(57)【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法；
（ａ）半導体ウエハの主面の素子分離領域に溝を形成した後、前記溝の内部および前記半導体ウエハ上に絶縁膜を形成する工程、
（ｂ）前記溝の外部の前記絶縁膜を化学機械研磨法で除去し、前記溝の内部に前記絶縁膜を残すことにより、前記素子分離領域に素子分離溝を形成する工程、
（ｃ）前記素子分離溝が形成された前記半導体ウエハの主面に、ＭＩＳＦＥＴのしきい値電圧を調整するための第１の不純物を導入する工程、
（ｄ）前記第１の不純物が導入された前記半導体ウエハの主面の外周部近傍に、前記ＭＩＳＦＥＴのしきい値電圧を調整するための第２の不純物を選択的に導入する工程、
（ｅ）前記素子分離領域によって周囲を規定された前記半導体ウエハの主面の活性領域にＭＩＳＦＥＴを形成する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記絶縁膜は、酸化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程は、
（ｄ−１）前記半導体ウエハの主面上にフォトレジスト膜を形成した後、前記半導体ウエハの主面の外周部近傍の前記フォトレジスト膜を露光、現像して取り除く工程、
（ｄ−２）前記フォトレジスト膜をマスクにしたイオン注入法によって、前記半導体ウエハの主面の外周部近傍に前記第２の不純物を選択的に導入する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記ＭＩＳＦＥＴは、ＤＲＡＭのメモリセルを構成していることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記第２の不純物のドーズ量は、約２×１０12／ｃｍ2 であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、化学機械研磨（Chemical Mechanical Polishing;ＣＭＰ）法を用いて素子分離溝を形成する工程を有する半導体装置の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体基板に形成した溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことによって形成される素子分離溝は、（ａ）素子分離間隔を縮小することができる、（ｂ）素子分離膜厚の制御が容易であり、フィールド反転電圧の設定がし易い、（ｃ）溝内の側壁と底部とで不純物を打ち分けることにより、反転防止層を素子用の拡散層やチャネル領域から分離できるので、サブスレッショルド特性の確保、接合リーク、バックゲート効果の低減に対しても有利である、などの優れた利点を備えている。
【０００３】
半導体基板（以下、単に基板という）に素子分離溝を形成するには、例えば特開平１１−１６９９９号公報に記載されているように、基板の素子分離領域をエッチングして溝を形成し、続いてこの溝の内部および基板上にＣＶＤ法で酸化シリコン膜を堆積した後、化学機械研磨法を用いて溝の外部の不要な酸化シリコン膜を除去する、という方法が用いられている。
【０００４】
【発明が解決しようとする課題】
上記したように、基板に素子分離溝を形成するには、基板に形成した溝の内部および基板上に酸化シリコン膜を堆積した後、化学機械研磨法を用いて溝の外部の不要な酸化シリコン膜を除去する。
【０００５】
ところが、化学機械研磨法の特性上、酸化シリコン膜の研磨レートは、ウエハの中心部で最も小さく、最外周部で最大となることから、ウエハの外周部近傍に形成される素子分離溝においては、その内部に埋め込まれる酸化シリコン膜の後退量がウエハの中心部近傍に形成される素子分離溝のそれよりも大きくなる。
【０００６】
その結果、素子分離溝によって囲まれた基板の活性領域にＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor) のしきい値電圧（Ｖth）を調整するための不純物をイオン注入法によって導入すると、酸化シリコン膜の後退によって露出した活性領域の側壁部において不純物のドーズ量が不足する結果、活性領域に形成されるＭＩＳＦＥＴのしきい値電圧が設計値よりも低下してしまうことが本発明者の検討によって明らかになった。
【０００７】
従って、上記ＭＩＳＦＥＴがＤＲＡＭのメモリセルを構成するＭＩＳＦＥＴである場合には、しきい値電圧の低下によってリーク電流が増加し、リフレッシュ特性が低下してしまう。
【０００８】
本発明の目的は、化学機械研磨法を用いて素子分離溝を形成する半導体装置において、ＭＩＳＦＥＴのしきい値電圧がウエハ面内でばらつく不具合を防止することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明の半導体装置の製造方法は、以下の工程を含んでいる。
【００１２】
（ａ）半導体ウエハの主面の素子分離領域に溝を形成した後、前記溝の内部および前記半導体ウエハ上に絶縁膜を形成する工程、
（ｂ）前記溝の外部の前記絶縁膜を化学機械研磨法で除去し、前記溝の内部に前記絶縁膜を残すことにより、前記素子分離領域に素子分離溝を形成する工程、
（ｃ）前記素子分離溝が形成された前記半導体ウエハの主面に、ＭＩＳＦＥＴのしきい値電圧を調整するための第１の不純物を導入する工程、
（ｄ）前記第１の不純物が導入された前記半導体ウエハの主面の外周部近傍に、前記ＭＩＳＦＥＴのしきい値電圧を調整するための第２の不純物を選択的に導入する工程、
（ｅ）前記素子分離領域によって周囲を規定された前記半導体基板の主面の活性領域にＭＩＳＦＥＴを形成する工程。
【００１３】
上記した手段によれば、しきい値電圧を調整する不純物の濃度をウエハの全域でほぼ等しくすることができるので、ＭＩＳＦＥＴのしきい値電圧の低下を防止することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
本実施の形態であるＤＲＡＭの製造方法を図１〜図１６を用いて説明する。なお、特に断らない限り、これらの図の左側部分はＤＲＡＭのメモリアレイの一部を示し、右側部分はＤＲＡＭの周辺回路の一部を示している。
【００１６】
まず、図１に示すように、例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる基板（ウエハ）１を約８５０℃で熱酸化してその表面に膜厚１０nm程度の薄い酸化シリコン膜（第１の酸化シリコン膜）２を形成した後、酸化シリコン膜２の上部にＣＶＤ法で膜厚１２０nm程度の窒化シリコン膜（耐酸化膜）３を堆積する。窒化シリコン膜３は、素子分離領域の基板１をエッチングして溝を形成する際のマスクとして使用する。また、窒化シリコン膜３は、酸化されにくい性質を持つので、その下部の基板１の表面が酸化されるのを防ぐマスクとしても使用される。窒化シリコン膜３の下部の酸化シリコン膜２は、基板１と窒化シリコン膜３との界面に生じるストレスを緩和し、このストレスに起因して基板１の表面に転位などの欠陥が発生するのを防ぐために形成する。
【００１７】
次に、図２に示すように、フォトレジスト膜４をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜３とその下部の酸化シリコン膜２とを選択的に除去した後、図３に示すように、窒化シリコン膜３をマスクにしたドライエッチングで素子分離領域の基板１に深さ３５０〜４００nm程度の溝５ａを形成する。
【００１８】
次に、図４に示すように、基板１を約８００〜１０００℃で熱酸化することによって、溝５ａの内壁に膜厚１０nm程度の薄い酸化シリコン膜６を形成する。この酸化シリコン膜６は、溝５ａの内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝５ａの内部に埋め込まれる酸化シリコン膜７と基板１との界面に生じるストレスを緩和するために形成する。
【００１９】
次に、図５に示すように、溝５ａの内部を含む基板１上にＣＶＤ法で酸化シリコン膜７を堆積する。この酸化シリコン膜７は、溝５ａの深さよりも厚い膜厚（例えば４５０〜５００nm程度）で堆積し、溝５ａの内部に酸化シリコン膜７を隙間なく埋め込む。酸化シリコン膜７は、例えば酸素とテトラエトキシシラン((Ｃ2 Ｈ5)4 Ｓｉ) とを使って成膜される酸化シリコン膜のように、ステップカバレージのよい成膜方法で形成する。
【００２０】
次に、基板１を約１０００℃で熱酸化し、溝５ａに埋め込んだ酸化シリコン膜７の膜質を改善するためのデンシファイ（焼き締め）処理を行った後、図６に示すように、化学機械研磨（ＣＭＰ）法を用いて溝５ａの外部の酸化シリコン膜７を除去すると共に、溝５ａの上部の酸化シリコン膜７の表面を平坦化する。この研磨は、活性領域の基板１の表面を覆っている窒化シリコン膜３をストッパに用いて行ない、酸化シリコン膜７の表面の高さが窒化シリコン膜３のそれと同じになった時点を終点とする。
【００２１】
化学機械研磨法によって酸化シリコン膜７を研磨するには、例えば図７に示すような化学機械研磨装置を使用する。図示のように、この化学機械研磨装置１００は、上部が開口された筐体１０１を有しており、この筐体１０１に回転自在に取り付けられた回転軸１０２の上端部にはモータ１０３によって回転駆動される研磨盤（プラテン）１０４が取り付けられている。この研磨盤１０４の表面には、多数の気孔を有する合成樹脂を均一に貼り付けて形成した研磨パッド１０５が取り付けられている。
【００２２】
また、この化学機械研磨装置１００は、ウエハ（基板）１を保持するためのウエハキャリア１０６を備えている。ウエハキャリア１０６を取り付けた駆動軸１０７は、ウエハキャリア１０６と一体となってモータ（図示せず）により回転駆動され、かつ研磨盤１０４の上方で上下動されるようになっている。
【００２３】
ウエハ１は、ウエハキャリア１０６に設けられた真空吸着機構（図示せず）により、その主面すなわち被研磨面を下向きとしてウエハキャリア１０６に保持される。ウエハキャリア１０６の下端部には、ウエハ１が収容される凹部１０６ａが形成されており、この凹部１０６ａ内にウエハ１を収容したときに、その被研磨面がウエハキャリア１０６の下端面とほぼ同一かあるいは僅かに突出した状態となる。
【００２４】
研磨盤１０４の上方には、研磨パッド１０５の表面とウエハ１の被研磨面との間にスラリ（Ｓ）を供給するためのスラリ供給管１０８が設けられており、その下端から供給されるスラリ（Ｓ）によってウエハ１の被研磨面が化学的および機械的に研磨される。
【００２５】
また、この化学機械研磨装置１００は、研磨パッド１０５の表面を整形（ドレッシング）するための工具であるドレッサ１０９を備えている。このドレッサ１０９は、研磨盤１０４の上方で上下動する駆動軸１１０の下端部に取り付けられ、モータ（図示せず）により回転駆動されるようになっている。
【００２６】
ドレッシングは、何枚かのウエハ１の研磨作業が終了した後、または１枚のウエハ１の研磨作業が終了する毎に行われる。あるいは研磨と同時にドレッシングを行うようにしてもよい。例えばウエハ１がウエハキャリア１０６によって研磨パッド１０５に押し付けられ、所定の時間研磨が行われると、ウエハキャリア１０６が上方に退避移動される。次いで、ドレッサ１０９が下降移動して研磨パッド１０５に押し付けられ、その表面が所定の時間ドレッシングされた後、ドレッサ１０９が上方に退避移動される。引き続いて他のウエハ１がウエハキャリア１０６に取り付けられ、上記の研磨工程が繰り返される。このようにして所定枚数のウエハ１が研磨された後、研磨盤１０４の回転が停止されることによって研磨作業が終了する。
【００２７】
その後、基板１の活性領域を覆う窒化シリコン膜３を熱リン酸などのエッチング液を用いて除去することにより、図８に示すように、酸化シリコン膜７が埋め込まれた素子分離溝５が完成する。
【００２８】
上記した化学機械研磨法を用いて酸化シリコン膜７を研磨した場合、化学機械研磨法の特性により、酸化シリコン膜７の研磨レートがウエハ（基板）１の中心部で最も小さくなり、ウエハ１の最外周部で最大となる。その結果、ウエハ１の外周部近傍に形成された素子分離溝５と、ウエハ１の中心部に形成された素子分離溝５とを比較した場合、素子分離溝５の内部に埋め込まれた酸化シリコン膜７の表面の後退量は、ウエハ１の外周部近傍の方が大きくなる。この後退量の差は、例えば８インチウエハの場合、５０nm程度である。
【００２９】
次に、図９に示すように、基板１にウエル（ｐ型ウエル８、ｎ型ウエル９）を形成するために、酸化シリコン膜２を通して基板１の一部にｎ型不純物（例えばリン）を打ち込み、他の一部にｐ型不純物（ホウ素）を打ち込む。またこのとき、後に形成されるＭＩＳＦＥＴのしきい値電圧を調整するために、上記酸化シリコン膜２を通して基板１にｐ型不純物（ホウ素）を打ち込む。ウエル（ｐ型ウエル８、ｎ型ウエル９）を形成するための不純物は、高いエネルギーで基板１の深い領域に導入し、しきい値電圧を調整するための不純物は、低いエネルギーで基板１の浅い領域に導入する。しきい値電圧を調整するための不純物（ホウ素）のドーズ量は、約１×１０13／ｃｍ2 とする。
【００３０】
前述したように、素子分離溝５の内部に埋め込まれた酸化シリコン膜７の表面の後退量は、ウエハ１の外周部近傍に形成された素子分離溝５の方がウエハ１の中心部に形成された素子分離溝５よりも大きい。
【００３１】
そのため、しきい値電圧を調整するための不純物の打ち込みを行うと、ウエハ１の外周部近傍では、図１０に示すように、酸化シリコン膜７の後退によって露出した活性領域Ｌの側壁部（矢印で示す領域）において不純物のドーズ量が不足する。その結果、図１１に示すように、ウエハ１の外周部近傍に形成されるＭＩＳＦＥＴのしきい値電圧（Ｖth２）は、ウエハ１の中心部に形成されるＭＩＳＦＥＴのしきい値電圧（Ｖth１）よりも低くなる。
【００３２】
そこで本実施の形態では、このしきい値電圧の差（Ｖth１−Ｖth２）を解消するために、不純物のドーズ量が不足したウエハ１の外周部近傍に、しきい値電圧を調整するための不純物（ホウ素）をもう一度打ち込む。
【００３３】
ウエハ１の外周部近傍のみに不純物を打ち込むには、図１２に示すように、ウエハ１の主面上にフォトレジスト膜１０を形成した後、ウエハ１の外周部のフォトレジスト膜１０を露光、現像して取り除き、この状態で不純物の打ち込みを行う。このときの不純物のドーズ量は、約２×１０12／ｃｍ2 である。
【００３４】
次に、図１３に示すように、基板１を約９５０℃で熱処理して上記不純物を引き延ばし拡散させることにより、メモリアレイの基板１にｐ型ウエル８を形成し、周辺回路の基板１にｐ型ウエル８およびｎ型ウエル９を形成する。
【００３５】
次に、フッ酸を用いたウェットエッチングで基板１の表面の酸化シリコン膜２を除去した後、図１４に示すように、基板１を約８００〜８５０℃で熱酸化することによって、その表面に清浄なゲート酸化膜１１を形成する。
【００３６】
次に、図１５に示すように、上記ゲート酸化膜１１の上部にゲート電極１２Ａ（ワード線ＷＬ）、１２Ｂ、１２Ｃを形成する。ゲート電極１２Ａ（ワード線ＷＬ）、１２Ｂ、１２Ｃは、例えばゲート酸化膜１１上にリンをドープした多結晶シリコン膜をＣＶＤ法で堆積し、続いてその上部にスパッタリング法でＷＮ膜およびＷ膜を堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜１３を堆積した後、フォトレジスト膜（図示せず）をマスクにしたエッチングでこれらの膜をパターニングすることによって形成する。
【００３７】
次に、図１６に示すように、ｐ型ウエル８にｎ型不純物（リンまたはヒ素）をイオン注入することによって、メモリアレイのｐ型ウエル８にメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインを構成するｎ- 型半導体領域１４を形成し、周辺回路のｐ型ウエル８にｎ- 型半導体領域１４を形成する。また、周辺回路のｎ型ウエル９にｐ型不純物（ホウ素）をイオン注入することによって、ｐ- 型半導体領域１５を形成する。ここまでの工程により、ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００３８】
このように、本実施の形態によれば、しきい値電圧を調整する不純物の濃度をウエハ（基板）１の全域でほぼ等しくすることができるので、ＭＩＳＦＥＴのしきい値電圧の低下を防止することができる。これにより、ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓのリーク電流が増加を防止できるので、リフレッシュ特性の向上したＤＲＡＭを形成することができる。
【００３９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４０】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４１】
本発明によれば、しきい値電圧を調整する不純物の濃度をウエハの全域でほぼ等しくすることができるので、ＭＩＳＦＥＴのしきい値電圧の低下を防止することができるので、化学機械研磨法を用いて素子分離溝を形成する半導体装置の信頼性、製造歩留まりが向上する。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図３】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図５】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図７】化学機械研磨装置の概略図である。
【図８】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図９】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図１０】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図１１】ウエハの中心部と外周部におけるＭＩＳＦＥＴのしきい値電圧を示すグラフである。
【図１２】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の平面図である。
【図１３】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図１４】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図１５】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図１６】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【符号の説明】
１  ウエハ（基板）
２  酸化シリコン膜
３  窒化シリコン膜
４  フォトレジスト膜
５  素子分離溝
５ａ  溝
６  酸化シリコン膜
７  酸化シリコン膜
８  ｐ型ウエル
９  ｎ型ウエル
１０  フォトレジスト膜
１１  ゲート酸化膜
１２Ａ〜１２Ｃ  ゲート電極
１３  窒化シリコン膜
１４  ｎ- 型半導体領域
１５  ｐ- 型半導体領域
１００  化学機械研磨装置
１０１  筐体
１０２  回転軸
１０３  モータ
１０４  研磨盤（プラテン）
１０５  研磨パッド
１０６  ウエハキャリア
１０６ａ  凹部
１０７  駆動軸
１０８  スラリ供給管
１０９  ドレッサ
１１０  駆動軸
Ｑｓ  メモリセル選択用ＭＩＳＦＥＴ
Ｓ  スラリ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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