(57)【特許請求の範囲】
【請求項１】
表面に、ソース領域、前記ソース領域と離間する位置に設けられたドレイン領域、及び前記ソース領域と前記ドレイン領域とに挟まれた位置に設けられたゲート領域を備えた半導体基板と、前記半導体基板の前記表面の前記ゲート領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を含むＭＯＳ型トランジスタメモリセルを有する半導体記憶装置であって、前記ＭＯＳ型トランジスタメモリセルは、前記ドレイン領域に電圧をかけた場合に前記ドレイン領域に生じる電子又は正孔が前記ゲート絶縁膜に準位を形成して前記ＭＯＳ型トランジスタメモリセルの電流駆動能力を低下させることでデータの書き込みが行われるメモリセルであり、前記ゲート電極は、水素を２×１０15ｃｍ-2以上含有するシリコン窒化膜に覆われ、前記ゲート絶縁膜には、前記シリコン窒化膜の水素が８００℃以上の熱処理によって拡散されていることを特徴とする半導体記憶装置。
【請求項２】
前記ゲート電極は表面と側面とを備え、
前記シリコン窒化膜は、前記ゲート電極の前記表面及び側面に密着して形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ゲート電極と前記シリコン窒化膜の間に、緩衝膜が形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記緩衝膜が酸化膜であることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置を用いたデータ書き込み方法であって、
前記データ書き込み方法は、前記ドレイン領域及び前記ゲート電極に電圧を印加することで前記半導体記憶装置にデータの書き込みを行うこととし、前記ドレイン領域にかける電圧をＶｄ、前記ゲート電極にかける電圧をＶｇとし、前記ドレイン領域及び前記ゲート電極にかける電圧印加条件をＶｇ／Ｖｄとした場合に、
前記Ｖｇの値の範囲が、１Ｖ≦Ｖｇ≦１．５Ｖであり、
前記Ｖｄの値がＶｄ＝５．５Ｖであり、
前記電圧印加条件の値の範囲が、２／１１≦Ｖｇ／Ｖｄ≦３／１１
であることを特徴とする半導体記憶装置のデータ書き込み方法。
【請求項６】
請求項１記載の半導体記憶装置の製造方法であって、
表面に、ソース領域、前記ソース領域と離間する位置に設けられたドレイン領域、及び前記ソース領域と前記ドレイン領域とに挟まれた位置に設けられたゲート領域を備えた半導体基板であって、前記半導体基板の前記表面の前記ゲート領域上にはゲート絶縁膜が形成され、前記ゲート絶縁膜上にはゲート電極が形成されたＭＯＳ型トランジスタメモリセルを有する半導体基板を準備する工程と、
前記ゲート絶縁膜及び前記ゲート電極を覆うように、水素を２×１０15ｃｍ-2以上含有するシリコン窒化膜を形成するシリコン窒化膜形成工程と、
前記シリコン窒化膜に対して８００℃以上の熱処理を行い、前記シリコン窒化膜中の水素を前記ゲート絶縁膜に拡散させる工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記半導体基板準備工程と前記シリコン窒化膜形成工程との間に、緩衝膜を形成する工程を有することを特徴とする請求項６記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に、ＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  ＰＲＯＭ）、その製造方法及びそのデータ書き込み方法に関するものである。
【０００２】
【従来の技術】
半導体チップにより構成される記憶媒体にはＤＲＡＭ（ダイナミックランダムアクセスメモリ）、ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＲＯＭ（リードオンリーメモリ）等様々な種類があり、用途により使い分けがなされている。
【０００３】
本発明は、このような半導体記憶装置（以下、単にメモリという）のうち、製品完成後に電気的に一度書き込むことができるタイプの不揮発性メモリに関するものである。
従来、このようなタイプのメモリには「ＶＬＳＩテクノロジー入門」（平凡社：柴田直監修）Ｐ３９に示される、ＥＰＲＯＭ（エレクトリカリー・プログラマブルＲＯＭ）、ＥＥＰＲＯＭ（エレクトリック・イレイザブルアンドプログラマブルＲＯＭ）等がある。
【０００４】
ここでは、ＥＰＲＯＭを従来例として示す。
図１２は従来のＥＰＲＯＭに使用されるメモリセルの一般的な構造断面図である。
この図に示すように、Ｐ型の半導体基板１０１は、図を略しているが隣接するメモリセルとの間で素子分離がなされている。半導体基板１０１上にはゲート酸化膜１０３を挟んで電気的に周囲から完全に絶縁されたフローティングゲート１０４と、このフローティングゲート１０４をコントロールするためのコントロールゲート１０６、さらに両者を電気的に絶縁するための酸化膜１０５が順に形成されている。また、半導体基板１０１表面には、ＮＭＯＳのソースとして働くＮ型拡散層１０２ａとドレインとして働くＮ型拡散層１０２ｂが形成されている。
【０００５】
このＥＰＲＯＭのコントロールゲート１０６とドレイン１０２ｂに、例えば、２０Ｖの高電圧を印加すると、チャネル中の電子への大きな電場のため、幾つかの電子はゲート酸化膜１０３のポテンシャルバリアを越えてフローティングゲート１０４中に入り、その電子は１０年以上出ていかない。
このようにフローティングゲート１０４に電子が注入されている場合、コントロールゲート１０６に、例えば、５Ｖを印加することにより誘起される正電荷は、注入されていた電子により打ち消されチャネルが形成されない。これはこのセルに「１」が書き込まれたことを意味する。しかし、フローティングゲート１０４に電子が注入されていない場合は、チャネルが形成され、「０」に対応する。
【０００６】
このようにコントロールゲート１０６に電圧を印加したとき電流が流れるか、流れないかで、「０」，「１」を記憶している。なお、データ消去は紫外線を照射してフローティングゲート１０４内の注入電子にゲート酸化膜１０３のポテンシャルバリアを飛び越えるに十分なエネルギーを与えることにより行っている。ＥＰＲＯＭは上記のように紫外線照射を行うことで酸化膜中にトラップされたキャリアを放出し、メモリ内容を消去することで再度別の内容を書き込むことができる。しかし、その使用方法によっては、再度の書き込みを必要としない場合も多いことから、消去することを想定せず、紫外線照射用の窓を持たないＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  ＰＲＯＭ）と呼ばれるＥＰＲＯＭの類似デバイスがある。これは、基本的にはＥＰＲＯＭと同一の構造を有しているが、窓がないために汎用的なパッケージが使用できる上に、プロセス的にも書き換えによる膜質の劣化等を考慮しなくてもよいことから、安価に製造できるという特徴を持っている。
【０００７】
また、ＯＴＰにはその他にＭＮＯＳと呼ばれる構造がある。これは、例えば、『半導体デバイス』（オーム社：電気学会：垂井康夫他）Ｐ１６３に示されるもので、ゲート膜中を流れるトンネル電流を利用するものである。これは、ゲート膜として酸化膜と窒化膜の積層構造を有している。このゲート膜に電界を印加したときに、膜中を流れる電流に対し酸化膜と窒化膜で差があるため、その界面に電荷が蓄積される。この蓄積電荷によりトランジスタの特性（この場合、閾値電圧）が変化し、記憶作用が生じるのである。
【０００８】
このように、様々な構造が提案されており、その構造により電荷を蓄積する位置も異なっているが、基本的な原理は同一であり、高電圧（例えば、２１Ｖ）で書き込みを行い、通常の電源電圧（例えば、５Ｖ）で読み込みを行う２電源方式が使用されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記した従来の構造により得られるＯＴＰデバイスは、以下のような問題点を有する。
１．ＥＰＲＯＭタイプ
このタイプのＯＴＰは、先に述べたようにメモリセルを構成する際に、ポリシリコン等による２層のゲートが必要となっており、このことにより、以下のような問題点を有する。
【００１０】
（Ａ）工程数の増加によるコストの増大
ポリシリコンを通常のＭＯＳ構造に比べて１層多く有することにより、最低でも絶縁膜生成、ポリシリコン生成、ポリシリコンホトリソ、ポリシリコンエッチングの４工程は増加する。元来、ＯＴＰは安価であることがデバイスの存在価値の一つであり、価格競争力を持つことは重要なポイントとなる。
【００１１】
（Ｂ）平坦性の悪化
メモリセル内ではポリシリコンが２層存在し、この２層のポリシリコンは必ず積層構造となる。そのため、セルの内部において必然的に大きな段差が生じ、次工程、例えば、メタル配線工程において何らかの平坦化技術を使用することが必要となる。
【００１２】
２．ＭＮＯＳタイプ
このタイプのＯＴＰは、先に述べたように、書き込みの際に高電圧を使用しており、このことにより以下のような問題点を有する。
（Ａ）高耐圧構造の採用
高電圧を使用するに当たっては、記憶素子はもちろん、その周辺回路を含めて使用電圧にマージンを加味した耐圧を有する必要がある。例えば、素子分離領域の寄生ＭＯＳ動作を考えた場合、寄生ＭＯＳのゲート酸化膜に当たるフィールド酸化膜上に電位を有する電極が存在し、その電位が反転電位を越えた場合、寄生ＭＯＳが動作してしまう。
【００１３】
したがって、この寄生ＭＯＳの動作が使用電圧よりも高いことが要求され、これを満たすためには、フィールド酸化膜の厚膜化が必要となる（シリコン中の濃度プロファイルが一定であると仮定して）。この厚膜化は、酸化時間の増大（酸化膜厚は酸化時間の１／２乗に比例する）を招き、コストを引き上げる上に、平坦性の悪化を引き起こす。平坦性の確保のために高耐圧が必要な領域と、そうでない領域で酸化膜厚を変えることも考えられるが、コストを考えると現実的ではない。
【００１４】
さらに、高耐圧構造を考える場合、酸化膜だけでなく拡散層も考慮する必要が生じる。使用電圧が接合にかかる場合、ある特定の接合に関しては使用電圧を耐圧として確保する必要があり、接合／接合間隔や、接合／コンタクト間隔など様々な間隔、距離等を広げなければならない。結果的に、セルサイズや、周辺回路サイズが大きくなり、チップサイズの増大から、コストアップへとつながる。
【００１５】
本発明は、上記問題点を除去し、制御すべき電極を単層とし、使用電源を低電圧化することにより、構造が簡単で、安価な半導体記憶装置、その製造方法及びそのデータ書き込み方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕半導体記憶装置において、表面に、ソース領域、前記ソース領域と離間する位置に設けられたドレイン領域、及び前記ソース領域と前記ドレイン領域とに挟まれた位置に設けられたゲート領域を備えた半導体基板と、前記半導体基板の前記表面の前記ゲート領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を含むＭＯＳ型トランジスタメモリセルを有する半導体記憶装置であって、前記ＭＯＳ型トランジスタメモリセルは、前記ドレイン領域に電圧をかけた場合に前記ドレイン領域に生じる電子又は正孔が前記ゲート絶縁膜に準位を形成して前記ＭＯＳ型トランジスタメモリセルの電流駆動能力を低下させることでデータの書き込みが行われるメモリセルであり、前記ゲート電極は、水素を２×１０15ｃｍ-2以上含有するシリコン窒化膜に覆われ、前記ゲート絶縁膜には、前記シリコン窒化膜の水素が８００℃以上の熱処理によって拡散されるようにしたものである。
【００１７】
〔２〕上記〔１〕記載の半導体記憶装置において、前記ゲート電極は表面と側面とを備え、前記シリコン窒化膜は、前記ゲート電極の前記表面及び側面に密着して形成されるようにしたものである。
【００１８】
〔３〕上記〔１〕記載の半導体記憶装置において、前記ゲート電極と前記シリコン窒化膜の間に、緩衝膜が形成されるようにしたものである。
〔４〕上記〔３〕記載の半導体記憶装置において、前記緩衝膜が酸化膜である。
【００１９】
〔５〕上記〔１〕記載の半導体記憶装置を用いたデータ書き込み方法であって、前記データ書き込み方法は、前記ドレイン領域及び前記ゲート電極に電圧を印加することで前記半導体記憶装置にデータの書き込みを行うこととし、前記ドレイン領域にかける電圧をＶｄ、前記ゲート電極にかける電圧をＶｇとし、前記ドレイン領域及び前記ゲート電極にかける電圧印加条件をＶｇ／Ｖｄとした場合に、
前記Ｖｇの値の範囲が、１Ｖ≦Ｖｇ≦１．５Ｖであり、
前記Ｖｄの値がＶｄ＝５．５Ｖであり、
前記電圧印加条件の値の範囲が、２／１１≦Ｖｇ／Ｖｄ≦３／１１である。
【００２０】
〔６〕上記〔１〕記載の半導体記憶装置の製造方法であって、表面に、ソース領域、前記ソース領域と離間する位置に設けられたドレイン領域、及び前記ソース領域と前記ドレイン領域とに挟まれた位置に設けられたゲート領域を備えた半導体基板であって、前記半導体基板の前記表面の前記ゲート領域上にはゲート絶縁膜が形成され、前記ゲート絶縁膜上にはゲート電極が形成されたＭＯＳ型トランジスタメモリセルを有する半導体基板を準備する工程と、
前記ゲート絶縁膜及び前記ゲート電極を覆うように、水素を２×１０15ｃｍ-2以上含有するシリコン窒化膜を形成するシリコン窒化膜形成工程と、
前記シリコン窒化膜に対して８００℃以上の熱処理を行い、前記シリコン窒化膜中の水素を前記ゲート絶縁膜に拡散させる工程と、を有することを特徴とする。
【００２１】
〔７〕上記〔６〕記載の半導体記憶装置の製造方法において、前記半導体基板準備工程と前記シリコン窒化膜形成工程との間に、緩衝膜を形成する工程を有することを特徴とする。
本発明は、ＭＯＳＦＥＴのゲート酸化膜に高温下で水素を導入すると、ゲート酸化膜のＨＣ耐性が非常に悪くなる現象を利用している。
図１０に示すように、水素アニール（８５０℃）を行うと、行わない場合に比べて、大きくライフタイム（ＭＯＳＦＥＴに所定の電圧を加えた時のＧｍの値が１０％減少する時間）が短くなり、大きく劣化していることが分かる。特に、ゲート電圧の低い条件（Ｖｄに対して、Ｖｇが１／５程度）で特に劣化が大きくなる。また、ゲート上にＳｉＮ膜層を形成した場合でも同じ劣化が起こっている。これは、ＭＯＳＦＥＴを作製する場合に、よく行う平坦化のための高温の熱処理（この場合、８５０℃で行った）により、ＳｉＮ膜層に含まれた水素が高温下でゲート酸化膜に拡散したため、同じ劣化が起こっている。このように高温で水素を導入するとゲート酸化膜のホットキャリア耐性が劣化しやすいＭＯＳＦＥＴとなる。
【００２２】
本発明は、この現象を積極的に利用したＯＴＰであり、ＭＯＳＦＥＴは電圧を加えて、劣化すると、チャネルを流れる電流量（Ｉｄｓ）が減少する。劣化させたものと劣化させていないものとでＩｄｓが異なる。この電流量の違いにより、「０」、「１」を定義でき、ＯＴＰを形成することができる。
また、電圧を加え、Ｇｍが大きく劣化した時、閾値電圧Ｖｔはあまり変化しない。図１１（ａ），図１１（ｂ）は水素をゲート酸化膜に導入したＭＯＳＥＦＴに電圧を加えた時のＧｍ，Ｖｔの変化の時間依存性を示す図である。Ｇｍはこの測定で最終的に１０％以上劣化するが、閾値電圧Ｖｔは０．００２Ｖ未満の変化となっており、はじめの閾値電圧Ｖｔの値が約０．６Ｖであるので、ほとんど変化していない。
【００２３】
このように、本発明によれば、ＭＯＳ動作中に発生するホットキャリアを能動的に制御し、ＭＯＳのゲート酸化膜の一部に導入し、ＭＯＳ型トランジスタの順方向と逆方向の特性を異なるようにすることにより、電気的にしかも従来のＯＴＰに書き込む場合より低電圧において書き込みが行えるようにし、さらに構造的にも、工程的にも簡易な半導体記憶装置、その製造方法及びそのデータ書き込み方法を実現することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について詳細に説明する。
図１は本発明の第１実施例を示す半導体記憶装置の断面図、図２はその回路図である。図１は通常のＮ型ＭＯＳ型トランジスタ（以下、ＮＭＯＳという）の便宜上ごく単純な構造を表示しているが、ＬＤＤや、ＤＤＤ等他の一般的なＭＯＳ構造でも動作は全く同じである。
【００２５】
図１において、Ｐ型半導体基板２０１は必要に応じて素子間分離がなされている。また、シリコン表面から内部に向けての濃度プロファイルは、形成される素子の特性に応じて制御されている。ゲート電極２０４はポリシリコン、金属あるいはそれらの積層構造からなり、半導体基板２０１との間にゲート酸化膜２０３を挟んでいる。ソース電極あるいはドレイン電極となる拡散層２０２ａ，２０２ｂはゲート電極あるいはゲート電極とゲート電極に接するように形成された膜等による構成物をマスクとして自己整合的に形成されている。
【００２６】
上記ゲート電極２０４上及び半導体基板２０１上には、酸化膜２０５が存在しており、その上に、高濃度に水素を含有するシリコンを組成中に含む層状膜２０６が存在する。さらに、層間の絶縁や、平坦性の確保を目的とした酸化膜２０７が任意の膜厚で存在し、さらに適当な温度の熱処理が施される。その上層に関しては、本発明には直接関係しないので割愛する。
【００２７】
上記した構造のＭＯＳ型トランジスタのドレイン電極をビット線、ゲート電極をワード線（あるいは、逆でも可能）として、図２に示すように、メモリセルに適用する。ビット線２０８及びワード線２０９はそれぞれ、セレクタ、デコーダといった周辺回路に接続されており、ビット線２０８とビットバー線２１０間には電流が流れ、その電流を電流計で測定することができるようになっている。
【００２８】
次に、本発明の半導体記憶装置の動作について説明する。
まず、データを書き込む場合であるが、上記メモリセルは、初期状態は通常のＭＯＳ型トランジシタである。ここで、ビット線２０８とワード線２０９に電圧を印加すると、ゲート電極２０４下のシリコン基板２０１のドレイン端に電界が集中し、高エネルギーを持つ電子あるいは正孔（以下、ホットキャリア）が発生する。このホットキャリアが、ゲート酸化膜２０３中に準位を形成し、ＭＯＳ型トランジスタの特性を大きく変動させる。具体的には、電流駆動能力を低下させる。このようにして、ＭＯＳ型トランジスタの特性変動の有無により書き込んだ状態が形成される。
【００２９】
一方、データを読み出す際には、ビット線２０８に使用電源電圧（あるいはそれ以下の電圧）を印加し、ビットバー線２１０を接地する。ワード線２０９にも同様に使用電源電圧（あるいはそれ以下の電圧）を印加しＭＯＳ型トランジスタを動作させ、電流計により、その際ビット線２０８とビットバー線２１０間を流れる電流量Ｉｄを記録する。
【００３０】
続いて、ビット線２０８とビットバー線２１０を入れ替えて（あるいは電位を逆にして）接続し、同様にＭＯＳ型トランジスタを動作させ、電流量Ｉｓを検出する。この際、書き込みを行っていないセル（トランジスタ）は、当然Ｉｄ＝Ｉｓであり、両者に差はない。しかし、書き込みを行ったセルでは、書き込み時に電界を集中させたドレイン側の酸化膜中に多量の準位が発生しているため、ＩｄとＩｓは同じにはならず、Ｉｄ＜Ｉｓとなる。このようにして、「１」と「０」を判定する。この結果、ＯＴＰとして機能する。
【００３１】
上記したように、第１実施例によれば、通常のシンプルなＭＯＳ型トランジスタ構造に、水素を含有する膜を層間絶縁膜として追加したことにより、熱処理時、その膜中の水素がゲート酸化膜に拡散するため、ホットキャリア耐性が弱まり、従来のＯＴＰに書き込む場合より低い電圧を用いて、かつ極めて短時間に多量の準位をゲート酸化膜に形成することが可能である。
【００３２】
このことにより生じるメモリ効果により、このトランジスタ構造はＲＯＭとして使用することが可能である。また、これまで実用化されている書き込み可能なＲＯＭに比較して、工程が簡易であるため安価に製品を製造することができる。更に、その読み出し方法として、電流量を順方向と逆方向で比較する方式をとっているため、他の一般的なＲＯＭの方式として使用されるＶｔ（閾値電圧）の変動をセンスする方式に比較して、チップ内、ウエハ面内、ロット内、ロット間などでの特性のばらつきに対して影響を受けることがない。
【００３３】
次に、本発明の第２実施例について説明する。
この実施例における半導体記憶装置の構成は、第１実施例と同様である（図１及び図２参照）。
この実施例においては、書き込み以外は第１実施例と同様である。図２において、書き込み時において、ビット線２０８とワード線２０９に電圧を印加する際、通常の条件であるＶｇ／Ｖｄ＝１／２ではなく、よりゲート電圧の低い電圧印加条件であるＶｇ／Ｖｄが約１／５の条件で印加する。
【００３４】
第２実施例によれば、上記第１実施例の効果に加え、水素がゲート酸化膜に拡散したＭＯＳ型トランジスタ構造に、上記電圧印加条件を加えることにより、最も短時間に多量の準位をゲート酸化膜及びその界面に発生させ、最も早く書き込みを完了することができる効果を持つ。
図３にその第２実施例における電圧印加条件による特性の劣化の変化のデータを示す。ここでは、Ｎ型ＭＯＳＦＥＴで、Ｌ＝０．８μｍ、Ｗ＝１０μｍ、酸化膜厚Ｔｏｘ＝１０ｎｍ、ドレイン電圧Ｖｄ＝５．５Ｖ、ＳｉＮ膜厚＝１５ｎｍの場合を示している。
【００３５】
この図に示すように、シリコン窒化膜をゲート上に形成した場合（第６実施例も参照）、ゲート電圧を約１．２Ｖ印加する条件のもとでライフタイムと呼ばれるｇｍ（伝達コンダクタンス）値が１０％劣化する時間が最も短くなる。すなわち、書き込み時間は最も短い。この時の印加電圧条件は、Ｖｇ／Ｖｄが約１／５であり、通常の条件１／２よりゲート電圧が低い。これは、水素がゲート酸化膜に拡散した場合において起こる現象である。
【００３６】
次に、本発明の第３実施例について説明する。
この実施例における半導体記憶装置の構成は、第１及び第２実施例と同様である（図１及び図２参照）。
以下、第３実施例の動作について説明する。読み出し以外は、第１及び第２実施例と同様である。図２に示すように、予めビット線２０８に使用電源電圧（あるいはそれ以下の電圧）を印加し、ビットバー線２１０を接地する。ワード線２０９にも同様に使用電源電圧（あるいはそれ以下の電圧）を印加し、ＭＯＳ型トランジスタを動作させ、電流計によりその際流れる電流量Ｉｄを記録する。その後、書き込みを行う。
【００３７】
その後の読み出し時において、同様にＭＯＳ型トランジスタを動作させ、電流計によりその際流れる電流量Ｉｄ′を検出する。この際、書き込みを行っていないセル（トランジスタ）は当然Ｉｄ＝Ｉｄ′であり、両者に差はない。しかし、書き込み処理を行ったセルでは、書き込み時に電界を集中させたドレイン側の酸化膜中に多量の準位が発生しているためＩｄとＩｄ′は同じにならず、Ｉｄ′＜Ｉｄとなる。このようにして、「１」と「０」を判定する。その結果ＯＴＰとして機能する。
【００３８】
このように、第３実施例によれば、上記第１実施例の効果に加え、メモリとなる半導体素子の特性と一度取り込んだリファレンスとなる半導体素子の特性と比較すればよいため、読み出し時間の短縮化を図ることができる。
次に、本発明の第４実施例について説明する。
図４は本発明の第４実施例を示す半導体装置の模式図である。
【００３９】
この実施例では、第１及び第２実施例と同様の構成に加えて、メモリセル３０１内のトランジスタ（図示なし）と同じ特性を持つリファレンストランジスタ３０２をチップ３００内に配置する。
この第４実施例の半導体装置の動作について説明する。
この実施例では、読み出し以外は、第１および第２実施例と同様である。読み出しにおいて、予め記録しておいたチップ３００内のリファレンストランジスタ３０２を流れる電流量とメモリセル３０１内のトランジスタを流れる電流を比較することにより、「１」と「０」を判定する。
【００４０】
この実施例の効果は、第３実施例と同様である。
次に、本発明の第５実施例について説明する。
第１及び第２実施例と同様の構成に加えて、図５に示すように、メモリセル４００内のトランジスタ（図示なし）と同様の特性を持つリファレンストランジスタ４０３をメモリブロック４０１毎に配置する。
【００４１】
この第５実施例の半導体記憶装置の動作について説明する。
この実施例では、読み出し以外は、第１及び第２実施例と同様である。読み出しにおいて、予め記録しておいたメモリブロック４０１毎に配置されたリファレンストランジスタ４０３を流れる電流量と、そのメモリブロック４０１内の書き込みの行われた、あるいは行われていないトランジスタを流れる電流を比較することにより、「１」と「０」を判定する。
【００４２】
この実施例によれば、第４実施例と同様の効果に加えて、特性の面内バラツキの影響を緩和することができる。
次に、本発明の第６実施例について説明する。
図６は本発明の第６実施例を示す半導体記憶装置の断面図であり、第１実施例と同じ部分については同じ番号を付して、それらの説明は省略する。
【００４３】
第１から第５実施例のどの構成でもよい。第１から第５実施例において共通であるこのメモリセル内のＭＯＳ型トランジスタの構造において、使用する高濃度に水素を含有するシリコンを組成中に含む層状膜として、図６に示すように、１０ｎｍ以上の膜厚のシリコン窒化膜６０６を使用する。
このシリコン窒化膜６０６中には、十分な水素量（２×１０15ｃｍ-2以上）が確保されるようにしている。
【００４４】
第１実施例と同様の効果があり、さらに外部からのトランジスタへの水の浸入を防ぐ効果がある。
次に、本発明の第７実施例について説明する。
図７は本発明の第７実施例を示す半導体装置の断面図であり、第１実施例と同じ部分については同じ番号を付して、それらの説明は省略する。
【００４５】
第１から第５実施例のどの構成でもよい。第１から第５実施例において共通であるこのメモリセル内のＭＯＳ型トランジスタの構造において、使用する高濃度に水素を含有するシリコンを組成中に含む膜を使用せず、代わりに、図７に示すように、水素雰囲気で適当な温度の高温熱処理を行うことを特徴とする。
この実施例の方法でも、十分にゲート酸化膜に水素が浸入するため、第１実施例と同様の効果がある。
【００４６】
次に、本発明の半導体装置の製造方法に関する実施例を、図８を参照しながら説明する。
図８は本発明の第６実施例を示す半導体装置の製造工程断面図である。
（１）まず、図８（ａ）に示すように、比抵抗５Ω／□のＰ型の半導体基板８０１には、公知のＬＯＣＯＳ技術により素子分離膜８０２が形成されており、かつ将来素子が形成される領域の表面濃度は、ＭＯＳ型トランジスタの要求性能から濃度コントロールされている。ＬＯＣＯＳに供される酸化膜の膜厚は、例えば、５００ｎｍである。
【００４７】
（２）次に、図８（ｂ）に示すように、公知の酸化技術を用いて将来ＭＯＳ型トランジスタのゲート酸化膜となるシリコン酸化膜８０３を、例えば、２０ｎｍ形成する。次に、ポリシリコン／タングステンシリサイドの積層構造８０４，８０５を公知のＣＶＤ技術（あるいは公知のスパッタリング技術）により、それぞれ１５０ｎｍ形成し、ホトリソ／エッチング技術により所望の形状にパターニングする。
【００４８】
（３）次に、図８（ｃ）に示すように、ソース電極あるいはドレイン電極となる拡散層８０６ａ，８０６ｂを形成する。
（４）次に、図８（ｄ）に示すように、公知のＣＶＤ技術を用いて、ボロン、リン等に不純物を含むか、あるいは何ら不純物を含まないシリコン酸化膜８０７を２０〜３０ｎｍ程度積層する。このシリコン酸化膜はＣＶＤ技術以外に熱酸化法により得られる膜でも構わない。
【００４９】
さらに公知のＣＶＤ技術を用いて、シリコン窒化膜８０８を１０ｎｍから２５０ｎｍ程度積層する。シリコン酸化膜８０７を存在させずにシリコン窒化膜８０８を直接半導体基板上に堆積させることも可能であるが、現在多く使用されているシリコン窒化膜は膜応力が強く、半導体基板に強いストレスを与えるため、その緩衝層としてシリコン酸化膜８０７を使用する。しかし、その問題が解決できるのであれば必須の膜ではない。
【００５０】
また、本実施例では窒化膜を水素の供給源として使用しているが、これは通常のシリコン窒化膜を形成する際に、その原料ガスが水素を多量に含有していることから、シリコン窒化膜自体も水素を多く含有していることによる。故に、水素を多く含有し、水素の供給源となる膜であれば、シリコン窒化膜に限定するものではない。
【００５１】
（５）次に、図８（ｅ）に示すように、公知のＣＶＤ技術を用いて、ボロン、リン等に不純物を含むか、あるいは何ら不純物を含まないシリコン酸化膜８０９を５００〜１０００ｎｍ程度堆積する。上記のように供給源を形成し、その後８００℃以上の熱処理による拡散を行う。この後、通常の配線工程を行い全工程を完了する。
【００５２】
この実施例は、第６実施例と同様の効果を奏する製造方法であり、本発明に示す製造方法により、通常用いられるＭＯＳ製造工程に、わずか１工程の工程付加で、特有の効果が得られる。
図９は本発明の第７実施例を示す半導体装置の製造工程断面図である。
この実施例では、シリコン窒化膜を形成せず、その後行う熱処理工程において直接水素雰囲気で８００℃〜１０００℃の熱処理を行う。これにより水素を供給する。その後、通常の配線工程を行い全工程を完了する。
【００５３】
（１）まず、図９（ａ）に示すように、比抵抗５Ω／□のＰ型の半導体基板９０１には、公知のＬＯＣＯＳ技術により素子分離膜９０２が形成されており、かつ将来素子形成される領域の表面濃度はＭＯＳ型トランジスタの要求性能から濃度コントロールされている。ＬＯＣＯＳに供される酸化膜の膜厚は、例えば、５００ｎｍである。
【００５４】
（２）次に、図９（ｂ）に示すように、公知の酸化技術を用いて将来ＭＯＳ型トランジスタのゲート酸化膜となるシリコン酸化膜９０３を、例えば、２０ｎｍ形成する。次に、ポリシリコン／タングステンシリサイドの積層構造９０４，９０５を公知のＣＶＤ技術（あるいは公知のスパッタリング技術）により、それぞれ１５０ｎｍ形成し、ホトリソ／エッチング技術により所望の形状にパターニングする。
【００５５】
（３）次に、図９（ｃ）に示すように、ソース電極あるいはドレイン電極となる拡散層９０６ａ，９０６ｂを形成する。
（４）次に、図９（ｄ）に示すように、公知のＣＶＤ技術を用いて、ボロン、リン等に不純物を含むか、あるいは何ら不純物を含まないシリコン酸化膜９０９を形成する。
【００５６】
（５）次に、図９（ｅ）に示すように、熱処理工程において直接水素雰囲気で８００℃〜１０００℃の熱処理を行う。これにより水素を供給する。
この実施例により、通常用いられるＭＯＳ製造工程にわずか１工程の工程付加で、特有の効果が得られる。
すなわち、第６実施例と同様の効果を奏することができる。また、この方法を使用する場合、第６実施例に示すような、窒化膜等の供給源は不要であり、工程を減らすことができる。また、平坦性といった面でもメリットがある。
【００５７】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００５８】
【発明の効果】
以上、詳細に説明したように、本発明によれば、以下のような効果を奏することができる。
（Ａ）請求項１〜４記載の発明によれば、ホットキャリア耐性が弱まり、従来のＯＴＰに書き込む場合より低い電圧を用いて、かつ極めて短時間に多量の準位をゲート酸化膜に形成することでき、構造が簡単で、かつ安価である。
また、上記（Ａ）の効果に加えて、シリコン窒化膜の形成により、外部からのトランジスタへの水の浸入を防ぐ効果がある。
【００５９】
（Ｂ）請求項５記載の発明によれば、書き込み時間を短くすることができる。
（Ｃ）請求項６〜７記載の発明によれば、通常用いられるＭＯＳ製造工程にわずか１工程の工程付加で、半導体記憶装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す半導体記憶装置の断面図である。
【図２】本発明の第１実施例を示す半導体記憶装置の回路図である。
【図３】本発明の第２実施例を示す半導体記憶装置の電圧印加条件による特性の劣化の変化のデータを示す図である。
【図４】本発明の第４実施例を示す半導体装置の模式図である。
【図５】本発明の第５実施例を示す半導体装置の模式図である。
【図６】本発明の第６実施例を示す半導体装置の断面図である。
【図７】本発明の第７実施例を示す半導体装置の断面図である。
【図８】本発明の第６実施例を示す半導体装置の製造工程断面図である。
【図９】本発明の第７実施例を示す半導体装置の製造工程断面図である。
【図１０】ＮＭＯＳの水素アニールの有無によるライフタイム特性を示す図である。
【図１１】水素をゲート酸化膜に導入したＭＯＳＥＦＴに電圧を加えた時のＧｍ，Ｖｔの変化の時間依存性を示す図である。
【図１２】従来のＥＰＲＯＭに使用されるメモリセルの一般的な構造断面図である。
【符号の説明】
２０１，８０１，９０１    Ｐ型半導体基板
２０２ａ，２０２ｂ，８０６ａ，８０６ｂ，９０６ａ，９０６ｂ    拡散層
２０３    ゲート酸化膜
２０４    ゲート電極
２０５，２０７    酸化膜
２０６    高濃度に水素を含有するシリコンを組成中に含む層状膜
２０８    ビット線
２０９    ワード線
２１０    ビットバー線
３００，４００    チップ
３０１    メモリセル
３０３，４０３    リファレンストランジスタ
４０１    メモリブロック
６０６，８０８    シリコン窒化膜
８０２，９０２    素子分離膜
８０３，９０３    シリコン酸化膜（ゲート酸化膜）
８０４，８０５，９０４，９０５    ポリシリコン／タングステンシリサイドの積層構造
８０７，８０９，９０９    シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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