(57)【特許請求の範囲】
【請求項１】
パッドから入力される書き込みイネーブル信号に応答して書き込みコントロールドライブ（ＷＣＤ）信号を出力する書込みパルス幅タイミング（ＴＷＰ）補償部であって、電源電圧のレベルに基づいて、前記書き込みイネーブル信号をそのまま用いて前記書き込みコントロールドライブ（ＷＣＤ）信号を出力するか、又は前記書き込みイネーブル信号を遅延させた信号を用いて前記書き込みコントロールドライブ（ＷＣＤ）信号を出力することにより、前記書き込みコントロールドライブ（ＷＣＤ）信号のディスエーブル時点を制御して書き込みパルス幅タイミングを補償する書込みパルス幅タイミング（ＴＷＰ）補償部と、
前記ＴＷＰ補償部から出力されるＷＣＤ信号、チップ選択信号、及びセル選択信号を受けてセルにデータを書き込むための制御信号を出力するＷＣＤＮ発生部と、
入力データ及び前記ＷＣＤＮ発生部から発生される制御信号を受けてセルにデータ（ＤＡＴＡ）及びデータバー（ＤＡＴＡＢ）を書き込むデータ入力部と、を備え、
前記ＴＷＰ補償部は、
前記パッドから入力される前記書き込みイネーブル信号を遅延させるＷＥＴ遅延部と、
前記電源電圧のレベルを感知して、チップイネーブル信号によって、前記電源電圧が低電圧の場合、ハイレベルの信号を出力し、前記電源電圧が高電圧の場合、ローレベルの信号を出力する電源電圧感知部と、
前記チップイネーブル信号によって制御されて、前記電源電圧感知部の出力信号がハイレベルの場合には、前記ＷＥＴ遅延部の出力信号に応答した前記書き込みコントロールドライブ（ＷＣＤ）信号を出力し、前記電源電圧感知部の出力信号がローレベルの場合には、前記パッドから入力される書き込みイネーブル信号に応答した前記書き込みコントロールドライブ（ＷＣＤ）信号を出力することによって前記書き込みコントロールドライブＷＣＤ信号のディスエーブル時点を調節して出力するＷＣＤ出力部と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記電源電圧感知部は、
電源電圧端に直列連結された複数のダイオード接続されたＮＭＯＳトランジスタと、
前記チップイネーブル信号を反転させるインバータと、
前記インバータの出力をゲート入力にし、ドレインに電源電圧が印加される第１ＰＭＯＳトランジスタと、
ドレインが前記第１ＰＭＯＳトランジスタのソースに連結され、
前記複数のＮＭＯＳトランジスタ中、最後のＮＭＯＳトランジスタの出力信号によって導通される第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタに直列連結され、前記複数のＮＭＯＳトランジスタ中、最後のＮＭＯＳトランジスタの出力信号によって導通される第１ＮＭＯＳ  トランジスタと、
前記第１ＮＭＯＳトランジスタに直列連結され、ソースが接地端子に連結された第２ＮＭＯＳトランジスタを含み、
前記第２ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの連結点から出力が発生されることを特徴とする請求項１記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にメモりへのデータの書込時に低電圧及び高電圧特性に応じて書き込みパルス幅タイミング（ＴＷＰ：write pulse width timing）を改善させることができる半導体メモリ装置に関する。
【０００２】
【従来の技術】
以下、従来の技術の半導体メモリ装置を添付図面に基づき説明する。
図１は従来の技術の半導体メモリ装置の構成ブロック図である。
従来の半導体メモリ装置は、パッドから書き込みイネーブル信号ＷＥＴが入力されると論理演算を経て書き込みコントロールドライブ信号ＷＣＤを出力するＷＣＤ信号発生部１１と、ＷＣＤ信号、チップ選択信号ＣＳ、及びＺ−ＤＥＣ信号を受けてデータ入力部（後述する）を制御する信号ＷＣＤＮを発生するＷＣＤＮ発生部１３と、ＷＣＤＮ信号及び入力されるデータ信号を受けて論理演算を経てハイレベルのデータとローレベルのデータをメモりセルへ出力するデータ入力部１５とを備える。ここで、Ｚ−ＤＥＣ信号は、使用しようとするセルを選択したことを知らせる信号、すなわちセル選択信号であり、ブロックで定義されたセルのうちどのセルを選択したのかＷＣＤＮ発生部１３に知らせる。
【０００３】
ＷＣＤ信号発生部１１は、入力される書き込みイネーブル信号ＷＥＴを反転させるインバーターＩＮＴ１と、インバーターＩＮＴ１の信号を再度反転させるインバーターＩＮＴ２と、インバーターＩＮＴ２の出力信号と書き込みイネーブル信号ＷＥＴとを論理演算するナンドゲートＮＡＮＤ１と、ナンドゲートＮＡＮＤ１の出力信号を反転させるインバーターＩＮＴ３とから構成される。
【０００４】
データ入力部１５は、入力されるデータ信号を反転させるインバーターＩＮＴ４と、インバーターＩＮＴ４の出力信号とＷＣＤＮ発生部１３の出力信号とを論理演算するノアゲートＮＯＲ１と、入力されるデータ信号とＷＣＤＮ発生部１３の出力信号とを論理演算するノアゲートＮＯＲ２と、ノアゲートＮＯＲ１、ＮＯＲ２の出力信号をそれぞれ反転させるインバーターＩＮＴ５、ＩＮＴ６と、入力されるＣＷＥＮ信号を反転させるインバーターＩＮＴ７と、インバーターＩＮＴ７の入力端と出力端との間に構成されるトランスファゲートＴＧ１と、同様にインバーターＩＮＴ７の入力端と出力端との間に構成され、かつトランスファゲートＴＧ１に直列接続されるトランスファゲートＴＧ２とから構成される。
トランスファゲートＴＧ１からはハイレベルのデータが出力され、トランスファゲートＴＧ２からはローレベルのデータが出力される。
前記ＣＷＥＮ信号は、パッドを介して入力される制御信号中の一つで、データをセルに格納しようとする際にトランスファゲートＴＧ１、ＴＧ２をターンオンさせるための制御信号である。
【０００５】
以下、このように構成される従来の半導体メモリ装置の動作を図２に基づき説明する。すなわち、図２に示すように、パッドから書き込みイネーブル信号ＷＥＴが入力されると、ＷＣＤ信号発生部１１は書き込みコントロールドライブ信号ＷＣＤを発生する。このとき、書き込みイネーブル信号ＷＥＴのディスエーブル時点と書き込みコントロールドライブ信号ＷＣＤのディスエーブル時点との間にイネーブル時と同様の遅延（ｔd）が存する。ＷＣＤ信号発生部１１はパッドからの書き込みイネーブル信号ＷＥＴを受けて書き込みコントロールドライブ信号ＷＣＤを発生するが、このＷＣＤ信号はセルへのデータの書込時に必要な内部イネーブル信号である。このため、ＷＣＤ信号の幅、イネーブル及びディスエーブル時間が極めて大切である。
【０００６】
図２には図示してないが、ＷＣＤＮ発生部１３はＷＣＤ信号及びＺ−ＤＥＣ信号を受けてデータ入力部１５にＷＣＤＮ信号を発生する。データ入力部１５はＷＣＤＮ信号の制御の下に選択されたセルにデータを書き込む。その際、電源電圧が低い場合に書き込みパルス幅タイミングＷＰＴを改善させるためには、ＷＣＤ信号のイネーブル時点を速くするか、又はディスエーブル時点を遅くする必要がある。ＷＣＤ信号のイネーブル時点を速くする方法は、そのイネーブル時点を速くするのに限界があった。すなわち、アドレスセットアップ時間のためにイネーブル時点をあまり速くすることができなかった。
【０００７】
上記したように、従来の回路構成では、電源電圧が高いときと低いときとで特に区別せず、従って、ＷＣＤ信号のディスエーブル時点を調節すというようなことは行われていなかった。
【０００８】
【発明が解決しようとする課題】
本発明は上記の問題点を解決するためになされたものであり、その目的とするところは、低電圧ではＷＣＤ信号のディスエーブル時点を遅くし、高電圧ではＷＣＤ信号のディスエーブル時点を速くして、書き込みパルス幅タイミングＴＷＰを改善させる半導体メモリ装置を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するための本発明の半導体メモリ装置は、
パッドから入力される書き込みイネーブル信号に応答して書き込みコントロールドライブ（ＷＣＤ）信号を出力する書込みパルス幅タイミング（ＴＷＰ）補償部であって、電源電圧のレベルに基づいて、前記書き込みイネーブル信号をそのまま用いて前記書き込みコントロールドライブ（ＷＣＤ）信号を出力するか、又は前記書き込みイネーブル信号を遅延させた信号を用いて前記書き込みコントロールドライブ（ＷＣＤ）信号を出力することにより、前記書き込みコントロールドライブ（ＷＣＤ）信号のディスエーブル時点を制御して書き込みパルス幅タイミングを補償する書込みパルス幅タイミング（ＴＷＰ）補償部と、
前記ＴＷＰ補償部から出力されるＷＣＤ信号、チップ選択信号、及びセル選択信号を受けてセルにデータを書き込むための制御信号を出力するＷＣＤＮ発生部と、
入力データ及び前記ＷＣＤＮ発生部から発生される制御信号を受けてセルにデータ（ＤＡＴＡ）及びデータバー（ＤＡＴＡＢ）を書き込むデータ入力部と、
を備え、
前記ＴＷＰ補償部は、
前記パッドから入力される前記書き込みイネーブル信号を遅延させるＷＥＴ遅延部と、
前記電源電圧のレベルを感知して、チップイネーブル信号によって、前記電源電圧が低電圧の場合、ハイレベルの信号を出力し、前記電源電圧が高電圧の場合、ローレベルの信号を出力する電源電圧感知部と、
前記チップイネーブル信号によって制御されて、前記電源電圧感知部の出力信号がハイレベルの場合には、前記ＷＥＴ遅延部の出力信号に応答した前記書き込みコントロールドライブ（ＷＣＤ）信号を出力し、前記電源電圧感知部の出力信号がローレベルの場合には、前記パッドから入力される書き込みイネーブル信号に応答した前記書き込みコントロールドライブ（ＷＣＤ）信号を出力することによって前記書き込みコントロールドライブＷＣＤ信号のディスエーブル時点を調節して出力するＷＣＤ出力部と、
を備える
ことを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明実施形態の半導体メモリ装置を図３に基づき説明する。
本実施形態の半導体メモリ装置は、図３に示すように、パッドから入力される書き込みイネーブル信号ＷＥＴにより書き込みパルス幅タイミングＴＷＰを補償し且つＷＣＤ信号を出力する書き込みパルス幅タイミング補償部（以下、ＴＷＰ補償部と称する）３１と、ＴＷＰ補償部３１から出力されるＷＣＤ信号及び前述のチップ選択信号ＣＳ、及びＺ−ＤＥＣ信号を入力してデータ入力部（後述する）の制御信号のＷＣＤＮ信号を出力するＷＣＤＮ発生部３３と、ＷＣＤＮ信号を受けて選択されたセルにデータを入力するデータ入力部３５とを備える。
【００１１】
ＴＷＰ補償部３１はＷＥＴ遅延部３１ａ、電源電圧感知部３１ｂ、ＷＣＤ信号出力部３１ｃから構成される。
ＷＥＴ遅延部３１ａは、パッドから入力される書き込みイネーブル信号ＷＥＴを反転させるインバーターＩＮＴ１と、インバーターＩＮＴ１に直列連結され、それぞれ前段の出力を反転させるインバーターＩＮＴ２、ＩＮＴ３、ＩＮＴ４とから構成される。
これらのインバーターＩＮＴ１、ＩＮＴ２、ＩＮＴ３、ＩＮＴ４は、ＷＰＴを補償するためＷＥＴ信号を一定の時間遅延させる回路を構成している。このため、その遅延させるだけのインバーター数を決定するのが肝心である。
【００１２】
電源電圧感知部３１ｂは、電源電圧端Ｖｃｃに直列連結される４つのＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４と、入力されるチップイネーブル信号ＣＳＴを反転させるインバーターＩＮＴ５と、そのインバーターＩＮＴ５の出力がゲート端に入力され、ソースに電源電圧が印加されるＰＭＯＳトランジスタＰＭ１と、ソースがＰＭＯＳトランジスタＰＭ１のドレインに連結され、直列に接続された４つのＮＭＯＳトランジスタＮＭ４の出力信号により導通制御されるＰＭＯＳトランジスタＰＭ２と、そのＰＭＯＳトランジスタＰＭ２と直列連結され、ＮＭＯＳトランジスタＮＭ４の出力信号により導通制御されるＮＭＯＳトランジスタＮＭ５と、ＮＭＯＳトランジスタＮＭ５と直列連結され、ソースが接地端Ｖｓｓに連結されるＮＭＯＳトランジスタＮＭ６とから構成される。
【００１３】
ＷＣＤ信号出力部３１ｃは、チップイネーブル信号ＣＳＴにより導通制御されるとともに、ソースが電源電圧端に、ドレインがＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ５との接続点に連結されるＰＭＯＳトランジスタＰＭ３と、そのＰＭＯＳトランジスタＰＭ３の出力信号とその出力信号がインバーターＩＮＴ６により反転された信号とを用いてＷＥＴ遅延部３１ａの出力を選択的に出力させるトランスファゲートＴＧ１と、電源電圧により導通制御されるとともに、ソースは接地端に、ドレインはトランスファゲートＴＧ１の出力端に連結されるＮＭＯＳトランジスタＮＭ７と、パッドから入力される書き込みイネーブル信号ＷＥＴとＮＭＯＳトランジスタＮＭ７によりレベル調整されたトランスファゲートＴＧ１の出力信号を入力として論理演算するノアゲートＮＯＲ１１と、ノアゲートＮＯＲ１１の出力を反転させるインバーターＩＮＴ１７と、そのインバーターＩＮＴ１７の出力を反転させるインバーターＩＮＴ１８と、インバーターＩＮＴ１８の出力及びノアゲートＮＯＲ１１の出力を入力として論理演算するノアゲートＮＯＲ１２とから構成される。
【００１４】
ここで、ＰＭＯＳトランジスタＰＭ３の出力信号がハイレベルの場合は現在の電源電圧が低電圧であり、ローレベルの場合は高電圧であることを意味する。すなわち、本実施形態の半導体メモリ装置は、電源電圧感知部３１ｂで電源電圧が低電圧か高電圧かを感知して低電圧での書き込みパルス幅タイミングＴＷＰを改善している。
【００１５】
一方、データ入力部３５は基本的には従来のものと格別の差はなく、外部から入力されるデータ信号（ＤＡＴＡＩＮ）とＷＣＤＮ発生部３３の出力信号とを論理演算するノアゲートＮＯＲ１３と、データ信号を反転させるインバーターＩＮＴ１９と、インバーターＩＮＴ１９の出力とＷＣＤＮ信号とを論理演算するノアゲートＮＯＲ１４と、ノアゲートＮＯＲ１３の出力を反転させるインバーターＩＮＴ２０と、ノアゲートＮＯＲ１４の出力を反転させるインバーターＩＮＴ２１と、外部から印加される制御信号ＣＷＥＮ及び反転された信号により導通制御されるとともに、前記インバーターＩＮＴ２０、ＩＮＴ２１の出力を選択的にセルに格納するトランスファゲートＴＧ１２、ＴＧ１３とから構成される。
【００１６】
このように構成される本実施形態の半導体メモリ装置の動作をタイミング図に基づき説明する。
まず、電源電圧感知部３１ｂで電源電圧を感知した結果、低電圧の場合と高電圧の場合の動作をそれぞれ説明する。
図４ａは電源電圧が低電圧である場合のタイミング図であり、電源電圧が低電圧なのでＷＣＤ信号のディスエーブル時点が遅延されていることを示している。前述したように、電源電圧が低電圧であるとき源電圧感知部３１ｂの出力はハイレベルである。したがって、図４ａに示すように、パッドから書き込みイネーブル信号ＷＥＴが入力されるとき電源電圧感知部３１ｂの出力Ｓｗｉｔｃｈはハイレベルである。このため、トランスファゲートＴＧ１１はオンとされている。このトランスファゲートの入力へはＷＥＴ遅延部３１ａが接続されているので、ＷＥＴ信号の立ち下がり時にＮＯＲゲート１１への入力が共にローになるのにその遅延部３１ａの遅延時間だけ遅れる。したがって、ＷＣＤ信号出力部３１ｃからはＷＣＤ信号のディスエーブル時点が一定の時間遅延された信号が出力される。ＷＣＤ信号がディスエーブルされると該当ワードラインがイネーブルされる。このＷＣＤ信号のディスエーブル時点とワードラインのイネーブル時点とを比較してみると、その間の間隙が短くなることが判る。結果的に、低電圧ではＷＣＤ信号のディスエーブル時点を遅延させて、高電圧で動作するように書き込み回復タイミングＴＷＲを遅延させることにより、書き込みパルス幅タイミングＴＷＰを補償することができる。
【００１７】
次いで、図４ｂは電源電圧が高電圧である場合のタイミング図である。
まず、電源電圧が高電圧である場合には、ＷＥＴ遅延部３１ａのディスエーブル時のＷＣＤ信号のディスエーブル時点が遅延されないようにして、従来同様の書き込み回復タイミングを有するようにする。すなわち、電源電圧感知部３１ｂが電源電圧のレベルを感知した結果、高電圧である場合は電源電圧感知部３１ｂはローレベルの信号を出力する（Ｓｗｉｔｃｈ）。電源電圧感知部３１ｂの出力信号Ｓｗｉｔｃｈがローレベルなので、トランスファゲートＴＧ１１がターンオンされない。従って、ＷＥＴ遅延部３１ａの出力信号はＷＣＤ信号出力部３１ｃに印加されず、パッドからのＷＥＴ信号が直接にＷＣＤ信号出力部３１ｃに印加される。すなわち、電源電圧が高電圧の場合にはＷＣＤ信号の立ち下がり時には遅延されることなくＷＣＤＮ発生部３３に伝えられる。ＷＣＤＮ発生部３３は、チップ選択信号ＣＳ及びＷＣＤ信号を受けてデータ入力部３５へ制御信号を出力する。これにより、データ入力部３５は、入力されるＷＣＤＮ信号及びデータ信号を論理演算した後、選択されたセルにデータ（ＤＡＴＡ）及びデータバー（ＤＡＴＡＢ）を書き込む。
【００１８】
図５ａ、ｂは本実施形態の書き込みパルス幅タイミングＷＰＴの補償に応ずるシミュレーション結果を示すグラフである。図５ａは低電圧、図５ｂは高電圧での書き込みパルス幅タイミングＴＷＰの補償を示している。
図５に示すように、低電圧では書き込み回復タイミングＴＷＲを遅延させて高電圧での動作と同様な効果を得、高電圧では正常に動作させて書き込みパルス幅タイミングＴＷＰを改善している。
【００１９】
【発明の効果】
請求項１、２の発明によれば、電源電圧感知部を構成して電源電圧のレベルを感知して、低電圧の場合には書き込み回復タイミングを遅延させ、高電圧の場合には正常的に動作させることにより、書き込みパルス幅タイミングＴＷＰを改善することができる。このため、電源電圧の変化に能動的に対処でき、装置の効率性を向上させることができる。
請求項３の発明によれば、電源電圧感知部により感知された電源電圧のレベルがハイレベルである時にのみ低電圧と判断してＷＥＴ遅延部を駆動して書き込み回復タイミングを遅延させ、前記電源電圧感知部の出力がローレベルである場合にはＷＥＴ遅延部を駆動させないで正常的に動作させて、効率よく書き込みパルス幅タイミングを改善することができる。
【図面の簡単な説明】
【図１】  従来の半導体メモリ装置による回路的構成図。
【図２】  従来の半導体メモリ装置によるタイミング図。
【図３】  本発明実施形態の半導体メモリ装置による回路的構成図。
【図４】  本発明実施形態の半導体メモリ装置によるタイミング図。
【図５】  本発明実施形態の半導体メモリ装置のシミュレーション結果のグラフ。
【符号の説明】
３１    ＴＷＰ補償部
３１ａ    ＷＥＴ遅延部
３１ｂ    電源電圧感知部
３１ｃ    ＷＣＤ信号出力部
３３    ＷＣＤＮ発生部
３５    データ入力部
【図１】
0004278743.tif 000002
【図２】
0004278743.tif 000003
【図３】
0004278743.tif 000004
【図４】
0004278743.tif 000005
【図５】
0004278743.tif 000006