(57)【特許請求の範囲】
【請求項１】
複数のセクターに編成されて、複数の多状態の１つを各々記憶する複数のＥＥＰＲＯＭメモリセルと、上記複数のセクターの各々に関連され、上記多状態の各々に対する１つ以上の追跡セルと、上記追跡セルのプログラムされた状態に関連した生のデータを読み取るための読み取り回路と、上記生のデータをデジタル形態に変換するコンバータ回路と、各々の上記追跡セルから読み取られてデジタル形態に変換された上記生のデータに基づいて、複数の物理状態の各々に対し所望の読み取り点を確立するためのメモリコントローラと、を備えたことを特徴とする多状態メモリ。
【請求項２】
複数のセクターに編成されて、複数の多状態の１つを各々記憶する複数のＥＥＰＲＯＭメモリセルを備え、各セクターは行及び列のアレーより成り、更に、セル動作回路を備え、この回路は、列指向的に編成された感知回路と、列指向的に編成されたステアリング素子と、行指向的に編成された選択回路とを含み、行に沿って選択された１つ以上のセルは、同時に読み取ることができ、更に、基準ソースと、選択されたセルに対する照合回路であって、その選択されたセルの関連ステアリング素子に対応書き込み状態の照合に対応する条件を適用し、そして上記基準ソースを用いて読み取ったデータを受け取り、上記メモリセルの選択された１つが、所望のプログラム状態に関連した導通特性まで充分にプログラムされたかどうかを決定するための照合回路と、列指向的に編成された書き込み回路とを備え、上記メモリセルの選択された１つ以上は、関連するステアリング素子セットで対応する書き込み状態へと同時に書きこむことができ、そして更に、上記選択されたメモリセルがそれらの所望の状態へと充分にプログラムされたことを上記照合回路が指示するときにプログラムされている上記行に沿った選択されたメモリセルのプログラミングを終了するための終了回路を備えたことを特徴とする多状態メモリ。
【請求項３】
上記基準は、上記多状態の１つに各々関連した複数の基準値を表わすことができる調整可能な基準より成る請求項２に記載のメモリ。
【請求項４】
上記基準は、階段状電流のソースである請求項３に記載のメモリ。
【請求項５】
上記基準は、上記多状態の１つに各々関連した複数の基準値より成る請求項２に記載のメモリ。
【請求項６】
上記基準値の各々は電流ソースより成る請求項５に記載のメモリ。
【請求項７】
上記書き込み回路は、選択された行に沿った選択されたセルのセットを書き込むように動作し、そしてプログラミングのレベルが達成されたことを上記照合回路が指示するときに上記選択されたセルのセットの各々の上記プログラミングを独立して終了させる請求項３又は５に記載のメモリ。
【請求項８】
上記多状態の各々に対する１つ以上の追跡セルを備え、各々の上記追跡セルから読み取られてデジタル形態に変換された上記生のデータに基づいて、複数の物理状態の各々に対し所望の読み取り点を確立するためのメモリコントローラを更に備えた請求項２に記載のメモリ。
【請求項９】
セクターは、最小の消去可能な単位である請求項１又は８に記載のメモリ。
【請求項１０】
上記メモリコントローラは、各セクターの物理−論理状態変換も決定する請求項１又は８に記載のメモリ。
【請求項１１】
上記メモリコントローラは、各セルから読み取られるデータの質も決定する請求項１又は８に記載のメモリ。
【請求項１２】
上記追跡セルは、上記読み取り比較点を確立するように周期的に読み取られる請求項１又は８に記載のメモリ。
【請求項１３】
上記追跡セルは、上記読み取り比較点を確立するために欠陥の場合に読み取られる請求項１２に記載の多状態メモリ。
【請求項１４】
上記追跡セルは、上記読み取り比較点を確立するために通常の読み取り動作の一部分として読み取られる請求項１又は８に記載のメモリ。
【請求項１５】
上記生のデータは、メモリセル電流測定値を含む請求項１又は８に記載のメモリ。
【請求項１６】
上記比較点は、上記追跡セルから読み取られた生のデータに基づいて確立された最適な余裕で確立される請求項１又は８に記載のメモリ。
【請求項１７】
上記メモリコントローラは、不充分な余裕の比較点も確立する請求項１又は８に記載のメモリ。
【請求項１８】
上記不充分な余裕の比較点は、メモリセルから読み取られるデータの質の尺度を与えるのに使用される請求項１７に記載の多状態メモリ。
【請求項１９】
上記メモリコントローラは、読み取られたデータの余裕が不充分であるという決定に応答して、上記データを再書き込みさせる請求項１８に記載の多状態メモリ。
【請求項２０】
上記データの再書き込みは、不充分な余裕の読み取られたデータがセルをより以上のプログラムされた状態へ移行する必要がある場合にセルベースで実行される請求項１９に記載の多状態メモリ。
【請求項２１】
上記データの再書き込みは、不充分な余裕の読み取られたデータがセルをより以下のプログラムされた状態へ移行する必要がある場合にセルベースで実行される請求項１９に記載の多状態メモリ。
【請求項２２】
上記再プログラミングは、セクターを消去しそしてセクターを再プログラミングすることにより行なわれる請求項２１に記載の多状態メモリ。
【請求項２３】
不充分な余裕に応答してデータが再書き込みされる回数のカウントを維持し、そして所定のカウントに達したときに、上記メモリセルの選択されたセルを再書き込みではなくマップアウトさせるためのカウンタを更に備えた請求項１９に記載のメモリ。
【請求項２４】
上記カウンタをセクター当たり１つ含む請求項２３に記載のメモリ。
【請求項２５】
上記メモリセル及び上記メモリコントローラは、単一の集積回路上に含まれる請求項１又は８に記載のメモリ。
【請求項２６】
上記メモリセルは、１つ以上の集積回路に含まれ、そして上記メモリコントローラは、別の集積回路に含まれる請求項１又は８に記載のメモリ。
【発明の詳細な説明】
関連出願
本発明は、１９９６年４月２６日に出願された米国特許出願第０８／６３９，１２８号の一部継続出願であり、この出願は、次いで、１９９４年２月２日に出願された米国特許出願第０８／１９３，７０７号の継続出願であり、そして更にこの出願は、現在の米国特許第５，３１３，４２１号である１９９２年１月１４日に出願された米国特許出願第０７／８２０，３６４号の継続出願である。
発明の分野
本発明は、半導体メモリデバイスに係り、より詳細には、多状態メモリに係る。
先行技術の説明
良く知られたように、半導体メモリセルでは、所望のスレッシュホールド電圧を有するようにセルをプログラミングすることによりデータが記憶される。簡単なメモリセルは、２つの状態即ち論理１又は論理０の一方を記憶し、この場合に、セルは、読み取り条件が確立されたときに各々ターンオンするか又はターンオンしないようにプログラムされ、従って、読み取り動作は、メモリセルに論理１が記憶されたか又は論理０が記憶されたかを決定することができる。もっと精巧な半導体メモリセルは、２つ以上の複数の論理状態の１つに各々関連した種々のスレッシュホールド電圧をメモリセルに記憶する能力を備えることにより２つ以上の複数のメモリ状態の１つを記憶することができる。このような多状態メモリセル及びアレーが、例えば、ドクター・エリアホフ・ハラリの発明に関して発行された米国特許第５，０４３，９４０号及び第５，４３４，８２５号に説明されている。
高密度の多状態メモリデバイスの概念を充分活用するために、余裕／弁別オーバーヘッドに対して最小のスレッシュホールド分離でメモリの状態をできるだけ緻密にパックしなければならない。このオーバーヘッドを指示するファクタは、ノイズ、ドリフト（特に共通モードとは逆にランダム）、感知速度（ΔＴ＝Ｃ＊ΔＶ／Ｉ）、及び安全余裕保護帯域、並びに基準ソース／感知回路の精度及び安定性である。このオーバーヘッドは、メモリセルの書き込み精度（これも基準ソースに対する）に関連したメモリ状態巾に追加されねばならない。書き込み後に照合動作が行なわれそして照合動作に不合格となるセルが再書き込みされる閉ループ書き込みでは、書き込みに更に時間を費やすことにより、基準ソースに対するメモリセルの相対的な精度を任意に高くすることができる。従って、種々の記憶感知点をいかに正確に且つ安定して互いに分離できるか、両メモリ状態の安定特性、及び基準点／エレメントがいかに確立されるかによって、状態パッキングが更に指示される。
発明の要旨
メモリ状態の振る舞いにおける最大の多状態緻密度及び大きな裕度は、広いダイナミックレンジをカバーする柔軟性のある自己適合及び自己適応性の検出モードによって達成される。高密度の多状態エンコード動作の場合に、この解決策は、データを再構成及び処理するためのＡ−Ｄ型変換を含むアナログ技術を指示する完全アナログ処理と境を接している。本発明の技術によれば、メモリアレーが高い忠実度で読み取られるが、これは、実際の最終的なデジタルデータを与えるのではなく、アナログ記憶状態を正確に反映する生のデータを与え、この情報がメモリコントローラに送られて、実際の最終的デジタルデータの分析及び検出が行なわれる。
本発明の１つの目標は、データ及びデータの「質」（即ち余裕（margins））の両方を感知し、確立することのできる自己適合、適応性及び追跡能力を与えることである。本発明のある実施形態によれば、各セクター内に追跡セルが含まれる。これらの追跡セルは、種々の状態の各々に対して最適な弁別点を確実に確立するために既知の状態にセットされる。ある実施形態では、これは、状態当たり１つ程度のセルを用いて行なわれる。しかしながら、最適な弁別点を確立するために良好な統計値が必須な場合には、このような最適点を統計学的に確立するに充分なセルの小さな集団が使用される。これらの追跡セルからのデータは、セクターからコントローラに読み込まれるべき第１の情報となり、残りのセクターデータに対して最適な弁別点が確立される。これらのセルがデータの経過及び消耗に関して残りのセクターを追跡するようにするために、それらは、その関連セクターに対して使用される同じ論理−物理データ状態変換（回転）書き込みを受ける。
本発明の種々の別の実施形態によれば、エンコードされた状態のアナログ尺度を与えるに充分な分解能での多状態データの並列な全チャンクＡ／Ｄ変換と、比較器の感知に対して最適なダイナミックレンジを与えることが主たる機能であるマスター基準セル（１つ又は複数）と、セクター内消耗レベリング及び高い耐久性能力の両方を与える論理−物理データスクランブルと、各状態ごとに１つあり、各セクターに含まれ、種々の状態に対する最適な比較点を与えると共に、共通モードシフト（例えばトラップ解除）に適応できるようにするセクター内追跡セルグループとを備えた高密度の多状態メモリが教示される。ある実施形態によれば、コントローラは、各追跡セルグループの中間点をオンザフライで見出すためにデータ処理「エンジン」を組み込んでいる。又、コントローラは、データ状態弁別及び余裕度フィルタ点も確立する。セクターデータは、コントローラに通され、エンコードされたメモリ状態及びその質（余裕度）が各物理的ビットごとに与えられる。もし所望であれば、コントローラは、質情報に基づいて余裕ビットデータをクリーンアップ（スクラブ）するためにどんな処理を行なわねばならないか判断する（例えば、全セクター消去、及び再書き込み・対・選択的書き込みのみを行う）。又、もし所望であれば、本発明は、読み取りスクラブに遭遇するたびに増加される小型のカウンタを各セクターに含む。カウンタが最大許容値に到達したときに、余裕ビットが再書き込みではなくマップアウトされ、そしてカウンタが０にリセットされる。これは、真の「不良」ビットに対するフィルタを形成する。同様の特徴を逆に適用し、読み取りで使用された同じ回路を逆に動作して使用して、多状態データをセクターに書き戻し、自己適合データエンコード動作が与えられる。更に、照合を実行するために２つの別の実施形態が教示される。即ち状態の範囲を通して順次に走査するための基準階段状電流を使用して、そのターゲットデータに対応する電流ステップが感知回路に与えられたときに各セルを条件付で終了し；そしてＮ個の考えられる状態のＮ−１個の基準電流の全セットを使用して、全てのセルを同時に照合しそして条件付で終了する。ある実施形態では、二重セルオプションが各セクターに含まれて、繰り返し駆動トラップ及びチャンネル消耗に関連したΔＶｔシフトレベルを与え、トラップ解除シフトが読み取りのダイナミックレンジを越えるか又は他の潜在的な読み取りエラーを生じる前にセクターリタイアをトリガーする。これは、ホットカウントをベースとするセクターリタイアに取って代わり、有用な耐久性を著しく高める。
本発明のある実施形態の別の特徴として、２つのソース側注入セルの実施形態で実現できるセルごとの列指向のステアリングの解決策は、高レベル多状態の性能を著しく高め、その書き込み及び読み取り速度の両方を改善する。これは、各セルの特定の状態に必要とされるカスタムステアリング条件を並列に適用することにより達成される。これは、書き込みに必要な個々のプログラミング段階の数を実質的に減少すると共に、完全な逐次サーチオペレーションを実行する必要なく、読み取りに対する強力な２進サーチ方法を許す。性能改善は、増加されたチャンクサイズを通して更に支持され、これは、低電流ソース側の注入機構により可能となり、これは、４番目ごとのフローティングゲート素子を動作できるようにし、これにより、チャンクサイズを増加する。
【図面の簡単な説明】
図１ａは、選択されたメモリセルの動的な感知を使用する本発明の１つの実施形態を示す回路図である。
図１ｂは、図１ａの実施形態におけるメモリセルの状態の感知に関連した電圧を示すグラフである。
図２は、複数のセルの読み取りに関連したトリップ時間が２進コードに変換される本発明の１つの実施形態を示すブロック図である。
図３は、電流比較器を使用した静的な感知解決策を用いる本発明の別の実施形態を示す図である。
図４ａは、４レベル多状態エンコードに対する例示的な状態範囲及びカウンタ／Ａ／Ｄ分解能を示す図である。
図４ｂは、８レベル多状態エンコードに対する例示的な状態範囲及びカウンタ／Ａ／Ｄ分解能を示す図である。
図５は、本発明による１つの実施形態の動作を示すフローチャートである。
図６は、本発明の１つの実施形態に関連したユーザデータ及びオーバーヘッドデータを示すビットマップである。
図７は、図５において追跡セルデータを処理する段階の１つの実施形態を詳細に示すフローチャートである。
図８は、図３の実施形態に使用するのに適したプログラミング及び照合要素を示すブロック図である。
図９は、図８に示す本発明による１つの実施形態の動作を示すフローチャートである。
図１０は、図１０ａ及び１０ｂから成るもので、図８の実施形態に使用するのに適した本発明による別の実施形態のフローチャートである。
図１１は、改良された照合処理を行えるようにする本発明の別の実施形態を示す図である。
図１２は、本発明の二重セルの実施形態を示す図である。
図１３は、本発明のある実施形態に関連して使用するのに適したセルの１つの実施形態を示す図である。
図１４は、図１３のセル実施形態を用いた本発明のセル読み取り動作の１つの実施形態を示す図である。
図１５は、図１４の実施形態に基づく本発明の１つの実施形態を示すフローチャートである。
図１６は、図１４の実施形態に関連して使用できる本発明の別の実施形態であって、複数のビットに対して同時に感知が実行される本発明の別の実施形態を示す図である。
図１７は、読み取り及び多状態プログラミングの両方に対して共通の要素が使用される本発明の１つの実施形態を示す図である。
図１８は、ある制御要素が複製され、あるセットがプログラミングに使用され、そして他のセットが読み取り／照合動作に使用されるような本発明の別の実施形態を示す図である。
図１９は、本発明の教示に従って使用するのに適したアレーの１つの実施形態を示す図である。
図２０は、本発明に使用するのに適した別のアレーを示す図である。
図２１は、本発明のある実施形態による消去されたセルレベルの分布を示すグラフである。
好ましい実施形態の詳細な説明
Ａ／Ｄ感知
本発明における第１段階は、メモリ状態の全アナログ値（例えば、実際に記憶されたフローティングゲート電圧ＶＦＧを反映する実際のセル電流）を収集することである。多数の物理的なセル（例えば、２５６個のセルのチャンク）に記憶されたデータを同時に迅速に感知しそしてデジタル形態に変換するための２つの別の実施形態について以下に説明する。各セルは、多数の多状態（例えば、４つ以上の状態）を記憶することができ、そして感知は、広いダイナミックレンジにわたることができる。これらの両実施形態の基礎として、電流駆動能力がその記憶されたフローティングゲート電荷（電圧）に比例するというメモリセルのアナログ特性がある。従って、各メモリ状態は、その電流駆動能力（実際には、余裕能力を含む狭い電流駆動範囲）によって特徴付けられる。それ故、種々の状態を感知しそして弁別することは、種々の駆動レベル範囲間を区別することになる。この区別を達成する２つの実施形態について以下に説明する。
図１ａ及び１ｂを参照して、第１の実施形態を説明する。これは、動的な感知に関するもので、選択されたメモリセル（例えばセル１０２）のビットライン（例えばビットライン１０１）を予め荷電し（例えば２．５Ｖに）、次いで、好ましくは制御された傾斜（例えば５μ秒の立上がり時間）又はステップ状階段（例えば５μ秒にわたる）を用いて、選択されたセルの行（例えばワードライン１０３）をターンオンし、その選択されたセルを通してそれらの電流駆動能力に比例する割合で各ビットラインを放電できるようにする。ビットラインは、所定電圧（例えば１Ｖ）まで放電すると、それに対応する感知増幅器（例えば感知増幅器１０４）をフリップし、感知の達成を指示する。感知の開始から感知増幅器をフリップするに要する時間は、セル駆動のアナログ尺度であり、時間が長いほど、駆動力が低い（即ち、セルは、図１ｂに示すように、フローティングゲートに更に負の電荷をもつように更にプログラムされる）。
テーブル１は、フローティングゲートセルＩ−Ｖデータを用いたシミュレーションに基づき感知増幅器のトリップ時間・対・セルの電流駆動能力を例示する。
0004299371.tif 000002
テーブル１の例では、ビットライン１０１が５Ｖに予め荷電されそして２．５Ｖでトリップされ、負荷キャパシタンスは１．２５ｐＦであり、そして制御ゲートの増加率は１．２５Ｖ／μ秒で、階段状に７Ｖまで傾斜する。障害のために、メモリセルのドレインを２Ｖ以上に露出することは望ましくない。それ故、１つの実施形態では、メモリセルのドレインから分離された感知キャパシタ１０５に５Ｖの予電荷が印加され、ドレインは、低い電圧（例えば１．５Ｖ）に荷電することしか許されない。列のセグメント化の状態では、このドレイン電圧の減少は、１つの実施形態において、サンディスク・コーポレーションに譲渡された米国特許第５，３１５，５４１号に開示されたように、グローバルビットラインからローカルビットラインへ転送される電圧を制限するためにセグメント選択トランジスタを用いてローカルで行なわれる。
１つの実施形態では、図２に示すように、トリップ時間は、Ａ／Ｄ解決策を用いて２進コードへ同時に変換される。時間は、クロック２０５を用いて計測され、クロック２０５は、ここでは一例として８ビットカウンタとして示されたマスターカウンタ２０４を増加する。このカウンタ２０４は、ライン２０９（この例では８本のライン）を駆動し、これらのラインは、転送ゲート２０２−１ないし２０２−Ｎを経てレジスタ２０１−１ないし２０１−Ｎへ各々信号供給し、各セルごとに１つのレジスタが感知される（例えば２５６ビットメモリチャンクサイズの場合は２５６個の８ビットレジスタ）。感知の開始に、カウンタ２０４は、０に初期化され、次いで、レジスタがカウントを反映するようにカウントアップを開始する。
セル感知の点（即ち感知増幅器のトリップ時間）において、対応する感知増幅器がフリップし、これは、対応するレジスタをカウンタ２０４から分離し、これにより、そのレジスタに時間（及びその関連２進コード）を凍結する。このように、各レジスタは、Ａ／Ｄの分解能に対するメモリセルのアナログ記憶レベルの２進表示を含む（例えば、８ビットの場合、これは約２５６分の１部、即ち約０．４％の分解能を与える）。
充分な分解能及びダイナミックレンジの両方を確保するために、クロック周波数（即ちサンプリングレート）を適切に選択しなければならない。それがあまりに速過ぎると、最大カウントにヒットする前に考えられる全ての記憶されたメモリセルデータ値に対して感知増幅器がフリップするに必要な全時間範囲にわたることができず、一方、それが遅過ぎると、分解能が悪くなると共に、隣接状態間を弁別できなくなるおそれが生じる。メモリセルの駆動特性とのある関係を与えるために、１つの実施形態において、クロック２０５の周波数は、適当な駆動レベルにセットされたメモリセル（又はメモリセルのグループ）により制御される。このように、クロック２０５は、プロセス変化及び動作条件（例えば、電圧及び温度）を追跡し、セルのダイナミックレンジ及びそれに関連したメモリ状態にわたるように最適なクロックレートを設定する。
この実施形態は、比較的簡単で且つ効果的であるが、動的であるという性質により制限を有する。ワードライン及び／又はビットラインの遅延並びにそれらの変化に関連した時間的制約は、相対的エラー及び絶対的エラーの両方に貢献する。例えば、ワードラインのＲＣ時定数が傾斜時間（即ち、ステップ間隔）に対して長い場合には、著しい時間差が存在し、ワード又はステアリングライン（或いは選択に対してワードラインとして働き且つ容量性結合に対してステアリングラインとして働く単一ライン）に沿ったセルが所与のワードラインステアリング駆動電圧を経験する。その結果、このようなラインに沿って異なる位置にあるセルが異なる時間に応答することになる。又、セル駆動電流から比較器のトリップ時間への変換は、厳密に直線的ではない。というのは、放電率及び特性が、ビットラインのバイアスレベルと共に変化するセルの駆動レベルに依存するからである（ビットラインの電圧レベルが低下するときに減少する傾向のある状態では、ビットラインの放電時間が延びる）。又、ビットラインのキャパシタンスは、接合のＣＶ特性から生じる著しい電圧依存性をもつことになる。比較器のトリップ時間のこの非直線性は、最低から最高の荷電メモリ状態へ向かうときの状態及び余裕の分離において時間的な非直線性を生じる（が、ダイナミックレンジ内に最大の状態適合を得ると共に、均一な余裕をもつためには、メモリの状態を荷電方向に均一に離間することが望まれる）。
第２の実施形態は、図３の実施形態に示すように、電流比較器を用いた静的な感知解決策を使用することによりこれらの制約を取り除く。図２の実施形態の固定基準電圧Ｖrefは、階段状基準電流（Ｉref）ソース３１０に置き換えられており、これは、最小レベルＩminから始まって、クロック３０５の各カウントでΔＩだけ増加する（即ち、ｎ個のクロックパルス後に、Ｉref＝Ｉmin＋ｎ＊ΔＩ）。所与のメモリセルに対し、基準電流がセル電流をちょうど越えるときに、電流比較感知増幅器１０４−１ないし１０４−Ｎの関連する１つがフリップし、カウンタ３０４（これは、階段状電流発生器３１０と同期して増加する）の対応カウントをレジスタの対応する１つへと凍結する。１つの実施形態では、階段状電流ソース３１０の倍率（例えば、その最大電流）は、プロセス及び動作条件を追跡しながら最適なダイナミックレンジを与えるために、フローティングゲートメモリ（例えば強く消去された）の１つ又は集団を用いて確立され、即ち電流ソースの調整は、電流ソースの調整に関連して専用に使用される１つ以上のフローティングゲートセルの特性を監視することを含む。
この第２の実施形態は、ビットがより複雑であるが、良好な制御、直線性を与えると共に、動的な作用に対する感度を最小にし又は排除する。これは、動的な感知の場合にワードラインの繰り返し制御される傾斜付けの必要性を排除し、タイミングどり及びそれに関連した制御動作の多くを簡単化することを含む。
感知が完了し、そしてデータが全てのレジスタ３０１−１ないし３０１−Ｎへ凍結されると、それが例えばシリアルにシフトされて出される。これを行う簡単な方法は、レジスタ３０１−１ないし３０１−Ｎをシフトレジスタの形態に一緒に結合することである。上記の例では、各レジスタに記憶されたデータは、各々、８つのビットを含み、１つのコントローラクロックサイクルでメモリチップから（例えば、要求を発しているデバイスへ送信するために、サンディスク・コーポレーションに譲渡された米国特許第５，４３０，８５９号に開示されたように、メモリコントローラへ）全データをシフトして出すためには８ライン巾のバスを必要とし、従って、８個の出力パッド／ピンを必要とする。コントローラへのデータレートはあまり重要でないが、パッド／ピンの数を少なく保つことが重要な場合には、８つのビットを分割し、例えば、２つのコントローラクロックサイクルで４つのパッドを経て４つのＭＳＢビットを最初にシフトアウトした後に４つのＬＳＢビットをシフトアウトするか、或いは４つのコントローラクロックサイクルで２つの出力パッドを経て２ビットのグループを４回シフトアウトすることができる。
追跡／データスクランブル
上述したように、本発明の１つの目標は、データ及びデータの「質」（即ち余裕）の両方を感知し、確立することのできる自己適合、適応性及び追跡能力を与えることである。本発明のある実施形態によれば、サンディスク・コーポレーションに譲渡された米国特許第５，１７２，３３８号に開示されたように、追跡セルが各セクター内に含まれる。これらの追跡セルは、種々の状態の各々について最適な弁別点を確実に設定するために、既知の状態にセットされる。ある実施形態では、これは、状態当たり１つ程度のセルを用いて行なわれる。しかしながら、最適な弁別点を設定するのに良好な統計値が必須な場合には、このような最適な点を統計学的に設定するに充分なセルの小さな集団が使用される。例えば、１つの実施形態では、各状態ごとに１０個の物理的なセルが使用され、この場合に、４状態エンコードでは、全部で４０個の物理的なセルがセクターのオーバーヘッド部分の一部分として使用される。
以下に述べるように、これらの追跡セルからのデータは、残りのセクターデータに対して最適な弁別点を設定するためにセクターからコントローラへ読み込まれるべき第１の情報となる。しかしながら、これらのセルがデータ経過及び消耗について残りのセクターを追跡するようにするために、それらが繰り返し消去されそして同じ固定された予め指定された状態へと書き込まれる。これは、消耗量がその状態に固有であって、残りのセクターの消耗／経過を反映しないからである。１つの実施形態では、均一性を確保し（即ちセクター内消耗レベリング）そしてこのような消耗を最小に保持することについての消耗の管理が、各々の論理状態（例えば、論理状態Ｌ０、Ｌ１、Ｌ２及びＬ３）をそれに対応する物理状態（例えば、物理状態Ｐ０、Ｐ１、Ｐ２及びＰ３）に連続的又は周期的に再指定する何らかの方法により取り扱われ、その一例がテーブル２に示されている。これらの物理状態Ｐ０ないしＰ３は、各メモリセルの特定の導通レベルに対応し、例えば、Ｐ０は最も高い導通状態であり、Ｐ１は次に高い導通状態であり、Ｐ２はその次に高い状態であり、そしてＰ３は最も低い導通状態である。２状態エンコードに適用されそして「プログラム／逆プログラム」と称するこの概念の説明がサンディスク・コーポレーションに譲渡された米国特許第５，２７０，９７９号に開示されている。
状態の再指定及びその後の書き込み（１つの実施形態では各書き込みが後で行なわれ、そして別の実施形態では特定回数の書き込みが先に行なわれる）は、例えば、回転により又はランダム数をベースとして行なわれる。これは、多数のサイクルにわたる平均で、考えられる全電荷の約半分しかセルへ搬送されず、そして各セルの消耗がそのセクター内の他の全てのセルと実質的に同一であることを保証する。論理状態と物理状態との間のランダム数指定を使用する実施形態は、論理−物理データ再指定アルゴリズムと可変ユーザデータとの間の同期の可能性を排除し、このような消耗レベリングを克服するという利点を有する。
0004299371.tif 000003
所与の各論理状態に対する全ての追跡セルは、同じ物理状態に再指定され、例えば、論理状態Ｌ１を記憶する役割が指定された１つの追跡グループの１０個のセルは、全て、スクランブルアルゴリズムで指令される特定の書き込みサイクルに対し、Ｐ０、Ｐ１、Ｐ２又はＰ３のいずれかにセットされる。追跡セルが残りのセクターと同じスクランブル動作を経るとすれば、それらは、そのセクターの消耗を反映するだけでなく、物理状態から論理状態へ変換して戻すための変換手段も形成する。各追跡グループには、予め指定された一定の論理状態の責任が与えられるので、コントローラが種々の追跡セルグループ（例えば、各々１０個のセルの４つのグループ）を暗号解読するときには、そのセクターに対する変換も同時に確立する。
分解能要求
分解能が高いほど、感知時間が長くなり（Ａ／Ｄにおけるステップが多くなり）、より大きなレジスタに、より大きなダイエリアが関連することになり、コントローラへのデータの搬出に関連したコストが高くなり（より大きな並列性がより多くのパッドを指示し、ひいては、エリアペナルティとなるか、又は同じ数のパッドでは、全てのデータをシフトアウトするのにより長い時間がかかり、ひいては、性能ペナルティとなり）、そしてコントローラでのデータの処理に関連したコストが多くなる。分解能が不充分であると、共通モード集団余裕シフトにおいて鮮明度が制限され（トラップ／トラップ解除作用のために）、比較点の設定に大きなエラーを招くことになる。この大きなエラーを多状態見積に含ませて、状態と状態との間に大きな分離を強制的にとらせ、その結果、状態を少なくし、即ち多状態の拡張性を低くしなければならない。
適度な目標分解能は、状態と状態との分離の約３％に等しいＡ／Ｄ分解能である。これは、１つの集団内の充分に小さいセル電流シフトへの鮮明度を与えて、意味のある修正を行える（即ち不充分な分解能による集団内のテールビットからの余裕欠陥を回避する）ようにし、そして設定及び測定状態に関連した種々のノイズ及びエラー項に対して無意味となるような高い分解能を課すものではない。
状態範囲及びカウンタ／Ａ／Ｄ分解能の特定例が、４レベル及び８レベルの多状態エンコードについて各々図４ａ及び４ｂに示されている。読み取り用として図４ａ及び４ｂに使用されるセル電流／フローティングゲート電圧の関係は、今日利用できる０．５ミクロンベースのフラッシュ半導体製造技術を用いて本発明の教示により構成されたセル特性をあらわすもので、これは、例えば、４．２５Ｖにゼロ電流切片（投影スレッシュホールド）をもつ約２０μアンペア／ボルトのＩ／Ｖ傾斜を有している。
ここに示す例では、４状態セルに対する状態−状態分離が３０μアンペアであり、Ａ／Ｄ分解能が１μアンペアであり、そしてカバーされるダイナミックレンジが０ないし１２８μアンペアである。これは、状態−状態分離の約１／３０の分解能（３．３％）を与える。所与の中間状態に書き込まれるセルの集団は、分解能の１０ステップにわたる１０μアンペアのウインドウに拘束される。それ故、１Ａ／Ｄステップビットは、書きこまれた集団分布の１０％分解能を与え、そして時間に伴うその大きさの共通モードシフトは、１０％の分解能ステップで修正することができる。それ故、４状態の場合には、７ビットＡ／Ｄが適当である。
図４ｂの８状態に例でも状況は同様であるが、状態−状態分離は１５μアンペアであり、Ａ／Ｄ分解能は０．５μアンペアであって、同じ０ないし１２８μアンペアのダイナミックレンジをカバーする。これは、８ビットＡ／Ｄが適当であるところの同じ割合の集団分解能を与える。
適応性多状態弁別
各セクター読み取り動作に対するデータの流れ及びコントローラによる処理について以下に説明する。高速度をサポートするために、１つの実施形態では、この動作がハードウェア及び／又はファームウェアで行なわれる。説明上、４状態エンコードの例であって、７ビットの感知分解能（ステップ当たり約１μアンペアで１２８ステップを与える）をもちそして４つの状態の各々に対して１０個の追跡セルをもつ例を使用する。図４ａは、分解能の各ビットが約１μアンペアに対応するような４状態エンコード動作を示す（従って、約１００μアンペアの全範囲）。図４ａに示す実施形態では、４つの状態、即ち物理的状態Ｐ０、Ｐ１、Ｐ２及びＰ３が示されている。状態Ｐ０は、読み取り条件のもとで９０μアンペア以上のセル電流をもつようにセルを設定することにより（例えば、セルをその値に消去することにより）確立される。読み取り時には、セル電流が８５μアンペア以上になったときに状態Ｐ０が検出され、従って、書き込みよりも読み取りに対して若干緩い裕度が許される。図４ａには、状態Ｐ１、Ｐ２及びＰ３に対するプログラミングレベルも、これら状態に各々に対して緩い読み取り電流レベルとして示されている。各状態間には適当な保護帯域が配置され、例えば、７５μアンペアと８５μアンペアとの間の読み取り中のセル電流は、隣接状態Ｐ０及びＰ１のいずれに関連させるか非常に曖昧である。
図５のフローチャート及び図６を参照してこの実施形態の動作を説明する。先ず、基準追跡セルのデータは、各セルごとに１つの８ビットセット（即ち１バイト）でコントローラへシフトされる。このデータは、次いで、図７のフローチャートに詳細に示すように、テーブル２に示す論理状態Ｌ０に指定された第１追跡セルグループから始めて処理される。これらビットの機能は、追跡セルの集団の中心がＬ０状態のどこに配置されるかを最初に確立することにより、Ｌ０状態に対する最適な比較点を確立することである。これは、１０個のＬ０セルの各次々のデータを連続的に加算して、これら１０個のセルのデータの累積値を与えることにより、状態集団当たり１０個のセルに対して実行することができる。高いか低いかに関わりなく分離された不良セルからのエラーの機会を最小にするために、最大及び最小レジスタを同時に維持することが望ましい。これは、データの各次々の断片を既に比較された比較器データと比較し、そして各比較動作において、高い（低い）方を最大（最小）比較器へ記憶することにより行なわれる。１０個の全てのセルからのデータがシフトインされると、それが処理され、例えば、最大及び最小を和から減算しそしてその結果を８で除算し（即ち、３回右へシフトし）、Ｌ０指定追跡セルの平均記憶レベルを与えることにより、フィルタ点を確立する。最も近い数値への丸めは、１つの実施形態では、右へ３回シフトするが、シフトされた第３ビットを一時的に記憶し、そしてそのビットをシフトされた値と加算することにより、達成される。次いで、これは、Ｌ１、Ｌ２及びＬ３の追跡セル集団に対して繰り返され、その点において、システムは、各状態に対する物理−論理変換を決定する。１つの実施形態において、この変換は、Ｌ０、Ｌ１、Ｌ２及びＬ３状態を下降する順に順序付けし、そしてそれをテーブル２に示す対応する物理状態指定とマッチングさせることにより行なわれる。例えば、Ｌ０が物理状態Ｐ０に対応する場合には、それが４つの状態の最も高い値を有し、Ｌ０が物理状態Ｐ１に対応する場合には、それが次に高い値を有し、等々となり、状態Ｌ１、Ｌ２及びＬ３についても同様である。順序付けの後に、順序がＬ０、Ｌ１、Ｌ２、Ｌ３ある場合には、テーブル２の状態指定＃１が使用される。一方、順序がＬ１、Ｌ２、Ｌ３、Ｌ０である場合には、テーブル２の指定＃２が使用され、等々となる。この実施形態では、４つの物理レベルＰ０、Ｐ１、Ｐ２及びＰ３間の最適な弁別点は、Ｐ０とＰ１との間、Ｐ１とＰ２との間、そしてＰ２とＰ３との間の中間点を計算することにより確立される。Ｐ０及びＰ１、Ｐ１及びＰ２等々の加算の後まで個々の１０セルグループに対する８での除算を延期することによって若干良好な精度が達成され、その点において、Ｐ０とＰ１を加算して１６で除算する（丸めのための構成で右へ４つシフトする）ことによりＰ０及びＰ１の平均が得られ、そしてＰ１及びＰ２、Ｐ２及びＰ３についても同様に行い、これにより、３つの比較値Ｃ１、Ｃ２、Ｃ３を各々確立し、これらは、図４ａにおいて、状態Ｐ０、Ｐ１、Ｐ２及びＰ３間の電流点８０、５０及び２０として示されている。
これは、次いで、ここでシフトインされる残りのセクターのデータに対する最適な比較点即ちフィルタ点を与える。データが通過するときには、これらの比較点にセットされた１組の比較器を経てシフトされ（図５及び７のフローチャートを参照して以下に述べるように）、それらの状態、即ちＣ１より高い（状態Ｐ０とする）、Ｃ１とＣ２との間（状態Ｐ１とする）、Ｃ２とＣ３との間（状態Ｐ２とする）、又はＣ３より低い（状態Ｐ３とする）を確立する。これらは、次いで、上記のように、使用される特定の論理−物理指定に基づき、それに対応する論理状態に変換される。１つの実施形態においては、比較器にロードされる比較点Ｃ１、Ｃ２及びＣ３は、追跡セルを経てセクター自体により確立された適応性のものである。このように、感知動作は、セクター内のセルの集団の特性、それらの動作電圧及び温度状態、経過及び消耗、並びに例えば、書き込みサイクル中に累積したゲート酸化物トラップ電荷のトラップ解除により生じる共通モードドリフトを追跡する。このようなトラップ解除は追跡セルにも存在するので、それらは、トラップ解除の程度に関わりなく、感知のための最適な点を確立する。但し、それらの導通がセル状態感知能力のダイナミックレンジ内に保持され（即ち、種々の状態間を依然として弁別でき）、そして機構が最小の分散状態の真の共通モードにある場合である。
１つの実施形態では、比較点のこの適応性調整が連続的にリアルタイムで実行される。別の実施形態では、Ｌ０状態及び他の状態Ｌ１−Ｌ３の最適な比較点がメンテナンス動作の一部分として周期的に確立され、そしてシステム性能への影響を減少するために、実際のデータが読み取られるときにはリアルタイムではない。この後者の解決策は、追跡セルデータの処理に関連した繰り返しのオーバーヘッド時間を排除することにより性能を改善する。１つの実施形態では、これは、読み取り／余裕チェックの一部分として所定の読み取り間隔ベースで呼び出され、及び／又は読み取り余裕又は欠陥の稀な事象において呼び出される。これは、追跡セルを経て最適な読み取り基準条件を用いたデータ再書き込みによりデータを回復するか又は余裕を回復する能力を与える。
１つの実施形態において、セクターは、図６に示すように、ユーザデータ及びオーバーヘッドバイトを含むように分割される。オーバーヘッドバイトは、多状態メモリにおける各論理状態に対してプログラムされると分かっている１つ以上のセルの状態を監視するための複数の基準追跡セルを備えている。又、オーバーヘッドは、もし必要であれば、アドレス情報、ＥＣＣビット、ビット及び／又はセクターマッピング関係情報、並びにセクターへの書き込み回数のようなヘッダ情報も含む。再び、図５を参照すれば、基準追跡セルの特性に基づいて確立された比較点を用いて残りのセクターデータが読み取られそして処理されるときには、データが受け入れられるかどうかについて判断がなされる。もし受け入れられない場合には、米国特許第５，６０２，９８７号に開示されたように、総欠陥管理が呼び出される。一方、データが受け入れられる場合には、データが「クリーン」であるかどうか、即ちデータ余裕又はＥＣＣ関係の問題がない充分に質の高いものであるかどうかの判断がなされる。その答えがイエスの場合には、そのデータは、それ以上の介在なしにホストへ送られ、逆に、その答えがノー（即ちデータがクリーンでない）の場合には、必要なエラー修正即ち「クリーンアップ」段階が呼び出され、これにより、データがホストに送られるだけでなく、修正されたデータがその後の読み取りの際にクリーンであることが保証される。
データの質の評価及び応答
上述したように、本発明から導出される１つの特徴は、データ自体だけではなく、上記の比較点に対する各データ点の「質」即ちその余裕も同時に決定できることである。データのビットが正しく読み取られたときでも、比較点にあまりに接近し過ぎた場合には、それが将来あるときに信頼し得ないものとなり、ノイズ感度、付加的な余裕シフト、或いは電源又は温度変動から生じる動作条件の変化のために誤った読みを与えることになり得る。それ故、本発明により達成される質の測定は、特殊な「余裕のもとでの読み取り（read-under-margin）」オペレーションを用いて公知技術でもある程度取り扱われた欠陥予見能力を与える。このような公知の「余裕のもとでの読み取り」オペレーションは、一般に、特殊な条件又は環境のもとで呼び出されるマルチパス読み取りを伴い、そして必要とされる余裕差動を確立するために特殊な回路（基準／感知回路又は特殊なセルバイアスオペレーションに対して制御された変化を含む）を必要とする。このような差動手段の精度又は分解能はしばしば制限され、絶対的に必要とされる以上の大きな余裕を強制する。多状態の場合には、これは、状態当たり広いメモリスレッシュホールド電圧ウインドウ、ひいては、状態間の広い電圧分離を指示し、これにより、所与のセルの動的な電圧範囲に対して少数の状態しか使用できず、ひいては、セル当たりのメモリ記憶密度を低くする。しかしながら、本発明の新規な解決策では、データの余裕即ち「質」は、各読み取り動作の当然の副産物であり、それを開始するための特殊なモード又は事象を必要とせず、システムが余裕データのいかなる検出にも瞬時に反応できるようにする。本質的に、「予見データ回復」の能力は、各読み取り動作に自動的に含まれる。しかしながら、このような余裕処理動作を考慮するのではなく、本発明による非常に稀な事象に対する非常に稀な動作、即ち高密度の多状態を達成するためになされる妥協は、このような余裕度の実質的に高いインシデンスを許すことであり、このような余裕度は、標準的な読み取り動作の一部分としてこの余裕度の尺度を与えることにより管理できるようになる。
１つの実施形態において、このような余裕度検出を行なう特定の方法は、各々の比較値Ｃ１、Ｃ２、Ｃ３の周りで、図４ａに示すＣ１＋ｄｅｌ、Ｃ１−ｄｅｌ、Ｃ２＋ｄｅｌ等の値の付加的な対を「不良余裕フィルタ」及びその関連比較器（図示せず）として含む。比較点Ｃ１、Ｃ２、Ｃ３と、それに関連した±ｄｅｌ点との間に入るデータは、余裕としてタグ付けされる（例えば、比較値Ｃ２とＣ３との間に入る状態Ｐ２が、Ｃ２とＣ２−ｄｅｌｔａとの間又はＣ３＋ｄｅｌｔａとＣ３との間にあることが検出された場合には、それが余裕としてタグ付けされる）。従って、４状態データの各断片は、テーブル３に示すように、３ビットの結果をもつことになり、最初の２ビットＡ及びＢは、実際のデータに対するものであり、そして第３ビットＱは、その余裕度即ち「質」に対するものである（例えば、ＯＫの場合は０、そして余裕の場合は１）。
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１つの実施形態では、データの質は、付加的な情報、例えば、感知されたパラメータ（例えばセル電流）がその状態の集団の中心に対して高過ぎるか又は低過ぎるかの情報を含む（例えば、状態Ｐ２の場合、Ｃ２−ｄｅｌｔａとＣ２との間にあることが分かった場合は、高過ぎ、一方、Ｃ３とＣ３＋ｄｅｌｔａとの間にある場合は、低過ぎる）。これは、余裕度の方向を条件とするクリーンアップ反応を許す。例えば、メモリセルの余裕度が、著しく過剰にプログラムされる方向にシフトされた結果である場合には、動作の進行は、そのデータを全セクターデータスクラブ動作の一部分として再消去及びプログラムすることである。一方、メモリセルの余裕度が、著しく過剰に消去される方向にシフトされるものである場合には、メモリセルの状態に対する適切な余裕の回復が、必要な余裕即ち「質」を再度得るようにその１つのメモリセルのみを若干プログラミングすることにより達成される。後者の例は、トラップされたチャンネル電子（セル又はセルのグループへの多数回の書き込みの後に累積し得る）を弛緩する場合であり、これは、より過剰にプログラムされた状態又はあまり過剰にプログラムされない状態からセル余裕をドリフトさせる。このような場合に、セルの状態余裕を再度得るために何らかのプログラミングオペレーションを追加すれば充分であり、プログラミングの前のセクターの消去は必要とされない。
１つの実施形態では、読み取りスクラブに関連した修正動作が行なわれるたびにその機能が増加されるべきセクターヘッダーの一部分として各セクター内にカウントが記憶される。このカウントが最大許容レベルＣＭＡＸに到達すると、呼び出された修正動作は、余裕／欠陥ビットをマップアウトすることであり、一方、このＣＭＡＸ値に到達する前には、このようなマッピングを伴わずにデータが再書き込みされる。この実施形態は、不快な余裕度が過剰なビット及びセクターマッピングを生じるのを回避する一方、マップアウトされるべき真の不良ビットをフィルタ除去することにより、全セクターがサービスからリタイアする前にセクターをより長く保持する。あるセクターに対してＣＭＡＸカウントに到達しそして欠陥余裕ビットがマップアウトされると、カウンタはゼロにリセットされ、そして手順が繰り返される。
多状態書き込み
図８の回路図及びそれに関連した図９のフローチャートを参照して、多状態データの書き込みを以下に説明する。図８を参照すれば、破線内に配置された要素は、各セクターごとに複製される要素を示す。データ無条件セクター消去に続いて、データは、チャンクごとにそのセクターに書き込まれる。第１のチャンクで始めて、第１の中間状態、即ち状態Ｐ１が、プログラムされた状態に入れられ、これは、短い低電圧ＶＣＧパルス（例えば、２Ｖの制御ゲートバイアスにおいて約４μ秒）を用いて開始され、その後、状態Ｐ１に適したレベルにセットされた基準電流に対して照合読み取りが行なわれる。このプログラミングを受け取るためのターゲットとされるが充分にプログラムされた状態にあるチャンク内のビットに対し、内部回路は、これらビットのそれ以上のプログラミングを封鎖し、一方、まだ充分プログラムされていないターゲットセルは、次のプログラミングパルスを受け、これは、第１のパルスと同じ巾であるが、増分的に高いＶＣＧ（例えば、２００ｍＶ高い）を有し、その後、再び照合が行なわれる。増分的に高いＶＣＧでプログラミングし、その後、照合を行うこの手順は、チャンク内のターゲットとする全ての状態Ｐ１セルが照合されるまで、又は最大のＶＣＧに到達する（この場合は、欠陥管理が呼び出される）まで続けられる。次いで、次の中間状態、即ち状態Ｐ２が、第１の中間状態Ｐ１と同様に書き込まれるが、その状態に関連した基準電流設定を使用しそしてその状態を最短の時間内に確実にプログラミングするに適したＶＣＧレベルで始めて書き込まれる。この手順は、各状態に対し、チャンクの全ての状態がプログラムされて照合されるまで繰り返され、そして残りのチャンクに対しチャンクごとに全プロセスが繰り返される。
図１０のフローチャートに示す別の実施形態は、速度の増加を与える。この実施形態では、ビットのチャンク内の全ての状態が単一のＶＣＧ階段状進行において次のように同時にプログラムされる。チャンクに書き込まれるべきデータは、読み出し動作を厳密に反映するように、対応するレジスタ（例えば、図８のレジスタ４３）へシフトされ、そしてそれに対応するビットＲＳラッチ４６がセットされて、それに関連するビットラインドライバをイネーブルする。各物理データ状態Ｐ０、Ｐ１、Ｐ２、Ｐ３には、そのレジスタカウント及びそれに対応する電流レベルが関連される。各プログラミングパルスの後に、読み取り動作と同様に階段状の基準電流が呼び出され、マスターカウンタが同時に増加される。各レジスタに関連する比較回路（転送ゲート４１及びＸＯＲゲート４２で形成された）は、レジスタ４３に記憶された入力データ（即ちカウント）をマスターカウンタ４４のデータと比較する。一致が生じたときには、照合に対するプログラム封鎖特徴がイネーブルされる。実際の封鎖は、対応するセルが、その関連基準電流設定に対して読み取り照合をパスするに充分なほどプログラムされた（即ちその関連物理状態へとプログラムされた）ときだけ行なわれる。照合が首尾良く終わると、ＮＡＮＤゲート４５がＲＳラッチ４６をリセットし、それに関連したビットラインドライバ４７をディスエイブルすると共に、そのセルに対するその後の全てのプログラミングが残りのセクター書き込み動作に対してディスエイブルされる結果となる。照合が不合格となった場合には、セルが次のＶＣＧ増加プログラミングパルスを受け取り、その後、再び走査電流ソース／マスターカウンタ照合手順が行なわれる。
状態を完全なアナログ精度で分析するために全階段状電流の使用を必要とした読み取りとは異なり、書き込み／照合オペレーションは、１組のメモリ状態に特有の、例えば、予め定められた状態Ｐ１、Ｐ２、Ｐ３に特有の基準電流設定及びそれに関連したカウントの使用を必要とするだけである（消去状態であるＰ０は、最初から除外され、プログラミングされることが禁止される）。これは、図４ａの読み取り動作に対して例示された１２８の設定に代わって（１２８の設定は、質の決定を行えるようにする）、４状態の場合に３つの設定をもたせることにより、照合プロセスをスピードアップする助けとなる。それ故、図１０の例に示すように、各照合は、３ステップの階段状オペレーションより成り、第１のステップは、物理状態Ｐ１に関連した第１の基準電流レベルを設定し（例えば、そのレベルまで迅速に増加し）（これは、マスターカウンタをそれに対応するカウント値に同時に設定する（例えば、その値までカウントする）ことを含む）、読み取り／感知オペレーションを実行し、そしてレジスタ値がマスターカウンタの値に一致すると共に、プログラムされた（対応する基準電流設定に対して）として読み取られるセルをそれ以上プログラミングしないようにロックすることを含む。３ステップオペレーションのその後の各ステップは、次のデータ電流レベルを設定し（例えば、そのレベルまで迅速にカウントアップし）、そして第１ステップと同様に、それに対応して基準電流設定を行い、読み取り／感知オペレーションを繰り返し、３つの全てのステップを完了させる。
８ビットが完全に一致する必要がなく、充分な数のＭＳＢ（最上位ビット又は最高電流重みビット）が一致するだけでよいことに注意されたい。これは、許された状態及びそれに対応するセル電流ターゲットがＡ／Ｄの分解能よりも著しく少ないときにほぼ適用できる。この場合に、ＭＳＢビットが種々の状態の各々を独特に区別する限り（例えば、４つの状態に対して最低２つのＭＳＢビットがありそして１６の状態に対して４つのＭＳＢビットがある）、排他的ＯＲに対してそれらのＭＳＢビットが必要とされるだけである。これは、排他的ＯＲに関連したあるエリアを節約するが、各状態に対する電流指定の融通性をある程度制限する。
このプログラム／３ステップ照合プロセスは、上記のように、チャンク内の全てのセルが照合されるか、又は最大ＶＣＧレベルの到達するまで、各次々のプログラムステップでＶＣＧを増加して繰り返される。次いで、この全体的な動作がセクターの残りの全てのチャンクに対して繰り返され、その点で、セクターの多状態データ書き込みが完了となる。
この新規な解決策の著しい効果は、分解能の改善に必要とされる以外の書き込み性能（例えば、プログラミングレートを低速化するためのより大きな及びより小さなＶＣＧステップ、又は低いドレインプログラミング電圧ＶＰＤ）に実質的に影響せず且つ付加的な状態の各々を感知／照合するに必要な付加的な時間を伴わずに、多数の多状態（例えば１６）まで拡張できることある。後者のオペレーションである読み取りオペレーションは、プログラミングより著しく高速となる傾向があり、それ故、書き込み性能に実質的に影響を及ぼしてはならない。
照合プロセスをスピードアップする別の実施形態が図１１に示されている。単一の調整可能な基準電流ソースに代わって多数の電流ソース（又はマスター電流ソースの並列なタップ点）が使用される。１つの実施形態では、完全な消去状態に対し電流点が必要とされないので、状態の数をｎとすれば、電流ソースの数は（ｎ−１）である。チャンク内の各セルに対しサイズＫのデータ入力レジスタが使用される。但し、２＾Ｋ＝ｎである。書き込みの始めにコントローラによりデータレジスタに書き込まれる情報は、特定の状態に基づき、照合中にｎ−１個の電流レベルの１つを選択するのに使用される。照合の際には、チャンクの全てのセルが、もし首尾良く行えれば、セルごとに、それ以上のプログラミングを封鎖して、単一の照合オペレーションにおいて対応する特定の基準ターゲットと同時に比較される。これは、上記実施形態の場合のマルチステップシリアルオペレーションに対して、１つのパラレルオペレーションで全照合が完了し得るようにし、照合速度を実質的に改善する。多数の電流ソース、カウント及びそれに関連した選択回路をチャンクの各ビット内に必要とすることは、コストがかかる。マルチステップ実施形態の場合のように、データ入力レジスタの必要性は、既存の読み出しレジスタの一部分（例えばＭＳＢ部分）によって満足することができる。図８の実施形態に使用された排他的ＯＲは、ここでは、適当な電流ソースを選択するための単純なデコード動作に置き換えられる。
二重セル弛緩アラーム
本発明の適応性多状態弁別感知の付加的な特徴は、末端の状態に対する境界、即ち最も高い状態（例えば、物理状態Ｐ０）に対する上限境界及び最も低い状態に対する下限境界を設定できることである（この最も低い状態がまだカットオフでないと仮定すれば）。末端の状態（例えば、追跡セルのサブセット内に反映される）がこれらの境界を横切るときには、データが、使用可能なダイナミックレンジに対し安全検出範囲から外れたと考えられ、セクターデータをリフレッシュ（再書き込み）するか、或いはセクターをマップアウトして予備セクターに置き換えることが必要である。しかしながら、これは、セクター当たりに経験する書き込みオペレーションの数の累積カウント（「ホットカウント」と称する）を維持する必要性を排除するものではない。というのは、書き込み時において、書き込まれたときにこのような過剰なシフトが生じるという警報がないからである。このような警報は、「ホットカウントセーリング（ceiling）」、即ち許容累積セル消耗量に対する上限境界を設定し、過剰なトラップ電荷と、弛緩と称するその後のトラップ解除による関連余裕ロスとのおそれを前もって警報するという機能である。このような弛緩が臨界値を越えた場合には、それによりセクター内において通常は低導通レベルから高導通レベルまで生じる全てのセルの共通モードシフト（セクター内の全てのセルの消耗を均一に保つために、ある形態のデータ状態回転が使用されることに注意されたい）が、最も高い２つの状態（完全消去状態及びそのすぐ下の状態）間の弁別を防止するに充分なほど大きくなり、即ちシステムのダイナミックレンジを越えてドリフトする。このような欠陥を回避するために、このような高いトラップレベルへ繰り返し至るセクタをリタイアさせねばならない。
ホットカウントは、このようなトラップの間接的な指示である。というのは、経験するサイクル数に加えて、累積トラップが、書き込みオペレーションのデューティサイクル、書き込みと書き込みとの間の時間、動作及び非動作温度露出等の他のファクタ、即ち経過／詳細を感知するからである。セクターをマップアウトするための基準としてホットカウントが使用される場合には、欠陥が生じないことを確保するために最悪の場合の条件を仮定しなければならない。しかしながら、実際には、このようなメモリを使用するシステムは、実際の使用状態のもとでこのような最悪の場合の経過を経験することは、たとえあっても稀である。それ故、累積ホットカウントに基づいてセクターをマップアウトすることは、実際の用途にとって著しく尚早となることがしばしばある。
別の実施形態は、各セクター内に含まれた「二重セル」トラップゲージを使用することであり、その機能は、弛緩の役割を果たすチャンネルトラップシフトの量を直接検出することである。これは、セクター内のセルによって実際に見られる消耗量の直接的な尺度を与え、これは、累積書き込みサイクル即ちホットカウントと、セクター露出の経過との両方を含む。このセルのシフトが臨界値に到達したときだけ、セクターがリタイアし、この判断を行うのにホットカウント情報は必要とされない。これは、実際のシステム使用において、ホットカウントを経て安全に与えられるものよりも相当に高い耐久性能を許す。というのは、累積的消耗の一般的な指示しか与えることができず（消耗を直接計測できず、露出のみを計測するので）、それ故、著しい保護帯域を設けねばならない（即ち最悪の場合の消耗を受け入れるために最小数の書き込みを許す）ホットカウントとは異なり、二重セルの直接的な消耗尺度は、このような耐久性保護帯域の量を最小にできるからである。
本発明の二重セルの１つの実施形態が図１２に示されており、これは、単一のフローティングゲート６０１及び２つの個別の感知チャンネルを有するセル６００で構成され、一方のチャンネル６０２は、読み取り／書き込みチャンネル（Ｒ／Ｗ）であり、そして他方のチャンネル６０３は、読み取り専用（ＲＯ）チャンネルである。セル６００は、例えば、２つの隣接するメモリセルを取り上げそしてそれらのフローティングゲートを一緒に結合することにより、実際のメモリセルにマッチングするように設計される。セル６００のプログラミングは、ビットラインＢＬ２をプログラミング電圧（例えば約７Ｖ）に上昇し、そしてビットラインＢＬ１を接地する一方、ビットラインＢＬ０をフローティング（又は接地）させることにより、読み取り／書き込みチャンネルを経て実行される。このように、ホット電子プログラミングに関連した全てのストレス及びトラップは、読み取り／書き込みチャンネル６０２に拘束される。読み取り／書き込みチャンネル６０２のＡ／Ｄ読み取りの後に、読み取り専用チャンネル６０３のＡ／Ｄ読み取りを使用しそしてその差を見出すと（例えば、減算により）、チャンネルトラップの尺度（デルタ）が与えられる。セクターの寿命の早期に、低い繰り返し露出の状態では、このデルタがゼロに近いが、次々に繰り返すと、差が成長し、読み取り専用チャンネル６０３は、読み取り／書き込みチャンネル６０２に比して高いＡ／Ｄカウント（見掛け上、より大きく消去された）を与える。
有効な比較のために設定されそして使用される状態は、１つの実施形態では、セルの最も広い範囲及び平均的な消耗の両方を与える中央の中間状態である。デルタが臨界値（例えば、図５ａ及び５ｂの例では２０カウント、これは４及び８状態エンコードに対し２０μアンペア及び１０μアンペアのセル電流シフトに各々対応する）を越えると、セクターは、消耗／弛緩或いは他の潜在的な読み取り及び信頼性の問題に対してその限界にあり、そしてリタイアされる。
要約すれば、高密度の多状態をサポートするための以上に述べた重要なポイントは、次の通りである。
１．エンコードされた状態のアナログ尺度を与えるに充分な分解能での多状態データの並列、全チャンク、Ａ／Ｄ変換。
２．比較感知のための最適なダイナミックレンジを与えることが主たる機能であるマスター基準セル（１つ又は複数）。
３．セクター内消耗レベリング及び約２倍の高い耐久性の両方を与える論理−物理データスクランブル動作。
４．各状態ごとに１つづつあり、各セクターに含まれ、種々の状態の最適な比較点を与えるとともに、共通モードシフト（例えば、弛緩）に適用できるようにするセクターない追跡セルグループ。又、これは、データ回転の変換も与える。
５．データ処理「エンジン」を組み込んだコントロータ。これは、
ａ）各追跡セルグループの中間点をオンザフライで見出し、
ｂ）データ状態弁別及び余裕度フィルタ点を確立し、
ｃ）セクターデータがそれに通されて、各物理ビットに対して、エンコードされたメモリ状態及びその質（余裕度）の両方を与え、
ｄ）任意であるが、質の情報に基づいて余裕ビットデータをクリーンアップ（スクラブ）するために、どんな処置をとらねばならないかを判断する（例えば、全セクター消去と、再書き込み・対・選択的書き込みノミを行う）。
６．任意であるが、読み取りスクラブに遭遇するたびに増加される小さなカウンタを各セクターに含ませる。カウントが許容最大値に到達すると、余裕ビット（１つ又は複数）が、再書き込みされるのではなく、マップアウトされ、そしてカウンタが０にリセットされる。これは、真の「不良」ビットに対するフィルタを形成する。
７．読み取りに用いたのと同じ回路であるが逆に動作する回路を使用して、多状態データをセクターへ書き戻すように同じ手段が逆に適用され、自己適合データエンコードを与える。更に、照合を実行する２つの別の実施形態が教示される。
７ａ．階段状の基準電流を使用して、状態の範囲を順次に走査し、そのターゲットデータに対応する電流ステップが感知回路に送られたときに各セルを条件付で終了する。
７ｂ．Ｎ個の考えられる状態のＮ−１個の基準電流の全セットを使用して、全てのセルを同時に照合しそして条件付で終了する。
８．各セクターに二重セルオプションを含ませて、繰り返し駆動トラップ及びチャンネル消耗に関連したΔＶｔシフトレベルを与え、トラップ解除シフトが読み取りダイナミックレンジを越えるか又は他の潜在的な読み取りエラーが生じる前にセクターリタイアをトリガーする。これは、ホットカウントをベースとするセクターリタイアに置き換わるもので、有効な耐久性を著しく増大する。
列指向のステアリングを使用することによる多状態速度の向上
多状態の重要な目標は、書き込み（データプログラミング）及び読み取りの両方に関して２状態デバイスに競合し得る速度を達成することである。２進エンコードデータに比して、多状態の場合に同等の高い性能を維持することが困難な理由は、多状態エンコードに関連して著しく緊密な余裕が要求される（全メモリウインドウ見積に限度があるとすれば）と共に、セル当たりの情報内容が、多状態レベルの直線的に増加する数に対し対数的にしか増加しない（即ち、２nレベルは、ｎビットの情報しか与えない）ことに起因する。従って、余裕と共に、性能は、多状態のレベル増加に関連した利益の減少を犠牲とする。
図１０を参照して上述した実施形態では、各状態を次々に且つ入念に通過することにより書き込み性能が著しく影響され、その進行中には、状態を入念に設定するために順次の多パルス／チェック方法を必要とするが、多数の実施形態において、上記のように、照合速度を増加することができる。例えば、４状態を実施するためには、物理状態Ｐ０を消去設定し、７パルス／チェックステップまでの第１の階段状ＶＣＧが物理状態Ｐ１を設定し、それに続いて６パルス／チェックステップまでの第２グループが物理状態Ｐ２を設定し、最後のプログラミングステップで終了して、物理状態Ｐ３を設定し、そして全部で１４のパルスを与えて、２進書き込みの場合の１パルス／ビットに代わって７パルス／ビットで２ビットの情報を書き込む。これを８レベルの多状態に投影すると、パルスの全数が３０以上となり、１０パルス／ビット以上へと更に低速化する。
これまでのところ、読み取り性能は、２つの理由で影響を受けいていない。その第１は、ｎ−１個の感知増幅器（例えば、４状態の場合に３つの感知増幅器）への多脚セル電流ミラーを使用する同時多状態感知の特徴である。第２は、待ち時間よりも、実際のセル読み取り時間が流れ読み取りの実施により隠され、電流データが感知されている間に既に読み取られたデータの大きなチャンク（例えば、２５６ビット）を同時にシフトアウトするような大量データ記憶に適した流れ読み取り特徴である。
より積極的に拡張される多状態実施の場合には、上記両方の特徴が不充分なものとなる。第１の特徴については、静的電流感知の使用が次第に魅力的なものでなくなる。というのは、感知余裕が減少する間に物理的な拡張及びメモリウインドウ増加要求に伴いＩＲ降下が増加し、そして高い値の多電流レベルに関連して消費電力が高くなるためである。多状態を感知する更に魅力的な方法は、電圧余裕をとることであり、これは、最小のセル電流しか必要としない（例えば、動的な形式の感知を使用し）が、状態にわたる制御ゲート電圧余裕レベルの範囲を通してステップすることを指示し（ｎ個の状態の場合、これは、最低ｎ−１ステップを意味し）、その一例が上記のアナログ動的感知実施形態で与えられる。しかしながら、これは、流れ読み取り特徴に影響を及ぼす。というのは、ここでは、種々の余裕レベルを通して実際にステップした後に感知を行うことで消費される時間が著しく増加するからである。これを大量記憶における高い静止データレートに対する次々の需要と組合せたときには、流れ読み取りを用いて性能向上を達成することが益々困難になる。更に、書き込み性能は、内部読み取り速度の制約により著しく影響を受けることになる。というのは、読み取りは、個々の状態を確実に設定し（プログラム／照合ループを経て）そして後書き込みセクターデータチェックを行うときの一体的要素だからである。
従って、上記構成に基づき拡張のために多状態を積極的に使用する場合には、性能が低下し続ける。上記のアナログ感知実施形態は、高度な並列性をサポートすることにより性能を改善する。大きな並列性は、セル状態の数の増加に関連した性能の低下を遅らせる１つの方法である。しかしながら、実質的な接地アレー（同時にアドレスできるセル間に分離を課する）を、５１２バイトセクターサイズ粒度の制約に加えて使用すると、どれほど離れて並列性を維持できるかの限界が課せられる。
以下に述べる本発明の実施形態は、プログラミング及び読み取りの両方に必要とされる個々のステップの数を実質的に削減する一方、本発明により教示されるアナログ／電圧余裕感知に関連した所望の特徴を保持することにより、上記性能制約に対する解決策を提供する。
種々の多状態レベル間を区別できる主たる制御エレメントが制御ゲート（又は同等の用語で「ステアリングゲート」）であるとすると、読み取り及び書き込みの両方に使用される個々のステップの数を減少するための鍵は、セルごとに、各セルの特定のデータ状態要求に関連した制御ゲート電圧値をセルの全グループ（チャンク）に同時に適用することである。
行指向のセクターにおいて、制御ゲートは、これが各セルを個々に調整できるようにするために、行ライン方向に延びることができない。というのは、それが、同時に動作されるべき全てのセルに共通になるからである。むしろ、列（ビットライン）方向に延びることが必要であり、これは、セルごとに個々に調整できるようにすると共に、関連セルビットラインの感知結果に個々に応答できるようにする。このようなセルの１つの実施形態の基本的な要素が図１３に示されている。制御ゲート７１は、ビットライン７２−１及び７２−２に平行に延びるので、制御ゲート７１は、選択ライン（これは、ＥＰＲＯＭ及びＦＬＡＳＨメモリの場合に有効である）として働くことができない。というのは、ビットラインに沿った独特のセル選択が、選択ラインがビットラインに垂直に延びることを指示するからである。これは、選択ラインが異なるレイヤに延びるよう強制し、このレイヤは、１つの実施形態では、ｐｏｌｙ３ラインであり、制御（ステアリング）ゲートは、ｐｏｌｙ２ラインであり、そしてフローティングゲートは、ｐｏｌｙ１から形成される。本発明のこの観点に関連して使用するのに適したセル構造の特定の実施形態について以下に説明する。
セル読み取りオペレーション
図１３のようなセルは、図１４の実施形態及び図１５のフローチャートに示すように、Ａ−Ｄ型の２進サーチにおいて制御ゲートを使用して読み取られる。各感知回路は、感知増幅器（ＳＡ）比較器８１より成り、その一方の入力リードは、ビットライン８２−２を経てメモリセル９９から入力信号を受け取り、そして別の入力リードは、基準信号Ｉrefを発生するグローバル基準回路（図示せず）から入力信号を受け取る。比較器８１の出力は、対応するｎビットの「制御ゲートレジスタエレメント（ＣＧＲＥ）」８３を更新するのに使用され、そのビット数は、必要な感知分解能により決定される（例えば、６４分の１の分解能が所望される場合には、６ビットレジスタが使用される）。ＣＧＲＥ８３に記憶された値は、対応する「次のステップのプロセッサ（ＮＳＰ）」８４を経て次の制御ゲート読み取りＶＣＧ電圧を次々の近似形態で供給するのに使用される。
図１５のフローチャートに示された読み取り動作の流れを以下に説明する。ＣＧＲＥ８３は、６ビットの２進レジスタエレメントであり、制御ゲート（ＮＳＰ８４を通る）における対応するダイナミックレンジは、１２５ｍＶステップで０Ｖないし７．８７５Ｖである。読み取りは、ＣＧＲＥにロードされた２進値１０００００（Ｎold）でスタートし、４Ｖの中間点ＶＣＧを与える。感知増幅器８１からの出力は、次の関係式に基づき、条件要素８９を経て、制御ゲートレジスタ８３へフィードバックされる。
Ｎnew＝Ｎold＋Ｏｕｔｐｕｔ＊ＤＮ
但し、（フローチャートの便宜上）Ｏｕｔｐｕｔは、次のように定義される。
Ｉcell≧Ｉrefの場合は、−１そして
Ｉcell＜Ｉrefの場合は、＋１である。
そしてＤＮ＝０１００００であり、次のＣＧＲＥ（又はＶＣＧ）を与える。
Ｉcell≧Ｉrefの場合は、０１００００（又は２Ｖ）そして
Ｉcell＜Ｉrefの場合は、１１００００（又は６Ｖ）。
このように、セル電流がＩrefより高い場合には、次のＶＣＧが低くなり、セル電流を減少する。上記次のＶＣＧと共に、次のＮnew＝Ｎoldであり、そして次のＤＮ＝ＤＮ／２は、「次のステップのプロセッサ」８４により発生される。この２進サーチは、更に５回（全部で６回）続けられ、最後のＣＧＲＥ８３値は、フローティングゲートメモリ状態のデジタル等価物となる。メモリセルが８レベル（３つの論理ビット／セル）の多状態エンコードを使用する場合には、これは、状態−状態弁別、保護帯域、余裕、等々に対し状態と状態との間に３ビットの分解能を与える。次いで、データは、上記アナログ感知実施形態で述べたのと同様に処理することができ、ここでの相違は、迅速な２進サーチ方法（一度に１ステップの順次サーチではなく）であり、これは、６４分の１の分解能に対し１０倍の性能改善をもたらす（全部で約６４個のステップに代わって６個のステップ）。
１つの実施形態において、感知は、ビットの全チャンクに拡張され（例えば、チャンク当たり１２８ビット）、各感知回路は、図１６の実施形態に示すように、それ自身の対応するＳＡ、ＣＧＲＥ及びＮＳＰ要素を含み、各感知回路の動作は、その対応するメモリセルを条件とする。このように、２進サーチ解決策の長所は、失われる読み取り性能の大部分を回復するように使用できることである。例えば、上記例を２状態読み取りと比較すると、２進サーチの各個々のステップが２状態感知に匹敵する時間を要すると仮定すれば、多状態読み取りで費やされる全時間は、６つの２進読み取りに等しい。８状態エンコードの場合には、３ビットの情報が抽出され、論理ビット当たりの読み取り時間は、２進状態読み取りの２倍だけとなる。余裕情報も同時に使用できるとすれば（上記のように）、これは、流れ読み取りの実施に合致する優れた読み取り性能レベルを与える。
セルプログラミングオペレーション−プログラミング段階特有
ある実施形態では、読み取りに使用される同じ要素が多状態プログラミングを加速するのにも適用され、この場合も、図１７の例に示すように、ターゲットとするメモリ状態にセルごとに最適化される。ここでは、ＣＧＲＥＸ８３は、特定の状態に対する最適な安全出発値（これは、セクター内に記憶された１組の更新可能なパラメータから得られる）で初期化される。プログラミングの大きさ（例えば、プログラミングＶｔ）がＶＣＧの増加と共に増加するようなメモリセルでは、この最適な安全出発点は、メモリセルがそのターゲット状態をオーバーシュートするように（即ちその許容状態範囲をオーバーシュートするように）甚だしくプログラムすることのない許容ＶＣＧの最大値である。この最適値より低い値でスタートすることは、安全ではあるが、より多くのプログラミング時間を要する。というのは、早期のプログラミングパルスは、ターゲット状態に向かって充分な大きさのプログラミングを与えず、従って、書き込み速度を減少する。１つの実施形態では、読み取りの場合とは異なるＶＣＧとＣＧＲＥとの関係を使用して、プログラミングのダイナミックレンジが満足される（例えば、図１７の実施形態に示すように一定電圧Ｋｐｒｏｇを追加することにより）。各プログラミングパルスに続いて、照合動作が実行される。上記のセルのクラスにおいて、プログラミング余裕の目標が達成されない場合には、ＣＧＲＥ値が、次のプログラミングステップに対してＮＳＰ要素１９１を経てＶＣＧの対応する増分的電圧増加で１だけ増加され、一方、余裕が達成された場合には、その関連ビットラインへのプログラミング電圧のそれ以上の印加をディスエイブルすると共にＶＣＧの印加も任意に排除することにより、そのビットに対するそれ以上のプログラミングが封鎖される。
１つの実施形態では、このオペレーションは、チャンク内の全てのビットに対して同時に実行され、各ビットは、プログラムされるべき対応データを条件としてその最適なＶＣＧでスタートする。このように、プログラミングは、完全な逐次の８レベル多状態プログラミング実施形態の場合に最初に指示された３０以上のプログラミングステップに代わって、多状態のレベルとは比較的独立して（例えば、この実施形態では、４ないし８又は１６レベルの多状態セルを同等の数のパルスでプログラムできる）、約６ステップで完了される。これは、５倍の書き込み速度の改善を表わすだけでなく、３ビットがエンコードされるとすれば、これは、２進エンコードの２倍に過ぎないビット当たり２パスという有効数のプログラミング／照合パスを与える。全書き込みオペレーションの性能は、プログラム／照合より高いそしてそれを越える付加的な時間オーバーヘッドを含むので、プログラム速度のこの小さな差は、実際には、２進エンコード書き込みに比して全書き込み速度の僅かな減少に換算されるに過ぎない。
セルプログラミングオペレーション−照合段階特有
又、セルの照合は、図１７を参照して上述した同じＣＧＲＥ／ＮＳＰエンジンを使用し、ターゲット照合電圧（即ちプログラムされるべきデータに対応する値）をその関連ＣＧＲＥにロードすることにより、状態特有に行うことができる。この実施形態では、読み取り２進サーチの流れの間にＶＣＧが変化する読み取りオペレーションとは異なり、照合オペレーション中に、状態特有のＶＣＧ照合電圧が、全プログラム／照合流の間に一定に保持される（即ち、照合のためのＮＳＰは不変のままである）。このように、チャンク内の全てのセルは、各セルが照合オペレーションにパスするときに、セルごとに、それ以上のプログラミングが封鎖されて、同時に照合される。
このデータ条件の高性能照合実施形態は、上述した高性能のデータ条件のプログラミング実施形態を補足するもので、多レベル多状態メモリを設定するための高度に並列な高速の方法を提供する。１つの実施形態において、この能力を良好に活用するために、図１８に示すように、２つの異なるＣＧＲＥ／ＮＳＰ回路が使用される。ＣＧＲＥ／ＮＳＰ回路９１は、プログラミングをサポートするのに使用され、そしてＣＧＲＥ／ＮＳＰ回路９２は、照合に使用され、プログラミングオペレーションと照合オペレーションとの間を切り換えるときにこれら２つの回路を制御ゲートにおいて高速度でマルチプレクスすることができる。
個々のセルごとのＶＣＧ電源をこの実施形態の場合のように使用すると、高レベルの多状態を高速度でサポートする優れた解決策を提供するが、これら全てのＶＣＧ電圧を迅速に与えることに関して負担をかけることになる。１つの実施形態では、全ての考えられる電圧ステップが発生され、電圧供給ラインのバスにおいて同時に使用することができる。この実施形態では、各ＣＧＲＥ値を使用して、これら供給ラインのどれをその対応する制御ゲートに接続すべきかデコードする。この実施形態は、管理すべきＶＧＣレベルがあまり多くないときに魅力的なものとなる。主として、８つの状態を弁別するのに７つの比較点しか必要とされない（そして１６個の状態を弁別するのに１５個の比較点しか必要とされない）ので、これはほとんどの場合に適当である。しかしながら、これは、感知点に動的に同調しそして余裕を決定するための高速度の融通性を制限する。このような完全な分析を達成する必要性が非常に稀な場合には（例えば、ＥＣＣがメモリ状態の欠陥又は余裕度の問題を指示するときには）、このような能力を稀にしか要求しない（例えば、稀なＥＣＣフラグに基づき）別の混成実施形態が形成される。これらの稀な発生時に、これらの比較点は、より時間浪費な手順を使用するが、余裕を完全に分析するように増分的にシフトされる。というのは、ここでは、同時に使用できる限定された１組の供給レベル（例えば、７ないし１５のレベル）に含まれない電圧値を供給する必要があるからである。これは、同時に使用できない新たな電圧レベルを一時的に発生するよう指示し、これは、時間を浪費すると共に、この特殊な電圧レベルを供給するために、同時並列のチャンクオペレーションを、個々のビット又は小さなビットグループに基づくオペレーションへ潜在的に分断する。
多数のＶＣＧ電圧の可能性及び／又は全てのＶＣＧ電圧の可能性が要求される場合には（即ち、全ダイナミックレンジの融通性に対する完全リアルタイム余裕付け能力）、図１７の実施形態と同様の１つの別の実施形態が、各感知回路ごとにサンプル・ホールド回路を含むように、ＣＧＲＥＸ８３及びＮＳＰ１９１要素を拡張し、その補数信号は、共通の単一の階段状電圧ソースにより供給される。各ＮＳＰにより供給される電圧は、それに対応する記憶されたＶＧＲＥ値を条件とする。このような実施形態では、ドリフトのおそれのあるサンプル・ホールド回路の動的特性と、全動的電圧範囲を走査／サンプリングするための時間要件が、プログラミング電圧Ｖｐｇのエラーを発生しないように注意を払わねばならない。この実施形態の効果は、エリア及び電力のペナルティをあまり被らないことである。
進行中の動作を条件とし、関連感知増幅器の結果及び及び既に記憶された値（並びに読み取りの場合は進行中のステップ）に基づいて、ＣＧＲＥデータの各々を同時に処理することが望ましい。これは、次々の近似に対する操作（基本的に、感知された結果及び電流反復ステップを条件としてアップ／ダウンカウント機能を与える）を含む読み取りの場合に最も複雑となる。プログラミング及び照合については、その要求は簡単であり、各ＣＧＲＥをそれに対応するデータ値に初期化することに関して主として複雑さが生じ、いったん初期化されると、照合についてはそれ以上何も必要とされず、プログラミングの場合に各次々のプログラミング／照合ステップごとに１だけ増加することを必要とするだけである。これらの複雑さにも関わらず、必要な回路エリア及び回路の複雑さは、多数の感知増幅器を使用する解決策と著しく相違してはならない。公知の解決策は、多数の感知増幅器を使用する（例えば、８レベルの多状態の場合に７個までの感知増幅器を必要とする）。この実施形態によれば、多数の感知回路及びそれに関連した電流ミラー及び基準脚は、ここでは、１つの感知増幅回路、関連デコーダ機能を伴う若干のレジスタ、サンプル・ホールド回路、並びに若干ののりづけロジックに置き換えられる。
他の主たる複雑な要素は、チャンク巾のＣＧＲＥレジスタに記憶されたデータの主本体をシフトアウトして処理するものである。使用される１つの実施形態は、この点については、上記のアナログ感知実施形態で述べたものと同様である。
セルの実施形態
最初に、メモリセルは、とりわけ、物理的に小さなサイズ及び拡張性に関して競合し得るものでなければならない。しかしながら、それ以外は、図１３に示すように行選択可能であるが列スレアリング可能である要素について上述したセルの要件に基づき、選択が制限される。
更に、このようなセル／アレーを最小面積で実現するためには、仮想接地構造を組み込まねばならず、これは適正なものではない。というのは、従来の１／２接点／セルアレーの使用に関連して約５０％の面積が付加されるからである。同じ方向に延びるビットライン及びステアリングラインの共同の要求は、ビットラインが物理的にステアリングラインの上に延びしかも周期的にその下に拡散接点まで下降する状態では、それらが積み重なるのではなく横に並んで延びることを指示する。これは、当然、アクティブなトランジスタがビットラインから横に変位された仮想接地アレーにおいて生じるが、従来の接触セルアレーでは、アクティブなトランジスタは、ビットライン接点自体から変位される間に、ビットライン導体の真下に横たわる。この理由で、このようなアレーの選択／ステアリング機能は一般に行指向であり、矛盾が排除される。
上記の全ての要求に合致する１つのメモリセルは、列指向のｐｏｌｙ２ステアリングゲート及び行指向のｐｏｌｙ３選択ゲートを有する仮想接地分割ゲートセルである。説明上、これは、セル実施形態１と称する。このようなセルは、ｐｏｌｙ３選択トランジスタが強力にターンオンされるか又は絞り下げられるかに基づいて各々従来のドレイン側プログラミング又はソース側プログラミングのいずれかを用いてプログラムすることができる。消去も行指向であり、ｐｏｌｙ３を消去ラインとして使用し、従って、行指向のセクターを達成する。そのソース側プログラミングバージョンがサンディスク・コーポレーションに譲渡された米国特許第５，３１３，４２１号に開示されている。説明上、このバージョンをセル実施形態１ａと称する。
別の適当なセルは、上記セル実施形態１ａの二重フローティングゲート形態であり、これは、サンディスク・コーポレーションに譲渡された１９９６年２月２８日出願の米国特許出願第０８／６０７，９５１号に開示されたようなもので、真のクロスポイントセル（４＊λ2／物理ビット）を形成する。説明上、このバージョンは、セル実施形態２と称する。しかしながら、３ゲート構造体の直列特性（２つのフローティングゲートチャンネルが直列である）により、ソース側プログラミングを使用するように制限され、いかに多くの多状態レベルを実現できるかが更に制限される。しかし、その本来の小さいセルサイズ、自己整列特徴、ひいては、拡張性により、簡単でしかも若干大きなセル実施形態１ａと同等に魅力的である。
列ピッチ／セグメント化オプション
互いに平行に延びるビットライン及びステアリングライン（制御ゲート）の両方を各セル内に設ける要求のために、バス／ピッチ要求の問題を引き起こす。物理的に最小のセルを得るために、これは、セルの横方向範囲（水平の巾）を最小特徴ピッチ（即ち約２＊λ）に接近させ、上記２つのラインをそのピッチに強制的に適合させることを指示する。セルレベルでは、これは問題でない。というのは、ステアリングライン及びビットラインは、横に並んで延びる傾向にあり、そして更に重要なことに、それらは異なるレイヤ（各々ｐｏｌｙ３及びＢＮ＋）にあって、接近／オーバーレイの制約を排除するからである。しかしながら、ローカルからグローバルな相互接続レベルへ進むことが挑戦である。
超高密度のフラッシュメモリの場合、長いビットラインの列をメモリセルアレーにインターフェイスする１つの方法は、列セグメント化によるものである。この解決策は、連続的に（垂直に）延びるメタルラインをグローバルなビットラインとして使用し、これらラインは、セグメント選択スイッチングトランジスタを経てメモリサブアレー即ち「セグメント」（例えば１６セクター）に作用するローカル拡散部へと周期的に下降する。このように、アレーセグメントは互いに分離され、漏れ電流及びキャパシタンスの大きな累積的寄生を排除すると共に、列に関連した欠陥及び反復性障害の閉じ込めを与える。又、これは、使用するセグメント選択解決策に基づき、グローバルビットラインのピッチ要求をセル当たり１つから２セル当たり１つへ緩和する機会を与える（例えば、サンディスク・コーポレーションに譲渡された米国特許第５，３１５，５４１号）。
ステアリングラインに対し、セルの列当たり１つのステアリングラインを必要とするセル実施形態１を使用したセル／アレーについて最初に説明する。１つの可能性は、これを連続的なグローバルラインとし、即ち全メモリアレーを通して連続的（垂直）に延びるようにすることである。メモリセルのサブアレー部分を経て延びる場合には、何の障害も生じることなく、既存のピッチ内に容易に適合する。しかしながら、これらのサブアレーに隣接するセグメント選択部分に交差するよう試みるときには、障害を引き起こすことがある。この解決策に伴う他の問題は、関連ＲＣ時定数が大きく（長い抵抗性ラインを荷電及び放電する速度に影響する）そして反復障害に対するアレーの障害が増加することである。
これらの理由で、ステアリング機能についてもセグメント化が望ましい。従って、１セルのピッチでせいぜい１つのメタルラインが延び得るとすれば、グローバルメタルビットライン及びグローバルステアリングラインの両方をセルの対間に共用することができる。グローバルメタルビットラインの場合のこのような共用が上記米国特許第５，３１５，５４１号に開示されている。これは、セグメント対当たり４本のデコードラインにより転送ネットワークが駆動され、従って、各メタルビットラインを２セルのピッチで延ばすことのできる食い違いインターレース型セグメント化構造体を使用する。
ステアリングラインについても同様の共用を得ることができ、その一例が図１９に示されている（これは、多数の考えられる構成の１つに過ぎない）。この実施形態では、転送マトリクスを駆動する４つのステアリング転送ラインがあり、セグメント内の２つのセル列ごとに１つのグローバルなステアリングラインがある。セルが選択されたときには、ステアリング転送ネットワークは、対応するローカルステアリングラインを独特のグローバルステアリングラインに接続する（例えばＳＤＴＩ４を経て接続されたＳｋ）。各々の選択されたグローバルステアリングラインは、次いで、チャンク選択（即ち列又はｙ選択）回路によりＣＧＲＥ回路に接続される。
現在アクティブでないステアリングラインは、フローティング状態にあるか又は接地に保持される。接地される場合には、これは、現在動作されていないセルのサブセットに関連したローカルステアリングラインのサブセットを他のＳＤＴラインの適当なイネーブル動作により接地に保持する可能性を生じさせる。例えば、図１９を参照すれば、Ｓｋを選択されたグローバルステアリングラインとし、そしてＳＤＴＩ４を選択された転送ラインとする。選択された行の非選択セルにステアリング電位を印加することが望ましくない場合には、ＳＤＴＩ３を接地に保持しなければならない。しかしながら、ＳＤＴＩ１及びＳＤＴＩ２の両方をターンオンし、選択されたセルの各側の隣接セルがステアリングラインを接地することができるようにする。
選択された行の非選択セルが高いステアリング電位を受けることが望ましくない理由は、主としてプログラミング中に、チャンネルが導通するときに現れる。しかしながら、ここでは、非選択セルにおけるバイアス状態がソース及びドレインに対して交換され、そして低いソース−ドレイン電位を見ることになり、寄生的プログラミングが排除される。これが与えられると、別の実施形態において、セグメント当たり４つのＳＤＴ選択ラインが単一のＳＤＴラインに置き換えられ、デコードを簡単化すると共に、配置面積を潜在的に減少する（セルピッチが狭いために、面積の減少は、主として、選択トランジスタ及び垂直相互接続に関連した指示により決定されるが）。
フローティングローカルステアリングラインをもつ（例えば全ての非選択セグメントにおいて）場合には、問題が生じる。これらラインのいずれかが高い電位にドリフトするか又はそのような電位に保たれて、障害を促進することは望ましくない。しかしながら、選択時に完全にカットオフ状態に保たれる適切に設計された転送トランジスタでは、拡散部漏洩がフローティングステアリングプレートを接地（即ち基板電位）に維持する。更に、アクティブに駆動された全てのステアリングラインが完全に放電されてから、それらが分離されるよう確保することにより、全てのステアリングラインは、実際に選択／駆動されるとき以外、常に接地に近いものとなるよう確保される。
障害に加えて、非選択セルの制御ゲートの高い電圧は、過剰な隣接セル漏洩を導入して、適切な多状態設定及び感知に影響を及ぼすおそれを招く。しかしながら、これは、上記のセル実施形態１の場合に、電圧感知が使用されるときには、それらのｐｏｌｙ３選択機能が感知に関連したステアリング機能とは独立したものとなることにより、問題にならない。これは、選択トランジスタを絞ることができるようにし（即ち、≦５μアンペアのような最小のターンオンレベルにバイアスできるようにし）、制御ゲートがフローティングゲートトランジスタのターンオン（又は余裕）電圧に到達するか又はそれを越えるときに状態決定条件が生じる。この選択トランジスタ制限電流戦略は、フローティングゲートチャンネルをいかに強く導通できるかとは独立して、寄生的隣接セル漏洩問題が完全に排除されるように確保する。
この同じ戦略を、図２０に示すように、二重フローティングゲートセル実施形態２に適用することができる。この実施形態では、２つのフローティングゲート素子より成りそして４＊λのピッチをとる単位メモリセルに、単一ビットライン拡散部が関連される（他の隣接ビットライン拡散部は隣接セルに関連される）。それ故、グローバルなメタルビットラインは、当然、４＊λ当たり１つのラインに減少される。又、これは、セグメントトランジスタマトリクスのレイアウトを容易にし（例えば、１対１のセグメントトランジスタを経てローカルＢＮ＋ネットワークへ至る非インターレース、完全拘束型セグメント化）、そしてアレーセグメント当たり１つのセグメント選択ラインしか必要としない。ステアリング転送マトリクスは、セグメント当たり２本の転送ラインで駆動され、４＊λ当たり１ラインのピッチでレイアウトされたグローバル（メタル）ステアリングラインに接続される。
転送ラインがイネーブルされたときには、各交互のセルごとに、セル内の両方の制御ゲートに対し、ステアリング選択トランジスタをターンオンする。選択された各セル内のこれら２つの制御ゲートの各々は、独特のグローバルステアリングラインにより駆動され、このラインは、上記セル実施形態１の場合と同様に、セグメント選択及びＣＧＲＥ回路により順次駆動される。又、セル実施形態１の場合と同様に、フローティングローカルステアリングラインの問題が、同様の分解能で存在する。
いずれのセル実施形態でも、完全に速度を利用するためには、チャンクサイズをできるだけ大きくし、並列性を最大にすることが重要である。セル実施形態１及び１ａの両方の解決策に固有の低いセル読み取り及びプログラミング電流のために、ピーク電力が問題となることはなく、又、隣接セルの漏れも著しいものにはならない。従って、同時に動作することのできるチャンク当たりのフローティングゲートの数は、セグメントデコードの制約のみにより制限される。上記のセグメント化解決策では、これは、両方のセル形態において４番目ごとのフローティングゲートを同時にアドレスして動作できるようにする。
セル実施形態１の場合には、４番目ごとの拡散部がドレイン電位とされ、ドレインと次に駆動される接地との間には逆Ｄ／Ｓバイアス状態のもとに３つのセルが存在する。第１組のセルが動作を完了すると、隣接する組へと進む。４番目の繰り返しの後に、全行が完了する。
１つおきのセルが選択される二重フローティングゲート実施形態２の場合には、バイアス解決策が異なる。２つの隣接する拡散部がドレイン電位へ駆動された後に、２つの隣接する拡散部が接地へと駆動され、このパターンが何回も繰り返される。このように、グローバルなＤ／Ｓバイアスが鏡像関係で１つおきの選択されたセルへと印加され、奇数の選択されたセルのフローティングゲートが偶数の選択されたセルと対向する。適当なバイアスがグローバルステアリングラインに付与されて、ターゲットとするフローティングゲートの動作を満足する。それが行なわれると、両グローバルビット／接地ライン並びにターゲット／非ターゲットのフローティングゲートステアリングラインに対するバイアス条件が、選択されたセルの他のフローティングゲートに作用するように対応的に交換される。それが終了すると、交互の組のセルに対して同様の動作が繰り返され、全行のプログラミングを４つのパスで完了する。
この解決策の電力の考え方を与えるために、８状態（セル当たり３ビット）でエンコードされる１５００のフローティングゲート素子の物理的な行において、一度に３７５の物理的ビット又は１１２５の論理的ビットが動作される。プログラミングを完了するのに９個のパルスが必要であると仮定すれば、これは、プログラミングパルス当たり１２５の論理ビット即ち約１６バイトというプログラミングレートと、読み取りに対して得ることのできる同様の性能利得とを与える。既存の２状態ベースのフラッシュ製品と比較すれば、これは、プログラミングパルス当たり約３２バイトをプログラムし、多状態解決策は潜在的に書き込み速度において２の係数内に入る。
明細書のこの部分で上述したように、２つのソース側注入セルの実施形態（標準及び二重フローティングゲート実施形態）で実現可能なセルごとの列指向のステアリング解決策は、高レベル多状態の性能を著しく増加し、書き込み及び読み取りの両方の速度を改善する。これは、各セルの特定の状態に対して必要とされるカスタムステアリング条件を並列に適用することによって達成される。これは、完全な逐次サーチオペレーションを実行する必要なく、書き込みに必要とされる個々のプログラミングステップの数を著しく減少し、そして読み取りに対し強力な２進サーチ方法を許す。ここでは、低電流ソース側注入機構を経て可能にされる増加されたチャンクサイズにより性能改善が更に達成され、これは、４番目ごとのフローティングゲート素子を動作することができ、これにより、チャンクサイズが増加する。アレー及びセグメント化構造の特定例について説明したが、同様の能力を与える種々様々な別のオプションも考えられる。
上記概念を、セル内に最大密度の多状態即ち「論理的スケール」をサポートする上記のＡ−Ｄ型の感知解決策を組合せることにより、ギガビット密度世代の製品に適した低コストの性能的に競合し得る大量記憶メモリを達成する強力な解決策が提供される。例えば、２状態オペレーションの約５０％の有効なプログラミング及び読み取りレートを達成することにより、多状態性能と２状態性能との間のギャップを実質的に橋絡し、従って、残りのオーバーヘッド（即ち、チャンクの読み取り又はプログラミング／照合ステップに直接関係ない部分）が含まれたときに、２状態との性能の相違が全ての実際的な目的に対して問題のないものとなる。これを、８ないし１６の多レベル（３ないし４ビット）／セル能力と組合せると、同等の２進エンコードメモリのメガバイト当たりのコストの一部分（１／２ないし１／３）で超高密度の大量記憶装置を競合し得るように実現できることになる。
セル消去オペレーション−消去分布緻密化
上述の独立したビットライン指向のステアリング特徴は、ある実施形態では、初期の広い消去セル集団分布を大幅に緻密化するように利用される。図１９及び２０に示すメモリセル／アレー実施形態ををベースとする大量記憶メモリにおいて、セクター又はセクターグループ内の全てのセルは、ｐｏｌｙ２ステアリング電位に対して充分に高い正のバイアスをｐｏｌｙ３消去電極に印加することにより同時に消去される。その結果、上記米国特許出願第０８／６０７，９５１号に開示されたように、ｐｏｌｙ１フローティングゲートからｐｏｌｙ３消去アノードへ電子のトンネルが形成される。
この実施形態の重要な特徴は、合成されたチャンネル／ドレイン成分の容量性結合である。ステアリング素子に比してフローティングゲートへの結合を比較的低くし、これにより、消去を含む種々のセルオペレーションに対してあまり影響を及ぼさないようにすることが望ましい。例えば、消去中のチャンネル電位がｐｏｌｙ２と同じ（例えば両方とも接地）である場合には、チャンネルは、消去オペレーションにおいてステアリングゲートに僅かな助成しか与えず、若干強い消去を生じるが、その電位がステアリングゲートより更に正である（例えば、ステアリングゲートのバイアスが消去中に負に下げられ、例えば約−７Ｖに下げられ、ｐｏｌｙ３の消去レベルが同じ量だけ下げられ、一方、チャンネル電位が接地に保持される）場合には、消去に対して若干僅かに貢献するだけとなる。しかし、ｐｏｌｙ３が消去電位まで上昇すると、セルを消去するように主に貢献するものは、ステアリング素子及びその電位となる。
ステアリングゲートの電位に対するこの強力な依存性は、列指向のステアリング実施形態において各セルに対する消去の程度を個々に制御するための直接的な手段を形成する。その動作は、次の通りである。消去動作の始めに、全てのステアリングラインは、それらの消去イネーブル電位（例えば、−７Ｖ）にバイアスされ、そして消去されるべき選択された行（一般的にこれは消去のターゲットとなる行のグループの１つの行である）は、セル消去プロセス（フローティングゲートの幾つか又は全部から電子の一部分を除去する）を開始するに充分であるが、その行内のセルを必要な全消去余裕まで消去するには不充分な正の電位（例えば５Ｖ）へパルス作動される。このパルス作動が完了すると、その行は、消去時読み取り余裕（read-at-erase-margins）状態へとバイアスされ、そして各セルは、その余裕まで消去されたかどうか調べるべくチェックされる。このように消去された（その後の消去パルスの後に生じる）セルに対し、それに対応するステアリングラインは、その後、その消去工程の残りの時間中に全てのその後の消去パルスに対し、非消去イネーブル即ち「封鎖」状態（例えば０Ｖ）へバイアスされる。この特徴は、ビット／ステアリングライン列の各々に関連したラッチをフリップすることにより達成できる。１つ以上のセルがまだ充分消去されていない場合には、消去パルスが好ましくは増分的に高いｐｏｌｙ３電圧で繰り返され（例えば、０．５Ｖ高いが、別の実施形態では、時間増加が使用される）、その後、再び、消去時読み取り余裕オペレーションが行なわれる。
このパルス／チェックループは、全てのセルが充分に消去されるまで（或いは最大電圧、パルス等の他の何らかの状態が生じるまで、そのときには、欠陥管理オプションが呼び出される）必要に応じて繰り返され、その行に対する消去オペレーションを終了する。次いで、この手順は、ターゲットとする全ての行／セクターが消去されるまで、一度に１行づつ、消去のターゲットである他の全ての行において繰り返される。
このように、セクター又はセクターグループ内の全てのセルは、充分に消去されると共に、ターゲットとする緻密消去分布へと拘束される。この能力は、繰り返し書き込みサイクルのもとでの消耗を減少し、耐久性を高める。これは、消去後の多状態プログラミングオペレーションをスピードアップする上で特に有用である。というのは、ここでは、著しく過剰消去されたセルをその充分に消去された状態へもっていくのに時間を費やす必要がないからである。
この実施形態の欠点は、消去に相当の時間を費やし、全ての行（又はセクター）に同時に付与される潜在的に１つの単一消去パルスを、一度に１つの行しか消去できないために行ごとの一連の消去パルス／チェックオペレーションに置き換えることである。この解決策は、消去に関連した時間が隠され、書き込み性能への影響を排除するときに最も実用的となる。今日、大量記憶システムが消去に関連した性能ロスを排除する方法は、前もって消去する解決策及びＲＡＭ変換テーブルによる動的アドレスマッピングを含めて多数の方法が存在する。このようなシステムでは、書き込みの始めの緻密消去分布が、特に多状態に対して書き込み性能を顕著に高めることができる。
上記説明は、各ステアリングラインが１つのセルに独特に関連されると仮定している。しかしながら、レイアウトピッチの制約により、特にセグメント化されたステアリング構造で実施されるときには、多数のセルが１つのグローバルなステアリング信号を共用し、その例が図１９及び２０に示されており、ここでは、各対のセルがステアリング駆動セグメント転送選択トランジスタを経て１つのグローバルなステアリングラインに関連される。このような共用を使用する２つの実施形態は、次の通りである。
１つの実施形態は、各消去動作において共用を行い、上記のように１つの行の全てのセルを同時に消去することができる。しかしながら、この場合に、共通のステアリングラインを共用するセルのグループ（又は二重フローティングゲートセルの場合にはフローティングゲートトランジスタ）に対する消去封鎖は、そのグループの全てのセルが必要な消去状態余裕を達成したときしか呼び出すことができない。その結果、各グループ内の最も弱いセルが充分な消去を達成するのを待機するので、セルの一部分が過剰消去されることになる。例えば、各共用グループが４つのセルより成る場合には、一般に３つのセルが過剰消去される。図２１は、５０００個のセルの集団に対するこの共用解決策の影響をモデリングするもので、その消去電圧は、１シグマが０．７Ｖの通常の分布をたどる。２セルの共用の場合には、セルの５０％が最小の過剰消去を有し、そして残りは１シグマが約１Ｖの通常の分布をたどる。これを元の分布（即ち封鎖を伴わない）と比較すると、封鎖を伴う場合に、いかなる過剰消去レベルでも、非常に少数のセルが過剰消去を受けるだけであり（即ち、それらはシグマテールを更に上り）、そして最悪の場合の過剰消去電圧は、元の分布の最悪の場合の過剰消去電圧約４．７Ｖよりも約１．３Ｖ低くなる。４セル共用の場合にも状況は同様で、２セル共用に対して過剰消去のレベルが若干増加する。
第２の実施形態は、セグメントレベル選択能力の利点を取り入れるものであり、共用制限を完全に回避する。１つのグローバルなステアリングラインが２つのローカルなステアリングラインにより共用される前記実施形態（例えば図１９及び２０）を特に参照すれば、この実施形態は、セグメントステアリングラインアドレス能力を利用して、各消去動作中に各セル対の２つのローカルステアリングラインの一方（即ちセルの行の価値の半分）のみを駆動する。アドレスされなかったセルのローカルステアリングラインは、非消去イネーブル電圧状態（例えば０Ｖ）に予め荷電されそしてフローティングされる。セルのアドレスされた半分の行の価値がそれらの消去／照合／封鎖動作の完了により得られると、ステアリングアドレスが他方のまだアドレスされていないセルグループの半分へシフトされ、これらが次いで完全に消去され、一方、セルの第１グループは、非消去イネーブル状態に維持される。この解決策は、全行に単一の消去パルスを使用するのに比して全消去時間を倍増するが、消去に隠れた実施における書き込み性能には何ら影響を及ぼさず、一方、所望の緻密消去分布を維持する。
別の実施形態では、上記制御型過剰消去の方法を用いて、多状態データが書き込まれ、ホット電子プログラミング機構はデータ無条件プリセット動作に移される。最適な書き込みバイアス条件及び障害防止は、特定のセル及びトンネル特性に依存するが、このようなトンネル作用をベースとする書き込み解決策は、独立して制御可能な列ステアリング特徴と、図１９及び２０に関連する上記メモリ概念のビットごとの封鎖能力とで構成された基本的なセルアレー構造によって可能とされる。
多状態メモリデバイス及びシステムに対して改善された性能及びコスト効率を与える本発明の種々の実施形態を説明した。以上、本発明を詳細に述べたが、当業者であれば、請求の範囲に記載した本発明の精神又は範囲から逸脱せずに種々の変更や修正がなされ得ることが明らかであろう。
本明細書に引用した特許及び特許出願は、全て、参考としてここに援用するものである。
【図１ａ】
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【図１ｂ】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０ａ】
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【図１０ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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