(57)【特許請求の範囲】
【請求項１】
半導体基板上において前記半導体基板の表面に平行な第１方向に配置される磁気抵抗効果を利用する複数のメモリセルと、前記複数のメモリセルの一端に共通に接続される電極と、コンタクトプラグを経由して、前記電極に接続される読み出し選択スイッチと、前記複数のメモリセルに対応して設けられ、前記第１方向に交差する第２方向に延び、読み出し線及び書き込み線として機能する複数のビット線と、前記複数のメモリセルに共通に設けられ、前記第１方向に延びる書き込み線とを具備し、前記複数のメモリセルの各々は、その他端が前記複数のビット線のうちの１つに独立に接続され、前記第１方向に延びる書き込み線は、前記複数のビット線より上部に配置されることを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
請求項１に記載の磁気ランダムアクセスメモリにおいて、さらに、前記読み出し選択スイッチを介して前記複数のメモリセルの一端に接続されるソース線を具備し、読み出し時には前記複数のビット線と前記ソース線との間を読み出し電流が流れることを特徴とする磁気ランダムアクセスメモリ。
【請求項３】
前記複数のメモリセルは、読み出しブロックを構成し、前記複数のメモリセルのデータは、同時に読み出されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項４】
請求項１に記載の磁気ランダムアクセスメモリにおいて、さらに、前記複数のメモリセルのデータを読み出すための読み出し回路と、前記複数のビット線の一端と前記読み出し回路との間に接続され、前記複数のビット線のうち選択されたビット線に書き込み電流を流すためのドライバとを具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項５】
前記電極は、前記複数のメモリセル上に配置されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗(Magneto Resistive)効果を利用する磁気ランダムアクセスメモリ(MRAM: Magnetic Random Access Memory)に関する。
【０００２】
【従来の技術】
近年、新たな原理によりデータを記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル磁気抵抗（Tunneling Magneto Resistive: 以後、TMRと表記する。）効果を利用する磁気ランダムアクセスメモリがある。
【０００３】
磁気ランダムアクセスメモリの提案としては、例えば、Roy Scheuerlein et.alによる、ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」が知られている。
【０００４】
磁気ランダムアクセスメモリは、ＴＭＲ素子により、“１”，“０”−データを記憶する。ＴＭＲ素子の基本構造は、２つの磁性層（強磁性層）により絶縁層（トンネルバリア）を挟み込んだ構造である。但し、ＴＭＲ素子の構造については、ＭＲ（Magneto Resistive）比の最適化などのため、種々の構造が提案されている（ＭＲ比及びＴＭＲ素子の構造については、例えば、特願２０００−２９６０８２号、特願２００１−３７１４０号を参照）。
【０００５】
ＴＭＲ素子に記憶されるデータは、２つの磁性層の磁化状態が平行か、又は反平行かによって判断される。ここで、平行とは、２つの磁性層の磁化の向きが同じであることを意味し、反平行とは、２つの磁性層の磁化の向きが逆向きであることを意味する。
【０００６】
通常、２つの磁性層のうちの１つ（固定層）には、反強磁性層が付設される。反強磁性層は、固定層の磁化の向きを固定するための部材である。従って、実際には、２つの磁性層のうちの他の１つ（自由層）の磁化の向きによって、ＴＭＲ素子に記憶されるデータ（“１”又は“０”）が決定される。
【０００７】
ＴＭＲ素子の磁化状態が平行となった場合、そのＴＭＲ素子を構成する２つの磁性層の間に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も低くなる。例えば、この状態を“１”−状態とする。また、ＴＭＲ素子の磁化状態が反平行となった場合、そのＴＭＲ素子を構成する２つの磁性層の間に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も高くなる。例えば、この状態を“０”−状態とする。
【０００８】
【発明が解決しようとする課題】
磁気ランダムアクセスメモリのセルアレイ構造については、現在、メモリ容量の大容量化、書き込み／読み出し動作の安定化などの観点から、種々の構造が検討されている。
【０００９】
例えば、現在では、１つのメモリセルを１つのＭＯＳトランジスタと１つのＴＭＲ素子（又はＭＴＪ(Magnetic Tunnel Junction)素子）から構成するセルアレイ構造が知られている。また、読み出し動作の安定化を実現するため、このようなセルアレイ構造を有すると共に、１ビットデータを２つのメモリセルアレイを用いて記憶する磁気ランダムアクセスメモリも知られている。
【００１０】
しかし、これらの磁気ランダムアクセスメモリでは、メモリ容量の増大を図ることが難しい。なぜなら、これらのセルアレイ構造では、１つのＴＭＲ素子に１つのＭＯＳトランジスタが対応しているためである。
【００１１】
ところで、例えば、特願２０００−２９６０８２号及び特願２００１−３５００１３号には、複数のＴＭＲ素子を並列に接続したアレイ構造が提案されている。このセルアレイ構造によれば、複数のＴＭＲ素子に１つのＭＯＳトランジスタが対応しているため、１つのメモリセルが１つのＴＭＲ素子と１つのＭＯＳトランジスタとから構成されるセルアレイ構造に比べて、メモリ容量の増大を図ることができる。
【００１２】
しかし、特願２０００−２９６０８２号及び特願２００１−３５００１３号に開示される技術においても、ＴＭＲ素子は、一平面内に二次元的に配置されるため、ＴＭＲ素子を高密度に集積することが十分にできない。
【００１３】
そこで、この問題を解決するために提案された技術が、ＴＭＲ素子を半導体基板上に三次元的に配置する技術である。即ち、この技術では、半導体基板の表面領域に形成される１つのＭＯＳトランジスタ（選択トランジスタ）に対して直列又は並列接続される複数のＴＭＲ素子を対応させ、かつ、これらの複数のＴＭＲ素子をその１つのＭＯＳトランジスタ上に複数段に積み重ねる。
【００１４】
この技術に関しては、例えば、特願２００１−３６５２３６号に詳細に開示されている。この技術によれば、複数のＴＭＲ素子が１つのＭＯＳトランジスタ上に複数段に積み重ねられるため、メモリセルアレイのメモリ容量を増大させるのに都合がよい。
【００１５】
ところで、特願２０００−２９６０８２号及び特願２００１−３５００１３号に開示される技術では、読み出し動作に関して、いわゆる破壊読み出し動作原理が適用される。破壊読み出し動作原理は、これらの文献において詳細に説明したように、１回の読み出し動作が、基本的に、２回の読み出しステップと２回の書き込みステップから構成されるため、読み出し時間が長くなる、という問題がある。
【００１６】
これに対し、特願２００１−３６５２３６号に開示される技術では、読み出しブロック内の直列又は並列接続される複数のＴＭＲ素子の抵抗比を互いに異なる値とすることにより、１回の読み出しステップのみで、読み出しブロック内の複数のＴＭＲ素子のデータを一度に読み出すことができる。
【００１７】
しかし、特願２００１−３６５２３６号に開示される技術では、読み出しブロック内の直列又は並列接続される複数のＴＭＲ素子の抵抗比を互いに異なる値としなければならないため、ＴＭＲ素子の構造やその製造方法が複雑になる。また、読み出しデータは、複数のＴＭＲ素子のデータが混在したものとなっているため、その読み出しデータから各ＴＭＲ素子のデータを取り出すＡ／Ｄ変換回路やロジック回路が必要となり、読み出し回路が複雑になる。
【００１８】
本発明は、このような問題を考慮してなされたものであり、その目的は、メモリ容量の増大に適した新規なセルアレイ構造を有する磁気ランダムアクセスメモリ及びその製造方法を提案すること、その新規なセルアレイ構造に適した高速読み出しが可能な新規な読み出し動作原理を提案すること、並びに、その新規な読み出し動作原理を実現するための読み出し回路を提案することにある。
【００１９】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリは、半導体基板上において前記半導体基板の表面に平行な第１方向に配置される磁気抵抗効果を利用する複数のメモリセルと、前記複数のメモリセルの一端に共通に接続される電極と、コンタクトプラグを経由して、前記電極に接続される読み出し選択スイッチと、前記複数のメモリセルに対応して設けられ、前記第１方向に交差する第２方向に延び、読み出し線及び書き込み線として機能する複数のビット線と、前記複数のメモリセルに共通に設けられ、前記第１方向に延びる書き込み線とを具備し、前記複数のメモリセルの各々は、その他端が前記複数のビット線のうちの１つに独立に接続され、前記第１方向に延びる書き込み線は、前記複数のビット線よりも上部に配置される。
【００７０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリについて詳細に説明する。
【００７１】
１．  概要
本発明の磁気ランダムアクセスメモリの第一の特徴は、メモリセルアレイのセルアレイ構造にある。
【００７２】
本発明の磁気ランダムアクセスメモリでは、読み出しブロックを構成する複数のＴＭＲ素子（又はＭＴＪ素子）の一端は、共通接続され、その他端は、それぞれ独立に読み出しビット線に接続される。即ち、読み出しブロック内のＴＭＲ素子と読み出しビット線とは、一対一に対応している。複数のＴＭＲ素子は、例えば、読み出しビット線が延びる方向に交差する方向に配置される。
【００７３】
本発明の磁気ランダムアクセスメモリの第二の特徴は、読み出し動作原理にある。
【００７４】
磁気ランダムアクセスメモリの読み出し動作原理としては、現在、特願２０００−２９６０８２号及び特願２００１−３５００１３号に開示される破壊読み出し動作原理、特願２００１−３６５２３６号に開示される一括読み出し動作原理も知られている。本発明では、これらの読み出し動作原理とは異なる上述の第一の特徴を有する磁気ランダムアクセスメモリに最適な読み出し動作原理について提案する。
【００７５】
本発明の磁気ランダムアクセスメモリの第三の特徴は、読み出し回路の構成にある。
第一の特徴を有する磁気ランダムアクセスメモリにおいて、第二の特徴である読み出し動作原理を採用した場合、その読み出し動作原理を実行するための読み出し回路が必要になる。そこで、本発明では、第二の特徴である読み出し動作原理を実行するための読み出し回路の具体例について提案する。
【００７６】
本発明の磁気ランダムアクセスメモリの第四の特徴は、磁気ランダムアクセスメモリの製造方法にある。
第一の特徴を有する磁気ランダムアクセスメモリでは、読み出しブロックを構成する複数のＴＭＲ素子の一端は、共通接続され、その他端は、独立に読み出しビット線に接続される。また、読み出しブロック内の複数のＴＭＲ素子は、読み出しビット線が延びる方向に交差する方向に配置される。本発明では、このようなセルアレイ構造を実現するための製造方法について提案する。
【００７７】
２．  セルアレイ構造
まず、本発明の磁気ランダムアクセスメモリのセルアレイ構造について説明する。
【００７８】
本発明に関わるセルアレイ構造の特徴は、読み出しブロックを構成する複数のＴＭＲ素子の一端を共通接続し、その他端を独立に読み出しビット線に接続した点にある。即ち、読み出しブロック内のＴＭＲ素子と読み出しビット線とは、一対一に対応している。
【００７９】
このようなセルアレイ構造にすれば、複数のＴＭＲ素子に１つのＭＯＳトランジスタ（読み出し選択スイッチ）を対応させればよいため、結果として、メモリ容量の増大に貢献することができる。
【００８０】
また、読み出しブロックを構成する複数のＴＭＲ素子の他端をそれぞれ独立に読み出しビット線に接続しているため、破壊読み出し動作原理や一括読み出し動作原理などによらない簡単な読み出し動作原理により、高速に、ＴＭＲ素子のデータを読み出すことができる。
【００８１】
(1)   構造例１
構造例１は、１つの読み出しブロックが４つのＴＭＲ素子から構成される場合の例を示している。本例では、読み出しブロック内のＴＭＲ素子の数が４つである場合について説明するが、読み出しブロック内のＴＭＲ素子の数は、４つに限られず、自由に設定できる。
【００８２】
▲１▼  回路構造
まず、回路構造について説明する。
図１は、本発明の構造例１としての磁気ランダムアクセスメモリの主要部を示している。
【００８３】
メモリセルアレイ１１は、Ｘ方向及びＹ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。Ｘ方向には、ｊ個のＴＭＲ素子１２が配置され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置される。
【００８４】
Ｙ方向に配置された４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋは、１つのロウを構成する。メモリセルアレイ１１は、ｎ個のロウを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋは、１つのカラムを構成する。メモリセルアレイ１１は、ｊ個のカラムを有する。
【００８５】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、例えば、ＭＯＳトランジスタから構成される読み出し選択スイッチＲＳＷ１を経由して、ソース線ＳＬｉ（ｉ＝１，・・・ｊ）に接続される。ソース線ＳＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。
【００８６】
ソース線ＳＬｉは、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに接続される。
【００８７】
読み出し動作時、選択されたロウでは、読み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳＷ１がオン状態になる。また、選択されたカラムでは、カラム選択スイッチＣＳＷがオン状態となるため、ソース線ＳＬｉの電位は、接地電位ＶＳＳになる。即ち、選択されたロウ及び選択されたカラムの交点に位置する読み出しブロックＢＫｉｋ内のＴＭＲ素子１２のみに読み出し電流が流れる。
【００８８】
なお、読み出し時、非選択のロウでは、読み出し選択スイッチＲＳＷ１がオフ状態であるため、非選択のロウの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端は、互いに短絡された状態となる。
【００８９】
この場合、非選択ロウ内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＢＬ４（ｎ−１）＋２，ＢＬ４（ｎ−１）＋３，ＢＬ４（ｎ−１）＋４の電位が異なると、読み出し動作に影響を与えることもあるので、非選択カラム内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４の電位については、それぞれ同電位（例えば、接地電位）にしておく。
【００９０】
読み出し動作時、非選択のカラムでは、カラム選択スイッチＣＳＷがオフ状態であるため、非選択のカラムの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端についても、互いに短絡された状態となる。
【００９１】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、４本の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配置される。
【００９２】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ２を経由して、共通データ線３０に接続される。共通データ線３０は、読み出し回路（例えば、センスアンプ、セレクタ及び出力バッファを含む）２９Ｂに接続される。
【００９３】
ロウ選択スイッチＲＳＷ２には、ロウ選択線信号ＲＬｉ（ｉ＝１，・・・ｎ）が入力される。ロウデコーダ２５−１，・・・２５−ｎは、ロウ選択線信号ＲＬｉを出力する。
【００９４】
本例では、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向（ロウ方向）に延びており、書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４としても機能する。
【００９５】
書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４の一端は、ロウ選択スイッチＲＳＷ２及び共通データ線３０を経由して、書き込みワード線ドライバ２３Ａに接続され、その他端は、書き込みワード線シンカー２４−１，・・・２４−ｎに接続される。
【００９６】
読み出しブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、これら４つのＴＭＲ素子に共有されるＹ方向に延びる１本の書き込みビット線ＷＢＬｉ（ｉ＝１，・・・ｊ）が配置される。書き込みビット線ＷＢＬｉは、１つのカラムに１本だけ配置される。
【００９７】
書き込みビット線ＷＢＬｉの一端は、カラムデコーダ及び書き込みビット線ドライバ／シンカーを含む回路ブロック２９Ａに接続され、その他端は、カラムデコーダ及び書き込みビット線ドライバ／シンカーを含む回路ブロック３１に接続される。
【００９８】
書き込み動作時には、回路ブロック２９Ａ，３１が動作状態となる。そして、書き込みビット線ＷＢＬｉには、書き込みデータに応じて、回路ブロック２９Ａに向う方向又は回路ブロック３１に向う方向に、書き込み電流が流れる。
【００９９】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬｎ（ｎ＝１，２，・・・）に接続される。読み出しワード線ＲＷＬｎは、１つのロウ内に１本だけ配置され、Ｘ方向に配置される複数のブロックＢＫｊｋに共通となっている。
【０１００】
例えば、１つのカラムが４つのブロックから構成される場合、読み出しワード線ＲＷＬｎの数は、４本となる。読み出しワード線ＲＷＬｎは、Ｘ方向に延び、その一端は、ロウデコーダ及び読み出しワード線ドライバを含む回路ブロック２３Ｂ−ｎに接続される。
【０１０１】
ロウデコーダ２５−ｎは、書き込み動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。書き込みワード線ドライバ２３Ａは、選択されたロウ内の書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４に書き込み電流を供給する。書き込み電流は、書き込みワード線シンカー２４−ｎに吸収される。
【０１０２】
ロウデコーダ２５−ｎは、読み出し動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。同様に、ロウデコーダ及び読み出しワード線ドライバを含む回路ブロック２３Ｂ−ｎは、選択されたロウ内の読み出しワード線ＲＷＬｎに読み出し電圧（＝“Ｈ”）を供給する。
【０１０３】
カラムデコーダ３２は、読み出し動作時、カラムアドレス信号ＣＳＬ１，・・・ＣＳＬｊに基づいて、複数のカラムのうちの１つを選択し、選択されたカラム内に配置されるカラム選択スイッチＣＳＷをオン状態にする。
【０１０４】
本例の磁気ランダムアクセスメモリでは、読み出しブロック内の複数のＴＭＲ素子の一端は、共通接続され、その他端は、それぞれ異なる読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。
【０１０５】
従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子のデータを一度に読み出すことができる。
【０１０６】
また、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４としても機能する。即ち、書き込みワード線としてのみ機能する配線をセルアレイ内に別途設ける必要がないため、セルアレイ構造を簡略化できる。
【０１０７】
▲２▼  デバイス構造１
次に、デバイス構造１について説明する。
[1]  断面構造
図２は、本発明の構造例１としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造１を示している。
【０１０８】
なお、図２に示される要素には、図１の回路の要素と対応がとれるように、図１と同じ符号が付してある。
【０１０９】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１が配置される。読み出し選択スイッチＲＳＷ１のソースは、コンタクトプラグ４６を介してソース線ＳＬ１に接続される。ソース線ＳＬ１は、例えば、Ｙ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部のカラム選択スイッチを経由して、接地点ＶＳＳに接続される。
【０１１０】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬ１となっている。読み出しワード線ＲＷＬ１は、Ｘ方向に延びている。読み出し選択スイッチＲＳＷ１上には、Ｙ方向に並んだ４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置されている。
【０１１１】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、上端）は、上部電極４５に共通に接続される。コンタクトプラグ４２，４４及び中間層４３は、上部電極４５と読み出し選択スイッチＲＳＷ１のドレインとを電気的に接続する。
【０１１２】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、下端）は、読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）に電気的に接続される。読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４は、Ｘ方向（ロウ方向）に延びている。
【０１１３】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４が設けられる。
【０１１４】
書き込みビット線ＷＢＬ１は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直上であって、かつ、その近傍に配置される。書き込みビット線ＷＢＬ１は、Ｙ方向（カラム方向）に延びている。
【０１１５】
本例では、読み出しブロックを構成する４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、１本の書き込みビット線ＷＢＬ１が設けられている。但し、これに代えて、例えば、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積み重ね、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対応させて、４本の書き込みビット線を設けてもよい。
【０１１６】
また、本例では、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｙ方向に延びる書き込みビット線ＢＬ１を配置し、その下部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置している。
【０１１７】
但し、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対する書き込みビット線ＢＬ１と読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４との位置関係は、これに限定されるものではない。
【０１１８】
例えば、図８４に示すように、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延びる書き込みビット線ＢＬ１を配置し、その上部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置してもよい。
【０１１９】
このようなデバイス構造によれば、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ異なる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）に電気的に接続される。
【０１２０】
従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータを一度に読み出すことが可能になる。
【０１２１】
また、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端は、共通接続され、１つの読み出し選択スイッチＲＳＷ１に接続される。また、Ｙ方向に延びる書き込みビット線ＷＢＬ１は、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に共有される。このため、セルアレイ構造が複雑になることがない。
【０１２２】
［平面構造］
図３は、図２のデバイス構造において、ＴＭＲ素子、書き込みワード線及び読み出しビット線（書き込みワード線）の位置関係を示している。
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の上部電極４５は、例えば、方形パターンを有し、その一部分に、コンタクトプラグに対するコンタクト領域が設けられている。
【０１２３】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｙ方向に配置され、その磁化容易軸は、Ｘ方向を向いている。即ち、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｘ方向に長い長方形を有している。
【０１２４】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、書き込みワード線ＷＷＬ１と読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）の交点に配置される。
【０１２５】
▲３▼  デバイス構造２
次に、デバイス構造２について説明する。
[1]  断面構造
図４は、本発明の構造例１としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造２を示している。
【０１２６】
なお、図４に示される要素には、図１の回路の要素と対応がとれるように、図１と同じ符号が付してある。
【０１２７】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１が配置される。デバイス構造２では、読み出し選択スイッチＲＳＷ１の位置が、デバイス構造１における読み出し選択スイッチＲＳＷ１の位置と少し異なっている。
【０１２８】
読み出し選択スイッチＲＳＷ１のソースは、コンタクトプラグ４６を介してソース線ＳＬ１に接続される。ソース線ＳＬ１は、例えば、Ｙ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部のカラム選択スイッチを経由して、接地点ＶＳＳに接続される。
【０１２９】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬ１となっている。読み出しワード線ＲＷＬ１は、Ｘ方向に延びている。読み出し選択スイッチＲＳＷ１上には、Ｙ方向に並んだ４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置されている。
【０１３０】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、上端）は、上部電極４５に共通に接続される。コンタクトプラグ４２，４４及び中間層４３，４５Ａは、上部電極４５と読み出し選択スイッチＲＳＷ１のドレインとを電気的に接続する。
【０１３１】
デバイス構造２では、上部電極４５と読み出し選択スイッチＲＳＷ１とのコンタクト部が、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２とＴＭＲ素子ＭＴＪ３，ＭＴＪ４との間の領域に設けられている。このように、上部電極４５のコンタクト部に対して、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を左右均等に配置すれば、配線抵抗などによる読み出し動作時のノイズを最小限に抑えることができる。
【０１３２】
なお、中間層４５Ａは、上部電極４５と一体化してもよい。即ち、中間層４５Ａと上部電極４５は、同一材料で同時に形成することもできる。この場合、図４のデバイスは、図８５に示すようになる。
【０１３３】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、下端）は、読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）に電気的に接続される。読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４は、Ｘ方向（ロウ方向）に延びている。
【０１３４】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４が設けられる。
【０１３５】
書き込みビット線ＷＢＬ１は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直上であって、かつ、その近傍に配置される。書き込みビット線ＷＢＬ１は、Ｙ方向（カラム方向）に延びている。
【０１３６】
本例では、読み出しブロックを構成する４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、１本の書き込みビット線ＷＢＬ１が設けられている。但し、これに代えて、例えば、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積み重ね、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対応させて、４本の書き込みビット線を設けてもよい。
【０１３７】
また、本例では、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｙ方向に延びる書き込みビット線ＢＬ１を配置し、その下部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置している。
【０１３８】
但し、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対する書き込みビット線ＢＬ１と読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４との位置関係は、これに限定されるものではない。
【０１３９】
例えば、図８６に示すように、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延びる書き込みビット線ＢＬ１を配置し、その上部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置してもよい。
【０１４０】
このようなデバイス構造によれば、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ異なる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）に電気的に接続される。
【０１４１】
従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータを一度に読み出すことが可能になる。
【０１４２】
また、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端は、共通接続され、１つの読み出し選択スイッチＲＳＷ１に接続される。また、Ｙ方向に延びる書き込みビット線ＷＢＬ１は、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に共有される。このため、セルアレイ構造が複雑になることがない。
【０１４３】
［平面構造］
図５乃至図８は、図４のデバイス構造２における各配線層のレイアウトを示したものである。なお、図４の断面は、図５乃至図８におけるＩＶ−ＩＶ線に沿う断面に対応している。
【０１４４】
図５は、第１配線層である読み出しワード線のレイアウトを示している。
素子領域４７には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１が配置される。読み出し選択スイッチＲＳＷ１のドレイン上には、コンタクトプラグ４２が配置され、ソース上には、コンタクトプラグ４６が配置される。
【０１４５】
なお、本例では、Ｘ方向（ロウ方向）に隣接する２つの読み出し選択スイッチＲＳＷ１は、１つのソースを共有している。
【０１４６】
読み出し選択スイッチＲＳＷ１のドレインとソースの間のチャネル領域上には、読み出し選択スイッチＲＳＷ１のゲート、即ち、読み出しワード線ＲＷＬｎ−２，ＲＷＬｎ−１，ＲＷＬｎが配置される。読み出しワード線ＲＷＬｎ−２，ＲＷＬｎ−１，ＲＷＬｎは、Ｘ方向に延びている。
【０１４７】
図６は、第２配線層であるソース線及び中間層のレイアウトを示している。
ソース線ＳＬ１は、Ｙ方向（カラム方向）に延び、かつ、コンタクトプラグ４６に接続される。本例では、Ｘ方向（ロウ方向）に隣接する２つの読み出し選択スイッチＲＳＷ１は、１つのソース線ＳＬ１を共有している。即ち、２つのカラムに対して、１本のソース線ＳＬ１が設けられる。
【０１４８】
ソース線ＳＬ１は、コンタクトプラグ４６を経由して、Ｘ方向に隣接する２つの読み出し選択スイッチＲＳＷ１に共有されるソースに接続される。中間層４３は、読み出し選択スイッチＲＳＷ１のドレイン上のコンタクトプラグ４２に接続される。中間層４３上には、コンタクトプラグ４４が配置される。
【０１４９】
図７は、第３配線層である読み出しビット線及びＴＭＲ素子のレイアウトを示している。
読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）は、Ｘ方向に延びている。
【０１５０】
読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４上には、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置される。
【０１５１】
読み出しビット線ＲＢＬ１は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ１に共通に接続され、読み出しビット線ＲＢＬ２は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ２に共通に接続され、読み出しビット線ＲＢＬ３は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ３に共通に接続され、読み出しビット線ＲＢＬ４は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ４に共通に接続される。
【０１５２】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の磁化容易軸は、Ｘ方向を向いている。即ち、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｘ方向に長い長方形を有している。コンタクトプラグ４４上には、中間層４５Ａが配置される。
【０１５３】
図８は、第４配線層である書き込みビット線のレイアウトを示している。
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４上及び中間層４５Ａ上には、方形パターンを有する上部電極４５が配置される。上部電極４５は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４上及び中間層４５Ａに接触している。
【０１５４】
また、上部電極４５の直上には、Ｙ方向に延びる書き込みビット線ＷＢＬ１，ＷＢＬ２が配置される。
【０１５５】
▲４▼  デバイス構造３
次に、デバイス構造３について説明する。
[1]  断面構造
図９は、本発明の構造例１としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造３を示している。
【０１５６】
なお、図９に示される要素には、図１の回路の要素と対応がとれるように、図１と同じ符号が付してある。
【０１５７】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１が配置される。デバイス構造３は、デバイス構造２と比べると、読み出し選択スイッチＲＳＷ１を、いわゆるくし型ＭＯＳトランジスタから構成した点に特徴を有する。
【０１５８】
読み出し選択スイッチＲＳＷ１のソースは、コンタクトプラグ４６を介してソース線ＳＬ１に接続される。ソース線ＳＬ１は、例えば、Ｙ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部のカラム選択スイッチを経由して、接地点ＶＳＳに接続される。
【０１５９】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬｎ−１となっている。読み出しワード線ＲＷＬｎ−１は、くし型を有している。同図では、２つの読み出しワード線ＲＷＬｎ−１を見ることができるが、これらは、互いに接続されている。
【０１６０】
読み出し選択スイッチＲＳＷ１上には、Ｙ方向に並んだ４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置されている。
【０１６１】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、上端）は、上部電極４５に共通に接続される。コンタクトプラグ４２，４４及び中間層４３，４５Ａは、上部電極４５と読み出し選択スイッチＲＳＷ１のドレインとを電気的に接続する。
【０１６２】
デバイス構造３では、デバイス構造２と同様に、上部電極４５と読み出し選択スイッチＲＳＷ１とのコンタクト部が、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２とＴＭＲ素子ＭＴＪ３，ＭＴＪ４との間の領域に設けられている。このように、上部電極４５のコンタクト部に対して、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を左右均等に配置すれば、配線抵抗などによる読み出し動作時のノイズを最小限に抑えることができる。
【０１６３】
なお、中間層４５Ａは、上部電極４５と一体化してもよい。即ち、中間層４５Ａと上部電極４５は、同一材料で同時に形成することもできる。この場合、図９のデバイスは、図８７に示すようになる。
【０１６４】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、下端）は、読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）に電気的に接続される。読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４は、Ｘ方向（ロウ方向）に延びている。
【０１６５】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４が設けられる。
【０１６６】
書き込みビット線ＷＢＬ１は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直上であって、かつ、その近傍に配置される。書き込みビット線ＷＢＬ１は、Ｙ方向（カラム方向）に延びている。
【０１６７】
本例では、読み出しブロックを構成する４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、１本の書き込みビット線ＷＢＬ１が設けられている。但し、これに代えて、例えば、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積み重ね、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対応させて、４本の書き込みビット線を設けてもよい。
【０１６８】
また、本例では、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｙ方向に延びる書き込みビット線ＢＬ１を配置し、その下部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置している。
【０１６９】
しかし、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対する書き込みビット線ＢＬ１と読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４との位置関係は、これに限定されない。
【０１７０】
例えば、図８８に示すように、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延びる書き込みビット線ＢＬ１を配置し、その上部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置してもよい。
【０１７１】
このようなデバイス構造によれば、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ異なる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）に電気的に接続される。
【０１７２】
従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータを一度に読み出すことが可能になる。
【０１７３】
また、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端は、共通接続され、１つの読み出し選択スイッチＲＳＷ１に接続される。また、Ｙ方向に延びる書き込みビット線ＷＢＬ１は、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に共有される。このため、セルアレイ構造が複雑になることがない。
【０１７４】
また、読み出し選択スイッチＲＳＷ１を、くし型ＭＯＳトランジスタから構成することにより、実質的に、大きなチャネル幅を確保でき、読み出し動作の安定化のために、大きな読み出し電流を流すことができるようになる。
【０１７５】
［平面構造］
図１０乃至図１３は、図９のデバイス構造３における各配線層のレイアウトを示したものである。なお、図９の断面は、図１０乃至図１３におけるＩＸ−ＩＸ線に沿う断面に対応している。
【０１７６】
図１０は、第１配線層である読み出しワード線のレイアウトを示している。
素子領域４７には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１が配置される。読み出し選択スイッチＲＳＷ１のドレイン上には、コンタクトプラグ４２が配置され、ソース上には、コンタクトプラグ４６が配置される。
【０１７７】
読み出し選択スイッチＲＳＷ１のドレインとソースの間のチャネル領域上には、読み出し選択スイッチＲＳＷ１のゲート、即ち、読み出しワード線ＲＷＬｎ−１が配置される。読み出しワード線ＲＷＬｎ−１は、くし型を有すると共に、Ｘ方向に延びている。
【０１７８】
図１１は、第２配線層であるソース線及び中間層のレイアウトを示している。
ソース線ＳＬ１は、Ｙ方向（カラム方向）に延び、かつ、コンタクトプラグ４６に接続される。本例では、１つのカラムに対して、１本のソース線ＳＬ１が設けられる。ソース線ＳＬ１は、コンタクトプラグ４６を経由して、読み出し選択スイッチＲＳＷ１のソースに接続される。
【０１７９】
中間層４３は、読み出し選択スイッチＲＳＷ１のドレイン上のコンタクトプラグ４２に接続される。中間層４３上には、コンタクトプラグ４４が配置される。
【０１８０】
図１２は、第３配線層である読み出しビット線及びＴＭＲ素子のレイアウトを示している。
読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）は、Ｘ方向に延びている。
【０１８１】
読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４上には、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置される。
【０１８２】
読み出しビット線ＲＢＬ１は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ１に共通に接続され、読み出しビット線ＲＢＬ２は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ２に共通に接続され、読み出しビット線ＲＢＬ３は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ３に共通に接続され、読み出しビット線ＲＢＬ４は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ４に共通に接続される。
【０１８３】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の磁化容易軸は、Ｘ方向を向いている。即ち、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｘ方向に長い長方形を有している。コンタクトプラグ４４上には、中間層４５Ａが配置される。
【０１８４】
図１３は、第４配線層である書き込みビット線のレイアウトを示している。
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４上及び中間層４５Ａ上には、方形パターンを有する上部電極４５が配置される。上部電極４５は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４上及び中間層４５Ａに接触している。
【０１８５】
また、上部電極４５の直上には、Ｙ方向に延びる書き込みビット線ＷＢＬ１，ＷＢＬ２が配置される。
【０１８６】
(2)   構造例２
構造例２は、構造例１と比べると、読み出しブロック内に配置される読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１の向きを９０°回転させた点に特徴を有する。
【０１８７】
構造例２では、読み出し選択スイッチＲＳＷ１のチャネル幅がＹ方向の幅となるため、読み出し選択スイッチＲＳＷ１のチャネル幅を広げ易くなっている。即ち、構造例２では、読み出し選択スイッチＲＳＷ１のチャネル幅を広げて、読み出し電流を増やし、読み出し動作の安定化を図ることができる。
【０１８８】
▲１▼  回路構造
まず、回路構造について説明する。
図１４は、本発明の構造例２としての磁気ランダムアクセスメモリの主要部を示している。
【０１８９】
メモリセルアレイ１１は、Ｘ方向及びＹ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。Ｘ方向には、ｊ個のＴＭＲ素子１２が配置され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置される。
【０１９０】
Ｙ方向に配置された４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋは、１つのロウを構成する。メモリセルアレイ１１は、ｎ個のロウを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋは、１つのカラムを構成する。メモリセルアレイ１１は、ｊ個のカラムを有する。
【０１９１】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、例えば、ＭＯＳトランジスタから構成される読み出し選択スイッチＲＳＷ１を経由して、ソース線ＳＬｉ（ｉ＝１，・・・ｊ）に接続される。ソース線ＳＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。
【０１９２】
ソース線ＳＬｉは、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに接続される。
【０１９３】
読み出し動作時、選択されたロウでは、読み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳＷ１がオン状態になる。また、選択されたカラムでは、カラム選択スイッチＣＳＷがオン状態となるため、ソース線ＳＬｉの電位は、接地電位ＶＳＳになる。即ち、選択されたロウ及び選択されたカラムの交点に位置する読み出しブロックＢＫｉｋ内のＴＭＲ素子１２のみに読み出し電流が流れる。
【０１９４】
なお、読み出し時、非選択のロウでは、読み出し選択スイッチＲＳＷ１がオフ状態であるため、非選択のロウの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端は、互いに短絡された状態となる。
【０１９５】
この場合、非選択ロウ内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＢＬ４（ｎ−１）＋２，ＢＬ４（ｎ−１）＋３，ＢＬ４（ｎ−１）＋４の電位が異なると、読み出し動作に影響を与えることもあるので、非選択カラム内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４の電位については、それぞれ同電位（例えば、接地電位）にしておく。
【０１９６】
読み出し動作時、非選択のカラムでは、カラム選択スイッチＣＳＷがオフ状態であるため、非選択のカラムの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端についても、互いに短絡された状態となる。
【０１９７】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、４本の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配置される。
【０１９８】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ２を経由して、共通データ線３０に接続される。共通データ線３０は、読み出し回路（例えば、センスアンプ、セレクタ及び出力バッファを含む）２９Ｂに接続される。
【０１９９】
ロウ選択スイッチＲＳＷ２には、ロウ選択線信号ＲＬｉ（ｉ＝１，・・・ｎ）が入力される。ロウデコーダ２５−１，・・・２５−ｎは、ロウ選択線信号ＲＬｉを出力する。
【０２００】
本例では、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向（ロウ方向）に延びており、書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４としても機能する。
【０２０１】
書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４の一端は、ロウ選択スイッチＲＳＷ２及び共通データ線３０を経由して、書き込みワード線ドライバ２３Ａに接続され、その他端は、書き込みワード線シンカー２４−１，・・・２４−ｎに接続される。
【０２０２】
読み出しブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、これら４つのＴＭＲ素子に共有されるＹ方向に延びる１本の書き込みビット線ＷＢＬｉ（ｉ＝１，・・・ｊ）が配置される。書き込みビット線ＷＢＬｉは、１つのカラムに１本だけ配置される。
【０２０３】
書き込みビット線ＷＢＬｉの一端は、カラムデコーダ及び書き込みビット線ドライバ／シンカーを含む回路ブロック２９Ａに接続され、その他端は、カラムデコーダ及び書き込みビット線ドライバ／シンカーを含む回路ブロック３１に接続される。
【０２０４】
書き込み動作時には、回路ブロック２９Ａ，３１が動作状態となる。そして、書き込みビット線ＷＢＬｉには、書き込みデータに応じて、回路ブロック２９Ａに向う方向又は回路ブロック３１に向う方向に、書き込み電流が流れる。
【０２０５】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬｎ（ｎ＝１，２，・・・）に接続される。読み出しワード線ＲＷＬｎは、１つのロウ内に１本だけ配置され、Ｘ方向に配置される複数のブロックＢＫｊｋに共通となっている。
【０２０６】
例えば、１つのカラムが４つのブロックから構成される場合、読み出しワード線ＲＷＬｎの数は、４本となる。読み出しワード線ＲＷＬｎは、Ｘ方向に延び、その一端は、ロウデコーダ及び読み出しワード線ドライバを含む回路ブロック２３Ｂ−ｎに接続される。
【０２０７】
ロウデコーダ２５−ｎは、書き込み動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。書き込みワード線ドライバ２３Ａは、選択されたロウ内の書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４に書き込み電流を供給する。書き込み電流は、書き込みワード線シンカー２４−ｎに吸収される。
【０２０８】
ロウデコーダ２５−ｎは、読み出し動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。同様に、ロウデコーダ及び読み出しワード線ドライバを含む回路ブロック２３Ｂ−ｎは、選択されたロウ内の読み出しワード線ＲＷＬｎに読み出し電圧（＝“Ｈ”）を供給する。
【０２０９】
カラムデコーダ３２は、読み出し動作時、カラムアドレス信号ＣＳＬ１，・・・ＣＳＬｊに基づいて、複数のカラムのうちの１つを選択し、選択されたカラム内に配置されるカラム選択スイッチＣＳＷをオン状態にする。
【０２１０】
本例の磁気ランダムアクセスメモリでは、読み出しブロック内の複数のＴＭＲ素子の一端は、共通接続され、その他端は、それぞれ異なる読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。
【０２１１】
従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子のデータを一度に読み出すことができる。
【０２１２】
また、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４としても機能する。即ち、書き込みワード線としてのみ機能する配線をセルアレイ内に別途設ける必要がないため、セルアレイ構造を簡略化できる。
【０２１３】
▲２▼  デバイス構造
次に、デバイス構造について説明する。
[1]  断面構造
図１５は、本発明の構造例２としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０２１４】
なお、図１５に示される要素には、図１４の回路の要素と対応がとれるように、図１４と同じ符号が付してある。
【０２１５】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１が配置される。構造例２のデバイス構造は、構造例１のデバイス構造１，２，３と比べると、読み出し選択スイッチＲＳＷ１の向きが９０°回転している点に特徴を有する。
【０２１６】
即ち、読み出し選択スイッチＲＳＷ１のチャネル幅は、Ｙ方向（カラム方向）の幅となっており、チャネル長は、Ｘ方向の長さとなっている。
【０２１７】
通常、読み出し選択スイッチは、ＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下に配置される。また、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｙ方向に並んで配置される。つまり、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下の領域は、Ｘ方向に短く、Ｙ方向に長くなっている。
【０２１８】
従って、読み出し選択スイッチＲＳＷ１のチャネル幅を、Ｙ方向（カラム方向）の幅とすれば、読み出し選択スイッチＲＳＷ１のチャネル幅を広くすることができ、読み出し電流を増やして、読み出し動作の安定化を図ることができる。
【０２１９】
読み出し選択スイッチＲＳＷ１のソースは、コンタクトプラグを介してソース線に接続される。ソース線は、例えば、Ｙ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部のカラム選択スイッチを経由して、接地点ＶＳＳに接続される。
【０２２０】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬｎ−２となっている。読み出しワード線ＲＷＬｎ−２は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下では、Ｙ方向に延びているが、所定の箇所で、ほぼ直角に折り曲がり、Ｘ方向に延びている。
【０２２１】
読み出し選択スイッチＲＳＷ１上には、Ｙ方向に並んだ４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置されている。
【０２２２】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、上端）は、上部電極４５に共通に接続される。コンタクトプラグ４２，４４及び中間層４３，４５Ａは、上部電極４５と読み出し選択スイッチＲＳＷ１のドレインとを電気的に接続する。
【０２２３】
本例では、上部電極４５と読み出し選択スイッチＲＳＷ１とのコンタクト部は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２とＴＭＲ素子ＭＴＪ３，ＭＴＪ４との間の領域に設けられている。このように、上部電極４５のコンタクト部に対して、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を左右均等に配置すれば、配線抵抗などによる読み出し動作時のノイズを最小限に抑えることができる。
【０２２４】
なお、中間層４５Ａは、上部電極４５と一体化してもよい。即ち、中間層４５Ａと上部電極４５は、同一材料で同時に形成することもできる。この場合、図１５のデバイスは、図８９に示すようになる。
【０２２５】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、下端）は、読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）に電気的に接続される。読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４は、Ｘ方向（ロウ方向）に延びている。
【０２２６】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４が設けられる。
【０２２７】
書き込みビット線ＷＢＬ１は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直上であって、かつ、その近傍に配置される。書き込みビット線ＷＢＬ１は、Ｙ方向（カラム方向）に延びている。
【０２２８】
本例では、読み出しブロックを構成する４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、１本の書き込みビット線ＷＢＬ１が設けられている。但し、これに代えて、例えば、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積み重ね、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対応させて、４本の書き込みビット線を設けてもよい。
【０２２９】
また、本例では、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｙ方向に延びる書き込みビット線ＢＬ１を配置し、その下部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置している。
【０２３０】
しかし、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対する書き込みビット線ＢＬ１と読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４との位置関係は、これに限定されない。
【０２３１】
例えば、図９０に示すように、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延びる書き込みビット線ＢＬ１を配置し、その上部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置してもよい。
【０２３２】
このようなデバイス構造によれば、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ異なる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）に電気的に接続される。
【０２３３】
従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータを一度に読み出すことが可能になる。
【０２３４】
また、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端は、共通接続され、１つの読み出し選択スイッチＲＳＷ１に接続される。また、Ｙ方向に延びる書き込みビット線ＷＢＬ１は、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に共有される。このため、セルアレイ構造が複雑になることがない。
【０２３５】
また、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のチャネル幅がＹ方向（カラム方向）の幅になるように、読み出し選択スイッチＲＳＷ１のレイアウトを決定することにより、読み出し選択スイッチＲＳＷ１のチャネル幅を広くすることができ、読み出し電流を増やして、読み出し動作の安定化を図ることができる。
【０２３６】
［平面構造］
図１６乃至図１９は、図１５のデバイス構造における各配線層のレイアウトを示したものである。なお、図１５の断面は、図１６乃至図１９におけるＸＶ−ＸＶ線に沿う断面に対応している。
【０２３７】
図１６は、第１配線層である読み出しワード線のレイアウトを示している。
素子領域４７には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１が配置される。読み出し選択スイッチＲＳＷ１のドレイン上には、コンタクトプラグ４２が配置され、ソース上には、コンタクトプラグ４６が配置される。
【０２３８】
なお、本例では、Ｘ方向（ロウ方向）に隣接する２つの読み出し選択スイッチＲＳＷ１は、１つのソースを共有している。
【０２３９】
読み出し選択スイッチＲＳＷ１のドレインとソースの間のチャネル領域上には、読み出し選択スイッチＲＳＷ１のゲート、即ち、読み出しワード線ＲＷＬｎ−２が配置される。読み出しワード線ＲＷＬｎ−２は、素子領域４７上においては、Ｙ方向に延びているが、素子領域４７以外の領域においては、Ｘ方向に延びている。
【０２４０】
図１７は、第２配線層であるソース線及び中間層のレイアウトを示している。
ソース線ＳＬ１は、Ｙ方向（カラム方向）に延び、かつ、コンタクトプラグ４６に接続される。本例では、Ｘ方向（ロウ方向）に隣接する２つの読み出し選択スイッチＲＳＷ１は、１つのソース線ＳＬ１を共有している。即ち、２つのカラムに対して、１本のソース線ＳＬ１が設けられる。
【０２４１】
ソース線ＳＬ１は、コンタクトプラグ４６を経由して、Ｘ方向に隣接する２つの読み出し選択スイッチＲＳＷ１に共有されるソースに接続される。中間層４３は、読み出し選択スイッチＲＳＷ１のドレイン上のコンタクトプラグ４２に接続される。中間層４３上には、コンタクトプラグ４４が配置される。
【０２４２】
図１８は、第３配線層である読み出しビット線及びＴＭＲ素子のレイアウトを示している。
読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）は、Ｘ方向に延びている。
【０２４３】
読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４上には、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置される。
【０２４４】
読み出しビット線ＲＢＬ１は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ１に共通に接続され、読み出しビット線ＲＢＬ２は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ２に共通に接続され、読み出しビット線ＲＢＬ３は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ３に共通に接続され、読み出しビット線ＲＢＬ４は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ４に共通に接続される。
【０２４５】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の磁化容易軸は、Ｘ方向を向いている。即ち、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｘ方向に長い長方形を有している。コンタクトプラグ４４上には、中間層４５Ａが配置される。
【０２４６】
図１９は、第４配線層である書き込みビット線のレイアウトを示している。
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４上及び中間層４５Ａ上には、方形パターンを有する上部電極４５が配置される。上部電極４５は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４上及び中間層４５Ａに接触している。
【０２４７】
また、上部電極４５の直上には、Ｙ方向に延びる書き込みビット線ＷＢＬ１，ＷＢＬ２が配置される。
【０２４８】
(3)   構造例３
構造例３は、構造例１の変形例であり、構造例１のＴＭＲ素子の磁化容易軸を９０°回転させた点にある。
【０２４９】
構造例１，２では、ＴＭＲ素子の磁化容易軸は、Ｘ方向（ロウ方向）を向き、磁化困難軸は、Ｙ方向（カラム方向）を向いていた。即ち、ＴＭＲ素子は、Ｘ方向に長い長方形を有していた。これに対し、構造例３では、ＴＭＲ素子の磁化容易軸は、Ｙ方向を向き、磁化困難軸は、Ｘ方向を向いている。即ち、構造例３は、ＴＭＲ素子がＹ方向に長い長方形を有している点に特徴を有する。
【０２５０】
磁気ランダムアクセスメモリの場合、基本的には、磁化困難軸に平行な方向に延びる書き込み線に流れる書き込み電流の向きを変えて、メモリセルにデータを書き込む（記憶層である自由層の磁化の向きを決定する）。
【０２５１】
従って、本例では、書き込み動作時、Ｘ方向に延びる書き込みビット線（読み出しビット線）に流れる書き込み電流の向きを制御することにより、メモリセルに書き込むデータを決定する。
【０２５２】
なお、一般的には、磁化困難軸（ＭＴＪの短軸に平行な方向）に延びる書き込み線を書き込みビット線と称している。
【０２５３】
▲１▼  回路構造
図２０は、本発明の構造例３としての磁気ランダムアクセスメモリの主要部を示している。
【０２５４】
メモリセルアレイ１１は、Ｘ方向及びＹ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。Ｘ方向には、ｊ個のＴＭＲ素子１２が配置され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置される。
【０２５５】
Ｙ方向に配置された４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋは、１つのロウを構成する。メモリセルアレイ１１は、ｎ個のロウを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋは、１つのカラムを構成する。メモリセルアレイ１１は、ｊ個のカラムを有する。
【０２５６】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、例えば、ＭＯＳトランジスタから構成される読み出し選択スイッチＲＳＷ１を経由して、ソース線ＳＬｉ（ｉ＝１，・・・ｊ）に接続される。ソース線ＳＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。
【０２５７】
ソース線ＳＬｉは、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに接続される。
【０２５８】
読み出し動作時、選択されたロウでは、読み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳＷ１がオン状態になる。また、選択されたカラムでは、カラム選択スイッチＣＳＷがオン状態となるため、ソース線ＳＬｉの電位は、接地電位ＶＳＳになる。即ち、選択されたロウ及び選択されたカラムの交点に位置する読み出しブロックＢＫｉｋ内のＴＭＲ素子１２のみに読み出し電流が流れる。
【０２５９】
なお、読み出し時、非選択のロウでは、読み出し選択スイッチＲＳＷ１がオフ状態であるため、非選択のロウの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端は、互いに短絡された状態となる。
【０２６０】
この場合、非選択ロウ内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＢＬ４（ｎ−１）＋２，ＢＬ４（ｎ−１）＋３，ＢＬ４（ｎ−１）＋４の電位が異なると、読み出し動作に影響を与えることもあるので、非選択カラム内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４の電位については、それぞれ同電位（例えば、接地電位）にしておく。
【０２６１】
読み出し動作時、非選択のカラムでは、カラム選択スイッチＣＳＷがオフ状態であるため、非選択のカラムの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端についても、互いに短絡された状態となる。
【０２６２】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、４本の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配置される。
【０２６３】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ２を経由して、共通データ線３０Ａに接続される。共通データ線３０Ａは、読み出し回路（例えば、センスアンプ、セレクタ及び出力バッファを含む）２９Ｂに接続される。
【０２６４】
ロウ選択スイッチＲＳＷ２には、ロウ選択線信号ＲＬｉ（ｉ＝１，・・・ｎ）が入力される。ロウデコーダ２５−１，・・・２５−ｎは、ロウ選択線信号ＲＬｉを出力する。
【０２６５】
本例では、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向（ロウ方向）に延びており、書き込みビット線ＷＢＬ４（ｎ−１）＋１，ＷＢＬ４（ｎ−１）＋２，ＷＢＬ４（ｎ−１）＋３，ＷＢＬ４（ｎ−１）＋４としても機能する。
【０２６６】
書き込みビット線ＷＢＬ４（ｎ−１）＋１，ＷＢＬ４（ｎ−１）＋２，ＷＢＬ４（ｎ−１）＋３，ＷＢＬ４（ｎ−１）＋４の一端は、ロウ選択スイッチＲＳＷ２及び共通データ線３０Ａを経由して、書き込みビット線ドライバ／シンカー２３ＡＲに接続され、その他端は、ロウ選択スイッチＲＳＷ２及び共通データ線３０Ｂを経由して、書き込みビット線ドライバ／シンカー２３ＡＳに接続される。
【０２６７】
読み出しブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、これら４つのＴＭＲ素子に共有されるＹ方向に延びる１本の書き込みワード線ＷＷＬｉ（ｉ＝１，・・・ｊ）が配置される。書き込みワード線ＷＷＬｉは、１つのカラムに１本だけ配置される。
【０２６８】
書き込みワード線ＷＷＬｉの一端は、カラムデコーダ及び書き込みワード線ドライバを含む回路ブロック２９ＡＲに接続され、その他端は、カラムデコーダ及び書き込みワード線シンカーを含む回路ブロック３１Ｒに接続される。
【０２６９】
書き込み動作時には、回路ブロック２９ＡＲ，３１Ｒが動作状態となる。そして、書き込みワード線ＷＷＬｉには、回路ブロック２９ＡＲから回路ブロック３１Ｒに向う方向に、書き込み電流が流れる。
【０２７０】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬｎ（ｎ＝１，２，・・・）に接続される。読み出しワード線ＲＷＬｎは、１つのロウ内に１本だけ配置され、Ｘ方向に配置される複数のブロックＢＫｊｋに共通となっている。
【０２７１】
例えば、１つのカラムが４つのブロックから構成される場合、読み出しワード線ＲＷＬｎの数は、４本となる。読み出しワード線ＲＷＬｎは、Ｘ方向に延び、その一端は、ロウデコーダ及び読み出しワード線ドライバを含む回路ブロック２３Ｂ−ｎに接続される。
【０２７２】
ロウデコーダ２５−ｎは、書き込み動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。書き込みビット線ドライバ／シンカー２３ＡＲ、２３ＡＳは、選択されたロウ内の書き込みビット線ＷＢＬ４（ｎ−１）＋１，ＷＢＬ４（ｎ−１）＋２，ＷＢＬ４（ｎ−１）＋３，ＷＢＬ４（ｎ−１）＋４に、書き込みデータに応じた向きの書き込み電流を供給する。
【０２７３】
ロウデコーダ２５−ｎは、読み出し動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。同様に、ロウデコーダ及び読み出しワード線ドライバを含む回路ブロック２３Ｂ−ｎは、選択されたロウ内の読み出しワード線ＲＷＬｎに読み出し電圧（＝“Ｈ”）を供給する。
【０２７４】
カラムデコーダ３２は、読み出し動作時、カラムアドレス信号ＣＳＬ１，・・・ＣＳＬｊに基づいて、複数のカラムのうちの１つを選択し、選択されたカラム内に配置されるカラム選択スイッチＣＳＷをオン状態にする。
【０２７５】
本例の磁気ランダムアクセスメモリでは、読み出しブロック内の複数のＴＭＲ素子の一端は、共通接続され、その他端は、それぞれ異なる読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。
【０２７６】
従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子のデータを一度に読み出すことができる。
【０２７７】
また、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、書き込みビット線ＷＢＬ４（ｎ−１）＋１，ＷＢＬ４（ｎ−１）＋２，ＷＢＬ４（ｎ−１）＋３，ＷＢＬ４（ｎ−１）＋４としても機能する。即ち、書き込みビット線としてのみ機能する配線をセルアレイ内に別途設ける必要がないため、セルアレイ構造を簡略化できる。
【０２７８】
▲２▼  デバイス構造
次に、デバイス構造について説明する。
[1]  断面構造
図２１は、本発明の構造例３としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０２７９】
なお、図２１に示される要素には、図２０の回路の要素と対応がとれるように、図２０と同じ符号が付してある。
【０２８０】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１が配置される。デバイス構造２では、読み出し選択スイッチＲＳＷ１の位置が、デバイス構造１における読み出し選択スイッチＲＳＷ１の位置と少し異なっている。
【０２８１】
読み出し選択スイッチＲＳＷ１のソースは、コンタクトプラグ４６を介してソース線ＳＬ１に接続される。ソース線ＳＬ１は、例えば、Ｙ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部のカラム選択スイッチを経由して、接地点ＶＳＳに接続される。
【０２８２】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬ１となっている。読み出しワード線ＲＷＬ１は、Ｘ方向に延びている。読み出し選択スイッチＲＳＷ１上には、Ｙ方向に並んだ４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置されている。
【０２８３】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、上端）は、上部電極４５に共通に接続される。コンタクトプラグ４２，４４及び中間層４３，４５Ａは、上部電極４５と読み出し選択スイッチＲＳＷ１のドレインとを電気的に接続する。
【０２８４】
デバイス構造２では、上部電極４５と読み出し選択スイッチＲＳＷ１とのコンタクト部が、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２とＴＭＲ素子ＭＴＪ３，ＭＴＪ４との間の領域に設けられている。このように、上部電極４５のコンタクト部に対して、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を左右均等に配置すれば、配線抵抗などによる読み出し動作時のノイズを最小限に抑えることができる。
【０２８５】
なお、中間層４５Ａは、上部電極４５と一体化してもよい。即ち、中間層４５Ａと上部電極４５は、同一材料で同時に形成することもできる。この場合、図２１のデバイスは、図９１に示すようになる。
【０２８６】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、下端）は、読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みビット線ＷＢＬ１，ＷＢＬ２，ＷＢＬ３，ＷＢＬ４）に電気的に接続される。読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４は、Ｘ方向（ロウ方向）に延びている。
【０２８７】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４が設けられる。
【０２８８】
書き込みワード線ＷＷＬ１は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直上であって、かつ、その近傍に配置される。書き込みワード線ＷＷＬ１は、Ｙ方向（カラム方向）に延びている。
【０２８９】
本例では、読み出しブロックを構成する４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、１本の書き込みワード線ＷＷＬ１が設けられている。但し、これに代えて、例えば、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積み重ね、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対応させて、４本の書き込みワード線を設けてもよい。
【０２９０】
また、本例では、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｙ方向に延びる書き込みワード線ＷＷＬ１を配置し、その下部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置している。
【０２９１】
但し、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対する書き込みワード線ＷＷＬ１と読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４との位置関係は、これに限定されるものではない。
【０２９２】
例えば、図９２に示すように、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延びる書き込みワード線ＷＷＬ１を配置し、その上部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置してもよい。
【０２９３】
このようなデバイス構造によれば、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ異なる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みビット線ＷＢＬ１，ＷＢＬ２，ＷＢＬ３，ＷＢＬ４）に電気的に接続される。
【０２９４】
従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータを一度に読み出すことが可能になる。
【０２９５】
また、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端は、共通接続され、１つの読み出し選択スイッチＲＳＷ１に接続される。また、Ｙ方向に延びる書き込みワード線ＷＷＬ１は、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に共有される。このため、セルアレイ構造が複雑になることがない。
【０２９６】
［平面構造］
図２２乃至図２５は、図２１のデバイス構造における各配線層のレイアウトを示したものである。なお、図２１の断面は、図２２乃至図２５におけるＸＸＩ−ＸＸＩ線に沿う断面に対応している。
【０２９７】
図２２は、第１配線層である読み出しワード線のレイアウトを示している。
素子領域４７には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１が配置される。読み出し選択スイッチＲＳＷ１のドレイン上には、コンタクトプラグ４２が配置され、ソース上には、コンタクトプラグ４６が配置される。
【０２９８】
なお、本例では、Ｘ方向（ロウ方向）に隣接する２つの読み出し選択スイッチＲＳＷ１は、１つのソースを共有している。
【０２９９】
読み出し選択スイッチＲＳＷ１のドレインとソースの間のチャネル領域上には、読み出し選択スイッチＲＳＷ１のゲート、即ち、読み出しワード線ＲＷＬｎ−２，ＲＷＬｎ−１，ＲＷＬｎが配置される。読み出しワード線ＲＷＬｎ−２，ＲＷＬｎ−１，ＲＷＬｎは、Ｘ方向に延びている。
【０３００】
図２３は、第２配線層であるソース線及び中間層のレイアウトを示している。
ソース線ＳＬ１は、Ｙ方向（カラム方向）に延び、かつ、コンタクトプラグ４６に接続される。本例では、Ｘ方向（ロウ方向）に隣接する２つの読み出し選択スイッチＲＳＷ１は、１つのソース線ＳＬ１を共有している。即ち、２つのカラムに対して、１本のソース線ＳＬ１が設けられる。
【０３０１】
ソース線ＳＬ１は、コンタクトプラグ４６を経由して、Ｘ方向に隣接する２つの読み出し選択スイッチＲＳＷ１に共有されるソースに接続される。中間層４３は、読み出し選択スイッチＲＳＷ１のドレイン上のコンタクトプラグ４２に接続される。中間層４３上には、コンタクトプラグ４４が配置される。
【０３０２】
図２４は、第３配線層である読み出しビット線及びＴＭＲ素子のレイアウトを示している。
読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みビット線ＷＢＬ１，ＷＢＬ２，ＷＢＬ３，ＷＢＬ４）は、Ｘ方向に延びている。
【０３０３】
読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４上には、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置される。
【０３０４】
読み出しビット線ＲＢＬ１は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ１に共通に接続され、読み出しビット線ＲＢＬ２は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ２に共通に接続され、読み出しビット線ＲＢＬ３は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ３に共通に接続され、読み出しビット線ＲＢＬ４は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ４に共通に接続される。
【０３０５】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の磁化容易軸は、Ｙ方向を向いている。即ち、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｙ方向に長い長方形を有している。コンタクトプラグ４４上には、中間層４５Ａが配置される。
【０３０６】
図２５は、第４配線層である書き込みワード線のレイアウトを示している。
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４上及び中間層４５Ａ上には、方形パターンを有する上部電極４５が配置される。上部電極４５は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４上及び中間層４５Ａに接触している。
【０３０７】
また、上部電極４５の直上には、Ｙ方向に延びる書き込みワード線ＷＷＬ１が配置される。
【０３０８】
(4)   構造例４，５，６
次に、構造例１を改良した構造例４，５，６について説明する。
【０３０９】
▲１▼  構造例４
図２６は、本発明の構造例４としての磁気ランダムアクセスメモリの主要部を示している。
構造例４の特徴は、読み出し時に、読み出しブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の一端にバイアス電位ＶＣを与えるようにした点にある。
【０３１０】
即ち、構造例１（図１）では、ソース線ＳＬｉは、カラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに接続されている。従って、構造例１では、読み出し動作時には、読み出し回路２９Ｂでバイアス電位ＶＣを生成し、読み出し電流は、読み出し回路２９ＢからＴＭＲ素子１２に与えている。
【０３１１】
これに対し、構造例４では、読み出しブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の一端に共通接続されるソース線ＳＬｉは、カラム選択スイッチＣＳＷを経由して、バイアス線３４に接続される。
【０３１２】
従って、読み出し動作時、バイアス線３４にバイアス電位ＶＣを与え、読み出し電流を、バイアス線３４からＴＭＲ素子１２に与えることができる。なお、読み出し動作以外の時（例えば、書き込み動作時など）、バイアス線３４には、接地電位ＶＳＳが与えられる。
【０３１３】
このように、構造例４では、ソース線ＳＬｉの電位を変えることができるように構成されている。従って、例えば、読み出し動作時、ソース線ＳＬｉからＴＭＲ素子１２にバイアス電位ＶＣを与え、読み出しブロックＢＫｉｋ内のＴＭＲ素子１２に読み出し電流を流すことができる。
【０３１４】
▲２▼  構造例５
図２７は、本発明の構造例５としての磁気ランダムアクセスメモリの主要部を示している。
構造例５の特徴は、メモリセルアレイの１つのロウに１つの書き込みワード線ドライバを設けた点にある。
【０３１５】
構造例１（図１）では、書き込みワード線ドライバ２３Ａは、メモリセルアレイ１１の全てのロウに共通に１つだけ設けられ、共通データ線（共通ドライバ線）３０に接続されている。しかし、この場合、書き込みワード線ドライバと書き込みワード線との間には、抵抗を有する要素、即ち、共通データ線及びロウ選択スイッチが接続されるため、それらによる電圧降下が大きくなり、書き込み電流が小さくなる。
【０３１６】
そこで、構造例５では、メモリセルアレイ１１の１つのロウに１つの書き込みワード線ドライバ３３−１，・・・３３−ｎを設けている。
【０３１７】
即ち、メモリセルアレイ１１の各ロウにおいて、ロウ選択スイッチＲＳＷ２と書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４との間に、書き込みワード線ドライバ３３−１，・・・３３−ｎを接続している。
【０３１８】
この場合、書き込みワード線ドライバ３３−１，・・・３３−ｎは、書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４のみ駆動すればよい。
【０３１９】
従って、書き込みワード線ドライバ３３−１，・・・３３−ｎの駆動力を小さくできると共に、低消費電力化及び高速動作化にも貢献できる。
【０３２０】
なお、読み出し電流は、書き込み電流に比べて、はるかに小さいため、ロウ選択スイッチＲＳＷ２の駆動力も、大きくする必要がない。
【０３２１】
書き込みワード線ドライバ３３−１，・・・３３−ｎは、ロウデコーダ２５−１，・・・２５−ｎの出力信号（ワード線イネーブル信号）ＷＬＥＮ１，・・・ＷＬＥＮ４により制御される。即ち、書き込み動作時、ロウデコーダ２５−１，・・・２５−ｎは、活性化され、１つのロウを選択する。選択されたロウでは、出力信号（ワード線イネーブル信号）ＷＬＥＮ１，・・・ＷＬＥＮ４のうちの１つが“Ｈ”となる。
【０３２２】
また、構造例１では、ロウ選択スイッチＲＳＷ２は、書き込み動作時にのみ活性化されるロウデコーダ２５−１，・・・２５−ｎの出力信号により制御されていたが、構造例５では、ロウデコーダ及び読み出しワード線ドライバを含む回路ブロック２３Ｂ−１，・・・２３Ｂ−ｎの出力信号により制御される。
【０３２３】
即ち、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ２のゲートは、読み出しワード線ＲＷＬ１，・・・ＲＷＬｎに接続され、読み出し選択スイッチＲＳＷ１と同じ動作を行う。
【０３２４】
このような構造にした理由は、構造例５では、書き込みワード線ドライバ３３−１，・・・３３−ｎがロウごとに設けられるため、書き込み動作時には、全ての書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４を共通データ線３０から切り離す必要があるためである。
【０３２５】
即ち、ロウデコーダ及び読み出しワード線ドライバを含む回路ブロック２３Ｂ−１，・・・２３Ｂ−ｎは、読み出し動作時のみに活性化されるため、書き込み動作時には、全てのロウのロウ選択スイッチＲＳＷ２は、オフ状態となり、全ての書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４は、共通データ線３０から切り離される。
【０３２６】
▲３▼  構造例６
図２８は、本発明の構造例６としての磁気ランダムアクセスメモリの主要部を示している。
構造例６の特徴は、読み出しブロック内に、新たに、ＭＯＳトランジスタから構成されるブロック選択スイッチＢＳＷを設け、読み出し動作時に、選択されたロウ及びカラムに属する読み出しブロックのみを読み出しビット線に電気的に接続するようにした点にある。
【０３２７】
このような構造では、メモリセルの大きさが大きくなるため、メモリセルの高集積化には不利となる。しかし、セルアレイ構造の一例として、以下に説明することにする。
【０３２８】
ブロック選択スイッチ（ＭＯＳトランジスタ）ＢＳＷのゲートは、カラム選択線ＣＳＬｉ（ｉ＝１，・・・ｊ）に接続され、ブロック選択スイッチＢＳＷは、カラムアドレス信号により制御される。つまり、読み出し動作時、選択されたカラムに属する読み出しブロックＢｉｋ内のブロック選択スイッチＢＳＷのみがオン状態となる。
【０３２９】
構造例６を採用した場合、読み出し動作時、非選択のカラムでは、カラム選択スイッチＣＳＷがオフ状態であるため、非選択のカラムの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端は、互いに短絡される。しかし、同時に、非選択のカラムの読み出しブロックＢｉｋ内のブロック選択スイッチＢＳＷも、オフ状態となる。
【０３３０】
従って、読み出し動作時、選択されたロウ内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４には、選択された読み出しブロックＢＫｉｋ内のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のみが電気的に接続される。
【０３３１】
(5)   構造例７
構造例７は、１つの読み出しブロックが４つのＴＭＲ素子から構成される場合の例を示している。構造例７は、構造例１と比べると、読み出しブロック内の読み出し選択トランジスタに接続される読み出しワード線及びソース線が延びる方向に特徴を有する。
【０３３２】
構造例７では、読み出しワード線は、Ｙ方向に延び、ソース線は、Ｘ方向に延びる。これに伴い、構造例７では、構造例１に対して、ロウ方向とカラム方向が入れ替わっているため、この点に注意する。つまり、ロウ方向は、Ｙ方向となり、カラム方向は、Ｘ方向となる。
【０３３３】
▲１▼  回路構造
まず、回路構造について説明する。
図２９は、本発明の構造例７としての磁気ランダムアクセスメモリの主要部を示している。
【０３３４】
メモリセルアレイ１１は、Ｘ方向及びＹ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。Ｘ方向には、ｊ個のＴＭＲ素子１２が配置され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置される。
【０３３５】
Ｙ方向に配置された４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋは、１つのカラムを構成する。メモリセルアレイ１１は、ｎ個のカラムを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋは、１つのロウを構成する。メモリセルアレイ１１は、ｊ個のロウを有する。
【０３３６】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、例えば、ＭＯＳトランジスタから構成される読み出し選択スイッチＲＳＷ１を経由して、ソース線ＳＬｋ（ｋ＝１，・・・ｎ）に接続される。ソース線ＳＬｋは、Ｘ方向に延び、例えば、１カラム内に１本だけ設けられる。
【０３３７】
ソース線ＳＬｋは、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチＣＳＷ１を経由して、接地点ＶＳＳに接続される。
【０３３８】
読み出し動作時、選択されたロウでは、読み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳＷ１がオン状態になる。また、選択されたカラムでは、カラム選択スイッチＣＳＷ１がオン状態となるため、ソース線ＳＬｋの電位は、接地電位ＶＳＳになる。即ち、選択されたロウ及び選択されたカラムの交点に位置する読み出しブロックＢＫｉｋ内のＴＭＲ素子１２のみに読み出し電流が流れる。
【０３３９】
なお、読み出し動作時、非選択のカラムでは、カラム選択スイッチＣＳＷ１がオフ状態であるため、非選択のカラムの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端は、互いに短絡された状態となる。
【０３４０】
この場合、非選択カラム内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４の電位が異なると、読み出し動作に影響を与えることもあるので、非選択カラム内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４の電位については、それぞれ同電位（例えば、接地電位）にしておく。
【０３４１】
また、読み出し動作時、非選択のロウでは、読み出し選択スイッチＲＳＷ１がオフ状態であるため、非選択のロウの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端についても、互いに短絡された状態となる。
【０３４２】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、４本の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配置される。
【０３４３】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一端は、カラム選択スイッチ（ＭＯＳトランジスタ）ＣＳＷ２を経由して、共通データ線３０に接続される。共通データ線３０は、読み出し回路（例えば、センスアンプ、セレクタ及び出力バッファを含む）２９Ｂに接続される。
【０３４４】
カラム選択スイッチＣＳＷ２には、カラム選択線信号ＣＬｉ（ｉ＝１，・・・ｎ）が入力される。カラムデコーダ２５Ｘ−１，・・・２５Ｘ−ｎは、カラム選択線信号ＣＬｉを出力する。
【０３４５】
本例では、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向（カラム方向）に延びており、書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４としても機能する。
【０３４６】
書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４の一端は、カラム選択スイッチＣＳＷ２及び共通データ線３０を経由して、書き込みワード線ドライバ２３ＡＸに接続され、その他端は、書き込みワード線シンカー２４Ｘ−１，・・・２４Ｘ−ｎに接続される。
【０３４７】
読み出しブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、これら４つのＴＭＲ素子に共有されるＹ方向（ロウ方向）に延びる１本の書き込みビット線ＷＢＬｉ（ｉ＝１，・・・ｊ）が配置される。書き込みビット線ＷＢＬｉは、１つのロウに１本だけ配置される。
【０３４８】
書き込みビット線ＷＢＬｉの一端は、ロウデコーダ及び書き込みビット線ドライバ／シンカーを含む回路ブロック２９ＡＸに接続され、その他端は、ロウデコーダ及び書き込みビット線ドライバ／シンカーを含む回路ブロック３１Ｘに接続される。
【０３４９】
書き込み動作時には、回路ブロック２９ＡＸ，３１Ｘが動作状態となる。そして、書き込みビット線ＷＢＬｉには、書き込みデータに応じて、回路ブロック２９ＡＸに向う方向又は回路ブロック３１Ｘに向う方向に、書き込み電流が流れる。
【０３５０】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉは、１つのロウ内に１本だけ配置され、Ｙ方向に配置される複数のブロックＢＫｊｋに共通となっている。
【０３５１】
例えば、１つのカラムが４つのブロックから構成される場合、読み出しワード線ＲＷＬｉの数は、４本となる。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、その一端は、ロウデコーダ及び読み出しワード線ドライバを含む回路ブロック２３Ｂ−ｉに接続される。
【０３５２】
カラムデコーダ２５Ｘ−ｎは、書き込み動作時、カラムアドレス信号に基づいて、複数のカラムのうちの１つを選択する。書き込みワード線ドライバ２３ＡＸは、選択されたカラム内の書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４に書き込み電流を供給する。書き込み電流は、書き込みワード線シンカー２４Ｘ−ｎに吸収される。
【０３５３】
カラムデコーダ２５Ｘ−ｎは、読み出し動作時、カラムアドレス信号に基づいて、複数のカラムのうちの１つを選択する。同様に、ロウデコーダ及び読み出しワード線ドライバを含む回路ブロック２３Ｂ−ｉは、選択されたロウ内の読み出しワード線ＲＷＬｉに読み出し電圧（＝“Ｈ”）を供給する。
【０３５４】
カラムデコーダ３２は、読み出し動作時、カラムアドレス信号ＣＳＬ１，・・・ＣＳＬｊに基づいて、複数のカラムのうちの１つを選択し、選択されたカラム内に配置されるカラム選択スイッチＣＳＷ１をオン状態にする。
【０３５５】
本例の磁気ランダムアクセスメモリでは、読み出しブロック内の複数のＴＭＲ素子の一端は、共通接続され、その他端は、それぞれ異なる読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。
【０３５６】
従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子のデータを一度に読み出すことができる。
【０３５７】
また、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４としても機能する。即ち、書き込みワード線としてのみ機能する配線をセルアレイ内に別途設ける必要がないため、セルアレイ構造を簡略化できる。
【０３５８】
▲２▼  デバイス構造
次に、デバイス構造について説明する。
[1]  断面構造
図３０は、本発明の構造例７としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０３５９】
なお、図３０に示される要素には、図２９の回路の要素と対応がとれるように、図２９と同じ符号が付してある。
【０３６０】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１が配置される。読み出し選択スイッチＲＳＷ１のチャネル幅は、Ｙ方向（ロウ方向）の幅となっており、チャネル長は、Ｘ方向（カラム方向）の長さとなっている。
【０３６１】
通常、読み出し選択スイッチは、ＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下に配置される。また、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｙ方向に並んで配置される。つまり、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下の領域は、Ｘ方向に短く、Ｙ方向に長くなっている。
【０３６２】
従って、読み出し選択スイッチＲＳＷ１のチャネル幅を、Ｙ方向（カラム方向）の幅とすれば、読み出し選択スイッチＲＳＷ１のチャネル幅を広くすることができ、読み出し電流を増やして、読み出し動作の安定化を図ることができる。
【０３６３】
読み出し選択スイッチＲＳＷ１のソースは、コンタクトプラグを介してソース線ＳＬ１に接続される。ソース線ＳＬ１は、例えば、Ｘ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部のカラム選択スイッチを経由して、接地点ＶＳＳに接続される。
【０３６４】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬ１となっている。読み出しワード線ＲＷＬ１は、Ｙ方向に延びている。読み出し選択スイッチＲＳＷ１上には、Ｙ方向に並んだ４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置されている。
【０３６５】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、上端）は、上部電極４５に共通に接続される。コンタクトプラグ４２，４４及び中間層４３，４５Ａは、上部電極４５と読み出し選択スイッチＲＳＷ１のドレインとを電気的に接続する。
【０３６６】
本例では、上部電極４５と読み出し選択スイッチＲＳＷ１とのコンタクト部は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２とＴＭＲ素子ＭＴＪ３，ＭＴＪ４との間の領域に設けられている。このように、上部電極４５のコンタクト部に対して、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を左右均等に配置すれば、配線抵抗などによる読み出し動作時のノイズを最小限に抑えることができる。
【０３６７】
なお、中間層４５Ａは、上部電極４５と一体化してもよい。即ち、中間層４５Ａと上部電極４５は、同一材料で同時に形成することもできる。この場合、図３０のデバイスは、図９３に示すようになる。
【０３６８】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、下端）は、読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）に電気的に接続される。読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４は、Ｘ方向（カラム方向）に延びている。
【０３６９】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４が設けられる。
【０３７０】
書き込みビット線ＷＢＬ１は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直上であって、かつ、その近傍に配置される。書き込みビット線ＷＢＬ１は、Ｙ方向（ロウ方向）に延びている。
【０３７１】
本例では、読み出しブロックを構成する４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、１本の書き込みビット線ＷＢＬ１が設けられている。但し、これに代えて、例えば、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積み重ね、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対応させて、４本の書き込みビット線を設けてもよい。
【０３７２】
また、本例では、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｙ方向に延びる書き込みビット線ＷＢＬ１を配置し、その下部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置している。
【０３７３】
しかし、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対する書き込みビット線ＷＢＬ１と読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４との位置関係は、これに限定されない。
【０３７４】
例えば、図９４に示すように、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延びる書き込みビット線ＷＢＬ１を配置し、その上部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置してもよい。
【０３７５】
このようなデバイス構造によれば、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ異なる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）に電気的に接続される。
【０３７６】
従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータを一度に読み出すことが可能になる。
【０３７７】
また、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端は、共通接続され、１つの読み出し選択スイッチＲＳＷ１に接続される。また、Ｙ方向に延びる書き込みビット線ＷＢＬ１は、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に共有される。このため、セルアレイ構造が複雑になることがない。
【０３７８】
また、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のチャネル幅がＹ方向（ロウ方向）の幅になるように、読み出し選択スイッチＲＳＷ１のレイアウトを決定することにより、読み出し選択スイッチＲＳＷ１のチャネル幅を広くすることができ、読み出し電流を増やして、読み出し動作の安定化を図ることができる。
【０３７９】
［平面構造］
図３１乃至図３４は、図３０のデバイス構造における各配線層のレイアウトを示したものである。なお、図３０の断面は、図３１乃至図３４におけるＸＸＸ−ＸＸＸ線に沿う断面に対応している。
【０３８０】
図３１は、第１配線層である読み出しワード線のレイアウトを示している。
素子領域４７には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１が配置される。読み出し選択スイッチＲＳＷ１のドレイン上には、コンタクトプラグ４２が配置され、ソース上には、コンタクトプラグ４６が配置される。
【０３８１】
なお、本例では、Ｘ方向（カラム方向）に隣接する２つの読み出し選択スイッチＲＳＷ１は、１つのソースを共有している。
【０３８２】
読み出し選択スイッチＲＳＷ１のドレインとソースの間のチャネル領域上には、読み出し選択スイッチＲＳＷ１のゲート、即ち、読み出しワード線ＲＷＬ１，ＲＷＬ２が配置される。読み出しワード線ＲＷＬ１，ＲＷＬ２は、Ｙ方向に延びている。
【０３８３】
図３２は、第２配線層であるソース線及び中間層のレイアウトを示している。
ソース線ＳＬ１は、素子領域４７上においては、Ｙ方向（ロウ方向）に延びているが、素子領域４７以外の領域において垂直に折り曲がり、Ｘ方向（カラム方向）に延びている。ソース線ＳＬ１は、コンタクトプラグ４６に接続される。本例では、Ｘ方向（カラム方向）に隣接する２つの読み出し選択スイッチＲＳＷ１は、１つのソース線ＳＬ１を共有している。
【０３８４】
ソース線ＳＬ１は、コンタクトプラグ４６を経由して、Ｘ方向に隣接する２つの読み出し選択スイッチＲＳＷ１に共有されるソースに接続される。中間層４３は、読み出し選択スイッチＲＳＷ１のドレイン上のコンタクトプラグ４２に接続される。中間層４３上には、コンタクトプラグ４４が配置される。
【０３８５】
図３３は、第３配線層である読み出しビット線及びＴＭＲ素子のレイアウトを示している。
読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）は、Ｘ方向に延びている。
【０３８６】
読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４上には、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置される。
【０３８７】
読み出しビット線ＲＢＬ１は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ１に共通に接続され、読み出しビット線ＲＢＬ２は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ２に共通に接続され、読み出しビット線ＲＢＬ３は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ３に共通に接続され、読み出しビット線ＲＢＬ４は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ４に共通に接続される。
【０３８８】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の磁化容易軸は、Ｘ方向を向いている。即ち、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｘ方向に長い長方形を有している。コンタクトプラグ４４上には、中間層４５Ａが配置される。
【０３８９】
図３４は、第４配線層である書き込みビット線のレイアウトを示している。
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４上及び中間層４５Ａ上には、方形パターンを有する上部電極４５が配置される。上部電極４５は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４上及び中間層４５Ａに接触している。
【０３９０】
また、上部電極４５の直上には、Ｙ方向に延びる書き込みビット線ＷＢＬ１，ＷＢＬ２が配置される。
【０３９１】
(6)   構造例８
構造例８は、構造例７の変形例であり、構造例７のＴＭＲ素子の磁化容易軸を９０°回転させた点にある。
【０３９２】
構造例７では、ＴＭＲ素子の磁化容易軸は、Ｘ方向（カラム方向）を向き、磁化困難軸は、Ｙ方向（ロウ方向）を向いていた。即ち、ＴＭＲ素子は、Ｘ方向に長い長方形を有していた。これに対し、構造例８では、ＴＭＲ素子の磁化容易軸は、Ｙ方向を向き、磁化困難軸は、Ｘ方向を向いている。即ち、構造例８は、ＴＭＲ素子がＹ方向に長い長方形を有している点に特徴を有する。
【０３９３】
磁気ランダムアクセスメモリの場合、基本的には、磁化困難軸に平行な方向に延びる書き込み線に流れる書き込み電流の向きを変えて、メモリセルにデータを書き込む（記憶層である自由層の磁化の向きを決定する）。
【０３９４】
従って、本例では、書き込み動作時、Ｘ方向に延びる書き込みビット線（読み出しビット線）に流れる書き込み電流の向きを制御することにより、メモリセルに書き込むデータを決定する。
【０３９５】
なお、一般的には、磁化困難軸（ＭＴＪの短軸に平行な方向）に延びる書き込み線を書き込みビット線と称している。
【０３９６】
▲１▼  回路構造
まず、回路構造について説明する。
図３５は、本発明の構造例８としての磁気ランダムアクセスメモリの主要部を示している。
【０３９７】
メモリセルアレイ１１は、Ｘ方向及びＹ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。Ｘ方向には、ｊ個のＴＭＲ素子１２が配置され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置される。
【０３９８】
Ｙ方向に配置された４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋは、１つのカラムを構成する。メモリセルアレイ１１は、ｎ個のカラムを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋは、１つのロウを構成する。メモリセルアレイ１１は、ｊ個のロウを有する。
【０３９９】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、例えば、ＭＯＳトランジスタから構成される読み出し選択スイッチＲＳＷ１を経由して、ソース線ＳＬｋ（ｋ＝１，・・・ｎ）に接続される。ソース線ＳＬｋは、Ｘ方向に延び、例えば、１カラム内に１本だけ設けられる。
【０４００】
ソース線ＳＬｋは、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチＣＳＷ１を経由して、接地点ＶＳＳに接続される。
【０４０１】
読み出し動作時、選択されたロウでは、読み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳＷ１がオン状態になる。また、選択されたカラムでは、カラム選択スイッチＣＳＷ１がオン状態となるため、ソース線ＳＬｋの電位は、接地電位ＶＳＳになる。即ち、選択されたロウ及び選択されたカラムの交点に位置する読み出しブロックＢＫｉｋ内のＴＭＲ素子１２のみに読み出し電流が流れる。
【０４０２】
なお、読み出し動作時、非選択のカラムでは、カラム選択スイッチＣＳＷ１がオフ状態であるため、非選択のカラムの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端は、互いに短絡された状態となる。
【０４０３】
この場合、非選択カラム内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＢＬ４（ｎ−１）＋２，ＢＬ４（ｎ−１）＋３，ＢＬ４（ｎ−１）＋４の電位が異なると、読み出し動作に影響を与えることもあるので、非選択カラム内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４の電位については、それぞれ同電位（例えば、接地電位）にしておく。
【０４０４】
また、読み出し動作時、非選択のロウでは、読み出し選択スイッチＲＳＷ１がオフ状態であるため、非選択のロウの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端についても、互いに短絡された状態となる。
【０４０５】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、４本の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配置される。
【０４０６】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一端は、カラム選択スイッチ（ＭＯＳトランジスタ）ＣＳＷ２を経由して、共通データ線３０Ａに接続される。共通データ線３０Ａは、読み出し回路（例えば、センスアンプ、セレクタ及び出力バッファを含む）２９Ｂに接続される。
【０４０７】
カラム選択スイッチＣＳＷ２には、カラム選択線信号ＣＬｉ（ｉ＝１，・・・ｎ）が入力される。カラムデコーダ２５Ｘ−１，・・・２５Ｘ−ｎは、カラム選択線信号ＣＬｉを出力する。
【０４０８】
本例では、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向（カラム方向）に延びており、書き込みビット線ＷＢＬ４（ｎ−１）＋１，ＷＢＬ４（ｎ−１）＋２，ＷＢＬ４（ｎ−１）＋３，ＷＢＬ４（ｎ−１）＋４としても機能する。
【０４０９】
書き込みビット線ＷＢＬ４（ｎ−１）＋１，ＷＢＬ４（ｎ−１）＋２，ＷＢＬ４（ｎ−１）＋３，ＷＢＬ４（ｎ−１）＋４の一端は、カラム選択スイッチＣＳＷ２及び共通データ線３０Ａを経由して、書き込みビット線ドライバ／シンカー２３ＡＲに接続され、その他端は、カラム選択スイッチＣＳＷ２及び共通データ線３０Ｂを経由して、書き込みビット線ドライバ／シンカー２３ＡＳに接続される。
【０４１０】
読み出しブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、これら４つのＴＭＲ素子に共有されるＹ方向（ロウ方向）に延びる１本の書き込みワード線ＷＷＬｉ（ｉ＝１，・・・ｊ）が配置される。書き込みワード線ＷＷＬｉは、１つのロウに１本だけ配置される。
【０４１１】
書き込みワード線ＷＷＬｉの一端は、ロウデコーダ及び書き込みワード線ドライバを含む回路ブロック２９ＡＸに接続され、その他端は、ロウデコーダ及び書き込みワード線シンカーを含む回路ブロック３１Ｘに接続される。
【０４１２】
書き込み動作時には、回路ブロック２９ＡＸ，３１Ｘが動作状態となる。そして、書き込みワード線ＷＷＬｉには、回路ブロック２９ＡＸから回路ブロック３１Ｘに向う方向に、書き込み電流が流れる。
【０４１３】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉは、１つのロウ内に１本だけ配置され、Ｙ方向に配置される複数のブロックＢＫｊｋに共通となっている。
【０４１４】
例えば、１つのカラムが４つのブロックから構成される場合、読み出しワード線ＲＷＬｉの数は、４本となる。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、その一端は、ロウデコーダ及び読み出しワード線ドライバを含む回路ブロック２３Ｂ−ｉに接続される。
【０４１５】
カラムデコーダ２５Ｘ−ｎは、書き込み動作時、カラムアドレス信号に基づいて、複数のカラムのうちの１つを選択する。書き込みビット線ドライバ／シンカー２３ＡＲ，２３ＡＳは、選択されたカラム内の書き込みビット線ＷＢＬ４（ｎ−１）＋１，ＷＢＬ４（ｎ−１）＋２，ＷＢＬ４（ｎ−１）＋３，ＷＢＬ４（ｎ−１）＋４に、書き込みデータに応じた向きの書き込み電流を供給する。
【０４１６】
カラムデコーダ２５Ｘ−ｎは、読み出し動作時、カラムアドレス信号に基づいて、複数のカラムのうちの１つを選択する。同様に、ロウデコーダ及び読み出しワード線ドライバを含む回路ブロック２３Ｂ−ｉは、選択されたロウ内の読み出しワード線ＲＷＬｉに読み出し電圧（＝“Ｈ”）を供給する。
【０４１７】
カラムデコーダ３２は、読み出し動作時、カラムアドレス信号ＣＳＬ１，・・・ＣＳＬｊに基づいて、複数のカラムのうちの１つを選択し、選択されたカラム内に配置されるカラム選択スイッチＣＳＷ１をオン状態にする。
【０４１８】
本例の磁気ランダムアクセスメモリでは、読み出しブロック内の複数のＴＭＲ素子の一端は、共通接続され、その他端は、それぞれ異なる読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。
【０４１９】
従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子のデータを一度に読み出すことができる。
【０４２０】
また、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、書き込みビット線ＷＢＬ４（ｎ−１）＋１，ＷＢＬ４（ｎ−１）＋２，ＷＢＬ４（ｎ−１）＋３，ＷＢＬ４（ｎ−１）＋４としても機能する。即ち、書き込みビット線としてのみ機能する配線をセルアレイ内に別途設ける必要がないため、セルアレイ構造を簡略化できる。
【０４２１】
▲２▼  デバイス構造
次に、デバイス構造について説明する。
[1]  断面構造
図３６は、本発明の構造例８としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０４２２】
なお、図３６に示される要素には、図３５の回路の要素と対応がとれるように、図３５と同じ符号が付してある。
【０４２３】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１が配置される。読み出し選択スイッチＲＳＷ１のチャネル幅は、Ｙ方向（ロウ方向）の幅となっており、チャネル長は、Ｘ方向（カラム方向）の長さとなっている。
【０４２４】
通常、読み出し選択スイッチは、ＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下に配置される。また、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｙ方向に並んで配置される。つまり、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下の領域は、Ｘ方向に短く、Ｙ方向に長くなっている。
【０４２５】
従って、読み出し選択スイッチＲＳＷ１のチャネル幅を、Ｙ方向（カラム方向）の幅とすれば、読み出し選択スイッチＲＳＷ１のチャネル幅を広くすることができ、読み出し電流を増やして、読み出し動作の安定化を図ることができる。
【０４２６】
読み出し選択スイッチＲＳＷ１のソースは、コンタクトプラグを介してソース線ＳＬ１に接続される。ソース線ＳＬ１は、例えば、Ｘ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部のカラム選択スイッチを経由して、接地点ＶＳＳに接続される。
【０４２７】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬ１となっている。読み出しワード線ＲＷＬ１は、Ｙ方向に延びている。読み出し選択スイッチＲＳＷ１上には、Ｙ方向に並んだ４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置されている。
【０４２８】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、上端）は、上部電極４５に共通に接続される。コンタクトプラグ４２，４４及び中間層４３，４５Ａは、上部電極４５と読み出し選択スイッチＲＳＷ１のドレインとを電気的に接続する。
【０４２９】
本例では、上部電極４５と読み出し選択スイッチＲＳＷ１とのコンタクト部は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２とＴＭＲ素子ＭＴＪ３，ＭＴＪ４との間の領域に設けられている。このように、上部電極４５のコンタクト部に対して、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を左右均等に配置すれば、配線抵抗などによる読み出し動作時のノイズを最小限に抑えることができる。
【０４３０】
なお、中間層４５Ａは、上部電極４５と一体化してもよい。即ち、中間層４５Ａと上部電極４５は、同一材料で同時に形成することもできる。この場合、図３６のデバイスは、図９５に示すようになる。
【０４３１】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、下端）は、読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みビット線ＷＢＬ１，ＷＢＬ２，ＷＢＬ３，ＷＢＬ４）に電気的に接続される。読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４は、Ｘ方向（カラム方向）に延びている。
【０４３２】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４が設けられる。
【０４３３】
書き込みワード線ＷＷＬ１は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直上であって、かつ、その近傍に配置される。書き込みワード線ＷＷＬ１は、Ｙ方向（ロウ方向）に延びている。
【０４３４】
本例では、読み出しブロックを構成する４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、１本の書き込みワード線ＷＷＬ１が設けられている。但し、これに代えて、例えば、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積み重ね、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対応させて、４本の書き込みワード線を設けてもよい。
【０４３５】
また、本例では、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｙ方向に延びる書き込みワード線ＷＷＬ１を配置し、その下部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置している。
【０４３６】
しかし、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対する書き込みワード線ＷＷＬ１と読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４との位置関係は、これに限定されない。
【０４３７】
例えば、図９６に示すように、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延びる書き込みワード線ＷＷＬ１を配置し、その上部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置してもよい。
【０４３８】
このようなデバイス構造によれば、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ異なる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みビット線ＷＢＬ１，ＷＢＬ２，ＷＢＬ３，ＷＢＬ４）に電気的に接続される。
【０４３９】
従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータを一度に読み出すことが可能になる。
【０４４０】
また、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端は、共通接続され、１つの読み出し選択スイッチＲＳＷ１に接続される。また、Ｙ方向に延びる書き込みワード線ＷＷＬ１は、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に共有される。このため、セルアレイ構造が複雑になることがない。
【０４４１】
また、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のチャネル幅がＹ方向（ロウ方向）の幅になるように、読み出し選択スイッチＲＳＷ１のレイアウトを決定することにより、読み出し選択スイッチＲＳＷ１のチャネル幅を広くすることができ、読み出し電流を増やして、読み出し動作の安定化を図ることができる。
【０４４２】
［平面構造］
図３７乃至図４０は、図３６のデバイス構造における各配線層のレイアウトを示したものである。なお、図３６の断面は、図３７乃至図４０におけるＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面に対応している。
【０４４３】
図３７は、第１配線層である読み出しワード線のレイアウトを示している。  素子領域４７には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１が配置される。読み出し選択スイッチＲＳＷ１のドレイン上には、コンタクトプラグ４２が配置され、ソース上には、コンタクトプラグ４６が配置される。
【０４４４】
なお、本例では、Ｘ方向（カラム方向）に隣接する２つの読み出し選択スイッチＲＳＷ１は、１つのソースを共有している。
【０４４５】
読み出し選択スイッチＲＳＷ１のドレインとソースの間のチャネル領域上には、読み出し選択スイッチＲＳＷ１のゲート、即ち、読み出しワード線ＲＷＬ１，ＲＷＬ２が配置される。読み出しワード線ＲＷＬ１，ＲＷＬ２は、Ｙ方向に延びている。
【０４４６】
図３８は、第２配線層であるソース線及び中間層のレイアウトを示している。
ソース線ＳＬ１は、素子領域４７上においては、Ｙ方向（ロウ方向）に延びているが、素子領域４７以外の領域において垂直に折り曲がり、Ｘ方向（カラム方向）に延びている。ソース線ＳＬ１は、コンタクトプラグ４６に接続される。本例では、Ｘ方向（カラム方向）に隣接する２つの読み出し選択スイッチＲＳＷ１は、１つのソース線ＳＬ１を共有している。
【０４４７】
ソース線ＳＬ１は、コンタクトプラグ４６を経由して、Ｘ方向に隣接する２つの読み出し選択スイッチＲＳＷ１に共有されるソースに接続される。中間層４３は、読み出し選択スイッチＲＳＷ１のドレイン上のコンタクトプラグ４２に接続される。中間層４３上には、コンタクトプラグ４４が配置される。
【０４４８】
図３９は、第３配線層である読み出しビット線及びＴＭＲ素子のレイアウトを示している。
読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みビット線ＷＢＬ１，ＷＢＬ２，ＷＢＬ３，ＷＢＬ４）は、Ｘ方向に延びている。
【０４４９】
読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４上には、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置される。
【０４５０】
読み出しビット線ＲＢＬ１は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ１に共通に接続され、読み出しビット線ＲＢＬ２は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ２に共通に接続され、読み出しビット線ＲＢＬ３は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ３に共通に接続され、読み出しビット線ＲＢＬ４は、Ｘ方向に配置されるＴＭＲ素子ＭＴＪ４に共通に接続される。
【０４５１】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の磁化容易軸は、Ｙ方向を向いている。即ち、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｙ方向に長い長方形を有している。コンタクトプラグ４４上には、中間層４５Ａが配置される。
【０４５２】
図４０は、第４配線層である書き込みワード線のレイアウトを示している。  ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４上及び中間層４５Ａ上には、方形パターンを有する上部電極４５が配置される。上部電極４５は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４上及び中間層４５Ａに接触している。
【０４５３】
また、上部電極４５の直上には、Ｙ方向に延びる書き込みワード線ＷＷＬ１，ＷＷＬ２が配置される。
【０４５４】
(7)   構造例９，１０，１１
次に、構造例７を改良した構造例９，１０，１１について説明する。
【０４５５】
▲１▼  構造例９
図４１は、本発明の構造例９としての磁気ランダムアクセスメモリの主要部を示している。
構造例９の特徴は、読み出し時に、読み出しブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の一端にバイアス電位ＶＣを与えるようにした点にある。
【０４５６】
即ち、構造例７（図２９）では、ソース線ＳＬｉは、カラム選択スイッチＣＳＷ１を経由して、接地点ＶＳＳに接続されている。従って、構造例７では、読み出し動作時には、読み出し回路２９Ｂでバイアス電位ＶＣを生成し、読み出し電流は、読み出し回路２９ＢからＴＭＲ素子１２に与えている。
【０４５７】
これに対し、構造例９では、読み出しブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の一端に共通接続されるソース線ＳＬｉは、カラム選択スイッチＣＳＷ１を経由して、バイアス線３４に接続される。
【０４５８】
従って、読み出し動作時、バイアス線３４にバイアス電位ＶＣを与え、読み出し電流を、バイアス線３４からＴＭＲ素子１２に与えることができる。なお、読み出し動作以外の時（例えば、書き込み動作時など）、バイアス線３４には、接地電位ＶＳＳが与えられる。
【０４５９】
このように、構造例９では、ソース線ＳＬｉの電位を変えることができるように構成されている。従って、例えば、読み出し動作時、ソース線ＳＬｉからＴＭＲ素子１２にバイアス電位ＶＣを与え、読み出しブロックＢＫｉｋ内のＴＭＲ素子１２に読み出し電流を流すことができる。
【０４６０】
▲２▼  構造例１０
図４２は、本発明の構造例１０としての磁気ランダムアクセスメモリの主要部を示している。
構造例１０の特徴は、メモリセルアレイの１つのカラムに１つの書き込みワード線ドライバを設けた点にある。
【０４６１】
構造例７（図２９）では、書き込みワード線ドライバ２３ＡＸは、メモリセルアレイ１１の全てのカラムに共通に１つだけ設けられ、共通データ線（共通ドライバ線）３０に接続されている。しかし、この場合、書き込みワード線ドライバと書き込みワード線との間には、抵抗を有する要素、即ち、共通データ線及びロウ選択スイッチが接続されるため、それらによる電圧降下が大きくなり、書き込み電流が小さくなる。
【０４６２】
そこで、構造例１０では、メモリセルアレイ１１の１つのカラムに１つの書き込みワード線ドライバ３３−１，・・・３３−ｎを設けている。
【０４６３】
即ち、メモリセルアレイ１１の各カラムにおいて、カラム選択スイッチＣＳＷ２と書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４との間に、書き込みワード線ドライバ３３−１，・・・３３−ｎを接続している。
【０４６４】
この場合、書き込みワード線ドライバ３３−１，・・・３３−ｎは、書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４のみ駆動すればよい。
【０４６５】
従って、書き込みワード線ドライバ３３−１，・・・３３−ｎの駆動力を小さくできると共に、低消費電力化及び高速動作化にも貢献できる。
【０４６６】
なお、読み出し電流は、書き込み電流に比べて、はるかに小さいため、カラム選択スイッチＣＳＷ２の駆動力も、大きくする必要がない。
【０４６７】
書き込みワード線ドライバ３３−１，・・・３３−ｎは、カラムデコーダ２５Ｘ−１，・・・２５Ｘ−ｎの出力信号（ワード線イネーブル信号）ＷＬＥＮ１，・・・ＷＬＥＮ４により制御される。即ち、書き込み動作時、カラムデコーダ２５Ｘ−１，・・・２５Ｘ−ｎは、活性化され、１つのカラムを選択する。選択されたカラムでは、出力信号（ワード線イネーブル信号）ＷＬＥＮ１，・・・ＷＬＥＮ４のうちの１つが“Ｈ”となる。
【０４６８】
また、構造例７では、カラム選択スイッチＣＳＷ２は、書き込み動作時にのみ活性化されるカラムデコーダ２５Ｘ−１，・・・２５Ｘ−ｎの出力信号により制御されていたが、構造例１０では、カラムデコーダ及び読み出しカラム選択線ドライバを含む回路ブロック３２の出力信号により制御される。
【０４６９】
即ち、カラム選択スイッチ（ＭＯＳトランジスタ）ＣＳＷ２のゲートは、カラム選択線ＣＳＬ１，・・・ＣＳＬｊに接続されるため、カラム選択スイッチＣＳＷ２は、カラム選択スイッチＣＳＷ１と同じ動作を行う。
【０４７０】
このような構造にした理由は、構造例１０では、書き込みワード線ドライバ３３−１，・・・３３−ｎがカラムごとに設けられるため、書き込み動作時には、全ての書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４を共通データ線３０から切り離す必要があるためである。
【０４７１】
即ち、ロウデコーダ及び読み出しワード線ドライバを含む回路ブロック２３Ｂ−１，・・・２３Ｂ−ｊは、読み出し動作時のみに活性化されるため、書き込み動作時には、全てのカラムのカラム選択スイッチＣＳＷ２は、オフ状態となり、全ての書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４は、共通データ線３０から切り離される。
【０４７２】
▲３▼  構造例１１
図４３は、本発明の構造例１１としての磁気ランダムアクセスメモリの主要部を示している。
構造例１１の特徴は、読み出しブロック内に、新たに、ＭＯＳトランジスタから構成されるブロック選択スイッチＢＳＷを設け、読み出し動作時に、選択されたロウ及びカラムに属する読み出しブロックのみを読み出しビット線に電気的に接続するようにした点にある。
【０４７３】
このような構造では、メモリセルの大きさが大きくなるため、メモリセルの高集積化には不利となる。しかし、セルアレイ構造の一例として、以下に説明することにする。
【０４７４】
ブロック選択スイッチ（ＭＯＳトランジスタ）ＢＳＷのゲートは、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続され、ブロック選択スイッチＢＳＷは、ロウアドレス信号により制御される。つまり、読み出し動作時、選択されたロウに属する読み出しブロックＢｉｋ内のブロック選択スイッチＢＳＷのみがオン状態となる。
【０４７５】
構造例１１を採用した場合、読み出し動作時、非選択のロウでは、読み出し選択スイッチＲＳＷ１がオフ状態であるため、非選択のロウの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端は、互いに短絡される。しかし、同時に、非選択のロウの読み出しブロックＢｉｋ内のブロック選択スイッチＢＳＷも、オフ状態となる。
【０４７６】
従って、読み出し動作時、選択されたカラム内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４には、選択された読み出しブロックＢＫｉｋ内のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のみが電気的に接続される。
【０４７７】
(8)   構造例１２
構造例１２は、１つの読み出しブロックが４つのＴＭＲ素子から構成される場合の例を示している。構造例１２は、構造例７と比べると、書き込みワード線に流れる書き込み電流の向きを一定とし、書き込みビット線に流れる書き込み電流の向きを変えた点に特徴を有する。
【０４７８】
▲１▼  回路構造
まず、回路構造について説明する。
図４４は、本発明の構造例１２としての磁気ランダムアクセスメモリの主要部を示している。
【０４７９】
メモリセルアレイ１１は、Ｘ方向及びＹ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。メモリセルアレイ１１は、Ｘ方向に配置される４×ｊ個のＴＭＲ素子１２と、Ｙ方向に配置されるｎ個のＴＭＲ素子１２とからなるセルアレイ構造を有する。
【０４８０】
Ｘ方向に配置される４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝０，１，・・・ｊ、ｋ＝０，１，・・・ｎ）を構成している。１つのロウは、Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋにより構成される。メモリセルアレイ１１は、ｎ個のロウを有する。また、１つのカラムは、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋにより構成される。メモリセルアレイ１１は、ｊ個のカラムを有する。
【０４８１】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、例えば、ＭＯＳトランジスタから構成される読み出し選択スイッチＲＳＷを経由して、ソース線ＳＬｉ（ｉ＝０，１，・・・ｊ）に接続される。ソース線ＳＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。
【０４８２】
ソース線ＳＬｉは、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチ２９Ｃを経由して、接地点に接続される。
【０４８３】
読み出し動作時、選択されたロウでは、読み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳＷがオン状態になる。また、選択されたカラムでは、カラム選択スイッチ２９Ｃがオン状態となるため、ソース線ＳＬｉの電位は、接地電位になる。即ち、選択されたロウ及び選択されたカラムの交点に位置する読み出しブロックＢＫｉｋ内のＴＭＲ素子１２のみに読み出し電流が流れる。
【０４８４】
なお、読み出し時、非選択のカラムでは、カラム選択スイッチ２９Ｃがオフ状態であるため、非選択のカラムの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端は、互いに短絡された状態となる。
【０４８５】
この場合、非選択カラム内の読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４の電位が異なると、読み出し動作に影響を与えることもあるので、非選択カラム内の読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４の電位については、それぞれ同電位（例えば、接地電位）にしておく。
【０４８６】
読み出し動作時、非選択のロウでは、読み出し選択スイッチＲＳＷがオフ状態であるため、非選択のロウの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端についても、互いに短絡された状態となる。
【０４８７】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、１つのカラム内には、４本の読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４が配置される。
【０４８８】
読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４は、Ｙ方向に延び、その一端は、カラム選択スイッチ（ＭＯＳトランジスタ）２９Ｃを経由して、共通データ線３０に接続される。共通データ線３０は、読み出し回路（例えば、センスアンプ、セレクタ及び出力バッファを含む）２９Ｂに接続される。
【０４８９】
カラム選択スイッチ２９Ｃには、カラム選択線信号ＣＳＬｉ（ｉ＝０，１，・・・ｊ）が入力される。カラムデコーダ３２は、カラム選択線信号ＣＳＬｉを出力する。
【０４９０】
本例では、読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４は、書き込みビット線としても機能する。
【０４９１】
即ち、読み出し／書き込みビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４の一端は、カラムデコーダと書き込みビット線ドライバ／シンカーを含む回路ブロック２９Ａに接続され、その他端は、カラムデコーダと書き込みビット線ドライバ／シンカーを含む回路ブロック３１に接続される。
【０４９２】
書き込み動作時には、回路ブロック２９Ａ，３１が動作状態となる。そして、読み出し／書き込みビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４には、書き込みデータに応じて、回路ブロック２９Ａに向う方向又は回路ブロック３１に向う方向に、書き込み電流が流れる。
【０４９３】
読み出しブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、Ｘ方向に延びる書き込みワード線ＷＷＬｋ（ｋ＝１、・・・ｎ）が配置される。本例では、Ｘ方向に延びる書き込みワード線に関しては、１ロウ内に１本のみ配置している。
【０４９４】
書き込みワード線ＷＷＬｋの一端は、書き込みワード線ドライバ２３Ａ−ｋに接続され、その他端は、書き込みワード線シンカー２４−ｋに接続される。
【０４９５】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲート及びブロック選択スイッチ（ＭＯＳトランジスタ）ＢＳＷのゲートは、共に、読み出しワード線ＲＷＬｋ（ｋ＝１，・・・ｎ）に接続される。読み出しワード線ＲＷＬｋは、１つのロウ内に１本だけ配置され、Ｘ方向に配置される複数のブロックＢＫｊｋに共通となっている。
【０４９６】
ロウデコーダ２５−ｋ（ｋ＝１，・・・ｎ）は、書き込み動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。書き込みワード線ドライバ２３Ａ−ｋは、選択されたロウ内の書き込みワード線ＷＷＬｋに書き込み電流を供給する。書き込み電流は、書き込みワード線シンカー２４−ｋに吸収される。
【０４９７】
ロウデコーダ２５−ｋは、読み出し動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。読み出しワード線ドライバ２３Ｂ−ｋは、選択されたロウ内の読み出しワード線ＲＷＬｋに読み出し電圧（＝“Ｈ”）を供給する。
【０４９８】
本例の磁気ランダムアクセスメモリでは、１つのカラムは、複数の読み出しブロックから構成され、各読み出しブロック内の複数のＴＭＲ素子は、それぞれ異なる読み出しビット線に接続されている。従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子のデータを一度に読み出すことができる。
【０４９９】
また、読み出しブロック内の複数のＴＭＲ素子の一端は、共通接続される。また、読み出しビット線は、書き込みビット線としても機能し、書き込みビット線としてのみ機能する配線をセルアレイ内に設ける必要がない。このため、セルアレイ構造を簡略化できる。
【０５００】
▲２▼  デバイス構造
次に、デバイス構造について説明する。
[1]  断面構造
図４５は、本発明の構造例１２としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０５０１】
なお、図４５に示される要素には、図４４の回路の要素と対応がとれるように、図４４と同じ符号が付してある。また、図４５の断面構造においては、図４４におけるブロック選択トランジスタＢＳＷを省略している。
【０５０２】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが配置される。読み出し選択スイッチＲＳＷ１のソースは、コンタクトプラグ４６を介してソース線ＳＬ１に接続される。ソース線ＳＬ１は、例えば、Ｙ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部のカラム選択スイッチを経由して、接地点ＶＳＳに接続される。
【０５０３】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、読み出しワード線ＲＷＬ１となっている。読み出しワード線ＲＷＬ１は、Ｘ方向に延びている。読み出し選択スイッチＲＳＷ１上には、Ｙ方向に並んだ４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置されている。
【０５０４】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、上端）は、上部電極４５に共通に接続される。コンタクトプラグ４２，４４及び中間層４３は、上部電極４５と読み出し選択スイッチＲＳＷ１のドレインとを電気的に接続する。
【０５０５】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、下端）は、読み出しビット線（書き込みビット線）ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に電気的に接続される。読み出しビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、Ｙ方向（カラム方向）に延びている。
【０５０６】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出しビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出しビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が設けられる。
【０５０７】
書き込みワード線ＷＷＬ１は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直上であって、かつ、その近傍に配置される。書き込みワード線ＷＷＬ１は、Ｘ方向（ロウ方向）に延びている。
【０５０８】
本例では、読み出しブロックを構成する４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、１本の書き込みワード線ＷＷＬ１が設けられている。但し、これに代えて、例えば、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積み重ね、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対応させて、４本の書き込みワード線を設けてもよい。
【０５０９】
また、本例では、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｘ方向に延びる書き込みワード線ＷＷＬ１を配置し、その下部に、Ｙ方向に延びる読み出しビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４を配置している。
【０５１０】
但し、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対する書き込みワード線ＷＷＬ１と読み出しビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４との位置関係は、これに限定されるものではない。
【０５１１】
例えば、図９７に示すように、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｘ方向に延びる書き込みワード線ＷＷＬ１を配置し、その上部に、Ｙ方向に延びる読み出しビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４を配置してもよい。
【０５１２】
このようなデバイス構造によれば、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ異なる読み出しビット線（書き込みビット線）ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。
【０５１３】
従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータを一度に読み出すことが可能になる。
【０５１４】
また、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端は、共通接続され、１つの読み出し選択スイッチＲＳＷに接続される。また、Ｘ方向に延びる書き込みワード線ＷＷＬ１は、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に共有される。このため、セルアレイ構造が複雑になることがない。
【０５１５】
［平面構造］
図４６は、図４５のデバイス構造において、ＴＭＲ素子、書き込みワード線及び読み出しビット線（書き込みビット線）の位置関係を示している。
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の上部電極４５は、例えば、方形パターンを有し、その一部分に、コンタクトプラグに対するコンタクト領域が設けられている。
【０５１６】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｘ方向に配置され、その磁化容易軸は、Ｘ方向を向いている。即ち、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｘ方向に長い長方形を有している。
【０５１７】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、書き込みワード線ＷＷＬ１と読み出しビット線（書き込みビット線）ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４との交点に配置される。
【０５１８】
(9)   その他
構造例１〜１２では、磁気ランダムアクセスメモリの読み出し選択スイッチ、ロウ選択スイッチ、カラム選択スイッチ及びブロック選択スイッチとしては、ＭＯＳトランジスタを用いることを前提としたが、これ以外のスイッチ素子、例えば、ＭＩＳ(Metal Insulator Semiconductor)トランジスタ(MOSFETを含む)、ＭＥＳ(Metal Semiconductor)トランジスタ、接合(Junction)トランジスタ、バイポーラトランジスタ又はダイオードを読み出し選択スイッチとして用いることもできる。
【０５１９】
３．  ＴＭＲ素子の構造例
図４７乃至図４９は、ＴＭＲ素子の構造例を示している。
図４７の例に示すＴＭＲ素子は、最も基本的な構造であり、２つの強磁性層とこれらに挟まれるトンネルバリア層を有する。
【０５２０】
２つの強磁性層のうち、磁化の向きが固定される固定層（ピン層）には、磁化の向きを固定するための反強磁性層が付加される。２つの強磁性層のうち、磁化の向きを自由に変えることができる自由層（記憶層）は、書き込みワード線と書き込みビット線によって作られる合成磁界により、磁化の向きが決定される。
【０５２１】
図４８の例に示すＴＭＲ素子は、図４７の例のＴＭＲ素子に比べて、バイアス電圧を増大させることを目的に、ＴＭＲ素子内に２つのトンネルバリア層を設けたものである。
【０５２２】
図４８のＴＭＲ素子は、図４７のＴＭＲ素子を２個直列接続した構造（ダブルジャンクション構造）を有する、と言うこともできる。
【０５２３】
本例では、ＴＭＲ素子は、３つの強磁性層を有し、それらの間には、トンネルバリア層が配置される。両端の２つの強磁性層（ピン層）には、それぞれ反強磁性層が付加されている。３つの強磁性層のうち、磁化の向きを自由に変えることができる自由層（記憶層）は、真ん中の強磁性層となっている。
【０５２４】
図４９の例に示すＴＭＲ素子は、図４７の例のＴＭＲ素子に比べて、記憶層としての強磁性層内における磁力線を閉じ易くしたものである。
【０５２５】
本例のＴＭＲ素子は、図４７のＴＭＲ素子の記憶層を、２つの強磁性層とそれらの間に挟まれる非磁性金属層（例えば、アルミニウム）とから構成される記憶層に代えたものと言うことができる。
【０５２６】
ＴＭＲ素子の記憶層が、２つの強磁性層と、それらの間に挟まれる非磁性金属層とからなる３層構造を有することにより、記憶層を構成する２つの強磁性層内で磁力線が閉じ易くなる。即ち、記憶層を構成する２つの強磁性層内に反磁界成分が発生することを防止できるため、ＭＲ比の向上などを実現できる。
【０５２７】
以上、ＴＭＲ素子の構造例について説明したが、本発明（回路構造、デバイス構造、読み出し動作原理、読み出し回路及び製造方法）に関しては、ＴＭＲ素子の構造は、特に、限定されるものではない。上述した３つの構造例は、単に、ＴＭＲ素子の構造の代表例として、示したに過ぎない。
【０５２８】
４．  周辺回路の回路例
以下、書き込みワード線ドライバ／シンカーの回路例、書き込みビット線ドライバ／シンカーの回路例、読み出しワード線ドライバの回路例、ロウデコーダの回路例、カラムデコーダの回路例、及び、読み出し回路（センスアンプを含む）の回路例について、順次、説明する。
【０５２９】
(1)   書き込みドライバ／シンカー
▲１▼  構造例１，２，４，６の場合
図５０は、構造例１，２，４，６に適用される書き込みワード線ドライバ／シンカーの回路例を示している。
読み出しブロックは、４つのＴＭＲ素子から構成され、これら４つのＴＭＲ素子は、カラムアドレス信号の下位２ビットＣＡ０，ＣＡ１により選択されるものと仮定する。同図では、書き込みワード線シンカーについては、１ロウ分のみを示している。
【０５３０】
書き込みワード線ドライバ２３Ａは、ＰチャネルＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４及びＮＡＮＤゲート回路ＮＤ１，ＮＤ２，ＮＤ３，ＮＤ４を含んでいる。書き込みワード線シンカー２４−ｎは、ＮチャネルＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ３，ＱＮ４から構成される。
【０５３１】
ＰチャネルＭＯＳトランジスタＱＰ１のソースは、電源端子ＶＤＤに接続され、そのドレインは、共通データ線（共通ドライバ線）３０及びロウ選択スイッチＲＳＷ２を経由して、書き込みワード線ＷＷＬ４（ｎ−１）＋１の一端に接続される。ＮＡＮＤゲート回路ＮＤ１の出力端子は、ＰチャネルＭＯＳトランジスタＱＰ１のゲートに接続される。ＮチャネルＭＯＳトランジスタＱＮ１のソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みワード線ＷＷＬ４（ｎ−１）＋１の他端に接続される。
【０５３２】
ＮＡＮＤゲート回路ＮＤ１の出力信号が“０”のとき、選択されたロウ（ロウ選択スイッチＲＳＷ２がオン状態となるロウ）内の書き込みワード線ＷＷＬ４（ｎ−１）＋１に書き込み電流が流れる。
【０５３３】
ＰチャネルＭＯＳトランジスタＱＰ２のソースは、電源端子ＶＤＤに接続され、そのドレインは、共通データ線（共通ドライバ線）３０及びロウ選択スイッチＲＳＷ２を経由して、書き込みワード線ＷＷＬ４（ｎ−１）＋２の一端に接続される。ＮＡＮＤゲート回路ＮＤ２の出力端子は、ＰチャネルＭＯＳトランジスタＱＰ２のゲートに接続される。ＮチャネルＭＯＳトランジスタＱＮ２のソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みワード線ＷＷＬ４（ｎ−１）＋２の他端に接続される。
【０５３４】
ＮＡＮＤゲート回路ＮＤ２の出力信号が“０”のとき、選択されたロウ（ロウ選択スイッチＲＳＷ２がオン状態となるロウ）内の書き込みワード線ＷＷＬ４（ｎ−１）＋２に書き込み電流が流れる。
【０５３５】
ＰチャネルＭＯＳトランジスタＱＰ３のソースは、電源端子ＶＤＤに接続され、そのドレインは、共通データ線（共通ドライバ線）３０及びロウ選択スイッチＲＳＷ２を経由して、書き込みワード線ＷＷＬ４（ｎ−１）＋３の一端に接続される。ＮＡＮＤゲート回路ＮＤ３の出力端子は、ＰチャネルＭＯＳトランジスタＱＰ３のゲートに接続される。ＮチャネルＭＯＳトランジスタＱＮ３のソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みワード線ＷＷＬ４（ｎ−１）＋３の他端に接続される。
【０５３６】
ＮＡＮＤゲート回路ＮＤ３の出力信号が“０”のとき、選択されたロウ（ロウ選択スイッチＲＳＷ２がオン状態となるロウ）内の書き込みワード線ＷＷＬ４（ｎ−１）＋３に書き込み電流が流れる。
【０５３７】
ＰチャネルＭＯＳトランジスタＱＰ４のソースは、電源端子ＶＤＤに接続され、そのドレインは、共通データ線（共通ドライバ線）３０及びロウ選択スイッチＲＳＷ２を経由して、書き込みワード線ＷＷＬ４（ｎ−１）＋４の一端に接続される。ＮＡＮＤゲート回路ＮＤ４の出力端子は、ＰチャネルＭＯＳトランジスタＱＰ４のゲートに接続される。ＮチャネルＭＯＳトランジスタＱＮ４のソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みワード線ＷＷＬ４（ｎ−１）＋４の他端に接続される。
【０５３８】
ＮＡＮＤゲート回路ＮＤ４の出力信号が“０”のとき、選択されたロウ（ロウ選択スイッチＲＳＷ２がオン状態となるロウ）内の書き込みワード線ＷＷＬ４（ｎ−１）＋４に書き込み電流が流れる。
【０５３９】
ＮＡＮＤゲート回路ＮＤ１，ＮＤ２，ＮＤ３，ＮＤ４には、書き込み信号ＷＲＩＴＥが入力される。書き込み信号ＷＲＩＴＥは、書き込み動作時に“Ｈ”となる。さらに、ＮＡＮＤゲート回路ＮＤ１，ＮＤ２，ＮＤ３，ＮＤ４には、それぞれ異なる下位カラムアドレス信号ＣＡ０，ｂＣＡ０，ＣＡ１，ｂＣＡ１が入力される。
【０５４０】
即ち、本例では、カラムアドレス信号ｂＣＡ０，ｂＣＡ１は、選択されたロウ内の４本の書き込みワード線（読み出しビット線）のうち、１本の書き込みワード線ＷＷＬ４（ｎ−１）＋１を選択するために用いられ、ＮＡＮＤ回路ＮＤ１に入力される。
【０５４１】
カラムアドレス信号ＣＡ０，ｂＣＡ１は、選択されたロウ内の４本の書き込みワード線（読み出しビット線）のうち、１本の書き込みワード線ＷＷＬ４（ｎ−１）＋２を選択するために用いられ、ＮＡＮＤ回路ＮＤ２に入力される。
【０５４２】
カラムアドレス信号ｂＣＡ０，ＣＡ１は、選択されたロウ内の４本の書き込みワード線（読み出しビット線）のうち、１本の書き込みワード線ＷＷＬ４（ｎ−１）＋３を選択するために用いられ、ＮＡＮＤ回路ＮＤ３に入力される。
【０５４３】
カラムアドレス信号ＣＡ０，ＣＡ１は、選択されたロウ内の４本の書き込みワード線（読み出しビット線）のうち、１本の書き込みワード線ＷＷＬ４（ｎ−１）＋４を選択するために用いられ、ＮＡＮＤ回路ＮＤ４に入力される。
【０５４４】
なお、ｂＣＡ０及びｂＣＡ１は、ＣＡ０及びＣＡ１のレベルを反転したレベルを有する反転信号である。
【０５４５】
このような書き込みワード線ドライバ／シンカーにおいては、書き込み動作時、書き込み信号ＷＲＩＴＥが“Ｈ”になり、例えば、４つのＮＡＮＤゲート回路ＮＤ１，ＮＤ２，ＮＤ３，ＮＤ４のうちの１つの出力信号が“Ｌ”となる。
【０５４６】
例えば、ＣＡ０及びＣＡ１が共に“０”の場合、ＮＡＮＤゲート回路ＮＤ１の入力信号が全て“１”となり、ＮＡＮＤゲート回路ＮＤ１の出力信号が“０”となる。その結果、ＰチャネルＭＯＳトランジスタＱＰ１がオン状態となり、書き込みワード線ＷＷＬ４（ｎ−１）＋１に書き込み電流が流れる。
【０５４７】
また、ＣＡ０が“１”、ＣＡ１が“０”の場合、ＮＡＮＤゲート回路ＮＤ２の入力信号が全て“１”となり、ＮＡＮＤゲート回路ＮＤ２の出力信号が“０”となる。その結果、ＰチャネルＭＯＳトランジスタＱＰ２がオン状態となり、書き込みワード線ＷＷＬ４（ｎ−１）＋２に書き込み電流が流れる。
【０５４８】
また、ＣＡ０が“０”、ＣＡ１が“１”の場合、ＮＡＮＤゲート回路ＮＤ３の入力信号が全て“１”となり、ＮＡＮＤゲート回路ＮＤ３の出力信号が“０”となる。その結果、ＰチャネルＭＯＳトランジスタＱＰ３がオン状態となり、書き込みワード線ＷＷＬ４（ｎ−１）＋３に書き込み電流が流れる。
【０５４９】
また、ＣＡ０及びＣＡ１が共に“１”の場合、ＮＡＮＤゲート回路ＮＤ４の入力信号が全て“１”となり、ＮＡＮＤゲート回路ＮＤ４の出力信号が“０”となる。その結果、ＰチャネルＭＯＳトランジスタＱＰ４がオン状態となり、書き込みワード線ＷＷＬ４（ｎ−１）＋４に書き込み電流が流れる。
【０５５０】
▲２▼  構造例７，９，１０，１１の場合
図５１は、構造例７，９，１０，１１に適用される書き込みビット線ドライバ／シンカーの回路例を示している。
書き込みビット線ドライバ／シンカー２９ＡＸは、ＰチャネルＭＯＳトランジスタＱＰ５，ＱＰ６、ＮチャネルＭＯＳトランジスタＱＮ５，ＱＮ６、ＮＡＮＤゲート回路ＮＤ５，ＮＤ６、ＡＮＤゲート回路ＡＤ１，ＡＤ２及びインバータＩＮＶ１，ＩＮＶ２から構成される。
【０５５１】
ＰチャネルＭＯＳトランジスタＱＰ５は、電源端子ＶＤＤと書き込みビット線ＷＢＬ１の一端との間に接続される。ＮＡＮＤゲート回路ＮＤ５の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ５のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ５は、書き込みビット線ＷＢＬ１の一端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ１の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ５のゲートに供給される。
【０５５２】
ＰチャネルＭＯＳトランジスタＱＰ６は、電源端子ＶＤＤと書き込みビット線ＷＢＬｊの一端との間に接続される。ＮＡＮＤゲート回路ＮＤ６の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ６のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ６は、書き込みビット線ＷＢＬｊの一端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ２の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ６のゲートに供給される。
【０５５３】
書き込みビット線ドライバ／シンカー３１Ｘは、ＰチャネルＭＯＳトランジスタＱＰ７，ＱＰ８、ＮチャネルＭＯＳトランジスタＱＮ７，ＱＮ８、ＮＡＮＤゲート回路ＮＤ７，ＮＤ８、ＡＮＤゲート回路ＡＤ３，ＡＤ４及びインバータＩＮＶ３，ＩＮＶ４から構成される。
【０５５４】
ＰチャネルＭＯＳトランジスタＱＰ７は、電源端子ＶＤＤと書き込みビット線ＷＢＬ１の他端との間に接続される。ＮＡＮＤゲート回路ＮＤ７の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ７のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ７は、書き込みビット線ＷＢＬ１の他端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ３の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ７のゲートに供給される。
【０５５５】
ＰチャネルＭＯＳトランジスタＱＰ８は、電源端子ＶＤＤと書き込みビット線ＷＢＬｊの他端との間に接続される。ＮＡＮＤゲート回路ＮＤ８の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ８のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ８は、書き込みビット線ＷＢＬｊの他端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ４の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ８のゲートに供給される。
【０５５６】
このような構成を有する書き込みビット線ドライバ／シンカー２９ＡＸ，３１Ｘにおいて、ＮＡＮＤゲート回路ＮＤ５の出力信号が“０”、ＡＮＤゲート回路ＡＤ３の出力信号が“１”のとき、書き込みビット線ＷＢＬ１には、書き込みビット線ドライバ／シンカー２９ＡＸから書き込みビット線ドライバ／シンカー３１Ｘへ向う書き込み電流が流れる。
【０５５７】
また、ＮＡＮＤゲート回路ＮＤ７の出力信号が“０”、ＡＮＤゲート回路ＡＤ１の出力信号が“１”のとき、書き込みビット線ＷＢＬ１には、書き込みビット線ドライバ／シンカー３１Ｘから書き込みビット線ドライバ／シンカー２９ＡＸへ向う書き込み電流が流れる。
【０５５８】
書き込みビット線ドライバ／シンカー２９ＡＸ，３１Ｘにおいては、書き込み動作時、書き込み信号ＷＲＩＴＥは、“１”となる。また、選択されたロウでは、ロウアドレス信号の全てのビットが“１”となる。従って、選択されたロウ内の書き込みビット線ＷＢＬｉ（ｉ＝１，・・・ｊ）には、書き込みデータＤＡＴＡの値に応じた向きを有する書き込み電流が流れる。
【０５５９】
選択されたロウ内の書き込みビット線ＷＢＬｉに流れる書き込み電流の向きは、書き込みデータＤＡＴＡの値に応じて決定される。
【０５６０】
例えば、書き込みビット線ＷＢＬ１が選択されているとき、書き込みデータＤＡＴＡが“１”であると、ＮＡＮＤゲート回路ＮＤ５の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ３の出力信号が“１”となる。その結果、書き込みビット線ＷＢＬ１には、書き込みビット線ドライバ／シンカー２９ＡＸから書き込みビット線ドライバ／シンカー３１Ｘへ向う書き込み電流が流れる。
【０５６１】
逆に、書き込みデータＤＡＴＡが“０”であると、ＮＡＮＤゲート回路ＮＤ７の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ１の出力信号が“１”となる。その結果、書き込みビット線ＷＢＬ１には、書き込みビット線ドライバ／シンカー３１Ｘから書き込みビット線ドライバ／シンカー２９ＡＸへ向う書き込み電流が流れる。
【０５６２】
▲３▼  構造例５の場合
図５２は、構造例５に適用される書き込みワード線ドライバを示している。
なお、構造例５における書き込みワード線シンカーについては、図５０に示す書き込みワード線シンカー２４−１，・・・２４−ｎと同じなので、その説明については、省略する。
【０５６３】
本例では、１ロウ分の書き込みワード線ドライバのみを示している。
書き込みワード線ドライバ３３−１は、書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４に接続されるＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４から構成される。
【０５６４】
ＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４は、電源端子ＶＤＤと書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４との間に接続され、ワード線イネーブル信号ＷＬＥＮにより制御される。ワード線イネーブル信号ＷＬＥＮは、ロウデコーダによりロウアドレス信号をデコードすることにより得られる信号である。
【０５６５】
▲４▼  構造例１２の場合
図５３は、構造例１２に適用される書き込みワード線ドライバ／シンカーの回路例を示している。
本例は、書き込みワード線ドライバとロウデコーダを一体化した場合の例である。
【０５６６】
書き込みワード線ドライバ２３Ａ−１及びロウデコーダ２５−１は、ＰチャネルＭＯＳトランジスタＱＰ９及びＮＡＮＤゲート回路ＮＤ９を含んでいる。書き込みワード線シンカー２４−１は、ＮチャネルＭＯＳトランジスタＱＮ９から構成される。
【０５６７】
ＰチャネルＭＯＳトランジスタＱＰ９のソースは、電源端子ＶＤＤに接続され、そのドレインは、書き込みワード線ＷＷＬ１の一端に接続される。ＮＡＮＤゲート回路ＮＤ９の出力端子は、ＰチャネルＭＯＳトランジスタＱＰ９のゲートに接続される。ＮチャネルＭＯＳトランジスタＱＮ９のソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みワード線ＷＷＬ１の他端に接続される。
【０５６８】
ＮＡＮＤゲート回路ＮＤ９の出力信号が“０”のとき、書き込みワード線ＷＷＬ１に書き込み電流が流れる。
【０５６９】
書き込みワード線ドライバ２３Ａ−ｎ及びロウデコーダ２５−ｎは、ＰチャネルＭＯＳトランジスタＱＰ１０及びＮＡＮＤゲート回路ＮＤ１０を含んでいる。書き込みワード線シンカー２４−ｎは、ＮチャネルＭＯＳトランジスタＱＮ１０から構成される。
【０５７０】
ＰチャネルＭＯＳトランジスタＱＰ１０のソースは、電源端子ＶＤＤに接続され、そのドレインは、書き込みワード線ＷＷＬｎの一端に接続される。ＮＡＮＤゲート回路ＮＤ１０の出力端子は、ＰチャネルＭＯＳトランジスタＱＰ１０のゲートに接続される。ＮチャネルＭＯＳトランジスタＱＮ１０のソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みワード線ＷＷＬｎに接続される。
【０５７１】
ＮＡＮＤゲート回路ＮＤ１０の出力信号が“０”のとき、書き込みワード線ＷＷＬｎに書き込み電流が流れる。ＮＡＮＤゲート回路ＮＡ９，ＮＡ１０には、書き込み信号ＷＲＩＴＥが入力される。書き込み信号ＷＲＩＴＥは、書き込み動作時に“Ｈ”となる。
【０５７２】
このような書き込みワード線ドライバ／シンカーにおいては、書き込み動作時、書き込み信号ＷＲＩＴＥが“Ｈ”になるため、例えば、ロウアドレス信号により選択されたロウ内のＮＡＮＤゲート回路ＮＤ９，ＮＤ１０の出力信号が“Ｌ”となる。その結果、選択されたロウ内の書き込みワード線ＷＷＬｋ（ｋ＝１，・・・ｎ）に書き込み電流が流れる。
【０５７３】
(2)   書き込みドライバ／シンカー
▲１▼  構造例１，２，４，５，６の場合
図５４は、構造例１，２，４，５，６に適用される書き込みビット線ドライバ／シンカーの回路例を示している。
書き込みビット線ドライバ／シンカー２９Ａは、ＰチャネルＭＯＳトランジスタＱＰ５，ＱＰ６、ＮチャネルＭＯＳトランジスタＱＮ５，ＱＮ６、ＮＡＮＤゲート回路ＮＤ５，ＮＤ６、ＡＮＤゲート回路ＡＤ１，ＡＤ２及びインバータＩＮＶ１，ＩＮＶ２から構成される。
【０５７４】
ＰチャネルＭＯＳトランジスタＱＰ５は、電源端子ＶＤＤと書き込みビット線ＷＢＬ１の一端との間に接続される。ＮＡＮＤゲート回路ＮＤ５の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ５のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ５は、書き込みビット線ＷＢＬ１の一端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ１の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ５のゲートに供給される。
【０５７５】
ＰチャネルＭＯＳトランジスタＱＰ６は、電源端子ＶＤＤと書き込みビット線ＷＢＬｊの一端との間に接続される。ＮＡＮＤゲート回路ＮＤ６の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ６のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ６は、書き込みビット線ＷＢＬｊの一端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ２の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ６のゲートに供給される。
【０５７６】
書き込みビット線ドライバ／シンカー３１は、ＰチャネルＭＯＳトランジスタＱＰ７，ＱＰ８、ＮチャネルＭＯＳトランジスタＱＮ７，ＱＮ８、ＮＡＮＤゲート回路ＮＤ７，ＮＤ８、ＡＮＤゲート回路ＡＤ３，ＡＤ４及びインバータＩＮＶ３，ＩＮＶ４から構成される。
【０５７７】
ＰチャネルＭＯＳトランジスタＱＰ７は、電源端子ＶＤＤと書き込みビット線ＷＢＬ１の他端との間に接続される。ＮＡＮＤゲート回路ＮＤ７の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ７のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ７は、書き込みビット線ＷＢＬ１の他端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ３の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ７のゲートに供給される。
【０５７８】
ＰチャネルＭＯＳトランジスタＱＰ８は、電源端子ＶＤＤと書き込みビット線ＷＢＬｊの他端との間に接続される。ＮＡＮＤゲート回路ＮＤ８の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ８のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ８は、書き込みビット線ＷＢＬｊの他端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ４の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ８のゲートに供給される。
【０５７９】
このような構成を有する書き込みビット線ドライバ／シンカー２９Ａ，３１において、ＮＡＮＤゲート回路ＮＤ５の出力信号が“０”、ＡＮＤゲート回路ＡＤ３の出力信号が“１”のとき、書き込みビット線ＷＢＬ１には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０５８０】
また、ＮＡＮＤゲート回路ＮＤ７の出力信号が“０”、ＡＮＤゲート回路ＡＤ１の出力信号が“１”のとき、書き込みビット線ＷＢＬ１には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０５８１】
書き込みビット線ドライバ／シンカー２９Ａ，３１においては、書き込み動作時、書き込み信号ＷＲＩＴＥは、“１”となる。また、選択されたカラムでは、上位カラムアドレス信号の全てのビットが“１”となる。従って、選択されたカラム内の書き込みビット線ＷＢＬｉ（ｉ＝１，・・・ｊ）には、書き込みデータＤＡＴＡの値に応じた向きを有する書き込み電流が流れる。
【０５８２】
選択されたカラム内の書き込みビット線ＷＢＬｉに流れる書き込み電流の向きは、書き込みデータＤＡＴＡの値に応じて決定される。
【０５８３】
例えば、書き込みビット線ＷＢＬ１が選択されているとき、書き込みデータＤＡＴＡが“１”であると、ＮＡＮＤゲート回路ＮＤ５の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ３の出力信号が“１”となる。その結果、書き込みビット線ＷＢＬ１には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０５８４】
逆に、書き込みデータＤＡＴＡが“０”であると、ＮＡＮＤゲート回路ＮＤ７の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ１の出力信号が“１”となる。その結果、書き込みビット線ＷＢＬ１には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０５８５】
▲２▼  構造例７，９，１１の場合
図５５は、構造例７，９，１１に適用される書き込みワード線ドライバ／シンカーの回路例を示している。
読み出しブロックは、４つのＴＭＲ素子から構成され、これら４つのＴＭＲ素子は、カラムアドレス信号の下位２ビットＣＡ０，ＣＡ１により選択されるものと仮定する。同図では、書き込みワード線シンカーについては、１ロウ分のみを示している。
【０５８６】
書き込みワード線ドライバ２３ＡＸは、ＰチャネルＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４及びＮＡＮＤゲート回路ＮＤ１，ＮＤ２，ＮＤ３，ＮＤ４を含んでいる。書き込みワード線シンカー２４Ｘ−ｎは、ＮチャネルＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ３，ＱＮ４から構成される。
【０５８７】
ＰチャネルＭＯＳトランジスタＱＰ１のソースは、電源端子ＶＤＤに接続され、そのドレインは、共通データ線（共通ドライバ線）３０及びカラム選択スイッチＣＳＷ２を経由して、書き込みワード線ＷＷＬ４（ｎ−１）＋１の一端に接される。ＮＡＮＤゲート回路ＮＤ１の出力端子は、ＰチャネルＭＯＳトランジスタＱＰ１のゲートに接続される。ＮチャネルＭＯＳトランジスタＱＮ１のソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みワード線ＷＷＬ４（ｎ−１）＋１の他端に接続される。
【０５８８】
ＮＡＮＤゲート回路ＮＤ１の出力信号が“０”のとき、選択されたカラム（カラム選択スイッチＣＳＷ２がオン状態となるカラム）内の書き込みワード線ＷＷＬ４（ｎ−１）＋１に書き込み電流が流れる。
【０５８９】
ＰチャネルＭＯＳトランジスタＱＰ２のソースは、電源端子ＶＤＤに接続され、そのドレインは、共通データ線（共通ドライバ線）３０及びカラム選択スイッチＣＳＷ２を経由して、書き込みワード線ＷＷＬ４（ｎ−１）＋２の一端に接続される。ＮＡＮＤゲート回路ＮＤ２の出力端子は、ＰチャネルＭＯＳトランジスタＱＰ２のゲートに接続される。ＮチャネルＭＯＳトランジスタＱＮ２のソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みワード線ＷＷＬ４（ｎ−１）＋２の他端に接続される。
【０５９０】
ＮＡＮＤゲート回路ＮＤ２の出力信号が“０”のとき、選択されたカラム（カラム選択スイッチＣＳＷ２がオン状態となるカラム）内の書き込みワード線ＷＷＬ４（ｎ−１）＋２に書き込み電流が流れる。
【０５９１】
ＰチャネルＭＯＳトランジスタＱＰ３のソースは、電源端子ＶＤＤに接続され、そのドレインは、共通データ線（共通ドライバ線）３０及びカラム選択スイッチＣＳＷ２を経由して、書き込みワード線ＷＷＬ４（ｎ−１）＋３の一端に接続される。ＮＡＮＤゲート回路ＮＤ３の出力端子は、ＰチャネルＭＯＳトランジスタＱＰ３のゲートに接続される。ＮチャネルＭＯＳトランジスタＱＮ３のソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みワード線ＷＷＬ４（ｎ−１）＋３の他端に接続される。
【０５９２】
ＮＡＮＤゲート回路ＮＤ３の出力信号が“０”のとき、選択されたカラム（カラム選択スイッチＣＳＷ２がオン状態となるカラム）内の書き込みワード線ＷＷＬ４（ｎ−１）＋３に書き込み電流が流れる。
【０５９３】
ＰチャネルＭＯＳトランジスタＱＰ４のソースは、電源端子ＶＤＤに接続され、そのドレインは、共通データ線（共通ドライバ線）３０及びカラム選択スイッチＣＳＷ２を経由して、書き込みワード線ＷＷＬ４（ｎ−１）＋４の一端に接続される。ＮＡＮＤゲート回路ＮＤ４の出力端子は、ＰチャネルＭＯＳトランジスタＱＰ４のゲートに接続される。ＮチャネルＭＯＳトランジスタＱＮ４のソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みワード線ＷＷＬ４（ｎ−１）＋４の他端に接続される。
【０５９４】
ＮＡＮＤゲート回路ＮＤ４の出力信号が“０”のとき、選択されたカラム（カラム選択スイッチＣＳＷ２がオン状態となるカラム）内の書き込みワード線ＷＷＬ４（ｎ−１）＋４に書き込み電流が流れる。
【０５９５】
ＮＡＮＤゲート回路ＮＤ１，ＮＤ２，ＮＤ３，ＮＤ４には、書き込み信号ＷＲＩＴＥが入力される。書き込み信号ＷＲＩＴＥは、書き込み動作時に“Ｈ”となる。さらに、ＮＡＮＤゲート回路ＮＤ１，ＮＤ２，ＮＤ３，ＮＤ４には、それぞれ異なる下位カラムアドレス信号ＣＡ０，ｂＣＡ０，ＣＡ１，ｂＣＡ１が入力される。
【０５９６】
即ち、本例では、カラムアドレス信号ｂＣＡ０，ｂＣＡ１は、選択されたカラム内の４本の書き込みワード線（読み出しビット線）のうち、１本の書き込みワード線ＷＷＬ４（ｎ−１）＋１を選択するために用いられ、ＮＡＮＤ回路ＮＤ１に入力される。
【０５９７】
カラムアドレス信号ＣＡ０，ｂＣＡ１は、選択されたカラム内の４本の書き込みワード線（読み出しビット線）のうち、１本の書き込みワード線ＷＷＬ４（ｎ−１）＋２を選択するために用いられ、ＮＡＮＤ回路ＮＤ２に入力される。
【０５９８】
カラムアドレス信号ｂＣＡ０，ＣＡ１は、選択されたカラム内の４本の書き込みワード線（読み出しビット線）のうち、１本の書き込みワード線ＷＷＬ４（ｎ−１）＋３を選択するために用いられ、ＮＡＮＤ回路ＮＤ３に入力される。
【０５９９】
カラムアドレス信号ＣＡ０，ＣＡ１は、選択されたカラム内の４本の書き込みワード線（読み出しビット線）のうち、１本の書き込みワード線ＷＷＬ４（ｎ−１）＋４を選択するために用いられ、ＮＡＮＤ回路ＮＤ４に入力される。
【０６００】
なお、ｂＣＡ０及びｂＣＡ１は、ＣＡ０及びＣＡ１のレベルを反転したレベルを有する反転信号である。
【０６０１】
このような書き込みワード線ドライバ／シンカーにおいては、書き込み動作時、書き込み信号ＷＲＩＴＥが“Ｈ”になり、例えば、４つのＮＡＮＤゲート回路ＮＤ１，ＮＤ２，ＮＤ３，ＮＤ４のうちの１つの出力信号が“Ｌ”となる。
【０６０２】
例えば、ＣＡ０及びＣＡ１が共に“０”の場合、ＮＡＮＤゲート回路ＮＤ１の入力信号が全て“１”となり、ＮＡＮＤゲート回路ＮＤ１の出力信号が“０”となる。その結果、ＰチャネルＭＯＳトランジスタＱＰ１がオン状態となり、書き込みワード線ＷＷＬ４（ｎ−１）＋１に書き込み電流が流れる。
【０６０３】
また、ＣＡ０が“１”、ＣＡ１が“０”の場合、ＮＡＮＤゲート回路ＮＤ２の入力信号が全て“１”となり、ＮＡＮＤゲート回路ＮＤ２の出力信号が“０”となる。その結果、ＰチャネルＭＯＳトランジスタＱＰ２がオン状態となり、書き込みワード線ＷＷＬ４（ｎ−１）＋２に書き込み電流が流れる。
【０６０４】
また、ＣＡ０が“０”、ＣＡ１が“１”の場合、ＮＡＮＤゲート回路ＮＤ３の入力信号が全て“１”となり、ＮＡＮＤゲート回路ＮＤ３の出力信号が“０”となる。その結果、ＰチャネルＭＯＳトランジスタＱＰ３がオン状態となり、書き込みワード線ＷＷＬ４（ｎ−１）＋３に書き込み電流が流れる。
【０６０５】
また、ＣＡ０及びＣＡ１が共に“１”の場合、ＮＡＮＤゲート回路ＮＤ４の入力信号が全て“１”となり、ＮＡＮＤゲート回路ＮＤ４の出力信号が“０”となる。その結果、ＰチャネルＭＯＳトランジスタＱＰ４がオン状態となり、書き込みワード線ＷＷＬ４（ｎ−１）＋４に書き込み電流が流れる。
【０６０６】
▲３▼  構造例１０の場合
図５６は、構造例１０に適用される書き込みワード線ドライバを示している。
なお、構造例１０における書き込みワード線シンカーについては、図５５に示す書き込みワード線シンカー２４Ｘ−１，・・・２４Ｘ−ｎと同じなので、その説明については、省略する。
【０６０７】
本例では、１カラム分の書き込みワード線ドライバのみを示している。
書き込みワード線ドライバ３３−１は、書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４に接続されるＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４から構成される。
【０６０８】
ＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４は、電源端子ＶＤＤと書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４との間に接続され、ワード線イネーブル信号ＷＬＥＮにより制御される。ワード線イネーブル信号ＷＬＥＮは、カラムデコーダによりカラムアドレス信号をデコードすることにより得られる信号である。
【０６０９】
▲４▼  構造例１２の場合
図５７及び図５８は、構造例１２に適用される書き込みビット線ドライバ／シンカーの回路例を示している。
本例では、読み出しブロックは、４つのＴＭＲ素子から構成され、読み出しブロック内の４つのＴＭＲ素子は、カラムアドレス信号の下位２ビットＣＡ０，ＣＡ１により選択されるものと仮定する。また、メモリセルアレイのカラムは、上位カラムアドレス信号、即ち、カラムアドレス信号のうち下位２ビットＣＡ０，ＣＡ１を除いたカラムアドレス信号により選択される。
【０６１０】
なお、同図では、書き込みビット線ドライバ／シンカーの１カラム分のみを示している。
【０６１１】
書き込みビット線ドライバ／シンカー２９Ａは、ＰチャネルＭＯＳトランジスタＱＰ５，ＱＰ６，ＱＰ７，ＱＰ８、ＮチャネルＭＯＳトランジスタＱＮ５，ＱＮ６，ＱＮ７，ＱＮ８、ＮＡＮＤゲート回路ＮＤ５，ＮＤ６，ＮＤ７，ＮＤ８、ＡＮＤゲート回路ＡＤ１，ＡＤ２，ＡＤ３，ＡＤ４及びインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４から構成される。
【０６１２】
ＰチャネルＭＯＳトランジスタＱＰ５は、電源端子ＶＤＤと書き込みビット線ＢＬ１の一端との間に接続される。ＮＡＮＤゲート回路ＮＤ５の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ５のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ５は、書き込みビット線ＢＬ１の一端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ１の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ５のゲートに供給される。
【０６１３】
ＰチャネルＭＯＳトランジスタＱＰ６は、電源端子ＶＤＤと書き込みビット線ＢＬ２の一端との間に接続される。ＮＡＮＤゲート回路ＮＤ６の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ６のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ６は、書き込みビット線ＢＬ２の一端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ２の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ６のゲートに供給される。
【０６１４】
ＰチャネルＭＯＳトランジスタＱＰ７は、電源端子ＶＤＤと書き込みビット線ＢＬ３の一端との間に接続される。ＮＡＮＤゲート回路ＮＤ７の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ７のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ７は、書き込みビット線ＢＬ３の一端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ３の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ７のゲートに供給される。
【０６１５】
ＰチャネルＭＯＳトランジスタＱＰ８は、電源端子ＶＤＤと書き込みビット線ＢＬ４の一端との間に接続される。ＮＡＮＤゲート回路ＮＤ８の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ８のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ８は、書き込みビット線ＢＬ４の一端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ４の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ８のゲートに供給される。
【０６１６】
書き込みビット線ドライバ／シンカー３１は、ＰチャネルＭＯＳトランジスタＱＰ９，ＱＰ１０，ＱＰ１１，ＱＰ１２、ＮチャネルＭＯＳトランジスタＱＮ９，ＱＮ１０，ＱＮ１１，ＱＮ１２、ＮＡＮＤゲート回路ＮＤ９，ＮＤ１０，ＮＤ１１，ＮＤ１２、ＡＮＤゲート回路ＡＤ５，ＡＤ６，ＡＤ７，ＡＤ８及びインバータＩＮＶ５，ＩＮＶ６，ＩＮＶ７，ＩＮＶ８から構成される。
【０６１７】
ＰチャネルＭＯＳトランジスタＱＰ９は、電源端子ＶＤＤと書き込みビット線ＢＬ１の他端との間に接続される。ＮＡＮＤゲート回路ＮＤ９の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ９のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ９は、書き込みビット線ＢＬ１の他端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ５の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ９のゲートに供給される。
【０６１８】
ＰチャネルＭＯＳトランジスタＱＰ１０は、電源端子ＶＤＤと書き込みビット線ＢＬ２の他端との間に接続される。ＮＡＮＤゲート回路ＮＤ１０の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ１０のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ１０は、書き込みビット線ＢＬ２の他端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ６の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ１０のゲートに供給される。
【０６１９】
ＰチャネルＭＯＳトランジスタＱＰ１１は、電源端子ＶＤＤと書き込みビット線ＢＬ３の他端との間に接続される。ＮＡＮＤゲート回路ＮＤ１１の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ１１のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ１１は、書き込みビット線ＢＬ３の他端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ７の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ１１のゲートに供給される。
【０６２０】
ＰチャネルＭＯＳトランジスタＱＰ１２は、電源端子ＶＤＤと書き込みビット線ＢＬ４の他端との間に接続される。ＮＡＮＤゲート回路ＮＤ１２の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ１２のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ１２は、書き込みビット線ＢＬ４の他端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ８の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ１２のゲートに供給される。
【０６２１】
このような構成を有する書き込みビット線ドライバ／シンカー２９Ａ，３１において、ＮＡＮＤゲート回路ＮＤ５の出力信号が“０”、ＡＮＤゲート回路ＡＤ５の出力信号が“１”のとき、書き込みビット線ＢＬ１には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０６２２】
また、ＮＡＮＤゲート回路ＮＤ９の出力信号が“０”、ＡＮＤゲート回路ＡＤ１の出力信号が“１”のとき、書き込みビット線ＢＬ１には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０６２３】
また、ＮＡＮＤゲート回路ＮＤ６の出力信号が“０”、ＡＮＤゲート回路ＡＤ６の出力信号が“１”のとき、書き込みビット線ＢＬ２には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０６２４】
また、ＮＡＮＤゲート回路ＮＤ１０の出力信号が“０”、ＡＮＤゲート回路ＡＤ２の出力信号が“１”のとき、書き込みビット線ＢＬ２には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０６２５】
また、ＮＡＮＤゲート回路ＮＤ７の出力信号が“０”、ＡＮＤゲート回路ＡＤ７の出力信号が“１”のとき、書き込みビット線ＢＬ３には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０６２６】
また、ＮＡＮＤゲート回路ＮＤ１１の出力信号が“０”、ＡＮＤゲート回路ＡＤ３の出力信号が“１”のとき、書き込みビット線ＢＬ３には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０６２７】
また、ＮＡＮＤゲート回路ＮＤ８の出力信号が“０”、ＡＮＤゲート回路ＡＤ８の出力信号が“１”のとき、書き込みビット線ＢＬ４には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０６２８】
また、ＮＡＮＤゲート回路ＮＤ１２の出力信号が“０”、ＡＮＤゲート回路ＡＤ４の出力信号が“１”のとき、書き込みビット線ＢＬ４には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０６２９】
書き込みビット線ドライバ／シンカー２９Ａ，３１においては、書き込み動作時、書き込み信号ＷＲＩＴＥは、“１”となる。また、選択されたカラムでは、上位カラムアドレス信号の全てのビット、即ち、カラムアドレス信号のうち下位２ビットＣＡ０，ＣＡ１を除いたカラムアドレス信号の全てのビットが“１”となる。
【０６３０】
下位カラムアドレス信号ＣＡ０，ＣＡ１は、選択されたカラム内の４本の書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４のうちの１本を選択するための信号である。選択されたビット線には、書き込みデータＤＡＴＡの値に応じた向きを有する書き込み電流が流れる。
【０６３１】
選択されたカラム内の選択された書き込みビット線に流れる書き込み電流の向きは、書き込みデータＤＡＴＡの値に応じて決定される。
【０６３２】
例えば、書き込みビット線ＢＬ１が選択されているとき（ＣＡ０＝“０”，ＣＡ１＝“０”のとき）、書き込みデータＤＡＴＡが“１”であると、ＮＡＮＤゲート回路ＮＤ５の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ５の出力信号が“１”となる。その結果、書き込みビット線ＢＬ１には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０６３３】
逆に、書き込みデータＤＡＴＡが“０”であると、ＮＡＮＤゲート回路ＮＤ９の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ１の出力信号が“１”となる。その結果、書き込みビット線ＢＬ１には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０６３４】
また、書き込みビット線ＢＬ２が選択されているとき（ＣＡ０＝“１”，ＣＡ１＝“０”のとき）、書き込みデータＤＡＴＡが“１”であると、ＮＡＮＤゲート回路ＮＤ６の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ６の出力信号が“１”となる。その結果、書き込みビット線ＢＬ２には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０６３５】
逆に、書き込みデータＤＡＴＡが“０”であると、ＮＡＮＤゲート回路ＮＤ１０の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ２の出力信号が“１”となる。その結果、書き込みビット線ＢＬ２には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０６３６】
また、書き込みビット線ＢＬ３が選択されているとき（ＣＡ０＝“０”，ＣＡ１＝“１”のとき）、書き込みデータＤＡＴＡが“１”であると、ＮＡＮＤゲート回路ＮＤ７の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ７の出力信号が“１”となる。その結果、書き込みビット線ＢＬ３には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０６３７】
逆に、書き込みデータＤＡＴＡが“０”であると、ＮＡＮＤゲート回路ＮＤ１１の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ３の出力信号が“１”となる。その結果、書き込みビット線ＢＬ３には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０６３８】
また、書き込みビット線ＢＬ４が選択されているとき（ＣＡ０＝“１”，ＣＡ１＝“１”のとき）、書き込みデータＤＡＴＡが“１”であると、ＮＡＮＤゲート回路ＮＤ８の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ８の出力信号が“１”となる。その結果、書き込みビット線ＢＬ４には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０６３９】
逆に、書き込みデータＤＡＴＡが“０”であると、ＮＡＮＤゲート回路ＮＤ１２の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ４の出力信号が“１”となる。その結果、書き込みビット線ＢＬ４には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０６４０】
(3)   読み出しワード線ドライバ
図５９は、読み出しワード線ドライバの回路例を示している。
読み出しワード線ドライバに関しては、全ての構造例１〜１２において同じ構造とすることができる。以下に説明する読み出しワード線ドライバは、ロウデコーダの機能を含んだロウデコーダ＆読み出しワード線ドライバである。同図では、１ロウ分の読み出しワード線ドライバについてのみ示す。
【０６４１】
読み出しワード線ドライバ２３Ｂ−１は、ＡＮＤゲート回路ＡＤ９から構成される。ＡＮＤゲート回路ＡＤ９には、読み出し信号ＲＥＡＤ及びロウアドレス信号が入力される。
【０６４２】
読み出し信号は、読み出し動作時に、“Ｈ”となる信号である。つまり、読み出し動作以外のモードで、読み出しワード線ＲＷＬ１の電位が“Ｈ”となることはない。読み出し動作時、選択されたロウでは、ロウアドレス信号の全ビットは、“Ｈ”となるため、読み出しワード線ＲＷＬ１の電位は、“Ｈ”となる。
【０６４３】
(4)   ロウデコーダ
図６０は、ロウデコーダの回路例を示している。
構造例１〜４，６，１２に使用するロウデコーダは、例えば、以下のような構造にすることができる。なお、同図では、１ロウ分のロウデコーダ２５−１についてのみ示している。
【０６４４】
ロウデコーダ２５−１は、ＡＮＤゲート回路ＡＤ１１から構成される。ＡＮＤゲート回路ＡＤ１１には、ロウアドレス信号が入力される。選択されたロウでは、ロウアドレス信号の全てのビットが“Ｈ”となるため、ロウデコーダ２５−１の出力信号ＲＬ１が“Ｈ”となる。
【０６４５】
図６３は、ロウデコーダの回路例を示している。
構造例５に使用するロウデコーダは、例えば、以下のような構造にすることができる。なお、同図では、１ロウ分のロウデコーダ２５−１についてのみ示している。
【０６４６】
ロウデコーダ２５−１は、４つのＡＮＤゲート回路ＡＤ１３〜ＡＤ１６から構成される。ＡＮＤゲート回路ＡＤ１３〜ＡＤ１６には、書き込み信号ＷＲＩＴＥ、ロウアドレス信号、及び、カラムアドレス信号の下位２ビットＣＡ０，ＣＡ１が入力される。
【０６４７】
書き込み動作時、書き込み信号ＷＲＩＴＥは、“Ｈ”となり、選択されたロウでは、ロウアドレス信号の全てのビットが“Ｈ”となる。また、選択されたロウでは、カラムアドレス信号の下位２ビットＣＡ０，ＣＡ１に基づいて、１ロウ内の４本の書き込みワード線のうちの１本が選択される。
【０６４８】
(5)   カラムデコーダ＆読み出し選択ドライバ
図６１は、カラムデコーダ＆読み出し選択ドライバの回路例を示している。
カラムデコーダ＆読み出し選択ドライバに関しては、全ての構造例１〜１２において同じ構造とすることができる。同図では、１カラム分のカラムデコーダ＆読み出し選択ドライバについてのみ示す。
【０６４９】
カラムデコーダ＆読み出し選択ドライバ３２は、ＡＮＤゲート回路ＡＤ１０から構成される。ＡＮＤゲート回路ＡＤ１０には、読み出し信号ＲＥＡＤ及び上位カラムアドレス信号が入力される。
【０６５０】
読み出し信号は、読み出し動作時に、“Ｈ”となる信号である。つまり、読み出し動作以外のモードで、カラムデコーダ＆読み出し選択ドライバ３２の出力信号（カラム選択信号）ＣＳＬ１の電位が“Ｈ”となることはない。読み出し動作時、選択されたカラムでは、カラムアドレス信号の全ビットは、“Ｈ”となるため、カラムデコーダ＆読み出し選択ドライバ３２の出力信号ＣＳＬ１の電位は、“Ｈ”となる。
【０６５１】
(6)   カラムデコーダ
図６２は、カラムデコーダの回路例を示している。
構造例７〜９，１１に使用するカラムデコーダは、例えば、以下のような構造にすることができる。なお、同図では、１カラム分のカラムデコーダ２５Ｘ−１についてのみ示している。
【０６５２】
カラムデコーダ２５Ｘ−１は、ＡＮＤゲート回路ＡＤ１２から構成される。ＡＮＤゲート回路ＡＤ１２には、カラムアドレス信号が入力される。選択されたカラムでは、カラムアドレス信号の全てのビットが“Ｈ”となるため、カラムデコーダ２５Ｘ−１の出力信号ＣＬ１が“Ｈ”となる。
【０６５３】
図６４は、カラムデコーダの回路例を示している。
構造例１０に使用するカラムデコーダは、例えば、以下のような構造にすることができる。なお、同図では、１カラム分のカラムデコーダ２５Ｘ−１についてのみ示している。
【０６５４】
カラムデコーダ２５Ｘ−１は、４つのＡＮＤゲート回路ＡＤ１３〜ＡＤ１６から構成される。ＡＮＤゲート回路ＡＤ１３〜ＡＤ１６には、書き込み信号ＷＲＩＴＥ及びカラムアドレス信号（上位カラムアドレス信号とカラムアドレス信号の下位２ビットＣＡ０，ＣＡ１）が入力される。
【０６５５】
書き込み動作時、書き込み信号ＷＲＩＴＥは、“Ｈ”となり、選択されたカラムでは、カラムアドレス信号の全てのビットが“Ｈ”となる。また、選択されたカラムでは、カラムアドレス信号の下位２ビットＣＡ０，ＣＡ１に基づいて、１カラム内の４本の書き込みワード線のうちの１本が選択される。
【０６５６】
(7)   読み出し回路
図６５は、読み出し回路の回路例を示している。
本例では、１カラム内において、読み出しブロック内には、４つのＴＭＲ素子が配置され、かつ、ＴＭＲ素子は、それぞれ独立に読み出しビット線に接続されることを前提とする。つまり、１カラム内には、４本の読み出しビット線が配置され、これら読み出しビット線は、カラム選択スイッチを経由して、読み出し回路２９Ｂに接続される。
【０６５７】
本例の読み出し回路２９Ｂは、読み出しデータを１ビットずつ出力する１ビットタイプ磁気ランダムアクセスメモリに適用される。
【０６５８】
従って、読み出し回路２９Ｂは、４つのセンスアンプ＆バイアス回路２９Ｂ１１，２９Ｂ１２，２９Ｂ１３，２９Ｂ１４と、セレクタ２９Ｂ２と、出力バッファ２９Ｂ３とを有している。
【０６５９】
読み出し動作時、選択された読み出しブロックの４つのＴＭＲ素子から同時に読み出しデータが読み出される。これら４つの読み出しデータは、センスアンプ＆バイアス回路２９Ｂ１１，２９Ｂ１２，２９Ｂ１３，２９Ｂ１４に入力され、センスされる。
【０６６０】
セレクタ２９Ｂ２は、カラムアドレス信号の下位２ビットＣＡ０，ＣＡ１に基づいて、センスアンプ＆バイアス回路２９Ｂ１１，２９Ｂ１２，２９Ｂ１３，２９Ｂ１４から出力される４つの読み出しデータのうちの１つを選択する。選択された読み出しデータは、出力バッファ２９Ｂ３を経由し、出力データとして、磁気ランダムアクセスメモリから出力される。
【０６６１】
ところで、本例では、読み出し回路２９Ｂを１ビットタイプ磁気ランダムアクセスメモリに適用することを前提とした。
【０６６２】
しかし、例えば、読み出し回路２９Ｂを、読み出しデータを４ビットずつ出力する４ビットタイプ磁気ランダムアクセスメモリに適用する場合には、セレクタ２９Ｂ２は、不要となる。反面、出力バッファ２９Ｂ３については、センスアンプ＆バイアス回路２９Ｂ１１，２９Ｂ１２，２９Ｂ１３，２９Ｂ１４に対応させて、４つ必要となる。
【０６６３】
図６６は、４ビットタイプ磁気ランダムアクセスメモリに適用される読み出し回路の回路例を示している。
読み出し回路２９Ｂは、４つのセンスアンプ＆バイアス回路２９Ｂ１１，２９Ｂ１２，２９Ｂ１３，２９Ｂ１４と、４つの出力バッファ２９Ｂ３１，２９Ｂ３２，２９Ｂ３３，２９Ｂ３４とを有している。
【０６６４】
読み出し動作時、選択された読み出しブロックの４つのＴＭＲ素子から同時に読み出しデータが読み出される。これら４つの読み出しデータは、センスアンプ＆バイアス回路２９Ｂ１１，２９Ｂ１２，２９Ｂ１３，２９Ｂ１４に入力され、センスされる。
【０６６５】
そして、センスアンプ＆バイアス回路２９Ｂ１１，２９Ｂ１２，２９Ｂ１３，２９Ｂ１４の出力データは、出力バッファ２９Ｂ３１，２９Ｂ３２，２９Ｂ３３，２９Ｂ３４を経由し、磁気ランダムアクセスメモリから出力される。
【０６６６】
図６７は、センスアンプ＆バイアス回路の回路例を示している。
このセンスアンプ＆バイアス回路は、図６５及び図６６の４つのセンスアンプ＆バイアス回路のうちの１つに対応している。
【０６６７】
センスアンプＳ／Ａは、例えば、差動アンプから構成される。
【０６６８】
電源端子ＶＤＤとカラム選択スイッチ２９Ｃとの間には、ＰチャネルＭＯＳトランジスタＱＰ１４とＮチャネルＭＯＳトランジスタＱＮ１３とが直列に接続される。オペアンプＯＰのマイナス側入力端子は、ノードｎ２に接続され、その出力端子は、ＮチャネルＭＯＳトランジスタＱＮ１３のゲートに接続され、そのプラス側入力端子には、クランプ電位ＶＣが入力される。
【０６６９】
オペアンプＯＰは、ノードｎ２の電位をクランプ電位ＶＣに等しくする役割を果たす。クランプ電位ＶＣの値は、所定の正の値に設定される。
【０６７０】
定電流源Ｉｓは、読み出し電流Ｉｒｅａｄを生成する。読み出し電流Ｉｒｅａｄは、ＰチャネルＭＯＳトランジスタＱＰ１３，ＱＰ１４からなるカレントミラー回路を経由して、ビット線ＢＬｉに流れる。例えば、差動アンプからなるセンスアンプは、読み出し電流Ｉｒｅａｄが流れているときのノードｎ１の電位に基づいて、メモリセル（ＴＭＲ素子）のデータをセンスする。
【０６７１】
図６８は、センスアンプの回路例を示している。図６９は、センスアンプのリファレンス電位生成回路の回路例を示している。
センスアンプＳ／Ａは、例えば、差動アンプから構成される。具体的な回路例を図７０に示す。センスアンプＳ／Ａは、ノードｎ１の電位Ｖｎ１とリファレンス電位Ｖｒｅｆとを比較する。
【０６７２】
リファレンス電位Ｖｒｅｆは、“１”データを記憶するＴＭＲ素子と“０”データを記憶するＴＭＲ素子とから生成される。
【０６７３】
電源端子ＶＤＤと“１”データを記憶するＴＭＲ素子との間には、ＰチャネルＭＯＳトランジスタＱＰ１６及びＮチャネルＭＯＳトランジスタＱＮ１４，ＱＮ１５が直列に接続される。また、電源端子ＶＤＤと“０”データを記憶するＴＭＲ素子との間には、ＰチャネルＭＯＳトランジスタＱＰ１７及びＮチャネルＭＯＳトランジスタＱＮ１６，ＱＮ１７が直列に接続される。
【０６７４】
ＰチャネルＭＯＳトランジスタＱＰ１６，ＱＰ１７のドレインは、互いに接続され、また、ＮチャネルＭＯＳトランジスタＱＮ１５，ＱＮ１７のドレインも、互いに接続される。
【０６７５】
オペアンプＯＰは、ノードｎ４の電位をクランプ電位ＶＣに等しくする役割を果たす。定電流源Ｉｓ２は、読み出し電流Ｉｒｅａｄを生成する。読み出し電流Ｉｒｅａｄは、ＰチャネルＭＯＳトランジスタＱＰ１５，ＱＰ１６からなるカレントミラー回路を経由して、“１”データを記憶するＴＭＲ素子及び“０”データを記憶するＴＭＲ素子に流れる。
【０６７６】
リファレンス電位Ｖｒｅｆは、ノードｎ３から出力される。
【０６７７】
図７０は、図６７及び図６９のオペアンプＯＰの回路例を示している。
オペアンプＯＰは、ＰチャネルＭＯＳトランジスタＱＰ１８，ＱＰ１９及びＮチャネルＭＯＳトランジスタＱＮ１８，ＱＮ１９、ＱＮ２０から構成される。イネーブル信号Ｅｎａｂｌｅが“Ｈ”になると、オペアンプＯＰは、動作状態となる。
【０６７８】
図７１は、センスアンプ＆バイアス回路の回路例を示している。
このセンスアンプ＆バイアス回路は、図６５及び図６６の４つのセンスアンプ＆バイアス回路のうちの１つに対応している。
【０６７９】
本例のセンスアンプ＆バイアス回路は、構造例４（図２６）及び構造例９（図４１）に適用される。
【０６８０】
構造例４（図２６）に適用した場合、図７１のＱＮ２４とＱＮ２５は、図２６のＣＳＷと同一サイズとし、図７１のＱＮ２２とＱ２３は、図２６のＲＳＷ１と同一サイズとし、図７１のＱＮ２０とＱＮ２１は、図２６のＲＳＷ２と同一サイズとする。
【０６８１】
また、図７１のＱＮ１７、ＱＮ１８及びＱＮ１９は、同一の駆動能力を有するように、同一サイズとする。
【０６８２】
これにより、オペアンプＯＰのマイナス側入力電位は、図２６において、“１”データが読み出されるときのオペアンプのプラス側入力電位と、“０”データが読み出されるときのオペアンプのプラス側入力電位とのほぼ中間の電位となり、データ読み出し時のリファレンス電位としての役割を果たす。
【０６８３】
構造例９（図４１）に適用した場合、図７１のＱＮ２４とＱＮ２５は、図４１のＣＳＷ１と同一サイズとし、図７１のＱＮ２２とＱ２３は、図４１のＲＳＷ１と同一サイズとし、図７１のＱＮ２０とＱＮ２１は、図４１のＣＳＷ２と同一サイズとする。
【０６８４】
また、図７１のＱＮ１７、ＱＮ１８及びＱＮ１９は、同一の駆動能力を有するように、同一サイズとする。
【０６８５】
これにより、オペアンプＯＰのマイナス側入力電位は、図４１において、“１”データが読み出されるときのオペアンプのプラス側入力電位と、“０”データが読み出されるときのオペアンプのプラス側入力電位とのほぼ中間の電位となり、データ読み出し時のリファレンス電位としての役割を果たす。
【０６８６】
ＮチャネルＭＯＳトランジスタＱＮ１８，ＱＮ１９のゲートに入力される信号ＶｔＡは、センスアンプＳ／Ａのデータ弁別電圧に等しい。ＮチャネルＭＯＳトランジスタＱＮ２０〜ＱＮ２５のゲートには、読み出し動作時に“Ｈ”となる読み出し信号ＲＥＡＤが入力される。
【０６８７】
センスアンプＳ／Ａは、例えば、１つのインバータから構成される場合、そのデータ弁別電圧ＶｔＡは、そのインバータの閾値電圧となる。また、図６８の回路の場合は、Ｖｒｅｆの電位がＶｔＡに相当する。また、ＶｔＡは、ＮチャネルＭＯＳトランジスタＱＮ１７に流れる電流が、ＮチャネルＭＯＳトランジスタＱＮ１８，ＱＮ１９に流れる電流の和の半分になったときのオペアンプＯＰの出力電圧でもある。
【０６８８】
従って、ＶｔＡ生成回路としては、例えば、オペアンプＯＰの構成と同一の構成を有する回路のプラス側入力端子とマイナス側入力端子とを接続し、その接続点をＮチャネルＭＯＳトランジスタＱＮ１８，ＱＮ１９のドレインに接続した回路構造を採用できる。
【０６８９】
なお、同図において、“１”は、ＴＭＲ素子が“１”データを記憶していることを示し、“０”は、ＴＭＲ素子が“０”データを記憶していることを示している。ＶＣは、構造例４，９（図２６及び図４１）のバイアス線に与えるバイアス電位ＶＣと同じである。
【０６９０】
５．  書き込み／読み出し動作原理
本発明の磁気ランダムアクセスメモリの書き込み／読み出し動作原理について説明する。
【０６９１】
(1)   構造例１，２，４，６（図１、図１４、図２６，図２８）の場合
▲１▼  書き込み動作原理
ＴＭＲ素子に対する書き込みは、ランダムに行われる。例えば、ロウデコーダ２５−１，・・・２５−ｎは、ロウアドレス信号に基づいて、１つのロウを選択する。選択されたロウでは、ロウデコーダ２５−ｋの出力信号ＲＬｋが“Ｈ”となるため、ロウ選択スイッチＲＳＷ２がオン状態となる。
【０６９２】
なお、ロウデコーダ＆読み出しワード線ドライバ２３Ｂ−１，・・・２３Ｂ−ｎ及びカラムデコーダ＆読み出しカラム選択線ドライバ３２は、読み出し動作時にのみ活性化されるため、全ての読み出しワード線ＲＷＬ１，・・・ＲＷＬｎ及び全てのカラム選択線ＣＳＬ１，・・・ＣＳＬｊは、“Ｌ”である。
【０６９３】
書き込みワード線ドライバ２３Ａは、例えば、カラムアドレス信号のうちの下位２ビットＣＡ０，ＣＡ１に基づいて、１ロウ内に配置される４本の書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４のうちの１本を選択し、かつ、その選択された書き込みワード線に、データ線（ドライバ線）３０及びロウ選択スイッチＲＳＷ２を経由して、書き込み電流を与える。
【０６９４】
カラムデコーダ＆書き込みビット線ドライバ／シンカー２９Ａ，３１は、例えば、上位カラムアドレス信号（カラムアドレス信号のうち下位２ビットＣＡ０，ＣＡ１を除いたカラムアドレス信号）に基づいて、１つのカラムを選択し、かつ、その選択されたカラム内の書き込みビット線ＷＢＬｉに、書き込み電流を流す。
【０６９５】
また、カラムデコーダ＆書き込みビット線ドライバ／シンカー２９Ａ，３１は、書き込みデータの値に応じて、選択されたカラム内の書き込みビット線ＷＢＬｉに流す書き込み電流の向きを決定する。
【０６９６】
そして、書き込みワード線に流れる書き込み電流及び書き込みビット線に流れる書き込み電流により発生する合成磁界により、選択されたＴＭＲ素子の自由層（記憶層）の磁化の向きを決定し、そのＴＭＲ素子に“１”／“０”情報を記憶させる。
【０６９７】
▲２▼  読み出し動作原理
ＴＭＲ素子に対する読み出しは、読み出しブロック単位で行われる。例えば、ロウデコーダ２５−１，・・・２５−ｎは、ロウアドレス信号に基づいて、１つのロウを選択する。選択されたロウでは、ロウデコーダ２５−ｋの出力信号ＲＬｋが“Ｈ”となるため、ロウ選択スイッチＲＳＷ２がオン状態となる。
【０６９８】
ロウデコーダ＆読み出しワード線ドライバ２３Ｂ−１，・・・２３Ｂ−ｎも、同様に、ロウアドレス信号に基づいて、１つのロウを選択する。選択されたロウでは、ロウデコーダ＆読み出しワード線ドライバ２３Ｂ−ｋの出力信号、即ち、読み出しワード線ＲＷＬｋが“Ｈ”となるため、読み出し選択スイッチＲＳＷ１がオン状態となる。
【０６９９】
カラムデコーダ＆読み出しカラム選択線ドライバ３２は、上位カラムアドレス信号に基づいて、１つのカラムを選択する。選択されたカラムでは、カラムデコーダ＆読み出しカラム選択線ドライバ３２の出力信号、即ち、カラム選択信号ＣＳＬｉが“Ｈ”となるため、カラム選択スイッチＣＳＷがオン状態となる。
【０７００】
また、構造例６（図２８）の場合には、選択されたカラム内のブロック選択スイッチＢＳＷのみがオン状態となる。つまり、選択されたロウ内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４には、選択された読み出しブロック内のＴＭＲ素子１２のみが電気的に接続される。
【０７０１】
なお、読み出し動作時には、書き込みワード線ドライバ２３Ａ及びカラムデコーダ＆書き込みビット線ドライバ／シンカー２９Ａ，３１は、非動作状態となっている。
【０７０２】
読み出し回路２９Ｂは、例えば、読み出し電流を生成する。この読み出し電流は、選択されたロウ及び選択されたカラムに存在する読み出しブロック内の複数のＴＭＲ素子１２のみに流れる。
【０７０３】
即ち、読み出し電流は、選択されたロウ内のロウ選択スイッチＲＳＷ２、読み出しブロック内のＴＭＲ素子１２、選択されたロウ内の読み出し選択スイッチＲＳＷ１及び選択されたカラム内のカラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに吸収される。
【０７０４】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４の電位は、読み出しブロック内のＴＭＲ素子１２のデータに応じた値となる。この電位を、読み出し回路２９Ｂ内のセンスアンプによりセンスする。
【０７０５】
読み出しブロック内の複数のＴＭＲ素子のデータは、センスアンプによりセンスされた後、磁気ランダムアクセスメモリの外部に出力される。ここで、読み出しブロック内の複数のＴＭＲ素子１２のデータは、１ビットずつ、出力してもよいし、また、同時に、出力してもよい。
【０７０６】
複数のＴＭＲ素子のデータを１ビットずつシーケンシャルに出力する場合、例えば、下位カラムアドレス信号ＣＡ０，ＣＡ１を用いて、複数のＴＭＲ素子１２のデータのうちの１つを選択する。
【０７０７】
(2)   構造例５（図２７）の場合
▲１▼  書き込み動作原理
ロウデコーダ２５−１，・・・２５−ｎは、ロウアドレス信号に基づいて、１つのロウを選択する。選択されたロウでは、ロウデコーダ２５−ｋの出力信号ＷＬＥＮ１〜ＷＬＥＮ４が“Ｈ”となるため、書き込みワード線ドライバ３３−ｋが活性化され、書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４に書き込み電流が供給される。
【０７０８】
ここで、ＴＭＲ素子に対する書き込みをランダムに行うに当たっては、例えば、図６３に示すように、ロウデコーダ２５−１，・・・２５−ｎに、４本の書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４のうちの１本を選択するためのカラムアドレス信号の下位２ビットＣＡ０，ＣＡ１を入力させればよい。
【０７０９】
つまり、構造例５の場合、図６３に示すように、１つのロウ内に、４つのロウデコーダを配置し、それぞれに、異なるカラムアドレス信号の下位２ビットＣＡ０，ＣＡ１を入力させる。また、１ロウ内に、４本のワード線イネーブル線ＷＬＥＮ１〜ＷＬＥＮ４を配置し、４本の書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４を、それぞれ独立に駆動できるようにする。
【０７１０】
なお、ロウデコーダ＆読み出しワード線ドライバ２３Ｂ−１，・・・２３Ｂ−ｎ及びカラムデコーダ＆読み出しカラム選択線ドライバ３２は、読み出し動作時にのみ活性化されるため、全ての読み出しワード線ＲＷＬ１，・・・ＲＷＬｎ及び全てのカラム選択線ＣＳＬ１，・・・ＣＳＬｊは、“Ｌ”である。
【０７１１】
カラムデコーダ＆書き込みビット線ドライバ／シンカー２９Ａ，３１は、例えば、上位カラムアドレス信号（カラムアドレス信号のうち下位２ビットＣＡ０，ＣＡ１を除いたカラムアドレス信号）に基づいて、１つのカラムを選択し、かつ、その選択されたカラム内の書き込みビット線ＷＢＬｉに、書き込み電流を流す。
【０７１２】
また、カラムデコーダ＆書き込みビット線ドライバ／シンカー２９Ａ，３１は、書き込みデータの値に応じて、選択されたカラム内の書き込みビット線ＷＢＬｉに流す書き込み電流の向きを決定する。
【０７１３】
そして、書き込みワード線に流れる書き込み電流及び書き込みビット線に流れる書き込み電流により発生する合成磁界により、選択されたＴＭＲ素子の自由層（記憶層）の磁化の向きを決定し、そのＴＭＲ素子に“１”／“０”情報を記憶させる。
【０７１４】
▲２▼  読み出し動作原理
ＴＭＲ素子に対する読み出しは、読み出しブロック単位で行われる。構造例５の場合、読み出し動作時、ロウデコーダ２５−１，・・・２５−ｎは、非動作状態である。即ち、ロウデコーダ２５−１，・・・２５−ｎの出力信号ＷＬＥＮ１１〜ＷＬＥＮ４は、全て、“Ｌ”である。
【０７１５】
ロウデコーダ＆読み出しワード線ドライバ２３Ｂ−１，・・・２３Ｂ−ｎは、ロウアドレス信号に基づいて、１つのロウを選択する。選択されたロウでは、ロウデコーダ＆読み出しワード線ドライバ２３Ｂ−ｋの出力信号、即ち、読み出しワード線ＲＷＬｋが“Ｈ”となるため、読み出し選択スイッチＲＳＷ１及びロウ選択スイッチＲＳＷ２がオン状態となる。
【０７１６】
カラムデコーダ＆読み出しカラム選択線ドライバ３２は、上位カラムアドレス信号に基づいて、１つのカラムを選択する。選択されたカラムでは、カラムデコーダ＆読み出しカラム選択線ドライバ３２の出力信号、即ち、カラム選択信号ＣＳＬｉが“Ｈ”となるため、カラム選択スイッチＣＳＷがオン状態となる。
【０７１７】
なお、読み出し動作時には、書き込みワード線ドライバ３３−ｋ及びカラムデコーダ＆書き込みビット線ドライバ／シンカー２９Ａ，３１は、非動作状態となっている。
【０７１８】
読み出し回路２９Ｂは、例えば、読み出し電流を生成する。この読み出し電流は、選択されたロウ及び選択されたカラムに存在する読み出しブロック内の複数のＴＭＲ素子１２のみに流れる。
【０７１９】
即ち、読み出し電流は、選択されたロウ内のロウ選択スイッチＲＳＷ２、読み出しブロック内のＴＭＲ素子１２、選択されたロウ内の読み出し選択スイッチＲＳＷ１及び選択されたカラム内のカラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに吸収される。
【０７２０】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４の電位は、読み出しブロック内のＴＭＲ素子１２のデータに応じた値となる。この電位を、読み出し回路２９Ｂ内のセンスアンプによりセンスする。
【０７２１】
読み出しブロック内の複数のＴＭＲ素子のデータは、センスアンプによりセンスされた後、磁気ランダムアクセスメモリの外部に出力される。ここで、読み出しブロック内の複数のＴＭＲ素子１２のデータは、１ビットずつ、出力してもよいし、また、同時に、出力してもよい。
【０７２２】
複数のＴＭＲ素子のデータを１ビットずつシーケンシャルに出力する場合、例えば、下位カラムアドレス信号ＣＡ０，ＣＡ１を用いて、複数のＴＭＲ素子１２のデータのうちの１つを選択する。
【０７２３】
(3)   構造例７，９，１１（図２９、図４１、図４３）の場合
▲１▼  書き込み動作原理
ＴＭＲ素子に対する書き込みは、ランダムに行われる。ロウデコーダ＆読み出しワード線ドライバ２３Ｂ−１，・・・２３Ｂ−ｎ及びカラムデコーダ＆読み出しカラム選択線ドライバ３２は、読み出し動作時にのみ活性化されるため、全ての読み出しワード線ＲＷＬ１，・・・ＲＷＬｎ及び全てのカラム選択線ＣＳＬ１，・・・ＣＳＬｊは、“Ｌ”である。
【０７２４】
カラムデコーダ２５Ｘ−１，・・・２５Ｘ−ｎは、上位カラムアドレス信号に基づいて、１つのカラムを選択する。選択されたカラムでは、カラムデコーダ２５Ｘ−ｋの出力信号ＣＬｋが“Ｈ”となるため、カラム選択スイッチＣＳＷ２がオン状態となる。
【０７２５】
書き込みビット線ドライバ２３ＡＸは、例えば、カラムアドレス信号のうちの下位２ビットＣＡ０，ＣＡ１に基づいて、１カラム内に配置される４本の書き込みビット線ＷＢＬ４（ｎ−１）＋１，ＷＢＬ４（ｎ−１）＋２，ＷＢＬ４（ｎ−１）＋３，ＷＢＬ４（ｎ−１）＋４のうちの１本を選択し、かつ、その選択された書き込みビット線に、データ線（ドライバ線）３０及びカラム選択スイッチＣＳＷ２を経由して、書き込み電流を与える。
【０７２６】
ロウデコーダ＆書き込みワード線ドライバ／シンカー２９ＡＸ，３１Ｘは、例えば、ロウアドレス信号に基づいて、１つのロウを選択し、かつ、その選択されたロウ内の書き込みワード線ＷＷＬｉに、書き込み電流を流す。
【０７２７】
また、ロウデコーダ＆書き込みワード線ドライバ／シンカー２９ＡＸ，３１Ｘは、書き込みデータの値に応じて、選択されたロウ内の書き込みワード線ＷＷＬｉに流す書き込み電流の向きを決定する。
【０７２８】
そして、書き込みワード線に流れる書き込み電流及び書き込みビット線に流れる書き込み電流により発生する合成磁界により、選択されたＴＭＲ素子の自由層（記憶層）の磁化の向きを決定し、そのＴＭＲ素子に“１”／“０”情報を記憶させる。
【０７２９】
▲２▼  読み出し動作原理
ＴＭＲ素子に対する読み出しは、読み出しブロック単位で行われる。例えば、カラムデコーダ２５Ｘ−１，・・・２５Ｘ−ｎは、上位カラムアドレス信号に基づいて、１つのカラムを選択する。選択されたカラムでは、カラムデコーダ２５Ｘ−ｋの出力信号ＣＬｋが“Ｈ”となるため、カラム選択スイッチＣＳＷ２がオン状態となる。
【０７３０】
ロウデコーダ＆読み出しワード線ドライバ２３Ｂ−１，・・・２３Ｂ−ｎも、同様に、ロウアドレス信号に基づいて、１つのロウを選択する。選択されたロウでは、ロウデコーダ＆読み出しワード線ドライバ２３Ｂ−ｋの出力信号、即ち、読み出しワード線ＲＷＬｋが“Ｈ”となるため、読み出し選択スイッチＲＳＷ１がオン状態となる。
【０７３１】
カラムデコーダ＆読み出しカラム選択線ドライバ３２は、上位カラムアドレス信号に基づいて、１つのカラムを選択する。選択されたカラムでは、カラムデコーダ＆読み出しカラム選択線ドライバ３２の出力信号、即ち、カラム選択信号ＣＳＬｉが“Ｈ”となるため、カラム選択スイッチＣＳＷ１がオン状態となる。
【０７３２】
また、構造例１１（図４３）の場合には、選択されたロウ内のブロック選択スイッチＢＳＷのみがオン状態となる。つまり、選択されたカラム内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４には、選択された読み出しブロック内のＴＭＲ素子１２のみが電気的に接続される。
【０７３３】
なお、読み出し動作時には、書き込みビット線ドライバ２３ＡＸ及びロウデコーダ＆書き込みワード線ドライバ／シンカー２９ＡＸ，３１Ｘは、非動作状態となっている。
【０７３４】
読み出し回路２９Ｂは、例えば、読み出し電流を生成する。この読み出し電流は、選択されたロウ及び選択されたカラムに存在する読み出しブロック内の複数のＴＭＲ素子１２のみに流れる。
【０７３５】
即ち、読み出し電流は、選択されたカラム内のカラム選択スイッチＣＳＷ２、読み出しブロック内のＴＭＲ素子１２、選択されたロウ内の読み出し選択スイッチＲＳＷ１及び選択されたカラム内のカラム選択スイッチＣＳＷ１を経由して、接地点ＶＳＳに吸収される。
【０７３６】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４の電位は、読み出しブロック内のＴＭＲ素子１２のデータに応じた値となる。この電位を、読み出し回路２９Ｂ内のセンスアンプによりセンスする。
【０７３７】
読み出しブロック内の複数のＴＭＲ素子のデータは、センスアンプによりセンスされた後、磁気ランダムアクセスメモリの外部に出力される。ここで、読み出しブロック内の複数のＴＭＲ素子１２のデータは、１ビットずつ、出力してもよいし、また、同時に、出力してもよい。
【０７３８】
複数のＴＭＲ素子のデータを１ビットずつシーケンシャルに出力する場合、例えば、下位カラムアドレス信号ＣＡ０，ＣＡ１を用いて、複数のＴＭＲ素子１２のデータのうちの１つを選択する。
【０７３９】
(4)   構造例１０（図４２）の場合
▲１▼  書き込み動作原理
カラムデコーダ２５Ｘ−１，・・・２５Ｘ−ｎは、上位カラムアドレス信号に基づいて、１つのカラムを選択する。選択されたカラムでは、カラムデコーダ２５Ｘ−ｋの出力信号ＷＬＥＮ１〜ＷＬＥＮ４が“Ｈ”となるため、書き込みワード線ドライバ３３−ｋが活性化され、書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４に書き込み電流が供給される。
【０７４０】
ここで、ＴＭＲ素子に対する書き込みをランダムに行うに当たっては、例えば、図６４に示すように、カラムデコーダ２５Ｘ−１，・・・２５Ｘ−ｎに、４本の書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４のうちの１本を選択するためのカラムアドレス信号の下位２ビットＣＡ０，ＣＡ１を入力させればよい。
【０７４１】
つまり、構造例１０の場合、図６４に示すように、１つのカラム内に、４つのカラムデコーダを配置し、それぞれに、異なるカラムアドレス信号の下位２ビットＣＡ０，ＣＡ１を入力させる。また、１カラム内に、４本のワード線イネーブル線ＷＬＥＮ１〜ＷＬＥＮ４を配置し、４本の書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４を、それぞれ独立に駆動できるようにする。
【０７４２】
なお、ロウデコーダ＆読み出しワード線ドライバ２３Ｂ−１，・・・２３Ｂ−ｎ及びカラムデコーダ＆読み出しカラム選択線ドライバ３２は、読み出し動作時にのみ活性化されるため、全ての読み出しワード線ＲＷＬ１，・・・ＲＷＬｎ及び全てのカラム選択線ＣＳＬ１，・・・ＣＳＬｊは、“Ｌ”である。
【０７４３】
ロウデコーダ＆書き込みビット線ドライバ／シンカー２９ＡＸ，３１Ｘは、例えば、ロウアドレス信号に基づいて、１つのロウを選択し、かつ、その選択されたロウ内の書き込みビット線ＷＢＬｉに、書き込み電流を流す。
【０７４４】
また、ロウデコーダ＆書き込みビット線ドライバ／シンカー２９ＡＸ，３１Ｘは、書き込みデータの値に応じて、選択されたロウ内の書き込みビット線ＷＢＬｉに流す書き込み電流の向きを決定する。
【０７４５】
そして、書き込みワード線に流れる書き込み電流及び書き込みビット線に流れる書き込み電流により発生する合成磁界により、選択されたＴＭＲ素子の自由層（記憶層）の磁化の向きを決定し、そのＴＭＲ素子に“１”／“０”情報を記憶させる。
【０７４６】
▲２▼  読み出し動作原理
ＴＭＲ素子に対する読み出しは、読み出しブロック単位で行われる。構造例１０の場合、読み出し動作時、カラムデコーダ２５Ｘ−１，・・・２５Ｘ−ｎは、非動作状態である。即ち、ロウデコーダ２５Ｘ−１，・・・２５Ｘ−ｎの出力信号ＢＬＥＮ１１〜ＢＬＥＮ４は、全て、“Ｌ”である。
【０７４７】
ロウデコーダ＆読み出しワード線ドライバ２３Ｂ−１，・・・２３Ｂ−ｎは、ロウアドレス信号に基づいて、１つのロウを選択する。選択されたロウでは、ロウデコーダ＆読み出しワード線ドライバ２３Ｂ−ｋの出力信号、即ち、読み出しワード線ＲＷＬｋが“Ｈ”となるため、読み出し選択スイッチＲＳＷ１がオン状態となる。
【０７４８】
カラムデコーダ＆読み出しカラム選択線ドライバ３２は、上位カラムアドレス信号に基づいて、１つのカラムを選択する。選択されたカラムでは、カラムデコーダ＆読み出しカラム選択線ドライバ３２の出力信号、即ち、カラム選択信号ＣＳＬｉが“Ｈ”となるため、カラム選択スイッチＣＳＷ１，ＣＳＷ２がオン状態となる。
【０７４９】
なお、読み出し動作時には、書き込みビット線ドライバ３３−ｋ及びロウデコーダ＆書き込みワード線ドライバ／シンカー２９ＡＸ，３１Ｘは、非動作状態となっている。
【０７５０】
読み出し回路２９Ｂは、例えば、読み出し電流を生成する。この読み出し電流は、選択されたロウ及び選択されたカラムに存在する読み出しブロック内の複数のＴＭＲ素子１２のみに流れる。
【０７５１】
即ち、読み出し電流は、選択されたカラム内のカラム選択スイッチＲＳＷ２、読み出しブロック内のＴＭＲ素子１２、選択されたロウ内の読み出し選択スイッチＲＳＷ１及び選択されたカラム内のカラム選択スイッチＣＳＷ１を経由して、接地点ＶＳＳに吸収される。
【０７５２】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４の電位は、読み出しブロック内のＴＭＲ素子１２のデータに応じた値となる。この電位を、読み出し回路２９Ｂ内のセンスアンプによりセンスする。
【０７５３】
読み出しブロック内の複数のＴＭＲ素子のデータは、センスアンプによりセンスされた後、磁気ランダムアクセスメモリの外部に出力される。ここで、読み出しブロック内の複数のＴＭＲ素子１２のデータは、１ビットずつ、出力してもよいし、また、同時に、出力してもよい。
【０７５４】
複数のＴＭＲ素子のデータを１ビットずつシーケンシャルに出力する場合、例えば、下位カラムアドレス信号ＣＡ０，ＣＡ１を用いて、複数のＴＭＲ素子１２のデータのうちの１つを選択する。
【０７５５】
(5)   構造例１２（図４４）の場合
▲１▼  書き込み動作原理
ＴＭＲ素子に対する書き込みは、ランダムに行われる。読み出しワード線ドライバ２３Ｂ−１，・・・２３Ｂ−ｎ及びカラムデコーダ（読み出しカラム選択線ドライバ）３２は、読み出し動作時にのみ活性化されるため、全ての読み出しワード線ＲＷＬ１，・・・ＲＷＬｎ及び全てのカラム選択線ＣＳＬ１，・・・ＣＳＬｊは、“Ｌ”である。
【０７５６】
書き込みワード線ドライバ２３Ａ−１，・・・２３Ａ−ｎは、例えば、ロウアドレス信号に基づいて、１つのロウを選択し、かつ、その選択されたロウ内の書き込みワード線ＷＷＬｉに、書き込み電流を流す。
【０７５７】
カラムデコーダ＆書き込みビット線ドライバ／シンカー２９Ａ，３１は、上位カラムアドレス信号に基づいて、１つのカラムを選択すると共に、カラムアドレス信号の下位２ビットＣＡ０，ＣＡ１に基づいて、選択されたカラム内の４本の書き込みビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４のうちの１本を選択する。
【０７５８】
また、カラムデコーダ＆書き込みビット線ドライバ／シンカー２９Ａ，３１は、書き込みデータの値に応じて、選択されたカラム内の書き込みビット線ＢＬｉに流す書き込み電流の向きを決定する。
【０７５９】
そして、書き込みワード線に流れる書き込み電流及び書き込みビット線に流れる書き込み電流により発生する合成磁界により、選択されたＴＭＲ素子の自由層（記憶層）の磁化の向きを決定し、そのＴＭＲ素子に“１”／“０”情報を記憶させる。
【０７６０】
▲２▼  読み出し動作原理
ＴＭＲ素子に対する読み出しは、読み出しブロック単位で行われる。ロウデコーダ２５−１，・・・２５−ｎは、ロウアドレス信号に基づいて、１つのロウを選択する。選択されたロウでは、読み出しワード線ドライバ２３Ｂ−１，・・・２３Ｂ−ｎの出力信号ＲＷＬ１，・・・ＲＷＬｎが“Ｈ”となるため、読み出し選択スイッチＲＳＷ及びブロック選択スイッチＢＳＷがオン状態となる。
【０７６１】
カラムデコーダ３２は、上位カラムアドレス信号に基づいて、１つのカラムを選択すると共に、カラムアドレス信号の下位２ビットＣＡ０，ＣＡ１に基づいて、選択されたカラム内の４本の読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４のうちの１本を選択する。
【０７６２】
なお、読み出し動作時においては、書き込みワード線ドライバ２３Ａ−１，・・・２３Ａ−ｎ及びカラムデコーダ＆書き込みビット線ドライバ／シンカー２９Ａ，３１は、非動作状態となっている。
【０７６３】
読み出し回路２９Ｂは、例えば、読み出し電流を生成する。この読み出し電流は、選択されたロウ及び選択されたカラムに存在する読み出しブロック内の複数のＴＭＲ素子１２のみに流れる。
【０７６４】
即ち、読み出し電流は、選択されたロウ及び選択されたカラムに存在する読み出しブロック内のブロック選択スイッチＢＳＷ、ＴＭＲ素子１２、読み出し選択スイッチＲＳＷ及び選択されたカラム内のカラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに吸収される。
【０７６５】
読み出しビット線ＢＬ４（ｎ−１）＋１，ＢＬ４（ｎ−１）＋２，ＢＬ４（ｎ−１）＋３，ＢＬ４（ｎ−１）＋４の電位は、読み出しブロック内のＴＭＲ素子１２のデータに応じた値となる。この電位を、読み出し回路２９Ｂ内のセンスアンプによりセンスする。
【０７６６】
読み出しブロック内の複数のＴＭＲ素子のデータは、センスアンプによりセンスされた後、磁気ランダムアクセスメモリの外部に出力される。ここで、読み出しブロック内の複数のＴＭＲ素子１２のデータは、１ビットずつ、出力してもよいし、また、同時に、出力してもよい。
【０７６７】
複数のＴＭＲ素子のデータを１ビットずつシーケンシャルに出力する場合、例えば、下位カラムアドレス信号ＣＡ０，ＣＡ１を用いて、複数のＴＭＲ素子１２のデータのうちの１つを選択する。
【０７６８】
６．  製造方法
本発明の磁気ランダムアクセスメモリのセルアレイ構造、ＴＭＲ素子の構造、読み出し回路、及び、読み出し動作原理については、上述した通りである。そこで、最後に、本発明の磁気ランダムアクセスメモリを実現するための製造方法について説明する。
【０７６９】
以下に説明する製造方法は、構造例１に関するものである。但し、構造例２〜１２についても、以下の製造方法を使用して簡単に形成することができる。
【０７７０】
(1)   対象となるセルアレイ構造
まず、本発明の製造方法により完成されるセルアレイ構造について簡単に説明する。その後、そのセルアレイ構造の製造方法について説明する。
【０７７１】
図７２は、構造例１に関するセルアレイ構造を示している。
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１が配置される。読み出し選択スイッチＲＳＷ１のソースは、コンタクトプラグ４６を介してソース線ＳＬ１に接続される。ソース線ＳＬ１は、例えば、Ｙ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部のカラム選択スイッチを経由して、接地点ＶＳＳに接続される。
【０７７２】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬｎ−１となっている。読み出しワード線ＲＷＬｎ−１は、くし型を有している。同図では、２つの読み出しワード線ＲＷＬｎ−１を見ることができるが、これらは、互いに接続されている。
【０７７３】
読み出し選択スイッチＲＳＷ１上には、Ｙ方向に並んだ４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置されている。
【０７７４】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、上端）は、上部電極４５に共通に接続される。コンタクトプラグ４２，４４及び中間層４３，４５Ａは、上部電極４５と読み出し選択スイッチＲＳＷ１のドレインとを電気的に接続する。
【０７７５】
上部電極４５と読み出し選択スイッチＲＳＷ１とのコンタクト部は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２とＴＭＲ素子ＭＴＪ３，ＭＴＪ４との間の領域に設けられている。このように、上部電極４５のコンタクト部に対して、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を左右均等に配置すれば、配線抵抗などによる読み出し動作時のノイズを最小限に抑えることができる。
【０７７６】
なお、中間層４５Ａは、上部電極４５と一体化してもよい。即ち、中間層４５Ａと上部電極４５は、同一材料で同時に形成することもできる。
【０７７７】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、下端）は、読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）に電気的に接続される。読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４は、Ｘ方向（ロウ方向）に延びている。
【０７７８】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４が設けられる。
【０７７９】
書き込みビット線ＷＢＬ１は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直上であって、かつ、その近傍に配置される。書き込みビット線ＷＢＬ１は、Ｙ方向（カラム方向）に延びている。
【０７８０】
(2)   製造方法の各ステップ
以下、図７２のセルアレイ構造を実現するための製造方法について説明する。ここでは、具体化された製造方法（例えば、デュアルダマシンプロセスの採用など）を説明するので、図７２のセルアレイ構造にない要素についても説明されることに留意する。但し、最終的に完成するセルアレイ構造の概略は、図７２のセルアレイ構造とほぼ同じとなる。
【０７８１】
[1]   素子分離ステップ
まず、図７２に示すように、半導体基板５１内に、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁層５２を形成する。
【０７８２】
素子分離絶縁層５２は、例えば、以下のようなプロセスにより形成できる。
【０７８３】
ＰＥＰ（Photo Engraving Process）により、半導体基板５１上にマスクパターン（窒化シリコンなど）を形成する。このマスクパターンをマスクにして、ＲＩＥ（Reactive Ion Etching）を用いて半導体基板５１をエッチングし、半導体基板５１にトレンチを形成する。例えば、ＣＶＤ（Chemical Vapor Deposition）法及びＣＭＰ（Chemical Mechanical Polishing）法を用いて、このトレンチ内に絶縁層（酸化シリコンなど）を満たす。
【０７８４】
この後、必要ならば、例えば、イオン注入法により、半導体基板内に、Ｐ型不純物（Ｂ、ＢＦ２など）又はＮ型不純物（Ｐ，Ａｓなど）を注入し、Ｐ型ウェル領域又はＮ型ウェル領域を形成する。
【０７８５】
[2]   ＭＯＳＦＥＴの形成ステップ
次に、図７４に示すように、半導体基板５１の表面領域に、読み出し選択スイッチとして機能するＭＯＳトランジスタを形成する。
【０７８６】
ＭＯＳトランジスタは、例えば、以下のようなプロセスにより形成できる。
【０７８７】
素子分離絶縁層５２に取り囲まれた素子領域内のチャネル部に、ＭＯＳトランジスタの閾値を制御するための不純物をイオン注入する。熱酸化法により、素子領域内にゲート絶縁膜（酸化シリコンなど）５３を形成する。ＣＶＤ法により、ゲート絶縁膜５３上に、ゲート電極材料（不純物を含むポリシリコンなど）及びキャップ絶縁膜（窒化シリコンなど）５５を形成する。
【０７８８】
ＰＥＰにより、キャップ絶縁膜５５をパターニングした後、このキャップ絶縁膜５５をマスクにして、ＲＩＥにより、ゲート電極材料及びゲート絶縁膜５３を加工（エッチング）する。その結果、半導体基板５１上に、Ｘ方向に延びるゲート電極５４が形成される。
【０７８９】
キャップ絶縁膜５５及びゲート電極５４をマスクにして、イオン注入法を用いて、半導体基板５１内に、Ｐ型不純物又はＮ型不純物を注入する。そして、半導体基板内に、低濃度の不純物領域（ＬＤＤ領域又はエクステンション領域）を形成する。
【０７９０】
ＣＶＤ法により、半導体基板５１上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングし、ゲート電極５４及びキャップ絶縁膜５５の側壁に、サイドウォール絶縁層５７を形成する。キャップ絶縁膜５５、ゲート電極５４及びサイドウォール絶縁層５７をマスクにして、イオン注入法を用いて、半導体基板５１内に、Ｐ型不純物又はＮ型不純物を注入する。その結果、半導体基板５１内には、ソース領域５６Ａ及びドレイン領域５６Ｂが形成される
この後、ＣＶＤ法により、半導体基板５１上の全体に、ＭＯＳトランジスタを完全に覆う層間絶縁膜（例えば、酸化シリコンなど）５８を形成する。また、ＣＭＰ技術を利用することによって、層間絶縁膜５８の表面を平坦化する。
【０７９１】
[3]   コンタクトホールの形成ステップ
次に、図７５に示すように、半導体基板５１上の層間絶縁膜５８に、ＭＯＳトランジスタのソース領域５６Ａ及びドレイン領域５６Ｂに到達するコンタクトホール５９を形成する。
【０７９２】
コンタクトホール５９は、例えば、ＰＥＰにより、層間絶縁膜５８上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜５８をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０７９３】
[4]   配線溝及び第１配線層の形成ステップ
次に、図７６に示すように、半導体基板５１上の層間絶縁膜５８に、配線溝６０を形成する。本例では、配線溝６０は、ソース線を形成するための溝であり、例えば、Ｘ方向（紙面に垂直な方向）に延びている。同図では、配線溝６０は、破線で表される。
【０７９４】
配線溝６０は、例えば、ＰＥＰにより、層間絶縁膜５８上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜５８をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０７９５】
次に、図７６に示すように、例えば、スパッタ法を用いて、層間絶縁膜５８上、コンタクトホール５９の内面上及び配線溝６０の内面上に、それぞれ、バリアメタル層（ＴｉとＴｉＮの積層など）６１を形成する。続けて、例えば、スパッタ法により、バリアメタル層６１上に、コンタクトホール５９及び配線溝６０を完全に満たす金属層（Ｗなど）６２を形成する。
【０７９６】
この後、例えば、ＣＭＰ法を用いて、金属層６２を研磨し、金属層６２を、コンタクトホール５９内及び配線溝６０内のみに残す。コンタクトホール５９内に残存した金属層６２は、コンタクトプラグとなり、配線溝６０内に残存した金属層６２は、第１配線層（ソース線）となる。
【０７９７】
そして、図７７に示すように、ＣＶＤ法により、層間絶縁膜５８上に、層間絶縁膜（酸化シリコンなど）６３を形成する。
【０７９８】
なお、コンタクトホールの形成ステップ、配線溝の形成ステップ及び第１配線層の形成ステップからなるステップは、デュアルダマシンプロセスと呼ばれる。
【０７９９】
[5]   配線溝の形成ステップ
次に、図７８に示すように、層間絶縁膜６３に、配線溝６４を形成する。本例では、配線溝６４は、書き込みワード線（読み出しビット線）を形成するための溝となっており、Ｘ方向に延びている。配線金属として銅（Ｃｕ）を用いた場合には、銅の拡散防止と酸化防止のため、配線溝６４の側面には、サイドウォール絶縁層（窒化シリコンなど）を形成してもよい。
【０８００】
配線溝６４は、例えば、ＰＥＰにより、層間絶縁膜６３上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜６３をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８０１】
サイドウォール絶縁層は、ＣＶＤ法により、層間絶縁膜６３上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０８０２】
[6]   第２配線層の形成ステップ
次に、図７９に示すように、配線溝６４内に、ＭＯＳＦＥＴのドレイン上のコンタクトプラグ６２に達するコンタクトホール６５を形成する。
【０８０３】
コンタクトホール６５は、例えば、ＰＥＰにより、層間絶縁膜６３上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜６３をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８０４】
この後、例えば、スパッタ法を用いて、層間絶縁膜６３上、配線溝６４の内面上及びコンタクトホール６５の内面上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）６６を形成する。続けて、例えば、スパッタ法により、バリアメタル層６６上に、配線溝６４及びコンタクトホール６５を完全に満たす金属層（Ａｌ、Ｃｕなど。Ｃｕの場合には、スパッタ法に代えて、電解メッキ法を使用するのがよい。）６７を形成する。
【０８０５】
この後、例えば、ＣＭＰ法を用いて、金属層６７を研磨し、金属層６７を、配線溝６４内及びコンタクトホール６５内のみに残す。配線溝６４内に残存した金属層６７は、書き込みワード線（読み出しビット線）として機能する第２配線層となり、コンタクトホール６５内に残存した金属層６７は、コンタクトプラグとなる。
【０８０６】
なお、配線金属として銅（Ｃｕ）を使用する場合には、銅の拡散防止と酸化防止を実現するため、その配線金属上に、絶縁層（窒化シリコン膜など）を堆積するのが好ましい。
【０８０７】
[7]   ＭＴＪ素子及びその下部電極の形成ステップ
次に、図８０に示すように、スパッタ法により、層間絶縁膜６３上に下部電極（Ｔａなど）６８を形成する。続けて、下部電極６８上に、ＭＴＪ素子のための複数の層６９を形成する。複数の層６９は、例えば、トンネルバリア層、これを挟み込む２つの強磁性層、及び、反強磁性層を含んでいる。
【０８０８】
この後、図８１に示すように、ＭＴＪ素子のための複数の層６９をパターニングし、下部電極６８上に、複数のＭＴＪ素子６９Ａを形成する。複数のＭＴＪ素子６９Ａは、最終的には、例えば、図４７、図４８又は図４９に示すような構造となる。
【０８０９】
なお、ＭＴＪ素子のための複数の層６９のパターニングは、ＰＥＰにより、複数の層６９上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、複数の層６９をエッチングすることにより、容易に行える。
【０８１０】
続けて、ＭＴＪ素子の下部電極６８のパターニングを行う。この後、レジストパターンは、除去される。
【０８１１】
この後、ＣＶＤ法を用いて、ＭＴＪ素子６９Ａを完全に覆う層間絶縁膜７０を形成する。また、ＣＭＰ法により、層間絶縁膜７０を研磨かつ平坦化し、層間絶縁膜７０をＭＴＪ素子６９Ａの間にのみ残存させる。
【０８１２】
[8]   ＭＴＪ素子の上部電極の形成ステップ
次に、図８２に示すように、層間絶縁膜７０に、コンタクトプラグ６７に達するコンタクトホールを形成する。
【０８１３】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜７０上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜７０をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８１４】
この後、スパッタ法を用いて、ＭＴＪ素子６９Ａ上及び層間絶縁膜７０上に、コンタクトホールを完全に埋め込むように、ＭＴＪ素子６９Ａの上部電極となる金属層（Ｔａなど）７１を形成する。また、ＣＭＰ法により、金属層７１を研磨し、金属層７１の表面を平坦化する。
【０８１５】
また、ＭＴＪ素子６９Ａの上部電極７１のパターニングを行う。
ＭＴＪ素子６９Ａの上部電極７１のパターニングは、例えば、ＰＥＰにより、上部電極７１上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、上部電極７１をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８１６】
[9]   第３配線層の形成ステップ
次に、図８３に示すように、ＣＶＤ法を用いて、層間絶縁膜７０上に、ＭＴＪ素子６９Ａの上部電極７１を完全に覆う層間絶縁膜７２を形成する。また、ＣＭＰ法により、層間絶縁膜７２を研磨し、層間絶縁膜７２の表面を平坦化する。
【０８１７】
また、層間絶縁膜７２に、配線溝を形成する。この配線溝は、書き込みビット線を形成するための溝となっており、Ｙ方向に延びている。配線金属として銅（Ｃｕ）を使用する場合には、銅の拡散防止と酸化防止のために、配線溝の側面に、サイドウォール絶縁層（窒化シリコンなど）を形成してもよい。
【０８１８】
配線溝は、例えば、ＰＥＰにより、層間絶縁膜７２上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜７２をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８１９】
サイドウォール絶縁層は、ＣＶＤ法により、層間絶縁膜７２上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０８２０】
この後、例えば、スパッタ法を用いて、層間絶縁膜７２上及び配線溝の内面上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）７３を形成する。続けて、例えば、スパッタ法により、バリアメタル層７３上に、配線溝を完全に満たす金属層（Ａｌ、Ｃｕなど。Ｃｕの場合には、スパッタ法に代えて、電解メッキ法を使用するのが好ましい。）７４を形成する。
【０８２１】
また、例えば、ＣＭＰ法を用いて、金属層７４を研磨し、金属層７４を、配線溝内のみに残す。配線溝内に残存した金属層７４は、書き込みビット線として機能する第３配線層となる。
【０８２２】
なお、配線金属として銅（Ｃｕ）を使用する場合には、銅の拡散防止と酸化防止を実現するため、その配線金属上に、絶縁層（窒化シリコン膜など）を堆積するのがよい。
【０８２３】
(3)   まとめ
この製造方法によれば、読み出しブロック内の複数のＴＭＲ素子の一端が共通接続され、かつ、これら複数のＴＭＲ素子の他端がそれぞれ独立に読み出しビット線に接続されるセルアレイ構造（１スイッチ−ｎＭＴＪ構造）を実現することができる。
【０８２４】
なお、本例では、配線層を形成するに当たって、ダマシンプロセス及びデュアルダマシンプロセスを採用したが、これに代えて、例えば、配線層の加工をエッチングにより行うプロセスを採用してもよい。
【０８２５】
７．  その他
上述の説明では、磁気ランダムアクセスメモリのメモリセルとして、ＴＭＲ素子を用いることを前提としたが、メモリセルがＧＭＲ（Giant Magneto Resistance）素子である場合にも、本発明、即ち、各種のセルアレイ構造、読み出し動作原理、読み出し回路の具体例などを適用することができる。
【０８２６】
また、ＴＭＲ素子やＧＭＲ素子の構造や、これらを構成する材料などについても、本発明の適用に当たって、特に、限定されることはない。本例では、読み出しブロック内のＴＭＲ素子の数が４つである場合について説明したが、読み出しブロック内のＴＭＲ素子の数は、４つに限られず、自由に設定できる。
【０８２７】
磁気ランダムアクセスメモリの読み出し選択スイッチとしては、ＭＯＳトランジスタ、バイポーラトランジスタ及びダイオードの場合について説明したが、これ以外のスイッチ素子、例えば、ＭＩＳ(Metal Insulator Semiconductor)トランジスタ(MOSFETを含む)、ＭＥＳ(Metal Semiconductor)トランジスタ、接合(Junction)トランジスタなどを、読み出し選択スイッチとして用いることもできる。
【０８２８】
【発明の効果】
以上、説明したように、本発明によれば、第一に、メモリ容量の増大に適した新規なセルアレイ構造を有する磁気ランダムアクセスメモリ及びその製造方法を提供できる。また、第二に、その新規なセルアレイ構造に適した高速読み出しが可能な新規な読み出し動作原理を提供できる。さらに、第三に、その新規な読み出し動作原理を実現するための読み出し回路を実現できる。
【図面の簡単な説明】
【図１】本発明の磁気ランダムアクセスメモリの構造例１に関わる回路図。
【図２】構造例１に関わるデバイス構造１を示す断面図。
【図３】構造例１に関わるデバイス構造１を示す平面図。
【図４】構造例１に関わるデバイス構造２を示す断面図。
【図５】構造例１に関わるデバイス構造２を示す平面図。
【図６】構造例１に関わるデバイス構造２を示す平面図。
【図７】構造例１に関わるデバイス構造２を示す平面図。
【図８】構造例１に関わるデバイス構造２を示す平面図。
【図９】構造例１に関わるデバイス構造３を示す断面図。
【図１０】構造例１に関わるデバイス構造３を示す平面図。
【図１１】構造例１に関わるデバイス構造３を示す平面図。
【図１２】構造例１に関わるデバイス構造３を示す平面図。
【図１３】構造例１に関わるデバイス構造３を示す平面図。
【図１４】本発明の磁気ランダムアクセスメモリの構造例２に関わる回路図。
【図１５】構造例２に関わるデバイス構造を示す断面図。
【図１６】構造例２に関わるデバイス構造を示す平面図。
【図１７】構造例２に関わるデバイス構造を示す平面図。
【図１８】構造例２に関わるデバイス構造を示す平面図。
【図１９】構造例２に関わるデバイス構造を示す平面図。
【図２０】本発明の磁気ランダムアクセスメモリの構造例３に関わる回路図。
【図２１】構造例３に関わるデバイス構造を示す断面図。
【図２２】構造例３に関わるデバイス構造を示す平面図。
【図２３】構造例３に関わるデバイス構造を示す平面図。
【図２４】構造例３に関わるデバイス構造を示す平面図。
【図２５】構造例３に関わるデバイス構造を示す平面図。
【図２６】本発明の磁気ランダムアクセスメモリの構造例４に関わる回路図。
【図２７】本発明の磁気ランダムアクセスメモリの構造例５に関わる回路図。
【図２８】本発明の磁気ランダムアクセスメモリの構造例６に関わる回路図。
【図２９】本発明の磁気ランダムアクセスメモリの構造例７に関わる回路図。
【図３０】構造例７に関わるデバイス構造を示す断面図。
【図３１】構造例７に関わるデバイス構造を示す平面図。
【図３２】構造例７に関わるデバイス構造を示す平面図。
【図３３】構造例７に関わるデバイス構造を示す平面図。
【図３４】構造例７に関わるデバイス構造を示す平面図。
【図３５】本発明の磁気ランダムアクセスメモリの構造例８に関わる回路図。
【図３６】構造例８に関わるデバイス構造を示す断面図。
【図３７】構造例８に関わるデバイス構造を示す平面図。
【図３８】構造例８に関わるデバイス構造を示す平面図。
【図３９】構造例８に関わるデバイス構造を示す平面図。
【図４０】構造例８に関わるデバイス構造を示す平面図。
【図４１】本発明の磁気ランダムアクセスメモリの構造例９に関わる回路図。
【図４２】本発明の磁気ランダムアクセスメモリの構造例１０に関わる回路図。
【図４３】本発明の磁気ランダムアクセスメモリの構造例１１に関わる回路図。
【図４４】本発明の磁気ランダムアクセスメモリの構造例１２に関わる回路図。
【図４５】構造例１２に関わるデバイス構造を示す断面図。
【図４６】構造例１２に関わるデバイス構造を示す平面図。
【図４７】ＴＭＲ素子の構造例を示す図。
【図４８】ＴＭＲ素子の構造例を示す図。
【図４９】ＴＭＲ素子の構造例を示す図。
【図５０】書き込みワード線ドライバ／シンカーの回路例を示す図。
【図５１】書き込みワード線ドライバ／シンカーの回路例を示す図。
【図５２】書き込みワード線ドライバ／シンカーの回路例を示す図。
【図５３】書き込みワード線ドライバ／シンカーの回路例を示す図。
【図５４】書き込みビット線ドライバ／シンカーの回路例を示す図。
【図５５】書き込みビット線ドライバ／シンカーの回路例を示す図。
【図５６】書き込みビット線ドライバ／シンカーの回路例を示す図。
【図５７】書き込みビット線ドライバ／シンカーの回路例を示す図。
【図５８】書き込みビット線ドライバ／シンカーの回路例を示す図。
【図５９】ロウデコーダ＆読み出しワード線ドライバの回路例を示す図。
【図６０】ロウデコーダの回路例を示す図。
【図６１】カラムデコーダ＆読み出し選択線ドライバの回路例を示す図。
【図６２】カラムデコーダの回路例を示す図。
【図６３】ロウデコーダの回路例を示す図。
【図６４】カラムデコーダの回路例を示す図。
【図６５】読み出し回路の回路例を示す図。
【図６６】読み出し回路の回路例を示す図。
【図６７】センスアンプ＆バイアス回路の回路例を示す図。
【図６８】センスアンプの回路例を示す図。
【図６９】リファレンス電位生成回路の回路例を示す図。
【図７０】オペアンプの回路例を示す図。
【図７１】センスアンプ＆バイアス回路の回路例を示す図。
【図７２】本発明の製造方法が適用されるデバイス構造を示す図。
【図７３】本発明の製造方法の１ステップを示す断面図。
【図７４】本発明の製造方法の１ステップを示す断面図。
【図７５】本発明の製造方法の１ステップを示す平面図。
【図７６】本発明の製造方法の１ステップを示す断面図。
【図７７】本発明の製造方法の１ステップを示す断面図。
【図７８】本発明の製造方法の１ステップを示す断面図。
【図７９】本発明の製造方法の１ステップを示す断面図。
【図８０】本発明の製造方法の１ステップを示す断面図。
【図８１】本発明の製造方法の１ステップを示す断面図。
【図８２】本発明の製造方法の１ステップを示す平面図。
【図８３】本発明の製造方法の１ステップを示す平面図。
【図８４】構造例１に関わるデバイス構造１の変形例を示す断面図。
【図８５】構造例１に関わるデバイス構造２の変形例を示す断面図。
【図８６】構造例１に関わるデバイス構造２の変形例を示す断面図。
【図８７】構造例１に関わるデバイス構造３の変形例を示す断面図。
【図８８】構造例１に関わるデバイス構造３の変形例を示す断面図。
【図８９】構造例２に関わるデバイス構造の変形例を示す断面図。
【図９０】構造例２に関わるデバイス構造の変形例を示す断面図。
【図９１】構造例３に関わるデバイス構造の変形例を示す断面図。
【図９２】構造例３に関わるデバイス構造の変形例を示す断面図。
【図９３】構造例７に関わるデバイス構造の変形例を示す断面図。
【図９４】構造例７に関わるデバイス構造の変形例を示す断面図。
【図９５】構造例８に関わるデバイス構造の変形例を示す断面図。
【図９６】構造例８に関わるデバイス構造の変形例を示す断面図。
【図９７】構造例１２に関わるデバイス構造の変形例を示す断面図。
【符号の説明】
１１                            ：メモリセルアレイ、
１２                            ：ＴＭＲ素子、
２３Ａ−１，・・・２３Ａ−ｎ    ：書き込みワード線ドライバ、
２４−１，・・・２４−ｎ        ：書き込みワード線シンカー、
２５−１，・・・２５−ｎ        ：ロウデコーダ、
２９Ａ                          ：書き込みビット線ドライバ／シンカー、
２９Ｂ                          ：読み出し回路、
２９Ｂ１１，・・・２９Ｂ１４    ：センスアンプ＆バイアス回路、
２９Ｂ２                        ：セレクタ、
２９Ｂ３                        ：出力バッファ、
２９Ｃ                          ：カラム選択スイッチ、
３０                            ：共通データ線、
３１                            ：書き込みビット線ドライバ／シンカー、
３２                            ：カラムデコーダ、
５１                            ：半導体基板、
４２，４４，４６                ：コンタクトプラグ、
４３                            ：中間層、
４５                            ：下部電極、
５２                            ：素子分離絶縁層、
５３                            ：ゲート絶縁膜、
５４                            ：ゲート電極、
５５                            ：キャップ絶縁膜、
５６Ａ                          ：ソース領域、
５６Ｂ                          ：ドレイン領域、
５８，６３，７０，７２          ：層間絶縁膜、
５９                            ：コンタクトホール、
６０                            ：配線溝、
６１，６６，７３                ：バリアメタル層、
６２，６７，７４                ：金属層、
６９Ａ                          ：ＭＴＪ素子、
６８                            ：下部電極、
７１                            ：上部電極、
ＭＴＪ１，・・・ＭＴＪ４        ：ＴＭＲ素子（ＭＴＪ素子）、
ＢＫ１１，・・・ＢＫｊｎ        ：読み出しブロック、
ＷＷＬ４（ｎ−１）＋１，・・・ＷＷＬ４（ｎ−１）＋４  ：書き込みワード線、
ＲＢＬ４（ｎ−１）＋１，・・・ＲＢＬ４（ｎ−１）＋４  ：読み出しビット線、
ＷＢＬ１，・・・ＷＢＬｊ        ：書き込みビット線、
ＱＰ１，・・・ＱＰ１３          ：ＰチャネルＭＯＳトランジスタ、
ＱＮ１，・・・ＱＮ２５          ：ＮチャネルＭＯＳトランジスタ、
ＡＤ１，・・・ＡＤ１２          ：ＡＮＤ回路、
ＮＤ１，・・・ＮＤ１１          ：ＮＡＮＤ回路、
ＩＮＶ１，・・・ＩＮＶ４        ：インバータ回路、
ＯＰ                            ：オペアンプ、
Ｉｓ１，Ｉｓ２                  ：定電流源、
ＲＳＷ，ＲＳＷ１                ：読み出し選択スイッチ、
ＲＳＷ２                        ：ロウ選択スイッチ、
ＣＳＷ，ＣＳＷ１，ＣＳＷ２      ：カラム選択スイッチ、
ＢＳＷ                          ：ブロック選択スイッチ。
【図１】
0004256114.tif 000002
【図２】
0004256114.tif 000003
【図３】
0004256114.tif 000004
【図４】
0004256114.tif 000005
【図５】
0004256114.tif 000006
【図６】
0004256114.tif 000007
【図７】
0004256114.tif 000008
【図８】
0004256114.tif 000009
【図９】
0004256114.tif 000010
【図１０】
0004256114.tif 000011
【図１１】
0004256114.tif 000012
【図１２】
0004256114.tif 000013
【図１３】
0004256114.tif 000014
【図１４】
0004256114.tif 000015
【図１５】
0004256114.tif 000016
【図１６】
0004256114.tif 000017
【図１７】
0004256114.tif 000018
【図１８】
0004256114.tif 000019
【図１９】
0004256114.tif 000020
【図２０】
0004256114.tif 000021
【図２１】
0004256114.tif 000022
【図２２】
0004256114.tif 000023
【図２３】
0004256114.tif 000024
【図２４】
0004256114.tif 000025
【図２５】
0004256114.tif 000026
【図２６】
0004256114.tif 000027
【図２７】
0004256114.tif 000028
【図２８】
0004256114.tif 000029
【図２９】
0004256114.tif 000030
【図３０】
0004256114.tif 000031
【図３１】
0004256114.tif 000032
【図３２】
0004256114.tif 000033
【図３３】
0004256114.tif 000034
【図３４】
0004256114.tif 000035
【図３５】
0004256114.tif 000036
【図３６】
0004256114.tif 000037
【図３７】
0004256114.tif 000038
【図３８】
0004256114.tif 000039
【図３９】
0004256114.tif 000040
【図４０】
0004256114.tif 000041
【図４１】
0004256114.tif 000042
【図４２】
0004256114.tif 000043
【図４３】
0004256114.tif 000044
【図４４】
0004256114.tif 000045
【図４５】
0004256114.tif 000046
【図４６】
0004256114.tif 000047
【図４７】
0004256114.tif 000048
【図４８】
0004256114.tif 000049
【図４９】
0004256114.tif 000050
【図５０】
0004256114.tif 000051
【図５１】
0004256114.tif 000052
【図５２】
0004256114.tif 000053
【図５３】
0004256114.tif 000054
【図５４】
0004256114.tif 000055
【図５５】
0004256114.tif 000056
【図５６】
0004256114.tif 000057
【図５７】
0004256114.tif 000058
【図５８】
0004256114.tif 000059
【図５９】
0004256114.tif 000060
【図６０】
0004256114.tif 000061
【図６１】
0004256114.tif 000062
【図６２】
0004256114.tif 000063
【図６３】
0004256114.tif 000064
【図６４】
0004256114.tif 000065
【図６５】
0004256114.tif 000066
【図６６】
0004256114.tif 000067
【図６７】
0004256114.tif 000068
【図６８】
0004256114.tif 000069
【図６９】
0004256114.tif 000070
【図７０】
0004256114.tif 000071
【図７１】
0004256114.tif 000072
【図７２】
0004256114.tif 000073
【図７３】
0004256114.tif 000074
【図７４】
0004256114.tif 000075
【図７５】
0004256114.tif 000076
【図７６】
0004256114.tif 000077
【図７７】
0004256114.tif 000078
【図７８】
0004256114.tif 000079
【図７９】
0004256114.tif 000080
【図８０】
0004256114.tif 000081
【図８１】
0004256114.tif 000082
【図８２】
0004256114.tif 000083
【図８３】
0004256114.tif 000084
【図８４】
0004256114.tif 000085
【図８５】
0004256114.tif 000086
【図８６】
0004256114.tif 000087
【図８７】
0004256114.tif 000088
【図８８】
0004256114.tif 000089
【図８９】
0004256114.tif 000090
【図９０】
0004256114.tif 000091
【図９１】
0004256114.tif 000092
【図９２】
0004256114.tif 000093
【図９３】
0004256114.tif 000094
【図９４】
0004256114.tif 000095
【図９５】
0004256114.tif 000096
【図９６】
0004256114.tif 000097
【図９７】
0004256114.tif 000098