(57)【特許請求の範囲】
【請求項１】
ピーク周波数において電磁妨害雑音を減少させて複数の同期信号を伝送するための装置であって、
遷移間の最小時間Ｔを有する第１のデジタル信号を伝送するための第１の伝送ラインと、
前記第１の伝送ラインに結合され、第１の遅延したデジタル信号を生成するために第１の制御された時間間隔だけ前記第１のデジタル信号を遅延させるように適合された第１の制御可能遅延装置であって、前記第１の制御された時間間隔がＴに比べて大幅に短い、第１の制御可能遅延装置と、
第２のデジタル信号を伝送するための第２の伝送ラインであって、その第２の伝送ラインが前記第１の伝送ラインに隣接しており、また前記第２のデジタル信号が遷移間の同じ最小時間Ｔを有して、前記第１のデジタル信号に同期されている、第２の伝送ラインと、
前記第２の伝送ラインに結合され、第２の遅延したデジタル信号を生成するために第２の制御された時間間隔だけ前記第２のデジタル信号を遅延させるように適合された第２の制御可能遅延装置であって、前記第２の制御された時間間隔がＴに比べて大幅に短く、且つ前記第１の制御された時間間隔と異なる、第２の制御可能遅延装置と、
第３のデジタル信号を伝送するための第３の伝送ラインであって、その第３の伝送ラインが前記第１と第２の伝送ラインに隣接しており、また前記第３のデジタル信号が遷移間の同じ最小時間Ｔを有して、前記第１と第２のデジタル信号に同期されている、第３の伝送ラインと、
前記第３の伝送ラインに結合され、第３の遅延したデジタル信号を生成するために第３の制御された時間間隔だけ前記第３のデジタル信号を遅延させるように適合された第３の制御可能遅延装置であって、前記第３の制御された時間間隔がＴに比べて大幅に短く、且つ前記第１と第２の制御された時間間隔と異なり、前記第１、第２、及び第３の遅延したデジタル信号が互いにわずかに同期からずれるように、前記第１、第２、及び第３の制御された時間間隔が互いに異なる、第３の制御可能遅延装置と、
前記第１の制御可能遅延装置を制御するための第１の制御信号、前記第２の制御可能遅延装置を制御するための第２の制御信号、及び前記第３の制御可能遅延装置を制御するための第３の制御信号を発生するためのリング発振器を含む擬似ランダムシーケンス発生器であって、そのリング発振器が直列に結合された複数のインバータを含む、擬似ランダムシーケンス発生器とを含み、
前記ピーク周波数が１／Ｔに比例し、また、前記デジタル信号の伝送中にそのピーク周波数において放射された前記電磁妨害雑音を減少させる、装置。
【請求項２】
前記第１のデジタル信号が周期的なクロック信号であり、また前記第２と第３のデジタル信号がデータ信号である、請求項１の装置。
【請求項３】
前記リング発振器が、
第１の入力と第１の出力を含む第１のインバータと、
第２の入力と第２の出力を含み、その第２の入力が前記第１の出力に結合されている、第２のインバータと、
第３の入力と第３の出力を含み、その第３の入力が前記第２の出力に結合され、その第３の出力が前記第１の入力に結合されている、第３のインバータと、
を含み、
前記第１の制御信号を前記第１の出力から発生し、
前記第２の制御信号を前記第２の出力から発生し、及び
前記第３の制御信号を前記第３の出力から発生する、請求項１の装置。
【請求項４】
前記擬似ランダムシーケンス発生器が、直列に結合された複数の１ビットレジスタを含む、請求項１の装置。
【請求項５】
前記第１と第２の制御可能遅延装置が、デジタル式である、請求項１の装置。
【請求項６】
前記第１と第２の制御可能遅延装置が、アナログ式である、請求項１の装置。
【請求項７】
ピーク周波数において電磁妨害雑音を減少させて複数の同期信号を発生して伝送するための方法であって、
遷移間の最小時間Ｔを有する第１のデジタル信号を、第１の制御された時間間隔だけ遅延させるステップであって、その第１の制御された時間間隔がＴに比べて大幅に短く、それにより第１の伝送ラインに沿って伝送される前記第１のデジタル信号の遅延されたバージョンを生成する、ステップと、
遷移間の同じ最小時間Ｔを有し、且つ前記第１のデジタル信号に同期されている第２のデジタル信号を、第２の制御された時間間隔だけ遅延させるステップであって、その第２の制御された時間間隔がＴに比べて大幅に短く、且つ前記第１の制御された時間間隔と異なり、それにより前記第１の伝送ラインに隣接する第２の伝送ラインに沿って伝送される前記第２のデジタル信号の遅延されたバージョンを生成する、ステップと、
遷移間の同じ最小時間Ｔを有し、且つ前記第１と第２のデジタル信号に同期されている第３のデジタル信号を、第３の制御された時間間隔だけ遅延させるステップであって、その第３の制御された時間間隔がＴに比べて大幅に短く、且つ前記第１と第２の制御された時間間隔と異なり、それにより前記第１と第２の伝送ラインに隣接する第３の伝送ラインに沿って伝送される前記第３のデジタル信号の遅延されたバージョンを生成する、ステップとを含み、
前記第１、第２、及び第３の遅延されたデジタル信号が互いにわずかに同期からずれるように、前記第１、第２、及び第３の制御された時間間隔が互いに異なり、
前記第１、第２、及び第３のデジタル信号を遅延させる前記ステップが、リング発振器を用いることにより実行され、そのリング発振器が直列に結合された複数のインバータを含む、方法。
【請求項８】
前記第１のデジタル信号が周期的なクロック信号であり、また前記第２と第３のデジタル信号がデータ信号である、請求項７の方法。
【請求項９】
前記第１、第２、及び第３のデジタル信号を遅延させる前記ステップが、擬似ランダムシーケンス発生器を用いることにより実行される、請求項７の方法。
【請求項１０】
前記擬似ランダムシーケンス発生器が、直列に結合された複数の１ビットレジスタを含む、請求項９の方法。
【請求項１１】
前記第１、第２、及び第３の制御可能遅延装置が、デジタル式である、請求項７の方法。
【請求項１２】
前記第１、第２、及び第３の制御可能遅延装置が、アナログ式である、請求項７の方法。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は、一般に通信回線上で信号を駆動するための回路要素に関する。とりわけ、本発明は、かかる信号伝送における電磁妨害雑音（ＥＭＩ）を減少させることに関する。
【０００２】
【関連技術の説明】
電子技術とコンピュータ技術が発展し続けることにより、すぐ近く又は少し離れて位置する種々の装置間のデータ通信が、ますます重要になっている。特に、図形または映像情報、複数の入出力チャネル、ローカルエリアネットワーク等を用いる集約的なデータ消費システムにおいてデータ通信に必要とされる大量のデータを考慮して、かかるデータ通信を非常に高速で提供することもますます望まれている。従って、現在、回路基板上の種々のチップ、システムの種々の回路基板、及び異なるシステムの中で、互いの高速データ通信を提供することが、かつてないほど望まれている。
【０００３】
かかるデータ通信に関して増大する重要な問題は、しばしば許容できるレベルを超える実質的な電磁妨害雑音（ＥＭＩ）の放射である。駆動して伝送するデータ回線数とデータ速度が増大するにつれて、放射されるＥＭＩは、それに対応して増大する。
【０００４】
ＥＭＩ放射を減少させることに関する初期の従来技術の方法には、物理的なしゃへい（シールド）が含まれる。物理的なしゃへいはＥＭＩ放射を減少させることが可能であるが、物理的なしゃへいは、かさばり、且つ費用がかかり、また必要とされる周波数に応じてＥＭＩ放射を十分に減少させるのに十分効果的でない可能性もある。
【０００５】
【概要】
本発明により、上述のニーズが満たされ、かつ上述の問題が解決される。本発明は、複数の同期信号の伝送中に放射されたＥＭＩを減少するために複数の制御可能な遅延装置の使用に関する。それぞれの制御可能な遅延装置は、制御された遅延を伝送される対応する信号に導入する。制御された遅延により、ピーク周波数において複数の信号の結合された強さが、実質的に減少する。これにより、これらのピーク周波数において減少したＥＭＩ放射をもたらす。
【０００６】
【好適な実施態様の説明】
図１Ａは、一例の伝送システムからの複数の同期信号のタイミング図を示す。この例のシステムは、n+1データ信号d0(t)、d1(t)、d2(t)、・・・、dn(t)、及び１つのクロック信号ck(t)を伝送する。信号の各々が時間的に周期的な点でのみ遷移することができるので、信号はデジタルであり、且つ同期されている。とりわけ、信号の各々は、時間t=0、T、2T、3T、・・・で遷移することができ、一方データ信号d0、d1、d2、・・・、dnは、時間t=iTで遷移したり、または遷移しなくてもよい。ここで、ｉは整数であり、クロック信号ckは常に時間t=iTで遷移する。例えば、時間t=Tで、データ信号d0が１（Ｈ）から０（Ｌ）に遷移し、データ信号d1が１で同じままであり、データ信号d2が０から１に遷移し、・・・、データ信号dnが１から０に遷移しており、またクロック信号ckが１から０に遷移している。当然のことながら、当業者により、信号が、特定のシステムの種々の技術的な特性に左右される特定の許容誤差の範囲内にあるように同期されていることが理解されよう。
【０００７】
図１Ｂは、本発明により、制御された遅延が信号に導入された一例の伝送システムからの複数の同期信号のタイミング図を示す。遷移が同期せず、信号が「わずかに同期からずれて」いる。例えば、時間t=Tで、データ信号d0の１から０への遷移が、Δ0で表示された制御された時間間隔だけ意図的に遅延されている。データ信号d2の０から１への遷移が、Δ2で表示された別の制御された時間間隔だけ意図的に遅延されている。・・・データ信号dnの１から０への遷移が、Δnで表示された更に別の時間間隔だけ意図的に遅延されている。最後に、クロック信号ckの遷移が、Δckで表示された更に別の制御された時間間隔だけ意図的に遅延されている。制御された時間間隔のそれぞれは、Ｔに比べて大きさで大幅に小さく、そして制御された時間間隔は概して互いに長さで異なるので、種々の信号の遷移は概してわずかに同期からずれている。制御された時間間隔の長さは、擬似乱数発生器により、または時間間隔の長さを分配する他の方法により生成されることが可能であり、そのため遷移がわずかに同期からずれる。
【０００８】
図２Ａは、複数の同期信号の周波数スペクトルを示す。図２Ａの説明上のスペクトルは、図１Ａに図示されたような同期信号のフーリエ変換に対応する。かかるフーリエ変換の詳細は、当業者に良く知られている。更に、当業者は、図２Ａのフーリエスペクトルが定量的に正確であることを意味しない定性的な描写であることを理解するであろう。
【０００９】
図２Ａのスペクトルは、f0、3f0、5f0、7f0など（f0の奇数倍）において収束された「主（メイン）」ピークを有しており、ここでf0は１／Ｔに比例する。これらの主ピークは狭く、比較的高い。また、主ピークのそれぞれの周囲に「従属した（satellite）」ピーク、又はサイドローブもある。
【００１０】
f0における主ピークは、最も高いピークであり、電磁適合性（ＥＭＣ）に対する最大レベルより高い。この最大レベルは、図２ＡにおいてＥＭＣ限界として示されている。図２Ａに示される例において、3f0における主ピークもＥＭＣ限界より高い。ＥＭＣ限界より高いこのようなピークは、信号が許容できない量の電磁妨害雑音（ＥＭＩ）を放射していることを意味する。
【００１１】
図２Ｂは、本発明により、ランダム化されて制御された遅延が信号に導入された複数の同期信号の周波数スペクトルを示す。図２Ｂの説明上のスペクトルは、図１Ｂに示されたようなわずかに同期がずれた信号のフーリエ変換に対応する。かかるフーリエ変換の詳細は、当業者に良く知られている。更に、当業者は、図２Ｂのフーリエスペクトルが定量的に正確であることを意味しない定性的な描写であることを理解するであろう。
【００１２】
図２Ａのスペクトルと同様に、図２Ｂのスペクトルもf0の奇数倍において収束された「主」ピークを有しており、ここでf0は１／Ｔに比例する。しかしながら、図２Ｂの主ピークは、図２Ａの主ピークに比べて幅が広くて短い。これは、図１Ｂの信号により示されるように、遷移が意図的にわずかに同期からずらされたことによるものである。同様に、従属したピーク又はサイドローブも幅が広くて短い。
【００１３】
図２Ｂにおいて、f0における主ピークが最も高いピークであるが、それはＥＭＣ限界より低い。従って、図１Ｂに示される信号により放射されたＥＭＩは、許容できる限界内にあるように十分に減少している。
【００１４】
図３は、本発明の第１の実施態様による、一例の伝送システムの図である。システムには、制御シーケンス発生器302と、n+2制御可能遅延装置304が含まれる。
【００１５】
制御シーケンス発生器302は、n+2制御信号、即ちcontrol０、control１、control２、・・・、control n、及びcontrol ckを発生する。これらの信号のそれぞれは、対応する制御可能遅延装置304を制御する。言い換えれば、n+2制御可能遅延装置304が、図３に示されるようにn+1データライン（d0、d1、d2、・・・、dn）、及びクロックライン（ck）に配置されている。例えば、図３の最上部の近くのデータラインは、データ信号d0を伝送する。データ信号d0は制御可能遅延装置304に入力される。制御可能遅延装置304は、データ信号d0が制御信号control０により決定された期間だけ遅延されるようにデータ信号d0に作用する。結果として生じる遅延されたデータ信号は、d0’と表示され、伝送のために出力される。
【００１６】
図４Ａは、本発明の第１の実施態様による、第１の制御可能遅延装置304Aの回路図である。第１の制御可能遅延装置304Aは、デジタル式に動作する。
【００１７】
図４Ａの回路は、デジタル乱数発生器により駆動される。現実に、デジタル乱数発生器は、正確な乱数の代わりに擬似乱数（長期間において確定的であるが、局所的には相互に関係していない）のみを発生する。従って、普通、擬似乱数発生器と呼ばれる。
【００１８】
各信号control０、control１、・・・、control n、及び各対応する反転信号は、デジタル乱数発生器により発生した多値（２値より多い）のデジタル信号である。各遅延要素ごとに、遅延を決定するデジタル信号のそれぞれは、デジタル乱数発生器からの出力の異なる組合わせである。バイアスｐとバイアスｎの電圧信号は、予め設定されるべき遅延の範囲を考慮する。これらが無い場合、遅延が無限となる可能性があり、実用的ではないであろう。これらの電圧信号は、所望の遅延の範囲によって電源と接地との間のおよそのレベル、又はバイアスｐが単に接地され、バイアスｎが単に電源に接続されることが可能である。
【００１９】
図４Ａのトランジスタが同じサイズで作られる必要がないことを留意すべきである。トランジスタを同じサイズで作ることが可能であるが、それらが代わりに、例えば第２のトランジスタが第１のトランジスタの２倍の大きさ、第３のトランジスタが第１のトランジスタの４倍の大きさ等になるように、２進的に拡大されてもよい。
【００２０】
図４Ｂは、本発明の第１の実施態様による、第２の制御可能遅延装置304Bの回路図である。第２の制御可能遅延装置304Bは、アナログの態様で動作する。図４Ｂの回路は、アナログのランダム信号発生器により駆動される。信号controlA1とcontrolA2は、ランダムに変化するアナログの電圧信号である。アナログのランダム信号発生の技術は、当該技術において既知である。これらの例は、熱雑音発生回路、又はカオス回路に基づかせてもよい。バイアスｐとバイアスｎの電圧信号は、これらが図４Ａの回路の役に立つのと同じ目的を果たす。
【００２１】
図４Ｃは、本発明の第１の実施態様による、第３の制御可能遅延装置304Cの回路図である。第１の制御可能遅延装置304Aと同様に、第３の制御可能遅延装置304Cはデジタル式に動作する。第３の制御可能遅延装置304Cには、入力信号（入力）のいくつかの遅延されたバージョンの間を選択するマルチプレクサー（ＭＵＸ）440が含まれる。選択は、制御信号（control）に基づいてなされ、遅延された信号として出力される（出力）。いくつかの遅延されたバージョンが、それぞれが異なる数の遅延素子442を備える並列のいくつかのラインにより生成される。
【００２２】
図４Ｄは、本発明の第１の実施態様による、第４の制御可能遅延装置304Dの回路図である。第４の制御可能遅延装置304Dは、デジタル式に動作する。第３の制御可能遅延装置304Cと同様に、第４の制御可能遅延装置304Dには、入力信号（入力）のいくつかの遅延されたバージョンの間を選択するマルチプレクサー（ＭＵＸ）440が含まれる。選択は、制御信号（control）に基づいてなされ、遅延された信号として出力される（出力）。しかしながら、第４の制御可能遅延装置304Dは、第３の制御可能遅延装置304Cに比べて少ない数の遅延素子442を使用する。これは、いくつかの遅延素子442を直列に変更し、異なる遅延を得るために一連のチェーン（chain）の異なるポイントにタップを付けることによりなされている。
【００２３】
図５Ａは、本発明の第１の実施態様による、第１の制御信号発生器302Aの回路図である。第１の制御信号発生器302Aは、リング発振器を含み、そして同時に発生することのない明確に間隔がおかれた遷移をもたらす制御信号を生成するが、その遷移はランダム化されていない。
【００２４】
第１の制御信号発生器302Aには、閉回路の状態で接続された奇数のインバータが含まれる。（異なる遅延素子を使用する場合、偶数のインバータによりリング発振器を作ることもまた可能である。）かかるインバータの閉回路は、特定の電圧及びタイミング特性を有する発振器として動作する。インバータ502の出力は、制御信号（control０、control１、control２、・・・control n、及びcontrol ck）を構成する。
【００２５】
当業者は、かかるリング発振器に精通している。インバータのそれぞれは、他のインバータに比較すると非常に似ている特性を有する。インバータがそれらの特性において非常に似ているので、各インバータに供給された信号は、非常に似ている遅延を被る。従って、インバータにより生成された信号は、明確に間隔がおかれているとみなされる。かかる信号は、リング発振器の発信周波数がシステムクロックに同期していないのでランダム信号の発生に関して有用である。従って、擬似ランダム信号を発生することが可能である。これらの擬似ランダム信号の異なる組合わせを用いて、遅延要素を制御する。
【００２６】
図５Ｂは、本発明の第１の実施態様による、第２の制御信号発生器302Bの回路図である。第２の制御信号発生器302Bは、擬似ランダムシーケンス発生器を含み、概して同時に発生しない明確にランダム化された遷移をもたらす制御信号を発生する。
【００２７】
第２の制御信号発生器302Bには、直列に接続され、且つレジスタのビットが１つのレジスタ550からクロック信号により次へとシフトするようにクロック信号により制御されたいくつかの１ビットレジスタ550が含まれる。レジスタ550の出力は、制御信号（control０、control１、control２、・・・control n、及びcontrol ck）を構成する。更に、レジスタ550のいくつかの出力は、直列のチェーンにおける第１のレジスタ550にフィードバックされる。図５Ｂに示される一例の回路において、２つの特定のレジスタ550（control iとcontrol ckの信号を発生する）の出力が、排他的論理和をとられて（これらに排他的論理和演算を適用する）、その結果がレジスタのチェーンの最初にフィードバックされる。当業者は、かかる擬似乱数発生器に精通している。
【００２８】
図６は、本発明の第２の実施態様による、一例の伝送システムの図である。この実施態様において、control ck信号により、クロック信号ckに挿入された制御可能遅延装置602がランダム化される。その結果生じるランダム化されたクロック信号は、ck’と表示される。
【００２９】
データ信号d0、d1、d2、・・・、dnは、ラッチ又はレジスタ604を用いてck’によりそれぞれラッチされる。引き続いて、制御可能遅延装置606がデータ信号（d0、d1、d2、・・・、dn）のそれぞれに挿入されており、ここで制御可能遅延装置606のそれぞれは、対応する制御信号（control０、control１、control２、・・・control n）により制御される。最後に、固定遅延装置608がクロック信号に挿入されることにより、ランダム化されたクロックck’が更に遅延して、遅延したランダム化クロックck”を生成する。固定遅延装置608の時間の長さは、データ信号d0、d1、d2、・・・、dnに対する制御された遅延装置606の平均値になるように設定される。
【００３０】
図６のこの第２の実施態様は、図３の第１の実施態様に比べてさらなるランダム化をもたらす。更に、第２の実施態様は、セットアップ時間とホールド時間のようなクロッキングのパラメータを保持する。
【００３１】
代替的な技術には、システムクロック信号の周波数変調が含まれる。かかるシステムクロックの周波数変調は、クロックディザリングとみなされる。また、望ましくないＥＭＩも、クロックディザリングを用いることにより減少させることが可能である。
【００３２】
しかしながら、ＥＭＩを減少させるためにクロックディザリングを用いることには、いくつかの欠点がある。第１に、クロックディザリングは、集積回路チップの刻時される全てのレジスタに必要とされるセットアップ時間とホールド時間（入力がクロックエッジの前後で安定していなければならない時間間隔）を事実上増大させる。第２に、ＥＭＩを減少させるためにクロックディザリングを用いることは、集積回路チップの総合性能に悪影響を及ぼす。
【００３３】
これに対して、図３と図６に示される実施態様は、クロックディザリングにまさる主要な利点がある。第１に、データの入力／出力（データＩ／Ｏ）に関連しない刻時されるレジスタのためのセットアップ時間とホールド時間が、概して影響を受けない。第２に、チップの総合性能が影響を受けず、データＩ／Ｏの性能だけが影響を受ける。他の利点には、データＩ／Ｏに対するＥＭＩ低減がチップの残りの部分に影響を及ぼすことなくオン又はオフに切り替えらるような使用禁止の特徴を付加するための機能が含まれる。
【図面の簡単な説明】
【図１Ａ】  一例の伝送システムからの複数の同期信号のタイミング図を示す。
【図１Ｂ】  本発明により、制御された遅延が信号に導入された一例の伝送システムからの複数の同期信号のタイミング図を示す。
【図２Ａ】  複数の同期信号の周波数スペクトルを示す。
【図２Ｂ】  本発明により、ランダム化されて制御された遅延が信号に導入された複数の同期信号の周波数スペクトルを示す。
【図３】  本発明の第１の実施態様による、一例の伝送システムの図である。
【図４Ａ】  本発明の第１の実施態様による、第１の制御可能遅延装置304Aの回路図である。
【図４Ｂ】  本発明の第１の実施態様による、第２の制御可能遅延装置304Bの回路図である。
【図４Ｃ】  本発明の第１の実施態様による、第３の制御可能遅延装置304Cの回路図である。
【図４Ｄ】  本発明の第１の実施態様による、第４の制御可能遅延装置304Dの回路図である。
【図５Ａ】  本発明の第１の実施態様による、第１の制御信号発生器302Aの回路図である。
【図５Ｂ】  本発明の第１の実施態様による、第２の制御信号発生器302Bの回路図である。
【図６】  本発明の第２の実施態様による、一例の伝送システムの図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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