(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成され、空洞を有する第１の絶縁膜と、
前記第１の絶縁膜上に形成され、開口部を有する第２の絶縁膜と、
少なくとも前記開口部内に形成され、前記空洞に露出する導電体と、
前記第１の絶縁膜内に形成され、前記空洞内において、第１の方向に延在する第１の配線層と、
前記第１の絶縁膜内に形成され、前記空洞内の、前記第１の配線層と前記第２の絶縁膜との間の位置において、前記第１の方向とは異なる第２の方向に延在する第２の配線層と、
前記空洞内において、前記導電体を前記半導体基板に電気的に接続するプラグと
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の配線層は、少なくとも２つの配線パターンを有し、
前記空洞は、前記配線パターン間に延在している
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２の配線層は、少なくとも２つの配線パターンを有し、
前記空洞は、前記配線パターン間に延在している
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記導電体と前記第２の絶縁膜は、前記開口部内において所定の間隙をおいて配置されており、前記間隙の下部領域には前記空洞が延在し、前記間隙の上部領域には前記第２の絶縁膜上に形成された第３の絶縁膜が埋め込まれて前記空洞が塞がれている
ことを特徴とする半導体装置。
【請求項５】
半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の絶縁膜とは異なるエッチング特性を有する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、少なくとも前記第１の絶縁膜に達する開口部を形成する工程と、
少なくとも前記開口部内に、前記第２の絶縁膜に接する導電体を形成する工程と、
前記第２の絶縁膜と前記導電体との界面からエッチング液を染み込ませて前記第１の絶縁膜をエッチングし、前記第２の絶縁膜の下部に空洞を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記半導体基板と前記第２の絶縁膜との間の前記第１の絶縁膜内に配線層を形成する工程を更に有し、
前記空洞を形成する工程では、前記配線層の周囲に前記空洞を形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記配線層の側壁に、前記第１の絶縁膜のエッチング特性と実質的に同一のエッチング特性を有するサイドウォール絶縁膜を形成する工程を更に有し、
前記空洞を形成する工程では、前記第１の絶縁膜及び前記サイドウォール絶縁膜をエッチングすることにより、前記配線層の側壁部分に前記空洞を形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項５乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜を形成する工程の後に、前記第２の絶縁膜上に、前記第１の絶縁膜と実質的に同一のエッチング特性を有する第３の絶縁膜を形成する工程を更に有し、
前記空洞を形成する工程では、前記導電体と前記第３の絶縁膜及び前記第２の絶縁膜との界面からエッチング液を染み込ませることにより、前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電極或いは配線層間の寄生容量を低減しうる半導体装置の構造及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の大規模高集積化に伴い、最小加工寸法は０．１μｍにも達しようとしており、露光技術による最小パターン形成はますます困難となってきている。このため、パターン形成の困難性に鑑みて、従来より用いられてきた斜めパターンや複雑な形状のパターンを使用せずにシンプルな矩形パターンのみで素子を形成する技術が模索されている。
【０００３】
シンプルな矩形パターンにより形成しうる従来の半導体装置について図６８（ａ）を用いて説明する。図６８（ａ）は従来の半導体装置の構造を示す代表的な層の平面レイアウト図である。
【０００４】
シリコン基板の主表面上には、素子分離膜によって画定された長方形の素子領域３０２が千鳥格子状に配置されている（図中、一点鎖線の領域）。素子分離膜が形成されたシリコン基板上には、紙面縦方向に延在する複数のワード線３０４が形成されている。素子領域３０２には、各々２本づつのワード線３０４が延在している。また、ワード線３０４の両側の素子領域には、ソース／ドレイン拡散層がそれぞれ形成されている。ワード線３０４の側壁には、サイドウォール絶縁膜３０６が形成されている。ワード線３０４間の領域には、ソース／ドレイン拡散層に接続されたコンタクトプラグ３０８、３１０が埋め込まれている。各素子領域３０２の中央部分に埋め込まれたコンタクトプラグ３０８は、ワード線３０４が延在する方向に延在し、素子分離膜上に乗り上げるように形成されている。各素子領域３０２の両端部分に埋め込まれたコンタクトプラグ３１０は、素子領域３０２上にのみ形成されている。ワード線３０４及びコンタクトプラグ３０８、３１０が形成されたシリコン基板上には、これらを覆う絶縁膜を介してコンタクトプラグ３０８に接続されたビット線３１２と、これらを覆う絶縁膜を介してコンタクトプラグ３１０に接続されたキャパシタ（図示せず）とが形成されている。
【０００５】
こうして、矩形パターンのみによって、１トランジスタ、１キャパシタよりなるＤＲＡＭ型の半導体装置が構成されていた。
【０００６】
【発明が解決しようとする課題】
しかしながら、図６８（ａ）に示す従来の半導体装置においては、素子領域３０２、ワード線３０４、ビット線３１２等を単純な矩形パターンで描く関係上、ビット線３１２とソース／ドレイン拡散層とを、ワード線の延在する方向に延在して形成されたコンタクトプラグ３０８を介して接続している。また、コンタクトプラグ３０８、３１０を埋め込むコンタクトホールをワード線３０４に自己整合で形成すること等の目的からワード線３０４の側壁にはシリコン窒化膜などよりなるサイドウォール絶縁膜３０６を形成している。このため、ワード線３０４の延在する方向に延在する長いコンタクトプラグ３０８とワード線３０４とがサイドウォール絶縁膜３０６を介して容量結合され（図中、斜線部分）、その結果、ワード線３０４とビット線３１２との間の寄生容量を増加することとなっていた。
【０００７】
また、蓄積電極用のコンタクトホールをビット線３１２に自己整合で形成する場合においては、ビット線３１２の側壁にもシリコン窒化膜などのサイドウォール絶縁膜３１４が形成されるため、ビット線３１２と蓄積電極との間の寄生容量を増加することにもなっていた。
【０００８】
このため、従来の半導体装置では、図６８（ｂ）に示すように、ワード線３０４間の寄生容量、ビット線３１２間の寄生容量、ワード線３０４とビット線３１２との間の寄生容量、ワード線３０４とプラグ３０８，３１０との間の寄生容量、ビット線３１２と蓄積電極との間の寄生容量を低減することが望まれていた。
【０００９】
また、矩形パターンのみで描いたパターンを有するＤＲＡＭのみならず、他のパターンを用いたＤＲＡＭ、ＳＲＡＭその他の他のメモリデバイス、ロジックデバイスなどの他のデバイスにおいても、配線層間の寄生容量を低減することが望まれいている。
【００１０】
本発明の目的は、電極或いは配線層間の寄生容量を低減しうる半導体装置の構造及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的は、半導体基板上に形成され、空洞を有する第１の絶縁膜と、前記第１の絶縁膜上に形成され、開口部を有する第２の絶縁膜と、少なくとも前記開口部内に形成され、前記空洞に露出する導電体と、前記第１の絶縁膜内に形成され、前記空洞内において、第１の方向に延在する第１の配線層と、前記第１の絶縁膜内に形成され、前記空洞内の、前記第１の配線層と前記第２の絶縁膜との間の位置において、前記第１の方向とは異なる第２の方向に延在する第２の配線層と、前記空洞内において、前記導電体を前記半導体基板に電気的に接続するプラグとを有することを特徴とする半導体装置によって達成される。
【００１２】
また、上記目的は、半導体基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜とは異なるエッチング特性を有する第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、少なくとも前記第１の絶縁膜に達する開口部を形成する工程と、少なくとも前記開口部内に、前記第２の絶縁膜に接する導電体を形成する工程と、前記第２の絶縁膜と前記導電体との界面からエッチング液を染み込ませて前記第１の絶縁膜をエッチングし、前記第２の絶縁膜の下部に空洞を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００１３】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図２２を用いて説明する。
【００１４】
図１は本実施形態による半導体装置の構造を示す平面図、図２は本実施形態による半導体装置の構造を示す概略断面図、図３は本実施形態による半導体装置の構造を示す斜視図、図４は半導体チップ上におけるセルアレイの配置の一例を示す平面図、図５は単位セルアレイ間における半導体装置の構造を示す概略断面図、図６乃至図２１は本実施形態による半導体装置の製造方法を示す工程断面図、図２２は本実施形態による半導体装置の製造方法における層間絶縁膜のエッチング過程を説明する図である。
【００１５】
はじめに、本実施形態による半導体装置の構造について図１乃至図３を用いて説明する。なお、図２は図１のＡ−Ａ′線断面に沿った概略断面図を示すものである。また、図１及び図２において、左側はメモリセル領域を、右側は周辺回路領域を、それぞれ示している。
【００１６】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。素子分離膜１２が形成されたシリコン基板１０上には、上面がシリコン窒化膜１８により覆われたゲート電極２０，２２，２４が、ゲート絶縁膜１４，１６を介して形成されている。ゲート電極２０の両側のシリコン基板１０内には、ソース／ドレイン拡散層２６，２８が形成されている。こうして、ゲート電極２０と、ソース／ドレイン拡散層２６，２８とを有するメモリセルトランジスタが構成されている。ゲート電極２０は、図１に示すようにワード線を兼ねる導電膜としても機能する。また、ゲート電極２４の両側のシリコン基板１０内には、ソース／ドレイン拡散層３６が形成されている。こうして、ゲート電極２４と、ソース／ドレイン拡散層３６とを有する周辺回路用トランジスタが構成されている。
【００１７】
メモリセルトランジスタ及び周辺回路用トランジスタが形成されたシリコン基板１０上には、層間絶縁膜３８，４８が形成されている。層間絶縁膜４８上には、プラグ５６，４４を介してソース／ドレイン拡散層２６に接続されたビット線６４と、プラグ５８を介してゲート電極２２に接続された配線層６６と、プラグ６０を介してソース／ドレイン拡散層３６に接続された配線層６８とが形成されている。ビット線６４上及び配線層６６，６８上には、シリコン窒化膜６２が形成されている。ビット線６４は、図１に示すように、ワード線と交わる方向に延在して複数形成されている。
【００１８】
ビット線６４及び配線層６６，６８が形成された層間絶縁膜４８上には、層間絶縁膜７２が形成されている。層間絶縁膜７２，４８には、プラグ４６に接続されたプラグ７６が埋め込まれている。プラグ７６上には、プラグ７６，４６を介してソース／ドレイン拡散層２８に接続されたシリンダ状の蓄積電極８４が形成されている。蓄積電極８４が形成されていない領域の層間絶縁膜７２上には、層間絶縁膜７８が形成されている。蓄積電極８４上には、キャパシタ誘電体膜９０を介してプレート電極９２が形成されている。こうして、蓄積電極８４、キャパシタ誘電体膜９０、プレート電極９２によりキャパシタが構成されている。
【００１９】
キャパシタが形成された層間絶縁膜７８上には、層間絶縁膜９４が形成されている。層間絶縁膜９４上には、プラグ１００を介してプレート電極９２に接続された配線層１０４と、プラグ１０２を介して配線層６８に接続された配線層１０６とが形成されている。配線層１０４，１０６が形成された層間絶縁膜９４上には、層間絶縁膜１０８が形成されている。層間絶縁膜１０８上には、プラグ１１０を介して配線層１０４に接続された配線層１１２が形成されている。
【００２０】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭが構成されている。
【００２１】
ここで、本実施形態による半導体装置は、ワード線（ゲート電極２０）間の領域、ビット線６４間の領域及びワード線２０とビット線６４との間の領域の層間絶縁膜３８，４８，７２、サイドウォール絶縁膜３４が除去されており、この領域に空洞８８が形成されていることに主たる特徴がある。このようにして半導体装置を構成することにより、ワード線２０間の領域、ビット線６４間の領域及びワード線２０とビット線６４との間の領域には、シリコン酸化膜（誘電率：約４）やシリコン窒化膜（誘電率：約７．５）よりも誘電率が小さい空洞８８（誘電率：約１）が形成されるので、ワード線２０間の寄生容量、ビット線６４間の寄生容量及びワード線２０とビット線６４との間の寄生容量を大幅に低減することができる。
【００２２】
なお、ワード線２０間の領域、ビット線６４間の領域及びワード線２０とビット線６４との間の領域に空洞８８を形成する場合、製造過程において空洞８８の天井部分を構成する層間絶縁膜７８が崩れるのを防止する必要がある。しかしながら、本実施形態による半導体装置では、図３に示すように、層間絶縁膜７８がビット線６４上に形成されたシリコン窒化膜６２によって支えられており、ビット線６４がプラグ４４，５６によって支えられているため、層間絶縁膜７８が崩落することはない。また、図２に示されるように、空洞８８は周辺回路領域には形成されていない。したがって、周辺回路領域において層間絶縁膜７８が崩落することもない。
【００２３】
通常、半導体チップ上には、例えば図４に示すように、複数の単位セルアレイが複数配列され、それらの周辺には周辺ロジック回路が配置されている。このような半導体チップ上では、空洞８８は、各単位セルアレイ毎に空洞８８が形成される（図５参照）。
【００２４】
また、空洞８８がスクライブライン上にまで達するとダイシングした後に耐湿性等が劣化する虞がある。したがって、空洞８８は、スクライブラインに達しないように制御されている。
【００２５】
次に、本実施形態による半導体装置の製造方法について図６乃至図２１を用いて説明する。なお、図６乃至図１２は図１のＡ−Ａ′線断面に沿った工程断面図を、図１３乃至図１７は図１のＢ−Ｂ′線断面に沿った工程断面図を、図１８乃至図２１は図１のＣ−Ｃ′線断面に沿った工程断面図を、それぞれ表している。
【００２６】
まず、半導体基板１０の主表面上に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する（図６（ａ）、図１３（ａ）、図１８（ａ））。
【００２７】
次いで、素子分離膜１２により画定された複数の素子領域上に、例えば熱酸化法により、シリコン酸化膜よりなるゲート絶縁膜１４，１６を形成する。なお、ゲート絶縁膜１４はメモリセルトランジスタのゲート絶縁膜であり、ゲート絶縁膜１６は周辺回路用トランジスタのゲート絶縁膜である。
【００２８】
次いで、全面に、例えばＣＶＤ法により、例えばドープト多結晶シリコン膜とシリコン窒化膜とを順次堆積した後、この積層膜をパターニングし、上面がシリコン窒化膜１８により覆われた多結晶シリコン膜よりなるゲート電極２０、２２、２４を形成する（図６（ｂ））。ここで、ゲート電極２０はメモリセルトランジスタのゲート電極（ワード線）であり、ゲート電極２２，２４は周辺回路用トランジスタのゲート電極である。また、ゲート電極２２は、上層配線とのコンタクト部分を示したものである。なお、ゲート電極２０，２２，２４は、多結晶シリコン膜の単層構造に限られるものではなく、ポリサイド構造、ポリメタル構造、或いは、金属膜等を適用してもよい。
【００２９】
次いで、ゲート電極２０，２４をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板１０中にソース／ドレイン拡散層２６，２８を形成し、ゲート電極２４の両側のシリコン基板１０中にＬＤＤ領域或いはエクステンション領域となる不純物拡散領域３０を形成する（図６（ｃ）、図１３（ｂ）、図１８（ｂ））。
【００３０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５〜２０ｎｍのシリコン窒化膜３２と、例えば膜厚７０ｎｍのシリコン酸化膜とを順次堆積する。
【００３１】
次いで、シリコン窒化膜３２をストッパとしてシリコン酸化膜をエッチバックする。こうして、シリコン窒化膜３２が形成されたゲート電極２０，２２，２４及びシリコン窒化膜１８の側壁に、シリコン酸化膜よりなるサイドウォール絶縁膜３４を形成する。なお、メモリセル領域ではゲート電極２０間の間隙が狭いため、ゲート電極２０間の領域はサイドウォール絶縁膜３４によって埋め込まれる。
【００３２】
なお、シリコン窒化膜３２は、後工程でサイドウォール絶縁膜３４等を除去する際に素子分離膜１２がエッチングされるのを防止するためのものである。素子分離膜１２をサイドウォール絶縁膜３４とはエッチング特性の異なる膜（例えばシリコン窒化膜）により形成するような場合には、必ずしも必要はない。
【００３３】
次いで、ゲート電極２４及びサイドウォール絶縁膜３４をマスクとしてイオン注入を行い、高濃度不純物領域を形成する。これにより、ゲート電極２４の両側のシリコン基板１０中に、ＬＤＤ構造或いはエクステンション構造のソース／ドレイン拡散層３６を形成する。
【００３４】
こうして、メモリセル領域に、ゲート電極２０と、その両側のシリコン基板１０中に形成されたソース／ドレイン拡散層２６，２８とを有するメモリセルトランジスタを形成し、周辺回路領域に、ゲート電極２４と、その両側のシリコン基板１０中に形成されたソース／ドレイン拡散層３６とを有する周辺回路トランジスタを形成する（図７（ａ）、図１３（ｃ）、図１８（ｃ））。
【００３５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積した後、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法等によりシリコン窒化膜１８が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜３８を形成する（図７（ｂ）、図１３（ｄ）、図１８（ｄ））。
【００３６】
次いで、リソグラフィー技術及びエッチング技術により、ソース／ドレイン拡散層２６，２８上のサイドウォール絶縁膜３４を、ゲート電極２０及びシリコン窒化膜３２に対して自己整合的にパターニングし、ソース／ドレイン拡散層２６上のシリコン窒化膜３２に達するコンタクトホール４０と、ソース／ドレイン拡散層２８上のシリコン窒化膜３２に達するコンタクトホール４２とを形成する。
【００３７】
次いで、ドライエッチングにより、コンタクトホール４０，４２底のシリコン窒化膜３２を選択的に除去し、コンタクトホール４０，４２内にソース／ドレイン拡散層２６，２８をそれぞれ露出する。
【００３８】
次いで、コンタクトホール４０，４２内に、プラグ４４，４６をそれぞれ埋め込む（図７（ｃ）、図１４（ａ）、図１９（ａ））。例えば、ＣＶＤ法によりドープト多結晶シリコン膜を堆積してエッチバックすることにより、コンタクトホール４０，４２内のみにドープト多結晶シリコン膜を残存させ、ドープト多結晶シリコン膜よりなるプラグ４４，４６を形成する。
【００３９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４８を形成する。
【００４０】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜４８、３８、シリコン窒化膜１８，３２をパターニングし、プラグ４４に達するコンタクトホール５０と、ゲート電極２２に達するコンタクトホール５２と、ソース／ドレイン拡散層３６に達するコンタクトホール５４とを、それぞれ形成する。
【００４１】
次いで、全面に、例えばＣＶＤ法により、Ｔｉ（チタン）膜と、ＴｉＮ（窒化チタン）膜と、Ｗ（タングステン）膜とを順次堆積した後、層間絶縁膜４８の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を平坦に研磨する。こうして、Ｗ膜、ＴｉＮ膜及びＴｉ膜よりなり、コンタクトホール５０、５２、５４内に埋め込まれたプラグ５６、５８、６０を形成する（図８（ａ）、図１４（ｂ）、図１９（ｂ））。なお、図８（ａ）に示す断面にはプラグ５６は現れないが、他の構成要素との位置関係を明確にするため点線で表している。
【００４２】
次いで、全面に、例えばＣＶＤ法により、膜厚５０ｎｍのＷ膜と、膜厚２００ｎｍのシリコン窒化膜とを順次堆積してパターニングし、上面がシリコン窒化膜６２により覆われ、プラグ５６，４４を介してソース／ドレイン拡散層２６に接続されたビット線６４と、上面がシリコン窒化膜６２により覆われプラグ５８を介してゲート電極２２に接続された配線層６６と、上面がシリコン窒化膜６２により覆われプラグ６０を介してソース／ドレイン拡散層３６に接続された配線層６８とを形成する。
【００４３】
次いで、全面に例えばＣＶＤ法により、例えば膜厚５〜２０ｎｍのシリコン窒化膜を堆積した後にエッチバックし、ビット線６４、配線層６６，６８及びシリコン窒化膜６２の側壁にサイドウォール絶縁膜７０を形成する（図８（ｂ）、図１４（ｃ）、図１９（ｃ））。なお、図８（ｂ）に示す断面にはビット線６４は現れないが、他の構成要素との位置関係を明確にするため点線で表している。
【００４４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりシリコン窒化膜６２が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜７２を形成する。
【００４５】
次いで、リソグラフィー技術及びエッチング技術により、プラグ４６に達するコンタクトホール７４を層間絶縁膜７２，４８に形成する。コンタクトホール７４は、ビット線６４上に形成されたシリコン窒化膜６２及びサイドウォール絶縁膜７０に対して自己整合的に開口することができる。
【００４６】
次いで、層間絶縁膜７２、４８に開口されたコンタクトホール７４内に、プラグ７６を埋め込む（図８（ｃ）、図１５（ａ）、図２０（ａ））。例えば、ＣＶＤ法により、例えばＴｉ膜とＴｉＮ膜とＷ膜とを順次堆積した後、ＣＭＰ法或いはエッチバック法によりコンタクトホール７４内にＷ膜、ＴｉＮ膜及びＴｉ膜を選択的に残存させることにより、Ｗ膜、ＴｉＮ膜及びＴｉ膜よりなるプラグ７６を形成する。
【００４７】
なお、プラグ７６を構成する材料は、Ｗ膜、ＴｉＮ膜及びＴｉ膜に限られるものではない。例えば、コンタクトメタルとしてのＴｉ膜の代わりにＲｕ膜などを用いることができ、バリアメタルとしてのＴｉＮ膜の代わりにＷＮ膜やＮｂＮ膜などを用いることができ、Ｗ膜の代わりにＲｕ膜、Ｐｔ膜、ＴｉＮ膜などを用いることができる。これら材料は耐酸化性に優れており、蓄積電極８４とプラグ７６との間のコンタクト特性の劣化を防止するという効果を得ることができる。すなわち、キャパシタ誘電体膜９０を形成する際に、蓄積電極８４を通してプラグ７６が酸化され、蓄積電極８４とプラグ７６との間のコンタクト特性が劣化することがある。しかしながら、耐酸化性に優れたこれら材料によりプラグ７６を構成することにより、プラグ７６の酸化を防止し、蓄積電極８４とプラグ７６とのコンタクト特性の劣化を防止することができる。
【００４８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０〜８０ｎｍのシリコン窒化膜と、例えば膜厚９００ｎｍのシリコン酸化膜とを堆積し、シリコン窒化膜よりなる層間絶縁膜７８と、シリコン酸化膜よりなる層間絶縁膜８０を形成する。
【００４９】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜８０，７８をパターニングし、プラグ７６に達する開口部８２を形成する（図９（ａ）、図１５（ｂ）、図２０（ｂ））。開口部８２は、蓄積電極の形成予定領域に開口される。
【００５０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０ｎｍのＲｕ膜を堆積する。このＲｕ膜は、蓄積電極となる膜である。
【００５１】
なお、蓄積電極を構成するための導電膜としては、キャパシタ誘電体膜と相性のよい材料であるとともに、少なくとも層間絶縁膜７８に対する密着性に劣る材料を選択する。キャパシタ誘電体膜として強誘電体膜や高誘電率膜を用い、層間絶縁膜７８としてシリコン窒化膜を用いる場合には、例えばＲｕ（ルテニウム）、Ｐｔ（プラチナ）などの貴金属材料を適用することができる。なお、本明細書において、層間絶縁膜に対する密着性に劣るとは、弗酸系水溶液によるウェット処理を行ったときに蓄積電極と層間絶縁膜との間に溶液が染み込むような状態を表す。
【００５２】
本実施形態による半導体装置では、層間絶縁膜８０をシリコン酸化膜により形成しており、蓄積電極を構成するための導電膜と層間絶縁膜８０との間の密着性も劣っている。しかしながら、本実施形態による半導体装置の製造方法のように後工程で層間絶縁膜８０をすべてエッチングする場合には、蓄積電極を構成するための導電膜と層間絶縁膜８０との間の密着性が優れていても、本発明の効果を奏するうえで何ら障害とはならない。
【００５３】
次いで、全面に、例えばスピンコート法により、例えばＳＯＧ膜を堆積する。ＳＯＧ膜は、後工程で研磨により蓄積電極を形成する際に蓄積電極の内側の領域を保護する内側保護膜として機能するものであり、ＳＯＧ膜の代わりに例えばフォトレジスト膜を適用してもよい。
【００５４】
次いで、例えばＣＭＰ法により、層間絶縁膜８０が表面に露出するまで、ＳＯＧ膜及びＲｕ膜を平坦に除去し、開口部８２内に形成されたＲｕ膜よりなる蓄積電極８４と、蓄積電極８４が形成された開口部８２内に埋め込まれたＳＯＧ膜よりなる内側保護膜８６とを形成する（図９（ｂ）、図１６（ａ））。
【００５５】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜８０及び内側保護膜８６をエッチングし、蓄積電極８４の外側面を露出する。この際、蓄積電極８４は層間絶縁膜７８との密着性に劣っているため、エッチング液は蓄積電極８４と層間絶縁膜７８との界面から染み込み、層間絶縁膜７８より下層にある層間絶縁膜７２，４８，３８、サイドウォール絶縁膜３４もエッチングされる。これにより、ワード線（ゲート電極２０）間の領域、ビット線６４間の領域、ワード線とビット線６４との間の領域には、空洞８８が形成される（図１０（ａ）、図１６（ｂ）、図２１（ａ））。
【００５６】
なお、ポリシリコン膜よりなるプラグ４４，４６、Ｗ膜／ＴｉＮ膜／Ｔｉ膜よりなるプラグ５６，７６、Ｗ膜よりなるビット線６４、シリコン窒化膜よりなるサイドウォール絶縁膜７０、シリコン窒化膜１８，３２，６２は、弗酸水溶液に対するエッチング耐性を有しており、弗酸系水溶液によってエッチングされることはない。また、ゲート電極２０の側壁部分及び素子分離膜１２上にはエッチング耐性を有するシリコン窒化膜３２が形成されているので、ゲート絶縁膜１４や素子分離膜１２がエッチングされることはない。
【００５７】
また、層間絶縁膜７８の下部に空洞８８が形成されることにより層間絶縁膜７８が崩落することも考えられるが、層間絶縁膜７８はシリコン窒化膜６２により十分に支えられているため崩落する心配はない。また、エッチング時間を適宜制御することにより、周辺回路領域の層間絶縁膜７２，４８，３８、サイドウォール絶縁膜３４が除去されることを防止することができる。
【００５８】
このエッチングは、蓄積電極８４と層間絶縁膜７８との界面を起点にして等方的に、すなわち略球面状に進行する。したがって、このエッチングにより形成される層間絶縁膜７２，４８，３８、サイドウォール絶縁膜３４のエッチング面は、蓄積電極８４の底面形状を反映したものとなる。但し、実際には、ビット線６４上には層間絶縁膜７８に接するシリコン窒化膜６２が形成されており、ワード線（ゲート電極２０）の延在する方向へのエッチングは制限される。すなわち、ビット線６４の延在する方向へのエッチングは、蓄積電極８４と層間絶縁膜７８との界面を起点にして等方的に進行する。一方、ワード線の延在する方向へのエッチングでは、ビット線６４間の層間絶縁膜７２が下までエッチングされた後、ワード線上の層間絶縁膜４８等のエッチングがワード線の延在する方向に進行するため、平面的に見た見かけ上のエッチング距離は、ビット線６４の高さに相当する量だけ少なくなる（図２２参照）。つまり、層間絶縁膜７２，４８，３８、サイドウォール絶縁膜３４のエッチング面は、基本的には蓄積電極８４の底面形状に応じた形状となるが、ビット線６４やワード線の配置によって一定の制限を受けることとなる。
【００５９】
なお、空洞８８を形成することにより、蓄積電極８４と層間絶縁膜７２等とが接する領域が大幅に低減される。したがって、シリコン酸化膜中の拡散係数が大きく重金属汚染の虞があるＲｕのような材料によって蓄積電極８４を形成する場合であっても、空洞８８によってＲｕが拡散してシリコン基板１０に達するパスを遮ることができる。したがって、空洞８８を形成することには、リーク電流を減らし、リテンション特性を向上するという効果もある。
【００６０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのＴａ2Ｏ5膜、ＢＳＴ膜、ＴｉＯ膜、ＯＮ膜、Ａｌ2Ｏ3膜、ＳＢＴ膜或いはＳＴＯ膜などの誘電体膜を堆積し、これら誘電体膜よりなるキャパシタ誘電体膜９０を形成する（図１０（ｂ）、図１７（ａ））。
【００６１】
なお、空洞８８を形成する際のエッチングは蓄積電極８４と層間絶縁膜７８との界面の間隙からの染み込みにより進行するが、この間隙は十分に狭く、蓄積電極８４は層間絶縁膜７８によって十分に支えることができる。したがって、エッチングの過程で蓄積電極が倒壊することはない。また、この間隙はキャパシタ誘電体膜９０によって塞がれるので、キャパシタ誘電体膜９０の形成後においては、層間絶縁膜７８及び蓄積電極８４は構造的により安定となる。
【００６２】
開口部を別途形成した後、この開口部を介して下層の絶縁膜をエッチングすることにより空洞を形成するプロセスを考えた場合、エッチング後にこの開口部を閉じるための工程を付加する必要がある。しかしながら、本実施形態による半導体装置の製造方法では、キャパシタ誘電体膜９０を形成することよって同様の効果を得ることができるので、製造工程数が増加することもない。
【００６３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０〜３００ｎｍのＲｕ膜を堆積した後、リソグラフィー技術及びエッチング技術によりこのＲｕ膜をパターニングし、Ｒｕ膜よりなるプレート電極９２を形成する（図１１（ａ）、図１７（ｂ）、図２１（ｂ））。なお、プレート電極９２を構成する材料は、蓄積電極８４と同様に、キャパシタ誘電体膜９０との相性に応じて適宜選択する。
【００６４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１５００ｎｍのシリコン酸化膜を堆積した後、その表面を例えばＣＭＰ法により平坦化し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜９４を形成する。
【００６５】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜９４，７８及びシリコン窒化膜６２をパターニングし、プレート電極９２に達するコンタクトホール９６及び配線層６８に達するコンタクトホール９８を形成する。
【００６６】
次いで、全面に、例えばＣＶＤ法により、Ｔｉ膜と、ＴｉＮ膜と、Ｗ膜とを順次堆積した後、層間絶縁膜９４の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を平坦に研磨する。こうして、Ｗ膜、ＴｉＮ膜及びＴｉ膜よりなり、コンタクトホール９６，９８内に埋め込まれたプラグ１００，１０２を形成する（図１１（ｂ））。
【００６７】
次いで、必要に応じて、層間絶縁膜９４上に、プラグ１００を介してプレート電極９２に接続された配線層１０４、プラグ１０２を介して配線層６８に接続された配線層１０６、配線層１０４、１０６上を覆う層間絶縁膜１０８、層間絶縁膜１０８に埋め込まれ配線層１０４に接続されたプラグ１１０、層間絶縁膜１０８上に形成されプラグ１１０を介して配線層１０４に接続された配線層１１２等を形成する（図１２）。
【００６８】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【００６９】
このように、本実施形態によれば、ワード線間の領域、ビット線間の領域及びワード線とビット線との間の領域に、空洞を形成するので、ワード線間の寄生容量、ビット線間の寄生容量及びワード線とビット線との間の寄生容量を大幅に低減することができる。
【００７０】
また、空洞を形成する際には、蓄積電極と層間絶縁膜との界面からのエッチング液の染み込みを利用するので、別途リソグラフィー工程やエッチング工程を設けて空洞を形成するための開口部を設ける必要はない。また、空洞を形成する際のエッチング工程には、シリンダ形状の蓄積電極の外側面を露出するためのエッチング工程を利用することができる。また、エッチングに利用する開口部はわずかなスリットであり既存のキャパシタ誘電体膜の形成時に容易に閉じることができるので、この開口部を閉じるための追加工程も必要はない。したがって、製造工程を複雑にすることなく、寄生容量を低減するという所期の目的を達成することができる。
【００７１】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図２３乃至図３２を用いて説明する。なお図１乃至図２２に示す第１実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００７２】
図２３は本実施形態による半導体装置の構造を示す概略断面図、図２４は本実施形態による半導体装置の構造を示す拡大断面図、図２５乃至図３１は本実施形態による半導体装置の製造方法を示す工程断面図、図３２は本実施形態による半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。
【００７３】
はじめに、本実施形態による半導体装置の構造について図２３及び図２４を用いて説明する。なお、図２３は図１のＡ−Ａ′線断面に沿った概略断面図、図２４（ａ）は図１のＡ−Ａ′線断面に沿ったメモリセル領域の拡大断面図、図２４（ｂ）は図１のＢ−Ｂ′線断面に沿ったメモリセル領域の拡大断面図である。
【００７４】
本実施形態による半導体装置は、図２３に示すように、基本的には第１実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、図２４に示すように、ワード線（ゲート電極２０）とプラグ４４，４６との間（図２４（ａ）参照）、ビット線６４とプラグ７６との間（図２４（ｂ）参照）にも、空洞８８が形成されていることにある。このようにして半導体装置を構成することにより、ワード線２０とプラグ４４との間の寄生容量、ワード線２０とプラグ４６との間の寄生容量及びビット線６４とプラグ７６との間の寄生容量をも大幅に低減することができる。
【００７５】
次に、本実施形態による半導体装置の製造方法について図２５乃至図３１を用いて説明する。なお、図２５乃至図２８は図１のＡ−Ａ′線断面に沿った工程断面図であり、図２９乃至図３１は図１のＢ−Ｂ′線断面に沿った工程断面図である。
【００７６】
まず、例えば第１実施形態による半導体装置の製造方法と同様にして、素子分離膜１２、メモリセルトランジスタ、周辺回路用トランジスタ、シリコン窒化膜３２、サイドウォール絶縁膜３４、層間絶縁膜３８等を形成する。なお、本実施形態では、シリコン窒化膜３２の膜厚を、例えば１０ｎｍとする。
【００７７】
次いで、リソグラフィー技術及びエッチング技術により、ソース／ドレイン拡散層２６，２８上のサイドウォール絶縁膜３４を、ゲート電極２０及びシリコン窒化膜３２に対して自己整合的にパターニングし、ソース／ドレイン拡散層２６上のシリコン窒化膜３２に達するコンタクトホール４０と、ソース／ドレイン拡散層２８上のシリコン窒化膜３２に達するコンタクトホール４２とを形成する（図２５（ａ））。
【００７８】
次いで、全面に、例えばＣＶＤ法により、膜厚２０ｎｍのシリコン酸化膜を堆積する。
【００７９】
次いで、ドライエッチングにより、このシリコン酸化膜を異方性エッチングし、コンタクトホール４０，４２の側壁に、シリコン酸化膜よりなるサイドウォール絶縁膜１１４を選択的に残存させる。
【００８０】
次いで、ドライエッチングにより、コンタクトホール４０，４２底のシリコン窒化膜３２を選択的に除去し、コンタクトホール４０、４２内にソース／ドレイン拡散層２６、２８をそれぞれ露出する（図２５（ｂ））。
【００８１】
次いで、コンタクトホール４０，４２内に、プラグ４４，４６をそれぞれ埋め込む（図２５（ｃ））。例えば、ＣＶＤ法によりドープト多結晶シリコン膜を堆積してエッチバックすることにより、コンタクトホール４０，４２内のみにドープト多結晶シリコン膜を残存させ、ドープト多結晶シリコン膜よりなるプラグ４４，４６を形成する。
【００８２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４８を形成する。
【００８３】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜４８，３８、シリコン窒化膜１８，３２をパターニングし、プラグ４４に達するコンタクトホール５０と、ゲート電極２２に達するコンタクトホール５２と、ソース／ドレイン拡散層３６に達するコンタクトホール５４とを、それぞれ形成する。
【００８４】
次いで、全面に、例えばＣＶＤ法により、Ｔｉ膜と、ＴｉＮ膜と、Ｗ膜とを順次堆積した後、層間絶縁膜４８の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を平坦に研磨する。こうして、Ｗ膜、ＴｉＮ膜及びＴｉ膜よりなり、コンタクトホール５０、５２、５４内に埋め込まれたプラグ５６、５８、６０を形成する（図２６（ａ））。
【００８５】
次いで、全面に、例えばＣＶＤ法により、膜厚５０ｎｍのＷ膜と、膜厚２００ｎｍのシリコン窒化膜とを順次堆積してパターニングし、上面がシリコン窒化膜６２により覆われ、プラグ５６，４４を介してソース／ドレイン拡散層２６に接続されたビット線６４と、上面がシリコン窒化膜６２により覆われプラグ５８を介してゲート電極２２に接続された配線層６６と、上面がシリコン窒化膜６２により覆われプラグ６０を介してソース／ドレイン拡散層３６に接続された配線層６８とを形成する。
【００８６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン窒化膜を堆積した後、このシリコン窒化膜をエッチバックし、ビット線６４及び配線層６６，６８の側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜１１６を形成する（図２６（ｂ）、図２９（ａ））。なお、サイドウォール絶縁膜１１６は、必ずしも形成する必要はない。
【００８７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりシリコン窒化膜６２が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜７２を形成する（図２６（ｃ）、図２９（ｂ））。
【００８８】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜７２，４８に、プラグ４６に達するコンタクトホール７４を形成する（図２７（ａ）、図２９（ｃ））。コンタクトホール７４は、ビット線６４上に形成されたシリコン窒化膜６２及びサイドウォール絶縁膜１１６に対して自己整合的に開口することができる。
【００８９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン酸化膜を堆積した後、このシリコン酸化膜をエッチバックし、コンタクトホール７４内壁に、シリコン酸化膜よりなるサイドウォール絶縁膜１１８を形成する（図２７（ｂ）、図３０（ａ））。
【００９０】
次いで、サイドウォール絶縁膜１１８が形成されたコンタクトホール７４内に、プラグ７６を埋め込む（図２７（ｃ）、図３０（ｂ））。例えば、ＣＶＤ法により、例えばＴｉ膜とＴｉＮ膜とＷ膜とを順次堆積した後、ＣＭＰ法或いはエッチバック法によりコンタクトホール７４内にＷ膜、ＴｉＮ膜及びＴｉ膜を選択的に残存させることにより、プラグ７６を形成する。
【００９１】
次いで、例えば第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜７８，８０、蓄積電極８４、内側保護膜８６を形成する（図２８（ａ）、図３１（ａ））。
【００９２】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜８０及び内側保護膜８６をエッチングして蓄積電極８４の外側面を露出するとともに、層間絶縁膜７８より下層にある層間絶縁膜７２，４８，３８、サイドウォール絶縁膜３４，１１４，１１８をエッチングし、ワード線（ゲート電極２０）間の領域、ビット線６４間の領域、ワード線とビット線６４との間の領域、ワード線２０とプラグ４４，４６との間の領域、ビット線６４とプラグ７６との間の領域に、空洞８８を形成する（図２８（ｂ）、図３１（ｂ））。
【００９３】
なお、サイドウォール絶縁膜１１４の底部はシリコン窒化膜３２及びプラグ４４，４６によって塞がれている（図２４（ａ）参照）。シリコン窒化膜３２とポリシリコン膜よりなるプラグ４４，４６とは密着性が優れているため、シリコン窒化膜３２とプラグ４４，４６との界面からエッチング液が染み込んで素子分離膜１２やゲート絶縁膜１４がエッチングされることはない。
【００９４】
次いで、例えば第１実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜９０、プレート電極９２、配線層１０４，１０６，１１２等を形成する。
【００９５】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【００９６】
図３２は、上記製造方法により製造した半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。図３２（ａ）はメモリセルトランジスタ及びキャパシタを含む領域の断面を、図３２（ｂ）はゲート電極間の領域を拡大した断面を、それぞれ示している。
【００９７】
図３２（ａ）示すように、プラグ間には空洞が形成されており、プラグの奥に位置するビット線を確認することができる。また、図３２（ｂ）に示すように、ゲート電極のサイドウォールが一部除去され、ここに空洞が形成されている。このように、ビット線間およびワード線間に、図２３に示すと同様の空洞を有する構造を実現することができた。
【００９８】
空洞を形成しない従来の半導体装置と空洞を形成した本実施形態による半導体装置とにおいてビット線あたりの寄生容量を測定した結果、従来の半導体装置では１３２．３ｆＦ／ＢＬであったが、本実施形態による半導体装置では７４．９ｆＦ／ＢＬであり、寄生容量を約５７％低減でき、従来の約４３％に低減できた。更に、ビット線の寄生容量が低減された結果として、必要とされる１セルあたりの蓄積キャパシタの容量は、３０ｆＦ／セルから２１ｆＦ／セルまで低減することができる。これらを総合することで、トータルの消費電力は、約２６．４％低減することができた。
【００９９】
このように、本実施形態によれば、ワード線間の領域、ビット線間の領域、ワード線とビット線との間の領域、ワード線とプラグとの間の領域、ビット線とプラグとの間の領域に、空洞を形成するので、ワード線間の寄生容量、ビット線間の寄生容量、ワード線とビット線との間の寄生容量、ワード線とプラグとの間の寄生容量、ビット線とプラグとの間の寄生容量を大幅に低減することができる。
【０１００】
なお、上記実施形態では、ビット線６４の側壁部分にシリコン窒化膜よりなるサイドウォール絶縁膜７０を残存しているが、このサイドウォール絶縁膜７０を形成しなくとも構造及び製造工程上何ら問題はない。
【０１０１】
また、上記実施形態では、プラグ４６に達するコンタクトホール７４内にシリコン酸化膜よりなるサイドウォール絶縁膜１１８を形成し、その後、このサイドウォール絶縁膜１１８を除去して空洞８８を形成しているが、後述する第４実施形態のようにしてビット線６４の側壁部分に空洞８８を形成してもよい。
【０１０２】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図３３及び図３４を用いて説明する。なお、図１乃至図３１に示す第１及び第２実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１０３】
図３３は本実施形態による半導体装置の構造を示す概略断面図、図３４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１０４】
はじめに、本実施形態による半導体装置の構造について図３３及び図３４を用いて説明する。なお、図３３は図１のＡ−Ａ′線断面に沿った概略断面図である。
【０１０５】
本実施形態による半導体装置は、図３３に示すように、基本的には第２実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、シリンダ状の蓄積電極８４を形成する際に用いた層間絶縁膜８０の一部が、周辺回路領域に残存していることにある。
【０１０６】
このような半導体装置の構造は、層間絶縁膜７８より下層の絶縁膜のエッチング量を適宜制御したことに基づく一態様である。以下、層間絶縁膜７８より下層の絶縁膜のエッチング量を制御することの意義及びその効果について、図３４に示す本実施形態による半導体装置の製造方法に沿って詳細に説明する。なお、図３４は図１のＡ−Ａ′線断面に沿った工程断面図である。
【０１０７】
まず、例えば第２実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路トランジスタ、蓄積電極８４等を形成する（図３４（ａ））。
【０１０８】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜８０及び内側保護膜８６をエッチングして蓄積電極８４の外側面を露出するとともに、層間絶縁膜７８より下層の層間絶縁膜７２，４８，３８、サイドウォール絶縁膜３４，１１４，１１８をエッチングし、空洞８８を形成する（図３４（ｂ））。
【０１０９】
このとき、層間絶縁膜７８下の層間絶縁膜７２，４８，３８等のエッチングが周辺回路領域の方向に過剰に進行し、層間絶縁膜７８を支えるための構造体（例えばビット線等）が存在しない領域にも空洞８８が形成され、層間絶縁膜７８が崩落することがないように、エッチング時間を制御する。
【０１１０】
層間絶縁膜７８，８０を構成する材料として蓄積電極８４を構成する材料に対して密着性の劣る材料を適用した場合、蓄積電極８４と層間絶縁膜７８，８０との界面へのエッチング液の染み込みは、エッチングの初期段階において既に進行している。したがって、層間絶縁膜８０のエッチングは、層間絶縁膜８０の上面から下層方向に進行すると共に、蓄積電極８４と層間絶縁膜８０との界面から水平方向にも進行する。また、層間絶縁膜８０が完全に除去されていない段階においても、層間絶縁膜７８の下層に存在する層間絶縁膜７２，４８，３８等のエッチングが進行する。
【０１１１】
一方、蓄積容量を十分に確保する等の目的から、層間絶縁膜８０はきわめて厚く形成されることがある。したがって、このような場合に蓄積電極８４の形成後に層間絶縁膜８０をすべて除去しようとすると、層間絶縁膜７８下の層間絶縁膜７２，４８，３８等のエッチングが周辺回路領域の方向に過剰に進行し、層間絶縁膜７８を支えるための構造体（例えばビット線等）が存在しない領域にも空洞が形成されてしまうこととなる。
【０１１２】
本実施形態による半導体装置の製造方法のようにエッチング時間を制御することにより、層間絶縁膜７８下の層間絶縁膜７２，４８，３８等のエッチングが周辺回路領域の方向に過剰に進行し、層間絶縁膜７８が崩れる等の問題を回避することができる。
【０１１３】
なお、このようにエッチング時間を制御することにより、図３４（ｂ）に示すように周辺回路領域に層間絶縁膜８０が残存する場合も想定される。しかしながら、残存した層間絶縁膜８０は何ら影響を及ぼすものではない。その反対に、メモリセル領域と周辺回路領域との間のグローバル段差を軽減するという副次的な効果も得ることができる。また、層間絶縁膜８０のエッチングは、層間絶縁膜８０と蓄積電極８４との界面からも進行し、メモリセル領域の層間絶縁膜８０はエッチングの初期段階においてすべて除去されるので、層間絶縁膜８０が周辺回路領域に残存することによりキャパシタ容量が低下するということはない。
【０１１４】
次いで、例えば第１実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜９０、プレート電極９２、配線層１０４，１０６，１１２等を形成する。
【０１１５】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１１６】
このように、本実施形態によれば、空洞を形成する際のエッチングが過剰に進行することを防止するので、層間絶縁膜７８が崩落する等による製造歩留りの低下を防止することができる。
【０１１７】
なお、本実施形態では、層間絶縁膜８０のエッチング量を制御することにより、層間絶縁膜７８下の層間絶縁膜７２，４８，３８等のエッチングが周辺回路領域の方向に過剰に進行することを防止したが、層間絶縁膜８０と層間絶縁膜７２，４８，３８等とを構成する材料にエッチングレートの異なる材料を適用することにより、層間絶縁膜７２，４８，３８等のエッチングが周辺回路領域の方向に過剰に進行することを防止するようにしてもよい。例えば、層間絶縁膜７８下の層間絶縁膜７２，４８，３８等を構成する材料として不純物を含まないシリコン酸化膜を適用し、層間絶縁膜８０を構成する材料としてエッチングレートの速いＢＰＳＧ膜等を適用することにより、層間絶縁膜７２，４８，３８等が過剰にエッチングされる前に層間絶縁膜８０をすべて除去することが可能である。
【０１１８】
また、層間絶縁膜８０上に、層間絶縁膜７８，８０とはエッチング特性の異なる材料（例えばアモルファスシリコン）よりなるハードマスクを形成しておき、層間絶縁膜８０のエッチングが層間絶縁膜８０と蓄積電極８４との界面のみから進行するようにしてもよい。こうすることにより、層間絶縁膜７２，４８，３８等のエッチング量のみを考慮してエッチング条件を設定することができる。
【０１１９】
また、本実施形態では、第２実施形態による半導体装置及びその製造方法において、層間絶縁膜のエッチング量を制御する場合を示したが、第１実施形態による半導体装置及びその製造方法においても同様に適用することができる。
【０１２０】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図３５乃至図３９を用いて説明する。なお図１乃至図３４に示す第１乃至第３実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１２１】
図３５は本実施形態による半導体装置の構造を示す概略断面図、図３６及び図３９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２２】
はじめに、本実施形態による半導体装置の構造について図３５を用いて説明する。なお、図３５は図１のＡ−Ａ′線断面に沿った概略断面図である。
【０１２３】
本実施形態による半導体装置は、図３５に示すように、基本的には第１実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、空洞８８が、層間絶縁膜４８，７２に形成されており、ワード線２０近傍の層間絶縁膜３８、サイドウォール絶縁膜３４が除去されていないことにある。また、本実施形態による半導体装置は、ビット線６４の側壁部分のサイドウォール絶縁膜がすべて除去されており空洞８８となっていることにも特徴がある。
【０１２４】
このように半導体装置を構成することにより、第１乃至第３実施形態による半導体装置のようにワード線間の寄生容量やワード線とプラグとの間の寄生容量を低減することはできないが、ビット線間の寄生容量、ワード線とビット線との間の寄生容量及びビット線とプラグとの間の寄生容量は大幅に低減することができる。
【０１２５】
また、本実施形態による半導体装置では、層間絶縁膜４８よりも下層の絶縁膜を除去しないので、空洞８８を形成する際のエッチング時間を短くすることができる。したがって、第３実施形態による半導体装置の製造方法を適用した場合、層間絶縁膜７８上に残存する層間絶縁膜８０の膜厚をより厚くすることができる（図３５参照）。したがって、メモリセル領域と周辺回路領域との間のグローバル段差をより軽減するという効果もある。
【０１２６】
次に、本実施形態による半導体装置の製造方法について図３６乃至図３９を用いて説明する。なお、図３６及び図３７は図１のＡ−Ａ′線断面に沿った工程断面図、図３８及び図３９は図１のＢ−Ｂ′線断面に沿った工程断面図である。
【０１２７】
まず、例えば第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、層間絶縁膜３８等を形成する。なお、本実施形態による半導体装置及びその製造方法では、シリコン窒化膜３２は必ずしも形成する必要はない。
【０１２８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜１２０を形成する。
【０１２９】
次いで、エッチングストッパ膜１２０上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４８を形成する。
【０１３０】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜４８、エッチングストッパ膜１２０、層間絶縁膜３８、シリコン窒化膜１８，３２をパターニングし、プラグ４４に達するコンタクトホール５０と、ゲート電極２２に達するコンタクトホール５２と、ソース／ドレイン拡散層３６に達するコンタクトホール５４とを、それぞれ形成する。
【０１３１】
次いで、全面に、例えばＣＶＤ法により、Ｔｉ膜と、ＴｉＮ膜と、Ｗ膜とを順次堆積した後、層間絶縁膜４８の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を平坦に研磨する。こうして、Ｗ膜、ＴｉＮ膜及びＴｉ膜よりなり、コンタクトホール５０、５２、５４内に埋め込まれたプラグ５６、５８、６０を形成する（図３６（ａ）、図３８（ａ））。
【０１３２】
次いで、全面に、例えばＣＶＤ法により、膜厚５０ｎｍのＷ膜と、膜厚２００ｎｍのシリコン窒化膜とを順次堆積してパターニングし、上面がシリコン窒化膜６２により覆われプラグ５６，４４を介してソース／ドレイン拡散層２６に接続されたビット線６４と、上面がシリコン窒化膜６２により覆われプラグ５８を介してゲート電極２２に接続された配線層６６と、上面がシリコン窒化膜６２により覆われプラグ６０を介してソース／ドレイン拡散層３６に接続された配線層６８とを形成する。
【０１３３】
次いで、全面に例えばＣＶＤ法により、例えば膜厚３０ｎｍのシリコン窒化膜を堆積した後にエッチバックし、ビット線６４、配線層６６，６８及びシリコン窒化膜６２の側壁にサイドウォール絶縁膜１２２を形成する（図３６（ｂ）、図３８（ｂ））。この際、サイドウォール絶縁膜１２２を構成するシリコン窒化膜は、例えば原料ガスにヘキサクロロジシランを用い６００〜６５０℃程度の低温においてシリコン窒化膜を堆積する。このような低温ＣＶＤにより堆積したシリコン窒化膜は、シリコン酸化膜のドライエッチング条件に対する耐性を有するが、弗酸系水溶液に対する耐性を有しておらず、弗酸系水溶液によって容易にエッチングが可能である。
【０１３４】
なお、弗酸系水溶液に対しても耐性を有するシリコン窒化膜は、例えば原料ガスにジクロロシランを用い７００〜８００℃程度の高温において成膜することができる。シリコン窒化膜３２、層間絶縁膜７８、エッチングストッパ膜１２０など、弗酸系水溶液に曝される虞があるが残存する必要のあるシリコン窒化膜については、このような条件で成膜する。
【０１３５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりシリコン窒化膜６２が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜７２を形成する。
【０１３６】
次いで、リソグラフィー技術及びエッチング技術により、プラグ４６に達するコンタクトホール７４を層間絶縁膜７２、４８、エッチングストッパ膜１２０に形成する。コンタクトホール７４は、ビット線６４上に形成されたシリコン窒化膜６２及びサイドウォール絶縁膜１２２に対して自己整合的に開口することができる。
【０１３７】
次いで、層間絶縁膜７２，４８、エッチングストッパ膜１２０に開口されたコンタクトホール７４内に、プラグ７６を埋め込む（図３６（ｃ）、図３８（ｃ））。例えば、ＣＶＤ法により、例えばＴｉ膜とＴｉＮ膜とＷ膜とを順次堆積した後、ＣＭＰ法或いはエッチバック法によってコンタクトホール７４内にＷ膜、ＴｉＮ膜及びＴｉ膜を残存させることにより、プラグ７６を形成する。
【０１３８】
次いで、例えば第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜７８，８０、蓄積電極８４、内側保護膜８６を形成する（図３７（ａ）、図３９（ａ））。
【０１３９】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜８０及び内側保護膜８６をエッチングして蓄積電極８４の外側面を露出するとともに、層間絶縁膜７８より下層にある層間絶縁膜７２，４８、サイドウォール絶縁膜１２２をエッチングし、空洞８８を形成する（図３７（ｂ）、図３９（ｂ））。
【０１４０】
なお、サイドウォール絶縁膜１２２はシリコン窒化膜により形成されているが、前述の通り弗酸軽水溶液に対する耐性を有していないため、層間絶縁膜７２，４８とともにエッチングされる。一方、層間絶縁膜４８下には弗酸水溶液に対する耐性を有するシリコン窒化膜よりなるエッチングストッパ膜１２０が形成されており、また、Ｗ膜、ＴｉＮ膜及びＴｉ膜よりなるプラグ７６とシリコン窒化膜よりなるエッチングストッパ膜１２０との密着性は非常によいので、プラグ７６とエッチングストッパ膜１２０との界面からは弗酸水溶液は染み込まず、エッチングストッパ膜１２０よりも下層の層間絶縁膜３８、サイドウォール絶縁膜３４はエッチングされない。
【０１４１】
次いで、例えば第１実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜９０、プレート電極９２、配線層１０４，１０６，１１２等を形成する。
【０１４２】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１４３】
このように、本実施形態によれば、ビット線間の領域、ワード線とビット線との間の領域、ビット線とプラグとの間の領域に、空洞を形成するので、ビット線間の寄生容量、ワード線とビット線との間の寄生容量、ビット線とプラグとの間の寄生容量を大幅に低減することができる。
【０１４４】
なお、本実施形態では、空洞８８を、層間絶縁膜４８，７２に形成しているが、例えば図４０に示すように、ビット線６４の側壁に形成されていたサイドウォール絶縁膜１２２及びビット線６４近傍の層間絶縁膜７２を除去して、この領域に空洞８８を形成してもよい。これにより、ビット線間の寄生容量、ビット線とプラグとの間の寄生容量を大幅に低減することができる。この場合、図４０に示すように、エッチングストッパ膜１２０を、層間絶縁膜４８上に形成し、エッチングストッパ膜１２０をストッパとして、層間絶縁膜８０、サイドウォール絶縁膜１２２をエッチングすればよい。また、ビット線６４の側壁に形成されていたサイドウォール絶縁膜１２２のみを除去し、この領域に空洞８８を形成するようにしてもよい。
【０１４５】
また、本実施形態では、周辺回路領域に層間絶縁膜８０を残存しているが、第１実施形態による半導体装置及びその製造方法のように、層間絶縁膜７８上の層間絶縁膜８０をすべて除去するようにしてもよい。
【０１４６】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法について図４１乃至図４３を用いて説明する。なお図１乃至図４０に示す第１乃至第４実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１４７】
図４１は本実施形態による半導体装置の構造を示す概略断面図、図４２及び図４３は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１４８】
はじめに、本実施形態による半導体装置の構造について図４１を用いて説明する。なお、図４１は図１のＡ−Ａ′線断面に沿った概略断面図である。
【０１４９】
本実施形態による半導体装置は、図４１に示すように、基本的には第１実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、プラグ４４に接続されるプラグと蓄積電極とが一体形成されていることにある。このようにして半導体装置を構成することにより蓄積電極８４まわりの機械的強度を高めることができるので、空洞８８が形成されることによる蓄積電極８４の崩壊の危険性を低減することができる。
【０１５０】
次に、本実施形態による半導体装置の製造方法について図４２及び図４３を用いて説明する。なお、図４２及び図４３は図１のＡ−Ａ′線断面に沿った工程断面図である。
【０１５１】
まず、例えば第１乃至第４実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線６４、配線層６６，６８、プラグ７６等を形成する（図４２（ａ））。なお、本実施形態では、ワード線２０の側壁に形成されたサイドウォール絶縁膜の構造として上述の第２実施形態による構造を、ビット線６４の側壁に形成されたサイドウォール絶縁膜の構造として上述の第４実施形態による構造を採用している。
【０１５２】
また、以下の説明では、プラグ７６のうち、ＴｉＮ膜／Ｔｉ膜により構成される領域をバリアメタル７６ａと、Ｗ膜により構成される領域をダミープラグ７６ｂと呼ぶものとする。
【０１５３】
ダミープラグ７６ｂを構成する材料には、バリアメタル７６ａを構成する材料及び層間絶縁膜７８，８０に対してエッチング選択性を確保しうる材料を適用する。Ｗのほか、Ａｌ（アルミ）、Ｔｉ（チタン）、Ｃｕ（銅）、Ｃ（炭素）等の導電性材料、層間絶縁膜７８，８０よりもエッチングレートが速いＳＯＧ膜、ＢＰＳＧ膜、ＢＳＧ膜などの絶縁材料、全体のプロセス温度を低温化できる場合には有機膜などを適用することができる。
【０１５４】
また、バリアメタル７６ａを構成する材料には、ダミープラグ７６ｂ及び下地の電極（プラグ４６）材等と反応し難く、また、後に形成する蓄積電極８４に対して密着性に優れた材料を適用する。ＴｉＮ膜のほか、ＷＮ（窒化タングステン）膜、ＮｂＮ（窒化ニオブ）膜、ＴｉＳｉ（チタンシリサイド）膜、ＷＳｉ（タングステンシリサイド）膜、ＣｏＳｉ（コバルトシリサイド）膜などを適用することができる。
【０１５５】
また、本実施形態による半導体装置のように、下部電極とのコンタクト抵抗を下げるためにバリアメタル材料と下地電極との間にコンタクトメタルを挟んだ多層膜構造（例えば、ＴｉＮ＋Ｔｉ、ＷＮ＋Ｔｉ）を適用してもよい。なお、本実施形態では、コンタクトメタルとバリアメタルとを一括してバリアメタル７６ａと表す。
【０１５６】
また、本実施形態による半導体装置のように、バリアメタル７６ａ及びダミープラグ７６ｂを構成する材料として通常の電極プラグを構成する材料を選択し、バリアメタル７６ａ及びダミープラグ７６ｂの形成と同時に周辺回路領域に通常の電極プラグを形成するようにしてもよい。
【０１５７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０〜８０ｎｍのシリコン窒化膜と、例えば膜厚９００ｎｍのシリコン酸化膜とを堆積し、シリコン窒化膜よりなる層間絶縁膜７８と、シリコン酸化膜よりなる層間絶縁膜８０を形成する。
【０１５８】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜８０，７８をパターニングし、プラグ７６に達する開口部８２を形成する。
【０１５９】
次いで、ダミープラグ７６ｂを、層間絶縁膜７８，８０、バリアメタル７６ａに対して選択的に除去する（図４２（ｂ））。ダミープラグ７６ｂがＷ膜により構成されている場合には、例えばＣＦ4＋Ｏ2＋Ｃｌ2ガスを用いた等方性ドライエッチング或いは過酸化硫酸による等方性ウェットエッチングにより、層間絶縁膜７８，８０、バリアメタル７６ａに対して選択的に除去することができる。
【０１６０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０ｎｍのＲｕ膜を堆積する。
【０１６１】
次いで、全面に、例えばスピンコート法により、例えばＳＯＧ膜を堆積する。
【０１６２】
次いで、例えばＣＭＰ法により、層間絶縁膜８０が表面に露出するまで、ＳＯＧ膜及びＲｕ膜を平坦に除去し、開口部８２内に形成されたＲｕ膜よりなる蓄積電極８４と、蓄積電極８４が形成された開口部８２内に埋め込まれたＳＯＧ膜よりなる内側保護膜８６とを形成する（図４３（ａ））。これにより、蓄積電極８４は、バリアメタル７６ａを介してプラグ４６に接続されることとなり、プラグ４４に接続されるプラグと蓄積電極８４とを一体形成することができる。
【０１６３】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜８０及び内側保護膜８６をエッチングして蓄積電極８４の外側面を露出するとともに、層間絶縁膜７８より下層にある層間絶縁膜７２，４８，３８、サイドウォール絶縁膜３４，１１４，１２２をエッチングし、ワード線（ゲート電極２０）間の領域、ビット線６４間の領域、ワード線とビット線６４との間の領域、ワード線２０とプラグ４４，４６との間の領域、ビット線６４と蓄積電極８４との間の領域に、空洞８８を形成する（図４３（ｂ））。
【０１６４】
次いで、例えば第１実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜９０、プレート電極９２、配線層１０４，１０６，１１２等を形成する。
【０１６５】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１６６】
このように、本実施形態によれば、プラグ４４に接続されるプラグと蓄積電極とを一体形成するので、蓄積電極まわりの機械的強度を高めることができ、空洞が形成されることによる蓄積電極８４の崩壊の危険性を低減することができる。
【０１６７】
なお、本実施形態では、周辺回路領域に層間絶縁膜８０を残存しているが、第１実施形態による半導体装置及びその製造方法のように、層間絶縁膜７８上の層間絶縁膜８０をすべて除去するようにしてもよい。
【０１６８】
また、本実施形態では、ワード線２０とプラグ４４との間及びビット線６４とプラグ７４との間にも空洞８８を形成しているが、第１実施形態のように、この領域に空洞８８を形成しなくてもよい。
【０１６９】
［第６実施形態］
本発明の第６実施形態による半導体装置及びその製造方法について図４４乃至図４６を用いて説明する。なお図１乃至図４３に示す第１乃至第５実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１７０】
図４４は本実施形態による半導体装置の構造を示す概略断面図、図４５及び図４６は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１７１】
はじめに、本実施形態による半導体装置の構造について図４４を用いて説明する。なお、図４４は図１のＡ−Ａ′線断面に沿った概略断面図である。
【０１７２】
本実施形態による半導体装置は、図４４に示すように、基本的には図４１に示す第５実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、層間絶縁膜７８と蓄積電極８４との間に間隙１２６が形成され、その間隙１２６がキャパシタ誘電体膜９０によって塞がれていることに主たる特徴がある。
【０１７３】
次に、本実施形態による半導体装置の製造方法について図４５及び図４６を用いて説明する。なお、図４５及び図４６は図１のＡ−Ａ′線断面に沿った工程断面図である。
【０１７４】
まず、例えば第５実施形態による半導体装置の製造方法と同様にして、層間絶縁膜７８，８０及びこれらに形成された開口部８２を形成する。
【０１７５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５ｎｍのアモルファスシリコン膜を堆積してエッチバックし、開口部８２の側壁にアモルファスシリコン膜よりなる選択除去膜１２４を形成する（図４５（ａ））。なお、選択除去膜１２４は、層間絶縁膜７２，７８，８０、プラグ７６に対して選択的に除去しうる材料により構成する。
【０１７６】
次いで、ダミープラグ７６ｂを、選択除去膜１２４、層間絶縁膜７２，７８，８０、バリアメタル７６ａに対して選択的に除去する。
【０１７７】
次いで、例えば第１実施形態による半導体装置の製造方法と同様にして、蓄積電極８４、内側保護膜８６を形成する（図４５（ｂ））。
【０１７８】
次いで、選択除去膜１２４を、層間絶縁膜７２，７８，８０、蓄積電極８４、内側保護膜８４に対して選択的に除去し、層間絶縁膜７８，８０と蓄積電極８４との間に間隙１２６を形成する（図４６（ａ））。例えば、弗酸と硝酸とを含む水溶液によりウェットエッチングを行うことにより、アモルファスシリコン膜よりなる選択除去膜１２４を選択的に除去することができる。
【０１７９】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜８０及び内側保護膜８６をエッチングし、蓄積電極８４の外側面を露出する。この際、蓄積電極８４と層間絶縁膜７８，８０との間には間隙１２６が形成されているので、エッチング液は間隙１２６から染み込み、層間絶縁膜７８より下層にある層間絶縁膜７２，４８，３８、サイドウォール絶縁膜３４，１１４，１２２もエッチングされる。これにより、ワード線（ゲート電極２０）間の領域、ビット線６４間の領域、ワード線とビット線６４との間の領域、ワード線２０とプラグ４４，４６との間の領域、ビット線６４と蓄積電極８４との間の領域には、空洞８８が形成される（図４６（ｂ））。
【０１８０】
本実施形態による半導体装置の製造方法では空隙１２６を利用して層間絶縁膜７８より下層の絶縁膜をエッチングするので、層間絶縁膜７８，８０に対して密着性のよい材料（例えばＴｉＮ、Ｗ、ＷＮ、ＳＴＯなど）によって蓄積電極８４を構成する場合においても、層間絶縁膜７８，８０と蓄積電極８４との界面からのエッチング液の染み込みを利用して空洞８８を形成することができる。
【０１８１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのＴａ2Ｏ5膜、ＢＳＴ膜、ＴｉＯ膜、ＯＮ膜、Ａｌ2Ｏ3膜、ＳＢＴ膜或いはＳＴＯ膜などの誘電体膜を堆積し、これら誘電体膜よりなるキャパシタ誘電体膜９０を形成する。これにより、層間絶縁膜７８と蓄積電極８４との間の間隙１２６は、キャパシタ誘電体膜９０によって塞がれる。
【０１８２】
次いで、例えば第１実施形態による半導体装置の製造方法と同様にして、プレート電極９２、配線層１０４，１０６，１１２等を形成する。
【０１８３】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１８４】
このように、本実施形態によれば、層間絶縁膜と蓄積電極との間に選択除去膜を形成しておき、選択除去膜を除去することにより形成された間隙を利用して空洞を形成するので、層間絶縁膜に対して密着性に優れた材料により蓄積電極を形成した場合においても、蓄積電極と層間絶縁膜との界面における染み込みを利用して空洞を形成することができる。
【０１８５】
なお、本実施形態では、第５実施形態による半導体装置及びその製造方法において選択除去膜１２４を利用した場合を示したが、第１乃至第４実施形態による半導体装置及びその製造方法においても同様に適用することができる。
【０１８６】
［第７実施形態］
本発明の第７実施形態による半導体装置及びその製造方法について図４７乃至図５０を用いて説明する。なお図１乃至図４６に示す第１乃至第６実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１８７】
図４７は本実施形態による半導体装置の構造を示す概略断面図、図４８乃至図５０は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１８８】
はじめに、本実施形態による半導体装置の構造について図４７を用いて説明する。なお、図４７は図１のＡ−Ａ′線断面に沿った概略断面図である。
【０１８９】
本実施形態による半導体装置は、図４７に示すように、基本的には図４４に示す第６実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、プラグ４６と蓄積電極８４との間の密着層１２８が、層間絶縁膜７８よりも下まで除去されていることに特徴がある。このような構造的な特徴は、本実施形態による半導体装置の製造方法において、第６実施形態における選択除去膜１２４の代わりに密着層１２８を利用していることに基づくものである。
【０１９０】
次に、本実施形態による半導体装置の製造方法について図４８乃至図５０を用いて説明する。なお、図４８乃至図５０は図１のＡ−Ａ′線断面に沿った工程断面図である。
【０１９１】
まず、例えば第５実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線６４、配線層６６，６８、プラグ７６等を形成する（図４８（ａ））。
【０１９２】
次いで、例えば第５実施形態による半導体装置の製造方法と同様にして、層間絶縁膜７８，８０及びこれらに形成された開口部８２を形成する。
【０１９３】
次いで、プラグ７６を、層間絶縁膜７２，７８，８０に対して選択的に除去する（図４８（ｂ））。なお、第５実施形態による半導体装置の製造方法と同様にして、コンタクトホール７４内にバリアメタル７６ａを残存してもよい。
【０１９４】
次いで、全面に、例えばＣＶＤ法により、膜厚５〜１０ｎｍのＴｉＮ膜と、例えば膜厚３０ｎｍのＲｕ膜を堆積する。ＴｉＮ膜は密着層１２８となる膜であり、Ｒｕ膜は、蓄積電極となる膜である。
【０１９５】
次いで、全面に、例えばスピンコート法により、例えばＳＯＧ膜を堆積する。
【０１９６】
次いで、例えばＣＭＰ法により、層間絶縁膜８０が表面に露出するまで、ＳＯＧ膜、Ｒｕ膜及びＴｉＮ膜を平坦に除去し、開口部８２内に、ＴｉＮ膜よりなる密着層１２８と、Ｒｕ膜よりなる蓄積電極８４と、ＳＯＧ膜よりなる内側保護膜８６とを形成する（図４９（ａ））。
【０１９７】
次いで、密着層１２８を、層間絶縁膜７２，７８，８０、蓄積電極８４、内側保護膜８４に対して選択的にエッチングし、層間絶縁膜７２，７８，８０と蓄積電極８４との間に間隙１２６を形成する（図４９（ｂ））。例えば、過酸化硫酸を用いたウェットエッチングを行うことにより、ＴｉＮ膜よりなる密着層１２８を選択的に除去することができる。
【０１９８】
なお、密着層１２８の除去する量が少ないと後工程でエッチング液の染み込みを利用して下層の絶縁膜を除去することが困難となり、密着層１２８の除去する量が多すぎるとプラグ４６と蓄積電極８４とのコンタクトを得ることができなくなる。したがって、密着層１２８のエッチング量は、少なくとも密着層１２８のエッチングが層間絶縁膜７８よりも下に達し、プラグ４６と蓄積電極８４との間の密着層１２８が除去されない範囲で制御する必要がある。
【０１９９】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜８０及び内側保護膜８６をエッチングし、蓄積電極８４の外側面を露出する。この際、蓄積電極８４と層間絶縁膜７８，８０との間には間隙１２６が形成されているので、エッチング液は間隙１２６から染み込み、層間絶縁膜７８より下層にある層間絶縁膜７２，４８，３８、サイドウォール絶縁膜３４，１１４，１２２もエッチングされる。これにより、ワード線（ゲート電極２０）間の領域、ビット線６４間の領域、ワード線とビット線６４との間の領域、ワード線２０とプラグ４４，４６との間の領域、ビット線６４と蓄積電極８４との間の領域には、空洞８８が形成される（図５０（ａ））。
【０２００】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのＴａ2Ｏ5膜、ＢＳＴ膜、ＴｉＯ膜、ＯＮ膜、Ａｌ2Ｏ3膜、ＳＢＴ膜或いはＳＴＯ膜などの誘電体膜を堆積し、これら誘電体膜よりなるキャパシタ誘電体膜９０を形成する。これにより、層間絶縁膜７８と蓄積電極８４との間の間隙１２６は、キャパシタ誘電体膜９０によって塞がれる。
【０２０１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０〜３００ｎｍのＲｕ膜を堆積した後、リソグラフィー技術及びエッチング技術によりこのＲｕ膜をパターニングし、Ｒｕ膜よりなるプレート電極９２を形成する（図５０（ｂ））。
【０２０２】
次いで、例えば第１実施形態による半導体装置の製造方法と同様にして、配線層１０４，１０６，１１２等を形成する。
【０２０３】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０２０４】
このように、本実施形態によれば、層間絶縁膜と蓄積電極との間に密着層を形成しておき、密着層を除去することにより形成された間隙を利用して空洞を形成するので、層間絶縁膜に対して密着性に優れた材料により蓄積電極を形成した場合においても、蓄積電極と層間絶縁膜との界面における染み込みを利用して空洞を形成することができる。
【０２０５】
なお、本実施形態では、第５実施形態による半導体装置及びその製造方法において密着層１２８を選択除去膜として利用した場合を示したが、第１乃至第４実施形態による半導体装置及びその製造方法においても同様に適用することができる。
【０２０６】
また、上記実施形態では、密着層１２８をエッチングした後に、層間絶縁膜８０及び層間絶縁膜７２，４８，３８、サイドウォール絶縁膜３４，１１４，１２２をエッチングしたが、層間絶縁膜８０を除去した後に密着層１２８をエッチングし、その後に層間絶縁膜７２，４８，３８、サイドウォール絶縁膜３４，１１４，１２２をエッチングするようにしてもよい。
【０２０７】
［第８実施形態］
本発明の第８実施形態による半導体装置及びその製造方法について図５１乃至図５７を用いて説明する。なお図１乃至図４６に示す第１乃至第６実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０２０８】
図５１は本実施形態による半導体装置の構造を示す平面図、図５２は本実施形態による半導体装置の構造を示す概略断面図、図５３乃至図５６は本実施形態による半導体装置の製造方法を示す工程断面図、図５７は層間絶縁膜のエッチング過程を説明する図である。
【０２０９】
はじめに、本実施形態による半導体装置の構造について図５１及び図５２を用いて説明する。なお、図５２（ａ）は図５１のＢ−Ｂ′線断面に沿った概略断面図、図５２（ｂ）は図５１のＣ−Ｃ′線断面に沿った概略断面図である。
【０２１０】
第１乃至第６実施形態では、空洞８８の上面を覆う層間絶縁膜７８を、ビット線６４上に形成されたシリコン窒化膜６２により支えている。しかしながら、層間絶縁膜７８は、他の構成部分によっても支えることが可能である。本実施形態では、その一例として、ビット線６４上を覆う層間絶縁膜７２によって層間絶縁膜７８を支持する半導体装置及びその製造方法を示す。
【０２１１】
本実施形態による半導体装置は、図５１及び図５２に示すように、４つの蓄積電極８４に挟まれた領域の中央部分に、層間絶縁膜７２が略四角錐形状に残存しており、層間絶縁膜７８を支持する構造体を構成していることに主たる特徴がある。このようにして半導体装置を構成することによっても、空洞８８を形成することによる層間絶縁膜７８の崩落を防止することができる。
【０２１２】
次に、本実施形態による半導体装置の製造方法について図５３乃至図５６を用いて説明する。なお、図５３及び図５４は図５１のＢ−Ｂ′線断面に沿った工程断面図、図５５及び図５６は図５１のＣ−Ｃ′線断面に沿った工程断面図である。
【０２１３】
まず、例えば第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ及び周辺回路用トランジスタ上を覆う層間絶縁膜４８を形成する。
【０２１４】
次いで、層間絶縁膜４８上に、例えばＣＶＤ法により、膜厚２０ｎｍのシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜１２０を形成する。
【０２１５】
次いで、エッチングストッパ膜１２０及び層間絶縁膜４８、シリコン窒化膜１８に、プラグ４４に接続されたプラグ５６、ゲート電極２２に接続されたプラグ５８を形成する。
【０２１６】
次いで、層間絶縁膜４８上に、例えばＣＶＤ法により、膜厚５０ｎｍのＷ膜を堆積してパターニングし、プラグ５６，４４を介してソース／ドレイン拡散層２６に接続されたビット線６４と、プラグ５８を介してゲート電極２２に接続された配線層６６とを形成する（図５３（ａ）、図５５（ａ））。ここで、ビット線６４の幅は例えば０．１８μｍとし、ビット線６４間のスペースは例えば０．１８μｍとする。
【０２１７】
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積した後、ＣＭＰ法によりその表面を平坦化し、ビット線６４上の膜厚が約５０ｎｍであるシリコン酸化膜よりなる層間絶縁膜７２を形成する（図５３（ｂ）、図５５（ｂ））。
【０２１８】
次いで、リソグラフィー技術及びエッチング技術により、プラグ４６に達するコンタクトホール７４を、層間絶縁膜７２、エッチングストッパ膜１２０、層間絶縁膜４８に形成する。
【０２１９】
次いで、層間絶縁膜７２、４８に開口されたコンタクトホール７４内に、プラグ７６を埋め込む（図５３（ｃ））。
【０２２０】
次いで、例えば第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜７８，８０、蓄積電極８４、内側保護膜８６を形成する（図５４（ａ）、図５６（ａ））。
【０２２１】
このとき、０．１８μｍの設計ルールを用いると、例えば蓄積電極８４の短辺方向のピッチサイズは３６０ｎｍ、長辺方向のピッチサイズは７２０ｎｍとなる。リソグラフィー過程における光学的な影響を考慮すると、実際に形成される蓄積電極８４のサイズは、短辺方向の幅が例えば２６０ｎｍ、長辺方向の幅が例えば４８０ｎｍ（間隙２４０ｎｍ）となる。また、斜め方向に配置されている蓄積電極８４間の間隙は、角部の丸まりにより、例えば３４０ｎｍとなる。
【０２２２】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜８０及び内側保護膜８６をエッチングして蓄積電極８４の外側面を露出するとともに、層間絶縁膜７８より下層にある層間絶縁膜７２もエッチングし、ビット線６４間の領域、ビット線６４とプラグ７６との間に空洞８８を形成する（図５４（ｂ）、図５６（ｂ））。なお、層間絶縁膜４８上にはエッチングストッパ膜１２０が形成されているため、層間絶縁膜４８下の絶縁膜はエッチングされることはない。
【０２２３】
ここで、層間絶縁膜７２のエッチングは、層間絶縁膜７８と蓄積電極８４との界面部分を起点として等方的に進行する。これにより、層間絶縁膜７２のエッチング面は、蓄積電極８４の形状を反映したものとなる。
【０２２４】
上述したようなデバイスパラメータを適用した場合、層間絶縁膜７２のエッチング量を、例えば３０％のオーバーエッチングを見込み、厚さにして約１３０ｎｍに設定する。これにより、深さ方向に関しては、エッチングストッパ膜１２上までの層間絶縁膜７２をすべてエッチングすることができる。
【０２２５】
一方、短辺方向に隣接する蓄積電極８４間の間隙は約１００ｎｍであり、長辺方向に隣接する蓄積電極８４間の間隙は約２４０ｎｍであるから、水平方向のエッチングにより、この領域の層間絶縁膜７２もすべてエッチングされる。
【０２２６】
しかしながら、斜め方向に配置されている蓄積電極８４間の間隙は約３４０ｎｍであり、上記のエッチング条件ではすべての層間絶縁膜７２はエッチングされない。このため、平面的に見ると、４つの蓄積電極８４に挟まれた領域の中央部分には、図５１及び図５７（ａ）に示すように略菱形の層間絶縁膜７２が残存する。なお、図５７（ａ）に示すように、空洞８８の外縁部においても、層間絶縁膜７２の形状は蓄積電極８４の形状を反映したものとなる。また、層間絶縁膜８０にも、蓄積電極８４の形状を反映したエッチング面が形成される。
【０２２７】
また、層間絶縁膜７２のエッチングは、図５７（ｂ）に示すように深さ方向にも等方的に進行する。したがって、４つの蓄積電極８４に挟まれた領域の中央部分に残存する層間絶縁膜７２は、図５２（ｂ）及び図５６（ｂ）に示すように、上部ほど細い略四角錐形状となる。
【０２２８】
四角錐形状の層間絶縁膜７２は、ビット線６４及び層間絶縁膜７８の双方に接しており、層間絶縁膜７８を支持する構造となっている。したがって、このように略四角錐形状に残存する層間絶縁膜７２により、層間絶縁膜７８の崩落を防止することができる。
【０２２９】
次いで、例えば第１実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜９０、プレート電極９２、配線層１０４，１０６，１１２等を形成する。
【０２３０】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０２３１】
このように、本実施形態によれば、層間絶縁膜７２よっても、空洞８８を形成することによる層間絶縁膜７８の崩壊を防止することができる。
【０２３２】
［第９実施形態］
本発明の第９実施形態による半導体装置及びその製造方法について図５８乃至図６３を用いて説明する。
【０２３３】
図５８は本実施形態による半導体装置の構造を示す平面図、図５９は本実施形態による半導体装置の構造を示す概略断面図、図６０乃至図６３は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０２３４】
上記第１乃至第８実施形態では、本発明をＤＲＡＭに適用した場合を示したが、本発明は、ＳＲＡＭをはじめとする他のメモリデバイスやロジックデバイスなど、他の半導体デバイスにおいても同様に適用することができる。本実施形態では、本発明を他のデバイスに適用した場合の一例について説明する。
【０２３５】
はじめに、本実施形態による半導体装置の構造について図５８及び図５９を用いて説明する。なお、図５９は図５８のＡ−Ａ′線断面に沿った概略断面図である。
【０２３６】
シリコン基板２００上には、素子領域を画定する素子分離膜２０２が形成されている。素子分離膜２０２が形成されたシリコン基板２００上には、上面がシリコン窒化膜２０６により覆われたゲート電極２０８と、ソース／ドレイン拡散層２１８とを有するＭＯＳトランジスタが形成されている。
【０２３７】
ＭＯＳトランジスタが形成されたシリコン基板２００上には、層間絶縁膜２２０，２２２が形成されている。層間絶縁膜２２２上には、プラグ２２６を介してソース／ドレイン拡散層２１８に接続された配線層２３０が形成されている。
【０２３８】
配線層２３０が形成された層間絶縁膜２２２上には、層間絶縁膜２３４，２３６が形成されている。層間絶縁膜２３６上には、プラグ２４０を介して配線層２３０に接続された配線層２４４が形成されている。
【０２３９】
配線層２４４が形成された層間絶縁膜２３６上には、層間絶縁膜２４８，２５０が形成されている。層間絶縁膜２５０上には、プラグ２５２を介して配線層２４４に接続された配線層２５６が形成されている。
【０２４０】
ここで、本実施形態による半導体装置は、層間絶縁膜２２０に空洞２２８が形成されており、層間絶縁膜２３４に空洞２４２が形成されており、層間絶縁膜２４８に空洞２５４が形成されていることに特徴がある。また、空洞２２８，２４２，２５４は、図５９に示すように、プラグ２２６，２４０，２５２をそれぞれ中心とした円形形状を有しており、隣接した空洞が互いに接続されている。
【０２４１】
このようにして層間絶縁膜２２０，２３４，２４８に空洞２２８，２４２，２５４をそれぞれ形成することにより、配線層間の寄生容量を大幅に低減することができる。
【０２４２】
次に、本実施形態による半導体装置の製造方法について図６０乃至図６３を用いて説明する。なお、図６０乃至図６３は図５９のＡ−Ａ′線断面に沿った工程断面図を表している。
【０２４３】
まず、半導体基板２００の主表面上に、例えばＳＴＩ法により素子分離膜２０を形成する。
【０２４４】
次いで、素子分離膜２０２により画定された複数の素子領域上に、例えば熱酸化法により、シリコン酸化膜よりなるゲート絶縁膜２０４を形成する。
【０２４５】
次いで、全面に、例えばＣＶＤ法により、例えば多結晶シリコン膜とシリコン窒化膜とを順次堆積した後、この積層膜をパターニングし、上面がシリコン窒化膜２０６により覆われた多結晶シリコン膜よりなるゲート電極２０８を形成する。なお、ゲート電極２０８は、多結晶シリコン膜の単層構造に限られるものではなく、ポリサイド構造、ポリメタル構造、或いは、金属膜等を適用してもよい。
【０２４６】
次いで、ゲート電極２０８をマスクとしてイオン注入を行い、ゲート電極２０８の両側のシリコン基板２００中にＬＤＤ領域或いはエクステンション領域となる不純物拡散領域２１０を形成する（図６０（ａ））。
【０２４７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５〜２０ｎｍのシリコン窒化膜２１４と、例えば膜厚７０ｎｍのシリコン酸化膜とを順次堆積する。
【０２４８】
次いで、シリコン窒化膜２１４をストッパとしてシリコン酸化膜をエッチバックする。こうして、シリコン窒化膜２１４が形成されたゲート電極２０８及びシリコン窒化膜２１４の側壁に、シリコン酸化膜よりなるサイドウォール絶縁膜２１６を形成する。
【０２４９】
なお、シリコン窒化膜２１４は、後工程でサイドウォール絶縁膜２１６を除去する際に素子分離膜２０２がエッチングされるのを防止するためのものである。素子分離膜２０２をサイドウォール絶縁膜２１６とはエッチング特性の異なる膜（例えばシリコン窒化膜）により形成するような場合には、必ずしも必要はない。
【０２５０】
次いで、ゲート電極２０８及びびサイドウォール絶縁膜２１６をマスクとしてイオン注入を行い、ゲート電極２０８の両側のシリコン基板２００中に、ＬＤＤ構造或いはエクステンション構造のソース／ドレイン拡散層２１８を形成する。
【０２５１】
こうして、ゲート電極２０８と、その両側のシリコン基板２００中に形成されたソース／ドレイン拡散層２１８とを有するＭＯＳトランジスタを形成する（図６０（ｂ））。
【０２５２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積した後、ＣＭＰ法等によりシリコン窒化膜２０６が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜２２０を形成する。
【０２５３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０〜８０ｎｍのシリコン窒化膜を堆積し、シリコン窒化膜よりなる層間絶縁膜２２２を形成する（図６０（ｃ））。
【０２５４】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜２２０，２２２及びシリコン窒化膜２１４を貫き、ソース／ドレイン拡散層２１８に達するコンタクトホール２２４を形成する。
【０２５５】
次いで、コンタクトホール２２４内に、プラグ２２６を埋め込む（図６０（ｄ））。例えば、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのＲｕ膜と、例えば膜厚１５ｎｍのＴｉＮ膜と、例えば膜厚２００ｎｍのＷ膜とを順次堆積した後、層間絶縁膜２２２の表面が露出するまでＣＭＰ法によりＷ膜、ＴｉＮ膜及びＲｕ膜を平坦に除去し、コンタクトホール２２４内に埋め込まれたＷ膜／ＴｉＮ膜／Ｒｕ膜よりなるプラグ２２６を形成する。
【０２５６】
なお、最下層のＲｕ膜は、通常用いられているＴｉ膜の場合と同様、シリコン基板２００とのコンタクトをとるための膜である。このＲｕ膜は、ソース／ドレイン拡散層２１８を形成する際の熱処理等においてシリコン基板２００と反応し、ＴｉＮ膜とシリコン基板２００との界面にシリサイド膜を形成する。
【０２５７】
次いで、例えば弗酸系水溶液を用いたウェットエッチングを行う。この際、プラグ２２６の外周部は、層間絶縁膜２２０，２２２を構成するシリコン酸化膜及びシリコン窒化膜に対して密着性の劣るＲｕ膜により構成されているため、エッチング液はプラグ２２６と層間絶縁膜２２２との界面から染み込み、層間絶縁膜２２２より下層にある層間絶縁膜２２０及びサイドウォール絶縁膜２１６がエッチングされる。これにより、層間絶縁膜２２２下には、空洞２２８が形成される（図６１（ａ））。なお、素子分離膜２０２上及びゲート電極２０８の側面部分にはシリコン窒化膜２１４が形成されているため、素子分離膜２０２やゲート絶縁膜２０４がエッチングされることはない。
【０２５８】
このようにして空洞２２８を形成することにより、ゲート電極２０８間の領域、ゲート電極２０８とプラグ２２６との間の誘電率を低減することができるので、これら配線間の寄生容量を大幅に低減することができる。
【０２５９】
なお、層間絶縁膜２２０及びサイドウォール絶縁膜２１６のエッチングは、図５８（ａ）に示すように、プラグ２２６を起点として等方的に進行する。空洞２２８をあまり広く形成すると、層間絶縁膜２２２が崩壊する虞がある。したがって、層間絶縁膜２２０のエッチング量は、層間絶縁膜２２２が崩壊しない量に適宜調整することが望ましい。また、空洞２２８がスクライブラインまで達すると、チップをダイシングしたときにチップの周縁部に空洞２２４が露出し、耐湿性を劣化する虞がある。したがって、空洞２２８を形成する際には、空洞２２８の周縁部がスクライブラインに達しないように制御する必要がある。
【０２６０】
次いで、層間絶縁膜２２２上に、プラグ２２６を介してＭＯＳトランジスタに接続された配線層２３０を形成する。なお、配線層の表面は、例えばＴｉＮ、ＷＮ、ＳｉＮ、Ａｌ2Ｏ3、Ｗ、Ｔｉ、Ｓｉなどの耐弗酸性の保護膜２３２により覆っておく。
【０２６１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００〜１０００ｎｍのシリコン酸化膜を堆積した後、ＣＭＰ法等により保護膜２３２が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜２３４を形成する（図６１（ｂ））。
【０２６２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００〜５００ｎｍのシリコン窒化膜を堆積し、シリコン窒化膜よりなる層間絶縁膜２３６を形成する。
【０２６３】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜２３６に、保護膜２３２に達するコンタクトホール２３８を形成する。保護膜２３２を絶縁膜により形成する場合にあっては、配線層２３０に達するコンタクトホール２３８を形成する。
【０２６４】
次いで、コンタクトホール２３８内に、プラグ２４０を埋め込む（図６１（ｃ））。例えば、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのＲｕ膜を堆積した後、層間絶縁膜２３６の表面が露出するまでＣＭＰ法によりＲｕ膜を平坦に除去し、コンタクトホール２３８内に埋め込まれたＲｕ膜よりなるプラグ２４０を形成する。配線層２３０がメタルの場合、必ずしもコンタクトメタル（Ｔｉ）やバリアメタル（ＴｉＮ）は不要であるから、上述のようにＲｕ膜のみによってプラグ２４０を形成することもできる。
【０２６５】
次いで、例えば弗酸系水溶液を用いたウェットエッチングを行う。この際、プラグ２４０の外周部は、層間絶縁膜２３６を構成するシリコン酸化膜に対して密着性の劣るＲｕ膜により構成されているため、エッチング液はプラグ２４０と層間絶縁膜２３６との界面から染み込み、層間絶縁膜２３６より下層にある層間絶縁膜２３４がエッチングされる。これにより、層間絶縁膜２３６下には、空洞２４２が形成される（図６１（ａ））。
【０２６６】
なお、この場合、図５８に示すようにプラグ２４０は配線層２３０の領域をはみ出すように形成されており、界面から染み込んだ弗酸水溶液は層間絶縁膜２３６に達することができる。また、配線層２３０はプラグ２２６を完全に覆うように形成されているため、エッチング液が更に下層に至って層間絶縁膜２２０がエッチングされることはない。
【０２６７】
このようにして空洞２４２を形成することにより、配線層２３０間の領域の誘電率を低減することができるので、配線層２３０間の寄生容量を大幅に低減することができる。
【０２６８】
なお、層間絶縁膜２３４のエッチングは、図５８（ｂ）に示すように、プラグ２４０を起点として等方的に進行する。空洞２４２をあまり広く形成すると、層間絶縁膜２３６が崩壊する虞がある。したがって、層間絶縁膜２３４のエッチング量は、層間絶縁膜２３６が崩壊しない量に適宜調整することが望ましい。また、空洞２４２がスクライブラインまで達すると、チップをダイシングしたときにチップの周縁部に空洞２４２が露出し、耐湿性を劣化する虞がある。したがって、空洞２４２を形成する際には、空洞２４２の周縁部がスクライブラインに達しないように制御する必要がある。
【０２６９】
次いで、層間絶縁膜２３６上に、配線層２３０、保護膜２３２、層間絶縁膜２３４，２３６、プラグ２４０の形成方法と同様にして、配線層２４４、保護膜２４６、層間絶縁膜２４８，２５０、プラグ２５２を形成する（図６２（ｂ））。
【０２７０】
次いで、例えば弗酸系水溶液を用いたウェットエッチングを行う。この際、プラグ２５２の外周部は、層間絶縁膜２５０を構成するシリコン酸化膜に対して密着性の劣るＲｕ膜により構成されているため、エッチング液はプラグ２５２と層間絶縁膜２５０との界面から染み込み、層間絶縁膜２５０より下層にある層間絶縁膜２４８がエッチングされる。これにより、層間絶縁膜２５０下には、空洞２５４が形成される。
【０２７１】
このようにして空洞２５４を形成することにより、配線層２４４間の領域の誘電率を低減することができるので、配線層２４４間の寄生容量を大幅に低減することができる。
【０２７２】
なお、層間絶縁膜２４８のエッチングは、プラグ２５２を起点として等方的に進行する。空洞２５４をあまり広く形成すると、層間絶縁膜２５０が崩壊する虞がある。したがって、層間絶縁膜２４８のエッチング量は、層間絶縁膜２５０が崩壊しない量に適宜調整することが望ましい。また、空洞２５４がスクライブラインまで達すると、チップをダイシングしたときにチップの周縁部に空洞２５４が露出し、耐湿性を劣化する虞がある。したがって、空洞２５４を形成する際には、空洞２５４の周縁部がスクライブラインに達しないように制御する必要がある。
【０２７３】
次いで、層間絶縁膜２５０上に、プラグ２５２を介して配線層２４４に接続された配線層２５６を形成する（図６３）。
【０２７４】
このように、本実施形態によれば、プラグの外周部に層間絶縁膜との密着性に劣る膜を設け、プラグと層間絶縁膜との界面からのエッチング液の染み込みを利用して下層の層間絶縁膜に空洞を形成するので、配線層間の寄生容量を大幅に低減することができる。
【０２７５】
なお、本実施形態では、ゲート電極２０８の上面にシリコン窒化膜２０６を設け、空洞２２８上の層間絶縁膜２２２を支える構造としたが、ゲート電極２０８上のシリコン窒化膜２０６は必ずしも必要はない。この場合、例えば図６４に示すように、柱状の層間絶縁膜２２０を空洞２２８内に残存し、層間絶縁膜２２２の崩壊を防止するようにしてもよい。シリコン窒化膜２０６を形成する場合であっても、このような柱状の層間絶縁膜を残存してもよい。また、空洞２２８が十分に小さければ、空洞２２８の外周部分を層間絶縁膜２２２の崩壊を防止するための構造体として利用することもできる。
【０２７６】
また、本実施形態では、各プラグを介して形成した空洞が互いに接続されるように層間絶縁膜のエッチング量を制御したが、各プラグが個別の空洞内に載置されるように、エッチング量を少なくしてもよい。
【０２７７】
また、本実施形態では、層間絶縁膜２２８、２４２、２５４を別々にエッチングしているが、１回のエッチングでこれらすべての層間絶縁膜に空洞を形成するようにしてもよい。この場合、各プラグと配線層とをずらすように配置すればよい。各層間絶縁膜エッチング量を制御するには、各層間絶縁膜を構成する材料のエッチングレートを適宜制御すればよい。
【０２７８】
[変形実施形態]
本発明は、上記実施形態に限らず種々の変形が可能である。
【０２７９】
例えば、上記第１乃至第８実施形態では、蓄積電極と層間絶縁膜との界面からのエッチング液の染み込みを利用して、下層絶縁膜をエッチングしているが、蓄積電極に形成されたピンホールを利用して、下層絶縁膜をエッチングすることもできる。蓄積電極を多結晶材料で形成する場合、結晶粒界にピンホールが形成されることがある。したがって、蓄積電極にピンホールが形成されるように、蓄積電極の形成条件を適宜制御することにより、蓄積電極に形成されたピンホールを利用して、下層絶縁膜をエッチングすることもできる。
【０２８０】
なお、ピンホールを有する蓄積電極は、成膜の初期段階における成長核の密度を低くすることにより形成することができる。例えば、成膜初期における成膜温度を２７０〜２９０℃（通常の成膜温度は３００〜３３０℃）程度に低温化することにより、ピンホールを有する蓄積電極を形成することができる。
【０２８１】
また、上記第１乃至第８実施形態では、筒状の蓄積電極の内側面及び外側面を蓄積電極面に利用した、いわゆるシリンダ型キャパシタを有する半導体装置に本発明を適用した場合について示したが、本発明を適用しうるキャパシタは、シリンダ型キャパシタに限られるものではない。例えば図６５に示すような、柱状の蓄積電極８４を有する、いわゆるピラー型キャパシタや、例えば図６６に示すような、蓄積電極８４の内側面のみを蓄積電極面に利用した、いわゆるコンケイブ型キャパシタにおいても、本発明を適用することができる。
【０２８２】
ピラー型キャパシタを形成する場合には、蓄積電極８４を形成する過程において、開口部８２内を蓄積電極８４によって埋め込むようにすればよい。
【０２８３】
また、コンケイブ型キャパシタを形成する場合には、層間絶縁膜８０を、弗酸系水溶液に対する耐性のある絶縁膜、例えばシリコン窒化膜により形成し、空洞８８を形成する際のエッチング工程において層間絶縁膜８０を残存するようにすればよい。層間絶縁膜８０のすべてを弗酸系水溶液に対する耐性のある絶縁膜によって形成する代わりに、層間絶縁膜８０の上面及び開口部８２の内壁に、弗酸系水溶液に対する耐性のある絶縁膜を形成しておいてもよい。
【０２８４】
また、上記第１乃至第８実施形態では、本発明をＤＲＡＭのキャパシタに適用した場合を説明したが、キャパシタ誘電体膜９０として強誘電体膜を用い、同様の構造で強誘電体メモリ（ＦｅＲＡＭ）を構成するようにしてもよい。
【０２８５】
また、上記第１乃至７実施形態ではビット線６４上に形成されたシリコン窒化膜６２により層間絶縁膜７８を支え、上記第８実施形態ではビット線６４上に形成された略四角錐形状の層間絶縁膜７２により層間絶縁膜７８を支え、上記第９実施形態ではゲート電極２０８上に形成されたシリコン窒化膜２０６により層間絶縁膜２２２を支え、上記第９実施形態の変形例では略四角柱形状の層間絶縁膜２２０によって層間絶縁膜２２２を支えるようにしているが、層間絶縁膜７８，２２２は、他の構成部分によって支えることもできる。
【０２８６】
例えば、図６７（ａ）に示すように開口部８２の少なくとも層間絶縁膜７８の部分の形状を逆テーパ形状にすると、この部分の蓄積電極８４の形状も逆テーパ形状にすることができる。したがって、層間絶縁膜７８が蓄積電極８４に引っかかり、空洞８８方向に崩落することを防止することができる。
【０２８７】
また、例えば図６７（ｂ）に示すように開口部８２の少なくとも一方向の幅をプラグ７６の幅より狭くすると、層間絶縁膜７８はプラグ７６上に乗り上げるかたちとなる。したがって、層間絶縁膜７８がプラグ７６によって支えられ、空洞８８方向に崩落することを防止することができる。
【０２８８】
また、第９実施形態による半導体装置の場合には、コンタクトホール２２４の少なくとも層間絶縁膜２２２の部分の形状を逆テーパ形状にすることにより、層間絶縁膜２２２がプラグ２２６に引っかかる形状となるので、図６７（ａ）の場合と同様、層間絶縁膜２２２の崩落を防止することができる。
【０２８９】
また、上記第１乃至第９実施形態では、空洞を形成する際に除去する絶縁膜がシリコン酸化膜であり、ストッパとして用いる絶縁膜がシリコン窒化膜である場合を説明したが、除去する絶縁膜と残存する絶縁膜とが逆であってもよい。また、互いにエッチング選択性を有する絶縁膜であれば、シリコン酸化膜とシリコン窒化膜との組み合わせに限られず、他の組み合わせを用いてもよい。また、除去する膜には、導電体膜を用いるようにしてもよい。
【０２９０】
また、上記実施形態では、シリコン基板上に形成した半導体装置について示したが、ＳＯＩ基板、ＧａＡｓ基板、ＩｎＰ基板、ＳｉＣ基板、その他の基板上に形成した半導体装置においても同様に適用することができる。
【０２９１】
以上詳述したように、本発明による半導体装置及びその製造方法の特徴をまとめると以下の通りとなる。
【０２９２】
（付記１）  半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、開口部を有する第２の絶縁膜と、少なくとも前記開口部内に形成された導電体とを有し、前記第１の絶縁膜に、前記開口部の形状に応じた周縁部の形状を有する空洞が形成されていることを特徴とする半導体装置。
【０２９３】
（付記２）  付記１記載の半導体装置において、前記第２の絶縁膜は、前記導電体によって支持されていることを特徴とする半導体装置。
【０２９４】
（付記３）  付記１又は２記載の半導体装置において、前記半導体基板と前記第２の絶縁膜との間に形成された第１の配線層を更に有し、前記空洞は、前記導電体と前記第１の配線層との間に形成されていることを特徴とする半導体装置。
【０２９５】
（付記４）  付記３記載の半導体装置において、前記半導体基板と前記導電体との間に、前記導電体を前記半導体基板に電気的に接続する第１の電極プラグを更に有し、前記空洞は、前記導電体と前記第１の配線層との間に形成されていることを特徴とする半導体装置。
【０２９６】
（付記５）  付記４記載の半導体装置において、前記第２の絶縁膜は、前記第１の電極プラグ上に形成されており、前記第１の電極プラグによって支持されていることを特徴とする半導体装置。
【０２９７】
（付記６）  付記１又は２記載の半導体装置において、前記半導体基板と前記第２の絶縁膜との間に形成され、少なくとも２つの配線パターンを有する第１の配線層を更に有し、前記空洞は、前記配線パターン間に形成されていることを特徴とする半導体装置。
【０２９８】
（付記７）  付記１又は２記載の半導体装置において、前記半導体基板と前記第２の絶縁膜との間に形成された第１の配線層と、前記半導体基板と前記第２の絶縁膜との間に形成され、前記第１の配線層と異なる導電層よりなる第２の配線層とを更に有し、前記空洞は、前記第１の配線層と第２の配線層との間に形成されていることを特徴とする半導体装置。
【０２９９】
（付記８）  付記７記載の半導体装置において、前記半導体基板と前記第２の配線層との間に、前記第２の配線層を前記半導体基板に電気的に接続する第２の電極プラグを更に有し、前記第２の配線層は、前記第２の電極プラグによって支持されていることを特徴とする半導体装置。
【０３００】
（付記９）  付記７又は８記載の半導体装置において、前記第２の配線層上に、前記第２の絶縁膜と接する第３の絶縁膜を更に有し、前記第２の絶縁膜は、前記第２の配線層及び前記第３の絶縁膜によって支持されていることを特徴とする半導体装置。
【０３０１】
（付記１０）  付記１乃至９のいずれか１項に記載の半導体装置において、前記導電体と前記第２の絶縁膜は、前記開口部内において所定の間隙をおいて配置されており、前記間隙の下部領域には前記空洞が延在し、前記間隙の上部領域には前記第２の絶縁膜上に形成された第４の絶縁膜が埋め込まれて前記空洞が塞がれていることを特徴とする半導体装置。
【０３０２】
（付記１１）  付記１乃至１０のいずれか１項に記載の半導体装置において、前記導電体は、前記半導体基板に電気的に接続されたキャパシタの蓄積電極であることを特徴とする半導体装置。
【０３０３】
（付記１２）  付記３乃至１１のいずれか１項に記載の半導体装置において、前記第１の配線層は、トランジスタのゲート電極であることを特徴とする半導体装置。
【０３０４】
（付記１３）  付記７乃至１２のいずれか１項に記載の半導体装置において、前記第２の配線層は、ビット線であることを特徴とする半導体装置。
【０３０５】
（付記１４）  付記１０記載の半導体装置において、前記導電体は、前記半導体基板に電気的に接続されたキャパシタの蓄積電極であり、前記第４の絶縁膜は、前記蓄積電極上に形成されたキャパシタ誘電体膜であることを特徴とする半導体装置。
【０３０６】
（付記１５）  付記１乃至１４のいずれか１項に記載の半導体装置において、前記半導体基板上に、複数のセルアレイ領域を有し、前記複数のセルアレイ領域のそれぞれに、互いに独立した前記空洞が形成されていることを特徴とする半導体装置。
【０３０７】
（付記１６）  半導体基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜とは異なるエッチング特性を有する第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、少なくとも前記第１の絶縁膜に達する開口部を形成する工程と、少なくとも前記開口部内に、前記第２の絶縁膜に接する導電体を形成する工程と、前記第２の絶縁膜と前記導電体との界面からエッチング液を染み込ませて前記第１の絶縁膜をエッチングし、前記第２の絶縁膜の下部に空洞を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０３０８】
（付記１７）  付記１６記載の半導体装置の製造方法において、前記半導体基板と前記第２の絶縁膜との間に配線層を形成する工程を更に有し、前記空洞を形成する工程では、前記配線層の周囲に前記空洞を形成することを特徴とする半導体装置の製造方法。
【０３０９】
（付記１８）  付記１７記載の半導体装置の製造方法において、前記配線層の側壁に、前記第１の絶縁膜のエッチング特性と実質的に同一のエッチング特性を有するサイドウォール絶縁膜を形成する工程を更に有し、前記空洞を形成する工程では、前記第１の絶縁膜及び前記サイドウォール絶縁膜をエッチングすることにより、前記配線層の側壁部分に前記空洞を形成することを特徴とする半導体装置の製造方法。
【０３１０】
（付記１９）  付記１６乃至１８のいずれか１項に記載の半導体装置の製造方法において、前記第２の絶縁膜を形成する工程の後に、前記第２の絶縁膜上に、前記第１の絶縁膜と実質的に同一のエッチング特性を有する第３の絶縁膜を形成する工程を更に有し、前記空洞を形成する工程では、前記導電体と前記第３の絶縁膜及び前記第２の絶縁膜との界面からエッチング液を染み込ませることにより、前記第１の絶縁膜をエッチングすることを特徴とする半導体装置の製造方法。
【０３１１】
（付記２０）  付記１９記載の半導体装置の製造方法において、
前記空洞を形成する工程では、前記第１の絶縁膜をエッチングして前記空洞を形成するとともに、前記第３の絶縁膜の一部が前記第２の絶縁膜上に残存するように前記第３の絶縁膜をエッチングすることを特徴とする半導体装置の製造方法。
【０３１２】
【発明の効果】
以上の通り、本発明によれば、電極或いは配線層間の領域に空洞を形成しこれら電極或いは配線層間の誘電率を低減するので、電極或いは配線層間の領域の寄生容量を大幅に低減することができ、ひいては半導体装置の高速化に貢献することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す平面図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による半導体装置の構造を示す斜視図である。
【図４】半導体チップ上におけるセルアレイの配置の一例を示す平面図である。
【図５】単位セルアレイ間における半導体装置の構造を示す概略断面図である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図２０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図２１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図２２】本発明の第１実施形態による半導体装置の製造方法における層間絶縁膜のエッチング過程を説明する図である。
【図２３】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図２４】本発明の第２実施形態による半導体装置の構造を示すメモリセル領域の拡大断面図である。
【図２５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図３０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図３１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図３２】本発明の第２実施形態による半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。
【図３３】本発明の第３実施形態による半導体装置の構造を示す概略断面図である。
【図３４】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図である。
【図３５】本発明の第４実施形態による半導体装置の構造を示す概略断面図である。
【図３６】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３７】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３８】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３９】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図４０】本発明の第４実施形態の変形例による半導体装置及びその製造方法を示す概略断面図である。
【図４１】本発明の第５実施形態による半導体装置の構造を示す概略断面図である。
【図４２】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４３】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４４】本発明の第６実施形態による半導体装置の構造を示す概略断面図である。
【図４５】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４６】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４７】本発明の第７実施形態による半導体装置の構造を示す概略断面図である。
【図４８】本発明の第７実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４９】本発明の第７実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５０】本発明の第７実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５１】本発明の第８実施形態による半導体装置の構造を示す平面図である。
【図５２】本発明の第８実施形態による半導体装置の構造を示す概略断面図である。
【図５３】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５４】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５５】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５６】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図５７】本発明の第８実施形態による半導体装置の製造方法における層間絶縁膜のエッチング過程を説明する図である。
【図５８】本発明の第９実施形態による半導体装置の構造を示す平面図である。
【図５９】本発明の第９実施形態による半導体装置の構造を示す概略断面図である。
【図６０】本発明の第９実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６１】本発明の第９実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図６２】本発明の第９実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６３】本発明の第９実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６４】本発明の第９実施形態の変形例による半導体装置及びその製造方法を示す平面図及び概略断面図である。
【図６５】本発明の第１の変形実施形態による半導体装置の構造を示す概略断面図である。
【図６６】本発明の第２の変形実施形態による半導体装置の構造を示す概略断面図である。
【図６７】本発明の第３の変形実施形態による半導体装置の構造を示す概略断面図である。
【図６８】従来の半導体装置の構造を示す平面図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４，１６…ゲート絶縁膜
１８，３２，６２…シリコン窒化膜
２０，２２，２４…ゲート電極
２６，２８，３６…ソース／ドレイン拡散層
３０…不純物拡散領域
３４，７０…サイドウォール絶縁膜
３８，４８，７２，７８，８０，９４，１０８…層間絶縁膜
４０，４２，５０，５２，５４，７４，９６，９８…コンタクトホール
４４，４６，５６，５８，６０，７６，１００，１０２，１１０…プラグ
６４…ビット線
６６，６８，１０４，１０６，１１２…配線層
８２…開口部
８４…蓄積電極
８６…内側保護膜
８８…空洞
９０…キャパシタ誘電体膜
９２…プレート電極
１１４，１１６，１１８…サイドウォール絶縁膜
１２０…エッチングストッパ膜
１２２…サイドウォール絶縁膜
１２４…選択除去膜
１２６…間隙
１２８…密着層
２００…シリコン基板
２０２…素子分離膜
２０４…ゲート絶縁膜
２０６，２１４…シリコン窒化膜
２０８…ゲート電極
２１０…不純物拡散領域
２１６…サイドウォール絶縁膜
２１８…ソース／ドレイン拡散層
２２０，２２２，２３４，２３６，２４８，２５０…層間絶縁膜
２２４，２３８…コンタクトホール
２２６，２４０，２５２…プラグ
２２８，２４２，２５４…空洞
２３０，２４４，２５６…配線層
２３２，２４６…保護膜
３０２…素子領域
３０４…ワード線
３０６、３１４…サイドウォール絶縁膜
３０８、３１０…プラグ
３１２…ビット線
【図１】
0004278333.tif 000002
【図２】
0004278333.tif 000003
【図３】
0004278333.tif 000004
【図４】
0004278333.tif 000005
【図５】
0004278333.tif 000006
【図６】
0004278333.tif 000007
【図７】
0004278333.tif 000008
【図８】
0004278333.tif 000009
【図９】
0004278333.tif 000010
【図１０】
0004278333.tif 000011
【図１１】
0004278333.tif 000012
【図１２】
0004278333.tif 000013
【図１３】
0004278333.tif 000014
【図１４】
0004278333.tif 000015
【図１５】
0004278333.tif 000016
【図１６】
0004278333.tif 000017
【図１７】
0004278333.tif 000018
【図１８】
0004278333.tif 000019
【図１９】
0004278333.tif 000020
【図２０】
0004278333.tif 000021
【図２１】
0004278333.tif 000022
【図２２】
0004278333.tif 000023
【図２３】
0004278333.tif 000024
【図２４】
0004278333.tif 000025
【図２５】
0004278333.tif 000026
【図２６】
0004278333.tif 000027
【図２７】
0004278333.tif 000028
【図２８】
0004278333.tif 000029
【図２９】
0004278333.tif 000030
【図３０】
0004278333.tif 000031
【図３１】
0004278333.tif 000032
【図３２】
0004278333.tif 000033
【図３３】
0004278333.tif 000034
【図３４】
0004278333.tif 000035
【図３５】
0004278333.tif 000036
【図３６】
0004278333.tif 000037
【図３７】
0004278333.tif 000038
【図３８】
0004278333.tif 000039
【図３９】
0004278333.tif 000040
【図４０】
0004278333.tif 000041
【図４１】
0004278333.tif 000042
【図４２】
0004278333.tif 000043
【図４３】
0004278333.tif 000044
【図４４】
0004278333.tif 000045
【図４５】
0004278333.tif 000046
【図４６】
0004278333.tif 000047
【図４７】
0004278333.tif 000048
【図４８】
0004278333.tif 000049
【図４９】
0004278333.tif 000050
【図５０】
0004278333.tif 000051
【図５１】
0004278333.tif 000052
【図５２】
0004278333.tif 000053
【図５３】
0004278333.tif 000054
【図５４】
0004278333.tif 000055
【図５５】
0004278333.tif 000056
【図５６】
0004278333.tif 000057
【図５７】
0004278333.tif 000058
【図５８】
0004278333.tif 000059
【図５９】
0004278333.tif 000060
【図６０】
0004278333.tif 000061
【図６１】
0004278333.tif 000062
【図６２】
0004278333.tif 000063
【図６３】
0004278333.tif 000064
【図６４】
0004278333.tif 000065
【図６５】
0004278333.tif 000066
【図６６】
0004278333.tif 000067
【図６７】
0004278333.tif 000068
【図６８】
0004278333.tif 000069