(57)【特許請求の範囲】
【請求項１】
メモリセルであって、
Ｐ−領域と、
前記Ｐ−領域を包囲するＮ＋領域であって、前記Ｐ−領域および前記Ｎ＋領域が柱状体を形成する、Ｎ＋領域と、および
導通状態を変更することにより二値状態を格納することができる部分を含み、前記柱状体の一端に配置されたゲート酸化物とからなる、メモリセル。
【請求項２】
前記ゲート酸化物が、トンネルゲート酸化物を含む、請求項１に記載のメモリセル。
【請求項３】
前記二値状態を格納することができる前記ゲート酸化物の部分がトンネル接合であり、そのトンネル接合が前記柱状体のＰ−領域に接触する、請求項２に記載のメモリセル。
【請求項４】
書込み電圧に応じて、前記トンネル接合にわたる抵抗が変化することができ、その抵抗の変化が、前記トンネル接合の前記二値状態の変化として読み取ることができる、請求項３に記載のメモリセル。
【請求項５】
前記ゲート酸化物は、その断面が外側エッジに向かって大きくなる不均一な厚みを有する、請求項１に記載のメモリセル。
【請求項６】
前記ゲート酸化物の中央部分が、二値状態を格納することができる部分である、請求項５に記載のメモリセル。
【請求項７】
前記ゲート酸化物が環状の断面を有し、その環状の断面が、環体の外側エッジに向かって大きくなる、請求項５に記載のメモリセル。
【請求項８】
前記ゲート酸化物が、その上に形成された導体とともにＮＭＯＳトランジスタの制御ゲートとして機能する、請求項５に記載のメモリセル。
【請求項９】
前記Ｐ−領域と前記Ｎ＋領域との間のＰＮ接合が、前記柱状体の中を通って延びる、請求項５に記載のメモリセル。
【請求項１０】
前記柱状体が、オフ状態のＪＦＥＴとして機能する、請求項９に記載のメモリセル。
【請求項１１】
メモリアレイであって、
基板と、
前記基板上に配置された複数の第１の導体であって、それぞれの第１の導体がその第１の導体上に形成された絶縁体を含む、複数の第１の導体と、
複数の交点において前記第１の導体と交差する複数の第２の導体と、および
それぞれが交点において第１の導体と第２の導体との間に配置された、複数のメモリセルとを含み、そのメモリセルが、
第１の導体上に配置されたＰ−領域と、
前記Ｐ−領域を包囲するＮ＋領域であって、前記Ｐ−領域および前記Ｎ＋領域が柱状体を形成する、Ｎ＋領域と、および
導通状態を変更することにより二値状態を格納することができる部分を含み、前記柱状体の一端と第２の導体との間に配置されたゲート酸化物とからなる、メモリアレイ。
【請求項１２】
前記ゲート酸化物が、トンネルゲート酸化物を含む、請求項１１に記載のメモリアレイ。
【請求項１３】
前記二値状態を格納することができる前記ゲート酸化物の部分がトンネル接合であり、そのトンネル接合が前記柱状体のＰ−領域に接触する、請求項１２に記載のメモリアレイ。
【請求項１４】
書込み電圧に応じて、前記トンネル接合にわたる抵抗が変化することができ、その抵抗の変化が、前記トンネル接合の前記二値状態の変化として読み取ることができる、請求項１３に記載のメモリアレイ。
【請求項１５】
前記トンネルゲート酸化物が、前記柱状体と前記第２の導体との間の領域から、前記柱状体に隣接する前記絶縁体上にまで延びている、請求項１３に記載のメモリアレイ。
【請求項１６】
前記ゲート酸化物は、その断面が外側エッジに向かって大きくなる不均一な厚みを有する、請求項１５に記載のメモリアレイ。
【請求項１７】
前記ゲート酸化物が環状の断面を有し、その環状の断面が、環体の外側エッジに向かって大きくなる、請求項１４に記載のメモリアレイ。
【請求項１８】
前記ゲート酸化物が、その上に形成された前記第２の導体とともに、ＮＭＯＳトランジスタの制御ゲートとして機能する、請求項１４に記載のメモリアレイ。
【請求項１９】
前記Ｐ−領域と前記Ｎ＋領域との間のＰＮ接合が、前記柱状体の中を通って延びる、請求項１４に記載のメモリアレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本技術分野は交点メモリアレイのためのメモリセルに関する。より具体的には、本技術分野はメモリセルに組み込まれる分離機構を有するメモリセルに関する。
【０００２】
【従来の技術】
交点メモリアレイは、垂直なビット線と交差する水平なワード線を含む。メモリセルは、ワード線とビット線との交点に配置され、メモリアレイの記憶エレメントとして機能する。メモリセルはそれぞれ、「１」または「０」のいずれかの二値状態を格納する。選択されたメモリセルは、選択されたメモリセルにおいて交差するワード線およびビット線に書込み電流を印加することにより、その二値状態を変化させることができる。選択されたメモリセルの二値状態は、そのメモリセルに読出し電圧を印加し、そのメモリセルを流れる電流から、そのメモリセルにかかる抵抗を測定することにより読み出される。
【０００３】
交点メモリアレイは、全てのメモリセルを１つの大きな並列回路として互いに接続させる。理想的には、読出し操作中に、電流は選択されたメモリセルにのみ流れる。しかしながら、大きな並列回路メモリアレイでは、電流は読出し操作中に、選択されていないメモリエレメントを流れる。これらの電流は、「スニークパス電流」と呼ばれる。交点メモリアレイが高密度のメモリセルを有する場合には、隣接するメモリセルが互いから分離され、選択されたメモリセルが、読出し操作中にスニークパス電流によって影響を受けないようにしなければならない。
【０００４】
従来の並列接続された交点アレイは、スニークパス電流を防ぐために、各メモリセルと直列に接続された制御装置を含む。１つの従来の制御装置は、メモリセル内に配置された直列ＭＯＳトランジスタである。直列ＭＯＳトランジスタは、メモリセルに接続されたワード線によって制御される。直列ＭＯＳトランジスタは、メモリセルの並列接続を切断することにより、メモリアレイ内の選択されていないメモリセルから選択されたメモリセルを分離する。読出し操作中に、選択されたメモリセル内のＭＯＳトランジスタのみがターンオンされる。選択されていないセル内のＭＯＳトランジスタはターンオフされ、それにより、スニークパス電流が選択されていないメモリセルに流れるのを防止する。
【０００５】
ＭＯＳトランジスタに対する１つの欠点は、ＭＯＳトランジスタが有用な基板面積を消費し、メモリセルから基板への電気接点を収容するために、メモリセルをさらに大きくしなければならないことである。
【０００６】
スニークパス電流を防ぐための別の方法は、メモリアレイの基板内に、すなわちメモリアレイのメモリセルと同一面内に直列ダイオードを配置することである。これによりメモリセルは分離されるが、関連するダイオードの順方向電圧降下は大きい。大きな順方向電圧降下は、メモリセルにおいてデータの読出しおよび書込みを行う能力に悪影響を及ぼす。
【０００７】
【発明が解決しようとする課題】
したがって、基板面積を占有することがなく、かつメモリセルの読出しまたは書込みを行うための能力に悪影響を及ぼすことのない、メモリセルのための分離機構が必要とされている。
【０００８】
【課題を解決するための手段】
第１の態様によれば、メモリアレイは、第１および第２の導体の交点に配置されたメモリセルを含む。そのメモリセルは、データを格納することができ、かつスニークパス電流からメモリセルを分離することができる複合構造である。
【０００９】
メモリセルは、不均一なゲート酸化物を有するトンネルゲート表面効果トランジスタ（tunnel gate surface effect transistor）を含む。ゲート酸化物は、柱状ダイオード構造上に支持される。メモリセルは、ゲート酸化物のトンネル接合に二値状態を格納する。さらに、トランジスタの制御ゲートが、柱状体の側壁からトンネル接合を切り離し、電流がメモリセルに流れるのを防止する。したがって、制御ゲートはスニークパス電流が、そのメモリセルに流れるのを防止する。
【００１０】
第１の態様によれば、ゲート酸化物がメモリセルに分離機構を与え、基板上の空間を必要としない。これにより、より多くのメモリセルが基板上に配置されることが可能になり、アレイ密度が増加する。
【００１１】
さらに、メモリセルは順方向電圧降下が小さい。順方向電圧降下が小さいことにより、メモリセルの二値状態を検出するための能力が高くなり、メモリアレイを読み出すための能力が改善される。
【００１２】
他の態様および利点は、添付図面に関連してなされる、以下の詳細な説明から明らかになるであろう。
【００１３】
【発明の実施の形態】
詳細な説明は添付図面を参照しており、それらの図面において、同様の参照番号は類似の構成要素を指している。
【００１４】
メモリアレイ、およびメモリアレイに用いるためのメモリセルが、好適な実施形態および図面を用いて以下に説明される。
【００１５】
図１は、第１の導体３０および第２の導体５０の交点に配置されたメモリセル１０の平面図である。図２は、交点メモリアレイ内のメモリセル１０と、そのメモリセル１０を包囲する構造との側面立面図である。メモリセル１０は柱状体１２およびゲート酸化物１４を含む。メモリセル１０は、第１の導体３０上に支持され、第１の導体３０は基板４０上に支持される。第２の導体５０がゲート酸化物１４に結合され、第１の導体３０に直交して延びる。
【００１６】
図３は、メモリセル１０のアレイ１００を示す。メモリセル１０は、第１および第２の導体３０、５０の交点に配置される。第１の導体３０および第２の導体５０は、書込み操作中にメモリセル１０の二値状態を変化させ、読出し操作中にメモリセル１０の二値状態を読み出すための電流を伝える。メモリセル１０は、たとえば、「ライトワンスメモリ」（ＷＯＭ）セルとすることができ、その場合、メモリセル１０内のトンネル酸化物の導通状態が、書込み操作中に電圧を印加することにより変更される。
【００１７】
再び図２を参照すると、柱状体１２は絶縁体３２に埋め込まれる。絶縁体３２は、第１の導体３０の長さに沿って延びる。絶縁体３２はメモリアレイ１００の各柱状体１２を包囲する。薄いトンネル接合（thin tunnel junction：ＴＴＪ）層３４が絶縁体３２の上側表面上に形成され、やはり第１の導体３０の長さに沿って、かつメモリアレイ１００の範囲にわたって延びる。
【００１８】
メモリアレイ１００内のＴＴＪ層３４は、メモリセル１０内の第２の導体５０から柱状体１２の表面に至るトンネル電流を制御する。図２に示されるように、ＴＴＪ層３４は柱状体１２のエッジを越えて延びることができる。柱状体１２間では、ＴＴＪ層３４は絶縁体層３２の上側に存在する。ＴＴＪ層３４では横方向の導通は存在しない。垂直方向では、ＴＴＪ層３４は、絶縁体層３２にさらなる絶縁を提供し、第１の導体３０から第２の導体５０を絶縁する。絶縁体３２は、たとえば、二酸化シリコン（ＳｉＯ２）またはポリイミドとすることができる。ＴＴＪ層３４は、たとえば、アルミナ（酸化アルミニウム、Ａｌ２Ｏ３）、ＳｉＯ２、または他の酸化物とすることができる。
【００１９】
ゲート酸化物１４は、図２の破線によって示される、柱状体１２と第２の導体５０との間の体積に対応する。ゲート酸化物１４は、不均一な厚みを有し、トンネルゲート酸化物１５と、不均一なゲート酸化物１６とを含む。不均一なゲート酸化物１６は、たとえばＳｉＯ２ゲート酸化物とすることができる。トンネルゲート酸化物１５は、ＴＴＪ層３４の、第２の導体５０と接触し、柱状体１２上に位置する部分である。柱状体１２と接触するトンネルゲート酸化物１５の中央部分は、ゲート酸化物１４のためのトンネル接合１７である。ライトワンスメモリセル１０の場合、メモリセル１０の二値状態を書き込むために、または読み出すために用いられる電流は、トンネル接合１７を流れる。
【００２０】
トンネル接合１７の輪郭が、図１の破線によって示される。トンネル接合１７の物理的特性は、メモリセル１０間に書込み電圧を印加することにより変更され得る。このようにして、トンネル接合１７は、メモリセル１０の二値状態を格納する。
【００２１】
メモリセル１０のための記憶媒体として機能することに加えて、ゲート酸化物１４はトランジスタのための制御ゲートとして機能する。そのトランジスタは実際には、メモリアレイ１００のエレメントから構成され、図４において記号によって表される。トランジスタ、ならびにゲート酸化物１４の記憶および分離機能が、図４に関連して以下に詳細に説明される。
【００２２】
再び図１および図２を参照すると、ゲート酸化物１４の外側領域１８は、トンネル接合１７の周囲に環体の形を有する。外側領域１８の厚みは、トンネル接合１７から、ゲート酸化物１４の外側エッジに向かって外側に増加し、「バーズビーク」断面を有するように見えるかもしれない。不均一なゲート酸化物１６は、柱状体１２とトンネルゲート酸化物１５との間にバーズビークを形成する。したがって、ゲート酸化物１４は、トンネル接合１７から外側に向かって増加する不均一な厚みを有する。トンネルゲート酸化物１５は、たとえば、０．７〜１．５ｎｍ（７〜１５オングストローム）の比較的均一な厚みを有することができる。たとえば、ゲート酸化物１４の厚みは、外側に向かって、ゲート酸化物１４の周辺部において１．５〜１０ｎｍ（１５〜１００オングストローム）まで増加することができる。
【００２３】
柱状体１２は、Ｐ−コア領域２０と、そのＰ−コア領域２０を包囲するＮ＋領域２２とを含む。したがって、柱状体１２はダイオード構造を有する。柱状体１２は、丸められたエッジを有する概ね長方形の柱の形状を有することができる。ＰＮ接合２４は、Ｎ＋領域２２とＰ−コア領域２０との間の境界に形成される。また、柱状体１２は、たとえば、正方形または円形の断面を有してもよい。柱状体１２の断面は、Ｐ−領域２０がＰＮ接合２４にかかるゼロ電圧バイアスで完全に空乏化され得るように、十分に小さくしなければならない。柱状体１２は、たとえば、基板から成長させた単結晶シリコン、アモルファスシリコン柱、またはポリシリコン柱から形成され得る。柱状体１２の中央領域は完全に空乏化され、側壁はＮ型ドーパントでドープされ、Ｎ＋領域２２を形成できる。
【００２４】
図４は、図１および図２に示されるメモリセル１０の側面立面図であり、その上に等価回路６０が重ね合わされている。メモリセル１０の一態様によれば、メモリセル１０は、メモリ記憶能力と分離能力との両方を含む。メモリセル１０の記憶および分離能力を示すために、図４には等価回路６０が含まれる。
【００２５】
図４では、第１の導体３０が電圧Ｖｄに結合され、第２の導体５０が電圧Ｖａに結合される。電圧ＶｄおよびＶａは、メモリセル１０に印加される電圧を表しており、たとえば、それぞれ、ビット線電圧およびワード線電圧とすることができる。
【００２６】
等価回路６０は、メモリセル１０の種々の要素の機能に関する記号的表現である。等価回路６０は、ＮＭＯＳトランジスタ６２と、ＪＦＥＴ６４と、トンネル接合抵抗６６と、Ｎ＋領域抵抗６８とからなる。柱状体１２の表面は、柱状体１２の周辺部にある制御ゲート６３およびＮ＋領域２２とともに、ＮＭＯＳトランジスタ６２を形成する。
【００２７】
ゲート酸化物１４（トンネルゲート酸化物１５および不均一酸化物１６を含む）は、ＮＭＯＳトランジスタ６２の制御ゲート６３に対応する。ＮＭＯＳトランジスタ制御ゲート６３は一般に、「水平方向に」向けられていると呼ぶことができる。なぜなら、制御ゲート６３の下側の柱状体１２の表面に沿って、柱状体１２の中央から柱状体１２のエッジまで電流が水平方向に流れるためである。ゲート酸化物１４は、トンネルゲート表面効果トランジスタとして機能する。
【００２８】
ゲート酸化物１４のトンネルゲート酸化物１５は、ＮＭＯＳトランジスタ６２のドレインにも対応する。ゲート酸化物１４の下に、拡散されたドレイン領域は存在しないので、ＮＭＯＳトランジスタ６２のドレインは、トンネル接合１７の中央にある仮想的なドレインである。トンネルゲート酸化物１５を流れるトンネル電流は、従来のＮＭＯＳトランジスタ内の物理的なドレイン接合の場合のように、電流をＮＭＯＳトランジスタ６２のチャネル領域に注入する。ＮＭＯＳトランジスタ６２のソースは、柱状体１２の表面の周囲に拡散されたＮ＋領域２２である。トンネル接合抵抗６６は、トンネルゲート酸化物１５の両端の抵抗を表す。
【００２９】
ＪＦＥＴ６４は、柱状体１２のＰ−領域２０およびＮ＋領域２２に対応する。ＪＦＥＴ６４のソースは、Ｐ−領域２０の底面と、第１の導体３０との電気的接触部に対応する。ＪＦＥＴ６４のドレインは、Ｐ−領域２０の上側にあるＮＭＯＳチャネル領域に対応する。ＪＦＥＴ６４のゲートは、Ｎ＋拡散領域２２に対応する。ＪＦＥＴ６４は一般に「垂直方向に」向けられていると呼ぶことができる。なぜなら、ＰＮ接合２４が、基板４０の表面に垂直に延びるためである。柱状体１２は、垂直エンハンスメントモードＪＦＥＴとして機能する。エンハンスメントモードＪＦＥＴにおけるＪＦＥＴゲートとＪＦＥＴソースとの電気的接続が、Ｐ−領域２０を、キャリアの空乏状態に維持する。Ｎ＋領域抵抗６８は、Ｎ＋領域２２の抵抗を表す。
【００３０】
等価回路６０を用いてメモリセル１０の記憶および分離機能を説明する。ＪＦＥＴ６４の設計はエンハンスメントモードＪＦＥＴのようであり、ゲート−ソース間はゼロバイアスである。ＪＦＥＴ６４は、非導通動作モードにある。非導通モードは、ＪＦＥＴ６４のＰ−領域２０、すなわちコア領域が完全に空乏化されることを意味する。柱状体１２のコアが完全に空乏化される場合、柱状体１２の表面が反転できる場合にのみ（すなわち、導通チャネルが形成される場合にのみ）、トンネル接合抵抗６６に電流が流れるであろう。柱状体１２の表面は、柱状体１２の周辺部にある制御ゲート６３およびＮ＋領域２２とともに、ＮＭＯＳトランジスタ６２を形成する。柱状体１２の表面は、第２の導体５０と第１の導体３０との間に印加される電圧がＮＭＯＳトランジスタ制御ゲート６３の閾値電圧より大きい場合に、反転されるようになる。
【００３１】
第１の導体３０に対して、第２の導体５０に印加される電圧（Ｖａ）が、ＮＭＯＳトランジスタ制御ゲート６３の閾値電圧（Ｖｔｈ）より大きい場合には、トンネルゲート酸化物１５の下側に蓄積層が形成される。トンネル電流は、トンネル接合１７を通って、ＮＭＯＳトランジスタ制御ゲート６３のチャネル領域（すなわち、蓄積層）に流れ込むであろう。また、蓄積層は、柱状体１２の上側表面全体を、ＪＦＥＴ６４のＮ＋領域２２に接続する。その結果、電流は、第２の導体５０から、トンネルゲート酸化物１５を通り、Ｐ−領域２０の上側にある蓄積層を横方向に通って、かつ柱状体１２のＮ＋領域２２を垂直方向に通って、第１の導体３０まで流れる。電流の大きさは、メモリセル１０にわたって印加される電圧Ｖａ−Ｖｄの大きさと、トンネル接合１７の実効抵抗とに依存する。
【００３２】
ゲート酸化物１４は、柱状体１２の上側表面上に蓄積層が形成されることを確実にするほど十分に薄く、ゲート酸化物１４の外側領域１８に著しいトンネル電流が流れるのを防ぐほど十分に厚い。トンネル接合１７だけは、メモリセル１０の二値状態に依存するセンス電流を流すほど十分に薄い。したがって、メモリセル１０からのデータを検出（センシング）するプロセスは、メモリセル１０のトンネル接合１７に集中する。
【００３３】
有利な点は、メモリアレイ１００内のメモリセル１０が、メモリ記憶機能と分離機構とを含む。メモリセル１０は、不均一なゲート酸化物１４を有するトンネルゲート表面効果トランジスタを含む。そのトランジスタは柱状ダイオード構造上に支持される。ゲート酸化物１４のトンネル接合１７は、メモリセル１０のための記憶エレメントとして機能する。メモリセル１０内のＮＭＯＳおよびＪＦＥＴ要素は、分離機構を提供し、メモリアレイ１００にスニークパス電流が流れるのを防止する。したがって、メモリセル１０は、トンネル接合１７の記憶エレメントと分離機構とを組み合わせる複合構造である。その結果としての構造は、直列ダイオード制御エレメントを有するメモリエレメントよりも、順方向電圧降下が小さい。メモリセルにわたる電圧降下が大きい場合、メモリセルの抵抗を検出するための能力が劣化するので、順方向電圧降下が小さいことは有利である。
【００３４】
別の利点として、メモリセル１０は、直列ＭＯＳトランジスタ制御エレメントとは異なって、基板面積を消費しない分離機構を組み込む。これにより、アレイ密度を高くすることが可能になる。
【００３５】
また、メモリセル１０は、反転モードまたは「遮断」モードでは、メモリセル１０に印加される電圧（Ｖａ−Ｖｄ）がＮＭＯＳトランジスタ６２の閾値電圧Ｖｔｈよりも小さいので、高い逆方向抵抗（より低い逆方向漏れ電流）も有する。ＮＭＯＳトランジスタ６２のゲート電圧が閾値電圧Ｖｔｈよりも小さいとき、ＮＭＯＳトランジスタ６２のチャネルは反転されたまま（すなわち、蓄積されないまま）である。さらに、チャネルが反転されるとき、ドレインからソースに電流は流れないであろう。こうして、メモリセル１０は、印加される電圧が閾値電圧Ｖｔｈより小さいときには、高い抵抗を有する。
【００３６】
反転モードにおいて、メモリセル１０に印加される電圧（Ｖａ−Ｖｄ）がＮＭＯＳ閾値電圧Ｖｔｈよりも小さいので、高い逆方向抵抗は有利である。Ｖａ−ＶｄがＶｔｈより小さいとき、柱状体１２の上側表面は蓄積されず（空乏状態のままであり）、高い抵抗を有する。
【００３７】
メモリセル１０の導通特性は、ＮＭＯＳトランジスタ６２のチャネル長および幅と、表面蓄積層内の電子の移動度と、閾値電圧Ｖｔｈとにしたがって設定される。メモリセル１０では、チャネル長は、柱状体１２の中心から、柱状体１２のエッジにおけるＰＮ接合２４までの距離である。逆方向導通パラメータは、主に閾値電圧Ｖｔｈによって設定され、同様のサイズの水平方向に配置されたＰＮダイオードより優れている。
【００３８】
半導体デバイス内の逆方向漏れ電流が主に表面電気伝導によって決定され、従来のＰＮダイオードが、柱状の垂直方向ダイオードにおいて実用的ではない特別な表面処理を必要とするので、逆方向導通パラメータは優れている。対照的に、ＮＭＯＳ素子は、ゲート電圧にしたがって導電表面を制御する。したがって、ＮＭＯＳ素子は本質的に、より低い漏れ電流を有する。
【００３９】
また、ＰＮダイオードは、低い順方向電圧降下を達成するために、高濃度にドープされたＰＮ接合を有する。高濃度にドープされたＰおよびＮ領域から形成される接合部は、比較的大きく、ＮＭＯＳトランジスタよりも大きい逆方向漏れ電流を有する。
【００４０】
トンネル接合１７の二値状態は、読出し／書込みメモリのための可逆的な書込み機構によって、またはライトワンスメモリのための不可逆的な機構によって形成され得る。書込みプロセスは、ヒューズまたはアンチヒューズプロセス、相変化（phase change）プロセス、電子閉じ込めプロセスおよび他の書込みプロセスを含むことができる。トンネル接合は、書込み操作前に第１の二値状態（たとえば、０）を格納することができ、書込み操作後に第２の二値状態（たとえば、１）を格納することができる。メモリセル１０の二値状態は、読出し操作によって検出可能である。
【００４１】
メモリセル１０のための書込み操作が、図３および図４に関連して説明される。メモリセル１０に書込みを行うために、最初に、メモリアレイ１００内の特定の行および列に配置されたメモリセル１０が選択される。選択された行内の第１の導体３０に電圧Ｖｄが印加され、選択された列内の第２の導体５０に電圧Ｖａが印加される。電圧Ｖａ−Ｖｄは、トンネル接合１７の物理的な特性を変化させるために、メモリセル１０に印加される書込み電圧である。トンネル接合１７に対する高い電圧ストレスが、トンネル接合１７の物理的な特性を変化させるだけの十分なエネルギーを供給するために十分な時間にわたって維持される。これがアンチヒューズのプロセスである。書込み電圧はトンネル接合１７の接合を破壊し、トンネル接合１７の抵抗を変更する。トンネル接合１７の破壊は局所的な加熱によって行われることができ、局所的な加熱によって、接合に供給されるエネルギーが、トンネル接合１７のいずれかの側からドーパント原子を生じさせ、その原子がトンネル接合領域に永久的に移動できるようにする。このプロセスは、トンネル接合１７の導通パラメータを変更する。アンチヒューズ書込みプロセス後に、接合の抵抗は、書込み操作の前よりも低くなる。
【００４２】
トンネル接合１７の導通特性を変化させるための別の破壊機構は、トンネル接合１７の層内のトラップに電子が捕らえられる際の、トンネル接合１７に流れるアバランシェ倍増電流（avalanche-multiplied current）に起因する。これは、ストレス電圧がトンネル接合１７の破壊電圧を超える際に生じる。閉じ込められた電子はＮＭＯＳトランジスタ６２の閾値電圧を上昇させ、その導通特性を変化させる。電子閉じ込め書込み操作の後、トンネル接合１７の実効抵抗は、書込み操作前より高くなる。
【００４３】
トンネル接合１７の抵抗の変化状態は、「１」および「０」の二値状態として、読出し操作によって検出されることができる。
【００４４】
書込み操作中の導通経路は、ＮＭＯＳトランジスタ６２を通り、Ｎ＋領域２２を通り、トンネル接合１７も通る。書込み電圧は、たとえば０．１μｓｅｃ〜０．５μｓｅｃ周期の、たとえば約１．５〜３Ｖの電圧とすることができる。第１の導体３０に印加される電圧Ｖｄは、Ｖｄを印加することによって、その行上の選択されていないメモリセル１０に書込みが行われないことを確実にするために十分に大きく、すなわちＶａより大きくしなければならない。同様に、第２の導体５０に印加される電圧Ｖａは、Ｖａを印加することによって、その列上の選択されていないメモリセル１０に書込みが行われないように十分に小さくしなければならない。
【００４５】
メモリセル１０の読出し操作が、図３および図４に関連して説明される。第１の導体３０が接地されている間に、読出し電位が第２の導体５０に印加される。第２の導体５０から第１の導体３０への電流が測定され、メモリセル１０の抵抗を判定する。この抵抗から、メモリセル１０の状態を判定することができる。低抵抗の状態は「０」の二値状態として検出されることができ、一方、高抵抗の状態は「１」の二値状態として検出されることができる。読出し電位はわずかに正の電位でなければならない。
【００４６】
トンネル接合１７を通る電子の伝導は確率関数によって説明される。電子がトンネル効果を生じる（すなわち、絶縁体層を直接的に通過する）確率は、絶縁体の各側での電位と、絶縁体の厚みと、絶縁層の物理的な組成（たとえば、ＳｉＯ２、Ａｌ３Ｏ２）との関数である。トンネル接合１７に電圧が印加されるとき、確率関数にしたがって、トンネル接合１７にトンネル電子電流が流れる。印加される電圧をトンネル電流で割った比はトンネル抵抗と定義される。等価回路６０のＮＭＯＳトランジスタ制御ゲート６３がターンオンされるとき、トンネル接合１７にトンネル電流が流れる。
【００４７】
メモリセル１０の二値状態は、第２の導体５０と第１の導体３０との間に大きな電流が流れるか、小さな電流が流れるかを検出することにより判定され得る。電流の大きさは、その電流と、１組の基準素子または基準電流とを比較することにより判定される。
【００４８】
選択されていないメモリセルの場合、ＶａとＶｄとの間の電圧差は、選択されていないメモリセル内のＮＭＯＳトランジスタの閾値電圧Ｖｔｈより小さくなければならない。
【００４９】
第２の導体５０に印加される電圧が、ＮＭＯＳトランジスタ閾値電圧Ｖｔｈより小さい場合には、柱状体１２の上側表面では、キャリアの空乏状態が生じるであろう。ＮＭＯＳトランジスタ制御ゲート６３の動作は、ＮＭＯＳトランジスタ６２の仮想ドレインにおけるトンネル接合抵抗６６を、ＮＭＯＳトランジスタ６２の低抵抗側壁から切り離すことである。これにより、逆方向電流がメモリセル１０に確実に流れないようにする。
【００５０】
メモリセル１０は種々のプロセスを用いて製作され得る。図５Ａ〜図５Ｄは、メモリセル１０を含むメモリアレイ１００のための典型的な製造プロセスを示す。図６は、メモリアレイ１００を製造する方法を示す流れ図である。メモリアレイ１００は複数のメモリセル１０を含み、記載された製造プロセスを用いて、メモリアレイ１００内に任意の数のメモリセル１０を製造することができる。メモリセル１０は、メモリセル１０が一体型の記憶エレメント、すなわちトンネル接合１７および制御ゲート６３を含むように製造されることが有利である。不均一なゲート酸化物１４を形成することにより、これらの機能が、柱状ダイオード支持構造上に形成されることが可能になる。
【００５１】
図５Ａおよび図６を参照すると、そのプロセスは、ステップＳ１０において基板４０を準備することから開始する。基板４０は、たとえばシリコンとすることができる。シリコン基板４０は、メモリ回路がメモリアレイ１００を動作させるための支援回路を含むことができることが有利である。このタイプの基板４０は、たとえばＣＭＯＳ集積回路とすることができる。バイポーラ、ｂｉ−ＣＭＯＳ、ＮＭＯＳおよびＳＯＩ回路のような他のタイプの集積回路を用いることもできる。基板４０は、シリコン基板内の拡散されたパターン、すなわちＭＯＳトランジスタ、ＰＮ接合ダイオード、および層間酸化物（ＳｉＯ２）絶縁層上のポリシリコン相互接続層を含むことができる。また、基板４０は二酸化シリコン（ＳｉＯ２）の層４２も含むことができる。二酸化シリコンの層４２は、たとえば、化学気相成長法（ＣＶＤ）によって形成され得る。二酸化シリコンの層４２は、基板４０内の最上段の導電層から第１の導体３０を絶縁し、かつ、たとえば、ＣＭＰ（化学的機械的研磨）平坦化を用いて平坦にすることができる絶縁体材料を提供するための役割を果たす。
【００５２】
ステップＳ１２では、第１の導体３０が基板４０上に堆積される。第１の導体３０は、たとえば、ＣＶＤプロセスによって堆積され得る。ステップＳ１４では、第１の導体３０が、たとえば、フォトリソグラフィおよびポリシリコンドライエッチングによってパターニングされる。第１の導体３０は、たとえば、ポリシリコンまたはアモルファスシリコンとすることができる。代案として、第１の導体３０は、基板４０内に拡散された層として形成されてもよい。
【００５３】
ステップＳ１６では、Ｐ−ドープドアモルファスシリコンの層が基板４０全体にわたって堆積される。たとえば、Ｐ−層もポリシリコンとすることができる。Ｐ−層は、たとえば、低圧化学気相成長法（ＬＰＣＶＤ）によって堆積され得る。
【００５４】
ステップＳ１８では、薄い障壁層８２がＰ−層上に堆積される。障壁層８２は、障壁層を通って酸素が拡散するのを阻止または防ぐ材料を含まなければならない。障壁層８２は、たとえば、窒化シリコン（Ｓｉ３Ｎ４）とすることができる。
【００５５】
ステップＳ２０では、障壁層８２が、たとえば、フォトリソグラフィによってパターニングされる。たとえば、そのパターンは、第１の導体３０上のメモリセル位置の上に位置合わせされる正方形を含むことができ、結果として、障壁層８２のパターニングされた領域がシリコン柱状体８４をそれぞれ覆うようになる。
【００５６】
ステップＳ２１では、障壁層８２およびＰ−シリコン層がエッチングされる。そのエッチングプロセスは、基板４０上にシリコン柱状体８４を残す。シリコン柱状体８４はそれぞれ障壁層８２でキャッピングされる。
【００５７】
ステップＳ２２では、シリコン柱状体８４の側壁にＮ＋ドーパントが拡散される。そのドーピングプロセスは、ドーパントガスが豊富に含まれた周囲ガス内に柱状体８４を置くことにより実行され得る。ドーパントガスは、たとえば、ヒ素ガス、リンガス、および他のドーパントガスとすることができる。その拡散プロセスにより、Ｐ−コア８６を包囲するＮ＋領域８８が形成される。柱状体８４は、接触電位を印加することにより全ての可動キャリアが柱状体８４から追い出されるような小さい十分な断面を有するように選択される。接触電位によって、可動ホールまたは電子が互いに打ち消し合い、柱状体８４を完全に空乏化することを確実にする。
【００５８】
柱状体８４の上側にある障壁層キャップ８２は、Ｎ＋堆積および拡散プロセスに対する障壁であり、ＰＮ接合が柱状体８４の上側に形成されるのを防ぐ。図５Ａは、ドーピングステップ後の柱状体８４を示す。
【００５９】
図５Ｂを参照すると、ステップＳ２４において、柱状体８４間の基板４０上の領域が、たとえば、二酸化シリコン（ＳｉＯ２）とすることができる絶縁体９０で充填される。絶縁体９０は、たとえば、ＬＰＣＶＤにより堆積され得る。ステップ２６では、絶縁体９０は、障壁層８２の高さよりわずかに低い高さまでエッチバックされ、障壁層８２のエッジおよびＮ＋領域の一部が露出されるようにする。図５Ｂは、絶縁体９０をエッチングした後のそのプロセスを示す。
【００６０】
図５Ｃを参照すると、ステップＳ２８において、熱酸化が実行される。熱酸化中に、高温の周囲ガス内に酸素が入れられる。その酸化プロセス中、酸素が絶縁体９０を通って、柱状体８４のシリコン表面に拡散する。柱状体８４が露出された柱状体８４のエッジでは、酸化プロセスは迅速に行われる。柱状体８４内の酸化は、柱状体８４のシリコンを、二酸化シリコンに変化させる。シリコン柱状体８４の上側にある障壁層８２のキャップは、酸素に対する障壁であり、柱状体８４の上側における酸化を防ぐ。柱状体８４の上側エッジでは、障壁層８２の下側に酸素が拡散し、柱状体８４の上側表面においてシリコンと反応する。この横方向の拡散および酸化プロセスは、その拡散プロセスによって制限され、柱状体８４内へ深くに進むにしたがって低速になる。二酸化シリコンが形成されると、二酸化シリコンは障壁層８２を押し上げる。熱酸化プロセスの結果として、柱状体８４の上側にある二酸化シリコン酸化領域９２は不均一になる。
【００６１】
不均一な酸化領域９２の断面は、エッジにおいて厚く、中央においてとても薄くなり、その断面は「バーズビーク」に似ていると考えられる。
【００６２】
また、シリコンの酸化は、障壁層８２のエッジを上方に持ち上げる。図５Ｃは、熱酸化後の製造プロセスを示す。
【００６３】
ステップＳ３０では、酸化領域９２を形成するために用いられる障壁層８２が、たとえば、熱いリン酸に浸漬することにより除去される。浸漬（wet dip）は、露出された酸化領域９２の量を過度に除去することなく実行され得る。
【００６４】
図５Ｄを参照すると、ステップＳ３２において、トンネルゲート酸化物９４が、酸化領域９２の上側に堆積される。トンネルゲート酸化物９４は、たとえば、ＳｉＯ２、Ａｌ３Ｏ２または他のトンネル酸化物材料とすることができる。トンネルゲート酸化物９４は、たとえば、ＬＰＣＶＤプロセスを用いてアルミニウムの薄い層を堆積し、その後、酸素に短時間さらして、アルミニウムと反応させ、Ａｌ３Ｏ２を形成することにより堆積され得る。また、トンネルゲート酸化物９４は、酸素を豊富に含む周囲ガスにおいて短時間熱酸化し、ＳｉＯ２を形成することにより成長され得る。トンネルゲート酸化物９４が二酸化シリコンのような、酸化領域９２と同じ材料からなる場合には、２つの領域は二酸化シリコンの連続した層になるであろう。
【００６５】
ステップＳ３４では、酸化領域９２およびトンネルゲート酸化物９４上でイオン注入が実行される。ＮＭＯＳトランジスタ制御ゲート６３のための所望の閾値電圧Ｖｔｈを生じさせるために、イオン注入が実行される。イオン注入は、ヒ素種を用いて実行されることが好ましい。たとえば、０．５Ｖの閾値電圧Ｖｔｈを、閾値電圧Ｖｔｈとして用いることができる。
【００６６】
ＮＭＯＳトランジスタ６２の制御領域は、酸化領域９２が、柱状体８４のエッジの厚い領域から柱状体８４の中央の非常に薄い領域まで変化する領域の下側において、Ｎ＋領域８８とＰ−コア８６との間のＰＮ接合に最も近い柱状体８４の領域である。イオン注入は、柱状体８４内の約０．０５μｍの深さに至る、たとえばヒ素からなる閾値調整層を形成する。
【００６７】
ステップＳ３６では、第２の導体５０がトンネルゲート酸化物上に堆積される。ステップＳ３８では、第２の導体５０がパターニングされる。第２の導体５０は、たとえば、アルミニウム、銅または他の導体とすることができる。ポリシリコンの層を用いて、第２の導体５０を形成することもできる。その堆積は、たとえば、化学気相成長法によって実行され得る。
【００６８】
第２の導体５０がパターニングされた後、図１および図２に示されるようなメモリセル１０を含む、図３に示されるメモリアレイ１００が完成する。
【００６９】
上述の製造プロセスは、柱状体８４の側壁内にＮ型ドープを拡散し、不均一なゲート酸化物表面構造を成長させるために、高温処理を用いる。しかしながら、低温プロセスを用いることもできる。たとえば、ＮＰ側壁接合は、低温ショットキー接合とすることができる。この場合、不均一なゲート酸化物表面構造は、イオンミリング、低温堆積およびＣＭＰ平坦化の組み合わせを用いて、構成され得る。
【００７０】
図３に示されるメモリアレイ１００は、多面メモリ構造と適合性がある。たとえば、複数のメモリアレイ１００を積み重ねることができる。多面メモリ構造は、図６に示される製造ステップを実行し、その後、仕上げられたメモリアレイ１００上に絶縁体層を形成することにより形成され得る。その後、次のメモリアレイ１００を、絶縁体層上に形成することができる。このプロセスは、所望の数のメモリアレイがそのメモリ構造内に含められるまで繰り返すことができる。
【００７１】
本発明はその例示的な実施形態に関連して説明されてきたが、当業者は、本発明の真の思想および範囲から逸脱することなく、本発明の説明された実施形態に対して種々の修正を行うことができるであろう。本明細書で用いられる用語および説明は、単なる例示として記載されており、限定することを意味していない。
【００７２】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
１．メモリセル（10）であって、
Ｐ−領域（20）と、
前記Ｐ−領域（20）を包囲するＮ＋領域（22）であって、前記Ｐ−領域（20）および前記Ｎ＋領域（22）が柱状体（12）を形成する、Ｎ＋領域と、
二値状態を格納することができる部分（17）を含み、前記柱状体（12）の一端に配置されるゲート酸化物（14）とからなる、メモリセル。
２．前記ゲート酸化物（14）が、トンネルゲート酸化物（15）を含む、上記１に記載のメモリセル（10）。
３．二値状態を格納することができる前記ゲート酸化物の部分がトンネル接合（17）であり、そのトンネル接合（17）が前記柱状体のＰ−領域（20）に接触する、上記２に記載のメモリセル（10）。
４．書込み電圧に応じて、前記トンネル接合（17）にわたる抵抗が変化することができ、その抵抗の変化が、前記トンネル接合（17）の前記二値状態の変化として読み取ることができる、上記３に記載のメモリセル（10）。
５．前記ゲート酸化物（14）が不均一な厚みを有する、上記１に記載のメモリセル（10）。
６．前記ゲート酸化物（14）の中央部分（17）が、二値状態を格納することができる部分である、上記５に記載のメモリセル（10）。
７．前記ゲート酸化物が環状の断面を有し、その環状の断面が、環体の外側エッジに向かって大きくなる、上記５に記載のメモリセル（10）。
８．前記ゲート酸化物が、ＮＭＯＳトランジスタ制御ゲート（63）として機能する、上記５に記載のメモリセル（10）。
９．前記Ｐ−領域（20）と前記Ｎ＋領域（22）との間のＰＮ接合が、前記柱状体（12）を通って延びる、上記５に記載のメモリセル（10）。
１０．前記柱状体（12）が、オフ状態のＪＦＥＴ（64）として機能する、上記９に記載のメモリセル（10）。
【００７３】
【発明の効果】
本発明によれば、基板面積を占有することがなく、かつメモリセルの読出しまたは書込みを行うための能力に悪影響を及ぼすことのない、メモリセルのための分離機構を実現することができる。
【図面の簡単な説明】
【図１】第１および第２の導体の交点に配置されたメモリセルの一実施形態の平面図である。
【図２】交点メモリアレイ内のメモリセルを包囲する構造を含む、図１に示されたメモリセルの側面立面図である。
【図３】図１に示されるような複数のメモリセルを含む交点メモリアレイの斜視図である。
【図４】メモリセル上に重ね合わされた等価回路を含む、図１に示されたメモリセルの側面立面図である。
【図５Ａ】図３に示された交点メモリアレイを形成する方法を示す図である。
【図５Ｂ】図３に示された交点メモリアレイを形成する方法を示す図である。
【図５Ｃ】図３に示された交点メモリアレイを形成する方法を示す図である。
【図５Ｄ】図３に示された交点メモリアレイを形成する方法を示す図である。
【図６】メモリアレイを形成する方法を示す流れ図である。
【符号の説明】
10  メモリセル
12  柱状体
14  ゲート酸化物
17  トンネル接合
20  Ｐ−コア領域
22  Ｎ＋領域
64  ＪＦＥＴ
【図１】
0004316197.tif 000002
【図２】
0004316197.tif 000003
【図３】
0004316197.tif 000004
【図４】
0004316197.tif 000005
【図５Ａ】
0004316197.tif 000006
【図５Ｂ】
0004316197.tif 000007
【図５Ｃ】
0004316197.tif 000008
【図５Ｄ】
0004316197.tif 000009
【図６】
0004316197.tif 000010