(57)【特許請求の範囲】
【請求項１】
受信データに対して巨視的にはシンボル数に合った復調を行うが微視的にはシンボルクロックより速いタイミングで復調を行う復調部を用いて間欠的に出力するパラレルデータを復調し、この復調データからシンボルクロックに同期した連続的なシリアルの軟判定データ及び硬判定データを再生するディジタル無線装置であって、先入れ先出し型のメモリで構成された第１、第２データ格納部と、前記復調部で復調されたパラレルデータのうちの軟判定デ−タを動作クロックを基準として書き込み、シンボルクロックを基準として読み出すためのイネーブル信号を前記第１データ格納部へ出力する第１入出力イネーブル処理部と、前記第１データ格納部から読み出されたパラレルデータを並列・直列変換するとともにシンボルクロックに同期させ、シリアルの軟判定データとして出力する第１出力データ処理部と、前記復調部で復調されたパラレルデータのうちの硬判定データを動作クロックを基準として書き込み、シンボルクロックを基準として読み出すためのイネーブル信号を前記第２データ格納部へ出力する第２入出力イネーブル処理部と、前記第２データ格納部から読み出されたパラレルデータを並列・直列変換するとともにシンボルクロックに同期させ、シリアルの硬判定データとして出力する第２出力データ処理部とを具備してなることを特徴とするディジタル無線装置。
【請求項２】
第１入出力イネーブル処理部は、シンボルクロックと軟判定クロックと動作クロックとに基づいて第１データ格納部へ出力するライトイネーブル信号とリードイネーブル信号を作成するとともに、このライトイネーブル信号によって復調部で復調されたパラレルの軟判定デ−タをラッチしてなり、第２入出力イネーブル処理部は、シンボルクロックと軟判定クロックと動作クロックとに基づいて第２データ格納部へ出力するライトイネーブル信号とリードイネーブル信号を作成するとともに、このライトイネーブル信号によって前記復調部で復調されたパラレルの硬判定データをラッチしてなる請求項１記載のディジタル無線装置。
【請求項３】
復調部をＤＳＰ（ディジタル信号処理プロセッサ）内に構成し、第１、第２データ格納部、第１、第２入出力イネーブル処理部及び第１、第２出力データ処理部をＦＰＧＡ（フィールドプログラマブルゲートアレイ）内に構成してなる請求項１又は２記載のディジタル無線装置。
【請求項４】
受信データに対して巨視的にはシンボル数に合った復調を行うが微視的にはシンボルクロックより速いタイミングで復調を行う復調部を用いて間欠的に出力するパラレルデータを復調し、この復調データからシンボルクロックに同期した連続的なシリアルの軟判定データ及び硬判定データを再生するディジタル無線装置であって、先入れ先出し型のメモリで構成されたデータ格納部と、前記復調部で復調されたパラレルデータを動作クロックを基準として書き込み、シンボルクロックを基準として読み出すためのイネーブル信号を前記データ格納部へ出力する入出力イネーブル処理部と、前記第データ格納部から読み出されたパラレルデータを並列・直列変換するとともにシンボルクロックに同期させ、シリアルの軟判定データとして出力する第１出力データ処理部と、前記データ格納部から読み出されたパラレルデータに含まれるパラレルの硬判定データを並列・直列変換するとともにシンボルクロックに同期させ、シリアルの硬判定データとして出力する第２出力データ処理部とを具備してなることを特徴とするディジタル無線装置。
【請求項５】
入出力イネーブル処理部は、シンボルクロックと軟判定クロックと動作クロックとに基づいてデータ格納部へ出力するライトイネーブル信号とリードイネーブル信号を作成するとともに、このライトイネーブル信号によって復調部で復調されたパラレルデータをラッチしてなる請求項４記載のディジタル無線装置。
【請求項６】
復調部をＤＳＰ（ディジタル信号処理プロセッサ）内に構成し、データ格納部、入出力イネーブル処理部及び第１、第２出力データ処理部をＦＰＧＡ（フィールドプログラマブルゲートアレイ）内に構成してなる請求項４又は５記載のディジタル無線装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、移動体通信に用いられるディジタル無線装置であって、π／４-ＤＱＰＳＫ（差動型４相位相シフトキーイング）変調信号のような受信データに対して、巨視的にはシンボル数に合った復調を行うが微視的にはシンボルクロック（伝送速度）より速いタイミングで復調を行う復調部を用いて間欠的に出力するパラレルデータを復調し、この復調データからシンボルクロックに同期した連続的なシリアルデータである軟判定データ及び硬判定データを再生するディジタル無線装置に関するものである。
ここに、軟判定データ、硬判定データは誤り訂正符号の復号等のために用いられるデータであり、受信データ系列を観測する際に受信データを０か１かの２値で判定したデータが硬判定データに相当し、２値ではなく多値で判定したデータが軟判定データに相当する。
【０００２】
【従来の技術】
従来のディジタル無線装置では、ＩＣ（集積回路）を用いて受信データから軟判定データと硬判定データを生成し、シンボルクロックに同期した形で連続的なシリアルデータを再生していた。
一方、移動無線装置の小型化及び低消費電力化を図るために、ディジタル信号処理回路としてＤＳＰ（ディジタル信号処理プロセッサ）が用いられている。
【０００３】
【発明が解決しようとする課題】
しかしながら、復調部をＤＳＰ内に構成しようとすると、内部メモリにデータを蓄えた後にまとめて割り込み処理を行うことになるため、バーストタイミングでしか信号処理ができず、巨視的に見るとシンボル数に合った復調を行っているが、微視的にはシンボルクロックより速いタイミングで間欠的な復調を行うことになる。このため、軟判定データ及び硬判定データとしてシンボルクロックに同期したシリアルデータを再生できず、後段に接続する信号処理部では軟判定データによって受信データの処理を行うことができず、後段に接続する同期ワード検出部では硬判定データによって同期ワードを照合しフレームタイミングをとることができないという問題点があった。
【０００４】
本発明は、上述の問題点に鑑みてなされたもので、復調部をＤＳＰ内に構成したディジタル無線装置のように、受信データに対して巨視的にはシンボル数に合った復調を行うが微視的にはシンボルクロックより速いタイミングで復調を行う復調部を用いたディジタル無線装置において、復調部で作成された復調データから再生する軟判定データ及び硬判定データを、シンボルクロックに同期させた連続的なシリアルデータとすることのできるディジタル無線装置を提供することをを目的とするものである。
そして、後段に信号処理部、同期ワード検出部を接続した場合に、信号処理部では軟判定データによって受信データの処理を行うことができ、同期ワード検出部では硬判定データによって同期ワードを照合しフレームタイミングをとることができるようにすることを目的とする。
【０００５】
【課題を解決するための手段】
本発明は、受信データに対して巨視的にはシンボル数に合った復調を行うが微視的にはシンボルクロックより速いタイミングで復調を行う復調部を用いて間欠的に出力するパラレルデータを復調し、この復調データからシンボルクロックに同期した連続的なシリアルの軟判定データ及び硬判定データを再生するディジタル無線装置であって、先入れ先出し型のメモリで構成された第１、第２データ格納部と、復調部で復調されたパラレルデータのうちの軟判定デ−タを動作クロックを基準として書き込み、シンボルクロックを基準として読み出すためのイネーブル信号を第１データ格納部へ出力する第１入出力イネーブル処理部と、第１データ格納部から読み出されたパラレルデータを並列・直列変換するとともにシンボルクロックに同期させ、シリアルの軟判定データとして出力する第１出力データ処理部と、復調部で復調されたパラレルデータのうちの硬判定データを動作クロックを基準として書き込み、シンボルクロックを基準として読み出すためのイネーブル信号を第２データ格納部へ出力する第２入出力イネーブル処理部と、第２データ格納部から読み出されたパラレルデータを並列・直列変換するとともにシンボルクロックに同期させ、シリアルの硬判定データとして出力する第２出力データ処理部とを具備してなることを特徴とする。
【０００６】
前記構成において、復調部で復調されたパラレルデータのうちの軟判定デ−タは、動作クロックを基準として第１データ格納部に書き込まれ、シンボルクロックを基準として第１データ格納部から読み出され、並列・直列変換されるとともにシンボルクロックに同期され、シリアルの軟判定データとして出力する。
復調部で復調されたパラレルデータのうちの硬判定データは、動作クロックを基準として第２データ格納部に書き込まれ、シンボルクロックを基準として第２データ格納部から読み出され、並列・直列変換されるとともにシンボルクロックに同期され、シリアルの硬判定データとして出力する。
このため、再生する軟判定データ及び硬判定データをシンボルクロックに同期した連続的なシリアルデータとすることができる。
【０００７】
第１、第２入出力イネーブル処理部の構成を簡単にするために、第１入出力イネーブル処理部は、シンボルクロックと軟判定クロックと動作クロックとに基づいて第１データ格納部へ出力するライトイネーブル信号とリードイネーブル信号を作成するとともに、このライトイネーブル信号によって復調部で復調されたパラレルの軟判定デ−タをラッチしてなり、第２入出力イネーブル処理部は、シンボルクロックと軟判定クロックと動作クロックとに基づいて第２データ格納部へ出力するライトイネーブル信号とリードイネーブル信号を作成するとともに、このライトイネーブル信号によって前記復調部で復調されたパラレルの硬判定データをラッチする。
【０００８】
復調部、第１、第２データ格納部、第１、第２入出力イネーブル処理部及び第１、第２出力データ処理部を簡単に構成するために、復調部をＤＳＰ内に構成し、第１、第２データ格納部、第１、第２入出力イネーブル処理部及び第１、第２出力データ処理部をＦＰＧＡ（フィールドプログラマブルゲートアレイ）内に構成する。
【０００９】
回路規模を小さくするために、第１、第２データ格納部を１つのデータ格納部で構成し、第１、第２入出力イネーブル処理部を１つの入出力イネーブル処理部で構成し、この入出力イネーブル処理部によって、復調部で復調されたパラレルデータを動作クロックを基準として書き込み、シンボルクロックを基準として読み出すためのイネーブル信号をデータ格納部へ出力する。そして、第１出力データ処理部によって、データ格納部から読み出されたパラレルデータを並列・直列変換するとともにシンボルクロックに同期させ、シリアルの軟判定データとして出力し、第２出力データ処理部によって、データ格納部から読み出されたパラレルデータに含まれる硬判定データを並列・直列変換するとともにシンボルクロックに同期させ、シリアルの硬判定データとして出力する。
【００１０】
入出力イネーブル処理部の構成を簡単にするために、入出力イネーブル処理部は、シンボルクロックと軟判定クロックと動作クロックとに基づいてデータ格納部へ出力するライトイネーブル信号とリードイネーブル信号を作成するとともに、このライトイネーブル信号によって復調部で復調されたパラレルデータをラッチする。
【００１１】
復調部、データ格納部、入出力イネーブル処理部及び第１、第２出力データ処理部を簡単に構成するために、復調部をＤＳＰ内に構成し、データ格納部、入出力イネーブル処理部及び第１、第２出力データ処理部をＦＰＧＡ内に構成する。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態例を図面により説明する。
図１は本発明によるディジタル無線装置の第１実施形態例を示すもので、この図において、１０は復調部、１１は軟判定データ処理部、１２は硬判定データ処理部、１３は信号処理部、１４は同期ワード検出部である。
前記復調部１０と信号処理部１３はＤＳＰ内に形成され、前記軟判定データ処理部１１、硬判定データ処理部１２及び同期ワード検出部１４はＦＰＧＡ内に形成されている。
前記軟判定データ処理部１１は第１入出力イネーブル処理部１６、第１データ格納部１７及び第１出力データ処理部１８で構成され、前記硬判定データ処理部１２は第２入出力イネーブル処理部１９、第２データ格納部２０及び第２出力データ処理部２１で構成されている。前記第１データ格納部１７、第２データ格納部２０はＦＩＦＯ（ファーストインファーストアウト）型のメモリで構成されている。
【００１３】
前記復調部１０は、受信データに対して巨視的にはシンボル数に合った復調を行うが微視的にはシンボルクロックより速いタイミングで復調を行って、間欠的に出力するパラレルデータ（例えば互いに直交する復調データＩ、Ｑ）を復調し、この復調データをＤＢ（データバス）に出力すると共に対応した１６ビットのアドレスをＡＢ（アドレスバス）に出力し、さらにトリガとしてのＲＷＮ（外部書込信号）を出力する。
【００１４】
前記第１入出力イネーブル処理部１６、第１データ格納部１７、第１出力データ処理部１８、第２入出力イネーブル処理部１９、第２データ格納部２０及び第２出力データ処理部２１は、図２に示すように構成されている。
前記第２入出力イネーブル処理部１９はＩデータ用の第２ａ入出力イネーブル処理部１９ａとＱデータ用の第２ｂ入出力イネーブル処理部１９ｂで構成され、前記第２データ格納部２０はＩデータ用の第２ａデータ格納部２０ａとＱデータ用の第２ｂデータ格納部２０ｂで構成されている。
図２において、ＳＢＣＫはシンボルクロック（例えば周波数が４．８ｋＨｚのクロック）、ＳＣＬＫは軟判定クロック（例えば周波数が７６．８ｋＨｚ（＝４．８ｋＨｚ×１６）のクロック）、ＨＣＬＫは硬判定クロック（例えば周波数が９．６ｋＨｚ（＝４．８ｋＨｚ×２）のクロック）、ＦＩＦＯ-ＣＬＫは前記第１データ格納部１７、第２ａデータ格納部２０ａ、第２ｂデータ格納部２０ｂの動作クロック（例えば周波数が２．４ＭＨｚ（＝４．８ｋＨｚ×５００）のクロック）を表わし、これらのクロックは図示を省略した外部のタイミング信号発生回路で生成される。
【００１５】
前記第１入出力イネーブル処理部１６は、ＦＩＦＯ-ＣＬＫを基準とした動作を行い、ＲＷＮ、ＳＣＬＫ及びＳＢＣＫに基づいてＷＥ信号（ライトイネーブル信号）とＲＥ信号（リードイネーブル信号）を作成して前記第１データ格納部１７のＷＥ端子とＲＥ端子へ出力すると共に、ＷＥ信号に合わせて、前記復調部１０で復調されたパラレルデータのうちの軟判定デ−タをラッチし、前記第１データ格納部１７のデータ入力端子Ｄ（１５〜０）へ出力する。
前記第１データ格納部１７は、ＦＩＦＯ-ＣＬＫを基準とした動作を行い、ＷＥ信号によってデータ入力端子Ｄ（１５〜０）に入力した復調データが書き込み可能な状態となり、書き込まれたデータはＲＥ信号によって読み出し可能な状態となる。
前記第１出力データ処理部１８は、ＳＣＬＫをシフトクロックとして前記第１データ格納部１７から出力したデータを並列・直列変換し、さらにＳＢＣＫとのタイミングを合わせるためにＳＢＣＫをシフトクロックとしてデータのシフトを行い、シリアルの軟判定データＳＤＡＴとして信号処理部１３に出力する。
【００１６】
前記第２ａ入出力イネーブル処理部１９ａは、Ｉデータ用の特定アドレス（例えば「Ａ０００」番地）とＲＷＮ信号とＦＩＦＯ-ＣＬＫに基づいてＷＥ信号とＲＥ信号を作成し前記第２ａデータ格納部２０ａのＷＥ端子とＲＥ端子へ出力すると共に、ＷＥ信号に合わせて前記復調部１０で復調されたパラレルデータのうちの硬判定に対応したＩデータをラッチし前記第２ａデータ格納部２０ａのデータ入力端子Ｄ（０）へ出力する。
前記第２ａデータ格納部２０ａは、ＦＩＦＯ-ＣＬＫを基準とした動作を行い、ＷＥ信号によってデータ入力端子Ｄ（０）に入力したＩデータが書き込まれると共に、書き込まれたＩデータはＲＥ信号によって読み出され、出力端子Ｑ（０）から出力する。
【００１７】
前記第２ｂ入出力イネーブル処理部１９ｂは、Ｑデータ用のアドレス（例えば「Ａ００１」番地）とＲＷＮ信号とＦＩＦＯ-ＣＬＫに基づいてＷＥ信号とＲＥ信号を作成し前記第２ｂデータ格納部２０ｂのＷＥ端子とＲＥ端子へ出力すると共に、ＷＥ信号に合わせて前記復調部１０で復調されたパラレルデータのうちの硬判定に対応したＱデータをラッチし前記第２ｂデータ格納部２０ｂのデータ入力端子Ｄ（０）へ出力する。
前記第２ｂデータ格納部２０ｂは、ＦＩＦＯ-ＣＬＫを基準とした動作を行い、ＷＥ信号によってデータ入力端子Ｄ０に入力したＱデータが書き込み可能な状態となり、書き込まれたＱデータはＲＥ信号によって読み出し可能な状態となる。
前記第２出力データ処理部２１は、前記第２ａデータ格納部２０ａ、第２ｂデータ格納部２０ｂから出力したＩデータ、Ｑデータを、ＳＢＣＫをセレクト信号として交互に出力させ、この出力を硬判定データＨＤＡＴとして同期ワード検出部１４へ出力する。
【００１８】
前記第１入出力イネーブル処理部１６は具体的には図３に示すように構成されている。
すなわち、１６ビットのアドレスＡ（１５〜０）のうちの「Ｃ０００」番地をデコードするデコーダ２３と、このデコーダ２３の出力をＥＮＡ（イネーブル）端子への入力とし、ＶｃｃをＤ（データ）端子への入力とし、ＲＷＮ信号をクロック端子への入力とするＤ-ＦＦ（Ｄ型フリップフロップ）２４と、このＤ-ＦＦ２４のＱ出力側に順次結合されたＤ-ＦＦ２５、２６、２７、インバータ２８及びアンドゲート２９と、ＦＩＦＯ-ＣＬＫの極性を反転してＤ-ＦＦ２５、２６、２７へのクロック信号とするインバータ３０と、データＤ（１５〜０）をＤ端子への入力とし、デコーダ２３の出力をＥＮＡ端子への入力とし、ＲＷＮ信号をクロック端子への入力とするＤ-ＦＦ３１と、ＳＢＣＫをＤ端子への入力とし、ＳＣＬＫの極性をインバータ３２で反転した信号をクロック端子への入力とするＤ-ＦＦ３３と、このＤ-ＦＦ３３のＱ出力側に順次結合されたＤ-ＦＦ３４、３５、インバータ３６及びアンドゲート３７と、ＦＩＦＯ-ＣＬＫの極性を反転してＤ-ＦＦ３４、３５へのクロック信号とするインバータ３８とで構成されている。
【００１９】
前記Ｄ-ＦＦ２６のＱ出力側は前記アンドゲート２９の他方の入力側にも結合し、このアンドゲート２９の出力側は前記第１データ格納部１７のＷＥ端子に結合している。
前記インバータ２８の出力側は前記Ｄ-ＦＦ２４のリセット端子にも結合している。
前記Ｄ-ＦＦ３１のＱ出力は前記第１データ格納部１７のデータ入力端子Ｄ（１５〜０）に結合している。
前記Ｄ-ＦＦ３４のＱ出力は前記アンドゲート３７の他方の入力側にも結合し、このアンドゲート３７の出力側は前記第１データ格納部１７のＲＥ端子に結合している。
【００２０】
前記第１出力データ処理部１８は、具体的には、図４に示すように、１６ビットのシフトレジスタ４０、１５ビットのシフトレジスタ４１、Ｄ-ＦＦ４２及びインバータ４３で構成されている。
前記シフトレジスタ４０は、ＳＣＬＫをシフトクロックとして前記第１データ格納部１７の出力端子Ｑ（１５〜０）から読み出されたパラレルデータをシリアルデータＰＳ-ＳＤＡＴに変換して出力する。
前記シフトレジスタ４１は、ＳＣＬＫをインバータ４３で反転した信号をシフトクロックとして前記シフトレジスタ４０から出力したシリアルデータＰＳ-ＳＤＡＴを１５ビットシフトしてシリアルデータＳＳ-ＳＤＡＴとして出力する。前記Ｄ-ＦＦ４２は、シリアルデータＳＳ-ＳＤＡＴをＳＣＬＫでラッチし、Ｑ出力側から軟判定データＳＤＡＴとして出力する。
【００２１】
前記第２ａ入出力イネーブル処理部１９ａは具体的には図５に示すように構成されている。
すなわち、１６ビットのアドレスＡ（１５〜０）のうちの「Ａ０００」番地をデコードするデコーダ４５ａと、このデコーダ４５ａの出力をＥＮＡ端子への入力とし、ＶｃｃをＤ端子への入力とし、ＲＷＮをクロック端子への入力とするＤ-ＦＦ４６ａと、このＤ-ＦＦ４６ａのＱ出力側に順次結合されたＤ-ＦＦ４７ａ、４８ａ、４９ａ、インバータ５０ａ及びアンドゲート５１ａと、ＦＩＦＯ-ＣＬＫの極性を反転してＤ-ＦＦ４７ａ、４８ａ、４９ａへのクロックとするインバータ５２ａと、データＤ（０）をＤ端子への入力とし、デコーダ４５ａの出力をＥＮＡ端子への入力とし、ＲＷＮ信号をクロック端子への入力とするＤ-ＦＦ５３ａと、ＳＢＣＫをＤ端子への入力とし、ＳＣＬＫの極性をインバータ５４ａで反転した信号をクロック端子への入力とするＤ-ＦＦ５５ａと、このＤ-ＦＦ５５ａのＱ出力側に順次結合されたＤ-ＦＦ５６ａ、５７ａ、インバータ５８ａ及びアンドゲート５９ａと、ＦＩＦＯ-ＣＬＫの極性を反転してＤ-ＦＦ５６ａ、５７ａへのクロックとするインバータ６０ａとで構成されている。
【００２２】
前記第２ｂ入出力イネーブル処理部１９ｂは具体的には図６に示すように構成されている。
すなわち、１６ビットのアドレスＡ（１５〜０）のうちの「Ａ００１」番地をデコードするデコーダ４５ｂと、このデコーダ４５ｂの出力をＥＮＡ端子への入力とし、ＶｃｃをＤ端子への入力とし、ＲＷＮをクロック端子への入力とするＤ-ＦＦ４６ｂと、このＤ-ＦＦ４６ｂのＱ出力側に順次結合されたＤ-ＦＦ４７ｂ、４８ｂ、４９ｂ、インバータ５０ｂ及びアンドゲート５１ｂと、ＦＩＦＯ-ＣＬＫの極性を反転してＤ-ＦＦ４７ｂ、４８ｂ、４９ｂへのクロック信号とするインバータ５２ｂと、データＤ（０）をＤ端子への入力とし、デコーダ４５ｂの出力をＥＮＡ端子への入力とし、ＲＷＮをクロック端子への入力とするＤ-ＦＦ５３ｂと、ＳＢＣＫをＤ端子への入力とし、ＳＣＬＫの極性をインバータ５４ｂで反転した信号をクロック端子への入力とするＤ-ＦＦ５５ｂと、このＤ-ＦＦ５５ｂのＱ出力側に順次結合されたＤ-ＦＦ５６ｂ、５７ｂ、インバータ５８ｂ及びアンドゲート５９ｂと、ＦＩＦＯ-ＣＬＫの極性を反転してＤ-ＦＦ５６ｂ、５７ｂへのクロックとするインバータ６０ｂとで構成されている。
【００２３】
前記第２出力データ処理部２１は、具体的には、図７に示すように、Ｄ-ＦＦ６２、６３、６４、切替器６５及びインバータ６６、６７、６８で構成されている。
前記Ｄ-ＦＦ６２は、ＳＢＣＫをインバータ６６で反転した信号をＥＮＡ端子への入力、ＨＣＬＫをインバータ６８で反転した信号をクロック端子への入力として、前記第２ａデータ格納部２０ａのＱ出力側から出力したＩデータを取り込んでＱ端子から前記切替器６５の一方の入力端子ＩＮ（１）へ出力する。
前記Ｄ-ＦＦ６３は、ＳＢＣＫをインバータ６７で反転した信号をＥＮＡ端子への入力、ＨＣＬＫをインバータ６８で反転した信号をクロック端子への入力として、前記第２ｂデータ格納部２０ｂのＱ出力側から出力したＱデータを取り込んでＱ端子からＳＦＴ-Ｑデータとして出力する。
前記Ｄ-ＦＦ６４は、ＳＢＣＫをＥＮＡ端子への入力、ＨＣＬＫをインバータ６８で反転した信号をクロック端子への入力として、前記Ｄ-ＦＦ６３から出力したＳＦＴ-Ｑデータを取り込んでＱ端子から前記切替器６５の他方の入力端子ＩＮ（０）へ出力する。
前記切替器６５は、ＳＢＣＫをセレクト信号として入力端子ＩＮ（１）とＩ（０）に入力したデータを切り替え、硬判定データＨＤＡＴとして出力する。このため、硬判定データＨＤＡＴは１シンボル内にＩデータとＱデータが交互に出力する。
【００２４】
つぎに図１〜図７の作用を図８及び図９を併用して説明する。
（１）基地局側から搬送波によって伝送されてきた位相変調信号（例えばπ／４-ＤＱＰＳＫ変調された信号）はアンテナで受信され、ＲＦ（高周波回路）によって周波数Ｆif（例えば４５５ＫＨｚ）のＩＦ信号に変換され、ＢＰＦ（バンドパスフィルタ）で目的とする信号の周波数帯域に制限され、Ａ／Ｄ変換部でディジタル信号に変換され受信データとして復調部１０に入力する。
【００２５】
（２）復調部１０では、受信データに対して巨視的にはシンボル数に合った復調を行うが微視的にはシンボルクロックより速いタイミングで間欠的な復調を行い、１６ビットの復調データＤ（１５〜０）を作成してＤＢに出力すると共に対応した１６ビットのアドレスＡ（１５〜０）をＡＢに出力し、さらに外部書き込みトリガとしてのＲＷＮを出力する。
【００２６】
（３）第１入出力イネーブル処理部１６に対して、復調部１０から出力した復調データＤ（１５〜０）、アドレスＡ（１５〜０）及びＲＷＮが入力するとともに、タイミング信号発生回路で発生したＳＣＬＫ、ＳＢＣＫ、ＦＩＦＯ-ＣＬＫが入力すると、第１入出力イネーブル処理部１６はＦＩＦＯ-ＣＬＫを基準とした動作を行い、ＲＷＮ、ＳＣＬＫ及びＳＢＣＫに基づいてＷＥ信号とＲＥ信号を作成して第１データ格納部１７へ出力すると共に、ＷＥ信号に合わせて復調データＤ（１５〜０）をラッチし、第１データ格納部１７の入力端子Ｄ（１５〜０）へ出力する。さらに、ＷＥ信号がＨレベルの区間でＦＩＦＯ-ＣＬＫが立ち上がらないと第１データ格納部１７への書き込みが行われないようにする。このようにして第１データ格納部１７への書き込みや第１データ格納部１７からの読み出しの誤動作を防止する。
すなわち、図３においてアドレスの「Ｃ０００」番地をデコードするデコーダ２３の出力でＤ-ＦＦ２４、３１をイネーブル状態とし、Ｄ-ＦＦ２４はＲＷＮの立ち上がりのタイミングでＨレベルデータ（Ｖｃｃ）を取り込んでＱ出力とし、Ｄ-ＦＦ２４の後段に順次結合されたＤ-ＦＦ２５、２６、２７はＦＩＦＯ-ＣＬＫの極性を反転した信号の立ち上がりのタイミングで前段のＱ出力を取り込んで後段へのＱ出力とし、Ｄ-ＦＦ２６のＱ出力とＤ-ＦＦ２７のＱ出力を反転した信号との論理積信号をＷＥ信号としているので、ＦＩＦＯ-ＣＬＫの立ち上がりのタイミングをＷＥ信号のＨレベルの区間に合わせて誤動作を防止できる。
また、Ｄ-ＦＦ２７のＱ出力を反転した信号はＤ-ＦＦ２４をリセットし、Ｄ-ＦＦ３１はＲＷＮの立ち上がりのタイミングでＤ（１５〜０）をラッチする。
【００２７】
（４）第１データ格納部１７はＦＩＦＯ-ＣＬＫを基準とした動作を行い、ＷＥ信号によって入力端子Ｄ（１５〜０）に入力した復調データＤ（１５〜０）が書き込み可能な状態となり、書き込まれたデータはＲＥ信号によって読み出し可能な状態となり、この第１データ格納部１７から読み出されたデータは、第１出力データ処理部１８によってＳＢＣＫに同期した連続的なシリアルデータである軟判定データＳＤＡＴに変換される。
すなわち、ＱＰＳＫ変調でＳＢＣＫが図８（ａ）に示すような信号であるとすると、軟Ｉデータ及び軟Ｑデータを含む軟判定データが１６ビット構成の場合にはＳＣＬＫの周波数がＳＢＣＫの周波数の１６倍となるので、第１出力データ処理部１８のシフトレジスタ４０に入力するＳＣＬＫは同図（ｂ）に示すようなクロックとなる。
ＳＢＣＫの各周期Ｔ１、Ｔ２、Ｔ３、…毎に第１データ格納部１７の出力端子Ｑ（１５〜０）から読み出されてシフトレジスタ４０に入力するパラレルデータＤ１（１５〜０）、Ｄ２（１５〜０）、Ｄ３（１５〜０）、…が、図８（ｃ）に示すようなデータであるとすると、シフトレジスタ４０の出力側からは同図（ｄ）に示すような並列・直列変換された１６ビットのシリアルデータＰＳ-ＤＡＴが出力する。
このシリアルデータＰＳ-ＤＡＴは、ＳＣＬＫを反転させた信号をクロックとして動作するシフトレジスタ４１で１５クロック分シフトされ、図８（ｅ）に示すようなデータＳＳ-ＤＡＴとしてＤ-ＦＦ４２のＤ端子へ入力するので、ＳＣＬＫをクロックとして動作するＤ-ＦＦ４２のＱ出力側からは同図（ｆ）に示すような軟判定データＳＤＡＴが出力する。
【００２８】
（５）第１出力データ処理部１８から出力した軟判定データＳＤＡＴは、図８（ｆ）に示すように、ＳＬＣＫ（すなわちＳＢＣＫ）に同期した連続的なシリアルデータなので、後段に接続する信号処理部１３において、この軟判定データＳＤＡＴによって受信データの処理を行うことができ、信号処理部１３でのデータ処理を容易にすることができる。
【００２９】
（６）第２ａ入出力イネーブル処理部１９ａ及び第２ｂ入出力イネーブル処理部１９ｂに対して、復調部１０から出力した復調データＤ（０）、アドレスＡ（１５〜０）及びＲＷＮが入力するとともに、タイミング信号発生回路で発生したＳＣＬＫ、ＳＢＣＫ、ＦＩＦＯ-ＣＬＫが入力すると、第２ａ入出力イネーブル処理部１９ａ及び第２ｂ入出力イネーブル処理部１９ｂは、ＦＩＦＯ-ＣＬＫを基準とした動作を行い、ＲＷＮ、ＳＣＬＫ及びＳＢＣＫに基づいてＷＥ信号とＲＥ信号を作成して第２ａデータ格納部２０ａ、第２ｂデータ格納部２０ｂへ出力すると共に、ＷＥ信号に合わせて復調データＤ（０）をラッチし、第２ａデータ格納部２０ａ、第２ｂデータ格納部２０ｂの入力端子Ｄ０へ出力する。
さらに、誤動作防止のために、ＷＥ信号がＨレベルの区間でＦＩＦＯ-ＣＬＫが立ち上がらないと第２ａデータ格納部２０ａ、第２ｂデータ格納部２０ｂへの書き込みは行われない。
【００３０】
（７）第２ａデータ格納部２０ａ、第２ｂデータ格納部２０ｂは、ＦＩＦＯ-ＣＬＫを基準とした動作を行い、ＷＥ信号によって入力端子Ｄ（０）に入力したデータＤ（０）が書き込み可能な状態となり、書き込まれたデータＤ（０）はＲＥ信号によって読み出し可能な状態となり、この第２ａデータ格納部２０ａ、第２ｂデータ格納部２０ｂから読み出されたＩ、Ｑデータは、第２出力データ処理部２１によってＳＢＣＫに同期した連続的なシリアルデータである硬判定データＨＤＡＴに変換される。
ここで、Ｉデータはアドレス「Ａ０００」番地で第２ａデータ格納部２０ａに書き込まれたデータＤ（０）に対応したデータを表し、Ｑデータははアドレス「Ａ００１」番地で第２ｂデータ格納部２０ｂに書き込まれたデータＤ（０）に対応したデータを表す。
【００３１】
詳述すると、ＱＰＳＫ変調で、第２出力データ処理部２１に入力するＳＢＣＫが図９（ａ）に示すような信号であるとすると、硬Ｉデータ及び硬Ｑデータを含む硬判定データが２ビット構成の場合にはＨＣＬＫの周波数がＳＢＣＫの周波数の２倍となるので、第２出力データ処理部２１に入力するＨＣＬＫ、Ｉデータ、Ｑデータは、同図（ｂ）（ｃ）（ｄ）に示すようになる。
第２出力データ処理部２１のＤ-ＦＦ６２、６３のＥＮＡ端子とクロック端子には、図７に示すように、ＳＢＣＫを反転した信号とＨＣＬＫを反転した信号とが入力しているので、Ｄ-ＦＦ６２のＱ出力側からは図９（ｅ）に示すようなタイミングでＩデータＩ（１）、Ｉ（２）、Ｉ（３）、…が出力し、切替器６５のＩＮ（１）に入力する。また、Ｄ-ＦＦ６３のＱ出力側からは図９（ｆ）に示すようなタイミングでＳＴＦ-ＱデータＱ（１）、Ｑ（２）、Ｑ（３）、…が出力し、Ｄ-ＦＦ６４のＤ端子に入力する。このＤ-ＦＦ６４のＥＮＡ端子とクロック端子には、ＳＢＣＫとＨＣＬＫを反転した信号とが入力しているので、Ｄ-ＦＦ６４のＱ出力側からは図９（ｇ）に示すようなタイミングでＱデータＱ（１）、Ｑ（２）、Ｑ（３）、…が出力し、Ｄ切替器６５のＩＮ（０）に入力する。
切替器６５のセレクト端子にはＳＢＣＫがセレクト信号として入力しているので、切替器６５の出力側から出力する硬判定データＨＤＡＴは、図９（ｈ）に示すような、ＳＢＣＫのＨ、Ｌレベルに応じてＩＮ（１）、ＩＮ（０）を選択したデータＩ（１）、Ｑ（１）、Ｉ（２）、Ｑ（２）、Ｉ（３）、Ｑ（３）、…となる。
この硬判定データＨＤＡＴは、図９（ｈ）に示すように、ＳＢＣＫに同期した連続的なシリアルデータなので、後段に接続する同期ワード検出部１４において、この硬判定データＨＤＡＴによって同期ワードを照合し、フレームタイミングをとることができる。
【００３２】
図１０は本発明の第２実施形態例を示すもので、この図において図１、図２と同一部分は同一符号とし説明を省略する。
図１０において、７０は入出力イネーブル処理部、７１はデータ格納部、７２は第１出力データ処理部、７３は第２出力データ処理部で、これらはＦＰＧＡ内に構成されている。
【００３３】
前記入出力イネーブル処理部７０は具体的には図１１に示すように構成されている。
すなわち、１６ビットのアドレスＡ（１５〜０）のうちの特定番地をデコードするデコーダ７４と、このデコーダ７４の出力をＥＮＡ端子への入力とし、ＶｃｃをＤ端子への入力とし、ＲＷＮ信号をクロック端子への入力とするＤ-ＦＦ７５と、このＤ-ＦＦ７５のＱ出力側に順次結合されたＤ-ＦＦ７６、７７、７８、インバータ７９及びアンドゲート８０と、ＦＩＦＯ-ＣＬＫの極性を反転してＤ-ＦＦ７６、７７、７８へのクロック信号とするインバータ８１と、データＤ（１５〜０）をＤ端子への入力とし、デコーダ７４の出力をＥＮＡ端子への入力とし、ＲＷＮ信号をクロック端子への入力とするＤ-ＦＦ８２と、ＳＢＣＫをＤ端子への入力とし、インバータ８１の出力をクロック端子への入力とするＤ-ＦＦ８３と、このＤ-ＦＦ８３のＱ出力側に順次結合されたＤ-ＦＦ８４、８５、インバータ８６及びアンドゲート８７とで構成されている。
【００３４】
前記Ｄ-ＦＦ７７のＱ出力はアンドゲート８０の他方の入力側にも結合し、このアンドゲート８０の出力側は前記データ格納部７１のＷＥ端子に結合している。
前記インバータ８１の出力側はＤ-ＦＦ８４、８５のクロック端子にも結合されている。
前記Ｄ-ＦＦ８２のＱ出力側は前記データ格納部７１のデータ端子Ｄ（１５〜０）に結合されている。
前記Ｄ-ＦＦ８４のＱ出力側はアンドゲート８７の他方の入力側にも結合し、このアンドゲート８７の出力側は前記データ格納部７１のＲＥ端子に結合している。
ＦＩＦＯ-ＣＬＫは前記データ格納部７１のＣＬＯＣＫ端子に結合している。
【００３５】
前記第１出力データ処理部７２は、具体的には、図１２に示すように、１６ビットのシフトレジスタ８８、８９及びインバータ９０で構成されている。
前記シフトレジスタ８８は、ＳＣＬＫをインバータ９０で反転させた信号をシフトクロックとして、前記データ格納部７１から読み出されたパラレルデータである軟判定データＳＤＡＴ（Ｐ）をシリアルデータＰＳ-ＳＤＡＴに変換して出力し、前記シフトレジスタ８９は、ＳＣＬＫをシフトクロックとして前記シフトレジスタ８８から出力したシリアルデータＰＳ-ＳＤＡＴを１６ビットシフトしてシリアルデータである軟判定データＳＤＡＴ（Ｓ）として出力する。
【００３６】
前記第２出力データ処理部７３は、具体的には図１３に示すように、インバータ９１、９２、Ｄ-ＦＦ９３、９４、９５及び切替器９６で構成されている。
前記Ｄ-ＦＦ９３、９４は、ＳＢＣＫをインバータ９１で反転した信号をＥＮＡ端子への入力とし、ＨＣＬＫをインバータ９２で反転させた信号をシフトクロックとしてなり、一方のＤ-ＦＦ９３は、前記データ格納部７１から読み出された軟判定データＳＤＡＴ（Ｐ）に含まれている一方の硬判定データＩ-ＨＤＡＴをラッチし、Ｑ出力側から切替器９６の一方の入力側へ出力し、他方のＤ-ＦＦ９４は、前記データ格納部７１から読み出された軟判定データＳＤＡＴ（Ｐ）に含まれている他方の硬判定データＰＱ-ＨＤＡＴをラッチし、Ｑ出力側から前記Ｄ-ＦＦ９５のＤ端子へ出力する。このＤ-ＦＦ９５は、ＥＮＡ端子にＳＢＣＫが入力し、クロック端子にＨＣＬＫをインバータ９２で反転させた信号が入力しているので、Ｑ出力側から硬判定データＰＱ-ＨＤＡＴを１ＨＣＬＫ分遅延させた硬判定データＱ-ＨＤＡＴが出力し、切替器９６の他方の入力側へ入力する。
このため、前記切替器９６は、ＳＢＣＫをセレクト信号として硬判定データのＩ-ＨＤＡＴとＱ-ＨＤＡＴを切り替えて出力する。
【００３７】
つぎに図１０〜図１３の作用を図１４及び図１５を併用して説明する。
復調部１０で復調されたパラレルデータＤ１（１５〜０）、Ｄ２（１５〜０）、Ｄ３（１５〜０）、…と、対応したアドレスＡ（１５〜０）及びＲＷＮが出力するのは前記第１実施形態例と同一なので説明を省略する。
【００３８】
（１）入出力イネーブル処理部７０に対して、復調部１０で復調されたパラレルデータＤ１、Ｄ２、Ｄ３、…と、対応したアドレスＡ（１５〜０）及びＲＷＮが入力するとともに、タイミング信号発生回路で発生したのＳＢＣＫ、ＦＩＦＯ-ＣＬＫが入力すると、入出力イネーブル処理部７０は、ＦＩＦＯ-ＣＬＫを基準とした動作を行い、ＲＷＮ及びＳＢＣＫに基づいてＷＥ信号とＲＥ信号を作成してデータ格納部７１へ出力すると共に、ＷＥ信号に合わせてデータＤ１、Ｄ２、Ｄ３、…をラッチし、データ格納部７１の入力端子Ｄ（１５〜０）へ出力する。さらに、誤動作を防止するために、ＷＥ信号がＨレベルの区間でＦＩＦＯ-ＣＬＫが立ち上がらないとデータ格納部７１への書き込みが行われないのは第１実施形態例と同様である。
【００３９】
（２）データ格納部７１は、ＦＩＦＯ-ＣＬＫを基準クロックとした動作を行い、ＷＥ信号によって入力端子Ｄ（１５〜０）に入力した復調データＤ（１５〜０）が書き込み可能な状態となり、書き込まれたデータＤ（１５〜０）はＲＥ信号によって読み出し可能な状態となり、このデータ格納部７１の出力端子Ｑ（１５〜０）から読み出されたパラレルデータである軟判定データＳＤＡＴ（Ｐ）は、図１４に示すように構成されている。
すなわち、１６ビット目（最上位桁）から１３ビット目までの４ビットからなる軟Ｉデータと、１２ビット目から９ビット目までの４ビットからなる軟Ｑデータと、８ビット目から１ビット目（最下位桁）までの８ビットからなる位相尤度からなり、軟Ｉデータのうちの１６ビット目のデータＤ（１５）は硬Ｉデータにも相当し、軟Ｑデータのうちの１２ビット目のデータＤ（１１）は硬Ｑデータにも相当する。
【００４０】
（３）データ格納部７１の出力端子Ｑ（１５〜０）から読み出された軟判定データＳＤＡＴ（Ｐ）は、第１出力データ処理部７２によってＳＣＬＫ（すなわちＳＢＣＫ）に同期した連続的なシリアルデータである軟判定データＳＤＡＴ（Ｓ）に変換される。
すなわち、ＳＢＣＫを図１５（ａ）に示すような信号であるとすると、第１出力データ処理部７２のシフトレジスタ８８に入力するＳＣＬＫは同図（ｂ）に示すようなクロックとなる。ＳＢＣＫの各周期Ｔ１、Ｔ２、Ｔ３、…毎にデータ格納部７１から読み出されてシフトレジスタ８８に入力する軟判定データＳＤＡＴ（Ｐ）が図１５（ｄ）に示すようなパラレルデータＤ１（１５〜０）、Ｄ２（１５〜０）、Ｄ３（１５〜０）、…であるとすると、シフトレジスタ８８から出力するシリアルデータＰＳ-ＤＡＴは同図（ｅ）に示すような並列・直列変換された１６ビットのデータＤ１（１５）〜Ｄ１（０）、Ｄ２（１５）〜Ｄ２（０）、…となる。
このシリアルデータＰＳ-ＤＡＴはＳＣＬＫをクロックとして動作するシフトレジスタ８９で１６クロック分シフトされ、このシフトレジスタ８９から出力する軟判定データＳＤＡＴ（Ｓ）は図１５（ｆ）に示すようなシリアルデータとなる。
この軟判定データＳＤＡＴ（Ｓ）は、図１５（ｆ）に示すように、ＳＬＣＫ（すなわちＳＢＣＫ）に同期した連続的なシリアルデータなので、後段に接続する信号処理部１３において、この軟判定データＳＤＡＴによって受信データの処理を行うことができ、処理が容易となる。
【００４１】
（４）データ格納部７１の出力端子Ｑ（１５〜０）から読み出されたパラレルデータである硬判定データ（軟判定データＳＤＡＴ（Ｐ）に含まれているデータ）は、第２出力データ処理部７３によってパラレルデータ（２ビット／シンボル）から、ＳＢＣＫに同期した連続的なシリアルデータである硬判定データＨＤＡＴ（Ｓ）に変換される。
すなわち、ＨＣＬＫの周波数はＳＢＣＫの周波数の２倍となるので、第２出力データ処理部７３に入力するＨＣＬＫは図１５（ｃ）に示すようになる。
第２出力データ処理部７３のＤ-ＦＦ９３、９４のＥＮＡ端子とクロック端子には、図１３に示すように、ＳＢＣＫを反転した信号とＨＣＬＫを反転した信号とが入力しているので、Ｄ-ＦＦ９３のＱ出力側から出力するＩ-ＨＤＡＴ（Ｉデータ）は、図１５（ｇ）に示すように周期Ｔ（＝Ｔ１＝Ｔ２）のタイミングで現われるデータＤ１（１５）、Ｄ２（１５）、…となり、切替器９６の一方の入力側に入力する。
また、Ｄ-ＦＦ９４のＱ出力側から出力するＰＱ-ＨＤＡＴ（Ｑデータ）は、図１５（ｈ）に示すように周期Ｔのタイミングで現われるデータＤ１（１１）、Ｄ２（１１）、…となり、Ｄ-ＦＦ９５のＤ端子に入力する。このＤ-ＦＦ９５のＥＮＡ端子とクロック端子には、ＳＢＣＫとＨＣＬＫを反転した信号とが入力しているので、Ｄ-ＦＦ９５のＱ出力側から出力するＱ-ＨＤＡＴ（Ｑデータ）は、図１５（ｉ）に示すようなタイミングで現われ、Ｄ切替器９６の他方の入力側に入力する。
切替器９６のセレクト端子にはＳＢＣＫがセレクト信号として入力しているので、切替器９６の出力側から出力する硬判定データＨＤＡＴは、図１５（ｊ）に示すようなタイミングで現われ、ＳＢＣＫのＨ、Ｌレベルに応じてＤ１（１５）、Ｄ１（１１）、Ｄ２（１５）、Ｄ２（１１）、…を選択したデータとなる。
この硬判定データＨＤＡＴは、図１５（ｊ）に示すように、ＳＢＣＫに同期した連続的なシリアルデータなので、後段に接続する同期ワード検出部１４において、この硬判定データＨＤＡＴによって同期ワードを照合し、フレームタイミングをとることができる。
【００４２】
前記第１実施形態例では、第１、第２入出力イネーブル処理部の構成を簡単にするために、第１入出力イネーブル処理部が、シンボルクロックと軟判定クロックと動作クロックとに基づいて第１データ格納部へ出力するライトイネーブル信号とリードイネーブル信号を作成するとともに、このライトイネーブル信号によって、復調部で復調されたパラレルデータのうちの軟判定デ−タをラッチし、第２入出力イネーブル処理部が、シンボルクロックと軟判定クロックと動作クロックとに基づいて第２データ格納部へ出力するライトイネーブル信号とリードイネーブル信号を作成するとともに、このライトイネーブル信号によって、復調部で復調されたパラレルデ−タのうちの硬判定データをラッチするように構成した場合について説明したが、本発明はこれに限るものでなく、第１入出力イネーブル処理部が、復調部で復調されたパラレルデータのうちの軟判定デ−タを動作クロックを基準として書き込み、シンボルクロックを基準として読み出すためのイネーブル信号を第１データ格納部へ出力し、第２入出力イネーブル処理部が、復調部で復調されたパラレルデ−タのうちの硬判定データを動作クロックを基準として書き込み、シンボルクロックを基準として読み出すためのイネーブル信号を第２データ格納部へ出力するものであってもよい。
【００４３】
前記第２実施形態例では、入出力イネーブル処理部の構成を簡単にするために、入出力イネーブル処理部が、シンボルクロックと軟判定クロックと動作クロックとに基づいてデータ格納部へ出力するライトイネーブル信号とリードイネーブル信号を作成するとともに、このライトイネーブル信号によって、復調部で復調されたパラレルデータをラッチするように構成した場合について説明したが、本発明はこれに限るものでなく、入出力イネーブル処理部は復調部で復調されたパラレルデータを動作クロックを基準として書き込み、シンボルクロックを基準として読み出すためのイネーブル信号をデータ格納部へ出力するものであってもよい。
【００４４】
前記実施形態例では、復調部、データ格納部、入出力イネーブル処理部及び出力データ処理部を簡単に構成するために、復調部をＤＳＰ内に構成し、データ格納部、入出力イネーブル処理部及び出力データ処理部をＦＰＧＡ内に構成した場合について説明したが、本発明はこれに限るものではない。例えば、データ格納部、入出力イネーブル処理部及び出力データ処理部をＰＬＤ（Programmable  Logic  Device）で構成した場合についても利用することができる。
【００４５】
前記実施形態例では、ディジタル格納部がクロック端子を１つ有する場合について説明したが、本発明はこれに限るものでなく、ディジタル格納部がクロック端子を２つ有する場合についても利用することができる。
例えば、図２のデ−タ格納部１７、２０ａ、２０ｂ又は図１０のデ−タ格納部７１のそれぞれに「ＣＬＯＣＫ」端子の他に「ＣＬＯＣＫ×２」端子を設け、図示を省略したタイミング発生回路でＦＩＦＯ-ＣＬＫ（例えば周波数が２．４ＭＨｚのクロック）とＦＩＦＯ-ＣＬＫ×２（例えば周波数が４．８ＭＨｚのクロック）のクロックを、デ−タ格納部１７、２０ａ、２０ｂ又は７１のそれぞれの「ＣＬＯＣＫ」端子と「ＣＬＯＣＫ×２」端子に入力するようにした場合についても利用することができる。この場合、デ−タ格納部１７、２０ａ、２０ｂ又は７１がＦＰＧＡ内に構成されていると、そのメモリブロックを少なくすることができる。
【００４６】
【発明の効果】
本発明は、受信データに対してシンボルクロックより速いタイミングで復調を行う復調部を用いて間欠的に出力するパラレルデータを復調し、この復調データからシンボルクロックに同期した連続的なシリアルの軟判定データ及び硬判定データを再生するディジタル無線装置であって、先入れ先出し型のメモリで構成された第１、第２データ格納部と、第１、第２入出力イネーブル処理部と、第１、第２出力データ処理部とを具備し、動作クロックを基準として復調されたパラレルデ−タのうちの軟判定データを第１データ格納部に書き込み、シンボルクロックを基準として第１データ格納部からデータを読み出し、並列・直列変換するとともにシンボルクロックに同期させてシリアルの軟判定データを再生し、動作クロックを基準として復調されたパラレルデータのうちの硬判定データを第２データ格納部に書き込み、シンボルクロックを基準として第２データ格納部からデータを読み出し、並列・直列変換するとともにシンボルクロックに同期させてシリアルの硬判定データを再生するように構成した。
このため、再生した軟判定データ及び硬判定データをシンボルクロックに同期した連続的なシリアルデータとすることができる。
後段に信号処理部、同期ワード検出部を接続した場合には、信号処理部では軟判定データによって受信データの処理を容易に行うことができ、同期ワード検出部では硬判定データによって同期ワードを照合しフレームタイミングをとることができる。
【００４７】
第１入出力イネーブル処理部が、シンボルクロックと軟判定クロックと動作クロックとに基づいて第１データ格納部へ出力するライトイネーブル信号とリードイネーブル信号を作成するとともに、このライトイネーブル信号によって復調部で復調されたパラレルの軟判定デ−タをラッチしてなり、第２入出力イネーブル処理部は、シンボルクロックと軟判定クロックと動作クロックとに基づいて第２データ格納部へ出力するライトイネーブル信号とリードイネーブル信号を作成するとともに、このライトイネーブル信号によって前記復調部で復調されたパラレルの硬判定データをラッチするように構成した場合には、第１、第２入出力イネーブル処理部の構成を簡単にすることができる。
【００４８】
復調部をＤＳＰ内に構成し、第１、第２データ格納部、第１、第２入出力イネーブル処理部及び第１、第２出力データ処理部をＦＰＧＡ内に構成した場合には、復調部、第１、第２データ格納部、第１、第２入出力イネーブル処理部及び第１、第２出力データ処理部の構成を簡単にすることができる。
【００４９】
第１、第２データ格納部を１つのデータ格納部で構成し、第１、第２入出力イネーブル処理部を１つの入出力イネーブル処理部で構成し、この入出力イネーブル処理部によって、復調部で復調されたパラレルデータを動作クロックを基準として書き込み、シンボルクロックを基準として読み出すためのイネーブル信号をデータ格納部へ出力する。そして、第１出力データ処理部によって、データ格納部から読み出されたパラレルデータを並列・直列変換するとともにシンボルクロックに同期させ、シリアルの軟判定データとして出力し、第２出力データ処理部によって、データ格納部から読み出されたパラレルデータに含まれる硬判定データを並列・直列変換するとともにシンボルクロックに同期させ、シリアルの硬判定データとして出力するように構成した場合には、回路規模を小さくすることができる。
【００５０】
入出力イネーブル処理部が、シンボルクロックと軟判定クロックと動作クロックとに基づいてデータ格納部へ出力するライトイネーブル信号とリードイネーブル信号を作成するとともに、このライトイネーブル信号によって復調部で復調されたパラレルデータをラッチするように構成した場合には、入出力イネーブル処理部の構成を簡単にすることができる。
【００５１】
復調部をＤＳＰ内に構成し、データ格納部、入出力イネーブル処理部及び第１、第２出力データ処理部をＦＰＧＡ内に構成した場合には、復調部、データ格納部、入出力イネーブル処理部及び第１、第２出力データ処理部の構成を簡単にすることができる。
【図面の簡単な説明】
【図１】本発明によるディジタル無線装置の第１実施形態例を示すブロック図である。
【図２】図１の軟判定データ処理部１１及び硬判定データ処理部１２の具体的な構成例を示すブロック図である。
【図３】図２の第１入出力イネーブル処理部１６の具体的な構成例を示すブロック図である。
【図４】図２の第１出力データ処理部１８の具体的な構成例を示すブロック図である。
【図５】図２の第２ａ入出力イネーブル処理部１９ａの具体的な構成例を示すブロック図である。
【図６】図２の第２ｂ入出力イネーブル処理部１９ｂの具体的な構成例を示すブロック図である。
【図７】図２の第２出力データ処理部２１の具体的な構成例を示すブロック図である。
【図８】図４の作用を説明するタイミングチャートである。
【図９】図７の作用を説明するタイミングチャートである。
【図１０】本発明によるディジタル無線装置の第２実施形態例を示すブロック図である。
【図１１】図１０の入出力イネーブル処理部７０の具体的な構成例を示すブロック図である。
【図１２】図１０の第１出力データ処理部７２の具体的な構成例を示すブロック図である。
【図１３】図１０の第２出力データ処理部７３の具体的な構成例を示すブロック図である。
【図１４】図１０のデータ格納部７１から読み出されたパラレルの軟判定データＳＤＡＴ（Ｐ）のデータ構成を説明する図である。
【図１５】図１２及び図１３の作用を説明するタイミングチャートである。
【符号の説明】
１０…復調部、  １１…軟判定データ処理部、  １２…硬判定データ処理部、１３…信号処理部、  １４…同期ワード検出部、  １６…第１入出力イネーブル処理部、  １７…第１データ格納部、  １８、７２…第１出力データ処理部、１９…第２入出力イネーブル処理部、  １９ａ…第２ａ入出力イネーブル処理部、  １９ｂ…第２ｂ入出力イネーブル処理部、  ２０…第２データ格納部、  ２０ａ…第２ａデータ格納部、  ２０ｂ…第２ｂデータ格納部、  ２１、７３…第２出力データ処理部、  ２３、４５ａ、４５ｂ、７４…デコーダ、  ２４〜２７、３１、３３〜３５、４２、４６ａ〜４９ａ、４６ｂ〜４９ｂ、５３ａ、５３ｂ、５５ａ〜５７ａ、５５ｂ〜５７ｂ、６２〜６４、７５〜７８、８２〜８５、９３〜９５…Ｄ-ＦＦ（Ｄ型フリップフロップ）、  ２８、３０、３２、３６、３８、４３、５０ａ、５０ｂ、５２ａ、５２ｂ、５４ａ、５４ｂ、５８ａ、５８ｂ、６０ａ、６０ｂ、６６〜６８、７９、８１、９０〜９２…インバータ、  ２９、３７、５１ａ、５１ｂ、５９ａ、５９ｂ、８０、８７…アンドゲート、  ４０、４１、８８、８９…シフトレジスタ、  ６５、９６…切替器、  ７０…入出力イネーブル処理部、  ７１…データ格納部、  ＡＢ…アドレスバス、  ＤＢ…データバス、  Ｄ（１５〜０）、Ｄ（０）…復調データ、  ＦＩＦＯ-ＣＬＫ…動作クロック、  ＨＣＬＫ…硬判定クロック、  ＨＤＡＴ…硬判定データ、  ＳＢＣＫ…シンボルクロック、  ＳＣＬＫ…軟判定クロック、  ＳＤＡＴ、ＳＤＡＴ（Ｓ）…軟判定データ、  ＲＷＮ…外部書き込み信号。
【図１】
0004239321.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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