(57)【特許請求の範囲】
【請求項１】
半導体装置の自己整列コンタクトパッド形成方法において、
半導体基板上に複数のゲート構造を形成し、各々のゲート電極構造は、ゲート電極層、ゲートキャッピング層、ゲート両側壁スペーサで構成され、前記ゲート電極構造の間の空間は半導体基板に向かってその断面積が小さくなるように構成される段階と、
前記ゲート電極構造の間の空間を完全に充填するため、前記基板と前記ゲート電極構造上に絶縁層を形成する段階と、
コンタクトパッド形成マスクを使用して前記絶縁層をエッチングして、前記ゲート電極構造間に位置する前記基板のコンタクト領域を同時に露出させるオープニングを形成する段階と、
導電物質を前記オープニングに充填する段階と、
前記導電物質と前記絶縁層のエッチング選択比が前記キャッピング層よりも大きくなる条件で、前記キャッピング層の上面が露出されるときまで、前記導電物質と前記絶縁層をエッチバックした後、前記キャッピング層のエッチング選択比が前記導電物質と前記絶縁層よりも大きくなる条件で、前記ゲートキャッピング層の上部の一部をエッチングすることによって、前記コンタクト領域に電気的に連結され、互いに電気的に絶縁された、複数のコンタクトパッドを形成する段階を備えていることを特徴とする半導体装置の自己整列コンタクトパッド形成方法。
【請求項２】
前記ゲート電極構造を形成する段階は、
前記ゲート電極層と前記ゲートキャッピング層を蒸着する段階と、
ゲート形成マスクを使用して、前記キャッピング層と前記ゲート電極層をパターニングする段階と、
前記両側壁スペーサを形成するため、スペーサ形成層を蒸着し、それをエッチバックする段階とを含むことを特徴とする請求項１に記載の半導体装置の自己整列コンタクトパッド形成方法。
【請求項３】
前記ゲート電極層は、ポリシリコンと金属シリサイドで構成されているし、前記キャッピング層は、シリコン窒化物と酸化物の二重層、又はこれらの膜の組み合わせによる多層構造のいずれかによって形成されることを特徴とする請求項１に記載の半導体装置の自己整列コンタクト形成方法。
【請求項４】
前記ポリシリコンと金属シリサイドは、各々１０００Å以内の厚さに形成され、前記シリコン窒化物は、１０００Åから２０００Åの範囲の厚さに形成され、前記酸化物は、３００Åから１０００Åの範囲の厚さに形成されることを特徴とする請求項３に記載の半導体装置の自己整列コンタクトパッド形成方法。
【請求項５】
前記ゲート電極構造及び前記基板上にエッチング阻止膜を形成する段階をさらに含み、前記絶縁層をエッチングする段階は、前記エッチング阻止膜をエッチングする段階とを含むことを特徴とする請求項１に記載の半導体装置の自己整列コンタクトパッド形成方法。
【請求項６】
前記エッチング阻止膜は、シリコン窒化物で構成されているし、５０Åから２００Åの範囲の厚さを有することを特徴とする請求項５に記載の方法。
【請求項７】
前記絶縁層は、ＢＰＳＧ酸化物、ＵＳＧ酸化物、そしてＨＤＰ酸化物のうち、いずれか１つで構成されているし、３５００Åから５５００Åの範囲の厚さを有することを特徴とする請求項１に記載の方法。
【請求項８】
前記導電物質と前記絶縁膜をエッチバックする段階は、前記絶縁膜まで選択的に前記導電物質をエッチングする段階と、前記導電物質と前記絶縁膜を前記キャッピング膜まで１：１のエッチング比で同時にエッチバックする段階とを含むことを特徴とする請求項１に記載の方法。
【請求項９】
前記ゲートキャッピング層のエッチバックは、前記導電物質に対して２：１から４：１のエッチング比を有することを特徴とする請求項１に記載の方法。
【請求項１０】
絶縁膜まで前記導電物質をエッチングする段階は、ＳＦ6とＣＦ4を含む混合されたガスを使用する請求項８に記載の方法。
【請求項１１】
前記導電物質と前記絶縁膜をエッチバックする段階は、ＳＦ6、ＣＦ4、そしてＣＨＦ3を含む混合されたガスを使用することを特徴とする請求項８に記載の方法。
【請求項１２】
前記エッチバックは、ＣＦ4とＣＨＦ3を含む混合されたガスを使用することを特徴とする請求項９に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものであり、より詳しくは、半導体装置のパッド及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体素子の製造技術が発達するにつれ、集積度を向上させるため、パターン大きさ（ｐａｔｔｅｒｎ  ｓｉｚｅ）が減少されている。特に、メモリ素子であるＤＲＡＭの集積度がギガビット（Ｇｉｇａ  ｂｉｔ）以上に形成されるためには、０．１８μｍ以下のパターン形成とこれに適合な工程開発が形成されなければならない。これにより、フォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程で制作されるコンタクトホール（ｃｏｎｔａｃｔ  ｈｏｌｅ）の大きさを小さく形成し、フォト設備でアライメント（ａｌｉｇｎｍｅｎｔ）正確度を増加させるため自己整列コンタクト（ｓｅｉｆ−ａｌｉｇｎｅｄ  ｃｏｎｔａｃｔ；以下、ＳＡＣ）工程が適用されている。ＳＡＣに関する内容は、Ｕ．Ｓ．Ｐ．Ｎｏ．４、９９２、８４８に開示されている。ＳＡＣの長所は、フォト工程での小さいコンタクトホール形成に対するマージン及びアライメントマージンを確保することができ、全ての面積をコンタクトとして使用することができるため、コンタクト抵抗を低めることができる。上述のような長所のために、ＳＡＣ工程は、以後高集積デバイスで使用される重要なコンタクト形成方法のうち、１つである。
【０００３】
ＳＡＣ工程は、既に広く常用化され、ＩＥＤＭ‘９５．Ｐ．９０７、ＩＥＤＭ‘９６．Ｐ．５９７に開示されている。これらが提示したＳＡＣ工程でのパターン模様は、円型または楕円型にビットラインコンタクトパッドとストレージノードコンタクトパッドがフォトリソグラフィ工程から分離形成される。ここで、工程の進行のとき、パターン大きさが小さいくなれば小さくなるほど、即ちコンタクトホールの大きさが小さくなれば小さくなるほどエッチング工程でエッチングされる面積は小さくなり、エッチングすべき相対的な深さは深くなる。即ち、コンタクトの横縦比（ｃｏｎｔａｃｔ  ｄｅｐｔｈ／ｃｏｎｔａｃｔ  ｄｉａｍｅｔｅｒ）が増加することによってエッチング反応ガスとエッチング時の化学反応副産物の拡散が難しくなるために、エッチング速度が減少したり、エッチング停止現象（エッチングされるコンタクトホール内での反応副産物が拡散されて出ないことにより、エッチング反応速度が著しく下がったり、エッチング反応が止まる現象）が発生するようになる。これを防止するため、ポリマー（ｐｏｌｙｍｅｒ）発生を抑える条件にエッチングを進行したりエッチング時間を増加させる方法を適用すると、ゲートマスク及びゲートスペーサ用絶縁膜がエッチングされることによってＳＡＣパッドとゲートが電気的に短絡されてＳＡＣ固有の目的を喪失するようになる。
【０００４】
このような問題を解決するため、ｋｏｈｙａｍａ等は、フォトリソグラフィ工程でビットラインコンタクトホールとストレージノードコンタクトホールを１つに縛る新しい構造を提示した（“Ａ  Ｆｕｌｌｙ  Ｐｒｉｎｔａｂｌｅ、  Ｓｅｌｆ−Ａｌｉｇｎｅｄ  ａｎｄ  Ｐｌａｎａｒｉｚｅｄ  Ｓｔａｃｋｅｄ  Ｃａｐａｃｉｔｏｒ  ＤＲＡＭ  ＣＥＬＬ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  １Ｇ  ｂｉｔ  ＤＲＡＭ  ａｎｄ  Ｂｅｙｏｎｄ”、  Ｙ．Ｋｏｈｙａｍａ、１９９７Ｓｙｍ．  ＶＬＳＩ  Ｔｅｃｈ．  Ｄｉｇｅｓｔ  ｏｆ  ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ、  ｐｐ．１７−１８）。構造を用いたコンタクトパッド形成工程は、次のとおりである。
【０００５】
図１乃至図６は、従来半導体装置のパッド製造方法の工程を順次的に示すフローチャートである。
図１を参照すると、活性領域１１と非活性領域１２が定義された半導体基板１０上にゲート酸化膜（図面に未図示）を介してゲート電極形成用導電膜１３、１４及びゲートマスク１５、１６が順次形成される。導電膜１３、１４は、一般にポリシリコン膜１３とタングステンシリサイド膜１４が積層された構造を有し、ゲートマスク１５、１６は、窒化膜１５と酸化膜１６が積層された構造を有する。窒化膜１５は、後続層間絶縁膜として使用される酸化膜に対してエッチング選択比を有する膜質である。フォトレジストパターン（図面に未図示）をマスクとして使用してゲートマスク１６、１５と導電膜１４、１３、そしてゲート酸化膜を順次エッチングすることによって上部が絶縁膜、例えば窒化膜１５と酸化膜１６で覆われたゲート電極が形成され、ゲート電極両側の半導体基板１０にソース／ドレーン領域を形成するための低濃度不純物イオンが注入される。
【０００６】
続いて、半導体基板１０に形成された構造物の表面に沿って、後続層間絶縁膜と選択比を有するゲートスペーサ形成用第１窒化膜を形成した後、第１窒化膜をエッチバック工程にエッチングすることによって、ゲート電極の両側壁及びゲートマスク１５、１６の両側壁にゲートスペーサ１８が形成されて両側壁及び上部が絶縁膜に覆われたゲート電極１７が形成される。それから、ゲートスペーサ１８両側の半導体基板１０上に形成された構造物の表面に沿って酸化膜と選択比を有する第２窒化膜２０が形成される。第２窒化膜２０は、後続自己整列コンタクト形成のための層間絶縁膜のエッチング工程時、エッチング停止層として使用される。
【０００７】
図２において、半導体基板１０の全面に酸化膜で層間絶縁膜２２が形成された後、酸化膜２２がＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程で平坦化される。フォトリソグラフィで形成されたフォトレジストパターン（図面に未図示）がマスクとして使用して第２窒化膜２０をエッチング停止層として層間絶縁膜２２をエッチングした後、露出された第２窒化膜２０を除去することによって半導体基板１０のビットラインコンタクトパッド及びストレージノードコンタクトパッドが形成される活性領域１１の半導体基板１０が全部露出されて図３のように、パッド形成用オープニング２４が形成される。このとき、フォトレジストパターンによって完全に露出されたゲートマスクである酸化膜１６は、除去されて下部のゲートマスクである窒化膜１５が露出されるようになる。
【０００８】
図４を参照すると、オープニング２４を充填するように層間絶縁膜２２上にポリシリコン膜が形成され、コンタクトパッド形成のためのポリシリコン膜エッチング工程が実施される。エッチング工程は、ＣＭＰ工程とエッチバック工程のうち、いずれか１つで実施され、エッチング工程に自己整列コンタクトパッドが分離されて図５に図示されているように、ストレージノードコンタクトパッド２６ａ及びビットラインコンタクトパッド２６ｂが形成される。このとき、ストレージノードコンタクトパッド２６ａ及びこれに隣接なビットラインコンタクトパッド２６ｂの確実に分離するために殆どオーバーエッチ（ｏｖｅｒ−ｅｔｃｈ）をするようにする。
【０００９】
図６において、半導体基板１０の全面に第２層間絶縁膜２８が形成され、後続ビットライン及びストレージノード形成工程が進行される。
しかし、この構造では、パッド形成用オープニング２４形成工程のとき、フォトレジストが覆っている表面積が小さいため、エッチングのとき、ポリマー生成が小さいために、絶縁膜の間、例えば酸化膜と窒化膜の選択比が減少されてパッド分離のためのエッチング工程時、ゲート電極保護用絶縁膜の一部を除去することができる。又ゲートラインの間にポリシリコンを充填し、ＣＭＰ工程とエッチバック工程のうち、いずれか１つの工程によるパッドの間の分離時、前述のように確実なパッド分離のためのオーバーエッチ工程によってパッド大きさがゲートラインの間の空間に制限される。結果的に、パッド上部の大きさが相対的に減少されてパッドと後続ビットライン形成のためのビットラインコンタクト及びストレージノード形成のためのストレージノードコンタクトの間のミスアラインマージン（ｍｉｓａｌｉｇｎ  ｍａｒｇｉｎ）を十分に確保できないようになる。そしてパッド分離のために平坦化エッチング工程のとき表面にポリシリコン、シリコン窒化膜、そして酸化膜の３つ膜が露出されてＣＭＰ工程のとき、副産物が発生される。これは後続工程で付加的な洗浄工程が要求される等工程の円滑な進行を阻害できるだけではなく製造費用を増加させる原因になる。
【００１０】
【発明が解決しようとする課題】
本発明は、上述の諸般問題点を解決するため、提案されたこととして、第一に、ゲートマスク及びゲートスペーサ等のゲート保護用絶縁膜が損失されることを防止することができ、コンタクトパッドの上部大きさを増大させてミスアラインマージンを確保することができる半導体装置のパッド及びその製造方法を提供することである。
第二に、工程を単純化することができ、平坦化工程進行のとき発生される副産物を最小化することができる半導体装置のパッド及びその製造方法を提供することである。
【００１１】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、半導体装置のパッド製造方法は、半導体基板上にゲート導電膜パターンとマスクパターンが順次積層され、両側壁にスペーサを有するゲート電極を形成する段階と、半導体基板上に形成された構造物の表面に沿って第１絶縁膜を形成する段階と、半導体基板の全面に第１絶縁膜とエッチング選択比を有する第２絶縁膜を形成する段階と、コンタクトパッド形成用マスクを使用して第１絶縁膜の表面が露出されるときまで、第２絶縁膜をエッチングする段階と、半導体基板上の第１絶縁膜を除去してパッド形成用オープニングを形成する段階と、オープニングを充填するように第２絶縁膜上にゲートマスクパターンとエッチング選択比を有する導電膜を形成する段階と、導電膜をエッチバック工程でエッチングして電気的に分離されたコンタクトパッドを形成し、第２絶縁膜が検出されるときまで、導電膜の一部厚さをエッチングし、所定時間の間、導電膜をエッチングしてから、導電膜とゲートマスクパターンとの選択比を利用したエッチバック工程にコンタクトパッドを形成する段階とを含む。
【００１２】
上述の目的を達成するための本発明によると、半導体装置のパッドは、所定間隙を置いてバー形態に配列されている複数のワードラインと、所定の間隙を置いてワードラインと直交するようにバー形態に配列されている複数のビットラインと、ワードラインの間に形成されているコンタクトパッドとを含み、コンタクトパッドは、ワードラインと一部がオーバーラップされるように形成される。
【００１３】
図１２を参照すると、本発明の実施形態による新たな半導体装置のパッド及びその製造方法は、ゲート電極及びゲートマスクパターンが形成された半導体基板上に層間絶縁膜を形成した後、半導体基板の所定の領域が露出されるように層間絶縁膜を除去してパッド形成用オープニングを形成した後、オープニングを充填するように層間絶縁膜上にゲートマスクパターンとエッチング選択比を有する導電膜が形成される。導電膜をエッチバック工程でエッチングして電気的に分離されたコンタクトパッドを形成し、層間絶縁膜が検出されるときまで、導電膜の一部厚さをエッチングし、所定の時間の間に導電膜をエッチングしてから、導電膜とゲートマスクパターンとの選択比を利用したエッチバック工程でエッチングすることによって、コンタクトパッドが形成される。このような半導体装置のパッド及びその製造方法によって、パッド形成のとき、エッチバック工程にパッド形成用導電膜とマスク用絶縁膜との選択比を利用して工程を実施することによって、パッド分離のためエッチングされた領域を除外した余りの部分を全部パッドとして使用することができるため、後続工程のときミスアライメントマージンを確保することができ、エッチング工程のとき発生される副産物を最少化することができ、下部絶縁膜の損失が防止されて導電膜の間の短絡を防止することができる。
【００１４】
【発明の実施の形態】
以下、図７及び図８乃至図１３を参照して本発明の実施例を詳細に説明する。
図７は、本発明の実施形態による半導体装置のパッドを示す平面図である。
図７を参照すると、半導体装置は、所定間隙を置いてバー形態に配列されている複数のワードラインと所定の間隙を置いてワードラインと直交するようにバー形態に配列されている複数のビットライン、そしてワードラインの間に形成されているコンタクトパッドを含み、コンタクトパッドは、ワードラインと一部がオーバーラップされるように形成されている。即ち、ゲート電極上にもコンタクトパッドが形成されているためパッド面積が増加される。コンタクトパッドの製造方法は、次のどおりである。
【００１５】
図８乃至図１３は、本発明の実施形態による半導体メモリ装置のコンタクトパッド形成方法の工程を順序に示すフローチャートである。図８を参照すると、本発明の半導体メモリ装置のパッド形成方法は、まず半導体基板１００に活性領域１０１と非活性領域を定義するための素子隔離領域１０２が形成される。素子隔離領域１０２は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）工程とＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程のうち、いずれか１つで形成される。続いて、半導体基板１００上にゲート酸化膜（図面に未図示）、ゲート電極用導電膜、そしてゲートマスクが順次形成される。導電膜は、ポリシリコン膜１０３及びタングステンシリサイド膜１０４が積層された構造を有し、ゲートマスクは、シリコン窒化膜１０５、酸化膜１０６の二重構造とこれらの膜の組み合わせによる混用多層構造のうち、いずれか１つの構造を有する。ポリシリコン膜１０３とタングステンシリサイド膜１０４は、各々１０００Å以内の厚さに形成され、シリコン窒化膜１０５は、１０００Å乃至２０００Å、酸化膜１０６は、３００Å乃至１０００Åの厚さ範囲内に形成される。次に、ソース／ドレーン形成のためのイオン注入工程が実施される。
【００１６】
次に、公知のフォトリソグラフィによってゲート電極形成のためのフォトレジストパターン（図面に未図示）が形成され、これをマスクとして使用して酸化膜１０６、シリコン窒化膜１０５、タングステンシリサイド膜１０４、ポリシリコン膜１０３、そしてゲート酸化膜を順次エッチングすることによって上部表面が絶縁膜、例えばシリコン窒化膜１０５及び酸化膜１０６に覆われたゲート電極が形成される。続いてゲート電極両側の半導体基板１００にソース／ドレーン領域形成のための低濃度不純物イオンが注入される。それから、半導体基板１００の全面にスペーサ形成用シリコン窒化膜が約３００Å乃至１０００Åの厚さ範囲内に形成され、望ましくは、５００Åの厚さが形成される。この膜質を異方性エッチングすることによってゲート電極及びその上に形成されている絶縁膜の両側壁にゲートスペーサ１０８が形成され、従って絶縁膜で囲まれたゲート電極１０７が形成される。
【００１７】
続いて、半導体基板１００上に形成された構造物の表面に沿って後続ＳＡＣ形成のためのエッチング工程時、エッチング停止層として使用するための絶縁膜にシリコン窒化膜１１０が形成される。シリコン窒化膜１１０は、後続層間絶縁膜である酸化膜と選択比を有する膜質であり、５０Å乃至２００Åの厚さ範囲内に形成される。
【００１８】
図９において、半導体基板１００の全面にシリコン窒化膜１１０と選択比を有する層間絶縁膜１１２が形成される。層間絶縁膜１１２は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）工程に形成されるＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）のうち、いずれか１つの酸化膜であり、３５００Å乃至５５００Åの厚さ範囲内に形成される。層間絶縁膜１１２は、後続フォトマージンの確保のためＣＭＰ工程に平坦化されるが、ゲート電極１０７上に５００Å乃至１０００Å厚さ範囲の層間絶縁膜１１２が残るように平坦化工程が実施される。
【００１９】
次に、層間絶縁膜１１２上に自己整列コンタクトパッド形成のためのフォトレジストパターン（図面に未図示）が形成される。フォトレジストパターンは、ストレージノードコンタクト及びビットラインコンタクト形成領域を全部オープンさせるためにＴ字型パターンが使用され、フォトレジストパターンをマスクとして使用してシリコン窒化膜１１０の表面が露出されるときまで層間絶縁膜１１２がエッチングされる。続いて半導体基板１００上に残っているエッチング停止層であるシリコン窒化膜１１０を除去することによって図１０のように自己整列コンタクトパッド形成用オープニング１１４が形成される。
【００２０】
層間絶縁膜１１２エッチング工程のとき、電極用導電膜１０３、１０４上のゲートマスクである窒化膜１０５とゲートスペーサ１０８、そしてエッチング停止層であるシリコン窒化膜１１０は、層間絶縁膜１１２に対してエッチング選択比を有する。言い換えれば、層間絶縁膜１１２がエッチングされる間、ゲートマスクのシリコン窒化膜１０５、ゲートスペーサ１０８、そしてエッチング停止層であるシリコン窒化膜１１０は、エッチングされなかったり、エッチングされる量が相対的に小さい。又、層間絶縁膜１１２のエッチング工程時、ゲート電極１０７の上部にある層間絶縁膜１１２は、フォトレジスト境界面に沿って垂直にエッチングされる。エッチングが続いてゲート電極上部のゲートマスクである窒化膜１０５が露出されると、エッチング選択比の差のためにゲートマスク及びゲートスペーサ１０８の窒化膜は、エッジ部分だけ少しの損失が発生され、層間絶縁膜１１２は、さらに深くエッチングされる。
【００２１】
図１１を参照すると、オープニング１１４を充填するように層間絶縁膜１１２上にシリコン窒化膜１０５と選択比を有するポリシリコン膜１１６が３５００Å乃至５０００Åの厚さ範囲に形成される。
【００２２】
以下、本発明の方法的な特徴について説明する。前述のように半導体基板１００の全面に形成されたポリシリコン膜１１６の一部厚さがエッチングされるが、層間絶縁膜１１２をＥＰＤ（Ｅｎｄ Ｐｏｉｎｔ Ｄｅｔｅｃｔ）膜として実施される。続いてタイムエッチをして所定の時間の間、他のポリシリコン膜１１６と層間絶縁膜１１２をエッチングしてから、選択比を利用したエッチング工程を実施することによって、図１２に図示されているようにコンタクトパッドが分離される。より詳しくは、半導体基板１００の全面に形成されたポリシリコン膜１１６の一部厚さは層間絶縁膜１１２が検出されるときまでエッチバック工程にエッチングする。次に、ゲート電極１０７上に残っているポリシリコン膜１１６をタイムエッチにゲート電極１０７上のゲートマスクが露出されるときまでエッチングを実施してゲートマスクである窒化膜１０５の上部一部をエッチングすることによって電気的に絶縁されたストレージノードコンタクトパッド１１６ａ及びビットラインコンタクトパッド１１６ｂが形成される。このとき、タイムエッチは、ゲート電極１０７上に残っているポリシリコン膜１１６の厚さが例えば１０００Å乃至１５００Å範囲であるとき、約４０秒の間実施され、選択比を利用したエッチング工程は、ポリシリコン膜１１６と窒化膜１０５のエッチング選択比は、１：２乃至１：４であり、窒化膜１１６は、約１／３ほどの厚さが選択される条件に実施される。 ゲートキャッピング層である窒化膜のエッチバックは、ＣＦ4とＣＨＦ3を含む混合されたガスを使用して行ってもよい。
【００２３】
エッチバック工程は、プラズマエッチング工程で実施されるが、一般にシリコン−シリコンの結合は、シリコン−オキサイド結合より選択比が小さく、エッチング率は、シリコン、シリコン窒化膜、そしてシリコンオキサイド順に大きい。この場合、フッ素（ｆｌｏｕｒｉｎｅ）より多くの量の炭素（ｃａｒｂｏｎ）が組み合わせると、ポリマーがたくさん発生し、シリコンとシリコン窒化膜の選択比は大きいが、エッチング率が小さくなる。そしてフッ素より少ない量の炭素が組み合わせるとポリマーが少し発生されるが、選択比が小さくなり、エッチング率が大きくなる。従って、本発明は、最大限エッチング特性を活用するために炭素とフッ素の適切な組み合わせにエッチング工程が実施される。即ちＥＰＤ方法を利用したポリシリコン膜１１６のエッチングときは、ＣＦ4ガスを使用してエッチング工程を行ってポリシリコン膜１１６だけをエッチングさせ、選択比を利用したエッチング工程のときは、ＣＨＦ3ガスを使用してポリシリコン膜１１６と窒化膜が選択比を有するようにエッチバック工程を行ってもよい。また、ＳＦ6とＣＦ4を含む混合されたガスを使用にエッチング工程を行ってポリシリコン膜１１６だけをエッチングし、選択比を利用したエッチング工程のときは、ＳＦ6、ＣＦ4、そしてＣＨＦ3を含む混合されたガスを使用してポリシリコン膜１１６と窒化膜が選択比を有するようにするエッチバック工程を行ってもよい。続いてコンタクトパッド１１６ａ及び１１６ｂが形成された半導体基板１００上に図１３のように、第２層間絶縁膜１１８が形成された後、後続ビットライン形成工程及びストレージノード形成工程が行われる。
【００２４】
結果的に、本発明では、エッチバック工程にパッド分離のためにエッチングされる領域を除外した部分を全部パッド領域として使用することができるため、後続工程のとき誤整列マージンを十分に確保することができ、ゲート電極上部のシリコン窒化膜が部分的に損失されるため導電膜の露出が防止されて後続コンタクト形成工程のとき発生される導電膜の間のブリッジを防止することができる。そしてパッド分離のとき、ＣＭＰ工程ではないエッチバック工程を利用することによって、従来のＣＭＰ工程のときより費用と時間を節減することができる。
【００２５】
また、従来の場合、ＣＭＰ工程にパッド分離をする場合、表面にパッド形成用ポリシリコン膜２６、ゲートマスクであるシリコン窒化膜１６、そして層間絶縁膜２２である酸化膜の３つの膜が露出されるが、３つの膜質によってＣＭＰ工程のうち、副産物がたくさん発生されるため、後続工程で付加的な洗浄工程が要求される。しかし本発明によるパッド形成方法ではパッド分離のためのエッチバック工程時、副産物が殆ど発生されなく、パッド分離後、層間絶縁膜１０００Å乃至３０００Åの厚さ範囲を有するＵＳＧとＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ − Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）のうち、いずれか１つの酸化膜を蒸着することによって表面の平坦化が良好になり、ＣＭＰ工程が必要ではない。
【００２６】
しかしながら、素子が高集積化するにつれ、後続工程にフォトマージンを与えるために、ＣＭＰ工程を実施することもできる。
ＣＭＰ工程のとき、単一膜質だけが表面上に存在することによって副産物が発生されなく表面が平坦化される。
【００２７】
【発明の効果】
本発明は、パッド形成のとき、エッチバック工程としてパッド形成用導電膜とマスク用絶縁膜との選択比を用いて工程を実施することによって、パッド分離のために、エッチングされた領域を除外した部分を全部パッドとして使用することができるため、後続工程のとき、ミスアライメントマージンを確保することができ、エッチング工程のとき発生される副産物を最小化することができ、そして下部絶縁膜の損失が防止されて導電膜の間の短絡を防止することができる。そしてエッチバック工程を適用することによって費用及び時間を低減することができる。
【図面の簡単な説明】
【図１】  従来半導体装置のパッド製造方法における初期の段階を示す半導体基板の断面図である。
【図２】  図１の段階の後の段階を示す半導体基板の断面図である。
【図３】  図２の段階の後の段階を示す半導体基板の断面図である。
【図４】  図３の段階の後の段階を示す半導体基板の断面図である。
【図５】  図４の段階の後の段階を示す半導体基板の断面図である。
【図６】  図５の段階の後の段階を示す半導体基板の断面図である。
【図７】  本発明の実施形態による半導体装置のパッドを示す平面図である。
【図８】  本発明の実施形態による図７のＡ−Ａ’ラインに沿って切り取った半導体装置のパッド製造方法における初期の段階を示す半導体基板の断面図である。
【図９】  図８の段階の後の段階を示す半導体基板の断面図である。
【図１０】  図９の段階の後の段階を示す半導体基板の断面図である。
【図１１】  図１０の段階の後の段階を示す半導体基板の断面図である。
【図１２】  図１１の段階の後の段階を示す半導体基板の断面図である。
【図１３】  図１２の段階の後の段階を示す半導体基板の断面図である。
【符号の説明】
１０、１００  半導体基板
１１、１０１  活性領域
１２、１０２  素子隔離領域
１７、１０７  ゲート電極
２４、１１４  オープニング
２６ａ、１１６ａ  ストレージノードコンタクトパッド
２６ｂ、１１６ｂ  ビットラインコンタクトパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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