(57)【特許請求の範囲】
【請求項１】
チャネル部を形成する半導体膜の両端に積層されるソース電極及びドレイン電極と、前記チャネル部を形成する半導体膜を挟んで互いに対向して配置されるボトムゲート電極及びトップゲート電極とを備える薄膜トランジスタの製造方法であって、
絶縁性基板上に、パターニングされたボトムゲート電極と、ゲート絶縁膜と、半導体膜と、パターニングされたチャネル保護膜と、不純物半導体膜とが順次成膜された状態で、前記チャネル保護膜上に成膜された前記不純物半導体膜を前記ソース電極及びドレイン電極のそれぞれの下部に配置されるように分割する不純物半導体膜分割工程と、前記半導体膜及び前記不純物半導体膜を各トランジスタの領域内に残すように各トランジスタの前記領域以外の部分の前記不純物半導体膜及び前記半導体膜を除去してパターニングするトランジスタ領域形成工程とを備え、
前記トランジスタ領域形成工程と前記不純物半導体膜分割工程とが別々に行われ、それぞれプラズマエッチングを含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
請求項１記載の薄膜トランジスタの製造方法において、
前記不純物半導体膜分割工程では、チャネル保護膜上の不純物半導体膜を前記ソース電極側と前記ドレイン電極側に分割するために除去される不純物半導体膜の除去部を除く不純物半導体膜を第一のレジストで覆い、前記除去部を除去するとともに、前記第一のレジストを除去し、
前記トランジスタ領域形成工程では、各トランジスタの領域内に残される半導体膜上の不純物半導体膜及びチャネル保護膜を第二のレジストで覆い、該第二のレジストに覆われていない不純物半導体膜及び半導体膜を除去するとともに、前記第二のレジストを除去し、
前記不純物半導体膜分割工程の後に、前記トランジスタ領域形成工程が行われることを特徴とする薄膜トランジスタの製造方法。
【請求項３】
請求項１記載の薄膜トランジスタの製造方法において、
前記不純物半導体膜分割工程では、チャネル保護膜上の不純物半導体膜を前記ソース電極側と前記ドレイン電極側に分割するために除去される不純物半導体膜の除去部を除く不純物半導体膜を第一のレジストで覆い、前記除去部を除去するとともに、前記第一のレジストを除去し、
前記トランジスタ領域形成工程では、各トランジスタの領域内に残される半導体膜上の不純物半導体膜及びチャネル保護膜を第二のレジストで覆い、該第二のレジストに覆われていない不純物半導体膜及び半導体膜を除去するとともに、前記第二のレジストを除去し、
前記トランジスタ領域形成工程の後に、前記不純物半導体膜分割工程が行われることを特徴とする薄膜トランジスタの製造方法。
【請求項４】
請求項３記載の薄膜トランジスタの製造方法において、
前記不純物半導体膜分割工程に用いられる第一のレジストは、前記各トランジスタの領域内のうち、ソース電極及びドレイン電極の下部に配置される電極形成領域の不純物半導体膜のみを覆うことを特徴とする薄膜トランジスタの製造方法。
【請求項５】
チャネル部を形成する半導体膜の両端に積層されるソース電極及びドレイン電極と、前記チャネル部を形成する半導体膜を挟んで互いに対向して配置されるボトムゲート電極及びトップゲート電極とを備える薄膜トランジスタの製造方法であって、
絶縁性基板上に、パターニングされたボトムゲート電極と、ゲート絶縁膜と、半導体膜と、パターニングされたチャネル保護膜と、不純物半導体膜とが順次成膜された状態で、
前記不純物半導体膜が前記ソース電極及びドレイン電極の下部に配置されるように、前記半導体膜を残した状態で前記不純物半導体膜をパターニングする不純物膜パターニング工程が行われ、
該不純物膜パターニング工程の後に、該不純物膜パターニング工程で残された半導体膜及びパターニングされた不純物半導体膜を各トランジスタの領域内に残すように、前記残された半導体膜をパターニングする半導体膜パターニング工程が行われることを特徴とする薄膜トランジスタの製造方法。
【請求項６】
請求項５に記載の薄膜トランジスタの製造方法において、前記不純物膜パターニング工程及び前記半導体膜パターニング工程はそれぞれプラズマエッチングを含むことを特徴とする薄膜トランジスタの製造方法。
【請求項７】
請求項１〜６のいずれか一つに記載の薄膜トランジスタの製造方法により製造された薄膜トランジスタを用いることを特徴とするフォトセンサ。
【請求項８】
請求項７記載のフォトセンサを備える読取装置において、
前記フォトセンサをマトリクス状に配置して被検体を読み取るセンサ部と、
該センサ部を駆動させるために駆動信号を送るドライバ回路部とを備えることを特徴とする読取装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フォトセンサ等に用いられる薄膜トランジスタ、特に二つのゲート電極（トップゲート電極及びボトムゲート電極）を有するダブルゲート型薄膜トランジスタの製造方法に関する。また、本発明は、この製造方法により製造されたダブルゲート型薄膜トランジスタの用いるフォトセンサ及び該フォトセンサを備える読取装置に関する。
【０００２】
【従来の技術】
印刷物や写真、あるいは、指先の微細な凹凸により指紋の形状を読み取る二次元画像の読取装置として、フォトセンサ（光電変換素子）をマトリクス状に配列して構成されるフォトセンサアレイを有する構造のものがある。このフォトセンサには、二つのゲート電極を有する、いわゆる、ダブルゲート構造を有するダブルゲート型薄膜トランジスタ（以下、ＤＧ−ＴＦＴと称する）が用いられる。
【０００３】
具体的には、図１５に示すように、このＤＧ−ＴＦＴ５０は、光が入射されると電子−正孔対が生成される半導体膜５４と、半導体膜５４の両端にそれぞれ設けられた不純物半導体膜５６ａ，５６ｂ（以下、不純物膜という）と、不純物膜５６ａ，５６ｂ上に形成され、半導体膜５４を励起する光に対し遮光性を示すソース電極５７及びドレイン電極５８と、半導体膜５４の上方に設けられたチャネル保護膜５５と、ソース電極５７及びドレイン電極５８を覆うトップゲート絶縁膜５９と、トップゲート絶縁膜５９上に形成されたトップゲート電極６０と、半導体膜５４の下方に設けられたボトムゲート絶縁膜５３と、ボトムゲート絶縁膜５３の下部に形成され、半導体膜５４を励起する光に対し遮光性を示すボトムゲート電極５２と、を有して構成され、これらが絶縁性基板５１上に形成されている。
すなわち、図１５に示すＤＧ−ＴＦＴ５０は、半導体膜５４，チャネル保護膜５５，ソース電極５７，ドレイン電極５８，トップゲート絶縁膜５９，トップゲート電極６０により形成される光キャリア蓄積部と、半導体膜５４，ソース電極５７，ドレイン電極５８，ボトムゲート絶縁膜５３，ボトムゲート電極５２により形成されるＭＯＳトランジスタとを備えており、半導体膜５４は、光キャリア蓄積部の光生成領域及びＭＯＳトランジスタのチャネル領域として機能している。
【０００４】
ここで、このＤＧ−ＴＦＴ５０の一部の製造工程に着目すると、まず、図１６（ａ），（ｂ）に示すように、絶縁性基板５１上に、パターニングされたボトムゲート電極５２，ボトムゲート絶縁膜５３，半導体膜５４，パターニングされたチャネル保護膜５５，不純物膜５６ａ，５６ｂが順次成膜された状態において、フォトリソグラフィー法による工程が行われるために、不純物膜５６のうち、ソース電極及びドレイン電極の下部に配置される二つの部分の不純物膜５６が、レジストＲ０で覆われる。
【０００５】
その後、図１６（ａ），（ｂ）に示す状態において、レジストＲ０で覆われていない部分の不純物膜５６及び半導体膜５４が、ドライエッチング法により、除去される。すなわち、図１６（ａ），（ｂ）に示す不純物膜５６は、図１６（ｃ），（ｄ）に示すように、ソース電極及びドレイン電極の下部に配置されるように分割されて不純物膜５６ａ，５６ｂとされ、この不純物膜５６ａ，５６ｂが各トランジスタの領域内に残される状態となる。そして、不純物膜５６ａ，５６ｂを覆っていたレジストＲ０が除去されて、図１６（ｅ），（ｆ）に示すように、不純物膜５６ａ，５６ｂが所定の位置に成膜された状態とされる。
【０００６】
【発明が解決しようとする課題】
ところで、上述したドライエッチング法による工程は、イオン衝撃を低減するため、プラズマエッチングにより行われる。
プラズマエッチング時においては紫外線を照射し（図１６（ｃ）参照）、レジストＲ０で覆われていない不純物膜５６及び半導体膜５４の両膜を、充分な時間をかけて除去するが、チャネル保護膜５５上に配置されるとともにソース電極側とドレイン電極側に分割されるために除去される部分の不純物膜５６の除去部５６ｃ（図１６（ａ），（ｂ）参照）においては、この不純物膜５６の除去部５６ｃ一膜だけが除去されれば足りるので、除去部５６ｃの下部に配置されるチャネル保護膜５５と半導体膜５４に、不純物膜５６及び半導体膜５４の両膜を除去するためのエッチング時間に対応した余計な時間分の紫外線が照射されてしまう。
これにより、図１６（ｅ），（ｆ）に示すように、チャネル保護膜５５と半導体膜５４との界面及びその近傍の半導体膜５４に、不必要なプラズマダメージ（同図中×印参照）を与えてしまう可能性があった。
【０００７】
そこで、本発明は、エッチング時にチャネル保護膜と半導体膜との界面及びその近傍の半導体膜に不必要なプラズマダメージを与えることのない薄膜トランジスタの製造方法を提供する。また、本発明は、この製造方法により製造されたトランジスタを用いるフォトセンサ及び該フォトセンサを備える読取装置を提供する。
【０００８】
【課題を解決するための手段】
請求項１記載の発明は、チャネル部を形成する半導体膜の両端に積層されるソース電極及びドレイン電極と、前記チャネル部を形成する半導体膜を挟んで互いに対向して配置されるボトムゲート電極及びトップゲート電極とを備える薄膜トランジスタの製造方法であって、
例えば図５に示すように、絶縁性基板上（２０）に、パターニングされたボトムゲート電極（ＢＧ）と、ゲート絶縁膜（２２）と、半導体膜（２３）と、パターニングされたチャネル保護膜（２４ａ）と、不純物半導体膜（２５ａ）とが順次成膜された状態で、前記チャネル保護膜上に成膜された前記不純物半導体膜を前記ソース電極及びドレイン電極のそれぞれの下部に配置されるように分割する不純物半導体膜分割工程と、前記半導体膜及び前記不純物半導体膜を各トランジスタの領域（トランジスタ領域２８）内に残すように各トランジスタの前記領域以外の部分の前記不純物半導体膜及び前記半導体膜を除去してパターニングするトランジスタ領域形成工程とを備え、
前記トランジスタ領域形成工程と前記不純物半導体膜分割工程とが別々に行われ、それぞれプラズマエッチングを含むことを特徴とする。
【０００９】
請求項１記載の発明によれば、不純物半導体膜分割工程では不純物半導体膜一膜だけが除去され、トランジスタ領域形成工程では不純物半導体膜及び半導体膜の両膜が除去される。
従って、不純物半導体膜分割工程とトランジスタ領域形成工程とを別々に行うことととすれば、両工程に要求されるエッチング時間に合わせて、成膜された不純物半導体膜又は半導体膜の除去を行うことができる。
これにより、不純物半導体膜分割工程における不純物半導体膜一膜だけの除去に要するエッチング時間を、トランジスタ領域形成工程における不純物半導体膜及び半導体膜の二膜を除去するのに要するエッチング時間に合わせる必要がないので、エッチングの際に紫外線を用いる場合に、チャネル保護膜と半導体膜との界面及びその近傍の半導体膜（以下、紫外線照射部という）に照射される紫外線の時間や露光量を抑えることができるのでこれらでの紫外線劣化を抑制することができる。
【００１０】
請求項２記載の発明は、請求項１記載の薄膜トランジスタの製造方法において、例えば図５に示すように、
前記不純物半導体膜分割工程では、チャネル保護膜上の不純物半導体膜を前記ソース電極側と前記ドレイン電極側に分割するために除去される不純物半導体膜の除去部（２７）を除く不純物半導体膜を第一のレジスト（Ｒ１）で覆い、前記除去部を除去するとともに、前記第一のレジストを除去し、
前記トランジスタ領域形成工程では、各トランジスタの領域（２８）内に残される半導体膜上の不純物半導体膜及びチャネル保護膜を第二のレジスト（Ｒ２）で覆い、該第二のレジストに覆われていない不純物半導体膜及び半導体膜を除去するとともに、前記第二のレジストを除去し、
前記不純物半導体膜分割工程の後に、前記トランジスタ領域形成工程が行われることを特徴とする。
【００１１】
請求項２記載の発明によれば、不純物半導体膜分割工程では不純物半導体膜の除去部の除去、すなわち不純物半導体膜分割工程でのエッチングを必要最小限の時間で行うことができ、紫外線照射部への紫外線照射時間を最小のものとすることができる。また、トランジスタ領域形成工程では、不純物半導体膜の除去部の下部に配置されたチャネル保護膜が第二のレジストで覆われるので、この工程においては、紫外線照射部は、第二のレジストにより、紫外線照射から保護されるようになっている。以上のことより、紫外線照射部に与えるダメージを大幅に低減することができる。
【００１２】
請求項３記載の発明は、請求項１記載の薄膜トランジスタの製造方法において、例えば図１２に示すように、
前記不純物半導体膜分割工程では、チャネル保護膜上の不純物半導体膜を前記ソース電極側と前記ドレイン電極側に分割するために除去される不純物半導体膜の除去部を除く不純物半導体膜を第一のレジストで覆い、前記除去部を除去するとともに、前記第一のレジストを除去し、
前記トランジスタ領域形成工程では、各トランジスタの領域内に残される半導体膜上の不純物半導体膜及びチャネル保護膜を第二のレジストで覆い、該第二のレジストに覆われていない不純物半導体膜及び半導体膜を除去するとともに、前記第二のレジストを除去し、
前記トランジスタ領域形成工程の後に、前記不純物半導体膜分割工程が行われることを特徴とする。
【００１３】
請求項３記載の発明によれば、請求項２の発明と同様の効果を奏する。
ここで、請求項２記載の発明では、不純物半導体膜分割工程が先に行われ、その後にトランジスタ領域形成工程が行われるが、不純物半導体膜分割工程においてエッチング時間が短時間であった場合に、エッチング時の反応生成物が充分に除去されない状態で、この反応生成物が、第一のレジストで覆われていない不純物半導体膜の除去部の端部に付着して残る可能性がある。この場合に、完成されたトランジスタを駆動させると、チャネル部間が完全に分離されないことにより、チャネル部間でリーク電流が流れ、トランジスタの加工不良を招く可能性がある。
しかしながら、請求項３記載の発明によれば、トランジスタ領域形成工程が先に行われ、その後に、不純物半導体膜分割工程が行われるので、トランジスタ領域形成工程において充分な時間のエッチングを行うことができ、エッチング時の反応生成物を完全に除去することができる。これにより、加工不良の要因となるチャネル部間のリーク電流を防止でき、加工精度の高いトランジスタを製造することができる。
【００１４】
請求項４記載の発明は、請求項３記載の薄膜トランジスタの製造方法において、例えば図１３に示すように、前記不純物半導体膜分割工程に用いられる第一のレジストは、前記各トランジスタの領域内のうち、ソース電極及びドレイン電極の下部に配置される電極形成領域（３６）の不純物半導体膜のみを覆うことを特徴とする。
【００１５】
請求項４記載の発明によれば、電極形成領域の不純物半導体膜が第一のレジストにより覆われるので、不純物半導体膜分割工程においては、トランジスタの領域のうち電極形成領域以外の不純物半導体膜が除去される。この場合、請求項３の不純物半導体膜の除去部だけの除去とは異なり、トランジスタ領域の端部の不純物半導体膜、すなわち、チャネル部を形成するのに無関係な不純物半導体膜を除去することができる。従って、トランジスタを駆動させた際のリーク電流を確実に防止でき、より確実に加工不良の少ないトランジスタを提供することができる。
【００１６】
請求項５記載の発明は、例えば図１４に示すように、チャネル部を形成する半導体膜の両端に積層されるソース電極及びドレイン電極と、前記チャネル部を形成する半導体膜を挟んで互いに対向して配置されるボトムゲート電極及びトップゲート電極とを備える薄膜トランジスタの製造方法であって、
絶縁性基板上に、パターニングされたボトムゲート電極と、ゲート絶縁膜と、半導体膜と、パターニングされたチャネル保護膜と、不純物半導体膜とが順次成膜された状態で、
前記不純物半導体膜が前記ソース電極及びドレイン電極の下部に配置されるように、前記半導体膜を残した状態で前記不純物半導体膜をパターニングする不純物膜パターニング工程が行われ、
該不純物膜パターニング工程の後に、該不純物膜パターニング工程で残された半導体膜及びパターニングされた不純物半導体膜を各トランジスタの領域内に残すように、前記残された半導体膜をパターニングする半導体膜パターニング工程が行われることを特徴とする。
【００１７】
請求項５記載の発明によれば、不純物膜パターニング工程では不純物半導体膜一膜だけが除去され、半導体膜パターニング工程では半導体膜一膜だけが除去される。従って、不純物膜パターニング工程においては、不純物半導体膜をパターニングする際に不純物半導体膜一膜だけのエッチング時間で足りるので、紫外線照射部への余計な時間分の紫外線が照射されることはなく、紫外線照射部に与えるダメージを低減することができる。
また、不純物膜パターニング工程及び半導体膜パターニング工程の両工程においてエッチングが行われる際に、半導体膜の下部に成膜されたゲート絶縁膜が露出された状態でエッチングが行われることはないので、このゲート絶縁膜に対するエッチングダメージを低減することができる。
【００１８】
請求項６記載の発明のように、前記不純物パターニング工程及び前記半導体膜パターニング工程はプラズマエッチングを含むようにすれば、紫外線のダメージ及びプラズマの電荷によるダメージがかかる時間をそれぞれ短期間にすることができ、薄膜トランジスタ特性を向上することができる。
請求項７記載の発明のように、フォトセンサとして、請求項１〜６のいずれか一つに記載の薄膜トランジスタの製造方法により製造された薄膜トランジスタを用いることによりフォトセンサ特性に優れたデバイスを提供することができる。
【００１９】
請求項８記載の発明のように、請求項７記載のフォトセンサを備える読取装置であってもよい。この読取装置は、前記フォトセンサをマトリクス状に配置して被検体を読み取るセンサ部と、該センサ部を駆動させるために駆動信号を送るドライバ回路部とを備えることを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。なお、本発明の読取装置は被検体を読み取る装置に関するものであるが、本実施の形態においては、この読取装置として、被験者の指紋を読み取る指紋読取装置に適用するものとして説明する。そして、この指紋読取装置（読取装置）は、装置内部に実際に指紋（被検体）を読み取るフォトセンサを備え、このフォトセンサには、以下の実施の形態に示す製造方法により製造されるダブルゲート型薄膜トランジスタが用いられる。
【００２１】
［第一の実施の形態］
図１に示すように、指紋読取装置Ａは、指紋を定義づける指先での隆起した凸部と凸部間に配置する線状の凹部とを光学的に読み取る装置であって、指先を所定の位置に保持する指先保持部Ｂと、指先の指紋を読み取るフォトセンサデバイスＣとを備えている。図２は、図１のＸ−Ｘ線断面図である。
【００２２】
指先保持部Ｂは、内周が指先にフィットするような形状に形成され、後述するフォトセンサデバイスＣのセンサやドライバ１１〜１３の半導体層を励起する励起光に対し不透明な部材であって、フォトセンサデバイスＣの表面に載置されるような状態で取り付けられている。
指先保持部Ｂにおいて、指先の腹が接触する部分には、指先Ｆの腹程度の大きさに開口された楕円形状の開口部１が形成されている。そして、開口部１の開口した部分に、フォトセンサデバイスＣの後述するフォトセンサ部が配置されるように、指先保持部ＢがフォトセンサデバイスＣ上に配置されて取り付けられている。
また、指先保持部Ｂは、導電性材料から構成されるとともに、指先保持部Ｂから連続した配線２を介して、接地されている。従って、被験者が指先を指先保持部Ｂに接触しても、指先に帯電した静電気によるフォトセンサデバイスＣの誤作動・損傷を防ぐことができる。
【００２３】
フォトセンサデバイスＣは、図１、２に示すように、透明絶縁性基板２０上に設けられた、光学的に指紋を読み取るフォトセンサ部１０（センサ部）と、指先保持部Ｂの下方に設けられた、該フォトセンサ部１０を駆動させる駆動信号を供給する各種ドライバ回路部（トップゲートドライバ１１，ボトムゲートドライバ１２，ドレインドライバ１３）と、バックライト３７及び導光板３２とを有する。
【００２４】
フォトセンサ部１０は、図１に示すように、前述した指先保持部Ｂの開口部１の開口した部分に露出した状態で、配置されている。
また、フォトセンサ部１０は、図１に示すように、マトリクス状に配置された複数のダブルゲート型薄膜トランジスタ１０ａ（以下、ＤＧ−ＴＦＴ１０ａという）により構成されている。
トップゲートドライバ１１，ボトムゲートドライバ１２，ドレインドライバ１３の上方には不透明な指先保持部Ｂが配置されているために、上方から照射される紫外線や各ドライバのトランジスタを励起する波長帯の光を含む外光が直接各ドライバ１１〜１３に入射されることを抑えるので、励起光による各ドライバ１１〜１３のトランジスタへの誤動作や、紫外線による劣化を防止することができる。
なお、このＤＧ−ＴＦＴ１０ａは、光学的に二次元画像（本実施形態に係る指紋読取装置においては被験者の指紋）を読み取るフォトセンサとしての機能を有するものである。
【００２５】
図４に示すように、各ＤＧ−ＴＦＴ１０ａは、ボトムゲート電極ＢＧと、ボトムゲート絶縁膜２２と、半導体膜２３と、チャネル保護膜２４ａ，２４ｂと、不純物半導体膜（以下、不純物膜という）２５ａ，２５ｂ，２６と、ソース電極Ｓ１，Ｓ２と、ドレイン電極Ｄと、トップゲート絶縁膜２９と、トップゲート電極ＴＧと、保護絶縁膜３１とを備える。
【００２６】
ボトムゲート電極ＢＧは、絶縁性基板２０上に形成されている。絶縁性基板２０は、可視光に対して透過性を有するとともに絶縁性を有し、ガラス等から構成される。ボトムゲート電極ＢＧ及び絶縁性基板２０を被覆するようにして、ボトムゲート絶縁膜２２が、ボトムゲート電極ＢＧ及び絶縁性基板２０上に設けられている。ボトムゲート電極ＢＧに対向するようにして、半導体膜２３がボトムゲート絶縁膜２２上に設けられている。この半導体膜２３はアモルファスシリコン又はポリシリコン等からなり、この半導体膜２３に対して可視光が入射されると、半導体膜２３には電子−正孔対が発生するようになっている。
【００２７】
半導体膜２３には、チャネル保護膜２４ａ，２４ｂが、互いに離れて並列に配設されている。不純物膜２５ａは半導体膜２３のチャネル長方向の一端部に設けられており、他端部に不純物膜２５ｂが設けられている。チャネル保護膜２４ａとチャネル保護膜２４ｂとの間において、不純物膜２６が半導体膜２３の中央上に設けられており、この不純物膜２６は不純物膜２５ａ、２５ｂから離れている。そして、不純物膜２５ａ，２５ｂ，２６及びチャネル保護膜２４ａ，２４ｂによって、半導体膜２３は覆われるようになっている。平面視して、不純物膜２５ａの一部はチャネル保護膜２４ａ上の一部に重なっており、不純物膜２５ｂはチャネル保護膜２４ｂ上の一部に重なっている。また、不純物膜２５ａ，２５ｂ，２６は、ｎ型の不純物イオンがドープされたアモルファスシリコンからなる。
【００２８】
不純物膜２５ａ上にソース電極Ｓ１が設けられており、不純物膜２５ｂ上にソース電極Ｓ２が設けられており、不純物膜２６上にドレイン電極Ｄが設けられている。平面視して、ソース電極Ｓ１はチャネル保護膜２４ａ上の一部に重なっており、ソース電極Ｓ２はチャネル保護膜２４ｂ上の一部に重なっており、ドレイン電極Ｄはチャネル保護膜２４ａ，２４ｂ上の一部に重なっている。また、ソース電極Ｓ１，Ｓ２、ドレイン電極Ｄは互いに離れている。トップゲート絶縁膜２９は、ボトムゲート絶縁膜２２、チャネル保護膜２４ａ，２４ｂ、ソース電極Ｓ１，Ｓ２及びドレイン電極Ｄを覆うように形成されている。トップゲート絶縁膜２９上には、半導体膜２３に対向配置されたトップゲート電極ＴＧが設けられている。トップゲート絶縁膜２９及びトップゲート電極ＴＧ上に、保護絶縁膜３１が設けられている。
【００２９】
以上のＤＧ−ＴＦＴ１０ａは、次のような第一及び第二のダブルゲート型フォトセンサが絶縁性基板２０上に並列に配置されてなる構成となっている。すなわち、第一のダブルゲート型フォトセンサは、半導体膜２３、チャネル保護膜２４ａ、ソース電極Ｓ１、ドレイン電極Ｄ、トップゲート絶縁膜２９及びトップゲート電極ＴＧで構成される光キャリア蓄積部と、半導体膜２３、ソース電極Ｓ１、ドレイン電極Ｄ、ボトムゲート絶縁膜２２及びボトムゲート電極ＢＧで構成されるＭＯＳトランジスタとを備えており、半導体膜２３は、光キャリア蓄積部の光生成領域及びＭＯＳトランジスタのチャネル領域として機能している。
一方、第二のダブルゲート型フォトセンサは、半導体膜２３、チャネル保護膜２４ｂ、ソース電極Ｓ２、ドレイン電極Ｄ、トップゲート絶縁膜２９及びトップゲート電極ＴＧで構成される光キャリア蓄積部と、半導体膜２３、ソース電極Ｓ２、ドレイン電極Ｄ、ボトムゲート絶縁膜２２、ボトムゲート電極ＢＧで構成されるＭＯＳトランジスタとを備えており、半導体膜２３は、光キャリア蓄積部の光生成領域及びＭＯＳトランジスタのチャネル領域として機能している。
【００３０】
上述したＤＧ−ＴＦＴ１０ａにおいては、図１及び図３に示すように、トップゲート電極ＴＧはトップゲートライン（以下、ＴＧＬという）に、ボトムゲート電極ＢＧはボトムゲートライン（以下、ＢＧＬという）に、ドレイン電極Ｄはドレインライン（以下、ＤＬという）に、ソース電極Ｓ１，Ｓ２は接地されたグラウンドライン（以下、ＧＬという）にそれぞれ接続されている。
【００３１】
なお、図１〜４において、チャネル保護膜２４ａ，２４ｂ、トップゲート絶縁膜２９、トップゲート電極ＴＧ上に設けられた保護絶縁膜３１は、窒化シリコン等の透光性の絶縁膜からなり、また、トップゲート電極ＴＧ及びＴＧＬはＩＴＯ（Indium-Tin-Oxide）等の透光性の導電性材料からなり、ともに可視光に対し高い透過率を示す。
一方、ソース電極Ｓ１，Ｓ２、ドレイン電極Ｄ、ボトムゲート電極ＢＧ及びＢＧＬは、クロム、クロム合金、アルミ、アルミ合金等から選択された可視光の透過を遮断する材質により構成されている。
なお、保護絶縁膜３１は、図１に示す指先支持部Ｂの開口部１から露出し、指先の凸部が接触する箇所となる。
【００３２】
また、図１及び４に示すように、絶縁性基板２０の下方には、平面形状の導光板３２及び該導光板３２の周囲に配置された蛍光管３７が設けられている。導光板３２は蛍光管３７が配置された側面及び上面を除き反射部材で覆われ、蛍光管３７は、コントローラ１４に従いＤＧ−ＴＦＴ１０ａが励起する波長域の光を導光板３２に照射する。
【００３３】
そして、フォトセンサ部１０は、指先保持部Ｂの開口部１及びその周辺にマトリクス状にＤＧ−ＴＦＴ１０ａが配置される状態になっている。
また、指紋照合時に帯電した指先が指先保持部Ｂに接触し保持されると、指先を介して放電されるとともに、指の容量による電圧変化又は電流変化をコントローラ１４が検知し、フォトセンス、すなわち指紋読取処理するためにバックライト３７を発光するとともに制御信号Ｔｃｎｔをトップゲートドライバ１１に、制御信号Ｂｃｎｔをボトムゲートドライバ１２に、制御信号Ｄｃｎｔをドレインドライバ１３に、送信する。コントローラ１４は、指特有のキャパシタによる電気的変位を読み取り制御信号Ｔｃｎｔ、制御信号Ｂｃｎｔ、制御信号Ｄｃｎｔを出力することが可能であるのみならず指以外の指とは異なるキャパシタの被検体が接触した場合の電気的変位を読み取り、被検体が指でないことを認証して制御信号Ｔｃｎｔ、制御信号Ｂｃｎｔ、制御信号Ｄｃｎｔを出力しないようにすることが可能である。
【００３４】
ここで、上述したＤＧ−ＴＦＴ１０ａの製造方法について、図５を参照するとともに、本発明の特徴的な製造過程を、特に中心にして詳細に説明する。なお、図４に示す各ＤＧ−ＴＦＴ１０ａは、ドレイン電極Ｄを共通の電極として、ドレイン電極Ｄの両側にソース電極Ｓ１，Ｓ２を配置した構造となっているが、本発明のＤＧ−ＴＦＴ１０ａの製造方法は、従来のＤＧ−ＴＦＴの製造方法にも適用できるので、以下の説明を簡単にするために、従来のＤＧ−ＴＦＴにおける製造方法を想定して説明する。また、以下の実施の形態（第二乃至第四の実施の形態）においても、従来のＤＧ−ＴＦＴにおける製造方法を想定した説明とする。
【００３５】
まず、ガラス等の絶縁性基板２０上に、ボトムゲート電極ＢＧとなる１００ｎｍ厚のクロム膜を成膜し、通常のフォトリソグラフィー法によりボトムゲート電極ＢＧを所定の形状に加工成形する。次に、ボトムゲート電極ＢＧを含む絶縁性基板２０を覆うように、窒化シリコン等の透光性の２５０ｎｍ厚の絶縁膜を成膜し、ボトムゲート絶縁膜２２を形成する。
【００３６】
続いて、５０ｎｍ厚の真性アモルファスシリコン半導体から構成され、光が入射されると電子−正孔対が生成される半導体膜２３、及び、チャネル部を形成する半導体膜２３を保護する１００ｎｍ厚のチャネル保護膜２４ａを順次成膜する。そして、フォトリソグラフィー法によりチャネル保護膜２４ａを所定の形状に加工成形する。
【００３７】
次に、所定形状に成膜されたチャネル保護膜２４ａ及び半導体膜２３上に、例えば燐イオン等の不純物をドープしたアモルファスシリコン半導体からなる２５ｎｍ厚の不純物膜２５ａを成膜する。なお、この状態においては、図５（ａ）に示すように、絶縁性基板２０上に、パターニングされたボトムゲート電極ＢＧと、ボトムゲート絶縁膜２２と、半導体膜２３と、パターニングされたチャネル保護膜２４ａと、不純物膜２５ａとが順次成膜された状態となっている。
【００３８】
そして、この状態で、半導体膜２３及び不純物膜２５ａを各ＤＧ−ＴＦＴ１０ａの領域内に残すようにパターニングするトランジスタ領域形成工程と、チャネル保護膜２４ａ上に成膜された不純物膜２５ａを、ソース電極及びドレイン電極のそれぞれの下部に配置されるように分割する不純物半導体膜分割工程とが別々に行われる。
【００３９】
すなわち、不純物半導体膜分割工程では、まず、図５（ａ），（ｂ）に示すように、不純物膜２５ａをソース電極側とドレイン電極側に分割するために、チャネル保護膜２４ａ上に成膜された不純物膜２５ａに、スリット状の除去部２７を露出するように除去部２７を除く不純物膜２５ａをレジストＲ１で覆う。次いで、プラズマエッチングにより、不純物膜２５ａの除去部２７を除去してチャネル保護膜２４ａ上の不純物膜２５ａの端面２５ｅを露出させる。このときの紫外線照射時間／露光量は、不純物膜２５ａを除去するのに必要な時間／露光量のみでよい。この後レジストＲ１を残した状態で酸素プラズマアッシングを行い、露出された不純物膜２５ａの端面２５ｅを酸化膜とする。これによってアモルファスシリコンのような不純物膜２５ａは、その後のプロセスで形成されるソース電極とドレイン電極となるメタルとの接触により変成して除去しにくいシリサイドになってしまうが、端面２５ｅでシリサイドが発生し成長すると電流リーク等の特性のばらつきの恐れがあるので、酸素プラズマアッシングにより不純物膜２５ａの端面２５ｅを酸化することでシリサイドとなることを防止することができる。その後、ウェットエッチングによりレジストＲ１を除去し、図５（ｃ），（ｄ）に示す状態とする。この状態においては、図５（ｄ）に示すように、チャネル保護膜２４ａの上部に配置されていた除去部が除去されて、チャネル保護膜２４ａがスリット状に表面に露出した状態となっている。
【００４０】
そして、上述の不純物半導体膜分割工程の後に、トランジスタ領域形成工程が行われる。トランジスタ領域形成工程では、まず、図５（ｅ）（ｆ）に示すように、半導体膜２３上に配置された不純物膜２５ａ及びチャネル保護膜２４ａのうち、略長方形状とされたトランジスタ領域２８（図５（ｆ）参照）内に残される部分を、レジストＲ２で覆う。その後、プラズマエッチングにより、トランジスタ領域２８以外の部分（レジストＲ２で覆われていない部分）の不純物膜２５ａ（不純物膜２６）及び半導体膜２３を除去する。この工程では、不純物膜２５ａ（不純物膜２６）及び半導体膜２３を除去するのに必要な時間／露光量だけ紫外線が照射されるが、パターニング後に残される不純物膜２５ａ（不純物膜２６）、チャネル保護膜２４ａ及びチャネル保護膜２４ａ下方の半導体膜２３は、レジストＲ２により覆われているので紫外線やプラズマで生じる電荷から保護されている。この後レジストＲ２を残した状態で酸素プラズマアッシングにより、露出された不純物膜２５ａ、２６の端面２５ｆ、２６ｆ及び半導体膜２３の端面２３ａを酸化膜とする。そして、第二のレジストＲ２を除去し、図５（ｇ），（ｈ）に示す状態とする。この状態においては、不純物膜２５ａがソース電極及びドレイン電極の下部に配置されるように分割された不純物膜２５ａ，２６とされ、この不純物膜２５ａ，２６間にスリット状にチャネル保護膜２４ａが露出した状態となっている。
【００４１】
なお、不純物半導体膜分割工程とトランジスタ領域形成工程との両過程で行われたプラズマエッチングに用いたガスは、ＳＦ6／Ｃ12／Ｈ2から構成される混合ガスであり、以下の実施の形態に示すプラズマエッチングに用いたガスもこれと同様である。
【００４２】
続いて、スパッタ法等により、可視光の透過を遮断するクロム、タングステン、アルミニウム等の導電膜を成膜する。そして、フォトリソグラフィー法，エッチング法により、この導電成膜を所定の形状に加工形成し、ソース電極Ｓ１及びドレイン電極Ｄを形成する。ソース電極Ｓ１及びドレイン電極Ｄは、不純物膜２５ａ及び不純物膜２６をそれぞれ覆っている。
その後、窒化シリコン等の透光性の絶縁膜からなるトップゲート絶縁膜２９を成膜し、さらに、このトップゲート絶縁膜２９上にＩＴＯ（Indium-Tin-Oxide）等の透明電極を成膜し、この透明電極を所定形状に加工形成し、トップゲート電極ＴＧを形成する。そして、トップゲート電極ＴＧを含むトップゲート絶縁膜２９上に保護絶縁膜３１を成膜する。
【００４３】
以上の工程により、指紋読取装置Ａのフォトセンサ部１０における各ＤＧ−ＴＦＴ１０ａが製造される。本実施の形態に係るＤＧ−ＴＦＴ１０ａの製造方法によれば、不純物半導体膜分割工程では不純物膜２５ａ一膜だけが除去され、トランジスタ領域形成工程では不純物膜２５ａ及び半導体膜２３の両膜が除去される。従って、不純物半導体膜分割工程とトランジスタ領域形成工程とを別々に行うことにより、両工程のそれぞれに要求されるエッチング時間／露光量に合わせて、成膜された不純物膜２５ａ又は半導体膜２３の除去を行うことができる。
【００４４】
すなわち、不純物半導体膜分割工程では、不純物膜２５ａの除去部２７一膜だけのエッチング時間／露光量で除去部２７を除去できるので、エッチングを必要最小限の時間／露光量で行うことができ、チャネル保護膜２４ａと半導体膜２３との界面及びその近傍の半導体膜２３（以下、紫外線照射部という、図５（ｃ）（ｇ）中の符号３５参照）への紫外線照射時間／露光量を最小のものとすることができる。なぜなら、トランジスタ領域形成工程でのエッチングのように、不純物膜２５ａ及び半導体膜２３の二膜のエッチングにかかる時間／露光量を、不純物半導体膜分割工程のエッチング時間／露光量とする必要がない、言い換えれば、一膜分のエッチング時間／露光量に二膜分の余計なエッチング時間／露光量を費やす必要がないからである。
一方、トランジスタ領域形成工程では、トランジスタ領域２８をレジストＲ２で覆った状態で、不純物膜２５ａ及び半導体膜２３の二膜について、不純物半導体膜分割工程に費やしたエッチング時間／露光量よりも充分な時間／露光量をかけてエッチングすることができる。この場合、紫外線照射部３５を含むトランジスタ領域２８は第二のレジストＲ２で覆われているので、紫外線照射部３５は紫外線照射から保護された状態となっている。以上のことより、紫外線照射部３５に与えるプラズマダメージを大幅に低減できる。
【００４５】
なお、上述の工程を経て製造されたＤＧ−ＴＦＴ１０ａは、指先の微細な凹凸により指紋を読み取る機能を有するフォトセンサに限定されて用いられるものではなく、印刷物や写真等の二次元画像を読み取る機能を有するフォトセンサにも広く適用できる。
【００４６】
次に、上述したＤＧ−ＴＦＴ１０ａに駆動信号を供給するドライバ回路部（トップゲートドライバ１１，ボトムゲートドライバ１２，ドレインドライバ１３）及び該ドライバ回路部を制御するコントローラ１４について説明する。
【００４７】
図１に示すように、トップゲートドライバ１１は、フォトセンサ部１０のＴＧＬに接続され、駆動信号を各ＴＧＬに順次選択的に出力するシフトレジスタであって、コントローラ１４から出力される制御信号群Ｔｃｎｔに応じて、複数のＴＧＬに適宜リセット電圧（＋２５〔Ｖ〕）又はキャリア蓄積電圧（−１５〔Ｖ〕）を印加するものである。なお、リセット電圧又はキャリア蓄積電圧は、各ＴＧＬを介して、フォトセンサ部１０の各ＤＧ−ＴＦＴ１０ａのトップゲート電極ＴＧに印加されるようになっている。
【００４８】
ボトムゲートドライバ１２は、フォトセンサ部１０のＢＧＬに接続され、駆動信号を各ＢＧＬに順次選択的に出力するシフトレジスタであって、コントローラ１４から出力される制御信号群Ｂｃｎｔに応じて複数のＢＧＬに適宜チャネル形成用電圧（＋１０〔Ｖ〕）又はチャネル非形成用電圧（±０〔Ｖ〕）を印加するものである。なお、チャネル形成用電圧又はチャネル非形成用電圧は、各ＢＧＬを介して、フォトセンサ部１０の各ＤＧ−ＴＦＴ１０ａのボトムゲート電極ＢＧに印加されるようになっている。
【００４９】
ドレインドライバ１３は、フォトセンサ部１０のＤＬに接続され、コントローラ１４から出力される制御信号群Ｄｃｎｔに応じて全てのＤＬに基準電圧（＋１０〔Ｖ〕）を印加することで、電荷をプリチャージさせる。なお、基準電圧は、ＤＬを介して、フォトセンサ部１０の各ＤＧ−ＴＦＴ１０ａのドレイン電極Ｄに印加されるようになっている。そして、ドレインドライバ１３は、プリチャージ後の所定期間において、各ＤＧ−ＴＦＴ１０ａでの入射された光量に応じて変位するＤＬ電圧又は各ＤＧ−ＴＦＴ１０ａのソース電極Ｓ１，Ｓ２−ドレイン電極Ｄ間を流れるドレイン電流を検知し、データ信号ＤＡＴＡとしてコントローラ１４に出力するものである。
【００５０】
コントローラ１４は、制御信号群Ｔｃｎｔ，Ｂｃｎｔによってそれぞれトップゲートドライバ１１，ボトムゲートドライバ１２を制御して、両ドライバから行毎に所定のタイミングで所定レベルの信号を出力させる。これにより、フォトセンサ部１０の各行のＤＧ−ＴＦＴ１０ａを、後述するように、順次リセット状態，フォトセンス状態，読み出し状態とさせる。コントローラ１４は、また、制御信号群Ｄｃｎｔにより、ドレインドライバ１３にＤＬの電位変化を読み出させ、データ信号ＤＡＴＡとして順次取り込んでいくものである。
【００５１】
次に、上述した各ドライバから駆動信号が入力された場合のフォトセンサ部１０を構成する各ＤＧ−ＴＦＴ１０ａの駆動原理について、図６（ａ）〜（ｆ）の模式図を参照して説明する。
【００５２】
ＤＧ−ＴＦＴ１０ａの半導体膜２３のチャネル形成領域は、不純物層２５ａ、２６間及び不純物層２５ｂ、２６間のブロック絶縁膜２４ａ，２４ｂの下に発生するため、チャネル長はブロック絶縁膜２４ａ，２４ｂのチャネル長方向の長さに等しい。したがって、図６（ａ）に示すように、ボトムゲート電極ＢＧに印加されている電圧が±０〔Ｖ〕であるときは、トップゲート電極ＴＧに印加されている電圧が＋２５〔Ｖ〕（リセット電圧）であっても、ソース電極Ｓ（図３及び図４に示すＳ１，Ｓ２），ドレイン電極Ｄの直下の半導体膜２３では、トップゲート電極ＴＧに印加されている電圧でなく、ソース、ドレイン電極Ｓ、Ｄの印加電圧に、より強く影響されるので半導体膜２３にはチャネル長方向に連続したｎチャネルが形成されず、ドレイン電極Ｄに＋１０〔Ｖ〕の電圧が印加されても、ドレイン電極Ｄとソース電極Ｓとの間に電流は流れない。また、この状態では、後述するように半導体膜２３及び半導体膜２３のチャネル領域直上のブロック絶縁膜２４ａ，２４ｂに蓄積された正孔が同じ極性のトップゲート電極ＴＧの電圧により反発し、吐出される。以下、この状態をリセット状態という。
【００５３】
図６（ｂ）に示すように、トップゲート電極ＴＧに印加されている電圧が−１５〔Ｖ〕であり、ボトムゲート電極ＢＧに印加されている電圧が±０〔Ｖ〕であるときは、半導体膜２３にはｎチャネルが形成されず、ドレイン電極Ｄに＋１０〔Ｖ〕の電圧が印加されても、ドレイン電極Ｄとソース電極Ｓとの間に電流は流れない。
【００５４】
このように、半導体膜２３のチャネル領域の両端とトップゲート電極ＴＧとの間にそれぞれドレイン電極Ｄとソース電極Ｓ１，Ｓ２が配置されているため、チャネル領域の両端は、ドレイン電極Ｄとソース電極Ｓとの電界に影響されるため、トップゲート電極ＴＧのみの電界では連続したチャネルを形成することができない。従って、ボトムゲート電極ＢＧに印加されている電圧が±０〔Ｖ〕（チャネル非形成用電圧）である場合には、トップゲート電極ＴＧに印加されている電圧の如何に関わらず、半導体膜２３にチャネルが形成されることはない。
【００５５】
図６（ｃ）に示すように、トップゲート電極ＴＧに印加されている電圧が＋２５〔Ｖ〕であり、ボトムゲート電極ＢＧに印加されている電圧が＋１０〔Ｖ〕（チャネル形成用電圧）であるときは、半導体膜２３のボトムゲート電極ＢＧ側にｎチャネルが形成される。これにより、半導体膜２３が低抵抗化し、ドレイン電極Ｄに＋１０〔Ｖ〕の電圧が印加されると、ドレイン電極Ｄとソース電極Ｓとの間に電流が流れる。
【００５６】
図６（ｄ）に示すように、後述するように半導体膜２３内に十分な量の正孔が蓄積されず、トップゲート電極ＴＧに印加されている電圧が−１５〔Ｖ〕であると、ボトムゲート電極ＢＧに印加されている電圧が＋１０〔Ｖ〕であっても、半導体膜２３の内部に空乏層が広がり、ｎチャネルがピンチオフされて、半導体膜２３が高抵抗化する。このため、ドレイン電極Ｄに＋１０〔Ｖ〕の電圧が印加されても、ドレイン電極Ｄとソース電極Ｓとの間に電流が流れない。以下、この状態を第１の読み出し状態という。
【００５７】
半導体膜２３には入射された励起光の光量に応じて電子−正孔対が生じる。このとき図６（ｅ）に示すように、トップゲート電極ＴＧに印加されている電圧が−１５〔Ｖ〕（キャリア蓄積電圧）であり、ボトムゲート電極ＢＧに印加されている電圧が±０〔Ｖ〕であると、電子−正孔対のうち正極性の正孔が半導体膜２３及び半導体膜２３のチャネル領域直上のブロック絶縁膜２４ａ，２４ｂに蓄積される。以下、上述したリセット状態となり、後述する読み出し状態となるまでにおけるこの状態をフォトセンス状態という。なお、こうしてトップゲート電極ＴＧの電界に応じて半導体膜２３内に蓄積された正孔は、リセット状態となるまで半導体膜２３から吐出されることはない。
【００５８】
図６（ｆ）に示すように、トップゲート電極ＴＧに印加されている電圧が−１５〔Ｖ〕であり、ボトムゲート電極ＢＧに印加されている電圧が＋１０〔Ｖ〕であっても、半導体膜２３内に正孔が蓄積されている場合には、蓄積されている正孔が負電圧の印加されているトップゲート電極ＴＧに引き寄せられて保持され、トップゲート電極ＴＧに印加されている負電圧が半導体膜２３に及ぼす影響を緩和する方向に働く。このため、半導体膜２３のボトムゲート電極ＢＧ側にｎチャネルが形成され、半導体膜２３が低抵抗化して、ドレイン電極Ｄに＋１０〔Ｖ〕の電圧が供給されると、ドレイン電極Ｄとソース電極Ｓとの間に電流が流れる。以下、この状態を第２の読み出し状態という。
【００５９】
そして、各ドライバから駆動信号が入力された場合のフォトセンスについて詳細に説明すると、フォトセンサ部１０を構成するＤＧ−ＴＦＴ１０ａは、トップゲート電極ＴＧに印加されている電圧が＋２５〔Ｖ〕で、ボトムゲート電極ＢＧに印加されている電圧が±０〔Ｖ〕であると、トップゲート電極ＴＧと半導体膜２３との間に配置される窒化シリコンからなるトップゲート絶縁膜２９と半導体膜２３とに蓄積されている正孔が吐出され、リセット状態（図６（ａ）参照）とされる。ＤＧ−ＴＦＴ１０ａは、ソース電極Ｓ１，Ｓ２とドレイン電極Ｄ間が±０〔Ｖ〕、トップゲート電極ＴＧに印加されている電圧が−１５〔Ｖ〕、ボトムゲート電極ＢＧに印加されている電圧が±０〔Ｖ〕の場合、半導体膜２３への光の入射によって発生した電子−正孔対のうちの正孔が、半導体膜２３及びトップゲート絶縁膜２９に蓄積されるフォトセンス状態（図６（ｅ）参照）となる。この所定期間に蓄積される正孔の量は光量に依存している。
【００６０】
図７に示すように、フォトセンス状態において、導光板３２を介してバックライトがＤＧ−ＴＦＴ１０ａに向け光を照射するが、このままではＤＧ−ＴＦＴ１０ａの半導体膜２３の下方に位置するボトムゲート電極ＢＧが遮光するので、半導体膜２３には充分なキャリアが生成されない。このとき、ＤＧ−ＴＦＴ１０ａ上方の保護絶縁膜３１上に指先Ｆを載置すると、指紋の紋様に沿った指先Ｆの凹部の直下にあたる半導体膜２３には、保護絶縁膜３１等で反射された光があまり入射されない（図７矢印Ｑ２参照）。
【００６１】
このように光の入射量が少なくて充分な量の正孔が半導体膜２３に蓄積されずに、トップゲート電極ＴＧに印加されている電圧が−１５〔Ｖ〕で、ボトムゲート電極ＢＧに印加されている電圧が＋１０〔Ｖ〕となると、トップゲート電極ＴＧの電界により半導体膜２３内に空乏層が広がり、ｎチャネルがピンチオフされ、半導体膜２３が高抵抗となる（図６（ｄ）参照）。
【００６２】
一方、フォトセンス状態において、指先Ｆの凸部の直下にあたるＤＧ−ＴＦＴ１０ａの半導体膜２３には、保護絶縁膜３１等で反射された光が入射される（図７矢印Ｑ１参照）とともに、充分な量の正孔が半導体膜２３内に蓄積された状態で、このような電圧が印加された場合は、蓄積されている正孔がトップゲートＴＧに引き寄せられて保持されることにより、この正孔の電荷がトップゲート電極ＴＧの電界を緩和するので、半導体膜２３のボトムゲート電極ＢＧ側にｎチャネルが形成され、半導体膜２３が低抵抗となる（図６（ｆ）参照）。これらの読み出し状態（すなわち、図６（ｄ），（ｆ）に示す第一及び第二の読み出し状態）における半導体膜２３の抵抗値の違いが、ＤＬの電位の変化となって現れる。そして、ドレインドライバ１３が、ＤＬの電位の変化を、データ信号ＤＡＴＡとしてコントローラ１４に出力し、フォトセンサ部１０における指先Ｆの指紋が読み取られるようになっている。
【００６３】
次に、上述したトップゲートドライバ１１及びボトムゲートドライバ１２（図１参照）について、詳細に説明する。なお、トップゲートドライバ１１及びボトムゲートドライバ１２は、図８に示すシフトレジスタが適用されたものである。フォトセンサ部１０に配設されたＤＧ−ＴＦＴ１０ａの行数（ＴＧＬ、ＢＧＬの数）をｎとすると、トップゲートドライバ１１及びボトムゲートドライバ１２は、図８に示すように、ゲート信号を出力するｎ個の段ＲＳ（１）〜ＲＳ（ｎ）と、段ＲＳ（ｎ）等を制御するためのダミー段ＲＳ（ｎ＋１）及びダミー段ＲＳ（ｎ＋２）とから構成される。なお、図８に示すシフトレジスタは、ｎが２以上の偶数である場合の構成を示すものである。また、段ＲＳ（１）は一段目、段ＲＳ（２）は二段目、…、段ＲＳ（ｎ）はｎ段目、段ＲＳ（ｎ＋１）はｎ＋１段目、段ＲＳ（ｎ＋２）はｎ＋２段目をそれぞれ示すものである。
【００６４】
一番目の段ＲＳ（１）には、コントローラ１４からのスタート信号Ｄｓｔが入力される。図８に示すシフトレジスタがトップゲートドライバ１１である場合、スタート信号Ｄｓｔのハイレベルは＋２５〔Ｖ〕であり、スタート信号Ｄｓｔのローレベルは−１５〔Ｖ〕である。一方、図８に示すシフトレジスタがボトムゲートドライバ１２である場合、スタート信号Ｄｓｔのハイレベルは＋１０〔Ｖ〕であり、スタート信号Ｄｓｔのローレベルは−１５〔Ｖ〕である。
【００６５】
また、二番目以降の段ＲＳ（２）〜段ＲＳ（ｎ）には、それぞれの前段ＲＳ（１）〜段ＲＳ（ｎ−１）からの出力信号ＯＵＴ（１）〜ＯＵＴ（ｎ−１）が入力信号として入力される。図８に示すシフトレジスタがトップゲートドライバ１１である場合、各段の出力信号ＯＵＴ（１）〜出力信号ＯＵＴ（ｎ）が、対応する１〜ｎ行目のＴＧＬに出力される。一方、図８に示すシフトレジスタがボトムゲートドライバ１２である場合、各段の出力信号ＯＵＴ（１）〜出力信号ＯＵＴ（ｎ）が、対応する１〜ｎ行目のＢＧＬに出力される。
【００６６】
さらに、段ＲＳ（ｎ＋２）以外の段ＲＳ（１）〜段ＲＳ（ｎ＋１）には、それぞれの後段ＲＳ（２）〜段ＲＳ（ｎ＋２）からの出力信号ＯＵＴ（２）〜ＯＵＴ（ｎ＋２）がリセット信号として入力される。段ＲＳ（ｎ＋２）には、コントローラ１４からのリセット信号Ｄｅｎｔが入力される。図８に示すシフトレジスタがトップゲートドライバ１１である場合、リセット信号Ｄｅｎｔのハイレベルは＋２５〔Ｖ〕であり、リセット信号Ｄｅｎｔのローレベルは−１５〔Ｖ〕である。一方、図８に示すシフトレジスタがボトムゲートドライバ１２である場合、リセット信号Ｄｅｎｔのハイレベルは＋１０〔Ｖ〕であり、リセット信号Ｄｅｎｔのローレベルは−１５〔Ｖ〕である。
【００６７】
各段ＲＳ（ｋ）（ｋは１〜ｎ＋２の任意の整数）には、コントローラ１４から基準電圧Ｖｓｓが印加される。図８に示すシフトレジスタがトップゲートドライバ１１である場合、基準電圧Ｖｓｓのレベルは−１５〔Ｖ〕である。一方、図８に示すシフトレジスタがボトムゲートドライバ１２である場合、基準電圧Ｖｓｓのレベルは±０〔Ｖ〕である。
また各段ＲＳ（ｋ）には、コントローラ１４から定電圧Ｖｄｄが印加される。図８に示すシフトレジスタがトップゲートドライバ１１である場合、定電圧Ｖｄｄのレベルは＋２５〔Ｖ〕である。一方、図８に示すシフトレジスタがボトムゲートドライバ１２である場合、定電圧Ｖｄｄのレベルは＋１０〔Ｖ〕である。
【００６８】
奇数番目の段ＲＳ（ｋ）には、コントローラ１４からのクロック信号ＣＫ１が入力される。また、偶数番目の段ＲＳ（ｋ）には、クロック信号ＣＫ２が入力される。クロック信号ＣＫ１，ＣＫ２はそれぞれ、シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互にハイレベルとなる。すなわち、一のタイムスロットのうちの所定の間クロック信号ＣＫ１がハイレベルとなった場合、そのタイムスロットの間ではクロック信号ＣＫ２がローレベルとなり、次のタイムスロットの間ではクロック信号ＣＫ１がローレベルであるとともに所定期間の間クロック信号ＣＫ２がハイレベルとなる。
【００６９】
図８に示すシフトレジスタがトップゲートドライバ１１である場合、クロック信号ＣＫ１，ＣＫ２は、ハイレベルが＋２５〔Ｖ〕、ローレベルが−１５〔Ｖ〕である。一方、図８に示すシフトレジスタがボトムゲートドライバ１２である場合、ハイレベルが＋１０〔Ｖ〕、ローレベルが±０〔Ｖ〕である。
【００７０】
そして、図８に示すように、トップゲートドライバ１１及びボトムゲートドライバ１２を構成する上述したシフトレジスタの各段ＲＳ（ｋ）は、基本構成として、六つのＴＦＴ４１〜４６を備えている。なお、ＴＦＴ４１〜４６は、いずれもｎチャネルＭＯＳ型の電界効果トランジスタであり、ゲート絶縁膜に窒化シリコンが用いられ、半導体層にアモルファスシリコンが用いられている。
【００７１】
図８及び図９に示すように、一番目の段ＲＳ（１）のゲート電極及びドレイン電極には、スタート信号Ｄｓｔが入力されている。一番目の段ＲＳ（１）以外の各段ＲＳ（ｋ）のＴＦＴ４１のゲート電極及びドレイン電極は、前段ＲＳ（ｋ−１）のＴＦＴ４５のソース電極に接続され、ＴＦＴ４１のソース電極は、ＴＦＴ４４のゲート電極、ＴＦＴ４２のドレイン電極及びＴＦＴ４３のゲート電極に接続されている。各段ＲＳ（ｋ）のＴＦＴ４１のソース電極、ＴＦＴ４４のゲート電極、ＴＦＴ４２のドレイン電極、ＴＦＴ４３のゲート電極に接続される配線には、この配線自体に関係するＴＦＴ４１〜４４の寄生容量やこの配線自体によって、電荷を蓄積するための容量Ｃａ（ｋ）が形成される。
【００７２】
ＴＦＴ４３のドレイン電極は、ＴＦＴ４６のソース電極及びＴＦＴ４５のゲート電極に接続され、ＴＦＴ４２のソース電極及びＴＦＴ４３のソース電極には基準電圧Ｖｓｓが印加されている。そして、ＴＦＴ４６のゲート電極及びドレイン電極には、定電圧Ｖｄｄが印加されている。
【００７３】
また、奇数段のＴＦＴ４４のドレイン電極にはクロック信号ＣＫ１が入力され、偶数段のＴＦＴ４４のドレイン電極にはクロック信号ＣＫ２が入力されている。各段のＴＦＴ４４のソース電極は、ＴＦＴ４５のドレイン電極に接続され、ＴＦＴ４５のソース電極には、基準電圧Ｖｓｓが印加されている。ＴＦＴ４２のゲート電極には、次段からの出力信号ＯＵＴ（ｋ＋１）が入力されている。
【００７４】
次に、各段ＲＳ（ｋ）に備えられているＴＦＴ４１〜４６の機能を説明する。
【００７５】
ＴＦＴ４１のゲート電極及びドレイン電極には、前段ＲＳ（ｋ−１）からの出力信号ＯＵＴ（ｋ−１）が入力されているか（この場合、ｋは２〜ｎ＋２）、或いは、コントローラ１４からスタート信号Ｄｓｔが入力されている（この場合、ｋは１）。出力信号ＯＵＴ（ｋ−１）又はスタート信号Ｄｓｔがハイレベルになった場合に、ＴＦＴ４１はオン状態となり、ドレイン電極からソース電極に電流が流れ、ＴＦＴ４１はハイレベルの出力信号ＯＵＴ（ｋ−１）またはスタート信号Ｄｓｔをソース電極に出力するようになっている。
ここで、ＴＦＴ４２がオフ状態である場合には、ＴＦＴ４１のソース電極から出力されたハイレベルの出力信号ＯＵＴ（ｋ−１）またはスタート信号Ｄｓｔにより、容量Ｃａ（ｋ）が蓄積されるようになっている。一方、出力信号ＯＵＴ（ｋ−１）又はスタート信号Ｄｓｔがローレベルになった場合に、ＴＦＴ４１はオフ状態となり、ＴＦＴ４１のドレイン電極〜ソース電極に電流が流れないようになっている。
【００７６】
ＴＦＴ４６のゲート電極及びドレイン電極には、定電圧Ｖｄｄが印加されている。これにより、ＴＦＴ４６は常にオン状態となっており、ＴＦＴ４６のドレイン電極〜ソース電極に電流が流れ、ＴＦＴ４６は略定電圧Ｖｄｄレベルの信号をソース電極に出力するようになっている。ＴＦＴ４６は、定電圧Ｖｄｄを分圧する負荷としての機能を有する。
【００７７】
ＴＦＴ４３は、容量Ｃａ（ｋ）に電荷が蓄積されていないときにオフ状態となり、ＴＦＴ４６から出力された定電圧Ｖｄｄレベルの信号によって容量Ｃｂ（ｋ）が蓄積するようになっている。一方、ＴＦＴ４３は、容量Ｃａ（ｋ）に電荷が蓄積されているときにオン状態となり、ＴＦＴ４３のドレイン電極〜ソース電極に電流が流れることにより、ＴＦＴ４３は容量Ｃｂ（ｋ）に蓄積された電荷を排出するようになっている。
【００７８】
ＴＦＴ４５は、容量Ｃｂ（ｋ）に電荷が蓄積されていないときにオフ状態となり、容量Ｃｂ（ｋ）に電荷が蓄積されているときにオン状態となる。ＴＦＴ４４は、容量Ｃａ（ｋ）に電荷が蓄積されているときにオン状態となり、容量Ｃａ（ｋ）に電荷が蓄積されていないときにオフ状態となる。従って、ＴＦＴ４５がオフ状態のときにはＴＦＴ４４はオン状態となり、ＴＦＴ４５がオン状態のときにはＴＦＴ４４はオフ状態となるようになっている。
【００７９】
ＴＦＴ４５のソース電極には、基準電圧Ｖｓｓが印加されている。オン状態となったＴＦＴ４５は、基準電圧Ｖｓｓレベル（ローレベル）の信号を、ドレイン電極から当該段ＲＳ（ｋ）の出力信号ＯＵＴ（ｋ）として出力するようになっている。オフ状態となったＴＦＴ４５は、ＴＦＴ４４のソース電極から出力された信号のレベルを当該段ＲＳ（ｋ）の出力信号ＯＵＴ（ｋ）として出力するようになっている。
【００８０】
ＴＦＴ４４のドレイン電極には、クロック信号ＣＫ１又はＣＫ２が入力されている。ＴＦＴ４４がオフ状態である場合には、ＴＦＴ４４は、ドレイン電極に入力されたクロック信号ＣＫ１又はＣＫ２の出力を遮断するようになっている。
ＴＦＴ４４がオン状態である場合に、ＴＦＴ４４は、ローレベルのクロック信号ＣＫ１又はＣＫ２をソース電極に出力するようになっている。ここで、ＴＦＴ４４がオン状態である場合には、ＴＦＴ４５がオフ状態であるから、ローレベルのクロック信号ＣＫ１又はＣＫ２が当該段ＲＳ（ｋ）の出力信号ＯＵＴ（ｋ）として出力される。
一方、ＴＦＴ４４がオン状態である場合に、ハイレベルのクロック信号ＣＫ１又はＣＫ２がドレイン電極に入力されると、ゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量に電荷が蓄積される。すなわち、ブートストラップ効果によって、容量Ｃａ（ｋ）の電位が上昇して、容量Ｃａ（ｋ）の電位がゲート飽和電圧にまで達すると、ＴＦＴ４４のソース−ドレイン電流が飽和するようになっている。これにより、オン状態のＴＦＴ４４は、ハイレベルのクロック信号ＣＫ１又はＣＫ２と略同電位となる信号を、ソース電極に出力するようになっている。ここで、ＴＦＴ４４がオン状態である場合には、ＴＦＴ４５がオフ状態であるから、ハイレベルのクロック信号ＣＫ１又はＣＫ２が、当該段ＲＳ（ｋ）の出力信号ＯＵＴ（ｋ）として出力される。
【００８１】
ＴＦＴ４２のゲート電極には、次の段ＲＳ（ｋ＋１）（この場合、ｋは１〜ｎ＋１）の出力信号ＯＵＴ（ｋ＋１）が入力される。ＴＦＴ４２は、ゲート電極に入力される出力信号ＯＵＴ（ｋ＋１）がハイレベルの場合にオン状態となり、容量Ｃａ（ｋ）に蓄積された電荷を排出するようになっている。
【００８２】
なお、ダミー段ＲＳ（ｎ＋２）のＴＦＴ４２においては、リセット信号Ｄｅｎｄが、コントローラ１４からＴＦＴ４２のゲート電極に入力されるが、次の走査での三番目の出力信号ＯＵＴ（３）を代用してもよい。
【００８３】
次に、上述したトップゲートドライバ１１及びボトムゲートドライバ１２の動作について図１０を参照して説明する。図中、１つのＴ分の期間が一選択期間である。なお、トップゲートドライバ１１とボトムゲートドライバ１２とは、実質的には信号の入力タイミングと基準電圧Ｖｓｓのレベルが異なり、これに合わせて出力信号の出力タイミングとレベルとが異なるだけなので、ボトムゲートドライバ１２については、トップゲートドライバ１１と異なる部分だけを説明することとする。
【００８４】
図１０に示すように、タイミングＴ０において、ハイレベル（＋２５〔Ｖ〕）のスタート信号Ｄｓｔがコントローラ１４から一番目の段ＲＳ（１）に入力される。スタート信号Ｄｓｔは、一水平期間が終了するタイミングＴ１までの所定期間においてハイレベルのままとなっている。
【００８５】
タイミングＴ０では、ＴＦＴ４１がオン状態となり、ＴＦＴ４１のドレイン電極に入力されたハイレベルの入力信号（スタート信号Ｄｓｔ）がソース電極から出力される。ＴＦＴ４２がオフ状態となっているため、ＴＦＴ４１のソース電極から出力されたハイレベルの入力信号によって、容量Ｃａ（１）に電荷が蓄積される。容量Ｃａ（１）に電荷が蓄積されることによって、容量Ｃａ（１）の電位が上昇し、ＴＦＴ４３，４４がそれぞれオン状態となる。そして、ハイレベルのスタート信号Ｄｓｔが入力されている期間はオン状態のＴＦＴ４４のドレイン電極にローレベル（−１５〔Ｖ〕）のクロック信号ＣＫ１が入力され、このローレベルのクロック信号ＣＫ１が当該段ＲＳ（１）の出力信号ＯＵＴ（１）として出力される。
【００８６】
タイミングＴ０後タイミングＴ１の前に、スタート信号Ｄｓｔがローレベルとなり、ＴＦＴ４３，４４がオフ状態となる。なお、この場合、容量Ｃａ（１）には電荷が蓄積されている。ＴＦＴ４４がオフ状態となることによって、ＴＦＴ４６のソース電極に定電圧Ｖｄｄレベル（＋２５〔Ｖ〕）の信号が出力され、容量Ｃｂ（１）に電荷が蓄積される。容量Ｃｂ（１）に電荷が蓄積されることによって、ＴＦＴ４５がオン状態となり、これにより、基準電圧Ｖｓｓレベル（−１５〔Ｖ〕）の信号が当該段ＲＳ（１）の出力信号ＯＵＴ（１）として出力される。
【００８７】
次に、タイミングＴ１でクロック信号ＣＫ１がハイレベル（＋２５〔Ｖ〕）になる。すると、ＴＦＴ４４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。すなわち、容量Ｃａ（１）がチャージアップされ、ブートストラップ効果によって容量Ｃａ（１）の電位がゲート飽和電圧に達すると、ＴＦＴ４４のドレイン電極とソース電極との間に流れる電流が飽和する。これにより、当該段ＲＳ（１）から出力される出力信号ＯＵＴ（１）は、クロック信号ＣＫ１と略同電位の＋２５〔Ｖ〕となり、ハイレベルである。なお、クロック信号ＣＫ１がハイレベルである期間は、ＴＦＴ４４の寄生容量がチャージアップされることにより、容量Ｃａ（１）の電位も略＋４５〔Ｖ〕にまで達する。
【００８８】
次に、タイミングＴ１後タイミングＴ２の前に、クロック信号ＣＫ１がローレベル（−１５〔Ｖ〕）になる。これにより、出力信号ＯＵＴ（１）のレベルも略−１５〔Ｖ〕となる。また、ＴＦＴ４４の寄生容量へチャージされた電荷が放出され、容量Ｃａ（１）の電位が低下する。
【００８９】
また、タイミングＴ１からＴ２までの所定期間、一番目の段ＲＳ（１）から出力されているハイレベルの出力信号ＯＵＴ（１）は、二番目の段ＲＳ（２）のＴＦＴ４１のゲート電極及びドレイン電極に入力されている。これにより、一番目の段ＲＳ（１）にハイレベルのスタート信号Ｄｓｔが入力された場合と同様に、二番目の段ＲＳ（２）の容量Ｃａ（２）に電荷が蓄積される。タイミングＴ１からＴ２までの一部の間、二番目の段ＲＳ（２）においては、ＴＦＴ４４がオン状態、ＴＦＴ４５がオフ状態となる。そして、ハイレベルの入力信号（出力信号ＯＵＴ（１））が入力されている期間は、オン状態のＴＦＴ４４のドレイン電極にローレベル（−１５〔Ｖ〕）のクロック信号ＣＫ２が入力され、このローレベルのクロック信号ＣＫ２が当該段ＲＳ（２）の出力信号ＯＵＴ（２）として出力される。
【００９０】
次に、タイミングＴ２になると、クロック信号ＣＫ２がハイレベル（＋２５〔Ｖ〕）になる。すると、段ＲＳ（２）のＴＦＴ４４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。すなわち、容量Ｃａ（２）がチャージアップされ、ブートストラップ効果によって容量Ｃａ（２）の電位がゲート飽和電圧に達すると、ＴＦＴ４４のドレイン電極とソース電極との間に流れる電流が飽和する。これにより、当該段ＲＳ（２）から出力される出力信号ＯＵＴ（２）は、クロック信号ＣＫ２と略同電位の＋２５〔Ｖ〕となり、ハイレベルである。なお、クロック信号ＣＫ２がハイレベルである期間は、ＴＦＴ４４の寄生容量がチャージアップされることにより、容量Ｃａ（２）の電位も略＋４５〔Ｖ〕にまで達する。
【００９１】
また、タイミングＴ２後タイミングＴ３前において、ハイレベルの出力信号ＯＵＴ（２）が、一番目の段ＲＳ（１）のＴＦＴ４２のゲート電極に入力される。これにより、段ＲＳ（１）の容量Ｃａ（１）の電位は基準電圧Ｖｓｓとなる。
【００９２】
次に、タイミングＴ２後タイミングＴ３の前に、クロック信号ＣＫ２がローレベル（−１５〔Ｖ〕）になる。これにより、出力信号ＯＵＴ（２）のレベルも略−１５〔Ｖ〕となる。また、ＴＦＴ４４の寄生容量へチャージされた電荷が放出され、容量Ｃａ（２）の電位が低下する。
【００９３】
以下同様に、次のタイミングＴ１までの間で、一走査期間Ｑ以内に、各段の出力信号ＯＵＴ（１）〜ＯＵＴ（ｎ）が順次ハイレベルとなる。すなわち、ハイレベルの出力信号の出力される段が順次次の段にシフトしていくようになっている。ハイレベルの出力信号ＯＵＴ（１）〜ＯＵＴ（ｎ）は、次段にシフトされても逓減することがない。そして、一走査期間Ｑ後に再びスタート信号Ｄｓｔがハイレベルとなり、以降の段ＲＳ（１）〜段ＲＳ（ｎ）で上述の動作が繰り返されるようになっている。
【００９４】
なお、ＴＧＬの最終段ＲＳ（ｎ）において、ハイレベルの出力信号ＯＵＴ（ｎ）が次段のダミーＲＳ（ｎ＋１）に出力された後も、容量Ｃａ（ｎ）の電位はハイレベルのままである。そして、ハイレベルの出力信号ＯＵＴ（ｎ）が次段ＲＳ（ｎ＋１）に出力されると、ダミー段ＲＳ（ｎ＋１）の出力信号ＯＵＴ（ｎ＋１）により、最終段ＲＳ（ｎ）のＴＦＴ４２がオン状態となり、容量Ｃａ（ｎ）の電位は基準電圧Ｖｓｓになる。同様に、ダミー段ＲＳ（ｎ＋２）の出力信号ＯＵＴ（ｎ＋２）により、ダミー段ＲＳ（ｎ＋１）のＴＦＴ４２がオン状態となり、容量Ｃａ（ｎ＋１）の電位は基準電圧Ｖｓｓになる。そして、ハイレベルのリセット信号Ｄｅｎｔがダミー段ＲＳ（ｎ＋２）のＴＦＴ４２に入力されることにより、ダミー段ＲＳ（ｎ＋２）の電位は、ハイレベルから基準電圧Ｖｓｓになる。
【００９５】
また、ボトムゲートドライバ１２の動作は、トップゲートドライバ１１の動作とほぼ同じであるが、コントローラ１４から入力されるクロック信号ＣＫ１，ＣＫ２のハイレベルが＋１０〔Ｖ〕であるため、各段ＲＳ（ｋ）（この場合、ｋは１〜ｎ）の出力信号ｏｕｔ（ｋ）のハイレベルはほぼ＋１０〔Ｖ〕であり、この際の容量Ｃａ（ｋ）のレベルは＋１８〔Ｖ〕程度である。ボトムゲートドライバ１２のクロック信号ＣＫ１，ＣＫ２がハイレベルとなっている期間は、トップゲートドライバ１１のクロック信号ＣＫ１，ＣＫ２がハイレベルとなっている期間より短い。
【００９６】
なお、上記のシフトレジスタを適用したトップゲートドライバ１１及びボトムゲートドライバ１２は、コントローラ１４からの制御信号群Ｔｃｎｔ，Ｂｃｎｔに従って、ＴＧＬ，ＢＧＬを順次選択して所定の電圧を印加するものである。この制御信号群Ｔｃｎｔ，Ｂｃｎｔに、上記したクロック信号ＣＫ１，ＣＫ２、スタート信号Ｄｓｔ、リセット信号Ｄｅｎｄ、定電圧Ｖｄｄ及び基準電圧Ｖｓｓが含まれる。
【００９７】
次に、指紋読取装置Ａにおいて、被験者の指紋を読み取る際の動作を説明する。
【００９８】
被験者は、まず、図１に示すように、指先が指先保持部Ｂにフィットするように、指先を指先保持部Ｂに接触させる。このとき、指先が電荷を帯びた状態でも、フォトセンサ部１０に接触する前に、指先保持部Ｂはアースに接続されているので、静電気によりフォトセンサデバイスＣが損傷したり、誤作動したりすることはない。
また指先が、指先保持部Ｂに接触すると、指のキャパシタが加わることにより指先保持部Ｂで変位する電圧又は電流をコントローラ１４が検知する。そして、コントローラ１４は、フォトセンスを開始するように制御信号群Ｔｃｎｔ，Ｂｃｎｔ，Ｄｃｎｔをそれぞれトップゲートドライバ１１、ボトムゲートドライバ１２，ドレインドライバ１３に供給するとともに、バックライト３７に発光信号を供給する。
これに応じてバックライト３７が発光し、トップゲートドライバ１１、ボトムゲートドライバ１２，ドレインドライバ１３は、フォトセンサ部１０の各ＤＧ−ＴＦＴ１０ａに適宜信号を出力し、行毎にフォトセンスする。
【００９９】
ここで、図７を参照して、フォトセンスについて説明すると、バックライト３７から照射される照射光は、ボトムゲート電極２１により、直接、半導体膜２３には入射されず、保護絶縁膜３１に向かって進行する。
指先Ｆの凸部は、保護絶縁膜３１に接触しており、指先Ｆに当たった照射光は乱反射し、凸部の直下に配置されたＤＧ−ＴＦＴ１０ａの半導体膜２３に入射され、半導体膜２３で光量に応じて電子−正孔対が生成される（図７矢印Ｑ１参照）。
一方、指先Ｆの凹部は、保護絶縁膜３１に接触していないので乱反射が起こらず、その直下のＤＧ−ＴＦＴ１０ａの半導体膜２３に、充分なキャリアが生成される程の光が入射されることはない（図７矢印Ｑ２参照）。
【０１００】
ＤＧ−ＴＦＴ１０ａは、生成された電子−正孔対のうちの正孔を、トップゲート電極ＴＧに印加されたキャリア蓄積電圧（−１５〔Ｖ〕）により、半導体膜２３及びトップゲート絶縁膜２９に蓄積させ、この正孔による電荷がキャリア蓄積電圧の影響を緩和させる。
一定時間経過後、ボトムゲート電極ＢＧの電位は、チャネル非形成電圧（０〔Ｖ〕）からチャネル形成電圧（＋１０〔Ｖ〕）に変わると、蓄積された正孔の量が多い程、言い換えると、入射された光の量が多い程、ＤＧ−ＴＦＴ１０ａでドレイン電流値が大きくなり、ＤＬの電位の変位も大きくなる。
そして、ドレインドライバ１３は、ＤＬの電位を行毎に読み取り、データ信号ＤＡＴＡに変換してコントローラ１４に出力し、その結果、被験者の指紋パターンが読み取られるようになっている。
【０１０１】
上述した指紋パターンを読み取る動作において、フォトセンサ部１０に備えられているＤＧ−ＴＦＴ１０ａの具体的な動作について、図１１（ａ）〜（ｉ）に示す模式図を参照して説明する。なお、以下の説明において、１Ｔの期間は、図１０に示す１Ｔ分の一選択期間と同じ長さを有するものとし、各タイミングは図１０に示すタイミングと同様である。また、説明を簡単にするため、フォトセンサ部１０に配置されているＤＧ−ＴＦＴ１０ａのうち、最初の三行のみを考えることとする。
【０１０２】
まず、タイミングＴ１からＴ２までの１Ｔの期間において、図１１（ａ）に示すように、トップゲートドライバ１１は、一行目のＴＧＬに＋２５〔Ｖ〕を印加し、二、三行目（他の全行）のＴＧＬに−１５〔Ｖ〕を印加する。すなわち、トップゲートドライバ１１の段ＲＳ（１）からハイレベルの出力信号が出力され、段ＲＳ（２），ＲＳ（３）からローレベルの出力信号が出力される。一方、ボトムゲートドライバ１２は、すべてのＢＧＬに０〔Ｖ〕を印加する。すなわち、ボトムゲートドライバ１２の段ＲＳ（１）〜ＲＳ（３）からローレベルの出力信号が出力される。この期間において、一行目のＤＧ−ＴＦＴ１０ａがリセット状態（図６（ａ）参照）となり、二、三行目のＤＧ−ＴＦＴ１０ａが前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【０１０３】
次に、タイミングＴ２からＴ３までの１Ｔの期間において、図１１（ｂ）に示すように、ハイレベルの出力信号がトップゲートドライバ１１の段ＲＳ（２）にシフトして、トップゲートドライバ１１は、二行目のＴＧＬに＋２５〔Ｖ〕を印加し、他のＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ１２は、すべてのＢＧＬに０〔Ｖ〕を印加する。この期間において、一行目のＤＧ−ＴＦＴ１０ａがフォトセンス状態（図６（ｅ）参照）となり、二行目のＤＧ−ＴＦＴ１０ａがリセット状態（図６（ａ）参照）となり、三行目のＤＧ−ＴＦＴ１０ａが前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【０１０４】
次に、タイミングＴ３からＴ４までの１Ｔの期間において、図１１（ｃ）に示すように、ハイレベルの出力信号がトップゲートドライバ１１の段ＲＳ（３）にシフトして、トップゲートドライバ４は、三行目のＴＧＬに＋２５〔Ｖ〕を印加し、他のＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ１２は、すべてのＢＧＬに０〔Ｖ〕を印加する。この期間において、一、二行目のＤＧ−ＴＦＴ１０ａがフォトセンス状態（図６（ｅ）参照）となり、三行目のＤＧ−ＴＦＴ１０ａがリセット状態（図６（ａ）参照）となる。
【０１０５】
次に、タイミングＴ４からＴ４．５までの０．５Ｔの期間において、図１１（ｄ）に示すように、トップゲートドライバ１１は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ１２は、すべてのＢＧＬに０〔Ｖ〕を印加する。また、ドレインドライバ１３は、すべてのＤＬに＋１０〔Ｖ〕を印加する。この期間において、すべての行のＤＧ−ＴＦＴ１０ａがフォトセンス状態（図６（ｅ）参照）となる。
【０１０６】
次に、タイミングＴ４．５からＴ５までの０．５Ｔの期間において、図１１（ｅ）に示すように、トップゲートドライバ１１は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ５は、一行目のＢＧＬに＋１０〔Ｖ〕を印加し、他のＢＧＬに０〔Ｖ〕を印加する。すなわち、ボトムゲートドライバ１２の段ＲＳ（１）からハイレベルの出力信号が出力され、段ＲＳ（２），ＲＳ（３）からローレベルの出力信号が出力される。この期間において、一行目のＤＧ−ＴＦＴ１０ａが第一または第二の読み出し状態（図６（ｄ）又は（ｆ）参照）となり、二、三行目のＤＧ−ＴＦＴ１０ａがフォトセンス状態（図６（ｅ）参照）のままとなる。
【０１０７】
ここで、一行目のＤＧ−ＴＦＴ１０ａでは、フォトセンス状態となっていたタイミングＴ２からＴ４．５までの期間で十分な光が半導体膜２３に照射されていると、第二の読み出し状態（図６（ｆ）参照）となって半導体膜２３内にｎチャネルが形成されるため、対応するＤＬ上の電荷がディスチャージされる。一方、タイミングＴ２からＴ４．５までの期間で十分な光が半導体膜２３に照射されていないと、第一の読み出し状態（図６（ｄ）参照）となって半導体膜２３内のｎチャネルがピンチオフされるため、対応するＤＬ上の電荷はディスチャージされない。ドレインドライバ１３は、タイミングＴ４．５からＴ５までの期間で各ＤＬ上の電位を読み出して、データ信号ＤＡＴＡに変換し、一行目のＤＧ−ＴＦＴ１０ａが検出したデータとしてコントローラ１４に供給する。
【０１０８】
次に、タイミングＴ５からＴ５．５までの０．５Ｔの期間において、図１１（ｆ）に示すように、トップゲートドライバ１１は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ１２は、すべてのＢＧＬに０〔Ｖ〕を印加する。また、ドレインドライバ１３は、すべてのＤＬに＋１０〔Ｖ〕を印加する。この期間において、一行目のＤＧ−ＴＦＴ１０ａが読み出しを終了した状態となり、二、三行目のＤＧ−ＴＦＴ１０ａがフォトセンス状態（図６（ｅ）参照）となる。なお、タイミングＴ５からＴ５．５の間では、ボトムゲートドライバ１２の段ＲＳ（１）のハイレベルの出力信号が段ＲＳ（２）に入力されるが、段ＲＳ（２）に入力されるクロック信号ＣＫ２がハイレベルになっていないため、二行目のＢＧＬが０〔Ｖ〕に印加されている。
【０１０９】
次に、タイミングＴ５．５からＴ６までの０．５Ｔの期間において、図１１（ｇ）に示すように、トップゲートドライバ１１は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ハイレベルの出力信号がボトムゲートドライバ１２の段ＲＳ（２）にシフトして、ボトムゲートドライバ１２は、二行目のＢＧＬに＋１０〔Ｖ〕を印加し、他のＢＧＬに０〔Ｖ〕を印加する。この期間において、一行目のＤＧ−ＴＦＴ１０ａが読み出しを終了した状態となり、二行目のＤＧ−ＴＦＴ１０ａが第一または第二の読み出し状態（図６（ｄ）または（ｆ）参照）となり、三行目のＤＧ−ＴＦＴ１０ａがフォトセンス状態（図６（ｅ）参照）となる。
【０１１０】
ここで、二行目のＤＧ−ＴＦＴ１０ａでは、フォトセンス状態となっていたタイミングＴ３からＴ５．５までの期間で十分な光が半導体膜２３に照射されていると、第二の読み出し状態（図６（ｆ）参照）となって半導体膜２３内にｎチャネルが形成されるため、対応するＤＬ上の電荷がディスチャージされる。一方、タイミングＴ３からＴ５．５までの期間で十分な光が半導体膜２３に照射されていないと、第一の読み出し状態（図６（ｄ）参照）となって半導体膜２３内のｎチャネルがピンチオフされるため、対応するＤＬ上の電荷はディスチャージされない。ドレインドライバ１３は、タイミングＴ５．５からＴ６までの期間で各ＤＬ上の電位を読み出して、データ信号ＤＡＴＡに変換し、二行目のＤＧ−ＴＦＴ１０ａが検出したデータとしてコントローラ１４に供給する。
【０１１１】
次に、タイミングＴ６からＴ６．５までの０．５Ｔの期間において、図１１（ｈ）に示すように、トップゲートドライバ１１は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ１２は、すべてのＢＧＬに０〔Ｖ〕を印加する。また、ドレインドライバ１３は、すべてのＤＬに＋１０〔Ｖ〕を印加する。この期間において、一、二行目のＤＧ−ＴＦＴ１０ａが読み出しを終了した状態となり、三行目のＤＧ−ＴＦＴ１０ａがフォトセンス状態（図６（ｅ）参照）となる。
【０１１２】
次に、タイミングＴ６．５からＴ７までの０．５Ｔの期間において、図１１（ｉ）に示すように、トップゲートドライバ１１は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ハイレベルの出力信号がボトムゲートドライバ１２の段ＲＳ（３）にシフトして、ボトムゲートドライバ１２は、三行目のＢＧＬに＋１０〔Ｖ〕を印加し、他のＢＧＬに０〔Ｖ〕を印加する。この期間において、一、二行目のＤＧ−ＴＦＴ１０ａが読み出しを終了した状態となり、三行目のＤＧ−ＴＦＴ１０ａが第一または第二の読み出し状態（図６（ｄ）または（ｆ）参照）となる。
【０１１３】
ここで、三行目のＤＧ−ＴＦＴ１０ａでは、フォトセンス状態となっていたタイミングＴ４からＴ６．５までの期間で十分な光が半導体膜２３に照射されていると、第二の読み出し状態（図６（ｆ）参照）となって半導体膜２３内にｎチャネルが形成されるため、対応するＤＬ上の電荷がディスチャージされる。一方、タイミングＴ４からＴ６．５までの期間で十分な光が半導体膜２３に照射されていないと、第一の読み出し状態（図６（ｄ）参照）となって半導体膜２３内のｎチャネルがピンチオフされるため、対応するＤＬ上の電荷はディスチャージされない。ドレインドライバ１３は、タイミングＴ６．５からＴ７までの期間で各ＤＬ上の電位を読み出して、データ信号ＤＡＴＡに変換し、三行目のＤＧ−ＴＦＴ１０ａが検出したデータとしてコントローラ１４に供給する。
【０１１４】
こうしてドレインドライバ１３から行毎に供給されたデータ信号ＤＡＴＡに対して、コントローラ１４が所定の処理を行うことで、被験者の指先Ｆの指紋パターンが読み取られるようになっている。
【０１１５】
［第二の実施の形態］
次に、本発明のＤＧ−ＴＦＴの製造方法の第二の実施の形態について、図１２を参照して説明する。なお、本実施の形態に係るＤＧ−ＴＦＴの構造は、第一の実施の形態で説明した構造と略同様であるので、同一の構成要素に同一の符号を付して詳細な説明を省略する。また、本実施の形態におけるＤＧ−ＴＦＴの製造方法に関して、第一の実施の形態で説明したＤＧ−ＴＦＴの製造方法と略同様であるので、特徴的な工程だけを中心に説明する。なお、後述する第三及び第四の実施の形態についても、同様に特徴的な工程だけを説明する。
【０１１６】
本実施の形態では、第一の実施の形態で説明した不純物半導体膜分割工程とトランジスタ領域形成工程において、トランジスタ領域形成工程が先に行われ、その後に、不純物半導体膜分割工程が行われることを特徴としている。
【０１１７】
具体的に説明すると、トランジスタ領域形成工程では、図１２（ａ），（ｂ）に示すように、絶縁性基板２０上に、パターニングされて所定の形状に加工形成されたボトムゲート電極ＢＧ，ボトムゲート絶縁膜２２，半導体膜２３，パターニングされて所定の形状に加工形成されたチャネル保護膜２４ａ，及び不純物膜２５ａが順次成膜された状態において、トランジスタ領域２８がレジストＲ２で覆われる。そして、プラズマエッチングにより、トランジスタ領域２８以外の（レジストＲ２で覆われていない）不純物膜２５ａ及び半導体膜２３が除去され、不純物膜２５ａの外側の端面２５ｆ及び半導体膜２３の外側の端面２３ａを露出させる。この工程では、不純物膜２５ａ及び半導体膜２３を除去するのに必要な時間／露光量だけ紫外線が照射されるが、パターニング後に残される不純物膜２５ａ、チャネル保護膜２４ａ及びチャネル保護膜２４ａ下方の半導体膜２３は、レジストＲ２により覆われているので紫外線から保護されている。そしてレジストＲ２を残した状態で酸素プラズマアッシングを行い、露出された不純物膜２５ａの端面２５ｆ及び半導体膜２３の端面２３ａを酸化膜とし、その後レジストＲ２が除去され、図１２（ｃ），（ｄ）に示す状態とされる。この状態においては、トランジスタ領域２８内に半導体膜２３，チャネル保護膜２４ａ及び不純物膜２５ａが、ボトムゲート絶縁膜２２上に除去されずに島状に残された状態とされている。
【０１１８】
上述のトランジスタ領域形成工程の後に、不純物半導体膜分割工程が行われる。不純物半導体膜分割工程では、図１２（ｅ），（ｆ）に示すように、半導体膜２３及びチャネル保護膜２４ａ上に成膜された不純物膜２５ａを、ソース電極側とドレイン電極側に分割するために、スリット状の除去部２７を設け、この除去部２７を除く部分がレジストＲ１で覆われる。そして、プラズマエッチングにより不純物膜２５ａの除去部２７が除去されるが、プラズマエッチングでの紫外線照射時間／露光量は不純物膜２５ａを除去するのに必要な時間／露光量のみでよい。次いでレジストＲ１を残した状態で酸素プラズマアッシングにより、露出された不純物膜２５ａ、２６の端面２５ｅ、２６ｅを酸化膜とする。その後ウェットエッチングにより、レジストＲ１が除去され、図１２（ｇ），（ｈ）に示す状態とされる。この状態においては、不純物膜２５ａがソース電極及びドレイン電極の下部に配置されるように分割された不純物膜２５ａ，２６とされ、この不純物膜２５ａ，２６間にスリット状にチャネル保護膜２４ａが露出した状態となっている。
【０１１９】
以上、第二の実施の形態に係るＤＧ−ＴＦＴの製造方法によれば、第一の実施の形態で説明した製造方法と同様に、不純物半導体膜分割工程とトランジスタ領域形成工程とが別々に行われるので紫外線照射部３５（図１２（ｅ），（ｇ）参照）に与えるプラズマダメージを大幅に低減することができる。
ここで、第一の実施の形態で説明した製造方法では、不純物半導体膜分割工程が先に行われ、その後にトランジスタ領域形成工程が行われるが、不純物半導体膜分割工程においてエッチング時間／露光量が短時間であった場合に、エッチング時の反応生成物が充分に除去されない状態で、この反応生成物が、レジストＲ１で覆われていない不純物膜２５ａの除去部２７の端部に付着して残る可能性がある。この場合に、完成されたＤＧ−ＴＦＴ１０ａを駆動させると、チャネル部間が完全に分離されないことにより、チャネル部間でリーク電流が流れ、ＤＧ−ＴＦＴ１０ａの加工不良を招く可能性がある。
しかしながら、本実施の形態に係る製造方法によれば、トランジスタ領域形成工程が先に行われ、その後に、不純物半導体膜分割工程が行われるので、トランジスタ領域形成工程において充分な時間／露光量のエッチングを行うことができ、エッチング時の反応生成物を充分に除去することができる。これにより、加工不良の要因となるチャネル部間のリーク電流を防止でき、加工精度の高いＤＧ−ＴＦＴ１０ａを製造することができる。
【０１２０】
［第三の実施の形態］
以下、本発明のＤＧ−ＴＦＴの製造方法の第三の実施の形態について、図１３を参照して説明する。本実施の形態においては、第二の実施の形態と同様に、トランジスタ領域形成工程の後に、不純物半導体膜分割工程が行われる。トランジスタ領域形成工程（図１３（ａ）〜図１３（ｄ）参照）は、第二の実施の形態で説明した工程（図１２（ａ）〜図１２（ｄ）参照）と同様である。ただしこの工程中で、露出された不純物膜２５ａの外側の端面２５ｆ及び半導体膜２３の外側の端面２３ａを酸化させる酸素プラズマアッシングを行わなくてもよい。
【０１２１】
そして、不純物半導体膜分割工程では、図１３（ｅ），（ｆ）に示すように、トランジスタ領域形成工程においてボトムゲート絶縁膜２２上に島状に残されたトランジスタ領域２８（図１３（ａ）〜（ｄ）参照）の不純物膜２５ａのうち、ソース電極及びドレイン電極に覆われる電極形成領域３６のみが、レジストＲ１ａ，Ｒ１ｂにより二箇所について覆われる。言い換えると、図１３（ａ）〜（ｄ）に示すトランジスタ領域２８の不純物膜２５ａは、平面視して略エ字状（図１３（ｆ）参照）に露出した部分が残されて、レジストＲ１ａ，Ｒ１ｂで覆われる。なお、電極形成領域３６は、長方形状の領域が二箇所について略平行に配列されているものであって、この電極形成領域３６上にソース電極及びドレイン電極が設けられるようになっている。
その後、プラズマエッチングにより、略エ字状に露出した不純物膜２５ａが除去されるが、プラズマエッチングでの紫外線照射時間／露光量は不純物膜２５ａを除去するのに必要な時間／露光量のみでよい。そしてレジストＲ１ａ，Ｒ１ｂを残した状態で酸素プラズマアッシングを行い、露出された不純物膜２５ａ、２６の端面２５ｅ、２５ｆ、２６ｅ、２６ｆ及び半導体膜２３の端面２３ａを酸化膜とする。次いでウェットエッチングにより、レジストＲ１ａ，Ｒ１ｂが除去され、図１３（ｇ），（ｈ）に示す状態とされる。この状態においては、不純物膜２５ａがソース電極及びドレイン電極の下部に配置されるように分割された不純物膜２５ａ，２６とされるとともに、チャネル保護膜２４ａが、この不純物膜２５ａ，２６の一端部側に重なり、平面視して略Ｉ字状（図１３（ｈ）参照）に露出した状態となっている。
【０１２２】
以上、第三の実施の形態に係るＤＧ−ＴＦＴの製造方法によれば、電極形成領域３６の不純物膜２５ａがレジストＲ１ａ，Ｒ１ｂにより覆われるので、不純物半導体膜分割工程においては、トランジスタ領域２８のうち電極形成領域３６以外の不純物膜２５ａが除去される。この場合、第一乃至第二の実施の形態で説明した不純物膜２５ａの除去部２７だけの除去とは異なり、トランジスタ領域２８の端部の不純物膜２５ａ、すなわち、チャネル部を形成するのに無関係な不純物膜２５ａ（図１３（ｆ）中、符号２５ｃ参照）を除去することができる。従って、ＤＧ−ＴＦＴ１０ａを駆動させた際のリーク電流を確実に防止でき、より確実に加工不良の少ないＤＧ−ＴＦＴ１０ａを提供することができる。
【０１２３】
［第四の実施の形態］
以下、本発明のＤＧ−ＴＦＴの製造方法の第四の実施の形態について、図１４を参照して説明する。本実施の形態では、まず、絶縁性基板２０上に、パターニングされたボトムゲート電極ＢＧと、ボトムゲート絶縁膜２２と、半導体膜２３と、パターニングされたチャネル保護膜２４ａと、不純物膜２５ａとが順次成膜された状態で、不純物膜２５ａがソース電極及びドレイン電極の下部に配置されるように、半導体膜２３を残した状態で不純物膜２５ａをパターニングする不純物膜パターニング工程が行われる。
【０１２４】
具体的に説明すると、不純物膜パターニング工程では、図１４（ａ），（ｂ）に示すように、成膜された不純物膜２５ａのうち、ソース電極とドレイン電極の下部に配置される電極形成領域３６の不純物膜２５ａが、レジストＲ３により覆われる。そして、プラズマエッチングにより、電極形成領域３６以外の（レジストＲ３で覆われていない）不純物膜２５ａだけを除去する。プラズマエッチングでの紫外線照射時間／露光量は不純物膜２５ａを除去するのに必要な時間／露光量のみでよい。そしてレジストＲ３を残した状態で酸素プラズマアッシングを行い、露出された不純物膜２５ａ、２６の端面２５ｅ、２５ｆ、２６ｅ、２６ｆを酸化膜とする。次いでウェットエッチングにより、レジストＲ３を除去し、図１４（ｃ），（ｄ）に示す状態とする。この状態においては、不純物膜２５ａがソース電極及びドレイン電極の下部に配置されるようにパターニングされて、電極形成領域３６に所定形状に加工形成された不純物膜２５ａ，２６とされるとともに、チャネル保護膜２４ａが、この不純物膜２５ａ，２６の一端部側に重なり、平面視して略Ｉ字状に露出した状態となっている。それ以外の領域については、半導体膜２３が露出した状態となっている。
【０１２５】
そして、不純物膜パターニング工程の後に、該不純物膜パターニング工程で残された半導体膜２３及びパターニングされた不純物膜２５ａ，２６をトランジスタ領域２８内に残すように、前記残された半導体膜２３をパターニングする半導体膜パターニング工程が行われる。この半導体膜パターニング工程では、図１４（ｅ），（ｆ）に示すように、電極形成領域３６を含むトランジスタ領域２８の不純物膜２５ａ，２６及びチャネル保護膜２４ａをレジストＲ４で覆う。その後、プラズマエッチングにより、トランジスタ領域２８以外の（レジストＲ４で覆われていない）半導体膜２３を除去する。この工程では、半導体膜２３を除去するのに必要な時間／露光量だけ紫外線が照射されるが、パターニング後に残される不純物膜２５ａ、２６、チャネル保護膜２４ａ及びチャネル保護膜２４ａ下方の半導体膜２３は、レジストＲ４により覆われているので紫外線から保護されている。そしてレジストＲ４を残した状態で酸素プラズマアッシングにより露出された不純物膜２５ａ、２６の端面２５ｆ、２６ｆ及び半導体膜２３の端面２３ａを酸化膜とし、ウェットエッチングによりレジストＲ４を除去し、図１４（ｇ），（ｈ）に示す状態とする。この状態においては、不純物膜２５ａ，２６は、不純物膜パターニング工程によりパターニングされた状態を保持しており、チャネル保護膜２４ａは、不純物膜２５ａ，２６の一端部側に重なり、平面視して略Ｉ字状に露出した状態となっている。
【０１２６】
以上、第四の実施の形態に係るＤＧ−ＴＦＴの製造方法によれば、不純物膜パターニング工程では不純物膜２５ａ一膜だけが除去され、半導体膜パターニング工程では半導体膜２３一膜だけが除去される。従って、不純物膜パターニング工程においては、不純物膜２５ａをパターニングする際に不純物膜２５ａ一膜だけのエッチング時間／露光量で足りるので、紫外線照射部３５への余計な時間／露光量分の紫外線が照射されることはなく、紫外線照射部３５に与えるプラズマダメージを低減することができる。
また、不純物膜パターニング工程及び半導体膜パターニング工程の両工程においてエッチングが行われる際に、半導体膜２３の下部に成膜されたボトムゲート絶縁膜２２が露出された状態でエッチングが行われることはないので、このボトムゲート絶縁膜２２に対するエッチングダメージを低減することができる。
【０１２７】
なお、上記各実施の形態では光学的なセンサに関する読取装置について説明したが、これに限らず指先の凹凸の差による容量の差により指紋を検知するセンサにおいても同様の効果をもたらすことができる。この場合、トップゲートドライバ１１、ボトムゲートドライバ１２，ドレインドライバ１３の代わりに、マトリクス状に設けられた複数の容量検出型センサからの電位を読み取る駆動回路が設けられればよい。
【０１２８】
本実施の形態では、指先保持部Ｂは接地されていたが、基準電位を接地電位とし、定期的に上及び／又は下に振れる微弱な波形信号が印加されるようにして、コントローラ１４が、指先の接触による波形信号の乱れを検知して、フォトセンスを開始するように制御信号群Ｔｃｎｔ，Ｂｃｎｔ，Ｄｃｎｔを出力するとともに、バックライト３７に発光信号を出力するようにしてもよい。
【０１２９】
本実施の形態に係る読取装置は、携帯電話等の情報端末、パーソナルコンピュータに付属して未登録者のアクセス制限するため、またドアや出入り口に配置することで予め登録されていない者の侵入防止を行うため、の個人認証デバイスに適用することができる。
【０１３０】
【発明の効果】
本発明によれば、不純物半導体膜分割工程とトランジスタ領域形成工程が別々に行われるので、チャネル保護膜と半導体膜との界面及びその近傍の半導体膜に与える不必要なプラズマダメージを防ぐことができる。また、不純物膜パターニング工程と半導体膜パターニング工程とを別々に行うことにより、半導体膜の下に成膜されたボトムゲート絶縁膜へのエッチングダメージを低減することができる。
【図面の簡単な説明】
【図１】本実施の形態に係る指紋読取装置のフォトセンサデバイスの回路構成を示す図である。
【図２】図１におけるＸ−Ｘ断面を示す断面図である。
【図３】前記指紋読取装置に設けられたフォトセンサ部のダブルゲート型薄膜トランジスタの具体的な態様を示す平面図である。
【図４】前記ダブルゲート型薄膜トランジスタの具体的な態様を示す図であり、図３におけるＹ−Ｙ断面を示す断面図である。
【図５】第一の実施の形態に係るダブルゲート型薄膜トランジスタの製造方法を説明するための（ａ），（ｃ），（ｅ），（ｇ）断面図、（ｂ），（ｄ），（ｆ），（ｈ）平面図である。
【図６】前記フォトセンサ部を構成するダブルゲート型薄膜トランジスタの駆動原理を説明するための模式図である。
【図７】前記指紋読取装置において、指先の凹凸をフォトセンスする場合を説明するための図である。
【図８】本実施の形態に係るドライバ回路部を構成するトップゲートドライバ又はボトムゲートドライバの全体構成を示す図である。
【図９】前記トップゲートドライバ又はボトムゲートドライバの各段の回路構成を示す図である。
【図１０】前記トップゲートドライバ又はボトムゲートドライバの動作を示すタイミングチャートである。
【図１１】前記指紋読取装置において、被験者の指紋読取動作を説明するための模式図である。
【図１２】第二の実施の形態に係るダブルゲート型薄膜トランジスタの製造方法を説明するための（ａ），（ｃ），（ｅ），（ｇ）断面図、（ｂ），（ｄ），（ｆ），（ｈ）平面図である。
【図１３】第三の実施の形態に係るダブルゲート型薄膜トランジスタの製造方法を説明するための（ａ），（ｃ），（ｅ），（ｇ）断面図、（ｂ），（ｄ），（ｆ），（ｈ）平面図である。
【図１４】第四の実施の形態に係るダブルゲート型薄膜トランジスタの製造方法を説明するための（ａ），（ｃ），（ｅ），（ｇ）断面図、（ｂ），（ｄ），（ｆ），（ｈ）平面図である。
【図１５】従来のダブルゲート型薄膜トランジスタの積層構造を示す断面図である。
【図１６】従来のダブルゲート型薄膜トランジスタの製造方法を説明するための（ａ），（ｃ），（ｅ）断面図、（ｂ），（ｄ），（ｆ）平面図である。
【符号の説明】
ＤＧ−ＴＦＴ    ダブルゲート型薄膜トランジスタ
Ａ      指紋読取装置（読取装置）
Ｂ      指先保持部
Ｃ      フォトセンサデバイス
Ｓ      ソース電極
Ｄ      ドレイン電極
ＴＧ    トップゲート電極
ＢＧ    ボトムゲート電極
Ｒ１    レジスト（第一のレジスト）
Ｒ２    レジスト（第二のレジスト）
１０    フォトセンサ部（センサ部）
２０    絶縁性基板
２２    ボトムゲート絶縁膜（ゲート絶縁膜）
２３    半導体膜
２４ａ（２４ｂ）    チャネル保護膜
２５ａ（２５ｂ）    不純物半導体膜
２７    除去部
２８    トランジスタ領域（各トランジスタの領域）
３６    電極形成領域
【図１】
0004207406.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004207406.tif 000009
【図９】
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【図１０】
0004207406.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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