(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された下部電極と、窒化シリコンからなり、該下部電極から前記半導体基板にかけての表面に形成された容量絶縁膜と、該容量絶縁膜上に形成された上部電極とからなるキャパシタを有する半導体装置を製造する方法であって、
アンモニア（ＮＨ3）からなる第１の反応ガスと、ジクロルシラン（ＳｉＨ2Ｃｌ2）からなる第２の反応ガスとを供給して前記容量絶縁膜を形成する容量絶縁膜形成処理を実行する前に、前記第１の反応ガスと、モノシラン（ＳｉＨ4）からなる第３の反応ガスとを供給して前記下部電極及び前記半導体基板の表面に前記容量絶縁膜の核を形成する核形成処理を実行することを特徴とする製造方法。
【請求項２】
前記核形成処理は、前記絶縁膜形成処理を実行するときの温度以下の温度で実行することを特徴とする請求項１記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にキャパシタの構造及びその製造方法に特徴を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭの単位セルには各々キャパシタが形成されている。このキャパシタはマトリックス状に配置されており、外部から供給されたアドレス情報に基づいて所定位置のキャパシタが選択され、選択されたキャパシタには書き込み制御系によって電荷に変換された情報が供給される。
【０００３】
図２は単位セルの断面構造を示している。同図中に示すように、この単位セルＳｉ基板１上に素子分離領域（フィールド酸化膜）２、トランジスタ３、データ引き出し線（ビットライン）４、ＢＰＳＧ（Boron-doped Phospho-Silicate Glass：ホウ素−リンケイ酸ガラス）膜６を形成した後に、Ｃｓキャパシタ５を形成するＣＯＢ（Capacitor Over the Bitline）構造を有する。
【０００４】
このような構造のＣｓキャパシタを有するＤＲＡＭを形成するためには、まず、ＢＰＳＧ膜６上に、微細加工技術により、基板１に達するビットセルコンタクト（孔部）６６を形成し、このビットセルコンタクト６６からＢＰＳＧ膜６の表面にかけてＣｓ下部電極（ストレージノード）７を形成する。
【０００５】
次に、Ｃｓ下部電極７上の自然酸化膜を除去し、この上にＬＰＣＶＤ法により５〜８ｎｍ程度の厚さのＳｉ3 Ｎ4 膜８を形成する。この後、ヒーリング酸化を施し、電極材料の層を形成した後、電極材料の層とＳｉ3 Ｎ4 膜８を選択エッチングしてＣｓ上部電極（セルプレート）９を形成する。
【０００６】
キャパシタの絶縁膜となるＳｉ3 Ｎ4 膜８は、図３に示すようなフローに従って堆積される。この膜成長処理は、温度６５０〜７００℃、形成圧力０．２Ｔｏｒｒ、ＮＨ3 ／ＳｉＨ2 Ｃｌ2 ＝１００〜３００／１０〜５００ｓｃｃｍの条件下で行なわれることが多い。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述のようなＳｉ3 Ｎ4 膜８の形成方法によって形成されたＳｉ3 Ｎ4 膜８は、ＮＨ3 とＳｉＨ2 Ｃｌ2 の熱反応によって生成されるＳｉ3 Ｎ4 の堆積速度が膜生成面の物質に依存するため、膜厚がＣｓ下部電極７（通常はＰｏｌｙＳｉ等）上とＢＰＳＧ６上とで異なり、ＢＰＳＧ６上では約１５Å程度薄くなる。このような状況下でＣｓ容量を確保するために、Ｃｓ下部電極７上のＳｉ3 Ｎ4 膜８を薄くしようとすると、ヒーリング酸化時に耐酸化性を失ってしまう。その結果、仮想のＳｉ基板、トランジスタのゲート電極までもが異常酸化してしまい、半導体素子の所望の特性が得られなくなる。
【０００８】
微細化が進んでストレージノードの面積が小さくなると、必要なＣｓ容量を得るためにはＳｉ3 Ｎ4 膜の膜厚を薄くするしか方法が無くなってくるが、上述のような問題は、半導体素子の小型化に大きな障害となっている。
【０００９】
本発明は、上述のような問題点に鑑みてなされたものであり、半導体素子の小型化に寄与することができる半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、半導体基板上に形成された下部電極と、窒化シリコンからなり、該下部電極から前記半導体基板にかけての表面に形成された容量絶縁膜と、該容量絶縁膜上に形成された上部電極とからなるキャパシタを有する半導体装置を製造する方法であって、
アンモニア（ＮＨ3）からなる第１の反応ガスと、ジクロルシラン（ＳｉＨ2Ｃｌ2）からなる第２の反応ガスとを供給して前記容量絶縁膜を形成する容量絶縁膜形成処理を実行する前に、前記第１の反応ガスと、モノシラン（ＳｉＨ4）からなる第３の反応ガスとを供給して前記下部電極及び前記半導体基板の表面に前記容量絶縁膜の核を形成する核形成処理を実行する。
【００１４】
【発明の実施の形態】
第１の実施形態
第１の実施形態は本発明に係る半導体装置の製造方法をＤＲＡＭの製造方法に適用したものである。
【００１５】
図２はこの実施形態で製造するＤＲＡＭが備える単位セルの断面構造を示している。同図中に示すように、この単位セルは、Ｓｉ基板１上に形成された素子分離領域（フィールド酸化膜）２、トランジスタ３、データ引き出し線（ビットライン）４、Ｃｓキャパシタ５等からなる。
【００１６】
このような構造のセルを製造するためには、Ｓｉ基板１上に素子分離領域２を形成し、トランジスタ３、データ引き出し線４、ＢＰＳＧ（Boron-doped Phospho-Silicate Glass：ホウ素−リンケイ酸ガラス）膜６を形成した後、基板１に達するビットセルコンタクト（孔）６６を形成した後、Ｃｓキャパシタ５を形成する。
【００１７】
Ｃｓキャパシタ５を形成する工程では、まず、選択エッチングによりＢＰＳＧ膜６上にビットセルコンタクト６６を開孔し、このビットセルコンタクト６６からＢＰＳＧ膜６の表面にかけて電極材料（ポリシリコン等）の層を形成し、これを選択エッチングしてＣｓ下部電極（ストレージノード）７のパターンを形成する。
【００１８】
次に、フッ酸（ＨＦ）による洗浄等によりＣｓ下部電極７上の自然酸化膜を除去し、この上にＬＰＣＶＤ法により５〜８ｎｍ程度の厚さのＳｉ3 Ｎ4 膜８を形成する。この後、ヒーリング酸化を施し、電極材料の層を形成した後、電極材料の層とＳｉ3 Ｎ4 膜８を選択エッチングしてＣｓ上部電極（セルプレート）９を形成する。
【００１９】
キャパシタの絶縁膜となるＳｉ3 Ｎ4 膜８の形成では、まず、Ｃｓ下部電極７の形成まで終了したＳｉ基板１を反応容器中に挿入（ロード）し、図１中のステップＳ１においてＮＨ3 ガス１００〜３００ｓｃｃｍを供給し、温度を上げる。次に、ステップＳ２においてＳｉＨ4 ガス５〜５０ｓｃｃｍを供給する。このガスを供給することにより、ＳｉＨ4 とＮＨ3 の反応によって、Ｃｓ下部電極７とＢＰＳＧ膜６の表面にＳｉ3 Ｎ4 の核が形成される。この核の形成は表面の物質によらず一定の速度で行われる（下地依存性がない）。なお、このＳｉＨ4 ガスの供給は、次のステップＳ３において形成されるＳｉ3 Ｎ4 の核を形成するだけで足りるため、極めて短い（数秒〜１分程度）時間で足りる。最後にステップＳ３においてＳｉＨ2 Ｃｌ2 ガスを供給し、ＮＨ3 とＳｉＨ2 Ｃｌ2 の熱反応でＳｉ3 Ｎ4 膜８を成長させた後、Ｓｉ基板１を反応容器から取り出す（アンロード）。
【００２０】
図４はこのＳｉ3 Ｎ4 膜８の形成におけるガス種と（ガス）温度の一例を時間軸で示したものである。ステップＳ１では、反応容器Ｓｉに基板１を導入した際の４００℃から６５０〜７００℃に温度を上昇させている。ステップＳ２では、温度を図４中に実線で示すように６５０〜７００℃に保ってもよいし、ＳｉＨ4 ガスの熱分解を避け、制御性を向上させるために、同図中に破線で示すように４００℃程度まで温度を下げてもよい。
【００２１】
また、ステップＳ３の処理は温度を、例えば６５０〜７００℃に保って行なう。このため、ステップＳ２において温度を４００℃まで低下させた場合には、図４中に破線で示すように、再加熱が必要である。このステップＳ３では、例えば形成圧力０．２Ｔｏｒｒ、ＮＨ3 ／ＳｉＨ2 Ｃｌ2 ＝１００〜３００／１０〜５００ｓｃｃｍの条件下でＳｉ3 Ｎ4 膜を成長させる。
【００２２】
このステップＳ３における処理（デポジション処理）は、物質によってその表面に形成される膜の成長（堆積）速度が異なる下地依存性があるため、従来のようにステップＳ２の処理を行なわず、ステップＳ１の処理に続いてステップＳ３の処理を実行した場合、形成されるＳｉ3 Ｎ4 膜８は、Ｃｓ下部電極７上の膜厚がＢＰＳＧ膜６上の膜厚より、例えば１５Å程度も厚くなってしまう。
【００２３】
キャパシタの容量はＳ（電極面積）／ｄ（電極間距離）によって決まるため、Ｓｉ3 Ｎ4 膜８の膜厚を薄くすれば同一面積でより容量の大きいキャパシタを形成することができる。
【００２４】
Ｃｓキャパシタの製造においては、Ｓｉ3 Ｎ4 膜を形成した後、上述のようにヒーリング酸化を実行する。この酸化がＳｉ3 Ｎ4 膜の下まで及ばないためには、Ｓｉ3 Ｎ4 膜の厚さが限界の厚さ（ｄlim ）以上である必要がある。
【００２５】
従来では、Ｓｉ3 Ｎ4 膜８の膜厚がＣｓ下部電極７上とＢＰＳＧ膜６上で異なる。このため、Ｓｉ3 Ｎ4 膜８の最も薄い部分（ＢＰＳＧ膜６上）の膜厚がｄlim 以下とならないようにすると、Ｃｓ下部電極７上のＳｉ3 Ｎ4 膜８の膜厚はこれより１５Å程度厚くなってしまい、これによってＣｓキャパシタの容量が低下してしまう。
【００２６】
これに対し、上述の図１及び図４に示す方法では、上述のステップＳ２においてＣｓ上部電極７とＢＰＳＧ膜６の表面にＳｉ3 Ｎ4 の核を形成しているため、ステップＳ３のデポジション処理におけるＳｉ3 Ｎ4 膜の成長速度が均一化され、形成されるＳｉ3 Ｎ4 膜８の厚さを均一にすることができる。従って、このＳｉ3 Ｎ4 膜８の膜厚を耐酸化性ぎりぎりの厚さ（ｄlim ）まで薄くした場合、Ｃｓ下部電極７上で１５Å程度の薄膜化が可能である。
【００２７】
この第１の実施形態では、上述のようにステップＳ３における下地依存性のある通常のデポジション処理を実行する前に、ステップＳ２において下地依存性のない核形成処理を行なっているため、膜厚が均一なＳｉ3 Ｎ4 膜８を形成することができる。このため、Ｓｉ3 Ｎ4 膜８の厚さを従来に比して薄くすることができ、同一面積のＣｓキャパシタの容量を増加させることができる。従って、従来と同容量のＣｓキャパシタをより少ない面積で実現することができ、半導体装置の高密度化に寄与することができる。
【００２８】
第２の実施形態
上述の第１の実施形態に係る半導体装置の製造方法では、上述の核形成処理を行なうことにより、均一な膜厚のＳｉ3 Ｎ4 膜８を形成していたが、本発明の第２の実施形態に係る半導体装置の製造方法では、ＳｉＨ2 Ｃｌ2 ガスを単独で供給してＣｓ下部電極７及びＢＰＳＧ膜６の表面にポリシリコン乃至非晶質シリコン（ａ−Ｓｉ：アモルファスシリコン）を形成した後、Ｓｉ3 Ｎ4 膜８を形成することにより膜厚の均一化を図っている。
【００２９】
具体的には、まず、Ｃｓ下部電極７のパターニング及び自然酸化膜のエッチングまで終了したＳｉ基板１を反応容器中に挿入（ロード）し、図５中のステップＳ１１において、ＳｉＨ2 Ｃｌ2 ガス１０〜５００ｓｃｃｍを供給する。これにより、Ｃｓ下部電極７及びＢＰＳＧ膜６の表面にポリシリコン乃至非晶質シリコンが形成される。
【００３０】
この後、ステップＳ１２において、ＮＨ3 ガスを供給し、温度を上げると、ＮＨ3 とＳｉＨ2 Ｃｌ2 の熱反応で、ポリシリコン乃至非晶質シリコン上にＳｉ3 Ｎ4 膜８が堆積する。
【００３１】
図６はこのＳｉ3 Ｎ4 膜８の形成におけるガス種と温度を時間軸で表わしている。ステップＳ１１におけるポリシリコン乃至非晶質シリコンの層はできるだけ薄いことが望ましいので、この処理は、低温（４００〜６５０℃）で短時間（数秒から１分程度）に行なわれる。このステップで形成されるポリシリコン乃至非晶質シリコンの膜厚は、実現可能（膜厚を制御可能）なレベルで１０Å程度以上である。
【００３２】
また、ステップＳ１２の処理は高温（例えば６５０℃）で行なわれるが、加熱のタイミングは、図６中に実線あるいは破線Ａで示すように、ポリシリコン乃至非晶質シリコンの形成を行なっている途中であってもよく、あるいは同図中の破線ＢのようにＮＨ3 の供給を開始してからでもよい。
【００３３】
この第２の実施形態では、上述のようにステップＳ１２における下地依存性のある通常のデポジション処理を実行する前に、ステップＳ１１においてＣｓ下部電極７及びＢＰＳＧ膜６の表面にポリシリコン乃至非晶質シリコンを形成する。このため、ステップＳ１２において均一な膜厚のＳｉ3 Ｎ4 膜８を形成することができる。従って、上述の第１の実施形態と同様に、Ｓｉ3 Ｎ4 膜８の厚さを限界まで薄くすることができ、Ｃｓキャパシタの単位面積当たりの容量の増加に寄与することができる。
【００３４】
また、この第２の実施形態では、第１の実施形態に比して使用するガスの種類が少ないため、Ｓｉ3 Ｎ4 膜８を形成するための処理を簡略化することができ、コストの低減に寄与することができる。
【００３５】
第３の実施形態
本発明の第３の実施形態に係る半導体装置の製造方法では、ＢＰＳＧ膜６にＳｉ+ イオンを注入しておくことにより、Ｓｉ3 Ｎ4 膜８の膜厚の均一化を図っている。
【００３６】
具体的には、上述と同様にＢＰＳＧ膜６の形成までの工程が終了した後、図７中のステップＳ２０において、ＢＰＳＧ膜６にＳｉ+ イオンを注入する。このときの注入条件は、例えば加速電圧５０ｅＶ、ドーズ量１０15〜１０16ｃｍ-2程度で行なう。このような条件でイオン注入を行なうとＢＰＳＧ層６の表面から約５００Å付近でＳｉの濃度が最大になる。
【００３７】
イオン注入が終了するとステップＳ２１においてビットセルコンタクト６６を開孔し、続くステップＳ２２においてＣｓ下部電極７を形成し、選択エッチングによりパターニングを行なう。この際のドライエッチングと、続くステップＳ２３における自然酸化膜除去のためのフッ酸によるエッチング等で、ＢＰＳＧ膜６の表面が（例えば５００Å程度）エッチングされると、ＢＰＳＧ膜６の表面のＳｉ濃度が最大となる。
【００３８】
これらの処理が終了するとステップＳ２４において、従来と同様にＮＨ3 とＳｉＨ2 Ｃｌ2 ガスを供給し、ＮＨ3 とＳｉＨ2 Ｃｌ2 の熱反応によりＳｉ3 Ｎ4 膜８を形成する。
【００３９】
このようにＢＰＳＧ膜６の表面のＳｉ濃度が高くなると、上述の第２の実施形態において、Ｃｓ下部電極７及びＢＰＳＧ膜６の表面にポリシリコン乃至非晶質シリコンの層を形成した場合と同様に、Ｓｉ3 Ｎ4 膜８の膜厚の均一化を図ることができる。従って、上述の各実施形態と同様に、Ｓｉ3 Ｎ4 膜８の厚さを限界まで薄くすることができ、Ｃｓキャパシタの単位面積当たりの容量の増加に寄与することができる。
【００４０】
また、上述の第１及び第２の実施形態では、従来と異なる成膜方法によってＳｉ3 Ｎ4 膜８を形成していたため、ウェハ内あるいは反応容器内の位置等により膜厚均一性が多少損なわれるが、この第３の実施形態では、ステップＳ２４において従来と同様な成膜方法によってＳｉ3 Ｎ4 膜８を形成しているため、従来と同様に膜厚均一性が良好な成膜を行なうことができる。
【００４１】
第４の実施形態
本発明の第４の実施形態に係る半導体装置の製造方法では、Ｃｓ下部電極７を高温下で窒化処理した後、上述の第１の実施形態と同様な核形成処理を行なうことにより、Ｓｉ3 Ｎ4 膜８の膜厚の均一化を図っている。
【００４２】
具体的には、上述と同様にＣｓ下部電極７のパターニング、フッ酸による自然酸化膜の除去まで終了した後、図８中のステップＳ３１においてＮＨ3 ガス１０００〜３０００ｓｃｃｍのみを供給して、高温（例えば８５０℃）下で窒化処理を行なう。この後、ステップＳ３２において上述の図１中のステップＳ２同様にＳｉＨ4 ガスを供給して核形成処理を行ない、ステップＳ３３において上述の図１中のステップＳ３と同様にＳｉＨ2 Ｃｌ2 ガスを供給してＳｉ3 Ｎ4 膜を形成する。
【００４３】
図９はこのＳｉ3 Ｎ4 膜８の形成におけるガス種と（ガス）温度の一例を時間軸で示したものである。ステップＳ３１では、反応容器にＳｉ基板１を導入した際の４００℃から８５０℃に温度を上昇させている。ステップＳ３２では、６５０〜７００℃に低下させる。この温度は、上述の第１の実施形態と同様に、ＳｉＨ4 ガスの熱分解を避け、制御性を向上させるために４００℃程度に低下させて行なってもよい。また、ステップＳ３３の処理は温度を、例えば６５０〜７００℃に保って行なう。このため、ステップＳ３２において温度を４００℃まで低下させた場合には再加熱が必要である。
【００４４】
上述の第１〜第３の実施形態では、Ｓｉ3 Ｎ4 膜８の形成時前に、ＨＦ洗浄によってＣｓ下部電極７上の自然酸化膜を除去しているが、どうしても洗浄後、空気にさらされてしまうため、Ｃｓ下部電極７上に非常に薄い自然酸化膜が形成されてしまう。このような酸化膜が存在すると、この上に成長するＳｉ3 Ｎ4 膜８の組成がＳｉの多いものになってしまい、電気的な特性が劣化（例えばリーク電流が増大）してしまう。
【００４５】
このため、Ｓｉ3 Ｎ4 膜８を形成する前に、ＮＨ3 ガスのみを供給して、高温（例えば８５０℃）下で窒化処理を行なう方法が考えられる。この場合、ポリシリコン等からなるＣｓ下部電極７上には、窒化反応により約１５ÅのＳｉ3 Ｎ4 膜８が形成されるが、ＢＰＳＧ膜６上では窒化反応が起こらない。このような状態で通常のデポジション処理を実行すれば、形成されるＳｉ3 Ｎ4 膜８は、下地依存性があるためにＣｓ下部電極７上の膜厚がＢＰＳＧ膜６上の膜厚より、さらに１５Å程度も厚くなってしまう。従って、Ｃｓ下部電極７上とＢＰＳＧ膜６上のＳｉ3 Ｎ4 膜８の膜厚の差は合計で３０Å程度にもなってしまう。これはＳｉ3 Ｎ4 膜８の薄膜化と耐酸化性の両立の観点からは、好ましくない。
【００４６】
これに対し、この第４の実施形態では、上述のようにステップＳ３１においてＣｓ下部電極６の表面を窒化処理した後、ステップＳ３２、Ｓ３３において、核形成処理及びＳｉ3 Ｎ4 膜形成処理を行なっているため、Ｓｉ3 Ｎ4 膜形成処理で形成されるＳｉ3 Ｎ4 膜の厚さは均一である。従って、Ｃｓ下部電極７上とＢＰＳＧ膜６上のＳｉ3 Ｎ4 膜８の膜厚の差を１５Å程度に抑えることができる。この場合、Ｃｓ下部電極７上とＢＰＳＧ膜６上のＳｉ3 Ｎ4 膜８の膜厚の差は従来と同水準ではあるが、ステップＳ３１における高温下での窒化処理によってＳｉ3 Ｎ4 膜８の膜質が向上しているため、Ｃｓキャパシタ５の電気特性、信頼性の向上に寄与することができる。また、Ｓｉ3 Ｎ4 膜８の膜質が向上しているため、耐酸化性を向上させることができる。従って、従来に比してＳｉ3 Ｎ4 膜８を薄くすることができ、同一面積のＣｓキャパシタ５の容量の増大、同一容量のＣｓキャパシタの小型化等に寄与することができる。
【００４７】
第５の実施形態
本発明の第５の実施形態に係る半導体装置の製造方法では、第４の実施形態と同様にＣｓ下部電極７を高温下で窒化処理した後、上述の第２の実施形態と同様にＣｓ下部電極７及びＢＰＳＧ膜６上にポリシリコン乃至非晶質シリコンを形成することにより、Ｓｉ3 Ｎ4 膜８の膜厚の均一化を図っている。
【００４８】
具体的には、まず、上述の第１の実施形態と同様の処理によってＣｓ下部電極７のパターニング及び自然酸化膜のエッチングまで終了したＳｉ基板１を反応容器中に挿入し、図１０中のステップＳ４１においてＮＨ3 ガスのみを供給し、高温（例えば８５０℃）下で窒化処理を行ない、所定時間の窒化処理終了後、ステップＳ４２においてＮＨ3 ガスを排出する。次に、ステップＳ４３において上述の第２の実施形態と同様に、ＳｉＨ2 Ｃｌ2 ガスを単独で供給してＣｓ下部電極７及びＢＰＳＧ膜６の表面にポリシリコン乃至非晶質シリコンを形成し、さらにステップＳ４４においてＮＨ3 ガスを供給してＳｉ3 Ｎ4 膜８を形成する。
【００４９】
図１１はこのＳｉ3 Ｎ4 膜８の形成におけるガス種と（ガス）温度の一例を時間軸で示したものである。ステップＳ４１では、反応容器にＳｉ基板１を導入した際の４００℃から８５０℃に温度を上昇させている。ステップＳ４２では、６５０〜７００℃に低下させる。また、ステップＳ４３、Ｓ４４の処理は温度を、例えば６５０〜７００℃に保って行なう。
【００５０】
ステップＳ４１においてＣｓ下部電極７の表面を高温下で窒化処理することにより、Ｃｓ下部電極７上にのみ１５Å程度の厚さのＳｉ3 Ｎ4 膜が形成されるが、ステップＳ４３においてポリシリコン乃至非晶質シリコンが形成されるため、ステップＳ４４において形成されるＳｉ3 Ｎ4 膜の厚さはＣｓ下部電極７とＢＰＳＧ膜６で同じであり、Ｃｓ下部電極７とＢＰＳＧ膜６上のＳｉ3 Ｎ4 膜８の厚さの差は合計で１５Å程度となる。このＳｉ3 Ｎ4 膜８の厚さの差は、従来と同じではあるが、このＳｉ3 Ｎ4 膜８は上述のように窒化膜、ポリシリコン乃至非晶質シリコンを形成した後に形成されているため、従来に比して膜質が向上している。従って、上述の第４の実施形態と同様に、Ｃｓキャパシタ５の電気特性、信頼性の向上に寄与することができ、また、耐酸化性を向上させることができる。
【００５１】
第６の実施形態
本発明の第６の実施形態に係る半導体装置の製造方法では、上述の第２の実施形態と同様にＣｓ下部電極７及びＢＰＳＧ膜６上にポリシリコン乃至非晶質シリコンを形成した後、第４の実施形態と同様にＣｓ下部電極７を高温下で窒化処理し、この上にＳｉ3 Ｎ4 膜を形成することにより、Ｓｉ3 Ｎ4 膜８の膜厚の均一化を図っている。
【００５２】
具体的には、まず、上述の第１の実施形態と同様の処理によってＣｓ下部電極７のパターニング及び自然酸化膜のエッチングまで終了したＳｉ基板１を反応容器中に挿入し、図１２中のステップＳ５１において上述の第２の実施形態と同様に、ＳｉＨ2 Ｃｌ2 ガスを単独で供給してＣｓ下部電極７及びＢＰＳＧ膜６の表面にポリシリコン乃至非晶質シリコンを形成後、ステップＳ５２においてＳｉＨ2 Ｃｌ2 ガスを排出する。
【００５３】
次に、ステップＳ５３においてＮＨ3 ガスのみを供給し、高温（例えば８５０℃）下で窒化処理を行ない、所定時間の窒化処理終了後、さらにステップＳ５４においてＳｉＨ2 Ｃｌ2 ガスを供給してＳｉ3 Ｎ4 膜８を形成する。
【００５４】
図１３はこのＳｉ3 Ｎ4 膜８の形成におけるガス種と（ガス）温度の一例を時間軸で示したものである。ステップＳ５１では反応容器にＳｉ基板１を導入した際の４００℃から６５０〜７００℃に温度を上昇させている。ステップＳ５３では温度を８５０℃に増加させて行い、ステップＳ５４の処理は温度を、例えば６５０〜７００℃に保って行なう。
【００５５】
この実施形態では、ステップＳ５３において窒化処理を行なう前に、ステップＳ５２においてＣｓ下部電極７及びＢＰＳＧ膜６の表面上にポリシリコン乃至非晶質シリコンを形成している。このため、Ｓｉ3 Ｎ4 膜８の膜質を改善することができ、Ｃｓキャパシタ５の電気特性、信頼性の向上に寄与することができ、また、耐酸化性を向上させることができる。
【００５６】
また、この実施形態では、ステップＳ５３において窒化処理を行なう際に、Ｃｓ下部電極７の表面に加えてＢＰＳＧ膜６の表面にもＳｉ3 Ｎ4 膜が形成される。このため、Ｓｉ3 Ｎ4 膜８の厚さを均一化することができ、同一面積のＣｓキャパシタの容量を増加させることができる。従って、半導体装置の高密度化に寄与することができる。
【００５７】
第７の実施形態
本発明の第７の実施形態に係る半導体装置の製造方法では、上述の第３の実施形態と同様にＢＰＳＧ膜６にＳｉ+ イオンを注入しておき、第４の実施形態と同様にＣｓ下部電極７を高温下で窒化処理することにより、Ｓｉ3 Ｎ4 膜８の膜厚の均一化を図っている。
【００５８】
具体的には、まず、上述の図７中のステップＳ２４におけるＣｓ下部電極７の表面の自然酸化膜の除去までの処理が終了したＳｉ基板１を反応容器中に挿入し、上述の図１４中のステップＳ６１においてＮＨ3 ガスを供給し、高温（８５０℃）下で窒化処理を行なう。この場合、図７中のステップＳ２１においてＢＰＳＧ膜６にＳｉ+ イオンを注入しているため、ＢＰＳＧ膜６の表面はＳｉの濃度が高くなっている。このため、この窒化処理において第６の実施形態と同様にＣｓ下部電極７の表面に加えてＢＰＳＧ膜６の表面にもＳｉ3 Ｎ4 膜が形成される。
【００５９】
この状態で、図１４中のステップＳ６２においてＳｉＨ2 Ｃｌ2 ガスを供給し、Ｓｉ3 Ｎ4 膜を形成すると均一な膜厚のＳｉ3 Ｎ4 膜８が形成される。
【００６０】
このため、Ｓｉ3 Ｎ4 膜８の膜質を改善することができ、Ｃｓキャパシタ５の電気特性、信頼性の向上に寄与することができ、また、耐酸化性を向上させることができる。同時に、Ｓｉ3 Ｎ4 膜８の厚さを均一化することができるため、同一面積のＣｓキャパシタの容量を増加させることができる。従って、半導体装置の高密度化に寄与することができる。
【００６１】
【発明の効果】
本発明に係る半導体装置の製造方法では、容量絶縁膜を形成する前に、核形成処理、シリコン層形成処理、イオン注入等の前処理を実行することにより、形成される容量絶縁膜の膜厚を均一化することができる。このため、容量絶縁膜を耐酸化性ぎりぎりまで薄くすることができ、同一面積のＣｓキャパシタの容量を増加させることができる。従って、従来と同容量のＣｓキャパシタをより少ない面積で実現することができ、半導体装置の高密度化に寄与することができる。
【００６２】
また、本発明に係る他の半導体装置の製造方法では、容量絶縁膜を形成する前に、高温下での窒化処理を行なうことにより、容量絶縁膜の膜質を改善することができ、Ｃｓキャパシタの電気特性、信頼性の向上に寄与することができ、また、耐酸化性を向上させることができる。このため、従来に比して容量絶縁膜を薄くすることができ、同一面積のＣｓキャパシタ５の容量の増大、同一容量のＣｓキャパシタの小型化等に寄与することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係る半導体装置の製造方法における絶縁膜の形成工程を示す図である。
【図２】  従来のＤＲＡＭを構成するＣｓキャパシタの構造を示す断面図である。
【図３】  従来のＣｓキャパシタの絶縁膜の形成工程を示す図である。
【図４】  本発明の第１の実施形態に係る半導体装置の製造方法における絶縁膜の形成工程を示す図である。
【図５】  本発明の第２の実施形態に係る半導体装置の製造方法における絶縁膜の形成工程を示す図である。
【図６】  本発明の第２の実施形態に係る半導体装置の製造方法における絶縁膜の形成工程を示す図である。
【図７】  本発明の第３の実施形態に係る半導体装置の製造方法における絶縁膜の形成工程を示す図である。
【図８】  本発明の第４の実施形態に係る半導体装置の製造方法における絶縁膜の形成工程を示す図である。
【図９】  本発明の第４の実施形態に係る半導体装置の製造方法における絶縁膜の形成工程を示す図である。
【図１０】  本発明の第５の実施形態に係る半導体装置の製造方法における絶縁膜の形成工程を示す図である。
【図１１】  本発明の第５の実施形態に係る半導体装置の製造方法における絶縁膜の形成工程を示す図である。
【図１２】  本発明の第６の実施形態に係る半導体装置の製造方法における絶縁膜の形成工程を示す図である。
【図１３】  本発明の第６の実施形態に係る半導体装置の製造方法における絶縁膜の形成工程を示す図である。
【図１４】  本発明の第７の実施形態に係る半導体装置の製造方法における絶縁膜の形成工程を示す図である。
【図１５】  本発明の第７の実施形態に係る半導体装置の製造方法における絶縁膜の形成工程を示す図である。
【符号の説明】
１  Ｓｉ基板、５  キャパシタ、６  層間絶縁膜（ＢＰＳＧ）、７  下部電極、８  Ｓｉ３Ｎ４膜（容量絶縁膜）、９  上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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