(57)【特許請求の範囲】
【請求項１】
入力された情報系列データを、符号化を行う単位に相当するフレームバッファ上にバッファリングするフレーム生成部と、
２つ以上の上記フレームバッファ内で、上記情報系列データを並べ替える第１のインタリーブ部と、
上記第１のインタリーブ部により並べ替えられた情報系列データを上記フレームバッファ単位で符号化し、生成した誤り訂正符号をそのフレームバッファにバッファリングする第１の符号化部と、
上記第１の符号化部で符号化されたフレームバッファ上の符号語系列データを上記第１のインタリーブ部と逆の手順により並べ替える第１のデインタリーブ部と、
上記第１のデインタリーブ部により並べ替えられた符号語系列データを伝送情報として出力する多重化部を備えた誤り訂正符号化装置。
【請求項２】
上記第１のインタリーブ部は、上記フレームバッファの行方向にバッファリングされている情報系列データを２つ以上のフレームバッファにまたがる列方向に並べ替えることを特徴とする請求項１記載の誤り訂正符号化装置。
【請求項３】
上記第１のデインタリーブ部により並べ替えられた符号語系列データを上記フレームバッファ単位で符号化し、生成した誤り訂正符号を上記第１の符号化部が生成した誤り訂正符号と連接してそのフレームバッファにバッファリングする第２の符号化部を備え、
多重化部は、上記第２の符号化部で符号化された符号語系列データを伝送情報として出力することを特徴とする請求項１記載の誤り訂正符号化装置。
【請求項４】
上記第１のインタリーブ部により並べ替えられた情報系列データを単一のフレームバッファ内で並べ替える第３のインタリーブ部と、
上記第１の符号化部で符号化されたフレームバッファ上の符号語系列データを上記第３のインタリーブ部と逆の手順により並べ替える第３のデインタリーブ部を備え、
上記第１の符号化部は、上記第３のインタリーブ部により並べ替えられた情報系列データを上記フレームバッファ単位で符号化し、生成した誤り訂正符号をそのフレームバッファにバッファリングすることを特徴とする請求項３記載の誤り訂正符号化装置。
【請求項５】
上記第３のインタリーブ部は、上記フレームバッファ上の情報系列データを、斜め方向の順序で上記第１の符号化部に供給することを特徴とする請求項４記載の誤り訂正符号化装置。
【請求項６】
請求項１に記載の誤り訂正符号化装置から伝送された受信系列データを、符号化を行う単位に相当するフレームバッファ上にバッファリングする多重分離部と、
２つ以上の上記フレームバッファ内で、上記受信系列データを並べ替える第２のインタリーブ部と、
上記第２のインタリーブ部により並べ替えられた受信系列データを上記フレームバッファ単位で復号する第１の復号部と、
上記第１の復号部で復号されたフレームバッファ上の推定符号語系列データを上記第２のインタリーブ部と逆の手順により並べ替える第２のデインタリーブ部と、
上記第２のデインタリーブ部により並べ替えられた推定符号語系列データを推定情報系列データとして出力する情報系列生成部を備えた誤り訂正復号装置。
【請求項７】
上記多重分離部によってバッファリングされた受信系列データを上記フレームバッファ単位で復号する第２の復号部を備え、
上記第２のインタリーブ部は、上記第２の復号部で復号された推定符号語系列データを２つ以上の上記フレームバッファ内で並べ替えることを特徴とする請求項６記載の誤り訂正復号装置。
【請求項８】
上記第２のインタリーブ部により並べ替えられた推定符号語系列データを単一のフレームバッファ内で並べ替える第４のインタリーブ部と、
上記第１の復号部で復号されたフレームバッファ上の推定符号語系列データを上記第４のインタリーブ部と逆の手順により並べ替える第４のデインタリーブ部を備え、
上記第１の復号部は、上記第４のインタリーブ部により並べ替えられた推定符号語系列データを上記フレームバッファ単位で復号することを特徴とする請求項７記載の誤り訂正復号装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、光伝送システムにおける誤り訂正符号化装置および誤り訂正復号装置に関するものである。
【背景技術】
【０００２】
特許文献１に示されたＩＴＵ−Ｔ勧告Ｇ．９７５による誤り訂正符号化方法では、送信側において、直列の順序で入力される送信情報系列をＦＥＣ（Ｆｏｒｗａｒｄ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）多重分離回路により１２８並列の情報系列に変換する。この変換は、深さ１２８のインタリーブ処理とみなすことができる。その１２８並列の情報系列にオーバヘッドを付加し、ＦＥＣパリティ部分に対応した速度変換を実施する。
その後、縦８並列、横２３９時点を１つの単位として、ＲＳ（Ｒｅｅｄ  Ｓｏｌｏｍｏｎ）符号により符号化する。この符号化処理は１６並列で実施され、符号化後は横２５５時点の系列になる。この、縦１２８並列、横２５５時点の符号語系列全体を１単位としたものをＦＥＣフレームと称する。
ＲＳ符号化後、１２８並列のＦＥＣフレームをＦＥＣ多重化回路により直列の順序で出力・送信される符号語系列へ変換する。この変換は、深さ１２８のデインタリーブ処理とみなすことができる。【０００３】
受信側では、光通信路を通って雑音の混入した直列の順序の受信系列を、送信側と同様の構成のＦＥＣ多重分離回路により１２８並列の受信系列に変換する。その１２８並列の受信系列に対し、縦８並列、横２３９時点を単位としたＲＳ符号の復号処理を実施する。さらに、ＲＳ復号後の１２８並列の系列を、速度変換機およびオーバヘッド分離回路に通して、１２８並列の推定情報系列へ変換する。その系列を、送信側と同様の構成のＦＥＣ多重化回路により、直列の順序で出力される推定情報系列へ変換する。【０００４】
また、特許文献１に記載された技術では、第１のインタリーブ回路によって情報の順序を組み替え、ＲＳ（２３９，２２３）符号化回路によって第１の誤り訂正符号を生成し、第１のデインタリーブ回路によって元の順序に組み直し、ＲＳ（２５５，２３９）符号化回路によって第２の誤り訂正符号を生成する。復号時には、ＲＳ（２５５，２３９）復号回路によって第２の誤り訂正符号を復号して情報の誤りを訂正し、第２のインタリーブ回路によって情報の順序を組み替え、ＲＳ（２３９，２２３）復号回路によって第１の誤り訂正符号を復号して情報の残留した誤りを訂正し、第２のデインタリーブ回路によって元の順序に組み直す。【０００５】
【特許文献１】特開２００１−１６８７３４号公報
【０００６】
従来の誤り訂正符号化装置は以上のように構成されているので、符号化処理および送信処理をＦＥＣフレーム単位で処理する必要があり、それぞれの処理がＦＥＣフレームの大きさで制約されている。よって、バーストエラーの訂正能力がＦＥＣフレームの大きさによって制約されるという問題があった。【０００７】
この発明は上記のような課題を解決するためになされたもので、ＦＥＣフレーム、すなわち符号化処理の単位の大きさによる制約を受けずに、バーストエラーの訂正能力を向上させることを目的とする。
【発明の開示】
【０００８】
この発明に係る誤り訂正符号化装置は、入力された情報系列データを、符号化を行う単位に相当するフレームバッファ上にバッファリングするフレーム生成部と、２つ以上のフレームバッファ内で、情報系列データを並べ替える第１のインタリーブ部と、第１のインタリーブ部により並べ替えられた情報系列データをフレームバッファ単位で符号化し、生成した誤り訂正符号をそのフレームバッファにバッファリングする第１の符号化部と、第１の符号化部で符号化されたフレームバッファ上の符号語系列データを第１のインタリーブ部と逆の手順により並べ替える第１のデインタリーブ部と、第１のデインタリーブ部により並べ替えられた符号語系列データを伝送情報として出力する多重化部を備えたものである。
このことによって、符号化処理の単位の大きさによる制約を受けずに符号化処理を行うことができるので、バーストエラーの訂正能力を向上させることができる。
【０００９】
この発明に係る誤り訂正復号装置は、誤り訂正符号化装置から伝送された受信系列データを、符号化を行う単位に相当するフレームバッファ上にバッファリングする多重分離部と、２つ以上のフレームバッファ内で、受信系列データを並べ替える第２のインタリーブ部と、第２のインタリーブ部により並べ替えられた受信系列データをフレームバッファ単位で復号する第１の復号部と、第１の復号部で復号されたフレームバッファ上の推定符号語系列データを第２のインタリーブ部と逆の手順により並べ替える第２のデインタリーブ部と、第２のデインタリーブ部により並べ替えられた推定符号語系列データを推定情報系列データとして出力する情報系列生成部を備えたものである。
このことによって、符号化処理の単位の大きさによる制約を受けずに符号化処理を行うことができるので、バーストエラーの訂正能力を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１による、誤り訂正符号化装置の構成を示すブロック図である。
【図２】この発明の実施の形態１による、誤り訂正復号装置の構成を示すブロック図である。
【図３】この発明の実施の形態１による、ＦＥＣフレームの構成を示す図である。
【図４】この発明の実施の形態１による、インタリーブの方法を示す図である。
【図５】この発明の実施の形態１による伝送システムの構成を示すブロック図である。
【図６】この発明の実施の形態２による、誤り訂正符号化装置の構成を示すブロック図である。
【図７】この発明の実施の形態２による、誤り訂正復号装置の構成を示すブロック図である。
【図８】この発明の実施の形態２による、ＦＥＣフレームの構成を示す図である。
【図９】この発明の実施の形態２による、１回目のインタリーブの方法を示す図である。
【図１０】この発明の実施の形態２による、２回目のインタリーブの方法を示す図である。
【発明を実施するための最良の形態】
【００１１】
以下、この発明をより詳細に説明するために、この発明を実施するための最良の形態について、添付の図面に従って説明する。
実施の形態１．
図１は、この発明の実施の形態１による、誤り訂正符号化装置１０の構成を示すブロック図である。図に示すように、誤り訂正符号化装置１０は、第１の多重分離回路（フレーム生成部）１１、第１の速度変換回路（フレーム生成部）１２、第１のオーバヘッド（ＯＨ）挿入回路（フレーム生成部）１３、第１のインタリーブ回路（第１のインタリーブ部）１４、第１のＦＥＣ符号化回路（第１の符号化部）１５、第１のデインタリーブ回路（第１のデインタリーブ部）１６、第１の多重化回路（多重化部）１７を備えている。
また、図２は、誤り訂正符号化装置１０に対応する誤り訂正復号装置２０の構成を示すブロック図である。図に示すように、誤り訂正復号装置２０は、第２の多重分離回路（多重分離部）２１、第２のインタリーブ回路（第２のインタリーブ部）２２、第１のＦＥＣ復号回路（第１の復号部）２３、第２のデインタリーブ回路（第２のデインタリーブ部）２４、第１のＯＨ除去回路（情報系列生成部）２５、第２の速度変換回路（情報系列生成部）２６、第２の多重化回路（情報系列生成部）２７を備えている。【００１２】
次に、動作について説明する。
図３は、誤り訂正符号化装置１０および誤り訂正復号装置２０で使用するＦＥＣフレームの構成の例を示す図である。
実施の形態１では、ＦＥＣフレームに、単一ＦＥＣフレームバッファ６１を設定する。単一ＦＥＣフレームバッファ６１は、行数（ｒｏｗ）ｍ＝１２８ビット、列数（ｃｏｌｕｍｎ）ｎ＝２５５ビットで構成され、図中、矢印で示した順序に従ってバッファリングするための仮想領域である。また、単一ＦＥＣフレームバッファ６１は、オーバヘッド用領域６２（０列目）、情報系列領域６３（１〜２３８列目）、パリティ系列領域６４（２３９〜２５４列目）から構成される。
単一ＦＥＣフレームバッファ６１においては、各列の行を８ビット毎に分割し、８ビット単位でガロア体ＧＦ（２８）の１シンボルに割り当てられる。すなわち、各列は１６シンボルに分割される。【００１３】
誤り訂正符号化装置１０に、２元の情報系列が直列の順序で入力されると、第１の多重分離回路１１において、ｍ並列の情報系列に変換される。具体的には、入力された情報系列を図３に示す単一ＦＥＣフレームバッファ６１の情報系列領域６３に、図中の矢印で示した順序に従ってバッファリングし、ｍ並列の情報系列として出力する。【００１４】
次に、第１の速度変換回路１２において、第１の多重分離回路１１から出力されたｍ並列の情報系列の速度をｎ／（ｋ−１）倍（ｋは、単一ＦＥＣフレームバッファ６１におけるオーバヘッド用領域６２と情報系列領域６３の列数の和）する。さらに、第１のＯＨ挿入回路１３においてオーバヘッドを追加する。この時、パリティ系列領域６４にはダミーデータが挿入される。具体的には、例えば全領域に０が挿入される。【００１５】
次に、第１のインタリーブ回路１４において、複数のＦＥＣフレームに渡るインタリーブ処理（以下、ブロックインタリーブと記す。）を実施する。
図４は、実施の形態１による、インタリーブの方法を説明する図である。ここでは、ブロックインタリーブを行うフレーム数の単位ｆを４に設定している。ｆの数値には特に規定はないが、ｆを大きくすると、バーストエラーの訂正能力が上がる一方、処理遅延量やメモリ量が増加するというデメリットもあるので、他に通信システム上の制約等も含め総合的に判断した上でｆを決定する。
図中左側（ｂｅｆｏｒｅ）はブロックインタリーブを行う前の状態であり、４つの単一ＦＥＣフレームバッファ６１が並んでいる。この４つの単一ＦＥＣフレームバッファ６１について、オーバヘッド用領域６２、情報系列領域６３、およびパリティ系列領域６４それぞれをインタリーブする。図中右側（ａｆｔｅｒ）はブロックインタリーブ後の状態であり、各列１６シンボルを１単位として、ブロックインタリーブ前に左→右方向に並んでいた系列を上→下の順序に並び替えバッファリングする。この仮想領域のことを便宜的にインタリーブ後複数フレームバッファと呼ぶこととする。なお、これら複数フレームバッファは、インタリーブ方法の説明のために便宜的に用いている要素であり、実装方法に制限を課すものではない。【００１６】
第１のインタリーブ回路１４は、複数ＦＥＣフレームバッファに対応する１つまたは複数のメモリ領域と、そのメモリ領域への入力端子、出力端子、およびアドレステーブルによって構成することができる。アドレステーブルはブロックインタリーブの変換方法に相当し、メモリ領域への入力アドレスと出力アドレスを制御することによりインタリーブ処理を実現する。【００１７】
実施の形態１によるインタリーブ方法を数式を用いて説明する。
ここで、ｉ（０〜１０１９）は、４つの単一ＦＥＣフレームバッファ６１の各列に一意に割り当てた番号であり、ブロックインタリーブ後の各列のアドレスを表す。ａｄｄｒ＿ｂｆ（ｉ）（０〜１０１９）はｉに相当する列のブロックインタリーブ前のアドレス、ｆｒａｍｅ＿ａｆ（ｉ）（０〜３）は列ｉの属するフレーム番号、ｆｒａｍｅ＿ｂｆ（ｉ）（０〜３）はｉに相当する列のブロックインタリーブ前のフレーム番号、ｃｏｌ＿ａｆ（ｉ）（０〜２５５）はｉが属する単一ＦＥＣフレームバッファ６１中でのｉの列番号、ｃｏｌ＿ｂｆ（ｉ）（０〜２５５）はｉに相当する列のブロックインタリーブ前の単一ＦＥＣフレームバッファ６１中での列番号である。
まず、ｆｒａｍｅ＿ａｆ（ｉ）、ｃｏｌ＿ａｆ（ｉ）を式（１）、（２）により求める。
ｆｒａｍｅ＿ａｆ（ｉ）＝［ｉ／２５５］      （１）
ｃｏｌ＿ａｆ（ｉ）＝ｉ ｍｏｄ ２５５          （２）
ここで、［ｘ］はｘを越えない最大整数を表す。
また、「ａ ｍｏｄ ｂ」は、ａをｂで割ったときの剰余を表す。【００１８】
次に、ｃｏｌ＿ａｆ（ｉ）の値によって場合分けを行う。
１．ｃｏｌ＿ａｆ（ｉ）＜２３９の場合
ｆｒａｍｅ＿ｂｆ（ｉ）、ｃｏｌ＿ｂｆ（ｉ）を式（３）、（４）により求める。
ｆｒａｍｅ＿ｂｆ（ｉ）＝［（ｃｏｌ＿ａｆ（ｉ）×４＋ｆｒａｍｅ＿ａｆ（ｉ））／２３９］      （３）
ｃｏｌ＿ｂｆ（ｉ）＝（ｃｏｌ＿ａｆ（ｉ）×４＋ｆｒａｍｅ＿ａｆ（ｉ））ｍｏｄ２３９      （４）
また、ａｄｄｒ＿ｂｆ（ｉ）を式（５）により求める。
ａｄｄｒ＿ｂｆ（ｉ）＝ｆｒａｍｅ＿ｂｆ（ｉ）×２５５＋ｃｏｌ＿ｂｆ（ｉ）  （５）【００１９】
２．ｃｏｌ＿ａｆ（ｉ）≧２３９の場合
ｆｒａｍｅ＿ｂｆ（ｉ）＝［（ｃｏｌ＿ａｆ（ｉ）−２３９）／４］      （６）
ｃｏｌ＿ｂｆ（ｉ）＝｛（ｃｏｌ＿ａｆ（ｉ）−２３９）ｍｏｄ４｝×４＋ｆｒａｍｅ＿ａｆ（ｉ）＋２３９      （７）
また、ａｄｄｒ＿ｂｆ（ｉ）を式（５）により求める。【００２０】
なお、第１のインタリーブ回路１４において、以下の条件のいずれかが満たされている場合にはパリティ系列領域６４のインタリーブ処理は行わない。
条件１：後述する第１のＦＥＣ符号化回路１５において、符号化の結果をパリティ系列領域６４に上書きする場合。
条件２：第１の速度変換回路１２において挿入するダミーデータが、インタリーブ処理単位毎（縦１２８ビット横１ビット）で同一の値の場合。【００２１】
また、第１のインタリーブ回路１４におけるインタリーブの開始点の同期を取るため、インタリーブ前複数フレームバッファの先頭オーバヘッド領域に同期用ユニークパターンを付加しておく。このユニークパターンの付加は第１のＯＨ挿入回路１３において実施する。【００２２】
次に第１のＦＥＣ符号化回路１５において符号化処理を実施する。
実施の形態１では、誤り訂正符号として、ブロック符号の一種である、符号長ｎ＝２５５シンボル、情報長ｋ＝２３９シンボル、１シンボルあたりのビット数ｐ＝８のＲＳ符号を用いるものとする。以下、この符号をＲＳ（２５５，２３９）と記す。なお、誤り訂正符号はこれ以外でも、ＦＥＣフレームに適用可能なパラメータであれば利用することができる。
第１のＦＥＣ符号化回路１５は、まずインタリーブ後の複数フレームバッファにおいて、１２７行目と１２８行目を分割、２５５行目と２５６行目を分割、というように、それらを複数の単一ＦＥＣフレームバッファ６１に分割する。これらの単一ＦＥＣフレームバッファ６１は、インタリーブ処理前の単一ＦＥＣフレームバッファ６１とバッファの形状は同一であるが、ビットの並び順が異なっている。次に、単一ＦＥＣフレームバッファ６１ごとに、ＲＳ（２５５，２３９）符号化処理を実施する。これにより生成したパリティ系列は、それぞれのパリティ系列領域６４にバッファリングする。【００２３】
第１のＦＥＣ符号化回路１５においてＲＳ符号化した後、第１のデインタリーブ回路１６において、インタリーブ後の複数フレームバッファに対してデインタリーブ処理を実施する。具体的には、第１のインタリーブ回路１４におけるインタリーブ処理とは逆順で、図４に示すインタリーブ後複数フレームバッファの系列を、インタリーブ前複数フレームバッファに並び替えてバッファリングする。【００２４】
第１のデインタリーブ回路１６は、例えば複数ＦＥＣフレームバッファに対応する１つまたは複数のメモリ領域と、そのメモリ領域への入力端子、出力端子、およびアドレステーブルによって構成することができる。アドレステーブルによってメモリ領域への入力アドレスと出力アドレスを制御し、入力アドレスと出力アドレスを第１のインタリーブ回路１４とは逆にして、ＲＳ符号語系列をメモリ領域に書き込む。
なお、第１のインタリーブ回路１４における処理前のインタリーブ前複数フレームバッファと第１のデインタリーブ回路１６における処理後のインタリーブ前複数フレームバッファが、実装上同一のメモリ領域を共有するようにしてもよい。この場合には、オーバヘッド用領域６２および情報系列領域６３のデータについてはメモリ領域の更新をする必要はない。【００２５】
次に、第１の多重化回路１７において、ｍ並列の符号語系列を直列の系列に変換する。この処理は、図３に示した単一ＦＥＣフレームバッファ６１において、ｍ並列の符号語系列を入力順に左→右へ並べていき、１ＦＥＣフレーム分たまった時点で、上→下、左→右の順序で直列の系列として出力することにより行う。【００２６】
次に、誤り訂正復号装置２０の動作について説明する。
誤り訂正復号装置２０に、２元の量子化受信系列が直列の順序で入力されると、第２の多重分離回路２１において、ｍ並列の系列に変換される。具体的には、入力された受信系列を図３に示す単一ＦＥＣフレームバッファ６１に、図中の矢印の方向にバッファリングし、ｍ並列の系列として出力する。【００２７】
次に、第２のインタリーブ回路２２においてブロックインタリーブを実施する。ここでのブロックインタリーブは、第１のインタリーブ回路１４と同様に行う。
第２のインタリーブ回路２２は、例えば複数ＦＥＣフレームバッファに対応する１つまたは複数のメモリ領域と、そのメモリ領域への入力端子、出力端子、およびアドレステーブルによって構成することができる。アドレステーブルはブロックインタリーブの変換方法に相当し、メモリ領域への入力アドレスと出力アドレスを制御することによりインタリーブ処理を実現する。【００２８】
第１のＦＥＣ復号回路２３は、ＲＳ（２５５，２３９）の復号処理を実施する。まず、インタリーブ後複数フレームバッファにおいて、１２７行目と１２８行目を分割、２５５行目と２５６行目を分割、というように、インタリーブ後複数フレームバッファを複数の単一ＦＥＣフレームバッファ６１に分割する。これらの単一ＦＥＣフレームバッファ６１は、インタリーブ処理前の単一ＦＥＣフレームバッファ６１とバッファの形状は同一であるが、ビットの並び順が異なっている。次に、単一ＦＥＣフレームバッファ６１ごとに、ＲＳ（２５５，２３９）復号処理を実施する。これにより生成した推定符号語系列は、それぞれの単一ＦＥＣフレームバッファ６１に上書きする。【００２９】
第１のＦＥＣ復号回路２３においてＲＳ復号処理した後、第２のデインタリーブ回路２４にて、インタリーブ後の複数フレームバッファに対してデインタリーブ処理を実施する。具体的には、第２のインタリーブ回路２２におけるインタリーブ処理とは逆順で、インタリーブ後複数フレームバッファの系列を、インタリーブ前複数フレームバッファに並び替えてバッファリングする。【００３０】
第２のデインタリーブ回路２４は、例えば複数ＦＥＣフレームバッファに対応する１つまたは複数のメモリ領域と、そのメモリ領域への入力端子、出力端子、およびアドレステーブルによって構成することができる。アドレステーブルによってメモリ領域への入力アドレスと出力アドレスを制御し、入力アドレスと出力アドレスを第２のインタリーブ回路２２とは逆にして、推定ＲＳ符号語系列をメモリ領域に書き込む。【００３１】
なお、第２のインタリーブ回路２２における処理前のインタリーブ前複数フレームバッファと第２のデインタリーブ回路２４における処理後のインタリーブ前複数フレームバッファが、実装上同一の領域を共有している場合には、ＲＳ復号処理で反転された２元のビットのみを書き換えればよい。【００３２】
さらに、第１のＯＨ除去回路２５において、第１のＯＨ挿入回路１３で追加されたオーバヘッドを除去する。次に、第２の速度変換回路２６において、ｍ並列の系列の速度を（ｋ−１）／ｎ倍する。
第２の多重化回路２７は、ｍ並列の推定符号語系列を直列の系列に変換する。この処理は、図３の単一ＦＥＣフレームバッファ６１において、ｍ並列の推定符号語系列を入力順に左→右へ並べていき、１ＦＥＣフレーム分たまった時点で、上→下、左→右の順序で直列の系列として出力することにより行う。【００３３】
図５に、実施の形態１による誤り訂正符号化装置１０および誤り訂正復号装置２０を用いた伝送システム３０の構成例を示す。伝送システム３０は、符号化器３１、変調器３２、通信路３３、復調器３４、Ａ／Ｄ変換器３５、復号器３６を備え、符号化器３１は、実施の形態１による誤り訂正符号化装置１０と同一の装置であり、復号器３６は、実施の形態１による誤り訂正復号装置２０と同一の装置である。変調器３２、通信路３３、復調器３４、Ａ／Ｄ変換器３５は、それぞれ一般的に利用されている装置である。【００３４】
以上のように、実施の形態１によれば、誤り訂正符号化装置１０および誤り訂正復号装置２０は、第１のインタリーブ回路１４および第２のインタリーブ回路２２において複数のＦＥＣフレームに渡るブロックインタリーブ処理を行うようにしたので、符号化処理および送信処理がＦＥＣフレームの大きさで制約されていても、バーストエラーの訂正能力をＦＥＣフレームの大きさによって制約されずに向上させることができる。【００３５】
実施の形態２．
図６は、この発明の実施の形態２による誤り訂正符号化装置４０の構成を示すブロック図である。図１と同一の符号は相当する構成要素を表している。図に示すように、誤り訂正符号化装置４０は、第１−１のインタリーブ回路（第１のインタリーブ部）４１、第１−２のインタリーブ回路（第３のインタリーブ部）４２、第２のＦＥＣ符号化回路（第１の符号化部）４３、第１−２のデインタリーブ回路（第３のデインタリーブ部）４４、第１−１のデインタリーブ回路（第１のデインタリーブ部）４５、第３のＦＥＣ符号化回路（第２の符号化部）４６を備えている。
また、図７は、この発明の実施の形態２による誤り訂正復号装置５０の構成を示すブロック図である。図２と同一の符号は相当する構成要素を表している。図に示すように、誤り訂正復号装置５０は、第３のＦＥＣ復号回路（第２の復号部）５１、第２−１のインタリーブ回路（第２のインタリーブ部）５２、第２−２のインタリーブ回路（第４のインタリーブ部）５３、第２のＦＥＣ復号回路（第１の復号部）５４、第２−２のデインタリーブ回路（第４のデインタリーブ部）５５、第２−１のデインタリーブ回路（第２のデインタリーブ部）５６を備えている。【００３６】
次に動作について説明する。
図８は、誤り訂正符号化装置４０および誤り訂正復号装置５０で使用するＦＥＣフレームの構成の例を示す図である。実施の形態２では、誤り訂正符号として、ブロック符号の一種である、符号長ｎ０＝２３９シンボル、情報長ｋ０＝２３３シンボル、１シンボルあたりのビット数ｐ０＝８のＲＳ符号を外符号として用いるものとする。以下、この符号をＲＳ（２３９，２３３）と記す。また、符号長ｎ１＝１４４ビット、情報長ｋ１＝１２８ビットのＢＣＨ符号（ＢＣＨ（１４４，１２８））と符号長ｎ２＝２５６ビット、情報長ｋ２＝２３９ビットのＢＣＨ符号（ＢＣＨ（２５６，２３９））との２次元符号化による積符号を内符号として用いるものとする。
このＦＥＣフレームの構成の例では、行数ｍ’（＝ｋ１）ビット、列数ｎ’（＝ｋ０−１）ビットで並び替えられた情報系列を、行数ｍ（＝ｎ１）ビット、列数ｎ（＝ｎ２）ビットの符号語系列に符号化する。
なお、誤り訂正符号は、これ以外にも外符号と内符号との連接化がなされており、ＦＥＣフレームに適用可能なパラメータであれば利用することができる。【００３７】
実施の形態２において、第１の速度変換回路１２では、第１の多重分離回路１１から出力されたｍ’並列の情報系列の速度を、ｍ並列でクロック速度ｎ／ｎ’倍して出力する。この場合、全体のデータ出力速度は（ｎ×ｍ）／（ｍ’×ｎ’）倍になる。【００３８】
実施の形態２では、インタリーブ処理およびデインタリーブ処理を２段階で行う。図９は、第１−１のインタリーブ回路４１による１回目のインタリーブの方法を示す図である。ここでは、ブロックインタリーブを行うフレーム数の単位ｆを４に設定している。第１−１のインタリーブ回路４１は、図９の左側に示すインタリーブ前複数フレームバッファの状態から、図９の右側に示すインタリーブ後複数フレームバッファの状態へ変換するブロックインタリーブ処理を実施する。【００３９】
第１−１のインタリーブ回路４１は、例えば複数ＦＥＣフレームバッファに対応する１つまたは複数のメモリ領域と、そのメモリ領域への入力端子、出力端子、およびアドレステーブルによって構成することができる。アドレステーブルはブロックインタリーブの変換方法に相当し、メモリ領域への入力アドレスと出力アドレスを制御することによりインタリーブを行う。【００４０】
第１−１のインタリーブ回路４１によるインタリーブ方法を数式を用いて説明する。
ここで、ｉ（０〜１０２３）は、４つの単一ＦＥＣフレームバッファ６１の各列に一意に割り当てた番号であり、ブロックインタリーブ後の各列のアドレスを表す。ａｄｄｒ＿ｂｆ（ｉ）（０〜１０２３）はｉに相当する列のブロックインタリーブ前のアドレス、ｆｒａｍｅ＿ａｆ（ｉ）（０〜３）は列ｉの属するフレーム番号、ｆｒａｍｅ＿ｂｆ（ｉ）（０〜３）はｉに相当する列のブロックインタリーブ前のフレーム番号、ｃｏｌ＿ａｆ（ｉ）（０〜２５５）はｉが属する単一ＦＥＣフレームバッファ６１中でのｉの列番号、ｃｏｌ＿ｂｆ（ｉ）（０〜２５５）はｉに相当する列のブロックインタリーブ前の単一ＦＥＣフレームバッファ６１中での列番号である。
まず、ｆｒａｍｅ＿ａｆ（ｉ）、ｃｏｌ＿ａｆ（ｉ）を式（８）、（９）により求める。
ｆｒａｍｅ＿ａｆ（ｉ）＝［ｉ／２５６］      （８）
ｃｏｌ＿ａｆ（ｉ）＝ｉ ｍｏｄ ２５６          （９）
ここで、［ｘ］はｘを越えない最大整数を表す。
また、「ａ ｍｏｄ ｂ」は、ａをｂで割ったときの剰余を表す。【００４１】
次に、ｃｏｌ＿ａｆ（ｉ）の値によって場合分けを行う。
１．ｃｏｌ＿ａｆ（ｉ）＜２３３の場合
ｆｒａｍｅ＿ｂｆ（ｉ）、ｃｏｌ＿ｂｆ（ｉ）を式（１０）、（１１）により求める。
ｆｒａｍｅ＿ｂｆ（ｉ）＝［（ｃｏｌ＿ａｆ（ｉ）×４＋ｆｒａｍｅ＿ａｆ（ｉ））／２３３］      （１０）
ｃｏｌ＿ｂｆ（ｉ）＝（ｃｏｌ＿ａｆ（ｉ）×４＋ｆｒａｍｅ＿ａｆ（ｉ））ｍｏｄ２３３      （１１）
また、ａｄｄｒ＿ｂｆ（ｉ）を式（１２）により求める。
ａｄｄｒ＿ｂｆ（ｉ）＝ｆｒａｍｅ＿ｂｆ（ｉ）×２５６＋ｃｏｌ＿ｂｆ（ｉ）      （１２）
２．２３３≦ｃｏｌ＿ａｆ（ｉ）＜２３９の場合
ａｄｄｒ＿ｂｆ（ｉ）を図９により求める。
３．２３９≦ｃｏｌ＿ａｆ（ｉ）の場合
ａｄｄｒ＿ｂｆ（ｉ）を式（１３）により求める。
ａｄｄｒ＿ｂｆ（ｉ）＝ｉ      （１３）【００４２】
次に、第１−２のインタリーブ回路４２において２回目のインタリーブを行う。第１−２のインタリーブ回路４２は、第１−１のインタリーブ回路４１によってインタリーブされた情報系列を第２のＦＥＣ符号化回路４３に入力する前に、さらにＲＳシンボル単位で順序を変換する。この変換は、単一ＦＥＣフレームバッファ６１毎に行う。またこの変換は、外符号ＲＳ（２３９，２３３）の含まれる領域（行数１６シンボル、列数２３９シンボル）のみで実施する。第２のＦＥＣ符号化回路４３は、第１−２のインタリーブ回路４２から出力される情報系列に対して、外符号ＲＳ（２３９，２３３）の符号化処理をｍ’／Ｐ０並列で実施する。
図１０は、２回目のインタリーブの方法の例を示す図である。第１−２のインタリーブ回路４２へのＲＳシンボルの入力順を０，１，２，．．．とすると、第２のＦＥＣ符号化回路４３において、図に示すように、ＲＳ  ｃｏｄｅ  Ｎｏ．０：０，３１，４６，６１，．．．，３７２１，ｐ７，ｐ２２，．．．，ｐ８２、ＲＳ  ｃｏｄｅ  Ｎｏ．１：１，１６，４７，６２，．．．，３７２２，ｐ８，ｐ２３，．．．，ｐ８３のように斜め方向に符号化される。第１−２のデインタリーブ回路４４からの出力時には各ＲＳシンボルの位置は不変であり、０，１，２，．．．，３７２８，ｐ０，ｐ１，．．．，ｐ９５の順で出力される。【００４３】
第１−２のインタリーブ回路４２は、例えば複数ＦＥＣフレームバッファに対応する１つまたは複数のメモリ領域と、そのメモリ領域への入力端子、出力端子、およびアドレステーブルによって構成することができる。アドレステーブルはインタリーブの変換方法に相当し、メモリ領域への入力アドレスと出力アドレスを制御することによりインタリーブを行う。【００４４】
第１−２のデインタリーブ回路４４は、第２のＦＥＣ符号化回路４３でＲＳ符号化された符号語系列に対してデインタリーブ処理を実施する。具体的には、第１−２のインタリーブ回路４２におけるインタリーブ処理とは逆順で、インタリーブ後複数フレームバッファの内部でＲＳ符号語系列の順序を並び替えてバッファリングする。【００４５】
第１−２のデインタリーブ回路４４は、例えば複数ＦＥＣフレームバッファに対応する１つまたは複数のメモリ領域と、そのメモリ領域への入力端子、出力端子、およびアドレステーブルによって構成することができる。アドレステーブルによってメモリ領域への入力アドレスと出力アドレスを制御し、入力アドレスと出力アドレスを第１−２のインタリーブ回路４２とは逆にして、ＲＳ符号語系列をメモリ領域に書き込む。【００４６】
なお、第１−２のインタリーブ回路４２における処理前のインタリーブ前複数フレームバッファと第１−２のデインタリーブ回路４４における処理後のインタリーブ前複数フレームバッファが、実装上同一のメモリ領域を共有するようにしてもよい。この場合には、オーバヘッド用領域６２および情報系列領域６３のデータについてはインタリーブ処理を実施する必要はない。
また、第１−２のインタリーブ回路４２および第１−２のデインタリーブ回路４４のメモリ領域であるが、論理的にはＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）による構成の他に、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）による構成も可能である。ＦＩＦＯによる構成では、第２のＦＥＣ符号化回路４３への入出力アドレス（ＲＳシンボルの行番号）をクロックごとにシフトさせればよい。また、実装上確保すべきメモリ領域としては、必ずしも複数ＦＥＣフレームバッファに対応する分である必要はない。単一ＦＥＣフレームバッファ分のメモリ領域とメモリアクセス制御で実装は可能である。【００４７】
次に、第１−１のデインタリーブ回路４５は、第１−２のデインタリーブ回路４４により並び替えられたインタリーブ後複数フレームバッファに含まれるＲＳ符号語系列に対して、デインタリーブ処理を実施する。具体的には、第１−１のインタリーブ回路４１におけるインタリーブ処理とは逆順で、インタリーブ後複数フレームバッファの系列を、インタリーブ前複数フレームバッファに並び替えてバッファリングする。
第１−１のデインタリーブ回路４５は、例えば複数ＦＥＣフレームバッファに対応する１つまたは複数のメモリ領域と、そのメモリ領域への入力端子、出力端子、およびアドレステーブルによって構成することができる。アドレステーブルによってメモリ領域への入力アドレスと出力アドレスを制御し、入力アドレスと出力アドレスを第１−１のインタリーブ回路４１とは逆にして、ＲＳ符号語系列をメモリ領域に書き込む。【００４８】
なお、第１−１のインタリーブ回路４１における処理前のインタリーブ前複数フレームバッファと第１−１のデインタリーブ回路４５における処理後のインタリーブ前複数フレームバッファが、実装上同一のメモリ領域を共有するようにしてもよい。この場合には、オーバヘッド用領域６２および情報系列領域６３のデータについてはインタリーブ処理を実施する必要はない。
第３のＦＥＣ符号化回路４６は、第１−１のデインタリーブ回路４５で処理されたインタリーブ前複数フレームバッファに含まれる系列を、単一ＦＥＣフレームバッファ６１ごとに内符号の積符号にて符号化する。【００４９】
次に、誤り訂正復号装置５０の動作について説明する。
誤り訂正復号装置５０に、送信シンボル１ビットあたりｑビットに量子化された量子化受信系列がｑ並列の順序で入力されると、第２の多重分離回路２１において、ｍ×ｑ並列の系列に変換される。具体的には、入力された量子化受信系列を図８に示す単一ＦＥＣフレームバッファ（行数１４４ビット、列数２５６ビット）において、送信シンボル１ビットあたりｑビットを割り当てて、図中の上→下、左→右の方向へバッファリングし、ｍ×ｑ並列の系列として出力する。
第３のＦＥＣ復号回路５１において、受信系列を単一ＦＥＣフレーム毎に内符号の積符号に対する復号処理を実施する。この復号処理では、限界距離復号や、一般化最小距離復号、軟判定繰り返し復号など、さまざまな積符号に対する復号方法を適用することが可能である。【００５０】
単一ＦＥＣフレーム毎に積符号の復号処理された系列は、第２−１のインタリーブ回路５２において、インタリーブ処理される。ここでのインタリーブは、第１−１のインタリーブ回路４１と同様に行う。
第２−２のインタリーブ回路５３は、第２−１のインタリーブ回路５２でインタリーブされた系列を、第２のＦＥＣ復号回路５４に入力する前に、さらにＲＳシンボル単位で順序を変換する。この変換は、単一ＦＥＣフレームバッファ６１毎に行う。ここでのインタリーブは、第１−２のインタリーブ回路４２と同様に行う。
第２のＦＥＣ復号回路５４は、第２−２のインタリーブ回路５３から出力される復号対象の系列に対して、外符号ＲＳ（２３９，２３３）の復号処理をｍ’／ｐ０並列で実施する。【００５１】
第２−２のデインタリーブ回路５５は、第２のＦＥＣ復号回路５４によってＲＳ復号された符号語系列をデインタリーブする。具体的には、第２−２のインタリーブ回路５３におけるインタリーブ処理とは逆順で、インタリーブ後複数フレームバッファの内部でＲＳ符号語系列の順序を並び替えてバッファリングする。【００５２】
第２−２のデインタリーブ回路５５は、例えば複数ＦＥＣフレームバッファに対応する１つまたは複数のメモリ領域と、そのメモリ領域への入力端子、出力端子、およびアドレステーブルによって構成することができる。アドレステーブルによってメモリ領域への入力アドレスと出力アドレスを制御し、入力アドレスと出力アドレスを第２−２のインタリーブ回路５３とは逆にして、ＲＳ符号語系列をメモリ領域に書き込む。【００５３】
なお、第２−２のインタリーブ回路５３における処理前のインタリーブ後複数フレームバッファと第２−２のデインタリーブ回路５５における処理後のインタリーブ後複数フレームバッファが、実装上同一の領域を共有している場合には、ＲＳ復号処理で反転された２元のビットのみを書き換えればよい。
また、第２−２のインタリーブ回路５３および第２−２のデインタリーブ回路５５のメモリ領域であるが、論理的にはＲＡＭによる構成の他に、ＦＩＦＯによる構成も可能である。ＦＩＦＯによる構成では、第２のＦＥＣ復号回路５４への入出力アドレス（ＲＳシンボルの行番号）をクロックごとにシフトさせればよい。また、実装上確保すべきメモリ領域としては、必ずしも複数ＦＥＣフレームバッファに対応する分である必要はない。単一ＦＥＣフレームバッファ分のメモリ領域とメモリアクセス制御で実装は可能である。【００５４】
第２−１のデインタリーブ回路５６は、第２−２のデインタリーブ回路５５により並び替えられたインタリーブ後複数フレームバッファに含まれる推定符号語系列をデインタリーブする。具体的には、第２−１のインタリーブ回路５２におけるインタリーブ処理とは逆順で、インタリーブ後複数フレームバッファの系列を、インタリーブ前複数フレームバッファに並び替えてバッファリングする。【００５５】
第２−１のデインタリーブ回路５６は、例えば複数ＦＥＣフレームバッファに対応する１つまたは複数のメモリ領域と、そのメモリ領域への入力端子、出力端子、およびアドレステーブルによって構成することができる。アドレステーブルによってメモリ領域への入力アドレスと出力アドレスを制御し、入力アドレスと出力アドレスを第２−１のインタリーブ回路５２とは逆にして、ＲＳ符号語系列をメモリ領域に書き込む。【００５６】
以上のように、実施の形態２によれば、誤り訂正符号化装置４０および誤り訂正復号装置５０は、第１−１のインタリーブ回路４１、第１−２のインタリーブ回路４２、および第２−１のインタリーブ回路５２、第２−２のインタリーブ回路５３において複数のＦＥＣフレームに渡る、外符号の前後でのブロックインタリーブを行うようにしたので、符号化処理および送信処理がＦＥＣフレームの大きさで制約されていても、バーストエラーの訂正能力がＦＥＣフレームの大きさによって制約されずに向上させることができる。さらに、外符号の前後でインタリーブを２段階に渡って掛けるため、内符号の復号で残留した格子状エラーを分散させ、外符号の復号で復号させることができる。
【産業上の利用可能性】
【００５７】
以上のように、この発明に係る誤り訂正符号化装置および誤り訂正復号装置は、ＦＥＣフレームの大きさによる制約を受けずにバーストエラーの訂正能力を向上させることに適している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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