(57)【特許請求の範囲】
【請求項１】
複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極およびスイッチング素子とを有する電気光学パネルに形成され、前記データ線を駆動するデータ線駆動回路であって、
複数の第１半導体素子を有する第１セルと、
前記第１セルとは異なる回路構成であって前記第１セルと隣接し、複数の第２半導体素子を有する第２セルと、
前記第１セルと前記第２セルとの境界に形成され、電源電圧を供給する電源ラインと、
を有し、
前記複数の第１半導体素子のうち少なくとも１つの半導体素子と、前記複数の第２半導体素子のうち１つの半導体素子とは、共通半導体島に設けられ、
前記共通半導体島は、前記境界を軸として非対称な形状を有しており、かつ、前記電源ラインと交差するように設けられ、
前記共通半導体島には、前記電源ラインに接続される共通コンタクトホールが設けられ、
前記共通コンタクトホールを介して電源電圧が前記第１セルと前記第２セルとに各々給電される
集積回路構造を有することを特徴とするデータ線駆動回路。
【請求項２】
ある第１セルと第２セルとの境界から、次の第１セルと前記第２セルとの境界までの間隔が、前記各データ線の間隔と一致する
ことを特徴とする請求項１に記載したデータ線駆動回路。
【請求項３】
前記第１セルまたは前記第２セルのいずれか一方は、前記電源ラインと重なる領域を有する個別半導体島を有し、
前記個別半導体島と前記電源ラインとを接続する個別コンタクトホール
を備えた請求項１に記載のデータ線駆動回路。
【請求項４】
前記共通コンタクトホールおよび前記個別コンタクトホールの間隔は、予め定められた基準距離の自然数倍である
ことを特徴とする請求項３に記載したデータ線駆動回路。
【請求項５】
前記共通コンタクトホールまたは前記個別コンタクトホールの他に、前記基準距離の間隔でダミーコンタクトホールを配置した
ことを特徴とする請求項４に記載したデータ線駆動回路。
【請求項６】
複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極およびスイッチング素子とを有する電気光学パネルに形成され、前記走査線を駆動する走査線駆動回路であって、
複数の第１半導体素子を有する第１セルと、
前記第１セルとは異なる回路構成であって前記第１セルと隣接し、複数の第２半導体素子を有する第２セルと、
前記第１セルと前記第２セルとの境界に形成され、電源電圧を供給する電源ラインと、
を有し、
前記複数の第１半導体素子のうち少なくとも１つの半導体素子と、前記複数の第２半導体素子のうち１つの半導体素子とは、共通半導体島に設けられ、
前記共通半導体島は、前記境界を軸として非対称な形状を有しており、かつ、前記電源ラインと交差するように設けられ、
前記共通半導体島には、前記電源ラインに接続される共通コンタクトホールが設けられ、
前記共通コンタクトホールを介して電源電圧が前記第１セルと前記第２セルとに各々給電される
集積回路構造を有することを特徴とする走査線駆動回路。
【請求項７】
ある第１セルと第２セルとの境界から、次の第１セルと前記第２セルとの境界までの間隔が、前記各走査線の間隔と一致する
ことを特徴とする請求項６に記載した走査線駆動回路。
【請求項８】
前記第１セルまたは前記第２セルのいずれか一方は、前記電源ラインと重なる領域を有する個別半導体島を有し、
前記個別半導体島と前記電源ラインとを接続する個別コンタクトホール
を備えた請求項６に記載の走査線駆動回路。
【請求項９】
前記共通コンタクトホールおよび前記個別コンタクトホールの間隔は、予め定められた基準距離の自然数倍である
ことを特徴とする請求項８に記載した走査線駆動回路。
【請求項１０】
前記共通コンタクトホールまたは前記個別コンタクトホールの他に、前記基準距離の間隔でダミーコンタクトホールを配置した
ことを特徴とする請求項９に記載した走査線駆動回路。
【請求項１１】
請求項２に記載したデータ線駆動回路または請求項７に記載した走査線駆動回路のうち少なくとも一方を備える
ことを特徴とする電気光学パネル。
【請求項１２】
請求項１１に記載した電気光学パネルを備えることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ線駆動回路、走査線駆動回路、電気光学パネル、および電子機器に関する。
【０００２】
【従来の技術】
アクティブマトリクス方式の液晶パネルは、主に、マトリクス状に配列した画素電極の各々にスイッチング素子が設けられた素子基板と、カラーフィルタなどが形成された対向基板と、これら両基板との間に充填された液晶とから構成される。このような構成において、走査線を介してスイッチング素子に走査信号を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して、画素電極に画像信号を印加すると、当該画素電極および対向電極（共通電極）の間の液晶層に所定の電荷が蓄積される。
【０００３】
電荷蓄積後、当該スイッチング素子をオフ状態としても、液晶層の抵抗は十分高いので、当該液晶層における電荷の蓄積が維持される。したがって、各画素の液晶層に電荷を蓄積させるのは一部の期間で良いため、第１に、走査線駆動回路によって、各走査線を順次選択するとともに、第２に、走査線の選択期間において、データ線駆動回路によって、１本または複数本のデータ線を順次選択し、第３に、選択されたデータ線に画像信号をサンプリングして供給する構成により、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。
【０００４】
このような液晶パネルにおいて、高精細な画像を表示するためには、画素ピッチを狭める必要がある。そのためには、画素ピッチに対応して走査線駆動回路とデータ線駆動回路との集積度を向上させる必要がある。ここで、走査線駆動回路やデータ線駆動回路は、一般的には、それぞれシフトレジスタ回路やバッファ回路などから構成される。
【０００５】
例えば、データ線駆動回路におけるバッファ回路は、図１６の左側部分に示すようにインバータＩＮＶ１、ＩＮＶ２を直列に接続して構成されている。インバータＩＮＶ２にあっては、図１６の中央部分に示すようにｐチャネル型ＴＦＴＰ２〜Ｐ５を並列接続したものとｎチャネル型ＴＦＴＮ２〜Ｎ５を並列接続したものとが用いられる。一般に、インバータの出力電流はＴＦＴのゲート幅に依存するため、インバータＩＮＶ２は大きな出力電流を供給することが可能となる。
【０００６】
図１６の右側部分にバッファ回路の構造（パターンレイアウト）を示す。一般に、集積回路の設計においては、集積回路の全体を部分的な機能に分解し、各機能を実現する小規模な回路構造を設計し、これらを組み合わせて一つの集積回路構造を決定する。ある機能を持つ小規模な回路構造はセルと呼ばれる。図１６に示すバッファ回路の構造は、データ線駆動回路に用いられるセルの一種である。
データ線駆動回路の出力段には、このようなバッファ回路が複数個並ぶことになる。したがって、単純に図に示すバッファ回路を複数個並べることによって、データ線駆動回路の出力段を構成することができる。
【０００７】
ところで、図１６に示すバッファ回路において、正電源ラインＬｄと負電源ラインＬｓとを逆に配置して図１７に示す構造を取ることも可能である。つまり、ある回路は、電源ラインを対称軸としてその構造と鏡対称の構造によっても実現できる。データ線駆動回路の出力段を構成する各バッファ回路は、同一の機能を有すればよいから、図１６に示す構造であってもよいし、あるいは図１７に示す構造であってもよい。
【０００８】
この点に着目して、電源ラインを隣接するバッファ回路で共用化すると、データ線駆動回路の出力段は、図１８に示す構造となる。この配線構造は、図１６に示すバッファ回路と図１７に示すバッファ回路とを交互に並べたものである。これにより、正電源ラインと負電源ラインとを共用化でき、データ線駆動回路の集積度を向上させ、画素ピッチを狭くすることが可能となる。
【０００９】
【発明が解決しようとする課題】
ところで、データ線駆動回路や走査線駆動回路に用いられるシフトレジスタにはラッチ回路等が用いられている。このため、回路配置の都合上、例えば、バッファ回路とラッチ回路といったように異なる回路を並列に配置したい場合がある。
【００１０】
しかし、ラッチ回路を構成する素子は、バッファ回路を構成する素子と相違するから、バッファ回路とラッチ回路とを並列に並べても各セルを構成する素子は非対称となる。したがって、上述したバッファ回路同士のように電源ラインを対称軸として鏡対称の構造を取ることができない。
【００１１】
このように異なる機能を有するセル間において電源ラインを共用化する場合、以下の問題がある。各セルは電源ラインと接続されるＴＦＴを有し、これらのＴＦＴは、半導体島と電源ラインとがコンタクトホールによって接続されるが、各セルは独立に設計されるので、半導体島やコントタクトホールの配置はセル毎に異なっている。したがって、異なる機能を有するセル間では半導体島やコンタクトホールを共有化することができない。
【００１２】
さらに、あるセルと隣接するセルで、自由に半導体島を形成するとすれば、電源ラインの下部で半導体島が近接してしまい、加工精度を超えて配置された場合には不定形に両者が一部で接続されてしまうことがある。本来、独立して形成されるべき半導体島が接続されてしまうと、機能的には問題がなくても、基板検査においてプロセス工程で不良が発生したとみなされてしまうといった問題があった。
【００１３】
くわえて、データ線駆動回路や走査線駆動回路にあっては、集積度を向上させ画素ピッチの狭めることが望ましいが、これには一定の限界があった。
本発明は上述した事情に鑑みてなされたものであり、異なる機能を有するセル間において半導体島やコンタクトホールを共有化すること、集積回路の検査工程において不良とみなされないような構造を提供すること、画素ピッチを狭めること等を目的とする。
【００１９】
【課題を解決するための手段】
本発明のデータ線駆動回路にあっては、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極およびスイッチング素子とを有する電気光学パネルに形成され、前記データ線を駆動するデータ線駆動回路であって、複数の第１半導体素子を有する第１セルと、前記第１セルとは異なる回路構成であって前記第１セルと隣接し、複数の第２半導体素子を有する第２セルと、前記第１セルと前記第２セルとの境界に形成され、電源電圧を供給する電源ラインと、を有し、前記複数の第１半導体素子のうち少なくとも１つの半導体素子と、前記複数の第２半導体素子のうち１つの半導体素子とは、共通半導体島に設けられ、前記共通半導体島は、前記境界を軸として非対称な形状を有しており、かつ、前記電源ラインと交差するように設けられ、前記共通半導体島には、前記電源ラインに接続される共通コンタクトホールが設けられ、前記共通コンタクトホールを介して電源電圧が前記第１セルと前記第２セルとに各々給電される集積回路構造を有することを特徴とする。また、ある第１セルと第２セルとの境界から、次の第１セルと前記第２セルとの境界までの間隔が、前記各データ線の間隔と一致することが望ましい。この発明によれば、上述したセル間の共用化によって、データ線の間隔を狭めることが可能となる。
【００２０】
本発明の走査線駆動回路にあっては、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極およびスイッチング素子とを有する電気光学パネルに形成され、前記走査線を駆動する走査線駆動回路であって、複数の第１半導体素子を有する第１セルと、前記第１セルとは異なる回路構成であって前記第１セルと隣接し、複数の第２半導体素子を有する第２セルと、前記第１セルと前記第２セルとの境界に形成され、電源電圧を供給する電源ラインと、を有し、前記複数の第１半導体素子のうち少なくとも１つの半導体素子と、前記複数の第２半導体素子のうち１つの半導体素子とは、共通半導体島に設けられ、前記共通半導体島は、前記境界を軸として非対称な形状を有しており、かつ、前記電源ラインと交差するように設けられ、前記共通半導体島には、前記電源ラインに接続される共通コンタクトホールが設けられ、前記共通コンタクトホールを介して電源電圧が前記第１セルと前記第２セルとに各々給電される集積回路構造を有することを特徴とする。この場合、ある第１セルと第２セルとの境界から、次の第１セルと前記第２セルとの境界までの間隔が、前記各走査線の間隔と一致することが好ましい。この発明によれば、上述したセル間の共用化によって、走査線の間隔を狭めることが可能となる。
【００２１】
本発明の電気光学パネルにあっては、上述したデータ線駆動回路または上述した走査線駆動回路のうち少なくとも一方を備えることを特徴とする。この発明によれば、画素ピッチを狭めることができる。
【００２２】
さらに、本発明の電子機器は、上述した電気光学パネルを備えるものであって、例えば、プロジェクタ、モバイル型パーソナルコンピュータ、ＰＤＡ、携帯電話機等が該当する。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
＜１．電気光学装置の全体構成＞
まず、実施形態に係る電気光学装置について、液晶表示装置を例にとって説明する。図１は、その液晶表示装置の電気的構成を示すブロック図である。この図に示されるように、液晶表示装置は、液晶パネル１００と、タイミングジェネレータ２００と、画像信号処理回路３００とを備える。このうち、タイミングジェネレータ２００は、各部で使用されるタイミング信号を出力するものである。
【００２４】
また、画像信号処理回路３００は、画像信号ＶＩＤを生成して液晶パネル１００に供給するものである。この際、画像信号処理回路３００は、画像信号ＶＩＤを必要に応じて反転する。反転するか否かについては、一般には、データ信号の印加方式が▲１▼走査線単位の極性反転であるか、▲２▼データ線単位の極性反転であるか、▲３▼画素単位の極性反転であるか、▲４▼画素単位の極性反転であるかに応じて定められ、その反転周期は、１水平走査期間またはドットクロック周期、または１垂直走査期間に設定される。なお、本実施形態における極性反転とは、画像信号の振幅中心電位を基準として正極性と負極性に交互に電圧レベルを反転させることをいう。
【００２５】
＜２．液晶パネルの電気的構成＞
次に、液晶パネル１００の電気的構成について説明する。液晶パネル１００は、後述するように、素子基板と対向基板とを互いに電極形成面を対向して貼付した構成となっている。このうち、素子基板にあっては、図１においてＸ方向に沿って平行に複数本の走査線１１２が配列して形成され、また、これと直交するＹ方向に沿って平行に複数本のデータ線１１４が形成されている。そして、これらの走査線１１２とデータ線１１４との各交点においては、ＴＦＴ１１６のゲート電極が走査線１１２に接続される。また、ＴＦＴ１１６のソース電極がデータ線１１４に接続されるとともに、ＴＦＴ１１６のドレイン電極が画素電極１１８に接続されている。
【００２６】
各画素は、画素電極１１８と、後述する対向基板に形成された共通電極と、これら両電極間に挟持された液晶とを備える。したがって、各画素は、走査線１１２とデータ線１１４との各交点に対応して、マトリクス状に配列することとなる。すなわち、１つの画素は走査線１１２とデータ線１１４とによって囲まれる領域に形成される。隣接する走査線１１２の間隔は、画素のＹ方向の長さと一致し、これをＹ方向画素ピッチＰＹと称する。一方、隣接するデータ線１１４の間隔は、画素のＸ方向の長さと一致し、これをＸ方向画素ピッチＰＸと称する。
なお、このほかに、各画素毎に、蓄積容量（図示省略）を、電気的にみて画素電極１１８と共通電極とに挟持された液晶に対して並列に形成しても良い。
【００２７】
さて、データ線駆動回路１３０、サンプリング回路１４０および走査線駆動回路１５０は、後述するように素子基板における対向面にあって、表示領域の周辺部に形成されるものである。これらの回路の能動素子は、いずれもｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴの組み合わせにより形成される。したがって、画素に用いるＴＦＴ１１６と共通の製造プロセス（例えば、工程温度が約１０００℃のプロセス）で形成することができ、集積化や、製造コスト、素子の均一性などの点において有利となる。
【００２８】
ここで、駆動回路のうち、データ線駆動回路１３０は、シフトレジスタを有し、タイミングジェネレータ２００からのクロック信号ＣＬＸやその反転クロック信号ＣＬＸＩＮＶに基づいてＸスタートパルスＳＰＸをシフトして、サンプリング信号Ｓ１〜Ｓｎを生成する。
【００２９】
サンプリング回路１４０は、各データ線１１４に対し、サンプリング信号Ｓ１〜Ｓｎにしたがって画像信号ＶＩＤをサンプリングして供給するものである。詳細には、サンプリング回路１４０には、ＴＦＴからなるスイッチ１４１が各データ線１１４の一端に設けられるとともに、各スイッチ１４１のソース電極は、画像信号ＶＩＤが供給される信号線に接続され、また、各スイッチ１４１のドレイン電極は１本のデータ線１１４に接続されている。さらに、各スイッチ１４１のゲート電極には、サンプリング信号Ｓ１〜Ｓｎが供給される信号線のいずれかに接続されている。
【００３０】
走査線駆動回路１５０は、シフトレジスタを有し、タイミングジェネレータ２００からのクロック信号ＣＬＹやその反転クロック信号ＣＬＹINVに基づいてＹスタートパルスＳＰＹをシフトして、走査信号Ｙ１〜Ｙｍを各走査線１１２に対して順次出力するものである。
【００３１】
＜３．液晶パネルの機械的構成＞
次に、上述した電気的構成に係る液晶パネル１００の機械的構成について図２および図３を参照して説明する。ここで、図２は、液晶パネル１００の構成を示す斜視図であり、図３は、図２におけるＺ−Ｚ’線断面図である。
【００３２】
これらの図に示されるように、液晶パネル１００は、素子基板１０１と対向基板１０２とを、スペーサ１０３が混入されたシール材１０４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせたものである。素子基板１０１は、ガラス等の透明な絶縁性基板により構成されており、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にＴＦＴや画素電極１１８が形成される。一方、対向基板１０２はガラス等の透明な平板で構成される。
【００３３】
そして、液晶パネル１００は、素子基板１０１と対向基板１０２との間隙に電気光学材料としての液晶１０５を封入した構造となっている。なお、シール材１０４は、対向基板１０２の基板周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。
【００３４】
ここで、素子基板１０１の対向面であって、シール材１０４の外側一辺においては、上述したサンプリング回路１４０およびデータ線駆動回路１３０が形成されている。さらに、この一辺には複数の接続電極１０７が形成されており、そこにはタイミングジェネレータ２００および画像信号処理回路３００からの各種信号が供給される。また、この一辺に隣接する２辺には、２個の走査線駆動回路１５０が形成されている。なお、走査線１１２に供給される走査信号の遅延が問題にならないのであれば、走査線駆動回路１５０を片側１個だけに形成する構成でも良い。
【００３５】
一方、対向基板１０２の共通電極１０８は、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１０１との電気的導通が図られている。ほかに、対向基板１０２には、液晶パネル１００の用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第３に、液晶パネル１００に光を照射するバックライトが設けられる。特に色光変調の用途の場合には、カラーフィルタは形成されずにブラックマトリクスが対向基板１０２に設けられる。
【００３６】
くわえて、素子基板１０１および対向基板１０２の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶１０５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００３７】
なお、駆動回路等の周辺回路の一部または全部を、素子基板１０１に形成する代わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いてフィルムに実装された駆動用ＩＣチップを、素子基板１０１の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技術を用いて、素子基板１０１の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【００３８】
＜４．走査線駆動回路およびデータ線駆動回路の構造＞
上述したようにデータ線駆動回路１３０および走査線駆動回路１５０は、シフトレジスタとバッファ回路を備える。また、シフトレジスタはラッチ回路を備えている。さらに、データ線駆動回路１３０および走査線駆動回路１５０は、複数の素子からなる論理ブロックである各種のセルを組み合わせて構成されている。
【００３９】
ここでは、セルの一例として、バッファ回路を構成する第１セルＣ１とラッチ回路を構成する第２セルＣ２とを取りあげる。図４に、バッファ回路の回路図、第１セルＣ１の構造を示す平面図、およびコンタクトホールの位置関係を示す説明図を示す。この図に示すように素子基板１０１の上には、正電源電圧Ｖｄｄと負電源電圧Ｖｓｓを給電する正電源ラインＬｄと負電源ラインＬｓの間に半導体島４０１〜４０５が形成される。これらの半導体島４０１〜４０５は、正電源ラインＬｄと正電源ラインＬｓの下部まで延在している。そして、半導体島４０１〜４０５は、コンタクトホール４１１〜４２０を介して正電源ラインＬｄと接続される一方、コンタクトホール４２１〜４３０を介して正電源ラインＬｓと接続される。さらに、半導体島４０１〜４０５は、ＴＦＴのソース領域、ドレイン領域およびチャネル領域を形成している。
【００４０】
半導体島４０１とゲート電極４０６とは、ｐチャネルＴＦＴＰ１およびｎチャネルＴＦＴＮ１を構成する。配線４０８は、ｐチャネルＴＦＴＰ１のドレインおよびｎチャネルＴＦＴＮ１のソースとゲート電極４０９を接続する。
【００４１】
また、半導体島４０２〜４０５とゲート電極４０９は、ｐチャネルＴＦＴＰ２〜Ｐ５およびｎチャネルＴＦＴＮ２〜Ｎ５を構成する。ゲート電極４０９はｐチャネルＴＦＴＰ２〜Ｐ５およびｎチャネルＴＦＴＮ２〜Ｎ５に共通である。したがって、ｐチャネルＴＦＴＰ２〜Ｐ５は並列に接続され、ｎチャネルＴＦＴＮ２〜Ｎ５も並列に接続されている。そして、配線４０７を介して入力信号ｉｎＡが供給される一方、配線４１０を介して出力信号ｏｕｔＡが出力される。
【００４２】
ここで、コンタクトホール４１１〜４２０および４２１〜４３０は、それらの最小間隔をＡとすると、その自然数倍の位置に配置してある。例えば、コンタクトホール４２１とコンタクトホール４２２の距離は「Ａ」であり、コンタクトホール４２２とコンタクトホール４２３との距離は、「３Ａ」である。換言すれば、正電源ラインＬｄと正電源ラインＬｓ上に形成される各コントタクトホール４１１〜４３０は、図に示すように間隔をＡとする平行な仮想的なラインＬ１〜Ｌ２１の上に配置される。
【００４３】
次に、ラッチ回路について説明する。図５は、ラッチ回路のブロック図である。同図に示すようにラッチ回路は、トランスファーゲートＧと、クロックドインバータＩＮＶＣおよびインバータＩＮＶＤを備え、ラッチ信号ＬＡＴとこれを反転した反転ラッチ信号ＬＡＴＢが供給されるようになっている。
【００４４】
まず、トランスファーゲートＧは、図６に示すようにｐチャネルＴＦＴＰ６とｎチャネルＴＦＴＮ６とを並列に接続して構成される。そして、トランスファーゲートＧは、ラッチ信号ＬＡＴがＨレベルの場合にオン状態となり、入力信号ｉｎＢをインバータＩＮＶＤに供給する一方、ラッチ信号ＬＡＴがＬレベルの場合にオフ状態になる。
【００４５】
次に、クロックドインバータＩＮＶＣは、図６に示すように正電源ラインＬｄと正電源ラインＬｓとの間に、ｐチャネルＴＦＴＰ７，Ｐ８およびｎチャネルＴＦＴＮ７，Ｎ８を直列に接続して構成されている。したがって、クロックドインバータＩＮＶＤは、ラッチ信号ＬＡＴがＬレベルの場合にインバータとして機能する一方、ラッチ信号ＬＡＴがＨレベルの場合には出力端子をハイインピーダンス状態にする。
【００４６】
したがって、ラッチ信号ＬＡＴがＨレベルの場合には入力信号ｉｎＢがトランスファーゲートＧを介してインバータＩＮＶＤに供給され、入力信号ｉｎＢを反転した出力信号ｏｕｔＢが出力される。一方、ラッチ信号ＬＡＴがＬレベルの場合にはトランスファーゲートＧがオフ状態となるため、入力信号ｉｎＢがインバータＩＮＶＤに供給されない。この場合には、クロックドインバータＩＮＶＣがアクティブとなるので、クロックドインバータＩＮＶＣとインバータＩＮＶＤによって出力信号ｏｕｔＢの論理レベルが保持される。
【００４７】
図７に、ラッチ回路の回路図、第２セルＣ２の構造を示す平面図、およびコンタクトホールの位置関係を示す説明図を示す。同図に示すように、第２セルＣ２は半導体島５０１〜５０５を備えている。このうち半導体島５０１〜５０３は、正電源ラインＬｄおよび負電源ラインＬｓの下部まで延在している。そして、半導体島５０１および５０２は、コンタクトホール５１４〜５１６を介して負電源ラインＬｓと接続される。また、半導体島５０２および５０３は、コンタクトホール５１７〜５１９を介して正電源ラインＬｄと接続される。
【００４８】
半導体島５０４とゲート電極５０６によってｐチャネルＴＦＴＰ６が、半導体島５０５とゲート電極５０７によってｎチャネルＴＦＴＮ６が、半導体島５０１とゲート電極５０６および５１０によってｎチャネルＴＦＴＮ７およびＮ８が、半導体島５０２とゲート電極５１２によってｎチャネルＴＦＴＮ９およびｐチャネルＴＦＴＰ９が、半導体島５０３とゲート電極５０７および５１０によってＰチャネルＴＦＴＰ７およびＰ８が、各々形成される。
【００４９】
ここで、コンタクトホール５１４〜５１９は、第１セルＣ１における最小間隔Ａの自然数倍の位置に配置してある。例えば、コンタクトホール５１８とコンタクトホール５１９の距離は「Ａ」であり、コンタクトホール５１８とコンタクトホール５１７の距離は「４Ａ」である。換言すれば、正電源ラインＬｄと負電源ラインＬｓ上に形成される各コントタクトホール５１４〜５１９は、図に示すように間隔をＡとする平行な仮想的なラインＬ１〜Ｌ２１の上に配置される。
【００５０】
本実施形態にあっては、第１セルＣ１と第２セルＣ２とを交互に並べてデータ線駆動回路１３０および走査線駆動回路１５０の一部を構成する。そして、第１セルＣ１と第２セルＣ２との間で各種の共用化を図る。図８は、第１セルＣ１と第２セルＣ２とを並べた構造を示す平面図であり、図９は、図８におけるＷ−Ｗ’線断面図である。
【００５１】
まず、左端の第１セルＣ１と中央の第２セルＣ２に着目して、共用化について検討する。第１に、半導体島４０３および半導体島５０１は一体として共通半導体島Ａ１として形成され、また、半導体島４０５および半導体島５０２は一体として共通半導体島Ａ２として形成される。第２に、負電源ラインＬｓがこれらのセル間で共用化されている。第３に、コンタクトホールＣＨ１は、第１セルＣ１のコンタクトホール４２５と第２セルＣ２のコンタクトホール５１４を共用化したものであり、コンタクトホールＣＨ２およびＣＨ３は、第１セルＣ１のコンタクトホール４２９および４３０と第２セルＣ２のコンタクトホール５１５および５１６を共用化したものである。
【００５２】
つまり、負電源ラインＬｓには、第１セルＣ１にのみ負電源電圧Ｖｓｓを給電するコンタクトホール４２１〜４２４、４２７および４２８と、第１セルＣ１および第２セルＣ２に負電源電圧Ｖｓｓを給電するコンタクトホールＣＨ１〜ＣＨ３および４２６とが形成される。すなわち、コンタクトホールＣＨ１〜ＣＨ３および４２６は第１セルＣ１と第２セルＣ２とで共用化されているから、共通コンタクトホールとして機能する。なお、コンタクトホール４２６は、本来、第１セルＣ１にのみ負電源電圧Ｖｓｓを給電するために用いられるが、コンタクトホールＣＨ１が共用される結果、第２セルＣ２にも負電源電圧Ｖｓｓを給電するものである。
【００５３】
さてここで、コンタクトホールＣＨ１と共通半導体島Ａ１との関係について図９を参照して説明する。この図に示すように素子基板の上にはポリシリコン膜からなる共通半導体島Ａ１が形成される。共通半導体島Ａ１の高濃度不純物領域２０は、ポリシリコン膜の上からＡｌ（アルミニウム）、Ｂ（ボロン）などのIII族元素のドーパントをイオン注入等によってをドープすることによって形成される。一方、共通半導体島Ａ１の高濃度不純物領域３０は、ポリシリコン膜の上からＳｂ（アンチモン）、Ａｓ（砒素）、Ｐ（リン）などのＶ族元素のドーパントをイオン注入等によってドープすることにより形成される。
【００５４】
そして、共通半導体島Ａ１の上部には、第１層間絶縁膜４０、ゲート電極４０９および５０６、第２層間絶縁膜５０が積層される。また、第１層間絶縁膜４０にはコンタクトホールｃｈ１〜ｃｈ４が設けられており、それらには各電極５１〜５３が形成されている。このように第３層を構成する正負電源ラインＬｄおよびＬｓや配線４１０から半導体層Ａ１に直接至るコンタクトホールを形成せずに、コンタクトホールｃｈ１〜ｃｈ４を形成したのは、以下の理由による。すなわち、第１層間絶縁膜４０の膜厚は、第２層間絶縁膜５０および半導体島Ａ１の膜厚に比較して極めて薄いので、第３層から半導体層Ａ１に直接至るコンタクトホールを形成しようとすると、コンタクトホールの深さを精密に調整することが困難であるため、コンタクトホールが半導体島Ａ１を突き抜けてしまうことがあるからである。これに対して、本実施形態のように第１層間絶縁膜４０と第２層間絶縁膜５０とにコンタクトホールを形成すると、そのような不都合はなく確実に接続することが可能となる。
【００５５】
ｐチャネルＴＦＴＰ３において、高濃度不純物領域２０中のソース領域２１は、コンタクトホールｃｈ１を介してソース電極５１に接続されており、さらにソース電極５１はコンタクトホール４１５を介して正電源ラインＬｄと接続されている。ｐチャネルＴＦＴＰ３のドレイン領域２３およびｎチャネルＴＦＴＮ３のソース領域３１はコンタクトホールｃｈ２およびｃｈ３を介して共通電極５２と接続されており、さらに共通電極５２はコンタクトホール４３１を介して配線４１０と接続されている。また、ゲート領域２２とゲート電極４０９によってｐチャネルＴＦＴＰ３のゲートが形成される一方、ゲート領域３２とゲート電極４０９によってｎチャネルＴＦＴＮ３のゲートが形成される。
【００５６】
次に、高濃度不純物領域３０中のソース領域３３は、ｎチャネルＴＦＴＮ３およびＮ８の共通ソースとして機能する。ソース領域３３は、コンタクトホールｃｈ４を介してソース電極５３と接続され、さらにコンタクトホールＣＨ１を介して負電源ラインＬｓと接続されている。すなわち、コンタクトホールＣＨ１は第１セルＣ１のｎチャネルＴＦＴＮ３と第２セルＣ２のｎチャネルＴＦＴＮ８に負電源電圧Ｖｓｓを給電するために用いられる。
【００５７】
次に、図８に戻り、中央の第２セルＣ２と右端の第１セルＣ１とに着目して、共用化を検討する。第１に、半導体島５０３および半導体島４０４は一体として共通半導体島Ａ３として形成され、また、半導体島４０５および半導体島５０２は一体として共通半導体島Ａ２として形成される。第２に正電源ラインＬｄがこれらのセル間で共用化されている。第３に、コンタクトホールＣＨ４は、第２セルＣ２のコンタクトホール５１７と第１セルＣ１のコンタクトホール４１７を共用化したものであり、コンタクトホールＣＨ５およびＣＨ６は、第２セルＣ２のコンタクトホール５１８および５１９と第１セルＣ１のコンタクトホール４１９および４２０を共用化したものである。
【００５８】
すなわち、正電源ラインＬｄには、第１セルＣ１にのみ正電源電圧Ｖｄｄを給電するコンタクトホール４１１〜４１６と、第１セルＣ１および第２セルＣ２に正電源電圧Ｖｄｄを給電するコンタクトホールＣＨ４〜ＣＨ６および４１８とが形成される。なお、コンタクトホール４１８は、本来、第１セルＣ１にのみ正電源電圧Ｖｓｓを給電するために用いられるが、コンタクトホールＣＨ４が共用される結果、第２セルＣ２にも正電源電圧Ｖｄｄを給電するものである。
【００５９】
このように本実施形態においては、各種のセルにおいて正電源ラインＬｄに形成するコンタクトホール４１１〜４２０および５１７〜５１９の配置を最小間隔Ａの自然数倍になるように設定するとともに、負電源ラインＬｓに形成するコンタクトホール４２１〜４３０および５１４〜５１６の配置を最小間隔Ａの自然数倍になるように設定したので、隣接する第１セルＣ１と第２セルＣ２との間で、半導体島、電源ラインおよびコンタクトホールの共用化を図ることができる。
【００６０】
この結果、データ線駆動回路１３０および走査線駆動回路１５０の集積度を向上させることが可能となる。そして、集積度の向上に伴って、Ｘ方向画素ピッチＰＸおよびＹ方向画素ピッチＰＹを狭くすることができる。ここでは、上述した第１セルＣ１と第２セルＣ２との構造をデータ線駆動回路１３０に適用した例を説明する。
【００６１】
図１０は、第１セルＣ１および第２セルＣ２とＸ方向ピッチＰＸとの関係を説明するための概念図である。この図に示すようにデータ線駆動回路１３０は、複数の単位回路Ｕを備える。各単位回路Ｕは第１セルＣ１および第２セルＣ２を含む。そして、データ線駆動回路１３０全体として見たとき、第１セルＣ１および第２セルＣ２は交互に配置するようになっている。
【００６２】
データ線駆動回路１３０の出力端子は、サンプリング回路１４０を構成する各スイッチ１４１を介して、各データ線１１４に接続される。したがって、第１セルＣ１の左端から第２セルＣ２の右端までの距離は、隣接するデータ線１１４の間隔であるＸ方向画素ピッチＰＸと一致することになる。上述したように第１セルＣ１と第２セルＣ２との間では正電源ラインＬｄおよび負電源ラインＬｓとの共用化が図られるため、Ｘ方向画素ピッチＰＸを狭めることが可能となる。一方、走査線駆動回路１５０について上述した共用化を図ることによって、Ｙ方向画素ピッチＰＹを狭めることが可能となる。これにより、液晶パネル１００は、Ｘ方向とＹ方向の画素ピッチを狭めて、高精細な画像を表示することが可能となる。
【００６３】
＜５．変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる変形が可能である。
（１）上述した実施形態において、正負電源ラインＬｄおよびＬｓの下部には、複数の半導体島が延在するように形成されていたが、コンタクトホールの最小間隔Ａを狭く設定すると半導体島が近接することになる。半導体島を形成するプロセスの精度には一定の限界があるので、近接する半導体島が一部で接続されてしまうことがある。素子基板の検査においては、本来、独立して形成されるべき半導体島が接続されてしまうと、プロセス工程で不良が発生したとみなされてしまう。
【００６４】
しかしながら、正負電源ラインＬｄおよびＬｓの下部の半導体島には正電源電圧Ｖｄｄまたは負電源電圧Ｖｓｓが給電されるから、たとえ半導体島が接続されたとしても何等問題はない。そこで、正負電源ラインＬｄおよびＬｓの下部に形成する各半導体島を予め接続した半導体島を各電源ラインＬｄおよびＬｓの下部に形成するようにしてもよい。
ところで、回路の構成によっては、ある電源ラインの下にＰチャネルの半導体島とＮチャネルの半導体島を形成したい場合もある。このような場合、半導体の種類が異なる半導体島を一体として形成することはできない。そこで、電源ラインの下部全体に分割された複数の半導体島を形成し、隣り合う半導体島では半導体の種類が異なるようにしてもよい。
【００６５】
（２）また、上述した実施形態において、データ線駆動回路１３０や走査線駆動回路１５０をシール部の下部に配置してもよい。図１１は、データ線駆動回路１３０をシール部の下部に配置した液晶パネル１００の断面図である。同図において、対向基板１０２の周辺部分であって、スペーサ１０４が混入されたシール材１０４が設けられている箇所がシール部Ｑである。シール部Ｑには、画素が設けられていないから、この部分は画像表示には寄与しない。したがって、データ線駆動回路１３０等を素子基板１０１上であって、シール部Ｑの下部に形成すると、素子基板１０１の面積を縮小することができ、液晶パネル１００全体を小型化することが可能となる。
【００６６】
ところで、液晶パネル１００は、素子基板１０１と対向基板１０２との間に液晶１０５を挟持した構成となっている。一方、電源ライン上にコンタクトホールを形成すると、当該部分近傍で凸部が形成される。仮に、電源ライン上の任意の位置にコンタクトホールが形成され、液晶パネル１００全体として見たときにコンタクトホールの配置に偏りがあると、この偏りに応じて素子基板１０１と対向基板１０２の距離が微妙に変化する。換言すれば、ある箇所では素子基板１０１と対向基板１０２とが近づいており、他の箇所では素子基板１０１と対向基板１０２とが離れてしまう。液晶パネル１００は液晶１０５によって光変調を行って階調を表示するものであるから、素子基板１０１と対向基板１０２の距離が一様でないと、表示ムラが発生し、表示画像の品質が劣化する。
【００６７】
そこで、上述した実施形態のコンタクトホールにくわえて、正負電源ラインＬｄおよび負電源ラインＬｓに、最小間隔ＡでダミーコンタクトホールＣＨｄを形成してもよい。図１２は、図８に示すセル構造においてダミーコンタクトホールＣＨｄの配置を示す平面図である。この図に示すように、ダミーコンタクトホールＣＨｄを形成することによって、正電源ラインＬｄおよび負電源ラインＬｓ上のコンタンクトホールは、等間隔Ａで配置されることになる。これにより、対向基板１０２の周辺部分に位置するシール部Ｑにおいて、コンタクトホールを均一に配置することができ、周辺部分における凹凸を無くして表示画像の品質を向上させることができる。
【００６８】
（３）上述した実施形態では、第１層間絶縁膜４０にコンタクトホールｃｈ１〜ｃｈ４を形成したが、本発明はこれに限定されるものではなく、例えば、コンタクトホール４１５、４３１、およびＣＨ１を、正負電源ラインＬｄおよびＬｓや配線４１０から半導体島Ａ１に直接至るように設けてもよい。この場合には、コンタクトホールｃｈ１〜ｃｈ４と電極５１〜５３を省略することが可能である。
【００６９】
（４）また、素子基板１０１を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、チャネルが形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や駆動回路の素子を構成しても良い。このように素子基板１０１を半導体基板により構成する場合には、透過型の表示パネルとして用いることができないため、画素電極１１８をアルミニウムなどで形成して、反射型として用いられることとなる。また、単に、素子基板１０１を透明基板として、画素電極１１８を反射型にしても良い。
【００７０】
さらに、上述した実施形態では画素のスイッチング素子を、ＴＦＴで代表される３端子素子として説明したが、ダイオード等の２端子素子で構成しても良い。ただし、画素のスイッチング素子として２端子素子を用いる場合には、走査線１１２を一方の基板に形成し、データ線１１４を他方の基板に形成するとともに、２端子素子を、走査線１１２またはデータ線１１４のいずれか一方と、画素電極との間に形成する必要がある。この場合、画素は、走査線１１２とデータ線１１４との間に直列接続された二端子素子と、液晶とから構成されることとなる。
【００７１】
また、上述した実施形態ではアクティブマトリクス型液晶表示装置を一例として説明したが、これに限られず、ＳＴＮ（Super Twisted Nematic）液晶などを用いたパッシィブ型にも適用可能である。さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶表示装置と類似の構成を有するすべての電気光学装置に適用可能である。
【００７２】
＜６．電子機器＞
次に、上述した実施形態および変形例にかかわる液晶装置を各種の電子機器に適用される場合について説明する。
＜６−１：プロジェクタ＞
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図１３は、プロジェクタの構成例を示す平面図である。
【００７３】
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【００７４】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶パネル１００と同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【００７５】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【００７６】
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【００７７】
＜６−２：モバイル型コンピュータ＞
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図１４は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００の背面にバックライトを付加することにより構成されている。
【００７８】
＜６−３：携帯電話機＞
さらに、この液晶パネル１００を、携帯電話機に適用した例について説明する。図１５は、この携帯電話機の構成を示す斜視図である。図において、携帯電話機１３００は、複数の操作ボタン１３０２とともに、透過型の液晶パネル１００５を備えるものである。この透過型の液晶パネル１００５にあっては、必要に応じてその前面にフロントライトが設けられる。
【００７９】
なお、図１３〜図１５を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【００８０】
【発明の効果】
以上説明したように本発明によれば、異なる機能を有するセル間において電源ライン、コンタクトホール等を共用化して、集積回路構造の占有面積を削減することが可能となる。さらに、この集積回路構造をデータ線駆動回路や走査線駆動回路に適用することによって、画素ピッチを狭めて高精細な画像を表示させることが可能となる。
【図面の簡単な説明】
【図１】  本発明の一実施形態にかかる液晶表示装置の電気的構成を示すブロック図である。
【図２】  同実施形態における液晶パネル１００の構成を示す斜視図である。
【図３】  図２におけるＺ−Ｚ’線断面図である。
【図４】  バッファ回路の回路図、第１セルＣ１の構造を示す平面図、およびコンタクトホールの位置関係を示す説明図を併記した図である。
【図５】  ラッチ回路のブロック図である。
【図６】  同ラッチ回路に用いるトランスファーゲートＧおよびクロックドインバータＩＮＶＣの回路図である。
【図７】  ラッチ回路の回路図、第２セルＣ２の構造を示す平面図、およびコンタクトホールの位置関係を示す説明図を示す図である。
【図８】  第１セルＣ１と第２セルＣ２とを並べた構造を示す平面図である。
【図９】  図８におけるＷ−Ｗ’線断面図である。
【図１０】  第１セルＣ１および第２セルＣ２とＸ方向ピッチＰＸとの関係を説明するための概念図である。
【図１１】  データ線駆動回路１３０をシール部の下部に配置した液晶パネル１００の断面図である。
【図１２】  図８に示すセル構造においてダミーコンタクトホールＣＨｄの配置を示す平面図である。
【図１３】  液晶装置を適用した電子機器の一例たるビデオプロジェクタの断面図である。
【図１４】  液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１５】  液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【図１６】  従来のバッファ回路の構成を示す図である。
【図１７】  バッファ回路の他の構造例を示す図である。
【図１８】  データ線駆動回路の出力段の構造例を示す図である。
【符号の説明】
Ｃ１……第１セル
Ｃ２……第２セル
Ｌｄ、Ｌｓ……正電源ライン、負電源ライン
Ａ１〜Ａ３……共通半導体島
ＣＨ１〜ＣＨ６……共通コンタクトホール
１１２……走査線
１１４……データ線
１１６……ＴＦＴ（スイッチング素子）
１００……液晶パネル（電気光学パネル）
１３０……データ線駆動回路
１５０……走査線駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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