(57)【特許請求の範囲】
【請求項１】
入力されたＲＦ信号を、ＮＲＺＩ形式のＲＬＬデータに変換するＲＬＬ符号変換回路と、
前記ＲＬＬ符号変換回路から出力されたＲＬＬデータを、デコードするＲＬＬデコード部と、
前記ＲＬＬデコード部から出力されたデコードデータに対し、エラー訂正を行うエラー訂正回路とを備え、
前記ＲＬＬデコード部は、
ＲＬＬ符号の規約を表す所定の関係において、正常なＲＬＬデータにおいて「１」となっているビットである変化ビット、およびこの変化ビットの時間的に前および後の少なくともいずれか一方のビットを、デコード非対象ビットとし、このデコード非対象ビットについてケアしないで、前記ＲＬＬデータをデコードする不正規デコーダと、
ＲＬＬ符号の規約を表す所定の関係に基づいて、前記ＲＬＬデータをデコードする正規デコーダとを備えており、
前記正規デコーダおよび不正規デコーダは、デコードが正常に実行されたとき、デコードフラグをセットするものであり、
前記ＲＬＬデコード部は、
前記正規デコーダおよび不正規デコーダから出力されたデコード結果の中から、前記デコードフラグを参照して、いずれか１つを選択するプライオリティ回路を備えている
ことを特徴とするＲＬＬ符号復調装置。
【請求項２】
請求項１記載のＲＬＬ符号復調装置において、
前記不正規デコーダは、
連続するデコード非対象ビットを入力とするＯＲ回路を備え、
デコード非対象ビット以外のビットのデータと、前記ＯＲ回路の出力とを用いて、デコードを行うものである
ことを特徴とするＲＬＬ符号復調装置。
【請求項３】
請求項１記載のＲＬＬ符号復調装置において、
前記不正規デコーダは、
連続するデコード非対象ビットを入力とするＸＯＲ回路を備え、
デコード非対象ビット以外のビットのデータと、前記ＸＯＲ回路の出力とを用いて、デコードを行うものである
ことを特徴とするＲＬＬ符号復調装置。
【請求項４】
請求項１記載のＲＬＬ符号復調装置において、
前記ＲＬＬデコード部は、
前記不正規デコーダから複数のデコード結果が出力されたとき、そのそれぞれをＲＬＬ符号に再び変調して元のＲＬＬデータと比較し、最も誤りが少ないものを、選択する選択回路を備えたものである
ことを特徴とするＲＬＬ符号復調装置。
【請求項５】
請求項１記載のＲＬＬ符号復調装置において、
前記不正規デコーダは、
マージングビットを含めて、デコードを行うものであり、
正常なマージングビットにおいて「１」となっているビットである変化ビット、およびこの変化ビットの時間的に前および後の少なくともいずれか一方のビットについても、デコード非対象ビットとする
ことを特徴とするＲＬＬ符号復調装置。
【請求項６】
請求項１記載のＲＬＬ符号復調装置において、
前記ＲＬＬデコード部は、
前記ＲＬＬデータから傷成分を除去し、傷訂正データとして一時保持するとともに、除去したとき、傷訂正フラグをセットする傷訂正制御ブロックを備え、
前記プライオリティ回路は、
前記デコードフラグがいずれもセットされておらず、かつ、前記傷訂正フラグがセットされているとき、前記傷訂正制御ブロックに、前記傷訂正データを前記正規デコードおよび不正規デコードに出力するよう指示するものである
ことを特徴とするＲＬＬ符号復調装置。
【請求項７】
請求項６記載のＲＬＬ符号復調装置において、
前記プライオリティ回路は、前記デコードフラグおよび傷訂正フラグがいずれもセットされていないとき、訂正不能と判断して、リクエスト信号を出力するものであり、
当該ＲＬＬ符号復調装置は、
前記プライオリティー回路からリクエスト信号が出力されたとき、デコード結果を補完するための代替データを前記プライオリティ回路に出力する代替データジェネレータを備えている
ことを特徴とするＲＬＬ符号復調装置。
【請求項８】
請求項７記載のＲＬＬ符号復調装置において、
前記代替データジェネレータは、
前記代替データとして、ランダムなデータを出力するものである
ことを特徴とするＲＬＬ符号復調装置。
【請求項９】
請求項７記載のＲＬＬ符号復調装置において、
前記代替データジェネレータは、
前記代替データとして、シンドローム演算において確実にエラーとなるデータ系列を出力するものである
ことを特徴とするＲＬＬ符号復調装置。
【請求項１０】
請求項７記載のＲＬＬ符号復調装置において、
前記プライオリティ回路から出力されたリクエスト信号をカウントし、このカウント値が所定値よりも大きいとき、システムが異常であることを示すステータス信号を出力するエラーカウンタを備えている
ことを特徴とするＲＬＬ符号復調装置。
【請求項１１】
請求項１記載のＲＬＬ符号復調装置において、
前記ＲＬＬデータにおけるビット成分が、所定個数以上連続して“０”であるとき、バーストエラーであることを示すＡＬＬゼロ信号を出力するＡＬＬゼロ検出回路と、
前記ＡＬＬゼロ検出回路からＡＬＬゼロ信号を受けたとき、デコード結果を補完するための代替データを前記プライオリティ回路に出力する代替データジェネレータとを備えている
ことを特徴とするＲＬＬ符号復調装置。
【請求項１２】
請求項１１記載のＲＬＬ符号復調装置において、
前記ＡＬＬゼロ信号は、前記エラー訂正回路に入力される
ことを特徴とするＲＬＬ符号復調装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＤ、ＣＤ−ＲＯＭ、ＤＶＤ等の光ディスクを再生する装置におけるＲＬＬの復調に関する技術に属する。
【０００２】
【従来の技術】
以下、従来のＲＬＬ符号復調について、図１９を用いて説明を行う。
【０００３】
図１９はＣＤ等の光ディスクシステムの構成を示す。ここでは特にＲＬＬデータ信号の信号処理に必要な部分について説明する。
【０００４】
図１９のシステムにおいて、光ピックアップ１７１が、光ディスク１７０に当てたレーザー等の反射信号からＲＦ信号を取り出す。アナログ回路から構成されたヘッドアンプブロック１７２が、光ピックアップ１７１の出力を一定レベルまで増幅し、ＲＦ信号ＳＲＦとしてＲＬＬ符号変換回路１２７に入力する。ＲＬＬ符号変換回路１２７は、ＲＦ信号ＳＲＦに対して符号化を行い、ＲＬＬデータＤＲＬＬを出力する。デコーダ１１２は、ｍビットのＲＬＬデータＤＲＬＬをｎビットのデコードデータＤＤＣに変換し、記録データの抽出を行い、エラー訂正回路１１５に伝える。
【０００５】
【発明が解決しようとする課題】
ここで、デコーダ１１２は、入力されたＲＬＬデータＤＲＬＬがＲＬＬの規約に違反しているか否かについて判断を行わない。また、ＲＬＬの規約に違反したＲＬＬデータＤＲＬＬに対しても、エラー訂正は行わない。したがって、ＲＬＬの規約に違反したＲＬＬデータは、全て、エラー訂正回路１５において処理を行うことになる。エラー訂正回路１５では、訂正可能なエラー数が決まっているため、エラー数が処理能力を超えると、エラーは訂正されない。
【０００６】
すなわち、図１９のシステムにおいて、ＲＬＬ規約に違反しているような比較的精度が要求されないエラーに対しても、エラー訂正回路１１５に伝達されるまでは、エラーの訂正が行われないので、エラー訂正回路１１５の処理の負担は極めて大きい。ところが、現状のシステム構成において、エラー訂正回路の訂正能力の向上を図った場合、回路規模が非常に増大する。また、光ディスクシステムの高速化を図った場合、ＲＬＬ符号がビットスリップを起こしやすいといった問題がある。
【０００７】
前記の問題に鑑み、本発明は、ＲＬＬ符号復調において、エラー訂正回路の負担を軽減し、かつ、システム全体としてエラー訂正能力の向上を図り、記録データの高速再生を可能にすることを課題とする。
【０００８】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた解決手段は、ＲＬＬ符号復調装置として、入力されたＲＦ信号をＮＲＺＩ形式のＲＬＬデータに変換するＲＬＬ符号変換回路と、前記ＲＬＬ符号変換回路から出力されたＲＬＬデータをデコードするＲＬＬデコード部と、前記ＲＬＬデコード部から出力されたデコードデータに対し、エラー訂正を行うエラー訂正回路とを備え、前記ＲＬＬデコード部は、ＲＬＬ符号の規約を表す所定の関係において、正常なＲＬＬデータにおいて「１」となっているビットである変化ビット、およびこの変化ビットの時間的に前および後の少なくともいずれか一方のビットを、デコード非対象ビットとし、このデコード非対象ビットについてケアしないで、前記ＲＬＬデータをデコードする不正規デコーダと、ＲＬＬ符号の規約を表す所定の関係に基づいて、前記ＲＬＬデータをデコードする正規デコーダとを備えており、前記正規デコーダおよび不正規デコーダは、デコードが正常に実行されたとき、デコードフラグをセットするものとし、前記ＲＬＬデコード部は、前記正規デコーダおよび不正規デコーダから出力されたデコード結果の中から、前記デコードフラグを参照して、いずれか１つを選択するプライオリティ回路を備えているものである。
【０００９】
請求項１の発明によると、ＲＬＬデコード部が、デコード非対象ビットについてケアしない不正規デコーダを備えているので、ＲＬＬデータが誤っていた場合でも、そのエラーの内容によっては、デコードを行うことが可能になる。これにより、後段のエラー訂正回路の負荷が軽減される。
【００１０】
そして、請求項２の発明では、前記請求項１のＲＬＬ符号復調装置における不正規デコーダは、連続するデコード非対象ビットを入力とするＯＲ回路を備え、デコード非対象ビット以外のビットのデータと、前記ＯＲ回路の出力とを用いてデコードを行うものとする。
【００１１】
また、請求項３の発明では、前記請求項１のＲＬＬ符号復調装置における不正規デコーダは、連続するデコード非対象ビットを入力とするＸＯＲ回路を備え、デコード非対象ビット以外のビットのデータと、前記ＸＯＲ回路の出力とを用いて、デコードを行うものとする。
【００１２】
また、請求項４の発明では、前記請求項１のＲＬＬ符号復調装置におけるＲＬＬデコード部は、前記不正規デコーダから複数のデコード結果が出力されたとき、そのそれぞれをＲＬＬ符号に再び変調して元のＲＬＬデータと比較し、最も誤りが少ないものを選択する選択回路を備えたものとする。
【００１３】
また、請求項５の発明では、前記請求項１のＲＬＬ符号復調装置における不正規デコーダは、マージングビットを含めてデコードを行うものであり、正常なマージングビットにおいて「１」となっているビットである変化ビット、およびこの変化ビットの時間的に前および後の少なくともいずれか一方のビットについても、デコード非対象ビットとする。
【００１４】
そして、請求項６の発明では、前記請求項１のＲＬＬ符号復調装置において、前記ＲＬＬデコード部は、前記ＲＬＬデータから傷成分を除去し、傷訂正データとして一時保持するとともに、除去したとき、傷訂正フラグをセットする傷訂正制御ブロックを備え、前記プライオリティ回路は、前記デコードフラグがいずれもセットされておらず、かつ、前記傷訂正フラグがセットされているとき、前記傷訂正制御ブロックに、前記傷訂正データを前記正規デコードおよび不正規デコードに出力するよう指示するものとする。
【００１５】
また、請求項７の発明では、前記請求項６のＲＬＬ符号復調装置において、前記プライオリティ回路は、前記デコードフラグおよび傷訂正フラグがいずれもセットされていないとき、訂正不能と判断してリクエスト信号を出力するものとし、当該ＲＬＬ符号復調装置は、前記プライオリティー回路からリクエスト信号が出力されたとき、デコード結果を補完するための代替データを前記プライオリティ回路に出力する代替データジェネレータを備えているものとする。
【００１６】
そして、請求項８の発明では、前記請求項７のＲＬＬ符号復調装置における代替データジェネレータは、前記代替データとして、ランダムなデータを出力するものとする。
【００１７】
また、請求項９の発明では、前記請求項７のＲＬＬ符号復調装置における代替データジェネレータは、前記代替データとして、シンドローム演算において確実にエラーとなるデータ系列を出力するものとする。
【００１８】
さらに、請求項１０の発明では、前記請求項７のＲＬＬ符号復調装置は、前記プライオリティ回路から出力されたリクエスト信号をカウントし、このカウント値が所定値よりも大きいとき、システムが異常であることを示すステータス信号を出力するエラーカウンタを備えているものとする。
【００１９】
そして、請求項１１の発明では、前記請求項１のＲＬＬ符号復調装置は、前記ＲＬＬデータにおけるビット成分が所定個数以上連続して“０”であるとき、バーストエラーであることを示すＡＬＬゼロ信号を出力するＡＬＬゼロ検出回路と、前記ＡＬＬゼロ検出回路からＡＬＬゼロ信号を受けたとき、デコード結果を補完するための代替データを前記プライオリティ回路に出力する代替データジェネレータとを備えているものとする。
【００２０】
さらに、請求項１２の発明では、前記請求項１１のＲＬＬ符号復調装置におけるＡＬＬゼロ信号は、前記エラー訂正回路に入力されるものとする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２２】
（第１の実施形態）
図１は本発明の第１の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。図１において、１０は入力されたアナログＲＦ信号ＳＲＦをＮＲＺＩ形式のＲＬＬデータＤＲＬＬに変換するＲＬＬ符号変換回路、２０はＲＬＬ符号変換回路１０から出力されたＲＬＬデータＤＲＬＬをデコードするＲＬＬデコード部、３０はＲＬＬデコード部２０から出力されたデコードデータＤＤＣに対し、エラー訂正を行うエラー訂正回路３０である。
【００２３】
ＲＬＬ符号変換回路１０は、アナログＲＦ信号ＳＲＦを２値化されたＲＦデータに変換するアナログ−ディジタル（Ａ／Ｄ）変換回路１１と、Ａ／Ｄ変換回路１１から出力された２値化されたＲＦデータをＮＲＺＩ形式のＲＬＬデータＤＲＬＬに変換するＮＲＺ−ＮＲＺＩ変換回路１２とを備えている。また、ＲＬＬデコード部２０は、ＲＬＬ符号の規約を表す所定の関係に基づいてＲＬＬデータをデコードする正規デコーダ２１と、ＲＬＬデータにおける一部のビットをデコード非対象ビットとし、このデコード非対象ビットについてケアしないで、ＲＬＬデータをデコードする不正規デコーダ２２とを備えている。
【００２４】
図１のＲＬＬ符号復調装置の動作について説明する。
【００２５】
例えば光ディスクから読み出されたアナログＲＦ信号ＳＲＦは、ＲＬＬ符号変換回路１０に入力される。入力されたアナログＲＦ信号ＳＲＦは、ＲＬＬ符号変換回路１０において、Ａ／Ｄ変換されるとともにＮＲＺ形式からＮＲＺＩ形式に変換されて、ＲＬＬデータＤＲＬＬとなる。ＲＬＬデータＤＲＬＬはＲＬＬデコード部２０に入力される。入力されたＲＬＬデータＤＲＬＬは、ＲＬＬデコード部２０において、正規デコーダ２１および不正規デコーダ２２にそれぞれ与えられ、デコードされる。ＲＬＬデコード部２０から出力されたデコードデータＤＤＣは、エラー訂正回路１５に伝達され、エラー訂正が施される。
【００２６】
図２は本実施形態におけるデコード論理の特徴を示す図であり、（ａ）は正規デコーダ２１のデコード論理、（ｂ）は不正規デコーダ２２のデコード論理である。図２では、１６ビットのＲＬＬデータＤＲＬＬを２ビットのデコードデータＤＤＣに変換するものとしている。
【００２７】
図２（ａ）から分かるように、正規デコーダ２１のデコード論理は、通常のデコードと同様である。これに対して図２（ｂ）に示すように、不正規デコーダ２２のデコード論理では、ＲＬＬデータＤＲＬＬにおける変化ビット（“１”）と、時間的にその後のビットをデコード非対象ビット（“Ｘ”と図示）としており、これらのデコード非対象ビットについてはケアしないようになっている。
【００２８】
図３はアナログＲＦ信号ＳＲＦに特性劣化が生じた場合における，ＲＬＬデータＤＲＬＬの変化を示す図である。図３（ａ）に破線で示すように、アナログＲＦ信号ＳＲＦの信号波形が特性劣化に起因して変化したとき、ＲＬＬデータＤＲＬＬは、図３（ｂ）に示す正常時のものから図３（ｃ）に示すものに変化する。すなわち、第３および第４番目のビットにエラーを含むことになる。このとき、正規デコーダ２１では、そのデコード論理において変換の対象とならないので、デコードはなされない。これに対して、不正規デコーダ２２では、そのデコード論理において、第３および第４番目のビットはデコード非対象ビットに該当するので、正常にデコードがなされ、この場合には、デコードデータＤＤＣとして“０１”が出力される。
【００２９】
このように、不正規デコーダ２２では、例えばビットスリップ等が生じて、ＲＬＬデータの変化ビットが後ろにシフトしたようなエラーデータが入力された場合であっても、エラーのビットがデコード非対象ビットに該当するため、デコードが可能になる。なお、正規デコーダ２１でも不正規デコーダ２２でもデコードができなかった場合には、デコードデータＤＤＣはＲＬＬデコード部２０から出力されない。
【００３０】
したがって、正規デコーダ２１と、不正規ＲＬＬデコーダ２２とを組み合わせることによって、ＲＬＬデータが誤っていた場合でも、そのエラーの内容によっては、デコードを行うことが可能になる。
【００３１】
なお、上述の例では、不正規デコーダ２２のデコード論理において、ＲＬＬデータにおける変化ビットとその時間的に後のビットをデコード非対象ビットとしたが、これ以外のビットを、デコード非対象ビットとしてもかまわない。
【００３２】
図４は不正規デコーダ２２のデコード論理の他の例を示す図である。同図中、（ａ）は変化ビットとその時間的に前のビットをデコード非対象ビットとした例、（ｂ）は変化ビットとその時間的に前および後のビットをデコード非対象ビットとした例である。
【００３３】
図５はアナログＲＦ信号ＳＲＦがジッタなどの影響によってシフトした場合における，ＲＬＬデータＤＲＬＬの変化を示す図である。図５（ａ）に破線で示すように、アナログＲＦ信号ＳＲＦはジッタなどの影響によって、時間的に前にシフトしたり、後にシフトしたりする。この場合、ＲＬＬデータＤＲＬＬも同様にジッタ成分を持った状態で符号化される。例えば時間的に前にシフトした場合には、ＲＬＬデータＤＲＬＬは、図５（ｂ）に示す理想的なものから図５（ｃ）に示すものに変化する。すなわち、第２，３ビット、第１１，１２ビットおよび第１４，１５ビットにエラーを含むことになる。
【００３４】
このとき、正規デコーダ２１では、そのデコード論理において変換の対象とならないので、デコードはなされない。これに対して、図４（ａ）に示すようなデコード論理、すなわち変化ビットとその前のビットをデコード非対象ビットとする不正規デコーダ２２では、そのデコード論理において、第２，３ビット、第１１，１２ビットおよび第１４，１５ビットがデコード非対象ビットに該当するので、正常にデコードがなされ、この場合には、デコードデータＤＤＣとして“０１”が出力される。
【００３５】
図６はＡ／Ｄ変換のためのＤＳＬ（Data Slice）基準電圧がシフトした場合における，ＲＬＬデータＤＲＬＬの変化を示す図である。ＲＬＬ符号変換回路１０におけるＡ／Ｄ変換回路１１において、ＤＳＬ方式が用いられる場合があるが、その際にＤＳＬ基準電圧が適正であるか否かが問題となる。ＤＳＬ基準電圧が適正である場合には、図６（ｂ）に示すような正常なＲＬＬデータＤＲＬＬが生成されるので、正規デコーダ２１におけるデコードが可能である。ところが、図６（ａ）に破線で示すように、ＤＳＬ基準電圧がシフトした場合には、図６（ｃ）に示すような誤ったＲＬＬデータＤＲＬＬが生成される。すなわち、第２，３ビット、第１２，１３ビットおよび第１４，１５ビットにエラーを含むことになる。
【００３６】
このとき、正規デコーダ２１では、そのデコード論理において変換の対象とならないので、デコードはなされない。これに対して、図４（ｂ）に示すようなデコード論理、すなわち変化ビットとその前後のビットをデコード非対象ビットとする不正規デコーダ２２では、そのデコード論理において、第２，３ビット、第１２，１３ビットおよび第１４，１５ビットがデコード非対象ビットに該当するので、正常にデコードがなされ、この場合には、デコードデータＤＤＣとして“０１”が出力される。
【００３７】
したがって、正規デコーダ２１と、図４に示すようなデコード論理を有する不正規ＲＬＬデコーダ２２とを組み合わせることによっても、ＲＬＬデータが誤っていた場合でも、そのエラーの内容によっては、デコードを行うことが可能になる。
【００３８】
なお、ここでは、不正規デコーダは１個としたが、不正規デコーダを複数種類設けてもかまわない。例えば、図２（ｂ）および図４（ａ），（ｂ）に示すデコード論理をそれぞれ有する３種類の不正規デコーダを、正規デコーダと併せて設けてもよい。
【００３９】
図７は不正規デコーダの構成例を示す図である。まず、図７（ａ）の構成では、デコード非対象ビットをデコーダ２２１に入力させないようにしている。すなわち、デコード非対象ビットである第２，３ビット、第１２，１３ビットおよび第１５，１６ビットを入力から外している。
【００４０】
これに対して、図７（ｂ）の構成では、デコーダ２２１Ａの入力側に、連続するデコード非対象ビットを入力とするＯＲゲート２２２を設けている。各ＯＲゲート２２２の出力によって、入力となる連続するデコード非対象ビットに変化点（すなわち“１”）が含まれているか否かを判断することができる。デコーダ２２１Ａは、デコード非対象ビット以外のビットのデータと、各ＯＲゲートの出力とを用いてデコードを行う。これにより、デコードの対象となるビット数が増えるので、図７（ａ）の構成よりも訂正精度が高まる。
【００４１】
また図７（ｃ）の構成では、デコーダ２２１Ｂの入力側に、連続するデコード非対象ビットを入力とするＸＯＲゲート２２３を設けている。各ＸＯＲゲート２２３の出力によって、入力となる連続するデコード非対象ビットに変化点が含まれ、かつ、その変化点が連続していない状態か、そうでないかを判断することができる。すなわち、図７（ｂ）の構成よりも、入力条件に厳密さが増す。例えば図６のような、２Ｔ（「Ｔ」はビット周期）以下の成分が発生した場合のような、変化点が連続した状態においても、誤変換を起こすことがなくなる。したがって、図７（ｂ）の構成よりもさらに訂正精度が高まる。
【００４２】
なお、デコーダの論理構造を変えることによって、ＯＲ回路２２２やＸＯＲ回路２２３の代わりに、ＮＯＲ回路などの他の論理回路を用いることも、可能になる。
【００４３】
＜変形例＞
図８は本実施形態の変形例に係るＲＬＬ符号復調装置の構成を示すブロック図である。図８において、図１と共通の構成要素には、図１と同一の符号を付しており、ここではその詳細な説明を省略する。図８の構成では、不正規デコーダ２２の代わりに、複数のデコード結果を出力可能な不正規デコーダ２３と、この不正規デコーダ２３から出力された複数のデコード結果の中からいずれか１つをデコードデータＤＤＣとして選択出力する選択回路２４とを備えている。
【００４４】
デコード非対象ビットについてケアしないでデコードを行う場合、デコード結果として、複数の候補が存在するときがある。
【００４５】
選択回路２４は、不正規デコーダ２３から出力された第１のデコード結果候補をＲＬＬ符号に再び変調する第１の変調回路２４ａと、不正規デコーダ２３から出力された第２のデコード結果候補をＲＬＬ符号に再び変調する第２の変調回路２４ｂと、第１および第２の変調回路２４ａ，２４ｂの出力と元のＲＬＬデータＤＲＬＬとの比較を行う比較回路２４ｃとを備えている。第１および第２の変調回路２４ａ，２４ｂはそれぞれ変調テーブルを有しており、これを用いることによって、第１および第２のデコード結果候補をＲＬＬ符号に変調することが可能になる。
【００４６】
比較回路２４ｃにおいて、第１のデコード結果候補に係る誤りの個数と、第２のデコード結果候補に係る誤りの個数とが得られる。そして、最も誤りが少ない方のデコード結果候補を、デコードデータＤＤＣとして選択する。
【００４７】
本変形例によると、不正規デコーダ２３の訂正処理に対して検証が行われることになるので、ＲＬＬデータの誤訂正を防ぐことができ、訂正精度が向上する。
【００４８】
また、本実施形態に係る不正規デコーダを、マージングビットをデコード対象範囲に含めて、デコードを行うように構成してもよい。
【００４９】
図９はＣＤのデータフォーマットを示す図である。図９に示すように、ＣＤのデータフォーマットの特徴の１つは、マージングビットが結合ビットとして付与されている点である。マージングビットとしては、ＤＳＶに基づいて、「０００」「１００」「０１０」「００１」の４種類のデータが与えられている。
【００５０】
図１０はマージングビットを含めた不正規デコーダにおけるデコード論理を示す図である。同図中、（ａ）は正規デコーダのデコード論理におけるＲＬＬデータの例、（ｂ）は不正規デコーダのデコード論理におけるＲＬＬデータであって（ａ）に対応するものである。
【００５１】
そして、図１０（ｃ）は（ｂ）のＲＬＬデータに４種類のマージングビットが付加された例である。このように、４種類のマージングビットが付加された変換テーブルをそれぞれ準備する。これによって、デコードの対象となるビット数が１〜３ビット増えるので、誤訂正を起こす確率が減り、訂正精度が向上する。
【００５２】
また、ＲＬＬ符号の制約を考慮して、付加するマージングビットの種類を限定することも可能である。すなわち、信号の変化点は、３Ｔから１１Ｔの間に必ずあることを利用すると、図１０（ａ）に示すＲＬＬデータ「０１０００１０００００１０」に付加される可能性があるマージングビットは、「０ＸＸ」のみに特定される。したがって、図１０（ｄ）に示す変換テーブルのみを準備すればよい。これにより、デコーダの変換テーブルの個数が減るので、回路規模を削減することができる。
【００５３】
また図１０（ｅ）はマージングビットをＲＬＬデータの時間的に後に付加するだけでなく、時間的に前にも付加する場合を示している。前に付加するマージングビットは、ＲＬＬ符号の制約から、「ＸＸ０」のみに特定されている。時間的に前後に付加することによって、デコードの対象となるビット数がさらに増えるので、誤訂正を起こす確率が減り、訂正精度がさらに向上する。
【００５４】
（第２の実施形態）
図１１は本発明の第２の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。図１１において、図１と共通の構成要素には図１と同一の符号を付している。図１１では、ＲＬＬ符号変換回路１０とデコーダ２６との間に、ＲＬＬデータＤＲＬＬから傷データ成分を除去する傷訂正回路２５が設けられている。ここでは傷訂正回路２５は、ＲＬＬデータＤＲＬＬから２Ｔ以下の成分を検知し、検知した２Ｔ以下の成分を傷データ成分としてＲＬＬデータＤＲＬＬから除去するものとする。
【００５５】
ＣＤのＥＦＭフォーマットは、３Ｔから１１Ｔの間と定められており、したがって、２Ｔ以下の成分は、ＥＦＭフォーマットの規格外となる。そこで、傷訂正回路２５は２Ｔ以下の成分を強制的に除去する。具体的には、２Ｔ以下を示すＮＲＺＩ符号の「１１」を検出し、これを「００」に置き換える。
【００５６】
例えば、ＲＦ信号ＳＲＦが記録されたディスクに傷がある場合、従来の構成のエラー訂正回路においてランダムエラーとして検出される誤りは、そのほとんどが２Ｔ以下の成分である。したがって、本実施形態のように、２Ｔ以下の成分を傷データ成分として除去する傷訂正回路２５を、デコーダ２６の前段に設けることによって、傷のあるディスクから読み出されたＲＦ信号ＳＲＦであっても、デコード可能になる。
【００５７】
（第３の実施形態）
図１２は本発明の第３の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。図１２において、図１と共通の構成要素には図１と同一の符号を付している。図１２では、ＲＬＬデコード部４０が、１個の正規デコーダ４１と、３個の不正規デコーダ４２，４３，４４とを備えている。不正規デコーダ４２，４３，４４は、図２（ｂ）、図４（ａ）および（ｂ）に示すようなデコード論理をそれぞれ有するものとする。また、正規デコーダ４１および不正規デコーダ４２，４３，４４は、デコードが正常に実行されたとき、デコード結果ＤＤＣ１〜ＤＤＣ４を出力するとともに、デコードフラグＤＦＬ１〜ＤＦＬ４をセットする。
【００５８】
さらに、ＲＬＬデコード部４０は、正規デコーダ４１および不正規デコーダ４２，４３，４４から出力されたデコード結果ＤＤＣ１〜ＤＤＣ４の中から、いずれか１つを選択するプライオリティ回路４５を備えている。プライオリティ回路４５は、デコードフラグＤＦＬ１〜ＤＦＬ４を参照して、予め決められた優先順位に基づいて、デコード結果ＤＤＣ１〜ＤＤＣ４の中のいずれか１つをデコードデータＤＤＣとして選択する。
【００５９】
図１の構成では、エラーのないＲＬＬデータＤＲＬＬがＲＬＬデコード部２０に入力された際に、正規デコーダ２１と不正規デコーダ２２とから同一のデコードデータＤＣＣが出力される。このとき、デコードデータＤＣＣをエラー訂正回路３０に伝達するデータバスが競合を起こすおそれがある。
【００６０】
しかしながら、本実施形態では、ＲＬＬデコード部４０内に設けられたプライオリティ回路４５が、デコードフラグＤＦＬ１〜ＤＦＬ４を参照して、予め決められた優先順位に基づいて、デコード結果ＤＤＣ１〜ＤＤＣ４の中のいずれか１つをデコードデータＤＤＣとして選択するので、デコードデータＤＣＣをエラー訂正回路３０に伝達するデータバスが競合を起こすことを防止することができる。また、エラーを含むＲＬＬデータＤＲＬＬが入力された場合であっても、不正規デコーダ４２，４３，４４間でのデータバスの競合が、回避される。
【００６１】
（第４の実施形態）
図１３は本発明の第４の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。図１３において、図１２と共通の構成要素には図１２と同一の符号が付してある。図１３の構成では、ＲＬＬデコード部４０Ａは、バッファ４６と、傷訂正回路４７とを有する傷訂正制御ブロック４８を備えている。この傷訂正制御ブロック４８はフィードバックループ構成をとっている。
【００６２】
ＲＬＬデコード部４０Ａに入力されたＲＬＬデータＤＲＬＬは、バッファ４６を通過し、正規デコーダ４１および不正規デコーダ４２，４３，４４に伝達されるとともに、傷訂正回路４７に伝達される。傷訂正回路４７は、第２の実施形態と同様に、ＲＬＬデータＤＲＬＬに対して傷データ成分を除去し、傷訂正データＤＣＲとしてバッファ４６に供給する。すなわち、２Ｔ以下の傷データ成分を検出し、それを除去したデータを傷訂正データＤＣＲとして出力する。また訂正を実施した際に、傷訂正フラグＣＦＬをセットする。この傷訂正フラグＣＦＬはプライオリティ回路４５Ａに供給される。
【００６３】
プライオリティ回路４５Ａは、第３の実施形態と同様に、デコードフラグＤＦＬ１〜ＤＦＬ４を参照して、予め決められた優先順位に基づいて、デコード結果ＤＤＣ１〜ＤＤＣ４の中のいずれか１つをデコードデータＤＤＣとして選択する。さらに、デコードフラグＤＦＬ１〜ＤＦＬ４がいずれもセットされておらず、かつ、傷訂正フラグＣＦＬがセットされているときは、バッファ４６に対して、一時的に保存している傷訂正データＤＣＲを正規デコーダ４１および不正規デコーダ４２，４３，４４に出力するよう指示する。
【００６４】
すなわち、本実施形態では、ＲＬＬデータＤＲＬＬに対して、まず、正規デコーダ４１および不正規デコーダ４２，４３，４４のいずれかによって正常にデコードされるか否かを判定する。そして、いずれのデコーダでも正常にデコードされないときに、傷訂正回路４７による傷訂正が行われる。例えば、ディスクの傷以外の要因（上述したＲＦ信号の特性劣化など）でＲＬＬデータＤＲＬＬに２Ｔ以下の成分が生じた場合、デコードの前に予め傷訂正を行うと、誤訂正になるおそれがある。これに対して本実施形態では、このような誤訂正を防ぐことが可能になる。
【００６５】
（第５の実施形態）
図１４は本発明の第５の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。図１４において、図１３と共通の構成要素には図１３と同一の符号を付している。図１４の構成では、代替データジェネレータ５０と、エラーカウンタ５１と、システム制御ブロック５２とを新たに備えている。
【００６６】
図１４の構成において、プライオリティ回路４５Ｂは、各デコードフラグＤＦＬ１〜ＤＦＬ４および傷訂正フラグＣＦＬがいずれもセットされていないとき、訂正不能と判断して、リクエスト信号ＳＲＱを出力する。代替データジェネレータ５０はプライオリティ回路４５Ｂから出力されたリクエスト信号ＳＲＱを受けて、代替データＤＲＰＬをプライオリティ回路４５Ｂに伝達する。これにより、ＲＬＬデータＤＲＬＬが訂正不能であっても、エラー訂正回路３０にデータを連続して伝達することが可能になる。
【００６７】
代替データＤＰＲＬは「００」以外のデータであるのが好ましい。これにより、エラー訂正回路３０のシンドローム演算において誤った訂正をする可能性が低くなる。
【００６８】
また、代替データジェネレータ５０を、代替データＤＲＰＬとしてランダムなデータを生成するように構成してもよい。これにより、エラー訂正回路３０のシンドローム演算において誤った訂正をする可能性がさらに低くなる。あるいは、シンドローム演算において確実にエラーとなるデータ系列を生成するように、代替データジェネレータ５０を構成してもかまわない。これにより、例えばバーストエラーのような長時間エラー信号が入力されているような状態でも、エラー訂正回路３０のシンドローム演算において誤った訂正をすることは起こり得ない。
【００６９】
また、プライオリティ回路４５Ｂから出力されたリクエスト信号ＳＲＱは、エラーカウンタ５１にも伝達される。エラーカウンタ５１は、ある一定周期で入力されるクロック信号ＣＫを用いてリクエスト信号ＳＲＱをカウントする。そして、そのカウント値が所定値よりも大きいとき、システムが異常であると判断し、システムが異常であることを示すステータス信号ＳＳＴを出力する。このステータス信号ＳＳＴは例えばシステム制御ブロック５２に伝達される。
【００７０】
システム制御ブロック５２では、システムコントローラ５３がステータス信号ＳＳＴを受けて、現在のサーボ状態を判断し、サーボ回路５４を制御する。例えば、明らかにＲＦ信号ＳＲＦが乱れる処理（トラバースなど）の命令が、システムコントローラ５３からサーボ回路５４に発行されていないにもかかわらず、ＲＬＬデータＤＲＬＬが正しく読めない場合においては、何らかのサーボ異常の可能性がある。このため、システム制御ブロック５２によって、サーボ動作異常の検出および処理を行うことにより、エラー訂正回路３０の結果を受けて処理を行うよりも、事前に対策が打てるため、プレイアビリティー等の特性向上を得ることが可能となる。
【００７１】
なお、図１２〜図１４の構成において、第１の実施形態で述べたように、各不正規デコーダ４２〜４４を、複数のデコード結果候補を出力可能なように構成するとともに、その後段に、図８に示すような選択回路をそれぞれ設けてもよい。これにより、訂正能力がさらに向上することになる。
【００７２】
（第６の実施形態）
図１５は本発明の第６の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。図１５において、図１と共通の構成要素には、図１と同一の符号を付している。６０はＲＬＬ符号変換回路１０から出力されたＲＬＬデータＤＲＬＬをデコードする第１のＲＬＬデコード部としてのＲＬＬデコード部である。ＲＬＬデコード部６０は、ＲＬＬ符号の規約を表す所定の関係に基づいてＲＬＬデータＤＲＬＬをデコードするデコーダ６１と、デコーダ６１から出力されたデコード結果ＤＤＣＡをそれぞれ異なるタイミングでラッチする複数のラッチ６２ａ，６２ｂ，６２ｃと、各ラッチ６２ａ，６２ｂ，６２ｃによってラッチされたデコード結果ＤＤＣＡのうちのいずれかをデコードデータＤＤＣとして選択回路６４とを備えている。
【００７３】
デコーダ６１は、データクロックＤＣＫのタイミングに同期して、ＲＬＬデータＤＲＬＬに対して逐次デコードを行い、かつ、デコードが正常に実行されたとき、デコードフラグＤＦＬＡをセットする。ここで、データクロックＤＣＫは、ＲＬＬデータＤＲＬＬの１ビットに相当する周期を有するクロック信号である。
【００７４】
また、各ラッチ６２ａ，６２ｂ，６２ｃの動作タイミングは、遅延回路６３ａ，６３ｂおよびラッチタイミング生成回路７１によって制御される。ラッチタイミング生成回路７１はＲＬＬデータＤＲＬＬとデータクロックＤＣＫを受け、ＲＬＬデータＤＲＬＬの同期パターンを基準点としてデータクロックＤＣＫをカウントし、所定のタイミングでラッチタイミングＬＴＭを生成する。ここでは、ＲＬＬデータＤＲＬＬの（ｍ−１）ビット目のタイミングで、データクロックＤＣＫに同期したラッチタイミングＬＴＭを生成するものとする。
【００７５】
遅延回路６３ａ，６３ｂはそれぞれデータクロックＤＣＫの１クロック分の遅延を持つ。このため、図１５の構成では、ラッチ６２ａはＲＬＬデータＤＲＬＬの（ｍ＋１）ビット目のタイミングで、ラッチ６２ｂはｍビット目のタイミングで、ラッチ６２ｃは（ｍ−１）ビット目のタイミングで、デコード結果ＤＤＣＡおよびデコードフラグＤＦＬＡをラッチする。
【００７６】
選択回路６４は、各ラッチ６２ａ，６２ｂ，６２ｃから出力されたデコードフラグＤＦＬＡを参照し、このうちセットされているデコードフラグＤＦＬＡに対応するデコード結果ＤＤＣＡを、デコードデータＤＤＣとして選択する。
【００７７】
本実施形態によると、ＲＬＬデータＤＲＬＬのデコードが、本来のタイミングに加えて、その前後のタイミングにおいても行われる。このため、ジッタなどに起因するビットシフトによるエラーについては、訂正可能となる。例えば、あるＲＬＬデータにおいてビットシフトが生じたとき、それ以降のＲＬＬデータのデコードタイミングが狂うために、ビットシフトしている状態から復帰するまでの間のＲＬＬデータが全てエラーと判断される場合がある。ところが本実施形態では、本来のタイミングとその前後のタイミングにおいてデコードが行われるので、ビットシフトによるエラーについては訂正可能となる。
【００７８】
なお、ＲＬＬデータのビットシフトによるエラーに限って言えば、第１の実施形態における不正規デコーダが不要となるので、回路規模を簡素化することが可能になる。
【００７９】
（第７の実施形態）
図１６は本発明の第７の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。図１６において、図１５と共通の構成要素には図１５と同一の符号を付している。図１６の構成では、タイミング生成ブロック７０とシステム制御ブロック５２とを新たに備えている。
【００８０】
タイミング生成ブロック７０は、ラッチタイミング生成回路７１Ａと、クロックカウンタ７２とを備えている。ラッチタイミング生成回路７１Ａは、第６の実施形態におけるラッチタイミング生成回路７１と同様に、データクロックＤＣＫとＲＬＬデータＤＲＬＬを入力し、ラッチタイミングＬＴＭを生成してＲＬＬデコード部６０Ａに送る。さらに、ラッチタイミング生成回路７１Ａは、リセット信号ＲＳを、ＲＬＬデータＤＲＬＬの同期パターンを用いて生成し、データクロックＤＣＫに同期して出力する。出力されたリセット信号ＲＳはクロックカウンタ７２に供給される。
【００８１】
クロックカウンタ７２はデータクロックＤＣＫを、リセット信号ＲＳが入力される毎に、カウントする。そして、そのカウント値に応じてラッチ選択信号ＬＳＬを生成し、選択回路６４Ａに伝達する。選択回路６４Ａは、クロックカウンタ７２から出力されたラッチ選択信号ＬＳＬと、各ラッチ６２ａ，６２ｂ，６２ｃから出力されたデコードフラグＤＦＬＡを参照し、どのデコード結果をデコードデータＤＤＣとして選択するかを判断する。
【００８２】
例えば、ＣＤフォーマットの場合、クロックカウンタ７２は、ＳＹＮＣパターンと次のＳＹＮＣパターンとの間のデータクロックＤＣＫをカウントする。そして、そのカウント値が５８８よりも小さい場合は、ラッチ６２ｃを選択するよう指示する信号（１ビット不足したデータに対して補間処理を行う命令に相当）をラッチ選択信号ＬＳＬとして出力する一方、カウント値が５８８よりも大きい場合は、ラッチ６２ａを選択するよう指示する信号（１ビット多いデータに対して間引き処理を行う命令に相当）をラッチ選択信号ＬＳＬとして出力する。このラッチ選択信号ＬＳＬによる指示は、クロックカウンタ７２によってデータクロックＤＣＫがカウントされたデータの次のデータに対して有効になる。
【００８３】
ラッチ選択信号ＬＳＬを受けたときの、選択回路６４Ａのラッチ選択動作のタイミングとしては、いろいろなものが考えられる。例えば、デコード対象データの最初から、指定されたラッチを選択する（補正対象範囲は広いが、誤訂正する確率は高い）、デコード対象データの最後のデータのみ、指定されたラッチを選択する（補正対象範囲は狭いが、誤訂正する確率は低い）、デコード対象データの後半分に対して、指定されたラッチを選択する、あるいは、デコード対象データの任意のＮビット目から、指定されたラッチを選択する、などが考えられる。
【００８４】
また、ＲＬＬデコード部６０Ａの前段にバッファ回路を設けて、データ周期を遅らせることによって、リアルタイムに対応させることも可能である。
【００８５】
本実施形態によると、第６の実施形態よりも、ＲＬＬデータの訂正精度が向上する。例えば、一般的に、データクロックＤＣＫはＲＦ信号ＳＲＦを基にしてＰＬＬを用いて生成する。上述したように、ビットシフトが生じる要因としてＲＦ信号のジッタ成分が挙げられるが、この場合、ＰＬＬの位相誤差成分が収束するまでには長い時間を要する。そこで本実施形態のように、クロックカウンタ７２を設けることによって、ＰＬＬの状態が適正か否かをモニタすることが可能になり、このため、ビットシフトが生じているか否かの判断も可能になる。そして、ビットシフトの発生情報を基にラッチ選択信号ＬＳＬが出力されることにより、選択回路６４Ａは、どのラッチ６２ａ，６２ｂ，６２ｃの出力を用いればよいかを予め判断できる。
【００８６】
また、本実施形態では、デコードフラグＤＦＬＡも、ラッチ選択の判断に用いられるので、ＰＬＬが再びロックした状態においても対応できるので、訂正精度がより一層向上する。
【００８７】
また、クロックカウンタ７２は、データクロックＤＣＫのカウント値が所定の範囲にないとき、システムが異常であることを示すステータス信号ＳＳＴを出力する。このステータス信号ＳＳＴはシステム制御ブロック５２に伝達される。これにより、サーボシステムのリカバリーを行うことが可能になる。
【００８８】
（第８の実施形態）
図１７は本発明の第８の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。図１７において、図１６と共通の構成要素には図１６と同一の符号を付している。図１７の構成では、第２のＲＬＬデコード部８０とプライオリティ回路９０とを新たに備えている。
【００８９】
第２のＲＬＬデコード部８０の構成は、第１のＲＬＬデコード部６０Ｂとほぼ同様である。異なるのは、第１の実施形態で示したような不正規デコーダ８１を有する点である。すなわち、不正規デコーダ８１は、デコード非対象ビットについてケアしないで、ＲＬＬデータＤＲＬＬをデコードする。ここでは、デコード非対象ビットは、変化ビットとその後のビットであるものとする。そして、デコード結果ＤＤＣＢを出力するとともに、正常にデコードできたとき、デコードフラグＤＦＬＢをセットする。
【００９０】
また、第１および第２のＲＬＬデコード部６０Ｂ，８０において、選択回路６４Ｂ，８４は、正常なデコード結果ＤＤＣ，ＤＤＣＸを出力するとき、選択フラグＳＦＬ，ＳＦＬＸをセットする。プライオリティ回路９０は、選択フラグＳＦＬ，ＳＦＬＸを参照し、予め決められた優先順位に基づいて、デコード結果ＤＤＣ，ＤＤＣＸのいずれかを選択し、選択デコードデータＳＤＤＣとしてエラー訂正回路３０に出力する。
【００９１】
本実施形態によると、図１５の構成では訂正しきれない，ビットシフト以外のエラー（特性劣化に伴うエラーなど）に対して、訂正を行うことが可能になる。また、第２のＲＬＬデコード部８０では、遅延回路８３ａ，８３ｂによってラッチタイミングを変えることによって、変化ビットとその前のビットをデコード非対象ビットとする不正規デコーダが、実質的に実現されている。したがって、回路規模が大幅に削減される。
【００９２】
（第９の実施形態）
図１８は本発明の第９の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。図１８において、図１７と共通の構成要素には図１７と同一の符号を付している。図１８の構成では、代替データ生成ブロック９１を新たに備えている。
【００９３】
代替データ生成ブロック９１は、ＲＬＬデータＤＲＬＬおよびデータクロックＤＣＫ、並びにラッチタイミング生成回路７１Ａから出力されたラッチタイミングＬＴＭを受けて、ＡＬＬゼロ信号ＳＺＲを出力するＡＬＬゼロ検出回路９３と、ＡＬＬゼロ信号ＳＺＲを受けて代替データＤＰＲＬをプライオリティ回路９０に伝達する代替データジェネレータ９２とを備えている。
【００９４】
ＡＬＬゼロ検出回路９３は、ＲＬＬデータＤＲＬＬにおけるビット成分が、所定個数以上連続して“０”であるとき、バーストエラーが生じていると判断し、ＡＬＬゼロ信号ＳＺＲを出力する。このＡＬＬゼロ信号ＳＺＲは、代替データジェネレータ９２の他に、プライオリティ回路９０およびエラー訂正回路３０に伝達される。これにより、プライオリティ回路９０およびエラー訂正回路３０においても、バーストエラーの発生が認識される。
【００９５】
代替データジェネレータ９２はＡＬＬゼロ信号ＳＺＲを受けると、強制的に代替データＤＰＲＬを出力する。また、プライオリティ回路９０からリクエスト信号ＳＲＱを受けたときも、代替データＤＰＲＬを出力する。プライオリティ回路９０は、ＡＬＬゼロ信号ＳＺＲおよび選択フラグＳＦＬ，ＳＦＬＸを参照して、デコードが正常にできないと判断したときにリクエスト信号ＳＲＱを出力する。
【００９６】
本実施形態によると、ＲＬＬデータＤＲＬＬが変換不能な場合であっても、デコードデータＳＤＤＣを出力することが可能になる。また、エラー訂正回路３０において、これから扱うデータの信頼性が分かるため、誤訂正を防止することができる。
【００９７】
【発明の効果】
以上のように本発明によると、デコード非対象ビットについてケアしない不正規デコーダを設けることによって、ＲＬＬデータが誤っていた場合でも、そのエラーの内容によっては、デコードを行うことが可能になる。これにより、後段のエラー訂正回路の負荷が軽減される。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。
【図２】  正規デコーダおよび不正規デコーダのデコード論理を示す図である。
【図３】  特性劣化に起因するＲＬＬデータの変化と、不正規デコーダの動作との関係を説明するための図である。
【図４】  不正規デコーダのデコード論理の他の例を示す図である。
【図５】  ジッタの影響に起因するＲＬＬデータの変化と、不正規デコーダの動作との関係を説明するための図である。
【図６】  Ａ／Ｄ変換の基準電圧のシフトに起因するＲＬＬデータの変化と、不正規デコーダの動作との関係を説明するための図である。
【図７】  不正規デコーダの構成例を示す図である。
【図８】  本発明の第１の実施形態の変形例に係るＲＬＬ符号復調装置の構成を示すブロック図である。
【図９】  ＣＤのデータフォーマットである。
【図１０】  マージングビットを含めた不正規デコーダにおけるデコード論理である。
【図１１】  本発明の第２の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。
【図１２】  本発明の第３の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。
【図１３】  本発明の第４の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。
【図１４】  本発明の第５の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。
【図１５】  本発明の第６の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。
【図１６】  本発明の第７の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。
【図１７】  本発明の第８の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。
【図１８】  本発明の第９の実施形態に係るＲＬＬ符号復調装置の構成を示すブロック図である。
【図１９】  光ディスクシステムの概略構成図である。
【符号の説明】
１０  ＲＬＬ符号変換回路
２０  ＲＬＬデコード部
２１  正規デコーダ
２２，２２Ａ，２２Ｂ，２３  不正規デコーダ
２４  選択回路
２５  傷訂正回路
２６  デコーダ
３０  エラー訂正回路
４０，４０Ａ，４０Ｂ  ＲＬＬデコード部
４１  正規デコーダ
４２，４３，４４  不正規デコーダ
４５，４５Ａ，４５Ｂ  プライオリティ回路
４８  傷訂正制御ブロック
５０  代替データジェネレータ
５１  エラーカウンタ
６０，６０Ａ，６０Ｂ  ＲＬＬデコード部（第１のＲＬＬデコード部）
６１  デコーダ
６２ａ，６２ｂ，６２ｃ  ラッチ
６４，６４Ａ  選択回路
７０  タイミング生成ブロック
７１Ａ  ラッチタイミング生成回路
７２  クロックカウンタ
８０  第２のＲＬＬデコード部
８１  不正規デコーダ
８２ａ，８２ｂ  ラッチ
８４  選択回路
９０  プライオリティ回路
９２  代替データジェネレータ
９３  ＡＬＬゼロ検出回路
２２２  ＯＲ回路
２２３  ＸＯＲ回路
ＳＲＦ  ＲＦ信号
ＤＲＬＬ  ＲＬＬデータ
ＤＤＣ  デコードデータ
ＤＤＣ１〜ＤＤＣ４  デコード結果
ＤＦＬ１〜ＤＦＬ４  デコードフラグ
ＳＲＱ  リクエスト信号
ＤＲＰＬ  代替データ
ＳＳＴ  ステータス信号
ＤＤＣＡ  デコード結果
ＤＦＬＡ  デコードフラグ
ＳＦＬ，ＳＦＬＸ  選択フラグ
ＳＲＱ  リクエスト信号
ＳＺＲ  ＡＬＬゼロ信号
【図１】
0004299986.tif 000002
【図２】
0004299986.tif 000003
【図３】
0004299986.tif 000004
【図４】
0004299986.tif 000005
【図５】
0004299986.tif 000006
【図６】
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【図７】
0004299986.tif 000008
【図８】
0004299986.tif 000009
【図９】
0004299986.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
0004299986.tif 000014
【図１４】
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【図１５】
0004299986.tif 000016
【図１６】
0004299986.tif 000017
【図１７】
0004299986.tif 000018
【図１８】
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【図１９】
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