(57)【特許請求の範囲】
【請求項１】
第１の抵抗ストリングおよび第２の抵抗ストリングと、
前記第１の抵抗ストリングと前記第２の抵抗ストリングとの間に直列に接続された第３の抵抗ストリングと、
前記第１の抵抗ストリング、第２の抵抗ストリングおよび第３の抵抗ストリングに対する出力端子の接続点を切り換えるための出力切換用スイッチ群と、
第１のデジタル信号に応じて、前記スイッチ群による接続点の切り換えを制御する第１のコントローラと、
前記第１の抵抗ストリングの、前記第３の抵抗ストリングに接続されていない側の終端に任意の電位を印加するための第１の可変電圧源と、
前記第２の抵抗ストリングの、前記第３の抵抗ストリングに接続されていない側の終端に任意の電位を印加するための第２の可変電圧源と、
前記第１の抵抗ストリングの、前記第３の抵抗ストリングに接続されていない側の終端と前記第２の抵抗ストリングの、前記第３の抵抗ストリングに接続されていない側の終端との間の電位差を常に一定に保ち、かつ、第２のデジタル信号に応じて、前記第１の抵抗ストリングの、前記第３の抵抗ストリングに接続されていない側の終端の電位、および前記第２の抵抗ストリングの、前記第３の抵抗ストリングに接続されていない側の終端の電位を変化させる第２のコントローラとを具備し、
前記第１の可変電圧源は、第１の定電圧源、第２の定電圧源、前記第１の抵抗ストリングに対する接続点を切り換えるための第１のスイッチ群、前記第１のスイッチ群による前記第１の抵抗ストリングとの接続点の電位と前記第２の定電圧源の電位との差分を出力する第１の差動増幅器、および前記第１の差動増幅器の出力に応じて、前記第１のスイッチ群による前記第１の抵抗ストリングとの接続点の電位が前記第２の定電圧源の電位と同じになるように、前記第１の定電圧源と前記第１の抵抗ストリングの、前記第３の抵抗ストリングに接続されていない側の終端との間の抵抗値を変化させる第１のトランジスタを備え、
前記第２の可変電圧源は、第３の定電圧源、第４の定電圧源、前記第２の抵抗ストリングに対する接続点を切り換えるための第２のスイッチ群、前記第２のスイッチ群による前記第２の抵抗ストリングとの接続点の電位と前記第４の定電圧源の電位との差分を出力する第２の差動増幅器、および前記第２の差動増幅器の出力に応じて、前記第２のスイッチ群による前記第２の抵抗ストリングとの接続点の電位が前記第４の定電圧源の電位と同じになるように、前記第３の定電圧源と前記第２の抵抗ストリングの、前記第３の抵抗ストリングに接続されていない側の終端との間の抵抗値を変化させる第２のトランジスタを備え、
前記第２のコントローラは、前記第１のスイッチ群による前記第１の抵抗ストリングとの接続点と前記第２のスイッチ群による前記第２の抵抗ストリングとの接続点との間の抵抗値が一定となるように、前記第１のスイッチ群および前記第２のスイッチ群による各接続点の切り換えを制御することを特徴とするデジタルアナログ変換回路。
【請求項２】
前記第１のトランジスタは、ソースまたはドレインの一方が前記第１の定電圧源に接続されるとともに、ソースまたはドレインの他方が前記第１の抵抗ストリングの、前記第３の抵抗ストリングに接続されていない側の終端に接続され、かつゲートに前記第１の差動増幅器の出力電圧が印加されるＭＯＳトランジスタで構成され、
前記第２のトランジスタは、ソースまたはドレインの一方が前記第３の定電圧源に接続されるとともに、ソースまたはドレインの他方が前記第２の抵抗ストリングの、前記第３の抵抗ストリングに接続されていない側の終端に接続され、かつゲートに前記第２の差動増幅器の出力電圧が印加されるＭＯＳトランジスタで構成されることを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項３】
前記第１のトランジスタまたは前記第２のトランジスタの一方はＮＭＯＳであり、かつ他方はＰＭＯＳであることを特徴とする請求項２に記載のデジタルアナログ変換回路。
【請求項４】
前記第１のコントローラと前記出力切換用スイッチ群、前記第２のコントローラと前記第１のスイッチ群、および前記第２のコントローラと前記第２のスイッチ群は、それぞれアナログセレクタを構成することを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項５】
前記第１のデジタル信号は、入力デジタル信号の上位数ビットからなる信号であり、かつ前記第２のデジタル信号は、入力デジタル信号の残りの下位ビットからなる信号であることを特徴とする請求項１乃至４のいずれかに記載のデジタルアナログ変換回路。
【請求項６】
前記第１のデジタル信号は、２以上のｍに対して、入力デジタル信号の上位ｍビットからなる信号であり、
前記第２のデジタル信号は、入力デジタル信号の残りの下位ｎビットからなる信号であり、
前記第３の抵抗ストリングは、抵抗値Ｒの抵抗素子が２m−３個直列に接続された構成となっており、
前記第１の抵抗ストリングおよび前記第２の抵抗ストリングは、それぞれ、抵抗値Ｒ／２nの抵抗素子が２n個直列に接続された構成となっており、
前記第１の定電圧源の電位をＶ１とし、かつ前記第３の定電圧源の電位をＶ３とすると、前記第２の定電圧源の電位はＶ１−（Ｖ１−Ｖ３）／２mであり、
前記第４の定電圧源の電位はＶ３＋（Ｖ１−Ｖ３）／２mであり、
前記第２のコントローラは、前記第１のスイッチ群による前記第１の抵抗ストリングとの接続点と前記第２のスイッチ群による前記第２の抵抗ストリングとの接続点との間の抵抗値が（２m−２）×Ｒとなるように、前記第１のスイッチ群および前記第２のスイッチ群による各接続点の切り換えを制御することを特徴とする請求項１に記載のデジタルアナログ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号をアナログ信号に変換するデジタルアナログ変換回路に関する。携帯電話等の携帯機器において、デジタルアナログ変換回路は無線用ＩＣなどの半導体集積回路に集積化されている。近時、集積回路のプロセスが微細化するのに伴って、集積回路で使用され得る電源電圧が低下している。したがって、デジタルアナログ変換回路も低電源電圧で動作させる必要がある。
【０００２】
【従来の技術】
従来、抵抗ストリング型デジタルアナログ変換器と重み付けされた抵抗を組み合わせたデジタルアナログ変換回路が公知である（特開昭６２−２２７２２４号）。図６は、特開昭６２−２２７２２４号に開示された従来のデジタルアナログ変換回路（８ビット用）を示す図である。
【０００３】
このデジタルアナログ変換回路は、抵抗ストリング型のデジタルアナログ変換部１１と、抵抗群およびスイッチ群からなる重み付け回路１２とから構成される。デジタルアナログ変換部１１は、入力デジタル値の上位ｎビット（「Ｄ4，・・・，Ｄ7 」）を受け、それに対するアナログ電圧を出力する。
【０００４】
重み付け回路１２の抵抗群およびスイッチ群は、デジタルアナログ変換部１１を構成する抵抗ストリングの正電源側と正電源（Ｖｒ（＋））との間に挿入される。また、重み付け回路１２の抵抗群およびスイッチ群は、抵抗ストリングの負電源側と負電源（Ｖｒ（−））との間にも挿入される。抵抗群の各抵抗は、スイッチ群により挿脱される。スイッチ群の各スイッチＳ１１〜Ｓ１４，Ｓ２１〜Ｓ２４はＭＯＳトランジスタにより構成される。
【０００５】
重み付け回路１２は、入力デジタル値の下位ｍビット（「Ｄ0，・・・，Ｄ3 」）を受け、スイッチ群による各抵抗の挿脱に応じて、デジタルアナログ変換部１１の１ステップ分の電圧を２のｍ乗分の１（１／２m）で細分した電位を出力する。それによって、図６に示すデジタルアナログ変換回路では、２のｍプラスｎ乗（２m+n）のステップが得られる。
【０００６】
【発明が解決しようとする課題】
上述した従来のデジタルアナログ変換回路では、重み付け回路１２のスイッチ群は、デジタルアナログ変換部１１を構成する抵抗ストリングに直列に接続されている。そして、そのスイッチ群の各スイッチＳ１１〜Ｓ１４，Ｓ２１〜Ｓ２４の切り換えにより、入力デジタル値の下位ビットに対応する電圧変動分が調整されている。したがって、このデジタルアナログ変換回路の変換精度は、スイッチＳ１１〜Ｓ１４，Ｓ２１〜Ｓ２４のオン抵抗の値の影響を受ける。
【０００７】
そのため、上述した従来のデジタルアナログ変換回路を低電源電圧で動作させようとすると、回路面積を増大させる必要があるという問題点がある。その理由は、電源電圧が低くなると、ゲートをオンさせるための制御信号の電圧が低下するので、デジタルアナログ変換精度に重大な影響を及ぼさないレベルに最大オン抵抗を抑えるためには、スイッチを構成するＭＯＳトランジスタのゲート面積を増加させなければならないからである。
【０００８】
本発明は、上記問題点に鑑みてなされたものであって、低電源電圧で動作させる場合であっても回路面積の増大を抑制することができるデジタルアナログ変換回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかるデジタルアナログ変換回路は、抵抗ストリングの両端の電位差を一定に保ちながら両端の電位を変化させることによって、抵抗ストリング中の任意の接続点の電位を変化させる構成となっているものである。
【００１０】
図１は、本発明にかかるデジタルアナログ変換回路の原理を説明するための回路図である。このデジタルアナログ変換回路は、抵抗ストリングＲＳ１，ＲＳ２，ＲＳ３、第１のコントローラ（コントローラ１）２１、第２のコントローラ（コントローラ２）２２、スイッチ群ＳＷ、第１の可変電圧源ＶＨ、第２の可変電圧源ＶＬ、バッファ２３、入力端子２４，２５および出力端子２６を備えている。図１において、Ｎ１、Ｎ２、Ｎ３、Ｎ４およびＮ５はそれぞれノードを表す。
【００１１】
第１の抵抗ストリングＲＳ１は、ノードＮ１とノードＮ２との間に直列に接続されている。第２の抵抗ストリングＲＳ２は、ノードＮ３とノードＮ４との間に直列に接続されている。第３の抵抗ストリングＲＳ３は、ノードＮ２とノードＮ３との間に直列に接続されている。したがって、３つの抵抗ストリングＲＳ１，ＲＳ２，ＲＳ３は直列に接続されている。
【００１２】
第１の入力端子２４には、入力デジタル信号の上位ｍビット（「Ｄn+m-1，・・・，Ｄn+1，Ｄn 」）が入力される。第２の入力端子２５には、入力デジタル信号の下位ｎビット（「Ｄn-1，・・・，Ｄ1，Ｄ0 」）が入力される。
【００１３】
第１のコントローラ２１は、入力された上位ｍビットの信号に応じてスイッチ群ＳＷの切り換えを制御する。抵抗ストリングＲＳ１，ＲＳ２，ＲＳ３、第１のコントローラ２１およびスイッチ群ＳＷは抵抗ストリング型デジタルアナログ変換回路を構成する。この抵抗ストリング型デジタルアナログ変換回路により、入力デジタル信号の上位ｍビットに相当するアナログ出力が得られる。
【００１４】
第２のコントローラ２２は、ノードＮ１とノードＮ４との間の電位差が常時一定となるように、２つの可変電圧源ＶＨ，ＶＬの電位を制御する。ここで、第１の可変電圧源ＶＨは、ノードＮ１に、相対的に高いレベルの電位を印加する。第２の可変電圧源ＶＬは、ノードＮ４に、相対的に低いレベルの電位を印加する。
【００１５】
第２のコントローラ２２が２つの可変電圧源ＶＨ，ＶＬの電位を変動させることにより、入力デジタル信号の下位ｎビットに相当するアナログ出力が得られる。入力デジタル信号に相当するアナログ信号は、ノードＮ５およびバッファ２３を介して、出力端子２６に出力される。
【００１６】
図２は、本発明にかかるデジタルアナログ変換回路の原理をさらに詳しく説明するための回路図である。図２に示すデジタルアナログ変換回路は、図１に示すデジタルアナログ変換回路において、可変電圧源ＶＨ，ＶＬを具体化したものである。図２に示すデジタルアナログ変換回路において、図１に示す回路と同一の構成については同じ符号を付して説明を省略する。
【００１７】
可変電圧源ＶＨ（図１参照）は、図２に示す例では、第１の定電圧源ＶＲＨ、第２の定電圧源ＶＲＨＨ、第１の差動増幅器２７、第１のトランジスタＴｒ１および第１のスイッチ群Ｓ１により構成される。第１のトランジスタＴｒ１は、ノードＮ１と第１の定電圧源ＶＲＨとの間に接続される。第１のトランジスタＴｒ１は、第１の差動増幅器２７の出力信号に基づいて動作する。
【００１８】
第１の差動増幅器２７の一方の入力端子は第２の定電圧源ＶＲＨＨに接続される。第１の差動増幅器２７のもう一方の入力端子は、第１のスイッチ群Ｓ１を介して第１の抵抗ストリングＲＳ１の適当な箇所に接続される。第１のスイッチ群Ｓ１の切り換え動作は第２のコントローラ２２により制御される。
【００１９】
図２において、Ｎ７は、第１のスイッチ群Ｓ１による第１の抵抗ストリングＲＳ１との接続点に相当するノードである。このノードＮ７の電位は、第１の差動増幅器２７と、第１のトランジスタＴｒ１のノレータ作用により、第２の定電圧源ＶＲＨＨの電位に等しくなるように帰還制御される。
【００２０】
可変電圧源ＶＬ（図１参照）は、図２に示す例では、第３の定電圧源ＶＲＬ、第４の定電圧源ＶＲＬＬ、第２の差動増幅器２８、第２のトランジスタＴｒ２および第２のスイッチ群Ｓ２により構成される。第２のトランジスタＴｒ２は、ノードＮ４と第３の定電圧源ＶＲＬとの間に接続される。第２のトランジスタＴｒ２は、第２の差動増幅器２８の出力信号に基づいて動作する。
【００２１】
第２の差動増幅器２８の一方の入力端子は第４の定電圧源ＶＲＬＬに接続される。第２の差動増幅器２８のもう一方の入力端子は、第２のスイッチ群Ｓ２を介して第２の抵抗ストリングＲＳ２の適当な箇所に接続される。第２のスイッチ群Ｓ２の切り換え動作は第２のコントローラ２２により制御される。
【００２２】
図２において、Ｎ８は、第２のスイッチ群Ｓ２による第２の抵抗ストリングＲＳ２との接続点に相当するノードである。このノードＮ８の電位は、第２の差動増幅器２８と、第２のトランジスタＴｒ２のノレータ作用により、第４の定電圧源ＶＲＬＬの電位に等しくなるように帰還制御される。
【００２３】
以上のように構成されていることによって、第１のスイッチ群Ｓ１によりノードＮ７と接続された第１の抵抗ストリングＲＳ１の適当な接続点と、第２のスイッチ群Ｓ２によりノードＮ８と接続された第２の抵抗ストリングＲＳ２の適当な接続点との間の電位差は常に一定値Ｖ7-8 となる。
【００２４】
ここで、第２のコントローラ２２は、ノードＮ７に接続された第１の抵抗ストリングＲＳ１の適当な接続点と、ノードＮ８に接続された第２の抵抗ストリングＲＳ２の適当な接続点との間の抵抗値が常に一定の値Ｒ7-8 となるように、第１および第２のスイッチ群Ｓ１，Ｓ２の切り換え動作を制御するように構成されている。そのため、ノードＮ７に接続された第１の抵抗ストリングＲＳ１の適当な接続点と、ノードＮ８に接続された第２の抵抗ストリングＲＳ２の適当な接続点との間の抵抗値は常に一定の値Ｒ7-8 となる。
【００２５】
したがって、直列に接続された３つの抵抗ストリングＲＳ１，ＲＳ２，ＲＳ３を流れる電流Ｉは、常に一定値となり、つぎの（１）式で表される。
【００２６】
Ｉ＝Ｖ7-8 ／Ｒ7-8   ・・・（１）
【００２７】
また、３つの抵抗ストリングＲＳ１，ＲＳ２，ＲＳ３の両端のノードＮ１とノードＮ４との間の抵抗値をＲ1-4 とすると、ノードＮ１とノードＮ４との間の電位差Ｖ1-4 は、常に一定値となり、つぎの（２）式で表される。
【００２８】
Ｖ1-4 ＝Ｖ7-8 ×Ｒ1-4 ／Ｒ7-8   ・・・（２）
【００２９】
上述した作用により、図２に示すデジタルアナログ変換回路では、抵抗ストリングＲＳ１，ＲＳ２，ＲＳ３の両端（ノードＮ１とノードＮ４）の電位差を一定に保ちつつ、ノードＮ１の電位およびノードＮ４の電位を変化させることができる。
【００３０】
そして、抵抗ストリングＲＳ１，ＲＳ２，ＲＳ３、第１のコントローラ２１およびスイッチ群ＳＷからなる抵抗ストリング型デジタルアナログ変換回路により、入力デジタル信号の上位ｍビットに相当するアナログ出力が得られる。また、入力デジタル信号の下位ｎビットに相当するアナログ出力は、ノードＮ１の電位およびノードＮ４の電位の変化により決まる。
【００３１】
したがって、本発明によれば、従来のように、入力デジタル信号の下位ｎビットに相当するアナログ出力を得るためのスイッチ群を、抵抗ストリングに直列に接続させて設ける必要がないので、従来のデジタルアナログ変換回路を低電源電圧で動作させる場合に問題となる回路面積の増大を抑制することができる。
【００３２】
【発明の実施の形態】
以下に、本発明を８ビットのデジタルアナログ変換回路に適用した例を、図面を参照しつつ詳細に説明する。図３は、本発明にかかるデジタルアナログ変換回路の一実施例を示す回路図である。
【００３３】
このデジタルアナログ変換回路は、３つの抵抗ストリングＲＳ１，ＲＳ２，ＲＳ３、第１のセレクタ３１、第２のセレクタ３２、第３のセレクタ３３、第１の差動増幅器２７、たとえばＰＭＯＳで構成される第１のトランジスタＴｒ１、第２の差動増幅器２８、たとえばＮＭＯＳで構成される第２のトランジスタＴｒ２、バッファ２３および出力端子２６を備えている。
【００３４】
また、このデジタルアナログ変換回路は、デジタル信号の上位ビット（図示例では、「Ｄ7，Ｄ6，Ｄ5，Ｄ4 」）が入力される入力端子および下位ビット（図示例では、「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」）が入力される入力端子を備えているが、図３においては、それらの入力端子（図２において符号２４または２５で示す端子）は図示省略されている。なお、図２に示す本発明の原理図と同一の構成については同じ符号を付して重複する説明を省略する。
【００３５】
この実施の形態では、第１のセレクタ３１は、第２のコントローラ２２（図２参照）および第１のスイッチ群Ｓ１（図２参照）に相当する。第２のセレクタ３２は、第２のコントローラ２２（図２参照）および第２のスイッチ群Ｓ２（図２参照）に相当する。第３のセレクタ３３は、第１のコントローラ２１（図２参照）およびスイッチ群ＳＷ（図２参照）に相当する。
【００３６】
第１の抵抗ストリングＲＳ１は、ノードＮ１とノードＮ２との間に、抵抗値が１６分のＲ（すなわち、Ｒ／１６）の抵抗を１６個直列に接続した構成となっている。それら１６個の抵抗のうち最も高電位側に位置する抵抗の終端は、第１のトランジスタＴｒ１のドレインに接続されている。第１のトランジスタＴｒ１のソースには電源電位Ｖref が印加される。第１のトランジスタＴｒ１のゲートには第１の差動増幅器２７の出力信号が入力される。
【００３７】
ここで、第１の抵抗ストリングＲＳ１のうち最も高電位側（ノードＮ１側）に位置する抵抗の終端、すなわちノードＮ１に対応する接続点をＴ０とする。また、その隣の抵抗との接続点をＴ１、さらにその隣の抵抗との接続点をＴ２というように、順次、隣の抵抗との接続点をＴ３、Ｔ４、・・・、Ｔ１４とする。そして、第１の抵抗ストリングＲＳ１のうち最も低電位側（ノードＮ２側）に位置する抵抗と、その一つ手前の抵抗との接続点に対応する点をＴ１５とする。
【００３８】
第１のセレクタ３１は、第１の差動増幅器２７の非反転入力端子と第１の抵抗ストリングＲＳ１との接続点を、入力デジタル信号の下位ビット（図示例では、「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」）に応じて、Ｔ０〜Ｔ１５のいずれか一つの接続点に切り換える構成となっている。第１の差動増幅器２７の反転入力端子には、電源電位Ｖref の１６分の１５に相当する電位、すなわち（１５／１６）・Ｖref が印加される。
【００３９】
第２の抵抗ストリングＲＳ２は、ノードＮ３とノードＮ４との間に、抵抗値が１６分のＲの抵抗を１６個直列に接続した構成となっている。それら１６個の抵抗のうち最も低電位側に位置する抵抗の終端は、第２のトランジスタＴｒ２のドレインに接続されている。第２のトランジスタＴｒ２のソースは接地されている。第２のトランジスタＴｒ２のゲートには第２の差動増幅器２８の出力信号が入力される。
【００４０】
第２の抵抗ストリングＲＳ２においても、第１の抵抗ストリングＲＳ１と同様に、最も高電位側（ノードＮ３側）に位置する抵抗の終端、すなわちノードＮ３に対応する接続点をＴ０とし、順次、隣の抵抗との接続点をＴ１、Ｔ２、・・・、Ｔ１４、Ｔ１５とする。
【００４１】
第２のセレクタ３２は、第２の差動増幅器２８の非反転入力端子と第２の抵抗ストリングＲＳ２との接続点を、入力デジタル信号の下位ビット（図示例では、「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」）に応じて、Ｔ０〜Ｔ１５のいずれか一つの接続点に切り換える構成となっている。その際、第２の抵抗ストリングＲＳ２における接続点と第１の抵抗ストリングＲＳ１における接続点とは一致する。第２の差動増幅器２８の反転入力端子には、電源電位Ｖref の１６分の１に相当する電位、すなわち（１／１６）・Ｖref が印加される。
【００４２】
たとえば、図示例のように、第１の差動増幅器２７の非反転入力端子がノードＮ７を介して第１の抵抗ストリングＲＳ１の接続点Ｔ６に接続されている場合には、第２の差動増幅器２８の非反転入力端子はノードＮ８を介して第２の抵抗ストリングＲＳ２の接続点Ｔ６に接続される。
【００４３】
第３の抵抗ストリングＲＳ３は、ノードＮ２とノードＮ３との間に、抵抗値Ｒの抵抗が１３個直列に接続された構成となっている。それら１３個の抵抗のうち最も低電位側（ノードＮ３側）に位置する抵抗の終端、すなわちノードＮ３に対応する接続点をＴ１とし、順次、隣の抵抗との接続点をＴ１、Ｔ２、・・・、Ｔ１３とする。そして、第３の抵抗ストリングＲＳ３のうち最も高電位側（ノードＮ２側）に位置する抵抗の終端、すなわちノードＮ２に対応する接続点をＴ１４とする。
【００４４】
第３のセレクタ３３は、ノードＮ５と第３の抵抗ストリングＲＳ３との接続点を、入力デジタル信号の上位ビット（図示例では、「Ｄ7，Ｄ6，Ｄ5，Ｄ4 」）に応じて、Ｔ１〜Ｔ１４の接続点、ノードＮ１に対応する接続点Ｔ１５、またはノードＮ４に対応する接続点Ｔ０のいずれか一つに切り換える構成となっている。ノードＮ５は、バッファ２３を介して出力端子２６に接続される。
【００４５】
図４は、第１のセレクタ３１または第２のセレクタ３２の一例を示す模式図である。第１のセレクタ３１または第２のセレクタ３２は、入力デジタル信号の下位ビット、たとえば「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」のうち上位ビット側から順に「０」または「１」を切り換えるアナログセレクタで構成される。
【００４６】
デジタル信号「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」が「１１１１」の時にはタップＴＡは接続点Ｔ１５に接続される。デジタル信号値が小さくなるにしたがって、タップＴＡとの接続点は順次低電位側に切り換わる。デジタル信号「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」が「００００」の時にはタップＴＡは接続点Ｔ０に接続される。
【００４７】
第３のセレクタ３３は、図４に示す構成と同様の構成となっている。第３のセレクタ３３は、入力デジタル信号の上位ビット、たとえば「Ｄ7，Ｄ6，Ｄ5，Ｄ4」のうち上位ビット側から順に「０」または「１」を切り換えるアナログセレクタで構成される。
【００４８】
デジタル信号「Ｄ7，Ｄ6，Ｄ5，Ｄ4 」が「１１１１」の時にはタップＴＡは接続点Ｔ１５に接続される。デジタル信号値が小さくなるにしたがって、タップＴＡとの接続点は順次低電位側に切り換わる。デジタル信号「Ｄ7、Ｄ6、Ｄ5、Ｄ4」が「００００」の時にはタップＴＡは接続点Ｔ０に接続される。
【００４９】
図５は、図３に示すデジタルアナログ変換回路において、電源電位Ｖref 、その１５／１６に相当する電位、および電源電位Ｖref の１／１６に相当する電位を発生させる電位発生回路の一例を示す模式図である。この電位発生回路は、同一の抵抗値Ｒを有する１６個の抵抗を直列に接続し、その一端に電源電位Ｖref を印加し、他端を接地したものである。
【００５０】
この電位発生回路において、高電位側から抵抗１つの電圧降下分だけ低い電位が、第１の差動増幅器２７の反転入力端子に印加される電位（１５／１６）・Ｖref である。また、低電位側から抵抗１つの電圧降下分だけ高い電位が、第２の差動増幅器２８の反転入力端子に印加される電位（１／１６）・Ｖref である。
【００５１】
なお、特に限定しないが、図３に示す例では、入力デジタル信号が「１００１０１１０（２）」である場合を示している。つまり、Ｄ7 ＝１、Ｄ6 ＝０、Ｄ5 ＝０、Ｄ4 ＝１、Ｄ3 ＝０、Ｄ2 ＝１、Ｄ1 ＝１、Ｄ0 ＝０である。この値は「１５０（１０）」に等しい。ここで「（２）」および「（１０）」はそれぞれ２進数および１０進数の値であることを表す。
【００５２】
また、本実施の形態では、８ビットの入力デジタル信号を、上位ビットと下位ビットにそれぞれ４ビットずつ分けている。その理由として、以下に、本発明にかかるデジタルアナログ変換回路に適用されるビット分割方法について説明する。
【００５３】
Ｎビットのデジタル信号を上位ｍビットと下位ｎビットに分割する場合、１ＬＳＢ相当の抵抗素子の面積をＳｒとすると、抵抗素子の総面積ΣＳｒは、つぎの（３）式で表される。
【００５４】
ΣＳｒ＝２n・（２m−１）・Ｓｒ  ・・・（３）
【００５５】
ただし、ｎ≦Ｎ−２である。
【００５６】
また、図４に示すセレクタで使用されるスイッチ素子１つ当たりの面積をＳｓとすると、スイッチ素子の総面積ΣＳｓは、つぎの（４）式で表される。
【００５７】
ΣＳｓ＝（２m＋２n+1−３）・Ｓｓ  ・・・（４）
【００５８】
ここで、ＳｒとＳｓがほぼ等しいとした場合、Ｎ＝８の時にはｍ＝ｎ＝４の時に抵抗とスイッチ素子の総面積が最小となる。Ｎが８以外の場合にも、同様にしてｍとｎの値を求めることができる。また、ＳｒとＳｓが異なる場合にも、同様にしてｍとｎの値を求めることができる。
【００５９】
つぎに、入力デジタル信号の値が「１００１０１１０（２）」の場合（図３参照）を例にして、実施の形態の作用を説明する。下位ビットが「０１１０」であるため、第１のセレクタ３１により、ノードＮ７は、第１の抵抗ストリングＲＳ１のＴ６の接続点に接続される。したがって、ノードＮ７の電位は、第１の抵抗ストリングＲＳ１の接続点Ｔ６の電位ＶRS1-T6に等しくなる。
【００６０】
第１の差動増幅器２７では、ノードＮ７の電位ＶRS1-T6と、電源電位Ｖref の１６分の１５に相当する電位、すなわち（１５／１６）・Ｖref との差分が増幅される。そして、その差分に応じた電位が、第１の差動増幅器２７の出力信号として第１のトランジスタＴｒ１のゲートに印加される。
【００６１】
その際、ノードＮ７の電位ＶRS1-T6が（１５／１６）・Ｖref よりも高い場合には、第１のトランジスタＴｒ１のゲートに印加される電位が上昇するため、第１のトランジスタＴｒ１のソース−ドレイン間の電位差が大きくなる。その結果、ノードＮ７の電位ＶRS1-T6は低くなり、（１５／１６）・Ｖref に近づく。
【００６２】
一方、ノードＮ７の電位ＶRS1-T6が（１５／１６）・Ｖref よりも低い場合には、第１のトランジスタＴｒ１のゲートに印加される電位が下降するため、第１のトランジスタＴｒ１のソース−ドレイン間の電位差が小さくなる。その結果、ノードＮ７の電位ＶRS1-T6は高くなり、（１５／１６）・Ｖref に近づく。このような帰還制御によって、ノードＮ７の電位ＶRS1-T6は（１５／１６）・Ｖref に等しくなる。
【００６３】
同様に、第２のセレクタ３２により、ノードＮ８は、第２の抵抗ストリングＲＳ２のＴ６の接続点に接続されるため、ノードＮ８の電位は、第２の抵抗ストリングＲＳ２の接続点Ｔ６の電位ＶRS2-T6に等しくなる。そして、第１のセレクタ３１と同様の作用により、ノードＮ８の電位ＶRS2-T6は（１／１６）・Ｖref に等しくなる。
【００６４】
また、第１のセレクタ３１および第２のセレクタ３２は、ノードＮ７から第１〜第３の抵抗ストリングＲＳ１，ＲＳ２，ＲＳ３を介してノードＮ８へ至る経路の抵抗値を常に１４Ｒに保つように、それぞれの接続点の切り換え動作をおこなう。
【００６５】
ノードＮ７とノードＮ８との間の電位差は電源電位Ｖref の１６分の１４、すなわち（１４／１６）・Ｖref に相当する。したがって、ノードＮ１からノードＮ４へは常に電流値Ｖref ／（１６・Ｒ）の定電流が流れていることになる。
【００６６】
上位ビットが「１００１」であるため、第３のセレクタ３３により、ノードＮ５は、第３の抵抗ストリングＲＳ３のＴ９の接続点に接続される。したがって、ノードＮ５の電位は、第３の抵抗ストリングＲＳ３の接続点Ｔ９の電位ＶRS3-T9に等しくなる。
【００６７】
第３の抵抗ストリングＲＳ３の接続点Ｔ９と、第２の抵抗ストリングＲＳ２の接続点Ｔ６との間の抵抗値は１６分の１３４・Ｒ（すなわち、（１３４／１６）・Ｒ）である。そして、ここを流れる電流は上述したようにＶref ／（１６・Ｒ）である。
【００６８】
したがって、第３の抵抗ストリングＲＳ３の接続点Ｔ９と、第２の抵抗ストリングＲＳ２の接続点Ｔ６との間の電位差は、電源電位Ｖref の２５６分の１３４、すなわち（１３４／２５６）・Ｖref となる。また、第２の抵抗ストリングＲＳ２の接続点Ｔ６の電位ＶRS2-T6は、上述したように、（１／１６）・Ｖref である。
【００６９】
よって、本実施の形態のデジタルアナログ変換回路の出力となる第３の抵抗ストリングＲＳ３の接続点Ｔ９の電位は、電源電位Ｖref の２５６分の１５０、すなわち（１５０／２５６）・Ｖref となる。つまり、入力デジタル信号の値１５０（１０）に対応したアナログ出力が得られる。
【００７０】
上述した実施の形態によれば、抵抗ストリングＲＳ１，ＲＳ２，ＲＳ３の両端（ノードＮ１とノードＮ４）の電位差を一定に保ちつつ、ノードＮ１とノードＮ４の電位を変化させることができる。
【００７１】
そして、入力デジタル信号の上位ｍビットに相当するアナログ出力は、抵抗ストリングＲＳ１，ＲＳ２，ＲＳ３および第３のセレクタ３３からなる抵抗ストリング型デジタルアナログ変換回路により得られる。また、入力デジタル信号の下位ｎビットに相当するアナログ出力は、ノードＮ１およびノードＮ４の電位の変化により決まる。
【００７２】
したがって、従来のように、入力デジタル信号の下位ｎビットに相当するアナログ出力を得るためのスイッチ群を、抵抗ストリングに直列に接続させて設ける必要がないので、従来のデジタルアナログ変換回路を低電源電圧で動作させる場合に問題となる回路面積の増大を抑制することができる。
【００７３】
ここで、図３に示す実施の形態のデジタルアナログ変換回路と、図６に示す従来のデジタルアナログ変換回路との面積の比較結果を示す。従来のデジタルアナログ変換回路全体の面積を１００％とする。入力デジタル信号の下位ｎビットをアナログ信号に変換するためのスイッチ素子（ＭＯＳトランジスタ）の占有面積は、従来の回路では９０％であるのに対して、本実施の形態の回路では１７％程度である。
【００７４】
また、本実施の形態の回路では、第１および第２の差動増幅器２７，２８を新たに設けているが、これら差動増幅器２７，２８の占有面積は、従来のデジタルアナログ変換回路全体の面積に対して２６％程度である。したがって、全体としては、本実施の形態のデジタルアナログ変換回路の面積は従来の回路の５３（＝１００−９０＋１７＋２６）％程度である。つまり、本実施の形態のデジタルアナログ変換回路は従来のおおよそ半分程度の大きさとなる。
【００７５】
なお、上述した実施の形態においては、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２はそれぞれＰＭＯＳおよびＮＭＯＳであるとしたが、これに限らず、第１のトランジスタＴｒ１がＮＭＯＳであり、また第２のトランジスタＴｒ２がＰＭＯＳであってもよい。この場合には、第１および第２の差動増幅器２７，２８の入力特性を反転させればよい。
【００７６】
また、上述した実施の形態においては、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２はいずれもＭＯＳトランジスタであるとしたが、これに限らないのは勿論である。
【００７７】
以上において本発明は、８ビット用のデジタルアナログ変換回路に限らず、種々のビット数用のデジタルアナログ変換回路に適用できる。入力デジタル信号を上位ｍビットと下位ｎビットに分割する場合、第１および第２の抵抗ストリングＲＳ１，ＲＳ２は、抵抗値がＲ／２nの抵抗を２n個直列に接続した構成とする。第３の抵抗ストリングＲＳ３は、抵抗値がＲの抵抗を２m−３個直列に接続した構成とする。ただし、ｍ≧２である。
【００７８】
さらに、第１の差動増幅器２７および第２の差動増幅器２８の各反転入力端子には、それぞれＶref −Ｖref ／２mの電位およびＶref ／２mの電位を印加する。また、ノードＮ７から抵抗ストリングＲＳ１，ＲＳ２，ＲＳ３を介してノードＮ８までの抵抗値を常に一定値（２m−２）・Ｒとなるように第１および第２のセレクタ３１，３２を制御すればよい。
【００７９】
【発明の効果】
本発明によれば、従来のように、入力デジタル信号の下位ｎビットに相当するアナログ出力を得るためのスイッチ群を、抵抗ストリングに直列に接続させて設ける必要がないため、デジタルアナログ変換回路を低電源電圧で動作させる場合であっても、回路面積の増大を抑制することができる。
【図面の簡単な説明】
【図１】本発明にかかるデジタルアナログ変換回路の原理を説明するための回路図である。
【図２】本発明にかかるデジタルアナログ変換回路の原理を説明するための回路図である。
【図３】本発明にかかるデジタルアナログ変換回路の一実施例を示す回路図である。
【図４】図３に示すデジタルアナログ変換回路におけるセレクタの一例を示す模式図である。
【図５】図３に示すデジタルアナログ変換回路における電位発生回路の一例を示す模式図である。
【図６】従来のデジタルアナログ変換回路を示す回路図である。
【符号の説明】
ＲＳ１    第１の抵抗ストリング
ＲＳ２    第２の抵抗ストリング
ＲＳ３    第３の抵抗ストリング
ＳＷ      出力切換用スイッチ群（アナログセレクタ）
Ｓ１      第１のスイッチ群（アナログセレクタ）
Ｓ２      第２のスイッチ群（アナログセレクタ）
Ｔｒ１    第１のトランジスタ
Ｔｒ２    第２のトランジスタ
ＶＨ      第１の可変電圧源
ＶＬ      第２の可変電圧源
ＶＲＨ    第１の定電圧源
ＶＲＨＨ  第２の定電圧源
ＶＲＬ    第３の定電圧源
ＶＲＬＬ  第４の定電圧源
２１      第１のコントローラ（アナログセレクタ）
２２      第２のコントローラ（アナログセレクタ）
２３      バッファ
２６      出力端子
２７      第１の差動増幅器
２８      第２の差動増幅器
３１      第１のセレクタ
３２      第２のセレクタ
３３      第３のセレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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