(57)【特許請求の範囲】
【請求項１】
ほぼ一定の速度で移動する物体の変位又は角度の目標位置に対する一致を検出する一致検出装置であって、
物体の変位又は角度に応じて少なくとも２つの周期信号を出力する検出器と、
該検出器から出力される周期信号を一定の時間間隔でサンプリングし、サンプリング毎に前記周期信号の周期より細かい変位又は角度に対応する位置パルス数を出力するデジタル分割器と、
周波数が一定の連続パルスを生成するパルス生成装置と、
前記物体の目標位置に対応する位置パルス数と前記物体の現在位置に対応する位置パルス数との差に対応する位置パルス数を前記パルス生成装置のパルス数に換算するパルス換算装置と、
前記パルス生成装置の出力であるパルス信号をカウントすると共にカウント値が前記サンプリング毎に更新されるカウンタであって、サンプリング周期の１周期内に前記パルス生成装置が生成するパルス数の少なくとも２倍に相当する容量を有し、前記差に対応する前記位置パルス数が前記１周期内に前記物体が移動する移動量に相当する位置パルス数より大きい場合は、前記１周期内に前記パルス生成装置が生成するパルス数より大きい、前記カウンタの最大値として予め定められた値を、更新する値として設定するとともに、前記差に対応する前記位置パルス数が前記１周期内に前記物体が移動する移動量に相当する位置パルス数以下の場合は、前記換算された前記パルス数を、更新する値として設定するカウンタと、
前記カウンタに設定される設定値が正の場合は、前記設定値から前記パルス生成装置からのパルス数を減算してゼロになった時点で一致検出信号を出力し、前記設定値がゼロまたは負であるときには、直ちに一致検出信号を出力する一致検出手段と、
を具備することを特徴とする一致検出装置。
【請求項２】
前記カウンタを更新するタイミングと更新する値は、前記デジタル分割器の処理時間の遅れ分を補正したタイミングと値であることを特徴とする請求項１に記載の一致検出装置。
【請求項３】
ほぼ一定の速度で移動する物体の変位又は角度の目標位置に対する一致を検出する一致検出方法であって、
物体の変位又は角度応じて少なくとも２つの周期信号を出力する検出器により前記物体の変位を検出する検出工程と、
該検出工程において出力される周期信号を一定の時間間隔でサンプリングし、サンプリング毎に前記周期信号の周期より細かい変位又は角度に対応する位置パルス数を出力するデジタル分割器により前記周期信号を処理するデジタル分割工程と、
パルス生成装置により周波数が一定の連続パルスを生成するパルス生成工程と、
前記物体の目標位置に対応する情報と前記物体の現在位置に対応する情報との差に対応する位置パルス数を前記パルス生成装置のパルス数に換算するパルス換算工程と、
前記パルス生成装置の出力であるパルス信号をカウントするカウンタにより前記パルス信号をカウントすると共にカウント値が前記サンプリング毎に更新されるカウント工程であって、サンプリング周期の１周期内に前記パルス生成装置が生成するパルス数の少なくとも２倍に相当する容量を有する前記カウンタに対して、前記差に対応する位置パルス数が前記１周期内に前記物体が移動する移動量に相当する位置パルス数より大きい場合は、前記１周期内に前記パルス生成装置が生成するパルス数より大きい、前記カウンタの最大値として予め定められた値を、更新する値として設定するとともに、前記差に対応する前記位置パルス数が前記１周期内に前記物体が移動する移動量に相当する位置パルス数以下の場合は、前記換算されたパルス数を、更新する値として設定するカウント工程と、
前記カウンタに設定される設定値が正の場合は、前記設定値から前記パルス生成装置からのパルス数を減算してゼロになった時点で一致検出信号を出力し、前記設定値がゼロまたは負であるときには、直ちに一致検出信号を出力する一致検出工程と、
を具備することを特徴とする一致検出方法。
【請求項４】
前記カウンタを更新するタイミングと更新する値は、前記デジタル分割器の処理時間の遅れ分を補正したタイミングと値であることを特徴とする請求項３に記載の一致検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、移動または回転する物体が、ある決められた位置又は角度を通過するときに一致信号を出力する装置及び方法に関する。
【０００２】
【従来の技術】
従来より、物体を移動又は回転させて、ある決められた位置又は角度を通過するときに一致信号を出力する装置が知られている。これらの装置は静電容量センサやエンコーダで変位又は角度を検出する。
【０００３】
静電容量センサは直接変位又は角度情報を連続時間で出力するので、その情報を例えば電圧値などに変換し、物体の現在位置または角度を上記の決められた位置または角度とそのまま比較できる。
【０００４】
エンコーダの場合はそのエンコーダの基本周期またはゼロクロスをカウントすることにより、物体の現在位置または角度を決められた位置または角度とそのまま比較できる。
【０００５】
高精度な用途では、基本周期を分割して分解能を上げる方法が用いられる。
【０００６】
従来これらの用途にはアナログ分割方式が用いられていた。
【０００７】
アナログ分割方式では連続時間で周期信号を出力するため、これをカウントすることにより、物体の現在位置または角度を決められた位置または角度と比較することができる。
【０００８】
アナログ分割方式とは電気回路により、エンコーダの周期信号を基本周期より短い周期に変換するものである。
【０００９】
図６は、エンコーダを例にあげて従来例を説明する図である。
【００１０】
物体の移動又は回転とともにエンコーダ１から二相出力２が出力される。これらは位相の９０°異なるサイン波状の信号である。これをアナログ分割器３０で電気的に処理することで一周期に対して何周期かの周期信号３１を生成する。ここでは４分割の場合を示している。
【００１１】
アナログ分割器ではこのように動きに合わせて連続的に信号が出力される。この信号をカウンタ６でカウントして信号３２を得る。一致検出の目標９をNパルス目とすると１１で示されるタイミングで一致検出信号が出力される。
【００１２】
以上のようにアナログ分割器の出力であれば、それをカウントすることでアナログ分割器の分解能で一致検出をすることができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、さらに高精度にするために、たとえば１０００分割以上にする場合は、アナログ分割方式では回路規模が増大し、コスト、信号調整の手間などから実現は困難である。
【００１４】
さらに、アナログ分割方式では最終的な分解能をカウントするため、分割数を上げるとカウンタの桁数が増加し、かつ、速度が同じであっても分解能に比例して周波数が高くなるのでカウンタ自体も高速化が要求される。
【００１５】
以上のように、アナログ分割方式では２つの課題がある。
【００１６】
これらの課題を解決するためデジタル信号処理で分割するデジタル分割器（方式）が提案されている。
【００１７】
デジタル分割器はアナログデジタル変換器とデジタル信号処理部とから構成されるため、分割数を上げても回路規模は増加しないという利点がある。
【００１８】
デジタル分割器を制御装置と組み合わせて、位置決め装置などで静止状態での性能を要求する場合はアナログ分割器と同様に使用することが可能である。
【００１９】
ところが、デジタル分割器は、サンプリング毎に変位又は角度情報が得られる構成であるため、サンプリングの間の情報は得られない。
【００２０】
これは一致検出を高精度で行いたい場合には不都合である。
【００２１】
従って、本発明は上述した課題に鑑みてなされたものであり、その目的は、回路規模の増大を防止しながら、高精度で高速な一致検出を可能とすることである。
【００２２】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明に係わる一致検出装置は、ほぼ一定の速度で移動する物体の変位又は角度の目標位置に対する一致を検出する一致検出装置であって、物体の変位又は角度に応じて少なくとも２つの周期信号を出力する検出器と、該検出器から出力される周期信号を一定の時間間隔でサンプリングし、サンプリング毎に前記周期信号の周期より細かい変位又は角度に対応する位置パルス数を出力するデジタル分割器と、周波数が一定の連続パルスを生成するパルス生成装置と、前記物体の目標位置に対応する位置パルス数と前記物体の現在位置に対応する位置パルス数との差に対応する位置パルス数を前記パルス生成装置のパルス数に換算するパルス換算装置と、前記パルス生成装置の出力であるパルス信号をカウントすると共にカウント値が前記サンプリング毎に更新されるカウンタであって、サンプリング周期の１周期内に前記パルス生成装置が生成するパルス数の少なくとも２倍に相当する容量を有し、前記差に対応する前記位置パルス数が前記１周期内に前記物体が移動する移動量に相当する位置パルス数より大きい場合は、前記１周期内に前記パルス生成装置が生成するパルス数より大きい、前記カウンタの最大値として予め定められた値を、更新する値として設定するとともに、前記差に対応する前記位置パルス数が前記１周期内に前記物体が移動する移動量に相当する位置パルス数以下の場合は、前記換算された前記パルス数を、更新する値として設定するカウンタと、前記カウンタに設定される設定値が正の場合は、前記設定値から前記パルス生成装置からのパルス数を減算してゼロになった時点で一致検出信号を出力し、前記設定値がゼロまたは負であるときには、直ちに一致検出信号を出力する一致検出手段と、を具備することを特徴としている。
【００２３】
また、この発明に係わる一致検出装置において、前記カウンタを更新するタイミングと更新する値は、前記デジタル分割器の処理時間の遅れ分を補正したタイミングと値であることを特徴としている。
【００２４】
【００２５】
また、本発明に係わる一致検出方法は、ほぼ一定の速度で移動する物体の変位又は角度の目標位置に対する一致を検出する一致検出方法であって、物体の変位又は角度応じて少なくとも２つの周期信号を出力する検出器により前記物体の変位を検出する検出工程と、該検出工程において出力される周期信号を一定の時間間隔でサンプリングし、サンプリング毎に前記周期信号の周期より細かい変位又は角度に対応する位置パルス数を出力するデジタル分割器により前記周期信号を処理するデジタル分割工程と、パルス生成装置により周波数が一定の連続パルスを生成するパルス生成工程と、前記物体の目標位置に対応する情報と前記物体の現在位置に対応する情報との差に対応する位置パルス数を前記パルス生成装置のパルス数に換算するパルス換算工程と、前記パルス生成装置の出力であるパルス信号をカウントするカウンタにより前記パルス信号をカウントすると共にカウント値が前記サンプリング毎に更新されるカウント工程であって、サンプリング周期の１周期内に前記パルス生成装置が生成するパルス数の少なくとも２倍に相当する容量を有する前記カウンタに対して、前記差に対応する位置パルス数が前記１周期内に前記物体が移動する移動量に相当する位置パルス数より大きい場合は、前記１周期内に前記パルス生成装置が生成するパルス数より大きい、前記カウンタの最大値として予め定められた値を、更新する値として設定するとともに、前記差に対応する前記位置パルス数が前記１周期内に前記物体が移動する移動量に相当する位置パルス数以下の場合は、前記換算されたパルス数を、更新する値として設定するカウント工程と、前記カウンタに設定される設定値が正の場合は、前記設定値から前記パルス生成装置からのパルス数を減算してゼロになった時点で一致検出信号を出力し、前記設定値がゼロまたは負であるときには、直ちに一致検出信号を出力する一致検出工程と、を具備することを特徴としている。
【００２６】
また、この発明に係わる一致検出方法において、前記カウンタを更新するタイミングと更新する値は、前記デジタル分割器の処理時間の遅れ分を補正したタイミングと値であることを特徴としている。
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【発明の実施の形態】
以下、本発明の好適な実施形態について説明する。
【００３７】
（第１の実施形態）
図１は、本発明の一致検出装置の第１の実施形態の構成を示す図である。
【００３８】
なお、図１においては、従来例を示す図７と同一機能部分には、同一符号を付している。
【００３９】
図１において、１はエンコーダ、２はエンコーダの出力信号、３はデジタル分割器、４はデジタル分割器の出力信号、５はパルス列生成装置、６はカウンタ、７は一致検出部、８はパルス換算部、９は一致検出のための目標位置情報信号、１０はカウンタ設定情報信号、１１は一致信号である。
【００４０】
まず、デジタル分割器３の動作について説明する。
【００４１】
物体の移動又は回転により、エンコーダ１は２のような二相の周期信号を出力する。
【００４２】
デジタル分割器３は、信号２の逆正接関数に相当する値を計算する。これはエンコーダ信号２の一周期毎の三角波１２となる。また、基本周期をカウントし階段状の信号１３を得る。
【００４３】
これらの２つの信号を足し合わせたものが、分割した後の最終的な変位又は角度情報を表す信号４となる。
【００４４】
たとえば１０００分割するときには三角波は０から９９９までの値を取り、基本周期のカウントの重みを１０００にして加算する。
【００４５】
これらの処理はアナログデジタル変換器とデジタル信号処理回路の組み合わせで実行される。信号４は連続して出力されるわけではなく、サンプリング毎、すなわち矢印１４のタイミングで出力され、その時の信号４の高さが分割値の出力で、隣り合う２つの矢印１４の間の分割値は分からない。
【００４６】
実際には分割値を算出するためにはデジタル信号処理の時間が必要であり、１４のタイミングから一定時間遅れて１５のタイミングでデジタル分割器の出力が利用可能となる。
【００４７】
この関係を図２を参照して説明する。図２において、横軸が時間、縦軸が変位又は角度の移動量を示す位置パルス数を示す。
【００４８】
４が対象物の時間に対する移動量を示す。１４がサンプル点で、その時点の位置パルス数をN(k)とする。kはk番目のサンプル点１４を示す。
【００４９】
１４から１５までの時間がデジタル分割の処理時間遅れで、１５の時点でN(k)が計算される。
【００５０】
計算時間遅れの間に、物体は△だけ移動しているので、１５の時点での位置パルス数はN(k)+△である。
【００５１】
対象物（物体）の速度がほぼ一定であれば△はサンプル点によらずほぼ一定であるとみなすことができる。
【００５２】
【００５３】
【００５４】
一致検出を実行するとき、対象物は図示しない制御装置によって一定の速度で移動又は回転する。サンプリングの間隔は既知であるのでサンプリングの間に移動する変位又は角度に相当する位置パルス数はあらかじめわかっている。その位置パルス数をＭとする。また、パルス生成装置がサンプリングの間に生成するパルス数をNpとする。
【００５５】
図２で、k番目のサンプル点の位置パルス数N(k) とk+１番目のサンプル点の位置パルス数N(k+１) の差がMに相当する。
【００５６】
デジタル分割を行う場合、制御装置もデジタル分割値を使用してデジタル処理を行うのが一般的で、このときデジタル信号処理部は共通に使えるので回路規模の増大はない。
【００５７】
カウンタ６は少なくとも二サンプル分の容量すなわちNpの２倍までカウント可能とする。
【００５８】
デジタル分割器３はサンプル点１４毎の変位又は角度を位相比較信号１５のタイミングで出力できる。
【００５９】
移動速度はほぼ一定とみなせるので１４から１５までに移動する位置パルス数は計算可能である。
【００６０】
カウンタ６の値の設定を図３に示すフローチャートを参照して説明する。
【００６１】
図３において、Neqは一致検出の目標位置パルス数、N(k)はk番目のサンプル時の位置パルス数、△は計算時間の間に移動する位置パルス数、Ndiffは目標位置との差、Nmaxはカウンタの最大値である。
【００６２】
この位置パルス数と一致検出の目標位置パルス数との差を図１及び図２に示す１５のタイミングで計算する。
【００６３】
ステップＳ１：タイミング１５のときの位置パルス数N(k) + △を計算する。
【００６４】
ステップＳ２：目標位置パルス数との差Ndiffを計算する。
【００６５】
ステップＳ３：Ndiffが１つのサンプル間隔の間に移動する位置パルス数Mを越えるかどうか判断する。
【００６６】
ステップＳ４：Mを越えるときはカウンタの最大値Nmaxをカウンタに設定する。
【００６７】
ステップＳ５：M以下のときは、Ndiffをパルス生成装置のパルス数のNcに換算する。
【００６８】
換算式
Nc = (Ndiff / M ) * Np
ステップＳ６：カウンタ6にNcを設定する。
【００６９】
カウンタ６はパルス生成装置５からのパルスを設定値NmaxまたはNcから減算するようにカウントする。
【００７０】
カウンタの値と一致検出部７の時間関係を図４を参照して説明する。
【００７１】
横軸が時間、縦軸がカウンタの値である。
【００７２】
１５のタイミングでカウンタの値はNmaxかNcに設定される。
【００７３】
（ａ）ではNcが正の場合で減算した値が０になれば一致検出信号を出力する。
【００７４】
（ｂ）ではNcが負になった場合でこのときは１５のタイミングで一致検出信号を出力する。
【００７５】
このときは一致信号に時間差ができるが、アナログ分割の方法に比べて１パルスあたりの分解能が格段に上がっているので変位又は角度誤差では非常に小さいとみなせる。
【００７６】
【００７７】
（第２の実施形態）
第１の実施形態では、パルス生成装置の周波数を一定としたが、任意の周波数のパルスを生成する素子で置き換えても同様の処理が可能である。
【００７８】
図５に第２の実施形態を示す。
【００７９】
１８がパルス生成素子で、その他は第１の実施形態と同じである。
【００８０】
第１の実施形態では、カウンタに設定する値を目標値とデジタル分割器の出力の差から換算したが、MとNpを一致させれば換算を省略できる。
【００８１】
第２の実施形態の説明では、パルス列生成装置を独立した素子として説明したが、現在ではFPGAのように機能をプログラムできる素子が開発されている。これらの素子を利用して、パルス列生成機能と他の機能（たとえばカウンタ）を一つの素子の中で実現することも可能である。
【００８２】
以上説明したように、上記の実施形態によれば、時間的に離散した分割器出力から時間的に連続した変位パルス列を生成することにより、高精度と即時性を兼ね備えた一致検出を行なうことが可能となる。
【００８３】
また、カウンタの桁数を小さくすることができるので、カウンタの回路規模及び処理回路の規模が大型化することを防止できる。
【００８４】
【発明の効果】
以上説明したように、本発明によれば、回路規模の増大を防止しながら、高精度で高速な一致検出が可能となる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態を示す図である。
【図２】  デジタル分割器の処理時間を説明する図である。
【図３】  差分計算手順を説明するフローチャートである。
【図４】  本発明の実施形態の一致検出の様子を説明する図である。
【図５】  本発明の第２の実施形態を説明する図である。
【図６】  従来例を示す図である。
【符号の説明】
１  エンコーダ
２  エンコーダの出力信号
３  デジタル分割器
４  デジタル分割器の出力
５  パルス列生成装置
６  カウンタ
７  一致検出部
８  パルス換算部
９  一致検出のための情報
１０  カウンタ設定情報
１１  一致信号
１２  一周期ごとの三角波
１３  基本周期のカウント
１４  サンプル点
１５  デジタル分割処理後のタイミング
１８  パルス生成素子
３０  アナログ分割器
３１  アナログ分割器の出力
３２  カウンタの出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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