(57)【特許請求の範囲】
【請求項１】
第１の電極と、この第１の電極に対向して配置された第２の電極と、前記第１および第２の電極に挟まれる強誘電体薄膜と、を少なくとも備える記憶用キャパシタと、
前記第１の電極に接続された第３の電極と、この第３の電極に対向して配置された第４の電極と、前記第３および第４の電極に挟まれる誘電体薄膜と、を少なくとも備える参照用キャパシタと、
前記第１および第３の電極に接続されたゲート電極を有する読み出し用トランジスタと、
前記記憶用キャパシタの前記第１の電極，前記参照用キャパシタの前記第３の電極，前記読み出し用トランジスタの前記ゲート電極の３つの接続点であるストレージノードの電位を調整するために設けられた制御用トランジスタと、
を少なくとも備えるメモリセルを、複数個マトリックス状に配置し、
前記制御用トランジスタは、前記記憶用キャパシタの前記第１の電極と前記第２の電極との間に接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記制御用トランジスタは、前記参照用キャパシタの前記第３の電極と前記第４の電極との間に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
第１の電極と、この第１の電極に対向して配置された第２の電極と、前記第１および第２の電極に挟まれる強誘電体薄膜と、を少なくとも備える記憶用キャパシタと、
前記第１の電極に接続された第３の電極と、この第３の電極に対向して配置された第４の電極と、前記第３および第４の電極に挟まれる誘電体薄膜と、を少なくとも備える参照用キャパシタと、
前記第１および第３の電極に接続されたゲート電極を有する読み出し用トランジスタと、
前記記憶用キャパシタの前記第１の電極，前記参照用キャパシタの前記第３の電極，前記読み出し用トランジスタの前記ゲート電極の３つの接続点であるストレージノードの電位を調整するために設けられた制御用トランジスタと、
を少なくとも備えるメモリセルを、複数個マトリックス状に配置し、
前記制御用トランジスタは、前記参照用キャパシタの前記第３の電極と前記第４の電極との間に接続されていることを特徴とする半導体記憶装置。
【請求項４】
第１の電極，この第１の電極に対向して配置された第２の電極，これら第１および第２の電極に挟まれた強誘電体膜膜を少なくとも具備する記憶用キャパシタと、これら第１および第２の電極間に接続された制御用トランジスタとからなる記憶セルが複数個直列接続された記憶セル列と、
この記憶セル列の端部に位置する前記記憶用キャパシタの第１の電極に電気的に結合された第３の電極，この第３の電極に対向して配置された第４の電極，これら第３および第４の電極に挟まれた誘電体薄膜を少なくとも具備する参照用キャパシタと、
前記第１および第３の電極に電気的に結合されたゲート電極を有する読み出し用トランジスタと、
を少なくとも備えるメモリセルブロックを、複数個マトリックス状に配置したことを特徴とする半導体記憶装置。
【請求項５】
前記記憶セル列の前記第１の電極と前記第２の電極との間に接続された制御用トランジスタを第１の制御用トランジスタとし、
前記参照用キャパシタの前記第３の電極と前記第４の電極との間に第２の制御用トランジスタが設けられていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記参照用キャパシタに読み出し電圧に相当する電圧を加えたときに得られる分極反転成分を含む電荷量が、前記記憶用キャパシタに読み出し電圧に相当する電圧を加えたときに得られる分極反転成分を含む電荷量の、１／４以上４倍以内であることを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
前記参照用キャパシタの誘電体薄膜が常誘電体薄膜であることを特徴とする請求項４に記載の半導体記憶装置。
【請求項８】
前記参照用キャパシタの誘電体薄膜が強誘電体薄膜であることを特徴とする請求項４に記載の半導体記憶装置。
【請求項９】
直列接続された複数の選択用ＭＯＳトランジスタと、これら選択用ＭＯＳトランジスタの共通主電極毎に接続された蓄積電極と対向したプレート電極に挟まれた誘電体膜からなる記憶用キャパシタと、よりなるＮＡＮＤ型記憶セル列と、
前記記憶セル列の端部に位置する選択用トランジスタの主電極に電気的に結合された参照用キャパシタと、
前記選択用ＭＯＳトランジスタの主電極と前記参照用キャパシタの電極の接続部に電気的に結合されたゲート電極を有する読み出し用トランジスタと、
を少なくとも備えるメモリセルブロックを、複数個マトリックス状に配置したことを特徴とする半導体記憶装置。
【請求項１０】
前記選択用ＭＯＳトランジスタの主電極，前記参照用キャパシタの一方の電極，前記読み出し用トランジスタのゲート電極の３つの接続点であるストレージノードとビット線との間に制御用トランジスタをさらに備えることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記参照用キャパシタに読み出し電圧に相当する電圧を加えたときに得られる分極反転成分を含む電荷量が、前記記憶用キャパシタの読み出し電圧に相当する電圧を加えたときに得られる分極反転成分を含む電荷量の１／４以上４倍以内であることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１２】
前記記憶用キャパシタの誘電体膜が強誘電体膜であることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１３】
記憶用キャパシタの誘電体膜が常誘電体膜であり、動作電圧範囲内における記憶用キャパシタの最大容量値が最小容量値の２倍以上である非線形キャパシタであることを特徴とする請求項９に記載の半導体記憶装置
【請求項１４】
前記参照用キャパシタの誘電体膜が強誘電体膜であることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１５】
前記参照用キャパシタの誘電体膜が常誘電体膜であることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１６】
前記参照用キャパシタに読み出し電圧に相当する電圧を加えたときに得られる分極反転成分を含む電荷量が、前記記憶用キャパシタに読み出し電圧に相当する電圧を加えたときに得られる分極反転成分を含む電荷量の、１／４以上４倍以内であることを特徴とする請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ギガビット以上の超大容量の記憶が可能な半導体記憶装置に係り、特に強誘電体薄膜からなる薄膜キャパシタを具備した不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
半導体記憶装置の集積密度が高くなり、ギガビット以上の超大容量の記憶容量が必要になってくると、メモリセルはますます小さくなるため、従来の酸化膜を用いた蓄積キャパシタでは、容量が不足するようになってきている。そこで、近年、強誘電体薄膜を蓄積キャパシタ等に用いた記憶装置（以下において、「強誘電体メモリ」という）の研究・開発が盛んに行なわれており、既に一部では実用化されている。強誘電体メモリは不揮発性であり、電源を落とした後もメモリに記憶された内容が失われず、しかも膜厚を充分に薄く形成できた場合には自発分極の反転が速く、ＤＲＡＭ並みに高速の書き込みや読み出しが可能であるなどの特徴を有する。
【０００３】
現在、強誘電体薄膜の利用形態から大別して、以下に分類する第１および第２の２種類の強誘電体メモリが考えられている。
【０００４】
第１の強誘電体メモリは、強誘電体薄膜を強誘電体キャパシタとして用いたものであり、金属／強誘電体／金属接合からなる強誘電体キャパシタの、分極反転時の電荷を読み出す方式である。その長所としては、強誘電体キャパシタを別作りにするので作成プロセスが比較的容易であること、スタンバイ時には強誘電体キャパシタの両電極間を等電位にしているので分極保持が容易であること、最小加工寸法をＦとすると、ＤＲＡＭと同様の一セル一トランジスタ（１Ｔ／１Ｃ）型セルで８Ｆ２  ，ＮＡＮＤ型のセルや、１Ｔ／１Ｃ並列接続のセル（Chain FRAM）では４Ｆ２  という小さなメモリセル面積が可能であること、等が挙げられる。ここで、半導体記憶装置を構成しているパターンの最小ライン幅Ｌ、最小スペース幅Ｓとすると、最小加工寸法（２Ｆ）は両者の和（２Ｆ＝Ｌ＋Ｓ）に相当している。
【０００５】
第２の強誘電体メモリは、強誘電体薄膜を強誘電体ゲートトランジスタとして用いたものである。これは、ＭＯＳ−ＦＥＴのゲート酸化膜の代わりに、強誘電体薄膜をゲート絶縁膜として使用する構造であり、「ＭＦＳ（金属／強誘電体／半導体）−ＦＥＴ（Field Effect Transistor）」とも呼ばれている。この第２の強誘電体メモリは、強誘電体薄膜の分極電荷を補償するだけのキャリアが半導体表面に誘起されるため、キャパシタの分極方向によって反転層や蓄積層が形成され、トランジスタのスイッチング状態の保持が可能になる。
【０００６】
このデバイスの特に優れている点は、分極電荷を直接読み出すのではなく、ゲインセルとして増幅して読み出せるところにある。したがって、記憶保持に分極電荷量の絶対値が必要ではなく、分極密度さえ保持できれば最小寸法ｆによるスケーリングが可能である。ここで、「最小寸法ｆ」は、いわゆるフィーチュア・サイズ（Feature Size）ｆであり、一般に、Ｌ＝Ｓ＝ｆもしくは、Ｌ＝ｆ、Ｓ＝１．５ｆ等により与えられる。
【０００７】
【発明が解決しようとする課題】
上記の強誘電体薄膜を強誘電体キャパシタとして用いた第１の強誘電体メモリは、強誘電体キャパシタの残留分極量が、ある絶対量以上必要であり、最小寸法ｆによるスケーリングが困難な点が短所である。現状の強誘電体キャパシタを使用した読み出しは、キャパシタの反転電荷をビット線容量に導き、ビット線の電位差としてセンスを行なっている。微細化にともないキャパシタの面積や反転電荷量はＦ２で縮小するのに対し、ビット線容量はほとんど減少することが困難であるため、スケーリングの限界が存在するという問題点があった。
【０００８】
一方、上記のＭＦＳ−ＦＥＴを用いた第２の強誘電体メモリにも以下のような第１ないし第３の短所がある。まず第１の短所は、Ｓｉ上へ直接強誘電体薄膜を成膜するプロセスが困難な場合があることである。その理由は、酸化し易いＳｉ（シリコン）の上に、ＰＺＴ（チタン酸ジルコン酸鉛：ＰｂＺｒXＴｉ1-XＯ3）、ＳＢＴ（タンタル酸ストロンチウムビスマス：ＳｒＢｉ2Ｔａ2Ｏ9）、ＢＳＴＯ（チタン酸バリウム・ストロンチウム：ＢａXＳｒ1-XＴｉＯ3）などの酸化物強誘電体薄膜を直接形成しているため、良好な結晶性を維持しつつ成膜することは容易ではないからである。
【０００９】
また、強誘電体薄膜を成膜する際には、シリコン（Ｓｉ）との界面には多少なりともＳｉＯ2層が生成されるが、ＳｉＯ2 層が数ｎｍ程度に薄くても、その誘電率が強誘電体薄膜に比較すれば遙かに小さいために、ＭＳＦ−ＦＥＴのゲート電極への印加電圧のかなりの部分がＳｉＯ2 層に食われてしまい、動作電圧が高くなるという問題も含んでいるからである。
【００１０】
さらに、理想的なＳｉ／ＳｉＯ2 界面とは異なり、Ｓｉ／強誘電体界面に存在する界面準位、あるいはＳｉ中に拡散した強誘電体中の重金属の不純物準位などは、ＭＦＳ−ＦＥＴのチャネルのトラップとなり、キャリアの移動度を低下させると共に、ＭＦＳ−ＦＥＴの閾値電圧を界面準位密度、不純物準位密度に応じて変動させることも第１の短所の理由として考えられる。これらの問題点は、高集積化ＬＳＩとして非常に大きな課題となる。
【００１１】
第２の短所として、強誘電体薄膜に加わる反電界の問題があ。すなわち、強誘電体の分極により生じた電荷とＳｉ表面に誘起される電荷は理想的には等しいため、分極の方向により蓄積層および空乏層ないしは反転層が生成されることになるが、このときのＳｉの表面電位のシフト分が強誘電体薄膜に反電界として加わることになる。この反電界は分極を反転される方向に加わるため、ＭＦＳ−ＦＥＴの分極の安定的な保持に困難が生じる。
【００１２】
第３の短所として、メモリ−セルサイズが大きくなることが挙げられる。ＭＦＳ−ＦＥＴからなるメモリ−セルをマトリックス状に配置し、半導体記憶装置を構成する場合、一つのメモリ−セルには、通常情報を保持するためのＭＦＳ−ＦＥＴに加え、書き込み制御用トランジスタおよび読み出し制御用トランジスタが必要である。即ち、ＭＦＳ−ＦＥＴの場合は、一つのメモリ−セルは３つのトランジスタ（３Ｔ）で構成され、および１８Ｆ2以上のセル面積になり、上記の第１の強誘電体薄膜を強誘電体キャパシタとして用いた強誘電体メモリセルよりもメモリ−セルサイズが大きくなる。
【００１３】
上述してきたように、第１のメモリにおける強誘電体キャパシタ、あるいは第２のメモリにおけるＭＦＳ−ＦＥＴのいずれを使用しても一長一短があり、小さなメモリセル構成、スケーリング可能、強誘電体分極の安定な保持、プロセスの容易さ、といった高集積半導体メモリに必要な項目をすべて満たすことはできない。
【００１４】
上記問題点に鑑みて、本発明は小さなメモリセル構成が可能であり、さらに強誘電体分極の安定な保持が可能な強誘電体薄膜を使用した半導体記憶装置を提供することを目的とする。
【００１５】
また、上記の目的に加えて、ＭＦＳ−ＦＥＴの長所であるスケーリングが可能であるという特徴を併せ有すると共に、さらに高集積化が可能な強誘電体薄膜を使用した半導体記憶装置を提供することを他の目的としている。
【００１６】
本発明は、製造プロセスが容易である強誘電体薄膜を使用した半導体記憶装置を提供することをさらに他の目的としている。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の基本構成に係る半導体記憶装置は、第１の電極と、この第１の電極に対向して配置された第２の電極と、これらの第１および第２の電極に挟まれた強誘電体薄膜とを少なくとも備える記憶用キャパシタと；この記憶用キャパシタの第１の電極に接続された第３の電極と、この第３の電極に対向して配置された第４の電極と、これらの第３および第４の電極に挟まれた誘電体薄膜とを少なくとも備える参照用キャパシタと；記憶用キャパシタの第１の電極および参照用キャパシタの第３の電極に共に接続されたゲート電極を有する読み出し用トランジスタと；第１の電極、第３の電極、ゲート電極の３つの接続点であるストレージノードの電位を調整する制御用トランジスタと；を少なくとも具備するメモリセルを複数個マトリックス状に配置したことを特徴としている。すなわち、第１の基本構成に係る半導体記憶装置は、記憶用キャパシタ、参照用キャパシタおよび読み出し用トランジスタ、制御用トランジスタを少なくとも具備したメモリセルを、複数個マトリックス状に配置したでものである。
【００１８】
本発明では、以下の説明において、記憶用キャパシタの第１の電極、参照用キャパシタの第３の電極、および読み出し用トランジスタのゲート電極のすべての接続点となるノードを「ストレージノード」と呼ぶ。本発明の第１の基本構成において、記憶用キャパシタと参照用キャパシタとの直列回路の両端に、外部電圧ＶAを加えたとき、このストレージノードの電位ＶGは、記憶用キャパシタと参照用キャパシタの分極−電圧曲線（Ｐ−Ｖ曲線）の交点で示される。強誘電体薄膜を有する記憶用キャパシタは、強誘電ヒステリシス曲線を持つので、読み出し動作前に、予め、“１”あるいは“０”の記憶に相当する分極状態にしておくことができる。この、予め設定した分極状態に応じて、記憶用キャパシタのＰ−Ｖ曲線が異なり、したがって、Ｐ−Ｖ曲線の交点で示されるＶGは異なる２値をとることができる。この異なるＶGにより読み出し用トランジスタをオン／オフ制御すれば読み出し信号線に“１”あるいは“０”の記憶状態に対応した信号を出力することができる。
【００１９】
本発明の第１の基本構成においては、記憶用キャパシタの第１および第２の電極間に制御用トランジスタを接続することが好ましい。すなわち、記憶用キャパシタと並列に制御用トランジスタを設置することにより、ストレージノードのフローティング／ショート状態を、読み書き時とスタンバイ時で迅速に切り替えて動作速度を速くすることができる。また、読み出し時には、まず記憶用キャパシタを制御用トランジスタで短絡し、参照用キャパシタのみに電圧を加えてプリチャージを行ない、次に制御用トランジスタを遮断状態にし、記憶用キャパシタの第１および第２の電極間に低電圧の逆電位を加えて、分極状態を反転するプリチャージ併用読み出し方式が可能になる。本発明では、以下の説明において、記憶用キャパシタと、この記憶用キャパシタに並列接続された制御用トランジスタからなるユニットを「記憶セル」と呼ぶ。
【００２０】
また、本発明の第１の基本構成において、参照用キャパシタの第３および第４の電極間に制御用トランジスタを接続することが好ましい。参照用キャパシタと並列に制御用トランジスタを設置することにより、ストレージノードのフローティング／ショート状態を、読み書き時とスタンバイ時で迅速に切り替えて動作速度を速くすることができる。また、書き込み時には参照用キャパシタの第３および第４の電極間を制御用トランジスタで短絡して（パスして）記憶用キャパシタのみに電圧を加えることにより、低電圧書き込みが可能になる。本発明では、以下の説明において、参照用キャパシタと、この参照用キャパシタに並列接続された制御用トランジスタからなるユニットを「参照セル」と呼ぶことにする。
【００２１】
さらに、本発明の第１の基本構成において、記憶用キャパシタの第１および第２の電極間に接続された第１の制御用トランジスタと、参照用キャパシタの第３および第４の電極間に接続された第２の制御用トランジスタを具備することが好ましい。読み出し時には、まず第１の制御用トランジスタを導通状態とし、記憶用キャパシタを短絡し、第２の制御用トランジスタを遮断状態とし、参照用キャパシタのみに電圧を加えてプリチャージを行なう。一方、書き込み時には、第２の制御用トランジスタを導通状態とし、参照用キャパシタの第３および第４の電極間を第２の制御用トランジスタにより短絡させて（パスして）、第１の制御用トランジスタを遮断状態とし、記憶用キャパシタのみに電圧を加えることにより、低電圧書き込みが可能になる。また、第１および第２の制御用トランジスタを設置することにより、ストレージノードのフローティング／ショート状態を、読み書き時とスタンバイ時で迅速に切り替えて動作速度を速くすることができる。
【００２２】
本発明の第１の基本構成によれば、プロセスの容易さ、小さなメモリセル構成でかつスケーリング可能な高集積密度半導体記憶装置を提供することが可能になる。特に、微細化に対しては、記憶用キャパシタ、参照用キャパシタ、制御用トランジスタ（第１／第２の制御用トランジスタ）および読み出し用トランジスタのゲートキャパシタの全てが比例縮小するので、ＭＦＳ−ＦＥＴと同様に完全なスケーリングが可能になる。
【００２３】
本発明の第２の基本構成は、第１の電極と、この第１の電極に対向して配置された第２の電極と、これらの第１および第２の電極に挟まれた強誘電体薄膜とを少なくとも具備した記憶用キャパシタと、第１および第２の電極間に接続された制御用トランジスタとからなる記憶セルが複数個直列接続された記憶セル列（記憶セルチェーン）と；この記憶セル列（記憶セルチェーン）の端部に位置する記憶用キャパシタの第１の電極に電気的に接合した第３の電極と、この第３の電極に対応して配置された第４の電極と、これら第３および第４の電極に挟まれた誘電体薄膜とを少なくとも具備した参照用キャパシタと；第１および第３の電極に電気的に接合したゲート電極を有する読み出し用トランジスタと；を少なくとも具備したメモリセルブロックを複数個マトリックス状に配置したことを特徴としている。ここで、「電気的に結合した」とは直接的な接続以外に、短絡状態になった記憶用キャパシタや記憶セル列（記憶セルチェーン）等が間に存在する状態の回路構成を許容する意である。本発明の第２の基本構成における記憶セル列（記憶セルチェーン）をランダムにアクセスするためには、ブロック選択トランジスタを各記憶セル列に接続すればよい。
【００２４】
本発明の第２の基本構成において記憶セル列がｎ個の記憶セルの直列接続からなるとすれば、このｎ個の記憶セル、ブロック選択トランジスタ、読み出しトランジスタ、および参照用キャパシタ等を含んだ１個のブロックの面積を考慮すれば、メモリセルユニットは最小４Ｆ2のサイズとなるので、メモリセル１個当りの寸法を（４＋２０／ｎ）Ｆ2ないし（４＋１４／ｎ）Ｆ2程度にすることが可能となり、高集積密度化が可能となる。さらに、本発明の第２の特徴によれば、製造プロセスが容易で、かつパターン寸法のスケーリングが可能な高集積密度半導体記憶装置を提供することができる。特に、微細化に対しては、記憶用キャパシタ、参照用キャパシタ、制御用トランジスタおよび読み出し用トランジスタのゲートキャパシタの全てが比例縮小するので、ＭＦＳ−ＦＥＴと同様の完全なスケーリングが可能になる。記憶セル列内の特定の記憶用キャパシタを選択するためには、他の記憶用キャパシタに並列接続されて制御用トランジスタを導通状態とし、対象とした特定の記憶用キャパシタに並列接続されている制御用トランジスタのみを遮断状態とすればよい。この場合、記憶セル列内の参照用キャパシタから遠い記憶用キャパシタを選択すると、参照用キャパシタと選択した記憶用キャパシタの間に存在する記憶セルの制御用トランジスタの寄生容量が、参照用キャパシタの容量に足し合わさるため、記憶情報の読み出し動作に影響する場合が考えられる。この場合には各位置の記憶セルの容量を、参照用キャパシタの容量と制御用トランジスタの寄生容量の和に対して、なるべく１：１に近くなるように調節することにより解決することができる。具体的には、参照用キャパシタに近い記憶セルの記憶用キャパシタの残留分極量より、参照用キャパシタより遠い場所の記憶セルの記憶用キャパシタの残留分極量を徐々に大きくすればよい。
【００２５】
本発明の第２の基本構成において、記憶用キャパシタに並列接続されている制御用トランジスタを「第１の制御用トランジスタ」と呼ぶこととして、さらに参照用キャパシタの第３および第４の電極間に第２の制御用トランジスタを接続することが好ましい。参照用キャパシタと並列に第２の制御用トランジスタを設置した参照セルを構成することにより、ストレージノードのフローティング／ショート状態を、読み書き時とスタンバイ時で迅速に切り替えて動作速度を速くすることができる。また、書き込み時には参照用キャパシタの第３および第４の電極間を第２の制御用トランジスタで短絡して（パスして）記憶用キャパシタのみに電圧を加えることにより、低電圧書き込みが可能になる。
【００２６】
なお、本発明の第１および第２の基本構成に共通した事項であるが、参照用キャパシタに読み出し電圧に相当する電圧を加えたときに得られる分極反転成分を含む電荷量が、記憶用キャパシタに読み出し電圧に相当する電圧を加えたときに得られる分極反転成分を含む電荷量の、１／４以上４倍以内であることが好ましい。特に、記憶用強誘電体キャパシタと参照用キャパシタの実効的な容量をほぼ等しくすることで、強誘電体キャパシタの反転電圧をＶCとすると、約２ＶGの動作電圧で強誘電体キャパシタを反転させることができる。またこれと共に、当初の強誘電体キャパシタの分極状態に応じて、ストレージノードにＶG程度の電圧差異を発生させることができるので、ストレージノードの電位によって読み出しトランジスタを直接スイッチングすることが可能になる。
【００２７】
さらに、本発明の第１および第２の基本構成のいずれにも同様であるが、参照用キャパシタの誘電体薄膜は常誘電体薄膜でも強誘電体薄膜であっても構わない。参照用キャパシタを強誘電体薄膜で構成すれば、記憶用キャパシタと参照用キャパシタを同一のプロセスで同時に作成可能になり、プロセスの簡略化と製造歩留まりの向上を図ることができ、非常に大きなメリットがある。
【００２８】
本発明の第１および第２の基本構成に係る半導体記憶装置を既存のＤＲＡＭやＦｅＲＡＭと比較すると以下のような長所が列挙できる。即ち、
（１）メモリセルユニットは最小４Ｆ2のサイズであり、
（２）蓄積電荷の絶対値が不要であり面積縮小に対するスケーリングが可能であり、
（３）スタンバイ時には強誘電体キャパシタを等電位に保持できるので安定であり、
（４）キャパシタのリークやトランジスタの接合リークに対して敏感でなく、このためセル分離も容易となり、
（５）ランダム・アクセスが可能となり、
（６）ＤＲＡＭと同程度の動作速度を確保でき、
（７）クロスポイントのセルだけの読み出し／書き込み（Ｒ／Ｗ）であるため、低消費電力であり、
（８）読み出しがバスレベルであるため、ノイズに対して敏感でなくなり、
（９）ビット線モードのソフトエラーに対してもスケーリング則が当てはまり、ソフトエラーが問題とはならず、
（10）読み出しアンプをブロック内に有するために、ビット線毎のセンスアンプは不要である、
等が挙げられる。また、敢えて短所を挙げるなら、破壊読出しであるための強誘電体キャパシタの疲労劣化が懸念されるが、最近エピタキシャル成長したＢＳＴＯ強誘電体キャパシタが開発され、この疲労劣化が問題はなくなっている。
【００２９】
次に、本発明の第３の基本構成に係る半導体装置は、直列接続された複数の選択用ＭＯＳトランジスタと、これら選択用トランジスタの共通主電極毎に接続された蓄積電極に対向するプレート電極に挟まれた誘電体薄膜よりなる記憶用キャパシタとからなるＮＡＮＤ型記憶セル列と、前記記憶セル列の端部に位置する選択用トランジスタの主電極に電気的に結合した参照用キャパシタと、前記選択用トランジスタの主電極と参照用キャパシタの接続部に電気的に結合したゲート電極を有する読み出し用トランジスタとを少なくとも具備したメモリセルブロックを、複数個マトリックス状に配置したことを特徴とする。
【００３０】
この第３の基本構成の主眼は、誘電体キャパシタを使用したＮＡＮＤ型の記憶セル列と、参照用キャパシタを直列に接続し、両者の接続点であるストレージノードの電位を読み出し用トランジスタのゲート電極に加えることにより記憶セルブロック毎の読み出しを行なうところにある。すなわち、ＮＡＮＤセル列中のトランジスタにより選択された１個の記憶用キャパシタと参照用キャパシタとの直列回路の両端に、外部電圧ＶAを加えたときに、このストレージノードＮＳの電位ＶGは、記憶用キャパシタと参照用キャパシタの分極−電圧曲線（Ｐ−Ｖ曲線）の交点で示される。
【００３１】
第３基本構成において、強誘電体薄膜を有する記憶用キャパシタは、強誘電ヒステリシス曲線を持つので、読み出し動作前に予め“１”あるいは“０”の記憶に相当する分極状態にしておくことができる。この予め設定した分極状態に応じて記憶用キャパシタのＰ−Ｖ曲線が異なり、従ってＰ−Ｖ曲線の交点で示されるＶGは異なる２値をとることができる。この異なるＶGにより読み出し用トランジスタをオン／オフ制御すれば読み出し信号線に“１”あるいは“０”の記憶状態に対応した信号を出力することができる。
【００３２】
一方、常誘電体薄膜を有する記憶用キャパシタでは、“１”あるいは“０”の記憶に相当する電荷を記憶用キャパシタに蓄積して選択用トランジスタをオフにすることにより、リフレッシュサイクル内で記憶状態を保持することができる。読み出し時に選択用トランジスタをオンにして、記憶用キャパシタと参照用キャパシタを接続すれば、予め蓄積した記憶用キャパシタの電荷量に応じてストレージノードＮＳの電圧ＶGは異なる２値をとることができる。この異なるＶGにより読み出し用トランジスタをオン／オフ制御すれば読み出し信号線に“１”あるいは“０”の記憶状態に対応した信号を出力することができる。
【００３３】
前述したようにＮＡＮＤ型メモリセルは、最小４Ｆ2の面積が可能であるが、従来の回路ではメモリセル内の誘電体キャパシタの蓄積電荷をビット線容量で読み出してセンスアンプで判定するため、ビット線容量に対して所定の割合の蓄積電荷容量が必要となり、このため微細化が困難であった。これに対して、本発明の第３の基本構成に係る半導体装置によれば、記憶用キャパシタの蓄積電荷を参照用キャパシタの容量で読み出し、ブロック内の読み出し用トランジスタで判定している。このため、記憶用キャパシタ、参照用キャパシタ、トランジスタのゲートキャパシタの全てを比例縮小することができるので、ＭＦＳ−ＦＥＴと同様に面積に対して完全なスケーリングが可能になり、ギガビットクラスにまで高集積化された半導体記憶装置を実現することができる。
【００３４】
また、多数の記憶セルからなるＮＡＮＤ型メモリセルブロックに対して、１個の参照用キャパシタおよび１個の読み出し用トランジスタを付加すれば済むため全体としても４Ｆ2に近い小さなメモリセル面積が可能となる。
【００３５】
本発明の第３の基本構成に係る半導体記憶装置を既存のＤＲＡＭやＦｅＲＡＭと比較すると以下のような長所が列挙できる。即ち、
（１）メモリセルユニットは最小４Ｆ2のサイズであり、
（２）蓄積電荷の絶対値が不要であるため、面積縮小に対するスケーリングが可能となり、
（３）スタンバイ時には強誘電体キャパシタを等電位に保持できるので安定となり、
（４）強誘電体キャパシタを記憶用キャパシタに使用すれば、記憶保持がキャパシタのリークや、トランジスタの接合リークに対して敏感でなくなり、セル分離も容易となり、
（５）ＤＲＡＭと同程度の動作速度を確保でき、
（６）ビット線への読み出しがバスレベルであるため、ノイズに対しても敏感でなくなり、
（７）ソフトエラーに対してもスケーリング則が当てはまり、不敏感となり、
（８）読み出しアンプをブロック内に有するために、ビット線毎のセンスアンプが不要となり、
（９）記憶用キャパシタの片方が共通にプレート電極に接続されているため、セル構造やプロセスが容易である、
等である。
【００３６】
また、敢えて短所を挙げるなら、ＮＡＮＤ構造であるために１ビット毎のランダムアクセスができず、ブロック単位のＲ／Ｗであることである。また、破壊読み出しであるため強誘電体キャパシタの疲労劣化が懸念されるが、最近エピタキシャル成長したＢＳＴＯ強誘電体キャパシタが開発されており、第１および第２の基本構成に係る半導体記憶装置と同様に、このような疲労劣化の問題はかなり軽減されてきている。
【００３７】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置の好適な実施形態について、添付図面を参照しながら詳細に説明する。具体的な実施形態を説明する前に、図１ないし図１５を用いて、本発明の基本的な動作をさらに詳細に説明する。
【００３８】
図１に示す等価回路図において、半導体記憶装置は、第１の電極、この第１の電極に対向して配置された第２の電極、およびこれらの第１、第２の電極に挟まれた強誘電体薄膜とを少なくとも具備した記憶用キャパシタＣMと、記憶用キャパシタＣMの第１の電極に接続された第３の電極、この第３の電極に対向して配置された第４の電極、およびこれらの第３、第４の電極に挟まれた誘電体薄膜とを少なくとも具備した参照用キャパシタＣREFと、記憶用キャパシタＣMの第１の電極および参照用キャパシタＣREFの第３の電極に接続されたゲート電極を有する読み出し用トランジスタＱREADと、記憶用キャパシタＣMの第１の電極と参照用キャパシタＣREFの第３の電極との接続点にソースまたはドレインが接続された制御用トランジスタＱＣと、を少なくとも具備したメモリセルである。
【００３９】
図２（ａ）（ｂ）は、図１に示した記憶用キャパシタＣMと、常誘電体薄膜を用いた参照用キャパシタＣREFとを直列に接続したセルのＡ−Ｂ端子間に、外部電圧を印加したときの記憶“１”の読み出し動作と、記憶“０”読み出し動作の動作線図を示す。ここで、図２（ａ）および（ｂ）に示す分極−電圧曲線（Ｐ−Ｖ曲線）は、横軸に電圧（Ｖ）が、縦軸に誘電分極（Ｐ）が示される。記憶用キャパシタとしての強誘電体キャパシタＣMの反転電圧をＶC、外部印加電圧をＶA、両キャパシタの接続点であるストレージノードＮＳの電位をＶGとする。強誘電体キャパシタＣMのＰ−Ｖ曲線は、図２（ａ）（ｂ）に示すような強誘電ヒステリシス曲線を有することになる。図２（ａ）は、強誘電体キャパシタＣMが、読み出し動作前に予め、“１”の記憶に相当する分極状態にしてある場合で、図２（ｂ）は、強誘電体キャパシタＣMが、“０”の記憶に相当する分極状態にしてある場合を示す。常誘電体薄膜を用いた参照用キャパシタＣREFは容量に相当する傾きを持つ直線で表される。
【００４０】
セルのＡ−Ｂ端子間に外部電圧ＶＡを加えたとき、ストレージノードＮＳの電位ＶGは、記憶用キャパシタと参照用キャパシタのＰ−Ｖ曲線の交点で示される。図２（ａ）および図２（ｂ）から分かるように、Ｐ−Ｖ曲線が異なるので、予め、“１”の記憶に相当する分極状態にしてある場合のストレージノードの電位ＶG1と“０”の記憶に相当する分極状態にされている場合のストレージノードの電位ＶG0とは異なる。
【００４１】
記憶用キャパシタＣMを反転させるための電圧ＶAは、参照用キャパシタＣREFの容量が大きい（図２（ａ）および図２（ｂ）でいうと傾きが大きい）ほど低くなるため、参照用キャパシタＣREFの容量は大きい方が望ましい。一方、ＶAを加えたときにＶGで読み出される電圧の記憶状態による差△ＶG＝ＶG1−ＶG0は、逆に参照用キャパシタＣREFの容量が小さいほど大きくなる。この点では参照用キャパシタの容量は小さい方が望ましい。したがって、反転電圧と読み出し電圧の双方を勘案すると、記憶用キャパシタＣMと参照用キャパシタＣREFの実質的な容量が同程度、すなわち記憶用キャパシタＣMに反転電圧を加えたときに得られる反転分極電荷と、反転電圧と同じ電圧を参照用キャパシタＣREFに加えたときに得られる電荷が、ほぼ同程度であることが望ましい。より広くは、実質的な容量の比は、１／４以上４倍以内程度が許容される。
【００４２】
記憶用キャパシタＣMと参照用キャパシタＣREFの容量比が１：１のとき、ＶAはＶGの２倍程度となり、また記憶状態によるＶGの差△ＶGは、ほぼＶCと同程度になる。したがって、反転電圧１Ｖの記憶用キャパシタＣMを使用すれば、ＶAは２Ｖ程度となり、△ＶGとして１Ｖ程度の差異が得られることになる。
【００４３】
次に、ストレージノードＮＳには読み出し用トランジスタＱREADのゲート電極を接続し、ＶＧの差△ＶＧによる記憶状態の判別を行なう。このときに読み出し用トランジスタＱREADのゲート容量が記憶用キャパシタＣMや参照用キャパシタＣREFに並列に接続されることになるが、記憶用キャパシタＣMとして残留分極が１０μＣ／ｃｍ２程度以上の通常の強誘電体キャパシタを使用すれば、同じ面積の読み出し用トランジスタＱREADのゲート容量は１／１０以下であるから、ストレージノードＮＳの電位にほとんど変化を与えない。また、前述の例では、ＶGの差△ＶGとして１Ｖ程度得られるので、読み出し用トランジスタＱREADとして用いるＭＯＳトランジスタの閾値である７００ｍＶ程度より大きくなり、直接、ゲート電圧によるＭＯＳトランジスタＱREADのオン／オフの制御による読み出しが可能になる。
【００４４】
また、記憶用キャパシタＣMの強誘電ヒステリシス曲線の角型比が良い場合は参照用キャパシタＣREFに読み出された電荷を再利用することにより、読み出し動作に引き続き再書き込みをすることができる。すなわち、図３に示すように、読み出し電圧ＶRとは逆方向に適当な再書き込み電圧ＶWを加えることにより、記憶用キャパシタＣMの分極を、ほぼ読み出し動作前の状態に戻すことができる。
【００４５】
図３（ａ）は、強誘電体キャパシタＣMが、読み出し動作前に予め“１”の記憶に相当する分極状態にしてあった場合を示し、図３（ｂ）は、強誘電体キャパシタＣMが、“０”の記憶に相当する分極状態にしてあった場合を示す。なお、図３（ａ）および図３（ｂ）のような連続再書き込みを行なわない場合には、図７（ａ）に示すように、参照用キャパシタＣREFに制御トランジスタを並列接続し、この制御トランジスタを導通状態（オン状態）にして、参照用キャパシタＣREFを短絡し、直接記憶用キャパシタＣMのみに電圧を加えて書き込みをすることができる。
【００４６】
また、参照用キャパシタＣREFを構成する誘電体薄膜は、図１に示すような常誘電体薄膜の場合に限られず、図４に示すような強誘電体薄膜であっても構わない。参照用キャパシタＣREFとして強誘電体を使用し、図４に示す回路図においてＡ−Ｂ端子間に直接電圧を加えて記憶を読み出す方法についてまず説明する。参照用キャパシタとして強誘電体キャパシタを使用した場合には、読み出す前に参照用キャパシタを一方向に分極する必要がある。図４に示す回路図において、制御用トランジスタをオンにし、Ｂ−Ｃ端子間に負の電圧を加えて参照用キャパシタを一方向に分極させる。次に、制御用トランジスタをオフにし、Ａ−Ｂ端子間に記憶用キャパシタと参照用キャパシタに直列に負の読み出し電圧ＶAを加える。
【００４７】
図５（ａ）は、記憶用キャパシタＣMが図中の“１”の状態に書き込まれた場合の、読み出し動作における動作線図を示す。端子Ｂに負の読み出し電圧ＶAを加えたときに、ストレージノードＮＳの電位ＶGは、記憶用キャパシタのＰ−Ｖ曲線と、参照用キャパシタのＰ−Ｖ直線との交点で示され、そのときの電位はＶG1となる。記憶用キャパシタが反対方向に分極している場合、すなわち“０”の状態に書き込まれた場合の、読み出し動作における動作線図を図５（ｂ）に示す。全く同様の解析から、ストレージノードの電位ＶG０とが求まる。このように、記憶用キャパシタの反転電圧と参照用キャパシタの和にほぼ相当する読み出し電圧ＶAを加えることで、常誘電体薄膜を参照用キャパシタに使用したときと同様に、記憶状態によりストレージノードで充分な電圧の差ＶG1−ＶG0を得ることができる。
【００４８】
次に、参照用キャパシタＣREFとして強誘電体薄膜を使用した場合のプリチャージモードによる読み出しについて説明する。図４に示す回路図において、制御用トランジスタをオンにし、端子ＡおよびＣを等電位に保ったまま端子Ｂに正の電圧Ｖpreｅを加えて参照用キャパシタを反転させるとともにプリチャージ動作を行なう。次に、制御用トランジスタをオフにし、プリチャージ電圧を０にして端子Ｂを端子ＡおよびＣと等電位に戻す。このときの動作線図を図６（ａ）および図６（ｂ）に示す。強誘電体キャパシタの場合は、分極反転後の誘電率は小さいので、プリチャージによって蓄える電荷は小さく、このプリチャージ電荷のみによって記憶用キャパシタを分極反転させることはできない。しかしながら、記憶用キャパシタの分極方向によりＰ−Ｖ曲線が異なるために、ストレージノードの電位差ＶG1−ＶG0を同様に得ることができる。この読み出し方法は、強誘電体キャパシタを使用しながら、強誘電体キャパシタを反転せずに読み出せるという利点も有する。
【００４９】
なお、記憶用キャパシタＣMとして、ＰＺＴ系、ＳＢＴ系（特に、ビスマス（Ｂｉ）を主成分とするＳｒＢｉ２Ｔａ２Ｏ9）、Ｂａリッチ組成のエピタキシャルＢＳＴＯ系の強誘電体薄膜からなる薄膜キャパシタを使用することが可能である。この内、特に安定性や膜厚などの点でエピタキシャルＢＳＴＯ系のキャパシタが優れている。また、参照用キャパシタＣREFとして、酸化シリコン（ＳｉＯ2）、酸化タンタル（Ｔａ２Ｏ5）、Ｓｒリッチ組成のＢＳＴＯを使用した常誘電体キャパシタや、上述の強誘電体キャパシタを使用することができる。
【００５０】
図７（ａ）ないし図７（ｂ）は、本発明の基本的な構成を説明するための回路図である。図７（ａ）は、参照用キャパシタＣREFの第３および第４の電極間に制御用トランジスタを接続した場合の回路図である。参照用キャパシタＣREFと並列に制御用トランジスタを設置することにより、ストレージノードＮＳのフローティング／ショート状態を、読み書き時とスタンバイ時で迅速に切り替えて動作速度を速くすることができる。また、書き込み時には参照用キャパシタＣREFの第３および第４の電極間を制御用トランジスタで短絡して（パスして）記憶用キャパシタＣMのみに電圧を加えることにより、低電圧書き込みが可能になる。
【００５１】
また、図７（ｂ）は、前述したように記憶用キャパシタＣMの第１および第２の電極間に制御用トランジスタを接続した場合を示す。記憶用キャパシタＣMと並列に制御用トランジスタを設置することにより、ストレージノードのフローティング／ショート状態を、読み書き時とスタンバイ時で迅速に切り替えて動作速度を速くすることができる。また、読み出し時には、まず記憶用キャパシタＣMを制御用トランジスタで短絡し、参照用キャパシタＣREFのみに電圧を加えてプリチャージを行ない、次に制御用トランジスタを遮断状態にし、記憶用キャパシタＣMの第１および第２の電極間に低電圧の逆電位を加えて、分極状態を反転するプリチャージ併用読み出し方式が可能になる。
【００５２】
そして、図７（ｃ）は、記憶用キャパシタＣMの第１および第２の電極間に接続された第１の制御用トランジスタと、参照用キャパシタＣREFの第３および第４の電極間に接続された第２の制御用トランジスタを具備した場合の回路図である。読み出し時には、まず第１の制御用トランジスタを導通状態とし、記憶用キャパシタＣMを短絡し、第２の制御用トランジスタを遮断状態とし、参照用キャパシタＣREFのみに電圧を加えてプリチャージを行なう。一方、書き込み時には、第２の制御用トランジスタを導通状態とし、参照用キャパシタＣREFの第３および第４の電極間を第２の制御用トランジスタで短絡する（パスする）。そして、第１の制御用トランジスタを遮断状態とし、記憶用キャパシタＣMのみに電圧を加えることにより、低電圧書き込みが可能になる。また、第１および第２の制御用トランジスタを設置することにより、ストレージノードＮＳのフローティング／ショート状態を、読み書き時とスタンバイ時で迅速に切り替えて動作速度を速くすることができる。
【００５３】
図８（ａ）および図８（ｂ）は、本発明の半導体記憶装置をより高集積化するための具体的な構成をそれぞれ示す回路図である。図８（ａ）に示される記憶装置は、第１の電極、この第１の電極に対向して配置された第２の電極、およびこれらの第１、第２の電極に挟まれた強誘電体薄膜とを少なくとも具備した複数の記憶用キャパシタＣM0，ＣM1，ＣM2，ＣM3，…と、各記憶用キャパシタＣM0，ＣM1，ＣM2，ＣM3，…のそれぞれの第１および第２の電極間に接続された制御用トランジスタＱＣとからなる複数の記憶セルが直列接続された記憶セル列（記憶セルチェーン）と；この記憶セル列（記憶セルチェーン）の端部に位置する記憶用キャパシタＣM0の第１の電極に電気的に結合した第３の電極、この第３の電極に対向して配置された第４の電極、およびこれらの第３、第４の電極に挟まれた誘電体薄膜とを少なくとも具備した参照用キャパシタＣREFと；第１および第３の電極に電気的に結合したゲート電極を有する読み出し用トランジスタＱREADとを少なくとも具備したメモリセルブロックを示す。
【００５４】
そして、本発明の半導体記憶装置は、このメモリセルブロックを複数個マトリックス状に配置している。記憶セル列がｎ個の記憶セルの直列接続からなるとすれば、記憶セル列（記憶セルチェーン）の他方の端部に位置する記憶用キャパシタＣMn-1の第２の電極には、選択トランジスタ（ブロック選択トランジスタ）ＱＳが接続されている。このｎ個の記憶セル、ブロック選択トランジスタＱＳ、読み出しトランジスタＱREAD、および参照用キャパシタＣREF等を含んだ１個のブロックの面積を考慮すれば、メモリセルユニットは最小４Ｆ2のサイズとなるので、メモリセル１個当りの寸法を（４＋２０／ｎ）Ｆ2ないし（４＋１４／ｎ）Ｆ2程度にすることが可能となり、高集積密度化が可能となる。記憶セル列内の特定の記憶用キャパシタＣMyを選択するためには、他の記憶用キャパシタに並列接続されている制御用トランジスタ（ｎＭＯＳＦＥＴ）のワード線ＷＬをハイレベルとして導通状態とし、対象とした特定の記憶用キャパシタに並列接続されている制御用トランジスタ（ｎＭＯＳＦＥＴ）のワード線ＷＬｙのみをローレベルとし、その制御用トランジスタ（ｎＭＯＳＦＥＴ）のみを遮断状態とすればよい。
【００５５】
また、図８（ｂ）に示すように、記憶用キャパシタＣM0，ＣM1，ＣM2，ＣM3，…に並列接続されている制御用トランジスタＱＣを第１の制御用トランジスタとして、さらに参照用キャパシタＣREFの第３および第４の電極間に第２の制御用トランジスタＱＣ２を接続した場合を示す。参照用キャパシタＣREFと並列に第２の制御用トランジスタＱＣ２を設置することにより、ストレージノードＮＳのフローティング／ショート状態を、読み書き時とスタンバイ時で迅速に切り替えて動作速度を速くすることができる。また、書き込み時には参照用キャパシタＣREFの第３および第４の電極間を第２の制御用トランジスタＱＣ２で短絡して（パスして）特定の記憶用キャパシタＣMyのみに電圧を加えることにより、低電圧での書き込みが可能になる。
【００５６】
図９（ａ）および図９（ｂ）は、図８（ａ）および図８（ｂ）の参照用キャパシタＣREFをそれぞれ強誘電体薄膜で構成した場合の回路図である。すなわち、図９（ｂ）は、参照用キャパシタＣREFと並列に第２の制御用トランジスタＱＣ２を設置して参照セルを構成した場合で、図９（ａ）は、参照用キャパシタＣREFに対して並列に第２の制御用トランジスタＱＣ２を有しない場合である。参照用キャパシタＣREFを強誘電体薄膜で構成すれば、記憶用キャパシタＣM0，ＣM1，ＣM2，ＣM3，…と参照用キャパシタＣREFとを同一のプロセスで同時に作成することが可能になり、プロセスの簡略化と製造歩留まりの向上が図られ、非常に大きなメリットがある。
【００５７】
図１０は、本発明の半導体記憶装置をより高集積化するための回路図であり、記憶用キャパシタとして強誘電体キャパシタを使用した例である。すなわち、直列接続された複数の選択用ＭＯＳトランジスタＱM0−ＱMN（図中にはＱM0−ＱM2のみ示す）と、これら選択用トランジスタの共通主電極毎に接続された蓄積電極と対向するプレート電極とに挟まれた強誘電体薄膜からなる記憶用キャパシタＣM0−ＣMN（同様に、図中にはＣM0−ＣM2のみ示す）とからなるＮＡＮＤ型記憶セル列と、前記記憶セル列の端部に位置する前記選択用トランジスタＱM0の主電極に電気的に結合した参照用キャパシタＣREFと、前記選択用トランジスタの主電極と参照用キャパシタの電極の接続部であるストレートノードＮＳに電気的に結合したゲート電極を有する読み出し用トランジスタＱREADとを少なくとも具備したメモリセルブロックを有する。
【００５８】
なお、本例においては、参照用キャパシタのストレージノードに接続した電極に対向して設置された他方の電極はプレート電極ＰＥに接続され、ストレージノードＮＳは、Ｒ／Ｗ制御用トランジスタＱR/Wを介してビット線ＢＬに接続されている。
【００５９】
今、記憶セル列の第１番目のキャパシタＣM0の読み出し動作を説明する。トランジスタＱR/Wをオンにし、ＱM0およびＱM1をオフにし、ビット線ＢＬにより参照用キャパシタＣREFにプリチャージ電圧ＶPを印加してプリチャージを行なう。次に、トランジスタＱR/WをオフにしてトランジスタＱM0をオンにし、読み出し動作を行なう。
【００６０】
ＮＡＮＤ型メモリセル列の第１番目のキャパシタＣM0のメモリ内容を読み出した後は、同じシークエンスを繰り返すことによって、順にキャパシタＣM1，ＣM2，…ＣMk，…ＣMNのメモリ内容を読み出すことができる。すなわち、キャパシタＣMkのメモリ内容を読み出す場合は、トランジスタＱR/WおよびＱM0からＱMk-1までをすべてオンにし、トランジタ、ＱMkをオフにし、ビット線ＢＬにより参照用キャパシタＣREFおよび記憶用キャパシタＣM0からＣMk-1にプリチャージ電圧ＶPを印加してプリチャージを行なう。次に、トランジスタＱR/Wをオフにし、トランジスタＱM0をオフにして読み出し動作を行なう。
【００６１】
このときに、ＮＡＮＤ型セル列の特性として、キャパシタＣMkのメモリ内容を読み出す場合は、既に読み出された手順のＣM0からＣMk-1までのキャパシタの常誘電成分の容量が寄生容量として加わることが問題点としてあげられる。この寄生容量が多くなりすぎると読み出し動作に支障をきたすため、多数の記憶セルを有するＮＡＮＤセル列を利用するためには、できるだけ寄生容量を減らす必要がある。すなわち、記憶用強誘電体キャパシタの角型比を上げて常誘電成分を減らすことが有効である。
【００６２】
一方、書き込みにおいては、ＮＡＮＤ型メモリセル列を持つメモリ共通に、ビット線から最も遠いキャパシタから順番に書き込んでいく。キャパシタＣMkに書込みを行なう場合には、トランジスタＱR/WおよびＱM0からＱMkまでをすべてオンに、ＱMk+1をオフにし、プレート電極に対してビット線ＢＬにより書込み電圧ＶAを印加して、メモリ用強誘電体キャパシタに抗電圧以上の電圧を印加することにより書込みを行なう。
【００６３】
本発明によれば、記憶セル列、参照用キャパシタおよび読み出し用トランジスタからなる基本回路構成に、さまざまな回路構成を付加することが可能である。図１５（ａ）ないし図１５（ｄ）はその幾つかの例を示している。
【００６４】
図１５（ａ）に示す回路においては、
（１）参照用キャパシタＣREFのストレージノードＮＳと接続した電極と対向して設置された他方の電極のプレート電極ＰＥに接続し、Ｒ／Ｗ制御用トランジスタＱR/WをストレージノードＮＳとビット線ＢＬとの間に設置した。
【００６５】
この回路においてはプリチャージによる読み出し動作のみが可能であるが、書き込み動作においては、記憶用キャパシタに対して書き込み電圧を直接印加することが可能になる。
【００６６】
図１５（ｂ）に示す回路においては、
（２）参照用キャパシタＣREFのストレージノードＮＳと接続した電極と対向して設置された他方の電極を第２の駆動線ＤＬ（ドライブ線と呼んでも良いし、相補的なビット線ＢＬ−でも良い）に接続し、Ｒ／Ｗ制御用トランジスタＱR/WをストレージノードＮＳとビット線ＢＬとの間に設置している。
【００６７】
この回路においては、プリチャージ動作時において、プレート電極電位に対して相補的な電位をＢＬとＤＬの間に加えることが可能になるので、大電圧のプリチャージによる、動作電圧の低電圧化と動作速度の高速化が可能になる。また、書き込み動作においては、記憶用キャパシタに対して書き込み電圧を直接印加することが可能になる。
【００６８】
図１５（ｃ）に示す回路においては、
（３）参照用キャパシタＣREFのストレージノードＮＳと接続した電極と対向して設置された他方の電極をビット線ＢＬに接続し、Ｒ／Ｗ制御用トランジスタＱＲ／Ｗを参照用キャパシタＣREFと並列にストレージノードＮＳとビット線ＢＬとの間に設置している。
【００６９】
この回路においては、読み出し電圧印加による読み出し動作のみが可能であるが、書き込み動作においては直接記憶用キャパシタへの書き込み電圧印加が可能になる。
【００７０】
さらに、図１５（ｄ）に示す回路においては、
（４）参照用キャパシタＣREFのストレージノードＮＳと接続した電極と対向して設置された他方の電極をビット線ＢＬに接続し、第１のＲ／Ｗ制御用トランジスタＱＲ／Ｗ１を参照用キャパシタＣREFと並列にストレージノードＮＳとビット線ＢＬとの間に設置すると共に、第２のＲ／Ｗ制御用トランジスタＱR/W2をストレージノードＮＳとプレート電極ＰＥとの間に設置している。
【００７１】
この回路においては、プレチャージを併用した読み出し動作が可能であり、さらに直接記憶用キャパシタへの書き込み電圧印加が可能になる。
【００７２】
このように、基本的な構成に若干の素子を付加することにより、多様な読み出しおよび書込みモードに対応することが可能である。
【００７３】
なお、図１５（ｄ）に示す回路において、参照用キャパシタＣREFとして常誘電体キャパシタの代わりに強誘電体キャパシタを使用するようにしても良い。この場合、記憶セル列の第１番目のキャパシタＣM0を例にとってその読み出し動作を説明する。トランジスタＱR/W1をオフにＱR/W2をオンにし、参照用の強誘電体キャパシタの抗電圧以上のプレチャージ電圧ＶPをプレート電極ＰＥとビット線ＢＬの間に印加して、参照用キャパシタを一方向に分極させる。次にビット線ＢＬの電位をプレート電極ＰＥと同電位に戻して、トランジスタＱM0をオンにし、ビット線ＢＬにより参照用キャパシタＣREFおよび記憶用キャパシタＣM0に直列に、プレート電極電位に対してプレチャージ電圧とは逆方向の読み出し電圧ＶAを印加して読み出し動作を行なう。このときのストレージノードＮＳの動作線図は、常誘電体を使用した参照用キャパシタと基本的に類似の動作をすることが理解できる。予め記憶用キャパシタの“１”あるいは“０”の記憶に対応する分極状態に応じて、異なったストレージノードＮＳの電圧ＶG1ないしはＶG0が得られることが分かる。ストレージノードＮＳにゲート電極を接続した読み出し用トランジスタＱREADにより記憶状態の判別を行なう。
【００７４】
書込みにおいては、トランジスタＱR/W1をオンにすると共に、トランジスタＱR/W２をオフとし、トランジスタＱM0をオンにして、ビット線ＢＬにより記憶用キャパシタＣM0に書込み電圧ＶAを直接印加して書込み動作を行なう。
【００７５】
次に、記憶用キャパシタとして、図１１（ａ）および図１１（ｂ）に示すように、強誘電ヒステリシスの中心が０Ｖからずれた非対称な強誘電キャパシタを使用する場合について説明する。このような非対称強誘電体キャパシタは、エピタキシャル強誘電体膜を使用した場合にしばしば観察される（例えば、K. Abe、S. Komatsu、N. Yanase、K. Sano and T. Kawakubo : ’Asymmetric Ferroelectricity and Anomalous Current Conduction in Heteroepitaxial BaTiO3 Thin Films’、Japan Journal of Applied Physics、Vol.36、Part 1、No.9B、pp.5846-53(1997)）。
【００７６】
非対称キャパシタにおいては、図１１（ａ）に示すように、片方の分極状態が安定で、他方の分極状態は準安定であるため、不揮発性メモリとしては使用することができない。しかしながら、図１１（ｂ）に示すように、ヒステリシスの中心のずれに相当する電圧Ｖfを印加することにより、通常の強誘電体キャパシタと同様に、２方向の分極を安定に保持することができる。したがって、本発明の回路は、静的に記憶を保持するSRAM(Static Random Access Memory)としての利用が可能である。
【００７７】
すなわち、記憶を保持するだけのスタンバイ時には、トランジスタＱM0からＱMNをすべてオンにして、ビット線などを通じてキャパシタＣM0からＣMNに常にヒステリシスの中心のずれに相当する電圧Ｖfを印加することによって安定に記憶を保持する。一方、読み出し・書込み時にはトランジスタＱM0からＱMNのすべてを一旦オフにし、上述した通常の強誘電体キャパシタを使用したときと同様のシークエンスにより読み出し・書込みを行なうことができる。なお、図１１（ａ）および図１１（ｂ）に示したような、中心電圧が正にシフトした強誘電体キャパシタでは読み出し電圧を負電圧に、逆に中心電圧が負にシフトした強誘電体キャパシタでは読み出し電圧を正電圧にすることが回路動作上有利である。
【００７８】
次に、記憶用キャパシタとして常誘電体キャパシタを使用した場合について説明する。図１２は、図１５（ａ）に示す回路において、記憶用キャパシタＣMとして強誘電体キャパシタの代わりに、非線形の蓄積容量を持つ常誘電体キャパシタを使用した場合の回路例である。図１２に示した回路において、記憶セル列の第１番目のキャパシタＣM0を例にとり読み出し動作を説明する。トランジスタＱR/Wをオンに、トランジスタＱM0をオフにし、ビット線ＢＬにより参照用キャパシタＣREFにプリチャージ電圧ＶPを印加してプリチャージを行なう。次に、ビット線ＢＬの電位をプレート電極ＰＥと同電位に戻し、トランジスタＱR/Wをオフにし、トランジスタＱM0をオンにして読み出し動作を行なう。このときのストレージノードＮＳの動作線図が図１３（ａ）および図１３（ｂ）に示されているが、強誘電体を使用した記憶用キャパシタと基本的に類似の動作をすることが理解できる。予め記憶用キャパシタの“１”または“０”の記憶に対応する分極状態に応じて、異なったストレージノードＮＳの電圧ＶG1ないしＶG0が得られることが分かる。ストレージノードＮＳにゲート電極を接続した読み出し用トランジスタＱREADにより記憶状態の判別を行なう。
【００７９】
ＮＡＮＤ型メモリセル列の第１番目のキャパシタＣM0のメモリ内容を読み出した後は、同じシークエンスを繰り返すことによって、順にキャパシタＣM1，ＣM2，…ＣMk，…ＣMNのメモリ内容を読み出すことができる。すなわち、キャパシタＣMkのメモリ内容を読み出す場合は、トランジスタＱR/WおよびトラジスタＱM0からＱMk=1までをすべてオンにし、ＱMkをオフにし、ビット線ＢＬにより参照用キャパシタＣREFにプリチャージ電圧ＶPを印加してプリチャージを行なう。次にトランジスタＱR/Wをオフにし、トランジスタＱMkをオンにして読み出し動作を行なう。
【００８０】
ただし、常誘電体キャパシタを使用したＮＡＮＤ型セル列の問題点として、キャパシタＣMkのメモリ内容を読み出す場合は、既に読み出された手前のＣM0からＣMk-1までのキャパシタの容量が寄生容量として加わることがあげられる。この寄生容量が多くなりすぎると読み出し動作に支障をきたすため、多数の記憶セルを有するＮＡＮＤセル列を利用するためには、できるだけ寄生容量を減らす必要がある。
【００８１】
通常の酸化シリコン膜や窒化シリコン膜を使用したキャパシタにおいては、バイアス電圧に拘わらず常に誘電率は一定であるため、ＮＡＮＤ型セル列の各記憶用キャパシタをメモリセルとして使用したときの蓄積容量と、メモリセルの手前側の寄生キャパシタとして働いたときの寄生容量は同一である。したがって、すべての記憶用キャパシタと参照用キャパシタの容量とを同一に設定した場合、読み出し時の参照用キャパシタと寄生キャパシタを加えた総容量は、読み出す記憶用キャパシタの位置に比例して増加することになる。すなわち、ｋ番目のキャパシタを読み出すときの読み出し側のキャパシタの総容量は、参照用キャパシタ容量のｋ倍になり、総容量の増加にほぼ反比例して読み出し電圧は減少するため、読み出し用トランジスタが動作しなくなる。
【００８２】
この問題を軽減する１つの方法は、非線形な容量を持つ誘電体膜を使用することである。酸化シリコン膜や窒化シリコン膜は電子分極性であるために誘電率は一定であるが、ペロブスカイト型酸化物強誘電体のようなイオン分極性の誘電体は誘電率のバイアス電圧依存性があり、非線形な容量特性をもつキャパシタを作成することができる。図１４にエピタキシャルＢＳＴＯ常誘電体膜で測定された非線形性の大きな常誘電体キャパシタの大きな特性を示すが、±数Ｖのバイアス電圧を加えることで静電容量は急減し、数分の１以下になる。したがって、電荷を蓄積するときは、０Ｖ付近の容量が大きい領域を有効に使用し、寄生キャパシタとして作用するときには、プリチャージによりバイアス電圧を印加し、容量の小さいところを使用するという使い分けが可能となる。このような非線形容量キャパシタを使用することで、多くの常誘電体キャパシタメモリセルを含むＮＡＮＤ型メモリセル列の利用が可能になる。なお、動作電圧範囲内において、ピークの静電容量値が、最低の静電容量値の２倍以上であることが望ましい。
【００８３】
書き込み動作においては、強誘電体のキャパシタと同様である。トランジスタＱR/WおよびＱM0からＱMkをオンにして、ビット線ＢＬにより記憶用キャパシタＣMkに書き込み電圧ＶＡを直接印加して書き込み動作を行なう。なお、前述したように、参照用キャパシタの誘電体膜は、常誘電体であっても強誘電体であっても構わない。強誘電体膜であっても読み出し動作の前にプリチャージにより予め一方向に分極をしておけば、常誘電体膜と同じように読み出し動作を行なうことができる。記憶用キャパシタが強誘電体キャパシタである場合は参照用キャパシタも強誘電体キャパシタに、記憶用キャパシタが常誘電体キャパシタの場合は参照用キャパシタも常誘電体キャパシタにすれば、記憶用キャパシタと参照用キャパシタを同一のプロセスで作成可能になり、プロセスの簡略化と製造歩留まりの向上を図ることができ、非常に大きなメリットがある。
【００８４】
また、前述したように、ＮＡＮＤ型記憶セル列において、参照用キャパシタから遠いメモリを選択すると、参照用キャパシタと選択された記憶用キャパシタの間に存在する記憶用キャパシタの常誘電成分が、読み出しモードに応じて、参照用キャパシタの容量に足し合わせられたり、あるいは選択された記憶用キャパシタの容量に足し合わされるため、記憶の読み出し動作に影響する場合が考えられる。この場合には、各位置の記憶用キャパシタの容量を読み出しモードに応じて、参照用キャパシタの容量と記憶用キャパシタの常誘電成分からなる寄生容量の和に対してなるべく１：１に近くなるように調節することにより解決することができる。具体的には、参照用キャパシタに近い記憶用キャパシタの残留分極量より、参照用キャパシタからより遠い記憶用キャパシタの残留分極量を、読み出しモードに応じて、徐々に大きくするかまたは徐々に小さくすることである。
【００８５】
なお、記憶用の強誘電体キャパシタとして、ＰＺＴ（チタン酸ジルコン酸鉛）系、ＳＢＴ（チタン酸ストロンチウム・ビスマス）系、エピタキシャルＢＳＴＯ（チタン酸バリウム・ストリンチウム）系の強誘電体幕からなる薄膜キャパシタを使用することが可能であるが、特に安定性や膜厚などの点でエピタキシャルＢＳＴＯ系のキャパシタが優れている。
【００８６】
また、記憶用の常誘電体キャパシタとして、酸化シリコンや酸化タンタルなどの誘電膜を使用することも可能であるが、容量の絶対値や非線形性の大きさの点から考えると、エピタキシャルＢＳＴＯ系の常誘電体キャパシタが特に優れている。また、参照用のキャパシタとして、酸化シリコン、酸化タンタル、ＢＳＴＯを使用した常誘電体キャパシタや、上述の強誘電体キャパシタを使用することができる。
【００８７】
以上で本発明の基本的事項は理解できたであろう。次に、図面を参照して、本発明の第１ないし第１２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間において互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００８８】
（第１実施形態）
図１６は、本発明の第１実施形態に係る半導体記憶装置の主要部分の回路構成を示す図である。図１６に示すように、本発明の第１実施形態に係る半導体記憶装置は、直列接続された複数個の記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15と、この記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15のそれぞれに並列接続された制御用トランジスタとからなる記憶セル列（記憶セルチェーン）と、この記憶セルチェーンの端部に位置する記憶用キャパシタＣM15に接続した参照用キャパシタＣREFと、記憶用キャパシタＣM15と参照用キャパシタＣREFとの接続点（接続ノード）に接続したゲート電極を有する読み出し用トランジスタＱREADと、記憶セルチェーンの他方の端部に位置する記憶用キャパシタＣM0に接続された選択トランジスタ（ブロック選択トランジスタ）ＱＳを少なくとも具備したメモリセルブロックを基本ユニットとして構成している。
【００８９】
各記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15は、それぞれ第１の電極、この第１の電極に対向して配置された第２の電極、およびこれらの第１、第２の電極に挟まれた強誘電体薄膜とを少なくとも具備している。また、参照用キャパシタＣREFは、記憶用キャパシタＣM15の第１の電極に電気的に結合した第３の電極、この第３の電極に対向して配置された第４の電極、およびこれらの第３、第４の電極に挟まれた誘電体薄膜とを少なくとも具備している。なお、図８（ａ）および図８（ｂ）とは記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15の配列順が逆になっているが、単なる順番の問題にすぎないことに留意されたい。そして、本第１実施形態の半導体記憶装置は、このメモリセルブロックを複数個マトリックス状に配置しているが、図１６ではそのうちブロック［Ａ］として２つ、ブロック［Ｂ］として２つの計４つのみを示している。ブロック［Ａ］の上段カラム（column）のブロック選択トランジスタＱＳは、ビット線ＢＬ０に接続され、ブロック［Ａ］の下段カラムのブロック選択トランジスタＱＳはビット線ＢＬ１に接続されている。また、ブロック［Ｂ］上段カラムのブロック選択トランジスタＱＳは、ビット線ＢＬ０に、下段カラムのブロック選択トランジスタＱＳはビット線ＢＬ１に接続されている。
【００９０】
ブロック［Ａ］の記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15のそれぞれに並列接続された制御用トランジスタの各ゲート電極には、ワード線ＷＬ０Ａ，ＷＬ１Ａ，ＷＬ２Ａ，…，ＷＬ１５Ａが接続されている。同様にブロック［Ｂ］の記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15のそれぞれに並列接続された制御用トランジスタの各ゲート電極には、ワード線ＷＬ０Ｂ，ＷＬ１Ｂ，ＷＬ２Ｂ，…，ＷＬ１５Ｂが接続されている。ブロック［Ａ］のブロック選択トランジスタＱＳの各ゲート電極には、ブロック選択トランジスタのワード線ＢＳＡが、ブロック［Ｂ］のブロック選択トランジスタＱＳの各ゲート電極には、ブロック選択トランジスタのワード線ＢＳＢが接続されている。ブロック［Ａ］の参照用キャパシタＣREFには、ゲート電極に参照用キャパシタ制御トランジスタＱREFのワード線ＷＲＡが接続された制御トランジスタＱREFが、ブロック［Ｂ］の参照用キャパシタＣREFには、ゲート電極に参照用キャパシタ制御トランジスタのワード線ＷＲＢが接続された制御用トランジスタＱREFが接続されている。
【００９１】
各メモリセルブロックの読み出し用トランジスタＱREADの一方の主電極には、読み出し用電源線ＶＬＡ，ＶＬＢが、他方の主電極には読み出し出力線ＳＬＡ，ＳＬＢが接続されている。この実施形態においては、読み出しトランジスタＱREADに交互に接続される２組の読み出し出力線ＳＬＡおよびＳＬＢが設けられている。さらに、ブロック［Ａ］の参照用キャパシタ制御トランジスタとブロック［Ｂ］の参照用キャパシタ制御トランジスタとの接続点には、プレート線ＰＬが接続されている。図１６において、記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15のそれぞれに並列接続された制御用トランジスタ、読み出し用トランジスタＱREAD、ブロック選択トランジスタＱＳ、および参照用キャパシタ制御トランジスタＱREFは、ｎＭＯＳＦＥＴで示されているが、ｐＭＯＳＦＥＴで構成することも可能である。
【００９２】
図１７は周辺回路を含めた接続図を示している。ブロック［Ａ］の各ワード線ＷＬ０Ａ，ＷＬ１Ａ，ＷＬ２Ａ，…，ＷＬ１５Ａは、ローデコーダＡ４０２に、ブロック［Ｂ］の各ワード線ＷＬ０Ｂ，ＷＬ１Ｂ，ＷＬ２Ｂ，…，ＷＬ１５ＢはローデコーダＢ４０１に、各ビット線ＢＬ０，ＢＬ１，…はカラムデコーダ４１１に接続されている。
【００９３】
図１６および図１７に示す構成において、ブロック［Ａ］内のＢＬｘ（ｘ＝０，１）とＷＬｙＡ（ｙ＝０，１，２，…，１５）の交点で指定される所望の記憶セルを選択するには、ワード線ＢＳＡを“１（ハイレベル）”としてブロック選択トランジスタＱＳをオンに、ＷＬｙＡのみを“０（ローレベル）”として、記憶用キャパシタＣMyに接続された制御用トランジスタをオフにし、それ以外のＷＬＡを“１”にし、電位一定｛例えば（１／２）ＶG｝のプレート線ＰＬに対して、ＢＬｘに電位を加えることで達成される。読み出し時には、参照用キャパシタ制御トランジスタのワード線ＷＲＡをオフに、書き込み時にはワード線ＷＲＡをオンにする。同様に、ブロック［Ｂ］内のＢＬｘ（ｘ＝０，１）とＷＬｙＢ（ｙ＝０，１，２，…，１５）の交点で指定される所望の記憶セルを選択するには、ワード線ＢＳＢを“１”としてブロック選択トランジスタＱＳをオンに、ＷＬｙＢのみを“０”として、記憶用キャパシタＣMyに接続された制御用トランジスタをオフに、それ以外のＷＬＢを“１”にし、電位一定｛例えば（１／２）ＶＧ｝のプレート線ＰＬに対して、ＢＬｘに電位を加えることで達成される。読み出し時には、参照用キャパシタ制御トランジスタのワード線ＷＲＢを“０”に、書き込み時にはワード線ＷＲＢを“１”にする。
【００９４】
図１８には、さらに「プリチャージ読み出し方式」を採用した場合の読み出し／書き込みシークエンスを示す。すなわち、プリチャージ読み出し方式においては、ＷＬｙＡ，ＷＬｙＢを選択する前に参照用キャパシタＣREFのキャパシタに逆電圧を加え、ＷＬｙＡ，ＷＬｙＢを選択した後に正電圧を加えることにより、記憶用キャパシタＣMyに２倍程度の電圧を実質的に加えて反転させるものである。
【００９５】
図１９（ａ）は、メモリセルブロックを示す平面図で、簡略化のために、図１９（ｂ）に示す断面図におけるＡ−Ａ’線のレベルよりも下層のみを示す。図１９（ａ）において、ｎ＋ソース／ドレイン領域２１，２２とポリシリコンゲート電極となるワード線ＢＳＢとで、ブロック［Ｂ］のブロック選択トランジスタＱＳが構成されている。ここで、「ｎ＋ソース／ドレイン領域」とは、ＭＯＳＦＥＴのソース領域もしくはドレイン領域の何れかの意である。通常、ＭＯＳＦＥＴのソース領域およびドレイン領域は、ゲート電極を中心にして対称に形成されているので、何れをＭＯＳＦＥＴのソース領域と呼ぶか、ＭＯＳＦＥＴのドレイン領域と呼ぶかは、単なる呼び方の問題にすぎない。ｎ＋ソース／ドレイン領域２１は、「ビット線接続部」として機能する。同様に、ｎ＋ソース／ドレイン領域２２，２３とポリシリコンゲート電極となるワード線ＷＬ０Ｂとで、ブロック［Ｂ］の記憶用キャパシタＣM0に並列接続された制御用トランジスタが構成されている。さらに、ｎ＋ソース／ドレイン領域２３，２４とワード線ＷＬ１Ｂとで、記憶用キャパシタＣM1に並列接続された制御用トランジスタが、ｎ＋ソース／ドレイン領域２４，２５とワード線ＷＬ２Ｂとで、記憶用キャパシタＣM2に並列接続された制御用トランジスタが、…、ｎ＋ソース／ドレイン領域２６（図示せず），２７とワード線ＷＬ１５Ｂとで、記憶用キャパシタＣM15に並列接続された制御用トランジスタが形成されている。ｎ＋ソース／ドレイン領域２３，２５，…，２６には、各記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15の第１の電極もしくは第２電極として機能する下部電極４２，４３，…，４４が接続されている。またｎ＋ソース／ドレイン領域３１，３２とポリシリコンゲート電極５３１、ないしは領域３２，３３とゲート電極５３２とで読み出し用トランジスタＱREADが形成されている。ｎ＋ソース／ドレイン領域３１は、列（ロー）方向に沿って形成されて読み出し出力線ＳＬＢを兼ねており、ｎ＋ソース／ドレイン領域３２も列（ロー）方向に形成されて読み出し用電源線ＶＬＢを兼ねている。そして、ｎ＋ソース／ドレイン領域２８，２９とワード線ＷＲＢとで、参照用キャパシタ制御トランジスタが形成されている。ｎ＋ソース／ドレイン領域２９は、「プレート線接続部」として機能し、プレート線ＰＬが接続されている。このプレート線ＰＬは、参照用キャパシタＣREFの第４の電極として機能する下部電極４５を兼ねている。主としてブロック［Ｂ］について説明するが、ブロック［Ａ］もブロック［Ｂ］と同様の構成を備えている。
【００９６】
図１９（ａ）に示すように、ビット線接続部とプレート線接続部に挟まれた１個のブロック［Ａ］又はブロック［Ｂ］内に、それぞれブロック選択トランジスタＱＳ、ｎ個の記憶用キャパシタＣM0，ＣM1，ＣM2，ＣM3，…，ＣM15およびこれらに並列接続されたｎ個の制御用トランジスタ、読み出しトランジスタＱREAD、参照用キャパシタＣREF、および参照用キャパシタ制御トランジスタが含まれる。記憶セルの寸法は４Ｆ2，ブロックあたりのコンタクト部を含めた記憶セル以外の領域は２８Ｆ2であるから、メモリセル１個当り（４＋２８／ｎ）Ｆ2になる。第１の実施の形態では強誘電体キャパシタとして２０μＣ／ｃｍ２の残留分極を有するものを使用したため、１６個の記憶セルを直列に接続しても安定に動作することが分かった。したがって、１個当たり５．８Ｆ2の寸法になった。
【００９７】
図１９（ｂ）は図１９（ａ）に示す平面図のＢ−Ｂ’方向に沿った断面図である。図１９（ｂ）に示すように、本発明の第１実施形態に係る半導体記憶装置は、半導体基板１１上にｐウェル１２を形成し、このｐウェル１２の表面に、ｎ＋ソース／ドレイン領域２１，２２，２３，…，３０を設けている。そして、ｐウェル１２の表面のゲート酸化膜の上に、ポリシリコンゲート電極となるワード線ＢＳＢ，ＷＬ０Ｂ，ＷＬ１Ｂ，ＷＬ２Ｂ，…，ＷＬ１５Ｂ，ＷＲＢおよびＷＲＡを有している。なお、図１９（ｂ）の断面図には、ポリシリコンゲート電極５３２の配線部の断面も露出している。図１９（ｂ）では、単層のポリシリコンゲート電極を示しているが、単層のポリシリコンゲート電極の代わりに、ポリシリコンゲート層とＷゲート層等とからなる２層構造でもよい。Ｗゲート層の他にＴｉ，Ｍｏ，Ｃｏ等の高融点金属、あるいはＷＳｉ２，ＴｉＳｉ２，ＭｏＳｉ２，ＣｏＳｉ２等の高融点金属のシリサイドなどを用いても良い。
【００９８】
ｎ＋ソース／ドレイン領域２１，２２とワード線ＢＳＢとで、ブロック選択トランジスタＱＳが構成されている。ｎ＋ソース／ドレイン領域２２，２３とワード線ＷＬ０Ｂとで、記憶用キャパシタＣM0に並列接続された制御用トランジスタが構成されている。さらに、ｎ＋ソース／ドレイン領域２３，２４とワード線ＷＬ１Ｂとで、記憶用キャパシタＣM1に並列接続された制御用トランジスタが、ｎ＋ソース／ドレイン領域２４，２５とワード線ＷＬ２Ｂとで、記憶用キャパシタＣM2に並列接続された制御用トランジスタが、…、ｎ＋ソース／ドレイン領域２６（図示せず），２７とワード線ＷＬ１５Ｂとで、記憶用キャパシタＣM15に並列接続された制御用トランジスタが形成されている。そして、ｎ＋ソース／ドレイン領域２８，２９とワード線ＷＲＢとで、参照用キャパシタ制御トランジスタが形成されている。ワード線ＢＳＢ，ＷＬ０Ｂ，ＷＬ１Ｂ，ＷＬ２Ｂ，…，ＷＬ１５Ｂ，ＷＲＢおよびＷＲＡの上には酸化膜（ＳｉＯ2膜），ＰＳＧ膜，ＢＰＳＧ膜，窒化膜（Ｓｉ３Ｎ４膜）等からなる第１の層間絶縁膜１３が形成され、この第１の層間絶縁膜１３の上に、各記憶用キャパシタＣM0，ＣＭ１，ＣM2，ＣM3３，…，ＣM15の第１の電極もしくは第２の電極として機能する下部電極４２，４３，…，および４５が形成されている。さらに、第１の層間絶縁膜１３の上には、プレート線ＰＬを兼ねた、参照用キャパシタＣREFの第４の電極として機能する下部電極４５も形成されている。下部電極４２，４３，…，および４５は、第１の層間絶縁膜１３中に設けられたコンタクトホールを埋め込むように形成されたコンタクトプラグ７３，７５，８０により、ｎ＋ソース／ドレイン領域２３，２５，…，２９と接続している。これらのコンタクトプラグは、不純物の添加した多結晶シリコン（ドープドポリシリコン）、高融点金属や高融点金属のシリサイド等で構成すればよい。下部電極４２は、記憶用キャパシタＣM0の第１の電極および記憶用キャパシタＣM1の第２の電極として機能する。下部電極４３は、記憶用キャパシタＣM2の第１の電極および記憶用キャパシタＣM3の第２の電極として機能する。…下部電極４４は、記憶用キャパシタＣM14の第１の電極および記憶用キャパシタＣM15の第２の電極として機能する。下部電極４２，４３，…，４４，４５は膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎからなる下部バリア金属層と、膜厚２０ｎｍのＳｒＲｕＯ3からなる下部電極との２層構造で構成すればよい。そして、この下部電極４２，４３，…，４４の上に、例えば、厚さ２５ｎｍのＢａリッチ組成のＢＳＴＯ薄膜等の強誘電体薄膜５１，５２，…，５３を形成し、パターニングすればよい。また、参照用キャパシタＣREFの下部電極４５の上には、厚さ２５ｎｍのＳｒリッチ組成のＢＳＴＯ薄膜等の常誘電体薄膜５４を形成すればよい。なお、参照用キャパシタＣREF用の常誘電体薄膜５４としては、酸化シリコン（ＳｉＯ2）、酸化タンタル（Ｔａ２Ｏ5）等を用いても良く、強誘電体薄膜を使用することができる。強誘電体薄膜５１，５２，…，５３、常誘電体薄膜５４が形成されていない第１の層間絶縁膜１３の上には、酸化膜（ＳｉＯ2膜），ＰＳＧ膜，ＢＰＳＧ膜，窒化膜（ＳＩ３Ｎ４膜）等からなる第２の層間絶縁膜１４が形成され、��の第２の層間絶縁膜１４の上には、上部電極６１，６２，…，６３が形成されている。上部電極６１は、記憶用キャパシタＣM0の第２の電極として機能する。上部電極６２は、記憶用キャパシタＣM1の第１の電極および記憶用キャパシタＣM2の第２の電極として機能する。…上部電極６３は、記憶用キャパシタＣM15の第１の電極および参照用キャパシタＣREFの第３の電極として機能する。上部電極６１，６２，…，６３は、厚さ２０ｎｍのＳｒＲｕＯ3膜からなる上部電極と、さらにこの上に形成された膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎの上部バリア金属層の２層構造で形成すればよい上部電極６１，６２，…，６３，６４は、第１の層間絶縁膜１３および第２の層間絶縁膜１４を貫通して設けられたコンタクトホールを埋め込むように形成されたコンタクトプラグ７２，７４，７７，７９により、ｎ＋ソース／ドレイン領域２２，２４，…，２７，２８と接続されている。これらのコンタクトプラグ７２，７４，７７，７９は、ドープドポリシリコン、高融点金属や高融点金属のシリサイド等で構成すればよい。さらに、上部電極６３は、第１の層間絶縁膜１３および第２の層間絶縁膜１４を貫通して設けられたコンタクトプラグ７８を介して、読み出し用トランジスタＱREADのポリシリコンゲート電極の配線部５３２と接続している。ポリシリコンゲート電極の配線部５３２は、コンタクトプラグ７８を設けるために、デバイス部のポリシリコンゲート電極より太くパターニングされている。上部電極６１，６２，…，６３の上には、酸化膜（ＳｉＯ2膜），ＰＳＧ膜，ＢＰＳＧ膜，窒化膜（Ｓｉ３Ｎ４膜）等からなる第３の層間絶縁膜１５が形成され、この第３の層間絶縁膜１５の上には、ビット線１６が形成されている。ビット線１６とｎ＋ソース／ドレイン領域２１とは、第１ないし第３の層間絶縁膜１３，１４，１５を貫通したビット線コンタクトプラグ７１により互いに接続されている。ビット線コンタクトプラグ７１は、ドープドポリシリコン、高融点金属や高融点金属のシリサイド等で構成すればよい。図示を省略しているが、さらにビット線１６の上には、酸化膜（ＳｉＯ2膜），ＰＳＧ膜，ＢＰＳＧ膜，窒化膜（Ｓｉ３Ｎ４膜）、あるいはポリイミド膜などのパッシベーション膜を形成することが好ましい。主としてブロック［Ｂ］について説明したが、ブロック［Ａ］も同様の構成を有しており、このような回路構成により、非常に高集積化された不揮発性メモリの動作が確認できた。
【００９９】
（第２実施形態）
図２０は、本発明の第２実施形態に係る半導体記憶装置の主要部分の回路構成を示し、図２１は図１７と同様に周辺回路まで含めた主要構成を示す図である。この第２実施形態は、第１実施形態に示したプレート線を使用せず、隣接するビット線の間に動作電圧を印加する構造を備えている。
【０１００】
図２０に示すように、第２実施形態に係る半導体記憶装置は、直列接続された複数個の記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15と、この記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15のそれぞれに並列接続された制御用トランジスタとからなる記憶セル列（記憶セルチェーン）と、この記憶セルチェーンの一方の端部に接続した「参照セルと選択トランジスタ（ブロック選択トランジスタ）ＱＳとの直列回路」と、記憶セルチェーンの他方の端部に接続したゲート電極を有する読み出し用トランジスタＱREADとを具備したサブブロックを基本ユニットとして構成している。ここで、「参照セル」は、既に定義したように、参照用キャパシタＣREFと参照用キャパシタ制御トランジスタとの並列回路からなる。記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15は、それぞれ第１の電極、この第１の電極に対向して配置された第２の電極、およびこれらの第１、第２の電極に挟まれた強誘電体薄膜とを少なくとも具備している。参照用キャパシタＣREFは、第３の電極、この第３の電極に対向して配置された第４の電極、およびこれらの第３、第４の電極に挟まれた誘電体薄膜とを少なくとも具備している。上記「参照セルと選択トランジスタ（ブロック選択トランジスタ）ＱＳとの直列回路」は、２通りの組み合わせがあり、参照用キャパシタＣREFの第３の電極が記憶用キャパシタＣM0の第１の電極に接続される場合と、ブロック選択トランジスタＱＳが記憶用キャパシタＣM0の第１の電極に接続される場合とがある。
【０１０１】
そして、この第２実施形態に係る半導体装置は、このメモリセルブロックを複数個マトリックス状に配置しているが、１個の読み出しトランジスタＱREADを中心にして、右にサブブロック［Ａ］、左にサブブロック［Ｂ］の２個のサブブロックに別れている。図２０ではそのうちサブブロック［Ａ］として２つ、サブブロック［Ｂ］として２つの計４つのみを示している。図２０の１段目とカラムのサブブロック［Ａ］、および２段目のカラムのサブブロック［Ｂ］は、参照用キャパシタＣREFの第３の電極が記憶用キャパシタＣM0の第１の電極に接続されている。一方、２段目のカラムのサブブロック［Ａ］、および１段目のカラムのサブブロック［Ｂ］は、ブロック選択トランジスタＱＳが記憶用キャパシタＣM0の第１の電極に接続されている。１段目のカラムのサブブロック［Ｂ］の参照用キャパシタＣREFの第４の電極はビット線ＢＬ０に接続されている。２段目のカラムのサブブロック［Ａ］の参照用キャパシタＣREFの第４の電極、および１段目のカラムのサブブロック［Ａ］のブロック選択トランジスタＱＳはビット線ＢＬ１に接続されている。さらに、２段目のカラムのサブブロック［Ｂ］の参照用キャパシタＣREFの第４の電極は、ビット線ＢＬ２に接続されている。
【０１０２】
サブブロック［Ａ］の１段目のカラムのブロック選択トランジスタＱＳのゲート電極、および２段目のカラムの参照用キャパシタ制御トランジスタのゲート電極には、それぞれワード線ＷＲ０Ａが接続されている。また、サブブロック［Ａ］の１段目のカラムの参照用キャパシタ制御トランジスタのゲート電極、および２段目のカラムのブロック選択トランジスタＱＳには、それぞれワード線ＷＲ１Ａが接続されている。一方、サブブロック［Ｂ］の１段目のカラムの参照用キャパシタ制御トランジスタのゲート電極、および２段目のカラムのブロック選択トランジスタＱＳには、それぞれワード線ＷＲ０Ｂが接続されている。そして、サブブロック［Ｂ］の１段目のカラムのブロック選択トランジスタＱＳのゲート電極、および２段目のカラムの参照用キャパシタ制御トランジスタのゲート電極には、それぞれワード線ＷＲ１Ｂが接続されている。
【０１０３】
サブブロック［Ａ］の記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15のそれぞれに並列接続された制御用トランジスタの各ゲート電極には、ワード線ＷＬ０Ａ，ＷＬ１Ａ，ＷＬ２Ａ，…，ＷＬ１５Ａが接続されている。同様にサブブロック［Ｂ］の記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15のそれぞれに並列接続された制御用トランジスタの各ゲート電極には、ワード線ＷＬ０Ｂ，ＷＬ１Ｂ，ＷＬ２Ｂ，…，ＷＬ１５Ｂが接続されている。サブブロック［Ａ］とサブブロック［Ｂ］との中央に位置した読み出し用トランジスタＱREADの一方の主電極には、読み出し用電源線ＶＬが、他方の主電極には読み出し出力線ＳＬが接続されている。この実施形態においては、読み出し出力線ＳＬを２組用意し、それぞれをカラム毎に交互に接続している。図２０において、記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15のそれぞれに並列接続された制御用トランジスタ、読み出し用トランジスタＱREAD、ブロック選択トランジスタＱＳ、および参照用キャパシタ制御トランジスタは、ｎＭＯＳＦＥＴで示されているが、ｐＭＯＳＦＥＴで構成することも可能である。
【０１０４】
図２２には、第２実施形態に係る半導体記憶装置の読み出し／書き込みシークエンスを示す。本発明の第２の実施の形態に係る半導体記憶内では、図２０および図２１に示した回路構成において隣接するビット数ＢＬｘおよびＢＬｘ＋１の間に動作電圧を印加する構造をとる。このため、１本のワード線がカラム毎にブロック選択トランジスタＱＳと参照用キャパシタ制御トランジスタを交互に駆動する構造になっている。
【０１０５】
一例として、サブブロック［Ａ］のビット線とワード線ＷＬ１Ａとの交点に位置する２段目のカラムの記憶用キャパシタＣM1を選択するときを考える。サブブロック［Ａ］のワード線ＷＲ０ＡおよびＷＲ１Ａを、“１”として、２段目のカラムのサブブロック［Ａ］の参照用キャパシタ制御トランジスタおよびブロック選択トランジスタＱＳ、を導通状態（オン）とする。同時に、サブブロック［Ｂ］のワード線ＷＲ０Ｂを“１”とし、２段目のカラムのサブブロック［Ｂ］のブロック選択トランジスタＱＳをオンとする。このときサブブロック［Ｂ］のワード線ＷＲ１Ｂのみは“０”とする。即ち、２段目のカラムのサブブロック［Ｂ］の参照用キャパシタ制御トランジスタのみを遮断状態（オフ）とし、この参照用キャパシタＣREFを選択する。この状態は図８（ａ）に示した等価回路でブロック選択トランジスタＱＳがオンの場合に相当する。次にＷＬ１Ａのみを“０”、それ以外のＷＬＡを“１”とし、２段目のカラムの記憶用キャパシタＣM1を選択する。この状態は図１または図７（ａ）ないし図７（ｃ）に示した等価回路で、記憶用キャパシタＣMと並列に接続された制御用トランジスタがオフの場合に相当する。すなわち、第１の電極、第２の電極、およびこれらの第１、第２の電極に挟まれた強誘電体薄膜とを少なくとも具備した記憶用キャパシタＣMと、記憶用キャパシタＣMの第１の電極に接続された第３の電極、この第３の電極に対向して配置された第４の電極、およびこれらの第３、第４の電極に挟まれた誘電体薄膜とを少なくとも具備した参照用キャパシタＣREFと、記憶用キャパシタＣMの第１の電極および参照用キャパシタＣREFの第３の電極に接続されたゲート電極を有する読み出し用トランジスタＱREADをとからなる等価回路が実現されたことになる。この状態で、ビット線ＢＬ１およびＢＬ２間に読み出し／書き込み電圧を印加すればよい。すなわち、ビット線ＢＬ１を“１”とし、ビット線ＢＬ２を“０”とすれば、記憶用キャパシタＣM1と参照用キャパシタＣREF間に“１”の電圧を印加することができる。
【０１０６】
このとき、ビット線ＢＬ０−ＢＬ１間、およびビット線ＢＬ２−ＢＬ３間にも電圧が印加されるが、ワード線ＷＲ１Ｂが“０”であるので１段目と３段目のカラムのサブブロック［Ｂ］のブロック選択トランジスタＱＳがオフ状態であり、１段目と３段目のカラムの記憶用キャパシタＣM1には電圧が加わらない。即ち対象としているカラムの上下のカラムのブロック選択トランジスタＱＳがオフとなるので、ビット線に印加した電圧はこれらの隣接するカラムのブロックには加わらない。
【０１０７】
また、サブブロック［Ｂ］の記憶セルを選択するときは、サブブロック［Ａ］の参照用キャパシタを選択し、図１又は図７（ａ）ないし図７（ｃ）に示した等価回路で、記憶用キャパシタＣMと並列に接続された制御用トランジスタがオフの場合を実現することはもちろんである。
【０１０８】
本発明の第２実施形態に係る半導体記憶装置では、隣接する２本のビット線間に電圧を印加することができるので、実質的に±ＶCの電圧をセルに印加できるという利点がある。また、書き込み動作も参照用キャパシタＣREFを介して行なう。その他は、ほぼ第１の実施の形態に係る半導体記憶装置と同様である。
【０１０９】
図２３（ａ）は、メモリセルブロックを示す平面図で、簡略化のために、図２３（ｂ）におけるＡ−Ａ’平面のレベルよりも下層のみを示す。図２３（ａ）において、１段目のカラムのｎ＋ソース／ドレイン領域２８１，２１とワード線ＷＲ０Ｂとで、サブブロック［Ｂ］の参照用キャパシタ制御トランジスタが形成されている。ｎ＋ソース／ドレイン領域２８１は、ビット線ＢＬ０への接続部としても機能する。ｎ＋ソース／ドレイン領域２１には、参照用キャパシタＣREFの第４の電極として機能する下部電極６６が接続されている。そして、ｎ＋ソース／ドレイン領域２１，２２とポリシリコンゲート電極となるワード線ＷＬ１Ｂとで、ブロック選択トランジスタＱＳ１が構成されている。同様に、ｎ＋ソース／ドレイン領域２２，２３とポリシリコンゲート電極となるワード線ＷＬ０Ｂとで、記憶用キャパシタＣM0に並列接続された制御用トランジスタが構成されている。さらに、ｎ＋ソース／ドレイン領域２３，２４とワード線ＷＬ１Ｂとで、記憶用キャパシタＣM1に並列接続された制御用トランジスタが形成され、ｎ＋ソース／ドレイン領域２６（図示せず），２７とワード線ＷＬ１５Ｂとで、記憶用キャパシタＣM15に並列接続された制御用トランジスタが形成されている。ｎ＋ソース／ドレイン領域２３，２５には、各記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15の第１の電極もしくは第２電極として機能する下部電極４２，４３，…，４４が接続されている。またｎ＋ソース／ドレイン領域３１，３２とポリシリコンゲート電極５３１とで読み出し用トランジスタＱREADが形成されている。ｎ＋ソース／ドレイン領域３１，３２は、ワード線に平行に形成されており、読み出し用電源線ＶＬを兼ねている。２段目のカラムのブロック選択トランジスタＱＳ０のｎ＋ソース／ドレイン領域２８２と、３段目のカラムの参照用キャパシタ制御トランジスタのｎ＋ソース／ドレイン領域２８３とは接続電極（図示せず）によって互いに接続されている。主としてブロック［Ｂ］について説明したが、ブロック［Ａ］も同様の構成を有している。
【０１１０】
図２３（ａ）に示すように、各カラムのサブブロック［Ａ］又はサブブロック［Ｂ］内に、それぞれブロック選択トランジスタＱＳ、ｎ個の記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15およびこれらに並列接続されたｎ個の制御用トランジスタ、読み出しトランジスタＱREAD、参照用キャパシタＣREF、および参照用キャパシタ制御トランジスタが含まれる。１個の記憶セルの寸法は４Ｆ2，サブブロックあたりのコンタクト部を含めた記憶セル以外の領域は１６Ｆ2であるから、メモリセル１個当たり（４＋１６／ｎ）Ｆ2になる。第２の実施の形態に係る半導体記憶装置では、強誘電体キャパシタとして２０μＣ／ｃｍ２の残留分極を有するものを使用したため、１６個の記憶セルを直列に接続しても安定に動作することが分かった。したがって、１個当たり５．０Ｆ2の寸法になった。
【０１１１】
図２３（ｂ）は、図２３（ａ）に示す平面図のＢ−Ｂ’方向に沿った断面図である。図２３（ｂ）に示すように、本発明の第２実施形態に係る半導体記憶装置は、半導体基板１１上にｐウェル１２を形成し、このｐウェル１２の表面に、ｎ＋ソース／ドレイン領域２８１，２１，２２，２３，…，２７を設けている。そして、ｐウェル１２の表面のゲート酸化膜の上に、ポリシリコンゲート電極となるワード線ＷＲ０Ｂ，ＷＲ１Ｂ，ＷＬ０Ｂ，ＷＬ１Ｂ，ＷＬ２Ｂ，…，ＷＬ１５Ｂを有している。なお、図２３（ｂ）の断面図には、読み出し用トランジスタＱREADを構成するポリシリコンゲート電極５３１の配線部の断面も露出している。ここで、これらのポリシリコンゲート電極の代わりに、Ｗ，Ｔｉ，Ｍｏ，Ｃｏ等の高融点金属、あるいはＷＳｉ２，ＴｉＳｉ２，ＭｏＳｉ２，ＣｏＳｉ２等の高融点金属のシリサイドなどを用いても良い。
【０１１２】
ｎ＋ソース／ドレイン領域２８１，２１とワード線ＷＲ０Ｂとで、サブブロック［Ｂ］の参照用キャパシタ制御トランジスタが形成されている。また、ｎ＋ソース／ドレイン領域２１，２２とワード線ＷＲ１Ｂとで、ブロック選択トランジスタＱＳ１が構成されている。ｎ＋ソース／ドレイン領域２２，２３とワード線ＷＬ０Ｂとで、記憶用キャパシタＣM0に並列接続された制御用トランジスタが構成されている。さらに、ｎ＋ソース／ドレイン領域２３，２４とワード線ＷＬ１Ｂとで、記憶用キャパシタＣM1に並列接続された制御用トランジスタが、ｎ＋ソース／ドレイン領域２４，２５とワード線ＷＬ２Ｂとで、記憶用キャパシタＣM2に並列接続された制御用トランジスタが、…、ｎ＋ソース／ドレイン領域２６（図示せず），２７とワード線ＷＬ１５Ｂとで、記憶用キャパシタＣM15に並列接続された制御用トランジスタが形成されている。またＢ−Ｂ’方向の断面上には露出しないｎ＋ソース／ドレイン領域３１，３２とポリシリコンゲート電極５３１とで読み出し用トランジスタＱREADが形成されている。ワード線ＷＲ０Ｂ，ＷＲ１Ｂ，ＷＬ０Ｂ，ＷＬ１Ｂ，ＷＬ２Ｂ，…，ＷＬ１５Ｂ、ポリシリコンゲート電極５３１の上には酸化膜（ＳｉＯ2膜），ＰＳＧ膜，ＢＰＳＧ膜，窒化膜（Ｓｉ３Ｎ４膜）等からなる第１の層間絶縁膜１３が形成され、この第１の層間絶縁膜１３の上に、参照用キャパシタＣREFの第４の電極として機能する下部電極６６、および各記憶用キャパシタＣM0，ＣM1，ＣM2，ＣM3，…，ＣM15の第１の電極もしくは第２の電極として機能する下部電極４２，４３，…，４４が形成されている。下部電極６６，４２，４３，…，４４は、第１の層間絶縁膜１３中に設けられたコンタクトホールを埋め込むように形成されたコンタクトプラグ８３，７３，７５により、ｎ＋ソース／ドレイン領域２１，２３，２５と接続している。これらのコンタクトプラグは、ドープポリシリコン、高融点金属や高融点金属のシリサイド等で構成すればよい。下部電極６６は参照用キャパシタＣREFの第３の電極として機能し、下部電極４２は記憶用キャパシタＣM0の第２の電極および記憶用キャパシタＣM1の第１の電極として機能する。下部電極４３は、記憶用キャパシタＣM2の第２の電極および記憶用キャパシタＣM3の第１の電極として機能する。下部電極４４は、記憶用キャパシタＣM14の第２の電極および記憶用キャパシタＣM15の第１の電極として機能する。そして、この下部電極４２，４３，…，４４の上に、Ｂａリッチ組成のＢＳＴＯ薄膜等の強誘電体薄膜５１，５２，…，５３を形成し、パターニングすればよい。また、参照用キャパシタＣREFの下部電極６６の上には、常誘電体薄膜５５を形成すればよい。なお、参照用キャパシタＣREFの常誘電体薄膜５５を形成すればよい。なお、参照用キャパシタＣREF用の常誘電体薄膜を使用することもできる。常誘電体薄膜５５、強誘電体薄膜５１，５２，…，５３が形成されていない第１の層間絶縁膜１３の上には、酸化膜（ＳｉＯ2膜）等からなる第２の層間絶縁膜１４が形成され、この第２の層間絶縁膜１４の上には、上部電極６５，６１，６２，…，６３が形成されている。上部電極６５は、参照用キャパシタＣREFの第４の電極として機能する。上部電極６１は、記憶用キャパ��タＣM０の第１の電極として機能する。上部電極６２は、記憶用キャパシタＣM1の第２の電極および記憶用キャパシタＣM2の第１の電極として機能する。上部電極６３は、記憶用キャパシタＣM15の第２の電極として機能する。上部電極６５，６１，６２，…，６３は、第１の層間絶縁膜１３および第２の層間絶縁膜１４を貫通して設けられたコンタクトホールを埋め込むように形成され、コンタクトプラグ８２，７２，７４，７７により、ｎ＋ソース／ドレイン領域２８１，２２，２４，…，２７と接続している。これらのコンタクトプラグ８２，７２，７４，７７は、ドープドポリシリコン、高融点金属や高融点金属のシリサイド等で構成すればよい。さらに、上部電極６３は、第１の層間絶縁膜１３および第２の層間絶縁膜１４を貫通して設けられたコンタクトプラグ７８を介して、読み出し用トランジスタＱREADのポリシリコンゲート電極の配線部５３１と接続している。上部電極６５，６１，６２，…，６３の上には、酸化膜（ＳｉＯ2膜）等からなる第３の層間絶縁膜１５が形成され、この第３の層間絶縁膜１５の上には、ビット線１６が形成されている。ビット線１６と上部電極６５は第３の層間絶縁層１５を貫通したビット線コンタクトプラグ８４により互いに接続されている。ビット線コンタクトプラグ８４は、ドープポリシリコン、高融点金属や高融点金属のシリサイド等で構成すればよい。図示を省略しているが、さらにビット線１６の上には、酸化膜（ＳｉＯ2膜），ＰＳＧ膜，ＢＰＳＧ膜，窒化膜（Ｓｉ３Ｎ４膜），あるいはポリイミド膜などのパッシベーション膜を形成することが好ましい。
【０１１３】
図２３（ａ）に示す平面図に対応した断面図である図２３（ｂ）に示すような回路構成により、非常に高集積化された不揮発性メモリの動作が確認できた。
【０１１４】
（第３の実施の形態）
図２４は、本発明の第３実施形態に係る半導体記憶装置の主要部分の回路構成を示し、図２５は周辺回路を含めた半導体記憶装置の主要部分を詳細に示す図である。第３実施形態に係る半導体記憶装置においては１対のドライブ線（ＤＬＡおよびＤＬＢ）に挟まれた１個のブロックが、１個の読み出しトランジスタを中心にして２個のサブブロックに分かれている。
【０１１５】
図２４に示すように、本発明の第３実施形態に係る半導体記憶装置は、直列接続された複数個の記憶用キャパシタＣM0，ＣM1，ＣM2，ＣM3，…，ＣM15と、この記憶用キャパシタＣM0，ＣM1，ＣM2，ＣM3，…，ＣM15のそれぞれに並列接続された制御用トランジスタとからなる記憶セル列（記憶セルチェーン）と、この記憶セルチェーンの端部に位置する記憶用キャパシタＣM15に接続した参照セルと、参照セルに接続したゲート電極を有する読み出し用トランジスタＱREADと、記憶セルチェーンの他方の端部に位置する記憶用キャパシタＣM0に接続された（ブロック選択トランジスタ）ＱＳを少なくとも具備したメモリセルブロックを基本ユニットとして構成している。ここで、「参照セル」は、参照用キャパシタＣREFと参照用キャパシタ制御トランジスタとの並列回路からなる。各記憶用キャパシタＣM0，ＣM1，ＣM2，ＣM3，…，ＣM15は、それぞれ第１の電極、この第１の電極に対向して配置された第２の電極、およびこれらの第１、第２の電極に挟まれた強誘電体薄膜とを少なくとも具備している。
【０１１６】
また、参照用キャパシタＣREFは、記憶用キャパシタＣM15の第１の電極に電気的に結合した第３の電極、この第３の電極に対向して配置された第４の電極、およびこれらの第３、第４の電極に挟まれた誘電体薄膜とを少なくとも具備している。そして、本発明の半導体記憶装置は、このメモリセルブロックを複数個マトリックス状に配置しているが、ＦＩＧ．２４ではそのうちサブブロック［Ａ］として４つ、サブブロック［Ｂ］として４つの計８つのみを示している。２段目のカラムのサブブロック［Ａ］のブロック選択トランジスタＱＳ、および１段目のカラムのサブブロック［Ｂ］のブロック選択トランジスタＱＳは、ビット線ＢＬ０に接続されている。同様に、２段目のカラムのサブブロック［Ａ］のブロック選択トランジスタＱＳ、および２段目のカラムのサブブロック［Ｂ］のブロック選択トランジスタＱＳはビット線ＢＬ１に接続されている。さらに、３段目および４段目のカラムの、各２つのブロック選択トランジスタＱＳは、それぞれビット線ＢＬ２およびビット線ＢＬ３に接続されている。サブブロック［Ａ］のブロック選択トランジスタＱＳの記憶セルに接続されていない方の主電極はドライブ線ＤＬＡに、サブブロック［Ｂ］のブロック選択トランジスタＱＳの記憶セルに接続されていない方の主電極はドライブ線ＤＬＢに接続されている。
【０１１７】
サブブロック［Ａ］の記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15のそれぞれに並列接続された制御用トランジスタの各ゲート電極には、ワード線ＷＬ０Ａ，ＷＬ１Ａ，ＷＬ２Ａ，…，ＷＬ１５Ａが接続されている。同様にサブブロック［Ｂ］の記憶用キャパシタＣM0，ＣM1，ＣM2，…，ＣM15のそれぞれに並列接続された制御用トランジスタの各ゲート電極には、ワード線ＷＬ０Ｂ，ＷＬ１Ｂ，ＷＬ２Ｂ，…，ＷＬ１５Ｂが接続されている。サブブロック［Ａ］の参照用キャパシタ制御トランジスタのゲート電極には、ワード線ＷＲＡが接続され、サブブロック［Ｂ］の参照用キャパシタ制御トランジスタのゲート電極には、ワード線ＷＲＢが接続されている。１段目と３段目のカラムの読み出し用トランジスタＱREADＢの一方の主電極には、読み出し用電源線ＶＬが、他方の主電極には読み出し出力線ＳＬＡが接続されている。一方、２段目と４段目のカラムの読み出し用トランジスタＱREADＡの一方の主電極には、読み出し用電源線ＶＬが、他方の主電極には読み出し出力線ＳＬＢが接続されている。図２４において、記憶用キャパシタＣM0，ＣM1，ＣM2，ＣM3，…，ＣM15それぞれに並列接続された制御用トランジスタ、読み出し用トランジスタＱREADＡ，ＱREADＢ、ブロック選択トランジスタＱＳ、および参照用キャパシタ制御トランジスタは、ｎＭＯＳＦＥＴで示されているが、ｐＭＯＳＦＥＴで構成することも可能である。
【０１１８】
図２６には、本発明の第３実施形態に係る半導体記憶装置の読み出し／書き込みシークエンスを示す。本発明の第３実施形態に係る半導体記憶装置では、ビット数ＢＬｘは特定のカラムに沿ったブロックを選択する役割を行ない、読み出し／書き込み電圧の印加は隣接２本のドライブ線ＤＬＡおよびＤＬＢを通じて行なう。なお、反対側に隣接するブロックにも電圧が加わるが、ワード線ＷＲＡ、もしくはワード線ＷＲＢを“０”として、そのブロック内の参照用キャパシタ制御トランジスタを、オフにしておけば問題は生じない。
【０１１９】
また、サブブロック［Ａ］の記憶セルを選択するときはサブブロック［Ｂ］の参照用キャパシタを選択し、サブブロック［Ｂ］の記憶セルを選択するときはサブブロック［Ａ］の参照用キャパシタを選択する。
【０１２０】
第３実施形態では２本のドライブ線ＤＬＡおよびＤＬＢの間に電圧を印加することができるので、実質的に±ＶCの電圧をセルに印加できるという利点がある。その他はほぼ第１実施形態と同様である。
【０１２１】
例えば、図２４に示す回路構成において、サブブロック［Ａ］内のＢＬ１とＷＬ１Ａの交点で指定される２段目のカラムの記憶セルＣM1を選択するには、ビット線ＢＬ１を“１”とし、サブブロック［Ａ］およびサブブロック［Ｂ］のブロック選択トランジスタＱＳを共にオンにする。次に、ワード線ＷＲＡを“１”とし、サブブロック［Ａ］の参照用キャパシタＣREFを選択する。そして、サブブロック［Ａ］のＷＬ１Ａのみを“０”とし、それ以外のＷＬＡのみを“１”とすれば２段目のカラムの記憶セルＣM1が選択できる。そして、記憶セルＣM1を選択した状態で、２本のドライブ線ＤＬＡおよびＤＬＢの間に電圧を印加すれば読み出し出力線ＳＬＡに信号を読み出すことができる。
【０１２２】
図２７（ａ）は、メモリセルブロックを示す平面図で、簡略化のために、図２７（ｂ）のＡ−Ａ’面のレベルよりも下層のみを示す。図２７（ａ）において、ｎ＋ソース／ドレイン領域３２１，２２とポリシリコンゲート電極３３１とで、サブブロック［Ｂ］のブロック選択トランジスタＱＳが構成されている。ｎ＋ソース／ドレイン領域３２１は、ドライブ線との接続部として機能する。さらに、ｎ＋ソース／ドレイン領域２２，２３とポリシリコンゲート電極となるワード線ＷＬ０Ｂとで、サブブロック［Ｂ］の記憶用キャパシタＣM0に並列接続された制御用トランジスタが構成されている。さらに、ｎ＋ソース／ドレイン領域２３，２４とワード線ＷＬ１Ｂとで、記憶用キャパシタＣM1に並列接続された制御用トランジスタが、ｎ＋ソース／ドレイン領域２４，２５とワード線ＷＬ２Ｂとで、記憶用キャパシタＣM2に並列接続された制御用トランジスタが、…、ｎ＋ソース／ドレイン領域２６（図示されず），３２２とワード線ＷＬ１５Ｂとで、記憶用キャパシタＣM15に並列接続された制御用トランジスタが形成されている。ｎ＋ソース／ドレイン領域２３，２５には、各記憶用キャパシタＣM0，ＣM1，ＣM2，ＣM3，…，ＣM15の第１の電極もしくは第２電極として機能する下部電極４２，４３，…，４４が接続されている。そして、ｎ＋ソース／ドレイン領域３２２，３２３とワード線ＷＲＢとで、参照用キャパシタ制御トランジスタが形成されている。またｎ＋ソース／ドレイン領域３２４，３２５とポリシリコンゲート電極３３２とで読み出し用トランジスタＱREADが形成されている。ｎ＋ソース／ドレイン領域３２５には読み出し用電源線ＶＬが接続されている。ポリシリコンゲート電極３３４は、２段目のカラムの読み出し用キャパシタ制御トランジスタＱREADに対応する。また、ポリシリコンゲート電極３３３は、２段目のカラムのブロック選択トランジスタＱＳに、ポリシリコンゲート電極３３５は、３段目のカラムのブロック選択トランジスタＱＳに、ポリシリコンゲート電極３３７は、４段目のカラムのブロック選択トランジスタＱＳに対応する。なお、サブブロック［Ａ］についても同様である。
【０１２３】
図２７（ａ）に示すように、１個のサブブロック［Ｂ］内に、それぞれブロック選択トランジスタＱＳ、ｎ個の記憶用キャパシタＣM0，ＣM1，ＣM2，ＣM3，…，ＣM15およびこれらに並列接続されたｎ個の制御用トランジスタ、読み出しトランジスタＱＢREAD、参照用キャパシタＣREF、および参照用キャパシタ制御トランジスタが含まれる。記憶セルの寸法は４Ｆ2、ブロックあたりのコンタクト部を含めた記憶セル以外の領域は２２Ｆ2であるから、メモリセル１個当り（４＋２２／ｎ）Ｆ2になる。第３の実施の形態では強誘電体キャパシタとして２０μＣ／ｃｍ２の残留分極を有するものを使用したため、１６個の記憶セルを直列に接続しても安定に動作することが分かった。したがって、１個当たり５．４Ｆ2の寸法になった。
【０１２４】
図２７（ｂ）は、図２７（ａ）に示すサブブロック［Ｂ］の平面図のＢ−Ｂ’方向に沿った断面図である。図２７（ｂ）に示すように、本発明の第３実施形態に係る半導体記憶装置は、半導体基板１１上にｐウェル１２を形成し、このｐウェル１２の表面に、ｎ＋ソース／ドレイン領域３２１，２２，２３，…，３２２，３２３を設けている。そして、ｐウェル１２の表面のゲート酸化膜の上に、ポリシリコンゲート電極３３１、ワード線ＷＬ０Ｂ，ＷＬ１Ｂ，ＷＬ２Ｂ，…，ＷＬ１５Ｂ、およびポリシリコンゲート電極３３２を有している。また、ｎ＋ソース／ドレイン領域３２１に接続して、ドライブ線ＤＬＢが紙面に垂直方向に伸延している。
【０１２５】
ｎ＋ソース／ドレイン領域３２１，２２とポリシリコンゲート電極３３１とで、ブロック選択トランジスタＱＳが構成されている。また、ｎ＋ソース／ドレイン領域２２，２３とワード線ＷＬ０Ｂとで、記憶用キャパシタＣM0に並列接続された制御用トランジスタが構成されている。さらに、ｎ＋ソース／ドレイン領域２３，２４とワード線ＷＬ１Ｂとで、記憶用キャパシタＣM1に並列接続された制御用トランジスタが、ｎ＋ソース／ドレイン領域２４，２５とワード線ＷＬ２Ｂとで、記憶用キャパシタＣM2に並列接続された制御用トランジスタが、…、ｎ＋ソース／ドレイン領域２６（図示せず），３２２とワード線ＷＬ１５Ｂとで、記憶用キャパシタＣM15に並列接続された制御用トランジスタが形成されている。そして、ｎ＋ソース／ドレイン領域３２２，３２３とワード線ＷＲＢとで、参照用キャパシタ制御トランジスタが形成されている。またＢ−Ｂ’方向の断面上には露出しないので図示を省略したｎ＋ソース／ドレイン領域３２４，３２５（図２７（ａ）参照）とポリシリコンゲート電極３３２とで読み出し用トランジスタＱREADが形成されている。ポリシリコンゲート電極３３１、ワード線ＷＬ０Ｂ，ＷＬ１Ｂ，ＷＬ２Ｂ，…，ＷＬ１５Ｂ，ＷＲＢ、ポリシリコンゲート電極３３２の上には酸化膜（ＳｉＯ2膜）等からなる第１の層間絶縁膜１３が形成され、この第１の層間絶縁膜１３の上に、記憶用キャパシタＣM0，ＣM1，ＣM2，ＣM3，…，ＣM15の第１の電極もしくは第２の電極として機能する下部電極４２，４３，…，４４、参照用キャパシタＣREFの第４の電極として機能する下部電極３５１が形成されている。下部電極４２，４３，…，４４，３５１は、第１の層間絶縁膜１３中に設けられたコンタクトホールを埋め込むように形成されたコンタクトプラグ７３，７５，３４２により、ｎ＋ソース／ドレイン領域２３，２５，…，３２３と接続している。さらに、下部電極３５１は、第１の層間絶縁膜１３を貫通して設けられたコンタクトプラグ３４３を介して、読み出し用トランジスタＱREADのポリシリコンゲート電極３３２と接続している。これらのコンタクトプラグは、ドープポリシリコン、高融点金属や高融点金属のシリサイド等で構成すればよい。下部電極４２は、記憶用キャパシタＣM0の第１の電極および記憶用キャパシタＣM1の第２の電極として機能する。下部電極４３は、記憶用キャパシタＣM2の第１の電極および記憶用キャパシタＣM3の第２の電極として機能する。…下部電極４４は、記憶用キャパシタＣM14の第１の電極および記憶用キャパシタＣM15の第２の電極として機能する。そして、この下部電極４２，４３，…，４４の上に、所定の強誘電体薄膜５１，５２，…，５３を形成し、パターニングすればよい。また、参照用キャパシタＣREFの下部電極３５１の上には、常誘電体薄膜３５２を形成すればよい。なお、参照用キャパシタＣREF用の常誘電体薄膜３５２の代わりに、強誘電体薄膜を使用することもできる。強誘電体薄膜５１，５２，…，５３、および常誘電体薄膜３５２の形成されていない第１の層間絶縁膜１３の上には、酸化膜（ＳｉＯ2膜）等からなる第２の層間絶縁膜１４が形成され、この第２の層間絶縁膜１４の上には、上部電極３７２，６２，…，３５３が形成されている。上部電���３７２は、記憶用キャパシタＣM0の第２の電極として機能する。上部電極６２は、記憶用キャパシタＣM1の第１の電極および記憶用キャパシタＣM2の第２の電極として機能する。…上部電極３５３は、記憶用キャパシタＣM15の第１の電極および参照用キャパシタＣREFの第３の電極として機能する。上部電極３７２，６２，…，３５３は、第１の層間絶縁膜１３および第２の層間絶縁膜１４を貫通して設けられたコンタクトホールを埋め込むように形成されたコンタクトプラグ７２，７４，３４１により、ｎ＋ソース／ドレイン領域２２，２４，…，３２２と接続している。これらのコンタクトプラグ７２，７４，３４１は、ドープドポリシリコン、高融点金属や高融点金属のシリサイド等で構成すればよい。さらに、上部電極３７２，６２，…，３５３、読み出し出力線ＳＬＢ、および読み出し出力線ＳＬＡの上には、酸化膜（ＳｉＯ2膜）等からなる第３の層間絶縁膜１５が形成され、この第３の層間絶縁膜１５の上には、ビット線が形成されている。なお、図示を省略しているが、ビット線の上には、酸化膜（ＳｉＯ2膜），ＰＳＧ膜，ＢＰＳＧ膜，窒化膜（Ｓｉ３Ｎ４膜），あるいはポリイミド膜などのパッシベーション膜を形成することが好ましいことは勿論である。主としてサブブロック［Ｂ］について説明したがサブブロック［Ａ］も同様の構成を有する。このような回路構成により、非常に高集積化された不揮発性メモリの動作が確認できた。
【０１２６】
（第４実施例）
図２８は、本発明の第４の実施例に係る記憶用強誘電体キャパシタを使用した半導体記憶装置の主要部分の回路構成を示す図である。図２８に示すように、本発明の第４実施形態に係る半導体記憶装置は、直列接続された複数個の選択用ＭＯＳトランジスタＱM0，ＱM1，ＱM2，ＱM3，…，ＱM15と、これら選択用トランジスタの共通主電極毎に接続された複数個の記憶用強誘電体キャパシタＣM0，ＣM1，ＣM2，ＣM3，…，ＣM15とからなるＮＡＮＤ型記憶セル列と、この記憶セル列の端部に位置する選択用トランジスタＱM0の主電極に接続した参照用キャパシタＣREFと、選択用トランジスタＱM0と参照用キャパシタＣREFとの接続点であるストレージノードＮＳに接続したゲート電極を有する読み出し用トランジスタＱREADと、ストレージノードＮＳに接続したＲ／Ｗ制御用トランジスタＱR/Wを少なくとも具備したメモリセルブロックを基本ユニットとして構成している。
【０１２７】
各記憶用キャパシタＣM0，ＣM1，ＣM2，ＣM3，…，ＣM15は、それぞれ選択用トランジスタの共通主電極に接続された第１の電極、この第１の電極に対向して設置され、プレート電極に接続された第２の電極、およびこれらの第１、第２の電極に挟まれた強誘電体薄膜とを少なくとも具備している。また、参照用キャパシタＣREFは、ストレージノードＮＳに接続した第３の電極、この第３の電極に対向して設置され、プレート電極ＰＬに接続された第４の電極、およびこれらの第３、第４の電極に挟まれた誘電体薄膜とを少なくとも具備している。また、Ｒ／Ｗ制御用トランジスタＱR/Wの一方の主電極はストレージノードＮＳに、他方の主電極はビット線ＢＬに接続されている。
【０１２８】
そしてこのＮＡＮＤ型記憶セル列を複数個マトリックス状に配置しているが、１個の参照用キャパシタＣREF、この読み出し用トランジスタＱREAD、および
制御用トランジスタＱR/Wを中心として、右にサブブロック［Ａ］、左にサブブロック［Ｂ］、の２個のサブブロックに別れている。図２８ではそのうちブロック［Ａ］として２つ、サブブロック［Ｂ］として２つの計４つのみを示している。
【０１２９】
サブブロック［Ａ］の選択用トランジスタＱM0，ＱM1，ＱM2，ＱM3，…，ＱM15の各ゲート電極には、ワード線ＷＬ０Ａ，ＷＬ１Ａ，ＷＬ２Ａ，ＷＬ３Ａ，…，ＷＬ１５Ａが接続されている。同様に、サブブロック［Ｂ］の選択用トランジスタＱM0，ＱM1，ＱM2，ＱM3，…，ＱM15の各ゲートには、ワード線ＷＬ０Ｂ，ＷＬ１Ｂ，ＷＬ２Ｂ，ＷＬ３Ｂ，…，ＷＬ１５Ｂが接続されている。各メモリセルブロックの読み出し用トランジスタＱREADの一方の主電極には、読み出し用電源線ＶＬが、他方の主電極には読み出し出力線ＳＬが接続されている。各メモリセルブロックのＲ／Ｗ制御用トランジスタＱR/Wのゲート電極には、Ｒ／Ｗ制御用トランジスタのワード線ＲＬが接続されている。
【０１３０】
図２９には周辺回路の接続図を示す。サブブロック［Ａ］の各ワード線ＷＬ０Ａ，ＷＬ１Ａ，ＷＬ２Ａ，ＷＬ３Ａ，…，ＷＬ１５Ａは、ローデコーダＡに、サブブロック［Ｂ］の各ワード線ＷＬ０Ｂ，ＷＬ１Ｂ，ＷＬ２Ｂ，ＷＬ３Ｂ，…，ＷＬ１５Ｂは、ローデコーダＢに、各ビット線ＢＬ０，ＢＬ１，…はカラムデコーダに接続されている。
【０１３１】
図２８および図２９に示す回路構成において、サブブロック［Ａ］内のＢＬｘ（ｘ＝０，１）とＷＬｙＡ（ｙ＝０，１，２，…，１５）の交点で示される所望の記憶セルを選択するには、ＷＬ０ＡからＷＬｙＡまでのワード線を全て“１（ハイレベル）”としてＱM0からＱMyまでの選択用トランジスタをすべてオンに、ワード線ＷＬｙ＋１Ａを“０（ローレベル）”として選択用トランジスタＱｍｙ＋１をオフにし、電位一定（例えば１／ＶCＣ）のプレート線ＰＬに対して、ＢＬｘに電位を加えることで達成され。同様に、サブブロック［Ｂ］内のＢＬｘ（ｘ＝０，１）とＷＬｙＢ（ｙ＝０，１，２，…，１５）の交点で示される所望の記憶セルを選択するには、ＷＬ０ＢからＷＬｙＢまでのワード線を全て“１（ハイレベル）”としてＱM0からＱMyまでの選択用トランジスタをすべてオンに、ワード線ＷＬｙ＋１Ｂを“０（ローレベル）”として選択用トランジスタＱｍｙ＋１をオフにし、電位一定（例えば１／２ＶＧ）のプレート線ＰＬに対して、ＢＬｘに電位を加えることで達成される。
【０１３２】
図３０には、「プリチャージ併用読み出し／直接書き込み方式」を採用した場合の読み出し／書き込みシークエンスを示す。まず、プリチャージ併用読み出し方式においては、ＷＬ０ＡからＷＬｙＡまで、ないしはＷＬ０ＢからＷＬｙＢまでを選択する前に、Ｒ／Ｗ制御用トランジスタＱR/Wをオンにし、電位一定のプレート線ＰＬに対して参照用キャパシタＣREFに逆電圧を加えてプリチャージを行なう。その後、Ｒ／Ｗ制御用トランジスタＱR/Wをオフにし、ＷＬ０ＡからＷＬｙＡまでないしはＷＬ０ＢからＷＬｙＢまでを選択した後、正電圧を加えることにより、記憶用キャパシタＣMyに実質的に２倍程度の電圧を加えて反転させるものである。
【０１３３】
次に、記憶用キャパシタＣMyに対する書込みは、まず、Ｒ／Ｗ制御用トランジスタＱR/Wをオンにし、ビット線ＢＬに書き込み電圧を印加し、ＷＬ０ＡからＷＬｙＡまでないしはＷＬ０ＢからＷＬｙＢまでを選択することにより、記憶用キャパシタＣMyに直接電圧を加えて反転させるものである。
【０１３４】
図３１（ａ）は、本発明の第４実施形態の平面図で、見やすくするために、図３１（ｂ）に示す断面図におけるＡ−Ａ’のレベルよりも下層のみを示す。ビット線に接続された１個のブロック内に、１６個の記憶セルを持つサブブロックが２個、読み出しトランジスタＱREAD、および
制御用トランジスタＱR/Wが含まれる。記憶セルの寸法は４Ｆ2、ブロックあたりの記憶セル以外の領域は２６Ｆ2であるから、メモリセル１個当たり（４＋２６／３２）Ｆ2になる。本実施形態では強誘電体キャパシタとして２０μＣ／ｃｍ２の残留分極を持つものを使用したため、３２個の記憶セルを直列に接続しても安定に動作することが分かった。したがって、１個当たり４．８Ｆ2の寸法になった。
【０１３５】
また、図３１（ｂ）は、図３１（ａ）の平面図のＢ−Ｂ’に沿った断面図である。シリコン基盤上に、ｎＭＯＳ型のトランジスタから形成されている。各選択用トランジスタＱM0，ＱM1，ＱM2，ＱM3，…，ＱM15の主電極領域には下部電極ＬＥ、上部電極ＴＥおよび強誘電体膜からなるキャパシタＣM0，ＣM1，ＣM2，ＣM3，…，ＣM15が形成されている。また、ＮＡＮＤセルメモリ列の端部の選択用トランジスタＱM0のもう１つの主電極上には、同様に参照用キャパシタＣREFが形成されている。このような回路構成により、非常に高集積化された不揮発性メモリの動作が確認できた。
【０１３６】
（第５実施形態）
図３２は、本発明の第５実施形態に係る常誘電体記憶用キャパシタを使用した半導体記憶装置の主要部分の回路構成を示し、図３３は周辺回路をも含めた半導体記憶装置の主要部分を詳細に示す図である。図３２に示すように、本発明の第５実施形態に係る半導体記憶装置は、直列接続された複数個の選択用ＭＯＳトランジスタＱM0，ＱM1，ＱM2，ＱM3，…，ＱM15と、これら選択用トランジスタの共通主電極毎に接続された複数個の記憶用強誘電体キャパシタＣM0，ＣM1，ＣM2，ＣM3，…，ＣM15とからなるＮＡＮＤ型記憶セル列と、この記憶セル列の端部に位置する選択用トランジスタＱM0の主電極に接続した参照用キャパシタＣREFと、選択用トランジスタＱM0と参照用キャパシタＣREFとの接続点であるストレージノードＮＳに接続したゲート電極を有する読み出し用トランジスタＱREADと、ストレージノードＮＳに接続した２個のＲ／Ｗ制御用トランジスタＱR/W1およびＱR/W2を少なくとも具備するメモリセルブロックを基本ユニットとして構成している。
【０１３７】
各記憶用キャパシタＣM0，ＣM1，ＣM2，ＣM3，…，ＣM15は、それぞれ選択用トランジスタの共通主電極に接続された第１の電極、この第１の電極に対向して設置され、プレート電極に接続された第２の電極、およびこれらの第１、第２の電極に挟まれた強誘電体薄膜とを少なくとも具備している。また、参照用キャパシタＣREFは、ストレージノードＮＳに接続した第３の電極、この第３の電極に対向して設置され、ビット線ＢＬに接続された第４の電極、およびこれらの第３、第４の電極に挟まれた誘電体薄膜とを少なくとも具備している。また、第１のＲ／Ｗ制御用トランジスタＱR/W1の一方の主電極はストレージノードＮＳに、他方の主電極はビット線ＢＬに接続されている。第２のＲ／Ｗ制御用トランジスタＱR/W2の一方の主電極はストレージノードＮＳに、他方の主電極はプレート電極ＰＥに接続されている。
【０１３８】
このＮＡＮＤ型記憶セル列を複数個マトリックス状に配置しているが、１個の参照用キャパシタＣREF、読み出し用トランジスタＱREAD、および２個のＲ／Ｗ制御用トランジスタＱR/W1およびＱR/W2を中心として、右にサブブロック［Ａ］、左にサブブロック［Ｂ］、の２個のサブブロックに別れている。図３２ではそのうちブロック［Ａ］として２つ、サブブロック［Ｂ］として２つの計４つのみを示している。
【０１３９】
サブブロック［Ａ］の選択用トランジスタＱM0，ＱM1，ＱM2，ＱM3，…，ＱM15の各ゲート電極には、ワード線ＷＬ０Ａ，ＷＬ１Ａ，ＷＬ２Ａ，ＷＬ３Ａ，…，ＷＬ１５Ａが接続されている。同様に、サブブロック［Ｂ］の選択用トランジスタＱM0，ＱM1，ＱM2，ＱM3，…，ＱM15の各ゲート電極には、ワード線ＷＬ０Ｂ，ＷＬ１Ｂ，ＷＬ２Ｂ，ＷＬ３Ｂ，…，ＷＬ１５Ｂが接続されている。各メモリセルブロックの読み出し用トランジスタＱREADの一方の主電極には、読み出し用電源線ＶＬが、他方の主電極には読み出し出力線ＳＬＡまたはＳＬＢが接続されている。各メモリセルブロックの２個のＲ／Ｗ制御用トランジスタＱR/W1およびＱR/W2のゲート電極には、Ｒ／Ｗ制御用トランジスタのワード線ＲＬ１およびＲＬ２が接続されている。ＦＩＧ．３２において、選択用トランジスタＱM0，ＱM1，ＱM2，ＱM3，…，ＱM15、読み出し用トランジスタＱREAD、およぴ２個のＲ／Ｗ制御用トランジスタＱR/W1およびＱR/W2は、ｎＭＯＳＦＥＴで示されているが、ｐＭＯＳＦＥＴで構成することも可能である。
【０１４０】
図３３には、周辺回路の接続図を示す。サブブロック［Ａ］の各ワード線ＷＬ０Ａ，ＷＬ１Ａ，ＷＬ２Ａ，ＷＬ３Ａ，…，ＷＬ１５Ａは、ローデコーダＡにサブブロック［Ｂ］の各ワード線ＷＬ０Ｂ，ＷＬ１Ｂ，ＷＬ２Ｂ，ＷＬ３Ｂ，…，ＷＬ１５ＢはローデコーダＢに、各ビット線ＢＬ０，ＢＬ１，……はカラムデコーダに接続されている。
【０１４１】
図３２および図３３に示す回路構成において、サブブロック［Ａ］内のＢＬｘ（ｘ＝０，１）とＷＬｙＡ（ｙ＝０，１，２，…，１５）の交点で示される所望の記憶セルを選択するには、ＷＬ０ＡからＷＬｙＡまでのワード線を全て“１（ハイレベル）”としてＱM0からＱMyまでの選択用のトランジスタを全てオンに、ワード線ＷＬｙ＋１Ａを“０（ローレベル）”として選択用トランジスタＱｍｙ＋１をオフにして、電位一定（例えば１／２ＶＧ）のプレート線ＰＬに対して、ＢＬｘに電位を加えることで達成される。
【０１４２】
図３４にはさらに「プリチャージ読み出し／直接書き込み方式」を採用した場合の読み出し／書き込みシークエンスを示す。すなわち、プリチャージ読み出し方式においては、ＷＬｙＡないしＷＬｙＢを選択する前に、第２のＲ／Ｗ制御用トランジスタＱR/W2をオンにし、電位一定のプレート線ＰＬに対して参照用キャパシタＣREFおよび選択するセルの手前のＷＬ０ＡからＷＬｙ−１Ａまで、ないしはＷＬ０ＢからＷＬｙ−１Ｂまでに電圧を加えてプリチャージを行なう。その後、Ｒ／Ｗ制御用トランジスタＱR/Wをオフにし、ＷＬｙＡないしＷＬｙＢを選択することにより、記憶用キャパシタＣMyの電荷を読みだすものである。記憶用キャパシタＣMyへの書き込みは、まず、第１のＲ／Ｗ制御用トランジスタＱR/W1がビット線ＢＬに書き込み電圧を供給するためにオンされて、ＷＬ０ＡからＷＬｙ−１Ａまで、ないしはＷＬ０ＢからＷＬｙ−１Ｂまでを選択する。したがって、記憶用キャパシタＣMyに電圧を直接印加することにより反転させる。
【０１４３】
図３５（ａ）は、本発明の第５実施形態の平面図で、見やすくするために、図３５（ｂ）に示す断面図におけるＡ−Ａ’のレベルよりも下層のみを示す。ビット線に接続された１個のブロック内に、８個の記憶セルを持つサブブロックが２個、読み出しトランジスタＱREAD、および２個のＲ／Ｗ制御用のトランジスタＱR/W1およびＱR/W2が含まれる。記憶セルの寸法は４Ｆ2、ブロックあたりの記憶セル以外の領域は２２Ｆ2であるから、メモリセル１個当たり（４＋２２／１６）Ｆ2になる。本実施例では常誘電体キャパシタとして２０ｍＦ／ｃｍ２の容量を持ち、かつ非線形の強いものを使用したために、１６個の記憶セルを直列に接続しても安定に動作することが分かった。したがって、１個当たり５．４Ｆ2の寸法になった。
【０１４４】
また、図３５（ｂ）は図３５（ａ）の平面図のＢ−Ｂ’に沿った断面図である。シリコン基板上に、ｎＭＯＳ型のトランジスタから形成されている。各選択用トランジスタＱM0，ＱM1，ＱM2，ＱM3，…，ＱM15の主電極領域には下部電極ＬＥ、上部電極ＴＥおよび強誘電体膜よりなる記憶用キャパシタＣM0，ＣM1，ＣM2，ＣM3，…，ＣM15が形成されている。また、ＮＡＮＤセルメモリ列の端部の選択用トランジスタＱM0のもう１つの主電極上には同様に参照用キャパシタＣREFが形成されている。このような回路構成により、非常に高集積化された半導体メモリの動作が確認できた。
【０１４５】
（第６実施形態）
図３６（ａ）ないし（ｄ）は、本発明の第６実施形態に係るＣｈａｉｎ型半導体記憶装置の工程順模式断面図である。各図において、符号１は第１導電型半導体基板、２は第２導電型不純物拡散層、３は素子間分離絶縁膜、４はゲート酸化膜、５はワード線、６は単結晶Ｓｉエピタキシャル成長層、７，８，９は絶縁膜、１１および１５はバリア金属、１２は下部電極、１３は誘電体薄膜、１４は上部電極、２３は内部配線、２４はヴィアプラグである。
【０１４６】
まず、図３６（ａ）においては、既知の工程によりメモリセルのトランジスタ部を形成した後、単結晶Ｓｉ層６の選択エピタキシャル成長を行ない、化学的機械的研磨（ＣＭＰ）法により平坦化したところである。このとき、ワード線５の絶縁膜として酸化シリコン膜を用いた。また、Ｓｉ基板上の電極にＲＩＥ工程で生じた表面の損傷層を取り除くため、フッ化水素蒸気を使用したエッチングの後、そのまま真空中でＣＶＤ室に搬送し、１ｍＴｏｒｒの圧力のＳｉＨ４ガスとドナーとして加えた０．１ｍＴｏｒｒのＡｓＨ３ガスを使用して７５０℃で選択エピタキシャル成長を行なった。
【０１４７】
次に、図３６（ｂ）に示すように、単結晶Ｓｉ層６にＣＭＰ（Chemical and Mechanical Polishing）工程で生じた表面の損傷層を取り除くため、フッ化水素蒸気を使用したエッチングの後、バリアメタル１１として反応性スパッタ法により６００℃でＴｉＮを積層し、引き続き下部電極１２としてスパッタ法により６００℃でＳｒＴｉＯ3（ＳＲＯと以降略称する）膜を積層し、引き続きＢａＴｉＯ3（以下、ＢＴＯと略記する）強誘電体薄膜１３をスパッタ法により６００℃で４０ｎｍの厚さに積層し、引き続き上部電極１４としてスパッタ法により６００℃でＳｒＴｉＯ3（ＳＲＯと以降略称する）膜を積層し、引き続きバリアメタル１５として反応性スパッタ法により６００℃でＴｉＮを積層したところである。このとき、単結晶Ｓｉ層６の上には、バリアメタル１１、下部電極１２、強誘電体薄膜１３、上部電極１４の全てがエピタキシャル成長を生じて単結晶になった。
【０１４８】
次に、図３６（ｃ）に示すように、既知のリソグラフィーおよびＲＩＥ（Reactive Ion Etching）法により、バリアメタル１１、下部電極１２、強誘電体膜１３、上部電極１４、バリアメタル１５、および単結晶Ｓｉ層６のパターニングを行った。次に、ＴＥＯＳを原料ガスとして使用したプラズマＣＶＤ法により酸化シリコン絶縁膜７をコンフォーマルに成膜し、異方性エッチングによりキャパシタの絶縁膜側壁を形成した。次に,ＣＶＤ（Chemical Vapour Deposition）法によりタングステン（Ｗ）からなるヴィアプラグ２４を埋め込み、バリアメタル１５をストッパーとして用いたＣＭＰ法により平坦化を行った。
【０１４９】
次に、図３６（ｄ）に示すように、スパッタ法によりＷからなる内部配線２３を形成し、既知のリソグラフィーおよびＲＩＥ法により、強誘電体膜１３、上部電極１４、バリアメタル１５、および内部配線２３のパターニングを行った。次にＴＥＯＳを原料ガスとして使用したプラズマＣＶＤ法により酸化シリコン絶縁膜８を埋め込み、内部配線２３をストッパーとして用いたＣＭＰ法により平坦化を行なった。さらに層間絶縁膜９を作成した。
【０１５０】
このような工程で作成した後、Ｘ線回折装置により膜方位を測定したところ、ＴｉＮバリア膜、ＳＲＯ電極膜、ＢＴＯ誘電体膜すべてが（００１）方位にエピタキシャル成長していることが確かめられ、またＢＴＯ膜の膜厚方向の格子定数は０．４３４ｎｍと大きく伸びていた。また、形成した強誘電体薄膜キャパシタの誘電特性を測定したところ、残留分極量として０．４２Ｃ／ｍ２と大きな値が得られ、強誘電体キャパシタとして機能することが確めることができた。
【０１５１】
（第７実施形態）
図３７（ａ）ないし（ｃ）および図３８（ｄ）（ｅ）は、本発明の第７実施形態に係るＣｈａｉｎ型半導体記憶装置の工程順模式断面図である。符号１は第１導電型半導体基板、２は第２導電型不純物拡散層、５はワード線、６は単結晶Ｓｉエピタキシャル成長層、７，８，９，１０は絶縁膜、１１は下部バリア金属膜、１２は下部電極、１３は誘電体薄膜、１４は上部電極、１５は上部バリア金属膜、２０はプレート電極、２１は単結晶Ｓｉ成長用ノード、２２はキャパシタのコンタクト部、２３は内部配線である。
【０１５２】
まず、図３７（ａ）に示すように、第１導電型のＳｉ（１００）基板１の表面に深さ０．１μｍ程度の第２導電型の不純物拡散層からなるプレート電極２０を形成した後、下部バリア金属層１１として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ、下部電極１２として膜厚２０ｎｍのＳＲＯを、基板温度６００℃でＲＦあるいはＤＣスパッタ法により大気中に出さずに連続してエピタキシャル成長した。次に、リソグラフィーおよびＲＩＥなどによるエッチングにより基板１に達するまでパターニングを行ない、素子間分離絶縁膜３をＴＥＯＳガスを原料としたプラズマＣＶＤ法等により埋め込み、下部電極をストッパとしてＣＭＰ法などにより平坦化した。次に、下部電極表面の平坦化により生じた損傷層をウェットエッチングなどにより取り除いた後、誘電体膜１３として厚さ２０ｎｍのＢａＴｉＯ3薄膜、上部電極１４として厚さ２０ｎｍのＳＲＯ膜、さらに上部バリア金属層１５として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎを、基板温度６００℃でＲＥあるいはＤＣスパッタ法により大気中に出さずに連続してエピタキシャル成長し、さらに、第１の絶縁膜７をＴＥＯＳガスを原料としたプラズマＣＶＤ法等により形成した。
【０１５３】
次に、図３７（ｂ）に示すように、単結晶Ｓｉ成長用ノード２１をリソグラフィーおよびＲＩＥなどによるエッチングにより形成した。次に第２の絶縁膜８をコンフォーマルに形成した。次に、第１の絶縁膜７を残して、異方性ＲＩＥにより第２の絶縁膜８を除去することにより、単結晶Ｓｉ成長用ノードの側壁部分にも絶縁膜をセルフアラインにより残した。次に、Ｓｉ表面の損傷層を取り除くため、フッ化水素蒸気を使用したエッチングの後、そのまま真空中でＣＶＤ室に搬送し、１ｍＴｏｒｒの圧力のＳｉＨ４ガスとドナーとして加えた０．１ｍＴｏｒｒのＡｓＨ３ガスを使用して７５０℃で、単結晶Ｓｉ成長用ノード２１から選択エピタキシャル成長により単結晶Ｓｉ層６を形成した。次に、第１の絶縁膜７を停止層とし、ＣＭＰ法（化学的機械的研磨法）により平坦化した。
【０１５４】
次に、図３７（ｃ）に示すように、フォトリソグラフィー法とＲＩＥ法などのプラズマエッチングを用いてキャパシタのパターニングを行なって上部電極へのコンタクトホール２６を形成し、さらにフォトリソグラフィー法とＲＩＥ法などのプラズマエッチングを用いてキャパシタのパターニングを行なって上部電極へのコンタクトホール２７を形成し、絶縁膜９をコンフォーマルに形成した。次に第１の絶縁膜７を残して、異方性ＲＩＥにより絶縁膜９を除去することにより、側壁部分の絶縁膜をセルフアラインにより残した。次にＣＶＤ法によりタングステン（Ｗ）からなるヴィアプラグ２４および２５を埋め込み、第１の絶縁膜７をストッパとして用いたＣＭＰ法により平坦化を行った。
【０１５５】
次に、図３８（ｄ）に示すように、公知のプロセスを使用して、不純物拡散層２、ゲート酸化膜（図示せず）、ワード線５からなるトランジスタを形成した。
【０１５６】
次に、図３８（ｅ）に示すように、例えばＮ＋型不純物を含んだポリＳｉ膜を約２００ｎｍ程度の膜厚で堆積し、フォトリソグラフィー法とＲＩＥ法などのプラズマエッチングを用いてパターニングを行なってヴィアプラグ２４ないし２５とトランジスタの主電極を接続する内部配線２３を形成した。
【０１５７】
このような工程により、強誘電体膜を使用したキャパシタとトランジスタからなるＣｈａｉｎ型メモリセルを作成することができ、ＦＲＡＭとしての動作が確認された。
【０１５８】
（第８実施形態）
次に、本発明の第８実施形態に係る半導体記憶装置について、図３９（ａ）ないし（ｃ）および図４０（ｄ）（ｅ）に示す工程順模式断面図を用いて説明する。各図において、符号１は第１導電型半導体基板、２は第２導電型不純物拡散層、３は素子間分離絶縁層、４はゲート酸化膜、５はワード線、６は単結晶Ｓｉエピタキシャル成長層、７，８は絶縁膜、１１および１５はバリア金属、１２は下部電極、１３は誘電体薄膜、１４は上部電極、２０はプレート電極、３０はコンタクトプラグ、３１は第１の貼り合せ層、３２は第２のＳｉ（１００）基板、３３は貼り合せ層である。
【０１５９】
まず、図３９（ａ）に示すように、第１のＳｉ（１００）基板１に、公知のプロセスを使用して、不純物拡散層２、ゲート酸化膜４、ワード線５からなるトランジスタや、素子間分離絶縁膜３、およびキャパシタとのコンタクトプラグ３０を形成し、化学的機械的研磨（ＣＭＰ）等の方法により平坦化した。次に、表面に第１の貼り合せ層３１としてＡｌ膜を全面に形成した。
【０１６０】
次に、図３９（ｂ）に示すように、第２のＳｉ（１００）基板３２に、下部バリア金属層１１として膜厚１０ｎｍ（Ｔｉ，Ａｌ）Ｎ、下部電極１２として膜厚２０ｎｍのＳｒＲｕＯ3、誘電体膜１３としてＢａのモル分率７０％で厚さ２０ｎｍのＢＳＴＯ薄膜、上部電極１４として厚さ２０ｎｍのＳｒＲｕＯ3膜、さらに上部バリア金属層１５として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎを、基板温度６００℃でＲＦあるいはＤＣスパッタ法により大気中に出さずに連続してエピタキシャル成長した。次に、表面に第２の貼り合せ層３３としてＡｌ膜を全面に形成した。
【０１６１】
次に、図３９（ｃ）に示すように、第１の貼り合せ層と第２の貼り合せ層を、真空度３×１０−８Ｔｏｒｒ以上の超高真空中でＡｒガスのスパッタリングにより表面に生成された酸化層を除去してＡｌの新生面を出し、そのまま大気中に晒さずに第１の貼り合せ層と第２の貼り合せ層を突き合わせ、４００℃で３０分間加圧して接合した。
【０１６２】
次に、図４０（ｄ）に示すように、貼り合わせた第２の基板を裏面からＣＭＰ等により研磨してキャパシタ層およびＳｉ層を０．２μｍ程度残した。その後、第１の基板により位置合せを行ない、各メモリセル毎にキャパシタをパターニングした。この際のエッチング条件として、酸化物層をエッチング停止層として使用すると良い。次に絶縁膜７をコンフォーマルに形成した。次に異方性ＲＩＥにより絶縁膜７を除去することにより、キャパシタ側壁部分の絶縁膜をセルフアラインにより残した。次に、例えばＮ＋型不純物を含んだポリＳｉ膜を約２００ｎｍ程度の膜厚で埋め込み、Ｓｉ層３２をストッパとして用いたＣＭＰ法により平坦化を行ない、ヴィアプラグ２４を形成した。
【０１６３】
次に、図３０（ｅ）に示すように、スパッタ法によりＴｉＮからなる内部配線２３を形成し、既知のリソグラフィーおよびＲＩＥ法により、強誘電体膜１３、上部電極１４、バリアメタル１５、および内部配線２３のパターニングを行なった。次に、ＴＥＯＳを原料ガスとして使用したプラズマＣＶＤ法により酸化シリコン絶縁膜８を埋め込み、内部配線２３をストッパとして用いたＣＭＰ法により平坦化を行ない、さらに、層間絶縁膜９を作成した。
【０１６４】
このような工程により、強誘電体膜を使用したキャパシタとトランジスタからなるメモリセルを歩留まり良く作成することができ、ＦＲＡＭとしての動作が確認された。
【０１６５】
（第９実施形態）
図４１（ａ）ないし（ｃ）は、本発明の第９実施形態に係る半導体記憶装置におけるＮＡＮＤ型セルの工程順模式断面図である。各図において、符号１は第１導電型半導体基板、２は第２導電型不純物拡散層、３は素子間分離絶縁膜、４はゲート酸化膜、５はワード線、６は単結晶Ｓｉエピタキシャル成長層、７，８，９は絶縁膜、１１および１４はバリア金属、１２は下部電極、１３は誘電体薄膜、１４は上部電極、２０はプレート電極である。
【０１６６】
図４１（ａ）は、既知の工程によりメモリセルのトランジスタ部を形成した後、単結晶Ｓｉ層６の選択エピタキシャル成長を行ない、化学的機械的研磨（ＣＭＰ）法により平坦化したところである。このとき、ワード線５の絶縁膜として酸化シリコン膜を用いた。また、Ｓｉ基板上の電極にＲＩＥ工程で生じた表面の損傷層を取り除くため、フッ化水素蒸気を使用したエッチングの後、そのまま真空中でＣＶＤ室に搬送し、１ｍＴｏｒｒの圧力のＳｉＨ４ガスとドナーとして加えた０．１ｍＴｏｒｒのＡｓＨ３ガスを使用して７５０℃で選択エピタキシャル成長を行った。
【０１６７】
次に、図４１（ｂ）に示すように、単結晶Ｓｉ層６にＣＭＰ工程で生じた表面の損傷層を取り除くため、フッ化水素蒸気を使用したエッチングの後、バリアメタル１１として反応性スパッタ法により６００℃でＴｉＮを積層し、引き続き下部電極１２としてスパッタ法により６００℃でＳｒＴｉＯ3（ＳＲＯと以降略称する）膜を積層し、引き続きＢａＴｉＯ3（ＢＴＯと以降略称する）強誘電体薄膜１３をスパッタ法により６００℃で４０ｎｍの厚さに積層し、引き続き上部電極１４としてスパッタ法により６００℃でＳｒＴｉＯ3（以下、ＳＲＯと略記する）膜を積層し、引き続きバリアメタル１５として反応性スパッタ法により６００℃でＴｉＮを積層したところである。このとき、単結晶Ｓｉ層６の上には、バリアメタル１１、下部電極１２、強誘電体薄膜１３、上部電極１４の全てがエピタキシャル成長を生じて単結晶になったが、ワード線５の絶縁膜の上には全て多結晶として成長した。
【０１６８】
次に、図４１（ｃ）に示すように、既知のリソグラフィーおよびＲＩＥ法により、バリアメタル１１、下部電極１２、強誘電体膜１３、上部電極１４、バリアメタル１５、および単結晶Ｓｉ層６のパターニングを行った。このとき絶縁膜をストッパーとして使用した。パターニングした溝内にＴＥＯＳを原料ガスとして使用したプラズマＣＶＤ法により酸化シリコン絶縁膜７を埋め込み、バリアメタル１５をストッパーとして用いたＣＭＰ法により平坦化を行なった。その後スパッタ法によりプレート電極２０としてＴｉＮを積層し、さらに層間絶縁膜８を作成した。
【０１６９】
このような工程で作成した後、Ｘ線回折装置により膜方位を測定したところ、ＴｉＮバリア膜、ＳＲＯ電極膜、ＢＴＯ誘電体膜すべてが（００１）方位にエピタキシャル成長していることが確かめられ、またＢＴＯ膜の膜厚方向の格子定数は０．４３４ｎｍと大きく伸びていた。また、形成した強誘電体薄膜キャパシタの誘電特性を測定したところ、残留分極量として０．４２Ｃ／ｍ２と大きな値が得られ、強誘電体キャパシタとして機能することが確かめられた。
【０１７０】
（第１０実施形態）
図４２（ａ）ないし（ｃ）および図４３（ｄ）ないし（ｆ）は、本発明の第１０実施形態に係る半導体記憶装置におけるＮＡＮＤ型セルの工程順模式断面図である。記憶用キャパシタとして、常誘電体キャパシタを作成した。各図において、符号１は第１導電型半導体基板、２は第２導電型不純物拡散層、５はワード線、６は単結晶Ｓｉエピタキシャル成長層、７，８，９，１０は絶縁膜、１１は下部バリア金属、１２は下部電極、１３は誘電体薄膜、１４は上部電極、１５は上部バリア金属膜、２０はプレート電極、２１は単結晶Ｓｉ成長用ノード、２２はキャパシタのコンタクト部、２３は内部配線である。
【０１７１】
まず、図４２（ａ）に示すように、第１導電型のＳｉ（１００）基板１の表面に深さ０．１μｍ程度の第２導電型の不純物拡散層からなるプレート電極２０を形成した後、下部バリア金属層１１として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ、下部電極１２として膜厚２０ｎｍのＳＲＯ、誘電体膜１３として厚さ２０ｎｍの（Ｂａ０．２Ｓｒ０．８）ＴｉＯ3薄膜、上部電極１４として厚さ２０ｎｍのＳＲＯ膜、さらに上部バリア金属層１５として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎを、基板温度６００℃でＲＦあるいはＤＣスパッタ法により大気中に出さずに連続してエピタキシャル成長し、さらに第１の絶縁膜７をＴＥＯＳガスを原料としたプラズマＣＶＤ法等により形成した。
【０１７２】
次に、図４２（ｂ）に示すように、単結晶Ｓｉ成長用ノード２１をリソグラフィーおよびＲＩＥなどによるエッチングにより形成した。次に第２の絶縁膜８をコンフォーマルに形成した。
【０１７３】
次に、図４２（ｃ）に示すように、第１の絶縁膜７を残して、異方性ＲＩＥにより第２の絶縁膜８を除去することにより、単結晶Ｓｉ成長用ノードの側壁部分にも絶縁膜をセルフアラインにより残した。次に、Ｓｉ表面の損傷層を取り除くため、フッ化水素蒸気を使用したエッチングの後、そのまま真空中でＣＶＤ室に搬送し、１ｍＴｏｒｒの圧力のＳｉＨ４ガスとドナーとして加えた０．１ｍＴｏｒｒのＡｓＨ３ガスを使用して７５０℃で、単結晶Ｓｉ成長用ノード２１から選択エピタキシャル成長により単結晶Ｓｉ層６を形成した。次に絶縁膜を停止層とし、ＣＭＰ法（化学的機械的研磨法）により平坦化した。
【０１７４】
次に、図４３（ｄ）に示すように、フォトリソグラフィー法とＲＩＥ法などのプラズマエッチングを用いてキャパシタのパターニングを行ない、絶縁膜を埋込み、ＣＭＰにより平坦化してキャパシタ分離用絶縁膜９を形成した。
【０１７５】
次に、図４３（ｅ）に示すように、公知のプロセスを使用して、不純物拡散層２、ゲート酸化膜（図示せず）、ワード線５からなるトランジスタを形成した。
【０１７６】
次に、図４３（ｆ）に示すように、フォトリソグラフィー法とＲＩＥ法などのプラズマエッチングを用いて、キャパシタのコンタクト部２２を開孔した。このときのエッチング条件として、上部バリア金属層１５ないし上部電極１４のいずれかをストッパーとして用いて選択的にストップさせると良い。次に、全面に例えばＮ＋型不純物を含んだポリＳｉ膜を約２００ｎｍ程度の膜厚で堆積し、全面をＣＭＰおよびＲＩＥなどの方法でエッチングすることによりコンタクト部２２とトランジスタの主電極を接続する内部配線２３を形成した。さらに層間絶縁膜１０を形成した。
【０１７７】
このような工程により、強誘電体膜を使用したキャパシタとトランジスタからなるＮＡＮＤ型メモリセルを作成することができ、ＮＡＮＤ型ＦＲＡＭとしての動作が確認された。
【０１７８】
（第１１実施形態）
本発明の第１１実施形態に係る半導体記憶装置について、工程順模式断面図である図４４（ａ）−（ｃ）および図４５（ｄ）（ｅ）を用いて説明する。符号１は第１導電型半導体基板、２は第２導電型不純物拡散層、３は素子間分離絶縁層、４はゲート酸化膜、５はワード線、６は単結晶Ｓｉエピタキシャル成長層、７，８は絶縁膜、１１および１４はバリア金属、１２は下部電極、１３は誘電体薄膜、１４は上部電極、２０はプレート電極、３０はコンタクトプラグ、３１は第１の貼り合せ層、３２は第２のＳｉ（１００）基板、３３は第２の貼り合せ層である。
【０１７９】
まず、図４４（ａ）に示すように、第１のＳｉ（１００）基板１に、公知のプロセスを使用して、不純物拡散層２、ゲート酸化膜４、ワード線５からなるトランジスタや、素子間分離絶縁膜３、およびキャパシタとのコンタクトプラグ３０を形成し、化学的機械的研磨（ＣＭＰ）等の方法により平坦化した。次に、表面に第１の貼り合せ層３１としてＡｌ膜を全面に形成した。
【０１８０】
次に、図４４（ｂ）に示すように、第２のＳｉ（１００）基板３２に、下部バリア金属層１１として膜厚１０ｎｍ（Ｔｉ，Ａｌ）Ｎ、下部電極１２として膜厚２０ｎｍのＳｒＲｕＯ3、誘電体膜１３としてＢａのモル分率７０％で厚さ２０ｎｍのＢＳＴＯ薄膜、上部電極１４として厚さ２０ｎｍのＳｒＲｕＯ3膜、さらに上部バリア金属層１５として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎを、基板温度６００℃でＲＦあるいはＤＣスパッタ法により大気中に出さずに連続してエピタキシャル成長した。次に、表面に第２の貼り合せ層３３としてＡｌ膜を全面に形成した。
【０１８１】
次に、図４４（ｃ）に示すように、第１の貼り合せ層と第２の貼り合せ層を、真空度３×１０−８Ｔｏｒｒ以上の超高真空中でＡｒガスのスパッタリングにより表面に生成された酸化層を除去してＡｌの新生面を出し、そのまま大気中に晒さずに第１の貼り合せ層と第２の貼り合せ層を突き合わせて、４００℃で３０分間加圧して接合した。
【０１８２】
次に、図４５（ｄ）に示すように、貼り合わせた第２の基盤を裏面からＣＭＰ等により研磨してキャパシタ層およびＳｉ層を０．２μｍ程度残した。その後、第１の基板により位置合せを行ない、各メモリセルごとにキャパシタをパターニングした。この際のエッチング条件として、酸化物層をエッチング停止層として使用すると良い。さらにＴＥＯＳガスを原料としたプラズマＣＶＤ法により絶縁膜７を埋め込んだ後、再びＣＭＰ法等により平坦化した。
【０１８３】
最後に、図４５（ｅ）に示すように、プレート電極２０としてＴｉ／ＴｉＮ／Ａｌ層を形成した後、絶縁層８を被せた。
【０１８４】
このような工程により、強誘電体膜を使用したキャパシタとトランジスタからなるメモリセルを歩留まり良く作成することができ、ＦＲＡＭとしての動作が確認された。
【０１８５】
（第１２実施形態）
図４６（ａ）（ｂ）および図４７（ｃ）（ｄ）は、本発明の第１２実施形態に係るＮＡＮＤ型セルの工程順模式断面図である。１は第１導電型半導体基板、２は第２導電型不純物拡散層、３は素子間分離絶縁層、４はゲート酸化膜、５はワード線、６は単結晶Ｓｉ層、７，８，９は絶縁膜、１１は第１のバリア金属、１２は第１の電極、１３は誘電体薄膜、１４は第２の電極、１５は第２のバリア金属層、２０はプレート電極、３０はコンタクトプラグ、３１は第１の貼り合せ層、３２は第２のＳｉ（１００）基板、３３は第２の貼り合せ層である。
【０１８６】
まず、図４６（ａ）に示すように、第１導電型のＳｉ（１００）基板１の第１の表面に、第１のバリア金属１１として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ膜、第１の電極１２として膜厚２０ｎｍのＳＲＯ、強誘電体膜１３としてＢａのモル分率７０％で厚さ２０ｎｍのＢＳＴＯ薄膜、第２の電極１４として厚さ２０ｎｍのＳＲＯ膜、第２のバリア金属層１５として膜厚１０ｎｍのＴｉＮ膜を、それぞれＲＦあるいはＤＣスパッタ法により基板温度６００℃でエピタキシャル成長させた。さらに、プレート電極２０として室温で２００ｎｍのＴｉＮ膜を形成した。次に第１の貼り合せ用絶縁膜３１としてＢＰＳＧを例えば５００ｎｍ程度成膜した後、例えばＣＭＰ法などにより平坦化した。
【０１８７】
次に、第２のＳｉ基板３２を用意し、表面に第２の貼り合せ層３３としてＢＰＳＧ層を作成した平坦化した。次に、第１の貼り合せ用絶縁膜３１と第２の貼り合せ層３３を突き合わせて接着した。接着には、公知の方法、例えば９００℃程度の熱処理により行った。
【０１８８】
次に、図４６（ｂ）に示すように、第１のＳｉ基板１の第２の表面から研磨していくものとして、図示説明を控える。セル領域周辺の研磨停止層などを利用して、例えば１０ｎｍ程度の厚さの薄膜シリコン層を形成する。この他のスマートカット等の接着、研磨によるＳＯＩの形成方法を用いても良い。
【０１８９】
次に、通常のフォトリソグラフィー法とＲＩＥ法などのプラズマエッチングを用いて、素子分離のための溝を開口した。このときのエッチング条件として、キャパシタの誘電膜１３をストッパーとして用いて選択的に停止させると良い。次に、埋め込み絶縁膜７を成膜し、ＣＭＰにより平坦化した。さらに、ＲＩＥなどにより埋め込み絶縁膜７を選択的に浅くエッチングした後、第２導電型の単結晶シリコン層６を形成し、再び平坦化したるこのときの単結晶シリコン層の形成方法として、アモルファスシリコン層をコンフォーマルに形成した後にＲＴＰなどの熱処理により側壁部分より結晶化して単結晶とする方法、選択成長ＣＶＤ法などにより単結晶シリコンを選択的に埋め込む方法などが挙げられる。
【０１９０】
次に、図４７（ｃ）に示すように、素子間を分離するための第２の溝をリソグラフィーおよびＲＩＥなどによるエッチングにより形成した。このとき、キャパシタの誘電膜５をエッチング停止層として使用すると良い。次に、埋め込み絶縁膜８を成膜し、ＣＭＰなどにより平坦化した。
【０１９１】
最後に、図４７（ｄ）に示すように、公知のプロセスを使用して、第２導電型の不純物拡散層２、ゲート酸化膜４、ワード線５からなるトランジスタや、層間絶縁膜９を形成した。
【０１９２】
このような工程により、強誘電体膜を使用したキャパシタとトランジスタからなるメモリセルを歩留まり良く作成することができ、ＦＲＡＭとしての動作が確認された。
【０１９３】
（その他の実施の形態）
上記のように、本発明は第１ないし第１２実施形態によって記載したが、この開示の一部である説明および図面がこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替的な実施形態、実施例および運用技術が明らかとなろう。
【０１９４】
既に述べた第１ないし第１２実施形態の説明においては、ｐウェル中にｎＭＯＳＦＥＴを形成したが、ｐ基板中にｎＭＯＳＦＥＴを形成してもよい。また、ｎＭＯＳＦＥＴの代わりに、ｐＭＯＳＦＥＴを用いて構成しても良い。ｐＭＯＳＦＥＴを用いる場合は、図１８、図２２あるいは図２６に示した読み出し／書き込みシークエンスは、適宜極性を反転すればよい。
【０１９５】
また、既に述べた第１ないし第１２３実施形態に係る半導体記憶装置をＳＯＩ基板上に形成してもよいことは勿論である。さらに、図２７（ｂ）において、ビット線は、Ｂ−Ｂ’方向の断面上には露出しないので図示を省略したが、ビット線が、Ｂ−Ｂ’方向の断面上に露出するような平面レイアウトでも良いことは勿論である。逆に、図１９（ｂ）および図２３（ｂ）において、断面上にビット線が露出しないような平面レイアウトを採用することも可能である。
【０１９６】
このように、本発明はここでは記載されていない様々な実施形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲にかかる発明と指定事項によってのみ限定されるものである。
【０１９７】
以上詳述した実施形態によれば、最小寸法ｆによるスケーリングが可能となり小さなメモリセル構成を有した半導体記憶素子が提供できる。特に、本発明の上記実施形態によれば、強誘電体分極の安定な保持が可能であり、しかも超高集積化した半導体記憶素子が提供できる。また、本発明によれば、製造プロセスが容易な超高集積化した半導体記憶素子の実現が可能になり、工業的価値は極めて大きい。
【０１９８】
【発明の効果】
以上詳述したように本発明によれば、最初寸法ｆによるスケーリングが可能となり、小さなメモリセル構成を有した半導体記憶素子を提供できる。また、プロセスが容易であるにも拘わらず、小さなメモリセルを溝成することができ、強誘電体分極の安定な保持や、スケーリングが可能になるという特徴を有する超高集積化した半導体記憶素子の実現が可能になり、本発明の工業的価値は極めて大きい。
【図面の簡単な説明】
【図１】本発明の基本的な構成を説明するためのメモリセルの等価回路図。
【図２】本発明の半導体記憶装置の（ａ）記憶“１”、（ｂ）記憶“０”における読み出し動作をそれぞれ説明する模式図。
【図３】本発明の半導体記憶装置の（ａ）記憶“１”、（ｂ）記憶“０”における読み出し／書き込み動作をそれぞれ説明する模式図。
【図４】参照用キャパシタＣREFが強誘電体薄膜の場合の本発明のメモリセルの等価回路図。
【図５】図４の回路の直列電圧印加の読み出し動作による（ａ）記憶“１”、（ｂ）記憶“０”の読み出し動作をそれぞれ説明する模式図。
【図６】参照用強誘電体キャパシタのプリチャージモードにおける（ａ）記憶“１”、（ｂ）記憶“０”の読み出し動作をそれぞれ示す模式図。
【図７】本発明のそれぞれ基本的な構成（ａ）（ｂ）（ｃ）を説明するためのメモリセルの等価回路図。
【図８】本発明の半導体記憶装置をより高集積化するための具体的な構成（ａ）（ｂ）をそれぞれ示す回路図。
【図９】参照用キャパシタＣREFが強誘電体薄膜により形成された場合の高集積化に適した本発明の具体的な構成（ａ）（ｂ）をそれぞれ示す回路図。
【図１０】スケーラブルＮＡＮＤ−ＦＲＡＭによる本発明の基本構成を説明するためのメモリセルの等価回路図。
【図１１】非対称な強誘電体ヒステリシスを持つ強誘電体キャパシタの分極状態（ａ）（ｂ）をそれぞれ説明する模式図。
【図１２】図１０の回路において、常誘電体キャパシタを使用した場合の基本的な構成を説明するためのメモリセルの等価回路図。
【図１３】常誘電体キャパシタを使用した場合の読み出し動作（ａ）（ｂ）をそれぞれ説明する模式図。
【図１４】非線形な容量特性を持つ常誘電体キャパシタの分極状態を説明する模式図。
【図１５】本発明の幾つかの回路構成（ａ）ないし（ｄ）を説明するためのメモリセルのそれぞれ等価回路図。
【図１６】本発明の第１実施形態に係る半導体記憶装置の主要部の回路構成図。
【図１７】第１実施形態に係る半導体記憶装置の周辺回路を含む主要部の回路構成図。
【図１８】第１実施形態に係る半導体記憶装置の読み出し／書き込みシークエンスを示すタイミング図。
【図１９】第１実施形態に係る半導体記憶装置の（ａ）平面図および（ｂ）断面図。
【図２０】本発明の第２実施形態に係る半導体記憶装置の主要部の回路構成図。
【図２１】第２実施形態に係る半導体記憶装置の周辺回路を含む主要部の回路構成図。
【図２２】第２の実施の形態に係る半導体記憶装置の読み出し／書き込みシークエンスを示すタイミング図。
【図２３】第２実施形態に係る半導体記憶装置の（ａ）平面図および（ｂ）断面図。
【図２４】本発明の第３実施形態に係る半導体記憶装置の主要部の回路構成図。
【図２５】第３実施形態に係る半導体記憶装置の周辺回路を含む主要部の回路構成図。
【図２６】第３実施形態に係る半導体記憶装置の読み出し／書き込みシークエンスを示すタイミング図。
【図２７】第３実施形態に係る半導体記憶装置の（ａ）平面図および（ｂ）断面図。
【図２８】本発明の第４実施形態に係る半導体記憶装置の主要部の回路構成図。
【図２９】第４実施形態に係る半導体記憶装置の周辺回路を含む主要部の回路構成図。
【図３０】第４実施形態に係る半導体記憶装置の読み出し／書き込みシークエンスを示すタイミング図。
【図３１】第４実施形態に係る半導体記憶装置の（ａ）平面図および（ｂ）断面図。
【図３２】本発明の第５実施形態に係る半導体記憶装置の主要部の回路構成図。
【図３３】第５実施形態に係る半導体記憶装置の周辺回路を含む主要部の回路構成図。
【図３４】第５実施形態に係る半導体記憶装置の読み出し／書き込みシークエンスを示すタイミング図。
【図３５】第５実施形態に係る半導体記憶装置の（ａ）平面図および（ｂ）断面図。
【図３６】本発明の第６実施形態に係る半導体記憶装置のメモリセルの（ａ）−（ｄ）工程順模式断面図。
【図３７】本発明の第７実施形態に係る半導体記憶装置のメモリセルの（ａ）−（ｃ）工程順模式断面図。
【図３８】第７実施形態における図３７の続きの工程（ｄ）（ｅ）を示す断面図。
【図３９】本発明の第８実施形態に係る半導体記憶装置のメモリセルの（ａ）−（ｃ）工程順模式断面図。
【図４０】第７実施形態における図３９の続きの工程（ｄ）（ｅ）を示す断面図。
【図４１】本発明の第９実施形態に係る半導体記憶装置のメモリセルの（ａ）−（ｃ）工程順模式断面図。
【図４２】本発明の第１０実施形態に係る半導体記憶装置のメモリセルの（ａ）−（ｃ）工程順模式断面図。
【図４３】第１０実施形態における図４２の続きの工程（ｄ）−（ｆ）を示す断面図。
【図４４】本発明の第１１実施形態に係る半導体記憶装置のメモリセルの（ａ）−（ｃ）工程順模式断面図。
【図４５】第１１実施形態における図４４の続きの工程（ｄ）（ｅ）を示す断面図。
【図４６】本発明の第１２実施形態に係る半導体記憶装置のメモリセルの工程（ａ）（ｂ）順模式断面図。
【図４７】第１２実施形態における図４６の続きの工程（ｄ）（ｅ）を示す断面図。
【符号の説明】
ＣM0〜ＣMN  記憶用キャパシタ
ＣREF         参照用キャパシタ
ＱREAD        読み出し用トランジスタ
ＱM0〜ＱMN  選択用ＭＯＳトランジスタ
ＱＣ         制御用トランジスタ
ＱＳ         ブロック選択トランジスタ
【図１】
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【図２】
0004299913.tif 000003
【図３】
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【図４】
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【図５】
0004299913.tif 000006
【図６】
0004299913.tif 000007
【図７】
0004299913.tif 000008
【図８】
0004299913.tif 000009
【図９】
0004299913.tif 000010
【図１０】
0004299913.tif 000011
【図１１】
0004299913.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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