(57)【特許請求の範囲】
【請求項１】
複数のデータから構成されるデータ群を入力し、先に入力された他のデータ群との間で所定の演算処理を実行する演算装置において、
前記データ群を入力する入力部と、
前記データ群のうち少なくとも一部を格納可能な第１記憶部と、
前記データ群のうち少なくとも一部を格納可能な第２記憶部と、
前記第１記憶部および前記第２記憶部のいずれか一方を読み出し対象として指定し、他方を書き込み対象として指定するリードライト制御部と、
アドレス信号を発生するアドレス発生部と、
読み出し対象として指定された前記第１記憶部または前記第２記憶部から、前記アドレス信号に対応するアドレスに格納されているデータを読み出すセレクタ部と、
一の前記データ群については、前記入力部から入力されたデータと等しい出力データを、他の前記データ群については前記入力部から入力されたデータと前記セレクタ部から読み出したデータを加算した出力データを、書き込み対象として指定された前記第１記憶部または前記第２記憶部に対し、前記アドレス信号に対応するアドレスに格納する加算器と、  を有することを特徴とする演算装置。
【請求項２】
前記セレクタ部が読み出したデータを初期化する初期化部を有し、
前記加算器は、一の前記データ群について、前記入力部から入力されたデータと前記初期化部が初期化して供給したデータとを加算した出力データを格納することを特徴とする請求項１記載の演算装置。
【請求項３】
前記リードライト制御部は、前記第１記憶部を読み出し対象として指定する第１の制御信号と、前記第２記憶部を読み出し対象として指定する第２の制御信号と、前記初期化部に初期化を指示する第３の制御信号とを出力することを特徴とする請求項２記載の演算装置。
【請求項４】
前記第１の制御信号と、前記第２の制御信号と、前記第３の制御信号とは、二値信号であり、信号の変化タイミングでは、すべての信号が同期して反転出力されることを特徴とする請求項３記載の演算装置。
【請求項５】
前記変化タイミングは、前記アドレス信号が循環するタイミングであることを特徴とする請求項４記載の演算装置。
【請求項６】
前記アドレス発生部は、０から最大アドレスまでカウントアップして、最大値に達した場合には０に循環する動作をおこなうことを特徴とする請求項５記載の演算装置。
【請求項７】
複数のデータから構成されるデータ群を入力し、先に入力された他のデータ群との間で所定の演算処理を実行する受信装置において、
前記データ群を入力する入力部と、
前記データ群のうち少なくとも一部を格納可能な第１記憶部と、
前記データ群のうち少なくとも一部を格納可能な第２記憶部と、
前記第１記憶部および前記第２記憶部のいずれか一方を読み出し対象として指定し、他方を書き込み対象として指定するリードライト制御部と、
アドレス信号を発生するアドレス発生部と、
読み出し対象として指定された前記第１記憶部または前記第２記憶部から、前記アドレス信号に対応するアドレスに格納されているデータを読み出すセレクタ部と、
一の前記データ群については、前記入力部から入力されたデータと等しい出力データを、他の前記データ群については前記入力部から入力されたデータと前記セレクタ部から読み出したデータを加算した出力データを、書き込み対象として指定された前記第１記憶部または前記第２記憶部に対し、前記アドレス信号に対応するアドレスに格納する加算器と、  を有することを特徴とする受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は演算装置および受信装置に関し、特に、複数のデータから構成されるデータ群を入力し、先に入力された他のデータ群との間で所定の演算処理を実行する演算装置および受信装置に関する。
【０００２】
【従来の技術】
情報処理の分野では、複数のデータから構成されるデータ群を入力し、先に入力された他のデータ群との間で所定の演算処理を行う場合がある。
【０００３】
このような演算は、例えば、Ｗ−ＣＤＭＡ（Wideband Code Division Multiple Access）方式の携帯電話システムにおいて、基地局との相関値を算出する場合に、受信信号を１スロット単位で積分する際に用いられる。
【０００４】
図８は、Ｗ−ＣＤＭＡに使用されている従来の積分回路の構成例を示す図である。この図に示すように、従来の積分回路は、ＡＤＤ（Adder：加算回路）１０、ＤＰ−ＲＡＭ（Dual Port Random Access Memory）１１によって構成されている。
【０００５】
ここで、ＡＤＤ１０は、入力されたデータ（ＤＡＴＡ）と、ＤＰ−ＲＡＭ１１から読み出されたデータとを加算し、演算即ち加算の結果のデータΣ１を出力する。
【０００６】
ＤＰ−ＲＡＭ１１は、Ｒｅａｄ＿Ｂ信号がアクティブである場合において、Ａｄｄｒｅｓｓ＿Ｂ信号によって指定されたアドレスに格納されているデータをΣ２として読み出して出力する。また、Ｗｒｉｔｅ信号がアクティブである場合において、Ａｄｄｒｅｓｓ＿Ａ信号によって指定される領域に対して、ＡＤＤ１０から出力されるデータを書き込む。
【０００７】
なお、ＤＰ−ＲＡＭ１１は、クロック信号（ＣＬＯＣＫ）に同期して動作する。
次に、以上の従来例の動作について説明する。
【０００８】
先ず、第１番目のデータ群が入力される際には、図示せぬ制御装置からの制御信号により、ＤＰ−ＲＡＭ１１からの出力データが“０”になるように制御される。その結果、ＡＤＤ１０へ供給されるデータは“０”となり、第１番目のデータ群に対しては、“０”が加算されるため、ＡＤＤ１０から入力されたデータがそのまま出力されることになる。
【０００９】
ＡＤＤ１０から出力されたデータは、Ａｄｄｒｅｓｓ＿Ｂ信号によって指定されるアドレスへ順次格納される。ここで、Ａｄｄｒｅｓｓ＿Ｂ信号は、“００００”から１ずつインクリメントされ、最大アドレス値に到達した場合には、“００００”に復元する。なお、この処理は各データ群のデータについて行われ、ＡＤＤ１０から出力された各データ群のデータは、アドレス“００００”から最大アドレスまでに対して順次格納されることになる。
【００１０】
その結果、第１番目のデータ群がそのままの状態で、アドレス“００００”から最大アドレスのそれぞれに対して格納された状態となる。
続いて、第２番目のデータ群が入力されると、ＤＰ−ＲＡＭ１１は、アドレス“００００”から、既に格納されているデータ（第１番目のデータ群の最初のデータ）を読み出し、ＡＤＤ１０に供給する。
【００１１】
ＡＤＤ１０は、第２番目のデータ群の先頭のデータと、ＤＰ−ＲＡＭ１１から供給された第１番目のデータ群の先頭のデータとを加算し、計算結果のデータΣ１として出力する。
【００１２】
このとき、Ｗｒｉｔｅ信号がアクティブとされており、また、Ａｄｄｒｅｓｓ＿Ａ信号はＤＰ−ＲＡＭ１１のアドレス“００００”を指定する信号を出力していることから、計算結果のデータΣ１は、ＤＰ−ＲＡＭ１１の先頭アドレスに格納されることになる。
【００１３】
なお、データΣ１を書き込むタイミングよりも、データΣ２を読み出すタイミングの方が、１クロック分だけ先行しているので、データΣ１によってデータΣ２が上書きされ、データΣ２が失われることはない。
【００１４】
図９は、従来の演算装置の動作を簡単に説明するための図である。
この図に示すように、ＤＰ−ＲＡＭ１１のアドレス“００００”から１クロック前に読み出されたデータΣ２は、新たに入力されたデータと加算され、計算結果のデータΣ１として、同一のアドレス“００００”に書き込まれることになる。
【００１５】
同様の動作は、次に入力されたデータと、アドレス“０００１”に格納されているデータとの間でも実行され、計算結果のデータΣ１がアドレス“０００１”に格納されることになる。
【００１６】
以上のような動作が所定の回数繰り返されることにより、入力されたデータ群を順次加算し、得られた結果を積分値として出力することが可能になる。
【００１７】
【発明が解決しようとする課題】
ところで、以上に示す従来の演算装置では、ＤＰ−ＲＡＭ１１を使用していたため、読み出し動作と書き込み動作を並行して行うことが可能となるので、演算処理を高速に行うことができるというメリットを有する一方で、ＤＰ−ＲＡＭ１１は、ＳＰ−ＲＡＭ（Single Port RAM）に比較して、チップ上に占める面積が大きいため、演算装置のサイズを小型化することが困難であるという問題点があった。
【００１８】
その結果、このような演算装置を搭載した携帯電話等の受信装置のサイズを小型化することが困難であるという問題点もあった。
本発明は、以上のような状況に鑑みてなされたものであり、高速動作が可能であるとともに、装置の小型化が可能である演算装置および受信装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す、複数のデータから構成されるデータ群を入力し、先に入力された他のデータ群との間で所定の演算処理を実行する演算装置において、前記データ群を入力する入力手段２０と、前記データ群の少なくとも一部又は全部を格納することが可能な容量を有する第１乃至第ｎ（ｎ＞１）の格納手段２３−１〜２３−２と、前記第１乃至第ｎの格納手段２３−１〜２３−２の何れかを選択し、既に格納されているデータ群を読み出す読み出し手段２４と、前記読み出し手段２４によって読み出されたデータ群と、前記入力手段２０から新たに入力されたデータ群との間で所定の演算を行う演算手段２１と、前記演算手段２１の演算結果を、前記読み出し手段２４が読み出しの対象としていない所定の格納手段に対して書き込む書き込み手段２２と、を有することを特徴とする演算装置が提供される。
【００２０】
ここで、入力手段２０は、データ群を入力する。第１乃至第ｎ（ｎ＞１）の格納手段２３−１〜２３−２は、データ群の少なくとも一部又は全部を格納することが可能な容量を有する。読み出し手段２４は、第１乃至第ｎの格納手段２３−１〜２３−２の何れかを選択し、既に格納されているデータ群を読み出す。演算手段２１は、読み出し手段２４によって読み出されたデータ群と、入力手段２０から新たに入力されたデータ群との間で所定の演算を行う。書き込み手段２２は、演算手段２１の演算結果を、読み出し手段２４が読み出しの対象としていない所定の格納手段に対して書き込む。
【００２１】
また、複数のデータから構成されるデータ群を受信し、先に受信した他のデータ群との間で所定の演算処理を実行する受信装置において、前記データ群を入力する入力手段と、前記データ群の少なくとも一部又は全部を格納することが可能な容量を有する第１乃至第ｎ（ｎ＞１）の格納手段と、前記第１乃至第ｎの格納手段の何れかを選択し、既に格納されているデータ群を読み出す読み出し手段と、前記読み出し手段によって読み出されたデータ群と、前記入力手段から新たに入力されたデータ群との間で所定の演算を行う演算手段と、前記演算手段の演算結果を、前記読み出し手段が読み出しの対象としていない所定の格納手段に対して書き込む書き込み手段と、を有することを特徴とする受信装置が提供される。
【００２２】
ここで、入力手段は、データ群を入力する。第１乃至第ｎ（ｎ＞１）の格納手段は、データ群の少なくとも一部又は全部を格納することが可能な容量を有する。読み出し手段は、第１乃至第ｎの格納手段の何れかを選択し、既に格納されているデータ群を読み出す。演算手段は、読み出し手段によって読み出されたデータ群と、入力手段から新たに入力されたデータ群との間で所定の演算を行う。書き込み手段は、演算手段の演算結果を、読み出し手段が読み出しの対象としていない所定の格納手段に対して書き込む。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。この図に示すように、本発明の演算装置は、入力手段２０、演算手段２１、書き込み手段２２、第１の格納手段２３−１、第２の格納手段２３−２、および、読み出し手段２４によって構成されている。なお、この原理図は、ｎ＝２に対応している。
【００２４】
ここで、入力手段２０は、演算対象となるデータ群を入力する。
演算手段２１は、読み出し手段２４によって読み出されたデータ群と、入力手段２０から新たに入力されたデータ群との間で所定の演算を行う。
【００２５】
書き込み手段２２は、演算手段２１の演算結果を、読み出し手段２４が読み出し対象としていない所定の格納手段に対して書き込む。
第１の格納手段２３−１および第２の格納手段２３−２は、データ群の少なくとも一部又は全部を格納することが可能な容量を有している。
【００２６】
読み出し手段２４は、第１の格納手段２３−１および第２の格納手段２３−２の何れかを選択し、既に格納されているデータ群を読み出す。
次に、以上の原理図の動作について説明する。
【００２７】
先ず、演算処理を実行する前に、第１の格納手段２３−１および第２の格納手段２３−２の双方を初期値“０”により初期化する。
次に、入力手段２０は、第１番目のデータ群の入力を開始する。このとき、読み出し手段２４は、第１の格納手段２３−１のアドレス“００００”に格納されているデータ（いまの例では、初期値“０”）を読み出し、演算手段２１に供給している。従って、演算手段２１は、入力手段２０から入力されたデータと、読み出し手段２４から供給されたデータを加算し、書き込み手段２２に供給する。いまの例では、読み出し手段２４から供給されるデータは、初期値“０”であるので、入力されたデータがそのまま書き込み手段２２に対して供給されることになる。
【００２８】
書き込み手段２２は、演算手段２１から出力されたデータを、読み出しの対象となっていない第２の格納手段２３−２のアドレス“００００”に対して書き込む。
【００２９】
図２は、以上の動作の概要を説明するための図である。この図に示すように、第１の格納手段２３−１のアドレス“００００”から読み出されたデータ（いまの例では初期値“０”）は、入力されたデータ群の第１番目のデータと加算され、第２の格納手段２３−２のアドレス“００００”に格納されることになる。
【００３０】
次に、第１番目のデータ群の第２番目のデータが入力手段２０から入力されると、読み出し手段２４は、第１の格納手段２３−１のアドレス“０００１”からデータを読み出し、演算手段２１に供給する。
【００３１】
演算手段２１は、入力手段２０から供給されたデータと、読み出し手段２４から供給されたデータを加算し、書き込み手段２２に供給する。
書き込み手段２２は、第２の格納手段２３−２のアドレス“０００１”に対して、演算手段２１から供給されたデータを格納する。
【００３２】
図３は、以上の動作の概要を説明するための図である。この図に示すように、第１の格納手段２３−１のアドレス“０００１”から読み出されたデータ（いまの例では初期値“０”）は、入力されたデータ群の第２番目のデータと加算され、第２の格納手段２３−２のアドレス“０００１”に格納されることになる。
【００３３】
以上の動作は、格納手段２３−１，２３−２の最大アドレス（この例ではアドレス“１０００”）まで繰り返される。その結果、入力手段２０から入力された第１番目のデータ群の全てが、第２の格納手段２３−２のアドレス“００００”からアドレス“１０００”のそれぞれに格納される。
【００３４】
第１番目のデータ群に対する処理が終了すると、書き込み手段２２および読み出し手段２４は、書き込みまたは読み出しの対象となる格納手段を交換する。即ち、書き込み手段２２は、第１の格納手段２３−１を書き込みの対象とし、また、読み出し手段２４は、第２の格納手段２３−２を読み出しの対象とする。
【００３５】
入力手段２０から第２番目のデータ群の第１番目のデータが入力されると、演算手段２１は、読み出し手段２４から供給されたデータと、入力手段２０から供給されたデータとを加算し、書き込み手段２２に供給する。このとき、読み出し手段２４は、第２の格納手段２３−２のアドレス“００００”に格納されているデータを読み出して供給しているので、演算手段２１は、第２の格納手段２３−２のアドレス“００００”に格納されているデータ（第１番目のデータ群の第１番目のデータ）と、入力手段２０から入力された第２番目のデータ群の第１番目のデータとを加算し、書き込み手段２２に供給する。
【００３６】
書き込み手段２２は、演算手段２１から供給されたデータを、第１の格納手段２３−１のアドレス“００００”に格納する。
図４は、以上の動作の概要を説明する図である。この図に示すように、第２の格納手段２３−２のアドレス“００００”から読み出されたデータ（いまの例では第１番目のデータ群の第１番目のデータ）は、入力された第２のデータ群の第１番目のデータと加算され、第１の格納手段２３−１のアドレス“００００”に格納されることになる。
【００３７】
次に、第２番目のデータ群の第２番目のデータが入力手段２０から入力されると、読み出し手段２４は、第２の格納手段２３−２のアドレス“０００１”に格納されているデータ（第１のデータ群の第２番目のデータ）を読み出し、演算手段２１に供給する。
【００３８】
演算手段２１は、入力手段２０から入力されたデータと、読み出し手段２４から供給されたデータとを加算し、得られた結果を書き込み手段２２に供給する。いまの例では、読み出し手段２４からは第１のデータ群の第２番目のデータが供給され、また、入力手段２０からは第２番目のデータ群の第２番目のデータが供給されるので、これらのデータが加算された値が、書き込み手段２２に供給されることになる。
【００３９】
書き込み手段２２は、演算手段２１から供給されたデータを、第１の格納手段２３−１のアドレス“０００１”に格納する。
図５は、以上の動作の概要を説明する図である。この図に示すように、第２の格納手段２３−２のアドレス“０００１”から読み出されたデータ（いまの例では第１番目のデータ群の第２番目のデータ）は、入力された第２番目のデータ群の第２番目のデータと加算され、第１の格納手段２３−１のアドレス“０００１”に格納されることになる。
【００４０】
以上の動作は、格納手段２３−１，２３−２の最大アドレス（この例ではアドレス“１０００”）まで繰り返される。その結果、入力手段２０から入力された第２番目のデータ群のそれぞれは、第２の格納手段２３−２に格納されているデータ群の対応するデータと加算され、第１の格納手段２３−１の対応するアドレスに格納されることになる。
【００４１】
そして、第２番目のデータ群に対する処理が終了すると、第３番目のデータ群に対する処理が実行される。第３番目のデータ群に対する処理では、図２および図３に示す場合と同様に、第１の格納手段２３−１に格納されているデータ（第１番目のデータ群と第２番目のデータ群が加算されたデータ）と、入力手段２０から新たに入力された第３番目のデータ群とが順次加算され、第２の格納手段２３−２に順次格納されることになる。
【００４２】
第３番目のデータ群に対する処理が終了すると、続いて、第４番目のデータ群に対する処理が実行され、全てのデータ群に対する処理が終了するまで同様の動作が繰り返される。
【００４３】
そして、最後のデータ群である第ｍ番目のデータ群に対する処理が完了すると、書き込み手段２３−１が最後に書き込みの対象とした格納手段（第１または第２の格納手段）には、第１〜第ｍ番目のデータ群のそれぞれのデータを累積加算（積分）したデータが格納されている。
【００４４】
このようなデータを利用することにより、例えば、Ｗ−ＣＤＭＡ方式の携帯電話システムにおいて、基地局との相関値を算出することができる。
以上に説明したように、本発明の演算装置によれば、第１乃至第ｎ（図１の例ではｎ＝２）の格納手段を設け、所定の格納手段からそれまでのデータ群を累積加算値を読み出しながら、新たに入力されたデータ群との加算処理を行い、得られた結果を他の格納手段に格納するようにしたので、格納手段として、例えば、ＳＰ−ＲＡＭを使用することが可能になる。従って、演算装置のサイズを小型化するとともに、ＤＰ−ＲＡＭを使用した場合と同様に高速な演算処理を実現することが可能になる。
【００４５】
なお、以上の原理図では、第１の格納手段２３−１および第２の格納手段２３−２の２つの格納手段を設けるようにしたが、３以上の格納手段を設けることも可能である。
【００４６】
また、以上の実施の形態では、入力手段２０から入力されたデータ群の全てに対して演算を施し、第１の格納手段２３−１および第２の格納手段２３−２に格納するようにしたが、これらの一部のみに対して演算を施し、第１の格納手段２３−１および第２の格納手段２３−２に格納するようにすることも可能である。
【００４７】
次に、本発明の実施の形態について説明する。
図６は、本発明の実施の形態の構成例を示す図である。この図に示すように、本発明の演算装置は、ＡＤＤ５０、記憶部５１、セレクタ５２、初期化部５３、アドレス発生部５４、Ｒ／Ｗ制御部５５、および、制御部５６によって構成されている。
【００４８】
ＡＤＤ５０は、入力されたデータ（ＤＡＴＡ）と、セレクタ５２から供給されたデータを加算し、ＳＰ−ＲＡＭ５１ｂに供給する。
記憶部５１は、ＳＰ−ＲＡＭ５１ａおよびＳＰ−ＲＡＭ５１ｂによって構成されている。ここで、記憶部５１は、Ｒ／Ｗ制御部５５から供給される制御信号によって指定されるＳＰ−ＲＡＭであって、アドレス発生部５４から供給されたアドレス信号の値に対応するアドレスに格納されているデータを読み出して出力するとともに、データの読み出しの対象となっていないＳＰ−ＲＡＭであって、アドレス発生部５４から供給されたアドレス信号の値に対応するアドレスに対してＡＤＤ５０の演算結果を格納する。
【００４９】
セレクタ５２は、Ｒ／Ｗ制御部５５によって読み出しの対象として指定されたＳＰ−ＲＡＭを選択し、出力されるデータを初期化部５３に供給する。
初期化部５３は、第１番目のデータ群が入力された場合には、セレクタ５２から出力されるデータを全て“０”に初期化し、ＡＤＤ５０に供給する。
【００５０】
アドレス発生部５４は、制御部５６の制御に従って、アドレス信号を発生し、記憶部５１のＳＰ−ＲＡＭ５１ａ，５１ｂのそれぞれに供給する。
Ｒ／Ｗ制御部５５は、制御部５６の制御に従って、ＳＰ−ＲＡＭ５１ａおよびＳＰ−ＲＡＭ５１ｂの何れか一方を読み出し対象として指定し、他方を書き込み対象として指定する。
【００５１】
制御部５６は、アドレス発生部５４、Ｒ／Ｗ制御部５５、および、セレクタ５２を制御する。
次に、以上の実施の形態の動作について説明する。
【００５２】
図７は、本発明の実施の形態の動作を説明するタイミングチャートである。以下、この図を随時参照しながら、図６に示す実施の形態の動作について説明する。
【００５３】
先ず、制御部５６は、図７（Ａ）に示すクロック信号のパルスの立ち上がりエッジに同期して、初期化部５３に対して初期化を指示する。また、制御部５６は、アドレス発生部５４に対してアドレス信号を発生するように指示するとともに、Ｒ／Ｗ制御部５５に対してＲ／Ｗ信号を発生するように指示する。
【００５４】
アドレス発生部５４は、制御部５６からの指示を受け、“０”から最大アドレス“１０２３９”までカウントアップし、最大値に達した場合には、“０”に循環する動作を行う。また、アドレス発生部５４から出力されるアドレス信号の最上位のビット（ＭＳＢ）には、ＳＰ−ＲＡＭ５１ａまたはＳＰ−ＲＡＭ５１ｂの何れかを読み出し対象（または書き込み対象）として指定するための信号を含んでいる。なお、ＳＰ−ＲＡＭ５１ａとＳＰ−ＲＡＭ５１ｂには、上位ビット（ＭＳＢ）を除外したアドレス信号がＡＤＤ１およびＡＤＤ２として供給されるので、これらのアドレス信号は“０”から“１０２３９”までの値を循環する信号となる（図７（Ｅ），（Ｆ）参照）。
【００５５】
Ｒ／Ｗ制御部５５は、アドレス発生部５４から供給されるデータのＭＳＢが“０”である場合には、Ｒ／Ｗ１信号を“Ｌ”に、Ｒ／Ｗ２信号を“Ｈ”に、また、Ｒ／Ｗ３信号を“Ｌ”の状態にする。また、アドレス発生部５４から供給されるデータのＭＳＢが“１”である場合には、Ｒ／Ｗ１信号を“Ｈ”に、Ｒ／Ｗ２信号を“Ｌ”に、また、Ｒ／Ｗ３信号を“Ｈ”の状態にする（図７（Ｂ）〜（Ｄ）参照）。
【００５６】
いま、ＡＤＤ５０に対するデータ群の供給が開始されたとすると、ＡＤＤ５０は、初期化部５３から供給されたデータΣ２と、入力されたデータ（“１００”：図７（Ｇ）参照）とを加算して出力する。いまの例では、初期化部５３は制御部５６から初期化処理を指示されているので、データΣ２としては、セレクタ５２から出力されるデータの値に拘わらず、“０”がＡＤＤ５０に供給される（図７（Ｉ）参照）。
【００５７】
ＡＤＤ５０は、入力されたデータ（＝“１００”）と、初期化部５３から供給されたデータ（＝“０”）とを加算し、データΣ１として出力する。このとき、アドレス発生部５４は、ＳＰ−ＲＡＭ５１ａと、ＳＰ−ＲＡＭ５１ｂに対して、値“０”を有するアドレス信号ＡＤＤ１，ＡＤＤ２を出力している。また、アドレス信号のＭＳＢは“０”であり、Ｒ／Ｗ制御部５５は、Ｒ／Ｗ１信号として“Ｌ”を、Ｒ／Ｗ２信号として“Ｈ”を、また、Ｒ／Ｗ３信号として“Ｌ”を出力する（図７（Ｂ）〜（Ｄ）参照）。
【００５８】
その結果、ＳＰ−ＲＡＭ５１ａは読み出し状態に、ＳＰ−ＲＡＭ５１ｂは書き込み状態に設定され、また、セレクタ５２はＳＰ−ＲＡＭ５１ａからの出力を選択する状態になる。
【００５９】
従って、ＡＤＤ５０から出力されたデータ“１００”は、ＳＰ−ＲＡＭ５１ｂのアドレス“０”に格納されることになる。
続いて、次のクロック信号の立ち上がりエッジが到来すると、アドレス発生部５４はアドレス値を“１”だけインクリメントし、値“１”を有するアドレス信号ＡＤＤ１，ＡＤＤ２を生成し、ＳＰ−ＲＡＭ５１ａとＳＰ−ＲＡＭ５１ｂにそれぞれ供給する。
【００６０】
このとき、アドレス信号のＭＳＢは変化しないので、ＳＰ−ＲＡＭ５１ａは読み出しの対象となり、ＳＰ−ＲＡＭ５１ｂは書き込みの対象となる。更に、初期化部５３からは、“０”が出力されるので、ＡＤＤ５０は入力されたデータ“１５０”（図７（Ｇ）参照）に対して“０”を加算して得られた値“１５０”を、ＳＰ−ＲＡＭ５１ｂのアドレス“１”に対して書き込む。
【００６１】
以上の動作は、アドレス値が“１０２３９”になるまで繰り返される。その結果、ＳＰ−ＲＡＭ５１ｂには、入力されたデータ群がそのまま格納されることになる。
【００６２】
続いて、アドレス発生部５４は、ＭＳＢを“１”に設定するとともに、それ以外のビットを全て“０”に設定する。その結果、Ｒ／Ｗ制御部５５は、Ｒ／Ｗ１信号を“Ｈ”の状態に、Ｒ／Ｗ２信号を“Ｌ”の状態に、また、Ｒ／Ｗ３信号を“Ｈ”の状態に設定するので、ＳＰ−ＲＡＭ５１ａが書き込み状態に、ＳＰ−ＲＡＭ５１ｂが読み出し状態に、また、セレクタ５２はＳＰ−ＲＡＭ５１ｂからの出力を選択して出力する状態になる。
【００６３】
なお、このとき、制御部５６は、初期化部５３に対して初期化を終了するように指示するので、初期化部５３は、セレクタ５２から出力されたデータを、そのまま、ＡＤＤ５０に供給する。
【００６４】
このような状態において、第２番目のデータ群が入力されると、ＳＰ−ＲＡＭ５１ｂは、アドレス“０”に格納されているデータ（第１番目のデータ群の第１番目のデータ“１００”）を読み出して出力する。
【００６５】
セレクタ５２は、ＳＰ−ＲＡＭ５１ｂから供給されたデータを選択し、初期化部５３に供給する。
初期化部５３は、セレクタ５２から出力されたデータ“１００”をそのままＡＤＤ５０に供給する。ＡＤＤ５０は、初期化部５３から出力されたデータ“１００”と、新たに入力されたデータ“４７７”とを加算し、得られたデータ“５７７”を、ＳＰ−ＲＡＭ５１ａのアドレス“０”に格納する。
【００６６】
続いて、アドレス発生部５４は、アドレス値を“１”だけインクリメントし、得られた値“１”を有するアドレス信号ＡＤＤ１，ＡＤＤ２を出力する。その結果、ＳＰ−ＲＡＭ５１ｂのアドレス“１”からは、先に格納されたデータ“１５０”が読み出され、セレクタ５２および初期化部５３を介してＡＤＤ５０に供給される。
【００６７】
ＡＤＤ５０は、新たに入力されたデータ“１４４”と、初期化部５３から供給されたデータ“１５０”とを加算し、得られたデータ“２９４”を、ＳＰ−ＲＡＭ５１ａに供給する。
【００６８】
ＳＰ−ＲＡＭ５１ａは、供給されたデータ“２９４”をアドレス“１”に格納する。
以上の処理は、アドレス値が“１０２３９”になるまで繰り返される。その結果、ＳＰ−ＲＡＭ５１ａには、第１番目のデータ群と、第２番目のデータ群のそれぞれのデータを加算した値が格納されることになる。
【００６９】
続いて、ＭＳＢが“０”に設定されるとともに、ＭＳＢ以外のビットが“０”に設定され、ＳＰ−ＲＡＭ５１ａを読み出し対象とし、また、ＳＰ−ＲＡＭ５１ｂを書き込み対象として演算処理が実行される。
【００７０】
以上の処理は、制御部５６によって予め設定された回数だけ繰り返され、全てのデータの加算が終了した場合には、最後の演算結果が格納された何れかのＳＰ−ＲＡＭからデータを読み出すことにより、演算結果を取得することが可能になる。
【００７１】
以上に説明したように、本実施の形態によれば、ＳＰ−ＲＡＭを複数設け、これらを交互に読み出し側および書き込み側として使用し、入力されたデータ群を累積加算するようにしたので、演算処理を高速に実行することが可能になるとともに、ＳＰ−ＲＡＭの使用により装置のサイズを小型化することが可能になる。
【００７２】
なお、以上の実施の形態においては、演算回数は固定の場合を例に挙げて説明したが、動作状況に応じて演算回数を変更するようにしてもよい。そのような実施の形態によれば、積分の時間（積分対象となるデータ）を、動作中に変更することが可能になる。
【００７３】
また、ブロック単位での演算の回数を計数し、その回数が所定の値になった場合には、演算処理を停止するようにしてもよい。そのような実施の形態によれば、設定された値に応じてデータの積分を行うことが可能になる。
【００７４】
また、前述のブロック単位での演算回数を、動作状況その他に応じて変更することも可能である。そのような実施の形態によれば、使用目的または使用環境に応じて最適な動作が可能になる。
【００７５】
また、以上の実施の形態では、ＳＰ−ＲＡＭが２つの場合について説明したが、これらが３以上であってもよい。なお、その場合には、アドレス信号の上位の複数ビットを使用することにより、所望のＳＰ−ＲＡＭを選択することができる。
【００７６】
また、以上の実施の形態では、ＭＳＢを選択用のビットとして使用したが、ＬＳＢその他のビットを使用することができることはいうまでもない。
また、以上の実施の形態では、セレクタ５２とＡＤＤ５０の間に初期化部５３を設け、初回の演算時において初期化を行うようにしたが、本発明は、このような場合のみに限定されるものではなく、これ以外にも種々の変形実施例が想定できることはいうまでもない。要は、初回の演算時において、ＡＤＤ５０から出力されるデータが、入力データと等しくなるようにすればよい。
【００７７】
また、以上の実施の形態では、データ群間の演算処理として、加算を行う場合を例に挙げて説明したが、本発明はこのような場合のみに限定されるものではなく、例えば、減算その他を行うことも可能であることはいうまでもない。
【００７８】
また、本実施の形態では、同一の値を有するアドレスに対するデータの読み出し動作と、書き込み動作とを並行して行うようにしたが、ＡＤＤ５０等における遅延を考慮して、読み出し動作を先行して行うことも可能である。
【００７９】
また、本実施の形態では、演算装置単体として説明を行ったが、このような演算装置を、例えば、携帯電話等の受信装置に内蔵することも可能であることはいうまでもない。
【００８０】
（付記１）  複数のデータから構成されるデータ群を入力し、先に入力された他のデータ群との間で所定の演算処理を実行する演算装置において、
前記データ群をデータを入力する入力手段と、
前記データ群の少なくとも一部又は全部を格納することが可能な容量を各々有する第１乃至第ｎ（ｎ＞１）の格納手段と、
前記第１乃至第ｎの格納手段の何れかを選択し、既に格納されているデータ群を読み出す読み出し手段と、
前記読み出し手段によって読み出されたデータ群と、前記入力手段から新たに入力されたデータ群との間で所定の演算を行う演算手段と、
前記演算手段の演算結果を、前記読み出し手段が読み出しの対象として選択していない所定の格納手段に対して書き込む書き込み手段と、
を有することを特徴とする演算装置。
【００８１】
（付記２）  前記第１乃至第ｎの格納手段の何れかに格納されている演算結果のデータを出力する出力手段を更に有することを特徴とする付記１記載の演算装置。
【００８２】
（付記３）  前記第１乃至第ｎの格納手段は、メモリアレイによって構成されており、前記メモリアレイをバンク形式で切り換えて前記第１乃至第ｎの格納手段として使用することを特徴とする付記１記載の演算装置。
【００８３】
（付記４）  前記メモリアレイはシングルポートメモリから構成されることを特徴とする付記３記載の演算装置。
（付記５）  前記読み出し手段および前記書き込み手段がアクセスするアドレスを発生するアドレス発生手段を更に有し、
前記アドレス発生手段が発生するアドレスの所定のビットにより、前記第１乃至第ｎの格納手段のうち、前記読み出し手段および前記書き込み手段がそれぞれアクセスすべき格納手段を特定することを特徴とする付記３記載の演算装置。
【００８４】
（付記６）  前記読み出し手段は、前記書き込み手段の書き込みより先行してデータを読み出すことを特徴とする付記１記載の演算装置。
（付記７）  前記演算手段は、加算処理を行うことにより、前記データ群単位で積分演算を実行することを特徴とする付記１記載の演算装置。
【００８５】
（付記８）  演算処理を開始することを指示する演算開始指示手段と、
前記演算開始指示手段によって演算の開始が指示された場合には、前記読み出し手段から供給される第１番目のデータ群の全てのデータを初期値“０”に設定する初期化手段と、
を有することを特徴とする付記１記載の演算装置。
【００８６】
（付記９）  ブロック単位での演算の回数を計数する計数手段と、
前記計数手段によって計数された値が所定の設定値になった場合には演算処理を停止する停止手段と、
を更に有することを特徴とする付記１記載の演算装置。
【００８７】
（付記１０）  前記設定値を変更する設定値変更手段を更に有することを特徴とする付記９記載の演算装置。
（付記１１）  複数のデータから構成されるデータ群を受信し、先に受信した他のデータ群との間で所定の演算処理を実行する受信装置において、
前記データ群をデータを入力する入力手段と、
前記データ群の少なくとも一部又は全部を格納することが可能な容量を有する第１乃至第ｎ（ｎ＞１）の格納手段と、
前記第１乃至第ｎの格納手段の何れかを選択し、既に格納されているデータ群を読み出す読み出し手段と、
前記読み出し手段によって読み出されたデータ群と、前記入力手段から新たに入力されたデータ群との間で所定の演算を行う演算手段と、
前記演算手段の演算結果を、前記読み出し手段が読み出しの対象としていない所定の格納手段に対して書き込む書き込み手段と、
を有することを特徴とする受信装置。
【００８８】
【発明の効果】
以上説明したように本発明では、複数のデータから構成されるデータ群を入力し、先に入力された他のデータ群との間で所定の演算処理を実行する演算装置において、データ群を入力する入力手段と、データ群の少なくとも一部又は全部を格納することが可能な容量を有する第１乃至第ｎ（ｎ＞１）の格納手段と、第１乃至第ｎの格納手段の何れかを選択し、既に格納されているデータ群を読み出す読み出し手段と、読み出し手段によって読み出されたデータ群と、入力手段から新たに入力されたデータ群との間で所定の演算を行う演算手段と、演算手段の演算結果を、読み出し手段が読み出しの対象としていない所定の格納手段に対して書き込む書き込み手段と、を設けるようにしたので、演算を高速に実行するとともに、装置のサイズを小型化することができる。
【００８９】
また、複数のデータから構成されるデータ群を受信し、先に受信した他のデータ群との間で所定の演算処理を実行する受信装置において、データ群を入力する入力手段と、データ群の少なくとも一部又は全部を格納することが可能な容量を有する第１乃至第ｎ（ｎ＞１）の格納手段と、第１乃至第ｎの格納手段の何れかを選択し、既に格納されているデータ群を読み出す読み出し手段と、読み出し手段によって読み出されたデータ群と、入力手段から新たに入力されたデータ群との間で所定の演算を行う演算手段と、演算手段の演算結果を、読み出し手段が読み出しの対象としていない所定の格納手段に対して書き込む書き込み手段と、を設けるようにしたので、データを高速に受信するとともに、装置のサイズを小型化することが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】図１に示す原理図の動作を説明するための図である。
【図３】図１に示す原理図の動作を説明するための図である。
【図４】図１に示す原理図の動作を説明するための図である。
【図５】図１に示す原理図の動作を説明するための図である。
【図６】本発明の実施の形態の構成例を示す図である。
【図７】図６に示す実施の形態の動作を説明するためのタイミングチャートである。
【図８】従来の演算装置の構成例を示す図である。
【図９】図８に示す演算装置の動作を説明するための図である。
【符号の説明】
１０  ＡＤＤ
１１  ＤＰ−ＲＡＭ
２０  入力手段
２１  演算手段
２２  書き込み手段
２３−１  第１の格納手段
２３−２  第２の格納手段
２４  読み出し手段
５０  ＡＤＤ
５１  記憶部
５１ａ  ＳＰ−ＲＡＭ
５１ｂ  ＳＰ−ＲＡＭ
５２  セレクタ
５３  初期化部
５４  アドレス発生部
５５  Ｒ／Ｗ制御部
５６  制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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