(57)【特許請求の範囲】
【請求項１】
ｎチャンネル型電界効果トランジスタとｐチャンネル型電界効果トランジスタとを同一基板に設けてなる半導体装置において、
前記ｎチャンネル型電界効果トランジスタが設けられた前記基板の表面領域は、
シリコン基板と、
前記シリコン基板に形成されたもので上層に向かってゲルマニウム濃度が徐々に高められたシリコンゲルマニウムからなるバッファ層と、
前記バッファ層上に形成されたもので当該バッファ層の表面層と同程度のゲルマニウム濃度を有することによって応力が緩和されたシリコンゲルマニウムからなるリラックス層と、
前記リラックス層上に形成されたことによって引っ張り応力に伴うストレイン効果を有するシリコン層とからなり、
前記ｐチャンネル型電界効果トランジスタが設けられた前記基板の表面領域は、
前記シリコン基板と、
前記シリコン基板上に形成されたことによって、圧縮応力に伴うストレイン効果を有するシリコンゲルマニウム層と、
前記シリコンゲルマニウム層上に形成されたシリコンエピタキシャル層で構成されたキャップ層とからなり、
前記シリコン層は、前記シリコンゲルマニウム層と共に平坦化されたシリコン層上に、前記キャップ層と同一層の前記シリコンエピタキシャル層を積層してなる
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ｎチャンネル型電界効果トランジスタのソース・ドレインは、前記シリコン層に形成され、
前記ｐチャンネル型電界効果トランジスタのソース・ドレインは、前記シリコンゲルマニウム層に形成された
ことを特徴とする半導体装置。
【請求項３】
ｎチャンネル型電界効果トランジスタとｐチャンネル型電界効果トランジスタとを同一基板に設けてなる半導体装置の製造方法であって、
シリコン基板においてｎチャンネル型電界効果トランジスタが形成されるｎ型領域の表面層をエッチングして段差凹部とする工程と、
前記シリコン基板上に上層に向かってゲルマニウム濃度が徐々に高められたシリコンゲルマニウムからなるバッファ層を形成する工程と、
前記バッファ層上に当該バッファ層の表面層と同程度のゲルマニウム濃度を有することで応力が緩和されたシリコンゲルマニウムからなるリラックス層を形成する工程と、
前記リラックス層上にシリコン層を形成する工程と、
レジストパターンをマスクにしたエッチングによって、シリコン基板においてｐチャンネル型電界効果トランジスタが形成されるｐ型領域における前記シリコン層、前記リラックス層及び前記バッファ層を除去する工程と、
前記シリコン基板上及び前記シリコン層上に、シリコンゲルマニウム層を形成する工程と、
前記ｎ型領域に前記シリコン層を露出させかつ前記ｐ型領域に前記シリコンゲルマニウム層を残す状態に、当該シリコンゲルマニウム層の表面に対して平坦化処理を行う工程と、
前記シリコン層及び前記シリコンゲルマニウム層上にシリコンエピタキシャル層を形成し、前記ｎ型領域に前記シリコン層と当該シリコンエピタキシャル層とからなるシリコン層を形成すると共に、前記ｐ型領域に当該シリコンエピタキシャル層からなるキャップ層を形成する工程と、
前記ｎ型領域の前記シリコン層上及び前記ｐ型領域の前記キャップ層上にゲート絶縁膜を介してゲート電極を形成した後、当該シリコン層にｎ型のソース・ドレインを形成し、前記シリコンゲルマニウム層にｐ型のソース・ドレインを形成する工程と
を行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法に関し、特にはｎチャンネル型電界効果トランジスタとｐチャンネル型電界効果トランジスタとを同一基板に設けてなる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、情報処理手段の急速なデジタル化に伴い、半導体装置の高速化及び低消費電力化の要求が高まってきている。従来、上記半導体装置の高速化は素子構造の微細化によって達成され、また低消費電力化は素子構成を相補型、すなわちｎチャンネル型とｐチャンネル型の電界効果トランジスタとを備えた構成にすることによって達成してきた。ところが、素子構造の微細化の進行に伴い、現在では既にリソグラフィー技術において露光波長よりも小さなパターンを形成せざるを得ない状況に有る。このため、リソグラフィー工程においては、十分なプロセス余裕度を確保することが困難になりつつあり、微細化による半導体装置の高速化は限界に近づきつつある。
【０００３】
そこで、電界効果トランジスタにおいては、チャネルとなる層にストレイン（歪み）効果を有する材料層を用いることが提案されている。ストレイン効果を有する材料層を用いたデバイスの形成は、シリコン／シリコンゲルマニウムなどIV族半導体材料と薄膜形成技術の進歩により可能になってきており、現在、高性能、低電圧デバイスを目的とした開発が積極的に行われている。
ここでストレイン効果とは、薄膜半導体において膜が応力を受けた場合、エネルギーバンドが歪み、キャリアの有効質量が変化することをいう。このストレイン効果を有する半導体薄膜は、分子線エピタキシー技術、超高真空下における化学的気相成長（ＵＨＶ−ＣＶＤ）技術等によって、例えばシリコン／シリコンゲルマニウムなどの多層膜を工夫して膜の内部応力を制御することで形成することが可能になってきている。このように、バンドギャップ差や膜のストレインをヘテロ接合により制御した高性能ＭＯＳ系デバイス、センサ等の開発も進んできている。
【０００４】
シリコン系ＭＯＳ（Metal-Oxide-Semiconductor ）トランジスタの場合、ゲルマニウム濃度を上層に向けて徐々に高めたシリコンゲルマニウムからなるバッファ層、シリコンゲルマニウムからなるリラックス層及びシリコン層を下層から順にシリコン基板上に形成することで、上記シリコン層には引っ張り応力が生じる。そしてこのシリコン層では、引っ張り応力に伴うストレイン効果によって電子の移動度が上昇する。一方、シリコン基板上に、形成したシリコンゲルマニウム層には圧縮応力が生じ、このシリコンゲルマニウム層では圧縮応力に伴うストレイン効果によって正孔の移動度が上昇する。
【０００５】
以上のようなストレイン効果を利用してチャネルとなる層の応力を制御して作製した電界効果トランジスタでは、高い相互コンダクタンス〔ｇｍ（ｍｏｂｉｌｉｔｙ）〕が得られている。そして、Appl. Phys. Letter (USA), 63 (1993) S.P.Voinigensen et al.,p660 およびIEEE Electronic Devices (USA),43 (1996) L.H.Jiang and R.G.Elliman,p97 にはｐＭＯＳトランジスタが開示されている。また、Appl. Phys. Letter (USA), 64 (1994) K.Ismail et al.,p3124 およびIEDM 94-37 (USA), (1994) J.Welser et al.にはｎＭＯＳトランジスタが開示されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記ストレイン効果を利用した半導体装置には、以下のような課題がある。
すなわち、リラックス層上に形成されたシリコン層では、引っ張り応力に伴うストレイン効果によって電子の移動度が向上したとしても、正孔の移動度が低下してしまう。このため、高性能低電圧のｎＭＯＳトランジスタを得られるものの、ｐＭＯＳの性能を向上させることはできず、したがってＣＭＯＳの性能を大幅に向上させることはできない。
一方、シリコン基板上のシリコンゲルマニウム層では、圧縮応力によるストレイン効果によって正孔の移動度が向上したとしても、電子の移動度が低下してしまう。このため、高性能低電圧のｐＭＯＳトランジスタを得られるものの、ｎＭＯＳの性能を向上させることはできず、したがってＣＭＯＳの性能を大幅に向上させることはできない。
以上のことから、高性能なＣＭＯＳを得ることはできず、したがって高性能でかつ低消費電力の半導体装置を得ることができなかった。
【０００７】
そこで、本発明は、ストレイン効果により電子の移動度を上昇させたｎＭＯＳと、正孔の移動度を上昇させたｐＭＯＳとを同一基板上に設けたことによって高速でかつ低消費電力の半導体装置を提供すると共に、従来のシリコン用のＣＭＯＳ製造プロセスを用いることができる上記半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するための本発明の半導体装置は、ｎチャンネル型電界効果トランジスタとｐチャンネル型電界効果トランジスタとを同一基板に設けてなる半導体装置である。そして、前記ｎチャンネル型電界効果トランジスタが設けられた前記基板の表面領域は、シリコン基板上に、バッファ層、リラックス層及びシリコン層を順に設けた構成になっている。上記バッファ層は、上層に向かってゲルマニウム濃度が徐々に高められたシリコンゲルマニウムからなる。また、リラックス層は、上記バッファ層の表面層と同程度のゲルマニウム濃度を有するシリコンゲルマニウムからなる。そして、上記ｎチャンネル型電界効果トランジスタのソース・ドレインは上記シリコン層に形成されている。一方、前記ｐチャンネル型電界効果トランジスタが設けられた前記基板の表面領域は、上記シリコン基板上に、シリコンゲルマニウム層及びシリコンからなるキャップ層を順に設けた構成になっている。そして、上記ｐチャンネル型電界効果トランジスタのソース・ドレインはシリコンゲルマニウム層に形成されている。
【０００９】
上記半導体装置では、同一のシリコン基板上にｎチャンネル型電界効果トランジスタとｐチャンネル型電界効果トランジスタとが設けられたＣＭＯＳ構成になっていることから、低消費電力を達成できる。また、上記ｎチャンネル型電界効果トランジスタでは、バッファ層上に形成されたことで応力が緩和されたシリコンゲルマニウムからなるリラックス層上にシリコン層を設けたことで、当該シリコン層では引っ張り応力に伴うストレイン効果によって電子の移動速度が上昇する。一方、上記ｐチャンネル型電界効果トランジスタでは、シリコン基板上にシリコンゲルマニウム層を設けたことで、当該シリコンゲルマニウム層では圧縮応力に伴うストレイン効果によって正孔の移動速度が上昇する。そして、このようなシリコン層及びシリコンゲルマニウム層にソース・ドレインが形成されていることから、この半導体装置においては、ｎチャンネル型電界効果トランジスタ及びｐチャンネル型電界効果トランジスタの動作速度が向上する。
【００１０】
また本発明の半導体装置の製造方法は、先ず、シリコン基板においてｎチャンネル型電界効果トランジスタが形成されるｎ型領域の表面層をエッチングして段差凹部とした後、前記シリコン基板上に上層に向かってゲルマニウム濃度が徐々に高められたシリコンゲルマニウムからなるバッファ層、このバッファ層の表面層と同程度のゲルマニウム濃度を有するシリコンゲルマニウムからなるリラックス層、及びシリコン層を順に形成する。次に、ｐチャンネル型電界効果トランジスタが形成されるｐ型領域における上記シリコン層、リラックス層及びバッファ層を除去する。その後、シリコンゲルマニウム層を形成し、上記ｎ型領域にシリコン層を露出させかつ上記ｐ型領域にシリコンゲルマニウム層を残す状態に、当該シリコンゲルマニウム層の表面を平坦化する。次いで、シリコンエピタキシャル層を形成し、ｎ型領域に上記シリコン層とシリコンエピタキシャル層とからなるシリコン層を形成すると共に、ｐ型領域にこのシリコンエピタキシャル層からなるキャップ層を形成する。しかる後、ｎ型領域のシリコン層上及びｐ型領域のキャップ層上にゲート絶縁膜を介してゲート電極を形成し、上記シリコン層にｎ型のソース・ドレインを形成し、上記シリコンゲルマニウム層にｐ型のソース・ドレインを形成する。
【００１１】
上記製造方法では、シリコン基板におけるｎ型領域上には、バッファ層及びリラックス層を介してシリコン層が形成され、このシリコン層にソース・ドレインが形成されたｎチャンネル型電界効果トランジスタが得られる。また、シリコン基板におけるｐ型領域上には、シリコンゲルマニウム層が形成され、このシリコンゲルマニウム層にソース・ドレインが形成されたｐチャネル型電界効果トランジスタが得られる。この際、シリコン基板のｎ型領域に形成された段差凹部にバッファ層、リラックス層、シリコン層を残した状態でシリコンゲルマニウム層が形成され、上記ｎ型領域にのみシリコン層を露出させるようにシリコンゲルマニウム層の表面がＣＭＰを用いて平坦化されることから、上記ｎチャンネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのゲート電極は平坦な基板上に形成されることになる。このため、シリコン基板のみで基板が構成される半導体装置と平面構造が同等になる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は、本発明を適用した半導体装置の断面図である。この半導体装置は、ｎチャンネル型電界効果トランジスタであるｎＭＯＳＴｒ．１５ａと、ｐチャンネル型電界効果トランジスタであるｐＭＯＳＴｒ．１５ｂとを同一基板に設けてなるＣＭＯＳ構成の半導体装置である。また、図２〜図６は、この半導体装置の製造方法を説明するための工程断面図であり、以下にこれらの図を用いて上記半導体装置の製造方法から順に説明する。
【００１３】
図２（１）に示すように、チョクラルスキー（ＣＺ）法によって引き上げられたｐ型のシリコン基板１を用意する。このシリコン基板１は、例えば直径２００ｍｍのものである。その後、ｎＭＯＳＴｒ．を形成する予定のｎ型領域１ａを露出させ、ｐＭＯＳＴｒ．を形成する予定のｐ型領域１ｂを覆う状態で、シリコン基板１上にレジストパターン（図示省略）を形成する。このレジストパターンは、リソグラフィー法によって形成し、例えば２．０μｍの膜厚を有している。次に、このレジストパターンをマスクに用いてシリコン基板１をエッチングし、ｎ型領域１ａを深さ２．３μｍ程度の段差凹部とする。このエッチングは、例えば４フッ化メタン（ＣＦ4 ）のようなフッ素ガスを含む高密度プラズマ中にて行う。エッチング終了後には、上記レジストパターンを除去する。
【００１４】
次に、図２（２）に示すように、シリコン基板１上に、ゲルマニウム（Ｇｅ）濃度を厚さ方向に変化させたシリコンゲルマニウム〔Ｓｉ（1-x)Ｇｅ(x) 〕からなるバッファ層２を形成する。このバッファ層２は、例えば膜厚１．６８μｍ程度で、シリコン基板１側から上層側に向けて上記ゲルマニウムの組成比をｘ＝０〜０．３の範囲で変化させて成膜される。ただし、ゲルマニウムの組成比ｘの上限、すなわちバッファ層２の最表層におけるゲルマニウムの組成比ｘは、０．３を越えても良く、好ましくはｘ＝０．５を越えないように設定される。
【００１５】
上記構成のバッファ層２は、超高真空化学的気相成長（ＵＨＶ−ＣＶＤ）法によってシリコン基板１上に堆積させる。ここでは、例えばロードロックチャンバ、石英管からなる反応室及びアンロードロックチャンバから構成されたＣＶＤ装置を用い、石英ボート上に縦置きされた２０枚のシリコン基板１に対して上記反応室内にて成膜処理を行う。この際、基板温度を６００℃〜９００℃の好適な温度に設定し、反応室内に水素ガス（Ｈ2 ）またはアルゴンガス（Ａｒ）をキャリアガスとしてフローさせた状態で、シランガス（ＳｉＨ4 ）とゲルマンガス（ＧｅＨ4 ）をフローさせる。また、成膜初期においては、キャリアガスとシランガスのみをフローさせてＳｉ結晶を０．１μｍ〜０．３μｍ程度堆積させ、上記エッチング時に形成されたシリコン基板１の表面荒れを緩和させる。次に、組成比に応じたゲルマンガスを流量調整しながらフローさせる。この場合、シランガスとゲルマンガスとの流量の調整は、シランガスとゲルマンガスを、例えば数ｓｅｃ〜数百ｍｓｅｃの間隔で交互に導入することによって行う。これによって、流量の調整がより容易になり、かつ結晶性も向上する。また、上記時間間隔は、反応室や排気系のコンダクタンス及びガス滞在時間によって適宜好適な値を選択することとし、ガス流量はコンピュータ制御された高速応答のマスフローコントローラにて行うこととする。また、装置構成は、枚葉式のものを用いても良い。
尚、形成されたバッファ層２は、オフラインにてＸ線回折、ラザフォード後方散乱（ＲＢＳ），二次イオン質量分析（ＳＩＭＳ），透過型電子顕微鏡（ＴＥＭ），分光エリプソ，表面反射率等の解析手段によって、所望の組成が得られているか否かをチェックする。
【００１６】
次に、図２（３）に示すように、以上のようにして得られたバッファ層２上に、シリコンゲルマニウム〔Ｓｉ（1-y)Ｇｅ(y) 〕からなるリラックス層３を形成する。このリラックス層３におけるゲルマニウムの組成比ｙは、バッファ層２の最表層におけるゲルマニウムの組成比ｘと同程度に設定されることとする。これによって、このリラックス層３を、応力が緩和された層として成膜する。また、このリラックス層３の膜厚は、例えば膜厚０．６μｍ程度にする。
【００１７】
上記構成のリラックス層３の成膜は、上記バッファ層２の成膜に引き続き上記反応室内で行われ、バッファ層２の成膜と同様にシランガスとゲルマンガスを、例えば数ｓｅｃ〜数百ｍｓｅｃの所定間隔で交互に導入することによって行う。
【００１８】
次に、図２（４）に示すように、上記反応管内に少量のキャリアガスをフローしながら基板温度を６００℃にまで冷却する。この際、急激な温度低下による熱応力の発生を避けるために、−２℃／ｍｉｎ程度の速度で基板温度を低下させるようにする。そして、基板温度が６００℃にまで低下した後、キャリアガスに加えてシランガスをフローさせ、リラックス層３上にシリコンをエピタキシャル成長させてなるシリコン層４を形成する。これによって、このシリコン層４に、引っ張り応力を発生させ、引っ張り応力に伴うストレイン効果を有する層として成膜する。このシリコン層４は、ストレイン効果を有する層としてのみ成膜されるだけではなく、リラックス層３を外部環境から保護するものにもなる。
尚、このシリコン層４は、ｎ型領域１ａにおける表面がｐ型領域におけるシリコン基板１の表面よりも、５０ｎｍ〜１００ｎｍ程度高くなるような膜厚に設定されることとする。
【００１９】
その後、図３（１）に示すように、シリコン層４上に犠牲酸化膜５を形成する。この犠牲酸化膜５は、熱酸化法またはＣＶＤ法によって形成する。この際、先の工程で形成したシリコンゲルマニウムからなる各層の結晶状態の変質を抑えるために、成膜温度を８５０℃以下に抑えて成膜を行うこととする。ただし、急速熱酸化（ＲＴＡ）やレーザアニールによって、この犠牲酸化膜５を形成する場合には、限定された領域の加熱温度がゲルマニウムの融点である９３７℃以下に抑えられる条件にて成膜を行えば良い。
【００２０】
次に、図３（２）に示すように、ｐ型領域１ｂにおける犠牲酸化膜５，シリコン層４、リラックス層３及びバッファ層２をエッチング除去し、ｐ型領域１ｂにシリコン基板１を露出させる。この際、ｎ型領域１ａを覆い、ｐ型領域１ｂを露出させる状態で、シリコン基板１上に形成した膜厚２．３μｍ程度のレジストパターン（図示省略）をマスクに用いたエッチングを行う。このエッチングは、例えば４フッ化メタン（ＣＦ4 ）のようなフッ素ガスを含む高密度プラズマ中にて行う。エッチング終了後には、上記レジストパターンを除去する。
【００２１】
次いで、化学的機械研磨（ＣＭＰ）を行うことによって、上記エッチングによるシリコン基板１の表面層のダメージを除去する。このＣＭＰ工程においては、犠牲酸化膜５がｎ型領域１ａのマスクになり、ｐ型領域１ｂにおけるシリコン基板１の表面層のみが研磨される。
【００２２】
その後、図３（３）に示すように、例えば希フッ酸を用いたウェットエッチングによって、犠牲酸化膜５を除去する。この犠牲酸化膜５を除去した後には、ｎ型領域１ａのシリコン層４表面は、ｐ型領域１ｂのシリコン基板１表面よりも５０ｎｍ〜１００ｎｍ程度高くなる。
【００２３】
次に、図４（１）に示すように、シリコン基板１及びシリコン層４上に、シリコンゲルマニウム〔Ｓｉ（1-z)Ｇｅ(z) 〕層６を形成する。このシリコンゲルマニウムにおけるゲルマニウムの組成比ｚは、ｚ＝０．１〜０．８の間の所定値に設定され、好ましくはｚ＝０．２付近に設定されることとする。また膜厚は、１００ｎｍ程度で形成されることとする。このような構成のシリコンゲルマニウム層６の成膜は、バッファ層２の成膜と同様にシランガスとゲルマンガスを、例えば数ｓｅｃ〜数百ｍｓｅｃの所定間隔で交互に導入することによって行う。以上のようにして、シリコン基板１上に設けられたことによって、圧縮応力に伴うストレイン効果を有するシリコンゲルマニウム層６を形成する。
【００２４】
その後、図４（２）に示すように、ＣＭＰ法によって、シリコンゲルマニウム層６の表面を平坦化し、ｐ型領域１ｂにシリコンゲルマニウム層６を残した状態でｎ型領域１ａにシリコン層４を露出させる。この平坦化処理によって、ｎ型領域１ａのシリコン層４は膜厚２０ｎｍ程度になり、ｐ型領域１ｂにシリコンゲルマニウム層６は膜厚１０ｎｍ程度になる。
【００２５】
次に、図４（３）に示すように、シリコン層４及びシリコンゲルマニウム層６上に、シリコンエピタキシャル層７を１００ｎｍ程度の膜厚で形成する。これによって、ｎ型領域１ａにおいては、このシリコンエピタキシャル層７とシリコン層４とからなるシリコン層７ａが形成される。また、ｐ型領域１ｂにおいては、このシリコンエピタキシャル層７が、以降の工程でゲート絶縁膜を形成する際にその膜質を向上させるためのキャップ層７ｂになる。
【００２６】
次に、図４（４）に示すように、シリコンエピタキシャル層７上に、犠牲酸化膜８を形成する。この犠牲酸化膜８は、上記図３（１）を用いて説明した犠牲酸化膜５と同様に形成する。
【００２７】
その後、図５（１）に示すように、シリコン基板１表面側の素子分離領域に、トレンチ９を形成する。この際、ｎ型領域１ａとｐ型領域１ｂとにおける素子形成領域を覆い、素子分離領域を露出させる状態で、シリコン基板１の上方にレジストパターン（図示省略）を形成する。このレジストパターンは、ＫｒＦエキシマレーザ光を露光光に用いたリソグラフィー法によって形成する。次に、このレジストパターンをマスクに用いたエッチングによって、素子分離領域に深さ２．８μｍ程度のトレンチ９を形成する。トレンチ９形成後には、上記レジストパターンを除去する。
尚、ｎ型領域１ａとｐ型領域１ｂとが隣り合う位置に設けられる素子分離領域は、リーク電流の発生を防止するために、シリコン基板１の段差部分を含んだ広めの幅に設定されることとする。
【００２８】
次に、図５（２）に示すように、高密度プラズマＣＶＤ法によって、トレンチ９内を埋め込む状態でシリコン基板１の上方に酸化シリコン膜１０を成膜する。その後、図５（３）に示すように、酸化シリコン膜１０及び犠牲酸化膜に対してＣＭＰ処理を施し、トレンチ９内にのみ酸化シリコン膜１０を残し、ｎ型領域１ａにシリコン層７ａを露出させ、ｐ型領域１ｂにキャップ層７ｂを露出させる。これによって、トレンチ９内に酸化シリコン膜１０を埋め込んでなる浅いトレンチ素子分離（ＳＴＩ；Shallow Trench Isolation）１０ａを形成する。
【００２９】
次いで、図６（１）に示すように、熱酸化法によって、シリコン層７ａ及びキャップ層７ｂの表面層に膜厚５ｎｍ程度の酸化シリコンからなるゲート酸化膜（すなわち請求項に示すゲート絶縁膜に対応する膜である）１１を成長させる。このゲート酸化膜１１の成膜温度は、犠牲酸化膜５と同様に設定する。
【００３０】
次に、図６（２）に示すように、スパッタ法等によって、ゲート酸化膜１１上にポリシリコン膜１２を成膜する。このポリシリコン膜１２は、２５０ｎｍ程度の膜厚で成膜する。
【００３１】
次いで、図６（３）に示すように、リソグラフィー技術によって形成したレジストパターン（図示省略）をマスクに用いてポリシリコン膜１２及びゲート酸化膜１１をエッチングする。これによって、ｎ型領域１ａのシリコン層７ａ上及びｐ型領域１ｂのキャップ層７ｂ上にゲート酸化膜１１を介してポリシリコン膜１２からなるゲート電極１２ａを形成する。
【００３２】
しかる後、ゲート電極１２ａをマスクに用いたイオン注入によって、ｎ型領域１ａのシリコン層７ａにソース・ドレイン１３ａを形成するための不純物を導入し、またｐ型領域１ｂのシリコンゲルマニウム層６にソース・ドレイン１３ｂを形成するための不純物を導入する。ここでは、ｎ型領域１ａを覆うレジストパターン及びｐ型領域１ｂを覆うレジストパターンをそれぞれマスクに用たイオン注入を行うことによって、ｎ型領域１ａにはｎ型不純物を導入し、ｐ型領域１ｂにはｐ型不純物を導入する。その後、上記レジストパターンを除去する。
【００３３】
次に、図１に示すように、ゲート電極１２ａ及びゲート酸化膜１１の側壁に絶縁膜からなるサイドウォール１４を形成する。
【００３４】
以上によって、同一のシリコン基板１におけるｎ型領域１ａにｎＭＯＳＴｒ．１５ａが設けられ、ｐ型領域１ｂにｐＭＯＳＴｒ．１５ｂが設けられた半導体装置が得られる。このようにして形成された半導体装置のｎＭＯＳＴｒ．１５ａは、シリコン基板１上に、シリコンゲルマニウムからなるバッファ層２及びシリコンゲルマニウムからなるリラックス層３を介して形成されたシリコン層７ａにソース・ドレイン１３ａが形成されたものになる。また、上記ｐＭＯＳＴｒ．１５ｂは、シリコン基板１上のシリコンゲルマニウム層６にソース・ドレイン１３ｂが形成されたものになる。
【００３５】
上記ｎＭＯＳＴｒ．１５ａにおいては、バッファ層２上に形成されたことで応力が緩和されたシリコンゲルマニウムからなるリラックス層３上にシリコン層７ａを設けたことで、このシリコン層７ａでは引っ張り応力に伴うストレイン効果によって電子の移動度が増大し、このシリコン層７ａにソース・ドレイン１３ａが形成された上記ｎＭＯＳＴｒ．１５ａにおいて動作速度の向上が図られる。
一方、ｐＭＯＳＴｒ．１５ｂにおいては、シリコン基板１上にシリコンゲルマニウム層６を設けたことで、このシリコンゲルマニウム層６は圧縮応力に伴うストレイン効果によって正孔の移動度が増大し、このシリコンゲルマニウム層６にソース・ドレイン１３ｂが形成された上記ｐＭＯＳＴｒ．１５ｂにおいて動作速度の向上が図られる。
【００３６】
しかも、この半導体装置においては、同一の基板上にｎＭＯＳＴｒ．１５ａとｐＭＯＳＴｒ．１５ｂとが設けられたＣＭＯＳ構成になっていることから、低消費電力を達成できる。また、上述のように、ｎＭＯＳＴｒ．１５ａ、ｐＭＯＳＴｒ．１５ｂ共に動作速度の向上が図られたものであることから、シリコン基板のみで基板が構成された従来のＣＭＯＳと比較して、論理回路の動作速度を数倍〜数十倍程度高速化することができる。
【００３７】
また、結晶欠陥の生じやすい部分、すなわちｎ型領域１ａとｐ型領域１ｂとの境目は、図４（１）、図４（２）を用いて説明したトレンチ素子分離１０ａの形成工程で除去されるため、所望のトランジスタ性能を得ることがでる。
さらに、シリコン基板のみで基板が構成された従来のＣＭＯＳと平面構造が同等であるため、回路寸法が同等で設計に対する負荷は全くない。
しかも、上記各工程は、全て従来のシリコン基板のみからなる半導体装置に汎用的に用いられている技術を適用したことで、生産性を低下させることもない。
【００３８】
【発明の効果】
以上説明したように本発明の半導体装置によれば、引っ張り応力によるストレイン効果によって電子の移動度を増大させたｎチャンネル型電界効果トランジスタと、圧縮応力によるストレイン効果によって正孔の移動度を増大させたｐチャンネル型電界効果トランジスタとを同一基板上に設けたことで、相補型電界効果トランジスタを構成して消費電力の低下を図ることが可能になり、かつ相補型に構成された電界効果トランジスタの動作速度の向上を図ることが可能になる。
【００３９】
また、本発明の半導体装置の製造方法によれば、引っ張り応力に伴うストレイン効果によって電子の移動度を増大させたｎチャンネル型電界効果トランジスタと、圧縮応力に伴うストレイン効果によって正孔の移動度を増大させたｐチャンネル型電界効果トランジスタとを同一のシリコン基板上に形成することが可能になる。またこれと共に、シリコン基板のｎ型領域に形成された段差凹部にバッファ層、リラックス層及びシリコン層を形成し、ｐ型領域にシリコンゲルマニウム層を形成して平坦化することで、上記ｎチャンネル型電界効果トランジスタ及びｐチャンネル型電界効果トランジスタのゲート電極を平坦な基板上に形成することができる。したがって、シリコン基板のみで基板が構成される半導体装置と同等の平面構造で回路設計に対する負荷を増加させることなく上記半導体装置を得ることが可能になる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一例を示す断面図である。
【図２】本発明の半導体装置の製造方法の一例を示す断面工程図（その１）である。
【図３】本発明の半導体装置の製造方法の一例を示す断面工程図（その２）である。
【図４】本発明の半導体装置の製造方法の一例を示す断面工程図（その３）である。
【図５】本発明の半導体装置の製造方法の一例を示す断面工程図（その４）である。
【図６】本発明の半導体装置の製造方法の一例を示す断面工程図（その５）である。
【符号の説明】
１…シリコン基板、１ａ…ｎ型領域、１ｂ…ｐ型領域、２…バッファ層、３…リラックス層、４…シリコン層、６…シリコンゲルマニウム層、７ａ…シリコン層、７ｂ…キャップ層、１１…ゲート酸化膜（ゲート絶縁膜）、１２ａ…ゲート電極、１３ａ…ソース・ドレイン（ｎ型）、１３ｂ…ソース・ドレイン（ｐ型）、１５ａ…ｎＭＯＳＴｒ．（ｎチャンネル型電界効果トランジスタ）、１５ｂ…ｐＭＯＳＴｒ．（ｐチャンネル型電界効果トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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