(57)【特許請求の範囲】
【請求項１】
可変電圧源と、
該可変電圧源に接続した第１の電極、該第１の電極と隣接した誘電体層、該誘電体層と隣接した第２の電極からなるキャパシタと、
前記第２の電極に接続した過電流抑制回路と、
該過電流抑制回路に接続した制御部
とを具備し、
前記過電流抑制回路が第１の抵抗と、該第１の抵抗の抵抗値よりも大きな抵抗値を有する第２の抵抗が並列接続された回路からなることを特徴とする半導体記憶装置。
【請求項２】
前記第２の抵抗が半導体基板中に形成された不純物拡散層を具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１の抵抗が金属材料からなることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第２の抵抗の抵抗値は前記第１の抵抗の抵抗値の１００倍〜１０００倍であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第１及び第２の電極の少なくとも一方が金属材料からなることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第１及び第２の電極の少なくとも一方が導電性ポリシリコンからなることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記第１の電極又は前記第２の電極の少なくとも一方は、前記誘電体層に隣接したバリアメタル領域と、該バリアメタル領域と隣接した該バリアメタル領域とは異なる金属材料とからなることを特徴とする請求項５記載の半導体記憶装置。
【請求項８】
前記キャパシタが、深いトレンチの内壁に沿ったＵ字型の前記第２の電極と、
前記第２の電極の内表面全体に積層された前記誘電体層と、
前記誘電体層の内表面に接触して形成された前記第１の電極
とを具備することを特徴とする請求項１乃至６のいずれか１項に記載の半導体記憶装置。
【請求項９】
半導体基板の一部領域上に設けられた第１のキャパシタを具備する複数のＤＲＡＭメモリセル及び冗長メモリセルと、
前記半導体基板の他の領域上に設けられた可変電圧源と、
該可変電圧源に接続した第１の電極、該第１の電極と隣接した誘電体層、該誘電体層と隣接した第２の電極からなる第２のキャパシタと、
前記第２の電極に接続した過電流抑制回路と、
該過電流抑制回路に接続した制御部
とを具備し、
前記過電流抑制回路が第１の抵抗と、該第１の抵抗の抵抗値よりも大きな抵抗値を有する第２の抵抗が並列接続された回路からなることを特徴とする半導体記憶装置。
【請求項１０】
前記第２の抵抗が半導体基板中に形成された不純物拡散層を具備することを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
前記第１の抵抗が金属材料からなることを特徴とする請求項９又は１０記載の半導体記憶装置。
【請求項１２】
前記第２の抵抗の抵抗値が前記第１の抵抗の抵抗値の１００倍〜１０００倍であることを特徴とする請求項９乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第２のキャパシタが前記第１のキャパシタと同一構造のものからなることを特徴とする請求項９乃至１２のいずれか１項に記載の半導体記憶装置。
【請求項１４】
前記第１及び第２の電極の少なくとも一方が金属材料からなることを特徴とする請求項９乃至１３のいずれか１項に記載の半導体記憶装置。
【請求項１５】
前記第１の電極又は前記第２の電極の少なくとも一方が導電性ポリシリコンからなることを特徴とする請求項９乃至１３のいずれか１項に記載の半導体記憶装置。
【請求項１６】
前記第２のキャパシタが、
深いトレンチの内壁に沿ったＵ字型の前記第２の電極と、
前記第２の電極の内表面全体に積層された前記誘電体層と、
前記誘電体層の内表面に接触して形成された前記第１の電極
とを具備することを特徴とする請求項９乃至１５のいずれか１項に記載の半導体記憶装置。
【請求項１７】
可変電圧源と、
該可変電圧源に接続した第１の電極、該第１の電極と隣接した絶縁破壊された誘電体層、該絶縁破壊された誘電体層と隣接した第２の電極からなる抵抗と、
前記第２の電極に接続した過電流抑制回路と、
該過電流抑制回路に接続した制御部
とを単位とする回路構成を一部に含み、
前記過電流抑制回路が第１の抵抗と、該第１の抵抗の抵抗値よりも大きな抵抗値を有する第２の抵抗が並列接続された回路からなることを特徴とする半導体記憶装置。
【請求項１８】
可変電圧源と、該可変電圧源に接続した第１の電極、該第１の電極に隣接した誘電体層、該誘電体層に隣接する第２の電極からなるキャパシタと、前記第２の電極に接続した、第１の抵抗及び第１の抵抗の抵抗値よりも抵抗値の大きい第２の抵抗の並列回路からなる過電流抑制回路と、該過電流抑制回路に接続した制御部とからなる回路を用いることにより情報を記憶する方法において、
前記可変電圧源により前記誘電体層に前記誘電体層の絶縁破壊が可能な大きさの電圧を印加する工程と、
前記電圧により前記誘電体層を絶縁破壊して前記第１の電極と前記第２の電極との間を導通する工程と、
前記第１の抵抗に過電流が流れ、前記並列回路における前記第１の抵抗のみを断線する工程
とを具備することを特徴とする情報の記憶方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関わり、特に、キャパシタを具備し、高電圧を印加することでキャパシタを絶縁破壊することにより情報の記憶を行う装置に関する。
【０００２】
【従来の技術】
半導体記憶装置として、装置内にキャパシタを具備し、そのキャパシタに高電圧を印加してキャパシタ内の絶縁層を破壊する状態の有無により、情報を記憶するものが知られている。
【０００３】
図１２は、従来技術にかかる半導体記憶装置の等価回路を示す。従来技術に係る半導体記憶装置は可変電圧源１０１がキャパシタ１０２に接続されており、キャパシタ１０２は第１のトランジスタ１０３と第２のトランジスタ１０４からなる制御部１１８に接続されている。
【０００４】
情報の記憶は次のように行う。第１のトランジスタ１０３をＯＦＦにしたままの状態で第２のトランジスタ１０４をＯＮする。第２のトランジスタ１０４は接地されているため、第２のトランジスタ１０４をＯＮする事によりキャパシタ１０２の陰極の電位は０Ｖとなる。可変電圧源１０１をキャパシタ１０２の絶縁耐圧以上の高電圧に設定することにより、キャパシタ１０２は絶縁破壊を起こし、情報の記憶状態になる。例えばキャパシタ１０２が絶縁破壊された状態を情報”１”が記憶され、絶縁破壊されていない状態を情報”０”が記憶されていると定義する。このとき可変電圧源１０１から供給された電流は、破壊されたキャパシタ１０２、第２のトランジスタ１０４を通って、アースへと流れる。
【０００５】
情報の再生は次のように行う。まず可変電圧源１０１の電圧を低電圧に設定する。次に第２のトランジスタ１０４をＯＦＦにし、第１のトランジスタ１０３をＯＮにする。情報”１”の記憶が行われた場合、キャパシタ１０２は電極間が導通しているため、可変電圧源１０１からキャパシタ１０２と第１のトランジスタ１０３を通過して電流が出力される。一方で情報”０”が記憶された場合はキャパシタ１０２は破壊されず、互いの電極は絶縁されたままであるため外部へ電流は出力されない。従って出力電流の有無により情報”１”又は”０”が記憶されたか否かを判別することができる。
【０００６】
【発明が解決しようとする課題】
しかし、従来の技術に係る半導体記憶装置においてキャパシタ１０２を構成する電極を高濃度に不純物を拡散したＳｉによって構成すると、絶縁破壊後のキャパシタ１０２の抵抗値が非常に高くなるという問題点がある。キャパシタ１０２の抵抗値が高いと第１のトランジスタ１０３から出力される電流の値が低くなるため、出力時に情報”１”が記憶されているか否かの判断が難しくなる。電極の面積を大きくとることによって絶縁破壊後のキャパシタ１０２の抵抗値を低くすることは可能であるが、その場合装置の小型化が難しくなるという問題点が新たに生ずる。
【０００７】
それに対しキャパシタ１０２の電極を金属材料で構成することによって、上記の問題点を解消する半導体記憶装置が考案されている。図１３はキャパシタの電極を金属で構成した半導体記憶装置の一例を示す断面図である。金属材料からなる第１の電極１１７と、バリアメタル領域１１２に表面を覆われた金属領域１１１が誘電体層１１３を挟み込む構造によりキャパシタ１１９が構成されている。そして第１の電極１１７は図示を省略した可変電圧源１０１と接続されており、バリアメタル領域１１２に接した金属領域１１１は、外部接続導電層１１４を通して図示を省略した第１のトランジスタ１０３及び第２のトランジスタ１０４と接続される。このようにキャパシタ１０２の電極を金属で形成した場合、絶縁破壊されたキャパシタ１０２の抵抗値を低く抑えることが可能である。従って情報”１”の再生時に十分な電流が出力され、記憶情報”１”又は”０”の判別が容易に判断できるという利点を有する。
【０００８】
しかしキャパシタ１０２の電極を金属で構成した場合、Ｓｉを電極に用いた場合と異なる新たな問題点が生ずる。絶縁破壊後のキャパシタ１０２の抵抗値が低くなると可変電圧源１０１、破壊されたキャパシタ１０２、第２のトランジスタ１０４からなる回路に対して、絶縁膜破壊直後に流れる電流が非常に大きなものとなる。上述の例において情報”１”の記憶直後の可変電圧源１０１の電圧は８〜１０Ｖのままであり、電極に金属材料を用いた場合の破壊後のキャパシタ１０２の抵抗は５００Ω以下となるため、半導体記憶装置中を流れる電流は１６〜２０ｍＡとなる。一般に半導体装置の回路中に１０ｍＡ以上の電流が流れると表面配線やボンディングワイヤ等が破壊される恐れがある。従って、金属材料をキャパシタ１０２の電極として用いた半導体記憶装置はキャパシタ１０２の絶縁層破壊直後に流れる電流によって回路の表面配線やボンディングワイヤ等が破壊される可能性がある。表面配線等が破壊されて回路が断線した場合、情報”１”を記憶したにもかかわらず再生時に電流が出力されないことから情報”１”が記憶されていないと誤認される事態が生ずる。また回路が断線しない場合でも、大電流が流れることで電力損失が生ずるという問題点も有する。
【０００９】
回路中の表面配線等の破壊を避けるために図１２の回路においてキャパシタ１０２と制御部１１８の間に高抵抗値を有する抵抗を接続することが考えられる。例えば上記の例でキャパシタの破壊直後に回路を流れる電流を１ｍＡ程度に抑えるためには８〜１０ｋΩの抵抗を接続すればよい。そうすることによりキャパシタの絶縁破壊直後に半導体記憶装置中を大電流が流れることを防止できる。しかし、この場合にも新たな問題点が生ずる。絶縁破壊されたキャパシタ１０２の抵抗値は一般に絶縁膜破壊時にキャパシタ１０２に流れる電流の大きさによって左右されるため、キャパシタ破壊時の電流が１ｍＡ程度の場合、キャパシタは十分に破壊されず絶縁破壊後のキャパシタの抵抗値は高くなる。従ってキャパシタ１０２の電極にＳｉを用いた場合と同様に情報”１”の再生時に十分な電流を出力できないという問題を生じる。
【００１０】
さらに、キャパシタを破壊することにより情報”１”の記憶を行う半導体記憶装置は、メモリセルの他に不良メモリセルを冗長メモリセルで置き換えるための冗長回路とを有するＤＲＡＭに使われることが多い。すなわち、パッケージ封止後の検査段階で発見された不良メモリセルを冗長回路内の冗長メモリセルで置き換えるための情報を記憶するために用いられるが、その場合ＤＲＡＭメモリセルと同一半導体基板上に製造される。従って半導体記憶装置の構造がＤＲＡＭメモリセルの構造と大きく異なる場合、製造工程において別途特別な工程が必要となり、効率的でないという問題点も有する。
【００１１】
本発明はこのような従来技術の問題点を解決するためになされたものであり、その目的は、情報の再生時に十分な大きさの電流を出力する事が可能な半導体記憶装置を提供することである。
【００１２】
本発明の他の目的は、情報の記憶時に流れる電流により回路の表面配線、ボンディングワイヤが破壊されることのない半導体記憶装置を提供することである。
【００１３】
本発明のさらに他の目的は、回路内に大電流が流れることを抑制し、電力損失を抑えることのできる半導体記憶装置を提供することである。
【００１４】
本発明のさらに他の目的は、ＤＲＡＭのメモリセルと同一基板上に製造する場合においてメモリセルと同様の工程で製造することのできる半導体記憶装置を提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の特徴は、可変電圧源と、可変電圧源に接続した第１の電極、第１の電極と隣接して配置された誘電体層、誘電体層と隣接して配置された第２の電極からなるキャパシタと、第２の電極に接続した過電流抑制回路と、過電流抑制回路に接続した制御部とを具備する半導体記憶装置であることを要旨とする。本発明の第１の特徴に係る半導体記憶装置では、キャパシタが破壊された状態を”１”、破壊されない状態を”０”として情報を記憶できる。あるいは破壊された状態を”０”、破壊されない状態を”１”として記憶しても良い。ここで「過電流抑制回路」とは、キャパシタを破壊する際に半導体記憶装置内に流れる大電流によって表面配線やボンディングワイヤ等を破壊することがないよう、過剰な電流が流れることを防止するための回路である。又、「制御部」とは、キャパシタを破壊する際に流れる電流をアースへと流し、情報の記録（書き込み）を行い、情報の再生時（読み出し時）において記憶した情報に対応した電流を外部へ出力するための回路部である。
【００１６】
本発明の第１の特徴において過電流抑制回路を設けることによって、可変電圧源により高電圧を印加してキャパシタを絶縁破壊したにもかかわらず他の回路部分で断線を生じ、情報を記憶したにもかかわらず情報の再生時に電流が出力されないという事態を防止することができる。又、過電流抑制回路により大電流が流れることを防止できるため電力損失を低く抑えることができるという利点も有する。
【００１７】
なお、過電流抑制回路は第１の抵抗と、第１の抵抗よりも大きな抵抗値を有する第２の抵抗との並列回路からなることが望ましい。このような構成とすることで、情報記憶のために可変電圧源によって高電圧を印加してキャパシタを破壊した際、電流は破壊されたキャパシタを通過した後に抵抗値の低い第１の抵抗へと流れ込む。ここで第１の抵抗は大電流が流れることで破壊され、断線する。しかし、第１の抵抗には抵抗値の大きい第２の抵抗が並列に接続されているため、過剰な電流が流れるのが抑制される。このため半導体記憶装置内の回路全体としては不必要な表面配線などの断線が発生せず、情報の再生時において記憶状態に対応した電流を出力することが可能である。さらに、キャパシタが破壊される瞬間にはキャパシタに大電流が流れるため、キャパシタが十分に破壊されず情報の記憶が十分に行えないといった欠点を防止することができる。
【００１８】
さらに、第１の抵抗と第２の抵抗は、第２の抵抗の抵抗値が第２の抵抗の抵抗値の１００倍〜１０００倍であることが望ましい。このように第１の抵抗の抵抗値及び第２の抵抗の抵抗値を設定することでキャパシタ破壊直後に過電流はほぼ第１の抵抗にのみ流れて確実に第１の抵抗を破壊することが可能である。又、情報の再生時においても電流を充分検出可能な大きさで出力することが可能である。
【００１９】
又、第２の抵抗は半導体単結晶領域中に不純物を拡散させて導電性を持たせたものが有用である。不純物拡散層は不純物密度を変化させることで抵抗値を調整することが可能であり、第２の抵抗に適した抵抗値を容易に設定できるという利点を有する。また、半導体装置内に容易に形成することができるという利点も有する。
【００２０】
又、第１の抵抗が、金属材料からなることも望ましい。ここで金属材料とは同一金属からなるもののみならず、異種金属による接合を含む概念である。金属は良導性を有するため、低い抵抗値を有する第１の抵抗を得ることができるためである。
【００２１】
又、第１の電極又は第２の電極の少なくとも一方が金属材料からなることが望ましい。キャパシタをこのような構成とすることによりキャパシタの絶縁破壊後の抵抗値を小さくすることができる。従来技術では、キャパシタの電極を金属材料からなるものとしたとき、キャパシタの絶縁破壊後の抵抗値が低いことから半導体記憶装置内に大電流が流れる。従って半導体記憶装置内の配線及びボンディングに損傷を与える恐れがあった。しかし、本発明の特徴において過電流抑制回路を設けることにより、キャパシタ破壊直後に半導体記憶装置内に大電流が流れる恐れはない。従ってキャパシタの電極に金属材料を用いることが可能であり、金属材料を用いることで情報の再生時に出力される電流が低い値となることなく外部から充分検出可能であるため情報が記憶されているか否かの判断が容易となるという利点を有する。又、第１の電極又は第２の電極の少なくとも一方の電極を導電性ポリシリコンにより構成することも望ましい。キャパシタの構造によっては電極の面積を広くとることが可能でありその場合金属でなくともキャパシタを絶縁破壊した後の抵抗値が低くなるためである。
【００２２】
又、キャパシタは深いトレンチの内壁に沿ったＵ字型の第２の電極と、第１の電極の内表面全体に積層された誘電体層と、誘電体層のない表面に接触して形成された第１の電極を具備することが望ましい。このことにより占有体積に比較して第１及び第２の電極の表面積が大きくなるため、キャパシタを絶縁破壊したことにより形成される抵抗の抵抗値を小さくすることができるという利点を有する。
【００２３】
又、本発明の第２の特徴は、半導体基板の一部領域上に設けられた第１のキャパシタを具備する複数のＤＲＡＭメモリセル及び冗長メモリセルと、同一半導体基板の他の領域上に設けられた、可変電圧源と、可変電圧源と接続した第２のキャパシタと、第２のキャパシタと接続した過電流抑制回路と、過電流抑制回路と接続した制御部とを具備する半導体記憶装置である点である。ここで、「ＤＲＡＭ」とはダイナミック・ランダム・アクセス・メモリ（dynamic random access memory）のことであり、「ＤＲＡＭメモリセル」とは、ＤＲＡＭを構成する個々のメモリセルのことである。又、「冗長メモリセル」とは不良メモリセルと置き換えるためにあらかじめ余分に設けられたメモリセルのことである。
【００２４】
本発明の第２の特徴において、ＤＲＡＭメモリセル及び冗長メモリセルと同一半導体基板上に第１の特徴にかかる半導体記憶装置を設けることにより、不良メモリセルを冗長回路内の冗長メモリセルで置き換えるための情報を記憶するために用いることが可能という利点を有する。
【００２５】
なお、第１のキャパシタと、第２のキャパシタは同一構造からなることが望ましい。第２のキャパシタがＤＲＡＭメモリセル及び冗長メモリセルを構成する第１のキャパシタと同一構造をとることにより、半導体記憶装置の製造においてキャパシタの製造を同一工程で行うことが可能であり、効率的に製造を行えるという利点を有する。
【００２６】
又、本発明の第１の特徴と同様、過電流抑制回路は第１の抵抗と、第１の抵抗の抵抗値よりも大きい抵抗値を有する第２の抵抗が並列接続された回路からなることが望ましく、第２の抵抗の抵抗値が第１の抵抗の抵抗値の１００倍〜１０００倍となることが望ましい。又、第２の抵抗が不純物拡散層を具備することも望ましい。又、第１の電極及び第２の電極は少なくとも一方が金属材料からなるか、導電性ポリシリコンからなることが望ましい。又、第２のキャパシタは深いトレンチの内壁に沿ったＵ字型の第２の電極と、第１の電極の内表面全体に積層された誘電体層と、誘電体層のない表面に接触して形成された第１の電極を具備することが望ましい。
【００２７】
又、本発明の第３の特徴は可変電圧源と可変電圧源に接続した第１の電極、第１の電極と隣接した絶縁破壊された誘電体層、絶縁破壊された誘電体層と隣接した第２の電極からなる抵抗と、第２の電極に接続した過電流抑制回路と、過電流抑制回路に接続した制御部とを単位とする回路構成を一部に含む半導体記憶装置であることを要旨とする。本発明の第４の特徴において現実に特定の情報が記憶された場合、本発明の第３の特徴にかかる回路構成で情報の記憶は保持され、電流を流すことにより情報の再生が可能となる。
【００２８】
又、本発明の第４の特徴は可変電圧源と、可変電圧源に接続した第１の電極、第１の電極に隣接した誘電体層、誘電体層に隣接する第２の電極からなるキャパシタと、第２の電極に接続した、第１の抵抗及び第１の抵抗の抵抗値よりも抵抗値の大きい第２の抵抗の並列回路からなる過電流抑制回路と、過電流抑制回路に接続した制御部とからなる回路を用いることにより情報を記憶する方法において、▲１▼可変電圧源により誘電体層にその絶縁破壊が可能な大きさの電圧を印加する工程と、▲２▼電圧により誘電体層を絶縁破壊して第１の電極と第２の電極との間を導通する工程と、▲３▼第１の抵抗に過電流が流れ、並列回路における第１の抵抗のみを断線する工程とを具備する情報の記憶方法であることを要旨とする。
【００２９】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似部分には同一あるいは類似な符号を付している。ただし、図面は模式的なものであり、層の厚みと幅との関係、各層の厚みの比率などは現実のものとは異なることに留意すべきである。又、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００３０】
（第１の実施の形態）
第１の実施の形態に係る半導体記憶装置は図１及び図３に示す通り、可変電圧源１、可変電圧源１に接続されたキャパシタ２、キャパシタ２と接続された第１の抵抗３及び第２の抵抗４の並列回路部からなる過電流抑制回路５、過電流抑制回路５に接続された制御部８とを具備する。
【００３１】
第１の実施の形態に係る半導体記憶装置は、図３に示す通り半導体基板１０上に製造されている。半導体基板１０の上部には不純物拡散層１２と、不純物拡散層１２を囲むように設けられた素子分離領域１１が配置されている。又、半導体基板１０上には第１の絶縁層間膜１３が積層されており、不純物拡散層１２上には第１の絶縁層間膜１３を上下に貫く形で２つの第１の導電層１４が形成されている。第１の導電層１４はコンタクトプラグとして用いられ、不純物拡散層１２と第１の導電層１４との界面はオーミック接合を形成する。第１の絶縁層間膜１３はシリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）などの絶縁物からなり、第１の導電層１４はアルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）などからなる。第１の導電層１４に導電性を持たせたポリシリコンなどを用いることも可能である。
【００３２】
第１の絶縁層間膜１３上には第２の絶縁層間膜１５が積層されている。第２の絶縁層間膜１５内部であって第１の導電層１４上には、第２の絶縁層間膜１５を上下に貫く形で第２の導電層１６が形成されている。第２の導電層１６は、同一基板上に製造される図示を省略した他の回路と電気的に接続するための配線層として用いられるものである。第２の絶縁層間膜１５はＳｉＯ２ 、Ｓｉ３Ｎ４などの絶縁物からなり、第２の導電層１６はＡｌ、Ｃｕなどの金属からなる。
【００３３】
第２の絶縁層間膜１５上には第３の絶縁層間膜１７が積層されている。第３の絶縁層間膜１７内部であって第２の導電層１６上には、第３の絶縁層間膜１７を上下に貫く形で第３の導電層１８が形成されている。第３の導電層１８は第２の導電層１６と電気的に接続するコンタクトプラグの役割を担っており、Ａｌ、Ｃｕ、Ｗの金属の他、導電性を持たせたポリシリコンなどを用いることが可能である。第３の絶縁層間膜１７はＳｉＯ２ 、Ｓｉ３Ｎ４などの絶縁物からなる。
【００３４】
第３の絶縁層間膜１７の上には第１の電極２１、キャパシタ接続導電層２０、外部接続導電層１９がそれぞれ配置されている。第１の電極２１、キャパシタ接続導電層２０、外部接続導電層１９は相互の間に絶縁層を有することで互いに電気的に絶縁されている。キャパシタ接続導電層２０及び外部接続導電層１９は２つの第３の導電層１８上にそれぞれ設けられている。又、第１の電極２１は可変電圧源１と電気的に接続され、外部接続導電層１９は制御部８と電気的に接続されている。
【００３５】
又、第１の電極２１、キャパシタ接続導電層２０、外部接続導電層１９の上にはバリアメタル領域２３が形成されている。バリアメタル領域２３はキャパシタ接続導電層２０、外部接続導電層１９と接触することにより互いに電気的に接続されている。一方バリアメタル領域２３と第１の電極２１との間には誘電体層２２が挟まれており、第１の電極２１とバリアメタル領域２３は電気的に絶縁されている。バリアメタル領域２３はＴｉＮやＴｉＷ、高融点金属のシリサイドなどにより形成される。バリアメタル領域２３の上には金属領域２４が積層されている。金属領域２４にはＡｌ、Ｃｕなどの金属を用いる。このバリアメタル領域２３とバリアメタル領域２３上に積層された金属領域２４から第２の電極３７が構成される。
【００３６】
そして、キャパシタ２は、第１の電極２１と、第１の電極２１上に積層された誘電体層２２と、誘電体層２２上に配置された第２の電極３７により構成される。バリアメタル領域２３は金属領域２４中の金属原子が誘電体層２２中に拡散して電流がリークすることを防止するためのものである。又、誘電体層２２はＳｉＯ２、Ｓｉ３Ｎ４などにより形成される。そして第１の実施の形態に係る半導体記憶装置を保護するために装置上面には絶縁膜２５及びパッシベーション２６が積層されている。
【００３７】
第１の抵抗３は、バリアメタル領域２３と外部接続導電層１９とが接触する部分により形成される。又、第２の抵抗４は、不純物拡散層１２、第１の導電層１４、第２の導電層１６、第３の導電層１８により形成される。特に不純物拡散層１２は不純物密度を変えることによって伝導度を変化させることが可能であるため、第２の抵抗４の抵抗値Ｒ２を所望の値に設定することが可能である。通常は第２の抵抗４の抵抗値Ｒ２は第１の抵抗３の抵抗値Ｒ１との比が１０００：１〜１００：１程度になるように設定されている。第１の抵抗３と第２の抵抗４により図１に示した過電流抑制回路５が構成されている。
【００３８】
なお、可変電圧源１は半導体基板１０上に設けられていても外部に設けられているものでも、キャパシタ２の絶縁を破壊するのに十分な電圧を印加できるものであれば問題は無い。制御部８は、第１のトランジスタ６及び第２のトランジスタ７を具備しなくとも、情報の記憶時と再生時に電流の流れる経路を変更できるものであればよい。
【００３９】
次に、第１の実施の形態に係る半導体記憶装置の動作について、図１乃至図３を用いて情報の記憶時と情報の再生時に分けて具体的に説明する。
【００４０】
（情報の記憶）
情報の記憶は、可変電圧源１によってキャパシタ２に高電圧を印加して破壊することにより行う。キャパシタ２は第１の電極２１と第２の電極３７の間に誘電体層２２を挟んでおり通常の電圧では電流を流さない。しかし、誘電体層２２の絶縁耐圧以上の電圧をキャパシタ２に印加した場合、絶縁破壊が起こり第１の電極２１と第２の電極３７は導通し、電流が流れ、情報”１”の記憶状態になる。具体的には次の通りである。
【００４１】
まず、図１に示す制御部８の第２のトランジスタ７のゲート電圧をあらかじめ制御して、導通状態にしておく。一方で第１のトランジスタ６のゲート電圧を制御して、第１のトランジスタ６を遮断状態に設定しておく。従って外部接続導電層１９を通って制御部８に流れ込む電流は、第２のトランジスタ７を通り、アースへと流れる。
【００４２】
第２のトランジスタ７を導通状態にした後、可変電圧源１によってキャパシタ２に高電圧を印加する。誘電体層２２の材料としてＳｉＯ２を用い、誘電体層２２の厚さを５〜７ｎｍとした場合絶縁破壊耐圧は８〜１０Ｖ程度となるため、キャパシタ２を絶縁破壊して導通させるためには可変電圧源１によりキャパシタ２に対して８〜１０Ｖ以上の電圧を印加すればよい。なお、第２のトランジスタ７が導通状態であることによりキャパシタ２の第２の電極３７はアースと接続されており、可変電圧源１の電位がそのままキャパシタ２の誘電体層２２に印加される電圧となる。可変電圧源１からの高電圧を印加されることによりキャパシタ２の誘電体層２２は破壊され第１の電極２１と第２の電極３７が導通し、以後キャパシタ２は図２に示す抵抗２９として機能する。誘電体層２２の材料をＳｉＯ２とし、厚さを５〜７ｎｍとした場合のキャパシタ破壊後の抵抗２９の大きさは５００Ω程度である。従って抵抗２９には図２（ａ）に示すように電流が流れ、さらに電流は過電流抑制回路５に流入する。既に説明したように過電流抑制回路５の第２の抵抗４の抵抗値Ｒ２は第１の抵抗３の抵抗値Ｒ１に比べ非常に大きな値にしているため、キャパシタ２を流れる電流のほとんどが第１の抵抗３に流入する。
【００４３】
第２のトランジスタ７のソース・ドレイン間抵抗は微小であり、第１の抵抗３の抵抗値Ｒ１も小さいことから、回路全体の抵抗は破壊後のキャパシタ２からなる抵抗２９の抵抗値によって決定される。従ってこの回路の抵抗値は５００Ω程度となる。情報”１”を記憶する際の可変電圧源１の電圧は８〜１０Ｖであるため、回路に流れる電流I1は１６〜２０ｍＡとなる。このような大電流が流れるため第１の抵抗３において熱が発生し、図３に示すバリアメタル領域２３と外部接続導電層１９の接触部分が溶ける。即ち、図２（ｂ）及び（ｃ）に示すように第１の抵抗３は断線し、電流は抵抗値の大きい第２の抵抗４を流れる。従って１６〜２０ｍＡの電流は制御部８等に流れ込むことはなく、情報”１”の記憶時において、大電流によって第１の抵抗３以外の回路部分が電流によって破壊されることはない。
【００４４】
つまり、第１の抵抗３が断線した後は、図２（ｂ）に示すように可変電圧源１と、抵抗２９と、第２の抵抗４と、第２のトランジスタ７からなる回路が成立する。第２の抵抗４の抵抗値Ｒ２の値を例えば７．５ｋΩとなるよう不純物拡散層１２の不純物密度及び幾何学的形状を設定しておくとキャパシタ２の絶縁破壊後の抵抗２９の抵抗値５００Ωと合わせて回路全体の抵抗値は８ｋΩとなる。従って第１の抵抗３が断線した後の図２（ｂ）に示す回路全体に流れる電流I2は１ｍＡ程度の値となる。通常の半導体装置において、配線及びコンタクトが破壊される電流の大きさは１０ｍＡ程度であるため、第１の抵抗３が断線した後は第１の実施の形態に係る半導体記憶装置は何ら損傷を受けることはなく電流が抵抗２９、第２の抵抗４、第２のトランジスタ７を通って、アースに流れ込む。
【００４５】
そのため、情報”１”の記憶時において可変電圧源１によって高い電圧が印加されても、第１の抵抗３以外の配線、コンタクトが破壊されることがない。又第１の抵抗３が破壊されても、第１の抵抗３と並列に接続された第２の抵抗４が存在するため、第１の実施の形態に係る半導体記憶装置内の第１の電極２１と外部接続導電層１９との間の導通は確保される。さらに、キャパシタ２の破壊時には１６〜２０ｍＡ程度の大電流が流れるため、キャパシタ２が十分に破壊されないという恐れもない。さらに、キャパシタ２の破壊時以外に第１の実施の形態に係る半導体記憶装置内の回路中を大電流が流れることがないため、電力損失も低く抑えることができる。
【００４６】
（情報の再生）
情報の再生は、まず図２（ｃ）に示す回路構成において可変電圧源１の電圧を１〜２Ｖ程度の低圧に設定する。次に制御部８において第１のトランジスタ６のゲート電圧を制御して第１のトランジスタ６を導通状態にする。同時に、第２のトランジスタ７のゲート電圧を制御して第２のトランジスタ７を遮断状態にし、制御部８に流れ込む電流を第１のトランジスタ６を通過して外部へと流す。従って電流は図２（ｃ）に示すように可変電圧源１から抵抗２９、第２の抵抗４、第１のトランジスタ６を通じて外部に出力される。
【００４７】
情報”１”の記憶を行った場合、上述の通りキャパシタ２は破壊され、抵抗２９として機能する。従って可変電圧源１より抵抗２９、第２の抵抗４、第１のトランジスタ６を経て、図示を省略した外部装置に電流が出力される。一方情報”０”の記憶が行われた場合、キャパシタ２は電流を通さない。又、可変電圧源１の電圧も情報”１”の記憶時の電圧よりも大幅に小さな値となっているため、新たにキャパシタ２が破壊されて導通する事もない。従って第１のトランジスタ６を通って電流が出力されるか否かによって情報”１”又は”０”の記憶状態を判定することができる。
【００４８】
次に、第１の実施の形態に係る半導体記憶装置の製造方法について図４、図５、図６を用いて説明する。可変電圧源１及び制御部８については周知の方法を用いて製造可能なためここでは省略する。
【００４９】
（イ）まず半導体基板１０を用意し、半導体基板１０の表面上にレジスト膜を塗布し、フォトリソグラフィ法により素子分離領域１１の形成予定領域に開口を有するレジストパターン３１を形成する。このレジストパターン３１をマスクとして反応性イオンエッチング（ＲＩＥ）等の異方性エッチングを行い、図４（ａ）に示すような溝部（トレンチ）を形成する。レジストパターン３１を除去後半導体基板１０の全面に厚いＳｉＯ２膜を堆積する。次に、化学的機械的研磨（ＣＭＰ）などの平坦化処理を施すことにより、半導体基板１０の表面上に堆積されたＳｉＯ２膜を除去し、溝部にＳｉＯ２膜を埋め込む。
【００５０】
（ロ）次に、半導体基板１０の表面上にレジスト膜を塗布し、フォトリソグラフィ法により図４（ｂ）に示すように不純物拡散層１２の形成領域に開口を有するレジストパターン３２を形成する。このレジストパターン３２をマスクとして半導体基板１０に対して１１Ｂ＋などのｐ型不純物イオンを、所望の抵抗値に必要なドーズ量（例えば３×１０１１ｃｍ−２〜８×１０１４ｃｍ−２程度）で半導体基板１０に注入する。その後、レジストパターン３２を除去し、所望の抵抗値を得るための必要な拡散層となるように拡散温度と拡散時間を設定し、例えば１１５０℃で５時間ほど熱処理を行えば不純物拡散層１２が形成される。
【００５１】
（ハ）次に、図４（ｃ）に示す通りＣＶＤ法によりＳｉＯ２膜（第１の絶縁層間膜）１３を堆積する。次に、第１の絶縁層間膜１３上にレジスト膜を塗布し、フォトリソグラフィ法により第１の導電層１４形成予定領域に開口を有するレジストパターン３３を形成する。次に、レジストパターン３３をマスクとしてＲＩＥ法等によるエッチングを行い、図４（ｄ）に示すような開口部を形成する。
【００５２】
（ニ）次に、スパッタリング法又は蒸着によりＷ、モリブデン（Ｍｏ）などの高融点金属を堆積させる。そして、ＣＭＰ等の平坦化工程により図４（ｅ）に示すように第１の導電層１４を開口部に埋め込む。なお、ＣＶＤ法により溝部を含む第１の絶縁層間膜１３の全面にｐ型不純物を含むポリシリコン（ドープドポリシリコン）を堆積させ、その後ＣＭＰによる平坦化処理を施すことにより、溝部にポリシリコンを埋め込んで第１の導電層１４としても良い。
【００５３】
（ホ）（ニ）と同様の方法で図５（ａ）に示すように第２の絶縁層間膜１５及び第２の導電層１６、第３の絶縁層間膜１７及び第３の導電層１８、第１の電極２１、キャパシタ接続導電層２０、外部接続導電層１９を形成する。
【００５４】
（ヘ）次に、図５（ｂ）に示すように上面にＳｉＯ２膜などをＣＶＤ法により堆積させ、誘電体層２２を形成する。その後、誘電体層２２上にフォトリソグラフィ法により図５（ｃ）に示すようなキャパシタ接続導電層２０及び外部接続導電層１９上の一部領域に開口を有するレジストパターン３４を形成する。その後、レジストパターン３４をマスクとしてＲＩＥ法などにより、誘電体層２０を選択的にエッチングしキャパシタ接続導電層２０及び外部接続導電層１９の一部表面を露出させる。その後レジストパターン３４を除去する。
【００５５】
（ト）次に、誘電体層２２の表面上に、フォトリソグラフィ法によりバリアメタル領域２３の形成予定領域に開口部を有するレジストパターン３５を形成する。このレジストパターン３５をリフトオフ用マスクとして、窒素を含んだ雰囲気中で行うスパッタリング法などにより図５（ｄ）に示すようにＴｉＮ膜を全面に堆積する。その後レジストパターン３５並びにレジストパターン３５上に堆積したＴｉＮ膜を除去すればバリアメタル領域２３がパターニングされる。
【００５６】
（チ）次に、誘電体層２２及びバリアメタル領域２３の表面上にレジスト膜３６を塗布する。次にフォトリソグラフィ法によりバリアメタル領域２３上に開口を有するレジストパターン３６を形成し、レジストパターン３６をリフトオフ用マスクとして蒸着又はスパッタリング法により図６（ａ）に示すようにＡｌ、Ｔｉ、Ｍｏ、Ｗ、コバルト（Ｃｏ）等の金属を堆積する。その後、レジストパターン３６及びレジストパターン３６に付着した金属を除去することにより、金属領域２４がパターニングされる。なお、（ト）及び（チ）の工程において、レジストパターン３５及び３６は同一のパターンからなるためバリアメタル領域２３形成のための金属堆積の後連続して金属領域２４を形成する金属材料を堆積し、その後リフトオフによりレジストパターン３５及びレジストパターン３５上に堆積された金属を除去することも有用である。最後に図６（ｂ）に示すように金属領域２４の上に絶縁膜２５及びパッシベーション２６を堆積することによって、第１の実施の形態に係る半導体記憶装置は完成する。
【００５７】
以上説明したように本発明の第１の実施の形態によれば、情報”１”の記憶のためキャパシタ２を破壊する際に大電流を流しても第１の抵抗３以外は断線しないため、情報”１”の記憶を行った場合でも回路全体が断線されることがない。従って情報”１”の再生においてキャパシタ２が破壊されたにもかかわらず電流が出力されないということはない。
【００５８】
又、本発明の第１の実施の形態によれば、情報”１”の記憶の際に半導体記憶装置内の回路の断線の心配がないため情報”１”の記憶時にキャパシタ２に大電流を流すことが可能である。従って回路に流れる電流が低いことによりキャパシタ２が十分に破壊されないといった弊害が生じない。
【００５９】
又、本発明の第１の実施の形態によれば、半導体記憶装置内の回路を流れる電流の大きさを第２の抵抗４で制御できるため、キャパシタ２を構成する第１の電極２１及び第２の電極３７に絶縁破壊後のキャパシタ２からなる抵抗２９の抵抗値が低くなる金属を使用することが可能である。
【００６０】
更に本発明の第１の実施の形態によれば、キャパシタ２の破壊時に流れる高電流を回路外に排出するのではなく電流そのものを遮断するため電力損失を低く抑えることが可能である。
【００６１】
（第２の実施の形態）
第２の実施の形態に係る半導体記憶装置は、図７に示すように可変電圧源１に接続されたトレンチ構造のスタックキャパシタ６０と、スタックキャパシタ６０と接続された第１の抵抗（第２の導電層）３及び第２の抵抗４からなる並列回路と、第１の抵抗（第２の導電層）３及び第２の抵抗４と接続された制御部８からなることを特徴とする。図７に示すようにこの第２の実施の形態に係る半導体記憶装置は、半導体基板４１上に製造される。半導体基板４１上部の一部領域上に不純物拡散層４６が設けられ、不純物拡散層４６が存在しない一部領域上に素子分離領域４２が設けられている。半導体基板４１上には絶縁層４７ａが積層されており、絶縁層４７ａの内部であって不純物拡散層４６の存在する領域上には２つの第１の導電層４４が絶縁層４７ａを上下に貫く形で形成されている。なお、不純物拡散層４６と第１の導電層４４によって第２の抵抗４が形成されている。従って不純物拡散層４６中の不純物密度を調整することにより第２の抵抗４の抵抗値を所望の値に設定することができる。なお、第１の導電層４４と不純物拡散層４６の界面はオーミック接合を形成している。第１の導電層４４はコンタクトプラグとしての機能を有しＭｏ、Ｃｏ、Ｗ等の高融点金属からなるが、不純物拡散層４６と同一導電性を有するドープドポリシリコンにより形成しても良い。
【００６２】
絶縁層４７ａの上面であって第１の導電層４４上を含む一部領域上には第１の抵抗（第２の導電層）３が形成されている。第１の抵抗（第２の導電層）３は２つの第１の導電層４４とそれぞれ電気的に接続している。第１の抵抗（第２の導電層）３は不純物拡散層４６よりも低い抵抗値を有するＷ、Ｍｏ、Ｃｏなどの高融点金属からなることが望ましい。第１の抵抗（第２の導電層）３の上面にはトレンチ構造のスタックキャパシタ６０と、ドープドポリシリコン領域５６が形成されている。スタックキャパシタ６０はアスペクト比の大きな深いトレンチの内壁に沿ったＵ字型の第２の電極５３と、第２の電極５３の内表面全体に積層された誘電体層５４と、誘電体層５４の内表面に接触して設けられた柱状の第１の電極５５から構成される。第２の電極５３は第１の抵抗（第２の導電層）３と接続されており、第１の電極５５とは誘電体層５４によって絶縁されている。又、ドープドポリシリコン領域５６は第１の抵抗（第２の導電層）３の一部領域上に設けられており、高濃度に不純物を添加した柱状のポリシリコンから形成されている。第１の電極５５と、第２の電極５３は金属からなるが、ドープドポリシリコンによって形成しても良い。又、誘電体層５４はＳｉＯ２やＳｉ３Ｎ４等の絶縁物から形成される。ドープドポリシリコン領域５６と第１の抵抗（第２の導電層）３の界面はオーミック接合を形成する。
【００６３】
第１の電極５５は上部に設けられたアノード電極５７と接続されておりアノード電極５７は可変電圧源１に接続されている。又、ドープドポリシリコン領域５６の上面にはカソード電極５８が積層されており、カソード電極５８は制御部８に接続されている。アノード電極５７とカソード電極５８はＡｌ、Ｃｕなどの金属からなるが、導電性を有するポリシリコンによって形成することも可能である。
【００６４】
なお、可変電圧源１は半導体基板４１上に設けられていても外部に設けられているものでも、最大でスタックキャパシタ６０の絶縁を破壊するのに十分な電圧を印加できるものであれば問題は無い。制御部８は、第１のトランジスタ６及び第２のトランジスタ７を具備し、情報の記憶時と再生時に電流の流れる経路を変更できるものであればよい。
【００６５】
第２の実施の形態に係る半導体記憶装置の構造について、比較のため図７の左部分に、同一半導体基板４１上に設けられた従来より知られるスタックキャパシタを用いたＤＲＡＭのメモリセルの構造を示す。図７から分かるように両者の構造には共通する部分が多い。このため、不良メモリセルを冗長メモリセルに置き換える情報を記録する半導体記憶装置として使用するためにＤＲＡＭの一部として同一基板上に製造する際、新たに特別な製造工程を必要としない。さらに製造工程もスタックキャパシタメモリの製造と同様に行えることから製造コストを低く抑えることができるという利点を有する。
【００６６】
次に、図１、図２及び図７を用いて第２の実施の形態に係る半導体記憶装置の動作について、情報の記憶と再生に分けて説明する。
【００６７】
（情報の記憶）
情報”１”の記憶は可変電圧源１からスタックキャパシタ６０の誘電体層５４に高電圧を印加して絶縁破壊することにより行う。スタックキャパシタ６０の誘電体層５４が絶縁破壊され、第１の抵抗３は第２の抵抗４よりも抵抗値が非常に小さいことから、第１の実施の形態の場合と同様に図２（ａ）に示すように電流は流れる。図２（ａ）に示す等価回路中には抵抗２９及び第１の抵抗３しか存在せず、しかも第１の抵抗３の抵抗値は非常に小さいため回路全体の抵抗値は低く抑えられる。従って第１の抵抗３には大電流が流れ、第１の抵抗３はジュール熱により溶けて断線する。一方、第１の抵抗３は断線するが、第１の抵抗３と並列に接続された第２の抵抗４が存在するため、新たに図２（ｂ）に示す等価回路が成立する。第２の抵抗４の抵抗値は第１の抵抗３に比べ非常に大きいため回路には小電流しか流れない。従って第２の実施の形態にかかる半導体記憶装置内の表面配線やボンディングワイヤが破壊されることなく、アノード電極５７とカソード電極５８との間の導通が確保される。以上で情報”１”の記憶は行われる。
【００６８】
（情報の再生）
情報の再生は、可変電圧源１から低電圧を印加して制御部８から電流が出力されるか否かを図示を省略した外部装置で検出することによって行う。即ち基本的には第１の実施の形態における情報の再生と同様である。情報”１”の記憶が行われた場合、等価回路は図２（ｃ）に示す通りとなり絶縁破壊されたスタックキャパシタ６０からなる抵抗２９及び第２の抵抗４によりアノード電極５７とカソード電極５８の間が導通されるため、制御部８にまで電流が流れる。一方で情報”０”の記憶された場合はスタックキャパシタ６０を構成する誘電体層５４の存在により電流は流れない。従って制御部８から電流が外部に出力されるか否かにより情報”１”又は”０”を判断することができる。
【００６９】
（半導体装置の製造方法）
次に、第２の実施の形態に係る半導体記憶装置の製造方法について図８乃至図１１を用いて説明する。なお、可変電圧源１及び制御部８は周知の方法により製造が可能であるため、ここでは省略する。
【００７０】
（イ）まず、図８（ａ）に示すような半導体基板４１上に素子分離領域４２及び不純物拡散層４６を設ける。更に絶縁層４７ａをCVD法等により堆積し、絶縁層４７ａの一部領域に第１の導電層４４を形成する。これらの工程は第１の実施の形態に係る半導体記憶装置の製造方法の（イ）〜（ニ）の工程と同様に行うことができるため、工程の図示及び詳しい説明を省略する。
【００７１】
（ロ）次に、半導体基板４１上に層間絶縁膜４８を堆積し、さらに層間絶縁膜４８上に絶縁層４７ｂを成長させる。そして、絶縁層４７ｂの表面上にレジスト膜を塗布し、第２の導電層（第１の抵抗）３の形成予定領域に開口を有するレジストパターン６１を形成する。このレジストパターン６１をエッチングマスクとして用い、ＲＩＥ法等により図８（ｂ）に示すような溝部を形成する。
【００７２】
（ハ）次に蒸着又はスパッタリング法などによりＷ、Ｍｏ、Ｃｏ、Ｔｉ等の高融点金属を堆積する。高融点金属堆積後、ＣＭＰ等の平坦化処理において溝部に堆積された高融点金属を残して絶縁層４７ｂ上に堆積した高融点金属を除去して、第１の抵抗（第２の導電層）３を形成する。
【００７３】
（ニ）次に、スタックキャパシタ６０及び不純物拡散層４６を形成する領域を確保するため図８（ｄ）に示すように絶縁層４７ｂ及び第１の抵抗（第２の導電層）３上に絶縁層４７ｃを積層する。次に、絶縁層４７ｃ表面上にフォトリソグラフィ法を用いてスタックキャパシタ６０形成予定領域に開口部を有するレジストパターン６２を形成する。このレジストパターン６２をエッチングマスクとしてＲＩＥ法などによりエッチングを行い、図９（ａ）に示すように第１の抵抗（第２の導電層）３まで達する深い溝部（トレンチ）を形成し、第１の抵抗（第２の導電層）３の一部表面を露出させる。
【００７４】
（ホ）次に、レジストパターン６２を除去せずにリフトオフ用マスクとして用い、Ｗ等の高融点金属を蒸着若しくはスパッタリング法等により（ニ）の工程で形成した溝部及びレジストパターン６２上に堆積させる。その後、レジストパターン６２及びその上に堆積した金属を除去することにより、図９（ｂ）に示す通り第２の電極５３が溝部の内部にパターニングされる。
【００７５】
（ヘ）次に、ＣＶＤ法によりＳｉＯ２膜を絶縁層４７ｃ及び溝部の内部の第２の電極５３上に堆積させる。これにより図９（ｃ）に示すように第２の電極５３上に誘電体層５４、絶縁層４７ｃ上に誘電体層６３が形成される。その後、ＣＭＰなどの平坦化処理において誘電体層６３を除去し図９（ｄ）に示す通り溝部の内部の誘電体層５４だけが残る。
【００７６】
（ト）次に、蒸着又はスパッタリング法によりＷなどの高融点金属を絶縁層４７ｃ上に堆積する。このとき、誘電体層５４が形成された溝部にも金属が埋め込まれる。その後、絶縁層４７ｃの表面上に堆積された金属をＣＭＰ等の平坦化処理によって除去する。この結果図１０（ａ）に示すように溝部に第１の電極５５が埋め込まれ、トレンチ構造のスタックキャパシタが完成する。さらに、平坦化された絶縁層４７ｃ上に絶縁層４７ｄを積層する。
【００７７】
（チ）次に、絶縁層４７ｄ表面上に、フォトリソグラフィ法を用いて絶縁層４７ｄの表面の一部領域に開口部を有するレジストパターン６４を形成する。そしてレジストパターン６４をエッチングマスクとしてＲＩＥ法等によりエッチングを行い、図１０（ｂ）に示すような溝部を形成する。
【００７８】
（リ）次に、レジストパターン６４を除去し、新たにレジスト膜を絶縁層４７ｄの表面に塗布する。そしてフォトリソグラフィ法を用いて第１の電極５５上に開口部を有するレジストパターン６５を形成する。レジストパターン６５をエッチングマスクとしてＲＩＥ法等によりエッチングを行い、図１０（ｃ）に示すように第１の電極５５の表面を露出させる。
【００７９】
（ヌ）次に、レジストパターン６５を除去せずにリフトオフ用マスクとして残留させ、図１０（ｄ）に示すようにＷなどの金属を蒸着又はスパッタリング法で堆積する。この後レジストパターン６５及びレジストパターン６５上に堆積された金属を除去する。この結果第１の電極５５上に金属が選択的に残留する。
【００８０】
（ル）次に、フォトリソグラフィ法を用いて図１０（ｂ）で使用したレジストパターン６４と同じパターンであるレジストパターン６６を形成し、（リ）の工程と同じ方法を用いて、図１１（ａ）に示すように第１の電極５５とアノード電極５７を接続する金属領域が完成する。
【００８１】
（ヲ）次に、絶縁層４７ｄ表面上に、フォトリソグラフィ法を用いて不純物拡散層４６形成予定領域に開口部を有するレジストパターン６７を形成する。このレジストパターン６７をエッチングマスクとしてＲＩＥ法等のエッチングを行い図１１（ｂ）に示すような溝部を形成し、第１の抵抗（第２の導電層）３の一部表面を露出させる。レジストパターン６７を除去した後、ジボラン（Ｂ２Ｈ６）等をドーパントとしたＣＶＤ法等によりドープドポリシリコンを堆積する。次にＣＭＰ等の平坦化処理によって不純物層４７ｄ上に堆積されたドープドポリシリコンを除去し、溝部にドープドポリシリコンが埋め込まれ、ドープドポリシリコン領域５６が形成される。その後、絶縁層４７ｅをＣＶＤ法等により堆積した後、絶縁層４７ｅをエッチングする事により溝部を形成し、絶縁層４７ｅ全体に金属を堆積する。次にＣＭＰ等の平坦化処理によって溝部以外に堆積された金属を除去することにより溝部には金属が埋め込まれる。この埋め込まれた金属によりアノード電極５７及びカソード電極５８が形成され、図１１（ｃ）に示すように第２の実施の形態に係る半導体記憶装置は完成する。
【００８２】
（その他の実施の形態）
上記のように、本発明は、第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８３】
例えば第１の実施の形態において、第１の電極２１を金属で構成した場合、第１の電極２１の上面及び下面をバリアメタル領域で被覆することも有効である。第１の電極中の金属原子が誘電体層２２に拡散する事をさらに効果的に防止できるためである。又、第１の電極２１及び第２の電極３７にバリアメタル領域を設けるかわりに電極中にＳｉ原子を固溶量以上添加する事も有効である。Ｓｉと金属間における相互拡散を防止することによりリーク電流を抑制できるためである。さらに、第１の電極２１及び第２の電極３７を金属以外の、例えば導電性を持たせたドープドポリシリコンにより形成することも有効である。第１の電極２１と第２の電極３７の一方のみをドープドポリシリコン等で形成しても良い。
【００８４】
又、第１及び第２の実施の形態で示した数値は本発明を限定するものではない。例えばキャパシタ内の誘電体層２２、５４の厚さは５〜７ｎｍ以外でも本発明を実施することは充分可能であり、第２の抵抗４、４０の抵抗値も７．５ｋΩに限定されない。キャパシタ破壊時に本発明に係る半導体記憶装置に対してキャパシタを破壊するのに十分な電流が流れ、かつ破壊後には１０ｍＡよりも充分低い電流が流れるならばさまざまな電気的特性を有する可変電圧源、キャパシタ、第１の抵抗及び第２の抵抗の使用が可能である。
【００８５】
又、第１の実施の形態において同一基板上に製造された別の回路との電気的接続のために絶縁層間膜及び導電層を増やすことも有効であり、逆に必要ない場合は絶縁層間膜を減らすことで製造工程を簡素化することも有効である。
【００８６】
さらに、第１の実施の形態及び第２の実施の形態において、不純物拡散層若しくはドープドポリシリコンに含有させる不純物をＢ等のｐ型不純物で構成するものとしているが、リン（Ｐ）、砒素（Ａｓ）等のｎ型不純物を含有させても本発明の効果を実現できるのはもちろんである。
【００８７】
さらに、第１及び第２の実施の形態に係る半導体記憶装置の製造方法について、必ずしも記載通りに行う必要はない。例えば、第２の実施の形態においてドープドポリシリコン領域５６をスタックキャパシタ６０よりも先に形成しても良い。そうすればスタックキャパシタ６０の第１の電極５５としてＡｌ等の比較的融点の低い金属を用いることが可能となる。
【００８８】
更に第１の実施の形態に係る不純物拡散層１２、第２の実施の形態にかかる不純物拡散層４６は第２の抵抗の抵抗値を高くできるものであればポリシリコンなど半導体層以外の物質を用いても構わない。
【００８９】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【００９０】
【発明の効果】
以上説明したように、本発明によれば、情報の再生時に十分な大きさの電流を出力する事が可能な半導体記憶装置を提供することができる。
【００９１】
又、本発明によれば、情報の記憶時に流れる電流により回路の配線、ボンディングが破壊されることのない半導体記憶装置を提供することができる。
【００９２】
さらに本発明によれば、回路内に大電流が流れることを抑制し、電力損失を抑えることのできる半導体記憶装置を提供することができる。
【００９３】
さらに本発明によれば、ＤＲＡＭのメモリセルと同一基板上に製造する場合においてメモリセルと同様の工程で製造することのできる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】第１及び第２の実施の形態に係る半導体記憶装置の等価回路図である。
【図２】第１及び第２の実施の形態に係る半導体記憶装置の動作を示す等価回路図である。
【図３】第１の実施の形態に係る半導体記憶装置の構造を示す断面図である。
【図４】第１の実施の形態に係る半導体記憶装置の製造方法の主要な工程を示す図である。
【図５】第１の実施の形態に係る半導体記憶装置の製造方法の主要な工程を示す図である。
【図６】第１の実施の形態に係る半導体記憶装置の製造方法の主要な工程を示す図である。
【図７】第２の実施の形態に係る半導体記憶装置の構造と、同一半導体基板上に設けられた、スタックキャパシタを用いたメモリセルの構造を示す断面図である。
【図８】第２の実施の形態に係る半導体記憶装置の製造方法の主要な工程を示す図である。
【図９】第２の実施の形態に係る半導体記憶装置の製造方法の主要な工程を示す図である。
【図１０】第２の実施の形態に係る半導体記憶装置の製造方法の主要な工程を示す図である。
【図１１】第２の実施の形態に係る半導体記憶装置の製造方法の主要な工程を示す図である。
【図１２】従来の半導体記憶装置の等価回路図である。
【図１３】従来の半導体記憶装置の構造を示す断面図である。
【符号の説明】
１、１０１  可変電圧源
２、１０２  キャパシタ
３  第１の抵抗
４  第２の抵抗
５  過電流抑制回路
６、１０３  第１のトランジスタ
７、１０４  第２のトランジスタ
８、１１８  制御部
１０、４１、１０５  半導体基板
１１、４２、１０６  素子分離領域
１２、３９、４６  不純物拡散層
１３  第１の絶縁層間膜
１４  第１の導電層
１５  第２の絶縁層間膜
１６  第２の導電層
１７  第３の絶縁層間膜
１８  第３の導電層
１９、１１４  外部接続導電層
２０  キャパシタ接続導電層
２１、５５、１１７  第１の電極
２２、５１、５４、６３、１１３  誘電体層
２３、１１２  バリアメタル領域
２４、１１１  金属領域
２５、１１５  絶縁膜
２６、１１６  パッシベーション
２９  抵抗
３１〜３６  レジストパターン
３７、５３  第２の電極
４３  メモリトランスファーゲート
４４  第１の導電層
４５  ビットライン
４７ａ、４７ｂ、４７ｃ、４７ｄ、４７ｅ  絶縁層
４８  層間絶縁膜
４９  第２の導電層
５０、５２  電極
５６  ドープドポリシリコン領域
５７  アノード電極
５８  カソード電極
５９、６０  スタックキャパシタ
６１、６２  レジストパターン
６４〜６７  レジストパターン
１０７〜１０９  絶縁層間膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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