(57)【特許請求の範囲】
【請求項１】
３相モータの回転位置検出信号に応じて３相合成信号を発生する合成信号発生手段と、
フィルター特性に応じた周波数のタイミングクロック信号の所定サイクル以上の期間において前記３相合成信号が安定したことを判別すると、前記回転位置検出信号のサンプリングタイミング信号を発生するタイミング信号発生手段と、
前記サンプリングタイミング信号に応じて前記回転位置検出信号を格納出力する信号保持手段とを備えることを特徴とするフィルター回路。
【請求項２】
前記タイミング信号発生手段は、第１のＤフリップフロップ、第２のＤフリップフロップ及び第３のＤフリップフロップを含んで構成され、
前記３相合成信号は、前記タイミングクロック信号に応じて、前記第１乃至３のＤフリップフロップに順次格納され、
前記第１乃至第３のＤフリップフロップの各出力に応じて、前記３相合成信号が安定したことが判別されることと特徴とする請求項１記載のフィルター回路。
【請求項３】
前記タイミング信号発生手段は、前記第１乃至第３のＤフリップ信号の各出力が全てＨレベルであることを判別する第１のゲートＡＮＤと、前記第１乃至第３のＤフリップ信号の各出力が全てＬレベルであることを判別する第２のゲートＡＮＤと、含んで構成され、
前記サンプリングタイミング信号は、前記第１及び第２のゲートＡＮＤの出力に応じて発生されることを特徴とする請求項２に記載のフィルター回路。
【請求項４】
前記タイミングクロック信号は、クロック信号が分周された信号であり、
前記サンプルタイミング信号は、前記クロック信号のタイミングに応じて発生されることを特徴とする請求項３に記載にフィルター回路。
【請求項５】
前記回転位置検出信号はホール素子によって発生される３相のホール信号であることを特徴とする請求項１〜４のいずれかに記載のフィルター回路。
【請求項６】
前記回転位置検出信号はホールＩＣによって検出された回転子の位置を示す信号であることを特徴とする請求項１〜４のいずれかに記載のフィルター回路。
【請求項７】
前記回転位置検出信号はモータの逆起電圧のゼロクロスに応じて回転子の位置を検出した信号であることを特徴とする請求項１〜４のいずれかに記載のフィルター回路。
【請求項８】
前記３相合成信号は互いに１２０°位相が異なる３相の回転位置検出信号に基づいて６０°の位相周期でレベルが変化する信号であることを特徴とする請求項５〜７のいずれかに記載のフィルター回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、モータの回転子位置検出手段の位置検出信号を用いてモータ駆動信号を発生するモータ駆動回路に関し、特に、位置検出信号のノイズを除去するフィルター回路に関する。
【０００２】
【従来の技術】
図４は、モータ回路の一例を示す図である。
図４において、１ａ、１ｂ、１ｃはホール素子であって、モータの回転子の位置が検出されて、その検出出力された信号がＨＩＮ１＋とＨＩＮ１−、ＨＩＮ２＋とＨＩＮ２−、ＨＩＮ３＋とＨＩＮ３−として出力される。なお、ホール素子から出力される信号は、差動信号となっていて、例えば、ホール素子１ａから出力される差動信号がＨＩＮ１＋、ＨＩＮ１−である。２ａ、２ｂ、２ｃはコンパレータであって、信号ＨＩＮ１＋とＨＩＮ１−、ＨＩＮ２＋とＨＩＮ２−、ＨＩＮ３＋とＨＩＮ３−がそれぞれ処理され、その処理された信号がホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３として出力される。３は出力ロジック回路３であって、ホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３に応じた制御信号が出力される。４は駆動回路であって、出力トランジスタから成り、出力ロジック回路３から出力される制御信号によって出力トランジスタがオン／オフ制御される。これより、駆動回路４から出力される電流駆動信号ＯＵＴ１、ＯＵＴ２及びＯＵＴ３によって、駆動コイル５ａ、５ｂ及び５ｃに順次駆動電流が供給される。この駆動コイル５ａ、５ｂ及び５ｃに供給される駆動電流が順次切換えられることによりモータが回転する。
具体的には、図６の真理値表に示すように、例えば、ホール信号ＨＩＮ１、ＨＩＮ３がＨレベルであって、ホール信号ＨＩＮ２がＬレベルであると電流駆動信号ＯＵＴ２からＯＵＴ１の方向へ駆動電流が供給される。そして、電流駆動信号ＯＵＴ２に接続されたコイル５ｂからコイル５ａ、５ｂ及び５ｃの中点Ａを経由して電流駆動信号ＯＵＴ１に接続されたコイル５ａの方向に電流が流れる。次に、ホール信号ＨＩＮ１がＨレベルであって、ホール信号ＨＩＮ２、ＨＩＮ３がＬレベルであると電流駆動信号ＯＵＴ３からＯＵＴ１の方向へ駆動電流が切換え供給されと、電流駆動信号ＯＵＴ３に接続されたコイル５ｃから中点Ａを経由して電流駆動信号ＯＵＴ１に接続されたコイル５ａの方向に電流が流れる。
【０００３】
なお、駆動コイル５ａ、５ｂ及び５ｃは、位相が０°、１２０°、２４０°の位相位置にそれぞれ配されている。また、ホール素子で検出された差動信号ＨＩＮ１＋とＨＩＮ１−、ＨＩＮ２＋とＨＩＮ２−、ＨＩＮ３＋とＨＩＮ３−は、図５に示すようにそれぞれ位相が１２０°ずれた信号である。よって、コンパレータ２ａ、２ｂ及び２ｃによって処理されたホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３もそれぞれ位相が１２０°ずれた信号である。
【０００４】
また、電流駆動信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３からコイル５ａ、５ｂ、５ｃに供給される駆動電流は、図６の真理値表に示すように、ホール信号ＨＩＮ１、ＨＩＮ２、ＨＩＮ３のいずれかの信号のレベルが変化する位相が６０°毎に、順次切換えられている。即ち、図５に示すホール素子で検出された差動信号ＨＩＮ１＋とＨＩＮ１−、ＨＩＮ２＋とＨＩＮ２−、ＨＩＮ３＋とＨＩＮ３−のそれぞれの何れかの傾斜が大きいゼロクロス点で、電流駆動信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３の変化量が最も大きくなり、電源等に大きなノイズが発生するのである。このゼロクロス点で大きなノイズがあるとホール素子が誤動作を起したり、ホール素子又はコンパレータの出力信号にノイズが重畳されて、出力ロジック回路が誤動作を起すという問題が発生する。
【０００５】
尚、ホール素子で検出出力される差動信号ＨＩＮ１＋とＨＩＮ１−、ＨＩＮ２＋とＨＩＮ２−、ＨＩＮ３＋とＨＩＮ３−は、一般的に、図５に示す傾斜が最も小さい点で１００ｍＶｐ−ｐの振幅である。また、コンパレータ２ａ、２ｂ、２ｃの入力は、ヒステリシス入力となっているが、一般的には、このヒステリシス値は±１５ｍＶ程度である。しかし、上述したゼロクロス点で発生するノイズは、そのヒステリシス値より大きいレベルとなる。そこで、従来においては、コンパレータ２ａ、２ｂ、２ｃの出力と、ロジック回路３との間にそれぞれにフィルター回路６を設けて、ノイズを除去していた。
【０００６】
図７は、従来のフィルター回路６の一例を示す図であり、このフィルター回路６が、出力ＨＩＮ１に対するフィルター回路であって、信号ＨＩＮ２、ＨＩＮ３にも同じフィルター回路６が接続されるが、説明を簡単とするため信号ＨＩＮ１のみ説明する。
図７に示すフィルター回路は、クロック信号ＭＦＣＬＫを用いて、コンパレータ２ａから出力されたホール信号ＨＩＮ１の信号レベルがクロック信号ＭＦＣＬＫの２サイクル分の周期以上安定して同じ状態（Ｈレベル又はＬレベル）であることを判別し、その判別した結果の判別信号に応じてホール信号ＨＩＮ１の信号レベルと同レベルの信号ＩＮ１Ｆが出力される。
【０００７】
具体的に、コンパレータ２ａの出力に接続されたフィルター回路の動作を説明する。図７において、クロック信号ＭＦＣＬＫは、例えば、５００ＫＨｚの非同期のクロック信号である。
【０００８】
まず、ホール信号ＨＩＮ１が、クロックＭＦＣＬＫに応じてＤフリップフロップ１６ａ、１６ｂ、１６ｃに順次格納される。そして、ホール信号ＨＩＮ１が、図８のウに示すようにＬレベルからＨレベルに遷移し、Ｄフリップフロップ１６ａ、１６ｂ及び１６ｃにホール信号ＨＩＮ１のＨレベルが順次格納されると図８のエに示すようにゲートＡＮＤ１からＨレベルの信号が出力される。そして、ゲートＡＮＤ１から出力されるＨレベルの信号がクロックＭＦＣＬＫの立下りに応じてＤフリップフロップ１７に格納されるとともに、図８のカに示すようにＤフリップフロップ１７のＱ出力から出力される信号がＬレベルからＨレベルに遷移する。これより、Ｄフリップフロップ１７のＱ出力信号の立ち上りに応じてＤフリップフロップ１９では、電源に接続されるデータ入力ＤのＨレベルを格納するとともに、その格納された値のＨレベルが図８のキに示すように信号ＩＮ１ＦとしてＱ出力から出力される。この信号ＩＮ１Ｆが、図４の出力ロジック回路３に入力されるのである。
【０００９】
なお、図８のイに示すように、ホール信号ＨＩＮ１のＨレベルがＤフリップフロップ１６ａ、１６ｂ及び１６ｃに順次格納されるクロック信号ＭＦＣＬＫの２サイクル分以上、つまり、４μＳ以上安定した状態が保持されると、ゲートＡＮＤ１からＨレベルが出力される。
【００１０】
また、図８のウに示すようにホール信号ＨＩＮ１が、ＨベルからＬベルに遷移し、Ｄフリップフロップ１６ａ、１６ｂ、１６ｃにホール信号ＨＩＮ１のＬレベルが順次格納されると、図８のオに示すようにゲートＡＮＤ２から信号がＨレベルとして出力される。そして、ゲートＡＮＤ２から出力されたＨレベルの信号が、クロックＭＦＣＬＫの立下りに応じてＤフリップフロップ１８で格納されると、その格納されたＬレベルの値がＱＸ出力から出力される。これより、Ｄフリップフロップ１８のＱＸ出力のＬレベルに応じて、ゲートＡＮＤ３では出力信号ＲＤがＬレベルとして出力される。そして、ゲートＡＮＤ３の出力信号のＬレベルに応じてＤフリップフロップ１９はリセットされ、Ｑ出力から信号ＩＮ１ＦがＬレベルとして出力される。
【００１１】
上述の如く、ホール信号ＨＩＮ１が図８に示すようにクロックＭＦＣＬＫの２クロック分である４μＳ以上の期間、安定して同じレベル（Ｈレベル又はＬレベル）であるとホール信号ＨＩＮ１の信号レベルが信号ＩＮ１Ｆとして出力されるので、４μＳより短い幅のホール信号ＨＩＮ１のレベルがノイズとして除去される。
【００１２】
なお、上述の説明はホール信号ＨＩＮ１で説明したが、ホール信号ＨＩＮ２及びＨＩＮ３においても同一構成のフィルター回路が接続され、同様に４μＳより短い幅のノイズが除去される。
【００１３】
【発明が解決しようとする課題】
しかし、３相のホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３のそれぞれにフィルターを付加すると、フィルター回路が３個必要となり、素子数が大幅に増加してしまう。
【００１４】
このため、本発明の課題は、素子数の増加を抑えて、簡単な構成のフィルター回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明は、上述した点に鑑みて、創作されたものであり、その特徴とするところは、３相モータの回転位置検出信号に応じて３相合成信号を発生する合成信号発生手段と、クロック信号に応じて前記合成信号が安定したことを判別するとともに、前記回転位置検出信号のサンプリングタイミング信号を発生するタイミング信号発生手段と、前記サンプリングタイミング信号に応じて前記回転位置検出信号を格納出力する信号保持手段とを備えることを特徴とする。
【００１６】
また、前記回転位置検出信号はホール素子によって発生される３相のホール信号であることを特徴とする。
【００１７】
更に、前記回転位置検出信号はホールＩＣによって検出された回転子の位置を示す信号であることを特徴とする。
【００１８】
また、前記回転位置検出信号はモータの逆起電圧のゼロクロスに応じて回転子の位置を検出した信号であることを特徴とする。
【００１９】
更に、前記３相合成信号は互いに１２０°位相が異なる３相の回転位置検出信号に基づいて６０°の位相周期でレベルが変化する信号であることを特徴とする。
【００２０】
本発明によれば、３相のホール信号を合成した３相合成パルス信号を用いてホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３をサンプリングするフィルター構成としたので、一つのフィルター回路で３相のホール信号のいずれかにノイズが入った場合でも出力ロジック回路にはノイズを伝えないフィルター効果が得られる。また、フィルター回路が一つで済むので、従来の３相のホール信号それぞれにフィルター回路を設ける場合に比べ、素子数の増加が従来のほぼ３分の１で済む。
【００２１】
【発明の実施の形態】
本発明の詳細を図面に従って具体的に説明する。図１は本発明のフィルター回路の構成を示す図である。図２は図１のフィルター回路４の各部の信号波形を示す図である。図３は図１の３相合成パルス発生回路３の３相合成パルス信号の波形を示す図である。
【００２２】
図１において、１はＤフリップフロップであって、クロック信号ＭＣＬＫを分周し、その分周した信号がフィルター動作に用いるタイミングクロック信号ＭＦＣＬＫとして出力される。尚、クロック信号ＭＣＬＫは、例えば、１ＭＨｚの非同期のクロック信号である。そして、タイミングクロック信号ＭＦＣＬＫは、クロック信号ＭＣＬＫが分周された５００ＫＨｚのタイミングクロック信号である。尚、タイミングクロック信号ＭＦＣＬＫの５００ＫＨｚは、フィルター回路４のフィルター動作に用いるクロック信号であり、除去するノイズの幅の最大値が決まるものであり、フィルター特性に依存する周波数である。
【００２３】
２は第１レジスタ回路であって、Ｄフリップフロップ２１、２２、２３から成り、ホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３がクロック信号ＭＦＣＬＫの立ち上りに応じて格納される。そして、その格納されたホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３のレベル値が第２のホール信号ＩＮ１Ｓ、ＩＮ２Ｓ及びＩＮ３Ｓとして出力される。この第１レジスタ回路２は、ホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３をフィルター処理に用いるサンプリングクロック信号ＭＦＣＬＫとの同期化のために設けられている。また、この第１レジスタ回路２では、ホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３がタイミングクロック信号ＭＦＣＬＫの立ち上りで格納されるため、タイミングクロック信号ＭＦＣＬＫの１サイクル分である２μ以下の幅のノイズがある程度除去される。
【００２４】
３は３相合成信号発生回路であって、ゲートＯＲ３１、３２、及び３３とゲートＡＮＤ３４とから成る。ゲートＯＲ３１は、第２のホール信号ＩＮ１Ｓ及びＩＮ２Ｓが入力され、信号ＩＮ１Ｓ及びＩＮ２Ｓの少なくとも何れか一方がＨレベルであると、出力信号がＨレベルとして出力される。ゲートＯＲ３２は、第２のホール信号ＩＮ２Ｓ及びＩＮ３Ｓが入力され、信号ＩＮ２Ｓ及び信号ＩＮ３Ｓの少なくとも何れか一方がＨレベルであると、出力信号がＨレベルとして出力される。ゲートＯＲ３３は、第２のホール信号ＩＮ１Ｓ及びＩＮ３Ｓが入力され、信号ＩＮ１Ｓ及び信号ＩＮ３Ｓの少なくとも何れか一方がＨレベルであると、出力信号がＨレベルとして出力される。そして、ゲートＡＮＤ３４は、ゲートＯＲ３１、３２及び３３が入力され、ゲートＯＲ３１、３２及び３３の出力信号が全てＨレベルであると、出力信号ＨＰがＨレベルとして出力される。この３相合成信号発生回路３は、図３に示すように第２のホール信号ＩＮ１Ｓ、ＩＮ２Ｓ及びＩＮ３Ｓの何れか２つの信号がＨレベルであると、図３のケに示すように３相合成パルス信号ＨＰがＨレベルとして出力される。
【００２５】
４はフィルター回路であって、Ｄフリップフロップ４１、４２、４３、４４、４５とゲートＡＮＤ１、ＡＮＤ２、ＯＲ１とから成る。Ｄフリップフロップ４１、４２及び４３では、タイミングクロック信号ＭＦＣＬＫの立下りに応じて３相合成パルス信号ＨＰが順次格納される。ゲートＡＮＤ１では、Ｄフリップフロップ４１、４２及び４３に順次格納された３相合成パルス信号ＨＰの値が全てＨレベルであるとＤフリップフロップ４１、４２及び４３のＱ出力がＨレベルとなるので、出力信号ＡＡがＨレベルとして出力される。ゲートＡＮＤ２では、Ｄフリップフロップ４１、４２及び４３に順次格納された３相合成パルス信号ＨＰの値が全てＬレベルであるとＤフリップフロップ４１、４２及び４３のＱＸ出力がＨレベルとなるので、出力信号ＡＢがＨレベルとして出力される。
Ｄフリップフロップ４４では、ゲートＡＮＤ１の出力信号ＡＡがクロック信号ＭＣＬＫの立下りに応じて格納され、その格納された信号ＡＡの値がＱ出力から出力信号ＤＡとして出力される。Ｄフリップフロップ４５では、ゲートＡＮＤ２の出力信号ＡＢがクロック信号ＭＣＬＫの立下りに応じて格納され、その格納された信号ＡＢの値がＱ出力から出力信号ＤＢとして出力される。そして、ゲートＯＲ１では、信号ＤＡ及びＤＢに応じてサンプリングクロック信号ＳＰＣＬＫが出力される。
【００２６】
５は第２レジスタ回路であって、Ｄフリップフロップ５１、５２、５３から成り、サンプリングクロック信号ＳＰＣＬＫの立ち上りに応じて第２のホール信号ＩＮ１Ｓ、ＩＮ２Ｓ及びＩＮ３Ｓが格納されるとともに、その格納されたホール信号ＩＮ１Ｓ、ＩＮ２Ｓ及びＩＮ３Ｓの値が位置検出信号ＩＮ１Ｆ、ＩＮ２Ｆ及びＩＮ３Ｆとして出力される。
【００２７】
次に、３相合成信号発生回路３の動作を図３を用いて具体的に説明する。まず、第１レジスタ回路２では、ホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３がタイミングクロック信号ＭＦＣＬＫの立ち上りによって格納されるとともに、第２のホール信号ＩＮ１Ｓ、ＩＮ２Ｓ及びＩＮ３Ｓとして出力される。そして、図３のカ、キ及びクに示すように期間Ｔ１で、信号ＩＮ１Ｓ及びＩＮ３ＳがＨレベル、信号ＩＮ２ＳがＬレベルであると信号ＩＮ１Ｓが入力されるＯＲゲート３１及び３３では、信号ＩＮ１ＳのＨレベルに応じて出力信号がＨレベルとして出力され、また、信号ＩＮ３Ｓが入力されるＯＲゲート３２及び３３では、信号ＩＮ３ＳのＨレベルに応じて出力信号がＨレベルとして出力される。よって、ＯＲゲート３１、３２及び３３の出力がＨレベルとなり、ＡＮＤゲート３４では、出力信号ＨＰがＨレベルとして出力される。
【００２８】
そして、図３のカ、キ及びクに示すように期間Ｔ２で、信号ＩＮ３ＳのみがＬレベルに変化すると、信号ＩＮ１Ｓが入力されるＯＲゲート３１及び３３では、信号ＩＮ１ＳのＨレベルに応じて出力信号がＨレベルとして継続出力されるが、信号ＩＮ２Ｓ及びＩＮ３Ｓが入力されるＯＲゲート３３では、信号ＩＮ２Ｓ及びＩＮ３ＳのＬレベルに応じて出力信号がＬレベルとして出力される。よって、ＡＮＤゲート３４では、出力信号ＨＰがＬレベルとして出力される。このように、互いに位相が１２０ーずれた３相のホール信号に対応した６０ーの位相毎に信号のレベルが変化する３相合成パルス信号ＨＰが３相合成信号発生回路３によって発生される。
【００２９】
次に、フィルター回路４の動作を図３を用いて具体的に説明する。３相合成パルス信号ＨＰがＤフリップフロップ４１、４２及び４３にクロック信号ＭＦＣＬＫの立下りに応じて順次格納される。そして、図３のウに示すように３相合成パルス信号ＨＰがクロック信号ＭＦＣＬＫの２サイクル分以上の期間においてＨレベルで安定しているとＤフリップフロップ４１、４２及び４３のＱ出力から出力される信号が全てＨレベルとして出力される。そして、ゲートＡＮＤ１では、そのＤフリップフロップ４１、４２及び４３の全てのＱ出力から出力されるＨレベルの信号に応じて図３のエに示すように出力信号ＡＡがＨレベルとして出力される。そして、Ｈレベルの信号ＡＡがクロック信号ＭＣＬＫの立下りに応じてＤフリップフロップ４４に格納されるとともに、出力信号ＤＡがＨレベルとして出力される。これより、ゲートＯＲ１では、信号ＤＡのＨレベルに応じて図３のクに示すようにサンプリングクロック信号ＳＰＣＬＫがＬレベルからＨレベルに遷移する。
【００３０】
この出力信号ＳＰＣＬＫが、第２レジスタ回路５を構成するＤフリップフロップ５１、５２及び５３のクロック入力に接続されている。そして、信号ＳＰＣＬＫの立ち上りに応じて、第２レジスタ回路５では、ホール入力信号ＩＮ１Ｓ、ＩＮ２Ｓ及びＩＮ３Ｓが格納されると共に、その格納された値が位置検出信号ＩＮ１Ｆ、ＩＮ２Ｆ及びＩＮ３Ｆとして出力される。
【００３１】
ところで、図２のウに示すように、３相合成パルス信号ＨＰがＨレベルからＬレベルに遷移するときにノイズが入ると、その３相合成パルス信号ＨＰがＤフリップフロップ４１、４２及び４３にクロック信号ＭＦＣＬＫの立下りに応じて順次格納されても、Ｄフリップフロップ４１、４２及び４３のＱ出力から出力される出力信号が全てＬレベルとならず、よって、ゲートＡＮＤ１及びＡＮＤ２では、図２のエ、オに示すように信号ＡＡ及びＡＢがＬレベルとして出力される。従って、Ｄフリップフロップ４４、４５では、図２のカ、キに示すように信号ＤＡ、ＤＢがＬレベルとして出力される。これより、ゲートＯＲ１では、信号ＤＡ、ＤＢのＬレベルによって、出力信号ＳＰＣＬＫがＬレベルとして出力されるので、第２レジスタ回路５では、第２ホール信号ＩＮ１Ｓ、ＩＮ２Ｓ及びＩＮ３Ｓが格納されず、ホール信号のノイズが図４の出力ロジック回路３に伝わることがない。
【００３２】
本発明の実施形態の特徴とするところは、ホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３を用いて３相合成パルス信号ＨＰを生成する３相合成信号発生回路を備え、３相合成パルス信号ＨＰをフィルター回路に入力フィルター処理し、そのノイズが除去された信号の変化タイミングでホール信号をモータ回路の出力ロジック回路へ伝えるようにしたことにある。
【００３３】
ホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３は、図５に示すように互いに１２０°位相がずれた信号であり、また、図６の真理値表に示すように駆動電流の切換えタイミングは、そのホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３の何れかのレベルが変化するホール信号の位相差の半分である６０°の位相に相当する周期である。よって、この６０°の位相に相当する周期毎にホール信号がサンプリングされれば良いことが判る。そして、互いに位相が１２０°ずれた３相のホール信号に対応した６０°の位相毎に信号のレベルが変化する３相合成パルス信号ＨＰが３相合成信号発生回路によって発生されるのである。
【００３４】
このように、３相のホール信号より３相合成パルス信号ＨＰを作成し、その３相合成パルス信号ＨＰが変化した後、信号ＨＰが安定して同じレベルであることを検出して、その検出結果に応じてホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３の信号が出力ロジック回路へ伝えるようにしたので、一つのフィルター回路を備えるだけで、ホール信号の何れかにノイズが入った場合でも、出力ロジック回路には確実にノイズを伝えないという効果が得られる。
【００３５】
なお、上述の３相合成パルス信号ＨＰは、フィルターされていないホール信号を用いて作成されているので、３相合成パルス信号ＨＰにも３相のホール入力信号のそれぞれに入ったノイズが全て重畳されている。従って、３相合成パルス信号ＨＰのレベルの変化が安定したことを検出して、この検出タイミングによってホール信号をサンプリング出力することにより、図４に示すモータ回路のロジック回路３にノイズを伝えないというフィルター回路を構成した。
【００３６】
なお、実施例の説明では、３相合成パルス信号ＨＰを作成する合成信号作成回路は、ホール信号の何れか２つの信号がＨレベルであることを判別することによって作成したが、図３及び図５から明らかなように何れか２つの信号がＬレベルであることを判別して作成しても良く、また、３相合成パルス信号の極性が逆極性であっても良い。
【００３７】
また、フィルター回路によって除去したいノイズの最大幅は、サンプリングクロック信号ＭＦＣＬＫの周期を変更することで対応できる。
【００３８】
なお、本実施例のフィルター回路を用いて、ホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３のノイズ除去されたホール信号である位置検出信号ＩＮ１Ｆ、ＩＮ２Ｆ及びＩＮ３Ｆが出力ロジック回路３までに伝達されるまでの時間は、クロック信号ＭＦＣＬＫの略３サイクル分の遅延量である１０μＳ程度遅延するが、ホール信号の周期は、一般的には、早くとも２ＫＨｚ（０．５ｍＳ）程度であるので、フィルター処理による遅延量は問題とならない。
【００３９】
このように本発明は、３相のホール信号より３相合成パルス信号ＨＰを作成し、３相合成パルス信号をフィルター回路に入力するので、フィルター回路が一つで済み、従来の３相のホール信号それぞれに対してフィルター回路を備える構成に比べ、素子数の増加が従来のほぼ３分の１で済む。
【００４０】
なお、本発明は、３相のモータの位置検出信号を合成した３相合成パルスで説明したが、位置検出信号を用いてモータの駆動電流の切換え制御を行う駆動回路において、位置検出信号から駆動電流の切換えタイミングで信号レベルが変化する合成パルス信号を作成できるものであれば、他の多相のモータに対しても適用することができることはいうまでもない。
【００４１】
【発明の効果】
上述の如く、本発明によれば、３相のホール信号を合成した３相合成パルス信号を作成し、その作成した３相合成パルス信号をフィルター処理するフィルター構成としたので、一つのフィルター回路で３相のホール信号のいずれかにノイズが入った場合でも出力ロジック回路にはノイズを伝えないフィルター効果を奏する。
【００４２】
また、フィルター回路が一つで済むので、従来の３相のホール信号それぞれにフィルター回路の設ける場合に比べ、素子数の増加が従来の略３分の１で済むという有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明の３相ホール信号のノイズフィルター回路の構成を示す図である。
【図２】本発明の３相合成パルス信号ＨＰを説明するための波形図である。
【図３】本発明のフィルター回路４の各部の信号波形図である。
【図４】本発明に用いたモータ回路の一例を示す図である。
【図５】図４のホール信号を説明するための波形図である。
【図６】図４のモータの駆動信号の真理値表を示す図である。
【図７】従来の一つのホール信号に用いるフィルター回路の一例を示す図である。
【図８】図７のフィルター回路の各部の信号波形図である。
【符号の説明】
２  第１レジスタ回路
３  ３相合成信号発生回路
４  フィルター回路
５  第２レジスタ回路
【図１】
0004243052.tif 000002
【図２】
0004243052.tif 000003
【図３】
0004243052.tif 000004
【図４】
0004243052.tif 000005
【図５】
0004243052.tif 000006
【図６】
0004243052.tif 000007
【図７】
0004243052.tif 000008
【図８】
0004243052.tif 000009