(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板にイオン注入することで前記半導体基板の表面の結晶状態を乱す工程と、
前記ゲート電極をマスクとして、前記半導体基板に不純物イオンをイオン注入する工程と、
前記不純物の拡散を引き起こさない温度範囲の第１のアニールによって前記結晶状態の乱れを回復させる工程と、
前記ゲート電極にゲート側壁絶縁膜を形成する工程と、
前記ゲート電極及びゲート側壁絶縁膜をマスクとして、前記イオン注入した不純物と同一導電型の不純物を、前記イオン注入よりも高いエネルギーでイオン注入する工程と、
前記第１のアニールより高温の第２のアニールによって、前記第１のアニールにおいて残留した結晶欠陥を回復させる工程と、
を順次為すことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板にイオン注入することで前記半導体基板の表面の結晶状態を乱す工程と、
前記ゲート電極をマスクとして、前記半導体基板に不純物イオンをイオン注入する工程と、
前記不純物の拡散を引き起こさない温度範囲の第１のアニールによって前記結晶状態の乱れを回復させる工程と、
前記ゲート電極にゲート側壁絶縁膜を形成する工程と、
前記ゲート電極及びゲート側壁絶縁膜をマスクとして、前記イオン注入した不純物と同一導電型の不純物を、前記イオン注入よりも高いドーズ量かつ高いエネルギーでイオン注入する工程と、
前記第１のアニールより高温の第２のアニールによって、前記第１のアニールにおいて残留した結晶欠陥を回復させる工程と、
を順次為すことを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体基板の表面の結晶状態を乱すために注入されるイオンが、半導体の電気特性に影響を与えないイオンであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板の表面の結晶状態を乱すために注入されるイオンが、目的の導電型とは逆の導電型を与えるイオンであって、
不純物イオン注入工程で目的の導電型を与えるイオンを該逆の導電型を与えるイオンよりも高濃度に注入することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板にイオン注入し、同時に前記半導体基板の表面の結晶状態を乱す工程と、
前記不純物の拡散を引き起こさない温度範囲の第１のアニールによって前記結晶状態の乱れを回復させる工程と、
前記ゲート電極にゲート側壁絶縁膜を形成する工程と、
前記ゲート電極及びゲート側壁絶縁膜をマスクとして、前記イオン注入した不純物と同一導電型の不純物を、前記イオン注入よりも高いエネルギーでイオン注入する工程と、
前記第１のアニールより高温の第２のアニールによって、前記第１のアニールにおいて残留した結晶欠陥を回復させる工程と、
を順次為すことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板にイオン注入し、同時に前記半導体基板の表面の結晶状態を乱す工程と、
前記不純物の拡散を引き起こさない温度範囲の第１のアニールによって前記結晶状態の乱れを回復させる工程と、
前記ゲート電極にゲート側壁絶縁膜を形成する工程と、
前記ゲート電極及びゲート側壁絶縁膜をマスクとして、前記イオン注入した不純物と同一導電型の不純物を、前記イオン注入よりも高いドーズ量かつ高いエネルギーでイオン注入する工程と、
前記第１のアニールより高温の第２のアニールによって、前記第１のアニールにおいて残留した結晶欠陥を回復させる工程と、
を順次為すことを特徴とする半導体装置の製造方法。
【請求項７】
前記注入される不純物イオンは、前記半導体基板を構成する元素よりも重いイオンであることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記第１のアニール温度が４５０℃以上６５０℃未満であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第２のアニール温度が８００℃以上１０００℃未満であることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
不純物が注入される領域が結晶状態が乱される領域より深いことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、浅い拡散層を形成することができ、かつ、低抵抗でリークが小さい素子を得ることができる絶縁ゲート（ＭＩＳ）電界効果半導体装置に好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＩＳ型ＦＥＴの微細化が進みゲート長が０．２μm以下になると、短チャネル効果によりしきい値電圧の低下、オフ特性の劣化等が現れ、電気特性が低下するため短チャネル効果を抑制する必要がある。図２（ａ）〜（ｃ）は、一般的なＭＩＳ型ＦＥＴの製造方法の主要段階における状態を示す断面図である。
【０００３】
図２において、２１はＳｉ等からなる基板、２２はＳｉＯ2等からなるゲート絶縁膜、２３はポリＳｉ等からなるゲート電極、２４は不純物注入層、２５はソース／ドレイン拡散層である。つぎに、その製造方法について説明する。まず、図２（ａ）に示すように、例えば、熱酸化により基板２１を酸化してシリコン酸化膜を形成し、例えば、ＣＶＤ法によりシリコン酸化膜上にポリシリコンを堆積してポリシリコン膜を形成した後、エッチングによりポリシリコン膜及びシリコン絶縁膜を選択的にエッチングしてゲート電極２３及びゲート絶縁膜２２を形成する。
【０００４】
つぎに、図２（ｂ）に示すように、ゲート電極２３をマスクとして不純物をイオン注入して不純物注入層２４を形成する。不純物として、ｎＭＯＳではＡｓ、Ｐ、Ｓｂ、ｐＭＯＳではＢ、Ｉｎを用いる。
【０００５】
つぎに、図２（ｃ）に示すように、アニール（加熱処理）（通常８００℃〜９５０℃で１０分〜数時間、又は、９５０℃〜１０５０℃で１０秒程度）により不純物注入層２４の不純物の活性化（不純物が結晶格子位置に納まり、所定の電気的性質を発現するようにすること）を行って、ｎＭＯＳではｎ型、ｐＭＯＳではｐ型のソース／ドレイン拡散層２５を形成する。このとき不純物拡散によって、ソース／ドレイン拡散層２５は不純物注入層２４に比べて深くなる。そして、ゲート電極２３を覆うようにＢＰＳＧ等からなる層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成した後、コンタクトホールを介してゲート電極２３、ソース／ドレイン拡散層２５とコンタクトを取れるようにＡｌ等からなる配線層を形成することにより、半導体装置を得ることができる。
【０００６】
上記に示したＭＩＳ型ＦＥＴにおいては、微細化に伴い短チャネル効果（微細化によりＦＥＴが十分オフにならなくなる現象）による特性の劣化が発生する。この短チャネル効果の抑制には、ソース／ドレイン拡散層２５のｐｎ接合を浅く形成することが非常に有効である。
【０００７】
ソース／ドレイン拡散層２５の接合を浅くするための方法として、不純物のイオン注入エネルギーを下げて、不純物の基板への侵入深さを浅くする方法が従来用いられてきた。更に、不純物を活性化させるためのアニールによって不純物が拡散するのを抑制するために、比較的低温、長時間のアニール（８００℃〜９５０℃、１０分〜数時間）に代わって、高温短時間アニール（１０００℃、１０秒程度）を用いる方法が行われている。これは、アニールの短時間化によって拡散を抑え、それによるアニール効果の減少を高温化によって補おうとするものである。
【０００８】
不純物の基板への侵入深さを浅くするために、イオン注入の注入エネルギーを下げると、イオン源から不純物となるイオンを引き出す効率が落ち、ビーム電流が低下する。これは、イオン注入エネルギーを下げるほどイオン注入に要する時間が長くなることを意味しており、量産化において問題となる。更に、高温短時間アニールを用いた場合でも不純物の拡散を完全に抑制することができない（例えば、１×１０18ｃｍ-3の濃度になる深さは０．０６μｍから、１０００℃、１０秒を行うことによって０．１μｍになる）ことに加え、あまり短時間化しようとするとアニールの温度制御を高精度に行う必要があるため、アニール装置も高価になるという問題がある。
【０００９】
ｐＭＯＳのソース／ドレイン拡散層の不純物には、Ｂが最も広く用いられている。これは、ＢがＩｎに比べて活性化率が高く、ソース／ドレイン拡散層の抵抗値を下げることができるからである。しかし、Ｂは質量が軽いためイオン注入によって容易に基板深くまで侵入する。更に、Ｂは熱拡散し易い（１０００℃での拡散係数は２×１０-14 ｃｍ2 ／ｓ、Ａｓは１２×１０-15 ｃｍ2 ／ｓ）性質を持つ。このため、ソース／ドレイン拡散層のｐｎ接合を浅くすることは、ｐＭＯＳにおいて特に困難であった。
【００１０】
一方、Ｓｉ基板に形成する接合の深さを浅くする方法として、従来より半導体の電気特性に影響を与えない不活性なＳｉやＧｅなどのイオンを注入し、半導体表面に非晶質層を形成した後、不純物イオンをイオン注入することで浅い接合を形成できることが知られている（いわゆる、プレアモルファス法）。このように非晶質化された領域へのイオン注入では、チャネリングが抑制され、浅い接合の形成が可能となることが知られている。例えば、特開平７−３２１３１３号公報では、単結晶シリコン基板上にゲート酸化膜、多結晶シリコン、さらにシリコン酸化膜を積層し、多結晶シリコンのゲート電極及びシリコン酸化膜をパターニング形成し、パターン化されたシリコン酸化膜をマスクにしてＳｉイオン、Ｇｅイオン等をイオン注入して、ゲート電極の形成されている領域の両側であって、且つ単結晶シリコン基板におけるゲート酸化膜の下部を所定厚さに非晶質化し、続いて、ゲート電極の側面にスペーサを形成し、その後、シリコン酸化膜及びスペーサをマスクに不純物イオンの注入を行い、非晶質部分より深い範囲に拡散層を形成した後、イオン注入による損傷部分を修復するために数百℃の低温で加熱して、固層成長により単結晶の回復を行い、最後に高温、短時間のＲＴＡ（Rapid Thermal Annealing）により活性化処理を行う方法が開示されている。該公報では固層成長による単結晶の回復に際して、イオン注入された不純物が非晶質部分のテイル部及びシリコン単結晶基板内に拡散するが、非晶質部分のテイル部への拡散が単結晶シリコン内への拡散より速く進行することから、テイル部分への拡散が終了した時点で熱処理を中止して単結晶シリコン内への不純物拡散が深くなることを防止できるとしている。
【００１１】
【発明が解決しようとする課題】
イオン注入を行うと半導体層の結晶を構成する原子（ここではシリコン）が弾き飛ばされる結果、半導体層内には本来の結晶格子位置からはずれたシリコン原子（格子間原子）、あるいは本来シリコン原子があるべき場所に原子が存在しない場所（空孔）が生成される。これらは点欠陥と総称される。この過剰に存在する点欠陥が後のアニールにおいて不純物原子と相互作用することで、不純物原子の過剰な拡散（増速拡散）を引き起こす原因となる。従来の製造方法では、イオン注入によって点欠陥が導入された後、そのままアニールが施される結果、増速拡散が生じ、不純物が拡散して拡散層が深くなってしまう。
【００１２】
上記の特開平７−３２１３１３号公報でも、このような点欠陥の解消については特にふれられておらず、低温といっても不純物の拡散が起こる程度の低温アニールでは、このような点欠陥による増速拡散の結果、接合深さが深くなってしまうと予想される。
【００１３】
本発明の目的は、上記した点に鑑みてなされたものであり、その目的とするところは、特に、ゲート長０．２μｍ以下の微細なＭＩＳＦＥＴで、短チャネル効果を抑制することができる浅い接合（６００Å以下）を抵抗やリーク電流の増大を抑えて実現した、新規な半導体装置の製造方法を提供するものである。
【００１４】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には以下に記載されたような技術構成を採用するものである。
【００１５】
すなわち、本発明に係る半導体装置の製造方法の第１の態様は、
半導体層にイオン注入することで、前記半導体層の表面の結晶状態を乱す工程と、前記半導体層に不純物イオンをイオン注入する工程と、前記不純物の拡散を引き起こさない温度範囲の第１のアニールによって前記結晶状態の乱れを回復させる工程と、第１のアニールより高温の第２のアニールによって第１のアニールにおいて残留した結晶欠陥を回復させる工程と、を有することを特徴とするものであり、
また第２の態様は、
半導体層に不純物イオンを注入し、同時に前記半導体層の表面の結晶状態を乱す工程と、前記不純物の拡散を引き起こさない温度範囲の第１のアニールによって前記結晶状態の乱れを回復させる工程と、第１のアニールより高温の第２のアニールによって第１のアニールにおいて残留した結晶欠陥を回復させる工程と、を有することを特徴とするものである。
【００１６】
【発明の実施の形態】
つぎに、本発明に係わる半導体装置の製造方法の実施の形態について説明する。
【００１７】
イオン注入によって、半導体層に注入された不純物の拡散は、温度がある値より低ければほぼ完全に抑えられる。図３は、シリコン基板中にイオン注入されたＢ元素のアニール条件の違いによる拡散の違いをＳＩＭＳ（２次イオン質量分析法）測定によって調べた結果である。図３から分かるように、通常の高温短時間アニール（１０００℃、１０秒）ではアニール処理前に比べて深いところまでＢ元素が拡散しおり、拡散層の深さは約０．１μｍ程度まで拡大してしまうが、６５０℃以下のアニール処理ではＢ元素がほとんど拡散せず、アニール処理前の分布をほぼ保つ（接合深さ０．０６μｍ）。なお、図中には示していないが、本発明の一態様であるＧｅイオン注入を行って結晶状態を乱した後にＢ+をイオン注入した場合も、６５０℃以下のアニール処理後でもＢの分布は上記の場合と同様にほとんど拡散せず、アニール前とほぼ同じ分布を保つ。
【００１８】
結晶化した下地シリコン層の上に結晶状態が乱されたシリコン層（アモルファス層でも良い）が存在する場合、低温であっても（４５０℃以上）アニール処理を行うことによって、結晶状態が乱されたシリコン層の結晶状態が回復する。これは、結晶状態が乱されたシリコン層が下地シリコン層を種とすることで低温でも容易に再結晶化するからである。これにより結晶状態が乱された層は下側から徐々に回復し、ついには消失する。
【００１９】
点欠陥の影響をうまく取り除くことができれば、増速拡散は抑えられ、浅い拡散層が実現できる。
【００２０】
点欠陥は半導体層に導入された不純物に比べて低温で拡散する。また点欠陥は上記した結晶状態が乱れた領域が徐々に回復しつつある状況で、結晶状態が乱れた領域の界面に到達すると、そこで効率的に捕獲され消滅する。
【００２１】
６５０℃以下の温度では通常不純物はほとんど活性化されない。ところが結晶が乱されたシリコン層に不純物を導入しておくと、４５０℃以上６５０℃未満の低温での再結晶化の過程で不純物も結晶格子位置に取り込まれるため、不純物は効率的に活性化される。一方、６５０℃以上８００℃未満のアニールをかけると、低温で一旦活性化した不純物が再び不活性化する現象が生じる。８００℃以上では、温度を高めるほど活性化の度合いが増す。
【００２２】
結晶状態が乱された状態は、理想的には不純物の拡散がほとんど起こらない６５０℃未満の低温であっても回復され得るが、回復されない線状あるいは面状の結晶欠陥が部分的に残存し、それが半導体素子のリーク電流を増大させる。このような現象を確実に防止するには可能な限り高温のアニールを行うことが望ましい。
【００２３】
本発明による半導体装置の製造方法は、上記の物理現象を応用して、浅く、リークが少なく、かつ低抵抗な拡散層を得るためのものであって、半導体層にイオン注入して半導体層の表面の結晶状態を乱す工程と、半導体層にボロンなど所望の不純物をイオン注入する工程と、シリコンの再結晶化は起こるが不純物の拡散は起こらない第１の温度範囲でアニールする工程と、残存する結晶欠陥を回復するための第２の温度範囲でアニールする工程と、を含む製造方法である。
【００２４】
本発明においては、半導体層にイオン注入して半導体層の結晶状態を乱しさえすればよいが、アモルファス状態まで結晶状態を乱しても良い。また、結晶状態を乱すためのイオン注入と、不純物を導入するためのイオン注入を兼用してもよい。結晶状態を乱すことの効果は、点欠陥の消失効率の向上による不純物拡散の抑制と、不純物活性化率の向上による低抵抗化である。
【００２５】
本発明では、まず通常より十分低い４５０℃〜６５０℃において第１のアニールを行い、不純物の熱拡散を起こすことなく点欠陥のみを選択的に消滅させる。このとき、あらかじめ形成された結晶が乱された層によって点欠陥の消滅効率が高められる。引き続き、低温では十分消失させられない結晶欠陥をより高温の第２のアニールによって消失させる。これによりリーク電流の小さい半導体素子を得ることができる。第２のアニールの時は、イオン注入により生じた点欠陥はあらかじめ第１のアニールによって取り除かれているから、増速拡散が抑えられ、浅い接合を得ることができる。また、半導体層の結晶状態を乱した後第１のアニールを行うことで不純物はすでにほとんど活性化しているから、第２のアニールは残存した結晶欠陥を消失させるのに必要な最低限で良い。第２のアニールとして、８００℃未満のアニールはすでに活性化した不純物を不活性化させるため、素子の抵抗が増大して望ましくない。また従来と同様の１０００℃以上のアニールでは、増速拡散ではない通常の熱平衡拡散が大きくなるため接合が深くなって、従来法と比較した利益が少ない。本発明の効果を最大限に得るため、望ましくは第２のアニールとして８５０℃ないし９５０℃、時間は１０秒程度とするのが良い。
【００２６】
【実施例】
本発明の上記及び他の目的、特徴および利点を明確にすべく、添付した図面を参照しながら、本発明の具体例を以下に詳述する。図１は、本発明に係わる半導体装置の製造方法の一例を説明する図である。以下、本発明の効果が最も大きいゲート長０．２μｍ以下のｐＭＯＳの場合を例にして説明する。
【００２７】
図１において、１はＳｉ等からなるｎ型基板、２はＳｉＯ2等からなるゲート絶縁膜、３はポリシリコン等からなるゲート電極、４は結晶状態が乱された層、５は不純物注入層、６はソース／ドレイン拡散層である。つぎに、その製造方法について説明する。
【００２８】
まず、図１（ａ）に示すように、熱酸化により基板１を酸化して膜厚が３０Åのシリコン酸化膜を形成し、ＣＶＤ法によりシリコン酸化膜上にポリシリコンを堆積して膜厚が１５００Åのポリシリコン膜を形成した後、ドライエッチングによりポリシリコン膜およびシリコン酸化膜を選択的にエッチングして、ゲート電極３およびゲート酸化膜２を形成する。
【００２９】
つぎに、図１（ｂ）に示すように、ゲート電極３をマスクとして、例えばＧｅ+を１０〜３０ｋｅＶ程度、２×１０14ｃｍ-2の条件で、基板１にイオン注入して表面の結晶状態を乱す。上記条件では表面に２００〜６００Å程度の結晶状態が乱された層４が形成される。このとき点欠陥１１が多数発生する（大きさは誇張されている）。
【００３０】
つぎに、図１（ｃ）に示すように、ゲート電極３をマスクとして不純物であるＢ+を１〜５ｋｅＶ程度（ＢＦ2+を用いた場合は３〜３０ｋｅＶ程度）、２×１０14ｃｍ-2の条件で基板１に注入して、厚さが２００〜１０００Å程度の不純物注入層５を形成する。これにより不純物注入層５は結晶が乱された層４を覆う。このとき点欠陥１１が更に発生する。なお、Ｇｅ+の注入工程は、所望の不純物のイオン注入によって結晶が十分乱される場合には省略してよい。例えば注入イオンとして半導体層を構成する元素、ここではＳｉより重いＢＦ2+、Ｉｎ、Ｐ、Ａｓ、Ｓｂ等を用いる場合がこれに該当する。この場合、図１（ａ）の状態から直接図１（ｃ）の状況が形成される。なぜなら、不純物のイオン注入によって結晶が乱される深さは、不純物が分布する深さより通常浅くなるからである。
【００３１】
つぎに、図１（ｄ）に示すように、４５０℃〜６５０℃（例えば５５０℃、８時間）の低温アニール処理をして結晶状態が乱された層４を再結晶化する。このとき上記Ｇｅ+、Ｂ+等のイオン注入で発生した点欠陥１１は層４の界面に効率的に捕獲され、消滅する。また、一定のアニール時間後層４も消滅する。ただし残留結晶欠陥１２が残る。なお、上記したアニールの温度は、シリコンの再結晶化は起こるが、不純物の拡散は起こらない範囲の温度である。
【００３２】
つぎに、図１（ｅ）に示すように、８００℃以上１０００℃未満（例えば９００℃、１０秒）の高温アニール処理をして、残留結晶欠陥１２を消失させる。このとき点欠陥があらかじめ取り除かれているため、不純物の拡散が抑えられ、浅い接合が形成される。
【００３３】
そして、ゲート電極３を覆うようにＢＰＳＧ等からなる層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成した後、コンタクトホールを介してゲート電極３、ソース／ドレイン拡散層６とコンタクトを取れるようにＡｌ等からなる配線層を形成することにより、半導体装置を得ることができる。
【００３４】
すなわち、上記具体例では、まず基板１にイオン注入して基板１の結晶状態を乱して結晶状態が乱された層４を形成した後、不純物をイオン注入して不純物注入層５を形成し、次いで第１のアニールによって結晶状態が乱された層４の結晶性を回復させる過程でイオン注入により生じた点欠陥を消滅させる。これにより続く第２のアニールにおける増速拡散が抑制される。次いで第２のアニールによって、第１のアニールで残存した結晶欠陥を消失させて、低リークの拡散層を得ている。このとき不純物不活性化による抵抗増大の防止と、結晶回復効果を両立する最適な温度を選択している。
【００３５】
図４は上記具体例の効果を示すものである。ｐＭＯＳＦＥＴにおいて、短チャネル効果によって、ゲート長が短くなるほどしきい値が正方向にずれている。図において従来法（Ａ）とは１０００℃、１０秒のアニールのみを行った場合であるが、短チャネル効果が大きく、ゲート長０．１μｍ程度で大きくしきい値がずれている。一方、本明細書で記述した第１のアニール（５５０℃、８時間）までを行って、第２のアニールを行わなかった場合（Ｂ）を見ると、第１のアニールでは不純物が拡散しないため、浅い接合が形成され、短チャネル効果が従来法（Ａ）より大幅に抑えられている。しかし結晶欠陥が残留するため、トランジスタの幅１μｍあたり１０-9Ａのリーク電流が流れる。本発明による場合（Ｃ）は、上記第１のアニールに加え、第２のアニール（９００℃、１０秒）を行っている。第２のアニールでは若干の不純物拡散が生じるため、第２のアニールを行わない場合（Ｂ）と比較して短チャネル効果がわずかに劣化する。しかし第１のアニールの効果によって拡散が抑えられるため、従来法（Ａ）に比べれば短チャネル効果が大幅に抑えられる。更に結晶欠陥が減ることにより、トランジスタの幅１μｍあたりのリーク電流は１０-11Ａと、第２のアニールを行わない場合（Ｂ）に比べ２桁減少し、従来法と同等に抑えられた。また、トランジスタの単位幅あたり寄生抵抗も従来法と同等であった（３５０Ωμｍ）。
【００３６】
以上、本発明をｐＭＯＳに適用する場合に基づき説明したが、本発明はこれらの具体例に限定されるものではない。
【００３７】
上記例では、ソース／ドレイン拡散層の不純物としてＢを用いたが、Ｉｎ等他のｐ型不純物を用いても良い。また、基板表面の結晶状態を乱すためのイオン注入のイオンとしてＧｅ+を用いたが、Ｓｉ+等他の半導体の電気特性に影響を与えない中性イオンを用いても良い。また、目的の導電型が上記のｐ型である場合、逆の導電型であるＡｓ+やＳｂ+等のｎ型不純物を用いても良く、この場合は不純物イオン注入工程で注入されるｐ型不純物濃度がｎ型不純物濃度を上回るようにしてｐ型ソース／ドレインを形成すればよい。また、ｎ型基板をｐ型基板にし、注入する不純物イオンをＰ、Ａｓ、Ｓｂ等のｎ型不純物イオンにすることにより、ｎＭＯＳにも適用可能である。ｎＭＯＳの場合の結晶状態を乱すためのイオン注入のイオンとしては中性不純物のＧｅ+、Ｓｉ+の他、Ｉｎ+等ｐ型不純物を用いても良く、この場合は不純物イオン注入工程でｎ型不純物濃度がｐ型不純物濃度を上回るようにしてｎ型ソース／ドレインを形成すればよい。
【００３８】
更に、不純物イオンがＡｓ+の場合のように、半導体基板の構成元素であるＳｉに比べて重いイオンで、不純物イオンのイオン注入により基板表面の結晶状態が乱される場合（例えば、Ａｓ+、２０ｋｅＶ、２×１０14ｃｍ-2）には、結晶状態を乱すためのイオン注入を不純物のイオン注入で兼用して作製工程を削減することができる。
【００３９】
更に、結晶状態を乱すためのイオン注入工程と不純物のイオン注入工程の順番は入れ替えることもできるが、チャネリング（特定結晶方向へイオンが深く侵入する現象）を防止する効果が得られることから、結晶状態を乱すためのイオン注入を行った後、不純物イオンをイオン注入することが望ましい。
【００４０】
更に、図１（ｃ）において不純物注入層５が結晶を乱した層４を完全に覆っているが、不純物注入層５が結晶を乱された層４に含まれても良い。しかしリーク低減の観点から、不純物注入層５は結晶が乱された層４より深いほうが望ましい。なぜなら、残留結晶欠陥１２は多くの場合層４の境界に形成され、仮に第２のアニールで欠陥１２が一部に回復されなかったとしても、それらが拡散層６内部に含まれることとなり、リークの増加が比較的小さくなるためである。
【００４１】
又、上記した例ではゲート絶縁膜をゲート電極と共にパターン化して、露出した半導体基板表面にゲート電極をマスクとしてイオン注入を実施しているが、ゲート絶縁膜をパターン化せずにゲート絶縁膜を介してイオン注入することも可能である。
【００４２】
アニール時の雰囲気については特に限定されず、大気中などの酸化性雰囲気下でも、窒素ガスなどの不活性ガス雰囲気下で実施しても良い。前記したように基板表面が露出した状態で酸化性雰囲気下で第１のアニールを実施した場合、基板表面に酸化膜が形成されるが、その場合、形成される酸化膜により第２のアニール時の不純物イオンの外方拡散を抑制する効果もある。
【００４３】
又、イオン注入の際にゲート電極へもイオンが注入されるが、ゲート電極がポリシリコンの場合には、第１のアニールにより結晶再成長が起こり、粒界の大きなポリシリコンとなって低抵抗化する。又、金属の場合には、Ｓｉイオン注入によりシリサイド化されて低抵抗化が期待できる。ゲート電極へのイオンの注入を望まない場合にはゲート電極上に酸化膜を別途形成して、これをマスクとしても良い。
【００４４】
図１においては、説明を簡単にするために、ソース・ドレイン拡散層６がもっとも単純な形のもので説明したが、本発明による方法は、より複雑なソース・ドレイン拡散層を有する構成の製造過程にも適用可能である。例えば、ソース・ドレイン拡散層６がゲート電極３近傍で浅く、その他の部分で深い構造を成す、いわゆるソース・ドレイン・エクステンション構造の製造においても適用できる。
【００４５】
ソース・ドレイン・エクステンション構造とは、ゲート電極近傍においてはソース・ドレイン接合を浅くして短チャネル効果を抑制しつつ、その他の部分ではソース・ドレイン接合を深くすることで、一層の抵抗低減を図り、又、ソース・ドレイン接合の深い領域において金属配線の接触を行うことで、配線の形成を容易にすることを目的とした構造である。この場合、特に浅いソース・ドレイン領域において接合を浅くすることが重要であり、本発明の適用によってこれを実現することができる。
【００４６】
第２の実施例として、図５により、本発明をソース・ドレイン・エクステンション構造に適用する方法を説明する。まず、図１（ａ）と同様にしてゲート電極３を形成する（図５（ａ））。次に図１（ｃ）と同様にして、ゲート電極３をマスクとして結晶が乱された層４と不純物導入層５Ａを形成する（図５（ｂ））。この時、層４と層５Ａとは別々のイオン注入によって形成しても良いし、同一のイオン注入で形成しても良い。次に、基板全面に絶縁膜を堆積した後、異方性のエッチングを行ってゲート電極３の側面にゲート側壁絶縁膜７を形成する（図５（ｃ））。次に、ゲート電極３とゲート側壁絶縁膜７をマスクとして、不純物導入層５Ａと同一導電型の不純物を深くイオン注入することで、浅い領域と深い領域とから成る不純物導入層５を形成する（図５（ｄ））。この深い領域を形成するときのイオン注入は、不純物導入層５Ａを形成するときと比べて不純物をより多量に、より高いエネルギーで注入し、意図的に不純物を深く導入するのが通例である。例えば第１の実施例と同じｐＭＯＳＦＥＴであれば、Ｂ+を２〜１０ｋｅＶで２〜５×１０15ｃｍ-2程度注入する。この時結晶が乱された層４が拡大される場合があるが（図示しない）、発明の本質とは関係しない。最後に、すでに説明した第１と第２のアニールを行ってソース・ドレイン拡散層６を形成する。
【００４７】
第１のアニールは、全てのイオン注入が完了した図５（ｄ）の状態において１回実施するのが最適であるが、例えば図５（ｂ）の状態で行っても効果が得られる。又、図５（ｂ）と（ｄ）の状態の両方において実施してもかまわない。
【００４８】
以上の第２の実施例の第１の実施例との違いは、不純物導入層５が図５（ｂ）と（ｄ）における２回のイオン注入によって形成される点にあるが、本発明の及ぼす効果は、第１の実施例と同様である。すなわち、浅いソース・ドレインと深いソース・ドレインの２回のイオン注入によって形成された点欠陥が、第１の低温アニールと結晶が乱された層４の効果により不純物拡散を生じることなく消失せられ、第２の高温アニールによって残留欠陥が取り除かれる。これにより、不純物拡散を抑えて特に浅いソース・ドレイン領域を浅く形成し、又、全ソース・ドレイン領域を低抵抗、低リークに形成することができる。
【００４９】
第３の実施例として、図６により、本発明をソース・ドレイン・エクステンション構造に適用する他の方法を説明する。まず図１（ａ）と同様にしてゲート電極３を形成する（図６（ａ））。次に基板全面に絶縁膜を堆積した後、異方性のエッチングを行ってゲート電極３の側面にゲート側壁絶縁膜７を形成する（図６（ｂ））。この実施例におけるゲート側壁絶縁膜７は、後に選択エッチングによって除去されやすい材料、例えばシリコン窒化膜を用いるのが好ましい。次に、ゲート電極３とゲート側壁絶縁膜７をマスクとしたイオン注入により、深い不純物導入層５Ｂを形成する（図６（ｃ））。第２の実施例と同様に、ｐＭＯＳＦＥＴであれば、Ｂ+を２〜１０ｋｅＶで２〜５×１０15ｃｍ-2程度注入する。この時、不純物導入層５Ｂの内部に結晶が乱された層が形成されても良い。次に第３のアニールを行って不純物導入層５Ｂを活性化し、深いソース・ドレイン領域６Ｂに転換する。この時、もし結晶が乱された層があれば、それは一旦回復される。この時の第３のアニール条件は、後に形成する浅いソース・ドレイン領域にとって最適な条件とは独立に決定することができ、例えば１０００℃、１０秒のＲＴＡ処理とする。この工程の前又は後に、ゲート側壁絶縁膜７を選択エッチング法により除去する（図６（ｄ））。例えば、ゲート側壁絶縁膜７がシリコン窒化膜であれば、熱リン酸液によるエッチングを用いればよい。次に、図１（ｃ）と同様にして、ゲート電極３をマスクとして結晶が乱された層４と不純物導入層５Ａを形成する。この時、層４と層５Ａとは別々のイオン注入によって形成しても良いし、同一のイオン注入で形成しても良い。最後に、すでに説明した第１と第２のアニールを行ってソース・ドレイン拡散層６を形成する。
【００５０】
以上の第３の実施例と第２の実施例との違いは、深いソース・ドレイン領域と浅いソース・ドレイン領域の形成順序を逆転したこと、及び第３のアニールを追加したことにある。このような手法を用いる利点として、ゲート電極３がポリシリコンなどの半導体であって、その内部への不純物導入をイオン注入によって行う必要がある場合、このイオン注入工程を深いソース・ドレイン領域形成のためのイオン注入工程と兼用することが容易となる。すなわち、ゲート電極３への不純物導入においては比較的高温のアニール（１０００℃、１０秒程度以上）が必要であるが、浅いソース・ドレイン領域に対しては、すでに述べたようにこのような高温のアニールは不都合である。しかしながら、この第３の実施例によれば、浅いソース・ドレインの不純物領域５Ａを形成する以前に、深いソース・ドレイン形成のための不純物導入と同時にゲート電極３へも不純物を導入し、前記した高温の第３のアニールを実施することで、ゲート電極３へ導入した不純物も活性化され、ゲート電極３の低抵抗化が促進される。このように第３のアニールを浅いソース・ドレイン領域形成前に実施するため、ゲート電極への不純物導入に適した高温とすることが可能となり、ゲート電極への不純物導入が容易となる。又、他の利点としては、第３のアニールを十分高温とすることで、第２の実施例に比べて深いソース・ドレイン領域の抵抗をより一層下げる効果が期待できる。
【００５１】
本実施例においても本発明の及ぼす効果は、第１の実施例と同様であって、浅いソース・ドレインのイオン注入によって形成された点欠陥が、第１の低温アニールと結晶が乱された層４の効果により不純物拡散を生じることなく消失せられ、第２の高温アニールによって残留欠陥が取り除かれる。これにより、不純物拡散を抑えて特に浅いソース・ドレイン領域を浅く形成し、又、特に浅いソース・ドレイン領域において抵抗とリークを抑えることができる。
【発明の効果】
以上説明したように、本発明によれば、抵抗とリーク電流を増大させることなく、浅いソース／ドレイン拡散層の拡散層を形成でき、短チャネル効果を抑制できるという効果がある。
【００５２】
なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【図面の簡単な説明】
【図１】本発明に係わる半導体装置の製造方法の具体例を説明する図である。
【図２】従来例の製造方法を説明する図である。
【図３】本発明の効果を説明する図である。
【図４】本発明の効果を説明する図である。
【図５】本発明の第２の実施例の製造工程を説明する工程断面図である。
【図６】本発明の第３の実施例の製造工程を説明する工程断面図である。
【符号の説明】
１  基板
２  ゲート絶縁膜
３  ゲート電極
４  結晶状態が乱された層
５  不純物注入層
６  ソース／ドレイン拡散層
７  ゲート側壁絶縁膜
１１  点欠陥
１２  残留結晶欠陥
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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