(57)【特許請求の範囲】
【請求項１】
基体上にＳｉＮ膜を堆積したのち、抵抗発熱体からなる触媒体にＮＨ３を吹きつけ、前記触媒体とＮＨ３との接触反応によってＮＨ３の少なくとも一部を分解し、分解によって生成された活性種の雰囲気中に前記ＳｉＮ膜を晒すことを特徴とする半導体装置の製造方法。
【請求項２】
基体上にＳｉＮ膜を堆積したのち、タングステンからなる触媒体にＮＨ３を吹きつけ、前記触媒体とＮＨ３との接触反応によってＮＨ３の少なくとも一部を分解し、分解によって生成された活性種の雰囲気中に前記ＳｉＮ膜を晒すことを特徴とする半導体装置の製造方法。
【請求項３】
上記ＳｉＮ膜が、触媒化学気相成長法によって堆積したＳｉＮ膜であり、引き続いて、同じ反応容器内において、上記ＮＨ３の分解によって生成された活性種の雰囲気中にＳｉＮ膜を晒すことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、特に、半導体基板とＳｉＮ膜との界面状態及びＳｉＮ膜の膜質を改善するための熱処理方法に特徴のある半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年の半導体集積回路装置の高集積化，微細化の進展に伴い、半導体集積回路装置を構成するＭＩＳＦＥＴ（金属−絶縁体−半導体ＦＥＴ）も微細化が要求され、微細化に伴って低電圧化が要請されるためにゲート絶縁膜の厚さを薄くする必要が生じるが、ゲート絶縁膜として従来のＭＩＳＦＥＴの様にＳｉＯ2 膜を用いた場合、ＳｉＯ2 膜を４ｎｍ程度まで薄膜化すると、膜厚の均一性の保持が難しくなるのに加え、リーク電流の増大やゲート電極にドープする不純物がチャネル領域に突き抜ける現象などが顕在化し、ＭＩＳＦＥＴの特性に深刻な影響を及ぼすようになってきた。
【０００３】
この様な問題を解決するために、ゲート絶縁膜として、ＳｉＯ2 膜の代わりにＳｉＯ2 膜より比誘電率の大きなシリコン窒化膜（ＳｉＮx 膜、化学量論比的にはＳｉ3 Ｎ4 膜）、即ち、ＳｉＮ膜の適用が検討されている。
即ち、ＳｉＮ膜は比誘電率が大きいので、ＳｉＯ2 膜より厚い膜厚のＳｉＮ膜を用いても、同等のゲート特性を得ることができるためである。
【０００４】
従来のＳｉＮ膜の作製方法としては、熱窒化による直接窒化法や、熱ＣＶＤ法が広く用いられているが、これらのプロセスは、いずれも８００℃以上の高温プロセスであるため、この様な高温プロセスによってゲート絶縁膜となるＳｉＮ膜を形成した場合には、しきい値電圧Ｖth調整用にチャネル領域にドープした不純物をＳｉＮ膜の堆積工程において再分布させることになり、短チャネル効果の悪化、即ち、ソース−ドレイン領域間のパンチスルーを誘発することになる。
また、この様な高温プロセスは、近年のウェハの大口径化に対しては、ウェハの反りをもたらし、加工精度の低下を引き起こすという問題もある。
【０００５】
この様な高温プロセスの問題点に鑑み、低温プロセスであるプラズマＣＶＤ（ＰＣＶＤ）法やＪＶＤ（Ｊｅｔ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法の適用が試みられており、例えばＹａｌｅ大学、Ｊｅｔ  Ｐｒｏｃｅｓｓ  Ｃｏｒｐ．、或いは、モトローラ社においては、ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ：等価酸化膜厚）換算で、２〜５ｎｍのＳｉＮ膜をＪＶＤ法で成膜することが研究されており、特に、モトローラ社においては、０．３５μｍデバイスへの応用研究が行われ、良好な結果を示している。
なお、ＥＯＴ（等価酸化膜厚）とは、比誘電率をＳｉＯ2 膜と同じ３．９であるとして、Ｃ−Ｖ特性から算出した絶縁膜の膜厚である。
【０００６】
しかし、この様なＰＣＶＤ法やＪＶＤ法によって成膜したＳｉＮ膜は、堆積しただけでは膜質があまり良くなく、Ｉ（電流）−Ｖ（電圧）特性に相当するＪ（電流密度）−Ｅ（電界）特性において電界Ｅの増加に伴って電流密度Ｊが上昇するという問題、即ち、リーク電流が増大するという問題がある（例えば、後述する図３のＪ−Ｅ特性参照）。
【０００７】
したがって、この様な低温ＳｉＮ膜の膜質を改善するためには、８００℃程度の高温におけるＮ2 雰囲気中でアニールを行う必要が生じ、結局は全体としては高温プロセスになってしまうことになる。
【０００８】
さらに、低温ＳｉＮ膜の膜質を改善するために、プラズマプロセスを用いてＳｉＮ膜内へ窒素を導入することも検討されているが、プラズマによるＳｉＮ膜へのダメージ、或いは、シリコン基板へのダメージが懸念されている。
【０００９】
一方、この様な高温プロセスやプラズマのダメージを伴わない絶縁膜の形成方法として、低温プロセスで絶縁膜を成膜したのち触媒で活性化したガス雰囲気中で４００〜７００℃の温度でアニールすることが提案されている（例えば、特開平８−７８６９５号公報参照）。
【００１０】
この提案においては、熱処理を行う反応室内、或いは、それとは独立の反応室内にメッシュ状の触媒を配置し、原料ガスをメッシュ状の触媒を透過させることによって活性化し、活性化した活性種、即ち、ラジカルにより結晶性Ｓｉ膜／酸化珪素膜界面のシリコン−水素結合（Ｓｉ−Ｈ）をシリコン−窒素結合（Ｓｉ≡Ｎ）に置き換えることによって、酸化膜の膜質を改善しようとするものであり、全体を７００℃以下の低温プロセスで行うことができる。
【００１１】
例えば、上記提案においては、ＴＦＴを構成する結晶性Ｓｉ膜の表面にスパッタリング法によってゲート絶縁膜となる厚さ２０〜１５０ｎｍ、例えば、１００ｎｍの酸化珪素膜を堆積させたのち、触媒となる白金網によって活性化したＮ2 Ｏを用いて５００〜６５０℃において１時間熱処理を行うことによって、酸化珪素膜中、及び、酸化珪素膜と結晶性Ｓｉ膜の界面における水素を酸化或いは窒化によって減少させて酸化珪素膜の膜質及び界面の特性を向上することが開示されている。
【００１２】
また、上記提案においては、ＴＦＴを構成する結晶性Ｓｉ膜の表面にＥＣＲ−ＣＶＤ法によってゲート絶縁膜となる厚さ１２０ｎｍの酸化珪素膜を堆積させたのち、触媒となるＴｉを吸着させた粒状或いは粉状のシリカゲルによって、Ａｒによって１〜５％に希釈されたＮＨ3 を活性化し、１時間のアニールを施すことによって酸化珪素膜を窒化し、次いで、触媒によって活性化したＮ2 Ｏを用いて５００〜６５０℃において１時間熱処理を行うことによって、窒化された酸化珪素膜と結晶性Ｓｉ膜の界面の特性を向上することが開示されている。
【００１３】
【発明が解決しようとする課題】
しかし、上述の様に、ＰＣＶＤ法或いはＪＶＤ法を用いた場合には、低温ＳｉＮ膜の膜質を改善するためには、８００℃程度の高温におけるＮ2 雰囲気中でアニールを行う必要が生じ、結局、全体としては高温プロセスになってしまうという問題がある。
【００１４】
また、上述の触媒で活性化したガスを用いて低温アニールする方法の場合には、１００ｎｍ程度のかなり厚い酸化珪素膜を対象とするものであり、本発明において対象とするＥＯＴが２〜５ｎｍ程度の極薄いＳｉＮ膜の改質のために適用可能かは不明であり、且つ、そのための具体的要件は何ら開示されていないものである。
【００１５】
さらに、この場合には、ＰＣＶＤ法やＥＣＲ−ＣＶＤ法によって堆積した酸化珪素膜を、触媒を備えた別の反応室内で４００〜７００℃の温度で熱処理するものであり、製造装置系の構成が複雑化するとともに、低温プロセスといっても４００℃以上の温度を必要とするという問題がある。
【００１６】
したがって、本発明は、低温で成膜したＳｉＮ膜を低温アニールによって改質し、また、製造装置系の構成を簡素化することを目的とする。
【００１７】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、半導体装置の製造方法において、基体１上にＳｉＮ膜５を堆積したのち、抵抗発熱体からなる触媒体３にＮＨ３を吹きつけ、触媒体３とＮＨ３との接触反応によってＮＨ３の少なくとも一部を分解し、分解によって生成された活性種４の雰囲気中にＳｉＮ膜５を晒すことを特徴とする。
【００１８】
この様に、触媒により活性化した活性種４を用いてアニールすることによって、低温プロセスのみで、基体１−ＳｉＮ膜５の界面を改質することができるとともに、ＳｉＮ膜５の膜質を改善することができ、特に、ＥＯＴが２〜５ｎｍ程度のＳｉＮ膜５の場合に効果的であり、極薄ゲート絶縁膜を用いたＭＩＳＦＥＴの特性を向上することができる。
なお、この場合の基体１とは、シリコン基板、基板上に成膜したシリコン堆積層、或いは、金属を意味するものであり、また、原料ガスの少なくも一部を分解するとは、原料ガスの一部をＮラジカルやＮ2 ラジカル等に分解しても良いし、或いは、原料ガスの全部をＮラジカルやＮ2 ラジカル等に分解しても良いことを意味する。
【００２０】
この様に、ＳｉＮ膜５のアニールに際して、原料ガス２としてＮＨ3 を用いることによって、ＳｉＮ膜５中の水素或いは基体１−ＳｉＮ膜５の界面の水素を低減し、ＳｉＮ膜５の膜質を改善することができるとともに、界面準位密度を低減することができる。
【００２２】
特に、触媒体３として抵抗発熱体を用いることによって、触媒体３の温度を１８００℃程度の高温にすることができ、この高温状態の触媒体３とＮＨ３ を接触させることによって、Ｎの活性種、即ち、窒素原子のラジカル、や、Ｎ２の活性種、即ち、窒素分子のラジカルの相対比率を多くすることができ、結果的に良好なＳｉＮ膜５の膜質の改善効果、及び、基体１−ＳｉＮ膜５の界面の界面準位密度の低減効果が得られる。
【００２３】
（２）また、本発明は、半導体装置の製造方法において、基体１上にＳｉＮ膜５を堆積したのち、タングステンからなる触媒体３にＮＨ３を吹きつけ、触媒体３とＮＨ３との接触反応によってＮＨ３の少なくとも一部を分解し、分解によって生成された活性種４の雰囲気中にＳｉＮ膜５を晒すことを特徴とする。
【００２４】
この様な触媒アニールに用いる触媒体３としては、高温に耐え、触媒体材料の分解によるＳｉＮ膜５への混入がなく、且つ、原料ガス２との反応により表面が変質しにくいタングステン（Ｗ）が好適である。
【００２５】
（３）また、本発明は、上記（１）または（２）において、ＳｉＮ膜５が、触媒化学気相成長法によって堆積したＳｉＮ膜５であり、引き続いて、同じ反応容器内において、ＮＨ３の分解によって生成された活性種４の雰囲気中にＳｉＮ膜５を晒すことを特徴とする。
【００２６】
この様に、ＳｉＮ膜５を触媒化学気相成長法（Ｃａｔａｌｙｔｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法：触媒ＣＶＤ法）によって成膜した場合には、ＳｉＮ膜５の堆積工程と、触媒アニールとを同じ反応容器内における一連の工程として（即ち、ｉｎ−ｓｉｔｕ）行うことによって、製造装置系の構成を簡素化することができる。
【００２７】
【発明の実施の形態】
ここで、本発明の実施の形態を説明するが、実施の形態の製造工程を説明する前に、図２及び図３を参照して、本発明の実施の形態に用いる触媒ＣＶＤ装置及び、触媒ＣＶＤ法で成膜したＳｉＮ膜のＪ−Ｅ特性を説明する。
図２参照
図２は、本発明の実施の形態に用いる触媒ＣＶＤ装置の概念的構成図であり、反応室となる真空容器１１には排気管１２が接続されており、この排気管１２を介して拡散ポンプ１３によって反応生成物或いは未反応の原料ガス１９が排気される。
【００２８】
また、真空容器１１の上部中央には、基板ホルダー１４が設けられており、この基板ホルダー１４にはサセプタ等によって保持された試料１５が固着されており、また、基板ホルダー１４の凹部には試料を加熱するためにヒーター１６が設けられており、試料１５の温度は熱電対１７によって監視される。
【００２９】
また、試料１５に対向するように、原料ガス１９を吹き出すためのノズルを有するガス供給管１８及びタングステン触媒体２０を配置し、両者の間にシャッター２３を設けておき、タングステン触媒体２０には交流電源２１から、７００Ｗ程度、例えば、６８０Ｗの交流電力が供給され、タングステン触媒体２０の触媒体線温度は１８００〜１９００℃程度の高温になる。
なお、タングステン触媒体２０の触媒体線温度は、コイル状のタングステン触媒体２０の電気抵抗の温度依存性からまず見積もられるが、真空容器１１に設けた石英窓（図示せず）を介して電子式の赤外放射温度計２２によって見積もられる。
【００３０】
この高温のタングステン触媒体２０に原料ガス１９が吹きつけられて、原料ガス１９とタングステン触媒体２０とが接触することによって、原料ガス１９が分解してラジカル等の活性種が形成され、シャッター２３を開きこの活性種を含む雰囲気中に試料１５が晒されることによって、成膜或いはアニール処理が行われる。
なお、この場合、タングステン触媒体２０からの熱輻射による基板温度の上昇が危惧されるが、試料１５とタングステン触媒体２０との間の距離を５ｃｍ程度とした場合には、熱輻射による温度上昇は数１０℃以内であるので、低温化の観点からは問題とならない（必要ならば、応用物理，Ｖｏｌ．６６，Ｎｏ．１０，ｐｐ．１０９４−１０９７，１９９７参照）。
【００３１】
次に、この触媒ＣＶＤ装置を用いてＳｉＮ膜を成膜した場合のＳｉＮ膜の特性を説明する。
まず、試料１５となる水素終端した（１００）面を主面とする比抵抗が０．１Ω・ｃｍのｐ型シリコン基板の基板温度を約２００℃とした状態で、原料ガス１９としてＳｉＨ4 とＮＨ3 を用いて４．８ｎｍのＳｉＮ膜を成膜し、ＳｉＮ膜の上にＡｌ膜を設けて電極とする。
なお、この場合の基板温度とは、熱電対１７による検出温度を意味する。
【００３２】
図３参照
図３は、この様にして成膜したＳｉＮ膜のＪ（電流密度）−Ｅ（電界）特性を示す図であり、比較のためにＪＶＤ法で成膜したＳｉＮ膜（必要ならば、Ｍｕｋｅｓｈ  Ｋｈａｒｅ，Ｓｙｍｐ．ｏｎ  ＶＬＳＩ  Ｔｅｃｈ．Ｄｉｇ．ｐｐ．５１−５２，Ｊｕｎｅ，１９９７参照）、及び、減圧化学気相成長法（ＬＰＣＶＤ法）で成膜したＳｉＮ膜（Ｈ．Ｃ．Ｃｈｅｎｇ，ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，Ｖｏｌ．１６，Ｎｏ．１１，ｐｐ．５０９−５１１，Ｎｏｖｅｍｂｅｒ，１９９５参照）を合わせて示している。
なお、このＪ−Ｅ特性の測定に際しては、Ａｌ膜を設けた後の熱処理、即ち、ＰＭＡ（Ｐｏｓｔ  Ｍｅｔａｌ  Ａｎｎｅａｌ）処理を行わない状態で測定した。
【００３３】
図から明らかなように、触媒ＣＶＤ法によって成膜したＳｉＮ膜は、３ＭＶ／ｃｍ以上の電界強度領域において、他の低温成膜法によるＳｉＮ膜より電流密度、即ち、リーク電流が少なく、また、絶縁耐圧としては９ＭＶ／ｃｍ以上の高品質のＳｉＮ膜が得られたことが確認され、微細Ｓｉ集積回路プロセスへの応用が期待される。
なお、触媒ＣＶＤ法自体は、本発明者の一人である松村等により発表されており（例えば、特開平８−２５０４３８号公報、特開平１０−８３９８８号公報、或いは、上述の応用物理，Ｖｏｌ．６６，Ｎｏ．１０，ｐｐ．１０９４−１０９７，１９９７参照）、また、触媒ＣＶＤ装置を用いた基板表面の窒化法は、本発明者の一人である和泉により発表されている（Ａｐｐｌｉｅｄ  ＰｈｙｓｉｃｓＬｅｔｔｅｒｓ，Ｖｏｌ．７１，Ｎｏ．１０，ｐｐ．１３７１−１３７２，Ｓｅｐｔｅｍｂｅｒ，１９９７参照）。
【００３４】
この様な事項を前提として、低温成膜したＳｉＮ膜の膜質を改善するため低温アニールに関する本発明の実施の形態を図４乃至図７を参照して説明する。
図４（ａ）参照
まず、図４を参照して、本発明の実施の形態の製造工程を説明するが、（１００）面を主面とするｎ型シリコン基板３１の表面をＲＣＡ洗浄によって清浄化したのち、図２に示した触媒ＣＶＤ装置内において、ｎ型シリコン基板３１の温度を３００℃とした状態で、原料ガス１９としてＳｉＨ4 ３３を１．１ｓｃｃｍ、ＮＨ3 ３２を５０〜６０ｓｃｃｍ流して真空容器１１内のガス圧を０．０１Ｔｏｒｒとし、ｎ型シリコン基板３１との間隔が３．７ｃｍとなるように配置したタングステン触媒体２０に交流電源２１から６８０Ｗの交流電力を投入して１８００〜１９００℃に加熱し、この加熱されたタングステン触媒体２０にＮＨ3 ３２及びＳｉＨ4 ３３を接触させることによってＮＨ3 ３２及びＳｉＨ4 ３３を分解して活性種３４，３５を生成し、この活性種３４，３５をｎ型シリコン基板３１の表面で反応させることによってＳｉＮ膜３６を堆積させる。
【００３５】
図４（ｂ）参照
引き続いて、同じ真空容器１１内で（ｉｎ−ｓｉｔｕ）、ＳｉＨ4 ３３の供給を停止し、ＮＨ3 ３７のみを５０〜６０ｓｃｃｍ供給してガス圧を０．０１３Ｔｏｒｒとした以外は成膜工程と同じ条件で、活性種３８を生成し、この活性種３８を含む雰囲気中でＳｉＮ膜３６を、例えば、１時間熱処理することによって改質されたＳｉＮ膜３９を形成する。
なお、この場合の活性種３８は、ＮＨ3 ３７が分解して形成された各種のラジカル等から構成されており、その中でも、Ｎラジカルが最も多く、次いで、Ｎ2 ラジカルが多かった。
【００３６】
図５（ａ）参照
図５（ａ）は、ＮＨ3 による触媒アニール処理を行わない前のＳｉＮ膜３６のＣ−Ｖ特性を示す図であり、このＣ−Ｖ特性からはＳｉＮ膜３６のＥＯＴは４．０６ｎｍと見積もられ、また、界面準位密度Ｄu は８．６３×１０11ｃｍ-2ｅＶ-1であった。
因に、この場合のＳｉＮ膜３６の比誘電率は、エリプソメトリ（偏光解析法）により求めた膜厚とＣ−Ｖ特性により求めた膜厚とが一致するように比誘電率を求めた場合、約４．４であった。
【００３７】
図５（ｂ）参照
図５（ｂ）は、ＮＨ3 による触媒アニール処理を行った後のＳｉＮ膜３９のＣ−Ｖ特性を示す図であり、このＣ−Ｖ特性からはＳｉＮ膜３９のＥＯＴは３．８０ｎｍと見積もられ、履歴特性も改善されており、また、界面準位密度Ｄu は３．５３×１０11ｃｍ-2ｅＶ-1と処理前の１／２以下に低減していた。
因に、この場合のＳｉＮ膜３９の比誘電率は、エリプソメトリにより求めた膜厚とＣ−Ｖ特性により求めた膜厚とが一致するように比誘電率を求めた場合、約６．５であり、処理前の比誘電率に比べて５０％程度増加しているのが確認された。
なお、これらのＣ−Ｖ特性の測定に際しては、Ａｌ電極を形成するだけで、ＰＭＡ処理は行っていない。
【００３８】
図６（ａ）参照
図６（ａ）は、本発明の実施の形態によるＳｉＮ膜のＪ−Ｅ特性を示す図であり、ＮＨ3 が分解されて生成した活性種中での低温アニール処理の前のＥＯＴが２．９７ｎｍのＳｉＮ膜３６の電流密度、即ち、リーク電流に比べて、低温アニール処理後のＥＯＴが２．７８ｎｍのＳｉＮ膜３９においては、２桁以上電流密度が小さくなっており、また、絶縁耐圧も向上している。
【００３９】
図６（ｂ）参照
図６（ｂ）は、本発明の実施の形態によるＳｉＮ膜のＪ−Ｅ特性を、他の成膜法によるほぼ同じ等価膜厚の絶縁膜と比較したものであり、膜厚が２．８０ｎｍの熱ＳｉＯ2 膜に比べて、電流密度、したがって、リーク電流が２桁以上改善されている。
【００４０】
また、室温においてＪＶＤ法により堆積させたのち、Ｎ2 雰囲気中で８００℃程度の温度におけるアニール処理を行い、さらに、電極形成後、ＰＭＡ処理を行ったＥＯＴが２．９ｎｍのＳｉＮ膜と比較した場合、このＪＶＤ法によるＳｉＮ膜は８００℃程度の高温アニール処理を受けているので、本発明のＳｉＮ膜はほぼ一桁程度リーク電流が多くなるが、それでも等価膜厚がほぼ等しい熱ＳｉＯ2 膜と比べてかなりの改善が見られ、充分なＪ−Ｅ特性と言えるものである。
【００４１】
図７（ａ）参照
図７（ａ）は、上記の図５に示したＣ−Ｖ特性の説明において示した界面準位密度を改めてグラフ化したものであり、本発明の触媒アニール処理によって、界面準位密度は、約４０％程度に低減しているのが分かる。
【００４２】
図７（ｂ）参照
図７（ｂ）は、ＮＨ3 が分解されて生成した活性種中での低温アニール処理を行わない前（ａｓ−ｄｅｐｏｓｉｔｅｄ）のＳｉＮ膜３６と低温アニール後（ＮＨ3   ｔｒｅａｔｍｅｎｔ）のＳｉＮ膜３９のＸ線光電子分光（ＸＰＳ：Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）スペクトルにおけるＮ1s（窒素原子の１ｓ軌道の電子）の強度を示す図であり、本発明の低温アニール処理によって、水素に起因すると考えられる拘束エネルギーが４００ｅＶ付近の強度が大幅に低減しており、ＳｉＮ膜３６中の或いはｎ型シリコン基板３１との界面におけるＨがＮによって置き換えられたものと考えられる。
【００４３】
以上を総括するならば、ＮＨ3 を触媒によって分解して生成した活性種中での低温アニール処理によって、ＳｉＮ膜中のＨがＮに置き換ることによってＳｉＮ膜の比誘電率が大きくなり、それによって、等価酸化膜厚ＥＯＴをより小さくすることができ、同じ等価酸化膜厚のゲート絶縁膜として本発明のＳｉＮ膜を用いる場合には、その絶対膜厚を従来のＳｉＯ2 膜に比べて厚くすることができるので、ゲート絶縁膜の膜厚を均一にすることができ、それによって、ＭＩＳＦＥＴの特性のバラツキを抑制することができる。
【００４４】
また、本発明の低温アニール処理によってＳｉＮ膜３９−ｎ型シリコン基板３１の界面のＨをＮに置き換えるとともに、ダングリング・ボンドをＮで終端することができるので、界面準位密度を大幅に低減することができ、それによって、リーク電流が減少し、且つ、絶縁耐圧も向上するので、特性の優れたＭＩＳＦＥＴを製造することができる。
【００４５】
また、本発明の場合には、この様な触媒アニール処理を低温で、特に、３００℃以下の低温において行うことができるので、しきい値電圧制御のためにチャネル領域に注入した不純物の再分布を抑制することができ、短チャネル効果の悪化を防止することができる。
【００４６】
なお、この様な３００℃以下でのアニール処理によってもＳｉＮ膜の膜質の改善及び界面状態の改質が可能になる理由は、必ずしも明らかでないが、従来例のような単なるメッシュ状の触媒ではなく、１８００〜１９００℃の高温になった抵抗発熱体のタングステン触媒体２０を用いたことにより、ＮＨ3 が効率的に分解され、且つ、生成するラジカルの相対比としてＮラジカルが多くなることも一つの理由であると考えられる。
【００４７】
また、本発明の具体的な実施の形態においては、触媒アニール処理を行うＳｉＮ膜を触媒ＣＶＤ法によって成膜し、且つ、同じ装置内で引き続いて（ｉｎ−ｓｉｔｕ）触媒アニール処理を行っているので、成膜装置とアニール装置を共通化することができ、それによって、製造装置系の構成を簡素化することができる。
【００４８】
以上、本発明の実施の形態を説明してきたが、本発明は実施の形態に記載した構成・条件に限られるものではなく、各種の変更が可能である。
例えば、実施の形態の説明においては、ｎ型シリコン基板を用いて説明しているが、図３に関する説明から明らかなように、ｐ型シリコン基板にも適用されることは自明であり、また、バルクシリコン基板に限られず、シリコン基板等の基板上にエピタキシャル成長させたシリコン膜上にＳｉＮ膜を堆積させた場合にも適用されることは自明である。
【００４９】
また、本発明はＳｉＮ膜の改質を本質的要件とするものにすぎないので、ＳｉＮ膜を堆積させるシリコン膜は純粋な単結晶シリコン膜に限られず、多結晶シリコン膜或いはアモルファスシリコン膜をレーザアニールによって結晶化した結晶性シリコン膜にも適用されること、したがって、ＴＦＴのゲート絶縁膜の形成工程に適用されることは自明である。
また、本発明は上述のように、ＳｉＮ膜の改質を本質的要件とするものにすぎないので、ＳｉＮ膜を堆積させる対象は金属であっても良いことは明らかである。
【００５０】
また、本発明の触媒アニール処理は、３００℃以下の温度で行えるので、低温プロセス化により寄与するものであるが、必ずしも、３００℃以下に限られるものではなく、不純物の再分布等に関する条件が緩和される場合には、３００℃以上の温度で触媒アニール処理を行っても良いものである。
【００５１】
また、本発明の実施の形態においては、等価酸化膜厚（ＥＯＴ）が５ｎｍ以下の極薄ゲート絶縁膜を対象としているが、必ずしも、この様な極薄膜に限られるものではなく、且つ、ゲート絶縁膜に限られるものではなく、側壁絶縁膜或いは層間絶縁膜等の改質にも適用されることは、新規性喪失の例外規定の対象となるＯＨＰ（オーバー・ヘッド・プロジェクタ）原稿のまとめにおける「今後のＵＬＳＩへの応用可能性の示唆」なる記載から自明である。
【００５２】
また、図２に示した触媒ＣＶＤ装置において、タングステン触媒体２０は、コイル状になっているが、インダクタンス特性を利用している訳ではないので、コイル状に限られるものではなく、また、印加電力も交流電力に限られるものではなく、直流電力でも良いことが原理的に自明である。
【００５３】
【発明の効果】
本発明によれば、低温で成膜したＳｉＮ膜を、ＮＨ3 を触媒によって分解して生成した活性種の雰囲気中で低温アニール処理することによって膜質及び界面状態を改善しているので、不純物の再分布を抑制することができ、それによって特性の優れたＭＩＳＦＥＴをバラツキなく製造することが可能になり、高集積度半導体集積回路装置の微細化・高性能化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態に用いる触媒ＣＶＤ装置の概念的構成図である。
【図３】触媒ＣＶＤ法で成膜したＳｉＮ膜のＪ−Ｅ特性の説明図である。
【図４】本発明の実施の形態の製造工程の説明図である。
【図５】本発明の実施の形態によるＳｉＮ膜のＣ−Ｖ特性の説明図である。
【図６】本発明の実施の形態によるＳｉＮ膜のＪ−Ｅ特性の説明図である。
【図７】本発明の実施の形態によるＳｉＮ膜の界面準位密度とＸＰＳスペクトルの説明図である。
【符号の説明】
１  基体
２  原料ガス
３  触媒体
４  活性種
５  ＳｉＮ膜
１１  真空容器
１２  排気管
１３  拡散ポンプ
１４  基板ホルダー
１５  試料
１６  ヒーター
１７  熱電対
１８  ガス供給管
１９  原料ガス
２０  タングステン触媒体
２１  交流電源
２２  赤外放射温度計
２３  シャッター
３１  ｎ型シリコン基板
３２  ＮＨ3 
３３  ＳｉＨ4 
３４  活性種
３５  活性種
３６  ＳｉＮ膜
３７  ＮＨ3 
３８  活性種
３９  ＳｉＮ膜
【図１】
0004299393.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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