(57)【特許請求の範囲】
【請求項１】
ゲート端子（４ａ）と第１端子（４ｂ）及び第２端子（４ｃ）を有し、ゲート端子への電圧印加により前記第１、第２端子間に主電流を流す半導体スイッチング素子（４）と、
前記主電流が所定時間以上の間所定電流値（ｉ２）を超えるような過電流となる場合に、まず、該主電流を第１の傾斜で低下させ、その後、該主電流を前記第１の傾斜よりも急な第２の傾斜で低下させる過電流保護回路（２０）と、
前記主電流が前記所定時間よりも短時間で前記過電流よりもさらに大きな過電流となる場合に、前記ゲート端子の電圧を瞬時に低減させる過電流制限回路（１０）と、を備えていることを特徴とする半導体スイッチング素子駆動回路。
【請求項２】
前記過電流制限回路は、前記過電流保護回路内の遅れ時間より短時間で前記大きな過電流となる場合に、前記ゲート端子の電圧を低減させるようになっていることを特徴とする請求項１に記載の半導体スイッチング素子駆動回路。
【請求項３】
ゲート端子（４ａ）と第１端子（４ｂ）及び第２端子（４ｃ）を有し、ゲート端子への電圧印加により前記第１、第２端子間に主電流を流す半導体スイッチング素子（４）と、
前記主電流が第１の比較電流（ｉ１）より大きくなると、前記ゲート端子の電圧を瞬時に低減させる過電流制限回路（１０）と、
前記主電流が前記第１の比較電流よりも低い第２の比較電流（ｉ２）より大きくなると、まず、該主電流を第１の傾きで低下させ、その後、該主電流が前記第２の比較電流よりも低い第３の比較電流（ｉ３）より小さくなると前記第１の傾きよりも急な第２の傾きで低下させる過電流保護回路（２０）と、を備えていることを特徴とする半導体スイッチング素子駆動回路。
【請求項４】
前記半導体スイッチング素子は、前記主電流に比例したセンス電流を流すセンス端子（４ｄ）を備えており、
前記過電流保護回路は、前記センス電流に基づいて前記主電流が前記第２の比較電流より大きくなるか否かを比較する第１比較手段と、前記センス電流に基づいて前記主電流が前記第３の比較電流より小さくなるか否かを比較する第２比較手段とを備えていることを特徴とする請求項３に記載の半導体スイッチング素子駆動回路。
【請求項５】
前記過電流保護回路は、前記第１比較手段の出力に遅れ時間（Ｔ２）を形成するディレイ回路（２２）を備え、
前記遅れ時間経過後に前記主電流を前記第１の傾きで低下させるようになっていることを特徴とする請求項４に記載の半導体スイッチング素子駆動回路。
【請求項６】
前記過電流保護回路は、前記ゲート端子にコレクタが接続された過電流保護用トランジスタ（２６）を備えており、
前記第１比較手段により前記主電流が前記第２の比較電流より大きくなったことが出力された後、前記第２比較手段の比較により前記主電流が前記第３の比較電流より小さくなったことが出力されると、前記過電流保護用トランジスタをオンさせ前記ゲート端子に印加される電圧を低減させるようになっていることを特徴とする請求項５に記載の半導体スイッチング素子駆動回路。
【請求項７】
前記過電流保護回路は、
前記ディレイ回路の出力を保持しておくラッチ回路（２３）と、
前記ラッチ回路と前記第２比較手段の出力が入力されるアンド回路（２５）とを備えており、
前記アンド回路の出力信号によって前記過電流保護用トランジスタのオンオフを制御するようになっていることを特徴とする請求項６に記載の半導体スイッチング素子駆動回路。
【請求項８】
前記半導体スイッチング素子は、前記主電流に比例したセンス電流を流すセンス端子（４ｄ）を備えており、
前記過電流制限回路は、前記ゲート端子にコレクタが接続されると共に、前記センス電流に基づいてベースへの印加電圧が制御される過電流制限用トランジスタ（１３）を備えており、
前記センス電流に基づいて前記過電流制限用トランジスタをオンさせ、前記ゲート端子に印加される電圧を低減させるようになっていることを特徴とする請求項１乃至７のいずれか１つに記載の半導体スイッチング素子駆動回路。
【請求項９】
前記半導体スイッチング素子は、前記第１端子をコレクタ端子（４ｂ）とし、前記第２端子をエミッタ端子（４ｃ）とするＩＧＢＴ（４）であることを特徴とする請求項１乃至８のいずれか１つに記載の半導体スイッチング素子駆動回路。
【請求項１０】
前記ＩＧＢＴは、しきい値電圧（Ｖｔ）の異なる複数の素子が実質的に並列接続されて構成されていることを特徴とする請求項１乃至９のいずれか１つに記載の半導体スイッチング素子駆動回路。
【請求項１１】
前記ＩＧＢＴは、複数の異なる面方位それぞれにチャネルを形成するように構成され、各面方位においてしきい値電圧（Ｖｔ）が異なっていることを特徴とする請求項１乃至９に記載の半導体スイッチング素子駆動回路。
【請求項１２】
前記面方位のうち１つが｛１００｝となっていることを特徴とする請求項１１に記載の半導体スイッチング素子駆動回路。
【請求項１３】
前記ＩＧＢＴの前記ゲート端子が接続されるゲート電極（３６）は、該ＩＧＢＴが形成される半導体基板（３０）に対し、その上面形状が六角形状を成しており、該六角形状のうちの一辺における前記面方位が｛１００｝となっていることを特徴とする請求項１２に記載の半導体スイッチング素子駆動回路。
【請求項１４】
前記ＩＧＢＴの前記ゲート端子が接続されるゲート電極（３６）は、該ＩＧＢＴが形成される半導体基板（３０）に対し、その上面形状がストライプ状を成しており、該ストライプ状に形成された前記ゲート電極の両側においてチャネルを形成するように構成され、該ゲート電極の両側において前記しきい値電圧が異なっていることを特徴とする請求項１０に記載の半導体スイッチング素子駆動回路。
【請求項１５】
前記半導体基板に対してしきい値調整用のイオン注入が斜めに行われることで、前記ゲート電極の両側においてしきい値電圧が異なるようになっていることを特徴とする請求項１４に記載の半導体スイッチング素子駆動回路。
【請求項１６】
電気自動車又はハイブリッド自動車のモータの制御を半導体スイッチング素子にて行なう自動車用モータ駆動回路において、
前記半導体スイッチング素子の駆動に、請求項１乃至１５に記載の半導体スイッチング素子駆動回路が使用されていることを特徴とする自動車用モータ駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、過電流保護機能を有する半導体スイッチング素子駆動回路に関し、特に、電気自動車等のモータ駆動回路に用いられるＩＧＢＴ等を駆動する回路に適用して好適である。
【０００２】
【従来の技術】
半導体スイッチング素子、例えばＩＧＢＴをモータ駆動用として用いる場合、負荷短絡等が発生するとＩＧＢＴのコレクタ電流が急激に増大し、ＩＧＢＴが過電流破壊若しくは熱破壊されてしまう。このため、ＩＧＢＴが破壊されるのを防止するためには、過電流を検出し、保護回路によりＩＧＢＴを短時間で遮断する必要がある。
【０００３】
しかしながら、過電流相当のノイズが発生する場合があるため、このようなノイズによる誤作動を防止しなければならず、保護回路の高速化には限界がある。このため、誤作動の耐量を確保しつつ、ＩＧＢＴを高速遮断するのは困難となっていた。
【０００４】
また、ゲート電圧の遮断時に、通常の駆動電圧から０Ｖへ高速で電圧を変化させるため、高速遮断時の電流変化率−ｄＩ／ｄｔが大きくなり、配線インダクタンスに起因する跳ね上がり電圧が大きくなって、ＩＧＢＴが耐圧破壊される場合もある。
【０００５】
これらの問題を解決するものとして、特開平９−６４７０７号公報に示される半導体スイッチング素子駆動回路がある。この公報に示される半導体スイッチング素子駆動回路を図１１に示す。
【０００６】
この従来の半導体スイッチング素子駆動回路は、図１１に示すように、ＩＧＢＴ１０１のゲート端子１０１ａとセンス端子（電流検出用エミッタ端子）１０１ｂとの間に、コンパレータ１０２とドライバ回路１０３とによる遮断遅れ時間Ｔ１よりも高速にターンオンする短絡保護トランジスタ１０４を設けると共に、ＩＧＢＴ１０１のセンス端子１０１ｂとアースとの間にノイズ防止用のコンデンサ１０５を設けた構成となっている。
【０００７】
このような構成により、コンデンサ１０５によってノイズによる誤作動を防止しつつ、負荷短絡による過電流が発生すると、遅れ時間Ｔ１より速く短絡保護トランジスタ１０４がターンオンしてＩＧＢＴ１０１のゲート電圧Ｖｇを低下させ、遅れ時間Ｔ１経過するとドライバ回路１０３によってＩＧＢＴ１０１が遮断されるようにしている。これにより、ノイズによる誤作動に強く、かつＩＧＢＴ１０１を高速遮断できる半導体スイッチング素子駆動回路を実現している。
【０００８】
【発明が解決しようとする課題】
近年、高電圧が要求される電気自動車等のモータ駆動においてもＩＧＢＴ等が使用されている。このような電気自動車等のモータ駆動回路を図１２に示す。この図に示されるように、モータ駆動回路には例えば３相の駆動回路が使用される。
【０００９】
このようなモータ駆動回路では、モータ１１０内の巻線同士がショートしたり各相への配線間でショートする負荷短絡や、図１２に示す上下に並べられたＩＧＢＴ１１１が誤作動により同時にオン状態となってしまうアーム短絡の際には比較的短時間に非常に大きくなる過電流（短絡電流）を発生させ、モータロック等の際には短絡電流よりは小さくなる過電流を比較的長時間発生させる。
【００１０】
このようなモータ駆動回路に従来の半導体スイッチング素子駆動回路を適用した場合、モータロック等による過電流については、上述した作動によってＩＧＢＴ１０１を高速遮断し、ＩＧＢＴ１０１に流れることを防止できる。しかしながら、負荷短絡やアーム短絡のように比較的短時間に非常に大きくなる短絡電流については、ノイズ除去のためのコンデンサ１０５の存在により瞬間的に対応することができず、ＩＧＢＴ１０１に流れることを防止できない。そして、このとき流れる短絡電流は、モータ駆動電圧が非常に高いことから、莫大な大きさ（例えば定格電流の５倍以上）まで増大する。このため、ＩＧＢＴが破壊されたりするという問題がある。
【００１１】
また、従来の半導体スイッチング素子駆動回路では遅れ時間Ｔ１が経過するまで過電流をオフできないため、図１１に示される他のＩＧＢＴ１１１にも過電流が供給され、モータシステム上問題がある。
【００１２】
本発明は上記点に鑑みて、特に高電圧が要求される装置において瞬間的に増大する過電流を制御でき、かつ半導体スイッチング素子の高速遮断ができる半導体スイッチング素子駆動回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、ゲート端子（４ａ）と第１端子（４ｂ）及び第２端子（４ｃ）を有し、ゲート端子への電圧印加により第１、第２端子間に主電流を流す半導体スイッチング素子（４）と、主電流が所定時間以上の間所定電流値（ｉ２）を超えるような過電流となる場合に、まず、該主電流を第１の傾斜で低下させ、その後、該主電流を前記第１の傾斜よりも急な第２の傾斜で低下させる過電流保護回路（２０）と、主電流が前記所定時間よりも短い時間で前記過電流よりもさらに大きな過電流となる場合に、ゲート端子の電圧を瞬時に低減させる過電流制限回路（１０）と、を備えていることを特徴としている。
【００１４】
このように、比較的短期間で非常に大きくなる過電流（短絡電流）に対しては、過電流制限回路により瞬時にゲート端子への電圧を低減させれば、負荷短絡やアーム短絡等の際に過電流が半導体スイッチング素子に流れないようにできる。また、モータロック等の際に比較的長期間発生する短絡電流よりも小さい過電流に対しては、過電流保護回路により、まず、主電流を第１の傾きで低下させ、その後、主電流を第１の傾きよりも急な第２の傾きで低下させれば、配線インダクタンスによる跳ね上がり電圧の影響を防止しつつ半導体スイッチング素子の高速遮断を行なうことができる。これにより、瞬間的に増大する過電流を制御でき、かつ半導体スイッチング素子の高速遮断を行なうことができる。
【００１５】
例えば、請求項２に示すように、過電流制限回路は、回路内の遅れ時間より短時間で前記大きな過電流となる場合に、ゲート端子の電圧を低減させるようにすればよい。
【００１６】
請求項３に記載の発明においては、主電流が第１の比較電流（ｉ１）より大きくなると、ゲート端子の電圧を瞬時に低減させる過電流制限回路（１０）と、主電流が第１の比較電流よりも低い第２の比較電流（ｉ２）より大きくなると、まず、主電流を第１の傾きで低下させ、その後、主電流が第２の比較電流よりも低い第３の比較電流（ｉ３）より小さくなると第１の傾きよりも急な第２の傾きで低下させる過電流保護回路（２０）と、を備えていることを特徴としている。
【００１７】
このように、主電流が第１の比較電流よりも大きくなったときに過電流制限回路にてゲート電圧を瞬時に低減させることができる。また、主電流が第２の比較電流よりも大きくなったときに主電流を第１の傾きで低下させ、主電流が第３の比較電流よりも小さくなったときに主電流を第１の傾きより急な第２の傾きで低下させることにより、配線インダクタンスによる跳ね上がり電圧の影響を防止しつつ半導体スイッチング素子の高速遮断を行なうことができる。さらに、過電流が発生してからの時間に関係なく、主電流が第３の比較電流よりも小さくなったときに主電流を急に低下させるようにしているため、過電流が一定時間必ず流れてしまうことを防止することもできる。
【００１８】
請求項４に記載の発明では、半導体スイッチング素子は、主電流に比例したセンス電流を流すセンス端子（４ｄ）を備えており、過電流保護回路は、センス電流に基づいて主電流が第２の比較電流より大きくなるか否かを比較する第１比較手段と、センス電流に基づいて主電流が第３の比較電流より小さくなるか否かを比較する第２比較手段とを備えていることを特徴としている。
【００１９】
このように、第１、第２比較手段により、センス電流に基づいて主電流が第２の比較電流より大きいか、若しくは主電流が第３の比較電流よりも小さいかを検出することができる。
【００２０】
請求項５に記載の発明においては、過電流保護回路は、第１比較手段の出力に遅れ時間（Ｔ２）を形成するディレイ回路（２２）を備え、遅れ時間経過後に主電流を第１の傾きで低下させるようになっていることを特徴としている。これにより、ノイズによるセンス電流の変動によって過電流保護回路が半導体スイッチング素子を遮断してしまうような誤作動を防止することができる。
【００２１】
請求項６においては、第１比較手段により主電流が第２の比較電流より大きくなったことが出力された後、第２比較手段の比較により主電流が第３の比較電流より小さくなったことが出力されると、過電流保護用トランジスタをオンさせゲート端子に印加される電圧を低減させることを特徴としている。
【００２２】
これにより、主電流が第１の比較電流よりも低い第２の比較電流より大きくなると、まず、主電流を第１の傾きで低下させ、その後、主電流が第２の比較電流よりも低い第３の比較電流より小さくなると第１の傾きよりも急な第２の傾きで低下させることができる。
【００２３】
例えば、請求項７に示すように、ディレイ回路の出力を保持しておくラッチ回路（２３）と、ラッチ回路と第２比較手段の出力が入力されるアンド回路（２５）とを備え、アンド回路の出力信号によって過電流保護用トランジスタのオンオフを制御するようにすればよい。
【００２４】
請求項８に記載の発明においては、過電流制限回路は、ゲート端子にコレクタが接続されると共に、センス電流に基づいてベースへの印加電圧が制御される過電流制限用トランジスタ（１３）を備えており、センス電流に基づいて過電流制限用トランジスタをオンさせ、ゲート端子に印加される電圧を低減させるようになっていることを特徴としている。
【００２５】
このように構成された過電流制限回路によれば、過電流制限用トランジスタのターンオン時間を短くすることができるため、比較的短時間に非常に大きくなるような過電流（短絡電流）に対して瞬時に半導体スイッチング素子を遮断することができる。
【００２６】
請求項１０に記載の発明では、ＩＧＢＴは、しきい値電圧（Ｖｔ）の異なる複数の素子が実質的に並列接続されて構成されていることを特徴としている。このように、しきい値の異なる複数の素子を実質的に並列接続した形態でＩＧＢＴを構成すれば、しきい値電圧が１種類の場合と比べてＶｇ−Ｉｃ特性を緩やかにすることができ、エミッタ−コレクタ間電圧Ｖｃｅにおける跳ね上がり電圧Ｈを低減することができる。
【００２７】
例えば、請求項１１に示すように、複数の異なる面方位それぞれにチャネルを形成するようにすれば、各面方位においてしきい値電圧（Ｖｔ）を異ならせることができる。そして、請求項１２に示すように、面方位のうち１つを｛１００｝とすれば、この面方位が他の面方位よりもしきい値電圧が低いことから、この面方位と他の面方位とを使用することで、異なるしきい値電圧を形成することができる。具体的には、請求項１３に示すように、ＩＧＢＴのゲート端子が接続されるゲート電極（３６）を、該ＩＧＢＴが形成される半導体基板（３０）に対し、その上面形状が六角形状を成すように構成し、該六角形状のうちの一辺における面方位を｛１００｝とすれば良い。
【００２８】
また、請求項１４に示すように、ＩＧＢＴのゲート端子が接続されるゲート電極（３６）を、該ＩＧＢＴが形成される半導体基板（３０）に対し、その上面形状がストライプ状を成すように構成し、その両側においてしきい値電圧が異ならせるようにしても良い。例えば、請求項１５に示すように、半導体基板に対してしきい値調整用のイオン注入を斜めに行うことで、ゲート電極の両側のチャネルで構成される２種類のＩＧＢＴ素子においてしきい値電圧が異なるようにできる。
【００２９】
なお、請求項１６に示すように、電気自動車又はハイブリッド自動車のモータのスイッチングを半導体スイッチング素子にて行なう自動車用モータ駆動回路に、本発明における半導体スイッチング素子駆動回路を使用すると好適である。
【００３０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３１】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態を適用した半導体スイッチング素子駆動回路の回路構成を示す。この半導体スイッチング素子駆動回路は、図６に示したような電気自動車等のモータ駆動回路の各半導体スイッチング素子の駆動に使用されるものである。以下、図１に基づいて半導体スイッチング素子駆動回路の説明を行う。
【００３２】
図１に示す半導体スイッチング素子駆動回路は、ＰＷＭ信号などの入力信号１が入力される入力ロジック回路２と、入力ロジック回路２によってオンオフ制御されるドライバ回路３と、ドライバ回路３のオンオフに応じてスイッチングを行なうＩＧＢＴ４と、比較的短時間に非常に大きくなる過電流（短絡電流）がＩＧＢＴ４に流れるのを制限する過電流制限回路１０と、ＩＧＢＴ４にモータロック等の際に発生する短絡電流よりも小さな過電流が流れないように保護する過電流保護回路２０とを備えている。
【００３３】
ドライバ回路３は、入力ロジック回路２によってオンオフ切替えが行なわれるソースドライバ３ａとシンクドライバ３ｂとからなるプッシュプル回路で構成され、ソースドライバ３ａとシンクドライバ３ｂとの接続点がゲート抵抗５を介してＩＧＢＴ４のゲート端子４ａに接続されている。入力ロジック回路２はドライバ回路３を介して、ＩＧＢＴ４のゲート端子４ａに電圧を印加することにより、第１端子としてのコレクタ端子４ｂと第２端子としてのエミッタ端子４ｃとの間にコレクタ電流Ｉｃを流すようになっている。
【００３４】
過電流制限回路１０には、ＩＧＢＴ４のセンス端子４ｄに接続されたセンス抵抗１１、１２と、ＩＧＢＴ４のゲート端子４ａにコレクタが接続された過電流制限用トランジスタ１３とが備えられている。なお、センス端子４ｄは、ＩＧＢＴ４のコレクタ電流（主電流）Ｉｃに比例した電流が流れる電流検出用端子である。また、過電流制御回路１０には、両センス抵抗１１、１２の間と過電流制限用トランジスタ１３のベースとの間に接続されたベース電流制限抵抗１４が備えられている。このような構成により、センス端子４ｄを介してセンス電流が流れると、センス抵抗１１、１２が電流検出手段として働き、これらセンス抵抗１１、１２により分圧された電圧に基づいて過電流制限用トランジスタ１３をオンさせるようになっている。ただし、これらセンス抵抗１１、１２の各抵抗値は、比較的短時間に非常に大きくなるような過電流が発生しようとした時に過電流制限用トランジスタ１３がオンするように、コレクタ電流Ｉｃが数１に示されるｉ１（第１の比較電流）になったときに抵抗１２にかかる電圧が過電流制限用トランジスタ１３のベース−エミッタ間電圧Ｖｂｅと同等になるような抵抗値に配分されている。
【００３５】
【数１】
ｉ１＝ｍ×Ｖｂｅ／Ｒ１
なお、ｍはＩＧＢＴ４のコレクタ電流Ｉｃとセンス電流との比であり、コレクタ電流Ｉｃがセンス電流のｍ倍（例えば１０4倍）となっていることを示している。また、Ｒ１は抵抗１２の抵抗値を示している。
【００３６】
このような構成の過電流制限回路１０は、図５で示した従来の回路構成で付加されていたコンデンサ１０５をなくしたものであり、コンデンサ１０５による遅れ時間が発生しないようになっている。
【００３７】
なお、上述したように、過電流制限回路１０は比較的短時間に非常に大きくなるような過電流が発生した場合にコレクタ電流Ｉｃを制限するようになっている。ここでいう比較的短時間とは、過電流保護回路２０によって過電流を抑制できない所定時間、すなわち後述する過電流保護用トランジスタ２６をオンさせるまでの回路内の遅れ時間Ｔ２に相当し、この回路内遅れ時間より短時間で過電流が許容電流を超える場合にコレクタ電流Ｉｃが制限されるようになっている。
【００３８】
過電流保護回路２０には、ＩＧＢＴ４のセンス端子４ｄの電位と電圧Ｖ１とを比較する第１比較手段としての第１のコンパレータ２１と、第１のコンパレータ２１の出力を所定時間遅らせるディレイ回路２２と、ディレイ回路２２の出力を一定時間保持するラッチ回路２３とが備えられている。また、過電流保護回路２０には、センス端子４ｄの電位と電圧Ｖ２とを比較する第２比較手段としての第２のコンパレータ２４と、ラッチ回路２３と第２のコンパレータ２４の出力信号が入力されるアンド回路２５、及びアンド回路２５からの信号に基づいてオンオフ制御される過電流保護用トランジスタ２６が備えられている。過電流保護用トランジスタ２６のコレクタは、抵抗２７を介してＩＧＢＴ４のゲート端子４ａに接続されており、ＩＧＢＴ４のゲート電圧を低下させる役割を果たす。
【００３９】
なお、第１のコンパレータ２１の比較電圧Ｖ１は、コレクタ電流Ｉｃが数２で示すｉ２（第２の比較電流）になったときに抵抗１１及び１２にかかる電圧と同等にされている。なお、Ｒ２は抵抗１１の抵抗値を示している。
【００４０】
【数２】
ｉ２＝ｍ×Ｖ１／（Ｒ１＋Ｒ２）
また、第２のコンパレータ２４の比較電圧Ｖ２は、コレクタ電流Ｉｃが数３で示すｉ３（第３の比較電流）になったときに抵抗１１及び１２にかかる電圧と同等にされている。
【００４１】
【数３】
ｉ３＝ｍ×Ｖ２／（Ｒ１＋Ｒ２）
すなわち、第１のコンパレータ２１の比較電圧Ｖ１と第２の比較電圧Ｖ２は、Ｖ１＞Ｖ２の関係を満たしており、比較的長時間発生する過電流に対して第１のコンパレータ２１の方が第２のコンパレータ２４よりも先に反転信号を出力するようになっている。
【００４２】
なお、ここでは、比較的長時間過電流が発生する場合と説明しているが、この比較的長時間とは過電流保護用トランジスタ２６をオンさせるまでの回路内の遅れ時間に相当する。
【００４３】
次に、上記構成の半導体スイッチング素子駆動回路の作動について説明する。図２に、過電流が生じた場合におけるタイミングチャートを示す。ただし、図２において、（ａ）はＩＧＢＴ４のコレクタ電流Ｉｃ、（ｂ）はラッチ回路２３の出力信号、（ｃ）はＩＧＢＴ４のゲート電圧Ｖｇ、（ｄ）はＩＧＢＴ４のエミッタ−コレクタ間電圧Ｖｃｅを示しているものとする。
【００４４】
まず、図２（ａ）中の期間ｔａで示されるように負荷短絡やアーム短絡等が発生したときには、図中の一点鎖線で示されるように、比較的短時間に非常に大きな過電流となり、この大きな過電流が瞬間的（比較的短時間）にＩＧＢＴ４に流れようとする。しかしながら、コレクタ電流Ｉｃがｉ１に達すると、ＩＧＢＴ４のセンス端子４ｄ側に流れるセンス電流により、抵抗１２の両端電圧が過電流制限用トランジスタのベース−エミッタ間電圧Ｖｂｅまで上昇し、過電流制限用トランジスタ１３をオンさせる。これにより、ＩＧＢＴ４のゲート電圧が低下して、コレクタ電流Ｉｃの増大が制限される。
【００４５】
このとき、従来のようにセンス端子４ｄにおける電位固定するためのコンデンサ（図５参照）を配置していないため、過電流制限用トランジスタ１３のターンオン時間は非常に短くなる。このため、コレクタ電流Ｉｃの増加を瞬時に制限することができ、ＩＧＢＴ４に莫大な過電流が流れ、ＩＧＢＴ４が破壊されることを防止することができる。
【００４６】
さらに、コレクタ電流Ｉｃがｉ２を超えるため、第１のコンパレータ２１の出力信号が「ハイレベル」となる。そして、この出力信号がディレイ回路２２で時間Ｔ２だけ遅らされたのちラッチ回路２３で保持され、ラッチ回路２３の出力信号が「ハイレベル」となる。
【００４７】
続いて、ラッチ回路２３からの「ハイレベル」信号、つまりフェイル信号が入力ロジック回路２に入力されると、入力ロジック回路２はシンクドライバ３ｂをオンさせる。これにより、ＩＧＢＴ４のゲート電圧が低下し、コレクタ電流Ｉｃが緩やかな第１の傾きで低下してゆく。
【００４８】
このとき、コレクタ電流減少時の−ｄＩ／ｄｔによりＩＧＢＴ４のコレクタ−エミッタ間に跳ね上がり電圧が発生するが、コレクタ電流Ｉｃが緩やかな傾きで低下するようになっているため、跳ね上がり電圧は大きくならない。
【００４９】
そして、コレクタ電流Ｉｃがｉ３以下になると、第２のコンパレータ２４の出力信号が「ハイレベル」となり、ラッチ回路２３で保持されている「ハイレベル」信号と第２のコンパレータ２４の「ハイレベル」信号を受けて、アンド回路２５が「ハイレベル」信号を出力し、過電流保護用トランジスタ２６をオンする。これにより、ＩＧＢＴ４のゲート電圧が０Ｖまで急激に下がり、コレクタ電流Ｉｃが第１の傾きより急な第２の傾きで低下してＩＧＢＴ４が高速遮断される。
【００５０】
また、このＩＧＢＴ４の遮断時にも、コレクタ電流減少時の−ｄＩ／ｄｔによりＩＧＢＴ４のコレクタ−エミッタ間に跳ね上がり電圧が発生する。
【００５１】
これに対し、ＩＧＢＴ４の遮断をコレクタ電流Ｉｃの大きさに基づいて行なっているため、跳ね上がり電圧が十分に抑制できる程度の値にｉ３を設定しておけば、跳ね上がり電圧による影響を受けないようにＩＧＢＴ４の高速遮断を行うことができる。また、コレクタ電流Ｉｃがｉ３以下になったときに、過電流が発生してからの時間に関係なく、ＩＧＢＴ４を高速遮断するようにしているため、過電流が一定時間必ず流れてしまうことはなく、他のＩＧＢＴ４に過電流が供給されることを防止することができる。
【００５２】
一方、図２（ａ）中の期間ｔｂで示されるように、モータロック等が発生した際には、短絡電流よりは小さな過電流が比較的長時間発生しようとする。この場合には、コレクタ電流Ｉｃがｉ２を超えるが、ｉ１を超えないため、コレクタ電流Ｉｃがｉ２を超えてから時間Ｔ２経過後に、ＩＧＢＴ４のゲート電圧が低下し、コレクタ電流Ｉｃが第１の傾きで低下してゆく。この後、上記した期間ｔａの場合と同様にしてコレクタ電流Ｉｃが低下し、ＩＧＢＴ４が高速遮断される。
【００５３】
このように、本半導体スイッチング素子駆動回路では、所定レベル以上の大電流（ｉ１）を検出した場合には、時間遅れなく瞬時に電流を制限し、上記所定レベルよりも小さい中電流（ｉ２）を検出した場合には、時間遅れを形成してＩＧＢＴ４をソフトにオフさせて電流を減らしていき、所定の小電流（ｉ３）となったときに瞬時にＩＧＢＴ４をオフさせるようにしている。換言すれば、コレクタ電流Ｉｃが大電流の場合は瞬時に低下させ、中電流の場合は小電流に低下させたのち、小電流をさらに低下させるという３段階の電流制御を行なうようにしている。このため、比較的短時間に過電流が莫大に大きくなる場合にも、比較的長時間過電流を発生させる場合にも共に対応でき、いずれの場合にもＩＧＢＴ４に過電流が流れることを防止することができる。
【００５４】
なお、本実施形態におけるｉ１〜ｉ３は、ＩＧＢＴ４が使用される対象によって異なるが、ＩＧＢＴ４を電気自動車に使用する場合には、ｉ１が１２００Ａ程度、ｉ２が８００Ａ程度、ｉ３が５００Ａ程度に設定される。
【００５５】
（第２実施形態）
図３に、本発明の第２実施形態における半導体スイッチング素子駆動回路の回路構成を示す。本実施形態における半導体スイッチング素子駆動回路は、第１実施形態に対して回路構成を部分的に変更したものであるため、異なる部分についてのみ説明する。
【００５６】
図３に示すように、本実施形態における半導体スイッチング素子駆動回路は、図１に示す半導体スイッチング素子駆動回路と比べて過電流保護用トランジスタ２６の構成が異なっている。すなわち、第２のコンパレータ２４では、ＩＧＢＴ４のゲート電圧と所定電圧（Ｖ３）とを比較するようになっており、この第２コンパレータ２４の出力に基づいてコレクタ電流Ｉｃ低下の傾き切替えが制御されるようになっている。
【００５７】
このようにＩＧＢＴ４のゲート電圧が所定電位となったときに過電流保護用トランジスタ２６がオンするようにしても第１実施形態と同様の効果を得ることができる。
【００５８】
（第３実施形態）
図４に、本発明の第３実施形態における半導体スイッチング素子駆動回路の回路構成を示す。本実施形態における半導体スイッチング素子駆動回路は、第１実施形態に対して回路構成を部分的に変更したものであるため、異なる部分についてのみ説明する。
【００５９】
図４に示すように、本実施形態では、ラッチ回路２３の出力信号に基づいて過電流保護用トランジスタ２６のオンオフを制御するように構成している。また、ラッチ回路２３及び第２のコンパレータ２４の出力信号が入力されるアンド回路２５の出力に基づいて、入力ロジック回路２がドライバ回路３のオンオフを制御するように構成している。
【００６０】
このため、比較的長時間過電流が発生しようとした際には、まず、過電流保護用トランジスタ２６がオンして電流を第１の傾きで低下させ、続いて、ドライバ回路３のシンクドライバ３ｂをオンさせて電流を第１の傾きより急な第２の傾きで低下させてＩＧＢＴ４を高速遮断するようになっている。
【００６１】
このように、コレクタ電流Ｉｃを中電流から小電流に低下させる時には、過電流保護用トランジスタ２６を使用し、小電流からさらに低下させる時には、ドライバ回路３を使用するというようにしてもよい。なお、ドライバ回路３とＩＧＢＴ４のゲート端子４ａとの間の抵抗５の抵抗値を十分に小さくしておけば、ＩＧＢＴ４の電圧の低下（立下がり）を十分早くすることができる。
【００６２】
また、本実施形態では、ＩＧＢＴ４のゲート端子４ａと過電流保護用トランジスタ２６のコレクタの間に、抵抗２７を直列接続していると共に、コンデンサ２８を並列接続している。これにより、抵抗２７とコンデンサ２８とで決定される時定数によって、コレクタ電流Ｉｃを中電流から小電流に低下させる時の第１の傾きを決定することができる。従って、抵抗２７やコンデンサ２８を適宜選択することにより、半導体スイッチング素子駆動回路が使用する対象に応じて上記傾きを設定することが可能である。
【００６３】
なお、ＩＧＢＴ４のゲート端子４ａとコンデンサ２８との間にはダイオード２９が接続してあるが、このダイオード２９はコンデンサ２８に蓄わえられた電圧による電流の逆流を防止するためのものである。
【００６４】
（第４実施形態）
本実施形態では、上記各実施形態に使用されているＩＧＢＴ４の具体的素子構造について説明する。図５（ａ）に、本実施形態におけるＩＧＢＴ４の平面レイアウト構成を示し、（ｂ）に、（ａ）のＡ−Ａ断面を示す。
【００６５】
図５（ｂ）に示すように、ＩＧＢＴ４は、ｐ+型基板３０に形成される。ｐ+型基板３０の表面側には、ｎ+型層３１及びｎ-型層３２が形成されていると共に、ｐ型ベース層３３が形成され、このｐ型ベース層３３を貫通するようにトレンチ３４が形成されている。このトレンチ３４にはゲート酸化膜３５を介してゲート電極３６が形成されており、さらに、トレンチ３４の側面にはｎ+型エミッタ領域３７が形成されている。また、ｎ+型エミッタ領域３７の一部及びトレンチ３４の上部を覆うように絶縁膜３８が形成され、この絶縁膜３８に形成されたコンタクトホール３８ａを介してｎ+型エミッタ領域３７及びｐ型ベース層３３に接続されるエミッタ電極３９が形成されている。そして、ｐ+型基板３０の裏面側にコレクタ電極４０が形成されている。これらの構成によりＩＧＢＴ４が形成されている。
【００６６】
このようなＩＧＢＴ４においては、ゲート電極３６に電圧を印加すると、トレンチ３４の側面におけるｐ型ベース層３３にチャネルが形成され、このチャネルを通じてエミッタ−コレクタ間に電流が流れるように作動する。
【００６７】
このように動作するＩＧＢＴ４を、図５（ａ）に示すように、ゲート電極３６、絶縁膜３８に形成されたコンタクトホール３８ａ（すなわちエミッタ電極３９のコンタクト部）等の上面形状が六角形を成すようにＩＧＢＴ４を構成している。そして、六角形状の一辺の面方位を｛１００｝とし、他の辺を｛１００｝面よりも高次の面方位として構成している。このような構成では、チャネルとなる領域の面方位が異なることから、各辺においてしきい値電圧Ｖｔが異なるものとなる。従って、面方位が｛１００｝の一辺においては、面方位が｛１００｝よりも高次の辺と比べ、しきい値電圧Ｖｔが小さくなることが知られており、ＩＧＢＴ４が図６に示されるような等価回路で示されることになる。
【００６８】
この等価回路で示されるＩＧＢＴ４は、しきい値電圧Ｖｔが異なる２つのＩＧＢＴαとＩＧＢＴβとを実質的に並列接続したものとなっており、このＩＧＢＴ４のＶｇ−Ｉｃ特性を示すと図７の実線ように表される。すなわち、ＩＧＢＴαとＩＧＢＴβにおける特性を合成したものがＩＧＢＴ４の特性となり、例えばプレーナ型のＩＧＢＴのように全ての辺でしきい値電圧Ｖｔが同じとなるものと比べると、緩やかな特性を有することになる。このため、ＩＧＢＴ４のＶｃｅ−Ｉｃ特性が図８のように表され、Ｖｃｅに対してＩｃが２段階にシフトして立ち上がるような状態となる。
【００６９】
従って、ＩＧＢＴ４を上記構成とした場合には、コレクタ電流Ｉｃの変化、及びエミッタ−コレクタ間電圧Ｖｃｅは図９のように表され、コレクタ電流Ｉｃの傾きが変化する際の変化点が２段階に別れるようになり、エミッタ−コレクタ間電圧Ｖｃｅにおける跳ね上がり電圧が低減される。
【００７０】
以上説明したように、ＩＧＢＴ４のチャネルが面方位の異なる少なくとも２つの面（上面形状で言えば辺）で構成されるようにし、各面のしきい値電圧Ｖｔが異なるようにすることで、面方位を１つとした場合と比べてＶｇ−Ｉｃ特性を緩やかにすることができ、エミッタ−コレクタ間電圧Ｖｃｅにおける跳ね上がり電圧を低減することができる。
【００７１】
（第５実施形態）
上記実施形態では、ＩＧＢＴ４の上面形状を六角形状とすることで、しきい値電圧Ｖｔが異なるチャネルを形成しているが、本実施形態のようにしても良い。
【００７２】
図１０（ａ）に本実施形態におけるＩＧＢＴ４の上面形状を示す。この図に示すように、本実施形態ではＩＧＢＴ４の上面形状をストライプ形状とし、ストライプ形状に並べられたトレンチの両側にチャネルが形成されるような構成としている。なお、図１０（ａ）に示すＩＧＢＴ４の断面形状は（ｂ）のように示され、第４実施形態とほぼ同様の構成であるため、ここでは異なる部分についてのみ説明する。
【００７３】
本実施形態におけるＩＧＢＴ４は、ｐ型ベース層のうちトレンチの両側の側面に位置する領域、つまりチャネルが形成される領域において、キャリア濃度が異なっており、トレンチの両側において形成されるチャネルのしきい値電圧Ｖｔが異なるように設定されている。このような構成のＩＧＢＴ４は、例えばしきい値電圧Ｖｔの調整用のイオン注入を図１０（ｂ）中に矢印で示したような斜め方向で行い、トレンチの一方側についてのみイオン注入が成されるようにすることで形成される。
【００７４】
このように、本実施形態のような構成とすることによってもＩＧＢＴ４のしきい値電圧Ｖｔを２つ設けることができるため、チャネルが形成される領域の面方位が同じであっても上記第４実施形態と同様の効果を得ることができる。
【００７５】
（他の実施形態）
上記実施形態では、回路内の遅れ時間がディレイ回路２２によって形成されるとして説明を行ったが、回路内の遅れ時間はＩＧＢＴ４のゲート電圧を低減するために必要とされる時間であるため、ディレイ回路２２を設けなくても必然と形成される。この場合、ディレイ回路２２を設けなくても過電流相当のノイズによる誤作動を起こさない程度の遅れ時間が形成されるようであれば、ディレイ回路２２を設ける必要はない。
【００７６】
上記第４、第５実施形態では、図５と図１０の六角形セルとストライプセルについてのトレンチＭＯＳ型で説明してきたが、プレーナ型の六角形セルにおいても同様の効果を構成することができる。図５（ｂ）のチャネル部（符号３４の表面の縦方向）が平面に構成された従来のものでも六角形セル（図５（ａ））の半分のセル（マスク使用）にチャネル部にイオン注入すれば、図６のα、βの２種類のＶｔを持つＩＧＢＴが構成できる。
【００７７】
また、上記第４、第５実施形態においては、上記第１〜第３実施形態に示したＩＧＢＴ４に対してしきい値電圧Ｖｔの異なるチャネルが形成される素子構造を採用した例を示したが、パワーデバイスとして使用されるスイッチング素子に対して上記構成を用いれば、どのような回路構成に対しても上記各実施形態と同様の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体スイッチング素子駆動回路の回路構成を示した図である。
【図２】図１に示す半導体スイッチング素子駆動回路の各部分におけるタイムチャートを示した図である。
【図３】本発明の第２実施形態における半導体スイッチング素子駆動回路の回路構成を示した図である。
【図４】本発明の第３実施形態における半導体スイッチング素子駆動回路の回路構成を示した図である。
【図５】本発明の第４実施形態であって、半導体スイッチング素子駆動回路に使用されるＩＧＢＴの具体的な構成例を示した図である。
【図６】図５に示すＩＧＢＴの等価回路を示す図である。
【図７】図５に示すＩＧＢＴのＶｇ−Ｉｃ特性を示す図である。
【図８】図５に示すＩＧＢＴのＶｃｅ−Ｉｃ特性を示す図である。
【図９】図５に示すＩＧＢＴを用いた場合におけるコレクタ電流Ｉｃやエミッタ−コレクタ間電圧Ｖｃｅの変化を示した図である。
【図１０】本発明の第５実施形態であって、半導体スイッチング素子駆動回路に使用されるＩＧＢＴの具体的な構成例を示した図である。
【図１１】従来の半導体スイッチング素子駆動回路の回路構成を示した図である。
【図１２】半導体スイッチング素子駆動回路をモータ駆動回路として用いる場合の回路構成を示した図である。
【符号の説明】
２…入力ロジック回路、３…ドライバ回路、４…ＩＧＢＴ、４ａ…ゲート端子、４ｂ…センス端子、１０…過電流制限回路、１１…抵抗、１２…抵抗、１３…過電流制限用トランジスタ、２０…過電流保護回路、２１、２４…第１、第２のコンパレータ、２２…ディレイ回路、２３…ラッチ回路、２５…アンド回路、２６…過電流保護用トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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