(57)【特許請求の範囲】
【請求項１】
能動終端抵抗の抵抗値を較正する方法において、
（ａ）較正回路の内部に備えられる第１可変抵抗の抵抗値を外部抵抗の抵抗値に較正すると共に、前記較正回路の内部に備えられる第２可変抵抗の抵抗値を前記第１可変抵抗の抵抗値に較正する段階と、
（ｂ）前記較正回路の外部に備えられる前記能動終端抵抗の抵抗値を前記外部抵抗の抵抗値に較正する段階とを備え、
前記能動終端抵抗の抵抗値は、前記較正回路の内部に備えられる前記第１及び第２可変抵抗の較正結果に基づいて発生された制御コードによって較正されることを特徴とする能動終端抵抗の抵抗値較正方法。
【請求項２】
前記（ａ）段階は、第１制御コードに応答して前記第１可変抵抗の抵抗値を前記外部抵抗の抵抗値に較正すると共に、第２制御コードに応答して前記第２可変抵抗の抵抗値を前記第１可変抵抗の抵抗値に較正する段階を含むことを特徴とする請求項１に記載の能動終端抵抗の抵抗値較正方法。
【請求項３】
前記第１制御コードを前記第１可変抵抗の抵抗値と前記外部抵抗の抵抗値との比較結果に応じて発生し、前記第２制御コードを前記第１可変抵抗の抵抗値と前記第２可変抵抗の抵抗値との比較結果に応じて発生する段階を備えることを特徴とする請求項２に記載の能動終端抵抗の抵抗値較正方法。
【請求項４】
前記（ａ）段階は、前記第１可変抵抗の抵抗値と前記第２抵抗の抵抗値とが同時に増減する段階を含むことを特徴とする請求項１に記載の能動終端抵抗の抵抗値較正方法。
【請求項５】
能動終端抵抗の抵抗値を較正する方法において、
外部抵抗が接続されるパッドの電圧と基準電圧とを比較してその比較結果に対応する第１比較信号を出力する段階と、
前記第１比較信号に応答して前記パッドの電圧が前記基準電圧と同一になるまで較正回路内部に備えられる第１可変抵抗の抵抗値を増加させたり減少させて、前記第１可変抵抗の抵抗値を前記外部抵抗の抵抗値に較正する段階と、
前記パッドの電圧と第２可変抵抗の電圧とを比較してその比較結果に対応する第２比較信号を出力する段階と、
前記第２比較信号に応答して第２可変抵抗の抵抗値を前記外部抵抗の抵抗値に較正する段階と、
前記能動終端抵抗の抵抗値を前記第１可変抵抗値及び／又は前記第２可変抵抗の抵抗値に較正する段階と
を備えることを特徴とする能動終端抵抗の抵抗値較正方法。
【請求項６】
前記パッドの電圧は、前記第１可変抵抗を通過する電流により生じることを特徴とする請求項５に記載の能動終端抵抗の抵抗値較正方法。
【請求項７】
第２可変抵抗の電圧は、前記第１可変抵抗と同じダミー可変抵抗に流れる電流により生じることを特徴とする請求項５に記載の能動終端抵抗の抵抗値較正方法。
【請求項８】
前記第１可変抵抗の抵抗値と前記第２抵抗の抵抗値とが同時に増減することを特徴とする請求項５に記載の能動終端抵抗の抵抗値較正方法。
【請求項９】
能動終端抵抗の抵抗値を外部抵抗の抵抗値に較正する較正回路において、前記較正回路は第１可変抵抗及び第２可変抵抗を備え、
外部抵抗が接続される第１ノードの電圧と基準電圧とを比較して、前記第１ノードに電流を供給する第１可変抵抗の抵抗値を制御する第１制御コードを出力する第１制御回路と、
第２可変抵抗が接続される第２ノードの電圧と前記第１ノードの電圧とを比較して、前記第２ノードに電流を供給する前記第１可変抵抗と同じダミー可変抵抗の抵抗値を制御する第２制御コードを出力する第２制御回路とを備え、
前記第１可変抵抗の抵抗値及び前記ダミー可変抵抗の抵抗値は前記第１制御コードに応答して前記外部抵抗の抵抗値に較正されると共に、前記第２可変抵抗の抵抗値は前記第２制御コードに応答して前記外部抵抗の抵抗値に較正され、
前記較正回路の外部に具備される能動終端抵抗の抵抗値は前記第１制御コード及び／又は前記第２制御コードに応答して前記外部抵抗の抵抗値に較正されることを特徴とする能動終端抵抗の抵抗値較正回路。
【請求項１０】
前記第１可変抵抗の抵抗値と前記第２可変抵抗の抵抗値とは同時に増減することを特徴とする請求項９に記載の能動終端抵抗の抵抗値較正回路。
【請求項１１】
前記第１ノードの電圧は前記第１可変抵抗に流れる電流に応じて生じ、前記第２ノードの電圧は前記ダミー可変抵抗に流れる電流に応じて生じることを特徴とする請求項９に記載の能動終端抵抗の抵抗値較正回路。
【請求項１２】
能動終端抵抗の抵抗値を外部抵抗の抵抗値に較正する較正回路において、前記較正回路は第１可変抵抗及び第２可変抵抗を備え、
前記外部抵抗及び第１可変抵抗が接続される第１ノードと、
前記第１ノードの電圧と基準電圧とを比較してその比較結果に対応する第１制御コードを出力する第１制御コード発生回路と、
前記第１可変抵抗の抵抗値と同じ抵抗値を有するダミー可変抵抗及び第２可変抵抗が接続される第２ノードと、
前記第１ノードの電圧と前記第２ノードの電圧とを比較してその比較結果に対応する第２制御コードを出力する第２制御コード発生回路とを備え、
前記第１可変抵抗の抵抗値及び前記ダミー可変抵抗の抵抗値は前記第１制御コードに応答して前記外部抵抗の抵抗値に較正されると共に、前記第２可変抵抗の抵抗値は前記第２制御コードに応答して前記外部抵抗の抵抗値に較正され、
前記較正回路の外部に具備される能動終端抵抗の抵抗値は前記第１制御コード及び／又は前記第２制御コードに応答して前記外部抵抗の抵抗値に較正されることを特徴とする能動終端抵抗の抵抗値較正回路。
【請求項１３】
前記第１可変抵抗の抵抗値と前記第２可変抵抗の抵抗値とは同時に増減することを特徴とする請求項１２に記載の能動終端抵抗の抵抗値較正回路。
【請求項１４】
前記第１ノードの電圧は前記第１可変抵抗に流れる電流に応じて生じ、前記第２ノードの電圧は前記ダミー可変抵抗に流れる電流に応じて生じることを特徴とする請求項１２に記載の能動終端抵抗の抵抗値較正回路。
【請求項１５】
メモリ装置において、
第１可変抵抗及び第２可変抵抗を備え、第１制御コード及び第２制御コードを出力する較正回路と、
選択信号に応答して前記第１制御コード及び／または前記第２制御コードをシフトすることによって、能動終端抵抗の抵抗値を制御するための制御コードを出力するシフトブロックと、
前記制御コードに応答して前記能動終端抵抗の抵抗値を前記較正回路に接続される外部抵抗の抵抗値と一致すべく較正する可変抵抗部とを備え、
前記較正回路は、
前記外部抵抗及び第１可変抵抗が接続される第１ノードと、
前記第１ノードの電圧及び基準電圧を比較してその比較結果に対応する前記第１制御コードを出力する第１制御コード発生回路と、
前記第１可変抵抗の抵抗値と同じ抵抗値を有するダミー可変抵抗及び第２可変抵抗が接続される第２ノードと、前記第１ノードの電圧及び前記第２ノードの電圧を比較してその比較結果に対応する前記第２制御コードを出力する第２制御コード発生回路とを備え、
前記第１可変抵抗の抵抗値及び前記ダミー可変抵抗の抵抗値は前記第１制御コードに応答して前記外部抵抗の抵抗値に較正されると共に、前記第２可変抵抗の抵抗値は前記第２制御コードに応答して前記外部抵抗の抵抗値に較正されることを特徴とするメモリ装置。
【請求項１６】
前記第１可変抵抗の抵抗値と前記第２可変抵抗の抵抗値とは同時に増減することを特徴とする請求項１５に記載のメモリ装置。
【請求項１７】
前記第１ノードの電圧は前記第１可変抵抗に流れる電流に応じて生じ、前記第２ノードの電圧は前記ダミー可変抵抗に流れる電流に応じて生じることを特徴とする請求項１５に記載のメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はバスの終端に係り、より詳細には、工程、電圧または温度の変化に関係なく能動終端の抵抗値を較正できる較正回路とその方法及び前記較正回路を備えるメモリ装置に関する。
【０００２】
【従来の技術】
一般的に、メモリシステムでバスの終端のためにＳＳＴＬ（ｓｔｕｂ  ｂｕｓＴｅｒｍｉｎａｔｅｄ  ｌｏｇｉｃ）と能動終端（ａｃｔｉｖｅ  ｔｅｒｍｉｎａｔｉｏｎ）とが使われる。能動終端はオンチップ終端（ｏｎ−ｃｈｉｐ  ｔｅｒｍｉｎａｔｉｏｎ）とも言い、チップ内部の能動終端抵抗（以下、「終端抵抗」）を使用してバスの終端を行う。能動終端はＳＳＴＬより信号伝達特性が良く、データレートが高い。
【０００３】
終端抵抗の抵抗値（以下、「終端抵抗値」）をいかに正確に所望の抵抗値に較正できるかが能動終端のキーポイントである。従来は、終端抵抗値を較正するための制御信号としてアナログ制御電圧を使用したが、アナログ制御電圧はノイズに敏感なので終端抵抗値を正確に較正できない問題点がある。また、制御電圧がノイズに敏感なので、バスの信号伝達特性が低下する問題点があった。
【０００４】
２つのチップを共有して能動終端をする場合（以下、「×２」）、または４つのチップを共有して能動終端をする場合（以下、「×４」）は、一つのチップで能動終端をする場合（以下、「×１」）に比べて終端抵抗値を較正するための他の較正回路が付加的に必要である。従って、従来は、能動終端のための電力消費が増し、レイアウト面積のオーバヘッドがかなり大きい。
【０００５】
【発明が解決しようとする課題】
よって、本発明が解決しようとする技術的な課題は、工程、電圧、または温度の変化に鈍感に終端抵抗値を較正できる較正回路とその方法及び前記較正回路を備えるメモリ装置を提供することである。
【０００６】
また、本発明が解決しようとする他の技術的な課題は、消費電力とレイアウト面積のオーバヘッド減少させることができる方法及びこれを具現するためのメモリ装置を提供することである。
【０００７】
【課題を解決するための手段】
前記技術的な課題を達成するための能動終端抵抗の抵抗値を較正する方法は、（ａ）第１可変抵抗の抵抗値を外部抵抗の抵抗値に較正すると共に第２可変抵抗の抵抗値を前記第１可変抵抗の抵抗値に較正する段階と、（ｂ）前記能動終端抵抗の抵抗値を前記外部抵抗の抵抗値に較正する段階とを備えることを特徴とする。
【０００８】
例えば、前記（ａ）段階は、第１制御コードに応答して前記第１可変抵抗の抵抗値を前記外部抵抗の抵抗値に較正すると共に、第２制御コードに応答して前記第２可変抵抗の抵抗値を前記第１可変抵抗の抵抗値に較正する段階を含む。
【０００９】
例えば、前記第１制御コードは前記第１可変抵抗の抵抗値と前記外部抵抗の抵抗値との比較結果に応じて生じ、前記第２制御コードは前記第１可変抵抗の抵抗値と前記第２可変抵抗の抵抗値との比較結果に応じて生じるる。
【００１０】
例えば、前記（ａ）段階は、前記第１可変抵抗の抵抗値と前記第２抵抗の抵抗値とが同時に増減する段階を含む。
【００１１】
前記技術的課題を達成するための他の能動終端抵抗の抵抗値を較正する方法は、外部抵抗が接続されるパッドの電圧と基準電圧とを比較してその比較結果に対応する第１比較信号を出力する段階と、前記第１比較信号に応答して前記パッドの電圧が前記基準電圧と同一になるまで第１可変抵抗の抵抗値を前記外部抵抗の抵抗値に較正する段階と、前記パッドの電圧と第２可変抵抗の電圧とを比較してその比較結果に対応する第２比較信号を出力する段階と、前記第２比較信号に応答して第２可変抵抗の抵抗値を前記外部抵抗の抵抗値に較正する段階と、前記能動終端抵抗の抵抗値を前記第１可変抵抗値及び／又は前記第２可変抵抗の抵抗値に較正する段階とを備えることを特徴とする。
【００１２】
例えば、前記パッドの電圧は、前記第１可変抵抗を通過する電流により生じる。
【００１３】
例えば、前記第２可変抵抗の電圧は、前記第１可変抵抗と同じダミー可変抵抗に流れる電流により生じる。
【００１４】
例えば、前記第１可変抵抗の抵抗値と前記第２抵抗の抵抗値とは同時に増減する。
【００１５】
例えば、前記技術的課題を達成するための能動終端抵抗の抵抗値を外部抵抗の抵抗値に較正する較正回路は、外部抵抗が接続される第１ノードの電圧と基準電圧とを比較して前記第１ノードに電流を供給する第１可変抵抗の抵抗値を制御する第１制御コードを出力する第１制御回路と、第２可変抵抗が接続される第２ノードの電圧と前記第１ノードの電圧とを比較して前記第２ノードに電流を供給する前記第１可変抵抗と同じダミー可変抵抗の抵抗値を制御する第２制御コードを出力する第２制御回路とを備え、前記第１可変抵抗の抵抗値及び前記ダミー可変抵抗の抵抗値は前記第１制御コードに応答して前記外部抵抗の抵抗値に較正されると共に、前記第２可変抵抗の抵抗値は前記第２制御コードに応答して前記外部抵抗の抵抗値に較正され、前記能動終端抵抗の抵抗値は前記第１制御コード及び／又は前記第２制御コードに応答して前記外部抵抗の抵抗値に較正されることを特徴とする。
【００１６】
例えば、前記第１可変抵抗の抵抗値と前記第２可変抵抗の抵抗値とは同時に増減する。
【００１７】
例えば、前記第１ノードの電圧は前記第１可変抵抗に流れる電流に応じて生じ、前記第２ノードの電圧は前記ダミー可変抵抗に流れる電流に応じて生じることを特徴とする。
【００１８】
前記技術的課題を達成するための他の能動終端抵抗の抵抗値を外部抵抗の抵抗値に較正する較正回路は、前記外部抵抗及び第１可変抵抗が接続される第１ノードと、前記第１ノードの電圧と基準電圧とを比較してその比較結果に対応する第１制御コードを出力する第１制御コード発生回路と、前記第１可変抵抗の抵抗値と同じ抵抗値を有するダミー可変抵抗及び第２可変抵抗が接続される第２ノードと、前記第１ノードの電圧と前記第２ノードの電圧とを比較してその比較結果に対応する第２制御コードを出力する第２制御コード発生回路とを備え、前記第１可変抵抗の抵抗値と前記ダミー可変抵抗の抵抗値とは前記第１制御コードに応答して前記外部抵抗の抵抗値に較正されると共に、前記第２可変抵抗の抵抗値は前記第２制御コードに応答して前記外部抵抗の抵抗値に較正され、前記能動終端抵抗の抵抗値は前記第１制御コード及び／又は前記第２制御コードに応答して前記外部抵抗の抵抗値に較正されることを特徴とする。
【００１９】
例えば、前記第１可変抵抗の抵抗値と前記第２可変抵抗の抵抗値とは同時に増減する。
【００２０】
例えば、前記第１ノードの電圧は前記第１可変抵抗に流れる電流に応じて生じ、前記第２ノードの電圧は前記ダミー可変抵抗に流れる電流に応じて生じる。
【００２１】
前記技術的課題を達成するためのメモリ装置は、第１制御コード及び第２制御コードを出力する較正回路と、選択信号に応答して前記第１制御コード及び前記第２制御コードをマルチプレックシングし、能動終端抵抗の抵抗値を制御するための制御コードを出力するシフトブロックと、前記制御コードに応答して前記能動終端抵抗の抵抗値を前記較正回路に接続される外部抵抗の抵抗値と一致すべく較正する可変抵抗部とを備え、前記較正回路は、前記外部抵抗及び第１可変抵抗が接続される第１ノードと、前記第１ノードの電圧及び基準電圧を比較してその比較結果に対応する前記第１制御コードを出力する第１制御コード発生回路と、前記第１可変抵抗の抵抗値と同じ抵抗値を有するダミー可変抵抗及び第２可変抵抗が接続される第２ノードと、前記第１ノードの電圧及び前記第２ノードの電圧を比較してその比較結果に相応する前記第２制御コードを出力する第２制御コード発生回路とを備え、前記第１可変抵抗の抵抗値及び前記ダミー可変抵抗の抵抗値は前記第１制御コードに応答して前記外部抵抗の抵抗値に較正されると共に、前記第２可変抵抗の抵抗値は前記第２制御コードに応答して前記外部抵抗の抵抗値に較正されることを特徴とする。
【００２２】
例えば、前記第１可変抵抗の抵抗値と前記第２可変抵抗の抵抗値とは同時に増減する。
【００２３】
例えば、前記第１ノードの電圧は前記第１可変抵抗に流れる電流に応じて生じ、前記第２ノードの電圧は前記ダミー可変抵抗に流れる電流に応じて生じる。
【００２４】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
【００２５】
図１は、本発明の望ましい実施形態の能動終端抵抗較正回路を備えるメモリ装置のブロック図を概略的に示す。図１を参照すれば、チップ１００は、能動抵抗較正回路（以下、「較正回路」）２０、シフトブロック３０、多数の可変抵抗部４０と多数のパッド５０，６０，７０を備える。較正回路２０は、パッド１０を通じて外部抵抗Ｒｅｘｔと接続される。
【００２６】
較正回路２０は、第１制御コードＵＰＣＯＤＥ及び第２制御コードＤＮＣＯＤＥをシフトブロック３０に出力する。第１制御コードＵＰＣＯＤＥ及び第２制御コードＤＮＣＯＤＥは、例えばＮビットで構成される。
【００２７】
シフトブロック３０は、複数のシフタ３１を備えており、選択信号ＳＥＬに応答し、×１，×２または×４のための終端抵抗値を制御する制御コードＨＣＯＤＥ＿Ｕｉ，ＨＣＯＤＥ＿Ｄｉ（ここでｉは１ないし３）を複数の可変抵抗部４０に出力する。制御コードＨＣＯＤＥ＿Ｕｉ，ＨＣＯＤＥ＿Ｄｉは、例えばＮビットで構成される。
【００２８】
従って、シフタ３１は、第１／第２制御コードＵＰＣＯＤＥ／ＤＮＣＯＤＥを１回またはそれ以上シフトさせて、×２または×４のための終端抵抗値を発生させることができるという長所がある。
【００２９】
複数の可変抵抗部４０のそれぞれは、第１可変抵抗４１と第２可変抵抗４３とを備え、制御コードＨＣＯＤＥ＿Ｕｉ，ＨＣＯＤＥ＿Ｄｉに応答して終端抵抗値を外部抵抗Ｒｅｘｔの抵抗値と一致させるように較正する。パッド５０は、例えばデータ出力のためのパッドであり、パッド６０は、例えばクロック信号のためのパッドであり、パッド７０は、例えばアドレス／命令信号のためのパッドである。複数のパッド５０，６０，７０のそれぞれは、複数の可変抵抗部４０それぞれのノードＮ１に接続される。
【００３０】
図２は、本発明の望ましい実施形態の較正回路の回路図を示す。図２を参照すれば、較正回路２０は、第１可変抵抗４１とダミー可変抵抗４２、第２可変抵抗４３、２つの比較回路２１，２３、第１制御コード発生回路２５及び第２制御コード発生回路２７を備える。
【００３１】
第１可変抵抗４１は、第１電源ＶＤＤＱとパッド１０との間に接続され、ダミー可変抵抗４２は、第１電源ＶＤＤＱとノードＮ３との間に接続され、第２可変抵抗４３は、ノードＮ３と第２電源ＶＳＳＱとの間に接続される。ダミー可変抵抗４２の構造及び動作は、第１可変抵抗４１の構造及び動作と同一であり、ダミー可変抵抗４２と第２可変抵抗４３とは、図５に示されたように互いに対称的な構造を有するが、その動作は同一である。
【００３２】
比較回路２１は、基準電圧ＶＲＥＦとパッド１０の電圧とを比較して、その比較結果に対応する第１比較信号ＵＰ＿ＣＯＭＰを第１制御コード発生回路２５に出力する。パッド１０の電圧は、第１可変抵抗４１に流れる電流により変化する。
【００３３】
比較回路２３は、ノードＮ３の電圧とパッド１０の電圧とを比較して、その比較結果に対応する第２比較信号ＤＮ＿ＣＯＭＰを第２制御コード発生回路２７に出力する。ノードＮ３の電圧は、ダミー可変抵抗４２を通じて流れる電流により変化する。基準電圧ＶＲＥＦ及びノードＮ３の電圧は、０．５ＶＤＤＱであることが望ましい。
【００３４】
第１制御コード発生回路２５は、第１比較信号ＵＰ＿ＣＯＭＰに応答して第１制御コードＵＰＣＯＤＥを第１可変抵抗４１、ダミー可変抵抗４２及びシフトブロック３０に出力する。第１可変抵抗４１の抵抗値及びダミー可変抵抗４２の抵抗値が第１制御コードＵＰＣＯＤＥに応答して外部抵抗Ｒｅｘｔの抵抗値と同一に較正される場合、基準電圧ＶＲＥＦとパッド１０の電圧とは同一になる。第１制御コード発生回路２５は、一般的なアップ／ダウンカウンタで構成されるので詳細な説明は省略する。
【００３５】
第２制御コード発生回路２７は、第１比較信号ＵＰ＿ＣＯＭＰ及び第２比較信号ＤＮ＿ＣＯＭＰに応答して、第２制御コードＤＮＣＯＤＥを第２可変抵抗４３とシフトブロック３０とに出力する。第２可変抵抗４３の抵抗値が第２制御コードＤＮＣＯＤＥに応答してダミー可変抵抗４２の抵抗値と同一に較正される場合、ノードＮ３の電圧とパッド１０の電圧とは同一になる。
【００３６】
図３は、図２の第２制御コード発生回路のブロック図を示す。図３を参照すれば、第２制御コード発生回路２７は、論理ゲート２８とアップ／ダウンカウンタ２９とを備える。論理ゲート２８は、否定排他的論理和演算（Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ）回路であり、アップ／ダウンカウンタ２９は、論理ゲート２７の出力信号に応答してイネーブルされる。すなわち、アップ／ダウンカウンタ２９は、第１状態（または、第２状態）を有する第１比較信号ＵＰ＿ＣＯＭＰと第２比較信号ＤＮ＿ＣＯＭＰとに応答してイネーブルされるため、デジタル較正により生じる量子化誤差は減少する。
【００３７】
図１ないし図３を参照して第１可変抵抗４１の抵抗値と第２可変抵抗４３の抵抗値とが外部抵抗Ｒｅｘｔの抵抗値に一致するように較正される場合を説明する。
【００３８】
まず、パッド１０の電圧は、第１可変抵抗４１に流れる電流により決定され、パッド１０の電圧が基準電圧ＶＲＥＦより大きい場合（すなわち、第１可変抵抗４１の抵抗値が外部抵抗Ｒｅｘｔの抵抗値より小さい場合）、比較回路２１は第１状態の第１比較信号ＵＰ＿ＣＯＭＰを出力し、アップ／ダウンカウンタで構成される第１制御コード発生回路２５は第１状態の第１比較信号ＵＰ＿ＣＯＭＰに応答してダウンカウンティングするので、第１制御コードＵＰＣＯＤＥは減少する。
【００３９】
従って、第１可変抵抗４１の抵抗値及びダミー可変抵抗４２の抵抗値は、第１制御コードＵＰＣＯＤＥに応答して増加する。このような動作は、パッド１０の電圧と基準電圧ＶＲＥＦとが同一になるまで反復的に行われるので、結局、第１可変抵抗４１の抵抗値及びダミー可変抵抗４２の抵抗値が外部抵抗Ｒｅｘｔの抵抗値に一致すように較正される。
【００４０】
パッド１０の電圧が基準電圧ＶＲＥＦより小さい場合（すなわち、第１可変抵抗４１の抵抗値が外部抵抗Ｒｅｘｔの抵抗値より大きい場合）、比較回路２１は第２状態の第１比較信号ＵＰ＿ＣＯＭＰを出力し、第１制御コード発生回路２５は第２状態の第１比較信号ＵＰ＿ＣＯＭＰに応答してアップカウンティングするので、第１制御コードＵＰＣＯＤＥは増加する。
【００４１】
従って、第１可変抵抗４１の抵抗値及びダミー可変抵抗４２の抵抗値は、第１制御コードＵＰＣＯＤＥに応答して減少する。このような動作は、パッド１０の電圧と基準電圧ＶＲＥＦとが同一になるまで反復的に行われるので、結局、第１可変抵抗４１の抵抗値及びダミー可変抵抗４２の抵抗値が外部抵抗Ｒｅｘｔの抵抗値に一致するように較正される。
【００４２】
次に、ノードＮ３の電圧はダミー可変抵抗４２に流れる電流により決定され、パッド１０の電圧がノードＮ３の電圧より大きい場合（すなわち、第２可変抵抗４３の抵抗値が第１可変抵抗４１またはダミー可変抵抗４２の抵抗値より小さい場合）、比較回路２３は第１状態の第２比較信号ＤＮ＿ＣＯＭＰを出力する。
【００４３】
第２制御コード発生回路２７は、第１状態の第１比較信号ＵＰ＿ＣＯＭＰと第１状態の第２比較信号ＤＮ＿ＣＯＭＰとに応答してダウンカウンティングされた第２制御コードＤＮＣＯＤＥを第２可変抵抗４３に出力するので、第２可変抵抗４３の抵抗値は、第２制御コードＤＮＣＯＤＥに応答してダミー可変抵抗４２の抵抗値と同一になるまで増加する。
【００４４】
パッド１０の電圧がノードＮ３の電圧より小さい場合（すなわち、第２可変抵抗４３の抵抗値がダミー可変抵抗４２の抵抗値より大きい場合）、比較回路２３は、第２状態の第２比較信号ＤＮ＿ＣＯＭＰを出力する。第２制御コード発生回路２７は、第２状態の第１比較信号ＵＰ＿ＣＯＭＰと第２状態の第２比較信号ＤＮ＿ＣＯＭＰとに応答してアップカウンティングされた第２制御コードＤＮＣＯＤＥを第２可変抵抗４３に出力するので、第２可変抵抗４３の抵抗値は、第２制御コードＤＮＣＯＤＥに応答してダミー可変抵抗４２の抵抗値と同一になるまで減少する。
【００４５】
すなわち、前述の過程を通じて、較正回路２０は、工程、電圧または温度に関係なく可変抵抗４１，４２及び４３の抵抗値を同時に増減させるので、可変抵抗４１，４２及び４３の抵抗値は、外部抵抗Ｒｅｘｔの抵抗値に較正される。また、比較回路２１，２３にオフセットがある場合にも、前述の過程によりパッド１０の電圧とノードＮ３の電圧と基準電圧ＶＲＥＦとは同一になる。
【００４６】
すなわち、本発明の望ましい実施形態の較正回路２０は、比較器２１，２３のオフセットによる終端電圧の変化を補償できるので、高速動作時のタイミングマージンを増加させることができる。
【００４７】
図４は、図１のシフタの回路図を示す。図４を参照すれば、シフタ３１は、複数のマルチプレックサ３３を備える。マルチプレックサ３３は、Ｎビットの選択信号ＳＥＬに応答して、第１／第２制御コードＵＰＣＯＤＥ／ＤＮＣＯＤＥをマルチプレックシングし、×１，×２または×４のための終端抵抗値を制御する制御コードＨＣＯＤＥ＿ＵｉとＨＣＯＤＥ＿Ｄｉ（ここでｉは１ないし３）を出力する。
【００４８】
×２の場合、シフタ＃３，＃４は選択信号ＳＥＬに応答して第１／第２制御コードＵＰＣＯＤＥ／ＤＮＣＯＤＥに同じ制御コードＨＣＯＤＥ＿Ｕ２／ＨＣＯＤＥ＿Ｄ２を出力する一方、シフタ＃５，＃６は選択信号ＳＥＬに応答して第１／第２制御コードＵＰＣＯＤＥ／ＤＮＣＯＤＥを１回シフトした制御コードＨＣＯＤＥ＿Ｕ３／ＨＣＯＤＥ＿Ｄ３を出力する。
【００４９】
図５は、図１の可変抵抗部の回路図を示す。第１可変抵抗４１及びダミー可変抵抗４２は、複数のＰＭＯＳトランジスタと複数の抵抗Ｒ，２１Ｒ，２２Ｒ，．．．，２ＮＲを備え、それぞれのトランジスタはそれぞれの抵抗と直列に接続される。制御コードＨＣＯＤＥ＿Ｕｉ，ＨＣＯＤＥ＿Ｄｉ（ここで、ｉは１ないし３）は、２進で重み付けされたコードであり、対応するトランジスタのゲートに入力される。それぞれの抵抗は、図５に示されたように重み付けされた抵抗値を有する。
【００５０】
第１可変抵抗４１及びダミー可変抵抗４２は、制御コードＨＣＯＤＥ＿Ｕｉ，ＨＣＯＤＥ＿Ｄｉ（ここで、ｉは１ないし３）に対応した抵抗値を有する抵抗として機能する。すなわち、×１の抵抗値、×２の抵抗値、×４の抵抗値は互いに異なる。
【００５１】
第２可変抵抗４３は、複数のＮＭＯＳトランジスタと複数の抵抗Ｒ，２１Ｒ，２２Ｒ，．．．，２ＮＲを備え、それぞれのトランジスタはそれぞれの抵抗と直列に接続される。制御コードＨＣＯＤＥ＿Ｄｉ，ＨＣＯＤＥ＿Ｄｉ（ここで、ｉは１ないし３）は２進で重み付けされたコードであり、対応するトランジスタのゲートに入力される。それぞれの抵抗は図５に示されたように重み付けされた抵抗値を有する。
【００５２】
本発明の望ましい実施形態のチップ１００は、一つの較正回路２０とシフタ３１とを使用して第１／第２制御コードＵＰＣＯＤＥ／ＤＮＣＯＤＥをシフトさせ、×２または×４のための終端抵抗値を同時に発生させることができる。よって、本発明の望ましい実施形態のチップ１００は、消費電力を減少させることができるという長所があり、また、レイアウト面積のオーバヘッドを減少させることができるという効果がある。
【００５３】
本発明は、図面に示された望ましい実施形態を参考に説明されたが、これは例示的なものに過ぎず、本技術分野の当業者ならばこれから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。従って、本発明の真の技術的保護範囲は特許請求範囲の技術的思想により決まるべきである。
【００５４】
【発明の効果】
本発明による較正回路及び較正法は、工程、電圧、または温度に関係なく終端抵抗の抵抗値を較正することができるという長所がある。
【００５５】
そして、本発明による較正回路及び較正方法は、ノイズに対する耐性を強めることができるという長所がある。そして、本発明による較正回路及び較正方法は、バスの終端を容易に制御することができるという長所がある。
【００５６】
また、本発明による較正回路及び較正方法は、デジタル制御による量子化誤差を減少させることができる。さらに、本発明によるメモリ装置は、消費電力を減少させ、高速動作時のタイミングマージンを大きくでき、レイアウト面積のオーバヘッドを減少させることができるという長所がある。
【図面の簡単な説明】
【図１】本発明の望ましい実施形態の較正回路を備えるメモリ装置のブロック図を概略的に示す。
【図２】本発明の望ましい実施形態の較正回路の回路図を示す。
【図３】図２の第２制御コード発生回路のブロック図を示す。
【図４】図１のシフタの回路図を示す。
【図５】図１の可変抵抗部の回路図を示す。
【符号の説明】
２０    能動抵抗較正回路
３０    シフトブロック
３１    シフタ
４０    可変抵抗部
４１    第１可変抵抗
４３    第２可変抵抗
５０，６０，７０    パッド
１００    チップ
【図１】
0004316866.tif 000002
【図２】
0004316866.tif 000003
【図３】
0004316866.tif 000004
【図４】
0004316866.tif 000005
【図５】
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