(57)【特許請求の範囲】
【請求項１】
第１導電形の第１ボディ領域を有するバルク（bulk）半導体基板と、
前記第１ボディ領域の中に作成され、前記第１ボディ領域の中に作成された第２導電形のソース領域およびドレイン領域を有する、第１回路絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）と、
ソースとドレインとゲートとを有する第１調整ＩＧＦＥＴであって、前記第１調整ＩＧＦＥＴのソース・ドレイン路が前記第１ボディ領域と第１調整電圧との間に結合され、前記第１調整ＩＧＦＥＴのゲートが第１パルス信号に結合され、前記第１パルス信号が前記第１調整電圧を前記第１ボディ領域に結合する活性部分と前記第１ボディ領域を前記第１調整電圧から分離する不活性部分とを有する、前記第１調整ＩＧＦＥＴと、
を有し、
前記第１回路ＩＧＦＥＴが活性化する前に前記第１回路ＩＧＦＥＴの閾値を一時的に低下させるため、前記第１調整電圧が前記第１ボディ領域に結合される、
集積回路。
【請求項２】
請求項１に記載の集積回路であって、
タイミング信号に応答して前記第１パルス信号を生成するパルス生成回路を更に有し、
前記パルス生成回路が、前記タイミング信号の遷移に関して前記第１パルス信号を遅延させる、
集積回路。
【請求項３】
請求項１に記載の集積回路であって、
クロック信号に応答して前記第１パルス信号を生成するパルス生成回路を更に有する、
集積回路。
【請求項４】
請求項１に記載の集積回路であって、
前記集積回路が高電源電圧と低電源電圧との間に結合され、前記第１調整電圧が前記高電源電圧より高電位である、
集積回路。
【請求項５】
請求項１に記載の集積回路であって、
前記集積回路が高電源電圧と低電源電圧との間に結合され、前記第１調整電圧が前記低電源電圧より低電位である、
集積回路。
【請求項６】
請求項１に記載の集積回路であって、
前記集積回路が高電源電圧と低電源電圧との間に結合され、前記第１ボディ領域が前記高電源電圧よりも高いボディ電圧に結合され、前記第１調整電圧が前記高電源電圧である、
集積回路。
【請求項７】
請求項１に記載の集積回路であって、
前記集積回路が高電源電圧と低電源電圧との間に結合され、前記第１ボディ領域が前記低電源電圧よりも低いボディ電圧に結合され、前記第１調整電圧が前記低電源電圧である、
集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は全体的にいえば、集積回路に関する。さらに詳細にいえば、本発明は金属・酸化物・半導体トランジスタを有する集積回路に関する。
【０００２】
【発明が解決しようとする課題】
金属・酸化物・半導体（ＭＯＳ、metal-oxide-semiconductor）トランジスタは集積回路に対して現在も依然として好ましい技術である。ＭＯＳ集積回路により好ましいパワー特性、好ましい高速特性、好ましい集積度特性、および好ましいノイズ特性が得られる。特に相補形ＭＯＳ（ＣＭＯＳ、complementary MOS）集積回路により、他の大部分の通常の集積回路技術以上のおよびそれを越えた低パワー特性、高ノイズ余裕度、および高論理振れ幅が得られる。
【０００３】
当業者は従来のＣＭＯＳ回路については十分に理解している。図１は「バルク」ＣＭＯＳ集積回路の横断面図である。ＣＭＯＳ回路１００がＰ形半導体基板１０２の上に作成される。ＮチヤンネルＭＯＳ（ＮＭＯＳ）トランジスタ１０４がＰ形基板１０２の中に作成される。ＮＭＯＳトランジスタ１０４はＮＭＯＳゲート１０６と、ＮＭＯＳソース１０８と、ＮＭＯＳドレイン１１０とを有する。ＮＭＯＳソースおよびドレイン（１０８および１１０）は、Ｐ形基板１０２の中にＮ形不純物を拡散することにより作成される。回路１００はさらに、Ｐ形基板１０２の中に作成されたＮ形ウエル１１２を有する。ＮＭＯＳトランジスタ１０４と同様の方式で、ＰチヤンネルＭＯＳ（ＰＭＯＳ）トランジスタ１１４がＮ形ウエル１１２の中に作成される。ＰＭＯＳトランジスタ１１４はＰＭＯＳゲート１１６と、ＰＭＯＳソース１１８と、ＰＭＯＳドレイン１２０とを有する。ＰＭＯＳソースおよびドレイン（１１８および１２０）は、Ｎ形ウエル１１２の中のＰ形拡散領域により作成される。
【０００４】
それぞれのトランジスタが作成されている基板は、トランジスタの「ボディ（body）」と考えられる。特に、Ｐ形基板１０２はＮＭＯＳトランジスタ１０４のためのボディを形成し、そしてＮ形ウエル１１２はＰＭＯＳトランジスタ１１４のためのボディを形成する。図１に示されているように従来のＣＭＯＳ構成体では、Ｐ形基板（ＮＭＯＳトランジスタ１０４のボディ）は第１電源基板接触体１２２により低電源電圧ＶＳＳに結合され、そしてＮ形ウエル（ＰＭＯＳトランジスタ１１４のボディ）は第２電源基板接触体１２４により高電源電圧ＶＤＤに結合される。
【０００５】
当業者には十分に理解されるように、回路１００が動作中である時、もしＮＭＯＳソース１０８とＮＭＯＳドレイン１１０との間に十分な電位が供給されるならば、ＮＭＯＳゲート１０６に加えられるゲート・ソース電圧がＮチヤンネル・トランジスタの閾値電圧（Ｖｔｎ）を越える時、ＮＭＯＳソース１０８とＮＭＯＳドレイン１１０との間に電流路が形成されるであろう。このようにして、ＮＭＯＳトランジスタ１０４がオンにスイッチされる。ゲート・ソース電圧がＶｔｎより小さい時、ＮＭＯＳトランジスタ１０４はオフにスイッチされる。同様に、もしＰＭＯＳソース１１８とＰＭＯＳドレイン１２０との間に十分な電位が供給されるならば、ＰＭＯＳゲート１１６に加えられるゲート・ソース電圧がＰチヤンネル・トランジスタの閾値電圧の絶対値（｜Ｖｔｐ｜）よりも小さな絶対値を有する時、ＰＭＯＳトランジスタ１１４がオンにスイッチされる。ゲート・ソース電圧の大きさが｜Ｖｔｐ｜より小さい時、ＰＭＯＳトランジスタ１１４はオフにスイッチされる。
【０００６】
ＭＯＳトランジスタにより引き出される電流の大きさ（ＩDS）はＶｇｓ−Ｖｔの関数である。ここで、Ｖｇｓはゲート・ソース電圧でありそしてＶｔはこのトランジスタの閾値電圧である。したがって、Ｖｔの値はトランジスタが供給できるまたは流入できる電流（「駆動」電流）の大きさに影響を与えるであろう。低い閾値電圧を有するトランジスタはさらに多くの電流を引き出し、したがってさらに高速のスイッチング作用が得られるであろう。高い閾値電圧を有するトランジスタは小さな電流を引き出し、その結果、遅いスイッチング作用が得られるであろう。ＭＯＳトランジスタの閾値電圧はまたトランジスタの漏洩電流にも影響を与える。トランジスタのＶｇｓ電圧がこのトランジスタの閾値電圧よりも小さい時（このトランジスタは「オフ」である）、漏洩電流がトランジスタによりなお引き出されるであろう。Ｖｔ値が低いと漏洩電流は大きく、一方、Ｖｔ値が高いと漏洩電流は小さい。回路１００がどのように高速に動作できるかを決定するのは、ＭＯＳ回路１００の中のトランジスタの前記で説明したスイッチングである。図１の特定の回路１００はＣＭＯＳ反転器を示している。図２はこの反転器の概要図であり、参照番号２００により全体的に示されている。ＰＭＯＳトランジスタはＰ２００で示されており、そしてＮＭＯＳトランジスタはＮ２００で示されている。反転器２００は入力信号（ＩＮ）を入力ノード２０２で受け取り、そして出力ノード２０４にＩＮ信号の反転である出力信号（ＯＵＴ）を供給する。ＩＮ信号がトランジスタＮ２００のＶｔｎを越える時、ＯＵＴ信号は低レベル（ＶＳＳ）に駆動される。ＩＮ信号がトランジスタＰ２００のＶｔｐだけＶＤＤより小さい時、ＯＵＴ信号は高レベル（ＶＤＤ）に駆動される。したがって、反転器２００が動作できる最大速度は、部分的には、そのそれぞれのトランジスタの閾値電圧により変わる。
【０００７】
トランジスタの閾値電圧を変えることによりＭＯＳトランジスタのＶｔを変調することが先行技術において知られている。このようなＶｔの変調方式は、トランジスタのスイッチングが起こりそうな活性モードと、トランジスタのスイッチングが起こりそうもない待機モードとを有する半導体デバイスが必要であった。待機モードでは、トランジスタがオフになる時、漏洩を限定するためにＶｔが増加される。活性モードでは、Ｖｔが低下される。さらにこのようなＶｔの変調方式の中で、ボディ・ソースＰＮ接合の順方向バイアスを防ぐために、Ｖｔ値を変えることができる範囲が限定される。ボディ・ソースＰＮ接合を順方向バイアスに保持することは、許容できないような大量の電流を引き出すことがある。活性モードの期間中低いＶｔｓのためにボディ電圧を駆動することの１つの欠点は、このような長期間の間低いＶｔ誘起電圧にトランジスタのボディを保持することはかなりの量の漏洩電流を引き出すことになり、その結果、活性モードの電力消費が増大することである。
【０００８】
トランジスタのＶｔｓを変調する先行技術の方式の１つの例は、先行する入力信号に従ってトランジスタのボディをそのドレイン電圧に結合させることである。入力信号が活性で可能なトランジスタ・スイッチング作用を示す時、これらのトランジスタのボディはそのトランジスタのドレインに結合し、それによりボディ電圧が変わりそしてこれらのトランジスタのＶｔｓが低下するであろう。
【０００９】
図１を再び参照するならば前記で説明したように、Ｐ形基板１０２は（第１電源基板接触体１２２により）低電源電圧ＶＳＳに結合され、一方、Ｎ形ウエル１１２は（第２電源基板接触体１２４により）高電源電圧ＶＤＤに結合される。この構成体はＮ形ウエル１１２およびＰ形基板１０２を相互に関して逆バイアス状態に保持することを助け、そしてＮＭＯＳトランジスタとＰＭＯＳトランジスタとをイネーブルにして同じ半導体基板の中で動作することを助ける。
【００１０】
シモムラ（shimomura)ほか名の論文「ボディ制御技術を備えた１−Ｖ  ４６ｎｓ  １６−Ｍｂ  ＳＯＩ  ＤＲＡＭ（A 1-V 46-ns 16-Mb SOI DRAM with Body Control Technique) 」、ＩＥＥＥジャーナル・オブ・ソリッド・ステート・サーキット（IEEE Journal of Solid-State Circuits）、第３２巻、第１１号、1712頁〜1719頁（1997年11月）は、シリコン・オン・インシュレータ（ＳＯＩ、silicon-on-insulator）ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を示している。ＳＯＩ  ＤＲＡＭは、トランジスタのＶｔｓを低くするために、トランジスタのボディを「中間レベル」電圧に結合させることによりトランジスタのＶｔｓが変調されるＳＯＩトランジスタ回路を有している。中間レベル電圧とは電源電圧の間のレベルを有する電圧であり、そしてボディ・ソース／ドレイン接合の順方向バイアスを防止するために用いられる。ボディを電源電圧に結合することにより、トランジスタは高いＶｔレベルに戻る。
【００１１】
シモムラ（shimomura)ほかは特にセンス増幅器回路を示している。このセンス増幅器回路は、センス増幅器がオンになるのと同時に「中間レベル」電圧に接続されるボディを備えたＳＯＩトランジスタを有している。もしシモムラ（shimomura）ほか名の論文の図５を参照するならば、そこに開示されているセンス増幅器方式では、最初の「センス」期間中（ビット線路のデータ値が決定される時）交差結合されたトランジスタ（Ｍ１〜Ｍ４）のボディが低レベルになることが示される。その後、「復帰」期間中（ビット線路がメモリ・セルの中のデータをリフレッシュするように駆動される時）、交差結合されたトランジスタのボディが高いＶｔレベルに上昇する。同時に、イネーブル・トランジスタ（Ｍ５およびＭ６）閾値電圧が低レベルになり、その結果、復帰機能速度が増大する。
【００１２】
トランジスタ・ボディ電圧変調のまた別の例は、クゲ（Kuge）ほか名の論文「低電力高速マルチギガ・スケール・メモリのためのＳＯＩ−ＤＲＡＭ回路技術（SOI-DRAM Circuit Technologies for Low Power High Speed Mutigiga Scale Memories）」、ＩＥＥＥジャーナル・オブ・ソリッド・ステート・サーキット（IEEE Journal of Solid-State Circuits）、第３１巻、第４号、 586頁〜591 頁（1996年４月）、に示されている。クゲ（Kuge）ほかによれば、ＳＯＩトランジスタで構成される論理回路は、活性モードにおいてそれらのソースに関して順方向にバイアスされるボディを有する。待機モードでは、ボディ・ソース接合は逆方向にバイアスされる。クゲ（Kuge）ほかはバルクＣＭＯＳトランジスタの接合面積領域をＳＯＩトランジスタの接合面積領域と対照させ、そしてダイオード電流を許容可能なレベルに保持するのは小さなＳＯＩ接合面積領域であることに注目した。クゲ（Kuge）ほかはまたセンシング方式をも示している。もしクゲ（Kuge）ほかの論文の図５を参照するならば、センス増幅器トランジスタのボディがそれらのそれぞれのソースに結合されるセンシング方式と共に、従来のセンシング方式が示されている。もし図６を参照するならば、トランジスタのＶｔｓを低くするために、交差結合されたトランジスタのボディが異なるレベルに駆動されるセンシング方式が示されている。トランジスタのボディがそれらの以前の（高Ｖｔ）レベルにどのように戻るのか、または何時戻るのか、の指示はない。
【００１３】
シモムラ（Shimomura)ほかおよびクゲ（Kuge）ほかのようなＳＯＩ方式の１つの欠点は、このような方式は「バルク」ＣＭＯＳデバイスに対する必要性に注意を向けていないことである。さらに、ＳＯＩ回路はバルクＣＭＯＳ回路よりも大きな面積領域が必要である、および／または製造に対してさらに複雑でそしてコストもさらに高くなる。
【００１４】
応用によっては図１および図２に示されたような従来のＣＭＯＳ構成体により適切な特性を得ることができるが、このような構成体はさらに高速という要請に対しては十分ではないであろう。したがって、従来の方式で達成できる速度以上のおよびそれを越えた改良された速度特性を有するＭＯＳ集積回路を得ることが要請されている。バルクＣＭＯＳデバイスのこれらの利点により、このような構成体がバルクＣＭＯＳ回路に適合することが望ましいであろう。同時にまた、このような集積回路によって消費される電力の量が限定されることが望ましい。
【００１５】
【課題を解決するための手段】
好ましい実施例に従い、回路は多数個の絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ、insulated gate field effect transistor）を有する。これらのトランジスタのボディ電位が変えられて、これらのトランジスタの閾値電圧を低下させる。低下した閾値電圧によりトランジスタを高速で活性化することができ、および大きな駆動電流を有することができ、そしてそれにより回路の動作速度を増大させることができる。回路の中のトランジスタがいったん活性化されると、ボディ電位は以前の値に戻り、そしてトランジスタの閾値電圧が上昇し、そしてそれにより漏洩電流が制限される。ボディ・ソース接合を一時的に順方向にバイアスするために調整電圧でもってボディにパルスを加えることにより、ボディ電圧が調整される。閾値電圧は、好ましくはトランジスタのスイッチングの前に、一時的に低レベルにされる。次に、ボディ・ソース接合のダイオード電流により、以前の値（高閾値電圧値）に戻るようにボディを引き上げることができる。
【００１６】
好ましい実施例の１つの特徴に従い、この回路はクロック信号により活性化される大型の集積回路デバイスの一部分である。クロック信号に応答して発生する電圧パルスを加えることにより、トランジスタのボディ電位が変えられる。
【００１７】
好ましい実施例のまた別の特徴に従い、回路の中のトランジスタが入力信号に応答して活性化される。入力信号に応答して発生する電圧パルスを加えることにより、トランジスタのボディ電位が変えられる。
【００１８】
好ましい実施例のまた別の特徴に従い、ボディを電源電圧に結合することにより、トランジスタのボディ電位が変えられる。
【００１９】
好ましい実施例のまた別の特徴に従い、低電源電圧より高くそして高電源電圧より低いノードにボディを結合することにより、トランジスタのボディ電位が変えられる。
【００２０】
好ましい実施例のまた別の特徴に従い、ボディが浮動することを許容することにより、トランジスタのボディ電位が変えられる。
【００２１】
好ましい実施例のまた別の特徴に従い、この回路はデコーダ回路である。
【００２２】
好ましい実施例のまた別の特徴に従い、この回路はセンス増幅器回路である。
【００２３】
【発明の実施の形態】
下記で説明される実施例は、トランジスタのボディ電圧を動的に調整することによりＭＯＳ集積回路の中のトランジスタを活性化する方式を示している。スイッチング作用の前に、トランジスタのボディ電圧がパルス動作をし、それによりトランジスタの閾値電圧を低下させる。閾値電圧が低下する結果、大きなスイッチング速度が得られる。スイッチング動作の後、トランジスタのボディ電圧は以前の値に戻り、その結果トランジスタの閾値電圧が上昇する。高い閾値電圧は電流の漏洩を小さくし、したがって電力消費が少なくなる。
【００２４】
図３は、第１実施例の概要図である。この第１実施例は参照番号３００で全体的に示されている。図３に示されているように第１実施例は、回路部分３０２とボディ電圧調整部分３０４とを有する。回路部分３０２は、Ｎチヤンネル第１ＭＯＳ回路トランジスタＮ３００とＰチヤンネル第２ＭＯＳ回路トランジスタＰ３００とを有する。第１実施例３００では、回路部分３０２はＣＭＯＳ反転器であるとして示されている。けれども回路部分３０２は、スイッチング速度を改良するべきトランジスタを有する論理回路またはアナログ回路のようなまた別の形式の回路であることもできることが分かる。回路部分３０２は、高電源電圧ＶＤＤおよび低電源電圧ＶＳＳの間に結合される。さらに回路部分３０２は、入力信号（ＩＮで示されている）を受け取りそして出力信号（ＯＵＴで示されている）を提供する。ＩＮ信号により回路部分３０２の中の種々のデバイスが活性化し、それによりＯＵＴ信号が発生する。
【００２５】
トランジスタＮ３００およびＰ３００のボディは、ボディ電圧調整部分３０４に接続される。第１実施例３００では、ボディ電圧調整部分３０４は回路部分３０２のトランジスタのボディにパルス作用を行い、それによりその結果生ずるトランジスタの閾値電圧が低くなる。特にトランジスタＰ３００のボディは低電圧にまでパルス動作を受けてその閾値電圧が低くなり、一方、トランジスタＮ３００のボディは高電圧にまでパルス動作を受けてその閾値電圧が低くなるであろう。
【００２６】
第１実施例３００の閾値調整部分３０４は、Ｐチヤンネルの第１調整トランジスタＰ３０２を有する。このＰチヤンネルの第１調整トランジスタＰ３０２は、トランジスタＮ３００のボディを高電源電圧ＶＤＤに結合する。トランジスタＰ３０２のゲートはＰＵＬＳＥ 信号を受け取る。閾値調整部分３０４はさらにＮチヤンネルの第２調整トランジスタＮ３０２を有する。このＮチヤンネルの第２調整トランジスタＮ３０２は、トランジスタＰ３００のボディを低い電源電圧ＶＳＳに結合する。トランジスタＮ３０２のゲートは、ＰＵＬＳＥ 信号の反転であるＰＵＬＳＥ信号を受け取る。ＰＵＬＳＥ信号は高レベルにパルス動作することにより活性化され、そしてその付随するトランジスタＮ３０２をオンにする。同様の方式で、ＰＵＬＳＥ 信号は低レベルにパルス動作することにより活性化され、それによりトランジスタＰ３０２をオンにする。このようにして第１実施例３００は、電源電圧の間の中間の電圧にするのではなく、トランジスタ・ボディが電源電圧にまでパルスを加える。
【００２７】
第１実施例３００では、ＰＵＬＳＥ信号およびＰＵＬＳＥ 信号のタイミングは、回路部分３０２の中のトランジスタの可能な活性化に先行する。すなわち、トランジスタ・ボディはトランジスタの実際のスイッチング動作の前にパルスを受ける。このことは、トランジスタ・ボディが「活性モード」の間にわたって低いＶｔレベルに保持される先行技術の方式と異なる。例えば回路部分３０２は、加えられるクロック信号に応答して活性化する大型の集積回路の一部分であることができる。ほんの１つの例として回路部分３０２は、回路が内部タイミング信号に従って活性化するランダム・アクセス・メモリ（ＲＡＭ）の小さな一部分であることができるであろう。このような場合、ＩＮ信号の中のどの遷移もタイミング信号の中の遷移の後に生ずるものと期待されるであろう。回路部分３０２の中のトランジスタの閾値電圧を低下させることにより高速遷移動作のために回路部分３０２を「セット・アップ」するために、ＩＮ信号の中の遷移の前にＰＵＬＳＥ信号およびＰＵＬＳＥ 信号が活性化されるであろう。
【００２８】
前記で説明したタイミングは、図４を参照すれば最もよく理解される。図４は、第１実施例３００の動作を示したタイミング図である。図４には、ＰＵＬＳＥ 信号およびＩＮ信号を含めて５個の波形が示されている。図４にはさらに、システムＣＬＫ信号、制御信号ＣＴＲＬ、および閾値電圧波形の絶対値｜Ｖｔ｜が示されている。大型集積回路の中の活性サイクルは、ＣＬＫ信号の立上り端部で高レベルであるＣＴＲＬ信号により開始される。したがって時刻ｔ０、ｔ１、ｔ２、およびｔ３はすべて活性サイクルの開始（回路部分３０２の中のトランジスタの予想されるスイッチング）を示す。ＰＵＬＳＥ 信号（およびＰＵＬＳＥ信号）はそれぞれの活性サイクルの開始時に活性化され、回路部分３０２の中のトランジスタの閾値電圧を低くする。このことは｜Ｖｔ｜波形によって表される。｜Ｖｔ｜波形は、Ｖｔｎ値とＶｔｐ値との両方の大きさを低くすることができることを示している。
【００２９】
時刻ｔ０において、ＣＬＫ信号が高レベルに遷移する時ＣＴＲＬ信号が高レベルであり、活性サイクルが開始する。ＰＵＬＳＥ 信号は低レベルに進み、そしてＰＵＬＳＥ信号は高レベルに進み、閾値調整トランジスタＰ３０２およびＮ３０２を活性化する。トランジスタＮ３００のボディは上昇し、そしてトランジスタＰ３００のボディは低下する。この結果、トランジスタＰ３０２およびＮ３０２の閾値電圧は小さくなる。一定の遅延の後、大型集積回路の特定の機能によりＩＮ信号は高レベルに進む。回路部分３０２の閾値電圧はＰＵＬＳＥ 信号に先立って低下していたために、ＩＮ遷移はさらに高速のＯＵＴ遷移を生ずるであろう。この構成体により、ＩＮ信号の遷移と同時に閾値電圧を低下させる方式に対してさらによい特性を得ることができる。
【００３０】
｜Ｖｔ｜波形に示されているように低レベルに進むＰＵＬＳＥ 信号が終了した後、閾値電圧は立上り始めてその元の値に戻るであろう。トランジスタ・ボディが高いＶｔ電圧に戻ることは、ボディ・ソースＰＮ接合により達成される。第１実施例３００はボディを低いＶｔ電圧に保持しないが、しかしボディ・ソース接合電流を一時的に流すために調整電圧に対するパルスを用いることに注意されたい。このことにより、ボディは高い閾値電圧レベルにゆっくりと戻ることができる。このようにして図４に示されたパルス動作調整方式は、トランジスタ・ボディが低い閾値電圧レベルに保持されている場合よりも、活性電力消費を少なくすることができる。さらにＶｔレベルは高いＶｔレベルに比較的ゆっくりと戻るであろうから、先行技術で行われるようにボディを低いＶｔレベルに保持する必要はない。
【００３１】
時刻ｔ１、ｔ２およびｔ３は引き続く３つの活性動作を示し、したがって引き続く３個のＰＵＬＳＥ 信号パルスを示している。これらの引き続くＰＵＬＳＥ パルスが原因となって、｜Ｖｔ｜波形が３つの降下を行う。時刻ｔ１および時刻ｔ３の後にＩＮ信号が遷移を行い、しかし時刻ｔ２の後にＩＮ信号は遷移を行わないことに注意されたい。このことは、（ＰＵＬＳＥまたはＰＵＬＳＥ のような）閾値調整パルスがなぜＣＴＲＬ信号に必ずしも依存しないかを示している。それに加えてまた、ＩＮ信号が時刻ｔ１の後に遷移を行う時、Ｐチヤンネル・トランジスタＰ３００のボディが低レベルにパルスされ、その結果このトランジスタに対し低いＶｔｐが生ずるであろうことに注意されたい。このようにして、トランジスタＰ３００は高速にオンにスイッチされ、そして大きな駆動電流を有し、その結果、回路部分３０２に対し高速な応答が得られるであろう。
【００３２】
ＣＬＫ信号パルスの持続時間に等価な持続時間をＰＵＬＳＥ信号およびＰＵＬＳＥ 信号が有する場合を図４で説明した動作が示していることが分かる。このことは、本発明を限定するものと解釈してはならない。ＰＵＬＳＥ信号パルスおよびＰＵＬＳＥ 信号パルスは、ＣＬＫパルスよりも短い持続時間を有することができる。さらに、ＣＴＲＬ信号が高レベルである間ＰＵＬＳＥ信号およびＰＵＬＳＥ 信号は活性であるが、このことは、ＣＴＲＬ信号が高レベルである時にはＰＵＬＳＥ信号およびＰＵＬＳＥ 信号が常に活性化されることを意味するものではないことに注意されたい。例えば集積回路デバイスの全体が活性であるがしかし回路部分３０２トランジスタがオンになると期待されない場合でも、ＰＵＬＳＥ 信号は高レベル（そしてＰＵＬＳＥ信号は低レベル）のままであることができるであろう。
【００３３】
第１実施例３００では、ボディが調整される結果として生ずる電位は調整用トランジスタ（Ｐ３０２およびＮ３０２）の寸法と、パルスの持続時間と、回路トランジスタ（Ｐ３００およびＮ３００）のソースおよびそれらのそれぞれのボディにより生成されるＰＮ接合の寸法とに依存する。低い電圧システムの場合、第１実施例３００は順方向にバイアスされた過剰な接合ダイオード電流を引き出すことなくボディ電位を調整することができる。けれども高い電圧システムの場合には、引き出される電流の量を小さくするために第１実施例３００を変更することができるであろう。例えば、調整用トランジスタ（Ｐ３０２およびＮ３０２）の寸法（それらの幅対長さの比（Ｗ／Ｌ））は、ソース・ボディＰＮ接合の面積領域に比べて小さいであろう。またはそれとは異なって、図５に示された構成体を用いることができるであろう。
【００３４】
図５は、第２実施例の概要図である。この第２実施例５００は第１実施例３００と全体的に同じ構成を有し、したがって第１実施例３００に関しての説明を少し変更するだけで第２実施例を説明することができる。第２実施例５００は、回路部分５０２とボディ電圧調整部分５０４とを有する。回路部分５０２は図３の回路部分と同じであるが、しかしボディ電圧調整部分５０４は第１実施例３００とは異なって、Ｐチヤンネル回路トランジスタＰ５００のボディはＰチヤンネル調整トランジスタＰ５０２によって低パルス電圧ＶＳＳに接続される。同様に、Ｎチヤンネル回路トランジスタＮ５００のボディはＮチヤンネル調整トランジスタＮ５０２によって高パルス電圧ＶＤＤにまでパルス作用を受ける。図５の構成体により、トランジスタＰ５００のボディがＶＳＳ以上の１つのＶｔｐより低いいずれかのレベルに引き下げられることが防止される。全体的に同じ方式で、トランジスタＮ５００のボディがＶＤＤ以下のＶｔｎより高い電位に引き上げられることが防止される。パルス電圧の大きさが制限されることにより、ソース・ボディＰＮ接合の過剰な順方向バイアスを防止することができる。
【００３５】
図６は、第３実施例６００の概要図である。第３実施例６００により、回路トランジスタのボディ電位を調整するまた別の方法が得られる。第３実施例６００は、回路部分６０２とボディ電圧調整部分６０４とを有する。回路部分６０２は図１および図３の回路部分と同じであり、したがって前記の説明が変更される部分だけを説明する。ボディ電圧調整部分６０４は第１実施例および第２実施例のボディ電圧調整部分（３０４および５０４）とは異なって、調整トランジスタ（Ｎ６０２およびＰ６０２）は６０６および６０８で示された電圧降下デバイスを通って回路トランジスタ（Ｎ６００およびＰ６００）のボディに接続される。電圧降下デバイス（６０６および６０８）は、調整トランジスタ（Ｎ６０２およびＰ６０２）のドレインとそれらのそれぞれのボディとの間に電圧降下を生ずる。回路部分６０２が付加的トランジスタを有する場合には、これらの付加的トランジスタのボディを調整するために他の電圧降下デバイスを用いることができるであろう。このように、異なる電圧降下デバイスを用いることにより、異なるトランジスタのボディを異なる電圧に調整することができるであろう。
【００３６】
図７Ａ〜図７Ｃは、図６の６０６および６０８に示された電圧降下デバイスとして用いることができるデバイスの例を示した図である。これらの例示されたデバイスはいずれも、高電位ノード７００と低電位ノード７０２とを有する。この電圧降下デバイスが図６の電圧降下デバイス６０６として用いられる場合、高電位ノード７００はトランジスタＰ６００のボディに接続され、一方、低電位ノード７０２はトランジスタＮ６０２のソースに接続される。それとは逆に、この電圧降下デバイスが図６の電圧降下デバイス６０８として用いられる場合、高電位ノード７００はトランジスタＮ６０２のソースに接続され、そして低電位ノード７０２はトランジスタＮ６００のボディに接続される。
【００３７】
図７Ａの電圧降下デバイスは直列に接続された複数個のＭＯＳトランジスタを有し、そしてこれらのＭＯＳトランジスタのおのおのが「ダイオード」構成に接続されている。図７Ａに示された２つの例では、一方はＮチヤンネルＭＯＳトランジスタを用いた電圧降下デバイスであり、他方はＰチヤンネルＭＯＳトランジスタを用いた電圧降下デバイスである。図７Ａでは直列に接続された２個のＭＯＳデバイスが示されているが、小さな電圧降下を得るためにさらに少数個のトランジスタを用いることができ、また一方、電圧降下を増大させるためにさらに多数個のトランジスタを用いることもできることが理解されるであろう。図７Ｂの電圧降下デバイスは、直列に接続されたダイオードを有している。電圧降下の大きさは、ダイオードの数を増加または減少させることによりさらに調節することができる。最後に、図７Ｃの電圧降下デバイスは直列に接続された複数個のＭＯＳトランジスタを有し、そしてこれらのＭＯＳトランジスタのおのおのはバイアス電圧を受け取るゲートを有する。このバイアス電圧を調節することにより、要求された電圧降下を得ることができる。
【００３８】
図８Ａ〜図８Ｃは、第４実施例の概要図である。図８Ａはクロック回路の図であって、参照番号８００で全体的に示されている。クロック回路８００は、回路部分８０２とボディ電圧調整部分８０４とを有する。第４実施例の回路部分８０２はダイナミック・デコーダ回路である。この回路は、クロック信号ＣＬＫによってイネーブルにされるという意味において「ダイナミック」である。ＣＬＫ信号に加えて、回路部分８０２はデコーダ信号ＤＥＣ０〜ＤＥＣ２を受け取り、そしてそれに応答してセレクト信号ＳＥＬを供給する。回路部分８０２は３個のＮチヤンネル・デコーダ・トランジスタＮ８００、Ｎ８０２およびＮ８０４を有すし、そしてこれらのＮチヤンネル・デコーダ・トランジスタのソース・ドレイン路が直列に接続される。トランジスタＮ８００、Ｎ８０２およびＮ８０４はさらに、プリチャージ・ノード８０６と低電源電圧ＶＳＳとの間でＮチヤンネル・イネーブル・トランジスタＮ８０６と直列に接続される。トランジスタＮ８００、Ｎ８０２およびＮ８０４のゲートは、それぞれ、ＤＥＣ０信号、ＤＥＣ１信号およびＤＥＣ２信号を受け取る。トランジスタＮ８０６のゲートはＣＬＫ信号を受け取る。回路部分８０２はさらにＰチヤンネル・プリチャージ・トランジスタＰ８００を有する。Ｐチヤンネル・プリチャージ・トランジスタＰ８００は、プリチャージ・ノード８０６と高い電源電圧ＶＤＤとの間に接続されたソース・ドレイン路を有する。トランジスタＰ８００はまたクロック信号ＣＬＫを受け取る。
【００３９】
プリチャージ・ノード８０６の高い電位は、反転器Ｉ８００とフィードバック・トランジスタＰ８０２とを有するフィードバック回路によりラッチされる。トランジスタＰ８０２は、プリチャージ・ノード８０６と高電源電圧ＶＤＤとの間に結合されたソース・ドレイン路を有する。反転器Ｉ８００は、プリチャージ・ノード８０６に結合された入力とトランジスタＰ８０２のゲートに結合された出力とを有する。反転器Ｉ８００の出力はＳＥＬ信号を供給する。
【００４０】
ＣＬＫ信号が低レベルである時、プリチャージ・ノード８０６は高電圧に引き上げられ、そしてＳＥＬ信号は低レベルになる。もしデコーダ信号ＤＥＣ０〜ＤＥＣ２の全部が高レベルであるならば、ＣＬＫ信号が高レベルに進む時、プリチャージ・ノード８０６はトランジスタＮ８００、Ｎ８０２、Ｎ８０４およびＮ８０６を通して放電するであろう。このようにして回路部分８０２は、活性化される時、クロック信号ＣＬＫと同期して活性化されるであろう。
【００４１】
第４実施例のボディ電圧調整部分８０４は、高電源電圧ＶＤＤと調整ノード８０８との間に結合されたソース・ドレイン路を備えたＰチヤンネル調整トタンジスタＰ８０４を有する。トタンジスタＰ８０４のゲートはＰＵＬＳＥ 信号を受け取る。調整ノード８０８は、インピーダンス・デバイス８１０ａ〜８１０ｄによりそれぞれ、トタンジスタＮ８００、Ｎ８０２、Ｎ８０４およびＮ８０６のボディに結合される。ＰＵＬＳＥ 信号が高レベルである時、トタンジスタＰ８０４はオフになり、そしてトタンジスタＮ８００、Ｎ８０２、Ｎ８０４およびＮ８０６のボディは低い電位にあり、それによりトタンジスタＮ８００、Ｎ８０２、Ｎ８０４およびＮ８０６に高い閾値電圧を与える。このことは漏洩を小さくし、したがってデバイスの待機（すなわち、非スイッチング）電力消費を小さくする。ＣＬＫ信号の活性化（低レベルから高レベルへの遷移）の前に、ＰＵＬＳＥ 信号は低レベルにパルス動作し、トタンジスタＰ８０４をオンにする。トタンジスタＮ８００、Ｎ８０２、Ｎ８０４およびＮ８０６のボディの電位は上昇し、その結果Ｎチヤンネル・トランジスタの閾値電圧を小さくするであろう。ＣＬＫ信号およびＤＥＣ０〜ＤＥＣ２信号が高レベルである時、トタンジスタＮ８００、Ｎ８０２、Ｎ８０４およびＮ８０６の低い閾値電圧は、プリチャージ・ノード８０６の高速放電という結果を生ずるであろう。このように初期のＰＵＬＳＥ は、ＣＬＫ信号による回路部分８０２のダイナミック活性化の前に回路部分８０２の中のトタンジスタの閾値電圧を低下させる。
【００４２】
トタンジスタＮ８００、Ｎ８０２、Ｎ８０４およびＮ８０６の閾値電圧が低下する時、これらのデバイスの漏洩電圧が増大するであろうことに注意されたい。（小型のデバイスである）フィードバック・トランジスタＰ８０２への過大電力供給を防止するために、この漏洩は十分に小さく保たれなければならない。
【００４３】
図８Ｂは、第４実施例のためのタイミング回路の図であって、参照番号８１０で全体的に示されている。タイミング回路８１０は、ＣＬＫ信号からＰＵＬＳＥ 信号を発生する。ＣＬＫ信号が活性（高レベル）である前にＰＵＬＳＥ 信号が低レベルに進むことを、タイミング回路が保証する。タイミング回路８１０は遅延素子８１２を有し、そして遅延素子８１２はＣＬＫ信号を受け取る。遅延素子８１２の出力は反転器Ｉ８０２により反転され、そして２入力ＮＡＮＤゲートＧ８００の１つの入力に直接に送られる。もちろん、遅延素子８１２はゲートＧ８００の出力の後にも適切に配置することができるであろう。反転器Ｉ８０２の出力はまた、反転遅延回路８１４を通してゲートＧ８００の第２入力に送られる。Ｇ８００の出力にＰＵＬＳＥ 信号が得られる。反転遅延回路８１４はＰＵＬＳＥ 信号パルスの持続時間を設定し、そして直列接続された３個の反転器Ｉ８０４、Ｉ８０６およびＩ８０８を有する。他のパルス発生回路を用いて、クロック信号の遷移に応答してＰＵＬＳＥ 信号の中にパルスを発生することができることが分かるであろう。また、図８Ｂに示された特定のタイミング回路は本発明の範囲がそれに限定されることを意味するものではないことも分かるはずである。
【００４４】
図８Ｃは、図８Ｂに示されたタイミング回路８１０の動作を示したタイミング図である。時刻ｔ０において、ＣＬＫ信号は高レベルであり、その結果ゲートＧ８００の第１入力に低レベル論理値が送られ、そしてＧ８００の第２入力に高レベル論理値が送られる。ＰＵＬＳＥ 信号は高レベルになる。
【００４５】
時刻ｔ１において、ＣＬＫ信号は低レベルに遷移する。遅延素子８１２による遅延の後、クロック信号の高レベルから低レベルへの遷移は、ゲートＧ８００の第１入力に低レベルから高レベルへの遷移が加えられるという結果が得られる。このことにより、ＰＵＬＳＥ 信号は時刻ｔ２に低レベルに進む。この低レベルＰＵＬＳＥ 信号は、回路部分８０２の中の閾値電圧を低下させる。同時に、低レベルから高レベルへの遷移は反転遅延回路８１４を通って伝搬することを開始する。時刻ｔ３において、低レベルから高レベルへの遷移が反転遅延回路８１４を伝搬することを完了し、その結果ゲートＧ８００の第２入力が高レベルから低レベルに遷移する。このようにして低レベルに進んだＰＵＬＳＥ 信号が終了する。
【００４６】
時刻ｔ４において、低レベルに進んだＰＵＬＳＥ 信号の終了のすぐ後に、ＣＬＫ信号が高レベルに遷移する。この高レベルＣＬＫ信号は、回路部分８０２の中の種々のトランジスタを活性化する。先行するＰＵＬＳＥ 信号パルスにより、回路部分トランジスタ８０２の閾値電圧は低レベルであり、それによりこれらのトランジスタの高速スイッチングが可能である。
【００４７】
デコーダ回路がメモリ・デバイスの中で果たす役割は重要であるために、図８Ａおよび図８Ｂに示されたようなデコーダ回路の中にボディ電圧調整を用いることにより、メモリ・デバイスに対して特に高速の利点を得ることができる。
【００４８】
高速デコーダ回路は本発明の特に利点を有する実施例であることができるが、図８Ａのデコーダ回路は１つのダイナミック回路に対する本発明のほんの１つの応用を示したものであって、本発明の範囲がこの実施例に限定されることを意味するものではないことが理解されるであろう。本発明は、直列接続されたトランジスタおよび並列接続されたトランジスタでもって、種々の論理機能を実施する他のダイナミック回路に応用することができる。また、トランジスタのボディの電位を変えるために用いられるパルスのタイミングをクロックの端部の前に、またはクロックの端部と同時に、またはクロックの端部の後に開始するように変更することができる。
【００４９】
前記の図３、図５、図６、図８Ａおよび図８Ｂで説明した実施例は、Ｐチヤンネル・トランジスタのボディの電位を低くするために低電源電圧ＶＳＳと、Ｎチヤンネル・トランジスタのボディの電位を高くするために高電源電圧ＶＤＤとを用いている。大型の集積回路が高電源電圧よりも高い電源電圧を有する場合、または大型の集積回路が（「アウトサイド・ザ・レール（outside-the-rail）電源」と呼ばれる）低電源電圧よりも低い電源電圧を有する場合、アウトサイド・ザ・レール電源を用いてトランジスタのボディの電圧を変調することができ、したがってスイッチング速度を増加させることができる。このような電源電圧を用いたデバイスの最初の実施例が図９に示されている。
【００５０】
図９の第５実施例は参照番号９００で全体的に示されている。第５実施例９００は、回路部分９０２とボディ電圧調整部分９０４とを有する。第５実施例９００を備えた大型の集積回路は、高電源電圧ＶＤＤよりも大きい電源電圧ＶＰＰと、低電源電圧よりも小さい電源電圧−ＶＢＢを有する。これらの電圧（ＶＰＰおよび−ＶＢＢ）は、オフ・チップ電源またはオン・チップ電源で発生することができる。回路部分９０２は、Ｐチヤンネル・トランジスタＰ９００およびＮチヤンネル・トランジスタＮ９００を有する。回路部分９０２は、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に配置される。
【００５１】
ボディ電圧調整部分９０４は、Ｎチヤンネル第１調整トランジスタＮ９０２とＰチヤンネル第２調整トランジスタＰ９０２とを有する。トランジスタＮ９０２のゲートはＰＵＬＳＥ信号を受け取り、そしてトランジスタＰ９０２のゲートはＰＵＬＳＥ 信号を受け取る。トランジスタＮ９０２のソース・ドレイン路は、トランジスタＰ９００のボディを低い電圧に結合する。前記で説明した実施例とは異なって、Ｐチヤンネル・トランジスタＰ９００のボディは電源電圧−ＶＢＢに結合され、そしてＶＳＳ電圧には結合されない。同様に、Ｎチヤンネル・トランジスタＮ９００のボディは電源電圧ＶＰＰに結合され、そしてＶＤＤ電圧には結合されない。このようなアウトサイド・ザ・レール電圧が用いられる場合、調整トランジスタがオフになるのを確実に得るために、ＰＵＬＳＥ信号および／またはＰＵＬＳＥ 信号は十分な振れ幅を有しなければならない。したがって図９のＰＵＬＳＥ信号はＶＳＳ以下である低論理レベルを有することができる、またはＰＵＬＳＥ 信号はＶＤＤ以上である高論理レベルを有することができる。
【００５２】
また別の実施例として、これらの電圧（−ＶＢＢおよびＶＰＰ）のいずれかまたは両方がＶＤＤとＶＳＳとの間の中間の電圧であることができる。特別の場合には、同じ中間の電圧を−ＶＢＢおよびＶＰＰの両方に対して用いることができる。
【００５３】
第１実施例から第５実施例までの実施例では、回路部分の中のトランジスタのボディは調整用パルスの後、電源電圧に引き戻されることが仮定されていた。例えばＰチヤンネル・デバイスのボディは、低レベルにパルス動作した後、高電源電圧ＶＤＤに戻るであろう。同じ方式でＮチヤンネル・デバイスのボディは、高レベルにパルス動作した後、低電源電圧ＶＳＳに戻るであろう。このことは、ボディ・ソース接合ダイオードの作用から生ずるであろう。またはそれとは異なって、高いＶｔ状態に対してボディ電圧を制御するために、付加的な回路を用いることができる。アウトサイド・ザ・レール電源が利用可能である場合、高いＶｔ状態に対して回路トランジスタのボディをアウトサイド・ザ・レール電源に結合することができ、そして次に閾値電圧を小さくするために電源電圧にまでパルス動作することができるであろう。このような構成体は、ボディ・ソース接合ダイオードの順方向バイアスを避けることにより、この回路部分デバイスの漏洩電流が小さいという利点を特に得ることができる。ボディをアウトサイド・ザ・レール電源にバイアスする回路の１つの例が図１０に示されている。
【００５４】
図１０は第６実施例の概要図であって、参照番号１０００で全体的に示されている。第６実施例１０００は、回路部分１００２とボディ電圧調整部分１００４とを有する。回路部分１００２は、Ｐチヤンネル・トランジスタＰ１０００およびＮチヤンネル・トランジスタＮ１０００を有する。入力信号ＩＮにより、回路部分１００２の中のトランジスタはオンおよびオフにスイッチされて、出力信号ＯＵＴを発生する。回路部分１００２は、高電源電圧ＶＤＤと低電源電圧ＶＳＳとの間に結合される。前記の実施例とは異なって、トランジスタＰ１０００のボディは抵抗器Ｒ１０００を通してＶＰＰに結合される。ＶＰＰ電圧はＶＤＤ電源電圧よりも大きい。この構成体では、トランジスタＰ１０００のボディをＶＤＤの電位以上の電位に引き上げ、それによりトランジスタＰ１０００の閾値電圧を増加し、そしてそれにより漏洩電流を減少させることができる。全体的に同じ方式で、トランジスタＮ１０００のボディは抵抗器Ｒ１００２を通して−ＶＢＢ電位に結合される。−ＶＢＢ電圧は低電源電圧ＶＳＳよりも小さく、したがってトランジスタＮ１０００のボディをＶＳＳ電圧よりも低い電位に引き下げることができる。このことによりトランジスタＮ１０００の閾値電圧を増加し、そしてそれにより漏洩電流を減少させることができる。抵抗器Ｒ１０００および抵抗器Ｒ１００２の抵抗値は、ボディ・ノードの静電容量と共に、トランジスタが低いＶｔ状態からどのように速く遷移するかを決定するであろう。
【００５５】
ボディ電圧調整部分１００４は、トランジスタＰ１００２のボディと高電源電圧ＶＤＤとの間に結合されたソース・ドレイン路を備えたＰチヤンネルの第１調整トランジスタＰ１００２を有する。トランジスタＰ１００２のゲートはＰＵＬＳＥ 信号を受け取る。ＰＵＬＳＥ 信号が活性（低レベルへのパルス動作）である時、トランジスタＰ１００２がオンになり、そしてトランジスタＰ１０００のボディの電位がアウトサイド・ザ・レール電圧から低下し、それによりこのトランジスタのＶｔｐが減少する。全体的に同じ方式で、トランジスタＮ１０００のボディがＮチヤンネルの第２調整トランジスタＮ１００２のソース・ドレイン路を通して低電源電圧ＶＳＳに結合される。トランジスタＮ１００２のゲートはＰＵＬＳＥ信号を受け取る。ＰＵＬＳＥ信号が活性（高レベルへのパルス動作）である時、トランジスタＮ１００２がオンになり、そしてトランジスタＮ１０００のボディがＶＳＳに向って引き下げられ、ボディ電圧が増大する。このようにしてボディをアウトサイド・ザ・レール電位に保持することができ、そして電源電圧を用いて閾値電圧を減少させるようにボディを変調することができる。図９の第５実施例について説明したように、第６実施例１０００のＰＵＬＳＥ信号およびＰＵＬＳＥ 信号は、それらのそれぞれの調整トランジスタをオフにするために、十分に大きな電圧の振れ幅を有しなければならない。例えば、ＰＵＬＳＥ 信号はトランジスタＰ１００２をオフにするためにＶＰＰ電位にまでの振れ幅を有し、およびＰＵＬＳＥ信号はトランジスタＮ１００２をオフにするために−ＶＢＢ電位にまで低くする振れ幅を有するであろう。
【００５６】
他の実施例の場合と同様に、第６実施例は多数の変更実施例を有することができるであろう。ほんの１つの可能な変更実施例として抵抗器Ｒ１０００および抵抗器Ｒ１００２は他の回路素子によって置き換えることができる。例えば、抵抗器と直列に（または抵抗器に置き換えて）トランジスタを配置することができ、そしてトランジスタのボディが低いＶｔ状態にパルス動作される時、ＶＰＰ電源または−ＶＢＢ電源への電流を少なくするまたはなくするために、ＰＵＬＳＥまたはＰＵＬＳＥ のような制御信号を受け取ることができる。
【００５７】
第１実施例から第６実施例までの実施例は例示された構成体を有し、それらの構成体の中ではボディ電圧調整部分は、（ＣＬＫのような）他のタイミング信号に関係するタイミング信号（ＰＵＬＳＥおよび／またはＰＵＬＳＥ ）によって活性化される。このような構成体は利点を有するが、しかし本発明の範囲がこれらの構成体に限定されることを意味するものではない。回路自身に対する入力論理信号によって、ボディ電位の調整を開始することができるであろう。このような方式の１つの例が図１１Ａおよび図１１Ｂに示されている。図１１Ａおよび図１１Ｂはまた、トランジスタがスイッチされるかまたはされないかにより、与えられたトランジスタのボディ電圧を調整する方式を示している。したがって、もし入力信号がＰチヤンネル・トランジスタをオンにしそしてＮチヤンネル・トランジスタをオフにする結果を生ずるならば、図１１Ａおよび図１１Ｂの方式は（ＰＵＬＳＥ信号を活性化することにより）Ｐチヤンネル・トランジスタがオンになる前にＰチヤンネル・トランジスタのボディにパルス動作を行い、一方、Ｎチヤンネル・トランジスタのボディは調整されない（ＰＵＬＳＥ 信号は不活性のままである）であろう。このことは前記で説明した実施例からはなれている。前記で説明した実施例では、ＰＵＬＳＥ信号とＰＵＬＳＥ 信号とが同時に活性化される。
【００５８】
図１１Ａは第７実施例の概要図である。第７実施例は、入力論理信号に応答して調整されるボディを備えたトランジスタを有する。第７実施例は参照番号１１００で全体的に示されている。第７実施例１１００は回路部分１１０２と、ボディ電圧調整部分１１０４と、タイミング回路１１０６とを有する。回路部分１１０２およびボディ電圧調整部分１１０４は図３に示されたものと本質的に同じであり、そこで前記の実施例に関連して説明する時にかなりに変更することができる。回路部分１１０２は、高電源電圧ＶＤＤと低電源電圧ＶＳＳとの間に配置されたＰチヤンネル・トランジスタＰ１１００およびＮチヤンネル・トランジスタＮ１１００を有する。回路部分１１０２は、タイミング回路１１０６を通って受け取る入力信号ＩＮに応答して、そのそれぞれのトランジスタに対してスイッチ作用を行い、そして出力信号ＯＵＴを発生する。
【００５９】
ボディ電圧調整部分１１０４は、トランジスタＰ１１００のボディと低電源電圧ＶＳＳとの間に結合されたソース・ドレイン路を備えたＮチヤンネルの第１調整トランジスタＮ１１０２と、トランジスタＮ１１００のボディと高電源電圧ＶＤＤとの間に結合されたソース・ドレイン路を備えたＰチヤンネルの第２調整トランジスタＰ１１０２とを有する。トランジスタＮ１１００およびＰ１１００のゲートはそれぞれＰＵＬＳＥ信号およびＰＵＬＳＥ 信号を受け取るが、図１１ＡのＰＵＬＳＥ信号およびＰＵＬＳＥ 信号はクロック信号に応答して活性化することはない。その代わりに、第７実施例１１００のＰＵＬＳＥ信号およびＰＵＬＳＥ 信号はＩＮ信号を受け取るタイミング回路１１０６によって得られる。このように、ボディ電圧調整部分１１０４は回路部分１１０２に対する入力信号によって活性化され、そして第７実施例を含む大型の集積回路により用いられるタイミング信号によって活性化されることはない。
【００６０】
第７実施例１１００のタイミング回路１１０６はパルス遅延１１０８を有する。パルス遅延１１０８は、ＩＮ信号を受け取りそしてこのＩＮ信号に遅延を行い、そしてＩＮ′信号を発生する。パルス遅延１１０８は直列に接続された２個の反転器を有する。ＩＮ′信号は回路部分１１０２に対する入力として送られる。タイミング回路１１０６はさらに第１パルス・ゲートＧ１１００および第２パルス・ゲートＧ１１０２を有する。第１パルス・ゲートＧ１１００および第２パルス・ゲートＧ１１０２は、それぞれ、ＩＮ信号およびＩＮ′信号を受け取る。第１パルス・ゲートＧ１１００は２入力ＮＯＲゲートであるとして示されている。この２入力ＮＯＲゲートの第１入力はＩＮ信号を受け取り、そして第２入力は反転器Ｉ１１００を通してＩＮ′信号を受け取る。第２パルス・ゲートＧ１１０２は２入力ＮＡＮＤゲートであるとして示されている。この２入力ＮＡＮＤゲートの第１入力はＩＮ信号を受け取り、そして第２入力は（反転器Ｉ１１０２を通して）ＩＮ′信号を受け取る。
【００６１】
第７実施例１１００の動作は、図１１Ｂを参照することにより最もよく理解することができる。図１１ＢはサンプルのＩＮ信号と、その結果として得られるＯＵＴ信号と、ＰＵＬＳＥ信号と、ＰＵＬＳＥ 信号とを示したタイミング図である。時刻ｔ０において、ＩＮ信号は低レベルである。パルス・ゲート（Ｇ１１００およびＧ１１０２）の入力は、１つの高レベルの入力と１つの低レベルの入力とを有する。したがって、ゲートＧ１１００の出力は低レベルであり、トランジスタＮ１１０２をオフにし、そしてトランジスタＰ１１００のボディを比較的高い電位のままにすることができる。同時に、ゲートＧ１１０２の出力は高レベルであり、トランジスタＰ１１０２をオフにし、そしてトランジスタＮ１１００のボディを比較的低い電位のままにすることができる。この状態において、トランジスタＰ１１００およびトランジスタＮ１１００のボディは比較的高レベルのままであり、漏洩は少ない。
【００６２】
時刻ｔ１において、ＩＮ信号は低レベルから高レベルに遷移する。図１１Ａの特定の実施例では、ＩＮ信号のこの論理値遷移はどのパルス信号（ＰＵＬＳＥおよびＰＵＬＳＥ ）が活性化されるかを決定する。ＩＮ信号が高レベルに遷移する時、パルス・ゲートＧ１１００およびＧ１１０２の両方の入力は高レベルに進むであろう。この高レベル入力信号はゲートＧ１１００の出力に影響を及ぼさなく、ゲートＧ１１００の出力は低レベルのままでありそしてトランジスタＮ１１０２はオフのままである。それとは異なって、ゲートＧ１１０２への高レベル入力はゲートＧ１１０２の出力（ＰＵＬＳＥ 信号）を低レベルに進ませる結果を生ずる。このことはトランジスタＰ１１０２をオンにし、その結果トランジスタＮ１１００のゲートが高い電位に引き上げられ、したがってトランジスタＮ１１００のＶｔｎが低下する。また時刻ｔ１において、低レベルから高レベルへの遷移はパルス遅延１１０８を通して伝搬を開始する。
【００６３】
時刻ｔ２において、ＩＮ信号の低レベルから高レベルへの遷移はパルス遅延１１０８を通して伝搬し、トランジスタＮ１１００をオンにしてＯＵＴ信号を低レベルに駆動する。トランジスタＮ１１００の低下したＶｔｎは、回路部分１１０２の速い動作速度を可能にする。このように回路部分１１０２の中のトランジスタのボディ電圧はパルス動作をして、入力信号によりスイッチされるこれらのトランジスタの閾値電圧を変える。スイッチされないトランジスタを変えることはないであろう。
【００６４】
時刻ｔ３において、低レベルから高レベルへのＩＮ信号の遷移はパルス遅延１１０８および反転器Ｉ１１００およびＩ１１０２を通して伝搬し、その結果パルス・ゲートＧ１１００およびＧ１１０２に対し相補値である入力を生ずる。トランジスタＰ１１０２はオフになり、一方トランジスタＮ１１０２はオフのままである。トランジスタＰ１１０２がオフである場合、トランジスタＮ１１００のボディの電位は降下を始め、そしてその以前の電位に戻るであろう。
【００６５】
時刻ｔ４において、ＩＮ信号は高レベルから低レベルに遷移する。その結果、パルス・ゲートＧ１１００およびＧ１１０２の両方の入力は低レベルに進む。ゲートＧ１１００の出力（ＰＵＬＳＥ信号）は高レベルに進み、トランジスタＮ１１０２をオンにする。トランジスタＰ１１００のボディは低電源電圧ＶＳＳに結合されてトランジスタＰ１１００のボディ電圧を低下させ、そしてそれによりそのＶｔｐの大きさを小さくする。ゲートＧ１１０２の出力は高レベルのままであり、そしてトランジスタＰ１１０２はオフに保持される。
【００６６】
時刻ｔ５において、低レベルから高レベルへのＩＮ信号の遷移はパルス遅延１１０８を通して伝搬し、トランジスタＰ１１００をオンにし、その結果高レベルに進むＯＵＴ信号を生ずる。トランジスタＰ１１００のＶｔｐの大きさが減少する結果、回路部分１１０２の高速スイッチングが得られる。トランジスタＮ１１００はオフのままであり、そしてそのボディ電位は変わらない。このようにＩＮ信号の反対の遷移の結果、調整される異なるボディ電位を生ずる。
【００６７】
時刻ｔ６において、高レベルから低レベルへのＩＮ信号の遷移は反転器Ｉ１１００およびＩ１１０２を通して伝搬し、ＰＵＬＳＥ 信号の低レベルに進むパルスに終了する。トランジスタＮ１１０２がオフになると、トランジスタＰ１１００のボディはその以前のレベルに立ち上がることを開始するであろう。
【００６８】
前記で説明した実施例は例示された場合を有し、そしてこれらの例示された場合では、本質的にディジタルな回路は閾値電圧を変えるために調整されるそれれらのトランジスタのボディ電位を有し、そしてそれにより特性が増大する。本発明の内容はこのような応用に限定されるわけではなく、そして高速アナログ回路に対して特に利点を有することができる。１つの特定の高速アナログ回路の応用はセンス増幅器である。センス増幅器は、メモリ・デバイスおよびデータ値を検知するためのプログラム可能論理デバイスに用いられるのが通常である。このような応用において、センス増幅器がデータ値を検知することができる速度が増大することは、それが用いられているデバイスの全体の速度を大幅に増加することができる。
【００６９】
図１２は第８実施例の概要図である。この第８実施例はセンス増幅器を示しており、参照番号１２００で全体的に示されている。第８実施例１２００は、第１センス・ノード１２０２と電流源ノード１２０４との間に結合されたソース・ドレイン路を備えた第１ＮチヤンネルＭＯＳセンス・トランジスタＮ１２００を有する。トランジスタＮ１２００のゲートは第１入力信号ＩＮ１を受け取る。鏡像の方式で、第２ＮチヤンネルＭＯＳセンス・トランジスタＮ１２０２は、第２センス・ノード１２０６と電流源ノード１２０４との間に結合されたソース・ドレイン路を有する。トランジスタＮ１２０２のゲートは第２入力信号ＩＮ２を受け取る。第８実施例１２００はさらに、電流源ノード１２０４と低電源電圧ＶＳＳとの間に結合されたソース・ドレイン路を備えたＮチヤンネル電流源トランジスタＮ１２０４を有する。トランジスタＮ１２０４のゲートはセンス増幅器イネーブル信号（ＳＡＥＮ）を受け取る。ＳＡＥＮ信号はまた、トランジスタＮ１２００およびＮ１２０２のボディに結合される。
【００７０】
動作の際、ＳＡＥＮ信号が低レベル（例えばＶＳＳのレベル）にある時、トランジスタＮ１２０４はオフになり、そしてトランジスタＮ１２００およびＮ１２０２のボディは低レベルに引き下げられ、これらのトランジスタのＶｔｎを増加させる。このことは、トランジスタＮ１２００およびＮ１２０２の中の電流の漏洩を小さくする。ＳＡＥＮ信号が低レベルである間、入力信号ＩＮ１とＩＮ２との間に差動電圧が発生する。センス動作を開始するために、ＳＡＥＮ信号は高レベルにパルス動作をする。ＳＡＥＮが高レベルに遷移する時、トランジスタＮ１２００およびＮ１２０２のボディは上昇し、これらのトランジスタのＶｔｎは低下する。次に、トランジスタＮ１２０４はオンにスイッチされ、トランジスタＮ１２００およびＮ１２０４のソースと低電源電圧ＶＳＳとの間の電流路をイネーブルにする。トランジスタＮ１２０４がオンになる場合、センス・ノード（１２０２および１２０６）の間に存在する差動電圧により、センス・ノード（１２０２および１２０６）の１つを低電源電圧ＶＳＳに向けて引き下げる結果を生ずるであろう。例えばＩＮ１信号がＩＮ２信号よりも高い場合、第１センス・ノード１２０２は低レベルに引き下げられるであろう。もしＩＮ２がＩＮ１信号よりも高いならば、第２センス・ノード１２０４が低レベルに引き下げられるであろう。トランジスタＮ１２００およびＮ１２０２のボディ電圧が増加する結果として、ボディが低電源電圧ＶＳＳに接続される従来の構成体よりも高速のスイッチング作用を得ることができる。
【００７１】
図１３は第９実施例の概要図である。この第９実施例は参照番号１３００で全体的に示されている。第９実施例１３００は、第８実施例１２００の回路構成素子と同じ多くの回路構成素子を有している。同等な回路構成素子には同じ参照番号が付されるが、ただし第９実施例の回路構成素子には最初の２桁の数字として「１２」の代わりに「１３」が付されている。第９実施例の種々の回路素子は第８実施例の回路素子と全体的には同じ構成を有するが、ただしＳＡＥＮ信号が信号結合素子１３０８を通してトランジスタＮ１３００およびＮ１３０２のボディに結合されることが異なっている。図１４Ａ〜図１４Ｅは可能な種々の結合素子１３０８を示した図である。図１４Ａ〜図１４Ｅに示された以外の結合素子もまた考えることが可能であり、本発明の結合素子が図１４Ａ〜図１４Ｅに示された結合素子に限定されると解釈してはならない。
【００７２】
図１４Ａの信号結合素子は抵抗器であり、ＳＡＥＮ信号の活性化とトランジスタＮ１３００およびＮ１３０２のボディ電圧の変化との間の遅延を増加するのに特に利点を有するであろう。それに加えて、抵抗器を用いることにより、トランジスタＮ１３００およびＮ１３０２のボディに対する接続の間の抵抗値の差という悪い影響を小さくすることができる。このような抵抗値の差の結果、１つの論理値の検知とまた別の論理値の検知との間に不均衡な応答を生ずことができる。抵抗器を信号結合素子として用いることにより、信号結合素子が支配的な抵抗値を有するであろうから、このような差は最小限にされる。
【００７３】
図１４Ｂ〜図１４Ｄの信号素子は、高レベルＳＡＥＮパルスがトランジスタＮ１３００およびＮ１３０２のボディ・ソースＰＮ接合を順方向にバイアスすることにより過大な電流を引き出す場合に用いることができる信号結合素子の例を示している。トランジスタＮ１３０４のゲートをトランジスタＮ１３００およびＮ１３０２のボディに図１４Ｂに示されているように静電容量的に結合することにより、直流電流路は存在しなく、したがって過剰な電流は引き出されないであろう。図１４Ｃに示されているようなダイオードを用いることにより、または図１４Ｄに示されているようなダイオード接続されたトランジスタを用いることにより、トランジスタＮ１３００およびＮ１３０２のボディ・ソース接合を順方向にバイアスするのに必要な電位が増大する。もちろん、このような順方向バイアスを起こさせるのに必要な電位を増加させるために、付加的なデバイスを直列に付加することができるであろう。さらに、Ｎチヤンネル・デバイスの代わりに、Ｐチヤンネル・デバイスをダイオード構成に接続することができるであろう。
【００７４】
図１４Ｅの信号素子は、ＳＡＥＮ信号の活性化とトランジスタＮ１２００およびＮ１２０２のボディ電位の調整との間の遅延を調整するために用いることができる１つの信号結合素子を示した図である。
【００７５】
第８実施例および第９実施例は、センス増幅器イネーブル信号に応答してその閾値電圧を変えるセンス増幅器回路を示しているが、センス増幅器回路が受け取る差動電圧信号をまた、センス増幅器の中のトランジスタのボディ電圧を変えるのに用いることができる。このような場合が図１５の第１０実施例に示されている。第１０実施例は参照番号１５００により全体的に示されている。第１０実施例１５００は、第８実施例１２００の回路構成素子と同じ多くの回路構成素子を有している。同等な回路構成素子には同じ参照番号が付されているが、しかし第１０実施例１５００の回路構成素子には最初の２桁に「１２」の代わりに「１５」が付されている。第１０実施例１５００では、ＳＡＥＮ信号がセンス・トランジスタＮ１５００およびＮ１５０２のボディに、それぞれ、結合トランジスタＮ１５０６およびＮ１５０８のソース・ドレイン路を通して接続されていることが、第８実施例１２００とは異なる。ＩＮ１信号は、センス・トランジスタＮ１５００のゲートに送られるのに加えて、さらにトランジスタＮ１５０６のゲートにも送られる。同様の方式で、ＩＮ２信号はトランジスタＮ１５０２とＮ１５０８との両方のゲートに送られる。
【００７６】
結合トランジスタＮ１５０６およびＮ１５０８を付加する結果、ＩＮ１信号およびＩＮ２信号がどのトランジスタ・ボディがパルスを受けるかを決定する。例えば第１０実施例１５００の構成体では、ＳＡＥＮ信号の活性化の前に、もしＩＮ１信号がＩＮ２信号よりも高レベルであるならば、トランジスタＮ１５０６はオンになることを開始し、一方トランジスタＮ１５０８はオフになることを開始するであろう。このように、ＳＡＥＮ信号が高レベルに進む時、トランジスタＮ１５００のボディは高レベルにパルス作用を受け、トランジスタＮ１５００のＶｔｎは低下するであろう。トランジスタＮ１５０４がオンになり、回路が活性化し、その結果第１センス・ノード１５０２が低レベルに引き下げられるであろう。このように入力値は、オンになるであろうこれらのトランジスタのボディに対する経路をイネーブルにする。このことはこれらのトランジスタの閾値電圧を低下させ、センス動作を高速化する。結合デバイスＮ１５０６およびＮ１５０８がＮチヤンネルＭＯＳトランジスタに限定されるわけではないことが分かる。ほんの１つの例として、Ｐチヤンネル・トランジスタを用いることができるであろう。このような構成体では、Ｐチヤンネル・トランジスタのゲートが図１５に示された構成体に対するのと反対の入力信号（ＩＮ１およびＩＮ２）を受け取ることを要求するであろう。このように第１０実施例１５００は、加えられた差動電圧に有利に閾値電圧を不均衡にするために入力信号値を利用するセンス増幅器を示している。
【００７７】
図１６は第１１実施例の概要図である。第１１実施例は参照番号１６００で全体的に示されている。第１１実施例１６００は、センス・ノードの電位がセンス・トランジスタのボディ電圧を調整するために用いられている構成体を示している。第１１実施例１６００は、第１０実施例１５００の回路構成素子と同じ回路構成素子を多く有している。同等な回路構成素子には同等な参照番号が付されているが、ただし第１１実施例の回路構成素子には最初の２桁に「１５」の代わりに「１６」が付されている。
【００７８】
第１１実施例１６００は、結合トランジスタＮ１６０６およびＮ１６０８のゲートが、入力信号（ＩＮ１およびＩＮ２）を受け取る代わりに、センス・ノード（１６０２および１６０６）に結合されていることが、第１０実施例１５００とは異なる。特に、Ｎチヤンネル・トランジスタＮ１６０６のゲートが第２センス・ノード１６０６に結合され、およびＮチヤンネル・トランジスタＮ１６０８のゲートが第１センス・ノード１６０２に結合される。この構成体では、第１センス・ノード１６０２および第２センス・ノード１６０６の相対的な電位は、どのトランジスタが増大したそのボディ電圧（そしてしたがって低下した閾値電圧）を有するかを決定するであろう。
【００７９】
例えばＩＮ１信号がＩＮ２信号よりも高い場合、第１センス・ノード１６０２は電流源ノード１６０４の電位に向かって引き寄せられるであろう。この低レベルの電位がトランジスタＮ１６０８のゲートに加えられ、そのトランジスタをオフに向かわせる。第２センス・ノード１６０６は高レベルの電位のままであり、その結果高レベルの電位がトランジスタＮ１６０６のゲートに加えられるであろう。ＳＡＥＮ 信号が低レベルに進む時、トランジスタＮ１６０４はオンになり、電流源ノード１６０４をＶＳＳに引き寄せる。トランジスタＮ１６０６のドレインの高い電圧がトランジスタＮ１６００のボディに加えられ、そのＶｔｎを低下させる。第１センス・ノード１６０２の電位はさらに降下し、トランジスタＮ１６０８をオフにする。このように第１１実施例１６００は、センス・ノード間の差動電圧に有利に閾値電圧を不均衡にするためにセンス・ノード値を利用するセンス増幅器回路を示している。
【００８０】
第１１実施例１６００はまた、センス増幅器イネーブル信号（図１６の場合におけるＳＡＥＮ 信号）が種々の論理回路を通してどのように加えることができるかを示している。図１６の特定の構成体の場合には、ＳＡＥＮ 信号は反転器Ｉ１６００を通してトランジスタＮ１６０６およびＮ１６０８のドレインに加えられ、および反転器Ｉ１６０２を通してトランジスタＮ１６０４のゲートに加えられる。
【００８１】
前記で説明した実施例はＮチヤンネル・センス・トランジスタを用いた回路で示されたが、Ｐチヤンネル・センス・トランジスタを用いたセンス増幅器回路もまた前記で説明した内容から利点を有することが分かる。図１７は、相補形センス・トランジスタを用いた第１２実施例の概要図である。この第１２実施例は参照番号１７００で全体的に示されている。第１２実施例１７００は第８実施例１２００の回路構成素子と同じ回路構成素子を多く有している。同等な回路構成素子には同等な参照番号が付されているが、ただし第１２実施例の回路構成素子には最初の２桁に「１２」に代わりに「１７」が付されている。
【００８２】
第１２実施例１７００は、第１センス・ノード１７０２と高電源電圧との間に結合されたソース・ドレイン路を備えた第１Ｐチヤンネル第３センス・トランジスタＰ１７００をさらに有することが、第８実施例１２００とは異なる。鏡像の方式で、第２Ｐチヤンネル第４センス・トランジスタＰ１７０２は第２センス・ノード１７０６と高電源電圧との間に結合されたソース・ドレイン路を有する。ＳＡＥＮ信号は反転器Ｉ１７００を通してトランジスタＰ１７００およびＰ１７０２のボディに加えられる。最後に、第１センス・ノード１７０２はＩＮ２信号を受け取り、および第２センス・ノード１７０６はＩＮ１信号を受け取る。
【００８３】
図１７の構成体において、ＳＡＥＮ信号が活性（高レベル）である時、反転器Ｉ１７００が動作する結果、トランジスタＰ１７００およびＰ１７０２のボディに低レベル電位が加えられる。このように、トランジスタＰ１７００およびＰ１７０２の閾値電圧がセンス動作中に低下し、トランジスタの高速活性化が得られ、そしてしたがってさらに高速の特性が得られる。
【００８４】
図１８は第１３実施例の概要図である。第１３実施例は参照番号１８００で全体的に示されている。第１３実施例１８００は、ボディ電位を変調するためにセンス・ノード電位が用いられる、センス増幅器構成体を示している。第１３実施例１８００は、第１２実施例１７００の回路構成素子と全体的に同じ回路構成素子を有している。同等な回路構成素子には同等な参照番号が付されているが、ただし第１３実施例の回路構成素子には最初の２桁に「１７」の代わりに「１８」が付されている。
【００８５】
第１３実施例１８００の構成体は、種々のセンス・トランジスタ（Ｎ１８００、Ｎ１８０２、Ｐ１８００およびＰ１８０２）のボディがＳＡＥＮ信号によって駆動されなく、その代わりにセンス・ノード（１８０２および１８０６）に結合されていることが、第１２実施例とは異なる。特に、第１センス・ノード１８０２はセンス・トランジスタＰ１８０２およびＮ１８０２のボディに結合され、そして第２センス・ノード１８０６はセンス・トランジスタＰ１８００およびＮ１８００のボディに結合される。ＩＮ２信号が第１センス・ノード１８０２に結合され、およびＩＮ１信号が第２センス・ノード１８０６に結合される。ＩＮ１信号がＩＮ２信号よりも高レベルである時、センス・トランジスタＮ１８００のＶｔｎは減少し、一方センス・トランジスタＰ１８００のＶｔｐの大きさは増加するであろう。逆に、センス・トランジスタＮ１８０２のＶｔｎは増加し、そしてセンス・トランジスタＰ１８０２のＶｔｐの大きさは減少するであろう。したがってＳＡＥＮ信号が活性である時、ＶｔｎおよびＶｔｐの変化により高速センシング時間が得られるであろう。このようにセンス・ノード電位を用いて、センス・ノード差動電圧によるスイッチングに有利な閾値電圧の不均衡を得ることができる。
【００８６】
ここで示された実施例のＰチヤンネル・センス・トランジスタは高電源電圧に結合されたソースを有して構成されているが、これらのソースをＰチヤンネル電流源トランジスタを通してて高電源電圧に共通に結合することができることが分かる。Ｐチヤンネル電流源トランジスタは、ＳＡＥＮ 信号によって活性化されるであろう。ＳＡＥＮ 信号は全体的にＳＡＥＮ信号の反転である。
【００８７】
前記のセンス増幅器の実施例は、センス増幅器イネーブル信号、入力電圧信号（ＩＮ１およびＩＮ２）、またはセンス・ノードのような入力信号によってトランジスタのボディが駆動される例を示したものである。けれども、選定されたトランジスタのボディを電源電圧にない回路内のノードに結合することにより、回路が低い閾値電圧の利点を有することができることに注目されたい。そのように実施することにより、高速のセンス時間を達成することができる。
【００８８】
図１９は第１４実施例１９００の概要図であって、センス・トランジスタの閾値電圧を低くするために、センス・トランジスタのボディがセンス増幅器の中のノードに結合される回路を示している。第１４実施例１９００は、第１２実施例１７００の回路構成素子と全体的に同じ回路構成素子を有している。同等な回路構成素子には同等な参照番号が付されているが、しかし第１４実施例の回路構成素子には最初の２桁に「１７」の代わりに「１９」が付されている。
【００８９】
センス・トランジスタ（Ｎ１７００、Ｎ１７０２、Ｐ１７００およびＰ１７０２）のボディがＳＡＥＮ信号パルスによって駆動される第１２実施例１７００とは異なって、第１４実施例１９００では、センス・トランジスタＮ１９００およびＮ１９０２のボディは電流源ノード１９０４に結合される。電流源ノード１９０４は低電源電圧ＶＳＳより高いままでいる傾向があるであろう。したがって、トランジスタＮ１９００およびＮ１９０２のボディを電流源ノード１９０４に結合することにより、センス・トランジスタＮ１９００およびＮ１９０２は、Ｎチヤンネル・トランジスタのボディが低電源電圧ＶＳＳに接続される従来の構成体よりも低いＶｔｎを有するであろう。したがってＳＡＥＮ信号が活性である時、第１４実施例１９００のセンス動作により、先行技術の方式よりも高速のセンス動作が得られるであろう。
【００９０】
図２０は第１５実施例の概要図である。第１５実施例は参照番号２０００で全体的に示されており、そして第１４実施例１９００の回路構成素子と全体的に同じ多くの回路構成素子を有している。同等な回路構成素子には同等な参照番号が付されているが、しかし第１５実施例の回路構成素子には最初の２桁に「１９」の代わりに「２０」が付されている。第１５実施例２０００では、センス・トランジスタＮ２０００およびＮ２００２のボディは相互に結合され、そして浮動にすることが許容されている。このように、これらのボディはＶＳＳの電位よりも高い電位にまでドリフトし、したがって従来の方式よりも低いＶｔｎｓが得られるであろう。
【００９１】
種々の実施例のトランジスタは「金属・酸化物・半導体」トランジスタであるとして説明されたが、この用語は、それに限定されることを意味するわけではないが、絶縁ゲート電界効果トランジスタを全体的に包含することを意味すると理解しなければならない。さらに当業者には、好ましい実施例の開示は広い範囲の技術、例えばしかしそれに限定されることを意味するものではないが、単一セルＣＭＯＳ技術、２重ウエルＣＭＯＳ技術、およびシリコン・オン・インシュレータ（silicon-on-insulator）技術、に応用することができることが分かるであろう。
【００９２】
このように、本発明が好ましい実施例について詳細に説明されたが、本発明の範囲内において種々の変更、置換え、改変を行うことができる。したがって、本発明の範囲は請求項によってのみ定められる。
【００９３】
以上の説明に関して更に以下の項を開示する。
（１）  第１導電形の第１ボディ領域を有するバルク半導体基板と、
前記第１ボディ領域の中に作成され、前記第１ボディ領域の中に作成された第２導電形のソース領域およびドレイン領域を有する、第１回路絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ、insulated gate field effect transistor）と、
ソースとドレインとゲートとを有する第１調整ＩＧＦＥＴであって、前記第１調整ＩＧＦＥＴのソース・ドレイン路が前記第１ボディ領域と第１調整電圧との間に結合され、前記第１調整ＩＧＦＥＴのゲートが第１パルス信号に結合され、前記第１パルス信号が前記第１調整電圧を前記第１ボディ領域に結合する活性部分と前記第１ボディ領域を前記第１調整電圧から分離する不活性部分とを有する、前記第１調整ＩＧＦＥＴと、
を有する集積回路。
（２）  第１項記載の集積回路であって
前記第１回路ＩＧＦＥＴが第２導電形のＩＧＦＥＴであり、
前記第１調整ＩＧＦＥＴが第１導電形のＩＧＦＥＴである、
前記集積回路。
（３）  第１項記載の集積回路であって
前記集積回路が第１電源電圧に結合され、
前記第１調整電圧が前記第１電源電圧である、
前記集積回路。
（４）  第１項記載の集積回路であって
前記バルク半導体基板が第２導電形の第２ボディ領域をさらに有し、
前記第２ボディ領域の中に作成され、前記第２ボディ領域の中に作成された前記第１導電形のソース領域およびドレイン領域を有する、第２回路ＩＧＦＥＴと、
ソースとドレインとゲートとを有する第２調整ＩＧＦＥＴであって、前記第２調整ＩＧＦＥＴのソース・ドレイン路が前記第２ボディと第２調整電圧との間に結合され、前記第２ボディ・パルスＩＧＦＥＴのゲートが第２パルス信号に結合され、前記第２パルス信号が前記第２調整電圧を前記第２ボディ領域に結合する活性部分と前記第１ボディ領域を前記第１調整電圧から分離する不活性部分とを有する、前記第２調整ＩＧＦＥＴと、
をさらに有する集積回路。
（５）  第４項記載の集積回路であって
前記集積回路が第１電源電圧と第２電源電圧との間に結合され、
前記第１調整電圧が前記第１電源電圧であり、
前記第２調整電圧が前記第２電源電圧である、
前記集積回路。
（６）  第１項記載の集積回路であって
前記集積回路がタイミング信号によってイネーブルにされ、
前記第１パルス信号が前記タイミング信号から得られる、
前記集積回路。
【００９４】
（７）  第６項記載の集積回路であって
前記タイミング信号に結合されたゲートを有する第１クロックドＩＧＦＥＴと、
前記タイミング信号が予め定められた第１値から予め定められた第２値に遷移する時前記第１パルス信号を発生するパルス発生器回路と、
をさらに有する前記集積回路。
（８）  第７項記載の集積回路であって
前記タイミング信号の前記遷移に関して前記第１パルス信号を遅延するための遅延回路を前記パルス発生器が有する、
前記集積回路。
（９）  第１項記載の集積回路であって
前記集積回路が高電源電圧と低電源電圧との間に結合され、
前記第１調整電圧が前記高電源電圧よりも電位が高い、
前記集積回路。
（１０）  第１項記載の集積回路であって
前記集積回路が高電源電圧と低電源電圧との間に結合され、
前記第１調整電圧が前記低電源電圧よりも電位が低い、
前記集積回路。
（１１）  第１項記載の集積回路であって
前記集積回路が高電源電圧と低電源電圧との間に結合され、
前記第１ボディが前記高電源電圧よりも大きなボディ電圧に結合され、
前記第１調整電圧が前記高電源電圧である、
前記集積回路。
（１２）  第１項記載の集積回路であって
前記集積回路が高電源電圧と低電源電圧との間に結合され、
前記第１ボディが前記低電源電圧よりも小さいボディ電圧に結合され、
前記第１調整電圧が前記低電源電圧である、
前記集積回路。
【００９５】
（１３）  金属・酸化物・半導体（ＭＯＳ）デバイスを用いた回路３００が開示される。回路３００は回路機能を提供する回路部分３０２と、回路部分３０２の中のトランジスタのボディ電位を変えるボディ電圧調整部分３０４とを有する。回路部分３００トランジスタのボディ電位を調整することにより、回路部分３００がその機能を実行することができる速度が増大する。デコーダ回路実施例８００およびセンス増幅器実施例１２００、１３００、１５００、１６００、１７００、１８００、１９００および２０００がまた開示される。
【図面の簡単な説明】
【図１】先行技術のＭＯＳ集積回路の横断面図。
【図２】図１で示した先行技術の回路の概要図。
【図３】第１実施例の概要図。
【図４】第１実施例の全体的な動作を示したタイミング図。
【図５】第２実施例の概要図。
【図６】第３実施例の概要図。
【図７】第３実施例と共に用いることができる電圧降下デバイスの概要図であって、Ａは１つの電圧降下デバイスの図、Ｂはまた別の電圧降下デバイスの図、Ｃはさらに別の電圧降下デバイスの図。
【図８】第４実施例の概要図であって、Ａは回路の概要図、Ｂはタイミング回路の概要図、Ｃは第４実施例の全体的な動作を示したタイミング図。
【図９】第５実施例の概要図。
【図１０】第６実施例の概要図。
【図１１】第７実施例の概要図であって、Ａは回路の概要図、Ｂは第７実施例のタイミング図。
【図１２】第８実施例の概要図。
【図１３】第９実施例の概要図。
【図１４】第９実施例に用いることができる信号結合素子の概要図であって、Ａは１つの信号結合素子の概要図、Ｂはまた別の信号結合素子の概要図、Ｃはさらに別の信号結合素子の概要図、Ｄはなおさらに別の信号結合素子の概要図。
【図１５】第１０実施例の概要図。
【図１６】第１１実施例の概要図。
【図１７】第１２実施例の概要図。
【図１８】第１３実施例の概要図。
【図１９】第１４実施例の概要図。
【図２０】第１５実施例の概要図。
【符号の説明】
３０２  回路部分
３０４  ボディ電圧調整部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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