(57)【特許請求の範囲】
【請求項１】
入力伝送路より入力されるＡＴＭセルのコネクション識別子に基いて該当する出力伝送路に転送するＡＴＭセル転送装置において、
入力されるＡＴＭセルのヘッダより前記コネクション識別子を抽出して、該コネクション識別子及び開始トリガを出力するコネクション識別子抽出部と、
前記コネクション識別子に基いてソートされた、各コネクション識別子及び各コネクションに関する制御データを記憶し、入力されたアドレスに該当する領域に記憶されているコネクション識別子及び制御データを出力するメモリと、
前記コネクション識別子抽出部より入力される第１コネクション識別子と前記メモリより入力される第２コネクション識別子とを比較して、前記第１コネクション識別子と前記第２コネクション識別子との大小関係を判定して、判定信号を出力する比較部と、
前記開始トリガに基いて前記メモリの初期アドレスを生成し、前記判定信号が第１コネクション識別子と第２コネクション識別子との一致を示していない場合、前回前記メモリに出力したアドレスをニ分岐探索法により増加又は減少して、前記メモリに出力すると共に前記メモリから出力される前記制御データが有効であるか否かを示す有効信号をネゲートし、前記判定信号が一致を示す場合は、前記有効信号をアサートする第１検索制御部とを具備し、
前記ＡＴＭセルのヘッダには、前記コネクション識別子を指定する領域として、ＶＰＩを指定する領域とＶＣＩを指定する領域とが設けられ、前記メモリには、各コネクションについて、前記コネクション識別子はＶＰＩのみが付与されＶＣＩが付与されていないＶＰ指定とＶＰＩ及びＶＣＩの両方が付与されているＶＣ指定のいずれかであるかを示す比較方法指定子が記憶されており、前記比較部は、前記メモリより出力される前記比較方法指定子に基いて、前記第１コネクション識別子と前記第２コネクション識別子とに対して、前記比較方法指定子がＶＰ指定の場合はＶＰＩのみを比較して大小関係を判定し、前記比較方法指定子がＶＣ指定の場合はＶＰＩ及びＶＣＩの両方を比較して大小関係を判定することを特徴とするＡＴＭセル転送装置。
【請求項２】
追加したいコネクション識別子及び制御データを入力する入力部と、前記入力部に入力されたコネクション識別子に基いて前記メモリに挿入する位置を示す終了アドレスを検索する第２検索制御部と、前記終了アドレス以降のアドレス領域に記憶されている全てのコネクション識別子及び制御データを後ろに移動させてから追加したいコネクション識別子及び制御データを前記終了アドレス領域に挿入するデータ挿入制御部とを更に具備したことを特徴とする請求項１記載のＡＴＭセル転送装置。
【請求項３】
削除したいコネクション識別子を入力する入力部と、前記入力部に入力されたコネクション識別子に基いて前記メモリから削除するコネクション識別子が記憶されている一致アドレスを検索する第３検索制御部と、前記一致アドレスの直後のアドレス以降に記憶されている全てのコネクション識別子及び制御データを前に移動させて、前記削除したいコネクション識別子及び制御データを前記メモリから削除するデータ削除制御部とを更に具備したことを特徴とする請求項１記載のＡＴＭセル転送装置。
【請求項４】
入力される複数のコネクション識別子及びコネクションに関する制御データをコネクション識別子に基いてソートして、前記メモリに書き込むＣＰＵを更に具備したことを特徴とする請求項１記載のＡＴＭセル転送装置。
【請求項５】
前記入力伝送路よりＡＴＭセルが入力されて次のＡＴＭセルが入力されるまでの周期をＭ秒、前記メモリに格納されるコネクション識別子の個数をＮ個とすると、前記第１検索制御部は、Ｍ／（［ｌｏｇ２Ｎ］＋１）秒（但し、［］はガウス記号）以下の周期で前記第２コネクション識別子を前記メモリから読み出す請求項１記載のＡＴＭセル転送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＡＴＭセル転送装置に関し、特に、入力されたＡＴＭセルヘッダのコネクション識別子（以下、ＶＰＩ／ＶＣＩとも呼ぶ）より該ＶＰＩ／ＶＣＩに関わる管理番号等の高速な取得に関する。
【０００２】
【従来の技術】
データ、画像、音声データ等のマルチメディアを取り扱うインターネット等の急速な普及に伴って、広帯域データを高速に転送可能なＡＴＭセル転送装置が広く使用されている。ＡＴＭセル転送装置は、入力伝送路より入力されるＡＴＭセルをＶＰＩ／ＶＣＩに該当する出方路の出力伝送路に転送する装置である。ＡＴＭセルは、５バイトのセルヘッダが先頭に付加された５３バイトの固定長のデータである。このセルヘッダには、コネクションを識別するために１２ビットのＶＰＩと１６ビットのＶＣＩの計２８ビットのコネクション識別子等が設定される。ＡＴＭセル転送装置は、ＡＴＭセルが入力されるとＶＰＩ／ＶＣＩを抽出して、複数ビットの制御パラメータ（方路振り分けをするためのルート情報、出力ＶＰＩ／ＶＣＩ、ＱｏＳパラメータ等）を取得して、これらの制御パラメータに基いて、入力されたＡＴＭセルを該当出力伝送路に転送している。２８ビットのコネクション識別子により表現可能なコネクショク数は、２28通りとなり、これらの制御パラメータを格納するには、膨大なメモリ量となる（例えば、１．６Ｇビット）。
【０００３】
しかしながら、実際に必要とされるコネクション数は、数千もあれば十分である。例えば、転送速度を１５０Ｍｂ／ｓ、コネクションの最小速度を６４Ｋｂ／ｓとした場合、収容可能なコネクション数は約２千（１５０Ｍｂ／ｓ÷６４Ｋｂ／ｓ）となる。２28通りの設定可能コネクション数を実際に必要とされるＮ本のコネクションに縮退させることがコスト・規模・消費電力など装置実現において非常に有効である。
【０００４】
ＡＴＭセル転送装置において、入力されるＡＴＭセルのＶＰＩ／ＶＣＩから制御パラメータを取得する場合、従来、以下の２つの方式により行われていた。従来方式１は、Ｎ個のコネクションについて、そのＶＰＩ／ＶＣＩとその制御パラメータを保持し且つＮ個の制御パラメータを同時に出力するメモリと、入力ＶＰＩ／ＶＣＩとＮ個の各ＶＰＩ／ＶＣＩとを比較するＮ個の比較器を設ける。そして、入力ＶＰＩ／ＶＣＩとメモリに保持された各ＶＰＩ／ＶＣＩを各比較器で比較して、一致するＶＰＩ／ＶＣＩの制御パラメータを出力する。従来方式２は、Ｎ個のコネクションについて、ＶＰＩ／ＶＣＩとその制御パラメータを保持して、その制御パラメータを１個ずつ出力するメモリと、メモリからＶＰＩ／ＶＣＩを読み出して、入力ＶＰＩ／ＶＣＩとＶＰＩ／ＶＣＩとを１個ずつ順次比較する比較器を１個設ける。そして、メモリに保持されたＶＰＩ／ＶＣＩを１個ずつ順次読み出して、読み出したＶＰＩ／ＶＣＩと入力ＶＰＩ／ＶＣＩを比較して、一致すれば、その制御パラメータを出力し、一致しなければ、次のＶＰＩ／ＶＣＩをメモリから読み出して、入力ＶＰＩ／ＶＣＩと比較する。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のＡＴＭセル転送装置には以下の問題があった。従来方式１は、実際に必要とされるコネクション数のＶＰＩ／ＶＣＩについて、比較器を持つ必要があり、コストが高くなるという問題点がある。また、従来方式２は、汎用のＲＡＭが使用できるため回路が単純になりコストが低減されるが、入力ＶＰＩ／ＶＣＩと比較ＶＰＩ／ＶＣＩを１個ずつ順次比較して一致するものを検索するため、検索時間が長くなる問題がある。この検索時間が長くなり、セルが入力されてから次のセルが入力されるまでの間に、検索が終了しない場合、ＡＴＭセル転送に遅延が発生したり、ＡＴＭセルの処理ができない場合が発生したりする等の問題が生じる。
【０００６】
本発明はこのような点に鑑みてなされたものであり、コストが低減化され且つ検索時間が短縮化できるＡＴＭセル転送装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
図１は本発明の原理図である。図１に示すように、ＡＴＭセル転送装置は、コネクション識別子抽出部２、検索制御部４、メモリ６及び比較部８を具備する。コネクション識別子抽出部２は、入力されるＡＴＭセルのヘッダよりＶＰＩ／ＶＣＩを抽出して、該ＶＰＩ／ＶＣＩ及び開始トリガを出力する。検索制御部４は、開始トリガに従って初期アドレスをメモリ６に出力する。メモリ６には、ＶＰＩ／ＶＣＩの昇順又は降順にソートされた、ＶＰＩ／ＶＣＩ及び制御データが記憶されている。メモリ６は、初期アドレスに該当する領域に記憶されているＶＰＩ／ＶＣＩ及び制御データを出力する。
【０００８】
比較部８は、コネクション識別子抽出部２より入力される第１ＶＰＩ／ＶＣＩとメモリ６より入力される第２ＶＰＩ／ＶＣＩを比較して、第１ＶＰＩ／ＶＣＩ＞第２ＶＰＩ／ＶＣＩ，第１ＶＰＩ／ＶＣＩ＝第２ＶＰＩ／ＶＣＩ，第１ＶＰＩ／ＶＣＩ＜第２ＶＰＩ／ＶＣＩのいずれであるかを示す判定信号を出力する。検索制御部４は、判定信号が一致を示す場合、有効信号をアサートする。判定信号が不一致を示す場合、第１ＶＰＩ／ＶＣＩ＞第２ＶＰＩ／ＶＣＩ又は第１ＶＰＩ／ＶＣＩ＜第２ＶＰＩ／ＶＣＩに応じてニ分岐探索法によりアドレスを増加又は減少させる。メモリ６は、アドレスに該当する領域に記憶されているＶＰＩ／ＶＣＩ及び制御データを出力する。これが比較部８で比較されて、判定信号が出力される。
【０００９】
検索制御部４でのニ分岐探索、メモリ６からＶＰＩ／ＶＣＩ及び制御データの出力及び比較部８での比較の処理が、第１ＶＰＩ／ＶＣＩと第２ＶＰＩ／ＶＣＩとが一致するか決められた回数まで繰り返される。一致するまでに要する検索回数は、ニ分岐探索法を用いているので、メモリ６に記憶されているデータの個数をＮとすると、（［ｌｏｇ2Ｎ］＋１）（但し、［］はガウス記号）以内となる。このように検索回数が少なくなること、比較部８が１個で済むことからコストが低減できると共に高速検索が可能となる。例えば、制御データを管理番号として、この管理番号をインデックス、例えば、エントリアドレスとして、制御パラメータを管理メモリに記憶しておき、メモリ６より出力される管理番号から管理メモリを検索して、管理番号に該当する制御パラメータに取得する。そして、制御パラメータに従って、入力されたＡＴＭセルを該当する出力伝送路に出力する。
【００１０】
また、メモリ６には、各コネクションについて、ＶＰＩのみが付与されＶＣＩが付与されていないＶＰ指定とＶＰＩ及びＶＣＩの両方が付与されているＶＣ指定のいずれかであるかを示す比較方法指定子が記憶する。そして、比較部８は、メモリ６より出力されるＶＰＩ／ＶＣＩコネクション識別子及び前記比較方法指定子に基いて、第１ＶＰＩ／ＶＣＩと第２ＶＰＩ／ＶＣＩとについて、比較方法指定子がＶＰ指定の場合はＶＰＩのみを比較して大小関係を判定し、比較方法指定子がＶＣ指定の場合はＶＰＩ及びＶＣＩの両方を比較して大小関係を判定する。これにより、コネクションがＶＰ指定及びＶＣ指定の場合のいずれの場合であっても、ニ分岐探索法により高速に正しく検索することができる。
【００１１】
また、ＡＴＭセル転送装置が運用されている場合にも、コネクションをメモリ６に追加するデータ挿入制御部やメモリ６からコネクションを削除するデータ削除部を設けても良い。更に、処理時間に余裕のある複数のＶＰＩ／ＶＣＩのソートやメモリ６へのＶＰＩ／ＶＣＩ及び制御データの登録処理をＣＰＵにより行うようにしても良い。
【００１２】
【発明の実施の形態】
第１実施形態
図２は本発明の第１実施形態によるＡＴＭセル転送装置の構成図である。図２に示すように、ＡＴＭセル転送装置は、複数の伝送路ＩＦ終端部１２＃ｉ（ｉ＝１〜ｎ）、複数のＣＡＭ連想メモリ１４＃ｉ（ｉ＝１〜ｎ）、スイッチ部１６、コネクション管理部１８及び複数の伝送路ＩＦ終端部２０＃ｉ（ｉ＝１〜ｎ）を具備する。複数の伝送路ＩＦ終端部１２＃ｉ（ｉ＝１〜ｎ）は、図示しない光ファイバ等の入力伝送路よりＡＴＭセルを受信して、光／電気変換等をして、ＣＡＭ連想メモリ１４＃ｉ（ｉ＝１〜ｎ）に出力する。各ＣＡＭ連想メモリ１４＃ｉ（ｉ＝１〜ｎ）は、コネクションに該当するＶＰＩ／ＶＣＩ及び管理番号を昇順又は降順に記憶するＲＡＭをニ分岐探索法により検索して、入力ＶＰＩ／ＶＣＩに一致するＲＡＭアドレスを求めて、このＲＡＭアドレスに該当するＲＡＭの領域に格納された管理番号及び有効データ出力をアサートしてコネクション管理部１８に出力する。ここで、管理番号とは、コネクション管理部１８が有する図示しないコネクション管理テーブルに記憶される制御パラメータが検索されるインデックス、例えば、アドレスをいう。有効データ出力とは、入力ＡＴＭセルの管理番号が出力されるときにアサートされるものである。また、入力されたＡＴＭセルをスイッチ部１６に出力する。
【００１３】
コネクション管理部１８は、管理番号から入力ＡＴＭセルに関わる制御パラメータをコネクション管理テーブルより取得して、入力ＡＴＭセルのＶＰＩ／ＶＣＩを出側ＶＰＩ／ＶＣＩに更新及びスイッチ部１６のＡＴＭセルのスイッチングに関わる制御を行う。制御パラメータは、出側ＶＰＩ／ＶＣＩ、出方路に関する情報及びＱｏＳ等である。スイッチ部６は、コネクション管理部１８の制御に従って、各入力端子に入力されたＡＴＭセルをそのＶＰＩ／ＶＣＩに従って該当する出方路の伝送路ＩＦ終端部２０＃ｊが接続される出力端子に出力する。各伝送路ＩＦ終端部２０＃ｉ（ｉ＝１〜ｎ）は、スイッチ部６より入力されるＡＴＭセルを伝送路のインタフェースに従って、例えば、電気光変換等をして、出力伝送路に出力する。
【００１４】
図３は、図２中のＣＡＭ連想メモリ１４＃ｉの構成図である。図３に示すように、各ＣＡＭ連想メモリ１４＃ｉ（ｉ＝１〜ｎ）は、ＶＰＩ／ＶＣＩ抽出部３０＃ｉ、待ち合せバッファ３１＃ｉ、検索制御部３２＃ｉ、ＲＡＭ３４＃ｉ及び比較部３６＃ｉを有する。ＶＰＩ／ＶＣＩ抽出部３０＃ｉは、図示しないクロックに同期して入力される主信号のＡＴＭセルのセルヘッダと同期を取り、入力ＶＰＩ／ＶＣＩを抽出する。ここで、クロックは、例えば、入力伝送路より抽出されたものである。そして、抽出した入力ＶＰＩ／ＶＣＩを比較部３６＃ｉに出力する。また、入力されたＡＴＭセルを一時待ち合せバッファ３１＃ｉに蓄積する。更に、開始トリガをアサートして、検索制御部３２＃ｉに出力する。待ち合せバッファ３１＃ｉは、有効データ出力をアサートする前にセルが出力されるのを防ぐためのバッファである。
【００１５】
検索制御部３２＃ｉは、開始トリガがアサートされると、初期ＲＡＭアドレス及び図示しない読み出し信号をＲＡＭ３４＃ｉに出力する。比較部３６＃ｉより入力される一致判定が一致の場合は有効データ出力をアサートする。一致判定が不一致の場合は、一致判定が「＞」又は「＜」に応じて、ニ分岐探索法により、ＲＡＭアドレス及び読み出し制御信号をＲＡＭ３４＃ｉに出力する。一致判定が「＞」とは、入力ＶＰＩ／ＶＣＩ＞ＲＡＭ３４＃ｉより読み出されたＶＰＩ／ＶＣＩ（比較ＶＰＩ／ＶＣＩ）をいう。一致判定が「＜」とは、入力ＶＰＩ／ＶＣＩ＜比較ＶＰＩ／ＶＣＩをいう。一致判定が「＝」とは、入力ＶＰＩ／ＶＣＩ＝比較ＶＰＩ／ＶＣＩをいう。ここでニ分岐探索法とは、▲１▼検索対象の入力ＶＰＩ／ＶＣＩがＲＡＭ２４＃ｉの上半分／下半分のいずれに位置するか判断する、▲２▼次に入力ＶＰＩ／ＶＣＩが位置する上半分又は下半分の中で上半分／下半分のいずれに位置するかを判断する、▲３▼入力ＶＰＩ／ＶＣＩと一致するまで、▲２▼を繰り返す。これにより、［ｌｏｇ2Ｎ］＋１（但し、［］はガウス記号）以下の検索回数で検索可能となる。
【００１６】
ＲＡＭ３４＃ｉは、ＲＡＭアドレスに該当する領域からＶＰＩ／ＶＣＩ及び制御番号（以下、これらを関連データと呼ぶ）を出力する、ＤＲＡＭ等のランダムアクセスメモリである。比較部３６＃ｉは、ＶＰＩ／ＶＣＩ抽出部３０＃ｉより入力される入力ＶＰＩ／ＶＣＩとＲＡＭ３４＃ｉより入力される比較ＶＰＩ／ＶＣＩとを比較して、入力ＶＰＩ／ＶＣＩ＝比較ＶＰＩ／ＶＣＩ、入力ＶＰＩ／ＶＣＩ＞比較ＶＰＩ／ＶＣＩ及び入力ＶＰＩ／ＶＣＩ＜比較ＶＰＩ／ＶＣＩのいずれであるかを示す一致判定を出力する。
【００１７】
図４は、図３中の検索制御部３２＃ｉの構成図である。図４に示すように、検索制御部３２＃ｉは、アドレス保持部４０＃ｉ、アドレス更新部４２＃ｉ、制御カウンタ４４＃ｉ及び有効データ出力部４６＃ｉを有する。アドレス保持部４０＃ｉは、開始トリガがアサートされると、保持するアドレスがリセットされ、アドレス更新部４２＃ｉより出力されるＲＡＭアドレスを保持する。アドレス更新部４２＃ｉは、開始トリガがアサートされると初期ＲＡＭアドレス＝［Ｎ／２］（［］はガウス記号）をアドレス保持部４０＃ｉに出力する。図示しないクロックに同期して、一致判定が「＞」の場合、例えば、ＲＡＭ３４＃ｉには、ＶＰＩ／ＶＣＩの昇順に関連データがソートされているとき、（アドレス保持部４０＃ｉにより保持されたＲＡＭアドレス＋制御カウンタ４４より入力される加算量ΔＮ）をアドレス保持部４０＃ｉに出力する。図示しないクロックに同期して、一致判定が「＜」の場合、例えば、ＲＡＭ３４＃ｉには、ＶＰＩ／ＶＣＩの昇順にソートされて関連データが記憶されているとき、（アドレス保持部４０＃ｉにより保持されたＲＡＭアドレス−制御カウンタ４４より入力される加算量ΔＮ）をアドレス保持部４０＃ｉに出力する。
【００１８】
制御カウンタ４４＃ｉは、開始トリガがアサートされるとリセットされ、ΔＮ＝［Ｎ／２］（［］はガウス記号）をアドレス更新部４２＃ｉに出力する。クロックに同期して、［ΔＮ／４］（［］はガウス記号）をΔＮとして、アドレス更新部４２＃ｉに出力する。クロック周期は、（ＡＴＭセルが入力される周期）／（［ｌｏｇ2Ｎ］＋１）（［］はガウス記号）よりも小さい値である。このようにクロックの周期の上限値を設けたのは、次のＡＴＭセルが入力されるまでに検索を終了するためである。例えば、Ｎ＝４０９６の場合、検索回数＝１３となって、インタフェース速度が１５０Ｍｂ／ｓの時、クロックの周期の上限値＝２１４ｎｓ、インタフェース速度が６００Ｍｂ／ｓの時、クロックの周期の上限値＝５３．４ｎｓ、インタフェース速度が２．４Ｇｂ／ｓの時に、クロックの周期の上限値＝１３．４ｎｓとなる。有効データ出力部４６＃ｉは,一致判定が「＝」の場合、有効データ出力をアサートする。
【００１９】
図５は、図３中のＲＡＭ３４＃ｉの構成図である。図５に示すように、ＲＡＭ３４＃ｉには、Ｎ個のコネクションについて、ＶＰＩ／ＶＣＩの昇順又は降順にＶＰＩ／ＶＣＩ及び該ＶＰＩ／ＶＣＩに関わる制御データ（例えば、管理番号）からなる関連データが全てのコネクションについて記憶されている。関連データをＶＰＩ／ＶＣＩと管理番号のみとし、制御パラメータをＲＡＭ３４＃ｉから対象外としているのは、一実現形態であり、ＶＰＩ／ＶＣＩの制御パラメータは、コネクション管理部１８が全ての伝送路ＩＦ終端部１２＃ｉ（ｉ＝１〜ｎ）について統一的に制御することが構成上望ましく、各ＣＡＭ連想メモリ１４＃ｉ（ｉ＝１〜ｎ）のＲＡＭ３４＃ｉのメモリ容量を少なくすることを優先させた場合の例である。
【００２０】
以下、図２のＡＴＭセル転送装置の動作説明をする。
【００２１】
光ファイバ等の伝送路より一定の伝送レート（例えば、１５０Ｍｂ／ｓ，６００Ｍｂ／ｓ，２．４Ｇｂ／ｓ）でＡＴＭセルが入力される。各伝送路ＩＦ終端部１２＃ｉは（ｉ＝１〜ｎ）は、伝送路よりＡＴＭセルを受信して、装置内で処理する信号に変換し、例えば、光電気変換を行って、ＣＡＭ連想メモリ１４＃ｉ（ｉ＝１〜ｎ）に出力する。
【００２２】
図６は、図３のＣＡＭ連想メモリ１４＃ｉの動作フローチャートである。図７は、図３中の比較部３６＃ｉの動作フローチャートである。図８は、図３のタイムチャートである。ＶＰＩ／ＶＣＩ抽出部３０＃ｉは、図６中のステップＳ２において、ＡＴＭセルが入力されたか否かを判別する。ＡＴＭセルが入力された時は、ステップＳ４に進む。ＡＴＭセルが入力されていない時は、ステップＳ２でウェイトする。ＶＰＩ／ＶＣＩ抽出部３０＃ｉは、ステップＳ４において、クロックに同期して、入力されたＡＴＭセルのセルヘッダと同期を取って、ＶＰＩ／ＶＣＩを抽出して、図８に示すように、比較部２６＃ｉに出力する。ＶＰＩ／ＶＣＩ抽出部３０＃ｉは、ステップＳ６において、図８に示すように、ＡＴＭセルを待ち合せバッファ３１＃ｉに蓄積する。ＶＰＩ／ＶＣＩ抽出部３０＃ｉは、ステップＳ８において、図８に示すように、開始トリガをアサートして、検索制御部３２＃ｉに出力する。
【００２３】
検索制御部３２＃ｉ中のアドレス制御部４０＃ｉは、開始トリガがアサートされると、ステップＳ１０において、初期ＲＡＭアドレスＡ0＝［Ｎ／２］（例えば、Ｎ＝４０９６の場合、２０４８）をＲＡＭ３４＃ｉに出力する。制御カウンタ４４＃ｉは、開始トリガがアサートされると、［Ｎ／４］をΔＮとして出力する。有効データ出力部４６＃ｉは、一致判定≠「＝」なので、有効データ出力をネゲートする。ＲＡＭ３４＃ｉは、ステップＳ１２において、アドレス端子に入力されるアドレス領域に記憶されている比較ＶＰＩ／ＶＣＩを出力する。ＲＡＭ３４＃ｉは、ステップＳ１３において、管理番号を出力する。開始トリガがアサートされると、アドレスＡ0＝［Ｎ／２］のＲＡＭ３４＃ｉの領域に記憶されている、比較ＶＰＩ／ＶＣＩ及び管理番号の関連データＤ0が出力される。比較部３６＃ｉは、ステップＳ１４において、以下の処理をする。
【００２４】
図７中のステップＳ３０において、入力ＶＰＩと比較ＶＰＩとを比較する。入力ＶＰＩ＜比較ＶＰＩならば、一致判定＝「＜」を出力する。入力ＶＰＩ＝比較ＶＰＩならば、ステップＳ３２に進む。入力ＶＰＩ＞比較ＶＰＩならば、一致判定＝「＞」を出力する。ステップＳ３２において、入力ＶＣＩと比較ＶＣＩとを比較する。入力ＶＣＩ＜比較ＶＣＩならば、一致判定＝「＜」を出力する。入力ＶＣＩ＝比較ＶＣＩならば、一致判定＝「＝」を出力する。入力ＶＣＩ＞比較ＶＣＩならば、一致判定＝「＞」を出力する。
【００２５】
検索制御部３２＃ｉは、ステップＳ１６において、一致判定＝「＝」であるか否かを判定する。一致判定＝「＝」ならば、ステップＳ１８に進む。一致判定≠「＝」ならば、ステップＳ２０に進む。検索制御部３２＃ｉ中の有効データ出力部４６＃ｉは、ステップＳ１８において、有効データ出力をアサートする。ステップＳ１９において、待ち合せバッファ３１＃ｉよりセルを出力する。有効データがアサートされると、ステップＳ２に戻る。
【００２６】
ステップＳ２０において、指定した回数実行したか否かをチェックする。指定した回数実行したならば、ステップＳ２に戻る。指定した回数実行していなければ、ステップＳ２１に進む。ステップＳ２１において、検索制御部３２＃ｉは以下の処理をする。制御カウンタ４４＃ｉは、クロックに同期して、［ΔＮ／２］を加算量ΔＮとして、アドレス更新部４２＃ｉに出力する。アドレス更新部４２＃ｉは、クロックに同期して、一致信号が「＞」ならば、関連データが昇順にソートされているとき、（アドレス保持部４０＃ｉが保持するアドレス＋加算量ΔＮ）をアドレス保持部４０＃ｉに出力する。アドレス保持部４０＃ｉは、アドレス更新部４２＃ｉより出力されるアドレスをＲＡＭ３４＃ｉのアドレス端子に出力する。
【００２７】
アドレス更新部４２＃ｉは、クロックに同期して、一致信号が「＜」ならば、関連データが昇順にソートされているとき、（アドレス保持部４０＃ｉが保持するアドレス−加算量ΔＮ）をアドレス保持部４０＃ｉに出力する。アドレス保持部４０＃ｉは、アドレス更新部４２＃ｉより出力されるアドレスをＲＡＭ３４＃ｉのアドレス端子に出力する。ＲＡＭ３４＃ｉは、ステップＳ２２において、ＲＡＭアドレスの領域に記憶されている比較ＶＰＩ／ＶＣＩ及び管理番号を出力する。ステップＳ１２に戻る。そして、ステップＳ１２〜ステップＳ２２までの処理を入力ＶＰＩと一致するか指定回数を実行するまで繰り返して行う。このとき、ニ分岐探索法により検索しているので、検索回数は（［ｌｏｇ2Ｎ］＋１）（［］はガウス記号）以下となる。
【００２８】
コネクション管理部１８は、ＣＡＭ連想メモリ１４＃ｉ（ｉ＝１〜ｎ）より、出力される有効データ出力がアサートされると、管理番号を受信する。コネクション管理部１８は、管理番号とＩＦ番号をインデックス（例えば、アドレス）として、コネクション管理テーブルを検索して、管理番号に該当する制御パラメータを読み出す。そして、制御パラメータに従って、ＡＴＭセルのＶＰＩ／ＶＣＩの更新、スイッチ部１６の制御をする。スイッチ部１６は、コネクション管理部１８の制御に従って、入力されるＡＴＭセルを該当する伝送路ＩＦ終端部２０＃ｊに出力する。伝送路ＩＦ部２０＃ｉ（ｉ＝１〜ｎ）は、スイッチ部１６より入力されるＡＴＭセルを伝送路のインタフェースに従って変換（例えば、電気光変換）をして、伝送路に出力する。
【００２９】
図９は、効果説明図である。この図では、本発明、従来方式１及び従来方式２について、Ｎ＝４０９６の場合、インタフェース速度が１５０Ｍｂ／ｓ、６００Ｍｂ／ｓ、２．４Ｇｂ／ｓのそれぞれについて、メモリへのアクセス回数、次のセルが入力されるまでに検索を終了するために必要とされる上限のアクセス速度及び実現性（実現性の高いものについて丸印、実現性の低いものについて×印）を示している。尚、従来方式２では、比較回路をＮ個使用した場合は比較回路の個数が多すぎてコストが高く現実的でないため、Ｋ＝６４個の比較回路を用いている。本発明では、アクセス回数＝［ｌｏｇ2Ｎ］＋１＝１３回、従来方式１では、アクセス回数＝Ｎ＝４０９６、従来方式２では、アクセス回数＝Ｎ／Ｋ＝６４となる。インタフェース速度が１５０Ｍｂ／ｓ，６００Ｍｂ／ｓ，２．４Ｇｂ／ｓの場合、ＡＴＭセルが入力されてから次のＡＴＭセルが入力されるまでの時間は、２．７μｓ，０．６μｓ，０．１５μｓとなる。これらの時間をアクセス回数で割り算した結果であるアクセス速度は、図９に示す通りである。図９に示すように、本発明では、これらいずれのインタフェース速度の場合においても、現状のＲＡＭのアクセス速度から実現性が高いことが分かる。
【００３０】
実施形態では、ＶＰＩ／ＶＣＩに一致する関連データのニ分岐探索法による探索を、セルのルーティング制御のために用いたので、スイッチ部１６の前段に適用したが他の制御を目的とした場合はスイッチ部内やスイッチ部の後段に適用することも可能である。
【００３１】
第２実施形態
図１０は、本発明の第２実施形態によるＡＴＭセル転送装置の構成図であり、図２中の構成要素と実質的に同一の構成要素には同一の符号を附している。
【００３２】
図１１は、図１０中のＣＡＭ連想メモリ５０＃ｉの構成図であり、図３中の構成要素と実質的に同一の構成要素には同一の符号を附している。コネクション識別子は、１２ビットのＶＰＩと１６ビットのＶＣＩから構成されるが、ＶＰＩとＶＣＩの双方が付与される場合と、ＶＰＩのみが付与されて、ＶＣＩが付与されない場合がある。従って、ＶＰＩのみが付与されている場合には、ＡＴＭセルヘッダのＶＣＩが設定される１６ビットのフィールドの値は意味を持たないため、このフィールドを比較対象から除外する必要がある。そこで、各コネクションについて、それがＶＰＩとＶＣＩが付与されたものなのか、ＶＰＩのみが付与されたものなのかを識別するために比較方法識別子をＲＡＭ５２＃ｉに登録すると共に比較方法識別子に従って入力ＶＰＩ／ＶＣＩと比較ＶＰＩ／ＶＣＩとを比較するようにしている。
【００３３】
図１２は、図１１中のＲＡＭ５２＃ｉの構成図である。図１２に示すように、ＲＡＭ５２＃ｉには、ＶＰＩの昇順又は降順且つ同一ＶＰＩについてはＶＣＩの昇順又は降順にソートされた、ＶＰＩ／ＶＣＩ、管理番号及び比較方法指定子が記憶されている。比較方法指定子は、当該ＶＰＩ／ＶＣＩがＶＰＩのみが付与されたＶＰ指定、ＶＰＩ及びＶＣＩの双方が付与されたＶＣ指定のいずかである。
【００３４】
比較部５４＃ｉは、ＶＰＩ／ＶＣＩ抽出部３０＃ｉより入力される入力ＶＰＩ／ＶＣＩとＲＡＭ５２＃ｉより入力される比較ＶＰＩ／ＶＣＩとを、ＲＡＭ５２＃ｉより入力される比較方法指定子に従って、以下のように比較する。比較方法指定子がＶＰ指定の場合は、入力ＶＰＩと比較ＶＰＩのみ比較して入力ＶＣＩと比較ＶＣＩとを比較せずに一致判定を出力する。比較方法指定子がＶＣＩ指定の場合は、入力ＶＰＩと比較ＶＰＩとの比較及び入力ＶＣＩと比較ＶＣＩとの比較をして、一致判定を出力する。
【００３５】
図１３は、図１１のＣＡＭ連想メモリ５０＃ｉの動作フローチャートである。以下、図１３を参照して、図１１のＣＡＭ連想メモリ５０＃ｉの動作説明をする。図１３中のステップＳ５０〜ステップＳ５８までの処理は、図２中のステップＳ２〜ステップＳ１０までの処理と同様なので説明を省略する。ＲＡＭ５２＃ｉは、ＲＡＭアドレスが入力されると、ステップＳ６０において、ＲＡＭアドレスに記憶されている比較ＶＰＩ／ＶＣＩを出力する。ステップＳ６２において、管理番号及び比較方法指定子を出力する。比較部５４＃ｉは、ステップＳ６４において、以下の処理を行う。
【００３６】
図１４は、図１１中の比較部５４＃ｉの動作フローチャートである。ステップＳ８０において、比較方法指定子を判別する。ＶＰ指定ならば、ステップＳ８２に進む。ＶＣ指定ならば、ステップＳ８４に進む。ステップＳ８２において、入力ＶＰＩと比較ＶＰＩとを比較する。入力ＶＰＩ＞比較ＶＰＩならば、一致判定＝「＞」を出力する。入力ＶＰＩ＝比較ＶＰＩならば、一致判定＝「＝」を出力する。入力ＶＰＩ＜比較ＶＰＩならば、一致判定＝「＜」を出力する。
【００３７】
ステップＳ８４において、入力ＶＰＩと比較ＶＰＩとを比較する。入力ＶＰＩ＞比較ＶＰＩならば、一致判定＝「＞」を出力する。入力ＶＰＩ＝比較ＶＰＩならば、ステップＳ８６に進む。入力ＶＰＩ＜比較ＶＰＩならば、一致判定＝「＜」を出力する。ステップＳ８６において、入力ＶＣＩと比較ＶＣＩとを比較する。入力ＶＣＩ＞比較ＶＣＩならば、一致判定＝「＞」を出力する。入力ＶＣＩ＝比較ＶＣＩならば、一致判定＝「＝」を出力する。入力ＶＣＩ＜比較ＶＣＩならば、一致判定＝「＜」を出力する。このようにして、コネクションがＶＰ指定及びＶＣ指定のいずれの場合であっても入力ＶＰＩ／ＶＣＩと比較ＶＰＩ／ＶＣＩとの比較ができるので、ニ分岐探索方法により高速に管理番号の検索をすることができる。ステップＳ６８〜ステップＳ７２までの処理は、図６中のステップＳ１８〜ステップＳ２２までの処理と同様なので説明を省略する。
【００３８】
以上説明したように第２実施形態によれば、第１実施形態と同様の効果がある上に以下の効果が得られる。ＶＰ指定及びＶＣ指定のいずれの場合であっても、ニ分岐探索方法により高速に関連データを探索することができる。
【００３９】
第３実施形態
図１５は、本発明の第３実施形態によるＡＴＭセル転送装置の構成図であり、図２中の構成要素と実質的に同一の構成要素には同一の符号を附している。コネクションは、新たに加入者が契約されたり又契約が解除されたりすることにより、新たなコネクションに関わる関連データの追加又は既に登録されていたコネクションに関わる関連データの削除を行う必要が生じる場合がある。本実施形態では、ＶＰＩ／ＶＣＩに関わる関連データの追加及び削除が可能な構成としている。主制御部部６２は、コネクションの追加又は削除に関わる処理を制御するものであり、ＶＰＩ／ＶＣＩの追加又は削除のいずれであるかを指示する動作指定、追加される関連データ及び削除される関連データのＶＰＩ／ＶＣＩを該当するＣＡＭ連想メモリ６０＃ｉに出力する。
【００４０】
図１６は、図１５中のＣＡＭ連想メモリ６０＃ｉの構成図であり、図３中の構成要素と実質的に同一の構成要素には同一の符号を附している。図１６に示すように、ＣＡＭ連想メモリ６０＃ｉは、図３中のＶＰＩ／ＶＣＩ抽出部３０＃ｉ、待ち合せバッファ３１＃ｉ、ＲＡＭ３４＃ｉ及び比較部３６＃ｉに加えて、入力部７０＃ｉ、検索制御部７１＃ｉ、第２検索制御部７２＃ｉ、メモリ制御部７３＃ｉ、データ挿入制御部７４＃ｉ、データ削除制御部７６＃ｉ及び出力イーブル部７８＃ｉを具備する。
【００４１】
入力部７０＃ｉは、主制御部６２より関連データを入力して、第２検索制御部７２＃ｉにＶＰＩ／ＶＣＩを出力し、出力イネーブル部７８＃ｉにＶＰＩ／ＶＣＩ及び管理番号からなる関連デ−タを出力する。検索制御部７１＃ｉは、図３中の検索制御部３２＃ｉの機能に加えて、ＲＡＭ３４＃ｉへＲＡＭアドレスを出力する場合は、ＲＡＭ３４＃ｉへのアクセス競合を回避するべく、メモリ制御部７３＃ｉにＲＡＭ３４＃ｉへのアクセス権を取得してから、ＲＡＭアドレスを出力する。
【００４２】
第２検索制御部７２＃ｉは、主制御部６２より動作指定を入力して、入力部７０＃ｉよりＶＰＩ／ＶＣＩを入力する。そして、動作指定が挿入指定の場合は、メモリ制御部７３＃ｉよりＲＡＭ３４＃ｉへのアクセス権を取得してから、ＲＡＭ３４＃ｉを検索して、挿入されるＶＰＩ／ＶＣＩが挿入されるＲＡＭ３４＃ｉのアドレスを終了アドレスとして、データ挿入制御部７４＃ｉに出力する。ＲＡＭ３４＃ｉに記憶された関連データがＶＰＩ／ＶＣＩの昇順にソートされているとき、終了アドレスに記憶されている関連データのＶＰＩ／ＶＣＩ＞挿入されるＶＰＩ／ＶＣＩ且つ（終了アドレス−１）に記憶されている関連データのＶＰＩ／ＶＣＩ＜挿入されるＶＰＩ／ＶＣＩを満たす。また、関連データが降順にソートされているとき、終了アドレスに記憶されている関連データのＶＰＩ／ＶＣＩ＜挿入されるＶＰＩ／ＶＣＩ且つ（終了アドレス−１）に記憶されている関連データのＶＰＩ／ＶＣＩ＞挿入されるＶＰＩ／ＶＣＩを満たす。
【００４３】
動作指定が削除指定の場合は、メモリ制御部７３＃ｉよりＲＡＭ３４＃ｉへのアクセス権を取得してから、ＲＡＭ３４＃ｉを検索して、削除されるＶＰＩ／ＶＣＩの関連データが記憶されているアドレスを一致アドレスとして、データ削除制御部７６＃ｉに出力する。一致アドレスは検索制御部７１＃ｉと同様にニ分岐探索法を用いることにより検索することができる。
【００４４】
メモリ制御部７３＃ｉは、検索制御部７１＃ｉ、第２検索制御部７２＃ｉ、データ挿入部７４＃ｉ及びデータ削除部７６＃ｉよりアクセス要求を受けると、検索制御部７１＃ｉに最優先でアクセス権を与え、検索制御部７１＃ｉよりアクセス要求が無い場合に、第２検索制御部７２＃ｉ等にアクセス権を与える。検索制御部７１＃ｉに最優先でアクセス権を与えるのは、管理番号を高速に検索してＡＴＭセルを高速に転送する必要があるからである。
【００４５】
データ挿入制御部７４＃ｉは、主制御部６２より入力される動作指定が挿入指定の場合に、第２検索制御部７２＃ｉより終了アドレスを入力して、メモリ制御部７３＃ｉにアクセス権を取得してから、最大アドレスから降順に終了アドレスまで、ＲＡＭ２４＃ｉより関連データの読み出し及び読み出しアドレスの直後のアドレスにその関連データの書き込みを行うことにより、終了アドレス以降に位置する関連データを１個の関連データ分だけ後に移動する。その後、メモリ制御部７３＃ｉよりアクセス権を取得してから、出力イネーブル部７８＃ｉをイネーブルにして、終了アドレスに関連データを書き込む。
【００４６】
データ削除制御部７４＃ｉは、主制御部６２より入力される動作指定が削除指定の場合に、第２検索制御部７２＃ｉより一致アドレスを入力すると、メモリ制御部７３＃ｉよりアクセス権を取得してから、（一致アドレス＋１）から最大アドレスまで、関連データの読み出し及び読み出しアドレスの直前のアドレスにその関連データの書き込みを行うことにより、一致アドレスに記憶された関連データを削除する。出力イネーブル部７８＃ｉは、データ挿入部７４＃ｉよりイネーブルにされると、入力部７０＃ｉより入力される関連データをＲＡＭ３４＃ｉのデータ信号線に出力する、例えば、トライステートバッファである。以下、図１６のＣＡＭ関連メモリ６０＃ｉの動作説明をする。
【００４７】
（１）  データ挿入の場合
主制御部６２は、関連データを挿入する場合は、該当するＣＡＭ連想メモリ６０＃ｉに、動作指定を挿入指定に設定して、挿入するＶＰＩ／ＶＣＩ及び管理番号の関連データを出力する。ＣＡＭ連想メモリ６０＃ｉ中の入力部７０＃ｉは、関連データを入力して、ＶＰＩ／ＶＣＩを第２検索制御部７２＃ｉに出力し、関連データを出力イネーブル部７８＃ｉに出力する。第２検索制御部７２＃ｉは、動作指定が挿入指定なので、入力部７０＃ｉよりＶＰＩ／ＶＣＩを入力して、メモリ制御部７３＃ｉよりアクセス権を取得してから、ＲＡＭ３４＃ｉを検索して、挿入アドレスである終了アドレスを検出する。そして、データ挿入制御部７４＃ｉに終了アドレスを出力する。
【００４８】
データ挿入制御部７４＃ｉは、動作指定が挿入指定なので、第２検索制御部７２＃ｉより終了アドレスを入力して、メモリ制御部７３＃ｉよりアクセス権を取得してから、終了アドレス以降のアドレスの関連データを直後のアドレス領域に移動する。そして、メモリ制御部７３＃ｉよりアクセス権を取得してから、出力イネーブル部７８＃ｉをイネーブルにし、終了アドレスをＲＡＭアドレスとして出力することにより、ＲＡＭ３４＃ｉに関連データを書き込む。これにより、ＲＡＭ３４＃ｉには、関連データがＶＰＩ／ＶＣＩの昇順又は降順でソートされて挿入される。従って、挿入後のＲＡＭ３４＃ｉに対して検索制御部７１＃ｉがニ分岐探索法により入力ＶＰＩ／ＶＣＩに一致する関連データを検索することができる。
【００４９】
（２）  データ削除の場合
主制御部６２は、関連データを削除する場合は、該当するＣＡＭ連想メモリ６０＃ｉに、動作指定を削除指定に設定して、削除するＶＰＩ／ＶＣＩを出力する。入力部７０＃ｉは、ＶＰＩ／ＶＣＩを第２検索制御部７２＃ｉに出力する。第２検索制御部７２＃ｉは、動作指定が削除指定なので、入力部７０＃ｉよりＶＰＩ／ＶＣＩを入力して、メモリ制御部７３＃ｉよりアクセス権を取得してから、ＲＡＭ３４＃ｉをニ分岐探索法により検索し、削除アドレスである一致アドレスを検出する。そして、データ削除制御部７６＃ｉに一致アドレスを出力する。
【００５０】
データ削除制御部７６＃ｉは、動作指定が削除指定なので、第２検索制御部７２＃ｉより一致アドレスを入力して、メモリ制御部７３＃ｉよりアクセス権を取得してから、（一致アドレス＋１）以降のアドレスの関連データを直前のアドレス領域に移動する。これにより、ＲＡＭ３４＃ｉには、削除ＶＰＩ／ＶＣＩの関連データが削除されると共に削除ＶＰＩ／ＶＣＩの昇順又は降順にソートされた状態で削除対象のＶＰＩ／ＶＣＩの関連データが削除される。従って、削除後のＲＡＭ３４＃ｉに対して検索制御部７１＃ｉがニ分岐探索法により入力ＶＰＩ／ＶＣＩに一致する関連データを検索することができる。
【００５１】
以上説明したように第３実施形態によれば、第１実施形態と同様の効果がある上に以下の効果がある。データ挿入及びデータ削除が可能であるので、コネクションの追加、削除が容易に実現できる。
【００５２】
第４実施形態
図１７は、本発明の第４実施形態によるＡＴＭセル転送装置の構成図であり、図２中の構成要素と実質的に同一の構成要素には同一の符号を附している。関連データをＲＡＭに初期登録・追加・削除に関わる処理は、入力伝送路から入力されたＶＰＩ／ＶＣＩの管理番号を検索する処理に比べて、処理時間に余裕があると考えられる。これらの一部又は全てをＣＰＵにより処理をすることにより、ハードウェアによる複雑な処理を無くすことができる。これにより、品質の向上やコスト低減化を図ることができる。そこで、処理時間に余裕がある処理をＣＰＵにより実現している。
【００５３】
入力部８０は、オペレータにより入力された関連データや動作指定を入力する端末装置等である。動作指定には、挿入指定、削除指定及び初期登録指定がある。初期登録指定は、関連データをＶＰＩ／ＶＣＩの昇順又は降順にソートして、ソートした関連データをＲＡＭに登録する処理の指定である。挿入指定及び削除指定は、第３実施形態と同様である。ＣＰＵ８２は、上述したように処理時間に余裕のある処理を行うものであり、処理対象としては、▲１▼関連データを挿入又は削除すべきＲＡＭ内のアドレスを求める検索処理、▲２▼関連データをＲＡＭに初期登録するために複数の関連データをＶＰＩ／ＶＣＩの昇順又は降順にソートする処理、▲３▼▲２▼でソートした関連データをＲＡＭに書き込む処理、▲４▼追加又は削除する関連データを指定する入力処理、▲５▼データ挿入制御処理、▲６▼データ削除制御処理等がある。本例では、ＣＰＵ８２は、これらの中の、例えば、▲１▼〜▲４▼の処理を実行する。ＣＰＵインタフェース部８４は、ＣＰＵ８２と、入力部８０ＣＡＭ連想メモリ８６＃ｉ（ｉ＝１〜ｎ）間をインタフェースする。
【００５４】
図１８は、図１７中のＣＡＭ連想メモリ８６＃ｉの構成図であり、図１６中の構成要素と実質的に同一の構成要素には同一の符号を附している。ＲＡＭ３４＃ｉには、ＣＰＵ８２から出力されるＲＡＭアドレス、ＲＡＭデータがＣＰＵインタフェース部８４を通して入力される。データ挿入制御部７４＃ｉには、ＣＰＵ８２から出力される終了アドレス及び動作指定がＣＰＵインタフェース部８４を通して入力される。また、データ削除制御部７６＃ｉには、ＣＰＵ８２から出力される一致アドレス及び動作指定がＣＰＵインタフェース部８４を通して入力される。以下、図１７中のＣＡＭ連想メモリ８６＃ｉの動作説明をする。
【００５５】
（１）  初期登録
入力部８０には、複数の関連データ及び初期登録を指示する動作指定が端末装置等より入力される。入力部８０は、これらの関連データ及び動作指定をＣＰＵ８２に出力する。ＣＰＵ８２は、動作指定が初期登録なので、全ての関連データをＶＰＩ／ＶＣＩの昇順又は降順にソートする。メモリ制御部７３＃ｉよりアクセス権を取得してから、ソートした関連データを１個ずつＲＡＭアドレスをインクリメントしながら、ＣＰＵインタフェース８４を通して、ＲＡＭ３４＃ｉに書き込む。ＲＡＭ３４＃ｉには、ソートされた関連データが書き込まれる。
【００５６】
（２）  データ挿入
入力部８０には、挿入される関連データ及びデータ挿入を指示する動作指定が入力される。入力部８０は、関連データ及び動作指定をＣＰＵ８２に出力する。ＣＰＵ８２は、動作指定がデータ挿入なので、メモリ制御部７３＃ｉよりアクセス権を取得してから、ＣＰＵインタフェース部８４を通して、ＲＡＭ３４＃ｉにアクセスして、終了アドレスを検索する。そして、ＣＰＵインタフェース部８４を通して、関連データを出力イネーブル部７８＃ｉに出力し、終了アドレス及び動作指定をデータ挿入制御部７４＃ｉに出力する。データ挿入制御部７４＃ｉは、第３実施形態と同様に動作して、終了アドレス以降のアドレス領域に記憶された関連データを直後のアドレス領域に移動した後、終了アドレスをＲＡＭ３４＃ｉに出力し、出力イネーブル部７８＃ｉをイネーブルして、関連データを終了アドレスの領域に書き込む。
【００５７】
（３）  データ削除
入力部８０には、削除されるＶＰＩ／ＶＣＩ及びデータ削除を指示する動作指定が入力される。入力部８０は、削除されるＶＰＩ／ＶＣＩ及び動作指定をＣＰＵ８２に出力する。ＣＰＵ８２は、動作指定がデータ削除なので、メモリ制御部７３＃ｉよりアクセス権を取得してから、ＣＰＵインタフェース部８４を通して、ＲＡＭ３４＃ｉにアクセスして、一致アドレスを検索する。そして、ＣＰＵインタフェース部８４を通して、一致アドレス及び動作指定をデータ削除制御部７６＃ｉに出力する。データ削除制御部７６＃ｉは、第３実施形態と同様に動作して、（一致アドレス＋１）以降のアドレス領域に記憶された関連データを直前のアドレス領域に移動する。
【００５８】
以上説明したように、第４実施形態によれば、第３実施形態と同様の効果がある上に以下の効果がある。処理時間に余裕のある処理については、ＣＰＵにより処理をすることにより、ハードウェアによる複雑な処理を無くすことにより、品質の向上やコスト低減化を図ることができる。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、ニ分岐探索方法により、入力されたＡＴＭセルに関わる関連データを検索するので、コスト低減化及び高速検索を実現できる。また、入力されたＡＴＭセルがＶＰＩのみが付与されたもの、ＶＰＩとＶＣＩの双方が付与されたものであっても、ニ分岐探索方法により高速に検索することができる。更に、処理時間に余裕のある処理はＣＰＵ、入力されたＡＴＭセルに関わる関連データの検索はハードウェアにより処理をすることにより、ハードウェアによる複雑な処理を無くすことにより、品質の向上やコスト低減化を図ることができる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明の第１実施形態によるＡＴＭセル転送装置の構成図である。
【図３】図２中のＣＡＭ連想メモリの構成図である。
【図４】図３中の検索制御部の機能ブロック図である。
【図５】図３中のＲＡＭの構成図である。
【図６】図３の動作フローチャートである。
【図７】図３中の比較部の動作フローチャートである。
【図８】図３のタイムチャートである。
【図９】効果説明図である。
【図１０】本発明の第２実施形態によるＡＴＭセル転送装置の構成図である。
【図１１】図１０中のＣＡＭ連想メモリの構成図である。
【図１２】図１１中のＲＡＭの構成図である。
【図１３】図１１の動作フローチャートである。
【図１４】図１１中の比較部の動作フローチャートである。
【図１５】本発明の第３実施形態によるＡＴＭセル転送装置の構成図である。
【図１６】図１５中のＣＡＭ連想メモリの構成図である。
【図１７】本発明の第４実施形態によるＡＴＭセル転送装置の構成図である。
【図１８】図１７中のＣＡＭ連想メモリの構成図である。
【符号の説明】
２  コネクション識別子抽出部
４  検索制御部
６  メモリ
８  比較部
【図１】
0004376421.tif 000002
【図２】
0004376421.tif 000003
【図３】
0004376421.tif 000004
【図４】
0004376421.tif 000005
【図５】
0004376421.tif 000006
【図６】
0004376421.tif 000007
【図７】
0004376421.tif 000008
【図８】
0004376421.tif 000009
【図９】
0004376421.tif 000010
【図１０】
0004376421.tif 000011
【図１１】
0004376421.tif 000012
【図１２】
0004376421.tif 000013
【図１３】
0004376421.tif 000014
【図１４】
0004376421.tif 000015
【図１５】
0004376421.tif 000016
【図１６】
0004376421.tif 000017
【図１７】
0004376421.tif 000018
【図１８】
0004376421.tif 000019