(57)【特許請求の範囲】
【請求項１】
トリプルウエル工程により制作された半導体素子において、
発信信号（ＯＳＣ）を出力する発振回路部と、
該発振回路部から出力された発信信号（ＯＳＣ）によりポンピング動作を行い、基板電圧（Ｖｂｂ）を出力するポンピング部と、
外部から印加された複数の信号をコーディングし、前記コーディングされた信号に相当する感知レベル選択信号を出力するベンダーテストモード発生部と、
該感知レベル選択信号により複数のセンシングポイントのうち、いずれか１つのセンシングポイントが選択されると、該選択されたセンシングポイントを介して前記ポンピング部から出力された基板電圧（Ｖｂｂ）の電圧レベルを感知し、該感知された電圧レベルに基づき感知信号を前記発振回路部に出力するレベル感知部と、を備えることを特徴とする半導体素子の基板電圧印加回路。
【請求項２】
前記レベル感知部は、前記ポンピング部から出力された基板電圧（Ｖｂｂ）をセンシングする複数個のレベル感知段が並列連結されて構成され、前記ベンダーテストモード発生部から出力された感知レベル選択信号ＤＥＴａ〜ＤＥＴｎにより選択されることを特徴とする請求項１記載の半導体素子の基板電圧印加回路。
【請求項３】
前記各レベル感知段は、
ソース及びサブストレートには基板電圧（Ｖｂｂ）が印加され、ゲートには接地電圧（Ｖｓｓ）が印加されるセンシング用ＮＭＯＳトランジスタと、
該センシング用ＮＭＯＳトランジスタのドレインがソースに連結され、ドレインに前記発振回路部が連結され、ゲートに前記ベンダーテストモード発生部から出力される感知レベル選択信号ＤＥＴａ〜ＤＥＴｎが印加されるスイッチングＮＭＯＳトランジスタと、から構成されたことを特徴とする請求項２記載の半導体素子の基板電圧印加回路。
【請求項４】
前記ベンダーテストモード発生部は、外部から印加されるＷＣＢＲ信号、ハイレベルの電源電圧ＳＶｃｃ及びアドレス信号をコーディングして感知レベル選択信号を出力することを特徴とする請求項１記載の半導体素子の基板電圧印加回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の基板電圧印加回路に係るもので、詳しくは、トリプルウエル（Triple Well）工程により制作される半導体素子に備えられた、所望の基板電圧を選択的に発生し得る基板電圧印加回路に関するものである。
【０００２】
【従来の技術】
従来のＣＭＯＳ半導体素子は、Ｐ型の基板上にツインウエル（Twin Well; P-Well & N-Well）を形成し、Ｐ−ウエルには基板電圧（Ｖｂｂ）が、Ｎ−ウエルには電源電圧Ｖｃｃがそれぞれ印加されていたが、デバイスの高集積化に従い素子の微細化及び信頼性の改善を計るため、ツインウエル工程がトリプルウエル工程に変化されつつある。
【０００３】
そして、従来のトリプル−ウエルの半導体素子においては、図４に示したように、メモリセル部１及び周辺回路部２により構成され、前記メモリ部１はディープＮ−ウエル（deep N-Well）の内部にＰ−ウエルが包含され、前記周辺回路部２はＰ−ウエル及びＮ−ウエルにより構成されていた。
【０００４】
このとき、前記周辺回路部２のＰ−ウエルには接地電圧Ｖｓｓが、Ｎ−ウエルには電源電圧Ｖｃｃがそれぞれ印加され、前記メモリセル部１のディープＮ−ウエルには電源電圧Ｖｃｃ又は昇圧電圧Ｖｐｐが、Ｐ−ウエルには基板電圧Ｖｂｂがそれぞれ印加されていた。ここで、該基板電圧Ｖｂｂは、半導体素子に内蔵された基板電圧発生回路から出力されるようになっていた。
【０００５】
そして、半導体素子の基板電圧発生回路においては、図５に示したように、発振信号ＯＳＣを出力する発振回路部１０と、該発信信号ＯＳＣによりポンピング動作を行って基板電圧Ｖｂｂを出力するポンピング部２０と、既設定されたセンシングポイントにより前記ポンピング部２０から出力される基板電圧Ｖｂｂの電圧レベルを感知して感知信号ＯＳＣＳＷを出力するレベル感知部３０と、から構成され、ここで、前記発振回路部１０及び前記ポンピング部２０は周知の回路を使用していた。
【０００６】
前記レベル感知部３０は、前記ポンピング部２０から出力された基板電圧Ｖｂｂがソース及びサブストレートに印加され、ゲートに接地電圧Ｖｓｓが印加され、ドレインが前記発振回路部１０に連結されたセンシング用ＮＭＯＳトランジスタＮ１に構成され、該センシング用ＮＭＯＳトランジスタＮ１は前記ディープＮ−ウエル内のトランジスタであった。
【０００７】
このように構成された従来基板電圧印加回路の動作について、図５に基づいて説明すると以下のようであった。
【０００８】
先ず、ポンピング部２０は発振回路部１０から出力された発信信号ＯＳＣに従いポンピング動作を行って基板電圧Ｖｂｂをメモリセル部１に出力するが、このとき、レベル感知部３０は前記ポンピング部２０から出力された基板電圧Ｖｂｂをセンシングし、該基板電圧Ｖｂｂが既設定された所定レベルのセンシングポイントになると、前記発振回路部１０を停止させる感知信号ＯＳＣＳＷを出力し、前記基板電圧Ｖｂｂが所定電圧レベル以下であると、前記発振回路部１０を継続動作させる感知信号ＯＳＣＳＷを出力する。
【０００９】
即ち、図６のＡのように、前記ポンピング部２０から出力される基板電圧Ｖｂｂが所定電圧レベルのセンシングポイントより低いと、前記レベル感知部３０のセンシング用ＮＭＯＳトランジスタＮ１がターンオフされて前記発振回路部１０は動作を停止し、且つ、図６のＢのように、前記基板電圧Ｖｂｂが所定電圧レベルより高いと、前記センシング用ＮＭＯＳトランジスタＮ１がターンオンされ、該ターンオンされたＮＭＯＳトランジスタＮ１を経て前記基板電圧Ｖｂｂが出力されて前記発振回路部１０が再び動作するようになる。このとき、前記レベル感知部３０のセンシングポイントである電圧レベルは前記センシング用ＮＭＯＳトランジスタＮ１のターンオン電圧により決定される。
【００１０】
よって、前記レベル感知部３０から出力された感知信号ＯＳＣＳＷにより前記発振回路部１０の稼動が調節されて、基板電圧発生回路は一定の基板電圧Ｖｂｂをメモリセル部１に出力するようになる。
【００１１】
【発明が解決しようとする課題】
然るに、このように構成された従来半導体素子の基板電圧発生回路においては、半導体素子のメモリセルがディープＮ−ウエル内のＰ−ウエルに構成されているため、ウエハのレベルテストを行うとき、基板電圧発生回路の動作を停止させた後外部から所望レベルの電源を基板電圧Ｖｂｂの入力パッドに印加するようになっているが、パッケージの製造が終了された状態では外部から基板電圧Ｖｂｂを変化させて印加することが不可能になって、メモリセルの不良分析及び特性の判断時に基板電圧Ｖｂｂの評価が不可能になるという不都合な点があった。
【００１２】
本発明は、このような従来の問題点に鑑みてなされたもので、既設定された複数のセンシングポイントにより基板電圧を感知した後、外部の感知レベル選択信号により半導体素子のメモリセル部に印加される基板電圧レベルを選択的に調節し得る半導体素子の基板電圧印加回路を提供しようとする。
【００１３】
【課題を解決するための手段】
このような目的を達成するため本発明に係る半導体素子の基板電圧印加回路においては、トリプルウエル工程により制作された半導体素子において、発信信号（ＯＳＣ）を出力する発振回路部と、該発振回路部から出力された発信信号（ＯＳＣ）によりポンピング動作を行い、基板電圧（Ｖｂｂ）を出力するポンピング部と、外部から印加する複数の信号をコーディングし感知レベル選択信号を出力するベンダーテストモード発生部と、該ベンダーテストモード発生部の感知レベル選択信号により選択された複数のセンシングポイントにより前記ポンピング部から出力された基板電圧（Ｖｂｂ）の電圧レベルを感知して前記発振回路部に出力するレベル感知部と、を備えて構成されている。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態に対し、図面を用いて説明する。
本発明に係る半導体素子の基板電圧印加回路においては、図１に示したように、発振回路部１００、ポンピング部２００、ベンダーテストモード発生部３００及びレベル感知部４００、から構成され、ここで、前記発振回路部１００及び前記ポンピング部２００は、発信動作及びポンピング動作を行う回路をそれぞれ用いている。
【００１５】
そして、前記ベンダーテストモード発生部３００は、外部装置（図示されず）から印加するＷＣＢＲ信号、ハイレベルの電源電圧Ｖｃｃ及びアドレス信号をコーディングして感知レベル選択信号ＤＥＴａ〜ＤＥＴｎを出力する。
【００１６】
且つ、前記レベル感知部４００においては、図２に示したように、入力端子と出力端子間に複数個のレベル感知段４１ａ〜４１ｎが並列連結され、それらレベル感知段４１ａ〜４１ｎは前記ポンピング部２００から出力された基板電圧Ｖｂｂをセンシングして、前記ベンダーテストモード発生部３００から出力された複数個の感知レベル選択信号ＤＥＴａ〜ＤＥＴｎにより所定レベルの感知信号ＯＳＣＳＷを出力する。
【００１７】
また、前記各レベル感知段４１ａ〜４１ｎは、ソース及びサブストレートに基板電圧Ｖｂｂが印加され、ゲートには接地電圧Ｖｓｓが印加するセンシング用ＮＭＯＳトランジスタＮ４２と、該センシング用ＮＭＯＳトランジスタＮ４２のドレインがソースに連結され、ドレインに前記発振回路部１００が連結され、ゲートに前記ベンダーテストモード発生部３００から出力される感知レベル選択信号ＤＥＴａ〜ＤＥＴｎが印加するスイッチングＮＭＯＳトランジスタＮ４３と、を備えて構成される。ここで、前記各レベル感知段４１ａ〜４１ｎの内部構成は同様であり、それらレベル感知段４１ａ〜４１ｎの各センシング用ＮＭＯＳトランジスタＮ４２，Ｎ４４，Ｎ４６は変化する基板電圧Ｖｂｂのレベルを相違にセンシングし得るように相互異なるサイズに構成されている。
【００１８】
このように構成される本発明に係る半導体素子の基板電圧印加回路の動作及び作用に対し、図面に基づいて説明する。
【００１９】
図１において、発振回路部１００が発信信号ＯＳＣを出力すると、ポンピング部２００は前記発信信号ＯＳＣをポンピングして基板電圧Ｖｂｂをメモリセル部１に出力する。
【００２０】
次いで、レベル感知部４００は前記ポンピング部２００から出力される基板電圧Ｖｂｂの電圧レベルを複数のセンシングポイントにより感知した後、ベンダーテストモード発生部３００から出力された感知レベル選択信号ＤＥＴａ〜ＤＥＴｎにより該当レベルの感知信号ＯＳＶＳＷを前記発振回路部１００に出力する。
【００２１】
このとき、前記レベル感知部４００の複数のセンシングポイントは、複数個のレベル感知段４１ａ〜４１ｎ内のセンシング用ＮＭＯＳトランジスタＮ４２，Ｎ４４，Ｎ４６のサイズを異なるようにして決定され、感知レベル選択信号ＤＥＴａ〜ＤＥＴｎにより複数個のレベル感知段４１ａ〜４１ｎ中の１つのレベル感知段が選択される。
【００２２】
例えば、前記ベンダーテストモード発生部３００から出力された感知レベル選択信号ＤＥＴａ〜ＤＥＴｎが‘１０...０’であると仮定すると、レベル感知段４１ａのスイッチングＮＭＯＳトランジスタＮ４３がターンオンされて１番目のレベル感知段４１ａのみが選択され、よって、該選択されたレベル感知段４１ａのセンシング用ＮＭＯＳトランジスタＮ４２のサイズにより決定されたセンシングポイントに従って感知信号ＯＳＣＳＷが出力され、前記発振回路部１００は前記感知信号ＯＳＣＳＷに従って可動停止信号ＯＳＣ、又は、発信信号ＯＳＣを前記ポンピング部２００に出力する。
【００２３】
上記の動作は前記ベンダーテストモード発生部３００から出力される感知レベル選択信号ＤＥＴａ〜ＤＥＴｎにより複数個のレベル感知段４１ａ〜４１ｎ中の、レベル感知段４１ａのみが選択されたときであり、よって、それらレベル感知段４１ａ〜４１ｎ中のレベル感知段４１ｂが選択されるとき、又は、複数個のレベル感知段が選択されるときは、前記レベル感知部４００の感知信号ＯＳＣＳＷが変化されて、結局、前記ポンピング部２００は以前に発生された基板電圧Ｖｂｂとは異なるレベルの基板電圧Ｖｂｂをメモリセル部１に出力するようになる。
【００２４】
そして、図４は、前記ベンダーテストモード発生部３００から出力された感知レベル選択信号ＤＥＴａ〜ＤＥＴｎにより選択されたセンシングポイントによるレベル感知部４００の動作状態を示したもので、図３の▲１▼は一般のセンシングポイントによるもので、▲２▼は（前記ベンダーテストモード発生部３００から出力される感知レベル選択信号ＤＥＴａ〜ＤＥＴｎにより）任意に高く調節されたセンシングポイントによるもので、▲３▼及び▲４▼は任意に低く調節されたセンシングポイントによるものである。
【００２５】
よって、前記センシングポイントの変化により前記発振回路部１００が動作又は停止される点のＡ、Ｂも変化される。
【００２６】
一方、前記ベンダーテストモード発生部３００は、外部装置から印加するＷＣＢＲ信号、ハイレベルの電源電圧ＳＶｃｃ及びアドレス信号をコーディングして感知レベル選択信号ＤＥＴａ〜ＤＥＴｎを前記レベル感知部４００に出力し、該レベル感知部４００に入力された選択信号は前記各レベル感知段４１ａ〜４１ｎのそれぞれの第２ＮＭＯＳトランジスタをイネーブルさせて、該当センシングポイントのレベル感知段が選択されるようになり、このとき、前記レベル感知段４１ａ〜４１ｎの数は前記感知レベル選択信号ＤＥＴａ〜ＤＥＴｎのビット数により決定される。
【００２７】
ここで、前記ＷＣＢＲ信号はメモリ素子が動作するときライトイネーブル信号Ｗ／ＥがカスＣＡＳ信号より先立って入力することを知らせる信号であり、ハイレベルの電源電圧ＳＶｃｃはベンダーテスト時に使用される任意の電源である（例えば、６Ｖ以上）。
【００２８】
このように、前記ベンダーテストモード発生部３００から出力される感知レベル選択信号ＤＥＴａ〜ＤＥＴｎにより前記各レベル感知段４１ａ〜４１ｎは１つ又は複数個が選択され、それら選択されたレベル感知段４１ａ〜４１ｎにより相互相違する感知信号ＯＳＣＳＷがそれぞれ出力され、よって、最終ポンピング部２００から出力される基板電圧Ｖｂｂは前記ベンダーテストモード発生部３００から出力される感知レベル選択信号ＤＥＴａ〜ＤＥＴｎにより相違に出力される。
【００２９】
即ち、前記基板電圧Ｖｂｂはパッケージの製造が終了されても一定にセッティングされた基板電圧のレベルよりも高く、又は低く調節することができる。
【００３０】
【発明の効果】
以上説明したように、本発明の半導体素子の基板電圧印加回路に係る請求項１の発明によれば、トリプルウエル工程により半導体パッケージの製造が終了した状態からも基板電圧のレベルを調節して供給するため、メモリセルの不良分析及び特性の評価が可能になって、歩留まりの向上及び特性の改善を図り得るという効果がある。
【００３１】
そして、請求項２及び３に係る発明によれば、外部から入力された感知レベル選択信号により既設定されたセンシングポイントに該当する基板電圧をセンシングして出力し得るという効果がある。
【００３２】
且つ、請求項４に係る発明によれば、一般に使用されないベンダー（Vendor）テストモードを使用するため、半導体素子のパッケージの製造が終了された状態からも基板電圧を変化させる選択信号を供給し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の基板電圧印加回路を示したブロック図である。
【図２】図１のレベル感知部を示した詳細回路図である。
【図３】図２のレベル感知部における複数のセンシングポイントの作用を説明示した図である。
【図４】トリプルウエル工程により制作された半導体素子を示した断面図である。
【図５】従来の半導体素子の基板電圧印加回路を示したブロック図である。
【図６】図５のレベル感知部のセンシングポイントを示した説明図である。
【符号の説明】
１００：発振回路部
２００：ポンピング部
３００：ベンダーテストモード発生部
４００：レベル感知部
４１ａ〜４１ｎ：レベル感知段
Ｎ４２，Ｎ４４，Ｎ４６：センシング用ＮＭＯＳトランジスタ
Ｎ４３，Ｎ４５，Ｎ４７：スイッチングＮＭＯＳトランジスタ
【図１】
0004241974.tif 000002
【図２】
0004241974.tif 000003
【図３】
0004241974.tif 000004
【図４】
0004241974.tif 000005
【図５】
0004241974.tif 000006
【図６】
0004241974.tif 000007