(57)【特許請求の範囲】
【請求項１】
絶縁性基板と、
前記絶縁性基板の上に形成され、チャネル領域、該チャネル領域を挟むソース部及びドレイン部を備えた半導体層と、
前記半導体層の上に形成されたゲート絶縁膜と、
前記チャネル領域全体を含み、前記ゲート絶縁膜の上に形成されたゲート電極と、
下から順に無機絶縁膜と感光性の樹脂絶縁膜とで構成され、前記ゲート電極及び半導体層を被覆する層間絶縁膜であって、該無機絶縁膜がシリコン窒化膜の単層膜、或いは下から順にシリコン酸化膜及びシリコン窒化膜により構成された積層膜である該層間絶縁膜と、
前記半導体層のソース部上の前記層間絶縁膜に形成されたソース部コンタクトホールと、
前記半導体層のドレイン部上の前記層間絶縁膜に形成されたドレイン部コンタクトホールと、
前記ソース部コンタクトホールを介して前記ソース部に接続され、かつ前記層間絶縁膜に接する画素電極と、
前記ドレイン部コンタクトホールを介して前記ドレイン部に接続され、かつ前記層間絶縁膜に接するように前記画素電極と同一膜で形成された第１導電膜と、
前記第１導電膜に接して形成され、かつ該第１導電膜を介して前記ドレイン部に接続された第２導電膜とを有することを特徴とする薄膜トランジスタ基板。
【請求項２】
前記ゲート電極と同一膜で形成されたゲート配線と、
前記ゲート配線上の前記層間絶縁膜に形成されたゲート配線部コンタクトホールと、
前記ゲート配線部コンタクトホールを介して前記ゲート配線に接続され、前記画素電極と同一膜で形成された第３導電膜と、
前記第３導電膜を介して前記ゲート配線に接続され、前記第２導電膜と同一膜で形成された第４導電膜とを有することを特徴とする請求項１に記載の薄膜トランジスタ基板。
【請求項３】
前記画素電極はＩＴＯ膜又はＳｎＯ2膜からなり、前記ゲート電極は、下から順に、アルミニウム（Ａｌ）膜又はアルミニウム（Ａｌ）を含む膜と高融点金属膜とにより構成される積層膜からなることを特徴とする請求項１又は２に記載の薄膜トランジスタ基板。
【請求項４】
絶縁性基板上に半導体層のパターンを形成する工程と、
前記半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極をマスクに利用して前記半導体層のソース部及びドレイン部になる部分に不純物を導入する工程と、
前記半導体層及び前記ゲート電極の上に、下から順に無機絶縁膜と感光性の樹脂絶縁膜とで構成された層間絶縁膜であって、該無機絶縁膜がシリコン窒化膜の単層膜、或いは下から順にシリコン酸化膜及びシリコン窒化膜により構成された積層膜である該層間絶縁膜を形成する工程と、
少なくとも前記ソース部及びドレイン部の上の前記層間絶縁膜にコンタクトホールを形成する工程と、
前記層間絶縁膜及び前記コンタクトホールの内面上に透明導電膜を形成する工程と、
前記透明導電膜の上に金属膜を形成する工程と、
前記透明導電膜をエッチングストップ層として、前記金属膜をパターニングすることにより、前記ドレイン部のコンタクトホールを含む部分に配線電極を形成する工程と、
前記透明導電膜をパターニングして、前記コンタクトホールを介して前記ソース部に接続される画素電極を形成すると同時に、前記コンタクトホール内の前記透明導電膜を介して前記ドレイン部に接続される前記配線電極を形成する工程とを有することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項５】
絶縁性基板上に半導体層のパターンを形成する工程と、
前記半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極をマスクに利用して前記半導体層のソース部及びドレイン部になる部分に不純物を導入する工程と、
前記半導体層及び前記ゲート電極の上に、下から順に無機絶縁膜と感光性の樹脂絶縁膜とで構成された層間絶縁膜であって、該無機絶縁膜がシリコン窒化膜の単層膜、或いは下から順にシリコン酸化膜及びシリコン窒化膜により構成された積層膜である該層間絶縁膜を形成する工程と、
少なくとも前記ソース部及びドレイン部の上の前記層間絶縁膜にコンタクトホールを形成する工程と、
前記層間絶縁膜及び前記コンタクトホールの内面上に透明導電膜を形成する工程と、
前記透明導電膜の上に金属膜を形成する工程と、
前記ソース部に接続される画素電極が形成される部分の膜厚が、前記ドレイン部に接続される配線電極が形成される部分の膜厚より薄くなるようにして、前記金属膜の上にレジスト膜のパターンを形成する工程と、
前記レジスト膜をマスクにして、前記金属膜及び前記透明導電膜をエッチングして前記配線電極を形成する工程と、
前記画素電極が形成される部分のレジスト膜を選択的に除去し、かつ前記配線電極が形成される部分のレジスト膜を残存させる工程と、
前記配線電極が形成される部分のレジスト膜をマスクにして、前記画素電極が形成される部分の前記金属膜を、前記透明導電膜をエッチングストップ膜としてエッチングして前記画素電極を形成する工程とを有することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項６】
絶縁性基板の上方に、一導電型チャネル用半導体層及び反対導電型チャネル用半導体層のパターンを形成する工程と、
前記半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極となる第１導電膜を形成する工程と、
前記第１導電膜及び前記ゲート絶縁膜をパターニングすることにより、前記反対導電型チャネル用半導体層の上に、下から順に、反対導電型チャネル用ゲート絶縁膜と、前記反対導電型チャネル用ゲート絶縁膜の幅より細い幅を有する反対導電型チャネル用ゲート電極とが積層された構造を形成すると同時に、前記一導電型チャネル用半導体層を被覆する前記ゲート絶縁膜と前記第１導電膜とが積層されたカバー積層膜のパターンを形成する工程と、
前記反対導電型チャネル用ゲート電極及びゲート絶縁膜をマスクに利用して、並びに、前記反対導電型チャネル用ゲート電極をマスクに利用しかつ前記ゲート電極の周囲のゲート絶縁膜を通して反対導電型不純物を前記反対導電型チャネル用半導体層に導入して、所定の反対導電型チャネル用ソース部及びドレイン部を形成する工程と、
前記カバー積層膜をパターニングすることにより、下から順に、一導電型チャネル用ゲート絶縁膜と、前記一導電型チャネル用ゲート絶縁膜の幅より細い幅を有する一導電型チャネル用ゲート電極とが積層された構造を形成する工程と、
前記一導電型チャネル用ゲート電極及びゲート絶縁膜をマスクに利用して、並びに前記一導電型チャネル用ゲート電極をマスクに利用しかつ前記ゲート電極の周囲のゲート絶縁膜を通して、一導電型不純物を前記一導電型チャネル用半導体層に導入して、所定の一導電型チャネル用ソース部及びドレイン部を形成する工程と、
前記半導体層及び前記ゲート電極の上に、シリコン窒化膜の単層膜、或いは下から順にシリコン酸化膜及びシリコン窒化膜により構成された積層膜である第１層間絶縁膜を形成する工程と、
少なくとも前記ソース部及びドレイン部の上の前記第１層間絶縁膜に第１コンタクトホールを形成する工程と、
前記第１層間絶縁膜上及び前記第１コンタクトホールの内面上に第２導電膜を形成する工程と、
前記第２導電膜をパターニングして前記配線電極を形成する工程と、
前記配線電極及び前記第１層間絶縁膜上に感光性の樹脂層間絶縁膜を形成する工程と、
前記樹脂層間絶縁膜を露光・現像して前記一導電型チャネル用ソース部上に第２コンタクトホールを形成する工程と、
前記樹脂層間絶縁膜及び第２コンタクトホールの内面上に第３導電膜を形成する工程と、
前記第３導電膜をパターニングして画素電極を形成する工程と
を有することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項７】
絶縁性基板の上方に、一導電型チャネル用半導体層及び反対導電型チャネル用半導体層のパターンを形成する工程と、
前記半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極となる第１導電膜を形成する工程と、
前記第１導電膜をパターニングすることにより、前記反対導電型チャネル用半導体層の上に、反対導電型チャネル用ゲート電極を形成すると同時に、前記一導電型チャネル用半導体層を被覆するカバー導電膜のパターンを形成する工程と、
前記反対導電型チャネル用ゲート電極をマスクにし、かつ前記ゲート絶縁膜を通して、反対導電型不純物を前記反対導電型チャネル用半導体層に導入して、反対導電型チャネル用ソース部及びドレイン部を形成する工程と、
前記カバー導電膜及びゲート絶縁膜をパターニングすることにより、下から順に、一導電型チャネル用ゲート絶縁膜と、前記一導電型チャネル用ゲート絶縁膜の幅より細い幅を有する一導電型チャネル用ゲート電極とが積層された構造を形成する工程と、
前記一導電型チャネル用ゲート電極及びゲート絶縁膜をマスクに利用して、並びに前記一導電型チャネル用ゲート電極をマスクに利用しかつ前記ゲート電極の周囲のゲート絶縁膜を通して、一導電型不純物を前記一導電型チャネル用半導体層に導入して、所定の一導電型チャネル用ソース部及びドレイン部を形成する工程と、
前記半導体層及び前記ゲート電極の上に、シリコン窒化膜の単層膜、或いは下から順にシリコン酸化膜及びシリコン窒化膜により構成された積層膜である第１層間絶縁膜を形成する工程と、
少なくとも前記ソース部及びドレイン部の上の前記第１層間絶縁膜に第1コンタクトホールを形成する工程と、
前記第１層間絶縁膜上及び前記第１コンタクトホールの内面上に第２導電膜を形成する工程と、
前記第２導電膜をパターニングして前記配線電極を形成する工程と、
前記配線電極及び前記第１層間絶縁膜上に感光性の樹脂層間絶縁膜を形成する工程と、
前記樹脂層間絶縁膜を露光・現像して前記一導電型チャネル用ソース部上に第２コンタクトホールを形成する工程と、
前記樹脂層間絶縁膜及び第２コンタクトホールの内面上に第３導電膜を形成する工程と、
前記第３導電膜をパターニングして画素電極を形成する工程と
を有することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項８】
前記反対導電型不純物を前記反対導電型チャネル用半導体層に導入する際に、前記反対導電型不純物の導入量を前記一導電型チャネル用半導体層に導入する一導電型不純物の量よりも多くすることを特徴とする請求項６又は７の何れか一に記載の薄膜トランジスタ基板の製造方法。
【請求項９】
絶縁性基板の上方に、一導電型チャネル用半導体層及び反対導電型チャネル用半導体層のパターンを形成する工程と、
前記半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極となる第１導電膜を形成する工程と、
前記第１導電膜及び前記ゲート絶縁膜をパターニングすることにより、前記一導電型チャネル用半導体層の上に、下から順に、前記一導電型チャネル用ゲート絶縁膜と、前記一導電型チャネル用ゲート絶縁膜の幅より細い幅を有する一導電型チャネル用ゲート電極とが積層された構造を形成すると同時に、前記反対導電型チャネル用半導体層を被覆する前記ゲート絶縁膜と前記第1導電膜とが積層されたカバー積層膜のパターンを形成する工程と、
前記一導電型チャネル用ゲート電極及びゲート絶縁膜をマスクに利用して、並びに前記一導電型チャネル用ゲート電極をマスクに利用しかつ前記ゲート電極の周囲のゲート絶縁膜を通して、一導電型不純物を前記一導電型チャネル用半導体層に導入して、所定の一導電型チャネル用ソース部及びドレイン部を形成する工程と、
前記カバー積層膜上に、反対導電型チャネル用ゲート電極が形成される領域を画定すると共に、前記一導電型チャネル用半導体層及び一導電型チャネル用ゲート電極を覆うレジスト膜のパターンを形成する工程と、
前記レジスト膜をマスクにして前記カバー積層膜をエッチングすることにより前記反対導電型チャネル用ゲート電極を形成し、さらに前記レジスト膜の周辺部を除去することにより該レジスト膜の幅を前記反対導電型チャネル用ゲート電極の幅よりも細くする工程と、
前記レジスト膜及び前記反対導電型チャネル用ゲート電極をマスクにして、反対導電型不純物を前記反対導電型チャネル用半導体層に導入して、反対導電型チャネル用ソース部及びドレイン部を形成する工程と、
前記半導体層及び前記ゲート電極の上に、シリコン窒化膜の単層膜、或いは下から順にシリコン酸化膜及びシリコン窒化膜により構成された積層膜である第1層間絶縁膜を形成する工程と、
少なくとも前記ソース部及びドレイン部の上の前記第１層間絶縁膜に第1コンタクトホールを形成する工程と、
前記第１層間絶縁膜上及び前記第1コンタクトホールの内面上に第２導電膜を形成する工程と、
前記第２導電膜をパターニングして前記配線電極を形成する工程と、
前記配線電極及び前記第１層間絶縁膜上に感光性の樹脂層間絶縁膜を形成する工程と、
前記樹脂層間絶縁膜を露光・現像して前記一導電型チャネル用ソース部上に第２コンタクトホールを形成する工程と、
前記樹脂層間絶縁膜及び第２コンタクトホールの内面上に第３導電膜を形成する工程と、
前記第３導電膜をパターニングして画素電極を形成する工程と
を有することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１０】
絶縁基板の上に形成された半導体層と、前記半導体層の上に形成されたゲート絶縁膜と、及び前記ゲート絶縁膜の上に形成されたゲート電極とを有する一導電型チャネルトランジスタ及び反対導電型チャネルトランジスタを備え、
前記一導電型チャネルトランジスタの前記半導体層は、前記ゲート電極の下部のチャネル領域と一導電型不純物を含むＬＤＤ領域と該ＬＤＤ領域よりも高濃度の一導電型不純物を含むソース部及びドレイン部とにより構成され、前記一導電型チャネルトランジスタの前記ゲート絶縁膜は、前記チャネル領域及び前記ＬＤＤ領域の上にパターン化されて形成され、かつ前記チャネル領域上部を除き、前記一導電型不純物を含むと共に、
前記反対導電型チャネルトランジスタの前記半導体層は、前記ゲート電極の下部のチャネル領域とソース部及びドレイン部とにより構成され、前記反対導電型チャネルトランジスタの前記ゲート絶縁膜は、前記反対導電型チャネルトランジスタのソース部及びドレイン部上の所定部を除いて、前記反対導電型チャネルトランジスタの半導体層を被覆して形成され、かつ前記チャネル領域上部を除き、前記一導電型不純物を含む薄膜トランジスタ基板であって、
さらに、シリコン窒化膜の単層膜、或いは下から順にシリコン酸化膜及びシリコン窒化膜により構成された積層膜である、前記トランジスタを覆う第１層間絶縁膜と、
前記第１層間絶縁膜に形成されたコンタクトホールを介して前記一導電型チャネルトランジスタのソース部及びドレイン部とそれぞれ接続された配線電極と、
前記ゲート絶縁膜及び第１層間絶縁膜に形成されたコンタクトホールを介して前記反対導電型チャネルトランジスタのソース部及びドレイン部とそれぞれ接続された配線電極と、
前記第１層間絶縁膜及び配線電極を覆う感光性の樹脂層間絶縁膜と、
前記樹脂層間絶縁膜に形成されたコンタクトホールを介して前記ソース部に接続された画素電極とを備えていることを特徴とする薄膜トランジスタ基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ基板及びその製造方法に係り、更に詳しくは、多結晶シリコン膜を能動層に用いた薄膜トランジスタを有する薄膜トランジスタ基板及びその製造方法に関する。
【０００２】
【従来の技術】
液晶表示パネルは、薄くて軽量であるとともに低電圧で駆動できて消費電力が少ないという長所があり、各種電子機器に広く使用されている。特に、画素毎にＴＦＴ素子（Thin Film Transistor）等のスイッチング素子が設けられたアクティブマトリクス方式の液晶パネルは、表示品質の点でもＣＲＴ(Cathode-Ray Tube)に匹敵するほど優れているため、携帯テレビやパーソナルコンピュータなどのディスプレイに使用されている。
【０００３】
一般的なＴＮ(Twisted Nematic)型液晶表示パネルは、２枚の透明ガラス基板の間に液晶を封入した構造を有している。それらのガラス基板の相互に対向する２つの面（対向面）のうち、一方の面側にはブラックマトリクス、カラーフィルタ及びコモン電極などが形成され、また、他方の面側にはＴＦＴ素子及び画素電極などが形成されている。更に、各ガラス基板の対向面と反対側の面には、それぞれ偏光板が取り付けられている。
【０００４】
これらの２枚の偏光板は、例えば偏光板の偏光軸が互いに直交するように配置され、これによれば、電界をかけない状態では光を透過し、電界を印加した状態では遮光するモード、すなわちノーマリホワイトモードとなる。また、２枚の偏光板の偏光軸が平行な場合には、電圧をかけない状態では光を遮断し、電圧を印加した状態では透過するモード、すなわちノーマリブラックモードとなる。
【０００５】
ところで、近年、アモルファスシリコンＴＦＴに替えて、多結晶シリコン（ポリシリコン）ＴＦＴが使用されるようになってきている。アモルファスシリコンＴＦＴは電流担体の移動度が低いので、画素駆動用のドライバＩＣを別途用意してＴＦＴ基板と接続する必要があるが、ポリシリコンＴＦＴは電流担体の移動度が大きいので、ドライバＩＣをＴＦＴ基板上に画素用ＴＦＴと一体的に形成することができる。これにより、ドライバＩＣを別途用意する必要がなく、液晶パネルなどのコストを削減することできるという利点がある。
【０００６】
（従来のポリシリコンＴＦＴ基板の製造方法（１））
図１３は従来のポリシリコンＴＦＴ基板の製造方法（１）を示す断面図である。図１３（ａ）に示すように、従来のポリシリコンＴＦＴ基板の製造方法（１）は、まず、ガラスなどの透明絶縁性基板１００上に、下から順に、膜厚が５０ｎｍのシリコン窒化膜（ＳｉＮ膜）１０２と膜厚が１００ｎｍ程度のシリコン酸化膜（ＳｉＯ2膜）１０４とを成膜してバッファー層１０６とする。なお、ＳｉＮ膜１０２は、透明絶縁性基板１００からＴＦＴへの不純物の拡散を防止するブロッキング膜として機能する。
【０００７】
次いで、バッファー層１０６上にポリシリコン膜などの半導体層を成膜し、フォトエッチングにより、この半導体層を島状にパターニングして半導体層パターン１０８を形成する（マスク工程（１））。
【０００８】
次いで、図１３（ｂ）に示すように、半導体層パターン１０８及びバッファ層１０６上に、下から順に、ＳｉＯ2膜とアルミニウム膜（Ａｌ膜）とを成膜し、続いて、これらの膜をフォトエッチングによりパターニングして、ゲート絶縁膜１１０、ゲート電極１１２及びゲート配線１１２ａとする（マスク工程（２））。
【０００９】
次いで、図１３（ｃ）に示すように、ゲート電極１１２をマスクにして、Ｐ+（リン）イオンを半導体層パターン１０８中に注入することにより、ＮチャネルＴＦＴのソース部１０８ａ及びドレイン部１０８ｂを形成する。
【００１０】
なお、ドライバなどの周辺回路をＣＭＯＳ回路で透明絶縁性基板１００上に一体的に形成する場合は、まず、透明絶縁性基板１００の全面にＰ+イオンを注入してＮ型のソース部及びドレイン部を形成する。続いて、画素及び周辺回路用のＮチャネルＴＦＴが形成される領域をレジスト膜などのマスクで被覆し、周辺回路のＰチャネルＴＦＴが形成される領域に、選択的にＢ+（ボロン）イオンなどの不純物をＰ+イオンの約２倍以上のドーズ量で注入する。これにより、ＮチャネルＴＦＴ及びＰチャネルＴＦＴのソース部及びドレイン部がそれぞれ形成される（マクス工程（２ａ））。
【００１１】
次いで、図１３（ｄ）に示すように、ゲート電極１１２、ゲート配線１１２ａ及び半導体層パターン１０８の上に膜厚が３００ｎｍのＳｉＯ2膜からなる層間絶縁膜１１６を成膜する。続いて、ソース部１０８ａ、ドレイン部１０８ｂ及びゲート配線１１２ａ上の層間絶縁膜１１６をフォトエッチングより開口して第１コンタクトホール１１６ａを形成する（マスク工程（３））。
【００１２】
続いて、層間絶縁膜１１６上に膜厚が３００ｎｍのモリブデン（Ｍｏ）膜を成膜し、このＭｏ膜をフォトエッチングによりパターニングすることにより、配線電極１１８を形成する（マスク工程（４））。これにより、配線電極１１８が半導体層パターン１０８のソース部１０８ａ、ドレイン部１０８ｂ及びゲート配線１１２ａにそれぞれ接続される。
【００１３】
次いで、図１３（ｅ）に示すように、膜厚が３００ｎｍのシリコン窒化膜（ＳｉＮ）膜からなる保護膜１２０を成膜し、ソース部１０８ａ及びゲート配線１１２ａに接続された配線電極１１８上の保護膜１２０を開口して第２のコンタクトホール１２０ａを形成する（マスク工程（５））。なお、保護膜１２０は、外部から侵入するＮａイオンなどの可動イオンのＴＦＴへの拡散を防止するブロック膜として機能する。
【００１４】
次いで、保護膜１２０上にＩＴＯ（Indium Tin Oxide）を成膜し、このＩＴＯ膜をフォトエッチングによりパターニングして、ソース部１０８ａに配線電極１１８を介して電気的に接続される画素電極１２２を形成する（マスク工程（６））。このとき、同時に、ゲート配線１１２ａに接続された配線電極１１８上に画素電極１２２と同一層のＩＴＯ膜１２２ａを形成する。
【００１５】
以上説明したように、従来のポリシリコンＴＦＴ基板を製造するためには、ＮチャネルＴＦＴのみを形成する場合では、少なくとも６回のマスク工程が必要であり、また、Ｃ−ＭＯＳを形成する場合では、少なくとも７回のマスク工程が必要である。なお、各マスク工程は、１）基板洗浄、２）フォトレジスト塗布、３）乾燥、４）露光、５）現像、６）ベーキング、７）薄膜のエッチング又は不純物イオン注入、及び、８）レジスト剥離の８つの小工程を有する。
【００１６】
（従来のポリシリコンＴＦＴ基板の製造方法（２））
図１４及び図１５は従来のポリシリコンＴＦＴ基板の製造方法（２）を示す断面図である。従来のポリシリコンＴＦＴ基板の製造方法（２）は、画素用ＴＦＴがオフ電流を抑制する目的でＬＤＤ（Lightly Doped Drain）構造を有し、かつ低消費電力化を目的に周辺回路がＣＭＯＳのＴＦＴにより構成されたＴＦＴ基板の製造方法に係るものである。
【００１７】
従来のポリシリコンＴＦＴ基板の製造方法（２）は、図１４（ａ）に示すように、まず、透明絶縁性基板２００の上に、下から順に、下地ＳｉＮ膜２０２及び下地ＳｉＯ2膜２０４を成膜する。続いて、下地ＳｉＯ2膜２０４上にアモルファスシリコン（ａ−Ｓｉ）膜を成膜し、ａ−Ｓｉ膜をレーザーにより結晶化してポリシリコン（ｐ−Ｓｉ）膜に変換する。次いで、ｐ−Ｓｉ膜上にレジスト膜２０８をパターニングし、このレジスト膜２０８をマスクにしてｐ−Ｓｉ膜をエッチングして島状のｐ−Ｓｉ膜パターン２０６を形成する（マスク工程（１））。
【００１８】
次いで、図１４（ｂ）に示すように、レジスト膜２０８を除去した後に、ｐ−Ｓｉ膜パターン２０６及び下地下ＳｉＯ2膜２０４上に、下から順に、ゲート絶縁膜と第１導電膜とを成膜する。続いて、第１導電膜上にゲート電極を画定するためのレジスト膜２０８ａをパターニングして、これをマスクにして第１導電膜とゲート絶縁膜とをエッチングすることにより、ゲート電極２１２及びゲート絶縁膜２１０を得る（マスク工程（２））。このとき、ゲート電極２１２がサイドエッチングされて、ゲート絶縁膜２１０の幅より細くなって形成される。
【００１９】
次いで、図１４（ｃ）に示すように、ＰチャネルＴＦＴ領域にレジスト膜２０８ｂをパターニングして、このレジスト膜２０８ｂをマスクにして、ＮチャネルＴＦＴが形成される領域にイオンドーピング装置でＰ+イオンを選択的に注入する（マスク工程（３））。このとき、低加速エネルギーのドーピング条件で、Ｐ+イオンをゲート電極２１２及びゲート絶縁膜２１０をマスクとしてイオン注入することにより、ゲート絶縁膜２１０両側面から外側のｐ−Ｓｉ膜パターン２０６に高濃度不純物領域（ｎ+層）を形成する。
【００２０】
続いて、高加速エネルギーのドーピング条件で、ゲート電極をマスクにし、かつゲート絶縁膜２１０を通してイオンドーピング装置でＰ+イオンを注入することにより、ゲート電極２１２の両側面から外側のゲート絶縁膜２１０の直下のｐ−Ｓｉ膜パターン２０６に低濃度不純物領域（ｎ-層）を形成する。これにより、ＮチャネルＴＦＴのソース部２０６ａ及びドレイン部２０６ｂが形成され、しかもｎ-層がチャネルとドレイン部２１０ｂとの間に設けられたＮチャネルＴＦＴのＬＤＤ構造が形成される。
【００２１】
次いで、レジスト膜２０８ｂを除去した後、図１４（ｄ）に示すように、ＮチャネルＴＦＴ領域をレジスト膜２０８ｃでマスクして、イオンドーピング装置によりＢ+イオンをドープする（マスク工程４）。
【００２２】
このとき、低加速エネルギーのドーピング条件で、Ｂ+イオンをゲート電極２１２及びゲート絶縁膜２１０をマスクとしてイオン注入することにより、ゲート絶縁膜２１０両側面から外側のｐ−Ｓｉ膜パターン２０６に高濃度不純物領域（Ｐ+層）を形成する。続いて、高加速エネルギーのドーピング条件で、ゲート電極をマスクにし、かつゲート絶縁膜２１０を通してＢ+イオンを注入することにより、ゲート電極２１２の両側面から外側のゲート絶縁膜２１０の直下のｐ−Ｓｉ膜パターン２０６に低濃度不純物領域（Ｐ-層）を形成する。これにより、ＰチャネルＴＦＴのソース部２０６ｃ及びドレイン部２０６ｄが形成され、しかもＰチャネルＴＦＴのＬＤＤ構造が形成される。
【００２３】
次いで、図１５（ａ）に示すように、エキシマレーザーなどを照射することにより、ｐ−Ｓｉ膜パターン２０６に注入されたＢ+イオン及びＰ+イオンの活性化を行う。
【００２４】
不純物の活性化を行った後に、図１５（ｂ）に示すように、下から順に、ＳｉＯ2膜２１０ａ及びＳｉＮ膜２１０ｂを成膜して第１層間絶縁膜２１０とする。続いて、第１層間絶縁膜２１０上にレジスト膜２０８ｄをパターニングし、このレジスト膜２０８ｄをマスクにして、ＮチャネルＴＦＴのソース部２０６ａ及びドレイン部２０６ｂとＰチャネルＴＦＴのソース部２０６ｃ及びドレイン部２０６ｄとの上の第１層間絶縁膜２１０をエッチングにより開口して、第１コンタクトホール２１１を形成する（マスク工程（５））。
【００２５】
次いで、図１５（ｃ）に示すように、第１層間絶縁膜２１０上に第２導電膜を成膜し、この第２導電膜上にレジスト膜２０８ｅをパターニングし、このレジスト膜２０８ｅをマスクにして第２導電膜をエッチングして配線電極２１２を形成する（マスク工程（６））。
【００２６】
次いで、レジスト膜２０８ｄを除去した後に、図１５（ｄ）に示すように、第２層間絶縁膜２１４を成膜し、ＮチャネルＴＦＴのソース部２１０ａ上の第２層間絶縁膜２１４をパターニングして、第２のコンタクトホール２１４ａを形成する（マスク工程（７））。
【００２７】
次いで、図１５（ｅ）に示すように、第２層間絶縁膜２１４上にＩＴＯ膜を成膜し、このＩＴＯ膜をフォトエッチングによりパターニングすることにより、ＮチャネルＴＦＴのソース部２０６ａと配線電極２１２を介して電気的に接続される画素電極２１６を形成する（マスク工程（８））。
【００２８】
以上説明したように、従来のポリシリコンＴＦＴ基板の製造方法（２）においては、少なくとも８回のマスク工程を必要とする。
【００２９】
次に、従来のポリシリコンＴＦＴ基板の製造方法（３）の説明を行う。図１６は、従来のポリシリコンＴＦＴ基板の製造方法（３）を示す断面図である。従来のポリシリコンＴＦＴ基板の製造方法（３）は、上記した製造方法（２）において、反転ドープを用いることによりマスク工程を１回削減するものである。
【００３０】
まず、上記した従来のポリシリコンＴＦＴ基板の製造方法（２）と同様な方法により、図１４（ｂ）と同一の構造を得る。次いで、レジスト膜２０８ａを除去した後、図１６（ａ）に示すように、レジスト膜をパターニングせずに透明絶縁性基板２００の全面にイオンドーピング装置でＰ+イオンを注入する。このとき、上記した従来のポリシリコンＴＦＴ基板の製造方法（３）と同様な方法により、ＬＤＤ構造を有するＮチャネルＴＦＴのソース部２０６ａ及びドレイン部２０６ｂが形成される。また、同時に、ＰチャネルＴＦＴ領域のｐ−Ｓｉ膜パターン２０６にもＰ+イオンが注入され、その部分がｎ型となる。
【００３１】
次いで、図１６（ｂ）に示すように、ＮチャネルＴＦＴ領域をレジスト膜２０８ｆでマスクし、ＰチャネルＴＦＴ領域に、上記したＰ+イオンのドーズ量の２倍以上のドーズ量でＢ+イオンを注入して、ｎ型のｐ−Ｓｉ膜パターン２０６をｐ型に反転させて、ＰチャネルＴＦＴのソース部２０６ｃ及びドレイン部２０６ｄを形成する。このとき、ＰチャネルＴＦＴにおいても、ＬＤＤが形成されるようなイオンドーピング条件でＢ+イオンを注入する。
【００３２】
次いで、レジスト膜２０８ｆを除去した後に、図１５（ａ）〜（ｅ）で示される上記した従来のポリシリコンＴＦＴ基板の製造方法（２）と同様な方法でポリシリコンＴＦＴ基板を製造する。
【００３３】
【発明が解決しようとする課題】
前述した従来のポリシリコンＴＦＴの製造方法（１）においては、マスク工程を少なくとも６回行う必要がある。マスク工程が多くなると必然的に製造工数が多くなるため、膨大な設備投資を行う必要があり、製造コストの上昇を招く。
【００３４】
また、画素用ＴＦＴを駆動する周辺回路の付加容量を減らして高速動作を行うためには、ゲート電極１１２と配線電極１１８との間の層間容量をできるだけ小さくする必要がある。
【００３５】
また、液晶表示パネルの更なる高精細化により、開口率が小さくなる傾向があり、このため、液晶表示パネルの画像においては暗くなる傾向となる。この対策として、画素を区画するデータバスライン及びゲートバスラインの上方まで画素電極を延在させ、これらのバスラインにより画素間の領域を遮光するいわゆるバスライン遮光方式が用いられている。図１７はバスライン遮光の一例を示す断面図である。
【００３６】
図１７に示すように、バスライン遮光方式でのポリシリコンＴＦＴ素子１１９を含む部分の断面構造は、ガラス基板１００の上にバッファー層１０６が形成され、バッファー層１０６上にはｐ−Ｓｉ膜１０８が形成され、ｐ−Ｓｉ膜１０８上にはゲート絶縁膜１１０を介してゲート電極（ゲートバスライン）１１２が形成されている。
【００３７】
このようにしてポリシリコンＴＦＴ１１９が構成され、ポリシリコンＴＦＴ１１９のソース部１１９ａは層間絶縁膜１１６に形成された第２コンタクトホール１２１ｂを介してデータバスライン１１８と同一層で形成された配線電極１１８に接続されている。また、ゲート電極１１２上には層間絶縁膜１１６を介してデータバスライン１１８が延在して形成されている。
【００３８】
データバスライン１１８上には保護膜１２０が形成され、保護膜１２０に形成された第３コンタクトホール１２０ａを介して配線電極１１８と接続された画素電極１２２が形成されている。この画素電極はゲート電極１１２又はデータバスライン１１８に重なる位置まで延在して形成されている。従来、このようにしてゲートバスライン１１２及びデータバスライン１１８を利用して遮光を行っている。
【００３９】
ＣＦ基板にブラックマトリクスを設けて遮光する方法では、ＴＦＴ基板とＣＦ基板とのマスク合わせのずれは３〜５μｍ程度必要であるのに対し、バスライン遮光方式では、ＴＦＴ基板上でのマスク合わせのずれのみを考慮すればよいので、マスク合わせのずれを１〜２μｍと小さくすることができる。このため、液晶表示パネルの開口率が大きくなり、コントラストが高い画像が得られる。
【００４０】
バスライン遮光方式では、ゲートバスライン１１２又はデータバスライン１１８と画素電極１２２とを層間絶縁膜１１６や保護膜１２０を挟んで形成する必要があるため、寄生容量が大きくなりやすい。このため、この寄生容量を小さくして、バスライン１１２，１１８から画素へのカップリングを小さくする必要がある。従って、層間絶縁膜１１６や保護膜１２０の誘電率を下げ、かつそれらの膜厚を厚くすることが望ましい。
【００４１】
層間絶縁膜１１６及び保護膜１２０はそれぞれＳｉＯ2膜（誘電率：３．９程度）及びＳｉＮ膜（誘電率：７程度）からなり、ＳｉＮ膜の誘電率はかなり高い。従って、寄生容量を減らすため誘電率が高い保護膜１２０を省略する方法が考えられるが、Ｎａなどの可動イオンの侵入をブロックするためには保護膜１２０（ＳｉＮ膜）を使用する必要がある。
【００４２】
例えば、ＳｉＯ2膜（膜厚３００ｎｍ）と同等な層間容量とするためには、ＳｉＯ2膜（膜厚２９０ｎｍ）／ＳｉＮ膜（膜厚２００ｎｍ）の積層構造にする必要があり、層間膜の膜厚が４９０ｎｍと厚くなってしまう。
【００４３】
更なる層間容量の低容量化に対応するためには、層間膜（層間絶縁膜１１６及び保護膜１２０）の膜厚を厚くする必要がある。ところが、この層間膜を厚くすると、コンタクトホール内で配線電極（データバスライン）１１８のステップカバレジが悪くなり、その結果、コンタクト不良が発生しやすいという問題がある。
【００４４】
また、前述した従来のポリシリコンＴＦＴの製造方法（２）においては、ＬＤＤ構造を有するポリシリコンＴＦＴを形成するには、８回のマスク工程が必要である。このため、従来のポリシリコンＴＦＴの製造方法（１）と同様に、製造工数が多くなり、その結果、膨大な設備投資を必要とするので、製造コストの上昇を招く。
【００４５】
しかも、イオン注入を伴うマスク工程においては、レジストの表層部に変質層が形成されるため、剥離液のみでは除去できず、このため、ドライアッシングと組み合わせてレジスト剥離を行う必要があり、生産性が悪いという問題がある。
【００４６】
また、前述した従来のポリシリコンＴＦＴの製造方法（３）では反転ドープ法を用いてＣＭＯＳのＴＦＴを製造するため、ｎ型をｐ型に反転させるイオン注入工程が必要である。このイオン注入工程では、ＮチャネルＴＦＴの領域をレジストマスクで覆い、ＰチャネルＴＦＴ領域に従来の２倍以上のドーズ量のｐ型不純物を注入してｎ型をｐ型に反転させるので、イオン注入時間が長くなり生産性が低下する。
【００４７】
また、このイオン注入工程では、レジストマスクにも通常の２倍以上のドーズ量の不純物が注入されることになるため、レジスト膜の表層部に更に除去しずらい変質層が形成されることになる。このため、ドライアッシングに係る時間が長くなり、生産性が低下する。
【００４８】
なお、特開平６−５９２７９号公報には、ＣＭＯＳのＴＦＴを製造する際、レジスト膜がイオン注入により変質し、レジスト膜の剥離が困難になるため、レジスト膜をイオン注入のマスクとして用いない方法が記載されている。しかしながら、マスク工程を増加させずにＬＤＤ構造を形成したりするなどの生産性を向上させることについては、何ら考慮されていない。
【００４９】
本発明は以上の問題点を鑑みて創作されたものであり、導電膜間に発生する寄生容量を低減できると共に、コンタクトホール内の導電膜のステップカバレジを向上させて安定したコンタクトが得られる薄膜トランジスタ基板及びその製造方法を提供することを目的とする。また、マスク工程を削減でき、生産性が高い薄膜トランジスタ基板の製造方法を提供することを目的とする。
【００５０】
【課題を解決するための手段】
上記した問題を解決するため、本発明は薄膜トランジスタ基板に係り、絶縁性基板と、前記絶縁性基板の上に形成され、チャネル領域、該チャネル領域を挟むソース部及びドレイン部を備えた半導体層と、前記半導体層の上に形成されたゲート絶縁膜と、前記チャネル領域全体を含み、前記ゲート絶縁膜の上に形成されたゲート電極と、下から順に無機絶縁膜と感光性の樹脂絶縁膜とで構成され、前記ゲート電極及び半導体層を被覆する層間絶縁膜であって、該無機絶縁膜がシリコン窒化膜の単層膜、或いは下から順にシリコン酸化膜及びシリコン窒化膜により構成された積層膜である該層間絶縁膜と、前記半導体層のソース部上の前記層間絶縁膜に形成されたソース部コンタクトホールと、前記半導体層のドレイン部上の前記層間絶縁膜に形成されたドレイン部コンタクトホールと、前記ソース部コンタクトホールを介して前記ソース部に接続され、かつ前記層間絶縁膜に接する画素電極と、前記ドレイン部コンタクトホールを介して前記ドレイン部に接続され、かつ前記層間絶縁膜に接するように前記画素電極と同一膜で形成された第１導電膜と、前記第１導電膜を介して前記ドレイン部に接続された第２導電膜とを有することを特徴とする。
【００５１】
前述したように、層間容量を小さくする目的で層間絶縁膜を厚くする場合、コンタクトホールのアスペクト比が大きくなるため、コンタクトホール内に形成される導電膜のステップカバレジが悪くなり、コンタクト不良が発生する恐れがある。
【００５２】
本発明によれば、第２導電膜が画素電極と同一膜で形成された第１導電膜を介してドレイン部に電気的に接続されている。一般的に、画素電極となる第１導電膜（例えばＩＴＯ膜やＳｎＯ2膜などの透明導電膜）はステップカバレジがよい状態で成膜される特性をもっている。
【００５３】
このため、層間絶縁膜を厚くすることでコンタクトホールのアスペクト比が大きくなる場合においても、第１導電膜がステップカバレジのよい状態でコンタクトホール内に形成される。従って、第２導電膜のステップカバレジが悪い場合でも、第２導電膜は第１導電膜を介してドレイン部などとコンタクト抵抗が低い状態で電気的に接続されるようになる。
【００５４】
上記した薄膜トランジスタ基板において、前記ゲート電極と同一膜で形成されたゲート配線と、前記ゲート配線上の前記層間絶縁膜に形成されたゲート配線部コンタクトホールと、前記ゲート配線部コンタクトホールを介して前記ゲート配線に接続され、前記画素電極と同一膜で形成された第３導電膜と、前記第３導電膜を介して前記ゲート配線に接続され、前記第２導電膜と同一膜で形成された第４導電膜とを有するようにしてもよい。
【００５５】
すなわち、ゲート電極と同一膜で形成されたゲート配線上のコンタクトホールにおいても、上記した構造と同様な構造としてもよい。
【００５６】
また、上記した薄膜トランジスタ基板において、前記層間絶縁膜は、下から順に、無機絶縁膜と感光性の樹脂絶縁膜とにより構成されるようにしてもよい。
【００５７】
例えば、無機絶縁膜としてシリコン窒化膜を含む膜とし、また、樹脂絶縁膜としてポジ型の感光性樹脂を厚膜で形成することにより、可動イオンをブロックすることができると共に、層間容量を小さくすることができる。また、ポジ型の感光性樹脂は露光・現像により開口部を形成することができるので、なだらかな順テーパー形状が得られ、コンタクトホール内の導電膜のステップカバレジが更に改善されるようになる。
【００５８】
また、上記問題を解決するため、本発明は薄膜トランジスタ基板の製造方法に係り、絶縁性基板の上方に、一導電型チャネル用半導体層及び反対導電型チャネル用半導体層のパターンを形成する工程と、前記半導体層の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極となる第１導電膜を形成する工程と、前記第１導電膜及び前記ゲート絶縁膜をパターニングすることにより、前記反対導電型チャネル用半導体層の上に、下から順に、反対導電型チャネル用ゲート絶縁膜と、前記反対導電型チャネル用ゲート絶縁膜の幅より細い幅を有する反対導電型チャネル用ゲート電極とが積層された構造を形成すると同時に、前記一導電型チャネル用半導体層を被覆する前記ゲート絶縁膜と前記第１導電膜とが積層されたカバー積層膜のパターンを形成する工程と、前記反対導電型チャネル用ゲート電極及びゲート絶縁膜をマスクに利用して、並びに、前記反対導電型チャネル用ゲート電極をマスクに利用しかつ前記ゲート電極の周囲のゲート絶縁膜を通して反対導電型不純物を前記反対導電型チャネル用半導体層に導入して、所定の反対導電型チャネル用ソース部及びドレイン部を形成する工程と、前記カバー積層膜をパターニングすることにより、下から順に、一導電型チャネル用ゲート絶縁膜と、前記一導電型チャネル用ゲート絶縁膜の幅より細い幅を有する一導電型チャネル用ゲート電極とが積層された構造を形成する工程と、前記一導電型チャネル用ゲート電極及びゲート絶縁膜をマスクに利用して、並びに前記一導電型チャネル用ゲート電極をマスクに利用しかつ前記ゲート電極の周囲のゲート絶縁膜を通して、一導電型不純物を前記一導電型チャネル用半導体層に導入して、所定の一導電型チャネル用ソース部及びドレイン部を形成する工程と、前記半導体層及び前記ゲート電極の上に、シリコン窒化膜の単層膜、或いは下から順にシリコン酸化膜及びシリコン窒化膜により構成された積層膜である第１層間絶縁膜を形成する工程と、少なくとも前記ソース部及びドレイン部の上の前記第１層間絶縁膜に第１コンタクトホールを形成する工程と、前記第１層間絶縁膜上及び前記第１コンタクトホールの内面上に第２導電膜を形成する工程と、前記第２導電膜をパターニングして前記配線電極を形成する工程と、前記配線電極及び前記第１層間絶縁膜上に感光性の樹脂層間絶縁膜を形成する工程と、前記樹脂層間絶縁膜を露光・現像して前記一導電型チャネル用ソース部上に第２コンタクトホールを形成する工程と、前記樹脂層間絶縁膜及び第２コンタクトホールの内面上に第３導電膜を形成する工程と、前記第３導電膜をパターニングして画素電極を形成する工程とを有することを特徴とする。
【００５９】
本発明は、例えば、以下に示す方法で行われる。すなわち、まず、Ｐチャネル用のゲート電極の幅がゲート絶縁膜の幅より細くなるようにして階段構造を形成すると同時に、Ｎチャネル領域をカバー積層膜で覆う。その後、Ｐチャネルのゲート電極及びゲート絶縁膜の少なくともいずれか一方をマスクに使用してｐ型不純物をＰチャネル半導体層に導入することにより、Ｐチャネル用のソース部及びドレイン部を形成する。このとき、Ｐチャネルのゲート電極及びゲート絶縁膜は階段形状となっているので、所定のｐ型不純物を２回導入することにより、ＬＤＤ構造を形成してもよい。また、ｐ型不純物のドーズ量においては、Ｎチャネル用ソース部及びドレイン部を形成するためのｎ型不純物により導電型が反転しないドーズ量とするのが好ましい。
【００６０】
次いで、Ｎチャネルにおいても、同様にして階段形状のゲート電極及びゲート絶縁膜を形成し、ゲート電極及びゲート絶縁膜のうちの少なくともいずれか一方をマスクにして、ｎ型不純物をＮチャネル用半導体層に導入してＮチャネルのソース部及びドレイン部を形成する。また、Ｎチャネルにおいても、ゲート絶縁膜及びゲート電極が階段形状に形成されるので、所定のｎ型不純物を所定の条件で２回導入することによりＬＤＤ構造を形成してもよい。
【００６１】
このようにすることにより、Ｃ−ＭＯＳのＴＦＴの製造に係る不純物導入工程において、レジスト膜をマスクにして不純物を導入する工程がなくなるので、イオン導入によりレジスト膜の表層部に変質層が形成されてレジスト膜の除去に時間がかかるという不具合は発生しなくなる。
【００６２】
また、従来技術（２）では、ＬＤＤ構造を有するＣ−ＭＯＳＴＦＴの製造工程で８回のマスク工程が必要であるが、本実施形態では７回のマスク工程で製造することができるので、生産効率を向上させることができる。
【００６３】
また、上記問題を解決するため、本発明は薄膜トランジスタ基板の製造方法に係り、絶縁性基板の上方に、一導電型チャネル用半導体層及び反対導電型チャネル用半導体層のパターンを形成する工程と、前記半導体層の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極となる第１導電膜を形成する工程と、前記第１導電膜をパターニングすることにより、前記反対導電型チャネル用半導体層の上に、反対導電型チャネル用ゲート電極を形成すると同時に、前記一導電型チャネル用半導体層を被覆するカバー導電膜のパターンを形成する工程と、前記反対導電型チャネル用ゲート電極をマスクにし、かつ前記ゲート絶縁膜を通して、反対導電型不純物を前記反対導電型チャネル用半導体層に導入して、反対導電型チャネル用ソース部及びドレイン部を形成する工程と、前記カバー導電膜及びゲート絶縁膜をパターニングすることにより、下から順に、一導電型チャネル用ゲート絶縁膜と、前記一導電型チャネル用ゲート絶縁膜の幅より細い幅を有する一導電型チャネル用ゲート電極とが積層された構造を形成する工程と、前記一導電型チャネル用ゲート電極及びゲート絶縁膜をマスクに利用して、並びに前記一導電型チャネル用ゲート電極をマスクに利用しかつ前記ゲート電極の周囲のゲート絶縁膜を通して、一導電型不純物を前記一導電型チャネル用半導体層に導入して、所定の一導電型チャネル用ソース部及びドレイン部を形成する工程と、前記半導体層及び前記ゲート電極の上に、シリコン窒化膜の単層膜、或いは下から順にシリコン酸化膜及びシリコン窒化膜により構成された積層膜である第１層間絶縁膜を形成する工程と、少なくとも前記ソース部及びドレイン部の上の前記第１層間絶縁膜に第1コンタクトホールを形成する工程と、前記第１層間絶縁膜上及び前記第１コンタクトホールの内面上に第２導電膜を形成する工程と、前記第２導電膜をパターニングして前記配線電極を形成する工程と、前記配線電極及び前記第１層間絶縁膜上に感光性の樹脂層間絶縁膜を形成する工程と、前記樹脂層間絶縁膜を露光・現像して前記一導電型チャネル用ソース部上に第２コンタクトホールを形成する工程と、前記樹脂層間絶縁膜及び第２コンタクトホールの内面上に第３導電膜を形成する工程と、前記第３導電膜をパターニングして画素電極を形成する工程とを有することを特徴とする。
【００６４】
本発明は、例えば、以下に示す方法により行われる。ＮチャネルＴＦＴ領域がカバー導電膜でマスクされるようにして、ＰチャネルＴＦＴ用のゲート電極を形成する。このとき、下地のゲート絶縁膜をパターニングしない。次いで、ＰチャネルＴＦＴ用のゲート電極をマスクにし、かつゲート絶縁膜を通して、ｐ型不純物を導入してＬＤＤを備えないＰチャネルＴＦＴを形成する。ｐ型不純物のドーズ量においては、Ｎチャネル用ソース部及びドレイン部を形成するためのｎ型不純物により導電型が反転しないドーズ量とするのが好ましい。
【００６５】
次いで、Ｎチャネル用ゲート電極及びゲート絶縁膜を階段形状に形成し、Ｎチャネル用ゲート電極及びゲート絶縁膜のうちの少なくともいずれか一方をマスクに利用して、ｎ型不純物をＮチャネル用半導体層に導入してＮチャネルのソース部及びドレイン部を形成する。このとき、Ｎチャネル用ゲート電極及びゲート絶縁膜の階段形状を利用して、ｎ型不純物を所定の条件で導入することにより、ＬＤＤ構造を形成してもよい。
【００６６】
ＰチャネルＴＦＴは、主に周辺回路に使用されるものであるのでオフリークがなく、また、ホットキャリアによる劣化が殆どないため、必ずしもＬＤＤ構造を必要としない。本発明の薄膜トランジスタ基板の製造方法では、ＰチャネルＴＦＴにＬＤＤを形成しないため、ｐ型不純物の導入時間を短縮することができ、生産効率を向上させることができる。
【００６７】
また、従来技術（２）よりマスク工程を１工程削減することができる。更に、レジスト膜をマスクした状態でイオン導入を行わないので、イオン導入によりレジスト膜の表層部に変質層が形成されてレジスト膜の除去に時間がかかるという不具合は発生しなくなる。
【００６８】
また、上記問題を解決するため、本発明は薄膜トランジスタ基板の製造方法に係り、絶縁性基板の上方に、一導電型チャネル用半導体層及び反対導電型チャネル用半導体層のパターンを形成する工程と、前記半導体層の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極となる第１導電膜を形成する工程と、前記第１導電膜及び前記ゲート絶縁膜をパターニングすることにより、前記一導電型チャネル用半導体層の上に、下から順に、前記一導電型チャネル用ゲート絶縁膜と、前記一導電型チャネル用ゲート絶縁膜の幅より細い幅を有する一導電型チャネル用ゲート電極とが積層された構造を形成すると同時に、前記反対導電型チャネル用半導体層を被覆する前記ゲート絶縁膜と前記第１導電膜とが積層されたカバー積層膜のパターンを形成する工程と、前記一導電型チャネル用ゲート電極及びゲート絶縁膜をマスクに利用して、並びに前記一導電型チャネル用ゲート電極をマスクに利用しかつ前記ゲート電極の周囲のゲート絶縁膜を通して、一導電型不純物を前記一導電型チャネル用半導体層に導入して、所定の一導電型チャネル用ソース部及びドレイン部を形成する工程と、前記カバー積層膜上に、反対導電型チャネル用ゲート電極が形成される領域を画定すると共に、前記一導電型チャネル用半導体層及び一導電型チャネル用ゲート電極を覆うレジスト膜のパターンを形成する工程と、前記レジスト膜をマスクにして前記カバー積層膜をエッチングすることにより前記反対導電型チャネル用ゲート電極を形成し、さらに前記レジスト膜の周辺部を除去することにより該レジスト膜の幅を前記反対導電型チャネル用ゲート電極の幅よりも細くする工程と、前記レジスト膜及び前記反対導電型チャネル用ゲート電極をマスクにして、反対導電型不純物を前記反対導電型チャネル用半導体層に導入して、反対導電型チャネル用ソース部及びドレイン部を形成する工程と、前記半導体層及び前記ゲート電極の上に、シリコン窒化膜の単層膜、或いは下から順にシリコン酸化膜及びシリコン窒化膜により構成された積層膜である第１層間絶縁膜を形成する工程と、少なくとも前記ソース部及びドレイン部の上の前記第１層間絶縁膜に第１コンタクトホールを形成する工程と、前記第１層間絶縁膜上及び前記第１コンタクトホールの内面上に第２導電膜を形成する工程と、前記第２導電膜をパターニングして前記配線電極を形成する工程と、前記配線電極及び前記第１層間絶縁膜上に感光性の樹脂層間絶縁膜を形成する工程と、前記樹脂層間絶縁膜を露光・現像して前記一導電型チャネル用ソース部上に第２コンタクトホールを形成する工程と、前記樹脂層間絶縁膜及び第２コンタクトホールの内面上に第３導電膜を形成する工程と、前記第３導電膜をパターニングして画素電極を形成する工程とを有することを特徴とする。
【００６９】
本発明は、例えば、以下に示す方法により行われる。すなわち、まず、Ｎチャネル用のゲート電極の幅がゲート絶縁膜の幅より細くなるようにして階段構造を形成すると同時に、Ｐチャネル領域をカバー積層膜で覆う。その後、Ｎチャネルのゲート電極及びゲート絶縁膜の少なくともいずれか一方をマスクに使用してｎ型不純物をＮチャネル半導体層に導入することにより、Ｎチャネル用のソース部及びドレイン部を形成する。
【００７０】
次いで、ＮチャネルＴＦＴ領域をマスクし、かつＰチャネルＴＦＴ用のゲート電極を形成するためのレジスト膜をパターニングし、カバー積層膜をエッチングしてＰチャネルＴＦＴ用のゲート電極を形成する。このとき、ゲート電極がレジスト膜の幅と同等以上で、かつ所定の幅になるようにする。
【００７１】
続いて、レジストを残した状態で、レジスト膜又はＰチャネル用ゲート電極をマスクにし、かつゲート絶縁膜を通してｐ型不純物をＰチャネル用半導体層に導入してＬＤＤ構造を備えないＰチャネルＴＦＴを形成する。
【００７２】
このようにすることにより、反転ドープを行うことなく、従来技術（２）よりマスク工程を１工程削減することができる。また、ＰチャネルではＬＤＤ構造を形成しないので、不純物導入時間を短縮することができる。
【００７３】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００７４】
（第１の実施の形態）
図１及び図２は本発明の第１実施形態の薄膜トランジスタ基板の製造方法を示す断面図である。
【００７５】
本実施形態の薄膜トランジスタ基板の製造方法は、図１（ａ）に示すように、まず、ガラスなどからなる透明絶縁性基板１０の上に、ＣＶＤにより、下から順に、ＳｉＮ膜１２ａ及びＳｉＯ2膜１２ｂをそれぞれ５０ｎｍ／１００ｎｍの膜厚で成膜してバッファー層１２とする。
【００７６】
その後、バッファー層１２上に膜厚が５０ｎｍのポリシリコン（ｐ−Ｓｉ）膜を成膜し、フォトエッチングにより、このｐ−Ｓｉ膜をパターニングして島状の半導体層１４を形成する（マスク工程（１））。
【００７７】
次いで、半導体層１４及びバッファー層１２上に、ゲート絶縁膜となる膜厚が１００ｎｍのＳｉＯ2膜をＣＶＤにより成膜する。続いて、ＳｉＯ2膜上に下から順に、Ａｌ膜（アルミニウム膜）及びＭｏ膜（モリブデン膜）をスパッタリングにより成膜する。
【００７８】
続いて、図１（ｂ）に示すように、フォトエッチングにより、Ｍｏ膜、Ａｌ膜及びＳｉＯ2膜をパターニングすることにより、Ｍｏ膜１８及びＡｌ膜１７により構成されるゲート電極２０とゲート絶縁膜１６を形成する（マスク工程（２））。このとき、同時にゲート配線２０ａを形成する。このゲート配線２０ａは周辺回路のＮチャネルＴＦＴのゲートとＰチャネルＴＦＴのゲートとの接続、周辺回路の並列接続される複数のＴＦＴの相互接続又は画素用ＴＦＴと周辺回路のＴＦＴとの接続などに用いられる。
【００７９】
次いで、図１（ｃ）に示すように、ゲート電極２０をマスクに使用して、Ｐ+イオンを半導体層１４中に注入して、ＮチャネルＴＦＴのソース部１４ａ及びドレイン部１４ｂを形成する。
【００８０】
なお、ドライバなどの周辺回路をＣ−ＭＯＳ回路で形成する場合は、まず、ＮチャネルＴＦＴを形成するため、透明絶縁性基板１０の全面にＰ+イオンを注入する。その後、ＮチャネルＴＦＴ領域をレジストマスクで覆い、ＰチャネルＴＦＴ領域に選択的にＢ+イオンなどの不純物を上記Ｐ+イオンの２倍以上のドーズ量で注入することにより、ＮチャネルＴＦＴ及びＰチャネルＴＦＴを形成することができる（マスク工程（２ａ））。
【００８１】
あるいは、逆に、透明絶縁性基板１０の全面にＢ+イオンなどの不純物を注入してＰチャネルＴＦＴを形成し、次いで、ＰチャネルＴＦＴ領域をレジストマスクで覆い、ＮチャネルＴＦＴの領域に選択的にＰ+イオンを上記Ｂ+イオンの２倍以上のドーズ量で注入してもよい。
【００８２】
次いで、図１（ｄ）に示すように、図１（ｃ）に示される構造の上に、下から順に、ＳｉＯ2膜２２ａ及びＳｉＮ膜２２ｂをそれぞれＣＶＤにより成膜して無機層間絶縁膜２２とする。この無機層間絶縁膜２２はＳｉＮ膜２２ｂを含むので、Ｎａなどの可動イオンのＴＦＴへの拡散を防止するブロック膜として機能する。
【００８３】
続いて、透明絶縁性基板１０を洗浄した後、無機層間絶縁膜２２上にポジ型の感光性ポリイミドなどの塗布膜を塗布する。次いで、この塗布膜を乾燥させ、露光・現像を行い、ベークすることにより、膜厚が１〜３μｍの樹脂層間絶縁膜２４を形成する。
【００８４】
この樹脂層間絶縁膜２４は感光性樹脂であるため、ポジ型の場合は、露光された部分が現像液に溶解し、これにより、所定の開口部を形成することができる。このようにして、ソース部１４ａ、ドレイン部１４ｂ及びゲート配線２０ａ上の所定部が開口された状態で樹脂層間絶縁膜２４が形成される。
【００８５】
しかも、樹脂層間絶縁膜２４の開口部は、ポジ型の感光性樹脂が露光・現像により形成されたものであるため、なだらかな順テーパー形状（開口部の底部から上部に向って径が大きくなっている形状）となる。
【００８６】
次いで、樹脂層間絶縁膜２４の開口部の底に露出した無機層間絶縁膜２２を、樹脂層間絶縁膜２４をマスクにしてエッチングする。すなわち、樹脂層間絶縁膜２４をマスクにしてＳｉＮ膜２２ｂをエッチングし、次いで、ＳｉＯ2膜２２ａをエッチングする。
【００８７】
本実施形態では、無機層間絶縁膜２２が下から順にＳｉＯ2膜２２ａ／ＳｉＮ膜２２ｂの積層膜となっている。これは、ＳｉＮ膜２２ｂをエッチングする際の半導体層１４に対するエッチングレート比（ｐ−Ｓｉ膜のエッチレート／ＳｉＮ膜のエッチレート）は一般的に低いためである。つまり、ＳｉＯ2膜２２ａをエッチングする際の半導体層１４に対するエッチングレート比（ｐ−Ｓｉ膜のエッチレート／ＳｉＯ2膜のエッチレート）が一般に高いので、ＳｉＯ2膜２２ａを半導体層１４の直上に形成し、ＳｉＯ2膜のエッチングのオーバーエッチングで半導体層１４が露出するようにしている。なお、ＳｉＮ膜２２ｂのエッチングにおいて、エッチングレート比（ｐ−Ｓｉ膜のエッチレート／ＳｉＮ膜のエッチレート）が高い条件を用いる場合は、ＳｉＯ2膜２２ａを省略した形態としてもよい。
【００８８】
また、樹脂層間絶縁膜２４をマスクにしてＳｉＮ膜２２ｂ及びＳｉＯ2膜２２ａをエッチングするため、エッチング時に樹脂層間絶縁膜２４に膜減りが発生したり、サイドエッチングが発生したりする場合が想定される。このため、無機層間絶縁膜２２は、可動イオンからＴＦＴを保護できる最小限の膜厚で成膜されることが好ましい。
【００８９】
これにより、図１（ｄ）に示すように、ソース部１４ａ、ドレイン部１４ｂ及びゲート配線２０ａが露出するコンタクトホール２５が形成される。このとき、コンタクトホール２５は、樹脂層間絶縁膜２４の開口部を主要部として構成されるので、良好な配線のステップカバレジが得られる順テーパー形状で形成される。
【００９０】
次いで、図２（ａ）に示すように、樹脂層間絶縁膜２４及びコンタクトホール２５の内面上に、スパッタリングなどによりＩＴＯ膜２６ａを成膜する。ＩＴＯ膜２６ａの成膜条件の一例として、スパッタ装置を用いて、Ａｒ：２５０ｓｃｃｍ、Ｏ2：０．４ｓｃｃｍ、圧力：０．８Ｐａ、ＤＣ電力１Ｗ／ｃｍ2、基板温度３０℃の条件で成膜することができる。このとき、上記スパッタ条件の一例で成膜されたＩＴＯ膜２６ａはステップカバレジが良好な状態でコンタクトホール２５の内面上に成膜される。なお、ＩＴＯ膜の代わりにＳｎＯ2膜を使用してもよい。
【００９１】
次いで、ＩＴＯ膜２６ａ上に、下から順に、Ｔｉ膜／Ａｌ膜／Ｍｏ膜をそれぞれ３０ｎｍ／３００ｎｍ／５０ｎｍの膜厚で成膜して、Ｔｉ膜／Ａｌ膜／Ｍｏ膜により構成される金属膜を形成する。
【００９２】
次いで、同じく図２（ａ）に示すように、金属膜上にレジスト膜（不図示）をパターニングし、このレジスト膜をマスクにて、金属膜をＩＴＯ膜２６ａに対して選択的にエッチングして配線電極２８（第２導電膜）を形成する。このとき、下地のＩＴＯ膜２６ａはエッチングされずに残存する。
【００９３】
次いで、図２（ｂ）に示すように、画素電極を形成するためのレジスト膜（不図示）をパターニングし、このレジスト膜をマスクにしてＩＴＯ膜２６ａをエッチングすることにより、ソース部１４ａに接続される画素電極２６を形成する。このとき、画素電極２６以外の領域では、配線電極２８がマスクとなって配線電極２８が形成されていない部分のＩＴＯ膜２６ａが同時にエッチングされる。
【００９４】
これにより、ドレイン１４ｂ及びゲート配線２０ａ上のコンタクトホール２５内面上には下から順にＩＴＯ膜２６ａ、Ｔｉ膜／Ａｌ膜／Ｍｏ膜からなる配線電極２８が形成される。つまり、半導体層１４のドレイン部１４ｂと配線電極２８（第２導電膜）とがＩＴＯ膜２６ａ（第１導電膜）を介して電気的に接続される。また、ゲート配線２０ａと配線電極２８（第４導電膜）とがＩＴＯ膜２６（第３導電膜）ａを介して電気的に接続される構造が形成される。
【００９５】
その後、熱処理を行うことにより、本発明の第１の実施形態に係る薄膜トランジスタ基板２７が完成する。
【００９６】
本実施形態の薄膜トランジスタ基板２７においては、ドレイン部１４ｂと配線電極２８及びゲート配線２０ａと配線電極２８とが画素電極２６と同一工程で成膜されたＩＴＯ膜２６ａを介して電気的に接続された構造を有している。一般的に、ＩＴＯ膜２６ａは、ＭｏやＡｌなどの金属膜より被覆性が良い状態で成膜されるので、配線電極２８の下にＩＴＯ膜２６ａを形成しておくことで、コンタクトホール２５内での金属膜のステップカバレジを大幅に向上させることができる。これにより、ドレイン部１４ｂ又はゲート配線２０ａと配線電極２８とのコンタクト不良の発生が防止される。
【００９７】
また、ゲート電極２０と配線電極２８又は画素電極２６ａとの間などに形成される層間容量を低減するため、感光性の樹脂層間絶縁膜２４を層間膜の主要部として使用している。この樹脂層間絶縁膜２４を使用することで、真空装置を用いることなく、塗工液を塗布し、溶媒を乾燥することにより厚膜の層間絶縁膜を容易に形成することができる。しかも、ポジ型又はネガ型の感光性樹脂を用いることで、現像により開口部を形成することができるので、厚膜の層間絶縁膜をエッチングする特別な工程が不要となる。つまり、従来のコンタクトホール２５を形成するためのレジスト膜形成工程が、樹脂層間絶縁膜２４を形成する工程で兼用されるので、生産性を向上させることができる。また、ポジ型の感光性樹脂を露光・現像することにより形成された開口部は、なだらかな順テーパー形状を有しているので、配線電極２８のコンタクトホール２５内のステップカバレジを向上させるという観点から非常に都合がよい。
【００９８】
本実施形態の薄膜トランジスタ基板の製造方法に係るマスク工程は、半導体層１４のパターニング工程、ゲート電極２０（ゲート配線２０ａ）のパターニング工程、樹脂層間絶縁膜２４のパターニング工程、配線電極２８のパターンング工程及び画素電極２６のパターニング工程からなる５工程であって、従来技術（１）のマスク工程数より１工程減少している（Ｃ−ＭＯＳを形成する場合は７工程から６工程に減少）。また、成膜工程においても、本実施形態では従来技術（１）の保護層１２０を形成する必要がないので１工程減少している。
【００９９】
更には、上記したように製造工程を減少させることができることに加え、樹脂層間絶縁膜２４を使用することで層間絶縁膜を容易に厚くすることができるので、層間容量を減少させることができる。これにより、周辺回路の負荷容量及び動作速度が改善されて表示特性が向上する。
【０１００】
また、ゲート電極２０及びゲート配線２０ａにおいては、下から順にＡｌ膜１７及びＭｏ膜１８からなる構造であるため、コンタクトホール２５の底部ではＭｏ膜１８とＩＴＯ膜２６ａとが接触して電気的に接続される。Ａｌ膜１７とＩＴＯ膜２６ａとが直接接触して電気的に接続される場合、Ａｌ膜１７とＩＴＯ膜２６ａとの酸化還元反応によりコンタクト不良が発生しやすいので、本実施形態では、ゲート電極２０及びゲート配線２０ａをＡｌ膜１７及びＭｏ膜１８からなる積層膜としている。
【０１０１】
なお、ゲート電極２０が所定の抵抗値になるのであれば、Ａｌ膜１７を使用せずに、ＩＴＯ膜２６ａと酸化還元反応を起こさない金属膜のみでゲート電極２０を形成してもよい。このＩＴＯ膜２６ａと酸化還元反応を起こさない金属として、上記したＭｏの他に、Ｔｉ、Ｃｒ、Ｔａ又はＷなどの高融点金属、あるいはそれらの合金を使用することができる。また、Ａｌ膜１７を使用する場合では、Ａｌ膜１７の代わりに、Ａｌ−Ｓｉ膜又はＡｌ−Ｎｄ膜などのＡｌ合金膜を使用してもよい。
【０１０２】
図３は本実施形態の薄膜トランジスタ基板を示す平面図、図４（ａ）は図３のＩ−Ｉに沿った断面図、図４（ｂ）は図３のＩＩ−ＩＩに沿った断面図である。
【０１０３】
本実施形態の薄膜トランジスタ基板２７は、図３に示すように、透明絶縁性基板１０上に、水平方向に延びる複数のゲートバスライン２０と垂直方向に延びる複数のデータバスライン２８とが設けられ、これらにより画素領域が画定されている。画素領域内には透明なＩＴＯ（Indium Tin Oxide）膜からなる画素電極２６が形成されている。ゲートバスライン２０は透明絶縁性基板１０上に一体的に形成された周辺回路のゲート駆動回路（不図示）に接続され、また、データバスラインは同じく周辺回路のドレイン駆動回路（不図示）に接続されている。
【０１０４】
画素領域の左下部にはポリシリコンＴＦＴ素子１５が設けられている。このポリシリコンＴＦＴ素子１５のドレイン部１４ｂは、無機層間絶縁膜２２及び有機層間絶縁膜２４に形成されたコンタクトホール２５を介してデータバスライン２８と接続されている。しかも、データバスライン２８の下には全て画素電極２６と同一層で形成されたＩＴＯ膜２６ａが形成されるようにしたので、ドレイン部１４ｂとデータバスライン２８とはＩＴＯ膜２６ａを介して接続されている。
【０１０５】
また、ポリシリコンＴＦＴ素子１５のソース部１４ａは、無機層間絶縁膜２２及び樹脂層間絶縁膜２４に形成されたコンタクトホール２５を介して画素電極２６に接続されている。なお、図３では薄膜トランジスタ基板の一つの画素領域を例示しており、赤色（Ｒ）画素、緑色（Ｇ）画素及び青色（Ｂ）画素の３個の画素領域で表示単位であるピクセルを構成する。
【０１０６】
ポリシリコンＴＦＴ素子１５に係る断面構造は、図４（ａ）に示すように、透明絶縁性基板１０上にＳｉＮ膜１２ａ及びＳｉＯ2膜１２ｂからなるバッファー層１２が形成され、その上に半導体層１４が形成されている。そして、半導体層１４上にはゲート絶縁膜を介して、Ａｌ膜１７及びＭｏ膜１８からなるゲート電極２０が形成されている。ゲート電極２０はＳｉＯ2膜２２ａ及びＳｉＮ膜２２ｂからなる無機層間絶縁膜２２と樹脂層間絶縁膜２４とにより被覆されている。
【０１０７】
半導体層１４のソース部１４ａ上の無機層間絶縁膜２２及び樹脂層間絶縁膜２４にはコンタクトホール２５が形成され、このコンタクトホール２５を介して、ソース部１４ａと画素電極２６とが電気的に接続されている。
【０１０８】
また、ポリシリコンＴＦＴ１５のドレイン部１４ｂに係る断面構造は、図４（ｂ）に示すように、半導体層１４のドレイン部１４ｂ上の無機層間絶縁膜２２及び樹脂層間絶縁膜２４にコンタクトホール２５が形成され、このコンタクトホール２５を介し、かつＩＴＯ膜２６ａを介在して、ドレイン部１４ｂとデータバスラインとが電気的に接続されている。
【０１０９】
一般的に、ＩＴＯ膜は、データバスライン２８の材料であるＴｉ、Ａｌ又はＭｏなどと比較してコンタクトホール２５内にステップカバレジがよい状態で成膜することができる。従って、コンタクトホール２５の底部に露出するドレイン部１４ｂは、ステップカバレジのよい状態で成膜されるＩＴＯ膜２６ａと電気的に接続され、このＩＴＯ膜２６ａがデータバスライン２８と電気的に接続される。
【０１１０】
これにより、層間容量を減少させる目的で無機層間絶縁膜２２や樹脂層間絶縁膜２４を厚くしてコンタクトホール２５のアスペクト比が大きくなる場合においても、ドレイン部１４ｂとデータバスライン２８とのコンタクト不良が防止される。
【０１１１】
図５は第１実施形態の薄膜トランジスタ基板の変形例を示す断面図である。
【０１１２】
第１実施形態の薄膜トランジスタ基板の変形例は、図５に示すように、透明絶縁性基板１０上にＳｉＮ膜１２ａ及びＳｉＯ2膜１２ｂからなるバッファー層１２が形成されている。ＴＦＴ部においては、バッファー層１２上に半導体層１４が形成され、この半導体層１４上にはゲート絶縁膜１６を介してゲート電極２０が形成されている。また、ゲート配線部においては、バッファー層１２上にゲート絶縁膜１６を介してゲート配線２０ａが形成されている。
【０１１３】
そして、ゲート電極２０及びゲート配線２０ａ上には膜厚が例えば６９０ｎｍのＳｉＯ2膜２２ａと膜厚が例えば２００ｎｍのＳｉＮ膜２２ｂからなる無機層間絶縁膜２２により被覆されている。
【０１１４】
半導体層１４のソース部１４ａ上の無機層間絶縁膜２２にはコンタクトホール２５が形成され、このコンタクトホール２５を介して、ソース部１４ａと画素電極２６とが電気的に接続されている。また、ドレイン部１４ｂ上の無機層間絶縁膜２２にはコンタクトホール２５が形成され、ドレイン部１４ｂとデータバスライン（配線電極）２８が画素電極２６と同一層で形成されたＩＴＯ膜２６ａを介して電気的に接続されている。
【０１１５】
また、ゲート配線部においては、ゲート配線２０ａ上の無機層間絶縁膜２２にコンタクトホール２５が形成され、ゲート配線２０ａと電極配線２８が画素電極２６と同一層で形成されたＩＴＯ膜２６ａを介して電気的に接続されている。
【０１１６】
このように、前述した樹脂層間絶縁膜２４を形成しないで、ＳｉＯ2膜及びＳｉＮ膜からなる無機層間絶縁膜２２の膜厚を厚くして層間容量を低減させてもよい。
【０１１７】
例えば、膜厚が６９０ｎｍのＳｉＯ2膜２２ａと膜厚が２００ｎｍのＳｉＮ膜２２ｂからなる無機層間絶縁膜２２に係る層間容量は、膜厚が４００ｎｍのＳｉＯ2膜からなる無機層間絶縁膜に係る層間容量の半分程度に低減される。また、無機層間絶縁膜２２はＳｉＮ膜２２ｂを含んでいるので、可動イオンなどがＴＦＴに拡散することを防止することができる。
【０１１８】
無機層間絶縁膜２２の膜厚を厚くすることにより、コンタクトホール２５のアスペクト比が大きくなるが、前述したように、コンタクトホール２５内のデータバスライン（配線電極）２８の下にＩＴＯ膜２６ａが形成されるようにしたので、コンタクトホール２５内のデータバスライン（配線電極）２８のステップカバレージが改善され、コンタクト不良の発生が防止される。
【０１１９】
（第２の実施の形態）
図６及び図７は本発明の第２の実施の形態の薄膜トランジスタ基板の製造方法を示す断面図である。第２実施形態が第１実施形態と異なる点は、配線電極と画素電極とを１回のマスク工程でパターニングし、かつ第１の実施形態において、マスク工程を増加させずにＬＤＤ構造を形成する点にある。なお、第１実施形態と同一工程においては、その詳しい説明を省略する。
【０１２０】
まず。図６（ａ）の断面構造が得られるまでの工程を説明する。図６（ａ）に示すように、第１の実施形態と同様な方法により、透明絶縁性基板１０上にＣＶＤにより、ＳｉＮ膜１２ａ及びＳｉＯ2膜１２ｂからなるバッファー層１２を形成する。その後、バッファー層１２上にポリシリコン（ｐ−Ｓｉ）膜を成膜し、フォトエッチングにより、ｐ−Ｓｉ膜をパターニングして島状の半導体層１４を形成する（マスク工程（１））。
【０１２１】
次いで、半導体層１４及びバッファー層１２上に、ゲート絶縁膜となる膜厚が１００ｎｍのＳｉＯ2膜１６ａをＣＶＤにより成膜する。続いて、ＳｉＯ2膜１６ａ上に下から順に、Ａｌ膜（アルミニウム膜）及びＭｏ膜（モリブデン膜）をスパッタリングにより成膜する。
【０１２２】
次いで、Ｍｏ膜上にレジスト膜３０をパターニングし、このレジスト膜３０をマスクにして、Ｍｏ膜及びＡｌ膜をエッチングする。このとき、Ｍｏ膜１８及びＡｌ膜１７のパターンがレジスト膜３０のパターンより片側で０．３〜２μｍ、好適には1μｍ程度サイドエッチングするようにしてエッチングする。
【０１２３】
次いで、図６（ｂ）に示すように、同じくレジスト膜３０をマスクにしてＳｉＯ2膜１６ａを異方性エッチングすることにより、ゲート絶縁膜１６を形成する。このとき、ゲート絶縁膜１６はレジスト膜のパターンと略同一のパターンで形成される。（マスク工程（２））。
【０１２４】
これにより、Ｍｏ膜１８及びＡｌ膜１７により構成されるゲート電極２０とゲート電極２０の幅より片側で１μｍ程度太い幅を有するゲート絶縁膜１６とが形成され、いわゆる階段形状が得られる。このとき、同時にゲート配線２０ａが形成される。
【０１２５】
次いで、図６（ｃ）に示すように、レジスト膜３０を除去した後、ゲート電極２０とゲート絶縁膜１６とをマスクとして、Ｐ+イオンを半導体層１４中に低加速エネルギーで、かつ高濃度で注入することにより、ゲート絶縁膜１６の両側面から外側の半導体層１４に高濃度不純物領域（ｎ+層）を形成する。
【０１２６】
続いて、ゲート電極２０をマスクにし、かつゲート絶縁膜１６を通して、Ｐ+イオンを高加速エネルギーで、かつ低濃度で注入することにより、ゲート電極２０の両側面から外側のゲート絶縁膜１６の直下の半導体層１４中に低濃度不純物領域（ｎ-層）を形成する。これにより、ＮチャネルＴＦＴのソース部１４ａ及びドレイン部１４ｂが形成され、しかもｎ-層がチャネルとドレイン部１４ｂとの間に設けられたＮチャネルＴＦＴのＬＤＤ構造が形成される。
【０１２７】
なお、特に図示していないが、ドライバなどの周辺回路をＣ−ＭＯＳ回路で形成する場合は、まず、ＮチャネルＴＦＴ（画素用ＴＦＴを含む）を形成するために、透明絶縁性基板１０の全面にＰ+イオンを注入する。続いて、ＮチャネルＴＦＴをレジスト膜でマスクし、ＰチャネルＴＦＴ領域のみに選択的にＢ+イオンを上記したＰ+イオンの２倍程度以上のドーズ量で注入する（マスク工程（２ａ））。これにより、ｎ型が反転してp+層及びp-層が形成されてＰチャネルＴＦＴのＬＤＤ構造が形成される。
【０１２８】
このような方法を用いることにより、第１実施形態に対してマスク工程を増加させずにＬＤＤ構造を形成することができる。
【０１２９】
次いで、第１の実施形態と同様な方法で、図６（ｄ）に示すように、ＳｉＯ2膜２２ａ及びＳｉＮ膜２２ｂからなる無機層間絶縁膜２２を成膜し、無機層間絶縁膜２２上に、前述した第１実施形態と同様な方法により、所定部に開口部を有する樹脂層間絶縁膜２４を形成する（マスク工程（３））。続いて、樹脂層間絶縁膜２４をマスクにして、無機層間絶縁膜をエッチングしてコンタクトホール２５を形成する。
【０１３０】
次いで、図７（ａ）に示すように、樹脂層間絶縁膜２４及びコンタクトホール２５の内面上に、膜厚が１００ｎｍのＩＴＯ膜２６ａを第１実施形態の成膜条件と同様な条件により成膜する。続いて、ＩＴＯ膜２６ａ上に、下から順に、Ｔｉ膜（膜厚３０ｎｍ）、Ａｌ膜（膜厚３００ｎｍ）及びＭｏ膜（膜厚５０ｎｍ）を成膜して配線金属膜２８ａを形成する。
【０１３１】
続いて、図７（ａ）に示すように、配線電極や画素電極を形成するためのフォトリソグラフィーに係るフォトマスク３８を用意する。このフォトマスク３８においては、配線電極を形成するための部分には全く光を透過させない遮光膜パターン３６ｂが形成されていると共に、画素電極を形成するための部分には１０〜６０％の光透過率の遮光膜パターン３６ａが形成されている。これに加えて、配線電極や画素電極を形成しない部分には遮光膜が形成されておらず、ほぼ１００％の光透過率を有する。この遮光膜としてＣｒ膜やＴｉ膜などを用いることができる。
【０１３２】
遮光膜パターン３６ａの光透過率を１０〜６０％とするには、例えば、図７（ａ）に示すように、画素電極に対応する部分の遮光膜パターン３６ａの膜厚が配線電極に対応する部分の遮光膜パターン３６ｂの膜厚より所定膜厚分薄くして形成すればよい。又は、遮光膜パターン３６ａを全く光を透過させない膜厚とし、かつ遮光膜パターン３６ａに所定の開口率で開口部が形成されたものを使用してもよい。
【０１３３】
あるいは、配線電極に対応する部分のみに光を透過させない遮光膜パターンが形成された第１フォトマスクと、配線電極及び画素電極に対応する部分に光を透過させない遮光膜パターンがそれぞれ形成された第２フォトマスクとを用意し、第１フォトマスク及び第フォトマスクをそれぞれ用いて２回露光することで画素電極を形成するためのレジスト膜への露光量を調整するようにしてもよい。
【０１３４】
以上のようなフォトマスクを用いたフォトリソグラフィーにより、同じく図７（ａ）に示すように、画素電極部の膜厚が配線電極部の膜厚の半分程度になるようにして、画素電極用レジスト膜３０ａ及び配線電極用レジスト３０ｂを有するレジスト膜３０をパターニングする（マスク工程（４））。
【０１３５】
次いで、図７（ｂ）に示すように、このレジスト膜３０をマスクに用いて、配線金属膜２８ａ及びＩＴＯ膜２６ａをエッチングする。
【０１３６】
続いて、図７（ｃ）に示すように、画素電極用レジスト膜パターン３０ａが除去されてなくなるまで、酸素プラズマによりコントロールアッシングを行う。これにより、画素電極用レジスト膜３０ａの下の配線金属膜２８ａを露出させる。このとき、配線電極用レジスト膜３０ｂの膜厚が薄くなるが、所定の膜厚で残存する。
【０１３７】
次いで、図７（ｃ）の構造の状態で、露出した配線金属膜２８ａを下地のＩＴＯ膜２６ａに対して選択的にエッチングしてＩＴＯ膜２６ａを露出させ、続いて、配線電極形成用レジスト膜３０ｂを除去する。これにより、一回のマスク工程により、図４（ｄ）に示すように、配線電極２８と画素電極２６とが形成される。
【０１３８】
以上により、第２実施形態の薄膜トランジスタ基板の製造方法により製造された薄膜トランジスタ基板２７ｂが完成する。
【０１３９】
本実施形態の薄膜トランジスタ基板の製造方法では、ＮチャネルＴＦＴを作成する場合、マスク工程が４回であって、ＣＭＯＳを作成する場合、マスク工程が５回であり、第１実施形態と比べてマスク工程が削減されている。しかも、ＬＤＤ構造を形成する工程を含んだものである。
【０１４０】
また、従来技術によりＬＤＤ構造を形成するためのマスク工程を１回としてＣ−ＭＯＳを作成する場合、マスク工程はトータルで８回であるから、本実施形態の薄膜トランジスタ基板の製造方法を用いることにより、工程数が大幅に削減されることが分かる。
【０１４１】
なお、本実施形態においては、第１実施形態に対してマスク工程を増加させずにＬＤＤ構造を形成する方法と、画素電極と配線電極とを１回のマスク工程で形成する方法とを両方用いた製造方法を例示したが、これらのうちのいずれかの方法をのみを用いて薄膜トランジスタ基板を製造してもよい。
【０１４２】
（第３の実施の形態）
図８及び図９は本発明の第３の実施の形態に係る薄膜トランジスタ基板の製造方法を示す断面図である。
【０１４３】
第３実施形態は、反転ドープを行ってＣＭＯＳのＴＦＴを形成する際、レジスト膜をマスクにしないで不純物イオン注入するようにすることにより、レジスト膜の剥離を容易にして生産性を向上させるものである。
【０１４４】
本実施形態の薄膜トランジスタ基板の製造方法は、図８（ａ）に示すように、透明絶縁性基板１０上に膜厚が５０ｎｍのＳｉＮ膜１２ａ及び膜厚が２００ｎｍのＳｉＯ2膜１２ｂをプラズマＣＶＤにより成膜してバッファー層１２を形成する。続いて、バッファー層１２上にプラズマＣＶＤにより膜厚が３０ｎｍのアモルファスＳｉ膜（ａ−Ｓｉ膜）を成膜し、その後、エキシマレーザーによりレーザー結晶化を行ってａ−Ｓｉ膜をｐ−Ｓｉ膜に変換する。
【０１４５】
続いて、ｐ−Ｓｉ膜上にレジスト膜５０をパターニングし、このレジスト膜５０をマスクにしてｐ−Ｓｉ膜を島状にエッチングしてＮチャネル用半導体層１４ＩとＰチャネル用半導体層１４ＩＩを形成する。なお、ＮチャネルＴＦＴは画素用ＴＦＴ又はＣＭＯＳ周辺回路のＮチャネルＴＦＴに相当し、また、ＰチャネルＴＦＴはＣＭＯＳ周辺回路のＰチャネルＴＦＴに相当する。
【０１４６】
次いで、レジスト膜５０を除去した後、半導体層１４Ｉ，１４ＩＩ及びバッファー層１２上に、下から順に、ゲート絶縁膜と第１導電膜を成膜する。例えば、ゲート絶縁膜としてプラズマＣＶＤにより膜厚が２００ｎｍのＳｉＯ2膜を成膜し、第１導電膜としてスパッタリングにより膜厚が３００ｎｍのＡｌ−Ｎｄ膜を成膜する。
【０１４７】
続いて、図８（ｂ）に示すように、このＡｌ−Ｎｄ膜上にレジスト膜５０ａをパターニングし、このレジスト膜５０ａをマスクにしてＡｌ−Ｎｄ膜を、Ａｌエッチャントを用いたウェットエッチングによりエッチングし、更にＳｉＯ2膜をフッ素系のガスを用いたドライエッチングによりエッチングする。これにより、ＰチャネルＴＦＴ領域においては、Ａｌ−Ｎｄ膜パターンからなるゲート電極２０及びゲート絶縁膜１６が形成される。このとき、ゲート電極２０がレジスト膜５０ａの両端部から所定寸法でサイドエッチングされて形成され、また、ゲート絶縁膜１６がレジスト膜５０ａの幅と略同一の幅で形成されて、いわゆる階段形状が得られる。
【０１４８】
一方、ＮチャネルＴＦＴ用領域においては、同時にその領域の主要部を覆うようにしてＡｌ−Ｎｄ膜とＳＩＯ2膜とのカバー積層膜２１がパターニングされるようにする。
【０１４９】
次いで、図８（ｃ）に示すように、レジスト膜５０ａを除去した後、透明絶縁性基板１０の全面にＢ+イオンを注入することにより、Ｐチャネル用半導体層１４ＩＩにＢ+イオンが注入される。例えば、加速エネルギー１０ｋｅＶ、ドーズ量２×１０15atoms/cm2の条件でゲート電極２０及びゲート絶縁膜１６をマスクにして、Ｐチャネル用半導体層１４ＩＩにＢ+イオンを注入し、更に、加速エネルギー７０ｋｅＶ、ドーズ量２×１０14atoms/cm2の条件で、ゲート電極２０をマスクにし、かつゲート電極２０の両側から外側直下のゲート絶縁膜１６を通してＰチャネル用半導体層１４ＩＩにＢ+イオンを注入する。このとき、Ｂ+イオンのドーズ量が後のＮチャネル用ＴＦＴを形成するためのＰ＋イオンのドーズ量の２倍になるようにする。
【０１５０】
これにより、ＰチャネルＴＦＴのソース部１４ａ及びドレイン部１４ｂが形成されると共に、ＬＤＤ構造が形成される。なお、Ｎチャネル用半導体層１４Ｉはカバー積層膜２１により被覆されているので、Ｂ+イオンが注入されない。
【０１５１】
次いで、図８（ｄ）に示すように、図８（ｃ）の構造の上に、ＰチャネルＴＦＴ領域を覆い、かつＮチャネルＴＦＴのゲート電極を形成するためのレジスト膜５０ｂを形成する。続いて、このレジスト膜５０ａをマスクにして、上記したＰチャネルＴＦＴのゲート電極２０及びゲート絶縁膜１６の形成方法と同様な方法により、Ａｌ−Ｎｄ膜及びＳｉＯ2膜からなるカバー積層膜２１をエッチングしてＮチャネルＴＦＴ用のゲート電極２０ｂ及びゲート絶縁膜１６ｂを形成する。
【０１５２】
このとき、ＰチャネルＴＦＴのゲート電極２０の形成と同様に、ゲート電極２０ｂがレジスト膜の両端部からサイドエッチングされ、また、ゲート絶縁膜１６ｂがレジスト膜５０ｂの幅ｂと略同一な幅で形成される。
【０１５３】
次いで、図８（ｅ）示すように、レジスト膜５０ｂを除去した後、透明絶縁性基板１０の全面にＰ+イオンを注入する。例えば、加速エネルギー１０ｋｅＶ、ドーズ量１×１０15atoms/cm2の条件で、ゲート電極２０，２０ｂ及びゲート絶縁膜１６，１６ｂをマスクにしてＮチャネル用半導体層１４ＩにＰ＋イオンを注入する。更に、加速エネルギー７０ｋｅＶ、ドーズ量５×１０13atoms/cm2の条件で、ゲート電極２０，２０ｂをマスクにし、かつゲート電極２０，２０ｂの両側から外側直下ゲート絶縁膜１６，１６ｂを通してＮチャネル用半導体層１４ＩにＰ+イオンを注入する。
【０１５４】
これにより、ＮチャネルＴＦＴのソース部１４ｃ及びドレイン部１４ｄが形成されると共に、ＬＤＤ構造が形成される。なお、Ｐチャネル用半導体層１４ＩＩにもＰ+イオンが注入されるが、Ｐチャネル用半導体層１４ＩＩにはＰ+イオンの２倍程度のＢ+イオンが既に注入されているので、ｎ型に反転することはなく、ｐ型のままである。
【０１５５】
このように、レジスト膜をマスクにしてイオン注入を行うことなく、ＬＤＤ構造を有するＣ−ＭＯＳＴＦＴが形成される。
【０１５６】
その後、図９（ａ）に示すように、図８（ｅ）の構造にエキシマレーザーを照射することにより、Ｐ+イオン及びＢ+イオンを活性化する。
【０１５７】
次いで、図９（ｂ）に示すように、図９（ａ）の構造の上に、プラズマＣＶＤにより下から順に膜厚が６０ｎｍのＳｉＯ2膜２２ａと膜厚が３７０ｎｍのＳｉＮ膜２２ｂとを成膜して第１層間絶縁膜２２を形成する。続いて、第１層間絶縁膜２２上にレジスト膜５０ｃをパターニングし、このレジスト膜５０ｃをマスクにして、第１層間絶縁膜を、フッ素系ガスを用いたドライエッチングによりエッチングして第１コンタクトホール２３を形成する。
【０１５８】
次いで、レジスト膜５０ｃを除去した後、第１層間絶縁膜２２及びコンタクトホール２３の内面上に第２導電膜を形成する。第２導電膜としては、スパッタリングにより、下から順に、第１Ｔｉ膜、Ａｌ膜及び第２Ｔｉ膜をそれぞれ１００ｎｍ、２００ｎｍ及び１００ｎｍの膜厚で成膜すればよい。
【０１５９】
次いで、第２導電膜上にレジスト膜５０ｄをパターニングし、このレジスト膜５０ｄをマスクにして第２導電膜を塩素系ガスを用いたドライエッチングによりエッチングする。これにより、ソース部１４ａ，１４ｃ及びドレイン部１４ｂ，１４ｄと電気的に接続される配線電極２８が形成される。
【０１６０】
続いて、レジスト膜５０ｄを除去した後、感光性ポリイミドなどの透明な感光性樹脂を塗布し、露光・現像を行うことにより、ＮチャネルＴＦＴのソース部１４ｃ上に第２コンタクトホール２４ａを有する感光性の樹脂層間絶縁膜２４を形成する。
【０１６１】
次いで、樹脂層間絶縁膜２４及びコンタクトホール２４ａの内面上に第３導電膜を形成する。第３導電膜としては、スパッタリングにより膜厚が７０ｎｍのＩＴＯ膜を成膜する。続いて、ＩＴＯ膜をフォトエッチングによりパターニングして透明な画素電極２６とする。
【０１６２】
以上説明したように、第３実施形態の薄膜トランジスタ基板の製造方法では、まず、Ｎチャネル領域をカバー積層膜２１でマスクした状態で、かつ階段形状のゲート電極２０及びゲート絶縁膜１６の構造をマスクに利用してＢ+イオンを注入することにより、ＬＤＤ構造を有するＰチャネルＴＦＴを形成する。このとき、Ｂ+イオンのドーズ量がＮチャネル用ＴＦＴを形成するためのＰ+イオンのドーズ量の２倍程度になるようにする。
【０１６３】
次いで、ＮチャネルＴＦＴ用の階段状のゲート電極２０ｂ及びゲート絶縁膜１６ｂをマスクにして、Ｐ+イオンを注入してＮチャネルＴＦＴを形成する。
【０１６４】
このようにすることにより、Ｃ−ＭＯＳのＴＦＴの製造に係る不純物注入工程において、レジスト膜をマスクにして不純物を注入する工程がなくなるので、イオン注入によりレジスト膜の表層部に変質層が形成されてレジスト膜の除去に時間がかかるという不具合は発生しなくなる。
【０１６５】
また、従来技術（２）では、ＬＤＤ構造を有するＣ−ＭＯＳＴＦＴの製造工程で８回のマスク工程が必要であるが、本実施形態では７回のマスク工程で製造することができるので、生産効率を向上させることができる。
【０１６６】
（第４の実施の形態）
図１０及び図１１は第４実施形態の薄膜トランジスタ基板の製造方法を示す断面図である。第４実施形態が第３実施形態と異なる点は、ＰチャネルＴＦＴを形成する際にゲート電極の下のＳｉＯ2膜をエッチングしないでゲート絶縁膜とし、ＰチャネルＴＦＴではＬＤＤを形成しないことである。第３実施形態と同一の工程においては、その詳しい説明を省略する。
【０１６７】
第４実施形態の薄膜トランジスタ基板の製造方法は、図１０（ａ）に示すように、第３の実施形態と同様な方法により、図８（ａ）と同一の構造を得る。
【０１６８】
次いで、図１０（ｂ）に示すように、第３の実施形態と同様な方法により、ゲート絶縁膜となるＳｉＯ2膜１４ａ及びＡｌ−Ｎｄ層を成膜し、Ａｌ−Ｎｄ層上にレジスト膜５０ａをパターニングする。このレジスト膜をマスクにしてＡｌ−Ｎｄ層をエッチングすることにより、レジスト膜の両端部からサイドエッチングが生じたＰチャネルＴＦＴのゲート電極２０を形成する。このとき、同時にＮチャネルＴＦＴ領域においては、Ｎチャネル用半導体層１４Ｉを覆うカバーＡｌ−Ｎｄ膜２１ａが形成される。
【０１６９】
次いで、図１０（ｃ）に示すように、透明絶縁性基板１０の全面にＢ+イオンを注入する。このとき、ＰチャネルＴＦＴ領域においては、ゲート電極２０をマスクにし、かつＳｉＯ2膜を通して、Ｐチャネル用半導体層１４ＩＩにｐ+層が形成されてソース部１４ａ及びドレイン部１４ｂが形成される。なお、第３実施形態と同様に、Ｂ+イオンのドーズ量が後で注入されるＰ+イオンのドーズ量の２倍程度になるようにする。
【０１７０】
一方、ＮチャネルＴＦＴ領域においては、カバーＡｌ−Ｎｄ膜２０ａがマスクとなるので、Ｎチャネル用半導体層１４ＩにはほとんどＢ+イオンが注入されない。
【０１７１】
次いで、図１０（ｄ）に示すように、ＰチャネルＴＦＴ領域の主要部を覆うと共に、ＮチャネルＴＦＴのゲート電極を形成するためのレジスト膜５０ｂをパターニングする。続いて、このレジスト膜５０ｂをマスクにしてカバーＡｌ−Ｎｄ膜２１ａ及びＳｉＯ2膜１６をエッチングする。このとき、ゲート電極２０ｂはレジスト膜５０ｂの両端部からサイドエッチングして形成され、また、ゲート絶縁膜１６ｂはレジスト膜５０ｂと略同一の幅で形成される。また、ＰチャネルＴＦＴ領域のＳｉＯ2膜１６はＰチャネル用半導体層１４ＩＩを被覆するゲート絶縁膜１６ａとなり、ＮチャネルＴＦＴ領域から分離される。
【０１７２】
次いで、レジスト膜５０ｂを除去した後に、図１０（ｅ）に示すように、透明絶縁性基板１０の全面に第３実施形態と同様な方法によりＰ+イオンを２回注入することにより、ＬＤＤ構造を有するＮチャネルＴＦＴのソース部１４ｃ及びドレイン部１４ｄが形成される。このとき、ＰチャネルＴＦＴのソース部１４ａ及びドレイン部１４ｂにもゲート絶縁膜１６ａを通してＰ+イオンが注入されるが、既にＰ+イオンの２倍程度のＢ+イオンが注入されているので、ＰチャネルＴＦＴのソース部１４ａ及びドレイン部１４ｂはｐ型のままである。
【０１７３】
次いで、図１１（ａ）に示すように、エキシマレーザーを照射することにより、半導体層１４Ｉ，１４ＩＩにそれぞれ注入されたＰ+イオン及びＢ+イオンの活性化を行う。
【０１７４】
次いで、図１１（ｂ）に示すように、第３実施形態と同様な方法で、ＳｉＯ2膜２２ａ及びＳｉＮ膜２２ｂからなる第１層間絶縁膜２２を成膜し、レジスト膜５０ｃをマスクにして、第１層間絶縁膜２２をエッチングして第１コンタクトホール２３を形成する。このとき、ＰチャネルＴＦＴでは、第１層間絶縁膜２２の下にゲート絶縁膜１６ａが残存しているので、ＮチャネルＴＦＴのソース部１４ｃ及びドレイン部１４ｄにオーバーエッチングが多くかかり、ソース部１４ｃ及びドレイン部１４ｄの表層部がエッチングされるおそれがある。このため、第１コンタクトホール２３を形成する工程においては、エッチング選択比（ＳｉＯ2膜のエッチレーチ／ｐ−Ｓｉ膜のエッチレート）が高い条件でＳｉＯ2膜２２ａ，１６をエッチングすることが好ましい。
【０１７５】
このようにして、同じく図１１（ｃ）に示すように、ＰチャネルＴＦＴ領域においては、Ｐチャネル用半導体層１４ＩＩ上のコンタクトホール２３が形成される部分以外の領域にゲート絶縁膜１６ａが被覆して形成され、一方、ＮチャネルＴＦＴ領域においては、Ｎチャネル用半導体層１４Ｉ上のゲート電極２０ｂの下のチャネル部と低濃度拡散領域であるＬＤＤ構造との上のみにゲート絶縁膜１６ｂが形成された構造が形成される。
【０１７６】
次いで、図１１（ｃ）に示すように、第３実施形態と同様な方法により、配線金属膜を成膜し、レジスト膜５０ｄをマスクにして、この配線金属膜をエッチングして配線電極２８を形成する。
【０１７７】
次いで、図１１（ｄ）及び（ｅ）に示すように、第３実施形態と同様な方法により、ＮチャネルＴＦＴのソース部１４ｃに接続された配線電極２８上に第２コンタクトホール２４ａを有する感光性の樹脂層間絶縁膜２４を形成し、続いて、ＮチャネルＴＦＴのソース部１４ｃに接続された配線電極２８に接続される画素電極２６を形成する。
【０１７８】
以上説明したように、第４実施形態のポリシリコンＴＦＴの製造方法では、まず、ＮチャネルＴＦＴ領域がカバーＡｌ−Ｎｄ膜２１ａでマスクされるようにして、ＰチャネルＴＦＴ用のゲート電極２０を形成する。このとき、下地のＳｉＯ2膜１６（ゲート絶縁膜）をパターニングしない。次いで、レジスト膜がない状態で、Ｂ+イオンを注入してＬＤＤを備えていないＰチャネルＴＦＴを形成する。
【０１７９】
次いで、Ｎチャネルゲート電極２０ｂ及びゲート絶縁膜１４ｃを階段形状に形成し、この構造をマスクに利用してＰ+イオンを注入することにより、ＬＤＤ構造を有するＮチャネルＴＦＴを形成する。
【０１８０】
ＰチャネルＴＦＴは、主に周辺回路に使用されるものであるのでオフリークがなく、また、ホットキャリアによる劣化が殆どないため、必ずしもＬＤＤ構造を必要としない。本実施形態の薄膜トランジスタ基板の製造方法では、ＰチャネルＴＦＴにＬＤＤを形成しないため、Ｂ+イオンの注入時間を短縮することができ、生産効率を向上させることができる。
【０１８１】
また、従来技術（２）よりマスク工程を１工程削減することができる。更には、前述した第３実施形態と同様に、レジスト膜をマスクした状態でイオン注入を行わないので、イオン注入によりレジスト膜の表層部に変質層が形成されてレジスト膜の除去に時間がかかるという不具合は発生しなくなる。
【０１８２】
（第５の実施の形態）
図１２は本発明の第５の実施の形態の薄膜トランジスタ基板の製造方法を示す断面図である。第５実施形態では、反転ドープに係る高ドーズ量の不純物ドーピング工程を行うことなく、従来技術（２）よりマスク工程を１工程削減できる。第３及び第４の実施形態と同一の工程においては、その詳しい説明を省略する。
【０１８３】
第５実施形態の薄膜トランジスタ基板の製造方法は、まず、図１２（ａ）に示すように、第３の実施形態と同様な方法により、図８（ａ）と同一の構造を得る。
【０１８４】
その後、レジスト膜５０を除去した後、膜厚が１１０ｎｍのゲート絶縁膜となるＳｉＯ2膜をプラズマＣＶＤにより成膜し、続いて、膜厚が３００ｎｍのＡｌ−Ｎｄ膜をスパッタリングにより成膜する。
【０１８５】
次いで、図１２（ｂ）に示すように、Ａｌ−Ｎｄ膜上にレジスト膜６０をパターニングし、このレジスト膜６０をマスクにして、Ａｌ−Ｎｄ膜とＳｉＯ2膜とをエッチングすることにより、ＮチャネルＴＦＴ用のゲート電極２０ｂ及びゲート絶縁膜１６ｂを形成する。このとき、ゲート電極２０ｂはレジスト膜６０の両端部からサイドエッチングされて形成され、また、ゲート絶縁膜１６ｂはレジスト膜６０と略同一の幅で形成される。また、ＰチャネルＴＦＴ領域においては、同時にＰチャネル用半導体層１４ＩＩを覆うＡｌ−Ｎｄ膜及びＳｉＯ2膜からなるカバー積層膜２１ｂが形成される。
【０１８６】
次いで、図１２（ｃ）に示すように、レジスト膜６０を除去した後、透明絶縁性基板１０の全面にＰ+イオンを注入する。例えば、加速エネルギー１０ｋｅＶ、ドーズ量１×１０15atoms/cm2の条件で、ゲート電極２０ｂ及びゲート絶縁膜１６ｂをマスクにしてＮチャネル用半導体層１４ＩにＰ+イオンを注入する。
【０１８７】
続いて、加速エネルギー７０ｋｅＶ、ドーズ量５×１０13atoms/cm2の条件で、ゲート電極２０ｂをマスクにし、かつゲート絶縁膜１６ｂを通してＮチャネル用半導体層１４ＩにＰ+イオンを注入する。これにより、ＬＤＤ構造を有するＮチャネルＴＦＴのソーズ部１４ｃ及びドレイン部１４ｄが形成される。このとき、ＰチャネルＴＦＴ領域はカバー積層膜２１ｂによりマスクされているので、Ｐチャネル半導体層１４ＩＩには不純物が注入されない。
【０１８８】
次いで、図１２（ｄ）に示すように、ＮチャネルＴＦＴ領域を覆うと共に、ＰチャネルＴＦＴ用のゲート電極を形成するためのレジスト膜６０ａをパターニングし、このレジスト膜６０ａをマスクにしてカバー積層膜２１ｂのうちのＡｌ−Ｎｄ膜のみをエッチングしてＰチャネルＴＦＴ用のゲート電極２０を形成する。
【０１８９】
次いで、図１２（ｅ）に示すように、レジスト膜６０ａの一部を酸素含有プラズマによりアッシングすることにより、ＰチャネルＴＦＴ領域のゲート電極用レジスト膜６０ａの幅がゲート電極２０の幅より細くなるようにする。
【０１９０】
続いて、この状態でＢ+イオンを、イオンドーピング装置を用いて加速エネルギー７０ｋｅＶ、ドーズ量３×１０15atoms/cm2の条件でゲート電極２０をマスクにし、かつゲート絶縁膜１６を通してＰチャネル用半導体層１４ＩＩにドーピングする。これにより、ＰチャネルＴＦＴのソース部１４ａ及びドレイン部１４ｂが形成される。
【０１９１】
なお、図１２（ｄ）のゲート電極２０をエッチングにより形成する工程で、ゲート電極２０にサイドエッチングが発生しない条件を用いる場合は、レジスト膜６０ａの一部を酸素含有プラズマによりアッシングする必要はない。つまり、Ｂ+イオンの注入工程で、実質的にゲート電極２０がマスクになるようにすればよい。
【０１９２】
このようにして、イオンドーピングすることにより、ＰチャネルＴＦＴ領域では、ゲート電極２０の両側面直下から外側のＰチャネル用半導体層１４ＩＩにＢ+イオンがドーピングされるので、オフセット構造とならない。また、ＰチャネルＴＦＴ領域では、ゲート絶縁膜１６がＰチャネル用半導体層１４ＩＩを覆うようにして形成されているので、ＬＤＤ構造が形成されない。
【０１９３】
次いで、レジスト膜６０ａを除去した後に、前述した第４実施形態の図１１（ａ）〜（ｅ）に示される方法と同様な方法により、薄膜トランジスタ基板を製造することができる。
【０１９４】
以上のように、第５実施形態の薄膜トランジスタ基板の製造方法では、まず、Ｐチャネル領域をカバー積層膜２１ｂでマスクした状態で、かつ階段形状のゲート電極２０ｂ及びゲート絶縁膜１６ｂの構造をマスクに利用して、Ｐ+イオンを注入することにより、ＬＤＤ構造を有するＮチャネルＴＦＴを形成する。
【０１９５】
次いで、ＮチャネルＴＦＴ領域をマスクし、かつＰチャネルＴＦＴ用のゲート電極を形成するためのレジスト膜６０ａをパターニングし、カバー積層膜２１ｂのうちのＡｌ−Ｎｄ膜のみをエッチングしてゲート電極２０を形成する。このとき、ゲート電極２０がレジスト膜に対してサイドエッチされて形成される場合は、レジスト膜の一部をアッシングして上部からみてゲート電極２０の側面が露出するようにする。
【０１９６】
続いて、レジスト膜６０ａを残した状態で、Ｐチャネル用ゲート電極２０の両側直下から外側のＰチャネル用半導体層１４ＩＩにドーピングされるようにしてＢ+イオンを注入してＬＤＤ構造を備えていないＰチャネルＴＦＴを形成する。
【０１９７】
このようにすることにより、反転ドープを行うために、高ドーズ量の不純物ドーピングを行う必要がなくなる。また、ＰチャネルＴＦＴでは、ＬＤＤ構造を形成しないので不純物のドーピング時間を短縮することができる。また、従来技術（２）よりマスク工程を１工程削減させることができる。
【０１９８】
（付記１）  絶縁性基板と、
前記絶縁性基板の上に形成され、ソース部及びドレイン部を備えた半導体層と、
前記半導体層の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
誘電率が相互に異なる複数の絶縁膜の積層膜からなり、前記ゲート電極及び半導体層を被覆する層間絶縁膜と、
前記半導体層のソース部上の前記層間絶縁膜に形成されたソース部コンタクトホールと、
前記半導体層のドレイン部上の前記層間絶縁膜に形成されたドレイン部コンタクトホールと、
前記ソース部コンタクトホールを介して前記ソース部に接続された画素電極と、
前記ドレイン部コンタクトホールを介して前記ドレイン部に接続され、前記画素電極と同一膜で形成された第１導電膜と、
前記第１導電膜を介して前記ドレイン部に接続された第２導電膜とを有することを特徴とする薄膜トランジスタ基板。
【０１９９】
（付記２）  前記ゲート電極と同一膜で形成されたゲート配線と、
前記ゲート配線上の前記層間絶縁膜に形成されたゲート配線部コンタクトホールと、
前記ゲート配線部コンタクトホールを介して前記ゲート配線に接続され、前記画素電極と同一膜で形成された第３導電膜と、
前記第３導電膜を介して前記ゲート配線に接続された前記第２導電膜と同一膜で形成された第４導電膜とを有することを特徴とする付記１に記載の薄膜トランジスタ基板。
【０２００】
（付記３）  前記画素電極はＩＴＯ膜又はＳｎＯ2膜からなり、前記ゲート電極は、下から順に、アルミニウム（Ａｌ）膜又はアルミニウム（Ａｌ）を含む膜と高融点金属膜とにより構成される積層膜からなることを特徴とする付記１又は２に記載の薄膜トランジスタ基板。
【０２０１】
（付記４）  前記層間絶縁膜は、下から順に、シリコン酸化膜とシリコン窒化膜とにより構成された積層膜であることを特徴とする付記１又は２に記載の薄膜トランジスタ基板。
【０２０２】
（付記５）  前記高融点金属膜は、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）及びタングステン（Ｗ）の群から選択されるいずれか１つの金属膜、又はその合金膜であることを特徴とする付記４に記載の薄膜トランジスタ基板。
【０２０３】
（付記６）  前記層間絶縁膜は、下から順に、無機絶縁膜と感光性の樹脂絶縁膜とにより構成された積層膜であることを特徴とする付記１又は２に記載の薄膜トランジスタ基板。
【０２０４】
（付記７）  前記無機絶縁膜は、シリコン窒化膜又はシリコン窒化膜を含む積層膜であることを特徴とする付記６に記載の薄膜トランジスタ基板。
【０２０５】
（付記８）  前記ゲート絶縁膜は前記ゲート電極の両端部からそれぞれ０．３〜２μｍはみ出したはみ出し部を有すると共に、
前記半導体層は、前記ゲート電極の下のチャネル領域とソース部又はドレイン部との間に、前記ソース部又はドレイン部の不純物濃度より低い低濃度不純物領域を有し、
かつ、前記低濃度不純物領域は、前記ゲート絶縁膜のはみ出し部の下に前記ゲート電極に対して対称な状態で形成されていることを特徴とする付記１又は２に記載の薄膜トランジスタ基板。
【０２０６】
（付記９）  絶縁性基板上に、半導体層のパターンを形成する工程と、
前記半導体層の上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、ゲート電極を形成する工程と、
前記半導体層のソース部及びドレイン部になる部分に不純物を導入する工程と、
前記半導体層及び前記ゲート電極の上に、誘電率が相互に異なる複数の絶縁膜により構成される層間絶縁膜を形成する工程と、
少なくとも前記ソース部及びドレインイン部の上の前記層間絶縁膜にコンタクトホールを形成する工程と、
前記層間絶縁膜及び前記コンタクトホールの内面上に透明導電膜を形成する工程と、
前記透明導電膜の上に金属膜を形成する工程と、
前記透明導電膜をエッチングストップ層として、前記金属膜をパターニングすることにより、前記ドレイン部のコンタクトホールを含む部分に配線電極を形成する工程と、
前記透明電極をパターニングして、前記コンタクトホールを介して前記ソース部に接続される画素電極を形成すると同時に、前記コンタクトホール内の前記透明導電膜を介して前記ドレイン部に接続される前記配線電極を形成する工程とを有することを特徴とする薄膜トランジスタ基板の製造方法。
【０２０７】
（付記１０）  絶縁性基板上に、半導体層のパターンを形成する工程と、
前記半導体層の上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、ゲート電極を形成する工程と、
前記半導体層のソース部及びドレイン部になる部分に不純物を導入する工程と、
前記半導体層及び前記ゲート電極の上に、誘電率が相互に異なる複数の絶縁膜により構成される層間絶縁膜を形成する工程と、
少なくとも前記ソース部及びドレイン部の上の前記層間絶縁膜にコンタクトホールを形成する工程と、
前記層間絶縁膜及び前記コンタクトホールの内面上に透明導電膜を形成する工程と、
前記透明導電膜の上に金属膜を形成する工程と、
前記ソース部に接続される画素電極が形成される部分の膜厚が、前記ドレイン部に接続される配線電極が形成される部分の膜厚より薄くなるようにして、前記金属膜の上にレジスト膜のパターンを形成する工程と、
前記レジスト膜をマスクにして、前記金属膜及び前記透明導電膜をエッチングして前記配線電極を形成する工程と、
前記画素電極が形成される部分のレジスト膜を選択的に除去し、かつ前記配線電極が形成される部分のレジスト膜を残存させる工程と、
前記配線電極が形成される部分のレジスト膜をマスクにして、前記画素電極が形成される部分の前記金属膜を、前記透明導電膜をエッチングストップ膜としてエッチングして前記画素電極を形成する工程とを有することを特徴とする薄膜トランジスタ基板の製造方法。
【０２０８】
（付記１１）  絶縁性基板の上方に、一導電型チャネル用半導体層及び反対導電型チャネル用半導体層のパターンを形成する工程と、
前記半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極となる導電膜を形成する工程と、
前記導電膜及び前記ゲート絶縁膜をパターニングすることにより、前記反対導電型チャネル用半導体層の上に、下から順に、反対導電型チャネル用ゲート絶縁膜と、前記反対導電型チャネル用ゲート絶縁膜の幅より細い幅を有する反対導電型チャネル用ゲート電極とが積層された構造を形成すると同時に、前記一導電型チャネル用半導体層を被覆する前記ゲート絶縁膜と前記導電膜とが積層されたカバー積層膜のパターンを形成する工程と、
前記反対導電型チャネル用ゲート電極及びゲート絶縁膜の少なくともいずれか一方をマスクに利用して、反対導電型不純物を前記反対導電型チャネル用半導体層に導入して、所定の反対導電型チャネル用ソース部及びドレイン部を形成する工程と、
前記カバー積層膜をパターニングすることにより、下から順に、一導電型チャネル用ゲート絶縁膜と、前記一導電型チャネル用ゲート絶縁膜の幅より細い幅を有する一導電型チャネル用ゲート電極とが積層された構造を形成する形成する工程と、
前記一導電型チャネル用ゲート電極及びゲート絶縁膜のうちの少なくともいずれか一方をマスクに利用して、一導電型不純物を前記一導電型チャネル用半導体層に導入して、所定の一導電型チャネル用ソース部及びドレイン部を形成する工程とを有することを特徴とする薄膜トランジスタ基板の製造方法。
【０２０９】
（付記１２）
絶縁性基板の上方に、一導電型チャネル用半導体層及び反対導電型チャネル用半導体層のパターンを形成する工程と、
前記半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極となる導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記反対導電型チャネル用半導体層の上に、反対導電型チャネル用ゲート電極を形成すると同時に、前記一導電型チャネル用半導体層を被覆するカバー導電膜のパターンを形成する工程と、
前記反対導電型チャネル用ゲート電極をマスクにし、かつ前記ゲート絶縁膜を通して、反対導電型不純物を前記反対導電型チャネル用半導体層に導入して、反対導電型チャネル用ソース部及びドレイン部を形成する工程と、
前記カバー導電膜及びゲート絶縁膜をパターニングすることにより、下から順に、一導電型チャネル用ゲート絶縁膜と、前記一導電型チャネル用ゲート絶縁膜の幅より細い幅を有する一導電型チャネル用ゲート電極とが積層された構造を形成する工程と、
一導電型チャネル用ゲート電極及びゲート絶縁膜の少なくともいずれか一方をマスクに利用して、一導電型不純物を前記一導電型チャネル用半導体層に導入して、所定の一導電型チャネル用ソース部及びドレイン部を形成する工程とを有することを特徴とする薄膜トランジスタ基板の製造方法。
【０２１０】
（付記１３）  絶縁性基板の上方に、一導電型チャネル用半導体層及び反対導電型チャネル用半導体層のパターンを形成する工程と、
前記半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極となる導電膜を形成する工程と、
前記導電膜及び前記ゲート絶縁膜をパターニングすることにより、前記一導電型チャネル用半導体層の上に、下から順に、前記一導電型チャネル用ゲート絶縁膜と、前記一導電型チャネル用ゲート絶縁膜の幅より細い幅を有する一導電型チャネル用ゲート電極とが積層された構造を形成すると同時に、前記反対導電型チャネル用半導体層を被覆する前記ゲート絶縁膜と前記導電膜とが積層されたカバー積層膜のパターンを形成する工程と、
前記一導電型チャネル用ゲート電極及びゲート絶縁膜のうちの少なくともいずれか一方をマスクに利用して、一導電型不純物を前記一導電型チャネル用半導体層に導入して、所定の一導電型チャネル用ソース部及びドレイン部を形成する工程と、
前記カバー積層膜に反対導電型チャネル用ゲート電極が形成される領域を画定すると共に、前記一導電型チャネル用半導体層及びゲート電極を覆うレジスト膜をパターニングする工程と、
前記レジスト膜をマスクにして前記積層カバー膜をエッチングすることにより、前記レジスト膜の幅と同等以上で、かつ所定の幅を有する反対導電型チャネル用ゲート電極を形成する形成する工程と、
前記レジスト膜又は前記反対導電型チャネル用ゲート電極をマスクにして、反対導電型不純物を前記反対導電型チャネル用半導体層に導入して、反対導電型チャネル用ソース部及びドレイン部を形成する工程とを有することを特徴とする薄膜トランジスタ基板の製造方法。
【０２１１】
（付記１４）  絶縁基板の上に形成された半導体層と、前記半導体層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極とを有する一導電型チャネルトランジスタ及び反対導電型チャネルトランジスタを備えた薄膜トランジスタ基板であって、
前記一導電型チャネルトランジスタの前記半導体層が、前記ゲート電極の下部のチャネル領域とＬＤＤ領域とソース部及びドレイン部とにより構成され、前記一導電型チャネルトランジスタの前記ゲート絶縁膜が前記チャネル領域及び前記ＬＤＤ領域の上にパターン化されて形成されていると共に、
前記反対導電型チャネルトランジスタの前記半導体層が、前記ゲート電極の下部のチャネル領域とソース部及びドレイン部とにより構成され、前記反対導電型チャネルトランジスタの前記ゲート絶縁膜が、前記反対導電型チャネルトランジスタのソース部及びドレイン部上の所定部を除いて、前記反対導電型チャネルトランジスタの半導体層を被覆して形成されていることを特徴とする薄膜トランジスタ基板。
【０２１２】
【発明の効果】
以上説明したように、本発明の薄膜トランジスタ基板では、第２導電膜（配線電極）が画素電極と同一膜で形成された第１導電膜を介してドレイン部に電気的に接続されている。一般的に、画素電極となる第１導電膜はステップカバレジがよい状態で成膜される特性をもっているため、層間絶縁膜を厚くすることでコンタクトホールのアスペクト比が高くなる場合においても、第１導電膜がステップカバレジのよい状態でコンタクトホール内に形成される。
【０２１３】
従って、第２導電膜のステップカバレジが悪い場合でも、第２導電膜は第１導電膜を介してドレイン部などとコンタクト抵抗が低い状態で電気的に接続されるようになる。
【図面の簡単な説明】
【図１】図１は本発明の第１実施形態の薄膜トランジスタ基板の製造方法を示す断面図（その１）である。
【図２】図２は本発明の第１実施形態の薄膜トランジスタ基板の製造方法を示す断面図（その２）である。
【図３】図３は本実施形態の薄膜トランジスタ基板を示す平面図である。
【図４】図４（ａ）は図３のＩ−Ｉに沿った断面図、図４（ｂ）は図３のＩＩ−ＩＩに沿った断面図である。
【図５】図５は第１実施形態の薄膜トランジスタ基板の変形例を示す断面図である。
【図６】図６は本発明の第２の実施の形態の薄膜トランジスタ基板の製造方法を示す断面図（その１）である。
【図７】図７は本発明の第２の実施の形態の薄膜トランジスタ基板の製造方法を示す断面図（その２）である。
【図８】図８は本発明の第３の実施の形態に係る薄膜トランジスタ基板の製造方法を示す断面図（その１）である。
【図９】図９は本発明の第３の実施の形態に係る薄膜トランジスタ基板の製造方法を示す断面図（その２）である。
【図１０】図１０は第４実施形態の薄膜トランジスタ基板の製造方法を示す断面図（その１）である。
【図１１】図１１は第４実施形態の薄膜トランジスタ基板の製造方法を示す断面図（その２）である。
【図１２】図１２は本発明の第５の実施の形態の薄膜トランジスタ基板の製造方法を示す断面図である。
【図１３】図１３は従来のポリシリコンＴＦＴ基板の製造方法（１）を示す断面図である。
【図１４】図１４は従来のポリシリコンＴＦＴ基板の製造方法（２）を示す断面図（その１）である。
【図１５】図１５は従来のポリシリコンＴＦＴ基板の製造方法（２）を示す断面図（その２）である。
【図１６】図１６は従来のポリシリコンＴＦＴ基板の製造方法（３）を示す断面図である。
【図１７】図１７はバスライン遮光の一例を示す断面図である。
【符号の説明】
１０・・・透明絶縁性基板、１２ａ・・・ＳｉＮ膜、１２ｂ・・・ＳｉＯ2膜、１２・・・バッファー層、１４，１４Ｉ，１４ＩＩ・・・半導体層、１４ａ，１４ｃ・・・ソース部、１４ｂ，１４ｄ・・・ドレイン部、１５・・・ポリシリコンＴＦＴ素子、１６・・・ゲート絶縁膜、１７・・・Ａｌ−Ｎｄ膜、１８・・・Ｍｏ膜、２０，２０ｂ・・・ゲート電極、２０ａ・・・ゲート配線、２１，２１ｂ・・・カバー積層膜、２１ａ・・・カバーＡｌ−Ｎｄ膜、２２ａ・・・ＳｉＯ2膜、２２ｂ・・・ＳｉＮ膜、２２・・・無機層間絶縁膜、２４・・・樹脂層間絶縁膜、２３，２４ａ，２５・・・コンタクトホール、２６ａ・・・ＩＴＯ膜、２７，２７ａ，２７ｂ・・・薄膜トランジスタ基板、２６・・・画素電極、２８・・・配線電極、３８・・・フォトマスク、３６ａ，３６ｂ・・・遮光膜パターン、３０，３０ａ，３０ｂ，５０〜５０ｄ，６０，６０ａ・・・レジスト膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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