(57)【特許請求の範囲】
【請求項１】
複数の抵抗を直列に接続して構成され、一端が所定の電位に接続する抵抗アレイと、
前記抵抗アレイの複数の抵抗と抵抗との接続点に一端が接続し、他端が前記所定の電位に接続する複数のメモリ素子及び前記複数のメモリ素子のそれぞれに情報を選択的に書き込むための複数のアドレストランジスタを有するメモリセルとを備え、
前記メモリ素子に情報を書き込むことにより前記メモリ素子を抵抗とし、並列接続する前記抵抗アレイの抵抗値を選択することを特徴とする半導体抵抗装置。
【請求項２】
前記抵抗アレイは、半導体基板上のフィールド酸化膜上に設けた多結晶シリコン配線に、複数の低シート抵抗領域と前記複数の抵抗をそれぞれ構成する複数の高シート抵抗領域とを交互に有することを特徴とする請求項１に記載の半導体抵抗装置。
【請求項３】
前記メモリ素子は、半導体基板上のフィールド酸化膜上に設ける多結晶シリコン配線と、前記多結晶シリコン配線上に設けるメモリ酸化膜と、前記メモリ酸化膜上に設ける多結晶シリコン電極を有する、電気的に一度だけ書き込み可能なメモリ素子とすることを特徴とする請求項１に記載の半導体抵抗装置。
【請求項４】
複数の抵抗を直列に接続して構成され、一端が半導体装置の駆動電圧の高電位に接続する抵抗アレイと、
前記抵抗アレイの複数の抵抗と抵抗との接続点に一端が接続し、他端が前記駆動電圧の高電位に接続する複数のメモリ素子及び前記複数のメモリ素子のそれぞれに情報を選択的に書き込むための複数のアドレストランジスタを有するメモリセルとを備え、
前記メモリ素子は、半導体基板上のフィールド酸化膜上に設け、前記抵抗アレイの複数の抵抗と抵抗との接続点に接続する第１の電極と、該第１の電極表面に設けるメモリ酸化膜と、該メモリ酸化膜のみに接し、前記駆動電圧の高電位に接続する第２の電極とを有する、電気的に一度だけ書き込み可能なメモリ素子とする半導体抵抗装置の制御方法であって、
情報を書き込む前記メモリ素子の前記第１の電極に書き込み電圧を印加することにより前記メモリ酸化膜を絶縁破壊に至らしめ抵抗とし、非選択の前記メモリ素子の前記第１の電極には一定電圧を印加し、書き込み阻止することにより、並列接続する抵抗アレイの抵抗値を選択することを特徴とする半導体抵抗装置の制御方法。
【請求項５】
前記一定電圧は、前記駆動電圧の高電位あるいは前記駆動電圧の高電位と前記書き込み電圧間の絶縁破壊電圧より小さい電圧であることを特徴とする請求項４に記載の半導体抵抗装置の制御方法。
【請求項６】
複数の抵抗を直列に接続して構成され、一端が半導体装置の駆動電圧の高電位に接続する抵抗アレイと、
ドレインが前記抵抗アレイの他端に接続し、ソースが前記駆動電圧の高電位に接続するＰチャネルＭＯＳトランジスタと、
前記抵抗アレイの複数の抵抗と抵抗との接続点に一端が接続し、他端が前記駆動電圧の高電位に接続する複数のメモリ素子及び前記複数のメモリ素子のそれぞれに情報を選択的に書き込むための複数のアドレストランジスタを有するメモリセルとを備え、
前記メモリ素子は、半導体基板上のフィールド酸化膜上に設け、前記抵抗アレイの複数の抵抗と抵抗との接続点に接続する第１の電極と、該第１の電極表面に設けるメモリ酸化膜と、該メモリ酸化膜のみに接し、前記駆動電圧の高電位に接続する第２の電極とを有する、電気的に一度だけ書き込み可能なメモリ素子とする半導体抵抗装置の制御方法であって、
情報を書き込む前記メモリ素子の前記第１の電極に書き込み電圧を印加することにより前記メモリ酸化膜を絶縁破壊に至らしめ抵抗とし、前記抵抗アレイの両端を前記駆動電圧の高電位とすることで、非選択の前記メモリ素子の前記第１の電極には前記駆動電圧の高電位と前記書き込み電圧間の電位差を抵抗アレイを構成する抵抗により抵抗分割した絶縁破壊電圧より小さい電圧を印加し、書き込み阻止することにより、並列接続する抵抗アレイの抵抗値を選択することを特徴とする半導体抵抗装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体抵抗装置の構造とその制御方法とにかんし、とくに半導体集積回路において一度だけ書き込み可能なメモリ素子を用いて、抵抗等の製造バラツキの補正や動作条件の変更を行なうことによる歩留りの向上と性能の安定化に関する。
【０００２】
【従来の技術】
レーザーヒューズ溶断型のプログラマブルリードオンリーメモリ（ＰＲＯＭ）に記憶した情報を基に、抵抗アレイの抵抗値を調整するための回路を備える半導体抵抗装置における従来技術を図６の回路図に示す。
【０００３】
図６に示すように、半導体抵抗装置は８個の直列に接続する抵抗８１、８２、８３、８４、８５、８６、８７、８８と、この８個の抵抗に並列に接続する８個のＭＯＳトランジスタ９１、９２、９３、９４、９５、９６、９７、９８と、デコーダ８０とにより構成している。
【０００４】
またメモリブロック７０は、電源の高電位に一端を接続する３個のレーザーヒューズ溶断型ＰＲＯＭ素子７１、７２、７３と、一端をレーザーヒューズ溶断型ＰＲＯＭ素子に接続し、もう一端を電源の低電位に接続している比較抵抗７４、７５、７６と、レーザーヒューズ溶断型ＰＲＯＭ素子と比較抵抗の接続点の電位により出力電圧が決まるインバータ７７、７８、７９とにより構成する。
【０００５】
半導体抵抗装置は、メモリブロック７０のインバータ７７、７８、７９からの出力をデコーダ８０に入力して、ＭＯＳトランジスタ９１、９２、９３、９４、９５、９６、９７、９８のいずれかを「オン」させることにより、８種類の抵抗値を選択することができる。
【０００６】
たとえばメモリブロック７０のレーザーヒューズ溶断型のＰＲＯＭ素子７１、７７、７３が溶断されていなければ、インバータ７７、７８、７９の出力電圧はいずれも電源電圧の低電位となり、ＭＯＳトランジスタ９１が「オン」状態になるようにデコーダ８０を制御する。結果、半導体抵抗装置は抵抗８１の抵抗値となる。
【０００７】
さらにレーザーヒューズ溶断型ＰＲＯＭ素子７２、７３が溶断されている場合には、インバータ７７の出力は電源電圧の低電位となり、インバータ７８、７９の出力は電源電圧の高電位となって、デコーダ８０を介してＭＯＳトランジスタ９４を「オン」状態とし、抵抗値は抵抗８１と抵抗８２と抵抗８３と抵抗８４とを加えた値になる。
【０００８】
一度だけ書き込み可能なメモリ素子としては、以上説明したレーザーヒューズ溶断型ＰＲＯＭ素子のほかに、電気ヒューズ溶断型や接合破壊型などのＰＲＯＭ素子が挙げられる。
【０００９】
【発明が解決しようとする課題】
しかしながら、メモリブロック７０に記憶した情報を読み出し、各メモリ素子の状態を判断するためには、図６に示すように、比較抵抗７４、７５、７６とインバータ７７、７８、７９を必要とし、半導体集積回路の面積を大きくなるという欠点がある。
【００１０】
さらにまた電源とレーザーヒューズＰＲＯＭ素子７１、７２、７３と比較抵抗７４、７５、７６とによって閉回路を構成するので、常に電流が流れる状態となる。
このため、半導体集積回路の消費電流を抑えるには、図６には図示していないがデータラッチ回路を付加する必要がある。
【００１１】
またさらにレーザーヒューズ溶断型ＰＲＯＭ素子は、情報の書き込みにレーザー光を照射することにより行っている。したがって、レーザー光発生のための専用装置が必要であり、さらにヒューズＰＲＯＭ素子上のパッシベーション膜を開孔し、レーザー光の入射窓を形成する必要がある。
このため、半導体集積回路の面積が大きくなり、コストが高くなり、さらに実装後に情報の書き込みを行なうためには、実装形態が限定されるという欠点がある。
【００１２】
さらに電気ヒューズ溶断型ＰＲＯＭ素子は、ＰＲＯＭ素子を構成するポリシリコンなどを物理的に破壊することにより情報の書き込みを行っている。このためシリコンクズの発生や、パッシベーション膜の劣化などの問題点がある。
【００１３】
接合破壊型ＰＲＯＭ素子は、電流を流し接合を破壊することにより情報の書き込みを行っている。このため情報の書き込みには電流を多く必要とするため、書き込み時に印加する電圧が大きく、書き込み電流の漏れを起こさないようにするため、半導体集積回路を構成する素子は書き込み電圧以上の耐圧を必要とする。
このため形成するための製造プロセスが複雑になるという欠点がある。
【００１４】
また電気ヒューズ溶断型ＰＲＯＭ素子と接合破壊型ＰＲＯＭ素子とは、メモリ素子に高電圧を印加し、メモリ素子の大電流が流れる経路において、そのほとんどの電圧が印加される部分を熱破壊することによって情報の書き込みを行なう。
このためメモリ素子と書き込み電圧端子との間に挿入できる抵抗値の大きさは制限される。
【００１５】
したがって一般的なＭＯＳトランジスタをアドレストランジスタとして使用して、電気ヒューズ溶断型ＰＲＯＭ素子や接合破壊型ＰＲＯＭ素子を選択して書き込むことは難しい。
【００１６】
［発明の目的］
そこで本発明の目的は、シリコンクズの発生やパッシベーション膜の劣化を起こさず、さらに半導体集積回路を構成する素子の高耐圧化を必要とせず、製造工程が簡単で、読み出し回路を必要とせず、書き込んだ情報を読み出すのに電流を消費しない半導体抵抗装置とその制御方法を提供することである。
【００１７】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体抵抗装置においては、下記の構造と制御方法を採用する。
【００１８】
本発明の半導体抵抗装置は、複数の抵抗を直列に接続して構成され、一端が所定の電位に接続する抵抗アレイと、抵抗アレイの複数の抵抗と抵抗との接続点に一端が接続し、他端が所定の電位に接続する複数のメモリ素子及び複数のメモリ素子のそれぞれに情報を選択的に書き込むための複数のアドレストランジスタを有するメモリセルとを備え、メモリ素子に情報を書き込むことによりメモリ素子を抵抗とし、並列接続する抵抗アレイの抵抗値を選択することを特徴とする。
【００１９】
本発明の半導体抵抗装置の抵抗アレイは、半導体基板上のフィールド酸化膜上に設けた多結晶シリコン配線に、複数の低シート抵抗領域と複数の抵抗をそれぞれ構成する複数の高シート抵抗領域とを交互に有することを特徴とする。
【００２０】
本発明の半導体抵抗装置のメモリ素子は、半導体基板上のフィールド酸化膜上に設ける多結晶シリコン配線と、多結晶シリコン配線上に設けるメモリ酸化膜と、メモリ酸化膜上に設ける多結晶シリコン電極を有する、電気的に一度だけ書き込み可能なメモリ素子とすることを特徴とする。
【００２１】
本発明の半導体抵抗装置の制御方法は、複数の抵抗を直列に接続して構成され、一端が半導体装置の駆動電圧の高電位に接続する抵抗アレイと、抵抗アレイの複数の抵抗と抵抗との接続点に一端が接続し、他端が駆動電圧の高電位に接続する複数のメモリ素子及び複数のメモリ素子のそれぞれに情報を選択的に書き込むための複数のアドレストランジスタを有するメモリセルとを備え、メモリ素子は、半導体基板上のフィールド酸化膜上に設け、抵抗アレイの複数の抵抗と抵抗との接続点に接続する第１の電極と、第１の電極表面に設けるメモリ酸化膜と、メモリ酸化膜のみに接し、駆動電圧の高電位に接続する第２の電極とを有する、電気的に一度だけ書き込み可能なメモリ素子とする半導体抵抗装置の制御方法であって、
情報を書き込むメモリ素子の第１の電極に書き込み電圧を印加することによりメモリ酸化膜を絶縁破壊に至らしめ抵抗とし、非選択のメモリ素子の第１の電極には一定電圧を印加し、書き込み阻止することにより、並列接続する抵抗アレイの抵抗値を選択することを特徴とする。
【００２２】
本発明の半導体抵抗装置の制御方法では、一定電圧は、駆動電圧の高電位あるいは駆動電圧の高電位と書き込み電圧間の絶縁破壊電圧より小さい電圧であることを特徴とする。
【００２３】
本発明の半導体抵抗装置の制御方法では、複数の抵抗を直列に接続して構成され、一端が半導体装置の駆動電圧の高電位に接続する抵抗アレイと、ドレインが抵抗アレイの他端に接続し、ソースが駆動電圧の高電位に接続するＰチャネルＭＯＳトランジスタと、抵抗アレイの複数の抵抗と抵抗との接続点に一端が接続し、他端が駆動電圧の高電位に接続する複数のメモリ素子及び複数のメモリ素子のそれぞれに情報を選択的に書き込むための複数のアドレストランジスタを有するメモリセルとを備え、メモリ素子は、半導体基板上のフィールド酸化膜上に設け、抵抗アレイの複数の抵抗と抵抗との接続点に接続する第１の電極と、第１の電極表面に設けるメモリ酸化膜と、メモリ酸化膜のみに接し、駆動電圧の高電位に接続する第２の電極とを有する、電気的に一度だけ書き込み可能なメモリ素子とする半導体抵抗装置の制御方法であって、
情報を書き込むメモリ素子の第１の電極に書き込み電圧を印加することによりメモリ酸化膜を絶縁破壊に至らしめ抵抗とし、抵抗アレイの両端を駆動電圧の高電位とすることで、非選択のメモリ素子の第１の電極には駆動電圧の高電位と書き込み電圧間の電位差を抵抗アレイを構成する抵抗により抵抗分割した絶縁破壊電圧より小さい電圧を印加し、書き込み阻止することにより、並列接続する抵抗アレイの抵抗値を選択することを特徴とする。
【００３９】
［作用］
本発明の半導体抵抗装置において、任意のメモリ素子の第１の電極と第２の電極とを絶縁しているメモリ酸化膜に、使用者が外部より強制的に過電圧を印加し永久破壊させることにより、第１の電極と第２の電極とを導通状態とする。
そして、この導通状態としたメモリ素子を介してのみ電流を流す状態とすることにより、抵抗アレイの抵抗値を任意に選択することが可能である。
【００４０】
そこで半導体集積回路製造後に、仕様に合致した抵抗値を得るメモリ素子１個に抵抗アレイの選択情報を記憶させる。
この選択情報が直接抵抗アレイの電流が流れる経路を形成するので、従来必要であった読み出し回路やデータラッチ回路を必要とせず、本発明の半導体抵抗装置ではこれら回路の動作に必要な電流の消費もなく、抵抗値を最適値に設定することができる。
【００４１】
【発明の実施の形態】
以下、本発明の半導体抵抗装置を実施するための最適な実施形態について、図面を参照しながら説明する。図１は本発明の実施形態における半導体抵抗装置を示す回路図である。以下、この図１を用いて本発明の実施形態を説明する。
【００４２】
［半導体抵抗装置説明：図１］
図１に示すように、本発明の半導体抵抗装置は４個の抵抗２９、３０、３１、３２の直列接続からなり、その一端を半導体集積回路の動作電圧の高電位（以下Ｖｄｄと記載する）に接続する抵抗アレイ８と、抵抗アレイ８における３個の接続点３３、３４、３５に並列接続する３個のメモリセル１、２、３と、アドレス制御回路４と、プログラム電圧を外部から供給するための高い負の書き込み電圧（以下Ｖｍと記載する）を印加するＶｍ端子５と、アドレス信号入力端子７と、プログラムモード入力端子６とにより構成する。
アドレス制御回路４はプルダウン抵抗３６を介して半導体集積回路の動作電圧の低電位（以下Ｖｓｓと記載する）に接続している。
【００４３】
メモリセル１、２、３はそれぞれ電極１３、１５、１７をＶｄｄに接続し、電極１４、１６、１８を抵抗アレイ８の接続点３３、３４、３５に接続するメモリ素子１０、１１、１２と、それぞれＰチャネルＭＯＳトランジスタ１９、２０、２１と、ＮチャネルＭＯＳトランジスタ２２、２３、２４とのドレイン電極の接続部を抵抗アレイ８の接続点３３、３４、３５に接続して構成する。
ＰチャネルＭＯＳトランジスタ１９、２０、２１のゲート電極はアドレス制御回路４からの信号線２５、２６、２７と、それぞれ接続している。一方、ＮチャネルＭＯＳトランジスタ２２、２３、２４のゲート電極は、アドレス制御回路４からの信号線２８と３個とも接続し、同一の制御を受けられるように構成している。
このＰチャネルＭＯＳトランジスタ１９、２０、２１と、ＮチャネルＭＯＳトランジスタ２２、２３、２４とにより、アドレストランジスタを構成している。
【００４４】
メモリ素子１０、１１、１２は、電気的に一度だけ書き込み可能な読み出し専用の金属−絶縁膜−金属構造のメモリ素子で構成する。この金属−絶縁膜−金属構造のメモリ素子の断面構造を図２に示す。図２は本発明の実施形態におけるメモリ素子を示す断面図である。
【００４５】
図２に示すように、半導体基板４１にフィールド酸化膜４２を設け、このフィールド酸化膜４２上に多結晶シリコンから構成する第１の電極４３を設ける。
さらにこの第１の電極４３の表面に形成する膜厚の薄いシリコン酸化膜であるメモリ酸化膜４４と、このメモリ酸化膜４４上に設ける多結晶シリコンで構成する第２の電極４５を設ける。さらにまた、層間絶縁膜４６に設けるコンタクトホールを介して第１の電極４３と第２の電極４５の電位を設定するアルミ配線４７とを設ける。
【００４６】
本発明における金属−絶縁膜−金属構造のメモリ素子の製造方法としては、一般的な相補型電界効果トランジスタ（ＣＭＯＳトランジスタ）の製造工程におけるゲート電極を構成する多結晶シリコンを全面に形成し、不純物注入工程までの処理工程と同様である。
つまり、ＭＯＳトランジスタのゲート電極と第１の電極４３とは同じ多結晶シリコンで形成すればよい。ここでは多結晶シリコン膜を化学的気相成長装置により半導体基板４１の全面に形成し、パターン形成は行わない。
【００４７】
つぎに熱酸化処理により第１の電極４３上に薄い膜厚でシリコン酸化膜を形成して、メモリ酸化膜４４とする。その後、さらに化学的気相成長法により多結晶シリコンを形成し、不純物注入を行い所定の導電層にし、フォトエッチング法を用いて、図２に示すように第１の電極４３材料である多結晶シリコン膜上部に第２の電極４５を残すようにパターニングする。
【００４８】
つぎに、フォトエッチング法を用いて第１の電極４３とＭＯＳトランジスタのゲート電極とをパターン形成する。引き続き多結晶シリコンのゲート電極形成以後の層間絶縁膜４６の形成と、コンタクトホール形成と、アルミ配線４７を形成する一般的なＣＭＯＳトランジスタ製造工程を行う。
【００４９】
このようにＭＯＳトランジスタのゲート電極と第１の電極４３とのパターニングを、第２の電極４５をパターニングした後におこなっている。このためＭＯＳトランジスタのゲート電極のパターン寸法の細りが無く、さらに第２の電極４５の形成材料である多結晶シリコンのエッチング残渣の発生がない。
【００５０】
しかもソース領域とドレイン領域を形成する前にメモリ素子を作ることは、メモリ酸化膜４４を形成する際の熱処理による、ソース領域とドレイン領域の拡散距離の増加もない。つまり、メモリ素子を作り込むことに起因するＭＯＳトランジスタ特性への影響はない。
【００５１】
メモリ素子への情報の書き込みは、第１の電極４３と第２の電極４５の電位とをメモリ酸化膜４４に８ＭＶ／ｃｍ以上の電界が印加されるように設定することによって、メモリ酸化膜４４に永久破壊を起こさせ、第１の電極４３と第２の電極４５とを導通状態にすることにより行う。
【００５２】
一方、第１の電極４３と第２の電極４５間に設けているメモリ酸化膜４４が絶縁破壊にいたらない電位状態では、第１の電極４３と第２の電極４５とは絶縁状態のままである。
【００５３】
このように第１の電極４３と第２の電極４５との電位を制御することにより、導通状態と絶縁状態との安定な２つの状態に変わり得ることから、メモリ素子として動作する。
【００５４】
［抵抗アレイの抵抗値設定説明：図２］
つぎに半導体集積回路装置製造後に、仕様に合致する図１の抵抗アレイ８の抵抗値の設定方法について、図１を用いて説明する。
【００５５】
抵抗アレイ８の抵抗値は、メモリセル１、２、３を構成するメモリ素子１０、１１、１２のいずれかを導通状態とすることにより、４種類の抵抗値を選択することができる。つまりこれはメモリ素子１０、１１、１２に抵抗値の設定情報を書き込むことに相当する。
【００５６】
メモリ素子へのデータの書き込みは、まずはじめにＶｓｓ電圧に設定した外部電源をＶｍ端子５に接続する。
プログラムモード入力端子６に信号「１」を入力し、アドレス制御回路４を書き込みモードにする。アドレス入力端子７にアドレス信号を入力し、書き込み先のメモリ素子を選択する。
【００５７】
つぎに外部電源の出力電圧を負の高い書き込み電圧（Ｖｍ電圧）を所定の時間Ｖｍ端子５に印加し、選択したメモリ素子のメモリ酸化膜を絶縁破壊に至らしめ書き込みを行う。
【００５８】
Ｖｍ端子５にＶｍ電圧が印加されているときのメモリセル１、２、３におけるＰチャネルＭＯＳトランジスタ１９、２０、２１と、ＮチャネルＭＯＳトランジスタ２２、２３、２４の動作状態を、メモリ素子１０に書き込みを行う場合を例にして以下に説明する。
ここでただし、ＰチャネルＭＯＳトランジスタ１９、２０、２１と、ＮチャネルＭＯＳトランジスタ２２、２３、２４の「オン」状態での抵抗値が、抵抗アレイ８の抵抗２９、３０、３１、３２の抵抗値に比べ充分に小さいとする。
【００５９】
メモリセル１のＰチャネルＭＯＳトランジスタ１９のゲート電極には、アドレス制御回路４から信号線２５を介してＶｄｄが印加され、ＰチャネルＭＯＳトランジスタ１９は「オフ」状態となっている。
一方、メモリセル２、３のＰチャネルＭＯＳトランジスタ２０、２１のゲート電極には、アドレス制御回路４からの信号線２６、２７を介してＶｍ電圧が印加され、ＰチャネルＭＯＳトランジスタ２０、２１を「オン」状態とする。
【００６０】
ＮチャネルＭＯＳトランジスタ２２、２３、２４は、書き込みモード時には常時「オン」状態となるようにアドレス制御回路４から信号線２８を介してＶｄｄが印加されている。
【００６１】
このとき、メモリ素子１０の電極１４の電位はＰチャネルＭＯＳトランジスタ１９が「オフ」状態となっているのでＶｍとなる。
したがってメモリ素子１０の電極１３の電位はＶｄｄであるから、メモリ酸化膜に絶縁破壊電圧以上の電圧が印加されて、情報の書き込みが行われる。
一方、メモリ素子１１、１２の電極１５、１７の電位はＶｄｄであるが、ＰチャネルＭＯＳトランジスタ２０、２１が導通状態なので、電極１６、１８の電位はＶｍとはならない。つまり、メモリ酸化膜には絶縁破壊電圧以上の電圧は印加されないので非書き込み状態のままである。
【００６２】
ここでメモリ素子１１、１２の電極１６、１８の電位はＰチャネルＭＯＳトランジスタ２０、２１のオン抵抗値とＮチャネルＭＯＳトランジスタ２３、２４のオン抵抗値により、ＶｄｄからＶｍ電位まで設定が可能である。
たとえばＰチャネルＭＯＳトランジスタ２０、２１のオン抵抗値とＮチャネルＭＯＳトランジスタ２３、２４のオン抵抗値を同程度にするとメモリ素子１１、１２の電極１６、１８の電位は（Ｖｄｄ＋Ｖｍ）／２となる。したがって、メモリ素子１１、１２のメモリ酸化膜には絶縁破壊電圧より充分に小さい電圧を印加するすることが可能である。
【００６３】
図９にメモリ素子１０、１１、１２のそれぞれの電極１４、１６、１８の電位の時間経過を示す。図９において電極１４の電位変化は折れ線４９、電極１６と電極１８の電位変化は折れ線６４が対応する。時間軸の原点はプログラムモード入力端子に信号「１」を入力時としている。
時間ｔ０でメモリセル１を選択するためのアドレスを設定を行っている。時間ｔ１で外部電源をＶｓｓからＶｍ電圧に切り替えている。時間ｔ２でメモリ素子１０のメモリ酸化膜が絶縁破壊し書き込みが終了。時間ｔ３において外部電源をＶｍ電圧からＶｓｓに切り替えている。図９においてＶｂｒが絶縁破壊電圧を示している。
【００６４】
時間ｔ０から時間ｔ１までは選択メモリ素子１０の電極１４はＶｓｓ電位となり、非選択メモリ素子１１と非選択メモリ素子１２の電極１６と電極１８はＰチャネルＭＯＳトランジスタ２０、２１のオン抵抗値とＮチャネルＭＯＳトランジスタ２３、２４のオン抵抗値とによりＶｄｄとＶｓｓ間を抵抗分割した電位となる。
同様に、時間ｔ１から時間ｔ２までは選択メモリ素子１０の電極１４はＶｍ電圧となり、非選択メモリ素子１１と１２の電極１６と１８はＰチャネルＭＯＳトランジスタ２０、２１のオン抵抗値とＮチャネルＭＯＳトランジスタ２３、２４のオン抵抗値とによりＶｄｄとＶｍ電圧間の抵抗分割された電位となる。
時間ｔ２からｔ３まではメモリ素子１０のメモリ酸化膜が絶縁破壊しているので電極１３と電極１４が導通するので近似的にＶｄｄを示す。
【００６５】
一方、非選択メモリ素子１１と１２の電極１６と１８はＰチャネルＭＯＳトランジスタ２０、２１のオン抵抗値とＮチャネルＭＯＳトランジスタ２３、２４のオン抵抗値とによりＶｄｄとＶｍ電圧間の抵抗分割された電位のままである。
時間ｔ３以後は書き込んだメモリ素子１０の電極１４はＶｄｄを示し、非書き込みメモリ素子１１と非書き込みメモリ素子１２の電極１６と電極１８は、外部電源をＶｍ電圧からＶｓｓに切り替えるために、ＰチャネルＭＯＳトランジスタ２０、２１のオン抵抗値とＮチャネルＭＯＳトランジスタ２３、２４のオン抵抗値とによりＶｄｄとＶｓｓ間を抵抗分割した電位が再度現れる。
【００６６】
図９において、ＰチャネルＭＯＳトランジスタ２０、２１とＮチャネルＭＯＳトランジスタ２３、２４のオン抵抗値を、それぞれのゲート−ソース間電圧の絶対値が｜Ｖｓｓ−Ｖｄｄ｜の場合はＲｐ１、Ｒｎ１とし、それぞれのゲート−ソース間電圧の絶対値が｜Ｖｍ−Ｖｄｄ｜の場合はＲｐ２、Ｒｎ２としている。
【００６７】
つぎに抵抗値設定後の本発明の半導体抵抗装置の動作を説明する。Ｖｍ端子と外部電源との接続を切り、プルダウン抵抗３６を介してＶｍ端子の電位をＶｓｓとする。
プログラムモード入力端子に信号「０」を入力し、アドレス制御回路４を通常モードにし、ＰチャネルＭＯＳトランジスタ１９、２０、２１にはアドレス制御回路４から信号線２５、２６、２７を介して、ゲート電極にＶｄｄが印加され、ＰチャネルＭＯＳトランジスタ１９、２０、２１は「オフ」状態にする。
【００６８】
一方、ＮチャネルＭＯＳトランジスタ２２、２３、２４のゲート電極にアドレス制御回路４から信号線２８を介してＶｓｓを印加して「オフ」状態とする。
【００６９】
メモリ素子１０に書き込みを行ったので、メモリ素子１０のメモリ酸化膜は絶縁破壊しており、Ｖｄｄを印加している電極１３と電極１４とは導通状態となっている。
したがって、メモリ素子１０を介して、抵抗アレイ８の抵抗２９と抵抗３０との接続点３３へと電流が流れる経路が形成されたことになる。
【００７０】
一方、メモリ素子１１、１２のメモリ酸化膜は絶縁破壊されていないので電極１５と電極１６、および電極１７と電極１８は非道通状態であるから、抵抗アレイ８へ電流が流れる経路は存在しない。
【００７１】
このときの抵抗アレイ８の抵抗値Ｒ０は、抵抗２９、３０、３１、３２の抵抗値をＲ１，Ｒ２，Ｒ３，Ｒ４とし、メモリ素子１０の書き込み後の抵抗値をＲ５として求めると、
Ｒ０＝Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５・Ｒ１／（Ｒ１＋Ｒ５）
となる。
【００７２】
この調整後の抵抗値を求めるさきに記した式から明らかなように、メモリ素子１０の抵抗値Ｒ５が、抵抗２９、３０、３１、３２の抵抗値Ｒ１，Ｒ２，Ｒ３，Ｒ４に比らべ充分に小さいとき、抵抗アレイ８の抵抗値であるＲ０は、（Ｒ２＋Ｒ３＋Ｒ４）と近似できる。
【００７３】
ここではメモリ素子１０に情報の書き込みを行った場合を説明したが、メモリ素子１１、１２に書き込みを行った場合も同じように行うことができるので、詳細な説明は省略する。
【００７４】
したがって半導体抵抗装置の抵抗値の設定範囲を広げ、さらに抵抗値の設定をより正確にするためには、書き込み後のメモリ素子の抵抗値を小さくし、さらにそのバラツキを小さくすることである。
【００７５】
［メモリ素子の抵抗値の分布説明：図３］
つぎに図２に示すメモリ酸化膜４４の膜厚が５ｎｍであるメモリ素子を、Ｖｍ電圧がマイナス１０Ｖとし、Ｖｍ印加時間１ｍ秒の書き込み条件で、メモリセルのＰチャネルＭＯＳトランジスタのゲート幅寸法を変えて、Ｖｍ印加時にメモリ素子を貫通する電流量を変えたときの書き込み後のメモリ素子の抵抗値の分布を図３のグラフに示す。
【００７６】
この図３のグラフにおいて、メモリ素子の抵抗値測定は、書き込み後のメモリ素子に１Ｖの電圧を印加し、流れる電流値を測定し、抵抗値に変換している。
【００７７】
図３のグラフから明らかなように、メモリ素子を貫通する電流値が２ｍＡでは抵抗値は６００Ωから１ＫΩの範囲まで分布する。そして抵抗の平均値は７５０Ωである。
一方、電流値が２００μＡでは抵抗値は１．５ＫΩから１１ＫΩの範囲まで分布し、抵抗の平均値は３．７３ＫΩと、２ｍＡに比らべて、分布は高抵抗側へシフトしており、またそのバラツキも大きい。
【００７８】
つぎに通常動作時においては、抵抗アレイ８の抵抗値に依存してメモリ素子に印加される電圧は変化する。
したがって、正確に抵抗値を設定するためには、書き込み後のメモリ素子の抵抗値は電圧依存性が小さい必要がある。そこで、書き込み後のメモリ素子の抵抗値の電圧依存性を図４のグラフに示す。
【００７９】
［書き込み後のメモリ素子の抵抗値の電圧依存性説明：図４］
図４において、曲線５０、５１、５２は、それぞれ１Ｖでのメモリ素子の書き込み後の抵抗値が８００Ωと、１０ＫΩと、５０ＫΩの場合の電圧依存性を示している。このグラフから明らかなように、１Ｖでの書き込み後の抵抗値が小さいほど、電圧による抵抗値の変化は少ない。とくに曲線５０では、抵抗値の変化は観測されていない。
一方、曲線５２では印加電圧が０．５Ｖより小さくなると電圧に依存して著しく抵抗値が増大している。
【００８０】
図３と図４のグラフよりメモリ素子の書き込み条件は、Ｖｍ印加時にメモリ素子を貫通する電流値が２ｍＡ以上である。この条件でメモリ素子の書き込みを行うことにより、書き込み後のメモリ素子の抵抗値は１ＫΩ以下に分布し、バラツキもほとんどない状態が可能である。
また、書き込み後のメモリ素子の抵抗値も電圧依存性は観測されない。このことは、図１に示す抵抗アレイ８の抵抗値の調整を正確に、しかも安定して行えることを示している。
【００８１】
［半導体抵抗装置の抵抗アレイの平面パターン形状説明：図５］
つぎに本発明の実施の形態における半導体装置の抵抗アレイを多結晶シリコンにて形成する場合において、図１における抵抗２９と、抵抗３０と、メモリセル１の平面パターン形状の一部を図５の平面図に示す。
【００８２】
図５において多結晶シリコン配線６３には図１における抵抗２９、３０として動作する１００Ω／□〜１ＭΩ／□の高シート抵抗領域５５、５６と、Ｖｄｄにアルミ配線６０とコンタクトホールを介して接続する電極として動作する低シート抵抗領域５７と、図２に示す金属−絶縁膜−金属構造のメモリ素子を構成する第１の電極４３として動作する低シート抵抗領域５４とを設ける。この低シート抵抗領域５４は、図１に示す電極１４に相当する。
【００８３】
低シート抵抗領域５４上には、図２における第２の電極４５として動作する多結晶シリコン電極５３を設ける。さらに図５には図示しないが、多結晶シリコン配線６３の表面に形成するメモリ酸化膜を設ける。この低シート抵抗領域５４とメモリ酸化膜と多結晶シリコン電極５３とにより、金属−絶縁膜−金属構造のメモリ素子を構成している。この多結晶シリコン電極５３は図１における電極１３に相当する。
【００８４】
多結晶シリコン電極５３とＰチャネルＭＯＳトランジスタ６１のソース電極はコンタクトホールを介してアルミ配線５８によりＶｄｄに接続している。
【００８５】
また高濃度不純物領域である低シート抵抗領域５４は、ＰチャネルＭＯＳトランジスタ６１とＮチャネルＭＯＳトランジスタ６２のドレイン電極へコンタクトホールを介してアルミ配線５９により接続している。
【００８６】
このように本発明の実施形態では、１つの多結晶シリコン配線６３の高シート抵抗領域５５、５６を抵抗素子とし、低シート抵抗領域５４をメモリ素子の第１の電極として用いている。
このことにより、抵抗素子とメモリ素子との配線を省略できるので、半導体抵抗装置の面積を小さくすることが可能である。
【００８７】
なお以上説明した本発明の実施形態ではメモリセルの数を３個として説明したが、セル数は増やしてもよい。セル数を増やすことにより、抵抗値の補正量をなおいっそう細かく調整することが可能である。
【００８８】
本発明の第２の制御方法による半導体抵抗装置を実施するための最適な実施形態について、図面を参照しながら説明する。図７は本発明の実施形態における半導体抵抗装置を示す回路図である。以下、この図７を用いて本発明の実施形態を説明する。
【００８９】
［半導体抵抗装置の説明：図７］
図７に示すように、本発明の半導体抵抗装置は４個の抵抗２９、３０、３１、３２の直列接続から構成し、一端をＶｄｄに接続する抵抗アレイ８と、抵抗アレイ８における３個の接続点３３、３４、３５に並列に接続する３個のメモリセル１、２、３と、アドレス制御回路４と、プログラム電圧を外部から供給するための高い負の書き込み電圧Ｖｍを印加するＶｍ端子５と、アドレス信号入力端子７と、プログラムモード入力端子６とにより構成する。
アドレス制御回路４はプルダウン抵抗３６を介してＶｓｓに接続している。
【００９０】
メモリセル１、２、３は、それぞれの電極１３、１５、１７をＶｄｄに接続して、電極１４、１６、１８を抵抗アレイ８の接続点３３、３４、３５に接続するメモリ素子１０、１１、１２と、それぞれＰチャネルＭＯＳトランジスタ１９、２０、２１と、ＮチャネルＭＯＳトランジスタ２２、２３、２４とのドレイン電極の接続部を抵抗アレイ８の接続点３３、３４、３５に接続して構成する。
ＰチャネルＭＯＳトランジスタ１９、２０、２１のゲート電極は、アドレス制御回路４からの信号線２５、２６、２７と、それぞれ接続している。ＮチャネルＭＯＳトランジスタ２２、２３、２４のゲート電極はアドレス制御回路４からの信号線３７、３８、３９と、それぞれ接続している。
【００９１】
ＰチャネルＭＯＳトランジスタ１９、２０、２１と、ＮチャネルＭＯＳトランジスタ２２、２３、２４とにより、アドレストランジスタを構成している。
【００９２】
［メモリ素子の説明：図２］
メモリ素子１０、１１、１２は、電気的に一度だけ書き込み可能な読み出し専用の金属−絶縁膜−金属構造のメモリ素子で構成する。この金属−絶縁膜−金属構造のメモリ素子の断面構造を図２に示す。図２は本発明の実施形態におけるメモリ素子を示す断面図である。
【００９３】
図２に示すように、半導体基板４１にフィールド酸化膜４２を設け、このフィールド酸化膜４２上に多結晶シリコンから構成する第１の電極４３を設ける。
さらにこの第１の電極４３の表面に形成する膜厚の薄いシリコン酸化膜であるメモリ酸化膜４４と、このメモリ酸化膜４４上に設ける多結晶シリコンで構成する第２の電極４５を設ける。さらにまた、層間絶縁膜４６に設けるコンタクトホールを介して第１の電極４３と第２の電極４５の電位を設定するアルミ配線４７とを設ける。
【００９４】
本発明における金属−絶縁膜−金属構造のメモリ素子の製造方法としては、一般的な相補型電界効果トランジスタ（ＣＭＯＳトランジスタ）の製造工程におけるゲート電極を構成する多結晶シリコンを全面に形成し、不純物注入工程までの処理工程と同様である。
つまり、ＭＯＳトランジスタのゲート電極と第１の電極４３とは同じ多結晶シリコンで形成すればよい。ここでは多結晶シリコン膜を化学的気相成長装置により半導体基板４１の全面に形成し、パターン形成は行わない。
【００９５】
つぎに熱酸化処理により第１の電極４３上に薄い膜厚でシリコン酸化膜を形成して、メモリ酸化膜４４とする。その後、さらに化学的気相成長法により多結晶シリコンを形成し、不純物注入を行い所定の導電層にし、フォトエッチング法を用いて、図２に示すように第１の電極４３材料である多結晶シリコン膜上部に第２の電極４５を残すようにパターニングする。
【００９６】
つぎに、フォトエッチング法を用いて第１の電極４３とＭＯＳトランジスタのゲート電極とをパターン形成する。引き続き多結晶シリコンのゲート電極形成以後の層間絶縁膜４６の形成と、コンタクトホール形成と、アルミ配線４７を形成する一般的なＣＭＯＳトランジスタ製造工程を行う。
【００９７】
このようにＭＯＳトランジスタのゲート電極と第１の電極４３とのパターニングを、第２の電極４５をパターニングした後におこなっている。このためＭＯＳトランジスタのゲート電極のパターン寸法の細りが無く、さらに第２の電極４５の形成材料である多結晶シリコンのエッチング残渣の発生がない。
【００９８】
しかもソース領域とドレイン領域を形成する前にメモリ素子を作ることは、メモリ酸化膜４４を形成する際の熱処理による、ソース領域とドレイン領域の拡散距離の増加もない。
つまり、メモリ素子を作り込むことに起因するＭＯＳトランジスタ特性への影響はない。
【００９９】
メモリ素子への情報の書き込みは、第１の電極４３と第２の電極４５の電位とをメモリ酸化膜４４に８ＭＶ／ｃｍ以上の電界が印加されるように設定することによって、メモリ酸化膜４４に永久破壊を起こさせ、第１の電極４３と第２の電極４５とを導通状態にすることにより行う。
【０１００】
一方、第１の電極４３と第２の電極４５間に設けているメモリ酸化膜４４が絶縁破壊にいたらない電位状態では、第１の電極４３と第２の電極４５とは絶縁状態のままである。
【０１０１】
このように第１の電極４３と第２の電極４５との電位を制御することにより、導通状態と絶縁状態との安定な２つの状態に変わり得ることから、メモリ素子として動作する。
【０１０２】
［抵抗値の設定方法の説明：図７］
つぎに半導体集積回路装置製造後に、仕様に合致する図７の抵抗アレイ８の抵抗値の設定方法について、図７を用いて説明する。
【０１０３】
抵抗アレイ８の抵抗値は、メモリセル１、２、３を構成するメモリ素子１０、１１、１２のいずれかを導通状態とすることにより、４種類の抵抗値を選択することができる。
つまりこれはメモリ素子１０、１１、１２に抵抗値の設定情報を書き込むことに相当する。
【０１０４】
メモリ素子へのデータの書き込みは、まずはじめにＶｓｓ電圧に設定した外部電源をＶｍ端子５に接続する。
プログラムモード入力端子６に信号「１」を入力して、アドレス制御回路４を書き込みモードにする。アドレス入力端子７にアドレス信号を入力し、書き込み先のメモリ素子を選択する。
【０１０５】
つぎに外部電源の出力電圧を負の高い書き込み電圧（Ｖｍ電圧）を所定の時間Ｖｍ端子５に印加し、選択したメモリ素子のメモリ酸化膜を絶縁破壊に至らしめ書き込みを行う。
【０１０６】
Ｖｍ端子５に、Ｖｍ電圧を印加しているときのメモリセル１、２、３におけるＰチャネルＭＯＳトランジスタ１９、２０、２１と、ＮチャネルＭＯＳトランジスタ２２、２３、２４の動作をメモリ素子１０に書き込みを行う場合を例にして以下に説明する。
【０１０７】
メモリセル１のＰチャネルＭＯＳトランジスタ１９のゲート電極には、アドレス制御回路４から信号線２５を介してＶｄｄが印加され、ＰチャネルＭＯＳトランジスタ１９は「オフ」状態となっている。
一方、メモリセル２、３のＰチャネルＭＯＳトランジスタ２０、２１のゲート電極には、アドレス制御回路４からの信号線２６、２７を介してＶｓｓ電圧が印加され、ＰチャネルＭＯＳトランジスタ２０、２１を「オン」状態とする。
【０１０８】
さらに、ＮチャネルＭＯＳトランジスタ２２のゲート電極には、アドレス制御回路４から信号線３７を介してＶｄｄが印加され、ＮチャネルＭＯＳトランジスタ２２は「オン」状態となっている。
さらに、メモリセル２、３のＮチャネルＭＯＳトランジスタ２３、２４のゲート電極には、アドレス制御回路４からの信号線３８、３９を介してＶｍ電圧が印加され、ＮチャネルＭＯＳトランジスタ２０、２１を「オフ」状態とする。
【０１０９】
このとき、メモリ素子１０の電極１４の電位はＰチャネルＭＯＳトランジスタ１９が「オフ」、ＮチャネルＭＯＳトランジスタ２２が「オン」状態となっているのでＶｍとなる。
したがってメモリ素子１０の電極１３の電位はＶｄｄであるから、メモリ酸化膜に絶縁破壊電圧以上の電圧が印加されて、情報の書き込みが行われる。
【０１１０】
一方、メモリ素子１１、１２の電極１６、１８の電位は、ＰチャネルＭＯＳトランジスタ２０、２１が「オン」、ＮチャネルＭＯＳトランジスタ２３、２４が「オフ」状態となっているのでＶｄｄである。
また、メモリ素子１１、１２の電極１５、１７の電位はＶｄｄであるので、メモリ酸化膜には絶縁破壊電圧以上の電圧は印加されないので非書き込み状態のままである。
【０１１１】
図１０にメモリ素子１０、１１、１２のそれぞれの電極１４、１６、１８の電位の時間経過を示す。図１０において、電極１４の電位変化は折れ線６５、電極１６と電極１８の電位変化は折れ線６６が対応する。時間軸の原点はプログラムモード入力端子に信号「１」を入力時としている。
時間ｔ０でメモリセル１を選択するためのアドレスを設定を行っている。時間ｔ１で外部電源をＶｓｓからＶｍ電圧に切り替えている。時間ｔ２でメモリ素子１０のメモリ酸化膜が絶縁破壊し書き込みが終了。時間ｔ３において外部電源をＶｍ電圧からＶｓｓに切り替えている。図１０においてＶｂｒが絶縁破壊電圧を示している。
【０１１２】
選択メモリ素子の電極１４は時間ｔ０から時間ｔ１まではＶｓｓ、時間ｔ１から時間ｔ２まではＶｍ電圧、時間ｔ２以後はメモリ素子１０のメモリ酸化膜が絶縁破壊しているので電極１３と電極１４が導通するので近似的にＶｄｄを示す。
一方、非選択メモリ素子１１と１２の電極１６と１８は書き込みモード期間は常時Ｖｄｄを示す。
【０１１３】
つぎに抵抗値設定後の本発明の半導体抵抗装置の動作を説明する。
Ｖｍ端子と外部電源との接続を切り、プルダウン抵抗３６を介してＶｍ端子の電位をＶｓｓとする。
プログラムモード入力端子に信号「０」を入力し、アドレス制御回路４を通常モードにし、ＰチャネルＭＯＳトランジスタ１９、２０、２１にはアドレス制御回路４から信号線２５、２６、２７を介してゲート電極にＶｄｄを印加し、ＰチャネルＭＯＳトランジスタ１９、２０、２１は「オフ」状態にする。
【０１１４】
一方、ＮチャネルＭＯＳトランジスタ２２、２３、２４のゲート電極にアドレス制御回路４から信号線３７、３８、３９を介してＶｓｓを印加して「オフ」状態とする。
【０１１５】
メモリ素子１０に書き込みを行ったので、メモリ素子１０のメモリ酸化膜は絶縁破壊しており、Ｖｄｄを印加している電極１３と電極１４とは導通状態となっている。
したがって、メモリ素子１０を介して抵抗アレイ８の抵抗２９と抵抗３０との接続点３３へと電流が流れる経路が形成されたことになる。
【０１１６】
一方、メモリ素子１１、１２のメモリ酸化膜は絶縁破壊されていないので電極１５と電極１６、および電極１７と電極１８は非道通状態であるから、抵抗アレイ８へ電流が流れる経路は存在しない。
【０１１７】
このときの抵抗アレイ８の抵抗値Ｒ０は、抵抗２９、３０、３１、３２の抵抗値をＲ１，Ｒ２，Ｒ３，Ｒ４とし、メモリ素子１０の書き込み後の抵抗値をＲ５として求めると、
Ｒ０＝Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５・Ｒ１／（Ｒ１＋Ｒ５）
となる。
【０１１８】
この調整後の抵抗値を求めるさきに記載した式から明らかなように、メモリ素子１０の抵抗値Ｒ５が抵抗２９、３０、３１、３２の抵抗値Ｒ１，Ｒ２，Ｒ３，Ｒ４に比らべ充分に小さいとき、抵抗アレイ８の抵抗値であるＲ０は、（Ｒ２＋Ｒ３＋Ｒ４）と近似できる。
【０１１９】
ここではメモリ素子１０に情報の書き込みを行った場合を説明したが、メモリ素子１１、１２に書き込みを行った場合も同じように行うことができるので、詳細な説明は省略する。
【０１２０】
したがって半導体抵抗装置の抵抗値の設定範囲を広げ、さらに抵抗値の設定をより正確にするためには、書き込み後のメモリ素子の抵抗値を小さくし、さらにそのバラツキを小さくすることである。
【０１２１】
［書き込み後のメモリ素子の抵抗値分布の説明：図３］
つぎに図２に示すメモリ酸化膜４４の膜厚が５ｎｍであるメモリ素子を、Ｖｍ電圧がマイナス１０Ｖとし、Ｖｍ印加時間１ｍ秒の書き込み条件で、メモリセルのＰチャネルＭＯＳトランジスタのゲート幅寸法を変えて、Ｖｍ印加時にメモリ素子を貫通する電流量を変えたときの書き込み後のメモリ素子の抵抗値の分布を図３のグラフに示す。
【０１２２】
この図３のグラフにおいて、メモリ素子の抵抗値測定は、書き込み後のメモリ素子に１Ｖの電圧を印加し、流れる電流値を測定し、抵抗値に変換している。
【０１２３】
図３のグラフから明らかなように、メモリ素子を貫通する電流値が２ｍＡでは抵抗値は６００Ωから１ＫΩの範囲まで分布する。そして抵抗の平均値は７５０Ωである。
一方、電流値が２００μＡでは抵抗値は１．５ＫΩから１１ＫΩの範囲まで分布し、抵抗の平均値は３．７３ＫΩと、２ｍＡに比らべて、分布は高抵抗側へシフトしており、またそのバラツキも大きい。
【０１２４】
つぎに通常動作時においては、抵抗アレイ８の抵抗値に依存してメモリ素子に印加される電圧は変化する。したがって正確に抵抗値を設定するためには、書き込み後のメモリ素子の抵抗値は電圧依存性が小さい必要がある。そこで、書き込み後のメモリ素子の抵抗値の電圧依存性を図４のグラフに示す。
【０１２５】
［書き込み後のメモリ素子の抵抗値の電圧依存性の説明：図４］
図４において、曲線５０、５１、５２は、それぞれ１Ｖでのメモリ素子の書き込み後の抵抗値が８００Ωと、１０ＫΩと、５０ＫΩの場合の電圧依存性を示している。
このグラフから明らかなように、１Ｖでの書き込み後の抵抗値が小さいほど、電圧による抵抗値の変化は少ない。とくに曲線５０では抵抗値の変化は観測されていない。一方、曲線５２では印加電圧が０．５Ｖより小さくなると電圧に依存して著しく抵抗値が増大している。
【０１２６】
図３と図４のグラフよりメモリ素子の書き込み条件は、Ｖｍ印加時にメモリ素子を貫通する電流値が２ｍＡ以上である。この条件でメモリ素子の書き込みを行うことにより、書き込み後のメモリ素子の抵抗値は１ＫΩ以下に分布し、バラツキもほとんどない状態が可能である。
また、書き込み後のメモリ素子の抵抗値も電圧依存性は観測されない。このことは、図７に示す抵抗アレイ８の抵抗値の調整を正確に、しかも安定して行えることを示している。
【０１２７】
なお以上説明した本発明の実施形態ではメモリセルの数を３個として説明したが、セル数は増やしてもよい。セル数を増やすことにより、抵抗値の補正量をなおいっそう細かく調整することが可能である。
【０１２８】
本発明の第３の制御方法による半導体抵抗装置を実施するための最適な実施形態について、図面を参照しながら説明する。図８は本発明の実施形態における半導体抵抗装置を示す回路図である。以下、この図８を用いて本発明の実施形態を説明する。
【０１２９】
［半導体抵抗装置の説明：図８］
図８に示すように、本発明の半導体抵抗装置は４個の抵抗２９、３０、３１、３２の直列接続からなり、一端をＶｄｄに接続する抵抗アレイ８と、抵抗アレイ８における３個の接続点３３、３４、３５に並列接続する３個のメモリセル１、２、３と、アドレス制御回路４と、プログラム電圧Ｖｍを印加するためのＶｍ端子５と、アドレス信号入力端子７と、プログラムモード入力端子６と、抵抗アレイ８の端点９にドレインを接続し、ソースをＶｄｄに接続するＰチャネルＭＯＳトランジスタ４０とにより構成する。
ＰチャネルＭＯＳトランジスタ４０のゲート電極はアドレス制御回路４からの信号線４８に接続している。アドレス制御回路４はプルダウン抵抗３６を介してＶｓｓに接続している。
【０１３０】
メモリセル１、２、３はそれぞれ電極１３、１５、１７をＶｄｄに接続し、電極１４、１６、１８を抵抗アレイ８の接続点３３、３４、３５に接続するメモリ素子１０、１１、１２と、ＮチャネルＭＯＳトランジスタ２２、２３、２４のドレイン電極の接続部を抵抗アレイ８の接続点３３、３４、３５に接続して構成する。
ＮチャネルＭＯＳトランジスタ２２、２３、２４のゲート電極は、アドレス制御回路４からの信号線３７、３８、３９と、それぞれ接続している。ＮチャネルＭＯＳトランジスタ２２、２３、２４とにより、アドレストランジスタを構成している。
【０１３１】
メモリ素子１０、１１、１２は、電気的に一度だけ書き込み可能な読み出し専用の金属−絶縁膜−金属構造のメモリ素子で構成する。
本発明におけるメモリ素子の構造と製造方法および書き込み方法は前述したので、ここでは詳細な説明を省略する。
【０１３２】
つぎに半導体集積回路装置製造後に、仕様に合致する図８の抵抗アレイ８の抵抗値の設定方法について、図８を用いて説明する。
【０１３３】
抵抗アレイ８の抵抗値は、メモリセル１、２、３を構成するメモリ素子１０、１１、１２のいずれかを導通状態とすることにより、４種類の抵抗値を選択することができる。
つまりこれはメモリ素子１０、１１、１２に抵抗値の設定情報を書き込むことに相当する。
【０１３４】
メモリ素子へのデータの書き込みは、まずはじめにＶｓｓ電圧に設定した外部電源をＶｍ端子５に接続する。プログラムモード入力端子６に信号「１」を入力し、アドレス制御回路４を書き込みモードにする。アドレス制御回路４が書き込みモードではＰチャネルＭＯＳトランジスタ４０のゲート電極には信号線４８を介してＶｓｓを印加し、常にＰチャネルＭＯＳトランジスタ４０を「オン」状態とし、抵抗アレイ８の端点９の電位がＶｄｄとなるようにする。
さらに書き込みアドレス入力端子７にアドレス信号を入力し、書き込み先のメモリ素子を選択する。
【０１３５】
つぎに外部電源の出力電圧を書き込み電圧Ｖｍとし、所定の時間Ｖｍ端子５に印加し、選択したメモリ素子のメモリ酸化膜を絶縁破壊に至らしめ書き込みを行う。
このときＰチャネルＭＯＳトランジスタ４０のゲート電極にもＶｍ電圧が印加される。
【０１３６】
Ｖｍ端子５にＶｍ電圧が印加されているときのメモリセル１、２、３におけるＮチャネルＭＯＳトランジスタ２２、２３、２４の動作状態を、メモリ素子１０に書き込みを行う場合を例にして以下に説明する。
【０１３７】
メモリセル１のＮチャネルＭＯＳトランジスタ２２のゲート電極には、アドレス制御回路４から信号線３７を介してＶｄｄが印加され、ＮチャネルＭＯＳトランジスタ２２は「オン」状態となっている。
一方、メモリセル２、３のＮチャネルＭＯＳトランジスタ２３、２４のゲート電極には、アドレス制御回路４からの信号線３８、３９を介してＶｍ電圧が印加され、ＮチャネルＭＯＳトランジスタ２３、２４を「オフ」状態とする。
【０１３８】
このときメモリ素子１０の電極１４の電位は、ＮチャネルＭＯＳトランジスタ２２が「オン」状態となっているのでＶｍとなる。
したがってメモリ素子１０の電極１３の電位はＶｄｄであるから、メモリ酸化膜に絶縁破壊電圧以上の電圧が印加されて、情報の書き込みが行われる。
【０１３９】
一方、メモリ素子１１、１２の電極１６、１８の電位はＮチャネルＭＯＳトランジスタ２３、２４が「オフ」状態となっているので、接続点３３の電位Ｖｍと抵抗アレイ８の端点９の電位Ｖｄｄを抵抗分割した電位となる。
【０１４０】
抵抗アレイ８を構成する抵抗２９、３０、３１、３２の抵抗値をＲ１，Ｒ２，Ｒ３，Ｒ４とすると、メモリセル１１の電極１６の電位は
｛（Ｒ３＋Ｒ４）／（Ｒ２＋Ｒ３＋Ｒ４）｝・（Ｖｍ−Ｖｄｄ）＋Ｖｄｄ
となり、メモリセル２１２の電極２１８の電位は
Ｒ４／（Ｒ２＋Ｒ３＋Ｒ４）・（Ｖｍ−Ｖｄｄ）＋Ｖｄｄ
となり、メモリ素子１１、１２のメモリ酸化膜には絶縁破壊電圧以上の電圧は印加されないので非書き込み状態のままである。
【０１４１】
図１１にメモリセル１０、１１、１２のそれぞれの電極１４、１６、１８の電位の時間経過を示す。図１１において、電極１４の電位変化は折れ線６７、電極１６の電位変化は折れ線６８、電極１８の電位変化は折れ線６９が対応する。時間軸の原点はプログラムモード入力端子に信号「１」を入力時としている。
時間ｔ０でメモリセル１を選択するためのアドレスを設定を行っている。時間ｔ１で外部電源をＶｓｓからＶｍに切り替えている。時間ｔ２でメモリ素子１０のメモリ酸化膜が絶縁破壊し書き込みが終了。時間ｔ３において外部電源をＶｍからＶｓｓに切り替えている。図１１においてＲ１６とＲ１８は抵抗アレイ８の接続点３３と３４の抵抗分割の割合を示している。Ｖｂｒが絶縁破壊電圧を示している。
【０１４２】
時間ｔ０から時間ｔ１までは選択メモリ素子１０の電極１４はＶｓｓ電位となり、メモリ素子１０に書き込みが行われていないので非選択メモリ素子１１と非選択メモリ素子１２の電極１６と電極１８は、抵抗アレイ８の接続点３３の電位Ｖｓｓと端点９の電位Ｖｄｄとの電位差を接続点３４と接続点３５の抵抗分割された電位となる。
【０１４３】
同様に、時間ｔ１から時間ｔ２までは選択メモリ素子１０の電極１４はＶｍ電位となり、メモリ素子１０に書き込みが行われていないので非選択メモリ素子１１と１２の電極１６と１８は抵抗アレイ８の接続点３３の電位Ｖｍと端点９の電位Ｖｄｄとの電位差を接続点３４と３５の抵抗分割された電位となる。
時間ｔ２以後は、メモリ素子１０のメモリ酸化膜が絶縁破壊しているので、電極１３と電極１４が導通するので近似的にＶｄｄを示す。同様に接続点３３の電位もＶｄｄとなるので抵抗アレイ８の端点９との間の電位差が無くなりＶｄｄを示す。
【０１４４】
つぎに抵抗値設定後の本発明の半導体抵抗装置の動作を説明する。Ｖｍ端子と外部電源との接続を切り、プルダウン抵抗３６を介してＶｍ端子の電位をＶｓｓとする。
プログラムモード入力端子に信号「０」を入力し、アドレス制御回路４を通常モードにし、ＰチャネルＭＯＳトランジスタ４０にはアドレス制御回路４から信号線４８を介して、ゲート電極にＶｄｄが印加し、ＰチャネルＭＯＳトランジスタ１９を「オフ」状態にする。
また、ＮチャネルＭＯＳトランジスタ２２、２３、２４のゲート電極にアドレス制御回路４から信号線３７、３８、３９を介してＶｓｓを印加して「オフ」状態とする。
【０１４５】
メモリ素子１０に書き込みを行ったので、メモリ素子１０のメモリ酸化膜は絶縁破壊しており、Ｖｄｄを印加している電極１３と電極１４とは導通状態となっている。
したがって、メモリ素子１０を介して抵抗アレイ８の抵抗２９と抵抗３０との接続点３３へと電流が流れる経路が形成されたことになる。
【０１４６】
一方、メモリ素子１１、１２のメモリ酸化膜は絶縁破壊されていないので電極１５と電極１６、および電極１７と電極１８は非道通状態であるから、抵抗アレイ８へ電流が流れる経路は存在しない。
【０１４７】
このときの抵抗アレイ８の抵抗値Ｒ０は、メモリ素子１０の書き込み後の抵抗値をＲ５として求めると、
Ｒ０＝Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５・Ｒ１／（Ｒ１＋Ｒ５）
となる。
【０１４８】
この調整後の抵抗値を求める先述の式から明らかなように、メモリ素子１０の抵抗値Ｒ５が、抵抗２９、３０、３１、３２の抵抗値Ｒ１，Ｒ２，Ｒ３，Ｒ４に比らべ充分に小さいとき、抵抗アレイ８の抵抗値であるＲ０は、（Ｒ２＋Ｒ３＋Ｒ４）と近似できる。
【０１４９】
ここではメモリ素子１０に情報の書き込みを行った場合を説明したが、メモリ素子１１、１２に書き込みを行った場合も同じように行うことができるので、詳細な説明は省略する。
【０１５０】
なお以上説明した本発明の実施形態ではメモリセルの数を３個として説明したが、セル数は増やしてもよい。
セル数を増やすことにより、抵抗値の補正量をなおいっそう細かく調整することが可能である。
【０１５１】
【発明の効果】
以上の説明で明らかなように、本発明の半導体抵抗装置によれば、製造バラツキによって変動する抵抗を半導体集積回路装置ができた後に、抵抗値を補正し、半導体集積回路装置の仕様に最も適した抵抗値に設定することができる。
【０１５２】
さらに本発明の半導体抵抗装置では、仕様に合致した抵抗値を得るメモリ素子１個を絶縁破壊させ、導通状態とし、直接抵抗アレイの電流が流れる経路を形成するので、読み出し回路、データラッチ回路を必要とせず、これら回路の動作に必要な電流の消費もなく、抵抗値を最適値に設定することができる。
【０１５３】
本発明の半導体抵抗装置を構成するメモリ素子は、第１の電極をＭＯＳ構造のゲート電極に用いる多結晶シリコンを用いう多結晶シリコン２層構造を採用している。このため製造工程が簡単であり、周辺のＭＯＳトランジスタ特性に影響することはない。
【０１５４】
また、書き込み後のメモリ素子の抵抗値のバラツキを小さくするために必要な書き込み電流が２ｍＡと少なく、メモリ酸化膜５ｎｍにおいて、１ｍｓｅｃの時間で絶縁破壊させるのに必要な書き込み電圧も１０Ｖと小さく、周辺の半導体素子の高耐圧化も必要ない。
さらに、シリコンクズの発生や、パッシベーション膜の劣化はなく、半導体集積回路装置の特性劣化が発生しない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体抵抗装置を示す回路図である。
【図２】本発明の実施の形態における半導体抵抗装置を構成する金属−絶縁膜−金属構造のメモリ素子を示す断面図である。
【図３】本発明の実施の形態における半導体抵抗装置を構成する金属−絶縁膜−金属構造のメモリ素子の貫通電流値と書き込み後の抵抗値の分布を示すグラフである。
【図４】本発明の実施の形態における半導体抵抗装置を構成する金属−絶縁膜−金属構造のメモリ素子の書き込み後の抵抗値の電圧依存性を示すグラフである。
【図５】本発明の第１の実施の形態における半導体抵抗装置の抵抗粗衣を多結晶シリコンで構成するときの平面パターン形状を示す平面図である。
【図６】従来技術における半導体抵抗装置を示す回路図である。
【図７】本発明の第２の実施の形態における半導体抵抗装置を示す回路図である。
【図８】本発明の第３の実施の形態における半導体抵抗装置を示す回路図である。
【図９】本発明の第１の実施の形態における書き込みモードでのメモリ素子の第１の電極の電位の時間変化を示すグラフである。
【図１０】本発明の第２の実施の形態における書き込みモードでのメモリ素子の第１の電極の電位の時間変化を示すグラフである。
【図１１】本発明の第３の実施の形態における書き込みモードでのメモリ素子の第１の電極の電位の時間変化を示すグラフである。
【符号の説明】
１  メモリセル
４  アドレス制御回路
５  Ｖｍ端子
６  プログラムモード入力端子
７  アドレス信号入力端子
８  抵抗アレイ
１０  メモリ素子
１９  ＰチャネルＭＯＳトランジスタ
２２  ＮチャネルＭＯＳトランジスタ
２０  抵抗アレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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