(57)【特許請求の範囲】
【請求項１】
Ｐ導電型の第１の半導体層と、Ｎ導電型の第２の半導体層と、不純物濃度が前記第２の半導体層より高濃度のＮ導電型の第３の半導体層とを備え、前記第１の半導体層に第１の電極が、前記第３の半導体層に第２の電極がそれぞれ設けられ、
前記第１の電極と前記第１の半導体層との間に白金シリサイド層が形成され、
前記第１の半導体層の前記第１の電極側の表面不純物濃度が１×１０15ｃｍ-3〜１×１０18ｃｍ-3であり、
前記第１の半導体層の厚みが０．１〜３μｍであり、
電子照射線により、ライフタイムが３０〜７０ｎｓとなるように制御されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に、整流用の高耐圧ダイオード等の高耐圧半導体装置に用いて好適な半導体装置に関するものである。
【０００２】
【従来の技術】
従来、高耐圧の整流用素子としてショットキーバリアダイオード（ＳＢＤ：
Schottky Barrier diode）やＰｉＮダイオードが知られている。
図７は従来のショットキーバリアダイオードを示す断面図であり、図において、符号１は不純物濃度が低濃度のＮ導電型シリコン（Ｓｉ）層、２は不純物濃度がＮ導電型Ｓｉ層１より高濃度のＮ導電型Ｓｉ層、３はＮ導電型Ｓｉ層１とショットキー障壁を形成する金属からなる電極、４はＮ導電型Ｓｉ層２とオーム性接触をする金（Ａｕ）等からなる電極である。
【０００３】
図８は従来のＰｉＮダイオードを示す断面図であり、図において、符号１１は不純物濃度が高濃度のＰ導電型Ｓｉ層、１２は不純物濃度が低濃度のＮ導電型Ｓｉ層、１３は不純物濃度が高濃度のＮ導電型Ｓｉ層、１４はＰ導電型Ｓｉ層１１とオーム性接触をするアルミニウム（Ａｌ）からなる電極、１５はＮ導電型Ｓｉ層１３とオーム性接触をするＡｕ等からなる電極である。
このＰｉＮダイオードでは、Ｐ導電型Ｓｉ層１１の不純物濃度や厚みを変化させることで、キャリアの注入量を変化させることができる。
【０００４】
また、半導体整流ダイオードの低損失化を図る一方法として、ｐｎダイオードに代えてショットキーバリアダイオードを用いることが知られている。
ショットキーバリアダイオードは、順方向電圧降下Ｖｆが低いために順方向損失の低減を図ることができるが、逆方向のリーク電流が大きくなってしまうという欠点がある。一方、ｐｎダイオードは、逆方向のリーク電流を抑制することができるという利点があるが、順方向の少数キャリアの注入があるために、逆回復電荷Ｑｒｒが大きくなってしまうという欠点がある。
この逆回復電荷Ｑｒｒを低減する方法としては、例えば、白金（Ｐｔ）を拡散させることによりライフタイムを制御する方法がある。また、Ｐ導電型Ｓｉ層の不純物濃度や膜厚を制御することにより、動作特性の改善を図ることが可能である。
【０００５】
【発明が解決しようとする課題】
ところで、従来のショットキーバリアダイオードやＰｉＮダイオードにおいては、順方向電圧降下（Ｖｆ）と逆回復電荷（Ｑｒｒ）との間にトレードオフの関係があることが知られている。
例えば、ＰｉＮダイオードにおいて、このＱｒｒ−Ｖｆのトレードオフを最適にするためには、Ｎ導電型Ｓｉ層１２に流入するキャリアの注入量を最適に制御する必要があり、このためには、Ｐ導電型Ｓｉ層１１の不純物濃度や厚みを最適に調整すればよいのであるが、厚みが薄い場合、電極材料としてＡｌを用いると、製造プロセス上、ＡｌとＳｉの反応によって、Ｐ導電型Ｓｉ層１１が不均一になる等の問題点が生じる場合がある。特に、Ｐ導電型Ｓｉ層１１の不純物濃度を低くした場合に問題が生じるために、均一性に優れた金属を電極材料として用いる必要があるが、Ａｌを電極材料として用いている現状では、それは困難である。
【０００６】
また、Ｐ導電型Ｓｉ層１１の厚みが厚く、しかも、その表面不純物濃度が、例えば１×１０17ｃｍ-3以下と低い場合、Ｐ導電型Ｓｉ層とＡｌ電極との間にショットキー障壁が生じるために、接触抵抗が大きくなり、結果として順方向電圧降下（Ｖｆ）が大きくなってしまうという問題点があった。
順方向電圧降下（Ｖｆ）を小さくするためには、電極とＰ導電型Ｓｉ層とがオーム性接触となるようにして、電極による電圧降下を小さくしなければならないが、Ａｌを電極材料として用いている現状では、それは困難である。
【０００７】
本発明は、上記の事情に鑑みてなされたものであって、従来のショットキーバリアダイオードやＰｉＮダイオード等の半導体装置と比べてキャリア注入特性を改善することができ、その結果、順方向電圧降下（Ｖｆ）と逆回復電荷（Ｑｒｒ）との間のトレードオフを改善することができる半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の様な半導体装置を採用した。
すなわち、本発明の半導体装置は、Ｐ導電型の第１の半導体層と、Ｎ導電型の第２の半導体層と、不純物濃度が前記第２の半導体層より高濃度のＮ導電型の第３の半導体層とを備え、前記第１の半導体層に第１の電極が、前記第３の半導体層に第２の電極がそれぞれ設けられ、前記第１の電極と前記第１の半導体層との間に白金シリサイド層が形成され、前記第１の半導体層の前記第１の電極側の表面不純物濃度が１×１０15ｃｍ-3〜１×１０18ｃｍ-3であり、前記第１の半導体層の厚みが０．１〜３μｍであり、電子照射線により、ライフタイムが３０〜７０ｎｓとなるように制御されていることを特徴とする。
【００１１】
本発明の半導体装置では、第１の電極と第１の半導体層との間に、白金化合物である白金シリサイド層を形成したことにより、この第１の電極と第１の半導体層との接合部がオーム性接触に近いものとなる。
前記第１の電極に白金を用いると、この第１の電極と不純物濃度が低濃度である第１の半導体層のショットキー障壁の高さが低くなる。本来、不純物濃度が低濃度の半導体層と金属との接触部は非オーム性であるが、ショットキー障壁の高さを低くすることで接触部における特性をオーム性に近い特性とすることが可能になる。
これにより、従来のショットキーバリアダイオードやＰｉＮダイオードと比べてキャリア注入特性が改善され、その結果、順方向電圧降下（Ｖｆ）と逆回復電荷（Ｑｒｒ）との間のトレードオフ、つまり順方向電圧降下（Ｖｆ）と逆回復時間との間のトレードオフが改善される。
【００１２】
また、第１の半導体層の不純物濃度や厚みを変化させることにより、キャリアの注入量が制御可能である。ここで、第１の半導体層の不純物濃度を低下させれば、その分、この第１の半導体層の厚みを増加させることが可能になり、製造工程での第１の半導体層の厚みの制御が容易となる。
【００１４】
【発明の実施の形態】
本発明の半導体装置の各実施形態について図面に基づき説明する。
「第１の実施形態」
図１は本発明の第１の実施形態のＰｉＮダイオード（半導体装置）を示す断面図、図２は同部分断面図であり、図において、符号２１は不純物濃度が低濃度のＰ導電型Ｓｉ層（第１の半導体層）、２２は不純物濃度が低濃度のＮ導電型Ｓｉ層（第２の半導体層）、２３は不純物濃度が高濃度のＮ導電型Ｓｉ層（第３の半導体層）、２４はＰ導電型Ｓｉ層２１上に形成された（第１の）電極、２５はＮ導電型Ｓｉ層２３上に形成された（第２の）電極である。
【００１５】
この電極２４は、図２に示すように、白金シリサイド（ＰｔＳｉ）層３１と、ＰｔＳｉとＡｌとの反応を防止する拡散バリア層３２と、Ａｌ層３３とにより構成されている。
このＰｔＳｉ層３１は、Ｐ導電型Ｓｉ層２１上にスパッタリング等によりＰｔ層を成膜し、その後、これらを所定の温度、例えば３５０℃で熱処理することによりＰ導電型Ｓｉ層２１とＰｔ層との接合部にＰｔＳｉ層を生成する。
また、電極２５はＡｕ層の他、Ａｕ−Ｎｉ−Ｔｉ層等が好適に用いられる。
【００１６】
ここで、ＰｔＳｉ層３１を形成するのに使用される金属としては、ｐ型半導体に対して障壁の高さを低くする様な金属、すなわちｎ型半導体に対して障壁の高さを高くする様な金属を選択すればよい。この様な金属は、障壁の高さが高ければ高いほどオーム性接触に近づくが、Ｓｉとの間にシリサイドを形成する金属の種類が限られており、Ｐｔが安定した白金シリサイド（ＰｔＳｉ）を形成するので好適である。
また、白金シリサイドとしては、ＰｔＳｉの他にＰｔ2Ｓｉもあり、白金シリサイドとしてＰｔ2Ｓｉを用いることもできる。
これらＰｔＳｉやＰｔ2Ｓｉの障壁の高さは約０．８５ｅＶである。
【００１７】
この電極２４では、Ｐ導電型Ｓｉ層２１との接合に白金シリサイドを用いることで、このＰ導電型Ｓｉ層２１の厚みが薄い場合であっても、安定した接合部を形成することができる。また、Ｐ導電型Ｓｉ層２１の不純物濃度を低くすることで、その分厚みを厚くすることができるので、製造プロセスでのＰ導電型Ｓｉ層２１の特性制御が容易である。
【００１８】
上記のＰ導電型Ｓｉ層２１の電極２４側の表面不純物濃度は１×１０15ｃｍ-3〜１×１０18ｃｍ-3に制御されている。この表面不純物濃度のより好ましい範囲は１×１０16ｃｍ-3〜１×１０17ｃｍ-3である。
このＰ導電型Ｓｉ層２１の厚みは０．１〜３μｍの範囲のものが好ましい。
【００１９】
このＰｉＮダイオードでは、電子線照射により、ライフタイムが３０〜７０ｎｓとなるように制御されている。
このＰｉＮダイオードでは、ライフタイム制御を行った場合におけるＶｆとＱｒｒとの間のトレードオフを考慮して、キャリア注入特性が最適となる様にライフタイムを３０〜７０ｎｓに設定している。
【００２０】
ライフタイムを長くすると、Ｖｆは小さく、Ｑｒｒは大きくなる傾向があるので、このときの最適なＰ導電型Ｓｉ層２１の不純物濃度、厚みも変化する。ライフタイムが長くなるほど、キャリアの注入量を抑制する必要があるために、厚みを薄くするか、または不純物濃度を低くする必要がある。
Ｐ導電型Ｓｉ層２１の不純物濃度及び厚みが最適条件を満たす場合、従来のショットキーバリアダイオードやＰｉＮダイオードと比較してキャリア注入特性を改善することができ、その結果、ＶｆとＱｒｒとの間のトレードオフを改善することができる。
【００２１】
図３は本実施形態のＰｉＮダイオードにおいて、シミュレーション結果によるＶｆとＱｒｒとの間のトレードオフの一例を示す図である。ここでは、ライフタイムを３０ｎｓとし、３種類のＰ導電型Ｓｉ層の表面不純物濃度Ｃｓそれぞれについて、厚みを０．１〜１０μｍの範囲で変化させた。なお、Ｎ導電型Ｓｉ層の不純物濃度を８×１０14／ｃｍ3、その厚みを１６．５μｍとした。また、参考までに従来のショットキーバリアダイオード（ＳＢＤ）のＶｆとＱｒｒとの間のトレードオフについても図中に示した。
このＰ導電型Ｓｉ層の厚みの範囲は、製造プロセス上、作製可能な範囲であり、通常の拡散工程で０．１μｍは均一な層として得られる下限値であり、１０μｍはＰ導電型Ｓｉ層の拡散時間を考慮した厚みである。
【００２２】
この図では、Ｐ導電型Ｓｉ層の厚みを増加させていくと、ある値まではＶｆが減少し、その後増加するようになる。このＰ導電型Ｓｉ層の厚みが増加すると、Ｐ導電型Ｓｉ層からのキャリアの注入量が増加するためにＶｆが減少する。一方、Ｐ導電型Ｓｉ層分の抵抗が増加するためにＶｆが増加する。
この図によれば、Ｐ導電型Ｓｉ層の表面不純物濃度Ｃｓが１×１０15〜１×１０18／ｃｍ3のとき、従来のＳＢＤより良いトレードオフ特性が得られることが分かる。なお、Ｎ導電型Ｓｉ層の不純物濃度が２×１０14〜２×１０15／ｃｍ3の範囲において、従来のＳＢＤより良いトレードオフ特性が得られることが分かっている（図示せず）。
【００２３】
図４は本実施形態のＰｉＮダイオードにおいて、シミュレーション結果によるＶｆとＱｒｒとの間のトレードオフの他の例を示す図である。ここでは、Ｐ導電型Ｓｉ層の表面不純物濃度Ｃｓ及び厚みを変化させたときに得られる値の最適値を、６種類のライフタイム（２０ｎｓ〜１μｓ）毎に示した。なお、Ｎ導電型Ｓｉ層の不純物濃度を８×１０14／ｃｍ3、その厚みを１６．５μｍとした。また、参考までに従来のショットキーバリアダイオード（ＳＢＤ）のＶｆとＱｒｒとの間のトレードオフについても図中に示した。
【００２４】
この図によれば、ライフタイムが７０ｎｓ以下の範囲で、従来のＳＢＤより良いトレードオフ特性が得られることが分かる。また、Ｎ導電型Ｓｉ層の不純物濃度が２×１０14〜２×１０15／ｃｍ3の範囲において、従来のＳＢＤより良いトレードオフ特性が得られることが分かっている。
【００２５】
以上説明したように、本実施形態のＰｉＮダイオードによれば、Ｐ導電型Ｓｉ層２１上にＰｔＳｉ層３１を設けたので、従来のショットキーバリアダイオードやＰｉＮダイオードと比べてキャリア注入特性を改善することができ、その結果、ＶｆとＱｒｒとの間のトレードオフ特性を改善することができる。
【００２６】
また、Ｐ導電型Ｓｉ層２１の不純物濃度や厚みを広範囲で変化させることができるので、キャリアの注入量を制御することができる。
また、Ｐ導電型Ｓｉ層２１の不純物濃度を低下させると、その分、このＰ導電型Ｓｉ層２１の厚みを増加させることができ、製造工程においてＰ導電型Ｓｉ層２１の厚みを容易に制御することができる。
【００２７】
「第２の実施形態」
図５は本発明の第２の実施形態のｐ−ｎ−ｐ型のプレーナ型（planar）トランジスタ（半導体装置）を示す断面図であり、図において、符号４１は不純物濃度が低濃度のＰ導電型Ｓｉ層（第１の半導体層）、４２は不純物濃度が中程度のＮ導電型Ｓｉ層（第２の半導体層）、４３は不純物濃度が高濃度のＰ導電型Ｓｉ層（第３の半導体層）、４４はＰ導電型Ｓｉ層４１〜Ｐ導電型Ｓｉ層４３上に形成された二酸化珪素（ＳｉＯ2）層、４５はＰ導電型Ｓｉ層４１の下面に形成されたコレクタ端子（第１の電極）、４６はベース端子（第２の電極）、４７はエミッタ端子（第３の電極）である。
コレクタ端子４５は、白金シリサイド（ＰｔＳｉ）層５１と、拡散バリア層５２と、Ａｌ層５３の３層構造により構成されている。
【００２８】
本実施形態のプレーナ型トランジスタによれば、コレクタ端子４５のＰ導電型Ｓｉ層４１上にＰｔＳｉ層５１を設けたので、従来のプレーナ型トランジスタと比べてコレクタ−ベース間のキャリア注入特性を改善することができ、その結果、トレードオフ特性を改善することができる。
【００２９】
「第３の実施形態」
図６は本発明の第３の実施形態の３極サイリスタ（シリコン制御整流器：半導体装置）を示す断面図であり、図において、符号６１はＰ導電型Ｓｉ層（第１の半導体層）、６２はＮ導電型Ｓｉ層（第２の半導体層）、６３はＰ導電型Ｓｉ層（第３の半導体層）、６４はＮ導電型Ｓｉ層（第４の半導体層）、６５はＰ導電型Ｓｉ層６１に設けられたアノード（第１の電極）、６６はＰ導電型Ｓｉ層６３に設けられたゲート（第２の電極）、６７はＮ導電型Ｓｉ層６４に設けられたカソード（第３の電極）である。
アノード６５は、白金シリサイド（ＰｔＳｉ）層７１と、拡散バリア層７２と、Ａｌ層７３の３層構造により構成されている。
【００３０】
本実施形態の３極サイリスタによれば、Ｐ導電型Ｓｉ層６１上にＰｔＳｉ層７１を設けたので、従来のサイリスタと比べてアノード−カソード間のキャリア注入特性を改善することができ、その結果、トレードオフ特性を改善することができる。
【００３１】
以上、本発明の半導体装置の各実施形態について図面に基づき説明してきたが、具体的な構成は上記各実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で設計の変更等が可能である。
例えば、第２の実施形態では、ｐ−ｎ−ｐ型のプレーナ型トランジスタを例に採り説明したが、ｎ−ｐ−ｎ型のプレーナ型トランジスタであってもよい。この場合、ベース端子にＰｔＳｉ層を形成すればよい。
さらに、ＰｔＳｉ層は、低濃度のＰ導電型半導体層と電極との間に形成されてあればよく、上記のｎ−ｐ−ｎ型のプレーナ型トランジスタの他、例えば、ＭＯＳＦＥＴ、ＩＧＢＴ、ＴＲＩＡＣ等、様々な構造の半導体装置に対しても適用することができる。
【００３２】
【発明の効果】
以上説明した様に、本発明の半導体装置によれば、Ｐ導電型の第１の半導体層と第１の電極との間に白金化合物である白金シリサイド層を形成したので、この第１の電極と第１の半導体層との接合部を安定したものとすることができ、従来のショットキーバリアダイオードやＰｉＮダイオード等と比べてキャリア注入特性を改善することができる。したがって、順方向電圧降下（Ｖｆ）と逆回復電荷（Ｑｒｒ）との間のトレードオフ、つまり、順方向電圧降下（Ｖｆ）と逆回復時間との間のトレードオフを改善することができる。
つまり、本発明では、従来のものと比べて順方向電圧降下（Ｖｆ）、逆回復電荷（Ｑｒｒ）のいずれか一方を、いずれか他方の特性を悪化させることなく改善することができ、また、これら双方を改善することも可能である。
【００３３】
また、第１の半導体層の不純物濃度や厚みを変化させることにより、キャリアの注入量を制御することができる。また、第１の半導体層の不純物濃度を低下させれば、その分、この第１の半導体層の厚みを増加させることができるので、製造工程での第１の半導体層の厚みの制御を容易に行うことができる。
【００３４】
以上により、従来のショットキーバリアダイオードやＰｉＮダイオード等の半導体装置と比べてキャリア注入特性を改善することができ、その結果、順方向電圧降下（Ｖｆ）と逆回復電荷（Ｑｒｒ）との間のトレードオフを改善することができる半導体装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態のＰｉＮダイオードを示す断面図である。
【図２】  本発明の第１の実施形態のＰｉＮダイオードを示す部分断面図である。
【図３】  本発明の第１の実施形態のＰｉＮダイオードにおけるＶｆとＱｒｒとの間のトレードオフの一例を示す図である。
【図４】  本発明の第１の実施形態のＰｉＮダイオードにおけるＶｆとＱｒｒとの間のトレードオフの他の例を示す図である。
【図５】  本発明の第２の実施形態のプレーナ型トランジスタを示す断面図である。
【図６】  本発明の第３の実施形態の３極サイリスタを示す断面図である。
【図７】  従来のショットキーバリアダイオードを示す断面図である。
【図８】  従来のＰｉＮダイオードを示す断面図である。
【符号の説明】
１  Ｎ導電型Ｓｉ層
２  Ｎ導電型Ｓｉ層
３、４  電極
１１  Ｐ導電型Ｓｉ層
１２  Ｎ導電型Ｓｉ層
１３  Ｎ導電型Ｓｉ層
１４、１５  電極
２１  Ｐ導電型Ｓｉ層
２２  Ｎ導電型Ｓｉ層
２３  Ｎ導電型Ｓｉ層
２４、２５  電極
３１  ＰｔＳｉ層
３２  拡散バリア層
３３  Ａｌ層
４１  Ｐ導電型Ｓｉ層
４２  Ｎ導電型Ｓｉ層
４３  Ｐ導電型Ｓｉ層
４４  二酸化珪素（ＳｉＯ2）層
４５  コレクタ端子（第１の電極）
４６  ベース端子（第２の電極）
４７  エミッタ端子（第３の電極）
５１  ＰｔＳｉ層
５２  拡散バリア層
５３  Ａｌ層
６１  Ｐ導電型Ｓｉ層
６２  Ｎ導電型Ｓｉ層
６３  Ｐ導電型Ｓｉ層
６４  Ｎ導電型Ｓｉ層
６５  アノード（第１の電極）
６６  ゲート（第２の電極）
６７  カソード（第３の電極）
７１  ＰｔＳｉ層
７２  拡散バリア層
７３  Ａｌ層
【図１】
0004302329.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004302329.tif 000008
【図８】
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