(57)【特許請求の範囲】
【請求項１】
ダイナミックランダムアクセスメモリ回路のビットライン対をプリチャージするためのイコライザ回路であって、
該イコライザ回路は前記ビットライン対に対して角度をもって配向される実質的にＴ字状のポリシリコンゲート部分を有し、前記角度は９０°の整数倍ではない角度であり、前記実質的にＴ字状のポリシリコンゲート部分は第１のポリシリコン領域、第２のポリシリコン領域及び第３のポリシリコン領域を含み、
前記第１のポリシリコン領域は前記イコライザ回路の第１スイッチのゲートをインプリメントするためのものであり、前記第１スイッチは前記ビットライン対の第１のビットライン及び前記ビットライン対の第２のビットラインに結合されており、
前記第２のポリシリコン領域は前記イコライザ回路の第２スイッチのゲートをインプリメントするためのものであり、前記第２スイッチは前記ビットライン対の第１のビットライン及びプリチャージ電圧源に結合されており、
前記第３のポリシリコン領域は前記イコライザ回路の第３スイッチのゲートをインプリメントするためのものであり、前記第３スイッチは前記ビットライン対の第２のビットライン及び前記プリチャージ電圧源に結合されている、ダイナミックランダムアクセスメモリ回路のビットライン対をプリチャージするためのイコライザ回路。
【請求項２】
前記第１のポリシリコン領域は前記実質的にＴ字状のポリシリコンゲート部分の垂直方向部分に配置される、請求項１記載のイコライザ回路。
【請求項３】
前記第２のポリシリコン領域は前記実質的にＴ字状のポリシリコンゲート部分の水平方向部分に配置される、請求項２記載のイコライザ回路。
【請求項４】
前記第３のポリシリコン領域は前記実質的にＴ字状のポリシリコンゲート部分のもう一つの水平方向部分に配置される、請求項３記載のイコライザ回路。
【請求項５】
前記第１のポリシリコン領域の第１の側面に配置される第１のビットライン接点を有し、該第１のビットライン接点は第１スイッチの第１のアクティブ領域をビットライン対の第１のビットラインに結合する、請求項２記載のイコライザ回路。
【請求項６】
前記第１の側面の向かい側の前記第１のポリシリコン領域の第２の側面に配置される第２のビットライン接点を有し、該第２のビットライン接点は第１スイッチの第２のアクティブ領域をビットライン対の第２のビットラインに結合する、請求項５記載のイコライザ回路。
【請求項７】
第２スイッチ及び第３スイッチは第４スイッチを介してプリチャージ電圧源に結合されている、請求項２記載のイコライザ回路。
【請求項８】
前記第４スイッチはゲート・ソース接続されたデプレッションｎチャネル形ＦＥＴデバイスである、請求項７記載のイコライザ回路。
【請求項９】
前記角度は約４５°である、請求項１記載のイコライザ回路。
【請求項１０】
ダイナミックランダムアクセスメモリ回路であって、
該ダイナミックランダムアクセスメモリ回路は、メモリセルのアレイを有し、該アレイの前記メモリセルは行列状に配置されており、前記アレイは該アレイの第１のエッジに隣接する第１のイコライザ領域を有し、
前記ダイナミックランダムアクセスメモリ回路は、前記メモリセルの第１列に結合される第１のビットライン対を有し、該第１のビットライン対は第１のイコライザ領域の中にまで延びており、
前記ダイナミックランダムアクセスメモリ回路は、第１のイコライザ回路を有し、該第１のイコライザ回路は前記第１のビットライン対をほぼ所定のプリチャージ電位レベルにプリチャージするために前記第１のイコライザ領域に配置されている、ダイナミックランダムアクセスメモリ回路において、
前記第１のイコライザ回路は、第１のポリシリコン領域、第２のポリシリコン領域及び第３のポリシリコン領域を有する実質的にＴ字状の第１のポリシリコンゲート部分を含み、該Ｔ字状の第１のポリシリコンゲート部分は前記第１のビットライン対に対して第１の角度で配向されており、該第１の角度は９０°の整数倍ではない角度であり、
前記第１のイコライザ回路は、前記第１のビットライン対の第１のビットライン及び第２のビットラインに結合される第１のスイッチを含み、前記第１のポリシリコン領域は前記第１のスイッチのゲートを表し、前記第１のスイッチは、前記第１のポリシリコン領域に供給される第１の信号によって活性化される場合に実質的に前記第１のビットライン対の電位レベルを等化し、
前記第１のイコライザ回路は、前記第１のビットライン対の第１のビットライン及びプリチャージ電圧供給源に結合される第２のスイッチを含み、前記プリチャージ電圧供給源は前記所定のプリチャージ電位レベルを供給し、前記第２のポリシリコン領域は前記第２のスイッチのゲートを表し、前記第２のスイッチは、前記第２のポリシリコン領域に供給される前記第１の信号によって活性化される場合にほぼ前記所定のプリチャージ電位レベルに前記第１のビットラインをプリチャージし、
前記第１のイコライザ回路は、前記第１のビットライン対の第２のビットライン及び前記プリチャージ供給源に結合される第３のスイッチを含み、前記第３のポリシリコン領域は前記第３のスイッチのゲートを表し、前記第３のスイッチは、前記第３のポリシリコン領域に供給される前記第１の信号によって活性化される場合にほぼ前記所定のプリチャージ電位レベルに前記第２のビットラインをプリチャージする、ダイナミックランダムアクセスメモリ回路。
【請求項１１】
ダイナミックランダムアクセスメモリ回路は前記メモリセルの第２の列に結合される第２のビットライン対を有し、該第２のビットライン対は前記第１のイコライザ領域の中へと延びており、前記第２のビットライン対は前記第１のビットライン対に隣接しており、
前記ダイナミックランダムアクセスメモリ回路は第２のイコライザ回路を有し、該第２のイコライザ回路はほぼ前記所定のプリチャージ電位レベルに前記第２のビットライン対をプリチャージするために前記第１のイコライザ領域に配置されており、
前記第２のイコライザ回路は実質的にＴ字状の第２のポリシリコンゲート部分を含み、該実質的にＴ字状の第２のポリシリコンゲート部分は前記第２のビットライン対に対して第２の角度で配向されており、該第２の角度も９０°の整数倍ではない角度であり、前記実質的にＴ字状の第２のポリシリコンゲート部分は前記実質的にＴ字状の第１のポリシリコンゲート部分にポリシリコン層を介して電気的に結合されており、該ポリシリコン層は前記実質的にＴ字状の第１のポリシリコンゲート部分及び前記実質的にＴ字状の第２のポリシリコンゲート部分を形成するのに使用される、請求項１０記載のダイナミックランダムアクセスメモリ回路。
【請求項１２】
前記実質的にＴ字状の第１のポリシリコンゲート部分は前記第１のビットライン対に対して時計回りに約４５°にあり、前記実質的にＴ字状の第２のポリシリコンゲート部分は前記第２のビットライン対に対して時計の反対回りに約４５°にあり、前記第２のビットライン対は前記第１のビットライン対に平行である、請求項１１記載のダイナミックランダムアクセスメモリ回路。
【請求項１３】
前記第１のポリシリコン領域は前記実質的にＴ字状の第１のポリシリコンゲート部分の垂直方向部分に配置されている、請求項１１記載のダイナミックランダムアクセスメモリ回路。
【請求項１４】
前記第２のポリシリコン領域は前記実質的にＴ字状の第１のポリシリコンゲート部分の水平方向部分に配置されている、請求項１３記載のダイナミックランダムアクセスメモリ回路。
【請求項１５】
前記第３のポリシリコン領域は前記実質的にＴ字状の第１のポリシリコンゲート部分のもう一つの水平方向部分に配置されている、請求項１４記載のダイナミックランダムアクセスメモリ回路。
【請求項１６】
ダイナミックランダムアクセスメモリ回路は前記第１のポリシリコン領域の第１の側面に配置される第１のビットライン接点を有し、該第１のビットライン接点は第１のスイッチの第１のアクティブ領域を第１のビットライン対の第１のビットラインに結合している、請求項１３記載のダイナミックランダムアクセスメモリ回路。
【請求項１７】
ダイナミックランダムアクセスメモリ回路は前記第１の側面に向かい合った前記第１のポリシリコン領域の第２の側面に配置される第２のビットライン接点を有し、該第２のビットライン接点は前記第１のスイッチの第２のアクティブ領域を前記第１のビットライン対の第２のビットラインに結合している、請求項１６記載のダイナミックランダムアクセスメモリ回路。
【請求項１８】
前記第１のイコライザ回路及び前記第２のイコライザ回路は第４のスイッチを介して前記プリチャージ電圧供給源に結合されている、請求項１１記載のダイナミックランダムアクセスメモリ回路。
【請求項１９】
ダイナミックランダムアクセスメモリアレイの隣接するビットライン対を等化するためのイコライザ回路対であって、
該イコライザ回路対は前記隣接するビットライン対の第１のビットライン対をプリチャージするための第１のイコライザ回路を有し、該第１のイコライザ回路は実質的にＴ字状の第１のポリシリコンゲート部分を含み、該実質的にＴ字状の第１のポリシリコンゲート部分は前記第１のビットライン対に対して第１の角度で配向されており、該第１の角度は９０°の整数倍ではない角度である、ダイナミックランダムアクセスメモリアレイの隣接するビットライン対を等化するためのイコライザ回路対において、
前記実質的にＴ字状の第１のポリシリコンゲート部分は前記第１のイコライザ回路の第１のスイッチのゲートをインプリメントするために前記実質的にＴ字状の第１のポリシリコンゲート部分の垂直方向部分に配置される第１のポリシリコン領域を含み、前記第１のスイッチは前記第１のビットライン対の第１のビットライン及び第２のビットラインに結合されており、
さらに前記実質的にＴ字状の第１のポリシリコンゲート部分は前記第１イコライザ回路の第２のスイッチのゲートをインプリメントするために前記実質的にＴ字状の第１のポリシリコンゲート部分の第１の水平方向部分に配置される第２のポリシリコン領域を含み、前記第２のスイッチは前記第１のビットライン対の第１のビットライン及びプリチャージ電圧供給源に結合されており、
さらに前記実質的にＴ字状の第１のポリシリコンゲート部分は前記第１イコライザ回路の第３のスイッチのゲートをインプリメントするために前記第１の水平方向部分に向かい合った前記実質的にＴ字状の第１のポリシリコンゲート部分の第２の水平方向部分に配置される第３のポリシリコン領域を含み、前記第３のスイッチは前記第１のビットライン対の第２のビットライン及び前記プリチャージ電圧供給源に結合されている、ダイナミックランダムアクセスメモリアレイの隣接するビットライン対を等化するためのイコライザ回路対。
【請求項２０】
イコライザ回路対は前記隣接するビットライン対の第２のビットライン対をプリチャージするための第２のイコライザ回路を有し、該第２のイコライザ回路は実質的にＴ字状の第２のポリシリコンゲート部分を含み、該実質的にＴ字状の第２のポリシリコンゲート部分は前記第２のビットライン対に対して第２の角度で配向されており、該第２の角度も９０°の整数倍ではない角度であり、
前記実質的にＴ字状の第２のポリシリコンゲート部分は前記第２のイコライザ回路の第１のスイッチのゲートをインプリメントするために前記実質的にＴ字状の第２のポリシリコンゲート部分の垂直方向部分に配置される第４のポリシリコン領域を含み、前記第１のスイッチは前記第２のビットライン対の第１のビットライン及び第２のビットラインに結合されており、
さらに前記実質的にＴ字状の第２のポリシリコンゲート部分は前記第２イコライザ回路の第２のスイッチのゲートをインプリメントするために前記実質的にＴ字状の第２のポリシリコンゲート部分の第１の水平方向部分に配置される第２のポリシリコン領域を含み、前記第２のスイッチは前記第２のビットライン対の前記第１のビットライン及びプリチャージ電圧供給源に結合されており、
さらに前記実質的にＴ字状の第２のポリシリコンゲート部分は前記第２イコライザ回路の第３のスイッチのゲートをインプリメントするために前記実質的にＴ字状の第２のポリシリコンゲート部分の第２の水平方向部分に配置される第３のポリシリコン領域を含み、前記第３のスイッチは前記第２のビットライン対の第２のビットライン及び前記プリチャージ電圧供給源に結合されており、前記実質的にＴ字状の第２のシリコンゲート部分の前記第２の水平方向部分は実質的にＴ字状の第１のポリシリコンゲート部分の第２の水平方向部分に結合されている、請求項１９記載のイコライザ回路対。
【請求項２１】
前記実質的にＴ字状の第１のポリシリコンゲート部分は前記第１のビットライン対に対して時計回りに約４５°にあり、前記実質的にＴ字状の第２のポリシリコンゲート部分は前記第２のビットライン対に対して時計の反対回りに約４５°にあり、前記第２のビットライン対は前記第１のビットライン対に平行である、請求項２０記載のイコライザ回路対。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はダイナミックランダムアクセスメモリ回路、とりわけダイナミックランダムアクセスメモリ回路の等化回路に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路は公知である。ＤＲＡＭ回路には数百万個の、いや数十億個のメモリセルがある。メモリセルは典型的には複数のメモリアレイに分割されており、各メモリアレイはＤＲＡＭ回路のメモリセル総数の部分集合（subset）を含んでいる。例として２５６メガビットＤＲＡＭセルは２５６アレイまで有し、各アレイはほぼ１メガビットのＤＲＡＭセルを含んでいる。アレイは行列状に、例えば一例では３２×８に配置されている。
【０００３】
各アレイのメモリセルもアクセスしやすいように行列状に配置されている。複数のビットライン及びワードラインは各メモリセルからの読み出し及び/又は書き込みに使用される。議論しやすくするために、ビットラインは垂直方向であるか又は水平方向であるかのいずれかだが、ここではビットラインは垂直方向にあると考え、ワードラインはビットラインに対して直交して配置されていると考える。
【０００４】
メモリセルの列は一般にビットライン対に結合されている。ＤＲＡＭがアクティブサイクルの間には、情報はビットラインを介してセルに書き込まれるか又はセルから読み出される。ビットラインは典型的にはコンプリメンタリであり、読み出し又は書き込み中には一方のビットラインがロウで他方のビットラインがハイである。例として、ＤＲＡＭが３Ｖで動作するならば、ビットラインの電圧は大抵の場合所期のアクティブサイクルの間には０Ｖ及び３Ｖである。
【０００５】
インアクティブサイクルの間には、ビットラインは次のアクティブサイクルの準備のためにプリチャージされる。このプリチャージはビットライン対の電圧を所定の電圧レベルに等化する。この所定の電圧レベルは典型的には「ハイ」電圧レベルの約１/２である。先の例を使用すると、ビットライン対の電圧は次のアクティブサイクルの準備のために例えば１.５Ｖにプリチャージされる。
【０００６】
議論を容易にするために、図１はビットラインをプリチャージするのに使用される例示的な先行技術のイコライザ回路１００を図示している。見たとおり、この回路はアレイ１０４からのビットライン１０２ａ及び１０２ｂに結合されている。ビットライン１０２ａ及び１０２ｂは前述のように互いにコンプリメンタリである。インアクティブサイクル中には、導体１０６の信号ＥＱがスイッチ１０８（大抵の場合ｎチャネル形ＦＥＴデバイス）をターンオンし、ビットライン１０２ａ及び１０２ｂを一緒に短絡させ、実質的にこれらの電圧を等しくする。同じ信号ＥＱはスイッチ１１０もターンオンし、ビットライン１０２ａにプリチャージ電位レベルＶＢＬＥＱを供給する。このスイッチ１１０は大抵の場合ビットライン１０２ａに結合されているｎチャネル形ＦＥＴデバイスである。同じ信号ＥＱはスイッチ１１２もターンオンし、ビットライン１０２ｂにプリチャージ電位レベルＶＢＬＥＱを供給する。このスイッチ１１２は大抵の場合ビットライン１０２ｂに結合されているｎチャネル形ＦＥＴデバイスである。これら３つ全てのスイッチ１０８、１１０及び１１２を同時にターンオンすることによって、ビットライン１０２ａ及び１０２ｂの電圧は等化され、ＤＲＡＭのインアクティブサイクル中にプリチャージ電位レベルＶＢＬＦＥＱにプリチャージされる。３つ全てのスイッチ１０８、１１０及び１１２はビットラインの等化に関係しているので、これらはここでは３つの等化スイッチの集合と呼ばれる。
【０００７】
プリチャージ電位レベルＶＢＬＥＱは前述のようにスイッチ１１０及び１１２に随意電流制限スイッチ（optional current limiting switch）１１４を介して供給される。スイッチ１１４は大抵の場合ｎチャネル形ＦＥＴデプレッションデバイスであり、このｎチャネル形ＦＥＴデプレッションデバイスはそのゲートとソースとが結合されている。よって、スイッチ１１４は通常は「オン」状態であり、ＶＢＬＥＱはいつもスイッチ１１０及び１１２に供給される（ビットライン自体は、前述のようにスイッチ１１０及び１１２がターンオンされなくてはＶＢＬＥＱを受け取らない）。セルの列が故障している場合（例えばビットライン１０２ａか又は１０２ｂが短絡アースしている場合）、スイッチ１１４はこの故障が過度にＶＢＬＥＱの電圧レベルを引き下げてしまうのを妨げ、さらにＤＲＡＭ全体が使用不可になるのを防ぐ。セルの故障した列はこの場合標準的な交換技術で予備のセルの列と交換される。
【０００８】
図２は図１のイコライザ回路１００のレイアウト図であり、ビットライン１０２ａ及び１０２ｂを含んでいる。図２には３つの層が示されている。すなわち、金属層、ポリシリコン層及びアクティブ層である。金属層はビットライン及びいくつかの相互接続をインプリメントするために使用される。金属層は、ポリシリコン層の上にあり、さらにこのポリシリコン層から誘電体の層によって絶縁されている。ポリシリコン層はスイッチのゲートをインプリメントし、さらに幾つかのスイッチ間の伝導を提供するのに使用される。ポリシリコン層はその下にあるアクティブ層にいくつかの箇所で重なり、ｎチャネル形ＦＥＴスイッチを形成する。図２のデバイスの機能は次の説明の中で十分に議論される。
【０００９】
図１の信号ＥＱは金属ライン２００に供給される。接点２０２を介して信号ＥＱはポリシリコン導体２０４に供給される。ポリシリコン導体２０４は、ポリシリコン導体２０４がその下のアクティブ層２０６と重なる箇所で形成されるスイッチのゲートを提供する。ポリシリコン導体２０４が多数の箇所でアクティブ層２０６に重なると、それだけ多数のスイッチが形成される。
【００１０】
図１のスイッチ１０８は、ポリシリコン領域２０４ａがアクティブ領域２０６ａ及び２０６ｂに重なる箇所に形成される。図２から分かるように、ポリシリコン領域２０４ａはＴ字状ポリシリコンゲート部分２０４ＴＡの垂直方向部分に配置されている。図１のスイッチ１１０はポリシリコン領域２０４ｂがアクティブ領域２０６ｃ及び２０６ｄに重なる箇所に形成されている。図２から分かるように、ポリシリコン領域２０４ｂはＴ字状ポリシリコンゲート部分２０４ＴＡの水平方向部分に配置されている。図１のスイッチ１１２はポリシリコン領域２０４ｃがアクティブ領域２０６ｅ及び２０６ｆに重なる箇所に形成されている。図２から分かるように、ポリシリコン領域２０４ｃはＴ字状ポリシリコンゲート部分２０４ＴＡの他方の水平方向部分に配置されている。ポリシリコン導体２０４のポリシリコン領域２０４ａ、２０４ｂ及び２０４ｃはＴ字状ポリシリコンゲート部分２０４ＴＡを形成し、このＴ字状ポリシリコンゲート部分２０４ＴＡはスイッチ１０８、１１０及び１１２を形成する。参照しやすいように、このポリシリコン導体はここではＴ字状ポリシリコンゲート部分２０４ＴＡと呼ぶ（これは隣接するビットライン対のＴ字状ポリシリコンゲート部分２０４ＴＢと区別するためである）。
【００１１】
スイッチ１０８のアクティブ領域２０６ａは接点２２０を介してビットライン１０２ａに結合されている。スイッチ１０８のアクティブ領域２０６ｂは接点２２２を介してビットライン１０２ｂに結合されている。ＥＱ信号がポリシリコン導体２０４（それゆえポリシリコン領域２０４ａ）にある場合、伝導チャネルがスイッチ１０８のアクティブ領域２０６ａと２０６ｂとの間に作られ、これにより図１に関連して説明したようにビットライン１０２ａ及び１０２ｂを一緒に短絡する。
【００１２】
ＥＱ信号がポリシリコン導体２０４に存在することによりこの信号はポリシリコン領域２０４ｂにも存在する。これにより、アクティブ領域２０６ｃと２０６ｄとの間に伝導チャネルが作られ、すなわちスイッチ１１０がターンオンされる。同様にＥＱ信号がポリシリコン導体２０４に存在することによりこの信号はポリシリコン領域２０４ｃにも存在する。これにより、アクティブ領域２０６ｅと２０６ｆとの間に伝導チャネルが作られ、すなわちスイッチ１１２がターンオンされる。
【００１３】
アクティブ領域２０６ｅ及び２０６ｄは同一のアクティブ領域層にあり、相互接続されている。この相互接続は図１の接続路１２０、すなわちスイッチ１１０及び１１２を（スイッチ１１４を介して）ＶＢＬＥＱに結合する接続路を表す。図２ではこの相互接続はスイッチ１１４のアクティブ領域２０６ｇに結合される。ポリシリコンライン２３０のポリシリコンゲート領域２３０ａはスイッチ１１４のゲートとして使用される。このポリシリコン層２３０は接点２３４を介して金属ライン２３２に結合する。この金属ライン２３２は、今度は接点２３６ａ及び２３６ｂを介してアクティブ領域２０６ｄ/２０６ｅの相互接続に結合される。金属ライン２３２はそれゆえ図１に示されているようにスイッチ１１４のゲートをそのソースに結合する。通常は、このソース・ゲート接続によりスイッチ１１４はオン状態に留まる。すなわちこれによりスイッチ１１４のアクティブ領域２０６ｇと２０６ｈとの間に伝導チャネルが存在できる。
【００１４】
アクティブ領域２０６ｈはアクティブ領域層において金属２４０に結合される。この金属２４０はＶＢＬＥＱ信号を伝送する。よって、このＶＢＬＥＱ信号は金属２４０からスイッチ１１０及び１１２にスイッチ１１４を介して供給される。当業者は難なく概略的な図１の素子とレイアウト図２の素子との間の対応関係を理解するだろう。
【００１５】
図２ではイコライザ回路をインプリメントするのに必要な領域は矢印Ｘ及びＹによって輪郭づけられた領域の範囲内にほぼ限定される。典型的な２５６ＭビットＤＲＡＭの場合には、例えば各アレイに４０００ビットライン対まで存在できる。イコライザ回路をインプリメントするための利用可能な領域を最大にするために、設計者は以前はビットライン対をインターリーブした。インターリーブによって、奇数番目のビットライン対は、例えばアレイの上部エッジに設けられるイコライザ回路によって等化され、その一方で偶数番目のビットライン対は、例えばアレイの下部エッジに設けられるイコライザ回路によって等化される。
【００１６】
図３はこのインターリーブ手法のコンセプトを説明するための仮のアレイ３００を図示している。アレイ３００では、奇数番目のビットライン対３０１及び３０３が上部エッジ３２０から延びており、イコライザストリップ３２６の中に設けられたイコライザ回路３２２及び３２４によって等化される。同様に、偶数番目のビットライン対３０２及び３０４が下部エッジ３５０から延びており、イコライザストリップ３５６の中に設けられたイコライザ回路３５２及び３５４によって等化される。ビットライン対をインターリーブすることによって、全てのビットライン対がアレイ３００のエッジ３２０及び３５０のうちの一方から単に延びている場合よりもより大きい領域をイコライザストリップの中のイコライザ回路、例えばイコライザ回路３２２、３２４、３５２又は３５４をインプリメントするために使用できる。
【００１７】
図２に戻って、イコライザ回路のＸ方向の寸法は大抵の場合アレイの中にメモリセルを作るために使用される設計規則の寸法によって予め定められることがわかる。従って、アレイの設計規則が変化すれば、ビットラインの間隔はより狭くなり、イコライザ回路のために使用される領域は低減される。例として、アレイの中の設計規則が０.２５ミクロンから０.１７５ミクロンに変化すれば、例えば１ギガビットＤＲＡＭの場合、各イコライザ回路をインプリメントするために使用されるＸ方向の寸法は例えばほんの０.５ミクロンまで低減される。
【００１８】
アレイの中の設計規則が縮小しても、フォトリソグラフィ及び設計上の束縛から設計者が相応のアグレッシブな、すなわち小さい設計規則をイコライザ回路のインプリメンテーションにおいて使用できないこともあり得る。これは部分的にはアレイの中のメモリセルが高度に規則正しくリピータブルであり、それゆえアレイの中のメモリセルはアレイの外側の設計規則よりも小さな設計規則にはるかに適しているからである。
【００１９】
予期されるように、アレイ内部に使用される設計規則とアレイ外部に使用される設計規則の間の差は設計上の困難を惹起する。アレイ内部の設計規則が縮小され、実質的にアレイ外部に使用される設計規則よりも小さくなる状況を考えてみよう。隣接するビットライン対の間の間隔が縮小すると、例えば図３のビットライン対３０１と３０２との間の間隔が縮小すると、アレイの外側にイコライザ回路をインプリメントするために使用される領域はより狭くなる（ここで「隣接するビットライン対」という用語はアレイの一方の側面で互いに隣接しているビットライン対を意味するものとして使用している）。もしイコライザ回路の設計が改善されなければ、例えばもはや隣接するイコライザ回路のＴ字状ポリシリコンゲート部分（例えば図２のＴ字状ポリシリコンゲート部分２０４ＴＡ及びＴ字状ポリシリコンゲート部分２０４ＴＢ）をイコライザストリップの行に沿って互いに隣接して設置することが出来なくなる。というのも、隣接するビットライン対の間の間隔がこのような設置に対してあまりにも小さすぎるからである。
【００２０】
【発明が解決しようとする課題】
本発明の課題は、イコライザ回路設計を改善し、有利にはイコライザ回路をインプリメントするために必要な領域を低減するイコライザ回路及びその設計方法を提供することである。
【００２１】
【課題を解決するための手段】
上記課題は、ダイナミックランダムアクセスメモリ回路のビットライン対をプリチャージするためのイコライザ回路であって、
該イコライザ回路は前記ビットライン対に対して角度をもって配向される実質的にＴ字状のポリシリコンゲート部分を有し、前記角度は９０°の整数倍ではない角度であり、前記実質的にＴ字状のポリシリコンゲート部分は第１のポリシリコン領域、第２のポリシリコン領域及び第３のポリシリコン領域を含み、
前記第１のポリシリコン領域は前記イコライザ回路の第１スイッチのゲートをインプリメントするためのものであり、前記第１スイッチは前記ビットライン対の第１のビットライン及び前記ビットライン対の第２のビットラインに結合されており、
前記第２のポリシリコン領域は前記イコライザ回路の第２スイッチのゲートをインプリメントするためのものであり、前記第２スイッチは前記ビットライン対の第１のビットライン及びプリチャージ電圧源に結合されており、
前記第３のポリシリコン領域は前記イコライザ回路の第３スイッチのゲートをインプリメントするためのものであり、前記第３スイッチは前記ビットライン対の第２のビットライン及び前記プリチャージ電圧源に結合されている、ダイナミックランダムアクセスメモリ回路のビットライン対をプリチャージするためのイコライザ回路によって解決される。
【００２２】
さらに上記課題は、ダイナミックランダムアクセスメモリ回路であって、
該ダイナミックランダムアクセスメモリ回路は、メモリセルのアレイを有し、該アレイの前記メモリセルは行列状に配置されており、前記アレイは該アレイの第１のエッジに隣接する第１のイコライザ領域を有し、
前記ダイナミックランダムアクセスメモリ回路は、前記メモリセルの第１列に結合される第１のビットライン対を有し、該第１のビットライン対は前記第１のイコライザ領域の中にまで延びており、
前記ダイナミックランダムアクセスメモリ回路は、第１のイコライザ回路を有し、該第１のイコライザ回路は前記第１のビットライン対をほぼ所定のプリチャージ電位レベルにプリチャージするために前記第１のイコライザ領域に配置されている、ダイナミックランダムアクセスメモリ回路において、
前記第１のイコライザ回路は、第１のポリシリコン領域、第２のポリシリコン領域及び第３のポリシリコン領域を有する実質的にＴ字状の第１のポリシリコンゲート部分を含み、該Ｔ字状の第１のポリシリコンゲート部分は前記第１のビットライン対に対して第１の角度で配向されており、該第１の角度は９０°の整数倍ではない角度であり、
前記第１のイコライザ回路は、前記第１のビットライン対の第１のビットライン及び第２のビットラインに結合される第１のスイッチを含み、前記第１のポリシリコン領域は前記第１のスイッチのゲートを表し、前記第１のスイッチは、前記第１のポリシリコン領域に供給される第１の信号によって活性化される場合に実質的に前記第１のビットライン対の電位レベルを等化し、
前記第１のイコライザ回路は、前記第１のビットライン対の第１のビットライン及びプリチャージ電圧供給源に結合される第２のスイッチを含み、前記プリチャージ電圧供給源は前記所定のプリチャージ電位レベルを供給し、前記第２のポリシリコン領域は前記第２のスイッチのゲートを表し、前記第２のスイッチは、前記第２のポリシリコン領域に供給される前記第１の信号によって活性化される場合にほぼ前記所定のプリチャージ電位レベルに前記第１のビットラインをプリチャージし、
前記第１のイコライザ回路は、前記第１のビットライン対の第２のビットライン及び前記プリチャージ供給源に結合される第３のスイッチを含み、前記第３のポリシリコン領域は前記第３のスイッチのゲートを表し、前記第３のスイッチは、前記第３のポリシリコン領域に供給される前記第１の信号によって活性化される場合にほぼ前記所定のプリチャージ電位レベルに前記第２のビットラインをプリチャージする、ダイナミックランダムアクセスメモリ回路によって解決される。
【００２３】
【発明の実施の形態】
本発明の詳細を図面にもとづいて説明する。
【００２４】
本発明が例として図示されており、図面において同一の参照数字は同一のエレメントを意味する。
【００２５】
本発明の１つの側面によれば、イコライザ回路のインプリメンテーションに必要とされる領域を有利には低減する改善されたイコライザ回路設計が提供される。イコライザ回路は例えばＤＲＡＭ及びシンクロナスＤＲＡＭ（ＳＤＲＡＭ）を含むメモリＩＣのような集積回路（ＩＣ）において使用される。この設計によれば、隣接するビットライン対の隣接するイコライザ回路の複数のＴ字状ポリシリコンゲート部分はビットライン対に対して９０°の整数倍ではない角度だけ回転され、さらに一緒に接合されて２つの隣接するイコライザ回路に対する単一のポリシリコンゲート導体部を形成する。同時に２つの隣接するＴ字状ポリシリコンゲート部分を回転しこれらを一緒に接合し単一のポリシリコンゲート導体部を形成することによって、イコライザ回路のインプリメンテーションに利用される領域が縮小されても２つの隣接するビットライン対のためのイコライザ回路を設けることが可能になる。
【００２６】
１つの実施形態では、隣接するＴ字状ポリシリコンゲート部分が回転され、これにより、左側のＴ字状ポリシリコンゲート部分がビットライン対に対して約４５°時計回りに回転され、その一方で右側のＴ字状ポリシリコンゲート部分がビットライン対に対して約４５°反時計回りに回転される。このようにして、Ｍ字状ポリシリコンゲート部分が形成される。このＭ字状ポリシリコンゲート部分はおおよそ２つの回転されたＴ字状ポリシリコンゲート部分から成り、これらの２つの回転されたＴ字状ポリシリコンゲート部分を一緒に接合して２つの隣接するビットライン対のイコライザスイッチの２つの集合に対するゲートを提供する（イコライザスイッチとしては、３つのメインスイッチと１つの随意電流制限スイッチとが集合毎に存在する）。
【００２７】
代替的に、隣接するＴ字状ポリシリコンゲート部分のうちの少なくとも１つが９０°の整数倍ではない角度だけ回転される。１つの実施形態では、この角度は４５°である。例えば、左側のＴ字状ポリシリコンゲート部分がビットライン対に対して約４５°時計回りに回転されるか又は右側のＴ字状ポリシリコンゲート部分がビットライン対に対して約４５°反時計回りに回転されるかのいずれかである。
【００２８】
図４はこの実施形態を図示しており、左側のＴ字状ポリシリコンゲート部分４０２が垂直状態から約４５°時計回りに回転されおり、その一方で右側のＴ字状ポリシリコンゲート部分４０４が垂直状態から約４５°反時計回りに回転されている。注目してもらいたいのは、（２つの隣接するビットライン対に割り当てられる）これら２つのＴ字状ポリシリコンゲート部分が（図の中の点４０６で）接続されたままでＭ字状ポリシリコンゲート部分を形成することができることである。このＭ字状ポリシリコンゲート部分から、２つの隣接するイコライザ回路の等化スイッチの２つの集合のためのゲートが形成される。
【００２９】
比較及び対比のために、図５は先行技術の図２の隣接するＴ字状ポリシリコンゲート部分２０４ＴＡ及び２０４ＴＢを図示しており、この図２ではこれら隣接するＴ字状ポリシリコンゲート部分は互いに隣あってビットラインに対して垂直にレイアウトされている。参照しやすいように、ここで習慣的なＴの字の見方を採用すれば、Ｔ字状ポリシリコンゲート部分は、その水平バーではなくその垂直バーによって配向されていると考えられる。よって、Ｔの字が正しく立っているようなＴ字状ポリシリコンゲート部分（a right-side up T-shaped polysilicon gate portion）は垂直に配向されていると考えられる。この習慣的なＴの字の見方を使用すれば、先行技術のＴ字状ポリシリコンゲート部分はビットラインに対して平行に配向されていると考えられる。
【００３０】
本発明の特徴部分及び利点は図６を参照することによってさらに十分に理解される。図６には、図１のイコライザ回路のレイアウトが、ここで提案される本発明のイコライザ回路設計によるインプリメンテーションによって描かれている。図６では、ポリシリコンライン６０４はＭ字状ポリシリコンゲート部分を形成するように形づくられている。このＭ字状ポリシリコンゲート部分の左側のＴ字状ポリシリコンゲート部分６０４ＴＡ及び右側のＴ字状ポリシリコンゲート部分６０４ＴＢが図示されている。
【００３１】
金属導体１０２ａ及び１０２ｂは一方のビットライン対のビットラインをインプリメントし、金属導体６１２ａ及び６１２ｂはこれに隣接するビットライン対のビットラインをインプリメントする。ビットライン接点６１４ａを介して、ビットライン１０２ａは、スイッチ１１２の下にあるアクティブ領域６１６ａ及びスイッチ１０８の下にあるアクティブ領域６１６ｂに接続される（アクティブ領域６１６は１つのつながったシートである）。ビットライン接点６１４ｂを介して、ビットライン１０２ｂは、スイッチ１１０の下にあるアクティブ領域６１６ｃ及びスイッチ１０８の下にあるアクティブ領域６１６ｄに接続される。
【００３２】
アクティブ領域６１６ｅは、アクティブ領域６１６ａと、アクティブ領域６１６ｅと６１６ａとの間に配置されたＴ字状ポリシリコンゲート部分６０４ＴＡのポリシリコン材料と共に協調してふるまい、完全なスイッチ１１２を形成する。同様に、アクティブ領域６１６ｆは、アクティブ領域６１６ｃと、アクティブ領域６１６ｆと６１６ｃとの間に配置されたＴ字状ポリシリコンゲート部分６０４ＴＡのポリシリコン材料と共に協調してふるまい、完全なスイッチ１１０を形成する。アクティブ領域６１６ｂは、アクティブ領域６１６ｄと、アクティブ領域６１６ｂと６１６ｄとの間に配置されたＴ字状ポリシリコンゲート部分６０４ＴＡのポリシリコン材料と共に協調してふるまい、完全なスイッチ１０８を形成する。
【００３３】
スイッチ１１２のアクティブ領域６１６ｅは、つながったアクティブ領域層を介してスイッチ１１０のアクティブ領域６１６ｆに結合されている。さらに、これらのアクティブ領域６１６ｅ及び６１６ｆは、つながったアクティブ領域層を介してスイッチ１１４のアクティブ領域６１６ｇに結合されている。ＶＢＬＥＱ信号は金属ライン６３０に供給され、この金属ライン６３０はスイッチ１１４のアクティブ領域６１６ｈに接点６３２を介して結合されている。アクティブ領域６１６ｇと６１６ｈとの間の上方に配置されたポリシリコンゲート６３４はスイッチ１１４を完成する。スイッチ１１４のゲートをそのソースに図１に示されているように結合するために、ポリシリコンゲート６３４は接点６３６に結合され、この接点６３６が今度は金属ライン６３７に結合されている。金属ライン６３７はポリシリコンゲート６３４を接点６３８を介してスイッチ１１４の下にあるアクティブ領域６１６ｇに結合し、これによって、スイッチ１１４のゲート・ソース接続が完成する。このスイッチ１１４は隣接するビットライン対６１２ａ及び６１２ｂのために設けられたイコライザ回路によっても共有されることがわかる（この隣接するイコライザ回路は既述のイコライザ回路に類似しており、この隣接するイコライザ回路の詳細は簡略化のためにここでは繰り返さない）。
【００３４】
信号ＥＱが金属６２０に供給されると、ポリシリコンライン６０４も接点６２２を介してこの信号ＥＱを受け取る。 Ｔ字状ポリシリコンゲート部分６０４ＴＡに信号ＥＱが存在することにより、スイッチ１０８がターンオンされ、これによりビットライン１０２ａと１０２ｂとを接続する。これがビットライン１０２ａと１０２ｂとを図１に関連して先に述べたように等化する。信号ＥＱはスイッチ１１０及び１１２もターンオンし、ビットライン１０２ａ及び１０２ｂをＶＢＬＥＱに（随意電流制限スイッチ１１４を介して）結合する。よって、プリチャージ電圧レベルＶＢＬＥＱが図１に関連して述べたようにビットラインに供給される。隣接するビットライン対の隣あうビットライン６１２ａ及び６１２ｂに所属するイコライザ回路の動作は類似しており、簡略化のためにここでは述べない。
【００３５】
Ｔ字状ポリシリコンゲート部分を回転して隣接するビットライン対の等化スイッチのゲートをインプリメントするためのＭ字状ポリシリコンゲート部分を形成することは、多くの利点を提供する。例えば、Ｔ字状ポリシリコンゲート部分の回転によって、２つの隣接するビットライン対（例えば、図６のビットライン対１０２ａ/１０２ｂ及び６１２ａ/６１２ｂ）のためのイコライザ回路対を、利用可能なイコライザ回路インプリメンテーション領域において低減されたＸ方向の寸法でインプリメントすることができる。先に述べたように、アレイの中にセル及びビットラインをインプリメントするために使用される設計規則が縮小されると前述の通りビットライン間の間隔が縮小されるので、利用可能なイコライザ回路インプリメンテーション領域のＸ方向の寸法は低減される。これが行われると、例えば２つのビットライン接点及び各イコライザ回路のメイン等化スイッチを並べてレイアウトするには不十分なＸ方向スペースしか存在しないだろう。図２を参照すると、これらビットライン接点はビットライン接点２２０及び２２２として示されており、メイン等化スイッチは等化スイッチ１０８として示されている。
【００３６】
隣接するビットライン対の隣接するイコライザ回路をＹ方向にオフセットすることによって各イコライザ回路をインプリメントするためのわずかに大きいスペースが生じる。しかし、この技術も多くの問題をはらんでいる。例えば、イコライザストリップのＹ方向の寸法の増大である。隣接するビットライン対の隣接するイコライザ回路をＹ方向にオフセットすることによって、センシング増幅器（sensing amplifier）に対する等しくない長さ、等しくないキャパシタンス及び等しくない抵抗値のビットライン対が出現する。このセンシング増幅器に対する等しくない抵抗値によって最適にセンシング増幅器をインプリメントすることが困難になる。
【００３７】
より重要なことは、Ｍ字状ポリシリコンゲート部分の使用によって、イコライザ回路のＹ方向の寸法が低減できることである。このことは、一般的にＴ字状ポリシリコンゲート部分を回転することによりインプリメントするためのより大きな寸法が必要になると思われるだけに意外である。しかし、隣接するＴ字状ポリシリコンゲート部分の回転によって、イコライザ回路の別のデバイス（例えばスイッチ１１４、様々な接点及びコネクタ等々）がより有効にインプリメントできる。これはイコライザ回路のＹ方向の寸法の驚くべき低減に寄与する。例として、１つの事例において本発明はＹ方向の寸法を約２.８ミクロンにまで低減することが分かった（先行技術の図２における約４ミクロンと比べてほしい）。ＤＲＡＭが行列状に配置される多数のアレイから作られる場合、イコライザ回路のＹ方向の寸法の低減可能性は非常に有利になる。というのも、アレイの上部エッジ及び下部エッジのイコライザストリップをインプリメントするのに必要な領域の低減が容易になるからである。当業者にはわかることだが、この低減はより小さなＤＲＡＭチップサイズをもたらし、このより小さなＤＲＡＭチップサイズは設計の柔軟性を増大させコストを低減させる。
【００３８】
前述のオフセットによる方法（すなわち、イコライザ回路をインプリメントするより大きいスペースを得るための代替的な方法）に比べると、２つの回転されたＴ字状ポリシリコンゲート部分（例えば、図６のＴ字状ポリシリコンゲート部分６０４ＴＡ及び６０４ＴＢ）により、隣接するビットライン対の間で実質的に同一のイコライザスイッチのインプリメンテーションが容易になる。イコライザ回路の個々のスイッチが隣接するビットライン対にわたって実質的に同一であれば、これらの抵抗値及びキャパシタンスは実質的に同一であり、これによりセンシング増幅器の設計が効率的になる。
【００３９】
他の利点として、オフセットが行われないので、隣接するビットライン対の長さ（従って、キャパシタンス及び抵抗値）も実質的に同一である。隣接するビットライン対ならびにイコライザ回路の個々のスイッチが隣接するビットライン対にわたって実質的に同一なので、単一の最適なセンシング増幅器を設計し、さらに、このセンシング増幅器を頼りにして、全てのビットライン対毎に最適なセンシング戦略をインプリメントすることができる。この能力は、今日のＤＲＡＭのメモリセルが極めて少ない電荷（例えば、３２×１０−15ファラド程度）を蓄積すること及びセンシング増幅器は非常に小さいビットライン電位の変化（例えば、約０.１０Ｖ程度）を正確にセンシングしなくてはならないことを考慮に入れると重要である。
【００４０】
本発明は複数の図示された実施形態に関連して記述したが、本発明の範囲内に入る変更、交換、等価物も存在する。それゆえ、本発明の範囲に入るあらゆる変更、交換、等価物は本発明の請求項に含まれるものと解釈される。
【図面の簡単な説明】
【図１】先行技術のイコライザ回路のブロック図である。
【図２】図１のイコライザ回路のレイアウト図である。
【図３】インターリーブ手法のコンセプトを説明するための仮のメモリアレイの概略図である。
【図４】本発明による、２つの隣接するイコライザ回路のゲートをインプリメントするためのＭ字状のポリシリコンゲート部分の概略図である。
【図５】図２の先行技術のイコライザ回路のＴ字状のポリシリコンゲート部分の概略図である。
【図６】イコライザ回路のスイッチをインプリメントするためにＭ字状のポリシリコンゲート部分を使用する、本発明のイコライザ回路のレイアウト図である。
【符号の説明】
１００  イコライザ回路
１０２  ビットライン
１０４  アレイ
１０６  導体
１０８  スイッチ
１１０  スイッチ
１１２  スイッチ
１１４  随意電流制限スイッチ
１２０  接続路
２００  金属ライン
２０２  接点
２０４ａ  ポリシリコン領域
２０４ｂ  ポリシリコン領域
２０４ｃ  ポリシリコン領域
２０４ｄ  ポリシリコン領域
２０４ＴＡ  Ｔ字状ポリシリコンゲート部分
２０４ＴＢ  Ｔ字状ポリシリコンゲート部分
２０６ａ  アクティブ領域
２０６ｂ  アクティブ領域
２０６ｃ  アクティブ領域
２０６ｄ  アクティブ領域
２０６ｅ  アクティブ領域
２０６ｆ  アクティブ領域
２０６ｇ  アクティブ領域
２０６ｈ  アクティブ領域
２２０  接点
２２２  接点
２３０  ポリシリコンライン
２３２  金属ライン
２３６ａ  接点
２３６ｂ  接点
２４０  金属ライン
３００  仮のアレイ
３０１  奇数番目のビットライン
３０２  偶数番目のビットライン
３０３  奇数番目のビットライン
３０４  偶数番目のビットライン
３２０  上部エッジ
３２２  イコライザ回路
３２４  イコライザ回路
３２６  イコライザストリップ
３５０  下部エッジ
３５２  イコライザ回路
３５４  イコライザ回路
３５６  イコライザストリップ
４０２  左側Ｔ字状ポリシリコンゲート部分
４０４  右側Ｔ字状ポリシリコンゲート部分
６０４  ポリシリコンライン
６０４ＴＡ  左側Ｔ字状ポリシリコンゲート部分
６０４ＴＢ  右側Ｔ字状ポリシリコンゲート部分
６１２ａ  金属導体
６１２ｂ  金属導体
６１４ａ  ビットライン接点
６１４ｂ  ビットライン接点
６１６ａ  アクティブ領域
６１６ｂ  アクティブ領域
６１６ｃ  アクティブ領域
６１６ｄ  アクティブ領域
６１６ｅ  アクティブ領域
６１６ｆ  アクティブ領域
６１６ｇ  アクティブ領域
６１６ｈ  アクティブ領域
６３０  金属ライン
６３２  接点
６３４  ポリシリコンゲート
６３６  接点
６３７  金属ライン
６３８  接点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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