(57)【特許請求の範囲】
【請求項１】
シェーディング補正に用いる白基準を読み取るイメージセンサと、
前記イメージセンサを駆動するイメージセンサ駆動回路と、
前記イメージセンサで読み取った前記白基準を基準データとして記憶する基準メモリと、
前記イメージセンサの欠陥画素位置を記憶する記憶部と、
前記基準メモリに記憶された前記基準データと前記記憶部に記憶された前記欠陥画素位置を読み取りラインごとに比較し、前記基準データにおいて所定の閾値を超える隣接画素値との変化量を示すすべての画素位置が前記欠陥画素位置である場合にその読み取りラインの基準データを出力してシェーディング補正を行い、所定の閾値を超える隣接画素値との変化量を示す画素位置に前記欠陥画素位置でないものを含む場合に前記イメージセンサ駆動回路に他の読み取りラインの基準データの読み取りを指示するＣＰＵとを含む画像読み取り装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イメージスキャナ装置、ディジタル複写機、ファクシミリ等に用いられる画像読み取り装置に関する。
【０００２】
【従来の技術】
近年、イメージスキャナ装置、ディジタル複写機などで原稿の画像データを多階調でディジタル的に読み出し、プリンタやディスプレイ等の出力装置を介して中間調の再現をすることのできる画像読み取り装置が多く利用されるようになってきた。中間調を含む原稿の画像データを多階調で精度よく読み取るためには、照射光学系を工夫してイメージセンサの露光光量を上げ、原稿白部の読み取り出力を増大することで画像データのＳ／Ｎ比を上げること、および光源の照射光量を一定に保持し、原稿白部の信号レベルの変動や、原稿黒部の黒レベルの浮きを抑えることが重要になる。
【０００３】
そのため、予め白レベルおよび黒レベルの基準の読み取りを行って、原稿読み取り画像データを基準データを元にシェーディング補正と呼ばれるディジタル演算により正規化し、精度良く階調再現を行うような技術がディジタル技術の進歩につれて主流になりつつある。これら画像読み取りにおける階調再現技術の進歩に伴ない、カラー・白黒の写真や印刷物等の原稿を画像データに変換して簡便に入力することのできるフラットベッドタイプの画像読み取り装置が普及してきている。
【０００４】
以下、このような従来の画像読み取り装置について説明する。
【０００５】
図１９は従来の画像読み取り装置を示す機構系ブロック図である。
【０００６】
図１９に示す画像読み取り装置において、遮光部材５は、スリットが設けられており、光源２の余分な光束を制限する機能を有する。原稿ガラス６は、ガラス等の光透過材質で形成されており、使用者により読み取り用の原稿１を一枚ずつ載置可能に構成されている。キャリッジ７は、光源２、レンズ３、ＣＣＤ等のライン型イメージセンサ４、遮光部材５で構成される光学系を保持して、矢印Ａで示す副走査方向に移動可能に構成されている。キャリッジ駆動手段８は、駆動プーリ９、従動プーリ１０、駆動ワイヤ１１、モータ１２で構成されており、キャリッジ７を原稿面副走査両方向に移動可能に構成されている。白基準板１３は、後で述べるシェーディング処理時の白レベル基準を与える機能を有する。
【０００７】
透過光源ユニット１４は、複数の光源１５および、これら複数の光源１５からの照射光を材料内部で拡散反射しつつ透過するようにした光拡散板１６からなり、原稿ガラス６で規定される原稿読み取り範囲全体にほぼ均一に複数の光源１５からの光束を照射するように構成されている。この透過光源ユニット１４は、ポジフィルム等の透過原稿の読み取りに用いるが、写真・印刷物等の反射原稿の読み取りの際に、原稿１を原稿ガラス６上に担持するための原稿蓋としての機能も有する。
【０００８】
図２０は従来の画像読み取り装置を示す回路系ブロック図である。
【０００９】
図２０に示す画像読み取り装置において、イメージセンサ駆動回路１００は、イメージセンサ４に走査開始信号ＨＳＹＮＣおよび走査クロック信号ＶＣＬＫを与える。アンプ１０１は、イメージセンサ４からの画像信号出力を適正なレベルまで増幅する。Ａ／Ｄ変換器１０２は、イメージセンサ４からの画像信号を量子化しディジタル値の画像データへ変換する。インタフェース回路１０４は、画像データを一定量蓄積し、外部装置（図示せず）の指示に従って同期を取りながら読み取った原稿の画像データを出力する。モータ駆動回路１０５は、モータ１２を任意の速度で回転させる。ＣＰＵ１０６は、光源２、複数の光源１５、イメージセンサ駆動回路１００、シェーディング補正回路１０３ａ、インタフェース回路１０４、モータ駆動回路１０５を制御する。
【００１０】
シェーディング補正回路１０３ａは、光源２の照射光の不均一性およびイメージセンサ４の各画素毎の感度ばらつき等がもたらす、主走査方向の画像信号出力のばらつきを正規化し補正する。シェーディング補正回路１０３ａの内部構成として、白基準メモリ１０７は、白基準データを保存し、黒基準メモリ１０８は、黒基準データを保存する。また、第１の減算器１０９は、白基準データから黒基準データを減算し、第２の減算器１１０は、画像読み取り時に、画像データから黒基準データを減算する。さらに、乗算器１１１は、第２の減算器１１０の出力に、ＣＰＵ１０６から与えられた係数ｋ１を掛け合わせる。そして、第１の除算器１１２は、乗算器１１１の出力データを第１の減算器１０９の出力を母数として割り算を実行し、その結果をシェーディング補正出力として与える。
【００１１】
以上のように構成された従来の画像読み取り装置について、図２１および図２２を参照しながら以下にその動作を説明する。
【００１２】
ホストコンピュータ等の外部装置（図示せず）からフラットベッド上の印刷物・写真等の反射原稿の画像読み取りが指示されると、ＣＰＵ１０６はイニシャル処理を実行する。すなわち、ＣＰＵ１０６は、モータ１２を駆動しキャリッジ駆動手段８を介してキャリッジ７を原稿副走査方向Ａの左側方向へ駆動し、キャリッジ７を待機位置に移動させる原点復帰動作を実行する。
【００１３】
原点復帰動作が完了した後、ＣＰＵ１０６は、光源２を点灯させると共に、キャリッジ７を待機位置から白基準板１３の下方のシェーディングを行う基準位置Ｈ１に移動させ、図２１の下図に示すように原稿最大白の基準値、つまり白基準値として白基準板１３の画像データの読み取りを行う。この際に、シェーディング補正回路１０３ａ内の白基準メモリ１０７を書き込みモードに切り替えて書き込みを行うことで、この画像データを白基準データとして保持する。
【００１４】
白基準データの書込みが終了すると、ＣＰＵ１０６は、光源２を消灯し暫時待機した後、図２１の下図に示す最大黒の基準値、つまり黒基準値として暗時の画像データの読み取りを行う。この際に、シェーディング補正回路１０３ａ内の黒基準メモリ１０８を書き込みモードに切り替えて書き込みを行うことで、暗時の画像データを黒基準データとして保持する。
【００１５】
このようにして、イニシャル処理において白基準データおよび黒基準データの書き込みが完了すると、ＣＰＵ１０６は、シェーディング補正回路１０３ａ内の白基準メモリ１０７および黒基準メモリ１０８を読み出しモードにセットし、キャリッジ７を所定の待機位置まで戻してイニシャル処理を完了する。
【００１６】
イニシャル処理が完了すると、ＣＰＵ１０６は、フラットベッド上に手動で原稿１がセットされたものと判断して、光源２を再び点灯した後、モータ駆動回路１０５を介してキャリッジ７を右側の原稿先端へ移動させ、原稿ガラス６上にセットされた原稿１の画像データの読み出し動作に入る。
【００１７】
キャリッジ７が原稿先端部に到達すると、原稿ガラス６を通して光源２からの光束が照射され、この光束に対応する原稿からの反射光はレンズ３により集光され、イメージセンサ４の受光部上に結像する。このとき遮光部材５は、原稿１の読み取り部分付近以外の光源２からの光束を制限し、光源フレアの発生を抑制する。
【００１８】
イメージセンサ４の受光部には、原稿の主走査方向に１ラインまたは複数ライン分に渡り、受光素子が配列されている。各々の受光素子は、対応する原稿位置の原稿反射光の大小に比例した電荷が、イメージセンサ駆動回路１００より与えられるＨＳＹＮＣ信号の周期の間蓄積され、電気信号としての画像信号に変換される。この画像信号は、イメージセンサ駆動回路１００から与えられるビデオクロック信号ＶＣＬＫに同期して順次出力される。
【００１９】
イメージセンサ４から出力された１ライン分の画像信号は、十分なレベルまでアンプ１０１で増幅された後、Ａ／Ｄ変換器１０２により量子化されたディジタル値の画像データに変換される。この画像データは、照射光の不均一性およびイメージセンサ４の各画素毎の感度ばらつき等がもたらす、主走査方向の画像信号出力ばらつき、つまりシェーディング歪みを含んでいる。
【００２０】
この画像データは、シェーディング補正回路１０３ａへ入力される。前に説明したように、シェーディング補正回路１０３ａの内部の白基準メモリ１０７および黒基準メモリ１０８には、イニシャル処理により予め基準データが書込まれており、原稿１の画像読み取り動作中においては、ＶＣＬＫ信号に同期して出力される画像データの画素位置に従って対応する基準データの読み出しが行われる。
【００２１】
まず、第１の減算器１０９により読み出される画像データの画素位置に対応する白基準データから黒基準データが差し引かれる。このデータは、シェーディング歪みを正規化して補正するために参照するデータとなる。同様に、原稿１から読み出される画像データは、第２の減算器１１０に入力されて画像データに含まれる黒基準データ成分が差し引かれる。さらに、このデータは、乗算器１１１により、ＣＰＵ１０６から与えられた補正係数ｋ１が掛け合わされる。補正係数ｋ１は、原稿１の下地を読み取らないように原稿１の反射率と白基準板１３の反射率の違いを補正する係数が選ばれ、両者に違いがなければｋ１＝１となる。
【００２２】
ここで乗算器１１１および第１の減算器１０９から出力される２つのデータは、第１の除算器１１２で割り算されてシェーディング補正データとなる。すなわち、
シェーディング補正データ  ＝
ｋ１×（画像データ−黒基準データ）／（白基準データ−黒基準データ）・・・（１）
という演算が実行され、シェーディング歪みの補正が行われる。
【００２３】
ここで、図２２の下図に示すシェーディング係数は、１／（白基準データ−黒基準データ）であり、第１の減算器１０９によって画像データから黒基準データを差し引いたデータを参照し、シェーディング係数を掛け合わせてシェーディング補正により補正された画像データを得るステップを簡単に説明している。
【００２４】
こうして、原稿１の画像データは、白基準データを原稿の最大反射率として正規化し、シェーディング歪みが補正されて出力される。補正後の画像データは、順次インタフェース回路１０４を介して外部装置（図示せず）の指示に従って出力される。こうして、原稿の１ライン分の読み取り画像データの読み取りが完了すると、ＣＰＵ１０６は、キャリッジ７を次の読み取りラインへ移動し、次ラインの画像データを注目ラインとして順次読み出しを継続する。
【００２５】
このようにして、１ライン分の画像データを得る度に、モータ駆動回路１０５により駆動手段８を介してキャリッジ７を１ライン分に相当する移動距離づつ移動させていくことにより、原稿１が持つ２次元の画像データを平面的に順次読み取っていくことができるよう構成されている。
【００２６】
次に、透過原稿読み取りユニットを用いてポジフィルム等の透過原稿読み取りを行う場合の動作について説明する。
【００２７】
ホストコンピュータ等の外部装置（図示せず）から今度はフラットベッド上のポジフィルム等の透過原稿の画像読み取りが指示されると、ＣＰＵ１０６は、モータ１２を駆動しキャリッジ駆動手段８を介してキャリッジ７を原稿副走査方向Ａの左側方向へ駆動し、原稿１の読み出し開始位置（ホーム位置）に移動させる原点復帰動作を実行する。
【００２８】
原点復帰動作が完了した後、ＣＰＵ１０６は、キャリッジ７上の光源２は消灯したまま、原稿ガラス６の先端部へキャリッジ７を移動させ、今度は透過光源ユニット１４の複数の光源１５を点灯する。原稿１が透過原稿の場合は、原稿ガラス４の先頭位置を避けてセットされるので、この位置の画像データが透過原稿の場合の白基準データとなる。ＣＰＵ１０６は、この際の出力データをシェーディング補正回路１０３ａ内の白基準メモリ１０７に白基準データとして保持する。次に、ＣＰＵ１０６は、透過光源ユニットの複数の光源１５を消灯させ、この際にイメージセンサ４により検出される出力を黒基準データとして、シェーディング補正回路１０３ａ内の黒基準メモリ１０８に黒基準データとして続けて保持する。
【００２９】
白基準データおよび黒基準データの取り込みによりイニシャル動作が終了すると、ＣＰＵ１０６は、フラットベッド上に原稿１がセットされたものと判断して、複数の光源１５を再び点灯させた後、モータ駆動回路１０５を介してキャリッジ７を矢印Ａの右側に示す原稿先端位置へと移動させ、原稿ガラス６上に先端部を避けてセットされた原稿１の画像データの読み出し動作に入る。
【００３０】
キャリッジ７が原稿先端部に到達すると、原稿１へは複数の光源１５からの光束が光拡散板１６を介して均一に照射され、この光束に対応する原稿１からの透過光は原稿ガラス４を通った後、レンズ３により集光され、イメージセンサ４の受光部上に結像する。このとき遮光部材５は、複数の光源１５からの余分な光束を制限し光源フレアの発生を抑制する。
【００３１】
以降の画像読み取り動作については、前に説明した印刷物・写真等の反射物原稿の読み取りと全く同じであり、説明は省略する。
【００３２】
【発明が解決しようとする課題】
しかしながら、上記のような構成による画像読み取り装置においては、図２３に示すように白基準板１３に汚れ、きずが少しでも発生すると、対応する画素の白基準読み取り出力が実際より低くなる。このため、シェーディング補正後の画像データとしては、図２４に示すようにシェーディング補正回路１０３ａの動作により低い部分が高く補正されるので、実際の画像データより高く出力されてしまう。この誤補正は、パターン的な固定ノイズ成分として副走査方向全幅に渡って発生するので、読み取り画像に視認される白筋となって現れ、画像品質を著しく劣化させる。
【００３３】
このため、従来の白基準板１３については、製造時にごみ、汚れ等について特別に留意しなければならず、画像読み取り装置の生産において障害となっている。また、透過原稿読み取りの際に問題となる原稿ガラス６表面に付着した汚れや、経時的に発生する原稿ガラス６内部へのゴミ付着等の汚れについては、従来では対処のしようがなかった。
【００３４】
近年ではイメージセンサ製造技術の進歩に伴い読み取り解像度が高解像度化してきているため、より細かなゴミ、汚れに対しても読み取り画像に大きな影響を受けるようになり益々大きな問題となってきている。
【００３５】
そこで、本発明は、白基準板に付着する多少のゴミ・汚れの有無に関わらず精度良く原稿の画像データ読み取りができる画像読み取り装置を提供することを目的とする。
【００３６】
【課題を解決するための手段】
この課題を解決するために、本発明の画像読み取り装置は、シェーディング補正に用いる白基準を読み取るイメージセンサと、前記イメージセンサを駆動するイメージセンサ駆動回路と、前記イメージセンサで読み取った前記白基準を基準データとして記憶する基準メモリと、前記イメージセンサの欠陥画素位置を記憶する記憶部と、前記基準メモリに記憶された前記基準データと前記記憶部に記憶された前記欠陥画素位置を読み取りラインごとに比較し、前記基準データにおいて所定の閾値を超える隣接画素値との変化量を示すすべての画素位置が前記欠陥画素位置である場合にその読み取りラインの基準データを出力してシェーディング補正を行い、所定の閾値を超える隣接画素値との変化量を示す画素位置に前記欠陥画素位置でないものを含む場合に前記イメージセンサ駆動回路に他の読み取りラインの基準データの読み取りを指示するＣＰＵとを含む構成としたものである。
【００３７】
これにより、反射原稿か透過原稿かに関わらず、読み取り画像品位が高品位で、外部からのゴミの進入等による経時的な変化にも影響が少なく、かつイニシャル処理時間を短縮でき、信頼性の高い画像読み取り装置が得られる。
【００４６】
【発明の実施の形態】
以下、本発明の実施の形態について、図１から図１８を用いて説明する。なお、これらの図面において同一の部材および従来技術と同一の部材には同一の符号を付しており、また、重複した説明は省略されている。
【００４７】
（実施の形態１）
図１は本発明の実施の形態１における画像読み取り装置を示す機構系ブロック図、図２は本発明の実施の形態１における画像読み取り装置を示す回路系ブロック図、図３は本発明の実施の形態１における画像読み取り装置の白基準値取り込み動作を示すフローチャート、図４は本発明の実施の形態１における画像読み取り装置の白基準および黒基準データ取得動作の一例を示す説明図、図５は本発明の実施の形態１における画像読み取り装置の白基準および黒基準データ取得動作の他の一例を示す説明図、図６は本発明の実施の形態１における画像読み取り装置の反射原稿読み取り時のシェーディング補正動作の一例を示す説明図、図７は本発明の実施の形態１における画像読み取り装置の反射原稿読み取り時のシェーディング補正動作の他の一例を示す説明図、図８は本発明の実施の形態１における画像読み取り装置の透過原稿読み取り時のシェーディング補正動作の一例を示す説明図、図９は本発明の実施の形態１における画像読み取り装置の透過原稿読み取り時のシェーディング補正動作の他の一例を示す説明図である。なお、図１は図１９の従来の技術の画像読み取り装置の構成と全く同一であるので、ここでの説明は省略する。
【００４８】
図２に示す画像読み取り装置において、イメージセンサ駆動回路１００は、イメージセンサ４に走査開始信号ＨＳＹＮＣおよび走査クロック信号ＶＣＬＫを与える。アンプ１０１は、イメージセンサ４からの画像信号出力を適正なレベルまで増幅する。Ａ／Ｄ変換器１０２は、イメージセンサ４からの画像信号を量子化しディジタル値の画像データへ変換する。インタフェース回路１０４は、画像データを一定量蓄積し、外部装置（図示せず）の指示に従って同期を取りながら読み取った原稿の画像データを出力する。モータ駆動回路１０５は、モータ１２を任意の速度で回転させる。ＣＰＵ１０６は、光源２、複数の光源１５、イメージセンサ駆動回路１００、シェーディング補正回路１０３ｂ、インタフェース回路１０４、モータ駆動回路１０５を制御する。
【００４９】
シェーディング補正回路１０３ｂは、光源２の照射光が有する不均一性およびイメージセンサ４の各画素毎の感度ばらつき等がもたらす、主走査方向の画像信号出力のばらつきを正規化し補正する。シェーディング補正回路１０３ｂの内部構成として、白基準メモリ１０７は、白基準データを保存し、黒基準メモリ１０８は、黒基準データを保存する。また、第１の減算器１０９は、白基準データから黒基準データを減算し、第２の減算器１１０は、画像読み取り時に、画像データから黒基準データを減算する。さらに、乗算器１１１は、第２の減算器１１０の出力に、ＣＰＵ１０６から与えられた係数ｋ１を掛け合わせる。そして、第１の除算器１１２は、乗算器１１１の出力データを第１の減算器１０９の出力を母数として割り算を実行し、その結果をシェーディング補正出力として与える。
【００５０】
ここまでは従来の技術の画像読み取り装置の構成と同一であるが、シェーディング補正回路１０３ｂは、以下の点で従来の技術でのシェーディング補正回路１０３ａから改良された構成となっている。すなわち、白基準メモリ１０７および黒基準メモリ１０８は、ＣＰＵ１０６から調停回路（図示せず）により独立にデータの読み出しおよび書き込みを行うことができるように構成されている。さらに、ＣＰＵ１０６により書き込み・読み出しが可能な不揮発性のＥＥ−ＲＯＭ（記憶手段）１１３と、複数ライン分の画像メモリを退避することのできるバッファメモリ（保持手段）１１４が新しく追加されている。
【００５１】
以上のように構成された本発明の実施の形態１における画像読み取り装置について、以下にその動作を図３、図４および図５を参照しながら説明する。
【００５２】
ホストコンピュータ等の外部装置（図示せず）からフラットベッド上の印刷物・写真等の反射原稿の画像読み取りが指示されると、ＣＰＵ１０６はイニシャル処理を開始する。すなわち、ＣＰＵ１０６は、モータ１２を駆動しキャリッジ駆動手段８を介してキャリッジ７を原稿副走査方向Ａの左側方向へ駆動し、キャリッジ７を待機位置に移動させる原点復帰動作を実行する。
【００５３】
原点復帰動作が完了した後、ＣＰＵ１０６は、基準データ取得手段として機能する。すなわち、ＣＰＵ１０６は、光源２を点灯させると共に、キャリッジ７を待機位置から白基準板１３の下方のシェーディングを行う基準位置Ｈ１に移動させ、白基準板１３の画像データを読み取らせる（ステップＳ１）。この際に、シェーディング補正回路１０３ｂ内の白基準メモリ１０７を書き込みモードに切り替え書き込みを行うことで、この画像データを白基準データとして保持する（ステップＳ２）。
【００５４】
次に、ＣＰＵ１０６は、レベル変化量検出手段として機能する。すなわち、ＣＰＵ１０６は、白基準メモリ１０７の読み出しを行い、内容を保持手段であるバッファメモリ１１４に退避する。さらに、白基準メモリ１０７の内容はさらに隣接する画素間出力値の差の絶対値がレベル変化量として計算され、同じアドレスに書き換えられる（ステップＳ３）。
【００５５】
１ライン分に渡ってこの演算が終了すると、ＣＰＵ１０６は、閾値検出手段として機能する。すなわち、ＣＰＵ１０６は、設定された閾値ＴＨ１を超えるデータがないことを確認する（ステップＳ４）。図４の下図では閾値ＴＨ１として、画像データ最大値２５５に対して約１０％の値２５が設定されている。ここで、白基準板１３を読み取った白基準データのレベル変化量は、図４に示すようにランプ２の周辺光量低下やレンズのコサイン４乗則等の影響により周辺部で大きな値を示すが、基準位置Ｈ２での基準データ読み取りの例に示すように通常は閾値ＴＨ１を越えることはない。１ライン分全ての画素についてこの検証が終了し、白基準データ中に閾値ＴＨ１を越えるレベル変化量を持つ画素が見つからなかった場合は、白基準データが正常であると判断し、白基準データの取り込みを完了する（ステップＳ１２）。
【００５６】
しかし、図４で基準位置Ｈ１の例に示すように、白基準板１３の基準位置上にゴミ・汚れが現れた場合、図４中図に示す白基準データの変化は急峻になり、図４の下図に示すように基準位置Ｈ１に対応するレベル変化量は閾値ＴＨ１を越えてしまう。ここで、ＣＰＵ１０６は、基準データ再取得手段として機能する。すなわち、ＣＰＵ１０６は、このように閾値ＴＨ１を越えるレベル変化量を持った画素が、白基準データ中に一つ以上存在した場合は、その画素位置を閾値オーバー画素位置として記憶手段であるＥＥ−ＲＯＭ１１３に読み取った基準位置Ｈ１とともに記録し、リトライ処理に移行する（ステップＳ６）。リトライ処理を行う前にＣＰＵ１０６は、イメージセンサ４の製造上の理由で発生する特定の画素の感度落ちにより欠陥画素としてＥＥ−ＲＯＭ１１３に予め記録された位置でないか確認する（ステップＳ５）。
【００５７】
閾値オーバー位置が欠陥画素として登録された位置と一致した場合は、現在の白基準メモリ１０７に書き込まれた値を採用し、白基準データの取り込みを完了する（ステップＳ１２）。急峻なレベル変化であってもイメージセンサ４の特定画素の感度落ちについては、シェーディング歪みとして、シェーディング補正で正規化補正できる範囲であれば問題とならないためである。
【００５８】
閾値オーバーの画素が、登録された欠陥画素以外に発生していた場合は、リトライ処理へ移行する。白基準のリトライ処理としてキャリッジ７を設定した距離ｄ１分移動して次の基準位置Ｈ２へ移動させる（ステップＳ７）。このとき、リトライ回数が最大回数Ｎ１に達したかどうかを判断する（ステップＳ８）。また、白基準の有効範囲から外れていないかを判断し（ステップＳ９）、外れた場合は初期の基準位置Ｈ１より再度リトライ処理を行う。その際、閾値ＴＨ１にオフセットを加えレベルを変更しても良く、初期位置Ｈ１を変更しても良い（ステップＳ１３）。
【００５９】
こうして基準位置が再設定された後、光源２を点灯し再び白基準データの取り込みを行うとともに（ステップＳ２）、今回取り込まれた新しい白基準データに対して、隣接画素間のデータ変化量が設定した閾値を越えていないか白基準データの隣接画素間のレベル変化量を再度確認する（ステップＳ３）。
【００６０】
図４に示すように、新規の基準位置Ｈ２でのリトライ処理で取り込まれた白基準データのレベル変化量が、今度は閾値ＴＨ１未満に収まった場合、ＣＰＵ１０６は、白基準板１３上のゴミ・汚れを回避したと判断して、今回白基準メモリ１０７に取り込まれた白基準データを採用し、今回の基準位置Ｈ２をＥＥ−ＲＯＭ１１３に記憶した後、黒基準データ取得へと処理を移行する（ステップＳ１２）。しかし、ここで再度欠陥画素が発見されると、閾値ＴＨ１を越えた画素位置とその際の基準位置を再び記録し、繰り返し回数Ｎ１に達するまでリトライ処理を実行する（ステップＳ８）。
【００６１】
リトライ回数が、Ｎ１に達しても常に閾値オーバーの画素が現れた場合は、エラー処理に移行する前に閾値オーバーの検出位置が同一画素位置でないか確認する。同一画素位置の場合は、イメージセンサ４に新たに発生した感度落ちによる欠陥画素と判定して、ＥＥ−ＲＯＭ１１３に欠陥画素として画素位置を登録し、白基準データの書き込みを完了する（ステップＳ１１）。図５には、イメージセンサ４の欠陥画素による感度落ちによる欠陥画素が発生した例を、図４の欠陥画素が存在しない場合と対比して示している。同一画素位置でなかった場合は、白基準異常としてエラー処理を実行する（ステップＳ１４）。
【００６２】
このようにして、イニシャル処理において白基準データの取り込みが完了すると、ＣＰＵ１０６は、次に光源２を消灯し暫時待機した後、暗時の画像データとして読み取りを行い、シェーディング補正回路１０３ｂ内の黒基準メモリ１０８を書き込みモードに切り替え書き込みを行うことで、暗時の画像データを黒基準データとして保持する。この黒基準データの取り込み動作の説明については従来の技術と同様である。
【００６３】
次に、ＣＰＵ１０６は、シェーディング補正回路１０３ｂ内の白基準メモリ１０７および黒基準メモリ１０８を読み出しモードにセットし、キャリッジ７を所定の待機位置まで戻してイニシャル処理を完了する。
【００６４】
イニシャル処理が完了すると、ＣＰＵ１０６は、フラットベッド上に手動で原稿１がセットされたものと判断して、モータ駆動回路１０５を介してキャリッジ７を右側の原稿先端へ移動させ、原稿ガラス６上にセットされた原稿１の画像データの読み出し動作に入る。
【００６５】
キャリッジ７が原稿先端部に到達すると、原稿ガラス６を通して光源２からの光束が照射され、この光束に対応する原稿からの反射光はレンズ３により集光され、イメージセンサ４の受光部上に結像する。このとき遮光部材５は、原稿１の読み取り部分付近以外の光源２よりの光束を制限し光源フレアの発生を抑制する。
【００６６】
イメージセンサ４の受光部には、原稿１の主走査方向に１ラインまたは複数ライン分に渡り、受光素子が配列されている。各々の受光素子は、対応する原稿位置の原稿反射光の大小に比例した電荷が、イメージセンサ駆動回路１００から与えられるＨＳＹＮＣ信号の周期の間蓄積され、電気信号としての画像信号に変換される。この画像信号は、イメージセンサ駆動回路１００から与えられるビデオクロック信号ＶＣＬＫに同期して順次出力される。
【００６７】
イメージセンサ４から出力された１ライン分の画像信号は、十分なレベルまでアンプ１０１で増幅された後、つぎのＡ／Ｄ変換器１０２により量子化されたディジタル値の画像データに変換される。従来の技術と同様に画像データは、光源２の周辺光量低下等による光学系の不均一性、およびイメージセンサ４の欠陥画素を含む各画素毎の感度ばらつき等がもたらす、主走査方向の画像信号出力ばらつき、つまりシェーディング歪みを含んでいる。
【００６８】
この画像データはシェーディング補正回路１０３ｂへ入力される。
【００６９】
これから先のシェーディング補正動作を図６および図７を参照して説明する。
【００７０】
このシェーディング補正回路１０３ｂは、演算手段として機能する。すなわち、シェーディング補正回路１０３ｂの内部の白基準メモリ１０７および黒基準メモリ１０８には、先ほど説明したイニシャル処理により予め基準データが書込まれており、原稿１の画像読み取り動作中においては、ＶＣＬＫ信号に同期して出力される画像データの画素位置に従って対応する基準データの読み出しが行われる。
【００７１】
まず、第１の減算器１０９により読み出される画像データの画素位置に対応する白基準データから黒基準データが差し引かれる。同様に、原稿１から読み出される画像データは、第２の減算器１１０に入力されて画像データに含まれる黒基準データ成分が差し引かれる。さらに、このデータは、乗算器１１１により、ＣＰＵ１０６から与えられた補正係数ｋ１が掛け合わされる。補正係数ｋ１は、原稿１の下地を読み取らないように原稿１の反射率と白基準板１３の反射率の違いを補正する係数が選ばれ、両者に違いがなければｋ１＝１となる。
【００７２】
ここで、乗算器１１１および第１の減算器１０９から出力される２つのデータは、第１の除算器１１２で割り算されてシェーディング補正データとなる。すなわち、
シェーディング補正データ  ＝
ｋ１×（画像データ−黒基準データ）／（白基準データ−黒基準データ）・・・（２）
という演算が実行され、画像データに含まれるシェーディング歪みの補正が行われる。
【００７３】
ここで、図６の下図に示すシェーディング係数は、１／（白基準データ−黒基準データ）であり、画像データより黒基準データを差し引いたデータに対し、シェーディング係数を掛け合わせてシェーディング補正により補正された原稿の画像データを得るステップを簡単に説明している。
【００７４】
従来の技術では図２３および図２４にて説明したように、白基準板１３にシェーディング歪み以外にゴミ・汚れ等の影響が現れた場合、実際より低く基準データを取り込んでしまい、結果として過多な補正が行われていたが、本実施の形態では図６にて示すようにゴミ・汚れの位置を避け、正確にシェーディング歪みのみの補正を行うことができていることがわかる。また、イメージセンサ４の特定画素の感度落ちによる欠陥画素による出力低下に関しては、図７にて示すようにシェーディング歪みの一部としてシェーディング係数でレベルが持ち上げられ、正常な出力レベルに補正される。
【００７５】
このようにして、原稿１の画像データは、原稿１の画像データに含まれるシェーディング歪みのみが補正されて出力される。補正後の画像データは、順次インタフェース回路１０４を介して外部装置（図示せず）の指示に従って出力される。こうして原稿の１ライン分の読み取り画像データの読み取りが完了すると、ＣＰＵ１０６は、キャリッジ７を次の読み取りラインへ移動し、次ラインの画像データを注目ラインとして順次読み出しを継続する。
【００７６】
このようにして、１ライン分の画像データを得る度に、モータ駆動回路１０５により駆動手段８を介してキャリッジ７を１ライン分に相当する移動距離づつ移動させていくことにより、原稿１が持つ２次元の画像データを平面的に順次読み取っていくことができるよう構成されている。
【００７７】
次に、透過原稿読み取りユニット１４を用いてポジフィルム等の透過原稿読み取りを行う場合の動作について図８および図９を参照しながら説明する。
【００７８】
ホストコンピュータ等の外部装置（図示せず）から今度はフラットベッド上のポジフィルム等の透過原稿の画像読み取りが指示されると、ＣＰＵ１０６は、イニシャル処理を実行する。すなわち、ＣＰＵ１０６は、モータ１２を駆動しキャリッジ駆動手段８を介してキャリッジ７を原稿副走査方向Ａの左側方向へ駆動し、原稿１の読み出し開始位置（ホーム位置）に移動させる原点復帰動作を実行する。
【００７９】
原点復帰動作が完了した後、ＣＰＵ１０６は、キャリッジ７上の光源２を消灯したまま原稿ガラス６の先端部の基準位置Ｔ１へ移動させ、今度は透過光源ユニット１４上の複数の光源１５を点灯させる。このとき、白基準メモリ１０７を書き込みモードに切り替え、原稿ガラス６を通した透過光を、透過原稿での白基準データとして白基準メモリ１０７へ書き込みを行う。
【００８０】
次に、ＣＰＵ１０６は、白基準メモリ１０７の読み出しを行い、内容をバッファメモリ１１４に退避する。さらに、白基準メモリ１０７の内容はさらに隣接する画素間の出力値の差の絶対値が計算され、同じアドレスに書き換えられる。１ライン分に渡ってこの演算が終了した後、ＣＰＵ１０６は、設定された閾値を超えるデータがないことを確認する。反射原稿の際と同様に各画素毎に順次確認を行う。全ての画素についてこの検証が終了し、白シェーディングデータ中に閾値を越える画素が見つからなかった場合は、その白シェーディングデータを白基準メモリ１０７に保持して白基準データ取り込み処理を終了する。しかし、閾値を越える画素が白シェーディングデータ中に一つ以上存在した場合は、その画素位置を欠陥画素位置としてＥＥ−ＲＯＭ１１３に発生した透過原稿での基準位置Ｔ１とともに記録し、リトライ処理に移行する。リトライ処理については、反射原稿での基準位置がＨ１、Ｈ２、Ｈ３であったのに対してＴ１、Ｔ２、Ｔ３となる以外は同様の動作であるため説明は省略する。
【００８１】
こうして白基準データの書き込みが完了すると、ＣＰＵ１０６は、複数の光源１５を消灯し暫時待機した後、暗時の画像データとして読み取りを行い、シェーディング補正回路１０３ｂ内の黒基準メモリ１０８を書き込みモードに切り替え書き込みを行うことで、暗時の画像データを黒基準データとして保持する。
【００８２】
こうして取り込まれた白基準データおよび黒基準データを用いて、原稿１のシェーディング歪みを補正して画像データの読み出しを行う。白基準データおよび黒基準データの取り込みによりイニシャル動作が終了すると、ＣＰＵ１０６は、フラットベッド上に原稿１がセットされたものと判断して、モータ駆動回路１０５を介してキャリッジ７を矢印Ａの右側の原稿先端位置へと移動させ、原稿ガラス６上に先端部を避けてセットされた原稿１の画像データの読み出し動作に入る。
【００８３】
キャリッジ７が原稿先端部に到達すると、原稿１へは複数の光源１５からの光束が光拡散板１６を介して均一に照射され、この光束に対応する原稿１からの透過光は原稿ガラス４を通った後レンズ３により集光され、イメージセンサ４の受光部上に結像する。このとき遮光部材５は、複数の光源１５からの余分な光束を制限し光源フレアの発生を抑制する。
【００８４】
これより先の、画像読み取り動作については、光源２から複数の光源１５に変わり、白基準データおよび黒基準データを取り込む基準位置が変わったのみで、他の動作は印刷物・写真等の反射物原稿の読み取りと全く同一であるので、説明は省略する。
【００８５】
（実施の形態２）
図１０は本発明の実施の形態２における画像読み取り装置を示す機構系ブロック図、図１１は本発明の実施の形態２における画像読み取り装置を示す回路系ブロック図、図１２は本発明の実施の形態２における画像読み取り装置のライン間演算回路を示すブロック図、図１３は本発明の実施の形態２における画像読み取り装置の平均値回路を示すブロック図、図１４は本発明の実施の形態２における画像読み取り装置の最大値回路を示すブロック図、図１５は本発明の実施の形態２における画像読み取り装置の中心値回路を示すブロック図、図１６は本発明の実施の形態２における画像読み取り装置の白・黒基準値取り込み動作を示すフローチャート、図１７は本発明の実施の形態２における画像読み取り装置の白基準値取り込み動作の一例を示す説明図、図１８は本発明の実施の形態２における画像読み取り装置の黒基準値取り込み動作の一例を示す説明図である。なお、図１０は従来の技術の画像読み取り装置の構成と全く同一であるので、ここでの説明は省略する。
【００８６】
図１１に示す画像読み取り装置において、イメージセンサ駆動回路１００は、イメージセンサ４に走査開始信号ＨＳＹＮＣおよび走査クロック信号ＶＣＬＫを与える。アンプ１０１は、イメージセンサ４からの画像信号出力を適正なレベルまで増幅する。Ａ／Ｄ変換器１０２は、イメージセンサ４からの画像信号を量子化しディジタル値の画像データへ変換する。インタフェース回路１０４は、画像データを一定量蓄積し、外部装置（図示せず）の指示に従って同期を取りながら読み取った原稿の画像データを出力する。モータ駆動回路１０５は、モータ１２を任意の速度で回転させる。ＣＰＵ１０６は、光源２、複数の光源１５、イメージセンサ駆動回路１００、シェーディング補正回路１０３ｂ、インタフェース回路１０４、モータ駆動回路１０５を制御する。
【００８７】
シェーディング補正回路１０３ｂは、光源２からの照射光の不均一性およびイメージセンサ４の各画素毎の感度ばらつき等がもたらす、主走査方向の画像信号出力のばらつきを正規化し補正する。シェーディング補正回路１０３ｂの内部構成として、白基準メモリ１０７は、白基準データを保存し、黒基準メモリ１０８は、黒基準データを保存する。また、第１の減算器１０９は、白基準データから黒基準データを減算し、第２の減算器１１０は、画像読み取り時に、画像データから黒基準データを減算する。さらに、乗算器１１１は、第２の減算器１１０の出力に、ＣＰＵ１０６から与えられた係数を掛け合わせる。そして、第１の除算器１１２は、乗算器１１１の出力データを第１の減算器１０９の出力で割り算を実行し、シェーディング補正出力として出力データを与える。白基準メモリ１０７および黒基準メモリ１０８は、ＣＰＵ１０６から調停回路（図示せず）により独立にデータの読み出しおよび書き込みを行うことができるように構成されている。さらに、ＣＰＵ１０６により書き込み・読み出しが可能な不揮発性のＥＥ−ＲＯＭ１１３と複数ライン分の画像メモリを退避することのできるバッファメモリ１１４が追加されている。
【００８８】
ここまでは図２の実施の形態１の画像読み取り装置の構成と同一であるが、異なる構成としては、ライン間演算回路１１５を設けて、バッファメモリ１１４に蓄積された複数ライン分の白基準データおよび黒基準データを、各ライン間の同一画素位置データ間で所定の演算処理を行い、処理結果を白基準メモリ１０７および黒基準メモリ１０８に書き込めるようにした点である。
【００８９】
図１２はライン間演算回路１１５の内部ブロック図である。
【００９０】
図１２に示すライン間演算回路１１５は、４つの入力ｄ１、ｄ２、ｄ３、ｄ４の平均化演算を行う平均値回路１１６、最大値の演算を行う最大値回路１１７、中心値の演算を行う中心値回路１１８、ＣＰＵ１０６からの選択信号ＳＥＬにより、平均値回路１１６、最大値回路１１７、中心値回路１１８のうち一つの出力を選択して出力するデータセレクタ１１９で構成されている。
【００９１】
図１３は平均値回路１１６の内部構成を示している。
【００９２】
図１３に示す平均値回路１１６において、第１の加算器１２０は入力ｄ１、ｄ２に接続され、第２の加算器１２１は入力ｄ３、ｄ４に接続されている。第１の加算器１２０と第２の加算器１２１の出力は、さらに第３の加算器１２２に接続され、入力ｄ１、ｄ２、ｄ３、ｄ４が加算された出力を得ている。この加算出力は第２の除算器１２３に入力され、１／４の出力が第２の除算器１２３の出力に現れる。こうして、４つの入力ｄ１、ｄ２、ｄ３、ｄ４の平均値を得るように構成されている。
【００９３】
図１４は最大値回路１１７の内部構成を示している。
【００９４】
図１４に示す最大値回路１１７において、第１のＭＡＸ比較器１２４には入力ｄ１、ｄ２が接続され、第２のＭＡＸ比較器１２５には入力ｄ３、ｄ４が接続され、より大きいほうの入力ｄ１、ｄ２とｄ３、ｄ４がそれぞれ出力される。さらに、第１のＭＡＸ比較器１２４の出力と第２のＭＡＸ比較器１２５の出力が第３のＭＡＸ比較器１２６に入力され、４つの入力ｄ１、ｄ２、ｄ３、ｄ４のうち一番大きい値、つまり最大値が第３のＭＡＸ比較器１２６から出力される。
【００９５】
図１５は中心値回路１１８の内部構成を示している。
【００９６】
図１５に示す中心値回路１１８において、第４のＭＡＸ比較器１２７、第５のＭＡＸ比較器１２８、第６のＭＡＸ比較器１２９は、図１２の最大値回路１１７と同じように接続され、４つの入力ｄ１、ｄ２、ｄ３、ｄ４のうち最大値を出力するよう構成されている。また、第１のＭＩＮ比較器１３０には入力ｄ１、ｄ２が接続され、第２のＭＩＮ比較器１３１には入力ｄ３、ｄ４が接続され、それぞれ小さいほうの入力ｄ１、ｄ２とｄ３、ｄ４が出力される。さらに、第１のＭＩＮ比較器１３０と第２のＭＩＮ比較器１３１の出力が第３のＭＩＮ比較器１３２に入力され、４つの入力ｄ１、ｄ２、ｄ３、ｄ４のうち一番小さい値、つまり最小値が第３のＭＩＮ比較器１３２から出力される。
【００９７】
また、第４の加算器１３３は入力ｄ１、ｄ２が接続され、第５の加算器１３４には入力ｄ３、ｄ４が接続されている。第４の加算器１３３と第５の加算器１３４の出力は第６の加算器１３５に接続され、４つの入力ｄ１、ｄ２、ｄ３、ｄ４の合計された出力を得る。さらに、この出力は、第３の減算器１３６にて最小値が差し引かれ、第４の減算器１３７にて最大値が差し引かれ、第４の減算器１３７の出力は、際引かれた最大値と最小値を除く残り２つの入力の合計となる。この出力は、第３の除算器１３８に入力され、１／２された平均値が中心値として出力されるよう構成されている。
【００９８】
以上のように構成された本発明の実施の形態２における画像読み取り装置について、以下にその動作を図１６、図１７および図１８を参照しながら説明する。
【００９９】
ホストコンピュータ等の外部装置（図示せず）からフラットベッド上の印刷物・写真等の反射原稿の画像読み取りが指示されると、ＣＰＵ１０６はイニシャル処理を実行する。すなわち、ＣＰＵ１０６は、モータ１２を駆動しキャリッジ駆動手段８を介してキャリッジ７を原稿副走査方向Ａの左側方向へ駆動し、キャリッジ７を待機位置に移動させる原点復帰動作を実行する。
【０１００】
原点復帰動作が完了した後、ＣＰＵ１０６は、光源２を点灯させると共に、キャリッジ７を待機位置から白基準板１３の下方の基準位置Ｈ１に移動させ、白基準板１３の画像データを読み取らせる（ステップＳ２１）。この際に、シェーディング補正回路１０３ｂ内の白基準メモリ１０７を書き込みモードに切り替え書き込みを行うことで、この画像データを白基準データとして保持する（ステップＳ２２）。
【０１０１】
次に、ＣＰＵ１０６は、白基準メモリ１０７の読み出しを行い、１ライン分の内容をバッファメモリ１１４に退避する（ステップＳ２３）。ＣＰＵ１０６は、キャリッジ７を設定した距離ｄ２分移動して次の基準位置Ｈ２へ移動させ（ステップＳ２４）、光源２を点灯し再び白基準データの取り込みを行うとともに（ステップＳ２２）、今回白基準メモリ１０７に取り込まれた新しい白基準データの読み出しを行い、１ライン分の内容をバッファメモリ１１４の別の領域へ退避する（ステップＳ２３）。
【０１０２】
指定されたライン数分（例では４ライン分Ｈ１からＨ４まで）の白基準データのバッファメモリ１１４への取り込みが完了すると（ステップＳ２５）、ＣＰＵ１０６は、バッファメモリ１１４から複数ライン分の同一位置の画素の画像データ読み出しを開始する。図１７中図に示すように読み出された４ライン分の白基準データは、白基準の位置により白ムラ、ゴミ・汚れ等の影響でばらついた値を持っている。この読み出された画像データは、ライン間演算回路１１５により、バッファメモリ１１４の同一位置の複数の画素間での所定の演算処理が行われ、新しい白基準データを得る（ステップＳ２６）。ここで、図１４に示す最大値検出回路１１７が選択され、図１７の下図に示すようにＨ１からＨ４ラインまでの４画素のデータうち最大値が出力ＤＯに現れる。ＣＰＵ１０６は、この出力値を新しい白基準値として白基準メモリ１０７に順次１ライン分書き込みを行っていく。
【０１０３】
このようにして、バッファメモリ１１４に蓄積された複数ライン分の基準データ全画素について処理を行い、１ライン分全て新しい白基準データが生成され、白基準メモリ１０７への書き込みが完了する。図１７の下図に示すように白基準への演算処理として最大値を取ることで、白基準に現れるムラ、ゴミ・汚れ等による基準データのバラツキ、低下による影響を抑止することが可能になる。
【０１０４】
ＣＰＵ１０６は、光源２を消灯し暫時待機した後、暗時の画像データとして読み取りを行い、シェーディング補正回路１０３ｂ内の黒基準メモリ１０８を書き込みモードに切り替え書き込みを行うことで、今度は暗時の画像データを黒基準データとして保持する（ステップＳ２７）。次に、ＣＰＵ１０６は、黒基準メモリ１０８の読み出しを行い、取り込まれた黒基準データをバッファメモリ１１４へ退避する（ステップＳ２８）。１ライン分の黒基準データの退避が終了すると、ＣＰＵ１０６は、再度黒基準メモリ１０８を書き込みモードに切り替え、次の黒基準データの取り込みを行うとともに（ステップＳ２７）、今回黒基準メモリ１０８に取り込まれた新しい黒基準データの読み取りを行い、内容をバッファメモリ１１４の別の領域に退避する（ステップＳ２８）。
【０１０５】
指定されたライン数分の黒基準データのバッファメモリ１１４への取り込みが完了すると（ステップＳ２９）、ＣＰＵ１０６は、バッファメモリ１１４から順次同一位置の複数画素の読み出しを開始する。図１８中図に示すように読み出された複数ライン分の黒基準データは、イメージセンサ４および回路によりランダムノイズや突発性のポップノイズが重畳し、ばらついた値となる。白基準データの処理と同様に読み出された複数ライン分の黒基準データは、ライン間演算回路１１６によりバッファメモリ１１４の同一位置の複数の画素間で演算処理が施され、新規の黒基準データを得る（ステップＳ３０）。図１３に示す平均値回路１１６が選択され、設定値を４回としているので、１回目の１ラインから４回目の第４ラインまでの同一位置の４画素の平均値が出力ＤＯに現れる。図１８の下図に示すように平均値を取ることでランダムノイズ成分が抑制される。ＣＰＵ１０６は、この出力値を新規の黒基準データとして黒基準メモリ１０８に順次１ライン分書き込みを行う（ステップＳ３０）。
【０１０６】
ノイズ成分として、突発的なポップノイズが目立つ場合は、所定の演算として中心値回路１１８を選択する。中心値回路１１８は、複数の値から、最大値および最小値を除いた残りを平均化することにより、突発的なノイズで現れるバラツキを除去する効果がある。ここでは示していないが、一般的な中央値を用いる演算を行っても同様の効果がある。
【０１０７】
このようにして、イニシャル処理においていずれかの演算回路により新しく算出され生成された白基準データおよび黒基準データの書き込みが完了すると、ＣＰＵ１０６は、シェーディング補正回路１０３ｂ内の白基準メモリ１０７および黒基準メモリ１０８を読み出しモードにセットし（ステップＳ３１）、キャリッジ７を所定の待機位置まで戻してイニシャル処理を完了する。
【０１０８】
イニシャル処理が完了すると、ＣＰＵ１０６は、フラットベッド上に手動で原稿１がセットされたものと判断して、モータ駆動回路１０５を介してキャリッジ７を右側の原稿先端へ移動させ、原稿ガラス６上にセットされた原稿１の画像データの読み出し動作に入る。
【０１０９】
これ以降の動作については、実施の形態１での動作の説明と同様であるので説明は省略する。透過原稿ユニット１０６を適用したポジフィルム等透過原稿の読み取りについても実施の形態１と同じであるので説明は省略する。
【０１１０】
いずれの処理が選ばれた場合も、図１７に示すように白基準にゴミ・汚れ等が発生した場合に、複数の基準データのうち最大値あるいは平均値を採用することで、白基準データに発生する誤差を最小に抑制することが可能になる。さらに、図１８に示すように、黒基準データにも複数の基準データの平均値あるいは中心値処理を採用することにより、プリンタで出力するために濃度変換した際の高濃度部の主走査方向のＳ／Ｎを向上させる効果がある。
【０１１１】
特に、所定の演算処理として中心値回路１１８を採用した場合には、イメージセンサ４の蓄積時間を短くして高速に原稿１の画像データの読み取りを行うような際にも、基準データ取り込みの際に発生する突発的なポップノイズにより、固定ノイズとして基準データに取り込まれ、画像の副走査方向に縦筋として現われようなシェーディング補正での副作用を抑制する効果がある。
【０１１２】
上述した各実施の形態では、キャリッジ７をシェーディング基準位置に動かして白基準板１３を読み取り、白基準データを取得する際に、イメージセンサ４の各画素出力について隣接画素間の出力値の変化量を検出する手段を設け、この変化量が予め設定された閾値を越えた場合、その特定画素の位置に対応する白基準上にゴミ・汚れがあると判断し、基準位置を一定の距離分移動したのちに再び白基準データの取得を行うようにしている。その際も、同様にゴミ・汚れが検出された場合は、さらに複数回一定の距離分移動してリトライ処理するようにしている。また、定められた上限回数のリトライを実施しても、同じ位置にゴミ・汚れが検出された場合には、イメージセンサの特定画素の感度落ちによる欠陥と判断し、そのままシェーディング補正を行う機能、また前回シェーディングを行った位置と、欠陥画素位置を記憶する手段を設けたことにより、次回のイニシャル処理時には、欠陥画素とゴミ・汚れ等を避けてシェーディング補正を行うことができるようしている。このため、反射原稿か透過原稿かに関わらず、白基準板の汚れ・ゴミや、イメージセンサの特定画素の欠陥であっても、読み取り画像品位が高品位で、外部からのゴミの進入等による経時的な変化にも影響が少なく、かつイニシャル処理時間を短縮でき、信頼性の高い画像読み取り装置を得ることが可能になる。
【０１１３】
また、イニシャル処理時には、白基準の副走査方向に毎回一定の距離分移動しながら複数ライン分の白基準データおよび黒基準データを取り込み、複数の白基準データおよび黒基準データについて同一位置の画素間で平均処理あるいは最大値処理、中心値処理を加えて新しい白基準データおよび黒基準データを生成するようにしている。これらの処理により、シェーディング補正時に画像データを正規化する基準となる白基準データおよび黒基準データの精度を上げることが可能になる。したがって、イニシャル時の白基準に対する読み取り白レベル変動やイメージセンサ４の特定画素に発生する感度落ち等の欠陥画素の影響を抑制することができるようになり、白基準板１３を含め白基準の経時的なゴミ・汚れや、イメージセンサ４の感度落ち欠陥画素の発生による読み取り画像への固定ノイズによる白筋発生の画質劣化やＳ／Ｎ低下を抑制し信頼性の高い画像読み取り装置が得られる。
【０１１４】
なお、ここでは白黒原稿の画像読み取り装置として説明したが、カラー原稿の画像読み取り装置としても全く問題なく適用できる。その際透過原稿の白基準としては、原稿１の一部、例えばベースフィルムの部分としても良い。さらに、フラットベッド型のみでなく、原稿移動型の画像読み取り装置にも同様に適用できる。また、基準値を記憶するためのバッファメモリ１１４の代わりに、白基準メモリ１０７および黒基準メモリ１０８の容量を拡張したラインメモリ構成とし、ライン間演算回路１１５を直接白基準メモリ１０７および黒基準メモリ１０８に接続する構成でも同様の効果が得られる。さらに、ライン間演算処理はライン間演算回路１１５により行うように説明したが、ＣＰＵ１０６による演算処理で代替しても同様に実現できることはいうまでもない。
【０１１５】
【発明の効果】
以上のように、本発明によれば、イニシャル処理としてシェーディング補正を行うための基準を読み取った基準データに対し、隣接画素出力間の差の絶対値を計算することで基準データの変化量を検出し、変化量が設定された閾値を越えた場合は、基準位置を移動させ、再度基準データの読み取りを行わせることが可能になるという有効な効果が得られる。
【０１１６】
また、本発明によれば、閾値を超えた画素の位置を記憶し、複数の基準位置のうち前回使用した基準位置を記憶し、さらに全ての基準位置で同一画素が閾値を越えた場合、その画素を欠陥画素として記憶するので、毎回ゴミ・汚れのない基準位置で、イメージセンサ上の画素の経時的な感度落ちによる欠陥の影響を受けることなく、短いイニシャル処理時間でシェーディング補正のための基準データを取り込むことが可能になるという有効な効果が得られる。
【０１１７】
さらに、本発明によれば、基準位置を移動して得た複数回の白基準データおよび黒基準データに対して、複数回の基準データ間に所定の演算処理を施すことにより、基準のゴミ・汚れ等の影響を抑制するとともに、白基準および黒基準の取り込みデータのバラツキを抑制し、副走査方向に現れる固定ノイズを抑制することで、読み取り画像の画質およびＳ／Ｎの向上を図ることが可能になるという有効な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における画像読み取り装置を示す機構系ブロック図
【図２】本発明の実施の形態１における画像読み取り装置を示す回路系ブロック図
【図３】本発明の実施の形態１における画像読み取り装置の白基準値取り込み動作を示すフローチャート
【図４】本発明の実施の形態１における画像読み取り装置の白基準および黒基準データ取得動作の一例を示す説明図
【図５】本発明の実施の形態１における画像読み取り装置の白基準および黒基準データ取得動作の他の一例を示す説明図
【図６】本発明の実施の形態１における画像読み取り装置の反射原稿読み取り時のシェーディング補正動作の一例を示す説明図
【図７】本発明の実施の形態１における画像読み取り装置の反射原稿読み取り時のシェーディング補正動作の他の一例を示す説明図
【図８】本発明の実施の形態１における画像読み取り装置の透過原稿読み取り時のシェーディング補正動作の一例を示す説明図
【図９】本発明の実施の形態１における画像読み取り装置の透過原稿読み取り時のシェーディング補正動作の他の一例を示す説明図
【図１０】本発明の実施の形態２における画像読み取り装置を示す機構系ブロック図
【図１１】本発明の実施の形態２における画像読み取り装置を示す回路系ブロック図
【図１２】本発明の実施の形態２における画像読み取り装置のライン間演算回路を示すブロック図
【図１３】本発明の実施の形態２における画像読み取り装置の平均値回路を示すブロック図
【図１４】本発明の実施の形態２における画像読み取り装置の最大値回路を示すブロック図
【図１５】本発明の実施の形態２における画像読み取り装置の中心値回路を示すブロック図
【図１６】本発明の実施の形態２における画像読み取り装置の白・黒基準値取り込み動作を示すフローチャート
【図１７】本発明の実施の形態２における画像読み取り装置の白基準値取り込み動作の一例を示す説明図
【図１８】本発明の実施の形態２における画像読み取り装置の黒基準値取り込み動作の一例を示す説明図
【図１９】従来の画像読み取り装置を示す機構系ブロック図
【図２０】従来の画像読み取り装置を示す回路系ブロック図
【図２１】従来の画像読み取り装置での白基準、黒基準値取り込み動作の一例を示す説明図
【図２２】従来の画像読み取り装置でのシェーディング補正動作の一例を示す説明図
【図２３】従来の画像読み取り装置での白基準、黒基準値取り込み動作で白基準にゴミ・汚れが現れた際の動作の一例を示す説明図
【図２４】従来の画像読み取り装置でのシェーディング補正で白基準にゴミ・汚れが現れた際の動作の一例を示す説明図
【符号の説明】
１  原稿
２  光源
３  レンズ
４  イメージセンサ
５  遮光部材
６  原稿ガラス
７  キャリッジ
８  キャリッジ駆動手段
９  駆動プーリ
１０  従動プーリ
１１  駆動ワイヤ
１２  モータ
１３  白基準板
１４  透過光源ユニット
１５  複数の光源
１６  光拡散板
１００  イメージセンサ駆動回路
１０１  アンプ
１０２  Ａ／Ｄ変換器
１０３ａ  シェーディング補正回路
１０３ｂ  シェーディング補正回路
１０４  インターフェース回路
１０５  モータ駆動回路
１０６  ＣＰＵ
１０７  白基準メモリ
１０８  黒基準メモリ
１０９  第１の減算器
１１０  第２の減算器
１１１  乗算器
１１２  第１の除算器
１１３  ＥＥ−ＲＯＭ
１１４  バッファメモリ
１１５  ライン間演算回路
１１６  平均値回路
１１７  最大値回路
１１８  中心値回路
１１９  データセレクタ
１２０  第１の加算器
１２１  第２の加算器
１２２  第３の加算器
１２３  第２の除算器
１２４  第１のＭＡＸ比較器
１２５  第２のＭＡＸ比較器
１２６  第３のＭＡＸ比較器
１２７  第４のＭＡＸ比較器
１２８  第５のＭＡＸ比較器
１２９  第６のＭＡＸ比較器
１３０  第１のＭＩＮ比較器
１３１  第２のＭＩＮ比較器
１３２  第３のＭＩＮ比較器
１３３  第４の加算器
１３４  第５の加算器
１３５  第６の加算器
１３６  第３の減算器
１３７  第４の減算器
１３８  第３の除算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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