(57)【特許請求の範囲】
【請求項１】
電力変換装置を構成する電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定電圧に達したことを検出する第１の検出回路と、所定の設定時刻から前記設定電圧に達するまでの時間相当量を検出する第２の検出回路と、その検出された時間相当量を設定時間相当量と比較しその大小判別を行なう判別回路と、この判別回路の出力信号に基づきゲート抵抗値を変更する抵抗値変更回路とを設けたことを特徴とする電力用半導体素子のゲート駆動回路。
【請求項２】
電力変換装置を構成する電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定電圧に達したことを検出する第１の検出回路と、所定の設定時刻から前記設定電圧に達するまでの時間相当量を検出する第２の検出回路と、その検出された時間相当量を設定時間相当量と比較しその差分を検出する第３の検出回路と、その差分に応じてゲート抵抗値を変更する抵抗値変更回路とを設けたことを特徴とする電力用半導体素子のゲート駆動回路。
【請求項３】
電力変換装置を構成する電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定電圧に達したことを検出する第１の検出回路と、所定の設定時刻から前記設定電圧に達するまでの時間相当量を検出する第２の検出回路と、その検出された時間相当量を設定時間相当量と比較しその大小判別を行なう判別回路と、この判別回路の出力信号に基づき、ターンオフ時において或る設定された時刻から、低抵抗より高抵抗のゲート抵抗に切り換えるまでの時間を変更する時間変更回路とを設けたことを特徴とする電力用半導体素子のゲート駆動回路。
【請求項４】
電力変換装置を構成する電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定電圧に達したことを検出する第１の検出回路と、所定の設定時刻から前記設定電圧に達するまでの時間相当量を検出する第２の検出回路と、その検出された時間相当量を設定時間相当量と比較しその差分を検出する第３の検出回路と、その差分に応じて、ターンオフ時において或る設定された時刻から、低抵抗より高抵抗のゲート抵抗に切り換えるまでの時間を変更する時間変更回路とを設けたことを特徴とする電力用半導体素子のゲート駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、インバータなどの電力変換装置を構成する電力用半導体素子のゲートを駆動するためのゲート駆動回路に関する。
【０００２】
【従来の技術】
図９に電力用半導体素子として、ＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）を用いたインバータの一般的な例を示す。
同図において、１は直流電源回路、２は直流から交流に変換するＩＧＢＴおよびダイオードよりなるインバータ回路、３はＩＧＢＴのドライブ回路、４はモータなどの負荷である。なお、ドライブ回路３は各素子に対して設けられる。
【０００３】
図１０に、図９で用いられるドライブ回路の具体例を示す。
６は図示されない制御回路からの制御信号７に従ってオン，オフ信号を生成する回路、８（ＳＷ１）はＩＧＢＴをターンオンさせるためのスイッチ素子で、９はターンオン用のゲート抵抗である。また、１０（ＳＷ２），１１（ＳＷ３）はＩＧＢＴをターンオフさせるためのスイッチ素子で、１２，１３はターンオフ用のゲート抵抗である。
【０００４】
図１１に、ＩＧＢＴターンオフ時の動作波形を示す。
これは、ターンオフする際のターンオフ損失を低減するため、ＩＧＢＴターンオフ時のストレージ期間中はＳＷ２とＳＷ３の両方をオンさせることで、抵抗１２と１３を並列にした低抵抗値のゲート抵抗でドライブするものである。これによってストレージ期間が短くなり、ターンオフ損失が低減する。
一方、フォール期間中は配線インダクタンスとＩＧＢＴのｄｉ／ｄｔで発生するサージ電圧を抑制するため（ＩＧＢＴのｄｉ／ｄｔを抑制することで実現）、ＳＷ３をオフさせ高抵抗のゲート抵抗（抵抗１２）でドライブする。これによってＩＧＢＴのｄｉ／ｄｔが抑制され、結果としてサージ電圧が低減する。
【０００５】
図１２に低抵抗のみでドライブしたときの動作波形を示す。ＩＧＢＴのｄｉ／ｄｔが大きくなるため、サージ電圧が点線のように高くなる。
図１３に高抵抗のみでドライブしたときの動作波形を示す。ＩＧＢＴのストレージ期間が点線のように長くなるため、ターンオフ損失が大きくなる。
図１４は低抵抗から高抵抗への切り換えタイミング説明図である。
通常、低抵抗から高抵抗へ切り換えるタイミング（ＳＷ３をオフさせるタイミング）としては、例えば図１４（ａ）に示すように、回路１４によってＩＧＢＴのコレクタ・エミッタ間電圧を検出し、その検出値がコンパレータ回路１５においてある設定値（Ｖｔｈ）になったことを検出した後、ディレイ回路１６で設定された時間Ｔ１後とされている。その後、ワンショット回路１７および論理回路１８，１９によってある設定期間（Ｔ２）だけ、ＳＷ３がオフする。
【０００６】
【発明が解決しようとする課題】
ところで、ゲート駆動回路を構成する部品，素子には特性ばらつきや温度特性が存在する。そのため、例えばディレイ回路１６のディレイ時間（Ｔ１）についても、実際の回路では設計値にばらつきがあるため、Ｔ１丁度にはならない。そして、このばらつきによって実際の回路がディレイ時間の設計値（Ｔ１）よりもΔｔ短くなった場合、例えば図１４（ｂ）に示すように、実際のシステムではゲート抵抗が高抵抗になるタイミングが早くなるため、ターンオフ損失が設計値で動作した場合に比べて増加するという問題がある。
したがって、この発明の課題は、部品，素子特性がばらついてもターンオフ損失を増加させないようにすることにある。
【０００７】
【課題を解決するための手段】
このような課題を解決するため、請求項１の発明では、電力変換装置を構成する電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定電圧に達したことを検出する第１の検出回路と、所定の設定時刻から前記設定電圧に達するまでの時間相当量を検出する第２の検出回路と、その検出された時間相当量を設定時間相当量と比較しその大小判別を行なう判別回路と、この判別回路の出力信号に基づきゲート抵抗値を変更する抵抗値変更回路とを設けたことを特徴とする。
【０００８】
請求項２の発明では、電力変換装置を構成する電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定電圧に達したことを検出する第１の検出回路と、所定の設定時刻から前記設定電圧に達するまでの時間相当量を検出する第２の検出回路と、その検出された時間相当量を設定時間相当量と比較しその差分を検出する第３の検出回路と、その差分に応じてゲート抵抗値を変更する抵抗値変更回路とを設けたことを特徴とする。
【０００９】
請求項３の発明では、電力変換装置を構成する電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定電圧に達したことを検出する第１の検出回路と、所定の設定時刻から前記設定電圧に達するまでの時間相当量を検出する第２の検出回路と、その検出された時間相当量を設定時間相当量と比較しその大小判別を行なう判別回路と、この判別回路の出力信号に基づき、ターンオフ時において或る設定された時刻から、低抵抗より高抵抗のゲート抵抗に切り換えるまでの時間を変更する時間変更回路とを設けたことを特徴とする。
【００１０】
請求項４の発明では、電力変換装置を構成する電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定電圧に達したことを検出する第１の検出回路と、所定の設定時刻から前記設定電圧に達するまでの時間相当量を検出する第２の検出回路と、その検出された時間相当量を設定時間相当量と比較しその差分を検出する第３の検出回路と、その差分に応じて、ターンオフ時において或る設定された時刻から、低抵抗より高抵抗のゲート抵抗に切り換えるまでの時間を変更する時間変更回路とを設けたことを特徴とする。
【００１１】
【発明の実施の形態】
図１はこの発明の第１の実施の形態を示す構成図である。以下では、主として図１０の従来例との相違点についてのみ説明する。
図１０の従来例に対し、ＩＧＢＴのゲート・エミッタ間電圧（Ｖｇｅ）が或るしきい値（Ｖｔｈｇｅ）に達したことを検出するコンパレータ回路２０、この回路２０の出力とディレイ回路１６の出力との論理積をとる論理積回路（論理回路）２１、ディレイ回路１６の出力信号の立ち上がりをトリガとして一定時間幅の信号を出力するワンショット回路２２、上記論理回路２１の出力がＤ端子に、またワンショット回路２２の出力がクロック端子にそれぞれ入力されるＤ形フリップフロップ（ＤＦＦ）２３等を付加されて構成される。
【００１２】
したがって、回路２１の信号出力時間が回路２２の信号出力時間よりも長ければ（例えばディレイ時間Ｔ１が設計値より短くなっているケース）ＤＦＦ２３の出力がハイ（Ｈ）となり、論理回路２４を介してＳＷ４がオンする。これにより、ゲート抵抗として抵抗２５が加わるため抵抗値は減少し、ターンオフ動作が早くなって損失の増加が抑制される。
このときの動作を示すのが図２で、ターンオフ動作が早められる様子を、図２の最上段に示すＶｃｅ，ｉｃの破線波形を太線波形へ移行させて示している。なお、回路２１の信号出力時間が回路２２の信号出力時間よりも短ければＳＷ４はオフで、設計値通り（または設計値以下）のターンオフ損失で駆動される。
【００１３】
図３はこの発明の第２の実施の形態を示す構成図である。
これは、図１に示すものに対し、論理回路２６，２７、積分回路２８およびコンパレータ群回路２９等を付加して構成されている。すなわち、論理回路２６，２７によって、回路２１と回路２２の出力時間の差分相当の信号を生成し、積分回路２８によってその差分時間を電圧に変換する。そして、変換された電圧信号をコンパレータ群回路２９に入力し、その差分時間の大きさに応じてスイッチ（ＳＷ５〜ＳＷ７）をオンさせ、適正なゲート抵抗値でＩＧＢＴを駆動する。差分時間とスイッチとの関係は、例えば差分時間が大きいほど低抵抗となる度合いを大きくし、差分時間が小さいほど低抵抗となる度合いを小さくするように、スイッチ（ＳＷ５〜ＳＷ７）を選択するものとする。スイッチをここではＳＷ５，ＳＷ６，ＳＷ７の３つとしたが、この数に限定されないのは勿論である。
【００１４】
図４に図３の変形例を示す。図３のコンパレータ群回路２９の代りに、電圧−抵抗変換回路３０を設けた点が特徴である。この回路３０は、入力電圧が小さいときは高抵抗となり大きいときは低抵抗となるもので、具体的には、ＭＯＳＦＥＴのゲート電圧に対するオン電圧特性を用いるなどして、容易に実現することが可能である。
【００１５】
図５はこの発明の第３の実施の形態を示す構成図である。
これは、図１に示すものに対し、スイッチ回路３１およびディレイ回路３２を付加した点が特徴である。すなわち、回路２４の出力が‘Ｈ’のときはディレイ回路１６から、ディレイ時間を回路１６よりも長く設定しているディレイ回路３２へと切り換えることにより、ゲート抵抗の切換えタイミング（ＳＷ３がオフするタイミング）を遅くし、損失の増加を低減するものである。なお、回路２１の信号出力時間が回路２２より短ければ回路１６の方が動作するため、設計値通り（または以下）のターンオフ損失で素子を駆動することができる。
【００１６】
図６はこの発明の第４の実施の形態を示す構成図である。
これは、図３に示すものに対し、デコーダ回路３３、スイッチ回路３４およびディレイ回路３５，３６等を付加して構成される。すなわち、コンパレータ群回路２９の出力信号をデコーダ回路３３に入力し、そのデコード信号にしたがってスイッチ回路３４を動作させることにより、回路２１と回路２２の出力信号の差分時間の大きさに応じた適正なディレイ時間（差分時間が大きければディレイ時間を大きくし、差分時間が小さければディレイ時間を小さくするようにスイッチを選択する）で、ゲート抵抗の切換えを行なう。ディレイ回路をここでは１６，３４，３５と３つ設けたが、この数に限定されないのは言うまでもない。
【００１７】
図７に図６の変形例を示す。
これはディレイ回路を１つとし、そのディレイ時間を調整可能にしている。すなわち、ディレイ回路は通常は図８（ａ）のようなＲＣの時定数を用いて構成するが、ここでは例えば図８（ｂ）に示すように、図８（ａ）の抵抗部分に図４で用いたと同様の電圧−抵抗変換回路３８を接続したものである。これにより、ディレイ回路３７はその入力電圧が大きい（ディレイ時間が短い）ほど、高抵抗となるようにする（ディレイ時間を長くする）ことができる。なお、電圧−抵抗変換回路３８は、ＭＯＳＦＥＴのゲート電圧に対するオン電圧特性を用いるなどして実現できるのは、図４の場合と同様である。
以上では、主としてＩＧＢＴを例にして説明したが、この発明は、これと同様の電界効果トランジスタ（ＦＥＴ）等の電力用半導体素子についても適用することができるのは勿論である。
【００１８】
【発明の効果】
この発明によれば、ＩＧＢＴのゲート・エミッタ間電圧が設定電圧になるまでの時間を検出し、その時間に応じてゲート抵抗値または内部の回路定数を調整するようにしたので、ばらつきによって生じていたターンオフ損失の増加を軽減することが可能となる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示す構成図である。
【図２】図１の動作を説明するための波形図である。
【図３】この発明の第２の実施の形態を示す構成図である。
【図４】図３の変形例を示す構成図である。
【図５】この発明の第３の実施の形態を示す構成図である。
【図６】この発明の第４の実施の形態を示す構成図である。
【図７】図６の変形例を示す構成図である。
【図８】図７で用いられる遅延回路の具体例を示す回路図である。
【図９】インバータ主回路の従来例を示す概要図である。
【図１０】一般的なＩＧＢＴドライブ回路の具体例を示す回路図である。
【図１１】図１０のターンオフ時の動作説明図である。
【図１２】低抵抗のみでドライブしたときの図１０の動作説明図である。
【図１３】高抵抗のみでドライブしたときの図１０の動作説明図である。
【図１４】図１０における低抵抗から高抵抗への切り換えタイミング例説明図である。
【符号の説明】
１…直流電源回路、２…インバータ回路、３…ドライブ回路、４…負荷、５…電源、６…オン，オフ信号生成回路、８，１０，１１…スイッチ素子、９，１２，１３，２５…ゲート抵抗、１４…電圧検出回路、１５，２０…コンパレータ回路、１６，３２，３５，３６，３７…ディレイ回路、１７，２２…ワンショット回路、１８，１９，２１，２４，２６，２７…論理回路、２３…Ｄ形フリップフロップ回路（ＤＦＦ）、２８…積分回路、２９…コンパレータ群回路、３０，３８…電圧−抵抗変換回路、３１，３４…スイッチ回路、３３…デコーダ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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