(57)【特許請求の範囲】
【請求項１】
少なくとも２つの第１ディジタル・フィルタと第２ディジタル・フィルタを直列に接続したディジタル・フィルタであって、
前記第１ディジタル・フィルタの入力データと前記第２ディジタル・フィルタの入力データを、それぞれ記憶する第１記憶領域と第２記憶領域とを少なくとも有する記憶手段と、
この記憶手段の第１記憶領域と第２記憶領域の各アドレス指定を、個別かつ循環的に行うサイクリックレジスタと、
このサイクリックレジスタのアドレス指定に基づき前記第１記憶領域のデータを読み出して所定の第１演算処理と、前記サイクリックレジスタのアドレス指定に基づき前記第２記憶領域のデータを読み出して所定の第２演算処理とを、時分割で行う演算処理手段とを備え、
前記サイクリックレジスタは、前記第１演算処理を行っているときには前記第２記憶領域の指定アドレスを＋１だけ増加させる一方、前記第２演算処理を行っているときには前記第１記憶領域の指定アドレスを＋１だけ増加させるようにし、
前記演算処理手段は、前記記憶手段から読み出した各データに乗算されるべき係数を予め記憶する係数記憶手段を含み、この係数記憶手段に前記サイクリックレジスタを駆動するクロックを予め記憶させておき、前記サイクリックレジスタの駆動は、前記クロックにより行うことを特徴とするディジタル・フィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル・フィルタに関するものである。
【０００２】
【従来の技術】
従来、ディジタル・フィルタの一例として、特公平１−１９６５２号公報に記載の発明が知られている。
この発明は、非巡回形ディジタル・フィルタに関するものであり、単位時間遅延素子、乗算器、加算器、係数メモリなどから構成され、単位時間遅延素子としてＲＡＭ（ランダム・アクセス・メモリ）が使用されている。
【０００３】
【発明が解決しようとする課題】
ところで、このような構成からなるディジタル・フィルタでは、ＲＡＭのアドレス発生回路に、アドレスを発生するカウンタやそのアドレスを保持するためのレジスタなどが必要となるので、アドレス発生回路が複雑になる上に、その回路の規模が大きくなるという不都合があった。
【０００４】
本発明の目的は、上述の点に鑑み、アドレス発生回路の簡易化を図るとともに、その回路の小型化を図るようにしたディジタル・フィルタを提供することにある。
【０００７】
上記の課題を解決し、本発明の目的を達成するために、請求項１に係る発明は、少なくとも２つの第１ディジタル・フィルタと第２ディジタル・フィルタを直列に接続したディジタル・フィルタであって、前記第１ディジタル・フィルタの入力データと前記第２ディジタル・フィルタの入力データを、それぞれ記憶する第１記憶領域と第２記憶領域とを少なくとも有する記憶手段と、この記憶手段の第１記憶領域と第２記憶領域の各アドレス指定を、個別かつ循環的に行うサイクリックレジスタと、このサイクリックレジスタのアドレス指定に基づき前記第１記憶領域のデータを読み出して所定の第１演算処理と、前記サイクリックレジスタのアドレス指定に基づき前記第２記憶領域のデータを読み出して所定の第２演算処理とを、時分割で行う演算処理手段とを備え、前記サイクリックレジスタは、前記第１演算処理を行っているときには前記第２記憶領域の指定アドレスを＋１だけ増加させる一方、前記第２演算処理を行っているときには前記第１記憶領域の指定アドレスを＋１だけ増加させるようにし、前記演算処理手段は、前記記憶手段から読み出した各データに乗算されるべき係数を予め記憶する係数記憶手段を含み、この係数記憶手段に前記サイクリックレジスタを駆動するクロックを予め記憶させておき、前記サイクリックレジスタの駆動は、前記クロックにより行う。
【０００９】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しつつ説明する。
図１は、本発明のディジタル・フィルタの実施形態の一例を概略的に示すブロック図である。図２は、実施形態にかかるディジタル・フィルタの詳細なブロック図である。
【００１０】
この実施形態にかかるディジタル・フィルタは、図１に示すように、非巡回形ディジタル・フィルタ（以下、ＦＩＲフィルタという）１と、ＦＩＲフィルタ２とを２段に亘って直列接続したものである。
このように２段のＦＩＲフィルタ１、２からなるディジタル・フィルタは、図２に示すように、ＲＡＭ１１、アドレス発生回路１２、ＲＯＭ１３、乗算器１４、加算器１５、およびレジスタ１６などからなり、これらは時分割で動作するように構成されている。すなわち、図２に示すディジタル・フィルタは、ＦＩＲフィルタ１として動作する場合と、ＦＩＲフィルタ２として動作する場合とがあり、これらは時分割で動作するようになっている。
【００１１】
ＲＡＭ１１は読み書き自在なメモリであり、図２に示すように、ＦＩＲフィルタ１に入力される入力データを記憶する第１記憶領域１１１と、ＦＩＲフィルタ１から出力される出力データを記憶する第２記憶領域１１２とを備えている。
アドレス発生回路１２は、データをＲＡＭ１１に読み書きする際に必要なアドレスを発生する回路であり、その詳細な構成については後述する。
【００１２】
ＲＯＭ１３には、ＲＡＭ１１から読み出した各データに乗算されるべき所定の各フィルタ係数が予め格納されている。また、このＲＯＭ１３には、後述のようにアドレス発生回路１２の駆動や制御を行う各種の信号があらかじめ格納されている。
【００１３】
乗算器１４は、ＲＡＭ１１から読み出したデータと、ＲＯＭ１３から読み出したフィルタ係数との乗算を行うように構成されている。
加算器１５は、乗算器１４の乗算結果とレジスタ１６の出力とを加算し、その加算結果をレジスタ１６に出力するように構成されている。
【００１４】
レジスタ１６は、ＦＩＲフィルタ１として使用する場合には、その格納内容をＲＡＭ１１の第２記憶領域１１２に転送するとともに、ＦＩＲフィルタ２として使用する場合には、その格納内容を出力データとして出力するように構成されている。
【００１５】
次に、図２に示すＲＡＭ１１、およびアドレス発生回路１２の詳細な構成について、図３を参照して説明する。
ＲＡＭ１１は、図３に示すように、ＦＩＲフィルタ１に使用する第１記憶領域１１１と、ＦＩＲフィルタ２に使用する第２記憶領域１１２とからなる。第１記憶領域１１１はｎワードを記憶できるように１番地（ＷＯＲＤ１−１）〜ｎ番地（ＷＯＲＤ１−ｎ）からなり、第２記憶領域１１２はｍワードを記憶するように１番地（ＷＯＲＤ２−１）〜ｍ番地（ＷＯＲＤ２−ｍ）からなっている。
【００１６】
アドレス発生回路１２は、図３に示すように、サイクリックレジスタ１２１と、サイクリックレジスタ１２２と、オン・オフ切換え用回路１２３と、オン・オフ切換え用回路１２４とから構成され、これらの各部はＲＯＭ１３からの信号により動作または制御されるようになっている。
【００１７】
サイクリックレジスタ１２１は、ＲＡＭ１１の第１記憶領域１１１のアドレス指定をサイクリック（循環的）に行うものであり、第１記憶領域１１１のｎ個のアドレスに対応するｎ個のフリップフロップ１２１−１〜１２１−ｎを環状に接続させたものである。ｎ個のフリップフロップ１２１−１〜１２１−ｎには、ＲＯＭ１３からの動作用のクロックＣＫ１がそれぞれ供給されている。
【００１８】
フリップフロップ１２１−１〜１２１−ｎには、ただ１つの「１」が設定され、この「１」がクロックＣＫ１によりフリップフロップ上を循環（転送）し、この「１」で指定される第１記憶領域１１１のアドレスが指定アドレスとなる。例えば、フリップフロップ１２１−１に「１」が格納されているときには、第１記憶領域１１１の１番地が指定されることになる。
【００１９】
サイクリックレジスタ１２２は、ＲＡＭ１１の第２記憶領域１１２のアドレス指定をサイクリックに行うものであり、第２記憶領域１１２のｍ個のアドレスに対応するｍ個のフリップフロップ１２２−１〜１２２−ｍを環状に接続させたものである。ｍ個のフリップフロップ１２２−１〜１２２−ｍには、ＲＯＭ１３からの動作用のクロックＣＫ２がそれぞれ供給されている。
【００２０】
ｍ個のフリップフロップ１２２−１〜１２２−ｍには、ただ１つの「１」が設定され、この「１」がクロックＣＫ２によりフリップフロップ上を循環、この「１」で指定される第２記憶領域１１２のアドレスが指定アドレスとなる。例えば、フリップフロップ１２２−１に「１」が格納されているときには、第２記憶領域１１２の１番地が指定されることになる。
【００２１】
オン・オフ切換え用回路１２３は、ＲＯＭ１３からの制御信号ＦＩＲ１に基づき、制御信号ＦＩＲ１が「Ｈ」レベルのときに、サイクリックレジスタ１２１によるアドレス指定が可能とするように構成されている。オン・オフ切換え用回路１２４は、ＲＯＭ１３からの動作信号ＦＩＲ２に基づき、制御信号ＦＩＲ２が「Ｈ」レベルのときに、サイクリックレジスタ１２２によるアドレス指定が可能となるように構成されている。
【００２２】
次に、このように構成される実施形態にかかるディジタル・フィルタの動作について、図面を参照して説明する。
まず、図２に示すディジタル・フィルタがＦＩＲフィルタ１として機能する場合の各部の動作の概要について、図２を参照して説明する。
【００２３】
この場合には、ＦＩＲフィルタ１に入力される入力データは、ＲＡＭ１１の第１記憶領域１１１に順次記憶されていく。アドレス発生回路１２は、ＲＡＭ１１にデータを読み書きする際に必要なアドレスを発生する。
乗算器１４は、ＲＡＭ１１の第１記憶領域１１１から読み出されたデータと、ＲＯＭ１３から読み出されたフィルタ係数との乗算を行う。加算器１５は、乗算器１４の乗算結果とレジスタ１６の出力とを加算し、その加算結果をレジスタ１６に出力する。レジスタ１６の格納内容はＲＡＭ１１の第２記憶領域１１２に格納される。
【００２４】
次に、図２に示すディジタル・フィルタがＦＩＲフィルタ２として機能する場合の各部の動作の概要について、図２を参照して説明する。
この場合には、ＲＡＭ１１の第２記憶領域１１２に記憶されているデータが順次読み出される。乗算器１４は、その読み出されたデータとＲＯＭ１３から読み出されたフィルタ係数との乗算を行う。加算器１５は、乗算器１４の乗算結果とレジスタ１６の出力とを加算し、その加算結果をレジスタ１６に出力する。レジスタ１６の格納内容は、ＦＩＲフィルタ２の出力データとして出力される。
【００２５】
次に、アドレス発生回路１２の動作について、図３を参照して説明する。
まず、動作の開始時に、サイクリックレジスタ１２１のフリップフロップ１２１−１と、サイクリックレジスタ１２２のフリップフロップ１２２−１とには、動作の開始時に「１」がそれぞれ初期設定される。
【００２６】
このアドレス発生回路１２は、図４に示すように、ＦＩＲフィルタ１として使用される期間Ｔ１、Ｔ３…と、ＦＩＲフィルタ２として使用される期間Ｔ２、Ｔ４…とに応じた動作を交互に行うものである。
まず、ＦＩＲフィルタ１として使用される期間Ｔ１には、ＲＯＭ１３からの制御信号（ＦＩＲ１）は図４に示すように「Ｈ」レベルとなり、制御信号（ＦＩＲ２）は同図に示すように「Ｌ」レベルとなる。これにより、ＦＩＲフィルタ１として使用される期間Ｔ１には、オン・オフ切換え用回路１２３はオン状態になり、サイクリックレジスタ１２１による第１記憶領域１１１のアドレス指定が可能となる。
【００２７】
期間Ｔ１には、サイクリックレジスタ１２１を構成するフリップフロップ１２１−１〜１２１−ｎに対し、ＲＯＭ１３からクロックＣＫ１が供給される（図４参照）。従って、このクロックＣＫ１に応じてフリップフロップ１２１−１に格納されている「１」が他のフリップフロップ内を順次転送されていく。
【００２８】
そして、この「１」により指定されるＲＡＭ１１の第１記憶領域１１１のアドレスにデータが書き込まれると同時に読み出され、その読み出されたデータは図２の乗算器１４に転送される。そして、サイクリックレジスタ１２１にｎ個のクロックＣＫ１が供給されてｎ回のアドレス指定が終了すると、次のＦＩＲフィルタ２として使用される期間Ｔ２に移行する。
【００２９】
一方、ＦＩＲフィルタ２として使用される期間Ｔ２には、ＲＯＭ１３からの制御信号（ＦＩＲ１）は「「Ｌ」レベルになるとともに、制御信号（ＦＩＲ２）は「Ｈ」レベルとなる。これにより、ＦＩＲフィルタ２として使用される期間Ｔ２には、オン・オフ切換え用回路１２４はオン状態になり、サイクリックレジスタ１２２による第２記憶領域１１２のアドレス指定が可能となる。
【００３０】
期間Ｔ２には、サイクリックレジスタ１２２を構成するフリップフロップ１２２−１〜１２２−ｍに対し、ＲＯＭ１３からクロックＣＫ２が供給される（図４参照）。従って、このクロックＣＫ２に応じてフリップフロップ１２２−１に格納されている「１」がフリップフロップ内を順次転送されていく。
【００３１】
そして、この「１」により指定されるＲＡＭ１１の第２記憶領域１１２のアドレスにデータが書き込まれると同時に読み出され、その読み出されたデータは図２の乗算器１４に転送される。そして、サイクリックレジスタ１２２にｍ個のクロックＣＫ２が供給されてｍ回のアドレス指定が終了すると、ＦＩＲフィルタ１として使用される次の期間Ｔ３に移行する。
【００３２】
ところで、期間Ｔ２では、サイクリックレジスタ１２１に対してクロックＣＫ１が一発だけ供給されるので（図４参照）、このクロックＣＫ１によりフリップフロップ１２１−１に格納されている「１」が、フリップフロップ１２１−２に転送される。従って、次の期間Ｔ３では、フリップフロップ１２１−２の「１」により指定される２番地から第１記憶領域１１１のアドレス指定が開始されることになる。
【００３３】
同様に、期間Ｔ３では、サイクリックレジスタ１２２に対してクロックＣＫ２が一発だけ供給されるので（図４参照）、このクロックＣＫ２によりフリップフロップ１２２−１に格納されている「１」が、フリップフロップ１２２−２に転送される。従って、次の期間Ｔ４では、フリップフロップ１２２−２の「１」により指定される２番地から第１記憶領域１１２のアドレス指定が開始されることになる。
【００３４】
以上説明したように、この実施形態にかかるディジタル・フィルタでは、アドレス発生回路１２として、アドレス指定をサイクリックに行うサイクリックレジスタ１２１、１２２で構成し、このサイクリックレジスタ１２１、１２２をＲＯＭ１３に予め格納されているクロックＣＫ１、ＣＫ２により動作させるようにしたので、その回路の構成が簡易になる上に、その回路を小型化できる。
【００３５】
また、この実施形態にかかるディジタル・フィルタでは、ＦＩＲフィルタ１にかかるデータを格納する第１記憶領域１１１と、ＦＩＲフィルタ２にかかるデータを格納する第２記憶領域とからなるＲＡＭ１１を備え、第１記憶領域１１１をサイクリックレジスタ１２１により使用している期間には、使用していないサイクリックレジスタ１２２のアドレス値を＋１増加させ、一方、第２記憶領域１１２をサイクリックレジスタ１２２により使用している期間には、使用していないサイクリックレジスタ１２１のアドレス値を＋１増加させるようにした。このため、両サイクリックレジスタ１２１、１２２は、使用開始に先立ってアドレス値を＋１増加するための時間が不要となり、その時間分だけ全体のデータ処理の時間を短縮できる。
【００３８】
以上説明したように、請求項１にかかる発明では、記憶手段の第１記憶領域と第２記憶領域の各アドレス指定を、個別かつ循環的に行うサイクリックレジスタを備え、サイクリックレジスタは、第１演算処理を行っているときには第２記憶領域の指定アドレスを＋１だけ増加させる一方、第２演算処理を行っているときには第１記憶領域の指定アドレスを＋１だけ増加させるようにした。さらに、係数記憶手段にサイクリックレジスタを駆動するクロックを予め記憶させておき、そのクロックによりサイクリックレジスタを駆動するようにした。
このため、サイクリックレジスタは、その使用に際してアドレスを＋１増加するための時間が不要となり、その時間分だけ全体のデータ処理の時間を短縮できる上に、アドレス指定手段の回路構成が簡易化、小型化が図れる。
【図面の簡単な説明】
【図１】本発明の実施形態のディジタル・フィルタの構成を示す概略ブロック図である。
【図２】図１に示すディジタル・フィルタの構成の一例を示すブロック図である。
【図３】図２に示すアドレス発生回路の構成の一例を示すブロック図である。
【図４】本発明の実施形態のディジタル・フィルタの動作の一例を説明するタイムチャートである。
【符号の説明】
１、２  ＦＩＲフィルタ
１１  ＲＡＭ
１２  アドレス発生回路
１３  ＲＯＭ
１４  乗算器
１５  加算器
１６  レジスタ
１１１  第１記憶領域
１１２  第２記憶領域
１２１、１２２  サイクリックレジスタ
１２１−１〜１２１ｎ  フリップフロップ
１２２−１〜１２２ｎ  フリップフロップ
１２３、１２４  オン・オフ切換え用回路
【図１】
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【図２】
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【図３】
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【図４】
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