(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されるメモリセル領域と周辺回路領域を有する半導体記憶装置であって、
前記メモリセル領域において、高濃度部と低濃度部を有するソースおよびドレインの前記低濃度部に第１の不純物としてリンを含むアクセストランジスタとしての第1の種類のＭＯＳトランジスタと、
前記周辺回路領域において、高濃度部と低濃度部を有するソースおよびドレインの前記低濃度部に前記第１の不純物とは異なり、前記第１の不純物より浅く分布している第２の不純物として砒素を含む第２の種類のＭＯＳトランジスタと、
前記第１の種類のＭＯＳトランジスタの前記ソースとつながるとともに、前記第１の種類のＭＯＳトランジスタの前記低濃度部と同じ不純物プロファイルを有する前記第１の不純物と、前記第２の種類のＭＯＳトランジスタの前記低濃度部と同じ不純物プロファイルを有する前記第２の不純物とを含むデータ記憶ノードとを備え、
前記第１の種類のＭＯＳトランジスタ及び前記第２の種類のＭＯＳトランジスタは、それぞれの前記ソースおよびドレインの前記高濃度部に、前記第１の不純物及び前記第２の不純物より高濃度でかつ深く分布している第３の不純物として砒素をさらに含み、前記データ記憶ノードは、前記第３の不純物を含まないことを特徴とする半導体記憶装置。
【請求項２】
半導体基板のメモリセル領域に第１の種類のＭＯＳトランジスタとデータ記憶ノードを有し、前記半導体基板の周辺回路領域に第２の種類のＭＯＳトランジスタを有する半導体記憶装置の製造方法であって、
アクセストランジスタとしての前記第1の種類のＭＯＳトランジスタの高濃度部と低濃度部を有するソースおよびドレインの前記低濃度部用の領域と前記ソースとつながるデータ記憶ノード用の領域とに第1の不純物としてリンを注入する第1工程と、
前記第２の種類のＭＯＳトランジスタの高濃度部と低濃度部を有するソースおよびドレインの前記低濃度部用の領域と上記データ記憶ノード用の領域とに前記第１の不純物とは異なる第２の不純物として砒素を、前記第１の不純物より浅く分布するように注入する第２工程と、
前記第1の種類のＭＯＳトランジスタの前記ソースおよびドレインの前記高濃度部用の領域と前記第２の種類のＭＯＳトランジスタの前記ソースおよびドレインの前記高濃度部用の領域とに第３の不純物として砒素を前記第１工程及び前記第２工程より深く注入してそれぞれ前記ソースおよびドレインの前記高濃度部を形成する第３工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記半導体基板の前記メモリセル領域及び前記周辺回路領域として、シリコン半導体基板のＰ型領域を用いることを特徴とする請求項２に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置及びその製造方法に関するものである。さらに詳しくは、半導体記憶装置におけるデータ記憶ノードの改良に関するものである。
【０００２】
【従来の技術】
図５は、従来の半導体メモリデバイスの構造と動作について説明するための図である。図５（ａ）は、その構造の要部を示す断面図であり、Ｑ１，Ｑ２はＭＯＳトランジスタ、ＮＤはデータ記憶ノードを示す。この半導体メモリデバイスでは、シリコン基板１の上のＰ型ウェル２が、フィールド分離酸化膜３により分離されている。その表面には、ゲート酸化膜４、ゲート電極５及びゲートサイドウォール６が形成されている。
【０００３】
さらに、ＭＯＳトランジスタＱ１のソース／ドレインSD１が、Ｎ-領域７とＮ+領域９により形成されている。また、ＭＯＳトランジスタＱ２のソース／ドレインSD２は、Ｎ-領域８とＮ+領域９により形成されている。また、データ記憶ノードＮＤにはＮ-領域８が形成され、Ｐウェル２との間でＮ-／Ｐ接合を形成している。ここで、ＭＯＳトランジスタＱ２のＮ-領域８とデータ記憶ノードＮＤのＮ-領域８とは、同時に形成され、同じ不純物プロファイルをもっている。
【０００４】
図６は、図５（ａ）に示した従来の半導体メモリデバイスの製造方法を説明するための図である。
製造工程について説明すると、先ず図６（ａ）に示すように、シリコン基板１のＰ型ウェル２の上にフィールド分離酸化膜３を形成する。次に、ＭＯＳトランジスタＱ１，Ｑ２の形成領域にゲート酸化膜４及びゲート電極５を形成する。
次に、ＭＯＳトランジスタＱ２及びデータ記憶ノードＮＤの領域をレジスト１１ａで覆い、ＭＯＳトランジスタＱ１の領域に燐Ｐをイオン注入し、Ｎ-領域７を形成する。
【０００５】
次に、図６（ｂ）に示すように、ＭＯＳトランジスタＱ１の領域をレジスト１１ｂで覆い、ＭＯＳトランジスタＱ２の領域とデータ記憶ノードＮＤの領域に砒素Ａｓをイオン注入し、それぞれＮ-領域８を形成する。
次に、図６（ｃ）に示すように、ゲート電極５にサイドウォール６を形成した後、データ記憶ノード部NDの領域をレジスト１１ｃで覆い、ＭＯＳトランジスタＱ１，Ｑ２の領域に砒素Ａｓをイオン注入し、それぞれＮ+領域９を形成する。Ｎ+領域９は、高エネルギー注入により、深く、また高濃度に砒素Ａｓを注入して形成する。
以上のような製造工程により、図５（ａ）に示した構造の半導体メモリデバイスが製造される。
【０００６】
以上説明した従来の半導体メモリデバイスでは、データ記憶部ノードＮＤならびにその同一電位部に用いるＰＮ接合は、図６(ｂ)に示すように、ＮチャネルＭＯＳトランジスタＱ２のＮ-領域８の形成と同時に形成し、かつ、近接したＭＯＳトランジスタＱ２のＮ-領域８に用いるイオン種一種で形成していた。
この場合、Ｎ-領域８の不純物濃度及びプロファイルは、ＭＯＳトランジスタＱ２のトランジスタパフォーマンス重視で決定されていることから、データ記憶ノードＮＤのＮ-領域８としては必ずしも十分でないという問題があり、ＰＮ接合特性にリーク電流成分が発生していた。
【０００７】
【発明が解決しようとする課題】
図５（ｂ）は、図５（ａ）のデータ記憶部ノードＮＤのＰＮ接合部のＰ型不純物／Ｎ型不純物濃度及びプロファイルと空乏層の状態を示す図である。図５（ｂ）の上図は、バイアスがないときの空乏層の状態、図５（ｂ）の下図は、バイアスを例えば３Ｖ印加したときの空乏層の状態を示している。ＰＮ接合部のＰ型不純物／Ｎ型不純物濃度及びプロファイルが不充分な状態にあるため、図５（ｂ）の下図に示すように、バイアスがある程度（ここでは２．５Ｖ）になると空乏層が基板表面部まで伸びてしまいリークパスを含んでしまうようになる。このため、図５（ｃ）に示すようにＰＮ接合特性にリーク電流成分が発生し、リーク電流が正常時の２桁程度まで増大している。
【０００８】
この発明はこのような従来の問題を解決するためになされたもので、データ記憶部ノードのリーク電流を抑制した半導体記憶装置及びその製造方法を提供しようとするものである。さらに、この発明は、製造工程におけるマスク枚数およびイオン注入工程数を増加させることなしに不純物プロファイルならびに濃度を変更することにより、データ記憶部ノードのリーク電流を抑制した半導体記憶装置及びその製造方法を提供しようとするものである。また、これを適用して、各種の特性が改善されたＳＲＡＭなどの半導体記憶装置を提供しようとするものである。
【０００９】
【課題を解決するための手段】
この発明の半導体記憶装置は、半導体基板に形成されるメモリセル領域と周辺回路領域を有する半導体記憶装置であって、
前記メモリセル領域において、高濃度部と低濃度部を有するソースおよびドレインの前記低濃度部に第１の不純物としてリンを含むアクセストランジスタとしての第1の種類のＭＯＳトランジスタと、
前記周辺回路領域において、高濃度部と低濃度部を有するソースおよびドレインの前記低濃度部に前記第１の不純物とは異なり、前記第１の不純物より浅く分布している第２の不純物として砒素を含む第２の種類のＭＯＳトランジスタと、
前記第１の種類のＭＯＳトランジスタの前記ソースとつながるとともに、前記第１の種類のＭＯＳトランジスタの前記低濃度部と同じ不純物プロファイルを有する前記第１の不純物と、前記第２の種類のＭＯＳトランジスタの前記低濃度部と同じ不純物プロファイルを有する前記第２の不純物とを含むデータ記憶ノードとを備え、
前記第１の種類のＭＯＳトランジスタ及び前記第２の種類のＭＯＳトランジスタは、それぞれの前記ソースおよびドレインの前記高濃度部に、前記第１の不純物及び前記第２の不純物より高濃度でかつ深く分布している第３の不純物として砒素をさらに含み、前記データ記憶ノードは、前記第３の不純物を含まないことを特徴とするものである。
【００１０】
この発明の半導体記憶装置の製造方法は、半導体基板のメモリセル領域に第１の種類のＭＯＳトランジスタとデータ記憶ノードを有し、前記半導体基板の周辺回路領域に第２の種類のＭＯＳトランジスタを有する半導体記憶装置の製造方法であって、
アクセストランジスタとしての前記第1の種類のＭＯＳトランジスタの高濃度部と低濃度部を有するソースおよびドレインの前記低濃度部用の領域と前記ソースとつながるデータ記憶ノード用の領域とに第1の不純物としてリンを注入する第1工程と、
前記第２の種類のＭＯＳトランジスタの高濃度部と低濃度部を有するソースおよびドレインの前記低濃度部用の領域と上記データ記憶ノード用の領域とに前記第１の不純物とは異なる第２の不純物として砒素を、前記第１の不純物より浅く分布するように注入する第２工程と、
前記第1の種類のＭＯＳトランジスタの前記ソースおよびドレインの前記高濃度部用の領域と前記第２の種類のＭＯＳトランジスタの前記ソースおよびドレインの前記高濃度部用の領域とに第３の不純物として砒素を前記第１工程及び前記第２工程より深く注入してそれぞれ前記ソースおよびドレインの前記高濃度部を形成する第３工程とを含むことを特徴とするものである。
【００１１】
また、この発明の半導体記憶装置の製造方法は、前記半導体基板の前記メモリセル領域及び前記周辺回路領域として、シリコン半導体基板のＰ型領域を用いることを特徴とするものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態について説明する。なお、図中、同一の符号はそれぞれ同一又は相当部分を示す。
実施の形態１．
図１は、この発明の実施の形態１による半導体記憶装置の構造と動作を説明するための図である。この実施の形態１では、半導体記憶装置が２種類のＮチャネルMOSトランジスタを持ち、そのＮ-領域の形成に複数のイオン種を用いる場合を例にとって説明する。
図１（ａ）は、この発明の実施の形態１による半導体記憶装置の要部構成を示す断面図である。図１（ａ）において、Ｑ１は第１の種類のＭＯＳトランジスタ、Ｑ２は第２の種類のＭＯＳトランジスタ、ＮＤはデータ記憶ノードを示す。また、１はシリコン基板、２はＰ型ウェル、３はフィールド分離酸化膜、４はゲート酸化膜、５はゲート電極、６はゲートサイドウォールを示す。
【００１９】
さらに、７は第１の種類のＭＯＳトランジスタＱ１のソース／ドレインSD１ならびにデータ記憶ノードＮＤに第１の不純物により形成したＮ-領域（ここでは燐Ｐの注入で形成）、８は第２の種類のＭＯＳトランジスタＱ２のソース／ドレインND２ならびにデータ記憶ノードＮＤに第２の不純物により形成したＮ-領域（ここでは砒素Asの注入で形成）、９はＭＯＳトランジスタＱ１及びＱ２のそれぞれのソース／ドレインSD１，SD２に第３の不純物により形成したＮ+領域（ここでは砒素Ａｓの注入で形成）を示す。
【００２０】
図１に示した構造において、ＭＯＳトランジスタＱ１のＮ-領域７とデータ記憶ノードＮＤのＮ-領域７とは、好適な第１の不純物の例として、燐Ｐの注入により同時に形成され、同じ不純物プロファイルをもつ。また、ＭＯＳトランジスタＱ２のＮ-領域８とデータ記憶ノードＮＤのＮ-領域８とは、好適な第２の不純物の例として、砒素Ａｓの注入により同時に形成され、同じ不純物プロファイルをもつ。さらに、ＭＯＳトランジスタＱ１及びＱ２のそれぞれのＮ+領域９は、好適な第３の不純物の例として、砒素Ａｓの注入により形成され、同じ不純物プロファイルをもつ。Ｎ+領域９の形成のための砒素Ａｓの注入はより高いエネルギーでなされ、Ｎ-領域７及び８よりも深く、かつ高濃度に形成される。
データ記憶ノードＮＤにおいて、Ｎ-領域７はＮ-領域８より深く形成され二重の層をなしている。
【００２１】
この実施の形態では、以上のように、データ記憶ノードＮＤのＮ-領域を、不純物の異なる複数の層を用いて形成し、これによりＮ-／Ｐ接合を形成している。このため、通常使用バイアスの印可時において、Ｎ-／Ｐ接合が形成する空乏層が基板表面に達することがなくなる。従って、Ｎ-／Ｐ接合のリーク電流のリーク成分を大幅に抑制することができる。
【００２２】
図１（ｂ）は、図１（ａ）のデータ記憶ノードＮＤの不純物プロファイルと空乏層の形成状態を示す図である。図１（ｂ）の上図は、バイアスが印可されていないときの状態、図１（ｂ）の下図は、例えば３Ｖのバイアスが印可されている時の状態を示す。バイアス印可時においても、図１（ｂ）の下図のように、空乏層は表面に達しない。
図１（ｃ）は、データ記憶ノードＮＤのＮ-／Ｐ接合リーク特性を示す図である。図５（ｃ）と比較して分かるように、リーク電流を約１／５０に低減できることが示されている。
【００２３】
以上説明したように、この実施の形態によれば、データ記憶部ノードの不純物プロファイルが適切に形成され、リーク電流を抑制した半導体記憶装置及びその製造方法を得ることができる。
【００２４】
実施の形態２．
図２は、この発明の実施の形態による半導体記憶装置の製造方法の要部を示す図である。
製造方法について説明すると、先ず、図２（ａ）に示すように、シリコン基板１のＰ型ウェル２の上にフィールド分離酸化膜３を形成する。次に、ＭＯＳトランジスタＱ１，Ｑ２の形成領域にゲート酸化膜４及びゲート電極５を形成する。ここまでは、通常の製造工程である。
【００２５】
次に、ＭＯＳトランジスタＱ２の領域をレジストマスク１０ａで覆い、ＭＯＳトランジスタＱ１（第１の種類のＭＯＳトランジスタ）のソース／ドレイン形成領域とデータ記憶ノードＮＤの領域に、第１の不純物として燐Ｐをイオン注入し、それぞれＮ-領域７を形成する（第１工程）。
【００２６】
次に、図２（ｂ）に示すように、ＭＯＳトランジスタＱ１の領域をレジストマスク１０ｂで覆い、ＭＯＳトランジスタＱ２（第２の種類のＭＯＳトランジスタ）のソース／ドレイン形成領域とデータ記憶ノードＮＤの領域に、第２の種類の不純物として砒素Ａｓをイオン注入し、それぞれＮ-領域８を形成する（第２工程）。データ記憶ノードＮＤにおいて、Ｎ-領域８はＮ-領域７よりも浅くなるように形成する。
【００２７】
次に、図２（ｃ）に示すように、ＭＯＳトランジスタＱ１，Ｑ２のゲートサイドウォール６を形成した後、データ記憶ノードNDの領域をレジストマスク１０ｃで覆い、ＭＯＳトランジスタＱ１，Ｑ２のソース／ドレイン形成領域に、第３の不純物として砒素Ａｓをイオン注入し、それぞれＮ+領域９を形成する（第３工程）。Ｎ+領域９には、高エネルギーでより深く、また高濃度に砒素Ａｓを注入する。
これにより、ＭＯＳトランジスタＱ１のソース／ドレインSD１が、Ｎ-領域７とＮ+領域９とにより形成され、ＭＯＳトランジスタＱ２のソース／ドレインSD２が、Ｎ-領域８とＮ+領域９とにより形成される。
以上のような製造工程により、図１に示した構造の半導体記憶装置を製造することができる。
【００２８】
以上のような、製造方法によれば、ＭＯＳトランジスタＱ１，Ｑ２のソース／ドレインSD１，SD２及びデータ記憶ノードＮＤの不純物領域の形成のためのイオン注入は３回行っている。したがって、イオン注入のレジストマスク（１０ａ，１０ｂ，１０ｃ）は、３回施している。この回数は、図６で示した従来例の製造方法と変わらない。すなわち、この実施の形態の製造方法では、従来と同じレジストマスクの枚数とイオン注入の工程数によって、レジストマスクのパターンの設定を変えるだけで、この実施の形態の半導体記憶装置の不純物プロファイルを形成することができる。
【００２９】
以上説明したように、この実施の形態によれば、メモリデバイスで行う異なるイオン注入による複数回のＮ-領域の形成を用いて、データ記憶ノードに複数のイオン種を注入してＮ-領域を形成し、もってＮ-／Ｐ接合を形成する。これにより、イオン注入マスクの開口方法のみを変更し、形成マスク枚数および形成工程数を従来より増加させることなく、所望のＮ-領域のプロファイルを形成することができる。これにより、データ記憶部ノードにおけるＮ-／Ｐ接合のリーク電流を抑制した半導体記憶装置及びその製造方法を得ることができる。
【００３０】
実施の形態３．
次に、この発明の実施の形態３として、実施の形態１〜２で説明したＮ-／Ｐ接合をデータ記憶ノードに用いた半導体メモリデバイスのうち、特にＳＲＡＭを例にとって説明する。
図３は、この発明の実施の形態３による、半導体記憶装置としてのＳＲＡＭの要部構造を示す図である。図３（ａ）は、左半部にＳＲＡＭのメモリセル部の一部の平面図を、右半部に周辺回路部の一部の平面図を示している。また、図３（ｂ）は左半部にメモリセル部のＡ−Ａ線の断面図を、右半部に周辺回路部のＢ−Ｂ線の断面図を示している。
【００３１】
図３において、Ｑ１はメモリセル部のアクセスMOSトランジスタ、Ｑ１’はドライバMOSトランジスタ、ＮＤはデータ記憶ノードを示す。また、Ｑ２は、周辺回路部のＭＯＳトランジスタを示す。
この図３の構造では、メモリセル部でアクセスMOSトランジスタＱ１のソース／ドレインSD１とデータ記憶ノードＮＤとがつながって形成されている。この点を除き図１の構造と同様であるから、詳細な説明は省略する。
【００３２】
ＳＲＡＭにおいては、その使用用途からの要求により、低消費電力および低電圧動作が必須項目となる。これを表現するパラメータとして、（イ）データHold下限電圧、（ロ）動作Vcc下限電圧、ならびに（ハ）データ保持時のスタンバイ消費電流があり重要な３大要素である。
この実施の形態においては、データ記憶ノードＮＤにおいて、複数層の異なる不純物によりＮ-領域を形成し、これによりＮ-／Ｐ接合状態を形成するようにしたので、Vcc下限電圧を向上させることができる（上記（ロ）を満足）。さらに、Ｎ-／Ｐ接合リーク電流が大幅に抑制されるので、データHold下限電圧、データ保持時のスタンバイ消費電流の特性を向上させることが可能となる（上記（イ）（ハ）を満足）。
【００３３】
図４は、従来のＳＲＡＭ（図示の従来製品）とこの発明の実施の形態によるＳＲＡＭ（図示の改善製品）とのデバイスパフォーマンスを比較したテーブルである。図４において、動作下限電圧が上記のVcc下限電圧に相当し、データ保持下限がデータHold下限電圧に相当し、電源電流ICC3及びICC5がデータ保持時のスタンバイ消費電流に相当する。図４から明らかなように、デバイスパフォーマンスが改善され、この発明の効果が出ている事が分かる。
又、図３に示した構造のＳＲＡＭは、実施の形態２で示した製造方法を適用して製造することができる。重複を避けるため、詳細な説明は省略する。
このような製造方法によると、レジストマスク枚数ならびにイオン注入工程数を増加させる事なく、この実施の形態の半導体記憶装置を製造できるという効果がある。
【００３４】
以上説明したように、この実施の形態によれば、ＳＲＡＭデバイスにおいて、デバイスパフォーマンスのうち特に重要な、Hold下限電圧、Vcc下限電圧、および保持時スタンバイ電流を同時に向上させる事ができる。
以上では、SRAMを例にとって説明したが、ＤＲＡＭおよびＳＲＡＭによって代表される半導体メモリデバイスでは、データ記憶部ならびにその同一電位部をＰＮ接合部で形成している。この発明は、このようなＰＮ接合部の形成に広く用いることができるものである。
【００３５】
【発明の効果】
以上説明したように、この発明によれば、第1の種類のMOSトランジスタと、第２の種類のMOSトランジスタのそれぞれのソース／ドレイン形成に用いられる異なる種類の不純物を用いて、データ記憶ノードを形成するので、データ記憶ノードの不純物プロファイルを適切に形成することがでる。したがって、データ記憶ノードにおける接合リーク電流を低減することができ、半導体記憶装置のパーフォーマンスを向上させることができる。
【００３６】
また、この発明によれば、メモリセル部と周辺回路部とを有する半導体記憶装置において、第１の種類のMOSトランジスタとデータ記憶ノードとがメモリセル部に含まれ、第２の種類のMOSトランジスタが周辺回路部に含まれ、データ記憶ノードが異なる複数の不純物によって形成される。これにより、データ記憶ノードにおける接合リーク電流を低減することができ、半導体記憶装置のパーフォーマンスを向上させることができる
【００３７】
また、この発明によれば、第1の種類及び第２の種類のMOSトランジスタ並びにデータ記憶ノードの形成に、マスク枚数及びイオン注入回数を従来より増加させることなく、マスクパターン及びイオン注入パターンの改善により、上述のような半導体記憶装置を製造することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体記憶装置の構造と動作を説明するための図であり、（ａ）は構造、（ｂ）は不純物プロファイルならびに電気伝導キャリアプロファイル、（ｃ）は電気的特性の一例を示す。
【図２】  この発明の実施の形態２による半導体記憶装置の製造方法の工程の要部を示す図である。
【図３】  この実施の形態３による、半導体記憶装置としてのＳＲＡＭの構造要部を示す図である。
【図４】  この実施の形態３による、半導体記憶装置としてのＳＲＡＭのデバイスパフォーマンスを従来のものと比較して示すテーブルである。
【図５】  従来の半導体メモリデバイスの構造と動作について説明するための図であり、（ａ）は構造、（ｂ）は不純物プロファイルならびに電気伝導キャリアプロファイル、（ｃ）は電気的特性の一例を示す。
【図６】  従来の半導体メモリデバイスの製造方法を説明するための図である。
【符号の説明】
Ｑ１，Ｑ１’  第１の種類のＭＯＳトランジスタ、Ｑ２  第２の種類のＭＯＳトランジスタ、ＮＤ  データ記憶ノード、ＳＤ１，ＳＤ２  ソース／ドレイン、Ｓ  ソース、Ｄ  ドレイン、１  シリコン基板、２  Ｐ型ウェル、３  フィールド分離酸化膜、４  ゲート酸化膜、５  ゲート電極、６  ゲートサイドウォール、７  Ｎ-領域（第１の不純物を含む）、８  Ｎ-領域（第２の不純物を含む）、９  Ｎ+領域（第３の不純物を含む）、１０ａ〜１０ｃ  レジストマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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