(57)【特許請求の範囲】
【請求項１】
レジスタから発生する信号が入力されて一定のビットのドメイン信号を発生する第１信号発生手段；データロード用第１及び第２制御信号を発生する第２及び第３信号発生手段；コアブロックからデータを読み出すための第３及び第４制御信号を発生する第４及び第５信号発生手段；及び、前記第２及び第３信号発生手段から発生した第１及び第２制御信号及びクロック信号に従ってコアブロックから読み出したデータをロードし、前記第１信号発生手段から発生したドメイン信号に従って、前記ロードしたデータを各ドメインにより一定時間だけ遅延させてデータ出力時間を補償して出力するデータ出力シフト部を含むことを特徴とする、パケットコマンド駆動型メモリ素子。
【請求項２】
前記データ出力シフト部は、前記コアブロックから読み出したデータを前記第２及び第３信号発生手段から発生する第１及び第２制御信号及びクロック信号に従ってロードするためのロード手段；及び、前記ロード手段の出力信号を前記第１信号発生手段から発生したドメイン信号に従って一定時間だけ遅延させてデータ出力時間を補償し、補償した信号を読み出しデータとしてデータパッドを通して出力するデータ出力時間補償手段を備えることを特徴とする、請求項１記載のパケットコマンド駆動型メモリ素子。
【請求項３】
前記データ出力時間補償手段は、前記ロード手段の出力信号を前記第１信号発生手段から発生したドメイン信号に従って一定時間だけ遅延させるための遅延手段；及び、前記遅延手段を通して遅延された信号または前記ロード手段の出力信号の一つを読み出しデータとして前記第１信号発生手段から発生したドメイン信号によりデータパッドに伝達するための伝達手段を備えることを特徴とする、請求項２記載のパケットコマンド駆動型メモリ素子。
【請求項４】
前記ドメイン信号は４ビットの信号で、前記ドメインは、コントローラーから最も遠い第１ドメインからコントローラーに最も近い第５ドメインまでの、５個のドメインに分けられることを特徴とする、請求項３記載のパケットコマンド駆動型メモリ素子。
【請求項５】
前記遅延手段は、前記ロード手段の出力信号を前記ドメイン信号に従って１ｔｃｙｃｌｅずつ遅延させるための第１〜第４遅延手段からなることを特徴とする、請求項３記載のパケットコマンド駆動型メモリ素子。
【請求項６】
前記第１遅延手段は、前記第１信号発生手段から発生したドメイン信号のうちの第１ドメイン信号に従って前記ロード手段の出力信号を伝達するための第１伝達ゲート；及び、前記第１伝達ゲートを通して伝達されたデータを前記クロック信号に応答して１ｔｃｙｃｌｅ分遅延させるための第１フリップフロップからなることを特徴とする、請求項５記載のパケットコマンド駆動型メモリ素子。
【請求項７】
前記第２遅延手段は、前記第１信号発生手段から発生するドメイン信号のうちの第２ドメイン信号に従って前記第１遅延手段の第１フリップフロップを通して１ｔｃｙｃｌｅ分遅延されたデータを伝達するための第２伝達ゲート；及び、前記第２伝達ゲートの出力を前記クロック信号に応答して１ｔｃｙｃｌｅ遅延させて２ｔｃｙｃｌｅ分遅延されたデータを出力するための第２フリップフロップからなることを特徴とする、請求項５記載のパケットコマンド駆動型メモリ素子。
【請求項８】
前記第３遅延手段は、前記第１信号発生手段から発生したドメイン信号のうちの第３ドメイン信号に従って前記第２遅延手段の第２フリップフロップを通して２ｔｃｙｃｌｅ分遅延された信号を伝達するための第３伝達ゲート；及び、前記クロック信号に応答して前記第２伝達ゲートを通して伝達されたデータを更に１ｔｃｙｃｌｅ遅延させて３ｔｃｙｃｌｅ分遅延されたデータを出力する第３フリップフロップからなることを特徴とする、請求項５記載のパケットコマンド駆動型メモリ素子。
【請求項９】
前記第４遅延手段は、前記第１信号発生手段から発生したドメイン信号のうちの第４ドメイン信号に従って前記第３遅延手段の第３フリップフロップを通して３ｔｃｙｃｌｅ分遅延された信号を伝達するための第４伝達ゲート；及び、前記伝達ゲートを通して伝達されたデータを前記クロック信号に応答して１ｔｃｙｃｌｅ遅延させて４ｔｃｙｃｌｅ分遅延されたデータをデータパッドに読み出しデータとして出力する第４フリップフロップからなることを特徴とする、請求項５記載のパケットコマンド駆動型メモリ素子。
【請求項１０】
前記伝達手段は、前記第１信号発生手段から発生したドメイン信号に従って前記ロード手段の出力を伝達するか、或いは前記遅延手段の第１遅延手段乃至第４遅延手段を通して遅延された信号を伝達するための第１乃至第４伝達手段からなることを特徴とする、請求項３記載のパケットコマンド駆動型メモリ素子。
【請求項１１】
前記第１伝達手段は、前記第１信号発生手段から発生したドメイン信号のうちの第１ドメイン信号に従って前記ロード手段の出力を伝達するための第５伝達ゲートからなることを特徴とする、請求項１０記載のパケットコマンド駆動型メモリ素子。
【請求項１２】
前記第２伝達手段は前記第１信号発生手段から発生したドメイン信号のうちの第２ドメイン信号に従って、第１ドメインでは前記ロード手段の出力を伝達し、第２ドメインでは前記第１遅延手段の出力を伝達するための第６伝達ゲートからなることを特徴とする、請求項１０記載のパケットコマンド駆動型メモリ素子。
【請求項１３】
前記第３伝達手段は前記第１信号発生手段から発生したドメイン信号のうちの第３ドメイン信号に従って、第１ドメインでは前記第６伝達ゲートの出力を伝達し、第３ドメインでは第２遅延手段の出力を伝達するための第７伝達ゲートからなることを特徴とする、請求項１０記載のパケットコマンド駆動型メモリ素子。
【請求項１４】
第４伝達手段は前記第１信号発生手段から発生したドメイン信号のうちの第４ドメイン信号に従って、第１ドメインでは前記第７伝達ゲートの出力を伝達し、第３ドメインでは第３遅延手段の出力を伝達するための第８伝達ゲートからなることを特徴とする、請求項１０記載のパケットコマンド駆動型メモリ素子。
【請求項１５】
レジスタから発生する信号が入力されて一定のビットのドメイン信号を発生する第１信号発生手段；データロード用第１及び第２制御信号を発生する第２及び第３信号発生手段；コアブロックからデータを読み出すための第３及び第４制御信号を発生する第４及び第５信号発生手段；及び、前記第２及び第３信号発生手段から発生した第１及び第２制御信号及びクロック信号に従ってコアブロックから読み出したデータをロードするためのロード手段と、前記第１信号発生手段から発生したドメイン信号に従って前記ロード手段を通してロードされたデータを各ドメインによって一定時間だけ遅延させてデータ出力時間を補償し、補償された信号を読み出しデータとしてデータパッドを通して出力するデータ出力時間補償手段とを備えるデータ出力シフト部を含み、前記データ出力シフト部は、コントローラーから最も遠いドメイン１では前記ロード手段を通して伝達されたデータを遅延なしに前記伝達手段を通して読み出しデータとしてデータパッドに出力し、コントローラーから２番目に遠いドメイン２では前記ロード手段を通して伝達されたデータを遅延手段を通して１ｔｃｙｃｌｅ分遅延させてデータ出力時間を補償して前記伝達手段を通して読み出しデータとしてデータパッドに出力し、コントローラーから３番目に遠いドメイン３では前記ロード手段を通して伝達されたデータを遅延手段を通して２ｔｃｙｃｌｅ分遅延させてデータ出力時間を補償して前記伝達手段を通して読み出しデータとしてデータパッドに出力し、コントローラーから４番目に遠いドメイン４では前記ロード手段を通して伝達されたデータを遅延手段を通して３ｔｃｙｃｌｅ分遅延させてデータ出力時間を補償して前記伝達手段を通して読み出しデータとしてデータパッドに出力し、コントローラーに最も近いドメイン５では前記ロード手段を通して伝達されたデータを遅延手段を通して４ｔｃｙｃｌｅ分遅延させてデータ出力時間を補償して直接読み出しデータとしてデータパッドに出力することを特徴とする、パケットコマンド駆動型メモリ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パケットコマンド（ｐａｃｋｅｔ  ｃｏｍｍａｎｄ）駆動型メモリ素子に関し、特にｌｏｎｇｂｕｓチャンネル上の各レイテンシンタイム（ｌａｔｅｎｃｙ  ｔｉｍｅ）をシフトレジスタ部で直接コントロールすることで、データ出力タイムを安定にコントロールしかつ面積を低減できるパケットコマンド駆動型メモリ素子に関する。
【０００２】
【従来の技術】
図１は一般のパケット駆動型メモリ素子例えばＲａｍｂｕｓ  ＤＲＡＭの様なメモリ素子におけるチャンネル構造を示す。図１を参照すれば、ｌｏｎｇｂｕｓチャンネル上に多数の各Ｒａｍｂｕｓ  ＤＲＡＭが連結しているが、各Ｒａｍｂｕｓ  ＤＲＡＭ毎にＣＴＭとＣＦＭの位相差が異なる。位相差が”０”の地点からその値が増加して”１”の地点までの領域を一つのレイテンシドメイン（ｌａｔｅｎｃｙ  ｄｏｍａｉｎ）という。
【０００３】
前記ｌｏｎｇｂｕｓチャンネルの場合、コントローラーから遠く離れたレイテンシドメインのデバイスはデータを速く読み出し、コントローラーから近いレイテンシドメインのデバイスはデータを遅く読み出すことで、コントローラーは全てのデバイスから同じ時点でデータを認識できることになる。
【０００４】
図２は従来のレイテンシドメインによるデータ出力時間をコントロールするためのメモリ素子のインタフェース部とシフトレジスタ部を示す。図２を参照すれば、従来のデータ出力時間をコントロールするためのインタフェース部は、Ｒａｍｂｕｓ  ＤＲＡＭ素子内部のレジスタ１１から発生した信号ＳＤＡＣ＜２：０＞を入力されてｒｄ５＿ｅｎ信号とｔＤＡＣ＜４：１＞を発生する第１信号発生手段１と、前記素子内部のレジスタ１１から発生した信号ＳＲＤ＜２：０＞を入力して信号ｒｄ＿ｄｉｙ＜２：０＞を発生する第２信号発生手段２と、前記第１信号発生手段１から発生した信号ｔＤＡＣ＜４：１＞が入力されて、中間内部信号ｌｏａｄＲＤｐｉｐｅをデータ出力シフト部に発生する第３信号発生手段３と、前記第１及び第２信号発生手段１、２からそれぞれ発生した信号ｔＤＡＣ＜４：１＞とｒｄ＿ｄｉｙ＜２：０＞を入力されて、中間内部信号ｄｒａｉｎＲＤｐｉｐｅをデータ出力シフト部８に発生する第４信号発生手段４とを備える。
【０００５】
また、従来のインタフェース部は、前記第２信号発生手段２から発生した信号ｒｄ＿ｄｉｙを入力されて信号ＣＯＬＬＡＴとＣＯＬＣＹＣをコアブロック１０にそれぞれ発生する第５及び第６信号発生手段５、６と、前記第２信号発生手段２から発生した信号ｒｄ＿ｄｉｙを入力して信号ＷｒｉｔｅＤ０１２３とＷｒｉｔｅＤ４５６７をデータ入力シフト部９に発生する第７信号発生手段７とを備える。前記の様な同じ信号発生手段１−７はロジック回路から構成される。
【０００６】
前記の様な構造を持つ従来のメモリ素子は、素子内部のレジスタ１１から発生した信号ＳＤＡＣ＜２：０＞を入力されてデコーディングして信号ｒｄ５＿ｅｎを直接データ出力シフト部８に発生すると同時に、信号ｔＤＡＣ＜４：１＞を第３信号発生手段３及び第４信号発生手段４に発生する。第２信号発生手段２はＳＲＤ＜２：０＞を入力されて信号ｒｄ＿ｄｉｙを第４信号発生手段４及び第５乃至第７信号発生手段５−７に発生する。
【０００７】
これにより、各信号発生手段はレイテンシドメインによって図６乃至図１０の各（ａ）に示すように、内部中間信号ＣＯＬＬＡＴ、ＣＯＬＣＹＣ、ｌｏａｄＲＤｐｉｐｅ、ｄｒａｉｎＲＤｐｉｐｅ、ＷｒｉｔｅＤ０１２３、ＷｒｉｔｅＤ４５６７を調節して読み出しデータの出力時間を”１ｔｃｙｃｌｅ”ずつ遅延させる。
【０００８】
一方、信号ｒｄ５＿ｅｎは図３に示すように、データ出力シフト部８に直接提供されて、前記データ出力シフト部８内でクロック信号（ｔｃｌｋ１、ｔｃｌｋ１ｂ）、（ｔｃｌｋ２、ｔｃｌｋ２ｂ）を生成してデータ出力シフト部８をコントロールするように構成されることで、データを”１ｔｃｙｃｌｅ”ずつ遅延させて出力することになる。
【０００９】
すなわち、データ出力シフト部８は、ロード信号のｌｏａｄＲＤｐｉｐｅとｄｒａｉｎＲＤｐｉｐｅ及びクロック信号ｔｃｌｋを用いてコアブロック１０から読み出したデータＲｅａｄ＿Ｄａｔａをシフトし、ブロック８１を通してｒｄ５＿ｅｎ信号を用いて内部クロック信号（ｔｃｌｋ１、ｔｃｌｋ２）を発生してブロック８２を制御することで、図６乃至図１０の各（ａ）に示すように、各ドメインによって”１ｔｃｙｃｌｅ”分遅延させてデータの出力時間を補償することによりデータを転送した。
【００１０】
【発明が解決しようとする課題】
しかし、従来のメモリ素子では、データ出力時間を補償する為に、各信号発生手段１−７を通してレジスタ１１から発生する信号ＳＤＡＣ＜２：０＞とＳＲＤ＜２：０＞を用いて信号ｒｄ５＿ｅｎ、ｔＤＡＣ＜４：１＞、ｒｄ＿ｄｉｙ＜２：０＞を発生し、また、これらの信号に従属される中間内部信号ｌｏａｄＲＤｐｉｐｅ、ｄｒａｉｎＲＤｐｉｐｅ、ＷｒｉｔｅＤ４５６７、ＣＯＬＬＡＴ及びＣＯＬＣＹＣなどの多くのコントロール信号を発生するため、各信号発生手段にはこの様な中間内部信号を発生するためのロジック構成の要求される問題点がある。
【００１１】
また、データ出力シフト部８は信号ｒｄ＿ｄｉｙ＜２：０＞が入力されて内部クロック信号を作るための回路８１が要求されることで、レイアウト面積を多く占める問題点がある。
【００１２】
さらに、データ維持時間（ｄａｔａ  ｈｏｌｄ  ｔｉｍｅ）を満たす為に、図５乃至図７の各（ａ）に示すように、信号Ｗｒｉｔｅ４５６７とｌｏａｄＲＤｐｉｐｅのパルス幅を０．５ｔｃｙｃｌｅに作るため、動作の不安になる問題点がある。
【００１３】
従って、本発明の目的は、素子内部のレジスタから発生する信号を用いてドメイン信号を生成して、シフトレジスタ部よりデータ出力時間を直接制御することができるパケットコマンド駆動型メモリ素子を提供する。
【００１４】
本発明の他の目的は、従来のレジスタから発生する信号を用いてインタフェース部でシフトレジスタ部を制御するための制御信号を発生するに代わりに、レジスタから発生した信号を用いてシフトレジスタ部よりデータ出力時間を直接制御することで、シフトレジスタのロジック構成を単純化できるパケットコマンド駆動型メモリ素子を提供する。
【００１５】
本発明のまた他の目的は、位相差の大きいドメイン領域でも正確に”１ｔｃｙｃｌｅ”の幅を持つパルス信号を用いて安定に動作させるパケットコマンド駆動型メモリ素子を提供する。
【００１６】
【課題を解決するための手段】
前記目的を達成するために、本発明は、レジスタから発生する信号が入力されて一定のビットのドメイン信号を発生する第１信号発生手段；データロード用第１及び第２制御信号を発生する第２及び第３信号発生手段；コアブロックからデータを読み出すための第３及び第４制御信号を発生する第４及び第５信号発生手段；及び、前記第２及び第３信号発生手段から発生した第１及び第２制御信号及びクロック信号に従ってコアブロックから読み出したデータをロードし、前記第１信号発生手段から発生したドメイン信号に従って、前記ロードしたデータを各ドメインにより一定時間だけ遅延させてデータ出力時間を補償して出力するデータ出力シフト部を含むことを特徴とする。
【００１７】
前記データ出力シフト部は、前記コアブロックから読み出したデータを前記第２及び第３信号発生手段から発生する第１及び第２制御信号及びクロック信号に従ってロードするためのロード手段；及び、前記ロード手段の出力信号を前記第１信号発生手段から発生したドメイン信号に従って一定時間だけ遅延させてデータ出力時間を補償し、補償した信号を読み出しデータとしてデータパッドを通して出力するデータ出力時間補償手段を備えることを特徴とする。
【００１８】
前記データ出力時間補償手段は、前記ロード手段の出力信号を前記第１信号発生手段から発生したドメイン信号に従って一定時間だけ遅延させるための遅延手段；及び、前記遅延手段を通して遅延された信号または前記ロード手段の出力信号の一つを読み出しデータとして前記第１信号発生手段から発生したドメイン信号によりデータパッドに伝達するための伝達手段を備えることを特徴とする。
【００１９】
前記ドメイン信号は４ビットの信号で、前記ドメインは、コントローラーから最も遠い第１ドメインからコントローラーに最も近い第５ドメインまでの、５個のドメインに分けられることを特徴とする。
【００２０】
前記データ出力時間補償手段において、前記遅延手段は、前記ロード手段の出力信号を前記ドメイン信号に従って１ｔｃｙｃｌｅずつ遅延させるための第１〜第４遅延手段からなることを特徴とする。
【００２１】
前記第１遅延手段は、前記第１信号発生手段から発生したドメイン信号のうちの第１ドメイン信号に従って前記ロード手段の出力信号を伝達するための第１伝達ゲート；及び、前記第１伝達ゲートを通して伝達されたデータを前記クロック信号に応答して１ｔｃｙｃｌｅ分遅延させるための第１フリップフロップからなることを特徴とする。
【００２２】
前記第２遅延手段は、前記第１信号発生手段から発生するドメイン信号のうちの第２ドメイン信号に従って前記第１遅延手段の第１フリップフロップを通して１ｔｃｙｃｌｅ分遅延されたデータを伝達するための第２伝達ゲート；及び、前記第２伝達ゲートの出力を前記クロック信号に応答して１ｔｃｙｃｌｅ遅延させて２ｔｃｙｃｌｅ分遅延されたデータを出力するための第２フリップフロップからなることを特徴とする。
【００２３】
前記第３遅延手段は、前記第１信号発生手段から発生したドメイン信号のうちの第３ドメイン信号に従って前記第２遅延手段の第２フリップフロップを通して２ｔｃｙｃｌｅ分遅延された信号を伝達するための第３伝達ゲート；及び、前記クロック信号に応答して前記第２伝達ゲートを通して伝達されたデータを更に１ｔｃｙｃｌｅ遅延させて３ｔｃｙｃｌｅ分遅延されたデータを出力する第３フリップフロップからなることを特徴とする。
【００２４】
前記第４遅延手段は、前記第１信号発生手段から発生したドメイン信号のうちの第４ドメイン信号に従って前記第３遅延手段の第３フリップフロップを通して３ｔｃｙｃｌｅ分遅延された信号を伝達するための第４伝達ゲート；及び、前記伝達ゲートを通して伝達されたデータを前記クロック信号に応答して１ｔｃｙｃｌｅ遅延させて４ｔｃｙｃｌｅ分遅延されたデータをデータパッドに読み出しデータとして出力する第４フリップフロップからなることを特徴とする。
【００２５】
前記データ出力時間補償手段において、前記伝達手段は、前記第１信号発生手段から発生したドメイン信号に従って前記ロード手段の出力を伝達するか、或いは前記遅延手段の第１遅延手段乃至第４遅延手段を通して遅延された信号を伝達するための第１乃至第４伝達手段からなることを特徴とする。
【００２６】
前記第１伝達手段は、前記第１信号発生手段から発生したドメイン信号のうちの第１ドメイン信号に従って前記ロード手段の出力を伝達するための第５伝達ゲートからなる。
前記第２伝達手段は前記第１信号発生手段から発生したドメイン信号のうちの第２ドメイン信号に従って、第１ドメインでは前記ロード手段の出力を伝達し、第２ドメインでは前記第１遅延手段の出力を伝達するための第６伝達ゲートからなる。
前記第３伝達手段は前記第１信号発生手段から発生したドメイン信号のうちの第３ドメイン信号に従って、第１ドメインでは前記第６伝達ゲートの出力を伝達し、第３ドメインでは第２遅延手段の出力を伝達するための第７伝達ゲートからなる。
第４伝達手段は前記第１信号発生手段から発生したドメイン信号のうちの第４ドメイン信号に従って、第１ドメインでは前記第７伝達ゲートの出力を伝達し、第３ドメインでは第３遅延手段の出力を伝達するための第８伝達ゲートからなることを特徴とする。
【００２７】
また、本発明は、レジスタから発生する信号が入力されて一定のビットのドメイン信号を発生する第１信号発生手段；データロード用第１及び第２制御信号を発生する第２及び第３信号発生手段；コアブロックからデータを読み出すための第３及び第４制御信号を発生する第４及び第５信号発生手段；及び、前記第２及び第３信号発生手段から発生した第１及び第２制御信号及びクロック信号に従ってコアブロックから読み出したデータをロードするためのロード手段と、前記第１信号発生手段から発生したドメイン信号に従って前記ロード手段を通してロードされたデータを各ドメインによって一定時間だけ遅延させてデータ出力時間を補償し、補償された信号を読み出しデータとしてデータパッドを通して出力するデータ出力時間補償手段とを備えるデータ出力シフト部を含み、前記データ出力シフト部は、コントローラーから最も遠いドメイン１では前記ロード手段を通して伝達されたデータを遅延なしに前記伝達手段を通して読み出しデータとしてデータパッドに出力し、コントローラーから２番目に遠いドメイン２では前記ロード手段を通して伝達されたデータを遅延手段を通して１ｔｃｙｃｌｅ分遅延させてデータ出力時間を補償して前記伝達手段を通して読み出しデータとしてデータパッドに出力し、コントローラーから３番目に遠いドメイン３では前記ロード手段を通して伝達されたデータを遅延手段を通して２ｔｃｙｃｌｅ分遅延させてデータ出力時間を補償して前記伝達手段を通して読み出しデータとしてデータパッドに出力し、コントローラーから４番目に遠いドメイン４では前記ロード手段を通して伝達されたデータを遅延手段を通して３ｔｃｙｃｌｅ分遅延させてデータ出力時間を補償して前記伝達手段を通して読み出しデータとしてデータパッドに出力し、コントローラーに最も近いドメイン５では前記ロード手段を通して伝達されたデータを遅延手段を通して４ｔｃｙｃｌｅ分遅延させてデータ出力時間を補償して直接読み出しデータとしてデータパッドに出力することを特徴とする。
【００２８】
【発明の実施の形態】
以下、添付図面に基づき、本発明の好適実施例を詳細に説明する。図４は本発明の実施例によるデータ出力時間をコントロールするためのインタフェース部とシフトレジスタ部を示す。同図を参照すれば、データ出力時間を補償するためのインタフェース部は、素子内部のレジスタ２１からシステムを初期化する時発生する信号ＳＤＡＣ＜２：０＞を入力されてドメイン信号ｄｏｍａｉｎ＜５：１＞を発生してデート出力シフト部３８に提供する第１信号発生手段３１と、前記データ出力シフト部３８に信号ｌｏａｄＲＤｐｉｐｅと信号ｄｒａｉｎＲＤｐｉｐｅをそれぞれデータ出力シフト部３８に発生する第２及び第３信号発生手段３３、３４と、前記コアブロック２０に信号ＣＯＬＬＡＴと信号ＣＯＬＣＹＣをそれぞれ発生する第４及び第５信号発生手段３５、３６と、データ入力シフト部３９に信号Ｗｒｉｔｅ０１２３と信号Ｗｒｉｔｅ４５６７を発生する第６信号発生手段３７とから構成される。
【００２９】
図４に示すように、本発明のデータ出力時間コントロール回路は、図１に示す従来のコントロール回路とは異なり、レジスタ２１から発生する信号ＳＤＡＣ＜２：０＞のみを用いてデータ出力シフト部３８を直接コントロールできるドメイン信号ｄｏｍａｉｎ＜５：２＞を発生するように構成される。よって、従来とは異なり、信号ｒｄ＿ｄｉｙ＜２：０＞を発生するための信号発生手段２が要求されず、中間内部信号、信号ｌｏａｄＲＤｐｉｐｅ、ｄｒａｉｎＲＤｐｉｐｅ信号、ＷｒｉｔｅＤ０１２３、ＷｒｉｔｅＤ４５６７、ＣＯＬＬＡＴ信号及びＣＯＬＣＹＣ信号を発生する信号発生手段３３−３７がｒｄ＿ｄｉｙ＜２：０＞信号またはｔＤＡＣ＜４：１＞信号により調節されて発生しないので、これのためのロジック構成の信号発生手段３３−３７が不要になることで、ロジック具現が簡単になると同時に、レイアウト面積が低減される。
【００３０】
図５は本発明の実施例によるデータ出力時間を補償するための手段を内蔵しているデータ出力シフト部３８の詳細図である。データ出力シフト部３８は、前記第２信号発生手段３３から発生する１対の第１ロード信号ｌｏａｄＲＤｐｉｐｅとｌｏａｄＲＤｐｉｐｅ＿ｂ、前記第３信号発生手段３４から発生する１対の第２ロード信号ｄｒａｉｎＲＤｐｉｐｅとｄｒａｉｎＲＤｐｉｐｅ＿ｂ、及び１対のｔｃｌｋとｔｃｌｋｂ信号に従ってコアブロック２０から読み出したデータＲｅａｄ＿ｄａｔａをシフトするためのシフト手段３８１と、前記シフト手段３８１を通してシフトした読み出しデータＲｅａｄ＿ｄａｔａを前記第１信号発生手段３１から発生したドメイン信号ｄｏｍａｉｎ＜５：２＞に従ってデータ出力時間を補償して出力するためのデータ出力時間補償手段３８２とを備える。
【００３１】
前記データ出力シフト部３８のうちの前記ロード手段３８１は、図２に示す従来のデータ出力シフト部８の図中で左上部分の構成及び動作と同様である。  ただし、図６〜１０の各々の（ｂ）、（ａ）に示すように、その入力である「第１ロード信号ｌｏａｄＲＤｐｉｐｅ」と「第２ロード信号ｄｒａｉｎＲＤｐｉｐｅ」の波形は相異なる。  即ち、本願発明では、波形がドメインに依存せず（図６（ｂ）〜図１０（ｂ））同一であるのに対して、従来技術による場合では、ドメインが異なると、ドメインがコントローラーに近づくと共に（図６（ａ）→  図１０（ａ））、両入力の“ハイ”（アクティブ）部分が順次遅延して発生する波形になる。
【００３２】
前記データ出力シフト部３８のうちのデータ出力時間補償手段３８２は、前記シフト手段３８１の出力をドメイン信号ｄｏｍａｉｎ＜５：２＞とｄｏｍａｉｎｂ＜５：２＞及びクロック信号ｔｃｌｋに従って順次遅延させるための遅延手段３８３と、前記第１信号発生手段３１から発生するドメイン信号ｄｏｍｉａｎ＜５：２＞とｄｏａｍｉｎｂ＜５：２＞に従って前記シフト手段３８１の出力または遅延手段３８３の出力を順次伝達するための伝達手段３９２とを備える。
【００３３】
前記遅延手段３８３は、前記第１信号発生手段３１から発生したドメイン信号のうちの第１ドメイン信号ｄｏｍａｉｎ＜２＞とｄｏｍａｉｎｂ＜２＞に従って前記シフト手段３８１の出力信号を遅延させるための第１遅延手段と、前記第１信号発生手段３１から発生したドメイン信号のうちの第２ドメイン信号ｄｏｍａｉｎ＜３＞とｄｏｍａｉｎｂ＜３＞に従って前記第１遅延手段の出力信号を遅延させるための第２遅延手段と、前記第１信号発生手段３１から発生したドメイン信号のうちの第３ドメイン信号ｄｏｍａｉｎ＜４＞とｄｏｍａｉｎｂ＜４＞に従って前記第２遅延手段の出力信号を遅延させるための第３遅延手段と、前記第１信号発生手段３１から発生したドメイン信号のうちの第４ドメイン信号ｄｏｍａｉｎ＜５＞とｄｏｍａｉｎｂ＜５＞に従って前記第３遅延手段の出力信号を遅延させるための第４遅延手段とからなる。
【００３４】
前記遅延手段３８３のうちの第１遅延手段は、前記第１信号発生手段３１から発生した第１ドメイン信号ｄｏｍａｉｎ＜２＞とｄｏｍａｉｎｂ＜２＞に従って前記シフト手段３８１の出力信号を伝達するための第１伝達ゲート３８４と、クロック端子に印加されるクロック信号ｔｃｌｋの立ち上がりエッジでトリガされて前記第１伝達ゲート３８４を通した信号、すなわちシフト手段３８１の出力信号を”１ｔｃｙｃｌｅ”分遅延させる第１フリップフロップ３８５とから構成される。
【００３５】
前記第２遅延手段は、前記第１信号発生手段３１から発生した第２ドメイン信号ｄｏｍａｉｎ＜３＞とｄｏｍａｉｎｂ＜３＞に従って前記第１遅延手段の第１フリップフロップ３８５の出力を伝達するための第２伝達ゲート３８６と、クロック端子に印加されるクロック信号ｔｃｌｋの立ち上がりエッジでトリガされて前記第２伝達ゲート３８６の出力を  ”１ｔｃｙｃｌｅ”分遅延させるための第２フリップフロップ３８７とから構成される。
【００３６】
前記第３遅延手段は、前記第１信号発生手段３１から発生した第３ドメイン信号ｄｏｍａｉｎ＜４＞とｄｏｍａｉｎｂ＜４＞に従って前記第２遅延手段の第２フリップフロップ３８７の出力を伝達するための第３伝達ゲート３８８と、クロック端子に印加されるクロック信号ｔｃｌｋの立ち上がりエッジでトリガされて前記第３伝達ゲート３８８の出力を”１ｔｃｙｃｌｅ”分遅延させるための第３フリップフロップ３８９とから構成される。
【００３７】
前記第４遅延手段は、前記第１信号発生手段３１から発生した第４ドメイン信号ｄｏｍａｉｎ＜５＞とｄｏｍａｉｎｂ＜５＞に従って前記第３遅延手段の第３フリップフロップ３８９の出力を伝達するための第４伝達ゲート３９０と、クロック端子に印加されるクロック信号ｔｃｌｋの立ち上がりエッジでトリガされて前記第４伝達ゲート３９０の出力を”１ｔｃｙｃｌｅ”分遅延させてデータパッドＤＱを通して出力するための第４フリップフロップ３９１とから構成される。
【００３８】
前記伝達手段３９２は、前記第１信号発生手段３１から発生したドメイン信号ｄｏｍａｉｎ＜５：２＞とｄｏｍａｉｎｂ＜５：２＞に従って前記シフト手段３８１の出力信号または前記遅延手段３８３の出力を伝達するための第１乃至第４伝達手段を備える。
【００３９】
前記伝達手段３８４のうちの第１伝達手段は、前記第１信号発生手段３１から発生した第１ドメイン信号ｄｏｍａｉｎ＜２＞とｄｏｍａｉｎｂ＜２＞に従って前記シフト手段３８１の出力信号を伝達するための第５伝達ゲート３８５からなる。
【００４０】
前記第２伝達手段は、前記第１信号発生手段３１から発生した第２ドメイン信号ｄｏｍａｉｎ＜３＞とｄｏｍａｉｎｂ＜３＞に従って前記第１伝達手段の第５伝達ゲート３９３の出力信号または前記遅延手段３８３の第１遅延手段の第１フリップフロップ３８５の出力信号のうちのひとつを伝達するための第６伝達ゲート３９４からなる。
【００４１】
前記第３伝達手段は、前記第１信号発生手段３１から発生した第３ドメイン信号ｄｏｍａｉｎ＜４＞とｄｏｍａｉｎｂ＜４＞に従って前記第２伝達手段の第６伝達ゲート３９４の出力信号または前記遅延手段３８３の第２遅延手段のフリップフロップ３８７の出力信号のうちのひとつを伝達するための第７伝達ゲート３９５からなる。
【００４２】
前記第４伝達手段は、前記第１信号発生手段３１から発生した第４ドメイン信号ｄｏｍａｉｎ＜５＞とｄｏｍａｉｎｂ＜５＞に従って前記第３伝達手段の第７伝達ゲート３９５の出力信号または前記遅延手段３８３の第３遅延手段のフリップフロップ３８９の出力信号のうちのひとつを伝達するための第８伝達ゲート３９６からなる。
【００４３】
前記の構成を持つデータ出力シフト部３８２の動作を、次のように説明する。第４及び第５信号発生手段３５、３６から発生した信号ＣＯＬＬＡＴとＣＯＬＣＹＣに従ってコアブロック２０から読み出したデータＲｅａｄ＿ｄａｔａは、第２信号発生手段３３から発生した信号ｌｏａｄＲＤｐｉｐｅとｌｏａｄＲＤｐｉｐｅＢ、第３信号発生手段３４から発生した信号ｄｒａｉｎＲＤｐｉｐｅとｄｒａｉｎＲＤｐｉｐｅｂ、及びクロック信号ｔｃｌｋ、ｔｃｌｋｂに従ってシフト手段３１の伝達ゲートを通してシフトされる。
【００４４】
前記シフト手段３８１の出力信号は、データ出力時間補償手段３８２に印加されて前記第１信号発生手段３１から発生したドメインｄｏｍａｉｎ＜５：２＞とｄｏｍｉｎｂ＜５：２＞に従ってデータ出力時間が補償されてデータパッドＤＱを通して出力されることになる。
【００４５】
前記第１信号発生手段３１から発生するドメイン信号ｄｏｍａｉｎ＜５：２＞と各ドメインとの関係を、下記の表１に示す。
【００４６】
【表１】
0004324311.tif 000002
【００４７】
すなわち、ドメイン１では、前記ドメイン信号ｄｏｍａｉｎ＜５：２＞が前記表１のように００００となるので、データ出力時間補償手段３８２の伝達手段３９２の伝達ゲート３９３−３９６がともにターンオンされ、このため、シフト手段３８１の出力は前記伝達ゲート３９３−３９６を通して順次伝達されて出力パッドＤＱを通して遅延なしに図６（ｂ）のように、そのまま読み出しデータＲＤとして出力される。
【００４８】
一方、ドメイン２では、前記ドメイン信号ｄｏｍａｉｎ＜５：２＞が０００１となるので、伝達手段３９２の第５伝達ゲート３９３のみターンオフされ、第６乃至第８伝達ゲート３９４−３９６はターンオンされる。このとき、遅延手段３８３の第１伝達ゲート３８４がターンオンされてシフト手段３８１の出力は第１伝達ゲート３８４を通してフリップフロップ３８５の入力に印加されるので、クロック信号ｔｃｌｋの立ち上がりエッジでトリガされて１ｔｃｙｃｌｅ分遅延された後、その出力が前記伝達手段３９２の第５伝達ゲート３９４の入力に提供される。よって、ドメイン２ではドメイン信号ｄｏｍａｉｎ＜５：２＞０００１に従って遅延手段の第１遅延手段３８４、３８５を通して１ｔｃｙｃｌｅ分遅延させて第６乃至第８伝達ゲート３９４−３９６を通して出力されるので、図７（ｂ）のように、１ｔｃｙｃｌｅ分遅延されてデータパッドＤＱを通して読み出しデータＲＤを出力することになる。
【００４９】
ドメイン３では、第１信号発生手段３１から発生するドメイン信号ｄｏｍａｉｎ＜５：２＞が００１１となるので、伝達手段３９２の第５及び第６伝達ゲート３９３、３９４はターンオフされ、第７及び第８伝達ゲート３９５、３９６はターンオンされる。このとき、遅延手段３８３の第１伝達ゲート３８４及び第２伝達ゲート３８６がターンオンされるので、第１遅延手段の第１フリップフロップ３８５を通して１ｔｃｙｃｌｅ分遅延されたシフト手段３８１の出力は更に第２伝達ゲート３８６を通して第２フリップフロップ３８７に印加され、更に１ｔｃｙｃｌｅ分遅延されるため、第７伝達ゲート３９５には２ｔｃｙｃｌｅ分遅延されたシフト手段３８１の出力信号が提供される。よって、ドメイン３ではドメイン信号ｄｏｍａｉｎ＜５：２＞００１１に従ってコアブロック２０から読み出したデータＲｅａｄ＿Ｄａｔａが第１及び第２遅延手段を通して２ｔｃｙｃｌｅ分遅延された後、第７及び第８伝達ゲート３９５、３９６を通してデータパッドＤＱに伝達されて、図８（ｂ）に示すように２ｔｃｙｃｌｅ分遅延された読み出しデータＲＤとして出力される。
【００５０】
一方、ドメイン４では、第１信号発生手段３１から発生するドメイン信号ｄｏｍａｉｎ＜５：２＞が０１１１となるので、伝達手段３９２の第５乃至第７伝達ゲート３９３−３９５はターンオフされ、伝達ゲート３９６のみがターンオンされる。このとき、遅延手段３８３の第１乃至第３遅延手段の第１乃至第３伝達ゲート３８４、３８６、３８８がターンオンされ、これによりシフト手段３８１を通してシフトされた読み出しデータＲｅａｄ＿ｄａｔａは、第２遅延手段の第２フリップフロップ３８７を通して２ｔｃｙｃｌｅ分遅延された後、更に第３遅延手段の伝達ゲート３８８を通して第３フリップフロップ３８９に伝達されて、更に１ｔｃｙｃｌｅ分遅延される。よって、ドメイン４では遅延手段３８３の第１乃至第３遅延手段を通して３ｔｃｙｃｌｅ分遅延されて第８伝達ゲート３９６を通して伝達されるので、図９（ｂ）に示すように、コアブロック１０から読み出したデータＲｅａｄ＿Ｄａｔａが３ｔｃｙｃｌｅ分遅延されてデータパッドＤＱを通して読み出しデータＲＤとして出力される。
【００５１】
最後に、ドメイン５では、前記第１信号発生手段３１から発生したドメイン信号ｄｏｍａｉｎ＜５：２＞が１１１１となり、前記伝達手段３９２の第５乃至第８伝達ゲート３９３−３９６はともにターンオフされる。このとき、遅延手段３８３の第１乃至第４伝達ゲート３８４、３８６、３８８、３９０がともにターンオンされるので、第３遅延手段のフリップフロップ３８９を通して３ｔｃｙｃｌｅ分遅延されたシフト手段３８１の出力は第４遅延手段の第４伝達ゲート３９０を通して第４フリップフロップ３９１に伝達されて、更に１ｔｃｙｃｌｅ分遅延される。よって、図１０（ｂ）に示すように、コアブロック２０から読み出したデータＲｅａｄ＿ｄａｔａは遅延手段３８３の第１乃至第４遅延手段を通して４ｔｃｙｃｌｅ分遅延されてデータパッドＤＱに提供されて、読み出しデータＲＤとして出力される。
【００５２】
【発明の効果】
以上から説明したように、本発明は、レジスタよりシステムを初期化する時発生する信号のみを用いてドメイン信号を直接データ出力シフト部に発生して、このドメイン信号によりデータ出力シフト部からデータの出力される時間を補償することで、正確に１ｔｃｙｃｌｅ分ずつ遅延されたデータをデータパッドに出力することができる。よって、中間内部信号により影響を受けず、直接正確に１ｔｃｙｃｌｅ分遅延されたデータをデータパッドを通して順次出力することで、回路動作が安定化する。
【００５３】
また、本発明のデータ出力時間補償回路は、レジスタよりシステムを初期化する時発生する信号を用いて直接データ出力シフト部に提供することで、正確に１ｔｃｙｃｌｅ分ずつ遅延された出力データを安定に出力することができると同時に、中間内部信号を発生するためのロジック回路が要求されないので、ロジック回路の構成が簡単でかつレイアウト面積が縮少される。
【００５４】
また、データ出力シフト部自体でデータ出力時間を直接補償することで、回路が安定に動作して不要な回路構成を低減できるため、データ出力シフト部の回路構成が簡単でかつレイアウト面積が減少される。
【００５５】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【図１】一般のＲａｍｂｕｓ  ＤＲＡＭにおけるチャンネル構造を示す図である。
【図２】従来のパケットコマンド駆動型メモリ素子の概略ブロック図である。
【図３】図２のパケットコマンド駆動型メモリ素子におけるデータ出力シフト部の概略図である。
【図４】本発明の実施例によるパケットコマンド駆動型メモリ素子の概略ブロック図である。
【図５】図４のパケットコマンド駆動型メモリ素子における出力データ時間補償手段を備えたデータ出力シフト部の回路図である。
【図６】（ａ）は、従来のパケットコマンド駆動型メモリ素子の動作波形図である。（ｂ）は、本発明の実施例によるパケットコマンド駆動型メモリ素子の動作波形図である。
【図７】（ａ）は、従来のパケットコマンド駆動型メモリ素子の動作波形図である。（ｂ）は、本発明の実施例によるパケットコマンド駆動型メモリ素子の動作波形図である。
【図８】（ａ）は、従来のパケットコマンド駆動型メモリ素子の動作波形図である。（ｂ）は、本発明の実施例によるパケットコマンド駆動型メモリ素子の動作波形図である。
【図９】（ａ）は、従来のパケットコマンド駆動型メモリ素子の動作波形図である。（ｂ）は、本発明の実施例によるパケットコマンド駆動型メモリ素子の動作波形図である。
【図１０】（ａ）は、従来のパケットコマンド駆動型メモリ素子の動作波形図である。（ｂ）は、本発明の実施例によるパケットコマンド駆動型メモリ素子の動作波形図である。
【符号の説明】
２０  コアブロック
３１、３３−３７  第１乃至第６信号発生手段
３８  デート出力シフト部
３８１  ロード手段
３８２  データ出力時間補償手段
３８３  遅延手段
３８５、３８７、３８９、３９１  第１乃至第４フリップフロップ
３９２  伝達手段
【図１】
0004324311.tif 000003
【図２】
0004324311.tif 000004
【図３】
0004324311.tif 000005
【図４】
0004324311.tif 000006
【図５】
0004324311.tif 000007
【図６】
0004324311.tif 000008
【図７】
0004324311.tif 000009
【図８】
0004324311.tif 000010
【図９】
0004324311.tif 000011
【図１０】
0004324311.tif 000012