(57)【特許請求の範囲】
【請求項１】
外部電源電圧を昇圧する昇圧電位発生回路において、
第１及び第２のノードの間に接続された第１の容量ＭＯＳトランジスタ、第３及び第４のノード間に接続された第２の容量ＭＯＳトランジスタ、前記外部電源電圧が与えられる電源端子と前記第２のノード間に接続された第１のプリチャージＭＯＳトランジスタ、前記電源端子と第４のノード間に接続された第２のプリチャージＭＯＳトランジスタ、前記第４のノードに接続されたトランスファＭＯＳトランジスタ、及び前記第２のノードと前記第３のノードの間にスイッチ回路を備え、
更に、前記スイッチ回路は、前記第２のノードと前記第３のノード間に接続された第１のＰＭＯＳトランジスタと、前記第３のノードと接地間に接続された第２及び第３のＮＭＯＳトランジスタとを少なくとも備えており、
前記第１のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタのゲートには同一のクロック信号線が接続され、前記第２のＮＭＯＳトランジスタのゲートには外部電源電圧が供給されていることを特徴とする昇圧電位発生回路。
【請求項２】
請求項１に記載の昇圧電位発生回路において、
前記第２のＮＭＯＳトランジスタは前記第３のノードと前記第３のＮＭＯＳトランジスタとの間に接続され、
前記第３のＮＭＯＳトランジスタは前記第２のＮＭＯＳトランジスタと前記接地間に接続されたことを特徴とする昇圧電位発生回路。
【請求項３】
請求項１又は２に記載の昇圧電位発生回路において、
前記外部電源電圧は前記電源端子により供給されることを特徴とする昇圧電位発生回路。
【請求項４】
請求項１乃至３のいずれか一項に記載の昇圧電位回路において、
前記第１及び第２の容量ＭＯＳトランジスタは、前記メモリセルを構成するＭＯＳトランジスタ、或いは、前記トランスファＭＯＳトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有するＭＯＳトランジスタによって構成されていることを特徴とする昇圧電位発生回路。
【請求項５】
請求項４に記載の昇圧電位発生回路において、
前記第１乃至第３のＭＯＳトランジスタは厚膜のゲート絶縁膜を有していることを特徴とする昇圧電位発生回路。
【請求項６】
請求項４に記載の昇圧電位発生回路において、
前記第１乃至第３のＭＯＳトランジスタは薄膜のゲート絶縁膜を有していることを特徴とする昇圧電位発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、特に、半導体メモリに使用される昇圧電位発生回路、その制御方法、並びに、製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路、特に、半導体メモリでは、メモリ容量が増大すると同時に、外部電源から与えられる外部電源電圧が低下する傾向にある。更に、半導体メモリに対しては、高速化の要求もある。このような要求に応えるために、半導体メモリ内部に外部電源電圧を昇圧する昇圧電位発生回路を設け、この昇圧電位発生回路において外部電源電圧を半導体メモリに必要な電圧まで昇圧し、内部のメモリセルにおける高速化を実現している。
【０００３】
一方、メモリ容量の増大に伴い、消費電流も大きくなることから、消費電流を少なくすることも必要になっている。このため、昇圧電位発生回路は、半導体メモリ中の複数の回路に設けられており、各昇圧電位発生回路は使用される回路に必要となる電位に応じて設計されるのが普通である。いずれにしても、昇圧電位発生回路には、消費電流が小さいこと、チップ占有面積が小さいこと、及び、種々の昇圧電位を簡単な設計変更だけで発生できることが好ましい。
【０００４】
従来、この種の昇圧電位発生回路は、特開２０００-１１２５４７号公報（以下、引用例１と呼ぶ）に記載されている。記載された昇圧電位発生回路は、基板電位発生回路部と共に使用されており、昇圧電位発生回路は昇圧電圧（ＶＰＰ）をメモリアレイのワード線及び周辺回路に供給し、他方、基板電位発生回路部は、基板に対して所定の負電圧（ＶＢＢ）をデバイス基板に供給している。引用例１の場合、昇圧電位発生回路で発生された昇圧電位（ＶＰＰ）は基板電位発生回路部に与えられ、この昇圧電位（ＶＰＰ）から所望の電圧を得るように構成されている。
【０００５】
更に、引用例１に記載された基板電位発生回路部は、クロックを発生するリングオッシレータ等の発振器と、チャージポンプ回路とによって構成されている。この場合、チャージポンプ回路では、発振器からのクロックと、クロックの反転信号を複数の容量素子及びトランジスタに与えて、昇圧すると共に、電圧レベルをクランプすることで昇圧電位が過度に高くならないように制御している。
【０００６】
この構成を採用することによって、チャージポンプ回路に使用されるトランジスタとして、ゲート酸化膜（以下では、ゲート絶縁膜と呼ぶ）の薄いトランジスタを用いることができる。しかしながら、引用例１は、基板電位発生回路の構成について説明しているだけで、外部電圧（ＶＤＤ）から昇圧電圧（ＶＰＰ）を発生する昇圧電位発生回路の構成について何等開示していない。
【０００７】
一方、特開平１１−２９７９５０号公報（以下、引用例２と呼ぶ）には、内部電圧発生部で発生した昇圧電圧（ＶＰＰ）を受けて動作する第１の内部回路に、厚い膜厚のゲート絶縁膜を有するＭＯＳＦＥＴを設け、降圧電圧（ＶＤＬ）を受けて動作する第２の内部回路を薄い膜厚のゲート絶縁膜を有するＭＯＳＦＥＴによって構成した半導体集積回路装置が開示されている。しかしながら、引用例２は、昇圧電圧を受けて動作を行う回路を開示しているだけで、昇圧電圧を発生する回路の構成については開示していない。
【０００８】
更に、特開平６−２８３６６７号公報（以下、引用例３と呼ぶ）には、不揮発性メモリの消去、書込時に必要な高電圧を発生させるために使用される高電圧発生回路が提案されている。この提案に係る高電圧発生回路は、複数個のＭＯＳトランジスタとこれらトランジスタの相互接続ノードに接続された昇圧容量素子とを備え、これら複数個の昇圧容量素子の絶縁膜として２種類以上の厚さを有するものを使用している。引用例３によれば、パターン面積を小さく、低電圧動作可能な高電圧発生回路を構成することができる。
【０００９】
しかしながら、引用例３においても、ＤＲＡＭに使用される昇圧電位発生回路に対する要求並びに具体的な構成について、何等、開示していない。
【００１０】
ここで、一般に、ＤＲＡＭに使用されている昇圧電位発生回路に対する具体的な構成並びに要求について説明する。
【００１１】
最近、ＤＲＡＭにおけるメモリセルの高密度化、小型化と共に、外部電源電圧、例えば、ＶＤＤ  は、５Ｖから２Ｖ、或いは、１.８Ｖ程度まで低下している。このように、外部電源電圧が１.８Ｖ程度まで低下した場合、内部電圧発生回路の昇圧回路部では、昇圧電圧（ＶＰＰ）として、３.０Ｖ以上の電圧（具体的には、３.０Ｖ〜３.９Ｖ）を発生する必要がある。
【００１２】
従来、この種、ＤＲＡＭに使用される昇圧電位発生回路は、発振器とチャージポンプ回路とによって構成されており、当該チャージポンプ回路として、２倍圧或いは３倍圧の昇圧電位発生回路が使用されている。ここで、この種の昇圧回路部は、単に、ワード線に昇圧電位を与えるだけでなく、シェアードＭＯＳトランジスタ、ビット線プリチャージＭＯＳトランジスタ、センスアンプに対しても、昇圧電位或いはオーバードライブ電位を供給するためにも使用されること、及び、これらの制御信号としても使用されることを考慮しておく必要がある。
【００１３】
【発明が解決しようとする課題】
しかし、従来の昇圧電位発生回路を用いた前述した昇圧回路部の構成では、上記したワード線昇圧電位（ＶＰＰ）を含めた各種電源電位をメモリアレイに充分に供給できない状況になってきた。
【００１４】
更に、半導体メモリ、特に、ＤＲＡＭでは、上記したように、外部電源電圧が低くなっても、データのやり取りに関連するメモリセルのトランスファゲート、センスアンプは昇圧電圧で動作させ、メモリセルの書込レベルを充分確保した上で更に高速動作を行わせている。
【００１５】
この関係で、ＤＲＡＭのメモリセルを構成するＭＯＳトランジスタには、昇圧電圧に耐える比較的厚膜のゲート絶縁膜（例えば、６ｎｍ）を有するＭＯＳトランジスタが使用され、外部電源電圧で動作する周辺回路部を構成するＭＯＳトランジスタには、薄いゲート絶縁膜（例えば、３.５ｎｍ）を有するＭＯＳトランジスタが使用されるのが普通である。
【００１６】
具体的に説明すると、ワード線、ビット線、メモリセル、及び、センスアンプを備えたＤＲＡＭにおいて、センスアンプを外部電源電圧の低下と共に低くした場合、センスアンプの動作速度が遅くなってしまうため、センスアンプは昇圧電圧で動作させる必要がある。また、ビット線のプリチャージ及びメモリセルの書込動作を高速で行わせるために、これらのトランジスタの動作を制御するゲート電圧を昇圧しておく必要がある。この結果、メモリセルを構成するＭＯＳトランジスタのゲート酸化膜の膜厚は前述したように薄くできない。
【００１７】
一方、ＤＲＡＭに対して各種の電圧を発生する昇圧電位発生回路は、容量ＭＯＳトランジスタ及びトランスファＭＯＳトランジスタとを備えているが、これらのＭＯＳトランジスタは、昇圧電位が印加される関係上、メモリセルのＭＯＳトランジスタのゲート酸化膜と等しい膜厚を有するＭＯＳトランジスタによって構成されるのが普通である。
【００１８】
更に、前述したように、種々の回路に対応した内部電源電位を発生するためには、単に、外部電源電圧を２倍圧の昇圧電位を発生する昇圧電位発生回路を用いただけでは、ワード線昇圧電位を初めとするＤＲＡＭに必要な各種電源電位を発生させることが出来ない。例えば、外部電源電圧の低下と共に、この種、昇圧電位発生回路に対しては、ワード線昇圧電位のほか、シェアードＭＯＳトランジスタ、ビット線プリチャージＭＯＳトランジスタ、及び／又は、センスアンプのオーバードライブを制御する電位をも供給することが要求される傾向にある。
【００１９】
上記した点を考慮すると、今後、昇圧電位発生回路では、３.０〜３.９Ｖ以上の高い昇圧電位を発生させることも必要になるものと考えられる。
【００２０】
一方、上記したように高い昇圧電位を得るために、従来と同様に、２倍圧の昇圧電位発生回路が使用されるものと想定する。まず、昇圧電位発生回路の電流効率は、通常、負荷電流と消費電流との比（即ち、負荷電流／消費電流）であらわされるが、２倍圧の昇圧電位発生回路を用いて、高い電圧を発生しようとすると、発生される電圧が高くなるにしたがって、電流効率は急激に低下する。この結果、２倍圧の昇圧電位発生回路を用いて、高い昇圧電位を発生させた場合、電流効率の低下を避けることができず、充分な電流供給能力が得られないと言う欠点がある。また、２倍圧の昇圧電位発生回路を用いて、充分な電流供給能力を得るためには、容量ＭＯＳトランジスタを大きくする必要があり、結果的に、チップサイズが大きくなってしまう。
【００２１】
このような状況の下で、高い昇圧電位においても電流効率が安定に保たれる３倍圧の昇圧電位発生回路を使用することも考慮されている。しかしながら、３倍圧の昇圧電位発生回路では、発生される電圧自体が高いため、昇圧電位発生回路に使用されるＭＯＳトランジスタとして、高電圧に耐えるように、ゲート絶縁膜厚の厚い容量ＭＯＳトランジスタを使用しなければならない。このことは、３倍圧の昇圧電位発生回路においても、所望の容量値を得るための容量ＭＯＳトランジスタとして、ゲート絶縁膜の厚いＭＯＳトランジスタを使用しなければならないことを意味している。
【００２２】
しかしながら、厚いゲート絶縁膜を有する容量ＭＯＳトランジスタは、所望の容量値を実現するためにはその面積を大きくしなければならず、結果として、チップサイズが大きくなってしまい、昇圧電位発生回路を小面積で形成することはできないと言う欠点がある。
【００２３】
また、外部電源電圧の低電圧化と共に、スケーリング則に従って、昇圧電位発生回路の容量ＭＯＳトランジスタとトランスファＭＯＳトランジスタとして、周辺回路に使用される膜厚の薄いゲート絶縁膜を有するＭＯＳトランジスタを使用することも考慮されるかもしれない。
【００２４】
しかし、薄膜のトランスファＭＯＳトランジスタを使用した昇圧電位発生回路に使用した場合、高い電位をゲート絶縁膜に与えることができないため、高い昇圧電位を得ることが出来ず、したがって、高速動作を行えず、これまた、半導体メモリの高速化の要求に応えられないと言う欠点が生じる。
【００２５】
本発明の目的は、外部電源電圧の低下に応じて、２倍圧の昇圧電位だけでなく、種々の電位の発生をも可能にする半導体メモリに適した昇圧電位発生回路を提供することである。
【００２６】
本発明の目的は、チップサイズを拡大することなく、大きな電流供給能力を得ることができる昇圧電位発生回路及びその制御方法を提供することである。
【００２７】
本発明の他の目的は、消費電流の増加を抑制しつつ、到達レベル、電流供給能力を高めることができ、昇圧電位発生回路として使用できる回路構成を提供することである。
【００２８】
本発明の更に他の目的は、ＭＯＳトランジスタのゲート絶縁膜を最適化することにより、小面積且つ高効率な昇圧電位発生回路を提供することである。
【００２９】
本発明の他の目的は、上記した昇圧電位発生回路を最適に駆動するための制御方法を提供することである。
【００３０】
【課題を解決するための手段】
本発明の一態様によれば、ＭＯＳトランジスタによって構成されたメモリセルを含む半導体装置に使用される昇圧電位発生回路において、容量素子として使用され、第１及び第２のノード間に接続された容量ＭＯＳトランジスタと、前記第２のノードに接続されたトランスファＭＯＳトランジスタと、更に、前記第２のノードに接続されたプリチャージＭＯＳトランジスタとを備え、前記容量ＭＯＳトランジスタの前記第１及び第２のノード間の電位差が、前記容量ＭＯＳトランジスタのゲート絶縁膜の耐圧を越えないように、前記容量ＭＯＳトランジスタ、前記トランスファＭＯＳトランジスタ、及び、前記プリチャージＭＯＳトランジスタのゲートが制御されることを特徴とする昇圧電位発生回路が得られる。
【００３１】
この場合、前記容量ＭＯＳトランジスタは、前記メモリセルを構成するＭＯＳトランジスタ、或いは、前記トランスファＭＯＳトランジスタのゲート絶縁膜の膜厚より薄いゲート絶縁膜を有していることが望ましい。
【００３２】
具体的に説明すると、前記容量ＭＯＳトランジスタ及び前記プリチャージＭＯＳトランジスタのゲートには、第１及び第２のクロックとして制御信号が与えられ、前記トランスファＭＯＳトランジスタのゲートには、第３のクロックとして制御信号が与えられる構成を備え、前記第１のクロックによって規定される前記容量ＭＯＳトランジスタのチャージポンプ期間は、前記第２のクロックによって規定されるプリチャージＭＯＳトランジスタのプリチャージ期間とオーバーラップしないように制御されると共に、前記第３のクロックによって規定されるトランスファ期間は、前記チャージポンプ期間より短くなるように制御される。
【００３３】
この構成によれば、前記プリチャージＭＯＳトランジスタには、外部電源電圧が与えられる構成を備え、前記トランスファＭＯＳトランジスタからは、前記外部電源電圧に対して２倍の電位を発生できる。
【００３４】
本発明の他の実施態様によれば、外部電源電圧を昇圧する昇圧電位発生回路において、第１及び第２のノードの間に接続された第１の容量ＭＯＳトランジスタ、第３及び第４のノード間に接続された第２の容量ＭＯＳトランジスタ、前記外部電源電圧が与えられる電源端子と前記第２のノード間に接続された第１のプリチャージＭＯＳトランジスタ、及び、前記電源端子と第４のノード間に接続された第２のプリチャージＭＯＳトランジスタ、及び、前記第４のノードに接続されたトランスファＭＯＳトランジスタとを備え、前記第２のノードと前記第３のノードの間には、スイッチ回路が接続された構成を備え、前記トランスファＭＯＳトランジスタからは前記外部電源電圧の３倍圧の電位を発生できることを特徴とする昇圧電位発生回路が得られる。
【００３５】
この場合、前記第１及び第２の容量ＭＯＳトランジスタは、前記メモリセルを構成するＭＯＳトランジスタ、或いは、前記トランスファＭＯＳトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有するＭＯＳトランジスタによって構成され、前記スイッチ回路は、前記第２のノードと前記第３のノード間に接続された第１のＭＯＳトランジスタと、第３のノードと接地間に接続された第２及び第３のＭＯＳトランジスタとによって構成される。
【００３６】
更に、具体的に説明すると、前記第１の容量ＭＯＳトランジスタ、前記第１のプリチャージＭＯＳトランジスタ、前記スイッチ回路、前記第２のプリチャージＭＯＳトランジスタ、及び、前記トランスファＭＯＳトランジスタには、制御信号として、それぞれ、第１、第２、第３、第４、及び、第５のクロックが与えられる構成を有し、前記第５のクロックで規定されるトランスファＭＯＳトランジスタの電荷転送期間は、前記第１のクロックで規定される第１の容量ＭＯＳトランジスタのチャージポンプ期間と実質的にオーバーラップし、前記第２及び第４のクロックで規定されるプリチャージ期間と実質的にオーバーラップしないように、制御されることが望ましい。
【００３７】
本発明の別の態様によれば、前記トランスファＭＯＳトランジスタは、ＰチャンネルＭＯＳによって構成され、前記スイッチ回路は、第２及び第３のノード間に接続されたＰチャンネルの第１のＭＯＳトランジスタと、第３のノードと接地間に直列に接続されたＮチャンネルの第２及び第３のＭＯＳトランジスタとを有していることを特徴とする昇圧電位発生回路が得られる。
【００３８】
本発明の他の態様によれば、予め定められた膜厚を有するゲート絶縁膜を備えた容量ＭＯＳトランジスタ、当該容量ＭＯＳトランジスタのゲート絶縁膜より厚い膜厚を有するゲート絶縁膜を備えたトランスファＭＯＳトランジスタ、及び、前記容量ＭＯＳトランジスタと前記トランスファＭＯＳトランジスタに結合されたプリチャージＭＯＳトランジスタとを含む昇圧電位発生回路の制御方法において、チャージポンプ期間を規定する第１のクロックを前記容量ＭＯＳトランジスタに供給するステップ、前記第１のクロックによるチャージポンプ期間の開始前に終了するようなプリチャージ期間を決定する第２のクロックをプリチャージＭＯＳトランジスタに与えるステップ、及び、前記第１のクロックによるチャージポンプ期間内に、電荷転送期間を規定する第３のクロックを前記トランスファＭＯＳトランジスタに供給するステップとを備え、これによって、前記昇圧期間内、容量ＭＯＳトランジスタに加わる電圧を制限することを特徴とする制御方法が得られる。
【００３９】
【発明の実施の形態】
図１に、本発明の第１の実施形態に係る昇圧電位発生回路２０を含む回路構成を示し、図２にその動作を説明するための波形図を示す。
【００４０】
図１及び２に示された昇圧電位発生回路２０は、入力側にクロック発振器２１を備え、出力側に容量回路２２とレベル検出回路２３を備えている。クロック発振器２１は外部電源電圧ＶＤＤとして１.８Ｖの電圧が与えられ、この外部電源電圧ＶＤＤから第１、第２、及び、第３のクロックＩＮ１、ＩＮ２、及び、ＩＮ３が後述するタイミングで与えられる。ここで、これら第１乃至第３のクロックＩＮ１、ＩＮ２、ＩＮ３は、制御信号としての役割を有しているから、制御信号と呼ばれても良い。
【００４１】
出力側の容量回路２２は昇圧電位発生回路２０の出力電圧を平滑して約２.９Ｖの内部昇圧電位ＶＰＰを発生させ、半導体メモリの内部回路へ供給する。また、レベル検出回路２３は、内部昇圧電位ＶＰＰを検出し、所定の電位ＶＰＰ以上の昇圧電位が得られた場合は、クロック発振器２１へフィードバックし、クロック発振器２１の動作を中止させ、所定の電位以下の場合は、クロック発振器２１を動作させる。
【００４２】
尚、クロック発振器２１、容量回路２２、レベル検出回路２３は他の実施形態においても同様に使用されるが、説明を簡略化するため、以下では説明を省略する。
【００４３】
昇圧電位発生回路２０はインバータ２０１、２０２を介して第１のクロックＩＮ１を受けて昇圧、即ち、チャージポンプ動作を行う容量素子としてのＭＯＳトランジスタ（容量ＭＯＳトランジスタ）ＭＣ１、当該容量ＭＯＳトランジスタＭＣ１に接続されたトランスファＭＯＳトランジスタＭＴ１、及び、両トランジスタＭＣ１及びＭＴ１の間に接続されたプリチャージトランジスタＭＰ１とを備えている。また、図示されているように、容量ＭＯＳトランジスタＭＣ１は、基板側ノード（第１のノードＮ１）と、ゲート側ノード（第２のノードＮ２）との間に接続されている。
【００４４】
図示されたトランジスタＭＣ１、ＭＴ１、ＭＰ１のうち、トランジスタＭＣ１、ＭＰ１は薄いゲート絶縁膜を有するＭＯＳトランジスタによって構成されており、他方、ＭＴ１は厚いゲート絶縁膜を有するＭＯＳトランジスタによって構成されている。尚、トランスファＭＯＳトランジスタＭＴ１のゲート絶縁膜の厚さは、ＤＲＡＭ（ここでは、１トランジスタ、１セル型のＤＲＡＭ）のメモリセルを構成するＭＯＳトランジスタのゲート絶縁膜の膜厚と同じであるものとする。この例では、トランスファＭＯＳトランジスタＭＴ１及びＤＲＡＭのメモリセルを構成するＭＯＳトランジスタのゲート絶縁膜（厚いゲート絶縁膜）の膜厚を６ｎｍとする。一方、薄いゲート絶縁膜とは、外部から供給される電源電圧ＶＤＤ以下の電圧で動作するＭＯＳトランジスタに使用されるゲート絶縁膜であり、その膜厚は、例えば、３.５ｎｍである。
【００４５】
ＭＯＳトランジスタにおける膜厚の違いを明らかにするために、図１では、ＭＯＳトランジスタＭＣ１、ＭＰ１のゲート部分を細線によって示し、他方、ＭＯＳトランジスタＭＴ１のゲート部分を太線によって示している。したがって、図示されたトランスファＭＯＳトランジスタＭＴ１は、容量ＭＯＳトランジスタＭＣ１及びプリチャージＭＯＳトランジスタＭＰ１よりも厚いゲート絶縁膜を有していることが図面上からも分かる。また、図示されたＭＯＳトランジスタはいずれもＮチャンネルＭＯＳトランジスタである。
【００４６】
次に、図示された例では、第１のクロックＩＮ１がインバータ２０１、２０２を介して容量ＭＯＳトランジスタＭＣ１に与えられているが、これらインバータ２０１、２０２はクロック発振器２１内に設けられても良いし、インバータ２０１、２０２の数は２つに限定される必要もない。図示された例の場合、第１のクロックＩＮ１のハイレベル（ＶＤＤ）期間に、容量ＭＯＳトランジスタＭＣ１はチャージポンプ動作を行うから、第１のクロックＩＮ１は容量ＭＯＳトランジスタＭＣ１のチャージポンプ期間を規定している。
【００４７】
更に、プリチャージＭＯＳトランジスタＭＰ１のゲートには、クロック発振器２１から、第２のクロックＩＮ２が与えられており、ドレインには電源電圧ＶＤＤが与えられている。また、そのソースは容量ＭＯＳトランジスタＭＣ１とトランスファＭＯＳトランジスタＭＴ１の共通接続点に接続されている。この構成では、第２のクロックＩＮ２がハイレベル（２ＶＤＤ）にある期間中、プリチャージＭＯＳトランジスタＭＰ１はオン状態となり、容量ＭＯＳトランジスタＭＣ１をプリチャージする。したがって、第２のクロックＩＮ２はプリチャージ期間を規定し、図示された例の場合、プリチャージ期間とチャージポンプ期間とはオーバーラップしていないことが分る。
【００４８】
他方、トランスファＭＯＳトランジスタＭＴ１のゲートには、クロック発振器２１から第３のクロックＩＮ３が与えられ、当該第３のクロックＩＮ３のハイレベル（３ＶＤＤ）期間、トランスファＭＯＳトランジスタＭＴ１はオン状態となり、電荷の転送が行われる。したがって、第３のクロックＩＮ３はトランスファＭＯＳトランジスタＭＴ１の電荷転送期間を規定し、この電荷転送期間はプリチャージ期間とオーバーラップしていない。
【００４９】
図２を更に参照して、図１に示された昇圧電位発生回路２０の動作を更に具体的に説明する。まず、クロック発振器２１は、図２に示すように、０電位からＶＤＤまで変化する電圧振幅ＶＤＤの第１のクロックＩＮ１を発生する一方、２ＶＤＤからＶＤＤの間で変化する電圧振幅ＶＤＤの第２のクロックＩＮ２、及び、ＶＤＤから３ＶＤＤまで変化する電圧振幅２ＶＤＤの第３のクロックＩＮ３を発生する。
【００５０】
図２からも明らかな通り、第２のクロックＩＮ２が２ＶＤＤからＶＤＤのレベルまで低下し、プリチャージが終了すると、第２のクロックＩＮ２がＶＤＤのレベルにあり、プリチャージＭＯＳトランジスタＭＰ１がオフ状態にある期間内に、第１のクロックＩＮ１がＶＤＤのレベルまで上昇して、容量ＭＯＳトランジスタＭＣ１をチャージポンプする。また、第１のクロックＩＮ１がＶＤＤレベルにある期間中に、第３のクロックＩＮ３が３ＶＤＤの電位まで上昇する。この結果、トランスファＭＯＳトランジスタＭＴ１がオン状態となり、容量ＭＯＳトランジスタＭＣ１の電荷は、トランスファＭＯＳトランジスタＭＴ１を介して半導体メモリの内部回路に供給される。このように、第３のクロックＩＮ３は、第１のクロックＩＮ１がＶＤＤレベルにある期間内に正確に立ち上がるように制御されている。換言すれば、第１のクロックＩＮ１のパルス幅は、第３のクロックＩＮ３のパルス幅よりも、前縁及び後縁において、各マージン幅（例えば、０.５ｎｓ）だけ広くなっている。また、同様に第２のクロックＩＮ２のローレベル期間は第１のクロックＩＮ１のハイレベル期間よりも広くなるように制御されている。
【００５１】
尚、上記した電圧振幅を有する第１乃至第３のクロックＩＮ１〜ＩＮ３を発生すると共に、第１乃至第３のクロックＩＮ１〜ＩＮ３を前述したタイミング関係で発生するクロック発振器２１は、通常の回路技術を用いて容易に実現できるから、ここでは、詳述しない。
【００５２】
図２には、図１に示された各ノードＮ１及びＮ２の電位の波形を第１〜第３のクロックＩＮ１〜ＩＮ３の波形と共に示している。図２からも明らかなように、第１のクロックＩＮ１の生成に先立ち、第２のクロックＩＮ２のレベルが２ＶＤＤレベルからＶＤＤレベルへ変化している。このことは、第１のクロックＩＮ１が立ち上がる前に、プリチャージＭＯＳトランジスタＭＰ１によるプリチャージは終了して、当該プリチャージＭＯＳトランジスタＭＰ１はオフ状態にあることを意味している。
【００５３】
この状態で、第１のクロックＩＮ１がインバータ２０１、２０２を介して、容量ＭＯＳトランジスタＭＣ１に与えられると、容量ＭＯＳトランジスタＭＣ１の第１のノード電位Ｎ１及び第２のノードＮ２の電位は図２に示すように変化する。容量ＭＯＳトランジスタＭＣ１は第２のノードＮ２の電位を常に第１のノードＮ１より高くなるようにする。即ち、容量ＭＯＳトランジスタＭＣ１の第１のノード電位Ｎ１は、第１のクロックＩＮ１と同様に、第１のクロックＩＮ１に同期して接地電位０とＶＤＤ電位との間で変化し、他方、容量ＭＯＳトランジスタＭＣ１の第２のノード電位Ｎ２は、プリチャージＭＯＳトランジスタＭＰ１によりＶＤＤの電位にプリチャージされているから、図２に示すように、第１のクロックＩＮ１に同期してＶＤＤ電位と２ＶＤＤ電位の間で変化する。
【００５４】
ここで、第２のノードＮ２電位の波形と第１のノードＮ１電位の波形を参照すると、図１に示された昇圧電位発生回路２０の構成では、第２のノードＮ２電位と第１のノードＮ１電位との間の電位差は、常に、ＶＤＤに維持されており、この電位差はＶＤＤを超えることなく一定に保たれている。このため、容量ＭＯＳトランジスタＭＣ１としては、メモリセルを構成するＭＯＳトランジスタや、トランスファＭＯＳトランジスタのゲート絶縁膜と比較して、膜厚の薄いゲート絶縁膜を有するＭＯＳトランジスタを使用して、所望の容量値を得ることができる。このことは、小面積で所望の容量を有する容量ＭＯＳトランジスタＭＣ１を構成できることを意味している。
【００５５】
図２を更に参照すると、容量ＭＯＳトランジスタＭＣ１のゲート側ノードＮ２に接続されたトランスファＭＯＳトランジスタＭＴ１には、ＶＤＤ（ローレベル）と３ＶＤＤ（ハイレベル）の電位の間で変化する第３のクロックＩＮ３が与えられている。図示された例では、ゲート側ノード電位Ｎ２が２ＶＤＤの電位を取っている期間内に、トランスファＭＯＳトランジスタＭＴ１のゲートに供給されている第３のクロックＩＮ３はハイレベルとなっている。この結果、第３のクロックＩＮ３のハイレベル期間中、トランスファＭＯＳトランジスタＭＴ１はオン状態となって、容量ＭＯＳトランジスタＭＣ１からの電荷を容量回路２２に転送する。容量回路２２は、転送された電荷を平滑して、昇圧された電圧ＶＰＰを発生する。図示された例では、上記した第１のクロックＩＮ１のハイレベル期間は、昇圧期間を規定している。他方、第２のクロックＩＮ２のハイレベル期間は、プリチャージＭＯＳトランジスタＭＰ１のプリチャージ期間を規定しており、このプリチャージ期間は昇圧期間と重ならないように調整されている。言い換えれば、この例の場合、昇圧は、プリチャージされていない期間に行われることが判る。また、第３のクロックＩＮ３のハイレベル期間は、トランスファＭＯＳトランジスタＭＴ１の電荷転送期間を規定しており、昇圧期間より短くなるように調整されている。
【００５６】
このような構成によれば、トランスファＭＯＳトランジスタＭＴ１は、プリチャージＭＯＳトランジスタＭＰ１によるブリチャージが完全に終了し、更に昇圧された後、電荷を転送しているため、電荷の転送を確実に行うことができる。また、トランスファＭＯＳトランジスタＭＴ１には、ＶＤＤより高い電位３ＶＤＤを有する第３のクロックＩＮ３が与えられ、この第３のクロックＩＮ３によりオン状態となっている。図示された例のように、トランスファＭＯＳトランジスタＭＴ１として、厚膜のゲート絶縁膜を有するＭＯＳトランジスタを使用し、２ＶＤＤの電圧振幅を有する第３のクロックＩＮ３でトランスファＭＯＳトランジスタを駆動することにより、迅速に電荷を転送できると共に充分な電流供給能力を得ることができる。
【００５７】
上記したことからも明らかなように、クロックＩＮ１〜ＩＮ３を使用して、図示されたトランジスタを制御することにより容量ＭＯＳトランジスタＭＣ１としては、薄膜のゲート絶縁膜を有するＭＯＳトランジスタを使用できる。
【００５８】
このことは、薄いゲート絶縁膜で耐圧の低いＭＯＳトランジスタを容量ＭＯＳトランジスタとして使用できることを意味している。薄膜のゲート絶縁膜を有する容量ＭＯＳトランジスタは、小面積で大容量を実現でき、チップサイズを縮小するのに有効である。例えば、厚さ３.５ｎｍのゲート絶縁膜を有するＭＯＳトランジスタを容量ＭＯＳトランジスタとして用いることにより、メモリセルを構成するＭＯＳトランジスタや、トランスファＭＯＳトランジスタに使用される厚さ６.０ｎｍのゲート絶縁膜を有するＭＯＳトランジスタを容量ＭＯＳトランジスタとして用いる場合に比較して、昇圧電位発生回路に要する面積を３０％程度縮小することができる。
【００５９】
上記した昇圧電位発生回路をＤＲＡＭに使用する場合、外部電源電圧ＶＤＤを１.８Ｖとし、所望の昇圧電位を２.９Ｖ、トランスファＭＯＳトランジスタの閾値を０.５Ｖとすれば、昇圧されたノード電位Ｎ２は２ｘ１.８Ｖ（３．６Ｖ）となり、このとき、トランスファＭＯＳトランジスタＭＴ１のゲートレベル（ＩＮ３）は３ｘ１.８Ｖ（５．４Ｖ）となる。このとき、トランスファＭＯＳトランジスタＭＴ１のゲート・ソース間の電位は、閾値以上の電位差であり、ノードＮ２からの電荷の転送を迅速に行うことができる。
【００６０】
このように、各クロック信号の立ち上がり／立下りにマージンを与え、容量ＭＯＳトランジスタＭＣ１に印加される電位差をＶＤＤ以内とするように制御することにより、容量ＭＯＳトランジスタＭＣ１におけるゲート絶縁膜の膜厚の薄膜化を可能にしている。
【００６１】
また、図示された実施形態では、トランスファＭＯＳトランジスタＭＴ１のゲート絶縁膜の膜厚を厚いゲート膜厚としたが、図１、図２に示すように、クロックＩＮ３のハイレベルを２ＶＤＤとすることによって、薄いゲート膜厚にすることができる。
【００６２】
この場合も、トランスファＭＯＳトランジスタＭＴ１のゲート・ソース間電位は、
２ｘＶＤＤ  ―  ＶＰＰ  ＝２ｘ１．８  −  ２．９＝  ０．７Ｖとなり、トランスファＭＯＳトランジスタＭＴ１はオン状態となり、電荷を転送できる。
【００６３】
このように、全てのＭＯＳトランジスタを薄膜化することで、更に、小面積の昇圧電位発生回路が得られる。逆に、プリチャージＭＯＳトランジスタＭＰ１のゲート膜厚を厚くしても良い。しかし、昇圧電位が内部回路に供給されると、大きな電圧変動が生じるため、トランスファＭＯＳトランジスタＭＴ１は厚いゲート膜厚とすることが後述する他の実施形態を含めてより好ましい。
【００６４】
図３を参照すると、本発明の第２の実施形態に係る昇圧電位発生回路２０ａは、トランスファＭＯＳトランジスタＭＴ１として、厚膜のゲート絶縁膜を有するＰチャンネルＭＯＳトランジスタが使用されている以外、図１に示す昇圧電位発生回路２０と同様である。また、ＰチャンネルＭＯＳトランジスタをトランスファＭＯＳトランジスタＭＴ１として使用している関係上、当該ＰチャンネルＭＯＳトランジスタのゲートに与えられる第３のクロックＩＮ３は、図４に示すように、図２の第３のクロックＩＮ３とは、異なる極性を有している。即ち、図４に示された第３のクロックＩＮ３は２ＶＤＤと０電位との間で変化する電圧振幅を有している。図３に示す構成では、第３のクロックＩＮ３によって、図１の場合と同様に、外部電源電圧ＶＤＤの２倍圧の昇圧電圧ＶＰＰを発生させることができる。
【００６５】
また、トランスファＭＯＳトランジスタＭＴ１を薄膜化する場合は、図４の点線で示すように、ＶＤＤをローレベルとする第３のクロックＩＮ３を使用すれば、全てのＭＯＳトランジスタを薄膜化できる。しかし、内部回路に供給された昇圧電位は内部回路で使用されることにより、昇圧電位が大幅に低下する場合もあり、また、高い制御電圧を与え、高速に内部回路に供給するためには、トランスファＭＯＳトランジスタＭＴ１のゲート膜厚は厚膜がより好ましい。
【００６６】
図５を参照して、本発明の第３の実施形態に係る昇圧電位発生回路を説明する。
【００６７】
図５に示された昇圧電位発生回路２０ｂは、図１に示された構成に、レベル変換回路を接続した構成を有し、外部電源電圧ＶＤＤの２倍圧の電位ＶＰＰを発生する。昇圧電位発生回路２０ｂは、図１と同様に、容量ＭＯＳトランジスタＭＣ１（以下、第１の容量ＭＯＳトランジスタと呼ぶ）、プリチャージＭＯＳトランジスタＭＰ１（以下、第１のプリチャージＭＯＳトランジスタと呼ぶ）、及び、トランスファトランジスタＭＴ１を備えると共に、第１乃至第６のＭＯＳトランジスタＭ１〜Ｍ６、第２の容量ＭＯＳトランジスタＭＣ２によって構成されたレベル変換回路を有している。第１の容量ＭＯＳトランジスタＭＣ１には、インバータ２０１、２０２を介して、第１のクロックＩＮ１が与えられており、プリチャージＭＯＳトランジスタＭＰ１には、第２のクロックＩＮ２が与えられている。また、トランスファトランジスタＭＴ１のゲートには、レベル変換回路を介して第３のクロックＩＮ３が供給され、且つ、第２のプリチャージＭＯＳトランジスタＭＰ２のソースが接続されている。第２のプリチャージＭＯＳトランジスタＭＰ２のゲートには、第４のクロックＩＮ４が供給されている。
【００６８】
更に、レベル変換回路を構成する第１〜第６のＭＯＳトランジスタＭ１〜Ｍ６は、外部電源電圧ＶＤＤより高い昇圧電圧ＶＰＰが与えられるため、厚膜のゲート絶縁膜を有するトランジスタによって構成されている。
【００６９】
具体的に説明すると、図示されたレベル変換回路を構成する第１、第３、及び、第４のＭＯＳトランジスタＭ１、Ｍ３、及び、Ｍ４はＰチャンネルＭＯＳトランジスタであり、残りのＭＯＳトランジスタＭ２、Ｍ５、及び、Ｍ６はＮチャンネルＭＯＳトランジスタである。昇圧電位発生回路の出力端子と同じ電位が与えられるノードＮ３と、接地電位ＶＳＳとの間には、第１及び第２のＭＯＳトランジスタＭ１、Ｍ２が直列に接続されると共に、第４及び第６のＭＯＳトランジスタＭ４、Ｍ６も直列に接続されている。更に、第１及び第２のＭＯＳトランジスタＭ１、Ｍ２の夫々のドレイン共通接続点は、第２の容量ＭＯＳトランジスタＭＣ２の基板側に接続されている。一方、第４及び第６のＭＯＳトランジスタＭ４、Ｍ６の共通接続点は、第１及び第２のＭＯＳトランジスタＭ１、Ｍ２のゲートに接続され、第３のＭＯＳトランジスタＭ３のゲートにも接続されている。
【００７０】
ノードＮ３と第３のクロックＩＮ３端子間には、第３及び第５のＭＯＳトランジスタＭ３、Ｍ５が直列に接続され、その共通接続点は、第４のＭＯＳトランジスタＭ４のゲートに接続されている。また、第５のＭＯＳトランジスタＭ５のソースは、第６のＭＯＳトランジスタＭ６のゲートに接続され、当該第５のＭＯＳトランジスタＭ５のソースには、第３のクロックＩＮ３が与えられている。更に、第５のＭＯＳトランジスタＭ５のゲートはＶＤＤに接続されている。
【００７１】
第２の容量ＭＯＳトランジスタＭＣ２のゲート側はノードＮ４を介してトランスファＭＯＳトランジスタＭＴ１に接続され、且つ、当該ノードＮ４には、第２のプリチャージＭＯＳトランジスタＭＰ２のソースに接続されている。
【００７２】
図示されているように、第１及び第２のプリチャージＭＯＳトランジスタＭＰ１、ＭＰ２のドレイン、及び、第５のＭＯＳトランジスタＭ５のゲートには、外部電源電圧ＶＤＤが供給され、他方、第２及び第６のＭＯＳトランジスタＭ２及びＭ６のソースは、接地電位ＶＳＳ  に接続されている。
【００７３】
図５に示された昇圧電位発生回路２０ｂの動作を図６に示された波形図を参照して説明する。まず、図５に示されているように、第１のクロックＩＮ１は、図２と同様に、電圧振幅ＶＤＤを有し、０レベル（ローレベル）とＶＤＤレベル（ハイレベル）の間で変化し、他方、第２のクロックＩＮ２は２ＶＤＤレベル（ハイレベル）とＶＤＤレベル（ローレベル）の間で変化している。ここで、第１のクロックＩＮ１のハイレベル期間は第２のクロックＩＮ２の低レベル期間より短くなるように設定されている。更に、第３のクロックＩＮ３は０レベル（ローレベル）とＶＤＤレベル（ハイレベル）との間で変化し、そのハイレベル期間は、第１のクロックＩＮ１のハイレベル期間より短くなるように調整されている。更に、第４のクロックＩＮ４は第１のクロックＩＮ１に対して逆極性を有しており、２ＶＤＤレベル（ハイレベル）とＶＤＤ（ローレベル）との間で変化する。上記した第１〜第４のクロックＩＮ１〜ＩＮ４は図１と同様にクロック発振器２１によって発生される。
【００７４】
第２のクロックＩＮ２がハイレベル（２ＶＤＤ）を取り、第４のクロックＩＮ４もハイレベル（２ＶＤＤ）の状態にある期間、第１及び第２のプリチャージＭＯＳトランジスタＭＰ１、ＭＰ２がオンになる。このとき、第１の容量ＭＯＳトランジスタＭＣ１のノードＮ１及びＮ２の電位は、図６に示すように、それぞれ０及びＶＤＤレベルになる。また、ノードＮ４はＶＤＤのレベルを取る。これは、第３のクロックＩＮ３がローレベルを取り、この状態では、第５、第４、及び、第２のＭＯＳトランジスタＭ５、Ｍ４、及び、Ｍ２がオンになり、第２の容量ＭＯＳトランジスタＭＣ２のノードＮ５がローレベル（Ｖｓｓ）になるからである。
【００７５】
続いて、第２のクロックＩＮ２がローレベルに移行し、且つ、第１のクロックＩＮ１がハイレベル、第４のクロックＩＮ４がローレベルになると、第１及び第２のプリチャージＭＯＳトランジスタＭＰ１、ＭＰ２はオフになる。この時、ノードＮ３の電位は、略ＶＰＰの電位に保たれている。この状態で、第３のクロックＩＮ３がハイレベルになると、第６及び第１のＭＯＳトランジスタＭ６、Ｍ１がオンになり、結果として、ノードＮ３を通して、昇圧電位ＶＰＰが第２の容量ＭＯＳトランジスタＭＣ２のノードＮ５に与えられる。このため、第２の容量ＭＯＳトランジスタＭＣ２のゲート側電位Ｎ４は、図６に示すように、ＶＤＤ＋ＶＰＰまで上昇する。電位ＶＰＰは電位ＶＤＤよりも高いから、図６に示すように、ノードＮ４に接続されたトランスファＭＯＳトランジスタＭＴ１のゲートの電位は、２ＶＤＤを越え、３ＶＤＤに近いレベルに達する。したがって、図１と同様に、トランスファＭＯＳトランジスタＭＴ１は、迅速に電荷を転送することができ、容量回路２２を通して略一定の昇圧電位ＶＰＰを発生することができる。
【００７６】
この実施形態においても、トランスファＭＯＳトランジスタＭＴ１を薄膜化することも可能である。しかしながら、図４に関連して説明したように、内部回路に供給された昇圧電位は内部回路で使用されることにより、昇圧電位が大幅に低下する場合もあり、また、高い制御電圧を与え、高速に内部回路に供給するためには、トランスファＭＯＳトランジスタＭＴ１のゲート膜厚は厚膜がより好ましい。
【００７７】
図７を参照すると、本発明の第４の実施形態に係る昇圧電位発生回路２０ｃは、トランスファＭＯＳトランジスタＭＴ１としてＰチャンネルＭＯＳトランジスタを使用している点で、図５に示された昇圧電位発生回路２０ｂと相違している。この関係で、図７の回路は、図５に示された第２のプリチャージＭＯＳトランジスタＭＣ２を含んでいない。また、図７に示された昇圧電位発生回路２０ｃでは、トランスファＭＯＳトランジスタＭＴ１のゲート電位であるノードＮ４の電位が図８に示すように、接地電位０レベル（ＶＳＳ）とＶＰＰレベルとの間で変化すること以外、図５及び６と同様であるので、説明を省略する。
【００７８】
図８のノードＮ３における電位からも明らかな通り、図７に示された構成によっても、２ＶＤＤの電位に近い昇圧電位ＶＰＰを発生することができる。
【００７９】
図７に示された昇圧電位発生回路２０ｃにおいても、トランスファＭＯＳトランジスタＭＴ１のゲート絶縁膜の膜厚を薄膜化することができるが、トランスファＭＯＳトランジスタＭＴ１のゲート膜厚は厚膜がより好ましいことは、前述した通りである。
【００８０】
図９を参照すると、本発明の第５の実施形態に係る昇圧電位発生回路２０ｄは、複数の容量ＭＯＳトランジスタ（ここでは、ＭＣ１、ＭＣ２）を含んだ構成を備え、これによって、３倍圧の昇圧電圧ＶＰＰを発生することができる。図示された例では、容量ＭＯＳトランジスタＭＣ１（第１の容量ＭＯＳトランジスタと呼ぶ）、及び、容量ＭＯＳトランジスタＭＣ２（第２の容量ＭＯＳトランジスタと呼ぶ）はともにメモリセルを構成するＭＯＳトランジスタ、或いは、トランスファＭＯＳトランジスタのゲート酸化膜に比較して薄膜のゲート酸化膜を有するＭＯＳトランジスタによって構成されている。
【００８１】
図９では、第１の容量ＭＯＳトランジスタＭＣ１の基板側及びゲート側のノードをそれぞれ第１及び第２のノードＮ１、Ｎ２とし、第１のノードＮ１には、インバータを介して第１のクロックＩＮ１が与えられ、他方、第２のノードＮ２は、第１のプリチャージＭＯＳトランジスタＭＰ１に接続されている。第１のプリチャージＭＯＳトランジスタＭＰ１は薄膜のゲート絶縁膜を有し、そのドレインには、外部電源電圧ＶＤＤが与えられる一方、ゲートには、第２のクロックＩＮ２が供給されている。
【００８２】
一方、第２のノードＮ２と、接地電位（ＶＳＳ）との間には、スイッチ回路として、厚膜のゲート絶縁膜を有する第１〜第３のＭＯＳトランジスタＭ１〜Ｍ３が直列に接続されている。このうち、第１のＭＯＳトランジスタＭ１はＰチャンネルＭＯＳトランジスタであり、第２及び第３のＭＯＳトランジスタＭ２、Ｍ３はＮチャンネルＭＯＳトランジスタである。図に示されているように、第１及び第３のＭＯＳトランジスタＭ１、Ｍ３のゲートには、第３のクロックＩＮ３が与えられており、第２のＭＯＳトランジスタＭ２のゲートには、外部電源電圧ＶＤＤが供給されている。
【００８３】
薄膜のゲート絶縁膜を有する第２の容量ＭＯＳトランジスタＭＣ２は、基板側ノード（第３のノード）Ｎ３とゲート側ノード（第４のノード）Ｎ４とを備え、第３のノードＮ３は第１及び第２のＭＯＳトランジスタＭ１、Ｍ２の共通接続点に接続されている。一方、第４のノードＮ４はトランスファＭＯＳトランジスタＭＴ１に接続されると共に、第２のプリチャージＭＯＳトランジスタＭＰ２のソースに接続されている。これら、第２のプリチャージＭＯＳトランジスタＭＰ２及びトランスファＭＯＳトランジスタＭＴ１は厚膜のゲート絶縁膜を有するＭＯＳトランジスタによって構成されている。
【００８４】
第２のプリチャージＭＯＳトランジスタＭＰ２のドレインには、外部電源電圧ＶＤＤが供給されており、そのゲートには、第４のクロックＩＮ４が与えられ、また、トランスファＭＯＳトランジスタＭＴ１のゲートには、第５のクロックＩＮ５が与えられている。
【００８５】
図１０には、上記した各クロックＩＮ１〜ＩＮ５の波形と、各ノードＮ１〜Ｎ４における電位変化が示されている。まず、第５のクロックＩＮ５以外が与えられていない場合、即ち、ローレベルにあって電荷が転送されていない場合、第１乃至第４のノードＮ１、Ｎ２、Ｎ３、Ｎ４の電位はそれぞれＶＤＤ、２ＶＤＤ、２ＶＤＤ、及び３ＶＤＤに維持されている。
【００８６】
第１のクロックＩＮ１がインバータを介して与えられると、図１０に示された第１及び第２のノードＮ１、Ｎ２の波形からも明らかなように、第１のノードＮ１の電位は、ＶＤＤレベルから０レベルに変化し、他方、第２のノードＮ２の電位は、２ＶＤＤレベルからＶＤＤレベルに変化する。この状態では、第２のクロックＩＮ２及び第４のクロックＩＮ４はローレベルにあるため、第１及び第２のプリチャージＭＯＳトランジスタＭＰ１、ＭＰ２はオフに保たれている。
【００８７】
続いて、第３のクロックＩＮ３がハイレベルになると共に、第２、第４のクロックＩＮ２、ＩＮ４がハイレベルになると、第１及び第２のプリチャージＭＯＳトランジスタＭＰ１、ＭＰ２がオン状態となり、この結果、第１及び第２の容量ＭＯＳトランジスタＭＣ１、ＭＣ２は、外部電源電圧ＶＤＤによりプリチャージされる状態になる。
【００８８】
即ち、第３のクロックＩＮ３がハイレベルになり、第２及び第３のＭＯＳトランジスタＭ２、Ｍ３が第３のクロックＩＮ３によってオンになると、図１０に示されるように、第３及び第４のノードＮ３、Ｎ４の電位がそれぞれ０及びＶＤＤレベルまでそれぞれ低下する。以後、第２のクロックＩＮ２がローレベルになるまで、オン状態を継続し、第２及び第４のノードＮ２、Ｎ４をＶＤＤレベルに保持する。
【００８９】
次に、図１０に示すように、第２、第３、及び、第４のクロックＩＮ２、ＩＮ３、及びＩＮ４がローレベルになると、第１、第２のプリチャージＭＯＳトランジスタＭＰ１、ＭＰ２がオフ状態になると共に、第１のＭＯＳトランジスタＭ１がオンとなり、第３のＭＯＳトランジスタＭ３がオフ状態になる。
【００９０】
第３のクロックＩＮ３がローレベルになると、第２のノードＮ２の電位により第３のノードＮ３が充電されることにより、第３のノードＮ３の電位が接地電位０から上昇し、この結果、第４のノードＮ４の電位も、ＶＤＤから上昇し、チャージポンプが開始される。
【００９１】
更に、第１のクロックＩＮ１がローレベルになると、第１のノードＮ１及び第２のノードＮ２の電位は、それぞれＶＤＤ及び２ＶＤＤに昇圧され、チャージポンプ状態となる。このとき、第１のＭＯＳトランジスタＭ１はオン状態にあるから、第３及び第４のノードＮ３及びＮ４の電位は、ノードＮ２の電位の上昇に応じて、更に、上昇し、それぞれ、２ＶＤＤ、３ＶＤＤになる。したがって、図示された例では、第１のクロックＩＮ１のローレベル期間は、チャージポンプ期間を規定していることが分る。
【００９２】
次に、図１０に示すように、第１のクロックＩＮ１がローレベルになり、第４のノードＮ４の電位が３ＶＤＤに達すると、第５のクロックＩＮ５がハイレベルになる。このように、トランスファＭＯＳトランジスタＭＴ１は、第１のクロックＩＮ１がローレベルの期間に、オン状態となり、トランスファＭＯＳトランジスタＭＴ１の電位は３ＶＤＤとなって電荷転送状態となる。
【００９３】
電荷転送が終了し、第５のクロックＩＮ５がローレベルになり、続いて、第１のクロックＩＮ１がハイレベルになる。この時点では、第２及び第４のクロックＩＮ２、ＩＮ４で動作する第１及び第２のプリチャージＭＯＳトランジスタＭＰ１、ＭＰ２はオフ状態にあり、他方、第３のクロックＩＮ３で動作する第３のＭＯＳトランジスタＭ３はオン状態にある。この状態では、第１のクロックＩＮ１がハイレベルになると、第１及び第２のノードＮ１、Ｎ２の電位が、それぞれＶＤＤから接地電位、２ＶＤＤからＶＤＤへと低下する。この結果、第３及び第４のノードＮ３、Ｎ４の電位も、それぞれ２ＶＤＤからＶＤＤへ、３ＶＤＤから２ＶＤＤへと変化する。
【００９４】
第１のクロックＩＮ１のハイレベル期間中に、第２、第３、及び、第４のクロックＩＮ２、ＩＮ３、及び、ＩＮ４がハイレベルになると、第３及び第４のノードＮ３、Ｎ４の電位は、それぞれＶＤＤから０電位へ、２ＶＤＤからＶＤＤへと更に低下して、第１及び第２の容量ＭＯＳトランジスタＭＣ１、ＭＣ２はプリチャージされる状態になる。以後、同様な動作が繰り返し行われる。
【００９５】
図１０に示された例では、第１のクロックＩＮ１のローレベル期間中に、第５のクロックＩＮ５がハイレベル（３ＶＤＤ）になっている。このことは、トランスファＭＯＳトランジスタＭＴ１の電荷転送期間と、第１のクロックＩＮ１のローレベル期間によって規定されるチャージポンプ期間とがオーバーラップし、他方、第１のクロックＩＮ１のハイレベル期間、第２及び第４のクロックＩＮ２、ＩＮ４のハイレベル期間によって規定されるプリチャージ期間と、電荷転送期間とが実質上、オーバーラップしないように、制御されていることが分る。
【００９６】
尚、図１０では、第１のクロックＩＮ１と第５のクロックＩＮ５とをオーバーラップしないように制御しているが、第２の容量ＭＯＳトランジスタＭＣ２として厚膜のゲート酸化膜を有するＭＯＳトランジスタを使用した場合、第１のクロックＩＮ１と第５のクロックＩＮ５とが多少オーバーラップしても良い。
【００９７】
図１１を参照すると、本発明の第６の実施形態に係る昇圧電位発生回路２０ｅは、第１乃至第３のＭＯＳトランジスタＭ１、Ｍ２、Ｍ３及びそのゲート接続回路を変更した以外、図９に示された昇圧電位発生回路２０ｄと同様であり、図１０と同じ波形図で動作する。即ち、図１１に示された回路２０ｅでは、第１〜第３のＭＯＳトランジスタＭ１、Ｍ２、Ｍ３を薄膜のゲート絶縁膜を有するＭＯＳトランジスタによって構成し、第１及び第２のＭＯＳトランジスタＭ１、Ｍ２のゲートが外部電源電圧ＶＤＤを与える外部電源に共通に接続されている点、及び、第３のクロックＩＮ３が第３のＭＯＳトランジスタＭ３のゲートにだけ与えられている点で、図９とは異なっている。この構成では、ＰチャンネルＭＯＳによって構成された第１のＭＯＳトランジスタＭ１のソース電位が、ゲート電位ＶＤＤより、当該トランジスタの閾値電圧以上高くなった場合に、当該第１のＭＯＳトランジスタＭ１はオン状態になること以外、図９の回路と同様である。図示された昇圧電位発生回路２０ｅも、３倍圧の昇圧電位ＶＰＰを発生することができる。
【００９８】
図１２及び１３を参照して、本発明の更に別の実施形態（第７の実施形態）に係る昇圧電位発生回路２０ｆを説明する。図１２に示された昇圧電位発生回路２０ｆは、図１１と同様に３倍圧の昇圧電位ＶＰＰを発生する回路である。具体的に説明すると、図１２に示された昇圧電位発生回路２０ｆは、図１１と同様に、メモリセルを構成するＭＯＳトランジスタ、或いは、トランスファＭＯＳトランジスタのゲート絶縁膜より薄膜のゲート絶縁膜を有する第１〜第３のＭＯＳトランジスタＭ１、Ｍ２、Ｍ３によって構成され、第１及び第２のＭＯＳトランジスタＭ１、Ｍ２のゲートは外部電源電圧ＶＤＤを与える外部電源に共通に接続される一方、第３のＭＯＳトランジスタＭ３に第３のクロックＩＮ３が与えられている。
【００９９】
また、トランスファＭＯＳトランジスタＭＴ１として、ゲート絶縁膜の厚いＰチャンネルＭＯＳトランジスタが使用されている点で、前述した昇圧電位発生回路２０ｅと相違している。尚、第１のＭＯＳトランジスタＭ１はＰチャンネルＭＯＳトランジスタによって構成され、第１及び第２の容量ＭＯＳトランジスタＭＣ１、ＭＣ２、第１及び第２のプリチャージＭＯＳトランジスタＭＰ１、ＭＰ２が設けられている点は、図１１と同様である。
【０１００】
図１３を参照して、図１２に示された昇圧電位発生回路２０ｆの動作を説明する。まず、トランスファＭＯＳトランジスタＭＴ１のゲートには、図１０に示された第５のクロックＩＮ５に対して反転した極性を有するクロックが第５のクロックＩＮ５として与えられている。更に、この例では、第５のクロックＩＮ５として、ＶＤＤの電位をローレベルとし、３ＶＤＤの電位をハイレベルとするクロックが使用され、当該第５のクロックＩＮ５は、第１のクロックＩＮ１のハイレベル期間よりも幅広いハイレベル期間を有している。トランスファＭＯＳトランジスタＭＴ１では、第５のクロックＩＮ５のローレベル期間に電荷の転送が行なわれるため、トランスファＭＯＳトランジスタＭＴ１における電荷転送時間は、第１のクロックＩＮ１のハイレベル期間とオーバーラップしないことが分る。
【０１０１】
尚、図１３に示された第２〜第４のクロックＩＮ２、ＩＮ３、ＩＮ４は図１０に示された第２〜第４のクロックとそれぞれ同様である。
【０１０２】
図１２及び１３において、まず、第５のクロックＩＮ５がＶＤＤから３ＶＤＤに変化して、トランスファＭＯＳトランジスタＭＴ１がオフ状態に保たれる。この状態で、第１のクロックＩＮ１が０レベルからＶＤＤレベルに変化すると、図１３に示すように、ノードＮ１、Ｎ２の電位は、それぞれＶＤＤから０へ、２ＶＤＤからＶＤＤへとそれぞれ変化する。
【０１０３】
図示された昇圧電位発生回路２０ｆにおいて、まず、第１のクロックＩＮ１がハイレベルになる。この結果、第１及び第２のノードＮ１及びＮ２の電位は、それぞれＶＤＤから０、２ＶＤＤからＶＤＤへとそれぞれ低下する。続いて、第２、第３、及び、第４のクロックＮ２、Ｎ３、及び、Ｎ４がハイレベルになると、プリチャージＭＯＳトランジスタＭＰ１、ＭＰ２、及び、第３のＭＯＳトランジスタＭ３はオン状態となり、第３のノードＮ３は０電位に低下し、第２及び第４のノードＮ２及びＮ４はＶＤＤレベルにプリチャージされる。
【０１０４】
次に、第２のクロックＩＮ２〜第４のクロックＩＮ４がローレベルになると、プリチャージＭＯＳトランジスタＭＰ１、ＭＰ２、及び、第３のＭＯＳトランジスタＭ３はオフ状態となり、第２、第３、及び、第４のノードＮ２、Ｎ３、及び、Ｎ４は、それぞれＶＤＤ、０、及び、ＶＤＤレベルを保持する。
【０１０５】
続いて、第１のクロックＩＮ１がローレベルになると、ノードＮ１及びＮ２の電位がそれぞれＶＤＤ及び２ＶＤＤになる。ノードＮ２の電位が２ＶＤＤになると、第１のＭＯＳトランジスタＭ１がオン状態になって、ノードＮ３、Ｎ４の電位がそれぞれ２ＶＤＤ及び３ＶＤＤに上昇する。この状態で、第５のクロックＩＮ５がローレベル（ＶＤＤ）に低下すると、トランスファＭＯＳトランジスタＭＴ１がオン状態となって電荷が転送される。
【０１０６】
この結果、昇圧電位発生回路２０ｆは、３倍圧に昇圧された電位ＶＰＰを出力することができる。
【０１０７】
図９、１１、及び１２に示すように、オン／オフ動作を行うスイッチ素子としてのトランジスタを介して、複数の容量ＭＯＳトランジスタＭＣ１、ＭＣ２を実質上直列に接続した構成により、それぞれの容量をチャージポンプすることにより、加算された電圧が得られ、３倍圧の昇圧電位ＶＰＰを発生することができる。
【０１０８】
図１４を参照すると、本発明の第８の実施形態に係る昇圧電位発生回路２０ｇは、正電位のＶＤＤ及び接地電位ＶＳＳのほかに、−０.７Ｖ程度の基板電圧（ＶＢＢ）をも使用している点で、前述した実施形態とは異なっている。
【０１０９】
具体的に説明すると、昇圧電位発生回路２０ｇは、第１及び第２のクロックＩＮ１、ＩＮ２をそれぞれゲートで受けて動作する第１及び第２のＭＯＳトランジスタＭ１、Ｍ２を備え、両ＭＯＳトランジスタＭ１、Ｍ２は外部電源電圧ＶＤＤ端子と接地電位ＶＳＳとの間に直列に接続され、両ＭＯＳトランジスタＭ１、Ｍ２の共通接続点であるノードＮ１は容量ＭＯＳトランジスタＭＣ１の基板側に接続されている。また、ノードＮ１と基板電位（ＶＢＢ）との間には、第３及び第４のＭＯＳトランジスタＭ３、Ｍ４が直列に接続されている。ここで、第３のＭＯＳトランジスタＭ３のゲートには、外部電源電圧ＶＤＤが供給され、他方、第４のＭＯＳトランジスタＭ４のゲートには、第３のクロックＩＮ３が与えられている。これら第１乃至第４のＭＯＳトランジスタＭ１〜Ｍ４は、薄いゲート絶縁膜を有しており、第１のＭＯＳトランジスタＭ１だけがＰチャンネル、他のＭＯＳトランジスタＭ２〜Ｍ４はＮチャンネルＭＯＳトランジスタである。
【０１１０】
容量ＭＯＳトランジスタＭＣ１のゲート側はノードＮ２に接続され、当該ノードＮ２にはプリチャージＭＯＳトランジスタＭＰ及びトランスファＭＯＳトランジスタＭＴが接続されている。両ＭＯＳトランジスタＭＰ及びＭＴはＮチャンネルＭＯＳトランジスタであり、ＭＴは厚膜のゲート絶縁膜を有している。ＭＯＳトランジスタＭＰ及びＭＴのゲートには、それぞれ第４及び第５のクロックＩＮ４及びＩＮ５が与えられている。
【０１１１】
図１５をも併せ参照すると、第１のクロックＩＮ１はＶＤＤレベルとＶＳＳレベルとの間で変化し、第２のクロックＩＮ２はＶＤＤレベルとＶＢＢレベルとの間で変化する。更に、第３のクロックＩＮ３はＶＤＤレベルとＶＢＢレベルとの間で変化する振幅を有している。
【０１１２】
図１５からも明らかなように、第１のクロックＩＮ１がハイレベルを取るプリチャージ期間に、第２のクロックＩＮ２と第３のクロックＩＮ３はハイレベルとなり、第１のノードＮ１をＶＳＳレベル及びＶＢＢレベルに引き下げる。
【０１１３】
更に、第４のクロックＩＮ４は、図１５に示すように、２ＶＤＤレベルとＶＤＤレベルとの間で変化し、そのタイミングは第１のクロックＩＮ１と同じタイミングである。また、第１のクロックＩＮ１のローレベル期間に、即ち、チャージポンプ期間にハイレベルになる第５のクロックＩＮ５はＶＤＤと３ＶＤＤとの間で変化している。
【０１１４】
図１４において、第２のクロックＩＮ２の電位がハイレベルの時、第１のノードＮ１はＶＳＳレベルにあり、第２のクロックＩＮ２がローレベルに変わると、第２のＭＯＳトランジスタＭ２はオフとなると共に、第４のＭＯＳトランジスタＭ４に与えられている第３のクロックＩＮ３がハイレベル（ＶＤＤ）になって、第４のＭＯＳトランジスタＭ４は第３のＭＯＳトランジスタＭ３と共にオンになり、結果として、図１５に示すように、ノードＮ１の電位はＶＢＢまで引き下げられる。このことは、一旦、ＶＳＳ（接地電位）まで低下したノードＮ１の電位が更にＶＢＢまで引き下げられ、プリチャージが行われることを意味している。
【０１１５】
続いて、第１、第３、及び、第４のクロックＩＮ１、ＩＮ３、ＩＮ４がローレベルに低下すると、プリチャージ期間が完了し、第３及び第４のＭＯＳトランジスタＭ３、Ｍ４、及び、プリチャージＭＯＳトランジスタＭＰはオフ状態となる。このとき、第１のＭＯＳトランジスタＭ１がオンとなって、第１のノードＮ１の電位は、ＶＤＤレベルの方向に上昇し始め、チャージポンプ期間となる。この期間中、第１のノードＮ１のレベルがＶＢＢからＶＤＤに引上げられることにより、第２のノードＮ２の電位は２ＶＤＤ＋ＶＢＢレベルまで上昇していく。このとき、第５のクロックＩＮ５が３ＶＤＤに達すると、トランスファＭＯＳトランジスタＭＴがオンして、電荷の転送が行われる。
【０１１６】
このように、この実施形態では、ノードＮ１の電位を一旦接地電位（ＶＳＳ）まで、放電した後、更に、負電位（ＶＢＢ）まで引き下げることにより、直接、負電位に引き下げる場合に比べて、負電源に対する負荷を減少させることができる。したがって、図１４に示された昇圧電位発生回路２０ｇはＶＢＢ電源を利用して、即ち、１個の容量ＭＯＳトランジスタだけを用いて、２ＶＤＤ＋ＶＢＢの昇圧レベルを得ることができる。この場合、容量ＭＯＳトランジスタに印加される電位差はＶＤＤよりは大きくなるが、２ＶＤＤよりは小さいため薄膜ゲートを使用できる。
【０１１７】
上述した各実施形態に係る昇圧電位発生回路を製造するためには、互いに異なるゲート絶縁膜を有するＭＯＳトランジスタを製作する必要がある。
【０１１８】
図１６（ａ）〜（ｆ）を参照して、膜厚の互いに異なるＭＯＳトランジスタを製作するために使用されるマルチオキサイドプロセスについて説明する。まず、図１６（ａ）に示すように、シリコン基板３１上に、ＳＴＩ（shallow  trench  isolation）により、選択的に絶縁領域３２を設ける。これによって、シリコン基板３１は互いに絶縁された複数の領域に区画される。次に、シリコン基板３１及び絶縁領域３２の表面上に、第１の絶縁膜３３を形成する（図１６（ｂ））。
【０１１９】
続いて、図１６（ｃ）に示すように、第１の絶縁膜３３上に、選択的にレジスト膜３４を塗布した後、レジスト膜３４によって覆われていない部分の第１の絶縁膜３３をエッチングして、シリコン基板３１及び絶縁領域３２を部分的に露出させる（図１６（ｄ））。この状態で、レジスト膜３４を除去して、第１の絶縁膜３３を露出させ（図１６（ｅ））、露出した第１の絶縁膜３３、シリコン基板３１、及び、絶縁領域３２上に第２の絶縁膜３５を形成する。
【０１２０】
この結果、第１及び第２の絶縁膜３３及び３５が積層された領域には、厚い絶縁膜が形成され、第１の絶縁膜３３が形成されていない領域には、薄い絶縁膜が形成される。このように、マルチオキサイドプロセスを利用することにより、厚い絶縁膜及び薄い絶縁膜を形成できる。また、これら厚い絶縁膜及び薄い絶縁膜を昇圧電位発生回路を構成するＭＯＳトランジスタのゲート絶縁膜として利用することにより、前述した実施形態に使用されるＭＯＳトランジスタを製作することができる。
【０１２１】
図１７を参照して、本発明の更に別の実施形態（第９の実施形態）に係る昇圧電位発生回路について説明する。この実施形態に係る昇圧電位発生回路は、ビット線センスアンプ（ＳＡ）のオーバードライブ電源回路として使用されている。図示された例では、外部電源電圧ＶＤＤを降圧して、内部降圧電位ＶＤＬを得るための内部降圧回路４１がオーバードライブ電源回路に接続されている。この例では、外部電源を直接利用する代わりに、内部降圧した電位ＶＤＬをオーバードライブ電源回路に供給して、当該オーバードライブ電源回路により昇圧電位ＶＤＡＲＹは、駆動用ＭＯＳトランジスタＭＤを介してセンスアンプＳＡに与えられる。この構成では、外部電源のレベルの変動による昇圧電位ＶＤＡＲＹのレベル変動の影響を抑制できる。また、内部降圧回路４１を使用することにより、外部電源を利用した場合に比較して、ビット線に必要な容量を有する容量ＭＯＳトランジスタＭＣ１のゲート絶縁膜の膜厚を薄くすることができ、容量ＭＯＳトランジスタＭＣ１に要する面積を縮小することができる。
【０１２２】
図１７に示されたオーバードライブ電源回路は、内部降圧電位ＶＤＬと接地間に接続されたＰチャンネルの第１のＭＯＳトランジスタＭ１とＮチャンネルの第２のＭＯＳトランジスタＭ２との直列回路を備え、両ＭＯＳトランジスタＭ１及びＭ２の共通接続点に、上記した容量ＭＯＳトランジスタＭＣ１が接続されている。当該容量ＭＯＳトランジスタＭＣ１のゲート側には、プリチャージＭＯＳトランジスタＭＰ１及びトランスファＭＯＳトランジスタＭＴ１が接続されている。更に、図示された回路は、ＶＤＬ電位を選択的に供給するスイッチングＭＯＳトランジスタＭＳを備えている。
【０１２３】
ここで、ＭＯＳトランジスタＭ１及びＭ２のゲートには、第１のクロックＩＮ１、プリチャージＭＯＳトランジスタＭＰ１のゲートには、第２のクロックＩＮ２、トランスファＭＯＳトランジスタＭＴ１のゲートには、第３のクロックＩＮ３、スイッチングＭＯＳトランジスタＭＳには、第４のクロックＩＮ４、及び、駆動用ＭＯＳトランジスタＭＤには第５のクロックＩＮ５が供給されている。
【０１２４】
より具体的に、図１８をも参照して、図１７の動作を説明すると、外部電源電圧ＶＤＤは内部降圧回路４１によりＶＤＬに降圧されてオーバードライブ電源回路に与えられている。この状態で、プリチャージＭＯＳトランジスタＭＰ１には、プリチャージ（ＰＲＥ）期間、図１８に示すように、第２のクロックＩＮ２がハイレベルの状態にあり、プリチャージＭＯＳトランジスタＭＰ１はオン状態となって、容量ＭＯＳトランジスタＭＣ１をプリチャージする。また、この状態では第１のクロックＩＮ１がハイレベルにあるため、第１のＭＯＳトランジスタＭ１はオフの状態にある。
【０１２５】
次に、第１のクロックＩＮ１及び第２のクロックＩＮ２がローレベルになって、プレチャージ期間からチャージポンプ期間に移行する。この期間中、第３のクロックＩＮ３がハイレベルになる。このチャージポンプ期間、プリチャージＭＯＳトランジスタＭＰ１は第２のクロックＩＮ２によりオフとなり、第１のクロックＩＮ１のローレベルがＡＣＴＶ信号として第１及び第２のＭＯＳトランジスタＭ１、Ｍ２のゲートに入力される。この結果、第１のＭＯＳトランジスタＭ１がオンとなり、他方、第２のクロックＩＮ２によりプリチャージＭＯＳトランジスタＭＰ１はオフとなり、トランスファＭＯＳトランジスタＭＴ１はオンとなる。したがって、この期間中に昇圧が行われ、昇圧電位ＶＤＡＲＹがトランスファＭＯＳトランジスタＭＴ１から出力される。
【０１２６】
このとき、第４のクロックＩＮ４がローレベル状態にあるため、スイッチングＭＯＳトランジスタＭＳはオフの状態にある。一方、駆動用ＭＯＳトランジスタＭＤが第５のクロックＩＮ５により、オンの状態にあり、オーバードライブの電荷がトランスファＭＯＳトランジスタＭＴ１から、駆動用ＭＯＳトランジスタＭＤを介してセンスアンプ（ＳＡ）に供給される。
【０１２７】
図示された例では、ビット線の増幅終了と前後して、第１のクロックＩＮ１、第２のクロックＩＮ２はハイレベル、第３のクロックＩＮ３はローレベルに変化し、更に、再書き込み期間を指示する信号が第４のクロックＩＮ４としてスイッチングＭＯＳトランジスタＭＳに与えられ、当該スイッチングＭＯＳトランジスタＭＳがオンとなって、ＶＤＬ（ビット線ハイレベル供給電源）に切り替えられる。切替終了により容量ＭＯＳトランジスタはプリチャージ状態になる。
【０１２８】
このように、図示されたオーバードライブ電源回路は、ＶＤＬと昇圧されたオーバードライブ電源電圧ＶＤＡＲＹを選択的に供給できるため、従来のように、オーバードライブ用電源線とＶＤＬ電源線を個別に配線する必要がないと言う利点を備えている。
【０１２９】
また、図示されたオーバードライブ電源回路を構成する容量ＭＯＳトランジスタのゲート絶縁膜は、ＤＲＡＭのメモリセルを構成するＭＯＳトランジスタのゲート絶縁膜より薄くしているが、同じ厚さであっても良い。
【０１３０】
【発明の効果】
以上説明したように、本発明によれば、容量ＭＯＳトランジスタのゲート絶縁膜の厚さを薄くし、小面積で大きな容量を実現することができると言う利点がある。また、本発明では、大きな容量を要する３倍圧の昇圧電位発生回路を容易に構成できると言う利点もある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る昇圧電位発生回路を説明するための図である。
【図２】図１に示された昇圧電位発生回路の動作を説明するための波形図である。
【図３】本発明の第２の実施形態に係る昇圧電位発生回路を説明するための回路図である。
【図４】図３に示された昇圧電位発生回路の動作を説明するための波形図である。
【図５】本発明の第３の実施形態に係る昇圧電位発生回路を説明するための回路図である。
【図６】図５に示された昇圧電位発生回路の動作を説明するための波形図である。
【図７】本発明の第４の実施形態に係る昇圧電位発生回路を説明するための回路図である。
【図８】図７に示された昇圧電位発生回路の動作を説明するための波形図である。
【図９】本発明の第５の実施形態に係る昇圧電位発生回路を説明するための回路図である。
【図１０】図９に示された昇圧電位発生回路の動作を説明するための波形図である。
【図１１】本発明の第６の実施形態に係る昇圧電位発生回路を説明するための回路図である。
【図１２】本発明の第７の実施形態に係る昇圧電位発生回路を説明するための回路図である。
【図１３】図１２に示された昇圧電位発生回路の動作を説明するための波形図である。
【図１４】本発明の第８の実施形態に係る昇圧電位発生回路を説明するための回路図である。
【図１５】図１４に示された昇圧電位発生回路の動作を説明するための波形図である。
【図１６】（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）は本発明に係る昇圧電位発生回路に使用されるＭＯＳトランジスタを製造する方法を工程順に説明するための図である。
【図１７】本発明の第９の実施形態に係る昇圧電位発生回路を説明するための回路図である。
【図１８】図１７に示された昇圧電位発生回路の動作を説明するための波形図である。
【符号の説明】
ＭＣ１                容量ＭＯＳトランジスタ
ＭＴ１                トランスファＭＯＳトランジスタ
ＭＰ１                プリチャージＭＯＳトランジスタ
２０、２０ａ〜２０ｇ  昇圧電位発生回路
２１                  クロック発振器
２２                  容量回路
２０１、２０２        インバータ
Ｍ１〜Ｍ６            ＭＯＳトランジスタ
【図１】
0004257064.tif 000002
【図２】
0004257064.tif 000003
【図３】
0004257064.tif 000004
【図４】
0004257064.tif 000005
【図５】
0004257064.tif 000006
【図６】
0004257064.tif 000007
【図７】
0004257064.tif 000008
【図８】
0004257064.tif 000009
【図９】
0004257064.tif 000010
【図１０】
0004257064.tif 000011
【図１１】
0004257064.tif 000012
【図１２】
0004257064.tif 000013
【図１３】
0004257064.tif 000014
【図１４】
0004257064.tif 000015
【図１５】
0004257064.tif 000016
【図１６】
0004257064.tif 000017
【図１７】
0004257064.tif 000018
【図１８】
0004257064.tif 000019