(57)【特許請求の範囲】
【請求項１】
半導体基体上に、スリットを有して形成される第１の配線導電層と、
前記第１の配線導電層、及び前記スリット覆って形成される第１の絶縁層と、
前記第１の絶縁層の表面に発生した段部の側面に形成される平坦化用の有機絶縁層と、
前記有機絶縁層を含む全面に形成された第２の絶縁層と、
前記第２の絶縁層上に形成される第２の配線導電層の一部で構成され、前記スリットにより分離された前記第１の配線導電層を電気的に連結する連結部と、
から構成される半導体装置。
【請求項２】
前記第１の配線導電層のスリットは、該配線層によって包囲ないしは挟み込まれる領域に対し、該領域の周囲を少なくとも５０％以上解放する間隔とすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の配線導電層が、受光素子に対する電極を構成する導電層であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基体に、スリットを有する第１の配線導電層を形成する工程と、
該第１の配線導電層上に、全面的に第１の絶縁層を形成する工程と、
該第１の絶縁層の表面に有機絶縁層を形成して、前記第１の絶縁層の表面を平坦化する工程と、
全面的に第２の絶縁層を形成する工程と、
少なくとも前記第１および第２の絶縁層による層間絶縁層上に、第２の配線導電層を形成する工程と、
前記第２の配線導電層を形成すると同時に、前記第２の配線導電層の一部により、前記第１の配線導電層の前記スリット間上を跨いで形成され、前記層間絶縁層に穿設したコンタクトホールを通じて、前記スリットによって分断された前記第１の配線導電層を、相互に連結する連結配線部を形成する工程と
からなる半導体装置の製造方法。
【請求項５】
前記第１の配線導電層のスリットは、該配線層によって包囲ないしは挟み込まれる領域に対し、該領域の周囲を少なくとも５０％以上解放する間隔とすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の配線導電層が、受光素子に対する電極を構成する導電層であることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法、特に少なくとも２層の配線導電層が、層間絶縁層を介して積層されて成る半導体装置とその製造方法に係わる。
【０００２】
【従来の技術】
大集積回路ＬＳＩ等の半導体集積回路装置、例えばフォトダイオードを有する半導体集積回路いわゆるフォトダイオードＩＣ等においては、２層以上の配線導電層、例えば金属配線層が、層間絶縁膜を介して積層された構成がしばしば採られる。
この場合、配線導電層、特に上層配線導電層の形成に当たり、下層配線導電層のパターンに応じた段差が存在すると、これによって上層配線導電層に段切れが発生するなど信頼性や歩留りに問題が生じる。
そこで、上層配線導電層の被着面となる層間絶縁膜の表面の平坦化が図られる。
【０００３】
例えば、図８にその概略断面図を示すように、例えば半導体素子（図示せず）が形成され、表面にＳｉＯ2 による絶縁層１０２が形成された半導体基体１０１の上に、所要のパターンの例えば電極を構成する下層配線導電層（第１の配線導電層という）が形成された場合において、先ず全面的にＣＶＤ(Chemical Vapor Deposition) 法によってＳｉＯ2 による第１の絶縁層１０４が形成される。更に、この第１の絶縁層１０４に、この表面に形成された段部１０６を埋込むように、有機ＳＯＧ（Spin on Glass ）膜等の有機絶縁層１０５を、スピンコートによって塗布する。
【０００４】
その後、図９にその概略断面図を示すように、この有機絶縁層１０５に対してエッチバックを行う。このようにして、第１の絶縁層１０４の平坦部における有機絶縁層１０５を排除する程度のエッチバックを行うと、段部１０６の側面部の実質的膜厚が大なる部分が残され、その結果、段部１０６が、有機絶縁層１０５によって埋め込まれて、なだらかな傾きとされて表面の平坦化がなされる。
【０００５】
そして、図１０にその概略断面図を示すよう、更に、全面的に、ＣＶＤ法によってＳｉＯ2 による第２の絶縁層１０７が形成され、これら第１および第２の絶縁層１０３および１０７と、有機絶縁層１０５による層間絶縁層１０８が形成される。
このようにして形成された層間絶縁層１０８は、有機絶縁層１０５によって段部１０６が緩和され、さらにいわゆるカバレージのよいＣＶＤ法によって形成した第２の絶縁層１０７によって、その表面が良好に平坦化される。また、この第２の絶縁層１０７によって有機絶縁層１０５の保護がなされる。
【０００６】
このようにして平坦化された層間絶縁層１０８上には、図示しないが、上層の配線導電層（第２の配線導電層という）が、所要のパターンに形成されて、層間絶縁層１０８に穿設したコンタクトホールを通じて、第１の配線導電層１０３の所要部に電気的に接続される。
【０００７】
【発明が解決しようとする課題】
ところが、上述した方法による場合、必ずしも、良好な平坦化がなされない場合が生じた。
本発明者は、その原因が、下層の第１の配線導電層のパターンに依存することを究明した。
すなわち、第１の配線導電層のパターンが、ある部分を取り囲むとか、挟み込む状態となるとき、有機絶縁層の塗布時の有機絶縁塗料の流延を阻害し、これが有機絶縁層の厚さむらを顕著に発生し、上述したエッチバックにおいて、残存させる有機絶縁層に過不足が発生することを究明した。そして、半導体装置を製造する場合、半導体ウエハに多数の半導体装置を同時に作製し、これらをウエハから分断するという態様が採られるが、この塗りむらは、ウエハの周辺部で著しく生じる。
【０００８】
本発明の目的は、このような問題の解決を図るものである。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、半導体基体上に、スリットを有して形成される第１の配線導電層と、第１の配線導電層、及び前記スリット覆って形成される第１の絶縁層と、第１の絶縁層の表面に発生した段部の側面に形成される平坦化用の有機絶縁層と、有機絶縁層を含む全面に形成された第２の絶縁層と、第２の絶縁層上に形成される第２の配線導電層の一部で構成され、スリットにより分離された第１の配線導電層を電気的に連結する連結部とから構成される。
【００１０】
また、本発明による半導体装置の製造方法は、半導体基体にスリットを有する第１の配線導電層を形成する工程と、この第１の配線導電層上に、全面的に第１の絶縁層を形成する工程と、この第１の絶縁層の表面に有機絶縁層を形成して、第１の絶縁層の表面を平坦化する工程と、全面的に第２の絶縁層を形成する工程とを有し、少なくとも第１および第２の絶縁層による層間絶縁層を形成する。そして、この層間絶縁層上に、第２の配線導電層を形成する工程を有するものであり、この第２の配線導電層には、第２の配線導電層を形成すると同時に、第２の配線導電層の一部により、第１の配線導電層の上記スリット間上を跨いで形成され、上記層間絶縁層に穿設したコンタクトホールを通じてスリットによって分断された第１の配線導電層を相互に連結する連結配線部を形成する。
【００１１】
上述したように、本発明は、下層の第１の配線導電層に、スリットを設けたことにより、段差の平坦化を行うべき部分が、配線導電層の存在によって生じる堰堤によって、取り囲まれたり、挟み込まれることによって、有機絶縁層の塗布時の流延を阻害することがないようにするものである。
【００１２】
【発明の実施の形態】
本発明による半導体装置の一実施形態を説明する。この実施形態においては、フォトダイオードＩＣに適用した場合で、図１はその一例の要部、すなわちフォトダイオードＰＤの形成部における概略平面図を示し、図２は図１のＡ−Ａ線上の概略断面図を示す。しかしながら、本発明は、この実施形態およびこの例に限定されないことはいうまでもない。
【００１３】
図１および図２の例では、そのフォトダイオードＰＤの形成部に、例えばｐ型の高濃度半導体層２上に、ｐ型の低濃度アノード半導体層３が形成され、この上にｎ型のカソード半導体層４が形成された例えばシリコン半導体基体１が設けられる。
フォトダイオードＰＤの形成部の周囲には、カソード半導体層４の全厚さを横切って、このフォトダイオードＰＤの形成部を囲んでｐ型の高濃度領域５が形成されている。
【００１４】
また、半導体基体１の表面には、例えばＳｉＯ2 による表面絶縁層６が形成され、この表面絶縁層６のｐ型の高濃度領域５上と、カソード半導体層４上とに、それぞれ電極コンタクト窓６ＷＡおよび６ＷＣが穿設される。
そして、第１の配線導電層２１によって、各コンタクト窓６ＷＡおよび６ＷＣを通じて、それぞれ高濃度領域５およびカソード半導体層４にオーミックコンタクトされるアノード電極７Ａおよびカソード電極７Ｃ等が形成される。
【００１５】
このように、下層の第１の配線導電層２１が形成された半導体基体１の全面に例えばＳｉＯ2 による第１の絶縁層３１が形成され、この上に、第１の絶縁層３１の表面に生じた段部３４の側面に有機ＳＯＧ（Spin on Glass ）膜等による有機絶縁層３３が形成されて平坦化がなされ、更にこの上に例えばＳｉＯ2 による第２の絶縁層３２が形成される。
このように、第１の配線導電層２上に、第１および第２の絶縁層３１および３２と有機絶縁層３３とによって層間絶縁層３０が形成される。
【００１６】
そして、この層間絶縁層３０の第２の絶縁層３２上に、第２の配線導電層２２が、所要のパターンに形成される。
【００１７】
この構成において、第１の配線導電層２１のパターンは、フォトダイオードＰＤの形成部の中央部を挟んで両側に、各電極７Ａおよび７Ｃが対向して配置されたパターンとされるが、特に本発明半導体装置にあっては、その第１の配線導電層２１にスリットＳＬを設ける。すなわち、各電極７Ａおよび７Ｃにおいて、それぞれ長さ（間隔）ＬＳＡおよびＬＳＣを有するスリットＳＬが形成される。
この場合、いうまでもなく、スリットＳＬによって分断された各電極はそれぞれコンタクト窓６ＷＡおよび６ＷＣを通じて、それぞれ高濃度領域５およびカソード半導体層４にオーミックにコンタクトする。
【００１８】
そして、これらスリットＳＬによってそれぞれ分断された各電極７Ａ相互、７Ｃ相互を、上層の第２の配線導電層２２の一部として形成した連結部２２Ｓによって電気的に連結する。この連結部２２Ｓは、層間絶縁層３０に穿設したコンタクト窓３０ＷＣを通じて電気的に各電極７Ａおよび７Ｃとコンタクトすることによって行う。
【００１９】
このように、本発明による半導体装置においては、ある部分、上述の例では、フォトダイオードＰＤを形成する中央部を挟んでその両側に、電極７Ａおよび７Ｃを構成する第１の配線導電層２１によるいわば堰堤が配置されているにも拘わらず、これらにスリットＳＬが設けられていることによって、有機絶縁層３３の塗布に当たっての流延を阻害することが回避され、相対向する第１の配線導電層２１の相対向する縁部によって発生する段部においても有機絶縁層３３が良好に塗布され良好な平坦化がなされる。
【００２０】
因みに、通常の例えばフォトダイオードＩＣにおいては、図７にその概略平面図を示すように、アノード電極７Ａとカソード電極７ＣがフォトダイオードＰＤの形成部の中央部を挟んでそれぞれ連続的い直線的に対峙して配置されることから、これら電極の存在による堰堤によってこの中央部が挟み込まれて、有機絶縁層の塗布流延が阻害されるものであるが、本発明構成は、スリットＳＬを形成したことによって、連続した堰堤が回避されて良好な流延がなされる。
図７において、図１と対応する部分には同一符号を付して重複説明を省略する。
【００２１】
次に、本発明製造方法の一実施形態の一例を、図３〜図５を参照して、図１および図２で説明した本発明による半導体装置を製造する場合について説明する。先ず、フォトダイオードＰＤの形成部に、図３にその概略断面図を示すように、例えばｐ型の高濃度半導体層２と、その上に、ｐ型の低濃度アノード半導体層３、更にその上にｎ型のカソード半導体層４が形成された例えばシリコン半導体基体１を用意する。
また、このフォトダイオードＰＤの形成部の周囲には、カソード半導体層４の全厚さを横切って、このフォトダイオードＰＤの形成部を囲んでｐ型の高濃度領域５をイオン注入等によって形成する。
【００２２】
半導体基体１の表面には、例えばＣＶＤ法によってＳｉＯ2 による例えば厚さ０．５μｍの表面絶縁層６を形成し、この表面絶縁層６のｐ型の高濃度領域５上と、カソード半導体層４上とに、それぞれ電極コンタクト窓６ＷＡおよび６ＷＣを例えばフォトリソグラフィを用いたパターンエッチングによって穿設する。
【００２３】
次に、第１の配線導電層２１を形成する。この第１の配線導電層２１は、例えばＡｌ合金による金属層を、全面的に蒸着、スパッタリング等によって例えば厚さ０．８μｍに形成し、これを例えばフォトリソグラフィを用いたパターンエッチングによって、所要のパターンに形成する。この例においては、各コンタクト窓６ＷＡおよび６ＷＣを通じて、それぞれ高濃度領域５およびカソード半導体層４にオーミックコンタクトされるアノード電極７Ａおよびカソード電極７Ｃ等をこの第１の配線導電層２１によって形成する。この第１の配線導電層２１のパターンは、図５にその概略平面図を示すように、図１および図２で説明したように、各アノード電極７Ａおよびカソード電極７Ｃ等の、例えばフォトダイオードＰＤの中央部を挟んで対向する部分に、スリットＳＬを形成して複数部分、図示の例では、それぞれ２部分に分断する。
【００２４】
このように、下層の第１の配線導電層２１が形成された半導体基体１の全面に例えばＳｉＯ2 による第１の絶縁層３１を、ＴＥＯＳ（Tetoraethoxysilane）を用いたプラズマＣＶＤ法によって例えば０．５μｍの厚さに形成する。このとき、第１の配線導電層２１の配置部においては、この第１の配線導電層２１にパターン縁部上に段差３４が発生する。
この第１の絶縁層３１上に、例えば有機ＳＯＧによる有機絶縁層３３を、段差３４を埋める厚さに回転塗布法によって塗布する。このとき、第１の配線導電層２１には、スリットＳＬが形成されていることによって、この回転塗布における有機絶縁層の塗布材の流延が阻害されることがない。
【００２５】
次に、図４にその概略断面図を示すように、有機絶縁層３３に対して、その厚さ方向のエッチバックを行って、平坦面に塗布された有機絶縁層層３３をエッチングして、段差３４の側面部に有機絶縁層３３が残されて急峻な段差３４の緩和、すなわち平坦化がなされる。
【００２６】
その後、図２に示すように、全面的に例えばＳｉＯ2 による第２の絶縁層３２を、例えばＴＥＯＳを用いたプラズマＣＶＤ法によって形成する。
このようにして、第１の配線導電層２上に、第１および第２の絶縁層３１および３２と有機絶縁層３３とによる層間絶縁層３０を形成する。
【００２７】
この層間絶縁層３０に対し、例えばフォトリソグラフィを用いたパターンエッチングによって図１および図２で説明した各コンタクト窓３０Ｗの穿設を行う。そして、この層間絶縁層３０の第２の絶縁層３２上に、第２の配線導電層２２を、所要のパターンに形成する。
この第２の配線導電層２２は、例えばＡｌによる例えば金属層全面的に蒸着，スパッタリング等によって形成し、フォトリソグラフィを用いたパターンエッチングによって所要のパターン、例えば各電極７Ａおよび７Ｃからの端子導出部あるいは配線およびスリット間の連結部２２Ｓ等を形成し、これらをコンタクト窓３０Ｗを通じて第１の配線導電層、図においては、各電極７Ａおよび７Ｃに電気的に接続する。
【００２８】
上述したように、本発明製造方法においては、下層の第１の配線導電層２１にスリットを設けるものであるが、これは、第１の配線導電層２１のパターン化と同時に形成するものであり、またこのスリット間を電気的に連結する連結部２２Ｓの形成も、従来における第２の配線導電層２１の形成工程で形成するので何ら製造工程数の増加を来すことがない。
【００２９】
上述したように、本発明においては、第１の配線導電層２１にスリットを設けて、有機絶縁層２２の回転塗布において、塗りむらを回避するものであるが、これについて、更に説明する。
すなわち、実際の半導体装置の製造においては、複数の半導体装置を、共通の半導体ウエハに、同時に形成し、その後、この半導体ウエハを、各半導体装置に関して分断するという方法が採られる。
そこで、図６に示す半導体ウエハ４１において、その中心部とその両側、図６において左右両側部に、それぞれ矩形リング状パターンの第１の配線導電層２１を形成した場合において、有機絶縁層の塗りむらについて観測した。
【００３０】
表１は、その測定結果を示したものである。
この場合、そのリングは，短辺を３０μｍ、長辺を９０μｍとし、スリットＳＬの配置、寸法および個数を、表１で図示したように変化させて、各リングパターンにおけるリング長Ｌと、このリングに設けたスリットＳＬの長さＳとの比Ｌ／Ｓを変化させた各試料１〜４において、有機絶縁層を回転塗布し、エッチバックして後の厚さむらを、図６に示すように、各リングの各ポイントＰ1 ，Ｐ2 ，Ｐ3 において測定したものである。
【００３１】
【表１】
0004284748.tif 000002
【００３２】
この表１によれば、第１の配線導電層が、Ｌ／Ｓが５０％好ましくは３３％において、有機絶縁層の厚さむら改善されることが分かる。
したがって、本発明装置および本発明方法において、スリットＳＬの長さは、半導体装置の各部において第１の配線導電層２１の配置によってもその周囲が５０％以上、このましくは３３％以上解放されれば良いことが分かる。
【００３３】
尚、本発明は上述した例に限られるものではなく、フォトダイオードＩＣの構造においても種々の構造を採ることができ、また、他の各種半導体装置に適用することができるものである。また、上述の実施形態に限られるものではなく、３層以上の多層配線構造を有する場合等に適用することができるなど、種々の変形変更を行うことができる。
【００３４】
【発明の効果】
上述したように、本発明は、下層の第１の配線導電層に、スリットを設けたことにより、段差の平坦化を行うべき部分が、配線導電層によって、取り囲まれたり、挟み込まれることによって、有機絶縁層の塗布時の流延を阻害することがないようにするものである。
【００３５】
また、上述したように、本発明製造方法においては、下層の第１の配線導電層２１にスリットを設けるものであるが、これは、第１の配線導電層２１のパターン化と同時に形成するものであり、またこのスリット間を電気的に連結する連結部２２Ｓの形成も、従来における第２の配線導電層２１の形成工程で形成するので何ら製造工程数の増加を来すことがないという利点を有する。
【図面の簡単な説明】
【図１】本発明による半導体装置の一例の要部の概略平面図である。
【図２】図１のＡ−Ａ線上の概略断面図である。
【図３】本発明による半導体装置の製造方法の一例の一工程の概略断面図である。
【図４】本発明による半導体装置の製造方法の一例の一工程の概略断面図である。
【図５】本発明による半導体装置の製造方法の一例の一工程の概略平面図である。
【図６】本発明の特性の測定方法の説明に供する平面図である。
【図７】従来装置の要部の概略平面図である。
【図８】従来方法の一工程の概略断面図である。
【図９】従来方法の一工程の概略断面図である。
【図１０】従来方法の一工程の概略断面図である。
【符号の説明】
１・・・半導体基体、２・・・高濃度半導体層、３・・・低濃度アノード半導体層、４・・・カソード半導体層、５・・・高濃度領域、６・・・表面絶縁層、６ＷＡ、６ＷＣ、３０Ｗ・・・コンタクト窓、７Ａ・・・アノード電極、７Ｃ・・・カソード電極、２１・・・第１の配線導電層、２２・・・第２の配線導電層、２２Ｓ・・・連結部、３０・・・層間絶縁層、３１・・・第１の絶縁層、３２・・・第２の絶縁層、３３・・・有機絶縁層、ＳＬ・・・スリット、１０１・・・半導体基体、１０２・・・絶縁層、１０３・・・第１の配線導電層、１０４・・・第１の絶縁層、１０５・・・有機絶縁層、１０６・・・段部、１０７・・・第２の絶縁層、
【図１】
0004284748.tif 000003
【図２】
0004284748.tif 000004
【図３】
0004284748.tif 000005
【図４】
0004284748.tif 000006
【図５】
0004284748.tif 000007
【図６】
0004284748.tif 000008
【図７】
0004284748.tif 000009
【図８】
0004284748.tif 000010
【図９】
0004284748.tif 000011
【図１０】
0004284748.tif 000012