(57)【特許請求の範囲】
【請求項１】
半導体コンポーネントを伴い、少なくとも１つの入力端子（６０１，７０１）、出力端子（６０３，６０４，７０６，７１８）、電源電圧ＶDD‐ＶSSのハイ電位ＶDDが加えられるハイ電源端子、およびそのロー電位ＶSSが加えられるロー電源端子を含む、少なくとも１つの第１の電子デバイスＤ１を含み、前記出力端子（６０３，６０４，７０６，７１８）が、少なくとも第２の電子デバイスＤ２に接続可能であり、前記第２の電子デバイスＤ２が、半導体コンポーネントを伴い、同様に電圧ＶDD‐ＶSSによって電力供給され、かつ伝達関数Ｈ２を有し、前記電源電圧の関数としてのそのグラフ表現が３つの連続するレンジを含み、その第１のレンジ（２０１）は、ＶDD‐ＶSSの低い値から、前記半導体コンポーネントのスレッショルド電圧と呼ばれる値ＶTまでにわたり、かつその第１のレンジはＨ２が低くかつ実質的に一定の値に対応し、第２のレンジ（２０２）は、ＶTから値ＶC1までにわたり、かつＨ２において鋭く傾斜した増加に対応し、第３のレンジ（２０３）は、ＶC1を超えて延び、かつＨ２が高くかつ実質的に一定の値に対応する電子システム（６００，７００）において、前記第１の電子デバイスＤ１が、電源電圧ＶDD‐ＶSSの関数として変化する伝達関数Ｈ１を有し、その結果、前記電子システム（６００，７００）が、ＶC1より低い電源電圧の値ＶC3から実質的に一定となるような電源電圧ＶDD‐ＶSSの関数として変化する伝達関数Ｈ３を有することを特徴とする電子システム。
【請求項２】
前記第１の電子デバイスＤ１が、一方においては前記２つの電源端子の第１の端子に接続され、他方においては、前記入力端子に接続される少なくとも１つの容量タイプの分圧段を含み、かつ前記分圧段が少なくとも１つの、可変容量を有する容量エレメント（Ｑ１，Ｑ２）を備えることを特徴とする請求項１記載の電子システム（６００，７００）。
【請求項３】
前記可変容量を有する容量エレメント（Ｑ１，Ｑ２）が、特に、前記第１の電子デバイスＤ１の前記出力端子（６０３，６０４，７０６，７１８）に接続されるゲート（３０８，７０４，７１７）、互いに接続され、かつ前記第１の電源端子に接続されるソース（３０５）およびドレイン（３０６）を備えるトランジスタであることを特徴とする請求項２記載の電子システム（６００，７００）。
【請求項４】
前記トランジスタ（Ｑ１，Ｑ２）が、ＳＯＩテクノロジに従って作られることを特徴とする請求項３記載の電子システム（６００，７００）。
【請求項５】
前記第１の電子デバイスＤ１が、さらに、前記トランジスタ（Ｑ１，Ｑ２）のための、一方においては前記２つの電源端子の第２の端子に接続され、他方においては前記トランジスタのゲート（３０８，７０４，７１７）に接続される分極手段（７０５）を備えることを特徴とする請求項４記載の電子システム（６００，７００）。
【請求項６】
前記第１のデバイスＤ１が、一方においては前記２つの電源端子の第１の端子に接続され、他方においては、前記入力端子（６０１，７０１）に接続される少なくとも１つの容量タイプの分圧段を含み、その分圧段が少なくとも１つの、ＳＯＩテクノロジに従って作られたトランジスタであって、特に、前記第１の電子デバイスＤ１の前記出力端子（６０３，６０４，７０６，７１８）に接続されるゲート（３０８，７０４，７１７）、互いに接続され、かつ前記第１の電源端子に接続されるソース（３０５）およびドレイン（３０６）を備えるトランジスタ（Ｑ１，Ｑ２）を含み、前記第１の電子デバイスＤ１が、さらに、前記トランジスタ（Ｑ１，Ｑ２）のための、一方においては前記２つの電源端子の第２の端子に接続され、他方においては前記トランジスタのゲート（３０８，７０４，７１７）に接続される分極手段（７０５）を含み、および前記第２の電子デバイスＤ２が、少なくとも１つの、半導体コンポーネントを有する増幅器およびオシレータを含むグループに含まれる電子回路を含むことを特徴とする請求項１記載の電子システム（６００，７００）。
【請求項７】
前記トランジスタ（Ｑ１，Ｑ２）がＮタイプのトランジスタであり、かつそのソース（３０５）およびそのドレイン（３０６）が前記ロー電源端子に接続されることを特徴とする請求項４または６記載の電子システム（６００，７００）。
【請求項８】
前記トランジスタ（Ｑ１，Ｑ２）がＰタイプのトランジスタであり、かつそのソース（３０５）およびそのドレイン（３０６）が前記ハイ電源端子に接続されることを特徴とする請求項４または６記載の電子システム（６００，７００）。
【請求項９】
前記第１の電子デバイスＤ１が、さらに第２の出力端子（６０４，７１８）を含み、かつ一方においては前記２つの電源端子の第２の端子に接続され、他方においては、前記入力端子（６０１，７０１）に接続される第２の容量タイプの分圧段を含み、前記第２の分圧段が、少なくとも１つの第２のＳＯＩタイプのトランジスタであって、そのドーピング・タイプが前記第１の段のトランジスタのそれと異なり、かつ、特に、前記第２の出力端子（６０４，７１８）に接続されるゲート（７１７）、互いに接続され、かつ前記第２の電源端子に接続されるソース（３０５）およびドレイン（３０６）を含む第２のトランジスタ（Ｑ２）を含み、および前記第１の電子デバイスＤ１が、さらに、前記第２のトランジスタ（Ｑ２）のための、一方においては前記２つの電源端子の第１の端子に接続され、他方においては前記第２のトランジスタ（Ｑ２）のゲート（７１７）に接続される分極手段（７０５）を含むことを特徴とする請求項５記載の電子システム（６００，７００）。
【請求項１０】
前記第１の分圧段の前記トランジスタ（Ｑ１）がＮタイプであり、そのソースおよびそのドレインが前記ロー電源端子に接続され、かつその分極手段（７０５）が、特に前記ハイ電源端子に接続されること、それに対して前記第２の分圧段の前記トランジスタ（Ｑ２）がＰタイプであり、そのソースおよびそのドレインが前記ハイ電源端子に接続され、かつその分極手段（７０５）が、特に前記ロー電源端子に接続され、および前記第１の分圧段の前記トランジスタ（Ｑ１）のための前記分極手段が、特に電流ソース、およびそのゲートおよびソースが互いに接続され、同時に前記電流ソースの第１の端子ならびに前記ハイ電源端子に接続されるＰタイプのトランジスタを含み、前記電流ソースの第２の端子が前記ロー電源端子に接続され、および前記第２の分圧段の前記トランジスタ（Ｑ２）のための前記分極手段（７０５）が、特に電流ソース、およびそのゲートおよびドレインが互いに接続され、同時に前記電流ソースの第１の端子ならびに前記ロー電源端子に接続されるＮタイプのトランジスタを含み、前記電流ソースの第２の端子が前記ハイ電源端子に接続されていることを特徴とする請求項９記載の電子システム（６００，７００）。
【請求項１１】
さらに、２つの入力端子（６０５，６０６，７０９，７２１）および１つの出力端子（６０２，７１４）を含む出力段（６０７，Ｑ’１，Ｑ’２）を含み、前記２つの入力端子が、前記第１の電子デバイスＤ１の２つの出力端子（６０３，６０４，７０６，７１８）にそれぞれ接続され、前記出力段（６０７，Ｑ’１，Ｑ’２）の前記出力端子（６０２，７１４）に、前記第１の電子デバイスＤ１の前記２つの端子（６０３，６０４，７０６，７１８）のそれぞれによって引き渡される信号の再結合に対応する信号（Ｖout）を引き渡すことを特徴とする請求項９記載の電子システム（６００，７００）。
【請求項１２】
さらに、２つの入力端子（６０５，６０６，７０９，７２１）および１つの出力端子（６０２，７１４）を含む出力段（６０７，Ｑ’１，Ｑ’２）を含み、前記２つの入力端子が、前記第１の電子デバイスＤ１の２つの出力端子（６０３，６０４，７０６，７１８）にそれぞれ接続され、前記出力段（６０７，Ｑ’１，Ｑ’２）の前記出力端子（６０２，７１４）に、前記第１の電子デバイスＤ１の前記２つの端子（６０３，６０４，７０６，７１８）のそれぞれによって引き渡される信号の再結合に対応する信号（Ｖout）を引き渡すことを特徴とする請求項１０記載の電子システム（６００，７００）。
【請求項１３】
前記第１の電子デバイスＤ１が、さらに第２の出力端子（６０４，７１８）を含み、かつ一方においては前記２つの電源端子の第２の端子に接続され、他方においては、前記入力端子（６０１，７０１）に接続される第２の容量タイプの分圧段を含み、前記第２の分圧段が、少なくとも１つの第２のＳＯＩタイプのトランジスタであって、そのドーピング・タイプが前記第１の段のトランジスタ（Ｑ１）のそれと異なり、かつ、特に、前記第２の出力端子（６０４，７１８）に接続されるゲート（７１７）、および互いに接続され、かつ前記第２の電源端子に接続されるソースおよびドレインを含む第２のトランジスタ（Ｑ２）を含み、前記第２の電子デバイスＤ２が、さらに、前記第２のトランジスタ（Ｑ２）のための、一方においては前記２つの電源端子の第１の端子に接続され、他方においては前記第２のトランジスタ（Ｑ２）のゲート（７１７）に接続される分極手段（７０５）を含み、および前記第２の電子デバイスＤ２の前記電子回路が、特に、入力端子（７０７）ならびに出力端子（７０９）を含み、前記入力端子が、前記第１の電子デバイスＤ１の２つの出力端子の第１の端子（６０３，７０６）に接続されることを特徴とする請求項６記載の電子システム（６００，７００）。
【請求項１４】
特に、増幅器およびオシレータを含むグループから選ばれる電子回路を含む第３の電子デバイスＤ３をさらに含み、前記電子回路が、入力端子（７１９）および出力端子（７２１）を含み、および前記入力端子が前記第１の電子デバイスＤ１の前記２つの出力端子の第２の端子（６０４，７１８）に接続されることを特徴とする請求項１３記載の電子システム（６００，７００）。
【請求項１５】
さらに、特に２つの入力端子（６０５，６０６，７０９，７２１）および１つの出力端子（６０２，７１４）を含む出力段（６０７）を含み、前記入力端子（６０５／７０９，６０６／７２１）が、前記第１の電子デバイスＤ１の、接続されずに残されている出力端子（６０４，７１８）および前記第２の電子デバイスＤ２の出力端子（６０５，７０９）にそれぞれ接続されるか、あるいは前記第２のデバイスＤ２および第３のデバイスＤ３の出力端子（６０５，６０６，７０９，７２１）にそれぞれ接続されること、および前記出力端子（６０７）が前記２つの出力端子によってそれぞれ引き渡される信号の再結合を行うことを特徴とする請求項１４記載の電子システム（６００，７００）。
【請求項１６】
前記出力段（６０７）が、少なくとも２つのトランジスタ（Ｑ’１，Ｑ’２）を含み、それぞれのゲート（７１１，７２３）が前記出力段の前記入力端子（６０５，６０６，７０９，７２１）のそれぞれに接続され、ソースが前記システムの前記電源端子のそれぞれに接続され、ドレインが前記出力段の前記出力端子（６０２，７１４）に接続されることを特徴とする請求項１５記載の電子システム（６００，７００）。
【請求項１７】
一方において入力端子（Ｖin）に接続され、他方において第１の基準電位（ＶSS，ＶDD）がもたらされる端子に接続され、かつ出力端子（Ｖout）を含む容量性の分圧回路であって、特に前記回路の前記出力端子（Ｖout）に接続されるゲート（３０８）、互いに接続され、かつ前記第１の基準電位（ＶSS，ＶDD）がもたらされる前記端子に接続されるソース（３０５）およびドレイン（３０６）を含むＳＯＩタイプのトランジスタ（Ｑ１）を含み、およびさらに前記トランジスタのための、一方において前記トランジスタのゲートに接続され、他方において第２の基準電位（ＶSS，ＶDD）がもたらされる端子に接続される分極手段（７０５）を備えることを特徴とする分圧回路。
【請求項１８】
前記トランジスタ（Ｑ１）がＮタイプのトランジスタであること、第１の基準電位がもたらされる前記端子がロー電源端子（ＶSS）であること、第２の基準電位がもたらされる前記端子がハイ電源端子（ＶDD）であること、および前記トランジスタのための前記分極手段（７０５）が、特に電流ソースおよびＰタイプのトランジスタを含み、そのソースおよびゲートが互いに接続され、かつ前記電流ソースに接続されることを特徴とする請求項１７記載の分圧回路。
【請求項１９】
前記トランジスタ（Ｑ２）がＰタイプのトランジスタであること、第１の基準電位がもたらされる前記端子がハイ電源端子（ＶDD）であること、第２の基準電位がもたらされる前記端子がロー電源端子（ＶSS）であること、および前記トランジスタの前記分極手段（７０５）が、特に電流ソースおよびＮタイプのトランジスタを含み、そのドレインおよびゲートが互いに接続され、かつ前記電流ソースに接続されることを特徴とする請求項１７記載の分圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、少なくとも入力端子と、出力端子と、電源電圧ＶＤＤ‐ＶＳＳのハイ電位ＶＤＤが加えられるハイ電源端子と、そのロー電位ＶＳＳがが加えられるロー電源端子を備える半導体コンポーネントを有する少なくとも１つの第１の電子デバイスを含む電子システムに関連する。本システムは、本システムが関連付けされている特定の従来電気回路の消費電力を下げることができる
【０００２】
【従来の技術】
実際に、半導体コンポーネントを有する電子回路は、特に、それに印加される電源電圧の関数として異なる動作条件を有するという特性がある。その種の回路のユーザは、特に電源電圧における急激な変動のリスクを回避するために、通常、電源電圧に関して充分に広い使用範囲が確保できること希望する。その結果、半導体コンポーネントを備えた電子回路を使用する共通分野は、安定動作条件に対応する範囲に関して、低い電源領域内に厳密に限定されることが多い。
【０００３】
電子分野は、回路の消費電力を下げるための解決策を探し続けており、特に回路が安定した態様で動作する最小動作可能電源電圧を下げることを通じてその追及を行っている。現在使用されており、一様に改善されている１つの解決策は、半導体コンポーネントのジオメトリ、ドーピング剤の特性もしくはその量といった半導体コンポーネントの物理的な特徴を変えて、それらのスレッショルド電圧の値を下げることである。
【０００４】
図１は、限定を意図しない例として、一般的な電子回路、より厳密には特に半導体エレメント（図示せず）を含んでいる一般的なタイプの増幅回路１００（ゲインは１に等しい）を示している。増幅回路１００は、特に、２つの入力端子１０１および１０２、出力端子１０３、および２つの電源端子、つまり１つのハイ端子１０４および１つのロー端子１０５を備えている。入力端子１０１には入力信号Ｖ１が供給されるが、入力端子１０２には出力端子１０３が接続されてフィードバック・ループが構成される。さらに、出力端子１０３には出力電位Ｖ２がもたらされる。ハイ電源端子１０４は、ハイ電位ＶＤＤに接続され、ロー電源端子１０５は、ロー電位ＶＳＳに接続されている。
【０００５】
図２は、電位差ＶＤＤ‐ＶＳＳを変化させたときの、一定振幅の電位Ｖ１を入力１０１に印加することによって得られる図１に示されている増幅回路または増幅段の振る舞いを示している。図２の曲線の垂直軸は、入力電圧に対する出力電圧の比Ｖ２／Ｖ１、言い換えると、図１に示した増幅段のゲインまたは伝達関数Ｈ２を示している。ここで気付かれるであろうが、電位差ＶＤＤ‐ＶＳＳの値が低いとき、すなわち２０１の間のゲインＨ２は、その値がほとんどわずかであるが、電位差ＶＤＤ‐ＶＳＳが、ＶＴとして示した値、すなわち増幅段の構成に使用されている半導体コンポーネントのスレッショルドに到達した時点から急激に増加する。その後この曲線は、増幅段１００の振る舞いにおける遷移ゾーンを構成する部分２０２を画定する。図２に示したゲインＨ２の曲線上の最後の部分２０３にも気付かれようが、電位差ＶＤＤ‐ＶＳＳがＶＴより充分に大きくなるゾーン内の、値ＶＣ１の後にそれが現れている。この最後の部分２０３においては、振幅ゲインＨ２の値が実質的に一定にとどまっている。概して、ＶＣ１は、２ＶＴもしくは２．５ＶＴより高い値に対応する。
【０００６】
したがって、図２の分析から容易に導かれることは、図１に示したような増幅段は、使用されている半導体コンポーネントのスレッショルド電圧より電源電圧値が充分に高く、部分２０３内のレベルにあることを条件に、各種の電源電圧値に関して一定のゲインＨ２を有する増幅器として使用可能であるということである。
【０００７】
【特許文献１】
米国特許第６，１７２，３７８号
【特許文献２】
スイス特許第５９７  ６３６号
【特許文献３】
欧州特許第０  ２３９  ８２０号
【特許文献４】
欧州特許第０  ６７９  ９６８号
【０００８】
【発明が解決しようとする課題】
しかしながら、半導体の物理的な特徴を修正する解決策は、対応する製造プロセスをはるかに複雑にし、したがって従来のプロセスよりはるかに高価になるという欠点を有することが多い。
【０００９】
本発明の第１の目的は、上記の従来技術の欠点を克服しつつ、従来技術の半導体コンポーネントを有する電子回路の電力消費を改善することである。
【００１０】
【課題を解決するための手段】
本発明は、上記のタイプの電子システムに関し、電子デバイスが伝達関数Ｈ１を有し、電源電圧の関数としてのそのグラフ表現が３つの連続するフィールドを含み、その第１のフィールドが、Ｈ１の、高くかつ実質的に一定な値に対応する、ＶＤＤ‐ＶＳＳの低い値から半導体コンポーネントのスレッショルドと呼ばれる値ＶＴまでの範囲であり、第２のフィールドが、Ｈ１における鋭く傾斜する減少に対応するＶＴから値ＶＣ２までの範囲であり、第３のフィールドが、ＶＣ２を超えてた、Ｈ１の、低くかつ実質的に一定な値に対応する。
【００１１】
より正確に述べれば、本発明の主要な目的は、前述したタイプの電子システムを提供することであり、その出力端子が、少なくとも第２の電子デバイスに接続可能であり、その第２の電子デバイスが半導体コンポーネントを伴い、同様に電圧ＶＤＤ‐ＶＳＳによって電力供給され、かつ伝達関数Ｈ２を有し、電源電圧の関数としてのそのグラフ表現が３つの連続するレンジを含み、その第１のレンジが、ＶＤＤ‐ＶＳＳの低い値から、半導体コンポーネントのスレッショルドと呼ばれる値ＶＴまでにわたり、かつその第１のレンジはＨ２の、低くかつ実質的に一定な値に対応しており、第２のレンジが、ＶＴから値ＶＣ１までにわたり、かつＨ２における鋭く傾斜する増加に対応しており、第３のレンジが、ＶＣ１を超えて延び、Ｈ２の、高くかつ実質的に一定な値に対応し、それにおいて前記第１の電子デバイスが、電源電圧ＶＤＤ‐ＶＳＳの関数として変化する伝達関数Ｈ１を有し、その結果、この電子システムが、電源電圧ＶＤＤ‐ＶＳＳの関数として変化する伝達関数Ｈ３を有し、それがＶＣ１より低い電源電圧の値ＶＣ３から実質的に一定となることを特徴とする。
【００１２】
この結果に到達するため、第１の電子デバイスは、好ましくは少なくとも１つの、一方においては前記２つの電源端子の第１の端子に、他方においては前記入力端子に接続される容量タイプの分圧段を含むように作られ、その分圧段が、少なくとも１つの、ＳＯＩテクノロジに従って作られたトランジスタであって、そのゲートが、特に、第１の電子デバイスの出力端子に接続され、そのソースおよびドレインが互いに接続され、かつ第１の電源端子に接続されるトランジスタを含み、さらに第１のデバイスが、トランジスタを分極するための手段を含み、その手段は、一方において２つの電源端子の第２の端子に接続され、他方においてトランジスタのゲートに接続される。
【００１３】
このタイプのシステムは、前述の第２のデバイスが、半導体コンポーネントを有する増幅器およびオシレータを含むグループに含まれる少なくとも１つの電子回路を含む場合であって、それらの電子回路が概して図２に示したタイプの伝達関数曲線を有する限りにおいては特に良好に適合する。
【００１４】
当然のことながら当業者であれば、なんらの困難を有することなく、本発明に従ったシステムを実装し、前述以外の、前述したタイプの特徴を有する任意の半導体回路の消費電力をいかにすれば下げることができるかということがわかるであろう。
【００１５】
好ましい実施態様においては、第１のデバイスが、さらに第２の出力端子を含み、かつ一方においては２つの電源端子の第２の端子に接続され、他方においては、入力端子に接続される第２の容量タイプの分圧段を含み、この第２の分圧段が、少なくとも１つの第２のＳＯＩタイプのトランジスタであって、そのドーピング剤のタイプが第１の段のトランジスタのそれと異なるトランジスタを含み、そのゲートが、特に、第２の出力端子に接続され、そのソースおよびドレインが、互いに接続され、かつ第２の電源端子に接続され、さらに第１のデバイスが、第２のトランジスタを分極するための手段を含み、当該手段は、一方において２つの電源端子の第１の端子に接続され、他方において第２のトランジスタのゲートに接続される。
【００１６】
この場合においては、第２の電子デバイスの入力端子を、第１の電子デバイスの２つの出力の第１もしくは第２のいずれかに接続することができる。本発明に従った電子システムは、第２のデバイスの電子回路と同一のグループに含まれる電子回路を含む第３の電子回路を含むことも可能であり、第１の電子デバイスの出力の他方にそれを接続することができる。
【００１７】
前述の実施態様の好ましい変形においては、第２および第３のデバイスの出力端子と、全体のシステムの出力の間に出力段を追加することが可能であり、その出力段は、２つの出力端子によってそれぞれ引き渡される信号の再結合を保証する。
【００１８】
例証の目的から、この直前に説明した変形実施態様の特定のケースとして、第２のデバイス内に使用される電子回路が、図１に示されているような従来の増幅器である場合を考えることができる。この特徴の結果として、本発明に従った電子システムは、必要とされるハイおよびローの電源電位間の差、すなわち回路の電源電圧を下げつつ、一定のゲインで信号を増幅することを可能にし、したがって前記回路の消費電力を下げることができる。実際に、増幅モードで動作させるためには、増幅段内に存在するトランジスタを、スレッショルド電圧と呼ばれる特定の値と概略で等しい電圧を用いてバイアスしなければならない。このスレッショルド電圧は、概してそれぞれのジオメトリならびに物理的パラメータの関数として、トランジスタごとに変化する。増幅モードで使用されるトランジスタの、その分極電圧の関数としての伝達曲線は、スレッショルド電圧近傍に遷移ゾーンを有する。つまり、トランジスタを有する増幅段においては、回路電源電圧がスレッショルド電圧近傍で変化するとき、それが有するゲインが変化する。回路電源の値が、スレッショルド電圧の値を充分に超える場合には、増幅段によって得られるゲインが一定になる。通常、一定ゲインを有する従来技術の増幅器は、上記の問題を回避するために、スレッショルド電圧対応の値からはるかに離れた電源電圧を用いて電力供給がなされている。
【００１９】
本発明に従った電子システムは、第２のデバイス内に使用されている電子回路のゲインの、使用されているトランジスタの遷移ゾーン内における電源電圧の関数としての変動を考慮するために、さらにはそれを補償するために、可変容量を有する容量エレメントを含む分圧回路を第１の電子デバイス内に含んでいる。より正確に述べれば、システム電源がスレッショルド電圧の値から増加するとき、増幅回路のゲインが顕著に増加する。同時に可変容量の値が同一の割合で増加し、その結果、分圧段から出て増幅回路に入る信号が低い振幅を有する。つまり、分圧器と増幅回路の間における単純な補償効果によって、電源電圧に伴って変化しないゲインを、システムに関して包括的に得ることが可能になる。
【００２０】
本発明に従ったシステムは、容量エレメントがトランジスタの形式として作られる場合、特にシリコン・オン・インシュレータ（ＳＯＩ）タイプのテクノロジに従って作られる場合に特に有利である。実際、ＳＯＩトランジスタの容量は、それに印加される分極電圧の関数として大きく変化する。分極電圧がトランジスタのスレッショルド電圧ＶＴに等しいか、それより低いとき、その容量は低く、分極電圧がＶＴから増加すると急激に増加し、特定の分極電圧の値を超えると、より高い定常値に到達する。このように、これらの容量エレメントの物理的特徴を可変容量を用いて調整し、その結果、システムに印加される電源電圧の関数としてのそれらの振る舞いを調整し、増幅回路内に含まれているエレメントの過渡的な振る舞いを補償することができる。したがって、本発明によれば、増幅ゲインに関して一定の値を維持しつつ、従来技術の増幅回路の場合より低い電圧をシステムに供給することが可能になる。
【００２１】
本発明は、以下の添付図面を参照した一例の実施形態の説明を用いることによってさらによく理解されることになろう。
【００２２】
【発明の実施の形態】
前述したように本発明は、たとえば図１に示した増幅回路１００のような従来の電子回路に、図２の部分２０３がＶＣ１または２ＶＴより低い値ＶＣ３（図８に示す）から開始するように追加の電子デバイスを組み合わせた解決策を提供する。つまり、所定の増幅器回路および増幅ゲインＨ２に関して、本発明に従った完全なシステムのユーザは、従来技術の増幅回路の場合より低い電源電位差を使用することができる。この特徴は、所定の増幅ゲインに関して好適に、従来技術の回路より低い電力の消費を可能にする。
【００２３】
本発明を支える基本原理は、増幅回路に到来する振幅を、電源電圧および増幅ゲインＨ２における対応する増加の関数として制限することにある。つまり、図２の部分２０２内から選択した２つの異なる電源電圧値に関して、増幅段Ｈ２のゲインは２つの異なる値に固定されているが、本発明によれば、これら２つの場合において増幅されることになる信号の振幅に異なる減衰が行われ、その結果、完全な増幅システムの全体的なゲインＨ３が、これら２つの電源電圧値に関して同一になる。
【００２４】
実際上は、この増幅回路における到来信号の振幅制限を達成するために、追加の電子デバイスとして、たとえば容量タイプの分圧ブリッジを使用することができる。その場合、分圧ブリッジを構成する容量エレメントの１つが可変容量を持つことが可能であり、特にそれを、回路電源に関して選択された値に直接依存させることができる。
【００２５】
本発明の好ましい実施形態においては、従来のキャパシタより集積回路上を占めるスペースが小さいトランジスタが使用されて可変容量エレメントの機能が達成される。実際、ソースとドレインが短絡されたトランジスタはキャパシタと類似に振る舞い、その容量は、印加される分極電圧の関数として変動する。一般的には最後に挙げたこの特徴は、電子チップ製造分野においては、電源電圧という意味において、トランジスタをキャパシタとして使用範囲を限定しない限り、欠点として考えられている。
【００２６】
印加される分極電圧の関数として示されるトランジスタの容量の振る舞いに対応する曲線は、図２に示されている曲線と全体的な形状が同じになる。その場合においては、その曲線の部分２０１が低い容量の値Ｃｂに対応し、部分２０２が遷移ゾーンに対応し、部分２０３が高い容量の値Ｃｈに対応する。
【００２７】
一般的に、ＣＭＯＳ（相補形金属酸化膜半導体）テクノロジに従って作られたトランジスタに関しては、比Ｃｈ／Ｃｂが２に達することはほとんどまれであるが、ＳＯＩ（シリコン・オン・インシュレータ）テクノロジに従って作られたトランジスタに関しては、それが１５の高さにまで達することが可能である。これら２つのトランジスタのタイプは、いずれも本発明の実装に使用することができるが、ＳＯＩテクノロジに従って作られたトランジスタの方がより大きな使用の柔軟性を提供することは明らかである。
【００２８】
図３は、具体例として示したその種のＳＯＩタイプのトランジスタ３００の断面図であるが、特許文献１に開示されているので、興味のある向きはそれを参照すればさらに詳細を得ることができる。
【００２９】
図３は、ＳＯＩテクノロジに従って作られたチップの簡略化した従来構造を示しており、すなわち基板３０１と、その上に配置される、たとえばシリコン酸化物で作られる絶縁層３０２と、さらにその上に配置されるコンポーネントの集積用に使用されるシリコン層３０３とを備える。トランジスタ３００が集積されるチップの領域の周囲に絶縁体が満たされたトレンチ３０４が配置されている。シリコン層３０３は、それぞれの場所に応じて、異なるドーピング剤を用いてドーピングされる。領域の表面には、２つの金属接点が配置されており、トランジスタ３００のソース３０５とドレイン３０６を形成するＮ＋ドーピングされた第２のシリコン層の領域と接触している。この第２のシリコン層の解放部分は、酸化物３０７の薄い層により覆われており、その上のソースとドレインの間には、Ｎドーピングされたシリコン層が堆積されてトランジスタのゲート３０８を構成している。
【００３０】
このトランジスタ３００がキャパシタとして使用される場合には、ソース３０５とドレイン３０６が短絡されてキャパシタの第１の端子となり、ゲート３０８がキャパシタの第２の端子となる。図３を参照すると明らかであるが、キャパシタの端子に印加される電圧の関数として、トランジスタのチャンネル（ここでは層３０３に配置されるＰタイプ）の物理特性が変更され、対応する容量値が変化する。
【００３１】
当然のことながら、上記のトランジスタの説明は、図３に示されているものと類似の構造を有し、わずかな相違、特にドーピング領域に関する相違を有するＰタイプのトランジスタにも適用される。
【００３２】
図４ａは、それぞれ容量Ｃ１およびＣ２を有する２つの従来のキャパシタを備えた、単純な容量タイプの分圧ブリッジの電気回路図であり、以下においては、これらのキャパシタをそれぞれキャパシタＣ１およびキャパシタＣ２と呼んでいる。キャパシタＣ１は、一方は入力信号Ｖｅが印加される入力端子に接続されており、他方はキャパシタＣ２の第１の端子に接続されている。キャパシタＣ２の第２の端子は固定電位ＶＳＳに接続されている。出力端子がこれら２つのキャパシタの間に配置され、それを介して出力信号ＶＳが得られる。単純な計算によってこの回路の伝達関数ｋを決定することが可能であり、それは次の値を有する。
【００３３】
ｋ＝ＶＳ／Ｖｅ＝Ｃ１／（Ｃ１＋Ｃ２）
【００３４】
図４ｂは、図４ａに類似の分圧ブリッジの電気回路図を示しており、それにおいてはキャパシタＣ２が、図３に示したようなトランジスタＱ１に置き換えられ、容量ＣＴ１を有するキャパシタを構成している。ここで、図４ｂの回路図に追加の部分が現れていることに気付かれようが、これは従来のトランジスタの分極回路に対応しており、この出願においてはより詳細な説明を省略する。この回路に関する伝達関数Ｈ１は、次のようになる。
【００３５】
Ｈ１＝ＶＳ／Ｖｅ＝Ｃ１／（Ｃ１＋ＣＴ１）
【００３６】
前述したように、電位差ＶＤＤ‐ＶＳＳが変化するとき、ＣＴ１の値が変化し、したがってＨ１の値も変化する。
【００３７】
図５は、固定入力電圧値Ｖｅに関するＨ１の振る舞いを、ＶＤＤ‐ＶＳＳの関数として示した曲線である。これから気付くことは、ＶＤＤ‐ＶＳＳの値が、トランジスタＱ１の非導通状態に対応するＶＴより低い間においては、この分圧ブリッジの伝達関数Ｈ１が一定であり、値ｈ１に等しいということである。また、ＶＤＤ‐ＶＳＳの値が、ＶＴからＶＣ２として示されている値まで増加するとき、すなわちトランジスタＱ１の遷移領域に対応する間においては、Ｈ１の値が漸進的に減少し、ＶＣ２の後にトランジスタが安定状態に入ると再び一定となり、ｈ２に等しくなることにも気付かれよう。このように、図５の曲線に３つの部分を識別することが可能であり、部分５０１はＶＴより低いＶＤＤ‐ＶＳＳの値に対応し、部分５０２はＶＴからＶＣ２までの間を構成するＶＤＤ‐ＶＳＳの値に対応し、部分５０３はＶＣ２より高いＶＤＤ‐ＶＳＳの値に対応する。
【００３８】
トランジスタＱ１あるいは増幅回路１００等の半導体コンポーネントの動作上の特徴を、製造の間に調整されるそれらのコンポーネントの物理的な特徴から、いくぶん精密に決めることは可能である。したがって、トランジスタＱ１と増幅回路１００のスレッショルド値ＶＴが実質的に同一になり、かつ、ＶＣ１が実質的にＶＣ２と同一になるようにこれらの物理的な特徴を決めることは可能である。そのようにして、図２に示した曲線の部分２０２と図５に示した曲線の部分５０２を重ね合わせ、増幅回路のゲインにおける漸進的な増加が、少なくとも部分的に分圧回路からの出力信号の振幅における漸進的な減少によって補償される。このようにして、連続する分圧回路および増幅回路を含めた完全なシステムの伝達関数が、半導体コンポーネントの遷移領域条件に対応する、ＶＤＤ‐ＶＳＳの値の範囲の広い範囲にわたって実質的に一定の値を有する。また、キャパシタの容量値を高い精度レベルで調整することは容易であり、その結果、少なくとも曲線２０２の、部分２０３に隣接する部分の最後の部分においては、ほとんど完全な補償が得られる。
【００３９】
この特性から、図６に示されるように、本発明に従った電子システム６００に関して一般的な構造を定義することが可能になる。電子システム６００は、入力信号Ｖｉｎを受け取る少なくとも１つの入力端子６０１、出力信号Ｖｏｕｔを引き渡す出力端子６０２、電位ＶＤＤが加えられるハイ電源端子、および電位ＶＳＳが加えられるロー電源端子を備えている。さらにこのシステムは、Ｄ１として示されている第１の電子デバイスを備えている。これはシステム６００の入力端子６０１と双方の電源端子に接続されている。デバイスＤ１は、特に、図５に示したものに類似の特徴を有するタイプの電子回路を含み、つまり、たとえば図４ｂに示されているものに類似の分圧段を少なくとも１つ含む。デバイスＤ１は、さらに出力端子６０３を備え、それがＤ２として示した第２の電子デバイスに接続されており、そこにもシステム６００の電源端子が接続されている。デバイスＤ２は、特に、図２に示したものに類似の特徴を有するタイプの電子回路、つまり、たとえば図１に示されているものに類似した増幅段、あるいは、従来タイプのオシレータ（図示せず）であってもよい。
【００４０】
電子システム６００に、さらにＤ３として示した第３の電子デバイスを含めることも可能である。それは、第１の電子デバイスＤ１の第２の出力端子６０４およびシステム６００の電源端子が接続される。デバイスＤ３は第２のデバイスＤ２に関して前述したものと同一のタイプの電子回路を含み、デバイスＤ１は好ましくは図５に示したものと類似の特徴を有する追加の電子回路を含む。この場合、デバイスＤ２とＤ３は、参照番号６０５および６０６によってそれぞれ指定され、システム６００の２つの出力端子となる少なくとも１つの出力端子をそれぞれが備える。しかしながら出力段６０７を備えることが可能である。おそらくはそこにシステム６００の電源端子が接続され、単一の出力信号Ｖｏｕｔを定めるように出力端子６０５および６０６から出力される信号の合成が行われる。
【００４１】
図６に示した電子システムの一般的な構造が、本発明の実施形態に従った、一定ゲインの増幅を保証する電子システム７００の設計に好適に使用されている例が図７に示されている。ここで重要になることであるが、図７に例示されている実施形態は、本発明の基本的な特徴が示されるように、その単純性に関して意図的に選択されていることに注意する必要がある。ここに純粋に例示を目的として説明する実施形態においては、一定ゲインの増幅システムが、Ｂ１およびＢ２として示されている２つの部分回路を含んでおり、それらは、システムのメイン入力７０１をそれぞれの入力として有する。
【００４２】
部分回路Ｂ１の入力は、キャパシタＣ１の第１の端子７０２に接続され、その第２の端子７０３は、好ましくは図３に示したものに類似のＮタイプのトランジスタＱ１のゲート７０４に接続されている。トランジスタＱ１のゲート７０４は、たとえば図４ｂに示したものと同様に、分極手段７０５にも接続されている。トランジスタＱ１のソースとドレインは短絡されており、電源（図示せず）のロー電位ＶＳＳに接続されている。キャパシタＣ１およびトランジスタＱ１、すなわちここではキャパシタの機能を果たすトランジスタは、このように容量性分圧ブリッジを構成し、その出力、すなわちキャパシタの第２の端子７０３とトランジスタＱ１のゲート７０４の間に位置する出力７０６は、図１に示したものに類似の増幅段７０８の第１の入力７０７に接続されている。増幅段７０８の出力７０９は、第２の入力７１０に接続されてフィードバック・ループを構成し、さらにそれは、Ｐタイプの第２のトランジスタＱ１’のゲート７１１に接続されている。トランジスタＱ１’のソース７１２は、電源のハイ電位ＶＤＤに接続され、そのドレイン７１３は、この増幅システムの出力端子７１４に接続される。
【００４３】
部分回路Ｂ２の構造は、部分回路Ｂ１のそれに関して一定の対称性を有する。部分回路Ｂ２の入力７０１は、キャパシタＣ２の第１の端子７１５に接続され、その第２の端子７１６は、好ましくはトランジスタＱ１に関して対称性を有するＰタイプのトランジスタＱ２のゲート７１７に接続されている。トランジスタＱ２のゲート７１７は、トランジスタＱ１と同様に分極手段７０５にも接続されている。トランジスタＱ２のソースとドレインは短絡されており、電源のハイ電位ＶＤＤに接続されている。キャパシタＣ２およびトランジスタＱ２、すなわちここではキャパシタの機能を果たすトランジスタは、このように容量性分圧ブリッジを構成し、その出力、すなわちキャパシタの第２の端子７１６とトランジスタのゲート７１７の間に位置する出力７１８は、部分回路Ｂ１に使用されているものに類似の増幅段７２０の第１の入力７１９に接続される。増幅段の出力７２１は、第２の入力７２２に接続されてフィードバック・ループを構成し、さらにそれは、Ｎタイプの第４のトランジスタＱ２’のゲート７２３に接続されている。トランジスタＱ２’のソース７２４は、電源のロー電位ＶＳＳに接続され、そのドレイン７２５は、この増幅システムの出力端子７１４に接続される。
【００４４】
ここで注意が必要であるが、それぞれの増幅段７０８および７２０は、簡略化の理由からフォロワ回路として示されているが、当業者であれば、所定のゲインを有する増幅段を得るようにこれらの段の適合を行うことにまったく困難を伴わないであろう。
【００４５】
本発明に従った増幅システム７００の入力信号Ｖｉｎは、それぞれ２つの部分回路Ｂ１およびＢ２によって同時に処理される２つの成分Ｓ１およびＳ２に分割される。電源電圧ＶＤＤ‐ＶＳＳが、たとえば４ＶＴに固定されているので（ＶＴは、好ましくはこの増幅回路に使用されているすべてのトランジスタに共通なスレッショルド電圧である）、それぞれの分圧ブリッジを通過することによって成分Ｓ１およびＳ２が減衰される。成分Ｓ１およびＳ２の対応する部分は、続いてそれぞれの増幅段の第１の入力に注入されて、そこで増幅される。成分Ｓ１およびＳ２の対応する増幅後の部分は、それぞれトランジスタＱ１’およびＱ２’を介して合成され、増幅システム７００の出力に、入力信号を単純に増幅ゲインＨ３により増幅した値に対応する単一の出力信号Ｖｏｕｔが得られる。
【００４６】
図２の曲線についての前述の説明によれば、従来技術に従った電源回路の電源電圧を２ＶＴに固定すると、システムの動作ポイントが遷移領域２０２内となり、システムの増幅ゲインは４ＶＴの電源電圧を除いて同一とならないことに気付かれるであろう。
【００４７】
しかしながら、本発明に従った増幅システムの特徴によって、２ＶＴよりわずかに小さい電源電圧であっても、たとえば４ＶＴに固定された電源電圧を用いて獲得されるゲインと実質的に等しい増幅ゲインＨ３を十分獲得できる。
【００４８】
この結果は、図８に示した曲線ａおよびｂから明らかであり、これらの曲線は、それぞれ従来技術および本発明に従った増幅システムの電源電圧における変化の関数として増幅ゲインＨ３の振る舞いを示している。
【００４９】
前述したように、図８の曲線ａから、従来技術に従った増幅ゲインは、ＶＤＤ‐ＶＳＳがＶＣ１を超えると一定となり、ここではそれが、２ＶＴより大きいことがわかる。また図８の曲線ｂからは、ＶＤＤ‐ＶＳＳがＶＣ３を超えると本発明に従った増幅ゲインが一定となり、ここではそれが、２ＶＴより小さくなることにも気付かれるであろう。
【００５０】
つまり、電源電圧という意味において、従来技術の回路に対し、本発明に従った増幅システムの場合には、値ΔＶ＝ＶＣ１‐ＶＣ３を有する利益を導くことができる。
【００５１】
具体的に述べれば、この利益は、本発明に従った増幅システム用の電源電圧における０．５〜１ボルトの節約を意味しており、ポータブル装置における場合のように低い電力消費が要求される応用に特に良好に適合するものとなる。
【００５２】
以上の説明は、本発明の好ましい実施形態に関連したものであり、いかなる形においても、たとえば信号の増幅に使用されるエレメントの特性、コンポーネントの集積に使用されるテクノロジのタイプ、あるいは増幅段の出力に使用されるコンポーネント、すなわち２つの部分回路Ｂ１およびＢ２から出力される信号を合成して単一の出力信号Ｖｏｕｔを獲得するためのコンポーネントに関する限定と考えるべきではない。
【００５３】
当然のことではあるが、本発明の教示を利用し、たとえば２つの増幅段それぞれのゲインを異なる値に固定する選択によって、入力信号の非対称増幅を行うことは可能である。
【００５４】
本発明に従った電子システムの可能性のある応用は多数あり、当然のことながら当業者にとっては、より一般的なシステム、たとえばオシレータ回路に集積するように、いかに必要な適合を行うべきかは自明であろう。特に、その種のシステムを使用し、たとえば特許文献２、特許文献３、特許文献４の１つに開示されたタイプのマイクロジェネレータによって電力供給される電子機械腕時計の動作を調整するためのオシレータを作ることが考えられる。
【図面の簡単な説明】
【図１】従来技術から周知となる電源電圧ＶＤＤ‐ＶＳＳによって電力供給される単純な増幅段を示したブロック図である。
【図２】図１に示した増幅段の増幅係数Ｈ２の振る舞いを、それに印加される電源電圧の関数として示した曲線のグラフである。
【図３】本発明に従ったＳＯＩトランジスタを例示している実施形態の断面図である。
【図４】ａ：２つのキャパシタを含む従来の容量タイプの分圧ブリッジの電気回路図である。ｂ：本発明に従った、特に、図３に示したトランジスタを含む分圧段の電気回路図である。
【図５】図４に示した分圧段の入力電圧に対する出力電圧の比を、回路に印加される電源電圧の関数として示したグラフである。
【図６】本発明に従った電子システムの一般的構造を定義するブロック図である。
【図７】本発明に従った電子システムを例示している簡単な実施形態の電気回路図である。
【図８】図７に示した電子システムの伝達関数の振る舞いを、システムに印加される電源電圧の関数として示し、かつ従来技術の電子回路の振る舞いと比較したグラフである。
【符号の説明】
１００    増幅回路
１０１    入力端子
１０２    入力端子
１０３    出力端子
１０４    ハイ端子
１０５    ロー端子
２０１    第１のレンジ
２０２    第２のレンジ
２０３    第３のレンジ
３００    トランジスタ
３０１    基板
３０２    絶縁レイア
３０３    シリコン・レイア
３０４    トランジスタ
３０５    ソース
３０６    ドレイン
３０７    酸化物
３０８    ゲート
５０１    第１のレンジ
５０２    第２のレンジ
５０３    第３のレンジ
６００    電子システム
６０１    入力端子
６０２    出力端子
６０３    出力端子
６０４    出力端子
６０５    入力端子
６０６    入力端子
６０７    出力段
７００    電子システム
７０１    入力端子
７０２    第１の端子
７０３    第２の端子
７０４    ゲート
７０５    分極手段
７０６    出力
７０７    第１の入力
７０８    増幅段
７０９    出力
７１０    第２の入力
７１１    ゲート
７１２    ソース
７１３    ドレイン
７１４    出力端子
７１５    第１の端子
７１６    第２の端子
７１７    ゲート
７１８    出力
７１９    第１の入力
７２０    増幅段
７２１    出力
７２２    第２の入力
７２３    ゲート
７２４    ソース
７２５    ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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