(57)【特許請求の範囲】
【請求項１】
電源電圧が与えられる第１の電源ピン及び第２の電源ピンと、第１の信号ピンと、第２の信号ピンと、上記第１の信号ピンに接続された入力及び上記第２の信号ピンに接続された出力を有する増幅器と、上記第１の電源ピンに接続された第１の電源端子、基板に接続された第２の電源端子、上記第１の信号ピンに接続された入力及び出力信号を供給する出力を有する比較器と、移相素子とを含む集積回路内の発振器において、
上記移相素子は、上記比較器の上記入力に接続された第１の電極と、上記基板に接続された第２の電極とを有する集積コンデンサを含むことを特徴とする発振器。
【請求項２】
上記比較器はシュミットトリガを含むことを特徴とする請求項１記載の発振器。
【発明の詳細な説明】
本発明は、電源電圧が与えられる第１の電源ピン及び第２の電源ピンと、第１の信号ピンと、第２の信号ピンと、上記第１の信号ピンに接続された入力及び上記第２の信号ピンに接続された出力を有する増幅器と、上記第１の電源ピンに接続された第１の電源端子、基板に接続された第２の電源端子、上記第１の信号ピンに接続された入力及び出力信号を供給する出力を有する比較器と、移相素子とを含む集積回路内の発振器に係る。
このような発振器は一般的な従来技術から公知である。このような発振器において、移相素子は、発振器内の他の電子部品と共に、上記第１の信号ピンと上記第２の信号ピンとの間に接続された外部コンデンサを有する発振器の一般的に知られた位相条件を与える。集積回路は、発振器の他にデジタル回路を含む。論理ローレベルから論理ハイレベルへの切換或いは論理ハイレベルから論理ローレベルへの切換中に、デジタル回路は基板に疑似（スプリアス）電圧を発生する。一般的に、比較器の第２の電源端子は、ラッチアップ問題を回避するため、基板接点を用いて基板に接続される。これにより生ずる悪影響は、発振器信号がジッタによって妨害されることである。
本発明の目的はジッタの少ない発振器を提供することである。
このため、本発明によれば、冒頭に説明したタイプの発振器は、移相素子が、比較器の入力に接続された第１の電極及び基板に接続された第２の電極を有する集積コンデンサを具備することを特徴とする。これにより、疑似電圧は比較器の入力と比較器の第２の電源端子の両方に発生する。比較器の決定レベルは疑似電圧による影響を受けなくなるので、発振器のジッタは著しく除去される。
また、発振器は、比較器がシュミットトリガを具備することを特徴とする。シュミットトリガのヒステリシスの結果として、ジッタは更に削減される。
以下、添付図面を参照して本発明をより詳細に説明する。図面には、本発明を実施する発振器の電気回路図が示されている。
図面中、本発明による発振器の一実施例が実現されている集積回路ＩＣの部品は、破線の枠内に描かれている。発振器に必要な外部部品は破線の枠の外側に描かれている。
集積回路ＩＣは、電源電圧を得るため電源電圧源ＳＶに接続された第１の電源ピンＶＤＤと第２の電源ピンＶＳＳとを有する。集積回路ＩＣは、第１の信号ピン１と第２の信号ピン２とを有する。一例としてインバータによって実現される増幅器Ｇは、第１の信号ピン１に接続された入力と、第２の信号ピン２に接続された出力とを有する。抵抗素子Ｒは増幅器Ｇの入力と出力との間に配置される。好ましくは、シュミットトリガによって実現される比較器ＣＭＰは、集積回路ＩＣの第１の電源ピンＶＤＤ及び基板ＳＢＳＴＲに接続された第１の電源端子及び第２の電源端子を有する。比較器ＣＭＰの入力は第１の信号ピン１に接続される。比較器ＣＭＰは、発振器信号を供給する出力ＯＵＴを更に有する。発振器に必要とされる移相回路網は、比較器ＣＭＰの入力と基板ＳＢＳＴＲとの間に接続された集積コンデンサＣ1と、第２の信号ピン２と第２の電源ピンＶＳＳとの間に配置された外部コンデンサＣ2EXTと、一般的にクォーツクリスタルを用いて実現される共振器Ｑとを有する。
集積回路ＩＣは、電源電圧を得るため第１の電源ピンＶＤＤ及び第２の電源ピンＶＳＳに接続されたデジタル回路ＤＬを更に有する。論理ローレベルから論理ハイレベルへの切換、或いは、その逆に論理ハイレベルから論理ローレベルへの切換中に、デジタル回路ＤＬは基板ＳＢＳＴＲ上に疑似電圧を生成する。デカップリングコンデンサＣdcpiは、疑似電圧を最小限に抑えるため、第１の電源ピンＶＤＤと基板ＳＢＳＴＲとの間に接続される。
同図には、基板ＳＢＳＴＲ及び第２の電源ピンＶＳＳと直列に配置された寄生コイルＬが示される。寄生コイルＬは、基板ＳＢＳＴＲと、第２の電源ピンＶＳＳに属する接合パッドとの間に接合ワイヤで表される。寄生コイルＬは、基板ＳＢＳＴＲに疑似電圧が出現する主因である。これは、論理ハイレベルから論理ローレベルへの切換、或いは、逆に論理ローレベルから論理ハイレベルへの切換中に、デジタル回路ＤＬの電流消費の変化の結果として、電圧が寄生コイルＬの両端に誘導されることによって生じる。
発振器は以下の通り動作する。移相回路網と共に、増幅器Ｇは閉ループを形成する。第１の発振条件は、ループ利得が１よりも高くなることである。クリスタルは比較的高い等価抵抗を有し得るので、増幅器Ｇによって生成されことが要求される利得は比較的高くする必要がある。しかし、発振器の始動時に、クリスタルの等価抵抗は非常に高いので、帰還路は充分ではない。これにより、発振器の始動が阻止される。この問題を解決するため、抵抗素子Ｒがクリスタルと並列に配置される。この抵抗素子は、例えば、抵抗若しくはダイオードを用いて実現され得る。第２の発振条件は、閉ループの全移相が零度（若しくは３６０度の倍数）になることである。この目的のため、集積コンデンサＣ1及び外部コンデンサＣ2EXTが設けられる。発振器の周波数はクォーツクリスタルを用いて決定される。
本発明の本質は集積コンデンサＣである。この集積コンデンサＣは、一般的な従来技術において使用され図に破線で示された外部コンデンサＣ1EXTを置き換える。従来技術によれば、発振器において、第１の信号ピン１上の電圧は高周波の第２の電源ピンＶＳＳ上の電圧と実質的に一致する。このため、外部コンデンサＣ1EXTは高周波に対し実質的に短絡を形成する。比較器ＣＭＰの入力は第１の信号ピン１に内部接続されるので、比較器ＣＭＰの入力上の電圧は、第２の電源ピンＶＳＳ上の電圧と実質的に一致し、その結果として疑似電圧によって損なわれない。これは、疑似電圧が基板ＳＢＳＴＲ上に存在し、第２の電源ピンＶＳＳには存在しないからである。したがって、従来技術において、比較器ＣＭＰの入力は疑似電圧を伝達伝達しないが、比較器の第２の電源端子は疑似電圧を伝達する。比較器ＣＭＰの決定レベルは、比較器ＣＭＰの入力と比較器ＣＭＰの第２の電源端子との間の電圧差により決められるので、基板ＳＢＳＴＲ上の疑似電圧は発振器信号に望ましくないジッタを生じさせる。
本発明による発振器において、集積コンデンサＣ1は、高周波に対し実質的に短絡を形成し、その結果として、比較器ＣＭＰの第２の電源端子と同じ疑似電圧が比較器ＣＭＰの入力に現れる。比較器ＣＭＰの入力と比較器ＣＭＰの第２の電源端子との間の電圧差は、実質的に零であり、発振器のジッタが著しく低減される好ましい結果が得られる。
第１の信号ピン１と第２の電源端子ＶＳＳとの間で実現可能な外部寄生容量は局所最小であることが重要である。その理由は、そうでなければ、比較器ＣＭＰの入力上の疑似電圧は、容量性電圧分割の結果として比較器ＣＭＰの第２の端子上の疑似電圧よりも小さくなるからである。このため、ジッタ除去が非常に小さくなる場合がある。
また、外部コンデンサＣ2EXTは、集積コンデンサで置換してもよく、その場合、集積コンデンサは増幅器Ｇの出力と基板ＳＢＳＴＲとの間に接続すべきことに注意する必要がある。
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