(57)【特許請求の範囲】
【請求項１】
データを記憶するためのリフレッシュが必要な多数のメモリセル、及び前記メモリセルから読み出されたデータを増幅する多数のセンスアンプを有し、クロックに同期して動作する半導体装置において、
ロジック部と、
リフレッシュカウンタ及び行アドレスラッチを備えるとともに、前記ロジック部から行選択制御信号が入力され、リフレッシュモード信号、内部行選択制御信号及び内部行アドレス信号を出力し、なおかつ、前記リフレッシュモード信号を受けて、前記リフレッシュカウンタからのリフレッシュアドレス又は前記行アドレスラッチからの外部行アドレスのいずれかを選択して内部行アドレスとして出力するアドレス選択回路を有する行選択制御回路と、
前記リフレッシュモード信号、前記内部行選択制御信号及び前記内部行アドレス信号が入力され、センスアンプ起動信号、ワード線イネーブル信号及び行プリデコード信号を出力する行プリデコーダと、
前記センスアンプ起動信号及び前記行プリデコード信号を受けて、前記行プリデコード信号により指定されたワード線に接続されたメモリセルから読み出したビット線対のデータ又はメモリセルへ書き込むビット線対のデータを増幅するようにセンスアンプを制御するセンスアンプ制御部と、
前記センスアンプ起動信号を受けて、センスアンプ起動終了信号を出力するセンス状態信号生成回路とを備え、
前記行選択制御回路は、前記ロジック部から活性化された前記行選択制御信号を受けて、前記外部行アドレスを前記行アドレスラッチにラッチするとともに、前記内部行選択制御信号を活性化して、活性化された前記内部行選択制御信号及び前記リフレッシュモード信号を前記行プリデコーダに出力し、
前記行プリデコーダは、活性化された前記内部行選択制御信号及び前記リフレッシュモード信号並びに前記内部行アドレスとして前記アドレス選択回路によって選択されている前記リフレッシュアドレスを受けて、行プリデコード信号を出力するとともに、前記ワード線イネーブル信号及び前記センスアンプ起動信号を活性化して出力し、リフレッシュ動作を行い、
前記センス状態信号生成回路は、活性化された前記センスアンプ起動信号を遅延させることにより、活性化されたセンスアンプ起動終了信号を生成して出力し、
前記行選択制御回路は、非活性化された前記センスアンプ起動終了信号を受けて、前記内部行選択制御信号を非活性化して出力し、
前記行プリデコーダは、非活性化された内部行選択制御信号を受けて、センスアンプ起動信号を非活性化し、前記センス状態信号生成回路は非活性化された前記センスアンプ起動信号を受けて、非活性化された前記センスアンプ起動終了信号を出力し、
前記行選択制御回路が非活性化された前記センスアンプ起動終了信号を受けて前記リフレッシュモード信号を非活性化することにより、前記アドレス選択回路が前記行アドレスラッチを選択して、前記外部行アドレスを内部行アドレスとして出力するとともに、前記リフレッシュカウンタはリフレッシュアドレスを更新し、
さらに、前記行選択制御回路は、非活性化された前記センスアンプ起動終了信号を受けて、前記内部行選択制御信号を活性化して前記行プリデコーダに出力し、活性化された前記内部行選択制御信号及び内部行アドレスとなる前記外部行アドレスを受けた前記行プリデコーダは、前記行プリデコード信号を出力するとともに、前記ワード線イネーブル信号及び前記センスアンプ起動信号を活性化して出力し、ワード線及びセンスアンプを駆動することにより、データの読み出し又は書き込みを行うことを特徴とする半導体装置。
【請求項２】
前記行選択制御回路は、入力された前記センスアンプ起動終了信号を遅延する遅延回路を有し、前記遅延回路により前記センス起動終了信号を遅延させた信号に基づき、前記内部行選択制御信号の活性化状態と非活性化状態を切り替えることを特徴とする請求項１記載の半導体装置。
【請求項３】
スタンバイ時において、前記ロジック部から前記行選択制御回路にオートリフレッシュ制御信号が入力され、前記オートリフレッシュ制御信号に基づいて、前記内部行選択制御信号を活性化状態にし、前記行プリデコーダは、リフレッシュモードで動作することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データを記憶するためにリフレッシュが必要なメモリセルを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
一般に、ＤＲＡＭはリフレッシュ動作を行う必要がある。このＤＲＡＭでは、外部からの制御信号を与えることにより、内部に設けたカウンタ等でリフレッシュアドレスを発生して、リフレッシュを行うリフレッシュ制御方法がある。このリフレッシュ制御方法はオートリフレッシュと呼ばれる。このオートリフレッシュサイクルを実行している間は、通常の読み出し又は書き込みサイクルは実行できない。
【０００３】
また、クロックに同期して動作するＤＲＡＭとして、例えば特開２０００−１６３９６６号公報に記載されたものがある。このようなＤＲＡＭでは、クロックの第１のエッジに基づいてロウ（行）系の回路が動作し、そのクロックの第２のエッジに基づいてコラム（列）系の回路が動作する。
【０００４】
図１４は、オートリフレッシュ機能を有し且つクロックに同期して動作するＤＲＡＭの一例を示す。同図において、ＣＬＫはクロック、ＮＲＡＵＴはオートリフレッシュ制御信号、ＮＲＡＳは行制御信号、ＮＣＡＳは列制御信号である。このＤＲＡＭの動作の概略を図１５のタイミング図を参照して説明する。クロックの左から２番目の立上りエッジに同期してオートリフレッシュ制御信号ＮＲＡＵＴがアクティブ（Ｌレベル）になると、これに基づいてオートリフレッシュサイクルが実行される。この例では、オートリフレッシュサイクルの実行に２クロックを要するものとする。左から４番目のクロック立上りエッジに至ると、オートリフレッシュサイクルが終了するので、次に、例えば読み出しサイクルを実行することができる。この例では、左から４番目のクロック立上りエッジで制御信号ＮＲＡＳをアクティブ（Ｌレベル）、５番目の立上りエッジで制御信号ＮＣＡＳをアクディブ（Ｌレベル）にすることにより、２クロックで読み出しサイクルが完了する。同図では、クロックの６番目の立上りエッジでは、次のオートリフレッシュサイクルを実行することが可能となる。
【０００５】
【発明が解決しようとする課題】
既述のように、従来のＤＲＡＭでは、リフレッシュ動作と、通常の読み出し／書き込み動作とが別個の動作サイクルとしで行われるため、所定リフレッシュ周期毎に読み出し／書き込み動作を止めて、リフレッシュ動作のためのサイクルを挿入しなければならない。そのためにＤＲＡＭのデータ転送レートが低下するという問題がある。特に、所定リフレッシュ周期が短い場合には、頻繁にリフレッシュ動作のサイクルを挿入しなければならず、データ転送レートが大きく低下する。
【０００６】
本発明の目的は、リフレッシュ動作が必要なＤＲＡＭなどの半導体装置において、そのリフレッシュ動作に起因するデータ転送レートの低下を抑制、防止して、従来よりも高いデータ転送レートを持つ半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
以上の目的を達成するために、本発明では、データの読み出し又は書き込みが要求された際には、その読み出し又は書き込みサイクル内で１回のリフレッシュを自動的に行ったり、データの読み出し又は書き込みが要求されない場合に１クロック内で１回のオートリフレッシュ動作を完結し得る構成を採用することとする。
【０００８】
即ち、請求項１記載の発明は、データを記憶するためのリフレッシュが必要な多数のメモリセル、及び前記メモリセルから読み出されたデータを増幅する多数のセンスアンプを有し、クロックに同期して動作する半導体装置において、ロジック部と、リフレッシュカウンタ及び行アドレスラッチを備えるとともに、前記ロジック部から行選択制御信号が入力され、リフレッシュモード信号、内部行選択制御信号及び内部行アドレス信号を出力し、なおかつ、前記リフレッシュモード信号を受けて、前記リフレッシュカウンタからのリフレッシュアドレス又は前記行アドレスラッチからの外部行アドレスのいずれかを選択して内部行アドレスとして出力するアドレス選択回路を有する行選択制御回路と、前記リフレッシュモード信号、前記内部行選択制御信号及び前記内部行アドレス信号が入力され、センスアンプ起動信号、ワード線イネーブル信号及び行プリデコード信号を出力する行プリデコーダと、前記センスアンプ起動信号及び前記行プリデコード信号を受けて、前記行プリデコード信号により指定されたワード線に接続されたメモリセルから読み出したビット線対のデータ又はメモリセルへ書き込むビット線対のデータを増幅するようにセンスアンプを制御するセンスアンプ制御部と、前記センスアンプ起動信号を受けて、センスアンプ起動終了信号を出力するセンス状態信号生成回路とを備え、前記行選択制御回路は、前記ロジック部から活性化された前記行選択制御信号を受けて、前記外部行アドレスを前記行アドレスラッチにラッチするとともに、前記内部行選択制御信号を活性化して、活性化された前記内部行選択制御信号及び前記リフレッシュモード信号を前記行プリデコーダに出力し、前記行プリデコーダは、活性化された前記内部行選択制御信号及び前記リフレッシュモード信号並びに前記内部行アドレスとして前記アドレス選択回路によって選択されている前記リフレッシュアドレスを受けて、行プリデコード信号を出力するとともに、前記ワード線イネーブル信号及び前記センスアンプ起動信号を活性化して出力し、リフレッシュ動作を行い、前記センス状態信号生成回路は、活性化された前記センスアンプ起動信号を遅延させることにより、活性化されたセンスアンプ起動終了信号を生成して出力し、前記行選択制御回路は、非活性化された前記センスアンプ起動終了信号を受けて、前記内部行選択制御信号を非活性化して出力し、前記行プリデコーダは、非活性化された内部行選択制御信号を受けて、センスアンプ起動信号を非活性化し、前記センス状態信号生成回路は非活性化された前記センスアンプ起動信号を受けて、非活性化された前記センスアンプ起動終了信号を出力し、前記行選択制御回路が非活性化された前記センスアンプ起動終了信号を受けて前記リフレッシュモード信号を非活性化することにより、前記アドレス選択回路が前記行アドレスラッチを選択して、前記外部行アドレスを内部行アドレスとして出力するとともに、前記リフレッシュカウンタはリフレッシュアドレスを更新し、さらに、前記行選択制御回路は、非活性化された前記センスアンプ起動終了信号を受けて、前記内部行選択制御信号を活性化して前記行プリデコーダに出力し、活性化された前記内部行選択制御信号及び内部行アドレスとなる前記外部行アドレスを受けた前記行プリデコーダは、前記行プリデコード信号を出力するとともに、前記ワード線イネーブル信号及び前記センスアンプ起動信号を活性化して出力し、ワード線及びセンスアンプを駆動することにより、データの読み出し又は書き込みを行うことを特徴とする。
【０００９】
請求項２記載の発明は、前記請求項１記載の半導体装置において、前記行選択制御回路は、入力された前記センスアンプ起動終了信号を遅延する遅延回路を有し、前記遅延回路により前記センス起動終了信号を遅延させた信号に基づき、前記内部行選択制御信号の活性化状態と非活性化状態を切り替えることを特徴とする。
【００１０】
請求項３記載の発明は、前記請求項１記載の半導体装置において、スタンバイ時において、前記ロジック部から前記行選択制御回路にオートリフレッシュ制御信号が入力され、前記オートリフレッシュ制御信号に基づいて、前記内部行選択制御信号を活性化状態にし、前記行プリデコーダは、リフレッシュモードで動作することを特徴とする。
【００１１】
以上により、請求項１ないし請求項３記載の発明では、データの読み出し又は書き込みが要求された場合には、先ずリフレッシュ動作が行われ、その終了後に続いてデータの読み出し又は書き込みが行われる。その際、前者のリフレッシュ動作でのセンス起動終了信号に基づいて、行アドレスラッチにラッチした読み出し又は書き込むべきデータの行アドレス（外部行アドレス）がアドレス選択回路で選択されるので、後者のデータの読み出し又は書き込みの開始時には、既に前記外部行アドレスのデコードは終了していて、その時間分、読み出し又は書き込みサイクルが短縮される。また、アドレス選択回路が前記行アドレスラッチを選択した後は直ちにリフレッシュカウンタ側を選択するので、その次のデータ読み出し又は書き込み要求時には、最初に行われるリフレッシュ動作でのリフレッシュアドレスのデコードは終了していて、その時間分、読み出し又は書き込みサイクルが一層短縮される。
【００１２】
更に、請求項３記載の発明では、データの読み出し又は書き込みが要求されない場合には、オートリフレッシュ制御信号に基づいてオートリフレッシュが行われる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１４】
図１、図２及び図３は、本発明の実施の形態である半導体装置としてのＤＲＡＭ９００の構成を示す。図１はメモリセルブロック部の構成を示し、Ｂ０−０、Ｂ０−１は一対のメモリブロックであり、全体では８個のメモリブロックが備えられ、同図では第２〜第８番目のメモリブロックＢ１−０〜Ｂ７−０は省略し、８番目のメモリブロックＢ７−１が記載されている。これ等のメモリブロックＢ０−０〜Ｂ７−１は同一構成である。メモリブロックＢ０−０は、２個のメモリセルアレイＣ０−０、Ｃ０−１と、この両メモリセルアレイに挟まれたセンスアンプブロックＡ０−０とを持つ。メモリブロックＢ０−１も左側にメモリセルアレイＣ０−２を、中央にセンスアンプブロックＡ０−１を、右側にメモリセルアレイＣ０−３を持つ。同様に、メモリブロックＢ７−１も２個のメモリセルアレイＣ７−２、Ｃ７−３と、センスアンプブロックＡ７−１を持つ。
【００１５】
図１のメモリブロックＢ０−０の内部構成を例示して説明すると、メモリセルアレイＣ０−０、Ｃ０−１は多数個のメモリセルＭＣを有し、これ等のセルＭＣのうち同一列のセルは一対のビット線ＢＬ、／ＢＬで接続されると共に、行方向に延びる複数本のワード線及び冗長救済用の１行の予備ワード線（Ｓワード線）により選択される。また、センスアンプブロックＡ０−０は、左右のメモリセルアレイＣ０−０、Ｃ０−１のメモリセルＭＣに記憶されたデータを差動増幅する１対のセンスアンプ群Ｓ０−０、Ｓ０−１と、各一対のビット線ＢＬ、／ＢＬを電源電圧の１／２値にプリチャージするプリチャージ回路群Ｃ０とを有する。
【００１６】
更に、図１において、ＭＢ１〜ＭＢ４ｋ＋１は前記各メモリブロックＢ０−０〜Ｂ７−１を横切って延びるメインビット線であって、４列のメモリセルＭＣ毎に５本設けられる。これ等メインビット線ＭＢ１〜ＭＢ４ｋ＋１を各メモリブロックＢ０−０〜Ｂ７−１のビット線（ＢＬ１、／ＢＬ１）〜（ＢＬ４ｋ、／ＢＬ４ｋ）と接続するために、前記各メモリブロックＢ０−０〜Ｂ７−１のセンスアンプブロックＡ０−０〜Ａ７−１にはスイッチ回路群Ｔ０−０〜Ｔ０−１が配置される。また、前記メインビット線ＭＢ１〜ＭＢ４ｋ＋１の端（同図ではメモリブロックＢ７−１の図中右方）には、これ等のメインビット線をプリチャージするメインプリチャージ回路１００が配置されると共に、各メインビット線ＭＢ１〜ＭＢ４ｋ＋１のデータをメインアンプＭＡ１〜ＭＡ４ｋに選択的に送るｐチャネルトランジスタ及びｎチャネルトランジスタの並列回路から成るスイッチ回路１１０が配置される。前記各メインアンプＭＡ１〜ＭＡｋの図中右方には、各メインアンプＭＡ１〜ＭＡｋで増幅されたデータを保持するラッチ回路ＬＴ１〜ＬＴｋと、これ等各ラッチ回路ＬＴ１〜ＬＴｋでラッチされたデータを受けてラッチするＤフリップフロップ回路ＦＦ１〜ＦＦｋとが配置される。
【００１７】
図２は、前記図１に示したメモリセルブロック部のワード線を選択する行デコーダＤ０−０〜Ｄ７−３、及びセンスアンプ群、プリチャージ回路群を制御するセンスアンプ制御部ＳＣ０−０〜ＳＣ７−１を示す。各センスアンプ制御部ＳＣ０−０〜ＳＣ７−１は同一構成であり、メモリブロックＢ０−０の内部構成のみを例示している。センスアンプ制御部ＳＣ０−０は、基本的にはプリチャージ回路群Ｃ０と各ビット線対ＢＬ、／ＢＬとの接続及び切り離し、各ビット線対に出力されたデータをセンスアンプ群Ｓ０−０、Ｓ０−１の動作により増幅すること、及びデータの読み出し時及び書き込み時には、複数本のビット線ＢＬ、／ＢＬをスイッチ回路Ｔ０−０、Ｔ０−１によりメインビット線ＭＢ１〜ＭＢ４ｋに接続する。
【００１８】
図３は、半導体装置に備える回路群を示す。同図において、８００はロジック部、４００は行プリデコーダ、４５０は行選択制御回路、５００は行アドレス救済用の行ヒューズブロックである。この行ヒューズブロック５００は、欠陥により不良になったメモリセルに接続されたワード線を予備ワード線で置き換えて救済するものである。５５０は制御回路、６００は列選択制御回路である。前記ロジック部８００は、行選択制御回路４５０に対して／行選択制御信号、／列選択制御信号、／オートリフレッシュ制御信号、及び外部アドレス（ｍ：０）を出力すると共に、列選択制御回路６００に対して列アドレス（３：０）を出力し、更に行選択制御回路４５０、制御回路５５０及び列選択制御回路６００に対してクロックを供給する。前記行プリデコーダ４００は、センスアンプを駆動する際には、Ｌレベルのセンスアンプ起動信号／ＳＥＮ（７：０）を出力する。前記図２の各センスアンプ制御部ＳＣ０−０〜ＳＣ７−１は、このセンスアンプ起動信号／ＳＥＮを受信して、センスアンプ群Ｓ０−０、Ｓ０−１…を起動する。
【００１９】
前記センスアンプ起動信号／ＳＥＮ（７：０）は、図３に記載されるようにＡＮＤ回路７５０に入力される。このＡＮＤ回路（センス状態信号生成回路）７５０は、図１の右端に位置するメモリブロックＢ７−１の更に右方に配置されていて、センスアンプの駆動時にＬレベルのセンスアンプ起動終了信号（センス起動終了信号）ＳＥＮＤを出力する。この起動終了信号ＳＥＮＤは、図１の左端に位置するメモリブロックＢ０−０の左方に位置する行選択制御回路４５０及び行プリデコーダ４００に入力される。前記センスアンプ起動終了信号ＳＥＮＤは以後の説明に重要である。
【００２０】
次に、前記行選択制御回路４５０の内部構成を図４に示す。同図の行選択制御回路４５０は、５個のセットリセット回路４５１、４５２、４５３、４５４、４５５と、アドレス選択回路４７５と、リフレッシュカウンタ４７６と、行アドレスラッチ４７７とを有すると共に、データの読み出し又は書き込み要求時にロジック部８００から出力される／行選択制御信号（Ｌアクティブ）（データの読み出し又は書き込み用制御信号）が入力され、また前記センスアンプ起動終了信号ＳＥＮＤとが入力される。
【００２１】
前記セットリセット回路（リフレッシュ制御信号生成回路）４５１は、データの読み出し又は書き込み動作時に、前記ロジック部８００からの／行選択制御信号をインバータ４０８及びＯＲ回路４１０を介して受けて、データの読み出し／書き込み動作の前にリフレッシュ動作を行うように、クロックの立上り時に同期してＨレベルのヒドンリフレッシュ制御信号を出力する。このリフレッシュ制御信号はＯＲ回路４１１を介して、リフレッシュ時の内部行選択制御信号（リフレッシュ制御信号）となり、この内部行選択制御信号が行プリデコーダ４００に出力される。更に、このセットリセット回路４５１は、前記ＡＮＤ回路７５０からのＬレベルのセンスアンプ起動終了信号ＳＥＮＤを遅延回路２- ４５６、遅延回路３- ４５７を介して受けてリセットされる。前記２個の遅延回路の合計遅延時間は、センスアンプ群の起動終了時からビット線のデータが十分増幅されるまでに要する時間に設定される。従って、後段の遅延回路３- ４５７の出力信号ＳＥＮＤＤは、増幅完了信号（センス終了信号）となってセットリセット回路４５１をリセットし、ヒドンリフレッシュ制御信号はビット線のデータの増幅完了時にＬレベルに遷移する。
【００２２】
また、図４のセットリセット回路４５４は、前記センスアンプ起動終了信号ＳＥＮＤがＨレベルに制御された時（即ち、リフレッシュ動作の終了後）に、この起動終了信号ＳＥＮＤに基づいて短パルスを発生するパルス発生器４５９からのパルスをＡＮＤ回路４６５を介して受けてセットされて、ＨレベルのＲＷモード信号（読み出し／書き込みモード信号）を出力する。このＲＷモード信号は、インバータ４１２で反転されて、リフレッシュモード信号となる。リフレッシュモード信号は行プリデコーダ４００に出力される。更に、前記ＲＷモード信号は、アドレス選択回路４７５に入力される。このアドレス選択回路４７５は、前記セットリセット回路（選択制御回路）４５４からのＲＷモード信号を受けて行アドレスラッチ４７７を選択し、ＲＷモード信号を受けない時にはリフレッシュカウンタ４７６を選択する。行アドレスラッチ４７７は、読み出し又は書き込みされるデータの行アドレスとして外部行アドレス（ｍ：０）をラッチする。従って、リフレッシュ時にはリフレッシュカウンタ４７６が選択され、読み出し／書き込み時には行アドレスラッチ４７７が選択されて、選択されたアドレスが内部行アドレス（ｍ：０）として行プリデコーダ４００に出力される。
【００２３】
更に、図４のセットリセット回路４５３は、前記センスアンプ起動終了信号ＳＥＮＤがＨレベルに制御された時（即ち、センスアンプによるデータの増幅動作の終了後）に、このセンスアンプ起動終了信号ＳＥＮＤを遅延する遅延回路２- ４５６、遅延回路３- ４５７及び遅延回路４- ４５８、及び最後段の遅延回路４- ４５８の出力に基づいて短パルスを発生するパルス発生器４６１からのパルスをＡＮＤ回路４６５ａを介して受けて、ＲＷ行選択制御信号（リフレッシュ後の読み出し／書き込み動作（通常動作）用の行選択指令信号）をＨレベルに活性化して出力する。前記３個の遅延回路の合計遅延時間は、ビット線のプリチャージの開始から終了間での時間に設定される。前記ＲＷ行選択制御信号は、ＯＲ回路４１１を介して内部行選択信号となって行プリデコーダ４００に出力されると共に、ＯＲ回路４１３及びバッファ４６２を介してＲＡＳイネーブル信号ＲＡＳＥＮとなって制御回路５５０に出力される。
【００２４】
続いて、図４のセットリセット回路（リフレッシュアドレス更新器）４５５は、前記セットリセット回路４５１からのヒドンリフレッシュ制御信号を受けてセットされて、Ｈレベルの／リフレッシュカウント信号を出力し、従って、インバータ４１４を経たリフレッシュカウント信号（リフレッシュカウンタ４７６のクロック信号）をＬレベルに設定される。また、このセットリセット回路４５５は、前記センスアンプ起動終了信号ＳＥＮＤがＨレベルに制御された時（即ち、リフレッシュ動作の終了後）に、この起動終了信号ＳＥＮＤを所定時間遅延する遅延回路２- ４５６、及びこの遅延回路の出力に基づいてパルスを発生するパルス発生器４６０を介して、その出力パルスを受けてリセットされて、Ｌレベルの／リフレッシュカウント信号を出力する。従って、リフレッシュ動作の終了後は、リフレッシュカウント信号がＨレベルとなって、リフレッシュカウンタ４７６のアドレスが直ちに"１"更新される。
【００２５】
前記セットリセット回路４５３のリセット、即ちＲＷ行選択制御信号（通常動作用行選択制御信号）のＬレベルへのリセットは次のように行われる。即ち、スイッチ回路Ｔ０−０〜Ｔ７−１がｏｆｆした時に立下る信号ＮＹＥＮを、遅延回路８- ４６３及びＯＲ回路４６４を含むリセット回路９００で処理した後、このＯＲ回路４６４の出力を／ＲＷ行選択リセット信号としてＲＷ行選択制御信号がリセットされる。また、前記セットリセット回路４５４のリセット、即ちＲＷモード信号のＬレベルへのリセットは次のように行われる。即ち、前記ＲＷ行選択制御信号のリセット後（データの読み出し後）にセンスアンプ起動終了信号ＳＥＮＤがＨレベルに復帰した時（センスアンプの動作が停止された時、換言すればビット線のプリチャージ動作が開始された時）に、前記センスアンプ起動終了信号ＳＥＮＤを受けるパルス発生器４５９の出力パルスをＡＮＤ回路４６６を経て／ＲＷモードリセット信号として、リセットされる。
【００２６】
また、図４のセットリセット回路４５２は、前記Ｌレベルの／行選択制御信号を受けて、図１０Ａに示すように時間ｔ０からの１クロックの間Ｈレベルの行選択フラグを出力する。このセットリセット回路４５２からの行選択フラグは、セットリセット回路４５１のＬＨ端子に入力される。このセットリセット回路４５１は、ＬＨ端子にクロックの立上りで前記Ｈレベルの行選択フラグを受けた場合には、ヒドンリフレッシュ制御信号のレベルは変化しない。
【００２７】
また、前記行選択制御回路４５０には、電源立上り時のダミーサイクル等において前記セットリセット回路４５３からのＲＷ行選択制御信号（最終的には、内部行選択制御信号）のアクティブ期間（Ｈレベル期間）を長く確保する対策が施される。以下、この構成を説明する。ロジック部８００は通常時には図１０Ａの時間ｔ１でＬレベルの／列選択制御信号が入力されるが、図１１Ａ、図１１Ｂに示すようにダミーサイクル時には／列選択制御信号はＨレベルに維持される。行選択制御回路４５０には、セットリセット回路４６５が備えられ、この回路４６５は、前記／列選択制御信号と、セットリセット回路４５２のＱ端子からの行選択フラグを受け、Ｈレベルの／列選択制御信号とＨレベルの行選択フラグとを受けてＲＷ行選択制御信号のリセット信号（Ｈレベル）を出力する。このリセット信号はＡＮＤ回路４８６に入力され、このＡＮＤ回路４８６には、前記行選択フラグを遅延回路６- ４８７、遅延回路７- ４８８を経て所定時間遅延された遅延行選択フラグが入力され、このＡＮＤ回路４８６の出力がリセット信号として、前記ＲＷ行選択制御信号を出力するセットリセット回路４５３のリセット端子ＮＲに入力される。前記ＡＮＤ回路４８６及び２個の遅延回路６- ４８７、遅延回路７- ４８８によりリセット回路４８９を構成する。従って、／列選択制御信号はＨレベルに維持されるダミーサイクル時や、通常動作時であっても／列選択制御信号がＨレベルになった誤入力時にも、前記２個の遅延回路の遅延時間分だけＲＷ行選択制御信号のリセットを行選択フラグの立下りよりも遅らせて、Ｈレベルの内部行選択制御信号を長い期間確保して、センスアンプによるデータ増幅動作を十分確保するようにしている。
【００２８】
更に、前記行選択制御回路４５０には、ロジック部８００からＬレベルの／オートリフレッシュ制御信号を受ける。この信号は、データの読み出し及び書き込み動作時以外の時、例えばスタンバイ状態の場合に出力される。前記／オートリフレッシュ制御信号は、ＯＲ回路４１０を経て前記セットリセット回路（内部オートリフレッシュ制御信号生成回路）４５１のＤ端子に入力されて、ヒドンリフレッシュ制御信号をクロックの立上りでＨレベルにし、内部行選択制御信号（内部オートリフレッシュ制御信号）をＨレベルに活性化する。一方、Ｄフリップフロップ回路４８５ａの出力であるリセットフラグがＨレベルになり、ＲＷ行選択制御信号及びＲＷモード信号がリセットされることにより、リフレッシュ動作後の読み出し及び書き込み動作を禁止している。
【００２９】
次に、前記行プリデコーダ４００の内部構成を図６に基づいて説明する。この行プリデコーダ４００は、既述の通り行選択制御回路４５０から内部行アドレス（ｍ：０）、リフレッシュモード信号、内部行選択制御信号を受けると共に、図１に示したＡＮＤ回路７５０からセンスアンプ起動終了信号ＳＥＮＤを受ける。同図において、セットリセット回路４０１は、Ｈレベルの内部行選択制御信号を受けてセットされてＨレベルのブロック選択イネーブル信号ＸＢＫＥＮを出力し、一方、センスアンプ起動終了信号ＳＥＮＤを受けてリセットされてブロック選択イネーブル信号ＸＢＫＥＮをＬレベルにする。
【００３０】
また、図６のメモリブロック選択回路４９０は、Ｈレベルの内部行選択制御信号及びＨレベルのブロック選択イネーブル信号ＸＢＫＥＮによりイネーブルになり、内部行アドレス（ｍ：０）のうち上位３ビットのアドレス（ｍ：ｍ−２）及びリフレッシュモード信号に基づいて図１の８対のメモリブロック対（Ｂ０−０、Ｂ０−１）〜（Ｂ７−０、Ｂ７−１）のうち１対又は２対選択する。そのブロック選択信号ＸＢＫ（０）〜ＸＢＫ（７）は、各々、そのままワード線イネーブル信号ＷＤＥＮ（０）〜ＷＤＥＮ（７）となって図２の対応する行デコーダＤ０−０〜Ｄ７−３及びセンスアンプ制御部ＳＣ０−０〜ＳＣ７−１に入力されて、これ等行デコーダをイネーブルにすると共に、これらセンスアンプ制御部においてセンスアンプ群及びプリチャージ回路群が制御される。更に、前記ブロック選択信号ＸＢＫ（０）〜ＸＢＫ（７）は、各々、遅延回路４１０〜４１７により所定時間遅延され且つ反転されてセンスイネーブル信号／ＳＥＮ（０）〜／ＳＥＮ（７）となって、対応する図２のセンスアンプ制御部ＳＣ０−０〜ＳＣ７−１に入力されて、センスアンプ群の増幅動作を開始を指示する。このセンスイネーブル信号／ＳＥＮ（０）〜／ＳＥＮ（７）が図１のＡＮＤ回路７５０に入力される。加えて、行アドレスデコーダ４２６は、内部行アドレス（ｍ：０）のうち上記上位３ビットを除くビット（ｍ−３：０）を入力してデコードし、その結果を行プリデコード信号（ｎ：０）として図２の行デコーダＤ０−０〜Ｄ７−３に入力されて、ワード線の選択に供される。
【００３１】
続いて、図３の制御回路５５０の内部構成を図７に基づいて説明する。同図の制御回路５５０は、リフレッシュ後のデータ読み出し又は書き込み時に、センスアンプ群により各ビット線のデータが増幅された後に列選択制御回路６００の動作を可能にするための回路である。同図の制御回路５５０には、行選択制御回路４５０からのＲＡＳイネーブル信号ＲＡＳＥＮ及びロジック部８００からの／列選択制御信号を受けるＡＮＤ回路５５１を有し、このＡＮＤ回路５５１の出力は列アドレスの取り込みイネーブル信号／ＣＡＥＮとして列選択制御回路６００に入力される。また、信号生成回路５５５は、前記ＲＡＳイネーブル信号ＲＡＳＥＮ、ロジック部８００からの／列選択制御信号及び／ライト制御信号を受けて、読み出し及び書き込みの開始を指示する信号ＲＥＮ、ＷＥＮを出力し、この両信号は列選択制御回路６００に入力される。前記信号生成回路５５５では、図１のＡＮＤ回路７５０からのセンスアンプ起動終了信号ＳＥＮＤが入力されていて、この信号ＳＥＮＤを遅延回路１０- ５５８で所定時間遅延した信号をＡＮＤ回路５５６、５５７に入力して、この遅延した信号を受けて初めて前記読み出し／書き込み開始信号ＲＥＮ、ＷＥＮの出力が可能になるように構成されている。
【００３２】
次に、図１の列選択制御回路６００の内部構成を図８に基づいて説明する。同図の列選択制御回路６００において、４個の列アドレスラッチ６０１〜６０４は、ロジック部８００からの列アドレス（３：０）をラッチし、これ等のアドレスは列アドレスデコーダ６０７でデコードされて、列アドレス信号／ＭＢＴ（７：０）となって図２のセンスアンプ制御部ＳＣ０−０〜ＳＣ７−１に入力され、多数のビット線ＢＬ、／ＢＬの何れかをメインビット線ＭＢ１〜ＭＢ４ｋに接続するスイッチ回路Ｔ０−０〜Ｔ７−１の制御に供される。また、信号生成回路６１０は、前記列アドレス（３：０）に基づいて、メインビット線ＭＢ１〜ＭＢ４ｋとメインアンプＭＡ１〜ＭＡｋを接続するスイッチ回路１１０を制御する信号（ＹＧ０、／ＹＧ０）〜（ＹＧ３、／ＹＧ３）を生成し、メインビット線ＭＢ１〜ＭＢｋとメインアンプＭＡ１〜ＭＡｋとの接続の制御に供される。
【００３３】
更に、図８のタイミング発生回路６０５は、ビット線とメインビット線とを接続をスイッチ回路（センスアンプブロックＡ０−０内のスイッチ回路Ｔ０−０、Ｔ０−１…）を制御する信号／ＭＢＴＥＮ、メインアンプＭＡ１〜ＭＡｋの動作を行わせるメインセンスアンプイネーブル信号／ＭＳＥ、ラッチ回路ＬＴ１〜ＬＴｋを制御する信号ＤＬＴ、ラッチ回路ＬＴ１〜ＬＴ４ｋに供給されるクロックＲＤＣＬＫ、前記行選択制御回路４５０のセットリセット回路４５３のＲＷ行選択制御信号をリセットする信号ＮＹＥＮ、メインビット線のプリチャージ回路１００を制御する信号／ＭＰＲＳ、信号生成回路６１０を動作可能にする信号ＹＰＡＥＮを図１０Ａ、図１０Ｂに示すような波形に生成して、センスアンプ群で増幅されたデータを順次メインビット線ＭＢ１〜ＭＢ４ｋ、メインアンプＭＡ１〜ＭＡｋ、ラッチ回路ＬＴ１〜ＬＴｋ及びフリップフロップ回路ＬＴ１〜ＬＴｋを経て読み出すようにしている。
【００３４】
次に、行フューズブロック５００の内部構成を図９に示す。同図のフューズブロック５００は、８個のヒューズ回路０- ５５１〜７- ５５８を有し、互いに同一構成である。これ等のヒューズ回路０- ５５１〜７- ５５８は、メモリブロックＢ０−０〜Ｂ７−０に対応しており、予めフューズに不良行アドレスをプログラムしておき、ワード線を選択する時に内部行アドレスとフューズにプログラムされたアドレスとを比較して、不良アドレスの場合には、予備ワード線を選択するものである。１つのヒューズ回路０- ５５１を例示して説明すると、このヒューズ回路０- ５５１において、フューズ回路ＦＡ０〜ＦＡ（ｍ−３）の出力ＦＡＤＲ（ｍ−３：０）は、救済行アドレスを示す。フューズ回路ＦＪ０の救済識別信号は、メモリブロックＢ０−０に対し予備ワード線により救済する否かを示し、Ｈレベルであれば、救済行アドレスＦＡＤＲ（ｍ−３：０）が示すワード線の救済を行うことを示す。フューズ回路ＦＡ０〜ＦＡ（ｍ−３）、ＦＪ０はフューズリセット信号がＨレベルになるとリセットされる。フューズが切断されると、各フューズ回路内の／ＯＵＴ信号の電圧レベルが不定になるため、本実施の形態では、図５に示したリセット信号生成回路４９５のヒューズリセット信号により、フューズが切断された場合前記／ＯＵＴ信号の電圧レベルをデータ読み出し時若しくは書き込み時毎又はオートリフレッシュ時毎に初期化するようにしている。
【００３５】
また、前記行選択制御回路４５０は、図５に示すようなリセット信号生成回路（ヒューズリセット回路）４９５を備える。この信号生成回路４９５は、図２に示した行ヒューズブロック５５０に出力されるヒューズリセット信号を生成する。前記信号生成回路４９５には、図４に示したセットリセット回路４５２からの行選択フラグと、図６に示した行プリデコーダ４００からのブロック選択イネーブル信号ＸＢＫＥＮとが入力されて、行選択フラグがＬレベルの状態でブロック選択イネーブル信号ＸＢＫＥＮがＬレベルに立下った時、即ち、読み込み若しくは書き込み動作時又はロジック部８００からの／オートリフレッシュ制御信号に基づくオートリフレッシュ動作時において、ワード線をｏｆｆしてデータのビット線での増幅動作を終了した後に、Ｈレベルの短パルスのヒューズリセット信号を生成する。
【００３６】
以下、本実施の形態の半導体装置の動作を図１０Ａ、図１０Ｂのタイミングチャートに基づいて説明する。尚、以下では、データの読み出し動作を例示して説明し、書き込み動作の説明は省略する。この読み出し動作は、大別すると、データ読み出し前のリフレッシュ動作と、データ読み出し動作の２つに分けられ、後者は更に行制御と列制御とに区別される。以下、これ等を順に説明する。
【００３７】
＜リフレッシュ動作＞
図１０Ａ及び図１０Ｂにおいて、時間ｔ０でロジック部８００はＬレベルの／行選択制御信号を行選択制御回路４５０に出力する。行選択制御回路４５０では、セットリセット回路４５１がＱ端子からＨレベルのヒドンリフレッシュ制御信号を出力し、内部行選択制御信号はＨレベルになる。更に、セットリセット回路４５４のＱ出力、即ちＲＷモードフラグは初期状態のＬレベルにあるので、リフレシュモード信号はＨレベルになると共に、アドレス選択回路４７５はリフレッシュカウンタ４７６側を選択し、内部行アドレス（ｍ：０）としてリフレッシュカウンタ４７６のリフレッシュアドレス（ｍ：０）（例えば"０"（１６進表示））が行プリデコーダ４００に出力される。この時、セットリセット回路４５５は、前記ヒドンリフレッシュ制御信号によりセットされて、Ｈレベルの／リフレッシュカウント信号を出力し、リフレッシュカウンタ４７６へのリフレッシュカウント信号はＬレベルに設定される。一方、行アドレスラッチ４７７は、ロジック部８００からの外部行アドレス（ｍ：０）（例えば１）をラッチする。
【００３８】
行プリデコーダ４００では、前記Ｈレベルの内部行選択制御信号、内部行アドレス（リフレッシュアドレス）、及びＨレベルのリフレシュモード信号を受けて、メモリブロック選択回路４９０は信号ＸＢＫ（０）とＸＢＫ（４）のみをＨレベルとして、２対のメモリブロック（Ｂ０−０、Ｂ０−１）及び（Ｂ４−０、Ｂ４−１）のメモリセルアレイＣ０−０〜Ｃ０−３、Ｃ４−０〜Ｃ４−３を選択する。以下、メモリセルアレイＣ０−０、Ｃ０−１選択動作を例に挙げて説明する。行プリデコーダ４００はＨレベルのＷＤＥＮ（０）を出力するので、信号／ＥＱ０がＨレベルになってセンスアンプ制御部ＳＣ０−０はプリチャージ回路群ＣＯをＯＦＦ制御して、ビット線対１〜４ｋのプリチャージを解除する。また、行デコーダＤ０−０、Ｄ０−１は、行アドレスデコーダ４２６からの行プリデコード信号（ｎ：０）を受けて、ワード線０のみをイネーブルにして、このワード線０に接続されているメモリセルＭＣのデータをビット線対１〜４ｋに出力する。その後、行プリデコーダ４００では、前記ビット線対へのデータの出力が終了する時間（遅延回路１- ４１０の遅延時間）を待って、信号／ＳＥＮ（０）がＬレベルになり、センスアンプ制御部ＳＣ０−０はセンスアンプブロックＡ０−０のセンスアンプ群Ｓ０−０〜ＳＯ−１の８ｋ個のセンスアンプをイネーブルにして、各ビット線対に読み出されたデータを増幅し始め、リフレッシュする。
【００３９】
その後、前記信号／ＳＥＮ（０）がＬレベルになるのに伴い、ＡＮＤ回路７５０がＬレベルのセンスアンプ起動終了信号ＳＥＮＤを出力し、この信号ＳＥＮＤを受けた行選択制御回路４５０では、センスアンプ動作によりビット線対のデータが十分に増幅された後（即ち、遅延回路２- ４５６と遅延回路３- ４５７との合計遅延時間の後）、セットリセット回路４５１が前記センスアンプ起動終了信号ＳＥＮＤに基づいてリセットされてヒドンリフレッシュ制御信号がＬレベルになり、内部行選択制御信号もＬレベルになる。これに伴い、行プリデコーダ４２６では、信号ＷＤＥＮ（０）＝Ｌレベル、信号／ＳＥＮ（０）＝Ｈレベルへ復帰して、行デコーダＤ０−０、Ｄ０−１によるワード線０の選択、及びセンスアンプ群Ｓ０−０、Ｓ０−１のセンスアンプ動作が停止されると共に、プリチャージ回路Ｃ０によるビット線のプリチャージ動作が開始される。また、前記信号／ＳＥＮ（０）＝Ｈレベルへの復帰に伴い、ＡＮＤ回路７５０からのセンスアンプ起動終了信号ＳＥＮＤもＨレベルに復帰する。
【００４０】
＜データ読み出し動作の行制御＞
この行制御は、ビット線対にデータを読み出して増幅するまでの制御である。前記センスアンプ起動終了信号ＳＥＮＤのＨレベルへの復帰に伴い、行選択制御回路４５０では、セットリセット回路４５３が前記センスアンプ起動終了信号ＳＥＮＤに基づいてセットされて、ＨレベルのＲＷモード信号が出力される。その結果、リフレッシュモード信号はＬレベルになると共に、アドレス選択回路４７５は前記ＨレベルのＲＷモード信号を受けて行アドレスラッチ４７７側を選択し、内部行アドレス（ｍ：０）として、外部行アドレス（ｍ：０）＝１を行プリデコーダ４００に出力する。これと並行して、セットリセット回路４５５では、前記Ｈレベルのセンスアンプ起動終了信号ＳＥＮＤをパルス発生器４６０を介して受けてリセットされて、／リフレッシュカウント信号がＬレベルになり、リフレッシュカウント信号がＨレベルになって、リフレッシュカウンタ４７６がカウントアップされて、例えばリフレッシュアドレス０からリフレッシュアドレス１になる。
【００４１】
更に、前記Ｈレベルのセンスアンプ起動終了信号ＳＥＮＤは、３個の遅延回路２- ４５６、３- ４５７、４- ４５８で遅延されて（即ち、前記ビット線のプリチャージ動作の完了を待って）セットリセット回路４５３に入力されて、この回路４５３がセットされ、そのＱ端子からＨレベルのＲＷ行選択制御信号を出力し、内部行選択制御信号はＨレベルになって、行プリデコーダ４００に出力される。行プリデコーダ４００では、リフレッシュモード信号＝Ｌレベルであるので、メモリブロック選択回路４９０はブロック選択信号ＸＢＫ（０）のみをＨレベルにする。外部行アドレス（ｍ：０）＝１であるので、行デコーダＤ０−０、Ｄ０−１はメモリブロックＢ０−０、Ｂ０−１のメモリセルアレイＣ０−０〜Ｃ０−３のワード線１を選択する。以後は、既述のリフレッシュ動作と同様の動作により、４個のメモリセルアレイＣ０−０〜Ｃ０−３において各ビット線対１〜４ｋに読み出されたデータがセンスアンプ群Ｓ０−０〜Ｓ０−３で増幅される。前記セットリセット回路４５３からのＨレベルのＲＷ行選択制御信号の出力により、バッファ４６２からはＨレベルのＲＡＳイネーブル信号ＲＡＳＥＮが出力される。
【００４２】
＜データ読み出し動作の列制御＞
この列制御は、増幅されたデータをメインビット線対ＭＢ１〜ＭＢ４ｋからフリップフロップ回路ＦＦ１〜ＦＦｋを経て読み出す制御である。ロジック部８００からはＬレベルの／列選択制御信号が図１０Ａの時間ｔ１でのクロックの立上り前に出力される。制御回路５５０では、このＬレベルの／列選択制御信号及び前記バッファ４６２からのＨレベルのＲＡＳイネーブル信号ＲＡＳＥＮが入力されて、列アドレスの取り込みイネーブル信号／ＣＡＥＮがＬレベルになり、その後、信号生成回路５５５からはＨレベルの読み出し開始信号ＲＥＮが出力される。その結果、列選択制御回路６００では、図１０Ａの時間ｔ１でのクロックの立上りタイミングで列アドレスラッチ６０１〜６０４にロジック部８００からの列アドレス（３：０）（＝例えば０）がラッチされ、列アドレスデコーダ６０７からの列アドレス信号／ＭＢＴ（７：０）により、例えばメモリブロックＢ０−０内のセンスアンプ群Ｓ０−０の４ｋ個のセンスアンプを１個置きにメインビット線ＭＢ１〜ＭＢ４ｋ＋１に接続するように同ブロック内のスイッチ回路Ｔ０−０のみが制御されると共に、これらメインビット線ＭＢ１〜ＭＢ４ｋ＋１に出力されたデータをメインアンプＭＡ１〜ＭＡｋに伝達するように信号生成回路６１０から信号ＹＧ（０）のみがＨレベルになり、信号／ＹＧ（０）のみがＬレベルになる。
【００４３】
更に、タイミング発生回路６０５から発生する信号／ＭＢＴＥＮ、／ＭＳＥ、ＤＬＴ、ＲＤＣＬＫ、／ＭＰＲＳにより、メインビット線ＭＢ１〜ＭＢ４ｋ＋１のプリチャージ動作の停止、メインアンプＭＡ１〜ＭＡｋでの増幅動作、ラッチ回路ＬＴ１〜ＬＴｋでのデータラッチ動作、及びフリップフロップ回路ＦＦ１〜ＦＦｋでのデータラッチ動作が制御されて、メインビット線ＭＢ１〜ＭＢ４ｋ＋１に出力されたデータがフリップフロップ回路ＦＦ１〜ＦＦｋから読み出される。このようなデータ読み出し後は、ビット線対（ＢＬ１、／ＢＬ１）〜（ＢＬ４Ｋ、／ＢＬ４Ｋ）とメインビット線対ＭＢ１〜ＭＢ４Ｋ＋１との接続が断たれると共に、メインビット線ＭＢ１〜ＭＢ４ｋ＋１のプリチャージが行われる。
【００４４】
その後は、列選択制御回路６００のタイミング発生回路６０５からＬレベルの信号ＮＹＥＮが出力される。これにより、行選択制御回路４５０では、セットリセット回路４５３がリセットされて、ＲＷ行選択制御信号がＬレベルになって、内部行選択制御信号もＬレベルになる。その結果、行プリデコーダ４００では、信号ＷＤＥＮ（０）、／ＳＥＮ（０）がＬレベルになって、メモリブロックＢ０−０の４個のメモリセルアレイＣ０−０〜Ｃ０−３のワード線１の非選択、センスアンプ群Ｓ０−０〜Ｓ０−３でのセンスアンプ動作の停止、ビット線対のプリチャージ開始が行われる。更に、センスアンプ起動終了信号ＳＥＮＤがＨレベルに復帰すると、行選択制御回路４５０では、セットリセット回路４５４がリセットされて、ＲＷモード信号がＬレベルになる。これにより、リフレッシュモード信号がＨレベルに復帰すると共に、アドレス選択回路４７５がリフレッシュカウンタ４７６側を選択して、内部行アドレス（ｍ−１：０）がリフレッシュカウンタ４７６のリフレッシュアドレス（ｍ−１：０）（＝１）となり、内部行アドレスｍ＝Ｈとなる。
【００４５】
図１１Ａ及び図１１Ｂは、電源立上げ時のダミーサイクル等の場合のタイミングチャートを示す。図１０Ａ、図１０Ｂに示した通常のリードサイクルでは、時間ｔ０で／行選択制御信号がＬレベルとなり、時間ｔ１で／列行選択制御信号がＬレベルになるが、このダミーサイクルでは、時間ｔ１で／列選択制御信号はＨレベルに維持される。また、この時間ｔ１でのクロックの立上りでは、行選択制御回路４５０のセットリセット回路４５２の出力である行選択フラグはＨレベルである。従って、行選択制御回路４５０のセットリセット回路４８５は、図１１Ａに示したように、行選択フラグに基づくＨレベルのリセットイネーブル信号を直ちに出力する。しかし、ＡＮＤ回路４８６は、前記行選択フラグを遅延回路６- ４８７、７- ４８８で所定時間遅延した行選択フラグ遅延信号が前記所定期間経過するまで前記リセットイネーブル信号の通過を禁止するので、前記所定期間Ｄの時間分、セットリセット回路４５３からのＲＷ行選択制御信号のリセットが遅れて、ＨレベルのＲＷ行選択制御信号がその期間だけ長く維持されて、内部行選択制御信号がＨレベルを維持するパルス幅が十分確保される。その結果、ダミーサイクルであっても、センスアンプによるデータ増幅を十分に行うことができる。
【００４６】
図１２Ａ及び図１２Ｂは、オートリフレッシュ動作時のタイムチャートを示す。データの読み出し及び書き込み動作時以外の例えばスタンバイ時には、同図から判るように、ロジック部８００からＬレベルの／オートリフレッシュ制御信号が出力されて、セットリセット回路４５１からヒドンリフレッシュ制御信号が出力されて、内部行選択制御信号がＨレベルになる。その結果、既述のように所定行のビット線対のリフレッシュが行われる。時間ｔ０において、Ｄフリップフロップ回路４８５ａの出力であるリセットフラグがＨレベルになるため、行選択制御回路４５０のセットリセット回路４５４、４５３からのＲＷモード信号及びＲＷ行選択制御信号がＬレベルに固定されているので、リフレッシュに続いてデータの読み出し又は書き込み動作が開始されることはない。
【００４７】
図１３Ａ及び図１３Ｂはページ#モードでの動作を示すタイムチャートである。このページモードでは、ロジック部８００からの／行選択制御信号は、クロックの複数回の立上り時（同図では時間ｔ０と時間ｔ１）においてＬレベルが維持される。時間ｔ０から時間ｔ１までの期間では、既述の通り、リフレッシュ動作と、読み出すべきデータのビット線対での増幅動作とが行われるが、クロックが立上る時間ｔ１では、行選択制御回路４５０のセットリセット回路４５１は、そのＬＨ端子にセットリセット回路４５２からのＨレベルの行選択フラグを受けているので、Ｈレベルのヒドンリフレッシュ制御信号の再出力が禁止される。従って、このページモードでは、時間ｔ１からのリフレッシュ動作は行われず、前記ビット線対の増幅されたデータがメインビット線ＭＢ１〜ＭＢ４ｋ＋１を経てフリップフロップ回路ＦＦ１〜ＦＦｋから直ちに読み出される。
【００４８】
【発明の効果】
以上説明したように、請求項１ないし請求項３記載の発明の半導体装置によれば、データの読み出し又は書き込みが要求された場合には、先ずリフレッシュ動作を行い、その終了後に続いてデータの読み出し又は書き込みを行う。その際、データの読み出し又は書き込みの開始時に既に行アドレスのデコードを終了させて、その時間分、読み出し又は書き込みサイクルを短縮できる。また、データ読み出し又は書き込み要求時に既にリフレッシュ動作でのリフレッシュアドレスのデコードを終了させることができ、データの読み出し又は書き込み要求時でのクロックの立上りと同時にリフレッシュを開始できて、その時間分、読み出し又は書き込みサイクルを短縮できる。
【００４９】
更に、請求項３記載の発明の半導体装置によれば、データの読み出し又は書き込みが要求されない場合には、オートリフレッシュを行うことができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態の半導体装置のメモリブロック周りの構成を示す図である。
【図２】  同半導体装置の行デコーダ周りのブロック構成を示す図である。
【図３】  同半導体装置に備える行選択制御回路等の回路部のブロック構成を示す図である。
【図４】  同半導体装置に備える行選択制御回路の内部構成を示す図である。
【図５】  同半導体装置に備えるヒューズリセット信号生成回路の内部構成を示す図である。
【図６】  同半導体装置に備える行プリデコーダの内部構成を示す図である。
【図７】  同半導体装置に備える制御回路の内部構成を示す図である。
【図８】  同半導体装置に備える列選択制御回路の内部構成を示す図である。
【図９】  同半導体装置に備える行ヒューズブロックの内部構成を示す図である。
【図１０Ａ】  本実施の形態の半導体装置の読み出し動作時のタイミングチャートの上半部を示す図である。
【図１０Ｂ】  本実施の形態の半導体装置の読み出し動作時のタイミングチャートの下半部を示す図である。
【図１１Ａ】  本実施の形態の半導体装置のダミーサイクル時のタイミングチャートの上半部を示す図である。
【図１１Ｂ】  本実施の形態の半導体装置のダミーサイクル時のタイミングチャートの下半部を示す図である。
【図１２Ａ】  本実施の形態の半導体装置のオートリフレッシュ動作時のタイミングチャートの上半部を示す図である。
【図１２Ｂ】  本実施の形態の半導体装置のオートリフレッシュ動作時のタイミングチャートの下半部を示す図である。
【図１３Ａ】  本実施の形態の半導体装置のページモード時のタイミングチャートの上半部を示す図である。
【図１３Ｂ】  本実施の形態の半導体装置のページモード時のタイミングチャートの下半部を示す図である。
【図１４】  従来のＤＲＡＭの概略構成を示す図である。
【図１５】  従来のＤＲＡＭのオートリフレッシュ動作及び読み出し動作を示すタイミングチャート図である。
【符号の説明】
Ａ０−０〜Ａ７−１      センスアンプブロック
Ｂ０−０〜Ｂ７−１      メモリブロック
Ｃ０−０〜Ｃ７−３      メモリセルアレイ
Ｓ０−０〜Ｓ７−１      センスアンプ群
Ｃ０−０〜Ｃ７−１      プリチャージ群
ＢＬ１〜／ＢＬ４ｋ      ビット線
ＭＢ１〜ＭＢ４ｋ＋１    メインビット線
１００                  メインプリチャージ回路
１１０                  スイッチ回路
ＭＡ１〜ＭＡ４ｋ        メインアンプ
ＬＴ１〜ＬＴ４ｋ        ラッチ回路
ＦＦ１〜ＦＦ４ｋ        フリップフロップ回路
４００                  行プリデコーダ
４５０                  行選択制御回路
５００                  行ヒューズブロック
５５０                  制御回路
６００                  列選択制御回路
８００                  ロジック部
４５１                  セットリセット回路
（リフレッシュ制御信号生成回路、内部オートリフレッシュ制御信号生成回路）
４５４                  セットリセット回路（選択制御回路）
４５５                  セットリセット回路（リフレッシュアドレス更新器）
ＳＥＮＤ                センス起動終了信号
４７５                  アドレス選択回路
４７６                  リフレッシュカウンタ
４７７                  行アドレスラッチ
１- ５２〜２７- ５５８  ヒューズ回路
４９５                  リセット信号生成回路（ヒューズリセット回路）
７５０                  ＡＮＤ回路（センス状態信号生成回路）
９００、９０３          リセット回路
Ｓ                      予備ワード線
【図１】
0004208170.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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