(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に配置され、入射光に応じた電荷を発生し蓄積する受光部と、該受光部に蓄積された電荷を読み出し部に転送する転送部と、前記転送部から送られてきた電荷に応じた信号を発生する前記読み出し部とを有する光電変換素子において、
前記受光部は、第１導電型の空乏化防止層、及び、前記空乏化防止層に接触して且つ前記空乏化防止層の下部に設けられた第２導電型の電荷蓄積層とから構成された埋め込みフォトダイオードであり、
前記埋め込みフォトダイオードの下部における前記半導体基板の不純物濃度は、濃度勾配を有し、前記転送部に隣接した部分で低濃度であり、前記転送部から離れるに従って高濃度となることを特徴とする光電変換素子。
【請求項２】
前記濃度勾配は、段階的に変化することを特徴とする請求項１に記載された光電変換素子。
【請求項３】
請求項１又は請求項２に記載された光電変換素子において、前記読み出し部は、前記電荷を増幅するトランジスタを有することを特徴とする光電変換素子。
【請求項４】
請求項３に記載された光電変換素子において、前記トランジスタは接合型電界効果トランジスタであることを特徴とする光電変換素子。
【請求項５】
請求項１から請求項４のいずれかに記載された光電変換素子を単位画素としてマトリクスに配置し、Ｘ−Ｙアドレス走査回路によって各画素から信号を出力することを特徴とする光電変換装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は光電変換素子に関する。
【０００２】
【従来の技術】
近年、固体撮像素子やラインセンサなど、入射する光を光電変換して映像化したり或いはセンシングする光電変換装置が実用化されている。これらの光電変換装置には、受光部として埋め込みフォトダイオード（以下ＢＰＤとする）を有する光電変換素子を構成として使用するものが盛んに用いられている。
【０００３】
ＢＰＤは、半導体表面に配置された空乏化防止層の下に、光電変換した電荷を蓄積するための拡散層（以下電荷蓄積層とする）を半導体内部に有している。このため、電荷蓄積層が完全空乏化しても半導体表面は空乏化しないので界面順位に起因した暗電流が少ない。また、ＰＮ接合が電荷蓄積層を取り囲んでいるため接合容量が大きく、より多くの電荷を蓄積できる等の利点がある。
【０００４】
固体撮像素子を例にとって、従来のＢＰＤを説明する。図８は、従来の固体撮像素子の単位画素を示す図面であり、（ａ）は平面図、（ｂ）はＤ１−Ｄ１’に沿った断面図、（ｃ）はＤ３−Ｄ３’に沿った断面図、（ｄ）は（ｂ）のＤ２−Ｄ２’に沿ったポテンシャル図である。なお、固体撮像素子は、光電変換素子である単位画素を複数配置させた光電変換装置である。
【０００５】
この固体撮像素子は、入射光に応じて電荷を生成し蓄積するＢＰＤ１０１と、このＢＰＤから受け取った電荷に対応する信号を出力する接合型電界効果トランジスタ（以下ＪＦＥＴとする）１０２と、信号出力後に不要となった電荷をＪＦＥＴ１０２の制御領域（ゲート領域２０３、２０４）から排出するためのリセットドレイン（以下ＲＳＤとする）を有する。なお、この図ではＪＦＥＴ１０２のソースとＲＳＤに接続されるアルミ配線は省略している。
【０００６】
ＢＰＤ１０１は、半導体基板表面から裏面に向かって順に空乏化防止層（表面のＮ型層）２０５、Ｐ型電荷蓄積層２０６、Ｎ型Ｓｉ基板２０１となっている。ＪＦＥＴ１０２は、Ｎ＋型ソース領域２０７、Ｎ型ドレイン領域２０８、表面Ｐ型ゲート領域２０３、深いＰ型ゲート領域２０４、Ｎ型チャネル領域２０９より構成されており、Ｐ型ゲート領域２０３、２０４がＮ型チャネル２０９を上下から挟む構造になっている。
【０００７】
転送電極（以下ＴＧとする）１０３は、ＢＰＤ１０１からＪＦＥＴ１０２のゲート領域２０３、２０４に電荷を転送するためのものであり、ＢＰＤ１０１のＰ型領域２０６とＪＦＥＴ１０２のゲートＰ型領域２０３とがソース・ドレインとなるＰチャネルＭＯＳＦＥＴを構成している。
リセットゲート（以下ＲＳＧとする）１０５は、ＪＦＥＴ１０２のゲート領域２０３、２０４からＲＳＤ１０４に電荷を転送するものであり、ＲＳＤ１０４のＰ領域２０２とＪＦＥＴ１０２のＰ型ゲート領域２０３とがソース・ドレインとなるＰチャネルＭＯＳＦＥＴを構成している。ＲＳＧ１０５にパルス電圧が印可されると、ＲＳＤ１０４とＪＦＥＴ１０２のゲート領域２０３、２０４とは電気的に接続され、ゲート領域２０３、２０４はＲＳＤ１０４の電圧に初期化される。
【０００８】
このような固体撮像素子は、各画素にＢＰＤと増幅素子を有しているので、低ノイズ高感度となる。
なお、ここでは光電変換装置の受光部をＢＰＤにて説明した。しかし、受光部に半導体基板と受光部拡散層からなるフォトダイオードを配置したものも周知である。
【０００９】
【発明が解決しようとする課題】
ところで近年、高感度の素子が様々な分野で求められており、高感度化のために受光部面積を大型化することが提案されている。しかし、受光部面積を大型化するに従って、受光部から読み出し部への電荷転送速度は低下する。そして、さらに大型化させると、規定の読み出し期間内に完全に転送することが出来なくなり、残留した電荷が残像として観測される。
【００１０】
ここで、残像の現象を説明する。図８（ｄ）は、図８（ｂ）のＤ２−Ｄ２’に沿ったポテンシャル図である。ここでは、ＪＦＥＴ１０２のゲート領域２０３、２０４を基準電圧にリセットし、ＴＧ１０３をオンしたとき（ローレベルに設定したとき）のポテンシャルを示す。
この図から分かるように、ＢＰＤ１０１の、トランスファーゲート側及びその反対側においてはＢＰＤは、ポテンシャル勾配を有している。信号電荷は、ポテンシャルの低い方にドリフトによって移動する。従って、ポテンシャルの勾配があれば、信号電荷は容易に（即ち高速に）ポテンシャルの低い方に移動することが可能となる。
【００１１】
しかし、ＢＰＤ１０１の中央部付近ではポテンシャル勾配が無く平らである。よって、この部分に蓄積された信号電荷は、電界によるドリフト成分が無くトランスファーゲート１０３を通ってＪＦＥＴ１０２の制御領域に達するのに比較的に長い時間を要する。従って、規定読み出し期間内に完全転送することが出来ず、ＢＰＤ１０１に信号電荷が残留してしまう。さらに受光部面積が増大すると、読み出し期間を無限に長くしても完全転送ができなくなる。
【００１２】
上記のように、従来の光電変換装置は、画素面積の増大には限界があり、電荷転送の高速度化が望まれていた。
本発明は、このような問題点に鑑みてなされたものであり、大面積受光部でも完全転送が可能となる光電変換素子及び光電変換装置を提供する。
【００１６】
【課題を解決するための手段】
請求項１に記載された発明は、第１導電型の半導体基板上に配置され、入射光に応じた電荷を発生し蓄積する受光部と、該受光部に蓄積された電荷を読み出し部に転送する転送部と、前記転送部から送られてきた電荷に応じた信号を発生する前記読み出し部とを有する光電変換素子において、前記受光部は、第１導電型の空乏化防止層、及び、前記空乏化防止層に接触して且つ前記空乏化防止層の下部に設けられた第２導電型の電荷蓄積層とから構成された埋め込みフォトダイオードであり、前記埋め込みフォトダイオードの下部における前記半導体基板の不純物濃度は、濃度勾配を有し、前記転送部に隣接した部分で低濃度であり、前記転送部から離れるに従って高濃度となることを特徴とする。
【００１８】
この構成により、電荷読み出し時に受光部の端から転送電極に向かって単調減少するポテンシャル勾配が形成されるため、受光部内の電荷は電界ドリフトによって高速かつ完全に転送される。さらに、受光部は埋め込みフォトダイオードを用いているので、暗電流が小さく蓄積用量が大きい。
請求項２に記載された発明は、請求項１に記載された光電変換素子において、前記濃度勾配は、段階的に変化することを特徴とする。このようにすれば、受光部の濃度勾配が容易に得られる。
【００１９】
請求項３に記載された発明は、請求項１又は請求項２に記載された光電変換素子において、前記読み出し部は、前記電荷を増幅するトランジスタを有することを特徴とする。
この構成により、高速動作が可能となるばかりではなく、読み出し部に増幅トランジスタを配置させるので、低ノイズ高感度の光電変換素子を提供することが可能となる。
【００２０】
請求項４に記載された発明は、請求項３に記載された光電変換素子において、前記トランジスタは接合型電界効果トランジスタであることを特徴とする。接合型電界効果トランジスタは、ゲートを半導体で設けるため埋め込みフォトダイオードとの整合性が良い。このため、請求項４の構成ならば製造が容易であり、それに伴い歩留まりが向上する。
【００２１】
また、請求項５に記載された光電変換装置は、請求項１から請求項４のいずれかに記載された光電変換素子を単位画素としてマトリクスに配置し、Ｘ−Ｙアドレス走査回路によって各画素から信号を出力することを特徴とする。上記の光電変換素子をマトリクス状に配置させると、画像信号を生成するイメージセンサなどが得られる。
【００２２】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る光電変換装置の単位画素（光電変換素子）を示す図面であり、（ａ）は平面図、（ｂ）はＡ１−Ａ１’に沿った断面図、（ｃ）はＡ２−Ａ２’に沿った断面図、（ｄ）は（ｂ）のＡ３−Ａ３’に沿ったポテンシャル図である。
【００２３】
この単位画素は、入射光に応じて電荷を生成し蓄積する埋め込みフォトダイオード（ＢＰＤ）１０１と、ＢＰＤ１０１から受け取った電荷に対応する信号を出力する接合型電界効果トランジスタ（以下ＪＦＥＴとする）１０２と、信号出力後に不要となった電荷をＪＦＥＴ１０２の制御領域（ゲート領域２０３、２０４）から排出するためのリセットドレイン（以下ＲＳＤとする）を有する。なお、この図ではＪＦＥＴ１０２のソースコンタクト部１０６とＲＳＤ１０４のコンタクト部１０７に接続されるアルミ配線は省略している。
【００２４】
転送電極（以下ＴＧとする）１０３は、ＢＰＤ１０１に蓄積された電荷をＪＦＥＴ１０２のゲート領域２０３、２０４に転送するためのものであり、ＢＰＤ１０１のＰ型領域２０６とＪＦＥＴ１０２のゲートＰ型領域２０３とがソース・ドレインとなるＰチャネルＭＯＳＦＥＴを構成している。
ＪＦＥＴ１０２は、送られてきた電荷に応じて信号を出力する読み出し部である。不純物濃度５×１０20ｃｍ-3のＮ＋型ソース領域２０７、不純物濃度５×１０18ｃｍ-3のＮ型ドレイン領域２０８、不純物濃度５×１０17ｃｍ-3の表面Ｐ型ゲート領域２０３、不純物濃度５×１０17ｃｍ-3の深いＰ型ゲート領域２０４、不純物濃度１×１０17ｃｍ−３のＮ型チャネル領域２０９より構成されており、電気的に接続された表面Ｐ型ゲート領域２０３と深いＰ型ゲート領域２０４がＮ型チャネル２０９を上下から挟む構造になっている。そして、このゲート領域の電荷に応じて増幅させた信号をＮ+型ソース領域２０７から出力する。
【００２５】
リセットゲート（以下ＲＳＧとする）１０５は、ＪＦＥＴ１０２のゲート領域２０３、２０４からＲＳＤ１０４に電荷を転送するものであり、ＲＳＤ１０４のＰ領域２０２（不純物濃度５×１０17ｃｍ-3）とＪＦＥＴ１０２のＰ型ゲート領域２０３とがソース・ドレインとなるＰチャネルＭＯＳＦＥＴを構成している。ＲＳＧ１０５にパルス電圧が印可されると、ＲＳＤ１０４とＪＦＥＴ１０２のゲート領域２０３、２０４とは電気的に接続され、ゲート領域２０３、２０４はＲＳＤ１０４の電圧に初期化される。
【００２６】
ＢＰＤ１０１は、半導体基板表面から裏面に向かって順に空乏化防止層（表面のＮ型層）２０５、不純物濃度３×１０16ｃｍ-3のＰ型電荷蓄積層２０６、不純物濃度１×１０15ｃｍ-3のＮ型基板２０１となっている。
空乏化防止層は、基板２０１と電気的に接続されている。また、不純物濃度が１×１０17ｃｍ-3、２×１０17ｃｍ-3、３×１０17ｃｍ-3の３つの領域２０５ａ，２０５ｂ，２０５ｃに分かれている。このようにＮ型不純物濃度は２０５ａ＜２０５ｂ＜２０５ｃの順番に段階的濃くなっている。このため、後述するようにＴＧ１０３の方が低くなるようなＰ型電荷蓄積層２０６のポテンシャル勾配が形成されている。このような構造は、イオン注入法に従って同一加速エネルギーで注入量を変えることによって形成される。この時、不純物濃度が濃いほど拡散が深くなる。
【００２７】
図１（ｄ）は、図１（ｂ）のＡ３−Ａ３’に沿ったポテンシャル図である。ここでは、ＪＦＥＴ１０２のゲート領域２０３、２０４を基準電圧にリセットし、ＴＧ１０３をオンしたとき（ローレベルに設定したとき）のポテンシャルを示す。
ＢＰＤ１０１の領域ｃ（図１(ａ)参照）では空乏化防止層２０５ｃの濃度が濃いため、ｂ領域に比べてＰ型電荷蓄積層２０６は空乏化し易い。つまり、空乏化電圧が小さい。領域ｂと領域ａの関係も同様である。そして、空乏化防止層２０５ａ，２０５ｂ，２０５ｃは基板電位に固定されているので、ＢＰＤ１０１が完全空乏化した状態ではＰ型電荷蓄積層２０６の領域ｃの電位（ポテンシャル）は領域ｂよりも高くなる。同様にして領域ｂは領域ａよりも電位（ポテンシャル）が高くなる。換言すれば、受光部の不純物の濃度勾配により、受光部にポテンシャルの勾配を作るのである。
【００２８】
従来の光電変換素子の受光部は、受光部端のフリンジ電界が届かない範囲では均一のポテンシャルを有していた。しかし、本実施形態の光電変換素子は、３つの領域に分けそれぞれの領域でポテンシャルが異なる。このポテンシャルは、転送電極に近づくに従って低くなる。よって、ＢＰＤ１０１が完全空乏化したときでも、それぞれの領域内に電位勾配が生ずるのでＢＰＤ１０１内の電荷がＪＦＥＴ１０２の表面Ｐ型ゲート領域２０３，深いＰ型ゲート領域２０４に高速に転送される。
【００２９】
本実施形態では、ＢＰＤ１０１を３個の領域に分割しているが、Ｐ型電荷蓄積層２０６内に電位勾配が形成されるように、任意の数に分割出来ることは言うまでもない。また、ここでは受光部にＢＰＤを用いたが、これをフォトダイオードとし、表面の拡散領域の濃度を本実施形態におけるＰ型電荷蓄積層と同様に濃度勾配を設けても良い。
【００３０】
光電変換装置においては、この単位画素をマトリクス状に配置し、Ｘ−Ｙアドレス走査回路によって各画素から信号を出力させる。光電変換素子をマトリクスに配置した光電変換装置の駆動走査は、特開平８−２９３５９１に記載された通りである。
次に図面を参照して本発明に係る光電変換素子の製造方法を説明する。図２は、第１の実施形態に係る光電変換素子の各製造工程での受光部断面図である。まず、周知のフォトリソグラフィー法とイオン注入法に従い、不純物濃度が１×１０15ｃｍ-3であるＮ型Ｓｉ基板３０１にＪＦＥＴのドレインとして用いるＮ型拡散領域３０２を形成する。
【００３１】
次に、Ｎ型Ｓｉ基板３０１表面にＳｉ０2膜３０３と、ＴＧとして用いるポリシリコン電極３０４を形成する。そして、少なくともＢＰＤの形成予定領域を開口するようにフォトリソグラフィー法に従ってレジスト３０５によるマスクを形成し、11Ｂ+をイオン注入してＰ型電荷蓄積層３０６を形成する。このとき、ポリシリコン電極３０４はイオン注入のマスクの一部として作用する。同一のマスクで31Ｐ+をイオン注入し、ＢＰＤ１０１の領域ａ（図１(ａ)参照）に相当する不純物濃度の空乏化防止層３０７を形成する。11Ｂ+及び31Ｐ+の加速エネルギーは、空乏化防止層３０７が基板３０１表面に形成され、その下にＰ型電荷蓄積層３０６が形成されるように、11Ｂ+と31Ｐ+の加速エネルギーを調整する。この状態を示したのが図２（ａ）である。
【００３２】
次にレジスト３０５を剥離し、ＢＰＤ１０１の領域ｂ，ｃに相当する部分（図１(ａ)参照）を開口するようにレジスト３０８を形成し、これをマスクとして31Ｐ+をイオン注入し、空乏化防止層３０７ｂを形成する。このとき、領域ａにはイオンが注入されず、領域ａは空乏化防止層３０７ａのままとなる。この状態を示したのが図２（ｂ）である。
【００３３】
次にレジスト３０８を剥離してＢＰＤ１０１の領域ｃに相当する部分を開口するようにレジスト３０９を形成し、これをマスクとして31Ｐ+をイオン注入し、ＢＰＤ１０１の領域ｃに相当する不純物濃度の空乏化防止層３０７ｃを形成する。このとき、領域ａ，ｂにはイオンが注入されず、それぞれの領域は、空乏化防止層３０７ａ，３０７ｂのままとなる。この状態を示したのが図２（ｃ）である。
【００３４】
次にレジスト３０９を剥離し、注入した不純物を電気的に活性化するためのアニールを行い、従来の方法に従ってＢＰＤ以外の部分を形成することにより、光電変換素子が得られる。
図７は、第１の実施形態の光電変換素子と従来の光電変換素子の残像特性を表したグラフである。
【００３５】
横軸は正方形の受光部（ＢＰＤ）の１辺の長さ、縦軸は、光が当たっているときの出力を１として規格化した残像の度合いを示している。尚、残像は、信号電荷が受光部から完全には転送されず残留することによって生ずる。
従来構造のＢＰＤを採用した光電変換素子は１５μｍ□から残像が認められるのに対して、ＢＰＤに３段ポテンシャル段差を付けた本発明の光電変換素子は３０μｍ□でも残像は測定限界以下であった。
【００３６】
このように受光部に電位勾配が形成されると、ＢＰＤ１０１内の電荷が速やかにＪＦＥＴ１０２に転送される。従って、高速動作も可能となる。
（第２の実施形態）
図３は、本発明の第２の実施形態に係る光電変換装置の単位画素（光電変換素子）を示す図面であり、（ａ）は平面図、（ｂ）はＢ１−Ｂ１’に沿った断面図、（ｃ）はＢ２−Ｂ２’に沿った断面図、（ｄ）は（ｂ）のＢ３−Ｂ３’に沿ったポテンシャル図である。
【００３７】
第１の実施形態と異なる点は、ＢＰＤ１０１において濃度勾配の形成される部分が異なる点にある。その他は第１の実施形態と同じなので説明を省略する。
ＢＰＤ１０１は、半導体基板表面から裏面に向かって順に、不純物濃度が１×１０17ｃｍ-3の空乏化防止層（表面のＮ型層）２０５、不純物濃度が３×１０16ｃｍ-3のＰ型電荷蓄積層２０６、Ｎ型基板２０１となっている。空乏化防止層は、基板２０１と電気的に接続されている。
【００３８】
また、Ｐ型電荷蓄積層２０６下のＮ型基板の濃度は、不純物濃度が１×１０15ｃｍ-3、２×１０15ｃｍ-3、６×１０15ｃｍ-3である３つの領域２０１ａ，２０１ｂ，２０１ｃに分かれている。このように、Ｎ型不純物濃度は２０１ａ＜２０１ｂ＜２０１ｃの順番に段階的濃くなっている。このため、ＴＧ１０３の方が低くなるようなポテンシャル勾配が形成されている。
【００３９】
図３（ｄ）は、図３（ｂ）のＢ３−Ｂ３’に沿ったポテンシャル図である。ここでは、ＪＦＥＴ１０２のゲート領域２０３、２０４を基準電圧にリセットし、ＴＧ１０３をオンしたとき（ローレベルに設定したとき）のポテンシャルを示す。
Ｐ型電荷蓄積層２０６下の領域ｃ（図３(ａ)参照）では、不純物濃度が濃いため領域ｂに比べてＰ型電荷蓄積層２０６は空乏化し易い。つまり、空乏化電圧が小さい。領域ｂと領域ａの関係も同様である。そして、空乏化防止層２０５は基板電位に固定されているので、ＢＰＤ１０１が完全空乏化した状態ではＰ型電荷蓄積層２０６の領域ｃの電位（ポテンシャル）は領域ｂよりも高くなる。同様にして領域ｂは領域ａよりも電位（ポテンシャル）が高くなる。換言すれば、受光部の不純物の濃度勾配により、受光部にはポテンシャルの勾配が作られるのである。よって、ＢＰＤ１０１が完全空乏化したときに、それぞれの領域内に電位勾配が生ずるのでＢＰＤ１０１内の電荷がＪＦＥＴ１０２の表面Ｐ型ゲート領域２０３，深いＰ型ゲート領域２０４に高速に転送される。
【００４０】
次に図面を参照して本光電変換素子の製造方法を説明する。図４は、第２の実施形態に係る光電変換素子の各製造工程での受光部断面図である。まず、周知のフォトリソグラフィー法とイオン注入法に従い、Ｎ型Ｓｉ基板３０１にＪＦＥＴのドレインとして用いるＮ型拡散領域３０２を形成する。
次に、Ｎ型Ｓｉ基板３０１表面にＳｉ０2膜３０３と、ＴＧとして用いるポリシリコン電極３０４を形成する。そして、少なくともＢＰＤの形成予定領域を開口するようにフォトリソグラフィー法に従ってレジスト３０５によるマスクを形成し、11Ｂ+をイオン注入してＰ型電荷蓄積層３０６を形成する。このとき、ポリシリコン電極３０４はイオン注入のマスクの一部として作用する。次いで、同一のマスクで31Ｐ+をイオン注入し、空乏化防止層３０７を形成する。11Ｂ+及び31Ｐ＋の加速エネルギーは、空乏化防止層３０７が基板３０１表面に形成され、その下にＰ型電荷蓄積層３０６が形成されるように、11Ｂ+と31Ｐ+の加速エネルギーを調整する。この状態を示したのが図４（ａ）である。
【００４１】
次にレジスト３０５を剥離し、ＢＰＤ１０１の領域ｂ，ｃに相当する部分（図３(ａ)参照）を開口するようにレジスト３０８を形成し、これをマスクとして31Ｐ+をイオン注入する。そして、ＢＰＤ１０１の領域ｂに相当する基板３０１ｂのＮ型不純物濃度がａの領域より高くなるように調整する。このとき、領域ａにはイオンが注入されず、３０１ａの領域は、元々の基板３０１の濃度のままとなる。この状態を示したのが図４（ｂ）である。
【００４２】
次にレジスト３０８を剥離してＢＰＤ１０１の領域ｃに相当する部分を開口するようにレジスト３０９を形成し、これをマスクとして31Ｐ+をイオン注入する。そして、ＢＰＤ１０１の領域ｃに相当する基板３０１ｃのＮ型不純物濃度がｂの領域より高くなるように調整する。このとき、領域ａ，ｂにはイオンが注入されず、３０１ａ，３０１ｂの領域の濃度は変化が無い。この状態を示したのが図４（ｃ）である。
【００４３】
次にレジスト３０９を剥離し、注入した不純物を電気的に活性化するためのアニールを行い、従来の方法に従ってＢＰＤ以外の部分を形成することにより、本実施形態の光電変換素子が得られる。
（第３の実施形態）
図５は、本発明による第３の実施形態に係る光電変換装置の単位画素（光電変換素子）を示す図面であり、（ａ）は平面図、（ｂ）はＣ１−Ｃ１’に沿った断面図、（ｃ）はＣ２−Ｃ２’に沿った断面図、（ｄ）は（ｂ）のＣ３−Ｃ３’に沿ったポテンシャル図である。第１、第２の実施形態と異なる点は、ＢＰＤ１０１において濃度勾配の形成される部分が異なる点にある。
【００４４】
ＢＰＤ１０１は、半導体基板表面から裏面に向かって順に、不純物濃度１×１０17ｃｍ-3の空乏化防止層（表面のＮ型層）２０５、Ｐ型電荷蓄積層２０６、不純物濃度１×１０15ｃｍ-3のＮ型基板２０１となっている。空乏化防止層は、基板２０１と電気的に接続されている。
また、Ｐ型電荷蓄積層２０６は、不純物濃度が３×１０16ｃｍ-3、２×１０16ｃｍ-3、１×１０16ｃｍ-3の３つの領域２０６ａ，２０６ｂ，２０６ｃに分かれている。このようにＰ型不純物濃度は２０６ａ＞２０６ｂ＞２０６ｃの順番に段階的濃くなっている。このため、ＴＧ１０３の方が低くなるようなポテンシャル勾配が形成されている。
【００４５】
図５（ｄ）は、図５（ｂ）のＣ３−Ｃ３’に沿ったポテンシャル図である。ここでも、ＪＦＥＴ１０２のゲート領域２０３、２０４を基準電圧にリセットし、ＴＧ１０３をオンしたときのポテンシャルを示す。
ＢＰＤ１０１の領域ｃ（図５(ａ)参照）では、不純物濃度が濃いため領域ｂに比べてＰ型電荷蓄積層２０６は空乏化し易い。つまり、空乏化電圧が小さい。領域ｂと領域ａの関係も同様である。そして、空乏化防止層２０５は基板電位に固定されているので、ＢＰＤ１０１が完全空乏化した状態ではＰ型電荷蓄積層２０６の領域ｃの電位（ポテンシャル）は領域ｂよりも高くなる。同様にして領域ｂは領域ａよりも電位（ポテンシャル）が高くなる。換言すれば、受光部の不純物の濃度勾配により、受光部にはポテンシャルの勾配が作られるのである。よって、ＢＰＤ１０１が完全空乏化したときに、それぞれの領域内に電位勾配が生ずるのでＢＰＤ１０１内の電荷がＪＦＥＴ１０２の表面Ｐ型ゲート領域２０３，深いＰ型ゲート領域２０４に高速に転送される。
【００４６】
次に図面を参照して本光電変換素子の製造方法を説明する。図６は、第３の実施形態に係る光電変換素子の各製造工程での受光部断面図である。まず、周知のフォトリソグラフィー法とイオン注入法に従い、Ｎ型Ｓｉ基板３０１にＪＦＥＴのドレインとして用いるＮ型拡散領域３０２を形成する。
次に、Ｎ型Ｓｉ基板３０１表面にＳｉ０2膜３０３と、ＴＧとして用いるポリシリコン電極３０４を形成する。そして、少なくともＢＰＤの形成予定領域を開口するようにフォトリソグラフィー法に従ってレジスト３０５によるマスクを形成し、11Ｂ+をイオン注入してＰ型電荷蓄積層３０６を形成する。このとき、ポリシリコン電極３０４はイオン注入のマスクの一部として作用する。次いで、同一のマスクで31Ｐ+をイオン注入し、空乏化防止層３０７を形成する。11Ｂ+及び31Ｐ+の加速エネルギーは、空乏化防止層３０７が基板３０１表面に形成され、その下にＰ型電荷蓄積層３０６が形成されるように、11Ｂ+と31Ｐ+の加速エネルギーを調整する。この状態を示したのが図６（ａ）である。
【００４７】
次にレジスト３０５を剥離し、ＢＰＤ１０１の領域ａ，ｂに相当する部分（図５(ａ)参照）を開口するようにレジスト３１０を形成し、これをマスクとして１１Ｂ＋をイオン注入し、Ｐ型電荷蓄積層３０６ｂを形成する。このとき、領域ｃにはイオンが注入されず、領域ｃはＰ型電荷蓄積層３０６ｃのままとなる。この状態を示したのが図６（ｂ）である。
【００４８】
次にレジスト３１０を剥離してＢＰＤ１０１の領域ｃに相当する部分を開口するようにレジスト３１１を形成し、これをマスクとして11Ｂ+をイオン注入し、ＢＰＤ１０１の領域ａに相当する不純物濃度のＰ型電荷蓄積層３０６ａを形成する。このとき、領域ｂ、ｃにはイオンが注入されず、それぞれの領域は、Ｐ型電荷蓄積層３０６ｂ，３０６ｃのままとなる。この状態を示したのが図６（ｃ）である。
【００４９】
次にレジスト３１１を剥離し、注入した不純物を電気的に活性化するためのアニールを行い、従来の方法に従ってＢＰＤ以外の部分を形成することにより、本実施形態の光電変換素子が得られる。
【００５０】
【発明の効果】
以上、詳述したように、本発明の光電変換素子は、転送部の方が低くなるように受光部にポテンシャルの勾配を配置させたので、受光部から読み出し部への信号電荷が短時間で完全に転送される。よって、本発明の光電変換素子及びこれを用いた光電変換装置は、高速動作が可能であり、また、受光部サイズを大きくしても残像が発生しないという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る光電変換装置の単位画素（光電変換素子）を示す図面であり、（ａ）は平面図、（ｂ）はＡ１−Ａ１’に沿った断面図、（ｃ）はＡ２−Ａ２’に沿った断面図、（ｄ）は（ｂ）のＡ３−Ａ３’に沿ったポテンシャル図である。
【図２】第１の実施形態に係る光電変換素子の各製造工程での受光部断面図である。
【図３】本発明の第２の実施形態に係る光電変換装置の単位画素（光電変換素子）を示す図面であり、（ａ）は平面図、（ｂ）はＢ１−Ｂ１’に沿った断面図、（ｃ）はＢ２−Ｂ２’に沿った断面図、（ｄ）は（ｂ）のＢ３−Ｂ３’に沿ったポテンシャル図である。
【図４】第２の実施形態に係る光電変換素子の各製造工程での受光部断面図である。
【図５】本発明による第３の実施形態に係る光電変換装置の単位画素（光電変換素子）を示す図面であり、（ａ）は平面図、（ｂ）はＣ１−Ｃ１’に沿った断面図、（ｃ）はＣ２−Ｃ２’に沿った断面図、（ｄ）は（ｂ）のＣ３−Ｃ３’に沿ったポテンシャル図である。
【図６】第３の実施形態に係る光電変換素子の各製造工程での受光部断面図である。
【図７】第１の実施形態の光電変換素子と従来の光電変換素子の残像特性を表したグラフである。
【図８】従来の固体撮像素子の単位画素を示す図面であり、（ａ）は平面図、（ｂ）はＤ１−Ｄ１’に沿った断面図、（ｃ）はＤ３−Ｄ３’に沿った断面図、（ｄ）は（ｂ）のＤ２−Ｄ２’に沿ったポテンシャル図である。
【符号の説明】
１０１・・・埋め込みフォトダイオード
１０２・・・ＪＦＥＴ
１０３・・・転送電極
１０４・・・リセットドレイン
１０５・・・リセットゲート
１０６，１０７・・・コンタクト部
２０１，３０１・・・Ｎ型Ｓｉ基板
２０３、２０４・・・ゲート領域
２０５，３０７・・・空乏化防止層
２０６，３０６・・・Ｐ型電荷蓄積層
２０７・・・Ｎ＋型ソース領域
２０８，３０２・・・Ｎ型ドレイン領域
２０９・・・Ｎ型チャネル
３０３・・・シリコン酸化膜
３０４・・・ポリシリコン電極
３０５，３０８，３０９，３１０，３１１・・・フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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