(57)【特許請求の範囲】
【請求項１】
ブースト回路であって、
出力と、
上記出力をプリチャージレベルまでプリチャージするのに適合した、上記出力に接続されている第１のプリチャージ回路と、
上記出力に接続されている第１の端子、及び第２の端子を有する第１のキャパシタと、
上記第１のキャパシタの第２の端子に接続され、上記第１のキャパシタの第２の端子を第１の電圧源に接続する第１の状態、上記第１のキャパシタの第２の端子を第２の電圧源に接続する第２の状態、及び上記第１のキャパシタの第２の端子を浮動にする第３の状態を限定する第１のブースト回路と、
第１の端子と第２の端子を有する第２のキャパシタと、
上記第２のキャパシタの上記第１の端子に接続された第２のブースト回路と、
を備え、
時間遅延が、上記第１のブースト回路の第１のブースティング動作の第１の開始と、上記第２のブースト回路の第２のブースティング動作の第２の開始とを分離しており、
上記第１のブースト回路は、上記第１のブースティング動作が上記出力を上記第１のプリチャージレベルから第１の電圧レベルへブーストするように動作可能であり、上記第２のブースト回路は、上記第２のブースティング動作が上記出力を上記第１の電圧レベルから、上記第１の電圧レベルより大きな第２の電圧レベルへブーストするように動作可能であり、
上記第１のブースト回路は、上記第１のブースト回路を上記出力から分離するように、上記第２のブースティング動作の開始時に上記第３状態にスイッチするように動作可能であり、且つ、
上記第２のキャパシタの第２の端子は上記出力に接続されていることを特徴とするブースト回路。
【請求項２】
上記第１の電圧源及び上記第２の電圧源の一方が接地されていることを特徴とする請求項１に記載のブースト回路。
【請求項３】
上記第１のプリチャージ回路は、
少なくとも、上記出力に接続されている第１のスイッチング端子、及び上記第１の電圧源及び上記第２の電圧源の一方に接続される第２のスイッチング端子を有するスイッチング回路
を含むことを特徴とする請求項１に記載のブースト回路。
【請求項４】
上記第１のキャパシタの第１の端子は、第１の信号及び第２の信号の少なくとも一方に応答して上記第１の状態、第２の状態、及び第３の状態の間でスイッチすることを特徴とする請求項１に記載のブースト回路。
【請求項５】
上記第１のキャパシタの第１の端子は、上記第１の信号及び第２の信号の両方に応答して上記第１の状態へスイッチすることを特徴とする請求項４に記載のブースト回路。
【請求項６】
上記第１のキャパシタの第１の端子は、上記第１の信号に応答して上記第２の状態へスイッチすることを特徴とする請求項４に記載のブースト回路。
【請求項７】
上記第１のキャパシタの第１の端子は、上記第１の信号及び第２の信号の両方に応答して上記第３の状態へスイッチすることを特徴とする請求項４に記載のブースト回路。
【請求項８】
更に、基板を有し、上記ブースト回路は上記基板上に設けられていることを特徴とする請求項１に記載のブースト回路。
【請求項９】
集積回路デバイスであって、
基板と、
上記基板上にある、メモリセルを有するメモリアレイと、
上記メモリアレイにあるメモリセルに接続された複数のワードラインと、
請求項１乃至７の何れかに記載されたブースト回路と、
を有し、
前記ブースト回路は、上記基板上に設けられ、且つ、上記出力は、複数のワードラインドライバーの１つ以上に接続可能であることを特徴とする集積回路デバイス。
【請求項１０】
ブースト回路のエネルギー消費を減少する方法であって、
上記ブースト回路は、
第１の端子と、出力に接続された第２の端子を有する第１のキャパシタと、
上記第１のキャパシタの上記第１の端子に接続され、第１の状態、第２の状態、及び第３の状態を規定する第１のブースト回路とを有し、
上記第１の状態において、上記第１のキャパシタの第１の端子は第１の電源に接続され、上記第２の状態において、上記第１のキャパシタの第１の端子は第２の電源に接続され、且つ、上記第３の状態において、上記第１のキャパシタの第１の端子は浮動であり、且つ
第１の端子と、上記出力に接続された第２の端子を有する第２のキャパシタと、
上記第２のキャパシタの第１の端子に接続された第２のブースト回路とを有し、
上記方法は、
上記出力をプリチャージレベルにプリチャージするステップと、
上記第１のブースト回路の第１のブースティング動作の第１の開始と、上記第２のブースト回路の第２のブースティング動作の第２の開始を分ける時間遅延を与えるステップと、
上記プリチャージレベルから第１の電圧レベルへ上記出力をブーストするために、上記第１のブースト回路の第１のブースティング動作を行うステップと、
上記第１の電圧レベルから、上記第１の電圧レベルより大きな第２の電圧レベルへ上記出力をブーストするために、上記第２のブースト回路の第２のブースティング動作を行うステップと、
上記第１のブースト回路を上記出力から分離するように、上記第２のブースティング動作の開始時に、上記第１のブースト回路を上記第３の状態にスイッチングするステップと、
を有する方法。
【請求項１１】
上記第１のプリチャージ回路は、更に
出力ノードを有する、上記出力に接続されたスイッチ回路と、
上記出力ノードに接続されたゲート、上記出力に接続された第１の端子、及び電圧源、電流源、接地の一つに接続された第２の端子を有するトランジスタと、
を有することを特徴とする請求項１に記載のブースト回路。
【請求項１２】
上記スイッチ回路は、
ゲート、第１の端子、及び上記スイッチ回路の出力ノードに接続されている第２の端子を有するｐチャンネルトランジスタと、
上記ｐチャンネルトランジスタのゲートに接続されているゲート、第１の端子、及び上記スイッチ回路の出力ノードに接続されている第２の端子を有するｎチャンネルトランジスタと、
を含むことを特徴とする請求項１１に記載のブースト回路。
【請求項１３】
上記ｐチャンネルトランジスタの第１の端子は、上記出力に接続されていることを特徴とする請求項１２に記載のブースト回路。
【請求項１４】
上記スイッチ回路は、
ゲート、第１の端子、及び上記スイッチ回路の出力ノードに接続されている第２の端子を有するｎチャンネルトランジスタと、
上記ｎチャンネルトランジスタのゲートに接続されているゲート、第１の端子、及び上記スイッチ回路の出力ノードに接続されている第２の端子を有するｐチャンネルトランジスタと、
を含むことを特徴とする請求項１１に記載のブースト回路。
【請求項１５】
上記ｐチャンネルトランジスタは、ゲート、上記ｐチャンネルトランジスタの上記第２の端子に接続されている第１の端子、及び上記スイッチ回路の上記出力ノードに接続されている第２の端子を有するパストランジスタを通して上記スイッチ回路の出力ノードに接続されていることを特徴とする請求項１４に記載のブースト回路。
【請求項１６】
上記ｎチャンネルトランジスタの第１の端子は、上記出力に接続されていることを特徴とする請求項１４に記載のブースト電回路。
【請求項１７】
更に、上記第１のブースト回路に接続された第１の端子と、上記出力に接続された第２の端子を有するダイオードを有することを特徴とする請求項１に記載のブースト回路。
【請求項１８】
更に、上記ダイオードの第１の端子に接続され、上記ダイオードの第１の端子を電圧源、電流源、及び接地の１つに接続する第１のモード、及び上記ダイオードの第１の端子を第２の浮動電圧にする第２のモードを有する第２のプリチャージ回路を有することを特徴とする請求項１７に記載のブースト回路。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は、電圧ブースト回路の分野に関する。詳述すれば、本発明は、オフチップ電圧源の範囲外のオンチップ電圧を発生するワードラインブースト回路を使用する集積回路に関する。
【０００２】
（従来の技術）
エレクトロニクス産業は、標準電源電圧をより低く限定し続けてきた。電源電圧を５Ｖ、３Ｖ、及び1.8Ｖのように低下させると、これらのオフチップ源電圧が低いにも拘わらず、近代回路に十分に高いオンチップ電圧を発生させる必要性が増加する。フラッシュメモリは、低オフチップ源電圧を、フラッシュメモリセルへアクセスするための十分に高いオンチップ電圧へより効率的にブーストすることを歓迎する応用の例である。従って、必要とされるものは、より高いブースティング効率を有するワードラインブースト回路である。
【０００３】
（発明の概要）
ブースティング効率を高めた改良されたワードラインブースト回路を開示する。この改良されたワードラインブースト回路は、ワードラインドライバから給電されるワードラインを有するメモリアレイを含む集積回路内に実現することができる。ブースティング効率は、ワードラインブースト回路の出力電圧を最初にブーストする第１の回路の一部を浮動にすることによって高められる。第１の回路の浮動部分は、第１の回路を分離するためのダイオードの必要性を排除し、ワードラインブースト回路の出力電圧を更にブーストする第２の回路に対する負荷を減少させるので、効率が高められる。
【０００４】
ブースト回路は、出力と、上記出力に接続されているプリチャージ回路と、第１の端子が上記出力に接続されている第１のキャパシタと、上記第１のキャパシタの第２の端子に接続されている第１の回路と、第２のキャパシタと、上記第２のキャパシタを通して上記出力に接続されている第２の回路とを含む。第１のキャパシタの第２の端子は、浮動状態にすることも、第１の源電圧にセットすることも、または第２の源電圧にセットすることもできる。第１の回路によって遂行される第１のブースト動作の開始と、第２の回路によって遂行される第２のブースト動作の開始との間には時間遅延が存在している。
【０００５】
若干の実施の形態では、第１の源電圧及び第２の源電圧の一方は接地され、プリチャージ回路は第１の電圧源及び第２の電圧源の出力に接続されるスイッチング回路を有し、そして第１のキャパシタの第２の端子は、第１の信号及び第２の信号の一方または両方に応答して、i）浮動状態、ii）第１の源電圧にセット、及びiii）第２の源電圧にセットの間で切り替わる。
【０００６】
さらなる実施の形態では、ワードラインブースト回路は、基板を有する集積回路デバイスの一部である。更に別の実施の形態では、ワードラインブースト回路は基板、メモリアレイ、及びワードラインを有する集積回路メモリデバイスの一部である。
【０００７】
上述したワードラインブースト回路のブースティング効率を高めるための、ブースト回路のエネルギ消費を減少させる方法は、出力をプリチャージ電圧までプリチャージするステップと、出力に接続されている第１の結合回路を用いて出力を第１の電圧に変化させるステップと、第１の結合回路の一部を浮動にするステップと、出力に接続されている第２の結合回路を用いて出力を第２の電圧に変化させるステップとを含む。
【０００８】
若干の実施の形態では、上述したワードラインブースト回路のブースティング効率を高めるための、ブースト回路のエネルギ消費を減少させる方法は、第１の回路を用いて出力をプリチャージ電圧から第１の電圧へ変化させるステップと、第１の回路内のノードを浮動電圧にセットするステップと、ノードが浮動でない場合よりも低いエネルギ消費で出力を第１の電圧から第２の電圧へ変化させるステップとを含む。
【０００９】
（実施の形態）
図１に、ワードラインブースト回路１００は、第１のプリチャージ回路２００、第１のブースト回路３００、第２のプリチャージ回路３３８、ダイオード３７０、第２のブースト回路４００、及び出力１５０を含んでいる。第１のプリチャージ回路２００及び第２のプリチャージ回路３３８は各々、ノードを開始電圧から別の電圧まで充電するノード充電回路として動作する。
【００１０】
図２は、第１のプリチャージ回路２００の回路図である。第１のプリチャージ回路２００は、ＮＯＲゲート２１０、第１のトランジスタ２２０、第２のトランジスタ２３０、第３のトランジスタ２４０、及びスイッチングトランジスタ２５０を含んでいる。スイッチ回路２２２は、第１のトランジスタ２２０、及び第３のトランジスタ２４０を含む。ＮＯＲゲート２１０は、第１の信号２０６を受ける第１の入力端子２０２と、第２の信号２０８を受ける第２の入力端子２０４と、ノード２１５に接続されている出力とを有している。第１のトランジスタ２２０はｎチャンネルトランジスタであり、ノード２１５に接続されているゲートと、接地２２５に接続されているソースと、ドレインとを有している。第２のトランジスタ２３０はｎチャンネルトランジスタであり、ゲートは電圧源２３５に接続され、ソースは第１のトランジスタ２２０のドレインに接続され、そしてドレインはノード２３８に接続されている。ノード２３８はスイッチ回路２２２の出力ノードである。第３のトランジスタ２４０はｐチャンネルトランジスタであり、ゲートはノード２１５に接続され、ソースは出力１５０に接続され、そしてドレインはノード２３８に接続されている。スイッチングトランジスタ２５０はｐチャンネルトランジスタであり、ゲートはノード２３８に接続され、ソースは出力１５０に接続され、そしてドレインは電圧源２３５に接続されている。第１のプリチャージ回路２００は、出力１５０を電圧源２３５の電圧まで充電する。次いで、第１のプリチャージ回路２００は出力１５０を浮動にする。
【００１１】
図３は、第１のブースト回路３００，ダイオード３７０、及び第２のプリチャージ回路３３８を回路図で示している。第１のブースト回路３００は、第１のインバータ３１０、第２のインバータ３１５、第３のインバータ３２０、第４のインバータ３２５、及び第１のキャパシタ３３０を含んでいる。第２のプリチャージ回路３３８は、第４のトランジスタ３５０、第５のトランジスタ３５５、第６のトランジスタ３６０、及び第７のトランジスタ３６５を含む。第２のプリチャージ回路３３８は、ノード３３５を電圧源２３５の電圧まで充電する。次いで、第２のプリチャージ回路３３８はノード３３５を浮動にする。
【００１２】
第１のインバータ３１０の入力は、第１の信号２０６を受けている。第１のインバータ３１０、第２のインバータ３１５、第３のインバータ３２０、及び第４のインバータ３２５は直列に接続されている。第１のキャパシタ３３０の第１の端子は第４のインバータ３２５の出力に接続され、第２の端子はノード３３５に接続されている。第５のインバータ３４０の入力は第１の信号２０６を受け、その出力はノード３４５に接続されている。第４のトランジスタ３５０はｎチャンネルトランジスタであり、ノード３４５に接続されているゲートと、接地２２５に接続されているソースと、ドレインとを有している。第５のトランジスタ３５５はｎチャンネルトランジスタであり、ゲートは電圧源２３５に接続され、ソースは第４のトランジスタ２５０のドレインに接続され、そしてドレインはノード３５８に接続されている。第６のトランジスタ３６０はｐチャンネルトランジスタであり、ゲートはノード３４５に接続され、ソースはノード３３５に接続され、そしてドレインはノード３５８に接続されている。第７のトランジスタ３６５はｐチャンネルトランジスタであり、ゲートはノード３５８に接続され、ソースはノード３３５に接続され、そしてドレインは電圧源２３５に接続されている。ダイオード３７０の第１の端子はノード３３５に接続され、第２の端子は出力１５０に接続されている。
【００１３】
図４に、第２のブースト回路４００の回路図を示す。第２のブースト回路４００は、第６のインバータ４１０、第７のインバータ４２０、第８のインバータ４３０、第９のインバータ４４０、及び第２のキャパシタ４５０を含んでいる。第１のインバータ４１０の入力は、第２の信号２０８を受けている。第６のインバータ４１０、第７のインバータ４２０、第８のインバータ４３０、及び第９のインバータ４４０は直列に接続されている。第２のキャパシタ４５０の第１の端子は第９のインバータ４４０の出力に接続され、第２の端子は出力ノード１５０に接続されている。
【００１４】
ワードラインブースト回路１００が動作すると、第１のプリチャージ回路２００及び第２のプリチャージ回路３３８がダイオード３７０の両端子をプリチャージする。第１のプリチャージ回路２００及び第２のプリチャージ回路３３８はダイオード３７０の両端子を浮動にする。第１のブースト回路３００がダイオード３７０の第１の端子をブーストする。第２のブースト回路４００がダイオード３７０の第２の端子、即ち出力１５０をブーストする。
【００１５】
図５に、ワードラインブースト回路５００を示す。ワードラインブースト回路５００は、プリチャージ回路６００、第１のブースト回路７００、第２のブースト回路９００、及び出力５５０を含んでいる。
【００１６】
図６はプリチャージ回路６００の回路図である。厚いゲート酸化物を有するトランジスタのゲートは矩形で表されている。厚いゲート酸化物デバイス及び薄いゲート酸化物デバイスの酸化物の厚みは、0.4ミクロン技術の場合、それぞれ180Å 及び100Åである。プリチャージ回路６００は、第１のＮＯＲゲート６１０、第１のトランジスタ６２０、第２のトランジスタ６３０、第３のトランジスタ６４０、及びスイッチングトランジスタ６５０を含んでいる。第１のＮＯＲゲート６１０は、第１の信号６０６を受ける第１の入力端子６０２と、第２の信号６０８を受ける第２の入力端子６０４と、ノード６１５に接続されている出力とを有している。第１のトランジスタ６２０は厚いゲート酸化物を有するｎチャンネルトランジスタであり、ノード６１５に接続されているゲートと、接地６２５に接続されているソースと、ドレインとを有している。第２のトランジスタ６３０は厚いゲート酸化物を有するｎチャンネルトランジスタであり、ゲートは電圧源６３５に接続され、ソースは第１のトランジスタ６２０のドレインに接続され、そしてドレインはノード６３８に接続されている。第３のトランジスタ６４０は厚いゲート酸化物を有するｐチャンネルトランジスタであり、ゲートはノード６１５に接続され、ソースは出力５５０に接続され、そしてドレインはノード６３８に接続されている。スイッチングトランジスタ２５０は厚いゲート酸化物を有するｐチャンネルトランジスタであり、ゲートはノード６３８に接続され、ソースは出力５５０に接続され、そしてドレインは電圧源６３５に接続されている。
【００１７】
図７は第１のブースト回路７００の回路図である。厚いゲート酸化物を有するトランジスタのゲートは矩形で表されている。第１のブースト回路７００は、第１の枝路７１０、第４のトランジスタ７２０、第５のトランジスタ７３０、第１のキャパシタ７４０、及び第２の枝路８００を含んでいる。第１の枝路７１０は、第２のＮＯＲゲート７５０、第１のインバータ７６０、第２のインバータ７７０を含む。第２の枝路８００は、第３のインバータ８１０、第１のＮＡＮＤゲート８２０、第６のトランジスタ８３０、第７のトランジスタ８４０、第８のトランジスタ８５０、第４のインバータ８６０、第５のインバータ８７０、第６のインバータ８８０、及び第９のトランジスタ８９０を含む。
【００１８】
第２のＮＯＲゲート７５０は、第１の信号６０６を受ける第１の入力端子７５２と、第２の信号６０８を受ける第２の入力端子７５４とを有している。第２のＮＯＲゲート７５０の出力は、第１のインバータ７６０の入力に接続されている。第１のインバータ７６０の出力は、第２のインバータ７７０の入力に接続されている。第４のトランジスタ７２０は厚いゲート酸化物を有するｎチャンネルトランジスタであり、ゲートは第２のインバータ７７０の出力に接続され、ソースは接地６２５に接続され、ドレインはノード７２５に接続されている。第５のトランジスタ７３０は厚いゲート酸化物を有するｎチャンネルトランジスタであり、ゲートはノード７３５に接続され、ソースはノード７２５に接続され、ドレインは電圧源６３５に接続されている。第１のキャパシタ７４０の第１の端子はノード７２５に接続され、第２の端子は出力５５０に接続されている。第３のインバータ８１０は、第２の信号６０８を受ける入力を有している。ＮＡＮＤゲート８２０の第１の入力端子８２２は第１の信号６０６を受け、第２の入力端子８２４は第３のインバータ８１０の出力に接続され、出力はノード８２５に接続されている。第６のトランジスタ８３０は厚いゲート酸化物を有するｎチャンネルトランジスタであり、ゲートはノード８２５に接続され、ソースは接地６２５に接続され、ドレインはノード７３５に接続されている。第７のトランジスタ８４０は厚いゲート酸化物を有するｐチャンネルトランジスタであり、ゲートはノード８２５に接続され、ドレインはノード７３５に接続され、ソースはノード８４５に接続されている。第８のトランジスタ８５０は厚いゲート酸化物を有し、ダイオード接続されているｎチャンネルトランジスタであり、アノードは電圧源６３５に接続され、カソードはノード８４５に接続されている。第４のインバータ８６０の入力は、ノード８２５に接続されている。第５のインバータ８７０の入力は、第４のインバータ８６０の出力に接続されている。第６のインバータ８８０の入力は、第５のインバータ８７０の出力に接続されている。第９のトランジスタ８９０は厚いゲート酸化物を有し、キャパシタ接続されたｎチャンネルトランジスタであり、第１の端子は第６のインバータ８８０の出力に接続され、第２の端子はノード８４５に接続されている。
【００１９】
図８に、第２のブースト回路９００を回路図で示してある。第２のブースト回路９００は、第７のインバータ９１０、第８のインバータ９２０、第９のインバータ９３０、第１０のインバータ９４０、及び第２のキャパシタ９５０を含んでいる。第７のインバータの入力は、第２の信号６０８を受ける。第７のインバータ９１０、第８のインバータ９２０、第９のインバータ９３０、及び第１０のインバータ９４０は直列に接続されている。第２のキャパシタ９５０の第１の端子は第１０のインバータ９４０の出力に接続され、第２の端子は出力５５０に接続されている。
【００２０】
図９は、第１の信号６０６及び第２の信号６０８の電圧対時間を示すタイミング図である。第１の信号６０６が低レベル６０９から高レベル６１１に移行する立上がりエッジ６１０が第１のブースト動作の開始をトリガし、第２の信号６０８が低レベル６１２から高レベル６１４に移行する立上がりエッジ６１３が第２のブースト動作の開始をトリガする。
【００２１】
図１０は、出力１５０によって供給される出力信号１０００、及び出力５５０によって供給される改善された出力信号１１００を電圧対時間で示すタイミング図である。出力信号１０００は、第１のレベル１０１０及び第２のレベル１０２０を有している。改善された出力信号１１００は、プリチャージレベル１１０５、第１のレベル１１１０、及び第２のレベル１１２０を有している。
【００２２】
図６−１０を参照する。始めに第１の信号６０６は低レベル６０９にあり、第２の信号６０８も低レベル６１２にある。プリチャージ回路６００は、スイッチングトランジスタ６５０を通して出力５５０を電圧源６３５に接続する。改善された出力信号１１００は、2.5Ｖのプリチャージレベル１１０５を有している。第１のブースト回路７００の第１の枝路７１０が第４のトランジスタ７２０をターンオンさせ、第２の枝路８００は第５のトランジスタ７３０をターンオフさせている。第１のキャパシタ７４０の第１の端子は、第４のトランジスタ７２０を通して接地６２５に接続される。第２のブースト回路９００は、第２のキャパシタ９５０の第１の端子を、第１０のインバータ９４０を通して接地６２５に接続する。
【００２３】
第１の信号６０６の立上がりエッジ６１０は、第１のブースト動作の開始をトリガする。プリチャージ回路６００内では、スイッチングトランジスタ６５０がターンオフする。出力５５０は、最早電圧源６３５に接続されなくなる。第１のブースト回路７００の第１の枝路７１０は、第４のトランジスタ７２０をターンオフさせる。第２の枝路８００は第５のトランジスタ７３０をターンオンさせ、電圧源６３５を第１のキャパシタ７４０の第１の端子に接続する。第１のキャパシタ７４０を通しての容量性結合により、改善された出力信号１１００は第１のレベル１１１０まで高められ、有利な結果をもたらす。詳述すれば、改善された出力信号１１００の第１のレベル１１１０は約3.5Ｖであり、出力信号１０００の第１のレベル１０１０よりも約0.3Ｖ高い。大きさ及び持続時間の両方に重要な差がある。
【００２４】
第２の信号６０８の立上がりエッジ６１３は、第２のブースト動作の開始をトリガする。第２の枝路８００は第５のトランジスタ７３０をターンオフさせる。第１のキャパシタ７００の第１の端子は浮動にされる。第２のブースト回路９００は、第１０のインバータ９４０を通して第２のキャパシタ９５０の第１の端子を電圧源６３５に接続する。第２のキャパシタ９５０を通しての容量性結合により、改善された出力信号１１００は第２のレベル１１２０まで高められ、有利な結果をもたらす。詳述すれば、改善された出力信号１１００の第２のレベル１１２０は約5.1Ｖであり、出力信号１０００の第１のレベル１０２０よりも約0.3Ｖ高い。第２のレベル１１２０と第２のレベル１０２０との間には、大きさ及び持続時間に重要な差が見られる。
【００２５】
図１１は、本発明のワードラインブースト回路を使用した集積回路デバイスの簡易図である。集積回路１２００は、半導体基板を含んでいる。基板上のメモリアレイ１２０１は、メモリアレイ１２０１内のメモリセルの行にアクセスするためのワードライン１２１４を有している。ワードライン１２１４は、普通源電位ＶＤＤ及び接地電位を受けるようになっている電源端子１２０２及び１２０３から集積回路１２００に印加される源電位の予め指定された範囲外にある動作電圧を使用する。ワードラインブースト回路１２０４は、ワードラインドライバ１２０５を通して動作電位をワードラインへ供給する。この例では、集積回路１２００に印加される入力信号は、ワードラインドライバ１２０５に印加されるアドレス信号１２０６、及びデータ信号１２０７を含む。
【００２６】
図１１は、源電位の予め指定された範囲外の動作電圧を使用するオンチップ回路を含むさまざまな集積回路の代表例である。フラッシュメモリデバイスのようなメモリデバイスは、本発明による集積回路の１つのクラスである。
【００２７】
本発明の他の実施の形態では、ブースティング動作の開始をトリガする信号を処理するために、１つまたはそれ以上のプリチャージ枝路、第１の回路、及び第２の回路内に異なる論理を使用することができる。本発明の別の実施の形態においては、例えば、高から低へ移行する信号、高から低へ移行する１つの信号及び低から高へ移行する別の信号、及びレベルトリガリング信号のような、ブースティング動作の開始をトリガする異なる信号を使用する。本発明の別の実施の形態は、ブーストされた負電圧を発生するワードラインブースト回路である。
【００２８】
以上に、本発明のいろいろな実施の形態を例示する目的で説明した。この説明は、開示した精密な形状に本発明を限定する意図するものではない。多くの変更及び等価配列が明白であろう。
【図面の簡単な説明】
【図１】  本発明の実施の形態を表すワードラインブースト回路のブロック図である。
【図２】  プリチャージ回路の回路図である。
【図３】  第１のブースト回路の回路図である。
【図４】  第２のブースト回路の回路図である。
【図５】  本発明の実施の形態を表すワードラインブースト回路のブロック図である。
【図６】  プリチャージ回路の回路図である。
【図７】  第１のブースト回路の回路図である。
【図８】  第２のブースト回路の回路図である。
【図９】  ワードラインブースト回路に供給される第１の信号及び第２の信号のタイミング図である。
【図１０】  本発明の実施の形態を表すワードラインブースト回路によって供給される電圧のタイミング図である。
【図１１】  改良されたワードラインブースト回路を使用する集積回路の簡易ブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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