(57)【特許請求の範囲】
【請求項１】
所定の入力端子を通じてＤＲＡＭのEnable状態を検知したときＬレベルの信号を出力し、前記入力端子を通じてＤＲＡＭのDisable 状態を検知したときは前記信号をＨレベルに反転するモード検出回路と、
外部電源と内部電源との間に並列に接続された一対のＰチャネル・トランジスタからなる内部電源ドライバ回路と、
前記モード検出回路からの信号がＬレベルのとき前記内部電源ドライバ回路の一方のＰチャネル・トランジスタをオンして、内部電源が外部電源の電圧と同じになるようにし、前記モード検出回路からの信号がＨレベルに反転したときは他方のＰチャネル・トランジスタを制御して、内部電源が外部電源の電圧より低くなるようにする内部電源基準回路とを備えたことを特徴とするＤＲＡＭの電源制御装置。
【請求項２】
所定の入力端子を通じてＤＲＡＭのEnable状態を検知したときＬレベルの信号を出力し、前記入力端子を通じてＤＲＡＭのDisable 状態を検知したときは前記信号をＨレベルに反転するモード検出回路と、
外部電源と内部電源との間に並列に接続されたＮチャネル及びＰチャネル・トランジスタからなる内部電源ドライバ回路と、
前記モード検出回路からの信号がＬレベルのとき前記内部電源ドライバ回路のＮチャネル・トランジスタに外部電源以上の電圧を印加して、内部電源が外部電源の電圧と同じになるようにし、前記モード検出回路からの信号がＨレベルに反転したときはＰチャネル・トランジスタを制御して、内部電源が外部電源の電圧より低くなるようにする内部電源基準回路と
を備えたことを特徴とするＤＲＡＭの電源制御装置。
【請求項３】
所定の入力端子を通じてＤＲＡＭのEnable状態を検知したときＬレベルの信号を出力し、前記入力端子を通じてＤＲＡＭのDisable 状態を検知したときは前記信号をＨレベルに反転するモード検出回路と、
外部電源と内部電源との間に並列に接続された一対のＰチャネル・トランジスタからなる内部電源ドライバ回路と、
前記モード検出回路からの信号がＬレベルのとき前記内部電源ドライバ回路の一方のＰチャネル・トランジスタを制御して、内部電源が外部電源の電圧より低くなるようにし、前記モード検出回路からの信号がＨレベルに反転したときは他方のＰチャネル・トランジスタを制御して、内部電源より低い電圧を生成する内部電源基準回路と
を備えたことを特徴とするＤＲＡＭの電源制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭスタンバイ時の消費電流を低減する電源制御装置に関するものである。
【０００２】
【従来の技術】
一般にＤＲＡＭのスタンバイ時には、外部クロック信号である／ＲＡＳ、／ＣＡＳをＨレベルに固定し、ビット線のイコライズやデータバス、周辺回路の初期化を行っている。このスタンバイ時に電流を消費している主な回路は、ワード線電圧昇圧回路とバックバイアス降圧回路である。ワード線電圧やバックバイアスは、スタンバイ時でもセンサにより一定値を下回るとオシレータによってポンピングされて設定値が保持される。このため、スタンバイ時でもセンサやポンピングによって常に電流が消費している。また、プロセス欠陥により、メモリセル内部でワード線・ビット線間でショート等があった場合には、常に電源（ＶＣＣ）とＧＮＤ（ＶＳＳ）との間で電流を消費している。
【０００３】
【発明が解決しようとする課題】
ところで、携帯機器へのＤＲＡＭの需要が高まるにつれ、より低消費電流化が要求されることになるが、従来の技術では、スタンバイ時の消費電流を低減するためには、電源電圧を低下させる以外に方法がなく、この方法では実機での制御が非常に複雑となっていた。
【０００４】
【課題を解決するための手段】
本発明に係るＤＲＡＭの電源制御装置は、所定の入力端子を通じてＤＲＡＭのEnable状態を検知したときＬレベルの信号を出力し、入力端子を通じてＤＲＡＭのDisable 状態を検知したときは信号をＨレベルに反転するモード検出回路と、外部電源と内部電源との間に並列に接続された一対のＰチャネル・トランジスタからなる内部電源ドライバ回路と、モード検出回路からの信号がＬレベルのとき内部電源ドライバ回路の一方のＰチャネル・トランジスタをオンして、内部電源が外部電源の電圧と同じになるようにし、モード検出回路からの信号がＨレベルに反転したときは他方のＰチャネル・トランジスタを制御して、内部電源が外部電源の電圧より低くなるようにする内部電源基準回路とを備えたものである。
【０００６】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１に係るＤＲＡＭの電源制御装置の構成を示すブロック図、図２はＤＲＡＭの電源制御装置の動作を示す波形図、図３はモード検出回路の説明図、図４は内部電源基準回路及び内部電源ドライバ回路の説明図である。
【０００７】
図１に示すＤＲＡＭの電源制御装置は、外部電源ＶＣＣが印加された電源端子１とＧＮＤ端子２との間に挿入され、スタンバイモード端子３がＨレベルのとき(Enable状態)、ＬレベルのDisable 信号を出力し、スタンバイモード端子３がＬレベルになったときは(Disable状態) 、そのDisable信号 をＨレベルに反転するモード検出回路４と、このモード検出回路４に並列に接続され、ＬレベルのDisable信号 が入力されたとき第１ドライバ制御信号をＬレベルに、第２ドライバ制御信号をＨレベルにし、ＨレベルのDisable信号 が入力されたときは第１ドライバ制御信号をＨレベルに反転し、第２ドライバ制御信号のレベルを制御する内部電源基準回路５と、Enable時は、Ｌレベルの第１ドライバ制御信号によりPch-Tr６ｂがオン、Ｈレベルの第２ドライバ制御信号によりPch-Tr６ａがオフし、外部電源ＶＣＣを内部電源ＩＶＣとして周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給し、Disable 時は、Ｈレベルの第１ドライバ制御信号によりPch-Tr６ｂがオフ、第２ドライバ制御信号のレベルに応じてPch-Tr６ａがオンし、外部電圧ＶＣＣより低い内部電源ＩＶＣ１を周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給する内部電源ドライバ回路６とから構成されている。
【０００８】
スタンバイモード端子３がＨレベルになるときはＤＲＡＭの通常動作時(Enable状態)であり、スタンバイモード端子３がＬレベルになるときは、ＤＲＡＭが動作を停止しているときや、メモリセル１２の情報を記憶しておく必要がない状態(Disable状態) である。
【０００９】
前述したモード検出回路４は、図３に示すように、入力保護回路４１と、入力初段回路４２と、第１インバータ４３及び第２インバータ４４とから構成されている。
入力保護回路４１は、ドレインが入力側のスタンバイモード端子３に、ゲート及びソースがＧＮＤ側にそれぞれ接続されたNch-Tr４１ａと、一端がスタンバイモード端子３側に、他端が本回路４１の出力側にそれぞれ接続された抵抗素子４１ｂと、ドレインが抵抗素子４１ｂの他端側に、ゲート及びソースがＧＮＤ側（ＶＳＳ）にそれぞれ接続されたNch-Tr４１ｃとからなっている。
【００１０】
入力初段回路４２は、ドレインが外部電源ＶＣＣ側に、ゲートが入力保護回路４１の出力側に、ソースが本回路４２の出力側にそれぞれ接続されたPch-Tr４２ａと、ゲートが外部電源ＶＣＣ側に接続され、ドレインが本回路４２の出力側に接続されたNch-Tr４２ｂと、ゲートが入力保護回路４１の出力側に接続され、Nch-Tr４２ｂのソース及びＧＮＤ間に挿入されたNch-Tr４２ｃとからなり、スタンバイモード端子３がＨレベルのときは(Enable状態)、Nch-Tr４２ｂ及びNch-Tr４２ｃがオンして出力をＬレベルにし、また、スタンバイモード端子３がＬレベルのときは(Disable状態) 、Pch-Tr４２ａがオンして出力をＨレベルに反転する。
【００１１】
第１インバータ４３は、ドレインが外部電源ＶＣＣ側に、ゲートが入力初段回路４２の出力側に、ソースが本インバータ４３の出力側にそれぞれ接続されたPch-Tr４３ａと、ゲートが入力初段回路４２の出力側に、ドレインが本インバータ４３の出力側に、ソースがＧＮＤ側にそれぞれ接続されたNch-Tr４３ｂとからなり、入力初段回路４２の出力がＬレベルのときは(Enable状態)、Pch-Tr４３ａがオンして出力をＨレベルにし、入力初段回路４２の出力がＨレベルのときは(Disable状態) 、Nch-Tr４３ｂがオンして出力をＬレベルに反転する。
【００１２】
また、第２インバータ４４は、ドレインが外部電源ＶＣＣ側に、ゲートがインバータ４３の出力側に、ソースが本インバータ４４の出力側にそれぞれ接続されたPch-Tr４４ａと、ゲートがインバータ４３の出力側に、ドレインが本インバータ４４の出力側に、ソースがＧＮＤ側にそれぞれ接続されたNch-Tr４４ｂとからなり、第１インバータ４３の出力がＨレベルのとき(Enable状態)、Nch-Tr４４ｂがオンしてＬレベルのDisable 信号を出力し、第１インバータ４３の出力がＬレベルのときは(Disable状態) 、Pch-Tr４４ａがオンしてDisable 信号をＨレベルに反転する。
【００１３】
前記の内部電源基準回路５は、図４に示すように定電流源制御回路５１と、基準電位回路５２と、トリミング回路５３と、ＩＶＣ制御回路５４と、第１及び第２インバータ５５，５６とから構成されている。
定電流源制御回路５１は、抵抗素子５１ａとカレントミラー回路５１ｂとから構成され、一対のNch-Trのゲート接続点NodeＡに発生する定電流を出力する。基準電位回路５２は、外部電源ＶＣＣから分岐して直列に接続された抵抗素子５２ａ，５２ｂ，５２ｃと、ドレインが抵抗素子５２ｃ側に、ゲートが抵抗素子５２ａ，５２ｂの接続点にそれぞれ接続されたNch-Tr５２ｄと、ドレインがNch-Tr５２ｄのソース側に、ゲートが外部電源ＶＣＣ側に、ソースがＧＮＤ側にそれぞれ接続されたNch-Tr５２ｅと、ドレインが抵抗素子５２ｂ，５２ｃの接続点に、ゲートがNch-Tr５２ｄのドレイン側に、ソースがＧＮＤ側にそれぞれ接続されたPch-Tr５２ｆとから構成され、抵抗素子５２ｂ，５２ｃの接続点NodeＢに発生する基準電位を出力する。
【００１４】
トリミング回路５３は、定電流源制御回路５１のNodeＡに発生する定電流をバイアス用の電源とする差動増幅器５３ａと、ドレインが外部電源ＶＣＣ側に、ゲートが差動増幅器５３ａの出力側にそれぞれ接続されたPch-Tr５３ｂと、一端がPch-Tr５３ｂのソース側に、他端がＧＮＤ側にそれぞれ接続された抵抗素子５３ｃとから構成され、基準電位回路５２のNodeＢに発生する基準電位と抵抗素子５３ｃの任意の点を比較し、抵抗配分比により増幅された電位をPch-Tr５３ｂと抵抗素子５３ｃの接続点NodeＣから出力する。
【００１５】
ＩＶＣ制御回路５４は、定電流源制御回路５１のNodeＡに発生する定電流をバイアス用の電源とする差動増幅器５４ａと、トリミング回路５３のNodeＣとＧＮＤ間に直列に接続されたPch-Tr及びMos-Trを有し、前記NodeＣに発生する電位を１／２レベルにする第１半値回路５４ｂと、内部電源ＩＶＣとＧＮＤ間に直列に接続されたPch-Tr及びMos-Trを有し、前記内部電源ＩＶＣを１／２レベルにする第２半値回路５４ｃとからなり、内部電源ドライバ回路６のPch-Tr６ｂがオンしたとき、第１半値回路５４ｂの出力レベルよりも第２半値回路５４ｃの出力レベルが十分に高くなるので、差動増幅器５４ａの出力からＨレベルの第２ドライバ制御信号を内部電源ドライバ回路６に出力してPch-Tr６ａをオフし、前記Pch-Tr６ｂがオフになったときは、周辺回路２１の接合リーク、オフリーク等による自然放電後に、第１半値回路５４ｂの出力レベルで決定される内部電源ＩＶＣ１を得るべく第２ドライバ制御信号を差動増幅器５４ａより生成しPch-Tr６ａを制御する。
【００１６】
第１インバータ５５は、ドレインが外部電源ＶＣＣ側に、ゲートがモード検出回路４の出力側(Disable信号)にそれぞれ接続されたPch-Tr５５ａと、ドレインがPch-Tr５５ａのソース側に、ゲートがモード検出回路４の出力側に、ソースがＧＮＤ側にそれぞれ接続されたNch-Tr５５ｂとから構成され、モード検出回路４からのDisable 信号がＬレベルのとき(Enable状態)、Pch-Tr５５ａがオンして出力（Pch-Tr５５ａ及びNch-Tr５５ｂの接続点）をＨレベルにし、前記Disable 信号がＨレベルのときは(Disable状態) 、Nch-Tr５５ｂがオンしてその出力をＬレベルに反転する。
【００１７】
第２インバータ５６は、ドレインが外部電源ＶＣＣ側に、ゲートが第１インバータ５５の出力側にそれぞれ接続されたPch-Tr５６ａと、ドレインがPch-Tr５６ａのソース側に、ゲートが第１インバータ５５の出力側に、ソースがＧＮＤ側にそれぞれ接続されたNch-Tr５６ｂとから構成され、第１インバータ５５の出力がＨレベルのとき(Enable状態)、Nch-Tr５６ｂがオンし、Ｌレベルの第１ドライバ制御信号を内部電源ドライバ回路６に出力してPch-Tr６ｂをオンし、第１インバータ５５の出力がＬレベルのときは(Disable状態) 、Pch-Tr５６ａがオンし、第１ドライバ制御信号をＨレベルに反転して内部電源ドライバ回路６のPch-Tr６ｂをオフする。
【００１８】
前述した内部電源ドライバ回路６は、同図４に示すように、ドレインが外部電源ＶＣＣ側に、ゲートがＩＶＣ制御回路５４の差動増幅器５４ａの出力側に、ソースが内部電源ＩＶＣ側にそれぞれ接続されたPch-Tr６ａと、ドレインが外部電源ＶＣＣ側に、ゲートが第２インバータ５６の出力側に、ソースが内部電源ＩＶＣ側にそれぞれ接続されたPch-Tr６ｂとから構成されている。
【００１９】
次に、実施の形態１の動作を図２に示す波形図を参照しながら説明する。
スタンバイモード端子３がＨレベル(Enable状態)のときは（図２（ａ）参照）、モード検出回路４は、入力初段回路４２及び２段のインバータ４３，４４によりＬレベルのDisable 信号を生成し（（ｂ）参照）、内部電源基準回路５に出力する。この内部電源基準回路５は、ＬレベルのDisable 信号が入力されると、第１及び第２インバータ５５，５６によりＬレベルの第１ドライバ制御信号が生成され（（ｃ）参照）、内部電源ドライバ６のPch-Tr６ｂをオンし、外部電源ＶＣＣを内部電源ＩＶＣとして周辺回路２１，メモリセル２２，内部電圧回路２３にそれぞれ供給する（（ｅ）（ｆ）参照）。この時、ＩＶＣ制御回路５４の第１半値回路５４ｂの出力レベルよりも第２半値回路５４ｃの出力レベルが十分に高くなるので、差動増幅器５４ａの出力（第２ドライバ制御信号）がＨレベルとなり（（ｄ）参照）、内部電源ドライバ６のPch-Tr６ａをオフする。
【００２０】
また、スタンバイモード端子３がＬレベル(Disable状態) になったときは（図２（ａ）参照）、モード検出回路４は、ＬレベルのDisable 信号をＨレベルに反転し（（ｂ）参照）、内部電源基準回路５に出力する。内部電源基準回路５は、ＨレベルのDisable 信号が入力されたとき第１ドライバ制御信号をＨレベルに反転し（（ｃ）参照）、内部電源ドライバ６のPch-Tr６ｂをオフする。一方、ＩＶＣ制御回路５４は、周辺回路２１の接合リーク、オフリーク等による自然放電後に、第１半値回路５４ｂの出力レベルで決定される内部電源ＩＶＣ１を得るべく第２ドライバ制御信号を差動増幅器５４ａより生成し（（ｄ）参照）、内部電源ドライバ６のPch-Tr６ａを制御する（（ｅ）（ｆ）参照）。
【００２１】
以上のように実施の形態１においては、スタンバイモード端子３がＨレベルのとき(Enable状態)、Disable信号 をＬレベルにし、スタンバイモード端子３がＬレベルのときは(Disable状態) 、Disable信号 をＨレベルに反転するモード検出回路４と、ＬレベルのDisable信号 が入力されたとき第１ドライバ制御信号をＬレベルに、第２ドライバ制御信号をＨレベルにし、ＨレベルのDisable信号 が入力されたときは第１ドライバ制御信号をＨレベルに反転し、第２ドライバ制御信号のレベルを制御する内部電源基準回路５と、Enable時は、Ｌレベルの第１ドライバ制御信号によりPch-Tr６ｂがオン、Ｈレベルの第２ドライバ制御信号によりPch-Tr６ａがオフし、外部電源ＶＣＣを内部電源ＩＶＣとして周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給し、Disable 時は、Ｈレベルの第１ドライバ制御信号によりPch-Tr６ｂがオフ、第２ドライバ制御信号のレベルに応じてPch-Tr６ａがオンし、外部電圧ＶＣＣより低い内部電源ＩＶＣ１を周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給する内部電源ドライバ回路６とを設けたので、外部電源ＶＣＣの電圧を変動させることなく、Disable時 のスタンバイ電流を低減することが可能になり、消費電力を抑えることができる。
【００２２】
実施の形態２．
図５は本発明の実施の形態２に係るＤＲＡＭの電源制御装置の構成を示すブロック図、図６はＤＲＡＭの電源制御装置の動作を示す波形図、図７は内部電源基準回路及び内部電源ドライバ回路の説明図である。なお、図１、図３及び図４で説明した実施の形態１と同一又は相当部分には同じ符号を付し説明を省略する。
【００２３】
図５に示すＤＲＡＭの電源制御装置は、前述したモード検出回路４と、このモード検出回路４からのDisable 信号がＬレベルのとき(Enable状態)、外部電源ＶＣＣ以上昇圧したＨレベルの第１ドライバ制御信号を出力すると共に、Ｈレベルの第２ドライバ制御信号を出力し、Disable 信号がＨレベルのときは(Disable状態) 、第１ドライバ制御信号をＬレベルに反転すると共に、外部電源ＶＣＣより低い内部電源ＩＶＣ１が得られるようレベルを制御した第２ドライバ制御信号を出力する内部電源基準回路７と、Ｈレベルの第１及び第２ドライバ制御信号が入力されたときNch-Tr８ｂがオン、Pch-Tr９ａがオフし、外部電源ＶＣＣを内部電源ＩＶＣ（＝ＶＣＣ）として周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給し、Ｌレベルの第１及び第２ドライバ制御信号が入力されたときはNch-Tr８ｂがオフ、Pch-Tr８ａがオンし、外部電圧ＶＣＣより低い内部電源ＩＶＣ１を周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給する内部電源ドライバ回路８とから構成されている。
【００２４】
前述した内部電源基準回路７は、図７に示すように、昇圧回路９と、一対のNch-Trのゲート接続点NodeＡに発生する定電流を出力する定電流源制御回路５１と、抵抗素子５２ｂ，５２ｃの接続点NodeＢに発生する基準電位を出力する基準電位回路５２と、基準電位回路５２のNodeＢに発生する基準電位と抵抗素子５３ｃの任意の点を比較し、抵抗配分比により増幅された電位をPch-Tr５３ｂと抵抗素子５３ｃの接続点NodeＣから出力するトリミング回路５３と、Nch-Tr８ｂのオンにより内部電源ＩＶＣが外部電源ＶＣＣと同じレベルになったとき、第１半値回路５４ｂの出力レベルよりも第２半値回路５４ｃの出力レベルが高くなって差動増幅器５４ａの出力（第２ドライバ制御信号）がＨレベルとなり、また、Nch-Tr８ｂがオフしたときは、第１半値回路５４ｂの出力レベルに基づくＬレベルの第２ドライバ制御信号が差動増幅器５４ａから出力されるＩＶＣ制御回路５４とからなっている。
【００２５】
前記の昇圧回路９は、第１インバータ９１及び第２インバータ９２と、リングオシレータ９３と、チャージポンプ回路９４とを備えている。
第１インバータ９１は、ドレインが外部電源ＶＣＣ側に、ゲートがモード検出回路４の出力側に、ソースが本インバータ９１の出力側にそれぞれ接続されたPch-Tr９１ａと、ゲートがモード検出回路４の出力側に、ドレインがPch-Tr９１ａのソース側に、ソースがＧＮＤ側（ＶＳＳ）にそれぞれ接続されたNch-Tr９１ｂとからなり、モード検出回路４のDisable 信号がＬレベルのときは(Enable状態)、Pch-Tr９１ａがオンして出力をＨレベルにし、Disable 信号がＨレベルに反転したときは(Disable状態) 、Nch-Tr９１ｂがオンして出力をＬレベルに反転する。
【００２６】
第２インバータ９２は。ドレインが外部電源ＶＣＣ側に、ゲートが第１インバータ９１の出力側に、ソースが本インバータ９２の出力側にそれぞれ接続されたPch-Tr９２ａと、ゲートが第１インバータ９１の出力側に、ドレインがPch-Tr９２ａのソース側に、ソースがＧＮＤ側（ＶＳＳ）にそれぞれ接続されたNch-Tr９２ｂとからなり、第１インバータ９１の出力がＨレベルのとき(Enable状態)、Nch-Tr９２ｂがオンして出力をＬレベルにし、第１インバータ９２の出力がＬレベルのときは(Disable状態) 、Pch-Tr９２ａがオンしてその出力をＨレベルに反転する。
【００２７】
リングオシレータ９３は、第１インバータ９１の出力とＯＳＣとが入力されるＮＡＮＤ９３ａと、ゲートがＮＡＮＤ９３ａの出力側に、ドレインが外部電源ＶＣＣ側に接続されたPch-Tr９３ｂと、一端がPch-Tr９３ｂのソース側に接続された抵抗素子９３ｃと、ドレインが抵抗素子９３ｃの他端側に、ゲートがＮＡＮＤ９３ａの出力側に、ソースがＧＮＤ側（ＶＳＳ）にそれぞれ接続されたNch-Tr９３ｄと、一端がPch-Tr９３ｂのソース側に、他端がＧＮＤ側（ＶＳＳ）にそれぞれ接続され、抵抗素子９３ｃとで遅延回路を構成するMos-CAP ９３ｅと、３段からなり、入力端がPch-Tr９３ｂのソース側に、出力端がＮＡＮＤ９３ａの入力側に接続された３段のインバータ９３ｆとから構成されている。
【００２８】
このリングオシレータ９３は、第１インバータ９１の出力がＨレベルになると(Enable状態)、ＯＳＣ信号がＨレベルからＬレベルとなり、抵抗素子９３ｃとMos-CAP ９３ｅの遅延回路による遅延時間経過後にＯＳＣ信号がＬレベルからＨレベルになり、これを繰り返す。また、第１インバータ９１の出力がＬレベルに反転したときは(Disable状態) 、ＯＳＣ信号のレベルがＨレベルのままである。
【００２９】
チャージポンプ回路９４は、リングオシレータ９３からのＯＳＣ信号が入力される第１インバータ９４ａと、一端（ソース・ドレイン）が第１インバータ９４ａの出力側に接続された昇圧用Mos-CAP ９４ｂと、外部電源ＶＣＣと昇圧用Mos-CAP ９４ｂとの間に挿入されたPULL UP及びCLUMP用のNch-Tr９４ｃと、第１インバータ９４ａの出力側に設けられた第２インバータ９４ｄと、一端（ソース・ドレイン）が第２インバータ９４ｄの出力側に接続された昇圧用Mos-CAP ９４ｅと、ドレインが外部電源ＶＣＣ側に、ゲートがMos-CAP ９４ｂの他端側（ゲート）に、ソースが昇圧用Mos-CAP ９４ｅの他端側（ゲート）のNodeＣに接続されたNch-Tr９４ｆと、外部電源ＶＣＣと昇圧用Mos-CAP ９４ｅの他端側（ゲート）のNodeＣの間に挿入されたPULL UP及びCLUMP用のNch-Tr９４ｇと、第２インバータ９４ｄの出力側に設けられた第３インバータ９４ｈと、第３インバータ９４ｈの出力側に設けられたポンピング用Mos-CAP ９４ｉと、PULL UP 用のNch-Trを有し、ドレインが外部電源ＶＣＣに、ゲートがNodeＣ側に、ソースがポンピング用Mos-CAP ９４ｉの一端側（ゲート）のNodeＡにそれぞれ接続されたNch-Tr９４ｊと、ドレイン及びゲートがNodeＡ側に、ソースがNodeＢ側にそれぞれ接続されたNch-Tr９４ｋと、リングオシレータ９３の前段側に設けられた第２インバータ９２の出力が入力される第４インバータ９４ｍと、第１インバータ９４ａ及び第４インバータ９４ｍの各出力が入力されるＮＡＮＤ９４ｎと、ドレインがNodeＢ側に、ゲートがＮＡＮＤ９４ｎの出力側に、ソースが本回路９４の出力側にそれぞれ接続されたPch-Tr９４ｐと、ドレインがPch-Tr９４ｐのソース側に、ゲートが前記第２インバータ９２の出力側に、ソースがＧＮＤ側（ＶＳＳ）にそれぞれ接続されたNch-Tr９４ｑとから構成されている。
【００３０】
チャージポンプ回路９４は、リングオシレータ９３の出力のＯＳＣ信号がＨレベルのとき、NodeＣが外部電源以上（ＶＣＣ＋Ｖｔｎ＋α）となり、また第３インバータ９４ｈの出力がＬレベルになるため、NodeＡがＶＣＣレベルに、NodeＢがＶＣＣ−Ｖｔｎレベルになるが、第１インバータ９４ａの出力がＬレベルであるためPch-Tr９４ｐがオフし、本回路９４の出力がＬレベルとなる。リングオシレータ９３からのＯＳＣ信号がＬレベルに反転したときは、NodeＣがＶＣＣとなり、第３インバータ９４ｈの出力がＬレベルからＨレベルに反転するため、NodeＡがＶＣＣレベルからＶＣＣ＋Ｖｔｎ＋αレベルに、、NodeＢがＶＣＣ＋αレベルになると共に、第１インバータ９４ａの出力がＬレベルからＨレベルに反転するためPch-Tr９４ｐがオンし、本回路９４の出力がＶＣＣ＋αレベルとなり、第１ドライバ制御信号として出力する。前記ＯＳＣ信号は前述したようにリングオシレータ９３により一定周波数で発振するため、ＯＳＣ信号がＨレベルのときとＨレベルのときの動作は繰り返し行われ、本回路９４の出力が最終的にＶＣＣ＋Ｖｔｎ＋αレベルとなる。
【００３１】
ＬレベルのDisable 信号の入力によるリングオシレータ９３のＯＳＣ信号がＨレベルのときは、第２インバータ９２の出力がＨレベルであるため、Pch-Tr９４ｐがオフし、Nch-Tr９４ｑがオンし、本回路の出力がＬレベルとなる。
【００３２】
内部電源ドライバ回路８は、同図７に示すように、ドレインが外部電源ＶＣＣに、ゲートがＩＶＣ制御回路５４の出力側に、ソースが内部電源ＩＶＣ側にそれぞれ接続されたPch-Tr８ａと、ドレインが外部電源ＶＣＣに、ゲートが昇圧回路９の出力側に、ソースが内部電源ＩＶＣ側にそれぞれ接続されたNch-Tr８ｂとからなり、昇圧回路９の出力の第１ドライバ制御信号及びＩＶＣ制御回路５４の出力の第２ドライバ制御信号が共にＨレベルのときNch-Tr８ｂがオン、Pch-Tr８ａがオフし、外部電源ＶＣＣを内部電源ＩＶＣ（＝ＶＣＣ）として周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給する。前述の第１及び第２ドライバ制御信号が共にＬレベルに反転したときはNch-Tr８ｂがオフ、Pch-Tr８ａがオンし、外部電圧ＶＣＣより低い内部電源ＩＶＣ１を周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給する。
【００３３】
次に、実施の形態２の動作を図６に示す波形図を参照しながら説明する。
スタンバイモード端子３がＨレベル(Enable状態)になると（図６（ａ）参照）、モード検出回路４は、ＬレベルのDisable 信号を内部電源基準回路７に出力する（（ｂ）参照）。この内部電源基準回路７は、ＬレベルのDisable 信号が入力されると、リングオシレータ９３及び昇圧回路９４により、第１ドライバ制御信号のレベルをＶＣＣ＋Ｖｔｎ＋αまで昇圧し（（ｃ）参照）、内部電源ドライバ回路８のNch-Tr８ｂをオンして、外部電源ＶＣＣを内部電源ＩＶＣとして周辺回路２１，メモリセル２２，内部電圧回路２３にそれぞれ供給する（（ｄ）（ｅ）参照）。この時、ＩＶＣ制御回路５４の第１半値回路５４ｂの出力レベルよりも第２半値回路５４ｃの出力レベルが十分に高くなるので、差動増幅器５４ａの出力がＨレベルとなり（（ｃ）参照）、第２ドライバ制御信号として内部電源ドライバ６のPch-Tr８ａをオフする。
【００３４】
また、スタンバイモード端子３がＨレベルからＬレベル(Disable状態) に反転すると（図６（ａ）参照）、モード検出回路４は、ＨレベルのDisable 信号を内部電源基準回路７に出力する（（ｂ）参照）。この内部電源基準回路７は、ＨレベルのDisable 信号が入力されると、昇圧回路９のリングオシレータ９３のＯＳＣ信号がＨレベルのままとなり、昇圧回路９の第２インバータ９２の出力がＨレベルとなって、チャージポンプ回路９４のPch-Tr９４ｐがオフ、Nch-Tr９４ｑがオンするので、Ｈレベルの第１ドライバ制御信号をＬレベルに反転し（（ｃ）参照）、内部電源ドライバ回路８のNch-Tr８ｂをオフする。この時、ＩＶＣ制御回路５４は、第１半値回路５４ｂの出力レベルに基づく差動増幅器５４ａの出力（第２ドライバ制御信号）によりPch-Tr８ａを制御し、所定レベルの内部電源ＩＶＣ１を生成し、周辺回路２１，メモリセル２２，内部電圧回路２３にそれぞれ供給する（（ｄ）（ｅ）参照）。
【００３５】
以上のように実施の形態２においては、スタンバイモード端子３がＨレベルのとき(Enable状態)、ＬレベルのDisable 信号を出力し、スタンバイモード端子３がＬレベルのときは(Disable状態) 、Disable 信号をＨレベルに反転するモード検出回路４と、ＬレベルのDisable 信号が入力されたとき(Enable状態)、ＶＣＣ＋Ｖｔｎ＋αまで昇圧した第１ドライバ制御信号を出力すると共に、Ｈレベルの第２ドライバ制御信号を出力し、Disable 信号がＨレベルになったときは(Disable状態) 、第１ドライバ制御信号をＬレベルに反転すると共に、所定の内部電源ＩＶＣ１が得られるようレベルを制御した第２ドライバ制御信号を出力する内部電源基準回路７と、Ｈレベルの第１及び第２ドライバ制御信号が入力されたときNch-Tr８ｂがオン、Pch-Tr９８がオフし、外部電源ＶＣＣを内部電源ＩＶＣとして周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給し、Ｌレベルの第１及び第２ドライバ制御信号が入力されたときはNch-Tr８ｂがオフ、Pch-Tr８ａがオンし、外部電圧ＶＣＣより低い内部電源ＩＶＣ１を周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給する内部電源ドライバ回路８とを設けたので、外部電源ＶＣＣの電圧を変動させることなく、Disable時 のスタンバイ電流を低減でき、かつ、内部電源ドライバ回路８の一方にNch-Tr８ｂを使用しているので、移動度が速く応答速度が速くなり、このため、内部電源ドライバ回路８を小型にでき、パターン面積を抑えることができる。
【００３６】
実施の形態３．
図８は本発明の実施の形態３に係るＤＲＡＭの電源制御装置の構成を示すブロック図、図９はＤＲＡＭの電源制御装置の動作を示す波形図、図１０は第１及び第２内部電源基準回路並びに内部電源ドライバ回路の説明図である。図１で説明した実施の形態１と同一又は相当部分には同じ符号を付し説明を省略する。
【００３７】
図８に示すＤＲＡＭの電源制御装置は、Enable時にＬレベルのDisable 信号を出力し、Disable 時にDisable信号 をＨレベルに反転するモード検出回路４と、Pch-Tr６ａ及びPch-Tr６ｂからなる内部電源ドライバ回路６と、ＬレベルのDisable信号 が入力されたとき第１ドライバ制御信号のレベルを制御してPch-Tr６ｂをオンし、外部電源ＶＣＣより低い内部電源ＩＶＣ１を周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給し、ＨレベルのDisable信号 が入力されたときは第１ドライバ制御信号をＨレベルに反転してPch-Tr６ｂをオフする第１内部電源基準回路１０と、Pch-Tr６ｂがオンされたときに第２ドライバ制御信号をＨレベルにしてPch-Tr６ａをオフし、Pch-Tr６ｂがオフされたときは第２ドライバ制御信号のレベルを制御してPch-Tr６ａをオンし、内部電源ＩＶＣ１より低い内部電源ＩＶＣ２を周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給する第２内部電源基準回路１１とから構成されている。
【００３８】
前述した第１内部電源基準回路１０は、図１０に示すようにインバータ１０１と、第１トリミング回路１０２と、第１ＩＶＣ制御回路１０３とから構成されている。
インバータ１０１は、ドレインが外部電源ＶＣＣ側に、ゲートがモード検出回路４の出力側に、ソースが本インバータ１０１の出力側にそれぞれ接続されたPch-Tr１０１ａと、ドレインがPch-Tr１０１ａのソース側に、ゲートがPch-Tr１０１ａのゲート側に、ソースがＧＮＤ側（ＶＳＳ）にそれぞれ接続されたNch-Tr１０１ｂとからなり、ＬレベルのDisable信号 が入力されると(Enable状態)、出力をＨレベルにし、ＨレベルのDisable信号 が入力されたときは(Disable状態) 、出力をＬレベルに反転する。
【００３９】
第１トリミング回路１０２は、後述する定電流源制御回路１１１のNodeＡに発生する定電流をバイアス用の電源とする差動増幅器１０２ａと、ゲートが差動増幅器１０２ａの出力側に、ドレインが外部電源ＶＣＣ側にそれぞれ接続されたPch-Tr１０２ｂと、一端がPch-Tr１０２ｂのソース側に、他端がＧＮＤ側にそれぞれ接続された抵抗素子１０２ｃとからなり、前記インバータ１０１の出力がＨレベルのとき(Enable状態)、差動増幅器１０２ａのPch-Tr１０２ｄがオフとなるので、基準電位回路１１２のNodeＢに発生する基準電位と抵抗素子１０２ｃの任意の点を比較し、抵抗配分比により増幅された電位をPch-Tr１０２ｂと抵抗素子１０２ｃの接続点NodeＤから出力し、インバータ１０１の出力がＬレベルのときは(Disable状態) 、差動増幅器１０２ａのPch-Tr１０２ｄがオンするので、出力がＨレベルとなり、Pch-Tr１０２ｂがオフするのでNodeＤをＬレベルにする。
【００４０】
第１ＩＶＣ制御回路１０３は、定電流源制御回路１１１のNodeＡに発生する定電流をバイアス用の電源とする差動増幅器１０３ａと、第１トリミング回路１０２のNodeＤとＧＮＤ間に直列に接続されたPch-Tr及びMos-Trを有し、前記NodeＤに発生する電位を１／２レベルにする第１半値回路１０３ｂと、内部電源ＩＶＣ１とＧＮＤ間に直列に接続されたPch-Tr及びMos-Trを有し、前記内部電源ＩＶＣ１を１／２レベルにする第２半値回路１０３ｃとからなり、インバータ１０１の出力がＨレベルのとき(Enable状態)、差動増幅器１０３ａのPch-Tr１０３ｄがオフとなるので、第１半値回路１０３ｂの出力レベルで決定される内部電源ＩＶＣ１（＜ＶＣＣ）を得るべく第１ドライバ制御信号を差動増幅器１０３ａより生成してPch-Tr６ｂを制御し、インバータ１０１の出力がＬレベルのときは(Disable状態) 、第１半値回路１０３ｂの出力がＬレベルで、差動増幅器１０３ａのPch-Tr１３０ｄがオンするので、第１ドライバ制御信号をＨレベルにし、Pch-Tr６ａｂオフする。
【００４１】
また、第２内部電源基準回路１１は、定電流源制御回路１１１と、基準電位回路１１２と、第２トリミング回路１１３と、第２ＩＶＣ制御回路１１４とから構成されている。
定電流源制御回路１１１は、抵抗素子１１１ａとカレントミラー回路１１１ｂとから構成され、一対のNch-Trのゲート接続点NodeＡに発生する定電流を出力する。基準電位回路１１２は、外部電源ＶＣＣから分岐して直列に接続された抵抗素子１１２ａ，１１２ｂ，１１２ｃと、ドレインが抵抗素子１１２ｃ側に、ゲートが抵抗素子１１２ａ，１１２ｂの接続点にそれぞれ接続されたNch-Tr１１２ｄと、ドレインがNch-Tr１１２ｄのソース側に、ゲートが外部電源ＶＣＣ側に、ソースがＧＮＤ側にそれぞれ接続されたNch-Tr１１２ｅと、ゲートがNch-Tr１１２ｄのドレイン側に、ドレインが抵抗素子１１２ａ，１１２ｂの接続点に、ソースがＧＮＤ側にそれぞれ接続されたPch-Tr１１２ｆとから構成され、抵抗素子１１２ｂ，１１２ｃの接続点NodeＢに発生する基準電位を出力する。
【００４２】
第２トリミング回路１１３は、定電流源制御回路１１１のNodeＡに発生する定電流をバイアス用の電源とする差動増幅器１１３ａと、ゲートが差動増幅器１１３ａの出力側に、ドレインが外部電源ＶＣＣ側にそれぞれ接続されたPch-Tr１１３ｂと、一端がPch-Tr１１３ｂのソース側に、他端がＧＮＤ側にそれぞれ接続された抵抗素子１１３ｃとから構成され、基準電位回路１１２のNodeＢに発生する基準電位と、NodeＤ＞NodeＣとなる抵抗分配比になる任意の点とを比較し、抵抗配分比により増幅された電位をPch-Tr１１３ｂと抵抗素子１１３ｃの接続点NodeＣから出力する。
【００４３】
第２ＩＶＣ制御回路１１４は、定電流源制御回路１１１のNodeＡに発生する定電流をバイアス用の電源とする差動増幅器１１４ａと、第２トリミング回路１１３のNodeＣとＧＮＤ間に直列に接続されたPch-Tr及びMos-Trを有し、前記NodeＣに発生する電位を１／２レベルにする第１半値回路１１４ｂと、内部電源ＩＶＣ１とＧＮＤ間に直列に接続されたPch-Tr及びMos-Trを有し、前記内部電源ＩＶＣ１を１／２レベルにする第２半値回路１１４ｃとからなり、内部電源ドライバ回路６のPch-Tr６ｂがオンしたとき、第１半値回路１１４ｂの出力レベルよりも第２半値回路１１４ｃの出力レベルが十分に高くなるので、差動増幅器１１４ａの出力からＨレベルの第２ドライバ制御信号を内部電源ドライバ回路６に出力してPch-Tr６ａをオフし、前記Pch-Tr６ｂがオフになったときは、周辺回路２１の接合リーク、オフリーク等による自然放電後に、第１半値回路１１４ｂの出力レベルで決定される内部電源ＩＶＣ２（＜ＩＶＣ１）を得るべく第２ドライバ制御信号を差動増幅器１１４ａより生成しPch-Tr６ａを制御する。
【００４４】
次に、実施の形態３の動作を図９に示す波形図を参照しながら説明する。
スタンバイモード端子３がＨレベル(Enable状態)のときは（図９（ａ）参照）、モード検出回路４は、入力初段回路４２及び２段のインバータ４３，４４によりＬレベルのDisable 信号を生成し（（ｂ）参照）、第１内部電源基準回路１０に出力する。この第１内部電源基準回路１０は、ＬレベルのDisable 信号が入力されると、インバータ１０１がＨレベルに反転し、第１トリミング回路１０２は、差動増幅器１０２ａのPch-Tr１０２ｄがオフとなるので、基準電位回路１１２のNodeＢに発生する基準電位と抵抗素子１０２ｃの任意の点を比較し、抵抗配分比により増幅された電位をPch-Tr１０２ｂと抵抗素子１０２ｃの接続点NodeＤから出力する。第１ＩＶＣ制御回路１０３は、インバータ１０１の出力がＨレベルのとき、差動増幅器１０３ａのPch-Tr１０３ｄがオフとなるので、第１半値回路１０３ｂの出力レベルで決定される内部電源ＩＶＣ１（＜ＶＣＣ）を得るべく第１ドライバ制御信号を差動増幅器１０３ａより生成してPch-Tr６ｂを制御する（（ｃ）参照）。この時、周辺回路２１、メモリセル２２、内部電圧回路２３に外部電源ＶＣＣより低い内部電源ＩＶＣ１が印加される（（ｅ）（ｆ）参照）。
【００４５】
一方、第２内部電源基準回路１１の第２ＩＶＣ制御回路１１４は、内部電源ドライバ回路６のPch-Tr６ｂがオンしたとき、第１半値回路１１４ｂの出力レベルよりも第２半値回路１１４ｃの出力レベルが十分に高くなるので、差動増幅器１１４ａの出力からＨレベルの第２ドライバ制御信号が出力され（（ｄ）参照）、内部電源ドライバ回路６のPch-Tr６ａをオフする。
【００４６】
また、スタンバイモード端子３がＬレベル(Disable状態) になったときは（図９（ａ）参照）、モード検出回路４は、ＬレベルのDisable 信号をＨレベルに反転し（（ｂ）参照）、第１内部電源基準回路１０に出力する。この第１内部電源基準回路１０は、ＨレベルのDisable 信号が入力されたとき、インバータ１０１がＬレベルに反転し、第１トリミング回路１０２は、差動増幅器１０２ａのPch-Tr１０２ｄがオンするので、出力がＨレベルとなりNodeＤをＬレベルにする。第１ＩＶＣ制御回路１０３は、第１半値回路１０３ｂの出力がＬレベルで、インバータ１０１の出力（Ｌレベル）により差動増幅器１０３ａのPch-Tr１３０ｄがオンとなるので、第１ドライバ制御信号をＨレベルに反転し（（ｃ）参照）、内部電源ドライバ回路６のPch-Tr６ｂをオフする。
【００４７】
一方、第２内部電源基準回路１１の第２ＩＶＣ制御回路１１４は、Pch-Tr６ｂがオフになると、周辺回路２１の接合リーク、オフリーク等による自然放電後に、第１半値回路１１４ｂの出力レベルで決定される内部電源ＩＶＣ２（＜ＩＶＣ１）を得るべく第２ドライバ制御信号を差動増幅器１１４ａより生成し（（ｄ）参照）、内部電源ドライバ回路６のPch-Tr６ａを制御する。この時、周辺回路２１、メモリセル２２、内部電圧回路２３に内部電源ＩＶＣ１より低いＩＶＣ２が印加される（（ｅ）（ｆ）参照）。
【００４８】
以上のように実施の形態３においては、Enable時にＬレベルのDisable 信号を出力し、Disable 時にDisable信号 をＨレベルに反転するモード検出回路４と、Pch-Tr６ａ及びPch-Tr６ｂからなる内部電源ドライバ回路６と、ＬレベルのDisable信号 が入力されたとき第１ドライバ制御信号のレベルを制御してPch-Tr６ｂをオンし、外部電源ＶＣＣより低い内部電源ＩＶＣ１を周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給し、ＨレベルのDisable信号 が入力されたときは第１ドライバ制御信号をＨレベルに反転してPch-Tr６ｂをオフする第１内部電源基準回路１０と、Pch-Tr６ｂがオンされたときに第２ドライバ制御信号をＨレベルにしてPch-Tr６ａをオフし、Pch-Tr６ｂがオフされたときは第２ドライバ制御信号のレベルを制御してPch-Tr６ａをオンし、内部電源ＩＶＣ１より低い内部電源ＩＶＣ２を周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給する第２内部電源基準回路１１とを設けたので、Disable 時だけでなくEnable時の消費電流も低減することができる。
【００４９】
実施の形態４．
図１１は本発明の実施の形態４に係るＤＲＡＭの電源制御装置の構成を示すブロック図、図１２はＤＲＡＭの電源制御装置の動作を示す波形図、図１３はドライバ制御回路及び内部電源ドライバ回路の説明図である。なお、図１及び図３で説明した実施の形態１と同一又は相当部分には同じ符号を付し説明を省略する。
【００５０】
図１１に示すＤＲＡＭの電源制御装置は、Enable時にＬレベルのDisable 信号を出力し、Disable 時にDisable信号 をＨレベルに反転するモード検出回路４と、ＬレベルのDisable信号 が入力されたとき一対のドライバ制御信号をＬレベルにし、ＨレベルのDisable信号 が入力されたときはそのドライバ制御信号をＨレベルに反転するドライバ制御回路１２と、Ｌレベルのドライバ制御信号が入力されたときNch-Tr１３ｂがオフ、Pch-Tr１３ａがオンし、外部電源ＶＣＣを内部電源ＩＶＣとして周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給し、Ｈレベルのドライバ制御信号が入力されたときはPch-Tr１３ａがオフ、Nch-Tr１３ｂがオンして内部電源ＩＶＣをＧＮＤレベル（ＶＳＳ）にする内部電源ドライバ回路１３とから構成されている。
【００５１】
前述したドライバ制御回路１２は、図１３に示すようにＩＶＣ制御回路１４からなっている。
このＩＶＣ制御回路１４は、外部電源ＶＣＣとＧＮＤ間に接続されたPch-Tr１４１ａ及びNch-Tr１４１ｂからなり、モード検出回路４からのDisable信号 を入力とする第１インバータ１４１と、Pch-Tr１４２ａ及びNch-Tr１４２ｂからなり、第１インバータ１４１からの信号を入力とする第２インバータ１４２と、Pch-Tr１４３ａ及びNch-Tr１４３ｂからなり、第２インバータ１４２からの信号を入力とする第３インバータ１４３と、Pch-Tr１４４ａ及びNch-Tr１４４ｂからなり、第３インバータ１４３からの信号を入力とする第４インバータ１４４と、Pch-Tr１４５ａ，１４５ｂ及びNch-Tr１４５ｃ，１４５ｄからなり、第２インバータ１４２及び第４インバータ１４４からの各信号を入力とするＮＯＲ回路１４５と、Pch-Tr１４６ａ及びNch-Tr１４６ｂからなり、ＮＯＲ回路１４５からの信号を入力とする第５インバータ１４６と、Pch-Tr１４７ａ，１４７ｂ及びNch-Tr１４７ｃ，１４７ｄからなり、第２インバータ１４２及び第４インバータ１４４からの各信号を入力とするＮＡＮＤ回路１４７と、Pch-Tr１４８ａ及びNch-Tr１４８ｂからなり、ＮＡＮＤ回路１４７からの信号を入力とする第６インバータ１４８とから構成されている。
【００５２】
内部電源ドライバ回路１３は、ドレインが外部電源ＶＣＣ側に、ゲートがＩＶＣ制御回路１４の第５インバータ１４６の出力側に、ソースが内部電源ＩＶＣ側にそれぞれ接続されたPch-Tr１３ａと、ドレインが内部電源ＩＶＣ側に、ゲートが第６インバータ１４８の出力側に、ソースがＧＮＤ側に接続されたNch-Tr１３ｂとから構成されている。
【００５３】
次に、実施の形態４の動作を図１２に示す波形図を参照しながら説明する。
スタンバイモード端子３がＨレベル(Enable状態)のときは（図１２（ａ）参照）、モード検出回路４は、入力初段回路４２と２段の第１及び第２インバータ４３，４４とによりＬレベルのDisable 信号を生成し（（ｂ）参照）、ＩＶＣ制御回路１４の第１インバータ１４１に出力する。この時、第６インバータ１４８は、前段のＮＡＮＤ回路１４７の出力がＨレベルになるので、Pch-Tr１４８ａがオフ、Nch-Tr１４８ｂがオンしてドライバ制御信号をＬレベルにし（（ｃ）参照）、内部電源ドライバ回路１３のNch-Tr１３ｂをオフする。一方、第５インバータ１４６は、前段のＮＯＲ回路１４５の出力がＨレベルになるので、Pch-Tr１４６ａがオフ、Nch-Tr１４６ｂがオンしてドライバ制御信号をＬレベルにし（（ｃ）参照）、内部電源ドライバ回路１３のPch-Tr１３ａをオンし、外部電源ＶＣＣを内部電源ＩＶＣとして周辺回路２１，メモリセル２２，内部電圧回路２３にそれぞれ供給する（（ｄ）（ｅ）参照）。内部電源ドライバ回路１３のPch-Tr１３ａがオンするタイミングは、第３及び第４インバータによる遅延時間後である。
【００５４】
スタンバイモード端子３がＬレベル(Disable状態) になったときは（図１２（ａ）参照）、モード検出回路４は、ＬレベルのDisable 信号をＨレベルに反転し（同図（ｂ）参照）、ＩＶＣ制御回路１４の第１インバータ１４１に出力する。この時、第５インバータ１４６は、前段のＮＯＲ回路１４５の出力がＬレベルになるので、Pch-Tr１４６ａがオン、Nch-Tr１４６ｂがオフしてドライバ制御信号をＨレベルにし（同図（ｃ）参照）、内部電源ドライバ回路１３のPch-Tr１３ａをオフし、一方、第６インバータ１４８は、前段のＮＡＮＤ回路１４７の出力がＬレベルになるので、Pch-Tr１４８ａがオン、Nch-Tr１４８ｂがオフしてドライバ制御信号をＨレベルにし（同図（ｃ）参照）、内部電源ドライバ回路１３のNch-Tr１３ｂをオンし、内部電源ＩＶＣをＧＮＤレベルにする（同図（ｄ）（ｅ）参照）。
【００５５】
以上のように実施の形態４においては、スタンバイモード端子３がＨレベルのとき(Enable状態)、Ｌレベルのドライバ制御信号を出力し、スタンバイモード端子３がＬレベルのときは(Disable状態) 、Ｈレベルのドライバ制御信号を出力するドライバ制御回路１２と、Ｌレベルのドライバ制御信号が入力されたとき、外部電源ＶＣＣを内部電源ＩＶＣとして周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給し、Ｈレベルのドライバ制御信号が入力されたときは、内部電源ＩＶＣをＧＮＤレベル（ＶＳＳ）にする内部電源ドライバ回路１３とを設けたので、外部電源ＶＣＣの電圧を変動させることなく、Disable時 のスタンバイ電流を低減することが可能になり、消費電力を抑えることができる。
【００５６】
また、Disable状態のとき内部電源ドライバ回路１３のNch-Tr１３ｂがオンして内部電源ＩＶＣをＧＮＤレベル（ＶＳＳ）とするので、昇圧回路及びメモリセル２２の欠陥によりＶＣＣ−ＧＮＤ間に流れる電流を完全に遮断できる。
【００５７】
実施の形態５．
図１４は本発明の実施の形態５に係るＤＲＡＭの電源制御装置の構成を示すブロック図、図１５はＤＲＡＭの電源制御装置の動作を示す波形図、図１６はスーパーボルテージ回路の説明図である。なお、図１１及び図１３で説明した実施の形態４と同一又は相当部分には同じ符号を付し説明を省略する。
【００５８】
図１４に示すＤＲＡＭの電源制御装置は、CLOCK 端子３ａを介して入力されたCLOCK のレベルが所定のしきい値よりも低いとき(Enable状態)、ＬレベルのDisable信号 を出力し、CLOCK のレベルが前記しきい値以上のときは(Disable状態) 、ＨレベルのDisable信号 を出力するスーパーボルテージ回路１５と、ＬレベルのDisable信号 が入力されたときＬレベルのドライバ制御信号を出力し、ＨレベルのDisable信号 が入力されたときはＨレベルのドライバ制御信号を出力するドライバ制御回路１４と、Ｌレベルのドライバ制御信号が入力されたとき、Nch-Tr１３ｂがオフ、Pch-Tr１３ａがオンして外部電源ＶＣＣを内部電源ＩＶＣとして、周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給し、Ｈレベルのドライバ制御信号が入力されたときは、Pch-Tr１３ａがオフ、Nch-Tr１３ｂがオンして内部電源ＩＶＣをＧＮＤレベル（ＶＳＳ）にする内部電源ドライバ回路１３とから構成されている。
【００５９】
前述したスーパーボルテージ回路１５は、図１６に示すように、入力保護回路１５１と、スーパーボルテージ初段回路１５２と、第１インバータ１５３と、第２インバータ１５４とからなっている。前記の入力保護回路１５１は、ドレインが入力側のCLOCK 端子３ａに、ゲート及びソースがＧＮＤ側にそれぞれ接続されたNch-Tr１５１ａと、一端がCLOCK 端子３ａに、他端が本回路４１の出力側にそれぞれ接続された抵抗素子１５１ｂと、ドレインが抵抗素子１５１ｂの他端側に、ゲート及びソースがＧＮＤ側にそれぞれ接続されたNch-Tr１５１ｃとから構成されている。
【００６０】
スーパーボルテージ初段回路１５２は、ドレイン及びゲートが入力保護回路１５１の出力側に接続されたNch-Tr１５２ａと、ドレインがNch-Tr１５２ａのソース側に、ゲートが外部電源ＶＣＣ側に、ソースが本回路１５２の出力側にそれぞれ接続されたPch-Tr１５２ｂと、ドレインがPch-Tr１５２ｂのソース側に、ゲートが外部電源ＶＣＣ側に、ソースがＧＮＤ側にそれぞれ接続されたNch-Tr１５２ｃとからなり、入力保護回路１５１を介して入力されたCLOCK のレベルがNch-Tr１５２ａ及びPch-Tr１５２ｂの動作点（ＶＣＣ＋Ｖｔｐ＋Ｖｔｎ）であるしきい値よりも低いときNch-Tr１５２ｃのみがオンして出力をＬレベルにし、前記CLOCK のレベルがNch-Tr１５２ａ及びPch-Tr１５２ｂのしきい値以上のときは出力をＨレベルにする。
【００６１】
第１インバータ１５３は、ドレインが外部電源ＶＣＣ側に、ゲートがＧＮＤ側に接続されたPch-Tr１５３ａと、ドレインがPch-Tr１５３ａのソース側に、ゲートがスーパーボルテージ初段回路１５２の出力側に、ソースが本インバータ１５３の出力側にそれぞれ接続されたPch-Tr１５３ｂと、ドレインがPch-Tr１５３ｂのソース側に、ゲートがPch-Tr１５３ｂのゲート側に、ソースがＧＮＤ側にそれぞれ接続されたNch-Tr１５３ｃとからなり、スーパーボルテージ初段回路１５２からの入力がＬレベルのとき(Enable状態)、Pch-Tr１５３ｂがオンして出力をＨレベルにし、前記入力がＨレベルのときは(Disable状態) 、Nch-Tr１５３ｃのみがオンして出力をＬレベルにする。
【００６２】
第２インバータ１５４は、ドレインが外部電源ＶＣＣ側に、ゲートが第１インバータ１５３の出力側に、ソースが本インバータ１５４の出力側にそれぞれ接続されたPch-Tr１５４ａと、ドレインがPch-Tr１５４ａのソース側に、ゲートがPch-Tr１５４ａのゲート側に、ソースがＧＮＤ側にそれぞれ接続されたNch-Tr１５４ｂとからなり、第１インバータ１５３からの入力がＨレベルのとき、Nch-Tr１５４ｂがオンしてＬレベルのDisable 信号を出力し(Enable状態)、前記入力がＬレベルのときは、Pch-Tr１５４ａがオンしてＨレベルのDisable 信号を出力する(Disable状態) 。
【００６３】
また、ドライバ制御回路１４は、図１３に示すＩＶＣ制御回路と同じ構成からなり、第２インバータ１５４からのDisable 信号がＬレベルのとき(Enable 状態) 、Ｌレベルのドライバ制御信号を内部電源ドライバ回路１３に出力してNch-Tr１３ｂをオフ、Pch-Tr１３ａをオンし、外部電源ＶＣＣを内部電源ＩＶＣとし、第２インバータ１５４からのDisable 信号がＨレベルのときは(Disable状態) 、Ｈレベルのドライバ制御信号を出力してPch-Tr１３ａをオフ、Nch-Tr１３ｂをオンし、内部電源ＩＶＣをＧＮＤレベル（ＶＳＳ）にする。
【００６４】
次に、実施の形態５の動作を図１５に示す波形図を参照しながら説明する。
CLOCK 端子３ａにＤＲＡＭのＨレベル入力電圧範囲内（VIHmax〜VIHmin）のレベルを有するCLOCK (Enable 状態) が入ってくると（図１５（ａ）参照）、スーパーボルテージ回路１５は、入力保護回路１５１を介して入力する。このCLOCK のレベルがスーパーボルテージ初段回路１５２のNch-Tr１５２ａ及びPch-Tr１５２ｂのしきい値（動作点：ＶＣＣ＋Ｖｔｐ＋Ｖｔｎ）よりも低いので、Nch-Tr１５２ｃのみがオンして出力をＬレベルにする。この時、第１インバータ１５３がそのレベルをＨレベルに反転し、さらに、第２インバータ１５４が第１インバータ１５３の出力をＬレベルに反転し、Disable 信号としてドライバ制御回路１４に出力する（（ｂ）参照）。
【００６５】
このドライバ制御回路１４は、ＬレベルのDisable 信号が入力されたときは(Enable 状態) 、Ｌレベルのドライバ制御信号を生成し（（ｃ）参照）、内部電源ドライバ回路１３のPch-Tr１３ａとNch-Tr１３ｂとにそれぞれ出力する。この時、Nch-Tr１３ｂがオフし、Pch-Tr１３ａがオンし、外部電源ＶＣＣを内部電源ＩＶＣとして周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給する（（ｄ）（ｅ）参照）。
【００６６】
また、ＤＲＡＭのＨレベル入力電圧範囲以上（VIHmax以上）のレベルを有するCLOCK (Disable状態) がCLOCK 端子３ａを介してスーパーボルテージ回路１５の入力保護回路１５１に入力されると（（ａ）参照）、このCLOCK のレベルがスーパーボルテージ初段回路１５２のNch-Tr１５２ａ及びPch-Tr１５２ｂのしきい値以上であれば出力をＨレベルにする。この時、第１インバータ１５３がそのレベルをＬレベルに反転し、さらに、第２インバータ１５４が第１インバータ１５３の出力をＨレベルに反転し、Disable 信号としてドライバ制御回路１４に出力する（（ｂ）参照）。
【００６７】
このドライバ制御回路１４は、ＨレベルのDisable 信号が入力されたときは(Disable状態) 、Ｈレベルのドライバ制御信号を生成し（（ｃ）参照）、内部電源ドライバ回路１３のPch-Tr１３ａとNch-Tr１３ｂとにそれぞれ出力する。この時、Pch-Tr１３ａがオフし、Nch-Tr１３ｂがオンして内部電源ＩＶＣをＧＮＤレベル（ＶＳＳ）にする（（ｄ）（ｅ）参照）。
【００６８】
以上のように実施の形態５においては、CLOCK 端子３ａを介して入力されたCLOCK のレベルがNch-Tr１５２ａ及びPch-Tr１５２ｂのしきい値よりも低いとき(Enable状態)、ＬレベルのDisable信号 を出力し、CLOCK のレベルが前記しきい値以上のときは(Disable状態) 、ＨレベルのDisable信号 を出力するスーパーボルテージ回路１５と、ＬレベルのDisable信号 が入力されたときＬレベルのドライバ制御信号を出力し、ＨレベルのDisable信号 が入力されたときはＨレベルのドライバ制御信号を出力するドライバ制御回路１４と、Ｌレベルのドライバ制御信号が入力されたとき、外部電源ＶＣＣを内部電源ＩＶＣとして周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給し、Ｈレベルのドライバ制御信号が入力されたときは、内部電源ＩＶＣをＧＮＤレベル（ＶＳＳ）にする内部電源ドライバ回路１３とを設けたので、外部電源ＶＣＣの電圧を変動させることなく、Disable時 のスタンバイ電流を低減することが可能になり、消費電力を抑えることができる。また、スーパーボルテージ回路１５を内蔵することで前記実施の形態のようにスタンバイモード端子３に印加する信号を追加することなく、CLOCK 端子３ａにスーパーボルテージを印加するだけでＤＲＡＭのスタンバイ時をDisable ・Enable状態で切り分けることが可能になる。
【００６９】
実施の形態６．
図１７は本発明の実施の形態６に係るＤＲＡＭの電源制御装置の構成を示すブロック図、図１８はＤＲＡＭの電源制御装置の動作を示す波形図、図１９はタイミング検出回路の説明図である。なお、図１１及び図１３で説明した実施の形態４と同一又は相当部分には同じ符号を付し説明を省略する。
【００７０】
図１７に示すＤＲＡＭの電源制御装置は、CLOCK 端子３ａを介して入力された時分割のCLOCK （ＲＡＳ、ＣＡＳ、ＷＥ）のレベルがＨレベルのとき(Enable 状態) 、ＬレベルのDisable信号 を出力し、ＲＡＳがＨレベルのときにＣＡＳ、ＷＥがＬレベルになると(Disable状態) 、Disable信号 をＨレベルに反転するタイミング検出回路１６と、ＬレベルのDisable信号が入力されたときＬレベルのドライバ制御信号を出力し、ＨレベルのDisable信号 が入力されたときはＨレベルのドライバ制御信号を出力するドライバ制御回路１２と、Ｌレベルのドライバ制御信号が入力されたときNch-Tr１３ｂがオフ、Pch-Tr１３ａがオンし、外部電源ＶＣＣを内部電源ＩＶＣとして周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給し、Ｈレベルのドライバ制御信号が入力されたときはPch-Tr１３ａがオフ、Nch-Tr１３ｂがオンし、内部電源ＩＶＣをＧＮＤレベル（ＶＳＳ）にする内部電源ドライバ回路１３とから構成されている。
【００７１】
前述したタイミング検出回路１６は、各CLOCK （ＲＡＳ、ＣＡＳ、ＷＥ）に応じて設けられた入力保護回路１６１，１６２，１６３と、それぞれの入力保護回路１６１，１６２，１６３の出力側に設けられ、例えば３段のインバータからなる入力回路１６４，１６５，１６６と、入力回路１６４の出力側に設けられた第１ＮＡＮＤ回路１６７と、入力回路１６５，１６６の出力側に設けられた第２ＮＡＮＤ回路１６８と、第２ＮＡＮＤ回路１６８の出力側に設けられたインバータ１６９とからなっている。前記の第１ＮＡＮＤ回路１６７の出力は第２ＮＡＮＤ回路１６８の入力側と接続され、この第２ＮＡＮＤ回路１６８の出力はインバータ１６９及び第１ＮＡＮＤ回路１６７の入力側と接続されている。
【００７２】
なお、入力保護回路１６１，１６２，１６３は、図３で説明した実施の形態１のモード検出回路４の入力保護回路４１と同じ構成からなっている。また、前述したドライバ制御回路１２は、図１３で説明した実施の形態４のＩＶＣ制御回路１４と同じ構成からなっている。
【００７３】
次に、実施の形態６の動作を図１８に示す波形図を参照しながら説明する。
CLOCK 端子３ａを介したCLOCK のＲＡＳが入力保護回路１６１に、ＣＡＳが入力保護回路１６２に、ＷＥが入力保護回路１６３にそれぞれＨレベルの状態(Enable 状態) で入力されると（図８（ａ）参照）、各入力回路１６４，１６５，１６６は、それぞれ出力をＬレベルにする。この時、第１ＮＡＮＤ１６７及び第２ＮＡＮＤ１６８は、そのＬレベルをＨレベルに反転して出力し、インバータ１６９は、第２ＮＡＮＤ１６８からのＨレベルの入力をＬレベルに反転し、Disable信号としてドライバ制御回路１２に出力する（（ｂ）参照）。このドライバ制御回路１２は、ＬレベルのDisable 信号が入力されたときは(Enable 状態) 、Ｌレベルのドライバ制御信号を生成し（（ｃ）参照）、内部電源ドライバ回路１３のPch-Tr１３ａとNch-Tr１３ｂとにそれぞれ出力する。この時、Nch-Tr１３ｂがオフし、Pch-Tr１３ａがオンし、外部電源ＶＣＣを内部電源ＩＶＣとして周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給する（（ｄ）（ｅ）参照）。
【００７４】
また、CLOCK のＲＡＳがＨレベルのときにＣＡＳ、ＷＥがＬレベルに反転(Disable状態) したときは（（ａ）参照）、入力回路１６４は出力（Ｌレベル）を保持したままであるが，入力回路１６５，１６６は、それぞれ出力をＨレベルにする。この時、第１ＮＡＮＤ１６７は出力をＨレベルにし、第２ＮＡＮＤ１６８は、Ｈレベルの入力をＬレベルに反転して出力し、インバータ１６９は、第２ＮＡＮＤ１６８からのＬレベルの入力をＨレベルに反転すると共に波形整形し、Disable 信号としてドライバ制御回路１２に出力する（（ｂ）参照）。このドライバ制御回路１２は、ＨレベルのDisable 信号が入力されたときは(Disable状態) 、Ｈレベルのドライバ制御信号を生成し（（ｃ）参照）、内部電源ドライバ回路１３のPch-Tr１３ａとNch-Tr１３ｂとにそれぞれ出力する。この時、Pch-Tr１３ａがオフし、Nch-Tr１３ｂがオンし、内部電源ＩＶＣをＧＮＤレベル（ＶＳＳ）にする（（ｄ）（ｅ）参照）。
【００７５】
以上のように実施の形態６においては、CLOCK 端子３ａを介して入力された時分割のCLOCK （ＲＡＳ、ＣＡＳ、ＷＥ）のレベルがＨレベルのとき(Enable 状態) 、ＬレベルのDisable信号 を出力し、ＲＡＳがＨレベルのときにＣＡＳ、ＷＥがＬレベルになると(Disable状態) 、Disable信号 をＨレベルに反転するタイミング検出回路１６と、ＬレベルのDisable信号が入力されたときＬレベルのドライバ制御信号を出力し、ＨレベルのDisable信号 が入力されたときはＨレベルのドライバ制御信号を出力するドライバ制御回路１２と、Ｌレベルのドライバ制御信号が入力されたとき、外部電源ＶＣＣを内部電源ＩＶＣとして周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給し、Ｈレベルのドライバ制御信号が入力されたときは、内部電源ＩＶＣをＧＮＤレベル（ＶＳＳ）にする内部電源ドライバ回路１３とを設けたので、実施の形態１のように外部信号を追加することなく、また実施の形態５のようにCLOCK 端子３ａに高電圧のCLOCK を印加することなく、Disable時 のスタンバイ電流を低減することができる。
【００７６】
実施の形態７．
図２０は本発明の実施の形態７に係るＤＲＡＭの電源制御装置の構成を示すブロック図、図２１はＤＲＡＭの電源制御装置の動作を示す波形図、図２２ドライバ制御回路及び内部電源ドライバ回路の説明図である。なお、図１、図３及び図７で説明した実施の形態１、２と同一又は相当部分には同じ符号を付し説明を省略する。
【００７７】
図２０に示すＤＲＡＭの電源制御装置は、モード検出回路４と、このモード検出回路４からのDisable 信号がＬレベルのとき(Enable状態)、Ｈレベルの第１ドライバ制御信号を出力すると共に、Ｌレベルの第２ドライバ制御信号を出力し、Disable 信号がＨレベルのときは(Disable状態) 、第１ドライバ制御信号をＬレベルに反転すると共に、第２ドライバ制御信号をＨレベルに反転するドライバ制御回路１７と、Enable時にNch-Tr１８ａがオン、Nch-Tr１８ｂがオフし、外部電源ＶＣＣを内部電源ＩＶＣとして周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給し、Disable 時にNch-Tr１８ａがオフ、Nch-Tr１８ｂがオンし、内部電源ＩＶＣをＧＮＤレベルにする内部電源ドライバ回路１８とから構成されている。
【００７８】
前述したドライバ制御回路１７は、図７に示す第１及び第２インバータ９１，９２と、リングオシレータ９３と、チャージポンプ回路９４とを備えた昇圧回路９からなり、ＬレベルのDisable 信号が入力されたときは、実施の形態２で説明したようにリングオシレータ９３及びチャージポンプ回路９４により第１ドライバ制御信号のレベルがＨレベル（ＶＣＣ＋Ｖｔｎ＋α）となり、第２インバータ９２の出力Ｈレベルを第２ドライバ制御信号として出力し、ＨレベルのDisable 信号が入力されたときは、リングオシレータ９３のＯＳＣ信号がＨレベルとなるため、チャージポンプ回路９４のPch-Tr９４ｐがオフして第１ドライバ制御信号がＬレベルとなり、第２インバータ９２の出力Ｌレベルを第２ドライバ制御信号として出力する。
【００７９】
内部電源ドライバ回路１８は、ドレインが外部電源ＶＣＣ側に、ゲートがチャージポンプ回路９４のPch-Tr９４ｐとNch-Tr９４ｑとの接続点側に、ソースが内部電源ＩＶＣ側にそれぞれ接続されたNch-Tr１８ａと、ドレインが内部電源ＩＶＣ側に、ゲートが第２インバータ９２の出力側に、ソースがＧＮＤ側（ＶＳＳ）にそれぞれ接続されたNch-Tr１８ｂとから構成されている。
【００８０】
次に、実施の形態７の動作を図２１に示す波形図を参照しながら説明する。
スタンバイモード端子３がＨレベル(Enable状態)のときは（図２１（ａ）参照）、モード検出回路４は、ＬレベルのDisable 信号をドライバ制御回路１７に出力する（（ｂ）参照）。このドライバ制御回路１７は、ＬレベルのDisable 信号が入力されると、リングオシレータ９３及び昇圧回路９４によりＶＣＣ＋Ｖｔｎ＋αまで昇圧されたＨレベルの第１ドライバ制御信号を出力すると共に、第１及び第２インバータ９１，９２により生成されたＬレベルの第２ドライバ制御信号を出力する（（ｃ）（ｄ）参照）。この時、内部電源ドライバ回路８のNch-Tr１８ａがオンすると共にNch-Tr１８ｂがオフし、外部電源ＶＣＣを内部電源ＩＶＣとして周辺回路２１，メモリセル２２，内部電圧回路２３にそれぞれ供給する（（ｅ）（ｆ）参照）。
【００８１】
また、スタンバイモード端子３がＨレベルからＬレベル(Disable状態) に反転したときは（図２１（ａ）参照）、モード検出回路４は、ＨレベルのDisable 信号をドライバ制御回路１７に出力する（（ｂ）参照）。ドライバ制御回路１７は、ＨレベルのDisable 信号が入力されると、リングオシレータ９３のＯＳＣ信号がＨレベルとなるため、チャージポンプ回路９４のPch-Tr９４ｐがオフして第１ドライバ制御信号をＬレベルに反転すると共に、第２インバータ９２の出力Ｈレベルを第２ドライバ制御信号として出力する（（ｃ）（ｄ）参照）。この時、内部電源ドライバ回路８のNch-Tr１８ａがオフすると共にNch-Tr１８ｂがオンし、内部電源ＩＶＣをＧＮＤレベルにする（（ｅ）（ｆ）参照）。
【００８２】
以上のように実施の形態７においては、モード検出回路４と、このモード検出回路４からのDisable 信号がＬレベルのとき(Enable状態)、Ｈレベルの第１ドライバ制御信号を出力すると共に、Ｌレベルの第２ドライバ制御信号を出力し、Disable 信号がＨレベルのときは(Disable状態) 、第１ドライバ制御信号をＬレベルに反転すると共に、第２ドライバ制御信号をＨレベルに反転するドライバ制御回路１７と、Enable時にNch-Tr１８ａがオン、Nch-Tr１８ｂがオフし、外部電源ＶＣＣを内部電源ＩＶＣとして周辺回路２１、メモリセル２２、内部電圧回路２３にそれぞれ供給し、Disable 時にNch-Tr１８ａがオフ、Nch-Tr１８ｂがオンし、内部電源ＩＶＣをＧＮＤレベルにする内部電源ドライバ回路１８とを設けたので、外部電源ＶＣＣの電圧を変動させることなく、Disable時 のスタンバイ電流を低減でき、かつ、内部電源ドライバ回路８をNch-Trを使用しているので、移動度が速く応答速度が速くなり、このため、内部電源ドライバ回路８を小型にでき、パターン面積を抑えることができる。
【００８３】
なお、図４で説明した実施の形態１の内部電源基準回路５のうち第２ドライバ制御信号のレベルを制御する回路側（定電流源制御回路５１、基準電位回路５２、トリミング回路５３及びＩＶＣ制御回路５４）を図２３に示すような回路構成であってもよいし、また、図７で説明した実施の形態２の内部電源基準回路７のうち第２ドライバ制御信号のレベルを制御する回路側を図２３に示すような回路構成であってもよい。
【００８４】
図２３に示す回路は、定電流源制御回路５１の前段側にDisable 信号を入力するインバータを備え、Disable 信号をゲート入力するPch-Tr１及びインバータの出力をゲート入力するNch-Tr１を定電流源制御回路５１に設け、また、基準電位回路５２のNch-Tr２を外部電源ＶＣＣの入力に代えてDisable 信号をゲート入力するようにし、トリミング回路５３の差動増幅器５３ａにDisable 信号をゲート入力するPch-Tr２を、ＩＶＣ制御回路５４の差動増幅器５４ａにDisable 信号をゲート入力するPch-Tr３を付加したものである。
【００８５】
この回路を実施の形態１に用いた場合の動作は以下のようになる。
モード検出回路４からのDisable 信号がＬレベルになった場合は(Enable状態)、実施の形態１と同様に内部電源ドライバ回路６のPch-Tr６ｂが第１及び第２インバータ５５，５６によるＬレベルの第１ドライバ制御信号によりオンし、外部電源ＶＣＣを内部電源ＩＶＣとして供給する。一方、図２３に示す定電流源制御回路５１のPch-Tr１及びNch-Tr１と、トリミング回路５３のPch-Tr２と、ＩＶＣ制御回路５４のPch-Tr３とがオンし、基準電位回路５２のNch-Tr２がオフするので、定電流源制御回路５１、基準電位回路５２、トリミング回路５３及びＩＶＣ制御回路５４の全てが非活性化される。この時、ＩＶＣ制御回路５４のPch-Tr３がオンになっているので、第２ドライバ制御信号がＨレベルとなり、内部電源ドライバ回路６のPch-Tr６ａをオフする。
【００８６】
Disable 信号がＨレベルに反転したときは(Disable状態) 、第１ドライバ制御信号がＨレベルに反転して内部電源ドライバ回路６のPch-Tr６ｂがオフする。この時、図２３に示すPch-Tr１及びNch-Tr１、Pch-Tr２、Pch-Tr３がオフし、Nch-Tr２がオンするので、定電流源制御回路５１、基準電位回路５２、トリミング回路５３及びＩＶＣ制御回路５４の全てが活性化され、実施の形態１と同様に第２ドライバ制御信号がＬレベルに反転して内部電源ドライバ回路６のPch-Tr６ａをオンする。
【００８７】
また、前述した回路を実施の形態２に用いた場合の動作は以下のようになる。モード検出回路４からのDisable 信号がＬレベルになった場合は(Enable状態)、実施の形態２と同様に内部電源ドライバ回路８のPch-Tr８ｂが昇圧回路９により昇圧されたＨレベルの第１ドライバ制御信号によってオンし、外部電源ＶＣＣを内部電源ＩＶＣとして供給する。一方、図２３に示す定電流源制御回路５１のPch-Tr１及びNch-Tr１と、トリミング回路５３のPch-Tr２と、ＩＶＣ制御回路５４のPch-Tr３とがオンし、基準電位回路５２のNch-Tr２がオフするので、定電流源制御回路５１、基準電位回路５２、トリミング回路５３及びＩＶＣ制御回路５４の全てが非活性化される。この時、ＩＶＣ制御回路５４のPch-Tr３がオンになっているので、第２ドライバ制御信号がＨレベルとなり、内部電源ドライバ回路８のPch-Tr８ａをオフする。
【００８８】
Disable 信号がＨレベルに反転したときは(Disable状態) 、第１ドライバ制御信号がＬレベルに反転して内部電源ドライバ回路８のPch-Tr８ｂがオフする。この時、図２３に示すPch-Tr１及びNch-Tr１、Pch-Tr２、Pch-Tr３がオフし、Nch-Tr２がオンするので、定電流源制御回路５１、基準電位回路５２、トリミング回路５３及びＩＶＣ制御回路５４の全てが活性化され、実施の形態２と同様に第２ドライバ制御信号がＬレベルに反転して内部電源ドライバ回路８のPch-Tr８ａをオンする。
【００８９】
【発明の効果】
以上のように本発明によれば、モード検出回路からの信号がＬレベル（ＤＲＡＭのEnable状態）のとき内部電源ドライバ回路の一方のＰチャネル・トランジスタをオンして、内部電源が外部電源の電圧と同じになるようにし、モード検出回路からの信号がＨレベル（ＤＲＡＭのDisable 状態）に反転したときは他方のＰチャネル・トランジスタを制御して、内部電源が外部電源の電圧より低くなるようにしたので、外部電源の電圧を変動させることなく、Disable時 の電流を低減することが可能になり、消費電力を抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るＤＲＡＭの電源制御装置の構成を示すブロック図である。
【図２】ＤＲＡＭの電源制御装置の動作を示す波形図である。
【図３】モード検出回路の説明図である。
【図４】内部電源基準回路及び内部電源ドライバ回路の説明図である。
【図５】本発明の実施の形態２に係るＤＲＡＭの電源制御装置の構成を示すブロック図である。
【図６】ＤＲＡＭの電源制御装置の動作を示す波形図である。
【図７】内部電源基準回路及び内部電源ドライバ回路の説明図である。
【図８】本発明の実施の形態３に係るＤＲＡＭの電源制御装置の構成を示すブロック図である。
【図９】ＤＲＡＭの電源制御装置の動作を示す波形図である。
【図１０】第１及び第２内部電源基準回路並びに内部電源ドライバ回路の説明図である。
【図１１】本発明の実施の形態４に係るＤＲＡＭの電源制御装置の構成を示すブロック図である。
【図１２】ＤＲＡＭの電源制御装置の動作を示す波形図である。
【図１３】ドライバ制御回路及び内部電源ドライバ回路の説明図である。
【図１４】本発明の実施の形態５に係るＤＲＡＭの電源制御装置の構成を示すブロック図である。
【図１５】ＤＲＡＭの電源制御装置の動作を示す波形図である。
【図１６】スーパーボルテージ回路の説明図である。
【図１７】本発明の実施の形態６に係るＤＲＡＭの電源制御装置の構成を示すブロック図である。
【図１８】ＤＲＡＭの電源制御装置の動作を示す波形図である。
【図１９】タイミング検出回路の説明図である。
【図２０】本発明の実施の形態７に係るＤＲＡＭの電源制御装置の構成を示すブロック図である。
【図２１】ＤＲＡＭの電源制御装置の動作を示す波形図である。
【図２２】ドライバ制御回路及び内部電源ドライバ回路の説明図である。
【図２３】実施の形態１、２の変形例を示す内部基準電源回路の説明図である。
【符号の説明】
１  電源端子、２  ＧＮＤ端子、３  スタンバイモード端子、４  モード検出回路、５，７  内部電源基準回路、６，８，１３，１８  内部電源ドライバ回路、１０  第１内部電源基準回路、１１  第２内部電源基準回路、１２，１７  ドライバ制御回路、１５  スーパーボルテージ回路、１６  タイミング回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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