(57)【特許請求の範囲】
【請求項１】
転送トランジスタおよび駆動トランジスタを有する複数のメモリセルと、
前記転送トランジスタのゲートにそれぞれ接続されている複数のワード線と、
前記ワード線に供給する電圧をそれぞれ生成する複数の第１バッファを有する第１ドライバ回路と、
前記転送トランジスタおよび前記駆動トランジスタの基板にそれぞれ接続されている複数の第１基板線と、
前記第１バッファに同期して動作し、前記第１基板線に供給する電圧をそれぞれ生成する複数の第２バッファを有する第２ドライバ回路とを備え、
前記各第１バッファは、前記転送トランジスタをオンさせるために前記ワード線に、前記転送トランジスタのソース、ドレインおよび前記駆動トランジスタのソース、ドレインと基板との間に形成されるｐｎ接合の順方向電圧より低い電源電圧を供給し、
前記各第２バッファは、前記ワード線のうち対応するワード線に前記電源電圧が供給されている時に、前記第１基板線のうち対応する第１基板線に前記転送トランジスタおよび前記駆動トランジスタの閾値電圧を低くするために、前記順方向電圧より低く、かつ前記電源電圧より高い第１電圧を供給し、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第１基板線に前記転送トランジスタおよび前記駆動トランジスタの閾値電圧を高くするための電圧を供給することを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第１基板線に負電圧を供給することを特徴とする半導体メモリ。
【請求項３】
請求項１または請求項２記載の半導体メモリにおいて、
前記メモリセルにより構成されるメモリセルアレイを備え、
前記第１および第２ドライバ回路は、前記メモリセルアレイの一側に配置されていることを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記第２ドライバ回路の第２バッファは、前記第１ドライバ回路の第１バッファの間に配置されていることを特徴とする半導体メモリ。
【請求項５】
請求項１または請求項２記載の半導体メモリにおいて、
前記メモリセルにより構成されるメモリセルアレイを備え、
前記第１および第２ドライバ回路は、前記メモリセルアレイの両側にそれぞれ配置されていることを特徴とする半導体メモリ。
【請求項６】
請求項１または請求項２記載の半導体メモリにおいて、
前記第１基板線がそれぞれ接続されている第１基板領域は、前記メモリセルのうち隣接する２つのメモリセルに共通に形成され、
前記第２バッファは、前記第１基板領域に対応してそれぞれ形成されていることを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スタティックRAMに関する。
【０００２】
【従来の技術】
近時、スタティックRAM（以下、SRAMと称する）を搭載するシステムの動作周波数が高くなってきている。また、特に、携帯機器において装置全体の消費電力を削減するために、消費電力の低いSRAMが要求されている。このような中、アクセス時間が早く、かつスタンバイ期間における消費電流（スタンバイ電流）が少ないSRAMが要求されている。
特開平１１−１６３６３号公報には、メモリセルが６つのトランジスタで構成されているSRAMにおいて、転送トランジスタと負荷トランジスタの基板（ｐウエル領域）をワード線に接続する構造が開示されている。
【０００３】
この公報のSRAMでは、転送トランジスタおよび負荷トランジスタの閾値電圧は、メモリセルをアクセスするためにワード線が高レベルに変化しているときに低くなり、メモリセル内のデータを保持するためにワード線が低レベルに変化しているときに高くなる。メモリセルのアクセス時には、転送トランジスタおよび負荷トランジスタを流れる電流が増加するため、アクセス時間は短縮される。また、スタンバイ時には、転送トランジスタおよび負荷トランジスタのリーク電流が減少するため、スタンバイ電流は削減される。
【０００４】
また、特開２０００−１１４３９９号公報には、メモリセルが６つのトランジスタで構成されるSRAMにおいて、転送トランジスタおよび駆動トランジスタのゲートをそれぞれ自身の基板に接続する構造が開示されている。また、一般的なSRAMと同様に、負荷トランジスタおよび駆動トランジスタにより、入力と出力とが互いに接続された２つのCMOSインバータが形成されている。
【０００５】
この公報のSRAMでは、転送トランジスタの閾値電圧は、メモリセルをアクセスするためにワード線が高レベルに変化しているときに低くなり、メモリセル内のデータを保持するためにワード線が低レベルに変化しているときに高くなる。駆動トランジスタの閾値電圧は、ゲートに低レベルが与えられているときに低くなる。そして、メモリセルのアクセス時には、転送トランジスタを流れる電流が増加するため、アクセス時間は短縮される。また、スタンバイ時には、負荷トランジスタおよび駆動トランジスタにより構成される２つのCMOSインバータのうち、負荷トランジスタがオンしているCMOSインバータのリーク電流が減少するため、スタンバイ電流は削減される。
【０００６】
【発明が解決しようとする課題】
一般に、SRAM等の半導体集積回路では、トランジスタのレイアウトサイズを小さくするため、これ等トランジスタの基板領域（ウエル領域）は、多数のトランジスタで共有されている。換言すれば、多数のトランジスタに対応して１つのウエル領域が形成されている。このため、上述した従来技術では、ワード線をトランジスタの基板に接続した場合、ワード線を駆動するワードドライバは、ワード線だけでなく基板の負荷も駆動しなくてはならない。この結果、トランジスタの閾値電圧を低くしても、メモリセルのアクセス時間は遅くなってしまう。
【０００７】
また、転送トランジスタおよび駆動トランジスタを構成するnMOSトランジスタは、ソースおよびドレインがｎ形拡散層で形成されている。このため、ワード線の高レベル電圧が、ｐｎ接合の順方向電圧より高い場合、基板（ｐ形ウエル領域）にワード線の高レベル電圧が供給されるとｐ形ウエル領域からnMOSトランジスタのソースまたはドレインに電流が流れてしまう。この結果、メモリセルのアクセス時に誤動作（データの破壊または誤ったデータの読み出し）するおそれがある。
【０００８】
本発明の目的は、半導体メモリのアクセス時間を短縮するとともにスタンバイ電流を削減することにある。
本発明の別の目的は、メモリセルのアクセス時の誤動作を防止することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体メモリでは、メモリセルは、転送トランジスタおよび駆動トランジスタを有している。転送トランジスタのゲートは、ワード線にそれぞれ接続されている。転送トランジスタおよび駆動トランジスタの基板は、第１基板線にそれぞれ接続されている。第１ドライバ回路の第１バッファは、ワード線に供給する電圧をそれぞれ生成する。２ドライバ回路の第２バッファは、第１バッファに同期して動作し、第１基板線に供給する電圧をそれぞれ生成する。転送トランジスタおよび駆動トランジスタの基板電圧は、ワード線の選択・非選択に応じて変化する。このため、転送トランジスタおよび駆動トランジスタの閾値電圧は、ワード線の選択・非選択に応じて変化する。
【００１０】
各第２バッファは、ワード線の選択中（メモリセルのアクセス時）に、第１基板線に転送トランジスタおよび駆動トランジスタの閾値電圧を低くする電圧を供給し、ワード線の非選択中（スタンバイ時）に、転送トランジスタおよび駆動トランジスタの閾値電圧を高くする電圧を供給する。このため、メモリセルのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。ワード線と第１基板線は、それぞれ第１バッファおよび第２バッファに接続されているため、第１基板線の電圧をワード線と異なる電圧に設定できる。第１基板線の電圧をワード線の電圧と独立に設定できるため、メモリセルの電気的特性を向上できる。この結果、半導体メモリの動作時にアクセス時間を短縮でき、スタンバイ時にスタンバイ電流を削減できる。
【００１１】
例えば、各第２バッファは、ワード線の選択時に、転送トランジスタおよび駆動トランジスタのソース、ドレインと基板との間に形成されるｐｎ接合の順方向電圧より低い第１電圧を第１基板線に供給する。このため、メモリセルのアクセス時にトランジスタに順方向電圧が流れることを防止できる。すなわち、メモリセルが誤動作することを防止できる。
【００１２】
本発明の半導体メモリでは、負電圧生成回路は、負電圧を生成する。各第２バッファは、ワード線の非選択時に第１基板線に負電圧を供給する。このため、スタンバイ時に、メモリセルの転送トランジスタおよび駆動トランジスタのリーク電流を削減でき、スタンバイ電流をさらに削減できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されていることを示している。頭に"/"が付く信号は、負論理を示している。図中の二重丸は、外部端子を示している。以降の説明では、"チップセレクト信号"を"/CS信号"というように、信号名を略して表す場合がある。
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にCMOSプロセスを使用してSRAMとして形成されている。
【００１７】
SRAMは、コマンドバッファ１０、アドレスバッファ１２、データ入出力バッファ１４、動作制御回路１６、アドレスデコーダ１８、２０およびメモリコア２２を有している。
コマンドバッファ１０は、外部からコマンド信号（チップセレクト信号/CS、書き込みイネーブル信号/WEおよび出力イネーブル信号/OE）を受信する。アドレスバッファ１２は、アドレス端子を介してアドレス信号ADを受信し、受信した信号をロウアドレス信号RAD（上位アドレス）およびコラムアドレス信号CAD（下位アドレス）として出力する。
【００１８】
データ入出力バッファ１４は、読み出し動作時にメモリコア２２からの読み出しデータをデータバスDBを介して受信し、受信したデータをデータ端子DQに出力し、書き込み動作時に書き込みデータをデータ端子DQを介して受信し、受信したデータをデータバスDBに出力する。
動作制御回路１６は、コマンドバッファ１０から供給されるコマンド信号を解読し、メモリコア２２を動作させるための制御信号を出力する。アドレスデコーダ１８は、ロウアドレス信号RADをデコードし、デコード信号RAD2として出力する。アドレスデコーダ２０は、コラムアドレス信号CADをデコードし、デコード信号CAD2として出力する。
【００１９】
メモリコア２２は、メモリセルアレイARY、ワードデコーダWDEC、ウエルドライバPWD、センスアンプSA、コラムデコーダCDECおよび入出力制御回路I/Oを有している。メモリセルアレイARYは、複数のワード線WL、複数の第１基板線SL1、相補のビット線BL、/BLと、ワード線WLおよびビット線BL、/BLの交点に配置されたメモリセルMCを有している。第１基板線SL1は、隣接する２つのメモリセルMCの間に、ワード線WLの配線方向に沿って配線されている。
【００２０】
ワードデコーダWDECは、アドレスデコーダ１８からのデコード信号RAD2に応じて、ワード線WLのいずれかを駆動（選択）する。ウエルドライバPWDは、デコード信号RAD2に応じて、第１基板線SL1のいずれかを駆動（選択）する。コラムデコーダCDECは、アドレスデコーダ２０からのデコード信号CAD2に応じて複数組のビット線BL、/BLのいずれかをデータバスDBに接続する。ワードデコーダWDECおよびウエルドライバPWDは、メモリセルアレイARYの一側（図の左側）にビット線BL、/BLの配線方向に沿って配置されている。
【００２１】
図２は、図１に示したメモリコア２２の要部の詳細を示している。
メモリセルアレイARYには、太い破線枠で示した複数のメモリセルMCがマトリックス状に配置されている。メモリセルMCは、２つの転送トランジスタTT、２つの駆動トランジスタDTおよび２つの負荷トランジスタLTを有している。転送トランジスタTTおよび駆動トランジスタDTは、nMOSトランジスタで構成され、負荷トランジスタLTは、pMOSトランジスタで構成されている。以下、nMOSトランジスタ、pMOSトランジスタを、単にnMOS、pMOSとも称する。
【００２２】
負荷トランジスタLTおよび駆動トランジスタDTにより、入力と出力とが互いに接続された２つのCMOSインバータが形成されている。負荷トランジスタLTのソースは、電源線VDD（例えば２Ｖ）に接続されている。駆動トランジスタDTのソースは、接地線VSS（０Ｖ）に接続されている。転送トランジスタTTは、CMOSインバータの入力をビット線BL、/BLにそれぞれ接続している。転送トランジスタTTのゲートは、ワード線に接続されている。すなわち、メモリセルMCを構成するトランジスタの接続は、一般の６トランジスタタイプのSRAMのメモリセルと同じである。
【００２３】
転送トランジスタTTおよび駆動トランジスタDTの基板（ｐ形ウエル領域PW；図中の一点鎖線）は、第１基板線SL1に接続されている。負荷トランジスタLTの基板（ｎ形ウエル領域NW；図中の二点鎖線）は、特に図示していないが電源線VDDに接続されている。
図の上下方向に隣接する２つのメモリセルMCは、鏡面対称に形成されている。nMOSの基板領域（ｐ形ウエル領域）PWは、隣接する２つのメモリセル領域に重複して、ワード線WLの配線方向に沿って形成されている。すなわち、各ウエル領域PWは、隣接する２つのメモリセルMCに共通に形成されている。
【００２４】
同様に、pMOSの基板領域（ｎ形ウエル領域）NWは、隣接する２つのメモリセル領域に重複して、ワード線WLの配線方向に沿って形成されている。すなわち、各ウエル領域NWは、隣接する２つのメモリセルMCに共通に形成されている。ウエル領域PW、NWをそれぞれ２つのメモリセルMCで共有することで、メモリセルMC間の素子分離領域の面積を小さくでき、メモリセルアレイARYの面積を小さくできる。SRAM等の半導体メモリでは、メモリセルアレイARYは、チップ面積のほとんどを占めている。このため、メモリセルアレイARYの面積を小さくすることで、チップサイズが小さくなり、チップコストが削減される。
【００２５】
ワードデコーダWDECは、デコード信号RAD2のデコード回路（図示せず）と、ワード線WLをそれぞれ駆動する複数のワードバッファBUF1（第１バッファ）とを有している。ワードバッファBUF1は、デコード信号RAD2に応じてそのいずれかが活性化される。活性化されたワードバッファBUF1は、対応するワード線WLに電源電圧VDDを供給する。活性化されないワードバッファBUF1は、対応するワード線WLに接地電圧VSSを供給する。すなわち、ワードデコーダWDECは、ワード線WLを駆動するワードバッファBUF1を有する第１ドライバ回路として動作する。
【００２６】
ウエルドライバPWDは、デコード信号RAD2のデコード回路（図示せず）と、第１基板線SL1をそれぞれ駆動する複数のウエルバッファ（第２バッファ）BUF2とを有している。ウエルバッファBUF2は、ウエル領域PWに対応してそれぞれ形成するために、ワードバッファBUF1の間にそれぞれ配置されている。ウエルバッファBUF2をワードバッファBUF1の間に配置することで、第１基板線SL1をワード線WLに交差することなく配線できる。このため、メモリセルアレイARYのレイアウト設計は容易になる。
【００２７】
ウエルバッファBUF2は、隣接する２つのワードバッファBUF1に対応してそれぞれ形成されている。ウエルバッファBUF2は、隣接する２つのワードバッファBUF1の一方が活性化されたときに活性化される。より詳細には、デコード信号RAD2のうち下位１ビットを除いたデコード信号がウエルドライバPWDのデコード回路に供給される。活性化されたウエルバッファBUF2は、対応する第１基板線SL1に電源電圧VDDを供給する。活性化されないウエルバッファBUF2は、対応する第１基板線SL1に接地電圧VSSを供給する。すなわち、ウエルドライバPWDは、第１基板線SL1を駆動するウエルバッファBUF2を有する第２ドライバ回路として動作する。
【００２８】
図３は、図２に示したメモリセルMCの断面構造を示している。nMOSは、転送トランジスタTTを示し、pMOSは、負荷トランジスタLTを示している。図中"ｐ＋"は、高濃度のｐ形拡散層、"ｎ＋"は、高濃度のｎ形拡散層を示している。
ｐ形の基板PSUB（シリコン基板）には、ｎ形不純物が導入され、ウエル領域NW1、およびpMOSの基板領域であるｎ形ウエル領域NWが形成されている。ウエル領域NW1の表面には、ｐ形不純物が導入され、nMOSの基板領域であるｐ形ウエル領域PWが形成されている。
【００２９】
このように、一方のウエル領域（この例ではPW）と基板PSUBとが分離した構造は、一般に３重ウエル構造と称されている。３重ウエル構造にすることで、nMOSのウエル領域PWと、基板PSUBとを電気的に容易に分離できる。すなわち、図２に示したように、電気的に分離された複数のウエル領域PWを形成できる。なお、ｐ形基板では、電気的に分離された複数のｎ形のウエル領域NWは、ｎ形不純物を導入するだけで形成できる。
【００３０】
nMOSのソース、ドレイン（ともにｎ＋層）は、ウエル領域PWの表面にｎ形不純物を導入して形成されている。nMOSのソース・ドレインの一方は、ビット線BLまたは/BLに接続されている。nMOSのゲートは、ワード線WLに接続されている。nMOSのソース・ドレインの他方は、pMOSのソース・ドレインの一方に接続されている。nMOSの基板（ウエル領域PW）、ｐ形拡散領域（ｐ＋層）を介して第１基板線SL1に接続されている。
【００３１】
pMOSのソース、ドレイン（ともにｐ＋層）は、ウエル領域NWの表面にｐ形不純物を導入して形成されている。pMOSのソース・ドレインの他方は、電源線VDDに接続されている。pMOSのゲートは、図示しないCMOSインバータの出力に接続されている。pMOSの基板（ｎウエルNW）は、ｎ形不純物が導入された拡散領域（ｎ＋層）を介して、電源線VDDに接続されている。
【００３２】
図４は、第１の実施形態のSRAMの動作を示している。
SRAMを制御するシステム装置は、読み出し動作または書き込み動作を実行するときにチップセレクト信号/CSを低レベルに変化させ、SRAMを活性状態にする（この例では、読み出し動作を示す）。システム装置は、SRAMにアクセスしないとき、チップセレクト信号/CSを高レベルに変化させ、SRAMをスタンバイ状態にする。
【００３３】
チップセレクト信号/CSの低レベル期間にアドレス信号AD（AD1）が供給されると、ワードデコーダWDECは、アドレス信号AD1に対応するワード線WLを選択し、このワード線WLの電圧を電源電圧VDDに変化する（図４（ａ））。ウエルドライバPWDは、アドレス信号AD1のうち下位１ビットを除くアドレス信号に対応する第１基板線SL1を選択し、この第１基板線SL1の電圧を電源電圧VDDに変化する（図４（ｂ））。ここで、ウエルドライバPWDのウエルバッファBUF2は、ワードデコーダWDECのワードバッファBUF1に同期して動作する。
【００３４】
選択されたワード線WLに接続されているメモリセルMCは、転送トランジスタTTおよびビット線BL、/BLを介してデータバスDBにデータDATAを出力する（図４（ｃ））。データバスDBに出力されたデータDATAは、出力イネーブル信号/OEが低レベルの間、データ端子DQに出力される（図４（ｄ））。すなわち、読み出し動作が実行される。
【００３５】
ワード線WLにより選択されたメモリセルMCのｐ形ウエル領域PWには、ワード線WLの選択中に第１基板線SL1を介して電源電圧VDDが供給される。このため、動作するメモリセルMCの転送トランジスタTTおよび駆動トランジスタDTの閾値電圧は低くなる。すなわち、ウエルバッファBUF2は、ワード線WLに転送トランジスタTTをオンさせる電圧が供給されている時に、第１基板線SL1に転送トランジスタTTおよび駆動トランジスタDTの閾値電圧を低くする電圧を供給する。したがって、転送トランジスタTTおよび駆動トランジスタDTのオン抵抗が低くなり、ソース・ドレイン間電流は増加する。この結果、メモリセルMCの動作が高速になり、アクセス時間が短縮される。
【００３６】
なお、複数のウエル領域PWが、メモリセルアレイARYに形成されているため、各ウエル領域PWの寄生容量等の負荷は小さくなる。したがって、ウエルバッファBUF2の駆動能力を最小限にでき、メモリセルMCのアクセス時の消費電流を最小限にできる。
ワード線WLは、ウエル領域PWに接続されることなく、転送トランジスタTTのゲートのみに接続されている。したがって、ワード線WLの選択に同期してウエル領域PWの電圧を変化させる仕様のSRAMにおいても、ワード線WLの負荷が増加することを防止できる。この結果、ワードバッファBUF1が動作を開始してから転送トランジスタTTがオンするまでの時間は、ワード線WLをウエル領域PWに直接接続しているSRAMに比べ、大幅に短縮される。このため、メモリセルMCの動作はさらに高速になり、アクセス時間はさらに短縮される。
【００３７】
チップセレクト信号/CSが高レベルに変化すると、SRAMは、スタンバイ状態に移行する。ワードデコーダWDECは、ワード線WLの電圧を接地電圧VSSに変化させる（図４（ｅ））。ウエルドライバPWDは、第１基板線SL1の電圧を接地電圧VSSに変化させる（図４（ｆ））。メモリセルアレイARYの全てのウエル領域PWには、第１基板線SL1を介して接地電圧VSSが供給される。転送トランジスタTTおよび駆動トランジスタDTの閾値電圧は、メモリセルMCのアクセス中に比べ高くなる。換言すれば、ウエルバッファBUF2は、ワード線WLに転送トランジスタTTをオフさせる電圧が供給されている時に、第１基板線SL1に転送トランジスタTTおよび駆動トランジスタDTの閾値電圧を高くする電圧を供給する。したがって、SRAMのスタンバイ状態において、転送トランジスタTTおよび駆動トランジスタDTのオフ抵抗が高くなり、ソース・ドレイン間を流れるリーク電流は減少する。この結果、スタンバイ状態での消費電流（スタンバイ電流）は減少する。
【００３８】
以上、本実施形態では、転送トランジスタTTおよび駆動トランジスタLTの閾値電圧を、ワード線WLの選択期間に同期して低くし、ワード線WLの非選択期間に同期して高くした。このため、メモリセルMCのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。この結果、SRAMの動作時にアクセス時間を短縮でき、スタンバイ電流を削減できる。
【００３９】
第１基板線SL1の電圧をワード線WLの電圧と独立して設定できるため、メモリセルMCの電気的特性を向上できる。
第１基板線SL1に電源電圧VDDおよび接地電圧VSSを供給することで、第１基板線SL1に供給する電圧を生成する回路を不要にできる。この結果、SRAMのチップサイズの増加および消費電力の増加を防止できる。
【００４０】
図５は、本発明の半導体メモリの第２の実施形態におけるメモリセルアレイの要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体メモリは、シリコン基板上にCMOSプロセスを使用してSRAMとして形成されている。SRAMを構成する各ブロックは、第１の実施形態（図１）とほぼ同じである。
【００４１】
この実施形態では、ウエルドライバPWDのウエルバッファBUF2は、隣接するワードバッファBUF1がワード線WLに電源電圧VDDを供給するときに、第１基板線SL1に電源電圧より低い第１電圧VDD1を供給する。メモリセルアレイARYのその他の構成は、第１の実施形態（図２）と同じである。
第１電圧VDD1は、抵抗分割等により電源電圧VDDを降圧することで生成される。第１電圧VDD1は、転送トランジスタTTおよび駆動トランジスタDTのｐｎ接合の順方向電圧より低い電圧に設定されている。すなわち、電源電圧VDD＞順方向電圧＞第１電圧VDD1の関係がある。このため、メモリセルMCのアクセス時に、第１基板線SL1に第１電圧VDD1が供給されても、転送トランジスタTTおよび駆動トランジスタDTのｐｎ接合に順方向電流が流れることが防止される。したがって、アクセス時の動作電流は下がり、アクセス時の誤動作も防止される。
【００４２】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ワード線WLの選択時に、転送トランジスタTTおよび駆動トランジスタDTのソース、ドレインと基板との間に形成されるｐｎ接合の順方向電圧より低い第１電圧VDD1を第１基板線SL1に供給した。このため、メモリセルMCのアクセス時にトランジスタに順方向電圧が流れることを防止できる。すなわち、メモリセルMCが誤動作することを防止できる。また、メモリセルMCのアクセス時に、アクセスに寄与しない無駄な電流がメモリセルMCに流れることを防止できる。
【００４３】
図６は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態のSRAMには、第１の実施形態のメモリコア２２の代わりにメモリコア２２Ａが形成されている。また、負電圧"−VP"を生成するチャージポンプ２４（負電圧生成回路）が新たに形成されている。チャージポンプ２４で生成される負電圧"−VP"は、ウエルドライバPWDに供給される。その他の構成は、第１の実施形態とほぼ同じである。
【００４４】
図７は、図６に示したメモリコア２２Ａの要部の詳細を示している。
ウエルドライバPWDのウエルバッファBUF2は、隣接する２つのワードバッファBUF1の一方がワード線WLに電源電圧VDDを供給するときに、第１基板線SL1に電源電圧VDDをそれぞれ供給する。ウエルバッファBUF2は、隣接する２つのワードバッファBUF1の両方がワード線WLに接地電圧VSSを供給するときに、第１基板線SL1に負電圧"−VP" をそれぞれ供給する。メモリセルアレイARYのその他の構成は、第１の実施形態（図２）と同じである。
【００４５】
この実施形態では、スタンバイ状態おいて、ウエルバッファBUF2は、第１基板線SL1に負電圧"−VP"を供給する。このため、スタンバイ状態において、転送トランジスタTTおよび駆動トランジスタDTの閾値電圧は、第１および第２の実施形態より高くなる。したがって、スタンバイ電流はさらに小さくなる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ワード線WLの非選択時に第１基板線SL1に負電圧"−VP"を供給したので、スタンバイ状態において、メモリセルMCの転送トランジスタTTおよび駆動トランジスタDTのリーク電流を削減できる。この結果、スタンバイ電流をさらに削減できる。
【００４６】
図８は、本発明の半導体メモリの第４の実施形態におけるメモリセルアレイの要部を示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体メモリは、シリコン基板上にCMOSプロセスを使用してSRAMとして形成されている。SRAMを構成する各ブロックは、第３の実施形態（図６）とほぼ同じである。
【００４７】
この実施形態では、ウエルドライバPWDのウエルバッファBUF2は、隣接する２つワードバッファBUF1の一方がワード線WLに電源電圧VDDを供給するときに、第１基板線SL1に電源電圧より高い第１電圧VDD1を供給する。第１電圧VDD1は、転送トランジスタTTおよび駆動トランジスタDTのｐｎ接合の順方向電圧より低い電圧に設定されている。すなわち、順方向電圧＞第１電圧VDD1＞電源電圧VDDの関係がある。
【００４８】
また、ウエルバッファBUF2は、隣接する２つのワードバッファBUF1の両方がワード線WLに接地電圧VSSを供給するときに、第１基板線SL1に負電圧"−VP"を供給する。メモリセルアレイARYのその他の構成は、第３の実施形態（図７）と同じである。
メモリセルMCのアクセス時に、転送トランジスタTTおよび駆動トランジスタDTの基板（ウエル領域PW）に、電源電圧VDDより高い第１電圧VDD1が供給される。このため、転送トランジスタTTおよび駆動トランジスタDTの動作速度は早くなる。また、第２の実施形態と同様に、メモリセルMCのアクセス時に、転送トランジスタTTおよび駆動トランジスタDTのｐｎ接合に順方向電流が流れないため、アクセス時にアクセスに寄与しない無駄な電流はなくなり、同時にアクセス時の誤動作が防止される。
【００４９】
スタンバイ状態では、転送トランジスタTTおよび駆動トランジスタDTの基板（ウエル領域PW）に負電圧"−VP"が供給されるため、第３の実施形態と同様に、スタンバイ電流は削減される。
この実施形態においても、上述した第１〜第３の実施形態と同様の効果を得ることができる。
【００５０】
図９は、本発明の半導体メモリの第５の実施形態におけるメモリセルアレイの要部を示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５１】
この実施形態の半導体メモリは、シリコン基板上にCMOSプロセスを使用してSRAMとして形成されている。SRAMを構成する各ブロックは、第３の実施形態（図６）とほぼ同じである。
この実施形態では、ウエルドライバPWDのウエルバッファBUF2は、隣接する２つのワードバッファBUF1の一方がワード線WLに電源電圧VDDを供給するときに、第１基板線SL1に接地電圧VSSを供給する。接地電圧VSSは、転送トランジスタTTおよび駆動トランジスタDTのｐｎ接合の順方向電圧より低い第１電圧でもある。ウエルバッファBUF2におけるインバータの入力端子に供給される信号の論理は、ワード線WLに電源電圧VDDを供給するワードバッファBUF1の入力端子に供給される信号の論理と同じである。また、ウエルバッファBUF2は、隣接する２つのワードバッファBUF1の両方がワード線WLに接地電圧VSSを供給するときに、第１基板線SL1に負電圧"−VP"を供給する。メモリセルアレイARYのその他の構成は、第３の実施形態（図７）と同じである。
【００５２】
この実施形態は、高速動作を実現するためにメモリセルMCのnMOSトランジスタの閾値電圧を低く設定したSRAMに適用される。閾値電圧を低く設定した場合、トランジスタのサブスレッショルド電流（リーク電流）が大きいため、本発明を適用しない場合スタンバイ電流は大きくなる。転送トランジスタTTおよび駆動トランジスタDTの基板（ウエル領域PW）を、ワード線WLの選択時（アクセス時）に接地電圧VSSに設定し、ワード線WLの非選択時（スタンバイ時）に負電圧"−VP"に設定することで、閾値電圧が低く設定されている場合にもスタンバイ電流は抑えられ、アクセス時間は短縮される。
【００５３】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ワード線WLの非選択時に第１基板線SL1に接地電圧VSSを供給したので、第１基板線SL1に供給する高レベル側の電圧を生成する回路を不要にできる。この結果、SRAMのチップサイズの増加および消費電力の増加を防止できる。
【００５４】
図１０は、本発明の半導体メモリの第６の実施形態を示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態のSRAMには、第３の実施形態のメモリコア２２Ａの代わりにメモリコア２２Ｂが形成されている。また、昇圧電圧である第２電圧VDD2を生成するチャージポンプ２６（昇圧回路）が新たに形成されている。チャージポンプ２６で生成される第２電圧VDD2は、メモリセルMCのpMOSトランジスタの基板であるウエルドライバNWD（後述）に供給される。その他の構成は、第３の実施形態と同じである。メモリコア２２Ｂは、ワードデコーダWDECおよびウエルデコーダPWDの他に、ウエルデコーダNWDが新たに形成されている。ウエルデコーダNWDの出力は、第２基板線SL2に接続されている。
【００５５】
図１１は、図１０に示したメモリコア２２Ｂの要部の詳細を示している。
図１１では、pMOSトランジスタの基板（ｎ形ウエル領域NW）を図の中央に記載している。第１の実施形態と同様に、隣接する２つのメモリセルMCは、鏡面対称に形成されている。nMOSの基板（ｐ形ウエル領域PW）は、隣接する２つのメモリセルMCに共通に形成されている。同様に、pMOSの基板（ｎ形ウエル領域NW）は、前述した実施形態と同様に、隣接する２つのメモリセルMCに共通に形成されている。ウエル領域NW（負荷トランジスタLTの基板）は、第２基板線SL2に接続されている。
【００５６】
メモリコア２２Ｂは、メモリセルアレイARYの一側に、ワードデコーダWDEC、ウエルデコーダPWDおよびウエルデコーダNWDを有している。ウエルデコーダPWDおよびウエルデコーダNWDは、ワードデコーダWDECの間に交互に配置されている。ワードデコーダWDECおよびウエルデコーダPWDは、第３の実施形態（図７）と同じである。ワードデコーダWDECは、出力がワード線WLにそれぞれ接続されたワードバッファBUF1を有している。ウエルデコーダPWDは、出力が第１基板線SL1にそれぞれ接続されたウエルバッファBUF2を有している。
【００５７】
ウエルデコーダNWDは、デコード信号RAD2のデコード回路（図示せず）と、第２基板線SL2をそれぞれ駆動する複数のウエルバッファBUF3（第３バッファ）とを有している。ウエルバッファBUF3は、隣接する２つのワード線WLの一方が選択されたとき、第２基板線SL2に電源電圧VDDを供給する。ウエルバッファBUF3は、隣接する２つのワード線WLの両方が非選択されたとき、第２基板線SL2に電源電圧VDDより高い第２電圧VDD2を供給する。このように、ウエルドライバNWDは、第２基板線SL2を駆動するウエルバッファBUF3を有する第３ドライバ回路として動作する。
【００５８】
この実施形態では、SRAMのスタンバイ状態において、負荷トランジスタLTの基板に電源電圧より高い第２電圧が供給されるため、負荷トランジスタLTの閾値電圧は高くなり、リーク電流は削減される。メモリセルMCのアクセス時に、負荷トランジスタLTの基板に、電源電圧VDDが供給される。このため、負荷トランジスタLTの閾値電圧は低くなり、オン抵抗が低くなる。転送トランジスタTTおよび駆動トランジスタDTの動作は、第３の実施形態と同じである。
【００５９】
転送トランジスタTTおよび駆動トランジスタDTの閾値電圧とともに、負荷トランジスタの閾値電圧を、ワード線WLの選択・非選択に応じて変化させることで、メモリセルMCのアクセス時にトランジスタは高速に動作し、メモリセルMCの非アクセス時（スタンバイ時）にトランジスタのリーク電流は削減される。
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、負荷トランジスタLTの閾値電圧を、ワード線WLの選択期間に同期して低くし、ワード線WLの非選択期間に同期して高くした。このため、メモリセルMCのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。この結果、SRAMの動作時にアクセス時間を短縮でき、スタンバイ電流を削減できる。
【００６０】
ワード線WLの非選択時に第２基板線SL2に電源電圧VDDより高い第２電圧VDD2を供給したので、スタンバイ時に、メモリセルMCの負荷トランジスタLTのリーク電流を削減できる。この結果、スタンバイ電流をさらに削減できる。
なお、上述した実施形態では、ウエルデコーダPWDとワードデコーダWDECとを、メモリセルアレイARYの一側に配置した例について述べた。あるいは、ウエルデコーダPWD、NWDとワードデコーダWDECとを、メモリセルアレイARYの一側に配置した例について述べた。本発明はかかる実施形態に限定されるものではない。
【００６１】
例えば、図１２に示すように、ウエルデコーダPWD、NWD（またはウエルデコーダPWD、NWDの一方）を、メモリセルアレイARYにおけるワードデコーダWDECに対向する側に配置してもよい。特に、既存のメモリコアに本発明を適用する場合に、図１２に示したレイアウトにすることで設計期間を短縮できる。ウエルデコーダPWD、NWDをメモリセルアレイARYの他側に形成する場合、図に示したように、ウエルバッファBUF2、BUF3を交互に配置することで、レイアウト面積を小さくできる。
【００６２】
また、上述した実施形態では、ウエルデコーダPWDのウエルバッファBUF2を、ワードバッファBUF1の間に配置した例について述べた。あるいは、ウエルデコーダPWDのウエルバッファBUF2およびウエルデコーダNWDのウエルバッファBUF3を、ワードバッファBUF1の間に交互に配置した例について述べた。本発明はかかる実施形態に限定されるものではない。
【００６３】
例えば、図１３に示すように、ウエルデコーダPWD、NWD（またはウエルデコーダPWD、NWDの一方）をワードデコーダWDECに沿って独立して形成してもよい。特に、既存のメモリコアに本発明を適用する場合に、図１３に示したレイアウトにすることで設計期間を短縮できる。また、図１３に示したように、ウエルデコーダPWD、NWDを両方形成する場合ウエルバッファBUF2、BUF3を交互に配置することで、ウエルデコーダPWD、NWDレイアウト面積を小さくできる。
【００６４】
上述した実施形態では、本発明をSRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＣＰＵ等のロジックLSIまたはシステムメモリに搭載されるSRAMコアに適用してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  転送トランジスタおよび駆動トランジスタを有する複数のメモリセルと、
前記転送トランジスタのゲートにそれぞれ接続されている複数のワード線と、
前記ワード線に供給する電圧をそれぞれ生成する複数の第１バッファを有する第１ドライバ回路と、
前記転送トランジスタおよび前記駆動トランジスタの基板にそれぞれ接続されている複数の第１基板線と、
前記第１バッファに同期して動作し、前記第１基板線に供給する電圧をそれぞれ生成する複数の第２バッファを有する第２ドライバ回路とを備えていることを特徴とする半導体メモリ。
（付記２）  付記１記載の半導体メモリにおいて、
前記各第２バッファは、前記ワード線のうち対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記第１基板線のうち対応する第１基板線に前記転送トランジスタおよび前記駆動トランジスタの閾値電圧を低くする電圧を供給し、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第１基板線に前記転送トランジスタおよび前記駆動トランジスタの閾値電圧を高くする電圧を供給することを特徴とする半導体メモリ。
（付記３）  付記２記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記対応する第１基板線に電源電圧を供給することを特徴とする半導体メモリ。
（付記４）  付記２記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記対応する第１基板線に前記転送トランジスタのソース、ドレインおよび前記駆動トランジスタのソース、ドレインと基板との間に形成されるｐｎ接合の順方向電圧より低い第１電圧を供給することを特徴とする半導体メモリ。
（付記５）  付記４記載の半導体メモリにおいて、
前記第１電圧は、電源電圧より低いことを特徴とする半導体メモリ。
【００６５】
（付記６）  付記４記載の半導体メモリにおいて、
前記第１電圧は、電源電圧より高いことを特徴とする半導体メモリ。
（付記７）  付記２記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第１基板線に接地電圧を供給することを特徴とする半導体メモリ。
（付記８）  付記２記載の半導体メモリにおいて、
負電圧を生成する負電圧生成回路を備え、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第１基板線に前記負電圧を供給することを特徴とする半導体メモリ。
（付記９）  付記８記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記対応する第１基板線に接地電圧を供給することを特徴とする半導体メモリ。
（付記１０）  付記１記載の半導体メモリにおいて、
前記メモリセルにより構成されるメモリセルアレイを備え、
前記第１および第２ドライバ回路は、前記メモリセルアレイの一側に配置されていることを特徴とする半導体メモリ。
【００６６】
（付記１１）  付記１０記載の半導体メモリにおいて、
前記第２ドライバ回路の第２バッファは、前記第１ドライバ回路の第１バッファの間に配置されていることを特徴とする半導体メモリ。
（付記１２）  付記１記載の半導体メモリにおいて、
前記メモリセルにより構成されるメモリセルアレイを備え、
前記第１および第２ドライバ回路は、前記メモリセルアレイの両側にそれぞれ配置されていることを特徴とする半導体メモリ。
【００６７】
（付記１３）  付記１記載の半導体メモリにおいて、
前記第１基板線がそれぞれ接続されている第１基板領域は、前記メモリセルのうち隣接する２つのメモリセルに共通に形成され、
前記第２バッファは、前記第１基板領域に対応してそれぞれ形成されていることを特徴とする半導体メモリ。
【００６８】
（付記１４）  転送トランジスタおよび負荷トランジスタを有する複数のメモリセルと、
前記転送トランジスタのゲートにそれぞれ接続されている複数のワード線と、
前記ワード線に供給する電圧をそれぞれ生成する第１バッファを有する第１ドライバ回路と、
前記負荷トランジスタの基板にそれぞれ接続されている複数の第２基板線と、
前記第１バッファに同期して動作し、前記第２基板線に供給する電圧をそれぞれ生成する複数の第３バッファを有する第３ドライバ回路とを備えていることを特徴とする半導体メモリ。
（付記１５）  付記１４記載の半導体メモリにおいて、
前記各第３バッファは、前記ワード線のうち対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記第２基板線のうち対応する第２基板線に前記負荷トランジスタの閾値電圧を低くする電圧を供給し、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第２基板線に前記負荷トランジスタの閾値電圧を高くする電圧を供給することを特徴とする半導体メモリ。
（付記１６）  付記１５記載の半導体メモリにおいて、
電源電圧より高い昇圧電圧を生成する昇圧回路を備え、
前記各第３バッファは、前記対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記対応する第２基板線に電源電圧を供給し、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第２基板線に電源電圧より高い前記昇圧電圧を供給することを特徴とする半導体メモリ。
（付記１７）  付記１４記載の半導体メモリにおいて、
前記メモリセルにより構成されるメモリセルアレイを備え、
前記第１および第３ドライバ回路は、前記メモリセルアレイの一側に配置されていることを特徴とする半導体メモリ。
【００６９】
（付記１８）  付記１４記載の半導体メモリにおいて、
前記第２ドライバ回路の第２バッファは、前記第１ドライバ回路の第１バッファの間に配置されていることを特徴とする半導体メモリ。
（付記１９）  付記１４記載の半導体メモリにおいて、
前記メモリセルにより構成されるメモリセルアレイを備え、
前記第１および第２ドライバ回路は、前記メモリセルアレイの両側にそれぞれ配置されていることを特徴とする半導体メモリ。
【００７０】
（付記２０）  付記１４記載の半導体メモリにおいて、
前記第２基板線がそれぞれ接続されている第２基板領域は、前記メモリセルのうち隣接する２つのメモリセルに共通に形成され、
前記第３バッファは、前記第２基板領域に対応してそれぞれ形成されていることを特徴とする半導体メモリ。
【００７１】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００７２】
【発明の効果】
本発明の半導体メモリでは、メモリセルのアクセス時に、第１基板線に転送トランジスタおよび駆動トランジスタの閾値電圧を低くする電圧を供給し、スタンバイ時に、転送トランジスタおよび駆動トランジスタの閾値電圧を高くする電圧を供給したので、メモリセルのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。この結果、半導体メモリの動作時にアクセス時間を短縮でき、スタンバイ時にスタンバイ電流を削減できる。
【００７３】
本発明の半導体メモリでは、半導体メモリのチップサイズの増加および消費電力の増加を防止できる。
本発明の半導体メモリでは、メモリセルのアクセス時にトランジスタに順方向電圧が流れることを防止でき、メモリセルが誤動作することを防止できる。
本発明の半導体メモリでは、半導体メモリのチップサイズの増加および消費電力の増加を防止できる。
【００７４】
本発明の半導体メモリでは、スタンバイ時に、メモリセルの転送トランジスタおよび駆動トランジスタのリーク電流を削減でき、スタンバイ電流をさらに削減できる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したメモリコアの要部の詳細を示すブロック図である。
【図３】図２に示したメモリセルの構造を示す断面図である。
【図４】第１の実施形態のSRAMの動作を示すタイミング図である。
【図５】本発明の半導体メモリの第２の実施形態におけるメモリセルアレイの要部を示すブロック図である。
【図６】本発明の半導体メモリの第３の実施形態を示すブロック図である。
【図７】図６に示したメモリコアの要部の詳細を示すブロック図である。
【図８】本発明の半導体メモリの第４の実施形態におけるメモリセルアレイの要部を示すブロック図である。
【図９】本発明の半導体メモリの第５の実施形態におけるメモリセルアレイの要部を示すブロック図である。
【図１０】本発明の半導体メモリの第６の実施形態を示すブロック図である。
【図１１】図１０に示したメモリコアの要部の詳細を示すブロック図である。
【図１２】ウエルデコーダの別の配置例を示すブロック図である。
【図１３】ウエルデコーダの別の配置例を示すブロック図である。
【符号の説明】
１０  コマンドバッファ
１２  アドレスバッファ
１４  データ入出力バッファ
１６  動作制御回路
１８、２０  アドレスデコーダ
２２、２２Ａ、２２Ｂ  メモリコア
２４、２６  チャージポンプ
AD  アドレス信号
ARY  メモリセルアレイ
BL、/BL  ビット線
BUF1  ワードバッファ
BUF2、BUF3  ウエルバッファ
CAD  コラムアドレス信号
CAD2  デコード信号
CDEC  コラムデコーダ
/CS  チップセレクト信号
DB  データバス
DQ  データ端子
DT  駆動トランジスタ
I/O  入出力制御回路
LT  負荷トランジスタ
MC  メモリセル
NW  ｎ形ウエル領域
NWD  ウエルドライバ
NWELL  基板領域（ｎ形ウエル領域）
/OE  出力イネーブル信号
PW  ｐ形ウエル領域
PWD  ウエルドライバ
PWELL  基板領域（ｐ形ウエル領域）
RAD  ロウアドレス信号
RAD2  デコード信号
SA  センスアンプ
SL1  第１基板線
SL2  第２基板線
TT  転送トランジスタ
VDD  電源線
VDD1  第１電圧
VDD2  第２電圧
−VP  負電圧
VSS  接地線
WDEC  ワードデコーダ
/WE  書き込みイネーブル信号
WL  ワード線
【図１】
0004376495.tif 000002
【図２】
0004376495.tif 000003
【図３】
0004376495.tif 000004
【図４】
0004376495.tif 000005
【図５】
0004376495.tif 000006
【図６】
0004376495.tif 000007
【図７】
0004376495.tif 000008
【図８】
0004376495.tif 000009
【図９】
0004376495.tif 000010
【図１０】
0004376495.tif 000011
【図１１】
0004376495.tif 000012
【図１２】
0004376495.tif 000013
【図１３】
0004376495.tif 000014