(57)【特許請求の範囲】
【請求項１】
信号受信用アナログ回路部と制御用デジタル回路部とを同一チップ内に集積する受信機用ＩＣにおいて、
前記信号受信用アナログ回路部は、それぞれが差動入出力端子を有するミキサおよびこのミキサの後段に接続される中間周波増幅器とを含み、これらミキサおよび中間周波増幅器のそれぞれを平衡型回路構成とし、
前記信号受信用アナログ回路部及び前記制御用デジタル回路部をＭＯＳプロセスにより形成し、
前記制御用デジタル回路部による前記信号受信用アナログ回路部への干渉を低減し、
前記中間周波増幅器として、ソースを共通接続した２対のＭＯＳトランジスタを並列接続すると共に前記共通接続されたソースに、ソースが抵抗を介して接続されるとともに入力ゲートバイアス抵抗としてオン状態にバイアスされたＭＯＳトランジスタが接続された差動入力ＭＯＳトランジスタのドレインをカスコード接続して構成し、
前記中間周波増幅器には、結合コンデンサを介して信号が入力されることを特徴とする受信機用ＩＣ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は受信機、特にラジオ受信機や携帯電話機等の受信機用ＩＣ（集積回路）に関する。
【０００２】
【従来の技術】
半導体技術の進歩でエレクトロニクス回路の大部分はＩＣ化されているが、特に小型軽量化の必要性のある携帯型（ポータブル）受信機にあっては全ての回路のＩＣ化が望ましい。しかも、できる限り少数のＩＣパッケージにできる限り多くの回路を収めるのが小型軽量化と共に低価格化の為に好ましい。
【０００３】
一般的な受信機１００は、高感度とする為に図４に示す如くスーパーヘテロダイン方式が採用される。即ち、アンテナ１０１から受信したＲＦ（無線周波数）信号は、ＲＦ増幅器１１１で増幅した後、ミキサ１１２にて後述する局部発振器からの局部発振信号と混合される。このミキサ１１２により得たＩＦ（中間周波数）信号をＩＦ増幅器１１３で所定振幅に増幅した後、検波器１１４で検波して、放送局からのＲＦ信号中に含まれる変調信号である音声（オーディオ）信号を復調する。この検波器１１４の出力は、出力（又はオーディオ）増幅器１３０で所定電力に増幅してスピーカ１４０を駆動する。
【０００４】
ここで、局部発振回路１２０は、局部発振周波数を変化させ、例えば複数の放送局からのＲＦ信号の選局を行う機能を有する。最近の受信機では、この局部発振回路１２０は、ＰＬＬ周波数シンセサイザ１２１より構成されるのが一般的である。このＰＬＬ周波数シンセサイザ１２１は、ＶＣＯ（電圧制御発振器）、プログラマブルカウンタ（分周器）、基準発振器、位相比較器及び低域フィルタを含み、コントロール回路１２２にてプログラマブルカウンタ又は可変分周器の計数値又は分周比を設定することにより、任意周波数の局部発振信号が得られるよう構成している。
【０００５】
即ち、一般的な受信機（例えばラジオ受信機）は、ＲＦ増幅器１１１乃至検波器１１４までを含む信号受信用アナログ回路部１１０と、ＰＬＬ周波数シンセサイザ１２１およびコントロール回路１２２を含む制御用デジタル回路部１２０を含んでいる。
【０００６】
【発明が解決しようとする課題】
斯るアナログ回路部１１０及びデジタル回路部１２０を含む受信機回路をＩＣ化しようとすると種々の問題がある。先ず、デジタル回路はＭＯＳ型ＩＣプロセスに好適であり、比較的容易且つ安価に製造可能であるが、ノイズを発生し、特にＡＭ（振幅変調方式）の受信機の受信回路のＳ／Ｎ比を低下させるので、同一チップ又はサブストレートに形成するのは不可能又は困難であった。一方、アナログ回路部は、比較的高周波で且つ線形動作する必要があるので、バイポーラＩＣを使用するのが一般的である。
【０００７】
そこで、従来のラジオ等の受信機にあっては、アナログ回路部とデジタル回路部とを夫々分離して複数のＩＣを使用していた。しかし、この場合には、部品点数が増加し且つ、小型軽量化を阻害し、高価となるという問題があった。
【０００８】
【発明の目的】
本発明の目的は、携帯型ラジオ受信機等に好適であり、ＭＯＳプロセスにてアナログ回路部及びデジタル回路部を単一チップ又はサブストレート上に形成可能な受信機用ＩＣを提供することである。
【０００９】
本発明の他の目的は、Ｓ／Ｎ比等の電気的特性を維持してアナログ回路部及びデジタル回路部の双方を含む受信機用ＩＣを提供することである。
【００１０】
【課題を解決する為の手段】
本発明の受信機用ＩＣによると、受信アナログ信号処理用アナログ回路部と、制御用デジタル回路部とを同じサブストレート上に集積し、アナログ回路部のミキサやＩＦ増幅器を平衡型回路により構成することを特徴とする。これにより、デジタル回路部から飛び込むノイズ（コモンモードノイズ）を効果的に相殺し、アナログ回路部が必要とするＳ／Ｎ比等の電気的特性を得る。
【００１１】
斯る構成により、本発明の受信機用ＩＣは、製造工程が比較的簡単で安価且つ低消費電力であるＭＯＳ型ＩＣとすることが可能である。
【００１２】
好ましくは、本発明受信機用ＩＣのアナログ回路部はソースを結合した２対のＭＯＳトランジスタにカスコード接続された１対の入力段ＭＯＳトランジスタを含む所謂マルチプライヤ構成とする。また、入力段ＭＯＳトランジスタのゲートバイアス抵抗としては、オン状態にバイアスされたＭＯＳトランジスタを使用することによりサブストレート上の極めて微小領域に極めて高抵抗を容易に得ることができ、ＩＣ化に有効である。
【００１３】
【発明の実施の形態】
以下、本発明の受信機用ＩＣの好適実施形態例を添付図１乃至図３を参照して詳細に説明する。
【００１４】
先ず図１は、本発明の受信機用ＩＣのアナログ信号処理部１１０の主要部分のブロック図を示す。図１に示す受信機用ＩＣのアナログ信号処理部（アナログ部）１１０は、図示せずもアンテナを介して受信し且つ高周波（ＲＦ）増幅器で増幅されたＲＦ信号が入力されるＲＦ入力端子１１及びデジタル回路部１２０の局部発振器からの局部発振信号（ＬＯ）が入力されるＬＯ入力端子１２を有する平衡型ミキサ１０と、このミキサ１０からの差動（平衡型）ＩＦ（中間周波数）出力を結合コンデンサ２１を介して増幅する複数段の差動型ＩＦ増幅器２０ａ−２０ｎとを含む。ＩＦ増幅器２０ａ−２０ｎの出力はＩＦ出力端子２５に得られる。
【００１５】
本発明の受信機用ＩＣには、このアナログ回路部１１０とデジタル回路部１２０とが含まれる。デジタル回路部１２０は、基本的にスイッチング動作をするので、ノイズの発生が多い。受信機用ＩＣ内でアナログ回路部１１０は、デジタル回路部１２０が発生するノイズの影響を受ける。ノイズには、電源ライン等を介して伝導する伝導ノイズ、輻射ノイズ及び電磁又は静電結合ノイズ等がある。デジタル回路部１２０に近接配置されたアナログ回路部１１０には、これら全種類のノイズの影響を受ける。  しかし、アナログ回路部１１０を図１に示す如く平衡又は差動構成とすることにより、これらのノイズを相殺又は軽減し、信号成分を効果的に増幅又は処理可能である。その理由は、上述したノイズは両入力端子に実質的に等しく入力され且つ電源端子にも等しく現れるので、差信号にはノイズ成分が相殺される為である。
【００１６】
次に、図２は、図１のアナログ回路部１１０のＩＦ増幅器２０の具体例の詳細回路図である。図２（Ａ）に示すＩＦ増幅器２０は、ソースが抵抗３１を介して結合されると共に可変抵抗器として動作するＭＯＳトランジスタ３３ａ、３３ｂを介して接続された１対の入力ＭＯＳトランジスタ３２ａ，３２ｂを有する。ＭＯＳトランジスタ３３ａ，３３ｂのゲートはバイアス電圧を印加するバイアス端子に接続される。また、入力ＭＯＳトランジスタ３２ａ，３２ｂのゲートは、夫々バイアス抵抗３４ａ、３４ｂを介して基準電圧源ＲＥＦに接続される。入力ＭＯＳトランジスタ３２ａ、３２ｂのゲート端子３５ａ，３５ｂには前段回路から結合コンデンサ２１を介して入力信号が印加される。
【００１７】
入力ＭＯＳトランジスタ３２ａ、３３ｂのドレインは、夫々ソースが共通接続され且つ並列接続された２対の出力ＭＯＳトランジスタ３６ａ−３６ｂ、３６ｃ−３６ｄのソースに接続される。ＭＯＳトランジスタ３６ａ、３６ｄのゲートは端子３７ａに共通接続され、残りのＭＯＳトランジスタ３６ｂ、３６ｃのゲートは端子３７ｂに共通接続される。また、ＭＯＳトランジスタ３６ａ、３６ｃのドレインは、出力端子３８ａに接続されると共に負荷抵抗３９ａを介して電源Ｖｄｄに接続される。同様に、ＭＯＳトランジスタ３６ｂ，３６ｄのドレインは、出力端子３８ｂに接続されると共に負荷抵抗３９ｂを介して電源Ｖｄｄに接続される。
【００１８】
上述の如く、入力ＭＯＳトランジスタ３２ａ−３２ｂのドレインは、出力ＭＯＳトランジスタ３６ａ−３６ｄのソースに縦続接続され、所謂カスコード増幅器を構成する。このカスコード増幅器の利得（ゲイン）は、入力段のソース抵抗３１と、出力段の負荷抵抗３９により決定される。換言すると、入力ＭＯＳトランジスタ３２ａ−３２ｂのゲート入力端子３５ａ−３５ｂに入力されるＩＦ入力信号を、上述した抵抗３９と３１の比により決まる利得で増幅する。また、出力ＭＯＳトランジスタ３６ａ−３６ｄのゲート入力端子３７ａ−３７ｂに入力されるＡＧＣ（自動利得制御）回路の制御信号により利得を制御することが可能である。尚、負荷抵抗３９ａ−３９ｂは必要に応じて中間周波数（ＩＦ）に同調したＬＣ（インダクタ及びキャパシタ）共振又はタンク回路であってもよい。
【００１９】
図２（Ａ）のバイアス抵抗３４ａ、３４ｂは、通常の抵抗素子であってもよいが、ＩＣ回路で２０ＭΩオーダーの高抵抗を安定的に得るのは容易でない。そこで、本発明では、図２（Ｂ）に示す如く、オン状態にバイアスされたＭＯＳトランジスタ４０を使用する。即ち、ＭＯＳトランジスタ４０のドレインとソース間抵抗をバイアス抵抗３４ａ，３４６ｂとして使用する。これにより、２０ＭΩ以上の高抵抗がサブストレート上に極めて小面積に形成可能であり、受信機用ＩＣの小型化にも寄与する。このバイアス抵抗３４ａ，３４６ｂを高抵抗とすることにより、図１に示した結合（カップリング）コンデンサ２１を例えば１ＰＦオーダーの小容量とすることが可能になり、ＩＣ内部に形成可能になる。即ち、結合コンデンサをＩＣ外部に外付けする必要性をなくし、部品点数の減少と製造組立工程数が低減できる。
【００２０】
次に、図３は本発明の受信機用ＩＣのアナログ回路部１１０のミキサ回路１０の具体的回路図を示す。図１を参照して上述した如く、ミキサ１０も平衡型である。即ち、ソースが接続され、ゲートに端子５１を介してバイアス電圧が印加されるバイアス用ＭＯＳトランジスタ５０、このＭＯＳトランジスタ５０のドレインに共通接続された１対の入力ＭＯＳトランジスタ５２ａ−５２ｂ、この入力ＭＯＳトランジスタ５２ａ−５２ｂのドレインにカスコード接続された２対の出力ＭＯＳトランジスタ５４ａ−５４ｂ，５４ｃ−５４ｄを含む。出力ＭＯＳトランジスタ５４ａ−５４ｄのドレインは交差接続され、５４ａ−５４ｃのドレインが負荷５６ａに接続され、５４ｂ−５４ｄのドレインは負荷５６ｂに接続される。次に、負荷５６ａに現れる出力電圧は、抵抗５７ａとコンデンサ５８ａの直列回路を介して接続され、接続点電圧を電源Ｖｄｄと接続間に直列接続された１対のＭＯＳトランジスタ５９ａ−６０ａのうち５９ａのゲートに入力する。負荷５６ｂについても同様構成とする。
【００２１】
入力ＭＯＳトランジスタ５２ａ−５２ｂのゲートは、入力端子５３ａ、５３ｂであって、アンテナにより受信し、ＲＦ増幅器で増幅されたＲＦ信号が入力される。一方、出力ＭＯＳトランジスタ５４ａ、５４ｄのゲートは端子５５ａに共通接続され、ＭＯＳトランジスタ５４ｂ，５４ｃのゲートは端子５５ｂに共通接続され、端子５５ａ，５５ｂ間に局部発信信号が入力される。また、ＭＯＳトランジスタ６０ａ，６０ｂのゲートはバイアス端子６１に接続されて、両トランジスタ６０ａ−６０ｂのゲートにバイアス電圧を印加する。更に、ＭＯＳトランジスタ５９ａのソースとＭＯＳトランジスタ６０ａのドレインは出力端子６２ａが接続される。  同様に、ＭＯＳトランジスタ５９ｂのソースと６０ｂのドレインには出力端子６２ｂが接続される。
【００２２】
上述のミキサ１０は、マルチライヤを構成し、出力端子６２ａ−６２ｂ間に入力端子５３ａ−５３ｂ間のＲＦ入力信号とＬＯ入力端子５５ａ、５５ｂ間の局部発振信号との積の出力が現れる。この出力には、ＲＦ入力信号及び局部発振信号の周波数和及び差信号を含む多くの信号成分が現れる。しかし、ＭＯＳトランジスタ５４ａ−５４ｄのドレイン出力端子に接続された負荷５６ａ、５６ｂとして、両信号周波数差に等しい中間周波数（ＩＦ）の共振周波数のＬＣタンク回路とすることにより、ＩＦ信号が出力信号として出力端子６２ａ、６２ｂから得られる。また、抵抗５７ａ，５７ｂとコンデンサ５８ａ、５８ｂより成る回路は、低域フィルタを構成し、上述した両周波数差以外の信号が出力されるのを阻止する。
【００２３】
以上、本発明の受信機用ＩＣ、特にそのアナログ回路部の構成及び動作を詳述した。しかし、本発明は斯る特定例のみに限定されるべきではなく、本発明の要旨を逸脱することなく種々の変形変更が可能であること当業者には容易に理解できよう。例えば、ミキサは１段のみである必要はなく、必要に応じて２段以上のミキサを用いてＲＦ周波数を順次低周波のＩＦ信号に変更して増幅してもよい。また、アナログ回路部のミキサ及びＩＦ増幅器等は、差動又は平衡型である限り必ずしも上述した特定回路に限定するものではない。更に、ＩＦ増幅器は１段のみを図示して説明したが、実質的に同一構成の２段以上の多段構成とすることも可能である。
【００２４】
【発明の効果】
上述の説明から理解される如く、本発明の受信機用ＩＣによると、ミキサやＩＦ増幅器等のアナログ信号処理回路を平衡型とすることにより、これをデジタル信号処理回路とを同じサブストレート上に配置して単一チップとしてＩＣ化することを可能にした。特に、ＭＯＳ型ＩＣとすることにより製造工程数が少なく安価に製造可能であると共に小型軽量化が可能となり且つ低消費電力化が可能となる。
【００２５】
また、ＭＯＳトランジスタのバイアス抵抗としてオン状態にバイアスされたＭＯＳトランジスタを使用するので、極めて高抵抗のバイアス抵抗が容易に得られ、しかも結合コンデンサを例えばＩＰＦ程度の微小容量とすることを可能にするのでＩＣ化に有利である。
【図面の簡単な説明】
【図１】    本発明による受信機用ＩＣのアナログ信号処理部のブロック図である。
【図２】    図１に示すアナログ信号処理部のＩＦ増幅器の回路図を示し、（Ａ）は１段のＩＦ増幅器の回路図、（Ｂ）はそのバイアス抵抗回路図を示す。
【図３】    図１に示すミキサ回路の一例の回路図である。
【図４】    一般的な受信機のブロック図である。
【符号の説明】
１０            ミキサ
２０ａ−２０ｎ  ＩＦ増幅器
２１            結合コンデンサ
３２、５３      入力段ＭＯＳトランジスタ
３６、５４      出力段ＭＯＳトランジスタ
３４            バイアス抵抗
１１０          アナログ回路部
１２０          デジタル回路部
【図１】
0004324282.tif 000002
【図２】
0004324282.tif 000003
【図３】
0004324282.tif 000004
【図４】
0004324282.tif 000005