(57)【特許請求の範囲】
【請求項１】
バス（６）と、接続された少なくとも１つのデータ処理装置（８）との間でデータをシリアルインターフェース（４ａ〜４ｃ）を介して交換するための通信装置であって、前記シリアルインターフェースは制御線路によりＤＭＡユニット（３）を介してマイクロプロセッサと接続されている形式の通信装置において、
ＤＭＡユニット（３）が設けられており、
該ＤＭＡユニットは、割込モードを表す非アクティブ状態では、制御線路上のインターフェース制御信号をマイクロプロセッサ（２）にさらに導通し、
前記制御線路は前記ＤＭＡユニット（３）を通っており、前記インターフェース制御信号は割込要求によって変化せず、
ＤＭＡモードを表すアクティブ状態では、少なくとも１つのＤＭＡ制御信号をインターフェース制御信号から形成し、制御線路上に形成されたＤＭＡ制御信号をマイクロプロセッサ（２）に送出する、
ことを特徴とする通信装置。
【請求項２】
マイクロプロセッサ（２）には、インターフェース（４ａ）の制御線路と接続され、制御線路に割り当てられた割込ベクトル（９）をマイクロプロセッサ（２）に出力するための評価ユニット（１１）が設けられている、請求項１記載の通信装置。
【請求項３】
ＤＭＡユニット（３）は、アクティブ状態ではＤＭＡモード割込ベクトル（１０）を形成し、ＤＭＡモード割込ベクトル（１０）をインターフェース（４ａ）の制御線路に評価ユニット（１１）で割り当てる、請求項２記載の通信装置。
【請求項４】
ＤＭＡユニット（３）は、アクティブ状態ではＤＭＡビット（１３）を割込ベクトル（９）でセットし、非アクティブ状態ではＤＭＡビット（１３）を割込ベクトル（９）でリセットする、請求項３記載の通信装置。
【請求項５】
ＤＭＡユニット（３）には、線形バッファメモリ（１５）とエンドレスバッファメモリ（１６）が、交換すべきデータをアクティブ状態で中間記憶するために設けられている、請求項１記載の通信装置。
【請求項６】
データを線形バッファメモリ（１５）に中間記憶する際にはデータ交換の終了時に、交換過程の終了を表すＤＭＡ制御信号の終了部がマイクロプロセッサ（２）に導通される、請求項５記載の通信装置。
【請求項７】
データをエンドレスメモリ（１６）に中間記憶する際には、エンドレスバッファメモリ（１６）が半分の記憶充填状態に達したときと、満杯の記憶充填状態に達したときに、それぞれ記憶充填状態を表すＤＭＡ制御信号がマイクロプロセッサ（２）に導通され、
線形バッファメモリ（１５）のカウントレジスタに、それぞれ後続の記憶充填状態の後でさらに交換すべきデータの数が記録され、
後続の記憶充填状態に達したとき、データの数が線形バッファメモリ（１５）に中間記憶される、請求項６記載の通信装置。
【請求項８】
ＤＭＡユニット（３）には、アクティブ状態で第１の交換すべきデータを識別するためのスタート識別部が設けられており、
ＤＭＡユニット（３）は第１の交換すべきデータを識別するとき、データ交換のスタートを表すＤＭＡ制御信号を送出する、請求項１記載の通信装置。
【請求項９】
メモリ（７）と接続された少なくとも１つのデータ処理装置（８）との間でシリアルインターフェース（４ａ）を介してデータを交換するためのＤＭＡユニット（３）であり、シリアルインターフェース（４ａ）は制御線路によってＤＭＡユニット（３）を介してマイクロプロセッサ（２）と接続されている形式のＤＭＡユニットにおいて、
該ＤＭＡユニット（３）は、割込モードを表す非アクティブ状態では制御線路上のインターフェース制御信号をマイクロプロセッサ（２）にさらに導通し、
前記制御線路は前記ＤＭＡユニット（３）を通っており、前記インターフェース制御信号は割込要求によって変化せず、
ＤＭＡモードを表すアクティブ状態では、少なくとも１つのＤＭＡ制御信号をインターフェース制御信号から形成し、制御線路上に形成されたＤＭＡ制御信号をマイクロプロセッサ（２）に送出する、
ことを特徴とするＤＭＡユニット。
【請求項１０】
バス（６）と、接続された少なくとも１つのデータ処理装置（８）との間でデータをシリアルインターフェース（４ａ〜４ｃ）を介して交換するための通信装置を有する移動無線装置であって、前記シリアルインターフェースは制御線路によりＤＭＡユニット（３）を介してマイクロプロセッサと接続されている形式の移動無線装置において、
ＤＭＡユニット（３）が設けられており、
該ＤＭＡユニットは、割込モードを表す非アクティブ状態では、制御線路上のインターフェース制御信号をマイクロプロセッサ（２）にさらに導通し、
前記制御線路は前記ＤＭＡユニット（３）を通っており、前記インターフェース制御信号は割込要求によって変化せず、
ＤＭＡモードを表すアクティブ状態では、少なくとも１つのＤＭＡ制御信号をインターフェース制御信号から形成し、制御線路上に形成されたＤＭＡ制御信号をマイクロプロセッサ（２）に送出する、
ことを特徴とする移動無線装置。
【請求項１１】
バス（６）と、接続された少なくとも１つのデータ処理装置（８）との間でデータをシリアルインターフェース（４ａ〜４ｃ）を介して交換するための通信装置を有するデータ処理装置であって、前記シリアルインターフェースは制御線路によりＤＭＡユニット（３）を介してマイクロプロセッサと接続されている形式のデータ処理装置において、
ＤＭＡユニット（３）が設けられており、
該ＤＭＡユニットは、割込モードを表す非アクティブ状態では、制御線路上のインターフェース制御信号をマイクロプロセッサ（２）にさらに導通し、
前記制御線路は前記ＤＭＡユニット（３）を通っており、前記インターフェース制御信号は割込要求によって変化せず、
ＤＭＡモードを表すアクティブ状態では、少なくとも１つのＤＭＡ制御信号をインターフェース制御信号から形成し、制御線路上に形成されたＤＭＡ制御信号をマイクロプロセッサ（２）に送出する、
ことを特徴とするデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バスと、接続された少なくとも１つのデータ処理装置との間でデータをシリアルインターフェースを介して交換するための通信装置に関し、前記シリアルインターフェースは制御線路によってＤＭＡユニットを介してマイクロプロセッサと接続されている形式のものに関する。
【０００２】
さらに本発明は、上記形式の通信装置を有する移動無線機器およびデータ処理機器（例えばパーソナルコンピュータ）に対するＤＭＡユニットに関する。
【０００３】
【従来の技術】
ＥＰ０４２２７７６から、シリアルデータ交換用の通信装置が公知である。この通信装置は、マイクロプロセッサ、メモリ、ＤＭＡユニット（ダイレクト・メモリ・アクセス・コントローラユニット、ＤＭＡＣ）およびシリアルインターフェース（シリアル通信コントローラ，ＳＣＣ）からなる。図３によるこれらの機能ブロックはデータバスを介して相互に接続されている（第４列、第６〜２６行）。図３と関連する説明（第８列、第４１行から第９列、第１２行）には、℃のようにデータ（通信ライン３１８）がインターフェース（ＳＣＣ）によって受信されるかが記載されている。その後、ＤＭＡＣの制御下で、アドレス情報とデータパケットの通信内容がデータバス（３１０）を介して、メモリの所定の記憶場所に書き込まれる。このフェーズでは、インターフェース（ＳＣＣ）は制御信号をマイクロプロセッサまたはＤＭＡユニット（ＤＭＡＣ）に送出しない。ＤＭＡユニット（ＤＭＡＣ）はインターフェース（ＳＣＣ）からメモリへのデータパケットの伝送を制御するが、その際に過程を監視することはなく、したがって通常の過程からの逸脱に応答することはできない（第８列、第４１〜４７行）。ＤＭＡＣは単に、 ＳＣＣが線路（リクエストライン３３０）を介して要求を通報すると直ちに、データパケットの終了時にＨＯＬＤ信号をマイクロプロセッサに送出し、データバスの監視を要求する（第８列、第５１〜５７行）。
【０００４】
この通信装置は、インターフェースからマイクロプロセッサへの制御線路を有していないから、シリアルインターフェースを従来の割込モードで駆動させることはできない。ＤＭＡユニットがメモリへの伝送を制御することによりデータ交換は常にＤＭＡモードで行われる。さらにインターフェースからの制御信号なしではデータ交換の正確な制御（送受信および記憶）を行うことはできない。したがって例えば、エラー無しの過程から逸脱したときは補正手段のための莫大なソフトウェアコストが必要である。割込モードでは、インターフェースは割込信号によって直接、マイクロプロセッサにデータ交換を通報する。しかしこの従来の形式のデータ交換制御は、マイクロプロセッサとデータバスに非常に大きな負荷をかけ、そのため別のタスク（例えば別のインターフェースの制御）に対する容量が格段に小さくなる。しかしそれでもこのモードは所定のデータ（例えば制御データのような小さいデータ量の交換の場合）の場合は、記憶中に直接的制御が行われないＤＭＡモードよりも効率的である。
【０００５】
【課題を解決するための手段】
本発明の課題は、 ＤＭＡユニットによる、バスとシリアルインターフェースとの間の効率的なデータ交換が、制御マイクロプロセッサの負荷が小さい場合に保証されるような通信装置を提供することである。
【０００６】
【課題を解決するための手段】
この課題は本発明により、ＤＭＡユニットが設けられており、
該ＤＭＡユニットは、割込モードを表す非アクティブ状態では、制御線路上のインターフェース制御信号をマイクロプロセッサにさらに導通し、
前記制御線路は前記ＤＭＡユニット（３）を通っており、前記インターフェース制御信号は割込要求によって変化せず、
ＤＭＡモードを表すアクティブ状態では、少なくとも１つのＤＭＡ制御信号をインターフェース制御信号から形成し、制御線路上に形成されたＤＭＡ制御信号をマイクロプロセッサに送出するように構成して解決される。
【０００７】
【発明の実施の形態】
シリアルインターフェースを割込モードでもＤＭＡモードでのデータ交換のために使用できるようにするため、ＤＭＡユニットを通って制御線路が設けられ、この制御線によりインターフェースは制御マイクロプロセッサと接続される。インターフェースを介して大容量のデータを伝送すべき場合には、通信装置はこのことを識別し、例えばマイクロプロセッサによるソフトウェア制御でＤＭＡユニットを作動する。次にＤＭＡユニットは制御線路にスイッチオンされ、インターフェース制御信号を変更する。割込モードで直接導通される制御信号が解釈され、ＤＭＡ制御信号に割り当てられ、この信号が代わりにマイクロプロセッサに送出される。この割り当ては切換機構またはアドレシング可能なメモリにより簡単に実現でき、このことにより種々異なる要求に適合することができる。
【０００８】
有利な実施例では、制御線路に割り当てられた割込ベクトルの１つをマイクロプロセッサに出力するために、インターフェースの制御線路と接続された評価ユニットがマイクロプロセッサに設けられている。マイクロプロセッサでは種々異なる制御信号（例えば複数のインターフェース並びに通信装置の別の素子からのＩ／Ｏリクエスト）が割込制御ユニット（ＩＣＵ）により評価される。評価ユニット（ＩＣＵ）は各制御線路ごとに割込ベクトルを送出し、この割込ベクトルはこの制御線路の制御信号（割込）により応答される。割込ベクトルは所属の割込ルーチンを指示し、この割込ルーチンがマイクロプロセッサをスタートさせる。
【０００９】
有利な実施例ではＤＭＡユニットが設けられており、このＤＭＡユニットはアクティブ状態でＤＭＡモード割込ベクトルを形成し、ＤＭＡモード割込ベクトルをインターフェースの制御線路に評価ユニットで割り当てる。インターフェースからの制御信号を評価するほかに、ＤＭＡユニットはさらにＤＭＡモード割込ベクトルを形成する。このＤＭＡモード割込ベクトルは通常の割込ベクトルの代わりに使用される。本発明では１つの制御線路が２つの異なる割込ソース（割込モードのインターフェースとＤＭＡモードのＤＭＡユニット）で使用されるので、制御線路に割り当てられた割込ベクトルを区別するために可変でなければならない。このようにしてＤＭＡモード割込ベクトルは、ＤＭＡ制御信号（ＤＭＡ割込）の際にスタートすべき別の割込ルーチンを指示する。これによりＤＭＡ制御信号（例えば、ＤＭＡユニットのバッファメモリの満杯、伝送エラー、データ伝送の終了）は適切な割込ルーチンをトリガする。
【００１０】
本発明の別の実施例では、ＤＭＡユニットはアクティブ状態では割込ベクトルのＤＭＡビットをセットするために、非アクティブ状態では割込ベクトルのＤＭＡビットをリセットするために設けられている。ＤＭＡモード割込ベクトルの形成は驚くほど簡単に、割込ベクトルでのビットの変更によって実現される。ＤＭＡビットのセット（値“１”）により、物理的には同じベクトルが制御線路に割り当てられたままとなるが、しかし内容は改変されたベクトルが新たな割込ルーチンを指示するように一義的に変更される。ＤＭＡビットがＤＭＡユニットによりリセットされると（値“０”）、再び通常の割込ベクトルが存在する。
【００１１】
とりわけ有利には、ＤＭＡユニットには線形バッファメモリとエンドレスバッファメモリが、交換すべきデータをアクティブ状態で中間記憶するために設けられる。ＤＭＡユニットにより２つの記憶方法が、インターフェースからまたはインターフェースへ伝送すべきデータを中間記憶するために使用される。線形バッファメモリには、例えば比較的に小さなデータ量（例えば短い通報）が中間記憶される。なぜならここには、データが線形に記憶場所にファイルされるからである。これとは反対に、エンドレスバッファメモリはリング状に構成されている。すなわち、エンドレスバッファメモリの上限に達したときはメモリアドレスは再びその初期値にセットされる。ここから大きさの調整可能なバッファメモリが得られる。オーバーフローを回避するためにマイクロプロセッサは、記憶充填状態についてのＤＭＡ制御信号を受け取る。このエンドレスバッファメモリはとりわけ、例えばグラフィックデータをディスプレイに形成するために伝送する際に発生するような大きなデータ量に対して適する。
【００１２】
本発明の有利な改善実施例では、データ交換が次のようにして最適化される。すなわち、データをエンドレスバッファメモリに中間記憶する際にエンドレスバッファメモリの半分の記憶充填状態に達したとき、および完全な記憶充填状態に達したときにそれぞれ記憶充填状態を表すＤＭＡ制御信号がマイクロプロセッサさらに伝送され、線形バッファメモリのカウントレジスタに、それぞれ後続の記憶充填状態の後にまだ交換すべきデータの数が記録され、後続の記憶充填状態に達したときにデータの数を線形バッファメモリに記憶するのである。このようにして大きなデータ量が記憶され、その際にマイクロプロセッサに負荷のかかることがない。従来の中間記憶では、記憶過程を所期のように停止することができるようにするため、マイクロプロセッサはエンドレスバッファメモリのメモリアドレスを常時、問い合わせなければならない。なぜなら、半充填状態および全充填状態は制御信号によって通知されるからである。前記の方法によって、ＤＭＡユニットは中間記憶を自立的に監視することができる。データ量（例えば１８バイト）がエンドレスバッファメモリの半充填状態（例えば８バイト）または全充填状態（例えば１６バイト）に正確に達していなければ、このデータ量は中間記憶しなければならない。このとき、次の記憶充填状態を越えるデータ量の数（例えば２バイト）が線形バッファメモリのカウントレジスタに記憶される。このときはまず、エンドレスバッファメモリはできるだけ利用される。次にＤＭＡユニットは、次の記憶充填状態（ここでは全充填状態）に達したときに、カウントレジスタに記録されているデータの数を線形バッファメモリにファイルし、このときカウントレジスタは１バイトごとに１つだけカウントダウンされる。マイクロプロセッサは単にＤＭＡ制御信号（ＤＭＡ割込）によってデータ交換の終了時（カウントレジスタ＝０）に負荷されるだけである。
【００１３】
【実施例】
以下本発明の実施例を図面に基づいて説明する。
【００１４】
図１の通信装置は、マイクロプロセッサ２，ＤＭＡユニット３，複数のシリアルインターフェース４ａ，４ｂ，４ｃ、並びにバスコントローラ５を有する。これらの素子はすべてバス６と接続されている。同じようにバス６と接続されたメモリ７はこの実施例では、通信装置１の外に配置されている。インターフェース４ａ〜４ｃはさらに制御線路によってＤＭＡユニット３と接続されている。さらにインターフェース４ａにはデータ処理装置８が通信装置１の外で接続されており、このデータ処理装置８とデータ交換が行われる。これは例えばＰＣＭＣＩＡ形式の標準メモリ差込カードであり、パーソナルコンピュータユーザに使用される。通信装置１は有利には１つのチップに集積されている。
【００１５】
本発明のＤＭＡユニット３とのデータ交換を説明するために、図２には関与する機能ブロックが詳細に示されている。バス６は、データバス６１とアドレスバス６２からなる。データバス６１とアドレスバス６２にはＤＭＡユニット３，マイクロプロセッサ２およびメモリ７が接続されている。さらにシリアルインターフェース４ａはデータバス６１と接続されている。マイクロプロセッサに配属された評価ユニット１１（割込制御ユニット，ＩＣＵ）には複数の割込ベクトルが含まれており、これらのうち割込ベクトル９と割り当てられたＤＭＡモード割込ベクトル１０だけが図示されている。さらにインターフェース４ａをＤＭＡユニット３を介してマイクロプロセッサ２と接続する制御線路が示されている。ＤＭＡユニット３は線形バッファメモリ１５（リニアバッファ）とエンドレスバッファメモリ（リングバッファ）を有する。
【００１６】
図３には、割込ベクトル９の構造がより正確に示されている。一般的に割込ベクトル９は、全体で８つのビットを有する３つのフィールドからなる。これらのうち、最初の４つのビット１２がＢｉｔ０（ＬＳＢ）から出発して割込ソースを表す。後続のＢｉｔ４はＤＭＡビット１３であり、Ｂｉｔ５からＢｉｔ７（ＭＳＢ）によりベースアドレス１４が記述される。ベースアドレス１４は図示しないレジスタにより評価ユニット１１で検出され、すべての割込ソースに対して同じである。ベースアドレス１４により、すべての割込ソースに対してそれぞれの割込ベクトル９が含まれている複数のベクトルテーブルを使用することができる。このことにより、それぞれ使用されるソフトウェアに適合した種々の割込ルーチンが可能であり、このソフトウェアは所属のレジスタにベクトルテーブルに対する値を書き込む。割込ベクトル９はマイクロプロセッサのカーネルでそれぞれ４により乗算され、得られた値が割込ソースに割り当てられた割込ルーチンに対するスタートアドレスとして使用される。したがって一義的なスタートアドレスを得るために、ベースアドレス１４は割込ベクトル９が０から６４（２４×４）に該当しないように選択しなければならない。
【００１７】
ＤＭＡビット１３はＤＭＡユニット３によりセットされる。インターフェースまたはほかの割込ソースがＤＭＡモードで駆動することができない、または駆動すべきでないならば、ＤＭＡビット１３は所属の割込ベクトル９でセットされない。次に割込ソースの相応の要求の際（制御信号）に通常の割込ルーチンがトリガされる。ＤＭＡモードで駆動することのできる割込ソースに対して、ＤＭＡビット１３は通常の割込ルーチンとＤＭＡモード割込ルーチンとを区別する。
【００１８】
データ交換を割込モードで行うべきであれば、インターフェース４ａは制御線路を介して相応の要求（割込）をマイクロプロセッサ２に通報する。制御線路は、非アクティブ状態にあるＤＭＡユニット３を通り、インターフェース制御信号を要求によって変化させない。制御信号は評価ユニット１１（ＩＣＵ）により受信され評価される。このことは、割込ソースに割り当てられた割込ベクトル９がマイクロプロセッサのカーネルに伝送されることによって行われる。これによって割込ルーチンがスタートし、割込ルーチンはデータ交換をインターフェース４ａを介して割込モードで制御する。
【００１９】
例えば交換すべきデータの形式に基づいてＤＭＡモードが指示されたなら、ＤＭＡユニット３はマイクロプロセッサ２からの作動信号Ａによって、ＤＭＡモードを表すアクティブ状態にセットされる。このときはインターフェース４ａの制御信号は直接、マイクロプロセッサ２に導通されず、ＤＭＡユニット３でデータ交換要求として評価される。空きの制御線路はＤＭＡ制御信号の伝送に使用される。さらにアクティブ状態では、ＤＭＡユニット３により準備されたバッファメモリ１５と１６がＤＭＡモードでのデータ交換のために使用される。ＤＭＡユニット３におけるバッファメモリ１５と１６の構造は図４に示されている。これにより通報指向のデータも透過データも最適にＤＭＡユニット３により伝送することができる。通報関連データの場合は、インターフェース４ａからのまたはインターフェース４ａへの５つの伝送バイトを線形バッファメモリ１５（リニアバッファ）に中間記憶することができる。配属されたカウントレジスタ１７は、各読み込まれたバイトごとに１だけカウントダウンされ、ゼロに達したときにマイクロプロセッサ２にバッファメモリ１５が満杯であることを通報する。交換は伝送すべきバイトの数が調整された数に達したときに自動的に停止され、マイクロプロセッサ２に同じようにＤＭＡ制御信号によって通報される。伝送すべき透過データはエンドレスバッファメモリ（リングバッファ）１６に選択可能な大きさで中間記憶される。メモリ限界に達するとメモリアドレスは再びその初期値にセットされる。エンドレスバッファメモリのオーバーフローを回避するため、マイクロプロセッサ２には記憶充填状態“半分”または“満杯”がＤＭＡ制御信号によって通報される。
【００２０】
ソフトウェア制御で面倒なエンドレスバッファメモリの正確な停止をマイクロプロセッサ２により簡素化するため、ＤＭＡユニット３は同期化の役目を引き受ける。エンドレスバッファメモリ１６での記憶を記憶充填状態“半分”または“満杯”以外でも所期のように停止することができるようにするため、マイクロプロセッサ２は通常は常時、エンドレスバッファメモリ１６のメモリアドレスを問い合わせなければならない。このことはマイクロプロセッサ２とバス６の大きな負荷につながる。本発明のＤＭＡユニット３は、線形バッファメモリ２５とエンドレスバッファメモリ１６とを組み合わせることにより負荷を格段に低減する。エンドレスバッファメモリ１６での記憶中に、カウントレジスタ１７に次の記憶充填状態（“半分”または“満杯”）に達した後さらに伝送すべきデータの数が書き込まれると直ちに、ＤＭＡユニット３はこの次の記憶充填状態に達したとき線形バッファメモリ１５に切り換える。マイクロプロセッサ２に対する負荷はＤＭＡモード割込（カウントレジスタ＝０）にデータ交換終了時に低減される。
【００２１】
ＤＭＡユニット３は、マイクロプロセッサ２のインターフェース４ａとの同期のためのコストを制御信号の評価により次の３つの場合でも低減する。データ交換のスタート時にマイクロプロセッサ２の負荷は、 ＤＭＡユニット３のスタート識別部が第１のデータ語の伝送を識別し、これがマイクロプロセッサ２にＤＭＡモード割込ごとに通報されるまで回避される。データ交換の間にエラーが発生すれば、すべてのカウンタと指示器（例えばバッファメモリ１６の瞬時のアドレスの指示する）はその値に凍結される。このことにより非常に簡単なエラー処理が、データ交換を新たに試行する際にも可能である。
【００２２】
このようにしてＤＭＡモードでマイクロプロセッサ２は負荷が軽減される。なぜなら、インターフェース４ａからの各制御信号（割込）に応答する必要はなく、データ交換の制御はほぼＤＭＡユニット３が引き受けるからである。本発明では２つの割込ソース（インターフェース４ａが割込モードとＤＭＡモードで）に対して同じ制御線路が使用されるから、所属の割込ベクトル９にはマイクロプロセッサ２の評価ユニット１１で上に述べたようにオフセットが付される。したがって作動信号ＡによってＤＭＡビット１３のセットもＤＭＡユニット３により行われる。このようにして各モードにしたがって割り込みの際に２つの異なる割込ルーチンにジャンプする。
【図面の簡単な説明】
【図１】通信装置のブロック回路図である。
【図２】本発明のＤＭＡユニットによるデータ交換過程のための詳細なブロック回路図である。
【図３】マイクロプロセッサに対する割込ベクトルのビット構成を示す概略図である。
【図４】ＤＭＡユニットに含まれるバッファメモリの構成を示す概略図である。
【符号の説明】
１  通信装置
２  マイクロプロセッサ
３  ＤＭＡユニット
４ａ、４ｂ、４ｃ  シリアルインターフェース
５  バスコントローラ
６  バス
７  メモリ
８  データ処理装置
【図１】
0004278203.tif 000002
【図２】
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【図３】
0004278203.tif 000004
【図４】
0004278203.tif 000005