(57)【特許請求の範囲】
【請求項１】
イメージセンサアレイであって、
行方向と列方向に配列された複数の画素であって、各画素が接触パッドと当該接触パッドに接続された画素回路とを含む複数の画素と、
前記複数の画素の各々の画素回路と接触パッドとの間に設けられる不活性化層であって、各画素の接触パッドが当該不活性化層の第１表面に設けられて当該不活性化層を介して対応する画素回路に接続される、絶縁機能を備えた不活性化層と、
前記不活性化層の第１表面から延びて複数の溝を形成する複数の不活性化壁であって、前記各溝が前記複数の不活性化壁のうちのその溝に対応したいくつかの不活性化壁に取り囲まれ、前記各画素の接触パッドの上面が、前記不活性化層の第１表面と前記各不活性化壁の上端との間に配置されるように、当該接触パッドがその接触パッドに対応した各溝に設けられる、絶縁機能を備えた複数の不活性化壁と、
前記複数の不活性化壁の上に形成され、前記複数の溝内に延びる複数の下方部分を有するセンサ層であって、前記各下方部分がその下方部分に対応した接触パッドの上面に隣接する、センサ層と、
前記センサ層の上面に形成される透明バイアス層と、
を有する、
ことを特徴とするイメージセンサアレイ。
【請求項２】
請求項１に記載のイメージセンサアレイにおいて、
前記センサ層は、アモルファスシリコン（ａ−Ｓｉ：Ｈ）層であり、ｐ型にドープされた上部領域と、前記上部領域とｎ型にドープされた前記複数の下方部分との間に位置する非ドープの中央領域と、を備え、
前記複数の不活性化壁が、前記非ドープの中央領域の内部まで延びている、
ことを特徴とするイメージセンサアレイ。
【請求項３】
請求項１に記載のイメージセンサアレイにおいて、
前記各不活性化壁の下方に形成される導体であって、低電圧源に接続されて、第１画素の接触パッドから前記各不活性化壁を介して第２画素の接触パッドへ流れる電子を妨げる電界を生成する導体をさらに有する、
ことを特徴とするイメージセンサアレイ。
【請求項４】
請求項３に記載のイメージセンサアレイにおいて、
前記導体が接触パッドの下方にまで広げられ、前記導体の広げられた部分と接触パッドとによってキャパシタが形成される、
ことを特徴とするイメージセンサアレイ。
【請求項５】
請求項１に記載のイメージセンサアレイにおいて、
前記センサ層は、アモルファスシリコン（ａ−Ｓｉ：Ｈ）層であり、ｐ型にドープされた上部領域と、前記上部領域と前記複数の下方部分との間に位置する中央領域とを備え、
前記中央領域と前記複数の下方部分はドープされない、
ことを特徴とするイメージセンサアレイ。
【請求項６】
請求項１に記載のイメージセンサアレイにおいて、
前記複数の不活性化壁の側壁は、前記センサ層の下方部分が前記接触パッドの上面に対して４５°および６０°の範囲の角度を形成するように、傾斜される、
ことを特徴とするイメージセンサアレイ。
【請求項７】
請求項６に記載のイメージセンサアレイにおいて、
前記各不活性化壁の下方に形成される導体であって、低電圧源に接続されて、第１画素の接触パッドから前記各不活性化壁を介して第２画素の接触パッドへ流れる電子を妨げる電界を生成する導体をさらに有する、
ことを特徴とするイメージセンサアレイ。
【請求項８】
請求項６に記載のイメージセンサアレイにおいて、
前記複数の不活性化壁は、ＳｉＯ2とＳｉＯＮとベンゾシクロブテン（ＢＣＢ）のいずれかの物質から形成される、
ことを特徴とするイメージセンサアレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イメージセンサに関し、より詳細には、フォトダイオード層を利用するイメージセンサに関する。
【０００２】
【従来の技術】
例えばビデオカメラに用いられる固体イメージセンサは、現在、電荷結合素子（ＣＣＤ）及びＣＭＯＳイメージセンサを含む多くの形態で実現されている。これらのイメージセンサは、画素の２次元アレイに基づいている。各画素は、光画像の一部を電子信号に変換することができる検知素子を含む。これらの電子信号を使用し、例えば液晶ディスプレイ（ＬＣＤ）または陰極線管（ＣＲＴ）に光画像を生成する。
【０００３】
ＣＭＯＳイメージセンサがまず１９６７年に現れたが、ＣＣＤが１９７０年の発明以来、一般に普及している。ＣＭＯＳ及びＣＣＤのいずれの固体イメージセンサも、シリコンが光に晒される際の電気的応答に依存している。スペクトルの可視及び近赤外線（ＩＲ）領域において、光子は十分なエネルギを有し、シリコン内に自由なキャリアを生成する。解放される電子の数は光の強度に比例する。ＣＭＯＳとＣＣＤの技術はいずれも同じ一般的な物理特性を使用するが、すべてのアナログＣＣＤは、ダイナミックレンジがより優れ、固定パターンノイズ（ＦＰＮ）が低く、光に対する感度が高いために視覚アプリケーションにおいて優位を占めている。
【０００４】
ところが、より最近になってＣＭＯＳが人気を得ている。ＣＭＯＳイメージセンサはＣＭＯＳ技術における進歩の恩恵を受け、ＣＣＤ撮像素子に優る利点を提供するようになった。収縮リソグラフィー（ｓｈｒｉｎｋｉｎｇ  ｌｉｔｈｏｇｒａｐｈｙ）及び進歩した信号処理アルゴリズムにより、十分に確立したＣＭＯＳ技術を使用して生成される１チップ上のセンサアレイ、アレイ制御及び画像処理の基礎が形成される。通常、センサアレイはチップの選択された領域に形成され、アレイ制御及び画像処理回路はこのセンサアレイの周囲に形成される。１つのセンサアレイの各ＣＭＯＳイメージセンサ画素は、光センサを含む。この光センサは、シリコンチップ基板の選択された領域にｎ型のドーパントを拡散させ、さらに１つ以上のＦＥＴスイッチと増幅器を、対応するアドレス線とともに、拡散光センサの周囲に沿って形成される。これらの素子はすべて、制御及び画像処理回路の生成に利用される同一のＣＭＯＳ技術を用いて形成される。一般的なＣＭＯＳ画素のサイズは、５−１５ミクロンで、ＣＣＤイメージセンサに要求されるより低いバイアス電圧を要求する。したがって、センサアレイと、アレイ制御及び画像処理回路を単一のチップに集積し、より低いバイアス電圧を使用すれば、ＣＭＯＳイメージセンサは、ＣＣＤイメージセンサに比べて一般にコスト及び消費電力が低くなる。
【０００５】
しかしながら、シリコン基板に形成された感光素子（フォトダイオード）を含む従来のＣＭＯＳイメージセンサにはいくつかの技術的な欠点がある。特に、シリコン基板を使用して感光素子を形成するためには、通常、この感光素子の周囲に、アクセストランジスタ、金属信号線及びその他の構造体を形成する必要があり、このために感度が低くなる。これは、基板のかなりの部分を金属線及び他の素子が覆い、感光素子の形成に用いることができないためである。さらに、シリコン基板においてキャリアの拡散長が長いために、隣接する画素間にクロストークが発生し、空間解像度が低くなる。
【０００６】
ＡＳＩＣの薄膜（ＴＦＡ）技術を利用して製造されたＣＭＯＳイメージセンサが最近紹介され、従来のＣＭＯＳイメージセンサより高い性能が提供されている。ＴＦＡタイプのＣＭＯＳセンサにおいては、感光性（センサ）材料、例えばアモルファスシリコン（ａ−Ｓｉ：Ｈ）が、画素アレイ（すなわち、アクセストランジスタと金属信号線）の上面に蒸着されている。このように、画素電子部をフォトダイオード（センサ）材料の下部に配置することにより、光検出に利用できる領域を大きくすることができる。感光材料層は、透明な連続するバイアス層（例えば、酸化インジウム錫（ＩＴＯ））と、アレイの各画素に対応する個別の接触パッド（すなわち金属電極）との間に挟まれている。各画素の接触パッドは、画素電子回路（例えば、増幅器及び１つ以上のアクセス／リセットトランジスタ）に接続されている。動作においては、連続バイアス層によってバイアス電圧がセンサ材料に印加され、この感光材料を介して、連続バイアス層と個別画素接触パッドとの間に電位が生じる。感光材料を通過する光が電子を解放し、この電子により画素接触パッドと連続バイアス層との間に電流が発生し、この結果、画素接触パッドに蓄積された電荷が変化する。各画素のアクセストランジスタは周期的にオンし、その画素において作成された信号を、アレイの周囲に配置された信号処理電子部に送る。送られる信号は、画素接触パッドに存在する電荷の変化に比例する。この変化は、さらに、その画素のセンサ材料に照射する光の量に比例する。ＴＦＡタイプのＣＭＯＳセンサの利点は、画素領域のほぼ全体が光検出領域であり、照射された基板におけるキャリアの拡散及び素子の相互干渉がなくなることである。この画素構造は、いわゆる「高充填比アプローチ（ｈｉｇｈ  ｆｉｌｌ  ｆａｃｔｏｒ  ａｐｐｒｏａｃｈ）」を使用する、ａ−Ｓｉ：Ｈ大面積アレイに用いられるのと実質的に同じである。このアプローチでは、連続するａ−Ｓｉ：Ｈフォトダイオードがアドレシング電子部の上部に配置されている（例えば、Ｒ．Ａ．ストリート他（Ｒ．Ａ．  Ｓｔｒｅｅｔ  ｅｔ  ａｌ．）、ＭＲＳ  Ｓｙｍｐ．Ｐｒｏｃ．  Ｖｏｌ．  ３７７，  ７５７，  １９９５；  さらに”Ｌａｙｅｒｅｄ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｐｈｏｔｏｄｉｏｄｅ  Ｓｅｎｓｏｒ  Ａｒｒａｙ”と題するリチャードウェイスフィールド（ＲｉｃｈａｒｄＷｅｉｓｆｉｅｌｄ）に付与された米国特許第５，６１９，０３３号を参照のこと）。ａ−Ｓｉ：Ｈフォトダイオードを含むＣＭＯＳセンサが、ボウム他（Ｂｏｈｍ  ｅｔ  ａｌ．）の文献（例えば、ＭＲＳ  Ｓｙｍｐ．  Ｐｒｏｃ．  Ｖｏｌ．  ５０７，  ３２７，  １９９８）に記載されている。
【０００７】
【特許文献１】
米国特許第５，６１９，０３３号
【非特許文献１】
Ｒ．Ａ．ストリート他著「ＭＲＳ  Ｓｙｍｐ．Ｐｒｏｃ．  Ｖｏｌ．３７７，  ７５７，  １９９５」
【非特許文献２】
ボウム他著「ＭＲＳ  Ｓｙｍｐ．  Ｐｒｏｃ．  Ｖｏｌ．  ５０７，３２７，  １９９８」
【０００８】
【発明が解決しようとする課題】
ＴＦＡタイプのＣＭＯＳイメージセンサは、従来の基板ベースのフォトダイオードセンサに優る重要な効果を提供するが、イメージセンサの性能を最適化するためにさらなる改良が求められている。例えば、ＴＦＡタイプのセンサに用いられる連続センサ材料層による隣接する画素間の信号漏れは、センサの空間解像度を減少させる重大な問題である。さらに、ＴＦＡタイプのＣＭＯＳイメージセンサの感度は、ＩＴＯバイアス層からの光の反射により、または電流を生成せずにセンサ材料を通過する光（すなわちセンサ材料と相互作用して電子を解放しない光）により減少する。
【０００９】
したがって、クロストークが低く、光の吸収が高いＴＦＡタイプのＣＭＯＳイメージセンサが求められている。
【課題を解決するための手段】
上記目的を達成するために、本発明に係るイメージセンサアレイは、行及び列に配置され、それぞれが接触パッドと該接触パッドに接続された画素回路とを含む複数の画素と、上端部を有する不活性化壁により各溝を取り囲むように複数の溝が形成された不活性化層であって、各画素の接触パッドが該接触パッドの上部面が前記不活性化壁の上端部より下方に位置するように対応する溝に設けられた、不活性化層と、前記不活性化層の上に形成され、前記溝内に延びる下方部分を有し、各下方部分が対応する画素の接触パッドの上部面に接するセンサ層と、を含むものとする。
【００１０】
また、上記目的を達成するために、本発明に係るイメージセンサアレイは、第１の接触パッドを有する第１の画素と、引き延ばされた界面領域によって前記第１の接触パッドから分離された第２の接触パッドを有する第２の画素とを含む、複数の画素と、前記複数の画素上に形成され、前記第１及び第２の接触パッドにそれぞれ接触する下方部分を有する連続的なセンサ層と、前記第１の接触パッドと第２の接触パッドを分離する前記界面領域の下部に延びる第１の導体を含む、複数の導体と、を含み、前記複数の導体は低電圧源に接続され、前記第１の導体が、前記界面領域を越えて前記第１の画素の第１の接触パッドから前記第２の画素の第２の接触パッドに流れる電子を防ぐ電界を生成するものとする。
【００１１】
また、上記目的を達成するために、本発明に係るイメージセンサアレイは、行及び列に配置され、それぞれが接触パッドと該接触パッドに接続された画素回路とを含む、複数の画素と、前記複数の画素上に形成され、連続的なドープ領域と該ドープ領域の下方に位置する連続的な真正領域とを含み、前記複数の画素の各画素の接触パッドの上面部に接触する、連続的なアモルファスシリコン層と、を含むものとする。
【００１２】
【発明の実施の形態】
本発明は、フォトダイオードと画素回路とのあいだに複雑ではないが確実な接触を提供し、クロストークを制御し、光の吸収度が高く、かつイメージセンサの他の側面を最適化するという、イメージセンサの構造上の改良に向けられる。本発明の構造的な改良は、ＣＭＯＳイメージセンサを特に参照して以下に説明するが、他のタイプ（例えば、非ＣＭＯＳ）のイメージセンサに用いた場合も有益な改良を提供するものである。
【００１３】
本発明のさまざまな態様を、図面を参照して説明する。図１は、簡素化したＣＭＯＳイメージセンサ１００を示す。図２及び図３は、個々の画素接触パッドを分離する不活性化壁（ｐａｓｓｉｖａｔｉｏｎ  ｗａｌｌ）を含むＣＭＯＳイメージセンサ１００−Ａの一般化した画素を示している。図４は、不活性化壁が下部ｎ型ドーピング領域を通過して延び、ＳｉＯ2とＳｉＯＮの一方から形成される、本発明の１態様によるａ−Ｓｉ：ＨのＣＭＯＳイメージセンサ１００−Ｂを示す。図５及び図６は、本発明の別の態様による、不活性化壁及び画素接触パッドの下部に位置する金属構造体を含むＣＭＯＳイメージセンサ１００−Ｃ及び１００−Ｄをそれぞれ示している。図７は、各画素の下部ｐ型ドープ領域を省くことによりクロストークを低減する、本発明の別の態様によるａ−Ｓｉ：ＨＣＭＯＳイメージセンサ１００−Ｅを示している。図８、図９及び図１０は、本発明の別の態様による、光の捕捉を最大化すべくテクスチャのある（ｔｅｘｔｕｒｅｄ）ＣＭＯＳイメージセンサ１００−Ｆを示す。最後に、図１１は、ＣＭＯＳイメージセンサ１００上に形成された簡略カラーフィルタ構造を示す。これらの実施形態のそれぞれについて、以下に詳細に説明する。
【００１４】
図１は、画素１１０のアレイを含む、ＣＭＯＳイメージセンサ１００を示す簡略回路図である。各画素１１０は、対応する画素回路に接続された接触パッド１１３を有する光センサ１１２を含む。画素回路は、例えば、増幅器（例えばソースフォロアー）１１４、アクセスＦＥＴ１１６及びリセットＦＥＴ１１８を含む。増幅器１１４は、接触パッド１１３とアクセスＦＥＴ１１６との間に接続され、アクセスＦＥＴ１１６は対応するデータライン１３０に接続されている。リセットＦＥＴ１１８は、接触パッド１１３とデータライン１３０との間に接続されている。走査制御回路１２０は、読出し動作においては、一連の平行なゲートライン１２５を用いて一度に１行のアクセスＦＥＴ１１６をオンし、リセット動作においては、リセットライン１２７によりリセットＦＥＴ１１８をオンする。読出し動作中は、各行のアクセスＦＥＴ１１６がオンしているので、光センサ１１２の電荷に対応する画像信号が、読出し増幅器１３５にそれぞれが接続された平行するデータライン１３０に転送される。リセット動作中は、各センサ１１２の電位が、次の読出し周期を始めるべくリセットされる。結果として得られる各行の増幅信号が並列直列変換器またはマルチプレクサ１４０によって多重化され、その後アナログディジタル変換器またはディジタイザ１５０に送られる。なお、走査制御回路１２０、読出し増幅器１３５、マルチプレクサ１４０及びディジタイザ１５０は、従来のＣＭＯＳ技術を用いて、画素１１０のアレイ形成に使用されるのと同じ基板（チップ）上に形成されている。
【００１５】
図２及び図３は、ＣＭＯＳイメージセンサ１００の第１の実施形態を表すＣＭＯＳイメージセンサ１００−Ａの一部を示す簡略平面図及び側断面図である。より詳細には、図２及び図３は、本発明の第１の態様によってパターニングされた不活性化層を含む例示的な画素１１０−Ａを示している。図３の断面図は、図２の切断線２−２にほぼ沿った断面図であり、本発明に関連する部分のみを示している。
【００１６】
図２を参照すると、ＣＭＯＳイメージセンサ１００−Ａの画素１１０−Ａは、第１の横方向に延びる一連の第１不活性化壁２１０−Ｈと、第２の横方向に延びる一連の第２不活性化壁２１０−Ｖとによって一般的に定められる行及び列のアレイ状に配置されている。各画素１１０−Ａの長さ及び幅は、適用に応じて、約５−１５ミクロンである。各不活性化壁２１０の幅もその適用によって異なるが、一般に０．３ミクロンから２ミクロンの間である。ＣＭＯＳイメージセンサ１００−Ａの各画素１１０−Ａは、不活性化壁２１０−Ｈ及び２１０−Ｖにより決定する実質的に正方形の領域内に効果的に絶縁されている。以後、不活性化壁２１０−Ｈ及び２１０−Ｖをまとめて不活性化壁２１０と呼ぶ。
【００１７】
図３を参照すると、画素１１０−Ａは、基板２０１上に形成された、フォトダイオード１１２及び（図１に関して上述した）対応する画素回路を含む。フォトダイオード１１２は、画素接触パッド１１３と、画素接触パッド１１３上に位置するセンサ材料２３０の領域と、連続する透明バイアス層２４０の対応部分とを含む。従来のＣＭＯＳ処理は、最高５つの金属レベルを使用するが、これらすべてが画素回路の形成に必要なわけではない。よって、各画素１１０−Ａの画素接触パッド１１３の形成に、ＣＭＯＳ処理の最上金属レベルを使用することができる。なお、画素接触パッド１１３の下部に位置する画素回路を形成するために必要な金属構造は、ＣＭＯＳ処理の先行する金属層を使用して形成される。画素接触パッド１１３の上部には、アモルファスまたはポリシリコン材料（例えば、ａ−Ｓｉ：Ｈ）で形成されるセンサ材料２３０の連続層が形成される。このセンサ材料２３０の上部には、透明な導電性バイアス層２４０（例えばＩＴＯ）が形成される。動作においては、バイアス層２４０は所定のバイアス電圧（例えば−５Ｖ）に維持され、所定のリセット電荷がリセットＦＥＴ１１８（図１参照）を介して接触パッド１１３に印加され、その後リセットＦＥＴ１１８はオフされて接触パッド１１３を絶縁する。続いて、バイアス層２４０を通過する光がセンサ材料２３０と作用し、自由電子を生成する。これらの自由電子が画素接触パッド１１３とバイアス層２４０との間に電流Ａを生成し、これにより、画素接触パッド１１３の電荷を、センサ材料２３０により「検知した」光の量に比例する量だけ変化させる。読出し動作では、アクセストランジスタ１１５がオンし、画素接触パッド１１３の残留電荷が増幅されて読み出される。
【００１８】
本願発明者らは、従来のＣＭＯＳイメージセンサの問題が、隣接する画素接触パッド１１３間の電流の漏れであると判断した。特に、隣接する画素間で接触パッドどうしの電圧差が十分に大きいと、隣接する画素の接触パッド１１３から接触パッドに放電される望ましくない電流が発生し、結果として、画像のブレまたは空間解像度の損失が生じる。
【００１９】
本発明の１態様によれば、不活性化壁２１０が各画素接触パッド１１３の周囲に形成されて隣接する画素接触パッド間に絶縁を提供することにより、接触パッド間のクロストークを低減する。図３に示されるように、不活性化壁２１０は、各接触パッド１１３の上部面２２５の上方に延びる上端部２２１を有し、画素接触パッド１１３を取り囲む不活性化壁２１０の各組がその画素接触パッドを受ける溝（ｔｒｅｎｃｈ）を形成している。１実施形態においては、不活性化壁２１０は、金属接触パッドに対する貫通孔（ｖｉａｓ）を形成するのと同じ工程において、絶縁溝を不活性化層にパターニングして形成される。その後、画素接触パッド１１３をこの溝に蒸着させてパターニングする。あるいは、金属接触パッドを実質的に平坦な不活性化層上に蒸着させてパターニングした後、さらに不活性化材料を蒸着させ、画素接触パッド１１３がエッチングストップとして機能する既知の技術にしたがってパターニングし、画素接触パッドの上面が露出された溝を形成することにより不活性化壁２１０を形成することもできる。いずれの場合にも、各画素接触パッド１１３は、その上部面２２５が、その接触パッドを取り囲む４つの不活性化壁部分の上端部２１１より下方に位置するように形成される。各画素接触パッド１１３は不活性化壁２１０に取り囲まれ、かつこれにより隣接する画素接触パッドから分離されているので、隣接する画素接触パッド間のクロストークの量が低減し、イメージセンサの解像度が高まる。
【００２０】
図４は、ＣＭＯＳイメージセンサ１００（図１）の第２の実施形態を表す、ＣＭＯＳイメージセンサアレイ１００−Ｂの一部を示す斜視図である。ＣＭＯＳイメージセンサアレイ１００−Ｂは、画素１１０−Ｂ１及び隣接する画素１１０−Ｂ２（部分的に示される）を含む。イメージセンサアレイ１００−Ｂは、画素１１０−Ｂ１と１１０−Ｂ２とを分離する不活性化壁３１０Ａを含む、一連の不活性化壁３１０を含む点において、（図２及び図３に示される）一般化されたセンサアレイ１００−Ａと同様である。さらに、ＣＭＯＳイメージセンサアレイ１００−Ｂは、特にａ−Ｓｉ：Ｈ層３３０を含む。ａ−Ｓｉ：Ｈ層３３０は、個別の下部ｎ＋ドープ領域３３２−１及び３３２−２と、連続中央非ドープ（「ｉ」）領域３３５と連続上部ｐ＋ドープ領域３３７とを含むｐ−ｉ−ｎフォトダイオード構造を有し、これらの領域はすべて既知の技術にしたがって形成される。なお、下部ｎ＋ドープ領域３３２−１と３３２−２のそれぞれは、対応する金属接触パッド１１３−１と１１３−２の上に形成される。上述の実施形態の対応する要素と本質的に同じＣＭＯＳイメージセンサアレイ１００−Ｂの他の構成要素は、同様の符号で識別し、これらの要素の詳細な説明は簡略化のために省く。
【００２１】
層３３０のｐ−ｉ−ｎ構造を有するａ−Ｓｉ：Ｈフォトダイオード構造がイメージセンサに使用された場合、各画素に対応する下部ｎ＋領域は、クロストークを避けるべく隣接する画素から絶縁されなければならない。図４を参照すると、不活性化壁３１０は中央非ドープ領域３３５内部に延びている（例えば、不活性化壁３１０Ａの上部面３１１はｎ＋ドープ部分３３２−１及び３３２−２の上部に位置し、さらに中央非ドープ領域３３５内に延びている）ことに注目すべきである。したがって、不活性化壁３１０の一部が、隣接する各下部ｎ型ドープ領域の間に設けられることにより必要な絶縁を提供している。このような絶縁は、既知のパターニング技術を使用して生成できるが、別の方法でも実現できる。例えば、画素間にパターニングされた凹部溝を有する不活性化層上にｎ＋層を蒸着できる。この薄いｎ＋層はこれらの溝を完全には覆わないので、さらなるリソグラフィステップによりｎ＋層をパターニングすることなく、隣接する画素から絶縁された領域３３２が形成される。これらの絶縁溝を、接触貫通孔（例えば、貫通孔２２１）と同時に不活性化層にパターニングすることができる。
【００２２】
本願発明者らは、隣接する画素１１０−Ｂ１と１１０−Ｂ２とが不活性化壁３１０Ａにより分離されていても、ａ−Ｓｉ：Ｈ層３３０の非ドープ領域３３５における伝導（ｃｏｎｄｕｃｔｉｏｎ）（矢印Ｂで示されている）により、多少の信号クロストークが発生すると判断した。大面積アレイに対する実験により、本願発明者は、この横方向の伝導が圧倒的に非ドープ領域３３５と不活性化壁３１０Ａとの界面において（例えば、不活性化壁３１０Ａの上部面３１１に沿って）発生することを認めた。さらに、この界面に電子蓄積層が含まれる場合に漏れが非常に大きいことも認められた。
【００２３】
本発明の別の態様によれば、隣接する画素１１０−Ｂ１と１１０−Ｂ２間において不活性化壁３１０の周囲の漏れを最小化するために、不活性化壁３１０を、従来から使用される窒化シリコンではなく、ＳｉＯ2とＳｉＯＮとベンゾシクロブテン（ＢＣＢ）のいずれかから形成する。本願発明者は、実験により、ＳｉＯ2とＳｉＯＮの場合、窒化シリコンより漏れが小さいことを確認した。これは、これらの物質の界面状態及び／または仕事関数によるものであり、これにより界面における電荷の屈曲（ｃｈａｒｇｅ  ｂｅｎｄｉｎｇ）が起こると考えられる。その結果、蓄積する電子の数が減少する。
【００２４】
図５及び図６は、ＣＭＯＳイメージセンサ１００（図１）の第３及び第４実施形態をそれぞれ表す、ＣＭＯＳイメージセンサアレイ１００−Ｃ及び１００−Ｄの一部を示す斜視図である。イメージセンサアレイ１００−Ｃ及び１００−Ｄは、ここでは長く延びた界面領域と一般に呼ばれる領域により互いに実質的に絶縁された隣接画素を含む。この界面領域には、不活性化材料または絶縁材料と真正（ドープされない）センサ材料のいずれかまたはいずれもが含まれる。さらに、上記実施形態のイメージセンサアレイと同様に、ＣＭＯＳイメージセンサアレイ１００−Ｃ及び１００−Ｄは、バイアス層２４０と、隣接する画素の画素接触パッド１１３−１及び１１３−２との間に挟まれた、連続センサ層（例えば、ａ−Ｓｉ：Ｈ）を含む。イメージセンサアレイ１００−Ｃ及び１００−Ｄの、上記実施形態とほぼ同じ要素は同様の参照番号で識別され、簡素化のためにその説明を省く。
【００２５】
図５を参照すると、ＣＭＯＳイメージセンサアレイ１００−Ｃは、既に図示して説明した、対応する画素回路に接続された接触パッド１１３−１及び１１３−２をそれぞれが含む隣接する画素１１０−Ｃ１及び１１０−Ｃ２を含む。画素１１０―Ｃ１及び１１０−Ｃ２上には、下部領域４３２−１及び４３２−２、真正（非ドープ）中央領域４３５及び上部（ｐ型）ドープ領域４３７を有する連続センサ層４３０（例えば、ａ−Ｓｉ：Ｈ）が形成されている。下部領域４３２−１及び４３２−２は、接触パッド１１３−１及び１１３−２の上部面に接触し、１実施形態においては、ｎ型のドーパントがドープされている。ここで、比較的導電性でない材料の界面領域Ｇ（すなわち、不活性部分４１０Ａと真正センサ材料の領域４３５Ａのいずれかまたはいずれも）が、第１の画素１１０−Ｃ１を第２の画素１１０−Ｃ２から分離している。
【００２６】
本発明の別の態様によれば、ＣＭＯＳイメージセンサアレイ１００−Ｃは、界面領域Ｇの下方（例えば、不活性化部分４１０Ａの下部）に位置し、固定バイアス電圧４１５によりバイアスをかけられて画素１１０−Ｃ１と１１０−Ｃ２との間の界面のアクティブ制御を提供する、一連の導体４５０Ａを含む。固定バイアス電圧が、０Ｖまたは画素接触パッド１１３−１及び１１３−２に関して負の電圧であれば、導体４５０Ａはこれらの接触パッド間の界面から電子をアクティブに除去し、これにより界面を、オフされたトランジスタとして実際的に作用させる。各画素のフォトダイオードは通常負のバイアスを使用するので、センサ接触パッド１１３−１及び１１３−２を正のチップ電圧（例えば、５Ｖ）にリセットし、接地を固定したバイアス電圧４１５として利用するのが便利である。１実施形態においては、同様のバイアスされた導体４５０が、イメージセンサアレイ１００−Ｃの各不活性化壁４２０の下部に配置される。
【００２７】
図６を参照すると、ＣＭＯＳイメージセンサアレイ１００−Ｄは、上記の不活性化壁と同様の方法で形成された不活性化壁４１０Ｂを含む界面領域Ｇにより互いに分離された、隣接する画素１１０−Ｄ１及び１１０−Ｄ２を含む。ＣＭＯＳイメージセンサアレイ１００−Ｄは、さらに、不活性化壁４１０の下方に延び、電圧源４１５によってバイアスをかけられて不活性化壁４１０Ｂを越えるクロストークを最小化する導体４５５を含む。さらに、図５に示されたバイアス導体を変形することにより、導体４５５は、プレート部分が各画素の画素接触パッドの下部に延び、画素接触パッドとともに容量（キャパシタ）を形成して画素容量を増加するように形成されている。例えば、導体４５５Ａは、不活性化壁４１０Ｂの下方に延び、さらに画素接触パッド１１３−１の下方に延びることにより、画素１１０−Ｄ１の容量を高めるとともにＣＭＯＳイメージセンサ１００−Ｄのダイナミックレンジを向上させる。上述のように、画素１１０−Ｄ１のセンサ電荷は、読み出しが行われるまで画素接触パッド１１３−１の容量に保持されている。１０ミクロンの画素は、１ミクロンのフォトダイオードに対して約１０ｆＦの容量を提供し、（３Ｖのバイアスを仮定すると）約２ｘ１０5の電子を保持できる。画素サイズが小さくなるにしたがい、センサのダイナミックレンジは、小さくなる画素接触パッドの容量によりますます制限される。容量を大きくするには、フォトダイオードを薄くすればよいが、これには、漏れ電流がより大きくなり、感度がより低くなるという代償を伴う。そこで、画素接触パッド１１３−１の下部に延びる導体４５５Ａを利用すれば、従来の構造に比べて画素１１０−Ｄ１の容量が大きくなる。図５に関して既に説明したように、導体４５５Ａは、さらに、画素１１０−Ｄ１と１１０−Ｄ２との間の横方向の漏れに関してアクティブ制御を提供する。さらに、導体４５５Ａを、アクセスＦＥＴ１１６に対する光の遮蔽を提供すべくパターニングすることができるが、これはＣＭＯＳアドレス回路の適正な動作のために重要である。ＣＭＯＳゲート誘電体の使用により、さらなる画素容量を形成することもできる。
【００２８】
既に提案したように、従来のｐ−ｉ−ｎ  ａ−Ｓｉ：Ｈ以外のセンサ材料でも、上述のクロストーク低減構造の効果を得ることができる。一般に、これらのさらなるセンサ材料は、アモルファスまたは多結晶材料であるが、これは単結晶材料が一般に表面上には成長できないためである。例えば、有機センサは、単純な蒸着のためにスピンコートすることができる。センサ層を、光検出器で使用されるような輸送層と組合わせることにより、広範囲にわたる厚さが実現できる。セレニウム、ＰｂＩ2またはＨｇＩ2は、Ｘ線感度を提供する。ａ−Ｓｉ：ＨとＧｅとの合金は赤外（ＩＲ）における感度を提供し、Ｃとの合金は、例えば多結晶ＧａＮのように紫外（ＵＶ）感度を提供する。表面を誘電体でコーティングし、容量性の検出を可能にすることもできる。
【００２９】
図７には、上記の方法で一般的に構成され、上記の技術を用いて互いに分離される画素１１０−Ｅ１と１１０−Ｅ２とを含むＣＭＯＳイメージセンサアレイ１００−Ｅが示されている。本発明の別の態様によれば、ＣＭＯＳイメージセンサアレイ１００−Ｅは、ドープされない中央領域５３５と上部ｐ＋型ドープ領域５３７のみを含むａ−Ｓｉ：Ｈセンサ層５３０を含む。すなわち、上述のｐ−ｉ−ｎ  ａ−Ｓｉ：Ｈセンサ構造とは異なり、センサアレイ５３０には、下部ｎ＋型ドープ領域がなく、ドープされない中央領域５３５が、不活性化壁５１０により定められる溝に入り込み、画素接触部１１３−１Ａ及び１１３−２Ａの上面に接する下部領域を含んでいる。
【００３０】
従来のａ−Ｓｉ：Ｈセンサ層の下部ｎ＋型ドープ層は、標準サイズのＣＭＯＳイメージセンサの各画素において生成される電流が低いために省略できる。従来のａ−Ｓｉ：Ｈｐ−ｉ−ｎフォトダイオードの室温における漏れ電流は約３ｘ１０-13Ａ／ｍｍ2であり、これにより、１０ミクロンの画素サイズ場合には３ｘ１０-17Ａの電流となる。本願発明者は、この電流が、特にビデオのアプリケーションの場合、装置に要求されるよりも小さく、より大きな漏れ電流が許容できることを認識した。本願発明者は、さらに、フォトダイオード接合（すなわち、下部ドープ領域と画素接触パッドとの界面）は、センサ層のｎ−ｉ界面ではなくｐ−ｉ界面によってほぼ決定することにも気づいた。必要なのは、ホールに対して合理的にブロックするボトムコンタクトだけである。したがって、本発明の別の態様によれば、仕事関数がかなり低く、ＣＭＯＳ処理と適合するクロムまたはアルミニウムを用いて、画素接触１１３−１Ａおよび１１３−２Ａを形成する。ｎ＋層のパターニングは、要求される唯一の緻密なリソグラフィーステップであるため、本実施形態の特殊ｐ−ｉセンサ層により製造がかなり簡単になる。
【００３１】
さらに、ＣＭＯＳイメージセンサアレイ１００−Ｅは、上記の構造を１つ以上含むことによりクロストークをさらに低減する。すなわち、不活性化壁５１０は、ＳｉＯ2またはＳｉＯＮを用いて形成できる。さらに、ＣＭＯＳイメージセンサアレイ１００−Ｅは、不活性化壁５１０の下部に配置された、（上記の）導体４５０（破線で示される）を含んでもよい。さらに、ＣＭＯＳイメージセンサアレイ１００−Ｅを、以下に示すテクスチャ特性を含むよう修正してもよい。
【００３２】
画素間のクロストークの低減に加え、改良されたＣＭＯＳイメージセンサの性能は、画素感度（すなわち、各画素によって吸収される光の量）の増加によっても達成できる。従来のＴＦＡタイプのＣＭＯＳイメージセンサの感度は、バイアス層の表面からの光の反射及び／またはフォトダイオード材料と相互作用することなくフォトダイオード層を透過する光に依存するが、結果的な電流を生成するためにフォトダイオード材料と作用することのできる光が少なくなるため、感度が落ちてしまう。
【００３３】
図８、図９及び図１０には、ＣＭＯＳイメージセンサ１００（図１）の別の実施形態を表す、ＣＭＯＳイメージセンサアレイ１００−Ｆの一部が示されている。
【００３４】
図８を参照すると、ＣＭＯＳイメージセンサ１００−Ｅの画素１１０−Ｆは、第１の横方向に延びる一連の第１不活性化壁６１０−Ｈと、第２の横方向に延びる、交差する一連の第２不活性化壁６１０−Ｖとによって一般に定められる行及び列のアレイ状に設けられている。ＣＭＯＳイメージセンサ１００−Ｆの各画素１１０−Ｆは、不活性化壁６１０−Ｈ及び６１０−Ｖにより定められる実質的に正方形の領域内において事実上絶縁されている。以後、不活性化壁６１０−Ｈと６１０−Ｖをまとめて不活性化壁６１０と呼ぶ。
【００３５】
図９を参照すると、前述の画素構造と同様に、各画素１１０−Ｆは、金属貫通孔６１２によって画素接触パッド１１３−Ｂに接続されたアクセスＦＥＴ１１６と、不活性化壁６１０上に形成され、接触パッド１１３−Ｂの上部面に接するセンサ層６３０と、センサ層６３０上に形成された透明バイアス層６４０とを含む。本発明の別の態様によれば、不活性化壁６１０を、テクスチャのある（平坦でない）形状（ｔｏｐｏｌｏｇｙ）を提供すべくパターニングすることにより、集光効率、さらには、次に形成されるセンサ層６３０によって吸収される光の量が増加する。特に、不活性化壁６１０の側壁６１５は、接触パッド１１３−Ｂの上部面に対して４５°及び６０°の範囲の角度に形成されている。１実施形態においては、不活性化壁６１０は、（不活性化層の厚さに対する画素のサイズに応じて）適当に傾斜した側部６１５を有する貫通孔を、平坦な不活性化層を通過するように１つ以上エッチングし、画素接触パッド１１３−Ｂの上面を露出することにより生成される。画素のサイズが約５〜１０ミクロンで、不活性化層が約０．６〜０．９ミクロンの場合、今日の技術において最適な構造は、両端から３ミクロンの中心に最小サイズの貫通孔（１ｘ１ミクロン）を形成する。貫通孔が露出される（ｏｐｅｎｉｎｇ）最適点でエッチングを停止するために貫通孔エッチング処理の設計及制御が要求され、レジストのエッチング不足（アンダーエッチング）では、フォトレジストの下方で隣接する貫通孔が結合できない。別の処理では、蒸着される活性化のさらなる層または厚さが、構造に対する適当なアスペクト比を提供するために要求される。結果的な不活性化壁は、中央に位置する（第１の）接触パッド１１３−Ｂにおいて集まる傾斜壁６１５を有する逆三角錐を形成する。この接触パッド１１３−Ｂは、上述のようにアクセストランジスタに接続されている。続いて、その下端部が第１の接触パッド１１３−Ｂに接続された１つ以上の第２接触部６２５（例えば、クロムまたはアルミニウム）を傾斜壁６１５に形成してもよい。次に、センサ層６３０が、第２接触部６２５及び第１接触パッド１１３−Ｂ上に、その下層の形状に一致するように形成される。さらに、バイアス層６４０（例えば、ＩＴＯ）がセンサ層６３０の上部に形成され、これも下層の形状に一致する。
【００３６】
図１０は、テクスチャのあるセンサ層５３０により得られる高い吸収率を示す簡略図である。特に、図１０は、ＣＭＯＳイメージセンサアレイ１００−Ｆを支持する基板に対して実質的に鉛直方向の光線が、どのようにＣＭＯＳイメージセンサアレイ１００−Ｆによってほぼ完全に吸収されるかを示している。より詳細には、干渉されない光線６５０Ａがバイアス層６４０の上面に照射すると、第１の部分６５０Ｂは吸収され、第２の部分６５０Ｃは反射する。バイアス層６４０（及びその下層であるセンサ層６３０）の形状のため、反射した光線部分６５０Ｃは、（ＣＭＯＳイメージセンサアレイ１００−Ｆから遠ざかる方向に反射されずに）バイアス層６４０の対向する壁に向けられる。したがって、光線部分６５０Ｃの第１部分６５０Ｃ１は吸収され、第２部分６５０Ｃ２は反射する。ここで、センサ層６３０を通過して第２接触部６２５（図９参照）に照射する光線部分（図示せず）も同様にセンサ層６３０を通過して反射するので、センサ材料と相互作用する確率が高まる。形状を慎重に選ぶことにより、反射光の吸収を最大化して所与の画素において受光した光のすべてを効果的に吸収することができる。この結果、画素ピッチが均一の同様の装置と比較してＣＭＯＳイメージセンサアレイ１００−Ｆの性能を高めるか、同じ性能で画素サイズを小さくするかのいずれかが可能になる。
【００３７】
上述のように、ＣＭＯＳイメージセンサアレイ１００−Ｆの形状は、所与の画素の表面から反射したすべての光を、実質的にすべての光が吸収されるまで同一画素の他の部分に照射させるべく設計された形と大きさを有するくぼみを、センサアレイの上面に生成することを目的とする。このような構造を利用してＣＭＯＳセンサの活性層に光吸収度の高い層を生成する概念は、独特であまり知られていないａ−Ｓｉ：Ｈセンサ材料の特性（すなわち、コンフォーマル成長（ｃｏｎｆｏｒｍａｌ  ｇｒｏｗｔｈ））を活用しているが、センサ６３０を、（図７に関連して前述した）ｐ−ｉ  ａ−Ｓｉ：Ｈ構造または同様の光吸収特性を示す他の任意のセンサ材料を用いて形成した場合も、同様の性能が提供できる。
【００３８】
さらに、ＣＭＯＳイメージセンサアレイ１００−Ｆは、上記の構造を１つ以上含んでクロストークを低減することができる。すなわち、図９に示されるように、不活性化壁６１０をＳｉＯ2またはＳｉＯＮを用いて形成してもよい。さらに、ＣＭＯＳイメージセンサアレイ１００−Ｆは、不活性化壁６１０の下部に設けられた（上述の）導体４５０（破線で示されている）を含んでもよい。
【００３９】
図１１は、上記の様々な実施形態のうちいずれかにしたがって形成されたＣＭＯＳイメージセンサ１００上に形成された、カラーフィルタ構造７１０を含むカラーイメージセンサ７００を示す簡略側面図である。一般に、カラーイメージセンサは、イメージセンサアレイの個々の画素上にカラーフィルタを設けることにより実現する。カラーフィルタは、選択された１色の光を透過させ、他のすべての色の光は遮断する。しかしながら、各画素上に個々のカラーフィルタを形成するという処理は、カラーフィルタの蒸着及びエッチングステップが３ステップ別々に必要であるため、高コストである。
【００４０】
本発明の別の態様によれば、カラーフィルタ構造７１０は、画像をイメージセンサアレイ１００の方向に集束させる主レンズ７２０を含む。主レンズ７２０は、低いＦ数で形成され、よって、強力に収束する光パタン７２５を生成する。第２レンズの組７３０が主レンズ７２０の下方（すなわち、主レンズ７２０とイメージセンサアレイ１００との間）に形成される。この第２レンズの組は、図１１に示すように、それぞれが異なるカラーフィルタ（例えば、ブルー７３２、イエロー７３４、またはレッド７３６）を含む部分に分割されている。したがって、各色は、異なる角度でイメージセンサアレイに照射される。さらに、マスク７４０がイメージセンサアレイ１００の上部に設けられる。マスク７４０は、各画素１１０が３色のうち２色を遮断するように配置された開口部７４５を含む。レンズ構造７１０には、ＳＵ８または他の厚いフォトレジストから製造できる厚い透明層と、１リソグラフィステップのみを使用して金属から製造できるシャドウマスク７４０とが要求される。画素サイズが１０ミクロンで、レンズ７２０がｆ−２で動作する場合、透明層の厚さは、その屈折率に応じて、約３０ミクロンである必要がある。３つの光源が延長しているために、カラー画像は多少重なるが、これは、図１１に示すように、各開口部にマイクロレンズ７５０を設けることにより解消できる。マイクロレンズ７５０は、正確な画像を形成する必要はなく、光がある程度収束できればよい。
【００４１】
ある特定の実施形態に関して本発明を説明したが、当業者には、本発明の創意に富んだ特徴は、他の実施形態にも同様に適用できることが明らかであろう。
【図面の簡単な説明】
【図１】  ＣＭＯＳイメージセンサアレイを示す簡略回路図である。
【図２】  本発明の１実施形態による、画素絶縁不活性化壁を含むＣＭＯＳイメージセンサの画素を示す平面図である。
【図３】  本発明の１実施形態による、画素絶縁不活性化壁を含むＣＭＯＳイメージセンサの画素を示す側断面図である。
【図４】  本発明の別の実施形態による、ａ−Ｓｉ：Ｈフォトダイオード層を含む画素回路の一部を示す前面斜視図である。
【図５】  本発明の別の実施形態による、不活性化壁の下部に配置された別のバイアス構造を含む画素回路の一部を示す前面斜視図である。
【図６】  本発明の別の実施形態による、不活性化壁の下部に配置された別のバイアス構造を含む画素回路の一部を示す前面斜視図である。
【図７】  本発明の別の実施形態による、特殊ａ−Ｓｉ：Ｈフォトダイオード層を含む画素回路の一部を示す前面斜視図である。
【図８】  本発明の別の実施形態による、テクスチャ表面を含むイメージセンサの画素を示す平面図である。
【図９】  本発明の別の実施形態による、テクスチャ表面を含むイメージセンサの画素を示す断面図である。
【図１０】  本発明の別の実施形態による、テクスチャ表面を含むイメージセンサの画素を示す簡略側面図である。
【図１１】  本発明の別の実施形態による、カラーフィルタリング構造を含むイメージセンサを示す簡略側面図である。
【符号の説明】
１００  ＣＭＯＳイメージセンサ、１１０  画素、１１２  光センサ（フォトダイオード）、  １１３  接触パッド、１１４  増幅器、  １１６  アクセスＦＥＴ、１１８  リセットＦＥＴ、１２０  走査制御回路、１２５  ゲートライン、１２７  リセットライン、１３０  データライン、１３５  読み出し回路、１４０  マルチプレクサ、１５０  ディジタイザ、２１０  基板、２１０  不活性化壁（層）、２２１  貫通孔、２３０  センサ材料、２４０  バイアス層、３１０  不活性化壁、３３０  ａ−Ｓｉ：Ｈ層、３３５  非ドープ領域、４１０  不活性化部分、４１５  電圧源、４３０  センサ層、４３２  下部領域、４３７  ドープ領域、４５０  導体、５１０  不活性化壁、５３０  ａ−Ｓｉ：Ｈセンサ層、６１０  不活性化壁、６１２  貫通孔、６１５  傾斜側壁  ６３０  センサ層、６４０  バイアス層、７１０  カラーフィルタ構造、７２０  主レンズ、７３０  第２レンズの組、７４０  マスク、７４５  開口部、７５０  マイクロレンズ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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