(57)【特許請求の範囲】
【請求項１】
各駆動ステージにおいて、前段ステージの出力端子が、前記前段ステージの次の次段ステージの制御端子に連結されることで、互いに従属的に連結され、マトリクス形態で配列されたそれぞれの画素上に形成されたスイッチング素子に連結された複数の駆動信号ラインに前記複数のスイッチング素子を駆動するための駆動信号を順次に前記各ステージの出力端子を通じて出力する複数の駆動ステージと、
ダミー出力信号を出力するダミー出力端子及びダミー制御端子を有し、前記ダミー出力端子が前記複数の駆動ステージのうち、最終段の駆動ステージの制御端子に連結されて前記最終段の駆動ステージをオン/オフさせ、かつ、前記ダミー制御端子が前記ダミー出力端子に連結されて前記ダミー出力信号によってオン/オフされるダミーステージと、を含み、
前記各駆動ステージそれぞれは、
前記スイッチング素子をオン可能なオン電圧レベルの駆動信号を前記出力端子に提供するプルアップ部と、
前記スイッチング素子をオフ可能なオフ電圧レベルの駆動信号を前記出力端子に提供するプルダウン部と、
前記オン電圧レベルの駆動信号によって駆動されて前記プルダウン部をターンオンさせるとともに前記プルアップ部をターンオフさせ、前記オン電圧レベルの駆動信号を第１所定時間のあいだ維持させるための駆動部と、を備え、
前記ダミーステージは、
前記スイッチング素子をオン可能なオン電圧レベルのダミー出力信号を前記ダミー出力端子に提供するダミープルアップ部と、
前記スイッチング素子をオフ可能なオフ電圧レベルのダミー出力信号を前記ダミー出力端子に提供するダミープルダウン部と、
前記オン電圧レベルのダミー出力信号によって駆動されて前記ダミープルダウン部をターンオンさせるとともに前記ダミープルアップ部をターンオフさせ、前記オン電圧レベルのダミー出力信号を第２所定時間のあいだ維持させるためのダミー駆動部と、を備え、
前記ダミーステージの前記ダミー駆動部は、前記ダミー制御端子に連結され、かつ前記オン電圧レベルのダミー出力信号を前記第２所定時間のあいだ維持させるための第１トランジスタを有し、
前記最終段の駆動ステージの前記駆動部は、前記ダミー出力端子からのダミー出力信号を受ける前記制御端子に連結され、かつ前記オン電圧レベルの駆動信号を第１所定時間のあいだ維持させるための第２トランジスタを有し、
前記第１トランジスタのサイズは、前記第２トランジスタのサイズより小さく形成されていることで、前記ダミーステージのオン電圧レベルのダミー出力信号が前記駆動ステージの駆動信号の最大電圧レベルと実質的に同じ大きさを有するように制御することを特徴とする能動マトリクス駆動ディスプレイ装置の駆動回路。
【請求項２】
前記ダミー駆動部は、
前記ダミープルアップ部の第１入力ノードに連結され、前記ダミーステージの入力端子から出力された入力信号に応答して前記ダミープルアップ部をターンオンさせ、前記ダミー制御端子から出力されるオン電圧レベルのダミー出力信号に応答して第３所定時間以後に前記ダミープルアップ部をターンオフさせるダミープルアップ駆動部と、
前記ダミープルダウン部の第２入力ノードに連結され、前記ダミーステージの入力端子から出力された入力信号に応答して前記ダミープルダウン部をターンオフさせ、前記ダミー制御端子から提供されるオン電圧レベルのダミー出力信号に応答して第４所定時間の以後に前記ダミープルダウン部をターンオンさせるダミープルダウン駆動部と、を含むことを特徴とする請求項１記載の能動マトリクス駆動ディスプレイ装置の駆動回路。
【請求項３】
前記ダミープルアップ駆動部は、
前記ダミープルアップ部の第１入力ノードと前記ダミー出力端子との間に連結されたキャパシタと、
第１ドレーンが高電源ラインに連結され、第１ゲートが前記入力端子に連結され、第１ソースが前記ダミープルアップ部の第１入力ノードに連結された第１トランジスタと、
第２ドレーンと第１ゲートが前記高電源ラインに共通に連結された第２トランジスタと、
第３ドレーンが前記高電源ラインに連結され、第３ゲートが前記第２トランジスタの第２ソースに連結され、第３ソースが前記ダミープルダウン部の第２入力ノードに連結された第３トランジスタと、
第４ドレーンが前記入力端子に連結され、第４ゲートが前記ダミープルダウン部の入力ノードに連結され、第４ソースが接地電圧ラインに連結された第４トランジスタと、
第５ドレーンが前記ダミープルダウン部の第２入力ノードに連結され、第５ゲートが前記入力端子に連結され、第５ソースが前記接地電圧ラインに連結された第５トランジスタと、
第６ドレーンが前記ダミープルアップ部の第１入力ノードに連結され、第６ゲートが前記ダミープルダウン部の第２入力ノードに連結され、第６ソースが前記接地電圧ラインに連結された第６トランジスタと、を含むことを特徴とする請求項２記載の能動マトリクス駆動ディスプレイ装置の駆動回路。
【請求項４】
前記ダミープルアップ駆動部は、第７ドレーンが前記入力端子に連結され、第７ゲートが前記ダミー制御端子に連結され、第７ソースが前記接地電圧ラインに連結された第７トランジスタを更に含むことを特徴とする請求項３記載の能動マトリクス駆動ディスプレイ装置の駆動回路。
【請求項５】
前記ダミープルダウン駆動部は、
第８ドレーンが前記ダミープルダウン部の第２入力ノードに連結され、第８ゲートが前記ダミープルアップ部の第１入力ノードに連結され、第８ソースが前記接地電圧ラインに連結された第８トランジスタと、
第９ドレーンが前記第２トランジスタの第２ソースに連結され、第９ゲートが前記ダミープルアップ部の第１入力ノードに連結され、第９ソースが前記接地電圧ラインに連結された第９トランジスタと、
第１０ドレーンが前記ダミープルアップ部の第１入力ノードに連結され、第１０ゲートが前記ダミー制御端子に連結され、第１０ソースが前記接地電圧端子に連結された第１０トランジスタと、を含むことを特徴とする請求項３記載の能動マトリクス駆動ディスプレイ装置の駆動回路。
【請求項６】
前記駆動ステージを構成する駆動回路と、前記ダミーステージを構成する駆動回路とは同じであり、前記ダミーステージの第１０トランジスタに対応する前記駆動ステージのトランジスタのサイズは、前記ダミーステージの第１０トランジスタのサイズより１０倍大きいことを特徴とする請求項５記載の能動マトリクス駆動ディスプレイ装置駆動回路。
【請求項７】
マトリクス形態で配列されたそれぞれの画素上に形成されたスイッチング素子に連結された複数のゲートラインが具備される第１基板と、前記第１基板と向い合う第２基板と、前記第１及び第２基板の間に介在された液晶層とで構成された表示部と、
前記請求項１に記載の複数の駆動ステージ及びダミーステージを含む駆動回路を有するゲート駆動部と、を備え、
前記駆動回路は、前記第１トランジスタのサイズが前記第２トランジスタのサイズより小さく形成されていることで、前記ダミーステージのオン電圧レベルのダミー出力信号が前記駆動ステージの駆動信号の最大電圧レベルと実質的に同じ大きさを有するように制御することを特徴とする液晶表示装置。
【請求項８】
前記ゲート駆動部は、前記複数の駆動ステージ及びダミーステージに各種信号を提供するための配線部を更に含むことを特徴とする請求項７記載の液晶表示装置。
【請求項９】
前記駆動ステージは、第１及び第２グループに分けられ、前記配線部は、
前記第１グループの複数の駆動ステージのうち、奇数番目の駆動ステージに第１クロック信号を提供する第１クロック配線と、
前記第２グループの奇数番目の駆動ステージ及び前記ダミーステージに前記第１クロック信号を提供する第２クロック配線と、
前記第１グループの複数の駆動ステージのうち、偶数番目の駆動ステージに前記第１クロック信号と反転された位相を有する第２クロック信号を提供する第３クロック配線と、
前記第２グループの偶数番目の駆動ステージに前記第２クロック信号を提供する第４クロック配線と、を含むことを特徴とする請求項８記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、能動マトリクス駆動ディスプレイ装置の駆動回路及びこれを有する能動マトリクス駆動ディスプレイ装置に関し、より詳細にはディスプレイ装置の表示特性を向上させることができる駆動回路及びこれを有する液晶表示装置に関するものである。
【背景技術】
【０００２】
多結晶液晶表示装置は、素子動作を高速化させることができ、素子の低電力駆動が可能であるという長所がある反面、製造工程が複雑であるという短所がある。従って、前記多結晶液晶表示装置は、小型ディスプレイ装置に主に適用され、非晶質液晶表示装置は、主にノートブックＰＣ、ＬＣＤモニター、ＨＤＴＶなどの大画面ディスプレイ装置に適用される。
【０００３】
最近は、前記非晶質液晶表示装置にも前記多結晶液晶表示装置のように液晶表示パネルのガラス基板上にゲート駆動回路を形成することで、組み立ての工程の数を減少しようとする技術開発に努めている。  
【０００４】
一般的に、前記ゲート駆動回路は、一つのシフトレジスタと前記シフトレジスタに各種信号を提供するための配線部で構成される。前記配線部は、複数の配線で構成され、前記配線のレイアウトは、前記ゲート駆動回路から出力される出力信号に影響を及ぼす。即ち、前記配線が互いにクロスされかつ発生されるキャパシタンスによって前記ゲート駆動回路の出力信号が歪曲される現状が発生される。
【０００５】
従って、前記液晶表示装置の表示特性を低下させる。
【０００６】
また、非晶質液晶表示装置が次第に大型化されるか又は高解像度を有する方向に開発されることによって、ＴＦＴ基板に集積された従来のゲート駆動回路で画面を駆動するのには次のような問題点が発生する。
【０００７】
まず、画面が大型化されるか解像度が高くなると、そのだけ前記非晶質液晶表示装置のＴＦＴ基板に形成されたゲートライン及びゲートラインに連結された画素の数も増加される。ゲートライン及び画素が増加することによってゲート駆動部から離れるほどゲートラインのＲＣディレイが大きくなり、一番目のゲートラインから最後のゲートラインに行くほどハイレベル区間を有して発生されたクロックの遅延時間が大きくなる。このような理由のため、ゲート出力信号の歪曲が発生するようになり、これによって液晶表示装置の表示特性が低下される。
【０００８】
また、配線幅が一番大きくて最外郭に配置されている配線の間にキャパシタンスが形成される。これによって、液晶表示装置のＲＣディレイが更に大きくなる。従って、ゲート駆動信号を最小限のディレイでゲートラインに伝達することができる構造が必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、本発明の一特徴は、表示特性を向上させることができる能動マトリクス駆動ディスプレイ装置の駆動回路を提供することにある。また、本発明の他の特徴は、前記の駆動回路を有する液晶表示装置を提供する。
【００１０】
また、本発明の他の特徴は、表示特性を向上させることができる配線構造を有する液晶表示装置を提供する。
【課題を解決するための手段】
【００１１】
前述した本発明の一特徴による能動マトリクス駆動ディスプレイ装置の駆動回路は、各駆動ステージにおいて、前段ステージの出力端子が、前記前段ステージの次の次段ステージの制御端子に連結されることで、互いに従属的に連結され、マトリクス形態で配列されたそれぞれの画素上に形成されたスイッチング素子に連結された複数の駆動信号ラインに前記複数のスイッチング素子を駆動するための駆動信号を順次に前記各ステージの出力端子を通じて出力する複数の駆動ステージと、ダミー出力信号を出力するダミー出力端子及びダミー制御端子を有し、前記ダミー出力端子が前記複数の駆動ステージのうち、最終段の駆動ステージの制御端子に連結されて前記最終段の駆動ステージをオン/オフさせ、かつ、前記ダミー制御端子が前記ダミー出力端子に連結されて前記ダミー出力信号によってオン/オフされるダミーステージと、を含む。
前記各駆動ステージそれぞれは、前記スイッチング素子をオン可能なオン電圧レベルの駆動信号を前記出力端子に提供するプルアップ部と、前記スイッチング素子をオフ可能なオフ電圧レベルの駆動信号を前記出力端子に提供するプルダウン部と、前記オン電圧レベルの駆動信号によって駆動されて前記プルダウン部をターンオンさせるとともに前記プルアップ部をターンオフさせ、前記オン電圧レベルの駆動信号を第１所定時間のあいだ維持させるための駆動部と、を備える。
前記ダミーステージは、前記スイッチング素子をオン可能なオン電圧レベルのダミー出力信号を前記ダミー出力端子に提供するダミープルアップ部と、前記スイッチング素子をオフ可能なオフ電圧レベルのダミー出力信号を前記ダミー出力端子に提供するダミープルダウン部と、前記オン電圧レベルのダミー出力信号によって駆動されて前記ダミープルダウン部をターンオンさせるとともに前記ダミープルアップ部をターンオフさせ、前記オン電圧レベルのダミー出力信号を第２所定時間のあいだ維持させるためのダミー駆動部と、を備る。
前記ダミーステージの前記ダミー駆動部は、前記ダミー制御端子に連結され、かつ前記オン電圧レベルのダミー出力信号を前記第２所定時間のあいだ維持させるための第１トランジスタを有し、前記最終段の駆動ステージの前記駆動部は、前記ダミー出力端子からのダミー出力信号を受ける前記制御端子に連結され、かつ前記オン電圧レベルの駆動信号を第１所定時間のあいだ維持させるための第２トランジスタを有し、前記第１トランジスタのサイズは、前記第２トランジスタのサイズより小さく形成されていることで、前記ダミーステージのオン電圧レベルのダミー出力信号が前記駆動ステージの駆動信号の最大電圧レベルと実質的に同じ大きさを有するように制御する。
【００１２】
発明２は、発明１において、前記ダミー駆動部は、前記ダミープルアップ部の第１入力ノードに連結され、前記ダミーステージの入力端子から出力された入力信号に応答して前記ダミープルアップ部をターンオンさせ、前記ダミー制御端子から出力されるオン電圧レベルのダミー出力信号に応答して第３所定時間以後に前記ダミープルアップ部をターンオフさせるダミープルアップ駆動部と、前記ダミープルダウン部の第２入力ノードに連結され、前記ダミーステージの入力端子から出力された入力信号に応答して前記ダミープルダウン部をターンオフさせ、前記ダミー制御端子から提供されるオン電圧レベルのダミー出力信号に応答して第４所定時間の以後に前記ダミープルダウン部をターンオンさせるダミープルダウン駆動部と、を含むことを特徴とする。
発明３は、発明２において、前記ダミープルアップ駆動部は、前記ダミープルアップ部の第１入力ノードと前記ダミー出力端子との間に連結されたキャパシタと、第１ドレーンが高電源ラインに連結され、第１ゲートが前記入力端子に連結され、第１ソースが前記ダミープルアップ部の第１入力ノードに連結された第１トランジスタと、第２ドレーンと第１ゲートが前記高電源ラインに共通に連結された第２トランジスタと、第３ドレーンが前記高電源ラインに連結され、第３ゲートが前記第２トランジスタの第２ソースに連結され、第３ソースが前記ダミープルダウン部の第２入力ノードに連結された第３トランジスタと、第４ドレーンが前記入力端子に連結され、第４ゲートが前記ダミープルダウン部の入力ノードに連結され、第４ソースが接地電圧ラインに連結された第４トランジスタと、第５ドレーンが前記ダミープルダウン部の第２入力ノードに連結され、第５ゲートが前記入力端子に連結され、第５ソースが前記接地電圧ラインに連結された第５トランジスタと、第６ドレーンが前記ダミープルアップ部の第１入力ノードに連結され、第６ゲートが前記ダミープルダウン部の第２入力ノードに連結され、第６ソースが前記接地電圧ラインに連結された第６トランジスタと、を含むことを特徴とする。
発明４は、発明３において、前記ダミープルアップ駆動部は、第７ドレーンが前記入力端子に連結され、第７ゲートが前記ダミー制御端子に連結され、第７ソースが前記接地電圧ラインに連結された第７トランジスタを更に含むことを特徴とする。
発明５は、発明３において、前記ダミープルダウン駆動部は、第８ドレーンが前記ダミープルダウン部の第２入力ノードに連結され、第８ゲートが前記ダミープルアップ部の第１入力ノードに連結され、第８ソースが前記接地電圧ラインに連結された第８トランジスタと、第９ドレーンが前記第２トランジスタの第２ソースに連結され、第９ゲートが前記ダミープルアップ部の第１入力ノードに連結され、第９ソースが前記接地電圧ラインに連結された第９トランジスタと、第１０ドレーンが前記ダミープルアップ部の第１入力ノードに連結され、第１０ゲートが前記ダミー制御端子に連結され、第１０ソースが前記接地電圧端子に連結された第１０トランジスタと、を含むことを特徴とする。
発明６は、発明５において、前記駆動ステージを構成する駆動回路と、前記ダミーステージを構成する駆動回路とは同じであり、前記ダミーステージの第１０トランジスタに対応する前記駆動ステージのトランジスタのサイズは、前記ダミーステージの第１０トランジスタのサイズより１０倍大きいことを特徴とする。
【００１３】
発明７は、マトリクス形態で配列されたそれぞれの画素上に形成されたスイッチング素子に連結された複数のゲートラインが具備される第１基板と、前記第１基板と向い合う第２基板と、前記第１及び第２基板の間に介在された液晶層とで構成された表示部と、前記発明１に記載の複数の駆動ステージ及びダミーステージを含む駆動回路を有するゲート駆動部と、を備え、前記駆動回路は、前記第１トランジスタのサイズが前記第２トランジスタのサイズより小さく形成されていることで、前記ダミーステージのオン電圧レベルのダミー出力信号が前記駆動ステージの駆動信号の最大電圧レベルと実質的に同じ大きさを有するように制御することを特徴とする液晶表示装置を提供する。
発明８は、発明７において、前記ゲート駆動部は、前記複数の駆動ステージ及びダミーステージに各種信号を提供するための配線部を更に含むことを特徴とする。
発明９は、発明８において、前記駆動ステージは、第１及び第２グループに分けられ、前記配線部は、前記第１グループの複数の駆動ステージのうち、奇数番目の駆動ステージに第１クロック信号を提供する第１クロック配線と、前記第２グループの奇数番目の駆動ステージ及び前記ダミーステージに前記第１クロック信号を提供する第２クロック配線と、前記第１グループの複数の駆動ステージのうち、偶数番目の駆動ステージに前記第１クロック信号と反転された位相を有する第２クロック信号を提供する第３クロック配線と、前記第２グループの偶数番目の駆動ステージに前記第２クロック信号を提供する第４クロック配線と、を含むことを特徴とする。
【００１５】
これによると、ダミーステージの出力端子が最後の駆動ステージの制御端子に連結されると同時に、そのダミーステージのの制御端子にも連結される。また、配線部に第１及び第２クロックが提供される第３及び第４クロック配線を追加することで、液晶表示装置の表示特性を向上することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照して、本発明の望ましい実施例をより詳細に説明する。
【００１７】
図１は、本発明の第１実施例による液晶表示パネルを示した図面であり、図２は、図１に図示されたゲート駆動回路を構成するシフトレジスタを具体的に示した図面である。
【００１８】
図１を参照すると、本発明の一実施例による液晶表示パネル２００は、ＴＦＴ基板１００、カラーフィルター基板（図示せず）及び前記ＴＦＴ基板１００とカラーフィルター基板との間に介在された液晶層（図示せず）で構成される。
【００１９】
前記ＴＦＴ基板１００は、映像を表示する表示領域（ＤＡ）及び前記表示領域（ＤＡ）に隣接した周辺領域（ＰＡ）に区分されるが、前記表示領域（ＤＡ）には複数の画素がマトリクス形態に具備される。具体的に、前記複数の画素それぞれは、第１方向に延長されたデータライン（ＤＬ）と前記第１方向と直交する第２方向に延長されたゲートライン（ＧＬ）に連結されたＴＦＴ１１０及び前記ＴＦＴ１１０に結合された画素電極１２０を含む。
【００２０】
前記複数の画素の数によって前記液晶表示装置２００の解像度が決定される。前記複数の画素がｍｘｎ個で具備されると、前記解像度はｍｘｎ個になる。このとき、前記ＴＦＴ基板１００上には、ｍ個の前記データライン（ＤＬ１〜ＤＬｍ）が具備され、ｎ個の前記ゲートライン（ＧＬ１〜ＧＬｎ）が具備される。
【００２１】
一方、前記データライン（ＤＬ１〜ＤＬｍ）の一端が配置される第１周辺領域（ＰＡ）には、データ駆動回路１４０がチップ形態で付着され、前記ゲートライン（ＧＬ１〜ＧＬｎ）の一端が配置される第２周辺領域（ＰＡ）にはゲート駆動回路が集積される。前記ゲート駆動回路１３０は、前記表示領域（ＤＡ）に前記複数の画素を形成する工程と同じ工程上で形成される。
【００２２】
前記ゲート駆動回路１３０は、一つのシフトレジスタで構成される。
【００２３】
図２に図示されたように、前記シフトレジスタ１３１は、従属的に連結された複数のステージ（ＳＲＣ１〜ＳＲＣｎ＋１）で構成される。具体的に、前記シフトレジスタ１３１は、ｎ個の駆動ステージ（ＳＲＣ１〜ＳＲＣｎ）及びダミーステージ（ＳＲＣｎ＋１）を含む。ここで、前記ｎは偶数である。
【００２４】
前記ｎ個の駆動ステージ（ＳＣＲ１〜ＳＲＣｎ）は、前記ｎ個のゲートライン（ＧＬ１〜ＧＬｎ）にゲート駆動信号を順次出力する。このとき、前記ｎ個の駆動ステージ（ＳＲＣ１〜ＳＲＣｎ）それぞれの出力端子（ＯＵＴ）は、以前駆動ステージの制御端子（ＣＴ）にそれぞれ連結される。また、前記ｎ個の駆動ステージ（ＳＣＲ１〜ＳＲＣｎ）それぞれのキャリー端子（ＣＲ）は次の駆動ステージの入力端子（ＩＮ）に連結される。
【００２５】
例外に、一番目の駆動ステージ（ＳＣＲ１）の入力端子（ＩＮ）には、出力信号のかわりに開始信号（ＳＴ）が提供される。
【００２６】
一方、前記ダミーステージ（ＳＲＣｎ＋１）の入力端子（ＩＮ）がｎ番目駆動ステージ（ＳＲＣｎ）のキャリー端子（ＣＲ）に連結され、ダミーステージ（ＳＲＣｎ＋１）の出力端子（ＯＵＴ）が前記ｎ番目駆動ステージ（ＳＲＣｎ）の制御端子（ＣＴ）に連結された形態で具備される。従って、前記ダミーステージ（ＳＣＲｎ＋１）は、前記ｎ番目駆動ステージ（ＳＲＣｎ）がちゃんと動作することができるように制御する。また、前記ダミーステージ（ＳＲＣｎ＋１）の出力端子（ＯＵＴ）は、前記ダミーステージ（ＳＲＣｎ＋１）の制御端子（ＣＴ）にも結合される。従って、前記ダミーステージ（ＳＲＣｎ＋１）は、ダミーステージ（ＳＲＣｎ＋１）自体の出力信号によって制御される。
【００２７】
前記シフトレジスタ１３１の周辺には、前記シフトレジスタ１３１に各種信号を供給するための配線部１３２が具備される。具体的に、前記配線部１３２は、開始信号配線（ＳＴＬ）、第１電圧配線（ＶＤＤＬ）、第１クロック配線（ＣＫＬ）及び第２クロック配線（ＣＫＢＬ）、第２電圧配線（ＶＳＳＬ）を含む。
【００２８】
前記開始信号配線（ＳＴＬ）は、開始信号（ＳＴ）を前記一番目の駆動ステージ（ＳＲＣ１）の入力端子（ＩＮ）に提供する。ここで、前記開始信号（ＳＴ）は、外部のグラフィックコントローラ（図示せず）などから提供される垂直動機信号に動機されたパルスである。前記第１電圧配線（ＶＤＤＬ）も前記ｎ個の駆動ステージ（ＳＲＣ１〜ＳＲＣｎ）及びダミーステージ（ＳＲＣｎ＋１）にそれぞれ連結されて第１電圧（ＶＤＤ）を供給し、前記第２電圧配線（ＶＳＳＬ）は、前記ｎ個の駆動ステージ（ＳＲＣ１〜ＳＲＣｎ）及びダミーステージ（ＳＲＣｎ＋１）にそれぞれ連結されて第２電圧（ＶＳＳ）を供給する。
【００２９】
一方、前記第１クロック配線（ＣＫ）は、前記ｎ個の駆動ステージ（ＳＲＣ１〜ＳＲＣｎ）のうち、奇数番目の駆動ステージ（ＳＲＣ１，ＳＲＣ３）及びダミーステージ（ＳＲＣｎ＋１）に第１クロック信号（ＣＫ）を提供し、第２クロック配線（ＣＫＢＬ）は、前記ｎ個の駆動ステージ（ＳＣＲ１〜ＳＲＣｎ）のうち、偶数番目の駆動ステージ（ＳＲＣ２，ＳＲＣｎ）に前記第１クロック信号（ＣＫ）と反転された位相を有する第２クロック信号（ＣＫＢ）を提供する。
【００３０】
従って、各ステージの出力信号（ＯＵＴ１〜ＯＵＴｎ）が順次にアクティブ区間（ハイ状態）を有して発生されるため、出力信号（ＯＵＴ１〜ＯＵＴｎ）のアクティブ区間で対応される前記ゲートライン（ＧＬ〜ＧＬ１）がそれぞれ順次選択される。
【００３１】
図３は、図２に図示された駆動ステージの構成を示した回路であり、図４は、図３に図示された駆動ステージのレイアウト図面である。但し、図３及び図４では、ｎ番目の駆動ステージ（ＳＲＣｎ）の構成を代表的に提示し、その他の駆動ステージ（ＳＲＣ１〜ＳＲＣｎ−１）は、前記ｎ番目の駆動ステージ（ＳＲＣｎ）と同じ構成を有するため、余りの駆動ステージ（ＳＲＣ１〜ＳＲＣｎ−１）に対した説明は省略する。
【００３２】
図３及び図４を参照するとシフトレジスタ１３１のｎ番目の駆動ステージ（ＳＲＣｎ）は、プルアップ部１１３ａ、プルダウン部１３１ｂ、プルアップ駆動部１３１ｃ、プルダウン駆動部１３１ｄ、キャリー出力部１３１ｅを含む。また、前記ｎ番目の駆動ステージ（ＳＲＣｎ）は、入力端子（ＩＮ）、出力端子（ＯＵＴ）、制御端子（ＣＴ）、クロック信号端子（ＣＫＴ）、第２電圧端子（ＶＳＳＴ）、第１電圧端子（ＶＤＤＴ）及びキャリー出力端子（ＣＲ）を有する。
【００３３】
前記プルアップ部１３１ａは、クロック信号（ＣＫ）の入力を受けるドレイン、第１ノード（Ｎ１）に連結されたゲート及び前記出力端子（ＯＵＴ）に連結されたソースで構成された第１ＮＭＯＳトランジスタ（ＮＴ１）で構成される。
【００３４】
前記プルダウン部１３１ｂは、ドレインが前記出力端子（ＯＵＴ）に連結され、ゲートが第２ノード（Ｎ２）に連結され、ソースが前記第２端子（ＶＳＳＴ）に連結された第２ＮＭＯＳトランジスタ（ＮＴ２）で構成される。
【００３５】
前記プルアップ駆動部１３１ｃは、キャパシタ（Ｃ）、第３乃至第９ＮＭＯＳトランジスタ（ＮＴ３，ＮＴ４，ＮＴ５，ＮＴ６，ＮＴ７、ＮＴ８、ＮＴ９）で構成される。前記キャパシタ（Ｃ）は、第１ノード（Ｎ１）と出力端子（ＯＵＴ）との間に連結される。前記第３ＮＭＯＳトランジスタ（ＮＴ３）は、ドレインが前記第１電圧端子（ＶＤＤＴ）に連結され、ゲートが前記入力端子（ＩＮ）に連結され、ソースが前記第１ノード（Ｎ１）に連結された構成を有する。また、前記４ＮＭＯＳトランジスタ（ＮＴ４）は、ドレインとゲートが前記第１電圧端子（ＶＤＤＴ）に共通に連結され、ソースが前記第５ＮＭＯＳトランジスタ（ＮＴ５）のゲートに連結された構成を有する。一方、前記第５ＮＭＯＳトランジスタ（ＮＴ５）はドレインが前記第１電圧端子（ＶＤＤＴ）に連結され、ゲートが前記第４ＮＭＯＳトランジスタ（ＮＴ４）のソースに連結され、ソースが前記第２ノード（Ｎ２）に連結された構成を有する。
【００３６】
前記第６ＮＭＯＳトランジスタ（ＮＴ６）は、ドレインが前記第３ＮＭＯＳトランジスタ（ＮＴ３）のソースに連結され、ゲートが前記第２ノードに連結され、ソースが前記第２電圧端子（ＶＳＳＴ）に連結された構成を有する。また、前記第７ＮＭＯＳトランジスタ（ＮＴ７）は、ゲートが前記第２ノード（Ｎ２）に連結され、ドレインが前記入力端子（ＩＮ）に連結され、ソースが前記第２電圧端子（ＶＳＳＴ）に連結された構成を有する。前記第８ＮＭＯＳトランジスタ（ＮＴ８）は、ドレインが前記第２ノード（Ｎ２）に連結され、ゲートが前記入力端子（ＩＮ）に連結され、ソースが前記第２電圧端子（ＶＳＳＴ）に連結された構成を有する。
【００３７】
図面に図示しなかったが、前記第８ＮＭＯＳトランジスタ（ＮＴ８）のソースは、前記第２電圧（ＶＳＳ）より低い電圧レベルを有する第３電源電圧が提供される第３電源電圧端子に連結されることができる。一方、前記第９ＮＭＯＳトランジスタ（ＮＴ９）は、ドレインが前記入力端子（ＩＮ）に連結され、ゲートが制御端子（ＣＴ）に連結され、ソースが前記第２電圧端子（ＶＳＳＴ）に連結された構成を有する。
【００３８】
前記プルダウン駆動部１３１ｄは、第１０乃至第１３ＮＭＯＳトランジスタ（ＮＴ１０，ＮＴ１１，ＮＴ１２，ＮＴ１３）を含む。具体的に、前記第１０ＮＭＯＳトランジスタ（ＮＴ１０）は、ドレインが前記第２ノード（Ｎ２）に連結され、ゲートが前記第１ノード（Ｎ１）に連結され、ソースが前記第２電圧端子（ＶＳＳＴ）に連結された構成を有する。前記第１１ＮＭＯＳトランジスタ（ＮＴ１１）は、ドレインが前記第４ＮＭＯＳトランジスタ（ＮＴ４）のソースに連結され、ゲートが前記第１ノード（Ｎ１）に連結され、ソースが前記第２電圧端子（ＶＳＳＴ）に連結された構成を有する。また、前記第１２ＮＭＯＳトランジスタ（ＮＴ１２）は、ドレインが前記第１ノード（Ｎ１）に連結され、ゲートが前記制御端子（ＣＴ）に連結され、ソースが前記第２電圧端子（ＶＳＳＴ）に連結された構成を有する。前記第１３ＮＭＯＳトランジスタ（ＮＴ１３）は、ドレインが前記出力端子（ＯＵＴ）に連結され、ゲートが前記制御端子（ＣＴ）に連結され、ソースが前記第２電圧端子（ＶＳＳＴ）に連結された構成を有する。
【００３９】
一方、前記キャリー出力部１３１ｅは、ドレインが前記クロック信号端子（ＣＫＴ）に連結され、ゲートが前記第１ノード（Ｎ１）に連結され、ソースが前記キャリー出力端子（ＣＲ）に連結された第１４ＮＭＯＳトランジスタ（ＮＴ１４）を含む。従って、前記キャリー出力部１３１ｅは、次の駆動ステージの入力端子（ＩＮ）に第１及び第２クロック信号（ＣＫ/ＣＫＢ）のうち、対応されるクロック信号の伝達を制御する。
【００４０】
前記ｎ番目の駆動ステージ（ＳＲＣｎ）で、前記入力端子（ＩＮ）に提供された以前ステージのキャリー信号（ＣＲ）によって前記第３ＮＭＯＳトランジスタ（ＮＴ３）がタンーオンされることで、前記第１ノード（Ｎ１）の電位が前記第２電圧（ＶＳＳ）から前記第１電圧（ＶＤＤ）に上昇される。以後、前記第４及び第５ＮＭＯＳトランジスタ（ＮＴ４，ＮＴ５）及び前記第１ノード（Ｎ１）の電位の上昇によって前記第１０ＮＭＯＳトランジスタ（ＮＴ１０）がターンオンされる。このように、前記第１０ＮＭＯＳトランジスタ（ＮＴ１０）が動作されることで、前記第２ノード（Ｎ２）の電位が前記第２電圧（ＶＳＳ）にダウンされる。それによって、前記第２ＮＭＯＳトランジスタ（ＮＴ２）がターンオフされる。
【００４１】
前記第１ノード（Ｎ１）の電位が上昇されることによって、前記第１ＮＭＯＳトランジスタ（ＮＴ１）がターンオンされることで、前記出力端子（ＯＵＴ）にオン電圧レベルを有する前記クロック信号（ＣＫ）が出力され始めると、出力電圧がキャパシタ（Ｃ）にブートストラップ（ｂｏｏｔｓｔｒａｐ）されて前記第１ＮＭＯＳトランジスタ（ＮＴ１）のゲート電圧が前記第１電圧（ＶＤＤ）以上に上昇されるようになる。従って、前記第１ＮＭＯＳトランジスタ（ＮＴ１）が完全（ＦＵＬＬ）導通状態を維持するようになる。
【００４２】
以後、前記ｎ番目の駆動ステージ（ＳＲＣｎ）の制御端子（ＣＴ）を通じてオン電圧レベルに上昇されたダミーステージの出力信号が提供されると、前記第１２及び第１３ＮＭＯＳトランジスタ（ＮＴ１２，ＮＴ１３）がターンオンされる。
【００４３】
前記第１２ＮＭＯＳトランジスタ（ＮＴ１２）がターンオンされることによって前記第１ノード（Ｎ１）の電位が前記第１電圧（ＶＤＤ）から前記第２電圧（ＶＳＳ）にダウンされる。それによって、前記第１０ＮＭＯＳトランジスタ（ＮＴ１０）がターンオフされる。従って、前記第４及び第５ＮＭＯＳトランジスタ（ＮＴ４，ＮＴ５）を通じて前記第２ノード（Ｎ２）は、前記第２電圧（ＶＳＳ）から前記第１電圧（ＶＤＤ）に上昇される。
【００４４】
また、前記制御端子（ＣＴ）から提供された前記ダミーステージの出力信号は、前記１３ＮＭＯＳトランジスタ（ＮＴ１３）をターンオンさせ、ターンオンされた前記第１３ＮＭＯＳトランジスタ（ＮＴ１３）は、前記第２ＮＭＯＳトランジスタ（ＮＴ２）と共に前記出力端子（ＯＵＴ）に前記第２電圧（ＶＳＳ）を出力する。
【００４５】
一方、前記第７乃至第８ＮＭＯＳトランジスタ（ＮＴ７，ＮＴ８）は、前記出力端子（ＯＵＴ）に前記第１電圧（ＶＤＤ）が出力される状態で前記入力端子（ＩＮ）に提供されるｎ−１番目の駆動ステージの出力信号がオン電圧レベルに変更される場合にターンオンされる。  
【００４６】
具体的に、前記出力端子（ＯＵＴ）に前記電圧（ＶＳＳ）が出力される状態で前記入力端子（ＩＮ）にオン電圧レベルを有するｎ−１番目の駆動ステージの出力信号が提供されると、前記第８ＮＭＯＳトランジスタ（ＮＴ８）がターンオンされながら前記入力端子（ＩＮ）に提供された前記ｎ−１番目の駆動ステージの出力信号を前記第２電圧端子（ＶＳＳＴ）に放電させる。
【００４７】
また、前記第９ＮＭＯＳトランジスタ（ＮＴ９）は、前記制御端子（ＣＴ）を通じて提供された前記ダミーステージの出力信号によってターンオンされて前記入力端子（ＩＮ）に提供されるオン電圧レベルに変更されたｎ-１番目の駆動ステージの出力信号を放電させる。従って、前記第１ＮＭＯＳトランジスタ（ＮＴ１）がターンオンされることが防止される。
【００４８】
一方、前記制御端子（ＣＴ）を通じて印加される前記ダミーステー（ＳＲＣｎ＋１）ジの出力信号がオフ電圧レベルに下降され、前記第１２ＭＮＯＳトランジスタ（ＮＴ１２）がターンオフされても前記第２ノード（Ｎ２）は前記第４及び第５ＮＭＯＳトランジスタ（ＮＴ４，ＮＴ５）を通じて前記第１電圧（ＶＤＤ）にバイアスされた状態を維持する。従って、前記第２ＮＭＯＳトランジスタ（ＮＴ２）は、ターンオン状態を維持して前記出力端子（ＯＵＴ）には前記第２電圧（ＶＳＳ）が続いて出力される。
【００４９】
図５は、図２に図示されたダミーステージの構成を示した回路図であり、図６は、図５に図示された駆動ステージのレイアウト図面である。但し、図５及び図６を説明するのにおいて、前記図３及び図４に図示されたｎ番目の駆動ステージ（ＳＲＣｎ）と同じ構成要素に対しては同じ参照符号を付与し、それに対応する説明は省略する。
【００５０】
図５及び図６を参照すると、ダミーステージ（ＳＲＣｎ＋１）は、前記ｎ番目の駆動ステージ（ＳＲＣｎ）のようにプルアップ部１３１ａ、プルダウン部１３１ｂ、プルアップ駆動部１３１ｃ、プルダウン駆動部１３１ｆ及びキャリー出力部１３１ｅを含む。ここで、前記ダミーステージ（ＳＲＣｎ＋１）は、前記ｎ番目の駆動ステージと同じ構造を有するが、前記ダミーステージ（ＳＲＣｎ＋１）の制御端子（ＣＴ）には前記ダミーステージ（ＳＲＣｎ＋１）の出力端子（ＯＵＴ）が連結される。従って、前記ダミーステージ（ＳＲＣｎ＋１）は、自体の出力信号によって制御される。
【００５１】
このとき、前記ダミーステージ（ＳＲＣｎ＋１）の出力信号を所定の時間のあいだ維持するために、前記制御端子（ＣＴ）に直接的に連結されたトランジスタのサイズ（ＮＴ１２’）が変形される。
【００５２】
具体的に、前記ダミースタージ（ＳＲＣｎ＋１）で、第１２ＮＭＯＳトランジスタ（ＮＴ１２’）のサイズは、前記ｎ番目の駆動ステージの第１２トランジスタ（ＮＴ１２）のサイズより約１０倍ぐらい小さい。
【００５３】
トランジスタのサイズは、トランジスタチャンネルの長さ（Ｌ）に対したその幅（Ｗ）の割合（Ｗ／Ｌ）である。一般的に、長さ（Ｌ）は決まっているので、前記トランジスタのサイズはチャンネルの幅（Ｗ）によって決定される。従って、前記ダミーステージ（ＳＲＣｎ＋１）に利用される前記第１２ＮＭＯＳトランジスタ（ＮＴ１２’）の幅（Ｗ）は、前記ｎ番目の駆動ステージに利用される前記第１２ＮＭＯＳトランジスタ（ＮＴ１２）の幅（Ｗ）より約１０倍ぐらい小さい。図４及び図６を参照すると、図６に図示された第１２ＮＭＯＳトランジスタＮＴ１２’のチャンネル幅は、図４に図示された第１２ＭＮＯＳトランジスタＮＴ１２のチャンネル幅に比べて約１０倍ぐらい小さい。
【００５４】
即ち、オン電圧レベルに上昇された前記ダミーステージ（ＳＲＣｎ＋１）の出力信号が前記ダミーステージ（ＳＲＣｎ＋１）の制御端子（ＣＴ）にフィードバッグされても、前記第１２ＮＭＯＳトランジスタ（ＮＴ１２’）のサイズによって前記第１２ＮＭＯＳトランジスタ（ＮＴ１２’）がターンオンされるまでは、所定時間が所要される。従って、前記第１０ＮＭＯＳトランジスタ（ＮＴ１０）もすぐターンオフされないので、前記第２ノード（Ｎ２）は、前記第２電圧（ＶＳＳ）を所定時間のあいだ維持する。これによって、前記ダミーステージ（ＳＲＣｎ＋１）の出力端子は、所定の時間のあいだオン電圧レベルを維持することができる。
【００５５】
所定時間が経過された以後、前記第１２ＮＭＯＳトランジスタ（ＮＴ１２’）がターンオンされると、それに対応して前記第１０ＮＭＯＳトランジスタ（Ｎ１０）がターンオフされ、前記第２ノード（Ｎ２）は、前記第２電圧（ＶＳＳ）から前記第１電圧（ＶＤＤ）に上昇される。前記第２ノード（Ｎ２）の電位が前記第１電圧（ＶＤＤ）に上昇されることによって、前記第２ＮＭＯＳトランジスタ（ＮＴ２）がターンオンされて前記ダミーステージ（ＳＲＣｎ＋１）の出力端子（ＯＵＴ）には前記第２電圧（ＶＳＳ）が出力される。
【００５６】
また、前記ダミーステージ（ＳＲＣｎ＋１）では、前記ｎ番目の駆動ステージ（ＳＲＣｎ）から制御端子（ＣＴ）に連結された前記第１３ＮＭＯＳトランジスタ（ＮＴ１３）が除去された状態で構成される。図６を参照すると、図４に図示された第１３ＮＭＯＳトランジスタ（ＮＴ１３）が除去されていることがわかる。従って、ターンオン状態にある前記第２ＮＭＯＳトランジスタ（ＮＴ２）のみが前記出力端子（ＯＵＴ）に前記第２電圧（ＶＳＳ）を出力することで、前記出力端子（ＯＵＴ）に前記第２電圧（ＶＳＳ）が出力される時間を延ばすことができる。
【００５７】
図７は、駆動ステージと同じ構造で構成されたダミーステージの出力波形図であり、図８は、ダミーステージが図５に図示された回路図で構成された場合の出力波形図である。但し、図７及び図８で、Ｘ軸は時間（μｓ）であり、Ｙ軸は電圧（Ｖ）である。
【００５８】
図７を参照すると、駆動ステージが順次にハイ区間を有する出力信号（ＯＵＴｎ−１、ＯＵＴｎ）を出力した以後、ダミーステージ（ＳＲＣｎ＋１）が出力信号（ＯＵＴｎ＋１）を出力するように動作される。図７では、前記ダミーステージ（ＳＲＣｎ＋１）は、前記駆動ステージと同じ回路図で構成され、前記ダミーステージ（ＳＲＣｎ＋１）の出力端子が前記ダミーステージ（ＳＲＣｎ＋１）の制御端子に連結される。このとき、ｎ番目の駆動ステージの出力信号（ＯＵＴｎ）によって前記ダミーステージの出力端子から出力される出力信号（ＯＵＴｎ＋１’）がオン電圧レベルに変更されると同時に、オン電圧レベルに変更された前記出力信号（ＯＵＴｎ＋１’）は、前記ｎ番目の駆動ステージの制御端子及びダミーステージ（ＳＲＣｎ＋１）自体の制御端子にそれぞれ提供される。
【００５９】
以後、前記ダミーステージ（ＳＲＣｎ＋１）の制御端子を通じてフィードバックされた自体の前記出力信号（ＯＵＴｎ＋１’）によって、前記ダミーステージ（ＳＲＣｎ＋１）の出力端子から出力される前記出力信号（ＯＵＴｎ＋１’）は、ターンオフ電圧レベルにダウンされた。これによって、前記ダミーステージの出力信号（ＯＵＴｎ＋１’）が所定期間のうち、オン電圧レベルを維持できなくてすぐオフ電圧レベルにダウンされた。即ち、前記ダミーステージ出力信号（ＯＵＴｎ＋１’）の最大電圧の大きさは駆動ステージ出力信号（ＯＵＴｎ）の最大電圧レベルに遥かに及ばない値を有するようになる。
【００６０】
一方、図８に図示されたように、前記ダミーステージが図５に図示された回路図で構成されると、前記ダミーステージの出力信号（ＯＵＴｎ＋１’）は安定的に表れる。
【００６１】
前記駆動ステージが順次にハイ区間を有する出力信号（ＯＵＴｎ−１，ＯＵＴｎ）を出力した後、前記ダミーステージが動作される。即ち、ｎ番目の駆動ステージの出力信号（ＯＵＴｎ）によって前記ダミーステージの出力端子から出力される出力信号（ＯＵＴｎ＋１）がオン電圧レベル（または、ハイレベル）に変更されると同時に、オン電圧レベルに変更された前記出力信号（ＯＵＴｎ＋１）は、前記ｎ番目の駆動ステージ（ＳＲＣｎ）の制御端子及びダミーステージ（ＳＲＣｎ＋１）自体の制御端子にそれぞれ提供される。
【００６２】
以後、前記ダミーステージ（ＳＲＣｎ＋１）の制御端子を通じて前記出力信号（ＯＵＴｎ＋１）が提供されても、前記ダミー制御端子に連結されたトランジスタのサイズが小さいため、前記ダミーステージの出力端子から出力される前記出力信号（ＯＵＴｎ＋１）がオフ電圧レベルにダウンされるまでは所定時間が所要された。従って、前記ダミーステージの出力信号（ＯＵＴｎ＋１）は、所定期間のあいだ、オン電圧レベルを維持することができる。
【００６３】
このとき、前記ハイ区間を有する駆動ステージの出力信号（ＯＵＴｎ）とオン電圧レベルを有する前記ダミーステージの出力信号（ＯＵＴｎ＋１）は、ほぼ同じ電圧を有して発生された。従って、前記ｎ番目の駆動ステージ（ＳＲＣｎ）は、前記ダミーステージ（ＳＲＣｎ＋１）の出力信号（ＯＵＴｎ＋１）によって安定的に駆動されることができる。
【００６４】
図９は、本発明の第２実施例によるシフトレジスタの駆動ステージ及びダミーステージの構成を示した回路図である。
【００６５】
図９を参照すると、本発明の第２実施例によるシフトレジスタ１３３は、ｎ個の駆動ステージ（ＳＲＣ１〜ＳＲＣｎ）及びダミーステージ（ＳＲＣｎ＋１）で構成される。前記ｎ個の駆動ステージ（ＳＲＣ１〜ＳＲＣｎ）のうち、ｎ番目の駆動ステージ（ＳＲＣｎ）は、プルアップ部１３３ａ、プルダウン部１３３ｂ、プル駆動部１３３ｃ及びプルダウン駆動部１３３ｄを含む。
【００６６】
前記プルアップ部１３３ａは、ドレインを通じてクロック信号（ＣＫ）の入力を受けて、ゲートが第１ノード（Ｎ１ａ）に連結され、出力端子（ＯＵＴｎ）にソースが連結された第１ＮＭＯＳトランジスタ（ＮＴ１ａ）で構成される。
【００６７】
前記プルダウン部１３３ｂは、出力端子（ＯＵＴｎ）にドレインが連結され、第２ノード（Ｎ２ａ）にゲートが連結され、ソースが第２電圧端子（ＶＳＳＴ）に連結された第２ＮＭＯＳトランジスタ（ＮＴ２ａ）で構成される。
【００６８】
前記プルアップ駆動部１３３ｃは、キャパシタ（Ｃ）、第３乃至第５ＮＭＯＳトランジスタ（ＮＴ３ａ，ＮＴ４ａ，ＮＴ５ａ）で構成される。前記キャパシタ（Ｃ）は、前記第１ノード（Ｎ１ａ）と出力端子（ＯＵＴ）との間に連結される。前記第３ＮＭＯＳトランジスタ（ＮＴ３ａ）は、ドレインが第１電圧端子（ＶＤＤＴ）に連結され、ゲートが入力端子（ＩＮ）に連結され、ソースが前記第１ノード（Ｎ１ａ）に連結された構成を有する。前記第４ＮＭＯＳトランジスタ（ＮＴ４ａ）は、ドレーンが前記第１ノード（Ｎ１ａ）が連結され、ゲートが制御端子（ＣＴ）に連結され、ソースが前記第２電圧端子（ＶＳＳＴ）に連結された構成を有する。前記第５ＮＭＯＳトランジスタ（ＮＴ５ａ）は、ドレイン前記第１ノード（Ｎ１ａ）に連結され、ゲートが前記第２ノード（Ｎ２ａ）に連結され、ソースが前記第２電圧端子（ＶＳＳＴ）に連結された構成を有する。前記第３ＮＭＯＳトランジスタ（ＮＴ３ａ）のサイズは前記第５ＮＭＯＳトランジスタ（ＮＴ５ａ）のサイズより約２倍ぐらい大きい。
【００６９】
前記プルダウン駆動部１３３ｄは、第６及び第７ＮＭＯＳトランジスタ（ＮＴ６ａ，ＮＴ７ａ）で構成される。前記第６ＮＭＯＳトランジスタ（ＮＴ６ａ）は、ドレインとゲートが前記第１電圧端子（ＶＤＤＴ）に共通に連結され、ソースが前記第２ノード（Ｎ２ａ）に連結された構成を有する。前記第７ＮＭＯＳトランジスタ（ＮＴ７ａ）は、ドレインが前記第２ノード（Ｎ２ａ）に連結され、ゲートが前記第１ノード（Ｎ１ａ）に連結され、ソースが前記第２電圧端子（ＶＳＳＴ）に連結された構成を有する。前記第６ＮＭＯＳトランジスタ（ＮＴ６ａ）のサイズは、前記第７ＮＭＯＳトランジスタ（ＮＴ７ａ）のサイズより約１６倍ぐらい大きい。
【００７０】
前記ｎ番目の駆動ステージ（ＳＲＣｎ）の入力端子にｎ−１番目の駆動ステージの出力信号が提供されると、前記第７ＮＭＯＳトランジスタ（ＮＴ７ａ）がターンオンされる。前記第７ＮＭＯＳトランジスタが動作されることによって、前記第２ノード（Ｎ２ａ）の電位が前記第１電圧（ＶＤＤ）から前記第２電圧（ＶＳＳ）にダウンされ、それによって前記第２ＮＭＯＳトランジスタ（ＮＴ２ａ）がターンオフされる。以後、前記第７ＮＭＯＳトランジスタ（Ｎ７ａ）がターンオンされても、前記第６ＮＭＯＳトランジスタ（ＮＴ６ａ）のサイズが前記第７ＮＭＯＳトランジスタ（ＮＴ７ａ）のサイズよち約１６倍ぐらい大きいため、前記第２ノード（Ｎ２ａ）は、前記第２電圧（ＶＳＳ）で続いて維持される。
【００７１】
前記ｎ番目の駆動ステージ（ＳＲＣｎ）の制御端子（ＣＴ）を通じてオン電圧レベルに上昇された前記ダミーステージ（ＳＲＣｎ＋１）の出力信号（ＯＵＴｎ＋１）が提供されると、前記第７ＮＭＯＳトランジスタ（ＮＴ７ａ）がターンオフされる。従って、前記第６ＮＭＯＳトランジスタ（ＮＴ６ａ）を通じて前記第２ノード（Ｎ２ａ）は前記第２電圧（ＶＳＳ）から前記第１電圧（ＶＤＤ）に上昇される。
【００７２】
以後、ｎ番目の駆動ステージ（ＳＲＣｎ）の制御端子（ＣＴ）を通じて印加される前記ダミーステージ（ＳＲＣｎ）の出力信号（ＯＵＴｎ＋１）がオフ電圧レベルにダウンされて前記第４ＮＭＯＳトランジスタ（ＮＴ４ａ）がターンオフされても、前記第２ノード（Ｎ２ａ）は、前記第６ＮＭＯＳトランジスタ（ＮＴ６ａ）を通じて前記第１電圧（ＶＤＤ）にバイアスされる。従って、前記第２ＮＭＯＳトランジスタ（ＮＴ２ａ）は、ターンオン状態を維持して前記出力端子（ＯＵＴｎ）には前記第２電圧（ＶＳＳ）が続いて出力される。
【００７３】
一方、図９に図示されたように前記ダミーステージ（ＳＲＣｎ＋１）は、前記ｎ番目の駆動ステージ（ＳＲＣｎ）のように、プルアップ部１３３ａ、プルダウン部１３３ｂ、プルアップ駆動部１３３ｃ’及びプダウン駆動部１３３ｄを含む。ここで、前記ダミーステージ（ＳＲＣｎ＋１）は、前記ｎ番目の駆動ステージ（ＳＲＣｎ）と同じ構造を有するが、前記ダミーステージ（ＳＲＣｎ＋１）の制御端子（ＣＴ）には前記ダミーステージ（ＳＲＣｎ＋１）の出力端子（ＯＵＴｎ＋１）が連結される。従って、前記ダミーステージ（ＳＲＣｎ＋１）は、ダミーステージ（ＳＲＣｎ＋１）の出力信号によって制御される。このとき、オン電圧レベルを有する前記ダミーステージ（ＳＲＣｎ＋１）の出力信号を所定時間のあいだ維持させるために、前記制御端子（ＣＴ）に直接的に連結されたトランジスタのサイズが変更される。
【００７４】
具体的に、前記ダミーステージ（ＳＲＣｎ＋１）での第４トランジスタ（ＮＴ４ａ’）のサイズは、前記ｎ番目の駆動ステージ（ＳＲＣｎ）の第４ＮＭＯＳトランジスタ（ＮＴ４ａ）のサイズより約１０倍ぐらい小さい。従って、ダミーステージ（ＳＲＣｎ＋１）のハイレベルの出力信号がダミーステージ（ＳＲＣｎ＋１）の制御信号（ＣＴ）にフィードバックされた後、第４ＮＭＯＳトランジスタ（ＮＴ４ａ’）がすぐにターンオフされないので、第７ＮＭＯＳトランジスタ（ＮＴ７ａ）はすぐにターンオンされない。第４ＮＭＯＳトランジスタ（ＮＴ４ａ’）は、所定期間のあいだ第２電圧（ＶＳＳ）に維持される。よって、ダミーステージ（ＳＲＣｎ＋１）の出力端子は、所定の期間のあいだ高電圧レベルに維持される。
【００７５】
即ち、前記ダミーステージ（ＳＲＣｎ＋１）の制御端子（ＣＴ）を通じてオン電圧レベルに上昇された前記ダミーステージ（ＳＲＣｎ＋１）の出力信号が提供されても、前記第４ＮＭＯＳトランジスタ（ＮＴ４ａ’）がターンオンされるのに所定時間が所要されるため、前記第７ＮＭＯＳトランジスタ（ＮＴ７ａ）もすぐターンオフされない。従って、前記第４ノード（Ｎ４）は、前記第２電圧（ＶＳＳ）を所定時間のあいだ、維持する。これによって、前記ダミーステージ（ＳＲＣｎ＋１）は、所定時間のうち、オン電圧レベルを維持することができる。
【００７６】
所定時間が経った以後、前記第４ＮＭＯＳトランジスタ（ＮＴ４ａ’）がターンオンされると、それに対応して前記第７ＮＭＯＳトランジスタ（ＮＴ７ａ）がターンオフされることによって、前記第４ノード（Ｎ４）は、前記第２電圧（ＶＳＳ）から前記第１電圧（ＶＤＤ）に上昇される。前記第４ノード（Ｎ４）の電位が第１電圧（ＶＤＤ）に上昇されることによって、前記第２ＮＭＯＳトランジスタ（ＮＴ２ａ）がターンオンされて前記ダミーステージ（ＳＲＣｎ＋１）の出力端子（ＯＵＴ）には前記第２電圧（ＶＳＳ）が出力される。
【００７７】
このように、前記ダミーステージ（ＳＲＣｎ＋１）の制御端子（ＣＴ）を前記ダミーステージ（ＳＲＣｎ＋１）の出力端子（ＯＵＴ＋１）に連結させることで、前記ダミーステージ（ＳＲＣｎ＋１）が安定的に動作することができる。また、前記ゲート駆動回路は、前記ダミーステージ（ＳＲＣｎ＋１）の制御端子（ＣＴ）に制御信号を提供するために外部から提供される別途の配線を必要としないので、追加しなくてもよい。
【００７８】
従って、前記追加配線（図示せず）が追加されることで、他の配線と前記追加配線との間に発生するキャパシタンスによって前記ゲート駆動回路に提供される各種信号が遅延される現状を防止することができる。
【００７９】
図１０は、本発明の第３実施例によるゲート駆動回路を示した図面であり、図１１は、図１０に図示されたゲート駆動回路の出力波形図である。ここで、ｉは前記ｎより小さい偶数である。
【００８０】
図１０を参照すると、本発明の第３実施例によるゲート駆動回路１５０は、一つのシフトレジスタ１５１で構成される。前記シフトレジスタ１５１は、複数の駆動ステージで構成された第１及び第２グループ（Ｇ１，Ｇ２）に区分される。また、前記シフトレジスタ１５１の周辺には、前記シフトレジスタ１５１に各種信号を供給するための配線部１５２が具備される。
【００８１】
具体的に、前記配線部１５２は、開始信号配線（ＳＴＬ）、第１電圧配線（ＶＤＤＬ）、第１クロック配線（ＣＫＬ１）、第２クロック配線（ＣＫＢＬ１）、第２電圧配線（ＶＳＳＬ）、第３クロック配線（ＣＫＬ２）、第４クロック配線（ＣＫＢＬ２）を含む。
【００８２】
前記第１クロック配線（ＣＫＬ１）は、前記第１グループの駆動ステージ（ＳＲＣ１〜ＳＲＣｉ−１）のうち、奇数番目の駆動ステージ（ＳＲＣ１，ＳＲＣ３，．．．，ＳＲＣｉ−１）に第１クロック信号（ＣＫ）を提供し、前記第３クロック配線（ＣＫＬ２）は、前記第２グループ（Ｇ２）の駆動ステージ（ＳＲＣｉ〜ＳＲＣｎ）のうち、奇数番目の駆動ステージ（ＳＲＣｉ＋１）に前記第１クロック信号（ＣＫ）を提供する。一方、前記第２クロック配線（ＣＫＢＬ１）は前記第１グループ（Ｇ１）の駆動ステージ（ＳＲＣ１〜ＳＲＣｉ−１）のうち、偶数番目の駆動ステージ（ＳＲＣ２・・・）に前記第１クロック信号（ＣＫ）と反転された位相を有する第２クロック信号（ＣＫＢ）を提供し、前記第４クロック配線（ＣＫＢＬ２）は、前記第２グループ（Ｇ２）の駆動ステージ（ＳＲＣｉ〜ＳＲＣｎ）のうち、偶数番目の駆動ステージ（ＳＲＣｉ〜ＳＲＣｎ）に前記第２クロック信号（ＣＫＢ）を提供する。
【００８３】
従って、前記ｎ個の駆動ステージ（ＳＲＣ１〜ＳＲＣｎ）の一部は、前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）を通じてそれぞれ提供される前記第１及び第２クロック信号（ＣＫ，ＣＫＢ）によって動作される。その他の一部は、前記第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）を通じてそれぞれ提供される前記第１及び第２クロック信号（ＣＫ，ＣＫＢ）によって動作される。これによって、一番目のゲートラインからｎ番目のゲートラインまで順次にオン電圧レベル区間を有して発生される前記第１及び第２クロック信号（ＣＫ，ＣＫＢ）の遅延時間を最小化して各ステージからの出力信号が歪曲される現状を防止することができる。
【００８４】
一方、前記第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）は、前記ｎ個の駆動ステージ（ＳＲＣ１〜ＳＲＣｎ）それぞれに連結されるように他の配線（ＶＳＳＬ、ＶＤＤＬ、ＳＴＬなど）を横切らない。第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）の一端は、前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）の一端に結合されて前記ｎ個の駆動ステージ（ＳＲＣ１〜ＳＲＣｎ）それぞれに連結される。
【００８５】
具体的に、前記第１クロック信号（ＣＫ）が入力される前記第３クロック配線（ＣＫＬ２）の第１端と前記第１クロック信号（ＣＫ）が入力される前記第１クロック配線（ＣＫＬ１）の第１端は近接した位置に配置される。また、前記第２クロック信号（ＣＫＢ）が入力される前記第２クロック配線（ＣＫＢＬ１）の第１端と前記第２クロック信号（ＣＫＢ）が入力される前記第４クロック配線（ＣＫＢＬ２）の第１端は、近接した位置に配置される。即ち、前記第１乃至第４クロック信号配線（ＣＫＬ１，ＣＫＢＬ１，ＣＫＬ２，ＣＫＢＬ２）の入力端子は、前記ｎ個の駆動ステージ（ＳＲＣ１〜ＳＲＣｎ）の一番目の駆動ステージ（ＳＲＣ１）に隣接した位置に配置される。
【００８６】
このとき、前記第１クロック配線（ＣＫＬ１）の他の第２端は、前記第３クロック配線（ＣＫＬ２）の他の第２端と結合され、結合される位置は、前記ダミーステージ（ＳＲＣｎ＋１）に隣接した位置である。
【００８７】
従って、前記第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）は、前記シフトレジスタ１５１と直接的に連結されなく、他の配線とクロス（ｃｒｏｓｓ）される部分もない。これによって、前記第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）を通じた前記第１及び第２クロック信号（ＣＫ，ＣＫＢ）の移動速度は、前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）を通じた前記第１及び第２クロック信号（ＣＫ，ＣＫＢ）の移動速度より速い。
【００８８】
また、前記配線部１５２は、配線幅が狭いほど前記シフトレジスタ１５１と隣接して配置される。
【００８９】
具体的に、前記シフトレジスタ１５１に一番隣接した位置には、前記開始信号配線（ＳＴＬ）が配置され、その次に前記第１電圧配線（ＶＤＤＬ）が前記開始信号配線（ＳＴＬ）に隣接して配置される。前記第１電圧配線（ＶＤＤＬ）の外側には第２及び第１クロック配線（ＣＫ１，ＣＫＢＬ１）が順次位置する。前記第１クロック配線（ＣＫＬ１）と連接して前記第２電圧配線（ＶＳＳＬ）が形成される。一方、前記第３クロック配線（ＣＫＬ２）は前記第２電圧配線（ＶＳＳＬ）に隣接して配置され、その次に前記第４クロック配線（ＣＫＢＬ２）が前記第３クロック配線（ＣＫＬ２）に隣接して配置される。
【００９０】
前記配線部１５２がこのような順次に配置された各種の配線で構成されることで、前記液晶表示装置の表示特性を向上させることができる。即ち、前記シフトレジスタ１５１と隣接すれば隣接するほど配線の間の総接触面積が大きくなって、接触キャパシタンスが大きくなる。そのため、接触キャパシタンスの影響を大きく与えられない配線であるほど前記シフトレジスタ１５１と隣接されて配置される。これによって、前記液晶表示装置の表示特性を向上させることができる。
【００９１】
図１１を参照すると、前記第１及び第２配線（ＣＫＬ１，ＣＫＢＬ１）を通じて前記シフトレジスタ１５１の第１グループ（Ｇ１）に第１及び第２クロック信号（ＣＫ，ＣＫＢ）が提供される。前記第１グループ（Ｇ１）の一番目の駆動ステージ（ＳＲＣ１）に開始信号（ＳＴ）が提供されると、前記第１グループ（Ｇ１）の前記一番目の駆動ステージ（ＳＲＣ１）では、前記開始信号（ＳＴ）の先端に応答して前記第１クロック信号（ＣＫ）のハイレベルの区間が第１出力信号（ＯＵＴ１）に発生される。以後、二番目の駆動ステージ（ＳＲＣ２）では、前記一番目の駆動ステージ（ＳＲＣ１）の前記第１出力信号（ＯＵＴ１）に応答して、前記第２クロック信号（ＣＫＢ）のハイレベルの区間が第２出力信号（ＯＵＴ２）に発生される。
【００９２】
一方、前記第３及び第４クロック信号配線（ＣＫＬ２，ＣＫＢＬ２）を通じて前記シフトレジスタ１５１の第２グループ（Ｇ２）に前記第１及び第２クロック信号（ＣＫ，ＣＫＢ）が提供されると、前記第２グループ（Ｇ２）の一番目の駆動ステージである第ｉ番目の駆動ステージ（ＳＲＣｉ）では、前記第１グループ（Ｇ１）の最後の駆動ステージである第ｉ−１番目の駆動ステージ（ＳＲＣｉ−１）の第ｉ−１番目の出力信号（ＯＵＴｉ−１）に応答して、前記第２クロック信号（ＣＫＢ）のハイレベル区間が第ｉ番目の出力信号（ＯＵＴｉ）に発生される。第ｉ＋１番目の駆動ステージ（ＳＲＣｉ＋１）では、前記第ｉ出力信号（ＯＵＴｉ）に応答して、前記第１クロック信号（ＣＫ）のハイレベル区間が第ｉ＋１出力信号（ＯＵＴｉ＋１）に発生される。
【００９３】
このように、各ステージの出力端子（ＯＵＴ）には、第１乃至第ｎ出力信号（ＯＵＴ１〜ＯＵＴｎ）が順次にハイレベル区間を有しながら発生される。
【００９４】
図１２は、図１０に図示された第３及び第４クロック配線の位置を具体的に示したゲート駆動回路の設計図であり、図１３は、図１及び第３クロック配線の連結関係と第２及び第４クロック配線の連結関係を示した設計図である。
【００９５】
図１２を参照すると、シフトレジスタ１５１の外側には、開始信号配線（ＳＴＬ）、第１電圧配線（ＶＤＤＬ）、第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）、第２電圧配線（ＶＳＳＬ）、第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）が順次配置されている。各配線は、配線幅が狭いほど前記シフトレジスタ１５１と隣接して配置される。即ち、シフトレジスタから遠い方の配線幅をシフトレジスタに隣接した方の配線幅より少なくとも大きくか同じようにする。前記シフトレジスタ１５１と隣接するほど配線の間の総接触面積が多くなって、接触キャパシタンスが大きくなるので、キャパシタンスの影響を大きく与えられない配線であるほど前記シフトレジスタ１５１と隣接して配置される。
【００９６】
具体的に、前記シフトレジスタ１５１に一番隣接した位置には前記開始信号配線（ＳＴＬ）が配置され、その次に前記第１電圧配線（ＶＤＤＬ）が前記開始信号配線（ＳＴＬ）に隣接して配置される。前記第１電圧配線（ＶＤＤＬ）の外側には前記第２及び第１クロック配線（ＣＫＢＬ，ＣＫＢＬ１）が位置する。ここで、前記第２クロック配線（ＣＫＢＬ１）は、前記第１クロック配線（ＣＫＬ１）よりシフトレジスタ１５１に近い側に配置される。前記第１クロック配線（ＣＫＬ１）と隣接して前記第２電圧配線（ＶＳＳＬ）が形成される。このような構造は、配線と該当配線を各ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）を連結する連結ラインとの間で発生する接触キャパシタンスによるディレイを減少させる。
【００９７】
一方、前記第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）は、前記シフトレジスタ１５１に連結されるようには他の配線を貫かない。前記第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）の一端は、前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）の一端に結合されて前記シフトレジスタ１５１に連結されるので、第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）は、第２電圧配線（ＶＳＳＬ）より前記シフトレジスタ１５１から遠い位置に配置される。言い換えると、前記第２電圧配線（ＶＳＳＬ）より外側に配置される。
【００９８】
図１２に図示したように、前記第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）は、ＴＦＴ基板３００のシールライン領域（ＳＡ）内に形成される。具体的に、ＴＦＴ基板３００は、ゲートライン（図示せず）、データライン（図示せず）及び画素（図示せず）が形成されている表示領域（ＤＡ）と前記表示領域（ＤＡ）の周辺に形成された周辺領域（ＰＡ）に区分される。
【００９９】
また、前記周辺領域（ＰＡ）は、前記シフトレジスタ１５１及び各種配線が形成されたゲート駆動領域（ＧＡ）とＴＦＴ基板をカラーフィルター基板（図示せず）と結合させる結合部材−たとえばシーラント（ｓｅａｌａｎｔ，図示せず）が形成された前記シールライン領域（ＳＡ）に区分される。前記ゲート駆動領域（ＧＡ）と前記シールライン領域（ＳＡ）は、部分的にオーバーラップされている。即ち、前記シールライン領域（ＳＡ）は、前記シールライン領域（ＳＡ）の中心を基準に、液晶が存在する第１領域と液晶が存在しない第２領域に区分される。ここで、前記ゲート駆動領域（ＧＡ）は、前記第１領域を含んでいる。
【０１００】
ここで、前記第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）、第２電圧配線（ＶＳＳＬ）の一部は前記シールライン領域（ＳＡ）内に形成され、第２電圧配線（ＶＳＳＬ）の余りの一部、前記第１クロック配線（ＣＫＬ１）、第２クロック配線（ＣＫＢＬ１）及び開始信号配線（ＳＴＬ）は前記ゲート駆動領域（ＧＡ）内に形成される。
【０１０１】
前記第２電圧配線（ＶＳＳＬ）の一部、第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）、第１電圧配線（ＶＤＤＬ）及び開始信号配線（ＳＴＬ）は、連結ラインと接触される部分を有する。よって、第２電圧配線（ＶＳＳＬ）の一部、第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）、第１電圧配線（ＶＤＤＬ）及び開始信号配線（ＳＴＬ）が前記シールライン領域（ＳＡ）内に形成するようになると、前記ＴＦＴ基板３００とカラーフィルター基板を結合させるために高温で圧力を加える工程によって接触不良が発生される。
【０１０２】
連結ラインと接触する部分を有している配線が前記ゲート駆動領域（ＧＡ）内に形成され、連結ラインと接触される部分を有しない配線が前記シールライン領域（ＳＡ）内に形成される。そのため、液晶表示装置の全体的なサイズが増加されることを防止することができる。具体的に、第２電圧配線（ＶＳＳＬ）の余りの一部、第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）は、連結ラインと結合される部分がないので、前記シールライン領域（ＳＡ）内に形成されてもよい。
【０１０３】
従って、前記第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）が周辺領域（ＰＡ）に追加に形成されることによって、液晶表示装置のサイズが増加される現象が発生しない。また、前記第３及び第４クロック配線（ＳＫＬ２，ＣＫＢＬ２）は、液晶が存在しない前記シールライン領域（ＳＡ）内に形成されるため、第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）のキャパシタンスが存在しない。よって、第１及び第２クロック信号（ＣＫ，ＣＫＢ）の遅延時間が前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）に比べて遥かに減少される。
【０１０４】
図１３を参照すると、前記第１クロック信号配線（ＣＫＬ１）の一端は、前記第３クロック配線（ＣＫＬ２）の一端と結合され、前記第２クロック配線（ＣＫＢＬ１）の一端は前記第４クロック配線（ＣＫＢＬ２）の一端と結合される。従って、前記第３クロック配線（ＣＫＬ２）は、前記シフトレジスタの各ステージに前記第１クロック信号（ＣＫ）を提供し、前記第４クロック配線（ＣＫＢＬ２）は、各ステージに前記第２クロック信号（ＣＫＢ）を提供する。
【０１０５】
図１２及び図１３に図示されたように、前記第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）は、前記シフトレジスタ１５１と直接的に連結連結されなくて、他の配線とクロス（ｃｒｏｓｓ）される部分もない。従って、前記第１及び第２クロック信号（ＣＫ，ＣＫＢ）が第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）を通じて移動する速度は前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）を通じて移動する速度より速い。
【０１０６】
従って、前記シフトレジスタ１５１の各ステージ（ＳＲＣ１〜ＳＲＣｎ＋１）の一部は第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）を通じて提供される第１及び第２クロック信号（ＣＫ，ＣＫＢ）によって動作され、余りの一部は前記第３及び第４クロック配線（ＣＫＬ２，ＣＫＢＬ２）を通じて提供される前記第１及び第２信クロック信号（ＣＫ，ＣＫＢ）によって動作される。
【０１０７】
これによって、一番目のゲートラインから最後のゲートラインまで順次にハイレベル区間を有して発生される前記第１及び第２クロック信号（ＣＫ，ＣＫＢ）の遅延時間を最小化して前記シフトレジスタ１５１から出力される出力信号の遅延歪曲を除去することができる。
【０１０８】
図１４は、本発明の第４実施例による配線構造を示した図面であり、図１５は、図１４に図示された配線構造を具体的に示したレイアウト図面である。
【０１０９】
図１４及び図１５を参照すると、第２電圧配線（ＶＳＳＬ）とシフトレジスタ（図示せず）との間には前記第２電圧配線（ＶＳＳＬ）と各ステージを連結する第１電圧連結ライン（ＶＳＳＬｃ）が配置される。前記第２電圧配線（ＶＳＳＬ）と前記シフトレジスタとの間には前記第２電圧配線（ＶＳＳＬ）と平行に第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）が配置される。
【０１１０】
前記第１電圧連結ライン（ＶＳＳＬｃ）と第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）は、クロスされる。また、前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）は、前記第１電圧連結ライン（ＶＳＳＬｃ）とクロスされない領域では、第１幅（Ｗ１）を有し、前記第１電圧連結ライン（ＶＳＳＬｃ）とクロスされた領域では前記第１幅（Ｗ１）より小さい第２幅（Ｗ２）を有する。
【０１１１】
具体的に、前記第１クロック配線（ＣＫＬ１）には前記第２電圧連結ライン（ＶＳＳＬｃ）とクロスされた領域に対応して一側壁から内側に凹んだ第１凹部（Ｃ１）が形成され、前記第２クロック配線（ＣＫＢＬ１）にも前記第１電圧連結ライン（ＶＳＳＬｃ）とクロスされた領域に対応して一側壁から内側に凹んだ第２凹部（Ｃ２）が形成される。
【０１１２】
前記第１クロック配線（ＣＫＬ１）は、長さの方向に延長される第１及び第２側壁１４０１、１４０２を具備し、前記第２クロック配線（ＣＫＢＬ１）は長さの方向に延長される第３及び第４側壁１４０３、１４０４を具備する。前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）は、第２側壁１４０２と第３側壁１４０３が互いに向い合うように配置される。このとき、前記第１凹部（Ｃ１）は、第１側壁１４０１に形成され、前記第２凹部（Ｃ２）は第４側壁１４０４に形成される。
【０１１３】
図１４及び図１５に図示されたように、前記第１クロック配線（ＣＫＬ１）と前記シフトレジスタ１５１との間に第１クロック信号を各ステージに提供する第１クロック信号連結ライン（ＣＫＬｃ）が配置され、前記第２クロック配線（ＣＫＢＬ１）と前記シフトレジスタ１５１との間に第２クロック信号を各ステージに提供する第２クロック信号連結ライン（ＣＫＢＬｃ）が配置される。第１クロック信号連結ライン（ＣＫＬｃ）は、前記第１クロック配線（ＣＫＬ１）の第２側壁１４０２の近傍で前記第１クロック配線（ＣＫＬ１）とコンタクトされ、前記第２クロック信号連結ライン（ＣＫＢＬｃ）は、前記第２クロック配線（ＣＫＢＬ１）の第３側壁１４０３の近傍で前記第２クロック配線（ＣＫＢＬ１）とコンタクトされる。前記第１及び第２凹部（Ｃ１，Ｃ２）は、前記１及び第２クロック信号連結ライン（ＣＫＬｃ，ＣＫＢＬｃ）のコンタクト部分とオーバーラップされない位置に形成されることが望ましい。
【０１１４】
これによって、前記第１及び第２クロック配線（ＣＫ１，ＣＫＢ１）と前記第１電圧連結ライン（ＶＳＳＬｃ）と交差する区間で生成されるキャパシタンスを減少させることができる。従って、前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）を通じてシフトレジスタに印加される前記第１及び第２クロック信号（ＣＫ、ＣＫＢ）の遅延時間を短縮できる。さらに、と前記第２電圧連結ライン（ＶＳＳＬｃ）を通じて印加される第２電圧ＶＳＳの遅延時間を短縮することができる。
【０１１５】
前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）は、部分的に狭い幅（Ｗ２）で形成されているため、第１電圧連結ライン（ＶＳＳＬｃ）と第１及び第２クロック配線（ＣＫ１，ＣＫＢ１）とがオーバーラップする部分では、抵抗が発生する。しかし、信号の遅延は、抵抗成分よりキャパシタンス成分に更に大きい影響を与えられるため、究極には遅延時間を減少させることができる。
【０１１６】
以下、表１に提示された実験例及び比較例を通じてキャパシタンス成分及び抵抗成分によって変化されるＲＣディレイを提示する。実験例では、第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）の第１幅（Ｗ１）が７０μｍであり、第２幅（Ｗ２）が４５μｍである。また、比較例では、第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）は、全体的に均一に７０μｍを有する。
【０１１７】
【表１】
0004302535.tif 000002
【０１１８】
表１に提示されたように、比較例で前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）と前記第１電圧連結ライン（ＶＳＳＬｃ）との間で発生される第１キャパシタンスは３８５ｐＦであり、実験例で、前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）と前記第１電圧連結ライン（ＶＳＳＬｃ）との間で発生される第２キャパシタンスは３４４．５ｐＦである。即ち、実験例での第２キャパシタンスが比較例の第１キャパシタンスより約１０．５％減少される。
【０１１９】
一方、比較例で、前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）での第１抵抗は４５７Ωであり、実験例で、前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）の第２抵抗は４８９Ωであって、実験例での第２抵抗が第１抵抗より約７％増加される。しかし、実験例で第２抵抗が増加された割合より第２キャパシタンスが減少された割合が大きさのため究極にはＲＣディレイは減少される。
【０１２０】
図１６は、本発明の第５実施例による配線構造を示した図面である。
【０１２１】
図１６を参照すると、第２電圧配線（ＶＳＳＬ）とシフトレジスタ（図示せず）との間には第２電圧配線（ＶＳＳＬ）と各ステージを連結する第１電圧連結ライン（ＶＳＳＬｃ）が配置される。前記第２電圧配線（ＶＳＳＬ）と前記シフトレジスタとの間には前記第２電圧配線（ＶＳＳＬ）と並んで第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）が配置される。
【０１２２】
ここで、前記第１電圧連結ライン（ＶＳＳＬｃ）は、前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）とクロスされる。また、前記第１電圧連結ライン（ＶＳＳＬｃ）は、前記第１クロック配線（ＣＫＬ１）とクロスされた領域に対応して一側壁から内側に凹んだ第３凹部（Ｃ３）を具備する。前記第２クロック配線（ＣＫＢＬ１）とクロスされた領域に対応して一側壁から内側に凹んだ第４凹部（Ｃ４）を具備する。従って、前記第２電圧連結ライン（ＶＳＳＬｃ）は、前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）とクロスされない領域では第３幅（Ｗ３）を有し、前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）とクロスされる領域では、前記３幅（Ｗ３）より小さい第４幅（Ｗ４）を有する。
【０１２３】
このように、前記第１電圧連結ライン（ＶＳＳＬｃ）の幅が前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）とクロスされた領域で狭く形成されることで、前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）と前記第１電圧連結ライン（ＶＳＳＬｃ）との間で形成されるキャパシタンスを減少させることができる。従って、前記第１及び第２クロック配線（ＣＫＬ１，ＣＫＢＬ１）を通じて印加される前記第１及び第２クロック信号の遅延時間と前記 第１電圧連結ライン（ＶＳＳＬｃ）を通じて印加される第１電源電圧の遅延時間を減少させることができる。
【産業上の利用可能性】
【０１２４】
このようなゲート駆動回路で、ダミーステージ（ＳＲＣｎ＋１）の出力端子が最後の駆動ステージ（ＳＲＣｎ）の制御端子に連結されると同時に、ダミーステージ（ＳＲＣｎ＋１）自体の制御端子に連結されることによって、前記ゲート駆動回路に提供される各種信号が遅延される現象を防止することができる。また、ダミーステージ（ＳＲＣｎ＋１）から制御端子に連結されたトランジスタの構造が変更されることで、前記ダミーステージ（ＳＲＣｎ＋１）の出力信号が正常に出力され、それによって前記液晶表示装置の表示特性を向上させることができる。
【０１２５】
また、配線部は、第１及び第２クロック配線以外に、第１及び第２クロック（ＣＫ、ＣＫＢ）がそれぞれ提供される第３及び第４クロック配線を追加に具備することで、一番目のゲートラインから最後のゲートラインまで順次にハイレベル区間を有して発生される第１及び第２クロックの遅延時間を最小化することができ、更に液晶表示装置の表示特性を向上させることができる。
【０１２６】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０１２７】
【図１】本発明の第１実施例による液晶表示パネルを示した図面である。
【図２】図１に図示されたゲート駆動回路を構成するシフトレジスタを具体的に示した図面である。
【図３】図２に図示された駆動ステージの構成を示した回路図である。
【図４】図３に図示された駆動ステージのレイアウト図面である。
【図５】図２に図示されたダミーステージの構成を示した回路図である。
【図６】図５に図示されたダミーステージのレイアウト図面である。
【図７】ダミーステージが駆動ステージと同じ構造を有する場合、ダミーステージの出力波形図である。
【図８】ダミーステージが図５に図示された回路で構成された場合の出力波形図である。
【図９】本発明の第２実施例による駆動ステージ及びダミーステージの構成を示した回路図である。
【図１０】本発明の第３実施例によるゲート駆動回路を示した図面である。
【図１１】図１０に図示されたゲート駆動回路の出力波形図である。
【図１２】図１０に図示された第３及び第４クロック配線の位置を具体的に示したゲート駆動回路のレイアウト図面である。
【図１３】第１及び第３クロック配線の連結関係と第２及び第４クロック配線の連結関係を示したレイアウト図面である。
【図１４】本発明の第４実施例によるシフトレジスタの配線構造を示した図面である。
【図１５】図１４に図示された配線構造を有するシフトレジスタを示したレイアウト図面である。
【図１６】本発明の第５実施例によるシフトレジスターを配線構造を示したレイアウトの図面である。
【符号の説明】
【０１２８】
１００、３００    ＴＦＴ基板
１１０    ＴＦＴ
１２０    画素電極
１３０    ゲート駆動回路
１３１、１３３、１５１    シフトレジスタ
１３２、１５２    配線部
１４０    データ駆動回路
１５０    ゲート駆動回路
２００    液晶表示装置
１４０１    第１側壁
１４０２    第２側壁
１４０３    第３側壁
１４０４    第４側壁
【図１】
0004302535.tif 000003
【図２】
0004302535.tif 000004
【図３】
0004302535.tif 000005
【図４】
0004302535.tif 000006
【図５】
0004302535.tif 000007
【図６】
0004302535.tif 000008
【図７】
0004302535.tif 000009
【図８】
0004302535.tif 000010
【図９】
0004302535.tif 000011
【図１０】
0004302535.tif 000012
【図１１】
0004302535.tif 000013
【図１２】
0004302535.tif 000014
【図１３】
0004302535.tif 000015
【図１４】
0004302535.tif 000016
【図１５】
0004302535.tif 000017
【図１６】
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