(57)【特許請求の範囲】
【請求項１】
メモリ空間と、
アドレスデコーダ回路と、
前記メモリ空間の複数の不良領域のアドレス情報を格納する不良アドレス格納テーブルユニットと、
前記複数の不良領域のアドレス情報をメモリ空間の正常領域の一部にそれぞれ置き換えた複数の置換アドレス情報を格納する置換アドレス格納テーブルユニットと、
前記不良アドレス格納テーブルユニットに格納された前記複数の不良領域のアドレス情報とアドレス入力信号との一致、不一致を検出するアドレス一致／不一致検出回路と、
前記複数の不良領域のアドレス情報とアドレス入力信号とが一致している場合に前記置換アドレス格納テーブルユニットに格納された置換アドレス情報を前記アドレスデコーダ回路に出力し、不一致の場合には前記アドレス入力信号を前記アドレスデコーダ回路に出力するアドレス情報選別回路と
を備え、前記置換アドレス情報により前記複数の不良領域を救済する複数の救済領域が前記メモリ空間の後段アドレスから前段アドレス側に向かって連続して設けられたことを特徴とする半導体集積回路装置。
【請求項２】
第１のメモリ空間及び第１のアドレスデコーダ回路を少なくとも有する第１の半導体記憶装置と、
第２のメモリ空間及び第２のアドレスデコーダ回路を少なくとも有する第２の半導体記憶装置と、
前記第１のメモリ空間の複数の不良領域を救済した複数の救済領域のアドレス情報を格納する救済アドレス格納テーブルユニットと、
前記複数の救済領域のアドレス情報を前記第２のメモリ空間の正常領域の一部に置き換えた置換アドレス情報を格納する置換アドレス格納テーブルユニットと、
前記救済アドレス格納テーブルユニットに格納された前記複数の救済領域のアドレス情報とアドレス入力信号との一致、不一致を検出する第１のアドレス一致／不一致検出回路と、
前記複数の救済領域のアドレス情報とアドレス入力信号とが一致している場合に前記置換アドレス格納テーブルユニットに格納された置換アドレス情報を前記第２のアドレスデコーダ回路に出力し、不一致の場合には前記アドレス入力信号を前記第１のアドレスデコーダ回路に出力するアドレス情報選別回路と
を備え、前記置換アドレス情報により前記複数の救済領域が前記第２のメモリ空間の後段アドレスから前段アドレス側に向かって連続して設けられたことを特徴とする集積回路システム。
【請求項３】
前記第１の半導体記憶装置の第１のメモリ空間、前記第２の半導体記憶装置の第２のメモリ空間のそれぞれにおいて、前記複数の救済領域の最大の数量を検出する救済領域数量検出回路をさらに備えたことを特徴とする請求項２に記載の集積回路システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ空間制御装置、半導体集積回路装置及び集積回路システムに関する。特に本発明は、メモリ空間の不良領域の救済に好適なメモリ空間制御装置、このメモリ空間制御装置を備えた半導体集積回路装置、及びこのような半導体集積回路装置を実装基板上に搭載した集積回路システムに関する。
【０００２】
【従来の技術】
読み出し書き込み可能な半導体記憶装置として代表的なダイナミック型ランダムアクセスメモリ（以下、単にＤＲＡＭという。）は高集積化により大容量化の傾向にある。ＤＲＡＭの１ビットの情報を記憶するメモリセルはスイッチング素子と情報蓄積用容量素子との直列回路で構成されている。このメモリセルは、複数本のデータ線と複数本のワード線との各々交差部において行列状に配列されており、メモリ空間（メモリセルアレイ）を構築するようになっている。
【０００３】
この種のＤＲＡＭにおいては製造プロセス上の歩留まりの向上が重要な技術的課題になっている。１つのメモリセルに不良が存在している場合、情報の書き込み動作や情報の読み出し動作において、不良のメモリセルをランダムアクセスすることができないので、ＤＲＡＭは不良品になってしまう。１本のデータ線や１本のワード線に断線不良が存在している場合においても、情報の書き込み動作や情報の読み出し動作において、断線不良が存在するデータ線やワード線に接続された複数のメモリセル（メモリセルブロック）をランダムアクセスすることができないので、ＤＲＡＭは不良品になってしまう。そこで、通常のＤＲＡＭは、メモリ空間とは別に予備の冗長回路を備え、不良領域を救済し、製造上の歩留まりを向上するようになっている。
【０００４】
一方、読み出し専用の半導体記憶装置として代表的なＮＡＮＤ型の電気的消去型不揮発性メモリ（以下、単にＥＥＰＲＯＭという。）は、上記ＤＲＡＭと同様に、高集積化により大容量化の傾向にある。このＥＥＰＲＯＭの１ビットの情報を記憶するメモリセルは情報蓄積部としての浮遊ゲート電極を有するＭＯＳＦＥＴで構成されている。このメモリセルは数個又は数十個直列接続された状態でデータ線とソース線との間に配設されるとともに、それぞれのメモリセルはワード線に接続されている。ＤＲＡＭと同様に、メモリセルは、行列状に配列され、メモリ空間を構築するようになっている。
【０００５】
ＥＥＰＲＯＭにおいてはメモリ空間に不良領域の存在を許容することが可能で、このようなＥＥＰＲＯＭは、ブロック単位やアドレス単位で不良領域の情報並びに正常領域の情報を内部に格納し、不良領域をアクセスしないような制御が行われている。また、不良領域の情報並びに正常領域の情報はＥＥＰＲＯＭの外部の制御装置に格納することができ、この制御装置によりＥＥＰＲＯＭの不良領域をアクセスしないような制御が行われている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記半導体記憶装置においては、以下の点について配慮がなされていなかった。
【０００７】
ＤＲＡＭにおいては、メモリ空間とは別に予め不良領域の救済のための冗長回路を備えている必要があるので、チップ面積が増大し、高集積化並びに大容量化を図ることが難しかった。
【０００８】
さらに、ＤＲＡＭにおいては、上記冗長回路の予め用意された不良領域数を超えた不良領域がメモリ空間に存在している場合には、不良領域をすべて救済することができない。このようなＤＲＡＭは、不良品として扱われ、ＤＲＡＭの製造プロセス上の歩留まりを低下させてしまう。
【０００９】
このような問題点はＤＲＡＭに特有のものではなく、例えば読み出し書き込み可能な半導体記憶装置においては、例えばスタティック型ランダムアクセスメモリ（以下、単にＳＲＡＭという。）においても同様の問題点が発生する。
【００１０】
一方、ＥＥＰＲＯＭにおいては、不良領域のアドレスを避けて情報の読み出し制御を行うので、メモリ空間のアドレスは不連続なものになり、アドレス制御が複雑になってしまう。
【００１１】
さらに、ＥＥＰＲＯＭにおいては、メモリ空間の不良領域もアクセスしてしまうので、無駄なアクセス時間が増大し、読み出し動作速度が低下してしまう。
【００１２】
このような問題点はＥＥＰＲＯＭに特有のものではなく、例えば読み出し専用の半導体記憶装置においては、紫外線消去型不揮発性メモリ（ＥＰＲＯＭ）、リードオンリーメモリ（ＲＯＭ）のそれぞれについても同様の問題点が発生する。
【００１３】
本発明は上記課題を解決するためになされたものである。従って、本発明の目的は、不良領域を救済することができ、かつ集積度を向上することができる半導体集積回路装置及び集積回路システムを提供することである。
【００１４】
さらに、本発明の目的は、動作速度の高速化を実現することができる半導体集積回路装置及び集積回路システムを提供することである。
【００１５】
さらに、本発明の目的は、製造プロセスの段階、加速試験の段階、ユーザでの使用中の段階等の広範囲な段階で不良領域を救済することが可能な半導体集積回路装置及び集積回路システムを提供することである。
【００１６】
さらに、本発明の目的は、不良領域を救済することにより、製造プロセス上の歩留まりを向上することができる半導体集積回路装置及び集積回路システムを提供することである。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の特徴は、メモリ空間の不良領域のアドレス情報の入力に基づき、メモリ空間の正常領域の一部のアドレス情報を出力する手段を備え、メモリ空間の正常領域の一部を不良領域を救済する冗長可能領域として制御するメモリ空間制御装置を備えことである。ここで、「メモリ空間」とは、情報の書き込み又は読み出しが可能なメモリセルを行列状に配列したメモリセルアレイという意味で使用される。情報の書き込み及び読み出しの双方が可能なメモリセルには、ＤＲＡＭ、ＳＲＡＭ等が含まれる。情報の読み出し可能な（専用の）メモリセルには、ＲＯＭ、ＥＥＰＲＯＭＥ、ＥＰＲＯＭ等が含まれる。これらのメモリセルで構築されたメモリ空間は、メモリチップのメモリ空間として、ロジックチップに含まれるメモリ空間として、又はメモリボードやロジックボードに実装されたメモリ空間として使用することができる。また、「正常領域」とは、情報の書き込み動作又は読み出し動作が正常に行われるメモリセル又は複数のメモリセル（メモリブロック）という意味で使用される。「不良領域」とは、情報の書き込み動作又は読み出し動作が正常に行われないメモリセル又は複数のメモリセルという意味で使用される。さらに、「冗長可能領域」とは、メモリ空間に不良領域が存在する場合に、この不良領域をメモリ空間の正常領域の一部に割り当てて不良領域を救済することができる救済領域という意味で使用される。本発明の第１の特徴に係るメモリ空間制御装置において、「冗長可能領域」の範囲（正常領域の一部）は不良領域数に応じて変化させることができる。
【００１８】
このような本発明の第１の特徴に係るメモリ空間制御装置においては、メモリ空間の不良領域を正常領域の一部に置き換えることができるので、不良領域を救済することができる。さらに、メモリ空間の正常領域の一部を不良領域の救済に使用し、メモリ空間とは別の固定された冗長回路を必要としないので、この固定された冗長回路に相当する分、集積度を向上することができる。さらに、集積度を向上させることができる結果、大容量化を実現することができる。さらに、不良領域を救済することができるので、製造プロセス上の歩留まりを向上することができる。
【００１９】
さらに、本発明の第１の特徴に係るメモリ空間制御装置においては、不良領域を連続アドレス空間として使用可能にすることができる。不良領域を救済領域に置き換えることで連続アドレス空間を実現することができ、不良領域のアドレスを無駄にアクセスすることがなくなるので、アクセス時間の高速化を実現することができる。
【００２０】
さらに、本発明の第１の特徴に係るメモリ空間制御装置においては、メモリ空間の初段アドレス側又は終段アドレス側の正常領域の一部を不良領域を救済する冗長可能領域として制御することができる。メモリ空間の初段アドレス側又は終段アドレス側の正常領域の一部を不良領域の救済として置き換える（正常領域の一部を救済領域とする）ことにより、不良領域の救済を簡易に実現することができ、かつ不良領域の置き換えられた正常領域のアクセスの動作制御を簡易に行うことができる。
【００２１】
さらに、本発明の第１の特徴に係るメモリ空間制御装置においては、メモリ空間の不良領域のアドレス情報を格納する不良アドレス格納テーブルユニットと、不良領域のアドレス情報をメモリ空間の正常領域の一部に置き換えた置換アドレス情報を格納する置換アドレス格納テーブルユニットと、不良アドレス格納テーブルユニットに格納された不良領域のアドレス情報とアドレス入力信号との一致、不一致を検出する第１のアドレス一致／不一致検出回路と、不良領域のアドレス情報とアドレス入力信号とが一致している場合に置換アドレス格納テーブルユニットに格納された置換アドレス情報を出力し、不一致の場合にはアドレス入力信号を出力するアドレス情報選別回路とを備えることができる。このようなユニットや回路を備えることにより、不良領域の救済を行いつつ、集積度の向上を簡易に実現することができる。さらに、不良アドレス格納テーブルユニットの不良領域のアドレス情報及び置換アドレス格納テーブルユニットの置換アドレス情報を書き換え可能にすることにより、製造プロセスの段階、加速試験の段階、ユーザでの使用中の段階等の広範囲な段階で不良領域を救済することができる。
【００２２】
そしてさらに、本発明の第１の特徴に係るメモリ空間制御装置においては、置換アドレス情報とアドレス入力信号とが一致している場合に無効アドレス信号を出力する第２のアドレス一致／不一致検出回路を備えることができる。この第２のアドレス一致／不一致検出回路によりメモリ空間制御装置の外部に無効アドレス信号が出力されるので、不正なアクセスを事前に防止することができ、システムを構築し易くすることができる。
【００２３】
本発明の第２の特徴は、メモリ空間の不良領域のアドレス情報を格納する不良アドレス格納テーブルユニットと、不良領域のアドレス情報をメモリ空間の正常領域の一部に置き換えた置換アドレス情報を格納する置換アドレス格納テーブルユニットと、不良アドレス格納テーブルユニットに格納された不良領域のアドレス情報とアドレス入力信号との一致、不一致を検出する第１のアドレス一致／不一致検出回路と、不良領域のアドレス情報とアドレス入力信号とが一致している場合に置換アドレス格納テーブルユニットに格納された置換アドレス情報をアドレスデコーダ回路に出力し、不一致の場合にはアドレス入力信号をアドレスデコーダ回路に出力するアドレス情報選別回路とを少なくとも有するメモリ空間制御装置を備えた半導体集積回路装置としたことである。さらに、本発明の第２の特徴に係る半導体集積回路装置においては、メモリ空間制御装置に、置換アドレス情報とアドレス入力信号とが一致している場合に無効アドレス信号を出力する第２のアドレス一致／不一致検出回路を備えることができる。
【００２４】
このような本発明の第２の特徴に係る半導体集積回路装置においては、本発明の第１の特徴に係るメモリ空間制御装置を備えたので、このメモリ空間制御装置を備えたことで得られる効果と同様の効果を得ることができる。
【００２５】
本発明の第３の特徴は、第１のメモリ空間及び第１のアドレスデコーダ回路を少なくとも有する第１の半導体記憶装置と、第２のメモリ空間及び第２のアドレスデコーダ回路を少なくとも有する第２の半導体記憶装置と、第１のメモリ空間の不良領域を救済した救済領域のアドレス情報を格納する救済アドレス格納テーブルユニットと、救済領域のアドレス情報を第２のメモリ空間の正常領域の一部に置き換えた置換アドレス情報を格納する置換アドレス格納テーブルユニットと、救済アドレス格納テーブルユニットに格納された救済領域のアドレス情報とアドレス入力信号との一致、不一致を検出する第１のアドレス一致／不一致検出回路と、救済領域のアドレス情報とアドレス入力信号とが一致している場合に置換アドレス格納テーブルユニットに格納された置換アドレス情報を第２のアドレスデコーダ回路に出力し、不一致の場合にはアドレス入力信号を第１のアドレスデコーダ回路に出力するアドレス情報選別回路とを少なくとも備えた集積回路システムとしたことである。
【００２６】
このような本発明の第３の特徴に係る集積回路システムにおいては、本発明の第１の特徴に係るメモリ空間制御装置で得られる効果に加えて、第１のメモリ空間の救済領域を第２のメモリ空間の正常領域の一部に置き換えることができるので、第１のメモリ空間には仮想的に救済領域（不良領域）が存在せず、第１のメモリ空間の初段アドレスから第２のメモリ空間の正常領域の一部の直前のアドレスまで連続アドレス空間として使用することができる。従って、第１のメモリ空間や第２のメモリ空間の不良領域のアドレスを無駄にアクセスすることがなくなり、アクセス時間の高速化を実現することができる。
【００２７】
本発明の第３の特徴に係る集積回路システムにおいては、第１の半導体記憶装置は、第１のメモリ空間の不良領域のアドレス情報を格納する第１の不良アドレス格納テーブルユニットと、不良領域のアドレス情報を第１のメモリ空間の正常領域の一部に置き換えた置換アドレス情報を格納する第１の置換アドレス格納テーブルユニットと、第１の不良アドレス格納テーブルユニットに格納された不良領域のアドレス情報とアドレス入力信号との一致、不一致を検出する第１のアドレス一致／不一致検出回路と、不良領域のアドレス情報とアドレス入力信号とが一致している場合に第１の置換アドレス格納テーブルユニットに格納された置換アドレス情報を第１のアドレスデコーダ回路に出力し、不一致の場合にはアドレス入力信号を第１のアドレスデコーダ回路に出力する第１のアドレス情報選別回路とを少なくとも備えることができる。第２の半導体記憶装置は、第２のメモリ空間の不良領域のアドレス情報を格納する第２の不良アドレス格納テーブルユニットと、不良領域のアドレス情報を第２のメモリ空間の正常領域の一部に置き換えた置換アドレス情報を格納する第２の置換アドレス格納テーブルユニットと、第２の不良アドレス格納テーブルユニットに格納された不良領域のアドレス情報とアドレス入力信号との一致、不一致を検出する第２のアドレス一致／不一致検出回路と、不良領域のアドレス情報とアドレス入力信号とが一致している場合に第２の置換アドレス格納テーブルユニットに格納された置換アドレス情報を前記第２のアドレスデコーダ回路に出力し、不一致の場合にはアドレス入力信号を第２のアドレスデコーダ回路に出力する第２のアドレス情報選別回路とを少なくとも備えることができる。第１の半導体記憶装置、第２の半導体記憶装置のそれぞれにおいて、本発明の第１の特徴に係るメモリ空間制御装置に相当する装置を備えることにより、このメモリ空間制御装置で得ることができる効果と同様の効果を得ることができる。
【００２８】
さらに、本発明の第３の特徴に係る集積回路システムにおいては、第１の半導体記憶装置の第１のメモリ空間、第２の半導体記憶装置の第２のメモリ空間のそれぞれにおいて、救済領域の最大の数量を検出する救済領域数量検出回路を備えることができる。
【００２９】
また、本発明の第３の特徴に係る集積回路システムにおいては、第１の半導体記憶装置の第１のメモリ空間の救済領域、第２の半導体記憶装置の第２のメモリ空間の救済領域のそれぞれのアドレス情報を検出する救済領域アドレス検出回路を備えることができる。
【００３０】
そしてさらに、本発明の第３の特徴に係る集積回路システムにおいては、置換アドレス情報とアドレス入力信号とが一致している場合に無効アドレス信号を出力する第２のアドレス一致／不一致検出回路を備えることができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００３２】
（第１の実施の形態）
本発明の第１の実施の形態は、本発明に係るメモリ空間制御装置を半導体記憶装置に備えた例を説明するためのものである。なお、本発明の第１の実施の形態並びにこれ以降に説明する他の実施の形態は「ＤＲＡＭ」を本発明に係る半導体記憶装置の一具体例として説明する。また、本発明の第１の実施の形態は「メモリ空間制御装置を備えた半導体記憶装置」を本発明に係る半導体集積回路装置の一具体例として説明し、本発明の第２の実施の形態及び本発明の第３の実施の形態は「メモリ空間制御装置を備えた半導体集積回路装置」を本発明に係る半導体集積回路装置の一具体例として説明する。
【００３３】
回路のシステム構成：
図１は本発明の第１の実施の形態に係る半導体記憶装置のシステムブロック構成図である。図１に示すように、本発明の第１の実施の形態に係る半導体記憶装置１は、メモリ空間（メモリアドレス空間）２と、アドレスデコーダ回路３と、ライトリード制御信号生成回路４と、データ信号入出力制御回路５と、アドレス入力信号部６と、ライトリード制御信号入力部７と、データ信号入出力部８とを備え、さらにメモリ空間制御装置１０を備えている。
【００３４】
図２はメモリ空間２の要部の等価回路図である。図２に示すように、メモリ空間２は複数本のデータ線ＤＬと複数本のワード線ＷＬとを備え、データ線ＤＬとワード線ＷＬとの交差部に１ビットの情報を記憶するメモリセルＭを配置している。データ線ＤＬは、図２中、左右方向に延在し、所定間隔で上下方向に複数本配列されている。ワード線ＷＬは、図２中、上下方向に延在し、所定間隔で左右方向に複数本配列されている。すなわち、メモリセル空間２はメモリセルＭを行列状（マトリックス状）に配列したメモリセルアレイで構成されている。
【００３５】
メモリセルＭはスイッチング用（メモリセル選択用）絶縁ゲート型電界効果トランジスタ（以下、単にＩＧＦＥＴという。）２１と情報蓄積用容量素子２２との直列回路で構成されている。ここで、「ＩＧＦＥＴ」とは、金属−酸化物−半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）、金属−絶縁物−半導体型電界効果トランジスタ（ＭＩＳＦＥＴ）等を含む意味で使用されている。スイッチング用ＩＧＦＥＴ２１は、一方の主電極領域（ソース領域又はドレイン領域）をデータ線ＤＬに電気的に接続し、他方の主電極領域（ドレイン領域又はソース領域）を情報蓄積用容量素子２２の一方の電極に電気的に接続し、制御電極（ゲート電極）をワード線ＷＬに電気的に接続している。情報蓄積用容量素子２２の他方の電極は固定電源Ｖｓｓに接続されている。固定電源Ｖｓｓは、例えば回路の基準電源、０Ｖである。
【００３６】
アドレスデコーダ回路３は、アドレス入力信号に基づき、メモリ空間２のデータ線ＤＬ及びワード線ＷＬを選択し、指定されたアドレス番地のメモリセルＭを選択するようになっている。図１に示すように、アドレス入力信号は半導体記憶装置１の外部からアドレス入力信号部６を通じてアドレスデコーダ回路３に入力されている。
【００３７】
ライトリード制御信号生成回路４は、ライトリード制御信号に基づき、指定されたアドレス番地のメモリセルＭにおいて、情報の書き込み動作を行うか、又は情報の読み出し動作を行うかの制御信号を生成するようになっている。ライトリード制御信号は半導体記憶装置１の外部からライトリード制御信号入力部７を通じてライトリード制御信号生成回路４に入力されている。
【００３８】
データ信号入出力制御回路５は、ライトリード制御信号生成回路４からの制御信号により指定されたアドレス番地のメモリセルＭに情報を入力し（書き込み）、又はメモリセルＭに記憶された情報を出力する（読み出す）ようになっている。情報は、データ信号入出力部８を通じてデータ信号入出力制御回路５に入力され、又データ信号入出力制御回路５からデータ信号入出力部８を通じて外部に出力されるようになっている。
【００３９】
メモリ空間制御装置１０はアドレス入力信号部６とアドレスデコーダ回路３との間に配設されている。このメモリ空間制御装置１０においては、メモリ空間２の不良領域のアドレス情報の入力に基づき、メモリ空間２の正常領域の一部のアドレス情報を出力する手段を備え、メモリ空間２の正常領域の一部を不良領域を救済する冗長可能領域として制御することができ、さらにこの救済された不良領域を連続アドレス空間として使用可能にすることができる。救済された不良領域を連続アドレス空間として使用可能にするために、メモリ空間制御装置１０においては、メモリ空間２の終段アドレス２０１（又は初段アドレス２００）側の正常領域の一部を不良領域の救済として冗長可能領域に制御する（救済領域として制御する）ようになっている。本発明の第１の実施の形態に係る半導体記憶装置１においては、初段アドレス２００側のアドレス番地が確定している方が使用し易い（アドレス番地「０」からの方が使用し易い）ので、不良領域の救済にはメモリ空間２の終段アドレス２０１側から正常領域の一部が割り当てられるようになっている。
【００４０】
メモリ空間制御装置１０は、メモリ空間２の不良領域のアドレス情報を格納する不良アドレス格納テーブルユニット１２と、不良領域のアドレス情報をメモリ空間２の正常領域の一部に置き換えた置換アドレス情報を格納する置換アドレス格納テーブルユニット１３と、不良アドレス格納テーブルユニット１２に格納された不良領域のアドレス情報とアドレス入力信号との一致、不一致を検出する第１のアドレス一致／不一致検出回路１１と、不良領域のアドレス情報とアドレス入力信号とが一致している場合に置換アドレス格納テーブルユニット１３に格納された置換アドレス情報をアドレスデコーダ回路３に出力し、不一致の場合にはアドレス入力信号をアドレスデコーダ回路３にそのまま出力するアドレス情報選別回路１４とを備えて構築されている。さらに、メモリ空間制御装置１０は、置換アドレス情報とアドレス入力信号とが一致している場合に無効アドレス信号を出力する第２のアドレス一致／不一致検出回路１５及び第２のアドレス一致／不一致検出回路１５から出力される無効アドレス信号を外部に出力する無効信号出力部１６を備えている。
【００４１】
図３（Ａ）は不良領域を有するメモリ空間の模式的なブロック図、図３（Ｂ）は不良領域を正常領域の一部に割り当てた状態を示すメモリ空間の模式的なブロック図である。図３（Ａ）に示すメモリ空間２は、初段アドレス２００側から終段アドレス２０１側にかけて便宜的に２カ所の不良領域２１０及び２１１が存在している状態を示している。ここで、本発明の第１の実施の形態において、「不良領域」は１アドレスを１不良領域として設定しており、１本のデータ線ＤＬに電気的に接続されたメモリセル列（複数個のメモリセルＭ）は複数のアドレスとなるので複数の不良領域として設定される。すなわち、１本のデータ線ＤＬに何らかの原因で断線不良が発生した場合には、このデータ線ＤＬに接続された複数個のメモリセルＭはすべてアクセス不能になってしまうが、本発明の第１の実施の形態においては、複数の不良領域として設定することができる。
【００４２】
メモリ空間制御装置１０の不良アドレス格納テーブルユニット１２は、メモリ空間２の図３（Ａ）に示す不良領域２１０に対応したアドレス情報を「情報１２ａ」として格納し、不良領域２１１に対応したアドレス情報を「情報１２ｂ」として格納するようになっている。不良アドレス格納テーブルユニット１２においては、「情報１２ａ」から「情報１２ｎ」までｎ個の不良領域に対応したｎ個のアドレス情報を格納することができる。このアドレス情報の格納容量は半導体記憶装置１の構築の際に予め設定されており、メモリ空間２の全体の記憶容量に対して０．０５％〜０．２０％程度、さらに好ましくは０．１０％程度の範囲でアドレス情報の格納容量（冗長可能領域のサイズ）を設定することが、メモリ空間２の大容量化を図りつつ不良領域を確実に救済できる点で実用的である。
【００４３】
不良アドレス格納テーブルユニット１２は不良領域のアドレス情報の格納数を上記ｎ個の範囲内において自由に変化させることができ、又不良領域のアドレス情報の書き換えは自由に行うことができる。不良領域のアドレス情報の格納時期はメーカサイドの半導体記憶装置１の製作中の時点、メーカサイドの製作後の時点、ユーザサイドの使用中の時点のいずれの時点でもよい。メーカサイドの製作中の時点には、ウエーハプロセス終了時点、ダイシング後の半導体チップの状態の時点、パッケージング終了後の時点等が含まれる。メーカサイドの製作後の時点には加速試験終了時点等が含まれる。不良領域のアドレス情報の格納は、メーカサイドにおいて所定工程が終了した時点で行われる特性テストの際にその特性テスト結果に基づいて行う（プログラムする）ことが実用的である。例えば、不良アドレス格納テーブルユニット１２はＲＯＭ、特に繰り返し書き換えを必要としている場合又は最も製品に近い状態で書き換えを行うこと（工完短縮を図ること）を必要としている場合にはＥＥＰＲＯＭやＥＰＲＯＭを備え、これらのＲＯＭに不良領域のアドレス情報が格納される。また、不良アドレス格納テーブルユニット１２はヒューズ素子を備え、このヒューズ素子を適宜切断することにより不良領域のアドレス情報を格納することができる。
【００４４】
図３（Ｂ）に示すメモリ空間２は、終段アドレス２０１側から初段アドレス２００側に向かって、不良領域２１０を救済した救済領域２１０Ａ及び不良領域２１１を救済した救済領域２１１Ａを正常領域の終段アドレス２０１側の一部２１２に割り当てた状態を示している。ここで、本発明の第１の実施の形態において、「救済領域」とは、本来はメモリ空間２の連続アドレス空間を構築できる正常領域の一部２１２を不良領域の救済のために割り当てた領域という意味で使用される。「救済領域」は、「不良領域」と同様の格納容量で構成され、１アドレス単位の１本のデータ線ＤＬに電気的に接続されたメモリセル列（複数個のメモリセルＭ）を１救済領域として、又複数本のデータ線ＤＬに電気的に接続された複数個のメモリセル列（メモリセル列ブロック）を１救済領域として設定している。「不良領域」をワード線ＷＬ方向に設定した場合には、「救済領域」は同様にワード線ＷＬ方向に設定されるようになっている。
【００４５】
置換アドレス格納テーブルユニット１３は、メモリ空間２の図３（Ｂ）に示す救済領域２１０Ａに対応したアドレス情報を「情報１３ａ」として格納し、救済領域２１１Ａに対応したアドレス情報を「情報１３ｂ」として格納するようになっている。不良アドレス格納テーブルユニット１２に格納される「情報１２ａ」から「情報１２ｎ」までのｎ個の不良領域に一対一対応で、置換アドレス格納テーブルユニット１３においては「情報１３ａ」から「情報１３ｎ」までｎ個の置換アドレス情報を格納することができる。置換アドレス情報の格納時期は不良領域のアドレス情報の格納時期と同時に行うことが実用的である。さらに、不良アドレス格納テーブルユニット１２と同様に、置換アドレス格納テーブルユニット１３はＲＯＭ、ＥＥＰＲＯＭ又はＥＰＲＯＭを備え、これらのＲＯＭに救済領域２１０Ａ及び２１１Ａの置換アドレス情報「情報１３ａ」及び「情報１３ｂ」が格納される。
【００４６】
不良アドレス格納テーブルユニット１２においては、不良領域のアドレス情報の各々の格納箇所が有効（情報格納又は使用中）か無効か（情報非格納又は未使用）を示すバリッドフラグが必要であるが、このバリッドフラグはアドレス情報に含ませることが実用的である。同様に、置換アドレス格納テーブルユニット１３においては、置換アドレス情報の各々の格納箇所が有効か無効かを示すバリッドフラグが必要であるが、このバリッドフラグは置換アドレス情報に含ませることが実用的である。
【００４７】
第１のアドレス一致／不一致検出回路１１は、図１に示すように、アドレス入力信号部６、不良アドレス格納テーブルユニット１２、アドレス情報選別回路１４のそれぞれに接続されている。第１のアドレス一致／不一致検出回路１１においては、アドレス入力信号部６を通じて外部から入力されるアドレス入力信号と不良アドレス格納テーブルユニット１２に格納された不良領域のアドレス情報との一致、不一致、すなわちアドレス入力信号が不良領域のアドレス情報であるか否かが常時検出されている。アドレス入力信号と不良領域のアドレス情報とが一致の場合、すなわちアドレス入力信号がメモリ空間２の不良領域のアドレス入力信号である場合には、その旨の信号がアドレス情報選別回路１４に出力される。アドレス入力信号と不良領域のアドレス情報とが不一致の場合、すなわちアドレス入力信号がメモリ空間２の正常領域のアドレス入力信号である場合には、そのアドレス入力信号はアドレス情報選別回路１４を通じて直接アドレスデコーダ回路３に出力されるようになっている。
【００４８】
アドレス情報選別回路１４は、アドレス入力信号部６、第１のアドレス一致／不一致検出回路１１、置換アドレス格納テーブルユニット１３のそれぞれに接続されている。アドレス情報選別回路１４においては、第１のアドレス一致／不一致検出回路１１から出力される、アドレス入力信号と不良領域のアドレス情報とが一致の旨の信号が入力された場合、置換アドレス格納テーブルユニット１３に格納された置換アドレス情報をアドレスデコーダ回路３に出力するようになっている。さらに、アドレス情報選別回路１４においては、第１のアドレス一致／不一致検出回路１１から出力される、アドレス入力信号と不良領域のアドレス情報とが不一致の旨の信号が入力された場合、アドレス入力信号部６から出力されるアドレス入力信号を直接アドレスデコーダ回路３に出力するようになっている。このアドレス情報選別回路１４にはマルチプレクサ回路を実用的に使用することができる。
【００４９】
第２のアドレス一致／不一致検出回路１５は、アドレス入力信号部６を通じて入力されるアドレス入力信号と置換アドレス格納テーブルユニット１３に格納された置換アドレス情報との一致、不一致、すなわちアドレス入力信号が置換アドレス情報であるか否かが常時検出されている。つまり、アドレス入力信号がメモリ空間２の不良領域の置換用領域アドレス入力信号である場合には、その旨の信号が無効信号出力部１６に出力される。
【００５０】
無効信号出力部１６は、第２のアドレス一致／不一致検出回路１５から出力される無効信号を外部に出力するようになっている。
【００５１】
回路のシステム動作：
次に、図１乃至図４を使用し、上記半導体記憶装置１並びにメモリ空間制御装置１０のシステム動作を説明する。図４は本発明の第１の実施の形態に係る半導体記憶装置１並びにメモリ空間制御装置１０のシステム動作を説明するフローチャートである。
【００５２】
（１）まず初めに、メーカサイドの製作中の時点、メーカサイドの製作後の時点、ユーザサイドの使用中の時点等のいずれかの時点において、半導体記憶装置１の全体システム又は特定のシステムについて特性テストが実施される（Ｓ１００）。この特性テストに基づき、図３（Ａ）に示すようにメモリ空間２の不良領域２１０及び２１１が検出される（Ｓ１０１）。
【００５３】
（２）不良領域２１０及び２１１が検出されると、図１に示すメモリ空間制御装置１０の不良アドレス格納テーブルユニット１２に不良領域２１０に対応したアドレス情報が「情報１２ａ」として格納（プログラム）され、不良領域２１１に対応したアドレス情報が「情報１２ｂ」として格納される（Ｓ１０２）。「情報１２ａ」、「情報１２ｂ」は初段アドレス２００側から終段アドレス２０１側に向かって順次不良アドレス格納テーブルユニット１２に格納される。同時に、置換アドレス格納テーブルユニット１３においては、図１及び図３（Ｂ）に示すように、不良領域２１０を救済する救済領域２１０Ａ（メモリ空間２の正常領域の一部）に対応したアドレス情報が置換アドレス情報「情報１３ａ」として格納され、不良領域２１１を救済する救済領域２１１Ａに対応したアドレス情報が置換アドレス情報「情報１３ｂ」として格納される（Ｓ１０３）。「情報１３ａ」、「情報１３ｂ」は終段アドレス２０１側から初段アドレス２００側に向かって順次置換アドレス格納テーブルユニット１３に格納される。
【００５４】
（３）ここで、図１に示す半導体記憶装置１のアドレス入力信号部６にアドレス入力信号が入力される（Ｓ１０４）と、メモリ空間制御装置１０の第１のアドレス一致／不一致検出回路１１において、アドレス入力信号と不良アドレス格納テーブルユニット１２に格納されている不良領域のアドレス情報（「情報１２ａ」及び「情報１２ｂ」）との間で一致、不一致の検出が行われる（Ｓ１０５）。アドレス入力信号と不良領域のアドレス情報とが不一致の場合、すなわちアドレス入力信号がメモリ空間２の正常領域をアクセスする信号である場合には、その旨の信号がアドレス情報選別回路１４に出力され、このアドレス情報選別回路１４においてアドレス入力信号が直接アドレスデコーダ回路３に出力される（Ｓ１０６）。アドレスデコーダ回路３においては、アドレス入力信号に対応したメモリセルＭをアクセスする（選択する）ことができる。
【００５５】
（４）外部からライトリード制御信号入力部７にライトリード制御信号が入力されると、ライトリード制御信号生成回路４は、ライトリード制御信号に基づき、データ信号入出力制御回路５を書き込み動作状態又は読み出し動作状態に制御する。書き込み動作状態に制御された場合には、外部からデータ信号入出力部８を通じて入力される情報をメモリ空間２のアクセスされたメモリセルＭに書き込む（記憶させる）ことができる。読み出し状態に制御された場合には、メモリ空間２のアクセスされたメモリセルＭに既に書き込まれた情報を外部に読み出すことができる（Ｓ１０７）。
【００５６】
（５）一方、メモリ空間制御装置１０の第１のアドレス一致／不一致検出回路１１において、アドレス入力信号と不良アドレス格納テーブルユニット１２に格納されている不良領域のアドレス情報との間が一致する場合（Ｓ１０５）、すなわちアドレス入力信号がメモリ空間２の不良領域２１０又は２１１をアクセスする信号である場合には、その旨の信号がアドレス情報選別回路１４に出力され、このアドレス情報選別回路１４においては置換アドレス格納テーブルユニット１３に格納された置換アドレス情報（「情報１３ａ」及び「情報１３ｂ」）がアドレスデコーダ回路３に出力される（Ｓ１０８）。つまり、アドレス入力信号が不良領域２１０のアドレス情報「情報１２ａ」と一致する場合には、メモリ空間２の正常領域の終段アドレス２０１側の一部２１２に割り当てた救済領域２１０Ａの置換アドレス情報「情報１３ａ」がアドレスデコーダ回路３に出力される。同様に、アドレス入力信号が不良領域２１１のアドレス情報「情報１２ｂ」と一致する場合には、メモリ空間２の正常領域の終段アドレス２０１側の一部２１２に割り当てた救済領域２１１Ａの置換アドレス情報「情報１３ｂ」がアドレスデコーダ回路３に出力される。アドレスデコーダ回路３においては、このような置換アドレス情報「情報１３ａ」、「情報１３ｂ」のそれぞれに対応したメモリセルＭをアクセスすることができる。
【００５７】
（６）前述と同様に、データ信号入出力制御回路５が書き込み動作状態に制御された場合には、置換アドレス情報「情報１３ａ」又は「情報１３ｂ」に基づきアクセスされたメモリセルＭに外部からデータ信号入出力部８を通じて情報が書き込まれる。データ信号入出力制御回路５が読み出し動作状態に制御された場合には、置換アドレス情報「情報１３ａ」又は「情報１３ｂ」に基づきアクセスされたメモリセルＭから既に書き込まれた情報を外部に読み出すことができる（Ｓ１０７）。
【００５８】
（７）メモリ空間制御装置１０においては、第１のアドレス一致／不一致検出回路１１でのアドレス入力信号と不良領域のアドレス情報との間の一致、不一致の検出（Ｓ１０５）と併せて、第２のアドレス一致／不一致検出回路１５でアドレス入力信号と置換アドレス格納テーブルユニット１３に格納されている置換アドレス情報との間の一致、不一致の検出が行われる（Ｓ１０９）。アドレス入力信号と置換アドレス情報とが不一致の場合、すなわちアドレス入力信号がメモリ空間２の正常領域をアクセスする信号である場合には、その旨の信号がライトリード制御信号生成回路４に出力され（特に信号として出力しなくてもよい。）、ライトリード制御信号生成回路４においては、ライトリード制御信号入力部７に入力されたライトリード制御信号に基づき、通常通り、データ信号入出力制御回路５に書き込み動作又は読み出し動作を制御する信号を出力する。この結果、メモリセルＭの情報書き込み動作又は読み出し動作は通常通り正常に行うことができる。
【００５９】
逆に、アドレス入力信号と置換アドレス情報とが一致する場合、すなわちアドレス入力信号がメモリ空間２の救済領域２１０Ａ又は２１１Ａをアクセスする信号である場合には、その旨の信号（動作禁止信号）がライトリード制御信号生成回路４に出力され、ライトリード制御信号生成回路４においては、救済領域２１０Ａ又は２１１Ａの情報書き込み動作並びに読み出し動作を禁止する制御をデータ信号入出力制御回路５に行う。
【００６０】
さらに、アドレス入力信号と置換アドレス情報とが一致する場合には、第２のアドレス一致／不一致検出回路１５から、アドレス入力信号が救済領域２１０Ａ又は２１１Ａをアクセスする旨の無効アドレス信号が無効信号出力部１６に出力される（Ｓ１１１）。無効アドレス信号には、例えば一致の場合（無効の場合）にハイレベルを出力し、不一致の場合（有効の場合）にロウレベルを出力する信号を実用的に使用することができる。この無効アドレス信号は無効信号出力部１６から外部に出力され、この無効アドレス信号により例えばユーザはメモリ空間２へのアクセスが有効か無効かを知ることができ、ユーザサイドで適切な処置を行うことができる。
【００６１】
以上説明したように、本発明の第１の実施の形態に係るメモリ空間制御装置１０並びにそれを備えた半導体記憶装置１においては、メモリ空間２の不良領域２１０及び２１１を正常領域の一部２１２に置き換えることができるので、不良領域２１０及び２１１を救済することができる。さらに、メモリ空間２の正常領域の一部２１２を不良領域２１０及び２１１の救済に使用し、メモリ空間２とは別の固定された冗長回路を必要としないので（冗長可能領域は可変可能であるので）、この固定された冗長回路に相当する分、半導体記憶装置１の集積度を向上させることができる。さらに、集積度を向上させることができる結果、半導体記憶装置１の大容量化を実現することができる。さらに、不良領域２１０及び２１１を救済することができるので、半導体記憶装置１の製造プロセス上の歩留まりを向上することができる。
【００６２】
さらに、本発明の第１の実施の形態に係るメモリ空間制御装置１０並びにそれを備えた半導体記憶装置１においては、不良領域２１０及び２１１を救済領域２１０Ａ及び２１１Ａとして置き換えることで連続アドレス空間を実現することができ、不良領域２１０及び２１１のアドレスを無駄にアクセスすることがなくなるので、アクセス時間の高速化を実現することができる。
【００６３】
さらに、本発明の第１の実施の形態に係るメモリ空間制御装置１０並びにそれを備えた半導体記憶装置１においては、メモリ空間２の終段アドレス２０１（又は初段アドレス２００）側の正常領域の一部２１２を不良領域２１０及び２１１の救済として（冗長可能領域として）置き換えることにより、不良領域２１０及び２１１の救済を簡易に実現することができ、かつ不良領域２１０及び２１１の置き換えられた救済領域２１０Ａ及び２１１Ｂのアクセスの動作制御を簡易に行うことができる。
【００６４】
さらに、本発明の第１の実施の形態に係るメモリ空間制御装置１０並びにそれを備えた半導体記憶装置１においては、少なくとも不良アドレス格納テーブルユニット１２と、置換アドレス格納テーブルユニット１３と、第１のアドレス一致／不一致検出回路１１と、アドレス情報選別回路１４とを備えることにより、不良領域２１０及び２１１の救済を行いつつ、集積度の向上を簡易に実現することができる。さらに、不良アドレス格納テーブルユニット１２の不良領域のアドレス情報「情報１２ａ」、「情報１２ｂ」及び置換アドレス格納テーブルユニット１３の置換アドレス情報「情報１３ａ」、「情報１３ｂ」を書き換え可能にすることにより、製造プロセスの段階、加速試験の段階、ユーザでの使用中の段階等の広範囲な段階で不良領域２１０及び２１１を救済することができる。
【００６５】
そしてさらに、本発明の第１の実施の形態に係るメモリ空間制御装置１０並びにそれを備えた半導体記憶装置１においては、第２のアドレス一致／不一致検出回路１５及び無効信号出力部１６を少なくとも備え、外部に無効アドレス信号が出力されるようにしたので、不正なアクセスを事前に防止することができ、システムを構築し易くすることができる。
【００６６】
なお、本発明の第１の実施の形態においては、半導体記憶装置１にメモリ空間制御装置１０を内蔵させているが、本発明においては、半導体記憶装置１の外部に別の半導体チップとしてメモリ空間制御装置１０を構成することができる。
【００６７】
（第２の実施の形態）
本発明の第２の実施の形態は、本発明に係るメモリ空間制御装置を備えた半導体集積回路装置と、この半導体集積回路装置並びに本発明の第１の実施の形態に係る半導体記憶装置１で構築された集積回路システムとを説明するものである。
【００６８】
集積回路システムの構成：
図５は本発明の第２の実施の形態に係る集積回路システムのシステム構成図である。図５に示すように、本発明の第２の実施の形態に係る集積回路システム３０は、システムボード３１と、システムボード３１上に実装された中央演算処理ユニット（ＣＰＵ）３３と、同様にシステムボード３１上に実装された複数のメモリモジュール１００Ａ〜１００Ｄと、同様にシステムボード３１上に実装されメモリ空間制御装置３２０を少なくとも有する半導体集積回路装置３２とを備えて構築されている。
【００６９】
システムボード３１はいわゆるマザーボード、ロジックボード、メモリボード等と呼ばれるもので、このシステムボード３１には例えばエポキシ樹脂基板に配線が配設されたプリント配線基板を実用的に使用することができる。
【００７０】
必ずしもこの配設個数に限定されないが、本発明の第２の実施の形態においては、図５中、上側から下側に向かって、合計４個のメモリモジュール１００Ａ、１００Ｂ、１００Ｃ及び１００Ｄがシステムボード３１に実装され、４−バンク構成の実装形態が採用されている。同様に、この搭載個数に限定されないが、本発明の第２の実施の形態においては、メモリモジュール１００Ａに合計８個の半導体記憶装置１０１〜１０８が搭載されている。この半導体記憶装置１０１〜１０８は、例えばエポキシ樹脂基板で形成されたメモリモジュールボード上に図中左側から右側に向かって順次配列されており、メモリモジュールボード上に配設された配線により相互に電気的に接続されている。同様に、メモリモジュール１００Ｂには合計８個の半導体記憶装置１１１〜１１８が搭載され、メモリモジュール１００Ｃには合計８個の半導体記憶装置１２１〜１２８が搭載され、メモリモジュール１００Ｄには合計８個の半導体記憶装置１３１〜１３８が搭載されている。これら合計３２個の半導体記憶装置１０１〜１０８、１１１〜１１８、１２１〜１２８及び１３１〜１３８には、本発明の第２の実施の形態において、本発明の第１の実施の形態に係る半導体記憶装置（ＤＲＡＭ）１と同一のものが使用されている。すなわち、前述の図１に示すように、半導体記憶装置１０１〜１０８、１１１〜１１８、１２１〜１２８、１３１〜１３８は、いずれもメモリ空間２と、アドレスデコーダ回路３と、ライトリード制御信号生成回路４と、データ信号入出力制御回路５と、アドレス入力信号部６と、ライトリード制御信号入力部７と、データ信号入出力部８とを備え、さらにメモリ空間制御装置１０を備えている。
【００７１】
図６は本発明の第２の実施の形態に係る集積回路システム３０のシステムブロック構成図である。なお、図６においては、半導体集積回路装置３２のメモリ空間制御装置３２０の動作説明を理解し易くするために、２−バンク構成で合計２個のメモリモジュール１００Ａ及び１００Ｂを配列した集積回路システムを示しているが、メモリ空間制御装置３２０の救済アドレス格納テーブルユニット３２２、置換アドレス格納テーブルユニット３２３等の格納容量が増加する程度で、基本的な構成並びに動作は４−バンク構成で合計４個のメモリモジュール１００Ａ〜１００Ｄを配列した集積回路システム３０と同様である。さらに、図６においては、メモリモジュール１００Ａの半導体記憶装置１０１〜１０８のそれぞれのメモリ空間２（０１）、２（０２）、…、２（０８）、半導体記憶装置１１１〜１１８のそれぞれのメモリ空間２（１１）、２（１２）、…、２（１８）のみを示し、半導体記憶装置１０１〜１０８、１１１〜１１８のそれぞれのアドレスデコーダ回路３、メモリ空間制御装置１０等は省略してある。
【００７２】
図６に示すように、半導体集積回路装置３２は、半導体記憶装置１０１等に搭載された回路の一部と類似した構造で構成され、半導体記憶装置１０１等のすべてのメモリ空間２の制御を行うライトリード制御信号生成回路３０４と、アドレス入力信号部３０６と、ライトリード制御信号入力部３０７とを備え、さらにメモリ空間制御装置３２０を備えている。メモリ空間２（２（０１）〜２（０８）、２（１１）〜２（１８））や図示しないアドレスデコーダ回路３、データ信号入出力制御回路５、データ信号入出力部８等は半導体記憶装置１０１等にそれぞれ個別に配設されている。
【００７３】
半導体集積回路装置３２のアドレス入力信号部３０６には外部からアドレス入力信号が入力される。この入力されたアドレス信号はメモリ空間制御装置３２０を通じてメモリモジュール１００Ａの半導体記憶装置１０１〜１０８、メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のそれぞれに出力されている。
【００７４】
ここで、アドレス入力信号の下位アドレス入力信号側がメモリモジュール１００Ａの半導体記憶装置１０１〜１０８のそれぞれに割り当てられ、上位アドレス入力信号側がメモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のそれぞれに割り当てられる。アドレス入力信号の最上位のアドレス入力信号は、メモリモジュール１００Ａの半導体記憶装置１０１〜１０８のそれぞれのチップイネーブル端子（／ＣＥ）に入力され、さらにメモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のそれぞれのチップイネーブル端子（ＣＥ）に入力され、アドレス空間拡張信号用端子として使用されている。例えば、最上位のアドレス入力信号がロウレベルの時にはメモリモジュール１００Ａの半導体記憶装置１０１〜１０８が選択され、この半導体記憶装置１０１〜１０８のそれぞれのアドレス入力信号部６（図１参照。）にアドレス入力信号が入力されるようになっている。逆に、最上位のアドレス入力信号がハイレベルの場合にはメモリモジュール１００Ｂの半導体記憶装置１１１〜１１８が選択され、この半導体記憶装置１１１〜１１８のそれぞれのアドレス入力信号部６にアドレス入力信号が入力されるようになっている。ここで、メモリモジュール１００Ａの半導体記憶装置１０１〜１０８が本発明に係る「第１の半導体記憶装置」の一具体例に対応するものであり、メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８が本発明に係る「第２の半導体記憶装置」の一具体例に対応するものである。さらに、メモリ空間２（０１）〜２（０８）が本発明に係る「第１のメモリ空間」の一具体例に対応し、メモリ空間２（１１）〜２（１８）が本発明に係る「第２のメモリ空間」の一具体例に対応するものである。
【００７５】
メモリモジュール１００Ａにおいて、アドレス入力信号は、半導体記憶装置１０１〜１０８のそれぞれのアドレスデコーダ回路３に入力され、メモリ空間２（０１）〜２（０８）のデータ線ＤＬ及びワード線ＷＬを選択し、指定されたアドレス番地のメモリセルＭを選択するようになっている（図１及び図２参照。）。同様に、メモリモジュール１００Ｂにおいて、アドレス入力信号は、半導体記憶装置１１１〜１１８のそれぞれのアドレスデコーダ回路３に入力され、メモリ空間２（１１）〜２（１８）のデータ線ＤＬ及びワード線ＷＬを選択し、指定されたアドレス番地のメモリセルＭを選択するようになっている。
【００７６】
ライトリード制御信号入力部３０７にはライトリード制御信号が入力され、このライトリード制御信号はライトリード制御信号生成回路３０４に入力される。ライトリード制御信号生成回路３０４は、ライトリード制御信号に基づき、指定されたアドレス番地のメモリセルＭにおいて、情報の書き込み動作を行うか、又は情報の読み出し動作を行うかの制御信号を生成するようになっている。この制御信号はライトリード制御信号（／ＷＥ）として半導体記憶装置１０１〜１０８、１１１〜１１８のそれぞれのライトリード制御信号入力部７に入力される（図１参照。）。本発明の第１の実施の形態に係る半導体記憶装置１で説明したように、ライトリード制御信号入力部７に入力されたライトリード制御信号はライトリード制御信号生成回路４を通してデータ信号入出力制御回路５に入力され、このデータ信号入出力制御回路５においては、指定されたアドレス番地のメモリセルＭに情報を入力し、又はメモリセルＭに記憶された情報を出力するようになっている。
【００７７】
メモリ空間制御装置３２０は、半導体集積回路装置３２において、アドレス入力信号部３０６と半導体記憶装置１０１〜１０８、１１１〜１１８のそれぞれのアドレスデコーダ回路３（又はチップイネーブル端子）との間に配設されている。このメモリ空間制御装置３２０においては、メモリモジュール１００Ａの半導体記憶装置１０１〜１０８のメモリ空間２（０１）〜２（０８）の救済領域を、メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のメモリ空間２（１１）〜２（１８）の正常領域の一部に割り当てる制御を行うことができる。さらに、メモリ空間制御装置３２０においては、この救済領域を連続アドレス空間として使用可能にすることができる。救済領域を連続アドレス空間として使用可能にするために、メモリ空間制御装置３２０は、メモリ空間２（１１）〜２（１８）の終段アドレス２０１（又は初段アドレス２００）側の正常領域の一部に救済領域を割り当てる制御を行うようになっている。すなわち、本発明の第２の実施の形態に係る集積回路システム３０において、図６に示す２−バンク構成では、メモリモジュール１００Ａの半導体記憶装置１０１〜１０８のメモリ空間２（０１）〜２（０８）に存在する救済領域は、すべてメモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のメモリ空間２（１１）〜２（１８）の正常領域の一部に割り当てられる。ここで、「救済領域」とは、本発明の第１の実施の形態に係る「救済領域」と同様に、本来はメモリ空間２の連続アドレス空間を構築できる正常領域の一部２１２を不良領域の救済のために割り当てた領域という意味で使用され、この「救済領域」は半導体記憶装置１０１等に各々内蔵されているメモリ空間制御装置１０により生成されている。
【００７８】
この救済領域の置き換え方法は図５に示す４−バンク構成及びそれ以上のバンク構成でも同様で、４−バンク構成の場合にはメモリモジュール１００Ａ〜１００Ｃの半導体記憶装置１０１〜１０８、１１１〜１１８、１２１〜１２８のメモリ空間２に存在する救済領域は、すべて最終バンクのメモリモジュール１００Ｄの半導体記憶装置１３１〜１３８のメモリ空間２の正常領域の一部に割り当てられるようになっている。そして、本発明の第２の実施の形態に係る集積回路システム３０においては、本発明の第１の実施の形態に係る半導体記憶装置１と同様に、初段アドレス（２００）側のアドレス番地が確定している方が使用し易いので、救済領域の置き換えにはメモリ空間２の終段アドレス（２０１）側から正常領域の一部が割り当てられるようになっている。
【００７９】
メモリ空間制御装置３２０は、メモリモジュール１００Ａ側のメモリ空間２（０１）〜２（０８）の不良領域を救済した救済領域のアドレス情報を格納する救済アドレス格納テーブルユニット３２２と、救済領域のアドレス情報をメモリモジュール１００Ｂ側のメモリ空間２（１１）〜２（１８）の正常領域の一部に置き換えた置換アドレス情報を格納する置換アドレス格納テーブルユニット３２３と、救済アドレス格納テーブルユニット３２２に格納された救済領域のアドレス情報とアドレス入力信号との一致、不一致を検出する第１のアドレス一致／不一致検出回路３２１と、救済領域のアドレス情報とアドレス入力信号とが一致している場合に置換アドレス格納テーブルユニット３２３に格納された置換アドレス情報を半導体記憶装置１１１〜１１８のアドレスデコーダ回路３に出力し、不一致の場合にはアドレス入力信号を半導体記憶装置１０１〜１０８、１１１〜１１１８のそれぞれのアドレスデコーダ回路３にそのまま出力するアドレス情報選別回路３２４とを備えて構築されている。さらに、メモリ空間制御装置３２０は、メモリモジュール１００Ａの半導体記憶装置１０１〜１０８のメモリ空間２（０１）〜２（０８）、メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のメモリ空間２（１１）〜２（１８）のそれぞれにおいて、救済領域の最大の数量を検出する救済領域数量検出回路３０９と、置換アドレス情報とアドレス入力信号とが一致している場合に無効アドレス信号を出力する第２のアドレス一致／不一致検出回路３２５及び第２のアドレス一致／不一致検出回路３２５から出力される無効アドレス信号を外部に出力する無効信号出力部３２６を備えている。
【００８０】
図７はメモリモジュール１００Ａ及び１００Ｂの複数のメモリ空間２（０１）〜２（０８）、２（１１）〜２（１８）の模式的なブロック図、図８は救済領域を正常領域の一部に割り当てた状態を示すメモリ空間２（０１）〜２（０８）、２（１１）〜２（１８）の模式的なブロック図である。
【００８１】
図示していないが、本発明の第１の実施の形態に係る半導体記憶装置１のメモリ空間制御装置１０と同一のメモリ空間制御装置１０が半導体記憶装置１０１〜１０８、１１１〜１１８に各々内蔵されており、図７に示すメモリモジュール１００Ａのメモリ空間２（０１）〜２（０８）、メモリモジュール１００Ｂのメモリ空間２（１１）〜２（１８）のそれぞれにおいては、終段アドレス２０１側の正常領域の一部に不良領域が救済領域として割り当てられ、不良領域を救済している状態が示されている。すなわち、メモリモジュール１００Ａの半導体記憶装置１０１のメモリ空間２（０１）においては、１カ所に不良領域が存在していたので、終段アドレス２０１側の正常領域の一部に１カ所の救済領域２１０Ａが割り当てられ、不良領域が救済されている。同様に、半導体記憶装置１０２のメモリ空間２（０２）においては、４カ所に不良領域が存在していたので、終段アドレス２０１側の正常領域の一部に４カ所の救済領域２１１Ａ〜２１４Ａが割り当てられ、不良領域が救済されている。半導体記憶装置１０３のメモリ空間２（０３）においては、２カ所に不良領域が存在していたので、終段アドレス２０１側の正常領域の一部に２カ所の救済領域２１５Ａ及び２１６Ａが割り当てられ、不良領域が救済されている。そして、半導体記憶装置１０８のメモリ空間２（０８）においては、２カ所に不良領域が存在していたので、終段アドレス２０１側の正常領域の一部に２カ所の救済領域２１７Ａ及び２１８Ａが割り当てられ、不良領域が救済されている。
【００８２】
一方、メモリモジュール１００Ｂの半導体記憶装置１１１のメモリ空間２（１１）においては、１カ所に不良領域が存在していたので、終段アドレス２０１側の正常領域の一部に１カ所の救済領域２２０Ａが割り当てられ、不良領域が救済されている。同様に、半導体記憶装置１１２のメモリ空間２（１２）においては、２カ所に不良領域が存在していたので、終段アドレス２０１側の正常領域の一部に２カ所の救済領域２２１Ａ及び２２２Ａが割り当てられ、不良領域が救済されている。半導体記憶装置１１３のメモリ空間２（１３）においては、４カ所に不良領域が存在していたので、終段アドレス２０１側の正常領域の一部に４カ所の救済領域２２３Ａ〜２２６Ａが割り当てられ、不良領域が救済されている。そして、半導体記憶装置１１８のメモリ空間２（１８）においては、１カ所に不良領域が存在していたので、終段アドレス２０１側の正常領域の一部に１カ所の救済領域２２７Ａが割り当てられ、不良領域が救済されている。
【００８３】
メモリ空間制御装置３２０の救済アドレス格納テーブルユニット３２２は、メモリモジュール１００Ａのメモリ空間２（０１）〜２（０８）の中で救済領域が最大数（不良領域が最大数）のメモリ空間２、すなわち本発明の第２の実施の形態において４カ所の救済領域が存在するメモリ空間２（０２）の救済領域２１１Ａ〜２１４Ａに各々対応したアドレス情報を「情報２２ａ」、「情報２２ｂ」、「情報２２ｃ」及び「情報２２ｄ」として格納するようになっている。アドレス情報の格納に際しては、メモリモジュール１００Ａの例えばメモリ空間２（０２）の救済領域がアクセスされた場合にメモリモジュール１００Ｂの例えばメモリ空間２（１２）に置換された置換領域（例えば、図８に示す本来のメモリ空間２（１２）の救済領域２２１Ａ及び２２２Ａに上積みされた、メモリ空間２（０２）の救済領域２１１Ａ〜２１４Ａを置き換えた置換領域２１１Ｂ〜２１４Ｂ）をアクセスするように、置換アドレス格納テーブルユニット３２３の置換アドレス情報に対応付けされている。便宜的に、「情報２２ａ」、「情報２２ｂ」、「情報２２ｃ」、「情報２２ｄ」のそれぞれは、メモリ空間２の初段アドレス２００側から終段アドレス２０１側に向かって、救済アドレス格納テーブルユニット３２２に順次格納されている。救済アドレス格納テーブルユニット３２２においては、「情報２２ａ」から「情報２２ｍ」までｍ個の不良領域に対応したｍ個のアドレス情報を格納することができる。このアドレス情報の格納容量は半導体記憶装置１０１等やバンク構成数の構築の際に予め設定されており、救済領域及び置換領域の割り当て分を考慮し、２−バンク構成の場合には１個のメモリ空間２の全体の記憶容量に対して０．１０％〜０．４０％程度、さらに好ましくは０．２０％程度の範囲で、４−バンク構成の場合には１個のメモリ空間２の全体の記憶容量に対して０．２０％〜０．８０％程度、さらに好ましくは０．４０％程度の範囲でアドレス情報の格納容量（冗長可能領域のサイズ）を設定することが、全体のメモリ空間２の大容量化を図りつつ不良領域を確実に救済できる点で、実用的である。
【００８４】
本発明の第１の実施の形態に係るメモリ空間制御装置１０と同様に、本発明の第２の実施の形態に係るメモリ空間制御装置３２０は、救済アドレス格納テーブルユニット３２２において、救済領域のアドレス情報数を上記ｍ個の範囲内において自由に変化させることができる。救済領域のアドレス情報の格納時期はメーカサイドの製作中の時点、メーカサイドの製作後の時点、ユーザサイドの使用中の時点のいずれの時点でもよい。例えば、救済アドレス格納テーブルユニット３２２はＲＯＭ、特に繰り返し書き換えを必要としている場合又は最も製品に近い状態で書き換えを行うことを必要としている場合にはＥＥＰＲＯＭやＥＰＲＯＭを備え、これらのＲＯＭに救済領域のアドレス情報が格納される。また、救済アドレス格納テーブルユニット３２２はヒューズ素子を備え、このヒューズ素子を適宜切断することにより救済領域のアドレス情報を格納することができる。
【００８５】
図８においては、メモリモジュール１００Ａの半導体記憶装置１０１〜１０８のメモリ空間２（０１）〜２（０８）のメモリ空間制御装置１０で救済された救済領域を、メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のメモリ空間２（１１）〜２（１８）の正常領域の一部に割り当てた状態（置き換えた状態）を示している。この割り当ては、メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のメモリ空間２（１１）〜２（１８）のメモリ空間制御装置１０で救済された救済領域に、終段アドレス２０１側から初段アドレス２００側に向かって、上積みするように行われている。
【００８６】
すなわち、メモリモジュール１００Ａの半導体記憶装置１０１のメモリ空間２（０１）の救済領域２１０Ａは、メモリモジュール１００Ｂの半導体記憶装置１１１のメモリ空間２（１１）の正常領域の一部において、救済領域２２０Ａに上積みするように、置換領域２１０Ｂとして置き換えられている。同様に、メモリモジュール１００Ａの半導体記憶装置１０２のメモリ空間２（０２）の救済領域２１１Ａ〜２１４Ａは、メモリモジュール１００Ｂの半導体記憶装置１１２のメモリ空間２（１２）の正常領域の一部において、救済領域２２１Ａ及び２２２Ａに上積みするように、置換領域２１１Ｂ〜２１４Ｂとして置き換えられている。メモリモジュール１００Ａの半導体記憶装置１０３のメモリ空間２（０３）の救済領域２１５Ａ及び２１６Ａは、メモリモジュール１００Ｂの半導体記憶装置１１３のメモリ空間２（１３）の正常領域の一部において、救済領域２２３Ａ〜２２６Ａに上積みするように、置換領域２１５Ｂ及び２１６Ｂとして置き換えられている。そして、メモリモジュール１００Ａの半導体記憶装置１０８のメモリ空間２（０８）の救済領域２１７Ａ及び２１８Ａは、メモリモジュール１００Ｂの半導体記憶装置１１８のメモリ空間２（１８）の正常領域の一部において、救済領域２２７Ａに上積みするように、置換領域２１７Ｂ及び２１８Ｂとして置き換えられている。
【００８７】
置換領域の上積みに際しては、メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のメモリ空間２（１１）〜２（１８）の中で最大の救済領域数（最大の不良領域数）が検出され、この最大の救済領域数を基準として置換領域が上積みされる。本発明の第２の実施の形態において、メモリモジュール１００Ｂの半導体記憶装置１１３のメモリ空間２（１３）に４個の最大の置換領域２２３Ａ〜２２６Ａが存在しているので、メモリモジュール１００Ｂのメモリ空間２（１１）〜２（１８）のそれぞれには終段アドレス２０１側から５段目以降に、メモリモジュール１００Ａのメモリ空間２（０１）〜２（０８）の置換領域が上積みされる。同様にメモリモジュール１００Ａの半導体記憶装置１０１〜１０８のメモリ空間２（０１）〜２（０８）の中で最大の救済領域数が検出されているので、この最大の救済領域数と上積みされる最大の置換領域数は等しくなる。
【００８８】
このようにメモリモジュール１００Ａの半導体記憶装置１０１〜１０８のメモリ空間２（０１）〜２（０８）の救済領域（不良領域）はすべてメモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のメモリ空間２（１１）〜２（１８）に置換領域として移行させるようになっており、メモリモジュール１００Ａ側のメモリ空間２（０１）〜２（０８）には仮想的に救済領域（不良領域）が存在しないようになっている。従って、メモリモジュール１００Ａ側のメモリ空間２（０１）〜２（０８）からメモリモジュール１００Ｂ側のメモリ空間２（１１）〜２（１８）にかけて、仮想的な連続アドレス空間を長く確保することができる。
【００８９】
置換アドレス格納テーブルユニット３２３は、メモリ空間２（１１）〜２（１８）の中で図８に示す４個の最大数の置換領域２１１Ｂ〜２１４Ｂに対応した置換アドレス情報を「情報２３ａ」、「情報２３ｂ」、「情報２３ｃ」及び「情報２３ｄ」として格納するようになっている。置換アドレス格納テーブルユニット３２３においては、メモリ空間２（１１）〜２（１８）の中で４個の最大数の救済領域２２３Ａ〜２２６Ａに対応したメモリモジュール１００Ｂ側の置換アドレス情報「情報１３ａ」、「情報１３ｂ」、「情報１３ｃ」及び「情報１３ｄ」も格納されるようになっており、これらの置換アドレス情報にメモリモジュール１００Ａ側の置換アドレス情報「情報２３ａ」、「情報２３ｂ」、「情報２３ｃ」及び「情報２３ｄ」が上積みされた状態で格納されている。メモリ空間２（１１）〜２（１８）の正常領域の一部を有効に利用するために（連続アドレス空間を最大限に長く確保できるように）、「情報１３ａ」、「情報１３ｂ」、「情報１３ｃ」、「情報１３ｄ」、「情報２３ａ」、「情報２３ｂ」、「情報２３ｃ」、「情報２３ｄ」のそれぞれは、メモリ空間２の終段アドレス２０１側から初段アドレス２００側に救済アドレス格納テーブルユニット３２２の情報格納順とは逆に向かって、メモリ空間２に順次格納されている。置換アドレス格納テーブルユニット３２３は、救済アドレス格納テーブルユニット３２２に格納される「情報２２ａ」から「情報２２ｎ」までの救済領域のアドレス情報に一対一対応で置換アドレス情報を格納する部分と、メモリモジュール１００Ｂ側のメモリ空間２（１１）〜２（１８）においてメモリ空間制御装置１０により最大数の救済領域を格納する部分とを含み、「情報１３ａ」から「情報１３ｎ」までｎ個、「情報２３ａ」から「情報２３ｎ」までｎ個の合計ｍ個の置換アドレス情報を格納することができる。置換アドレス情報の格納時期は救済領域のアドレス情報の格納時期と同時に行うことが実用的である。さらに、救済アドレス格納テーブルユニット３２２と同様に、置換アドレス格納テーブルユニット３２３はＲＯＭ、ＥＥＰＲＯＭ又はＥＰＲＯＭを備え、これらのＲＯＭに置換領域の置換アドレス情報が格納されるようになっている。
【００９０】
置換アドレス格納テーブルユニット３２３に格納される置換アドレス情報には、メモリモジュール１００Ａ側のメモリ空間２（０１）〜２（０８）をアクセスしているのか、又はメモリモジュール１００Ｂ側のメモリ空間２（１１）〜２（１８）をアクセスしているのかのバンク情報が加えられている。メモリモジュール１００Ａと１００Ｂとの切り替えには最上位のアドレス入力信号が使用されているので、バンク情報にはこの最上位のアドレス入力信号を使用することができる。本発明の第２の実施の形態においては、メモリモジュール１００Ａ側のメモリ空間２（０１）〜２（０８）の救済領域をアクセスした場合に、メモリモジュール１００Ｂ側のメモリ空間２（１１）〜２（１８）の置換領域をアクセスするようになっているので、バンク情報には最上位のアドレス入力信号の「１」が使用されている。メモリモジュール１００Ａの半導体記憶装置１０１〜１０８、メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のそれぞれから読み出された救済領域の情報は基本的には救済領域の数量であり、この読み出された情報にはバンク切り替えのための最上位のアドレス入力信号は含まれていない。
【００９１】
救済アドレス格納テーブルユニット３２２においては、救済領域のアドレス情報の各々の格納箇所が有効か無効かを示すバリッドフラグが必要であるが、このバリッドフラグはアドレス情報に含ませることが実用的である。同様に、置換アドレス格納テーブルユニット３２３においては、置換アドレス情報の各々の格納箇所が有効か無効かを示すバリッドフラグが必要であるが、このバリッドフラグは置換アドレス情報に含ませることが実用的である。
【００９２】
第１のアドレス一致／不一致検出回路３２１は、アドレス入力信号部３０６、救済アドレス格納テーブルユニット３２２、アドレス情報選別回路３２４のそれぞれに接続されている。第１のアドレス一致／不一致検出回路３２１においては、アドレス入力信号部３０６を通じて外部から入力されるアドレス入力信号と救済アドレス格納テーブルユニット３２２に格納された救済領域（不良領域）のアドレス情報との一致、不一致、すなわちアドレス入力信号が救済領域のアドレス情報であるか否かが常時検出されている。アドレス入力信号と救済領域のアドレス情報とが一致の場合、すなわちアドレス入力信号がメモリモジュール１００Ａ側のメモリ空間２（０１）〜２（０８）のいずれかの救済領域のアドレス入力信号である場合には、その旨の信号がアドレス情報選別回路３２４に出力される。アドレス入力信号と救済領域のアドレス情報とが不一致の場合、すなわちアドレス入力信号がメモリ空間２（０１）〜２（０８）、２（１１）〜２（１８）の正常領域のアドレス入力信号である場合には、そのアドレス入力信号はアドレス情報選別回路３２４を通じて直接半導体記憶装置１０１等の各アドレスデコーダ回路３（図１参照。）に出力されるようになっている。
【００９３】
アドレス情報選別回路３２４は、アドレス入力信号部３０６、第１のアドレス一致／不一致検出回路３２１、置換アドレス格納テーブルユニット３２３のそれぞれに接続されている。アドレス情報選別回路３２４においては、第１のアドレス一致／不一致検出回路３２１から出力される、アドレス入力信号とメモリモジュール１００Ａ側のメモリ空間２（０１）〜２（０８）のいずれかの救済領域のアドレス情報とが一致する旨の信号が入力された場合、置換アドレス格納テーブルユニット３２３に格納された置換領域の置換アドレス情報をメモリモジュール１００Ｂ側の半導体記憶装置１１１〜１１８のいずれかのアドレスデコーダ回路３に出力するようになっている。さらに、アドレス情報選別回路３２４においては、第１のアドレス一致／不一致検出回路３２１から出力される、アドレス入力信号と救済領域のアドレス情報とが不一致の旨の信号が入力された場合、アドレス入力信号部３０６から出力されるアドレス入力信号を直接半導体記憶装置１０１等の各アドレスデコーダ回路３に出力するようになっている。このアドレス情報選別回路３２４には、本発明の第１の実施の形態に係るメモリ空間制御装置１０のアドレス情報選別回路１４と同様に、マルチプレクサ回路を実用的に使用することができる。
【００９４】
第２のアドレス一致／不一致検出回路３２５は、アドレス入力信号部３０６を通じて入力されるアドレス入力信号と置換アドレス格納テーブルユニット３２３に格納された置換アドレス情報との一致、不一致、すなわちアドレス入力信号が置換アドレス情報であるか否かが常時検出されている。つまり、アドレス入力信号がメモリモジュール１００Ａ側のメモリ空間２（０１）〜２（０８）のいずれかの救済領域のアドレス情報に対応した置換アドレス格納テーブルユニット３２３内の「情報２３ａ」から「情報２３ｎ」である場合には、その旨の信号（動作禁止信号）が無効信号出力部３２６及びライトリード制御信号生成回路３０４に出力される。
【００９５】
無効信号出力部３２６は、第２のアドレス一致／不一致検出回路３２５から出力される無効アドレス信号を外部の中央演算処理ユニット３３に出力するようになっている。
【００９６】
救済領域数量検出回路３０９は、メモリモジュール１００Ａ側の半導体記憶装置１０１〜１０８のデータ入出力部（Ｉ／Ｏ端子）８、メモリモジュール１００Ｂ側の半導体記憶装置１１１〜１１８のデータ入出力部（Ｉ／Ｏ端子）８のそれぞれから救済領域の数量（不良領域の数量）を読み出し、メモリモジュール１００Ａ、１００Ｂの各々毎に最大数量を検出する。この救済領域数量検出回路３０９により検出された救済領域の数量情報は救済アドレス格納テーブルユニット３２２、置換アドレス格納テーブルユニット３２３に各々格納される。つまり、救済アドレス格納テーブルユニット３２２においては、メモリ空間２（０１）〜２（０８）の中で４個の最大数の救済領域２１１Ａ〜２１４Ａに対応したメモリモジュール１００Ａ側の救済領域の数量情報が格納されるようになっている。置換アドレス格納テーブルユニット３２３においては、メモリ空間２（１１）〜２（１８）の中で４個の最大数の救済領域２２３Ａ〜２２６Ａに対応したメモリモジュール１００Ｂ側の救済領域の数量情報が格納されるようになっている。
【００９７】
図５及び図６に示す中央演算処理ユニット３３は、所定の演算処理等を実行するとともに、上記半導体集積回路装置３２のアドレス入力信号部３０６にアドレス信号を出力し、ライトリード制御信号入力部３０７にライトリード制御入力信号を出力し、さらに半導体記憶装置１０１等のメモリ空間２に書き込みの情報を出力し又はメモリ空間２に書き込まれていた情報を入力するようになっている。さらに、中央演算処理ユニット３３は半導体集積回路装置３２の無効信号出力部３２６から出力される無効アドレス信号を入力するようになっている。
【００９８】
回路のシステム動作：
次に、図５乃至図９を使用し、上記集積回路システム３０のシステム動作を説明する。図９は本発明の第２の実施の形態に係る集積回路システム３０のシステム動作を説明するフローチャートである。このシステム動作は、理解し易くするために、２−バンク構成の場合について説明する。
【００９９】
（１）まず初めに、本発明の第１の実施の形態に係る半導体記憶装置１のシステム動作と同様に、メモリモジュール１００Ａの半導体記憶装置１０１〜１０８、メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のそれぞれにおいて、図示しない個別に内蔵されたメモリ空間制御装置１０によりメモリ空間２（０１）〜２（０８）、２（１１）〜２（１８）の各々の不良領域が正常領域の一部に救済領域として割り当てられ、不良領域が救済される（Ｓ４００）。
【０１００】
すなわち、図７に示すように、メモリモジュール１００Ａの半導体記憶装置１０１のメモリ空間２（０１）においては、１カ所の不良領域が存在し、この不良領域を救済する救済領域２１０Ａが終段アドレス２０１側の正常領域の一部に割り当てられる。半導体記憶装置１０２のメモリ空間２（０２）においては、４カ所の不良領域が存在し、この不良領域を救済する救済領域２１１Ａ〜２１４Ａが終段アドレス２０１側の正常領域の一部に割り当てられる。半導体記憶装置１０３のメモリ空間２（０３）においては、２カ所の不良領域が存在し、この不良領域を救済する救済領域２１５Ａ及び２１６Ａが終段アドレス２０１側の正常領域の一部に割り当てられる。そして、半導体記憶装置１０８のメモリ空間２（０８）においては、２カ所の不良領域が存在し、この不良領域を救済する救済領域２１７Ａ及び２１８Ａが終段アドレス２０１側の正常領域の一部に割り当てられる。
【０１０１】
一方、メモリモジュール１００Ｂの半導体記憶装置１１１のメモリ空間２（１１）においては、１カ所の不良領域が存在し、この不良領域を救済する救済領域２２０Ａが終段アドレス２０１側の正常領域の一部に割り当てられる。半導体記憶装置１１２のメモリ空間２（１２）においては、２カ所の不良領域が存在し、この不良領域を救済する救済領域２２１Ａ及び２２２Ａが終段アドレス２０１側の正常領域の一部に割り当てられる。半導体記憶装置１１３のメモリ空間２（１３）においては、４カ所の不良領域が存在し、この不良領域を救済する救済領域２２３Ａ〜２２６Ａが終段アドレス２０１側の正常領域の一部に割り当てられる。そして、半導体記憶装置１１８のメモリ空間２（０８）においては、１カ所の不良領域が存在し、この不良領域を救済する救済領域２２７Ａが終段アドレス２０１側の正常領域の一部に割り当てられる。
【０１０２】
なお、本発明の第２の実施の形態において、メモリモジュール１００Ａの半導体記憶装置１０１〜１０８の不良領域の救済、メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８の救済は、いずれもメモリボードに実装された後に実施しているが、本発明においては、メモリボード上に実装する前段階（半導体チップ状態、半導体ウエーハ状態等の段階）で実施してもよい。
【０１０３】
（２）半導体記憶装置１０１〜１０８、１１１〜１１８のそれぞれの不良領域が救済された後、メモリモジュール１００Ａの半導体記憶装置１０１〜１０８のメモリ空間２（０１）〜２（０８）の中で救済領域（不良領域）の有無が検出され（Ｓ４０１）、救済領域が存在する場合には救済領域の最大数量が検出される（Ｓ４０３）。同様に、メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のメモリ空間２（１１）〜２（１８）の中で救済領域の有無が検出され（Ｓ４０２）、救済領域が存在する場合には救済領域の最大数量が検出される（Ｓ４０４）。これらの救済領域の最大数量は、集積回路システム３０を構築する半導体集積回路装置３２のメモリ空間制御装置３２０の救済領域数量検出回路３０９で行われる。
【０１０４】
（３）ここで、図６に示すメモリ空間制御装置３２０の救済アドレス格納テーブルユニット３２２に、メモリモジュール１００Ａ側のメモリ空間２（０１）〜２（０８）の中で最大数量の救済領域に対応したアドレス情報が格納される（Ｓ４０５）。図７に示すように、メモリ空間２（０１）〜２（０８）の中では半導体記憶装置１０２のメモリ空間２（０２）に最大数量４個の救済領域２１１Ａ〜２１４Ａが存在するので、これらの救済領域２１１Ａ〜２１４Ａに対応するアドレス情報「情報２２ａ」〜「情報２２ｄ」が救済アドレス格納テーブルユニット３２２に格納される。本発明の第２の実施の形態において、すべての救済領域はメモリ空間２の終段アドレス２０１側から初段アドレス２００側に向かって正常領域の一部に割り当てられているので、救済領域のアドレスは実質的に確定しており、最大数量の救済領域２１１Ａ〜２１４Ａを検出することで、メモリモジュール１００Ａ側のメモリ空間２（０１）〜２（０８）のそれぞれに存在する救済領域のアドレス情報を救済アドレス格納テーブルユニット３２２に格納することができる。この救済領域のアドレス情報は、メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のメモリ空間２（１１）〜２（１８）の中での救済領域の最大数量が考慮され、メモリモジュール１００Ｂ側の救済領域のアドレス情報に対応しない領域に格納されている。
【０１０５】
（４）さらに、メモリ空間制御装置３２０の置換アドレス格納テーブルユニット３２３に、メモリモジュール１００Ｂ側のメモリ空間２（１１）〜２（１８）の中で最大数量の救済領域に対応した置換アドレス情報が格納されるとともに、この置換アドレス情報に上積みしてメモリモジュール１００Ａ側のメモリ空間２（０１）〜２（０８）の中で最大数量の救済領域に対応した置換アドレス情報が格納される（Ｓ４０６）。図７に示すように、メモリ空間２（１１）〜２（１８）の中では半導体記憶装置１１３のメモリ空間２（１３）に最大数量４個の救済領域２２３Ａ〜２２６Ａが存在するので、これらの救済領域２２３Ａ〜２２６Ａに対応する置換アドレス情報「情報１３ａ」〜「情報１３ｄ」が置換アドレス格納テーブルユニット３２３に格納されるとともに、これらの置換アドレス情報に上積みしてメモリモジュール１００Ａ側の救済領域に対応した置換アドレス情報「情報２３ａ」〜「情報２３ｄ」が格納される。救済アドレス格納テーブルユニット３２２に格納された「情報２２ａ」〜「情報２２ｄ」のそれぞれと、置換アドレス格納テーブルユニット３２３に格納された「情報２３ａ」〜「情報２３ｄ」のそれぞれとは一対一対応になっている。
【０１０６】
メモリ空間制御装置３２０において救済アドレス格納テーブルユニット３２２への「情報２２ａ」〜「情報２２ｄ」の格納、置換アドレス格納テーブルユニット３２３への「情報１３ａ」〜「情報１３ｄ」、「情報２３ａ」〜「情報２３ｄ」の格納は、メーカサイドの集積回路システム３０の製作中の時点、メーカサイドの製作後の時点、ユーザサイドの使用中の時点等のいずれかの時点において、行うことができる。
【０１０７】
（５）ここで、図６に示す集積回路システム３０のアドレス入力信号部３０６に中央演算処理ユニット３３からアドレス入力信号が入力される（Ｓ４０７）と、メモリ空間制御装置３２０の第１のアドレス一致／不一致検出回路３２１において、アドレス入力信号と救済アドレス格納テーブルユニット３２２に格納されている救済領域のアドレス情報（「情報２２ａ」〜「情報２２ｂ」）との間で一致、不一致の検出が行われる（Ｓ４０８）。アドレス入力信号と救済領域のアドレス情報とが不一致の場合、すなわちアドレス入力信号がメモリ空間２（０１）〜２（０８）、２（１１）〜２（１８）のいずれかの正常領域をアクセスする信号である場合には、その旨の信号がアドレス情報選別回路３２４に出力され、このアドレス情報選別回路３２４においてアドレス入力信号が直接半導体記憶装置１０１〜１０８、１１１〜１１８のアドレスデコーダ回路３（図１参照。）に出力される（Ｓ４０９）。アドレスデコーダ回路３においては、アドレス入力信号に対応したメモリセルＭをアクセスすることができる。
【０１０８】
（６）中央演算処理ユニット３３から半導体集積回路装置３２のライトリード制御信号入力部３０７にライトリード制御信号が入力されると、ライトリード制御信号生成回路３０４は半導体記憶装置１０１〜１０８、１１１〜１１８のそれぞれのライトリード制御信号入力部７にライトリード制御信号（／ＷＥ）を出力する。半導体記憶装置１０１〜１０８、１１１〜１１８のそれぞれにおいては、ライトリード制御信号入力部７にライトリード制御信号（／ＷＥ）が入力されると、ライトリード制御信号生成回路４を通じてデータ信号入出力制御回路５を書き込み動作状態又は読み出し動作状態に制御する（図１参照。）。書き込み動作状態に制御された場合には、中央演算処理ユニット３３からデータ信号入出力部８を通じて入力される情報をメモリ空間２のアクセスされたメモリセルＭに書き込むことができる。読み出し状態に制御された場合には、メモリ空間２のアクセスされたメモリセルＭに既に書き込まれた情報を中央演算処理ユニット３３に読み出すことができる（Ｓ４１０）。
【０１０９】
（７）一方、メモリ空間制御装置３２０の第１のアドレス一致／不一致検出回路３２１において、アドレス入力信号と救済アドレス格納テーブルユニット３２２に格納されている救済領域のアドレス情報（「情報２２ａ」〜「情報２２ｄ」）との間が一致する場合（Ｓ４０８）、すなわちアドレス入力信号がメモリモジュール１００Ａの半導体記憶装置１０１〜１０８のメモリ空間２（０１）〜２（０８）のいずれかの救済領域をアクセスする信号である場合には、その旨の信号がアドレス情報選別回路３２４に出力される。ここで、「救済領域のアクセス」とは、実質的に不良領域をアクセスしていることと等価であるが、本発明の第１の実施の形態の半導体記憶装置１で説明したように、内蔵されたメモリ空間制御装置１０により不良領域が救済領域として正常領域の一部（終段アドレス２０１側）に割り当てられているので、結果として救済領域のアクセスとなる。アドレス情報選別回路３２４においては、置換アドレス格納テーブルユニット３２３に格納された置換アドレス情報（「情報２３ａ」〜「情報２３ｄ」）がメモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のアドレスデコーダ回路３に出力される（Ｓ４１１）。アドレスデコーダ回路３においては、メモリモジュール１００Ｂ側のメモリ空間２（１１）〜２（１８）のそれぞれに置き換えられた置換領域のメモリセルＭをアクセスすることができる。
【０１１０】
例えば、中央演算処理ユニット３３から半導体集積回路装置３２のメモリ空間制御装置３２０にメモリモジュール１００Ａの半導体記憶装置１０２のメモリ空間２（０２）の救済領域をアクセスするアドレス入力信号が入力された場合においては、この半導体記憶装置１０２の図示しないメモリ空間制御装置１０により不良領域が救済領域２１１Ａ〜２１４Ａに置き換えられており、この救済領域２１１Ａ〜２１４Ａが半導体集積回路装置３２のメモリ空間制御装置３２０の置換アドレス情報によりメモリモジュール１００Ｂの半導体記憶装置１１２のメモリ空間２（１２）の救済領域２２１Ａ〜２２２Ａに上積みされた置換領域２１１Ｂ〜２１４Ｂとして正常領域の一部に割り当てられているので、この上積みされた置換領域２１１Ｂ〜２１４ＢのメモリセルＭをアクセスすることができる。
【０１１１】
（８）前述と同様に、ライトリード制御信号（／ＷＥ）により半導体記憶装置１０１〜１０８、１１１〜１１８のデータ信号入出力制御回路５が書き込み動作状態に制御された場合には、置換アドレス情報「情報２３ａ」〜「情報２３ｄ」に基づきアクセスされたメモリセルＭに中央演算処理ユニット３３からデータ信号入出力部８を通じて情報が書き込まれる。データ信号入出力制御回路５が読み出し動作状態に制御された場合には、置換アドレス情報「情報２３ａ」〜「情報１３ｄ」に基づきアクセスされたメモリセルＭに既に書き込まれた情報を中央演算処理ユニット３３に読み出すことができる（Ｓ４１０）。
【０１１２】
（９）メモリ空間制御装置３２０においては、第１のアドレス一致／不一致検出回路３２１でのアドレス入力信号と置換アドレス情報との間の一致、不一致の検出（Ｓ４０８）と併せて、第２のアドレス一致／不一致検出回路３２５でアドレス入力信号と置換アドレス格納テーブルユニット３２３に格納されている置換アドレス情報（「情報２３ａ」〜「情報２３ｄ」）との間の一致、不一致の検出が行われる（Ｓ４１２）。アドレス入力信号と置換アドレス情報とが不一致の場合、すなわちアドレス入力信号がメモリ空間２の正常領域をアクセスする信号である場合には、その旨の信号がライトリード制御信号生成回路３０４に出力され（特に信号として出力しなくてもよい。）、ライトリード制御信号生成回路３０４においては、ライトリード制御信号入力部３０７に入力されたライトリード制御信号に基づき、通常通り、半導体記憶装置１０１〜１０８、１１１〜１１８のそれぞれのデータ信号入出力制御回路５に書き込み動作又は読み出し動作を制御する信号を出力する。この結果、メモリセルＭの情報書き込み動作又は読み出し動作を行うことができる（Ｓ４１０）。
【０１１３】
逆に、アドレス入力信号と置換アドレス情報とが一致する場合、すなわちアドレス入力信号がメモリモジュール１００Ａ側のメモリ空間２（０１）〜２（０８）の救済領域として用意されているメモリモジュール１００Ｂ側のメモリ空間２（１１）〜２（１８）をアクセスする信号である場合には、その旨の信号（動作禁止信号）がライトリード制御信号生成回路３０４に出力され、ライトリード制御信号生成回路３０４においては、救済領域の情報書き込み動作並びに読み出し動作を禁止する制御をメモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のデータ信号入出力制御回路５に行う（Ｓ４１４）。
【０１１４】
さらに、アドレス入力信号と置換アドレス情報とが一致する場合には、第２のアドレス一致／不一致検出回路３２５から、アドレス入力信号がメモリモジュール１００Ａ側の救済領域を置換するためのメモリモジュール１００Ｂ側の置換領域へのアクセスを禁止する旨の無効アドレス信号が無効信号出力部３２６に出力される（Ｓ４１３）。無効信号出力部３２６においては、無効アドレス信号を中央演算処理ユニット３３に出力するようになっている。無効アドレス信号には、例えば一致の場合（無効の場合）にハイレベルを出力し、不一致の場合（有効の場合）にロウレベルを出力する信号を実用的に使用することができる。この無効アドレス信号が出力されることにより、例えばユーザはメモリ空間２へのアクセスが有効か無効かを知ることができ、ユーザサイドで適切な処置を行うことができる。
【０１１５】
以上説明したように、本発明の第２の実施の形態に係る半導体集積回路装置３２及びこの半導体集積回路装置３２で構築される集積回路システム３０においては、メモリ空間制御装置３２０を備えたので、メモリモジュール１００Ａのメモリ空間２（０１）〜２（０８）の救済領域をメモリモジュール１００Ｂのメモリ空間２（１１）〜２（１８）の正常領域の一部に置換領域として置き換えることができる。ここで、「メモリ空間２（０１）〜２（０８）」は本発明に係る第１のメモリ空間の一具体例に対応し、「メモリ空間２（１１）〜２（１８）」は本発明に係る第２のメモリ空間の一具体例に対応するものである。
【０１１６】
さらに、本発明の第２の実施の形態に係る半導体集積回路装置３２及び集積回路システム３０においては、メモリモジュール１００Ｂのメモリ空間２（１１）〜２（１８）の正常領域の一部をメモリモジュール１００Ａのメモリ空間２（０１）〜２（０８）の救済領域の置換領域として使用し、メモリ空間２（０１）〜２（０８）、２（１１）〜２（１８）とは別の置換領域のための固定された冗長回路を必要としないので、この固定された冗長回路に相当する分、メモリモジュール１００Ａの半導体記憶装置１０１〜１０８、メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のそれぞれの集積度を向上させることができる。ここで、「メモリモジュール１００Ａの半導体記憶装置１０１〜１０８」は本発明に係る第１の半導体記憶装置の一具体例に対応し、「メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８」は本発明に係る第２の半導体記憶装置の一具体例に対応するものである。さらに、集積度を向上させることができる結果、半導体記憶装置１０１〜１０８、１１１〜１１８の大容量化を実現することができ、集積回路システム３０の大容量化を実現することができる。
【０１１７】
さらに、本発明の第２の実施の形態に係る半導体集積回路装置３２及び集積回路システム３０においては、メモリモジュール１００Ａのメモリ空間２（０１）〜２（０８）の救済領域をメモリモジュール１００Ｂのメモリ空間２（１１）〜２（１８）の正常領域の一部に置換領域として置き換えたことにより、特にメモリ空間２（０１）〜２（０８）を仮想的に不良領域が存在しない連続アドレス空間として使用し、連続アドレス空間を長く確保することができるので、不良領域のアドレスを無駄にアクセスすることがなくなり、アクセス時間の高速化を実現することができる。
【０１１８】
さらに、本発明の第２の実施の形態に係る半導体集積回路装置３２及び集積回路システム３０においては、不良領域を救済することができるので、半導体記憶装置１０１〜１０８、１１１〜１１８の製造プロセス上の歩留まりを向上することができる。
【０１１９】
さらに、本発明の第２の実施の形態に係る半導体集積回路装置３２及び集積回路システム３０においては、救済領域数量検出回路３０９を備え、メモリモジュール１００Ａ〜１００Ｄ毎に救済領域の最大数量を検出し、メモリ空間制御装置３２０の救済アドレス格納テーブルユニット３２２の救済領域のアドレス情報、置換アドレス格納テーブルユニット３２３の置換アドレス情報が書き換えられるので、メモリモジュール１００Ａ〜１００Ｄの半導体記憶装置１０１〜１０８、１１１〜１１８、１２１〜１２８、１３１〜１３８のいずれかの置き換えを実現することができる。すなわち、極端に不良領域数が多い半導体記憶装置を取り替えることができるので、集積回路システム３０の大容量化を実現することができるとともに、集積回路システム３０の製造上の歩留まりを向上することができる。
【０１２０】
（第３の実施の形態）
本発明の第３の実施の形態は、本発明の第２の実施の形態に係る半導体集積回路装置３２の救済領域数量検出回路３０９を救済領域アドレス検出回路に代えた例について説明するものである。
【０１２１】
集積回路システムの構成：図１０は本発明の第３の実施の形態に係る集積回路システム３０のシステムブロック構成図である。図１０に示す集積回路システム３０は、図６に示す本発明の第２の実施の形態に係る集積回路システム３０と同様に、中央演算処理ユニット３３と、複数のメモリモジュール１００Ａ及び１００Ｂ（実際には４−バンク構成のメモリモジュール１００Ａ〜１００Ｄを備えている。）と、メモリ空間制御装置３２０を少なくとも有する半導体集積回路装置３２とを備えて構築されている。そして、半導体集積回路装置３２のメモリ空間制御装置３２０においては、本発明の第２の実施の形態に係る救済領域数量検出回路３０９に代えて救済領域アドレス検出回路３１０が配設されている。
【０１２２】
この救済領域アドレス検出回路３１０の入力側は、アドレス情報選別回路３２４と、メモリモジュール１００Ａの半導体記憶装置１０１〜１０８、メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のそれぞれの無効信号出力部１６（図１参照。）とに接続されている。救済領域アドレス検出回路３１０の出力側は、救済アドレス格納テーブルユニット３２２、置換アドレス格納テーブルユニット３２３のそれぞれに接続されている。
【０１２３】
救済領域アドレス検出回路３１０においては、すべてのメモリ空間２にアクセスすることにより、メモリモジュール１００Ａの半導体記憶装置１０１〜１０８の無効信号出力部１６から出力される無効アドレス信号の有無、メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８の無効信号出力部１６から出力される無効アドレス信号の有無をそれぞれバンク毎に取得し、バンク毎に無効アドレス信号のワイヤードオア（論理和）をとることにより、ビット幅方向の救済領域のアドレス情報を取得するようになっている。
【０１２４】
このような手法で取得された救済領域のアドレス情報に基づき、救済領域アドレス検出回路３１０は、メモリモジュール１００Ａの半導体記憶装置１０１〜１０８のメモリ空間２（０１）〜２（０８）の救済領域のアドレス情報を「情報２２ａ」〜「情報２２ｄ」として救済アドレス格納テーブルユニット３２２に格納するとともに、メモリモジュール１００Ｂの半導体記憶装置１１１〜１１８のメモリ空間２（１１）〜２（１８）の救済領域のアドレス情報を「情報１３ａ」〜「情報１３ｄ」として置換アドレス格納テーブルユニット３２３に格納する。さらに、置換アドレス格納テーブルユニット３２３においては、救済アドレス格納テーブルユニット３２２に格納された救済領域のアドレス情報「情報２２ａ」〜「情報２２ｄ」に一対一対応の置換アドレス情報「情報２３ａ」〜「情報２３ｄ」を救済領域のアドレス情報「情報１３ａ」〜「情報１３ｄ」に上積みするように格納するようになっている。置換アドレス格納テーブルユニット３２３に格納される救済領域のアドレス情報「情報１３ａ」〜「情報１３ｄ」、置換アドレス情報「情報２３ａ」〜「情報２３ｄ」のそれぞれにおいては、バンク情報として例えば最上位のアドレス入力信号が付加されるようになっている。さらに、置換アドレス格納テーブルユニット３２３においては、置換アドレス情報「情報２３ａ」〜「情報２３ｄ」の各々の格納箇所が有効か無効かを示すバリッドフラグが必要であるが、このバリッドフラグは置換アドレス情報に含ませることが実用的である。
【０１２５】
回路のシステム動作：
本発明の第３の実施の形態に係る集積回路システム３０のシステム動作は、前述の本発明の第２実施の形態に係る集積回路システム３０のシステム動作の図９に示すアドレス入力信号の入力（Ｓ４０７）以降と同様であるので、ここでの説明は省略する。
【０１２６】
以上説明したように、本発明の第３の実施の形態に係る半導体集積回路装置３２及びこの半導体集積回路装置３２で構築される集積回路システム３０においては、本発明の第２の実施の形態に係る半導体集積回路装置３２及びこの半導体集積回路装置３２で構築される集積回路システム３０で得られる効果と同一の効果を得ることができる。
【０１２７】
さらに、本発明の第３の実施の形態に係る半導体集積回路装置３２及び集積回路システム３０においては、本発明の第２の実施の形態に係る救済領域数量検出回路３０９と同様に救済領域アドレス検出回路３１０を備えたので、集積回路システム３０の大容量化を実現しつつ、集積回路システム３０の製造上の歩留まりを向上することができる。
【０１２８】
（その他の実施の形態）
本発明は上記複数の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１２９】
例えば、上記第１の実施の形態乃至第３の実施の形態において、半導体記憶装置１、１０１等にはＤＲＡＭが使用されているが、本発明はＤＲＡＭに限定されるものではない。例えば、本発明は、情報の書き込み及び読み出し可能な半導体記憶装置としてＳＲＡＭに適用することができる。さらに、本発明は、情報の読み出し可能なＲＯＭ、ＥＥＰＲＯＭＥ、ＥＰＲＯＭ等に適用することができる。これらの半導体記憶装置は、単一の半導体チップとして構築されていてもよいし、論理回路を構築する半導体チップの一部として構築されていてもよい。
【０１３０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的範囲は上記の妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１３１】
【発明の効果】
本発明は、不良領域を救済することができ、かつ集積度を向上することができる半導体集積回路装置及び集積回路システムを提供することができる。
【０１３２】
さらに、本発明は、動作速度の高速化を実現することができる半導体集積回路装置及び集積回路システムを提供することができる。
【０１３３】
さらに、本発明は、製造プロセスの段階、加速試験の段階、ユーザーでの使用中の段階等の広範囲な段階で不良領域を救済することが可能な半導体集積回路装置及び集積回路システムを提供することができる。
【０１３４】
さらに、本発明は、不良領域を救済することにより、製造プロセス上の歩留まりを向上させることができる半導体集積回路装置及び集積回路システムを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装置のシステムブロック構成図である。
【図２】本発明の第１の実施の形態に係る半導体記憶装置のメモリ空間の等価回路図である。
【図３】（Ａ）は本発明の第１の実施の形態に係る半導体記憶装置において不良領域を有するメモリ空間の模式的なブロック図、（Ｂ）は不良領域を正常領域の一部に割り当てた状態を示すメモリ空間の模式的なブロック図である。
【図４】本発明の第１の実施の形態に係る半導体記憶装置のシステム動作を説明するフローチャートである。
【図５】本発明の第２の実施の形態に係る集積回路システムのシステム構成図である。
【図６】本発明の第２の実施の形態に係る集積回路システムのシステムブロック構成図である。
【図７】本発明の第２の実施の形態に係る不良領域を有するメモリ空間の模式的なブロック図である。
【図８】本発明の第２の実施の形態に係る不良領域を正常領域の一部に割り当てた状態を示すメモリ空間の模式的なブロック図である。
【図９】本発明の第２の実施の形態に係る集積回路システムのシステム動作を説明するフローチャートである。
【図１０】本発明の第３の実施の形態に係る集積回路システムのシステムブロック構成図である。
【符号の説明】
１、１０１〜１０８、１１１〜１１８、１２１〜１２８、１３１〜１３８  半導体記憶装置
２、２（０１）〜２（０８）、２（１１）〜２（１８）、２（２１）〜２（２８）、２（３１）〜２（３８）  メモリ空間
３  アドレスデコーダ回路
４  ライトリード制御信号生成回路
５  データ信号入出力制御回路
６、３０６  アドレス入力信号部
７、３０７  ライトリード制御信号入力部
８、３０４  データ信号入出力部
１０、３２０  メモリ空間制御装置
１１、３２１  第１のアドレス一致／不一致検出回路
１２、３２２  不良アドレス格納テーブルユニット
１３、３２３  置換アドレス格納テーブルユニット
１４、３２４  アドレス情報選別回路
１５、３２５  第２のアドレス一致／不一致検出回路
１６、３２６  無効信号出力部
３０  集積回路システム
３１  システムボード
３２  半導体集積回路装置
３３  中央演算処理ユニット
１００Ａ〜１００Ｄ  メモリモジュール
２００  初段アドレス
２０１  終段アドレス
２１０、２１１  不良領域
２１０Ａ〜２１８Ａ、２２０Ａ〜２２７Ａ  救済領域
２１０Ｂ〜２１８Ｂ  置換領域
２１２  一部（正常領域の一部）
３０９  不良領域数量検出回路
３１０  救済領域アドレス検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004316085.tif 000008
【図８】
0004316085.tif 000009
【図９】
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【図１０】
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