(57)【特許請求の範囲】
【請求項１】
アクティブ領域を限定するフィールド酸化膜を備えたシリコン基板を作製する段階と、
前記シリコン基板のアクティブ領域上に犠牲ゲートを形成する段階と、
前記犠牲ゲート両側のシリコン基板のアクティブ領域内にそれぞれLDD構造のソース領域及びドレーン領域を形成する段階と、
前記段階までの基板結果物上に層間絶縁膜を形成し、前記犠牲ゲートを露出させるために前記層間絶縁膜を研磨する段階と、
タングステンゲートを形成する領域を限定する(define)溝を形成するため、前記露出した犠牲ゲートを除去する段階と、
前記溝内の前記シリコン基板上、前記溝の内壁及び前記層間絶縁膜上にゲート絶縁膜を形成する段階と、
前記溝を完全に埋め込むようにして、ゲート絶縁膜上にタングステン膜を蒸着する段階と、
前記タングステン膜と前記ゲート絶縁膜を研磨して前記溝内にタングステンゲートを形成する段階と、
前記タングステンゲートを酸化させ、前記タングステンゲートの表面に所定厚さのタングステン酸化膜を形成する段階とを含み、
前記タングステンゲートの酸化が、N2Oプラズマ処理により行われることを特徴とするMOSFET素子の製造方法。
【請求項２】
前記N2Oプラズマ処理を、温度400〜600℃、圧力2〜5torr、プラズマパワー100〜200wの条件下で行う請求項１記載のMOSFET素子の製造方法。
【請求項３】
前記N2Oプラズマ処理を、100〜300Åのタングステン酸化膜が形成されるまで行う請求項１または２記載のMOSFET素子の製造方法。
【請求項４】
前記N2Oプラズマ処理を、100〜200秒間行う請求項１、２または３記載のMOSFET素子の製造方法。
【請求項５】
前記N2Oプラズマ処理の前に、RTO(Rapid Thermal Oxidation)前処理をさらに行う請求項１記載のMOSFET素子の製造方法。
【請求項６】
前記RTO前処理を、N2及びO2の混合ガス下で500〜700℃までランプアップ(Ramp-up)する方式で行う請求項５記載のMOSFET素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はMOSFET素子の製造方法に関するもので、より詳細には、自己整列コンタクト(self-aligned  contact)工程の適用とタングステンゲートの均一な厚さの維持が可能なMOSFET素子の製造方法に関するものである。
【０００２】
【従来の技術】
周知のように、ゲートは主にポリシリコンで形成されている。これは、ポリシリコンが高融点、薄膜形成の容易性、ラインパターニングの容易性、酸化雰囲気に対する安定性及び平坦な表面形成などのゲートとして要求される物性を十分満足するためである。このようなポリシリコンゲートを実際MOSFET素子に用いる場合は、該ポリシリコンゲートに、燐(P)、砒素(As)又は、硼素(B)などのドーパント(dopant)を含ませることにより所望の抵抗値を得ることができる。
【０００３】
しかし、半導体素子の集積度が増加することにより、ゲートの線幅、ゲート絶縁膜の厚さ、接合深さなどの変数値が減少するため、ポリシリコンでは微細線幅とする上で要求される低抵抗の実現が難しい。これにより、前記ポリシリコンを代替することができる新しい物質からなるゲートの開発が求められている。
【０００４】
初期には遷移金属-シリサイド物質を利用したポリサイドゲートに関する研究及び開発が活発に進められた。しかし、前記ポリサイドゲートは、内部に依然としてポリシリコンが存在するため、低抵抗とするには限界がある。より詳しくは、ポリサイドゲートを有する半導体素子では、前記ポリサイドゲート内にポリシリコンが存在することにより、ゲート空乏化(gate  depletion  effect)によるゲート絶縁膜の有効厚さの増加、p+ポリシリコンゲートでのボロン浸透(boron  penetration)及びドーパント分布変動(dopant  distribution  fluctuation)によるしきい値電圧の変化などが発生する。このため前記ポリサイドゲートでは低抵抗の実現に限界がある。
【０００５】
従って、最近、金属ゲートに関する研究及び開発が積極的に行われている。前記金属ゲートはドーパントを使用しないため、ポリサイドゲートを有する半導体素子で発生する前記問題点は解決される。また、金属ゲートは、シリコンのミッドバンドギャップ(mid  band-gap)に該当する仕事関数値を有する金属を使用することによりNMOS及びPMOSの双方に使用可能な単一ゲートとして使用可能である。
【０００６】
ここで、シリコンのミッドバンドギャップに相当する仕事関数値を有する金属としては、タングステン(W)、窒化タングステン(WN)、チタニウム(Ti)、窒化チタニウム(TiN)、モリブデン(Mo)、タンタラム(Ta)及び窒化タンタラム(TaN)などがある。
【０００７】
一方、前記金属ゲートを実際にMOSFET素子の製造に用いる場合、金属膜に対するエッチング工程の難しさ、前記エッチング工程によるシリコン基板のダメージ(damage)発生、そして、後続の熱工程による熱的ダメージ(thermal  damage)発生のような工程上の問題が生じている。
【０００８】
このことから、従来のゲート形成工程によって前記金属ゲートを形成することは困難であるため、金属配線形成に主に用いられるダマシン(damascence)工程により金属ゲートを形成する方法が提案されている。
【０００９】
前記ダマシン工程を利用した金属ゲート形成方法は、ポリシリコンからなる犠牲ゲートを含むトランジスタを形成する工程、層間絶縁膜を形成する工程、前記犠牲ゲートを除去する工程、金属膜を蒸着する工程及び前記金属膜に対するCMP(Chemical  Mechanical  Polishing)工程を含む。前記ダマシン工程を利用した金属ゲート形成方法は、エッチング工程を含まないため素子特性の低下が防止され、また、既存のMOSFET工程をそのまま利用することができるという利点を有する。
【００１０】
以下、従来のダマシン工程を利用した金属ゲート形成方法を、図1A乃至図1Eを参照しながら説明する。
【００１１】
図1Aを参照して説明すると、アクティブ領域を限定するフィールド酸化膜(2)が形成されたシリコン基板(1)が作製される。第1熱酸化膜(3)が、前記シリコン基板(1)のアクティブ領域上に形成され、その次に、ポリシリコン膜(4)とハードマスク膜(5)が前記フィールド酸化膜(2)と第1熱酸化膜(3)との上に順次形成される。
【００１２】
図1A及び1Bを参照して説明すると、ハードマスク膜(5)が公知のフォトリソグラフィ工程によりパターニングされることにより、ゲート形成領域を限定するハードマスクパターン(5a)が形成される。前記ハードマスクパターン(5a)をエッチングマスクとして利用することにより、ポリシリコン膜(4)と第1熱酸化膜(3)がエッチングされ、その結果、犠牲ゲート(4a)が形成される。
【００１３】
ゲート再酸化(gate  re-oxidation)工程が前記結果物に対して行われ、これにより、第2熱酸化膜(6)が前記犠牲ゲート(4a)の側壁及び露出されたシリコン基板(1)の表面上に形成される。所定導電型の不純物が前記第2熱酸化膜(6)を貫通して前記犠牲ゲート(4a)両側のシリコン基板部分に低濃度でイオン注入され、その結果、LDD(Lightly  Doped  Drain)領域(7)が形成される。
【００１４】
図1B及び1Cを参照して説明すると、第2熱酸化膜が除去される。スペーサ(8)が前記犠牲ゲート(4a)及びハードマスクパターン(5a)の側壁に形成される。所定導電型の不純物が、シリコン基板(1)内に高濃度でイオン注入され、これにより、前記スペーサ(8)を含む犠牲ゲート(4a)両側のシリコン基板部分にソース/ドレーン領域（ソース領域及びドレーン領域）(9)が形成される。
【００１５】
図1C及び図1Dを参照して説明すると、層間絶縁膜(10)が前記段階までの基板結果物上に形成され、その次に、前記犠牲ゲート(4a)を研磨阻止層としたCMP(Chemical  Mechanical  Polishing)工程により、前記層間絶縁膜(10)とハードマスクパターン(5a)が研磨される。金属ゲートが形成されるべき領域を限定する溝を形成するため露出した犠牲ゲート(4a)と第1熱酸化膜(3)が除去される。ゲート絶縁膜(11)が前記結果物上に均一な厚さで形成され、ゲート用金属膜、たとえばタングステン膜(12)が、前記溝を完全に埋め込むようにして蒸着される。
【００１６】
図1D及び図1Eを参照して説明すると、研磨阻止層として層間絶縁膜(10)を利用したCMP工程によりタングステン膜(12)とゲート絶縁膜(11)とを研磨することにより、タングステンゲート(12a)が形成され、これによりタングステンゲート(12a)を有するMOSFET素子が形成される。
【００１７】
前記のようなタングステンゲート(12a)は、ダマシン工程を利用して形成されるため、信頼性が良好であり、従って、前記タングステンゲート(12a)を有するMOSFET素子の特性向上も期待できる。
【００１８】
【発明が解決しようとする課題】
しかし、前記のようなタングステンゲート(12a)を有するMOSFET素子は、後に自己整列コンタクト(Self  Aligned  Contact：以下、「SAC」と称する。)工程が行われるとき、その上にSAC  工程用バリヤ膜(以下、「SACバリヤ膜」と称する)がないことから、これを形成するための多段階の追加工程を必要とし、生産性が良くない。
【００１９】
前記SAC工程で発生する問題点を図2及び図3を参照して詳しく説明する。ここで、前記SAC工程及びSACバリヤ膜形成工程は公知の技術であるため、これらの説明は省略する。図2及び図3において、図面符号13はSACバリヤ膜、14は絶縁膜、そして、15はコンタクトプラグをそれぞれ示す。
【００２０】
まず、図2に示すように、露光マスクの誤整列(mis−alignment)が発生すると、SACバリヤ膜がタングステンゲート(12a)上にないために前記タングステンゲート(12a)とコンタクトプラグ(15)との間で電気的短絡が発生する。この結果、MOSFET素子の信頼性及び特性が低下する。
【００２１】
一方、露光マスクの誤整列に起因するタングステンゲート(12a)とコンタクトプラグ(15)間の電気的短絡は、図3に示すように、前記タングステンゲート(12a)上に、たとえば、窒化膜であるSACバリヤ膜(13)を形成することにより防止することができる。前記SACバリヤ膜(13)の形成は、多段階工程、たとえば、タングステンゲートのエッチング工程、窒化膜蒸着工程及び前記窒化膜研磨工程を必要とするため、MOSFET素子の製造時間及び費用が増加し、その結果、生産性が低下する。
【００２２】
また、MOSFET素子の製造にあたり、考慮されるべき重要事項の一つは、ゲートの表面抵抗が一定水準以下に維持されなければならないことである。ここで、前記ゲートの表面抵抗は、ゲートの厚さの均一度に依存する。しかし、タングステンゲートの厚さを減少させるため、その表面を乾式エッチング工程によりエッチングする場合、エッチング阻止層(Etch  stop  layer)がないために、エッチング後のタングステンゲートの厚さの均一度は望ましくないものとなる。
【００２３】
特に、基板の全体にわたり、すべてのタングステンゲートを均一な深さでエッチングするのは難しい。さらにエッチング装備の維持(maintenance)条件が不安定な場合、タングステンゲートの過度のエッチングまたはエッチング不足により、タングステンゲートの厚さ均一度を望ましいものに維持することはほとんど不可能である。そのため、タングステンゲートの表面抵抗がしきい値以上に増加し、又、MOSFET素子の特性が低下する。
【００２４】
従って、本発明の主目的は、SAC  工程を適正に行うことができるとともに、タングステンゲートの均一な厚さを維持することができるMOSFET素子の製造方法を提供することである。
【００２５】
【課題を解決するための手段】
前記目的を達成するために、本発明者らは研究を重ね、タングテンゲート形成後、該ゲートを酸化してタングステン酸化膜を形成することにより、容易にSACバリア膜を形成することができ、SAC工程でのタングステンゲートとコンタクトプラグとの間の電気的短絡を防止できるとともに、タングステンゲートの厚さの均一度を保持できることを見出し、本発明を完成させた。
【００２６】
前記知見に基づき、本発明に係るMOSFET素子の製造方法は、アクティブ領域を限定する(define)フィールド酸化膜を備えたシリコン基板を作製する段階と、前記シリコン基板のアクティブ領域上に犠牲ゲートを形成する段階と、前記犠牲ゲート両側のシリコン基板のアクティブ領域内にそれぞれLDD構造のソース領域及びドレーン領域を形成する段階と、前記段階までの基板結果物上に層間絶縁膜を形成し、前記犠牲ゲートを露出させるために前記層間絶縁膜を研磨する段階と、タングステンゲートを形成する領域を限定する(define)溝を形成するため、前記露出した犠牲ゲートを除去する段階と、前記溝内の前記シリコン基板上、前記溝の内壁及び前記層間絶縁膜上にゲート絶縁膜を形成する段階と、前記溝を完全に埋め込むようにして、ゲート絶縁膜上にタングステン膜を蒸着する段階と、前記タングステン膜と前記ゲート絶縁膜を研磨して前記溝内にタングステンゲートを形成する段階と、前記タングステンゲートを酸化させ、前記タングステンゲートの表面に所定の厚さのタングステン酸化膜を形成する段階とを含み、前記タングステンゲートの酸化が、N2Oプラズマ処理により行われる。
【００２７】
【発明の実施の形態】
本発明の目的、特徴及び利点は、以下の詳細な説明及び添付された図面を参照することにより理解し易くなる。
【００２８】
図4A乃至図4Gは、本発明の１実施形態であるMOSFET素子の製造方法を説明するための断面図である。
【００２９】
図4Aを参照して説明すると、アクティブ領域を限定するフィールド酸化膜(22)が形成されたシリコン基板(21)が作製される。熱酸化工程により、第1熱酸化膜(23)が前記シリコン基板(21)のアクティブ領域上に形成される。LP(Low  Prssure)-CVD工程により、ポリシリコン膜(24)が、前記第1熱酸化膜(23)とフィールド酸化膜(22)上に、2000〜4000Å程度の厚さで形成され、その次に、窒化膜又は、酸化膜からなるハードマスク膜(25)が前記ポリシリコン膜(24)上に800〜1000Å程度の厚さで形成される。前記ポリシリコン膜(4)形成中に、イン-シチュ方式で該ポリシリコン膜にドーパントがドーピングされたり、あるいは、ポリシリコン膜形成後にイオン注入によりドーパントが該ポリシリコン膜にドーピングされる。
【００３０】
図4A及び図4Bを参照して説明すると、公知のフォトリソグラフィ工程により前記ハードマスク膜をパターニングすることにより、ハードマスクパターン(25a)が形成される。前記ハードマスクパターン(25a)を利用したエッチング工程により前記ポリシリコン膜(24)と第1熱酸化膜(23)がエッチングされ、その結果、前記シリコン基板(21)のアクティブ領域上に犠牲ゲート(24a)が形成される。
【００３１】
ゲート再酸化工程が前記基板結果物に対して行われる。前記ゲート再酸化工程は、犠牲ゲート(24a)を形成するためのエッチング時に発生したシリコン基板(21)のエッチングダメージを回復させ、そして、ソース領域及びドレーン領域を形成するための後続のイオン注入工程で発生し得る前記シリコン基板(21)のダメージを防止するために行われる。前記ゲート再酸化工程の結果、第2熱酸化膜(26)が前記犠牲ゲート(24a)の側壁及びシリコン基板(21)のアクティブ領域上に30〜100Å程度の厚さで形成される。所定導電型の不純物が前記犠牲ゲート(25a)両側のシリコン基板部分に低濃度でイオン注入され、その結果として、LDD領域(27)が形成される。
【００３２】
図4B及び図4Cを参照して説明すると、前記第2熱酸化膜(26)が除去される。酸化膜が前記結果物の全体上に900〜1200Å程度の厚さで形成され、その次に、該酸化膜をブランケットエッチング(blanket  etch)することにより、スペーサ(28)が前記ハードマスクパターン(25a)と犠牲ゲート(24a)の側壁に形成される。所定導電型の不純物が高濃度でイオン注入され、その結果として、露出されたシリコン基板のアクティブ領域内にソース／ドレーン領域（ソース領域及びドレーン領域）(29)が形成される。
【００３３】
図4C及び図4Dを参照して説明すると、層間絶縁膜(30)が前記段階までの基板結果物上に4000〜6000Å程度の厚さで蒸着される。その次に、研磨阻止層として犠牲ゲート(24a)を利用するCMP工程により、前記層間絶縁膜(30)とハードマスクパターン(25a)が研磨され、その結果、前記層間絶縁膜(30)が平坦化され、前記犠牲ゲート(24a)が露出する。
【００３４】
図4D及び図4Eを参照して説明すると、露出した犠牲ゲート(24a)と、その下の第1熱酸化膜(23)が湿式、あるいは乾式エッチング工程により除去される。ゲート絶縁膜(31)が前記基板結果物上に均一な厚さで形成され、タングステン膜(32)が前記ゲート絶縁膜(31)上に蒸着される。
【００３５】
図4E及び図4Fを参照して説明すると、タングステン膜(32)とゲート絶縁膜(31)が、層間絶縁膜が露出するまでCMP工程により研磨され、これによりタングステンゲート(32a)が形成される。この結果、タングステンゲート(32a)を有するMOSFET素子が完成する。
【００３６】
図4Gを参照して説明すると、前記タングステンゲート(32a)に対し酸化工程が行われ、その結果、SACバリヤ膜としてタングステン酸化(WO3)膜（40）が前記タングステンゲート(32a)の表面に所定厚さ、たとえば、100〜300Å程度、より好ましくは200〜300Å程度、さらにより好ましくは200〜250Å程度の厚さで形成される。
【００３７】
この時、前記タングステン酸化膜(40)は電気的に絶縁体であるため、たとえ後続のSAC  工程でマスクの誤整列が発生しても、前記タングステン酸化膜(40)により、タングステンゲート(32a)とコンタクトプラグ(図示しない)間の電気的短絡を防止することができる。また、前記タングステン酸化膜(40)はその上部に形成される層間絶縁膜、例えば、TEOS膜と相異する研磨選択比を示すため、研磨阻止層としても利用可能である。
【００３８】
前記の本発明による酸化工程は、急速熱酸化(Rapid  Thermal  Oxidation：以下、「RTO」という。)前処理とN2Oプラズマ処理を順に行う工程とすることが好ましい。
【００３９】
前記RTO前処理は、N2及びO2の混合ガス雰囲気下で、500〜700℃程度、より好ましくは550〜700℃程度、さらにより好ましくは600〜700℃程度の温度までランプ-アップ(Ramp-Up)する方式で行われる。
【００４０】
前記N2Oプラズマ処理は、温度400〜600℃程度、より好ましくは450〜550℃程度、さらにより好ましくは500〜550℃程度、圧力2〜5torr程度、より好ましくは2〜3.5torr程度、さらにより好ましくは2〜3torr程度、そして、プラズマパワー100〜200W程度、より好ましくは120〜180W程度、さらにより好ましくは150〜170W程度の条件下で行う。また、所望する厚さ、例えば100〜300Å程度、より好ましくは200〜300Å程度、さらにより好ましくは200〜250Å程度のタングステン酸化膜が形成されるまでの時間、例えば、100〜200秒間程度、より好ましくは100〜150秒間程度、さらにより好ましくは120〜150秒間程度行う。
【００４１】
なお、タングステンに対する酸化工程は、N2Oプラズマ処理を行うことなく、ファーネスアニーリングまたはRTOのみによって行うこともできる。しかし、前記ファーネスアニーリングを利用した酸化工程はタングステン酸化速度が速いため酸化速度の制御が難しく、さらに、リフティング(lifting)が発生するためその利用は困難である。また、前記RTOだけを利用した酸化工程は、タングステンの酸化速度が遅いことから所望する厚さのタングステン酸化膜を形成するのに多くの時間を必要とするため、その利用が困難である。
【００４２】
また、前記タングステンに対する酸化工程は、UV-O3アニーリングを利用して行うこともできる。しかし、前記UV-O3アニーリングを利用した酸化工程は、タングステンの酸化速度が速いだけでなく、酸化工程の結果得られるタングステン酸化膜の均一度(uniformity)が不良であるため、実際の利用は困難である。
【００４３】
以上、本発明方法の１実施形態について説明したが、本発明は、その要旨を逸脱しない範囲で多様に変更して実施することができる。
【００４４】
【実施例】
以下、実施例及び試験例を示して本発明をより詳細に説明するが、本発明はこれらの実施例に限定されるものではない。
【００４５】
図5A及び図5Bは、ポリシリコン(Poly-Si)、チタニウムナイトライド(TiN)及びタングステン(W)がこの順に積層された構造の試料片に対する酸化工程の結果を示す透過電子顕微鏡(TEM)写真である。
【００４６】
ここで、図5Aは試料片に対し、温度400℃、圧力2.5torr、プラズマパワー100W、N2O流量2000sccmの条件下で、120秒間N2Oプラズマ処理した結果を示すTEM  写真である。
【００４７】
また、図5Bは、試料片に対して、400℃の温度下で60秒間、UV-O3アニーリングした結果を示すTEM  写真である。
【００４８】
図5Aに示すように、試料片に対する酸化工程を前記N2Oプラズマ処理により行った場合、タングステン酸化膜(WO3)は、タングステンの表面に150Å程度の均一な厚さで形成されたことが分かる。
【００４９】
一方、図5Bに示すように、試料片に対する酸化工程をUV-O3アニーリングにより行った場合、タングステンの酸化速度が速いために、タングステン酸化膜(WO3)は、800Å程度の厚さで過度に形成されたことが分かる。
【００５０】
図6は、N20プラズマ処理時間の変化に対するタングステン酸化膜(WO3)の厚さの変化を示すグラフである。ここでは、温度400℃、圧力2.5torr、プラズマパワー100W、N2O流量（2000）sccmの条件下で、N2Oプラズマ処理した。
【００５１】
図６に示すように、タングステン酸化膜(WO3)の厚さは、N2Oプラズマ処理時間に比例して増加している。従って、タングステンに対する酸化工程としてN2Oプラズマ処理を利用する場合、前記タングステン酸化膜(WO3)の厚さの制御が非常に容易であることがわかる所望する厚さ、例えば100〜300Åのタングステン酸化膜(WO3)を得るのに、N2Oプラズマ処理を利用したタングステンの酸化工程を120〜150秒間程度行うのが適当であることがわかる。
【００５２】
図7A乃至図7Cは、RTO前処理工程の効果を説明するためのXRDグラフである。図7Aは、RTO前処理を行わず、N2Oプラズマ処理のみ行った試料片についてのXRDグラフであり、図7Bは、RTO前処理とN2Oプラズマ処理とによりタングステン酸化膜を薄く形成した試料片についてのXRDグラフであり、図7Cは、RTO前処理とN2Oプラズマ処理とによりタングステン酸化膜を厚く形成した試料片についてのXRDグラフである。
【００５３】
図7Aに結果を示す試料片については、温度（400）℃、圧力（2.5）torr、プラズマパワー（100）W、N2O流量（2000）sccmの条件下で、１２０秒間N2Oプラズマ処理した。
【００５４】
また、図7Bに結果を示す試料片については、N2/O2 (1/0.15)混合ガス下、500℃までランプ-アップする方式で前記RTO前処理を行った。さらに、温度（400）℃、圧力（2.5）torr、プラズマパワー（100）W、N2O流量（2000）sccmの条件下で、（120）秒間N2Oプラズマ処理した。
【００５５】
また、図7Cに結果を示す試料片については、N2/O2 (1/0.15)混合ガス下、500℃までランプ-アップする方式で前記RTO前処理を行った。さらに、温度（400）℃、圧力（2.5）torr、プラズマパワー（100）W、N2O流量（2000）sccmの条件下で、（120）秒間N2Oプラズマ処理した。
【００５６】
N2Oプラズマ処理だけ行った場合、図7Aに示すように、タングステン酸化膜のピーク(peak)はシャープ(sharp)に現れなかった。このことから、このタングステン酸化膜の結晶性は良好でないことがわかる。
【００５７】
一方、RTO前処理とN2Oプラズマ処理の双方を行った場合、図7B及び図7Cに示すように、タングステン酸化膜のピークは比較的シャープに現れた。 特にタングステン酸化膜が厚い場合、図7Cに示すように、より確実に見える。従って、このタングステン酸化膜の結晶性は比較的優れていることがわかる。ここで、前記RTO前処理とN2Oプラズマ処理の双方を行った試料片でタングステン酸化膜のピークがシャープに現れるのは、前記RTO前処理により生成した微細な酸化膜が、N2Oプラズマ処理時にシード(Seed)として作用し、そのため、タングステンの酸化が促進されたものと推定することができる。
【００５８】
これらのことから、本発明方法においては、タングステンの酸化工程は、前述のように、N2Oプラズマ処理により行い、あるいはさらに、タングステンの酸化増進のために、RTO前処理を前記N2Oプラズマ処理前に行うことが好ましい。
【００５９】
【発明の効果】
以上説明したように本発明によると、タングステンゲート形成の後、酸化工程を行うことにより非常に容易にSACバリヤ膜を形成することができる。これにより、たとえ後続のSAC  工程でマスクの誤整列が発生しても、タングステンゲートとコンタクトプラグ間の電気的短絡を防止することができる。
【００６０】
また、本発明において、タングステンの酸化工程として、酸化厚さの制御が容易なN2Oプラズマ処理を利用する場合は、タングステン酸化工程後に残るタングステンゲートの厚さの均一度を確保することができ、それにより、ゲートの表面抵抗の増加を防止することができる。
【００６１】
結論として、本発明によるタングステンゲートを有するMOSFET素子の製造方法によると、SAC  工程を適正に行えるとともに、タングステンゲートの均一な厚さ維持が可能であるため、素子特性及び信頼性を向上することができ、ひいては、高集積素子の製造に非常に適する。
【図面の簡単な説明】
【図１Ａ】従来技術によるダマシン工程を利用したタングステンゲートの形成方法を説明するための１工程断面図である。
【図１Ｂ】従来技術によるダマシン工程を利用したタングステンゲートの形成方法を説明するための他の工程断面図である。
【図１Ｃ】従来技術によるダマシン工程を利用したタングステンゲートの形成方法を説明するためのさらに他の工程断面図である。
【図１Ｄ】従来技術によるダマシン工程を利用したタングステンゲートの形成方法を説明するためのさらに他の工程断面図である。
【図１Ｅ】従来技術によるダマシン工程を利用したタングステンゲートの形成方法を説明するためのさらに他の工程断面図である。
【図２】従来技術によるタングステンゲートを有するMOSFET素子での問題点を説明するための１断面図である。
【図３】従来技術によるタングステンゲートを有するMOSFET素子での問題点を説明するための他の断面図である。
【図４Ａ】本発明の１実施形態であるMOSFET素子の製造方法を説明するための１工程断面図である。
【図４Ｂ】本発明の１実施形態であるMOSFET素子の製造方法を説明するための他の工程断面図である。
【図４Ｃ】本発明の１実施形態であるMOSFET素子の製造方法を説明するためのさらに他の工程断面図である。
【図４Ｄ】本発明の１実施形態であるMOSFET素子の製造方法を説明するためのさらに他の工程断面図である。
【図４Ｅ】本発明の１実施形態であるMOSFET素子の製造方法を説明するためのさらに他の工程断面図である。
【図４Ｆ】本発明の１実施形態であるMOSFET素子の製造方法を説明するためのさらに他の工程断面図である。
【図４Ｇ】本発明の１実施形態であるMOSFET素子の製造方法を説明するためのさらに他の工程断面図である。
【図５Ａ】ポリシリコン(Poly-Si)、チタニウムナイトライド(TiN)及びタングステン(W)の積層構造からなる試料片に対しN2Oプラズマ処理した結果を示すTEM  写真である。
【図５Ｂ】ポリシリコン(Poly-Si)、チタニウムナイトライド(TiN)及びタングステン(W)の積層構造からなる試料片に対しUV-O3アニーリングした結果を示すTEM  写真である。
【図６】  N2Oプラズマ処理時間の変化に対するタングステン酸化膜(WO3)の厚さの変化を示すグラフである。
【図７Ａ】図7Aは、RTO前処理を施さず、N2Oプラズマ処理のみ施した試料片のXRDグラフである。
【図７Ｂ】  RTO前処理とN2Oプラズマ処理とによりタングステン酸化膜が薄く形成された試料片のXRDグラフである。
【図７Ｃ】  RTO前処理とN2Oプラズマ処理とによりタングステン酸化膜が厚く形成された試料片のXRDグラフである。
【符号の説明】
1、21  シリコン基板
2、22  フィールド酸化膜
3、23  第1熱酸化膜
4、24  ポリシリコン膜
4a、24a  犠牲ゲート
5、25  ハードマスク膜
5a、25a  ハードマスクパターン
6、26  第2熱酸化膜
7、27  LDD領域
8、28  スペーサ
9、29  ソース/ドレーン領域
10、30  層間絶縁膜
11、31  ゲート絶縁膜
12、32  タングステン膜
32a  タングステンゲート
40  タングステン酸化膜
12a  タングステンゲート
13  SACバリア膜
14  絶縁膜
15  コンタクトプラグ
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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