(57)【特許請求の範囲】
【請求項１】
半導体基板の表層に形成された第１不純物拡散領域と、
前記半導体基板の表層に形成された第２不純物拡散領域と、
前記半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜に形成された第１ホールと、
前記第１絶縁膜に形成された第２ホールと、
前記第１ホール内に形成されて前記第１不純物拡散領域と電気的に接続され且つ前記第１絶縁膜の上面から出ている端部を有し、グルー膜とタングステン膜からなる第１導電性プラグと、
前記第２ホール内に形成されて前記第２不純物拡散領域と電気的に接続され、且つ、前記第１絶縁膜の上面よりも上に出ている端部を有する第２導電性プラグと、
前記第１絶縁膜上と前記第１導電性プラグ上とに形成されて該第１導電性プラグの前記端部を包み込み且つ上面が平坦な導電性酸素バリア膜と、
前記第１絶縁膜上に形成されて前記第２導電性プラグの端部の側面を覆う絶縁性酸素バリア膜と、
キャパシタ下部電極とキャパシタ誘電体膜とキャパシタ上部電極とを前記導電性酸素バリア膜上に順に積層してなるキャパシタとを有し、
前記絶縁性酸素バリア膜は複数の膜を積層してなり、その最上層の膜として絶縁性密着膜が形成され、前記キャパシタ下部電極の一部が前記絶縁性密着膜上に形成されること
を特徴とする半導体装置。
【請求項２】
前記第１導電性プラグ上の前記導電性酸素バリア膜と前記第２導電性プラグの端部の側面を覆う前記絶縁性酸素バリア膜との各上面は、連続した平坦面をなすことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の表層に第１不純物拡散領域を形成する工程と、
前記半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜をパターニングして前記第１不純物拡散領域の上方に第１ホールを形成する工程と、
前記第１不純物拡散領域と電気的に接続されると共に上端部が前記第１絶縁膜の上面よりも上に出る第１導電性プラグを前記第１ホール内に形成する工程と、
前記第１導電性プラグ上及び前記第１絶縁膜上に導電性酸素バリア膜を形成する工程と、
前記導電性酸素バリア膜をパターニングして前記第１導電性プラグの前記上端部を覆うように残す工程と、
前記第１絶縁膜上と前記導電性酸素バリア膜上とに絶縁性酸素バリア膜を形成する工程と、
前記絶縁性酸素バリア膜を研磨して前記導電性酸素バリア膜の表面を露出させ、前記導電性酸素バリア膜と前記絶縁性酸素バリア膜との各上面を連続した平坦面にする工程と、
前記平坦面上にキャパシタ下部電極用導電膜を形成する工程と、
前記キャパシタ下部電極用導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上にキャパシタ上部電極用導電膜を形成する工程と、
前記キャパシタ上部電極用導電膜、前記強誘電体膜、及び前記下部電極用導電膜をパターニングすることにより、キャパシタ下部電極、キャパシタ誘電体膜、及びキャパシタ上部電極を順に積層してなるキャパシタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１不純物拡散領域を形成する工程において、前記半導体基板の表層に第２不純物拡散領域が形成され、
前記第１ホールを形成する工程において、前記第２不純物拡散領域の上方の前記第１絶縁膜に第２ホールが形成され、
前記第１導電性プラグを形成する工程において、前記第２不純物拡散領域と電気的に接続される第２導電性プラグが前記第２ホール内に形成され、
前記絶縁性酸素バリア膜を形成する工程において、該絶縁性バリア膜が前記第２導電性プラグ上にも形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１導電性プラグを形成する工程は、
前記第１ホール内及び前記第１絶縁膜上にプラグ用導電膜を形成する工程と、
第１の研磨条件で前記プラグ用導電膜を選択的に研磨して前記第１絶縁膜上から除去する第１研磨工程と、
前記第１研磨工程の後、第２の研磨条件で前記第１絶縁膜を選択的に研磨する第２研磨工程とを含むことを特徴とする請求項３又は請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２の研磨条件として、前記第１絶縁膜の研磨速度が前記プラグ形成用導電膜の研磨速度よりも速くなるものを採用することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記導電性酸素バリア膜をパターニングする工程の前に、前記導電性酸素バリア膜上に犠牲膜を形成し、該犠牲膜と前記導電性酸素バリア膜とをエッチバックして前記犠牲膜を除去することにより、前記導電性酸素バリア膜を平坦化する工程が行われることを特徴とする請求項３乃至請求項６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記犠牲膜は回転塗布により形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
現在量産されているＦｅＲＡＭ（Ferroelectric Random Access Memory）の強誘電体キャパシタはプレーナー構造である。
【０００３】
しかし、今後高集積化の要請から、セル面積をより小さくできるスタック構造のキャパシタが必要となる。スタック構造は、強誘電体キャパシタの下部電極の直下に半導体基板とのコンタクトのための導電性プラグを有している。その導電性プラグの材料として、例えば特開２００１−４４３７６号公報に記載されているように、タングステン又はポリシリコンを用いるのが一般的である。
【０００４】
一方、ＦｅＲＡＭは、ロジック品と混載する商品が多い。ロジックの半導体装置では、下側導電パターンと上側導電パターンの接続にタングステンプラグを用いたプロセスを使用するのが一般的であり、回路を設計するためのスパイスパラメータももちろんタングステンプラグ抵抗の値を用いている。
【０００５】
従って、蓄積された回路設計資産を生かし、且つ開発工数・コストを下げる意味を考慮して、ロジック混載ＦｅＲＡＭにおけるコンタクトプラグとしては従来どおりタングステンプラグを用いるのが好ましい。
【０００６】
次に、ＦｅＲＡＭのメモリセルにおいて、タングステンプラグの上に接続されるスタックキャパシタの形成工程を説明する。
【０００７】
まず、図１（ａ）に示す構造になるまでの工程を説明する。
【０００８】
シリコン基板１０１の素子形成領域の周囲に素子分離絶縁膜１０２を形成し、その後に素子形成領域にウェル１０３を形成する。さらに、ウェル１０３に２つのＭＯＳトランジスタ１０４を形成する。
【０００９】
ＭＯＳトランジスタ１０４は、ウェル１０３上にゲート絶縁膜１０４ａを介して形成されたゲート電極１０４ｂと、ゲート電極１０４ｂの両側のウェル領域１０３内に形成されてソース／ドレインとなる不純物拡散領域１０４ｃ、１０４ｄを有している。また、ゲート電極１０４ｂの両側面には、不純物拡散領域１０４ｃ内に不純物高濃度領域１０４ｄを形成するためのサイドウォールスペーサ１０５が形成される。
【００１０】
その後に、ＭＯＳトランジスタ１０４を覆う層間絶縁膜１０７をシリコン基板１０１上に形成する。
【００１１】
続いて、層間絶縁膜１０７のうちＭＯＳトランジスタ１０４の一方の不純物拡散領域１０４ｃ上にコンタクトホール１０７ａを形成した後に、コンタクトホール１０７ａ内と層間絶縁膜１０７上にタングステン膜１０８を形成する。
【００１２】
次に、図１（ｂ）に示すように、層間絶縁膜１０７上に形成されたタングステン膜１０８は、化学機械研磨（ＣＭＰ）法によって除去される。そして、コンタクトホール１０７ａ内に残されたタングステン膜１０８をコンタクトプラグ１０８ａとして用いる。
【００１３】
次に、図１（ｃ）に示すように、コンタクトプラグ１０８ａと層間絶縁膜１０７の上に、第１金属膜１０９、強誘電体膜１１０、第２金属膜１１１を順に形成する。
【００１４】
さらに、第１金属膜１０９、強誘電体膜１１０及び第２金属膜１１１をフォトリソグラフィー法によりパターニングすることにより強誘電体キャパシタ１１２を形成する。強誘電体キャパシタ１１２において、第１金属膜１０９を下部電極とし、第２金属膜１１１を上部電極とする。強誘電体キャパシタ１１２はスタック型であり、下部電極１０９ａはその下のコンタクトプラグ１０８ａを介してＭＯＳトランジスタ１０４の一方の不純物拡散層１０４ｃに接続される。
【００１５】
【発明が解決しようとする課題】
ここで、強誘電体キャパシタ直下のプラグ１０８ａについて考える。
【００１６】
コンタクトプラグ形成時にＣＭＰ処理を行うが、そのＣＭＰ後に層間絶縁膜１０７上にタングステン膜１０８が残存するとコンタクトプラグ１０８ａ同士が短絡する危険性があるので、そのＣＭＰはオーバーエッチ気味に行われる。その結果、図１（ｂ）に示したように、コンタクトプラグ１０８ａの周囲にエロージョンやリセスが発生して段差が生じ、同時にコンタクトプラグ１０８ａの上面も研磨されてしまう。この段差は、下部電極１０９に僅かな凹部を生じさせてその上の強誘電体膜１１０の結晶化に悪影響を及ぼして分極特性を劣化させることがある。
【００１７】
また、強誘電体キャパシタ１１２を形成する工程やその後の工程では、結晶化アニールあるいは回復アニールなど数々の熱工程を必要とする。
【００１８】
ところで、特開平１０−３０３３９８号公報に記載されているように、強誘電体キャパシタ直下のコンタクトプラグの材料にタングステンを用いた場合、タングステンプラグは非常に速い速度で且つ低い温度で酸化して下部電極とのコンタクト不良を生じさせる。また、強誘電体キャパシタ直下のコンタクトプラグの材料にポリシリコンを用いる場合でも、タングステンほどではないにしろやはり酸化してしまう。一旦酸化が始まるとプラグ全体まで広がり、容易にコンタクト不良を起こし、ＦｅＲＡＭデバイスの歩留まりの低下を引き起こす。
【００１９】
このように、強誘電体キャパシタの性能を向上させるには、さまざまなアニールを必要とするのだが、強誘電体キャパシタ直下のコンタクトプラグを正常に機能させるためにはある程度温度を下げる必要がある。
【００２０】
従って、強誘電体のキャパシタの性能向上とプラグのコンタクトの性能向上はトレードオフの関係にあった。
【００２１】
また、従来の強誘電体キャパシタの性能を維持するための技術として、バリアメタルを介してコンタクトプラグと下部電極を接続するとともに下部電極の下でバリアメタルを酸化防止用の絶縁膜で覆う構造が特開２０００−１３８３４９号公報、特開２０００−３４９２５２号公報に記載されている。そのような構造を形成するために、バリアメタルとその周囲の絶縁膜の双方の上面を平坦化する研磨工程が加えられているが、絶縁膜とバリアメタルとの研磨速度の違いから、図１（ｂ）に示したと同様にエロージョンやリセスが発生するおそれがある。しかも、バリアメタルと絶縁膜の成膜工程や絶縁膜とバリアメタルの研磨工程が加わり、さらにコンタクトプラグに対するバリアメタルの位置合わせマージンを考えなくてはならず、微細化には不向きである。
【００２２】
また、コンタクトプラグの酸化防止構造として、コンタクトホール内であって導電性プラグの上部に酸化防止用のバリアメタル層を形成することが、特開２０００−３４９２５５号公報、特表２００１−５０１３７５号公報に記載されている。しかし、そのような構造では、コンタクトホールの上部にバリアメタル層を埋め込むためのスペースを選択的に確保することが難しい。
【００２３】
本発明の目的は、キャパシタ下部電極とコンタクトプラグとのコンタクトを良好にすることができる半導体装置及びその製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記した課題は、半導体基板の表層に形成された第１不純物拡散領域と、前記半導体基板の表層に形成された第２不純物拡散領域と、前記半導体基板の上方に形成された第１絶縁膜と、前記第１絶縁膜に形成された第１ホールと、前記第１絶縁膜に形成された第２ホールと、前記第１ホール内に形成されて前記第１不純物拡散領域と電気的に接続され且つ前記第１絶縁膜の上面から出ている端部を有し、グルー膜とタングステン膜からなる第１導電性プラグと、前記第２ホール内に形成されて前記第２不純物拡散領域と電気的に接続され、且つ、前記第１絶縁膜の上面よりも上に出ている端部を有する第２導電性プラグと、前記第１絶縁膜上と前記第１導電性プラグ上とに形成されて該第１導電性プラグの前記端部を包み込み且つ上面が平坦な導電性酸素バリア膜と、前記第１絶縁膜上に形成されて前記第２導電性プラグの端部の側面を覆う絶縁性酸素バリア膜と、キャパシタ下部電極とキャパシタ誘電体膜とキャパシタ上部電極とを前記導電性酸素バリア膜上に順に積層してなるキャパシタとを有し、前記絶縁性酸素バリア膜は複数の膜を積層してなり、その最上層の膜として絶縁性密着膜が形成され、前記キャパシタ下部電極の一部が前記絶縁性密着膜上に形成されることを特徴とする半導体装置により解決する。
【００２５】
次に、本発明の作用について説明する。
【００２６】
本発明によれば、第１導電性プラグの端部が導電性酸素バリア膜で覆われているので、その第１導電性プラグに酸素が侵入し難くなり、種々のアニール工程で第１導電性プラグが異常酸化するのが防止される。
【００２７】
しかも、その導電性酸素バリア膜は、第１導電性プラグの端部を包み込むようにして形成されるので、該１導電性プラグとのコンタクト面積が広くなり、それらのコンタクト特性が良好にされる。
【００２８】
また、第１絶縁膜に第２ホールを形成し、端部が第１絶縁膜の上面よりも上に出る第２導電性プラグをその第２ホール内に形成しても良い。この場合は、この第２導電性プラグの端部の側面を覆う絶縁性酸素バリア膜を形成することで、第２導電性プラグの異常酸化が防止される。
【００２９】
更に、導電性酸素バリア膜の側面を絶縁性酸素バリア膜の側面で覆うことで、導電性酸素バリア膜の大きさを第１導電性プラグとほぼ同じに形成しても、側方からの酸素の侵入が防止されて第１導電性プラグの異常酸化が発生しなくなる。
【００３０】
また、上記絶縁性酸素バリア膜を複数の膜の積層膜で構成してもよい。その場合、最上層の膜として絶縁性密着膜を形成し、その絶縁性密着膜上にキャパシタの下部電極の一部が形成されるようにすると、下部電極と絶縁性酸素バリア膜との膜剥がれが防止される。
【００３１】
上記した課題は、半導体基板の表層に第１不純物拡散領域を形成する工程と、前記半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜をパターニングして前記第１不純物拡散領域の上方に第１ホールを形成する工程と、前記第１不純物拡散領域と電気的に接続されると共に上端部が前記第１絶縁膜の上面よりも上に出る第１導電性プラグを前記第１ホール内に形成する工程と、前記第１導電性プラグ上及び前記第１絶縁膜上に導電性酸素バリア膜を形成する工程と、前記導電性酸素バリア膜をパターニングして前記第１導電性プラグの前記上端部を覆うように残す工程と、前記第１絶縁膜上と前記導電性酸素バリア膜上とに絶縁性酸素バリア膜を形成する工程と、前記絶縁性酸素バリア膜を研磨して前記導電性酸素バリア膜の表面を露出させ、前記導電性酸素バリア膜と前記絶縁性酸素バリア膜との各上面を連続した平坦面にする工程と、前記平坦面上にキャパシタ下部電極用導電膜を形成する工程と、前記キャパシタ下部電極用導電膜上に強誘電体膜を形成する工程と、前記強誘電体膜上にキャパシタ上部電極用導電膜を形成する工程と、前記キャパシタ上部電極用導電膜、前記強誘電体膜、及び前記下部電極用導電膜をパターニングすることにより、キャパシタ下部電極、キャパシタ誘電体膜、及びキャパシタ上部電極を順に積層してなるキャパシタを形成する工程とを有することを特徴とする半導体装置の製造方法により解決する。
【００３２】
次に、本発明の作用について説明する。
【００３３】
本発明によれば、導電性酸素バリア膜と絶縁性酸素バリア膜の各上面を連続した平坦面にし、その平坦面上にキャパシタ下部電極用導電膜を形成するので、該キャパシタ下部電極用導電膜の上面も平坦形状となる。そのため、キャパシタ下部電極用導電膜がその上に形成される強誘電体膜の結晶化に悪影響を与えないので、強誘電体膜の分極特性が劣化するのが防止される。
【００３４】
しかも、第１導電性プラグの端部が第１絶縁膜の上面から出ている状態で導電性酸素バリア膜を形成するので、該導電性酸素バリア膜の結晶の割れが防止される。
【００３５】
更に、絶縁性酸素バリア膜を研磨する際、導電性酸素バリア膜は既にパターニングされて各第１導電性の上において電気的に孤立しているので、導電性酸素バリア膜を研磨ストッパー膜に用いて、該導電性酸素バリア膜と絶縁性酸素バリア膜の各上面を平坦化できる。
【００３６】
なお、導電性酸素バリア膜をパターニングする前に、該導電性酸素バリア膜の上に犠牲膜を形成し、該犠牲膜と導電性酸素バリア膜とをエッチバックして導電性バリア膜を平坦化するのが好適である。このようにすると、絶縁性酸素バリア膜を研磨する際、該絶縁性酸素バリア膜と導電性酸素バリア膜との各上面をより一層平坦にすることができる。
【００３７】
そのような犠牲膜は、回転塗布により形成することでその下の導電性酸素バリア膜の凹凸を吸収するので、犠牲膜の上面が平坦化され易くなり、エッチバック後の導電性酸素バリア膜の上面も平坦化され易くなる。
【００３８】
更に、犠牲膜を回転塗布により複数回に分けて成膜することで、各回の膜厚を薄くできて各回の膜厚分布の悪化が防止され、最終的な犠牲膜の膜厚分布の悪化が防止される。
【００３９】
また、犠牲膜として導電性酸素バリア膜とのエッチング選択比が約１：１となるものを使用することで、エッチバック前の犠牲膜の平坦な上面が導電性酸素バリア膜に転写される。
【００４０】
なお、第１導電性プラグの端部を第１絶縁膜の上面から出すには、第１絶縁膜上とその第１ホール内にプラグ用導電膜を形成した後、そのプラグ用導電膜を第１の研磨条件で選択的に研磨して第１絶縁膜上から除去する第１研磨工程を行い、その後、第２の研磨条件で第１絶縁膜を選択的に研磨する第２研磨工程を行えばよい。
【００４１】
上記第２の研磨条件としては、第１絶縁膜の研磨速度がプラグ形成用導電膜の研磨速度よりも速くなるものを採用するのが好適である。
【００４２】
そして、そのような研磨速度を得るには、第２の研磨条件で使用されるスラリーとして、第１の研磨条件で使用されるスラリーとは別のものを採用すればよい。
【００４３】
【発明の実施の形態】
以下に、本発明の実施形態を図面に基づいて説明する。
【００４４】
図２〜図９は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４５】
まず、図２（ａ）に示す断面構造を形成するまでの工程を説明する。
【００４６】
図２（ａ）に示すように、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン(SiO2)を埋め込んで素子分離絶縁膜２を形成する。そのような構造の素子分離絶縁膜２は、ＳＴＩ(Shallow Trench Isolation)と呼ばれる。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。
【００４７】
続いて、シリコン基板１の所定のトランジスタ形成領域にｐ型不純物を選択的に導入してｐウェル３を形成し、さらに、シリコン基板１のｐウェル３の表面を熱酸化して、ゲート絶縁膜４となるシリコン酸化膜を形成する。
【００４８】
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜とタングステンシリサイド膜を順次形成する。その後に、シリコン膜とタングステンシリサイド膜をフォトリソグラフィー法によりパターニングして、ゲート絶縁膜４の上にゲート電極６ａ、６ｂとして残す。なお、それらのゲート電極６ａ、６ｂはワード線（ＷＬ）の一部を構成する。
【００４９】
次に、ゲート電極６ａ、６ｂの両側のｐウェル３にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜５ｃを形成する。さらに、ＣＶＤ法により絶縁膜、例えば酸化シリコン（SiO2）膜をシリコン基板１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極６ａ、６ｂの両側部分に絶縁性のサイドウォールスペーサ７として残す。
【００５０】
続いて、ゲート電極６ａ、６ｂとサイドウォールスペーサ７とをマスクに使用して、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン注入する。これにより、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃのそれぞれに高濃度不純物領域が形成され、該第１〜第３のｎ型不純物拡散領域５ａ〜５ｃはＬＤＤ（Lightly Doped Drain）構造となる。
【００５１】
上記の拡散領域のうち、第１、第３のｎ型不純物拡散領域５ａ、５ｃは後述するキャパシタの下部電極に電気的に接続され、第２のｎ型不純物拡散領域５ｂは後述するビット線に電気的に接続される。
【００５２】
以上の工程により、ｐウェル３上にはゲート電極６ａ、６ｂとｎ型不純物拡散領域５ａ〜５ｃを有する２つのｎ型のＭＯＳトランジスタＴ1、Ｔ2が１つのｎ型不純物拡散領域５ｂを共通にして形成されたことになる。
【００５３】
次いで、ＭＯＳトランジスタＴ1、Ｔ2を覆うカバー絶縁膜８として約２００ｎｍの厚さの酸窒化シリコン（SiON）膜をプラズマＣＶＤ法によりシリコン基板１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第１層間絶縁膜（第１絶縁膜）９として厚さが１．０μｍ程度の酸化シリコン（SiO2）をカバー絶縁膜８の上に形成する。
【００５４】
続いて、第１層間絶縁膜９の上面を化学機械研磨（ＣＭＰ）法により平坦化する。その後、N2雰囲気中、約６５０℃で第１層間絶縁膜９をアニールして脱ガスを十分に行う。
【００５５】
次に、図２（ｂ）に示す構造を得るまでの工程について説明する。
【００５６】
まず、フォトリソグラフィー法によりカバー絶縁膜８と第１層間絶縁膜９とをパターニングして、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに至る深さのコンタクトホール９ａ〜９ｃを形成する。
【００５７】
次いで、第１層間絶縁膜９の上面とコンタクトホール９ａ〜９ｃの内面にグルー膜１０として厚さ約２０nmのチタン（Ti）と厚さ約５０nmの窒化チタン（TiN）とをスパッタ法によりこの順に形成する。更に、六フッ化タングステン（WF6）を用いるＣＶＤ法によりタングステン（W）膜（プラグ形成用導電膜）１１をグルー膜１０上に成長させて各コンタクトホール９ａ〜９ｃ内を完全に埋め込む。
【００５８】
次いで、図２（ｃ）に示すように、第１層間絶縁膜９を研磨ストッパー膜として使用しながら、タングステン膜１１とグルー膜１０とをＣＭＰ法により選択的に研磨して第１層間絶縁膜９の上面上から除去する。以下、この工程を第１研磨工程と言う。
【００５９】
その第１研磨工程の研磨条件としては、タングステン膜１１の研磨速度が第１絶縁膜９の研磨速度よりも早くなるものを採用する。そのような研磨は、例えば、タングステン膜１１の研磨速度が第１絶縁膜９の研磨速度よりも速くなるスラリーを使用することで実現される。そのようなタングステンＣＭＰ（Ｗ−ＣＭＰ）用のスラリーとしては、例えば、ＣＡＢＯＴ社製の商品名ＳＳＷ２０００がある。このＳＳＷ２０００では、タングステンの研磨速度が約３００nm/minであり、酸化シリコンの研磨速度が約１２nm/minであるので、研磨選択比（＝タングステンの研磨速度：酸化シリコンの研磨速度）は凡そ２５：１となる。
【００６０】
そして、この第１研磨工程により、タングステン膜１１とグルー膜１０とがコンタクトホール９ａ〜９ｃ内に第１導電性プラグ１２ａ、１２ｃ、及び第２導電性プラグ１２ｂとして残される。これらの導電性プラグは、それぞれ第１〜第３のｎ型不純物拡散領域５ａ〜５ｃと電気的に接続される。
【００６１】
次に、図３（ａ）に示すように、第１研磨工程で使用されたＣＭＰ装置を引き続き使用し、第１層間絶縁膜９の研磨速度がタングステン膜１１の研磨速度よりも速くなるような研磨条件で第１層間絶縁膜９をＣＭＰ法で研磨する。そのような研磨速度の違いにより、第１層間絶縁膜９は選択的に研磨されてその上面が削れるのに対し、各導電性プラグ１２ａ〜１２ｃは殆ど研磨されないので、各導電性プラグ１２ａ〜１２ｃの上端部は第１層間絶縁膜９の上面から突出することになる。以下、この工程を第２研磨工程と言う。
【００６２】
その第２研磨工程では、スラリーとして例えばＣＡＢＯＴ社製の商品名ＳＳ２５が使用される。このＳＳ２５では、酸化シリコンの研磨速度が約３３０nm/minであり、タングステンの研磨速度が約９nm/minであるので、研磨選択比（＝タングステンの研磨速度：酸化シリコンの研磨速度）は凡そ０．０３：１となる。
【００６３】
その後、基板温度を約３５０℃にし、第１層間絶縁膜９をN2プラズマに約１２０秒間曝す。
【００６４】
続いて、図３（ｂ）に示すように、突出している各導電性プラグ１２ａ〜１２ｃ上と第１層間絶縁膜９上とに、導電性酸素バリア膜１３として酸素透過防止能力が優れているイリジウム（Ir）膜を厚さ約２００nmの厚さにスパッタ法により形成する。そのような導電性酸素バリア膜１３としては、Ir膜の他に、ルテニウム（Ru）等の白金族金属よりなる膜を使用しても良い。
【００６５】
次に、図３（ｃ）に示すように、犠牲膜１４としてＰＺＴ膜をゾル・ゲル法で形成する。そのゾル・ゲル法では、まず、鉛アセテートトリハイドレイト（Pb(OAc)2・3H2O）とジルコンテトラヌブトキシド（Zr(O-n-Bu)4）とチタンテトライソプロポキシド（Ti(O-j-Pr)4）とを２メトキシエタノール（CH3OC2H4OH）に溶解させることにより、１０wt/%のＰＺＴ((Pb(Zr1-xTix)O3))溶液を作製する。次いで、シリコン基板１を不図示のスピンコータ内に入れ、導電性酸素バリア膜１３上に上記のＰＺＴ溶液を回転塗布することにより、厚さ約７０nmのＰＺＴ塗布膜を形成する。
【００６６】
続いて、基板温度約３６０℃で約２分間の仮焼ベークを行い、上記のＰＺＴ塗布膜中の溶媒成分を乾燥させる。その後、ＰＺＴ塗布膜の形成とその仮焼ベークとを上記と同じ方法で更に２回繰り返し、ＰＺＴ塗布膜の積層膜のトータル膜厚を約２００nmにする。なお、二回目のＰＺＴ塗布膜の厚さは約７０nmであり、三回目のＰＺＴ塗布膜の厚さは約６０nmである。そして、そのようなＰＺＴ塗布膜の積層膜を犠牲膜１４として使用する。
【００６７】
上記のように回転塗布で犠牲膜１４を形成することで、犠牲膜１４が下地の導電性酸素バリア膜１３の凹凸を吸収し、犠牲膜１４の上面は略平坦となる。
【００６８】
なお、犠牲膜１４を上記のように複数回に分けて成膜するのではなく一回で成膜してもよい。しかし、犠牲膜１４の厚さが約２００nmと比較的厚いので、回転塗布により一回で成膜するとその膜厚分布が悪くなる恐れがある。それに対し、上記のように犠牲膜１４を複数回に分けて成膜すると、各回の膜厚を薄くでき、各回の膜厚分布が悪くならないので、犠牲膜１４の膜厚分布も悪くならない。
【００６９】
また、上記のＰＺＴ膜に代えて、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料を犠牲膜１４として使用してもよい。
【００７０】
次に、図４（ａ）に示す構造を得るまでの工程を説明する。
【００７１】
まず、シリコン基板１をエッチングチャンバ（不図示）の下部電極上に載せ、基板温度を約２５℃にする。次いで、そのチャンバ内に塩素（Cl2）とアルゴン（Ar）とを流量比１０：４０（＝Cl2：Ar）で導入すると共にチャンバ内のガスを不図示のポンプで排気し、チャンバ内の圧力を約０．５Paに保持する。そして、下部電極に周波数４６０kHz、パワー１０００Wの低周波電力を印加し、且つ、下部電極と対向する上部電極に周波数１３．５６MHz、パワー１４００Wの高周波電力を印加して、上下の電極間にプラズマを発生させる。これにより、エッチングチャンバ内は、犠牲膜１４と導電性酸素バリア膜１３とのエッチング選択比が凡そ１：１となるようなエッチング雰囲気となる。
【００７２】
そして、上記のような状態を約３０秒間保持することにより、犠牲膜１４の上面からエッチバックを行う。このエッチバックでは、犠牲膜１４と導電性酸素バリア膜１３とのエッチング選択比が凡そ１：１なので、犠牲膜１４のエッチングから導電性酸素バリア膜１３のエッチングに移行する際に被エッチング面の形状が変化することはない。そのため、エッチバック前の犠牲膜１４の平坦な上面形状が導電性酸素バリア膜１３に転写され、エッチバック終了後には導電性バリア膜１３の上面は平坦形状となる。
【００７３】
なお、犠牲膜１４としてＳＯＧ（Spin on Glass）を使用することも考えられる。しかし、ＳＯＧと導電性酸素バリア膜１３とのエッチング速度は異なるので、上記のようにエッチバックにより犠牲膜１４の平坦な上面を導電性酸素バリア膜１４に転写できないので好ましくない。
【００７４】
次に、図４（ｂ）に示す構造を得るまでの工程を説明する。
【００７５】
まず、平坦化された導電性酸素バリア膜１３の上面上にレジストパターン（不図示）を形成する。次いで、先の図３（ａ）の工程で使用したエッチングチャンバ内の下部電極上にシリコン基板１を載せ、基板温度を約２５０℃にする。次いで、そのチャンバ内にArとHBrとO2とを流量比１：０．８（＝ HBr：O2）で導入すると共にチャンバ内のガスを不図示のポンプで排気し、チャンバ内の圧力を約０．５Paに保持する。そして、下部電極に周波数４６０kHz、パワー８００Wの低周波電力を印加し、且つ、上部電極に周波数１３．５６MHz、パワー３００Wの高周波電力を印加して、上下の電極間にプラズマを発生させる。
【００７６】
そして、この状態を約１６０秒間保持し、レジストパターンをエッチングマスクに使用して、導電性酸素バリア膜１３を選択的にエッチングする。これにより、導電性酸素バリア膜１３は、第１導電性プラグ１２ａ、１２ｃの端部を覆うようにしてパターニングされる。
【００７７】
このように導電性酸素バリア膜１３により第１導電性プラグ１２ａ、１２ｃの端部が覆われることで、該第１導電性プラグ１２ａ、１２ｃに酸素が侵入し難くなり、第１導電性プラグ１２ａ、１２ｃが後述の種々のアニール工程で酸化されるのを防止できる。
【００７８】
しかも、その導電性酸素バリア膜１３は、第１導電性プラグ１２ａ、１２ｃの端部を包み込むようにして形成されるので、該１導電性プラグ１２ａ、１２ｃとのコンタクト面積が広くなり、それらのコンタクト特性を良好にすることができる。
【００７９】
なお、単に導電性プラグの酸化を防止するだけなら、図１０に示すように、従来例の図１（ｂ）の工程の後にIrよりなる導電性酸素バリア膜１３をコンタクトプラグ１０８ａ上と層間絶縁膜１０８上とに形成することも考えられる。しかし、この方法では、コンタクトプラグ１０８ａ周囲のリセスの形状にそってIrの結晶が割れやすくなり、コンタクト特性が悪化する恐れがある。
【００８０】
これに対し、本実施形態のように第１導電性プラグ１２ａ、１２ｃの端部が突出している状態で導電性酸素バリア膜１３を形成すると、上記のような結晶の割れは生じず、コンタクト特性も悪化しない。
【００８１】
その後に、図４（ｃ）に示すように、導電性酸素バリア膜１３上及び第１層間絶縁膜９の上に、酸化防止絶縁膜１５ａとして酸窒化シリコン（SiON）膜又は窒化シリコン(Si3N4)膜をＣＶＤ法により例えば１００ｎｍの厚さに形成する。続いて、酸化防止絶縁膜１５ａ上に、絶縁性密着膜１５ｂとして例えばＴＥＯＳを用いるＣＶＤ法により厚さ３００ｎｍの酸化シリコン（SiO2）層を形成する。
【００８２】
さらに、図５（ａ）に示すように、導電性酸素バリア膜１３を研磨ストッパー膜とするＣＭＰにより絶縁性密着膜１５ｂと酸化防止絶縁膜１５ａを研磨してそれらを二層構造の絶縁性酸素バリア膜１６にすると共に、導電性酸素バリア膜１３の上面を露出させる。
【００８３】
この際、導電性酸素バリア膜１３は既にパターニングされて各第１導電性プラグ１２ａ、１２ｃの上において電気的に孤立しているので、従来のようにこのＣＭＰをオーバーエッチ気味に行う必要がない。そのため、導電性酸素バリア膜１３を研磨ストッパー膜に用いて、該導電性酸素バリア膜１３と絶縁性酸素バリア膜１６の各上面を平坦化できる。
【００８４】
また、そのＣＭＰでは、例えばスラリーに純水を添加して研磨速度を遅くし、研磨時間を微調整して研磨量をコントロールすることにより、絶縁性酸素バリア膜１３の過剰研磨を防止でき、研磨面を平坦化し易くすることができる。そのようなスラリーとしては、例えばＣＡＢＯＴ社のＳＳ２５が使用される。
【００８５】
しかも、上記のＣＭＰの前に、エッチバックにより導電性酸素バリア膜１３を予め平坦化してあるので、絶縁性酸素バリア膜１６と導電性酸素バリア膜１３との各上面をより一層平坦にすることができる。
【００８６】
上記により得られた二層構造の絶縁性酸素バリア膜１６は、その下の第２導電性プラグ１２ｂが後述の種々のアニール工程の際に酸化されるのを防止するように機能する。
【００８７】
この後に、図５（ｂ）に示すように、導電性酸素バリア膜１３上と絶縁性酸素バリア膜１６上とに、下部電極用導電膜１７として例えば厚さ２００ｎｍのIr膜、厚さ３０ｎｍのIrO2膜、厚さ３０ｎｍのPtO膜、及び厚さ５０ｎｍのPt膜をスパッタにより順に形成する。
【００８８】
この際、絶縁性酸素バリア膜１６を二層構造にし、絶縁性密着膜１５ｂ上に下部電極膜１７を形成したことで、該下部電極用導電膜１７が酸素バリア膜１６から剥がれるのを防止することができる。
【００８９】
また、その下部電極用導電膜１７は、絶縁性酸素バリア膜１６と導電性酸素バリア膜１３の平坦化された各上面に形成されるので、その下部電極用導電膜１７の上面もやはり平坦となる。
【００９０】
なお、下部電極用導電膜１７を形成する前又は後に例えば膜剥がれ防止のために絶縁性密着膜１５ｂをアニールする。アニール方法として、例えば、アルゴン雰囲気中で７５０℃、６０秒のＲＴＡ（Rapid Thermal Anneal）を採用する。
【００９１】
続いて、下部電極用導電膜１７上に、強誘電体膜１８として例えば厚さ１８０ｎｍのＰＺＴ膜をスパッタ法により形成する。強誘電体膜１８の形成方法は、その他に、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法などがある。また、強誘電体膜１８の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。
【００９２】
続いて、酸素含有雰囲気中で強誘電体膜１８をアニールにより結晶化する。そのアニールとして、例えばArとO2の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【００９３】
このとき、下部電極用導電膜１７の上面は平坦形状なので、その上の強誘電体膜１８の結晶化に悪影響を与えることがなく、また、その分極特性を劣化させることがない。
【００９４】
さらに、強誘電体膜１８の上に、上部電極用導電層１９として例えば厚さ２００ｎｍのIrO2層をスパッタ法により形成する。
【００９５】
次に、図６（ａ）に示す構造を得るまでの工程について説明する。まず、上部電極用導電膜１９上にTiN膜とSiO2膜を順に形成する。TiN膜はスパッタ法により形成され、また、SiO2膜はＴＥＯＳを用いるＣＶＤ法により形成される。その後、フォトリソグラフィー法によりこれらの積層膜をパターニングする。これにより、第１導電性プラグ１２ａ、１２ｃの上方でキャパシタの平面形状にパターニングされたハードマスク２０ａ、２０ｃが形成される。
【００９６】
続いて、ハードマスク２０ａ、２０ｃに覆われない領域の上部電極用導電膜１９、強誘電体膜１８、下部電極用導電膜１７を順次エッチングする。この場合、強誘電体膜１８は、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。なお、そのエッチングにより絶縁性密着膜１５ｂがエッチングされても、酸化防止絶縁膜１５ａがエッチングストッパーとして機能するので、第２導電性プラグ１２ｂが露出することはない。
【００９７】
以上により、図６（ｂ）に示すように、第１層間絶縁膜９上にキャパシタＱ１、Ｑ２が形成される。キャパシタＱ１、Ｑ２の各下部電極１７ａは下部電極用導電膜１７によって構成される。また、キャパシタＱ１、Ｑ２のキャパシタ誘電体層１８ａは強誘電体膜１８から構成され、さらに上部電極１９ａは上部電極用導電膜１９から構成される。
【００９８】
そのキャパシタＱ１、Ｑ２の各下部電極１７ａは、各々第１導電性プラグ１２ａ、１２ｃを介して、第１又は第３のｎ型不純物拡散領域５ａ、５ｃと電気的に接続される。
【００９９】
なお、ハードマスク２０ａ、２０ｃは、キャパシタＱ１、Ｑ２を形成した後に除去される。
【０１００】
次に、エッチングによる強誘電体膜１８のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
【０１０１】
このように強誘電体膜１８のパターニング直後に回復アニールなどの熱処理を施す場合、下部電極１７ａ直下の第１導電性プラグ１２ａ、１２ｃの耐熱性は、導電性酸素バリア膜１３の酸素透過性で決まり、また、下部電極１７ａ直下に位置しない第２導電性プラグ１２ｂの耐酸化性は、絶縁性酸素バリア膜１６の酸素透過性で決まる。
【０１０２】
上記のような熱プロセスがキャパシタＱ１、Ｑ２を形成する際にはかかるが、酸化防止絶縁膜１５ａとして窒化シリコン膜を用いた場合は、その窒化シリコン膜の厚さが７０ｎｍであれば、第２導電性プラグ１２ａｂのタングステンは異常酸化しない。
【０１０３】
また、Ir膜よりなる導電性酸素バリア膜１３と、下部電極１７ａの最下層のIr膜との合計膜厚が４００ｎｍであれば、酸素アニールにより第１導電性プラグ１２ａ、１２ｃ内のタングステンが異常酸化することは無い。本実施形態では、上記のIr膜の合計膜厚が約４００ｎｍあるので、第１導電性プラグ１２ａ、１２ｃは異常酸化しない。
【０１０４】
また、酸素アニールの温度を約１００℃上昇させるのに伴いIr膜の合計膜厚を約１００ｎｍ厚くすることで、アニール温度が上昇しても、第１導電性プラグ１２ａ、１２ｃの異常酸化を防止することができる。
【０１０５】
次に、図７（ａ）に示すように、キャパシタＱ１、Ｑ２上、及び絶縁性酸素バリア膜１６上に、キャパシタ保護絶縁膜２１として厚さ５０ｎｍのアルミナをスパッタにより形成する。このキャパシタ保護絶縁膜２１は、プロセスダメージからキャパシタＱ１、Ｑ２を保護するものであって、アルミナの他、ＰＺＴで構成してもよい。続いて、６５０℃で６０分間の条件でキャパシタＱ１、Ｑ２をファーネス内の酸素雰囲気内でアニールする。
【０１０６】
その後、ＨＤＰＣＶＤ(High Density Plasma CVD)により、第２層間絶縁膜（第２絶縁膜）２２として厚さ１．０μｍ程度の酸化シリコン（SiO2）をキャパシタ保護絶縁膜２１上に形成する。
【０１０７】
さらに、第２層間絶縁膜２２の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜２２の残りの厚さは、上部電極１９ａ上で３００ｎｍ程度とする。
【０１０８】
次に、図７（ｂ）に示す構造を得るまでの工程について説明する。
【０１０９】
まず、レジストマスク（不図示）を用いて、第２層間絶縁膜２２、キャパシタ保護絶縁膜２１、絶縁性酸素バリア膜１６をエッチングすることにより、第２導電性プラグ１０ｂの上にホール２２ｂを形成する。
【０１１０】
次に、ホール２２ｂ内と第２層間絶縁膜２２上に、グルー膜２３として厚さ５０ｎｍのTiN膜をスパッタ法により形成する。さらに、六フッ化タングステンを使用するＣＶＤ法によりタングステン（W）膜２４をグルー膜２３の上に成長させ、ホール２２ｂ内を完全に埋め込む。
【０１１１】
続いて、タングステン層２４、グルー膜２３をＣＭＰ法により研磨して第２層間絶縁膜２２の上面上から除去する。そして、ホール２２ｂ内に残されたタングステン膜２４及びグルー膜２３を第３導電性プラグ２５とする。
【０１１２】
これにより、第３導電性プラグ２５は、第２導電性プラグ１２ｂに接続されてvia-to-viaコンタクトとなり、第２の不純物拡散領域５ｂに電気的に接続される。
【０１１３】
さらに、窒素プラズマ雰囲気中で第２層間絶縁膜２２を３５０℃、１２０秒の条件でアニールする。
【０１１４】
次に、図８（ａ）に示すように、第３導電性プラグ２５上と第２層間絶縁膜２２上に、酸化防止膜絶縁２６としてSiON層をＣＶＤ法により１００ｎｍの厚さに形成する。
【０１１５】
続いて、図８（ｂ）に示すように、酸化防止絶縁膜２６、第２層間絶縁膜２２及びキャパシタ保護絶縁膜２１をフォトリソグラフィー法によりパターニングしてキャパシタＱ１、Ｑ２の各上部電極１９ａ上にホール２２ａ、２２ｃを形成する。ホール２２ａ、２２ｃを形成することによりダメージを受けたキャパシタＱ１、Ｑ２はアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度５５０℃として６０分間行われる。
【０１１６】
次に、図９（ａ）に示す構造を形成するまでの工程を説明する。
【０１１７】
まず、第２層間絶縁膜２２上に形成された酸化防止絶縁膜２６をエッチバックによって除去する。これにより、第３導電性プラグ２５の表面が露出する。
【０１１８】
続いて、キャパシタＱ１、Ｑ２の各上部電極１９ａ上のホール２２ａ、２２ｃ内と第２層間絶縁膜２２の上に多層金属膜を形成する。その多層金属膜として、例えば、厚さ６０ｎｍのTi膜、厚さ３０ｎｍのTiN膜、厚さ４００ｎｍのAl-Cu膜、厚さ５ｎｍのTi膜、及び７０ｎｍのTiN膜をスパッタ法により順に形成する。
【０１１９】
その後、この多層金属層をパターニングすることにより、第３導電性プラグ２５に接続される導電性コンタクトパッド２７ｂと、ホール２２ａ、２２ｃを通してキャパシタＱ１、Ｑ２の各上部電極１９ａに電気的に接続される一層目金属配線２７ａ、２７ｃとを形成する。
【０１２０】
なお、多層金属層をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、多層金属層の上に酸窒化シリコン（SiON）などの反射防止層（不図示）を３０ｎｍの厚さに形成し、さらに反射防止層上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いてエッチングする方法を採用する。反射防止層は、多層金属層のパターニング後にそのまま残してもよい。
【０１２１】
さらに、第２層間絶縁膜２２と一層目金属配線２７ａ、２７ｃと導電性コンタクトパッド２７ｂａとの上に第３層間絶縁膜２８を形成する。
【０１２２】
次に、図９（ｂ）に示す構造を得るまでの工程を説明する。
【０１２３】
まず、第３層間絶縁膜２８をパターニングして導電性コンタクトパッド２７ｂの上にビット線コンタクト用のホール２８ａを形成する。また、そのホール２８ａの中に下から順にTiN膜３０及びＷ膜２９からなる第４導電性プラグ３１を形成する。
【０１２４】
次に、第３層間絶縁膜２８上に、ビット線（ＢＬ）を含む二層目金属配線３２を形成する。二層目金属配線３２は、一層目金属配線２７ａ、２７ｃと同様の多層金属構造となっている。また、二層目金属配線３２は、第４導電性プラグ３１に接続されることにより、その下の導電性コンタクトパッド２７ｂ、第３導電性プラグ２５及び第２導電性プラグ１２ｂを介して第２のｎ型不純物拡散領域５ｂに電気的に接続される。
【０１２５】
その後に、二層目金属配線３２を覆う絶縁膜等が形成され、最後に窒化シリコン膜とＴＥＯＳにより形成される酸化シリコン膜との二層構造のカバー膜を形成するが、その詳細は省略する。
【０１２６】
上記した実施形態によれば、キャパシタＱ１、Ｑ２の下方の第１導電性プラグ１２ａ、１２ｃは、その端部が導電性酸素バリア膜１３で覆われる。従って、それら第１導電性プラグ１２ａ、１２ｃに酸素が侵入し難くなり、第１導電性プラグ１２ａ、１２ｃがアニール工程で異常酸化するのを防止できる。
【０１２７】
しかも、その導電性酸素バリア膜１３は、第１導電性プラグ１２ａ、１２ｃの端部を包み込むようにして形成されるので、該１導電性プラグ１２ａ、１２ｃとのコンタクト面積が広くなり、それらのコンタクト特性を良好にすることができる。
【０１２８】
さらに、第１導電性プラグ１２ａ、１２ｃの端部を第１絶縁膜９の上面から突出させた状態で導電性酸素バリア膜１３を形成することで、該導電性酸素バリア膜１３の結晶が割れるのを防止できる。
【０１２９】
そのうえ、パターニングされた導電性酸素バリア膜１３の側面が絶縁性酸素バリア膜１６によって覆われているので、導電性酸素バリア膜１３の大きさを第１導電性プラグ１２ａ、１２ｃとほぼ同じに形成したとしても、側方からの酸素の侵入が防止されて第１導電性プラグ１２ａ、１２ｃの異常酸化が発生しなくなる。
【０１３０】
一方、第２導電性プラグ１２ｂは、その上に形成される絶縁性酸素バリア膜１６により異常酸化が防止できる。
【０１３１】
その絶縁性酸素バリア膜１６は、それを酸化防止絶縁膜１５ａと絶縁性密着膜１５ｂとの二層構造にし、その絶縁性密着膜１５ｂ上に下部電極用導電膜１７を形成することで、該下部電極用導電膜１７と絶縁性酸素バリア膜１６との膜剥がれが防止できる。
【０１３２】
更に、導電性酸素バリア膜１３と絶縁性酸素バリア膜１６の各上面はＣＭＰにより連続した平坦面となっているので、その上の下部電極用導電膜１７の上面も平坦形状となる。従って、下部電極用導電膜１７がその上に形成される強誘電体膜１８の結晶化に悪影響を与えないので、強誘電体膜１８の分極特性が劣化するのを防止することができる。
【０１３３】
しかも、上記のＣＭＰにおいては、導電性酸素バリア膜１３は既にパターニングされて各第１導電性プラグ１２ａ、１２ｃの上において電気的に孤立しているので、従来のようにこのＣＭＰをオーバーエッチ気味に行う必要が無い。これにより、導電性酸素バリア膜１３を研磨ストッパー膜に用いて、該導電性酸素バリア膜１３と絶縁性酸素バリア膜１６の各上面を平坦化できる。
【０１３４】
そして、上記のＣＭＰの前に、犠牲膜１４を導電性酸素バリア膜１３上に形成し、それらをエッチバックすることにより導電性酸素バリア膜１３を予め平坦化してあるので、絶縁性酸素バリア膜１６と導電性酸素バリア膜１３とのＣＭＰ後の各上面をより一層平坦にすることができる。
【０１３５】
そして、その犠牲膜１４を回転塗布により形成することで、該犠牲膜１４が下地の導電性酸素バリア膜１３の凹凸を吸収し、犠牲膜１４の上面を平坦化し易くすることができる。これにより、エッチバック後の導電性酸素バリア膜１３の上面も平坦化され易くなる。
【０１３６】
更に、犠牲膜１４を回転塗布で複数回に分けて成膜することで、各回の膜厚を薄くできて各回の膜厚分布が悪くならないので、最終的な犠牲膜１４の膜厚分布が悪くなるのを防止できる。
【０１３７】
そして、犠牲膜１４として導電性酸素バリア膜１３とのエッチング選択比が約１：１となるものを使用することで、エッチバック前の犠牲膜１４の平坦な上面を導電性酸素バリア膜１３に転写することができる。
【０１３８】
また、通常のロジック品に比べてＦｅＲＡＭは強誘電体キャパシタ分だけ第１層間絶縁層９上で段差がある。従って、仮に、導電性コンタクトパッド２７ｂから第２のｎ型不純物拡散領域４ｂに至るコンタクトホールを一括エッチングで形成すると、そのコンタクトホールのアスペクト比が大きくなり、コンタクトホール内にグルー膜を埋め込むのが困難となる。その困難性を克服するには、最新の設備が必要である。
【０１３９】
これに対して、本実施形態では、第２のｎ型不純物拡散領域５ｂと導電性コンタクトパッド２７ｂの間において、２つの導電性プラグ１２ｂ、２５が上下に接続されたvia-to-viaコンタクトを形成している。これにより、上述のような困難性が生じないので、ＦｅＲＡＭ品の歩留まりを上げることができると共に、既存装置を使いまわすことができ、開発費および工程コストの削減が実現できるという利点が得られる。
【０１４０】
以上、本発明の実施の形態について詳細に説明したが、本発明は上記実施形態に限定されない。例えば、上記では、第１導電性プラグ１２ａ、１２ｃ及び第２導電性プラグ１２ｂはタングステンを主にして構成されたが、ポリシリコンによりこれらの導電性プラグを構成しても上記と同様の効果が得られる。また、上記ではキャパシタの誘電体膜として強誘電体材料を使用したが、これに代えて高誘電体材料を使用してもよい。
【０１４１】
以下に、本発明の特徴を付記する。
【０１４２】
（付記１）  半導体基板の表層に形成された第１不純物拡散領域と、
前記半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜に形成された第１ホールと、
前記第１ホール内に形成されて前記第１不純物拡散領域と電気的に接続され且つ前記第１絶縁膜の上面から出ている端部を有する第１導電性プラグと、
前記第１絶縁膜上と前記第１導電性プラグ上とに形成されて該第１導電性プラグの前記端部を包み込み且つ上面が平坦な導電性酸素バリア膜と、
キャパシタ下部電極とキャパシタ誘電体膜とキャパシタ上部電極とを前記導電性酸素バリア膜上に順に積層してなるキャパシタと
を有することを特徴とする半導体装置。
【０１４３】
（付記２）  前記半導体基板の表層に形成された第２不純物拡散領域と、
前記第１絶縁膜に形成された第２ホールと、
前記第２ホール内に形成されて前記第２不純物拡散領域と電気的に接続され、且つ、前記第１絶縁膜の上面よりも上に出ている端部を有する第２導電性プラグと、
前記第１絶縁膜上に形成されて前記第２導電性プラグの端部を覆う絶縁性酸素バリア膜と
を更に有することを特徴とする付記１に記載の半導体装置。
【０１４４】
（付記３）  前記第１導電性プラグ上の前記導電性酸素バリア膜と前記第２導電性プラグ上の前記絶縁性酸素バリア膜との各上面は、連続した平坦面をなすことを特徴とする付記２に記載の半導体装置。
【０１４５】
（付記４）  前記導電性酸素バリア膜の側面は、前記絶縁性酸素バリア膜の側面により覆われることを特徴とする付記２又は付記３に記載の半導体装置。
【０１４６】
（付記５）  前記絶縁性酸素バリア膜は複数の膜を積層してなり、その最上層の膜として絶縁性密着膜が形成され、
前記下部電極膜の一部が前記絶縁性密着膜上に形成されることを特徴とする付記２乃至付記４のいずれかに記載の半導体装置。
【０１４７】
（付記６）  前記絶縁性密着膜は酸化シリコン膜であることを特徴とする付記５に記載の半導体装置。
【０１４８】
（付記７）  前記絶縁性酸素バリア膜は、酸窒化シリコン膜又は窒化シリコン膜を含むことを特徴とする付記５又は付記６に記載の半導体装置。
【０１４９】
（付記８）  前記キャパシタと前記絶縁性酸素バリア膜とを覆う第２絶縁膜と、
前記第２絶縁膜に形成され、前記第２導電性プラグに至る深さの第３ホールと、
前記第３ホール内に形成されて前記第２導電性プラグと電気的に接続された第３導電性プラグと
を更に有することを特徴とする付記２に記載の半導体装置。
【０１５０】
（付記９）  前記導電性酸素バリア膜は白金族金属であることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置。
【０１５１】
（付記１０）  前記白金族金属は、イリジウム及びルテニウムのいずれかであることを特徴とする付記９に記載の半導体装置。
【０１５２】
（付記１１）  前記第１導電性プラグはタングステン又はポリシリコンを含むことを特徴とする付記１乃至付記１０のいずれかに記載の半導体装置。
【０１５３】
（付記１２）  前記第２導電性プラグはタングステン又はポリシリコンを含むことを特徴とする付記２に記載の半導体装置。
【０１５４】
（付記１３）  半導体基板の表層に第１不純物拡散領域を形成する工程と、
前記半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜をパターニングして前記第１不純物拡散領域の上方に第１ホールを形成する工程と、
前記第１不純物拡散領域と電気的に接続されると共に上端部が前記第１絶縁膜の上面よりも上に出る第１導電性プラグを前記第１ホール内に形成する工程と、
前記第１導電性プラグ上及び前記第１絶縁膜上に導電性酸素バリア膜を形成する工程と、
前記導電性酸素バリア膜をパターニングして前記第１導電性プラグの前記上端部を覆うように残す工程と、
前記第１絶縁膜上と前記導電性酸素バリア膜上とに絶縁性酸素バリア膜を形成する工程と、
前記絶縁性酸素バリア膜を研磨して前記導電性酸素バリア膜の表面を露出させ、前記導電性酸素バリア膜と前記絶縁性酸素バリア膜との各上面を連続した平坦面にする工程と、
前記平坦面上にキャパシタ下部電極用導電膜を形成する工程と、
前記キャパシタ下部電極用導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上にキャパシタ上部電極用導電膜を形成する工程と、
前記キャパシタ上部電極用導電膜、前記強誘電体膜、及び前記下部電極用導電膜をパターニングすることにより、キャパシタ下部電極、キャパシタ誘電体膜、及びキャパシタ上部電極を順に積層してなるキャパシタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１５５】
（付記１４）  前記第１不純物拡散領域を形成する工程は、前記半導体基板の表層に第２不純物拡散領域を形成する工程を有し、
前記第１ホールを形成する工程において、前記第２不純物拡散領域の上方の前記第１絶縁膜に第２ホールが形成され、
前記第１導電性プラグを形成する工程において、前記第２不純物拡散領域と電気的に接続される第２導電性プラグが前記第２ホール内に形成され、
前記絶縁性酸素バリア膜を形成する工程において、該絶縁性バリア膜が前記第２導電性プラグ上にも形成されることを特徴とする付記１３に記載の半導体装置の製造方法。
【０１５６】
（付記１５）  前記第１導電性プラグを形成する工程は、
前記第１ホール内及び前記第１絶縁膜上にプラグ用導電膜を形成する工程と、
第１の研磨条件で前記プラグ用導電膜を選択的に研磨して前記第１絶縁膜上から除去する第１研磨工程と、
前記第１研磨工程の後、第２の研磨条件で前記第１絶縁膜を選択的に研磨する第２研磨工程とを含むことを特徴とする付記１３又は付記１４に記載の半導体装置の製造方法。
【０１５７】
（付記１６）  前記第２の研磨条件として、前記第１絶縁膜の研磨速度が前記プラグ形成用導電膜の研磨速度よりも速くなるものを採用することを特徴とする付記１５に記載の半導体装置の製造方法。
【０１５８】
（付記１７）  前記第１の研磨条件と前記第２の研磨条件とで使用されるスラリーを変えることを特徴とする付記１６に記載の半導体装置の製造方法。
【０１５９】
（付記１８）  前記導電性酸素バリア膜をパターニングする工程の前に、前記導電性酸素バリア膜上に犠牲膜を形成し、該犠牲膜と前記導電性酸素バリア膜とをエッチバックして前記犠牲膜を除去することにより、前記導電性酸素バリア膜を平坦化する工程が行われることを特徴とする付記１３乃至付記１７のいずれかに記載の半導体装置の製造方法。
【０１６０】
（付記１９）  前記犠牲膜は回転塗布により形成されることを特徴とする付記１８に記載の半導体装置の製造方法。
【０１６１】
（付記２０）  前記犠牲膜の形成は複数回に分けて行われることを特徴とする付記１９に記載の半導体装置の製造方法。
【０１６２】
（付記２１）  前記犠牲膜として、前記導電性酸素バリア膜とのエッチング選択比が約１：１となるものを使用することを特徴とする付記１８乃至付記２０のいずれかに記載の半導体装置の製造方法。
【０１６３】
（付記２２）  前記犠牲膜としてＰＺＴ系材料よりなるものを使用することを特徴とする付記２１に記載の半導体装置の製造方法。
【０１６４】
（付記２３）  前記絶縁性酸素バリア膜を形成する工程は絶縁性密着膜を形成する工程とを有することを特徴とする付記１３乃至付記２２のいずれかに記載の半導体装置の製造方法。
【０１６５】
（付記２４）  前記キャパシタを形成する工程は、前記キャパシタ下部電極の一部が前記絶縁性密着膜上に形成されるように行われることを特徴とする付記２３に記載の半導体装置の製造方法。
【０１６６】
（付記２５）  前記絶縁性密着膜として、酸化シリコン膜又は酸窒化シリコン膜を使用することを特徴とする付記２３又は付記２４に記載の半導体装置の製造方法。
【０１６７】
（付記２６）  前記絶縁性酸素バリア膜を形成する工程は、前記第１絶縁膜上と前記パターニングされた導電性酸素バリア膜上とに酸化防止絶縁膜を形成する工程を有することを特徴とする付記１３乃至付記２５のいずれかに記載の半導体装置の製造方法。
【０１６８】
（付記２７）  前記酸化防止絶縁膜として酸化シリコン膜を使用することを特徴とする付記２６に記載の半導体装置の製造方法。
【０１６９】
（付記２８）  前記キャパシタと前記絶縁性酸素バリア膜とを覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜をパターニングして前記第２導電性プラグの上方に第３ホールを形成する工程と、
前記第２導電性プラグと電気的に接続される第３導電性プラグを前記第３ホール内に埋め込む工程と
を有することを特徴とする付記１４に記載の半導体装置の製造方法。
【０１７０】
【発明の効果】
以上説明したように、本発明によれば、第１導電性プラグの端部を導電性酸素バリア膜で覆うようにしたので、種々のアニール工程で第１導電性プラグが異常酸化するのを防止することができる。
【０１７１】
しかも、第１導電性の端部を包み込むようにその導電性酸素バリア膜を形成することで、１導電性プラグと導電性酸素バリア膜とのコンタクト特性が良好になる。
【０１７２】
また、第１導電性プラグの他に第２導電性プラグを形成する場合は、その第２導電性プラグの端部を覆う絶縁性酸素バリア膜を形成することで、第２導電性プラグの異常酸化を防止することができる。
【０１７３】
そして、そのように絶縁性酸素バリア膜を形成する場合は、その側面で導電性酸素バリア膜の側面を覆うことにより、導電性酸素バリア膜の大きさを第１導電性プラグとほぼ同じに形成しても、第１導電性プラグの異常酸化を防止できる。
【０１７４】
また、絶縁性酸素バリア膜を複数の膜の積層膜で構成し、その最上層の膜として絶縁性密着膜を形成することで、下部電極と絶縁性酸素バリア膜との膜剥がれが防止される。
【０１７５】
更に、本発明によれば、導電性酸素バリア膜と絶縁性酸素バリア膜の各上面を連続した平坦面にし、その平坦面上にキャパシタ下部電極用導電膜を形成するので、キャパシタ下部電極用導電膜がその上に形成される強誘電体膜の結晶化に悪影響を与えず、強誘電体膜の分極特性が劣化するのを防止することができる。
【０１７６】
しかも、第１導電性プラグの端部が第１絶縁膜の上面から出ている状態で導電性酸素バリア膜を形成するので、該導電性酸素バリア膜の結晶の割れを防止できる。
【０１７７】
また、絶縁性酸素バリア膜を研磨する際、導電性酸素バリア膜は既にパターニングされて各第１導電性の上において電気的に孤立しているので、導電性酸素バリア膜を研磨ストッパー膜に用いて、該導電性酸素バリア膜と絶縁性酸素バリア膜の各上面を平坦化できる。
【０１７８】
更に、導電性酸素バリア膜をパターニングする前に該導電性酸素バリア膜をエッチバックにより平坦化しておくことで、絶縁性酸素バリア膜と導電性酸素バリア膜との各上面をより一層平坦にすることができる。
【０１７９】
そして、そのエッチバックに使用される犠牲膜を回転塗布により形成することで、犠牲膜の上面が平坦化され易くなるので、エッチバック後の導電性酸素バリア膜の上面も平坦化し易くなる。
【０１８０】
更に、犠牲膜を回転塗布により複数回に分けて成膜することで、各回の膜厚を薄くできて各回の膜厚分布の悪化が防止され、最終的な犠牲膜の膜厚分布の悪化を防止できる。
【０１８１】
また、上記の犠牲膜として導電性酸素バリア膜とのエッチング選択比が約１：１となるものを使用することで、エッチバック前の犠牲膜の平坦な上面を導電性酸素バリア膜に転写することができる。
【図面の簡単な説明】
【図１】  図１（ａ）〜（ｃ）は、従来例に係る半導体装置の製造方法について示す断面図である。
【図２】  図２（ａ）〜（ｃ）は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図３】  図３（ａ）〜（ｃ）は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図４】  図４（ａ）〜（ｃ）は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図５】  図５（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【図６】  図６（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その５）である。
【図７】  図７（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その６）である。
【図８】  図８（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その７）である。
【図９】  図９（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その８）である。
【図１０】  比較例に係る半導体装置の製造方法について示す断面図である。
【符号の説明】
１、１０１・・・シリコン基板（半導体基板）、２、１０２・・・素子分離絶縁膜、３・・・ｐウェル、４、１０４ａ・・・ゲート絶縁膜、５ａ〜５ｃ・・・第１〜第３のｎ型不純物拡散領域、６ａ、６ｂ、１０４ｂ・・・ゲート電極、７、１０５・・・サイドウォールスペーサ、８・・・カバー絶縁膜、９・・・第１層間絶縁膜、９ａ〜９ｃ、１０７ａ・・・コンタクトホール、１０、２３・・・グルー膜、１１、２４、２９、１０８・・・タングステン膜、１２ａ、１２ｃ・・・第１導電性プラグ、１２ｂ第２導電性プラグ、１３・・・導電性酸素バリア膜、１４・・・犠牲膜、１５ａ・・・酸化防止絶縁膜、１５ｂ・・・絶縁性密着膜、１６・・・絶縁性酸素バリア膜、１７・・・下部電極用導電膜、１７ａ・・・下部電極、１８、１１０・・・強誘電体膜、１８ａ・・・キャパシタ誘電体膜、１９・・・上部電極用導電膜、１９ａ・・・上部電極、２０ａ、２０ｂ・・・ハードマスク、２１・・・キャパシタ保護絶縁膜、２２・・・第２層間絶縁膜、２２ａ、２２ｃ・・・ホール、２５・・・第３導電性プラグ、２６・・・酸化防止絶縁膜、２７ａ、２７ｃ・・・一層目金属配線、２７ｂ・・・導電性コンタクトパッド、２８・・・第３層間絶縁膜、３０・・・TiN膜、３１・・・第４導電性プラグ、３２・・・二層目金属配線、１０３・・・ウェル、１０４・・・ＭＯＳトランジスタ、１０４ｃ、１０４ｄ・・・不純物拡散領域、１０７・・・層間絶縁膜、１０８ａ・・・コンタクトプラグ、１０９・・・第１金属膜、１１１・・・第２金属膜、１１２・・・強誘電体キャパシタ。
【図１】
0004316188.tif 000002
【図２】
0004316188.tif 000003
【図３】
0004316188.tif 000004
【図４】
0004316188.tif 000005
【図５】
0004316188.tif 000006
【図６】
0004316188.tif 000007
【図７】
0004316188.tif 000008
【図８】
0004316188.tif 000009
【図９】
0004316188.tif 000010
【図１０】
0004316188.tif 000011