(57)【特許請求の範囲】
【請求項１】
スタティックランダムアクセスメモリセルを製造する方法であって、
前記スタティックランダムアクセスメモリセルは、
電源および接地電極と、
第１の負荷トランジスタおよび第１のプルダウントランジスタとを含み、前記第１の負荷トランジスタおよび前記第１のプルダウントランジスタは前記電源から前記接地電極にかけてこの順序で互いに直列に接続されており、前記第１の負荷トランジスタのゲート電極と前記第１のプルダウントランジスタのゲート電極とは互いに接続されており、前記スタティックランダムアクセスメモリセルはさらに、
第２の負荷トランジスタおよび第２のプルダウントランジスタとを含み、前記第２の負荷トランジスタおよび前記第２のプルダウントランジスタは前記電源から前記接地電極にかけてこの順序で互いに直列に接続されており、前記第２の負荷トランジスタのゲート電極と前記第２のプルダウントランジスタのゲート電極とは互いに接続されており、前記スタティックランダムアクセスメモリセルはさらに、
相補ビット線のうちの一方に、および前記第１の負荷トランジスタと前記第１のプルダウントランジスタとを接続する第１の記憶ノードにそれぞれ接続されたソース／ドレイン電極を含む、第１のパスゲートトランジスタと、
相補ビット線のうちの他方に、および前記第２の負荷トランジスタと前記第２のプルダウントランジスタとを接続する第２の記憶ノードにそれぞれ接続されたソース／ドレイン電極を含む、第２のパスゲートトランジスタとを含み、前記第１のパスゲートトランジスタのゲート電極と前記第２のパスゲートトランジスタのゲート電極とは互いに接続されており、前記スタティックランダムアクセスメモリセルはさらに、
前記第１の記憶ノードから前記第２の記憶ノードにかけて直列に接続された２つのフィールドキャパシタを含み、前記キャパシタは、前記第１の負荷トランジスタの前記ゲート電極および前記第１のプルダウントランジスタの前記ゲート電極の各々から、前記第２の負荷トランジスタの前記ゲート電極および前記第２のプルダウントランジスタの前記ゲート電極の各々にかけて直列に接続されており、
前記第１のプルダウントランジスタおよび前記第２のプルダウントランジスタは、前記第１のプルダウントランジスタと前記第２のプルダウントランジスタとを隔てるトレンチを有する基板上に互いに隣接して形成されており、
前記２つのフィールドキャパシタは、前記第１のプルダウントランジスタのソース／ドレイン電極の一方と、前記第２のプルダウントランジスタのソース／ドレイン電極の一方と、前記トレンチの全表面に沿って形成されたトレンチ誘電体膜と、前記トレンチ誘電体膜により規定された凹部を充填する導電材料とから構成され、
前記方法は、
露出された前記トレンチの中へ層を堆積し、前記トレンチを構成する底および壁上にエッチングストップ層として機能する前記トレンチ誘電体膜を形成するステップと、
前記トレンチ誘電体膜により規定された前記凹部を充填し、前記第１のプルダウントランジスタおよび前記第２のプルダウントランジスタを覆う絶縁層を設けるステップと、
前記トレンチ誘電体があらわになるまで、前記トレンチ誘電体膜を前記エッチングストップ層として使用して、前記凹部内から、かつ、前記第１のプルダウントランジスタと前記第２のプルダウントランジスタとの間から、前記絶縁層を選択的に除去するステップとを含み、前記選択的に除去するステップは、ローカル相互接続エッチングステップ中にエッチングすることにより行なわれ、前記方法はさらに、
前記トレンチ内に前記導電材料を堆積するステップとを含み、前記導電材料は前記トレンチを実質的に充填する、方法。
【請求項２】
前記エッチングストップ層は、シリコンナイトライド層である、請求項１に記載の方法。
【請求項３】
前記シリコンナイトライド層は前記トレンチの底を覆う、請求項２に記載の方法。
【請求項４】
前記導電材料はドープしたポリシリコンまたはタングステンである、請求項３に記載の方法。
【請求項５】
前記トレンチは深さ０．３ミクロンである、請求項４に記載の方法。
【請求項６】
スタティックランダムアクセスメモリセルであって、
電源および接地電極と、
第１の負荷トランジスタおよび第１のプルダウントランジスタとを含み、前記第１の負荷トランジスタおよび前記第１のプルダウントランジスタは前記電源から前記接地電極にかけてこの順序で互いに直列に接続されており、前記第１の負荷トランジスタのゲート電極と前記第１のプルダウントランジスタのゲート電極とは互いに接続されており、前記スタティックランダムアクセスメモリセルはさらに、
第２の負荷トランジスタおよび第２のプルダウントランジスタとを含み、前記第２の負荷トランジスタおよび前記第２のプルダウントランジスタは前記電源から前記接地電極にかけてこの順序で互いに直列に接続されており、前記第２の負荷トランジスタのゲート電極と前記第２のプルダウントランジスタのゲート電極とは互いに接続されており、前記スタティックランダムアクセスメモリセルはさらに、
相補ビット線のうちの一方に、および前記第１の負荷トランジスタと前記第１のプルダウントランジスタとを接続する第１の記憶ノードにそれぞれ接続されたソース／ドレイン電極を含む、第１のパスゲートトランジスタと、
相補ビット線のうちの他方に、および前記第２の負荷トランジスタと前記第２のプルダウントランジスタとを接続する第２の記憶ノードにそれぞれ接続されたソース／ドレイン電極を含む、第２のパスゲートトランジスタとを含み、前記第１のパスゲートトランジスタのゲート電極と前記第２のパスゲートトランジスタのゲート電極とは互いに接続されており、前記スタティックランダムアクセスメモリセルはさらに、
前記第１の記憶ノードから前記第２の記憶ノードにかけて直列に接続された２つのキャパシタを含み、前記キャパシタは、前記第１の負荷トランジスタの前記ゲート電極および前記第１のプルダウントランジスタの前記ゲート電極の各々から、前記第２の負荷トランジスタの前記ゲート電極および前記第２のプルダウントランジスタの前記ゲート電極の各々にかけて直列に接続されており、
前記第１のプルダウントランジスタおよび前記第２のプルダウントランジスタは、前記第１のプルダウントランジスタと前記第２のプルダウントランジスタとを隔てるトレンチを有する基板上に互いに隣接して形成されており、
前記２つのキャパシタは、前記第１のプルダウントランジスタのソース／ドレイン電極の一方と、前記第２のプルダウントランジスタのソース／ドレイン電極の一方と、前記トレンチの全表面に沿って形成されたトレンチ誘電体膜と、前記トレンチ誘電体膜により規定された凹部を充填する導電材料とから構成されており、
前記トレンチの全表面に沿って形成された前記トレンチ誘電体膜は、前記トレンチを充填する前記導電材料が前記基板に電気的に接続され、それにより、バイアスされた２つのキャパシタを形成するように、前記トレンチの底からエッチングで除去される、スタティックランダムアクセスメモリセル。
【請求項７】
前記トレンチは浅いアイソレーショントレンチである、請求項６に記載のスタティックランダムアクセスメモリセル。
【請求項８】
前記第１および第２の負荷トランジスタと、前記第１および第２のプルダウントランジスタと、前記第１および第２のパスゲートトランジスタとは、横方向トランジスタである、請求項６に記載のスタティックランダムアクセスメモリセル。
【請求項９】
前記トレンチは深さが最大０．４ミクロンである、請求項６に記載のスタティックランダムアクセスメモリセル。
【請求項１０】
前記導電材料はドープしたポリシリコンである、請求項６に記載のスタティックランダムアクセスメモリセル。
【請求項１１】
前記トレンチ誘電体膜はシリコンナイトライドである、請求項６に記載のスタティックランダムアクセスメモリセル。
【請求項１２】
前記トレンチ誘電体膜は厚さが最大５００オングストロームである、請求項６に記載のスタティックランダムアクセスメモリセル。
【請求項１３】
前記２つのキャパシタは、前記第１および第２の負荷トランジスタと、前記第１および第２のプルダウントランジスタと、前記第１および第２のパスゲートトランジスタとが形成された後に、およびローカル相互接続の形成中に形成される、請求項６に記載のスタティックランダムアクセスメモリセル。
【請求項１４】
前記トレンチおよび前記ローカル相互接続用の前記導電材料はタングステンである、請求項１３に記載のスタティックランダムアクセスメモリセル。
【発明の詳細な説明】
【０００１】
【関連事件への相互参照】
この出願は、当出願と同日出願のケプラー（Kepler）他による「ローカル相互接続を介するゲートキャパシタへの容量の増加したメモリセルおよびそのようなセルを作るための方法」（“A Memory Cell Having Increased Capacitance Via A Local Interconnect To Gate Capacitor And A Method For Making Such A Cell”）と題された、米国特許第５，８４４，８３６号と関連する。この出願はまた、当出願と同日出願のセルクック（Selcuk）による「記憶ノード間に埋込み側壁キャパシタを有するスタティックランダムアクセスメモリセルおよびそのようなセルを作るための方法」（“A Static Random Access Memory Cell Having Buried Sidewall Capacitors Between Storage Nodes And A Method For Making Such A Cell”）と題された、米国特許第６，１３０，４７０号と関連する。
【０００２】
【発明の分野】
この発明は、一般的に質の向上した容量を有する集積回路装置に関する。より特定的には、この発明は質の向上した容量を有するＳＲＡＭセルに関する。
【０００３】
【発明の背景】
ランダムアクセスメモリ（ＲＡＭ）装置などの半導体メモリ装置は、典型的に少なくとも１本のビット線に結合される多数のメモリセルを含む。メモリセルはしばしば、少なくとも１つの記憶装置と、記憶ノードと、パスゲートトランジスタとを含む。一般的には、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルでは、駆動トランジスタなどの２つの記憶装置が２つのパスゲートトランジスタの間に結合され、ビット線がパスゲートトランジスタの各々に結合される。そのため、各メモリセルは大抵２本のビット線の間に位置する。
【０００４】
パスゲートトランジスタ（たとえば転送ゲート）は、ワード線に結合されるゲート電極を有する。アドレスまたは選択信号などの信号が、メモリセルと関連づけられるワード線上に付与され、特定のメモリセルを選択するか、または特定のメモリセルにアクセスする。一旦メモリセルをワード線を介して選択すると、ビット線を介してパスゲートトランジスタを通じてメモリセルを読出したり、メモリセルに書込みをすることができる。
【０００５】
ＳＲＡＭのメモリセルは多くの場合、逆並列に接続される２つのインバータを含む。基本的に、各セルはフリップフロップであり、２つの安定状態を有する（たとえば論理１または論理０）。メモリセルは一般的に４個または６個のトランジスタから作られる。４個のトランジスタのＳＲＡＭセルでは、第１の抵抗器が第１の記憶ノードにおいて第１のプルダウン（たとえば記憶または駆動）トランジスタと直列に結合され、第２の抵抗器が第２の記憶ノードにおいて第２のプルダウントランジスタと直列に結合される。第１のパスゲートは第１のビット線と第１の記憶ノードとの間に結合され、第２のパスゲートは第２のビット線と第２の記憶ノードとの間に結合される。
【０００６】
６個のトランジスタのメモリセルでは、第１および第２の抵抗器は第１および第２の負荷トランジスタによって置換えられる。負荷トランジスタはＰチャネルトランジスタまたはデプリーションモードＮチャネルトランジスタであってもよい。４個のトランジスタセルと６個のトランジスタセルとの双方に対して、プルダウントランジスタおよびパスゲートトランジスタは通常、Ｎチャネルエンハンスメントモードトランジスタである。
【０００７】
技術が進歩するにつれ、１つの半導体基板上により多くのメモリセルを位置づけることができるように、メモリセルの大きさは着実に縮小されてきた。さらに、電源も減少してきた。メモリセルの大きさが縮小し、電源が減少したことで、各記憶ノードにおいて蓄えられる電荷の量が減少する。ノードあたりの電荷蓄積が減少する傾向のため、寄生漏洩の問題によってメモリセルが電荷を損失しやすくなる。
【０００８】
そのため、質の向上した電荷蓄積能力を備えたメモリセルが必要である。また、長時間にわたって論理信号を記憶し保持することができる最小の大きさのメモリセルが必要である。さらに、比較的ノイズに対して免疫のある、多数の付加的な製造ステップを必要としない小型の安定したメモリセルが必要である。
【０００９】
【発明の概要】
この発明は、質の向上した結合容量を有するメモリセルに関する。メモリセルは、第１のプルダウントランジスタおよび第２のプルダウントランジスタを含む。第１のプルダウントランジスタは第１の記憶ノードに結合され、第２のプルダウントランジスタは第２の記憶ノードに結合される。第１のプルダウントランジスタは第２のプルダウントランジスタの近くに存在し、第１のプルダウントランジスタはトレンチによって第２のプルダウントランジスタから隔てられている。トレンチは、内側が絶縁材料で覆われた側壁を有する。トレンチは導電材料で充填されており、第１の記憶ノードに最も近いトレンチ容量性素子を形成する。
【００１０】
この発明はさらに、第１の記憶ノードと第２の記憶ノードとの間にフィールドキャパシタを有するメモリセルを製造する方法に関する。メモリセルは、半導体基板上に形成される第１および第２のプルダウントランジスタを含む。方法は、第１のプルダウントランジスタと第２のプルダウントランジスタとの間の位置において半導体基板内にアイソレーショントレンチを形成するステップと、アイソレーショントレンチ内にライナー酸化物を設けるステップと、トレンチ内に導電材料を堆積してトレンチを実質的に充填するステップとを含む。その位置は記憶ノードのいずれか、またはその両方に最も近い。
【００１１】
この発明はまたさらに、第１の記憶ノードと第２の記憶ノードとの間にフィールドキャパシタを有するメモリセルを製造する方法に関する。メモリセルは、基板上に形成される第１のプルダウントランジスタおよび第２のプルダウントランジスタを含む。この方法は、第１のプルダウントランジスタと第２のプルダウンとを隔てているトレンチ内のトレンチ誘電体を除去するステップと、エッチングストップ層を設けるステップと、第１のプルダウントランジスタおよび第２のプルダウントランジスタの上に絶縁層を設けるステップと、第１のプルダウントランジスタと第２のプルダウントランジスタとの間から絶縁層を選択的に除去するステップと、トレンチ内に導電材料を堆積するステップとを含む。エッチングストップ層はトレンチの側壁の内側を覆っており、導電材料がトレンチを実質的に充填している。
【００１２】
この発明の一局面では、ＳＲＡＭメモリセルの安定性は、メモリセルに関連づけられる半導体基板内に容量性構造を提供することによって向上する。容量性構造は好ましくは、アイソレーショントレンチ内に位置する。構造はフローティングフィールドキャパシタであってもよく、または基板を介して接地に結合されるフィールドキャパシタであってもよい。プルダウントランジスタのドレイン（たとえばセルの記憶ノード）はフィールドキャパシタの一方のプレートを作り、トレンチ内の導電材料はフィールドキャパシタの他方のプレートを作る。容量性構造はドレイン領域間に位置する。容量性導電材料は、内側が誘電体材料で覆われたトレンチを実質的に充填する。容量性構造は、メモリセルと関連づけられた容量の質を向上する。
【００１３】
この発明の別の局面では、メモリセルの質の向上した容量は２個のキャパシタによって概略的に具体化される。２個のキャパシタは、２個の記憶ノード間で直列に結合される。キャパシタは、メモリセルがより安定して動作できるようにし、メモリセルがより多くの電荷を蓄積できるため、より大きなノイズ免疫性を有することを可能にする。
【００１４】
この発明のさらに別の局面では、フィールドキャパシタは、セルの横方向プルダウントランジスタ間のアイソレーショントレンチ内にドープしたポリシリコンを堆積することによって形成される。アイソレーショントレンチは、その酸化物材料がエッチングによって除去された浅いトレンチアイソレーション特徴であってもよい。トレンチの内側は誘電体材料で覆われている。
【００１５】
さらに別の局面では、トレンチ内に元々充填されている誘電体材料はローカル相互接続プロセスステップの直前に除去される。ローカル相互接続プロセスにおいて一般的に用いられるエッチングストップ層はトレンチ内にライナーを形成し、ローカル相互接続導体はトレンチ内に堆積されフィールドキャパシタを形成する。フィールドキャパシタを作るためにローカル相互接続プロセスステップを使用することで、フィールドキャパシタを余分なプロセスステップを最も少なくして形成することができる。
【００１６】
この発明は、以下に添付の図面に関連して説明され、添付の図面において同じ参照番号は同じ要素を示す。
【００１７】
【この発明の好ましい例示的な実施例の詳細な説明】
図１では、メモリセル１０は相補ビット線１２および１４の間に結合され、ワード線１６に結合される。メモリセル１０は好ましくは、スタティックランダムアクセスメモリセル（ＳＲＡＭ）であり、負荷トランジスタ１８、負荷トランジスタ２０、駆動またはプルダウンダウントランジスタ２２、およびプルダウントランジスタ２４を含む。トランジスタ１８、２０、２２および２４は共に結合され、記憶ノード２６および記憶ノード２８を有する交差結合されたインバータを形成する。
【００１８】
トランジスタ１８および２０は好ましくはＰチャネルトランジスタであるが、ポリシリコンもしくは他の抵抗器、Ｎチャネルデプリーションモードトランジスタ、または、プルダウントランジスタ２２および２４がターンオンされる際にそれぞれ記憶ノード２６および２８において電圧を下げるための他の電気的装置で置換えてもよい。プルダウントランジスタ２２および２４は好ましくはＮチャネルトランジスタであるが、バイポーラトランジスタなどの他のタイプのトランジスタまたは他の装置を利用してもよい。トランジスタ２２および２４は好ましくは、従来のエンハンスメントモードトランジスタであり、０．５から０．６ボルト（Ｖ）の間のゲートしきい値電圧を有する。
【００１９】
記憶ノード２６はパスゲートトランジスタ３０に結合され、パスゲートトランジスタ３０はワード線１６によって制御される。記憶ノード２８はパスゲートトランジスタ３２に結合され、パスゲートトランジスタ３２もワード線１６によって制御される。パスゲートトランジスタ３０および３２は好ましくは、０．５から０．６０の間のゲートしきい値電圧を有するＮチャネルエンハンスメントモードトランジスタであるが、他のタイプのトランジスタを利用してもよい。
【００２０】
トランジスタ１８および２２は、導電ライン２３に入力を有する第１のインバータを形成し、トランジスタ２０および２４は、導電ライン２５に入力を有する第２のインバータを形成する。導電ライン２３は、トランジスタ２０および２４によって形成される第２のインバータの出力（たとえば記憶ノード２８）に結合される。同様に、導電ライン２５は、トランジスタ１８および２２によって形成される第１のインバータの出力（たとえば記憶ノード２６）に結合される。すなわち、トランジスタ１８、２０、２２および２４は、記憶ノード２６および２８に出力を有する交差結合されたインバータを形成する。
【００２１】
動作中、セル１０は論理信号データ、または論理１（たとえばＶＣＣ）または論理０（たとえば接地）などの情報をノード２６および２８上に記憶する。トランジスタ２２がターンオンされると、トランジスタ１８はターンオフされ、ノード２６は接地に結合される。トランジスタ２４がターンオフされると、トランジスタ２０はターンオンされ、ノード２８はＶＣＣまたは電源に結合される。逆に、トランジスタ２２がターンオフされると、トランジスタ１８はターンオンされ、ノード２６はＶＣＣに結合される。トランジスタ２４がターンオンされると、トランジスタ２０はターンオフされ、ノード２８は接地に結合される。一般的に、ノード２６上に記憶される論理レベルは、ノード２８上に記憶される論理レベルの反対である。
【００２２】
セル１０は、論理１またはＶＣＣなどの選択信号がワード線１６上に付与されると、ノード２６および２８に対して読出および書込をするためにアクセスされる。ワード線１６上の選択信号に応答して、パスゲートトランジスタ３０および３２がそれぞれビット線１２および１４をノード２６および２８へ結合するとき、メモリセル１０がアクセスされる。一般的に、線１２および１４上の信号は互いに相補である。
【００２３】
読出動作では、セル１０は線１６上に選択信号を付与することによってアクセスされる。読出動作の間、記憶ノード２６における信号はビット線１２に付与され、記憶ノード２８における信号はビット線１４に付与される。線１２および１４上の信号は次にセンスアンプ（図示せず）によって読まれる。
【００２４】
書込動作では、セル１０は線１６上に選択信号を付与することによってアクセスされる。書込動作の間、ビット線１２上の信号はノード２６へ駆動され、ビット線１４上の信号はノード２８へ駆動される。線１６上の選択信号が取り除かれた後、セル１０は線１２および１４上で駆動された信号を記憶する。セル１０は、それぞれノード２６および２８上に信号を記憶する。
【００２５】
ノード２６および２８の電荷蓄積能力を増加するために、メモリセル１０は有利に記憶ノード２６と記憶ノード２８との間にキャパシタ４０を用い、記憶ノード２６と記憶ノード２８との間にキャパシタ４２を用いる。キャパシタ４０はプレート３９およびプレート３１を含み、キャパシタ４２はプレート４３およびプレート４５を含む。
【００２６】
キャパシタ４０および４２は、トランジスタ１８、２０、２２および２４が記憶ノード２６および２８上により多くの電荷を蓄積できるようにする。そのため、セル１０の小ささおよび線１２および１４の長さにかかわらず、ノード２６および２８は、線１２および１４上に安定した論理信号を付与できる。さらに、質の向上した容量はセル１０の安定性およびノイズに対する免疫性を強める。
【００２７】
図２では、わかりやすくするためにセル１０の部分６０が示される。トランジスタ２２および２４は好ましくは横方向トランジスタである。さらに、トランジスタ１８、２０、２２、２４、３０および３２は、横方向トランジスタ、縦方向トランジスタ、または薄膜トランジスタであってもよい。トランジスタ２２のゲート５４はノード２８に結合され、トランジスタ２４のゲート５６はノード２６に結合される。トランジスタ２２のドレイン６６はノード２６に結合され、トランジスタ２４のドレイン６４はノード２８に結合される。トランジスタ２２のソース７２は接地に結合され、トランジスタ２４のソース７６も接地に結合される。
【００２８】
図３では、部分６０の断面図はトランジスタ２２およびトランジスタ２４を含む。トランジスタ２２は半導体基板７０内に形成される横方向トランジスタである。トランジスタ２２はドレイン６６、ゲート５４、およびソース７２を含む。同様にトランジスタ２４は基板７０内に形成される横方向トランジスタである。トランジスタ２４はドレイン６４、ゲート５６、およびソース７６を含む。ドレイン６４および６６もソース７２および７６も、基板７０などのＰ型基板内に形成される非常によくドープしたＮ型領域である。基板７０は好ましくは、接地または基板バイアス信号に結合される。ゲート５４は薄い酸化物層８２上に設けられる。ゲート５６は薄い酸化物層８４上に設けられる。
【００２９】
部分６０は、（キャパシタ４０および４２によって図１および図２に表わされる）容量性構造を含み、これは、トランジスタ２２のドレイン６６をトランジスタ２４のドレイン６４から隔てるアイソレーショントレンチ９０の中に形成される。トレンチ９０は横方向の壁９６、底９８、および横方向の壁１００を含む。
【００３０】
絶縁層またはライナー９４は、横方向の壁９６、底９８、および横方向の壁１００の上に形成される。ドープしたポリシリコン材料または他の導電材料などの導電層または材料１０２は、壁９６と壁１００との間のライナー９４の上に設けられ、トランジスタ２２とトランジスタ２４との間で容量性構造を形成する。材料１０２は、ゲート５４および５６のためのゲート導体が形成される際、またはローカル相互接続が形成される際に堆積してもよい。代わりに、他のプロセスステップとは関係なく材料１０２を堆積してもよい。
【００３１】
トレンチ９０は好ましくは（製造技術および大きさの制約に応じて）深さ０．３から０．４ミクロンであり、幅０．３７５ミクロンである。アイソレーショントレンチ９０内に形成される容量性構造に関連のある容量は、トレンチ９０の幅をより広くし、深さをより深くすることによって増加できる。
【００３２】
導電材料１０２は、図１および図２に関連して説明したフィールドキャパシタ４０および４２を形成する。キャパシタ４０はプレート３９（ドレイン６６）およびプレート４１（材料１０２）によって形成される。同様に、キャパシタ４２はプレート４３（材料１０２）およびプレート４５（ドレイン６４）によって形成される。代わりに、プレート３９および４５は、ドレイン６４および６６に結合される他の導体（図示せず）であってもよい。トレンチ９０内に形成される容量性構造に関連のある容量は、ライナー９４の厚さを減少することによって増すことができる。材料１０２は、タングステン、シリサイド、アモルファスシリコン、ドープしたシリコン、チタニウム、または他の導電材料などの、どんな導体または導電材料であってもよい。
【００３３】
セル１０に関連する製造ステップを減らすため、材料１０２は好ましくは接地に関してフローティングである。材料１０２は基板７０の上面７１の下でエッチングされ、ドレイン６４および６６との接触を避けてもよい。トレンチ９０および材料１０２は、セル１０に関連する他の有利な位置に置いてもよい。たとえば、材料１０２を含むトレンチ９０は、トランジスタ１８のソースとトランジスタ２０のソースとの間またはトランジスタ３０のドレインとトランジスタ３２のドレインとの間に置かれ、セル１０に容量を提供してもよい。さらに、各々が導電材料１０２を含むいくつかのトレンチ９０を利用してセル１０の容量を増加してもよい。
【００３４】
図３、図４、図５および図６に関連して、セル１０を製造する方法を以下に説明する。図４では、トランジスタ２２および２４を除いた部分６０を含む基板７０が示される。浅いトレンチ９０が基板７０内に形成される。トレンチ形成の好ましい方法が示され、標準障壁層１２２およびバッファ酸化物層１２０を用いてトレンチ開口部を規定している。層１２２は好ましくは、シリコンナイトライド、シリコンオキシナイトライド、Ｓｉ３Ｎ４、ＳｉＯＮ、または酸化に対する障壁の特性とトレンチ充填材料１２３に対する選択的な除去との両方を有する他の層である。層１２２は堆積されると約１５００Ａである。層１２０は約１００Ａであり、好ましくは熱成長された酸化シリコンである。トレンチ９０は、ドライエッチング、ウェットエッチング、またはドレイン６４とドレイン６６との間にトレンチを形成するための何らかの技術によって基板７０にエッチングしてもよい（図３）。
【００３５】
トレンチ９０が形成された後、好ましくは短い酸化を用いてトレンチ９０の輪郭を丸める。そこで、絶縁層または材料１２３を堆積してトレンチ９０を充填し、アイソレーショントレンチを形成することができる。材料１２３は好ましくは、ＣＢＶ、ＰＥＣＶＤ、またはスピンオンなどの標準の方法によって堆積される酸化シリコンである。スピンオンガラス（ＳＯＧ）またはテトラエトキシシラン（ＴＥＯＳ）などの異なる種類の酸化シリコンを用いてもよい。平坦化プロセスを用いて障壁層１２２の上部の材料１２３をすべて除去し、トレンチ充填に凹所を設けて障壁１２２と同じレベルにする。好ましい平坦化の方法は、化学機械研磨（ＣＭＰ）、またはマスク、エッチング、およびＣＭＰの組合せである。
【００３６】
図５では、部分６０を含む基板７０はトランジスタ２２および２４を除いて示される。基板７０のトレンチ９０内部の材料１２３（図４）は選択的にエッチングされ、フィールドキャパシタを形成するための開口部を形成する。好都合には、障壁層１２２はこのエッチングのための自己整列ストップ層／ハードマスクとしての役割を果たす。この自己整列ハードマスクの存在はこの発明において重要ではないが、実現をたやすくするためには好ましい。
【００３７】
基板７０は自己整列ハードマスクとして用いてもよいが、基板表面７１への損傷を防ぎ、表面７１とフィールドキャパシタの導電材料１０２との間での短絡を防ぐのに特別の注意が必要である。代わりに、材料１２３がトレンチ９０内に置かれる前に、部分６０において横方向トランジスタ２２および２４（図３）を実質的に形成してもよい。材料１２３は、ドライエッチング、ウェットエッチング、または他の一般に容認されたどんな除去方法によって選択的に除去してもよく、横方向の壁９６、底９８、および横方向の壁１００をあらわにする。選択性エッチングは部分的（層１２３の上部部分のみが除去される）であってもよく、または完全（層１２３の厚さの全体が除去される）であってもよい。部分的なエッチングはフローティングフィールドキャパシタをもたらし、完全なエッチングは接地されたまたはバイアスされたフィールドキャパシタをもたらす。
【００３８】
トレンチ９０の横方向の壁９６、底９８、および横方向の壁１００の上に薄い絶縁層が堆積され、フィールドキャパシタ誘電ライナー９４（図５）を形成する。ライナー９４は上に説明した、材料１２３を形成するのに用いた技術と類似した技術で成長させられるか、または堆積されてもよい。壁９６および１００ならびに底９８上でのライナー９４の厚さは、好ましくは５００Ａ以下である。ライナー９４は、二酸化シリコン、ＳＯＧ、または他の誘電体材料であってもよい。
【００３９】
図６では、ライナー９４がトレンチ９０内に設けられた後、材料１０２がトレンチ９０内に設けられる。材料１０２の幅は約０．２７５ミクロンである。材料１０２はコンフォーマル層として堆積され、（その厚さはトレンチ９０の幅の２分の１よりも大きく、トレンチ９０が完全に充填できるようにし、）次に、トレンチ９０内に材料１０２を残すように選択的にエッチングされる。
【００４０】
図３では、材料１０２は好ましくは層１２０（図６）の下にエッチバックされ（表面７１）、ドレイン６４および６６との接続を防ぐ。さらに、層９４、１２０および１２２は好ましくは、材料１０２のエッチバックが完了した後に基板７０から除去される。横方向トランジスタ２２および２４がエッチバックステップの前に既に形成されていない場合、層１２０および１２２（図４）が基板７０の上面７１から除去された後に、トランジスタ２２および２４を従来の製造プロセスに従って形成してもよい。トランジスタ２２および２４が形成された後、好ましくは絶縁層（図示せず）およびローカル相互接続層（図示せず）が形成され、セル１０に必要なさまざまな相互接続および分離を提供する。すなわち、セル１０は、キャパシタ４０および４２に関連のある有利な容量性効果を提供するように変更を加えた従来の製造プロセスに従って作ることができる。有利には、製造プロセスはトランジスタ２２および２４の形成を妨げない。
【００４１】
図７では、この発明の第２の好ましい例示的な実施例が示され、ここでは導電材料１０２は基板７０に直接結合される。この実施例では、ライナー９４の形成の前に元の誘電体材料１２３（図４）を完全に除去することを必要とする（図５）。ライナー９４が形成された後、トレンチ９０の底９８は異方性エッチングされ、底９８からライナー９４を除去するが、横方向の壁９６および１００上のライナー９４は残される。トレンチ９０の底９８からライナー９４が除去されると、材料１０２は底９８において基板７０と結合できる。基板７０は好ましくは、接地または基板バイアス信号に結合される。このような実施例では、キャパシタ４０および４２は、プレート４１および４３を接地に結合させる。そのため、キャパシタ４０および４２は、ライナー９４をトレンチ９０の底９８からエッチングすることにより、フローティング容量性構造である代わりに接地された容量性構造である。
【００４２】
図８では、第３の例示的な実施例による、部分６０を含む基板７０の断面図には、トランジスタ２２およびトランジスタ２４が含まれる。基板７０および部分６０は図３に示される基板７０に類似する。しかしながら、材料１０２の代わりに材料１０４がトレンチ９０内に堆積される。材料１０４は好ましくは、タングステン材料であり、これはセル１０を作る上で利用される他のローカル相互接続（図示せず）と共に設けられる。こうして、材料１０４は別個のプロセスステップを要することなく堆積できる。
【００４３】
図８、図９、および図１０に関連して、セル１０を製造する方法を以下に説明する。図９では、部分６０においてトランジスタ２２および２４が実質的に形成され、トレンチ９０がドレイン６４とドレイン６６との間に形成されているのが示される。キャパシタ４０および４２（図１および図２）に関連する容量性構造は、トランジスタ２２および２４が形成される前または後に形成される。トレンチ９０は図４および図５に関連して説明したトレンチ９０と類似しており、誘電体材料１２３で充填される。
【００４４】
図９では、他の実施例と同様、トレンチ９０内に充填された絶縁材料１２３は、まずトレンチ９０から選択的に除去され、横方向の壁９６、底９８、および横方向の壁１００をあらわにする。図１０では、次に、標準ローカル相互接続エッチングストップ層１３０が堆積される。層１３０は、ローカル相互接続のエッチングの間にストップ層として用いられる。層１３０はあらわにされたトレンチ９０内に堆積され、横方向の壁９６、底９８、および横方向の壁１００の上に絶縁ライナー１３９を形成する。標準のプロセスステップは好ましくは、ＣＭＰなどの平坦化技術を含む。次に、全体的に平坦化された層の金属間誘電体層１４０が電気的隔離の目的で堆積されると同時にトレンチを再充填する。
【００４５】
層１３０は好ましくは、シリコンナイトライド、シリコンオキシナイトライド、ＳｉＮ４、ＳｉＯＮ、または層１４０に対して優れたエッチング選択率を有する他の層である。層１３０の厚さは約６００Ａである。層１４０は好ましくは、（平坦化の後、）厚さ８０００ＡのＴＥＯＳを堆積したＣＶＤ酸化物などの絶縁材料または誘電体材料である。
【００４６】
フォトレジスト層１４２は層１４０の上に設けられ、トレンチ９０の上部の、層１４０の上面１４９を選択的にあらわにする。フォトレジスト１４２の開口部はエッジ１４１およびエッジ１４３によって規定され、好ましくはライナー１３９によって形成される開口部によって規定されるトレンチ９０の幅よりわずかに大きい。より大きくするその度合いは、リソグラフィの工具のアライメント精度によって定められる。フォトレジスト層１４２とエッジ１４１および１４３とが設けられた後、基板７０は底のライナー１３９まで完全に層１４０を除去するようにエッチングされる。
【００４７】
フォトレジスト規定およびその後のエッチングステップは、標準ローカル相互接続規定およびエッチングステップと同時に実行され、それによってプロセスステップを大幅に簡略化してもよい。しかしながら、トレンチ９０の内部および上に形成されるローカル相互接続導電材料１０４に対するドレイン６６および６４の短絡を防ぐために特別な予防措置を講じなければならない。そのような予防措置は、リソグラフィの工具のミスアライメントエラーを減少し、エッジ１４１および１４３によって規定される開口部を減少し、それによってフィールドキャパシタの有効性を変化させる方策を含む。そのため、フォトレジスト規定およびエッチングステップを別にするのが好ましいアプローチである。
【００４８】
図８にそのような実施例が示される。材料１４０のエッチングの間ストップ層１３０は、リソグラフィの工具のミスアライメントのため不注意にもあらわにされる可能性のあるドレイン６４および６６の部分に効果的に絶縁保護を提供する。最後に、トレンチ９０は、標準ローカル相互接続プロセスシーケンスの間、タングステンなどの導電材料１０４で充填される。代わりに、材料１０４はポリシリコン、ローカル相互接続材料、金属、または他の導体であってもよい。
【００４９】
図８から図１０に示されるプロセスシーケンスは既存のプロセスステップを利用しており、そのため図４から図７に示されるプロセスシーケンスよりも簡単に実現できる。しかしながら、そのライナーの厚さ（ストップ層としての役割を果たす）が余計に拘束される上、そのような膜の誘電率が概してより低いため、図４から図７に示されるものと比べて容量性の利点は劣っていることが予想される。
【００５０】
詳細な図面および提示した特定の例によってこの発明の好ましい例示的な実施例を説明したが、これらは例示のみを目的とすることが理解されるべきである。この発明の装置および方法は、開示される通りの詳細、ジオメトリ、寸法、および条件に限定されるものではない。たとえば、特定の層は特定の大きさとして説明したが、他の大きさを利用してもよい。さらに、ポリシリコンを導電材料として用いているが、他の導電材料を利用してもよい。さらに、いくつかの図面での単一の線は複数の導体を表わすこともある。上の特許請求の範囲によって規定されるこの発明の精神の範囲から逸脱することなく、詳細部分にさまざまな変化を加えることができる。
【図面の簡単な説明】
【図１】この発明の例示的な実施例によるメモリセルの概略電気図である。
【図２】この発明の例示的な実施例による、図１に示されるメモリセルの部分のより詳細な概略電気図である。
【図３】図２に概略的に示されるメモリセルの部分を含む半導体基板の断面図である。
【図４】アイソレーショントレンチを含む、図３に示される半導体基板の断面図である。
【図５】エッチングストップ層を含む、図４に示される半導体基板の断面図である。
【図６】アイソレーショントレンチ内にポリシリコン層が堆積されている、図５に示される半導体基板の断面図である。
【図７】この発明の第２の好ましい例示的な実施例に従ってポリシリコン層がアイソレーショントレンチ内の基板に直接結合される、図６に示される半導体基板の断面図である。
【図８】基板が図３に概略的に示されるメモリセルの部分を含む、この発明の第３の好ましい例示的な実施例による半導体基板の断面図である。
【図９】アイソレーショントレンチを有する、図８に示される半導体基板の断面図である。
【図１０】絶縁層およびフォトレジスト層を含む、図８に示される半導体基板の断面図である。
【符号の説明】
１０  メモリセル
１２、１４  相補ビット線
１６  ワード線
１８、２０  負荷トランジスタ
２２、２４  プルダウントランジスタ
２３、２５  導電ライン
２６、２８  記憶ノード
３０、３２  パスゲートトランジスタ
３９、４１、４３、４５  プレート
４０、４２  フィールドキャパシタ
５４、５６  ゲート
６０  部分
６４、６６  ドレイン
７０  半導体基板
７１  上面
７２、７６  ソース
８２、８４  薄い酸化物層
９０  アイソレーショントレンチ
９４  絶縁層またはライナー
９６、１００  横方向の壁
９８  底
１０２  導電層または材料
１０４  導電材料
１２０  バッファ酸化物層
１２２  標準障壁層
１２３  トレンチ充填材料／絶縁層または材料
１３０  標準ローカル相互接続エッチングストップ層
１３９  ライナー
１４０  金属間誘電体層
１４１、１４３  エッジ
１４２  フォトレジスト層
１４９  上面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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