(57)【特許請求の範囲】
【請求項１】
第１導電型半導体からなるチャネル形成領域と、それぞれ第２導電型半導体からなりチャネル形成領域を挟んで配置された第１ソース・ドレイン領域および第２ソース・ドレイン領域と、電荷蓄積能力を有した積層膜を介在させて上記第１ソース・ドレイン領域側のチャネル形成領域上に形成された第１ゲート電極と、電荷蓄積能力を有しない単層の誘電体膜を介在させて上記第１ゲート電極と上記第２ソース・ドレイン領域間のチャネル形成領域上に形成され上記第１ゲート電極と絶縁された第２ゲート電極と、を有した不揮発性半導体メモリ装置の動作方法であって、
書き込みまたは消去時に、
上記第２ソース・ドレイン領域を基準に、上記第１ソース・ドレイン領域に所定のドレイン電圧を印加するステップと、
上記チャネル形成領域内でエネルギー的に励起された電荷が上記第１ゲート電極下の積層膜内に上記第２ソース・ドレイン領域側から注入されるように、上記第１ゲート電極に第１ゲート電圧を、上記第２ゲート電極に第２ゲート電圧を印加するステップと、を有し、
当該ゲート電圧の印加ステップでは、上記第１ゲート電圧の印加を開始し、当該第１ゲート電圧の印加途中で上記第２ゲート電圧の印加を開始する
不揮発性半導体メモリ装置の動作方法。
【請求項２】
上記第２ゲート電圧が上記第１ゲート電圧より小さい
請求項１記載の不揮発性半導体メモリ装置の動作方法。
【請求項３】
上記第１ゲート電圧のパルスを活性にし、その活性途中で、より発生時間が短い上記第２ゲート電圧のパルスを活性にし、その後、２つのパルスを同時に非活性に戻し、または、上記第２ゲート電圧のパルスに遅れて上記第１ゲート電圧のパルスを非活性に戻す
請求項１記載の不揮発性半導体メモリ装置の動作方法。
【請求項４】
上記不揮発性半導体メモリ装置は、電荷蓄積能力を有した積層膜を介在させて上記第２ゲート電極と上記第２ソース・ドレイン領域間のチャネル形成領域上に形成された他の第１ゲート電極をさらに有し、
上記他の第１ゲート電極下の積層膜に対する書き込みまたは消去時の高エネルギー電荷の注入が、
上記第１ソース・ドレイン領域を基準に、上記第２ソース・ドレイン領域に所定のドレイン電圧を印加するステップと、
上記チャネル形成領域内でエネルギー的に励起された電荷が上記他の第１ゲート電極下の積層膜内に上記第１ソース・ドレイン領域側から注入されるように、上記他の第１ゲート電極に第１ゲート電圧を、上記第２ゲート電極に第２ゲート電圧を印加するステップと、を有し、
当該ゲート電圧の印加ステップでは、上記他の第１ゲート電極に対する上記第１ゲート電圧の印加を開始し、当該第１ゲート電圧の印加途中で上記第２ゲート電圧の印加を開始する
請求項１記載の不揮発性半導体メモリ装置の動作方法。
【請求項５】
メモリセルと、
当該メモリセルにバイアスを印加する駆動回路と、を有し、
上記メモリセルが、第１導電型半導体からなるチャネル形成領域と、それぞれ第２導電型半導体からなりチャネル形成領域を挟んで配置された２つのソース・ドレイン領域と、電荷蓄積能力を有した積層膜を介在させてチャネル形成領域上に形成された第１ゲート電極と、電荷蓄積能力を有しない単層の誘電体膜を介在させてチャネル形成領域上に形成され第１ゲート電極と絶縁された第２ゲート電極と、を有し、
上記駆動回路が、書き込み、消去または読み出し時に上記第１ゲート電極と上記第２ゲート電極にそれぞれ所定の電圧を印加するときは、上記第１ゲート電極への電圧印加を開始し、当該第１ゲート電極への電圧印加の途中で上記第２ゲート電極への電圧印加を開始する電圧印加のタイミングを制御する手段を含む
不揮発性半導体メモリ装置。
【請求項６】
上記チャネル形成領域が、
第１導電型半導体からなり、上記第２ゲート電極下方で反転層によりチャネルが形成される反転層形成領域と、
第２導電型半導体からなり、上記第１ゲート電極下方で多数キャリアの蓄積層によりチャネルが形成される蓄積層形成領域と
からなる請求項５記載の不揮発性半導体メモリ装置。
【請求項７】
上記反転層形成領域と一方のソース・ドレイン領域間、上記反転層形成領域と他方のソース・ドレイン領域間それぞれに、上記蓄積層形成領域が設けられ、
各蓄積層形成領域の上方にそれぞれに、上記電荷蓄積能力を有した積層膜を介在させて上記第１ゲート電極が配置された
請求項６記載の不揮発性半導体メモリ装置。
【請求項８】
第２導電型半導体からなり多数キャリアの蓄積層によりチャネルが形成される蓄積層形成領域と、当該蓄積層形成領域の一方側に隣接する第１導電型半導体からなり反転層によりチャネルが形成される反転層形成領域と、を含むチャネル形成領域と、上記チャネル形成領域に対し上記蓄積層形成領域側で隣接する第２導電型半導体からなる第１ソース・ドレイン領域と、上記チャネル形成領域に対し上記蓄積層形成領域と反対の側で隣接する第２導電型半導体からなる第２ソース・ドレイン領域と、電荷蓄積能力を有した積層膜を介在させて上記蓄積層形成領域上に形成された第１ゲート電極と、電荷蓄積能力を有しない単層の誘電体膜を介在させて上記反転層形成領域上に形成された第２ゲート電極と、を有した不揮発性半導体メモリ装置の動作方法であって、
読み出し時に、
上記第２ソース・ドレイン領域を基準に、上記第１ソース・ドレイン領域に所定の読み出し電圧を印加するステップと、
上記積層膜内の電荷量に応じてチャネルの形成を制御可能な第１ゲート電圧を第１ゲート電極に印加し、チャネル形成に必要な第２ゲート電圧を上記第２ゲート電極に印加するステップと、を有し、
当該ゲート電圧の印加ステップでは、上記第１ゲート電圧の印加を開始し、当該第１ゲート電圧の印加途中で上記第２ゲート電圧の印加を開始する
不揮発性半導体メモリ装置の動作方法。
【請求項９】
上記反転層形成領域と上記第２ソース・ドレイン領域との間の上記チャネル形成領域内に形成され、第２導電型半導体からなる他の蓄積層形成領域と、
当該他の蓄積層形成領域上に、電荷蓄積能力を有した積層膜を介在させて形成された他の第１ゲート電極と、をさらに有し、
上記他の第１ゲート電極下の積層膜に対する読み出しが、
上記第１ソース・ドレイン領域を基準に、上記第２ソース・ドレイン領域に所定の読み出し電圧を印加するステップと、
上記他の第１ゲート電極下の積層膜内の電荷量に応じてチャネルの形成を制御可能な第１ゲート電圧を上記他の第１ゲート電極に印加し、チャネル形成に必要な第２ゲート電圧を上記第２ゲート電極に印加するステップと、を有し、
当該ゲート電圧の印加ステップでは、上記他の第１ゲート電極に対する上記第１ゲート電圧の印加を開始し、当該第１ゲート電圧の印加途中で上記第２ゲート電圧の印加を開始する
請求項８記載の不揮発性半導体メモリ装置の動作方法。
【請求項１０】
第１導電型半導体からなり反転層によりチャネルが形成されるチャネル形成領域と、それぞれ第２導電型半導体からなり上記チャネル形成領域を挟んで配置された第１ソース・ドレイン領域および第２ソース・ドレイン領域と、電荷蓄積能力を有した積層膜を介在させて上記第１ソース・ドレイン領域側のチャネル形成領域上に形成された第１ゲート電極と、電荷蓄積能力を有しない単層の誘電体膜を介在させて上記第２ソース・ドレイン領域側のチャネル形成領域上に形成された第２ゲート電極と、を有した不揮発性半導体メモリ装置の動作方法であって、
読み出し時に、
上記第２ソース・ドレイン領域を基準に、上記第１ソース・ドレイン領域に所定の読み出し電圧を印加するステップと、
上記積層膜内の電荷量に応じてチャネルの形成を制御可能な第１ゲート電圧を第１ゲート電極に印加し、チャネル形成に必要な第２ゲート電圧を上記第２ゲート電極にするステップと、を有し、
当該ゲート電圧の印加ステップでは、上記第１ゲート電圧の印加を開始し、当該第１ゲート電圧の印加途中で上記第２ゲート電圧の印加を開始する
不揮発性半導体メモリ装置の動作方法。
【請求項１１】
上記第２ゲート電極と上記第２ソース・ドレイン領域との間のチャネル形成領域上に、電荷蓄積能力を有した積層膜を介在させて形成された他の第１ゲート電極をさらに有し、
上記他の第１ゲート電極下の積層膜に対する読み出しが、
上記第１ソース・ドレイン領域を基準に、上記第２ソース・ドレイン領域に所定の読み出し電圧を印加するステップと、
上記他の第１ゲート電極下の積層膜内の電荷量に応じてチャネルの形成を制御可能な第１ゲート電圧を上記他の第１ゲート電極に印加し、チャネル形成に必要な第２ゲート電圧を上記第２ゲート電極に印加するステップと、を有し、
当該ゲート電圧の印加ステップでは、上記他の第１ゲート電極に対する上記第１ゲート電圧の印加を開始し、当該第１ゲート電圧の印加途中で上記第２ゲート電圧の印加を開始する
請求項１０記載の不揮発性半導体メモリ装置の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリゲート電極（第１ゲート電極）のほかにソースサイド注入を制御する制御ゲート電極（第２ゲート電極）を備えた不揮発半導体メモリ装置と、その動作（電荷注入および読み出し）方法とに関する。
【０００２】
【従来の技術】
フラッシュＥＥＰＲＯＭでは、電荷蓄積手段が単一の導電層からなるＦＧ(Floating Gate)型と、電荷蓄積手段が平面的に離散化されたＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型、ＭＮＯＳ(Metal-Nitride-Oxide-Nitride-Oxide)型などが知られている。
【０００３】
たとえばＦＧ型メモリ素子では、トランジスタチャネルが形成される半導体基板表面領域（チャネル形成領域）の上に、周囲を絶縁膜に囲まれて電気的に浮遊状態とした導電膜（フローティングゲートＦＧ）とゲート電極とを積層させ、その積層パターンの両側の基板表面領域に、チャネル形成領域と逆導電型のソース・ドレイン不純物領域が形成されている。
一方、ＭＯＮＯＳ型メモリ素子では、チャネル形成領域とゲート電極との間の誘電体膜構造が、いわゆるＯＮＯ(Oxide-Nitride-Oxide)構造となっている。ＯＮＯ膜では窒化膜中のバルクトラップあるいは窒化膜の酸化膜との界面近傍の界面トラップ電荷が蓄積される。
【０００４】
この電荷保持能力を有する誘電体膜（ＯＮＯ膜）またはフローティングゲートＦＧに対し、基板側から電荷を注入して書き込みを行う。消去では、保持電荷を基板側に抜き取るか、保持電荷を打ち消す逆極性の電荷を上記誘電体膜内に注入する。
電荷の注入法としては、誘電体膜内での電荷のトンネル現象を利用するほか、いわゆるＣＨＥ(Channel-Hot-Electron)注入など、ＯＮＯ膜の最下層の酸化膜やフローティングゲートＦＧ直下の酸化膜の絶縁障壁を乗り越えられる程度にまで電荷をエネルギー的に励起する方法がある。
【０００５】
ＣＨＥ注入方法の一種として、ソースサイド注入方法が知られている。
ソースサイド注入方法を実現するには、ドレイン側チャネルを制御する電極（メモリゲート電極）と、ソース側チャネルを制御する電極（制御ゲート電極）とを分離して設ける必要がある。電荷注入時に、ドレイン側チャネルを強反転状態にし、ソース側チャネルを弱反転状態とするためである。このとき、両者の境界付近に高電界が発生し、ソース側から供給された電荷がこの高電界で励起され、メモリゲート電極下の電荷蓄積手段にソース側から注入される。その注入効率は、通常のＣＨＥ注入より１桁程度改善される。
この電荷注入においては、通常、ソースとドレイン間に電圧を印加した状態で、制御ゲート電極、メモリゲート電極の順にパルスを立ち上げる。したがって、メモリゲート電極に印加されるパルスの発生時間により書き込み時間が規定される。
【０００６】
また、ソースサイド注入型メモリ素子の読み出しでは、まず、ソースとドレイン間の電圧を印加する。つぎに、制御ゲート電極にチャネル形成に必要な電圧を印加して、その後、電荷蓄積手段内の電荷蓄積量に応じてチャネルのＯＮまたはＯＦＦが制御可能な電圧をメモリゲート電極に印加する。これにより、電荷蓄積手段内の蓄積電荷量に応じてチャネル電流量が変化し、これをドレインの電位変動等により検出する。
【０００７】
【発明が解決しようとする課題】
従来のソースサイド型メモリ素子において、たとえばフローティングゲートＦＧ等の電荷蓄積手段に電荷を注入して書き込みを行う場合、上述したように、まず、制御ゲート電極直下のチャネルを開いてから、メモリゲート電極に所定時間幅の書き込みパルスを加える。このメモリゲート電極は、メモリセルアレイ内でたとえば行方向のメモリセル間に共有されてワード線を構成していることが多く、その場合、負荷容量がかなり高い。しかも、それに印加される書き込みパルス電圧は制御ゲート電極に印加されるパルス電圧より高いため、メモリゲート電極（ワード線）を短い時間で充放電するにはかなり能力が高い駆動回路が必要となる。
そのため、従来のソースサイド型メモリ素子用の駆動回路の消費電力が高いという不利益があった。また、信号源からメモリ素子までの配線容量がワード線の場所によって異なるため、素子間で書き込みパルスの遅延の問題が生じ、書き込み時間がバラツクなどの不都合が生じていた。
【０００８】
ところで、本発明者は、ソースサイド注入型メモリ素子において、そのメモリゲート電極下方のチャネル形成領域を、制御ゲート電極下方のチャネル形成領域とは逆導電型の不純物領域にすることにより、電荷注入効率を一層高めることが可能な素子構造を提案した（特願２００１−３５１４１７号）。ここで、少数キャリアの反転層によりチャネルが形成される制御ゲート電極下方のチャネル形成領域を反転層形成領域というのに対し、メモリゲート電極下方のチャネル形成領域では多数キャリアの蓄積によりチャネルが形成されるため、この領域を蓄積層形成領域という。また、このような蓄積層形成領域をソースとドレイン側の双方に形成して、１セルあたり２ビットの情報が記憶できるようにした。
【０００９】
しかし、このような構成の２ビット記憶が可能なソースサイド注入型メモリ素子において上述した従来のパルス印加手順により読み出しを行うと、蓄積層形成領域の存在によりドレイン側の蓄積電荷下方の領域でも蓄積層チャネルが形成されるため、チャネルの導電率がドレイン側蓄積電荷量の大小により影響を受けやすくなる。したがって、読み出したドレイン電位変化が、本来読み出そうとするソース側の蓄積電荷量の大小に加え、ドレイン側の蓄積電荷量の大小の影響を大きく受け、２値データの“１”と“０”の判別マージンが狭くなるといった課題があった。
【００１０】
また、たとえ上述した本発明者が提案した素子構造でなくとも、すなわち、書き込み速度の向上は得られないが、メモリゲート電極下方のチャネル形成領域を、制御ゲート電極下方のチャネル形成領域と同じ導電型の不純物領域により形成した場合であっても、従来のパルス印加手順による読み出しを行うと、メモリゲート電極下と制御ゲート電極下とのトータルなチャネルの導電率がソース側の蓄積電荷量とドレイン側の蓄積電荷量の双方の影響を受けてしまい、２ビットの情報を独立に読み出すことができないという課題があった。
これは、ソースサイドからの電荷注入では、素子構造および電荷注入動作の原理上、電荷蓄積領域がドレイン側から離れてメモリゲート電極下方のソース側の電荷蓄積膜部分に限定されることに起因する。つまり、この部分の下方はピンチオフ領域から外れた、より内側のチャネル領域となるため、チャネルの導電率がドレイン側の蓄積電荷の影響を受けやすくなり、その結果、上記の場合と同様に、２値データの“１”と“０”の判別マージンが狭くなる。
【００１１】
本発明の第１の目的は、いわゆるソースサイド注入型のメモリ素子において、書き込み時の消費電力および書き込みパルスの遅延を抑制することにある。
本発明の第２の目的は、たとえば２ビット記憶が可能なソースサイド型のメモリ素子において、読み出しビットと異なるビットの影響を極力低減することにある。
【００１２】
【課題を解決するための手段】
本発明の第１の観点に係る不揮発性半導体メモリ装置の動作方法（電荷注入方法）は、上述した第１の目的を達成するためのものであり、第１導電型半導体からなるチャネル形成領域と、それぞれ第２導電型半導体からなりチャネル形成領域を挟んで配置された第１ソース・ドレイン領域および第２ソース・ドレイン領域と、電荷蓄積能力を有した積層膜を介在させて上記第１ソース・ドレイン領域側のチャネル形成領域上に形成された第１ゲート電極と、電荷蓄積能力を有しない単層の誘電体膜を介在させて上記第１ゲート電極と上記第２ソース・ドレイン領域間のチャネル形成領域上に形成され上記第１ゲート電極と絶縁された第２ゲート電極と、を有した不揮発性半導体メモリ装置の動作方法であって、
書き込みまたは消去時に、
上記第２ソース・ドレイン領域を基準に、上記第１ソース・ドレイン領域に所定のドレイン電圧を印加するステップと、
上記チャネル形成領域内でエネルギー的に励起された電荷が上記第１ゲート電極下の積層膜内に上記第２ソース・ドレイン領域側から注入されるように、上記第１ゲート電極に第１ゲート電圧を、上記第２ゲート電極に第２ゲート電圧を印加するステップと、を有し、
当該ゲート電圧の印加ステップでは、上記第１ゲート電圧の印加を開始し、当該第１ゲート電圧の印加途中で上記第２ゲート電圧の印加を開始する。
【００１３】
本発明の第２の観点に係る不揮発性半導体メモリ装置は、上述した第１の目的を達成するためのものであり、メモリセルと、
当該メモリセルにバイアスを印加する駆動回路と、を有し、
上記メモリセルが、第１導電型半導体からなるチャネル形成領域と、それぞれ第２導電型半導体からなりチャネル形成領域を挟んで配置された２つのソース・ドレイン領域と、電荷蓄積能力を有した積層膜を介在させてチャネル形成領域上に形成された第１ゲート電極と、電荷蓄積能力を有しない単層の誘電体膜を介在させてチャネル形成領域上に形成され第１ゲート電極と絶縁された第２ゲート電極と、を有し、
上記駆動回路が、書き込み、消去または読み出し時に上記第１ゲート電極と上記第２ゲート電極にそれぞれ所定の電圧を印加するときは、上記第１ゲート電極への電圧印加を開始し、当該第１ゲート電極への電圧印加の途中で上記第２ゲート電極への電圧印加を開始する電圧印加のタイミングを制御する手段を含む。
【００１４】
これら第１および第２の観点に係る不揮発性半導体メモリ装置および動作方法では、書き込みまたは読み出し時に、先にメモリゲート電極（第１ゲート電極）への印加パルスを立ち上げ、その後、制御ゲート電極（第２ゲート電極）への印加パルスを立ち上げて、たとえば同時に両パルスを終了させる。この制御では、比較的電圧値が小さい制御ゲート電極への印加パルスの発生時間が書き込み時間となる。したがって、書き込み時にメモリセルアレイ全体で大きな値の総ゲート負荷容量（あるいはワード線容量）を充放電する時間が従来より短く、書き込みパルスのメモリセルアレイ内での位相差が従来より小さい。また、比較的電圧値が大きなパルスをメモリゲート電極に印加する点は従来と変わりないが、このメモリゲート電極のパルス印加は直接的に書き込み時間を規定せず、この電圧が書き込み時にメモリゲートに印加されていればよい。したがって、たとえば１ワード線セクタを複数回の書き込みする場合では、メモリゲート電極を上げっぱなしでも構わない。この場合、ワード線の充放電回数が従来より低減される。
なお、このような作用は、消去時に蓄積電荷と反対極性の電荷をソースサイドから注入する場合でも同様である。
【００１５】
本発明の第３の観点に係る不揮発性半導体メモリ装置の動作方法（読み出し方法）は、前述した第２の目的を達成するためのものであり、第２導電型半導体からなり多数キャリアの蓄積層によりチャネルが形成される蓄積層形成領域と、当該蓄積層形成領域の一方側に隣接する第１導電型半導体からなり反転層によりチャネルが形成される反転層形成領域と、を含むチャネル形成領域と、上記チャネル形成領域に対し上記蓄積層形成領域側で隣接する第２導電型半導体からなる第１ソース・ドレイン領域と、上記チャネル形成領域に対し上記蓄積層形成領域と反対の側で隣接する第２導電型半導体からなる第２ソース・ドレイン領域と、電荷蓄積能力を有した積層膜を介在させて上記蓄積層形成領域上に形成された第１ゲート電極と、電荷蓄積能力を有しない単層の誘電体膜を介在させて上記反転層形成領域上に形成された第２ゲート電極と、を有した不揮発性半導体メモリ装置の動作方法であって、読み出し時に、上記第２ソース・ドレイン領域を基準に、上記第１ソース・ドレイン領域に所定の読み出し電圧を印加するステップと、上記積層膜内の電荷量に応じてチャネルの形成を制御可能な第１ゲート電圧を第１ゲート電極に印加し、チャネル形成に必要な第２ゲート電圧を上記第２ゲート電極に印加するステップと、を有し、当該ゲート電圧の印加ステップでは、上記第１ゲート電圧の印加を開始し、当該第１ゲート電圧の印加途中で上記第２ゲート電圧の印加を開始する。
【００１６】
本発明の第４の観点に係る不揮発性半導体メモリ装置の動作方法（読み出し方法）は、前述した第２の目的を達成するためのものであり、第１導電型半導体からなり反転層によりチャネルが形成されるチャネル形成領域と、それぞれ第２導電型半導体からなり上記チャネル形成領域を挟んで配置された第１ソース・ドレイン領域および第２ソース・ドレイン領域と、電荷蓄積能力を有した積層膜を介在させて上記第１ソース・ドレイン領域側のチャネル形成領域上に形成された第１ゲート電極と、電荷蓄積能力を有しない単層の誘電体膜を介在させて上記第２ソース・ドレイン領域側のチャネル形成領域上に形成された第２ゲート電極と、を有した不揮発性半導体メモリ装置の動作方法であって、読み出し時に、上記第２ソース・ドレイン領域を基準に、上記第１ソース・ドレイン領域に所定の読み出し電圧を印加するステップと、上記積層膜内の電荷量に応じてチャネルの形成を制御可能な第１ゲート電圧を第１ゲート電極に印加し、チャネル形成に必要な第２ゲート電圧を上記第２ゲート電極にするステップと、を有し、当該ゲート電圧の印加ステップでは、上記第１ゲート電圧の印加を開始し、当該第１ゲート電圧の印加途中で上記第２ゲート電圧の印加を開始する。
【００１７】
これらの読み出し方法では、例えば、読み出し対象ビット側に電荷（例えば電子）が十分に蓄積されて記憶データが書き込まれている“０”のときは、他のビット側の蓄積電子の量（“１”、“０”）に関係なく読み出し電流が殆ど流れない。２ビット記憶の場合、左右のデータを“１１”、“０１”、“１０”、“００”と表現すると、例えば、読み出し対象が右側のビットの場合、“１０”、“００”では読み出し電流が殆ど流れない。一方、双方のビットに電子がない“１１”では大きな電流が流れるが、読み出し対象でない“０１”では、“１１”のときより多少電流値が小さくなるが適切な読み出し電圧を設定する場合は問題なく、この読み出し方法を用いることにより、非読み出しビットの影響を殆ど受けることなく２ビット情報の読み出しが可能である。
【００１８】
【発明の実施の形態】
［第１実施形態］
本実施形態は、本発明にかかるメモリセル構造と、その書き込みまたは消去方法に関する。
図１および図２は、本発明の実施形態に係る不揮発性メモリセルの等価回路図である。
【００１９】
これらのメモリセルは、メモリトランジスタ、ＭＯＳ型のトランジスタ、メモリトランジスタが２つのビット線ＢＬａ，ＢＬｂ間に直列に接続した３トランジスタ構成となる。
図１に示すメモリセルＭでは、２つのメモリトランジスタのゲートは、ワード線ＷＬにより制御され、中央のＭＯＳ型トランジスタのゲートはビット線ＢＬａ，ＢＬｂと平行な制御線ＣＬにより制御される。
図２に示すメモリセルＭでは、中央のＭＯＳ型トランジスタのゲートがワード線ＷＬにより制御され、その右側のメモリトランジスタのゲートが制御線ＣＬａに制御され、左側のメモリトランジスタのゲートが制御線ＣＬｂにより制御される。制御線ＣＬａ，ＣＬｂは、２つのビット線ＢＬａ，ＢＬｂ間を並行に配置されている。
【００２０】
特に図示しないが、これら何れかの構成のメモリセルＭが行列状に多数配置され、メモリセルアレイが構成されている。このメモリセルアレイ内において、ワード線ＷＬが行方向に並びメモリセル行を構成する数百から数千個のメモリセルで共有され、制御線ＣＬまたは制御線ＣＬａとＣＬｂが列方向に並びメモリセル列を構成する数百から数千個のメモリセルで共有されている。したがって、ワード線や制御線の負荷容量はかなり大きなものとなる。
また、メモリセルの周辺には、特に図示しないが、センスアンプを含む読み出し回路、列方向の共通線を駆動する書き込み回路、ワード線を駆動するワード線駆動回路などが配置されている。これらは本発明における“駆動回路”に含まれる。駆動回路には、必要に応じて制御手段が設けられる。駆動回路は、クロックの同期または制御回路によって、書き込み、消去または読み出し時の各共通線（ワード線、制御線、ビット線等）の駆動時の印加電圧とそのタイミングが制御される。
【００２１】
図３（Ａ）は、図１に示すメモリセルのワード線に沿った行方向の概略断面図、図３（Ｂ）は、その平面図である。
図３（Ａ）に示すメモリセルにおいて、符号ＳＵＢは、たとえば珪素などの半導体材料からなり半導体素子を形成する基体（Ｐ型半導体基板、Ｐウエル、Ｐ型のＳＯＩ層など、以下、基板という）を示す。基板ＳＵＢ内の表面領域に、Ｎ型不純物が高濃度に導入されて出来た２つのソース・ドレイン領域Ｓ／Ｄが互いに離れて形成されている。ソース・ドレイン領域Ｓ／Ｄは、図３（Ｂ）に示すように、列方向に長く互いに平行に配置されている。２つのソース・ドレイン領域Ｓ／Ｄ間の基板表面領域が、動作時にメモリトランジスタのチャネルが形成されるチャネル形成領域となる。チャネル形成領域は、そのほぼ中央に形成された内側チャネル領域ＣＨ１と、内側チャネル領域ＣＨ１とソース・ドレイン領域Ｓ／Ｄとの間の２つの外側チャネル領域ＣＨ２ａ，ＣＨ２ｂとからなる。
内側チャネル領域ＣＨ１は、基板ＳＵＢの表面領域でありＰ型の導電型を有する。この内側チャネル領域ＣＨ１は、反転層によりチャネルが形成されることから、以下、反転層形成領域という。
これに対し、外側チャネル領域ＣＨ２ａ，ＣＨ２ｂは、ソース・ドレイン領域Ｓ／Ｄより濃度が低いＮ型不純物領域ＡＣＬａ，ＡＣＬｂからなる。これらのＮ型不純物領域ＡＣＬａ，ＡＣＬｂでは、その表面に多数キャリアが蓄積することによりチャネルが形成されることから、以下、蓄積層形成領域という。蓄積層形成領域ＡＣＬａ，ＡＣＬｂは、ソース・ドレインＳ／Ｄに沿って互いに並行に配置されている。
【００２２】
反転層形成領域ＣＨ１上に、たとえば１ｎｍ〜１０ｎｍ程度の厚さの二酸化珪素からなる単層のゲート誘電体膜ＧＤ０が形成されている。このゲート誘電体膜ＧＤ０は、単層であり、かつ膜中のキャリアトラップは比較的に少なく電荷保持能力を有しない。
ゲート誘電体膜ＧＤ０上に、たとえば不純物が添加された多結晶珪素または非晶質珪素からなる制御ゲートＣＬが形成されている。制御ゲートＣＬは、本発明における“第２ゲート電極”に該当する。制御ゲートＣＬは、図３（Ｂ）に示すように、ソース・ドレイン領域Ｓ／Ｄの離間スペース内で、ソース・ドレイン領域Ｓ／Ｄと平行に列方向に長く配線されている。制御ゲートＣＬの幅（ゲート長）に限定はないが、たとえば５０ｎｍ以下と超微細化すると、チャネル内のキャリアが準バリスティックに走行し、好ましい。すなわち、電界条件にもよるが、このようにゲート長を極微細化すると、ソースから供給されたキャリアがチャネル内を移動する際に、不純物による細かな小角散乱は受けるが軌道を大きく曲げるような大角散乱を受けることなく、キャリアが弾道的に走行するようになる。
【００２３】
ゲート誘電体膜ＧＤ０と制御ゲートＣＬの積層パターンの表面、蓄積層形成領域ＡＣＬａ，ＡＣＬｂの表面およびソース・ドレイン領域Ｓ／Ｄの表面を覆って、複数の誘電体膜を積層させてなり電荷蓄積能力を有するゲート誘電体膜ＧＤが形成されている。
ゲート誘電体膜ＧＤは、下層から順に、ボトム誘電体膜ＢＴＭ，主に電荷蓄積を担う誘電体膜（主電荷蓄積膜）ＣＨＳ，トップ誘電体膜ＴＯＰから構成されている。
【００２４】
ボトム誘電体膜ＢＴＭは、たとえば、熱酸化法により形成した二酸化珪素膜、二酸化珪素を窒化処理した膜などを用いる。ボトム誘電体膜ＢＴＭの膜厚は、たとえば２．５ｎｍ〜６．０ｎｍ程度である。
主電荷蓄積膜ＣＨＳは、たとえば３．０ｎｍ〜２０ｎｍ程度の窒化珪素膜から構成されている。この主電荷蓄積膜ＣＨＳは、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中に電荷トラップが多く含まれている。
トップ誘電体膜ＴＯＰは、主電荷蓄積膜ＣＨＳとの界面近傍に深い電荷トラップを高密度に形成する必要があり、このため、例えば成膜後の主電荷蓄積膜を熱酸化して形成される。トップ誘電体膜ＴＯＰをＨＴＯ（High-Temperature-chemical-vapor-deposited-Oxide)膜としてもよい。トップ誘電体膜ＴＯＰがＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ誘電体膜ＴＯＰの膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００２５】
このゲート誘電体膜ＧＤ上に、制御ゲートＣＬと交差しメモリトランジスタのゲート電極を兼ねるワード線ＷＬが形成されている。ワード線ＷＬは、本発明の“第１ゲート電極”に該当し、たとえば不純物が添加された多結晶珪素または非晶質珪素からなる。
【００２６】
図４（Ａ）は、図２に示すメモリセルのワード線に沿った行方向の概略断面図、図４（Ｂ）は、その平面図である。
このメモリセルは、図３（Ａ），（Ｂ）と同様に、ソース・ドレインＳ／Ｄおよび蓄積層形成領域ＡＣＬａ，ＡＣＬｂが基板ＳＵＢの表面領域に形成されている。蓄積層形成領域ＡＣＬａ，ＡＣＬｂ間の基板ＳＵＢの表面領域が、反転層形成領域ＣＨ１となる。
【００２７】
反転層形成領域ＣＨ１上に、単層のゲート誘電体膜ＧＤ０を介在させてワードゲート電極ＷＧが形成されている。ワードゲート電極ＷＧは、本発明における“第２ゲート電極”に該当し、ワード線ＷＬと同じ幅で分断され、メモリセルごとに孤立パターンにて形成されている。
【００２８】
ワードゲート電極ＷＧの側面と、蓄積層形成領域ＡＣＬａ，ＡＣＬｂおよびソース・ドレイン領域Ｓ／Ｄ上に、電荷蓄積能力を有した３層構造のゲート誘電体膜ＧＤが形成されている。ゲート誘電体膜ＧＤを構成する各層ＢＴＭ，ＣＨＳ，ＴＯＰの厚さ，材料および形成法は、図３（Ａ），（Ｂ）の場合と同じである。
【００２９】
ワードゲート電極ＷＬの側面側のゲート誘電体膜ＧＤに接し、蓄積層形成領域ＡＣＬａ，ＡＣＬｂの上方に位置する領域に、たとえばサイドウォール形状の制御線ＣＬａ，ＣＬｂが形成されている。制御線ＣＬａ，ＣＬｂは、本発明における“第１ゲート電極”に該当し、不純物が添加された多結晶珪素または非晶質珪素からなる。制御線ＣＬａ，ＣＬｂは、層間絶縁層ＩＮＴ内に埋め込まれている。
層間絶縁層ＩＮＴ上には、ワードゲート電極ＷＧの上面に電気的に接続したワード線ＷＬが形成されている。
【００３０】
図１〜図４（Ｂ）に示す２つのメモリセルにおいて、中央のＭＯＳ型トランジスタは、メモリトランジスタの動作（書き込み、読み出し、消去）時に特性向上のために補助的に動作する。また、ＭＯＳ型トランジスタの存在により、電荷を注入する領域が限定される。すなわち、電荷を注入する領域（以下、記憶部という）は、蓄積層形成領域ＡＣＬａ，ＡＣＬｂ上のゲート誘電体膜ＧＤ部分に限定され、その間の単層のゲート誘電体膜ＧＤ０は、電荷蓄積能力を有しないためデータ記憶に寄与できない。さらに、ＭＯＳ型トランジスタの存在により、その両側に注入された電荷同士が干渉しないので、２ビット記憶を確実に行うことができる。
【００３１】
つぎに、メモリセルの動作を説明する。
図５（Ａ）は、ソースサイド注入を用いて記憶部１に電子を注入するときの動作の説明図である。
【００３２】
書き込み時に、ソースとなる図の左側のソース・ドレイン領域Ｓ／Ｄに基準電圧Ｖｓ，ドレインとなる図の右側のソース・ドレイン領域Ｓ／Ｄにドレイン電圧Ｖｄ、たとえば、５．０Ｖを印加する。また、メモリゲートＭＧａ，ＭＧｂに所定の正電圧Ｖｍｇ、たとえば７．０Ｖを印加し、制御ゲートＣＧに所定の正電圧Ｖｃｇ、たとえば１．０Ｖを印加する。なお、図１では制御線ＣＬ、図２ではワード線ＷＬが、制御ゲートＣＧに相当する。また、図１ではワード線ＷＬ、図２では制御線ＣＬａまたはＣＬｂが、メモリゲートＭＧａ，ＭＧｂに相当する。
【００３３】
本実施形態では、両ゲートに印加する電圧の手順に特徴がある。
図６（Ａ），図６（Ｂ）に、この電圧印加を行うパルスの波形図を例示する。本実施形態の書き込みでは、図６（Ａ）に示すように、最初にメモリゲートＭＧａ（およびＭＧｂ）に比較的高い電圧Ｖｍｇ（＝７Ｖ）のパルスを立ち上げ、図６（Ｂ）に示すように、そのパルス電圧Ｖｍｇの印加途中で、制御ゲートＣＧに印加するもう一方のパルス、すなわち比較的低い電圧Ｖｃｇ（＝１Ｖ）のパルスを立ち上げる。そして、ほぼ同時期に両パルスを終了させる。あるいは、後者の比較的電圧値が小さいパルスの終了に若干遅れて、前者の比較的電圧値が大きいパルスを終了させる。これらの制御は、前述した駆動回路によるバイアス印加のタイミング制御により行われる。
【００３４】
このパルス印加制御では、比較的電圧値が小さい制御ゲート電極ＣＧへの印加パルスの発生時間が書き込み時間（プログラム時間ＴＰＧＭ）となる。したがって、書き込み時にメモリセルアレイ全体で大きな値の総ゲート負荷容量（あるいはワード線容量）を充放電する時間が従来より短く、書き込みパルスのメモリセルアレイ内での位相差が従来より小さい。また、比較的電圧値が大きなパルスをメモリゲート電極に印加する点は従来と変わりないが、このメモリゲート電極のパルス印加は直接的に書き込み時間を規定せず、この電圧が書き込み時にメモリゲート電極ＭＧａ（およびＭＧｂ）に印加されていればよい。したがって、たとえば１ワード線セクタを複数回の書き込みする場合では、メモリゲート電極ＭＧａ（およびＭＧｂ）の電位を上げっぱなしでも構わない。この場合、ワード線ＷＬの充放電回数が従来より低減される。
【００３５】
このプログラム時間ＴＰＧＭ中は反転層形成領域ＣＨ１に反転層が形成され、その両側の蓄積層形成領域ＡＣＬａ，ＡＣＬｂの表面に蓄積層が形成される。ソース側の蓄積層から供給された電子が反転層内を加速され、その一部がドレイン側で、ゲート誘電体膜ＧＤのボトム誘電体膜ＢＴＭを構成する二酸化珪素膜のエネルギー障壁ΦSiO2を越える高エネルギー電子（ホットエレクトロン）となる。ホットエレクトロンの一部は、ある確率で記憶部１に注入される。
【００３６】
図５（Ｂ）に、このときのチャネル方向の水平位置Ｐｘと、チャネル電位Ｖおよび水平方向のチャネル電界Ｅｘとの関係を示す。
ドレイン電圧Ｖｄとソース電圧（基準電圧）Ｖｓの電位差が、主に制御線ＣＬと、ドレイン側のメモリゲートＭＧａとの間のスペース直下のチャネル領域に加わる。その結果、このスペース直下のチャネル領域に高電界が生じる。
【００３７】
このチャネル方向の高電界が反転層チャネル内の電子を急加速し、その電子を高エネルギー電子にすることによって、記憶部１に電子が注入される。この注入効率を向上させるために、チャネル垂直方向の電界が集中している領域と同じ領域にチャネル方向の電界が集中するように、制御線ＣＬとメモリゲートＭＧａ（ワード線ＷＬ）に印加する電圧を制御する。
【００３８】
本実施形態では、蓄積層形成領域ＡＣＬａで蓄積層を形成して、その抵抗を下げる。このとき、制御線ＣＬとドレイン側のメモリゲートＭＧａとの間のスペース直下のチャネル領域の抵抗が相対的に高くなる。したがって、ドレイン電圧Ｖｄとソース電圧Ｖｓの電位差が、このスペース直下の領域で局部的に集中して印加されるようになる。このことを利用して、記憶部１のソース側端部の近くの領域でチャネル方向の電界を上げ、かつメモリゲートＭＧａとドレイン間の電位差により、この領域の垂直方向電界を上げる。
【００３９】
ソースサイド注入法では、電子がボトム誘電体膜ＢＴＭの電位障壁を越えるために必要な活性化エネルギーを、この記憶部１のソース側端部の近くの領域におけるチャネル方向の電界から得る。また、注入に必要なチャネルに垂直な方向の電界も、同じ領域で得られる。このため、通常のＣＨＥ注入より電荷注入効率が向上する。
とくに、蓄積層形成領域を設けた場合、反転層が形成されるチャネル不純物濃度と、蓄積層形成領域ＡＣＬａの濃度および深さとを最適化することにより、制御線ＣＬとメモリゲートＭＧａそれぞれに対する印加電圧範囲の自由度が上がり、電荷注入効率の向上が容易であるという利益が得られる。
【００４０】
一方、もう一方の記憶部２に対し書き込みを行う場合は、２つのソース・ドレイン領域Ｓ／Ｄ間の電圧関係を入れ替えることにより、同様な原理で電子が記憶部２に効率よく注入される。
このようにして、１メモリセルに２ビットの情報を独立に書き込みできる。
【００４１】
消去では、保持電荷を引き抜くか、逆極性の電荷を注入する。
保持電荷を引き抜く場合は、トップ誘電体膜ＴＯＰを通して電荷をメモリゲート側に引き抜く場合と、ボトム誘電体膜ＢＴＭを通して電荷を基板側に引き抜く場合がある。いずれにしても、引く抜く方向の所定電界を発生させるために、メモリゲート（図１ではワード線ＷＬ、図２では制御線ＣＬａ，ＣＬｂ）とソース・ドレイン領域Ｓ／Ｄ（および基板ＳＵＢ）との間に電圧を印加する。これにより、保持電荷が基板側またはメモリゲート側にＦＮトンネリング等により引き抜かれる。ゲート誘電体膜ＧＤ内から保持電荷が引き抜かれると、メモリトランジスタが消去状態に推移する。
【００４２】
図７に、保持電荷と逆極性の電荷を注入して消去を行う場合の動作を模式的に示す。
メモリゲートＭＧａに負電圧を印加し、消去対象の記憶部１側のソース・ドレイン領域Ｓ／Ｄに正電圧を印加する。
この条件下、蓄積層形成領域ＡＣＬａに反転層が形成され、かつ急峻なエネルギーバンドの曲がりによってアバランシェブレークダウンが生じる。このブレークダウンに至る過程で高エネルギーの電子，ホール対が生じ、ホットエレクトロンは正電圧に引き寄せられて蓄積層形成領域ＡＣＬａもしくはソース・ドレイン領域Ｓ／Ｄ内に吸収される。一方、ホットホールは、その多くが基板ＳＵＢに流れるが、その一部がメモリゲートＭＧａによる電界に引き寄せられてゲート誘電体膜ＧＤ（記憶部１）内に注入される。
この消去方法でも、反対側の記憶部２へホットホールを注入したいときは、同様な電界を記憶部２側で発生させる。この記憶部２の消去は、記憶部１と独立の行うことができ、２ビット同時消去も可能である。
【００４３】
以上の消去方法は、ソースサイド注入による本発明の消去方法の実施形態ではない。上記したアバランシェブレークダウンを用いたホール注入で書き込みを行った場合に、ソースサイド注入による電子注入での消去を行うことがあり得る。このときの消去が本発明に係る消去方法の実施形態である。電圧の印加手順も含めて基本的には、前記した書き込み方法と同じであるため、ここでの説明は省略する。
【００４４】
［第２実施形態］
本実施形態は、本発明に係る読み出し方法に関する。ここでは、図１のセル構成を例として説明する。
【００４５】
読み出しでは、いわゆるフォワードリードを用いる。フォワードリードでは、まず、読み出し対象の記憶データが保持された記憶部側をドレインとし、他の記憶部側がソースとなるように、２つのソース・ドレイン不純物領域Ｓ／Ｄ間に、たとえば１．０Ｖ程度のドレイン電圧を印加する。つぎに、制御ゲートＣＧと、ドレイン側のメモリゲートＭＧａまたはＭＧｂとに、それぞれ所定の正電圧を印加する。その結果、読み出し対象のドレイン側記憶部内の電荷の有無または電荷量の違いに応じて、チャネルのオン／オフあるいは電流量の違いが生じ、その結果、ドレイン側の不純物領域Ｓ／Ｄに電位変化が現出する。この電位変化を図示しないセンスアンプにより読み出すことで、記憶データの論理判別が可能となる。
他の記憶部の読み出しは、ソースとドレインを入れ替えて同様に行う。これにより、２ビット記憶データが独立に読み出せる。
なお、読み出しは書き込み後の検証動作など、書き込み後に続いて行われる場合が多いため、ソースとドレイン間の電圧の印加方向を書き込み時と同じとする、いわゆるフォワードリード法を行うとソース線やビット線の充放電に必要な時間と電力を節約でき、その点で有利である。
【００４６】
本実施形態の読み出し方法では、上述したゲート電圧の印加において、最初にドレイン側のメモリゲートＭＧａまたはＭＧｂに例えば１．０Ｖの電圧のパルスを印加し、その印加途中で、制御ゲートＣＧに印加するパルスを立ち上げる。そして、例えば、同時に両パルスを終了させるようにタイミング制御を行う。
【００４７】
図８は、フォワードリードで右側の記憶部１を読み出したときの制御ゲート電圧に対するドレイン電流変化を示すグラフである。また、図９（Ａ）〜図９（Ｄ）は、図８を２ビットの記憶状態それぞれに分けて示すグラフである。
この読み出し方法では、記憶部１、記憶部２にデータがない場合（図中、□印）、すなわち“１１”の状態では、大きな電流が流れている。
一方、読み出し対象の記憶部１にデータがなく、かつ記憶部２にデータがある場合（図中、△印）、すなわち“０１”の状態では、制御ゲートからみたソースの抵抗があがるため、“１１”の状態に比べ多少の電流が減少している。
読み出し対象の記憶部１にデータがあり、かつ記憶部２にデータがない場合（図中、○印）、すなわち“１０”の状態では、制御ゲートからみたドレインの抵抗が上がるため、“１１”の状態に比べドレイン電流が大きく減少している。
記憶部１、記憶部２にともにデータがある場合（図中、◆）、すなわち“００”の状態では、やはり電流は極めて小さい。
【００４８】
このように、例えばドレイン電圧Ｖｄを１．０Ｖにし、メモリゲート電圧Ｖｍｇを１．０Ｖ印加した状態で、制御ゲート電圧Ｖｃｇを１．０Ｖ程度印加すると、読み出し対象である記憶部１に電荷がない場合には、記憶部２に電荷があろうとなかろうと０．１ｍＡ程度の読み出し電流が流れる。また、記憶部１に電荷がある場合、記憶部２に電荷があろうとなかろうと、流れる電流は１μＡ以下となる。
よって、この読み出し方法を用いることにより、非読み出し対象の記憶部の影響を殆ど受けることなく２ビット情報の読み出しが可能である。
【００４９】
本発明の実施形態では、種々の変更が可能である。
たとえば図１０に示すように、制御ゲートＣＧの片側にのみ蓄積層形成領域ＡＣＬを設けたメモリセル構造としてもよい。この場合は、当然、１ビット／セル記憶となるが、メモリセル面積は、上記した２ビット／セル記憶の場合より小さくなる。
また、ゲート誘電体膜ＧＤの構造は、いわゆるＭＯＮＯＳ型に限定されず、ＭＮＯＳ型であってもよい。また、小粒径半導体、たとえば多結晶珪素の微粒子を誘電体膜内に離散化して埋め込んだナノ結晶型、さらには、いわゆるＦＧ型においても本発明の適用が可能である。
【００５０】
本実施形態の電荷注入ではゲート電極の電圧印加タイミング制御により、消費電力および書き込みのばらつきを抑制するものであり、また、読み出し時に、この電圧印加タイミング制御を行うと、制御ゲートからみたソースとドレインのそれぞれの抵抗変化を読み取ることができること利用したものであり、先に説明した実施形態における、電荷注入効率を向上させるための蓄積層形成領域は必須というわけではない。
【００５１】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置およびその動作方法（書き込み，消去方法）によれば、いわゆるソースサイド注入型のメモリ素子において、書き込み時の消費電力および書き込みパルスの遅延を抑制することができる。
また、本発明に係る不揮発性半導体メモリ装置の動作方法（読み出し方法）によれば、たとえば２ビット記憶が可能なソースサイド型のメモリ素子において、読み出しビットと異なるビットの影響を極力低減した読み出しが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る不揮発性メモリセルの第１の構成例を示す等価回路図である。
【図２】本発明の実施形態に係る不揮発性メモリセルの第１の構成例を示す等価回路図である。
【図３】（Ａ）は、図１に示すメモリセルのワード線に沿った行方向の概略断面図、（Ｂ）は、その平面図である。
【図４】（Ａ）は、図２に示すメモリセルのワード線に沿った行方向の概略断面図、（Ｂ）は、その平面図である。
【図５】（Ａ）は、ソースサイド注入を用いて記憶部１に電子を注入するときの動作の説明図である。（Ｂ）は、このときのチャネル方向の水平位置Ｐｘと、チャネル電位Ｖおよび水平方向のチャネル電界Ｅｘとの関係を示す図である。
【図６】（Ａ），（Ｂ）は、メモリゲートおよび制御ゲートに書き込み時に印加するパルスの波形図である。
【図７】保持電荷と逆極性の電荷を注入して消去を行う場合の動作を示す図である。
【図８】フォワードリードで右側の記憶部を読み出したときの制御ゲート電圧に対するドレイン電流変化を示すグラフである。
【図９】（Ａ）〜（Ｄ）は、図８を２ビットの記憶状態それぞれに分けて示すグラフである。
【図１０】本発明の実施形態の変形例に係り、制御ゲートの片側にのみ蓄積層形成領域を設けたメモリセルの断面図である。
【符号の説明】
ＡＣＬ，ＡＣＬａ，ＡＣＬｂ…蓄積層形成領域、ＢＬａ，ＢＬｂ…ビット線、ＢＴＭ…ボトム誘電体膜、ＣＧ…制御ゲート（第２ゲート電極）、ＣＨ１…内側チャネル領域（反転層形成領域）、ＣＨ２ａ，ＣＨ２ｂ…外側チャネル領域、ＣＨＳ…主電荷蓄積膜、ＣＬ，ＣＬａ，ＣＬｂ…制御線、Ｅｘ…チャネル電界、ＧＤ，ＧＤ０…ゲート誘電体膜、Ｍ…メモリセル、ＭＧ，ＭＧａ，ＭＧｂ…メモリゲート（第１ゲート電極）、Ｐｘ…水平位置、Ｓ／Ｄ…ソース・ドレイン不純物領域、ＳＵＢ…基板、ＴＯＰ…トップ誘電体膜、ＴＰＧＭ…プログラム時間、Ｖ…チャネル電位、Ｖｃｇ…制御ゲート電圧、Ｖｄ…ドレイン電圧、Ｖｍｇ…メモリゲート電圧、Ｖｓ…ソース電圧（基準電圧）、ＷＧ…ワードゲート電極、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004370749.tif 000009
【図９】
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【図１０】
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