(57)【特許請求の範囲】
【請求項１】
絶縁表面上に第１のＴＦＴと第２のＴＦＴとを備えた半導体装置の作製方法であって、
絶縁表面上に結晶構造を有する半導体膜を形成する工程と、
前記半導体膜の表面を平坦化する工程と、
前記平坦化した半導体膜からなる第１の半導体層及び第２の半導体層を形成する工程と、
前記第１の半導体層及び第２の半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上に第１の導電膜及び第２の導電膜をこの順に積層形成する工程と、
前記第１の半導体層上に前記絶縁膜を介して形成された前記第１の導電膜及び前記第２の導電膜をエッチングすることにより、テーパー部を有する前記第１の導電層とテーパー部を有する前記第２の導電層との積層構造からなり、前記第２の導電層は前記第１の導電層よりも幅が小さくかつテーパー角が大きい、第１のゲート電極を形成する工程と、
前記第２の半導体層上に前記絶縁膜を介して形成された前記第１の導電膜及び前記第２の導電膜をエッチングすることにより、テーパー部を有する前記第１の導電層とテーパー部を有する前記第２の導電層との積層構造からなり、前記第２の導電層は前記第１の導電層よりも幅が小さくかつテーパー角が大きい、第２のゲート電極を形成する工程であって、かつ、前記第１の導電層のうち前記第２の導電層が積層されていない前記テーパー部の幅は、前記第１のゲート電極におけるものよりも前記第２のゲート電極におけるものの方が狭くなるように形成する工程と、
前記第１の半導体層及び前記第２の半導体層にｎ型又はｐ型の不純物元素を添加する工程であって、前記絶縁膜を通過させて添加することにより前記第１の半導体層及び前記第２の半導体層にそれぞれ第１の高濃度不純物領域及び第２の高濃度不純物領域を形成すると同時に、前記第１の導電層の前記テーパー部及び前記絶縁膜を通過させて添加することにより前記第１の半導体層及び前記第２の半導体層にそれぞれ第１の低濃度不純物領域及び第２の低濃度不純物領域を形成する工程とを有し、
前記第１のゲート電極を有する第１のＴＦＴを駆動回路のＴＦＴとし、前記第２のゲート電極を有する第２のＴＦＴを画素部のＴＦＴとすることを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、前記半導体膜の表面を平坦化する工程は、
非晶質構造を有する半導体膜を加熱処理した後、半導体膜表面の酸化膜を除去し、レーザー光を照射して結晶化を行い、結晶構造を有する半導体膜及び該膜上に酸化膜とを形成する工程と、
該酸化膜を除去する工程と、
不活性気体雰囲気又は真空中でレーザー光を照射して前記半導体膜の表面を平坦化する工程であることを特徴とする半導体装置の作製方法。
【請求項３】
請求項１において、
前記半導体膜の表面を平坦化する工程は、機械的化学的研磨法で行うことを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成し、このＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型の液晶モジュールはその代表例として知られている。特に、結晶質シリコン膜（典型的にはポリシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能を備えた回路を形成することも可能である。
【０００４】
例えば、液晶表示装置に搭載される液晶モジュールには、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が一枚の基板上に形成される。
【０００５】
また、アクティブマトリクス型の液晶モジュールの画素回路には、数十から数百万個の各画素にＴＦＴ（画素ＴＦＴ）が配置され、その画素ＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。
【０００６】
画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることが重要である。
【０００７】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。ＬＤＤ構造はドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果がある。
【０００８】
しかし、従来のＴＦＴにおいて、ＬＤＤ領域を形成した場合、オフ電流値を低減することはできたが、同時にオン電流値も低下していた。
【０００９】
また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。ＧＯＬＤ構造はＬＤＤ構造よりもさらにドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果がある。このようなＧＯＬＤ構造とすることで、ドレイン近傍の電界強度が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。なお、本明細書では、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なるＴＦＴ構造をＧＯＬＤ構造と呼び、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重ならないＴＦＴ構造をＬＤＤ構造と呼ぶ。
【００１０】
また、ＧＯＬＤ構造はＬＤＤ構造と比べてオン電流値の劣化を防ぐ効果は高いが、その反面、ＬＤＤ構造と比べてオフ電流値が大きくなってしまう問題があった。
【００１１】
また、ＧＯＬＤ構造は、ゲート絶縁膜を介してＬＤＤ領域とゲート電極とが重ねて配置されているため、寄生容量が発生して周波数特性（ｆ特性と呼ばれる）が低くなり、高速動作を妨げていた。
【００１２】
また、画素部に一方の電極として半導体層を用い保持容量を形成する場合、リーク電流が大きく問題となっていた。
【００１３】
このように、アクティブマトリクス型液晶表示装置のような複数の集積回路を有する半導体装置において、このような問題点は、特に結晶質シリコンＴＦＴにおいて、その特性が高まり、またアクティブマトリクス型液晶表示装置に要求される性能が高まるほど顕在化してきた。
【００１４】
【発明が解決しようとする課題】
本発明はこのような問題点を解決するための技術であり、ＧＯＬＤ構造のＴＦＴを用いて作製するアクティブマトリクス型の液晶表示装置に代表される電気光学装置ならびに半導体装置において、半導体装置の動作特性や信頼性を向上させ、かつ、低消費電力化を図ることを目的としている。
【００１５】
特に、本発明は、オフ電流値が低いＴＦＴの構造を得ることを目的としている。加えて、オフ電流値に対するオン電流値の比が高いＴＦＴの構造を得ることも本発明の目的としている。
【００１６】
また、ＧＯＬＤ構造のＴＦＴにおける寄生容量を低減し、高速駆動を可能としたＴＦＴの構造を得ることも本発明の目的としている。
【００１７】
また、画素部に一方の電極として半導体層を用い保持容量を形成する場合、リーク電流を抑えることも本発明の目的としている。
【００１８】
【課題を解決するための手段】
上記諸問題を解決すべく、各種多方面から数多くの実験、検討を重ねたところ、平坦性の優れた表面を有するＬＤＤ領域を形成することによって格段に高い電気特性および信頼性を有するＧＯＬＤ構造のＴＦＴを提供することができる。
【００１９】
本明細書で開示する発明の構成１は、
ゲート電極と、ゲート絶縁膜と、チャネル形成領域と、ドレイン領域と、ソース領域と、前記ゲート絶縁膜を間に挟んで前記チャネル形成領域と前記ドレイン領域または前記ソース領域との間に前記ゲート電極の一部と重なるＬＤＤ領域とを備えたＴＦＴを具備した半導体装置において、
前記ＬＤＤ領域の表面が、平坦であることを特徴とする半導体装置である。
【００２０】
上記構成において、前記ＬＤＤ領域の表面における平坦の度合いを示すＰ―Ｖ値は、５０ｎｍ以下であることを特徴としている。また、上記構成において、前記ＬＤＤ領域は、ゲート電極とゲート絶縁膜を介して重なってもよいし、重ならなくてもよい。前記ＬＤＤ領域がゲート電極とゲート絶縁膜を介して重なる場合、ゲート電極と重なるＬＤＤ領域の幅は０．５μｍ〜１．５μｍであることを特徴としている。
【００２１】
また、ゲート電極を積層とした場合における本発明の構成２は、
ゲート電極と、ゲート絶縁膜と、チャネル形成領域と、ドレイン領域と、ソース領域と、前記ゲート絶縁膜を間に挟んで前記チャネル形成領域と前記ドレイン領域または前記ソース領域との間に前記ゲート電極の一部と重なるＬＤＤ領域とを備えたＴＦＴを具備した半導体装置において、
前記ゲート電極は、第１の導電層と、前記第１の導電層よりも幅の小さい第２の導電層との積層からなり、
前記チャネル形成領域は、前記第２の導電層と前記第１の導電層および前記ゲート絶縁膜を介して重なっており、
前記ＬＤＤ領域は、前記第１の導電層の一部とゲート絶縁膜を介して重なっており、
前記ＬＤＤ領域の表面が、平坦であることを特徴とする半導体装置である。
【００２２】
また、ゲート絶縁膜を間に挟んでＬＤＤ領域の一部が積層のゲート電極と重なっている場合における本発明の構成３は、
ゲート電極と、ゲート絶縁膜と、チャネル形成領域と、ドレイン領域と、ソース領域と、前記ゲート絶縁膜を間に挟んで前記チャネル形成領域と前記ドレイン領域または前記ソース領域との間に前記ゲート電極の一部と重なるＬＤＤ領域とを備えたＴＦＴを具備した半導体装置において、
前記ゲート電極は、第１の導電層と、前記第１の導電層よりも幅の小さい第２の導電層との積層からなり、
前記チャネル形成領域は、前記第２の導電層と前記第１の導電層および前記ゲート絶縁膜を介して重なっており、
前記ＬＤＤ領域の一部は、前記第１の導電層の一部とゲート絶縁膜を介して重なっており、
前記ＬＤＤ領域の表面が、平坦であることを特徴とする半導体装置である。
【００２３】
また、ゲート絶縁膜を間に挟んでＬＤＤ領域が積層のゲート電極（テーパー角の異なる）と重なっている場合における本発明の構成４は、
ゲート電極と、ゲート絶縁膜と、チャネル形成領域と、ドレイン領域と、ソース領域と、前記ゲート絶縁膜を間に挟んで前記チャネル形成領域と前記ドレイン領域または前記ソース領域との間に前記ゲート電極の一部と重なるＬＤＤ領域とを備えたＴＦＴを具備した半導体装置において、
前記ゲート電極は、第１の導電層と、前記第１の導電層よりも幅が小さく、且つ、テーパー角が大きい第２の導電層との積層からなり、
前記チャネル形成領域は、前記第２の導電層と前記第１の導電層および前記ゲート絶縁膜を介して重なっており、
前記ＬＤＤ領域は、前記第１の導電層の一部とゲート絶縁膜を介して重なっており、且つ、チャネル形成領域からの距離が増大するとともに不純物濃度が増加する濃度分布を備えており、
前記ＬＤＤ領域の表面が、平坦であることを特徴とする半導体装置である。
【００２４】
また、上記構成２乃至４のいずれか一において、前記ＬＤＤ領域の表面における平坦の度合いを示すＰ―Ｖ値は、５０ｎｍ以下であることを特徴としている。
【００２５】
また、上記構成２乃至４のいずれか一において、前記ＬＤＤ領域とゲート絶縁膜を介して重なる第１の導電層の幅は０．５μｍ〜１．５μｍであることを特徴としている。
【００２６】
また、同一基板上にＬＤＤ領域の幅が異なる複数のＴＦＴを設けた場合における本発明の構成５は、
ゲート電極と、ゲート絶縁膜と、チャネル形成領域と、ドレイン領域と、ソース領域と、前記ゲート絶縁膜を間に挟んで前記チャネル形成領域と前記ドレイン領域または前記ソース領域との間に前記ゲート電極の一部と重なるＬＤＤ領域とを備えた複数のＴＦＴを具備した半導体装置において、
前記複数のＴＦＴのうち、少なくとも前記ＬＤＤ領域の幅が異なる第１のＴＦＴと第２のＴＦＴを具備しており、
前記１のＴＦＴにおけるＬＤＤ領域の幅は、前記第２のＴＦＴにおけるＬＤＤ領域の幅よりも広く、
前記１のＴＦＴにおけるＬＤＤ領域及び前記２のＴＦＴにおけるＬＤＤ領域の表面が平坦であることを特徴とする半導体装置である。
【００２７】
また、同一基板上にＬＤＤ領域の幅が異なる複数のＴＦＴを画素部と駆動回路部にそれぞれ設けた場合における本発明の構成６は、
画素部と駆動回路部を具備した半導体装置において、
前記駆動回路のＴＦＴ及び前記画素部のＴＦＴは、ゲート電極と、ゲート絶縁膜と、チャネル形成領域と、ドレイン領域と、ソース領域と、前記ゲート絶縁膜を間に挟んで前記チャネル形成領域と前記ドレイン領域または前記ソース領域との間に前記ゲート電極の一部と重なるＬＤＤ領域と有し、
前記駆動回路のＴＦＴにおけるＬＤＤ領域の幅は、画素部のＴＦＴにおけるＬＤＤ領域の幅よりも広く、
前記駆動回路のＴＦＴにおけるＬＤＤ領域及び前記画素部のＴＦＴにおけるＬＤＤ領域の表面がともに平坦であることを特徴とする半導体装置である。
【００２８】
また、上記構成５または上記構成６において、前記ＬＤＤ領域の表面における平坦の度合いを示すＰ―Ｖ値は、５０ｎｍ以下であることを特徴としている。また、上記構成５または上記構成６において、前記ＬＤＤ領域とゲート絶縁膜を介して重なるゲート電極の幅は０．５μｍ〜１．５μｍであることを特徴としている。また、上記構成５または上記構成６において、前記ゲート電極は、第１の導電層と、前記第１の導電層よりも幅が小さく、且つ、テーパー角が大きい第２の導電層との積層からなることを特徴としている。
【００２９】
また、上記構成２乃至６のいずれか一において、前記第１の導電層の膜厚は２０〜１００ｎｍであることを特徴としている。また、上記構成２乃至６のいずれか一において、前記第２の導電層の膜厚は１００〜５００ｎｍであることを特徴としている。
【００３０】
また、上記構成６を実現するための作製方法に関する発明の構成は、
絶縁表面上に第１のＴＦＴと第２のＴＦＴとを備えた半導体装置の作製方法であって、
絶縁表面上に結晶構造を有する半導体膜を形成する工程と、
前記半導体膜の表面を平坦化する工程と、
前記平坦化した半導体膜からなる第１の半導体層及び第２の半導体層を形成する工程と、
前記第１の半導体層及び第２の半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上にテーパ−部を有する第１のゲート電極を形成する工程と、
前記第１のゲート電極と幅の異なるテーパ−部を有する第２のゲート電極を形成する工程と、
前記第１のゲート電極のテーパー部を通過させて前記第１の半導体層にｎ型またはｐ型の不純物元素を添加して第１の不純物領域と、前記第２のゲート電極のテーパー部を通過させて前記第２の半導体層にｎ型またはｐ型の不純物元素を添加して第２の不純物領域とを形成する工程とを有する半導体装置の作製方法である。
【００３１】
また、上記作製方法に関する構成において、前記第１のゲート電極及び前記第２のゲート電極は、第１の幅を有する第１の導電層を下層とし、前記第１の幅より狭い第２の幅を有する第２の導電層を上層とする積層構造であることを特徴としている。
【００３２】
また、半導体層を一方の電極とする容量を設ける場合における本発明の構成７は、
ゲート電極と、ゲート電極を覆う絶縁膜と、チャネル形成領域と、ドレイン領域と、ソース領域とを備えたＴＦＴと、容量部とを有する半導体装置において、前記容量部は、前記絶縁膜を誘電体として、第１の導電層と、前記第１の導電層よりも幅の小さい第２の導電層との積層からなる電極と、半導体層とで容量を形成し、該半導体層において、前記絶縁膜を間に挟んで前記電極と重なる領域の表面が平坦であることを特徴とする半導体装置である。
【００３３】
また、上記構成７において、前記半導体層は、前記チャネル形成領域、前記ドレイン領域、または前記ソース領域と同一材料で形成されることを特徴としている。また、上記構成７において、前記電極は、前記ゲート電極と同一材料で形成されることを特徴としている。
【００３４】
また、同一基板上にＴＦＴと保持容量とを設けた場合における本発明の構成８は、
ゲート電極と、ゲート電極を覆う絶縁膜と、チャネル形成領域と、ドレイン領域と、ソース領域と、前記絶縁膜を間に挟んで前記チャネル形成領域と前記ドレイン領域または前記ソース領域との間に前記ゲート電極の一部と重なるＬＤＤ領域とを備えたＴＦＴと、保持容量とを画素部に具備した半導体装置において、
前記画素部は、前記ドレイン領域または前記ソース領域と電気的に接続する画素電極を有し、該画素電極を含む一つの画素は、前記絶縁膜を誘電体として、前記画素電極に電気的に接続された半導体層と、隣りあう画素のゲート配線に電気的に接続された電極とで保持容量を形成し、
前記画素電極に電気的に接続された半導体層の表面と、前記ＬＤＤ領域の表面とが平坦であることを特徴とする半導体装置である。
【００３５】
また、上記構成７または上記構成８において、前記半導体層の表面における平坦の度合いを示すＰ―Ｖ値は、５０ｎｍ以下であることを特徴としている。
【００３６】
また、上記構成７または上記構成８を実現するための作製方法に関する発明の構成は、
絶縁表面上にＴＦＴと保持容量とを備えた半導体装置の作製方法であって、
絶縁表面上に結晶構造を有する半導体膜を形成する工程と、
前記半導体膜の表面を平坦化する工程と、
前記平坦化した半導体膜からなる第１の半導体層及び第２の半導体層を形成する工程と、
前記第１の半導体層及び第２の半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上にテーパ−部を有するゲート電極を形成する工程と、
前記第１のゲート電極と幅の異なるテーパ−部を有する電極を形成する工程と、
前記ゲート電極のテーパー部を通過させて前記第１の半導体層にｎ型またはｐ型の不純物元素を添加して第１の不純物領域と、前記電極のテーパー部を通過させて前記第２の半導体層にｎ型またはｐ型の不純物元素を添加して第２の不純物領域とを形成する工程とを有する半導体装置の作製方法である。
【００３７】
また、上記作製方法において、前記絶縁膜を誘電体とし、前記電極と、前記第２の半導体層とで保持容量を形成することを特徴としている。また、上記作製方法において、前記ゲート電極及び前記電極は、第１の幅を有する第１の導電層を下層とし、前記第１の幅より狭い第２の幅を有する第２の導電層を上層とする積層構造であることを特徴としている。また、上記作製方法において、前記半導体膜の表面を平坦化する工程は、非晶質構造を有する半導体膜を加熱処理した後、半導体膜表面の酸化膜を除去し、レーザー光を照射して結晶化を行い、結晶構造を有する半導体膜及び該膜上に酸化膜とを形成する工程と、該酸化膜を除去する工程と、不活性気体雰囲気または真空中でレーザー光を照射して前記半導体膜の表面を平坦化する工程、或いは、前記半導体膜の表面を平坦化する工程は、機械的化学的研磨法で行うことを特徴としている。
【００３８】
また、ＬＤＤ領域と重なるゲート電極を設ける場合における本発明の構成９は、
ゲート電極と、ゲート絶縁膜と、チャネル形成領域と、ドレイン領域と、ソース領域と、前記ゲート絶縁膜を間に挟んで前記チャネル形成領域と前記ドレイン領域または前記ソース領域との間に前記ゲート電極の一部と重なるＬＤＤ領域とを備えたＴＦＴを具備した半導体装置において、
前記ＬＤＤ領域と重なるゲート電極の一部と、前記ゲート絶縁膜との界面は、平坦であることを特徴とする半導体装置である。
【００３９】
なお、上記構成９において、前記ＬＤＤ領域の表面は、平坦であり、表面における平坦の度合いを示すＰ―Ｖ値は、５０ｎｍ以下である。
【００４０】
【発明の実施の形態】
本発明の実施形態について、以下に説明する。
【００４１】
本発明者らは、数多くの実験、検討を重ねているうちに、ＧＯＬＤ構造のＴＦＴにおいて、オフ電流値を増大させている原因および信頼性を低下させている原因は、ＬＤＤ領域における凹凸であることを見出した。このＬＤＤ領域における凹凸はＴＦＴの作製工程の途中で行われるレーザー光照射の際に形成されるリッジが主な原因である。レーザー光のリッジの高さは約１００ｎｍ程度であり、ゲート絶縁膜が１００ｎｍであることを考えると非常に大きい凹凸になる。
【００４２】
また、ＧＯＬＤ構造のＴＦＴにおいて、ＬＤＤ領域における凹凸は、ホットキャリアの注入しやすい箇所になり、それがＴＦＴの信頼性の低下を引き起こしていると考えられる。また、ＧＯＬＤ構造のＴＦＴにおいて、ＬＤＤ領域における凹凸によりゲート絶縁膜が応力により変化しており、ホットキャリアが注入されやすい状態となってＴＦＴの信頼性の低下を引き起こしているとも考えられる。
【００４３】
また、ＧＯＬＤ構造の場合、ＬＤＤ領域はゲート電極と重なっており、ＬＤＤ領域に凹凸があれば、局所的にゲート絶縁膜の薄い部分が形成され、耐圧が低下するとともに、寄生容量も増大することになる。
【００４４】
また、ＧＯＬＤ構造のＴＦＴにおいて、ＬＤＤ領域の表面に凹凸がある場合、その上に積層形成されるゲート絶縁膜も影響を受けて凹凸が形成され、さらにはその上に積層形成されるゲート電極も凹凸が形成されてしまう。特に、図１に示した構造とした場合、ＬＤＤ領域とゲート絶縁膜を介して重なるゲート電極は、６０ｎｍ以下と極薄いものであり、さらにＬＤＤ領域は、このゲート電極の薄い部分を通過させてドーピングを行っているため、このゲート電極の薄い部分の凹凸の影響を受けて、ＬＤＤ領域における不純物濃度が不均一になってしまう。また、半導体層の厚さは約５０ｎｍ程度であり非常に薄く、ドーピングにおける不純物濃度分布に大きく左右されやすい。また、図１に示したゲート電極形状は、ゲート電極の形成の際に行われるエッチングのバラツキがそのままＬＤＤ領域の幅に反映され、ＴＦＴ特性バラツキ、特に信頼性のバラツキを招きやすかった。
【００４５】
そこで、本発明では、ＬＤＤ領域の表面を平坦とする、具体的には、ＡＦＭ（原子間力顕微鏡）により得られるＰ―Ｖ値（Peak to Valley、高さの最大値と最小値の差分）を５０ｎｍ以下、好ましくは３０ｎｍ以下とすることによって、優れたＧＯＬＤ構造のＴＦＴを得る。加えて、本発明は、ゲート電極の形成の際に行われるエッチングのマージンを大きくすることができる。
【００４６】
（実施の形態１）
図１に、本発明のＧＯＬＤ構造のＴＦＴにおけるゲート電極近傍の模式図を示す。
【００４７】
図１中、１は基板、２ａ、２ｂは下地絶縁膜、３はチャネル形成領域、４はＬＤＤ領域、５はドレイン領域（またはソース領域）、６はゲート絶縁膜、７ａは第１の導電層、７ｂは第２の導電層、８は層間絶縁膜、９はドレイン電極（またはソース電極）である。
【００４８】
図１の点線で囲った部分において、ＬＤＤ領域４の表面を平坦化することによって、オフ電流値の低減や信頼性が向上するとともに、表面の凹凸による寄生容量の増大を抑制することができる。
【００４９】
また、ＬＤＤ領域４の表面を平坦化することによって、点線で囲った部分のゲート絶縁膜６が平坦化され、さらには第１の導電層７ａも平坦なものとなる。また、第１の導電層７ａは、５０ｎｍ以下と非常に薄く、さらには第１の導電層７ａを通過させてドーピングを行いＬＤＤ領域４を形成するため、平坦化することはＬＤＤ領域４における不純物濃度のバラツキを抑える上で非常に有用である。
【００５０】
なお、第１の導電層７ａは、第２の導電層７ｂと重ならない領域において断面形状は、テーパー角を有している側面を有している。本明細書においてテーパー角とは、図１の右上図に示したように、水平面と材料層の側面とがなす角を指している。また、本明細書中では便宜上、テーパー角を有している側面をテーパー形状と呼び、テーパー形状を有している部分をテーパー部と呼ぶ。
【００５１】
従って、ＬＤＤ領域４において、チャネル形成領域からの距離（チャネル長方向における距離）が増大するとともに、一導電型を付与する不純物元素の濃度が増大するような濃度勾配を有する。このような濃度勾配を有するＬＤＤ領域４を意図的に形成することによって、明確な境界をなくして、境界部近傍に発生する電界集中を緩和させ、オフ電流値が非常に低く、オフ電流値に対するオン電流値の比が高いＴＦＴを実現する。
【００５２】
以下に、半導体層の表面に平坦化処理行い、ＬＤＤ領域となる領域の表面を平坦化することによって、ゲート電極のテーパー部を利用して、前記チャネル形成領域側から前記不純物領域側に向かって不純物濃度（Ｐ濃度）が連続的に増加する不純物領域（ＬＤＤ領域）を備えたＴＦＴの作製例を図２、図３に示す。
【００５３】
まず、基板１０上に下地絶縁膜１１を形成する。基板１０としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００５４】
また、下地絶縁膜１１としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１１を形成する。ここでは下地膜１１として２層構造（１１ａ、１１ｂ）を用いた例を示したが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。
【００５５】
次いで、下地絶縁膜上に非晶質構造を有する半導体膜を形成する。
【００５６】
非晶質構造を有する半導体膜は、シリコンを主成分とする半導体材料を用いる。代表的には、非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などが適用され、プラズマＣＶＤ法で、１０〜１００nmの厚さに形成する。
【００５７】
次いで、非晶質構造を有する半導体膜を結晶化させる技術としてここでは特開平8-78329号公報記載の技術を用いて結晶化させる。同公報記載の技術は、非晶質シリコン膜（アモルファスシリコン膜とも呼ばれる）に対して結晶化を助長する金属元素を選択的に添加し、加熱処理を行うことで添加領域を起点として広がる結晶構造を有する半導体膜を形成するものである。まず、非晶質構造を有する半導体膜の表面に、結晶化を促進する触媒作用のある金属元素（ここでは、ニッケル）を重量換算で１〜１００ppm含む酢酸ニッケル塩溶液をスピナーで塗布してニッケル含有層を形成する。塗布によるニッケル含有層の形成方法以外の他の手段として、スパッタ法、蒸着法、またはプラズマ処理により極薄い膜を形成する手段を用いてもよい。また、ここでは、全面に塗布する例を示したが、マスクを形成して選択的にニッケル含有層を形成してもよい。
【００５８】
次いで、加熱処理を行い、結晶化を行う。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。こうして、結晶構造を有する半導体膜が形成される。なお、結晶化後での半導体膜に含まれる酸素濃度は、５×１０18／ｃｍ3以下とすることが望ましい。ここでは、脱水素化のための熱処理（４５０℃、１時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で４〜２４時間）を行う。また、強光の照射により結晶化を行う場合は、赤外光、可視光、または紫外光のいずれか一またはそれらの組み合わせを用いることが可能であるが、代表的には、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いる。ランプ光源は、１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１回〜１０回繰り返し、半導体膜が瞬間的に６００〜１０００℃程度にまで加熱すればよい。なお、必要であれば、強光を照射する前に非晶質構造を有する半導体膜に含有する水素を放出させる熱処理を行ってもよい。また、熱処理と強光の照射とを同時に行って結晶化を行ってもよい。生産性を考慮すると、結晶化は強光の照射により結晶化を行うことが望ましい。
【００５９】
このようにして得られる半導体膜には、金属元素（ここではニッケル）が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０19/cm3を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体素子を形成することが可能であるが、以降に示すゲッタリング方法で当該元素を除去する。
【００６０】
次いで、加熱処理の際に形成された酸化膜を除去した後、結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶構造を有する半導体膜に対してレーザー光（第１のレーザー光）を大気または酸素雰囲気で照射する。レーザー光（第１のレーザー光）を照射した場合、表面に凹凸が形成されるとともに薄い酸化膜が形成される。このレーザー光（第１のレーザー光）には波長４００nm以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。
【００６１】
次いで、第１のレーザー光の照射により形成された酸化膜を除去する。
【００６２】
次いで、結晶構造を有する半導体膜に対してレーザー光（第２のレーザー光）を窒素雰囲気または真空で照射する。このレーザー光（第２のレーザー光）を照射した際、第１のレーザー光の照射により形成されたリッジが低減、即ち、平坦化される。また、本発明は、上記平坦化処理に限定されず、例えば、塗布膜（代表的にはレジスト膜）を形成した後エッチングなどを行って平坦化するエッチバック法や機械的化学的研磨法（ＣＭＰ法）等を用いることも可能である。なお、ニッケルを添加することによってニッケルを添加せずに結晶化させた半導体膜よりも表面が平坦化されている。
【００６３】
次いで、オゾン含有水溶液（代表的にはオゾン水）で酸化膜（ケミカルオキサイドと呼ばれる）を形成して１〜１０ｎｍの酸化膜からなるバリア層を形成し、このバリア層上に希ガス元素を含む半導体膜を形成する。
【００６４】
また、他のバリア層の形成方法としては、酸素雰囲気下の紫外線の照射でオゾンを発生させて前記結晶構造を有する半導体膜の表面を酸化して形成してもよい。また、他のバリア層の形成方法としては、プラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層としても良い。また、他のバリア層の形成方法としては、クリーンオーブンを用い、２００〜３５０℃程度に加熱して薄い酸化膜を形成しても良い。なお、バリア層は上記方法のいずれか一の方法、またはそれらの方法を組み合わせて形成されたものであれば特に限定されないが、後のゲッタリングで結晶構造を有する半導体膜中のニッケルが希ガス元素を含む半導体膜に移動可能な膜質または膜厚とすることが必要である。
【００６５】
ここでは、希ガス元素を含む半導体膜をスパッタ法にて形成し、ゲッタリングサイトを形成する。希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。中でも安価なガスであるアルゴン（Ａｒ）が好ましい。ここでは希ガス元素を含む雰囲気でシリコンからなるターゲットを用い、希ガス元素を含む半導体膜を形成する。膜中に不活性気体である希ガス元素イオンを含有させる意味は二つある。一つはダングリングボンドを形成し半導体膜に歪みを与えることであり、他の一つは半導体膜の格子間に歪みを与えることである。半導体膜の格子間に歪みを与えるにはアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などシリコンより原子半径の大きな元素を用いた時に顕著に得られる。また、膜中に希ガス元素を含有させることにより、格子歪だけでなく、不対結合手も形成させてゲッタリング作用に寄与する。
【００６６】
次いで、加熱処理を行い、結晶構造を有する半導体膜中における金属元素（ニッケル）の濃度を低減、あるいは除去するゲッタリングを行う。
【００６７】
ゲッタリングを行う加熱処理としては、強光を照射する処理または熱処理を行えばよい。このゲッタリングにより、基板側から希ガス元素を含む半導体膜表面に向かう方向に金属元素が移動し、バリア層で覆われた結晶構造を有する半導体膜に含まれる金属元素の除去、または金属元素の濃度の低減が行われる。金属元素がゲッタリングの際に移動する距離は、少なくとも結晶構造を有する半導体膜半導体膜の厚さ程度の距離であればよく、比較的短時間でゲッタリングを完遂することができる。ここでは、ニッケルが結晶構造を有する半導体膜に偏析しないよう希ガス元素を含む半導体膜に移動させ、結晶構造を有する半導体膜に含まれるニッケルがほとんど存在しない、即ち膜中のニッケル濃度が１×１０18／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下になるように十分ゲッタリングする。
【００６８】
次いで、バリア層をエッチングストッパーとして、希ガス元素を含む半導体膜のみを選択的に除去した後、バリア層を除去し、結晶構造を有する半導体膜を公知のパターニング技術を用いて所望の形状の半導体層１２を形成する。
【００６９】
次いで、半導体層１２を覆う絶縁膜１３を形成する。
【００７０】
絶縁膜１３はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜１３はゲート絶縁膜となる。
【００７１】
次いで、絶縁膜１３上に膜厚２０〜１００ｎｍの第１の導電膜１４と、膜厚１００〜５００ｎｍの第２の導電膜１５とを積層形成する。（図２（Ａ））ここでは、スパッタ法を用い、ＴａＮ膜からなる第１の導電膜１４と、Ｗ膜からなる第２の導電膜１５を積層形成した。なお、ここでは、第１の導電膜１４をＴａＮ、第２の導電膜１５をＷとしたが、特に材料は限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ここでは、第１の導電膜１４、第２の導電膜１５としたが、特に２層に限定されず、単層または、３層以上の積層としてもよい。
【００７２】
次いで、第２のフォトマスクを用いてレジストマスク１６ａを形成し、ＩＣＰエッチング装置を用いて第１のエッチング条件でドライエッチングを行う。この第１のエッチング条件によって、第２の導電膜１５をエッチングして、端部においてテーパー形状を有する部分（テーパー部）を有する第２の導電層１７ａを得る。
【００７３】
ここで、テーパー部の角度（テーパー角）は基板表面（水平面）とテーパー部の傾斜部とのなす角度として定義する。第２の導電層１７ａのテーパー角は、エッチング条件を適宜、選択することによって、５〜４５°の範囲とすることができる。
【００７４】
次いで、レジストマスク１６ａをそのまま用い、ＩＣＰエッチング装置を用いて第２のエッチング条件でドライエッチングを行う。この第２のエッチング条件によって、第１の導電膜１４をエッチングして図２（Ｂ）に示すような第１の導電層１８を形成する。第１の導電層１８は、第１の幅（Ｗ１）を有している。なお、この第２のエッチングの際、レジストマスク、第２の導電層、及び絶縁膜もわずかにエッチングされて、それぞれレジストマスク１６ｂ、第２の導電層１７ｂ、絶縁膜１９が形成される。
【００７５】
なお、ここでは、絶縁膜１３の膜減りを抑えるために、２回のエッチング条件（第１のエッチング条件と第２のエッチング条件）を行ったが、図２（Ｃ）に示すような電極構造（第２の導電層１７ｂと第１の導電層１８の積層）が形成できるのであれば、特に限定されず、１回のエッチング条件で行ってもよい。
【００７６】
次いで、レジストマスク１６ａをそのままの状態にしたまま、ＩＣＰエッチング装置を用いて第３のエッチング条件でドライエッチングを行う。この第３のエッチング条件によって、第２の導電層１７ａをエッチングして図２（Ｃ）に示すような第２の導電層１７ｂを形成する。第２の導電層１７ｂは、第２の幅（Ｗ２）を有する。
【００７７】
次いで、レジストマスク１６ｂを除去した後、ドーピング工程を行う。このドーピング工程によって絶縁膜１９を介してスルードープを行い、高濃度不純物領域２２、２３が形成されると同時に、第１の導電層１８のテーパー部及び絶縁膜１９を介してスルードープを行い、低濃度不純物領域（ＬＤＤ領域とも呼ぶ）２４、２５を形成する。（図２（Ｄ））このドーピング工程において、テーパ−部を通過させることによって、チャネル形成領域側から前記高濃度不純物領域側に向かって不純物濃度（Ｐ濃度）が連続的に増加する低濃度不純物領域２４、２５を形成する。半導体層表面が平坦であるため、第１の導電層の絶縁膜に接する面も平坦であり、バラツキなく低濃度不純物領域を形成することができる。なお、ここでは、高濃度不純物領域と低濃度不純物領域とを別々なものとして図示しているが、実際は、明確な境界はなく、濃度勾配を有する領域が形成されている。また、同様にチャネル形成領域と低濃度不純物領域との明確な境界はない。
【００７８】
この後、半導体層に添加された不純物元素の活性化を行う。この活性化によって、不純物領域に含まれた不純物元素が拡散するため、より滑らかなカーブを描く濃度勾配が形成されて各領域間の境界がなくなる。次いで、層間絶縁膜２７を形成した後、第３のマスクを用いてコンタクトホールを形成し、第４のマスクを用いて電極２８、２９を形成する。
【００７９】
上記工程により形成されたＴＦＴの特徴は、低濃度不純物領域２４、２５において、表面が平坦である点である。具体的には、低濃度不純物領域２４、２５の表面における凸凹のＰ―Ｖ値は、５０ｎｍ以下、好ましくは３０ｎｍ以下とする。加えて、平坦化された半導体膜表面におけるＲａ（中心線平均粗さ）は、２ｎｍ以下、Ｒｍｓ（２乗平均平方根粗さ）は、２ｎｍ以下とすることができる。低濃度不純物領域２４、２５の表面を平坦とすることによって耐圧を向上させ、信頼性を格段に向上させることができる。なお、上記平坦の度合いを示す数値（Ｐ―Ｖ値）は、４μｍ×４μｍの面積を有するエリア範囲で測定した場合の値であり、Ｒａ、Ｒｍｓは、５０μｍ×５０μｍの面積を有するエリア範囲で測定した場合の値である。
【００８０】
なお、ニッケルを添加して加熱処理を行って結晶化させた後、第１のレーザー光の照射後と、第２のレーザー光照射後の半導体膜における表面粗さ（Ｐ−Ｖ値、Ｒａ、Ｒｍｓ）をＡＦＭでそれぞれ測定した実験結果を表１に示す。
【００８１】
【表１】
0004256087.tif 000002
【００８２】
また、低濃度不純物領域２５の表面を平坦とすることによって格段に信頼性が向上するため、何らかの理由でゲート電極の形状（代表的には第１の導電層のテーパー部の形状）にバラツキが生じたとしてもテーパー部の幅Ｗ（図１中に示す）が０．５μｍ以上あれば、十分な信頼性を得ることができる。即ち、本発明によりゲート電極の形成におけるエッチングマージンが広がる。
【００８３】
また、上記工程により形成されたＴＦＴの特徴は、チャネル形成領域２６とソース領域２３との間、およびチャネル形成領域２６とドレイン領域２３との間に設けられる低濃度不純物領域２４、２５において、チャネル形成領域からの距離が増大するとともに不純物濃度が連続的に増加するような濃度勾配を有し、ゲート電極と重なる点である。
【００８４】
また、ここではｎチャネル型ＴＦＴを用いて説明したが、ｎ型不純物元素に代えてｐ型不純物元素を用いることによってｐチャネル型ＴＦＴを形成することができることは言うまでもない。
【００８５】
また、ここではトップゲート型ＴＦＴを例として説明したが、ＴＦＴ構造に関係なく本発明を適用することが可能であり、例えばボトムゲート型（逆スタガ型）ＴＦＴや順スタガ型ＴＦＴに適用することが可能である。
【００８６】
なお、本明細書中において「電極」とは、「配線」の一部であり、他の配線との電気的接続を行う箇所、または半導体層と交差する箇所を指す。従って、説明の便宜上、「配線」と「電極」とを使い分けるが、「電極」という文言に「配線」は常に含められているものとする。
【００８７】
（実施の形態２）
ここでは、同一基板上に複数の異なるＴＦＴを形成する場合に本発明を適用した例を示す。なお、ここでは第１の半導体層を活性層とする第１のＴＦＴと、第２の半導体層を活性層とする第２のＴＦＴを作製する例を示す。
【００８８】
まず、上記実施の形態１と同様にして基板３０上に平坦な表面を有する半導体層３１、３２の形成、絶縁膜３３の形成、第１の導電膜３４と第２の導電膜３５の形成を行う。（図４（Ａ））
【００８９】
次いで、上記実施の形態１と同様にしてエッチング条件１〜３でエッチングを行い、第１のゲート電極３８ａ、３８ｂのみを形成する。（図４（Ｂ））なお、第１のゲート電極の下層を構成する第１の導電層３８ａは、図４（Ｂ）中に示す幅Ｗａの部分がテーパー部となっており、それ以外の部分は第２の導電層３８ｂと重なっている。ここでは、第２のＴＦＴを形成する領域にはレジストからなるマスク３７を形成する。
【００９０】
次いで、レジストからなるマスク３６、３７を除去した後、再びレジストからなるマスクを形成する。次いで、第２のゲート電極の下層を構成する第１の導電層のテーパー部における幅Ｗｂが幅Ｗａよりも狭くなるように条件を適宜変更してエッチング条件１〜３でエッチングを行い、第２のゲート電極４２ａ、４２ｂのみを形成する。（図４（Ｃ））なお、第２のゲート電極の下層を構成する第１の導電層４２ａは、図４（Ｃ）中に示す幅Ｗｂの部分がテーパー部となっており、それ以外の部分は第２の導電層４２ｂと重なっている。ここでは、第１のＴＦＴを形成する領域にはレジストからなるマスク４０を形成する。
【００９１】
次いで、レジストからなるマスク４０、４１を除去した後、不純物元素を半導体層に添加するためのドーピングを行う。このドーピング工程によって絶縁膜３３を介してスルードープを行い、高濃度不純物領域４３〜４６が形成されると同時に、第１の導電層３８ａ、４２ａのテーパー部及び絶縁膜３３を介してスルードープを行い、低濃度不純物領域（ＬＤＤ領域とも呼ぶ）４７〜５０を形成する。（図４（Ｄ））
【００９２】
この後、半導体層に添加された不純物元素の活性化を行う。次いで、層間絶縁膜５１を形成した後、コンタクトホールを形成し、電極５２〜５５を形成する。（図４（Ｅ））
【００９３】
上記工程により、チャネル形成領域５６を有する第１のＴＦＴと、チャネル形成領域５７を有する第２のＴＦＴとを同一基板上に得ることができる。
【００９４】
また、上記工程は、実施の形態１と比較してエッチング工程が一つ増加するものの、同一基板上にＬＤＤ領域及びテーパ部の幅の異なるＧＯＬＤ構造のＴＦＴを作り分けることができる。例えば、オン電流値および信頼性を優先する駆動回路のＴＦＴは第１のＴＦＴを用い、オフ電流値を優先する画素部のＴＦＴは第２のＴＦＴを用いればよい。ただし、いずれのＴＦＴ、即ち第１のＴＦＴ及び第２のＴＦＴにおいて信頼性は高いことは言うまでもない。
【００９５】
なお、第１の導電層のうち、前記低濃度不純物領域とゲート絶縁膜を介して重なる第１の導電層３８ａ、４２ｂの幅はいずれも０．５μｍ〜１．５μｍの範囲であれば十分な信頼性が得られる。ただし、ここでは幅Ｗｂ＜幅Ｗａとする。
【００９６】
このように、低濃度不純物領域とゲート絶縁膜を介して重なる第１の導電層４２ｂの幅が、例えば、０．５μｍであっても、低濃度不純物領域の表面が平坦であるため、十分な信頼性を備えたＴＦＴを得ることができる。
【００９７】
また、図１〜図４ではＬＤＤ領域が全部ゲート電極と重なる例を示したが、ＬＤＤ領域の一部がゲート電極と重なるＴＦＴ構成であっても本発明を適用することができる。
【００９８】
（実施の形態３）
また、本発明では、一方の電極として半導体層を用い保持容量を形成する場合において、その半導体層の表面を平坦とする、具体的には、ＡＦＭにより得られるＰ―Ｖ値を５０ｎｍ以下とすることによって、リーク電流の低減及び信頼性の向上を図ることができる。加えて、同一基板上にＴＦＴと容量を形成する場合、例えば、画素部に画素ＴＦＴと、一方の電極として半導体層を用い保持容量とを形成する場合において有効である。この場合、保持容量を形成する半導体層の表面とＬＤＤ領域の表面とを平坦とする。
【００９９】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【０１００】
（実施例）
［実施例１］
本発明の実施例を図５〜図７を用いて説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【０１０１】
まず、基板１００上に下地絶縁膜１０１を形成し、結晶構造を有する半導体膜を得た後、所望の形状にエッチング処理して島状に分離された半導体層１０２〜１０６を形成する。
【０１０２】
基板１００としては、ガラス基板（＃１７３７）を用い、下地絶縁膜１０１としては、プラズマＣＶＤ法で成膜温度４００℃、原料ガスＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を５０nm（好ましくは１０〜２００nm）形成する。次いで、表面をオゾン水で洗浄した後、表面の酸化膜を希フッ酸（１／１００希釈）で除去する。次いでプラズマＣＶＤ法で成膜温度４００℃、原料ガスＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を１００ｎｍ（好ましくは５０〜２００nm）の厚さに積層形成し、さらに大気解放せずにプラズマＣＶＤ法で成膜温度３００℃、成膜ガスＳｉＨ4で非晶質構造を有する半導体膜（ここではアモルファスシリコン膜）を５４ｎｍの厚さ（好ましくは２５〜８０ｎｍ）で形成する。
【０１０３】
本実施例では下地膜１０１を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。また、半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などを用い、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により形成すればよい。また、プラズマＣＶＤ装置は、枚葉式の装置でもよいし、バッチ式の装置でもよい。また、同一の成膜室で大気に触れることなく下地絶縁膜と半導体膜とを連続成膜してもよい。
【０１０４】
次いで、非晶質構造を有する半導体膜の表面を洗浄した後、オゾン水で表面に約２ｎｍの極薄い酸化膜を形成する。次いで、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行う。ここでは、ジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法を用い、ドーピング条件を加速電圧１５ｋＶ、ジボランを水素で１％に希釈したガス流量３０ｓｃｃｍ、ドーズ量２×１０12／ｃｍ2で非晶質シリコン膜にボロンを添加した。
【０１０５】
次いで、重量換算で１０ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布する。塗布に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。
【０１０６】
次いで、加熱処理を行い結晶化させて結晶構造を有する半導体膜を形成する。この加熱処理は、電気炉の熱処理または強光の照射を用いればよい。電気炉の熱処理で行う場合は、５００℃〜６５０℃で４〜２４時間で行えばよい。ここでは脱水素化のための熱処理（５００℃、１時間）の後、結晶化のための熱処理（５５０℃、４時間）を行って結晶構造を有するシリコン膜を得る。なお、ここでは炉を用いた熱処理を用いて結晶化を行ったが、ランプアニール装置で結晶化を行ってもよい。なお、ここではシリコンの結晶化を助長する金属元素としてニッケルを用いた結晶化技術を用いたが、他の公知の結晶化技術、例えば固相成長法やレーザー結晶化法を用いてもよい。
【０１０７】
次いで、結晶構造を有するシリコン膜表面の酸化膜を希フッ酸等で除去した後、結晶化率を高め、結晶粒内に残される欠陥を補修するための第１のレーザー光（ＸｅＣｌ：波長３０８ｎｍ）の照射を大気中、または酸素雰囲気中で行う。レーザー光には波長４００nm以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いる。いずれにしても、繰り返し周波数１０〜１０００Hz程度のパルスレーザー光を用い、当該レーザー光を光学系にて１００〜５００mJ/cm2に集光し、９０〜９５％のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。ここでは、繰り返し周波数３０Ｈｚ、エネルギー密度３９３mJ/cm2で第１のレーザー光の照射を大気中で行なう。なお、大気中、または酸素雰囲気中で行うため、第１のレーザー光の照射により表面に酸化膜が形成される。
【０１０８】
次いで、第１のレーザー光の照射により形成された酸化膜を希フッ酸で除去した後、第２のレーザー光の照射を窒素雰囲気、或いは真空中で行い、半導体膜表面を平坦化する。このレーザー光（第２のレーザー光）には波長４００nm以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。第２のレーザー光のエネルギー密度は、第１のレーザー光のエネルギー密度より大きくし、好ましくは３０〜６０ｍＪ／ｃｍ2大きくする。ここでは、繰り返し周波数３０Ｈｚ、エネルギー密度４５３mJ/cm2で第２のレーザー光の照射を行ない、半導体膜表面における凹凸のＰ―Ｖ値が５０ｎｍ以下となる。
【０１０９】
また、本実施例では第２のレーザー光の照射を全面に行ったが、オフ電流の低減は、画素部のＴＦＴに特に効果があるため、少なくとも画素部のみに選択的に照射する工程としてもよい。
【０１１０】
次いで、オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸化膜からなるバリア層を形成する。
【０１１１】
次いで、バリア層上にスパッタ法にてゲッタリングサイトとなるアルゴン元素を含む非晶質シリコン膜を膜厚１５０ｎｍで形成する。本実施例のスパッタ法による成膜条件は、成膜圧力を０．３Ｐａとし、ガス（Ａｒ）流量を５０（sccm）とし、成膜パワーを３ｋＷとし、基板温度を１５０℃とする。なお、上記条件での非晶質シリコン膜に含まれるアルゴン元素の原子濃度は、３×１０20／ｃｍ3〜６×１０20／ｃｍ3、酸素の原子濃度は１×１０19／ｃｍ3〜３×１０19／ｃｍ3である。その後、ランプアニール装置を用いて６５０℃、３分の熱処理を行いゲッタリングする。
【０１１２】
次いで、バリア層をエッチングストッパーとして、ゲッタリングサイトであるアルゴン元素を含む非晶質シリコン膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。
【０１１３】
次いで、得られた結晶構造を有するシリコン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体層１０２〜１０６を形成する。半導体層を形成した後、レジストからなるマスクを除去する。
【０１１４】
次いで、フッ酸を含むエッチャントで酸化膜を除去すると同時にシリコン膜の表面を洗浄した後、ゲート絶縁膜１０７となる珪素を主成分とする絶縁膜を形成する。本実施例では、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。
【０１１５】
次いで、図５（Ａ）に示すように、ゲート絶縁膜１０７上に膜厚２０〜１００ｎｍの第１の導電膜１０８ａと、膜厚１００〜５００ｎｍの第２の導電膜１０８ｂとを積層形成する。本実施例では、ゲート絶縁膜１０７上に膜厚５０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順次積層する。
【０１１６】
第１の導電膜及び第２の導電膜を形成する導電性材料としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成する。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、、ＡｇＰｄＣｕ合金を用いてもよい。また、２層構造に限定されず、例えば、膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。
【０１１７】
次に、図５（Ｂ）に示すように光露光工程によりレジストからなるマスク１１０〜１１５を形成し、ゲート電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。エッチングにはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって所望のテーパー形状に膜をエッチングすることができる。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。
【０１１８】
本実施例では、基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。この後、レジストからなるマスク１１０〜１１５を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１１９】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。
【０１２０】
こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１７〜１２１（第１の導電層１１７ａ〜１２１ａと第２の導電層１１７ｂ〜１２１ｂ）を形成する。ゲート絶縁膜となる絶縁膜１０７は、１０〜２０nm程度エッチングされ、第１の形状の導電層１１７〜１２１で覆われない領域が薄くなったゲート絶縁膜１１６となる。
【０１２１】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＳＦ6とＣｌ2とＯ2とを用い、それぞれのガス流量比を２４／１２／２４（ｓｃｃｍ）とし、１．３Paの圧力でコイル型の電極に７００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを２５秒行った。基板側（試料ステージ）にも１０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は２２７．３ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は３２．１ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は７．１であり、絶縁膜１１６であるＳｉＯＮに対するエッチング速度は３３．７ｎｍ／ｍｉｎであり、ＳｉＯＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ6を用いた場合、絶縁膜１１６との選択比が高いので膜減りを抑えることができる。本実施例では絶縁膜１１６において約８ｎｍしか膜減りが起きない。
【０１２２】
この第２のエッチング処理によりＷのテーパー角は７０°となった。この第２のエッチング処理により第２の導電層１２４ｂ〜１２９ｂを形成する。一方、第１の導電層は、ほとんどエッチングされず、第１の導電層１２４ａ〜１２９ａとなる。なお、第１の導電層１２４ａ〜１２９ａは、第１の導電層１１７ａ〜１２２ａとほぼ同一サイズである。実際には、第１の導電層の幅は、第２のエッチング処理前に比べて約０．３μｍ程度、即ち線幅全体で０．６μｍ程度後退する場合もあるがほとんどサイズに変化がない。
【０１２３】
また、２層構造に代えて、膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造とした場合、第１のエッチング処理の第１のエッチング条件としては、ＢＣｌ3とＣｌ2とＯ2とを原料ガスに用い、それぞれのガス流量比を６５／１０／５（ｓｃｃｍ）とし、基板側（試料ステージ）に３００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、１．２Ｐａの圧力でコイル型の電極に４５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して１１７秒のエッチングを行えばよく、第１のエッチング処理の第２のエッチング条件としては、ＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行えばよく、第２のエッチング処理としてはＢＣｌ3とＣｌ2を用い、それぞれのガス流量比を２０／６０（sccm）とし、基板側（試料ステージ）には１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、１．２Ｐａの圧力でコイル型の電極に６００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行えばよい。
【０１２４】
次いで、レジストからなるマスクを除去した後、第１のドーピング処理を行って図５（Ｄ）の状態を得る。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１．５×１０14atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、第１の導電層及び第２の導電層１２４〜１２８がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域１３０〜１３４が形成される。第１の不純物領域１３０〜１３４には１×１０16〜１×１０17/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。ここでは、第１の不純物領域と同じ濃度範囲の領域をｎ--領域とも呼ぶ。
【０１２５】
なお、本実施例ではレジストからなるマスクを除去した後、第１のドーピング処理を行ったが、レジストからなるマスクを除去せずに第１のドーピング処理を行ってもよい。
【０１２６】
次いで、図６（Ａ）に示すようにレジストからなるマスク１３５〜１３７を形成し第２のドーピング処理を行う。マスク１３５は駆動回路のｐチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域を保護するマスクであり、マスク１３６は駆動回路のｎチャネル型ＴＦＴの一つを形成する半導体層のチャネル形成領域及びその周辺の領域を保護するマスクであり、マスク１３７は画素部のＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域と保持容量となる領域とを保護するマスクである。
【０１２７】
第２のドーピング処理におけるイオンドープ法の条件はドーズ量を１．５×１０15atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとしてリン（Ｐ）をドーピングする。ここでは、第２の導電層１２４ｂ〜１２６ｂをマスクとして各半導体層に不純物領域が自己整合的に形成される。勿論、マスク１３５〜１３７で覆われた領域には添加されない。こうして、第２の不純物領域１３８〜１４０と、第３の不純物領域１４２が形成される。第２の不純物領域１３８〜１４０には１×１０20〜１×１０21/cm3の濃度範囲でｎ型を付与する不純物元素を添加されている。ここでは、第２の不純物領域と同じ濃度範囲の領域をｎ+領域とも呼ぶ。
【０１２８】
また、第３の不純物領域は第１の導電層により第２の不純物領域よりも低濃度に形成され、１×１０18〜１×１０19/cm3の濃度範囲でｎ型を付与する不純物元素を添加されることになる。なお、第３の不純物領域は、テーパー形状である第１の導電層の部分を通過させてドーピングを行うため、テーパ−部の端部に向かって不純物濃度が増加する濃度勾配を有している。ここでは、第３の不純物領域と同じ濃度範囲の領域をｎ-領域とも呼ぶ。また、マスク１３６、１３７で覆われた領域は、第２のドーピング処理で不純物元素が添加されず、第１の不純物領域１４４、１４５となる。
【０１２９】
次いで、レジストからなるマスク１３５〜１３７を除去した後、新たにレジストからなるマスク１４６〜１４８を形成して図６（Ｂ）に示すように第３のドーピング処理を行う。
【０１３０】
駆動回路において、上記第３のドーピング処理により、ｐチャネル型ＴＦＴを形成する半導体層および保持容量を形成する半導体層にｐ型の導電型を付与する不純物元素が添加された第４の不純物領域１４９、１５０及び第５の不純物領域１５１、１５２を形成する。
【０１３１】
また、第４の不純物領域１４９、１５０には１×１０20〜１×１０21/cm3の濃度範囲でｐ型を付与する不純物元素が添加されるようにする。尚、第４の不純物領域１４９、１５０には先の工程でリン（Ｐ）が添加された領域（ｎ--領域）であるが、ｐ型を付与する不純物元素の濃度がその１．５〜３倍添加されていて導電型はｐ型となっている。ここでは、第４の不純物領域と同じ濃度範囲の領域をｐ+領域とも呼ぶ。
【０１３２】
また、第５の不純物領域１５１、１５２は第２の導電層１２５ａのテーパー部と重なる領域に形成されるものであり、１×１０18〜１×１０20/cm3の濃度範囲でｐ型を付与する不純物元素が添加されるようにする。ここでは、第５の不純物領域と同じ濃度範囲の領域をｐ-領域とも呼ぶ。
【０１３３】
以上までの工程でそれぞれの半導体層にｎ型またはｐ型の導電型を有する不純物領域が形成される。導電層１２４〜１２７はＴＦＴのゲート電極となる。また、導電層１２８は画素部において保持容量を形成する一方の電極となる。さらに、導電層１２９は画素部においてソース配線を形成する。
【０１３４】
次いで、ほぼ全面を覆う絶縁膜（図示しない）を形成する。本実施例では、プラズマＣＶＤ法により膜厚５０ｎｍの酸化シリコン膜を形成した。勿論、この絶縁膜は酸化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１３５】
次いで、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程は、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）、或いはＹＡＧレーザーまたはエキシマレーザーを裏面から照射する方法、或いは炉を用いた熱処理、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。
【０１３６】
また、本実施例では、上記活性化の前に絶縁膜を形成した例を示したが、上記活性化を行った後、絶縁膜を形成する工程としてもよい。
【０１３７】
次いで、窒化シリコン膜からなる第１の層間絶縁膜１５３を形成して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行う。（図６（Ｃ））この工程は第１の層間絶縁膜１５３に含まれる水素により半導体層のダングリングボンドを終端する工程である。酸化シリコン膜からなる絶縁膜（図示しない）の存在に関係なく半導体層を水素化することができる。ただし、本実施例では、第２の導電層としてアルミニウムを主成分とする材料を用いているので、水素化する工程において第２の導電層が耐え得る熱処理条件とすることが重要である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１３８】
次いで、第１の層間絶縁膜１５３上に有機絶縁物材料から成る第２の層間絶縁膜１５４を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成する。次いで、ソース配線１２９に達するコンタクトホールと、導電層１２７、１２８に達するコンタクトホールと、各不純物領域に達するコンタクトホールを形成する。本実施例では複数のエッチング処理を順次行う。本実施例では第１の層間絶縁膜をエッチングストッパーとして第２の層間絶縁膜をエッチングした後、絶縁膜（図示しない）をエッチングストッパーとして第１の層間絶縁膜をエッチングしてから絶縁膜（図示しない）をエッチングした。
【０１３９】
その後、Ａｌ、Ｔｉ、Ｍｏ、Ｗなどを用いて配線及び画素電極を形成する。これらの電極及び画素電極の材料は、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。こうして、ソース電極またはドレイン電極１５５〜１６０、ゲート配線１６２、接続配線１６１、画素電極１６３が形成される。
【０１４０】
以上の様にして、ｎチャネル型ＴＦＴ２０１、ｐチャネル型ＴＦＴ２０２、ｎチャネル型ＴＦＴ２０３を有する駆動回路２０６と、ｎチャネル型ＴＦＴからなる画素ＴＦＴ２０４、保持容量２０５とを有する画素部２０７を同一基板上に形成することができる。（図７）本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【０１４１】
また、この段階におけるゲート電極近傍の断面ＴＥＭ観察写真図を図８に示す。図８に示したように第２のレーザー光によって半導体膜表面（ＬＤＤ領域表面を含む）は平坦となっている。ＬＤＤ領域が平坦となったことでその上のゲート絶縁膜、ゲート電極のテーパー部にもＬＤＤ領域表面における凸凹の影響はほとんど見られない。また、図２１に比較例として平坦化処理を行っていないＴＦＴのゲート電極近傍の断面ＴＥＭ観察写真図を示す。
【０１４２】
画素部２０７において、画素ＴＦＴ２０４（ｎチャネル型ＴＦＴ）にはチャネル形成領域１６７、ゲート電極を形成する導電層１２７の外側に形成される第１の不純物領域（ｎ--領域）１４５とソース領域として機能する第２の不純物領域（ｎ+領域）１４０を有している。また、保持容量２０５の一方の電極として機能する半導体層には第４の不純物領域１５０、第５の不純物領域１５２が形成されている。なお、保持容量２０５の一方の電極として機能する半導体層の表面は平坦とする、具体的には、ＡＦＭにより得られるＰ―Ｖ値を５０ｎｍ以下とすることによって、リーク電流の低減及び信頼性の向上を図ることができる。保持容量２０５は、絶縁膜（ゲート絶縁膜と同一膜）１１６を誘電体として、第２の電極１２８と、半導体層１５０、１５２、１６８とで形成されている。
【０１４３】
また、駆動回路２０６において、ｎチャネル型ＴＦＴ２０１（第１のｎチャネル型ＴＦＴ）はチャネル形成領域１６４、ゲート電極を形成する導電層１２４の一部と絶縁膜を介して重なる第３の不純物領域（ｎ-領域）１４２とソース領域またはドレイン領域として機能する第２の不純物領域（ｎ+領域）１３８を有している。
【０１４４】
また、駆動回路２０６において、ｐチャネル型ＴＦＴ２０２にはチャネル形成領域１６５、ゲート電極を形成する導電層１２５の一部と絶縁膜を介して重なる第５不純物領域（ｐ-領域）１５１とソース領域またはドレイン領域として機能する第４の不純物領域（ｐ+領域）１４９を有している。
【０１４５】
また、駆動回路２０６において、ｎチャネル型ＴＦＴ２０３（第２のｎチャネル型ＴＦＴ）にはチャネル形成領域１６６、ゲート電極を形成する導電層１２６の外側に第１の不純物領域（ｎ--領域）１４４とソース領域またはドレイン領域として機能する第２の不純物領域（ｎ+領域）１３９を有している。
【０１４６】
これらのＴＦＴ２０１〜２０３を適宜組み合わせてシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成し、駆動回路２０６を形成すればよい。例えば、ＣＭＯＳ回路を形成する場合には、ｎチャネル型ＴＦＴ２０１とｐチャネル型ＴＦＴ２０２を相補的に接続して形成すればよい。
【０１４７】
特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、ｎチャネル型ＴＦＴ２０３の構造が適している。
【０１４８】
また、信頼性が最優先とされる回路には、ＧＯＬＤ構造であるｎチャネル型ＴＦＴ２０１の構造が適している。
【０１４９】
また、本実施例により得られるｎチャネル型ＴＦＴ２０１の電気特性を測定し、信頼性を検証した。ここでは、信頼性の指標となるオン電流値の変動（劣化率とも呼ぶ）を求める。なお、オン電流値は、ドレイン電圧Ｖｄ＝１Ｖ、ゲート電圧Ｖｇ＝１０Ｖとして測定を行った値とする。
【０１５０】
まず、トランジェントストレスによるｎチャネル型ＴＦＴ２０１の特性変動を導出するため、トランジェントストレスをかける前のオン電流値（Ｉon０）を測定した後、ドレイン電圧Ｖｄ＝＋２５Ｖ、ゲート電圧Ｖｇ＝１Ｖ、１．５Ｖ、２Ｖ、２．５Ｖ、３Ｖ、３．５Ｖ、４Ｖ、４．５Ｖとし、それぞれ室温で１００秒放置するトランジェントストレスをかけ、その後、再度オン電流値を測定し、トランジェントストレス前後でのオン特性変動（ΔＩon／Ｉon０）を図９中に示した。トランジェントストレスとは、ＴＦＴのドレイン電圧をある値に設定し、ゲート電圧をある時間固定した時のストレスを指している。なお、ＴＦＴのチャネル形成領域のサイズは（チャネル長Ｌ／チャネル幅Ｗ＝１０μｍ／８μｍ）とし、ゲート電極とゲート絶縁膜（膜厚１１５ｎｍ）を介して重なる第３の不純物領域１４２におけるチャネル長方向の幅が１．１μｍであるＴＦＴを測定した。
【０１５１】
比較例として本実施例の工程において第２のレーザー照射を行わず、第１のレーザー照射のみしか行わなかった工程で作製したＴＦＴを用いた。
【０１５２】
比較例と比べて本実施例のほうがオン電流値の変動（劣化率）が小さいことから、第２のレーザー照射を行って半導体膜（ＬＤＤ領域を含む）の表面を平坦にしたほうがＴＦＴの信頼性が高いことが示された。
【０１５３】
また、さらにゲート絶縁膜の膜厚を変化させて同様の比較を行った。ゲート絶縁膜の膜厚を８０ｎｍとした時は、ドレイン電圧Ｖｄ＝＋１６Ｖとし、ゲート電圧Ｖｇ＝１〜４．５Ｖとし、それぞれ室温で１００秒放置した後のオン特性変動（ΔＩon／Ｉon０）を図１０中に示した。また、ゲート絶縁膜の膜厚を６０ｎｍとした時は、ドレイン電圧Ｖｄ＝＋２０Ｖとし、ゲート電圧Ｖｇ＝１〜４．５Ｖとし、それぞれ室温で１００秒放置した後のオン特性変動（ΔＩon／Ｉon０）を図１１中に示した。
【０１５４】
以上のことから、ＬＤＤ領域表面の平坦化を向上させることによって信頼性を向上させることができるので、ＧＯＬＤ構造のＴＦＴにおいて、ゲート電極とゲート絶縁膜を介して重なる不純物領域の面積を縮小しても十分な信頼性を得ることができる。具体的にはＧＯＬＤ構造のＴＦＴにおいてゲート電極のテーパー部となる部分サイズを小さくしても十分な信頼性を得ることができる。
【０１５５】
また、ゲート絶縁膜の膜厚をそれぞれ１１５ｎｍ、８０ｎｍ、６０ｎｍと条件を振り、Ｖｄ＝５Ｖ、Ｖｇ＝−４．５Ｖとし、オフ電流値の確率統計分布を測定した結果を図１２〜図１５に示す。なお、図中、本実施例における確率統計分布を×印でプロットし、第１のレーザー光の照射のみを行った比較例における確率統計分布を○印でプロットした。図１２〜図１５の縦軸はパーセントを示しており、５０％の値がオフ電流の平均値に相当する。また、横軸はオフ電流値を示しており、例えばバラツキが大きければ全プロットの占める領域、即ち横幅が大きくなる。第２のレーザー光で平坦化を行った場合、ゲート絶縁膜の膜厚が薄ければ薄いほどオフ電流値のバラツキ低減が顕著に現れている。また、第２のレーザー光で平坦化を行った場合、図１２〜図１４のチャネル長Ｌ／チャネル幅Ｗ＝２μｍ／８μｍとしたＴＦＴよりも図１５に示したＬ／Ｗ＝７μｍ／４０μｍとしたＴＦＴのほうがオフ電流値のバラツキ低減が顕著に現れている。従って、第２のレーザー光で平坦化を行った場合、比較的チャネル幅の大きいＴＦＴ、例えばバッファ回路に用いられるＴＦＴ（Ｌ／Ｗ＝７μｍ／１４０μｍ、７μｍ／２７０μｍ、７μｍ／４００μｍ、７μｍ／８００μｍ等）やアナログスイッチ回路に用いられるＴＦＴ（Ｌ／Ｗ＝８μｍ／４００μｍ）において効果的にバラツキを抑えることができる。
【０１５６】
これらのことから、半導体膜表面（ＬＤＤ領域表面を含む）の平坦化を向上させることによってゲート絶縁膜の膜厚を薄くしても、オフ電流のバラツキが低減され、ＴＦＴの歩留まりが向上される。ＧＯＬＤ構造のＴＦＴにおいてはゲート絶縁膜が薄くなると寄生容量が増加するが、ゲート電極（第１導電層）のテーパー部となる部分サイズを小さくして寄生容量を低減すれば、ｆ特性も向上してさらなる高速動作が可能となり、且つ、十分な信頼性を有するＴＦＴとなる。
【０１５７】
なお、画素部２０７の画素ＴＦＴにおいても、第２のレーザー光の照射によりオフ電流の低減、およびバラツキの低減が実現される。
【０１５８】
また、本実施例では反射型の表示装置を形成するためのアクティブマトリクス基板を作製する例を示したが、画素電極を透明導電膜で形成すると、フォトマスクは１枚増えるものの、透過型の表示装置を形成することができる。
【０１５９】
［実施例２］
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図１６を用いる。
【０１６０】
まず、実施例１に従い、図７の状態のアクティブマトリクス基板を得た後、図７のアクティブマトリクス基板上に配向膜を形成しラビング処理を行う。なお、本実施例では配向膜を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１６１】
次いで、対向基板を用意する。この対向基板には、着色層、遮光層が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層を設けた。このカラーフィルタと遮光層とを覆う平坦化膜を設けた。次いで、平坦化膜上に透明導電膜からなる対向電極を画素部に形成し、対向基板の全面に配向膜を形成し、ラビング処理を施した。
【０１６２】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材で貼り合わせる。シール材にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにしてアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【０１６３】
こうして得られた液晶モジュールの構成を図１６の上面図を用いて説明する。
【０１６４】
アクティブマトリクス基板３０１の中央には、画素部３０４が配置されている。画素部３０４の上側には、ソース信号線を駆動するためのソース信号線駆動回路３０２が配置されている。画素部３０４の左右には、ゲート信号線を駆動するためのゲート信号線駆動回路３０３が配置されている。本実施例に示した例では、ゲート信号線駆動回路３０３は画素部に対して左右対称配置としているが、これは片側のみの配置でも良く、液晶モジュールの基板サイズ等を考慮して、設計者が適宜選択すれば良い。ただし、回路の動作信頼性や駆動効率等を考えると、図１６に示した左右対称配置が望ましい。
【０１６５】
各駆動回路への信号の入力は、フレキシブルプリント基板（Flexible Print Circuit：ＦＰＣ）３０５から行われる。ＦＰＣ３０５は、基板３０１の所定の場所まで配置された配線に達するように、層間絶縁膜および樹脂膜にコンタクトホールを開口し、接続電極３０９を形成した後、異方性導電膜等を介して圧着される。本実施例においては、接続電極はＩＴＯを用いて形成した。
【０１６６】
駆動回路、画素部の周辺には、基板外周に沿ってシール剤３０７が塗布され、あらかじめアクティブマトリクス基板上に形成されたスペーサ３１０によって一定のギャップ（基板３０１と対向基板３０６との間隔）を保った状態で、対向基板３０６が貼り付けられる。その後、シール剤３０７が塗布されていない部分より液晶素子が注入され、封止剤３０８によって密閉される。以上の工程により、液晶モジュールが完成する。
【０１６７】
また、ここでは全ての駆動回路を基板上に形成した例を示したが、駆動回路の一部に数個のＩＣを用いてもよい。
【０１６８】
［実施例３］
実施例１では画素電極が反射性を有する金属材料で形成された反射型の表示装置の例を示したが、本実施例では画素電極を透光性を有する導電膜で形成した透過型の表示装置の例を示す。
【０１６９】
層間絶縁膜を形成する工程までは実施例１と同じであるので、ここでは省略する。実施例１に従って層間絶縁膜を形成した後、透光性を有する導電膜からなる画素電極６０１を形成する。透光性を有する導電膜としては、ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等を用いればよい。
【０１７０】
その後、層間絶縁膜６００にコンタクトホールを形成する。次いで、画素電極と重なる接続電極６０２を形成する。この接続電極６０２は、コンタクトホールを通じてドレイン領域と接続されている。また、この接続電極と同時に他のＴＦＴのソース電極またはドレイン電極も形成する。
【０１７１】
また、ここでは全ての駆動回路を基板上に形成した例を示したが、駆動回路の一部に数個のＩＣを用いてもよい。
【０１７２】
以上のようにしてアクティブマトリクス基板が形成される。このアクティブマトリクス基板を用い、実施例２に従って液晶モジュールを作製し、バックライト６０４、導光板６０５を設け、カバー６０６で覆えば、図１７にその断面図の一部を示したようなアクティブマトリクス型液晶表示装置が完成する。なお、カバーと液晶モジュールは接着剤や有機樹脂を用いて貼り合わせる。また、基板と対向基板を貼り合わせる際、枠で囲んで有機樹脂を枠と基板との間に充填して接着してもよい。また、透過型であるので偏光板６０３は、アクティブマトリクス基板と対向基板の両方に貼り付ける。
【０１７３】
［実施例４］
本発明を実施して形成された駆動回路や画素部は様々なモジュール（アクティブマトリクス型液晶モジュール、アクティブマトリクス型ＥＣモジュール）に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１７４】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１８〜図２０に示す。
【０１７５】
図１８（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１７６】
図１８（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１７７】
図１８（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１７８】
図１８（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０１７９】
図１８（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。
【０１８０】
図１８（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に適用することができる。
【０１８１】
図１９（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶モジュール２８０８に適用することができる。
【０１８２】
図１９（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶モジュール２８０８に適用することができる。
【０１８３】
なお、図１９（Ｃ）は、図１９（Ａ）及び図１９（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶モジュール２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１９（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１８４】
また、図１９（Ｄ）は、図１９（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１９（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１８５】
ただし、図１９に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置での適用例は図示していない。
【０１８６】
図２０（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７等を含む。本発明を表示部２９０４に適用することができる。
【０１８７】
図２０（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１８８】
図２０（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。
【０１８９】
ちなみに図２０（Ｃ）に示すディスプレイは中小型または大型のもの、例えば５〜２０インチの画面サイズのものである。また、このようなサイズの表示部を形成するためには、基板の一辺が１ｍのものを用い、多面取りを行って量産することが好ましい。
【０１９０】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本実施例の電子機器は実施例１〜３のどのような組み合わせからなる構成を用いても実現することができる。
【０１９１】
【発明の効果】
本発明により、オフ電流値の低減や信頼性が向上するとともに、表面の凹凸による寄生容量の増大を抑制することができる。また、半導体層を一方の電極とする容量のリーク電流を低減し、信頼性を向上させることができる。また、本発明により、ゲート電極のエッチングマージンが広がり、ＴＦＴの電気特性（代表的にはオン電流値やオフ電流値）のバラツキも抑えることができる。
【図面の簡単な説明】
【図１】    本発明を示す図。
【図２】    ＴＦＴの作製工程を示す図。
【図３】    ＴＦＴの作製工程を示す図。
【図４】    ＴＦＴの作製工程を示す図。（実施の形態２）
【図５】    アクティブマトリクス基板の作製工程を示す図。
【図６】    アクティブマトリクス基板を示す図。
【図７】    アクティブマトリクス基板を示す図。
【図８】    ゲート電極近傍を観察したＴＥＭ写真図。
【図９】    ＴＦＴ（ゲート絶縁膜１１５ｎｍ）における劣化率を示すグラフである。
【図１０】  ＴＦＴ（ゲート絶縁膜８０ｎｍ）における劣化率を示すグラフである。
【図１１】  ＴＦＴ（ゲート絶縁膜６０ｎｍ）における劣化率を示すグラフである。
【図１２】  Ｌ／Ｗ＝２／８であるＴＦＴ（ゲート絶縁膜１１５ｎｍ）におけるオフ電流値を示すグラフである。
【図１３】  Ｌ／Ｗ＝２／８であるＴＦＴ（ゲート絶縁膜８０ｎｍ）におけるオフ電流値を示すグラフである。
【図１４】  Ｌ／Ｗ＝２／８であるＴＦＴ（ゲート絶縁膜６０ｎｍ）におけるオフ電流値を示すグラフである。
【図１５】  Ｌ／Ｗ＝７／４０であるＴＦＴ（ゲート絶縁膜６０ｎｍ）におけるオフ電流値を示すグラフである。
【図１６】  ＡＭ−ＬＣＤの外観を示す図。（実施例２）
【図１７】  液晶表示装置の断面図の一例を示す図である。（実施例３）
【図１８】  電子機器の一例を示す図。（実施例４）
【図１９】  電子機器の一例を示す図。（実施例４）
【図２０】  電子機器の一例を示す図。（実施例４）
【図２１】  ゲート電極近傍を観察したＴＥＭ写真図。（比較例）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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