(57)【特許請求の範囲】
【請求項１】
入力信号の差動増幅を行う差動増幅回路と、
前記差動増幅回路の出力を反転する第１インバータと、
前記差動増幅回路の前記出力に対して入力と出力が接続された第２インバータと、を備え、
少なくとも前記第２インバータをクロックドインバータで構成し、
前記差動増幅器の動作時に前記入力信号がバランスしている場合に前記差動増幅回路の前記出力の電位が前記第１インバータのしきい値となるように前記第２インバータを構成し、
前記第１インバータ及び前記第２インバータのクロックドインバータが同時に活性化することを特徴とする差動増幅器。
【請求項２】
前記第１インバータをクロックドインバータで構成することを特徴とする請求項１に記載の差動増幅器。
【請求項３】
前記第１インバータの出力側に第３インバータを接続し、前記第１インバータの出力がハイインピーダンス時には、前記第３インバータの入力側を所定電圧に固定することを特徴とする請求項２に記載の差動増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２つの入力端子を持ち、この２つの入力端子間に加えられる信号を増幅する差動増幅器に関する。
【０００２】
【従来の技術】
従来、この種の差動増幅器の一例としては、図２に示すようなものが知られている。
【０００３】
この差動増幅器は、図２に示すように、差動増幅回路を構成するオペアンプ１の出力側が、出力ライン２を介在してＣＭＯＳインバータなどからなる第１インバータ３の入力側に接続されている。出力ライン２には、ＣＭＯＳインバータなどからなる第２インバータ４とＭＯＳトランジスタからなるスイッチＳＷ２とを直列に接続したものが並列に接続されている。また、出力ライン２には、ＭＯＳトランジスタからなるスイッチＳＷ１を介して電源電圧ＶＤＤが供給されるようになっている。第１インバータ３の出力側は第３インバータ５の入力側に接続され、第３インバータ５の出力側に出力端子６が接続され、この出力端子６から出力ＯＵＴを取り出すようになっている。
【０００４】
このような構成からなる従来の差動増幅器では、オペアンプ１の動作時には、スイッチＳＷ２がオンとなって第２インバータ４が動作状態になる。これにより、オペアンプ１の入力信号ＩＮＰと入力信号ＩＮＮとがバランスしているときには、第２インバータ４の働きにより、ノードＡの電位が第１インバータのしきい値であるＶＤＤ／２になる。
【０００５】
そして、オペアンプ１の入力信号ＩＮＰと入力信号ＩＮＮとのバランスが崩れ、ノードＡの電位がＶＤＤ／２よりも僅かに低下すると、直ちに第１インバータ３の出力が「Ｈ」レベルとなり、逆にそのノードＡの電位がＶＤＤ／２よりも僅かに上昇すると、直ちに第１インバータ３の出力が「Ｌ」レベルとなる。この第１インバータ３の出力は、第３インバータ５で反転されて出力端子６から「Ｈ」レベルまたは「Ｌ」レベルが出力される。
【０００６】
一方、オペアンプ１の動作が停止のときには、スイッチＳＷ２をオフとして第２インバータ４の動作が停止させ、第２インバータ４の電力消費の低減を図る。これと同時に、スイッチＳＷ１をオンにし、第１インバータ３の入力に電源電圧ＶＤＤを供給し、第３インバータ５の出力を「Ｈ」に固定させて動作の安定を図っている。
【０００７】
【発明が解決しようとする課題】
ところで、従来の差動増幅器では、上記のように第１インバータ３のプルアップ用のスイッチＳＷ１と、第２インバータ４の駆動をオペアンプ１の駆動に応じてオンオフさせるスイッチＳＷ２と、を備えている。そして、この両スイッチＳＷ１、ＳＷ２は、ＭＯＳトランジスタから構成される上に、オペアンプ１の出力ライン２上にその一端が接続されている。ＭＯＳトランジスタからなるスイッチＳＷ１、ＳＷ２は、それぞれ寄生容量を有するので、この各寄生容量が出力ライン２上に存在することになる。
【０００８】
この結果、それらの寄生容量に起因し、オペアンプ１の出力はその立ち上がりまたは立ち下がりに時間がかかり、高速動作を必要とする場合には、第１インバータ３の動作が不安定になったり誤動作を起こすおそれがある。
【０００９】
そこで、本発明の目的は、オペアンプの出力ラインに存在する寄生容量を排除するようにし、オペアンプが高速動作を必要とする場合でも、安定かつ確実に動作する差動増幅器を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、以下のように構成した。
【００１１】
本発明は、入力信号の差動増幅を行う差動増幅回路と、この差動増幅回路の出力を反転する第１インバータと、前記差動増幅回路の出力ラインに対して入力と出力が接続された第２インバータとを備え、少なくとも前記第２インバータをクロックドインバータで構成し、前記差動増幅器の動作時に前記入力信号がバランスしている場合に前記差動増幅回路の前記出力の電位が前記第１インバータのしきい値となるように前記第２インバータを構成するようにしたことを特徴とするものである。
【００１２】
また、本発明は、前記差動増幅器において、前記第１インバータをクロックドインバータで構成するようにしたことを特徴とするものである。
【００１３】
さらに、本発明は、前記差動増幅器において、前記第１インバータの出力側に第３インバータを接続し、前記第１インバータの出力がハイインピーダンス時には、前記第３インバータの入力側を所定電圧に固定するようにしたことを特徴とするものである。
【００１４】
このように、本発明によれば、少なくとも第２インバータをスイッチ素子を含むクロックドインバータで構成し、好ましくは、第１インバータおよび第２インバータをスイッチ素子を含むクロックドインバータで構成するようにした。
【００１５】
このため、第１インバータまたは第２インバータの駆動をオンオフするスイッチを、差動増幅回路の出力ラインから排除し、従来問題となっている寄生容量を出力ライン上から排除できる。この結果、差動増幅回路が高速動作を必要とする場合でも、第１インバータが安定かつ確実に動作できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【００１７】
本発明の差動増幅器の実施形態の構成について、図１の回路図を参照して説明する。
【００１８】
この実施形態にかかる差動増幅器は、図１に示すように、入力信号ＩＮＰ、ＩＮＰの差動増幅を行うオペアンプ１と、このオペアンプ１の出力を反転する第１インバータである第１クロックドインバータ１１と、オペアンプ１の出力ライン２に対して並列に接離自在であって第２インバータである第２クロックドインバータ１２と、第１クロックドインバータ１１の出力を反転する第３インバータ５と、を少なくとも備えたものである。
【００１９】
すなわち、この実施形態にかかる差動増幅器は、図２に示す第１インバータ３およびスイッチＳＷ１を、図１に示すようにスイッチ素子を含む第１クロックドインバータ１１に置換するとともに、図２に示す第２インバータ４およびスイッチＳＷ２を、図１に示すようにスイッチ素子を含む第２クロックドインバータ１２に置換するようにしたものである。なお、第１クロックドインバータ１１と、第２クロックドインバータ１２とは、同一サイズで構成されている。
【００２０】
さらに詳述すると、図１に示すように、第１クロックドインバータ１１は、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２からなるＣＭＯＳインバータ１３を備え、このＣＭＯＳインバータ１３は、その入力側がオペアンプ１の出力ライン２の終端と接続され、その出力側はインバータ５の入力側と接続されている。さらに、ＣＭＯＳインバータ１３の両端に、スイッチ素子としてＰＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ４とが、それぞれ直列に接続されている。
【００２１】
ＰＭＯＳトランジスタＱ３は、ソースに電源電圧ＶＤＤが供給されるとともに、ゲートにディスエーブル信号Ｓ１が供給されるようになっている。また、ＮＭＯＳトランジスタＱ４は、ソースが接地されるとともに、ゲートにイネーブル信号Ｓ２が供給されるようになっている。なお、ディスエーブル信号Ｓ１とイネーブル信号Ｓ２とは、一方が「Ｈ」レベルのときに他方が「Ｌ」というように、その論理が逆である。
【００２２】
第２クロックドインバータ１２は、図１に示すように、ＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６からなるＣＭＯＳインバータ１４を備え、そのＣＭＯＳインバータ１４の入力側と出力側とが、オペアンプ１の出力ライン２に接続されている。さらに、ＣＭＯＳインバータ１４の両端に、スイッチ素子としてＰＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ８とが、それぞれ直列に接続されている。
【００２３】
ＰＭＯＳトランジスタＱ７は、ソースに電源電圧ＶＤＤが供給されるとともに、ゲートにディスエーブル信号Ｓ１が供給されるようになっている。また、ＮＭＯＳトランジスタＱ８は、ソースが接地されるとともに、ゲートにイネーブル信号Ｓ２が供給されるようになっている。
【００２４】
第３インバータ５は、その入力側がスイッチ素子であるＰＭＯＳトランジスタＱ９を介して電源電圧ＶＤＤが供給可能になっている。そして、第１クロックドインバータ１１がハイインピーダンス時に、第３インバータ５の入力側を電源電圧ＶＤＤに固定するようになっている。
【００２５】
次に、このような構成からなる実施形態にかかる差動増幅器の動作について説明する。
【００２６】
いま、オペアンプ１が動作を開始すると、ディスエーブル信号Ｓ１は「Ｌ」レベルとなり、イネーブル信号Ｓ２は「Ｈ」レベルとなる。この結果、第１クロックドインバータ１１は、ＭＯＳトランジスタＱ３、Ｑ４が同時にオンし、ＣＭＯＳインバータ１３が動作状態になる。また、第２クロックドインバータ１２は、ＭＯＳトランジスタＱ７、Ｑ８が同時にオンし、ＣＭＯＳインバータ１４が動作状態になる。このときには、ＭＯＳトランジスタＱ９は、オフである。
【００２７】
これにより、オペアンプ１の入力信号ＩＮＰと入力信号ＩＮＮとがバランスしているときには、ＣＭＯＳインバータ１４の働きにより、ノードＡの電位がＣＭＯＳインバータ１３のしきい値であるＶＤＤ／２になる。
【００２８】
そして、オペアンプ１の入力信号ＩＮＰと入力信号ＩＮＮとのバランスが崩れ、ノードＡの電位がＶＤＤ／２よりも僅かに低下すると、直ちにＣＭＯＳインバータ１３の出力が「Ｈ」レベルとなり、逆にそのノードＡの電位がＶＤＤ／２よりも僅かに上昇すると、直ちにＣＭＯＳインバータ１３の出力が「Ｌ」レベルとなる。このＣＭＯＳインバータ１３の出力は、第３インバータ５で反転されて出力端子６から「Ｈ」レベルまたは「Ｌ」レベルが出力される。
【００２９】
一方、オペアンプ１の動作が停止のときには、ディスエーブル信号Ｓ１は「Ｈ」レベルとなり、イネーブル信号Ｓ２の「Ｌ」レベルとなる。この結果、第１クロックドインバータ１１は、ＭＯＳトランジスタＱ３、Ｑ４が同時にオフし、ＭＯＳインバータ１３は電源から切り離された状態になる。また、第２クロックドインバータ１２は、ＭＯＳトランジスタＱ７、Ｑ８が同時にオフし、ＣＭＯＳインバータ１４が電源から切り離された状態になる。
【００３０】
また、このときには、ＭＯＳトランジスタＱ９がオンとなり、第３インバータ５の入力側が電源電圧ＶＤＤに固定される。
【００３１】
以上説明したように、この実施形態にかかる差動増幅器では、図１に示すように、オペアンプ１の出力を反転するインバータをスイッチ素子を含むクロックドインバータ１１で構成するとともに、オペアンプ１の出力ライン２に対して並列に接離自在なインバータをスイッチ素子を含むクロックドインバータ１２で構成するようにした。
【００３２】
このため、クロックドインバータ１１、１２をオンオフするスイッチを、オペアンプ１の出力ライン２上から排除でき、従来のようにスイッチＳＷ１、ＳＷ２による寄生容量を出力ライン２上から排除できるので、オペアンプ１が高速動作を必要とする場合でも、クロックドインバータ１１が安定かつ確実に動作することができる。
【００３３】
【発明の効果】
以上述べたように、本発明によれば、少なくとも第２インバータをスイッチ素子を含むクロックドインバータで構成し、好ましくは、第１インバータおよび第２インバータを、クロックドインバータで構成するようにしたので、第１インバータまたは第２インバータの駆動をオンオフするスイッチを、差動増幅回路の出力ラインから排除し、従来問題となっている寄生容量を出力ライン上から排除できる。このため、差動増幅回路が高速動作を必要とする場合でも、第１インバータが安定かつ確実に動作できる。
【図面の簡単な説明】
【図１】本発明の差動増幅器の実施形態の構成を示す回路図である。
【図２】従来の差動増幅器の回路図である。
【符号の説明】
ＳＷ１、ＳＷ２  スイッチ
Ｑ１〜Ｑ９  ＭＯＳトランジスタ
１  オペアンプ（差動増幅回路）
２  出力ライン
３  第１インバータ
４  第２インバータ
５  第３インバータ
１１  第１クロックドインバータ
１２  第２クロックドインバータ
１３、１４  ＣＭＯＳインバータ
【図１】
0004232317.tif 000002
【図２】
0004232317.tif 000003