(57)【特許請求の範囲】
【請求項１】
フィールド酸化膜が形成された半導体基板の活性領域上に第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜所定部分下部の前記基板内に接合領域を形成する工程と、
前記接合領域が形成された部分の前記基板表面が露出されるように第１ゲート絶縁膜を選択食刻し、その表面露出部にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜を含めた前記第１ゲート絶縁膜上に第１導電性膜と層間絶縁膜を順次形成する工程と、
前記フィールド酸化膜の所定部分の表面が露出されるように前記層間絶縁膜と第１導電性膜の所定部分を選択食刻する工程と、
前記フィールド酸化膜の表面露出部を含めた前記層間絶縁膜上に第２導電性膜を形成する工程と、
前記第２導電性膜上に、センストランジスタ形成部を限定するように任意膜を形成する工程と、
前記任意膜をマスクとして前記第２導電性膜、層間絶縁膜、第１導電性膜、及び第１ゲート絶縁膜を順次食刻して層間絶縁膜を介してその上下部にコントロールゲートとフローティングゲートが積層される構造のセンストランジスタを形成する工程と、
前記任意膜を含めた前記センストランジスタの両側壁にスペーサを形成する工程と、
前記スペーサの周りの前記基板上に第２ゲート絶縁膜を形成する工程と、
前記任意膜上の一側エッジ部とスペーサを含めた第２ゲート絶縁膜上の所定部分に亙って第３導電性膜材質のセレクトゲートを形成する工程と、
前記センストランジスタとセレクトトランジスタとして作用する前記セレクトゲート両端の基板内部にソース領域とドレイン領域を形成する工程と
からなることを特徴とする非揮発性半導体素子の製造方法。
【請求項２】
前記第１ゲート絶縁膜は、250 〜350 Å厚さの酸化膜で形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
【請求項３】
前記トンネル絶縁膜は、70〜100 Å厚さの酸化膜で形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
【請求項４】
前記層間絶縁膜は、酸化膜の単層構造或いは酸化膜／窒化膜／酸化膜の多層構造で形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
【請求項５】
前記第２及び第３導電性膜は、ポリシリコンの単層構造或いはポリシリコン／Ｗ−シリサイドの多層構造で形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
【請求項６】
前記任意膜は、酸化膜で形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
【請求項７】
前記任意膜を含めた前記センストランジスタの両側壁にスペーサを形成する工程は、前記任意膜とセンストランジスタを含めた前記基板全面に所定厚さの絶縁膜を形成する工程と、前記絶縁膜をエッチバックする工程と
からなることを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
【請求項８】
前記絶縁膜は、酸化膜或いは窒化膜で形成することを特徴とする請求項７に記載の非揮発性半導体素子の製造方法。
【請求項９】
前記第２ゲート絶縁膜は、酸化工程により形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は非揮発性半導体素子及びその製造方法に係るもので、詳しくはトランジスタの構造変更を通じて非揮発性メモリセルの高集積化を図り得る非揮発性半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
非揮発性半導体素子は電気的にデータの消去と貯蔵が可能であり、電源が供給されなくてもデータの保存が可能であるという特長を有するので、最近多様な分野でその使用範囲が拡大している。
【０００３】
このような非揮発性半導体素子はメモリセルアレイの構造に従い大きくNAND型とNOR 型に区分され、これらは高集積化と高速性に大別されるそれぞれの長所と短所を有していて、多様な所でその使用が増加しつつある。
【０００４】
この中で、本発明と直接的に関連するNOR 型非揮発性半導体素子は、一つのビットラインに多数のメモリセルトランジスタが並列に接続され、ビットラインに接続されるドレインとソースライン間に一つのセルトランジスタだけが接続されるようになっていて、メモリセルの電流が増大し高速動作が可能であるという特徴を有する反面、ビットラインにメモリセルが並列に接続されているため、選択されたセルを読むとき共通ビットラインの隣接したセルが過剰に消去されて、メモリセルトランジスタのVth が非選択セルの第２ゲート電極に印加される電圧（例えば、０Ｖ）よりも低くなると、選択セルのオン、オフに係わらず電流が流れて全てのセルがオンセルに読まれるという誤動作が発生することが知られている。
【０００５】
そこで、最近、誤動作発生を構造的に解決するため、非揮発性半導体素子のメモリセル製造時ドレインとソースライン間に一つのトランジスタを追加形成して、二つのトランジスタで一つのメモリセルを構成するようにしている。
【０００６】
図９乃至図１６は、従来のNOR 型非揮発性半導体素子の製造方法を示す工程断面図であって、以下、その製造方法を詳しく説明する。
図９に示すように、半導体基板10上の所定部分にフィールド酸化膜12を形成して非活性領域と活性領域を区分する。
図９及び図１０に示すように、半導体基板10の活性領域上にゲート絶縁膜14を形成し、このゲート絶縁膜14の表面の所定部分が露出されるようにゲート絶縁膜14上に感光膜パターン16を形成した後、表面が露出したゲート絶縁膜14を介して不純物をイオン注入して基板10内に第１接合領域18a を形成する。
【０００７】
図１１に示すように、感光膜パターン16を除去し、第１接合領域18a 上の基板10表面の所定部分が露出されるようにゲート絶縁膜14を選択食刻した後、該食刻部分にゲート絶縁膜14よりも薄い厚さのトンネル絶縁膜20を形成する。その結果、中央部に形成されたトンネル絶縁膜20がその周りに形成されたゲート絶縁膜14により囲まれる構造のパターンが形成される。
【０００８】
図１２に示すように、フィールド酸化膜12とトンネル絶縁膜20を含めたゲート絶縁膜14上にポリシリコン材質の第１導電性膜22を形成する。
図１３に示すように、第１導電性膜22全面に層間絶縁膜24を形成し、セルとセル間のフローティングゲート分離のためフィールド酸化膜12表面の所定部分が露出されるように図示しない縦方向（図面上で紙面を突き抜ける方向）の所定部分の層間絶縁膜24と第１導電性膜22を選択食刻する。参照符号A には、理解を助けるため層間絶縁膜24と第１導電性膜22の所定部分が食刻処理された状態で、図１３の一点鎖線で囲んだ部分の平面図を示す。
【０００９】
図１４に示すように、フィールド酸化膜12の表面露出部を含めた層間絶縁膜24上にポリシリコン材質の第２導電性膜26を形成する。
図１５に示すように、酸化膜を食刻マスクとしてゲート絶縁膜14の表面所定部分が露出されるように第２導電性膜26、層間絶縁膜24、及び第１導電性膜22を選択食刻する。その結果、トンネル絶縁膜20と第１接合領域18a の形成された部分の基板10上には層間絶縁膜24を介して第１導電性膜材質のフローティングゲート22a と第２導電性膜材質のコントロールゲート26a が積層される構造のセンストランジスタＴ１が形成され、その一側の半導体基板10上には層間絶縁膜24を介して第１導電性膜材質のフローティングゲート22b と第２導電性膜材質のコントロールゲート26b が積層される構造のセレクトトランジスタＴ２が形成される。
【００１０】
図１６に示すように、ゲート絶縁膜14の表面露出部を介して不純物をイオン注入して、第１接合領域18a と隣接する部分の基板10内部にはセレクトトランジスタＴ２と一部がオーバーラップするように第２接合領域18b を形成し、センストランジスタＴ１の一側の基板10内部にはソース領域28を形成し、セレクトトランジスタＴ２の一側の基板10内部にはドレイン領域30を形成する。以上で全工程が終了する。
【００１１】
その結果、フィールド酸化膜12の形成された半導体基板10上の活性領域には基板10表面の所定部分が露出されるようにゲート絶縁膜14が形成され、該ゲート絶縁膜14間の表面の露出した基板10上には前記ゲート絶縁膜14よりも薄い厚さのトンネル絶縁膜20が形成され、このトンネル絶縁膜20とその周りのゲート絶縁膜14上の所定部分には層間絶縁膜24を介してフローティングゲート22a とコントロールゲート26a が積層される構造のセンストランジスタＴ１が形成され、このセンストランジスタＴ１の一側の前記ゲート絶縁膜14上の所定部分にはセンストランジスタＴ１と同様な積層構造のセレクトトランジスタＴ２が形成され、トンネル絶縁膜20下方の基板10内部には第１接合領域18a が形成され、該第１接合領域18a の一側にはセレクトトランジスタＴ２と一部がオーバーラップされるように第２接合領域18b が形成され、フィールド酸化膜12とセンストランジスタＴ１間の領域の基板10内部にはソース領域28が形成され、フィールド酸化膜12とセレクトトランジスタＴ２間の領域の基板10内部にはビットラインと接続されるドレイン領域30が形成された構造の非揮発性半導体素子が完成する。
【００１２】
従って、この構造の非揮発性半導体素子はデータの貯蔵、消去、及び判読作業と関連した一連の動作が次のような方法により行われる。この場合、データの貯蔵と関連する除去(erase) 及びデータの消去と関連するプログラム（又はライト）はFNトンネル(fowler-nordheim  tunnel) 方式により行われる。以下、詳しく説明する。
【００１３】
まず、除去の場合に対して説明する。センストランジスタＴ１のコントロールゲート26a に高電圧（例えば16V ）を印加し、ドレイン領域30と接続されたビットラインを接地した状態でトランジスタを選択的にオンさせる役割を担当するセレクトトランジスタＴ２のコントロールゲート26b に高電圧（例えば16V)を印加してセンストランジスタＴ１のコントロールゲート26a とビットライン間に強い電界を供給すると、トンネル絶縁膜20の障壁が薄くなり、ソース領域28とドレイン領域30間に形成されたチャンネルを通じてビットラインから電子がトンネル絶縁膜20を通じてFNトンネル方式によりセンストランジスタＴ１のフローティングゲート22a 内に注入される。その結果、除去が行われてプログラムされたセルにデータが記録される。このようにフローティングゲート22a に電子が充填されると、この電子によりメモリセルのしきい値電圧（以下Vth と称する) が上がり、ワードラインと接続されたコントロールゲート26a に電源電圧を供給してセルを読むと、高いしきい値電圧によりチャンネルが形成されなくて電流が流れないので、一つの状態を記憶するようになる。
【００１４】
次いで、新しい情報を貯蔵するためにプログラムをしようとする場合に対して説明する。センストランジスタＴ１のコントロールゲート26a を接地させドレイン領域30と接続されるビットラインに高電圧（例えば16V ）を印加した状態で、トランジスタを選択的にオンさせる役割を担当するセレクトトランジスタＴ２のコントロールゲート26b に高電圧（例えば16V ）を印加してセンストランジスタＴ１のフローティングゲート22a と基板10間のトンネル絶縁膜20の両端に強い電界を供給すると、トンネル絶縁膜20の障壁が薄くなってFNトンネル方式によりフローティングゲート22a 内に貯蔵された電荷が薄くなった絶縁膜障壁を透過して、一度に第１，第２接合領域18a,18b を経て基板10内部のドレイン領域30側に抜け出る。その結果、データのプログラムが行われる。このようになると、フローティングゲート22a 内に電荷がなくてセルのVth が低くなるから、ワードラインと接続されたコントロールゲート26a に電源電圧を印加してセルを読むと、低いVth によりチャンネルが形成されて電流が流れることにより、初期とは異なる状態を記憶させることができる。
即ち、データの判読が選択セルのビットラインとコントロールゲートに適正電圧を印加してメモリセルトランジスタの電流の有無を判読する方式からなることを確認できる。
【００１５】
【発明が解決しようとする課題】
しかるに、上記のような従来の構造および製造方法では、一つのメモリセルに二つのトランジスタが所定間隔に並んで形成されて非揮発性素子が構成されるため、既存素子に比べて単位セルの面積が大きくなる問題点があった。したがって、スマートカードICに内蔵されて量産される製品のチップサイズ縮小に限界があって、半導体素子の高集積化を図り得ないという問題がある。
このような問題は、通常NOR 型の非揮発性半導体素子はメモリセルの電流が大きく高速動作ができるという特長を有するが、ビットラインコンタクトとソースラインが占める面積の増大によりメモリ素子の高集積化が難しいという短所を有することを勘案すると、一層大きな問題になる。したがって、これに対する改善策が至急に要求されている。
【００１６】
本発明の目的は、センストランジスタとセレクトトランジスタとを有するメモリセルの構造変形を通じて非揮発性素子の単位セル面積を最小化させて、メモリセルの高集積化を実現できる非揮発性半導体素子を提供することにある。
本発明の他の目的は、前記非揮発性半導体素子を効果的に製造できる非揮発性半導体素子の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の非揮発性半導体素子は、半導体基板上の所定部分に形成されたトンネル絶縁膜と、このトンネル絶縁膜と接するようにその周りの前記基板上の所定部分に形成された第１ゲート絶縁膜と、前記トンネル絶縁膜と第１ゲート絶縁膜上に形成され、層間絶縁膜を介してフローティングゲートとコントロールゲートが積層される構造のセンストランジスタと、前記コントロールゲート上に形成された任意膜と、この任意膜を含めたセンストランジスタの側壁に形成されたスペーサと、このスペーサの周りの基板上に形成された第２ゲート絶縁膜と、前記任意膜上の一側エッジ部とスペーサを含めた前記第２ゲート絶縁膜上の所定部分に亙って形成されたセレクトゲートと、このセレクトゲートと所定部分がオーバーラップされるように前記トンネル絶縁膜下方の基板内部に形成された接合領域と、前記センストランジスタとセレクトトランジスタとして作用する前記セレクトゲート両端の基板内部に形成されたソース領域及びドレイン領域とからなることを特徴とする。
【００１８】
本発明の非揮発性半導体素子の製造方法は、フィールド酸化膜が形成された半導体基板の活性領域上に第１ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜所定部分下部の前記基板内に接合領域を形成する工程と、前記接合領域が形成された部分の前記基板表面が露出されるように第１ゲート絶縁膜を選択食刻し、その表面露出部にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜を含めた前記第１ゲート絶縁膜上に第１導電性膜と層間絶縁膜を順次形成する工程と、前記フィールド酸化膜の所定部分の表面が露出されるように前記層間絶縁膜と第１導電性膜の所定部分を選択食刻する工程と、前記フィールド酸化膜の表面露出部を含めた前記層間絶縁膜上に第２導電性膜を形成する工程と、前記第２導電性膜上の所定部分に任意膜を形成する工程と、前記任意膜をマスクとして前記第２導電性膜、層間絶縁膜、第１導電性膜、及び第１ゲート絶縁膜を順次食刻して層間絶縁膜を介してその上下部にコントロールゲートとフローティングゲートが積層される構造のセンストランジスタを形成する工程と、前記任意膜を含めた前記センストランジスタの両側壁にスペーサを形成する工程と、前記スペーサの周りの前記基板上に第２ゲート絶縁膜を形成する工程と、前記任意膜上の一側エッジ部とスペーサを含めた第２ゲート絶縁膜上の所定部分に亙って第３導電性膜材質のセレクトゲートを形成する工程と、前記センストランジスタとセレクトトランジスタとして作用する前記セレクトゲート両端の基板内部にソース領域とドレイン領域を形成する工程とからなることを特徴とする。
【００１９】
上記のような本発明によれば、絶縁膜（任意膜とスペーサ）を媒介体としてセンストランジスタの上端と側面に直接セレクトトランジスタが重なって形成される構造となるので、非揮発性半導体素子の単位セル面積を最小化できる。また、そのようにして単位セル面積を最小化できる非揮発性半導体素子を効果的に製造できる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
本発明はセンストランジスタとセレクトトランジスタを有する非揮発性メモリセルの構造変更を通じて非揮発性半導体素子の単位セル面積を最小化できるようにした技術であって、図１乃至図８に示した工程断面図を参照して詳しく説明する。
【００２１】
図１に示すように、半導体基板100 上の所定部分にフィールド酸化膜102 を形成して非活性領域と活性領域を区分する。
図１および図２に示すように、基板100 の活性領域上に250 〜350 Å厚さの第１ゲート絶縁膜104 を酸化膜で形成し、該ゲート絶縁膜104 の表面の所定部分が露出されるようにゲート絶縁膜104 上に感光膜パターン106 を形成した後、表面が露出したゲート絶縁膜104 を介して不純物をイオン注入して基板100 内の所定部分に接合領域108 を形成する。
【００２２】
図３に示すように、感光膜パターン106 を除去し、新たに図示しない感光膜パターンを形成した後、これをマスクとして、接合領域108 上の基板100 表面所定部分が露出されるように第１ゲート絶縁膜104 を湿式食刻し、図示しない感光膜パターンを除去する。次いで、第１ゲート絶縁膜104 が食刻された部分の基板100 表面に70〜100 Å厚さのトンネル絶縁膜110 を酸化膜で形成する。その結果、中央部に形成されたトンネル絶縁膜110 がその周りに形成された第１ゲート絶縁膜104 により包囲される構造のパターンが形成される。
【００２３】
図４に示すように、フィールド酸化膜102 とトンネル絶縁膜110 を含めた第１ゲート絶縁膜104 上にポリシリコン材質の第１導電性膜112 と層間絶縁膜114 を順次形成した後、セルとセル間のフローティングゲート分離のためフィールド酸化膜102 表面の所定部分が露出されるように図示しない縦方向（図面上で紙面を突き抜ける方向）の所定部分の層間絶縁膜114 と第１導電性膜112 を選択食刻する。参照符号A には理解を助けるため層間絶縁膜114 と第１導電性膜112 の所定部分が食刻処理された状態で、図４の一点鎖線で囲んだ部分の平面図を示す。このとき、層間絶縁膜114 としては酸化膜の単層構造あるいは酸化膜／窒化膜／酸化膜の多層構造のいずれをも適用可能である。
【００２４】
図５に示すように、フィールド酸化膜102 の表面露出部を含めた層間絶縁膜114 上にポリシリコン材質の第２導電性膜116 と酸化膜材質の任意膜118 を順次形成し、その上にセンストランジスタ形成部を限定する感光膜パターン130 を形成した後、これをマスクとして任意膜118 を食刻する。次いで、前記感光膜パターン130 と任意膜118 を食刻マスクとして第２導電性膜116 、層間絶縁膜114 、第１導電性膜112 及び第１ゲート絶縁膜104 を順次食刻する。その結果、トンネル絶縁膜110 と第１ゲート絶縁膜104 上には層間絶縁膜114 を介して第１導電性膜材質のフローティングゲート112aと第２導電性膜材質のコントロールゲート116aが積層される構造のセンストランジスタＴ１１が形成され、その左右の基板100 表面は露出される。このように酸化膜材質の任意膜118 をマスクとしてセンストランジスタＴ１１を形成することは食刻工程の正確性を図るためである。この場合、前記第２導電性膜116 としてはポリシリコンの単層構造以外にポリシリコン／Ｗ−シリサイドの多層構造を適用可能である。
【００２５】
図６に示すように、感光膜パターン130 を除去し、任意膜118 とセンストランジスタＴ１１を含めた基板100 上の全面に酸化膜或いは窒化膜材質の絶縁膜を形成した後、この絶縁膜をエッチバックする。その結果、任意膜118 とセンストランジスタＴ１１の側壁に絶縁膜材質のスペーサ120 が形成される。
【００２６】
図７に示すように、スペーサ120 の周りの基板100 表面露出部に酸化工程によって第２ゲート絶縁膜122 を形成する。その後、基板100 上の全面にポリシリコン材質の第３導電性膜124 を形成した後、この第３導電性膜124 上にセレクトトランジスタ形成部を限定する感光膜パターン（図示せず）を形成し、これをマスクとして第３導電性膜124 を食刻する。その結果、任意膜118 上の一側エッジ部とスペーサ120 を含めた第２ゲート絶縁膜122 上の所定部分に亙って第３導電性膜材質のセレクトゲート124aが形成される。この場合も前記第３導電性膜としてはポリシリコンの単層構造以外にポリシリコン／Ｗ−シリサイドの多層構造を適用可能である。
【００２７】
図８に示すように、第２ゲート絶縁膜112 の露出部部分を介して不純物をイオン注入して、センストランジスタＴ１１とセレクトトランジスタＴ１２として作用するセレクトゲート124a両端の基板100 内部にソース領域126 とドレイン領域128 を形成し、全工程を完了する。
【００２８】
その結果、フィールド酸化膜120 が形成された半導体基板100 の活性領域の所定部分にはトンネル絶縁膜110 が形成され、その周りの活性領域所定部分にはトンネル絶縁膜110 と接するように第１ゲート絶縁膜104 が形成され、トンネル絶縁膜110 と第１ゲート絶縁膜104 上には層間絶縁膜114 を介して第１導電性膜材質のフローティングゲート112aと第２導電性膜材質のコントロールゲート116aが順次積層される構造のセンストランジスタＴ１１が形成され、コントロールゲート116a上には任意膜118 が形成され、任意膜118 とセンストランジスタＴ１１の側壁には絶縁膜材質のスペーサ120 が形成され、スペーサ120 近くの活性領域には第２ゲート絶縁膜122 が形成され、任意膜118 上端の一側エッジ部とスペーサ120 を含めた第２ゲート絶縁膜122 上の所定部分に亙って第３導電性膜材質のセレクトゲート124aが形成され、トンネル絶縁膜110 下部の基板100 内部にはセレクトゲート124aと所定部分がオーバーラップされるように接合領域108 が形成され、センストランジスタＴ１１とセレクトトランジスタＴ１２として作用するセレクトゲート124a両端の基板100 内部にはソース領域126 とドレイン領域128 が形成される構造の非揮発性半導体素子が完成する。
【００２９】
この構造の非揮発性メモリセルの場合は、センストランジスタＴ１１とセレクトトランジスタＴ１２が重なった形態を有するので、従来よりも単位セル面積を減らすことができる。
【００３０】
【発明の効果】
以上説明したように本発明によれば、任意膜とスペーサを媒介体としてセンストランジスタの上端エッジ側と側面を含めた第２ゲート絶縁膜上の所定部分に亙ってセレクトトランジスタが形成されて、センストランジスタとセレクトトランジスタが重なった構造となるので、センストランジスタとセレクトトランジスタが所定間隔だけ離隔して形成された従来の場合と比べて、基板上でこれらトランジスタが占める面積を減らすことができ、従って、単位セル面積を最小化することができて非揮発性半導体素子の高集積化を図ることが可能となる。また、そのようにして高集積化が可能な非揮発性半導体素子を効果的に製造できる。
【図面の簡単な説明】
【図１】本発明による非揮発性半導体素子の製造方法の実施の形態を示す工程断面図。
【図２】本発明による非揮発性半導体素子の製造方法の実施の形態を示す工程断面図。
【図３】本発明による非揮発性半導体素子の製造方法の実施の形態を示す工程断面図。
【図４】本発明による非揮発性半導体素子の製造方法の実施の形態を示す工程断面図。
【図５】本発明による非揮発性半導体素子の製造方法の実施の形態を示す工程断面図。
【図６】本発明による非揮発性半導体素子の製造方法の実施の形態を示す工程断面図。
【図７】本発明による非揮発性半導体素子の製造方法の実施の形態を示す工程断面図。
【図８】本発明による非揮発性半導体素子の製造方法の実施の形態を示す工程断面図。
【図９】従来の非揮発性半導体素子の製造方法を示す工程断面図。
【図１０】従来の非揮発性半導体素子の製造方法を示す工程断面図。
【図１１】従来の非揮発性半導体素子の製造方法を示す工程断面図。
【図１２】従来の非揮発性半導体素子の製造方法を示す工程断面図。
【図１３】従来の非揮発性半導体素子の製造方法を示す工程断面図。
【図１４】従来の非揮発性半導体素子の製造方法を示す工程断面図。
【図１５】従来の非揮発性半導体素子の製造方法を示す工程断面図。
【図１６】従来の非揮発性半導体素子の製造方法を示す工程断面図。
【符号の説明】
１００  半導体基板
１０２  フィールド酸化膜
１０４  第１ゲート絶縁膜
１０８  接合領域
１１０  トンネル絶縁膜
１１２ａ  フローティングゲート
１１４  層間絶縁膜
１１６ａ  コントロールゲート
１１８  任意膜
１２０  スペーサ
１２２  第２ゲート絶縁膜
１２４ａ  セレクトゲート
１２６  ソース領域
１２８  ドレイン領域
Ｔ１１  センストランジスタ
Ｔ１２  セレクトトランジスタ
【図１】
0004227681.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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