(57)【特許請求の範囲】
【請求項１】
ｎ個（ｎは偶数）の駆動電極を１組として１又は２組以上並べたｎ相駆動型ＣＣＤにおいて、
同一組内の１８０度位相のずれた２個の駆動電極を検出電極とすると共に該２個の検出電極に同じ重み付けをし、該２個の検出電極に誘起される信号を加算手段で加算して検出信号としたことを特徴とするＣＣＤ電荷検出回路。
【請求項２】
同一組内の前記２個の検出電極を同じ重み付けにより各々一方と他方に分割して分割検出電極とし、前記加算手段として第１，第２の加算手段を具備し、各組の一方の２個の分割検出電極の信号を第１の加算手段で加算すると共に他方の２個の分割検出電極の信号を第２の加算手段で加算し、両加算手段で加算した信号の差分を差動増幅器により検出信号として取り出すことを特徴とする請求項１に記載のＣＣＤ電荷検出回路。
【請求項３】
前記第１，第２の加算手段を、同一抵抗値の抵抗の一端を共通接続して加算出力点とし、各々の抵抗の他端に各々の分割検出電極の信号を入力させる抵抗加算回路で構成したことを特徴とする請求項２に記載のＣＣＤ電荷検出回路。
【請求項４】
前記加算手段の加算出力点に電源から直流バイアスを印加したことを特徴とする請求項１乃至３に記載のＣＣＤ電荷検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランスバーサルフィルタやマッチドフィルタなどに使用されるＣＣＤ（Charge Coupled Device)の電荷検出回路に関するものである。
【０００２】
【従来の技術】
トランスバーサルフィルタやマッチドフィルタなどでは、ＣＣＤの個々のセルに蓄積されている信号電荷に所定の係数を乗算し、これらを総和加算することが行われている。
【０００３】
図３は従来の４相駆動型のＣＣＤトランスバーサルフィルタの要部の構成を示す図である。ＣＣＤ５は例えばｐ型シリコン基板上に絶縁膜を介して１相目から４相目までの駆動電極６１〜６４を１組としてそれを複数組横方向に並べて配置したもので、各組の駆動電極６１〜６４は９０度位相差の４相の駆動信号Ｐ１〜Ｐ４で各々駆動される。Ｐ１は１相目、Ｐ２は２相目，Ｐ３は３相目、Ｐ４は４相目の駆動信号である。
【０００４】
そして、ここでは蓄積電荷を取り出すため、各組において２相目の駆動電極６２を検出電極として兼用させている。この各組の検出電極６２は、係数付与のため、インパルス不変法による重み付けにより、「１＋εk」と「１−εk」（ｋ＝０，１，２，・・・・）の比で分割され、図３の上下に分割検出電極６２ａ，６２ｂとして振り分けられている。但し、−１≦εk≦＋１である。
【０００５】
また、各組の分割検出電極６２ａ，６２ｂには、それら分割検出電極側をフローティングにするための直流カット用の容量Ｃａ，Ｃｂを介して駆動信号Ｐ２が印加されるようになっている。
【０００６】
Ｑ１，Ｑ２は各組の分割検出電極６２ａ，６２ｂの直下の残留電荷を放出するためのリセット用トランジスタ、ＯＤは最終信号を廃棄するための出力ダイオード、３は各組の検出電極６２ａ，６２ｂで検出された電荷の差分信号を取り出すための差動増幅器である。なお、入力信号を取り込むための入力ダイオードも形成されているが図示していない。
【０００７】
さて、分割検出電極６２ａ，６２ｂのポテンシャルが低いとき、すなわち駆動信号Ｐ２がハイレベルのときは、各組の分割検出電極６２ａ，６２ｂの直下に信号電荷が蓄積され、この電荷量に比例した電圧が分割検出電極６２ａ，６２ｂに誘起される。各組の分割検出電極６２ａ，６２ｂに蓄積された信号の総和をそれぞれＳａ、Ｓｂとすると、
Ｓａ＝Σ（１＋εk）
Ｓｂ＝Σ（１−εk）
となり、この信号Ｓａ，Ｓｂを差動増幅器３の非反転入力端子、反転入力端子に入力すると、出力端子からはその差分信号Σεkに比例する信号を得ることができ、トランスバーサルフィルタとして機能させることができる。
【０００８】
【発明が解決しようとする課題】
ところで、駆動信号Ｐ１〜Ｐ４は一般に数Ｖのレベルの電圧が使用されるのに対し、信号電荷による誘起電圧は高々数１００ｍＶである。そこで、差動増幅器３には、図４に示すように、信号電荷Ａ，Ｂの信号が入力する他に、大きな駆動信号Ｐ２が同相の形で入力することになる。
【０００９】
このため、非常に大きな同相入力範囲とＣＭＲＲ（同相信号除去比）とをもつ差動増幅器が必要になるという問題がある。高速でこのような差動増幅器を設計することは一般に難しく、回路の高速化を図る上で障害となる。
【００１０】
さらに、各組の分割検出電極６２ａ，６２ｂの直下の残留電荷をリセットトランジスタＱ１，Ｑ２で放出しなければならず、このため駆動信号Ｐ１〜Ｐ４とは別に、リセット信号ＰＲを生成させる必要があり、駆動信号系の信号発生器が複雑になり、やはり高速化の妨げとなっている。
【００１１】
本発明は以上のような点に鑑みたもので、その目的は、差動増幅器を使用するとき同相入力範囲やＣＭＲＲの大きなものが要求されず、また駆動回路が簡単であり、高速化が容易になったＣＣＤ電荷検出回路を提供することである。
【００１２】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、ｎ個（ｎは偶数）の駆動電極を１組として１又は２組以上並べたｎ相駆動型ＣＣＤにおいて、同一組内の１８０度位相のずれた２個の駆動電極を検出電極とすると共に該２個の検出電極に同じ重み付けをし、該２個の検出電極に誘起される信号を加算手段で加算して検出信号とするよう構成した。
【００１３】
第２の発明は、第１の発明において、同一組内の前記２個の検出電極を同じ重み付けにより各々一方と他方に分割して分割検出電極とし、前記加算手段として第１，第２の加算手段を具備し、各組の一方の２個の分割検出電極の信号を第１の加算手段で加算すると共に他方の２個の分割検出電極の信号を第２の加算手段で加算し、両加算手段で加算した信号の差分を差動増幅器により検出信号として取り出すよう構成した。
【００１４】
第３の発明は、第２の発明において、前記第１，第２の加算手段を、同一抵抗値の抵抗の一端を共通接続して加算出力点とし、各々の抵抗の他端に各々の分割検出電極の信号を入力させる抵抗加算回路で構成した。
【００１５】
第４の発明は、第１乃至第３の発明において、前記加算手段の加算出力点に電源から直流バイアスを印加するよう構成した。
【００１６】
【発明の実施の形態】
図１は本発明のひとつの実施形態の４相駆動型のＣＣＤトランスバーサルフィルタの要部の構成を示す図である。図３におけるものと同じものには同じ符号を付した。
【００１７】
ＣＣＤ１は例えばｐ型シリコン基板上に絶縁膜を介して１相目から４相目までの駆動電極２１〜２４を１組としてそれを複数組横方向に並べて配置したもので、各組の駆動電極２１〜２４は、９０度位相差のある４相の駆動信号Ｐ１〜Ｐ４で各々駆動される。
【００１８】
本実施形態では、１８０度の位相差のある各組の２相目と４相目の駆動電極２２，２４を検出電極として使用し、同じ組の駆動電極２２，２４では同じ重み付けを行って分割し、図１において上下に振り分けている。すなわち、駆動電極２２を分割検出電極２２ａ，２２ｂとし、駆動電極２４を分割検出電極２４ａ，２４ｂとしている。なお、重み付けの方法は前記した方法と同じである。
【００１９】
また、各組の分割検出電極２２ａ，２２ｂについては、容量Ｃ２ａ，Ｃ２ｂにより直流カットして駆動信号Ｐ２を印加し、各組の分割検出電極２４ａ，２４ｂについては、容量Ｃ４ａ，Ｃ４ｂにより直流カットして駆動信号Ｐ４を印加し、これら各組の分割検出電極２２ａ，２２ｂ，２４ａ，２４ｂをフローティングにしている。
【００２０】
また、各組の上側の２相目の分割検出電極２２ａの総和信号Ｓ２ａと４相目の分割検出電極２４ａの総和信号Ｓ４ａは、抵抗Ｒ２ａ，Ｒ４ａからなる抵抗加算回路で加算されて差動増幅器３の非反転入力端子に入力している。また、各組の下側の２相目の分割検出電極２２ｂの総和信号Ｓ２ｂと４相目の分割検出電極２４ｂの総和信号Ｓ４ｂは、抵抗Ｒ２ｂ，Ｒ４ｂからなる抵抗加算回路で加算されて差動増幅器３の反転入力端子に入力している。さらに、差動増幅器３の非反転入力端子には抵抗Ｒａを介して電圧ＶＧが直流バイアスとして印加され、反転入力端子には抵抗Ｒｂを介して電圧ＶＧが同様に直流バイアスとして印加されている。
【００２１】
さて、本実施形態では、各組の分割検出電極２２ａ，２４ａ，２２ｂ，２４ｂに接続されている容量と抵抗が低域遮断型フィルタを構成しているために、このフィルタの時定数を駆動信号周期に対して充分大きくする必要がある。
【００２２】
つまり、駆動信号Ｐ１〜Ｐ４の周波数をｆｃ、分割検出電極２２ａの複数組の合計容量をＣｇとすると、差動増幅器３の非反転入力端子のノードで、
１／ｆｃ  ＜＜  （Ｃ２ａ＋Ｃｇ）×Ｒ２ａ
の関係が満足されるように、容量Ｃ２ａ、抵抗Ｒ２ａの値を決定する。
【００２３】
そのうえで、Ｃ２ａ＝Ｃ２ｂ＝Ｃ４ａ＝Ｃ４ｂで、かつＲ２ａ＝Ｒ２ｂ＝Ｒ４ａ＝Ｒ４ｂ、Ｒａ＝Ｒｂとし、さらに駆動信号Ｐ２，Ｐ４は完全に対称（レベルが同一で位相が１８０度）であるよう設定する。
【００２４】
各組の分割検出電極２２ａ，２４ａ，２２ｂ，２４ｂにおける電荷信号は、ポテンシャルの低いとき、つまり駆動信号Ｐ２，Ｐ４がハイレベルのときに現れる。まず、上側の分割検出電極２２ａで検出される総和信号Ｓ２ａは、図２に示すように、駆動信号Ｐ２のハイレベルのときだけ、その駆動信号Ｐ２から電荷Ａの信号が差し引かれた形として発生する。次に、分割検出電極２４ａで検出される信号電荷の総和信号Ｓ４ａは、その分割検出電極２４ａが同一組においては分割検出電極２２ａと全く同じ重み付けが行われているので、駆動信号Ｐ４がハイレベルとなったとき、つまり半周期遅れたときに、その駆動信号Ｐ４から同じ電荷Ａの信号が差し引かれた形として発生する。
【００２５】
ここで、Ｃ２ａ＝Ｃ４ａ、Ｒ２ａ＝Ｒ４ａであり、回路が対称であるので、抵抗Ｒ２ａとＲ４ａの共通接続点（差動増幅器３の非反転入力端子）の信号ＳＡは、信号Ｓ２ａとＳ４ａの内の駆動信号Ｐ２，Ｐ４の成分が互いに打ち消され、電荷Ａの信号のみが残ることになる。なお、分割検出電極２２ａの電荷Ａの信号を取り出すときは、直流カット用の容量Ｃ２ａ，Ｃ４ａによりその信号が分割されるので、そのレベルはほぼ１／２となる。このとき、駆動されていない分割検出電極２４ａの直下は空乏化しており、ここが電荷Ａにより受ける影響は無視できる。以上は、分割検出電極２４ａの電荷Ａの信号を取り出すときについても同じである。
【００２６】
以上、上側の分割検出電極２２ａ，２４ａで検出される信号Ｓ２ａ，Ｓ４ａについて説明したが、このことは、下側の分割検出電極２２ｂ、２４ｂで検出される信号Ｓ２ｂ，Ｓ４ｂについても同様であり、電荷Ｂの信号のみが差動増幅器３の反転入力端子に入力することになる。
【００２７】
そして、電荷Ａ，Ｂの信号の差分が差動増幅器３で検出されることにより、最終的にはΣεkに比例する出力信号を得ることができる。
【００２８】
以上のように、駆動信号Ｐ２，Ｐ４の成分は差動増幅器３に入力する以前にキャンセルされており、その差動増幅器３の同相入力範囲やＣＭＲＲはそれほど高くなくて良い。また、電極下の電荷は次の電極に転送されるが、電荷の一部が転送されず残留する場合でも、抵抗を介して電源に放出されるので、残留電荷キャンセル手段を特別に設ける必要はなく、駆動信号Ｐ１〜Ｐ４以外のタイミング制御は不要であり、駆動信号発生回路の構造が簡単となる。
【００２９】
［その他の実施形態］
なお、以上説明した実施形態はあくまでも本発明の実施の１例であり、請求の範囲を逸脱することなく種々変更可能である。例えば、以上では上側分割検出電極の信号加算や下側分割検出電極の信号加算を抵抗加算回路で実現したが、信号を損失なく加算できるものであれば、他の加算手段を利用できる。
【００３０】
また、以上ではトランスバーサルフィルタを例にとって説明したが、スペクトラム拡散通信などに利用されるマッチドフィルタは、トランスバーサルフィルタの特別な場合（εk＝±１，ｋ＝０，１，２，・・・）と考えられ、マッチドフィルタへの応用が可能なことは勿論である。
【００３１】
さらに、上記では４相駆動型ＣＣＤを例に説明したが、２相、６相等のように、偶数相駆動型ＣＣＤであれば同様な構成により同様な作用効果を得ることができる。さらに、駆動電極の組は複数組である必要はなく、最低１組あればよい。
【００３２】
【発明の効果】
以上から本発明によれば、簡単な回路構成で駆動信号をキャンセルして電荷信号を取り出すＣＣＤ電荷検出回路を実現できる。また、駆動信号のキャンセルは加算手段により実現できるので受動素子のみによるキャンセルが可能であり、差動増幅器で出力信号を取り出すときは、その差動増幅器の同相入力範囲やＣＭＲＲをさほど大きくしなくても済み高速化が容易となる。さらに、加算手段に抵抗を使用し、その加算出力に直流バイアスを印加すれば、残留電荷キャンセルのための特別の回路が必要ないという利点もある。
【図面の簡単な説明】
【図１】  本発明の実施形態のＣＣＤ電荷検出回路の回路図である。
【図２】  図１のＣＣＤ電荷検出回路の動作説明図である。
【図３】  従来のＣＣＤ電荷検出回路の回路図である。
【図４】  図３のＣＣＤ電荷検出回路の動作説明図である。
【符号の説明】
１：ＣＣＤ、２１〜２４：駆動電極、２２ａ，２２ｂ，２４ａ，２４ｂ：分割検出電極、３：差動増幅器。
【図１】
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【図２】
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【図３】
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【図４】
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