(57)【特許請求の範囲】
【請求項１】
半導体基板の一部に設けられた容量測定用回路を有する半導体装置であって、
上記容量測定用回路は、参照回路とテスト回路とを備え、
上記参照回路は、
オン・オフのタイミングが互いに異なるように制御される２つの参照用スイッチング素子を第１ノードを挟んで直列に接続してなる参照用直列回路と、
上記参照用直列回路の両端に高低差のある電圧を供給するための１対の第１の電圧供給部と、
上記第１ノードにつながる参照用第１導体部と、
上記参照用第１導体部との間で、ダミー容量を有するダミーキャパシタを構成する参照用第２導体部とを有し、
上記テスト回路は、
オン・オフのタイミングが互いに異なるように制御される２つのテスト用スイッチング素子を第２ノードを挟んで直列に接続してなるテスト用直列回路と、
上記テスト用直列回路の両端に高低差のある電圧を供給するための１対の第２の電圧供給部と、
上記第２ノードにつながるテスト用第１導体部と、
上記テスト用第１導体部との間で、上記ダミー容量とターゲット容量との和で表せるテスト容量を有するテストキャパシタを構成するテスト用第２導体部とを有し、
上記容量測定用回路の各スイッチング素子におけるオーバーシュート又はアンダーシュートによる電圧変化量を抑制するための電圧抑制手段を備え、
上記電圧抑制手段として、上記各スイッチング素子のゲート・ドレインオーバーラップ容量に対して、上記ダミー容量が１０倍以上になるように上記参照用第１導体部及び上記テスト用第１導体部を設定するように構成されている第１の電圧制御手段を有していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記各直列回路において、上記２つのスイッチング素子は、高電圧側に配置されたＰチャネル型ＭＩＳトランジスタと、低電圧側に配置されたＮチャネル型ＭＩＳトランジスタとであって、
上記電圧抑制手段として、上記Ｐチャネル型ＭＩＳトランジスタと上記Ｎチャネル型ＭＩＳトランジスタの駆動能力が同じになるように、上記Ｐチャネル型ＭＩＳトランジスタのゲート幅が上記Ｎチャネル型ＭＩＳトランジスタのゲート幅よりも広く形成されている第２の電圧制御手段を有していることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
上記電圧抑制手段として、上記各直列回路におけるスイッチング動作の１周期が、いずれのスイッチング素子もオフしている２つの期間と、いずれか１つのスイッチング素子が立ち上がり又は立ち下がっている４つの期間と、いずれか一方がオンで他方がオフしている２つの期間との合計８つの期間を有していて、上記いずれか１つのスイッチング素子が立ち上がり又は立ち下がっている４つの各期間が１周期の１／８を越えるように設定することにより構成されている第３の電圧制御手段を有していることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記電圧抑制手段として、上記ダミー容量が上記ターゲット容量の２倍以上になるように設定することにより構成されている第４の電圧制御手段を有していることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
上記ダミー容量は、上記ターゲット容量のＮ倍（Ｎは、１以上の整数）であり、
上記テスト容量は、上記ターゲット容量のＭ倍（Ｍは、１よりも大きい整数）であって、
Ｍ＞Ｎであることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
Ｍ＝Ｎ＋１であることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
Ｍ＝≧Ｎ＋２であることを特徴とする半導体装置。
【請求項８】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記半導体基板内に設けられたトリプルウェル領域をさらに備え、
上記テスト用第１導体部は、上記トリプルウェル領域の上方に延びていて、
上記トリプルウェル領域の電圧が上記各スイッチング素子のオン・オフとは独立して制御可能に構成されていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置において、
上記各スイッチング素子のオン・オフのタイミングが互いに異なるように制御する信号を生成する制御回路を搭載していることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
上記半導体基板上に設けられ、上記制御回路に接続されて、上記制御回路の出力信号を分周するための分周期をさらに備えていることを特徴とする半導体装置。
【請求項１１】
半導体基板の一部に設けられた容量測定用回路を有する半導体装置であって、
上記容量測定用回路は、
オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子を第１ノードを挟んで直列に接続してなる第１〜第４の直列回路と、
上記各直列回路の両端に高低差のある電圧を供給するための各々１対の電圧供給部と、
上記各直列回路の各ノードにつながり、複数の櫛歯部と各櫛歯部を支持する基部とからなる櫛形の第１の配線と、該第１の配線の各櫛歯部に対向する櫛歯部と各櫛歯部を支持する基部とからなる櫛形の第２の配線とをそれぞれ有する４つのキャパシタとを備え、
上記４つのキャパシタの櫛歯の本数Ｎと、櫛歯同士が対向する部分の長さＬとの組み合わせが、（Ｎｘ，Ｌｙ），（Ｎｘ，Ｌｙ’），（Ｎｘ’，Ｌｙ），（Ｎｘ’，Ｌｙ’）（Ｎｘ＜Ｎｘ’，Ｌｘ＜Ｌｘ’）となっていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
上記各キャパシタの周囲に設けられたラインアンドスペースパターンのダミー配線をさらに備えていることを特徴とする半導体装置。
【請求項１３】
半導体基板の一部に設けられた容量測定用回路を有する半導体装置であって、
上記容量測定用回路は、
オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子を第１ノードを挟んで直列に接続してなる第１の直列回路と、
オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子を第２ノードを挟んで直列に接続してなる第２の直列回路と、
上記第１，第２の直列回路の両端に高低差のある電圧を供給するための１対の電圧供給部と、
上記第１ノードに接続された第１導体部と、
上記第２ノードに接続され、上記第１導体部との間で第１のキャパシタを構成する第２導体部と、
上記第１，第２の直列回路の各スイッチング素子を個別にオン・オフ制御する制御手段とを備え、
上記第１，第２導体部は、上記半導体基板との間で第２のキャパシタを構成していることを特徴とする半導体装置。
【請求項１４】
半導体基板の一部に設けられた容量測定用回路を有する半導体装置であって、
上記容量測定用回路は、参照回路とテスト回路とを備え、
上記参照回路は、
オン・オフのタイミングが互いに異なるように制御される２つの参照用スイッチング素子を第１ノードを挟んで直列に接続してなる参照用直列回路と、
上記参照用直列回路の両端に高低差のある電圧を供給するための１対の第１の電圧供給部と、
上記第１ノードにつながる参照用第１導体部と、
上記参照用第１導体部との間で、ダミー容量を有するダミーキャパシタを構成する参照用第２導体部とを有し、
上記テスト回路は、
オン・オフのタイミングが互いに異なるように制御される２つのテスト用スイッチング素子を第２ノードを挟んで直列に接続してなるテスト用直列回路と、
上記テスト用直列回路の両端に高低差のある電圧を供給するための１対の第２の電圧供給部と、
複数の櫛歯部と各櫛歯部を支持する基部とからなる櫛形の第１の配線と、該第１の配線の各櫛歯部に対向するスネーク状の第２の配線とを有し、上記第１の配線又は第２の配線のうちのいずれか一方が上記第２ノードにつながっているテストキャパシタとを有していることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
上記第２ノードと接地との間で上記テストキャパシタに並列に設けられ、上記ダミーキャパシタのダミー容量と等しい容量を有するキャパシタをさらに備えていることを特徴とする半導体装置。
【請求項１６】
半導体基板の一部に設けられた容量測定用回路を有する半導体装置であって、
上記容量測定用回路は、
オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子が第１ノードを挟んで直列に接続してなる第１の直列回路と、
オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子が第２ノードを挟んで直列に接続してなる第２の直列回路と、
オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子が第３ノードを挟んで直列に接続してなる第３の直列回路と、
上記各直列回路の両端に高低差のある電圧を供給するための１対の電圧供給部と、
上記第１ノードに接続されたターゲット容量を含む、一方向幅が第１の寸法で、他方向幅が第２の寸法を有する評価パターンと、
上記第２ノードに接続され、一方向幅が上記第１の寸法と同一で、他方向幅が上記第２の寸法よりも大きい第３の寸法を有する第１のサンプルパターンと、
上記第３ノードに接続され、一方向幅が上記第１の寸法と同一で、他方向幅が上記第３の寸法よりも大きい第４の寸法を有する第２のサンプルパターンと
を備えていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
上記評価パターンは、評価用ゲートであり、
上記第１の寸法はゲート幅であり、上記第２の寸法はゲート長であることを特徴とする半導体装置。
【請求項１８】
高電位側電圧供給部と低電位側電圧供給部との間に、第１のＰチャネル型トランジスタおよび第１のＮチャネル型トランジスタが第１ノードを挟んで順に直列に接続してなる参照用直列回路と、上記第１ノードにつながる参照用第１導体部と、上記参照用第１導体部との間でダミーキャパシタを構成する参照用第２導体部とを有する参照回路と、
高電位側電圧供給部と低電位側電圧供給部との間に、第２のＰチャネル型トランジスタおよび第２のＮチャネル型トランジスタが第２ノードを挟んで順に直列に接続してなるテスト用直列回路と、上記第２ノードにつながるテスト用第１導体部と、上記テスト用第１導体部との間でテストキャパシタを構成するテスト用第２導体部と有するテスト回路とを備えた容量測定用回路が半導体基板の一部に設けられた半導体装置の容量測定方法であって、
上記第１及び第２のＰチャネル型トランジスタに対して同じタイミングで第２の制御電圧を供給するステップ（ａ）と、
上記第１及び第２のＮチャネル型トランジスタに対して同じタイミングで第１の制御電圧を供給するステップ（ｂ）とを備え、
上記第２の制御電圧は、最大電圧が上記高電位側電圧供給部の電圧に等しくかつ上記第１の制御電圧の最大電圧よりも小さく、最小電圧が負の電圧であることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置の容量測定方法において、
上記半導体基板内に設けられたトリプルウェル領域をさらに備え、
上記テスト用第１導体部は、上記トリプルウェル領域の上方に延びていて、
上記トリプルウェル領域の電圧が上記各トランジスタのオン・オフとは独立して制御することを特徴とする半導体装置の容量測定方法。
【請求項２０】
オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子が第１ノードを挟んで直列に接続してなる第１の直列回路と、オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子が第２ノードを挟んで直列に接続してなる第２の直列回路と、オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子が第３ノードを挟んで直列に接続してなる第３の直列回路と、上記各直列回路の両端に高低差のある電圧を供給するための１対の電圧供給部と、上記第１ノードに接続されたターゲット容量を含む評価パターン容量を構成する一方向幅が第１の寸法で他方向幅が第２の寸法を有する評価パターンと、上記第２ノードに接続された第１のサンプル容量を構成する一方向幅が上記第１の寸法と同一で他方向幅が上記第２の寸法よりも大きい第３の寸法を有する第１のサンプルパターンと、上記第３ノードに接続された第２のサンプル容量を構成する一方向幅が上記第１の寸法と同一で他方向幅が上記第３の寸法よりも大きい第４の寸法を有する第２のサンプルパターンとを備えている半導体装置の容量測定方法において、
上記第１及び第２のサンプルパターンの上記第１及び第２のサンプル容量を測定するステップ（ａ）と、
少なくとも上記第１及び第２のサンプル容量のマスク寸法依存性を示す特性線を作成するステップ（ｂ）と、
上記評価パターンの上記評価パターン容量を測定するステップ（ｃ）と、
上記ステップ（ｂ）で作成された上記特性線を用いて、上記特性線上における上記評価パターン容量から上記評価パターンの上記第２の寸法を決定するステップ（ｄ）と
を含むことを特徴とする半導体装置の容量測定方法。
【請求項２１】
請求項２０記載の半導体装置の容量測定方法において、
上記ステップ（ｂ）の結果に基づいて、上記特性線からマスク寸法に依存しない寄生容量を求めるステップと、上記評価パターン容量から上記寄生容量を差し引くことにより上記評価パターンの上記ターゲット容量を求めるステップをさらに含むことを特徴とする半導体装置の容量測定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般に配線容量，ゲート容量，接合容量等の各種容量の測定を行なう機能を有する半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体デバイスの高密度化に伴い、配線容量による配線長さに対する回路遅延比率が上昇してきており、同時に、プロセスにおける製造条件などのばらつきによって配線を規定するパラメータの変動が増大している。その結果、半導体デバイス間における回路遅延のばらつきが大きくなるという問題が顕在化してきており、配線容量のばらつきのモニタリングが重要となっている。
【０００３】
しかしながら、従来のＬＣＲメータによる配線容量の測定では、測定精度を維持するためには大面積のＴＥＧパターンが必要であるために、製品チップにおける配線容量のばらつきのモニタリングが困難であった。
【０００４】
そこで、Chen, James C.等が開発した文献Proc. of IEDM 1996 pp. 69-72に記載のＣＢＣＭ法（Charge Based Capacitance Measurement Method ）は、配線容量を電流換算で抽出するため、微小な配線の容量測定を行なうことができ、これにより、ＴＥＧパターンの小面積化が実現している。そして、ＣＢＣＭ法により、ＣＢＣＭ法を用いる測定回路パターンのスクライブラインへの搭載が容易になったため、製品チップごとにおける配線容量のばらつきのモニタリングが可能になった。
【０００５】
さらに、このＣＢＣＭ法を用いて、従来は測定が不可能であった以下のような極微小容量、すなわち、
（Ａ）１つのコンタクトの容量，配線同士の１つの交差部（クロス）の容量，スタンダードセルの入出力容量
（Ｂ）ＤＲＡＭの１つのセルの容量
（Ｃ）ＤＲＡＭ／ＳＲＡＭのビット線１本につながるビット線容量
などの測定が期待される。
【０００６】
そして、（Ａ）の測定により、ＬＰＥ（Layout  Parameter  Extraction ）の高精度検証が期待でき、（Ｂ）の測定により、セル容量の統計的分布データの取得によるセル構造・センス回路構成最適化が期待でき、（Ｃ）の測定により、ビット線容量のマッチングデータの取得によるセンス回路構成の最適化が期待できる。
【０００７】
一方、従来、ＭＩＳトランジスタのゲート長の評価は、トランジスタのＩｄ−Ｖｇ特性から、Ｓ＆Ｒ法（Shift and Ratio 法，文献１（IEEE Electron Device Lett, vol.13, p267, 1992）参照））等の方法により行われてきた。
【０００８】
Ｓ＆Ｒ法では、チャネル抵抗がチャネル長に比例することを前提にしているが、０．１μｍ以下のプロセス世代では、ゲート酸化膜の薄膜化によるゲートリーク、ポケットデバイスでの基板高濃度化による移動度劣化の現象が大きくなり、しかも、これらの現象がゲート長依存性を有しているため、上述の仮定が成立し難くなっており、Ｓ＆Ｒ法の適用が難しくなっている。
【０００９】
また、ゲート容量の測定からゲート長を評価する方法は、文献２（IEEE Electron  Device Lett, vol.5, p491,1984）に記載されているが、配線容量の場合と同様に、従来のＬＣＲメータによる容量測定では、測定精度の観点から大面積ＴＥＧパターンが必要であるため、製品チップにおける展開が難しいという不具合があった。
【００１０】
以上のように、ＣＢＣＭパターンは、微小容量の測定が可能でＴＥＧパターンの小面積化が図れるため、ゲート長ばらつきのモニタリングとしての応用が期待される。
【００１１】
図２１は、従来のＣＢＣＭ法による半導体装置の配線容量を測定するための測定装置の回路構成を概略的に示すブロック回路図である。同図に示すように、ＣＢＣＭ法による測定装置は、ＰＭＩＳトランジスタＭＰ１，ＭＰ２と、ＮＭＩＳトランジスタＭＮ１，ＭＮ２とを備えている。そして、ＰＭＩＳトランジスタＭＰ１とＰＭＩＳトランジスタＭＰ２とはゲート長，ゲート幅が互いに等しいマスク寸法を有し、ＮＭＩＳトランジスタＭＮ１とＮＭＩＳトランジスタＭＮ２とはゲート長，ゲート幅が互いに等しいマスク寸法を有している。
【００１２】
また、ＰＭＩＳトランジスタＭＰ１，ＭＰ２の活性領域にボディ電圧を供給するためのパッドＮＷと、ＰＭＩＳトランジスタＭＰ１のソースに電源電圧Ｖddを供給するためのパッドＲefと、ＰＭＩＳトランジスタＭＰ１，ＭＰ２の各ゲートに制御電圧を供給するためのパッドＧｐと、ＰＭＩＳトランジスタＭＰ２のソースに電源電圧Ｖddを供給するためのパッドＴstと、ＮＭＩＳトランジスタＭＮ１，ＭＮ２の各ゲートに制御用電圧（制御用信号）を供給するためのパッドＧｎと、ＮＭＩＳトランジスタＭＮ１，ＭＮ２の各ソースおよび活性領域に接地電圧Ｖssを供給するためのパッドＧndとが設けられている。
【００１３】
そして、ＣＢＣＭ測定装置には、ＰＭＩＳトランジスタＭＰ１およびＮＭＩＳトランジスタＭＮ１の各ドレインにつながるノードＮ１と、パッドＧndとの間に介在しているリファレンスの容量Ｃref と、ＰＭＩＳトランジスタＭＰ２およびＮＭＩＳトランジスタＭＮ２の各ドレインにつながるノードＮ２と、パッドＧndとの間に介在しているテスト容量Ｃtst とが存在している。リファレンス容量Ｃref は、各トランジスタのドレインコンタクトや、コンタクト上の配線、などの容量であるダミー容量Ｃｍに等しい。ただし、ダミー容量Ｃｍには、トランジスタのドレイン接合容量Ｃｊや、ゲート・ドレイン間容量Ｃgdは含まれていない。テスト容量Ｃtst は、ダミー容量Ｃｍとターゲット容量Ｃｔとの和（＝Ｃｍ＋Ｃｔ）に等しい。
【００１４】
ここで、この測定装置の目的は、ターゲット容量Ｃｔを測定することであり、ターゲット容量Ｃｔは、例えば測定しようとする配線の容量や、ゲート−基板間の容量や、プラグの容量である。
【００１５】
図２２は、図２１に示す測定装置の各トランジスタにパッドＧｐ，Ｇｎから供給されるゲート制御用信号と、ノードＮ１，Ｎ２の電位の時間変化を示すタイミングチャート図である。
【００１６】
ここで、パッドＲef，Ｔst，ＮＷの電位は電源電位Ｖddに固定されており、パッドＧndの電位は接地電位Ｖssに固定されている。同図に示すように、パッドＧｐ，Ｇｎから各トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２の各ゲートに供給されるゲート制御用信号は、どの時間においても、ＰＭＩＳトランジスタＭＰ１およびＮＭＩＳトランジスタＭＮ１のいずれか一方のみがオンし、ＰＭＩＳトランジスタＭＰ２およびＮＭＩＳトランジスタＭＮ２のいずれか一方のみがオンするように、変化する。つまり、同じタイミングでＰＭＩＳトランジスタＭＰ１からＮＭＩＳトランジスタＭＮ１に流れる貫通電流や、ＰＭＩＳトランジスタＭＰ２からＮＭＩＳトランジスタＭＮ２に流れる貫通電流が生じることはない。
【００１７】
図２２に示すように、タイミングｔ１〜ｔ２の間において、ＰＭＩＳトランジスタＭＰ１，ＭＰ２が共にオンして、貫通電流Ｉ1 、Ｉ2 が流れ、容量Ｃref とＣtst とが充電される。この間、ＮＭＩＳトランジスタＭＮ１，ＭＮ２は共にオフであるので、容量Ｃref ，Ｃｔsｔ にそれぞれつながるノードＮ１，Ｎ２の電位は、いずれも電源電圧Ｖddに達する。
【００１８】
一方、タイミングｔ２〜ｔ３の間は、各トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２がすべてオフになる。このとき、理想的には、容量Ｃref ，Ｃｔsｔ に充電された電荷は保存されるとみなせるので、ノードＮ１，Ｎ２の電位は電源電圧Ｖddのままである。
【００１９】
タイミングｔ３〜ｔ４の間は、ＮＭＩＳトランジスタＭＮ１，ＭＮ２のみがオンするため、容量Ｃref ，Ｃtst に充電された電荷は放電され、ノードＮ１，Ｎ２の電位は接地電位Ｖssに達する。一方、時間ｔ４〜ｔ５の間は、全てのトランジスタがオフになる。理想的には、容量Ｃref ，Ｃtst は、放電が完了したときの電位Ｖssのままである。以上の動作が１周期の間に行なわれ、以降、この動作が繰り返される。測定装置において測定されるのは、電流Ｉ１ ，Ｉ２ の時間平均値である。
【００２０】
ここで、パッドＧｐ，Ｇｎから供給されるゲート制御用信号の周波数をｆ（＝１／Ｔ，Ｔはタイミングｔ１〜ｔ５までの時間)とすると、次式（１）
0004257823.tif 000002
が成り立つ。ただし、Ｃtrはトランジスタのドレイン端子に連なる容量で、この容量Ｃtrは、ドレイン接合容量Ｃｊとゲート・ドレイン間オーバーラップ容量Ｃgdとの和である。
【００２１】
上記式（１）より、ターゲット容量値Ｃｔは次式（２）
Ｃｔ＝(Ｉ2 −Ｉ1 ）／（Ｖdd・ｆ）                        （２）
により、与えられる。ＣＢＣＭ法の長所は、式（１）に示すようにダミー容量やトランジスタの寄生容量をキャンセルして、所望のターゲット容量Ｃｔを得ることができる点である。ただし、以下のような誤差を生じる要因もある。
【００２２】
−ＣＢＣＭ法の誤差要因−
ＣＢＣＭ法の誤差要因は、文献２（Proc. of IEDM 1996 pp.69-72 ）に開示されている１）測定装置の精度が悪いことによる誤差，２）対になるトランジスタのミスマッチがあり、これらの誤差は、さらに以下の原因によって生じる。
【００２３】
１）  測定装置の精度には、具体的には、パッドＲeｆ，Ｔsｔに接続されている電圧源及び電流計の精度、パッドＧｐ，Ｇｎに接続されたパルスジェネレータの周波数の精度がある。
【００２４】
２）  対になるトランジスタのミスマッチは、具体的には、ＰＭＩＳトランジスタＭＰ１，ＭＰ２と、ＮＭＩＳトランジスタＭＮ１，ＭＮ２とがそれぞれマスク上では同じサイズのトランジスタであっても、プロセスの条件のばらつきに起因して、接合容量や、ゲート・ドレイン間のオーバーラップ容量などが互いに異なっていることを意味する。
【００２５】
また、上記式（１）に示すように、対になるトランジスタの寄生容量のミスマッチが測定精度を決める一因になる。なお、上記文献２においては、２）の誤差要因は３０ａＦ以下と見積もられている。
【００２６】
また、プロセス的な誤差要因としては、上記２）の誤差要因の他に、３）オフ時のトランジスタのリーク成分がある。
【００２７】
３）  オフ時のトランジスタリークの成分は、具体的には図２２に示す全てのトランジスタがオフになるタイミングｔ４〜ｔ５の間におけるＮＭＩＳトランジスタのオフリーク電流、ＰＭＩＳトランジスタのオフリーク電流、ゲート−基板間のトンネル電流及び接合リーク電流である。これらのリーク成分が大きいと、ノードＮ１，Ｎ２は放電が完了した理想的な電位Ｖssから電位が浮き上がった状態になり、Ｖddよりも小さい電位差で充電することになり、評価容量値が小さくなる。
【００２８】
【発明が解決しようとする課題】
しかしながら、ＣＢＣＭ法を以下の４つの項目の測定、すなわち、
（１）極微小容量の測定
（２）配線容量ばらつきのモニタ
（３）スタンダードセルの入出力容量、ＤＲＡＭ／ＳＲＡＭビット線容量の測定
（４）ゲート長ばらつきのモニタ
に応用しようとすると、以下の不具合がある。
【００２９】
（１）  極微小容量の測定に関する不具合
図２２に示すタイミングｔ４〜ｔ５の間（期間Ａ）においては、全てのトランジスタがオフになっており、理想的には、ノードＮ１，Ｎ２の電位は接地電位Ｖssに保たれるはずであるが、正確には変動する。
【００３０】
図２３は、図２２のタイミングチャートをより詳しく示すタイミングチャート図である。図２３に示すように、タイミングｔ４１〜ｔ４の間では、全てのトランジスタがオフになり、ＮＭＩＳトランジスタＭＮ１，ＭＮ２のオン・オフを制御するパッドＧｎの電位は立ち下がっているため、アンダーシュートによって、ノードＮ１，Ｎ２の電位は接地電位ＶssからδＶssだけ電位が浮き下がった状態になる。その結果、ノードＮ１，Ｎ２がＶdd−Ｖssよりも大きい電位差で充電されることになり、評価容量値が実際の値よりも大きくなる。また、タイミングｔ２１〜ｔ２の間では、全てのトランジスタがオフになり、しかも、ＰＭＩＳトランジスタＭＰ１，ＭＰ２のオン・オフを制御するパッドＧｐの電位が立ち上がっているため、オーバーシュートによってノードＮ１、Ｎ２の電位はＶddからδＶddだけ電位が浮き上がった状態になる。その結果、ノードＮ１，Ｎ２がＶdd−Ｖssよりも大きい電位差で充電されることになり、評価容量値が実際の値よりも大きくなる。
【００３１】
また、タイミングｔ２１〜ｔ２の間では、ＰＭＩＳトランジスタＭＰ１，ＭＰ２のオン・オフを制御するパッドＧｐの電位が立ち上がっているため、ゲート・ドレイン間オーバーラップ容量を介してＰＭＩＳトランジスタＭＰ１，ＭＰ２に電流が流れ、これによっても評価容量値の精度が悪化する。
【００３２】
図２４（ａ）〜（ｄ）は、それぞれ図２３に示すタイミングチャートの一部を拡大して、オーバーシュートによる電圧の変化を比較する図である。図２４（ａ），（ｂ）は、図２３に示すタイミングｔ４０〜ｔ５におけるノードＮ１（破線），Ｎ２（実線）の電圧を示し、図２４（ｃ），（ｄ）は、図２３に示すタイミングｔ２０〜ｔ３におけるノードＮ１（破線），Ｎ２（実線）の電圧を示している。
【００３３】
図２４（ａ），（ｂ）に示すように、ダミー容量Ｃｍの値が小さいほど、接地電位からの電圧の低下量δＶssは大きくなる。これは、アンダーシュートは、ミラー容量であるゲート・ドレイン間オーバーラップ容量に起因しているので、電圧の低下量δＶssは、Ｃgd／（Ｃｍ＋Ｃｔ＋Ｃｊ＋Ｃgd）に比例するからである。
【００３４】
また、図２４（ｃ），（ｄ）に示すように、ダミー容量Ｃｍの値が小さいほどδＶddの値は大きくなる。これは、オーバーシュートに起因する電圧の上昇量δＶddの大きさは、Ｃgd／（Ｃｍ＋Ｃｔ＋Ｃｊ＋Ｃgd）に比例するからである。
【００３５】
このとき、ＰＭＩＳトランジスタに流れる電流の絶対値の大きさはδＶddに比例するために、レファレンストランジスタの電流値Ｉ1 の絶対値がターゲットトランジスタの電流値Ｉ2 の絶対値より大きくなる。
【００３６】
また、電流の符号は充電の場合と逆になるため、充電時の場合と同様に、Ｉ2 ＞Ｉ1 の関係が成立するため、評価容量値が見かけ上大きくなることを意味している。
【００３７】
以上、不具合（１）をまとめると、ゲート・ドレイン間オーバーラップ容量に起因するノードＮ１，Ｎ２の電位のオーバーシュートによる電圧の上昇や、アンダーシュートによる電位の低下の程度が大きいと、評価容量値が見かけ上大きくなる。
【００３８】
（２）配線容量ばらつきのモニタに関する不具合
図２５（ａ），（ｂ）は、評価すべき配線パターンの種類を示す平面図である。図２６（ａ），（ｂ）は、同一配線層内にある配線間の配線容量の成分の種類を説明するための図である。図２７は、同一配線層内だけでなく、他の配線層の配線や基板との間の容量も考慮した場合の配線容量の成分の種類を説明するための図である。
【００３９】
図２５（ａ），（ｂ）に示すように、評価すべき配線パターンは、図２５（ａ）に示す１本ラインと、図２５（ｂ）に示す周期的Ｌ／Ｓパターン（ラインアンドスペースパターン）の２種類に大まかに分類される。図２６（ａ）に示すように、１本ラインにおいては、評価対象の配線以外の全ての配線がグラウンドに接地されるため、評価対象の配線の容量は、隣接する配線との間の容量Ｃ12にそれ以外の配線との間の容量Ｃ13，Ｃ14，Ｃ15，…が加算されたものである。また、図２５（ｂ）に示すように、周期的Ｌ／Ｓパターンにおいては、２つの櫛形のパターンが相対向したようになっている。周期的Ｌ／Ｓパターンを有する場合には、１本おきに電位が与えられ、図２６（ｂ）に示す境界の両端で電位分布対称となるために、容量シミュレーションにおける解析が容易であるという利点がある。
【００４０】
実際の半導体集積回路装置における配線容量を測定する場合、バスラインやビット線ではどちらかというと図２５（ｂ）に示す構造に近いが、一般的には図２５（ａ）に示すパターンが大部分を占めている。また、図２５（ａ），（ｂ）に示すいずれのパターンも、２次元的な断面積のみを考慮した単位長さ当たりの容量を抽出することを目的としている。
【００４１】
しかしながら、ＣＢＣＭ法を用いて図２５（ａ），（ｂ）に示すパターンの容量を測定しようとすると、ＣＢＣＭパターンではスクライブラインへの搭載が前提になるので、パターンが小面積化される。その結果、配線の理想的な２次元的な断面積のみを考慮すれば済む形状からのずれが大きくなり、このずれが配線容量の測定値の誤差の要因となる。
【００４２】
例えば、図２５（ａ）に示す領域の容量Ｃfy1 ，Ｃfy2 や、図２５（ｂ）に示す領域の容量Ｃfx，Ｃfy，Ｃfxy1，Ｃfxy2の３次元的な形状に起因するフリンジ容量成分が誤差の要因となる。
【００４３】
さらに、配線容量の成分としては、図２７に示すように、同一配線層内の配線間容量Ｃl の他に、他の配線層との間の容量Ｃv があるが、従来、ある配線パターンにおいて、これらの配線容量の成分の分離は容易でなかった。
【００４４】
（３）スタンダードセルの入出力容量等の測定に関する不具合
スタンダードセルの入出力容量や、ＤＲＡＭ／ＳＲＡＭのビット線容量は、いずれも、配線間の容量の他に、ゲート容量・接合容量という電圧依存性を有する容量成分を持っている。したがって、これらの容量を高精度に評価できるかどうかは、Ｃ−Ｖ特性（容量の電圧依存性）が評価できるかどうかにかかっている。
【００４５】
図２８は、ＨＳＰＩＣＥシミュレーションおよびＣＢＣＭ法によって求められたゲート容量Ｃggのゲート電圧Ｖgb依存性を示す図である。一般に、トランジスタにおいては、ソース，ドレインおよび基板が全て短絡した状態で、ゲートと基板との間に印加される電圧Ｖgbが変化している。同図において、◇（ＢＳＩＭ３）は、ＨＳＰＩＣＥシミュレーションに含まれている標準モデルのデータである。一方、ＣＢＣＭ法による測定は、後述する図１０（ａ）に示すＣＢＣＭ法による測定装置パターンに、図２２に示すパッドＧｐ，Ｇｎからのゲート制御用信号を入力して、ノードＮ１，Ｎ２に流れる電流Ｉ1 ，Ｉ2 を積分することにより、式（２）から容量値を計算したものである。
【００４６】
ＣＢＣＭ法による回路シミュレーションは、ＢＳＩＭ３のモデルを用いて行なっているので、理想的にはＢＳＩＭ３によるシミュレーションと、ＣＢＣＭ法による回路シミュレーションの結果は一致するはずであるが、図２８に示されているように、両者には大きな違いがあることが分かる。また、ＣＢＣＭ法による測定では、トランジスタのしきい値電圧以上の電源電圧Ｖddを印加する必要があることから、ゲート電圧Ｖgbが低い領域（同図における０．５Ｖ以下）ではデータが全く得られない。さらに、ゲート電圧Ｖgbが高い領域（同図における０．７Ｖ以上）においても、ＣＢＣＭ法を用いて見積もられた容量値は、理想的なＢＳＩＭ３の容量値よりも小さくなっている。
【００４７】
（４）ゲート長ばらつきのモニタに関する不具合
デザインルール０.１μｍ以下の世代のプロセスでは、ゲート酸化膜の薄膜化によるゲートリークが増大し、従来のＬＣＲ法による測定では、ゲートリークのコンダクタンス成分が容量成分ωＣ（＝２πｆＣ）と同等の大きさになるために、容量測定誤差が大きくなるという不具合がある。
【００４８】
ＣＢＣＭ法においては、測定周波数ｆを大きくすれば、測定電流に占めるゲートリークの割合を相対的に低減できるが、図２２に示すようなゲート制御用信号を外部から印加する場合には、その測定周波数ｆには上限がある。また、測定装置自体は、数１０ＭＨｚ〜１００ＭＨｚの周波数によって動作することは充分可能であるが、測定系（特に同軸信号線）での共振周波数が数ＭＨｚ程度になるため、マージンを考慮すると、測定周波数は１ＭＨｚ程度が限界となり、容量の測定値からゲートリークの影響を除去することは困難である。
【００４９】
本発明の目的は、上述の不具合（１），（２），（３），（４）のうち少なくともいずれか１つを抑制しうる半導体装置および容量測定方法を提供することにある。
【００５０】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板の一部に設けられた容量測定用回路を有する半導体装置であって、上記容量測定用回路は、参照回路とテスト回路とを備え、上記参照回路は、オン・オフのタイミングが互いに異なるように制御される２つの参照用スイッチング素子を第１ノードを挟んで直列に接続してなる参照用直列回路と、上記参照用直列回路の両端に高低差のある電圧を供給するための１対の第１の電圧供給部と、上記第１ノードにつながる参照用第１導体部と、上記参照用第１導体部との間で、ダミー容量を有するダミーキャパシタを構成する参照用第２導体部とを有し、上記テスト回路は、オン・オフのタイミングが互いに異なるように制御される２つのテスト用スイッチング素子を第２ノードを挟んで直列に接続してなるテスト用直列回路と、上記テスト用直列回路の両端に高低差のある電圧を供給するための１対の第２の電圧供給部と、上記第２ノードにつながるテスト用第１導体部と、上記テスト用第１導体部との間で、上記ダミー容量とターゲット容量との和で表せるテスト容量を有するテストキャパシタを構成するテスト用第２導体部とを有し、上記容量測定用回路の各スイッチング素子におけるオーバーシュート又はアンダーシュートによる電圧変化量を抑制するための電圧抑制手段を備えている。
【００５１】
これにより、各トランジスタのオン・オフの切り換え動作の際のアンダーシュートやオーバーシュートに起因する第１，第２ノードの電圧の変動量が小さく抑制されるので、容量の測定精度が高い半導体装置が得られる。
【００５２】
上記電圧抑制手段として、上記各スイッチング素子のゲート・ドレインオーバーラップ容量に対して、上記ダミー容量が１０倍以上になるように上記参照用第１導体部及び上記テスト用第１導体部を設定するように構成されている第１の電圧制御手段を有していることにより、第１，第２のノードの電圧の変動量抑制機能が高くなる。
【００５３】
上記各直列回路において、上記２つのスイッチング素子は、高電圧側に配置されたＰチャネル型ＭＩＳトランジスタと、低電圧側に配置されたＮチャネル型ＭＩＳトランジスタとであって、上記電圧抑制手段として、上記Ｐチャネル型ＭＩＳトランジスタと上記Ｎチャネル型ＭＩＳトランジスタの駆動能力が同じになるように、上記Ｐチャネル型ＭＩＳトランジスタのゲート幅が上記Ｎチャネル型ＭＩＳトランジスタのゲート幅よりも広く形成されている第２の電圧制御手段を有していることにより、トランジスタの駆動能力にも大きく依存する各トランジスタのオン・オフの切り換え動作の際のアンダーシュートやオーバーシュートを小さく抑制することができる。よって、容量の測定精度が高い半導体装置が得られる。
【００５４】
上記電圧抑制手段として、上記各直列回路におけるスイッチング動作の１周期が、いずれのスイッチング素子もオフしている１つの期間と、いずれか１つのスイッチング素子が立ち上がり又は立ち下がっている４つの期間と、いずれのスイッチング素子もオンしている１つの期間と、いずれか一方がオンで他方がオフしている２つの期間との合計８つの期間を有していて、上記いずれか１つのスイッチング素子が立ち上がり又は立ち下がっている４つの各期間が１周期の１／８を越えるように設定することにより構成されている第３の電圧制御手段を有していることにより、各トランジスタのオン・オフの切り換え動作の際のスルーレートが緩やかになるので、上述のアンダーシュートやオーバーシュートを小さく抑制することができる。よって、容量の測定精度が高い半導体装置が得られる。
【００５５】
上記電圧抑制手段として、上記ダミー容量が上記ターゲット容量の２倍以上になるように設定することにより構成されている第４の電圧制御手段を有していることにより、各トランジスタのオン・オフの切り換え動作の際のアンダーシュートやオーバーシュートに起因する第１，第２ノードの電圧の変動量が小さく抑制されるので、容量の測定精度が高い半導体装置が得られる。
【００５６】
上記ダミー容量は、上記ターゲット容量のＮ倍（Ｎは、１以上の整数）であり、上記テスト容量は、上記ターゲット容量のＭ倍（Ｍは、１よりも大きい整数）であって、Ｍ＞Ｎであることが好ましい。
【００５７】
Ｍ＝Ｎ＋１であることにより、上述のオーバーシュート，アンダーシュートの特性を互いに近似させることができ、よって、容量測定精度がより高い半導体装置が得られる。
【００５８】
Ｍ≧Ｎ＋２であることにより、実際にパターニングされた配線形状のばらつきによるターゲット容量のばらつきが平均化されるので、プロセス条件のばらつきなどに起因する容量測定誤差の低減を図ることができる。
【００５９】
上記半導体基板内に設けられたトリプルウェル領域をさらに備え、上記テスト用第１導電部は、上記トリプルウェル領域の上方に延びていて、上記トリプルウェル領域の電圧が上記各スイッチングトランジスタのオン・オフとは独立して制御可能に構成されていることにより、ＭＩＳ容量のように電圧依存性を有する容量の電圧依存性を測定する機能を有する半導体装置が得られる。
【００６０】
上記各スイッチングトランジスタのオン・オフのタイミングが互いに異なるように制御する信号を生成する制御回路を搭載していることにより、半導体装置に電源電圧や接地電圧を供給するだけで、微細容量の測定が可能な半導体装置が得られる。
【００６１】
上記半導体基板上に設けられ、上記制御回路に接続されて、上記制御回路の出力信号を分周するための分周期をさらに備えていることにより、高い周波数の制御電圧を用いたＣ−Ｖ法により、微細化された要素を有するテストキャパシタのターゲット容量を精度よく測定しつつ，容量の算出に必要な周波数を分周された周波数から精度よく測定することが可能になる。よって、容量の測定精度の高い半導体装置が得られる。
【００６２】
本発明の半導体装置は、半導体基板の一部に設けられた容量測定用回路を有する半導体装置であって、上記容量測定用回路は、オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子を第１ノードを挟んで直列に接続してなる第１〜第４の直列回路と、上記各直列回路の両端に高低差のある電圧を供給するための各々１対の電圧供給部と、上記各直列回路の各ノードにつながり、複数の櫛歯部と各櫛歯部を支持する基部とからなる櫛形の第１の配線と、該第１の配線の各櫛歯部に対向する櫛歯部と各櫛歯部を支持する基部とからなる櫛形の第２の配線とをそれぞれ有する４つのキャパシタとを備え、上記４つのキャパシタの櫛歯の本数Ｎと、櫛歯同士が対向する部分の長さＬとの組み合わせが、（Ｎｘ，Ｌｙ），（Ｎｘ，Ｌｙ’），（Ｎｘ’，Ｌｙ），（Ｎｘ’，Ｌｙ’）（Ｎｘ＜Ｎｘ’，Ｌｘ＜Ｌｘ’）となっている。
【００６３】
これにより、３次元フリンジ成分を容易にキャンセルできるために、２次元的な単位長さ当たりの配線容量を高精度で抽出することができる。
【００６４】
上記各キャパシタの周囲に設けられたラインアンドスペースパターンのダミー配線をさらに備えていることにより、４つのキャパシタにおける各配線の各部における容量密度を均一化することができるので、各配線の仕上がり寸法をほぼ均一にすることが可能である。
【００６５】
本発明の半導体装置は、半導体基板の一部に設けられた容量測定用回路を有する半導体装置であって、上記容量測定用回路は、オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子を第１ノードを挟んで直列に接続してなる第１の直列回路と、オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子を第２ノードを挟んで直列に接続してなる第２の直列回路と、上記第１，第２の直列回路の両端に高低差のある電圧を供給するための１対の電圧供給部と、上記第１のノードに接続された第１導体部と、上記第２のノードに接続され、上記第１導体部との間で第１のキャパシタを構成する第２導体部と、上記第１，第２の直列回路の各スイッチング素子を個別にオン・オフ制御する制御手段とを備え、上記第１，第２の導電部は、上記半導体基板との間で第２のキャパシタを構成している。
【００６６】
これにより、同じ配線層中の配線同士の間の容量と、ある配線層中の配線と他の層中の導体層との間の容量とを、容易に分離して測定する機能を有する半導体装置が得られる。
【００６７】
本発明の半導体装置は、半導体基板の一部に設けられた容量測定用回路を有する半導体装置であって、上記容量測定用回路は、参照回路とテスト回路とを備え、上記参照回路は、オン・オフのタイミングが互いに異なるように制御される２つの参照用スイッチング素子を第１ノードを挟んで直列に接続してなる参照用直列回路と、上記参照用直列回路の両端に高低差のある電圧を供給するための１対の第１の電圧供給部と、上記第１ノードにつながる参照用第１導体部と、上記参照用第１導体部との間で、ダミー容量を有するダミーキャパシタを構成する参照用第２導体部とを有し、上記テスト回路は、オン・オフのタイミングが互いに異なるように制御される２つのテスト用スイッチング素子を第２ノードを挟んで直列に接続してなるテスト用直列回路と、上記テスト用直列回路の両端に高低差のある電圧を供給するための１対の第２の電圧供給部と、複数の櫛歯部と各櫛歯部を支持する基部とからなる櫛形の第１の配線と、該第１の配線の各櫛歯部に対向するスネーク状の第２の配線とを有し、上記第１の配線又は第２の配線のうちのいずれか一方が上記第２のノードにつながっているテスト用キャパシタとを有している。
【００６８】
これにより、スネーク状の第２の配線の抵抗値の測定が可能になり、抵抗値から得られる配線の寸法を用いて容量の測定値を補正することが可能になる。よって、より容量の測定精度の高い半導体装置が得られる。
【００６９】
上記第２ノードと接地との間で上記テストキャパシタに並列に設けられ、上記ダミーキャパシタとほぼ等しい容量を有するキャパシタをさらに備えていることが好ましい。
【００７０】
上記評価パターンが、評価用ゲートである場合、上記第１の寸法はゲート幅であり、上記第２の寸法はゲート長である。
【００７１】
本発明の半導体装置は、半導体基板の一部に設けられた容量測定用回路を有する半導体装置であって、上記容量測定用回路は、オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子が第１ノードを挟んで直列に接続してなる第１の直列回路と、オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子が第２ノードを挟んで直列に接続してなる第２の直列回路と、オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子が第３ノードを挟んで直列に接続してなる第３の直列回路と、上記各直列回路の両端に高低差のある電圧を供給するための１対の電圧供給部と、上記第１のノードに接続されたターゲット容量を含む、一方向幅が第１の寸法で、他方向幅が第２の寸法を有する評価パターンと、上記第２のノードに接続され、一方向幅が上記第１の寸法と同一で、他方向幅が上記第２の寸法よりも大きい第３の寸法を有する第１のサンプルパターンと、上記第３のノードに接続され、一方向幅が上記第１の寸法と同一で、他方向幅が上記第３の寸法よりも大きい第４の寸法を有する第２のサンプルパターンとを備えている。
【００７２】
これにより、第１，第２のサンプルパターンを利用して外挿により評価パターン中のテストキャパシタを構成する要素の寸法を精度よく求めることが可能になるので、実際の寸法による容量測定結果を補正することが可能になる。よって、容量の測定精度の高い半導体装置が得られる。
【００７３】
本発明の容量測定方法は、高電位側電圧供給部と低電位側電圧供給部との間に、第１のＰチャネル型トランジスタおよび第１のＮチャネル型トランジスタが第１のノードを挟んで順に直列に接続してなる参照用直列回路と、上記第１ノードにつながる参照用第１導体部と、上記参照用第１導体部との間でダミーキャパシタを構成する参照用第２導体部とを有する参照回路と、高電位側電圧供給部と低電位側電圧供給部との間に、第２のＰチャネル型トランジスタおよび第２のＮチャネル型トランジスタが第２のノードを挟んで順に直列に接続してなるテスト用直列回路と、上記第２ノードにつながるテスト用第１導体部と、上記テスト用第１導体部との間でテストキャパシタを構成するテスト用第２導体部と有するテスト回路とを備えた容量測定用回路が半導体基板の一部に設けられた半導体装置の容量測定方法であって、上記第１及び第２のＰチャネル型トランジスタに対してほぼ同じタイミングで第１の制御電圧を供給するステップ（ａ）と、上記第１及び第２のＮチャネル型トランジスタに対してほぼ同じタイミングで第１の制御電圧を供給するステップ（ｂ）とを備え、上記第２の制御電圧は、最大電圧が上記高電位側電圧供給部の電圧にほぼ等しくかつ上記第１の制御電圧の最大電圧よりも小さく、最小電圧が負の電圧である。
【００７４】
この方法により、第１ノードと第２ノードとに流れる電流の差からテストキャパシタの容量を近似式を用いて求めることが可能になる。よって、容量の電圧依存性の測定を容易にかつ比較的精度よく測定することができる半導体装置が得られる。
【００７５】
上記半導体基板内に設けられたトリプルウェル領域をさらに備え、上記テスト用第１導電部は、上記トリプルウェル領域の上方に延びていて、上記トリプルウェル領域の電圧が上記各スイッチングトランジスタのオン・オフとは独立して制御することが好ましい。
【００７６】
本発明の容量測定方法は、オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子が第１ノードを挟んで直列に接続してなる第１の直列回路と、オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子が第２ノードを挟んで直列に接続してなる第２の直列回路と、オン・オフのタイミングが互いに異なるように制御される２つのスイッチング素子が第３ノードを挟んで直列に接続してなる第３の直列回路と、上記各直列回路の両端に高低差のある電圧を供給するための１対の電圧供給部と、上記第１のノードに接続されたターゲット容量を含む評価パターン容量を構成する一方向幅が第１の寸法で他方向幅が第２の寸法を有する評価パターンと、上記第２のノードに接続された第１のサンプル容量を構成する一方向幅が上記第１の寸法と同一で他方向幅が上記第２の寸法よりも大きい第３の寸法を有する第１のサンプルパターンと、上記第３のノードに接続された第２のサンプル容量を構成する一方向幅が上記第１の寸法と同一で他方向幅が上記第３の寸法よりも大きい第４の寸法を有する第２のサンプルパターンとを備えている半導体装置の容量測定方法において、上記第１及び第２のサンプルパターンの上記第１及び第２のサンプル容量を測定するステップ（ａ）と、少なくとも上記第１及び第２のサンプル容量のマスク寸法依存性を示す特性線を作成するステップ（ｂ）と、上記評価パターンの上記評価パターン容量を測定するステップ（ｃ）と、上記ステップ（ｂ）で作成された上記特性線を用いて、上記特性線上における上記評価パターン容量から上記評価パターンの上記第２の寸法を決定するステップ（ｄ）とを含んでいる。
【００７７】
これにより、外挿を利用して、テストキャパシタを構成する要素の実際の寸法を精度よく求めることができる。
【００７８】
上記ステップ（ｂ）の結果に基づいて、上記特性線からマスク寸法に依存しない寄生容量を求めるステップと、上記評価パターン容量から上記寄生容量を差し引くことにより上記評価パターンの上記ターゲット容量を求めるステップをさらに含むことにより、容量の測定精度がより向上する。
【００７９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態において用いたＣＢＣＭ測定装置（本発明の半導体装置）の回路構成を概略的に示すブロック回路図である。
【００８０】
同図に示すように、本実施形態のＣＢＣＭ測定装置は、参照用ＰＭＩＳトランジスタ１１と、テスト用ＰＭＩＳトランジスタ１２と、参照用ＮＭＩＳトランジスタ１３と、テスト用ＮＭＩＳトランジスタ１４とを備えている。そして、参照用ＰＭＩＳトランジスタ１１とテスト用ＰＭＩＳトランジスタ１２とはゲート長，ゲート幅が互いに等しいマスク寸法を有し、参照用ＮＭＩＳトランジスタ１３とテスト用ＮＭＩＳトランジスタ１４とはゲート長，ゲート幅が互いに等しいマスク寸法を有している。そして、本発明の半導体装置は、半導体基板（ウエハ）において、チップ領域よりもスクライブラインに配置されることが多い。
【００８１】
参照用ＰＭＩＳトランジスタ１１と参照用ＮＭＩＳトランジスタ１３とは、電源電圧Ｖddを供給する端子（パッド）と接地電圧Ｖssを供給する端子（パッド）との間に直列に配置されている。すなわち、参照用ＰＭＩＳトランジスタ１１のソースには電源電圧Ｖddが供給され、参照用ＮＭＩＳトランジスタ１１のソースには接地電圧Ｖssが供給される。参照用ＰＭＩＳトランジスタ１１のドレインと参照用ＮＭＩＳトランジスタ１３のドレインとは共通の第１ノードＮ１で互いにつながっている。
【００８２】
テスト用ＰＭＩＳトランジスタ１２とテスト用ＮＭＩＳトランジスタ１４とは、電源電圧Ｖddを供給する端子（パッド）と接地電圧Ｖssを供給する端子（パッド）との間に直列に配置されている。すなわち、テスト用ＰＭＩＳトランジスタ１２のソースには電源電圧Ｖddが供給され、テスト用ＮＭＩＳトランジスタ１４のソースには接地電圧Ｖssが供給される。テストＰＭＩＳトランジスタ１３のドレインとテスト用ＮＭＩＳトランジスタ１４のドレインとは共通の第２ノードＮ２で互いにつながっている。
【００８３】
また、各ＰＭＩＳトランジスタ１１，１２の活性領域２１には、ボディ電圧Ｖnwを供給するためのパッド３０が設けられている。
【００８４】
さらに、第１ノードＮ１に接続される参照用第１導体部１５と、第２ノードＮ２につながるテスト用第１導体部１６と、参照用第１導体部１５との間で絶縁層を挟んでキャパシタ（参照容量Ｃref ）を構成する参照用第２導体部１７と、テスト用第１導体部１６との間で絶縁層を挟んでキャパシタ（テスト容量Ｃtst ）を構成するテスト用第２導体部１８とが設けられている。参照用第２導体部１７およびテスト用第２導体部１８は、それぞれ第３，第４ノードＮ３，Ｎ４を介して接地に接続されている。この第３，第４ノードＮ３，Ｎ４は、現実には基板であることが多い。
【００８５】
さらに、ＣＢＣＭ装置には、各トランジスタのオン・オフを制御するための制御信号を生成する手段である制御信号生成器３１が設けられている。すなわち、制御信号生成器３１により、参照用ＮＭＩＳトランジスタ１３と、テスト用ＮＭＩＳトランジスタ１４とのゲートには制御電圧Ｖ１を供給し、参照用ＰＭＩＳトランジスタ１１と、テスト用ＰＭＩＳトランジスタ１２とのゲートには制御電圧Ｖ２を供給するように構成されている。
【００８６】
また、ＣＢＣＭ装置には、参照用ＰＭＩＳトランジスタ１１を流れる参照電流Ｉref を測定するための参照電流測定用パッド１９と、テスト用ＰＭＩＳトランジスタ１２を流れるテスト電流Ｉtst を測定するためのテスト電流測定用パッド２０とが設けられている。
【００８７】
なお、図１には、参照用第１導体部１５と参照用第２導体部１７とが互いにオーバーラップし、テスト用第１導体部１６とテスト用第２導体部１８とが互いにオーバーラップしている構造が示されているが、各要素１５−１７間、１６−１８間にそれぞれキャパシタが構成されればよいので、各要素１５〜１８がすべて同じ配線層に設けられていてもよい。具体的には、配線同士の間の容量や、ゲート電極と基板との間の容量や、プラグ同士の間の容量などを測定することが可能である。
【００８８】
制御電圧の供給方法によっては、各参照用トランジスタや各テスト用トランジスタが、Ｎチャネル型トランジスタ同士、又はＰチャネル型トランジスタ同士であってもよい。
【００８９】
図１に示す本実施形態のＣＢＣＭ装置の構造は、従来のＣＢＣＭ装置と基本的には同じである。
【００９０】
ここで、本実施形態における参照用容量Ｃref は、各トランジスタのドレインコンタクトや、コンタクト上の配線などの容量であるダミー容量Ｃｍに等しい。ただし、ダミー容量Ｃｍには、トランジスタのドレイン接合容量Ｃｊや、ゲート・ドレイン間容量Ｃgdは含まれていない。また、テスト容量Ｃtst は、ダミー容量Ｃｍとターゲット容量Ｃｔとの和（＝Ｃｍ＋Ｃｔ）に等しい。そして、ターゲット容量Ｃｔは、例えば配線容量である。ただし、ダミー容量Ｃｍやターゲット容量Ｃｔは、第１導体部−第２導体部間の容量だけで表されるものではないが、図１には、便宜上単純化して表されている。
【００９１】
図２（ａ），（ｂ）は、それぞれ順に、従来のＣＢＣＭ装置および本実施形態におけるＣＢＣＭ装置中の各トランジスタに接続される配線パターンを示す図である。図２（ａ）に示す従来のＣＢＣＭ装置中の配線パターンに比べ、本実施形態においては、図２（ｂ）に示すように、第１導体部（参照用第１導体部１５およびテスト用第１導体部１６）がいずれも大面積を有している。具体的には、各トランジスタのゲート・ドレインオーバーラップ容量Ｃgdに対するターゲット容量Ｃｔとダミー容量Ｃｍとの和（Ｃｔ＋Ｃｍ）が、従来のＣＢＣＭ装置では２倍程度であったのに比べ、本実施形態では１０倍以上である。
【００９２】
既に、図２４（ａ）〜（ｄ）について説明したように、ダミー容量Ｃｍが大きいほど、オーバーシュート，アンダーシュートが小さく抑制されるので、オーバーシュートに起因する電圧の上昇量δＶddや、アンダーシュートに起因する電圧の低下量δＶssが抑制される。よって、測定誤差も小さく抑制されることになる。
【００９３】
図３は、ターゲット容量の測定誤差δＣの原因となるオーバーシュート又はアンダーシュートによる電圧変化量δＶ（上述のδＶss又はδＶdd）のダミー容量依存性を示す図である。同図に示すように、δＶが小さいほど測定誤差δＣは小さく、ダミー容量Ｃｍが大きいほど、また、ゲート・ドレインオーバーラップ容量Ｃgdをトータルの容量Ｃtotal （Ｃｍ＋Ｃｔ＋Ｃｊ＋Ｃgd≒Ｃｍ＋Ｃｔ）で割った値が小さいほどゲート・ドレインオーバーラップ容量Ｃgdに起因する電圧変化量δＶは小さい。したがって、ダミー容量Ｃｍが大きいほど、また、Ｃgd／Ｃtoalが小さいほどターゲット容量（配線容量）の測定誤差δＣは小さくなることがわかる。
【００９４】
回路シミュレーションによると、ターゲット容量Ｃｔとダミー容量Ｃｍの和を、ゲート・ドレインオーバーラップ容量Ｃgdの１０倍以上に設定することで、オーバーシュート，アンダーシュートを効果的に抑制することができ、電圧の変化量δＶを小さく維持できる。よって、図２（ｂ）に示すように、ダミー部材（本実施形態における参照用第１導体部１５およびテスト用第１導体部１６）に相当する配線の幅を従来の配線の１０倍程度（具体的には２μｍ程度）以上にすることにより、ＣＢＣＭ法による配線容量等のターゲット容量Ｃｔの測定誤差δＣを抑制し、測定精度の向上を図ることができる。
【００９５】
また、アンダーシュートによる電圧の変化量δＶssとオーバーシュートによる電圧の変化量δＶddとは、測定容量の誤差要因に対して同程度に効くことがシミュレーションの解析から分かっている。したがって、アンダーシュートによる電圧の変化量δＶssと、オーバーシュートによる電圧の変化量δＶddとを同程度にすることで、測定容量の誤差を最小化できる。そして、アンダーシュートやオーバーシュートは、ゲート・ドレインオーバーラップ容量Ｃgdと、ターゲット容量Ｃｔとダミー容量Ｃｍの和の比だけでなく、トランジスタの駆動能力にも大きく依存する。一般的に、ＰＭＩＳトランジスタの駆動能力は、ＮＭＩＳトランジスタの駆動能力の半分程度であるために、ＰＭＩＳトランジスタのゲート幅をＮＭＩＳトランジスタのゲート幅の２倍程度にすればよい。これにより、ＰＭＩＳトランジスタとＮＭＩＳトランジスタの各駆動能力が同程度となるため、ＮＭＩＳトランジスタの駆動能力によって発生するオーバーシュートによる電圧の変化量δＶddと、ＰＭＩＳトランジスタの駆動能力によって発生するアンダーシュートによる電圧の変化量δＶssとを同程度にすることができるので、測定容量を最小化できる。
【００９６】
すなわち、図１に示すＣＢＣＭ装置中のＰＭＩＳトランジスタ（本実施形態では、参照用ＰＭＩＳトランジスタ１１およびテスト用ＰＭＩＳトランジスタ１２）のゲート幅が、ＮＭＩＳトランジスタ（本実施形態では、参照用ＮＭＩＳトランジスタ１３およびテスト用ＮＭＩＳトランジスタ１４）のゲート幅の２倍程度であることが好ましい。
【００９７】
次に、図４は、図２３に示すＣＢＣＭ法による測定の１周期を抜き出して示す図である。ただし、各ＰＭＩＳトランジスタ１１，１２への制御電圧をＶ２とし、各ＮＭＩＳトランジスタ１３，１４への制御電圧をＶ１としている。同図に示すように、このＣＢＣＭ測定の１周期においては、期間Ｐ１〜Ｐ８の８つの期間に区画することができる。期間Ｐ１は、ＰＭＩＳトランジスタがオンし、ＮＭＩＳトランジスタがオフしている期間（充電動作期間）である。期間Ｐ２は、ＰＭＩＳトランジスタが立ち下がり、ＮＭＩＳトランジスタがオフしている期間である。期間Ｐ３は、ＰＭＩＳトランジスタ，ＮＭＩＳトランジスタ共にオフしている期間である。期間Ｐ４は、ＰＭＩＳトランジスタがオフし、ＮＭＩＳトランジスタが立ち上がる期間である。期間Ｐ５は、ＰＭＩＳトランジスタがオフし、ＮＭＩＳトランジスタがオンしている期間（放電動作期間）である。期間Ｐ６は、ＰＭＩＳトランジスタがオンし、ＮＭＩＳトランジスタが立ち下がる期間である。期間Ｐ７は、ＰＭＩＳトランジスタおよびＮＭＩＳトランジスタ共にオフしている期間である。期間Ｐ８は、ＰＭＩＳトランジスタが立ち上がり、ＮＭＩＳトランジスタがオフしている期間である。言い換えると、下記の４種類の状態
（１）定常的に、ＮＭＩＳトランジスタがオンで、ＰＭＩＳトランジスタがオフの状態（放電動作）：期間Ｐ５
（２）定常的に、ＮＭＩＳトランジスタがオフで、ＰＭＩＳトランジスタがオンの状態（充電動作）：期間Ｐ１
（３）定常的に、両方のトランジスタがオフの状態：期間Ｐ３，Ｐ７
（４）ゲート電圧が変動する過渡的な状態：期間Ｐ２，Ｐ４，Ｐ６，Ｐ８
が存在している。
【００９８】
ここで、電圧の変動量を抑制するためには、期間Ｐ１における充電動作や、期間Ｐ５における放電が確実に行なわれることが好ましい。また、期間Ｐ２，Ｐ４，Ｐ６，Ｐ８における電圧変化の傾きが緩やかであるほど、上述のオーバーシュート，アンダーシュートに起因する電圧変化量δＶdd又はδＶssが小さく、測定誤差δＣを抑制することができる。さらに、定常的に、両方のトランジスタがオフの状態である期間Ｐ３，Ｐ７はできるだけ短いことが好ましい。
【００９９】
つまり、期間Ｐ２，Ｐ４，Ｐ６，Ｐ８が１周期の１／８を越えていることにより、オーバーシュートやアンダーシュートに起因する測定誤差を抑制することができる。
【０１００】
（第２の実施形態）
本実施形態においても、図１に示す回路構成を有するＣＢＣＭ測定装置を用いる。
【０１０１】
図５（ａ），（ｂ）は、それぞれ順に、第２の実施形態における参照用第１，第２導体部の構造と、テスト用第１，第２導体部の構造とを示す平面図である。ここで、図５（ａ），（ｂ）に示す参照用第２導体部１７Ａとテスト用第２導体部１８Ａとは、寸法，パターンが共に同じマスクを用いて形成されている。また、参照用第１導体部１５Ａとテスト用第１導体部１６Ａとは、中央部分の１本ライン１５ａ，１５ｂの長さＬ１，Ｌ２のみが異なり他の部分の寸法，パターンが同じマスクを用いて形成されている。そして、ターゲット容量に相当する基本長さをＬtar としたときに、下記式（３）〜（５）
Ｌ１＝４・Ｌtar                                           （３）
Ｌ２＝５・Ｌtar                                           （４）
Ｌ２−Ｌ１＝Ｌtar                                         （５）
が成立するように、各導体部１５Ａ，１６Ａ，１７Ａ，１８Ａの形状が設定されている
。
【０１０２】
ここで、配線容量は配線の長さに比例する。したがって、Ｌ１＝４・Ｌtar であり、Ｌ２＝５・Ｌtar であることから、参照用キャパシタの容量（Ｃｍ）とテストキャパシタの容量（Ｃｍ＋Ｃｔ）とは、ターゲット容量Ｃｔの整数倍である。そして、テストキャパシタの容量（Ｃｍ＋Ｃｔ）と参照用キャパシタの容量（Ｃｍ）との差分からターゲット容量Ｃｔが求められる。
【０１０３】
このように、参照用キャパシタの容量（Ｃｍ）とテストキャパシタの容量（Ｃｍ＋Ｃｔ）とをターゲット容量Ｃｔの整数倍にすることにより、参照用キャパシタとテストキャパシタとの容量が互いに近くなるので、オーバーシュート，アンダーシュートの特性が近くなり、かつ、オーバーシュート，アンダーシュートに起因する電圧の変化量δＶdd，δＶssも近づく。ただし、テストキャパシタの容量（Ｃｍ＋Ｃｔ）は、参照用キャパシタの容量（Ｃｍ）よりも大きいことが前提である。
【０１０４】
すなわち、参照用キャパシタの容量（ダミー容量Ｃｍ）をターゲット容量Ｃｔの２倍以上に大きくし、テストキャパシタの容量（Ｃｍ＋Ｃｔ）をターゲット容量Ｃｔの３倍以上に大きくして、両者の差分がターゲット容量Ｃｔになるように構成することにより、オーバーシュート，アンダーシュートの特性を互いに近似させることができ、これによって測定誤差δＣを低減することができる。
【０１０５】
また、このように構成することにより、第１の実施形態と同様にダミー容量Ｃｍを大きくしていることになるので、第１の実施形態の効果をも発揮することができる。
【０１０６】
なお、参照用キャパシタの容量（Ｃｍ）をターゲット容量Ｃｔの整数倍（Ｎ倍）に、テストキャパシタの容量（Ｃｍ＋Ｃｔ）をターゲット容量Ｃｔの整数倍（Ｍ倍）にする必要は必ずしもないが、このように構成することにより、最小デザインルールに近い微小な配線パターンの容量を精度よく測定することができる。
【０１０７】
また、図５（ａ），（ｂ）に示す配線パターンにより、図２５（ａ），（ｂ）に示すような３次元的な形状に起因するフリンジ容量成分Ｃｆy１，Ｃｆy２を、テストキャパシタと参照用キャパシタとの容量差によってキャンセルすることができるので、２次元的な単位長さ当たりの配線容量を高精度に抽出することが可能である。
【０１０８】
なお、本実施形態では、各第１導体部１５Ａ，１６Ａが１本ライン１５ａ，１６ａで構成されている配線パターンについて説明したが、本実施形態の方法は、第１導体部，第２導体部がいずれもコンタクトである場合のコンタクト容量の測定や、第１導体部と第２導体部とが互いに別の配線層にあって平面的にみると両者がクロスしている，いわゆるクロス配線間の容量の測定にも応用できる。
【０１０９】
図６（ａ），（ｂ）は、それぞれ順に、第２の実施形態の変形例における参照用第１，第２導体部の構造と、テスト用第１，第２導体部の構造とを示す平面図である。ここで、図６（ａ），（ｂ）に示す参照用第２導体部１７Ｂとテスト用第２導体部１８Ｂとは、寸法，パターンが共に同じマスクを用いて形成されている。また、参照用第１導体部１５Ｂとテスト用第１導体部１６Ｂとは、中央部分の１本ライン１５ｂ，１６ｂの長さＬ３，Ｌ４のみが異なり他の部分の寸法，パターンが同じマスクを用いて形成されている。そして、ターゲット容量Ｃｔに相当する基本長さをＬtar としたときに、下記式（６）〜（８）
Ｌ３＝１０・Ｌtar                                         （６）
Ｌ４＝２０・Ｌtar                                         （７）
Ｌ４−Ｌ３＝１０・Ｌtar                                   （８）
が成立するように、各導体部１５Ｂ，１６Ｂ，１７Ｂ，１８Ｂの形状が設定されている。このとき、ライン１５ｂとライン１６ｂとの差分容量Ｃtar は、ターゲット容量Ｃｔの１０倍となる。
【０１１０】
すなわち、この変形例においては、テストキャパシタの容量（Ｃｍ＋Ｃtar ）と参照用キャパシタの容量（Ｃｍ）との差分容量Ｃtar を１０で割ることにより、ターゲット容量Ｃｔが求められる。
【０１１１】
このように、参照用キャパシタの容量（Ｃｍ）とテストキャパシタの容量（Ｃｍ＋Ｃtar ）とをターゲット容量Ｃｔの整数倍にするとともに、その差分容量Ｃtar をターゲット容量Ｃｔよりも大きくすることにより、実際にパターニングされた配線形状のばらつきによるターゲット容量のばらつきが平均化される。よって、プロセス条件のばらつきなどに起因するターゲット容量Ｃｔの測定誤差δＣの低減を図ることができる。
【０１１２】
すなわち、参照用キャパシタの容量（Ｃｍ）をターゲット容量Ｃｔの整数倍（Ｎ倍）に、テストキャパシタの容量（Ｃｍ＋Ｃtar ）をターゲット容量Ｃｔの整数倍（Ｍ倍）にするとともに、両者の差分容量Ｃtar をターゲット容量Ｃｔよりも大きくすることにより、オーバーシュート，アンダーシュートに起因する測定誤差δＣを低減することができる。
【０１１３】
なお、参照用キャパシタの容量およびテストキャパシタの容量をターゲット容量Ｃｔの整数倍にする必要は必ずしもなく、テストキャパシタの容量と参照用キャパシタの容量との差分容量をターゲット容量の整数倍にする必要は必ずしもないが、本変形例のように構成することにより、最小デザインルールに近い微小な配線パターンの容量を精度よく測定することができる。
【０１１４】
また、図６（ａ），（ｂ）に示す配線パターンにより、図２５（ａ），（ｂ）に示すような３次元的な形状に起因するフリンジ容量成分Ｃｆy１，Ｃｆy２を、テストキャパシタと参照用キャパシタとの容量差によってキャンセルすることができるので、２次元的な単位長さ当たりの配線容量を高精度に抽出することが可能である。
【０１１５】
なお、本変形例では、各第１導体部１５Ｂ，１６Ｂが１本ライン１５ｂ，１６ｂで構成されている配線パターンについて説明したが、本実施形態の方法は、第１導体部，第２導体部がいずれもコンタクトである場合のコンタクト容量の測定や、第１導体部と第２導体部とが互いに別の配線層にあって平面的にみると両者がクロスしている，いわゆるクロス配線間の容量の測定にも応用できる。
【０１１６】
（第３の実施形態）
図７は、本発明の第３の実施形態において用いたＣＢＣＭ測定装置の回路構成を概略的に示すブロック回路図である。
【０１１７】
同図に示すように、本実施形態のＣＢＣＭ測定装置は、４つのＰＭＩＳトランジスタ５１ａ〜５１ｄと、４つのＮＭＩＳトランジスタ５２ａ〜５２ｄとを備えている。そして、各ＰＭＩＳトランジスタ５１ａ〜５１ｄはゲート長，ゲート幅が互いに等しいマスク寸法を有し、各ＮＭＩＳトランジスタ５２ａ〜５２ｄはゲート長，ゲート幅が互いに等しいマスク寸法を有している。
【０１１８】
さらに、各ＰＭＩＳトランジスタ５１ａ〜５１ｄと、各ＮＭＩＳトランジスタ５２ａ〜５２ｄとは、電源電圧Ｖddを供給する端子（パッド）と接地電圧Ｖssを供給する端子（パッド）との間に直列に配置されている。すなわち、各ＰＭＩＳトランジスタ５１ａ〜５１ｄのソースには電源電圧Ｖddが供給され、各ＮＭＩＳトランジスタ５２ａ〜５２ｄのソースには接地電圧Ｖssが供給される。そして、各ＰＭＩＳトランジスタ５１ａ〜５１ｄのドレインと各ＮＭＩＳトランジスタ５２ａ〜５２ｄのドレインとは、それぞれ共通ノードＮａ〜Ｎｄで互いにつながっている。
【０１１９】
また、各ＰＭＩＳトランジスタ５１ａ〜５１ｄの活性領域５７には、ボディ電圧Ｖnwを供給するためのパッド５８が設けられている。
【０１２０】
さらに、各ノードＮａ〜Ｎｄに接続される第１導体部５３ａ〜５３ｄ（第１の配線）と、第１導体部５３ａ〜５３ｄとの間で絶縁層を挟んでキャパシタ（容量Ｃａ〜Ｃｄ）を構成する第２導体部５４ａ〜５４ｄ（第２の配線）とが設けられている。第２導体部５４ａ〜５４ｄは、それぞれ接地に接続されている。
【０１２１】
さらに、ＣＢＣＭ装置には、各トランジスタのオン・オフを制御するための制御信号を生成する手段である制御信号生成器５９が設けられている。すなわち、制御信号生成器５９により、各ＮＭＩＳトランジスタ５２ａ〜５２ｄのゲートには制御電圧Ｖ１を供給し、各ＰＭＩＳトランジスタ５１ａ〜５１ｄのゲートには制御電圧Ｖ２を供給するように構成されている。
【０１２２】
また、ＣＢＣＭ装置には、各ＰＭＩＳトランジスタ５１ａ〜５１ｄを流れる参照電流Ｉａ〜Ｉｄを測定するための参照電流測定用パッド５５ａ〜５５ｄが設けられている。
【０１２３】
図８（ａ）〜（ｄ）は、それぞれ順に、第３の実施形態におけるキャパシタを構成する第１，第２導体部の組み合わせを示す平面図である。各第１，第２導体部は、それぞれ複数の櫛歯と、各櫛歯を支持する基部とによって構成されている。ここで、図８（ａ）〜（ｄ）に示す第１導体部５１ａ〜５１ｄと第２導体部５２ａ〜５２ｄとの各櫛歯が相対向している部分の長さをＬ1a〜Ｌ1dとし、第２導体部５２ａ〜５２ｄの基部の長さをＬ2a〜Ｌ2dとし、第２導体部５２ａ〜５２ｄの櫛歯の本数をＮ2a〜Ｎ2dとする。そして、Ｌ1a＝Ｌ1b＝Ｌy ，Ｌ1c＝Ｌ1d＝Ｌy'，Ｌ2a＝Ｌ2c＝Ｌx ，Ｌ2b＝Ｌ2d＝Ｌx'，Ｎ2a＝Ｎ2c＝Ｎx ，Ｎ2b＝Ｎ2d＝Ｎx'（ただし、Ｎx ＜Ｎx'，Ｌy ＜Ｌy'）と設定する。
【０１２４】
言い換えると、各キャパシタを構成する４組の櫛形パターンの櫛歯の本数Ｎと、櫛歯同士が対向する部分の長さＬとの組み合わせを、（Ｎx ，Ｌy ），（Ｎx ，Ｌy'），（Ｎx'，Ｌy ），（Ｎx'，Ｌy'）とする。
【０１２５】
このとき、抽出する単位長当たりの配線容量をＣ、トランジスタのドレイン端子に連なる容量をＣtrとすると、各キャパシタの容量値Ｃａ〜Ｃｄは、
Ｃａ＝Ｃtr＋ＣＮx Ｌy ＋２ＣfxＬx ＋２ＣfyＬy＋２Ｃfxy1＋２Ｃfxy2
Ｃｂ＝Ｃtr＋ＣＮx'Ｌy ＋２ＣfxＬx'＋２ＣfyＬy＋２Ｃfxy1＋２Ｃfxy2
Ｃｃ＝Ｃtr＋ＣＮx Ｌy'＋２ＣfxＬx ＋２ＣfyＬy'＋２Ｃfxy1＋２Ｃfxy2
Ｃｄ＝Ｃtr＋ＣＮx'Ｌy'＋２ＣfxＬx'＋２ＣfyＬy'＋２Ｃfxy1＋２Ｃfxy2
となる。
【０１２６】
上記各容量値Ｃａ〜Ｃｄの関係から、トランジスタ容量Ｃtr，３次元フリンジ成分Ｃfx，Ｃfy，Ｃfxy1およびＣfxy2をキャンセルすることができ、
Ｃｄ−（Ｃｂ＋Ｃｃ）−Ｃａ＝Ｃ（Ｎx’−Ｎx ）・（Ｌy’−Ｌy ）
となる。すなわち、電流測定用パッド５５ａ〜５５ｄを用いて、各電流Ｉａ〜Ｉｄを測定することにより、各キャパシタの容量Ｃａ〜Ｃｄが求められるので、単位長当たりの配線容量Ｃを高精度で抽出することができる。
【０１２７】
本実施形態のＣＢＣＭ装置によると、４個の櫛形の周期的Ｌ／Ｓパターンから、２次元的な単位長さ当たりの配線容量を抽出することができる。すなわち、従来のＣＢＣＭ装置に比べて、３次元フリンジ成分を容易にキャンセルできるために、２次元的な単位長さ当たりの配線容量を高精度で抽出することができるのである。
【０１２８】
図９は、第３の実施形態の変形例における配線パターンのみを示す平面図である。同図に示すように、第１導体部５１（第３の実施形態における第１導体部５１ａ〜５１ｄ）と第２導体部５２（第３の実施形態における第２導体部５２ａ〜５２ｄ）との周囲には、ダミー配線パターン６１が設けられている。
【０１２９】
このように、テスト用配線パターン５１，５２の周囲にダミー配線パターン６１を形成することにより、図７に示す４つのキャパシタ（容量値Ｃａ〜Ｃｄのキャパシタ）における配線パターンの各部における容量密度を均一化することができるので、仕上がりのＬ／Ｓ寸法をほぼ均一にすることが可能である。
【０１３０】
（第４の実施形態）
図１０（ａ），（ｂ），（ｃ）は、それぞれ順に、本発明の第４の実施形態において用いたＣＢＣＭ測定装置の回路構成を概略的に示すブロック回路図、第１の制御状態において生じるキャパシタ成分，および第２の制御状態において生じるキャパシタ成分を示す断面図である。
【０１３１】
同図に示すように、本実施形態のＣＢＣＭ測定装置は、第１ＰＭＩＳトランジスタ５１ａと、第２ＰＭＩＳトランジスタ５１ｂと、第１ＮＭＩＳトランジスタ５２ａと、第２ＮＭＩＳトランジスタ５２ａとを備えている。そして、各ＰＭＩＳトランジスタ５１ａ，５１ｂはゲート長，ゲート幅が互いに等しいマスク寸法を有し、各ＮＭＩＳトランジスタ５２ａ，５２ｂはゲート長，ゲート幅が互いに等しいマスク寸法を有している。
【０１３２】
第１ＰＭＩＳトランジスタ５１ａと第１ＮＭＩＳトランジスタ５２ａとは、電源電圧Ｖddを供給する端子（パッド）と接地電圧Ｖssを供給する端子（パッド）との間に直列に配置されている。すなわち、第１，第２ＰＭＩＳトランジスタ５１ａ，５１ｂの各ソースにはそれぞれ電源電圧Ｖddが供給され、第１，第２ＮＭＩＳトランジスタ５２ａ，５２ｂの各ソースには接地電圧Ｖssが供給される。
【０１３３】
各ＰＭＩＳトランジスタ５１ａ，５１ｂのドレインと、各ＮＭＩＳトランジスタ５２ａ，５２ｂのドレインとは共通ノードＮ１０，Ｎ１１によりそれぞれ互いにつながっている。なお、図示が省略されているが、各ＰＭＩＳトランジスタ５１ａ，５１ｂの活性領域には、ボディ電圧Ｖnwを供給するためのパッドが設けられている。さらに、ノードＮ１０に接続される第１導体部６１と、ノードＮ１１につながり、第１導体部６１との間で絶縁層を挟んでキャパシタを構成する第２導体部６２とが設けられている。ただし、第１，第２導体部６１，６２は、接地されている基板との間でもキャパシタを構成している。
【０１３４】
さらに、ＣＢＣＭ装置には、各トランジスタのオン・オフを制御するための制御信号を生成する手段である第１，第２の制御信号生成回路６８，６９が設けられている。すなわち、第１の制御信号生成回路６８は、制御電圧Ｖ２とイネーブルＥＮ１の反転信号とを受けるＮＡＮＤ回路６３と、イネーブルＥＮ１と制御電圧Ｖ１とを受けるＡＮＤ回路６４とを有している。第２の制御信号生成回路６９は、制御電圧Ｖ２とイネーブルＥＮ２の反転信号とを受けるＮＡＮＤ回路６５と、イネーブルＥＮ２と制御電圧Ｖ１とを受けるＡＮＤ回路６６とを有している。また、電源電圧Ｖddを供給する端子（電流測定パッド６５）を用いて、回路に流れる電流を測定するように構成されている。
【０１３５】
そして、第１の制御状態においては、イネーブル信号ＥＮ１のみがオン（Ｈ）になり、第１の制御信号生成回路６８から制御電圧Ｖ１，Ｖ２が出力されて、第１ＰＭＩＳトランジスタ５１ａおよび第１ＮＭＩＳトランジスタ５２ａが制御電圧Ｖ１，Ｖ２に応じて動作する。すなわち、第１の実施形態において説明したように、電流測定パッド６５において測定される電流Ｉから第１導体部６１の容量が測定される。このときの動作では、イネーブルＥＮ２がオンしないので、第２ＮＭＩＳトランジスタ５２ｂは常にオンであるため、ノードＮ１１は接地電圧Ｖssに固定されている。したがって、このときに測定される容量は、図１０（ｂ）に示すように、２Ｃｌ＋Ｃｖとなる。ただし、Ｃｌは各１対の配線同士の間の容量であり、Ｃｖは配線と基板との間の容量である。
【０１３６】
第２の制御状態においては、２つのイネーブルＥＮ１，ＥＮ２が同時にオンして、各トランジスタ６３〜６６が、それぞれ制御電圧Ｖ１，Ｖ２に応じて動作する。このとき、２つのイネーブルＥＮ１，ＥＮ２が同時にオンするため、櫛形の配線（第１，第２導体部６１，６２）が両方とも同じ電位になる。したがって、図１０（ｃ）に示すように、このときに測定される容量は、２Ｃｖとなる。２つのＣＢＣＭ回路が動作しているので、ダミー容量やトランジスタの寄生容量をキャンセルするためのリファレンス用のトランジスタは２個分に換算する。
【０１３７】
本実施形態のＣＢＣＭ装置によると、イネーブル信号ＥＮ１，ＥＮ２により制御信号Ｖ１，Ｖ２を個別に制御することにより、電流測定パッド６５（電源パッド）を固定したままで、１個又は複数個のターゲット（本実施形態においては、第１，第２導体部６１，６２はいずれもターゲットである）のＣＢＣＭ評価を同時にすることができる。
【０１３８】
したがって、同一パターンの第１，第２導体部６１，６２を用いて、２倍のＣｌとＣｖとの和と、２倍のＣｖとが測定できるため、ＣｌとＣｖとが分離して測定することができる。
【０１３９】
言い換えると、本実施形態のＣＢＣＭ装置により、ほぼ同じ平面上で相対向する導体部間の容量と、縦方向に相対向する導体部間の容量とを分離して測定することができる。本実施形態の具体的構成においては、同じ配線層中の配線同士の間の容量をＣｌとし、ある配線層中の配線と他の層中の導体層（本実施形態では基板）との間の容量をＣｖとすると、本方式により、従来、同一パターンにおいて分離が難しかった配線容量成分（Ｃｌ，Ｃｖ）の分離が容易になった。
【０１４０】
（第５の実施形態）
図１１は、本発明の第５の実施形態において用いたＣＢＣＭ測定装置の回路構成を概略的に示すブロック回路図である。
【０１４１】
同図に示すように、本実施形態のＣＢＣＭ測定装置は、図１に示す第１の実施形態におけるＣＢＣＭ装置と多くの共通する部材を備えている。すなわち、参照用ＰＭＩＳトランジスタ１１と、テスト用ＰＭＩＳトランジスタ１２と、参照用ＮＭＩＳトランジスタ１３と、テスト用ＮＭＩＳトランジスタ１４とを備え、参照用ＰＭＩＳトランジスタ１１と参照用ＮＭＩＳトランジスタ１３とは、共通の第１ノードＮ１で互いにつながっており、テスト用ＰＭＩＳトランジスタ１２とテスト用ＮＭＩＳトランジスタ１４とは、共通の第２ノードＮ２で互いにつながっている。
【０１４２】
さらに、参照用第１導体部１５と、テスト用第１導体部１６と、参照用第２導体部１７と、テスト用第２導体部１８’とが設けられている。参照用第２導体部１７およびテスト用第２導体部１８’は、それぞれノードＮ３，Ｎ４を介して接地に接続されている。
【０１４３】
さらに、ＣＢＣＭ装置には、各トランジスタのオン・オフを制御するための制御信号を生成する手段である制御信号生成器３１が設けられている。すなわち、制御信号生成器３１により、参照用ＮＭＩＳトランジスタ１３と、テスト用ＮＭＩＳトランジスタ１４とのゲートには制御電圧Ｖ１を供給し、参照用ＰＭＩＳトランジスタ１１と、テスト用ＰＭＩＳトランジスタ１２とのゲートには制御電圧Ｖ２を供給するように構成されている。
【０１４４】
また、ＣＢＣＭ装置には、参照用ＰＭＩＳトランジスタ１１を流れる参照電流Ｉref を測定するための参照電流測定用パッド１９と、テスト用ＰＭＩＳトランジスタ１２を流れるテスト電流Ｉtst を測定するためのテスト電流測定用パッド２０とが設けられている。
【０１４５】
そして、本実施形態の特徴として、テスト用第１導体部１６につながる櫛形配線７０と、接地に接続され、櫛形配線７０との間でキャパシタを構成するスネーク状配線７１とが設けられている。
【０１４６】
なお、スネーク状配線７１がテスト用第１導体部１６につながり、櫛形配線７０が接地につながっていてもよい。また、本実施形態の櫛形配線７０は、上下に基部を有し、上下の基部から櫛歯配線が延びていて、いわば２つの櫛形パターンを有しているが、１つの櫛形パターンを有していてもよい。
【０１４７】
本実施形態においては、参照用第１，第２導体部１５，１７間にはダミー容量Ｃｍに等しい参照容量Ｃref を有するキャパシタが構成され、テスト用第１，第２導体部１６，１８’間にはダミー容量Ｃｍを有するキャパシタが構成されている。そして、櫛形配線７０とスネーク状配線７１との間には、ターゲット容量Ｃｔの整数倍の容量が存在している。ただし、テスト用第１，第２導体部１６，１８’間にはダミー容量Ｃｍを有するキャパシタが必ずしも存在していなくてもよい。また、櫛形配線７０とスネーク状配線７１との間の容量がターゲット容量の整数倍である必要もない。
【０１４８】
本実施形態において、ターゲット容量Ｃtar の測定方法は、第２の実施形態と同様に行なうことができる。そして、本実施形態においては、スネーク状配線７１を用いて、配線抵抗を測定することができるので、スネーク状配線の長手方向に直交する断面の面積などを、比較的正確に見積もることができる。そして、その見積もった寸法から、配線容量のばらつき原因を推定することで、測定値を補正するなどの措置を採ることができる。
【０１４９】
図１２は、マスク寸法のみからターゲット容量を算出した場合（ｘ印）と、電気的形状の評価によるキャリブレーションを利用してターゲット容量を算出した場合（◆印）とにおける容量のシミュレーション値と測定値との誤差を示す図である。同図に示すように、キャリブレーションを利用した場合の方が、両者の差が小さく抑制されており、測定精度が向上していることがわかる。
【０１５０】
図１３（ａ），（ｂ）は、それぞれ順に、マスク寸法のみによる容量の測定における測定誤差と、キャリブレーションを利用した容量の測定における測定誤差とをヒストグラムにして示す図である。図１３（ａ）に示すように、マスク寸法のみを用いて容量測定を行なった場合には、±５％からはみ出るデータが多く存在しているが、図１３（ｂ）に示すように、電気的形状の評価によるキャリブレーションを利用することにより、測定誤差をおおむね±５％以内に収めることができる。
【０１５１】
よって、本実施形態のごとく、スネーク状配線７１をターゲット容量の測定に用いることにより、櫛形配線では困難な電気的形状の評価によるキャリブレーションを行なうことができ、測定精度の向上を図ることができるのである。
【０１５２】
特に、配線抵抗は、誘電率の測定に比べて比較的安定して正確に測定することができるので、配線抵抗を電気的キャリブレーションのパラメータとすることにより、著効を発揮することができる。
【０１５３】
（第６の実施形態）
図１４は、本発明の第６の実施形態において用いたＣＢＣＭ測定装置の回路構成を概略的に示すブロック回路図である。
【０１５４】
同図に示すように、本実施形態のＣＢＣＭ測定装置は、図１に示す第１の実施形態におけるＣＢＣＭ装置と多くの共通する部材を備えている。すなわち、参照用ＰＭＩＳトランジスタ１１と、テスト用ＰＭＩＳトランジスタ１２と、参照用ＮＭＩＳトランジスタ１３と、テスト用ＮＭＩＳトランジスタ１４とを備え、参照用ＰＭＩＳトランジスタ１１と参照用ＮＭＩＳトランジスタ１３とは、共通の第１ノードＮ１で互いにつながっており、テスト用ＰＭＩＳトランジスタ１２とテスト用ＮＭＩＳトランジスタ１４とは、共通の第２ノードＮ２で互いにつながっている。
【０１５５】
さらに、参照用第１導体部１５と、テスト用第１導体部１６’と、参照用第２導体部１７と、テスト用第２導体部１８’とが設けられている。参照用第２導体部１７およびテスト用第２導体部１８’は、それぞれノードＮ３，Ｎ４を介して接地に接続されている。
【０１５６】
さらに、ＣＢＣＭ装置には、各トランジスタのオン・オフを制御するための制御信号を生成する手段である制御信号生成器３１が設けられている。すなわち、制御信号生成器３１により、参照用ＮＭＩＳトランジスタ１３と、テスト用ＮＭＩＳトランジスタ１４とのゲートには制御電圧Ｖ１を供給し、参照用ＰＭＩＳトランジスタ１１と、テスト用ＰＭＩＳトランジスタ１２とのゲートには制御電圧Ｖ２を供給するように構成されている。
【０１５７】
また、ＣＢＣＭ装置には、参照用ＰＭＩＳトランジスタ１１を流れる参照電流Ｉref を測定するための参照電流測定用パッド１９と、テスト用ＰＭＩＳトランジスタ１２を流れるテスト電流Ｉtst を測定するためのテスト電流測定用パッド２０とが設けられている。
【０１５８】
本実施形態の特徴として、テスト用第１導体部１６’が基板のトリプルウエル領域７４ａまで延びていて、テスト用第１導体部１６’と基板との間でターゲット容量Ｃt'を有するキャパシタが構成されている。そして、トリプルウエル領域７４ａの電圧を制御するための電圧Ｖsub を供給するためのパッド３３が設けられている。つまり、トリプルウエル領域７４ａの電圧を独立して制御することが可能に構成されている。本実施形態においては、参照用第１，第２導体部１５，１７間にはダミー容量Ｃｍに等しい参照容量Ｃref を有するキャパシタが構成され、テスト用第１，第２導体部１６’，１８’間にはダミー容量Ｃｍを有するキャパシタが構成されている。
【０１５９】
図１５は、トリプルウエル構造を有する半導体デバイスの例を示す断面図である。基板７４の内部には、ディープＮウエル７５と、２種類のＰウエル７６ａ，７６ｂと、Ｎウエル７６ｃとが形成されている。そして、Ｐウエル７６ａは、ディープＰウエル７５とは隣接しない領域に形成され、Ｐウエル７６ｂおよびＮウエル７６ｃは、ディープＰウエル７５の上方に形成されている。つまり、基板７４のうち，ディープＰウエル７５，Ｐウエル７６ｂおよびＮウエル７６ｃが形成されている領域がトリプルウエル領域７４ａとなっている。
【０１６０】
そして、素子分離で囲まれた各活性領域には、ゲート絶縁膜７７と、ゲート電極７８と、Ｎ型不純物拡散領域７９と、ゲート電極７８およびソース・ドレイン領域７９の上部に設けられたシリサイド層８０とを有するトランジスタが設けられている。ただし、Ｐウエル７６ａ，７６ｂの上にはＮチャネル型ＭＩＳトランジスタが、Ｎウエル７６ｃの上にはＰチャネル型ＭＩＳトランジスタが設けられている。また、各トランジスタを覆う層間絶縁膜８１と、層間絶縁膜８１を貫通して、各ソース・ドレイン領域７９にコンタクトするプラグ８２ａ〜８２ｅと、層間絶縁膜８１の上に設けられ、各プラグ８２ａ〜８２ｅにつながる配線８３ａ〜８３ｅとが設けられている。
【０１６１】
ここで、図１５に示すＰウエル７６ａ上のトランジスタが、図１４に示すテスト用ＮＭＩＳトランジスタ１４に相当する。また、図１５に示す配線８３ｂが図示されていない部分で配線８３ｃ〜８３ｄにそれぞれつながっていて、配線８３ｂ〜８３ｄおよびプラグ８２ｂ〜８２ｄが図１４に示すテスト用導体部１６’である。
【０１６２】
つまり、本実施形態のＣＢＣＭ装置は、従来のＣＢＣＭ用半導体装置に設けられている接地用端子とは別に、トリプルウエル領域７４ａの電圧Ｖsub を接地電位Ｖssから独立して制御するための基板端子（パッド３３）を有している。したがって、本実施形態のＣＢＣＭ装置により、配線８３ｃ〜８３ｄの電圧とトリプルウエル領域７４ａの電圧Ｖsub との電位差を変化させて、ＭＩＳキャパシタなどの容量の電圧依存性を測定することが可能になる。
【０１６３】
図１６は、制御信号生成器３１で生成される制御電圧Ｖ１，Ｖ２の入力波形を示すタイミングチャートである。図１６に示すように、ＰＭＩＳトランジスタ１１，１２のゲートへの入力電圧（制御電圧Ｖ２）の最大電圧が電源電圧供給端子から供給される電圧Ｖddに等しく、かつ、ＮＭＩＳトランジスタ１３，１４のゲートへの入力電圧（制御電圧Ｖ１）の最大電圧（Ｖgn）より小さい。また、ＰＭＩＳトランジスタ１１，１２のゲートへの入力電圧（制御電圧Ｖ２）の最小電圧（Ｖdd−Ｖgn）は負にする。たとえば、Ｖdd＝０．１Ｖとし、Ｖgn＝２Ｖとすると、ゲートオーバードライブが大きくなる。
【０１６４】
この構造を利用して、回路に流れる電流の変化を測定することで、Ｃ−Ｖ特性（容量の電圧依存性）を容易に測定することができる。すなわち、ゲート容量・接合容量のように容量の電圧依存性が有る場合には、
Ｉ2 −Ｉ1 ＝（∫Ｃ（Ｖ）ｄＶ（Ｖ＝０〜Ｖdd））・ｆ
となるが、Ｖddを非常に小さくする（本実施形態では０．１Ｖ）ことにより、下記式（９）
Ｉ2 −Ｉ1 ＝Ｃ（Ｖ）・Ｖdd・ｆ                          （９）
のように、近似することができる。
【０１６５】
図１７は、本実施形態のＣＢＣＭ法によるHSPICEシミュレーションおよびＢＳＩＭによるゲート−基板間容量Ｃggの電圧依存性を示す図である。同図において、横軸は、図１４に示すノードＮ２と基板７４との間の電圧Ｖgbを表している。ＢＳＩＭとして表示されている特性は、HSPICEシミュレーションに内臓されている標準モデルを用いて得られたデータである。図１７においてＣＢＣＭと表示されている特性は、図１４に示すＣＢＣＭ装置中の各トランジスタのゲートに、制御電圧Ｖ１，Ｖ２を入力して、電流測定パッド１９，２０において測定したノードＮ１，Ｎ２に流れる電流Ｉref ，Ｉtst を積分して、式（９）に基づいて計算することにより、得られたデータである。
【０１６６】
図１７から分かるように、ＣＢＣＭの回路シミュレーション結果と、ＢＳＩＭのモデルによるシミュレーション結果とは非常によく一致している。ＢＳＩＭはトランジスタや配線などの寸法が既知でないと利用できないので、現実のプロセスにおいては、ＢＳＩＭを用いて容量の電圧依存性を求めることは困難である。本実施形態によるＣＢＣＭ用半導体装置及びＣＢＣＭを用いた容量測定方法が有効であることがわかる。
【０１６７】
したがって、本実施形態により、ＣＢＣＭ装置を利用して、現実のプロセスにおいて、容量の電圧依存性の測定を、容易にかつ比較的精度よく測定することができる。
【０１６８】
特に、本実施形態のように、電流測定端子の電圧を微小に設定することで、著効を発揮することができる。
【０１６９】
（第７の実施形態）
本実施形態においては、図１に示す第１の実施形態のＣＢＣＭ装置を用いる。図１８（ａ）〜（ｅ）は、図１におけるターゲット容量Ｃｔを有するターゲットゲート構造，およびターゲットゲート構造の寸法を推定するためのゲート構造を示す平面図である。図１９は、外挿によりゲート長を算出する方法を説明するための図である。
【０１７０】
図１８（ｂ），（ｃ）に示すように、マスクのゲート幅がターゲット容量Ｃｔを有する評価用ゲートと同じＷｇで、マスクのゲート長が評価用ゲートのゲート長Ｌｇよりも大きいＬg1，Ｌg2である２つのサンプルゲートを用意する。そして、図１８（ｂ），（ｃ）に示すサンプルゲートを、個別に、ＣＢＣＭ装置中のターゲット容量Ｃｔを構成するキャパシタとして加えた状態で、ＣＢＣＭ法にサンプルゲートの容量Ｃggを測定する。このとき、図１７に示すＣ−Ｖ特性において、完全に反転したＶgb＝２Ｖの値Ｃggを用いる。
【０１７１】
例えば、評価用ゲートのゲート長（マスク寸法）が０．１５μｍで、２組のサンプルゲートのゲート長（マスク寸法）は各々１μｍ，２μｍで、ゲート幅Ｗｇ（マスク寸法）は全て１０μｍであるとする。このとき、得られた容量値Ｃggから図１９に示す２つのサンプルゲートの容量Ｃggと、そのときのマスクのゲート長Ｌmaskとによって定まる点Ｄlg1 と点Ｄlg2 とをプロットする。そして、２つの点Ｄlg1 ，Ｄlg2 から直線Ｌ１を作成する。サンプルゲートのゲート長や、ゲート幅は評価用ゲートに比べると大きいので、マスク寸法に対する仕上がり寸法の誤差は小さい。例えば、ゲート長の仕上がり寸法とマスク寸法との寸法差が０．０２μｍであるとすると、サンプルゲートのゲート長１μに対しては、２％程度の誤差である。一方、評価用ゲートのゲート長は、０．１５μｍであるので、同じ寸法差０．０２μｍは、１０％の誤差に相当する。すなわち、外挿処理を行なうまでの過程で、サンプルゲートの仕上がり寸法は、マスク寸法にほぼ等しいと見なしても、外挿用の直線Ｌ１を作成する精度は十分高く維持しうる。
【０１７２】
次に、図１８（ａ）に示すように、マスクのゲート長がＬｇでマスクのゲート幅がＷｇであるゲートを、図１に示すＣＢＣＭ中のターゲット容量Ｃｔを有するキャパシタとして用い、ＣＢＣＭ法による容量測定を行なう。そして、この容量測定から得られた容量値を直線Ｌ１で外挿することにより、ターゲット容量を有するゲートのマスク寸法ではなく実際の寸法Ｌgrを算出する。この例では、評価用ゲートの実際のゲート長Ｌgrが０．１５μｍ程度になっていることが分かる。
【０１７３】
また、上述の直線を用いた外挿により、マスク寸法が図１８（ｄ），（ｅ）に示すゲート長（Ｌｇ）が同じで、ゲート幅（Ｗg1とＷg2）が異なる２つのゲート構造を用いて、ゲート幅Ｗｇを算出することができる。つまり、図１９に示す直線と基本的に同じ直線を、横軸をゲート幅Ｗmaskとする図において作成することにより、ターゲット容量Ｃｔを有するゲート構造のゲート幅Ｗgrを算出することができる。
【０１７４】
また、図１９に示す外挿線Ｌ１の切片（Ｌmask＝０μｍの点）は１２ｆＦであるので、ＣＢＣＭ測定に用いられるダミー容量やトランジスタの寄生容量に加えて、寸法評価とは無関係の寄生容量の大きさが１２ｆＦであることがわかる。
【０１７５】
最近では、ＭＩＳトランジスタにおいて、ソース・ドレイン領域とは導電型が逆であるポケット注入領域が形成されることが多いので、Ｉ−Ｖ特性からゲート長Ｌｇやゲート幅Ｗｇを求めるのが困難となっている。
【０１７６】
それに対し、本実施形態のＣＢＣＭ用半導体装置及びＣＢＣＭを用いた容量測定方法によると、ターゲット容量を評価するためのパターンに対して、少なくとも２組のサンプルパターンを用意する。そして、大きな寸法を有するサンプルパターン（本実施形態におけるサンプルゲート）の加工後寸法がマスク寸法と殆ど等しいとみなせることを利用して、外挿直線を作成し、ターゲットパターン（本実施形態における評価用ゲート）を外挿により求めることができる。
【０１７７】
また、サンプルパターンを少なくとも２個用意することにより、寸法評価とは無関係の寄生容量をキャンセルできるため、ターゲットパターンの寸法を高精度に見積ることができる。
【０１７８】
−第７の実施形態の変形形態−
図２９は、本発明の第７の実施形態において用いたＣＢＣＭ測定装置の回路構成を概略的に示すブロック回路図である。
【０１７９】
同図に示すように、本変形形態のＣＢＣＭ装置は、第６の実施形態におけるＣＢＣＭ装置と多くの共通する部材を備えた第１，第２，第３の直列回路Ｓｃａ，Ｓｃｂ，Ｓｃｃを備えている。各直列回路Ｓｃａ，Ｓｃｂ，Ｓｃｃは、ＰＭＩＳトランジスタ１１ａ，１１ｂ，１１Ｃと、ＮＭＩＳトランジスタ１３ａ，１３ｂ，１３ｃとをそれぞれ直列に接続して構成されている。直列回路ＳｃａのＰＭＩＳトランジスタ１１ａとＮＭＩＳトランジスタ１３ａとは、共通の中間ノードＮａで互いにつながっている。直列回路ＳｃｂのＰＭＩＳトランジスタ１１ｂとＮＭＩＳトランジスタ１３ｂとは、共通の中間ノードＮｂで互いにつながっている。直列回路ＳｃｃのＰＭＩＳトランジスタ１１ｃとＮＭＩＳトランジスタ１３ｃとは、共通の中間ノードＮｃで互いにつながっている。そして、各中間ノードＮａ，Ｎｂ，Ｎｃは、共通のノードＮｘを介して接地に接続されている。
【０１８０】
また、各直列回路Ｓｃａ，Ｓｃｂ，Ｓｃｃには、ＰＭＩＳトランジスタ１１ａ，１１ｂ，１１ｃを流れる電流Ｉａ ，Ｉｂ，Ｉｃを測定するための電流測定用パッド２０が設けられている。
【０１８１】
また、本変形形態のＣＢＣＭ測定装置は、図１４，図１５に示すトリプルウエル領域７４ａの上に設けられた第１，第２，第３のＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを備えている。ここで、第１，第２，第３のＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣのゲートは、それぞれ順に、図１８（ａ），（ｂ），（ｃ）に示す形状を有している。すなわち、第１のＭＩＳトランジスタＴｒＡのゲートは、ゲート幅（一方向幅）が第１の寸法Ｗｇで、ゲート長（多方向幅）が第２の寸法Ｌｇである。第２のＭＩＳトランジスタＴｒＢのゲートは、ゲート幅（一方向幅）が第１の寸法Ｗｇで、ゲート長（多方向幅）が第２の寸法Ｌｇよりも大きい第３の寸法Ｌg1である。第３のＭＩＳトランジスタＴｒＣのゲートは、ゲート幅（一方向幅）が第１の寸法Ｗｇで、ゲート長（多方向幅）が第３の寸法Ｌg1よりも大きい第４の寸法Ｌg2である。
【０１８２】
そして、第１のＭＩＳトランジスタＴｒＡのゲートは、第１の直列回路Ｓｃａの中間ノードＮａに接続され、第２のＭＩＳトランジスタＴｒＢのゲートは、第２の直列回路Ｓｃｂの中間ノードＮｂに接続され、第３のＭＩＳトランジスタＴｒＢＣゲートは、第３の直列回路Ｓｃｃの中間ノードＮｃに接続されている。
【０１８３】
さらに、ＣＢＣＭ装置には、各トランジスタのオン・オフを制御するための制御信号を生成する手段である制御信号生成器３１が設けられている。すなわち、制御信号生成器３１により、各直列回路Ｎａ，Ｎｂ，Ｎｃの各ＮＭＩＳトランジスタ１３ａ，１３ｂ，１３ｃのゲートには制御電圧Ｖ１を供給し、各直列回路Ｎａ，Ｎｂ，Ｎｃの各ＰＭＩＳトランジスタ１１ａ，１１Ｂ，１１ｃのゲートには制御電圧Ｖ２を供給するように構成されている。
【０１８４】
また、各ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣのトリプルウエル領域７４ａは、基板電圧Ｖsub を供給するためのパッド３３に接続されている。つまり、各トリプルウエル領域７４ａの電圧を独立して制御することが可能に構成されている。
【０１８５】
そして、本変形形態の第２，第３のＭＩＳトランジスタＴｒＢ，ＴｒＣのゲートをサンプルゲートとし、第１のＭＩＳトランジスタＴｒＡのゲートを評価用ゲートとして、図１９に示すような外挿を利用した容量測定を行なうことができる。その場合、第７の実施形態の効果に加えて、現実のプロセスにおいて、容量の電圧依存性の測定を、容易にかつ比較的精度よく測定することができる。特に、評価用ＭＩＳトランジスタの電流測定端子の電圧を微小に設定することができる。
【０１８６】
（第８の実施形態）
図２０は、本発明の第８の実施形態において用いたＣＢＣＭ測定装置の回路構成を概略的に示すブロック回路図である。
【０１８７】
同図に示すように、本実施形態のＣＢＣＭ測定装置は、図１に示す第１の実施形態におけるＣＢＣＭ装置と多くの共通する部材を備えている。すなわち、参照用ＰＭＩＳトランジスタ１１と、テスト用ＰＭＩＳトランジスタ１２と、参照用ＮＭＩＳトランジスタ１３と、テスト用ＮＭＩＳトランジスタ１４とを備え、参照用ＰＭＩＳトランジスタ１１と参照用ＮＭＩＳトランジスタ１３とは、共通の第１ノードＮ１で互いにつながっており、テスト用ＰＭＩＳトランジスタ１２とテスト用ＮＭＩＳトランジスタ１４とは、共通の第２ノードＮ２で互いにつながっている。
【０１８８】
さらに、参照用第１導体部１５と、テスト用第１導体部１６’と、参照用第２導体部１７と、テスト用第２導体部１８’とが設けられている。参照用第２導体部１７およびテスト用第２導体部１８’は、それぞれノードＮ３，Ｎ４を介して接地に接続されている。
【０１８９】
さらに、ＣＢＣＭ装置には、各トランジスタのオン・オフを制御するための制御信号を生成する手段である制御信号生成器３１が設けられている。すなわち、制御信号生成器３１により、参照用ＮＭＩＳトランジスタ１３と、テスト用ＮＭＩＳトランジスタ１４とのゲートには制御電圧Ｖ１を供給し、参照用ＰＭＩＳトランジスタ１１と、テスト用ＰＭＩＳトランジスタ１２とのゲートには制御電圧Ｖ２を供給するように構成されている。
【０１９０】
また、ＣＢＣＭ装置には、参照用ＰＭＩＳトランジスタ１１を流れる参照電流Ｉref を測定するための参照電流測定用パッド１９と、テスト用ＰＭＩＳトランジスタ１２を流れるテスト電流Ｉtst を測定するためのテスト電流測定用パッド２０とが設けられている。
【０１９１】
さらに、第６の実施形態と同様に、テスト用第１導体部１６’が基板のトリプルウエル領域７４ａまで延びていて、テスト用第１導体部１６’と基板との間でターゲット容量Ｃt'を有するキャパシタが構成されていることである。そして、トリプルウエル領域７４ａの電圧を制御するための電圧Ｖsub を供給するためのパッド３３が設けられている。つまり、トリプルウエル領域７４ａの電圧を独立して制御することが可能に構成されている。本実施形態においては、参照用第１，第２導体部１５，１７間にはダミー容量Ｃｍに等しい参照容量Ｃref を有するキャパシタが構成され、テスト用第１，第２導体部１６’，１８’間にはダミー容量Ｃｍを有するキャパシタが構成されている。
【０１９２】
そして、本実施形態においても、図１５に示す第６の実施形態のトリプルウエル構造を有する半導体デバイスを前提とする。
【０１９３】
さらに、本実施形態の特徴は、図２０に示すように、オンウエハ・パルスジェネレータである制御信号発生器３１と、オンウエハ・分周器８６とが基板上に配置されており、周波数測定装置８７が基板外に配置されている点である。
【０１９４】
デザインルールが０．１μｍ以下である近年のプロセス世代では、ゲート酸化膜の薄膜化によるゲートリークにより、測定容量が正確に評価できないおそれが生じている。そこで、周波数ｆを大きくすることにより、ゲート容量におけるゲートリークの影響を除去することが可能である。
【０１９５】
しかしながら、高い周波数を精度よく測定することは困難であるので、式（２）を用いて求められるターゲット容量の測定値の精度が悪化する。それに対し、本実施形態においては、外部の周波数測定器８７（ウエハ外測定器）で周波数ｆを測定する前に、オンウエハ・分周器８６により、周波数を１／２N に低下させるので、測定周波数ｆを原理的には数１００ＭＨｚまで上げることが可能であり、ゲート容量測定におけるゲートリークの悪影響を除去することが可能である。
【０１９６】
つまり、ＣＢＣＭ法による測定時に、測定周波数を大幅に大きく設定することができるために、測定電流値に占めるリーク成分の割合を相対的に低減することができる。よって、測定容量の高精度化を実現することができる。すなわち、ウエハ上に設けられたパルスジェネレータである制御信号生成器３１を用いて極薄酸化膜を有するゲート容量を測定することができる。
【０１９７】
【発明の効果】
本発明の半導体装置又は容量測定方法によると、ＣＢＣＭ法を用いた高い容量測定精度が得られるので、微細パターンを有する半導体装置の微細な要素の容量を容易に測定することが可能になるなど、容量測定機能の高い半導体装置の提供を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態において用いたＣＢＣＭ測定装置の回路構成を概略的に示すブロック回路図である。
【図２】（ａ），（ｂ）は、それぞれ順に、従来のＣＢＣＭ装置および本実施形態におけるＣＢＣＭ装置中の各トランジスタに接続される配線パターンを示す図である。
【図３】ターゲット容量の測定誤差の原因となるオーバーシュート又はアンダーシュートによる電圧変化量のダミー容量依存性を示す図である。
【図４】図２３に示すＣＢＣＭ法による測定の１周期を抜き出して示す図である。
【図５】（ａ），（ｂ）は、それぞれ順に、第２の実施形態における参照用第１，第２導体部の構造と、テスト用第１，第２導体部の構造とを示す平面図である。
【図６】（ａ），（ｂ）は、それぞれ順に、第２の実施形態の変形例における参照用第１，第２導体部の構造と、テスト用第１，第２導体部の構造とを示す平面図である。
【図７】本発明の第３の実施形態において用いたＣＢＣＭ測定装置の回路構成を概略的に示すブロック回路図である。
【図８】（ａ）〜（ｄ）は、それぞれ順に、第３の実施形態における第１，第２導体部の組み合わせを示す平面図である。
【図９】第３の実施形態の変形例における配線パターンのみを示す平面図である。
【図１０】（ａ），（ｂ），（ｃ）は、それぞれ順に、本発明の第４の実施形態において用いたＣＢＣＭ測定装置の回路構成を概略的に示すブロック回路図、第１の制御状態において生じるキャパシタ成分，および第２の制御状態において生じるキャパシタ成分を示す断面図である。
【図１１】本発明の第５の実施形態において用いたＣＢＣＭ測定装置の回路構成を概略的に示すブロック回路図である。
【図１２】マスク寸法のみからターゲット容量を算出した場合と、電気的形状の評価によるキャリブレーションを利用してターゲット容量を算出した場合とにおける容量のシミュレーション値と測定値との誤差を示す図である。
【図１３】（ａ），（ｂ）は、それぞれ順に、マスク寸法のみによる容量の測定における測定誤差と、キャリブレーションを利用した容量の測定における測定誤差とをヒストグラムにして示す図である。
【図１４】本発明の第６の実施形態において用いたＣＢＣＭ測定装置の回路構成を概略的に示すブロック回路図である。
【図１５】トリプルウエル構造を有する半導体デバイスの例を示す断面図である。
【図１６】制御信号生成器で生成される制御電圧の入力波形を示すタイミングチャートである。
【図１７】第６の実施形態のＣＢＣＭ法によるHSPICEシミュレーションおよびＢＳＩＭによるゲート−基板間容量の電圧依存性を示している。
【図１８】（ａ）〜（ｅ）は、ターゲットゲート構造，およびターゲットゲート構造の寸法を推定するためのゲート構造を示す平面図である。
【図１９】外挿によりゲート長を算出する方法を説明するための図である。
【図２０】本発明の第８の実施形態において用いたＣＢＣＭ測定装置の回路構成を概略的に示すブロック回路図である。
【図２１】従来のＣＢＣＭ法による半導体装置の配線容量を測定するための測定装置の回路構成を概略的に示すブロック回路図である。
【図２２】図２１に示す測定装置の各トランジスタにパッドＧｐ，Ｇｎから供給されるゲート制御用信号と、ノードＮ１，Ｎ２の電位の時間変化を示すタイミングチャート図である。
【図２３】図２２のタイミングチャートをより詳しく示すタイミングチャート図である。
【図２４】（ａ）〜（ｄ）は、それぞれ図２３に示すタイミングチャートの一部を拡大して、オーバーシュートによる電圧の変化を比較する図である。
【図２５】（ａ），（ｂ）は、評価すべき配線パターンの種類を示す平面図である。
【図２６】（ａ），（ｂ）は、同一配線層内にある配線間の配線容量の成分の種類を説明するための図である。
【図２７】同一配線層内だけでなく、他の配線層の配線や基板との間の容量も考慮した場合の配線容量の成分の種類を説明するための図である。
【図２８】ＨＳＰＩＣＥシミュレーションおよびＣＢＣＭ法によって求められたゲート容量Ｃggのゲート電圧Ｖgb依存性を示す図である。
【図２９】本発明の第７の実施形態の変形形態において用いたＣＢＣＭ測定装置の回路構成を概略的に示すブロック回路図である。
【符号の説明】
１１    参照用ＰＭＩＳトランジスタ
１２    テスト用ＰＭＩＳトランジスタ
１３    参照用ＮＭＩＳトランジスタ
１４    テスト用ＮＭＩＳトランジスタ
１５    参照用第１導体部
１６    テスト用第１導体部
１７    参照用第２導体部
１８    テスト用第２導体部
１９    参照電流測定用パッド
２０    テスト電流測定用パッド
３０    パッド
３１    制御信号生成器
【図１】
0004257823.tif 000003
【図２】
0004257823.tif 000004
【図３】
0004257823.tif 000005
【図４】
0004257823.tif 000006
【図５】
0004257823.tif 000007
【図６】
0004257823.tif 000008
【図７】
0004257823.tif 000009
【図８】
0004257823.tif 000010
【図９】
0004257823.tif 000011
【図１０】
0004257823.tif 000012
【図１１】
0004257823.tif 000013
【図１２】
0004257823.tif 000014
【図１３】
0004257823.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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