(57)【特許請求の範囲】
【請求項１】
ＳＤＲＡＭ装置におけるデータストローブ信号発生器において、データストローブ制御信号に応答してデータストローブ信号（data  strobe  signal）のプリアンブル状態（preamble  state）を制御するプリアンブル制御器と、
前回出力のプルダウン(pull-down)及びプルアップ(pull-up)信号に応答して、第１パイプカウンタ信号または第２パイプカウンタ信号により、トグル動作（toggling  operation）を行い、プルアップ及びプルダウン信号を生成する複数のプルアップ／プルダウン信号駆動器と、
上記プルアップ及びプルダウン信号に応答して上記データストローブ信号を出力するためのデータストローブ信号駆動器とを含み、
上記第１パイプカウンタ信号に応答する第１のプルアップ／プルダウン信号駆動器のプルアップ端子、プルダウン端子は、それぞれ、プルアップ信号出力ノード、プルダウン信号出力ノードに接続され、第２パイプカウンタ信号に応答する第２のプルアップ／プルダウン信号駆動器のプルアップ端子、プルダウン端子は、それぞれ、プルダウン信号出力ノード、プルアップ信号出力ノードに接続され、上記複数のプルアップ／プルダウン信号駆動器はパイプライン構造を為して動作することを特徴とする半導体装置のデータストローブ信号発生器。
【請求項２】
上記各プルアップ／プルダウン信号駆動器は、
上記プルアップ信号を駆動するための第１プルアップ及びプルダウン手段を含む第１出力駆動器と、
上記プルダウン信号を駆動するための第２プルアップ及びプルダウン手段を含む第２出力駆動器と、
上記第１または第２パイプカウンタ信号に応答して上記、前回出力のプルアップ信号を受信し、上記受信された、前回出力のプルアップ信号を利用して上記第２出力駆動器の上記第２プルアップ及びプルダウン手段を制御する第１制御手段と、
上記第１または上記第２パイプカウンタ信号に応答して上記、前回出力のプルダウン信号を受信し、上記受信された、前回出力のプルダウン信号を利用して上記第１出力駆動器の上記第１プルアップ及びプルダウン手段を制御する第２制御手段とを含むことを特徴とする請求項１記載の半導体装置のデータストローブ信号発生器。
【請求項３】
上記第１出力駆動器は、上記プルアップ信号を駆動するための第３プルアップ及びプルダウン手段をさらに含んで、上記第２出力駆動器は、上記プルダウン信号を駆動するための第４プルアップ及びプルダウン手段をさらに含んで、上記第３及び上記第４プルアップ及びプルダウン手段は、上記第１または上記第２パイプカウンタ信号により制御されることを特徴とする請求項２記載の半導体装置のデータストローブ信号発生器。
【請求項４】
上記各プルアップ／プルダウン信号駆動器は、
上記プルアップ信号を駆動するための第１プルアップ及びプルダウン手段を含む第１出力駆動器と、
上記プルダウン信号を駆動するための第２プルアップ及びプルダウン手段を含む第２出力駆動器と、
第１または第２パイプカウンタ信号に応答して、前回出力のプルアップ及びプルダウン信号を利用して上記第１及び上記第２出力駆動器を制御するための制御手段とを含むことを特徴とする半導体装置の請求項１記載のデータストローブ信号発生器。
【請求項５】
上記第１出力駆動器は、上記プルアップ信号を駆動するための第３プルアップ及びプルダウン手段をさらに含み、上記第２出力駆動器は、上記プルダウン信号を駆動するための第４プルアップ及びプルダウン手段をさらに含み、上記第３及び上記第４プルアップ及びプルダウン手段は、上記第１または上記第２パイプカウンタ信号により制御されることを特徴とする請求項４記載の半導体装置のデータストローブ信号発生器。
【請求項６】
上記データストローブ制御信号は、
データプリアンブル信号であることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置のデータストローブ信号発生器。
【請求項７】
上記データストローブ制御信号は、
データ出力イネーブル信号であることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置のデータストローブ信号発生器。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は半導体メモリ装置に関し、特にＳＤＲＡＭ（synchronous  dynamic  random  access  memory）及びＤＤＲ（double  data  rate）ＳＤＲＡＭ装置のデータストローブ信号発生器に関するものである。
【０００２】
【従来の技術】
一般に、ＤＲＡＭ装置で利用されるデータストローブ信号は、読み出し動作時に出力データと同じ駆動能力とタイミングを有する。また、データストローブ信号は、データがメモリチップ外部のＣＰＵまたはコントローラーに出力されることを報せる信号として利用される。書き込み動作が遂行される時、データストローブ信号は、入力データがメモリセルに記録されたことを報せられるように同じタイミングを有してＤＲＡＭ装置に入力される。
【０００３】
図１を参照すれば、従来の技術のデータストローブ信号発生器は、パルス生成器１００と、ＰＭＯＳトランジスタ１０１と、現在出力状態信号発生器１０２と、第１及び第２プルアップ／プルダウン信号発生器１０３及び１０４と、及びデータストローブ信号駆動器１０５とを含む。パルス生成器１００は、データストローブプリアンブル信号qsen_preを受信してパルスを生成する。ＰＭＯＳトランジスタ１０１は、パルス生成器１００の出力に応答してデータストローブ信号駆動器１０５のプリアンブル状態を制御する。現在出力状態信号発生器１０２は、第１パイプカウンタ信号pcnt_even＜０:２＞、第２パイプカウンタ信号pcnt_odd＜０:２＞及びデータストローブイネーブル信号qsenを受信して、予めデータストローブ信号を出力するための第１及び第２状態信号qsb_even及びqsb_oddを発生させる。第１プルアップ／プルダウン信号発生器１０３は、第１パイプカウンタ信号pcnt_even＜０:２＞、データストローブイネーブル信号qsen及び第１状態信号qsb_evenを受信して、プルアップ及びプルダウン信号pu及びpdを発生させる。第２プルアップ／プルダウン信号発生器１０４は、第２パイプカウンタ信号pcnt_odd＜０:２＞、データストローブイネーブル信号qsen及び第２状態信号qsb_oddを受信して、プルアップ及びプルダウン信号pu及びpdを発生させる。データストローブ信号駆動器１０５は、プルアップ／プルダウン信号pu及びpdに応答してデータストローブ信号dqsを出力する。
【０００４】
図２を参照すれば、データストローブプリアンブル信号qsen_preが、ロジック'ロー'状態からロジック'ハイ'状態に遷移することにより、データストローブ信号dqsのプリアンブル状態が始まり、データストローブイネーブル信号qsenがロジック'ハイ'状態からロジック'ロー'状態に遷移することにより、データストローブ信号dqsのプリアンブル状態が終わる。第１状態信号qsb_even及び第１パイプカウンタ信号pcnt_even＜０:２＞によりプルアップ信号puが活性化され、第２状態信号qsb_odd及び第２パイプカウンタ信号pcnt_odd＜０:２＞によりプルダウン信号pdが活性化される。
【０００５】
図３を参照すれば、現在出力状態信号発生器１０２は、第１パイプカウンタ信号pcnt_even＜０＞を入力されてパルスを生成する第１パルス生成器３００と、第１パイプカウンタ信号pcnt_even＜２＞、データストローブイネーブル信号qsen及び第２パイプカウンタ信号pcnt_odd＜２＞を入力されて論理積（ＡＮＤing）する入力端３０１と、第２パイプカウンタ信号pcnt_odd＜０＞を入力されてパルスを生成する第２パルス生成器３０２と、第１パルス生成器３００の出力と入力端３０１の出力を入力されて第１データストローブ信号qsb_odd＜０＞を生成する第１出力端３０３と、第２パルス生成器３０２の出力と入力端３０１の出力を入力されて第１状態信号qsb_even＜０＞を生成する第２出力端３０４とを含む。
【０００６】
図４は、現在出力状態信号発生器１０２における信号のタイミング図である。第１パイプカウンタ信号pcnt_even＜０＞によって第２状態信号qsb_odd＜０＞が活性化されて、第２パイプカウンタ信号pcnt_odd＜０＞により、第１状態信号qsb_even＜０＞が活性化される。第１及び第２状態信号qsb_even＜０＞及びqsb_odd＜０＞の活性化は、第１パイプカウンタ信号pcnt_even＜２＞の上昇エッジで終了する。
【０００７】
図５を参照すれば、第１及び第２プルアップ／プルダウン信号発生器１０３及び１０４の各々は、入力端５００及びプルアップ／プルダウン信号駆動器５０１を含む。入力端５００は、第１及び第２状態信号qsb_even＜０＞qsb_odd＜０＞のいずれかの信号、信号qs_b及びデータストローブイネーブル信号qsenが遅延された出力イネーブル信号outenを入力されて否定積（NANDing）する。プルアップ／プルダウン信号駆動器５０１は、入力端５００の出力、第１及び第２パイプカウンタ信号pcnt_even＜０:２＞及びpcnt_odd＜０:２＞のいずれかの信号及び信号pcnt_oを入力されてプルアップ／プルダウン信号pu及びpdを駆動させる。
【０００８】
図６を参照すれば、データストローブイネーブル信号qsenは、ロジック'ハイ'状態で活性化され、第１状態信号qsb_even＜０＞及び第１パイプカウンタ信号pcnt_even＜０＞は、プルアップ信号puを活性化させる。第２状態信号qsb_odd＜０＞及び第２パイプカウンタ信号pcnt_odd＜０＞は、他の第２プルアップ／プルダウン信号発生器１０４を活性化させてプルダウン信号pdを発生させる。
【０００９】
図７を参照すれば、データストローブ信号駆動器１０５は、半導体装置の通常的なデータ出力端で利用される共通出力バッファーにより具現されるので詳細な構成説明は省略する。しかし、データストローブ信号駆動器１０５は、入力端にラッチ回路を有しており、ラッチ回路はリセット信号outoffによりリセットされる。プルアップ及びプルダウン信号pu及びpdがロジック'ロー'状態であると、データストローブ信号dqsがハイインピーダンス状態となる。また、プルアップ及びプルダウン信号pu及びpdのいずれかの信号がロジック'ハイ'状態にあれば、データストローブ信号dqsが出力する。プルアップ信号puがロジック'ハイ'信号に活性化されると、データストローブ信号dqsは、ロジック'ハイ'信号として出力されて、プルダウン信号pdがロジック'ハイ'信号に活性化されると、データストローブ信号dqsは、ロジック'ロー'信号として出力される。
【００１０】
しかし、従来のデータストローブ信号発生器は、現在データ出力に必要であるデータストローブ信号を生成するため、前動作で利用されたパイプカウンタの出力を利用する。したがって、前に使用したパイプカウンタ信号を利用するため、従来のデータストローブ信号発生器は、現在出力状態信号発生器を必要とすることから回路の構成が複雑となり、多くのレイアウト面積を占めるという問題点があった。
【００１１】
【発明が解決しようとする課題】
本発明は前記問題に鑑みて創案されたものであり、チップ面積が小さい半導体メモリ装置を提供することをその目的としている。
【００１２】
また、データストローブ信号発生器を改善することにより、電力の消耗が少ない半導体メモリ装置を提供することをその目的としている。
【００１３】
上記目的を達成するため、本発明は、ＳＤＲＡＭ装置におけるデータストローブ信号発生器において、データストローブ制御信号に応答してデータストローブ信号（data  strobe  signal）のプリアンブル状態（preamble  state）を制御するプリアンブル制御器と、前回出力のプルダウン(pull-down)及びプルアップ(pull-up)信号に応答して、第１パイプカウンタ信号または第２パイプカウンタ信号により、トグル動作（toggling  operation）を行い、プルアップ及びプルダウン信号を生成する複数のプルアップ／プルダウン信号駆動器と、上記プルアップ及びプルダウン信号に応答して上記データストローブ信号を出力するためのデータストローブ信号駆動器とを含み、上記第１パイプカウンタ信号に応答する第１のプルアップ／プルダウン信号駆動器のプルアップ端子、プルダウン端子は、それぞれ、プルアップ信号出力ノード、プルダウン信号出力ノードに接続され、第２パイプカウンタ信号に応答する第２のプルアップ／プルダウン信号駆動器のプルアップ端子、プルダウン端子は、それぞれ、プルダウン信号出力ノード、プルアップ信号出力ノードに接続され、上記複数のプルアップ／プルダウン信号駆動器はパイプライン構造を為して動作することを特徴とする。
【００１４】
以下、添付した図面を参照し本発明に関して詳細に説明する。
【００１５】
図８を参照すれば、外部からＤＤＲ ＳＤＲＡＭに印加されるクロックclkと、データストローブ信号dqsと、出力データdqと、制御信号であるデータストローブイネーブル信号qsen及びデータストローブプリアンブル信号qsen_preのタイミング図である。図面に示したように、図８のタイミング図は、バースト長さ（burst  length）が２であって、ＣＡＳ（column  address  strobe）レイテンシ（ＣＡＳ  Latency ; ＣＬ）が２.５である場合の例を挙げて示した。
【００１６】
二つのデータdqは、クロックclkの下降エッジ及び上昇エッジに同期して一つのクロック周期内に二つのデータが連続的に出力される。読み出し命令rdが入力される時、データストローブ信号dqsは、ハイインピーダンス状態を維持する。読み出し命令rdが入力された時から１.５クロック周期以後にデータストローブ信号dqsがハイインピーダンス状態からロジック'ロー'状態に遷移する。データが出力される前にデータストローブ信号dqsがロジック'ロー'状態となることを"プリアンブル状態"という。データが出力されれば、データストローブ信号dqsは最初に出力されるデータに同期してプリアンブル状態からロジック'ハイ'状態に遷移する。次のデータが出力されることによって、データストローブ信号dsqはロジック'ハイ'状態からロジック'ロー'状態に遷移する。もし、データがさらに出力される場合（すなわち、バースト長さが２より大きい場合）にはデータストローブ信号dqsがまたトグルされてロジック'ロー'状態からロジック'ハイ'状態に遷移する過程を繰り返す。データの出力が完了すると、データストローブ信号dqsは、またハイインピーダンス状態に復帰して、データが出力されないことを外部の装置に報せる。
【００１７】
一方、データストローブイネーブル信号qsenは、最初にロー状態に待機して、読み出し命令rdが入力された時から１.５クロック周期以後にロジック'ハイ'状態に活性化される。すなわち、データストローブイネーブル信号qsenがロジック'ロー'状態に存在する間にはデータストローブ信号dqsはハイインピーダンス状態で外部から駆動されるデータストローブ信号dqsを受信する必要がある。データストローブイネーブル信号qsenがロジック'ハイ'状態である間にはデータストローブ信号dqsがメモリ装置内で駆動される必要がある。また、データストローブプリアンブル信号qsen_preは、後述するようにデータストローブ信号dqsのプリアンブル状態を制御する。
【００１８】
データストローブイネーブル信号qsen及びデータストローブプリアンブル信号qsen_preを発生させるための装置は、本発明の技術分野の通常の知識を有する者において容易に理解されるものであって、本発明と関連はあるものの、その権利範囲に直接影響を及ぼすものではないため、その詳細な説明を省略する。しかし、本明細書の理解のために必ず必要である場合には、後述するように、その説明を詳細に記述した。
【００１９】
図９を参照すれば、データストローブ信号dpsを発生させるデータストローブ信号発生器９００は、データストローブ信号dqsのプリアンブル状態を制御するためのプリアンブル制御器９０２と、第１及び第２制御信号としてパイプカウンタ信号pcnt_even及びpcnt_oddを入力されてプルアップ信号及びプルダウン信号を生成するためのプルアップ／プルダウン信号発生器９０４、及びプルアップ及びプルダウン信号に応答してデータストローブ信号dqsを出力するためのデータストローブ信号駆動器９０８とを含む。
【００２０】
プリアンブル制御器９０２は、データストローブプリアンブル信号qsen_preの上昇エッジを感知して所定のパルス幅を有するプリアンブル制御パルスを生成する。プリアンブル制御パルスは、'ハイ'状態から'ロー'状態に遷移される時活性化されるローイネーブル信号である。ＰＭＯＳトランジスタＰ１のゲート電極にプリアンブル制御パルスが印可されると、プルダウン信号pdがロジック'ハイ'状態となる。
【００２１】
まず、プルダウン信号pd及びプルアップ信号puを入力されるデータストローブ信号駆動器９０８に対して説明する。
【００２２】
図１０を参照すれば、データストローブ信号駆動器９０８は、半導体装置の通常的なデータフィンに用いられるデータ出力駆動器と類似した構造と駆動能力を有する。すなわち、プルアップ信号pu及びプルダウン信号pdを入力される入力端４０２a及び４０２bにラッチ回路４０４ａ及び４０４ｂが形成され、プルアップ信号pu及びプルダウン信号pdがラッチ回路４０４ａ及び４０４ｂに貯蔵される。入力端４０２ａ及び４０２ｂは、データストローブイネーブル信号qsenを遅延させ、また反転させた出力遮断信号outoffを入力するリセット端４０６ａ及び４０６ｂに各々連結されている。リセット端４０６ａ及び４０６ｂにより入力端４０２ａ及び４０２ｂが各々'ロー'状態に初期化され、データストローブ信号dqsがハイインピーダンス状態となる。
【００２３】
出力遮断信号outoffがロジック'ハイ'状態からロジック'ロー'状態になると、入力端４０２ａ及び４０２ｂはプルアップ信号pu及びプルダウン信号pdを各々入力されることになる。もし、プルアップ信号puまたはプルダウン信号pdのいずれかの信号がロジック'ハイ'状態となると、データストローブ信号dqsがロジック状態に応答して出力することになる。すなわち、プルアップ信号puがロジック'ハイ'状態となると、データストローブ信号dqsは、ロジック'ハイ'状態で出力されて、プルダウン信号pdがロジック'ハイ'状態となると、データストローブ信号dqsは、'ロー'状態で出力される。したがって、プルダウン信号pdがプリアンブル制御器９０２からのプリアンブル制御パルスの制御下でロジック'ロー'状態となると、ロジック'ロー'状態のデータストローブ信号dqsがデータストローブ信号駆動器９０８の出力端に出力される。データストローブ信号駆動器９０８の他の部分は通常のデータ出力駆動器と同じ構造で構成されているので、詳細な説明は省略する。
【００２４】
図９をさらに参照すれば、プルアップ／プルダウン信号発生器９０４は三対のプルアップ／プルダウン信号駆動器９０６ａ、９０６ｂ、９１６ａ、９１６ｂ、９２６ａ及び９２６ｂを含んでいる。このようなデータ出力経路は三個のパイプライン構造を有するＤＤＲ  ＳＤＲＡＭに基づいている。パイプライン構造は、メモリ素子のデータアクセスが外部クロック周波数より遅いかまたは内部データアクセスより早いデータ出力が要求される時用いられてきた。このようなパイプライン構造で、多数のアクセスされた内部データは、ラッチ回路に貯蔵された後連続的に出力される。したがって、パイプラインの個数は設計者により調節できるし、本発明は、パイプラインの修正または変形を含む。また、パイプカウンタ信号pcnt_even及びpcnt_oddは、本発明が属する技術分野の通常の知識を有する者によく知られていることからその詳細な説明は省略する。
【００２５】
次に、また図９を参照すれば、プルアップ／プルダウン信号発生器９０４は、三対の第１及び第２プルアップ／プルダウン信号駆動器９０６ａ及び９０６ｂ、９１６ａ及び９１６ｂ、９２６ａ及び９２６ｂにより構成されたことが分かる。これは、データ出力経路が三個のパイプライン構造により構成されたＤＤＲ  ＳＤＲＡＭをその例として説明するためのものである。
【００２６】
上述したように、パイプライン構造は、メモリ装置内部のデータアクセス速度が外部のクロック周波数より遅い場合、または遅くなくても内部のデータアクセス速度より速い速度でデータを出力するために内部的にアクセスされた多数のデータを蓄積してから連続に出力するための構造である。したがって、パイプライン構造の個数は、ユーザによって選択することができる設計変更事項に過ぎず、本発明の権利範囲がパイプライン構造の個数に限定されないことに注意すべきである。また、プルアップ／プルダウン信号発生器９０４は、その入力として上記した第１及び第２パイプカウンタ信号pcnt_even及びpcnt_oddを受信する。第１及び第２パイプカウンタ信号pcnt_even及びpcnt_oddの動作波形図は、後述と同様であり、その機能及び用途に関しては既に説明を行っており、その発生装置は本発明と関連するものの、本発明の権利範囲に直接影響を及ぼすものではないことからここでの説明は省略する。
【００２７】
また図９を参照すれば、プルアップ／プルダウン信号駆動器９０６ａ、９０６ｂ、９１６ａ、９１６ｂ、９２６ａ及び９２６ｂは、第１パイプカウンタ信号pcnt_even＜０:２＞または第２パイプカウンタ信号pcnt_odd＜０:２＞が入力される。また、プルアップ及びプルダウン信号出力ノードが、互いにクロスカップルされている。すなわち、プルアップ／プルダウン信号駆動器９０６ａ、９１６ａ及び９２６ａのプルアップ信号出力ノードがプルアップ／プルダウン信号駆動器９０６ｂ、９１６ｂ及び９２６ｂのプルダウン信号出力ノードに連結されており、プルアップ／プルダウン信号駆動器９０６ａ、９１６ａ及び９２６ａのプルダウン信号出力ノードがプルアップ／プルダウン信号駆動器９０６ｂ、９１６ｂ及び９２６ｂのプルアップ信号出力ノードに連結されている。したがって、プルアップ／プルダウン信号駆動器９０６ａ、９１６ａ及び９２６ａのプルアップ信号出力ノード及びプルアップ／プルダウン信号駆動器９０６ｂ、９１６ｂ及び９２６ｂのプルダウン信号出力ノードがデータストローブ信号駆動器９０８の入力端４０２ａに連結されており、また、プルアップ／プルダウン信号駆動器９０６ａ、９１６ａ及び９２６ａのプルダウン信号出力ノード及びプルアップ／プルダウン信号駆動器９０６ｂ、９１６ｂ及び９２６ｂのプルアップ信号出力ノードがデータストローブ信号駆動器９０８の入力端４０２ｂに連結されている。
【００２８】
図１１を参照すれば、データストローブ信号駆動器９０８の入力端に対する出力端の連結を除いてプルアップ／プルダウン信号駆動器９０６ａ、９０６ｂ、９１６ａ、９１６ｂ、９２６ａ及び９２６ｂの回路構成は同一である。例えば、プルアップ／プルダウン信号駆動器９０６ａは、パイプカウンタ信号pcntを入力されてインバータにより反転されたパイプカウンタ信号pcntzを生成する入力端５０２、パイプカウンタ信号pcnt及び反転されたパイプカウンタ信号pcntzに応答してプルアップ信号pu及びプルダウン信号pdを入力されてプルアップ信号pu及びプルダウン信号pdを制御する制御信号を生成する制御器５０６、及び入力端５０２及び制御器５０６により制御される出力端５０４により構成される。そして、第１出力駆動器は、第１プルアップ手段Ｐ１００、第３プルアップ手段Ｐ２００、第３プルダウン手段Ｎ１００，及び第１プルダウン手段Ｎ２００を備える。ここで、第３プルアップ及びプルダウン手段Ｐ２００、Ｎ１００は第１または第２パイプカウンタ信号により制御される。また、第２出力駆動器は、第２プルアップ手段Ｐ３００、第４プルアップ手段Ｐ４００、第４プルダウン手段Ｎ３００，及び第２プルダウン手段Ｎ４００を備える。ここで、第４プルアップ及びプルダウン手段Ｐ４００、Ｎ３００は第１または第２パイプカウンタ信号により制御される。
【００２９】
図１１及び図１２を参照すれば、パイプカウンタ信号pcntが、ロジック'ロー'状態である間、制御器５０６の伝達ゲート５１６ａ及び５１６ｂがターンオンされ、プルアップ信号pu及びプルダウン信号pdが反転ラッチ５１８ａ及び５１８ｂにより各々反転される。反転されたプルアップ信号puz及び反転されたプルダウン信号pdzは、出力端５０４を制御する。ここで、図１０をまた参照すれば、データストローブ信号駆動器９０８の入力端４０２ａがロジック'ロー'状態に初期化されるため、プルアップ／プルダウン信号駆動器９０６ａの出力端５０４がまたロジック'ロー'状態に初期化される。この時、データストローブプリアンブル信号qsen_preが活性化される時、プリアンブル制御器９０２のＰＭＯＳトランジスタＰ１がプルアップ／プルダウン信号駆動器９０６ａ、９１６ａ及び９２６ａのプルダウン信号出力ノードに連結されているため、プルダウン信号出力ノードがロジック'ハイ'状態になり得る。これに対し、プリアンブル制御器９０２のＰＭＯＳトランジスタＰ１がプルアップ／プルダウン信号駆動器９０６ｂ、９１６ｂ及び９２６ｂのプルアップ信号出力ノードに連結されているため、プルアップ信号出力ノードがロジック'ハイ'状態になり得る。
【００３０】
次に、パイプカウンタ信号pcntが活性化される時、制御器５０６の伝達ゲート５１６ａ及び５１６ｂがターンオンされ、反転ラッチ５１８ａ及び５１８ｂがイネーブルされることにより、反転されたプルアップ信号puz及び反転されたプルダウン信号pdzを貯蔵する。プルアップ／プルダウン信号駆動器９０６ａ、９１６ａ、９２６ａ、９０６ｂ、９１６ｂ及び９２６ｂの中でただ１つだけがパイプカウンタ信号pcnt（図１３のタイミング図参照）によりイネーブルされる。したがって、次のパイプカウンタ信号pcntにより出力されたプルアップ信号pu及びプルダウン信号pdと、前信号が反対位相（out of phase）となる。
【００３１】
図１３を参照すれば、データストローブイネーブル信号qsenがロー状態に活性化されると、プルアップ信号pu及びプルダウン信号pdがロジック'ロー'状態に初期化されることにより、データストローブ信号qdsがハイインピーダンス状態を維持する。次に、データストローブイネーブル信号qsenがロジック'ハイ'状態に活性化されると、データストローブ信号駆動器９０８の入力端４０２ａ及び４０２ｂはプルアップ信号pu及びプルダウン信号pdを各々入力される。したがって、データストローブプリアンブル信号qsen_preがイネーブルされることによって、プルダウン信号pdがハイ状態に活性化され、データストローブ信号dqsがプリアンブル状態（ロジック'ロー'状態）となる。この時、パイプカウンタ信号がロジック'ロー'状態であるため、伝達ゲート５１６ａ及び５１６ｂは、プルアップ／プルダウン信号駆動器９０６ａの出力を出力端５０４に伝達してプルアップ信号及びプルダウン信号をトグルさせる。
【００３２】
次に、パイプカウンタ信号pcnt（図１３のpcnt_even_o）がハイ状態で入力される時、該当プルアップ／プルダウン信号駆動器９０６ａは、位相シフト（phase  shift）と共にプルアップ信号及びプルダウン信号を出力することによって、現在のプルアップ及びプルダウン信号と、前のプルアップ及びプルダウン信号は反対位相となる。プルアップ／プルダウン信号駆動器９０６ａからの出力はイネーブルされてないプルアップ／プルダウン信号駆動器に入力されて、プルアップ／プルダウン信号駆動器９０６ｂが次のパイプカウンタ信号（図１３でpcnt_odd_o）によりトグルされて位相をシフトさせる。
【００３３】
図１４を参照すれば、データストローブ信号発生器は、データストローブイネーブル信号qsenまたはデータストローブプリアンブル信号qsen_preを使用する代わりに、出力イネーブル信号outenだけを使用することによって、図９に示すようなデータストローブ信号dqsを発生させる。
【００３４】
以上説明した本発明は、前述した実施例及び添付した図面によって限定されるものではなく、本発明の技術的思想を超えない範囲で種々の置換、変形及び変更が可能であることは本発明が属する技術分野において通常の知識を有する当業者においては自明のことである。
【００３５】
【発明の効果】
以上説明したように本発明によると、データストローブ信号発生器において、前動作時に使用したパイプカウンタ信号を利用することにより、現在出力状態信号発生器とその制御回路が不要であり回路構成も簡単にすることができることから、チップ面積が小さく、また、電力費消も少ないメモリ装置を実現できる。
【図面の簡単な説明】
【図１】従来のデータストローブ信号発生器のブロック図である。
【図２】図１のデータストローブ信号発生器のタイミング図である。
【図３】図１の現在出力状態信号発生器の詳細な回路図である。
【図４】図３の現在出力状態信号発生器のタイミング図である。
【図５】図１の第１及び第２プルアップ／プルダウン信号発生器の詳細な回路図である。
【図６】図５の第１及び第２プルアップ／プルダウン信号発生器のタイミング図である。
【図７】従来のデータストローブ信号駆動器の詳細回路図である。
【図８】ＤＤＲ ＳＤＲＳＭに印加される信号のタイミング図である。
【図９】本発明にかかるデータストローブ信号発生器の回路図である。
【図１０】図９のデータストローブ信号駆動器の回路図である。
【図１１】図９のプルアップ／プルダウン信号駆動器の回路図である。
【図１２】図９のプルアップ／プルダウン信号駆動器のタイミング図である。
【図１３】図９のデータストローブ信号発生器のタイミング図である。
【図１４】本発明にかかる他の実施例のデータストローブ信号発生器の回路図である。
【符号の説明】
９００ データストローブ信号発生器
９０２ プリアンブル制御器
９０４ プルアップ／プルダウン信号発生器
９０８ データストローブ信号駆動器
【図１】
0004392095.tif 000002
【図２】
0004392095.tif 000003
【図３】
0004392095.tif 000004
【図４】
0004392095.tif 000005
【図５】
0004392095.tif 000006
【図６】
0004392095.tif 000007
【図７】
0004392095.tif 000008
【図８】
0004392095.tif 000009
【図９】
0004392095.tif 000010
【図１０】
0004392095.tif 000011
【図１１】
0004392095.tif 000012
【図１２】
0004392095.tif 000013
【図１３】
0004392095.tif 000014
【図１４】
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