(57)【特許請求の範囲】
【請求項１】
メモリセルアレイの第１のエリアにブート用データを格納し、前記メモリセルアレイの第２のエリアに、前記第１のエリアに対応する記憶アドレスを格納する、不揮発性半導体記憶装置のアクセス方法であって、
電源投入時にのみ、前記第２のエリアに格納されている前記記憶アドレスを読み出してアドレスレジスタに格納するとともに、前記アドレスレジスタに格納された前記記憶アドレスに対応する、前記第１のエリアに格納されている前記ブート用データを読み出してデータレジスタに格納することと、
リードイネーブル信号のエッジに応答して、前記データレジスタから前記ブート用データを読み出すことと
を具備し、
前記第１のエリアを、前記メモリセルアレイ上で任意に設定できることを特徴とする不揮発性半導体記憶装置のアクセス方法。
【請求項２】
前記第１のエリアは、所定の第１のアドレス空間以外の、ユーザによるデータの書き込みが可能な第２のアドレス空間内に任意に設けられるものであることを特徴とする請求項１に記載の不揮発性半導体記憶装置のアクセス方法。
【請求項３】
前記ブート用データは、複数の入出力端子を介して、前記不揮発性半導体記憶装置の外部に読み出されることを特徴とする請求項１に記載の不揮発性半導体記憶装置のアクセス方法。
【請求項４】
前記不揮発性半導体記憶装置は、状態信号出力端子を備え、前記状態信号出力端子より初期化状態を示す状態信号を出力させた後、前記ブート用データを前記データレジスタに格納することにより、アクセス可能な状態になることを特徴とする請求項１に記載の不揮発性半導体記憶装置のアクセス方法。
【請求項５】
前記メモリセルアレイは、データの電気的書き換えが可能なＮＡＮＤ型フラッシュメモリからなるものであることを特徴とする請求項１に記載の不揮発性半導体記憶装置のアクセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置のアクセス方法に関するもので、特に、ＮＡＮＤ型フラッシュメモリなどの電気的書き換え可能な不揮発性メモリ（ＥＥＰＲＯＭ）のアクセス方法に関するものである。
【背景技術】
【０００２】
従来、プロセッサを含むシステムにおいて、そのプロセッサが受ける最初の命令は、マスクＲＯＭやフラッシュＲＯＭなどの不揮発性メモリから出力される。不揮発性メモリが、そのアドレスピンの入力の状態に応じてデータを出力できるものであれば、プロセッサは、電源投入（スタートアップ）時に、このアドレスを不揮発性メモリに入力すればよい。
【０００３】
また、不揮発性メモリとしてのＮＡＮＤ型フラッシュメモリは、たとえば、メモリ上のアドレス領域を指定することによって、そのアドレス領域より複数のデータを一括して読み出し、この読み出した複数のデータをリードイネーブル信号／ＲＥのクロック入力によりシリアルに出力するようになっている。このような構成のＮＡＮＤ型フラッシュメモリをシステムの立ち上げ（ブート）に用いた場合には、たとえば図１３に示すように、システムの電源が投入されたときに、あらかじめメモリの設計値として定められたセルアレイ１０１上の所定のアドレス領域（この場合、ページ０〜）のデータが、ロウアドレスデコーダ１０２およびデータレジスタ１０３への立ち上げ（読み出し）制御信号の供給にともなって、データレジスタ１０３に読み出される。そして、このデータレジスタ１０３に読み出されたデータはＩ／Ｏバッファ１０４へと送られた後、リードイネーブル信号／ＲＥのクロック入力にしたがって外部へと出力されることになる。
【０００４】
メモリの設計としては、おそらく、セルアレイ１０１上の“０”アドレスから連続する複数のアドレスに対応する記憶エリアを、システムブート用データを記憶するためのデータ領域として規定する。そして、このシステムブート用データ記憶エリア内のデータを、外部クロック（／ＲＥ）にしたがって連続的に出力するように構成される。
【０００５】
しかしながら、ＮＡＮＤ型フラッシュメモリは、通常、ファイル記憶用のメモリ（ファイルメモリ）として使われる。このため、アレイ１０１上の“０”アドレスに、システムのブート用データが記憶されていることは必ずしも好ましくない。たとえば、システムブート用データ記憶エリアが、ファイルメモリのファイル管理用データを記憶するためのデータ領域（ファイル管理用データ記憶エリア）とぶつかる可能性がある。
【０００６】
上記したように、従来においては、セルアレイ上の“０”アドレスからの記憶エリアをシステムブート用データの記憶エリアとして規定し、この記憶エリア内のデータを外部クロックにしたがって連続的に出力させるようにすることで、ＮＡＮＤ型フラッシュメモリをシステムのブートに用いることができるものの、システムブート用データ記憶エリアがファイル管理用データ記憶エリアとぶつかる可能性があるという不具合があった。
【０００７】
なお、半導体メモリ装置に関し、特に、コンピュータシステムでブートアップメモリとして使用することが望ましいフラッシュメモリ装置が既に提案されている（たとえば、特許文献１参照）。
【特許文献１】特開２０００−１００１８１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、この発明は、システムブート用データを記憶するための記憶エリアを、メモリセルアレイ上で任意に設定でき、システムの設計にかかる自由度を格段に向上させることが可能な不揮発性半導体記憶装置のアクセス方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、メモリセルアレイの第１のエリアにブート用データを格納し、前記メモリセルアレイの第２のエリアに、前記第１のエリアに対応する記憶アドレスを格納する、不揮発性半導体記憶装置のアクセス方法であって、電源投入時にのみ、前記第２のエリアに格納されている前記記憶アドレスを読み出してアドレスレジスタに格納するとともに、前記アドレスレジスタに格納された前記記憶アドレスに対応する、前記第１のエリアに格納されている前記ブート用データを読み出してデータレジスタに格納することと、リードイネーブル信号のエッジに応答して、前記データレジスタから前記ブート用データを読み出すこととを具備し、前記第１のエリアを、前記メモリセルアレイ上で任意に設定できることを特徴とする不揮発性半導体記憶装置のアクセス方法が提供される。
【発明の効果】
【００１０】
この発明によれば、電源投入時のクロック入力だけで、あらかじめユーザが設定した第１の記憶エリアに記憶されているブート用データを自動的に読み出してレジスタに転送できるようになる結果、ブート用データを記憶するための第１の記憶エリアを自由に設定することが可能となるなど、システムブート用データを記憶するための記憶エリアを、メモリセルアレイ上で任意に設定でき、システムの設計にかかる自由度を格段に向上させることが可能な不揮発性半導体記憶装置のアクセス方法を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。
【００１２】
図１は、本発明の一実施形態にかかる、ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ型ＥＥＰＲＯＭ）の構成例を示すものである。ここでは、システムのファイル記憶用のメモリ（ファイルメモリ）として使われる場合を例に説明する。
【００１３】
同図において、メモリセルアレイ１１は、電気的書き換え可能な複数の不揮発性メモリセルをマトリクス配列して構成されている。不揮発性メモリセルは、浮遊ゲートと制御ゲートとが積層されたスタックト・ゲート構造のＭＯＳ型トランジスタ構造を有するものである。
【００１４】
また、メモリセルアレイ１１のブート用データ記憶エリア（第１の記憶エリア）１１ａは、システムブート用データを書き込むためのデータ領域として定められている。システムブート用データとは、たとえば、電源投入にともなうシステムの立ち上げ時におけるメモリの動作条件を決定するためのデータである。このブート用データ記憶エリア１１ａは、上記メモリセルアレイ１１上の所定のアドレス空間以外のアドレス空間（たとえば、ファイルメモリのファイル管理用データ記憶エリアなどが設けられたアドレス領域を除く、他のアドレス領域）内に、あらかじめユーザによって自由に設定される。
【００１５】
さらに、メモリセルアレイ１１のブート用データ格納アドレス記憶エリア（第２の記憶エリア）１１ｂは、上記ブート用データ記憶エリア１１ａの先頭アドレス（スタートアドレス）を記憶するためのデータ領域となっている。このブート用データ格納アドレス記憶エリア１１ｂは、上記メモリセルアレイ１１上の所定のアドレス空間以外のアドレス空間内の特定のセル群により、メモリチップの設計時にあらかじめ規定される。
【００１６】
図２は、上記メモリセルアレイ１１の具体的な構成例を示すものである。この例では、１６個のメモリセルが直列に接続されてＮＡＮＤセルユニットを構成している。ワード線ＷＬが共通に配設された複数のＮＡＮＤセルユニットは、データ消去の最小単位となるセルブロックＢ０，Ｂ１，〜，Ｂｎを構成している。複数のセルブロックＢ０，Ｂ１，〜Ｂｎは、ビット線ＢＬを共通にして配置されている。
【００１７】
また、ＮＡＮＤ型フラッシュメモリには、複数のセルから同時にデータの読み出しを行う「ページ」と称する複数のカラムアドレスからなる単位がある。各ページＰｎ（ｎ＝０〜１５）には、“０”から順番にアドレスがふられている。通常の動作では、指定されたページアドレスに対し、いっせいにデータの読み出し動作が行われる。そして、読み出されたデータはデータレジスタ１２を経て、入出力コントロール回路（Ｉ／Ｏバッファ）１３へと送られる。この後、外部からのクロック入力にしたがって、カラムアドレス順に外部へと出力されることになる。
【００１８】
このような構成のメモリセルアレイ１１においては、たとえば図３に示すように、セルブロックＢ０の、ページアドレス“０”から“３“に対応するアドレス領域（ページ０〜２）が、ファイルメモリのファイル管理用データ記憶エリアとして定められている。また、セルブロックＢ０の、たとえばページアドレス“８”に対応するアドレス領域（ページ８）が、ユーザによりブート用データ記憶エリア１１ａとして定められている。さらには、セルブロックＢ０の、たとえばページアドレス“１５”に対応するアドレス領域（ページ１５）が、ブート用データ格納アドレス記憶エリア１１ｂとして、あらかじめ規定されている。
【００１９】
なお、ブート用データ記憶エリア１１ａおよびブート用データ格納アドレス記憶エリア１１ｂは、ビット線ＢＬおよびワード線ＷＬの選択駆動により、データの書き込み、消去、および、読み出しが可能ではある。しかしながら、後述するように、ＮＡＮＤ型フラッシュメモリの通常の動作においては、外部からのアクセスが禁止されている。
【００２０】
すなわち、システムの電源投入時にのみ、ブート用データ格納アドレス記憶エリア１１ｂ内に記憶されているデータ（スタートアドレス）が自動的に読み出され、データレジスタ１２へ転送される。このデータレジスタ１２に格納されたスタートアドレスは、アドレスレジスタ１７へと送られる。そして、このアドレスレジスタ１７から発生されるロウアドレス，カラムアドレスにしたがって、そのページアドレス“８”に対応するブート用データ記憶エリア１１ａ内のデータの読み出しが行われる。
【００２１】
このＮＡＮＤ型フラッシュメモリにおいては、メモリセルアレイ１１の一部に、ブート用データ記憶エリア１１ａおよびブート用データ格納アドレス記憶エリア１１ｂをそれぞれ設けるようにしている。このため、レイアウトや回路動作については、通常のＮＡＮＤ型フラッシュメモリと同様であり、設計が容易である。
【００２２】
メモリセルアレイ１１のビット線ＢＬは、たとえば図１に示すように、センスアンプ回路１４を介して、データレジスタ１２に接続されている。メモリセルアレイ１１のビット線ＢＬおよびワード線ＷＬを選択するために、カラムデコーダ１５およびロウアドレスデコーダ１６が設けられている。
【００２３】
アドレスデータ、コマンドデータ、および、書き込みデータなどが入力される入出力ポートＩ／Ｏ１〜Ｉ／Ｏ８は、Ｉ／Ｏバッファ１３に接続されている。そして、アドレスデータはアドレスレジスタ１７に、コマンドデータはコマンドレジスタ１８に取り込まれ、書き込みデータはデータレジスタ１２に取り込まれる。
【００２４】
アドレスレジスタ１７から発生されるロウアドレスは、ロウアドレスバッファ１９を介して、上記ロウアドレスデコーダ１６に送られてデコードされる。また、上記アドレスレジスタ１７から発生されるカラムアドレスは、カラムバッファ２０を介して、上記カラムデコーダ１５に送られてデコードされる。
【００２５】
データ書き込み、消去に用いられる各種高電圧は、昇圧回路により構成された高電圧発生回路２１により発生される。この高電圧発生回路２１からの高電圧は、上記メモリセルアレイ１１、上記センスアンプ回路１４，および、上記ロウアドレスデコーダ１６にそれぞれ供給される。
【００２６】
コマンドレジスタ１８に取り込まれたコマンドデータは、たとえば、制御回路２２でデコードされ、この制御回路２２によりデータ書き込み、消去のシーケンス制御がなされる。
【００２７】
データ書き込み時には、選択されたメモリセルでの書き込み動作、書き込み状態を確認するためのベリファイ動作を行い、書き込み不十分のメモリセルには再度書き込みを行うという制御がなされる。データ消去時にも、同様に、選択されたセルブロックＢ０，Ｂ１，〜，Ｂｎでの消去動作、消去状態を確認するためのベリファイ動作を行い、消去不十分の場合には、再度消去を行うという制御がなされる。書き込みモードまたは消去モードの設定により、上述した一連の書き込みまたは消去の制御を行うのが、制御回路２２である。
【００２８】
また、制御回路２２は、上記高電圧発生回路２１、上記ロウアドレスデコーダ１６、上記センスアンプ回路１４、上記データレジスタ１２、上記カラムデコーダ１５、レディ／ビジィバッファ（ＲＹ，／ＢＹ）２３、および、ステータスレジスタ２４を制御する。ステータスレジスタ２４の出力は、上記Ｉ／Ｏバッファ１３に供給される。
【００２９】
レディ／ビジィバッファ２３は、電源投入によるシステムの立ち上げ時において、初期化動作が終了するまでの間、外部にアクセス禁止を知らせるためのレディ／ビジィ信号（（ＲＹ，／ＢＹ）＝Ｌ（ビジィ状態））を出す。
【００３０】
一方、外部からの各種の制御信号、たとえば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、および、ライトプロテクト信号／ＷＰは、動作ロジックコントロール回路２５に入力される。この動作ロジックコントロール回路２５の出力は、上記Ｉ／Ｏバッファ１３および上記制御回路２２に供給される。
【００３１】
パワーオンリセット回路２６は、電源投入を検知し、検知信号を上記制御回路２２に出力する。
【００３２】
ここで、メモリセルアレイ１１へのシステムブート用データの書き込みによるブート用データ記憶エリア１１ａの設定は、たとえばシステムの初期設定時などに、特定のコマンド入力（ブート用アドレスモードの設定）により行うものとする。
【００３３】
すなわち、特定のコマンドデータを入力したときにのみ、制御回路２２は、アドレスレジスタ１７を制御し、Ｉ／Ｏバッファ１３を介して入力されるアドレスデータに応じて、ブート用データ記憶エリア１１ａを設定するのに必要な内部アドレス（本例の場合、ページアドレス“８”）を発生させる。この場合、ブート用アドレスモードを設定するためのコマンドデータ、複数回（たとえば、３回）マルチプレクサされたアドレスデータ、メモリセルアレイ１１へのデータの書き込み（ライトモード）を設定するためのコマンドデータが、入出力ポートＩ／Ｏ１〜Ｉ／Ｏ８から入力される。これにより、たとえば図４に示すように、ユーザによってメモリセルアレイ１１上の任意のアドレス領域（ページ８）に書き込まれたシステムブート用データの、そのページアドレスを、ブート用データ記憶エリア１１ａとして設定することができるようになっている。また、特定のコマンドデータの入力により発生された上記内部アドレスは、制御回路２２の制御により、メモリセルアレイ１１上のブート用データ格納アドレス記憶エリア１１ｂに自動的に書き込まれる。
【００３４】
このように、ユーザがメモリセルアレイ１１上に任意に書き込んだシステムブート用データのアドレス領域（ページ８）を、特定のコマンドデータの入力により、ブート用データ記憶エリア１１ａとして設定できるようにしている。これにより、ユーザは、メモリセルアレイ１１上に自由にブート用データ記憶エリア１１ａを設定できるようになる。したがって、ファイルメモリのファイル管理用データ記憶エリアとぶつかったりすることもなく、自由度を格段に向上できるようになる。
【００３５】
ここで、本実施形態において、ファイルメモリとして用いられるＮＡＮＤ型フラッシュメモリ（たとえば、東芝社製ＴＣ５８５１２ＦＴ）の動作タイミングについて説明する。
【００３６】
図５は、上記した構成におけるＮＡＮＤ型フラッシュメモリの、コマンド・アドレス・データ基本ラッチタイミング（ピン入力の状態）を示すものである。
【００３７】
図において、ＣＬＥはコマンドラッチイネーブル、ＡＬＥはアドレスラッチイネーブル、／ＣＥはチップイネーブル、／ＲＥはリードイネーブル、／ＷＥはライトイネーブル、Ｉ／Ｏ１〜Ｉ／Ｏ８はアドレス・データ・コマンド入出力ポートである。また、ｔDSはデータセットアップ時間、ｔDHはデータホールド時間、ＶIHは高レベル入力電圧、ＶILは低レベル入力電圧である。
【００３８】
図６は、上記した構成におけるＮＡＮＤ型フラッシュメモリの、コマンド入力サイクル（ピン入力の状態）を示すものである。
【００３９】
図において、ＣＬＥはコマンドラッチイネーブル、ＡＬＥはアドレスラッチイネーブル、／ＣＥはチップイネーブル、／ＷＥはライトイネーブル、Ｉ／Ｏ１〜Ｉ／Ｏ８はアドレス・データ・コマンド入出力ポートである。また、ｔDSはデータセットアップ時間、ｔDHはデータホールド時間、ｔCLSはＣＬＥセットアップ時間、ｔCLHはＣＬＥホールド時間、ｔCSは／ＣＥセットアップ時間、ｔCHは／ＣＥホールド時間、ｔALSはＡＬＥセットアップ時間、ｔALHはＡＬＥホールド時間、ｔWPはライトパルス幅、ＶIHは高レベル入力電圧、ＶILは低レベル入力電圧である。
【００４０】
図７は、上記した構成におけるＮＡＮＤ型フラッシュメモリの、リードモードでの動作タイミング（ピン入力の状態）を示すものである。
【００４１】
図において、ＣＬＥはコマンドラッチイネーブル、ＡＬＥはアドレスラッチイネーブル、／ＣＥはチップイネーブル、／ＲＥはリードイネーブル、／ＷＥはライトイネーブル、Ｉ／Ｏはアドレス・データ・コマンド入出力ポートである。なお、ＲＹ，／ＢＹはレディ，ビジィ出力である。
【００４２】
リードモードのセットには、コマンドデータ００Ｈが用いられる。アドレス入力サイクルの４サイクル目のライトイネーブル信号（／ＷＥ）の立ち上がりで、自動的にビジィ状態となる。これにより、メモリセルアレイ１１からデータレジスタ１２へのデータの転送が開始される。データの転送が完了し、レディ状態になった後、リードイネーブル信号（／ＲＥ）を入力する。これにより、アドレス入力サイクルで指定したスタートポイントからデータがシリアルに出力される。アドレス入力の４サイクル目以降およびビジィ信号（ＲＹ，／ＢＹ＝Ｌ）の出力中は、チップイネーブル信号（／ＣＥ）がロウレベルに固定される。
【００４３】
図８は、上記した構成におけるＮＡＮＤ型フラッシュメモリの、システムの電源投入時における動作の流れを示すものである。
【００４４】
すなわち、システムの電源を投入すると、パワーオンリセット回路２６が動作し、パワーオンリセットがかかる（ステップＳ１）。すると、制御回路２２は、この電源投入を検出して、高電圧発生回路２１を制御する。そして、電源安定化のための一定の待ち時間を経過した後（ステップＳ２）、リードモードを設定する。また、レディ／ビジィバッファ２３を制御して、ＲＹ，／ＢＹ信号をビジィの状態にセットする（ステップＳ３）。
【００４５】
この状態において、制御回路２２は、所定の初期化動作を実行するための、内部アドレスをアドレスレジスタ１７から発生させる。そして、上記内部アドレスに対応する領域のデータをメモリセルアレイ１１内より読み出し、一連の初期化動作を実行する。なお、この初期化動作については各種の提案がすでに成されており、ここでの詳細な説明は割愛する。
【００４６】
一方、上記初期化動作の最中において、制御回路２２は、たとえば図９に示すように、あらかじめ規定されている、メモリセルアレイ１１のブート用データ格納アドレス記憶エリア１１ｂのデータリードを行う（ステップＳ４）。そして、上記ブート用データ格納アドレス記憶エリア１１ｂより読み出したデータ（ブート用データ記憶エリア１１ａのスタートアドレス）を、データレジスタ１２に転送する。
【００４７】
さらに、このデータレジスタ１２に格納された上記スタートアドレスを、アドレスレジスタ１７へと送る。そして、アドレスレジスタ１７から発生されるロウアドレス，カラムアドレスにしたがって、そのページアドレス（この例では、ページ８）に対応する、ブート用データ記憶エリア１１ａ内のデータ読み出しを行う（ステップＳ５）。
【００４８】
引き続き、ブート用データ記憶エリア１１ａ内より読み出したデータ（システムブート用データ）を、データレジスタ１２に転送する（ステップＳ６）。こうして、初期化動作が終了するまでの間に、システムブート用データをデータレジスタ１２内に格納する。
【００４９】
しかる後、一連の初期化動作がすべて終了したら、ＲＹ，／ＢＹ信号をレディ状態（スタンバイ状態＝Ｈ）にセットする（ステップＳ７）。また、たとえば図３に示したように、上記データレジスタ１２に格納されているシステムブート用データを、リードイネーブル信号（／ＲＥ）のクロック入力にしたがって、外部に出力する。
【００５０】
このように、電源の投入時に、あらかじめユーザが設定したページアドレスに記憶されているシステムブート用データを、データレジスタ１２内に読み出しておく。こうすることにより、電源投入後において、通常の動作と同様に、リードイネーブル信号（／ＲＥ）のクロック入力のみによって、固定データであるシステムブート用データを外部に出力できるようになる。
【００５１】
なお、本発明は、上記実施形態に限らず、たとえば、データレジスタとして、メモリセルのページ長よりも規模の大きなレジスタをもたせるようにすることも可能である。
【００５２】
図１０は、メモリセルのページ長よりも規模の大きなデータレジスタをもたせて、ＮＡＮＤ型フラッシュメモリを構成するようにした場合の例を示すものである。なお、ここでは、メモリセルのページ長とほぼ同じ規模の２つのレジスタにより、１つのデータレジスタを構築するようにした場合について説明する。
【００５３】
この例の場合、メモリセルアレイ１１’は、データ書き込み動作時または読み出し動作時に、データレジスタ１２’に選択的に接続されるビット線ＢＬの本数がページの単位となっている。なお、図１０は、一つの入出力ポート（Ｉ／Ｏ）との間でデータの入出力が行われるセルアレイの範囲を示している。
【００５４】
図において、データの転送は、Ｉ／Ｏバッファ１３を介して、入出力ポートＩ／Ｏ１〜Ｉ／Ｏ８とデータレジスタ１２’との間で行われる。また、動作ロジックコントロール回路２５より発生される内部制御信号は、Ｉ／Ｏバッファ１３でラッチされ、転送などの制御に用いられる。内部制御信号は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、チップイネーブル信号／ＣＥ、リードイネーブル信号／ＲＥ、ライトイネーブル信号／ＷＥなどの外部制御信号が動作ロジックコントロール回路２５に取り込まれることにより、動作モードに応じて発生される。
【００５５】
この実施形態において、データレジスタ１２’は、多値動作の機能とキャッシュの機能とを切り換えて実行できるように構成されている。すなわち、一つのメモリセルに１ビットの２値データを記憶する場合には、キャッシュ機能を備えたり、一つのメモリセルに２ビットの４値データを記憶する場合には、キャッシュ機能とするか、または、アドレスによって制限されるがキャッシュ機能を有効とすることができる。
【００５６】
データレジスタ１２’は、メモリセルのページ長とほぼ同じ規模を有する第１，第２のレジスタ１２ａ，１２ｂにより構成されている。第１のレジスタ１２ａは、ビット線ＢＬごとに設けられる複数のラッチ回路１からなっている。第２のレジスタ１２ｂは、ビット線ＢＬごとに設けられる複数のラッチ回路２からなっている。データの読み出し，書き込み動作時には、主に、第１のレジスタ１２ａが寄与する。第２のレジスタ１２ｂは、２値動作においては、キャッシュ機能を実現する二次的なラッチ回路であり、キャッシュ機能を使用しない場合には、第１のレジスタ１２ａの動作に補助的に寄与して多値動作を実現する。
【００５７】
第１のレジスタ１２ａのラッチ回路１は、たとえば図１１に示すように、クロックト・インバータＣＩ１，ＣＩ２を逆並列接続して構成されている。メモリセルアレイ１１’のビット線ＢＬは、転送スイッチ素子であるＮＭＯＳトランジスタ３を介して、センスノードに接続され、センスノードはさらに転送スイッチ素子であるＮＭＯＳトランジスタ４を介して、ラッチ回路１のデータ保持ノードに接続されている。センスノードには、プリチャージ用のＮＭＯＳトランジスタ（図示していない）が設けられている。
【００５８】
共通信号線ＣＯＭは、カラムごとに１バイト分のデータレジスタ１２’に共通に配設されている。共通信号線ＣＯＭは、転送スイッチ素子であるＮＭＯＳトランジスタ５を介して、センスノードに接続されている。この共通信号線ＣＯＭは、センスノードを選択的に充電する際に用いられるＶｄｄ電源線として、また、書き込み，消去のベリファイ動作においては、パス／フェイル判定を行うための信号線として用いられる。
【００５９】
ラッチ回路２は、上記ラッチ回路１と同様に、クロックト・インバータＣＩ１，ＣＩ２を逆並列接続して構成されている。そして、このラッチ回路２のデータノードの一方は、転送スイッチ素子であるＮＭＯＳトランジスタ６を介して、第１のレジスタ１２ａのセンスノードに接続されている。
【００６０】
図１０に示すように、データレジスタ１２’とＩ／Ｏバッファ１３との接続関係において、ＮＡＮＤ型フラッシュメモリの読み出し，書き込みの処理単位は、あるロウアドレスにより同時に選択される１ページ分の容量５１２バイトとなっている。入出力ポートＩ／Ｏ１〜Ｉ／Ｏ８が８個あるため、一つの入出力ポートＩ／Ｏに対しては、５１２ビットとなっており、この図では、その５１２ビット分の構成を示している。
【００６１】
データをメモリセルに書き込む場合には、データ信号線ｉ０からの書き込みデータを第２のレジスタ１２ｂのラッチ回路２に取り込む。書き込み動作を開始するには、書き込みデータが第１のレジスタ１２ａのラッチ回路１になければならないので、続いて、ラッチ回路２に保持したデータをラッチ回路１に転送する。また、読み出し動作において、入出力ポートＩ／Ｏ１〜Ｉ／Ｏ８にデータを出力するには、読み出したデータがラッチ回路２になければならないので、ラッチ回路１に読み出したデータをラッチ回路２に転送する必要がある。したがって、図１１に示すように、スイッチ素子４，６を導通状態にして、ラッチ回路１とラッチ回路２との間でデータの転送を行うことが可能とされている。このとき、転送先のラッチ回路を非活性状態にしてからデータを転送し、その後、転送先のラッチ回路を活性状態に戻してデータを保持することになる。
【００６２】
図５は、メモリセルへのデータの書き込み、および、メモリセルからのデータの読み出し動作中の状態を示している。
【００６３】
多値動作の場合を除いて、通常は、ラッチ回路１を含む第１のレジスタ１２ａで、書き込み動作の制御と読み出し動作の制御とが行われる。このとき、スイッチ素子６を非導通状態に保持し、スイッチ素子３，４を導通状態とすることにより、ラッチ回路１とメモリセルアレイ１１’のビット線ＢＬとの間でデータの授受が可能となる。
【００６４】
このように、データレジスタ１２’を、メモリセルのページ長とほぼ同じ規模を有する第１，第２のレジスタ１２ａ，１２ｂにより構成するようにした場合、データの読み出し動作時において、第２のレジスタ１２ｂのラッチ回路２にデータを転送した後には、メモリセルからの第１のレジスタ１２ａのラッチ回路１へのデータの読み出しが可能となる。よって、複数ページ分のデータを同一クロックにより連続して読み出すようにすることで、ページサイズよりも大きなシステムブート用データを出力できる。
【００６５】
上記したように、電源投入時のクロック入力だけで、固定データであるシステムブート用データを出力できるようにしている。
【００６６】
すなわち、あらかじめ規定されている、ブート用データ格納アドレス記憶エリアにより、ユーザによって任意に設定された、システムブート用データを記憶するブート用データ記憶エリアのスタートアドレスを記憶させておくようにしている。これにより、電源投入時に、あらかじめユーザが設定したアドレス領域に記憶されているシステムブート用データを自動的に読み出してレジスタに転送し、電源の投入後に、そのデータを外部クロックにしたがって出力できるようになる。したがって、システムブート用データを記憶するための記憶エリアを、メモリセルアレイ上でユーザが任意に設定でき、システムの設計にかかる自由度を格段に向上させることが可能となるものである。
【００６７】
また、この電源投入にかかるシステムブート用データの出力動作に関しては、ビジィ信号（ＲＹ，／ＢＹ）の出力により初期化動作に含ませることができる。そのため、従来のメモリと同等の使用が可能である。
【００６８】
さらには、アドレスピンによってアドレスを明示する通常のメモリにおいて、電源投入時の特別な動作として、ピンにより示されるアドレスとは異なるメモリ上の任意のアドレス領域のデータ（通常のメモリのアドレス空間に存在しなくてもよい）を出力できるようにすることも可能である。
【００６９】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７０】
【図１】本発明の一実施形態にかかるＮＡＮＤ型フラッシュメモリの構成例を示すブロック図。
【図２】同じく、図１に示したＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの一例を示す構成図。
【図３】同じく、メモリセルアレイにおけるデータ記憶の例を示す概略図。
【図４】同じく、メモリセルアレイへのシステムブート用データの書き込みにかかる動作を説明するために示す概略図。
【図５】同じく、ＮＡＮＤ型フラッシュメモリの、コマンド・アドレス・データ基本ラッチタイミングを示すタイミングチャート。
【図６】同じく、ＮＡＮＤ型フラッシュメモリの、コマンド入力サイクルを示すタイミングチャート。
【図７】同じく、ＮＡＮＤ型フラッシュメモリの、リードモードでの動作タイミングを示すタイミングチャート。
【図８】同じく、ＮＡＮＤ型フラッシュメモリの、システムの電源投入時における動作の流れを示すフローチャート。
【図９】同じく、メモリセルアレイからのシステムブート用データの読み出しにかかる動作を説明するために示す概略図。
【図１０】本発明にかかるＮＡＮＤ型フラッシュメモリの、メモリセルアレイの他の構成例を示す概略図。
【図１１】同じく、図１０に示したＮＡＮＤ型フラッシュメモリにおけるデータレジスタの動作の一態様を示す概略構成図。
【図１２】同じく、図１０に示したＮＡＮＤ型フラッシュメモリにおけるデータレジスタの他の動作態様を示す概略構成図。
【図１３】従来技術とその問題点を説明するために示す、メモリセルアレイの概略図。
【符号の説明】
【００７１】
１，２…ラッチ回路、３，４，５，６…転送スイッチ素子、１１，１１’…メモリセルアレイ、１１ａ…ブート用データ記憶エリア、１１ｂ…ブート用データ格納アドレス記憶エリア、１２，１２’…データレジスタ、１２ａ，１２ｂ…第１，第２のレジスタ、１３…入出力コントロール回路（Ｉ／Ｏバッファ）、１４…センスアンプ回路、１５…カラムデコーダ、１６…ロウアドレスデコーダ、１７…アドレスレジスタ、１８…コマンドレジスタ、１９…ロウアドレスバッファ、２０…カラムバッファ、２１…高電圧発生回路、２２…制御回路、２３…レディ／ビジィバッファ、２４…ステータスレジスタ、２５…動作ロジックコントロール回路、２６…パワーオンリセット回路、ＷＬ…ワード線、ＢＬ…ビット線、Ｂ０，Ｂ１，〜，Ｂｎ…セルブロック、Ｐｎ…ページ、Ｉ／Ｏ１〜Ｉ／Ｏ８…アドレス・データ・コマンド入出力ポート、ＣＩ１，ＣＩ２…クロックト・インバータ、ＣＯＭ…共通信号線、ｉ０…データ信号線、ＣＬＥ…コマンドラッチイネーブル信号（または、ピン）、ＡＬＥ…アドレスラッチイネーブル信号（または、ピン）、／ＣＥ…チップイネーブル信号（または、ピン）、／ＷＥ…ライトイネーブル信号（または、ピン）、／ＲＥ…リードイネーブル信号（または、ピン）、／ＷＰ…ライトプロテクト信号（または、ピン）、ｔDS…データセットアップ時間、ｔDH…データホールド時間、ｔCLS…ＣＬＥセットアップ時間、ｔCLH…ＣＬＥホールド時間、ｔCS…／ＣＥセットアップ時間、ｔCH…／ＣＥホールド時間、ｔALS…ＡＬＥセットアップ時間、ｔALH…ＡＬＥホールド時間、ｔWP…ライトパルス幅、ＶIH…高レベル入力電圧、ＶIL…低レベル入力電圧、ＲＹ，／ＢＹ…レディ，ビジィ出力。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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