(57)【特許請求の範囲】
【請求項１】
ＣＰＵを備えるチップであって、
複数のメモリセルを含み、キャッシュからセル誤りを示す誤り信号を与えるキャッシュ回路と、
前記ＣＰＵに接続され、前記ＣＰＵに電力を供給する電源制御器と、
前記電源制御器に結合されて、前記ＣＰＵに供給される前記電力を、前記誤り信号に基づいて制御する誤り処理回路と、を備え、
前記誤り処理回路は、前記誤り信号が過大な複数の誤りが生じていることを示す場合に、前記ＣＰＵに供給する電源電圧をインクリメントするよう構成されるチップ。
【請求項２】
前記誤り信号は、ビット誤り率信号を含む、
請求項１に記載のチップ。
【請求項３】
前記電源制御器は、前記ＣＰＵに電源電圧を供給する、
請求項１に記載のチップ。
【請求項４】
前記誤り処理回路は、前記誤り信号を受信するために前記キャッシュに結合される、
請求項１に記載のチップ。
【請求項５】
前記誤り処理回路は、前記誤り信号が過大な率でビットが修正されていることを示す場合に、供給すべき前記電源電圧をインクリメントするよう構成される、
請求項１に記載のチップ。
【請求項６】
前記ＣＰＵは、前記キャッシュに結合されて前記誤り信号を受信し、前記誤り処理回路に結合されて前記誤り処理回路に修正された前記複数のメモリセルのカウント数を与える誤りログを含む、
請求項１に記載のチップ。
【請求項７】
前記電力は、前記ＣＰＵの動作モードに応じて変化する電圧を供給する動的電圧電源から供給されるものであって、
前記電源制御器は、前記誤り信号に反応して、前記動的電圧電源を動的に調節する
請求項１から請求項６のいずれかに記載のチップ。
【請求項８】
ＣＰＵに対応するキャッシュからの誤り情報を監視することと、
前記監視された誤り情報に基づいて前記ＣＰＵの電源レベルを制御することと
を含み、
前記誤り情報は、ビット誤り率情報を含み、
前記電源レベルを制御することは、前記誤り情報が過大な誤り率を示す場合に前記電源レベルを引き上げることを含む、
方法。
【請求項９】
前記電源レベルは、電源電圧のレベルである、
請求項８に記載の方法。
【請求項１０】
前記電源レベルを制御することは、前記誤り情報が不十分な誤り率を示す場合に前記電源レベルを引き下げることを含む、
請求項８に記載の方法。
【請求項１１】
前記誤り情報は、誤りビット位置のカウント数を含む、
請求項８に記載の方法。
【請求項１２】
複数のメモリセルを有し、誤りビットの位置を示す誤り信号を与える、ＣＰＵチップ内のメモリ回路と、
ＣＰＵに結合されて前記ＣＰＵに電力を供給する電源制御器と、
前記電源制御器に結合されて、前記ＣＰＵに供給される前記電力を制御する誤り処理回路と、
前記複数のメモリセルに結合されて前記誤り信号を受信し、前記誤り処理回路に結合されて該誤り処理回路に誤りビット位置のカウント数を与える誤りログ回路とを含み、
前記誤り処理回路は、前記ＣＰＵに供給される前記電力を前記カウント数に基づいて制御し、前回のセッションにおける前記誤りビット位置のカウント数が過大であった場合に、前記ＣＰＵに供給する電源電圧をインクリメントする、
回路。
【請求項１３】
前記電源制御器は、前記ＣＰＵに電圧電源を供給する、
請求項１２に記載の回路。
【請求項１４】
前記誤り処理回路は、所定量の時間だけ待機した後、前記カウント数を確認するよう構成される、
請求項１２に記載の回路。
【請求項１５】
供給される前記電力は、対応する最小ガードバンドレベルを有する動的電圧電源から供給されるものであって、前記誤り処理回路は、前記カウント数が過大である場合に前記ガードバンドレベルをインクリメントする、
請求項１４に記載の回路。
【請求項１６】
前記誤りビットは、修正されたビットである、
請求項１２に記載の回路。
【請求項１７】
前記修正されたビット位置が、すでに記憶されている位置のいずれかと同一でない場合のみ、前記修正されたビット位置を記録する
請求項１６に記載の回路。
【請求項１８】
前記誤りログ回路は、
前記修正されたビット位置とレジスターファイルに格納されている位置とを比較し、
前記修正されたビット位置が前記格納されている位置のいずれとも等しくない場合には、前記修正されたビット位置を前記レジスターファイルに追加し、
前記修正されたビット位置が、前記格納されている位置のいずれかと同一であれば、前記受信した位置情報を前記レジスターファイルに追加しない、
請求項１６または１７に記載の回路。
【請求項１９】
前記誤り処理回路は、
前記ＣＰＵのリセット時に、不揮発性メモリに格納された前回のセッションの電源レベルおよび前記誤りビットの位置の数を取得し、前記電源制御器が出力する電源レベルが、取得した前記前回のセッションの電源レベルになるように制御すると共に、
前記誤りビットの位置の数が所定の数以上の場合には、前記電源制御器が出力する電源レベルをインクリメントする
請求項１２から請求項１８のいずれかに記載の回路。
【請求項２０】
ＣＰＵチップとワイヤレスインターフェイスとを備えるコンピュータシステムであって、
（ａ）前記ＣＰＵチップは、複数のメモリセルを含み、キャッシュからセル誤りを示す誤り信号を与えるキャッシュ回路と、前記ＣＰＵに結合されて前記ＣＰＵに電力を供給する電源制御器と、前記電源制御器に結合されて、ＣＰＵに供給される前記電力を前記誤り信号に基づいて制御する誤り処理回路とを有し、
（ｂ）前記ワイヤレスインターフェイスは、アンテナを含み、前記ＣＰＵチップに結合されて前記ＣＰＵチップをネットワークへと通信可能に接続し、
前記誤り処理回路は、前記誤り信号が過大な複数の誤りが生じていることを示す場合に、前記ＣＰＵに供給する電源電圧をインクリメントする、
コンピュータシステム。
【請求項２１】
前記電源制御器に結合されて、前記ＣＰＵが起動されるときに前記電源制御器に電力を供給するバッテリを含む、
請求項２０に記載のシステム。
【請求項２２】
前記ＣＰＵチップは、前記キャッシュに結合されて前記誤り信号を受信し、前記誤り処理回路に結合されて前記誤り処理回路に修正されたセルのカウント数を与える誤りログを含む、
請求項２０に記載のシステム。
【発明の詳細な説明】
【背景技術】
【０００１】
マイクロプロセッサチップ等、多くの集積回路（ＩＣ）チップにとっては、最小の動作電源（たとえば、ＶＣＣｍｉｎ）は低電力動作用駆動におけるリミッタとなり得る。最小動作電源を引き下げることにより、著しく電力を低減させることができる。多くのチップにおいては、最小電源パラメータを引き下げると修正不可能な誤りを生じさせる可能性を高めるおそれもあるので、通常バランスを取る必要がある。多くのチップにとって最小電源パラメータは時間の経過に従って着実に上昇する場合が多い。それゆえ、最小電源パラメータに対するガードバンド（つまり、経時劣化に対する許容範囲）を大きくすることがある。あいにく、このようなガードバンドを設定することにより、全てのパーツ（たとえば、一つのロットにおける）に必要以上の電力を消費させることとなり得る。
【発明を実施するための最良の形態】
【０００２】
いくつかの実施形態においては、誤りに基づく電源制御を行って回路もしくはチップ内の回路群の電源レベル（たとえば、電圧、ＶＣＣ、電流、電力）を制御してよい。たとえば、中央演算処理装置（ＣＰＵ）への電源電圧をＣＰＵに対応するキャッシュメモリから得られる検出された誤りについての情報に基づいて制御してよい。通常キャッシュはＶＣＣが低下したときに動作に失敗する最初の回路であるので、キャッシュは誤り監視に適している。さらに、一般的に用いられている多くのＣＰＵ装置において、キャッシュは監視用に用いることができる誤り情報を既に保存している。
【０００３】
キャッシュの構造には、誤り検出と誤り修正のための回路を含めてよい。（キャッシュとの用語は通常、プロセッサチップに用いられるランダムアクセスメモリ（ＲＡＭ）構造を指す。それは、いわゆる１Ｔ、２Ｔ、４Ｔ、あるいは６Ｔセル（ほんの一部を挙げる）等の適切なセル構造により実施される動的もしくは静的ＲＡＭであってよい。単一ビット、二ビット、及びその他の誤り修正スキームが一般に知られている。単一ビットスキームにおいては、一ライン当たり一つの誤りビット（ＢＰＬ）が修正可能であり、一ライン当たり二つの誤りビットが検出可能である。同様に、二ビットスキームにおいては、一ライン当たり二つのビットが修正可能であり、一ライン当たり三つのビットが検出可能である。通常、このようなスキームを採用するキャッシュシステムからは、修正されたビットの数、実際に修正されたビットの位置（セル）、及び／又は検出されたビット誤りの数等の誤り情報が得られる。
【０００４】
キャッシュメモリシステムにおいて、一キャッシュライン当たり単一のビットが誤りとなるのは、通常一キャッシュライン当たり多数ビットのはるかに以前である。事実、誤りは通常、ランダム性が強い。それゆえ、たとえば、一千のキャッシュラインのうちの一つにおいて単一のビット誤りが生じるまで電源レベルを下げれば、百万のラインのうちの約一つにおいて不良ビット（もしくはセル）が二つ生じているということは合理的な可能性である。（一キャッシュライン当たり）単一のビット誤りは通常修正可能である（たとえば、単一ビットもしくはそれ以上を修正するためのシステムにおいては）ので、一ライン当たり単一のビットが不良となるレベルよりも低いレベルに電圧を下げても安全である。事実、キャッシュにおける単一ビットを修正する全回数をある所定限度に制限するのに十分な高さに電圧を維持することにより、修正不可能な多数ビット誤りを生じさせる可能性を任意に低めることができる。
【０００５】
静的あるいは動的な電源を制御してよい。（静的電源とは動作中に変化しない電源であり、動的電源とは、たとえば動作効率を高める等を目的とした動作モードによって動作中に変化し得る電源である。）どちらの場合においても、たとえば動作効率を高めることを目的として、誤り情報に反応して電源を動的に調節してよい（動的電源供給のために既に動的に調節されている電源に加えて）。誤りの経時変化に反応して許容される最小の電源レベル（一般的に「ガードバンド」と呼ばれる）を変化させることにより、チップの寿命期間の少なくとも初期においてはガードバンドを低くするような電源の用い方も可能である。
【０００６】
図１を参照すると、ＣＰＵチップ１００における回路１０５が示されている。電源制御回路１０５がＣＰＵへの電源電圧をＣＰＵに対応するキャッシュからの誤りフィードバック情報に基づき制御する。電源制御回路には、通常、誤り処理回路１０７、ＣＰＵ電源制御器１０９、及びキャッシュメモリ１１１が含まれる。ＣＰＵ電源制御器１０９は、誤り処理回路１０７とキャッシュ１１１との間に結合され、一以上の制御された電源電圧（ＶＣＣ）を供給するが、その少なくとも一つはキャッシュ１１１に供給するために用いられる。ＣＰＵ電源制御器１０９は電源電圧を生成し（たとえば、外部から供給される電力信号から）、キャッシュ１１１から誤り処理回路１０７へと結合される誤り信号に基づいてキャッシュに供給する電圧を制御する。誤り処理回路は、受信した誤りフィードバック情報に基づいて電源レベルを制御するためのいかなる適切な回路もしくは回路コンビネーションであってよい。誤り処理回路には、特定用途向け回路（たとえば、静的論理、組み合わせ論理、及び／又はアナログ回路）を含めることができ、及び／又は、誤り処理回路をマイクロコントローラ等の既存の回路により実施することができる。
【０００７】
図２を参照して、いくつかの実施形態においては、誤り処理回路１０７は、ビット誤り率情報に基づいて電源制御ルーチン２００を実行してよい。まず、２０２において、誤り処理回路は電源レベルを設定する。この当初の電源レベルは、たとえば、固定シーケンスであってよく、あるいは一回プログラム可能なメモリ、フラッシュメモリ、ファームウェア等の不揮発性メモリから取得してよい。更に、このレベルは製造したロットにおける全てのチップに対しての最悪ケース値であってよく、あるいは特定のチップに対しての特定値であってよい。
【０００８】
次に、判別工程２０４において、誤り処理回路は誤り率（キャッシュ１１１からの誤り信号における）がある超過量未満であるかを判別する。たとえば、単一ビット誤り修正スキームにおいては、超過率は千ビットごとに一ビット超の率であってよい（一ライン当たり単一のビットを修正することができるので、一ライン当たり一ビット超となる可能性はこのスキームにおいては動作を失敗させるが、百万当たり約一は、あるシステムにおいては許容できるリスクである。）検出された誤り率が超過量以上であれば、２０６において電源電圧をたとえば所定量インクリメントし、ルーチンを判別工程２０４にループバックさせる。
【０００９】
他方、工程２０４において誤り率は超過していないと判別すれば、判別工程２０８に進み、誤り率が不十分率を超過しているかを判別する。（この判別工程は任意である。これにより、誤り率が十分に小さい場合に、つまり動作を効率化するためには誤り率の高さが不十分である場合に、電源電圧レベルを更に引き下げてより効率的な電力消費状態とすることができる。）誤り率が実際に不十分率未満である場合に、２１２において電源電圧レベルをディクリメントしてよい。この工程から、ルーチンを判別工程２０４へとループバックさせ、記載した通りに処理を進行させる。それゆえ、判別工程２０４と２０８により、電源レベルがインクリメントもディクリメントもされない動作における誤り率の範囲（つまり、不十分率＜誤り率＜超過率）が決定されることが理解されよう。工程２０８において、誤り率が不十分率値よりも大きければ、ルーチンを２１０に進ませ、電源電圧レベルを維持する。この工程からルーチンを判別工程２０４へとループバックさせ、記載した通りに処理を進行させる。
【００１０】
その他のルーチン及び／又は誤りパラメータ（たとえば、率に加えて）を実施して監視することにより、電源レベルを制御することができる。多くのシステムにおいて誤り率は既に取得されたものであるか、もしくは少なくとも少しの労力にて生成されるものであるので、誤り率は効率的な誤り信号パラメータである。修正ビットが実際にメモリアレーセルにおいて（同様に、メモリアレーから供給されたデータにおいて）修正されるキャッシュシステムにおいて誤り率監視は特に良好に機能する。それ以外のシステムの場合においては、たとえば、同一ビットにアクセスしているのに誤り率が高くなることが起こり得るが、それは必ずしも電源レベルが不十分であることの結果ではなく、繰り返しアクセスしたことによってセルが不良となったことの結果である。これが許容されるシステムが多数存在する一方で、その他のシステムにおいては異なるアプローチが採られている。異なるアプローチを以下において、図３乃至５の実施形態を参照して記載する。
【００１１】
図３は、本発明のいくつかの他の実施形態に従うＣＰＵ３００における電源レベル制御回路３０５を示す。図示の回路３０５においては、ＣＰＵ電源電圧をＣＰＵキャッシュからの誤り信号に基づいて制御する。しかし、電源電圧をブラインドな誤り率信号（セル位置を考慮に入れないキャッシュ誤り発生率）に基づいて制御するのでなく、一意であるメモリ修正位置の数に基づいて制御する。
【００１２】
電源制御回路３０５は、通常、誤り処理回路３０７、ＣＰＵ電源制御器３０９、キャッシュ３１１、及び誤りログ３１３を含む。ＣＰＵ電源制御器３０９は誤り処理回路３０７とキャッシュ３１１との間に結合されて一以上の制御された電源電圧（ＶＣＣ）を供給するが、その少なくとも一つはキャッシュ３１１に供給するために使用される。誤りログ３１３は、キャッシュ３１１に結合されてキャッシュからのキャッシュ誤り信号から誤り情報を受信し、誤り処理回路３０７に結合されて誤り処理回路に電源電圧を制御するために用いられる誤り情報を供給する。ＣＰＵ電源制御器３０９は、電力信号（たとえば、外部から供給される電力）から電源電圧を生成し、誤りログ３１３から自己に供給される誤り情報に基づいてキャッシュに供給する電圧を制御する。
【００１３】
誤りログは、キャッシュセル誤り情報（たとえば、修正されたセルの位置）を受信して、所与のセッションにおいて修正された一意なセルの数を追跡記録するためのいかなる適切な回路（もしくは回路コンビネーション）を含んでよい。たとえば、誤りログは特定用途向け回路（たとえば、有限状態機械）を含むことができ、あるいはチップに既に含まれている回路（マイクロコントローラ）により誤りログを実施することができる。
【００１４】
図４を参照して、いくつかの実施形態においては、ＣＡＭ４００等の連想記憶装置（ＣＡＭ）構成により誤りログを実施することができる。図示の実施形態においては、ＣＡＭ４００は通常、レジスターファイル４０２、コンテントコンパレータ４０４、ＯＲゲート４０６、変換器４０８、及び書き込みドライバ４１０を含む。動作時においては、修正されたビットの位置を受信し（たとえば、キャッシュ３１１から）、レジスターファイル４０２に供給する。位置（たとえば、アドレス）を受信したとき、それをコンテントコンパレータ４０４によりレジスターファイル４０２に既に記憶されている位置（もし記憶されていれば）と比較する。すでに記憶されている位置のいずれかと同一であれば、ＯＲゲート４０６をアサートし、これにより変換器４０８をアサート停止し、これにより書き込みドライバ４１０に当該位置をレジスターファイル４０２に追加させないようにする。他方、受信した位置が既に記憶している位置のいずれとも等しくない場合には、ＯＲゲート４０６をアサート停止し、これにより変換器４０８をアサートし、書き込みドライバ４１０に当該位置をレジスターファイル４０２に追加させる。いくつかの実施形態においては、書き込みドライバはカウンタ（不図示）を含んでおり、これは一意な位置の通算カウント数を保持する。このカウント数を誤りカウント信号により誤り処理回路３０７に与える。
【００１５】
図５を参照すると、誤り処理回路３０７がＣＰＵ電源制御器３０９を制御するために実行してよいルーチン５００が示されている。まず、５０２において（たとえば、起動時もしくはＣＰＵのリセット時）、不揮発性メモリから前回の電源レベルと一意なビット誤り位置のカウント数を取得する。電源レベルをこのレベルとなるよう制御し、５０４においてルーチンに従って前回のセッションにおける一意なビット誤り位置のカウント数が過大であるかを判別する。そうであれば、５０６において電源レベルをインクリメントして５０８に進み、誤りログ３１３を消去する。そうでなければ（一意な位置の数が前回のセッションにおいて過大でなければ）、５０４から５０８へと直接進んで誤りログ３１３を消去する。次に５１０へと進んで、所定量の時間の間待機して判別工程５０４へとループバックする。
【００１６】
ルーチン５００が動作している間、誤りログ３１３は一意なビット誤り位置を追跡してその数をカウントする。それゆえ、電源電圧レベルに影響されるキャッシュパフォーマンスを正確に示す誤り記録が可能となるように、５１０における待機時間を設定することができる。たとえば、この量（判別工程５０４に対して設定される過大レベルと連動している）は、たとえばマイクロ秒、秒、分、時間、もしくはその他のいかなる適切な時間であってよい。また、この量は採用する誤り修正の種類（たとえば、単一ビット、二ビット等）に依存させてもよい。たとえば、判別工程５０４に対して設定される過大レベル量は大きくすることができるので、二ビット修正スキームを採用することによりＣＰＵを低い電源電圧レベルにおいて動作させることができる。たとえば、一万ライン当たり一つのラインにおいて単一のビット誤りが発生するレベルにおいては、一兆当たり一つのラインだけにおいて三ビットの誤り（検出可能であるが修正不能）が発生するのであり、これは大概のキャッシュシステムにおいては許容できる安全範囲である。
【００１７】
図１と２の実施形態においては、動作電源電圧は、誤り信号（誤り率）に従って引き上げるか引き下げるかであった。しかし、図５に記載の実施形態においては、最小動作電圧は誤り情報に基づいて引き上げるか同一レベルに維持するかである。（つまり、引き下げられない。）これらの実施形態においては、これを比較的遅いペースで行うことによりＣＰＵの寿命期間に渡る劣化に対処してよく、それにより、最小動作ＶＣＣが対応した上昇を経時的に示すようにすることができる。従って、固定的でなく動的なガードバンドが設定可能となり、これにより更に効率的な動作が、少なくともチップの寿命期間の初期において可能となる。
【００１８】
他の実施形態においては、回路３０５にルーチン２００により類似した動作を実行させてよく、修正したセルのカウント数に基づいて電源電圧を増減させてよい。このような実施形態においては、より高速なシステム応答用にルーチン５００の工程５１０における待機時間を比較的短く設定してよい。
【００１９】
図６を参照すると、コンピュータシステムの一例が示されている。図示のシステムは、通常、電源６０６に結合されたＣＰＵ１００、ワイヤレスインターフェース６０４、及びメモリ６０２を含む。それは、電源６０６（たとえば、ＡＣアダプタ、バッテリ）に結合されており、動作中においてそこから電力を受け取る。それはワイヤレスインターフェース６０４とメモリ６０２に別個の２地点間接続リンクにより結合されて各コンポーネントと通信する。ワイヤレスインターフェース６０４は、ＣＰＵ１００をローカルネットワークあるいは広域ネットワーク等のネットワークへと通信可能に接続するための回路と一以上のアンテナを含んでよい。ＣＰＵ１００は、誤りに基づく電源制御器１０５（図１を参照して記載した）を含み、ＣＰＵ電源制御器１０９は電源６０６に結合される。
【００２０】
誤り修正を行うシステムにおいて、「誤りが過大であること」もしくは「誤り率が過大であること」を動作が正確でないことと混同すべきでないことに注意を促したい。そうではなく、これらの用語は、動作が正確でなくなる可能性をそれ以上は無視できない、もしくはその可能性が品質目標を落とさなければならないレベルに接近していることを示す。
【００２１】
「ソフトエラー」（一度だけ生じる誤り）はＶｃｃにはあまり影響されない（されるとしても）ことが多い。それゆえ、一度だけ生じた誤りを無視することにより、記載した回路、方法、もしくはシステムを強化することができる。
【００２２】
図示のシステムを異なる形態において実施することができる。つまり、単一チップモジュール、回路基板、もしくは多数の回路基板を有する筐体内において実施することができる。同様に、それは一以上の完全なコンピュータとして構成することができ、またはコンピュータシステム内において利用可能なコンポーネントとして構成することができる。
【００２３】
本発明は記載した実施形態に限定されず、添付の請求項の趣旨・範囲内において修正と変更を行って実施することができる。たとえば、あらゆる種類の半導体集積回路（「ＩＣ」）チップでの利用に本発明を適用することができることを理解されたい。これらのＩＣチップの例には、プロセッサ、コントローラ、チップセットコンポーネント、プログラマブル・ロジック・アレー（ＰＬＡ）、特定用途向け集積回路（ＡＳＩＣｓ）、メモリチップ、ネットワークチップ等が含まれるが、これらに限定されない。
【００２４】
更に、例として大きさ／モデル／値／範囲を挙げたが、本発明はこれらに限定されない。製造技術（たとえば、フォトリソグラフィ）は年月の経過に伴って発展するので、より小型のデバイスが製造されるであろうことが予期される。更に、ＩＣチップとその他のコンポーネントに対する周知の電源／接地の接続関係を図示し、あるいは例示と説明を簡易にし発明を曖昧にしないために図示を省略した。更に、ブロック図形式において構成を図示したが、発明を曖昧にしないためであり、更にこのようなブロック図構成の実施に関連する仕様は本発明が実施されるプラットフォームに大きく依存する事実、つまりこのような仕様は当業者の視野に収まるべきであることを考慮に入れたためである。本発明の実施形態例を記載するために特定の詳細（たとえば、回路）について述べたが、これら特定の詳細がなくても、あるいはこれら特定の詳細に変更を加えても本発明は実施できることが当業者には明らかであってしかるべきである。それゆえ記載は制限的でなく例示的であると見做されるべきである。
【図面の簡単な説明】
【００２５】
添付の図面の各図において本発明の実施形態を限定としてでなく例示として示す。図面においては、類似の参照符号により類似の要素を示す。
【００２６】
【図１】図１は、本発明のいくつかの実施形態に従う誤りに基づく電源制御回路を含んだマイクロプロセッサのブロック図である。
【００２７】
【図２】図２は、図１の回路のいくつかの実施形態に従う、誤りに基づく電源制御を実行するためのルーチンを示すフロー図である。
【００２８】
【図３】図３は、本発明のいくつかの実施形態に従う別の誤りに基づく電源制御回路を含んだマイクロプロセッサのブロック図である。
【００２９】
【図４】図４は、図３の回路のいくつかの実施形態に従う、誤りに基づく電源制御を実行するためのルーチンを示すフロー図である。
【００３０】
【図５】図５は、本発明のいくつかの実施形態に従う誤りログを実施する連想記憶装置のブロック図である。
【００３１】
【図６】図６は、図１の回路に従う誤りに基づく電源制御回路を有するコンピュータシステムのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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