(57)【特許請求の範囲】
【請求項１】
スタティック型メモリセルが形成されるメモリセル領域を有する半導体記憶装置であって、
第１導電型の第１のドライバトランジスタおよび第２導電型の第１の負荷トランジスタにより構成された第１のインバータと、
第１導電型の第２のドライバトランジスタおよび第２導電型の第２の負荷トランジスタにより構成された第２のインバータとを備え、
前記第１のインバータの出力端子と前記第２のインバータの入力端子とが電気的に接続されて第１の記憶ノードが構成され、前記第２のインバータの出力端子と前記第１のインバータの入力端子とが電気的に接続されて第２の記憶ノードが構成されており、さらに、
ソースが前記第１の記憶ノードに電気的に接続され、ゲートが書込み用ワード線に電気的に接続され、かつドレインが第１の書込み用ビット線に電気的に接続された第１導電型の第１のアクセストランジスタと、
ゲートが読出し用ワード線に電気的に接続され、かつドレインが読出し用ビット線に電気的に接続された第１導電型の第２のアクセストランジスタと、
ゲートが前記第１の記憶ノードに電気的に接続され、ドレインが前記第２のアクセストランジスタのソースに電気的に接続された第１導電型の第３のアクセストランジスタと、
ソースが前記第２の記憶ノードに電気的に接続され、ドレインが前記第１の書込み用ビット線と逆相の第２の書込み用ビット線に電気的に接続され、かつゲートが前記書込み用ワード線に電気的に接続された第１導電型の第４のアクセストランジスタとを備え、
前記第１の負荷トランジスタと前記第２の負荷トランジスタとは、第１導電型のウェル領域に、
前記第１のドライバトランジスタ、前記第１のアクセストランジスタおよび前記第４のアクセストランジスタは第２導電型の第１のウェル領域に、
前記第２のドライバトランジスタ、前記第２のアクセストランジスタおよび前記第３のアクセストランジスタは第２導電型の第２のウェル領域にそれぞれ形成され、
前記第１導電型のウェル領域は、前記第１のウェル領域と前記第２のウェル領域との間に配置され、
前記第１のドライバトランジスタのゲートと前記第１の負荷トランジスタのゲートとは共通の第１のゲート配線で構成され、
前記第２のアクセストランジスタの前記ゲートは第２のゲート配線で構成され、
前記第１のアクセストランジスタの前記ゲートと前記第４のアクセストランジスタの前記ゲートとは共通の第３のゲート配線で構成され、
前記第２の負荷トランジスタのゲートと前記第２のドライバトランジスタのゲートと、前記第３のアクセストランジスタの前記ゲートとは共通の第４のゲート配線で構成される、半導体記憶装置。
【請求項２】
前記第１のドライバトランジスタのソースが接続される第１の電源配線と、前記第２のドライバトランジスタのソースが接続される第２の電源配線と、前記第３のアクセストランジスタのソースが接続される第３の電源配線と、前記第１の負荷トランジスタのソースと前記第２の負荷トランジスタのソースとが接続される第４の電源配線と、前記読出し用ビット線の配線と、前記第１の書込み用ビット線の配線と、前記第２の書込み用ビット線の配線とはそれぞれ、前記第１導電型のウェル領域と前記第１のウェル領域との境界線と、前記第１導電型のウェル領域と前記第２のウェル領域との境界線とに対して同一の方向に延在し、かつ同一の配線層に配置され、
前記第１の電源配線は、前記第１の書込み用ビット線の配線と前記第２の書込み用ビット線の配線との間に配置され、
前記第４の電源配線は、前記第１の書込み用ビット線の配線と前記第２の電源配線との間に配置され、
前記読出し用ビット線の配線は、前記第２の電源配線と前記第３の電源配線との間に配置される、請求項１に記載の半導体記憶装置。
【請求項３】
スタティック型メモリセルが形成されるメモリセル領域を有する半導体記憶装置であって、
第１導電型の第１のドライバトランジスタおよび第２導電型の第１の負荷トランジスタにより構成された第１のインバータと、
第１導電型の第２のドライバトランジスタおよび第２導電型の第２の負荷トランジスタにより構成された第２のインバータとを備え、
前記第１のインバータの出力端子と前記第２のインバータの入力端子とが電気的に接続されて第１の記憶ノードが構成され、前記第２のインバータの出力端子と前記第１のインバータの入力端子とが電気的に接続されて第２の記憶ノードが構成されており、さらに、
ソースが前記第１の記憶ノードに電気的に接続され、ゲートが書込み用ワード線に電気的に接続され、かつドレインが第１の書込み用ビット線に電気的に接続された第１導電型の第１のアクセストランジスタと、
ゲートが読出し用ワード線に電気的に接続され、かつドレインが読出し用ビット線に電気的に接続された第１導電型の第２のアクセストランジスタと、
ゲートが前記第１の記憶ノードに電気的に接続され、ドレインが前記第２のアクセストランジスタのソースに電気的に接続された第１導電型の第３のアクセストランジスタと、
ソースが前記第２の記憶ノードに電気的に接続され、ドレインが前記第１の書込み用ビット線と逆相の第２の書込み用ビット線に電気的に接続され、かつゲートが前記書込み用ワード線に電気的に接続された第１導電型の第４のアクセストランジスタとを備え、
前記第１の負荷トランジスタと前記第２の負荷トランジスタとは、第１導電型のウェル領域に、
前記第１のドライバトランジスタ、前記第１のアクセストランジスタおよび前記第４のアクセストランジスタは第２導電型の第１のウェル領域に、
前記第２のドライバトランジスタ、前記第２のアクセストランジスタおよび前記第３のアクセストランジスタは第２導電型の第２のウェル領域にそれぞれ形成され、
前記第１導電型のウェル領域は、前記第１のウェル領域と前記第２のウェル領域との間に配置され、
前記第１のドライバトランジスタのソースが接続される第１の電源配線と、前記第２のドライバトランジスタのソースが接続される第２の電源配線と、前記第３のアクセストランジスタのソースが接続される第３の電源配線と、前記第１の負荷トランジスタのソースと前記第２の負荷トランジスタのソースとが接続される第４の電源配線と、前記読出し用ビット線の配線と、前記第１の書込み用ビット線の配線と、前記第２の書込み用ビット線の配線とはそれぞれ、前記第１導電型のウェル領域と前記第１のウェル領域との境界線と、前記第１導電型のウェル領域と前記第２のウェル領域との境界線とに対して同一の方向に延在し、かつ同一の配線層に配置され、
前記第１の電源配線は、前記第１の書込み用ビット線の配線と前記第２の書込み用ビット線の配線との間に配置され、
前記第４の電源配線は、前記第１の書込み用ビット線の配線と前記第２の電源配線との間に配置され、
前記読出し用ビット線の配線は、前記第２の電源配線と前記第３の電源配線との間に配置される、半導体記憶装置。
【請求項４】
前記第１のドライバトランジスタのゲートと前記第１の負荷トランジスタのゲートとは共通の第１のゲート配線で構成され、
前記第２のアクセストランジスタの前記ゲートは第２のゲート配線で構成され、
前記第１のアクセストランジスタの前記ゲートと前記第４のアクセストランジスタの前記ゲートとは共通の第３のゲート配線で構成され、
前記第２の負荷トランジスタのゲートと前記第２のドライバトランジスタのゲートと、前記第３のアクセストランジスタの前記ゲートとは共通の第４のゲート配線で構成される、請求項３に記載の半導体記憶装置。
【請求項５】
前記第１の電源配線と前記第２の電源配線には第１の電源電圧を供給し、前記第３の電源配線には第２の電源電圧を供給し、それぞれ、異なる電源電圧を供給可能な請求項２〜４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構成のＳＲＡＭ（Static Random Access Memory）を有する半導体記憶装置に関するものであり、特にマルチポートメモリの高速化を図ったメモリセルのレイアウト構造に関するものである。
【０００２】
【従来の技術】
近年、電子機器の軽薄短小化とともに、それら機器の機能を高速に実現する要望が強まっている。このような電子機器において、今やマイクロコンピュータを搭載することは不可欠であり、そのマイクロコンピュータの構成においては、大容量かつ高速なメモリの実現は必須となっている。また、パーソナルコンピュータの急速な普及と高性能化のもと、より高速な処理を実現するために、キャッシュメモリの大容量化が求められている。すなわち、ＣＰＵ（Central Processing Unit）が、制御プログラムなどの実行時において使用するＲＡＭについて、高速化と大容量化が求められている。
【０００３】
このＲＡＭとしては、一般にＤＲＡＭ（Dynamic RAM）とＳＲＡＭとが使用されているが、上記したキャッシュメモリのように高速な処理を要する部分には、通常、ＳＲＡＭが使用されている。そのＳＲＡＭメモリセルの構成としては、４個のトランジスタと２個の高抵抗素子とで構成される高抵抗負荷型と、６個のトランジスタで構成されるＣＭＯＳ型とが知られている。特に、ＣＭＯＳ型のＳＲＡＭは、データ保持時のリーク電流が非常に小さいために信頼性が高く、現在の主流となっている。
【０００４】
図２３は、一般的な６トランジスタ構成のＳＲＡＭメモリセルの等価回路を示す図である。図２３を参照して、メモリセルは、２つのドライバトランジスタＮ１０１、Ｎ１０２と、２つのアクセストランジスタＮ１０３、Ｎ１０４と、２つの負荷トランジスタＰ１０１、Ｐ１０２とを有している。２つのドライバトランジスタＮ１０１、Ｎ１０２と、２つのアクセストランジスタＮ１０３、Ｎ１０４とはｎＭＯＳトランジスタで構成されており、２つの負荷トランジスタＰ１０１、Ｐ１０２はｐＭＯＳトランジスタで構成されている。
【０００５】
ｎＭＯＳトランジスタＮ１０１とｐＭＯＳトランジスタＰ１０１とにより第１のインバータが構成され、ｎＭＯＳトランジスタＮ１０２とＰＭＯＳトランジスタＰ１０２とにより第２のインバータが構成されている。第１および第２のインバータの一方の出力端子は他方の入力端子に互いに接続されることにより、記憶ノードａ、ｂが構成されている。
【０００６】
ｎＭＯＳトランジスタＮ１０３のソース、ゲートおよびドレインの各々は、一方の記憶端子ａ、ワード線ＷＬおよび一方のビット線ＢＬの各々に接続されている。ｎＭＯＳトランジスタＮ１０４のソース、ゲートおよびドレインの各々は、他方の記憶端子ｂ、ワード線ＷＬおよび他方のビット線／ＢＬの各々に接続されている。
【０００７】
なお、ドライバトランジスタＮ１０１、Ｎ１０２の各ソースはＧＮＤ電位に接続されており、負荷トランジスタＰ１０１、Ｐ１０２の各ソースはＶＤＤ電位に接続されている。
【０００８】
このようなＳＲＡＭメモリセルの平面レイアウト構成は、たとえば図２４に示すような構成を有している。
【０００９】
図２４は、従来の６トランジスタ構成のＳＲＡＭメモリセルの主にトランジスタ部のレイアウトを示す概略平面図である。図２４を参照して、メモリセルは、半導体基板の表面に形成されたｎ型ウェルとｐ型ウェルとの表面に形成されている。１対のドライバトランジスタとなる２つのｎＭＯＳトランジスタＮ１０１、Ｎ１０２と、１対のアクセストランジスタとなる２つのｎＭＯＳトランジスタＮ１０３、Ｎ１０４とはｐ型ウェル内に形成されている。また、１対の負荷トランジスタとなる２つのｐＭＯＳトランジスタＰ１０１、Ｐ１０２はｎ型ウェル内に形成されている。
【００１０】
２つのｎＭＯＳトランジスタＮ１０１、Ｎ１０２の各々は、１対のｎ型拡散領域１０５ａよりなるソースおよびドレインと、ゲート１０６ｂとを有している。また２つのｎＭＯＳトランジスタＮ１０３、Ｎ１０４の各々は、１対のｎ型拡散領域１０５ａよりなるソースおよびドレインと、ゲート１０６ａとを有している。また２つのｐＭＯＳトランジスタＰ１０１、Ｐ１０２の各々は、１対のｐ型拡散領域１０５ｂよりなるソースおよびドレインと、ゲート１０６ｂとを有している。
【００１１】
これら６つのトランジスタが、図２３に示すように接続されている。またワード線ＷＬ（図示せず）はゲート１０６ａに接続されて図中Ｘ方向にメモリセルを横切っている。また、ビット線対ＢＬ、／ＢＬ（図示せず）の各々は、アクセストランジスタＮ１０３、Ｎ１０４の各ドレイン１０５ａに接続されて図中Ｙ方向にメモリセルを横切っている。
【００１２】
このように従来の６トランジスタ構成のＳＲＡＭメモリセルはレイアウトされていた。
【００１３】
【発明が解決しようとする課題】
図２４に示す従来の６トランジスタ構成のＳＲＡＭメモリセルのレイアウトでは、アクセストランジスタＮ１０３、Ｎ１０４とドライバトランジスタＮ１０１、Ｎ１０２との向きが異なるため、メモリセルレイアウトのビット線方向（Ｙ方向）の寸法が長くなって、ビット線が長くなる。これにより、ビット線の配線容量が大きくなり、またビット線同士の線間容量も大きくなって、アクセスタイムが遅くなるという問題があった。
【００１４】
また、アクセストランジスタＮ１０３、Ｎ１０４とドライバトランジスタＮ１０１、Ｎ１０２との向きが異なるため、所望の寸法に仕上げるための最適化が難しく、またマスクずれなどによる製造上のばらつきに対するマージンの確保が困難であるという問題があった。
【００１５】
そこで、６トランジスタ構成のＳＲＡＭメモリセルにおいて、メモリセルレイアウトのビット線方向の寸法を短くした構成が、たとえば特開平１０−１７８１１０号公報、特開２００１−２８４０１号公報などに提案されている。以下に、特開平１０−１７８１１０号公報に開示された６トランジスタ構成のＳＲＡＭメモリセルのレイアウト構成について説明する。
【００１６】
図２５および図２６は、上記公報に開示された６トランジスタ構成のＳＲＡＭメモリセルのレイアウト構成を示す概略平面図である。図２５を参照して、メモリセルは、半導体基板の表面に形成されたｎ型ウェルと、その両側に配置されたｐ型ウェルとの表面に形成されている。１対の負荷トランジスタとなる２つのｐＭＯＳトランジスタＰ１０１、Ｐ１０２は中央のｎ型ウェル内に形成されている。またドライバトランジスタとなるｎＭＯＳトランジスタＮ１０１とアクセストランジスタとなるｎＭＯＳトランジスタＮ１０３とは図中左側のｐ型ウェル内に形成されている。ドライバトランジスタとなるｎＭＯＳトランジスタＮ１０２とアクセストランジスタとなるｎＭＯＳトランジスタＮ１０４とは図中右側のｐ型ウェル内に形成されている。
【００１７】
図２６を参照して、ビット線ＢＬ、／ＢＬは第２の金属配線層としてそれぞれ別々に形成され、それぞれ下層のアクセストランジスタＮ１０３、Ｎ１０４の各半導体端子の一方に接続されている。また、電源線ＶＤＤは第２の金属配線層としてビット線に平行に形成され、下層の負荷トランジスタＰ１０１、Ｐ１０２の各半導体端子の一方に接続されている。また、接地線ＧＮＤは第２の金属配線層としてワード線ＷＬの両側に平行に２本の形成されている。さらに、ワード線ＷＬは第３の金属配線層としてビット線ＢＬ、／ＢＬに直交する方向に形成され、下層のアクセストランジスタＮ１０３、Ｎ１０４の各ゲートに接続されている。
【００１８】
しかしながら、上記公報に開示されたレイアウト構成においても、マルチポートＳＲＡＭメモリセルや連想メモリにおいては、その具体的な解決方法は見出されていなかった。
【００１９】
それゆえ本発明の目的は、マルチポートＳＲＡＭメモリセルにおいてビット線長を短くでき、かつ製造上のばらつきに対するマージンを向上した低消費電力型のＳＲＡＭメモリセルを有する半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】
本発明の１の局面に従う半導体記憶装置は、スタティック型メモリセルが形成されるメモリセル領域を有する半導体記憶装置であって、第１および第２のインバータと、第１〜第４のアクセストランジスタとを備えている。第１のインバータは、第１導電型の第１のドライバトランジスタおよび第２導電型の第１の負荷トランジスタにより構成されている。第２のインバータは、第１導電型の第２のドライバトランジスタおよび第２導電型の第２の負荷トランジスタにより構成されている。第１のインバータの出力端子と第２のインバータの入力端子とが電気的に接続されて第１の記憶ノードが構成されている。第２のインバータの出力端子と第１のインバータの入力端子とが電気的に接続されて第２の記憶ノードが構成されている。第１導電型の第１のアクセストランジスタは、ソースが第１の記憶ノードに電気的に接続され、ゲートが書込み用ワード線に電気的に接続され、かつドレインが第１の書込み用ビット線に電気的に接続されている。第１導電型の第２のアクセストランジスタは、ゲートが読出し用ワード線に電気的に接続され、かつドレインが読出し用ビット線に電気的に接続されている。
【００２１】
さらに、本発明の１の局面に従う半導体記憶装置では、第１導電型の第３のアクセストランジスタは、ゲートが第１の記憶ノードに電気的に接続され、ドレインが第２のアクセストランジスタのソースに電気的に接続されている。第１導電型の第４のアクセストランジスタは、ソースが第２の記憶ノードに電気的に接続され、ドレインが第１の書込み用ビット線と逆相の第２の書込み用ビット線に電気的に接続され、かつゲートが書込み用ワード線に電気的に接続されている。第１の負荷トランジスタと前記第２の負荷トランジスタとは、第１導電型のウェル領域に、第１のドライバトランジスタ、第１のアクセストランジスタおよび第４のアクセストランジスタは第２導電型の第１のウェル領域に、第２のドライバトランジスタ、第２のアクセストランジスタおよび第３のアクセストランジスタは第２導電型の第２のウェル領域にそれぞれ形成されている。第１導電型のウェル領域は、第１のウェル領域と第２のウェル領域との間に配置され、第１のドライバトランジスタのゲートと第１の負荷トランジスタのゲートとは共通の第１のゲート配線で構成されている。第２のアクセストランジスタのゲートは第２のゲート配線で構成されている。第１のアクセストランジスタのゲートと第４のアクセストランジスタのゲートとは共通の第３のゲート配線で構成されており、第２の負荷トランジスタのゲートと第２のドライバトランジスタのゲートと、第３のアクセストランジスタのゲートとは共通の第４のゲート配線で構成されている。
【００２２】
本発明の１の局面に従う半導体記憶装置においては、第１および第４のアクセストランジスタが第１のウェル領域に配置され、第２のアクセストランジスタが第２のウェル領域に配置されている。そして、第１のウェル領域と第２のウェル領域との間に第１導電型のウェル領域が挟まれている。これにより、第１のアクセストランジスタのドレインに接続される第１の書込み用ビット線と第４のアクセストランジスタのドレインに接続される第２の書込み用ビット線とを第１導電型のウェル領域の一方側に配置でき、かつ第２のアクセストランジスタのドレインに接続される読出し用ビット線を第１導電型のウェル領域の他方側に配置することができる。このため、読出し用ビット線と第１および第２の書込み用ビット線とを各々別のウェル領域（第１のウェル領域と第２のウェル領域）内に離して配線することができる。よって、クロストークノイズによるポート間干渉の問題を回避することができる。
【００２３】
また、この半導体記憶装置の配置構成とすることにより、各トランジスタの電気的に接続されるべきゲートをすべて共通のゲート配線で構成することができる。
【００２４】
また、この半導体記憶装置の配置構成とすることにより、メモリセル領域内に配置されたすべてのトランジスタのゲートを同一方向に延在させることができる。このため、そのゲートの延在方向に直交する方向をビット線の延在方向とすれば、メモリセルのビット線方向の寸法を小さくすることができる。これにより、ビット線の配線容量およびビット線同士の線間容量を小さくすることができ、アクセスタイムを速くすることができる。
【００２５】
また、メモリセル領域内に配置されたすべてのトランジスタのゲートが同一方向に延在しているため、所望の寸法に仕上げるための最適化が容易となり、製造上のばらつきに対するマージンを向上することができる。
【００２６】
上記１の局面において好ましくは、第１のドライバトランジスタのソースが接続される第１の電源配線と、第２のドライバトランジスタのソースが接続される第２の電源配線と、第３のアクセストランジスタのソースが接続される第３の電源配線と、第１の負荷トランジスタのソースと前記第２の負荷トランジスタのソースとが接続される第４の電源配線と、読出し用ビット線の配線と、第１の書込み用ビット線の配線と、第２の書込み用ビット線の配線とはそれぞれ、上記第１導電型のウェル領域と上記第１のウェル領域との境界線と、上記第１導電型のウェル領域と上記第２のウェル領域との境界線とに対して同一の方向に延在し、かつ同一の配線層に配置されている。第１の電源配線は、第１の書込み用ビット線の配線と第２の書込み用ビット線の配線との間に配置され、第４の電源配線は、第１の書込み用ビット線の配線と第２の電源配線との間に配置され、読出し用ビット線の配線は、第２の電源配線と第３の電源配線との間に配置される。
【００２７】
これにより、ビット線長を短くすることができる。また、読出し用ビット線の配線は固定電位である接地線に挟まれるため、読出し用ビット線の読出し動作を行なう際に電位レベルが変動して読出し用ビット線にクロストークノイズを与える可能性を低減することができる。
【００２８】
本発明の他の局面に従う半導体記憶装置は、スタティック型メモリセルが形成されるメモリセル領域を有する半導体記憶装置であって、第１および第２のインバータと、第１〜第４のアクセストランジスタとを備えている。第１のインバータは、第１導電型の第１のドライバトランジスタおよび第２導電型の第１の負荷トランジスタにより構成されている。第２のインバータは、第１導電型の第２のドライバトランジスタおよび第２導電型の第２の負荷トランジスタにより構成されている。第１のインバータの出力端子と第２のインバータの入力端子とが電気的に接続されて第１の記憶ノードが構成されている。第２のインバータの出力端子と第１のインバータの入力端子とが電気的に接続されて第２の記憶ノードが構成されている。第１導電型の第１のアクセストランジスタは、ソースが第１の記憶ノードに電気的に接続され、ゲートが書込み用ワード線に電気的に接続され、かつドレインが第１の書込み用ビット線に電気的に接続されている。第１導電型の第２のアクセストランジスタは、ゲートが読出し用ワード線に電気的に接続され、かつドレインが読出し用ビット線に電気的に接続されている。
【００２９】
さらに、本発明の他の局面に従う半導体記憶装置では、第１導電型の第３のアクセストランジスタは、ゲートが第１の記憶ノードに電気的に接続され、ドレインが第２のアクセストランジスタのソースに電気的に接続されている。第１導電型の第４のアクセストランジスタは、ソースが第２の記憶ノードに電気的に接続され、ドレインが第１の書込み用ビット線と逆相の第２の書込み用ビット線に電気的に接続され、かつゲートが書込み用ワード線に電気的に接続されている。第１の負荷トランジスタと第２の負荷トランジスタとは、第１導電型のウェル領域に、第１のドライバトランジスタ、第１のアクセストランジスタおよび第４のアクセストランジスタは第２導電型の第１のウェル領域に、第２のドライバトランジスタ、第２のアクセストランジスタおよび第３のアクセストランジスタは第２導電型の第２のウェル領域にそれぞれ形成されている。第１導電型のウェル領域は、第１のウェル領域と第２のウェル領域との間に配置されている。
【００３０】
さらに、本発明の他の局面に従う半導体記憶装置は、第１のドライバトランジスタのソースが接続される第１の電源配線と、第２のドライバトランジスタのソースが接続される第２の電源配線と、第３のアクセストランジスタのソースが接続される第３の電源配線と、第１の負荷トランジスタのソースと前記第２の負荷トランジスタのソースとが接続される第４の電源配線と、読出し用ビット線の配線と、第１の書込み用ビット線の配線と、第２の書込み用ビット線の配線とはそれぞれ、上記第１導電型のウェル領域と上記第１のウェル領域との境界線と、上記第１導電型のウェル領域と上記第２のウェル領域との境界線とに対して同一の方向に延在し、かつ同一の配線層に配置されている。第１の電源配線は、第１の書込み用ビット線の配線と第２の書込み用ビット線の配線との間に配置され、第４の電源配線は、第１の書込み用ビット線の配線と第２の電源配線との間に配置され、読出し用ビット線の配線は、第２の電源配線と第３の電源配線との間に配置される。
【００３１】
本発明の他の局面に従う半導体記憶装置においては、上述した本発明の１の局面に従う半導体記憶装置と同様に、第１および第４のアクセストランジスタが第１のウェル領域に配置され、第２のアクセストランジスタが第２のウェル領域に配置されている。そして、第１のウェル領域と第２のウェル領域との間に第１導電型のウェル領域が挟まれている。よって、クロストークノイズによるポート間干渉の問題を回避することができる。
【００３２】
また、この半導体記憶装置の配置構成とすることにより、各トランジスタの電気的に接続されるべきゲートをすべて共通のゲート配線で構成することができる。
【００３３】
さらに、読出し用ビット線の配線が、固定電位にできる第２の電源配線と第３の電源配線との間に配置されているため、読出し用ビット線の読出し動作を行なう際に電位レベルが変動して読出し用ビット線にクロストークノイズを与える可能性を低減することができる。
【００３４】
上記他の局面において好ましくは、第１のドライバトランジスタのゲートと第１の負荷トランジスタのゲートとは共通の第１のゲート配線で構成されている。第２のアクセストランジスタのゲートは第２のゲート配線で構成されている。第１のアクセストランジスタのゲートと第４のアクセストランジスタのゲートとは共通の第３のゲート配線で構成されており、第２の負荷トランジスタのゲートと第２のドライバトランジスタのゲートと、第３のアクセストランジスタのゲートとは共通の第４のゲート配線で構成されている。
【００３５】
このような構成とすることにより、各トランジスタの電気的に接続されるべきゲートをすべて共通のゲート配線で構成することができるとともに、クロストークノイズの発生を抑制することができる。
【００３６】
上記１の局面または上記他の曲面において好ましくは、第１の電源配線と第２の電源配線には第１の電源電圧を供給し、第３の電源配線には第２の電源電圧を供給し、それぞれ、異なる電源電圧を供給可能とする。
【００３７】
このように、第１の電源配線と第２の電源配線である接地線と、第３の電源配線である接地線とを分けて配線すれば、それぞれの接地線に対して異なる電源電圧を供給することができる。したがって、それぞれの接地線は独立に動作するため、一方の接地線のノイズが他方の接地線に影響を及ぼすことを抑制することができる。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【００４２】
（実施の形態１）
図１は、本発明の実施の形態１におけるＳＲＡＭメモリセルの等価回路を示す図である。図１を参照して、メモリセルは、２つのドライバトランジスタＮ１、Ｎ２と、２つのアクセストランジスタＮ３、Ｎ４と、２つの負荷トランジスタＰ１、Ｐ２と、読出専用ポートを構成するｎＭＯＳトランジスタＮ５、Ｎ６とを有している。
【００４３】
２つのドライバトランジスタＮ１、Ｎ２と、２つのアクセストランジスタＮ３、Ｎ４と、トランジスタＮ５、Ｎ６とはｎＭＯＳトランジスタで構成されており、２つの負荷トランジスタＰ１、Ｐ２はｐＭＯＳトランジスタで構成されている。
【００４４】
ｎＭＯＳトランジスタＮ１とｐＭＯＳトランジスタＰ１とにより第１のインバータが構成され、ｎＭＯＳトランジスタＮ２とｐＭＯＳトランジスタＰ２とにより第２のインバータが構成されている。第１および第２のインバータの一方の出力端子は他方の入力端子に互いに接続されることにより記憶ノードａ、ｂが構成されている。
【００４５】
ｎＭＯＳトランジスタＮ３のソース、ゲートおよびドレインの各々は、一方の記憶端子ａ、書込み用ワード線ＷＷＬおよび一方の書込み用ビット線ＷＢＬの各々に接続されている。ｎＭＯＳトランジスタＮ４のソース、ゲートおよびドレインの各々は、他方の記憶端子ｂ、書込み用ワード線ＷＬおよび他方の書込み用ビット線／ＷＢＬの各々に接続されている。
【００４６】
なお、ドライバトランジスタＮ１、Ｎ２の各ソースはＧＮＤ電位に接続されており、負荷トランジスタＰ１、Ｐ２の各ソースはＶＤＤ電位に接続されている。
【００４７】
第１ポートは、このｎＭＯＳトランジスタＮ３、Ｎ４と書込み用ワード線ＷＷＬと、書込み用ビット線対ＷＢＬ、／ＷＢＬとにより構成されている。このように第１ポートを２つのアクセストランジスタで構成しているため、差動方式での安定した書込み・読出し動作ができる。
【００４８】
第２ポートは、ｎＭＯＳトランジスタＮ５、Ｎ６と、読出し用ビット線ＲＢＬと、読出し用ワード線ＲＷＬとにより構成されている。ｎＭＯＳトランジスタＮ５のドレインとｎＭＯＳトランジスタＮ６のソースとが共通に接続されている。ｎＭＯＳトランジスタＮ５のソースおよびゲートの各々は、接地線ＧＮＤ２および記憶ノードｂの各々に接続されている。ｎＭＯＳトランジスタＮ６のドレインおよびゲートの各々は、読出し用ビット線ＲＢＬおよび読出し用ワード線ＲＷＬの各々に接続されている。
【００４９】
以上のように接続することで、読出し専用ポートを備えた２ポートＳＲＡＭメモリセル回路が構成される。
【００５０】
次に、図１の等価回路図を用いた回路動作の一例について説明する。
まず第１ポートにおいて保持データを読出す場合について説明する。ワード線ＷＷＬは最初「Ｌ」レベルであり、アクセストランジスタＮ３はＯＦＦ状態で保持状態にある。読出し動作が始まると、ワード線ＷＷＬが「Ｈ」レベルになり、アクセストランジスタＮ３がＯＮ状態になる。すると、記憶ノードａとビット線ＷＢＬとが電気的に接続状態になる。仮に記憶ノードａが「Ｈ」レベルを保持していたとすると、ビット線ＷＢＬに「Ｈ」レベルが読出される。逆に記憶ノードａが「Ｌ」レベルを保持していたとすると、ビット線ＷＢＬには「Ｌ」レベルが読出される。その後、ワード線ＷＷＬは「Ｌ」レベルに戻り、アクセストランジスタＮ３はＯＦＦ状態になって再び保持状態に戻る。
【００５１】
次に、第１ポートにおける書込み動作について説明する。記憶ノードａに「Ｈ」レベルを書込む場合はビット線ＷＢＬは「Ｈ」レベルに、「Ｌ」レベルを書込む場合はビット線ＷＢＬは「Ｌ」レベルにドライバ回路（図示せず）によってドライブされている。ワード線ＷＷＬを「Ｌ」レベルから「Ｈ」レベルにすると、アクセストランジスタＮ３がＯＦＦ状態からＯＮ状態となり、ビット線ＷＢＬと記憶ノードａとが電気的に接続状態になる。ビット線ＷＢＬは強くドライブされているため、記憶ノードａは保持データに拘らずビット線ＷＢＬのレベルに変化する。たとえば、ビット線ＷＢＬが「Ｌ」レベルにドライブされていると、記憶ノードａも「Ｌ」レベルとなり、反対側の記憶ノードｂは「Ｈ」レベルとなる。逆にビット線ＷＢＬが「Ｈ」レベルにドライブされていると、記憶ノードａも「Ｈ」レベルとなり、反対側の記憶ノードｂは「Ｌ」レベルとなる。その後、書込み用ワード線ＷＷＬが「Ｈ」レベルから「Ｌ」レベルになり、アクセストランジスタＮ３がＯＦＦ状態になると、各々の記憶ノードａ、ｂが書込まれたレベルで安定しデータが保持される。以上で書込み動作が完了する。
【００５２】
次に、第２ポートにおける読出し動作について説明する。
非読出し状態の場合、読出し用ビット線ＲＢＬが予め「Ｈ」レベルにプリチャージされる。また、読出し用ワード線ＲＷＬは「Ｌ」レベル、すなわちｎＭＯＳトランジスタＮ６はＯＦＦ状態である。仮に記憶ノードａがＨレベルであるとすると、ｎＭＯＳトランジスタＮ５はＯＮ状態である。
【００５３】
読出し動作が始まり、読出し用ワード線ＲＷＬが「Ｌ」レベルから「Ｈ」レベルに変化すると、ｎＭＯＳトランジスタＮ６はＯＦＦ状態からＯＮ状態に変化する。すると、読出し用ビット線ＲＢＬと接地線ＧＮＤ２とがｎＭＯＳトランジスタＮ５、Ｎ６を介して電気的に導通状態になるため、読出し用ビット線ＲＢＬはプリチャージレベルである「Ｈ」レベルから「Ｌ」レベルに変化し、記憶ノードａの反転データである「Ｌ」レベルが読出される。その後、ワード線ＲＷＬが「Ｈ」レベルから「Ｌ」レベルに戻ると、ｎＭＯＳトランジスタＮ６がＯＦＦ状態になり、読出し用ビット線ＲＢＬと接地線ＧＮＤ２とは電気的に遮断される。そして、次の読出し動作のために読出し用ビット線ＲＢＬが再び「Ｈ」レベルにプリチャージされて読出し動作が完了する。
【００５４】
一方、仮に記憶ノードａが「Ｌ」レベルであったとすると、ｎＭＯＳトランジスタＮ５はＯＦＦ状態である。読出し動作が始まり、読出し用ワード線ＲＷＬが「Ｌ」レベルから「Ｈ」レベルに変化すると、ｎＭＯＳトランジスタＮ６はＯＦＦ状態からＯＮ状態に変化するがｎＭＯＳトランジスタＮ５がＯＦＦ状態であるため、読出し用ビット線ＲＢＬはプリチャージレベルである「Ｈ」レベルのままで変化しない。こうして、記憶ノードａの反転データである「Ｈ」レベルが読出される。その後、ワード線ＲＷＬが「Ｈ」レベルから「Ｌ」レベルに戻り読出し動作が完了する。
【００５５】
以上説明したように、第２ポートでは書込み動作はできず、読出し動作のみが行なわれる。
【００５６】
次に、上記の２ポートＳＲＡＭメモリセルの平面レイアウト構成について説明する。
【００５７】
図２は、本発明の実施の形態１におけるＳＲＡＭメモリセルのレイアウト構成を示す概略平面図である。図３および図４は、図２のレイアウト構成を積層方向に分割して示す概略平面図である。
【００５８】
図２〜図４を参照して、半導体基板の表面に、１つのｎ型ウェル領域ＮＷと、そのｎ型ウェル領域ＮＷを挟む２つのｐ型ウェル領域ＰＷ０、ＰＷ１とが形成されている。ｐＭＯＳトランジスタＰ１、Ｐ２はｎ型ウェルＮＷ内に形成されている。また、ｎＭＯＳトランジスタＮ１、Ｎ３、Ｎ４はｐ型ウェルＰＷ０内に形成されており、ｎＭＯＳトランジスタＮ２、Ｎ５、Ｎ６はｐ型ウェルＰＷ１内に形成されている。
【００５９】
主に図３を参照して、ｐＭＯＳトランジスタＰ１は、１対のｐ型拡散領域ＦＬ１１２、ＦＬ１１０よりなるソースおよびドレインと、ゲートＰＬ１とを有している。ｐＭＯＳトランジスタＰ２は、１対のｐ型拡散領域ＦＬ１１３、ＦＬ１１１よりなるソースおよびドレインと、ゲートＰＬ２とを有している。
【００６０】
ｎＭＯＳトランジスタＮ１は、１対のｎ型拡散領域ＦＬ２００、ＦＬ２１０よりなるソースおよびドレインと、ゲートＰＬ１とを有している。ｎＭＯＳトランジスタＮ２は、１対のｎ型拡散領域ＦＬ２０１、ＦＬ２１１よりなるソースおよびドレインと、ゲートＰＬ２とを有している。
【００６１】
ｎＭＯＳトランジスタＮ３は、１対のｎ型拡散領域ＦＬ２１０、ＦＬ２２０よりなるソースおよびドレインと、ゲートＰＬ３とを有している。ｎＭＯＳトランジスタＮ４は、１対のｎ型拡散領域ＦＬ２１２、ＦＬ２２１よりなるソースおよびドレインと、ゲートＰＬ３とを有している。
【００６２】
ｎＭＯＳトランジスタＮ５は、１対のｎ型拡散領域ＦＬ２０２、ＦＬ２４０よりなるソースおよびドレインと、ゲートＰＬ２とを有している。ｎＭＯＳトランジスタＮ６は、１対のｎ型拡散領域ＦＬ２４０、ＦＬ２３０よりなるソースおよびドレインと、ゲートＰＬ４とを有している。
【００６３】
各ｎ型拡散領域はｐ型ウェルＰＷ０、ＰＷ１の活性領域内にｎ型不純物を注入することにより形成される。また、各ｐ型拡散領域はｎ型ウェルＮＷの活性領域内にｐ型不純物を注入することにより形成される。
【００６４】
ｎＭＯＳトランジスタＮ１のｎ型拡散領域ＦＬ２１０とｎＭＯＳトランジスタＮ３のｎ型拡散領域ＦＬ２１０とは共通の拡散領域より構成されている。ｎＭＯＳトランジスタＮ５のｎ型拡散領域ＦＬ２４０とｎＭＯＳトランジスタＮ６のｎ型拡散領域ＦＬ２４０とは共通の拡散領域より構成されている。
【００６５】
ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１との各ゲートＰＬ１は共通のドープト多結晶シリコン（不純物が導入された多結晶シリコン）配線で構成されている。またｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とＮ５との各ゲートＰＬ２は共通のドープト多結晶シリコン配線で構成されている。ｎＭＯＳトランジスタＮ３とＮ４との各ゲートＰＬ３は共通のドープト他結晶シリコン配線で構成されている。
【００６６】
ゲートＰＬ２とｐ型拡散領域ＦＬ１１０とｎ型拡散領域ＦＬ２１０との各々は、コンタクトホールを介して記憶端子ａに対応する第１金属配線により低インピーダンスで電気的に接続されている。またゲートＰＬ１は、ｎ型拡散領域ＦＬ２１２にも電気的に接続されている。ゲートＰＬ１とｐ型拡散領域ＦＬ１１１とｎ型拡散領域ＦＬ２１１との各々は、コンタクトホールを介して記憶端子ｂに対応する第１金属配線により低インピーダンスで電気的に接続されている。
【００６７】
主に図３および図４を参照して、ｐ型拡散領域ＦＬ１１２とＦＬ１１３との各々にはコンタクトホールを介して別々の第１金属配線が電気的に接続されており、その別々の第１金属配線は第１ビアホールを介してＶＤＤ電位となる第２金属配線に電気的に接続されている。
【００６８】
ｎ型拡散領域ＦＬ２２０にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線は第１ビアホールを介して第１ポートの書込み用ワード線ＷＢＬとなる第２金属配線に電気的に接続されている。ｎ型拡散領域ＦＬ２２１はコンタクトホールを介して第１金属配線に電気的に接続されており、その第１金属配線は第１ビアホールを介して第１ポートの書込み用ビット線／ＷＢＬとなる第２金属配線に電気的に接続されている。ｎ型拡散領域ＦＬ２００にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールを介して接地線ＧＮＤ１となる第２金属配線が電気的に接続されている。
【００６９】
ｎ型拡散領域ＦＬ２３０にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールを介して第２ポートの読出し用ビット線ＲＢＬとなる第２金属配線が電気的に接続されている。ｎ型拡散領域ＦＬ２０１にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールを介して接地線ＧＮＤ１となる第２金属配線が電気的に接続されている。ｎ型拡散領域ＦＬ２０２にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールを介して接地線ＧＮＤ２となる第２金属配線が電気的に接続されている。
【００７０】
メモリセル領域内に配置されるすべての第２金属配線は、互いに平行に配置されており、かつｎ型ウェルＮＷとｐ型ウェルＰＷ０との境界線およびｎ型ウェルＮＷとｐ型ウェルＰＷ１との境界線に対して平行な方向に延びている。またこれらの第２金属配線と平行となるように、たとえばＶＤＤ電位となる第２金属配線の両側に、第２金属配線よりなる通過配線が配置されてもよい。この通過配線は、メモリセル内を通過するだけで、メモリセル内の素子とは電気的に導通されていない（非導通状態にある）。また通過配線の位置は、ＶＤＤ電位となる配線の両側に限られず、その設計に応じて配置することが可能である。
【００７１】
ゲートＰＬ３にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第２ビアホールを介して第１ポートの書込み用ワード線ＷＷＬとなる第３金属配線が電気的に接続されている。またゲートＰＬ４にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第２ビアホールを介して第２ポートの読出し用ワード線ＲＷＬとなる第３金属配線が電気的に接続されている。
【００７２】
メモリセル領域内に配置されるすべての第３金属配線も、互いに平行に配置されており、かつｎ型ウェルＮＷとｐ型ウェルＰＷ０との境界線およびｎ型ウェルＮＷとｐ型ウェルＰＷ１との境界線に対して直交する方向に延びている。
【００７３】
本実施の形態によれば、上記のように２ポートメモリセルのレイアウトを構成することで、従来のセルと比べてビット線の配線長を短くできるため、アクセスタイムの高速化を図ることができる。また、ドープト多結晶シリコン配線の向きが同一方向になるため、ゲート寸法の制御が容易になる。
【００７４】
また、ｎＭＯＳトランジスタＮ１、Ｎ３、Ｎ４がｐＭＯＳトランジスタＰ１、Ｐ２の形成領域（ｎ型ウェルＮＷ）の一方側に配置され、ｎＭＯＳトランジスタＮ２、Ｎ５、Ｎ６がｐＭＯＳトランジスタＰ１、Ｐ２の形成領域（ｎ型ウェルＮＷ）の他方側に配置されている。これにより、第１ポートのビット線ＷＢＬと第２ポートのビット線ＲＢＬとを各々別のｐ型ウェル内に配線して離すことができるため、ポート間干渉を受けにくいという利点がある。
【００７５】
たとえば第１ポートのビット線ＷＢＬと第２ポートのビット線ＲＢＬが隣り合って配線される場合には、カップリング容量によるノイズの影響を受けやすい。一方のビット線の電位が書込み動作中においてＶＤＤ電位からＧＮＤ電位まで変動すれば、隣り合う他方のビット線にはカップリング容量によるクロストークノイズが加わる。読出し動作はビット線対の微小な電位差をセンスアンプで増幅して読み出すものであるが、上述したように第１ポートのビット線が書込み動作中で、隣り合う第２のポートのビット線が読出し動作中だとすれば、第２のビット線にクロストークノイズが加わり、誤読出しをしてしまう危険性がある。
【００７６】
これに対して本実施の形態では、図２に示すように第１および第２のポートの各ビット線が隣り合わないため、上記のようなクロストークノイズによるポート間干渉の問題を回避することができる。
【００７７】
また、ビット線間隔に余裕があるため、記憶回路を構成するインバータ回路の接地線ＧＮＤ１と読出し用ポートの接地線ＧＮＤ２とを分けて配線することもできる。これにより、読出し動作時に接地線ＧＮＤ２にのるノイズが記憶回路に影響を及ぼすことを防止することができる。逆に、読出し・書込み動作時に接地線ＧＮＤ１にのるノイズが読出し回路に影響を及ぼすことも防止できる。また、接地線ＧＮＤ１と接地線ＧＮＤ２との接地電位を外部回路や外部端子によって別々に設定することも可能であり、リーク低減、高速化などの様々な手法を取り入れることができる。たとえば非読出し動作時に接地線ＧＮＤ２の電位を接地線ＧＮＤ１の電位よりも高めに設定し、読出し用ビット線ＲＢＬと接地線ＧＮＤ２との電位差を小さくすれば、待機時のｎＭＯＳトランジスタＮ５、Ｎ６のＯＦＦリーク電流を小さくすることができるため、低消費電力化を図ることができる。
【００７８】
また、メモリセルのレイアウト形状が図中横方向に長くなるため、ビット線と同じ配線層でメモリセル内に通過配線を設けることができる。この通過配線は階層ブロック化によるグローバルのビット線でもよいし、グローバルのデータ線でもよく、ＳＲＡＭブロックとは全く別のブロック間配線であってもよい。従来のようにＳＲＡＭブロック内に通過配線を設けるためにメモリセルをわざわざ大きくしたり、配線層を増やしたりする必要がないためコスト低減につながるという利点がある。
【００７９】
（実施の形態２）
図５は、本発明の実施の形態２におけるＳＲＡＭメモリセルの等価回路を示す図である。図５を参照して、ｎＭＯＳトランジスタＮ３のゲート、ソースおよびドレインの各々は、書込み用ワード線ＷＷＬ、記憶ノードｂおよび書込み用ビット線ＷＢＬの各々に接続されている。ｎＭＯＳトランジスタＮ４のソースとｎＭＯＳトランジスタＮ５のドレインとが共通に接続されている。ｎＭＯＳトランジスタＮ５のゲートおよびソースの各々は、書込み用ワード線ＷＷＬ、第１の接地線ＧＮＤ１の各々に電気的に接続されている。ｎＭＯＳトランジスタＮ４のゲートおよびドレインの各々は、書込み用ビット線ＷＢＬ、記憶ノードｂの各々に電気的に接続されている。このようにして第１ポートが構成されている。
【００８０】
第２ポートの構成は、ｎＭＯＳトランジスタＮ６のゲートが記憶ノードｂに電気的に接続されている点と符号が異なる点とを除いて、実施の形態１とほぼ同じであるため、その説明を省略する。
【００８１】
以上のように接続することで、書込み専用ポートと読出し専用ポートとを備えた２ポートＳＲＡＭメモリセル回路が構成される。
【００８２】
なお、これ以外の構成については図１に示す回路構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を省略する。
【００８３】
図１に示す回路構成では第１ポートは書込み・読出し動作が可能であったが、図５に示す回路構成では第１ポートは書込み専用になる。
【００８４】
以下、第１ポートの書込み動作について説明する。
記憶ノードａ、ｂは互いに相補の関係にあり、記憶ノードａ、ｂは各々非反転データおよび反転データに対応する。保持状態では、書込み用ワード線ＷＷＬは「Ｌ」レベルであり、ｎＭＯＳトランジスタＮ３、Ｎ５はＯＦＦ状態にある。したがって、記憶ノードａ、ｂの各々は書込み用ビット線ＷＢＬおよび接地線ＧＮＤ１の各々とは電気的に遮断状態であるためデータを保持した状態で安定している。
【００８５】
書込み動作が始まると、まず書込み用ビット線ＷＢＬに書込みデータがドライブされる。たとえばデータ１を書込む場合、書込み用ビット線ＷＢＬが「Ｈ」レベルにドライブされる。そして、書込み用ワード線ＷＷＬが「Ｈ」レベルにされると、ｎＭＯＳトランジスタＮ３、Ｎ５がＯＮ状態となる。また書込み用ビット線ＷＢＬが「Ｈ」レベルになっているため、ｎＭＯＳトランジスタＮ４もＯＮ状態となっている。
【００８６】
したがって、記憶ノードｂは、ｎＭＯＳトランジスタＮ４、Ｎ５を介して接地線ＧＮＤ１と電気的に接続状態にあり、記憶ノードａはｎＭＯＳトランジスタＮ３を介して書込み用ビット線ＷＢＬと電気的に接続状態になるため、記憶ノードａ、ｂは各々「Ｈ」レベル、「Ｌ」レベルになる。その後、書込み用ワード線ＷＷＬが「Ｌ」レベルに戻ると、ｎＭＯＳトランジスタＮ３、Ｎ５はＯＦＦ状態になるため、記憶ノードａ、ｂは各々「Ｈ」レベル、「Ｌ」レベルのデータを保持した状態で安定する。以上がデータ１をメモリセルに書込む場合の動作である。
【００８７】
一方、データ０を書込む場合は書込み用ビット線ＷＢＬが「Ｌ」レベルにドライブされる。そして、書込み用ワード線ＷＷＬが「Ｈ」レベルにされると、ｎＭＯＳトランジスタＮ３、Ｎ５がＯＮ状態になる。書込み用ビット線ＷＢＬは「Ｌ」レベルにされているため、ｎＭＯＳトランジスタＮ４はＯＦＦ状態になる。したがって、記憶ノードｂは接地線ＧＮＤ１と電気的に非接続状態であり、記憶ノードａはｎＭＯＳトランジスタＮ３を介して書込み用ビット線ＷＢＬと電気的に接続状態になる。書込み用ビット線ＷＢＬは「Ｌ」レベルであるため、記憶ノードａが「Ｌ」レベルになる。すると、ｐＭＯＳトランジスタＰ２がＯＮ状態に、ｎＭＯＳトランジスタＮ２がＯＦＦ状態になるため、記憶ノードｂは「Ｈ」レベルになる。その後、書込み用ワード線ＷＷＬが「Ｌ」レベルに戻ると、ｎＭＯＳトランジスタＮ３、Ｎ５がＯＦＦ状態になるため、記憶ノードａ、ｂは各々「Ｌ」レベル、「Ｈ」レベルのデータを保持した状態で安定し、データ０の書込が完了する。以上により第１ポートの書込み動作が行なわれる。
【００８８】
たとえばアクセストランジスタ１個とビット線ＷＢＬ１本とで書込動作を行なう場合、基板バイアス効果のために「Ｈ」レベルのデータを書込みにくいという問題があった。しかし、図５に示す回路構成では必ず「Ｌ」レベルに引き抜くようにしてデータを書込むために、１本のビット線で安定した動作が可能であるという利点がある。なお、第２ポートの読出し動作については、実施の形態１と同等であるためその説明は省略する。
【００８９】
次に、本実施の形態のメモリセルのレイアウト構成について説明する。
図６は、本発明の実施の形態２におけるＳＲＡＭメモリセルのレイアウト構成を示す概略平面図である。図７および図８は、図６のレイアウト構成を積層方向に分割して示す概略平面図である。
【００９０】
図６〜図８を参照して、半導体基板の表面に、１つのｎ型ウェル領域ＮＷと、そのｎ型ウェル領域ＮＷを挟む２つのｐ型ウェル領域ＰＷ０、ＰＷ１とが形成されている。ｐＭＯＳトランジスタＰ１、Ｐ２はｎ型ウェルＮＷ内に形成されている。また、ｎＭＯＳトランジスタＮ２〜Ｎ５はｐ型ウェルＰＷ０内に形成されており、ｎＭＯＳトランジスタＮ１、Ｎ６、Ｎ７はｐ型ウェルＰＷ１内に形成されている。
【００９１】
主に図７を参照して、ｐＭＯＳトランジスタＰ１は、１対のｐ型拡散領域ＦＬ１００、ＦＬ１１０よりなるソースおよびドレインと、ゲートＰＬ１とを有している。ｐＭＯＳトランジスタＰ２は、１対のｐ型拡散領域ＦＬ１１３、ＦＬ１１１よりなるソースおよびドレインと、ゲートＰＬ２とを有している。
【００９２】
ｎＭＯＳトランジスタＮ２は、１対のｎ型拡散領域ＦＬ２００、ＦＬ２１０よりなるソースおよびドレインと、ゲートＰＬ１とを有している。ｎＭＯＳトランジスタＮ４は、１対のｎ型拡散領域ＦＬ２１１、ＦＬ２１０よりなるソースおよびドレインと、ゲートＰＬ４とを有している。ｎＭＯＳトランジスタＮ５は、１対のｎ型拡散領域ＦＬ２２０、ＦＬ２１１よりなるソースおよびドレインと、ゲートＰＬ３とを有している。ｎＭＯＳトランジスタＮ３は、１対のｎ型拡散領域ＦＬ２１２、ＦＬ２２１よりなるソースおよびドレインと、ゲートＰＬ３とを有している。
【００９３】
ｎＭＯＳトランジスタＮ１は、１対のｎ型拡散領域ＦＬ２０１、ＦＬ２１１よりなるソースおよびドレインと、ゲートＰＬ２とを有している。ｎＭＯＳトランジスタＮ６は、１対のｎ型拡散領域ＦＬ２０２、ＦＬ２４０よりなるソースおよびドレインと、ゲートＰＬ３とを有している。ｎＭＯＳトランジスタＮ７は、１対のｎ型拡散領域ＦＬ２４０、ＦＬ２３０よりなるソースおよびドレインと、ゲートＰＬ５とを有している。
【００９４】
各ｎ型拡散領域はｐ型ウェルＰＷ０、ＰＷ１の活性領域内にｎ型不純物を注入することにより形成される。また、各ｐ型拡散領域はｎ型ウェルＮＷの活性領域内にｐ型不純物を注入することにより形成される。
【００９５】
ｎＭＯＳトランジスタＮ２のｎ型拡散領域ＦＬ２１０とｎＭＯＳトランジスタＮ４のｎ型拡散領域ＦＬ２１０とは共通の拡散領域より構成されている。ｎＭＯＳトランジスタＮ４のｎ型拡散領域ＦＬ２１１とｎＭＯＳトランジスタＮ５のｎ型拡散領域ＦＬ２１１とは共通の拡散領域より構成されている。ｎＭＯＳトランジスタＮ６のｎ型拡散領域ＦＬ２４０とｎＭＯＳトランジスタＮ７のｎ型拡散領域ＦＬ２４０とは共通の拡散領域より構成されている。
【００９６】
ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とＮ６との各ゲートＰＬ２は共通のドープト多結晶シリコン配線で構成されている。またｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２との各ゲートＰＬ１は共通のドープト多結晶シリコン配線で構成されている。ｎＭＯＳトランジスタＮ３とＮ５との各ゲートＰＬ３は共通のドープト他結晶シリコン配線で構成されている。
【００９７】
ゲートＰＬ１とｐ型拡散領域ＦＬ１１１とｎ型拡散領域ＦＬ２１１およびＦＬ２１２との各々は、コンタクトホールを介して記憶端子ａに対応する第１金属配線により低インピーダンスで電気的に接続されている。ゲートＰＬ２とｐ型拡散領域ＦＬ１１０とｎ型拡散領域ＦＬ２１０との各々は、コンタクトホールを介して記憶端子ｂに対応する第１金属配線により低インピーダンスで電気的に接続されている。
【００９８】
主に図７および図８を参照して、ｐ型拡散領域ＦＬ１００とＦＬ１０１との各々にはコンタクトホールを介して別々の第１金属配線が電気的に接続されており、その別々の第１金属配線は第１ビアホールを介してＶＤＤ電位となる第２金属配線に電気的に接続されている。
【００９９】
ｎ型拡散領域ＦＬ２１０にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線は第１ビアホールを介して第１ポートの書込み用ワード線ＷＢＬとなる第２金属配線に電気的に接続されている。ｎ型拡散領域ＦＬ２００とＦＬ２２０との各々にはコンタクトホールを介して別々の第１金属配線が電気的に接続されており、その別々の第１金属配線は第１ビアホールを介して接地線ＧＮＤ１となる第２金属配線に電気的に接続されている。
【０１００】
ｎ型拡散領域ＦＬ２３０にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールを介して第２ポートの読出し用ビット線ＲＢＬとなる第２金属配線が電気的に接続されている。ｎ型拡散領域ＦＬ２０１にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールを介して接地線ＧＮＤ１となる第２金属配線が電気的に接続されている。ｎ型拡散領域ＦＬ２０２にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールを介して接地線ＧＮＤ２となる第２金属配線が電気的に接続されている。
【０１０１】
メモリセル領域内に配置されるすべての第２金属配線は、互いに平行に配置されており、かつｎ型ウェルＮＷとｐ型ウェルＰＷ０との境界線およびｎ型ウェルＮＷとｐ型ウェルＰＷ１との境界線に対して平行な方向に延びている。またこれらの第２金属配線と平行となるように、たとえばＶＤＤ電位となる第２金属配線と接地線ＧＮＤ１となる第２金属配線との間に、第２金属配線よりなる通過配線が配置されてもよい。
【０１０２】
ゲートＰＬ３にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールを介して第２金属配線が電気的に接続されており、その第２金属配線には第２ビアホールを介して第１ポートの書込み用ワード線ＷＷＬとなる第３金属配線が電気的に接続されている。またゲートＰＬ５にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールを介して第２金属配線が電気的に接続されており、その第２金属配線には第２ビアホールを介して第２ポートの読出し用ワード線ＲＷＬとなる第３金属配線が電気的に接続されている。
【０１０３】
メモリセル領域内に配置されるすべての第３金属配線も、互いに平行に配置されており、かつｎ型ウェルＮＷとｐ型ウェルＰＷ０との境界線およびｎ型ウェルＮＷとｐ型ウェルＰＷ１との境界線に対して直交する方向に延びている。
【０１０４】
本実施の形態によれば、上記のように２ポートメモリセルのレイアウト構成とすることで、実施の形態１と同様、ビット線の配線長を短くできるため、アクセスタイムの高速化を図ることができる。また、ドープト多結晶シリコン配線の向きが同一方向になるので、ゲート寸法の制御が容易になる。また、ｎＭＯＳトランジスタＮ２〜Ｎ５がｐＭＯＳトランジスタＰ１、Ｐ２の形成領域（ｎ型ウェルＮＷ）の一方側に配置され、ｎＭＯＳトランジスタＮ１、Ｎ６、Ｎ７がｐＭＯＳトランジスタＰ１、Ｐ２の形成領域（ｎ型ウェルＮＷ）の他方側に配置されている。これにより、第１ポートのビット線ＷＢＬと第２ポートのビット線ＲＢＬとを各々別々のｐ型ウェル内に配線して離すことができるので、ポート間干渉を受けにくいという利点がある。また、接地線を分けて配線することができるので、ノイズ対策、リーク低減、高速化などが図ることができる。また、メモリセルのレイアウト形状が横方向に長くなるため、ビット線と同じ配線層でセル内に通過配線を設けることができ、設計の自由度が高まるためコスト低減に繋がるという利点がある。
【０１０５】
（実施の形態３）
図９は、本発明の実施の形態３におけるＳＲＡＭメモリセルの等価回路を示す図である。図９を参照して、本実施の形態の等価回路の構成は、図５に示す実施の形態２の等価回路の構成と比較して、読出し回路部にｎＭＯＳトランジスタＮ８が追加されている点において異なる。このｎＭＯＳトランジスタＮ８のゲート、ドレインおよびソースの各々は、列選択信号ＲＣＬ、読出し用ビット線ＲＢＬおよびｎＭＯＳトランジスタＮ７のドレインの各々に電気的に接続されている。
【０１０６】
なお、これ以外の構成については、図５に示す実施の形態２の等価回路の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【０１０７】
なお、列選択信号ＲＣＬは、行と列とに複数個並んだメモリセルの同一列のメモリセルに共通に接続されている。各メモリセル列の列選択信号ＲＣＬは別のアドレス信号によって選択され、複数列のうちの選択された１列の列選択信号ＲＣＬが「Ｈ」レベルになって選択される。選択されている列の列選択信号ＲＣＬが「Ｈ」レベルになってｎＭＯＳトランジスタＮ８がＯＮ状態になっている列のみデータが読出し用ビット線ＲＢＬに読出される。非選択列の列選択信号ＲＣＬは「Ｌ」レベルであり、ｎＭＯＳトランジスタＮ８はＯＦＦ状態なので、読出し用ビット線ＲＢＬの電位は変化しない。このように列選択信号を与えることで、非選択列の読出し用ビット線ＲＢＬの引き抜きによる消費電力を低減できるという特徴がある。
【０１０８】
次に、本実施の形態のメモリセルのレイアウト構成について説明する。
図１０は、本発明の実施の形態３におけるＳＲＡＭメモリセルのレイアウト構成を示す概略平面図である。図１１および図１２は、図１０のレイアウト構成を積層方向に分割して示す概略平面図である。
【０１０９】
図１０〜図１２を参照して、本実施の形態のレイアウト構成は、図６〜図８の構成と比較して、ｎＭＯＳトランジスタＮ８と列選択信号線ＲＣＬが追加され、接地線ＧＮＤ２が第３金属配線で配線されている点において主に異なる。
【０１１０】
主に図１１を参照して、ｎＭＯＳトランジスタＮ８はｐ型ウェルＰＷ１内に配置されている。このｎＭＯＳトランジスタＮ８は、１対のｎ型拡散領域ＦＬ２３０、ＦＬ２４１よりなるソースおよびドレインと、ゲートＰＬ６とを有している。ｎＭＯＳトランジスタＮ８のｎ型拡散領域ＦＬ２３０とｎＭＯＳトランジスタＮ７のｎ型拡散領域ＦＬ２３０とは共通の拡散領域よりなっている。
【０１１１】
主に図１１および図１２を参照して、ゲートＰＬ６にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールを介して列選択信号線ＲＣＬとなる第２金属配線が電気的に接続されている。なお、ｎ型拡散領域ＦＬ２４１にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールを介して第２ポートの読出し用ビット線ＲＢＬとなる第２金属配線が電気的に接続されている。また、ｎ型拡散領域ＦＬ２０２にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールを介して第２金属配線が電気的に接続されており、その第２金属配線には第２ビアホールを介して接地線ＧＮＤ２となる第３金属配線が電気的に接続されている。
【０１１２】
なお、これ以外のレイアウト構成については、図６〜図８の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１１３】
本実施の形態によれば、上記のように２ポートメモリセルのレイアウトを構成することにより、実施の形態１と同様、ビット線の配線長を短くできるため、アクセスタイムの高速化を図ることができる。また、ドープド多結晶シリコン配線の向きが同一方向になるので、ゲート寸法の制御が容易になる。また、ｎＭＯＳトランジスタＮ２〜Ｎ５がｐＭＯＳトランジスタＰ１、Ｐ２の形成領域（ｎ型ウェルＮＷ）の一方側に配置され、ｎＭＯＳトランジスタＮ１、Ｎ６〜Ｎ８がｐＭＯＳトランジスタＰ１、Ｐ２の形成領域（ｎ型ウェルＮＷ）の他方側に配置されている。これにより、第１ポートのビット線ＷＢＬと第２ポートのビット線ＲＢＬとを各々別のｐ型ウェル内に配線して離すことができるため、ポート間干渉を受けにくいという利点がある。また、接地線を分けて配線することができるため、ノイズ対策、リーク低減、高速化などが図れる。また、メモリセルのレイアウト形状が横方向に長くなるため、ビット線と同じ配線層でセル内に通過配線を設けることができ、設計の自由度が高まるためコスト低減に繋がるという利点がある。さらに、非選択列の読出ビット線での消費電力を低減できるという効果がある。
【０１１４】
（実施の形態４）
本実施の形態は、連想メモリに関するものである。近年、コンピュータの高速化のためにキャッシュメモリをチップ内に搭載することが求められている。チップ外部の大容量メモリはアクセスに時間がかかるため、その外部メモリのあるアドレス空間に記録されているデータをチップ内の高速なキャッシュメモリに転送してＣＰＵの高速化を図るという手法が採られる。その際、キャッシュメモリにデータが転送されているか否かを瞬時に検索する必要があり、その比較一致検索機能を有するのが連想メモリである。
【０１１５】
図１３は、本発明の実施の形態４における連想メモリのメモリセルの等価回路を示す図である。図１３を参照して、１対のドライバトランジスタＮ１、Ｎ２と、１対のアクセストランジスタＮ３、Ｎ４と、１対の負荷トランジスタＰ１、Ｐ２とは、図２３に示す従来の等価回路と符号が異なるだけで構成はほぼ同じであるため、その説明は省略する。本実施の形態では、この記憶回路にｎＭＯＳトランジスタＮ５〜Ｎ７が追加されている。
【０１１６】
ｎＭＯＳトランジスタＮ５、Ｎ６の各ドレインは互いに電気的に接続されて内部ノードｃを構成している。ｎＭＯＳトランジスタＮ５のソースおよびゲートの各々は、サーチ線対ＳＬ、記憶ノードｂの各々に接続されている。ｎＭＯＳトランジスタＮ６のソースおよびゲートの各々は、サーチ線／ＳＬ、記憶ノードａの各々に電気的に接続されている。ｎＭＯＳトランジスタＮ７のゲート、ソースおよびドレインの各々は、内部ノードｃ、接地線ＧＮＤ２、マッチ線ＭＬの各々に接続されている。このようにして連想メモリが構成されている。
【０１１７】
次に、連想メモリの比較動作について説明する。
まず初期状態においてはサーチ線対ＳＬ、／ＳＬは共に「Ｌ」レベルである。仮に記憶ノードａ、ｂのデータが各々「Ｈ」レベル、「Ｌ」レベルであったとすると、ｎＭＯＳトランジスタＮ６はＯＮ状態、ｎＭＯＳトランジスタＮ５はＯＦＦ状態となっている。したがって、内部ノードｃはｎＭＯＳトランジスタＮ６を介してサーチ線／ＳＬと電気的に接続状態であり「Ｌ」レベルになる。ｎＭＯＳトランジスタＮ７はＯＦＦ状態であるため、マッチ線ＭＬと接地線ＧＮＤ２とは電気的に遮断状態である。マッチ線ＭＬは予め「Ｈ」レベルにプリチャージされている。
【０１１８】
比較動作が始まると、比較したいデータに応じてサーチ線ＳＬまたは／ＳＬのどちらか一方が「Ｌ」レベルから「Ｈ」レベルにドライブされる。いま、記憶ノードａに保持されているデータが「Ｈ」であるか「Ｌ」であるかを比較するために、検索データとしてサーチ線ＳＬは「Ｌ」レベルのままにし、サーチ線／ＳＬを「Ｈ」レベルにドライブしたとする。すると、ｎＭＯＳトランジスタＮ５はＯＦＦ状態、ｎＭＯＳトランジスタＮ６はＯＮ状態であるため、内部ノードｃはサーチ線／ＳＬと電気的に接続状態であるため「Ｈ」レベルとなり、ｎＭＯＳトランジスタＮ７がＯＮ状態となる。マッチ線ＭＬはｎＭＯＳトランジスタＮ７を介して接地線ＧＮＤ２と電気的に接続状態となる。したがって、マッチ線ＭＬは初期状態「Ｈ」レベルから「Ｌ」レベルに変化し、比較結果が不一致であったという情報が得られる。
【０１１９】
一方、検索データとしてサーチ線／ＳＬは「Ｌ」レベルのままにし、サーチ線ＳＬを「Ｈ」レベルにドライブしたとする。その場合は、ｎＭＯＳトランジスタＮ６を介して内部ノードｃはサーチ線／ＳＬと電気的に接続されているため「Ｌ」レベルになる。ｎＭＯＳトランジスタＮ７はＯＦＦ状態であり、マッチ線ＭＬは接地電位ＧＮＤ２と電気的に遮断状態であり、マッチ線ＭＬは初期プリチャージ状態である「Ｈ」レベルに保持される。その結果、比較結果が一致したという情報が得られる。その後、サーチ線対ＳＬ、／ＳＬを共に「Ｌ」レベルに戻し、マッチ線ＭＬを再びプリチャージして「Ｈ」レベルにすることで比較動作が完了する。
【０１２０】
なお、通常の読出動作および書込動作は実施の形態１と同じであるため省略する。
【０１２１】
次に、上記の連想メモリセルの平面レイアウト構成について説明する。
図１４は、本発明の実施の形態４における連想メモリセルのレイアウト構成を示す概略平面図である。図１５および図１６は、図１４のレイアウト構成を積層方向に分割して示す概略平面図である。
【０１２２】
図１４〜図１６を参照して、本実施の形態のレイアウト構成は、図２〜図４の構成と比較して、読出し専用ポートを構成するｎＭＯＳトランジスタＮ５、Ｎ６の代わりに連想メモリ用のｎＭＯＳトランジスタＮ５〜Ｎ８を設けた点と、読出し用ビット線ＲＢＬおよび読出し用ワード線ＲＷＬとの代わりにサーチ線対ＳＬ、／ＳＬおよびマッチ線ＭＬとを設けた点とにおいて主に異なる。
【０１２３】
連想メモリ用のｎＭＯＳトランジスタＮ５〜Ｎ７の各々は、ｐ型ウェルＰＷ１内に形成されている。ｎＭＯＳトランジスタＮ５は、１対のｎ型拡散領域ＦＬ２３０、ＦＬ２０３よりなるソースおよびドレインと、ゲートＰＬ１とを有している。ｎＭＯＳトランジスタＮ６は、１対のｎ型拡散領域ＦＬ２０２、ＦＬ２０３よりなるソースおよびドレインと、ゲートＰＬ２とを有している。ｎＭＯＳトランジスタＮ７は、１対のｎ型拡散領域ＦＬ２０４、ＦＬ２０５よりなるソースおよびドレインと、ゲートＰＬ４とを有している。
【０１２４】
ｎＭＯＳトランジスタＮ５とＮ６との各ｎ型拡散領域ＦＬ２０３は共通の拡散領域より構成されており、コンタクトホールを介して第１金属配線によりゲートＰＬ４と電気的に接続されている。ｎＭＯＳトランジスタＮ５のゲートＰＬ１とｎＭＯＳトランジスタＮ１のゲートＰＬ１とｐＭＯＳトランジスタＰ１のゲートＰＬ１とは、共通のドープト多結晶シリコン配線より構成されている。ｎＭＯＳトランジスタＮ６のゲートＰＬ２とｎＭＯＳトランジスタＮ２のゲートＰＬ２とｐＭＯＳトランジスタＰ２のゲートＰＬ２とは、共通のドープト多結晶シリコン配線より構成されている。
【０１２５】
ｎ型拡散領域ＦＬ２３０にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールを介してサーチ線ＳＬとなる第２金属配線が電気的に接続されている。ｎ型拡散領域ＦＬ２０２にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールを介してサーチ線／ＳＬとなる第２金属配線が電気的に接続されている。ｎ型拡散領域ＦＬ２０４にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールを介して接地線ＧＮＤ２となる第２金属配線が電気的に接続されている。これらの第２金属配線は他の第２金属配線と平行に延びている。
【０１２６】
ゲートＰＬ４にはコンタクトホールを介して第１金属配線が電気的に接続されており、その第１金属配線には第１ビアホールを介して第２金属配線が電気的に接続されており、その第２金属配線には第２ビアホールを介してマッチ線ＭＬとなる第３金属配線が電気的に接続されている。このマッチ線ＭＬは、ワード線ＷＬと平行に延びている。
【０１２７】
なお、これ以外のレイアウト構成については、図２〜図４の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１２８】
本実施の形態によれば、上記のように連想メモリセルのレイアウトを構成することにより、実施の形態１と同様、ビット線の配線長を短くできるため、アクセスタイムの高速化を図ることができる。また、ドープト多結晶シリコン配線の向きが同一方向になるので、ゲート寸法の制御が容易になる。また、接地線を分けて配線することができるため、ノイズ対策、リーク低減、高速化などが図れる。また、メモリセルのレイアウト形状が横方向に長くなるため、ビット線と同じ配線層でセル内に通過配線を設けることができ、設計の自由度が高まるためコスト低減に繋がるという利点がある。さらに、非選択列の読出ビット線での消費電力を低減できるという効果がある。
【０１２９】
（実施の形態５）
図１７は、本発明の実施の形態５におけるＳＲＡＭのメモリセルの等価回路を示す図である。図１７を参照して、本実施の形態の等価回路の構成は、図１３に示す実施の形態４の構成と比較して、ｎＭＯＳトランジスタＮ８が追加されている点において異なる。このｎＭＯＳトランジスタＮ８のゲート、ソースおよびドレインの各々が、内部ノードｃ、接地電位ＧＮＤ２およびマッチ線ＭＬの各々に電気的に接続されている。
【０１３０】
なお、これ以外の等価回路の構成については、図１３に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明は省略する。
【０１３１】
次に、上記の連想メモリセルの平面レイアウト構成について説明する。
図１８は、本発明の実施の形態５における連想メモリセルのレイアウト構成を示す概略平面図である。図１９および図２０は、図１８のレイアウト構成を積層方向に分割して示す概略平面図である。
【０１３２】
図１８〜図２０を参照して、本実施の形態のレイアウト構成は、図１４〜図１６の構成と比較して、ｎＭＯＳトランジスタＮ８が追加されている点において主に異なる。
【０１３３】
ｎＭＯＳトランジスタＮ８はｐ型ウェルＰＷ１内に形成されている。ｎＭＯＳトランジスタＮ８は、１対のｎ型拡散領域ＦＬ２０６、ＦＬ２０５よりなるソースおよびドレインと、ゲートＰＬ４とを有している。
【０１３４】
ｎＭＯＳトランジスタＮ７とＮ８との各ｎ型拡散領域ＦＬ２０５は共通の拡散領域より構成されており、各ゲートＰＬ４は共通のドープト多結晶シリコン配線より構成されている。
【０１３５】
ｎ型拡散領域ＦＬ２０４とＦＬ２０６との各々にはコンタクトホールを介して別々の第１金属配線が電気的に接続されており、その別々の第１金属配線の各々には第１ビアホールを介して接地線ＧＮＤ２となる第２金属配線が電気的に接続されている。
【０１３６】
なお、これ以外のレイアウト構成については、図１４〜図１６の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１３７】
本実施の形態では、ｎＭＯＳトランジスタＮ８を追加したことにより、マッチ線ＭＬの引き抜きを早くすることができるため、比較動作の高速化を図ることができる。
【０１３８】
それ以外の本実施の形態の効果は実施の形態４の効果とほぼ同じであるためその説明は省略する。上記の実施の形態１〜５においては、各トランジスタとしてＭＯＳトランジスタについて説明したが、これらのトランジスタは、ＭＩＳ（Metal Insulator Semiconductor）であってもよい。また、各トランジスタの導電型はｐ型とｎ型とが逆であってもよい。
【０１３９】
また、上記実施の形態１〜５においては、ＳＲＡＭメモリセルを形成する基板としてバルクのシリコン基板を用いた場合について説明したが、その基板としてＳＯＩ（Silicon On Insulator）基板が用いられてもよい。以下、ＳＯＩ基板を用いた場合の構成について実施の形態１の構成を例に挙げて説明する。
【０１４０】
図２１は本発明の実施の形態１におけるＳＲＡＭのメモリセルにおいてＳＯＩ構造を適用した場合の構成を示す概略平面図であり、図２２は図２１のＸＸＩ−ＸＸＩ線に沿う概略断面図である。なお、説明の便宜上、図２１においては第１金属配線までのレイアウトを示している。
【０１４１】
図２１および図２２を参照して、ＳＯＩ基板４は、たとえばシリコンよりなる半導体基板１と、たとえば埋込み酸化膜よりなる絶縁層２と、たとえば薄膜のシリコン層よりなる半導体層３とが順次積層された構成を有している。このため、図３に示すようにウェルＰＷ０、ＰＷ１、ＮＷが存在しない。埋込み酸化膜２上の半導体層３以外の領域は酸化絶縁膜５で覆われている。この酸化絶縁膜５は、複数の半導体層３の各々を電気的に分離する素子分離領域を形成している。
【０１４２】
なお、上述した基板の構成以外は図１〜図４に示す実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１４３】
また、上記においては実施の形態１の構成にＳＯＩ基板の適用した場合について説明したが、実施の形態２〜５の構成に上記のＳＯＩ基板が適用されてもよい。
【０１４４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４５】
【発明の効果】
以上説明したように本発明の１の局面に従う半導体記憶装置によれば、第１および第４のアクセストランジスタが第１のウェル領域に配置され、第２のアクセストランジスタが第２のウェル領域に配置されている。そして、第１のウェル領域と第２のウェル領域との間に第１導電型のウェル領域が挟まれている。これにより、第１のアクセストランジスタのドレインに接続される第１の書込み用ビット線と第４のアクセストランジスタのドレインに接続される第２の書込み用ビット線とを第１導電型のウェル領域の一方側に配置でき、かつ第２のアクセストランジスタのドレインに接続される読出し用ビット線を第１導電型のウェル領域の他方側に配置することができる。このため、読出し用ビット線と第１および第２の書込み用ビット線とを各々別のウェル領域（第１のウェル領域と第２のウェル領域）内に離して配線することができる。よって、クロストークノイズによるポート間干渉の問題を回避することができる。
【０１４６】
また、この半導体記憶装置の配置構成とすることにより、各トランジスタの電気的に接続されるべきゲートをすべて共通のゲート配線で構成することができる。また、この半導体記憶装置の配置構成とすることにより、メモリセル領域内に配置されたすべてのトランジスタのゲートを同一方向に延在させることができる。このため、そのゲートの延在方向に直交する方向をビット線の延在方向とすれば、メモリセルのビット線方向の寸法を小さくすることができる。これにより、ビット線の配線容量およびビット線同士の線間容量を小さくすることができ、アクセスタイムを速くすることができる。また、メモリセル領域内に配置されたすべてのトランジスタのゲートが同一方向に延在しているため、所望の寸法に仕上げるための最適化が容易となり、製造上のばらつきに対するマージンを向上することができる。
【０１４７】
上記１の曲面において好ましくは、第１のドライバトランジスタのソースが接続される第１の電源配線と、第２のドライバトランジスタのソースが接続される第２の電源配線と、第３のアクセストランジスタのソースが接続される第３の電源配線と、第１の負荷トランジスタのソースと前記第２の負荷トランジスタのソースとが接続される第４の電源配線と、読出し用ビット線の配線と、第１の書込み用ビット線の配線と、第２の書込み用ビット線の配線とはそれぞれ、上記第１導電型のウェル領域と上記第１のウェル領域との境界線と、上記第１導電型のウェル領域と上記第２のウェル領域との境界線とに対して同一の方向に延在し、かつ同一の配線層に配置されている。第１の電源配線は、第１の書込み用ビット線の配線と第２の書込み用ビット線の配線との間に配置され、第４の電源配線は、第１の書込み用ビット線の配線と第２の電源配線との間に配置され、読出し用ビット線の配線は、第２の電源配線と第３の電源配線との間に配置される。
【０１４８】
これにより、ビット線長を短くすることができる。また、読出し用ビット線の配線は固定電位である接地線に挟まれるため、読出し用ビット線の読出し動作を行なう際に電位レベルが変動して読出し用ビット線にクロストークノイズを与える可能性を低減することができる。
【０１４９】
本発明の他の局面に従う半導体記憶装置によれば、上述した本発明の１の局面に従う半導体記憶装置と同様に、第１および第４のアクセストランジスタが第１のウェル領域に配置され、第２のアクセストランジスタが第２のウェル領域に配置されている。そして、第１のウェル領域と第２のウェル領域との間に第１導電型のウェル領域が挟まれている。よって、クロストークノイズによるポート間干渉の問題を回避することができる。また、この半導体記憶装置の配置構成とすることにより、各トランジスタの電気的に接続されるべきゲートをすべて共通のゲート配線で構成することができる。
【０１５０】
さらに、読出し用ビット線の配線が、固定電位にできる第２の電源配線と第３の電源配線との間に配置されているため、読出し用ビット線の読出し動作を行なう際に電位レベルが変動して読出し用ビット線にクロストークノイズを与える可能性を低減することができる。
【０１５１】
上記他の局面において好ましくは、第１のドライバトランジスタのゲートと第１の負荷トランジスタのゲートとは共通の第１のゲート配線で構成されている。第２のアクセストランジスタのゲートは第２のゲート配線で構成されている。第１のアクセストランジスタのゲートと第４のアクセストランジスタのゲートとは共通の第３のゲート配線で構成されており、第２の負荷トランジスタのゲートと第２のドライバトランジスタのゲートと、第３のアクセストランジスタのゲートとは共通の第４のゲート配線で構成されている。
【０１５２】
このような構成とすることにより、各トランジスタの電気的に接続されるべきゲートをすべて共通のゲート配線で構成することができるとともに、クロストークノイズの発生を抑制することができる。
【０１５３】
上記１の局面または上記他の曲面において好ましくは、第１の電源配線と第２の電源配線には第１の電源電圧を供給し、第３の電源配線には第２の電源電圧を供給し、それぞれ、異なる電源電圧を供給可能とする。
【０１５４】
このように、第１の電源配線と第２の電源配線である接地線と、第３の電源配線である接地線とを分けて配線すれば、それぞれの接地線に対して異なる電源電圧を供給することができる。したがって、それぞれの接地線は独立に動作するため、一方の接地線のノイズが他方の接地線に影響を及ぼすことを抑制することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１におけるＳＲＡＭのメモリセルの等価回路を示す図である。
【図２】  本発明の実施の形態１におけるＳＲＡＭのメモリセルのレイアウト構成を示す概略平面図である。
【図３】  図２のレイアウトを積層方向に分けた下層側レイアウトを示す概略平面図である。
【図４】  図２のレイアウトを積層方向に分けた上層側レイアウトを示す概略平面図である。
【図５】  本発明の実施の形態２におけるＳＲＡＭのメモリセルの等価回路を示す図である。
【図６】  本発明の実施の形態２におけるＳＲＡＭのメモリセルのレイアウト構成を示す概略平面図である。
【図７】  図６のレイアウトを積層方向に分けた下層側レイアウトを示す概略平面図である。
【図８】  図６のレイアウトを積層方向に分けた上層側レイアウトを示す概略平面図である。
【図９】  本発明の実施の形態３におけるＳＲＡＭのメモリセルの等価回路を示す図である。
【図１０】  本発明の実施の形態３におけるＳＲＡＭのメモリセルのレイアウト構成を示す概略平面図である。
【図１１】  図１０のレイアウトを積層方向に分けた下層側レイアウトを示す概略平面図である。
【図１２】  図１０のレイアウトを積層方向に分けた上層側レイアウトを示す概略平面図である。
【図１３】  本発明の実施の形態４におけるＳＲＡＭのメモリセルの等価回路を示す図である。
【図１４】  本発明の実施の形態４におけるＳＲＡＭのメモリセルのレイアウト構成を示す概略平面図である。
【図１５】  図１４のレイアウトを積層方向に分けた下層側レイアウトを示す概略平面図である。
【図１６】  図１４のレイアウトを積層方向に分けた上層側レイアウトを示す概略平面図である。
【図１７】  本発明の実施の形態５におけるＳＲＡＭのメモリセルの等価回路を示す図である。
【図１８】  本発明の実施の形態５におけるＳＲＡＭのメモリセルのレイアウト構成を示す概略平面図である。
【図１９】  図１８のレイアウトを積層方向に分けた下層側レイアウトを示す概略平面図である。
【図２０】  図１８のレイアウトを積層方向に分けた上層側レイアウトを示す概略平面図である。
【図２１】  本発明の実施の形態１におけるＳＲＡＭのメモリセルにおいてＳＯＩ構造を適用した場合の構成を示す概略平面図である。
【図２２】  図２１のＸＸＩ−ＸＸＩ線に沿う概略断面図である。
【図２３】  一般的なＳＲＡＭのメモリセルの等価回路を示す図である。
【図２４】  従来の６トランジスタ型ＳＲＡＭメモリセルのレイアウト構成を示す概略平面図である。
【図２５】  特開平１０−１７８１１０の公報に開示されたＳＲＡＭメモリセルの下層側の平面レイアウト構成を示す概略平面図である。
【図２６】  特開平１０−１７８１１０の公報に開示されたＳＲＡＭメモリセルの上層側の平面レイアウト構成を示す概略平面図である。
【符号の説明】
１  基板、２，５  絶縁層、３  半導体層、４  ＳＯＩ基板、  ＢＬ，／ＢＬビット線、／ＳＬ  サーチ線、／ＷＢＬ  書込み用ビット線、ＦＬ１００，ＦＬ１１０〜ＦＬ１１３  ｎ型拡散領域、ＦＬ２００〜ＦＬ２０６，ＦＬ２２０〜ＦＬ２１２，，ＦＬ２２１，ＦＬ２３０，ＦＬ２４０，ＦＬ２４１  ｎ型拡散領域、ＧＮＤ，ＧＮＤ１，ＧＮＤ２  接地線、ＭＬ  マッチ線、Ｎ１，Ｎ２  ドライバトランジスタ、Ｎ３，Ｎ４  アクセストランジスタ、Ｎ５〜Ｎ８  ｎＭＯＳトランジスタ、Ｐ１，Ｐ２  負荷トランジスタ、ＰＬ１〜ＰＬ６  ゲート、ＰＷ０，ＰＷ１  ｐ型ウェル、ＮＷ  ｎ型ウェル、ＲＢＬ  読出し用ビット線、ＲＣＬ  列選択信号線、ＲＷＬ  読出し用ワード線、ＳＬ，／ＳＬ  サーチ線、ＶＤＤ  電源線、ＷＢＬ  書込み用ビット線、ＷＬ  ワード線、ＷＷＬ  書込み用ワード線、ａ，ｂ  記憶ノード、ｃ  内部ノード。
【図１】
0004278338.tif 000002
【図２】
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【図３】
0004278338.tif 000004
【図４】
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【図５】
0004278338.tif 000006
【図６】
0004278338.tif 000007
【図７】
0004278338.tif 000008
【図８】
0004278338.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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