(57)【特許請求の範囲】
【請求項１】
電源レールとアースとを有し、シリアルバス構造体を通してケーブルとの間でデジタルデータ転送を行うための、システム内に設けられたケーブルに直接結合されたシリアルバス構造体の出力ドライバー回路であって、
電流源と、
前記電流源に結合されていて、基準電圧ノードを提供する第１サブ回路部分と、
前記電流源に結合されていて、外部バイアス電圧ノードおよび共通モード電圧ノードを提供する第２サブ回路部分であって、前記外部バイアス電圧ノードが前記ケーブルに結合された、第２サブ回路部分と、
前記第１サブ回路部分と前記第２サブ回路部分との間に結合されており、前記出力ドライバー回路に対し内部電圧バイアス作動モードおよび外部電圧バイアス作動モードを設定するスイッチであって、該スイッチは、その１つの入力に基準電圧を受け、別の入力に内部バイアス電圧を受け、もう１つの別の入力に共通モード電圧を受け、かつ一対の出力端を有する、スイッチと、
正の入力端および負の入力端、ならびに出力端を有する増幅器であって、前記正の入力端および負の入力端の各々が前記スイッチの出力端の対のそれぞれの一方に結合されており、前記内部電圧バイアス作動モードでは内部バイアス電圧と共通モード電圧との差を増幅し、更に外部電圧バイアス作動モードでは基準電圧と共通モード電圧との差を増幅するようになっており、前記増幅器の前記出力端が第１サブ回路部分および第２サブ回路部分に結合されており、増幅された電圧差を前記第１サブ回路部分および第２サブ回路部分に供給するようになっている増幅器を備え、前記内部電圧バイアス作動モードでは前記共通モード電圧が前記内部バイアス電圧とされ、前記外部電圧バイアス作動モードでは前記共通モード電圧が前記基準電圧とされる、シリアルバス構造体の出力ドライバー回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ドライバーに関し、より詳細には内外の電圧バイアスを有するデュアルモードのＩＥＥＥ１３９４−１９９５／１３９４ｂ準拠出力ドライバー回路に関する。
【０００２】
【従来の技術】
電気電子エンジニア協会（ＩＥＥＥ）の規格１３９４によれば、シリアルバスアーキテクチャはマルチメディアデータの伝送を行うことができる。このＩＥＥＥ１３９４−１９９５規格は業務用および民生用電子機器およびコンピュータ用のデジタルデータのトランスポートの技術革新を行った。デジタルデバイスを相互に接続する余裕のある高速方法を提供することにより、より汎用性のあるＩ／Ｏコネクションが確立された。このシリアルバスアーキテクチャは電子娯楽、通信および計算だけでなくテストおよび測定、コマンドおよび制御、ならびにコンピュータ周辺機器も含む、デジタルデータのトランスポートに関連するすべてのデバイスを統合する基礎となっている。スケーラブルなアーキテクチャとフレキシブルなピアツーピアのトポロジーは、オンタイムマルチメディアのためのリアルタイムの処理条件と共に、プリンタおよびコンピュータのハードドライブからデジタルオーディオおよびビデオハードウェアまでの範囲のデバイスを接続する上でこのＩＥＥＥ１３９４−１９９５を理想的なものにしている。
【０００３】
ＩＥＥＥ１３９４−１９９５規格のアップデートなバージョンであるＩＥＥＥ１３９４ｂは、大容量記憶装置、民生用電子機器および自動車アプリケーションのための高性能のシリアルバスアーキテクチャを提供している。特に新しい規格であるＩＥＥＥ１３９４ｂは先の世代であるＩＥＥＥ１３９４−１９９５は、デバイスの測度を毎秒８００、１６００および３２００メガビット（Ｍｂｐｓ）まで倍にするだけでなく、距離も１００ｍまで延ばしている。従って、この改正された規格はアップル（Apple）（登録商標）およびテキサスインスツルメンツ社（Texas Instruments Inc）（登録商標）によって開発されたファイアワイヤー（FireWire）（登録商標）シリアルバスアーキテクチャを含む１３９４用の高性能のシリアルバスのための新しいアプリケーションのための途を切り拓くものである。これら性能が高められた特徴によってパソコン、大容量記憶装置、民生用電子機器および自動車アプリケーションの設計者はアーキテクチャを簡略し、コストを低減しながら、設計の機能を増すことが可能となった。特に、ＩＥＥＥ１３９４ｂシリアルバス設計はマルチメディアのようなハイバンド幅のアプリケーションに理想的である。高速アクセスを行う他に、このＩＥＥＥ１３９４ｂはプラグアンドプレイ接続、ホットスワッピング、同一バスでの多数のスピードおよび等時性データ転送をサポートするだけでなく、周辺デバイスへの給電もサポートしている。従って、この新しい規格に準拠したシステムの利点としては、デジタルマルチメディア周辺機器の作動が簡単なシームレスに統合されたネットワークが得られることが挙げられる。
【０００４】
ＩＥＥＥ１３９４規格は、トランザクション層、リンク層および物理層に結合されたシリアルバス管理ブロックを含むプロトコルを定めている。物理層はデバイスまたはアプリケーションとＩＥＥＥ１３９４ケーブルとの間の電気的かつ機械的な接続を行う。物理層は、ＩＥＥＥ１３９４バスに結合されたすべてのデバイスがバスへのアクセスをすることを保証するためのアービットレーションを行うだけでなく、実際のデータの送受信も行う。
【０００５】
ＩＥＥＥ１３９４に準拠したアーキテクチャはプロセッサバスによりローカルメモリおよびリンク層に結合された中央処理ユニットを含む。このリンク層は制御およびデータ信号を使って物理層に結合する。物理層はネットワークまたはシステム内の他のすべての周辺デバイスに結合数ケーブルに直接接続している。
【０００６】
【発明が解決しようとする課題】
旧１３９４−１９９５規格を有する周辺デバイスを新しい規格に準拠したネットワークに結合する際に問題が生じる。特に、ＩＥＥＥの１３９４−１９９５規格の物理層におけるドライバーは、ある範囲の外部バイアス電圧にわたって制御されている。しかしながら、これと対照的に、ＩＥＥＥの１３９４ｂ規格に準拠した物理層におけるドライバーは、ある範囲の内部バイアス電圧にわたって制御される。
【０００７】
ネットワーク通信システムの基本トランスポート層として、ＩＥＥＥ１３９４−１９９５とＩＥＥＥ１３９４ｂとの双方を使用するデバイスの間で通信を行う必要がある。したがって、ＩＥＥＥ１３９４ｂに準拠したドライバーは、旧規格のＩＥＥＥ１３９４−１９９５に準拠した周辺デバイスとコンパーチブルになるように後退しなければならない。
【０００８】
従って、ＩＥＥＥ１３９４−１９９５規格を満たすように、外部からバイアスがかけられ、かつＩＥＥＥ１３９４ｂ規格を満たすように内部からバイアスがかけられるデュアルモードのドライバーが求められている。
【０００９】
【課題を解決するための手段】
最初の規格、すなわちＩＥＥＥ１３９４−１９９５と最新の規格ＩＥＥＥ１３９４ｂとの間のドライバーのコンパティビリティがないという上記欠陥を解決するために、本発明はＩＥＥＥ１３９４ｂ準拠物理層（ＰＨＹ）回路のアーキテクチャにおけるデュアルモードの出力ドライバー回路を教示するものである。シリアルバス構造体を通し、ケーブルとの間でデジタルデータを転送するためのシステム内でケーブルに直接結合されたシリアルバス構造体のうちの、本発明に係わる出力ドライバー回路は、電流源と、第１サブ回路部分と、第２サブ回路部分と、スイッチと、増幅器とを含む。第１サブ回路部分は基準電圧ノードを含む。電流源は電流を発生するように、第１サブ回路部分および第２サブ回路部分の双方に接続している。第２サブ回路部分は外部バイアス電圧ノードと共通モードの電圧ノードとを含み、ここで、外部バイアス電圧ノードはケーブルに接続している。スイッチは第１サブ回路部分と第２サブ回路部分とを結合し、イネーブル信号に応答し、出力ドライバー回路のために内部バイアス電圧作動モードと外部バイアス電圧作動モードとを切り替えるようになっている。このスイッチは基準電圧ノードを通して基準電圧を受けると共に、共通モードの電圧ノードを通して共通モードの電圧を受けるように結合している。更に、このスイッチには内部バイアス電圧が供給される。内部バイアス電圧作動モードでは、増幅器はスイッチを第１および第２サブ回路部分に接続し、共通モードの電圧と内部バイアス電圧との間の電圧差を増幅し、供給するようになっている。別の作動モードでは、増幅器はスイッチを第１および第２サブ回路部分に接続し、外部バイアス電圧モードで作動しながら、基準電圧と共通モード電圧との間の電圧差を増幅し、供給するようになっている。
【００１０】
従って、本発明に係わるデュアルモードドライバーはある範囲の外部バイアス電圧にわたって制御される電流を外部バイアス電圧によってドライブできるようにしたり、また、ドライバー内の電流を内部バイアス電流がドライブできるようにする。この出力ドライバー回路はケーブルに対してバイアスをかける。このバイアス電圧はケーブルの他端に接続された受信機からの微弱なバイアスを克服するのに十分強力である。更に、外部バイアスモードでは、基準電圧の電圧マッチングを行うことにより適正なドライブ電流が維持される。
【００１１】
この回路設計の利点は、ドライバーの出力端において必要な回路が少なくなるので、シリコン面積が大幅に少なくなり、出力キャパシタンスが大幅に低下したデュアルモードの出力ドライバー回路が得られることであるが、この回路だけに限定されるものではない。この出力ドライバーはボンドパッドの近くの回路の密集度が最小になること、および必要な電力が少なくなることにより、マッチング性が高くなっている。更に、本発明に係わる出力ドライバーによれば、内部バイアス電圧モードと外部バイアス電圧モードを提供するために多数のドライバーを使用する方法で必要となる冗長な基準電流および基準電圧が不要となる。
【００１２】
本発明およびその利点をより完全に理解するために、次に添付図面と共に次の説明を参照する。図中、同様な番号は同様な部品を示す。
【００１３】
【発明の実施の形態】
添付図面は計算システム内でデジタルデータを転送するためのケーブル（図示されず）に直接接続されているシリアルバス構造体に含まれる本発明に係わる出力ドライバー回路１０を示す。出力ドライバー回路１０は電流源Ｉ1と、第１サブ回路部分１２と、第２サブ回路部分１４と、スイッチ１８と増幅器２０とを含む。第１サブ回路部分１２は電流ミラーを含み、この電流ミラーはトランジスタＱ1およびＱ2と、基準電圧ノードＶrefを形成するように結合されたトランジスタＱ4およびＱ5と、トランジスタＱ6とを含む。第２サブ回路部分１４はトランジスタＱ1およびＱ3を備えた電流ミラーを含む。トランジスタＱ8〜Ｑ11と抵抗器Ｒ1〜Ｒ4は結合し、外部電圧バイアスノードＶextおよび共通モード電圧ノードＶcmを形成し、ここで、外部電圧バイアスノードＶextはケーブル（図示されず）に接続している。電流源Ｉ1は電流を生じるように第１サブ回路部分１２および第２サブ回路部分１４の各々で、それぞれの電流ミラーに接続している。スイッチ１８は第１サブ回路部分１２と第２サブ回路部分１４とを結合し、イネーブル信号ノードＥＮにおけるイネーブル信号の受信に応答して出力ドライバー回路に対する内部電圧バイアス作動モードと外部電圧作動モードとを切り替えている。スイッチ１８は基準電圧ノードＶrefを通し、基準電圧を受信し、更に共通モード電圧ノードＶcmを通して共通モード電圧を受信するように結合している。更に、スイッチ１８には内部バイアス電圧Ｖintが供給される。内部電圧バイアス動作モードでは増幅器２０はスイッチ１８をトランジスタＱ6およびＱ7に接続し、共通モード電圧Ｖcmと内部バイアス電圧Ｖintとの間の電圧差を増幅し、増幅された電圧差を第１サブ回路部分１２および第２サブ回路部分１４へそれぞれ供給するようになっている。別の例では、増幅器２０は外部電圧バイアスモードで作動しながら、スイッチ１８を第１サブ回路部分１２および第２サブ回路部分１４に接続し、基準電圧Ｖrefと共通モード電圧Ｖcmとの間の電圧差を増幅し、増幅された電圧差を供給するようになっている。
【００１４】
作動時に、電流源Ｉ1からの基準電流はトランジスタＱ1を通過し、ミラー化されて基準電流に比例した電流がトランジスタＱ2、Ｑ4、Ｑ5およびＱ6を流れ（a reference current … is mirrored onto transistors Ｑ2、Ｑ4、Ｑ5 and Ｑ6）、トランジスタＱ4およびＱ5をオンにする。これらトランジスタＱ4およびＱ5の目的は、出力端におけるトランジスタＱ8、Ｑ9、Ｑ10およびＱ11の両端での電圧低下分をマッチングさせることである。従って、トランジスタＱ4およびＱ5の大きさは、これらの両端での電圧低下分がトランジスタＱ8、Ｑ9、Ｑ10およびＱ11の両端での電圧低下分と同じとなるようにしなければならない。トランジスタＱ8、Ｑ9、Ｑ10およびＱ11のゲートはノードＤ1、Ｄ2、Ｄ3およびＤ4においてデジタル信号に結合している。これら信号はこれらトランジスタＱ8、Ｑ9、Ｑ10およびＱ11をオンオフにスイッチングする。トランジスタＱ4の両端の電圧は電圧ノードＶrefに印加される電圧からトランジスタＱ2の両端の電圧低下分を引いた大きさの電圧である。第１モードでは、ノードＶcmにより外部バイアス電圧が検出される。スイッチ１８のイネーブルノードＥＮのためのイネーブル信号はトランジスタＱ12、Ｑ13、Ｑ18およびＱ19によって形成される２つのパスゲートがイネーブルされるように低レベルにスイッチングされる。この結果、ノードＶrefからの電圧は増幅器２０のための正の入力信号であり、ノードＶcmからの信号は増幅器２０のための負の入力信号となっている。外部バイアス電圧Ｖextは電圧ノードＶcmにおける共通モード電圧を発生するのに使用され、ここで、抵抗器Ｒ1およびＲ2は共通モード電圧を検出し、抵抗器Ｒ3およびＲ4はシリアルバス構造体に接続される任意のケーブルに対するインピーダンスマッチングを行うようになっている。電圧Ｖcmが電圧Ｖrefよりも大であれば、増幅器２０の出力は低下し、これによってより大きい電流がトランジスタＱ6およびＱ7を流れる。トランジスタＱ6における電流はトランジスタＱ6およびＱ7のゲートとソースが結合することに起因し、ミラー化されて、飽和領域およびトライオード領域において比例した電流がトランジスタＱ7を流れる。この結果、ノードＶcmにおける電圧はノードＶrefにおける電圧とされる。
【００１５】
第２モードでは、内部バイアス電圧Ｖintはスイッチ１８によって検出される。トランジスタＱ1を通る電流は、トランジスタＱ2、Ｑ4、Ｑ5およびＱ6を通るように入力に比例した出力がされる。スイッチ１８のイネーブル信号ＥＮはトランジスタＱ14、Ｑ15、Ｑ16およびＱ17によって形成された２つのパスゲートがイネーブルされるように、高レベルに切り替わる。この結果、電圧ノードＶintからの電圧は増幅器２０２に対する負の入力信号となり、電圧ノードＶcmからの内部電圧は増幅器２０に対する正の入力信号となる。この時点で、電圧Ｖextは存在しないので、ドライバー回路１０はノードＶcmに共通ノード電圧を発生する。外部バイアス電圧ノードＶextで受信されるケーブルからの微弱なバイアス電圧でもノードＶintにおける内部バイアス電圧の強度に起因し、ノードＶcmでの共通モード電圧を変えることはない。ほとんどのケースでは、ノードＶcmでの共通モード電圧はノードＶintでの電圧よりも低く、これによって増幅器２０の出力が低下され、トランジスタＱ7をより大きい電流が通過するので、これによって電圧ノードＶcmでの共通モード電圧は電源レール電圧Ｖccまで引き上げられる。これと同時に、トランジスタＱ3の両端の電圧はノードＶcmをアース電圧まで引き下げる。ノードＶcmでの共通モード電圧と内部バイアス電圧Ｖintとが等しくなると、トランジスタＱ3からの電流とトランジスタＱ7からの電流とがバランスする。最終的に、ノードＶcmでの共通モード電圧はノードＶintでの内部バイアス電圧となる。
【００１６】
この回路設計の利点は、高性能であり、簡単であり、かつコスト的に効果的な構造のＩＥＥＥ１３９４ｂに準拠したシリアルバスの物理層のためのデュアルモードドライバーが得られることであるが、これだけに限定されるものではない。特に本発明に係わるドライバーは先にレリースされた規格であるＩＥＥＥ１３９４−１９９５を満たすようにＩＥＥＥ１３９４ｂのシリアルバスに下位互換性を与える（backwards compliant）。
【００１７】
本明細書に同時に引用し、この明細書と共に公衆が点検できるように公開されているすべての論文および文献について、読者が注意を払うことを望む。
これらすべての論文および文献の内容を本明細書で援用する。
【００１８】
（添付した特許請求の範囲、要約書および図面を含む）本明細書に開示されたすべての特徴事項は、特に明記しない限り、同じ均等な、または同様な目的を果たす別の特徴事項と置換できる。従って、特に明記しない限り、本明細書に開示した各特徴事項は一連の包括的な均等または同様な特徴事項のうちの一例にすぎない。
【００１９】
これまで本明細書で使用した用語および表現は、本明細書では発明を説明するために使用したものであり、発明を限定するために使用したものではない。本発明の範囲は特許請求の範囲のみによって限定するされるものと認められるので、かかる用語および表現を使用するに際し、これまで説明し、図示した特徴事項またはその一部の特徴の均等物を排除する意図はない。
【００２０】
以上の説明に関して、更に以下の項を開示する。
（１）  電源レール（power supply rail）とアース（ground）とを有し、シリアルバス構造体を通してケーブルとの間でデジタルデータ転送を行うための、システム内に設けられたケーブルに直接結合されたシリアルバス構造体の出力ドライバー回路において、
電流源と、
基準電圧ノードを有し、前記電流源に結合された第１サブ回路部分と、
ケーブルに結合された外部バイアス電圧ノードおよび共通モード電圧ノードを有し、前記電流源に結合された第２サブ回路部分と、
前記第１サブ回路部分と前記第２サブ回路部分との間に結合されており、前記出力ドライバー回路に対し、内部電圧バイアス作動モードおよび外部電圧バイアス作動モードを提供するスイッチであって、基準電圧入力端、内部バイアス電圧入力端、共通モード電圧入力端、および一対の出力端を有し、前記基準電圧入力端が基準電圧ノードに結合されており、前記共通モード電圧入力端が共通モード電圧バイアスノードに結合されているスイッチと、
正の入力端および負の入力端、ならびに出力端を有する増幅器であって、前記正の入力端および負の入力端の各々が前記スイッチの出力端の対のそれぞれの一方に結合されており、前記内部電圧バイアス作動モードでは内部バイアス電圧と共通モード電圧との差を増幅し、更に外部電圧バイアス作動モードでは基準電圧と共通モード電圧との差を増幅するようになっており、前記出力端が第１サブ回路部分および第２サブ回路部分に結合されており、増幅された電圧差を前記第１サブ回路部分および第２サブ回路部分に供給するようになっている増幅器を備えた、シリアルバス構造体の出力ドライバー回路。
【００２１】
（２）  前記第１サブ回路部分が、
前記電流源に結合されており、該電流源によって供給される電流に比例した電流を出力させるための電流ミラーと、
ゲート、ドレインおよびソースを有し、該ソースが前記電流ミラーからの電流を受けるように結合されており、前記ゲートが電源レールに結合されている第１トランジスタと、
ゲート、ドレインおよびソースを有し、前記ドレインが前記基準電圧ノードを形成するように前記第１トランジスタのドレインに結合されており、前記ゲートがアースに結合されている第２トランジスタと、
ゲート、ドレインおよびソースを有し、前記ドレインが前記第２トランジスタの前記ソースに結合されており、前記ソースが電源レールに結合されており、前記ゲートが前記増幅器の出力端に結合されている第３トランジスタとを備えた、第１項記載の出力ドライバー回路。
【００２２】
（３）  前記電流ミラーが、
ゲート、ドレインおよびソースを有し、前記ドレインおよびゲートが前記電流源に結合されており、前記ソースがアースに結合されている第４トランジスタと、
ゲート、ドレインおよびソースを有し、前記ゲートが前記第４トランジスタのゲートに結合されており、前記ドレインが前記第１トランジスタのソースに結合されており、前記ソースがアースに結合されている第５トランジスタとを備えた、第２項記載の出力ドライバー回路。
【００２３】
（４）  前記第２サブ回路部分が、
前記電流源に結合されており、該電流源によって供給される電流に比例した電流を出力させるための電流ミラーと、
ゲート、ドレインおよびソースを有し、前記ソースが前記電流ミラーに結合されており、前記ゲートが第１デジタルデータノードに結合されている第１トランジスタと、
ゲート、ドレインおよびソースを有し、前記ソースが前記第１トランジスタのソースに結合されており、前記ゲートが第２デジタルデータノードに結合されている第２トランジスタと、
ゲート、ドレインおよびソースを有し、前記ドレインが前記第２トランジスタのドレインに結合されており、前記ゲートが第３デジタルデータノードに結合されている第３トランジスタと、
ゲート、ドレインおよびソースを有し、前記ドレインが前記第２トランジスタのドレインに結合されており、前記ゲートが第４デジタルデータノードに結合されている第４トランジスタと、
ゲート、ドレインおよびソースを有し、前記ゲートが前記増幅器の出力端に結合されており、前記ソースが電源レールに結合されており、前記ドレインが前記第３および第４トランジスタのドレインに結合されている第５トランジスタと、
前記第１トランジスタのドレインと共通モードの電圧ノードとの間に結合された第１抵抗器と、
前記第２トランジスタのドレインと共通モードの電圧ノードとの間に結合された第２抵抗器と、
前記第１トランジスタのドレインと前記外部バイアス電圧ノードとの間に結合された第１インピーダンスマッチング抵抗器と、
前記第１トランジスタのドレインと前記外部バイアス電圧ノードとの間に結合された第２インピーダンスマッチング抵抗器とを備えた、第１項記載の出力ドライバー回路。
【００２４】
（５）  前記電流ミラーが、
ゲート、ドレインおよびソースを有し、前記ドレインおよびゲートが前記電流源に結合されており、前記ソースがアースに結合されている第６トランジスタと、
ゲート、ドレインおよびソースを有し、前記ゲートが前記第６トランジスタのゲートに結合されており、前記ドレインが前記第１トランジスタのソースに結合されており、前記ソースがアースに結合されている第７トランジスタとを備えた、第４項記載の出力ドライバー回路。
【００２５】
（６）  前記スイッチが、
前記イネーブル信号を受け、反転されたイネーブル信号を発生するように結合されたインバータと、
前記増幅器の前記基準電圧入力端と正の入力端との間に結合されており、更に前記イネーブル信号および前記反転されたイネーブル信号を受けるように結合されている第１パスゲート回路と、
前記増幅器の共通モード電圧入力端と正の入力端との間に結合されており、更に前記イネーブル信号および前記反転されたイネーブル信号を受けるように結合されている第２パスゲート回路と、
前記増幅器の前記内部バイアス電圧入力端と負の入力端との間に結合されており、前記イネーブル信号および前記反転されたイネーブル信号を受けるように結合されている第３パスゲート回路と、
前記増幅器の共通モード電圧入力端と負の入力端との間に結合されており、更に前記イネーブル信号および前記反転されたイネーブル信号を受けるように結合されている第４パスゲート回路とを備えた、第１項記載の出力ドライバー回路。
【００２６】
（７）  前記第１パスゲート回路が、
ドレイン、ソースおよびゲートを有し、前記ゲートが反転されたイネーブル信号を受けるように結合されており、前記ドレインが前記増幅器の正の入力端に結合されており、前記ソースが前記基準電圧ノードに結合されている、ｎタイプのトランジスタと、
ドレイン、ソースおよびゲートを有し、前記ゲートがイネーブル信号を受けるように結合されており、前記ドレインが前記増幅器の正の入力端に結合されており、前記ソースが前記基準電圧ノードに結合されている、ｐタイプのトランジスタとを備えた、第６項記載の出力ドライバー回路。
【００２７】
（８）  前記第２パスゲート回路が、
ドレイン、ソースおよびゲートを有し、前記ゲートがイネーブル信号を受けるように結合されており、前記ドレインが増幅器の正の入力端に結合されており、前記ソースが共通モードの電圧ノードに結合されている、ｎタイプのトランジスタと、
ドレイン、ソースおよびゲートを有し、前記ゲートが反転されたイネーブル信号を受けるように結合されており、前記ドレインが前記増幅器の正の入力端に結合されており、前記ソースが前記共通モードの電圧ノードに結合されている、ｐタイプのトランジスタとを備えた、第６項記載の出力ドライバー回路。
【００２８】
（９）  前記第３パスゲート回路が、
ドレイン、ソースおよびゲートを有し、前記ゲートがイネーブル信号を受けるように結合されており、前記ドレインが前記増幅器の負の入力端に結合されており、前記ソースが前記内部バイアス電圧ノードに結合されている、ｎタイプのトランジスタと、
ドレイン、ソースおよびゲートを有し、前記ゲートが反転されたイネーブル信号を受けるように結合されており、前記ドレインが前記増幅器の負の入力端に結合されており、前記ソースが前記内部バイアス電圧ノードに結合されている、ｐタイプのトランジスタとを備えた、第６項記載の出力ドライバー回路。
【００２９】
（１０）  前記第４パスゲート回路が、
ドレイン、ソースおよびゲートを有し、前記ゲートが反転されたイネーブル信号を受けるように結合されており、前記ドレインが前記増幅器の負の入力端に結合されており、前記ソースが前記共通モードの電圧ノードに結合されている、ｎタイプのトランジスタと、
ドレイン、ソースおよびゲートを有し、前記ゲートがイネーブル信号を受けるように結合されており、前記ドレインが前記増幅器の負の入力端に結合されており、前記ソースが前記共通モードの電圧ノードに結合されている、ｐタイプのトランジスタとを備えた、第６項記載の出力ドライバー回路。
【００３０】
（１１）  前記バス構造体がＩＥＥＥ１３９４−１９９５／ＩＥＥＥ１３９４ｂバス構造体である、第１項記載の出力ドライバー回路。
【００３１】
（１２）  電源レールとアースとを有し、シリアルバス構造体を通してケーブルとの間でデジタルデータ転送を行うための、システム内に設けられたケーブルに直接結合されたシリアルバス構造体の出力ドライバー回路において、
電流源と、
前記電流源に結合されており、前記電流源によって発生される電流に比例した電流を出力させるための第１電流ミラーと、
ゲート、ドレインおよびソースを有し、前記ソースが前記電流ミラーからの電流を受けるように結合されており、前記ゲートが電源レールに結合されている第１トランジスタと、
ゲート、ドレインおよびソースを有し、前記ドレインが基準ノードを形成するように前記第１トランジスタのドレインに結合されており、前記ゲートがアースに結合されている第２トランジスタと、
ゲート、ドレインおよびソースを有し、前記ドレインが前記第２トランジスタのソースに結合されており、前記ソースが電源レールに結合されている第３トランジスタと、
第１、第２および第３入力端、および第１および第２出力端を有し、前記第１入力端が基準ノードに結合されており、前記第２入力端が内部バイアス電圧ノードに結合されており、第１作動モードと第２作動モードとの間で切り替えを行うようになっているスイッチと、
正の入力端、負の入力端および出力端を有し、前記正の入力端が前記スイッチの第１出力端に結合されており、前記負の入力端が前記スイッチの第２の出力端に結合されており、前記出力端が前記第３トランジスタのゲートに結合されている増幅器と、
ゲート、ドレインおよびソースを有し、前記ゲートが前記第３トランジスタのゲートに結合されており、前記ソースが電源レールに結合されている第４トランジスタと、
共通モードの電圧ノードおよび外部バイアス電圧ノードを有し、前記共通モードの電圧ノードが前記スイッチの第３入力端に結合されており、前記出力回路が前記第４トランジスタのドレインに結合されている出力回路と、
前記電流源と前記出力回路との間に結合されており、前記電流源によって発生された電流を入力に比例して出力させるようになっている第２電流ミラーとを備えた、シリアルバス構造体の出力ドライバー回路。
【００３２】
（１３）  前記出力回路が、
ゲート、ドレインおよびソースを有し、前記ソースが前記電流ミラーに結合されており、前記ゲートが第１デジタルデータノードに結合された第６トランジスタと、
ゲート、ドレインおよびソースを有し、前記ソースが前記電流ミラーに結合されており、前記ゲートが第２デジタルデータノードに結合された第６トランジスタと、
ゲート、ドレインおよびソースを有し、前記ドレインが前記第５トランジスタのドレインに結合されており、前記ゲートが第３デジタルデータノードに結合されており、前記ソースが前記第４トランジスタのドレインに結合された第７トランジスタと、
ゲート、ドレインおよびソースを有し、前記ドレインが前記第６トランジスタのドレインに結合されており、前記ゲートが第４デジタルデータノードに結合されており、前記ソースが前記第４トランジスタのドレインに結合された第８トランジスタと、
前記第１トランジスタのドレインと共通モードの電圧ノードとの間に結合された第１抵抗器と、
前記第２トランジスタのドレインと共通モードの電圧ノードとの間に結合された第２抵抗器と、
前記第１トランジスタのドレインと外部バイアス電圧ノードとの間に結合された第１インピーダンスマッチング抵抗器と、
前記第２トランジスタのドレインと外部バイアス電圧ノードとの間に結合された第２インピーダンスマッチング抵抗器とを備えた、第１２項記載の出力ドライバー回路。
【００３３】
（１４）  ＩＥＥＥ１３９４−１９９５／ＩＥＥＥ１３９４ｂに準拠した物理層（ＰＨＹ）回路のアーキテクチャにおけるデュアルモードの出力ドライバー回路（１０）は、最初の規格、すなわちＩＥＥＥ１３９４−１９９５と最新の規格、すなわちＩＥＥＥ１３９４ｂとの間でドライバーのコンパティビリティがないという欠陥を解決するものである。シリアルバス構造体を通し、ケーブルとの間でデジタルデータ転送するためのシステムにおいて、ケーブルに直接結合したシリアルバス構造体のこの出力ドライバー回路（１０）は、電流源（Ｉ1）と、第１サブ回路部分（１２）と、第２サブ回路部分（１４）と、スイッチ（１８）と、増幅器（２０）とを含む。第１サブ回路部分（１２）は基準電圧ノード（Ｖref）を含む。電流源（Ｉ1）は第１サブ回路部分（１２）と第２サブ回路部分（１４）の双方に接続しており、電流を発生するようになっている。第２サブ回路部分（１４）は外部バイアス電圧ノード（Ｖext）と共通モードの電圧ノード（Ｖcm）とを含み、ここで外部電圧バイアスノード（Ｖext）はケーブルに接続している。スイッチ（１８）は第１サブ回路部分（１２）と第２サブ回路部分（１４）とを結合し、イネーブル信号（ＥＮ）に応答し、出力ドライバー回路（１０）に対する内部バイアス電圧作動モードと外部バイアス電圧作動モードとを切り替える。スイッチ（１８）は基準電圧（Ｖref）と、内部バイアス電圧（Ｖint）と、共通モードの電圧（Ｖcm）とを受けるように結合している。増幅器（２０）はスイッチ（１８）を第１サブ回路部分（１２）および第２サブ回路部分（１４）に接続し、内部バイアス電圧作動モードでは共通モードの電圧（Ｖcm）と内部バイアス電圧（Ｖint）との間の増幅された電圧差を供給し、外部バイアス電圧作動モードでは基準電圧（Ｖref）と共通モードの電圧（Ｖcm）との間の電圧差を増幅するようになっている。増幅器（２０）はこの増幅された電圧差を第１サブ回路部分（１２）および第２サブ回路部分（１４）に供給する。従って、本発明に係わるデュアルモードドライバー（１０）により、外部バイアス電圧（Ｖext）によってある範囲の外部バイアスにわたって調節される電流をドライブしたり、または内部バイアス電圧によってドライバー回路内の電流をドライブするかのいずれかが可能となる。
【図面の簡単な説明】
【図１】本発明に係わるデュアルモード出力ドライバー回路の回路図である。
【符号の説明】
１０  出力ドライバー回路
１２  第１サブ回路部分
１４  第２サブ回路部分
１８  スイッチ
２０  増幅器
【図１】
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