(57)【特許請求の範囲】
【請求項１】
表面に柱状突起が一体形成されてなる形状に加工された半導体基板と、
前記柱状突起の表面の略中央部位を覆うように第１の絶縁膜を介してパターン形成されてなる導電膜と、
前記導電膜の両側の前記柱状突起内に不純物が導入されてなる一対の拡散領域と、前記柱状突起を側面から埋め込むように前記半導体基板上に形成された第２の絶縁膜とを有しており、
前記導電膜は、前記第２の絶縁膜上に延びて形成された延長部を備え、
前記一対の拡散領域に対応した３つのチャネルを有し、
前記柱状突起内の所定部位に前記導電膜と交差して前記柱状突起を上下に２分する埋め込み絶縁層を有し、前記柱状突起の前記埋め込み絶縁層から上部が前記半導体基板から電気的に分離されていることを特徴とする半導体装置。
【請求項２】
前記柱状突起の厚みが０．１５μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記柱状突起の前記埋め込み絶縁層から上部までの高さが０．１μｍ以下であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記導電膜は、前記柱状突起の表面の略中央部位を覆うように前記第１の絶縁膜を介してパターン形成された島状の第１の電極と、前記第１の電極を覆う容量絶縁膜と、前記容量絶縁膜を介して前記第１の電極と対向して延在する第２の電極とを備え、前記導電膜、前記一対の拡散領域からメモリセルが構成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記メモリセルが、３つ以上の異なるしきい値から選択された１つのしきい値に対応してデータを記憶する多値メモリセルであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
キャパシタを備え、前記キャパシタは、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とを備え、前記下部電極は、前記一対の拡散領域のどちらか一方と接続されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項７】
ゲート電極及びソース／ドレインを備えてなる半導体装置において、
半導体基板の表面が素子活性領域として機能する柱状突起を有する形状に加工され、
前記柱状突起の表面の略中央部位を覆うようにゲート絶縁膜を介して前記ゲート電極が形成されているとともに、
前記ゲート電極の両側の前記柱状突起内に不純物が導入されて前記ソース／ドレインが形成されており、
前記柱状突起の側面を埋め込むように前記半導体基板上に素子分離用絶縁膜が形成されており、
前記ゲート電極は、前記素子分離用絶縁膜上に延びて形成された延長部を有し、
前記延長部は、前記柱状突起の上部領域に形成された前記ゲート絶縁膜上に延びて形成され、前記柱状突起と交差するように配置されており、
前記ゲート電極は、前記素子分離用絶縁膜の側面と前記柱状突起の少なくとも一部の側面に形成された前記ゲート絶縁膜との間に形成されており、
前記ソース／ドレインに対応した３つのチャネルを有し、
前記柱状突起内の所定部位に前記ゲート電極と交差して前記柱状突起を上下に２分する埋め込み絶縁層を有し、前記柱状突起の前記埋め込み絶縁層から上部が前記半導体基板から電気的に分離されていることを特徴とする半導体装置。
【請求項８】
前記ゲート電極は、前記柱状突起の上面の略中央部位を覆うように前記ゲート絶縁膜を介して形成された島状の浮遊ゲート電極と、前記浮遊ゲート電極を覆う容量絶縁膜と、前記容量絶縁膜を介して前記浮遊ゲート電極と対向して延在する制御ゲート電極とを備え、前記ゲート電極、前記ソース／ドレインからメモリセルが構成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記メモリセルが、３つ以上の異なるしきい値から選択された１つのしきい値に対応してデータを記憶する多値メモリセルであることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
キャパシタを備え、前記キャパシタは、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とを備え、前記下部電極は、前記ソース／ドレインのどちらか一方と接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項１１】
一対の拡散領域に対応した３つのチャネルを有する半導体装置の製造方法であって、
半導体基板上にエッチング速度の低い第１の絶縁膜を形成する第１の工程と、
前記第１の絶縁膜及び前記半導体基板を加工して、前記半導体基板の表面に所定幅の柱状突起を形成する第２の工程と、
前記柱状突起及び前記第１の絶縁膜の側面のみに前記第２の絶縁膜を形成する第３の工程と、
前記柱状突起及び前記第１の絶縁膜を埋め込む膜厚に第３の絶縁膜を形成し、前記第１の絶縁膜をストッパーとして前記第３の絶縁膜を研磨する第４の工程と、
前記第１の絶縁膜とともに前記第２及び第３の絶縁膜の一部を除去する第５の工程と、
前記第２の絶縁膜の一部を選択的に除去して狭隙を形成し、前記柱状突起の両側面の一部及び前記柱状突起の近傍における前記半導体基板の表面の一部を露出させる第６の工程と、
前記狭隙の内壁を覆う第４の絶縁膜を形成する第７の工程と、
前記狭隙内を前記第４の絶縁膜を介して埋め込むように前記第３の絶縁膜上に導電膜を形成し、前記導電膜を所定形状に加工する第８の工程と、
前記柱状突起内に不純物を導入し、前記導電膜の両側に前記一対の拡散領域を形成する第９の工程とを有し、
前記第６の工程の後に、全面に酸素イオン注入を施し、熱処理することで前記柱状突起内の所定部位に前記柱状突起を上下に２分する酸化層を形成する第１０の工程を更に有し、前記柱状突起の前記埋め込み絶縁層から上部を前記半導体基板から電気的に分離することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第８の工程において、前記導電膜を、前記狭隙内を前記第４の絶縁膜を介して埋め込み前記第３の絶縁膜上で島状となるように加工し、前記導電膜の表面を覆うように第５の絶縁膜を形成し、前記第５の絶縁膜を介して前記導電膜を覆うように更なる導電膜を形成した後、当該更なる導電膜及び前記第５の絶縁膜を所定形状に加工して、前記導電膜からなる浮遊ゲート電極と、当該浮遊ゲート電極と前記第５の絶縁膜からなる容量絶縁膜を介して対向する前記更なる導電膜からなる制御ゲート電極を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第９の工程の後に、前記一対の拡散領域の一方の上に容量絶縁膜を介して対向してなるキャパシタ電極を形成する第１１の工程を更に有することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記第２の工程において、前記柱状突起の厚みを０．１５μｍ以下とすることを特徴とする請求項１１〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記第１０の工程において、前記柱状突起の前記埋め込み絶縁層から上部までの高さが０．１μｍ以下となるように酸素イオン注入を行うことを特徴とする請求項１１〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
一対の拡散領域に対応した３つのチャネルを有する半導体装置の製造方法であって、
半導体基板上に第１の絶縁膜をパターン形成した後、前記第１の絶縁膜を覆うように第２の絶縁膜を形成する第１の工程と、
前記第２の絶縁膜の全面を異方性エッチングして、前記第１の絶縁膜の側面のみに前記第２の絶縁膜を残す第２の工程と、
前記第１の絶縁膜のみを選択的に除去する第３の工程と、
前記第２の絶縁膜をマスクとして前記半導体基板を加工して、前記半導体基板の表面に所定幅の柱状突起を形成する第４の工程と、
前記柱状突起の側面のみに前記第３の絶縁膜を形成する第５の工程と、
前記柱状突起及び前記第２の絶縁膜を埋め込む膜厚に第４の絶縁膜を形成し、前記第２の絶縁膜をストッパーとして前記第４の絶縁膜を研磨する第６の工程と、
前記第２の絶縁膜とともに前記第３及び第４の絶縁膜の一部を除去する第７の工程と、
前記第３の絶縁膜の一部を選択的に除去して狭隙を形成し、前記柱状突起の両側面の近傍の一部及び前記柱状突起の近傍における前記半導体基板の表面の一部を露出させる第８の工程と、
前記狭隙の内壁を覆う第５の絶縁膜を形成する第９の工程と、
前記狭隙内を前記第５の絶縁膜を介して埋め込むように前記第４の絶縁膜上に導電膜を形成し、所定形状に加工する第１０の工程と、
前記導電膜をマスクとして、前記柱状突起内に不純物を導入して前記一対の拡散領域を形成する第１１の工程とを有し、
前記第８の工程の後に、全面に酸素イオン注入を施し、熱処理することで前記柱状突起内の所定部位に前記柱状突起を上下に２分する酸化層を形成する第１２の工程を更に有し、前記柱状突起の前記埋め込み絶縁層から上部を前記半導体基板から電気的に分離することを特徴とする半導体装置の製造方法。
【請求項１７】
前記第１０の工程において、前記導電膜を、前記狭隙内を前記第５の絶縁膜を介して埋め込み前記第４の絶縁膜上で島状となるように加工し、前記導電膜の表面を覆うように第６の絶縁膜を形成し、前記第６の絶縁膜を介して前記導電膜を覆うように更なる導電膜を形成した後、当該更なる導電膜及び前記第６の絶縁膜を所定形状に加工して、前記導電膜からなる浮遊ゲート電極と、当該浮遊ゲート電極と前記第６の絶縁膜からなる容量絶縁膜を介して対向する前記更なる導電膜からなる制御ゲート電極を形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１１の工程の後に、前記一対の拡散領域の一方の上に容量絶縁膜を介して対向してなるキャパシタ電極を形成する第１３の工程を更に有することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１９】
ゲート電極及びソース／ドレインを備え、前記ソース／ドレインに対応した３つのチャネルを有する半導体装置の製造方法において、
半導体基板上にエッチング速度の低いキャップ絶縁膜を形成する第１の工程と、
前記第１の絶縁膜及び前記半導体基板を加工して、前記半導体基板の表面に所定幅の柱状突起を形成する第２の工程と、
前記柱状突起及び前記キャップ絶縁膜の側面のみにサイドウォール絶縁膜を形成する第３の工程と、
前記柱状突起及び前記キャップ絶縁膜を埋め込む膜厚に素子分離用絶縁膜を形成し、前記キャップ絶縁膜をストッパーとして前記素子分離用絶縁膜を研磨する第４の工程と、
前記キャップ絶縁膜とともにサイドウォール絶縁膜及び前記素子分離用絶縁膜の一部を除去する第５の工程と、
前記サイドウォール絶縁膜の一部を選択的に除去して狭隙を形成し、前記柱状突起の両側面の一部及び前記柱状突起の近傍における前記半導体基板の表面の一部を露出させる第６の工程と、
前記狭隙の内壁を覆うゲート絶縁膜を形成する第７の工程と、
前記狭隙内を前記ゲート絶縁膜を介して埋め込むように前記素子分離用絶縁膜上に導電膜を形成する第８の工程と、
前記導電膜をゲート電極形状にパターニングする第９の工程と、
前記導電膜をマスクとして、前記柱状突起内に不純物を導入して前記ソース／ドレインを形成する第１０の工程とを有し、
前記第６の工程の後に、全面に酸素イオン注入を施し、熱処理することで前記柱状突起内の所定部位に前記柱状突起を上下に２分する酸化層を形成する第１１の工程を更に有し、前記柱状突起の前記埋め込み絶縁層から上部を前記半導体基板から電気的に分離することを特徴とする半導体装置の製造方法。
【請求項２０】
前記第８の工程において、前記導電膜を、前記狭隙内を前記ゲート絶縁膜を介して埋め込み前記素子分離用絶縁膜上で島状となるように加工し、前記導電膜の表面を覆うように容量絶縁膜を形成し、前記容量絶縁膜を介して前記導電膜を覆うように更なる導電膜を形成した後、当該更なる導電膜及び前記容量絶縁膜を所定形状に加工して、前記導電膜からなる浮遊ゲート電極と、当該浮遊ゲート電極と前記容量絶縁膜を介して対向する前記更なる導電膜からなる制御ゲート電極を形成することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記第９の工程の後に、前記ソース／ドレインの一方の上に容量絶縁膜を介して対向してなるキャパシタ電極を形成する第１２の工程を更に有することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２２】
請求項５又は９に記載の半導体装置に記憶された多値の記憶情報の判定動作の各ステップをコンピュータに実行させるプログラムが、コンピュータ読み取り可能に格納されていることを特徴とする記録媒体。
【請求項２３】
前記容量絶縁膜が強誘電体膜であることを特徴とする請求項４又は８に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、いわゆるＤＥＬＴＡ（DEpleted Lean channel TrAnsistor）型の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近時における更なる微細拡散層及び高集積化の要請に応える半導体素子として、いわゆるＤＥＬＴＡ型の半導体素子が注目されている。この半導体素子は、半導体基板上に素子分離用の絶縁層を介して柱状突起形状の半導体層が形成され、この半導体層の中央部位をゲート絶縁膜を介して覆うゲート電極と、このゲート電極の両側の半導体層に形成されたソース／ドレインとを有したＳＯＩ構造に構成されており、ソース−ドレイン間のチャネルが空乏化して高駆動能力を有するものである。
【０００３】
具体的には、例えば特開平６−３１０５９５号公報には、半導体基板内に酸素イオン注入を施して、柱状突起を含む半導体基板の上部を素子分離する手法が開示されている。
【０００４】
また、例えば特開平５−１９８８１７号公報や特開平４−２９４５８５号公報には、柱状突起の上部と下部、或いは溝を埋め込むようにゲート電極が形成され、前記溝の底部にソース／ドレインが形成された構造が開示されている。
【０００５】
また、ＤＥＬＴＡ型に類似した半導体装置の一例として、特開平１−２４８５５７号公報には、半導体基板に形成された柱状突起の側面を囲む形状にゲート電極が形成され、柱状突起の上面及び柱状突起の周囲の半導体基板内にソース／ドレインとなる拡散領域が形成され、柱状突起の上面の拡散領域に接続されるようにキャパシタが設けられた半導体装置が開示されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、特開平６−３１０５９５号公報に開示された半導体装置においては、ＬＯＣＯＳ法によるフィールド酸化膜のような厚い酸化膜ではないものの、やはり素子分離用絶縁膜を半導体基板に形成しなければならず、製造工程はそれだけ煩雑となることは避けられない。
【０００７】
また、特開平５−１９８８１７号公報や特開平４−２９４５８５号公報に開示された半導体装置は、半導体基板に形成された柱状突起の上下部にソース／ドレインが形成されているのみであり、近時における多チャネル化の要請に応える構成を有していない。
【０００８】
また、特開平１−２４８５５７号公報に開示された半導体装置においては、異方性エッチングにより、柱状突起の側面を覆うようにゲート電極が形成されるため、ゲート電極の膜厚や形状等を均一に形成することは不可能であり、素子の微細化が進むにつれてゲート電極の形状制御が極めて困難となる。
【０００９】
そこで、本発明の目的は、一対のソース／ドレインに対応した３つのチャネルを有し、しかも通常のバルク型のトランジスタと同一の半導体基板上に選択的に形成され、超微細構造且つ高駆動能力を有する半導体装置及びその製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の半導体装置は、表面に柱状突起が一体形成されてなる形状に加工された半導体基板と、前記柱状突起の表面の略中央部位を覆うように第１の絶縁膜を介してパターン形成されてなる導電膜と、前記導電膜の両側の前記柱状突起内に不純物が導入されてなる一対の拡散領域と、前記柱状突起を側面から埋め込むように前記半導体基板上に形成された第２の絶縁膜とを有しており、前記導電膜は、前記第２の絶縁膜上に延びて形成された延長部を備え、前記一対の拡散領域に対応した３つのチャネルを有し、前記柱状突起内の所定部位に前記導電膜と交差して前記柱状突起を上下に２分する埋め込み絶縁層を有し、前記柱状突起の前記埋め込み絶縁層から上部が前記半導体基板から電気的に分離されている。
【００１２】
本発明の半導体装置の一態様例においては、前記柱状突起の厚みが０．１５μｍ以下である。
【００１３】
本発明の半導体装置の一態様例においては、前記柱状突起の前記埋め込み絶縁層から上部までの高さが０．１μｍ以下である。
【００１４】
本発明の半導体装置の一態様例においては、前記導電膜は、前記柱状突起の表面の略中央部位を覆うように前記第１の絶縁膜を介してパターン形成された島状の第１の電極と、前記第１の電極を覆う容量絶縁膜と、前記容量絶縁膜を介して前記第１の電極と対向して延在する第２の電極とを備え、前記導電膜、前記一対の拡散領域からメモリセルが構成されている。
【００１５】
この場合、前記メモリセルが、３つ以上の異なるしきい値から選択された１つのしきい値に対応してデータを記憶する多値メモリセルである。
【００１６】
本発明の半導体装置の一態様例は、キャパシタを備え、前記キャパシタは、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とを備え、前記下部電極は、前記一対の拡散領域のどちらか一方と接続されている。
【００２９】
本発明の半導体装置は、ゲート電極及びソース／ドレインを備えてなる半導体装置において、半導体基板の表面が素子活性領域として機能する柱状突起を有する形状に加工され、前記柱状突起の表面の略中央部位を覆うようにゲート絶縁膜を介して前記ゲート電極が形成されているとともに、前記ゲート電極の両側の前記柱状突起内に不純物が導入されて前記ソース／ドレインが形成されており、前記柱状突起の側面を埋め込むように前記半導体基板上に素子分離用絶縁膜が形成されており、前記ゲート電極は、前記素子分離用絶縁膜上に延びて形成された延長部を有し、前記延長部は、前記柱状突起の上部領域に形成された前記ゲート絶縁膜上に延びて形成され、前記柱状突起と交差するように配置されており、前記ゲート電極は、前記素子分離用絶縁膜の側面と前記柱状突起の少なくとも一部の側面に形成された前記ゲート絶縁膜との間に形成されており、前記ソース／ドレインに対応した３つのチャネルを有し、前記柱状突起内の所定部位に前記ゲート電極と交差して前記柱状突起を上下に２分する埋め込み絶縁層を有し、前記柱状突起の前記埋め込み絶縁層から上部が前記半導体基板から電気的に分離されている。
【００３１】
本発明の半導体装置の一態様例においては、前記ゲートは、前記柱状突起の上面の略中央部位を覆うように前記ゲート絶縁膜を介して形成された島状の浮遊ゲート電極と、前記浮遊ゲート電極を覆う容量絶縁膜と、前記容量絶縁膜を介して前記浮遊ゲート電極と対向して延在する制御ゲート電極とを備え、前記ゲート電極、前記ソース／ドレインからメモリセルが構成されている。
【００３２】
この場合、前記メモリセルが、３つ以上の異なるしきい値から選択された１つのしきい値に対応してデータを記憶する多値メモリセルである。
【００３３】
本発明の半導体装置の一態様例は、キャパシタを備え、前記キャパシタは、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とを備え、前記下部電極は、前記ソース／ドレインのどちらか一方と接続されている。
【００４３】
本発明の半導体装置の製造方法は、一対の拡散領域に対応した３つのチャネルを有する半導体装置の製造方法であって、半導体基板上にエッチング速度の低い第１の絶縁膜を形成する第１の工程と、前記第１の絶縁膜及び前記半導体基板を加工して、前記半導体基板の表面に所定幅の柱状突起を形成する第２の工程と、前記柱状突起及び前記第１の絶縁膜の側面のみに前記第２の絶縁膜を形成する第３の工程と、前記柱状突起及び前記第１の絶縁膜を埋め込む膜厚に第３の絶縁膜を形成し、前記第１の絶縁膜をストッパーとして前記第３の絶縁膜を研磨する第４の工程と、前記第１の絶縁膜とともに前記第２及び第３の絶縁膜の一部を除去する第５の工程と、前記第２の絶縁膜の一部を選択的に除去して狭隙を形成し、前記柱状突起の両側面の一部及び前記柱状突起の近傍における前記半導体基板の表面の一部を露出させる第６の工程と、前記狭隙の内壁を覆う第４の絶縁膜を形成する第７の工程と、前記狭隙内を前記第４の絶縁膜を介して埋め込むように前記第３の絶縁膜上に導電膜を形成し、前記導電膜を所定形状に加工する第８の工程と、前記柱状突起内に不純物を導入し、前記導電膜の両側に前記一対の拡散領域を形成する第９の工程とを有し、前記第６の工程の後に、全面に酸素イオン注入を施し、熱処理することで前記柱状突起内の所定部位に前記柱状突起を上下に２分する酸化層を形成する第１０の工程を更に有し、前記柱状突起の前記埋め込み絶縁層から上部を前記半導体基板から電気的に分離する。
【００４５】
本発明の半導体装置の製造方法の一態様例においては、前記第８の工程において、前記導電膜を、前記狭隙内を前記第４の絶縁膜を介して埋め込み前記第３の絶縁膜上で島状となるように加工し、前記導電膜の表面を覆うように第５の絶縁膜を形成し、前記第５の絶縁膜を介して前記導電膜を覆うように更なる導電膜を形成した後、当該更なる導電膜及び前記第５の絶縁膜を所定形状に加工して、前記導電膜からなる浮遊ゲート電極と、当該浮遊ゲート電極と前記第５の絶縁膜からなる容量絶縁膜を介して対向する前記更なる導電膜からなる制御ゲート電極を形成する。
【００４６】
本発明の半導体装置の製造方法の一態様例は、前記第９の工程の後に、前記一対の拡散領域の一方の上に容量絶縁膜を介して対向してなるキャパシタ電極を形成する第１１の工程を更に有する。
【００４７】
本発明の半導体装置の製造方法の一態様例においては、前記第２の工程において、前記柱状突起の厚みを０．１５μｍ以下とする。
【００４８】
本発明の半導体装置の製造方法の一態様例においては、前記第１０の工程において、前記柱状突起の前記埋め込み絶縁層から上部までの高さが０．１μｍ以下となるように酸素イオン注入を行う。
【００５２】
本発明の半導体装置の製造方法は、一対の拡散領域に対応した３つのチャネルを有する半導体装置の製造方法であって、半導体基板上に第１の絶縁膜をパターン形成した後、前記第１の絶縁膜を覆うように第２の絶縁膜を形成する第１の工程と、前記第２の絶縁膜の全面を異方性エッチングして、前記第１の絶縁膜の側面のみに前記第２の絶縁膜を残す第２の工程と、前記第１の絶縁膜のみを選択的に除去する第３の工程と、前記第２の絶縁膜をマスクとして前記半導体基板を加工して、前記半導体基板の表面に所定幅の柱状突起を形成する第４の工程と、前記柱状突起の側面のみに前記第３の絶縁膜を形成する第５の工程と、前記柱状突起及び前記第２の絶縁膜を埋め込む膜厚に第４の絶縁膜を形成し、前記第２の絶縁膜をストッパーとして前記第４の絶縁膜を研磨する第６の工程と、前記第２の絶縁膜とともに前記第３及び第４の絶縁膜の一部を除去する第７の工程と、前記第３の絶縁膜の一部を選択的に除去して狭隙を形成し、前記柱状突起の両側面の近傍の一部及び前記柱状突起の近傍における前記半導体基板の表面の一部を露出させる第８の工程と、前記狭隙の内壁を覆う第５の絶縁膜を形成する第９の工程と、前記狭隙内を前記第５の絶縁膜を介して埋め込むように前記第４の絶縁膜上に導電膜を形成し、所定形状に加工する第１０の工程と、前記導電膜をマスクとして、前記柱状突起内に不純物を導入して前記一対の拡散領域を形成する第１１の工程とを有し、前記第８の工程の後に、全面に酸素イオン注入を施し、熱処理することで前記柱状突起内の所定部位に前記柱状突起を上下に２分する酸化層を形成する第１２の工程を更に有し、前記柱状突起の前記埋め込み絶縁層から上部を前記半導体基板から電気的に分離する。
【００５４】
本発明の半導体装置の製造方法の一態様例においては、前記第１０の工程において、前記導電膜を、前記狭隙内を前記第５の絶縁膜を介して埋め込み前記第４の絶縁膜上で島状となるように加工し、前記導電膜の表面を覆うように第６の絶縁膜を形成し、前記第６の絶縁膜を介して前記導電膜を覆うように更なる導電膜を形成した後、当該更なる導電膜及び前記第６の絶縁膜を所定形状に加工して、前記導電膜からなる浮遊ゲート電極と、当該浮遊ゲート電極と前記第６の絶縁膜からなる容量絶縁膜を介して対向する前記更なる導電膜からなる制御ゲート電極を形成する。
【００５５】
本発明の半導体装置の製造方法の一態様例は、前記第１１の工程の後に、前記一対の拡散領域の一方の上に容量絶縁膜を介して対向してなるキャパシタ電極を形成する第１３の工程を更に有する。
【００６０】
本発明の半導体装置の製造方法は、ゲート電極及びソース／ドレインを備えた半導体装置の製造方法において、半導体基板上にエッチング速度の低いキャップ絶縁膜を形成する第１の工程と、前記第１の絶縁膜及び前記半導体基板を加工して、前記半導体基板の表面に所定幅の柱状突起を形成する第２の工程と、前記柱状突起及び前記キャップ絶縁膜の側面のみにサイドウォール絶縁膜を形成する第３の工程と、前記柱状突起及び前記キャップ絶縁膜を埋め込む膜厚に素子分離用絶縁膜を形成し、前記キャップ絶縁膜をストッパーとして前記素子分離用絶縁膜を研磨する第４の工程と、前記キャップ絶縁膜とともにサイドウォール絶縁膜及び前記素子分離用絶縁膜の一部を除去する第５の工程と、前記サイドウォール絶縁膜の一部を選択的に除去して狭隙を形成し、前記柱状突起の両側面の一部及び前記柱状突起の近傍における前記半導体基板の表面の一部を露出させる第６の工程と、前記狭隙の内壁を覆うゲート絶縁膜を形成する第７の工程と、前記狭隙内を前記ゲート絶縁膜を介して埋め込むように前記素子分離用絶縁膜上に導電膜を形成する第８の工程と、前記導電膜をゲート電極形状にパターニングする第９の工程と、前記導電膜をマスクとして、前記柱状突起内に不純物を導入してソース／ドレインを形成する第１０の工程とを有し、前記第６の工程の後に、全面に酸素イオン注入を施し、熱処理することで前記柱状突起内の所定部位に前記柱状突起を上下に２分する酸化層を形成する第１１の工程を更に有し、前記柱状突起の前記埋め込み絶縁層から上部を前記半導体基板から電気的に分離する。
【００６２】
本発明の半導体装置の製造方法の一態様例においては、前記第８の工程において、前記導電膜を、前記狭隙内を前記ゲート絶縁膜を介して埋め込み前記素子分離用絶縁膜上で島状となるように加工し、前記導電膜の表面を覆うように容量絶縁膜を形成し、前記容量絶縁膜を介して前記導電膜を覆うように更なる導電膜を形成した後、当該更なる導電膜及び前記容量絶縁膜を所定形状に加工して、前記導電膜からなる浮遊ゲート電極と、当該浮遊ゲート電極と前記容量絶縁膜を介して対向する前記更なる導電膜からなる制御ゲート電極を形成する。
【００６３】
本発明の半導体装置の製造方法の一態様例は、前記第９の工程の後に、前記ソース／ドレインの一方の上に容量絶縁膜を介して対向してなるキャパシタ電極を形成する第１２の工程を更に有する。
【００７３】
本発明の記憶媒体には、記憶された前記多値の記憶情報の判定動作の各ステップがコンピュータから読み出し可能に格納されている。
【００７４】
本発明の半導体装置の一態様例においては、前記容量絶縁膜が強誘電体膜である。
【００７５】
【作用】
本発明の半導体装置は、半導体基板と一体に加工形成されてなる柱状突起のほぼ中央部位を第１の絶縁膜（ゲート絶縁膜）を介して覆う導電膜（ゲート）と、この導電膜の両側の柱状突起に不純物が導入されてなる一対の拡散領域（ソース／ドレイン）とを備え、柱状突起を埋め込むように第２の絶縁膜（素子分離用絶縁膜）が形成されて構成されており、以下に示すように、導電膜及び柱状突起から３つのチャネルが形成される。
【００７６】
先ず、柱状突起の上面において、導電膜の長手方向にほぼ直交する方向の幅がゲート長Ｌ、柱状突起の長手方向にほぼ直交する方向の幅がチャネル幅Ｗ１として規定されて、第１のチャネルが構成される。一方、柱状突起の両側面において、ゲート長が上述のＬ、柱状突起の半導体基板からの高さがほぼチャネル幅Ｗ２として規定されて、互いに対向するように第２及び第３のチャネルが構成される。ここで、チャネル幅Ｗ１は、第２及び第３のチャネルで構成されるトランジスタの空乏層の厚みをも規定し、それ自体でＳＯＩ構造における２ゲート型トランジスタ構造と等価の振る舞いをする。この場合、チャネル幅Ｗ１を極めて狭く、例えば０．１５μｍ程度或いはそれ以下とすれば、第２及び第３のチャネルは完全に空乏状態となる。
【００７７】
即ち、本発明の半導体装置においては、第２の絶縁膜により素子分離がなされているために半導体基板内に素子分離用絶縁膜を形成することが不要となって極めて高い集積度の達成が容易に可能となるとともに、柱状突起が半導体基板と一体形成されているために活性領域が基板電位に固定されているにもかかわらず、ＳＯＩ構造的な極めて高い駆動能力が達成される。
【００７８】
更に、本発明の半導体装置においては、前記柱状突起内の所定部位に前記導電膜と交差する埋め込み絶縁層が、酸素イオン注入によって所定部位及び所定膜厚に形成されている。この場合、埋め込み絶縁層の形成部位を正確に制御することは容易であり、これにより任意に第２及び第３のチャネルのチャネル幅Ｗ２を設定することが可能となる。
【００７９】
また、本発明の半導体装置は、半導体基板と一体に加工形成されてなる柱状突起のほぼ中央部位を第１の絶縁膜（第１のゲート絶縁膜）を介して覆い、互いに電気的に分離されてなる第１及び第２の導電膜（第１及び第２のゲート）と、前記柱状突起の上面の略中央部位を第２の絶縁膜（第２のゲート絶縁膜）を介して覆い、第１及び第２の導電膜と電気的に分離されてなる第３の導電膜（第３のゲート）と、第１及び第２の導電膜の両側の柱状突起に不純物が導入されてなる一対の拡散領域（ソース／ドレイン）とを備えている。従って、本発明の半導体装置は、各々が並列接続されてなる３つのトランジスタと等価の構成が実現される。ここで、第１〜第３のトランジスタを用いて、コンダクタンスの異なる複数の特性を実現することができる。例えば、第１のトランジスタのみがオンの場合と、第１及び第２のトランジスタのみがオンの場合、第１〜第３のトランジスタが全てオンの場合と、第１〜第３のトランジスタが全てオフの場合も含めて、４通りの相異なるコンダクタンスが実現されることになる。
【００８０】
即ち、本発明の半導体装置においては、高集積化の実現のみならず、複数のコンダクタンスをＳＯＩ構造的な極めて高い駆動能力をもって達成することが可能となる。
【００８１】
【発明の実施の形態】
以下、本発明のいくつかの好適な実施形態について図面を参照しながら詳細に説明する。
【００８２】
（第１の実施形態）
初めに、第１の実施形態について説明する。ここでは、半導体基板に突起状の活性領域が形成されてなる、いわゆるＤＥＬＴＡ型のＭＯＳトランジスタを例示し、その構成及び製造方法を説明する。図１は、第１の実施形態のＭＯＳトランジスタに主要構成を示す概略斜視図であり、図２及び図３は、このＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００８３】
この第１の実施形態のＭＯＳトランジスタは、ｐ型のシリコン半導体基板１の表面に極めて薄い厚みの活性領域となる柱状突起１１が加工形成され、柱状突起１１の中央部位を覆うゲート電極２１と、このゲート電極２１の両側における柱状突起１１に形成されてなる一対の不純物拡散層２２とを有し、柱状突起１１の側面を埋め込む素子分離用絶縁膜２３が形成されて構成されている。
【００８４】
ゲート電極２１は、多結晶シリコン膜からなり、柱状突起１１の中央部位から柱状突起１１の下部近傍のシリコン半導体基板１上にかけて形成されたゲート酸化膜１２を介して覆い、即ちゲート酸化膜１２を介して柱状突起１１及びその近傍のシリコン半導体基板１と対向するようにパターン形成されている。
【００８５】
一対の不純物拡散層２２は、柱状突起１１のゲート電極２１の両側にリン（Ｐ）等のｎ型不純物がイオン注入されて形成されており、このＭＯＳトランジスタのソース／ドレインとして機能するものである。
【００８６】
素子分離用絶縁膜２３は、シリコン酸化膜からなり、柱状突起１１の側面をＰＳＧ（Phospho silicate glass）膜２４を介して埋め込むように形成されており、活性領域として機能する柱状突起１１をその周囲から絶縁する機能を有するものである。
【００８７】
第１の実施形態のＭＯＳトランジスタは、以下に示すように、ゲート電極２１及び柱状突起１１から３つのチャネルが形成される。先ず、柱状突起１１の上面において、ゲート電極２１の長手方向にほぼ直交する方向の幅がゲート長Ｌ、柱状突起１１の長手方向にほぼ直交する方向の幅がチャネル幅Ｗ１として規定されて、第１のチャネルが構成される。一方、柱状突起１１の両側面において、ゲート長が上述のＬ、柱状突起１１のシリコン半導体基板１からの高さがほぼチャネル幅Ｗ２として規定されて、互いに対向するように第２及び第３のチャネルが構成される。
【００８８】
ここで、チャネル幅Ｗ１は、第２及び第３のチャネルで構成されるトランジスタの空乏層の厚みをも規定し、それ自体でＳＯＩ構造における２ゲート型トランジスタ構造と等価の振る舞いをする。この場合、チャネル幅Ｗ１を極めて狭く、例えば０．１５μｍ程度或いはそれ以下とすれば、第２及び第３のチャネルは完全に空乏状態となる。即ち、このＭＯＳトランジスタにおいては、素子分離用絶縁膜２３により素子分離がなされているためにシリコン半導体基板１内に素子分離用絶縁膜を形成することが不要となって極めて高い集積度の達成が容易に可能となるとともに、柱状突起１１がシリコン半導体基板１と一体形成されているために活性領域が基板電位に固定されているにもかかわらず、ＳＯＩ構造的な極めて高い駆動能力が達成される。
【００８９】
続いて、第１の実施形態のＭＯＳトランジスタの製造方法について図１中の破線Ｉ−Ｉ’に沿った断面に対応する図２及び図３を用いて説明する。
【００９０】
先ず、図２（ａ）に示すように、ｐ型のシリコン半導体基板１の表面に熱酸化を施して膜厚１０ｎｍ〜３０ｎｍ程度のパッド熱酸化膜２を形成し、続いてパッド熱酸化膜２上に低圧ＣＶＤ法によりシリコン窒化膜３を膜厚１００ｎｍ〜３００ｎｍ程度に形成する。
【００９１】
続いて、全面にフォトレジストを塗布し、フォトリソグラフィー（例えばＥＢ直描リソグラフィー）を用いて、活性領域を形成する部位にのみにフォトレジストを残して、レジストマスク４を形成する。
【００９２】
次に、図２（ｂ）に示すように、レジストマスク４をエッチングマスクとして、シリコン窒化膜３、パッド熱酸化膜２及びシリコン半導体基板１をドライエッチングして、シリコン半導体基板１に所定の高さの柱状突起１１を形成する。このとき、柱状突起１１の高さが、第２及び第３のチャネルのチャネル幅Ｗ２となる。
【００９３】
次に、レジストマスク４を灰化処理等により除去した後、柱状突起１１その上のパッド熱酸化膜２及びシリコン窒化膜３を埋め込むように膜厚１５０ｎｍ〜３００ｎｍ程度に全面にＰＳＧ膜２４を形成する。続いて、このＰＳＧ膜２４の全面を異方性エッチングすることにより柱状突起１１、パッド熱酸化膜２及びシリコン窒化膜３の側面のみにＰＳＧ膜２４を残して、図２（ｃ）に示すように、所定膜厚のサイドウォール５を形成する。このとき、サイドウォール５の膜厚が、第２及び第３のチャネルの領域におけるゲート電極２１の膜厚を規定することになる。このサイドウォール５の形成時にはフォトリソグラフィーを用いないため、その膜厚を露光限界以下の所定値に設定することができる。
【００９４】
次に、低圧ＣＶＤ法により、柱状突起１１、パッド熱酸化膜２及びシリコン窒化膜３を埋め込む膜厚に全面にシリコン酸化膜を形成する。続いて、図２（ｄ）に示すように、シリコン窒化膜３をストッパーとしてシリコン酸化膜を例えばＣＭＰ（Chemical-Mechanical Polishing ）法により研磨して表面を平坦化し、素子分離用絶縁膜２３を形成する。
【００９５】
次に、図３（ａ）に示すように、柱状突起１１の上のパッド熱酸化膜２及びシリコン窒化膜３をエッチングにより除去し、柱状突起１１の上面を露出させる。
【００９６】
次に、図３（ｂ）に示すように、例えばＨＦ気相洗浄法を用いて、柱状突起１１の側面に形成されたサイドウォール５を選択的に除去し、柱状突起１１の側面におけるゲート電極２１の形状に狭隙６を形成する。即ち、この狭隙６は、その間隔が柱状突起１１の側面におけるゲート電極２１のほぼ膜厚に、その幅がほぼゲート長Ｌに、高さが第２及び第３のチャネルのほぼチャネル幅Ｗ２となるように形成されることになる。
【００９７】
次に、図３（ｃ）に示すように、柱状突起１１の側面及び狭隙６の底面（即ち、露出したシリコン半導体基板１の表面の一部）を熱酸化して、ゲート酸化膜１２を膜厚５ｎｍ〜１０ｎｍ程度に形成する。
【００９８】
次に、図３（ｄ）に示すように、狭隙６を埋め込むように素子分離用絶縁膜２３上にリンドープ或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法により形成する。その後、素子分離用絶縁膜２３上の多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、ゲート電極２１を形成する。
【００９９】
次に、ゲート電極２１をマスクとして、柱状突起１１内にリン等のｎ型不純物をイオン注入して、アニール処理を施すことにより、ソース／ドレインとして機能する一対の不純物拡散層２２を形成する。
【０１００】
しかる後、種々の配線形成工程や層間絶縁膜の形成工程等を経て、第１の実施形態のＭＯＳトランジスタを完成させる。
【０１０１】
以下、第１の実施形態の半導体装置のいくつかの変形例について説明する。なお、第１の実施形態のＭＯＳトランジスタに対応する構成部材等については同符号を記して説明を省略する。
【０１０２】
（変形例１）
先ず、変形例１について説明する。この変形例１の半導体装置は、第１の実施形態のＭＯＳトランジスタとほぼ同様の構成を有するが、その製造方法が一部異なる点で相違する。図４は、この変形例のＭＯＳトランジスタの製造方法の初めの数工程を示す概略断面図である。
【０１０３】
先ず、図４（ａ）に示すように、ｐ型のシリコン半導体基板１の表面にシリコン酸化膜を堆積し、このシリコン酸化膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、シリコン酸化膜のパターン３１を形成する。
【０１０４】
次に、図４（ｂ）に示すように、パターン３１を覆うように全面にシリコン窒化膜３２を堆積する。
【０１０５】
次に、図４（ｃ）に示すように、シリコン窒化膜３２の全面を異方性エッチングすることにより、パターン３１の側面のみにシリコン窒化膜３２を残して、サイドウォール３３を形成する。このように、サイドウォール３３の形成にフォトリソグラフィーを用いないため、サイドウォール３３の幅を露光限界以下の所定値に設定することが可能である。
【０１０６】
次に、図４（ｄ）に示すように、シリコン半導体基板１をＨＦ溶液に漬浸させてパターン３１を除去し、サイドウォール３３のみをシリコン半導体基板１上に残す。
【０１０７】
次に、図４（ｅ）に示すように、サイドウォール３３をマスクとしてシリコン半導体基板１をドライエッチングし、第１の実施形態の図２（ａ）と同様の柱状突起１１を形成する。このとき、柱状突起１１を露光限界以下の所定幅に形成することが可能である。
【０１０８】
しかる後、図２（ｂ）〜図２（ｄ）、続く図３（ａ）〜図３（ｄ）と同様の各工程を経て、ＤＥＬＴＡ型のＭＯＳトランジスタを完成させる。
【０１０９】
この変形例１のＭＯＳトランジスタにおいては、第１の実施形態の場合と同様に、チャネル幅Ｗ１が、第２及び第３のチャネルで構成されるトランジスタの空乏層の厚みをも規定し、それ自体でＳＯＩ構造における２ゲート型トランジスタ構造と等価の振る舞いをする。この場合、チャネル幅Ｗ１を極めて狭く、例えば０．１５μｍ程度或いはそれ以下とすれば、第２及び第３のチャネルは完全に空乏状態となる。即ち、このＭＯＳトランジスタにおいては、素子分離用絶縁膜２３により素子分離がなされているためにシリコン半導体基板１内に素子分離用絶縁膜を形成することが不要となって極めて高い集積度の達成が容易に可能となるとともに、柱状突起１１がシリコン半導体基板１と一体形成されているために活性領域が基板電位に固定されているにもかかわらず、ＳＯＩ構造的な極めて高い駆動能力が達成される。
【０１１０】
（変形例２）
続いて、変形例２について説明する。この変形例２の半導体装置は、第１の実施形態のＭＯＳトランジスタとほぼ同様の構成を有するが、ゲート電極が容量絶縁膜を介した２層導電膜構造とされてなる半導体メモリであり、いわゆるＥＥＰＲＯＭとして構成されている。
【０１１１】
即ち、このＥＥＰＲＯＭは、図５に示すように、上述した第１の実施形態のＭＯＳトランジスタの構成において、ゲート電極２５が、浮遊ゲート電極２５ａと、この浮遊ゲート電極２５ａの表面を覆う容量絶縁膜２５ｂと、この容量絶縁膜２５ｂを介して浮遊ゲート電極２５ａと対向する制御ゲート電極２５ｃとから構成されてなるものである。変形例２のＥＥＰＲＯＭにおいては、ゲート電極２５、一対の不純物拡散層２２によりメモリセルが構成され、記憶情報の書き込み及び読み出しが可能となる。
【０１１２】
浮遊ゲート電極２５ａは、柱状突起１１の側面の中央部位をゲート酸化膜１２を介して覆い、柱状突起１１上でゲート酸化膜１２を介して島状となるように分断されて形成されている。ここで、ゲート酸化膜１２がいわゆるトンネル絶縁膜として機能することになる。
【０１１３】
制御ゲート電極２５ｃは、浮遊ゲート電極２５ａの表面に形成された容量絶縁膜２５ｂを介して浮遊ゲート電極２５ａと対向し、素子分離用絶縁膜２３上に帯状に延在している。ここで、容量絶縁膜２１ｂは、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の３層構造に形成されたいわゆるＯＮＯ膜である。
【０１１４】
この変形例２のＥＥＰＲＯＭにおいては、第１の実施形態の場合と同様に、チャネル幅Ｗ１が、第２及び第３のチャネルで構成されるトランジスタの空乏層の厚みをも規定し、それ自体でＳＯＩ構造における２ゲート型トランジスタ構造と等価の振る舞いをする。この場合、チャネル幅Ｗ１を極めて狭く、例えば０．１５μｍ程度或いはそれ以下とすれば、第２及び第３のチャネルは完全に空乏状態となる。即ち、このＥＥＰＲＯＭにおいては、素子分離用絶縁膜２３により素子分離がなされているためにシリコン半導体基板１内に素子分離用絶縁膜を形成することが不要となって極めて高い集積度の達成が容易に可能となるとともに、柱状突起１１がシリコン半導体基板１と一体形成されているために活性領域が基板電位に固定されているにもかかわらず、ＳＯＩ構造的な極めて高い駆動能力を持った記憶素子が実現することになる。
【０１１５】
次に、変形例２のＥＥＰＲＯＭの製造方法について図５中の破線Ｉ−Ｉ’に沿った断面に対応する図６を用いて説明する。
【０１１６】
先ず、第１の実施形態における図２（ａ）〜図３（ｃ）の各工程を経た後、図３（ｄ）で、狭隙６を埋め込むように素子分離用絶縁膜２３上にリンドープ或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法により形成する。続いて、図６（ａ）に示すように、素子分離用絶縁膜２３上の多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、多結晶シリコン膜を素子分離用絶縁膜２３上で島状に分断して、浮遊ゲート電極２５ａをパターン形成する。
【０１１７】
次いで、図６（ｂ）に示すように、ＣＶＤ法により、浮遊ゲート電極２５ａを覆うように、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次形成し、パターニングすることにより、ＯＮＯ膜である容量絶縁膜２５ｂを形成する。そして、容量絶縁膜２５ｂを覆うように素子分離用絶縁膜２３上にリンドープ或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法により形成する。続いて、素子分離用絶縁膜２３上の多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子分離用絶縁膜２３上で帯状に延在する制御ゲート電極２５ｃをパターン形成する。
【０１１８】
しかる後、ソース／ドレインとして機能する一対の不純物拡散層２２を形成し、種々の配線形成工程や層間絶縁膜の形成工程等を経て、変形例２のＥＥＰＲＯＭを完成させる。
【０１１９】
なお、このＥＥＰＲＯＭを、その記憶情報がバイナリデータの場合、記憶状態を２ビット以上の所定値とし、いわゆる多値メモリとして構成することも可能である。この場合、記憶状態がｎビット（２n 値、ｎは２以上の整数）であれば、２n 種のしきい値電圧を設定すればよい。例えば記憶状態が２ビット（４値）である場合、４種の基準電圧（しきい値電圧）を記憶状態”００”，”０１”，”１０”，”１１”に対応させ、読み出し時に所定の判定動作により前記４種のうちからＥＥＰＲＯＭの各メモリセルの１つの記憶状態を特定する。また、記憶状態が３ビット（８値）である場合、８種の基準電圧（しきい値電圧）を記憶状態”０００”，”００１”，”０１０”，”０１１”，”１００”，”１０１”，”１１０”，”１１１”に対応させ、読み出し時に所定の判定動作により前記８種のうちから１つの記憶状態を特定すればよい。この多値ＥＥＰＲＯＭによれば、上述した諸効果に加え、各メモリセルの記憶密度が大幅に向上するため、更なる高集積化や微細化の要請に十分に応えることができる。ここで、記憶情報がバイナリデータでなく、例えば０，１，２で構成される情報である場合、記憶状態を”０”，”１”，”２”としたり、”００”，”０１”，”０２”，”１０”，”１１”，”１２”，”２０”，”２１”，”２２”とすることも可能である。このような場合では、前者では記憶状態を３値、後者では９値と表現することになろう。また、この多値化は、ＥＥＰＲＯＭのみならず、後述のＤＲＡＭや、その他諸々の半導体メモリにも適用可能である。
【０１２０】
また、第１の実施形態では、図５に示すように、ゲート酸化膜１２や、容量絶縁膜２５ｂを用いたが、この容量絶縁膜２５ｂの代わりに強誘電体膜を用いてもよい。この強誘電体膜を用いた場合、浮遊ゲート電極２５ａ、制御ゲート電極２５ｃを、白金、チタン化合物、タングステン化合物、ルテニウム化合物等を用いてもよく、白金層の下面に多結晶シリコン等の導電膜を形成して２層構造としてもよい。
【０１２１】
ここで挙げた強誘電体膜は、ＰＺＴ（ジルコン酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸ランタン）、チタン酸バリウム、チタン酸バリウムストロンチウム薄膜、チタン酸ビスマス、ジルコン酸チタン酸鉛等の強誘電性を示す物質であれば、他の物質を用いてもよい。また、強誘電体膜に代えて、例えば、タンタル酸化物、Ｔａ2 Ｏ5 ＢＳＴＯ等の誘電率が５０以上の高誘電体膜を用いてもよい。
【０１２２】
また、浮遊ゲート電極を多層構造としてもよい。即ち、ゲート絶縁膜上に第１の浮遊ゲート電極を形成した後、第１の浮遊ゲート電極上に第１の絶縁膜を形成し、続いて第１の絶縁膜上に第２の浮遊ゲート電極を形成する。その後、第２の浮遊ゲート電極上に第２の絶縁膜を形成し、続いて第２の絶縁膜上に制御ゲート電極２５ｃを形成することにより、浮遊ゲート電極を２層構造に形成する。この構造は、多値不揮発メモリとして有効である。
【０１２３】
（変形例３）
続いて、変形例３について説明する。この変形例３の半導体装置は、第１の実施形態のＭＯＳトランジスタとほぼ同様の構成を有するが、ゲート電極に隣接してメモリキャパシタが設けられてなる半導体メモリであり、いわゆるＤＲＡＭとして構成されている。
【０１２４】
即ち、このＤＲＡＭは、図７に示すように、上述した第１の実施形態のＭＯＳトランジスタの構成に加えて、ゲート電極２１に隣接し、一対の不純物拡散層２２の一方と容量絶縁膜２６を介して対向するキャパシタ電極２７が設けられて構成されている。この場合、一方の不純物拡散層２２とキャパシタ電極２７とが容量結合し、メモリキャパシタとして機能することになる。
【０１２５】
容量絶縁膜２６は、素子分離用絶縁膜２３と一方の不純物拡散層２２との間に形成された狭隙６の内壁面を含み、素子分離用絶縁膜２３上から一方の不純物拡散層２２上を通ってゲート電極２１及びゲート酸化膜１２を覆うシリコン酸化膜からなるサイドウォール２９ｂとキャップ絶縁膜２９ａの上に達するように形成されている。この容量絶縁膜２６は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の３層構造に形成されたいわゆるＯＮＯ膜である。
【０１２６】
キャパシタ電極２７は、溝２８内を埋め込み、容量絶縁膜２６上を覆うようにパターン形成されており、一方の不純物拡散層２２の上面及び狭隙６内で一方の不純物拡散層２２の側面と容量絶縁膜２６を介して対向している。即ち、キャパシタ電極２７が、当該一方の不純物拡散層２２とその上面及び側面で容量結合してメモリキャパシタとして機能する。そして、このメモリキャパシタとＭＯＳトランジスタとでメモリセルが構成され、記憶情報の書き込み及び読み出しが可能となる。
【０１２７】
この変形例３のＤＲＡＭにおいては、第１の実施形態の場合と同様に、チャネル幅Ｗ１が、第２及び第３のチャネルで構成されるトランジスタの空乏層の厚みをも規定し、それ自体でＳＯＩ構造における２ゲート型トランジスタ構造と等価の振る舞いをする。この場合、チャネル幅Ｗ１を極めて狭く、例えば０．１５μｍ程度或いはそれ以下とすれば、第２及び第３のチャネルは完全に空乏状態となる。即ち、このＤＲＡＭにおいては、素子分離用絶縁膜２３により素子分離がなされているためにシリコン半導体基板１内に素子分離用絶縁膜を形成することが不要となって極めて高い集積度の達成が容易に可能となるとともに、柱状突起１１がシリコン半導体基板１と一体形成されているために活性領域が基板電位に固定されているにもかかわらず、ＳＯＩ構造的な極めて高い駆動能力を持った記憶素子が実現することになる。
【０１２８】
次に、変形例３のＥＥＰＲＯＭの製造方法について図７中の破線ＩＩ−ＩＩ’に沿った断面に対応する図８を用いて説明する。
【０１２９】
先ず、第１の実施形態における図２（ａ）〜図３（ｃ）の各工程を経た後、図３（ｄ）で、狭隙６を埋め込むように素子分離用絶縁膜２３上にリンドープ或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法により形成した後、多結晶シリコン膜上にシリコン酸化膜を堆積する。続いて、図８（ａ）に示すように、素子分離用絶縁膜２３上の多結晶シリコン膜及びシリコン酸化膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、ゲート電極２１及びそのキャップ絶縁膜２９ａをパターン形成する。次に、キャップ絶縁膜２９ａをマスクとして、柱状突起１１内にリン等のｎ型不純物を低濃度にイオン注入し、低濃度不純物拡散層２２ａを形成する。
【０１３０】
続いて、図８（ｂ）に示すように、全面にシリコン酸化膜を堆積させた後、このシリコン酸化膜の全面を異方性エッチングして、ゲート電極２１及びキャップ絶縁膜２９ａの側面のみにシリコン酸化膜を残し、サイドウォール２９ｂを形成する。次に、キャップ絶縁膜２９ａ及びサイドウォール２９ｂをマスクとして、柱状突起１１内にリン等のｎ型不純物を高濃度にイオン注入し、高濃度不純物拡散層２２ｂを形成し、いわゆるＬＤＤ構造に不純物拡散層２２を形成する。
【０１３１】
続いて、一方の不純物拡散層２２側において、柱状突起１１と素子分離用絶縁膜２３との間の挟隙６内に存するＰＳＧ膜２４を除去する。次に、図８（ｃ）に示すように、挟隙６の内壁面を含む全面にシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次成膜してＯＮＯ膜を形成した後、このＯＮＯ膜上に多結晶シリコン膜を形成し、この多結晶シリコン膜上にフォトレジストを塗布する。そして、フォトリソグラフィーによりフォトレジストを加工してフォトマスク２８を形成し、これをマスクとしてＯＮＯ膜及び多結晶シリコン膜をエッチングしてキャップ絶縁膜２９ａ上で分断する。このとき、ＯＮＯ膜からなる容量絶縁膜２６と、この容量絶縁膜２６を介して一方の不純物拡散層２２の側面及び上面と対向するキャパシタ電極２７がパターン形成される。
【０１３２】
続いて、全面を覆う層間絶縁膜１３１を形成した後、この層間絶縁膜１３１に他方の不純物拡散層２２の表面を露出させるコンタクト孔１３２を形成し、このコンタクト孔１３２を埋め込むようにアルミニウム膜を形成する。そして、このアルミニウム膜をパターニングすることにより、他方の不純物拡散層２２と接続されて層間絶縁膜１３１上で延在するビット線１３３をパターン形成する。
【０１３３】
しかる後、種々の配線形成工程や層間絶縁膜の形成工程等を経て、変形例３のＤＲＡＭを完成させる。
【０１３４】
なお、例えば図９に示すように、ゲート電極２１を所定間隔を置いて２つ形成し、各々のゲート電極２１について各一方の不純物拡散層２２と容量結合するようにメモリキャパシタを形成するようにしてもよい。
【０１３５】
（第２の実施形態）
続いて、本発明の第２の実施形態について説明する。この第２の実施形態のＭＯＳトランジスタは、第１の実施形態のそれとほぼ同様の構成を有するが、ＳＯＩ構造を有し、第２及び第３のチャネルのチャネル幅Ｗ２が任意に設定される点で相違する。図１０は、第２の実施形態のＭＯＳトランジスタに主要構成を示す概略斜視図であり、図１１は、このＭＯＳトランジスタの製造方法の主要工程を工程順に示す概略断面図である。なお、第１の実施形態の構成部材等に対応するものについては同符号を記す。
【０１３６】
この第２の実施形態のＭＯＳトランジスタは、第１の実施形態のそれと同様に、ｐ型のシリコン半導体基板１の表面に極めて薄い厚みの活性領域となる柱状突起１１が加工形成され、柱状突起１１の中央部位を覆うゲート電極２１と、このゲート電極２１の両側における柱状突起１１に形成されてなる一対の不純物拡散層２２とを有し、柱状突起１１の側面を埋め込む素子分離用絶縁膜２３が形成されて構成されている。
【０１３７】
柱状突起１１は、シリコン半導体基板１に加工が施されて柱状に形成されてなる部位であり、第２の実施形態においては、その中の所定部位に所定膜厚の埋め込み酸化膜４１が形成されており、この埋め込み酸化膜４１により柱状突起１１の埋め込み酸化膜４１より上部が下部（シリコン半導体基板１を含む）から電気的に分離され、ＳＯＩ構造とされている。即ち、柱状突起１１の埋め込み酸化膜４１より上部がトランジスタの活性領域となる。
【０１３８】
ゲート電極２１は、多結晶シリコン膜からなり、柱状突起１１の中央部位から柱状突起１１の下部近傍のシリコン半導体基板１上にかけて形成されたゲート酸化膜１２を介して覆い、即ちゲート酸化膜１２を介して柱状突起１１及びその近傍のシリコン半導体基板１と対向するようにパターン形成されている。
【０１３９】
一対の不純物拡散層２２は、柱状突起１１のゲート電極２１の両側にリン（Ｐ）等のｎ型不純物がイオン注入されて形成されており、このＭＯＳトランジスタのソース／ドレインとして機能するものである。
【０１４０】
素子分離用絶縁膜２３は、シリコン酸化膜からなり、柱状突起１１の側面をＰＳＧ膜２４を介して埋め込むように形成されており、活性領域として機能する柱状突起１１をその周囲から絶縁する機能を有するものである。
【０１４１】
第２の実施形態のＭＯＳトランジスタは、以下に示すように、ゲート電極２１及び柱状突起１１から３つのチャネルが形成される。先ず、柱状突起１１の上面において、ゲート電極２１の長手方向にほぼ直交する方向の幅がゲート長Ｌ、柱状突起１１の長手方向にほぼ直交する方向の幅がチャネル幅Ｗ１として規定されて、第１のチャネルが構成される。一方、柱状突起１１の両側面において、ゲート長が上述のＬ、柱状突起１１の埋め込み酸化膜４１からの高さがほぼチャネル幅Ｗ２’として規定されて、互いに対向するように第２及び第３のチャネルが構成される。
【０１４２】
ここで、チャネル幅Ｗ１は、第２及び第３のチャネルで構成されるトランジスタの空乏層の厚みをも規定する。この場合、チャネル幅Ｗ１を極めて狭く、例えば０．１５μｍ程度或いはそれ以下とすれば、第２及び第３のチャネルは完全に空乏状態となる。即ち、このＭＯＳトランジスタにおいては、素子分離用絶縁膜２３により素子分離がなされているため、シリコン半導体基板１内に素子分離用絶縁膜を形成することが不要となって極めて高い集積度の達成が容易に可能となるとともに、バルク型のＭＯＳトランジスタと同一の半導体基板に形成することができ、ＳＯＩ構造として極めて高い駆動能力が達成される。
【０１４３】
更に、後述するように、埋め込み酸化膜４１の形成部位を任意に制御することができるため、第１のチャネルのチャネル幅Ｗ１と同様に、例えば埋め込み酸化膜４１の形成部位（及び膜厚）によって決まるチャネル幅Ｗ２’を電子のド・ブロイ（de Broglie）波長程度（例えば０．１０μｍ程度或いはそれ以下）に制御することにより、極めて微細で高機能性を有する１次元の量子化素子が実現される。
【０１４４】
続いて、第２の実施形態のＭＯＳトランジスタの製造方法について、図２（ａ）〜図２（ｄ）、続く図３（ａ）〜図３（ｂ）及び図１０中の破線Ｉ−Ｉ’に沿った断面図である図１１を用いて説明する。
【０１４５】
先ず、第１の実施形態と同様に、図２（ａ）〜図２（ｄ）、続く図３（ａ）〜図３（ｂ）の各工程を経て、柱状突起１１と素子分離用絶縁膜２３との間に、シリコン半導体基板１の柱状突起１１の側面におけるゲート電極２１の形状に狭隙６を形成する。
【０１４６】
次に、図１１（ａ）に示すように、シリコン半導体基板１の全面に所定のドーズ量及び所定の加速エネルギーにより酸素イオン注入を施す。ここで、ドーズ量及び加速エネルギーを設定することにより、酸素イオン注入部位を任意に調節することが可能である。この場合では、ドーズ量を１〜２×１０18（１／ｃｍ2 ）、加速エネルギーを１９０〜２００（ｋｅＶ）に設定し、活性領域内の深さ０．１μｍ程度或いはそれ以下の所定部位に酸素イオンを打ち込む。
【０１４７】
次に、図１１（ｂ）に示すように、シリコン半導体基板１にアニール処理を施す。ここでは、温度を１３２０℃、時間を６（ｈｒｓ）としてアニール処理し、活性領域内の深さ０．１μｍ程度或いはそれ以下の所定部位に所定膜厚の埋め込み酸化膜４１を形成する。この活性領域内の深さが、第２及び第３のチャネルのチャネル幅Ｗ２となる。
【０１４８】
続いて、柱状突起１１の側面及び狭隙６の底面（即ち、露出したシリコン半導体基板１の表面の一部）を熱酸化して、ゲート酸化膜１２を膜厚５ｎｍ〜１０ｎｍ程度に形成する。
【０１４９】
次に、図１１（ｃ）に示すように、狭隙６を埋め込むように素子分離用絶縁膜２３上にリンドープ或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法により形成する。その後、素子分離用絶縁膜２３上の多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、ゲート電極２１を形成する。
【０１５０】
次に、ゲート電極２１をマスクとして、柱状突起１１内にリン等のｎ型不純物をイオン注入して、アニール処理を施すことにより、ソース／ドレインとして機能する一対の不純物拡散層２２を形成する。
【０１５１】
しかる後、種々の配線形成工程や層間絶縁膜の形成工程等を経て、第２の実施形態のＭＯＳトランジスタを完成させる。
【０１５２】
以下、第２の実施形態の半導体装置のいくつかの変形例について説明する。なお、第１の実施形態等のＭＯＳトランジスタに対応する構成部材等については同符号を記して説明を省略する。
【０１５３】
（変形例１）
先ず、変形例１について説明する。この変形例１の半導体装置は、第２の実施形態のＭＯＳトランジスタとほぼ同様の構成を有するが、ゲート電極が容量絶縁膜を介した２層導電膜構造とされてなる半導体メモリであり、いわゆるＥＥＰＲＯＭとして構成されている。
【０１５４】
即ち、このＥＥＰＲＯＭは、図１２に示すように、上述した第２の実施形態のＭＯＳトランジスタの構成において、ゲート電極２１が、浮遊ゲート電極２５ａと、この浮遊ゲート電極２５ａの表面を覆う容量絶縁膜２５ｂと、この容量絶縁膜２５ｂを介して浮遊ゲート電極２５ａと対向する制御ゲート電極２１ｃとから構成されてなるものである。変形例１のＥＥＰＲＯＭにおいては、ゲート電極２５、一対の不純物拡散層２２によりメモリセルが構成され、記憶情報の書き込み及び読み出しが可能となる。
【０１５５】
浮遊ゲート電極２５ａは、柱状突起１１の側面の中央部位をゲート酸化膜１２を介して覆い、柱状突起１１上でゲート酸化膜１２を介して島状となるように分断されて形成されている。ここで、ゲート酸化膜１２がいわゆるトンネル絶縁膜として機能することになる。
【０１５６】
制御ゲート電極２５ｃは、浮遊ゲート電極２５ａの表面に形成された容量絶縁膜２１ｂを介して浮遊ゲート電極２５ａと対向し、素子分離用絶縁膜２３上に帯状に延在している。ここで、容量絶縁膜２５ｂは、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の３層構造に形成されたいわゆるＯＮＯ膜である。
【０１５７】
この変形例１のＥＥＰＲＯＭにおいては、チャネル幅Ｗ１が、第２及び第３のチャネルで構成されるトランジスタの空乏層の厚みをも規定する。この場合、チャネル幅Ｗ１を極めて狭く、例えば０．１５μｍ程度或いはそれ以下とすれば、第２及び第３のチャネルは完全に空乏状態となる。即ち、このＭＯＳトランジスタにおいては、素子分離用絶縁膜２３により素子分離がなされているため、シリコン半導体基板１内に素子分離用絶縁膜を形成することが不要となって極めて高い集積度の達成が容易に可能となるとともに、バルク型のＭＯＳトランジスタと同一の半導体基板に形成することができ、ＳＯＩ構造として極めて高い駆動能力が達成される。
【０１５８】
更に、埋め込み酸化膜４１の形成部位を任意に制御することができるため、第１のチャネルのチャネル幅Ｗ１と同様に、例えば埋め込み酸化膜４１の形成部位（及び膜厚）によって決まるチャネル幅Ｗ２’を電子のド・ブロイ（de Broglie）波長程度（例えば０．１０μｍ程度或いはそれ以下）に制御することにより、極めて微細で高機能性を有する１次元の量子化素子が実現される。
【０１５９】
次に、変形例１のＥＥＰＲＯＭの製造方法について図１２中の破線Ｉ−Ｉ’に沿った断面に対応する図１３を用いて説明する。
【０１６０】
先ず、第２の実施形態における図２（ａ）〜図３（ｂ）の各工程、続く図１１（ａ）〜図１１（ｂ）の各工程を経た後、図１１（ｃ）で、狭隙６を埋め込むように素子分離用絶縁膜２３上にリンドープ或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法により形成する。続いて、図１３（ａ）に示すように、素子分離用絶縁膜２３上の多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、多結晶シリコン膜を素子分離用絶縁膜２３上で島状に分断して、浮遊ゲート電極２５ａをパターン形成する。
【０１６１】
次いで、図１３（ｂ）に示すように、ＣＶＤ法により、浮遊ゲート電極２５ａを覆うように、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次形成し、パターニングすることにより、ＯＮＯ膜である容量絶縁膜２５ｂを形成する。そして、容量絶縁膜２５ｂを覆うように素子分離用絶縁膜２３上にリンドープ或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法により形成する。続いて、素子分離用絶縁膜２３上の多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子分離用絶縁膜２３上で帯状に延在する制御ゲート電極２５ｃをパターン形成する。
【０１６２】
しかる後、ソース／ドレインとして機能する一対の不純物拡散層２２を形成し、種々の配線形成工程や層間絶縁膜の形成工程等を経て、変形例１のＥＥＰＲＯＭを完成させる。
【０１６３】
なお、このＥＥＰＲＯＭを、その記憶状態を２ビット以上の所定値とし、いわゆる多値メモリとして構成することも可能である。この場合、記憶状態がｎビット（ｎは２以上の整数）であれば、２n 種のしきい値電圧を設定すればよい。例えば記憶状態が２ビットである場合、４種のしきい値電圧を記憶状態”００”，”０１”，”１０”，”１１”に対応させ、読み出し時に所定の判定動作により前記４種のうちからＥＥＰＲＯＭの各メモリセルの１つの記憶状態を特定する。この多値ＥＥＰＲＯＭによれば、上述した諸効果に加え、各メモリセルの記憶密度が大幅に向上するため、更なる高集積化や微細化の要請に十分に応えることができる。
【０１６４】
（変形例２）
続いて、変形例２について説明する。この変形例２の半導体装置は、第２の実施形態のＭＯＳトランジスタとほぼ同様の構成を有するが、ゲート電極に隣接してメモリキャパシタが設けられてなる半導体メモリであり、いわゆるＤＲＡＭとして構成されている。
【０１６５】
即ち、このＤＲＡＭは、図１４に示すように、上述した第２の実施形態のＭＯＳトランジスタの構成に加えて、ゲート電極２１に隣接し、一対の不純物拡散層２２の一方と容量絶縁膜２６を介して対向するキャパシタ電極２７が設けられて構成されている。この場合、一方の不純物拡散層２２とキャパシタ電極２７とが容量結合し、メモリキャパシタとして機能することになる。
【０１６６】
容量絶縁膜２６は、素子分離用絶縁膜２３と一方の不純物拡散層２２との間に形成された狭隙６の内壁面を含み、素子分離用絶縁膜２３上から一方の不純物拡散層２２上を通ってゲート電極２１及びゲート酸化膜１２を覆うシリコン酸化膜からなるサイドウォール２９ｂとキャップ絶縁膜２９ａの上に達するように形成されている。この容量絶縁膜２６は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の３層構造に形成されたいわゆるＯＮＯ膜である。
【０１６７】
キャパシタ電極２７は、溝２８内を埋め込み、容量絶縁膜２６上を覆うようにパターン形成されており、一方の不純物拡散層２２の上面及び狭隙６内で一方の不純物拡散層２２の側面と容量絶縁膜２６を介して対向している。即ち、キャパシタ電極２７が、当該一方の不純物拡散層２２とその上面及び側面で容量結合してメモリキャパシタとして機能する。そして、このメモリキャパシタとＭＯＳトランジスタとでメモリセルが構成され、記憶情報の書き込み及び読み出しが可能となる。
【０１６８】
この変形例２のＤＲＡＭにおいては、第２の実施形態の場合と同様に、チャネル幅Ｗ１が、第２及び第３のチャネルで構成されるトランジスタの空乏層の厚みをも規定する。この場合、チャネル幅Ｗ１を極めて狭く、例えば０．１５μｍ程度或いはそれ以下とすれば、第２及び第３のチャネルは完全に空乏状態となる。即ち、このＭＯＳトランジスタにおいては、素子分離用絶縁膜２３により素子分離がなされているため、シリコン半導体基板１内に素子分離用絶縁膜を形成することが不要となって極めて高い集積度の達成が容易に可能となるとともに、バルク型のＭＯＳトランジスタと同一の半導体基板に形成することができ、ＳＯＩ構造として極めて高い駆動能力が達成される。
【０１６９】
更に、埋め込み酸化膜４１の形成部位を任意に制御することができるため、第１のチャネルのチャネル幅Ｗ１と同様に、例えば埋め込み酸化膜４１の形成部位（及び膜厚）によって決まるチャネル幅Ｗ２’を電子のド・ブロイ（de Broglie）波長程度（例えば０．１０μｍ程度或いはそれ以下）に制御することにより、極めて微細で高機能性を有する１次元の量子化素子が実現される。
【０１７０】
次に、変形例２のＥＥＰＲＯＭの製造方法について図１４中の破線Ｂ−Ｂ’に沿った断面に対応する図１５を用いて説明する。
【０１７１】
先ず、第２の実施形態における図２（ａ）〜図３（ｂ）の各工程，続く図１１（ａ）〜図１１（ｂ）の工程を経た後、図１１（ｃ）で、狭隙６を埋め込むように素子分離用絶縁膜２３上にリンドープ或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法により形成した後、多結晶シリコン膜上にシリコン酸化膜を堆積する。続いて、図１５（ａ）に示すように、素子分離用絶縁膜２３上の多結晶シリコン膜及びシリコン酸化膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、ゲート電極２１及びそのキャップ絶縁膜２９ａをパターン形成する。次に、キャップ絶縁膜２９ａをマスクとして、柱状突起１１内にリン等のｎ型不純物を低濃度にイオン注入し、低濃度不純物拡散層２２ａを形成する。
【０１７２】
続いて、図１５（ｂ）に示すように、全面にシリコン酸化膜を堆積させた後、このシリコン酸化膜の全面を異方性エッチングして、ゲート電極２１及びキャップ絶縁膜２９ａの側面のみにシリコン酸化膜を残し、サイドウォール２９ｂを形成する。次に、キャップ絶縁膜２９ａ及びサイドウォール２９ｂをマスクとして、柱状突起１１内にリン等のｎ型不純物を高濃度にイオン注入し、高濃度不純物拡散層２２ｂを形成し、いわゆるＬＤＤ構造に不純物拡散層２２を形成する。
【０１７３】
続いて、一方の不純物拡散層２２側において、柱状突起１１と素子分離用絶縁膜２３との間の挟隙６内に存するＰＳＧ膜２４を除去する。次に、図１５（ｃ）に示すように、挟隙６の内壁面を含む全面にシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次成膜してＯＮＯ膜を形成した後、このＯＮＯ膜上に多結晶シリコン膜を形成し、この多結晶シリコン膜上にフォトレジストを塗布する。そして、フォトリソグラフィーによりフォトレジストを加工してフォトマスク２８を形成し、これをマスクとしてＯＮＯ膜及び多結晶シリコン膜をエッチングしてキャップ絶縁膜２９ａ上で分断する。このとき、ＯＮＯ膜からなる容量絶縁膜２６と、この容量絶縁膜２６を介して一方の不純物拡散層２２の側面及び上面と対向するキャパシタ電極２７がパターン形成される。
【０１７４】
続いて、全面を覆う層間絶縁膜１３１を形成した後、この層間絶縁膜１３１に他方の不純物拡散層２２の表面を露出させるコンタクト孔１３２を形成し、このコンタクト孔１３２を埋め込むようにアルミニウム膜を形成する。そして、このアルミニウム膜をパターニングすることにより、他方の不純物拡散層２２と接続されて層間絶縁膜１３１上で延在するビット線１３３をパターン形成する。
【０１７５】
しかる後、種々の配線形成工程や層間絶縁膜の形成工程等を経て、変形例２のＤＲＡＭを完成させる。
【０１７６】
なお、このＥＥＰＲＯＭを、その記憶状態を２ビット以上の所定値とし、いわゆる多値メモリとして構成することも可能である。この場合、記憶状態がｎビット（ｎは２以上の整数）であれば、２n 種のしきい値電圧を設定すればよい。例えば記憶状態が２ビットである場合、４種のしきい値電圧を記憶状態”００”，”０１”，”１０”，”１１”に対応させ、読み出し時に所定の判定動作により前記４種のうちからＥＥＰＲＯＭの各メモリセルの１つの記憶状態を特定する。この多値ＥＥＰＲＯＭによれば、上述した諸効果に加え、各メモリセルの記憶密度が大幅に向上するため、更なる高集積化や微細化の要請に十分に応えることができる。
【０１７７】
（第３の実施形態）
続いて、本発明の第３の実施形態について説明する。この第３の実施形態のＭＯＳトランジスタは、第１の実施形態のそれとほぼ同様の構成を有するが、２ゲート構造を有する点で相違する。図１６は、第３の実施形態のＭＯＳトランジスタに主要構成を示す概略斜視図であり、図１７は、このＭＯＳトランジスタの製造方法の主要部を工程順に示す概略断面図である。なお、第１の実施形態の構成部材等に対応するものについては同符号を記す。
【０１７８】
この第３の実施形態のＭＯＳトランジスタは、ｐ型のシリコン半導体基板１の表面に極めて薄い厚みの活性領域となる柱状突起１１が加工形成され、柱状突起１１の中央部位の両側面をそれぞれ覆う一対のゲート電極５１，５２と、柱状突起１１の上部及び柱状突起１１の近傍のシリコン半導体基板１に形成されてなる一対の不純物拡散層５３とを有し、柱状突起１１の側面を埋め込む素子分離用絶縁膜２３が形成されて構成されている。
【０１７９】
ゲート電極５１，５２は、多結晶シリコン膜からなり、柱状突起１１の中央部位の各側面から柱状突起１１の下部近傍のシリコン半導体基板１上にかけて形成されたゲート酸化膜１２を介して覆い、即ちゲート酸化膜１２を介して柱状突起１１の側面及びその近傍のシリコン半導体基板１と対向するようにパターン形成されている。
【０１８０】
一対の不純物拡散層５３は、柱状突起１１のゲート電極５１，５２の両側の上面部位及び柱状突起１１の近傍のシリコン半導体基板１の表面領域にリン（Ｐ）等のｎ型不純物がイオン注入されて形成されており、このＭＯＳトランジスタのソース／ドレインとして機能するものである。ここで、柱状突起１１の上面部位に形成された不純物拡散層５３は、ゲート電極５１，５２に共通のものとされる。
【０１８１】
素子分離用絶縁膜２３は、シリコン酸化膜からなり、柱状突起１１の側面をＰＳＧ膜２４を介して埋め込むように形成されており、活性領域として機能する柱状突起１１をその周囲から絶縁する機能を有するものである。
【０１８２】
第３の実施形態のＭＯＳトランジスタは、以下に示すように、ゲート電極５１，５２及び柱状突起１１から２つのチャネルが形成される。即ち、柱状突起１１の両側面において、ゲート電極５１，５２の長手方向にほぼ直交する方向の幅がゲート長Ｌ、シリコン半導体基板１から柱状突起１１の上部に形成された不純物拡散層２２の下面までの高さがほぼチャネル幅Ｗ３として規定されて、互いに対向するように第１及び第２のチャネルが構成される。
【０１８３】
ここで、柱状突起１１の厚み幅Ｗ１は、第１及び第２のチャネルで構成されるトランジスタの空乏層の厚みを規定し、ＳＯＩ構造における２ゲート型トランジスタ構造と等価の振る舞いをする。この場合、厚みＷ１を極めて狭く、例えば０．１５μｍ程度或いはそれ以下とすれば、第１及び第２のチャネルは完全に空乏状態となる。即ち、このＭＯＳトランジスタにおいては、素子分離用絶縁膜２３により素子分離がなされているためにシリコン半導体基板１内に素子分離用絶縁膜を形成することが不要となって極めて高い集積度の達成が容易に可能となるとともに、柱状突起１１がシリコン半導体基板１と一体形成されているために活性領域が基板電位に固定されているにもかかわらず、ＳＯＩ構造的な極めて高い駆動能力が達成される。
【０１８４】
続いて、第３の実施形態のＭＯＳトランジスタの製造方法について、図２（ａ）〜図２（ｄ）、続く図３（ａ）〜図３（ｂ）及び図１６中の破線Ｉ−Ｉ’に沿った断面に対応する図１７を用いて説明する。
【０１８５】
先ず、第１の実施形態と同様に、図２（ａ）〜図２（ｄ）、続く図３（ａ）〜図３（ｂ）の各工程を経て、柱状突起１１と素子分離用絶縁膜２３との間に、シリコン半導体基板１の柱状突起１１の側面におけるゲート電極２１の形状に狭隙６を形成する。
【０１８６】
次に、図１７（ａ）に示すように、フォトリソグラフィー及びそれに続くドライエッチングを施すことにより、素子分離用絶縁膜２３の上面を所定厚分だけ除去する。
【０１８７】
続いて、柱状突起１１の側面及び狭隙６の底面（即ち、露出したシリコン半導体基板１の表面の一部）を熱酸化して、ゲート酸化膜１２を膜厚５ｎｍ〜１０ｎｍ程度に形成する。
【０１８８】
次に、図１７（ｂ）に示すように、シリコン半導体基板１の全面に所定のドーズ量及び所定の加速エネルギーにより砒素（Ａｓ）等のｎ型不純物のイオン注入を施す。ここでは、柱状突起１１の上面領域及び柱状突起１１の近傍のシリコン半導体基板１の表面領域に不純物が導入されるように、ドーズ量を５×１０15〜１×１０16（１／ｃｍ2 ）、加速エネルギーを５０〜７０（ｋｅＶ）に設定して、イオン注入を施す。続いて、シリコン半導体基板１にアニール処理を施すことにより、柱状突起１１の上面領域及び柱状突起１１の近傍のシリコン半導体基板１の表面領域にそれぞれ不純物拡散層５３を形成する。
【０１８９】
次に、図１７（ｃ）に示すように、狭隙６を埋め込み柱状突起１１を覆うように素子分離用絶縁膜２３上にリンドープ或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法により形成する。続いて、素子分離用絶縁膜２３上の多結晶シリコン膜を柱状突起１１をストッパーとして、例えばＣＭＰ法により研磨して、柱状突起１１により多結晶シリコン膜を分離する。その後、フォトリソグラフィー及びそれに続くドライエッチングを施して、ゲート電極５１，５２を形成する。
【０１９０】
しかる後、種々の配線形成工程や層間絶縁膜の形成工程等を経て、第３の実施形態のＭＯＳトランジスタを完成させる。
【０１９１】
なお、第３の実施形態において、不純物拡散層５３を柱状突起１１の上面領域と下面領域の２箇所に形成し、これら不純物拡散層５３をゲート電極５１，５２で共有するように形成してもよい。
【０１９２】
（第４の実施形態）
続いて、本発明の第４の実施形態について説明する。この第４の実施形態のＭＯＳトランジスタは、第１の実施形態のそれとほぼ同様の構成を有するが、ソース／ドレインを共有して並列接続された３つのトランジスタが形成されている点で相違する。図１８は、第４の実施形態のＭＯＳトランジスタに主要構成を示す概略斜視図であり、図１９は、このＭＯＳトランジスタの製造方法の主要工程を工程順に示す概略断面図である。なお、第１の実施形態の構成部材等に対応するものについては同符号を記す。
【０１９３】
この第４の実施形態のＭＯＳトランジスタは、ｐ型のシリコン半導体基板１の表面に極めて薄い厚みの活性領域となる柱状突起１１が加工形成され、柱状突起１１の側面の中央部位をゲート酸化膜１２を介して覆い、互いに対向配置されてなるゲート電極６１，６２と、これらゲート電極６１，６２の両側における柱状突起１１に形成されてなる一対の不純物拡散層２２と、柱状突起１１の上面にゲート酸化膜１２を介して接続されたゲート電極６３とを有し、柱状突起１１の側面を埋め込む素子分離用絶縁膜２３が形成されて構成されている。
【０１９４】
ゲート電極６１，６２は、多結晶シリコン膜からなり、柱状突起１１の中央部位から柱状突起１１の下部近傍のシリコン半導体基板１上にかけて形成されたゲート酸化膜１２を介して形成されており、互いに電気的に分離されて素子分離用絶縁膜２３上で帯形状に延在するように対向配置されている。
【０１９５】
ゲート電極６３は、柱状突起１１の上面のゲート酸化膜１２上に接続され、更にゲート電極６１，６２上に層間絶縁膜７３を介してゲート電極６１，６２とほぼ平行に延在するように配置されている。
【０１９６】
一対の不純物拡散層２２は、柱状突起１１のゲート電極２１の両側にリン（Ｐ）等のｎ型不純物がイオン注入されて形成されており、このＭＯＳトランジスタのソース／ドレインとして機能するものである。
【０１９７】
素子分離用絶縁膜２３は、シリコン酸化膜からなり、柱状突起１１の側面をＰＳＧ膜２４を介して埋め込むように形成されており、活性領域として機能する柱状突起１１をその周囲から絶縁する機能を有するものである。
【０１９８】
第４の実施形態のＭＯＳトランジスタは、一対の不純物拡散層２２を共有し、。各々が並列接続してなる第１，第２及び第３のトランジスタを有して構成されている。第１のトランジスタは、柱状突起１１の側面でゲート酸化膜１２を介して配されたゲート電極６１及び不純物拡散層２２から構成されており、第２のトランジスタは、柱状突起１１の側面でゲート酸化膜１２を介して配されたゲート電極６２及び不純物拡散層２２から構成され、第３のトランジスタは、柱状突起１１の上面でゲート酸化膜１２を介して配されたゲート電極６３及び不純物拡散層２２から構成されている。
【０１９９】
ここで、第１，第２のトランジスタにおいては、柱状突起１１の両側面で、ゲート電極６１，６２のゲート長がＬ、柱状突起１１の高さがチャネル幅Ｗ２として規定されて、互いに対向するように第１及び第２のチャネルが構成される。一方、第３のトランジスタにおいては、柱状突起１１の上面で、ゲート電極６３のゲート長がＬ、柱状突起１１の長手方向にほぼ直交する方向の幅がチャネル幅Ｗ１として規定されて、第３のチャネルが構成される。
【０２００】
各々が並列に接続されてなる第１〜第３のトランジスタＡ1 〜Ａ3 の等価回路を図２０に示す。この場合、各トランジスタＡ1 〜Ａ3 のコンダクタンスβは、ゲート酸化膜１２の誘電率をＣOX、ゲート長をＬ、チャネル幅をＷ、各ゲートへの入力電圧をＶg 、しきい値電圧をＶthとすると、
β＝μＣOX（Ｗ／Ｌ）（Ｖg −Ｖth）
と定義される。この場合、第１のトランジスタＡ1 と第２のトランジスタＡ2 のコンダクタンスは同一のβ1 、第３のトランジスタＡ3 のコンダクタンスはβ1 と異なるβ2 となる。
【０２０１】
このＭＯＳトランジスタの静特性を図２１に示す。各トランジスタにおけるゲート入力に応じて、第１のトランジスタＡ1 のみオンしたときには、コンダクタンスがβ1 となり、第１及び第２のトランジスタＡ1 ，Ａ2 のみオンしたときには、コンダクタンスが２β1 、第１〜第３のトランジスタＡ1 〜Ａ3 が全てオンしたときには、コンダクタンスが２β1 ＋β2 となる。即ちこの場合、第１〜第３のトランジスタＡ1 〜Ａ3 が全てオフの場合を含めて４通りの特性が実現可能となる。
【０２０２】
第４の実施形態のＭＯＳトランジスタをインバータに適用して、分周器を構成した一例を図２２に示す。各インバータ６４は、図２３に示すような回路構成を有している。ここで、第３のトランジスタＡ3 へのゲート入力を外部信号φを用いて切り換えることにより、第１〜第３のトランジスタＡ1 〜Ａ3 に２種類の駆動状態を持たせることで、分周器における周波数を制御することができる。
【０２０３】
このように、第４の実施形態のＭＯＳトランジスタによれば、素子分離用絶縁膜２３により素子分離がなされているためにシリコン半導体基板１内に素子分離用絶縁膜を形成することが不要となって高集積化が実現するのみならず、複数（例えば４通り）のコンダクタンスをＳＯＩ構造的な極めて高い駆動能力をもって達成することが可能となる。
【０２０４】
続いて、第４の実施形態のＭＯＳトランジスタの製造方法について、図２（ａ）〜図２（ｄ）、続く図３（ａ）〜図３（ｃ）及び図１８中の破線Ｉ−Ｉ’に沿った断面に対応する図１９を用いて説明する。
【０２０５】
先ず、第１の実施形態と同様に、図２（ａ）〜図２（ｄ）、続く図３（ａ）〜図３（ｃ）の各工程を経て、柱状突起１１と素子分離用絶縁膜２３との間に、シリコン半導体基板１の柱状突起１１の側面におけるゲート電極２１の形状に狭隙６を形成し、柱状突起１１の側面及び狭隙６の底面を熱酸化して、ゲート酸化膜１２を形成する。
【０２０６】
次に、図１９（ａ）に示すように、狭隙６を埋め込むように素子分離用絶縁膜２３上にリンドープ或いはノンドープの多結晶シリコン膜７１を低圧ＣＶＤ法により形成する。続いて、この多結晶シリコン膜７１にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子分離用絶縁膜２３上で所定の帯形状となるように加工する。
【０２０７】
続いて、帯形状の多結晶シリコン膜７１をマスクとして、柱状突起１１内にリン等のｎ型不純物をイオン注入して、アニール処理を施すことにより、ソース／ドレインとして機能する一対の不純物拡散層２２を形成する。
【０２０８】
次に、図１９（ｂ）に示すように、多結晶シリコン膜７１にフォトリソグラフィー及びそれに続くドライエッチングを施して、柱状突起１１の上面に形成されたゲート酸化膜１２の一部を露出させるとともに、多結晶シリコン膜７１をゲート酸化膜１２を介した柱状突起１１上で分断する溝部７２を形成する。このとき、ゲート酸化膜１２を介して柱状突起１１の側面の中央部位から柱状突起１１の下部近傍のシリコン半導体基板１上にかけて形成され、互いに対向配置されてなるゲート電極６１，６２が形成される。
【０２０９】
次に、図１９（ｃ）に示すように、溝部７２の内壁に熱酸化を施す。ここで、上述の溝部７２を形成する際のパターニングでゲート酸化膜１２が除去されてしまった場合には、再び柱状突起１１の上面にゲート酸化膜１２が形成されることになる。
【０２１０】
続いて、低圧ＣＶＤ法により、溝部７２を埋め込むように全面にシリコン酸化膜からなる層間絶縁膜７３を形成する。続いて、この層間絶縁膜７３の溝部７２に相当する一部位にフォトリソグラフィー及びそれに続くドライエッチングを施して、柱状突起１１の上面に形成されたゲート酸化膜１２の一部を露出させる溝部７４を形成する。
【０２１１】
次に、図１９（ｄ）に示すように、低圧ＣＶＤ法により、溝部７４を埋め込むように全面に多結晶シリコン膜を形成する。続いて、この多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施し、層間絶縁膜７３上でゲート電極６１，６２とほぼ平行となる帯形状に加工して、ゲート電極６３を形成する。
【０２１２】
しかる後、種々の配線形成工程や層間絶縁膜の形成工程等を経て、第４の実施形態のＭＯＳトランジスタを完成させる。
【０２１３】
続いて、第４の実施形態のＭＯＳトランジスタのいくつかの変形例について説明する。なお、第１の実施形態等のＭＯＳトランジスタに対応する構成部材等については同符号を記して説明を省略する。
【０２１４】
（変形例１）
先ず、変形例１について説明する。この変形例１のＭＯＳトランジスタは、第４の実施形態のそれとほぼ同様の構成を有するが、その製造方法が一部異なる点で相違する。図２４は、この変形例のＭＯＳトランジスタの製造方法の主要な数工程を示す概略断面図である。
【０２１５】
先ず、図１９（ａ）までは第４の実施形態の場合と同様であり、狭隙６を埋め込むように素子分離用絶縁膜２３上に多結晶シリコン膜７１を形成する。
【０２１６】
次に、図２４（ａ）に示すように、低圧ＣＶＤ法等により、多結晶シリコン膜７１上にシリコン酸化膜７５を形成する。続いて、シリコン酸化膜７５及び多結晶シリコン膜７１にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子分離用絶縁膜２３上で所定の帯形状となるように加工する。
【０２１７】
続いて、帯形状のシリコン酸化膜７５をマスクとして、柱状突起１１内にリン等のｎ型不純物をイオン注入し、アニール処理を施すことにより、ソース／ドレインとして機能する一対の不純物拡散層２２を形成する。
【０２１８】
次に、図２４（ｂ）に示すように、シリコン酸化膜７５及び多結晶シリコン膜７１にフォトリソグラフィー及びそれに続くドライエッチングを施して、柱状突起１１の上面に形成されたゲート酸化膜１２の一部を露出させるとともに、多結晶シリコン膜７１をゲート酸化膜１２を介した柱状突起１１上で分断する溝部７２を形成する。このとき、ゲート酸化膜１２を介して柱状突起１１の側面の中央部位から柱状突起１１の下部近傍のシリコン半導体基板１上にかけて形成され、互いに対向配置されてなるゲート電極６１，６２及びこれらのキャップ絶縁膜６５，６６が形成される。
【０２１９】
次に、図２４（ｃ）に示すように、溝部７２の内壁に熱酸化を施す。ここで、上述の溝部７２を形成する際のパターニングでゲート酸化膜１２が除去されてしまった場合には、再び柱状突起１１の上面にゲート酸化膜１２が形成されることになる。
【０２２０】
続いて、低圧ＣＶＤ法により、溝部７２内を含む全面に絶縁膜、ここではシリコン窒化膜を形成し、このシリコン窒化膜の全面を異方性ドライエッチングすることにより、溝部７２内の側壁を含むゲート電極６１，６２及びキャップ絶縁膜６５，６６の露出した側面を覆うサイドウォール７６を形成する。このとき、ゲート電極６１，６２は、キャップ絶縁膜６５，６６及びサイドウォール７６により完全に覆われている。
【０２２１】
次に、図２４（ｄ）に示すように、低圧ＣＶＤ法により、溝部７２をサイドウォール６３を介して埋め込むように全面に多結晶シリコン膜を形成する。続いて、この多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施し、キャップ絶縁膜６５，６６上でゲート電極６１，６２とほぼ平行となる帯形状に加工して、ゲート電極６３を形成する。
【０２２２】
しかる後、種々の配線形成工程や層間絶縁膜の形成工程等を経て、第４の実施形態の変形例１のＭＯＳトランジスタを完成させる。
【０２２３】
この変形例１によれば、第４の実施形態の奏する諸効果に加え、サイドウォール７６により、ゲート電極６３をゲート電極６１，６２との確実な絶縁を確保しつつ所望の部位に正確に形成することができる。
【０２２４】
（変形例２）
続いて、変形例２について説明する。この変形例２の半導体装置は、第４の実施形態のＭＯＳトランジスタとほぼ同様の構成を有するが、ゲート電極が容量絶縁膜を介した２層導電膜構造とされてなる半導体メモリであり、いわゆるＥＥＰＲＯＭとして構成されている。
【０２２５】
即ち、このＥＥＰＲＯＭは、図２５に示すように、上述した第４の実施形態のＭＯＳトランジスタの構成において、ゲート電極６３が、浮遊ゲート電極６３ａと、この浮遊ゲート電極６３ａの表面を覆う容量絶縁膜６３ｂと、この容量絶縁膜６３ｂを介して浮遊ゲート電極６３ａと対向する制御ゲート電極６３ｃとから構成されてなるものである。変形例２のＥＥＰＲＯＭにおいては、ゲート電極６３、一対の不純物拡散層２２によりメモリセルが構成され、記憶情報の書き込み及び読み出しが可能となる。
【０２２６】
浮遊ゲート電極６３ａは、柱状突起１１の上面でゲート酸化膜１２の一部を露出させる溝部７４の内壁面のみを覆うように形成され、溝部７４の底面ではゲート酸化膜１２を介して柱状突起１１の上面と対向している。ここで、ゲート酸化膜１２がいわゆるトンネル絶縁膜として機能することになる。
【０２２７】
制御ゲート電極６３ｃは、浮遊ゲート電極６３ａの表面に形成された容量絶縁膜６３ｂを介して溝部７４の内壁面で浮遊ゲート電極６３ａと対向し、層間絶縁膜７３上でゲート電極６１，６２と略平行となるように帯状に延在している。ここで、容量絶縁膜６３ｂは、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の３層構造に形成されたいわゆるＯＮＯ膜である。
【０２２８】
この変形例２のＥＥＰＲＯＭにおいては、第４の実施形態のＭＯＳトランジスタと同様に、素子分離用絶縁膜２３により素子分離がなされているためにシリコン半導体基板１内に素子分離用絶縁膜を形成することが不要となって高集積化が実現するのみならず、複数（例えば４通り）のコンダクタンスをＳＯＩ構造的な極めて高い駆動能力をもって達成し、小さな占有面積で大きな記憶容量を実現することが可能となる。
【０２２９】
次に、変形例２のＥＥＰＲＯＭの製造方法について図２５中の破線Ｉ−Ｉ’に沿った断面に対応する図２６を用いて説明する。
【０２３０】
先ず、第４の実施形態における図２（ａ）〜図３（ｂ）の各工程、続く図１９（ａ）〜１９（ｃ）の工程を経た後、図２６（ａ）に示すように、溝部７４の内壁面を覆い、溝部７４の幅の半値より小さい所定の膜厚となるように、層間絶縁膜７３上にリンドープ或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法により形成する。続いて、層間絶縁膜７３上の多結晶シリコン膜を化学機械研磨（ＣＭＰ）法により除去する。このとき、溝部７４の内壁面のみを覆うように多結晶シリコン膜が残存し、これが島状の浮遊ゲート電極６３ａとなる。
【０２３１】
次いで、図２６（ｂ）に示すように、ＣＶＤ法により、浮遊ゲート電極６３ａを溝部７４内で覆うように、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次形成し、パターニングすることにより、ＯＮＯ膜である容量絶縁膜６３ｂを形成する。そして、溝部７４を埋め込み容量絶縁膜６３ｂを介して浮遊ゲート電極６３ａと溝部７４内で対向するように全面にリンドープ或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法により形成する。続いて、層間絶縁膜７３上の多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、層間絶縁膜７３上で帯状に延在する制御ゲート電極６３ｃをパターン形成する。
【０２３２】
しかる後、ソース／ドレインとして機能する一対の不純物拡散層２２を形成し、種々の配線形成工程や層間絶縁膜の形成工程等を経て、変形例２のＥＥＰＲＯＭを完成させる。
【０２３３】
なお、このＥＥＰＲＯＭを、その記憶状態を２ビット以上の所定値とし、いわゆる多値メモリとして構成することも可能である。この場合、記憶状態がｎビット（ｎは２以上の整数）であれば、２n 種のしきい値電圧を設定すればよい。例えば記憶状態が２ビットである場合、４種のしきい値電圧を記憶状態”００”，”０１”，”１０”，”１１”に対応させ、読み出し時に所定の判定動作により前記４種のうちからＥＥＰＲＯＭの各メモリセルの１つの記憶状態を特定する。この多値ＥＥＰＲＯＭによれば、上述した諸効果に加え、各メモリセルの記憶密度が大幅に向上するため、更なる高集積化や微細化の要請に十分に応えることができる。
【０２３４】
なお、この変形例２の技術は変形例１の製造方法に適用することも可能である。この場合、図２４ｄに相当する様子を、図２６（ｃ）に示す。
【０２３５】
（変形例３）
続いて、変形例３について説明する。この変形例３の半導体装置は、第４の実施形態のＭＯＳトランジスタとほぼ同様の構成を有するが、ゲート電極に隣接してメモリキャパシタが設けられてなる半導体メモリであり、いわゆるＤＲＡＭとして構成されている。
【０２３６】
即ち、このＤＲＡＭは、図２７に示すように、上述した第４の実施形態のＭＯＳトランジスタの構成に加えて、ゲート電極６１〜６３に隣接し、一対の不純物拡散層２２の一方と容量絶縁膜２６を介して対向するキャパシタ電極２７が設けられて構成されている。この場合、一方の不純物拡散層２２とキャパシタ電極２７とが容量結合し、メモリキャパシタとして機能することになる。
【０２３７】
容量絶縁膜２６は、素子分離用絶縁膜２３と一方の不純物拡散層２２との間に形成された狭隙６の内壁面を含み、素子分離用絶縁膜２３上から一方の不純物拡散層２２上を通ってゲート電極６１〜６３及びゲート酸化膜１２を覆うシリコン酸化膜からなるサイドウォール３０ｂとキャップ絶縁膜３０ａの上に達するように形成されている。この容量絶縁膜２６は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の３層構造に形成されたいわゆるＯＮＯ膜である。
【０２３８】
キャパシタ電極２７は、溝２８内を埋め込み、容量絶縁膜２６上を覆うようにパターン形成されており、一方の不純物拡散層２２の上面及び狭隙６内で一方の不純物拡散層２２の側面と容量絶縁膜２６を介して対向している。即ち、キャパシタ電極２７が、当該一方の不純物拡散層２２とその上面及び側面で容量結合してメモリキャパシタとして機能する。そして、このメモリキャパシタとＭＯＳトランジスタとでメモリセルが構成され、記憶情報の書き込み及び読み出しが可能となる。
【０２３９】
この変形例２のＤＲＡＭにおいては、第４の実施形態の場合と同様に、素子分離用絶縁膜２３により素子分離がなされているためにシリコン半導体基板１内に素子分離用絶縁膜を形成することが不要となって高集積化が実現するのみならず、複数（例えば４通り）のコンダクタンスをＳＯＩ構造的な極めて高い駆動能力をもって達成し、小さな占有面積で大きな記憶容量を実現することが可能となる。
【０２４０】
更に、埋め込み酸化膜４１の形成部位を任意に制御することができるため、第１のチャネルのチャネル幅Ｗ１と同様に、例えば埋め込み酸化膜４１の形成部位（及び膜厚）によって決まるチャネル幅Ｗ２’を電子のド・ブロイ（de Broglie）波長程度（例えば０．１０μｍ程度或いはそれ以下）に制御することにより、極めて微細で高機能性を有する１次元の量子化素子が実現される。
【０２４１】
次に、変形例２のＤＲＡＭの製造方法について図２６中の破線Ｂ−Ｂ’に沿った断面に対応する図２８を用いて説明する。
【０２４２】
先ず、第４の実施形態における図２（ａ）〜図３（ｂ）の各工程，続く図１９（ａ）〜１９（ｃ）の工程を経た後、図１９（ｄ）で、狭隙６を埋め込み且つ溝部７４を埋め込むように層間絶縁膜７３上にリンドープ或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法により形成した後、多結晶シリコン膜上にシリコン酸化膜を堆積する。続いて、図２８（ａ）に示すように、層間絶縁膜７３上の多結晶シリコン膜及びシリコン酸化膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、ゲート電極６３及びそのキャップ絶縁膜３０ａをパターン形成する。次に、キャップ絶縁膜３０ａをマスクとして、柱状突起１１内にリン等のｎ型不純物を低濃度にイオン注入し、低濃度不純物拡散層２２ａを形成する。
【０２４３】
続いて、図２８（ｂ）に示すように、全面にシリコン酸化膜を堆積させた後、このシリコン酸化膜の全面を異方性エッチングして、ゲート電極６１〜６３及びキャップ絶縁膜３０ａの側面のみにシリコン酸化膜を残し、サイドウォール３０ｂを形成する。次に、キャップ絶縁膜３０ａ及びサイドウォール３０ｂをマスクとして、柱状突起１１内にリン等のｎ型不純物を高濃度にイオン注入し、高濃度不純物拡散層２２ｂを形成し、いわゆるＬＤＤ構造に不純物拡散層２２を形成する。
【０２４４】
続いて、一方の不純物拡散層２２側において、柱状突起１１と素子分離用絶縁膜２３との間の挟隙６内に存するＰＳＧ膜２４を除去する。次に、図２８（ｃ）に示すように、挟隙６の内壁面を含む全面にシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次成膜してＯＮＯ膜を形成した後、このＯＮＯ膜上に多結晶シリコン膜を形成し、この多結晶シリコン膜上にフォトレジストを塗布する。そして、フォトリソグラフィーによりフォトレジストを加工してフォトマスク２８を形成し、これをマスクとしてＯＮＯ膜及び多結晶シリコン膜をエッチングしてキャップ絶縁膜３０ａ上で分断する。このとき、ＯＮＯ膜からなる容量絶縁膜２６と、この容量絶縁膜２６を介して一方の不純物拡散層２２の側面及び上面と対向するキャパシタ電極２７がパターン形成される。
【０２４５】
続いて、全面を覆う層間絶縁膜１３１を形成した後、この層間絶縁膜１３１に他方の不純物拡散層２２の表面を露出させるコンタクト孔１３２を形成し、このコンタクト孔１３２を埋め込むようにアルミニウム膜を形成する。そして、このアルミニウム膜をパターニングすることにより、他方の不純物拡散層２２と接続されて層間絶縁膜１３１上で延在するビット線１３３をパターン形成する。
【０２４６】
しかる後、種々の配線形成工程や層間絶縁膜の形成工程等を経て、変形例３のＤＲＡＭを完成させる。
【０２４７】
（第５の実施形態）
続いて、本発明の第５の実施形態について説明する。この第５の実施形態のＭＯＳトランジスタは、第１の実施形態のそれとほぼ同様の構成を有するが、２ゲート構造を有する点で相違する。図２９は、第３の実施形態のＭＯＳトランジスタに主要構成を示す概略斜視図であり、図３０及び図３１は、このＭＯＳトランジスタの製造方法の主要部を工程順に示す概略断面図である。なお、第１の実施形態の構成部材等に対応するものについては同符号を記す。
【０２４８】
この第５の実施形態のＭＯＳトランジスタは、ｐ型のシリコン半導体基板１の表面に極めて薄い厚みの活性領域となる柱状突起８１が加工形成され、柱状突起８１の両側面をそれぞれ覆う一対のゲート電極８２，８３と、柱状突起８１の下部のシリコン半導体基板１に形成されてなる一方の不純物拡散層であるソース８４と、柱状突起８１の上部に形成された他方の不純物拡散層であるドレイン８５と、このドレイン８５と接続されてなる配線膜８６とを有し、柱状突起８１の側面を埋め込む素子分離用絶縁膜８７が形成されて構成されている。
【０２４９】
柱状突起８１は、第１の実施形態の場合と異なり、長手方向の幅がゲート長Ｌとほぼ等しくなるように加工形成されている。
【０２５０】
ゲート電極８２，８３は、多結晶シリコン膜からなり、柱状突起８１の各側面から柱状突起８１の下部近傍のシリコン半導体基板１上にかけて形成されたゲート酸化膜１２を介して覆い、即ちゲート酸化膜１２を介して柱状突起８１の側面の近傍のシリコン半導体基板１と対向するようにパターン形成されている。
【０２５１】
一方の不純物拡散層であるソース８４は、柱状突起８１の下部のシリコン半導体基板１の表面領域にリン（Ｐ）等のｎ型不純物がイオン注入されて形成されており、他方の不純物拡散層であるドレイン８５は、柱状突起８１の上面部位にリン（Ｐ）等のｎ型不純物がイオン注入されて形成されている。これらソース８４及びドレイン８５は、ゲート電極８２，８３に共通のものとされる。
【０２５２】
配線膜８６は、柱状突起８１の上面、即ちドレイン８５の表面と電気的に接続されており、ゲート電極８２，８３上で層間絶縁膜９３を介してこれらゲート電極８２，８３とほぼ平行に帯形状に延在しており、いわゆるビット線として機能するものである。
【０２５３】
素子分離用絶縁膜８７は、シリコン酸化膜からなり、柱状突起８１を覆って埋め込むように形成されており、活性領域として機能する柱状突起８１をその周囲から絶縁する機能を有するものである。
【０２５４】
第５の実施形態のＭＯＳトランジスタは、以下に示すように、ゲート電極８２，８３及び柱状突起８１から２つのチャネルが形成される。即ち、柱状突起８１の両側面において、ゲート電極８２，８３の長手方向にほぼ直交する方向の幅がゲート長Ｌ、シリコン半導体基板１からドレイン８５の下面までの高さがほぼチャネル幅Ｗ４として規定されて、互いに対向するように第１及び第２のチャネルが構成される。
【０２５５】
ここで、柱状突起８１の厚み幅Ｗ１は、第１及び第２のチャネルで構成されるトランジスタの空乏層の厚みを規定し、ＳＯＩ構造における２ゲート型トランジスタ構造と等価の振る舞いをする。この場合、厚みＷ１を極めて狭く、例えば０．１５μｍ程度或いはそれ以下とすれば、第１及び第２のチャネルは完全に空乏状態となる。即ち、このＭＯＳトランジスタにおいては、素子分離用絶縁膜２３により素子分離がなされているためにシリコン半導体基板１内に素子分離用絶縁膜を形成することが不要となって極めて高い集積度の達成が容易に可能となるとともに、柱状突起８１がシリコン半導体基板１と一体形成されているために活性領域が基板電位に固定されているにもかかわらず、ＳＯＩ構造的な極めて高い駆動能力が達成される。
【０２５６】
続いて、第５の実施形態のＭＯＳトランジスタの製造方法について、図２（ａ）〜図２（ｄ）及び続く図３（ａ）〜図３（ｃ）と、図２９中の破線Ｉ−Ｉ’に沿った断面に対応する図３０及び図３１とを用いて説明する。
【０２５７】
先ず、第１の実施形態と同様に、図２（ａ）〜図２（ｄ）及び続く図３（ａ）〜図３（ｃ）の各工程を経て、柱状突起８１と素子分離用絶縁膜８７との間に、シリコン半導体基板１の柱状突起８１の側面におけるゲート電極８２，８３の形状に狭隙６を形成し、柱状突起８１の側面及び狭隙６の底面を熱酸化して、ゲート酸化膜１２を形成する。但しこの場合、柱状突起８１の長手方向の幅をゲート電極８２，８３のゲート長Ｌとほぼ等しくする点で、第１の実施形態の場合と相違する。
【０２５８】
次に、図３０（ａ）に示すように、シリコン半導体基板１の全面に所定のドーズ量及び所定の加速エネルギーにより砒素（Ａｓ）等のｎ型不純物のイオン注入を施す。ここでは、柱状突起８１の上面領域及び柱状突起８１の近傍のシリコン半導体基板１の表面領域に不純物が導入されるように、ドーズ量を５×１０15〜１×１０16（１／ｃｍ2 ）、加速エネルギーを５０〜７０（ｋｅＶ）に設定して、イオン注入を施す。続いて、シリコン半導体基板１にアニール処理を施すことにより、柱状突起８１の上部の表面領域に一方の不純物拡散層であるドレイン８５を、柱状突起８１の下部のシリコン半導体基板１の表面領域に他方の不純物拡散層であるソース８４をそれぞれ形成する。
【０２５９】
次に、図３０（ｂ）に示すように、狭隙６を埋め込むように素子分離用絶縁膜８７上にリンドープ或いはノンドープの多結晶シリコン膜９１を低圧ＣＶＤ法により形成する。
【０２６０】
次に、図３０（ｃ）に示すように、多結晶シリコン膜９１にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子分離用絶縁膜８７上で所定の帯形状に加工するとともに、柱状突起８１の上面に形成されたゲート酸化膜１２の一部を露出させ、多結晶シリコン膜９１をゲート酸化膜１２を介した柱状突起８１上で分断する溝部９２を形成する。このとき、ゲート酸化膜１２を介して柱状突起８１の側面の中央部位から柱状突起８１の下部近傍のシリコン半導体基板１上にかけて形成され、互いに対向配置されてなるゲート電極８２，８３が形成される。
【０２６１】
続いて、ＨＦを用いた洗浄を７分〜１０分程度行うことにより、溝部９２の底面に存するゲート酸化膜１２を完全に除去して柱状突起８１の上面の一部、即ちドレイン８５の表面の一部を露出させる。
【０２６２】
次に、図３１（ａ）に示すように、低圧ＣＶＤ法により、溝部９２を埋め込むように全面にシリコン酸化膜からなる層間絶縁膜９３を形成する。続いて、この層間絶縁膜９３の溝部９２に相当する一部位にフォトリソグラフィー及びそれに続くドライエッチングを施して、ドレイン８５の表面の一部を露出させる溝部９４を形成する。
【０２６３】
次に、図３１（ｂ）に示すように、低圧ＣＶＤ法により、溝部９４を埋め込むように全面に多結晶シリコン膜を形成する。続いて、この多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施し、層間絶縁膜９３上でゲート電極８２，８３とほぼ平行となる帯形状に加工して、溝部９４内を介して柱状突起８１のドレイン８５と電気的に接続させてなる配線膜８６を形成する。
【０２６４】
しかる後、種々の配線形成工程や層間絶縁膜の形成工程等を経て、第５の実施形態のＭＯＳトランジスタを完成させる。
【０２６５】
（変形例）
続いて、第５の実施形態のＭＯＳトランジスタの変形例について説明する。この変形例のＭＯＳトランジスタは、第５の実施形態のそれとほぼ同様の構成を有するが、その製造方法が一部異なる点で相違する。図３２は、この変形例のＭＯＳトランジスタの製造方法の主要な数工程を示す概略断面図である。なお、第１の実施形態のＭＯＳトランジスタに対応する構成部材等については同符号を記して説明を省略する。
【０２６６】
先ず、図３０（ｂ）までは第５の実施形態の場合と同様であり、狭隙６を埋め込むように素子分離用絶縁膜２３上に多結晶シリコン膜９１を形成する。
【０２６７】
次に、図３２（ａ）に示すように、低圧ＣＶＤ法等により、多結晶シリコン膜９１上にシリコン酸化膜９５を形成する。
【０２６８】
次に、図３２（ｂ）に示すように、シリコン酸化膜９５及び多結晶シリコン膜９１にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子分離用絶縁膜２３上で所定の帯形状となるように加工するとともに、柱状突起１１の上面に形成されたゲート酸化膜１２の一部を露出させ、多結晶シリコン膜７１をゲート酸化膜１２を介した柱状突起８１上で分断する溝部９２を形成する。このとき、ゲート酸化膜１２を介して柱状突起１１の側面の中央部位から柱状突起１１の下部近傍のシリコン半導体基板１上にかけて形成され、互いに対向配置されてなるゲート電極８２，８３及びこれらのキャップ絶縁膜１０１，１０２が形成される。
【０２６９】
続いて、ＨＦを用いた洗浄を７分〜１０分程度行うことにより、溝部９２の底面に存するゲート酸化膜１２を完全に除去して柱状突起８１の上面の一部、即ちドレイン８５の表面の一部を露出させる。
【０２７０】
続いて、図３２（ｃ）に示すように、低圧ＣＶＤ法により、溝部９２内を含む全面に絶縁膜、ここではシリコン窒化膜を形成し、このシリコン窒化膜の全面を異方性ドライエッチングすることにより、溝部９２の側壁内を含むゲート電極８２，８３及びキャップ絶縁膜１０１，１０２の露出した側面を覆うサイドウォール９６を形成する。このとき、多結晶シリコン膜７１は、キャップ絶縁膜１０１，１０２及びサイドウォール９６により完全に覆われている。
【０２７１】
次に、図３２（ｄ）に示すように、低圧ＣＶＤ法により、溝部９２をサイドウォール９６を介して埋め込むように全面に多結晶シリコン膜を形成する。続いて、この多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施し、キャップ絶縁膜１０１，１０２上でゲート電極８２，８３とほぼ平行となる帯形状に加工して、溝部９４内を介して柱状突起８１のドレイン８５と電気的に接続させてなる配線膜８６を形成する。
【０２７２】
しかる後、種々の配線形成工程や層間絶縁膜の形成工程等を経て、第５の実施形態のＭＯＳトランジスタを完成させる。
【０２７３】
この変形例によれば、第５の実施形態の奏する諸効果に加え、サイドウォール９６により、配線膜８６をゲート電極８２，８３との確実な絶縁を確保しつつ所望の部位に正確に形成することができる。
【０２７４】
（第６の実施形態）
続いて、本発明の第６の実施形態について説明する。この第６の実施形態のＭＯＳトランジスタは、第４の実施形態のそれとほぼ同様の構成を有するが、その製造方法及び柱状突起の形状、当該柱状突起の上面に形成されたゲート電極の形状が若干異なる点で相違する。図３３は、第６の実施形態のＭＯＳトランジスタに主要構成を示す概略斜視図であり、図３４〜図３７は、このＭＯＳトランジスタの製造方法の主要工程を工程順に示す概略断面図であり、図３８は所定の工程を示す概略平面図である。なお、第４の実施形態の構成部材等に対応するものについては同符号を記す。
【０２７５】
この第６の実施形態のＭＯＳトランジスタは、ｐ型のシリコン半導体基板１の表面に極めて薄い厚みの活性領域となる柱状突起１１１が形成され、柱状突起１１１の側面の中央部位をゲート酸化膜１２を介して覆い、互いに対向配置されてなるゲート電極６１，６２と、これらゲート電極６１，６２の両側における柱状突起１１１に形成されてなる一対の不純物拡散層２２と、柱状突起１１の上面にゲート酸化膜１２を介して接続されたゲート電極１１２とを有し、柱状突起１１１の側面を埋め込む素子分離用絶縁膜２３が形成されて構成されている。
【０２７６】
柱状突起１１１は、その中央部位が幅０．１μｍ程度に狭く形成された形状を有しており、この柱状突起１１１の形状にパターン形成された多結晶シリコン膜に熱処理が施されて単結晶化したものである。
【０２７７】
ゲート電極６１，６２は、多結晶シリコン膜からなり、柱状突起１１１の幅狭の中央部位から柱状突起１１１の下部近傍のシリコン半導体基板１上にかけて形成されたゲート酸化膜１２を介して形成されており、互いに電気的に分離されて素子分離用絶縁膜２３上で帯形状に延在するように対向配置されている。
【０２７８】
ゲート電極１１２は、柱状突起１１１の上面のゲート酸化膜１２を露出させる溝部１２０をサイドウォール１２１を介して埋め込むように形成され、ゲート絶縁膜１２を介して柱状突起１１１と対向している。ここで、このゲート電極１１２を、更にゲート電極６１，６２上に層間絶縁膜７３を介してゲート電極６１，６２の延在方向と４５度程度の角度をもって延在するように配置してもよい。
【０２７９】
一対の不純物拡散層２２は、柱状突起１１１のゲート電極２１の両側にリン（Ｐ）等のｎ型不純物がイオン注入されて形成されており、このＭＯＳトランジスタのソース／ドレインとして機能するものである。
【０２８０】
素子分離用絶縁膜２３は、シリコン酸化膜からなり、柱状突起１１１の側面を埋め込むように形成されており、活性領域として機能する柱状突起１１１をその周囲から絶縁する機能を有するものである。
【０２８１】
第６の実施形態のＭＯＳトランジスタは、一対の不純物拡散層２２を共有し、。各々が並列接続してなる第１，第２及び第３のトランジスタを有して構成されている。第１のトランジスタは、柱状突起１１１の側面でゲート酸化膜１２を介して配されたゲート電極６１及び不純物拡散層２２から構成されており、第２のトランジスタは、柱状突起１１１の側面でゲート酸化膜１２を介して配されたゲート電極６２及び不純物拡散層２２から構成され、第３のトランジスタは、柱状突起１１１の上面でゲート酸化膜１２を介して配されたゲート電極１１２及び不純物拡散層２２から構成されている。
【０２８２】
ここで、第１，第２のトランジスタにおいては、柱状突起１１１の両側面で、ゲート電極６１，６２のゲート長がＬ、柱状突起１１１の高さがチャネル幅Ｗ２として規定されて、互いに対向するように第１及び第２のチャネルが構成される。一方、第３のトランジスタにおいては、ゲート電極１１２のゲート長がＬ、柱状突起１１１の長手方向にほぼ直交する方向の幅がチャネル幅Ｗ１として規定されて、第３のチャネルが構成される。
【０２８３】
第６の実施形態のＭＯＳトランジスタによれば、第４の実施形態の場合と同様に、素子分離用絶縁膜２３により素子分離がなされているためにシリコン半導体基板１内に素子分離用絶縁膜を形成することが不要となって高集積化が実現するのみならず、複数（例えば４通り）のコンダクタンスをＳＯＩ構造的な極めて高い駆動能力をもって達成することが可能となる。
【０２８４】
続いて、第６の実施形態のＭＯＳトランジスタの製造方法について、図３２の断面に対応する図３４〜図３７及び所定の工程を示す概略平面図である図３７を用いて説明する。
【０２８５】
先ず、図３４（ａ）に示すように、ｐ型のシリコン半導体基板１上に、低圧ＣＶＤ法等により、シリコン酸化膜を形成する。
【０２８６】
続いて、このシリコン酸化膜をパターニングしてシリコン半導体基板１の表面の一部を露出させる溝部１１４を形成し、素子分離用絶縁膜２３を形成する。
【０２８７】
続いて、低圧ＣＶＤ法等により、溝部１１４を埋め込むように、素子分離用絶縁膜２３上に多結晶シリコン膜１１５を形成し、この多結晶シリコン膜１１５の表面を化学機械研磨（ＣＭＰ）等により平坦化する。
【０２８８】
続いて、低圧ＣＶＤ法等により、多結晶シリコン膜１１５上にシリコン酸化膜１１６を形成する。
【０２８９】
続いて、シリコン酸化膜１１６上にフォトレジストを塗布し、このフォトレジストをフォトリソグラフィーにより加工して、フォトマスク１１７を形成する。このフォトマスク１１７は、図３８（ａ）に示すように、中央部位が溝部１１４に比して幅狭となるとともに、その他の部位では溝部１１４とフォトマスク１１７との合わせ余裕を確保するために溝部１１４より若干幅広となるように図中で略Ｈ字形状に形成される。
【０２９０】
次に、図３４（ｂ）及び図３８（ｂ）に示すように、フォトマスク１１７をエッチングマスクとして、シリコン酸化膜１１６及び多結晶シリコン膜１１５をドライエッチングし、溝部１１４内のシリコン半導体基板１上において、中央部位では溝部１１４より幅狭で溝部１１４の側壁との間に狭隙６が形成されるように、その他の部位では溝部１１４より若干幅広で溝１１４内を充填する形状となるように多結晶シリコン膜１１５を加工するとともに、多結晶シリコン膜１１５と同様の図中で略Ｈ字形状にシリコン酸化膜１１６を加工する。
【０２９１】
続いて、フォトマスク１１７を灰化処理により除去した後、シリコン半導体基板１に１０００℃〜１１００℃程度の温度で熱処理を施す。このとき、シリコン半導体基板１が種となって多結晶シリコン膜１１５を単結晶化させ、柱状突起１１１を形成する。
【０２９２】
次に、図３４（ｃ）に示すように、所定の酸素雰囲気中で熱酸化を施し、狭隙６内で露出した柱状突起１１１の側面及びシリコン半導体基板１の表面にゲート絶縁膜１２を形成する。
【０２９３】
次に、図３５（ａ）に示すように、低圧ＣＶＤ法等により、狭隙６内を含む全面に多結晶シリコン膜１１８を形成する。
【０２９４】
続いて、図３８（ｃ）に示すように、多結晶シリコン膜１１８にフォトリソグラフィー及びそれに続くドライエッチングを施して、柱状突起１１１の幅狭の中央部位を含む溝部１１４の長手方向と略直交する方向に延在する帯形状となるように多結晶シリコン膜１１８を加工するとともに、多結晶シリコン膜１１８の両側に存するシリコン酸化膜１１６を除去して柱状突起１１１の上面を露出させる。
【０２９５】
続いて、帯形状の多結晶シリコン膜１１８及びその下層のシリコン酸化膜１１６をマスクとして、柱状突起１１１内にリン等のｎ型不純物をイオン注入して、アニール処理を施すことにより、ソース／ドレインとして機能する一対の不純物拡散層２２を形成する。
【０２９６】
次に、図３５（ｂ）及び図３８（ｄ）に示すように、シリコン酸化膜１１６をストッパーとして多結晶シリコン膜１１８を化学機械研磨（ＣＭＰ）法等により研磨し、シリコン酸化膜１１６で多結晶シリコン膜１１８を分断して、ゲート電極６１，６２を形成する。
【０２９７】
次に、図３５（ｃ）に示すように、シリコン酸化膜１１６、ゲート電極６１及び６２及び柱状突起１１１を埋め込むように全面にシリコン酸化膜１１９を形成し、表面を化学機械研磨（ＣＭＰ）法等により研磨して平坦化する。
【０２９８】
次に、図３６（ａ）に示すように、柱状突起１１１の中央部位における上面をストッパーとして、シリコン酸化膜１１９、シリコン酸化膜１１６、ゲート電極６１，６２の一部をパターニングし、溝部１２０を形成する。
【０２９９】
次に、図３６（ｂ）に示すように、溝部１２０を含む全面にシリコン窒化膜を形成し、このシリコン窒化膜の全面を異方性ドライエッチングして、溝部１２０内でのゲート電極６１，６２及びシリコン酸化膜１１９の側壁にサイドウォール１２１を形成する。このとき、ゲート電極６１，６２は、シリコン酸化膜１１９及びサイドウォール１２１により完全に覆われたかたちとなる。
【０３００】
続いて、溝部１２０の内壁に熱酸化を施す。ここで、上述の溝部１２０を形成する際のパターニングでゲート酸化膜１２が除去されてしまった場合には、再び柱状突起１１１の露出した上面にゲート酸化膜１２が形成されることになる。
【０３０１】
次に、図３７（ａ）に示すように、低圧ＣＶＤ法等により、溝部１２０内を含む全面に多結晶シリコン膜１２２を形成する。
【０３０２】
次に、図３７（ｂ）に示すように、シリコン酸化膜１１９をストッパーとして多結晶シリコン膜１２２を化学機械研磨（ＣＭＰ）等により研磨し、溝部１２０内を充填するゲート電極１１２を形成する。ここで、図示は省略するが、多結晶シリコン膜１２２をパターニングして、溝部１２０をゲート絶縁膜１２を介して充填するとともに、ゲート電極６１，６２の延在方向と４５度程度の角度をもって延在する帯形状のゲート電極１１２を形成してもよい。
【０３０３】
しかる後、種々の配線形成工程や層間絶縁膜の形成工程等を経て、第６の実施形態のＭＯＳトランジスタを完成させる。
【０３０４】
この第６の実施形態の製造方法によれば、単結晶シリコンからなる柱状突起１１１を、シリコン半導体基板１を加工することなく多結晶シリコン膜１１５から容易に形成することが可能となる。更に、サイドウォール７６により、ゲート電極６３をゲート電極６１，６２との確実な絶縁を確保しつつ所望の部位に正確に形成することができる。
【０３０５】
続いて、第６の実施形態のＭＯＳトランジスタのいくつかの変形例について説明する。なお、第４の実施形態等のＭＯＳトランジスタに対応する構成部材等については同符号を記して説明を省略する。
【０３０６】
（変形例１）
先ず、変形例１について説明する。この変形例１の半導体装置は、第６の実施形態のＭＯＳトランジスタとほぼ同様の構成を有するが、ゲート電極が容量絶縁膜を介した２層導電膜構造とされてなる半導体メモリであり、いわゆるＥＥＰＲＯＭとして構成されている。なお、この変形例においては、ＥＥＰＲＯＭの構成をその製造方法と共に説明する。図３９は、このＭＯＳトランジスタの製造方法の主要工程を工程順に示す概略断面図であり、第６の実施形態における図３３の破線Ｉ−Ｉ’に沿った断面に相当している。
【０３０７】
先ず、第６の実施形態における図３４（ａ）〜図３４（ｃ）、図３５（ａ）〜図３５（ｃ）、続く図３６（ａ）〜図３６（ｂ）の各工程を経た後、図３９（ａ）に示すように、溝部１２０の底面及びサイドウォール１２１の側面を覆い、溝部１２０の底面幅の半値より小さい所定の膜厚となるように、層間絶縁膜１１９上にリンドープ或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法により形成する。続いて、層間絶縁膜１１９上の多結晶シリコン膜を化学機械研磨（ＣＭＰ）法により除去する。このとき、溝部１２０の底面及びサイドウォール１２１の側面のみを覆うように多結晶シリコン膜が残存し、これが島状の浮遊ゲート電極１１２ａとなる。
【０３０８】
次いで、図３９（ｂ）に示すように、ＣＶＤ法により、浮遊ゲート電極１１２ａを溝部１２０内で覆うように、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次形成し、パターニングすることにより、ＯＮＯ膜である容量絶縁膜１１２ｂを形成する。そして、溝部１２０を埋め込み容量絶縁膜１１２ｂを介して浮遊ゲート電極６３ａと溝部１２０の底面で対向するように全面にリンドープ或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法により形成する。続いて、層間絶縁膜１１９上の多結晶シリコン膜を化学機械研磨（ＣＭＰ）法により除去し、溝部１２０を充填し、当該溝部１２０内で容量絶縁膜１１２ｂを介して浮遊ゲート電極１１２ａと対向する制御ゲート電極１１２ｃを形成する。
【０３０９】
しかる後、ソース／ドレインとして機能する一対の不純物拡散層２２を形成し、種々の配線形成工程や層間絶縁膜の形成工程等を経て、変形例のＥＥＰＲＯＭを完成させる。
【０３１０】
即ち、このＥＥＰＲＯＭは、図３９（ｂ）に示すように、上述した第６の実施形態のＭＯＳトランジスタの構成において、ゲート電極１１２が、浮遊ゲート電極１１２ａと、この浮遊ゲート電極１１２ａの表面を覆う容量絶縁膜１１２ｂと、この容量絶縁膜１１２ｂを介して浮遊ゲート電極１１２ａと対向する制御ゲート電極６３ｃとから構成されてなるものである。変形例１のＥＥＰＲＯＭにおいては、ゲート電極１１２、一対の不純物拡散層２２によりメモリセルが構成され、記憶情報の書き込み及び読み出しが可能となる。
【０３１１】
浮遊ゲート電極１１２ａは、柱状突起１１１の上面でゲート酸化膜１２の一部を露出させる溝部１２０内のサイドウォール１２１の壁面のみを覆うように形成され、溝部１２０の底面ではゲート酸化膜１２を介して柱状突起１１１の上面と対向している。ここで、ゲート酸化膜１２がいわゆるトンネル絶縁膜として機能することになる。
【０３１２】
制御ゲート電極１１２ｃは、浮遊ゲート電極１１２ａの表面に形成された容量絶縁膜１１２ｂを介して溝部１２０を充填し、当該溝部１２０の底面及びサイドウォール１２１の壁面で浮遊ゲート電極１１２ａと対向している。ここで、容量絶縁膜１１２ｂは、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の３層構造に形成されたいわゆるＯＮＯ膜である。
【０３１３】
この変形例のＥＥＰＲＯＭにおいては、第６の実施形態のＭＯＳトランジスタと同様に、素子分離用絶縁膜２３により素子分離がなされているためにシリコン半導体基板１内に素子分離用絶縁膜を形成することが不要となって高集積化が実現するのみならず、複数（例えば４通り）のコンダクタンスをＳＯＩ構造的な極めて高い駆動能力をもって達成し、小さな占有面積で大きな記憶容量を実現することが可能となる。
【０３１４】
なお、このＥＥＰＲＯＭを、その記憶状態を２ビット以上の所定値とし、いわゆる多値メモリとして構成することも可能である。この場合、記憶状態がｎビット（ｎは２以上の整数）であれば、２n 種のしきい値電圧を設定すればよい。例えば記憶状態が２ビットである場合、４種のしきい値電圧を記憶状態”００”，”０１”，”１０”，”１１”に対応させ、読み出し時に所定の判定動作により前記４種のうちからＥＥＰＲＯＭの各メモリセルの１つの記憶状態を特定する。この多値ＥＥＰＲＯＭによれば、上述した諸効果に加え、各メモリセルの記憶密度が大幅に向上するため、更なる高集積化や微細化の要請に十分に応えることができる。
【０３１５】
また、第６の実施形態においては、例えば第４の実施形態における変形例３のように、ゲート電極６１，６２，１１２に隣接してメモリキャパシタが設けられてなるＤＲＡＭを構成してもよい。
【０３１６】
（第７の実施形態）
続いて、本発明の第７の実施形態について説明する。この第７の実施形態のＭＯＳトランジスタは、第３及び第５の実施形態のそれとほぼ同様の構成を有するが、主にその製造方法が若干異なる点で相違する。図４０は、第７の実施形態のＭＯＳトランジスタに主要構成を示す概略斜視図であり、図４１〜図４３は、このＭＯＳトランジスタの製造方法の主要工程を工程順に示す概略断面図である。なお、第３及び第５の実施形態の構成部材等に対応するものについては同符号を記す。
【０３１７】
この第７の実施形態のＭＯＳトランジスタは、ｐ型のシリコン半導体基板１の表面に極めて薄い厚みの活性領域となる柱状突起２０１が形成され、柱状突起２０１の中央部位の両側面をそれぞれ覆う一対のゲート電極２０２，２０３と、柱状突起２０１の下部のシリコン半導体基板１に形成されてなる一方の不純物拡散層であるソース２０４と、柱状突起２０１の上部に形成された他方の不純物拡散層であるドレイン２０５とを有し、柱状突起２０１の側面を埋め込む素子分離用絶縁膜８７が形成されて構成されている。
【０３１８】
ゲート電極２０２，２０３は、多結晶シリコン膜からなり、柱状突起２０１の中央部位の各側面から柱状突起２０１の下部近傍のシリコン半導体基板１上にかけて形成されたゲート酸化膜１２を介して覆い、即ちゲート酸化膜１２を介して柱状突起２０１の側面及びその近傍のシリコン半導体基板１と対向するようにパターン形成されている。
【０３１９】
柱状突起２０１は、長手方向の幅がゲート長Ｌとほぼ等しくなるように加工形成されており、この柱状突起２０１の形状にパターン形成された多結晶シリコン膜に熱処理が施されて単結晶化したものである。
【０３２０】
一方の不純物拡散層であるソース２０２は、柱状突起２０１の下部のシリコン半導体基板１の表面領域にリン（Ｐ）等のｎ型不純物がイオン注入されて形成されており、他方の不純物拡散層であるドレイン２０５は、柱状突起２０１の上面部位にリン（Ｐ）等のｎ型不純物がイオン注入されて形成されている。これらソース２０４及びドレイン２０５は、ゲート電極２０１，２０２に共通のものとされる。
【０３２１】
素子分離用絶縁膜８７は、シリコン酸化膜からなり、柱状突起２０１を覆って埋め込むように形成されており、活性領域として機能する柱状突起２０１をその周囲から絶縁する機能を有するものである。
【０３２２】
第７の実施形態のＭＯＳトランジスタは、以下に示すように、ゲート電極２０２，２０３及び柱状突起２０１から２つのチャネルが形成される。即ち、柱状突起２０１の両側面において、ゲート電極２０２，２０３の長手方向にほぼ直交する方向の幅がゲート長Ｌ、シリコン半導体基板１からドレイン２０５の下面までの高さがほぼチャネル幅Ｗ４として規定されて、互いに対向するように第１及び第２のチャネルが構成される。
【０３２３】
ここで、柱状突起２０１の厚み幅Ｗ１は、第１及び第２のチャネルで構成されるトランジスタの空乏層の厚みを規定し、ＳＯＩ構造における２ゲート型トランジスタ構造と等価の振る舞いをする。この場合、厚みＷ１を極めて狭く、例えば０．１５μｍ程度或いはそれ以下とすれば、第１及び第２のチャネルは完全に空乏状態となる。即ち、このＭＯＳトランジスタにおいては、素子分離用絶縁膜８７により素子分離がなされているためにシリコン半導体基板１内に素子分離用絶縁膜を形成することが不要となって極めて高い集積度の達成が容易に可能となるとともに、柱状突起２０１がシリコン半導体基板１と一体形成されているために活性領域が基板電位に固定されているにもかかわらず、ＳＯＩ構造的な極めて高い駆動能力が達成される。
【０３２４】
続いて、第７の実施形態のＭＯＳトランジスタの製造方法について、図４０の破線Ｉ−Ｉ’による断面に対応する図４１〜図４３を用いて説明する。
【０３２５】
先ず、図４１（ａ）に示すように、ｐ型のシリコン半導体基板１上に、低圧ＣＶＤ法等により、シリコン酸化膜を形成する。
【０３２６】
続いて、このシリコン酸化膜をパターニングしてシリコン半導体基板１の表面の一部を露出させる溝部１１４を形成し、素子分離用絶縁膜８７を形成する。
【０３２７】
続いて、低圧ＣＶＤ法等により、溝部１１４を埋め込むように、素子分離用絶縁膜８７上に多結晶シリコン膜１１５を形成し、この多結晶シリコン膜１１５の表面を化学機械研磨（ＣＭＰ）等により平坦化する。
【０３２８】
続いて、低圧ＣＶＤ法等により、多結晶シリコン膜１１５上にシリコン酸化膜１１６を形成する。
【０３２９】
続いて、シリコン酸化膜１１６上にフォトレジストを塗布し、このフォトレジストをフォトリソグラフィーにより加工して、フォトマスク２０６を形成する。このフォトマスク２０６は、長手方向の幅がゲート長Ｌとほぼ等しくなるように加工形成されている。
【０３３０】
次に、図４１（ｂ）に示すように、フォトマスク２０６をエッチングマスクとして、シリコン酸化膜１１６及び多結晶シリコン膜１１５をドライエッチングし、溝部１１４内のシリコン半導体基板１上において、溝部１１４より幅狭で溝部１１４の側壁との間に狭隙６が形成されるようにシリコン酸化膜１１６及び多結晶シリコン膜１１５を加工する。
【０３３１】
続いて、フォトマスク２０６を灰化処理により除去した後、シリコン半導体基板１に１０００℃〜１１００℃程度の温度で熱処理を施す。このとき、シリコン半導体基板１が種となって多結晶シリコン膜１１５を単結晶化させ、柱状突起２０１を形成する。
【０３３２】
次に、図４１（ｃ）に示すように、所定の酸素雰囲気中で熱酸化を施し、狭隙６内で露出した柱状突起２０１の側面及びシリコン半導体基板１の表面にゲート絶縁膜１２を形成する。
【０３３３】
次に、図４２（ａ）に示すように、素子分離用絶縁膜８７をマスクとして、ｎ型不純物の１回目のイオン注入を行う。具体的には、ｎ型不純物であるリン（Ｐ）等をシリコン酸化膜１１６を通過して、直下の柱状突起２０１の上面領域にドープされるような所定条件でイオン注入する。このとき、前記上面領域にｎ型不純物がドープされるとともに、狭隙６の底面から所定深さのシリコン半導体基板１の表面領域にｎ型不純物がドープされる。
【０３３４】
次に、図４２（ｂ）に示すように、素子分離用絶縁膜８７をマスクとして、ｎ型不純物の２回目のイオン注入を行う。具体的には、１回目と同様に、ｎ型不純物であるリン等を今度はシリコン酸化膜１１６を通過しないような所定条件でイオン注入する。このとき、ｎ型不純物が前記上面領域にはドープされずにシリコン酸化膜１１６内に止まるとともに、狭隙６の底面から１回目の場合よりも浅い所定深さのシリコン半導体基板１の表面領域にｎ型不純物がドープされる。
【０３３５】
続いて、シリコン半導体基板に所定温度で熱処理を施すことにより、狭隙６の底面におけるシリコン半導体基板１の表面領域には一方の拡散層であるソース２０４が、柱状突起２０１の上面領域には他方の拡散層であるドレイン２０５がそれぞれ形成される。
【０３３６】
次に、図４２（ｃ）に示すように、低圧ＣＶＤ法等により、狭隙６内を含む全面に多結晶シリコン膜１１８を形成する。
【０３３７】
続いて、多結晶シリコン膜１１８にフォトリソグラフィー及びそれに続くドライエッチングを施して、柱状突起２０１の長手方向と略直交する同じ幅となるように多結晶シリコン膜１１８を帯び形状に加工する。
【０３３８】
次に、図４３に示すように、シリコン酸化膜１１６をストッパーとして多結晶シリコン膜１１８を化学機械研磨（ＣＭＰ）法等により研磨し、シリコン酸化膜１１６で多結晶シリコン膜１１８を分断して、ゲート電極２０２，２０３を形成する。
【０３３９】
しかる後、種々の配線形成工程や層間絶縁膜の形成工程等を経て、第６の実施形態のＭＯＳトランジスタを完成させる。
【０３４０】
この第７の実施形態の製造方法によれば、単結晶シリコンからなる柱状突起１１１を、シリコン半導体基板１を加工することなく多結晶シリコン膜１１５から容易に形成することが可能となる。
【０３４１】
なお、本発明の第１、第２、第４及び第６の実施形態における諸変形例にて説明したＥＥＰＲＯＭについて、その書き込み方法及び読み出し方法の機能を実現するように、各種のデバイスを動作させるためのプログラムコード自体及びそのプログラムコードをコンピュータに供給するための手段、例えばかかるプログラムコードを格納した記憶媒体は本発明の範疇に属する。例えば、この記憶媒体としては、図４４に示すように、書き込み方法や読み出し方法の各ステップを実現する記憶媒体３０１が挙げられる。
【０３４２】
またこの場合、記憶再生装置３０２により、記憶媒体３０１に格納されているプログラムコードが読み出され、ＥＥＰＲＯＭが作動する。かかるプログラムコードを記憶する記憶媒体としては、例えばフロッピーディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。
【０３４３】
また、コンピュータが供給されたプログラムコードを実行することにより、前述の実施形態の機能が実現されるだけでなく、そのプログラムコードがコンピュータにおいて稼働しているＯＳ（オペレーティングシステム）或いは他のアプリケーションソフト等の共同して前述の実施形態の機能が実現される場合にもかかるプログラムコードは本発明に含まれる。
【０３４４】
更に、供給されたプログラムコードがコンピュータの機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに格納された後、そのプログラムコードの指示に基づいてその機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現されるシステムも本発明に含まれる。
【０３４５】
ここで、例えば前述のＥＥＰＲＯＭを各メモリセルに２ビットの記憶情報が可能な多値メモリとした場合において、記憶情報の書き込み方法について説明する。先ず、記憶情報”１１”を書き込む場合、メモリセルの不純物拡散層２２のうちドレインを接地電位とし、ソースを開放し、制御ゲート電極２５ｃ（６３ｃ，１１２ｃ）に２２Ｖ程度を印加する。このとき、ドレインから電子がゲート酸化膜１２を通して浮遊ゲート電極２５ａ（６３ａ，１１２ａ）に注入され、しきい値電圧（ＶT ）が正方向へシフトする。そして、メモリセルのしきい値電圧が４Ｖ程度に上昇する。この記憶状態を”１１”とする。
【０３４６】
次に、データ”１０”を書き込む場合、メモリセルのドレインを接地電位として、ソースを開放し、制御ゲート電極２５ｃ（６３ｃ，１１２ｃ）に２０Ｖ程度を印加する。このとき、ドレインから電子がゲート酸化膜１２を通して浮遊ゲート電極２５ａ（６３ａ，１１２ａ）に注入され、メモリセルのしきい値電圧が３Ｖ程度となる。この記憶状態を”１０”とする。
【０３４７】
次に、データ”０１”を書き込む場合、メモリセルのドレインを接地電位として、ソースを開放し、制御ゲート電極２５ｃ（６３ｃ，１１２ｃ）に１８Ｖ程度を印加する。このとき、ドレインから電子がゲート酸化膜１２を通して浮遊ゲート電極２５ａ（６３ａ，１１２ａ）に注入され、メモリセルのしきい値電圧が２Ｖ程度となる。この記憶状態を”０１”とする。
【０３４８】
次に、データ”００”を書き込む場合、メモリセルのドレインに１０Ｖ程度を印加して、ソースを開放し、制御ゲート電極２５ｃ（６３ｃ，１１２ｃ）を接地電位とする。このとき、浮遊ゲート電極２５ａ（６３ａ，１１２ａ）に注入されていた電子がドレインから引き抜かれ、メモリセルのしきい値電圧が１Ｖ程度となる。この記憶状態を”００”とする。
【０３４９】
続いて、例えば前述のＥＥＰＲＯＭを各メモリセルに２ビットの記憶情報が可能な多値メモリとした場合において、読み出し方法の各ステップの一例を図４５を用いて以下で説明する。先ず、メモリセルに記憶された記憶情報の上位ビットが”０”と”１”との何れであるかを判定する。この場合、ソース及びドレイン（一対の不純物拡散層２２）と制御ゲート電極２５ｃ（６３ｃ，１１２ｃ）に５Ｖ程度を印加し（ステップＳ１）、ドレイン電流をセンスアンプで検出し、しきい値電圧ＶT と比較トランジスタＴｒ１のしきい値電圧との大小関係を判定する（ステップＳ２）。このとき、しきい値電圧ＶT がトランジスタＴｒ１のしきい値電圧より大きい場合には、上位ビットが”１”であると判定され、逆にトランジスタＴｒ１の電流が小さい場合には上位ビットが”０”であると判定される。
【０３５０】
ここで、しきい値電圧ＶT がトランジスタＴｒ１のしきい値電圧より大きい場合には、同様の読み出し動作をトランジスタＴｒ２を用い、メモリセルに流れる電流とトランジスタＴｒ２に流れる電流とを比較し（ステップＳ３）、しきい値電圧ＶT がトランジスタＴｒ１のしきい値電圧より小さい場合には、同様の読み出し動作をトランジスタＴｒ３を用いて判定する（ステップＳ４）。
【０３５１】
ステップＳ３において、上述の読み出し動作でしきい値電圧ＶT がトランジスタＴｒ２のしきい値電圧より大きい場合には、メモリセルに記憶された記憶情報は”１１”であると判定され（ステップＳ５）、メモリセルから読み出される。一方、ステップＳ３において、しきい値電圧ＶT がトランジスタＴｒ２のしきい値電圧より小さい場合には、メモリセルに記憶された記憶情報は”１０”であると判定され（ステップＳ６）、メモリセルから読み出される。
【０３５２】
また、ステップＳ４において、次にトランジスタＴｒ３のしきい値電圧と比較し、メモリセルのしきい値電圧が大きい場合には、メモリセルに記憶された記憶情報は”０１”であると判定され（ステップＳ７）、メモリセルから読み出される。一方、ステップＳ４において、しきい値電圧ＶT がトランジスタＴｒ３のしきい値電圧より小さい場合には、メモリセルに記憶された記憶情報は”００”であると判定され（ステップＳ８）、メモリセルから読み出される。
【０３５３】
【発明の効果】
本発明によれば、一対のソース／ドレインに対応した複数のチャネルを有し、しかも通常のバルク型のトランジスタと同一の半導体基板上に選択的に形成され、超微細構造且つ高駆動能力を有する半導体装置が実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のＭＯＳトランジスタに主要構成を示す概略斜視図である。
【図２】本発明の第１の実施形態のＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本発明の第１の実施形態のＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４】本発明の第１の実施形態の変形例１に係るＭＯＳトランジスタの製造方法の初めの数工程を示す概略断面図である。
【図５】本発明の第１の実施形態の変形例２に係るＥＥＰＲＯＭの主要構成を示す概略斜視図である。
【図６】本発明の第１の実施形態の変形例２に係るＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図７】本発明の第１の実施形態の変形例３に係るＤＲＡＭの主要構成を示す概略斜視図である。
【図８】本発明の第１の実施形態の変形例３に係るＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図９】本発明の第１の実施形態の変形例３に係るＤＲＡＭのたの例の主要構成を示す概略斜視図である。
【図１０】本発明の第２の実施形態のＭＯＳトランジスタに主要構成を示す概略斜視図である。
【図１１】本発明の第２の実施形態のＭＯＳトランジスタの製造方法の主要工程を順に示す概略断面図である。
【図１２】本発明の第２の実施形態の変形例１に係るＥＥＰＲＯＭの主要構成を示す概略斜視図である。
【図１３】本発明の第２の実施形態の変形例１に係るＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１４】本発明の第２の実施形態の変形例２に係るＤＲＡＭの主要構成を示す概略斜視図である。
【図１５】本発明の第２の実施形態の変形例２に係るＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図１６】本発明の第３の実施形態のＭＯＳトランジスタに主要構成を示す概略斜視図である。
【図１７】本発明の第３の実施形態のＭＯＳトランジスタの製造方法の主要工程を順に示す概略断面図である。
【図１８】本発明の第４の実施形態のＭＯＳトランジスタに主要構成を示す概略斜視図である。
【図１９】本発明の第４の実施形態のＭＯＳトランジスタの製造方法の主要工程を順に示す概略断面図である。
【図２０】本発明の第４の実施形態のＭＯＳトランジスタの主構成要素である第１〜第３のトランジスタの回路構成を示す等価回路図である。
【図２１】本発明の第４の実施形態のＭＯＳトランジスタの静特性を示す特性図である。
【図２２】本発明の第４の実施形態のＭＯＳトランジスタをインバータに適用して、分周器を構成した一例を示す回路図である。
【図２３】図２２に示した各インバータの回路構成を示す等価回路図である。
【図２４】本発明の第４の実施形態の変形例１に係るＭＯＳトランジスタの製造方法の主要な数工程を示す概略断面図である。
【図２５】本発明の第４の実施形態の変形例２に係るＥＥＰＲＯＭの主要構成を示す概略斜視図である。
【図２６】本発明の第４の実施形態の変形例２に係るＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図２７】本発明の第４の実施形態の変形例３に係るＤＲＡＭの主要構成を示す概略斜視図である。
【図２８】本発明の第４の実施形態の変形例３に係るＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図２９】本発明の第５の実施形態のＭＯＳトランジスタに主要構成を示す概略斜視図である。
【図３０】本発明の第５の実施形態のＭＯＳトランジスタの製造方法の主要工程を順に示す概略断面図である。
【図３１】図３０に引き続き、本発明の第５の実施形態のＭＯＳトランジスタの製造方法の主要工程を順に示す概略断面図である。
【図３２】本発明の第５の実施形態の変形例に係るＭＯＳトランジスタの製造方法の主要な数工程を示す概略断面図である。
【図３３】本発明の第６の実施形態のＭＯＳトランジスタに主要構成を示す概略斜視図である。
【図３４】本発明の第６の実施形態のＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３５】図３４に引き続き、本発明の第６の実施形態のＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３６】図３５に引き続き、本発明の第６の実施形態のＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３７】図３６に引き続き、本発明の第６の実施形態のＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３８】本発明の第６の実施形態のＭＯＳトランジスタの製造方法の主要工程を順に示す概略平面図である。
【図３９】本発明の第６の実施形態の変形例に係るＥＥＰＲＯＭの主要構成を示す概略断面図である。
【図４０】本発明の第７の実施形態のＭＯＳトランジスタに主要構成を示す概略斜視図である。
【図４１】本発明の第７の実施形態のＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４２】図４１に引き続き、本発明の第７の実施形態のＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４３】図４２に引き続き、本発明の第７の実施形態のＭＯＳトランジスタの製造方法を示す概略断面図である。
【図４４】ＥＥＰＲＯＭの読み出しや書き込みを行う際に用いる記憶再生装置及び記憶媒を示す模式図である。
【図４５】多値のＥＥＰＲＯＭを用いて記憶情報を判定し読み出す際の各ステップを示すフローチャートである。
【符号の説明】
１  シリコン半導体基板
２  パッド熱酸化膜
３  シリコン窒化膜
４  レジストマスク
５，３３  サイドウォール
６  狭隙
１１，８１，１１１，２０１  柱状突起
１２  ゲート酸化膜
２１，２５，５１，５２，６１，６２，６３，８２，８３，１１２，２０２，２０３  ゲート電極
２２，５３  不純物拡散層
２３，８７  素子分離用絶縁膜
２４  ＰＳＧ膜
２５ａ，１１２ａ  浮遊ゲート電極
２５ｂ，２６，１１２ｂ  容量絶縁膜
２５ｃ，１１２ｃ  制御ゲート電極
２７  キャパシタ電極
３１  パターン
３２  シリコン窒化膜
４１  埋め込み酸化膜
６４  インバータ
７１，９１，１１５，１１８，１２２  多結晶シリコン膜
７２，７４，９２，９４，１１４、１２０  溝部
７３，９３  層間絶縁膜
７５，９５，１１６，１１９  シリコン酸化膜
７６，９６，１２１  サイドウォール
８４，２０４  ソース
８５，２０５  ドレイン
８６  配線膜
１０１，１０２  キャップ絶縁膜
１１７，２０６  フォトマスク
３０１  記憶媒体
３０２  記憶再生装置
【図１】
0004384739.tif 000002
【図２】
0004384739.tif 000003
【図３】
0004384739.tif 000004
【図４】
0004384739.tif 000005
【図５】
0004384739.tif 000006
【図６】
0004384739.tif 000007
【図７】
0004384739.tif 000008
【図８】
0004384739.tif 000009
【図９】
0004384739.tif 000010
【図１０】
0004384739.tif 000011
【図１１】
0004384739.tif 000012
【図１２】
0004384739.tif 000013
【図１３】
0004384739.tif 000014
【図１４】
0004384739.tif 000015
【図１５】
0004384739.tif 000016
【図１６】
0004384739.tif 000017
【図１７】
0004384739.tif 000018
【図１８】
0004384739.tif 000019
【図１９】
0004384739.tif 000020
【図２０】
0004384739.tif 000021
【図２１】
0004384739.tif 000022
【図２２】
0004384739.tif 000023
【図２３】
0004384739.tif 000024
【図２４】
0004384739.tif 000025
【図２５】
0004384739.tif 000026
【図２６】
0004384739.tif 000027
【図２７】
0004384739.tif 000028
【図２８】
0004384739.tif 000029
【図２９】
0004384739.tif 000030
【図３０】
0004384739.tif 000031
【図３１】
0004384739.tif 000032
【図３２】
0004384739.tif 000033
【図３３】
0004384739.tif 000034
【図３４】
0004384739.tif 000035
【図３５】
0004384739.tif 000036
【図３６】
0004384739.tif 000037
【図３７】
0004384739.tif 000038
【図３８】
0004384739.tif 000039
【図３９】
0004384739.tif 000040
【図４０】
0004384739.tif 000041
【図４１】
0004384739.tif 000042
【図４２】
0004384739.tif 000043
【図４３】
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【図４４】
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【図４５】
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