(57)【特許請求の範囲】
【請求項１】
列設された信号線に所定のタイミングで信号電圧を供給する信号線駆動回路と、
各信号線に接続された画素電極と、を備えた表示装置用駆動回路において、
前記信号線駆動回路は、
基準電圧に対して正側信号電圧を供給する第１の信号電圧線と、
前記基準電圧に対して負側信号電圧を供給する第２の信号電圧線と、
各信号線に対応して設けられ、互いに導電型が異なる第１および第２のトランジスタを含んで構成されるアナログスイッチと、
前記第１のトランジスタそれぞれのゲート電圧またはベース電圧を制御する第１の制御信号と、前記第２のトランジスタそれぞれのゲート電圧またはベース電圧を制御する第２の制御信号とを出力する電圧制御回路と、を有し、
前記電圧制御回路は、前記第１および第２の制御信号をそれぞれ別個のタイミングで制御可能であり、
前記第１のトランジスタは、前記第１の制御信号に基づいて、前記正側信号電圧を対応する信号線に供給するか否かを切り換え、
前記第２のトランジスタは、前記第２の制御信号に基づいて、前記負側信号電圧を対応する信号線に供給するか否かを切り換えることを特徴とする表示装置用駆動回路。
【請求項２】
前記電圧制御回路は、前記第１および第２のトランジスタのうち一方がオンして他方がオフするタイミングが互いに略一致し、かつ、一方のトランジスタがオンしたときに、対応する信号電圧が対応する信号電圧線に供給されるように、前記第１および第２の制御信号の位相を調整することを特徴とする請求項１に記載された表示装置用駆動回路。
【請求項３】
前記信号線駆動回路の少なくとも一部および前記画素電極は同一基板上に配置され、この基板とは別個の基板に前記電圧制御回路を形成することを特徴とする請求項１または２に記載の表示装置用駆動回路。
【請求項４】
前記電圧制御回路は、前記第１の制御信号を出力する第１の制御信号発生回路と、前記第２の制御信号を出力する第２の制御信号発生回路とを有することを特徴とする請求項１〜３のいずれかに記載の表示装置用駆動回路。
【請求項５】
前記第１の制御信号の立ち上がりエッジタイミングを調整する第１の立ち上がりエッジ調整信号と、前記第１の制御信号の立ち下がりエッジタイミングを調整する第１の立ち下がりエッジ調整信号と、前記第２の制御信号の立ち上がりエッジタイミングを調整する第２の立ち上がりエッジ調整信号と、前記第２の制御信号の立ち下がりエッジタイミングを調整する第２の立ち下がりエッジ調整信号とを出力するエッジ調整信号発生回路を有し、
前記電圧制御回路は、前記第１および第２の立ち上がりエッジ調整信号と、前記第１および第２の立ち下がりエッジ調整信号とに基づいて、前記第１および第２の制御信号の立ち上がりエッジと立ち下がりエッジとを、それぞれ個別に調整することを特徴とする請求項１〜４のいずれかに記載の表示装置用駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、正側信号電圧と負側信号電圧を所定の周期で切り換えて信号線に供給する技術に関する。
【０００２】
【従来の技術】
従来は、アモルファスシリコン形のＴＦＴ(Thin Film Transistor)を用いてアクティブマトリクス方式の液晶表示装置を構成することが多かったが、最近では、ポリシリコン形のＴＦＴを用いて液晶表示装置を構成する例が増えてきた。ポリシリコン形のＴＦＴは、アモルファスシリコン形のＴＦＴに比べて、移動度が高く、CMOS構成が可能という特徴を有する。したがって、ポリシリコン形のＴＦＴを用いて液晶表示装置を構成すると、画素アレイ部が形成された基板の空き領域に駆動回路の一部を形成することができる。
【０００３】
【発明が解決しようとする課題】
ところで、液晶層に対して常に同一方向に電圧を印加すると、液晶材料の寿命が短くなるという問題がある。このため、コモン電圧を基準として正側信号電圧と負側信号電圧を交互に液晶層に印加する反転駆動を行うのが一般的である。
【０００４】
図７は液晶表示装置の反転駆動方式を説明する図である。各信号線に対応して、アナログスイッチ５１が設けられる。アナログスイッチ５１は、Ｐ型ＴＦＴ５２とＮ型ＴＦＴ５３で構成され、一方のＴＦＴには正側信号電圧を供給する正側信号電圧線Ｌ１が接続され、他方のＴＦＴには負側信号電圧を供給する負側信号電圧線Ｌ２が接続される。
【０００５】
各ＴＦＴ５２，５３のゲート電圧を制御することにより、いずれか一方のＴＦＴのみがオンして、そのＴＦＴに接続された信号電圧が信号線に供給される。
【０００６】
アナログスイッチ５１の理想的な動作条件は、(1)アナログスイッチ５１がオン状態のときに信号電圧線上の画素データが確定していること、（2)前後の画素データの影響を受けないこと、の２つである。
【０００７】
しかしながら、アナログスイッチ５１を構成するＮ型ＴＦＴ５２とＰ型ＴＦＴ５３の電気的特性は同じではないため、両トランジスタ５２，５３のゲート端子に同一の信号を入力しても、両トランジスタ５２，５３がオン・オフするタイミングは一致しない。このようなタイミングのずれにより、以下の不具合が生じる。
【０００８】
例えば、アナログスイッチ５１がオンするタイミングが遅れると、アナログスイッチ５１がオンしている間に信号電圧線上に次画素の信号電圧が供給され、信号線の電圧が次画素の影響を受けてしまう。そして、極端な場合には、直後の画素データによるゴーストが表示される。
【０００９】
一方、アナログスイッチ５１がオンするタイミングが早すぎると、信号電圧線上に直前画素の電圧が供給されている間にアナログスイッチがオンし、信号線の電圧が直前画素の影響を受けてしまう。そして、極端な場合には、直前の画素データによるゴーストが表示される。
【００１０】
このように、ガラス基板上に形成されるＴＦＴの移動度やしきい値電圧は一定ではないため、アナログスイッチ５１のオン・オフタイミングと信号電圧線上の信号電圧の供給タイミングとは一致せず、表示品質が悪くなってしまう。
【００１１】
このような問題を解決する一手法として、製造後の検査工程の基準を厳しくして、移動度やしきい値電圧のばらつきの小さいものだけを抽出することも考えられるが、このようにすると、液晶表示装置の製造歩留まりの低下を招き、製品コストが上昇してしまう。
【００１２】
本発明は、このような点に鑑みてなされたものであり、その目的は、表示品質の優れた表示装置用駆動回路を提供することにある。
【００１３】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の発明は、列設された信号線に所定のタイミングで信号電圧を供給する信号線駆動回路と、各信号線に接続された画素電極と、を備えた表示装置用駆動回路において、基準電圧に対して正側信号電圧を供給する第１の信号電圧線と、前記基準電圧に対して負側信号電圧を供給する第２の信号電圧線と、各信号線に対応して設けられ、互いに導電型が異なる第１および第２のトランジスタを含んで構成されるアナログスイッチと、前記第１のトランジスタそれぞれのゲート電圧またはベース電圧を制御する第１の制御信号と、前記第２のトランジスタそれぞれのゲート電圧またはベース電圧を制御する第２の制御信号とを出力する電圧制御回路と、を有し、前記電圧制御回路は、前記第１および第２の制御信号をそれぞれ別個のタイミングで制御可能であり、前記第１のトランジスタは、前記第１の制御信号に基づいて、前記正側信号電圧を対応する信号線に供給するか否かを切り換え、前記第２のトランジスタは、前記第２の制御信号に基づいて、前記負側信号電圧を対応する信号線に供給するか否かを切り換えるものである。
【００１４】
【発明の実施の形態】
以下、本発明に係る表示装置用駆動回路について、図面を参照しながら具体的に説明する。以下では、表示装置用駆動回路の一例として、アクティブマトリクス方式の液晶表示装置について説明する。
【００１５】
（第１の実施形態）
図１は液晶表示装置の第１の実施形態の概略構成を示すブロック図である。図１の液晶表示装置は、駆動回路の一部を、画素アレイ部と同一基板上に形成している。以下では、画素アレイ部と駆動回路の一部が形成された基板を画素アレイ基板１と呼び、駆動回路の残り部分が形成された基板を外部駆動回路基板２と呼ぶ。画素アレイ基板１は例えばガラス基板であり、外部駆動回路基板２は例えばプリント配線板（PCB:Printed Circuit Board)である。
【００１６】
画素アレイ基板１は、図１に示すように、信号線Ｓ１〜Ｓｎおよび走査線Ｇ１〜Ｇｎが縦横に列設されて信号線および走査線の各交点付近に画素表示用のＴＦＴ３と液晶容量４が接続された画素アレイ部５と、各信号線Ｓ１〜Ｓｎに接続されたアナログスイッチ６と、各走査線Ｇ１〜Ｇｎを駆動する走査線駆動回路７と、外部駆動回路基板２と信号の送受を行うためのインタフェース回路８とを備える。
【００１７】
アナログスイッチ６は、各信号線Ｓ１〜Ｓｎに対応して設けられる。各アナログスイッチ６は、Ｎ型ＴＦＴ９とＰ型ＴＦＴ１０とで構成される。各Ｎ型ＴＦＴ９のドレイン端子には、正側信号電圧を供給する正側信号電圧線Ｌ１が接続され、各Ｐ型ＴＦＴ１０のソース端子には、負側信号電圧を供給する負側信号電圧線Ｌ２が接続される。
【００１８】
なお、Ｐ型ＴＦＴ１０のソース端子に正側信号電圧線Ｌ１を接続し、Ｎ型ＴＦＴ９のドレイン端子に負側信号電圧線Ｌ２を接続してもよい。
【００１９】
一方、外部駆動回路基板２は、画素アレイ基板１内のアナログスイッチ６の切換制御を行う制御用ＩＣ１１と、画素アレイ基板１と信号の送受を行うインタフェース回路８とを有する。
【００２０】
制御用ＩＣ１１は、アナログスイッチ６を構成するＮ型ＴＦＴ９のゲート電圧制御用のＮ型用制御信号を出力するＮ型用制御信号発生回路１２と、アナログスイッチ６内のＰ型ＴＦＴ１０のゲート電圧制御用のＰ型用制御信号を出力するＰ型用制御信号発生回路１３と、各信号線Ｓ１〜Ｓｎを駆動するタイミングを制御するシフトレジスタ１４とを有する。
【００２１】
図１に示すＮ型用制御信号発生回路１２とＰ型用制御信号発生回路１３は、電圧制御回路に対応する。
【００２２】
Ｎ型用制御信号発生回路１２には、Ｎ型用制御信号の位相調整を行うためのＮ型用調整端子が設けられている。同様に、Ｐ型用制御信号発生回路１３には、Ｐ型用制御信号の位相調整を行うためのＰ型用調整端子が設けられている。
【００２３】
画素アレイ基板１内のアナログスイッチ６と外部駆動回路基板２内の制御用ＩＣ１１とで、画素アレイ基板１内の信号線を駆動する信号線駆動回路が構成される。
【００２４】
ここで、図１のアナログスイッチ６を構成する両ＴＦＴの電気的特性にばらつきがあり、Ｐ型ＴＦＴ１０がＮ型ＴＦＴ９よりも動作速度が遅いと仮定する。これは、Ｐ型ＴＦＴ１０の移動度がＮ型ＴＦＴ９よりも低いか、あるいは、Ｐ型ＴＦＴ１０のしきい値がＮ型ＴＦＴ９よりも高い場合に相当する。
【００２５】
図２は、上記の場合の液晶表示装置内の各部の動作タイミング図である。図２には、上から順に、正側信号電圧波形、負側信号電圧波形、Ｎ型用制御信号波形、Ｐ型用制御信号波形、Ｎ型ＴＦＴ９のオン・オフ状態、Ｐ型ＴＦＴ１０のオン・オフ状態が示されている。
【００２６】
Ｐ型ＴＦＴ１０の動作速度がＮ型ＴＦＴ９よりも遅い場合、Ｐ型ＴＦＴ１０とＮ型ＴＦＴ９のオン・オフタイミングを一致させるには、Ｐ型ＴＦＴ１０のゲート端子に供給されるＰ型用制御信号のタイミングを、Ｎ型ＴＦＴ９のゲート端子に供給されるＮ型用制御信号のタイミングよりも早くすればよい。
【００２７】
そこで、図２では、Ｎ型用制御信号の位相をＰ型用制御信号の位相よりもΔｔだけ進めてＰ型ＴＦＴ１０とＮ型ＴＦＴ９のオン・オフタイミングを略一致させている。また、図２の時刻Ｔに示すように、正側信号電圧線または負側信号電圧線に供給される信号電圧が、Ｎ型ＴＦＴ９またはＰ型ＴＦＴ１０がオンするタイミングに一致するように、Ｎ型用制御信号とＰ型用制御信号の位相を調整する。これら信号の位相調整は、図１のＮ型用調整端子とＰ型用調整端子を用いて行う。より具体的には、これら調整端子に外部から信号を入力して位相調整を行う。あるいは、これら調整端子がトリマー調整端子の場合には、手動で位相調整を行ってもよい。
【００２８】
製造プロセスの条件等により、Ｐ型ＴＦＴ１０とＮ型ＴＦＴ９の移動度やしきい値は変化するため、画素アレイ基板１の製造後に行われる検査工程でＰ型ＴＦＴ１０とＮ型ＴＦＴ９の移動度やしきい値を測定し、その測定結果に基づいてＮ型およびＰ型用制御信号の位相調整を行うのが望ましい。
【００２９】
次に、図１の液晶表示装置の動作を説明する。
【００３０】
シフトレジスタ１４は、スタート信号が入力されると動作を開始し、各出力端子から所定時間ずつ時間をずらしてパルスを出力する。Ｎ型およびＰ型用制御信号発生回路１３はそれぞれ、シフトレジスタ１４の各出力端子の論理と極性信号の論理とに基づいて、Ｎ型およびＰ型用制御信号を出力する。
【００３１】
Ｎ型およびＰ型用制御信号は同相信号であるが、上述したように位相が互いに異なる。すなわち、Ｎ型およびＰ型制御信号発生回路１２，１３は、アナログスイッチ６を構成するＰ型ＴＦＴ１０とＮ型ＴＦＴ９のオン・オフタイミングが略一致するように、Ｎ型およびＰ型用制御信号の位相を調整する。位相調整量は、画素アレイ基板１の製造後に行われる検査工程において、実際に各ＴＦＴの移動度やしきい値を測定した結果に基づいて設定される。
【００３２】
図１の回路において、例えば、Ｎ型およびＰ型制御信号をハイレベルにすると、正側信号電圧線Ｌ１に接続されたＮ型ＴＦＴ９がオンし、信号線には正極性の信号電圧が供給され、画素ＴＦＴ３に接続された液晶容量４に信号電圧に応じた電荷が蓄積される。
【００３３】
一方、Ｎ型およびＰ型制御信号をローレベルにすると、負側信号電圧線Ｌ２に接続されたＰ型ＴＦＴ１０がオンし、信号線には負極性の信号電圧が供給され、画素ＴＦＴ３に接続された液晶容量４に信号電圧に応じた電荷が蓄積される。
【００３４】
このように、第１の実施形態では、アナログスイッチ６を構成するＮ型ＴＦＴ９とＰ型ＴＦＴ１０の移動度やしきい値電圧が一定でないことを考慮に入れ、Ｎ型ＴＦＴ９のゲート端子に入力されるＮ型用制御信号とＰ型ＴＦＴ１０のゲート端子に入力されるＰ型用制御信号との位相調整を行うため、両ＴＦＴ９，１０のオン・オフタイミングを一致させることができるとともに、信号電圧線上の正側信号電圧と負側信号電圧の供給タイミングと両ＴＦＴ９，１０のオン・オフタイミングを一致させることができる。これにより、信号線に供給される電圧が前画素や次画素の影響を受けなくなり、表示品質の優れた液晶表示が可能となる。
【００３５】
（第２の実施形態）
第２の実施形態は、ディレイライン等の遅延回路２２を用いてＮ型およびＰ型用制御信号の位相調整を行うものである。
【００３６】
図３は液晶表示装置の第２の実施形態の概略構成を示すブロック図である。画素アレイ基板１の構成は図１と同じであるため、説明を省略する。外部駆動回路基板２は、制御用ＩＣ１１とディレイライン等からなる遅延回路２２とを有する。制御用ＩＣ１１は、制御信号発生回路２１を有する。
【００３７】
図３に示す制御信号発生回路２１は電圧制御回路に対応し、遅延回路２２はエッジ調整信号発生回路に対応する。
【００３８】
制御信号発生回路２１から出力された制御信号は、インタフェース回路８を介して画素アレイ基板１に供給されるとともに、遅延回路２２に入力される。遅延回路２２は、画素アレイ基板１内のアナログスイッチ６を構成するＰ型ＴＦＴ１０とＮ型ＴＦＴ９の動作速度の差に応じて、制御信号を遅延させて遅延制御信号を生成する。
【００３９】
すなわち、制御信号発生回路２１からは位相の早い制御信号が出力され、遅延回路２２からは位相の遅い遅延制御信号が出力される。そして、アナログスイッチ６を構成する両ＴＦＴのうち、動作速度の遅い方のゲート端子には制御信号が入力され、動作速度の速い方には遅延制御信号が入力される。これにより、アナログスイッチ６を構成するＰ型ＴＦＴ１０とＮ型ＴＦＴ９のオン・オフタイミングを略一致させることができる。
【００４０】
制御信号発生回路２１から出力される制御信号の位相調整は調整端子により行われる。また、遅延回路２２の信号遅延量は固定にしてもよいが、調整端子を設けて信号遅延量を可変できるようにしてもよい。
【００４１】
なお、遅延回路２２の具体的構成は特に限定されず、抵抗やコンデンサやコイル等の受動部品を用いて構成してもよく、あるいは、ＴＦＴ等の能動部品を用いて構成してもよい。
【００４２】
（第３の実施形態）
第３の実施形態は、アナログスイッチ６を構成するＰ型ＴＦＴ１０とＮ型ＴＦＴ９がオフ状態からオン状態に変化するタイミングと、オン状態からオフ状態に変化するタイミングとを別個に制御できるようにしたものである。
【００４３】
図４は液晶表示装置の第３の実施形態の概略構成を示すブロック図である。画素アレイ基板１の構成は図１と同じであるため、説明を省略する。外部駆動回路基板２に実装される制御用ＩＣ１１内には、アナログスイッチ６を構成するＮ型ＴＦＴ９のゲート電圧制御用のＮ型用制御信号を出力するＮ型用制御信号発生回路１２と、アナログスイッチ６内のＰ型ＴＦＴ１０のゲート電圧制御用のＰ型用制御信号を出力するＰ型用制御信号発生回路１３と、各信号線Ｓ１〜Ｓｎを駆動するタイミングを制御するシフトレジスタ１４と、画素アレイ基板１と信号の送受を行うインタフェース回路８とが設けられる。
【００４４】
図４に示すＮ型用制御信号発生回路１２とＰ型用制御信号発生回路１３は、電圧制御回路に対応する。
【００４５】
Ｎ型用制御信号発生回路１２には、Ｎ型用制御信号の立ち上がりエッジタイミングを制御するためのＮ型立ち上がり調整端子と、Ｎ型用制御信号の立ち下がりタイミングを制御するためのＮ型立ち下がり調整端子とが設けられる。
【００４６】
また、Ｐ型用制御信号発生回路１３には、Ｐ型用制御信号の立ち上がりエッジタイミングを制御するためのＰ型立ち上がり調整端子と、Ｐ型用制御信号の立ち下がりタイミングを制御するためのＰ型立ち下がり調整端子とが設けられる。
【００４７】
これら調整端子に信号を入力することにより、あるいは、これら調整端子を介して手動調整することにより、Ｎ型用制御信号とＰ型用制御信号の位相調整が行われる。
【００４８】
図５は図４の液晶表示装置の動作タイミング図であり、Ｐ型ＴＦＴ１０がオンからオフに変化するのに要する時間がＮ型ＴＦＴ９がオフからオンに変化するのに要する時間よりも短く、Ｐ型ＴＦＴ１０がオフからオンに変化するのに要する時間がＮ型ＴＦＴ９がオフからオンに変化するのに要する時間よりも長い例を示している。
【００４９】
この場合、Ｎ型立ち上がり調整端子とＰ型立ち上がり調整端子とを用いて、Ｎ型用制御信号の立ち上がりタイミングをＰ型用制御信号の立ち上がりタイミングよりも早くする。同時に、Ｎ型立ち下がり調整端子とＰ型立ち下がり調整端子とを用いて、Ｎ型用制御信号の立ち下がりタイミングをＰ型用制御信号の立ち下がりタイミングよりも遅くする。これにより、Ｎ型ＴＦＴ９とＰ型ＴＦＴ１０のオン・オフタイミングは略一致する。
【００５０】
（第４の実施形態）
上述した第１〜第３の実施形態では、外部駆動回路基板２内にシフトレジスタ１４を設ける例を説明したが、画素アレイ基板１内にシフトレジスタ１４を設けてもよい。
【００５１】
図６は液晶表示装置の第４の実施形態の概略構成を示すブロック図であり、画素アレイ基板１内にシフトレジスタ１４を設けたことを特徴とする。
【００５２】
図６の画素アレイ基板１内には、シフトレジスタ１４と、シフトレジスタ１４の各出力端子に接続される２個のNANDゲートGT１，GT２とが新たに設けられ、NANDゲートGT１，GT２の出力論理によりアナログスイッチ６が切り換えられる。
【００５３】
また、外部駆動回路基板２内には、制御用ＩＣ１１とデータ信号用アンプ３２とが設けられる。制御用ＩＣ１１内には、ｎ型用制御信号発生回路１２と、ｐ型用制御信号発生回路１３と、データ制御回路３１と、クロック信号・スタート信号発生回路３３とが設けられる。
【００５４】
図６に示すＮ型用制御信号発生回路１２とＰ型用制御信号発生回路１３は、電圧制御回路に対応する。
【００５５】
外部駆動回路基板２には、不図示のパーソナルコンピュータ等から、クロック信号、イネーブル信号およびデータ信号等が入力される。クロック信号・スタート信号発生回路３３は、シフトレジスタ１４をシフトさせるクロックCLKとシフトレジスタ１４の動作開始信号であるスタートパルスSTとを出力する。
【００５６】
データ制御回路３１は、正側の信号電圧と負側の信号電圧を出力し、これら電圧はデータ信号用アンプ３２で増幅された後、画素アレイ基板１の正側信号電圧線Ｌ１と負側信号電圧線Ｌ２に供給される。
【００５７】
シフトレジスタ１４の出力パルスは、ｎ型用制御信号発生回路１２とｐ型用制御信号発生回路１３の出力タイミングに応じて、NANDゲートGT１，GT２のいずれか一方から出力される。
【００５８】
このように、第４の実施形態では、シフトレジスタ１４を画素アレイ基板１内に設けるため、外部駆動回路基板２の構成を簡略化できる。また、ｎ型用制御信号発生回路１２とｐ型用制御信号発生回路１３の出力信号を任意に調整できるため、第１の実施形態と同様に、信号線に供給される電圧が前画素や次画素の影響を受けなくなる。
【００５９】
上述した各実施形態では、液晶表示装置を反転駆動する例を説明したが、反転駆動の周期は、１画素単位でも、１ライン単位でも、１フレーム単位でもよい。上述した各実施形態で説明した画素アレイ基板１と外部駆動回路基板２内のＴＦＴを、ポリシリコンで形成する以外に、アモルファスシリコンで形成してもよい。
【００６０】
上述した各実施形態では、各信号線を線順次駆動する例を説明したが、複数の信号線を単位として、同タイミングでブロック駆動してもよい。
【００６１】
また、外部駆動回路基板２内に形成される回路ブロックの少なくとも一部、例えば、制御用ＩＣ１１等を画素アレイ基板１内に形成してもよい。
【００６２】
上述した各実施形態では、外部駆動回路基板２内に制御用ＩＣ１１を実装する例を説明したが、制御用ＩＣ１１を用いずに、ディスクリート部品で駆動回路を形成してもよい。
【００６３】
上述した各実施形態では、画素アレイ基板１を製造した後の検査工程でＮ型用制御信号とＰ型用制御信号の位相調整を行う例を説明したが、外部駆動回路基板２内に位相調整回路を設けて、位相調整量をプログラマブルに設定変更できるようにしてもよい。
【００６４】
上述した各実施形態では、液晶表示装置を例に取って説明したが、本発明は、液晶表示装置以外の各種の表示装置、例えばプラズマディスプレイ装置等にも適用可能である。
【００６５】
【発明の効果】
以上詳細に説明したように、本発明によれば、正側信号電圧を信号線に供給する第１のトランジスタのオン・オフ制御と、負側信号電圧を信号線に供給する第２のトランジスタのオン・オフ制御とを、第１および第２の制御信号により個別に行えるようにしたため、第１および第２のトランジスタの移動度やしきい値等に差異があっても、第１および第２のトランジスタのオン・オフタイミングと、第１および第２の信号電圧線に供給される信号電圧の供給タイミングとを略一致させることができる。これにより、信号線に供給される信号電圧が前画素データや次画素データの影響を受けなくなり、表示品質が向上する。
【図面の簡単な説明】
【図１】液晶表示装置の第１の実施形態の概略構成を示すブロック図。
【図２】図１の液晶表示装置内の各部の動作タイミング図。
【図３】液晶表示装置の第２の実施形態の概略構成を示すブロック図。
【図４】液晶表示装置の第３の実施形態の概略構成を示すブロック図。
【図５】図４の液晶表示装置の動作タイミング図。
【図６】液晶表示装置の第３の実施形態の概略構成を示すブロック図。
【図７】液晶表示装置の反転駆動方式を説明する図。
【符号の説明】
１  画素アレイ基板
２  外部駆動回路基板
３  画素表示用ＴＦＴ
４  液晶容量
５  画素アレイ部
６  アナログスイッチ
７  走査線駆動回路
８  インタフェース回路
９  Ｎ型ＴＦＴ
１０  Ｐ型ＴＦＴ
１１  制御用ＩＣ
１２  Ｎ型用制御信号発生回路
１３  Ｐ型用制御信号発生回路
１４  シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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