(57)【特許請求の範囲】
【請求項１】
静電放電（ＥＳＤ）保護回路であって、
前記ＥＳＤ保護回路により保護される第２の回路に入力信号を供給するための信号入力端子と、
電源端子と、
前記信号入力端子と前記電源端子との間に直列に接続される第１及び第２のダイオードであって、前記第１及び第２のダイオードがそれぞれ逆向きに順方向電流を流すように接続される、該第１及び第２のダイオードと、
前記信号入力端子とグランドとの間に接続される第３のダイオードと、
前記電源端子とグランドとの間に接続される第４のダイオードとを有し、
前記第１及び第２のダイオードがポリシリコンの層からなり、前記ポリシリコンの層が第１の導電型の第１の領域、第２の導電型の第２の領域並びに前記第１の導電型の第３の領域からなり、前記第２の領域が前記第１及び第３の領域とＰＮ接合部を形成することを特徴とする静電放電（ＥＳＤ）保護回路。
【請求項２】
前記第２の回路がＣＭＯＳインバータからなることを特徴する請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記信号入力端子が前記第１の領域に接続され、前記電源端子が前記第３の領域に接続されることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項４】
前記ポリシリコン層がフィールド酸化物領域上に形成されることを特徴とする請求項３に記載のＥＳＤ保護回路。
【請求項５】
前記信号入力端子とグランドとの間に直列に接続される第５及び第６のダイオードをさらに有し、前記第５及び第６のダイオードがそれぞれ逆向きに順方向電流を流すように接続されることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項６】
集積回路チップとして形成された静電放電（ＥＳＤ）保護回路であって、
前記集積回路チップには、前記ＥＳＤ保護回路により保護される回路への入力信号と、電源電圧が供給され、
前記集積回路チップが、２つの主要面の一方の面である第１の表面を有し、
前記集積回路チップが、
前記集積回路チップの本体部をなし、接地電位に接続された第１の導電型の第１の領域と、
前記第１の領域の上層をなし、かつ前記集積回路チップの前記第１の表面に隣接するように形成された、前記入力信号が供給される第２の導電型の第２の領域であって、前記第２の領域が前記第１の領域と第１のＰＮ接合ダイオードを形成している、該第２の領域と、
前記第１の領域の上層をなし、前記集積回路チップの前記第１の表面に隣接し、かつ前記第２の領域から離隔されるように形成された、前記第２の導電型の第３の領域であって、前記第３の領域内には、前記第１の表面に隣接し、前記入力信号が供給される前記第１の導電型の第４の領域と、前記第１の表面に隣接し、前記電源電圧が供給される前記第１の導電型の第５の領域とが形成され、前記第４の領域は前記第３の領域と第２のＰＮ接合ダイオードを形成し、前記第５の領域は前記第３の領域と第３のＰＮ接合ダイオードを形成する、該第３の領域と、
前記第１の領域の上層をなし、前記集積回路チップの前記第１の表面に隣接し、かつ前記第２及び第３の領域から離隔されるように形成された、前記電源電圧が供給される前記第２の導電型の第６の領域であって、前記第６の領域内には、前記第１の表面に隣接し、接地電位に接続された第１の導電型の第７の領域が形成され、前記第７の領域は前記６の領域と第４のＰＮ接合ダイオードを形成する、該第６の領域と、
前記入力信号を供給するべく前記第２及び第４の領域に接続された導電性の第１の金属層と、
前記電源電圧を供給するべく前記第５及び第６の領域に接続された導電性の第２の金属層と、
前記第１及び第７の領域を接地電位に接続する導電性の第３の金属層と、
前記ＥＳＤ保護回路によって保護される回路に前記第１金属層を接続し、入力信号を伝達するための導電性の第４の金属層とを有することを特徴とするＥＳＤ保護回路。
【請求項７】
前記集積回路チップが、基板と、前記基板の上層をなすエピタキシャル層とを有し、
前記第１の領域が、前記基板の少なくとも一部分及び前記エピタキシャル層の第１の部分を含み、
前記エピタキシャル層の前記第１の部分は、前記基板における前記第１の導電型のドーパント濃度より低い濃度まで前記第１の導電型のドーパントをドープされていることを特徴とする請求項６に記載のＥＳＤ保護回路。
【請求項８】
前記第３の領域が、前記エピタキシャル層における前記第２の導電型の第１のウェルを含むことを特徴とする請求項７に記載のＥＳＤ保護回路。
【請求項９】
前記第６の領域が、前記エピタキシャル層における前記第２の導電型の第２のウェルを含むことを特徴とする請求項８に記載のＥＳＤ保護回路。
【請求項１０】
前記第１のウェルの下側に前記第２の導電型の第１の埋込層を有し、前記第１の埋込層は、前記第１のウェルにおける前記第２の導電型のドーパント濃度より高い濃度まで前記第２の導電型のドーパントをドープされていることを特徴とする請求項９に記載のＥＳＤ保護回路。
【請求項１１】
前記第２のウェルの下側に前記第２の導電型の第２の埋込層を有し、前記第２の埋込層は、前記第２のウェルにおける前記第２の導電型のドーパント濃度より高い濃度まで前記第２の導電型のドーパントをドープされていることを特徴とする請求項１０に記載のＥＳＤ保護回路。
【請求項１２】
前記第１及び第２の埋込層のそれぞれが、前記基板の内部に延在していることを特徴とする請求項１１に記載のＥＳＤ保護回路。
【請求項１３】
前記第１の領域が、前記エピタキシャル層における前記第１の導電型の第１のウェルを含み、前記第１のＰＮ接合ダイオードが前記第１のウェルと前記第２の領域との間の接合部に位置していることを特徴とする請求項７に記載のＥＳＤ保護回路。
【請求項１４】
前記第１の領域が、前記第１の導電型の第１の埋込層を含み、前記第１の埋込層が前記基板と前記第１のウェルとの間に延在していることを特徴とする請求項１３に記載のＥＳＤ保護回路。
【請求項１５】
前記第３の領域が前記エピタキシャル層に位置しており、前記第３の領域が前記第２の導電型の第１のシンカー領域によって横方向から外囲され、前記第１のシンカー領域は、前記第３の領域における前記第２の導電型のドーパント濃度より高い濃度まで前記第２導電型のドーパントをドープされていることを特徴とする請求項１４に記載のＥＳＤ保護回路。
【請求項１６】
前記第３の領域の下側に位置する前記第２の導電型の第１の埋込層を有し、前記第１の埋込層は前記第２の領域における前記第２の導電型のドーパント濃度よりも高い濃度まで前記第２の導電型のドーパントをドープされていることを特徴とする請求項１５に記載のＥＳＤ保護回路。
【請求項１７】
前記第１のシンカー領域が前記第１の埋込層に隣接していることを特徴とする請求項１６に記載のＥＳＤ保護回路。
【請求項１８】
集積回路チップとして形成された静電放電（ＥＳＤ）保護回路であって、
前記集積回路チップには、前記ＥＳＤ保護回路により保護される回路への入力信号と、電源電圧が供給され、
前記集積回路チップが、２つの主要面の一方の面である第１の表面を有し、
前記集積回路チップが、
前記集積回路チップの本体部をなし、接地電位に接続された第１の導電型の第１の領域と、
前記第１の領域の上層をなし、かつ前記集積回路チップの第１の表面に隣接するように形成された、前記入力信号が供給される第２の導電型の第２の領域であって、前記第２の領域が前記第１の領域と第１のＰＮ接合ダイオードを形成している、該第２の領域と、
前記第１の領域の上層をなし、前記集積回路チップの前記第１の表面に隣接し、かつ前記第２の領域から離隔されるように形成された、前記第２の導電型の第３の領域であって、前記第３の領域内には、前記第１の表面に隣接した前記第１の導電型の第４の領域が形成され、前記第４の領域は前記第３の領域と第２のＰＮ接合ダイオードを形成している、該第３の領域と、
前記第１の領域の上層をなし、前記集積回路チップの前記第１の表面に隣接し、かつ前記第２、第３、及び第４の領域から離隔されるように形成された、前記電源電圧が供給される前記第２の導電型の第５の領域であって、前記第５の領域内には、前記第１の表面に隣接し、前記第４の領域に接続された前記第１の導電型の第６の領域が形成され、前記第５の領域は前記第６の領域と第３のＰＮ接合ダイオードを形成している、該第５の領域と、
前記第１の領域の上層をなし、前記集積回路チップの前記第１の表面に隣接し、かつ前記第２、第３、第４、第５及び第６の領域から離隔された、前記第２の導電型の第７の領域であって、前記第７の領域内には、前記第１の表面に隣接し、接地電位に接続された第１の導電型の第８の領域が形成され、前記第７の領域は前記第８の領域と第４のＰＮ接合ダイオードを形成している、該第７の領域と、
前記入力信号を供給するべく前記第２及び第３の領域に接続された導電性の第１の金属層と、
前記第４の領域と第６の領域とを接続する第２の金属層と、
前記電源電圧を供給するべく前記第５及び第７の領域に接続された第３の金属層と、
前記ＥＳＤ保護回路によって保護される回路に前記第１金属層を接続し、入力信号を伝達するための導電性の第４の金属層とを有することを特徴とするＥＳＤ保護回路。
【請求項１９】
前記集積回路チップが、基板と、前記基板の上層をなすエピタキシャル層とを有し、
前記第３の領域が、前記エピタキシャル層に形成された前記第２の導電型の第１のウェルを含むことを特徴とする請求項１８に記載のＥＳＤ保護回路。
【請求項２０】
前記第５の領域が、前記エピタキシャル層に形成された前記第２の導電型の第２のウェルを含むことを特徴とする請求項１９に記載のＥＳＤ保護回路。
【請求項２１】
前記第７の領域が、前記エピタキシャル層に形成された前記第２の導電型の第３のウェルを含むことを特徴とする請求項２０に記載のＥＳＤ保護回路。
【請求項２２】
前記第１のウェルの下側に前記第２の導電型の第１の埋込層を有し、前記第１の埋込層は、前記第１のウェルにおける前記第２の導電型のドーパント濃度より高い濃度まで前記第２の導電型のドーパントをドープされていることを特徴とする請求項２１に記載のＥＳＤ保護回路。
【請求項２３】
前記第２のウェルの下側に前記第２の導電型の第２の埋込層を有し、前記第２の埋込層は、前記第２のウェルにおける前記第２の導電型のドーパント濃度より高い濃度まで前記第２の導電型のドーパントをドープされていることを特徴とする請求項２２に記載のＥＳＤ保護回路。
【請求項２４】
前記第３のウェルの下側に前記第２の導電型の第３の埋込層を有し、前記第３の埋込層は、前記第３のウェルにおける前記第２の導電型のドーパント濃度より高い濃度まで前記第２の導電型のドーパントをドープされていることを特徴とする請求項２３に記載のＥＳＤ保護回路。
【請求項２５】
集積回路チップとして形成された静電放電（ＥＳＤ）保護回路であって、
前記集積回路チップには、前記ＥＳＤ保護回路により保護される回路への入力信号と、電源電圧が供給され、
前記集積回路チップが、２つの主要面の一方の面である第１の表面を有し、
前記集積回路チップが、
接地電位に接続された第１の導電型の第１の領域と、
前記第１の領域の上層をなし、かつ前記集積回路チップの前記第１の表面に隣接するように形成された、前記入力信号が供給される第２の導電型の第２の領域であって、前記第２の領域が前記第１の領域と第１のＰＮ接合ダイオードを形成している、該第２の領域と、
前記集積回路チップの前記第１の表面に隣接し、かつ前記第１及び第２の領域から離隔されるように形成された、前記第１の導電型の第３の領域であって、前記第３の領域内には、前記第１の表面に隣接し、前記入力信号が供給される前記第２の導電型の第４の領域と、前記第１の表面に隣接し、前記電源電圧が供給される前記第２の導電型の第５の領域が形成され、前記第４の領域は前記第３の領域と第２のＰＮ接合ダイオードを形成し、前記第５の領域は前記第３の領域と第３のＰＮ接合ダイオードを形成する、該第３の領域と、
前記集積回路チップの前記第１の表面に隣接し、前記第１、第２、及び第３の領域から離隔されるように形成された、前記電源電圧が供給される前記第２の導電型の第６の領域と、
前記第６の領域の下層をなし、前記第１、第２、及び第３の領域から離隔されるように形成され、接地電位に接続された前記第１の導電型の第７の領域であって、前記第６の領域は前記７の領域と第４のＰＮ接合ダイオードを形成する、該第７の領域と、
前記入力信号を供給するべく前記第２及び第４の領域に接続された第１の金属層と、
前記電源電圧を供給するべく前記第５及び第６の領域に接続された導電性の第２の金属層と、
前記ＥＳＤ保護回路によって保護される回路に前記第１金属層を接続し、入力信号を伝達するための第３の金属層とを有することを特徴とするＥＳＤ保護回路。
【請求項２６】
前記集積回路チップが、基板と、前記基板の上層をなすエピタキシャル層とを有し、
前記第１の領域が、前記エピタキシャル層に形成された前記第１の導電型の第１のウェルを含むことを特徴とする請求項２５に記載のＥＳＤ保護回路。
【請求項２７】
前記第３の領域が、前記エピタキシャル層に形成された前記第１の導電型の第２のウェルを含むことを特徴とする請求項２６に記載のＥＳＤ保護回路。
【請求項２８】
前記第７の領域が、前記エピタキシャル層に形成された前記第１の導電型の第３のウェルを含むことを特徴とする請求項２７に記載のＥＳＤ保護回路。
【請求項２９】
前記第１のウェルの下側に前記第１の導電型の第１の埋込層を有し、前記第１の埋込層は、前記第１のウェルにおける前記第１の導電型のドーパント濃度より高い濃度まで前記第１の導電型のドーパントをドープされていることを特徴とする請求項２８に記載のＥＳＤ保護回路。
【請求項３０】
前記第２のウェルの下側に前記１の導電型の第２の埋込層を有し、前記第２の埋込層は、前記第２のウェルにおける前記第１の導電型のドーパント濃度より高い濃度まで前記第１の導電型のドーパントをドープされていることを特徴とする請求項２９に記載のＥＳＤ保護回路。
【請求項３１】
前記第３のウェルの下側に前記第１の導電型の第３の埋込層を有し、前記第３の埋込層は、前記第３のウェルにおける前記第１導電型のドーパント濃度より高い濃度まで前記第１の導電型のドーパントをドープされていることを特徴とする請求項３０に記載のＥＳＤ保護回路。
【請求項３２】
前記第１の導電型の前記第２の埋込層の下側に前記第２の導電型の埋込層と、
前記第２の導電型の前記埋込層を前記第２の金属層に接続する、前記第２の導電型のシンカー領域とを更に有することを特徴とする請求項３０に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、静電放電により生じる電圧変動のような極端な高電圧或いは低電圧への電圧の揺れ、特に回路に電源を供給する供給電圧を上回るレベルにまで上昇する電圧の変動により生じる損傷から他の回路を保護するための保護回路に関連する。
【０００２】
【従来の技術】
静電放電（ＥＳＤ）により生じる損傷から集積回路のような回路を保護することが知られている。しかしながら、これら既知の技術の多くは、ＥＳＤ保護される必要がある回路を駆動する供給電圧を上回る電圧を生じる入力信号に対しては、その回路を保護しない。
【０００３】
そのような従来の回路の一例が図１Ａに示されており、ＥＳＤ保護回路１０がインバータ１２を入力端子において保護している。ＥＳＤ保護回路１０はダイオードＤ１及びＤ２を含み、ダイオードＤ１は入力端子１４をとグランドとの間に接続され、ダイオードＤ２は入力端子１４と正の供給電圧Ｖccとの間に接続される。インバータ１２は従来のＣＭＯＳ構造体からなり、Ｎチャネル低位側ＭＯＳＦＥＴＭ１及びＰチャネル高位側ＭＯＳＦＥＴＭ２を有する。入力信号Ｖinは入力端子１４に加えられ、周知のようにインバータ１２は出力端子１６に反転出力信号Ｖoutを生成する。ダイオードＤ３は、ＭＯＳＦＥＴＭ１及びＭ２が形成される構造体、詳細にはＰチャネルＭＯＳＦＥＴＭ２が形成されるＮ−ウエルと接続されるダイオードである。回路をモノリシック回路に集積するとき、そのＩＣがウエル拡散部間の接合部，並びにウエル拡散部と下側基板との間の接合部を排除する酸化物（誘電体による）絶縁プロセスにおいて生成されていない場合には、ダイオードＤ３を形成することは必須である。従ってダイオードＤ３は寄生ダイオードであってもよく、設定により回路に加えられてもよい。
【０００４】
Ｖin及びＶoutが図１Ｂに示される。Ｖinが０からＶccに遷移するとき、中間点（Ｖcc／２）付近のある場所において、ＶoutがＶccから０に変化する。ＶinがＶccから０に遷移するとき逆の状況が生じる。
【０００５】
Ｖinは通常Ｖcc以下であるため、ダイオードＤ２は通常逆方向バイアスされる（ただしＶinがグランド電位にあるとき、場合によってはゼロバイアスされることもある）。同様にダイオードＤ２は通常逆方向バイアスされるが、Ｖin＝Ｖccの場合はこの限りではない。ダイオードＤ３は、Ｖccが存在する限り逆方向バイアスされる。
【０００６】
保護されているインバータ１２は任意の回路であってよく、これは図２において明らかになっており、そこではＥＳＤ保護回路１２により保護される一般的な回路２０として示される。
【０００７】
図３−図７は、動作時の図２の回路を示しており、ＥＳＤパルスは、抵抗Ｒ１及びスイッチＳ１と直列に接続され、発生電圧Ｖgenに帯電したコンデンサＣ１を含む回路網２２として模式化されている。スイッチＳ１が投入されるとき、コンデンサＣ１は抵抗Ｒ１を介して放電され、ＶESDの電圧を有するＥＳＤパルスが回路網２２の端子に現れる。例えば、ＶESDは数百Ｖから数千Ｖまで変化することができる。ＶESDは数千Ｖに達することができるが、ＥＳＤパルスに関連する容量及び蓄積された電荷（Ｑ＝ＣＶ）が比較的小さいため、コンデンサＣ１に含まれるエネルギー量は小さくなる。
【０００８】
図３及び図４は、ＥＳＤパルスが入力端子１４とグランドとの間に加えられる状態を示している。例えばこの状態は、回路基板に差し込まれる前に、並びに電源に接続される前に、そのチップがピックアップされた場合に発生する。図３では、ＥＳＤパルスの正側が入力端子１４に加えられ、ダイオードＤ１がブレイクダウンして回路２０を保護しており、ダイオードＤ１にはブレイクダウン電圧（ＢＶD1）に等しい電圧がかかる。回路２０への入力は非常に薄いゲート酸化物層を有する小電力トランジスタを含む場合が多く、ダイオードＤ１が存在しない場合に入力端子に現れるサージ電圧を印加されると、破壊されてしまうであろう。電流ＩESDはダイオードＤ１を通り逆方向に流れる。図４ではＥＳＤパルスの負側が入力端子１４に現れ、回路２０にはダイオードＤ１間の順方向電圧降下分の電圧がかかる（通常０．６−１．０Ｖの範囲にある）。
【０００９】
図５−図７では、ＥＳＤパルスが入力端子１４と電源Ｖccとの間に加えられる。図５は、パルスの正側が入力端子１４に加えられ、他の端子が浮動状態のままである状態を示しており、図に示されるように、ダイオードＤ２は順方向バイアスされ、回路２０にはダイオードＤ２間の順方向電圧降下分の電圧がかかる（０．６−１．０Ｖ）。
【００１０】
ＥＳＤパルスの負側が入力端子１４に加えられるとき、２つの状態が生じる可能性がある。１つの可能性は、図６に示されるように、ダイオードＤ２がブレイクダウンし、電流ＩESDがダイオードＤ２を介して逆方向に流れ、回路２０にダイオードＤ２のブレイクダウン電圧がかかる状態である。別の可能性は、図７に示されるように、ダイオードＤ３がブレイクダウンして、電流ＩESDがダイオードＤ１を介して順方向に流れることができる状態である。そのようなＥＳＤ試験においては、実際の応用例では他の回路に接続されるかもしれないが、グランドピンは浮動状態のままにしておく。ダイオードＤ３のブレイクダウン電圧とダイオードＤ１間の順方向電圧降下との和がダイオードＤ２のブレイクダウン電圧より低い場合、後者の状態が放電経路として好ましい。
【００１１】
ダイオードＤ３は、ある種の抵抗によりエミッタ−ベース間が短絡される寄生バイポーラトランジスタの一部であることができる（図８Ａ参照）。それはＰＮ接合を与えるのみならず、ブレイクダウン時に、ベース電流が流れ、バイポーラトランジスタがスナップバックできるようにするダイオードである。これは、デバイス間にかかる電圧をダイオード自体の実際のブレイクダウン電圧より低い持続電圧にまで低減する。これは、電流が同一であるが、電圧がダイオードのブレイクダウン電圧より低いため、回路２０をＥＳＤから保護すること、並びにダイオードにおいて発生する熱を抑制することのいずれの観点からみても好都合である。ダイオードＤ３はＭＯＳＦＥＴの一部であってもよく、そのＭＯＳＦＥＴでは、フィールドプレート効果によりダイオードのブレイクダウン電圧が低減される（図８Ｂ参照）。この場合には、ＭＯＳＦＥＴは、ゲートによりシリコン内にブレイクダウンが誘導されるだけでなく、非常に多くのホットキャリアによりゲート酸化物自体が破壊されることのないように設計されることが要求される。一般に図８Ａ及び８Ｂに示されるダイオードは、バイポーラトランジスタ或いはＭＯＳＦＥＴの一部であるが、他の装置においては付加的なダイオードがバイポーラトランジスタ或いはＭＯＳＦＥＴと並列に接続され、電流デバイダを形成し、それによりスナップバック点を制御することもできる。
【００１２】
寄生バイポーラトランジスタがスナップバックする（図８Ｃに示されるような）或いはＭＯＳＦＥＴがフィールドプレート誘導型ブレイクダウンを生じる場合には、電圧はＶCCを上回る電圧から生起し、電流は、そのデバイスにおいてスナップバックし、電圧がＶCCを下回り、そのデバイスが通常動作する範囲内（図８Ｃの斜線部分）にある持続電圧Ｖsustainまで降下するレベルに到達するまで上昇する。
【００１３】
このメカニズムは、通常の動作中には起動されないが、そうでなければデバイスは破損してしまう。ＥＳＤパルスに含まれるエネルギーが比較的小さいため、ＥＳＤパルス中のスナップバックは許容可能である。長時間に渡って、より高いエネルギーが加えられる条件下でスナップバックが発生する場合には、そのデバイスは過熱され、おそらく破損してしまうであろう。従って、ＥＳＤ保護デバイスは、過渡的なＥＳＤの高電圧に対して回路を保護することができるにも関わらず、長期間に渡る過電圧或いは過電流状態を救済することはできない。
【００１４】
ＥＳＤ保護回路１０を用いる場合、図９に示される種類の回路において問題が生じる。ここで入力信号Ｖinは、ＤＣ／ＤＣコンバータ４０により電源供給されるＣＭＯＳバッファ段４２により生成されるが、回路２０はバッテリ４４から直接供給されるＶbatteryにより駆動される。ＥＳＤに対して保護される回路２０の構成要素は、バッテリから直接電源供給されるデジタルデバイス、アナログデバイス或いはパワーデバイスを含む別のＩＣであってもよいが、Ｖinにより信号供給される回路２０の構成要素は、例えば調整された電源を必要とするマイクロプロセッサ或いはカスタムッチップであってもよい。この場合、ＤＣ／ＤＣコンバータ４０がＣＭＯＳバッファ段４２及び回路２０の両方に対して電源を供給しているなら、ＤＣ／ＤＣコンバータ４０に固有の電力損失及び不要な発熱を避けるために、バッテリ電圧Ｖbatteryそのものをパワーチップに供給することが望まれるであろう。回路２０が、高電流モータ駆動ＩＣ或いは携帯電話に用いられる無線周波数電力増幅器のような高い電流を流す回路である場合には、典型的にこれに相当するであろう。
【００１５】
バッファ段４２に供給される電圧はＶccで示される。ＶccがＶbattery以下である限り、ＥＳＤダイオードＤ１及びＤ２は問題を生じない。しかしながら、Ｖbatteryが劣化しても、なおＤＣ／ＤＣコンバータ４０が一定出力電圧Ｖccを保持できる場合には、Ｖbatteryは実際にＶccより低い電圧に降下する場合も生じる。そのときＶin、すなわちバッファ段４２の出力及び回路２０への入力が、Ｖbatteryを上回り、ダイオードＤ１は順方向バイアスされるようになる。その結果、回路２０及びバッファ４２のいずれか、或いは両方において不適当な回路動作になり、損傷を生じるようになる。
【００１６】
この誤動作が図１０Ａ及び図１０Ｂに示される。図１０Ａは、時間の経過と共に、４．２ＶからＤＣ／ＤＣコンバータ４０により生成されるＶccを下回るレベルにまで降下するＶbattery電圧を示しており、ここではＶccを３．３Ｖになるようにしている。図１０Ｂに示されるように、ＶbatteryがＶccより降下するとすぐに、小さな漏れ電流（ＩIN）がバッファ段４２からダイオードＤ２を通って流れ始める。Ｖbatteryが約２．７Ｖに達するとき、ダイオードＤ２は完全に導通するようになり、Ｖbatteryを２．７Ｖにクランプする。そのときＩINは急激に上昇し始める。出力フィルタ容量及びＤＣ／ＤＣコンバータ４０に蓄積されるエネルギーに応じて、いくつかの状態が生じる。容量が十分に大きい場合には、電流は急速に上昇し続けてしまい（曲線ａ）、ダイオードＤ２は破損してしまう。電流を、例えば直列抵抗により制限することができ（曲線ｂ）、その結果Ｖbatteryが劣化してＶccが調整されずに駆動されるようになるまでのある時間に渡って、電流はダイオードＤ１を通って流れ続けるであろう。またバッテリ４４は、実際に全システムが動作を停止し始め、電流が降下し始めるほど大きな抵抗を有することもできる。
【００１７】
【発明が解決しようとする課題】
従って、入力電圧が電源を実質的に上回るレベルにまで上昇するか、或いはグランドレベルを実質的に下回るレベルにまで降下するときまで、導通しないＥＳＤ保護回路が必要とされる。
【００１８】
【課題を解決するための手段】
本発明に基づくＥＳＤ保護回路は、電圧入力端子と保護される回路の供給端子との間に直列に接続されるダイオードを含む。ダイオードは逆向きに、すなわちアノード同士或いはカソード同士のいずれかを接続される。さらに回路は保護される回路の他の端子間、例えば電圧入力端子とグランドとの間に逆向きに直列接続されるダイオードを含む場合もある。
【００１９】
入力電圧が上昇するに従って、逆方向バイアスされたダイオードは、制御可能で、しかも供給電圧を上回るようになるレベルでブレークダウンする。逆に、他のダイオードのブレークダウン電圧は、そのダイオードを介して電流が流れる前に入力電圧を如何に低くすることができるかにより決定される。こうして入力電圧は、保護ダイオードを破壊することなく、所定の高レベル或いは低レベルまで変化することができる。一方ダイオードの１つは、正、或いは負のＥＳＤパルスの存在時に常にブレークダウンする。
【００２０】
ダイオードは、個別の構成要素として、或いは共用されたアノード或いはカソードを有するものとして集積回路に組み込まれる。後者の共用型の場合には、寄生バイポーラトランジスタが形成される。寄生バイポーラトランジスタを形成することにより、バイポーラトランジスタのスナップバック特性の制限を受けるＥＳＤ性能を改善することができる。詳細にはスナップバックは、通常の動作により必要とされる電流範囲にある寄生バイポーラトランジスタにおいては生ずるべきではない。
【００２１】
本発明は以下の図面を参照することにより、より容易に理解できるであろう。図面において、類似の構成要素は同一の参照番号が付されている。
【００２２】
【発明の実施の形態】
図１１Ｂは、入力端子１４と回路２０のＶCC端子との間に接続される図１１Ａに示される理想的なＥＳＤ保護回路６０のブレークダウン特性を示すグラフである。縦軸上に保護回路６０を介して流れる電流（ＩIN）が示され、横軸上にＶCCに対するＶINの値（ＶIN−ＶCC）が示される。ＶIN−ＶCCを減少させるとき、ＥＳＤ保護回路６０は、ＶIN−ＶCCがグランド以下のレベルである値−（ＢＶA−ＶCC）に達するまで導通することはない（グラフの原点がＶIN＝ＶCCの点であるため、図１１Ｂではグランドは−ＶCCである）。ＶIN−ＶCCを増加させる場合、ＶIN−ＶCCがある値ＢＶB−ＶCCに達するまでＥＳＤ保護回路６０は導通することはない。ただしＢＶBは、ＶINの値の最大値＝ＶIN（ｍａｘ）を上回る値である。図に示されるように、図１Ａに示される回路１０のような従来のＥＳＤ保護回路は、ＶINが約０．７ＶだけＶCCを上回るとき、導通するようになる。
【００２３】
図１２は、本発明の１つの実施例の回路図を示す。図に示されるように、ＥＳＤ保護回路６０はダイオードＤ２Ａ及びＤ２Ｂを含み、それらは入力端子１４と電圧供給端子ＶCC（或いはＶbattery）との間に逆向き（すなわちアノード同士で）に直列接続される。逆向きに接続されるダイオードは通常いずれかの方向では導通しないため、回路６０はＡＣ遮断デバイスとなる。図１２におけるダイオードＤ１及びＤ３は上記の回路から変更されない。ダイオードＤ３は省略される場合もあるが、多くの実施例では存在するであろう。
【００２４】
ダイオードＤ２Ａ及びＤ２Ｂが、如何に製作されるかに応じて、それらのダイオードが寄生バイポーラトランジスタＱ２（波線により示される）を形成する場合、或いはしない場合がある。寄生バイポーラトランジスタが形成される場合、そのトランジスタはスナップバックするようになるであろう。図１３は電流を電圧の関数として示したグラフであり、いくつかの可能性が示されている。ＶCCを上回る、或いは下回る斜線の領域（縦軸により示される）は、回路２０の通常の動作の範囲を示す。縦軸の右側にある領域は、入力電圧ＶINが供給端子ＶCCを上回るようになることを示す。電流及び電圧がこれらの範囲内にある限り、ダイオードＤ２Ａ及びダイオードＤ２Ｂはいずれもブレークダウンすべきでない。Ｘ及びＸ'を付された曲線は、寄生バイポーラトランジスタＱ２が存在しないか、或いはスナップバックしないかのいずれかの状態を示す。従ってダイオードＤ２Ａ及びＤ２Ｂは、通常の動作範囲の外側にある電圧でブレークダウンし、任意の適当な電流密度に対するこの条件内に保持される。
【００２５】
残りの曲線は、寄生トランジスタＱ２が存在し、スナップバックするようになる場合に、起こり得る２つの許容可能な条件を例示する。曲線Ｙ及びＹ'は、通常の動作電圧範囲外にある持続電圧にスナップバックするトランジスタＱ２を示す。曲線Ｚ及びＺ'は、動作電圧範囲内にある電圧にスナップバックするが、電流に関しては高く、通常入力端子１４における所定の電流値以上にあるトランジスタＱ２を示す。ダイオードは、例えばミリ秒から秒までの長時間に渡ってそのような高い電流を処理することはできないが、ＥＳＤパルスにおいて典型的であるナノ秒からマイクロ秒までの範囲の短時間であれば、高電流に耐えることができる。
【００２６】
図１２に示される回路の種々の動作条件に対して必要とされる構成要素の大きさは、図３３の表に要約される。
【００２７】
図３３の表に示されるように、最大電圧がＶIN（ｍａｘ）＞ＶCCである場合には、ダイオードＤ１のブレークダウン電圧は、ＶIN（ｍａｘ）の値に、ΔＶとして示される製造公差を加えた値以上に設定されなければならない。これは、ＶINが順方向バイアスダイオード電圧降下（すなわち約０．７Ｖ）より大きい値だけＶCCを上回ることが想定されないため、ダイオードＤ１がＶCCより大きいブレークダウン電圧を有する必要がないという点で、図１Ａに示される従来の回路とは異なる。しかしながら図１２の回路を用いる場合、ＶCCは５Ｖであり、例えばダイオードＤ１が１３Ｖダイオードであることが要求される場合には、ＶINは１２Ｖと同レベルに電圧を上げるようにする。そうでないと、ＶINが６Ｖ程度になるとき、ダイオードＤ１は導通し始めてしまうであろう。
【００２８】
ダイオードＤ３のブレークダウン電圧はＶCCのレベルに基づいており、保護回路が種々の供給電圧に対して用いられる場合には変更することができる。図３３の表では、ＶCC（ｍａｘ）は所定最大供給電圧を示しており、さらにΔＶが製造公差を示している。ダイオードＤ３のブレークダウン電圧はＶCC（ｍａｘ）＋ΔＶを上回らなければならない。
【００２９】
負の最大電圧ＶINは−０．７Ｖである（ダイオードＤ１が順方向に導通し始める）。従って、ダイオードＤ２Ａのブレークダウン電圧はＶCC（ｍａｘ）＋０．７Ｖ以上に設定されなければならない。ダイオードＤ２Ｂ間の順方向電圧降下は、保護帯域として機能し、この場合製造公差は不要である。
【００３０】
ダイオードＤ２Ｂのブレークダウン電圧はＶIN（ｍａｘ）−ＶCC（ｍｉｎ）以上に設定されなければならない。ただしＶCC（ｍｉｎ）は所定最低供給電圧である。ダイオードＤ２Ａ間の順方向電圧降下は有効な保護帯域を与え、それにより製造公差は不要になる。
【００３１】
ダイオードＤ２Ａ及びＤ２Ｂが寄生バイポーラトランジスタＱ２として機能する場合には、スナップバックを生じる場合のトランジスタの持続電圧は、ダイオードＤ２Ａ及びＤ２Ｂのブレークダウン電圧に等しくなければならない。
【００３２】
ＶINが−０．７Ｖより低い電圧に遷移できるようにしたい場合には、ダイオードＤ２Ａ及びＤ２Ｂに相当する逆向き接続のダイオードが、ダイオードＤ１の代わりに用いられるであろう。
【００３３】
図１４Ａ及び１４Ｂは、ＥＳＤ保護回路６０に加えられる２つの極限条件を示している。図１４Ａでは、ＶINはその最大値にあり、ＶCCはその最小値にある。図１４Ｂでは、ＶCCはその最大値にあり、ＶINは−０．７Ｖのその最小値にある。
【００３４】
図１５−１９は本発明のいくつかの実施例の断面図を示す。
【００３５】
図１５では、Ｐ−エピタキシャル（ｅｐｉ）層９０２がＰ−基板９００上に成長する。ダイオードＤ２Ａ及びＤ２ＢはＮ−ウエル９０４内にＰ＋領域９０６及び９０８を用いて生成される。ダイオードＤ１はＮ＋領域９１６を用いて形成され、ダイオードＤ３は第２のＮ−ウエル９１０内にＰ＋領域９１５を用いて形成される。Ｐ基板９００は接地される。Ｎ＋領域９１６（ダイオードＤ１のカソード）及びＰ＋領域９０６（ダイオードＤ２Ａのアノード）は金属層９２４を介して接続され、金属層９２４は、ＶINが接続される上側金属層９１４と接触する。この設計は、インターデジタルレイアウトを介する単層金属プロセス、或いは多層金属プロセスにおいて実現されることができる。供給端子ＶCCは、金属層９１８を介してＰ＋領域９０８（ダイオードＤ３のアノード）及びＮ＋コンタクト領域９１２（ダイオードＤ３のカソード）に供給される。Ｐ＋領域９１５（ダイオードＤ３のアノード）は金属層９２０によりグランドに接続される。また金属層９１４は金属コンタクト９２２により保護される回路（トランジスタのゲートとして示される）に接続もされる。ダイオードＤ２Ａ及びＤ２Ｂは共通のカソード（Ｎ−ウエル９０４）に共有されるため、付加的なＮ埋込層９２６がＮ−ウエル９０４の下側に形成され、横方向、或いは縦方向のいずれかの、あらゆる寄生ＰＮＰバイポーラ動作を抑圧、或いは制御する。同様の付加的なＮ埋込層９２８がＮ−ウエル９１０の下側に形成される。
【００３６】
ダイオードＤ１のブレークダウン電圧は、Ｐ−ｅｐｉ層９０２内のドーパント濃度並びにカソードの下側のＰ−フィールドドーパント（ＰＦＤ）領域９０９及び９１１からのドーパントによるＰ型ドーパントの横方向拡散により制御される。ＰＦＤ領域は通常フィールド酸化物領域９０１及び９０３と共に形成される。ダイオードＤ２Ａ及びＤ２Ｂ、並びにダイオードＤ３のアバランシェブレークダウン電圧は、それぞれＮ−ウエル９０４及び９１０のドーパント濃度により、或いはこれらのダイオードの絶縁されたアノードと接触するか或いは周囲をなすフィールド酸化物領域からのＮ型フィールドドーパントの導入により制御される。
【００３７】
図１６に示される実施例は図１５に示される実施例と同様であるが、ダイオードＤ２Ａ及びＤ２Ｂがそれぞれ個別のＮ−ウエル９３２及び９３０内に形成される点が異なる。金属層９４２がＰ＋領域９３４（ダイオードＤ２Ｂのアノード）及びＰ＋領域９３８（ダイオードＤ２Ａのアノード）と接触する。ＶINは金属層９２４を介してＮ＋領域９３６（ダイオードＤ２Ｂのカソード）に供給され、ＶCCは金属層９１８を介してＮ＋領域９４０（ダイオードＤ２Ａのカソード）に供給される。個別の付加的なＮ埋込層９４４及び９４６がそれぞれＮ−ウエル９３０及び９３２の下側に形成される。図１６では、寄生横形ＰＮＰバイポーラトランジスタは削除されるが、Ｎ埋込層９４４及び９４６は、なおも寄生縦形ＰＮＰバイポーラ動作を抑圧するために必要とされる。
【００３８】
図１７の実施例では、ダイオードＤ２Ａ及びＤ２ＢはＮ−ｅｐｉ層９５０内に形成される。Ｐ＋領域９５２及び９５４はそれぞれダイオードＤ２Ａ及びＤ２Ｂのアノードを形成する。Ｎ＋シンカー領域９５６がダイオードＤ２Ａ及びＤ２Ｂのカソードに挿入され、スナップバック問題が生じる場合には、寄生横形バイポーラ動作を阻止する。Ｎ埋込層９５８はダイオードＤ２Ａ及びＤ２Ｂの下側に形成されことが好ましい。ダイオードＤ１は、Ｐ埋込層９６２を介してＰ基板９００に接続されるＰ−ウエル９６０内に形成される。ダイオードＤ３は、Ｎ埋込層９６６によりＰ基板９００から絶縁されるＰ−ウエル９６４内に形成される。Ｐ基板９００を通って電流が流れることは好ましくないため、これはダイオードＤ３が電流を流すという仮定のもとに行われる。電流がダイオードＤ３を通って流れるものと考えない場合には、Ｐ−ウエル９６４がＰ基板９００に接続されることもできる。同様に、ダイオードＤ１が電流を流すと考えられる場合には、（図１７に示されるように）Ｐ基板９００内にダイオードＤ１を形成しないことが好ましい。代わりにこの場合には、ダイオードＤ３が形成される方法によりダイオードＤ１を構成することが好ましい。
【００３９】
図１８の実施例は再びＮ−ｅｐｉ層９５０を有する。ダイオードＤ２Ａ及びＤ２ＢはＰ−ウエル９７０内にＮ＋領域９７２及び９７４として形成される。Ｐ−ウエル９７０は、Ｎ埋込層９７８上に配置されるＰ埋込層９７６上に位置する。この種の構造体は通常のＢｉＣＭＯＳプロセスにおいて処理され、その結果２つの寄生バイポーラトランジスタが形成される。横形ＮＰＮトランジスタはＮ＋領域９７２及び９７４からなり、縦形ＮＰＮトランジスタは、Ｎ＋シンカー領域９８０を介してＶccに接続されるＮ埋込層９７８からなる。ダイオードＤ１の構造は図１７の実施例の構造と同様であるが、ダイオードＤ３のアノードはＰ埋込層９８２を介してＰ基板９００に接続される。
【００４０】
また、ダイオードはポリシリコン内に形成される場合もある。図１９は１つの実施例を示しており、その中でダイオードＤ１はポリシリコン層９９２内に形成され、ダイオードＤ２Ａ及びＤ２Ｂはポリシリコン層９９４内に形成され、ダイオードＤ３はポリシリコン層９９６内に形成される。ポリシリコン層９９２，９９４及び９９６はフィールド酸化物領域９９１上に配置されており、フィールド酸化物領域９９１は半導体基板９９３の上面に形成されている。Ｖinを通す金属層９９０は、フィールド酸化物領域９９１の上面に重畳するものとして示されるダイオードＤ１及びＤ２Ｂのカソード並びにＭＯＳＦＥＴのゲート（図示せず）に接触する。Ｖccは金属層９９８によりダイオードＤ２Ａ及びＤ３のカソードに加えられ、ダイオードＤ１及びＤ３のアノードはグランドに接続される。
【００４１】
図２０−２３は、それぞれ図１５−１８に示される実施例の等価回路の回路図である。文字「Ｐ」を付されたダイオードは通常の従来のＩＣプロセスに対する寄生ダイオードである。
【００４２】
図２４−３０はダイオードＤ２ＡおよびＤ２Ｂに対する種々の構造体の平面図である。いずれの場合においても、斜線の領域はＰ型であり、交差線領域はＮ＋型であり、さらに白抜きされた領域はＮ型である。しかしながら、これらの極性は逆であってもよいということは理解されたい。コンタクトは図２４−３０には示されないが、いずれの場合においてもダイオードＤ２Ａ及びＤ２Ｂのアノードとして機能するＰ型領域に電気的に接触するコンタクトが存在する。一般にそれらは「ベースコンタクト」であり、Ｎ＋領域に電気的に接触する。一般に、コンタクト並びに金属被覆ができるだけ多くの拡散部を覆い、ダイオードが周囲全体に沿って等電位なるようにする。寄生バイポーラトランジスタを含むダイオードの場合には、コンタクト及び金属短絡部の面積は、ベース抵抗を変化させ、それによりバイポーラトランジスタがスナップバックを生じる電流を制御するように減少させることができる。
【００４３】
図２４では、ダイオードＤ２Ａ及びＤ２Ｂのアノードは、重くドープされたＮ＋環状部により包囲されるＮ−ウエル或いはＮ−ｅｐｉ領域内のＰ型領域として示される。このことにより寄生ＰＮＰ動作させることができるが、Ｎ＋環状部によりキャリアを含むようになるであるあろう。図２５は類似であるが、ここではＮ＋環状部は、バイポーラ動作を意図的に抑圧するために、Ｐ型領域間にも挿入される。図２６は中間構造体であり、Ｎ＋環状部は、ある程度バイポーラ動作を抑圧するために、Ｐ型領域間に部分的に挿入される。図２７は別の類似の構造体であり、Ｎ＋環状部は、バイポーラ動作を抑圧するように、Ｐ型領域間に分割配置される。
【００４４】
図２８は円形の場合を示しており、重くドープされたＮ＋環状部が２つのアノードＰ型環状部間に挿入される。接触していない場合であっても、Ｎ＋環状部はバイポーラ動作を部分的に抑圧する。図２９は中間的な場合を示しており、Ｎ＋環状部が分割配置され、バイポーラ動作の抑圧の度合いを制限する。図３０は別の円形の場合を示しており、Ｐ型アノードが互いに向かい合い、Ｎ＋環状部の内部に配置され、それによりバイポーラ動作を増幅するが、Ｎ＋環状部内の表面付近にバイポーラの少数キャリアを含んでいる。図２４−２９では、寄生バイポーラトランジスタは横形或いは縦形（埋込層が縦形デバイスのエミッタ或いはコレクタとして機能すると仮定する）のいずれであってもよい。図３１はダイオードＤ２Ａ及びＤ２Ｂのバイポーラ動作を変更することにより得ることができる特性の変化を示すグラフである。曲線ｚ、ｙ並びにｚは、バイポーラ動作がベースコンタクト面積を拡大することにより促進されるときの寄生バイポーラの電流−電圧特性を示す。デバイスが持続電圧Ｖsusにスナップバックする電流は、バイポーラ動作が増幅されるに従って増加する。曲線ｗはベースコンタクトがない極端な場合を示しており、デバイスはブレイクダウンと同時にＶsusにスナップバックするであろう。ベースコンタクトの面積はベース抵抗を電気的に変化させる。曲線ｚにより示される場合では、コンタクトは十分に分散され、ベース抵抗は、スナップバックを生じなくても高電流に達することができるように低い値となる。曲線ｘにより示される場合では、ベース抵抗は高くなり、スナップバックを開始するために電流はほとんど必要とされない。曲線ｙで示される場合は、曲線ｘ及びｚにより示される場合の中間の状態である。曲線ｗにより示される場合には、ベースは全く接触しないか、或いは非常に抵抗性の高い経路を介してのみ接触され、漏れ電流のみでトランジスタをスナップバックさせるのに十分である。
【００４５】
上記の実施例は例示であって制限するものではない。多くの別の実施例が当業者には明らかであろう。例えば、Ｖinがグランドレベルより低いダイオード電圧降下より大きく電圧降下するようにしたい場合には、ダイオードＤ２Ａ及びＤ２Ｂと同様のダイオードを入力端子とグランドとの間に接続することができる。そのような実施例が図３２に示されており、ダイオードＤ１Ａ及びＤ１Ｂが入力端子１４とグランドとの間に接続されている。
【００４６】
【発明の効果】
以上のように、本発明に従って、逆向きに直列接続されたダイオードを用いることにより、電源電圧より高い入力電圧、或いはグランドレベルより低い入力電圧が回路に加えられる場合であっても、回路の通常の動作領域外にある所定の電圧になるまで導通しないＥＳＤ保護回路を提供することができる。
【図面の簡単な説明】
【図１】  Ａ及びＢからなり、ＡはＣＭＯＳインバータを保護するために配置される従来のＥＳＤ保護回路の回路図であり、ＢはＡに示される回路の入力及び出力電圧を示すグラフである。
【図２】一般的な回路を保護するために配置された従来のＥＳＤ保護回路の回路図である。
【図３】図２の回路に加えられる種々のＥＳＤパルスである。
【図４】図２の回路に加えられる種々のＥＳＤパルスである。
【図５】図２の回路に加えられる種々のＥＳＤパルスである。
【図６】図２の回路に加えられる種々のＥＳＤパルスである。
【図７】図２の回路に加えられる種々のＥＳＤパルスである。
【図８】Ａ乃至Ｃからなり、Ａ及びＢは図２〜図７に示される供給電圧とグランドとの間のダイオードの等価回路図（それぞれバイポーラトランジスタ及びＭＯＳＦＥＴの形式において示す）であり、ＣはＡ及びＢのダイオードを介して流れる電流を電圧の関数として示すグラフである。
【図９】入力電圧がＤＣ／ＤＣコンバータにより電源供給されるインバータにより生成されるＥＳＤ保護回路及び保護される回路の回路図をである。
【図１０】Ａ及びＢからなり、それぞれ図９に示される回路における電圧及び電流を示すグラフである。
【図１１】Ａ及びＢかからなり、Ａは保護される回路及び本発明に従ったＥＳＤ保護回路を示すブロック図であり、ＢはＡのＥＳＤ保護回路を介して流れる電流を電圧の関数として示すグラフである。
【図１２】本発明に従ったＥＳＤ保護回路の回路図である。
【図１３】図１２に示される回路の許容可能な動作条件を示すグラフである。
【図１４】Ａ及びＢかからなり、それぞれＥＳＤ保護回路に加えられる極限条件を示す回路図である。
【図１５】ダイオードがＮ−ウエル内にＰ＋領域として形成されている集積回路による実施例の断面図である。
【図１６】各ダイオードがＮ−ウエルを有するＰＮ接合部を形成するＰ＋領域として形成される集積回路による実施例の断面図である。
【図１７】ダイオードがＮ−エピタキシャル層内のＰ＋領域として形成されている集積回路による実施例の断面図である。
【図１８】ダイオードがＰ−ウエル内にＮ＋領域として形成されている集積回路による実施例の断面図である。
【図１９】ダイオードがフィールド酸化物領域を覆うポリシリコン層内に形成されている集積回路による実施例の断面図である。
【図２０】図１５に示される実施例に対する等価回路図である。
【図２１】図１６に示される実施例に対する等価回路図である。
【図２２】図１７に示される実施例に対する等価回路図である。
【図２３】図１８に示される実施例に対する等価回路図である。
【図２４】集積回路内のダイオードの種々の形状の平面図である。
【図２５】集積回路内のダイオードの種々の形状の平面図である。
【図２６】集積回路内のダイオードの種々の形状の平面図である。
【図２７】集積回路内のダイオードの種々の形状の平面図である。
【図２８】集積回路内のダイオードの種々の形状の平面図である。
【図２９】集積回路内のダイオードの種々の形状の平面図である。
【図３０】集積回路内のダイオードの種々の形状の平面図である。
【図３１】ダイオードのバイポーラ動作がそのスナップバック特性に作用するように如何に調整されるかを示すグラフである。
【図３２】信号入力端子とグランドとの間に直列に接続される第２のダイオード対を含む別の実施例の回路図である。
【図３３】図１２に示される回路の種々の動作条件に対して必要とされる構成要素の大きさを示す表である。
【符号の説明】
１０  ＥＳＤ保護回路
１２  インバータ
１４  入力端子
１６  出力端子
２０  一般的な回路
２２  回路網
４０  ＤＣ／ＤＣコンバータ
４２  ＣＭＯＳバッファ段
４４  バッテリ
６０  ＥＳＤ保護回路
９００  Ｐ−基板
９０１  フィールド酸化物領域
９０２  Ｐ−エピタキシャル層
９０３  フィールド酸化物領域
９０４  Ｎ−ウエル
９０５  フィールド酸化物領域
９０６  Ｐ＋領域
９０７  フィールド酸化物領域
９０８  Ｐ＋領域
９０９  Ｐ−フィールドドーパント（ＰＦＤ）領域
９１０  Ｎ−ウエル
９１１  Ｐ−フィールドドーパント（ＰＦＤ）領域
９１２  Ｎ＋コンタクト領域
９１４  上側金属層
９１５  Ｐ＋領域
９１６  Ｎ＋領域
９１８  金属層
９２０  金属層
９２２  金属コンタクト
９２４  金属層
９２６  Ｎ埋込層
９２８  Ｎ埋込層
９３０  Ｎ−ウエル
９３２  Ｎ−ウエル
９３４  Ｐ＋領域
９３６  Ｎ＋領域
９３８  Ｐ＋領域
９４０  Ｎ＋領域
９４２  金属層
９５０  Ｎ−エピタキシャル層
９５２  Ｐ＋領域
９５４  Ｐ＋領域
９５６  Ｎ＋シンカー領域
９５８  Ｎ埋込層
９６０  Ｐ−ウエル
９６２  Ｐ埋込層
９６４  Ｐ−ウエル
９６６  Ｎ埋込層
９７０  Ｐ−ウエル
９７２  Ｎ＋領域
９７４  Ｎ＋領域
９７６  Ｐ埋込層
９７８  Ｎ埋込層
９８０  Ｎ＋シンカー領域
９８２  Ｐ埋込層
９９０  金属層
９９１  フィールド酸化物領域
９９２  ポリシリコン層
９９３  半導体基板
９９４  ポリシリコン層
９９６  ポリシリコン層
９９８  金属層
Ｃ１  コンデンサ
Ｄ１〜Ｄ４  ダイオード
Ｄ２Ａ、Ｄ２Ｂ  ダイオード
Ｍ１〜Ｍ２  ＭＯＳＦＥＴ
Ｑ１、Ｑ２  寄生トランジスタ
Ｑ２Ａ、Ｑ２Ｂ  トランジスタ
Ｒ１  抵抗
Ｓ１  スイッチ
【図１】
0004316036.tif 000002
【図２】
0004316036.tif 000003
【図３】
0004316036.tif 000004
【図４】
0004316036.tif 000005
【図５】
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【図６】
0004316036.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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