(57)【特許請求の範囲】
【請求項１】
複数個のアクティブジャンクションが具備された半導体基板上に形成され、前記アクティブジャンクションに沿って相互に並んで配置された複数のゲート電極と、
前記ゲート電極の一側の前記アクティブジャンクション内に形成されたドレイン領域と、
前記ゲート電極の他側の前記アクティブジャンクション内に形成されたソース領域と、
前記ゲート電極とソース、ドレイン領域が具備された前記基板上に形成され、前記ドレイン領域表面が所定部分だけ露出されるように複数のコンタクトホールが具備された第１絶縁膜と、
前記コンタクトホール内に形成された第１導電性プラグと、
前記第１導電性プラグと連結されるように前記第１絶縁膜上の所定部分に形成され、入出力パッドと複数の地点で一体に連結される第１導電性ラインと、
前記第１導電性ラインとオーバーラップされないように、前記第１絶縁膜上の所定部分に形成された第２導電性ラインとを備え、
前記第１導電性ラインは、相互隣接した前記アクティブジャンクションの隣接部上側と、前記アクティブジャンクションの隣接部に対しその左右側に所定間隔離隔された任意の地点の前記アクティブジャンクション上側且つ前記ドレイン領域上側と、に沿って一体に連結された構造を有するように、前記第１絶縁膜上に形成されて、入出力パッドと複数の地点で連結されており、
前記第２導電性ラインは、前記ソース領域に連結されて、前記アクティブジャンクションの外郭部と前記ソース領域上側所定部分に沿って形成されるように、前記第１絶縁膜上に形成されており、
前記ゲート電極と前記ソース領域に連結する第２導電性ラインとはグラウンドに接続されていることを特徴とする半導体チップの静電気保護用トランジスタ。
【請求項２】
前記入出力パッドと複数の地点で一体に連結される前記第１導電性ラインは、前記ドレイン領域とそれぞれ90°の角度で連結されていることを特徴とする請求項１に記載の半導体チップの静電気保護用トランジスタ。
【請求項３】
前記第１、第２導電性ライン及び前記入出力パッドは、Al合金或いはCu合金からなることを特徴とする請求項１に記載の半導体チップの静電気保護用トランジスタ。
【請求項４】
前記第１導電性プラグは、W、Al合金、Cu合金の中の何れか１つからなることを特徴とする請求項１に記載の半導体チップの静電気保護用トランジスタ。
【請求項５】
前記第１導電性ラインと前記入出力パッドは３地点で一体に連結されていることを特徴とする請求項１に記載の半導体チップの静電気保護用トランジスタ。
【請求項６】
静電気保護用トランジスタを有する半導体チップであって、
前記静電気保護用トランジスタが、
複数個のアクティブジャンクションが具備された半導体基板上に形成され、前記アクティブジャンクションに沿って相互に並んで配置された複数のゲート電極と、
前記ゲート電極の一側の前記アクティブジャンクション内に形成されたドレイン領域と、
前記ゲート電極の他側の前記アクティブジャンクション内に形成されたソース領域と、
前記ゲート電極とソース、ドレイン領域が具備された前記基板上に形成され、前記ドレイン領域表面が所定部分だけ露出されるように複数のコンタクトホールが具備された第１絶縁膜と、
前記コンタクトホール内に形成された第１導電性プラグと、
前記第１導電性プラグと連結されるように前記第１絶縁膜上の所定部分に形成され、入出力パッドと複数の地点で一体に連結される第１導電性ラインと、
前記第１導電性ラインとオーバーラップされないように、前記第１絶縁膜上の所定部分に形成された第２導電性ラインとを備え、
前記第１導電性ラインは、相互隣接した前記アクティブジャンクションの隣接部上側と、前記アクティブジャンクションの隣接部に対しその左右側に所定間隔離隔された任意の地点の前記アクティブジャンクション上側且つ前記ドレイン領域上側と、に沿って一体に連結された構造を有するように、前記第１絶縁膜上に形成されて、入出力パッドと複数の地点で連結されており、
前記第２導電性ラインは、前記ソース領域に連結されて、前記アクティブジャンクションの外郭部と前記ソース領域上側所定部分に沿って形成されるように、前記第１絶縁膜上に形成されており、
前記ゲート電極と前記ソース領域に連結する第２導電性ラインとはグラウンドに接続されていることを特徴とする半導体チップ。
【請求項７】
前記入出力パッドと複数の地点で一体に連結される前記第１導電性ラインは、前記ドレイン領域とそれぞれ90°の角度で連結されていることを特徴とする請求項６に記載の半導体チップ。
【請求項８】
半導体チップの静電気保護用トランジスタの製造方法であって、
半導体基板内に複数個のアクティブジャンクションを形成する工程と、
前記基板上のアクティブジャンクションに沿って水平方向に相互並んで複数個のゲート電極を形成する工程と、
前記ゲート電極の一側のアクティブジャンクション内にソース領域を形成する工程と、
前記ゲート電極の他側のアクティブジャンクション内にドレイン領域を形成する工程と、
前記ゲート電極とソース、ドレイン領域が具備された半導体基板上に、前記ドレイン領域表面が所定部分だけ露出されるように複数のコンタクトホールが具備された第１絶縁膜を形成する工程と、
前記コンタクトホール内に第１導電性プラグを形成する工程と、
入出力パッドと複数の地点で一体に連結されるように、前記第１絶縁膜上の第１の所定部分に第１導電性プラグと接続される第１導電性ラインを形成する工程と、
前記ソース領域に連結し、前記第１導電性ラインとオーバーラップされないように、第１絶縁膜上の第２の所定部分に第２導電性ラインを形成する工程とを備え、
前記第１の所定部分は、相互隣接されたアクティブジャンクションの隣接部上側と、前記アクティブジャンクションの隣接部に対しその左右側に所定間隔離隔された任意の地点のアクティブジャンクション上側且つドレイン領域上側と、に該当される部分であり、
前記第２の所定部分は、アクティブジャンクションの外郭部とソース領域上側所定部分に該当される部分であることを特徴とする半導体チップの静電気保護用トランジスタの製造方法。
【請求項９】
前記入出力パッドと複数の地点で一体に連結される前記第１導電性ラインは、前記ドレイン領域とそれぞれ90°の角度で連結されることを特徴とする請求項８に記載の半導体チップの静電気保護用トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップの静電気保護用素子に係るもので、詳しくはESD(electrostatic  discharge)に強い耐性を有する半導体チップの静電気保護用トランジスタとその製造方法、及びそのトランジスタを有する半導体チップに関するものである。
【０００２】
【従来の技術】
ディープサブマイクロン(deep  submicron)時代に入ってくると、半導体素子のスケールダウン(scale  down)と共に浅い接合(shallow  junction)構造が求められるので、素子の信頼度に影響を与えるESD(electrostatic  discharge)問題が次第に表面化し、これと関連するスペックも強化されつつある。
【０００３】
このような趨勢は、いくら性能が優秀な素子でもESDテストで使用者が定めたスペックを通過しなければそのチップが無用の物になってしまうことに起因する。従って、最近の半導体チップの開発においては、ESDに強い耐性を有するチップを作る研究が絶えず行われている。
【０００４】
このため、半導体チップの製造時には、図２に示す入出力セル構造から分かるように、通常、入出力パッド100に蓄積された静電気から内部回路300を保護するために、入出力パッド100に別途のESDプロテックショントランジスタ200を形成している。
【０００５】
図３は、図２に示したESDプロテクショントランジスタのレイアウト(lay  out)構造を示す平面図である。図３に示すように、従来のESDプロテクショントランジスタは、大きく、半導体基板（図示せず）内には複数のアクティブジャンクション202が形成され、前記基板上のアクティブジャンクション202に沿って水平方向に並んで複数のゲート電極204が形成され、前記ゲート電極204の一側のアクティブジャンクション202内にソース領域（図示せず）が形成され、前記ゲート電極204の他側のアクティブジャンクション202内にドレイン領域（図示せず）が形成され、前記ゲート電極204が具備された半導体基板上に第１絶縁膜（図示せず）を介し前記入出力パッド100と一体に連結され、相互隣接されたアクティブジャンクションと所定部分だけオーバーラップされるようにアクティブジャンクションの隣接部上側とドレイン領域上側に沿って一体に連結される所定パターンの第１導電性ライン、及び、アクティブジャンクション202の外郭部とソース領域上側所定部分に沿って一体に連結される所定パターンの第２導電性ライン208がそれぞれ形成され、前記第１、第２導電性ライン206、208が具備された第１絶縁膜上に第２絶縁膜（図示せず）を介して第３導電性ライン210が形成されて、前記ソース領域とゲート電極204はグラウンドに接続され、前記ドレイン領域は前記第１導電性ライン206と共通に入出力パッド100に連結されるように構成されている。
【０００６】
このとき、第１導電性ライン206とドレイン領域は、第１絶縁膜内部のコンタクトホールh1内に充填された第１導電性プラグにより相互電気的に連結され、第２導電性ライン208と第３導電性ライン210は、第２絶縁膜内部のビアホールh2内に充填された第２導電性プラグ（例えばWプラグ）により相互電気的に連結される。
【０００７】
このようにESDプロテクショントランジスタのレイアウトを形成するのは、入出力パッド100に蓄積された静電気により内部回路300に瞬間的に過電圧が供給されて内部回路を構成する素子が破壊されることを防ぐためである。
【０００８】
【発明が解決しようとする課題】
しかし、前記構造を有するESDプロテクショントランジスタ200を適用して半導体素子を製造する場合、ESDテスト時に半導体素子の多くのピン(pin)でESD不良が発生する。
【０００９】
この問題点は大きく２つに区分され、その１つは図４Ａに示すように、入出力パッド100と連結される第１導電性ライン206の所定部分がオープンされる不良であり、又、他の１つは図４Ｂに示すように、コンタクトスパイク(contact  spike)によりジャンクションが破壊されて基板側に漏洩電流が流れる不良である。
【００１０】
この中で、前者の不良は、ESDテスト時に入出力パッド100にいきなり高い電圧が加えられて瞬間的に多量の電流が前記入出力パッド100と一体に連結された第１導電性ライン206を通じて流れることにより、前記第１導電性ライン206がこれに耐えられず解けて切れてしまうことによって発生するものであって、図４Ａには不良発生部位Iが具体的に提示されている。前記平面図では、理解を助けるために入出力パッド100と第１，第２導電性ライン206、208だけが図示されている。
【００１１】
一方、後者の不良は、ESDテスト時に入出力パッド100から最優先に影響を受ける一番目のコンタクトと最後のコンタクトとの間に瞬間的に多量の電流が集中するため、この部分に位置するコンタクトがこれに耐えられず破壊されることにより発生されるものであって、図４Ｂにはコンタクトスパイクが発生する部位IIが具体的に図示されている。この場合も、理解を助けるため前記不良発生と直接に関連される入出力パッド100と第１、第２導電性ライン206,208だけが図示されている。
【００１２】
上述のESD不良は、全てのピンに瞬間的に電圧が加えられるときにESDプロテクショントランジスタ200が役割を果たさないことにより発生するもので、このような不良が発生した場合、半導体素子が破壊され、且つ、これにより収率低下を来すので、これに対する早急な改善策が要求されている。
【００１３】
本発明の目的は、入出力パッドに直接に連結される第１導電性ラインの数を複数個確保して、前記入出力パッドと第１導電性ラインとが複数の地点で一体に連結される構造を有するようにESDプロテクショントランジスタを形成することにより、ピンに瞬間的に高い電圧が印可されるときにも多量の電流が一所（例えば図４ＡのI部分及び図４ＢのII部分）に集中する現象を防いで、ESD不良発生を未然に防止できる半導体チップの静電気保護用トランジスタとその製造方法、及びそのトランジスタを有する半導体チップを提供する。
【００１４】
【課題を解決するための手段】
このような目的を達成するために、本発明は、複数個のアクティブジャンクションが具備された半導体基板上に形成され、前記アクティブジャンクションに沿って相互に並んで配置された複数のゲート電極と、前記ゲート電極の一側の前記アクティブジャンクション内に形成されたドレイン領域と、前記ゲート電極の他側の前記アクティブジャンクション内に形成されたソース領域と、前記ゲート電極とソース、ドレイン領域が具備された前記基板上に形成され、前記ドレイン領域表面が所定部分だけ露出されるように複数のコンタクトホールが具備された第１絶縁膜と、前記コンタクトホール内に形成された第１導電性プラグと、前記第１導電性プラグと連結されるように前記第１絶縁膜上の所定部分に形成され、入出力パッドと複数の地点で一体に連結される第１導電性ラインと、前記第１導電性ラインとオーバーラップされないように、前記第１絶縁膜上の所定部分に形成された第２導電性ラインとを備え、前記第１導電性ラインは、相互隣接した前記アクティブジャンクションの隣接部上側と、前記アクティブジャンクションの隣接部に対しその左右側に所定間隔離隔された任意の地点の前記アクティブジャンクション上側且つ前記ドレイン領域上側と、に沿って一体に連結された構造を有するように、前記第１絶縁膜上に形成されて、入出力パッドと複数の地点で連結されており、前記第２導電性ラインは、前記ソース領域に連結されて、前記アクティブジャンクションの外郭部と前記ソース領域上側所定部分に沿って形成されるように、前記第１絶縁膜上に形成されており、前記ゲート電極と前記ソース領域に連結する第２導電性ラインとはグラウンドに接続されている半導体チップの静電気保護用トランジスタを提供する。
【００１５】
又、本発明は、静電気保護用トランジスタを有する半導体チップであって、前記静電気保護用トランジスタが、複数個のアクティブジャンクションが具備された半導体基板上に形成され、前記アクティブジャンクションに沿って相互に並んで配置された複数のゲート電極と、前記ゲート電極の一側の前記アクティブジャンクション内に形成されたドレイン領域と、前記ゲート電極の他側の前記アクティブジャンクション内に形成されたソース領域と、前記ゲート電極とソース、ドレイン領域が具備された前記基板上に形成され、前記ドレイン領域表面が所定部分だけ露出されるように複数のコンタクトホールが具備された第１絶縁膜と、前記コンタクトホール内に形成された第１導電性プラグと、前記第１導電性プラグと連結されるように前記第１絶縁膜上の所定部分に形成され、入出力パッドと複数の地点で一体に連結される第１導電性ラインと、前記第１導電性ラインとオーバーラップされないように、前記第１絶縁膜上の所定部分に形成された第２導電性ラインとを備え、前記第１導電性ラインは、相互隣接した前記アクティブジャンクションの隣接部上側と、前記アクティブジャンクションの隣接部に対しその左右側に所定間隔離隔された任意の地点の前記アクティブジャンクション上側且つ前記ドレイン領域上側と、に沿って一体に連結された構造を有するように、前記第１絶縁膜上に形成されて、入出力パッドと複数の地点で連結されており、前記第２導電性ラインは、前記ソース領域に連結されて、前記アクティブジャンクションの外郭部と前記ソース領域上側所定部分に沿って形成されるように、前記第１絶縁膜上に形成されており、前記ゲート電極と前記ソース領域に連結する第２導電性ラインとはグラウンドに接続されている半導体チップを提供する。
【００１６】
又、本発明は、半導体チップの静電気保護用トランジスタの製造方法であって、半導体基板内に複数個のアクティブジャンクションを形成する工程と、前記基板上のアクティブジャンクションに沿って水平方向に相互並んで複数個のゲート電極を形成する工程と、前記ゲート電極の一側のアクティブジャンクション内にソース領域を形成する工程と、前記ゲート電極の他側のアクティブジャンクション内にドレイン領域を形成する工程と、前記ゲート電極とソース、ドレイン領域が具備された半導体基板上に、前記ドレイン領域表面が所定部分だけ露出されるように複数のコンタクトホールが具備された第１絶縁膜を形成する工程と、前記コンタクトホール内に第１導電性プラグを形成する工程と、入出力パッドと複数の地点で一体に連結されるように、前記第１絶縁膜上の第１の所定部分に第１導電性プラグと接続される第１導電性ラインを形成する工程と、前記ソース領域に連結し、前記第１導電性ラインとオーバーラップされないように、第１絶縁膜上の第２の所定部分に第２導電性ラインを形成する工程とを備え、前記第１の所定部分は、相互隣接されたアクティブジャンクションの隣接部上側と、前記アクティブジャンクションの隣接部に対しその左右側に所定間隔離隔された任意の地点のアクティブジャンクション上側且つドレイン領域上側と、に該当される部分であり、前記第２の所定部分は、アクティブジャンクションの外郭部とソース領域上側所定部分に該当される部分である半導体チップの静電気保護用トランジスタの製造方法を提供する。
【００１７】
前記構造を有するように静電気保護用トランジスタを製造する場合、入出力パッドに複数の第１導電性ラインが連結されるので、ESDテスト時に電流が何れの一所に集中される現象を防ぐようになって、第１導電性ラインのオープン及びコンタクトスパイクなどのようなESD不良が発生しない。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００１９】
本実施の形態は、ESDプロテクショントランジスタの形成時に第１導電性ライン206と入出力パッド100が複数の地点で一体に連結されるようにして、基板に瞬間的に高い電圧が印可されても多量の電流が一所（例えば図４(A)のI部分及び図４(B)のII部分）に集中する現象を防止し得る技術である。
【００２０】
図１は、本実施の形態に係るESDプロテクショントランジスタのレイアウト構造を示す平面図が提示されている。
【００２１】
即ち、前記ESDプロテクショントランジスタは、大きく、半導体基板（図示せず）内に複数個のアクティブジャンクション202が形成され、前記基板上のアクティブジャンクション202に沿って水平方向に相互並んで複数個のゲート電極204が形成され、前記ゲート電極204の一側のアクティブジャンクション202内にソース領域（図示せず）が形成され、前記ゲート電極204の他側のアクティブジャンクション202内にドレイン領域（図示せず）が形成され、前記ゲート電極204とソース、ドレイン領域が具備された半導体基板上に前記ドレイン領域表面が所定部分だけ露出されるように複数のコンタクトホールh1が具備された第１絶縁膜が形成され、前記コンタクトホールh1内にはW,Al合金、Cu合金などの材質からなる第１導電性プラグ（図示せず）が形成され、前記入出力パッド100と複数の地点（例えば３つの地点）で一体に連結されるように、前記第１絶縁膜上の所定部分（例えば相互隣接されたアクティブジャンクションの隣接部上側と、前記アクティブジャンクションの隣接部に対しその左右側に所定間隔離隔された任意の地点のアクティブジャンクション上側及びドレイン領域上側に該当される部分）に第１導電性プラグと接続される第１導電性ライン206が形成され、前記第１導電性ライン206とオーバーラップされないように第１絶縁膜上の所定部分（例えばアクティブジャンクション202の外郭部とソース領域上側所定部分に該当される部分）には第２導電性ライン208が形成され、前記第１、第２導電性ライン206、208が具備された第１絶縁膜上に第２導電性ライン208の表面が所定部分だけ露出されるように複数のビアホールh2が具備された第２絶縁膜（図示せず）が形成され、前記ビアホールh2内には第２導電性プラグ（図示せず）が形成され、第１、第２導電性ライン206、208が具備された第２絶縁膜上に第２導電性プラグと接続されるように第３導電性ライン210が形成されて、前記ソース領域とゲート電極204はグラウンドに接続され、前記ドレイン領域は第１導電性ライン206と共通に入出力パッド100に連結されるよに構成されている。
【００２２】
図１においては、一例として第１導電性ライン206と入出力パッド100が連結される複数の地点が３つの地点であることとして図示されているが、前記ライン206の数は可変可能であるため、場合によっては入出力パッド100と第１導電性ラインが２地点或いは４地点で連結されるようなESDトランジスタの全体的なレイアウト構造であっても構わない。
【００２３】
このとき、入出力パッド100と複数の地点で一体に連結される第１導電性ライン206は、アクティブジャンクション202内に形成されたドレイン領域とそれぞれ90゜の角度で連結されるように形成される。
【００２４】
このような構造を有するようにESDプロテクショントランジスタをレイアウトする場合には、ESDテストときに入出力パッド100にいきなり高い電圧を加えて瞬間的に多量の電流が第１導電性ライン206に流れても、入出力パッド100に複数の第１導電性ラインが連結されていて、従来の図４ＡのI部分に集中的にかかった電流を分散させることがてきるので、この部分で導電性ラインがオープンされることが防げられる。さらに、過電流により入出力パッド100から最初に影響を受ける一番目のコンタクトと最後のコンタクトで発生されるコンタクトスパイク現象も除去できるので、漏洩電流発生により惹起される半導体素子の動作特性が低下されることを防止し得る。
【００２５】
その結果、静電気保護用トランジスタが従来の場合と比べESDに強い耐性を有するので、入出力パッド100に蓄積された静電気により内部回路300に瞬間的に過電圧が供給されても内部回路300を構成する素子が破壊されることを最小化し得る。
【００２６】
以上、実施の形態を通じて本発明を具体的に説明したが、本発明はこれに限定されるものでなく、本発明の技術的思想内で該当分野の通常の知識によりその変形及び改良が可能であることは勿論である。
【００２７】
【発明の効果】
以上説明したように、本発明は、第１導電性ラインと入出力パッドとが複数の地点で一体に連結される構造を有するようにESDプロテクショントランジスタが製造されるので、ピンに瞬間的に高い電圧が印可されても過電流がある特定部分に集中されることを防ぐことができて、第１導電性ラインのオープン及びコンタクトスパイクのような形態のESD不良が発生するすることを未然に防止し得る。
【００２８】
【図面の簡単な説明】
【図１】本実施の形態に係るESDプロテクショントランジスタのレイアウト構造を示す平面図である。
【図２】従来のESDプロテクショントランジスタが具備された半導体チップの入出力セル構造を示す概略図である。
【図３】図２に示したESDプロテクショントランジスタのレイアウト構造を示す平面図である。
【図４Ａ】  ESDテストのとき図３のトランジスタに惹起されるESD不良発生の一例を示すもので、導電性ラインのオープンが発生された場合を示す平面図である。
【図４Ｂ】  ESDテストのとき図３のトランジスタに惹起されるESD不良発生の一例を示すもので、コンタクトスパイクが発生された場合を示す平面図である。
【符号の説明】
100  入出力パッド
202  アクティブジャンクション
204  ゲート電極
206  第１導電性ライン
208  第２導電性ライン
【図１】
0004316702.tif 000002
【図２】
0004316702.tif 000003
【図３】
0004316702.tif 000004
【図４Ａ】
0004316702.tif 000005
【図４Ｂ】
0004316702.tif 000006