(57)【特許請求の範囲】
【請求項１】
シリコンエピタキシャル成長用のシリコンウェーハの表層にサンドブラスト法により歪みを与えた後、このシリコンウェーハを酸素を含む雰囲気中において熱処理することにより、このシリコンウェーハの表層に酸化誘起積層欠陥を導入した後、このシリコンウェーハの表面に鏡面研磨を施し、この後このシリコンウェーハの表面に所定厚さのエピタキシャル層を形成することにより、上記酸化誘起積層欠陥をこのエピタキシャル層に伝搬させ、このエピタキシャル層内で閉じさせたエピタキシャルシリコンウェーハの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、金属不純物をデバイス活性領域外に捕獲させるゲッタリング能を有したエピタキシャルシリコンウェーハに係り、例えば、ウェーハ表面に歪みを導入後に酸素含有雰囲気で熱処理して酸化誘起積層欠陥を形成し、その後必要に応じて鏡面研磨した後、エピタキシャル層を成膜することにより、簡単な工程で確実な金属不純物のゲッタリング能を得たエピタキシャルシリコンウェーハとその製造方法に関する。
【０００２】
【従来の技術】
現在シリコン半導体デバイスの高集積化は急速に進行しており、シリコンウェーハに要求される特性はますます厳しくなっている。高集積デバイスにおいては、デバイスが形成される、いわゆるデバイス活性領域に結晶欠陥、あるいはドーパント以外の金属不純物が含まれていると、リーク電流の増大などの電気的特性の劣化を招く。
【０００３】
従来、高集積化シリコン半導体デバイスは、ＣＺ法で育成されたＣＺ‐Ｓｉ基板が用いられてきたが、これらのＣＺ−Ｓｉ基板には過飽和の格子間酸素が約１０18ａｔｏｍｓ／ｃｍ3のオーダーで含まれており、デバイスプロセスにおいて酸素析出物や転位、積層欠陥などの結晶欠陥が誘起されることは良く知られている。
【０００４】
しかし、従来ＬＯＣＯＳ形成やＷＥＬＬ拡散層形成のために１１００〜１２００℃の高温で数時間の熱処理が行われていたため、基板表面近傍では格子間酸素の外方拡散によって表面近傍数１０μｍには結晶欠陥のないいわゆるＤＺ（Ｄｅｎｕｄｅｄ Ｚｏｎｅ）層がデバイスプロセス中に形成され、ウェーハ表面のデバイス活性領域での結晶欠陥の発生が自然に抑制されていた。
【０００５】
しかしながら、半導体デバイスの微細化に伴い、ＷＥＬＬ形成に高エネルギーイオン注入法が用いられ、デバイスプロセスが１０５０℃以下の低温で行われるようになると、上記の酸素外方拡散が充分に起こらず、表面近傍でのデバイスプロセス中におけるＤＺ層の形成が困難となってきた。このために基板の低酸素化が行われてきたが、結晶欠陥の発生を完全に抑制することは困難であった。
【０００６】
このようなことから、結晶欠陥をほぼ完全に含まないエピタキシャル層を基板上に成長させたエピタキシャルウェーハが、今日の高集積化デバイスに多く用いられている。ところが結晶の完全性が高いエピタキシャルウェーハを用いても、その後のデバイス工程におけるエピタキシャル膜の金属不純物汚染がデバイスの特性を悪化させるため、金属不純物をデバイス活性領域から離れた場所（シンク）に捕獲させるゲッタリング技術が必要となる。
【０００７】
従来のゲッタリング技術としては、デバイスプロセスにおける熱処理中に自然に誘起される酸素起因の結晶欠陥をシンクとするイントリンシックゲッタリング（ＩＧ）や、ウェーハ裏面へのサンドブラストによる裏面歪付けや、ＬＰＣＶＤによる多結晶シリコン膜の裏面コートなどに代表されるエクストリンシックゲッタリング（ＥＧ）が用いられてきた。
【０００８】
【発明が解決しようとする課題】
エピタキシャル工程においては、１０５０℃〜１２００℃の高温熱処理が施されるためにＣＺ‐Ｓｉ基板に内在する酸素析出核が縮小、消滅するために、その後のデバイスプロセスにおいて基板内に充分な結晶欠陥を誘起することが困難である。従って、デバイスプロセスの初期においてはもちろんのこと、プロセス全体にわたり金属不純物に対するＩＧ効果が低減するという新たな問題が生じた。
【０００９】
この問題を解決するために、エピタキシャル工程の前後にウェーハに熱処理を施すことにより故意に生成させた結晶欠陥をシンクとするＩＧが用いられてきた。
【００１０】
この熱処理は、基本的に酸素の外方拡散によりウェーハ表面の酸素濃度を減少させ、デバイス活性領域における酸素析出物の生成を抑制する高温熱処理（１０００〜１２００℃）、欠陥核生成のための低温熱処理（６００〜８００℃）および成長のための中温熱処理（８００〜１０００℃）から構成されており、これらの処理には多くの時間を要するため、コスト増大の問題があった。
【００１１】
また、これら結晶中の酸素起因結晶欠陥の生成、成長を制御するためには、上記熱処理方法による制御の他に、基板中の酸素濃度をＣＺ結晶引き上げ時において厳密に制御する必要がある。ＣＺ結晶成長時において、酸素濃度を厳密に制御するための技術としてＭＣＺ法などが用いられるため、コスト増大の問題があった。
【００１２】
ＥＧ処理については、サンドブラスト処理では歪みを付けた面からのパーティクル発生の問題がある。また裏面に多結晶シリコン膜を付ける方法ではコストの問題の他に、多結晶膜形成後に鏡面加工を行うため膜厚のばらつきによるフラットネスの低下が生じる問題がある。さらに、デバイス熱プロセス中において多結晶膜の再結晶化が起こり、デバイスプロセス中におけるゲッタリング能力の低下が起こるといった問題がある。
【００１３】
この発明は、従来のエピタキシャル成長前後に複雑かつ長時間を要する多段の熱処理を施す等の手段を採用することなく、簡単な工程で確実に、金属不純物をデバイス活性領域外に捕獲させるゲッタリング能を付与したエピタキシャルシリコンウェーハの提供を目的としている。
【００１４】
【課題を解決するための手段】
発明者は、エピタキシャルシリコンウェーハに金属不純物をデバイス活性領域外に捕獲させるゲッタリング能を簡単に付与できる製造方法を目的に種々検討した結果、鏡面側に酸化誘起積層欠陥（以下ＯＳＦと記す）を有するシリコンエピタキシャル成長基板ウェーハ上に、エピタキシャル層が成長するに伴い、基板表面に露呈していたＯＳＦがエピタキシャル層に伝搬し、あるエピタキシャル厚みで完全に閉じるという現象を知見した。
【００１５】
そこで発明者は、上記現象を利用すべくさらに検討を加えた結果、自ら酸化誘起積層欠陥を発生させる能力を有するエピタキシャル成長用ウェーハ、あるいはサンドブラスト法やイオン注入法などの処理を行い歪みを導入して前記能力を有するエピタキシャル成長用ウェーハに、高温熱酸化（１０００〜１２００℃）を施し、ウェーハ表層にＯＳＦを発生させ、サンドブラスト法などを施したウェーハの場合はさらに表面に鏡面加工を施し、ＯＳＦの露呈したウェーハ鏡面を形成した後、エピタキシャル層を形成することにより、ゲッタリング能を簡単に付与できることを知見し、この発明を完成した。
【００１６】
すなわち、請求項１に記載の発明は、シリコンエピタキシャル成長用のシリコンウェーハの表層にサンドブラスト法により歪みを与えた後、このシリコンウェーハを酸素を含む雰囲気中において熱処理することにより、このシリコンウェーハの表層に酸化誘起積層欠陥を導入した後、このシリコンウェーハの表面に鏡面研磨を施し、この後このシリコンウェーハの表面に所定厚さのエピタキシャル層を形成することにより、上記酸化誘起積層欠陥をこのエピタキシャル層に伝搬させ、このエピタキシャル層内で閉じさせたエピタキシャルシリコンウェーハの製造方法である。
この結果、デバイス活性層の直下にゲッタリングシンクであるＯＳＦ層を有するエピタキシャルウェーハを得ることができ、目的を達成できる。
【００１７】
【発明の実施の形態】
この発明は、鏡面側にＯＳＦを有するシリコンエピタキシャルウェーハ基板上に、エピタキシャル層が成長するに伴い、基板表面に露呈していたＯＳＦがエピタキシャル層に伝搬し、あるエピタキシャル厚で完全に閉じるという現象の発見に基づくものである。
【００１８】
ＯＳＦは（１１１）面上にある面欠陥であり、この場合、欠陥周囲の転位は表面に抜けている。図１に示すように、この転位がエピタキシャル成長に伴い、ＯＳＦ面方位に対して垂直でかつウェーハ表面に対して４５°の角をなす＜１１０＞系列の方向に転位線が延び、ＯＳＦは収縮する。この際、（１００）表面を持つウェーハでは基板表面におけるＯＳＦの長さをＤ、エピタキシャル厚をＬとしたとき、Ｌ＝１．４１Ｄのエピタキシャル厚でＯＳＦは完全に閉じる。
【００１９】
従って、ＯＳＦ形成時の酸化温度及び時間を制御することにより、基板表層に導入するＯＳＦの大きさ制御し、上記関係からＬ＝１．４１Ｄ＋Ｍの関係式より求められる厚み以上のエピタキシャル層を設けたことにより、所定のエピタキシャル厚内にデバイス活性層とゲッタリングシンクであるＯＳＦ層を作り込むことができる。
【００２０】
この発明において、サンドブラスト法などの機械的な歪みを導入して酸化誘起積層欠陥を発生させる能力を有するに至ったエピタキシャル成長用ウェーハは、熱処理後、エピタキシャル成長前に鏡面研磨を施す必要があるが、自ら酸化誘起積層欠陥を発生させる能力を有する場合やイオン注入法などの処理を行い歪みを導入して酸化誘起積層欠陥を発生させる能力を有するに至ったエピタキシャル成長用ウェーハは、特にエピタキシャル成長前に再度鏡面研磨を施す必要がない。
【００２１】
【実施例】
実施例１
試料として、直径４インチｐ型（１００）：抵抗率１７〜２３Ωｃｍ、格子間酸素濃度１１〜１５×１０17ａｔｏｍｓ／ｃｍ3、のＣＺ‐Ｓｉウェーハを用いた。これらのサンプルウェーハに、サンドブラスト処理を行い、乾燥酸素雰囲気中で１１５０℃で２時間の熱処理を行いＯＳＦを形成させた。次にウェーハ表面を鏡面加工し約３μｍ削り、ＯＳＦを表面に完全に露呈させた。さらにエピタキシャル反応炉において、１０１０℃で塩化水素ガスにより約０．５μｍエッチングした後、１０１０℃でシリコン層を約１５μｍ成長させた。
【００２２】
以上の方法により作成した試料をウェーハ断面方向、すなわちウェーハ（１００）を（１１０）方向に透過型電子顕微鏡（ＴＥＭ）試料として加工した後に観察した結果を、断面ＴＥＭ観察写真を図２、また、平面ＴＥＭ観察写真を図３に示す。図２からＯＳＦがエピタキシャル成長と共に収縮していることが確認され、さらに図１の模式図に示すごとく、ＯＳＦはエピタキシャル層の成長と共にエピタキシャル厚をＬ、ＯＳＦ直径をＤとすると、Ｌ＝１．３４Ｄの関係式により求められるエピタキシャル厚にて消滅することが分かる。
【００２３】
実施例２
上記ウェーハのゲッタリング能力を調べるために以下のような評価を行った。試料として上記方法にて作成したウェーハと、ＬＰＣＶＤ炉にて裏面に多結晶膜を約１μｍ堆積させたもの、及び何も処理をしていないウェーハの３種類のウェーハを用いて以下のような評価を行った。
【００２４】
これらのウェーハ表面を３ｐｐｍのＣｕ（ＮＯ3）2水溶液でスピンコーターにより汚染した後、図４に示すデバイスプロセスを想定した簡易熱処理を乾燥酸素雰囲気中で行い、熱処理の進行に伴うゲッタリング効果の変化を調べるためにプロセス中の図４中Ａ〜Ｃの３ポイントからウェーハをそれぞれ抜き取った。
【００２５】
次に、熱酸化膜をフッ酸で除去した後、１０００℃で２時間乾燥酸素雰囲気で酸化し約７５ｎｍのゲート酸化膜を形成し、５００ｎｍのＡｌ膜を蒸着し４５０℃で３０分間窒素雰囲気中でシンタリングを行い、ガード電極を有する１ｍｍ×１ｍｍのゲート電極を作成した。次にＭＯＳの発生ライフタイムによってゲッタリング評価を行った。
【００２６】
発生ライフタイムを測定した結果を図５に示す。この結果からこの発明の製造方法により作成したウェーハは、ＩＧ処理及び多結晶シリコン膜を堆積させたウェーハと比較してプロセス初期から最終までほぼ一定のライフタイムを示ことから、デバイス熱プロセス中において一様なゲッタリング能力を保つことが分かる。
【００２７】
【発明の効果】
この発明は、ウェーハ表面に歪みを導入後に酸素含有雰囲気で熱処理して酸化誘起積層欠陥を形成し、その後エピタキシャル層を成膜することにより、デバイス活性層直下にゲッタリングシンクを形成することが可能となった。これにより、デバイス活性層に非常に近接した位置にゲッタリング層を形成することができ、効率良くゲッタリングができる。
【００２８】
また、この発明において、ＯＳＦは一度形成すると熱プロセスにおいて安定な状態を維持するために、デバイスプロセス中においてほとんど消滅しない。このためエピタキシャル成長プロセス及びデバイスプロセス初期から全般にわたり安定してゲッタリング能力を維持することができるようになった。
【図面の簡単な説明】
【図１】ウェーハ表面におけるＯＳＦがエピタキシャル成長に伴い閉じる様子を図示する模式図である。
【図２】この発明方法にて作成したエピタキシャルシリコンウェーハ（１００）を（１１０）方向に透過型電子顕微鏡（ＴＥＭ）観察した結果を示す断面写真である。
【図３】図２のＴＥＭ試料の平面写真である。
【図４】デバイスプロセスを想定した熱シミュレーションの温度変化を示すヒートパターン図である。
【図５】ヒートパターン図の図４に示すＡ、Ｂ、Ｃの３カ所より取り出したそれぞれのウェーハの発生ライフタイムの測定結果を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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