(57)【特許請求の範囲】
【請求項１】
支持基板、埋込酸化膜及びＳＯＩ層からなるＳＯＩ基板上に形成され、所定のクロックに基づき動作するＭＯＳトランジスタを有する半導体装置の設計方法であって、
前記ＭＯＳトランジスタは、
前記ＳＯＩ層内に選択的に形成される第１の導電型の第１の半導体領域と、
前記ＳＯＩ層内に選択的に前記第１の半導体領域と独立して形成される第１の導電型の第２の半導体領域と、
前記第１及び第２の半導体領域間の前記ＳＯＩ層の領域であるボディ領域を含む第２の導電型のボディ部と、
前記ボディ領域上にゲート酸化膜を介して形成されるゲート電極と、
前記ボディ部に電気的に接続され、固定電位を受ける少なくとも１つのボディコンタクトとを備え、
(a)前記所定のクロックの動作周波数を付与するステップと、
(b)前記所定のクロックの動作周波数に基づき前記ＭＯＳトランジスタのレイアウトパターンを決定するステップとを備え、
前記ステップ(b)は、
Ｃ：前記ＭＯＳトランジスタのゲート容量（Ｆ）
Ｒ：前記少なくとも１つのボディコンタクトから前記ボディ領域に至る固定電位伝達経路の抵抗（Ω）
ｆ：前記所定のクロックの動作周波数（Ｈｚ）
としたとき、
ｆ≧５００ＭＨzの範囲において、
条件式１：Ｒ・Ｃ・ｆ＜１
を満足するように前記ＭＯＳトランジスタのレイアウトパターンを決定することを特徴とする、
半導体装置の設計方法。
【請求項２】
支持基板、埋込酸化膜及びＳＯＩ層からなるＳＯＩ基板上に形成されるＭＯＳトランジスタを有する半導体装置の設計方法であって、
前記ＭＯＳトランジスタは、
前記ＳＯＩ層内に選択的に形成される第１の導電型の第１の半導体領域と、
前記ＳＯＩ層内に選択的に前記第１の半導体領域と独立して形成される第１の導電型の第２の半導体領域と、
前記第１及び第２の半導体領域間の前記ＳＯＩ層の領域であるボディ領域を含む第２の導電型のボディ部と、
前記ボディ領域上にゲート酸化膜を介して形成されるゲート電極とを備え、前記ゲート電極は前記ボディ部に電気的に接続され、
前記ボディ部に電気的に接続され、固定電位を受ける少なくとも１つのボディコンタクトをさらに備え、
(a)前記ＭＯＳトランジスタに要求する信号伝播遅延時間を付与するステップと、
(b)前記信号伝播遅延時間に基づき前記ＭＯＳトランジスタのレイアウトパターンを決定するステップとを備え、
前記ステップ(b)は、
Ｃ：前記ＭＯＳトランジスタのゲート容量（Ｆ）
Ｒ：前記少なくとも１つのボディコンタクトから前記ボディ領域に至る固定電位伝達経路の抵抗（Ω）
ｔｄ：前記ＭＯＳトランジスタに要求する信号伝播遅延時間（ｓ）
としたとき、
ｔｄ≦５０ｐｓの範囲において、
条件式２：（Ｒ・Ｃ）／ｔｄ＜１
を満足するこように前記ＭＯＳトランジスタのレイアウトパターンを決定したことを特徴とする、
半導体装置の設計方法。
【請求項３】
請求項１記載の半導体装置の設計方法で設計された半導体装置。
【請求項４】
請求項２記載の半導体装置の設計方法で設計された半導体装置。
【請求項５】
支持基板、埋込酸化膜及びＳＯＩ層からなるＳＯＩ基板上に形成され、所定のクロックに基づき動作するＭＯＳトランジスタを有する半導体装置であって、
前記ＭＯＳトランジスタは、
前記ＳＯＩ層内に選択的に形成される第１の導電型の第１の半導体領域と、
前記ＳＯＩ層内に選択的に前記第１の半導体領域と独立して形成される第１の導電型の第２の半導体領域と、
前記第１及び第２の半導体領域間の前記ＳＯＩ層の領域であるボディ領域を含む第２の導電型のボディ部と、
前記ボディ領域上にゲート酸化膜を介して形成されるゲート電極と、
前記ボディ部に電気的に接続され、固定電位を受ける少なくとも１つのボディコンタクトとを備え、
Ｃ：前記ＭＯＳトランジスタのゲート容量（Ｆ）
Ｒ：前記少なくとも１つのボディコンタクトから前記ボディ領域に至る固定電位伝達経路の抵抗（Ω）
ｆ：前記所定のクロックの動作周波数（Ｈｚ）
としたとき、
ｆ≧５００ＭＨzの範囲において、
条件式１：Ｒ・Ｃ・ｆ＜１
を満足することを特徴とする半導体装置。
【請求項６】
支持基板、埋込酸化膜及びＳＯＩ層からなるＳＯＩ基板上に形成されるＭＯＳトランジスタを有する半導体装置であって、
前記ＭＯＳトランジスタは、
前記ＳＯＩ層内に選択的に形成される第１の導電型の第１の半導体領域と、
前記ＳＯＩ層内に選択的に前記第１の半導体領域と独立して形成される第１の導電型の第２の半導体領域と、
前記第１及び第２の半導体領域間の前記ＳＯＩ層の領域であるボディ領域を含む第２の導電型のボディ部と、
前記ボディ領域上にゲート酸化膜を介して形成されるゲート電極とを備え、前記ゲート電極は前記ボディ部に電気的に接続され、
前記ボディ部に電気的に接続され、固定電位を受ける少なくとも１つのボディコンタクトをさらに備え、
Ｃ：前記ＭＯＳトランジスタのゲート容量（Ｆ）
Ｒ：前記少なくとも１つのボディコンタクトから前記ボディ領域に至る固定電位伝達経路の抵抗（Ω）
ｔｄ：前記ＭＯＳトランジスタに要求する信号伝播遅延時間（ｓ）
としたとき、
ｔｄ≦５０ｐｓの範囲において、
条件式２：（Ｒ・Ｃ）／ｔｄ＜１
を満足することを特徴とする半導体装置。
【請求項７】
前記固定電位伝達経路の抵抗Ｒは、
Ｗ：前記ボディ領域における前記固定電位伝達経路の前記ゲート電極のゲート幅方向の長さ
Ｌ：前記ボディ領域における前記固定電位伝達経路の前記ゲート電極のゲート長方向の長さ
ｔSOI：前記ＳＯＩ層の膜厚
ρ：前記ボディ領域の比抵抗
としたとき、
Ｒ＝（ρ・Ｗ）／（Ｌ・ｔSOI）
で決定する、
請求項５あるいは請求項６記載の半導体装置。
【請求項８】
前記ボディ部は、前記ボディ領域から延びて、前記第１及び第２の半導体領域の外周部の少なくとも一部に隣接して形成される領域を含み、前記ボディ領域を除き、前記第１及び第２の半導体領域の外周部の少なくとも一部に隣接した前記ボディ部上に絶縁膜を介して形成される分離電極をさらに備え、
前記少なくとも１つのボディコンタクトは、前記分離電極を挟んで、前記第１及び第２の半導体領域と平面上対向するボディ部の領域上に形成される分離電極外ボディコンタクトを含む、
請求項７記載の半導体装置。
【請求項９】
前記ボディ領域は前記ボディコンタクトが形成可能なボディコンタクト可能領域を有し、
前記ゲート電極は前記ボディコンタクト可能領域が露出する開口部を有し、
前記少なくとも１つのボディコンタクトは、前記ボディコンタクト可能領域上に形成されるゲート電極内ボディコンタクトをさらに含む、
請求項８記載の半導体装置。
【請求項１０】
前記第１の半導体領域は複数の第１の半導体領域を含み、前記第２の半導体領域は複数の第２の半導体領域を含み、
前記ボディ部は前記複数の第１及び第２の半導体領域が離散分離されるように前記複数の第１及び第２の半導体領域間に形成される領域を含み、
前記分離電極は前記複数の第１及び第２の半導体領域を離散分離する前記ボディ部上にさらに形成される、
請求項８記載の半導体装置。
【請求項１１】
前記ボディ部は、前記第１及び第２の半導体領域のゲート幅方向で隣接し、前記ボディ領域からゲート長方向に延びて形成される領域を含み、
前記ゲート電極は、前記第１及び第２の半導体領域にゲート幅方向で隣接した前記ボディ部上を、前記ボディ領域上から前記ゲート長方向にさらに延びて形成され、
前記少なくとも１つのボディコンタクトは、前記ゲート電極を挟んで、前記第１及び第２の半導体領域と平面上対向する前記ボディ部の前記領域上に形成されるゲート電極外ボディコンタクトを含む、
請求項７記載の半導体装置。
【請求項１２】
前記ボディ領域は前記ボディコンタクトが形成可能なボディコンタクト可能領域を有し、
前記ゲート電極はボディコンタクト可能領域が露出する開口部を有し、
前記少なくとも１つのボディコンタクトは、前記ボディコンタクト可能領域上にさらに形成されるゲート電極内ボディコンタクトを含む、
請求項１１記載の半導体装置。
【請求項１３】
前記少なくとも１つのボディコンタクトは、
前記ゲート電極のゲート幅方向の一端の延長線上に位置する前記ボディ部上に形成される第１のボディコンタクトと、
前記ゲート電極のゲート幅方向の他端の延長線上にある前記ボディ部上に形成される第２のボディコンタクトとを含む、
請求項７記載の半導体装置。
【請求項１４】
前記ボディ領域は少なくとも一部が上層部に形成される第１のボディ領域と、下層部に形成される第２のボディ領域とを有し、
前記第２のボディ領域は、前記第１のボディ領域の第２の導電型の不純物濃度よりも高い第２の導電型の不純物濃度を有する、
請求項７記載の半導体装置。
【請求項１５】
前記第１の半導体領域は第１の主領域と第１の部分半導体領域とを有し、前記第２の半導体領域は第２の主領域と第２の部分半導体領域とを有し、前記第１及び第２の部分半導体領域はそれぞれ第１及び第２の半導体領域間で対向する上層部の一部領域に形成され、前記第１及び第２の部分半導体領域はそれぞれ第１及び第２の主領域より第１の導電型の不純物濃度が低く設定され、
前記第２のボディ領域は第１及び第２の部分ボディ領域を含み、
前記第１及び第２の部分ボディ領域は、前記第１及び第２の部分半導体領域の一部の下方にそれぞれ前記第１及び第２の主領域と界面を接して形成され、前記第１及び第２の部分ボディ領域を除く前記ボディ領域が前記第１のボディ領域となり、
前記第１のボディ領域は前記第１及び第２の主領域と界面を接することなく形成され、前記第１及び第２の部分半導体領域はそれぞれ前記第１及び第２の部分ボディ領域より前記ゲート電極の中心方向に所定距離延びて形成されることを特徴とする、
請求項１４記載の半導体装置。
【請求項１６】
前記第１の半導体領域は第１の主領域と第１の部分半導体領域とを有し、前記第２の半導体領域は第２の主領域と第２の部分半導体領域とを有し、前記第１及び第２の部分半導体領域はそれぞれ第１及び第２の半導体領域間で対向する一部分の領域に前記ＳＯＩ層を貫通して形成され、前記第１及び第２の部分半導体領域はそれぞれ第１及び第２の主領域より第１の導電型の不純物濃度が低く設定される、
請求項１４記載の半導体装置。
【請求項１７】
前記第１の半導体領域は第１の主領域と第１の部分半導体領域とを有し、前記第２の半導体領域は第２の主領域と第２の部分半導体領域とを有し、前記第１及び第２の部分半導体領域はそれぞれ第１及び第２の半導体領域間で対向する一部分の領域に形成され、前記第１及び第２の部分半導体領域はそれぞれ第１及び第２の主領域より第１の導電型の不純物濃度が低く設定され、
前記第２のボディ領域は、前記ボディ領域の下層部の中心領域に前記第１及び第２の主領域と界面を接することなく形成されることを特徴とする、
請求項１４記載の半導体装置。
【請求項１８】
ボディ電位を固定しないボディフローティングＭＯＳトランジスタをさらに備え、
前記ＳＯＩ層は第１の膜厚の第１の領域と前記第１の膜厚よりも薄い第２の膜厚の第２の領域とを有し、
前記ＭＯＳトランジスタは前記第１の領域上に形成され、
前記ボディフローティングＭＯＳトランジスタは前記第２の領域上に形成される、
請求項７記載の半導体装置。
【請求項１９】
請求項１あるいは請求項２記載の半導体装置の設計方法を実行させるためのプログラムが記録されている、コンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はＳＯＩ基板上に形成されたＭＯＳトランジスタを有する半導体装置に関する。
【０００２】
【従来の技術】
図２０は、本発明の背景となるフィールド分離構造を有する従来の半導体装置Ｍ９０の断面構造を示す断面斜視図である。この半導体装置は、トランジスタ素子等が作り込まれる半導体基板として、絶縁性基板の上に、膜状に形成された半導体層、すなわちＳＯＩ（semiconductor-on-insulator）層を備えたＳＯＩ基板を使用したＳＯＩ型の半導体装置として構成されている。
【０００３】
図２０に示すように、半導体装置Ｍ９０では、支持基板１と埋込酸化膜２とで構成される絶縁性基板の上にシリコン半導体層がＳＯＩ層３として形成されている。このＳＯＩ層３は、多数のＮＭＯＳトランジスタの形成領域およびＰＭＯＳトランジスタの形成領域を含んでいる。そして、これらの素子領域を互いに電気的に分離するための、平板状のフィールドシールド電極（以後、「ＦＳ電極」と略記）５が、ＳＯＩ層３の各素子領域の境界に形成されている。
【０００４】
図２０において、ＦＳ電極５は、各素子領域において活性領域を規定するように、ＳＯＩ層３上に所定の間隔を開けて平行に配設されている。そして、ＦＳ電極５はフィールドシールド絶縁層４（以後、「ＦＳ絶縁層」と略記）によって覆われ、活性領域上から平行する２つのＦＳ絶縁層４の上部に渡るようにゲート電極６が配設されている。なお、ゲート電極６と活性領域との間にはゲート酸化膜１０が形成されている。ＦＳ絶縁層は酸化物で構成され、このＦＳ絶縁層４によって、ＦＳ電極５とゲート電極６との間が、電気的に絶縁されている。
【０００５】
ＳＯＩ層３内のソース領域及びドレイン領域（図２０では図示せず）は、図示しない絶縁層に設けられたコンタクトホール７を通じて、ドレイン電極及びソース電極（図２０では図示せず）と電気的に接続されており、ゲート電極６はコンタクトホール８を通じてゲート配線（図２０では図示せず）に接続されている。
【０００６】
またコンタクトホール９を通じて、ボディコンタクト電極（図２０では図示せず）がＳＯＩ層３に接続されている。なお、図２０においては、ボディコンタクト電極に接続されるコンタクトホール９はＦＳ電極５を貫通してＳＯＩ層３に接続される構成を示したが、ＦＳ電極５の外側にあるＳＯＩ層３上にコンタクトホール９を設けるようにしている構成も一般的である。
【０００７】
半導体装置Ｍ９０では、ＦＳ電極５にＮＭＯＳ構造では０Ｖ，ＰＭＯＳ構造では電源電圧Ｖccが印加されることによって、分離領域のＳＯＩ層３が遮断状態とされ、その結果、素子領域の間の電気的な分離が実現する。
【０００８】
なお、図２０において、ボディ電位固定用のコンタクトホール９を形成せずに、ＳＯＩ層３におけるボディ部をフローティングにする構造も考えられる。
【０００９】
図２１はボディ部がフローティング状態のＳＯＩ構造のＮ型のＭＯＳトランジスタの断面構造を示す断面図である。
【００１０】
同図に示すように、支持基板１上に埋込酸化膜２が形成され、埋込酸化膜２上にＳＯＩ層３が形成される。ＳＯＩ層３内に選択的にＮ型のドレイン領域１１及びソース領域１２が形成され、ドレイン領域１１，ソース領域１２間にあるボディ領域を含むＳＯＩ層３のＰ型の領域部分がボディ部１３として規定される。
【００１１】
ドレイン領域１１，ソース領域１２間のボディ部１３上にゲート酸化膜１０を介してゲート電極６が形成される。
【００１２】
このような構成のＳＯＩ構造のＭＯＳトランジスタにおいて、ボディ部１３の電位が固定されない場合、図２２のように、ドレイン領域１１，ソース領域１２を流れる信号等の影響を受けてボディ電位ＢＶが変化し、ボディ電位ＢＶの変化に伴いＭＯＳトランジスタの動作速度ＶＣが変化する。ここで、図２２のボディ電位と動作速度との関係は時間＝０を基準とした相対値である。
【００１３】
そこで、図２０で示したボディ電位固定用のコンタクトホール９等を設けてボディ部１３を電位固定する方法が考えられる。図２３はボディ電位を固定したＭＯＳトランジスタ構造を模式的に示す説明図である。図２３に示すように、ボディ部１３はボディ端子ＰＢ１によって電位固定される。
【００１４】
また、図２４に示すように、ゲート電極６とボディ部１３とを短絡し、ボディ端子ＰＢ２によって共通の電位を与えるようにしたＤＴ（ＤynamicＴhreshold）ＭＯＳ構造にすることも考えられる。
【００１５】
【発明が解決しようとする課題】
従来のＳＯＩ構造のＭＯＳトランジスタは、図２３あるいは図２４に示すように、ボディ部１３の電位固定を行うことにより、動作速度が比較的遅い場合は動作速度を安定させることができた。
【００１６】
しかしながら、動作周波数が５００ＭＨz以上のクロックに同期して高速動作を行う場合は、各回路間における信号授受のタイミングに対する要求が非常に厳しくなり、図２３及び図２４で示す構造のＭＯＳトランジスタでも、ボディ部１３がフローティング状態の場合と同様の現象が生じてしまい、安定動作が不可能になる等、動作速度が影響を受けてしまうという問題点があった。
【００１７】
この発明は上記問題点を解決するためになされたもので、高速動作時においても動作速度が影響を受けないＳＯＩ構造のトランジスタを有する半導体装置及びその設計方法を得ることを目的とする。
【００１８】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置の設計方法は、支持基板、埋込酸化膜及びＳＯＩ層からなるＳＯＩ基板上に形成され、所定のクロックに基づき動作するＭＯＳトランジスタを有する半導体装置を設計する方法であって、前記ＭＯＳトランジスタは、前記ＳＯＩ層内に選択的に形成される第１の導電型の第１の半導体領域と、前記ＳＯＩ層内に選択的に前記第１の半導体領域と独立して形成される第１の導電型の第２の半導体領域と、前記第１及び第２の半導体領域間の前記ＳＯＩ層の領域であるボディ領域を含む第２の導電型のボディ部と、前記ボディ領域上にゲート酸化膜を介して形成されるゲート電極と、前記ボディ部に電気的に接続され、固定電位を受ける少なくとも１つのボディコンタクトとを備え、(a)前記所定のクロックの動作周波数を付与するステップと、(b)前記所定のクロックの動作周波数に基づき前記ＭＯＳトランジスタのレイアウトパターンを決定するステップとを備え、前記ステップ(b)は、Ｃ：前記ＭＯＳトランジスタのゲート容量（Ｆ）Ｒ：前記少なくとも１つのボディコンタクトから前記ボディ領域に至る固定電位伝達経路の抵抗（Ω）ｆ：前記所定のクロックの動作周波数（Ｈｚ）としたとき、ｆ≧５００ＭＨzの範囲において、条件式１：Ｒ・Ｃ・ｆ＜１を満足するように前記ＭＯＳトランジスタのレイアウトパターンを決定している。
【００１９】
この発明に係る請求項２記載の半導体装置の設計方法は、支持基板、埋込酸化膜及びＳＯＩ層からなるＳＯＩ基板上に形成されるＭＯＳトランジスタを有する半導体装置を設計する方法であって、前記ＭＯＳトランジスタは、前記ＳＯＩ層内に選択的に形成される第１の導電型の第１の半導体領域と、前記ＳＯＩ層内に選択的に前記第１の半導体領域と独立して形成される第１の導電型の第２の半導体領域と、前記第１及び第２の半導体領域間の前記ＳＯＩ層の領域であるボディ領域を含む第２の導電型のボディ部と、前記ボディ領域上にゲート酸化膜を介して形成されるゲート電極とを備え、前記ゲート電極は前記ボディ部に電気的に接続され、前記ボディ部に電気的に接続され、固定電位を受ける少なくとも１つのボディコンタクトをさらに備え、(a)前記ＭＯＳトランジスタに要求する信号伝播遅延時間を付与するステップと、(b)前記信号伝播遅延時間に基づき前記ＭＯＳトランジスタのレイアウトパターンを決定するステップとを備え、前記ステップ(b)は、Ｃ：前記ＭＯＳトランジスタのゲート容量（Ｆ）Ｒ：前記少なくとも１つのボディコンタクトから前記ボディ領域に至る固定電位伝達経路の抵抗（Ω）ｔｄ：前記ＭＯＳトランジスタに要求する信号伝播遅延時間（ｓ）としたとき、ｔｄ≦５０ｐｓの範囲において、条件式２：（Ｒ・Ｃ）／ｔｄ＜１を満足するこように前記ＭＯＳトランジスタのレイアウトパターンを決定している。
【００２０】
請求項３記載の半導体装置は、請求項１記載の半導体装置の設計方法で設計されている。
【００２１】
請求項４記載の半導体装置は、請求項２記載の半導体装置の設計方法で設計されている。
【００２２】
この発明に係る請求項５記載の半導体装置は、支持基板、埋込酸化膜及びＳＯＩ層からなるＳＯＩ基板上に形成され、所定のクロックに基づき動作するＭＯＳトランジスタを有しており、前記ＭＯＳトランジスタは、前記ＳＯＩ層内に選択的に形成される第１の導電型の第１の半導体領域と、前記ＳＯＩ層内に選択的に前記第１の半導体領域と独立して形成される第１の導電型の第２の半導体領域と、前記第１及び第２の半導体領域間の前記ＳＯＩ層の領域であるボディ領域を含む第２の導電型のボディ部と、前記ボディ領域上にゲート酸化膜を介して形成されるゲート電極と、前記ボディ部に電気的に接続され、固定電位を受ける少なくとも１つのボディコンタクトとを備え、Ｃ：前記ＭＯＳトランジスタのゲート容量（Ｆ）Ｒ：前記少なくとも１つのボディコンタクトから前記ボディ領域に至る固定電位伝達経路の抵抗（Ω）ｆ：前記所定のクロックの動作周波数（Ｈｚ）としたとき、ｆ≧５００ＭＨzの範囲において、条件式１：Ｒ・Ｃ・ｆ＜１を満足している。
【００２３】
この発明に係る請求項６記載の半導体装置は、支持基板、埋込酸化膜及びＳＯＩ層からなるＳＯＩ基板上に形成されるＭＯＳトランジスタを有しており、前記ＭＯＳトランジスタは、前記ＳＯＩ層内に選択的に形成される第１の導電型の第１の半導体領域と、前記ＳＯＩ層内に選択的に前記第１の半導体領域と独立して形成される第１の導電型の第２の半導体領域と、前記第１及び第２の半導体領域間の前記ＳＯＩ層の領域であるボディ領域を含む第２の導電型のボディ部と、前記ボディ領域上にゲート酸化膜を介して形成されるゲート電極とを備え、前記ゲート電極は前記ボディ部に電気的に接続され、前記ボディ部に電気的に接続され、固定電位を受ける少なくとも１つのボディコンタクトをさらに備え、Ｃ：前記ＭＯＳトランジスタのゲート容量（Ｆ）Ｒ：前記少なくとも１つのボディコンタクトから前記ボディ領域に至る固定電位伝達経路の抵抗（Ω）ｔｄ：前記ＭＯＳトランジスタに要求する信号伝播遅延時間（ｓ）としたとき、ｔｄ≦５０ｐｓの範囲において、条件式２：（Ｒ・Ｃ）／ｔｄ＜１を満足している。
【００２４】
請求項７記載の半導体装置において、前記固定電位伝達経路の抵抗Ｒは、Ｗ：前記ボディ領域における前記固定電位伝達経路の前記ゲート電極のゲート幅方向の長さＬ：前記ボディ領域における前記固定電位伝達経路の前記ゲート電極のゲート長方向の長さ、ｔSOI：前記ＳＯＩ層の膜厚、ρ：前記ボディ領域の比抵抗としたとき、｛Ｒ＝（ρ・Ｗ）／（Ｌ・ｔSOI）｝で決定する。
【００２５】
請求項８記載の半導体装置において、前記ボディ部は、前記ボディ領域から延びて、前記第１及び第２の半導体領域の外周部の少なくとも一部に隣接して形成される領域を含み、前記ボディ領域を除き、前記第１及び第２の半導体領域の外周部の少なくとも一部に隣接した前記ボディ部上に絶縁膜を介して形成される分離電極をさらに備え、前記少なくとも１つのボディコンタクトは、前記分離電極を挟んで、前記第１及び第２の半導体領域と平面上対向するボディ部の領域上に形成される分離電極外ボディコンタクトを含んでいる。
【００２６】
請求項９記載の半導体装置において、前記ボディ領域は前記ボディコンタクトが形成可能なボディコンタクト可能領域を有し、前記ゲート電極は前記ボディコンタクト可能領域が露出する開口部を有し、前記少なくとも１つのボディコンタクトは、前記ボディコンタクト可能領域上に形成されるゲート電極内ボディコンタクトをさらに含んでいる。
【００２７】
請求項１０記載の半導体装置において、前記第１の半導体領域は複数の第１の半導体領域を含み、前記第２の半導体領域は複数の第２の半導体領域を含み、前記ボディ部は前記複数の第１及び第２の半導体領域が離散分離されるように前記複数の第１及び第２の半導体領域間に形成される領域を含み、前記分離電極は前記複数の第１及び第２の半導体領域を離散分離する前記ボディ部上にさらに形成されている。
【００２８】
請求項１１記載の半導体装置において、前記ボディ部は、前記第１及び第２の半導体領域のゲート幅方向で隣接し、前記ボディ領域からゲート長方向に延びて形成される領域を含み、前記ゲート電極は、前記第１及び第２の半導体領域にゲート幅方向で隣接した前記ボディ部上を、前記ボディ領域上から前記ゲート長方向にさらに延びて形成され、前記少なくとも１つのボディコンタクトは、前記ゲート電極を挟んで、前記第１及び第２の半導体領域のと平面上対向する前記ボディ部の領域上に形成されるゲート電極外ボディコンタクトを含んでいる。
【００２９】
請求項１２記載の半導体装置において、前記ボディ領域は前記ボディコンタクトが形成可能なボディコンタクト可能領域を有し、前記ゲート電極はボディコンタクト可能領域が露出する開口部を有し、前記少なくとも１つのボディコンタクトは、前記ボディコンタクト可能領域上にさらに形成されるゲート電極内ボディコンタクトを含んでいる。
【００３０】
請求項１３記載の半導体装置において、前記少なくとも１つのボディコンタクトは、前記ゲート電極のゲート幅方向の一端の延長線上に位置する前記ボディ部上に形成される第１のボディコンタクトと、前記ゲート電極のゲート幅方向の他端の延長線上にある前記ボディ部上に形成される第２のボディコンタクトとを含んでいる。
【００３１】
請求項１４記載の半導体装置において、前記ボディ領域は少なくとも一部が上層部に形成される第１のボディ領域と、下層部に形成される第２のボディ領域とを有し、前記第２のボディ領域は、前記第１のボディ領域の第２の導電型の不純物濃度よりも高い第２の導電型の不純物濃度を有している。
【００３２】
請求項１５記載の半導体装置において、前記第１の半導体領域は第１の主領域と第１の部分半導体領域とを有し、前記第２の半導体領域は第２の主領域と第２の部分半導体領域とを有し、前記第１及び第２の部分半導体領域はそれぞれ第１及び第２の半導体領域間で対向する上層部の一部領域に形成され、前記第１及び第２の部分半導体領域はそれぞれ第１及び第２の主領域より第１の導電型の不純物濃度が低く設定され、前記第２のボディ領域は第１及び第２の部分ボディ領域を含み、前記第１及び第２の部分ボディ領域は、前記第１及び第２の部分半導体領域の一部の下方にそれぞれ前記第１及び第２の主領域と界面を接して形成され、前記第１及び第２の部分ボディ領域を除く前記ボディ領域が前記第１のボディ領域となり、前記第１のボディ領域は前記第１及び第２の主領域と界面を接することなく形成され、前記第１及び第２の部分半導体領域はそれぞれ前記第１及び第２の部分ボディ領域より前記ゲート電極の中心方向に所定距離延びて形成されている。
【００３３】
請求項１６記載の半導体装置において、前記第１の半導体領域は第１の主領域と第１の部分半導体領域とを有し、前記第２の半導体領域は第２の主領域と第２の部分半導体領域とを有し、前記第１及び第２の部分半導体領域はそれぞれ第１及び第２の半導体領域間で対向する一部分の領域に前記ＳＯＩ層を貫通して形成され、前記第１及び第２の部分半導体領域はそれぞれ第１及び第２の主領域より第１の導電型の不純物濃度が低く設定されている。
【００３４】
請求項１７記載の半導体装置において、前記第１の半導体領域は第１の主領域と第１の部分半導体領域とを有し、前記第２の半導体領域は第２の主領域と第２の部分半導体領域とを有し、前記第１及び第２の部分半導体領域はそれぞれ第１及び第２の半導体領域間で対向する一部分の領域に形成され、前記第１及び第２の半導体領域はそれぞれ第１及び第２の主領域より第１の導電型の不純物濃度が低く設定され、前記第２のボディ領域は、前記ボディ領域の下層部の中心領域に前記第１及び第２の主領域と界面を接することなく形成されている。
【００３５】
請求項１８記載の半導体装置において、ボディ電位を固定しないボディフローティングＭＯＳトランジスタをさらに備え、前記ＳＯＩ層は第１の膜厚の第１の領域と前記第１の膜厚よりも薄い第２の膜厚の第２の領域とを有し、前記ＭＯＳトランジスタは前記第１の領域上に形成され、前記ボディフローティングＭＯＳトランジスタは前記第２の領域上に形成されている。
【００３６】
この発明における請求項１９記載の記録媒体は、請求項１あるいは請求項２記載の半導体装置の設計方法を実行させるためのプログラムが記録されている。
【００３７】
【発明の実施の形態】
＜実施の形態１＞
図１はこの発明の実施の形態１である半導体装置の設計方法で設計された、ＦＳ分離によるＳＯＩ構造のＮＭＯＳトランジスタの平面構成を示す平面図である。また、図２は図１のＡ−Ａ断面を示す断面図である。これらの図に示すように、Ｎ型のドレイン領域１１，ソース領域１２の周辺隣接領域にあるボディ部１３上にＦＳ絶縁層４を介してＦＳ電極５が形成される。ここで、ボディ部１３はドレイン領域１１，ソース領域１２間のボディ領域１４とボディ領域１４から延びて形成されるＰ型の領域を意味する。
【００３８】
ボディ領域１４上及びＦＳ電極５の一部上にゲート電極６が形成される。ゲート電極６はボディ領域１４上においてはゲート酸化膜１０を介して形成され、ＦＳ電極５の一部上においてはＦＳ絶縁層４を介して形成される。また、図１及び図２では図示していないが、ボディコンタクトはＦＳ電極５に対して平面上外周に位置するボディ部１３上に形成される。
【００３９】
このような構造によって、ドレイン領域１１，ソース領域１２及びゲート長Ｌ，ゲート幅Ｗのゲート電極６からなるＭＯＳトランジスタが形成される。
【００４０】
このような構造のＦＳ分離によるＭＯＳトランジスタは、ＦＳ電極５による分離機能が働いている期間は、ボディ領域１４を除くドレイン領域１１，ソース領域１２の外周部のボディ部１３からボディ電位がドレイン領域１１，ソース領域１２に直接伝達されることはない。
【００４１】
このような構造のＭＯＳトランジスタにおいて、ゲート酸化膜厚ｔOX、ゲート長Ｌ及びゲート幅Ｗのゲート容量Ｃは下記に示す式１で決定する。
【００４２】
【数１】
0004278202.tif 000002
【００４３】
一方、ボディコンタクト１６からボディ領域１４に至る固定電位伝達経路の抵抗に相当するボディ部１３のボディ抵抗Ｒは、実質的にはゲート電極６下のＡ−Ａ方向におけるボディ領域１４の抵抗によって決定する。なぜなら、ボディ部１３のボディ領域１４以外の領域はゲート長Ｌに比べて十分大きい幅の固定電位伝達経路となっているため、その抵抗はボディ領域１４の抵抗に比べて無視できるレベルであるからである。
【００４４】
したがって、ε0：真空の誘電率、Ｋ0：ゲート酸化膜１０の比誘電率、ρ：ボディ領域１４の比抵抗、ｔSOI：ＳＯＩ層３の膜厚ｔSOIとすると、下記に示す式２でボディ抵抗Ｒは決定する。
【００４５】
【数２】
0004278202.tif 000003
【００４６】
ただし、正確に言えば、式２におけるゲート長Ｌはボディ領域１４における固定電位伝達経路のゲート電極６のゲート長方向の長さ、式２におけるゲート幅Ｗはボディ領域１４にける固定電位伝達経路のゲート電極６のゲート幅方向の長さとなる。ここでは、ボディ領域１４における固定電位伝達経路のゲート幅方向の長さはゲート電極６のゲート幅Ｗとほぼ等しく、ゲート長方向の長さはゲート電極６のゲート長Ｌとほぼ等しい場合を想定して式２を決定している。
【００４７】
式１、式２で決定するゲート容量Ｃ（Ｆ）、ボディ抵抗Ｒ（Ω）を有するＭＯＳトランジスタが動作するクロックの動作周波数ｆ（Ｈz）に基づくシミュレーション結果によって、クロックの動作周波数ｆが５００ＭＨz以上の高速動作が要求される場合でも下記の式３に示す条件を満足すれば、ＭＯＳトランジスタが安定に動作することを見いだした。
【００４８】
【数３】
0004278202.tif 000004
【００４９】
式３に式１，式２を適用することにより、式３は下記の式４に変形することができる。
【００５０】
【数４】
0004278202.tif 000005
【００５１】
したがって、クロックの動作周波数ｆが決定している時、式４を満足するゲート幅Ｗ、ゲート酸化膜厚ｔOX及びＳＯＩ層膜厚ｔSOIを有するＳＯＩ構造のＭＯＳトランジスタから構成される回路は高速動作時においても安定動作が可能となる。
【００５２】
例えば、ρ＝０．０８（Ω・ｃｍ）、Ｋ0＝３．９、ε0＝８．８６×１０-14（Ｆ／ｃｍ）、ｆ＝１０（ＧＨz）のとき、下記の式５に示す条件をゲート幅Ｗ、ゲート酸化膜厚ｔOX及びＳＯＩ層膜厚ｔSOIが満足すればよい。
【００５３】
【数５】
0004278202.tif 000006
【００５４】
このとき、ゲート酸化膜厚ｔOX＝０．００７（μｍ）、ＳＯＩ層膜厚ｔSOI＝０．１（μｍ）とすると、｛Ｗ2＜２．５２｝、すなわち、｛Ｗ＜１．５９（μｍ）｝となる制約条件１を満足すればよい。
【００５５】
ただし、図３に示すようにゲート幅Ｗ方向におけるゲート電極６の両側のボディ部１３上にそれぞれボディコンタクト１６Ａ，１６Ｂを設けた場合、ボディコンタクト１６Ａ側とボディコンタクト１６Ｂ側とでボディ領域１４における固定電位伝達経路が２分割されるため、ゲート幅Ｗ／２の２つのボディ領域それぞれにおいて式１〜式４を適用することができる。したがって、｛（Ｗ／２）＜１．５９（μｍ）｝となる制約条件２を満足すればよく、最大許容のゲート幅Ｗを制約条件１の場合の２倍にすることができる。
【００５６】
図４はこの発明の実施の形態１である半導体装置の設計方法の処理手順を示すフローチャートである。
【００５７】
同図を参照して、まずステップＳ１で、クロックの動作周波数ｆ（≧５００ＭＨz）を設定する。そして、ステップＳ２で、ゲート酸化膜厚ｔOX及びＳＯＩ層膜厚ｔSOI等のゲート幅Ｗ以外のパラメータを決定する。
【００５８】
続いて、ステップＳ３で、式４を適用してＲ・Ｃ・ｆ＜１を満足する最大許容ゲート幅ＷMAXを求める。
【００５９】
そして、ステップＳ４で、最大許容ゲート幅ＷMAXを満足したＭＯＳトランジスタを含むレイアウトパターンを生成して半導体装置を設計する。
【００６０】
このように、実施の形態１の半導体装置の設計方法は、｛Ｒ・Ｃ・ｆ＜１｝を利用して装置設計を行っているため、設計者は、試行錯誤によらず、客観的認識のみに基づいて、装置が動作すべき周波数に対して確実に安定動作させることのできる半導体装置を常に得ることができる。すなわち、｛Ｒ・Ｃ・ｆ＜１｝によって、所定の周波数に対して安定動作が可能な最大許容ゲート幅ＷMAXを正確に認識することができるという効果を奏する。
【００６１】
なお、図４で示したフローチャートではゲート幅Ｗを最終的な許容値（最大許容ゲート幅ＷMAX）を求めるパラメータにしたが、｛Ｒ・Ｃ・ｆ＜１｝を満足するパラメータであれば、いずれも許容値を求めるパラメータにすることができ、さらに、２つ以上のパラメータの組み合わせの許容値等にも適用できるのは勿論である。
【００６２】
図５は、実施の形態１の半導体装置の設計方法を自動的に実行するレイアウトパターン生成装置を示すブロック図である。同図に示すように、レイアウトパターン生成装置１００は回路データＤ１及び設定用パラメータＤ２を受ける。なお、設定用パラメータＤ２は、クロックの動作周波数ｆと、ゲート酸化膜厚ｔOX及びＳＯＩ層膜厚ｔSOI等のゲート幅Ｗ以外のパラメータとを意味する。
【００６３】
レイアウトパターン生成装置１００は、内部の記録媒体１０１に記録されたレイアウトパターン生成プログラムを実行可能なコンピュータとしての機能を有している。レイアウトパターン生成プログラムは、実施の形態１の場合、図４のステップＳ１，Ｓ２と同様に設定すべきクロックの動作周波数ｆ，ゲート幅Ｗ以外のパラメータを付与するステップと、図４のステップＳ３及びＳ４と同じ処理を行うステップとを記録したプログラムとなる。
【００６４】
したがって、レイアウトパターン生成装置１００は、付与された回路データＤ１及び設定用パラメータＤ２に基づき、｛Ｒ・Ｃ・ｆ＜１｝を満足するＭＯＳトランジスタを含むレイアウトパターンデータＤ３を自動生成することができる。なお、記録媒体１０１としては例えば、フロッピーディスク，ＣＤ−ＲＯＭ、ハードディスク等が考えられる。
【００６５】
なお、実施の形態１ではＦＳ分離構造のＭＯＳトランジスタの設計方法について説明したが、図６に示すようなＨ型ゲート構造の設計方法にも適用することができる。Ｈゲート電極２６の左右の“Ｉ”によって、ドレイン領域１１及びソース領域１２にゲート幅Ｗ方向に隣接して形成されるボディ部２３とドレイン領域１１及びソース領域１２とを電気的に分離し、中央の“−”が本来のＭＯＳトランジスタのゲート電極として機能する。
【００６６】
したがって、Ｈゲート電極２６を介してドレイン領域１１及びソース領域１２と対向する位置のボディ部２３上にボディコンタクト１６を形成した場合でも、ボディコンタクト１６から得られるボディ電位がドレイン領域１１，ソース領域１２に直接伝達されることはない。
【００６７】
このように、実施の形態１のＳＯＩ構造のＭＯＳトランジスタは、ボディ電位固定に際し、ゲート幅Ｗ、ゲート酸化膜厚ｔOX及びＳＯＩ層膜厚ｔSOIが式３（式４）を満足するように設計しているため、高速動作時においても動作速度が変動しない安定動作が可能な半導体装置を得ることができる。
【００６８】
この際、式３を満足する範囲で最大のゲート幅Ｗを設定することより、安定した動作が可能な範囲で最高の速度で動作するＳＯＩ構造のＭＯＳトランジスタを得ることができる。
【００６９】
なお、式３のクロックの動作周波数ｆとは、実施の形態１のＳＯＩ構造のＭＯＳトランジスタがＣＰＵ，ＤＳＰ，通信用チップ等の同期型ロジック回路に用いられる場合は動作周波数，クロック周波数、発振周波数等を意味し、ＤＲＡＭ，ＳＲＡＭ等の半導体記憶装置に用いられる場合は動作周波数、クロック周波数、アクセス時間の逆数等を意味する。
【００７０】
＜実施の形態２＞
実施の形態１と同様にして、式１、式２で決定するゲート容量Ｃ（Ｆ）、ボディ抵抗Ｒ（Ω）を有するＤＴＭＯＳトランジスタ１単位に要求する信号伝播遅延時間ｔpd（ｓ）に基づくシミュレーション結果によって、信号伝播遅延時間ｔpdが５０ｐｓ以下の高速動作時においても下記の式６に示す条件を満足すれば、ＤＴＭＯＳトランジスタが安定に動作することを見いだした。
【００７１】
【数６】
0004278202.tif 000007
【００７２】
例えば、ρ＝０．０８（Ω・ｃｍ）、Ｋ0＝３．９、ε0＝８．８６×１０-14（Ｆ／ｃｍ）、ｔpd＝５０（ｐｓ）のとき、下記の式７に示す条件をゲート幅Ｗ、ゲート酸化膜厚ｔOX及びＳＯＩ層膜厚ｔSOIが満足すればよい。
【００７３】
【数７】
0004278202.tif 000008
【００７４】
このとき、ゲート酸化膜厚ｔOX＝０．００７（μｍ）、ＳＯＩ層膜厚ｔSOI＝０．１（μｍ）とすると、｛Ｗ2＜１．２６｝、すなわち、｛Ｗ＜１．１２（μｍ）｝となる制約条件３を満足すればよい。
【００７５】
ただし、ボディ部のゲート幅Ｗ方向におけるゲート電極の両側のボディ部でゲート電極とボディ部とを短絡させた場合、実施の形態１と同様、ボディ領域１４における固定電位伝達経路は２分割されるため、｛（Ｗ／２）＜１．１２（μｍ）｝となる制約条件４を満足すればよく、最大許容のゲート幅Ｗを制約条件３の場合の２倍にすることができる。
【００７６】
なお、実施の形態２のＤＴＭＯＳはゲート電極６とボディ部を短絡する以外は図１及び図２で示したものと同様の構造を呈しており、図６に示すようなＨ型ゲート構造にも適用することができる。
【００７７】
図７は実施の形態２の半導体装置の設計方法の処理手順を示すフローチャートである。
【００７８】
同図を参照して、まずステップＳ１１で、ＤＴＭＯＳトランジスタ１単位に要求する信号伝播遅延時間ｔpd（≦５０ｐｓ）を設定する。そして、ステップＳ１２で、ゲート酸化膜厚ｔOX及びＳＯＩ層膜厚ｔSOI等のゲート幅Ｗ以外のパラメータを決定する。
【００７９】
続いて、ステップＳ１３で、式７を適用して（Ｒ・Ｃ）／ｔpd＜１を満足する最大許容ゲート幅ＷMAXを求める。
【００８０】
そして、ステップＳ１４で、最大許容ゲート幅ＷMAXを満足したＤＴＭＯＳトランジスタを含むレイアウトパターンを生成して半導体装置を設計する。
【００８１】
このように、実施の形態２の半導体装置の設計方法は、｛（Ｒ・Ｃ）／ｔpd＜１｝を利用して装置設計を行っているため、設計者は、試行錯誤によらず、客観的認識のみに基づいて、要求される信号伝播遅延時間に対して確実に安定動作させることのできる半導体装置を常に得ることができる。すなわち、｛（Ｒ・Ｃ）／ｔpd＜１｝によって、所定の信号伝播遅延時間に対して安定動作が可能な最大許容ゲート幅ＷMAXを正確に認識することができるという効果を奏する。
【００８２】
このように、実施の形態２のＳＯＩ構造のＤＴＭＯＳトランジスタは、ボディ電位固定に際し、ゲート幅Ｗ、ゲート酸化膜厚ｔOX及びＳＯＩ層膜厚ｔSOIが式６（式７）を満足するように設計しているため、高速動作時においても動作速度が変動しない安定動作が可能な半導体装置を得ることができる。
【００８３】
なお、図７で示したフローチャートではゲート幅Ｗを最終的な許容値（最大許容ゲート幅ＷMAX）を求めるパラメータにしたが、｛Ｒ・Ｃ・ｆ＜１｝を満足するパラメータであれば、いずれも許容値を求めるパラメータにすることができ、さらに、２つ以上のパラメータの組み合わせの許容値等にも適用できるのは勿論である。
【００８４】
この際、式６を満足する範囲で最大のゲート幅Ｗを設定することより、要求される信号伝播遅延時間ｔpdが５０ｐｓ以下の高速動作時にも安定した動作が可能な範囲で最高の速度で動作するＳＯＩ構造のＤＴＭＯＳトランジスタを得ることができる。
【００８５】
実施の形態２においても、実施の形態１と同様、図５で示すレイアウトパターン生成装置によるレイアウトパターンデータＤ３の自動生成が可能である。ただし、実施の形態２における設定用パラメータＤ２は、信号伝播遅延時間ｔpdと、ゲート酸化膜厚ｔOX及びＳＯＩ層膜厚ｔSOI等のゲート幅Ｗ以外のパラメータとを意味する。
【００８６】
実施の形態２において記録媒体１０１に記録されるレイアウトパターン生成プログラムは、図６のステップＳ１１，Ｓ１２と同様に設定すべき信号伝播遅延時間ｔpd，ゲート幅Ｗ以外のパラメータを付与するステップと、図７のステップＳ１３及びＳ１４と同じステップとを記録したプログラムとなる。
【００８７】
したがって、レイアウトパターン生成装置１００は、付与された回路データＤ１及び設定用パラメータＤ２に基づき、｛（Ｒ・Ｃ）／ｔpd＜１｝を満足するＤＴＭＯＳトランジスタを含むレイアウトパターンデータＤ３を自動生成することができる。
【００８８】
＜実施の形態３＞
実施の形態１及び実施の形態２それぞれにおいて、ボディ電位を固定して安定動作が可能なＳＯＩ構造の（ＤＴ）ＭＯＳトランジスタにおけるゲート幅Ｗ、ゲート酸化膜厚ｔOX及びＳＯＩ層膜厚ｔSOIの制約条件を示したが、ゲート幅Ｗをより大きく設定可能にするため、式３あるいは式６の他のパラメータの改善を図り、構造的な工夫を加えたのが実施の形態３以降の実施の形態である。
【００８９】
図８及び図９はそれぞれこの発明の実施の形態３であるＳＯＩ構造のＭＯＳトランジスタの断面構造を示す断面図である。なお、図８は図１で示した平面構造のＡ−Ａ断面に相当し、図９はＢ−Ｂ断面に相当する。
【００９０】
図９に示すように、ＳＯＩ層３を貫通してドレイン領域１１及びソース領域１２が選択的に形成される。そして、ドレイン領域１１，ソース領域１２間上にゲート酸化膜１０を介してゲート電極６が形成され、ゲート電極６の側面にサイドウォール１５が形成される。
【００９１】
ドレイン領域１１において、サイドウォール１５下方に位置しＳＯＩ層３の上部に形成される部分ドレイン領域１１ＡのＮ型不純物濃度（Ｎ-）は低濃度に、それ以外の領域のＮ型不純物濃度（Ｎ+）は高濃度に設定されている。同様に、ソース領域１２において、サイドウォール１５下方に位置しＳＯＩ層３の上部に形成される部分ソース領域１２ＡのＮ型不純物濃度（Ｎ-）は低濃度であり、それ以外の領域のＮ型不純物濃度（Ｎ+）は高濃度に設定されている。
【００９２】
一方、ゲート電極６下方のＳＯＩ層３において、上層部のボディ領域１４ＡのＰ型不純物濃度（Ｐ-）は低濃度に設定され、下層部のボディ領域１４ＢのＰ型不純物濃度（Ｐ0）はボディ領域１４Ａより高濃度に設定される。
【００９３】
このように、サイドウォール１５下方に位置しＳＯＩ層３の下層領域に形成されるボディ領域１４Ｂの不純物濃度を、ボディ領域１４Ａの不純物濃度（通常のボディ領域１４に用いる不純物濃度）より高く設定することにより、式２のボディ部１３の比抵抗ρを低下させることができる。
【００９４】
図１０のグラフに示すように、ボディ領域１４Ａの不純物濃度の１０倍の不純物濃度でボディ領域１４Ｂを形成すれば、ボディ領域１４Ｂの比抵抗はボディ領域１４Ａの１／１０となる。この際、ボディ部１３の比抵抗は、ボディ領域１４Ａの比抵抗は無視できるためボディ領域１４Ｂの比抵抗ρp0で決定する。ただし、ＳＯＩ層膜厚ｔSOIに置き換えて、ボディ領域１４Ｂの膜厚ｔp0を採用する必要がある。
【００９５】
したがって、実施の形態１の式５は下記の式８に変形することができる。
【００９６】
【数８】
0004278202.tif 000009
【００９７】
例えば、ボディ領域１４Ｂの比抵抗ρp0＝０．００８（Ω・ｃｍ）、ボディ領域１４Ｂの膜厚ｔp0＝０．０２（μｍ）で、他の条件が実施の形態１と同様、Ｋ0＝３．９、ε0＝８．８６×１０-14（Ｆ／ｃｍ）、ｆ＝１０（ＧＨz）、ゲート酸化膜厚ｔOX＝０．００７（μｍ）の場合、｛Ｗ2＜５．０｝、すなわち、｛Ｗ＜２．２３（μｍ）｝となる制約条件５を満足すればよい。
【００９８】
制約条件１と制約条件５との比較から、実施の形態３の構造は実施の形態１の構造に比べて、最大実現可能なゲート幅Ｗを１．４倍程度広く形成できることがわかる。
【００９９】
なお、ボディ領域１４Ａの膜厚ｔCH（ボディ領域１４Ｂの表面の形成深さ）は、ＭＯＳトランジスタのチャネル濃度（ボディ領域１４Ａの濃度）で決まる最大空乏層幅Ｘdmaxより大きくすれば、ＭＯＳトランジスタの電流特性に影響を与えることはない。
【０１００】
したがって、ｔCH＞Ｘdmaxを満足するようにボディ領域１４Ａを形成すればよい。なお、Ｋs：シリコンの比誘電率、ＮA：ボディ領域１４Ａの不純物濃度、φs（inv）：チャネル形成時のエネルギーポテンシャルとすると、最大空乏層幅Ｘdmaxは下記の式９で決定する。
【０１０１】
【数９】
0004278202.tif 000010
【０１０２】
実施の形態３の構造を実施の形態２のＤＴＭＯＳを構造に適用した場合、実施の形態２の式７は下記の数Ｇ１０に変形することができ、実施の形態１に適用した場合と同様に、最大実現可能なゲート幅Ｗを広くすることができる。
【０１０３】
【数１０】
0004278202.tif 000011
【０１０４】
図８及び図９で示した実施の形態３の構造の製造方法について述べる。まず、ＦＳ絶縁層４、ＦＳ電極５及びゲート電極６形成前の段階において、ＳＯＩ層３の下層部にＰ型不純物を注入し、不純物濃度がＰ0半導体領域を形成する。その後、既存の方法でＦＳ絶縁層４、ＦＳ電極５、ゲート電極６、ドレイン領域１１、ソース領域１２及びサイドウォール１５を形成することにより実施の形態３の構造を得る。
【０１０５】
なお、Ｐ型不純物の注入時にＳＯＩ層３の下層部に形成された不純物濃度Ｐ0の半導体領域は、ＳＯＩ層３を貫通するドレイン領域１１及びソース領域１２の形成時に、ドレイン領域１１，ソース領域１２以外の領域のみ残存し、残存した領域がボディ領域１４Ｂとなる。
【０１０６】
＜実施の形態４＞
図１１はこの発明の実施の形態４であるＳＯＩ構造のＭＯＳトランジスタの断面構造を示す断面図である。なお、図１１は図１で示した平面構造のＢ−Ｂ断面に相当する。
【０１０７】
図１１に示すように、ゲート電極６の側面にサイドウォール１５が形成される。ドレイン領域１１において、サイドウォール１５全体及びゲート電極６の一部下方に位置し、ＳＯＩ層３の上層部に形成される部分ドレイン領域１１ＢのＮ型不純物濃度（Ｎ-）は低濃度にそれ以外の領域のＮ型不純物濃度（Ｎ+）は高濃度に設定されている。同様に、ソース領域１２において、サイドウォール１５全体及びゲート電極６の一部下方に位置しＳＯＩ層３の上層部に形成される部分ソース領域１２ＢのＮ型不純物濃度（Ｎ-）は低濃度であり、それ以外の領域のＮ型不純物濃度（Ｎ+）は高濃度に設定されている。
【０１０８】
一方、ゲート電極６（サイドウォール１５）下方のＳＯＩ層３において、サイドウォール１５の下方に位置する領域がボディ領域１４Ｄとなり、ゲート電極６下方に位置する領域がボディ領域１４Ｃとなる。ボディ領域１４ＣのＰ型不純物濃度（Ｐ-）は低濃度に設定され、ボディ領域１４ＤのＰ型不純物濃度（Ｐ0）はボディ領域１４Ｃより高濃度に設定される。したがって、ドレイン領域１１及びソース領域１２のＮ+領域とのＰＮ接合面はすべてボディ領域１４Ｄとによって形成される。
【０１０９】
部分ドレイン領域１１Ｂ及び部分ソース領域１２Ｂは、サイドウォール１５の下方に加え、ゲート電極６の一部の下方にも形成される分、ボディ領域１４Ｄよりゲート電極６の中心方向に長さｄ１延びて形成される。
【０１１０】
なお、ＦＳ絶縁層４、ＦＳ電極５、ゲート電極６及びサイドウォール１５の構成は、図８及び図９で示した実施の形態３の構造と同様である。
【０１１１】
このように、サイドウォール１５下方に位置しＳＯＩ層３の下層部に形成されるボディ領域１４Ｄの不純物濃度をボディ領域１４Ｃの不純物濃度（通常のボディ領域１４に用いる不純物濃度）より高く設定することにより、式２のボディ部１３の比抵抗ρを低下させることができる。
【０１１２】
その結果、実施の形態４の構造は、実施の形態３と同様、実施の形態１の構造に比べて最大実現可能なゲート幅Ｗを広くすることができる。
【０１１３】
また、ドレイン領域１１及びソース領域１２のＮ+領域とのＰＮ接合面はすべてボディ領域１４Ｄとによって形成されるため、ドレイン領域１１あるいはソース領域１２のＮ+領域からの空乏層の伸びを抑えることができ、パンチスルーに強い構造が実現する。
【０１１４】
また、部分ドレイン領域１１Ｂ及び部分ソース領域１２Ｂは、ボディ領域１４Ｄよりゲート電極６の中心方向に長さｄ１延びて形成されるため、ボディ領域１４Ｄの比較的高い不純物濃度Ｐ0がチャネル形成時のＭＯＳトランジスタの電流特性に悪影響を与えることもない。
【０１１５】
図１１で示した実施の形態４の構造の製造方法を説明する。まず、ゲート電極６形成後サイドウォール１５形成前の段階において、図１２に示すように、不純物濃度がＰ-のＳＯＩ層３に対しゲート電極６をマスクとして、Ｐ型不純物イオン３１を垂直に注入（例えば、ドーズ量５×１０13／ｃｍ2のボロンを３０ＫｅＶの注入エネルギーでイオン注入）してＰ0型の半導体領域２４，２５を形成するとともに、Ｎ型不純物イオン３２を斜め回転注入してＮ-型の中途ドレイン領域２１及び中途ソース領域２２を形成する。中途ドレイン領域２１及び中途ソース領域２２はＮ型不純物イオン３２を斜め回転注入する分、半導体領域２４及び２５に比べてゲート電極６の中心方向に延びて形成される。
【０１１６】
そして、サイドウォール１５形成後に、ゲート電極６及びサイドウォール１５をマスクとして再びＮ型の不純物を注入することにより、図１１で示した構造を得る。
【０１１７】
なお、Ｐ型不純物の注入時にＳＯＩ層３の下層部に形成された不純物濃度Ｐ0の半導体領域２４，２５は、ＳＯＩ層３を貫通するドレイン領域１１及びソース領域１２の形成時に、ドレイン領域１１，ソース領域１２以外の領域のみ残存し、残存した領域がボディ領域１４Ｄとなる。
【０１１８】
＜実施の形態５＞
図１３はこの発明の実施の形態５であるＳＯＩ構造のＭＯＳトランジスタの断面構造を示す断面図である。なお、図１３は図１で示した平面構造のＢ−Ｂ断面に相当する。
【０１１９】
図１３に示すように、ゲート電極６の側面にサイドウォール１５が形成される。ドレイン領域１１において、サイドウォール１５下方に位置しＳＯＩ層３を貫通して形成される部分ドレイン領域１１ＣのＮ型不純物濃度（Ｎ-）は低濃度にそれ以外の領域のＮ型不純物濃度（Ｎ+）は高濃度に設定されている。同様に、ソース領域１２において、サイドウォール１５下方に位置しＳＯＩ層３を貫通する部分ソース領域１２ＣのＮ型不純物濃度（Ｎ-）は低濃度であり、それ以外の領域のＮ型不純物濃度（Ｎ+）は高濃度に設定されている。
【０１２０】
一方、ゲート電極６下方のＳＯＩ層３において、上層部のボディ領域１４ＥのＰ型不純物濃度（Ｐ-）は低濃度に設定され、下層部のボディ領域１４ＦのＰ型不純物濃度（Ｐ0）はボディ領域１４Ｅより高濃度に設定される。
【０１２１】
なお、ＦＳ絶縁層４、ＦＳ電極５、ゲート電極６及びサイドウォール１５の構成は、図８及び図９で示した実施の形態３の構造と同様である。
【０１２２】
このように、ゲート電極６下方に位置しＳＯＩ層３の下層部に形成されるボディ領域１４Ｆを上層部に形成されるボディ領域１４Ｅより高い不純物濃度に設定することにより、式２におけるボディ部１３の比抵抗ρを低下させることができる。その結果、実施の形態５の構造は実施の形態１の構造に比べて、最大実現可能なゲート幅Ｗを広くすることができる。
【０１２３】
また、部分ドレイン領域１１Ｃ及び部分ソース領域１２ＣをＳＯＩ層３を貫通して形成することにより、ドレイン領域１１及びソース領域１２のＮ+領域とボディ領域１４ＦのＰ0領域とによるＰＮ接合面が全く形成されないため、ジャンクションリークを抑制することができる。
【０１２４】
図１３で示した実施の形態５の構造の製造方法について述べる。まず、ゲート電極６形成前の段階において、ＳＯＩ層３の下層部にＰ型不純物を注入して、不純物濃度Ｐ0の半導体領域を形成する。
【０１２５】
そして、ゲート電極６形成後サイドウォール１５形成前の段階において、不純物濃度Ｐ-のＳＯＩ層３に対しゲート電極６をマスクとして、Ｎ型不純物を斜め回転イオン注入してＮ-型の中途ドレイン領域及び中途ソース領域を形成する。この際、注入エネルギーを実施の形態４の製造時よりも強くしてＳＯＩ層３を貫通するように中途ドレイン領域及び中途ソース領域を形成するとともに、イオン注入時の斜め回転角度を実施の形態４の製造時よりも垂直方向に変更する。
【０１２６】
したがって、Ｐ型不純物の注入時にＳＯＩ層３の下層部に形成された不純物濃度Ｐ0の半導体領域のうち、中途ドレイン領域，中途ソース領域以外の領域のみ残存し、残存した領域がボディ領域１４Ｂとなる。
【０１２７】
そして、サイドウォール１５形成後に、ゲート電極６及びサイドウォール１５をマスクとして再びＮ型の不純物を注入することにより、図１３で示した構造を得る。
【０１２８】
＜実施の形態６＞
図１４はこの発明の実施の形態６であるＳＯＩ構造のＭＯＳトランジスタの断面構造を示す断面図である。なお、図１４は図１で示した平面構造のＢ−Ｂ断面に相当する。
【０１２９】
図１４に示すように、ゲート電極６の側面にサイドウォール１５が形成される。ドレイン領域１１において、サイドウォール１５下方に位置しＳＯＩ層３の上層部に形成される部分ドレイン領域１１ＡのＮ型不純物濃度（Ｎ-）は低濃度にそれ以外の領域のＮ型不純物濃度（Ｎ+）は高濃度に設定されている。同様に、ソース領域１２において、サイドウォール１５下方に位置しＳＯＩ層３の上層部に形成される部分ソース領域１２ＡのＮ型不純物濃度（Ｎ-）は低濃度であり、それ以外の領域のＮ型不純物濃度（Ｎ+）は高濃度に設定されている。
【０１３０】
一方、ゲート電極６（サイドウォール１５）下方のＳＯＩ層３において、ゲート電極６の直下に位置しＳＯＩ層３の下層部に形成される領域がボディ領域１４Ｈとなり、それ以外の領域がボディ領域１４Ｇとなる。ボディ領域１４ＧのＰ型不純物濃度（Ｐ-）は低濃度に設定され、ボディ領域１４ＨのＰ型不純物濃度（Ｐ0）はボディ領域１４Ｇより高濃度に設定される。
【０１３１】
なお、ＦＳ絶縁層４、ＦＳ電極５、ゲート電極６及びサイドウォール１５の構成は、図８及び図９で示した実施の形態３の構造と同様である。
【０１３２】
このように、ゲート電極６の直下に位置しＳＯＩ層３の下層部に形成されるボディ領域１４Ｈをボディ領域１４Ｇより高い不純物濃度に設定することにより、式２にけるボディ部１３の比抵抗ρを低下させることができる。その結果、実施の形態６の構造は実施の形態１の構造に比べて、最大実現可能なゲート幅Ｗを広くすることができる。
【０１３３】
また、Ｐ0型のボディ領域１４Ｈをゲート電極６の直下に位置するＳＯＩ層３の下層部のみに形成するため、ドレイン領域１１及びソース領域１２のＮ+領域とボディ領域１４ＨのＰ0領域とによるＰＮ接合面が全く形成されないため、ジャンクションリークを抑制することができる。
【０１３４】
図１４で示した実施の形態６の構造の製造方法について述べる。まず、図１５に示すように、ゲート電極６形成後サイドウォール１５形成前の段階において、全面にＰ型不純物イオン３１を注入する。
【０１３５】
この際、ゲート電極６越しにイオン注入されたＰ型不純物のみがボディ部１３の下層部に注入され、ゲート電極６を通過せずにイオン注入されたＰ型不純物はＳＯＩ層３を通過して、ＳＯＩ層３下の埋込酸化膜２（図示せず）に注入されるようにする。例えば、ＳＯＩ層膜厚ｔSOI＝１００（ｎｍ）、ゲート電極６の膜厚ｔgate＝２００（ｎｍ）のとき、注入エネルギー１２０（ＫｅＶ）、ドーズ量１×１０14／ｃｍ2程度でボロンをイオン注入すればよい。
【０１３６】
次にＳＯＩ層３に対しゲート電極６をマスクとして、Ｎ型不純物イオンを注入してＮ-型の中途ドレイン領域及び中途ソース領域を形成する。
【０１３７】
そして、サイドウォール１５形成後に、ゲート電極６及びサイドウォール１５をマスクとして再びＮ型の不純物を注入することにより、図１４で示した構造を得る。
【０１３８】
＜実施の形態７＞
図１６はこの発明に実施の形態７であるＳＯＩ構造のＭＯＳトランジスタの断面構造を示す断面図である。同図に示すように、膜厚ｔ１のＳＯＩ層３Ａのボディ固定トランジスタ領域Ａ１にボディ電位が固定されたトランジスタ（ＤＴＭＯＳを含む）が形成され、膜厚ｔ２（＜ｔ１）のＳＯＩ層３Ｂのボディフローティングトランジスタ領域Ａ２にボディがフローティング状態のトランジスタが形成される。
【０１３９】
ＳＯＩ層３Ａの膜厚ｔ１は、ｔSOI＝ｔ１としたときに式４（あるいは式６）を満足して所望のゲート幅Ｗが形成可能な程度に設定され、ＳＯＩ層３Ｂの膜厚は動作時にボディ領域１４が完全空乏化状態になるように設定する。
【０１４０】
このような構造の実施の形態７において、ボディ固定トランジスタ領域Ａ１に形成されるＳＯＩ構造のＭＯＳトランジスタは、所望のゲート幅Ｗで安定動作が可能となる。
【０１４１】
一方、ボディフローティングトランジスタ領域Ａ２に形成されるＳＯＩ構造のＭＯＳトランジスタは、動作時にボディ領域１４が完全空乏化状態となるため、Ｓ（Ｓubthreshold）ファクタの良い電気特性を得ることができる。したがって、ボディフローティングトランジスタ領域Ａ２に、動作速度が不安定なＭＯＳトランジスタを用いても問題のない回路を形成すれば、Ｓファクタの良い電気特性が得られる分、有効となる。
【０１４２】
＜実施の形態８＞
図１７はこの発明の実施の形態８であるＳＯＩ構造のＭＯＳトランジスタの平面構造を示す平面図である。
【０１４３】
同図に示すように、ドレイン領域１１，ソース領域１２を平面上囲ってＦＳ電極５が形成され、ドレイン領域１１，ソース領域１２間及びＦＳ電極５の一部上にゲート電極６Ａが形成される。
【０１４４】
ゲート電極６Ａは、ドレイン領域１１，ソース領域１２間の領域上において２つの枠部６１，６２を有しており、枠部６１，６２の開口部にボディ領域１４が露出している。枠部６１，６２内それぞれのボディ領域１４上にボディコンタクト１６，１６を設けている。図１７において、ゲート幅Ｗ方向におけるＦＳ電極５から枠部６１までの距離がＷ１，枠部６１，６２間の距離がＷ２，ＦＳ電極５から枠部６２までの距離がＷ３となっている。
【０１４５】
なお、ＦＳ電極５の外周部に存在するボディ部１３においてもゲート電極６Ａの両端の延長線上にもボディコンタクト１６，１６が形成され、これらボディコンタクト１６はＦＳ電極５を挟んでドレイン領域１１及びソース領域１２と平面上対向する位置に存在する。また、図１７の最外の外周線ＬＩはＳＯＩ層がＬＯＣＯＳ等で絶縁分離される境界線を示している。
【０１４６】
また、ゲート電極Ａ６形成方向の断面構造は図１で示した実施の形態１の断面構造と同様であり、ドレイン領域１１，ソース領域１２形成方向の断面構造は図９図１１、図１３、図１４、図２１等で示す構造と同様である。また、実施の形態８のＭＯＳトランジスタは、実施の形態１で示したボディ固定電位ＭＯＳトランジスタでも、実施の形態２で示したＤＴＭＯＳトランジスタのどちらでも良い。
【０１４７】
このような平面構造の実施の形態８のＭＯＳトランジスタは、ゲート電極６Ａの枠部６１，６２内にボディコンタクト１６が設けられるため、ボディ領域１４における固定電位伝達経路が３分割されるため、３分割されたボディ領域１４それぞれのゲート幅Ｗ１，Ｗ２及びＷ３について式４あるいは式６を満足すれば安定動作が可能となる。
【０１４８】
その結果、ドレイン領域１１、ソース領域１２及びゲート電極６Ａで構成されるＭＯＳトランジスタの実質的なゲート幅として（Ｗ１＋Ｗ２＋Ｗ３）を設定することができるため、安定動作が可能で、かつ十分大きなゲート幅のＭＯＳトランジスタを形成することができる。
【０１４９】
＜実施の形態９＞
図１８はこの発明の実施の形態９であるＳＯＩ構造のＭＯＳトランジスタの平面構造を示す平面図である。
【０１５０】
同図に示すように、ＦＳ電極５Ａは４つのスリットＳＬ１〜ＳＬ４が設けられ、各スリットＳＬ１〜ＳＬ４内にドレイン領域４１〜４４及びソース領域５１〜５４が形成される。ＦＳ電極５Ａの下方はボディ部１３が形成される。そして、ドレイン領域４１〜４４，ソース領域５１〜５４間及びＦＳ電極５Ａの一部上にゲート電極６が形成される。
【０１５１】
そして、実施の形態８同様、ＦＳ電極５Ａの外周部に存在するボディ部１３におけるゲート電極６の両端の延長線上にボディコンタクト１６，１６が形成される。なお、図１８の最外の外周線ＬＩはＳＯＩ層がＬＯＣＯＳ等で絶縁分離される境界線を示している。
【０１５２】
また、ゲート電極６形成方向の断面構造は図１で示した実施の形態１の断面構造と同様であり、ドレイン領域４１〜４４，ソース領域５１〜５３形成方向の断面構造は図９、図１１、図１３、図１４、図２１等で示す構造と同様である。また、実施の形態９のＭＯＳトランジスタは、実施の形態１で示したボディ固定電位ＭＯＳトランジスタでも、実施の形態２で示したＤＴＭＯＳトランジスタのどちらでも良い。
【０１５３】
このような平面構造の実施の形態９のＭＯＳトランジスタは、ＦＳ電極５ＡのスリットＳＬ１〜ＳＬ４の境界となるＦＳ電極５Ａの領域の下方にはボディ部１３が形成されており、ゲート電極６下方のボディ領域１４に比べて十分小さい抵抗値による固定電位伝達経路が確保されるため、ボディ領域１４における固定電位伝達経路は４分割され、各ゲート幅Ｗ１１，Ｗ１２、Ｗ１３及びＷ１４について式４あるいは式６を満足すれば安定動作が可能となる。
【０１５４】
その結果、ドレイン領域４１〜４４、ソース領域５１〜５４及びゲート電極６で構成されるＭＯＳトランジスタの実質的なゲート幅として（Ｗ１１＋Ｗ１２＋Ｗ１３＋Ｗ１４）を設定することができるため、安定動作が可能で、かつ十分大きなゲート幅のＭＯＳトランジスタを形成することができる。
【０１５５】
＜実施の形態１０＞
図１９はこの発明の実施の形態１０であるＳＯＩ構造のＭＯＳトランジスタの平面構造を示す平面図である。
【０１５６】
同図に示すように、ドレイン領域１１，ソース領域１２間及びボディ部１３の一部上にゲート電極６Ｂが形成される。ゲート電極６Ｂは、ドレイン領域１１，ソース領域１２間の領域上において２つの枠部６３，６４を有しており、枠部６３，６４の開口部に露出されるボディ領域１４上にそれぞれボディコンタクト１６，１６を設けている。図１９に示すように、ゲート電極６Ｂのゲート幅Ｗ方向におけるゲート電極６Ｂの境界部から枠部６３までの距離がＷ２１，枠部６３，６４間の距離がＷ２２，ゲート電極６Ｂの境界部から枠部６４までの距離がＷ２３となっている。
【０１５７】
なお、実施の形態８及び実施の形態９同様、ゲート電極６Ｂの両端の延長線上におけるボディ部１３上にもボディコンタクト１６，１６が形成される。また、図１９の最外の外周線ＬＩはＳＯＩ層がＬＯＣＯＳ等で絶縁分離される境界線を示している。
【０１５８】
なお、ドレイン領域１１，ソース領域１２形成方向の断面構造は図９、図１１、図１３、図１４、図２１等で示す構造と同様である。また、実施の形態１０のＭＯＳトランジスタは、実施の形態１で示したボディ固定電位ＭＯＳトランジスタでも、実施の形態２で示したＤＴＭＯＳトランジスタのどちらでも良い。
【０１５９】
このような平面構造の実施の形態１０のＭＯＳトランジスタは、ゲート電極６Ｂの図１９上に縦方向に形成される左端及び右端の“Ｉ”部分によって、Ｈ型ゲートの左右の“Ｉ”と同様、ボディ部１３（ボディ領域１４）とドレイン領域１１及びソース領域１２とを電気的に分離することができる。
【０１６０】
そして、実施の形態１０のＭＯＳトランジスタは、ゲート電極６Ｂの枠部６３，６４内にボディコンタクト１６が設けられるため、実施の形態８同様、ボディ領域１４における固定電位伝達経路が３分割され、各ゲート幅Ｗ２１，Ｗ２２及びＷ２３について式４あるいは式６を満足すれば安定動作が可能となる。
【０１６１】
その結果、ドレイン領域１１、ソース領域１２及びゲート電極６Ｂで構成されるＭＯＳトランジスタの実質的なゲート幅として（Ｗ２１＋Ｗ２２＋Ｗ２３）を設定することができるため、安定動作が可能で、かつ十分大きなゲート幅のＭＯＳトランジスタを形成することができる。
【０１６２】
また、ＦＳ電極の形成を省略する分、ボディ部１３の形成面積を小さくすることができ、この構成でＤＴＭＯＳトランジスタを構成するとより早い動作速度を達成することができる。
【０１６３】
＜その他＞
上記した実施の形態のＭＯＳトランジスタと用い、各実施の形態のゲート幅Ｗが所定の制約条件を満足する範囲でゲートアレイを構成してもよい。また、上記実施の形態では、主としてＮＭＯＳトランジスタを例に挙げたが、ＰＭＯＳトランジスタにも本発明が適用可能なのは勿論である。
【０１６４】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体装置の設計方法のステップ(b)は、Ｃ：ＭＯＳトランジスタのゲート容量（Ｆ）、Ｒ：少なくとも１つのボディコンタクトからボディ領域に至る固定電位伝達経路の抵抗（Ωｍ）、ｆ：所定のクロックの動作周波数（Ｈz）としたとき、ｆ≧５００ＭＨzの範囲において、条件式：Ｒ・Ｃ・ｆ＜１を満足するようにＭＯＳトランジスタのレイアウトパターンを決定しているため、高速動作時においても常に動作速度が安定したボディ電位固定のＭＯＳトランジスタを設計することができる。
【０１６５】
この発明における請求項２記載の半導体装置の設計方法は、Ｃ：ＭＯＳトランジスタのゲート容量（Ｆ）、Ｒ：少なくとも１つのボディコンタクトからボディ領域に至る固定電位伝達経路の抵抗（Ωｍ）、ｔｄ：ＭＯＳトランジスタに要求する信号伝播遅延時間（ｓ）としたとき、ｔｄ≦５０ｐｓの範囲において、条件式：（Ｒ・Ｃ）／ｔｄ＜１を満足するようにＭＯＳトランジスタのレイアウトパターンを決定しているため、高速動作時においても常に動作速度が安定したゲート電極，ボディ部短絡構造のＭＯＳトランジスタを設計することができる。
【０１６６】
請求項３記載の半導体装置は、請求項１記載の半導体装置の設計方法によって設計されるため、高速動作時においても動作速度が安定したボディ電位固定のＭＯＳトランジスタを得ることができる。
【０１６７】
請求項４記載の半導体装置は、請求項２記載の半導体装置の設計方法によって設計されるため、高速動作時においても動作速度が安定したゲート電極，ボディ部短絡構造のＭＯＳトランジスタを得るとができる。
【０１６８】
この発明における請求項５記載の半導体装置は、Ｃ：ＭＯＳトランジスタのゲート容量（Ｆ）、Ｒ：少なくとも１つのボディコンタクトからボディ領域に至る固定電位伝達経路の抵抗（Ωｍ）、ｆ：所定のクロックの動作周波数（Ｈz）としたとき、ｆ≧５００ＭＨzの範囲において、条件式：Ｒ・Ｃ・ｆ＜１を満足するようにＭＯＳトランジスタを形成しているため、高速動作時においても動作速度が安定したボディ電位固定のＭＯＳトランジスタを得ることができる。
【０１６９】
この発明における請求項６記載の半導体装置は、Ｃ：ＭＯＳトランジスタのゲート容量（Ｆ）、Ｒ：少なくとも１つのボディコンタクトからボディ領域に至る固定電位伝達経路の抵抗（Ωｍ）、ｔｄ：ＭＯＳトランジスタに要求する信号伝播遅延時間（ｓ）としたとき、ｔｄ≦５０ｐｓの範囲において、条件式：（Ｒ・Ｃ）／ｔｄ＜１を満足するようにＭＯＳトランジスタを形成しているため、高速動作時においても動作速度が安定したゲート電極，ボディ部短絡構造のＭＯＳトランジスタを得ることができる。
【０１７０】
請求項７記載の半導体装置は、ボディ部の抵抗Ｒは、Ｗ：ボディ領域における固定電位伝達経路のゲート電極のゲート幅方向の長さ、Ｌ：ボディ領域における前記固定電位伝達経路のゲート電極のゲート長方向の長さ、ｔSOI：ＳＯＩ層の膜厚、ρ：ボディ領域の比抵抗としたとき、Ｒ＝（ρ・Ｗ）／（Ｌ・ｔSOI）で決定するため、ＳＯＩ層の膜厚、ボディ領域の比抵抗を予め設定することにより、ボディ領域の大きさの許容範囲を求めることができる。
【０１７１】
請求項８記載の半導体装置において、ボディ領域を除く第１及び第２の半導体領域に隣接したボディ部上に絶縁膜を介して形成される分離電極を備え、分離電極を挟んで第１及び第２の半導体領域と平面上対向する位置のボディ部の領域上に分離電極外ボディコンタクトが形成されるため、この分離電極に逆バイアス電圧を印加することによって、分離電極外ボディコンタクトと第１及び第２の半導体領域との間を電気的に分離し、分離電極外ボディコンタクトから得られる固定電位が第１及び第２の半導体領域に悪影響を与えないようにすることができる。
【０１７２】
請求項９記載の半導体装置において、ゲート電極はボディ領域のボディコンタクト可能領域が露出する開口部を有し、ボディコンタクトは、ボディコンタクト可能領域上に形成されるゲート電極内ボディコンタクトをさらに含んでいる。
【０１７３】
したがって、ボディ領域における固定電位伝達経路はゲート電極内ボディコンタクトによって分割されるため、ゲート電極内ボディコンタクトによって分割されたボディ領域単位で条件式１あるいは条件式２を満足すれば良くなる分、ゲート電極のゲート幅方向のボディ領域全体の長さを長く設定することができる。
【０１７４】
請求項１０記載の半導体装置において、複数の第１及び第２の半導体領域をそれぞれボディ部で分離形成されている。
【０１７５】
したがって、ボディ領域における固定電位伝達経路は、上記複数の第１及び第２の半導体領域をそれぞれ分離するボディ部によって分割されるため、ＭＯＳトランジスタにおける複数の第１及び第２の半導体領域それぞれが上記条件式１あるいは条件式２を満足すれば良くなる分、ゲート電極のゲート幅方向のボディ領域全体の長さを長く設定することができる。
【０１７６】
請求項１１記載の半導体装置において、ゲート電極は第１及び第２の半導体領域に隣接したボディ部上を、ボディ領域上からゲート長方向にさらに延びて形成され、ゲート電極外ボディコンタクトはゲート電極を挟んで第１及び第２の半導体領域と平面上対向するボディ部の領域上に形成される。
【０１７７】
したがって、ゲート電極にＯＦＦ電圧を印加することによって、ゲート電極外ボディコンタクトと第１及び第２の半導体領域との間を電気的に分離し、ゲート電極外ボディコンタクトから得られる固定電位が第１及び第２の半導体領域に悪影響を与えないようにすることができる。
【０１７８】
請求項１２記載の半導体装置において、ゲート電極はボディ領域のボディコンタクト可能領域が露出する開口部を有し、ボディコンタクトは、ボディコンタクト可能領域上に形成されるゲート電極内ボディコンタクトをさらに含んでいる。
【０１７９】
したがって、ボディ領域における固定電位伝達経路はゲート電極内ボディコンタクトによって分割されるため、ＭＯＳトランジスタは分割されたボディ領域単位で条件式１あるいは条件式２を満足すれば良くなる分、ゲート電極のゲート幅方向のボディ領域全体の長さを長く設定することができる。
【０１８０】
請求項１３記載の半導体装置において、少なくとも１つのボディコンタクトは、ゲート電極のゲート幅方向の一端及び他端の延長線上に位置するボディ部上に形成される第１及び第２のボディコンタクトとを含んでいる。
【０１８１】
したがって、ボディ領域における固定電位伝達経路は第１及び第２のボディコンタクトによって分割されるため、ＭＯＳトランジスタは２分割されたボディ領域単位で条件式１あるいは条件式２を満足すれば良くなる分、ゲート電極のゲート幅方向のボディ領域全体の長さを長く設定することができる。
【０１８２】
請求項１４記載の半導体装置において、ボディ領域の下層部にある第２のボディ領域は、第１のボディ領域の第２の導電型の不純物濃度よりも高い第２の導電型の不純物濃度を有するため、ボディ領域全体を第１のボディ領域の不純物濃度にする場合に比べてボディ領域の比抵抗を減少させることができる。
【０１８３】
その結果、条件式１あるいは条件式２を満足するパラメータのうち、ボディ領域の比抵抗、ボディ領域における固定電位伝達経路のゲート電極のゲート幅方向の長さ以外のパラメータがすべて同条件の場合、ボディ領域の比抵抗を低下させる分、上記ゲート幅方向の長さを長く設定することができる。
【０１８４】
請求項１５記載の半導体装置において、比較的不純物濃度が高い第１及び第２の部分ボディ領域は、比較的不純物濃度が高い第１及び第２の主領域と界面を接して形成され、比較的不純物濃度が低い第１のボディ領域は第１及び第２の主領域と界面を接することなく形成されため、第１及び第２の主領域からの空乏層の伸びを第１及び第２の部分ボディ領域によって確実に抑制することができ、パンチスルーに強い構造のＭＯＳトランジスタを得るとができる。
【０１８５】
また、比較的不純物濃度の低い第１及び第２の部分半導体領域はそれぞれ第１及び第２の部分ボディ領域よりゲート電極の中心方向に所定距離延びて形成されるため、第１及び第２の部分ボディ領域の比較的高い不純物濃度がチャネル形成時のＭＯＳトランジスタの電流特性に悪影響を与えることもない。
【０１８６】
請求項１６記載の半導体装置において、比較的不純物濃度が低い第１及び第２の部分半導体領域はそれぞれ第１及び第２の半導体領域間で対向する一部分の領域にＳＯＩ層を貫通して形成される。
【０１８７】
したがって、比較的不純物濃度が高い第２のボディ領域と比較的不純物濃度が高い第１あるいは第２の半導体領域とが界面を接することがないため、ジャンクションリークを最小限に抑えることができる。
【０１８８】
請求項１７記載の半導体装置において、比較的不純物濃度が高い第２のボディ領域は、第１及び第２の主領域と界面を接することなく下層部の中心領域に形成される。
【０１８９】
したがって、比較的不純物濃度が高い第２のボディ領域と比較的不純物濃度が高い第１あるいは第２の半導体領域とが界面を接することがないため、ジャンクションリークを最小限に抑えることができる。
【０１９０】
請求項１８記載の半導体装置において、ボディ電位を固定するＭＯＳトランジスタは膜厚が比較的厚い第１の領域上に形成され、ボディフローティングＭＯＳトランジスタは膜厚が比較的薄い第２の領域上に形成される。
【０１９１】
したがって、条件式１あるいは条件式２を満足するパラメータのうち、ＳＯＩ層の膜厚、ゲート電極のゲート幅方向のボディ領域の長さ以外のパラメータがすべて同条件の場合、ＳＯＩ層の膜厚を厚くする分、ボディ電位を固定するＭＯＳトランジスタのゲート幅方向のボディ領域の長さを長く設定することができる。
【０１９２】
一方、ボディフローティングＭＯＳトランジスタは、ボディ電位を固定するＭＯＳトランジスタに影響を与えることなく、所望の動作特性を得るようにＳＯＩ層の膜厚を薄くして形成することができる。
【０１９３】
この発明における請求項１９記載の記録媒体は、請求項１あるいは請求項２記載の半導体装置の設計方法を実行させるためのプログラムが記録されているため、このプログラムをコンピュータに実行させることにより、高速動作時においても常に安定動作が可能な、ボディ電位固定のＭＯＳトランジスタゲート電極，あるいはボディ部短絡構造のＭＯＳトランジスタを設計することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１の設計方法で設計されるＳＯＩ構造のＭＯＳトランジスタの構成を示す平面図である。
【図２】  図１のＡ−Ａ断面を示す断面図である。
【図３】  実施の形態１のボディコンタクト構成を示す平面図である。
【図４】  実施の形態１の半導体装置の設計方法の処理手順を示すフローチャートである。
【図５】  実施の形態１の設計方法を実行するレイアウトパターン生成装置を示すブロック図である。
【図６】  実施の形態１のＨゲート電極構成を示す平面図である。
【図７】  実施の形態２の半導体装置の設計方法の処理手順を示すフローチャートである。
【図８】  実施の形態３の構造（その１）を示す断面図である。
【図９】  実施の形態３の構造（その２）を示す断面図である。
【図１０】  不純物濃度と比抵抗との関係を示すグラフである。
【図１１】  実施の形態４の構造（その１）を示す断面図である。
【図１２】  実施の形態４の製造方法を示す断面図である。
【図１３】  実施の形態５の構造を示す断面図である。
【図１４】  実施の形態６の構造を示す断面図である。
【図１５】  実施の形態６の製造方法を示す断面図である。
【図１６】  実施の形態７の構造を示す断面図である。
【図１７】  実施の形態８の構成を示す平面図である。
【図１８】  実施の形態９の構成を示す平面図である。
【図１９】  実施の形態１０の構成を示す平面図である。
【図２０】  フィールド分離構造を有する半導体装置の全体構成を示す斜視図である。
【図２１】  ＳＯＩ構造のＭＯＳトランジスタを示す断面図である。
【図２２】  従来のＳＯＩ構造のＭＯＳトランジスタの問題点を指摘したグラフである。
【図２３】  ボディ電位固定のＭＯＳトランジスタを模式的に示した説明図である。
【図２４】  ＤＴＭＯＳトランジスタを模式的に示した説明図である。
【符号の説明】
４  ＦＳ絶縁層、５，５Ａ  ＦＳ電極、６，６Ａ，６Ｂ  ゲート電極、１１  ドレイン領域、１１Ａ〜１１Ｃ  部分ドレイン領域、１２  ソース領域、１２Ａ〜１２Ｃ  部分ソース領域、１３，２３  ボディ部、１４，１４Ａ〜１４Ｈ  ボディ領域、１５  サイドウォール、１６  ボディコンタクト、２６  Ｈゲート電極、１００  レイアウトパターン生成装置、１０１  記録媒体、Ａ１  ボディ固定トランジスタ領域、Ａ２  ボディフローティングトランジスタ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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