(57)【特許請求の範囲】
【請求項１】
電流源で発生する一定の電流により発光素子を駆動する発光素子駆動回路において、
前記発光素子を発光させるか否かを定めるデータ信号に従って、前記電流源に流れる電流の経路の一部を、前記発光素子を含んだ発光経路、および、前記発光素子を除いた消光経路のいずれかに切り替える第１スイッチ部と、
電源電圧の供給により充電された電荷を基に電源電圧の昇圧を行う電源電圧昇圧部と、
前記データ信号に対応した制御信号に従って、前記電流源に流れる電流の経路の一部を、前記電源電圧昇圧部の充電を行う充電経路、および、前記電源電圧昇圧部で昇圧された電源電圧を前記発光素子に印加する昇圧経路のいずれかに切り替える第２スイッチ部と、を備え、
前記第１および第２スイッチ部によって切り替えられる電流の経路が、前記発光素子の駆動状態に関係なく前記電流源を通ることを特徴とする発光素子駆動回路。
【請求項２】
請求項１記載の発光素子駆動回路であって、
前記電源電圧昇圧部は、第１端子および第２端子を有するコンデンサを含み、前記第２スイッチ部は、前記充電経路のとき、前記コンデンサの第１端子に前記電源電圧を印加すると共に、前記コンデンサの第２端子を前記電流源に繋がる経路に接続し、前記昇圧経路のとき、前記コンデンサの第２端子に前記電源電圧を印加すると共に、前記コンデンサの第１端子を前記発光素子に接続することを特徴とする発光素子駆動回路。
【請求項３】
請求項２記載の発光素子駆動回路であって、
前記制御信号は、前記データ信号と共通であり、
前記データ信号が前記発光素子を消光状態にする論理のときには、前記第１および第２スイッチ部の切り替え動作によって、前記電源電圧の印加された前記コンデンサの第１端子、前記コンデンサの第２端子および前記電流源を順に流れる電流経路が形成されて、前記コンデンサの充電が行われ、
前記データ信号が前記発光素子を発光状態にする論理のときには、前記第１および第２スイッチ部の切り替え動作によって、前記電源電圧の印加された前記コンデンサの第２端子、前記コンデンサの第１端子、前記発光素子および前記電流源を順に流れる電流経路が形成されて、前記発光素子が昇圧された電源電圧により駆動されることを特徴とする発光素子駆動回路。
【請求項４】
請求項２記載の発光素子駆動回路であって、
前記制御信号は、前記データ信号が、前記発光素子を発光状態にする論理を含んだセル内のタイミングにあるか、前記セル外のタイミングにあるかを示すセル信号であり、
前記セル信号がセル外のタイミングを示す論理のときには、前記第１および第２スイッチ部の切り替え動作によって、前記電源電圧の印加された前記コンデンサの第１端子、前記コンデンサの第２端子および前記電流源を順に流れる電流経路が形成されて、前記コンデンサの充電が行われ、
前記セル信号がセル内のタイミングを示す論理であり、かつ、前記データ信号が前記発光素子を発光状態にする論理のときには、前記第１および第２スイッチ部の切り替え動作によって、前記電源電圧の印加された前記コンデンサの第２端子、前記コンデンサの第１端子、前記発光素子および前記電流源を順に流れる電流経路が形成されて、前記発光素子が昇圧された電源電圧により駆動されることを特徴とする発光素子駆動回路。
【請求項５】
請求項４記載の発光素子駆動回路であって、
前記セル信号がセル内のタイミングを示す論理であり、かつ、前記データ信号が前記発光素子を消光状態にする論理のときには、前記第１および第２スイッチ部の切り替え動作によって、前記コンデンサおよび前記発光素子を除いた電流経路が形成されることを特徴とする発光素子駆動回路。
【請求項６】
請求項４または５記載の発光素子駆動回路であって、
前記データ信号の有限の長さの範囲内に、前記発光素子を発光状態にする論理があるか否かを検出するデータ検出部を備え、該データ検出部の検出結果が前記セル信号として用いられる構成としたことを特徴とする発光素子駆動回路。
【請求項７】
請求項４〜６のいずれか１つに記載の発光素子駆動回路であって、
前記制御信号が、前記データ信号に同期したクロック信号に基づく信号および前記セル信号であり、
前記コンデンサによって昇圧された電源電圧を整流して前記発光素子に印加する整流部を備え、
前記セル信号がセル外のタイミングを示す論理であり、かつ、前記クロック信号に基づく信号が示す２つの論理のうちの一方のときには、前記第１および第２スイッチ部の切り替え動作によって、前記電源電圧の印加された前記コンデンサの第１端子、前記コンデンサの第２端子および前記電流源を順に流れる電流経路が形成されて、前記コンデンサの充電が行われ、
前記セル信号がセル外のタイミングを示す論理であり、かつ、前記クロック信号に基づく信号が示す２つの論理のうちの他方のときには、前記第１および第２スイッチ部の切り替え動作によって、前記電源電圧の印加された前記コンデンサの第２端子、前記コンデンサの第１端子および前記整流部を順に流れる電流経路が形成され、
前記セル信号がセル内のタイミングを示す論理であり、かつ、前記データ信号が前記発光素子を発光状態にする論理のときには、前記第１および第２スイッチ部の切り替え動作によって、前記整流部、前記発光素子および前記電流源を順に流れる電流経路が形成されて、前記発光素子が前記整流部で整流された電圧により駆動されることを特徴とする発光素子駆動回路。
【請求項８】
請求項１〜７のいずれか１つに記載の発光素子駆動回路であって、
前記第２スイッチ部における充電経路および昇圧経路の切り替えの際に、前記電源電圧昇圧部に対する電源電圧の供給が一時的に中断されるように前記第２スイッチ部の動作を制御するシーケンス制御部を備えて構成されたことを特徴とする発光素子駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば光通信などの分野において、半導体レーザや発光ダイオード等の発光素子を駆動する回路に関し、特に、低電圧かつ高速駆動が可能な発光素子駆動回路に関する。
【０００２】
【従来の技術】
例えば、光伝送装置などの発光素子を用いる装置における光送信部では、送信する電気信号のデータを光信号に変換するために、発光素子駆動回路が備えられる。また、光ディスク装置、レーザプリンタなどの発光素子を有する情報機器でも、光伝送装置の場合と同様に、発光素子駆動回路が備えられる。
【０００３】
図２２は、例えば、高速光通信用の発光素子駆動回路の一般的な構成例を示す図である。
図２２の回路構成では、電流源１、発光素子２および差動型の電流スイッチ３が、電源電圧ＶＤＤの印加される端子と接地端子との間に配置され、電流源１で発生する一定の電流の経路が、電流スイッチ３により送信データ信号ＤＡＴＡおよび反転送信データ信号ＸＤＡＴＡに従って切り替え制御されて、発光素子２が駆動される。また、ここで用いる電流源１としては、複数のトランジスタを用いたカレントミラー回路等を使用することが一般的である。
【０００４】
ところで、近年、各種の情報・通信関連機器で使用されるディジタル用のＣＭＯＳ−ＬＳＩは、低消費電力化の要求およびプロセスの微細化に伴って低電源電圧化が進んでいる。現状では、電源電圧が２．５Ｖから１Ｖ台にまで下がってきている。このように各種機器の低電源電圧化が進むと、供給される電源電圧が発光素子を駆動するために必要な電圧よりも低くなり、電源電圧を昇圧するなど措置が必要になってくる。
【０００５】
電源電圧の昇圧が行われる従来の発光素子駆動回路としては、例えば、実開平６−７３７１３号公報等に記載されたものがある。この従来の駆動回路は、カメラなどに使用される発光素子について、コンデンサの充放電により発光素子を電源電圧よりも高い電圧で駆動する構成である。また、発光素子を駆動するスイッチング素子が、モータを駆動する公知のブリッジ回路のそれと共有化され、発光素子の駆動回路とカメラのシステムを構成する他の回路とが電気的に分離されることで、システム全体の小型化と信頼性の向上を図っている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような従来の発光素子駆動回路は、高速変調が要求される光通信用の発光素子駆動回路として考えると、低電源電圧化への対応は可能であるが、高速変調を安定に行うという点では問題があった。
【０００７】
すなわち、高速光通信用の発光素子駆動回路では、前述したように、安定した一定の駆動電流を発光素子２に供給するために電流源１が設けられ、該電流源１としては、複数のトランジスタを用いたカレントミラー回路が使用されることが多い。このようなカレントミラー回路はトランジスタに寄生容量があるため、これを電流源１に用いて発光素子２を直接変調すると、充放電電流が上記の寄生容量に流れる間、発光素子２に供給される駆動電流の値が過渡的に不安定となり、高速変調を行うことが困難になってしまう。高速変調を安定して行うためには、コンデンサの充放電の制御と同時に、電流源１の動作制御が発光素子２の駆動状態に応じて必要になる。
【０００８】
本発明は上記の点に着目してなされたもので、低電源電圧化に対応可能で、かつ、安定した高速変調が実現される光通信用の発光素子駆動回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明の発光素子駆動回路は、電流源で発生する一定の電流により発光素子を駆動する発光素子駆動回路において、前記発光素子を発光させるか否かを定めるデータ信号に従って、前記電流源に流れる電流の経路の一部を、前記発光素子を含んだ発光経路、および、前記発光素子を除いた消光経路のいずれかに切り替える第１スイッチ部と、電源電圧の供給により充電された電荷を基に電源電圧の昇圧を行う電源電圧昇圧部と、前記データ信号に対応した制御信号に従って、前記電流源に流れる電流の経路の一部を、前記電源電圧昇圧部の充電を行う充電経路、および、前記電源電圧昇圧部で昇圧された電源電圧を前記発光素子に印加する昇圧経路のいずれかに切り替える第２スイッチ部と、を備え、前記第１および第２スイッチ部によって切り替えられる電流の経路が、前記発光素子の駆動状態に関係なく前記電流源を通るようにしたものである。
【００１０】
かかる構成では、データ信号および制御信号に従って第１スイッチ部および第２スイッチ部がそれぞれ動作することにより、発光素子の駆動状態（発光または消光）に応じて、電流源に流れる電流の経路が切り替えられ、電源電圧昇圧部で昇圧された電源電圧が発光素子に印加されて駆動される。このとき、切り替えられる電流経路は、発光素子の駆動状態に関係なく電流源を通るため、電流源が継続的に作動した状態となる。これにより、発光素子の安定した高速変調が可能になる。
【００１１】
また、上記の発光素子駆動回路について、前記電源電圧昇圧部は、第１端子および第２端子を有するコンデンサを含み、前記第２スイッチ部は、前記充電経路のとき、前記コンデンサの第１端子に前記電源電圧を印加すると共に、前記コンデンサの第２端子を前記電流源に繋がる経路に接続し、前記昇圧経路のとき、前記コンデンサの第２端子に前記電源電圧を印加すると共に、前記コンデンサの第１端子を前記発光素子に接続するようにしてもよい。
【００１２】
かかる構成では、コンデンサの充電および放電（昇圧）の切り替えが、第２スイッチ部により制御信号に従って行われ、コンデンサに蓄えられた電荷により電源電圧が昇圧されて発光素子に供給されるようになる。
【００１３】
上記の発光素子駆動回路の具体的な構成としては、前記制御信号が、前記データ信号と共通であり、前記データ信号が前記発光素子を消光状態にする論理のときには、前記第１および第２スイッチ部の切り替え動作によって、前記電源電圧の印加された前記コンデンサの第１端子、前記コンデンサの第２端子および前記電流源を順に流れる電流経路が形成されて、前記コンデンサの充電が行われ、前記データ信号が前記発光素子を発光状態にする論理のときには、前記第１および第２スイッチ部の切り替え動作によって、前記電源電圧の印加された前記コンデンサの第２端子、前記コンデンサの第１端子、前記発光素子および前記電流源を順に流れる電流経路が形成されて、前記発光素子が昇圧された電源電圧により駆動されるようにしてもよい。
【００１４】
かかる構成では、データ信号に従って第１、２スイッチ部がそれぞれ切り替わり、発光素子を消光状態にするときに、コンデンサの充電が行われ、発光素子を発光状態にするときに、コンデンサにより昇圧された電圧が発光素子に印加されるようになる。
【００１５】
前述の発光素子駆動回路の他の具体的な構成としては、前記制御信号が、前記データ信号が、前記発光素子を発光状態にする論理を含んだセル内のタイミングにあるか、前記セル外のタイミングにあるかを示すセル信号であり、前記セル信号がセル外のタイミングを示す論理のときには、前記第１および第２スイッチ部の切り替え動作によって、前記電源電圧の印加された前記コンデンサの第１端子、前記コンデンサの第２端子および前記電流源を順に流れる電流経路が形成されて、前記コンデンサの充電が行われ、前記セル信号がセル内のタイミングを示す論理であり、かつ、前記データ信号が前記発光素子を発光状態にする論理のときには、前記第１および第２スイッチ部の切り替え動作によって、前記電源電圧の印加された前記コンデンサの第２端子、前記コンデンサの第１端子、前記発光素子および前記電流源を順に流れる電流経路が形成されて、前記発光素子が昇圧された電源電圧により駆動されるようにしてもよい。
【００１６】
かかる構成では、データ信号に従って第１スイッチ部が切り替わり、セル信号に従って第２スイッチ部が切り替わるようになり、発光素子が発光状態にされることのないセル外のタイミングにおいてコンデンサの充電が行われるようになる。また、セル内のタイミングで発光素子を発光させるときには、コンデンサにより昇圧された電圧が発光素子に印加されるようになる。
【００１７】
また、上記の発光素子駆動回路については、前記セル信号がセル内のタイミングを示す論理であり、かつ、前記データ信号が前記発光素子を消光状態にする論理のときには、前記第１および第２スイッチ部の切り替え動作によって、前記コンデンサおよび前記発光素子を除いた電流経路が形成されるようにするのが好ましい。
【００１８】
かかる構成では、セル内のタイミングで発光素子を消光させるときに、コンデンサに蓄えられた電荷が無駄に消費されないような電流経路が形成されるようになる。
【００１９】
さらに、上記の発光素子駆動回路については、前記データ信号の有限の長さの範囲内に、前記発光素子を発光状態にする論理があるか否かを検出するデータ検出部を備え、該データ検出部の検出結果が前記セル信号として用いられる構成としてもよい。
【００２０】
かかる構成では、データ検出部において、データ信号の有限の長さの範囲内に、発光素子を発光状態にする論理があるか否かが検出され、セル信号に相当する信号が本回路内で生成されるようになる。
【００２１】
加えて、前述の発光素子駆動回路について、前記制御信号が、前記データ信号に同期したクロック信号に基づく信号および前記セル信号であり、前記コンデンサによって昇圧された電源電圧を整流して前記発光素子に印加する整流部を備え、前記セル信号がセル外のタイミングを示す論理であり、かつ、前記クロック信号に基づく信号が示す２つの論理のうちの一方のときには、前記第１および第２スイッチ部の切り替え動作によって、前記電源電圧の印加された前記コンデンサの第１端子、前記コンデンサの第２端子および前記電流源を順に流れる電流経路が形成されて、前記コンデンサの充電が行われ、前記セル信号がセル外のタイミングを示す論理であり、かつ、前記クロック信号に基づく信号が示す２つの論理のうちの他方のときには、前記第１および第２スイッチ部の切り替え動作によって、前記電源電圧の印加された前記コンデンサの第２端子、前記コンデンサの第１端子および前記整流部を順に流れる電流経路が形成され、前記セル信号がセル内のタイミングを示す論理であり、かつ、前記データ信号が前記発光素子を発光状態にする論理のときには、前記第１および第２スイッチ部の切り替え動作によって、前記整流部、前記発光素子および前記電流源を順に流れる電流経路が形成されて、前記発光素子が前記整流部で整流された電圧により駆動されるようにしてもよい。
【００２２】
かかる構成では、セル外のタイミングにおいて、クロック信号に基づく信号（クロック信号またはクロック信号を分周した信号）に従いコンデンサの充放電が行われ、セル内のタイミングにおいては、発光素子を発光状態にするときに、コンデンサで昇圧され整流部で整流された電圧が発光素子に印加されるようになる。
【００２３】
また、上述した発光素子駆動回路については、前記第２スイッチ部における充電経路および昇圧経路の切り替えの際に、前記電源電圧昇圧部に対する電源電圧の供給が一時的に中断されるように前記第２スイッチ部の動作を制御するシーケンス制御部を備えて構成されるようにしてもよい。
【００２４】
かかる構成では、充電経路および昇圧経路の切り替えの際に、電源電圧昇圧部がショートした状態になるのを回避すべく、シーケンス制御部によって第２スイッチ部の動作がシーケンス制御されるようになる。これにより、電源電圧昇圧部における不要な放電をなくして、電圧変換効率の低下を防ぐことが可能になる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
ここでは、最初に、本発明による発光素子駆動回路の基本的な構成および動作の概略を説明し、次に、具体的な実施形態について詳しく説明することにする。
【００２６】
図１は、本発明による発光素子駆動回路の基本構成を示す図である。
図１において、本発光素子駆動回路の基本構成は、電流源１、発光素子２、第１スイッチ部としての電流スイッチ３、電源電圧昇圧部としてのコンデンサ４および第２スイッチ部としての昇圧スイッチ５を有する。
【００２７】
電流源１は、発光素子２の駆動電流を発生する公知の電流源であって、例えば図２に示すようなカレントミラー回路等により構成される。図２の回路構成は、２つのｎチャネル型ＭＯＳＦＥＴを用いた１段構成の一般的なカレントミラー回路である。本駆動回路では、カレントミラー回路の出力端子１ｏが電流スイッチ３の端子３ａに接続される。なお、電流源１の具体的な回路構成はこれに限られるものではない。このようなカレントミラー回路では、図に示したようにＭＯＳＦＥＴの端子間に寄生容量Ｃgd，Ｃdsが発生するため、従来の駆動回路では、これらの寄生容量Ｃgd，Ｃdsが高速動作を妨げる要因となっていた。
【００２８】
発光素子２は、例えば半導体レーザ（レーザダイオード、以下ＬＤとする）等が用いられ、ＬＤのカソード端子が電流スイッチ３の端子３ｂに接続される。なお、ここでは発光素子２としてＬＤを使用する場合を示したが、本発明の駆動回路は、例えば発光ダイオード（ＬＥＤ）等を発光素子２として用いてもよい。
【００２９】
電流スイッチ３は、電流源１に接続する端子３ａと、発光素子２に接続する発光側の端子３ｂおよびコンデンサ４に接続する消光側の端子３ｃとの間の接続状態を、データ信号ＤＡＴＡまたは反転データ信号ＸＤＡＴＡに従って切り替えるものである。
【００３０】
コンデンサ４は、一方の端子４ａ（第１端子）が発光素子２のアノード端子および昇圧スイッチ５の端子５ｃに接続され、他方の端子４ｂ（第２端子）が電流スイッチ３の端子３ｃおよび昇圧スイッチ５の端子５ｂに接続される。このコンデンサ４には、電源電圧ＶＤＤを昇圧するための電荷が蓄えられる。
【００３１】
昇圧スイッチ５は、電源電圧ＶＤＤが印加される端子５ａと、コンデンサ４の端子４ｂに接続する放電側の端子５ｂおよびコンデンサ４の端子４ａに接続する充電側の端子５ｃとの間の接続状態を、制御信号Ｓｃに従って切り替えるものである。電源電圧ＶＤＤは、外部の電源等から与えられる所定の値の直流電圧であって、低電源電圧化によりこの電圧値が例えば１Ｖ台などのように低く設定される。また、制御信号Ｓｃは、データ信号ＤＡＴＡに対応したレベルが変化する信号であって、具体的な信号波形については後述の各実施形態で詳しく説明する。ここでは、データ信号ＤＡＴＡと同様の信号が制御信号Ｓｃとして用いられるものとして、以下の動作説明を行うことにする。
【００３２】
上記のような基本構成を有する発光素子駆動回路では、外部からの電源電圧ＶＤＤが昇圧スイッチ５の端子５ａに与えられた状態において、発光素子２の駆動状態（発光または消光）に応じて回路の電流経路が切り替えられることにより、電源電圧ＶＤＤの昇圧が行われる。
【００３３】
具体的には、図３のタイムチャートに示すように、まず、発光素子２を消光状態（ＬＤ＿ＯＦＦ）とするときには、データ信号ＤＡＴＡ（上段）がローレベルとなって、電流スイッチ３に送られる。また、制御信号Ｓｃもデータ信号ＤＡＴＡと同様にローレベルとなって、昇圧スイッチ５に送られる。
【００３４】
電流スイッチ３では、ローレベルのデータ信号ＤＡＴＡを受けて、電流源１に接続する端子３ａが消光側の端子３ｃに接続される。また、これと同時に、昇圧スイッチ５では、ローレベルの制御信号Ｓｃを受けて、電源電圧ＶＤＤの印加された端子５ａが充電側の端子５ｃに接続される。これにより、図１の破線矢印で示すように、昇圧スイッチ５、ノードＮ２、コンデンサ４、ノードＮ１、電流スイッチ３、電流源１の順に一定の電流が流れ、コンデンサ４の充電が行われる。このとき、図３の中段に示すように、ノードＮ１（コンデンサ４の端子４ｂ）の電位Ｖ(N1)は略０Ｖ（接地レベル）となり、ノードＮ２（コンデンサ４の端子４ａ）の電位Ｖ(N2)は、電源電圧ＶＤＤとなる。また、図３の下段に示すように、発光素子２への駆動電流ＩLDの供給は生じないため、発光素子２は消光状態となる。なお、上記のようなコンデンサ４の充電時においても、電流源１に対して電流が流れ込むため、電流源１は高速変調にも応答可能な安定した動作状態を維持している。
【００３５】
そして、発光素子２を発光状態（ＬＤ＿ＯＮ）にするときには、データ信号ＤＡＴＡおよび制御信号Ｓｃがそれぞれハイレベルとなり、電流スイッチ３では、端子３ａが発光側の端子３ｂに接続され、昇圧スイッチ５では、端子５ａが放電側の端子５ｂに接続される。これにより、図１の実線矢印で示すように、昇圧スイッチ５、ノードＮ１、コンデンサ４、ノードＮ２、発光素子２、電流スイッチ３、電流源１の順に一定の電流が流れるようになる。このとき、ノードＮ１の電位Ｖ(N1)は電源電圧ＶＤＤとなり、ノードＮ２の電位Ｖ(N2)は、電源電圧ＶＤＤの上にコンデンサ４の端子間電圧を足した、電源電圧ＶＤＤの約２倍の高い電圧レベルとなる。従って、昇圧された高い電圧が発光素子２に印加されて、発光素子２が発光するようになる。なお、発光時のノードＮ２の電位Ｖ(N2)は、発光素子２の発光によりコンデンサ４に蓄えられた電荷が消費されるため徐々に低下するが、発光素子２に供給される駆動電流ＩLDは、図３の下段に示すように電流源１によって一定に制御されているため、発光素子２の安定した発光動作が確保されている。
【００３６】
さらに、発光素子２を消光状態（ＬＤ＿ＯＦＦ）とするときには、データ信号ＤＡＴＡおよび制御信号Ｓｃがそれぞれローレベルとなって、前述した場合と同様に電流経路が切り替わってコンデンサ４の充電が行われる。
【００３７】
このように本発光素子駆動回路によれば、データ信号ＤＡＴＡおよび制御信号Ｓｃに従って電流スイッチ３および昇圧スイッチ５の動作を制御して電流経路を切り替え、発光素子２を消光させるタイミングでは、コンデンサ４に電荷を蓄えて充電を行い、発光素子２を発光させるタイミングでは、昇圧された電源電圧を発光素子２に印加するようにしたことで、低電源電圧化への対応が簡略な構成により実現できる。また、発光素子２の発光／消光状態に拘わらず電流が電流源１に流れ込むようにして、継続的に電流源１を動作させることで、従来のような寄生容量による電流源１の不安定動作が低減されるため、発光素子２の安定した高速変調が可能な駆動回路を実現できる。
【００３８】
次に、上述したような基本構成が適用された具体的な発光素子駆動回路の実施形態について説明する。
図４は、第１実施形態にかかる発光素子駆動回路の構成を示す図である。
【００３９】
図４に示す発光素子駆動回路は、上述の図１に示した基本構成について、電流スイッチ３が、例えば２つのｎチャネル型ＭＯＳＦＥＴ３１，３２を用いて構成されると共に、昇圧スイッチ５が、例えば２つのｐチャネル型ＭＯＳＦＥＴ５１，５２を用いて構成され、それら電流スイッチ３および昇圧スイッチ５の各動作が、データ信号ＤＡＴＡと反転データ信号ＸＤＡＴＡに従ってそれぞれ制御される構成としたものである。なお、電流源１、発光素子２およびコンデンサ４は、上述の基本構成において説明したものと同様である。
【００４０】
電流スイッチ３を構成する、ｎチャネル型ＭＯＳＦＥＴ３１は、データ信号ＤＡＴＡがゲート端子に印加され、ドレイン端子が発光素子２のカソード端子に接続され、ソース端子が電流源１の出力端子１ｏに接続される。また、ｎチャネル型ＭＯＳＦＥＴ３２は、反転データ信号ＸＤＡＴＡがゲート端子に印加され、ドレイン端子がコンデンサ４の端子４ｂに接続され、ソース端子が電流源１の出力端子１ｏに接続される。
【００４１】
昇圧スイッチ５を構成する、ｐチャネル型ＭＯＳＦＥＴ５１は、反転データ信号ＸＤＡＴＡがゲート端子に印加され、電源電圧ＶＤＤがソース端子に印加され、ドレイン端子がコンデンサ４の端子４ｂおよびｎチャネル型ＭＯＳＦＥＴ３２のドレイン端子に接続される。また、ｐチャネル型ＭＯＳＦＥＴ５２は、データ信号ＤＡＴＡがゲート端子に印加され、電源電圧ＶＤＤがソース端子に印加され、ドレイン端子がコンデンサ４の端子４ａおよび発光素子２に接続される。
【００４２】
ここでは具体的に、発光素子２としてＬＤを使用し、コンデンサ４としては容量が例えば１００ｎＦ等ものを使用し、電流源１は上述の図２に示したような一般的なカレントミラー回路で構成されるものとする。また、電源電圧ＶＤＤが１．８Ｖであって、データ信号ＤＡＴＡおよび反転データ信号ＸＤＡＴＡが、差動のＬＶ−ＣＭＯＳレベルでＬｏｗ＝０Ｖ、Ｈｉｇｈ＝１．８Ｖである場合を想定して動作を説明することにする。
【００４３】
上記のような発光素子駆動回路において、発光素子２を消光状態とするときには、ローレベル（０Ｖ）のデータ信号ＤＡＴＡが、ｎチャネル型ＭＯＳＦＥＴ３１およびｐチャネル型ＭＯＳＦＥＴ５２の各ゲート端子に入力されると同時に、ハイレベル（１．８Ｖ）の反転データ信号ＸＤＡＴＡが、ｎチャネル型ＭＯＳＦＥＴ３２およびｐチャネル型ＭＯＳＦＥＴ５１の各ゲート端子に入力される。これにより、ｎチャネル型ＭＯＳＦＥＴ３２およびｐチャネル型ＭＯＳＦＥＴ５２がそれぞれオンとなり、ｎチャネル型ＭＯＳＦＥＴ３１およびｐチャネル型ＭＯＳＦＥＴ５１がそれぞれオフとなる。従って、図４の破線矢印で示すように、ｐチャネル型ＭＯＳＦＥＴ５２、ノードＮ２、コンデンサ４、ノードＮ１、ｎチャネル型ＭＯＳＦＥＴ３２、電流源１の順に一定の電流が流れ、コンデンサ４の充電が行われる。
【００４４】
発光素子２を発光状態とするときには、ハイレベルのデータ信号ＤＡＴＡが、ｎチャネル型ＭＯＳＦＥＴ３１およびｐチャネル型ＭＯＳＦＥＴ５２の各ゲート端子に入力されると同時に、ローレベルの反転データ信号ＸＤＡＴＡが、ｎチャネル型ＭＯＳＦＥＴ３２およびｐチャネル型ＭＯＳＦＥＴ５１の各ゲート端子に入力される。これにより、ｎチャネル型ＭＯＳＦＥＴ３１およびｐチャネル型ＭＯＳＦＥＴ５１がそれぞれオンとなり、ｎチャネル型ＭＯＳＦＥＴ３２およびｐチャネル型ＭＯＳＦＥＴ５２がそれぞれオフとなる。従って、図４の実線矢印で示すように、ｐチャネル型ＭＯＳＦＥＴ５１、ノードＮ１、コンデンサ４、ノードＮ２、発光素子２、ｎチャネル型ＭＯＳＦＥＴ３１、電流源１の順に一定の電流が流れるようになり、昇圧されたノードＮ２の電位Ｖ(N2)が発光素子２に印加されて、発光素子２が発光状態となる。
【００４５】
このとき、昇圧された電圧が、昇圧スイッチ５のｐチャネル型ＭＯＳＦＥＴ５２のしきい値電圧Ｖth(p)による制限を受けることに注意を要する。すなわち、ノードＮ２の電位Ｖ(N2)が昇圧されることによって、ｐチャネル型ＭＯＳＦＥＴ５２のゲート・ドレイン間電圧がしきい値電圧Ｖth(p)の絶対値よりも大きくなると、ｐチャネル型ＭＯＳＦＥＴ５２がオンするため、コンデンサ４に蓄えられていた電荷がｐチャネル型ＭＯＳＦＥＴ５２を経由して放電されるようになる。このため、図５の中段に示すように、発光素子２に印加される昇圧されたノードＮ２の電位Ｖ(N2)は、ＶＤＤ（１．８Ｖ）＋｜Ｖth(p)｜となり、例えばしきい値電圧Ｖth(p)が０．８Ｖのｐチャネル型ＭＯＳＦＥＴ５２を使用した場合、昇圧された昇圧されたノードＮ２の電位Ｖ(N2)は２．６Ｖとなる。
【００４６】
このように第１実施形態の発光素子駆動回路によれば、電流スイッチ３および昇圧スイッチ５をＭＯＳＦＥＴを用いて構成し、各ＭＯＳＦＥＴの動作をデータ信号ＤＡＴＡおよび反転データ信号ＸＤＡＴＡに従って制御して、回路の電流経路を切り替え、コンデンサ４の充放電を行うようにしたことで、簡略な構成により電源電圧ＶＤＤを昇圧することができるとともに、発光素子２の発光／消光状態に拘わらず電流源１に対して継続的に電流が流れ込むようになるため、コンデンサ４の充放電による従来のような電流源１の不安定動作が低減されて、発光素子２の安定した高速変調が可能になる。
【００４７】
なお、上述した第１実施形態では、電流スイッチおよび昇圧スイッチをＭＯＳＦＥＴを用いて構成するようにしたが、本発明は、スイッチ動作の可能な公知の素子を用いて各スイッチを構成することが可能であり、例えば、接合型ＦＥＴ、ＭＥＳＦＥＴ等を用いるようにしても構わない。
【００４８】
また、本発光素子駆動回路における各回路部品は、個別部品で構成しても構わないし、ＣＭＯＳなどの半導体プロセスを利用してモノシリックに構成しても構わない。上記の内容は、以降の実施形態においても同様である。
【００４９】
さらに、本実施形態において、消光状態である時間が長く続く場合は、コンデンサ４の充電を完了すると電流源１が停止してしまうので、次に発光状態に切り替わる際に、電流源１の寄生容量を充放電するために発光素子２に流れる電流が不安定になって高速変調が困難となる可能性がある。したがって、本実施形態は消光状態の時間が規定されたシステムに対して適用するのが望ましい。
【００５０】
次に、本発明の第２実施形態について説明する。
第２実施形態では、光信号によるデータの伝送がいわゆるバースト伝送方式である場合に好適な発光素子駆動回路の一例を説明する。
【００５１】
図６は、第２実施形態にかかる発光素子駆動回路の構成を示す図である。ただし、第１実施形態の構成と同様の部分には同一の符号が付してあり、以下同様とする。
【００５２】
図６に示す発光素子駆動回路は、上述の図１に示した基本構成について、電流スイッチ３が、例えば３つのｎチャネル型ＭＯＳＦＥＴ３１，３２，３３を用いて構成されると共に、昇圧スイッチ５が、例えば２つのｐチャネル型ＭＯＳＦＥＴ５１，５２を用いて構成され、それら電流スイッチ３および昇圧スイッチ５の各動作が、セル信号ＣＥＬＬ、データ信号ＤＡＴＡおよび反転データ信号ＸＤＡＴＡに基づいて、それぞれ制御される構成としたものである。上記のセル信号は、図７の上段に示すように、バースト的に発生するデータを含んだセルがあるタイミングと、セルがないタイミングとを識別するための信号である。具体的には、例えばデータあり（セル内）のときにハイレベルとなり、データなし（セル外）のときにローレベルとなるようなセル信号ＣＥＬＬが、外部装置などから与えられるものとする。なお、電流源１、発光素子２およびコンデンサ４は、上述の基本構成において説明したものと同様である。
【００５３】
電流スイッチ３を構成する、ｎチャネル型ＭＯＳＦＥＴ３１は、ＮＯＲゲート６３からの出力信号がゲート端子に入力され、ドレイン端子が発光素子２のカソード端子に接続され、ソース端子が電流源１の出力端子１ｏに接続される。ＮＯＲゲート６３には、インバータ６１によって反転されたセル信号ＣＥＬＬと反転データ信号ＸＤＡＴＡとが入力されている。また、ｎチャネル型ＭＯＳＦＥＴ３２は、ＮＯＲゲート６２からの出力信号がゲート端子に入力され、ドレイン端子がノードＮ２（コンデンサ４の端子４ａ）に接続され、ソース端子が電流源１の出力端子１ｏに接続される。ＮＯＲゲート６２には、インバータ６１によって反転されたセル信号ＣＥＬＬとデータ信号ＤＡＴＡとが入力されている。さらに、ｎチャネル型ＭＯＳＦＥＴ３３は、インバータ６１からの出力信号がゲート端子に入力され、ドレイン端子がノードＮ１（コンデンサ４の端子４ｂ）に接続され、ソース端子が電流源１の出力端子１ｏに接続される。インバータ６１には、セル信号ＣＥＬＬが入力されている。
【００５４】
昇圧スイッチ５を構成する、ｐチャネル型ＭＯＳＦＥＴ５１は、インバータ６１からの出力信号がゲート端子に入力され、電源電圧ＶＤＤがソース端子に印加され、ドレイン端子がノードＮ１に接続される。また、ｐチャネル型ＭＯＳＦＥＴ５２は、セル信号ＣＥＬＬがゲート端子に入力され、電源電圧ＶＤＤがソース端子に印加され、ドレイン端子がノードＮ２に接続される。
【００５５】
上記のような構成の発光素子駆動回路では、バースト・データが発生していないセル外のタイミングにおいて、コンデンサ４の充電が行われ、バースト・データが発生しているセル内のタイミングにおいては、データのレベルに関係なくコンデンサ４の放電が行われるように、電流経路の切り替えが行われる。
【００５６】
具体的には、図７に示すように、データなし（セル外）のタイミングでは、セル信号ＣＥＬＬおよびデータ信号ＤＡＴＡがそれぞれローレベルとなり、反転データ信号ＸＤＡＴＡがハイレベルとなる。ローレベルのセル信号ＣＥＬＬは、ｐチャネル型ＭＯＳＦＥＴ５２のゲート端子に送られると共に、インバータ６１に入力される。インバータ６１で反転されてハイレベルとなった信号は、ｎチャネル型ＭＯＳＦＥＴ３３およびｐチャネル型ＭＯＳＦＥＴ５１の各ゲート端子、並びに、ＮＯＲゲート６２，６３にそれぞれ送られる。ＮＯＲゲート６２では、インバータ６１からの出力信号およびデータ信号ＤＡＴＡの論理和の否定が演算され、ローレベルの信号がｎチャネル型ＭＯＳＦＥＴ３２のゲート端子に送られる。さらに、ＮＯＲゲート６３では、インバータ６１からの出力信号および反転データ信号ＸＤＡＴＡの論理和の否定が演算され、ローレベルの信号がｎチャネル型ＭＯＳＦＥＴ３１のゲート端子に送られる。従って、ｐチャネル型ＭＯＳＦＥＴ５２およびｎチャネル型ＭＯＳＦＥＴ３３がそれぞれオンとなり、ｐチャネル型ＭＯＳＦＥＴ５１およびｎチャネル型ＭＯＳＦＥＴ３１，３２がそれぞれオフとなる。これにより、図６の破線矢印で示すように、ｐチャネル型ＭＯＳＦＥＴ５２、ノードＮ２、コンデンサ４、ノードＮ１、ｎチャネル型ＭＯＳＦＥＴ３３、電流源１の順に一定の電流が流れてコンデンサ４の充電が行われ、図７の中段に示すように、ノードＮ２の電位Ｖ(N2)が電源電圧ＶＤＤとなる。
【００５７】
なお、上記のようなセル外のタイミングでは、コンデンサ４の充電が完了すると電流源１への電流の流れ込みがなくなることになる。しかし、セル外では発光素子２を高速変調する必要がないため、電流源１の動作が停止しても発光素子２の駆動に影響を及ぼすことはない。
【００５８】
一方、データあり（セル内）のタイミングでは、データ信号ＤＡＴＡがローで消光になる場合と、データ信号ＤＡＴＡがハイレベルで発光になる場合において、さらに電流経路の切り替えが行われる。
【００５９】
具体的には、セル内において消光になるタイミングでは、データ信号ＤＡＴＡがローレベルとなり、セル信号ＣＥＬＬおよび反転データ信号ＸＤＡＴＡがそれぞれハイレベルとなる。これにより、ｐチャネル型ＭＯＳＦＥＴ５２は、ハイレベルのセル信号ＣＥＬＬを受けてオフとなり、ｐチャネル型ＭＯＳＦＥＴ５１は、インバータ６１で反転されたローレベルの信号を受けてオンとなる。また、ｎチャネル型ＭＯＳＦＥＴ３３は、インバータ６１で反転されたローレベルの信号を受けてオフとなり、ｎチャネル型ＭＯＳＦＥＴ３２は、ＮＯＲゲート６２から出力されるハイレベルの信号を受けてオンとなり、ｎチャネル型ＭＯＳＦＥＴ３１は、ＮＯＲゲート６３から出力されるローレベルの信号を受けてオフとなる。従って、図６の一点鎖線矢印で示すように（一部は実線と重なっている）、ｐチャネル型ＭＯＳＦＥＴ５１、ノードＮ１、コンデンサ４、ノードＮ２、ｎチャネル型ＭＯＳＦＥＴ３２、電流源１の順に一定の電流が流れるようになる。このとき、図７の中段に示すように、ノードＮ２の電位Ｖ(N2)は、ＶＤＤ＋｜Ｖth(p)｜に昇圧されるが、発光素子２を通る経路には電流が流れないため発光素子２は消光状態となる。
【００６０】
また、セル内において発光になるタイミングでは、セル信号ＣＥＬＬおよびデータ信号ＤＡＴＡがそれぞれハイレベルとなり、反転データ信号ＸＤＡＴＡがローレベルとなる。これにより、ｐチャネル型ＭＯＳＦＥＴ５２は、ハイレベルのセル信号ＣＥＬＬを受けてオフとなり、ｐチャネル型ＭＯＳＦＥＴ５１は、インバータ６１で反転されたローレベルの信号を受けてオンとなる。また、ｎチャネル型ＭＯＳＦＥＴ３３は、インバータ６１で反転されたローレベルの信号を受けてオフとなり、ｎチャネル型ＭＯＳＦＥＴ３２は、ＮＯＲゲート６２から出力されるローレベルの信号を受けてオフとなり、ｎチャネル型ＭＯＳＦＥＴ３１は、ＮＯＲゲート６３から出力されるハイレベルの信号を受けてオンとなる。従って、図６の実線矢印で示すように、ｐチャネル型ＭＯＳＦＥＴ５１、ノードＮ１、コンデンサ４、ノードＮ２、発光素子２、ｎチャネル型ＭＯＳＦＥＴ３１、電流源１の順に一定の電流が流れ、昇圧されたノードＮ２の電位Ｖ(N2)が発光素子２に印加されて、発光素子２が発光状態となる。
【００６１】
なお、上記のような回路構成では、セル内において、コンデンサ４に蓄えられた電荷が発光／消光に関係なく放電されるため、１つのセルの長さ等の条件に応じてコンデンサ４の容量を設定する必要がある。具体的な設定の一例を次に示す。
【００６２】
例えば、発光素子２についての最大駆動電流値Ｉが１００ｍＡ、１つのセルの長さに相当する時間Ｔが３μｓ（ただし、許容セル数を１セルとする）、ｐチャネル型ＭＯＳＦＥＴ５２のしきい値電圧Ｖth(p)が０．８Ｖ、発光素子２および駆動回路に必要な電圧ＶLDDが２．５Ｖ以上であるような条件で本回路を使用すると、コンデンサ４の容量Ｃ１の大きさは、蓄えられる電荷をＱ、端子間の電位差をΔＶとして、Ｑ＝Ｃ１・ΔＶ＝Ｉ・Ｔの関係を使用し、次の条件を満足するように設計すればよい。
【００６３】
0004376385.tif 000002
上記のような使用条件においては、例えば３．３μＦ等の容量を有するコンデンサを使用することが可能である。
【００６４】
このように第２実施形態によれば、バースト伝送方式においては、セル信号ＣＥＬＬ等を利用して電流経路の切り替え制御を行い、セル外のタイミングではコンデンサ４を充電し、セル内のタイミングではコンデンサ４を放電するようにしても、第１実施形態の場合と同様な効果を得ることが可能である。
【００６５】
なお、第２実施形態では、セル内でデータ信号がローレベルとなるタイミングにおいて、コンデンサ４に蓄えられた電荷が放電されるような回路構成としているが、例えば、図８に示す回路構成となるように変形することによって、消光時にコンデンサ４の電荷を無駄に消費するようなことが回避される。すなわち、図８の回路構成では、ノードＮ２に接続していたｎチャネル型ＭＯＳＦＥＴ３２のドレイン端子を、電源電圧ＶＤＤが印加されるｐチャネル型ＭＯＳＦＥＴ５１，５２の共通接続点に接続するようにしたものである。これにより、セル内における消光時の電流経路が、図８の一点鎖線矢印で示すように、コンデンサ４を経由することなくｎチャネル型ＭＯＳＦＥＴ３２から電流源１に向かうものとなる。このような回路構成とすることにより、セル内にある状態をより長い時間保つことが可能になる。
【００６６】
次に、本発明の第３実施形態について説明する。
上述の第２実施形態がセル信号を利用してセル外のタイミングでコンデンサを充電するように電流経路を切り替える構成であったのに対して、第３実施形態は、さらにクロック信号も利用してセル外のタイミングでコンデンサを充電するようにした一例を示すものである。
【００６７】
図９は、第３実施形態にかかる発光素子駆動回路の構成を示す図である。
図９に示す発光素子駆動回路は、前述の図６に示した第２実施形態について、データ信号ＤＡＴＡに同期したクロック信号ＣＬＫが外部等より与えられ、該クロック信号ＣＬＫを分周回路６４にて分周してクロック信号ＣＬＫ’を生成し、そのクロック信号ＣＬＫ’と、第２実施形態でも用いた、セル信号ＣＥＬＬ、データ信号ＤＡＴＡおよび反転データ信号ＸＤＡＴＡとに基づいて、電流スイッチ３および昇圧スイッチ５の各動作がそれぞれ制御される。また、後述するように、昇圧されたノードＮ２の電位はクロック信号ＣＬＫ’に従って変動するため、整流器７１およびコンデンサ７２を付加して整流を行い、昇圧された電源電圧の安定化を図っている。
【００６８】
分周回路６４は、例えば、直列に接続された２つのＤフリップフロップ６４ａ，６４ｂ等を用いて構成される。Ｄフリップフロップ６４ａは、外部から与えられるクロック信号ＣＬＫがクロック入力端子に入力され、データ入力端子と反転データ出力端子とが互いに接続される。また、Ｄフリップフロップ６４ｂは、Ｄフリップフロップ６４ａのデータ出力端子から出力される信号がクロック入力端子に入力され、データ入力端子と反転データ出力端子とが互いに接続される。このＤフリップフロップ６４ｂのデータ出力端子から出力される信号は、クロック信号ＣＬＫの周波数を分周したクロック信号ＣＬＫ’となり、ＮＡＮＤゲート６５に入力される。ＮＡＮＤゲート６５には、インバータ６６で反転されたセル信号ＣＥＬＬも入力されていて、クロック信号ＣＬＫ’および反転されたセル信号ＣＥＬＬの論理積の否定が演算され、該演算結果がｐチャネル型ＭＯＳＦＥＴ５２のゲート端子およびインバータ６１に送られる。また、インバータ６６で反転されたセル信号ＣＥＬＬはＮＯＲゲート６２，６３にもそれぞれ送られる。
【００６９】
整流器７１は、例えば、コンデンサ４の端子４ａ等が接続するノードＮ２と、発光素子２のアノード端子等が接続するノードＮ３との間で、ノードＮ２からノードＮ３への向きを順方向として接続される。また、コンデンサ７２は、ノードＮ３と接地端子の間に接続される。
【００７０】
上記のような構成の発光素子駆動回路では、バースト・データが発生していないセル外のタイミングにおいて、分周されたクロック信号ＣＬＫ’に従いコンデンサ４およびコンデンサ７２の充電が行われ、バースト・データが発生しているセル内のタイミングにおいては、データのレベルに関係なくコンデンサ７２の放電が行われるように、電流経路の切り替えが行われる。
【００７１】
具体的には、図１０に示すように、データなし（セル外）のタイミングでは、セル信号ＣＥＬＬおよびデータ信号ＤＡＴＡがそれぞれローレベルとなり、図示しない反転データ信号ＸＤＡＴＡがハイレベルとなる。一方、分周されたクロック信号ＣＬＫ’は、データの有無（セル内外）に拘わらず、分周回路６４で設定された周期でハイレベルとローレベルを繰り返す。
【００７２】
セル外においてクロック信号ＣＬＫ’がハイレベルの場合を考えると、ハイレベルのクロック信号ＣＬＫ’およびインバータ６６から出力されるハイレベルの信号がＮＡＮＤゲート６５に送られ、該ＮＡＮＤゲート６５からはローレベルの信号がｐチャネル型ＭＯＳＦＥＴ５２およびインバータ６１に出力される。そして、インバータ６１で反転されたハイレベルの信号がｐチャネル型ＭＯＳＦＥＴ５１およびｎチャネル型ＭＯＳＦＥＴ３３にそれぞれ送られる。また、ローレベルのデータ信号ＤＡＴＡおよびインバータ６６で反転されたハイレベルの信号がＮＯＲゲート６２に送られ、該ＮＯＲゲート６２からはローレベルの信号がｎチャネル型ＭＯＳＦＥＴ３２に送られる。さらに、ハイレベルの反転データ信号ＸＤＡＴＡおよびインバータ６６で反転されたハイレベルの信号がＮＯＲゲート６３に送られ、該ＮＯＲゲート６３からはローレベルの信号がｎチャネル型ＭＯＳＦＥＴ３１に送られる。従って、ｐチャネル型ＭＯＳＦＥＴ５２およびｎチャネル型ＭＯＳＦＥＴ３３がそれぞれオンし、ｐチャネル型ＭＯＳＦＥＴ５１およびｎチャネル型ＭＯＳＦＥＴ３１，３２がそれぞれオフする。これにより、図９の破線矢印で示すように、ｐチャネル型ＭＯＳＦＥＴ５２、ノードＮ２、コンデンサ４、ノードＮ１、ｎチャネル型ＭＯＳＦＥＴ３３、電流源１の順に一定の電流が流れてコンデンサ４の充電が行われる。
【００７３】
また、セル外でクロック信号ＣＬＫ’がローレベルとなったときには、ＮＡＮＤゲート６５からハイレベルの信号が出力され、インバータ６１からはローレベルの信号が出力されて、ｐチャネル型ＭＯＳＦＥＴ５１がオンし、ｐチャネル型ＭＯＳＦＥＴ５２およびｎチャネル型ＭＯＳＦＥＴ３３がそれぞれオフする。また、ｎチャネル型ＭＯＳＦＥＴ３１，３２は、クロック信号ＣＬＫ’がハイレベルのときと同じくそれぞれオフとなる。これにより、図９の二点鎖線矢印で示すように、ｐチャネル型ＭＯＳＦＥＴ５１、ノードＮ１、コンデンサ４、ノードＮ２、整流器７１、ノードＮ３、コンデンサ７２の順に一定の電流が流れるようになる。このとき、ノードＮ２の電位Ｖ(N2)は、コンデンサ４に蓄えられて電荷によってＶＤＤ＋｜Ｖth(p)｜まで昇圧され、そして、整流器７１およびコンデンサ７２を電流が流れることでコンデンサ７２が充電される。
【００７４】
なお、整流器７１において端子間電圧分の電圧ドロップが発生するため、ｐチャネル型ＭＯＳＦＥＴ５２としてはしきい値電圧Ｖth(p)が高めの素子を用いるのが望ましく、例えば、しきい値電圧Ｖth(p)が１Ｖ程度の素子を使用するのが好適である。また、整流器７１の順方向動作時の動作電圧は、極力小さなものが望ましく、例えば、しきい値電圧Ｖth(r)が０．３Ｖ程度のＭＯＳトランジスタ等を用いた整流器を用いるのが好適である。上記のような回路部品を用いた場合、電源電圧ＶＤＤを１．８Ｖとすると、ノードＮ３の電位Ｖ(N3)は、約０．７（＝１−０．３）Ｖだけ昇圧されて約２．５Ｖで安定になる。
【００７５】
上記のようにして、セル外のタイミングにおいては分周されたクロック信号に従ってコンデンサ４，７２の充電が行われる。なお、このとき、コンデンサ４，７２の充電が完了すると電流源１への電流の流れ込みがなくなることになるが、セル外では発光素子２を高速変調する必要がないため、電流源１の動作が停止しても発光素子２の駆動に影響を及ぼすことはない。
【００７６】
一方、セル内のタイミングでは、ハイレベルのセル信号ＣＥＬＬがインバータ６６で反転されてローレベルとなってＮＡＮＤゲート６５に送られるため、該ＮＡＮＤゲート６５からは、クロック信号ＣＬＫ’のレベルに関係なくハイレベルの信号が出力される。これにより、第２実施形態におけるセル内のタイミングの場合と同様にして、ｐチャネル型ＭＯＳＦＥＴ５１がオンし、ｐチャネル型ＭＯＳＦＥＴ５２およびｎチャネル型ＭＯＳＦＥＴ３３がそれぞれオフするとともに、データ信号ＤＡＴＡおよび反転データ信号ＸＤＡＴＡのレベルに応じてｎチャネル型ＭＯＳＦＥＴ３２および３１がスイッチ動作する。
【００７７】
具体的には、データ信号がハイレベルのとき、ｎチャネル型ＭＯＳＦＥＴ３１がオンし、ｎチャネル型ＭＯＳＦＥＴ３２がオフして、図９の実線矢印で示すように、コンデンサ７２、ノードＮ３、発光素子２、ｎチャネル型ＭＯＳＦＥＴ３１、電流源１の順に一定の電流が流れて、昇圧されたノードＮ３の電圧Ｖ(N3)が発光素子２に印加されて発光状態となる。
【００７８】
また、データ信号がローレベルのときには、ｎチャネル型ＭＯＳＦＥＴ３２がオンし、ｎチャネル型ＭＯＳＦＥＴ３１がオフして、図９の一点鎖線矢印で示すように、コンデンサ７２、ノードＮ３、ｎチャネル型ＭＯＳＦＥＴ３２、電流源１の順に一定の電流が流れて、発光素子２が消光状態となる。図１０の下段には、発光素子２に与えられる駆動電流ＩLDの変化の様子を示しておく。
【００７９】
このように第３実施形態によれば、セル信号ＣＥＬＬに応じてセル外のタイミングを判断し、分周したクロック信号ＣＬＫ’に従ってコンデンサの充電を行うようにしても、第２実施形態の場合と同様な効果を得ることが可能である。また、整流器７１およびコンデンサ７２を設けたことで、クロック信号ＣＬＫ’に応じた電圧の変動が安定化されて、昇圧された高い電源電圧を発光素子２に印加することができる。
【００８０】
なお、上述した第３実施形態では、クロック信号ＣＬＫを分周回路６４で分周してスイッチ制御に用いるようにしたが、本発明は、分周を行うことなくクロック信号ＣＬＫを直接制御に用いることも可能である。また、分周の割合は、クロック信号ＣＬＫの周波数に応じて適宜に設定することができる。
【００８１】
さらに、セル外のタイミングにおいて、電流が電流源１に流れ込む回路構成としたが、例えば図１１に示すように、ｎチャネル型ＭＯＳＦＥＴ３３のソース端子を接地するようにしても構わない。このような回路構成にすることで、コンデンサの充電時間を短縮することが可能になる。
【００８２】
加えて、セル内のタイミングにおいて、コンデンサ７２に蓄えられた電荷が放電されるような回路構成としているが、例えば、図１２に示す回路構成となるように変形することによって、消光時にコンデンサ７２の電荷を無駄に消費するようなことが回避される。すなわち、図１２の回路構成では、ノードＮ３に接続していたｎチャネル型ＭＯＳＦＥＴ３２のドレイン端子を、電源電圧ＶＤＤが印加されるｐチャネル型ＭＯＳＦＥＴ５１，５２の共通接続点に接続するようにしたものである。これにより、セル内における消光時の電流経路が、図１２の一点鎖線矢印で示すように、ｎチャネル型ＭＯＳＦＥＴ３２から電流源１に向かうものとなって、本回路のさらなる低消費電力化と共に、セル内にある状態をより長い時間保つことが可能になる。
【００８３】
次に、本発明の第４実施形態について説明する。
第４実施形態は、上述した第３実施形態について、外部等から与えられていたセル信号ＣＥＬＬを、データ信号ＤＡＴＡを基に回路内部で生成するように改良を加えた一例を示すものである。
【００８４】
図１３は、第４実施形態にかかる発光素子駆動回路の構成を示す図である。
図１３に示す発光素子駆動回路は、例えば前述の図１２に示した第３実施形態について、データ信号ＤＡＴＡを基に、セル信号ＣＥＬＬに相当するデータ検出信号ＤＡＴＡ−ＤＥＴを生成するデータ検出部８を設け、ＮＯＲゲート６２，６３およびインバータ６６を省略するようにした構成である。上記以外の回路構成は図１２に示した回路構成と同様である。
【００８５】
図１４は、データ検出部８の具体的な回路構成の一例を示す図である。
図１４において、データ検出部８は、８つのＤフリップフロップＦ１〜Ｆ８からなるシフトレジスタ８１と、各ＤフリップフロップＦ１〜Ｆ８の反転データ出力信号のＮＡＮＤを演算するＮＡＮＤゲート８２と、該ＮＡＮＤゲート８２の出力信号をデータ入力としてデータ検出信号ＤＡＴＡ−ＤＥＴを出力するＤフリップフロップ８３とを有する。
【００８６】
シフトレジスタ８１の各ＤフリップフロップＦ１〜Ｆ８は、クロック信号ＣＬＫがクロック入力端子にそれぞれ入力される。初段のＤフリップフロップＦ１は、入力データ信号ＤＡＴＡ−ＩＮがデータ入力端子Ｄに入力され、データ出力端子ＱがＤフリップフロップＦ２のデータ入力端子に接続され、反転データ出力端子ＸＱがＮＡＮＤゲート８２の入力端子に接続される。２段目以降の各ＤフリップフロップＦ２〜Ｆ８は、隣り合うＤフリップフロップのデータ出力端子Ｑとデータ入力端子Ｄとが互いに接続され、各々の反転データ出力端子ＸＱがＮＡＮＤゲート８２の入力端子にそれぞれ接続される。なお、ここでは、５段目のＤフリップフロップＦ５のデータ出力および反転データ出力が、データ信号ＤＡＴＡおよび反転データ信号ＸＤＡＴＡとして取り出され、図１３に示したｎチャネル型ＭＯＳＦＥＴ３１および３２の各ゲート端子に送られるものとする。
【００８７】
ＮＡＮＤゲート８２は、各ＤフリップフロップＦ１〜Ｆ８の反転データ出力の論理積の否定を演算して、該演算結果を示す信号をＤフリップフロップ８３のデータ入力端子Ｄに送る。Ｄフリップフロップ８３は、クロック信号ＣＬＫがクロック入力端子に入力されていて、ＮＡＮＤゲート８２からの出力信号を受けて、データ出力端子Ｄからデータ検出信号ＤＡＴＡ−ＤＥＴを出力する、このデータ検出信号ＤＡＴＡ−ＤＥＴが、図１３に示したＮＡＮＤゲート６５に送られる。なお、ＮＡＮＤゲート６５には、第３実施形態の場合と同様に、分周回路６４で分周されたクロック信号ＣＬＫ’が入力されている。
【００８８】
ここで、上記データ検出部８の動作について簡単に説明する。
データ検出部８では、図１５に示すように、データ信号ＤＡＴＡのローレベルが続いた後ハイレベルに転じる４ビット前に、データ検出信号がデータ有りを示すハイレベルとなり、また、データ信号ＤＡＴＡのローレベルが８ビット以上連続する場合に、データ信号ＤＡＴＡの最後のハイレベル後の４ビット間について、データ検出信号がハイレベルとなるような動作が行われる。
【００８９】
具体的には、シフトレジスタ８１への入力データ信号ＤＡＴＡ−ＩＮが、ローレベルを示す「０」で連続する状態と、ハイレベルを示す「１」を含んだ状態との間で切り替わるとき、データ検出部８の各部の論理値は、次の表１に示すように変化する。
【００９０】
【表１】
0004376385.tif 000003
【００９１】
表１より、シフトレジスタ８１によって５ビット分だけ遅延された入力データ信号ＤＡＴＡ−ＩＮがデータ信号ＤＡＴＡとして出力されるとともに、そのデータ信号ＤＡＴＡが「０」から「１」に変化する４ビット前に、データ検出信号ＤＡＴＡ−ＤＥＴが「０」から「１」に変化し、データ信号ＤＡＴＡが「１」から「０」に変化した４ビット後に、データ検出信号ＤＡＴＡ−ＤＥＴが「１」から「０」に変化する様子がわかる。
【００９２】
このようにデータ検出部８で生成されるデータ検出信号ＤＡＴＡ−ＤＥＴは、データ信号ＤＡＴＡの「１」を検出してハイレベルとなり、データ信号ＤＡＴＡの「０」連続を検出してローレベルとなるので、上述の第３実施形態で用いたセル信号ＣＥＬＬに相当する信号が、本回路内で生成されることになる。そして、このデータ検出信号ＤＡＴＡ−ＤＥＴが、ＮＡＮＤゲート６５に送られ、第３実施形態の場合と同様にして、各スイッチの動作が制御され電流経路の切り替えが行われるようになる。
【００９３】
上記のように第４実施形態では、データ信号ＤＡＴＡおよびクロック信号ＣＬＫを用いてデータ検出信号ＤＡＴＡ−ＤＥＴを生成するようにしたことで、セル信号ＣＥＬＬが与えられないシステムであっても、発光素子２を高い電圧で高速に駆動することが可能である。このような回路構成は、バースト伝送方式に限らず、通常の連続伝送方式に対しても適用可能であるという利点がある。
【００９４】
なお、上述した第４実施形態では、デジタル回路で構成されたデータ検出部８を用いる場合について説明したが、本発明に適用されるデータ検出部８の回路構成はこれに限られるものではない。
【００９５】
図１６は、アナログ回路を使用してデータ検出部を構成した一例を示す図である。
図１６のデータ検出部８’では、入力データ信号ＤＡＴＡ−ＩＮが２つのＤフリップフロップｆ１，ｆ２によって遅延されて、データ信号ＤＡＴＡおよび反転データ信号ＸＤＡＴＡが生成される。また、ＭＯＳＦＥＴ８４ａ〜８４ｆ、電流源８５ａ，８５ｂ、インバータ８６およびコンデンサ８７で構成されるアナログ回路により、入力データ信号ＤＡＴＡ−ＩＮを基にデータ検出信号ＤＡＴＡ−ＤＥＴが生成される。
【００９６】
このアナログ回路は、ｐチャネル型ＭＯＳＦＥＴ８４ａ，８４ｂおよびｎチャネル型ＭＯＳＦＥＴ８４ｃ，８４ｄが、電源電圧端子と接地端子の間に直列に接続される。ｐチャネル型ＭＯＳＦＥＴ８４ｂおよびｎチャネル型ＭＯＳＦＥＴ８４ｃの共通の接続点には、一端が接地されたコンデンサ８７の他端が接続されると共に、インバータ８６の入力端子が接続される。このインバータ８６の出力信号がデータ検出信号ＤＡＴＡ−ＤＥＴとなる。また、電源電圧端子と接地端子の間には、ｐチャネル型ＭＯＳＦＥＴ８４ｅおよび電流量Ｉ１の電流源８５ａ、並びに、電流量Ｉ２の電流源８５ｂおよびｎチャネル型ＭＯＳＦＥＴ８４ｆがそれぞれ接続されている。なお、電流量Ｉ２は電流量Ｉ１よりも十分に大きいものとする。ｐチャネル型ＭＯＳＦＥＴ８４ｅは、ゲート−ドレイン端子間が接続され、かつ、ゲート端子がｐチャネル型ＭＯＳＦＥＴ８４ａのゲート端子に接続されて、カレントミラーを形成している。また、ｎチャネル型ＭＯＳＦＥＴ８４ｆも、ゲート−ドレイン端子間が接続され、かつ、ゲート端子がｐチャネル型ＭＯＳＦＥＴ８４ｄのゲート端子に接続されて、カレントミラーを形成している。
【００９７】
上記のような構成のデータ検出部８’では、入力データ信号ＤＡＴＡ−ＩＮがローレベルのとき、ｐチャネル型ＭＯＳＦＥＴ８４ａからコンデンサ８７に向けて電流Ｉ１が流れてコンデンサ８７が充電される。一方、入力データ信号ＤＡＴＡ−ＩＮがハイレベルのときには、コンデンサ８７に蓄えられた電荷がｎチャネル型ＭＯＳＦＥＴ８４ｄを介して放電される。したがって、データ検出信号ＤＡＴＡ−ＤＥＴのレベルは、インバータ８６のしきい値電圧を基準として、コンデンサ８７に蓄えられた電荷に応じて切り替わるようになる。
【００９８】
具体的に、例えば、電流量Ｉ１が１００μＡ、電流量Ｉ１が１０ｍＡ、コンデンサ８７の容量値が３０ｐＦ、インバータ８６のしきい値電圧が０．９Ｖである場合の回路動作を、図１７を用いて説明する。
【００９９】
図１７の上段に示すようにローレベルの入力データ信号ＤＡＴＡ−ＩＮが続いているときは、ｐチャネル型ＭＯＳＦＥＴ８４ｂがオン、ｎチャネル型ＭＯＳＦＥＴ８４ｃがオフとなっているので、ｐチャネル型ＭＯＳＦＥＴ８４ａを介して供給される電流Ｉ１によってコンデンサ８７が充電されるので、コンデンサ８７が接続するノードＮ４の電位Ｖ(N4)は、図１７の３段目に示すように電源電圧ＶＤＤに張り付く。この結果、インバータ８６への入力信号がしきい値を超えて反転され、図１７の下段に示すようにローレベルのデータ検出信号ＤＡＴＡ−ＤＥＴが出力される。
【０１００】
次に、入力データ信号ＤＡＴＡ−ＩＮがハイレベルになると、ｐチャネル型ＭＯＳＦＥＴ８４ｂがオフ、ｎチャネル型ＭＯＳＦＥＴ８４ｃがオンとなるので、コンデンサ８７からｎチャネル型ＭＯＳＦＥＴ８４ｃ，８４ｄに向かって電流Ｉ２が流れて、コンデンサ８７の放電が行われる。これによりノードＮ４の電位Ｖ(N4)は降下し接地レベルに張り付き、データ検出信号ＤＡＴＡ−ＤＥＴはハイレベルに転じる。このデータ検出信号ＤＡＴＡ−ＤＥＴがハイレベルとなるまでに要する時間Ｔ１は、コンデンサ８７の電荷をＱ、容量値をＣ、端子間の電圧をΔＶ、電流値をＩとしたとき、Ｑ＝Ｃ・ΔＶ＝Ｉ・Ｔ１の関係を利用して計算すると次のようになる。
【０１０１】
0004376385.tif 000004
上記の場合、例えば１ビットが６．４３ｎｓの１５６Ｍｂ／ｓでは、入力データの「１」が１ビット以上存在することを検出できる。
【０１０２】
入力データ信号ＤＡＴＡ−ＩＮがローレベルになると、ｐチャネル型ＭＯＳＦＥＴ８４ｂがオン、ｎチャネル型ＭＯＳＦＥＴ８４ｃがオフとなるので、ノードＮ４の電位Ｖ(N4)は再び上昇し始めるが、インバータ８６のしきい値電圧を超える前に入力データ信号ＤＡＴＡ−ＩＮがハイレベルになると、上述したようにすぐに接地レベルに落ちて、データ検出信号ＤＡＴＡ−ＤＥＴはハイレベルのままとなる。
【０１０３】
その後、ローレベルの入力データ信号ＤＡＴＡ−ＩＮが連続すると、ノードＮ４の電位Ｖ(N4)は上昇してインバータ８６のしきい値電圧を超えるようになり、データ検出信号ＤＡＴＡ−ＤＥＴはローレベルに転じる。このデータ検出信号ＤＡＴＡ−ＤＥＴがローレベルとなるまでに要する時間Ｔ２は、上記の場合と同様に、Ｑ＝Ｃ・ΔＶ＝Ｉ・Ｔ１の関係を利用して計算すると次のようになる。
【０１０４】
0004376385.tif 000005
上記の場合、例えば１ビットが６．４３ｎｓの１５６Ｍｂ／ｓでは、入力データのローレベルが４２ビット続いたことに相当する。
【０１０５】
このようにアナログ回路を含んで構成されたデータ検出部８’を用いても、第４実施形態の場合と実質的に同等なデータ検出信号ＤＡＴＡ−ＤＥＴを生成することが可能である。
【０１０６】
次に、本発明の第５実施形態について説明する。
第５実施形態は、例えば上述した第２実施形態について、セル信号に代えて、データ信号が連続してローレベルとなるタイミングを検出した信号を用いるようにしたものである。
【０１０７】
図１８は、第５実施形態にかかる発光素子駆動回路の構成を示す図である。
図１８において、本発光素子駆動回路は、例えば上述の図８に示した回路構成について、データ検出回路９を設けると共に、該データ検出回路９から出力されるデータ検出信号ＤＡＴＡ−ＤＥＴを反転するインバータ６７を設けた構成である。
【０１０８】
データ検出回路９は、入力データ信号ＤＡＴＡ−ＩＮおよびクロック信号ＣＬＫの入力を受けて、入力データ信号ＤＡＴＡ−ＩＮが連続してローレベルとなるタイミングを検出してハイレベルのデータ検出信号ＤＡＴＡ−ＤＥＴを出力する。また、ここではデータ検出回路９がデータ信号ＤＡＴＡおよび反転データ信号ＸＤＡＴＡを生成して、ＮＯＲゲート６２および６３にそれぞれ出力する機能を備えているものとする。上記のような機能を有するデータ検出回路は一般的であるため、ここでの具体的な回路構成の説明は省略する。
【０１０９】
インバータ６７は、データ検出回路９からのデータ検出信号ＤＡＴＡ−ＤＥＴを反転して、ｐチャネル型ＭＯＳＦＥＴ５２、インバータ６１およびＮＯＲゲート５２，６３にそれぞれ送る。
【０１１０】
上記のような構成の発光素子駆動回路では、インバータ６７で反転されたデータ検出信号ＤＡＴＡ−ＤＥＴを、上述の第２実施形態で用いたセル信号ＣＥＬＬに代えて利用することで、第２実施形態の場合と同様の作用、効果が得られるようになる。また、この回路構成は、バースト伝送方式に限らず、通常の連続伝送方式にも適用できるという利点がある。
【０１１１】
次に、本発明の第６実施形態について説明する。
上述した第１〜５実施形態では、コンデンサ４の充放電を切り替えるときに、電源電圧端子に接続されていたコンデンサ４の一方の端子を電源電圧端子から開放し、電源電圧端子に接続されていなかったコンデンサ４の他方の端子を電源電圧端子に短絡する、２つの切り替え動作を同時に行っていた。この切り替えの際、コンデンサ４の充電経路のスイッチと放電（昇圧）経路のスイッチとが、一瞬の間同時にオンする可能性があった。この場合、２つのスイッチ動作によってコンデンサ４の２つの端子間がショートしてしまうため、せっかく充電した電荷を放電して電圧変換効率を低下させてしまうおそれがある。そこで、第６実施形態では、上記の切り替えの際に、充電経路のスイッチと昇圧経路のスイッチとを一度同時にオフさせてから他方をオンするようなシーケンス制御を行うようにしたものである。
【０１１２】
図１９は、第６実施にかかる発光素子駆動回路の構成を示す図である。
図１９に示す回路は、例えば上述の図８に示した回路構成について、遅延回路１００、インバータ１０１，１０４、ＮＡＮＤゲート１０２およびＮＯＲゲート１０３で構成されるシーケンス制御回路を付加したものである。
【０１１３】
遅延回路１００は、例えば図２０に示すように、入力されるセル信号ＣＥＬＬを、複数のインバータを用いて所定時間だけ遅延させて、ＮＡＮＤゲート１０２およびＮＯＲゲート１０３にそれぞれ出力する。ＮＡＮＤゲート１０２は、遅延回路１００からの出力信号とセル信号ＣＥＬＬとの論理積の否定を演算して、その結果を示す信号をｐチャネル型ＭＯＳＦＥＴ５１のゲート端子に送る。ＮＯＲゲート１０３は、遅延回路１００からの出力信号とセル信号ＣＥＬＬとの論理和の否定を演算して、その結果を示す信号をインバータ１０４およびｎチャネル型ＭＯＳＦＥＴ３３のゲート端子に送る。インバータ１０４は、ＮＯＲゲート１０３からの出力信号を反転してｐチャネル型ＭＯＳＦＥＴ５２のゲート端子に送る。インバータ１０１は、反転したセル信号ＣＥＬＬをＮＯＲゲート６２，６３にそれぞれ送る。
【０１１４】
上記のような回路構成におけるシーケンス制御について、図２１を用いて具体的に説明する。
図２１において、まず、セル外からセル内に切り替える際には、コンデンサ４への充電を行う充電経路のスイッチであるｐチャネル型ＭＯＳＦＥＴ５２およびｎチャネル型ＭＯＳＦＥＴ３３をオンからオフに切り替える。このとき、昇圧経路のスイッチであるｐチャネル型ＭＯＳＦＥＴ５１はオフされたままである。この状態で、充電経路および昇圧経路の各スイッチを一度同時にオフした状態が実現される。そして、遅延回路１００による遅延時間Ｔｄが経過した後に、ｐチャネル型ＭＯＳＦＥＴ５１をオフからオンに切り替えて、セル外からセル内への切り替えを完了する。
【０１１５】
一方、セル内からセル外に切り替える際には、上記の場合と逆の順序となる。すなわち、コンデンサ４の充電を行うために、昇圧経路のスイッチであるｐチャネル型ＭＯＳＦＥＴ５１をオンからオフに切り替える。このとき、充電経路のスイッチであるｐチャネル型ＭＯＳＦＥＴ５２およびｎチャネル型ＭＯＳＦＥＴ３３はオフされたままである。この状態で、充電経路および昇圧経路の各スイッチを一度同時にオフした状態が実現される。そして、遅延回路１００による遅延時間Ｔｄが経過した後に、ｐチャネル型ＭＯＳＦＥＴ５２およびｎチャネル型ＭＯＳＦＥＴ３３をオフからオンに切り替えて、セル内からセル外への切り替えを完了する。
【０１１６】
このように第６実施形態によれば、充電および昇圧（放電）の各電流経路の切り替えをシーケンス制御するようにしたことで、電流経路の切り替え時にコンデンサ４の２つの端子間がショートすることが回避されるため、電圧変換効率の低下を防いでより確実に電源電圧を昇圧することが可能になる。
【０１１７】
なお、上述した第１〜６実施形態では、発光を指示するハイレベルのデータ信号ＤＡＴＡや、バースト・データを含むセルの存在を示すハイレベルのセル信号等に基づいて、１回の昇圧を行う構成としたが、このような構成を複数段設けて、さらに高い電圧をい発生させることが可能であることは自明である。
【０１１８】
【発明の効果】
以上説明したように、本発明の発光素子駆動回路は、データ信号およびそれに対応した制御信号に従って第１および第２スイッチ部を制御して、電流源に流れる電流の経路を切り替えるようにしたことで、電源電圧昇圧部の充電により昇圧された電源電圧が発光素子に印加されると共に、発光素子の発光／消光状態に関係なく電流源が作動状態とされるため、低電源電圧化に対応可能であり、かつ、発光素子の安定した高速変調が可能な発光素子駆動回路を提供することができる。これにより、発光素子駆動回路およびそれを用いた各種の情報・通信機器の低消費電力化を図ることが可能になる。
【図面の簡単な説明】
【図１】本発明による発光素子駆動回路の基本構成を示す図である。
【図２】図１の回路に用いる電流源の構成例を示す図である。
【図３】本発明による発光素子駆動回路の基本的な動作を説明するタイムチャートである。
【図４】本発明の第１実施形態にかかる発光素子駆動回路の構成を示す図である。
【図５】同上第１実施形態の動作を説明するタイムチャートである。
【図６】本発明の第２実施形態にかかる発光素子駆動回路の構成を示す図である。
【図７】同上第２実施形態の動作を説明するタイムチャートである。
【図８】同上第２実施形態に関連する他の回路構成例を示す図である。
【図９】本発明の第３実施形態にかかる発光素子駆動回路の構成を示す図である。
【図１０】同上第３実施形態の動作を説明するタイムチャートである。
【図１１】同上第３実施形態に関連する他の回路構成例を示す図である。
【図１２】同上第３実施形態に関連するさらに別の回路構成例を示す図である。
【図１３】本発明の第４実施形態にかかる発光素子駆動回路の構成を示す図である。
【図１４】同上第４実施形態についてデータ検出部の具体例を示す回路図である。
【図１５】図１４のデータ検出部から出力される信号を説明する図である。
【図１６】同上第４実施形態に関連する他のデータ検出部の具体例を示す回路図である。
【図１７】図１６のデータ検出部から出力される信号を説明する図である。
【図１８】本発明の第５実施形態にかかる発光素子駆動回路の構成を示す図である。
【図１９】本発明の第６実施形態にかかる発光素子駆動回路の構成を示す図である。
【図２０】同上第６実施形態について遅延回路の具体例を示す図である。
【図２１】同上第６実施形態におけるシーケンス制御を説明するタイムチャートである。
【図２２】一般的な高速光通信用の発光素子駆動回路の構成例を示す図である。
【符号の説明】
１…電流源
２…発光素子
３…電流スイッチ
４，７２…コンデンサ
５…昇圧スイッチ
８，８’…データ検出部
９…データ検出回路
３１，３２，３３…ｎチャネル型ＭＯＳＦＥＴ
５１，５２…ｐチャネル型ＭＯＳＦＥＴ
６１…インバータ
６２，６３…ＮＯＲゲート
６４…分周回路
６５，８２…ＮＡＮＤゲート
７１…整流器
１００…遅延回路
【図１】
0004376385.tif 000006
【図２】
0004376385.tif 000007
【図３】
0004376385.tif 000008
【図４】
0004376385.tif 000009
【図５】
0004376385.tif 000010
【図６】
0004376385.tif 000011
【図７】
0004376385.tif 000012
【図８】
0004376385.tif 000013
【図９】
0004376385.tif 000014
【図１０】
0004376385.tif 000015
【図１１】
0004376385.tif 000016
【図１２】
0004376385.tif 000017
【図１３】
0004376385.tif 000018
【図１４】
0004376385.tif 000019
【図１５】
0004376385.tif 000020
【図１６】
0004376385.tif 000021
【図１７】
0004376385.tif 000022
【図１８】
0004376385.tif 000023
【図１９】
0004376385.tif 000024
【図２０】
0004376385.tif 000025
【図２１】
0004376385.tif 000026
【図２２】
0004376385.tif 000027