(57)【特許請求の範囲】
【請求項１】
複数個のチップスケールパッケージが装着される複数個のチップスケールパッケージ領域各々の第１領域に配置される複数個の第１信号端子と、
前記複数個のチップスケールパッケージが装着される複数個のチップスケールパッケージ領域各々の第２領域に、前記複数個の第１信号端子が配置される間隔より少なくとも一方向に広く配置される複数個の第２信号端子と、を備え、
前記複数本の第１信号端子の信号ライン及び前記複数個の第２信号端子間に共通に連結される共通信号ラインが外層面に配置され、
前記複数個の第１信号端子は、高周波で作動する信号を伝送するために用いられる、ことを特徴とするチップスケールパッケージが装着されるモジュールの回路基板。
【請求項２】
請求項１に記載の回路基板において、
前記複数個の第１信号端子は、データを伝送するための端子である、ことを特徴とするチップスケールパッケージが装着されるモジュールの回路基板。
【請求項３】
請求項１に記載の回路基板において、
前記複数個の第２信号端子は、前記高周波で作動する信号に比べて低周波で作動する信号を伝送するために用いられる、ことを特徴とするチップスケールパッケージが装着されるモジュールの回路基板。
【請求項４】
請求項３に記載の回路基板において、
前記複数個の第２信号端子は、アドレス・命令信号を伝送するための端子である、ことを特徴とするチップスケールパッケージが装着されるモジュールの回路基板。
【請求項５】
対向する両側に配置された上部及び下部表面領域を含んでいる底表面を備えるパッケージ本体と、
前記パッケージ本体によって支持される電子チップと、
前記電子チップと電気的に連結されており、前記パッケージ本体の底表面からマウントされている外側信号端子と、を備え、
前記外側信号端子は、電子チップの第１信号を伝達して前記底表面の上部表面領域からマウントされている第１端子セットと、電子チップの第２信号を伝達して前記底表面の下部表面領域からマウントされている第２端子セットと、を含んでおり、
ここで、前記第１信号の信号周波数は第２信号の信号周波数より低くて、端子の第１端子セット間の平均間隔は第２端子セット間の平均間隔より大きい、ことを特徴とするチップスケールパッケージ。
【請求項６】
請求項５に記載のチップスケールパッケージにおいて、
前記第１信号は電子チップのアドレス及び命令信号であって、前記第２信号は電子チップのデータ信号である、ことを特徴とするチップスケールパッケージ。
【請求項７】
直線上に離隔されている複数のチップスケールパッケージ領域と、前記チップスケールパッケージ領域全面に前記チップスケールパッケージが各々マウントされている主表面を含む基板本体と、前記チップスケールパッケージ領域各々は前記チップスケールパッケージ領域の対向する側面上に配置されている上部及び下部表面領域と、を含んでおり、
前記チップスケールパッケージ領域各々に配置されている電気的に伝導性の物質からなる複数の収容端子、を備え、
ここで、前記チップスケールパッケージ領域各々にある収容端子は、第１信号を伝達して底表面の上部表面領域からマウントされている第１端子セット、及び第２信号を伝達して底表面の下部表面領域からマウントされている第２端子セットを含んでおり、前記第１信号の信号周波数は前記第２信号の信号周波数より低くて、第１端子セット間の平均間隔が前記第２端子セット間の平均間隔より大きい、ことを特徴とするチップスケールパッケージ集積用印刷回路基板。
【請求項８】
請求項７に記載の印刷回路基板において、
前記第１信号はアドレス及び命令信号であり、前記第２信号はデータ信号である、ことを特徴とする印刷回路基板。
【請求項９】
複数個のチップスケールパッケージが装着される回路基板の設計方法において、
前記複数個のチップスケールパッケージが装着される複数個のチップスケールパッケージ領域各々の第１領域に複数個の第１信号端子を配置して、前記複数個のチップスケールパッケージ領域各々の第２領域に前記複数個の第１信号端子が配置される間隔より少なくとも一方向に広く複数個の第２信号端子を配置する段階と、
前記複数本の第１信号端子の信号ライン及び前記複数個の第２信号端子間に共通に連結される共通信号ラインを外層面に配置する段階と、を備え、
前記複数個の第１信号端子は、高周波で作動する信号を伝送するために用いられる、ことを特徴とするチップスケールパッケージが装着されるモジュールの回路基板の設計方法。
【請求項１０】
請求項９に記載の回路基板の設計方法において、
前記複数個の第１信号端子は、データを伝送するための端子である、ことを特徴とするチップスケールパッケージが装着されるモジュールの回路基板の設計方法。
【請求項１１】
請求項９に記載の回路基板の設計方法において、
前記複数個の第２信号端子は、前記高周波で作動する信号に比べて低周波で作動する信号を伝送するために用いられる、ことを特徴とするチップスケールパッケージが装着されるモジュールの回路基板の設計方法。
【請求項１２】
請求項１１に記載の回路基板の設計方法において、
前記複数個の第２信号端子は、アドレス、命令信号を伝送するための端子である、ことを特徴とするチップスケールパッケージが装着されるモジュールの回路基板の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チップスケールパッケージ(ＣＳＰ;Chip Scale Package)及び印刷回路基板(printed circuit board)に係り、特にはチップスケールパッケージがマウントされて集積できるようにする印刷回路基板に関するものであり、さらに詳細には前記チップスケールパッケージ外側端子のレイアウトの設計、及び印刷回路基板の信号線(ワイヤ)パターン及び端子に対応するレイアウトに関する。
【０００２】
【従来の技術】
チップの小型化及び高速化趨勢によってこれに用いられるパッケージ構造も漸次軽薄短小化の趨勢に発展している。
そして、チップの高速化によって従来の低速作動で問題にならなかったパッケージの電気的特性がチップの作動速度を制限する主要要因になる。
一方、パッケージの多くの要素中でも、チップの内部と外側を連結するパッケージピンの電気的な性質が高速作動の関鍵になるために、ピンの物理的な構造及び配置方式によっていろいろ多様なパッケージ構造が提案されてきた。
低速で作動するチップパッケージは、リードフレーム(lead frame)と前記パッケージの一側面に一次元的に配置された複数のピンを備えており、前記リードフレームを利用してパッケージの辺に一定な間隔を置いて、複数個のピンを一次元的に配置する場合が大部分であった。
【０００３】
しかし、この方法はパッケージの大きさが小型化されるによって収容することができる最大ピン数に制限が生じるようになり、チップ内部のボンディングパッドとリードフレーム間に発生するインダクタンス及び附加的なキャパシタ・抵抗などの干渉要因で高周波作動における電気的特性が落ちるために高速作動には望ましくない。
【０００４】
また、リードフレームを利用したパッケージの短所とパッケージを小型化するためにチップスケールパッケージが開発された。
このチップスケールパッケージは、パッケージの片側面に複数個のピン(ボール)を２次元格子状に配列でき、各ボールの電気的な寄生成分もリードフレームを利用したパッケージに比べて減らすことができる長所がある。したがって、チップスケールパッケージは小型、高速作動用パッケージに好適である。
【０００５】
図１（Ａ）は、ボールグリッドアレーパッケージ(ball grid array package;ＢＧＡ)だと知られた従来のチップスケールパッケージ１０の断面図である。ＢＧＡパッケージ１０は、Ｉ／Ｏライン(solder ball)１２と電気的に連結された半導体チップ１３を含む。このチップ１３は、印刷回路基板(ＰＣＢ)１１によって支持される。このＰＣＢ１１は、前記のチップ１３がピン(ボール)１２に連結されるようにする。米国特許第６,０４１,４９５号では、従来のＢＧＡパッケージを詳細に開示している。
【０００６】
図１（Ｂ）は、従来のチップスケールパッケージ１０のピン(ボール)レイアウトの平面図である。基本的に、複数個のボール１２は格子(grid)に沿って規則的に配置される。チップスケールパッケージ１０がメモリデバイスを構成する時、ボール１２は、各々アドレス及び命令信号を伝達して、データを入出力する。図１（Ｂ）で、ｄ１は格子からｘ軸に沿って位置した隣接のボール間の距離を示しており、ｄ２は格子からｘ軸と直角であるｙ軸を沿って位置した隣接のボール間の距離を示す。
【０００７】
上のような複数個のチップスケールパッケージは、印刷回路基板(例えば、マザーボード）の一つの表面上にマウントされている。前記ピン(ボール)は規則的な間隔ｄ１とｄ２に相互各々離隔されており、また、チップスケールパッケージのピン(ボール)を収容する印刷回路基板のピン(ボール)ランドは規則的な間隔に相互各々離隔されて配置される。以下で詳細に説明するように、単に１本の単一線のみ２個の隣接したピン(ボール)ランド間に配置されることができる。結果的に、要求されるすべての信号線はチップスケールパッケージがマウントされる印刷回路基板の前面上には配置できない。それゆえ、信号線を備えるためには追加的なワイヤ層が必要である。それゆえ、前記層はチップスケールパッケージを用いる基板製造技術の費用を高くする短所がある。
【０００８】
図２は複数のチップスケールパッケージがマウントされる印刷回路基板の平面図である。図２に図示したように、８個のチップスケールパッケージ１０−１、．．．、１０−８は印刷回路基板１００上にマウントされる。端子回路１４は第１チップスケールパッケージ１０−１の一側(図２で左側)に配置される。端子回路１４は複数個の端子抵抗Ｒｔと端子電圧Ｖｔ対を含む。端子抵抗と端子電圧は相互各々直列に連結されている。端子回路１４は、チップスケールパッケージ１０−１、．．．、１０−８に共通に信号線の端部分で、インピーダンスを整合させる役割をする。入／出力端子１６−１及び１６−２は、信号を印刷回路基板１００からまたは印刷回路基板１００に入力及び出力する。
【０００９】
しかし、上述したように、チップスケールパッケージ１０がマウントされる印刷回路基板の前面に、すべての信号線を配置することはむずかしい。なぜなら、ボール１２が相互あまりに近く配置されていて一つの信号線がボール間に通過できないためである。それゆえ、信号線の大部分は印刷回路基板１００の残り(下部)層に提供される。
【００１０】
以下、図３ないし図９を参照して、８個の層構造を有する従来の印刷回路基板の構成を説明する。これらの図面は各々従来の印刷回路基板の(第６層を除外した)層の平面図である。
図３に図示したように、第１層は、チップスケールパッケージがマウントされる８個のチップスケールパッケージ領域１０−１、．．．、１０−８を有する。ボールランド１８は、ボールがマウントされるチップスケールパッケージ１０(図１（Ｂ）参照）のボール１２に対応する位置にあるチップスケールパッケージ領域１０−１、．．．、１０−８各々に提供される。ビアホール２０は、隣接のボールランド１８各々が印刷回路基板の下部層にあるボールランド１８と信号線間で電気的に連結されるように提供される。図示されなかったが、図２に図示されている入出力端子１６−１及び１６−２は、またビアホール２０を通して印刷回路基板の下部層の信号線と連結される。
【００１１】
図４に図示されたように、第２層は、グラウンド層(ground layer）として機能する。(単に図示するために)三角形(△)に図示された第２層にあるビアホール２０は、グラウンドビアホールとして機能する。特に、三角形(triangular)状のビアホール２０は、電気的に印刷回路基板１００の第１層にあるボールランド１８中の任意の一つと関連する。このようなボールパッド上にマウントされたチップスケールパッケージ１０のグラウンドボールは、三角形状のビアホール２０を通して接地される。
【００１２】
図５に図示したように、第３層は、各々、第２層に対応するビアホールに電気的に連結されている複数のビアホール２０を備える。すなわち、図３及び図４に図示したようなビアホール２０は、伝導性物質で充填されて印刷回路基板の各層間に電気的連結を提供する。
前記チップスケールパッケージ領域１０−１ないし１０−８(図で図示されたように）の一側面に配置されている前記ビアホール２０は、まず、アドレス及び命令信号線にのみ関連する第１ビアホールであって、前記チップスケールパッケージ領域１０−１ないし１０−８の他の一側に位置するビアホール２０は、データを入出力するためのデータ線にのみ関連する。
【００１３】
参照番号２２−１は、第１ビアホール中各々一つと連結されたアドレス及び命令信号線を示す。アドレス及び命令信号線２２−１はまた第１ビアホールの隣接したロー(ｒｏｗ)間に通過する。データ線２４−１１ないし２４−８１は、第２ビアホール２０と各々連結されている。図示しなかったが、前記アドレス及び命令信号線２２−１及びデータ線２４−１１ないし２４−８１は、入出力端子(例えば、図２に図示された端子１６−１及び１６−２)中の対応する一つと連結がなされる。
すべてのアドレス及び命令信号線とデータ線は、隣接したビアホール２０の各対が単に１本の線のみをビアホール間に通過されるようにするため、印刷回路基板１００の第３層のみを用いては配線できない。すなわち、アドレス及び命令信号線と、データ線中の単にいくつかのみが、第３層に形成される。
【００１４】
図６に図示されたように、第４層は、図５に図示されたような第３層のビアホール２０と連結されているビアホール２０を含む。第４層は、チップスケールパッケージが電源と連結される個所である。四角形(rectangular)状のビアホール２０は、電源ビアホールとして機能する。すなわち、第４層にある前記四角形状の電源ビアホール２０は、第１ないし第３層にある対応するビアホールと連結されており、電源から引き出される線と連結されている。
【００１５】
図７に図示したように、第５層は、図６に図示された第４層のビアホール２０と連結されているビアホール２０を含む。第３層と類似して、第５層はアドレス及び命令信号線２２−２とデータ線２４−１２ないし２４−８２中のいくつかを含む。言い替えれば、第３層に配置できない配線中のいくつかが第５層に提供される。
【００１６】
ところで、印刷回路基板の第６層の構成は、図４に図示したような第２層の構成と同一である。それゆえ、第６層に対する説明は省略する。第６層で三角形状のビアホール２０は第１及び第２層の対応するビアホールと連結されていて、前者はチップスケールパッケージ１０−１ないし１０−８のグラウンドボールを収容する。それゆえ、チップスケールパッケージ１０−１ないし１０−８は、単にグラウンドボールを通じてのみ接地される。チップスケールパッケージがマウントされる印刷回路基板を設計する時、グラウンド層及び／または電源層はアドレス及び命令信号線とデータ線が提供される層間に一般的に挿入される。
【００１７】
次に、図８に図示されたように、第７層は、図７に図示された第６層のビアホール２０と連結されている。第５層と類似して、第７層はアドレス及び命令信号線２２−３とデータ線２４−１３ないし２４−８３中のいくつかを含む。
言い替えれば、第３及び第５層に配置できない配線は、第７層に提供される。
最後に、図９に図示したように、第８層は、図８に図示された第７層にあるビアホール２０と連結されたビアホール２０を含む。
【００１８】
印刷回路基板の８個層構造で、図３ないし９に図示したように、アドレス及び命令信号線各々はチップスケールパッケージ領域１０−１ないし１０−８によって共通的に共有されるが、これとは違って、データ線は共通に共有されなくて、その代わりに、データをチップスケールパッケージ１０−１ないし１０−８中の単に一つから／一つにのみ伝達する。このような構成で、ビアホール２０中のいくつかは、配線(ｗｉｒｅ)中どのものとも連結されないにもかかわらず、８個の層は必要である。さらに、前記チップスケールパッケージ領域１０−１に前記ビアホール２０の全部またはそれ以上を配線する必要があるならば、８個層の印刷回路基板は不十分であるということができ、そうした場合には追加的な層が要求される。
【００１９】
継続される高速作動に対する要求に応じるために、チップスケールパッケージは、高速入出力速度で多くのアドレス及び命令信号の伝達を難無くするために、多くのコンタクトボールを有するように設計される。そうしたチップスケールパッケージがマウントされる印刷回路基板は、信号線に対応できる数ほどを有しなければならない。そうすることによって、連結が必要なチップスケールパッケージのコンタクトボールの数が増加するほど、従来回路基板の層の数はまた増加しなければならない。それゆえ、従来印刷回路基板は多くの層間ワイヤ層が必要であって、したがって、製造費用が高まるという問題点がある。
【００２０】
【発明が解決しようとする課題】
本発明の目的は、チップスケールパッケージがマウントされた印刷回路基板が、チップスケールパッケージに対して必要な外側信号線の全部を備えるために、最小限の層を備えるようにするチップスケールパッケージを提供することにある。
【００２１】
また、本発明の他の目的は、前記パッケージの下部表面の各側面にロー及びコラムに配置された外側信号端子(ピン／ボール)の第１及び第２セットを備えているチップスケールパッケージを提供する、ことにある。ここで、信号端子の前記第１セットのロー及び／またはコラム間の間隔は、信号端子の前記第２セットのロー及び／またはコラム間の間隔より大きい。“間隔”という用語は隣接したロー及びコラム間の平均距離を意味することであって、例えば、離隔されているローの平均ピッチ及び離隔されているコラムの平均ピッチをいう。
【００２２】
前記第１セットの前記信号端子は、チップスケールパッケージによって共通的に共有される印刷回路基板(ＰＣＢ）の第１信号線を経由して、複数個の前記チップスケールパッケージ間を通過するようになっている、例えば、アドレス及び命令信号のような低周波信号を伝送することに用いられる形態である。反面、前記第２セットの前記信号端子は、単にチップスケールパッケージだけのチップから／チップに、例えば、データ信号のような高周波信号を伝送するようになっている形態である。すなわち、前記第２端子セットに連結されているＰＣＢ信号線は共有されない。
【００２３】
前記第１信号端子セットの前記ロー間の間隔は、望ましくは前記第２信号端子セットのロー間の間隔より大きくなければならなくて、したがって、複数本の信号線は、前記チップパッケージが前記ＰＣＢにマウントされる時、前記第１信号端子のロー間に提供できる。また、前記第２信号端子のコラム間の間隔は、望ましくは前記第１信号端子セットのコラム間の間隔より小さくなければならなくて、したがって、複数本の信号線は、前記チップパッケージが前記ＰＣＢにマウントされる時、前記信号端子セットに隣接するように提供できる。それで、前記チップスケールパッケージの設計は、先行技術よりは前記ＰＣＢ層に前記信号線よりさらに多く提供できるようにする。したがって、残り信号線を配置することにはさらに少ない数の追加的な層が要求される。
【００２４】
上と類似するが、本発明の他の目的は、チップスケールパッケージがマウントされており、信号線を効率的に配線できる印刷回路基板を提供することであって、印刷回路基板の層数を最小限に維持できるようになる。
【００２５】
そして、本発明のまたの他の目的は、経済的に製造できる電子モジュールを提供することにある。このような目的を達成するために、本発明は前記記述した印刷回路基板と前記印刷回路基板にマウントされたチップスケールパッケージの組合を提供する。
【００２６】
そのうえ、本発明のさらなる他の目的は、前記他の目的を達成するためのチップスケールパッケージがマウントされるモジュールの回路基板の設計方法を提供することにある。前記方法は前記チップスケールパッケージを集積することに用いられる信号線を提供するように製造される層の数を最少化できる。
【００２７】
【課題を解決するための手段】
このような目的を達成するために、本発明は、直線上に離隔されて配置されているチップスケールパッケージを備えている基板、複数本のロー及びコラムにあるチップスケールパッケージ領域各々の一側面に配置された第１収容端子(ランド)セット、複数本のロー及びコラムにある前記チップスケールパッケージの他の一側面に配置された第２収容端子(ランド)セット、前記チップスケールパッケージ領域各々にある前記第１端子セットの隣接した各ロー対間に隣接するように延長されている複数本の第１信号線セット、及び前記チップスケールパッケージ領域各々にある前記第２セットの収容端子に連結されている複数本の第２信号線を備えている印刷回路基板を提供する。ここで、前記第１端子セットのロー間の間隔は前記第２端子セットのロー間の間隔より大きい。
【００２８】
前記第１信号線は、アドレス及び命令信号線として用いられる。前記第１セットの信号線各々は、前記チップスケールパッケージ領域の各々にある隣接したロー対を構成する各端子に連結されている。
前記第２信号線はデータ線として用いられる。前記第２信号線各々は、各チップスケールパッケージ領域にある前記第２セットの単に一つの収容端子にのみ連結される。
要求されるすべての信号線の多くは、前記チップスケールパッケージ領域が定義されるＰＣＢの層上に提供できて、望ましくは前記ＰＣＢ基板の上部外側面に提供される。残り信号線は、例えば、下部外側面のような他の層に全部提供されることができる。
【００２９】
本発明のさらに他の目的を達成するために、本発明は印刷回路基板を設計する方法を提供する。前記方法は、前記印刷回路基板にチップスケールパッケージ領域のレイアウトを作る段階、前記チップスケールパッケージ領域にマウントされているチップスケールパッケージ中前記印刷回路基板を沿って伝えられる信号を通して第１信号線の全体数ｎを各々決定する段階、第１信号線の数ｎを因子ｃ及びγに因子化して各チップスケールパッケージ領域に複数の第１端子位置の収容端子レイアウトを作る段階、各チップスケールパッケージ領域にあるγと同一なローの数及び各チップスケールパッケージ領域でｃと同一なコラムの数で前記第１端子位置を配置する段階、及び、十分な間隔に相互各々前記ローが離隔されて前記第１信号線の最小限ｃ／２を前記収容端子のレイアウトによって前記印刷回路基板上に形成された前記端子の隣接したロー間にある前記回路基板上に印刷されるようにする段階、を含む。
【００３０】
前記第１信号線が、前記チップスケール領域が定義される前記ＰＣＢ層に形成される第１信号線レイアウトを作る。前記第１信号線レイアウトは、各チップスケールパッケージ領域の位置で、第１信号線トレース(trace）の(最小限)ｎ／２が一つのチップスケール領域の位置から他の残り一つの位置に通過して、前記第１端子位置の各々一つを有する前記チップスケールパッケージ領域各々から連結される信号線トレース各々は、前記トレースの隣接したローを含んで、前記第１端子位置の隣接したローの各対間にレイアウトすることによって製造される。
収容端子及び信号線のレイアウトは、前記第２信号線のためにまた作られる。そうしてから、前記チップスケールパッケージ領域が定義される前記ＰＣＢ層に信号線と連結されないように設計された前記第１及び第２収容端子の各々と連結されているビアホールのレイアウトが作られる。
【００３１】
信号線の追加的なセットのレイアウトは、前記ＰＣＢのまた他の層のために作られる。前記ビアホールのレイアウトによって表現される前記ビアホールは信号線の追加的なセットのレイアウトによって表現される前記信号線との連結のための層に延長される。
上で説明したように、本発明による印刷回路基板の層にある共通信号線の数はすべての信号線を収容するように要求される印刷回路基板の全体層数が減少できるように増加される。それで、前記ＰＣＢの製造費用は低く維持することができる。
【００３２】
【発明の実施の形態】
以下、添付した図面を参考しながら本発明のチップスケールパッケージ、このパッケージがマウントされるモジュールの回路基板、及びこの基板の設計方法、を説明するが、その前に従来のチップスケールパッケージ、このパッケージがマウントされるモジュールの回路基板、及びこの基板の設計方法を説明すると、次のようである。
【００３３】
本発明のチップスケールパッケージは、米国特許第６,０４１,４９５号に開示されたように、同一な一般的な構造(チップ・パッケージ本体・外側端子)を必ず具備しなければならない。それゆえ、図１（Ａ）を参照して、本発明のチップスケールパッケージの一般的な構造に対する詳細な説明は省略する。
【００３４】
一方、図１０は、本発明の一実施例によるチップスケールパッケージの端子のレイアウトを図示しており、図１０に図示したように、チップスケールパッケージ３０は、複数個の第１ボールセット３２とパッケージ本体の底表面にマウントされている第２ボールセット３３を含んでいる。前記第１セットはｘ軸方向に前記第２セットと離隔されて配置されている。
【００３５】
さらに詳細には、前記第１ボール３２はチップスケールパッケージ３０の一側面３４の側に配置されており、直交軸ｘ及びｙ軸方向に相互各々離隔されて配置されている。ここで、ｘ軸方向はコラム方向といって、ｙ軸方向をロー方向という。参照番号ｄ３は、ｘ軸方向の前記第１ボール３２のロー間の距離を示して、参照番号ｄ４はｙ軸方向の前記第１ボール３２のコラム間の距離を示す。前記第１ボール３２はアドレス及び命令信号の伝達のためのものである。
【００３６】
前記第２ボール３３は、チップスケールパッケージ３０の他の一側面３６の側に配置されて、また、同一直交軸であるｘ軸及びｙ軸方向に、相互各々離隔されて配置されている。参照番号ｄ５はｘ軸方向の第２ボール３３のロー間の距離を示して、参照番号ｄ６はｙ軸方向の前記第２ボール３３のコラム間の距離を示す。前記第２ボール３３は、データ信号を入／出力するためのものである。
【００３７】
前記第１ボール３２間の間隔は前記第２ボール３３間の平均間隔より大きい。本実施例で、前記第１及び第２方向であるｘ及びｙ軸における平均間隔は、前記第２ボール３３より前記第１ボール３２に対してさらに大きい。図１０で、前記第１ボール３２の隣接したロー間の距離ｄ３は、前記第２ボール３３より前記第２ボール３３の隣接したロー間の距離ｄ５より大きくて、前記第１ボール３２の隣接したコラム間の距離ｄ４は、前記第２ボール３３の隣接したコラム間の距離ｄ６より大きい。
【００３８】
図１１は、チップスケールパッケージ３０がマウントされてモジュールを形成する印刷回路基板を示している。図１１で図示したように、８個のチップスケールパッケージ３０−１ないし３０−８は、印刷回路基板２００上にマウントされている。端子回路３８は、前記第１チップスケールパッケージ３０−１の一側面(図面で左側)に提供される。前記端子回路３８は、複数個の端子抵抗Ｒｔ及び端子電圧Ｖｔの対を含んでおり、その対は相互各々直列に連結されている。端子回路３８は、チップスケールパッケージ３０−１ないし３０−８の信号線の端部分でインピーダンスを整合させる役割をする。信号入出力端子４４−１と４４−２は印刷回路基板の一側面に提供されて、相互各々離隔されて配置されている。
【００３９】
アドレス及び命令信号線４０とデータ線４２−１ないし４２−８を含んでいる信号線は、印刷回路基板の外側上部(前面)に印刷される。しかし、前記アドレス及び命令信号線４０とデータ線４２−１ないし４２−８は、印刷回路基板の下部底に印刷される場合もある。データ線４２−１ないし４２−８は、印刷回路基板２００上にマウントされているチップスケールパッケージ３０−１ないし３０−８間で共通に共有されない。むしろ、データ線４２−１ないし４２−８の各セットは、チップスケールパッケージ３０−１ないし３０−８中の各々一つと連結されている。反面、前記チップスケールパッケージ３０−１ないし３０−８は、アドレス及び命令信号線４０を共有する。前記信号入出力端子４４−１と４４−２とは、アドレス及び命令信号線４０、データ線４２−１ないし４２−８と連結されている。
【００４０】
印刷回路基板２００は４層構造である。図１２ないし図１５は、各々印刷回路基板２００の各層の構成を示している。
図１２に図示したように、前記第１層はチップスケールパッケージがマウントされていて、８個の直線上に離隔されて配置されているチップスケールパッケージ領域３０−１ないし３０−８を含んでいる。前記チップスケールパッケージ領域３０−１ないし３０−８各々は、第１及び第２ランドセット４６・４７を含む。前記第１及び第２ランドセット４６・４７各々は、チップスケールパッケージのボールの配置に対応する複数のロー及びコラムに配置されており、チップスケールパッケージの前記第１及び第２ボールセット３２・３３と各々連結されている。それで、第１ランドセット４６各々は各チップスケールパッケージ領域の一側面に提供されて、第２ランドセット４７各々は各チップスケールパッケージ領域の他の一側面に提供される。前記第１ランドセット４６はｘ軸方向に前記第２ランドセット４７から離隔されて位置して、前記ｘ軸はチップスケールパッケージ領域３０−１ないし３０−８が離隔されて位置しているｙ軸と直角をなしている。
【００４１】
前記第１層にある第１及び第２ビアホールセット４８・４９は、前記第１及び第２ランド４６・４７と電気的に連結されて、また、印刷回路基板の下部層上でワイヤ(信号線)パターンを提供する。
前述したように、前記アドレス及び命令信号線４０−１は共有される。さらに詳細には、各アドレス及び命令信号線は、チップスケールパッケージ領域３０−１ないし３０−８の各々に提供される第１ランド４６各々と連結されている。アドレス及び命令信号線４０−１と連結されていない前記第１ランド４６は、各々前記第１ビアホール４８と連結されている。
【００４２】
さらに、前記第１ランドセットの隣接したロー間の間隔は、前記第２ランドセット４７の隣接したロー間の間隔より大きい。前記第１ランド４６間の相対的に大きな間隔は、３本の信号線４０−１が前記第１ランド４６の隣接したロー間から延長されるようにする。
データ線４２−１は、チップスケールパッケージ間で共有されなくて、それで、前記チップスケールパッケージ領域３０−１ないし３０−８の第２ランド４７によって共有されない。すなわち、前記各セットのデータ線４２−１ないし４２−８は各チップスケールパッケージ領域に提供された前記第２ランド４７と各々連結されている。前記データ線４２−１ないし４２−８は、前記入出力端子４４−１及び４４−２を通してデータを入力または出力する。
【００４３】
図１３に図示したように、印刷回路基板２００の前記第２層は、図１２に図示された前記１層にある前記第１及び第２ビアホール４８・４９と連結されている第１及び第２ビアホール４８・４９を含む。前記第２ビアホール４９中の三角形状のビアホール４９は接地として用いられる。特に、三角形状のビアホール４９は、チップスケールパッケージの接地ボールと連結されており、チップスケールパッケージの他のどのボールも、前記第２層と電気的に連結されていない。それゆえ、単にチップスケールパッケージの接地ボール(ground ball)のみ接地されている。
【００４４】
次に、図１４に図示したように、前記第３層は、図１３に図示された前記第２層にある前記第１及び第２ビアホール４８・４９と連結されている第１及び第２ビアホール４８・４９を含む。第２ビアホール４９中、矩形(rectangular)状のビアホール４９は、チップスケールパッケージの電源と連結されている。チップスケールパッケージの他のボールは、前記第３層と電気的に連結されていない。それゆえ、電源は矩形状のビアホールを通してひたすらチップスケールパッケージの電源ボール(power ball)にのみ供給される。
【００４５】
図１５に図示したように、前記第４層は、図１４に図示された前記第３層にある前記第１及び第２ビアホール４８と連結されている第１及び第２ビアホール４８・４９を含む。３本のアドレス及び命令信号線４０−２は、前記第１ビアホール４８の隣接したロー間に延長されて、図１２に図示された前記第１層にある前記第１ランド４６と連結されていない前記第１ビアホール４８と、連結されている。
【００４６】
図１２ないし１５と、図２ないし９、とを比較して分かるように、本発明の一実施例の印刷回路基板は、いくつかの点で従来印刷回路基板とは相互に相異なる。まず、命令及び制御信号用前記第１端子のローは、一つのチップスケールパッケージ領域からその次にあるチップスケールパッケージ領域に、端子間に延長される複数の信号線を許すように、相当な間隔に離隔されて位置している。第二には、前記データ信号用端子のコラムは、各チップスケールパッケージ領域にある端子セット間または端子セットに隣接して位置している追加的な専用データ線を許すように、一緒に近接して離隔されて位置する。前記結果は、従来構成の８個層構造の印刷回路基板と比較すると、本発明の一実施例の４層構造の印刷回路基板になる。
【００４７】
図１６は、本発明によるチップスケールパッケージの望ましい第２実施例のピン(ボール）のレイアウトを図示する図面であって、図１６に図示したように、前記チップスケールパッケージ５０は、複数個の第１及び第２ボール５２・５３セットを含む。
前記第１ボール５２は、チップスケールパッケージ５０の側面５４にある４本のコラム内に配置される。参照番号ｄ７は、２本の直交軸ｘ−ｙ軸のｘ軸方向に前記第１ボール５２間の距離を示して、ｄ８は他の軸であるｙ軸方向に前記ボール５２間の距離を示す。前記ボール５２は、アドレス及び命令信号の伝達のためのものである。
【００４８】
前記第２ボール５３は、チップスケールパッケージ５０の他の側面５６にある６本のコラム内に配置される。ｘ軸方向に前記第２ボール５３間の距離は参照番号ｄ９に示して、ｙ軸方向に前記第２ボール５３間の距離は参照番号ｄ１０に示した。前記ボール５３はデータ信号の入出力のためのものである。前記ボール５２の間隔は前記ボール５３の間隔より大きくて、前記ボール５２間の距離ｄ７・ｄ８は、各々ｘ軸及びｙ軸方向に前記第２ボール５３間の距離ｄ９・ｄ１０より大きい。
【００４９】
チップスケールパッケージがマウントされている印刷回路基板は、４個の層を備えている。図１７及び図１８は、印刷回路基板の第１及び第４層のパターンを示している。印刷回路基板の第２及び第３層は、図１３及び図１４に図示されたことと類似したパターンを有する。
【００５０】
図１７を参照すると、前記第１層は、チップスケールパッケージがマウントされた８個のチップスケールパッケージ領域５０−１ないし５０−８を含む。チップスケールパッケージ５０−１ないし５０−８各々は、チップスケールパッケージの第１及び第２ボールセット５２・５３と、第１及び第２ビアホール６０・６１セットと同一なパターンである第１及び第２ランドセット５８・５９を含む。前記第１及び第４コラム内にある前記第１ランド５８は、アドレス及び命令信号線６２−１と連結されている。第１ランド５８の隣接したロー間の相対的に大きな間隔は、アドレス及び命令信号線６２−１中最小限２本が隣接したロー間に延長されるようにする。
前記第２ランド５９は、前記第１実施例と関連して説明されて図１０に図示された同一な方法で、データ線４２−１ないし４２−８と連結されている。
【００５１】
図１８に図示されたように、前記第２及び第３コラム内にある前記第１ランド５８は、前記第１ビアホール６０を通してアドレス及び命令信号線６２−２と連結されている。それで、最小限２本のアドレス及び命令信号線６２−２は、前記第４層で前記第１ビアホール６０の隣接したロー間に延長される。
【００５２】
次に、図２２を参照すると、図２２は、図１２ないし図１７に開示された印刷回路基板を含んで設計されることができる、印刷回路基板の設計方法の流れ図である。
第１段階であるＳ３００で、チップスケールパッケージのレイアウトは、印刷回路基板の(例えば、ＰＣＢの外側上部表面によって構成される上部層)層の一つのために考案された。前記チップスケールパッケージ領域のレイアウトは、チップスケールパッケージが直接的にマウントされる印刷回路基板の領域の表現である。それで、前記チップスケールパッケージ領域のレイアウトは、マウントされていて印刷回路基板によって集積されたチップスケールパッケージの大きさ及び数に対応する、直線上に離隔されて位置するチップスケールパッケージ領域の位置を含んでいる。
【００５３】
段階Ｓ４００で、第１信号線を通してチップスケールパッケージ間に印刷回路基板を沿って信号が伝えられる必要がある前記第１信号線の総数ｎは、マウントされていて印刷回路基板によって集積されたチップスケールパッケージの特性に基づいて、決定がなされる。例えば、基板上に印刷される必要があるアドレス及び命令信号線の総数が決定される。第２信号線(データ線)各々を通して単にチップスケールパッケージの各一つから／一つに印刷回路基板を沿って信号が伝えられる必要がある第２信号線は、また、チップスケールパッケージの特性に基づいて決定される。
【００５４】
Ｓ５００段階では、チップスケールパッケージのランドを示している収容端子のレイアウトが作られる。この段階は、チップスケールパッケージ領域各々の1側面にある複数の第１端子位置と、第１方向(ｘ軸方向)に前記第１端子位置から離隔されて位置しているチップスケールパッケージ領域各々の他の側面にある複数の第２端子位置とに対してレイアウトすることと、関連している。前記ｘ軸は第２方向(ｙ軸方向)と直角をなしており、前記ｙ軸方向には、チップスケールパッケージ領域の位置が相互各々離隔されて位置している。
【００５５】
前記チップスケールパッケージ領域の位置各々にある前記第１端子位置をレイアウトするために、必要な第１信号線の数ｎは、ｎの因子を算出するために因子化される。ここで、前記ｎの因子は、ｃ及びγに示される(Ｓ５１０)。前記第１端子位置は、γと同一な数のロー及びｃと同一な数のコラムに配置されて、ロー間隔は、第１信号線の最小限ｃ／２がランドレイアウトによって印刷回路基板上に形成された端子(ランド）の隣接したロー上で、印刷回路基板上に印刷されるようにする(Ｓ５２０)。第１端子位置のレイアウトは、各チップスケールパッケージ領域の一側面に提供される(Ｓ５３０)。
【００５６】
本発明の一実施例として図１２を参照すると、前記ＰＣＢ２００は、チップスケールパッケージから／チップスケールパッケージにアドレス及び命令信号を遂行することができるように、３６本の信号線を提供しなければならない。このような３６という数はｃ＝６及びγ＝６という因子に因子化される。図１２に図示されたＰＣＢの一つの層にある第１端子セットは、六本のコラムと六つのローに配置される。前記ローは、第１信号線４０−１のｃ／２、すなわち３がチップスケールパッケージ領域４２−１ないし４２−８各々からローの隣接した各々の対間に延長されるように、離隔されている。
【００５７】
図１７に図示された実施例で、３６という因子はｃ＝４及びγ＝９に選択されて、前記第１端子位置(ランド５８の位置）は、四本のコラムと九本のローに結果的にレイアウトされる。
前記各チップスケールパッケージ領域の位置に存在する第２端子位置をレイアウトするために、必要であると決定された第２信号線の数に基づいて、いくつかの第２端子位置が複数のロー及びコラムに配置される。第２端子位置のこのようなレイアウトは、各チップスケールパッケージ領域の側面に提供される(Ｓ５４０)。
【００５８】
次に、信号線が印刷回路基板層に形成されるようにする位置を示している第１信号線のレイアウトが作られる(Ｓ６００)。前記方法中の一部分では、一つのチップスケール領域の位置から他のチップスケール領域の位置に通過する第１信号線のトレースの最小限ｃ／２は、前記各チップスケールパッケージ領域の位置にある前記第１端子位置の隣接したローの各対間に設計される(Ｓ６１０)。前記第１トレース各々は、前記チップスケールパッケージ領域各々に隣接したローを含む前記第１端子位置中の各々一つと、連結がなされている。さらに、第２信号線トレースは、前記第２端子位置中の単に各々一つからでのみ各々設計される(Ｓ６２０)。
【００５９】
段階Ｓ６００で作られた信号線トレースは、前記チップスケールパッケージ領域の位置を横断する前記第１及び第２信号線中の単にいくつかのみを示すことができる。このような場合、信号線のレイアウトは、印刷回路基板の最外郭上部表面上に設計される。そうしてから、前記第１及び第２信号線の残りを示している信号線のレイアウト(Ｓ７００）の追加的なセットは作られる。信号線のレイアウトの追加的なセットは、外郭上部表面によって構成されることよりは印刷回路基板の層表面に設計される。
【００６０】
その次にビアホールのレイアウトが作られ、そうしたレイアウト中一つは、チップスケールパッケージ領域が定義されるＰＣＢ層にある信号線と連結されないように設計された第１及び第２収容端子中の各一つと連結されるビアホールの位置を示す(Ｓ８００)。
すべての信号線が前記ＰＣＢの単に２個層にのみ提供された時、各チップスケールパッケージ領域にある第１ランド各々と連結されているビアホールを示している、第１ビアホールの数は、n／2になることである。
【００６１】
前述したように、３６本の信号線が要求されるＰＣＢの設計に適用される時、本発明の設計方法では、図２０及び図２１に図示されたように、またＰＣＢ２００を製造できる。このようなＰＣＢ及びＰＣＢにマウントされているチップスケールパッケージは、図１９ないし図２１を参照してさらに詳細に説明する。
【００６２】
図１９に図示されたように、チップスケールパッケージ７０は、複数の第１及び第２ボールセット７２、７３を含む。前記ボール７２は、チップスケールパッケージ７０の一側面７４にある２本のコラム内に配置される。参照番号ｄ１１は第１ボール７２間の距離を示して、ｄ１２は前記第１ボール７２のコラム間の距離を示す。前記第１ボールセット７２は、アドレス及び命令信号を伝達するためのものである。
【００６３】
前記第２ボールセット７３は、チップスケールパッケージ７０の他の一側面にある６本のコラム内に配置される。参照番号ｄ１１は、２本の直交軸ｘ及びｙ軸の第１ｘ軸方向での前記第２ボール７３間の距離を示していて、ｄ１３は第２方向であるｙ軸方向での前記第２ボール７３間の距離を示す。前記ボール７３は、データ信号を入出力するためのものである。本発明の一実施例で、第１ボール７２の隣接したコラム間の距離ｄ１２は、第２ボール７３の隣接したコラム間の距離より大きくて、例えば、前記第１ボールセット７２の間隔は、第２方向であるｙ軸方向に前記第２ボールセット７３の間隔より大きい。反面、第１ボール７２の隣接したロー間の距離ｄ１１は、第２ボール７３の隣接したロー間の距離と同一であって、例えば、前記間隔は第１方向には同一である。
【００６４】
図２０及び図２１は、チップスケールパッケージ７０が印刷回路基板にマウントされる印刷回路基板の第１及び第４層の構成を示しており、印刷回路基板の第２及び第３層の構成は、図１３及び図１４に図示された構成と類似である。
【００６５】
図２０に図示されたように、前記第１層はチップスケールパッケージがマウントされている８個のチップスケールパッケージ領域７０−１ないし７０−８を含む。チップスケールパッケージ領域７０−１ないし７０−８各々は、第１ランド７８の２本のコラム、第２ランド７９の複数本のコラム及び第１と第２ビアホール８０、８１を含む。前記第１コラムのランド７８はアドレス及び命令信号線８２−１と連結されている。前記第１ランド７８の間隔は単に一つの信号線のみ前記第１ランド７８の隣接したロー間に通過するようにする。前記第２ランド７９は図１０と関連して記述されて、図１０に図示された方法と類似に前記データ線４２−１ないし４２−８と連結されている。
【００６６】
次に、図２１に図示したように、前記第４層は、図２０に図示された前記第１層にある前記第１及び第２ビアホール８０・８１と連結されている第１及び第２ビアホール８０・８１を含む。前記第４層にある前記第１ビアホール８０は、前記アドレス及び命令信号線８２−２と連結されている。
【００６７】
このような場合、(因子が３６の場合)要求される第１信号線の数はｃ＝２及びγ＝１８に因子化されて、第１ランドは、結果的に１８個のロー及び２本のコラムに設計される。理論的な間隔ｃ／２は、第１ランド７８の隣接したロー対各々の間に通過できるように単に１本の第１信号線８２−１のみ許容される。しかし、図１２及び図１７の印刷回路基板のように、すべての３６本の信号線は前記ＰＣＢの単に２個の層にのみ提供される。
【００６８】
【発明の効果】
以上から説明したように、本発明は、印刷回路基板の必要な信号線が効率的に配置されるようにする外側端子、及びランド構成を各々備えているチップスケールパッケージ、及び印刷回路基板を提供する。それで、印刷回路基板の層の数は最少化できて、その製造費用は低廉に維持することができる。
前記では本発明の望ましい実施例を参照して説明したが、該技術分野の熟練された当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解するできる。
【図面の簡単な説明】
【図１】（Ａ）は従来のチップスケールパッケージの断面図であり、（Ｂ）は従来のチップスケールパッケージのピン(ボール)のレイアウトを示す平面図である。
【図２】従来の印刷回路基板の平面図である。
【図３】従来の印刷回路基板の第１層の平面図である。
【図４】従来の印刷回路基板の第２層の平面図である。
【図５】従来の印刷回路基板の第３層の平面図である。
【図６】従来の印刷回路基板の第４(及び第６層)層の平面図である。
【図７】従来の印刷回路基板の第５層の平面図である。
【図８】従来の印刷回路基板の第７層の平面図である。
【図９】従来の印刷回路基板の第８層の平面図である。
【図１０】本発明によるチップスケールパッケージの第１実施例のピン(ボール)のレイアウトを示す平面図である。
【図１１】本発明による第１実施例の印刷回路基板、及び図１０に図示された形態のチップスケールパッケージを含んでいる第１実施例のモジュール、の平面図である。
【図１２】本発明による第１実施例の印刷回路基板の第１層の平面図である。
【図１３】本発明による第１実施例の印刷回路基板の第２層の平面図である。
【図１４】本発明による第１実施例の印刷回路基板の第３層の平面図である。
【図１５】本発明による第１実施例の印刷回路基板の第４層の平面図である。
【図１６】本発明による第２実施例のチップスケールパッケージの平面図である。
【図１７】本発明による第２実施例のチップスケールパッケージの第１層の平面図である。
【図１８】本発明による第２実施例のチップスケールパッケージの第４層の平面図である。
【図１９】さらに他のチップパッケージスケールの平面図である。
【図２０】本発明の設計方法によって製造できる印刷回路基板の第１層の平面図であって、前記第１層上で図１９で図示されたような形態のチップスケールパッケージはマウントされている。
【図２１】図２０の印刷回路基板の第４層の平面図である。
【図２２】本発明による印刷回路基板の設計方法を示す流れ図である。
【符号の説明】
３０，５０，７０    チップスケールパッケージ
３０−１ 〜 ３０−８ ， ５０−１ 〜 ５０−８ ，
７０−１ 〜 ７０−８    チップスケールパッケージ
３２，３３    ボールセット
ｘ，ｙ    軸方向
３４，３６    側面
ｄ３，ｄ４，ｄ５，ｄ６，ｄ７，ｄ８，ｄ９，ｄ１０，ｄ１１，
ｄ１２，ｄ１３    距離
２００    印刷回路基板
３８    端子回路
Ｒｔ    端子電圧抵抗
Ｖｔ    端子電圧
４０，４０−１，６２−１，６２−２，８２−１，８２−２  信号線
４２−１ 〜 ４２−８  データ線
４４−１，４４−２    信号入出力端子
４６，４７，５８，５９，７８，７９    ランド
４８，４９，６０，６１，８０，８１  ビアホール
５２，５３，７２，７３  ボール
５４，５６    側面
【図１】
0004256605.tif 000002
【図２】
0004256605.tif 000003
【図３】
0004256605.tif 000004
【図４】
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【図５】
0004256605.tif 000006
【図６】
0004256605.tif 000007
【図７】
0004256605.tif 000008
【図８】
0004256605.tif 000009
【図９】
0004256605.tif 000010
【図１０】
0004256605.tif 000011
【図１１】
0004256605.tif 000012
【図１２】
0004256605.tif 000013
【図１３】
0004256605.tif 000014
【図１４】
0004256605.tif 000015
【図１５】
0004256605.tif 000016
【図１６】
0004256605.tif 000017
【図１７】
0004256605.tif 000018
【図１８】
0004256605.tif 000019
【図１９】
0004256605.tif 000020
【図２０】
0004256605.tif 000021
【図２１】
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【図２２】
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