(57)【特許請求の範囲】
【請求項１】
メモリトランジスタとセレクトトランジスタの２つのトランジスタでメモリセルトランジスタが構成されるもので、
半導体基板上に形成されたトンネル絶縁膜を含むゲート絶縁膜と；
前記トンネル絶縁膜を含むゲート絶縁膜上に形成されたメモリトランジスタゲートと；
前記メモリトランジスタゲートと離隔されて前記ゲート絶縁膜上に形成されたセレクトトランジスタゲートと；
前記トンネル絶縁膜下部の基板に形成され、一定接合深さを有するドレイン及びソース領域としての第１不純物領域と；
前記第１不純物領域と離隔されて前記基板内に形成され、前記メモリトランジスタゲートと一定部分オーバーラップされてコモンソース領域を形成し、一定接合深さを有する第２不純物領域と；
前記第１不純物領域と離隔されて基板内に形成され、前記セレクトトランジスタゲートと一定部分オーバーラップされてドレイン領域を形成し、一定接合深さを有する第３不純物領域とを含み、
前記第１不純物領域と前記第２不純物領域との間にメモリトランジスタのチャネル領域が形成され、前記第１不純物領域と前記第３不純物領域との間にセレクトトランジスタのチャネル領域が形成され、
前記第２不純物領域は、低濃度不純物領域と高濃度不純物領域とで構成され、前記第２不純物領域の深さは前記第１不純物領域及び前記第３不純物領域の深さより浅いことを特徴とする不揮発性メモリ素子。
【請求項２】
前記第２不純物領域を構成する低濃度不純物領域と高濃度不純物領域とは、ＬＤＤ構造をなすことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第３不純物領域は、二重接合構造を有する低濃度不純物領域と高濃度不純物領域とで構成されることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記メモリトランジスタゲートは、フローティングゲート、層間絶縁膜及びセンスラインの積層構造を有することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記メモリトランジスタゲートを構成するフローティングゲートは、ポリシリコン膜で構成され、前記層間絶縁膜はＳｉＯ２またはＯ／Ｎ／Ｏのいずれかで構成され、センスラインはポリシリコン膜またはポリサイドのいずれかで構成されることを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項６】
前記セレクトトランジスタゲートは、フローティングゲート、層間絶縁膜及びワードラインの積層構造を有することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記セレクトトランジスタゲートを構成するフローティングゲートは、ポリシリコン膜で構成され、前記層間絶縁膜はＳｉＯ２またはＯ／Ｎ／Ｏのいずれかで構成され、前記ワードラインはポリシリコン膜またはポリサイドのいずれかで構成されることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記セレクトトランジスタゲートは、単一のワードラインで構成されることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記セレクトトランジスタゲートを構成するワードラインは、ポリシリコン膜またはポリサイドのいずれかで構成されることを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１０】
前記トンネル絶縁膜は、ＳｉＯ２またはＳｉＯＮのいずれかであることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
前記低濃度不純物領域は、Ｎ−型低濃度不純物領域であり、前記高濃度不純物領域はＮ＋型高濃度不純物領域であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１２】
請求項１に記載された不揮発性メモリ素子を製造する方法であって、
その上部にトンネル絶縁膜を含むゲート絶縁膜が形成され、前記トンネル絶縁膜下部に第１高濃度不純物領域が形成された半導体基板を提供する段階と；
前記トンネル絶縁膜を含むゲート絶縁膜上にメモリトランジスタゲートを形成すると同時に前記メモリトランジスタゲートと離隔されたセレクトトランジスタゲートを形成する段階と；
前記半導体基板内に前記第１高濃度不純物領域と接する第１低濃度不純物領域を形成してドレイン及びソース領域としての第１不純物領域を完成させると共に、前記第１低濃度不純物領域と離隔されて前記セレクトトランジスタゲートと一定部分オーバーラップされる第３低濃度不純物領域を形成する段階と；
前記半導体基板内に前記第１高濃度不純物領域と離隔されて前記メモリトランジスタゲートとオーバーラップされる第２低濃度不純物領域を形成する段階と；
前記第２低濃度不純物領域と接する第２高濃度不純物領域を形成してコモンソース領域としての第２不純物領域を完成させると共に、前記第３低濃度不純物領域内に第３高濃度不純物領域を形成してドレイン領域としての第３不純物領域を完成させる段階とを含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１３】
前記メモリトランジスタゲートと前記セレクトトランジスタゲートとを形成する方法は、
第１導電膜と層間絶縁膜を前記ゲート絶縁膜上に蒸着する段階と；
前記層間絶縁膜と前記第１導電膜とをエッチングして前記メモリトランジスタゲートのフローティングゲートを形成する段階と；
前記フローティングゲートを酸化させて前記フローティングゲートの側壁に酸化膜を形成する段階と；
前記フローティングゲートを含む前記ゲート絶縁膜上に第２導電膜を蒸着する段階と；
前記第２導電膜をエッチングして前記フローティングゲート上に前記メモリトランジスタゲートのセンスラインを形成すると共に、前記ゲート絶縁膜上に前記セレクトトランジスタゲートのワードラインを形成する段階とを含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項１４】
前記メモリトランジスタゲートの前記フローティングゲート形成段階で、前記セレクトトランジスタゲートの前記ワードライン下部に前記セレクトトランジスタゲートの前記フローティングゲートを同時に形成することを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
【請求項１５】
前記第１導電膜は、ポリシリコン膜であって、前記第２導電膜はポリシリコンまたはポリサイドのいずれかであり、前記層間絶縁膜はＳｉＯ２またはＯＮＯのいずれかであることを特徴とする請求項１４に記載の不揮発性メモリ素子の製造方法。
【請求項１６】
前記トンネル絶縁膜は、ＳｉＯ２またはＳｉＯＮのいずれかであることを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項１７】
前記第１高濃度不純物領域は、燐イオンまたはヒ素イオンを４０乃至１００ｋｅＶの注入エネルギー、１．０×１０１３乃至１．０×１０１４原子／cm２の注入量で注入して形成されることを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項１８】
前記第２及び第３高濃度不純物領域は、ヒ素イオンを４０乃至６０ｋｅＶの注入エネルギー、１．０×１０１５乃至５．０×１０１５原子／cm２の注入量で注入して形成されることを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項１９】
前記第１及び第３低濃度不純物領域は、燐イオンを８０乃至９０ｋｅＶの注入エネルギー、１．０×１０１２乃至５．０×１０１３原子／cm２の注入量で注入して形成される高電圧低濃度接合領域であることを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項２０】
前記第２低濃度不純物領域は、燐イオンまたはヒ素イオンを３０乃至８０ｋｅＶの注入エネルギー、１．０×１０１２乃至１．０×１０１３原子／cm２の注入量で注入して形成される低電圧低濃度接合領域であることを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
前記第２高濃度不純物領域と前記第３高濃度不純物領域とを形成する段階より前に前記メモリトランジスタゲートの前記フローティングゲートと前記センスラインの側壁及び前記セレクトトランジスタゲートの前記ワードラインの側壁にスペーサを形成する段階をさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ素子に係り、さらに具体的には有効チャネル長さを増やしてスレショルド電圧の分布を改善することができるＥＥＰＲＯＭセル及びその製造方法に関する。
【０００２】
【従来の技術】
電気的に消去が可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）素子では、ファウラーノードハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄhｅｉｍ）現象により薄い絶縁層、すなわちＳｉＯ２のようなトンネル酸化膜を通した電子の移動によってフローティングゲートに電荷が貯蔵される。この貯蔵された電荷の量によりトランジスタがオンまたはオフされる。この際、トランジスタがオンまたはオフされるか否かは電圧の大きさに依存し、この電圧をスレショルド電圧という。
このようなＥＥＰＲＯＭ素子は、メモリ容量の増加に供なって単位セルの大きさを縮少（ｓhｒｉｎｋ）することが要求されている。この要求に応じて単位セルの大きさを縮少させるとセルの特性が不良になるという問題点が発生する。
【０００３】
図１は、従来のフロトックスタイプ（ＦＬＯＴＯＸ：ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｔｕｎｎｅｌ  ｏｘｉｄｅ  ｔｙｐｅ）のＥＥＰＲＯＭセルの断面構造を図示したものである。
図１を参照すると、従来のＥＥＰＲＯＭセルは、図面上には示さなかったが半導体基板１０はアクティブ領域とフィールド領域とを備える。半導体基板１０のアクティブ領域の所定部分には、厚さの薄いトンネル絶縁膜１５が形成され、このトンネル絶縁膜１５が形成された部分を除外したアクティブ領域にはトンネル絶縁膜１５より相対的に厚いゲート絶縁膜１７が形成される。
【０００４】
トンネル絶縁膜１５を含むゲート絶縁膜１７上に、メモリトランジスタ２０を構成するフローティングゲート２１、層間絶縁膜２２及びセンスライン２３の積層された構造を有するメモリトランジスタゲートが形成される。そして、メモリトランジスタ２０と所定間隔だけ離隔されたゲート絶縁膜１７上に、セレクトトランジスタ３０を構成するワードライン２５を備えたセレクトトランジスタゲートが形成される。
【０００５】
メモリトランジスタ２０のフローティングゲート２１とセンスライン２３そしてセレクトトランジスタ３０のワードライン２５の側壁にはスペーサ１８が形成される。
トンネル絶縁膜１５下部の半導体基板１０には、セレクトトランジスタ３０のワードライン２５とオーバーラップされるようにドレイン及びソース領域４０が形成される。このドレイン及びソース領域４０は、トンネル絶縁膜１５下部の半導体基板１０に形成されたＮ＋型高濃度不純物領域３１とＮ＋型高濃度不純物領域３１に接して半導体基板１０に形成されたＮ−型低濃度不純物領域３５とで構成される。
【０００６】
ドレイン及びソース領域４０から所定間隔離隔された半導体基板１０にメモリトランジスタ２０のフローティングゲート２１とオーバーラップするようにコモンソース領域５０が形成される。このコモンソース領域５０はＮ＋型高濃度不純物領域３２とＮ−型低濃度不純物領域３６との二重接合（ＤＤ：ｄｏｕｂｌｅ  ｄｉｆｆｕｓｉｏｎ）構造を有する。
また、ドレイン及びソース領域４０と所定間隔離隔された半導体基板１０に、セレクトトランジスタ３０のワードライン２５とオーバーラップされるようにドレイン領域６０が形成される。このドレイン領域６０はＮ＋型高濃度不純物領域３３とＮ−型低濃度不純物領域３７との二重接合構造を有する。
【０００７】
このような構造を有する従来のＥＥＰＲＯＭセルにおいて、ドレイン及びソース領域４０を構成するＮ＋型高濃度不純物領域３１と接するＮ−型低濃度不純物領域３５、コモンソース領域５０を構成するＮ−型低濃度不純物領域３６及びドレイン領域６０を構成するＮ−型低濃度不純物領域３７は、ドレイン及びソース領域４０を構成するＮ＋型高濃度不純物領域３１を形成した後、半導体基板１０に同時に同一深さで形成する。次に、Ｎ＋型高濃度不純物領域３２、３３をＮ−型低濃度不純物領域３６、３７より浅い接合深さを有するようにＮ−型低濃度不純物領域３６、３７内に形成して、二重接合構造のコモンソース領域５０とドレイン領域６０とを形成する。
【０００８】
【発明が解決しようとする課題】
このように、従来のＥＥＰＲＯＭセルは、コモンソース領域５０を構成するＮ−型低濃度不純物領域３６がドレイン及びソース領域４０及びドレイン領域６０のＮ−型低濃度不純物領域３５、３７と同時に深い接合深さで形成されるので、サイド拡散（ｓｉｄｅ  ｄｉｆｆｕｓｉｏｎ）によりＮ−型低濃度不純物領域３６がメモリトランジスタ２０のフローティングゲート２１下部のドレイン及びソース領域４０側に拡張される。したがって、コモンソース領域５０のＮ−型低濃度不純物領域３６のドレイン及びソース領域４０側への拡張によりドレイン及びソース領域４０との距離マージンが小さくなるという問題点があった。
【０００９】
この問題は、ＥＥＰＲＯＭセルの大きさが縮少されるとより一層深刻となる。ＥＥＰＲＯＭセルの有効チャネル長が短くなると、ショートチャネル効果（ｓhｏｒｔ  ｃhａｎｎｅｌ  ｅｆｆｅｃｔ）が発生し、これによりソース領域５０とドレイン領域６０との間に強い電界が印加されてドリフト性の電流（ｄｒｉｆｔ  ｃｕｒｒｅｎｔ）が誘起される。このようなドリフト性電流に起因した漏れ電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）によりＥＥＰＲＯＭセルのスレショルド電圧Ｖｔhの分布が発生して素子の特性が低下するという問題点があった。
【００１０】
本発明は前述のような従来技術の問題点を解決するためのものであり、その目的は、スレショルド電圧の分布を改善し、セルの特性を向上させることができる不揮発性メモリ素子及びその製造方法を提供することにある。
本発明の他の目的は、セル大きさを増加させないで有効チャネル長を増加させてスレショルド電圧の分布を改善することができる不揮発性メモリ素子及びその製造方法を提供することにある。
本発明のさらに他の目的は、コモンソース領域の構造を浅い接合深さを有するＬＤＤ構造に変更し、スレショルド電圧の分布を改善することができる不揮発性メモリ素子及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するため本発明の不揮発性メモリ素子は、メモリトランジスタとセレクトトランジスタの２つのトランジスタでメモリセルトランジスタが構成されるもので、半導体基板上に形成されたトンネル絶縁膜を含むゲート絶縁膜と；前記トンネル絶縁膜を含むゲート絶縁膜上に形成されたメモリトランジスタゲートと；前記メモリトランジスタゲートと離隔されて前記ゲート絶縁膜上に形成されたセレクトトランジスタゲートと；前記トンネル絶縁膜下部の基板に形成され、一定接合深さを有するドレイン及びソース領域としての第１不純物領域と；前記第１不純物領域と離隔されて前記基板内に形成され、前記メモリトランジスタゲートと一定部分オーバーラップされてコモンソース領域を形成し、一定接合深さを有する第２不純物領域と；前記第１不純物領域と離隔されて基板内に形成され、前記セレクトトランジスタゲートと一定部分オーバーラップされてドレイン領域を形成し、一定接合深さを有する第３不純物領域とを含み、前記第１不純物領域と前記第２不純物領域との間にメモリトランジスタのチャネル領域が形成され、前記第１不純物領域と前記第３不純物領域との間にセレクトトランジスタのチャネル領域が形成され、前記第２不純物領域は、低濃度不純物領域と高濃度不純物領域とで構成され、前記第２不純物領域の深さは前記第１不純物領域及び前記第３不純物領域の深さより浅いことを特徴とする。
【００１２】
前記第２不純物領域を構成する低濃度不純物領域と高濃度不純物領域とはＬＤＤ構造をなし、前記第３不純物領域は二重接合構造を有する低濃度不純物領域と高濃度不純物領域とで構成される。
前記メモリトランジスタゲートは、フローティングゲート、層間絶縁膜及びセンスラインの積層構造を有し、前記セレクトトランジスタゲートはフローティングゲート、層間絶縁膜及びワードラインの積層構造または単一のワードラインで構成される。前記メモリトランジスタゲート及びセレクトトランジスタゲートを構成するフローティングゲートはポリシリコン膜で構成され、前記層間絶縁膜はＳｉＯ２またはＯ／Ｎ／Ｏのいずれかで構成され、前記ワードラインはポリシリコン膜またはポリサイドのいずれかで構成される。
前記トンネル絶縁膜は、ＳｉＯ２またはＳｉＯＮのいずれかで構成される。前記低濃度不純物領域はＮ−型低濃度不純物であり、前記高濃度不純物領域はＮ＋型高濃度不純物領域である。
【００１３】
また、本発明の不揮発性メモリ素子の製造方法は、請求項１に記載された不揮発性メモリ素子を製造する方法であって、その上部にトンネル絶縁膜を含むゲート絶縁膜が形成され、前記トンネル絶縁膜下部に第１高濃度不純物領域が形成された半導体基板を提供する段階と；前記トンネル絶縁膜を含むゲート絶縁膜上にメモリトランジスタゲートを形成すると同時に前記メモリトランジスタゲートと離隔されたセレクトトランジスタゲートを形成する段階と；前記半導体基板内に前記第１高濃度不純物領域と接する第１低濃度不純物領域を形成してドレイン及びソース領域としての第１不純物領域を完成させると共に、前記第１低濃度不純物領域と離隔されて前記セレクトトランジスタゲートと一定部分オーバーラップされる第３低濃度不純物領域を形成する段階と；前記半導体基板内に前記第１高濃度不純物領域と離隔されて前記メモリトランジスタゲートとオーバーラップされる第２低濃度不純物領域を形成する段階と；前記第２低濃度不純物領域と接する第２高濃度不純物領域を形成してコモンソース領域としての第２不純物領域を完成させると共に、前記第３低濃度不純物領域内に第３高濃度不純物領域を形成してドレイン領域としての第３不純物領域を完成させる段階とを含むことを特徴とする。
【００１４】
前記メモリトランジスタゲートと前記セレクトトランジスタゲートとを形成する方法は、第１導電膜と層間絶縁膜を前記ゲート絶縁膜上に蒸着する段階と；前記層間絶縁膜と前記第１導電膜とをエッチングして前記メモリトランジスタゲートのフローティングゲートを形成する段階と；前記フローティングゲートを酸化させて前記フローティングゲートの側壁に酸化膜を形成する段階と；前記フローティングゲートを含む前記ゲート絶縁膜上に第２導電膜を蒸着する段階と；前記第２導電膜をエッチングして前記フローティングゲート上にメモリトランジスタゲートのセンスラインを形成すると共に、前記ゲート絶縁膜上に前記セレクトトランジスタゲートのワードラインを形成する段階とを含む。
【００１５】
前記第１高濃度不純物領域は、燐イオンまたはヒ素イオンを４０乃至１００ｋｅＶの注入エネルギー、１．０×１０１３乃至１．０×１０１４原子／cm２の注入量で注入して形成される。前記第２及び第３高濃度不純物領域は、ヒ素イオンを４０乃至６０ｋｅＶの注入エネルギー、１．０×１０１５乃至５．０×１０１５原子／cm２の注入量で注入して形成される。
前記第１及び第３低濃度不純物領域は、燐イオンを８０乃至９０ｋｅＶの注入エネルギー、１．０×１０１２乃至５．０×１０１３原子／cm２の注入量で注入して形成される高電圧低濃度接合領域である。前記第２低濃度不純物領域は燐イオンまたはヒ素イオンを３０乃至８０ｋｅＶの注入エネルギー、１．０×１０１２乃至１．０×１０１３原子／cm２の注入量で注入して形成される低電圧低濃度接合領域である。
前記第２高濃度不純物領域と前記第３高濃度不純物領域とを形成する段階より前に前記メモリトランジスタゲートの前記フローティングゲートと前記センスラインの側壁及び前記セレクトトランジスタゲートの前記ワードラインの側壁にスペーサを形成する段階をさらに含む。
【００１６】
【発明の実施の形態】
以下、本発明をさらに具体的に説明するために本発明の実施例を添付図面を参照しながら詳細に説明する。
図２は、本発明の実施例によるＥＥＰＲＯＭセルのレイアウト図であって、図３は図２のＸ−Ｘ'線に沿って切断した断面構造、図４はＹ-Ｙ’線に沿って切断した断面構造を図示したものである。
【００１７】
図２乃至図４を参照して本発明の一実施例によるＥＥＰＲＯＭセルの構造を説明する。
半導体基板４００は活性領域４０３とフィールド領域４０５とを備える。半導体基板４００の活性領域４０３の所定部分には厚さの薄いトンネル絶縁膜４１２が形成され、活性領域４０３のトンネル絶縁膜４１２を除外した部分にはトンネル絶縁膜４１２より相対的に厚いゲート絶縁膜４１１が形成される。トンネル絶縁膜４１２はＳｉＯ２またはＳｉＯＮのいずれかで作製される。
【００１８】
トンネル絶縁膜４１２を含んだゲート絶縁膜４１１上に、メモリトランジスタを構成する、フローティングゲート４５２、層間絶縁膜４１３及びセンスライン４５５の積層された構造を有するメモリトランジスタゲート４５０が形成される。そして、メモリトランジスタゲート４５０と所定間隔だけ離隔されて、ゲート絶縁膜４１１上に、セレクトトランジスタを構成する、ワードライン４５６を備えたセレクトトランジスタゲート４６０が形成される。
この際、メモリトランジスタゲート４５０のフローティングゲート４５２はポリシリコン膜で作製され、メモリトランジスタゲート４５０のセンスライン４５５とセレクトトランジスタゲート４６０のワードライン４５６とはポリシリコン膜またはポリサイドで作製され、層間絶縁膜４１３はＳｉＯ２またはＯ／Ｎ／Ｏ膜のいずれかで作製される。
【００１９】
半導体基板４００には３個の接合領域すなわち、ドレイン及びソース領域４４０、コモンソース領域４４８及びドレイン領域４４９が形成される。ドレイン及びソース領域４４０は、トンネル絶縁膜４１２下部の半導体基板４００にセレクトトランジスタゲート４６０のワードライン４５６とオーバーラップされるように形成される。
また、ドレイン及びソース領域４４０はトンネル絶縁膜４１２下部の半導体基板４００に形成されたＮ＋型高濃度不純物領域４４１及びＮ＋型高濃度不純物領域４４１に接し、半導体基板４００に形成されたＮ−型低濃度不純物領域４４２で構成される。
【００２０】
コモンソース領域４４８は、ドレイン及びソース領域４４０と所定間隔離隔された半導体基板４００に、メモリトランジスタゲート４５０のフローティングゲート４５２にオーバーラップされるように形成される。また、コモンソース領域４４８はＮ−型低濃度不純物領域４４４とＮ−型低濃度不純物領域４４４に接するＮ＋型高濃度不純物領域４４５とで構成され、ＬＤＤ（ｌｉｇhｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造を有する。
【００２１】
ドレイン領域４４９は、ドレイン及びソース領域４４０と所定間隔離隔された半導体基板４００に、セレクトトランジスタゲート４６０のワードライン４５６にオーバーラップされるように形成される。また、ドレイン領域４４９は、相対的に接合深さが深いＮ−型低濃度不純物領域４４３と、Ｎ−型低濃度不純物領域４４３内に形成された相対的に接合深さが浅いＮ＋型高濃度不純物領域４４６とで構成された二重接合構造を有する。
【００２２】
また、本発明の一実施例によるＥＥＰＲＯＭセルは、メモリトランジスタゲート４５０のフローティングゲート４５２、センスライン４５５、およびセレクトトランジスタゲート４６０のワードライン４５６の側壁にスペーサ４１６が形成され、メモリトランジスタゲート４５０のフローティングゲート４５２の側壁には酸化膜４１４が形成される。
メモリトランジスタゲート４５０とセレクトトランジスタゲート４６０とが形成された半導体基板４００上にはドレイン領域４４９のＮ＋型高濃度不純物領域４４６を露出させるためのコンタクトホール４１８を備えた層間絶縁膜４１７が形成される。層間絶縁膜４１７上にはコンタクトホール４１８を介してドレイン領域４４９と電気的に連結されるビットライン４５８が形成される。
【００２３】
本発明の一実施例によるＥＥＰＲＯＭ素子において、コモンソース領域４４８のＮ＋型高濃度不純物領域４４５と接するＮ−型低濃度不純物領域４４４は、ドレイン及びソース領域４４０を構成するＮ−型低濃度不純物領域４４２及びドレイン領域４４９を構成するＮ−型低濃度不純物領域４４３より相対的に接合深さが浅くなるように形成される。
【００２４】
それゆえ、Ｎ−型低濃度不純物領域４４４は、従来のＥＥＰＲＯＭにおいて接合深さの深いＮ−型低濃度不純物領域（図１の３６）よりサイド拡散によってドレイン及びソース領域４４０により少なく拡張される。すなわち、従来は０．５μｍ程度拡張されたが、本発明では０．３μｍ程度拡張される。したがって、セル大きさを増やさなくても従来のＥＥＰＲＯＭセルに比べて有効チャネル長を増やすことができ、ＥＥＰＲＯＭセルのスレショルド電圧Ｖｔhの分布を改善することができる。
【００２５】
図５は、本発明の他の実施例による、図２のＸ−Ｘ'線に沿うＥＥＰＲＯＭセルの断面構造を図示したものである。
図５を参照すると、本発明の他の実施例によるＥＥＰＲＯＭセルは、図３に示した一実施例によるＥＥＰＲＯＭセルの断面構造とはセレクトトランジスタゲート４６０の構造のみが異なる。すなわち、他の実施例によるＥＥＰＲＯＭセルにおいて、セレクトトランジスタゲート４６０は、ドレイン及びソース領域４４０及びドレイン領域４４９とオーバーラップされるようにゲート絶縁膜４１１上に形成されたフローティングゲート４５３、層間絶縁膜４１３及びワードライン４５６の積層構造を有する。
【００２６】
前述の構造を有する本発明の２個のトランジスタ、すなわち、メモリトランジスタとセレクトトランジスタとが一つのセルを構成するフロトックスタイプのＥＥＰＲＯＭセルの消去（ｅｒａｓｅ）及びプログラム（ｐｒｏｇｒａｍ）動作を説明すると次のようである。
まず、消去動作を説明する。
メモリトランジスタのメモリトランジスタゲート４５０のセンスライン４５５に１５〜２０Ｖの高電圧（hｉｇh  ｂｉａｓ）を印加し、ドレイン領域４４９に電気的に連結されるビットライン４５８に０Ｖを印加し、コモンソース領域４４８に０Ｖを印加またはフローティングさせた状態で、セレクトトランジスタのセレクトトランジスタゲート４６０のワードライン４５６に１５〜２０Ｖの高電圧を印加する。
【００２７】
すると、ビットライン４５８とメモリトランジスタゲート４５０のセンスライン４５５との間に強い電界が形成され、トンネル絶縁膜４１２を介して電子がＦ−Ｎトンネル方式でメモリトランジスタゲート４５０のフローティングゲート４５２にトンネリングされる。これによりメモリトランジスタゲート４５０のフローティングゲート４５２に電子が蓄積され、メモリトランジスタのスレショルド電圧Ｖｔhが約３ないし７Ｖ程度に上昇する。したがって、ＥＥＰＲＯＭセルの消去動作が行なわれる。
【００２８】
次に、プログラム動作を説明する。
メモリトランジスタゲート４５０のセンスライン４５５に０Ｖを印加し、ドレイン領域４４９に電気的に連結されるビットライン４５８に１５〜２０Ｖの高電圧を印加し、コモンソース領域４４８はフローティングさせた状態で、セレクトトランジスタゲート４６０のワードライン４５６に１５〜２０Ｖの高電圧を印加する。
【００２９】
すると、メモリトランジスタゲート４５０のフローティングゲート４５２に蓄積された電子が放電される。これによりメモリトランジスタのスレショルド電圧Ｖｔhが−４ないし０Ｖに低下する。したがって、ＥＥＰＲＯＭセルのプログラム動作が行なわれる。
したがって、メモリトランジスタにプログラムされたデータの判読は、多数のＥＥＰＲＯＭセル中から選択されたセルのビットラインとセンスラインとに所定の電圧を印加し、メモリセルトランジスタの電流の有無を判読することで行なわれるようになる。
【００３０】
図６乃至図１７は、図２のＸ−Ｘ'線に沿って切断された工程別断面図を図示したものであって、図５に図示された本発明の他の実施例による断面構造を有するＥＥＰＲＯＭ素子の製造方法を説明するための工程別断面図である。
図６を参照すると、半導体基板４００上にゲート絶縁膜４１１を形成する。ゲート絶縁膜４１１は酸化膜ＳｉＯ２であって、その厚さが３００乃至５００Åを有することが望ましい。図面上には図示しなかったが、ゲート絶縁膜４１１を形成する前に、アクティブ領域を除外した領域に素子分離用フィールド絶縁膜を形成する。
【００３１】
図７を参照すると、ゲート絶縁膜４１１上にフォトレジスト膜４２１を塗布し、これをパターニングしてドレイン及びソース領域が形成される部分のゲート絶縁膜４１１を露出させる。フォトレジスト膜４２１をイオン注入用マスクとして利用して半導体基板４００にＮ＋型高濃度不純物をイオン注入してドレイン及びソース領域のためのＮ＋型高濃度不純物領域４４１を形成する。
【００３２】
Ｎ＋型高濃度不純物領域４４１を形成するためのイオン注入４３１は、燐（ｐhｏｓｐhｏｒｕｓ）イオンを４０乃至１００ｋｅＶの注入エネルギー、１．０×１０１３乃至１．０×１０１４原子／cm２の注入量（ｄｏｓｅ）で注入することが望ましい。
ドレイン及びソース領域のためのＮ＋型高濃度不純物領域４４１を形成したあと、フォトレジスト膜４２１を除去する。
【００３３】
図８を参照すると、ゲート絶縁膜４１１上にフォトレジスト膜４２２を再び塗布した後、パターニングしてＮ＋型高濃度不純物領域４４１上部のゲート絶縁膜４１１を露出させる。
ついで、フォトレジスト膜４２２をエッチングマスクとして利用して露出されたゲート絶縁膜４１１をエッチングしてＮ＋型高濃度不純物領域４４１が形成された半導体基板４００を露出させる。
【００３４】
図９を参照すると、露出された半導体基板４００上にトンネル酸化膜４１２を形成する。この際、トンネル酸化膜４１２としてＳｉＯ２またはＳｉＯＮのいずれかをゲート絶縁膜４１１より相対的に薄い厚さ、例えば５０乃至９０Åの厚さに成長させることが望ましい。トンネル酸化膜４１２を形成した後、フォトレジスト膜４２２を除去する。
【００３５】
図１０を参照すると、トンネル酸化膜４１２を含むゲート絶縁膜４１１上に第１導電膜４５１と層間絶縁膜４１３とを順次形成する。この際、第１導電膜４５１としてはポリシリコン膜を用いるのが望ましく、層間絶縁膜４１３としてはＳｉＯ２の単一膜またはＯＮＯ（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ）膜のいずれかを用いるのが望ましい。
【００３６】
図１１と図１２とを参照すると、第１導電膜４５１及び層間絶縁膜４１３をエッチングしてメモリトランジスタゲートとセレクトトランジスタゲートのフローティングゲート４５２、４５３を形成する。ついで、酸化工程によりフローティングゲート４５２、４５３を酸化させ、約３００Åの厚さを有する酸化膜４１４を形成する。
【００３７】
図１３及び図１４を参照すると、メモリトランジスタゲートとセレクトトランジスタゲートのフローティングゲート４５２、４５３を含むゲート絶縁膜４１１上に第２導電膜４５４を蒸着する。第２導電膜４５４としてポリサイドまたはポリシリコン膜を用いるのが望ましい。
第２導電膜４５４をパターニングし、メモリトランジスタゲート４５０のフローティングゲート４５２上部の層間絶縁膜４１３上にセンスライン４５５を形成すると同時にセレクトトランジスタゲート４６０のフローティングゲート４５３上部の層間絶縁膜４１３上にワードライン４５６を形成する。これによって、フローティングゲート４５２、層間絶縁膜４１３及びセンスライン４５５の積層構造を有するメモリトランジスタのメモリトランジスタゲート４５０と、フローティングゲート４５３、層間絶縁膜４１３及びワードライン４５６の積層構造を有するセレクトトランジスタのセレクトトランジスタゲート４６０とが形成される。
【００３８】
図１５を参照すると、メモリトランジスタゲート４５０とセレクトトランジスタゲート４６０とが形成された半導体基板４００上にフォトレジスト膜４２３を塗布した後に、ドレイン及びソース領域及びドレイン領域が形成される部分のゲート絶縁膜４１１が露出されるようにパターニングする。
フォトレジスト膜４２３をイオン注入マスクとして利用し、基板にＮ−型低濃度不純物をイオン注入してＮ−型低濃度不純物領域４４２、４４３を形成する。Ｎ−型低濃度不純物領域４４２はＮ＋型高濃度不純物領域４４１と接するように形成され、ドレイン及びソース領域４４０を形成する。Ｎ−型低濃度不純物領域４４３はドレイン領域４４９として機能する。
【００３９】
本発明の実施例で、Ｎ−型低濃度不純物領域４４２、４４３を形成するためのイオン注入４３２は燐イオンを８０乃至９０ｋｅＶの注入エネルギー、１．０×１０１２乃至５．０×１０１３原子／cm２の注入量（ｄｏｓｅ）で行うが、このような注入条件で形成されたＮ−型低濃度不純物領域４４２、４４３を高電圧低濃度接合領域（Ｈｉｇh  ｖｏｌｔａｇｅＮ−、ＨＶＮ−）という。
ＨＶＮ−接合領域４４２、４４３を形成するためのイオン注入工程後、フォトレジスト膜４２３を除去する。
【００４０】
図１６を参照すると、基板全面にフォトレジスト膜４２４を塗布してゲート絶縁膜中コモンソース領域が形成される部分に対応する部分が露出されるようにパターニングする。フォトレジスト膜４２４をイオン注入用マスクとして利用し、基板にイオン注入してメモリトランジスタゲート４５０のフローティングゲート４５２とオーバーラップされるコモンソース領域のためのＮ−型低濃度不純物領域４４４を形成する。
【００４１】
本発明の実施例で、Ｎ−型低濃度不純物領域４４４を形成するためのイオン注入４３４は燐イオンまたはヒ素（ａｒｓｅｎｉｃ）イオンを３０乃至８０ｋｅＶの注入エネルギー、１．０×１０１２乃至１．０×１０１３原子／cm２の注入量（ｄｏｓｅ）で行うが、このような注入条件で形成されたＮ−型低濃度不純物領域４４４を低電圧低濃度接合領域（ｌｏｗ  ｖｏｌｔａｇｅ  Ｎ−、ＬＶＮ−）という。
コモンソース領域のために形成された低濃度不純物領域であるＬＶＮ−接合領域４４４は図１５に示したドレイン及びソース領域４４０のＨＶＮ−接合領域４４２とドレイン領域のためのＨＶＮ−接合領域４４３を形成するためのイオン注入条件とは異なる条件で、これらＨＶＮ−接合領域４４２、４４３とは別途の工程で形成される。
【００４２】
したがって、ＬＶＮ−接合領域４４４は、ＨＶＮ−接合領域４４２、４４３より相対的に接合深さが浅く形成され、サイド拡散距離が小さくなるので、メモリトランジスタの有効チャネル長（ｅｆｆｅｃｔｉｖｅ  ｃhａｎｎｅｌ  ｌｅｎｇｔh）が増大する。
ＬＶＮ−接合領域４４４を形成するためのイオン注入工程４３４後、フォトレジスト膜４２４を除去する。続いて、基板全面にスペーサ用絶縁膜を蒸着した後、異方性乾式エッチングによりメモリトランジスタゲート４５０のフローティングゲート４５２とセンスライン４５５の側壁、およびセレクトトランジスタゲート４６０のフローティングゲート４５３とワードライン４５６の側壁にそれぞれスペーサ４１６を形成する。
【００４３】
図１７を参照すると、フォトレジスト膜４２５を塗布し、ゲート絶縁膜４１１中コモンソース領域のためのＬＶＮ−接合領域４４４とドレイン領域のためのＨＶＮ−接合領域４４３に対応する部分が露出されるようにフォトレジスト膜４２５をパターニングする。そして、パターニングされたフォトレジスト膜４２５をイオン注入用マスクとしてＮ＋型高濃度不純物をイオン注入し、コモンソース領域のためのＮ＋型高濃度不純物領域４４５とドレイン領域のためのＮ＋型高濃度不純物領域４４６とを形成する。
【００４４】
本発明の実施例で、Ｎ＋型高濃度不純物領域４４５、４４６を形成するためのイオン注入４３４はヒ素イオンを４０乃至６０ｋｅＶの注入エネルギー、１．０×１０１５乃至５．０×１０１５原子／cm２の注入量（ｄｏｓｅ）で行なわれる。
Ｎ＋型高濃度不純物領域４４５は、ＬＶＮ−接合領域４４４と接するように形成され、ＬＤＤ構造のコモンソース領域４４８を形成し、Ｎ＋型高濃度不純物領域４４６は前記ＨＶＮ−接合領域４４３より接合深さが浅く形成され、二重接合構造のドレイン領域４４９を形成する。
【００４５】
Ｎ＋型高濃度不純物領域４４５、４４６を形成するためのイオン注入用マスクとして用いられたフォトレジスト膜４２５を除去して、図５に示したように基板全面に層間絶縁膜４１７を形成した後、ドレイン領域４４９のＮ＋型高濃度不純物領域４４６が露出されるようにコンタクトホール４１８を形成する。ついで、層間絶縁膜４１７上にドレイン領域４４９と電気的に連結されるビットライン４５８を形成し、本発明のＥＥＰＲＯＭセルが形成される。
【００４６】
本発明の実施例では図１７に示したコモンソース領域４４８及びドレイン領域４４９のためのＮ＋型高濃度不純物領域４４５、４４６を同時に形成したが、他の実施例も可能である。この場合、図１７でゲート絶縁膜４１１のコモンソース領域４４８に対応する部分のみが露出されるようにフォトレジスト膜を形成し、コモンソース領域４４８のＮ＋型高濃度不純物領域４４５を形成し、層間絶縁膜４１７を形成した後、ドレイン領域４４９のＨＶＮ−接合領域４４３が露出されるようにコンタクトホール４１８を形成する。そして、このコンタクトホール４１８を通して不純物をイオン注入してドレイン領域４４９のＮ＋高濃度不純物領域４４６を形成することもできる。
【００４７】
これに対し、本発明の図３に示すような断面構造を有するＥＥＰＲＯＭセルの製造方法では、図１１の工程進行時に、第１導電膜４５１がトンネル絶縁膜４１２を含んだゲート絶縁膜４１１上にのみ残るようにエッチングしてメモリトランジスタゲート４５０のフローティングゲート４５２のみを形成し、セレクトトランジスタゲート４６０にはフローティングゲートが形成されないようにする。以後の工程は図１２乃至図１７と同一である。
【００４８】
【発明の効果】
以上説明したように、本発明のＥＥＰＲＯＭセルでは、コモンソース領域の低濃度不純物領域をドレイン及びソース領域及びドレイン領域の低濃度不純物領域とは別途に形成し、ドレイン領域に比べて相対的に接合深さが浅く形成されるのでコモンソース領域のサイド拡散を減少させることができる。それゆえ、セル大きさの増大なしにメモリトランジスタの有効チャネル長を増加させ、セルのＶｔh分布を改善させることができる。したがって、ＥＥＰＲＯＭセルの特性を向上させるのみならずＥＥＰＲＯＭセルの大きさを縮少させるという利点がある。
本発明は望ましい実施例を参照して説明されているが、当該技術分野の熟練された当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解されたい。
【図面の簡単な説明】
【図１】  従来のＥＥＰＲＯＭセルの断面構造図。
【図２】  本発明の実施例によるＥＥＰＲＯＭセルのレイアウト図。
【図３】  図２のＸ−Ｘ'線に沿って切断された本発明の一実施例によるＥＥＰＲＯＭセルの断面構造図。
【図４】  図２のＹ−Ｙ'線に沿って切断された本発明の一実施例によるＥＥＰＲＯＭセルの断面構造図。
【図５】  図２のＸ−Ｘ'線に沿って切断された本発明の他の実施例によるＥＥＰＲＯＭセルの断面構造図。
【図６】  図５に示した断面構造を有するＥＥＰＭＯＭセルの製造方法を説明するための工程断面図（その１）。
【図７】  図５に示した断面構造を有するＥＥＰＭＯＭセルの製造方法を説明するための工程断面図（その２）。
【図８】  図５に示した断面構造を有するＥＥＰＭＯＭセルの製造方法を説明するための工程断面図（その３）。
【図９】  図５に示した断面構造を有するＥＥＰＭＯＭセルの製造方法を説明するための工程断面図（その４）。
【図１０】  図５に示した断面構造を有するＥＥＰＭＯＭセルの製造方法を説明するための工程断面図（その５）。
【図１１】  図５に示した断面構造を有するＥＥＰＭＯＭセルの製造方法を説明するための工程断面図（その６）。
【図１２】  図５に示した断面構造を有するＥＥＰＭＯＭセルの製造方法を説明するための工程断面図（その７）。
【図１３】  図５に示した断面構造を有するＥＥＰＭＯＭセルの製造方法を説明するための工程断面図（その８）。
【図１４】  図５に示した断面構造を有するＥＥＰＭＯＭセルの製造方法を説明するための工程断面図（その９）。
【図１５】  図５に示した断面構造を有するＥＥＰＭＯＭセルの製造方法を説明するための工程断面図（その１０）。
【図１６】  図５に示した断面構造を有するＥＥＰＭＯＭセルの製造方法を説明するための工程断面図（その１１）。
【図１７】  図５に示した断面構造を有するＥＥＰＭＯＭセルの製造方法を説明するための工程断面図（その１２）。
【符号の説明】
４００：半導体基板
４０３：活性領域
４０５：フィールド領域
４１１：ゲート絶縁膜
４１２：トンネル絶縁膜
４１３、４１７：層間絶縁膜
４１６：スペーサ
４１８：コンタクトホール
４２１〜４２５：フォトレジスト膜
４３１〜４３４：イオン注入
４４１、４４５、４４６：Ｎ＋型高濃度不純物領域
４４０：ドレイン及びソース領域
４４２、４４３：Ｎ−型低濃度不純物領域（ＨＶＮ−接合領域）
４４４：Ｎ−型低濃度不純物領域（ＬＶＮ−接合領域）
４４８：コモンソース領域
４４９：ドレイン領域
４５０：メモリトランジスタゲート
４６０：セレクトトランジスタゲート
４５２、４５３：フローティングゲート
４５５：センスライン
４５６：ワードライン
４５８：ビットライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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