(57)【特許請求の範囲】
【請求項１】
アンテナで受信した受信信号からトランスポートストリーム（ＴＳ）を抽出するＢＳチューナ、前記ＢＳチューナからのトランスポートストリームをＡＶＰＥＳ（ＡＶパケッタイズドエレメンタリーストリーム）に変換して出力するデマックス、前記デマックスからの前記ＡＶＰＥＳを復号化して出力映像を生成するデコーダ、前記ＢＳチューナを制御するとともに前記トランスポートストリームのパケットＩＤを前記デマックスに指定するホスト、前記ホストにより前記パケットＩＤで指定されたパケットをＡＶＴＳ（ＡＶトランスポートストリーム）で前記デマックスから受け取るホストメモリ、を有するＢＳデジタル受信機本体と、
信号を記録再生するＨＤＤ、前記ＨＤＤを制御するＰＶＲＣＰＵ、前記ＨＤＤの記録再生信号を記憶するＰＶＲメモリ、を有するＰＶＲ装置と、を備え、
前記ＰＶＲ装置は、前記ホストメモリから前記ＡＶＴＳをＤＭＡ転送するためのブリッジ回路をその入力端に設け、
前記ブリッジ回路は、前記ＰＶＲ装置のＰＶＲバスを前記ホストのホストバスにネットワークＩ／Ｆを介することなく直接接続するとともに、前記ホストの書き込みＤＭＡ信号及び読み込みＤＭＡ信号と前記ＡＶＴＳとを授受するためのＦＩＦＯを有し、前記ＦＩＦＯが前記ＢＳデジタル受信機本体と前記ＰＶＲ装置を結び付ける構成要素を形成し、
前記ＰＶＲＣＰＵが、前記ＦＩＦＯと前記ＰＶＲメモリとのＡＶＴＳのＤＭＡ転送制御を行う
ことを特徴とするＢＳデジタル受信機。
【請求項２】
請求項１において、
前記ブリッジ回路は、前記ホストの入出力データをバッファするホストリードＦＩＦＯ及びホストライトＦＩＦＯと、前記ＰＶＲ装置の入出力データをバッファするＰＶＲ装置リードＦＩＦＯ及びＰＶＲ装置ライトＦＩＦＯと、前記ＢＳチューナからのトランスポートストリームを入力するＰＩＤフィルタと、前記ＰＩＤフィルタからの前記ＢＳチューナトランスポートストリームをバッファするＡＵＸ出力ＦＩＦＯと、前記ＰＶＲＣＰＵと前記ホストの双方から読み書きできてイベントを授受するイベントレジスタと、を備える
ことを特徴とするＢＳデジタル受信機。
【請求項３】
請求項２において、
前記ＰＶＲＣＰＵは、前記ＢＳチューナトランスポートストリームの監視によって放送の中止、回復、番組属性変化を含むイベントを前記イベントレジスタに設定し、前記ホストに通知することを特徴とするＢＳデジタル受信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＢＳデジタル受信機に関し、特にパーソナルビデオレコーダＰＶＲ（別名、ハードディスクビデオレコーダ、本明細書では以下、ＰＶＲ装置と略称する）を付加したＢＳデジタル受信機に関する。
【０００２】
【従来の技術】
近年、ＢＳデジタル受信機に関する技術は非常に発展し、多様な付加機能が付加されている。この付加機能の１つとして、ハードディスクドライブＨＤＤを用いたＰＶＲ装置による映像の記録再生機能が提案されている（例えば、特許文献１参照）。ＰＶＲ装置の特徴的な機能として、ＨＤＤのアクセス速度の高速性を利用したタイムシフト機能がある。
【０００３】
図４に、従来から知られているＰＶＲ装置を付加したＢＳデジタル受信機の例を示す。図４において、ＢＳデジタル受信機は、ＢＳチューナ４１１と、デマルチプレクサＤｅＭＵＸ４０１と、ホスト４０４と、ホストメモリ４０５と、デコーダ５と、ネットワークＩ／Ｆ４０３と、ＰＶＲ装置４２０と、から構成されている。そして、ＰＶＲ装置４２０は、ＰＶＲＣＰＵ４０７と、ＰＶＲメモリ４０８と、バッファメモリ４０９と、ＨＤＤ４１０と、ネットワークＩ／Ｆ４０６と、から構成されている。ホストメモリ４０５とＰＶＲメモリ４０８は、共にＲＯＭとＲＡＭから成り、各ＲＯＭにはＢＳデジタル受信機全体とＰＶＲ装置４２０を制御するためのプログラムが格納されている。
【０００４】
ＢＳデジタル受信機の記録の動作について説明する。ＢＳチューナ４１１は、アンテナで受信した受信信号からトランスポートストリームＴＳ４１３を抽出し、デマックス（ＤｅＭＵＸ）４０１へ送信する。デマックス４０１は、ＢＳチューナ４１１からのトランスポートストリームＴＳ４１３をパーシャルストリームＰＳ４１５に変換し、ネットワークＩ／Ｆ４０３へ送信する。
【０００５】
ネットワークＩ／Ｆ４０３は、ＰＶＲ装置４２０のネットワークＩ／Ｆ４０６と通信を行う。この通信には標準的プロトコル（ＩＥＥＥ１３９４等）が利用される。ＰＶＲ装置４２０のネットワークＩ／Ｆ４０６は、ＰＶＲ装置４２０のＰＶＲＣＰＵ４０７の要求にしたがってパーシャルストリームＰＳ４１５をバッファメモリ４０９に格納する。ＨＤＤ４１０はバッファメモリ４０９のパーシャルストリームＰＳを記録する。
【０００６】
次に、ＢＳデジタル受信機の再生の動作について説明する。ＰＶＲ装置４２０のＰＶＲＣＰＵ４０７の要求にしたがって、ＨＤＤ４１０はパーシャルストリームＰＳを再生してバッファメモリ４０９に読み出す。ＰＶＲ装置側ネットワークＩ／Ｆ４０６は、バッファメモリ４０９のＰＳストリームを読み出す。記録時と同様に、ＰＶＲ装置側ネットワークＩ／Ｆ４０６は、ホスト側ネットワークＩ／Ｆ４０３と通信を行う。ホスト側ネットワークＩ／Ｆ４０３はパーシャルストリームＰＳをデマックス４０１に出力する。デマックス４０１は、パーシャルストリームＰＳをＡＶＰＥＳ（ＡＶ  Ｐａｃｋｅｔｉｚｅｄ  ＥｌｅｍｅｎｔａｒｙＳｔｒｅａｍ）に変換し、デコーダ４０２はＡＶＰＥＳを復号化して出力映像を生成する。
【０００７】
以上の記録と再生を同時に（時分割的に）動作させることでタイムシフトを実現する。
【０００８】
【特許文献１】
特開２００２−１００１６２
【０００９】
【発明が解決しようとする課題】
ところで、最近では、選局を補助する方法として、１画面を複数に分割し、各チャンネルの複数の静止画像を各分割画面として表示し、複数のチャンネル内容を同時に視認することで、チャンネル選択を容易にする技術が提案されている。しかし、この技術では、ホスト側ネットワークＩ／Ｆ４０３が余分に必要である。更に、標準的プロトコルをサポートする必要があるため、ＣＰＵのバス負荷が大きく、バッファメモリ４０９とＰＶＲメモリ４０８が一体化できない。また、ホスト側ネットワークＩ／Ｆ４０３を経由してＰＶＲ装置４２０を制御するため、応答速度及び処理できるパーシャルストリームＰＳの帯域が低下するという課題があった。
【００１０】
本発明は、このような課題に鑑みてなされたものであり、ネットワークＩ／Ｆを不要とし、ＰＶＲ装置のメモリ容量を小さくし、応答速度を向上して、安価且つ高速に記録、再生することを可能にすることを目的とする。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明は次のような構成を採用する。
アンテナで受信した受信信号からトランスポートストリーム（ＴＳ）を抽出するＢＳチューナ、前記ＢＳチューナからのトランスポートストリームをＡＶＰＥＳ（ＡＶパケッタイズドエレメンタリーストリーム）に変換して出力するデマックス、前記デマックスからの前記ＡＶＰＥＳを復号化して出力映像を生成するデコーダ、前記ＢＳチューナを制御するとともに前記トランスポートストリームのパケットＩＤを前記デマックスに指定するホスト、前記ホストにより前記パケットＩＤで指定されたパケットをＡＶＴＳ（ＡＶトランスポートストリーム）で前記デマックスから受け取るホストメモリ、を有するＢＳデジタル受信機本体と、
信号を記録再生するＨＤＤ、前記ＨＤＤを制御するＰＶＲＣＰＵ、前記ＨＤＤの記録再生信号を記憶するＰＶＲメモリ、を有するＰＶＲ装置と、を備え、
前記ＰＶＲ装置は、前記ホストメモリから前記ＡＶＴＳをＤＭＡ転送するためのブリッジ回路をその入力端に設け、
前記ブリッジ回路は、前記ＰＶＲ装置のＰＶＲバスを前記ホストのホストバスにネットワークＩ／Ｆを介することなく直接接続するとともに、前記ホストの書き込みＤＭＡ信号及び読み込みＤＭＡ信号と前記ＡＶＴＳとを授受するためのＦＩＦＯを有し、前記ＦＩＦＯが前記ＢＳデジタル受信機本体と前記ＰＶＲ装置を結び付ける構成要素を形成し、
前記ＰＶＲＣＰＵが、前記ＦＩＦＯと前記ＰＶＲメモリとのＡＶＴＳのＤＭＡ転送制御を行う構成とする。
【００１３】
また、ＢＳデジタル受信機において、前記ブリッジ回路は、ホストの入出力データをバッファするホストリードＦＩＦＯ及びＨＯＳＴライトＦＩＦＯと、前記ＰＶＲ装置の入出力データをバッファするＰＶＲ装置リードＦＩＦＯ及びＰＶＲ装置ライトＦＩＦＯと、ＴＳストリームを入力するＰＩＤフィルタと、ＴＳストリームをバッファするＡＵＸリードＦＩＦＯと、ＰＶＲ装置とホスト間のイベントを授受するイベントレジスタと、を備える構成とする。
【００１４】
このような構成を採用することによって、ネットワークＩ／Ｆを不要とし、応答速度を向上して安価で且つ高速に記録、再生することができる。
【００１５】
【発明の実施の形態】
本発明の実施形態に係るＢＳデジタル受信機について、図１〜図３を参照しながら以下詳細に説明する。図１は本発明の実施形態に係るＢＳデジタル受信機の全体構成を示す図であり、図２は本実施形態に関するＰＶＲ装置の全体構成を示す図であり、図３は本実施形態に関するＰＶＲ装置内のブリッジ回路の構成を示す図である。
【００１６】
図１において、本発明の実施形態に係るＢＳデジタル受信機は、ＢＳチューナ１００と、デマックス（デマルチプレクサ、ＤｅＭＵＸ）１０１と、ＨＯＳＴ（ホスト）１０３と、ホストメモリ（ＨＯＳＴメモリ）１０４と、デコーダ１０２と、ＰＶＲ装置１０５と、から構成される。ここで、ＢＳデジタル受信機の内で、ＰＶＲ装置１０５を除いた構成をＢＳデジタル受信機本体と称する。
【００１７】
ホスト１０３はＢＳチューナ１００を制御する。また、取得するトランスポートストリームＴＳ１０９のパケットＩＤをデマックス１０１に指定する。デマックス１０１は、ＢＳチューナ１００からのトランスポートストリームＴＳ１０９を入力し、ホスト１０３により指定されたパケットを保存し、ＡＶＴＳ（ＡＶ  Ｔｒａｎｓｐｏｒｔ  Ｓｔｒｅａｍ）としてホストメモリ１０４に出力する。
【００１８】
ホスト１０３は、ホストメモリ１０４からＡＶＴＳ１０８をＰＶＲ装置１０５に対してＤＭＡ転送（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓ、直接メモリアクセス）する。この際、ホストＷＤＭＡ（Ｗｒｉｔｅ  Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓ）のＲＥＱ，ＡＣＫ信号（リクエスト，アクノリッジメント信号）１０７により、ＤＭＡ転送を制御する。
【００１９】
また同時に、ホスト１０３は、ＰＶＲ装置１０５に格納されたＡＶＴＳを、ホストメモリ１０４を経由してデマックス１０１に転送する。この際、ホストＲＤＭＡ（Ｒｅａｄ  Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓ）のＲＥＱ，ＡＣＫ信号により、ＤＭＡ転送を制御する。
【００２０】
デマックス１０１は、ＡＶＴＳ１０８を復号化して出力映像を生成する。また、ＰＶＲ装置１０５は、ＢＳチューナ１００からのトランスポートストリームＴＳ１０９を監視し、放送の中断等が発生した場合はホスト１０３に対してイベント１１２を送信する。
【００２１】
このように、ＢＳデジタル受信機本体（ＢＳチューナ、デマックス、デコーダ、ホスト、ホストメモリ）とこの本体に一体型設置のＰＶＲ装置を図１に示すように接続構成することによって、ＨＯＳＴメモリの容量を少なくでき、ネットワークＩ／Ｆを利用しないことで、安価で且つ高速な通信を行うことができ、ＰＶＲ制御の応答性を向上させることができる。
【００２２】
次に、本実施形態に関するＰＶＲ装置１０５の詳細構成を示す図２を参照しながら、ＰＶＲ装置を説明する。図２において、ＰＶＲ装置１０５（図１を参照）は、ＰＶＲＣＰＵ２０１と、ＰＶＲメモリ２０３と、ＨＤＤ２０２と、ブリッジ回路２００と、から構成される。
【００２３】
以下に、ＨＤＤ２０２への記録のフローを説明する。ブリッジ回路２００は、ホスト１０３からのＷＤＭＡのＲＥＱ信号２０７にしたがってＡＶＴＳ２０８を入力する。この際、データが取得できたことを、ホストＷＤＭＡのＡＣＫ信号２０７によりホスト１０３に通知する。
【００２４】
ＰＶＲＣＰＵ２０１は、ブリッジ回路２００からＡＶＴＳ２０８をＰＶＲ側ＡＶＴＳ２１４として、ＰＶＲメモリ２０３にＤＭＡ転送し記憶する。この際、読み込みＤＭＡのＲＥＱ，ＡＣＫ信号２１３によりＤＭＡ転送を制御する。また、ＰＶＲＣＰＵ２０１は、ＰＶＲメモリ２０３からＡＶＴＳ２０８を読み出して、記録ＴＳ２０４としてＨＤＤ２０２に記録する。
【００２５】
次に、ＨＤＤ２０２からの再生のフローを説明する。ＰＶＲＣＰＵ２０１は、ＨＤＤ２０２から記録ＴＳ２０４を読み出してＰＶＲメモリ２０３に記憶する。ＰＶＲＣＰＵ２０１は、ＰＶＲメモリ２０３からＰＶＲ側ＡＶＴＳ２１４をブリッジ回路２００にＤＭＡ転送する。この際、書き込みＤＭＡのＲＥＱ，ＡＣＫ信号２１０によりＤＭＡ転送を制御する。また、ブリッジ回路２００は、ホスト１０３からのホストＲＤＭＡのＲＥＱ信号２１６にしたがってＰＶＲ側ＡＶＴＳ２１４をＡＶＴＳ２０８として出力する。この際、データが準備できたことをホストＲＤＭＡのＡＣＫ信号２１６によりホスト１０３に通知する。
【００２６】
ＰＶＲＣＰＵ２０１は、ＢＳチューナ１００からのトランスポートストリームＴＳ２０９を監視するために必要なパケットの取得をブリッジ回路２００に要求する。ＰＶＲＣＰＵ２０１は、パケットをＡＶＴＳ２０８の経路を使用して、ブリッジ回路２００からＤＭＡ転送により取得する。この際、ＡＵＸ読み込みＤＭＡのＲＥＱ，ＡＣＫ信号２１５によりＤＭＡ転送を制御する。
【００２７】
監視結果に従い、放送の中止、回復、番組属性の変化等のイベント２１８を、ＰＶＲ側イベント２１２としてブリッジ回路２００に設定する。ブリッジ回路２００は、このＰＶＲ側イベント２１２をイベント２１８としてホスト１０３に通知する。
【００２８】
このように、図２に示すＰＶＲ装置の内部構成と接続構成を採用することによって、ＰＶＲ装置のメモリを単一のメモリ（図４に示すバッファメモリを要せず、ＰＶＲメモリのみ）とすることができ、このメモリでＴＳストリームを安価且つ高速に記録再生することができ、また、ＢＳチューナＴＳを監視し、応答速度を向上させている。
【００２９】
次に、本実施形態に関するブリッジ回路１４の構成を示した図３を参照しながら、ブリッジ回路を説明する。ブリッジ回路２００は、ホストライトＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）３００と、ＰＩＤ（Ｐａｃｋｅｔ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）フィルタ３０２と、ＰＶＲライトＦＩＦＯ３０４と、ＰＶＲリードＦＩＦＯ３０１と、ＡＵＸ出力ＦＩＦＯ３０３と、ホストリードＦＩＦＯ３０５と、イベントレジスタ３０６と、から構成される。
【００３０】
ホストライトＦＩＦＯ３００は、ホストＷＤＭＡのＲＥＱ信号２０７にしたがいＡＶＴＳ２０８を記録する。ホストＷＤＭＡのＡＣＫ信号２０７で、ＦＩＦＯに空きがあることをホスト１０３に通知する。また、ＰＶＲリードＦＩＦＯ３０１は、空きがある限りホストライトＦＩＦＯ３００からＡＶＴＳ２０８を取得する。また、読み込みＤＭＡのＲＥＱ信号２１３に従いＡＶＴＳ２０８をＰＶＲＣＰＵ２０１に対して出力する。この際、読み込みＤＭＡのＡＣＫ信号２１３によりＦＩＦＯがデータ出力可能であることをＰＶＲ装置７に通知する。
【００３１】
ＰＶＲライトＦＩＦＯ３０４とホストリードＦＩＦＯ３０５は、方向が逆であることを除いて、ホストライトＦＩＦＯ３００、ＰＶＲリードＦＩＦＯ３０１と同様の動作をする。
【００３２】
ＰＩＤフィルタ３０２は、ＢＳチューナＴＳ２０９を入力し、設定されたパケットＩＤのＴＳパケットを選別し、ＡＵＸ出力ＦＩＦＯ３０３に対し出力する。ＡＵＸ出力ＦＩＦＯ３０３は、ＡＵＸ読み込みＤＭＡのＲＥＱ信号２１５に従い前記ＴＳパケットをＰＶＲＣＰＵ２０１に対して出力する。この際、ＡＵＸ読み込みＤＭＡのＡＣＫ信号２１５により、ＡＵＸ出力ＦＩＦＯ３０３がデータ出力可能であることをＰＶＲＣＰＵ２０１に通知する。
【００３３】
ＡＵＸ出力ＦＩＦＯ３０３からのデータは、ＰＶＲ側ＡＶＴＳ２１４として出力されるが、ＰＶＲＣＰＵ２０１は、読み込みＤＭＡのＲＥＱ，ＡＣＫ信号と、ＡＵＸ読み込みＤＭＡのＲＥＱ，ＡＣＫ信号２１５を排他的に出力することで、取得したいデータをブリッジ回路２００に通知する。ブリッジ回路２００は、読み込みＤＭＡのＲＥＱ，ＡＣＫ信号２１３がＯＮの場合は、ＰＶＲリードＦＩＦＯ３０１から、また、ＡＵＸ読み込みＤＭＡのＲＥＱ，ＡＣＫ信号２１５がＯＮの場合、ＡＵＸ出力ＦＩＦＯ３０３からデータを出力する。
【００３４】
イベントレジスタ３０６は、ＰＶＲＣＰＵ２０１、ホスト（ＨＯＳＴ）１０３の双方から読み書きできるレジスタである。また、ＰＶＲＣＰＵ２０１からの書き込み時にホスト（ＨＯＳＴ）１０３に対し割り込みを発生する。また、ホスト１０３からの書き込み時にＰＶＲＣＰＵ２０１に対し割り込みを発生する。以上の機能により、ＰＶＲＣＰＵ２０１からのＰＶＲ側イベント２１２をイベント２１８としてホスト（ＨＯＳＴ）１０３に通知する。また、ホスト１０３からのイベント２１８をＰＶＲ側イベント２１２としてＰＶＲＣＰＵ１１に通知する。
【００３５】
このように、図３に示すＰＶＲ装置にブリッジ回路を採用することによって、ＨＯＳＴバスとＰＶＲバスとのそれぞれが直結されて（ネットワークＩ／Ｆを介することなく）、高速なＴＳストリーム通信を行うことができ、ＰＩＤフィルタを経由してＢＳチューナＴＳを入力する機能を奏し、また、イベントの受け渡し機能を奏させることができる。
【００３６】
以上説明したように、本発明の実施形態の主たる特徴は、ＢＳデジタル受信機において、ＴＳストリーム入力機能とイベント授受機能を有するブリッジ回路をＰＶＲ装置内に設けることによって、ネットワークＩ／Ｆを用いることなく、安価且つ高速なＰＶＲ機能を付加することができるものである。
【００３７】
【発明の効果】
以上のように、本発明によれば、ＨＯＳＴバスとＰＶＲバスのそれぞれに直結し、高速なＴＳストリーム通信を行う機能、ＰＩＤフィルタを経由しＢＳチューナＴＳを入力する機能、イベントの受け渡し機能、を提供することができる。
【００３８】
また、単一のメモリでＴＳストリームを安価且つ高速に記録再生する機能を提供し、更に、ＢＳチューナＴＳを監視し、応答速度を向上するすることができる。
【００３９】
また、メモリの最小化、ネットワークＩ／Ｆを利用しない安価且つ高速な通信を提供し、ＰＶＲ制御の応答性を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＢＳデジタル受信機の全体構成を示す図である。
【図２】本実施形態に関するＰＶＲ装置の全体構成を示す図である。
【図３】本実施形態に関するＰＶＲ装置内のブリッジ回路の構成を示す図である。
【図４】従来技術に関するＢＳデジタル受信機の全体構成を示す図である。
【符号の説明】
１００  ＢＳチューナ
１０１  デマックス（デマルチプレクサ、ＤｅＭＵＸ）
１０２  デコーダ
１０３  ホスト（ＨＯＳＴ）
１０４  ＨＯＳＴメモリ
１０５  ＰＶＲ装置
１０７，２０７  ＨＯＳＴ  ＷＤＭＡ  ＲＥＱ，ＡＣＫ
１０８，１１７，２０８，２１７  ＡＶＴＳ
１０９，２０９，４１３  ＢＳチューナＴＳ
１１２，２１８  イベント
１１６，２１６  ＨＯＳＴ  ＲＤＭＡ  ＲＥＱ，ＡＣＫ
１１８  出力映像
１２２，４１２  チューナ制御
２００  ブリッジ回路
２０１  ＰＶＲＣＰＵ
２０２  ＨＤＤ
２０３  ＰＶＲメモリ
２０４  記録ＴＳ
２１０  書き込みＤＭＡ  ＲＥＱ，ＡＣＫ
２１２  ＰＶＲ側イベント
２１３  読み込みＤＭＡ  ＲＥＱ，ＡＣＫ
２１４  ＰＶＲ側ＡＶＴＳ
２１５  ＡＵＸ読み込みＤＭＡ  ＲＥＱ，ＡＣＫ
３００  ＨＯＳＴライトＦＩＦＯ
３０１  ＰＶＲＦＩＦＯ
３０２  ＰＩＤフィルタ
３０３  ＡＵＸ出力ＦＩＦＯ
３０４  ＰＶＲライトＦＩＦＯ
３０５  ＨＯＳＴリードＦＩＦＯ
３０６  イベントレジスタ
４０１  デマックス（デマルチプレクサ、ＤｅＭＵＸ）
４０２  デコーダ
４０３  ネットワークＩ／Ｆ
４０４  ＨＯＳＴ（ホストＣＰＵ）
４０５  ＨＯＳＴメモリ
４０６  ＰＶＲネットワークＩ／Ｆ
４０７  ＰＶＲＣＰＵ
４０８  ＰＶＲメモリ
４０９  バッファメモリ
４１０  ＨＤＤ
４１１  ＢＳチューナ
４１２  チューナ制御
４１３  ＢＳチューナＴＳ
４１４  ＡＶＴＳ
４１５  パーシャルストリーム
４１６  コントロール
４１７  記録ＴＳ
４１８  出力映像
【図１】
0004324411.tif 000002
【図２】
0004324411.tif 000003
【図３】
0004324411.tif 000004
【図４】
0004324411.tif 000005