(57)【特許請求の範囲】
【請求項１】
複数のウェイで構成されたセットアソシアティブ方式のキャッシュにおいて、キャッシュのウェイのデータ部の出力と接続した出力信号線の下層に第１の電源線と第２の電源線を配置し、前記第１の電源線と前記第２の電源線は前記出力信号線と垂直に交わり、前記第１の電源線と前記第２の電源線は交互に繰り返し配置されており、
前記第１の電源線に電源電位を供給し、前記第２の電源線に接地電位を供給し、前記第１の電源線下層にＰチャネルＭＯＳトランジスタを配置し、前記ＰチャネルＭＯＳトランジスタのゲートは前記第２の電源線と接続され、前記ＰチャネルＭＯＳトランジスタのドレインとソースは前記第１の電源線と接続され、前記第２の電源線下層にＮチャネルＭＯＳトランジスタを配置し、前記ＮチャネルＭＯＳトランジスタのゲートは前記第１の電源線と接続され、前記ＮチャネルＭＯＳトランジスタのドレインとソースは前記第２の電源線と接続されており、
前記第１の電源線の直下に前記ＰチャネルＭＯＳトランジスタが配置され、前記第２の電源線の直下に前記ＮチャネルＭＯＳトランジスタが配置されていることを特徴とする半導体集積回路。
【請求項２】
前記出力信号線の上層に前記第１の電源線と前記第２の電源線を配置し、前記第１の電源線と前記第２の電源線は前記出力信号線と垂直に交わり交互に繰り返し配置されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１の電源線と前記第２の電源線は、キャッシュ外部からキャッシュへの電源供給源から分岐し接続されていることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記出力信号線の下層、上層および隣接して他の信号線を前記出力信号線の全部または一部と並行して配置しないことを特徴とする請求項１ないし３記載の半導体集積回路。
【請求項５】
前記出力信号線と他の信号線との間に前記第１の電源線又は前記第２の電源線を前記出力信号線の全部又は一部と並行して配置することを特徴とする請求項１ないし４記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特にキャッシュ機能を搭載した半導体集積回路に関する。
【０００２】
【従来の技術】
マイクロプロセッサなどの計算機システムには、高速動作を行うために中央処理装置と主メモリとの間に主メモリ内のプログラムやデータの一部を格納して、高速バッファメモリとして機能するキャッシュメモリが設けられている。
【０００３】
また、最近の中央処理装置のアドレスは、仮想アドレスが用いられているために、キャッシュメモリや主メモリの実アドレスとの間でアドレスの変換が必要となる。このため、変換テーブルは、アドレス空間が大きくなると共に大きくなり、通常、テーブルは、階層化されている。階層化されたテーブルを参照して実アドレスを引き出すには、時間がかかるために、トランスレーションルックアサイドバッファ（以下ＴＬＢ）と呼ばれる連想機能を持ったテーブルが階層化されたテーブルと並列に設けられて高速に実アドレスを引き出している。このように、ＴＬＢには高速にアドレス変換を行うとともに、小さい規模の回路によって高い確率でアドレス変換を行うことが求められる。
【０００４】
ＴＬＢには、フルアソシアティブ方式やセットアソシアティブ方式と呼ばれる２方式の連想方式が用いられている。前者の方式は入力アドレスとＴＬＢ内の記憶データすべての一致不一致を調べ、一致した記憶データが存在するとその存在を示す信号および記憶しているデータを出力する方式である。後者のセットアソシアティブ方式は一致の見込まれる候補を選び、それらの候補のアドレスについて一致不一致を調べ、一致したデータが存在すれば、その存在を示す信号及び一致したアドレスに対応する実アドレスを出力する方式である。
【０００５】
従来、ＴＬＢのアドレス変換、キャッシュメモリの動作を１サイクル動作で実現するため、ＴＬＢとキャッシュのタグ部のコンパレータをできるだけ近く、配置することにより、配線遅延を少なくする方法がある。図６は、４ウェイセットアソシアティブのキャッシュとＴＬＢを物理的に配置した従来例であり、１はキャッシュメモリのデータ部、２はキャッシュメモリのタグ部であり、３はＴＬＢであり、ＴＬＢで変換された物理アドレスは、アドレス線４を通りキャッシュのタグ部のコンパレータ５に入力される。各ウェイのタグ部のコンパレータ５は、物理アドレスと各タグ部のデータと比較し、データのどれかと一致するとバッファ６を介してヒット信号を出力する。もし、４つのウェイの内どれかのウェイからヒット信号が出力されれば、そのウェイのキャッシュのデータ部のデータがトライステートバッファ７によってデータバスに出力され、最終的にバッファ８によってキャッシュ外部へ出力される。
【０００６】
【発明が解決しようとする課題】
従来の技術で述べた構成では、半導体集積回路の微細化に伴い配線幅、配線間隔、配線長、配線膜厚は、共に小さくなったとしても、配線がもし同様の材質と仮定し、それぞれスケーリングの率をSとすると、配線抵抗RはS倍、配線容量は1/S倍となり、RCの遅延積は変わらず、キャッシュデータ部からの出力はこれ以上の高速化は望めないという課題があった。また、トライステートバッファ７での出力での配線遅延は、配線下層の容量をCb配線間の容量をCsとし、配線抵抗をRとするとR(Cb+2*Cs)となる。しかし、隣接している信号の出力と主出力とが互いに反対方向に変化すれば、サイドのキャパシタンスCsは、２倍に見えるので最大遅延は、R(Cb+2*2*Cs)となり、標準の状態より、遅くなるという課題があった。また、ドライバーを大きくすることによってトランジスタの瞬間電流を増やすことにより、遅延時間を減らした場合、データバスすべてが変化したとき、電源電圧降下がおき、かえって遅延値が増大してしまう課題があった。また、バスのホールド状態時にデータバスの下層、上層配線にある信号が遷移するとホールドの抵抗で押さえきれず、出力値が反転してしまう課題があった。
【０００７】
【課題を解決するための手段】
本発明は、複数のウェイで構成されたセットアソシアティブ方式のキャッシュにおいて、キャッシュのウェイのデータ部の出力と接続した出力信号線の下層に第１の電源線と第２の電源線を配置し、前記第１の電源線と前記第２の電源線は前記出力信号線と垂直に交わり、前記第１の電源線と前記第２の電源線は交互に繰り返し配置されていることにより、基板ノイズを受けにくい構成が可能となる。
【０００８】
前記出力信号線の上層に前記第１の電源線と前記第２の電源線を配置し、前記第１の電源線と前記第２の電源線は前記出力信号線と垂直に交わり交互に繰り返し配置されていることにより、他の信号の影響を受けにくい構成が可能となる。
【０００９】
前記第１の電源線に電源電位を供給し、前記第２の電源線に接地電位を供給し、前記第１の電源線下層にＰチャネルＭＯＳトランジスタを配置し、前記ＰチャネルＭＯＳトランジスタのゲートは前記第２の電源線と接続され、前記ＰチャネルＭＯＳトランジスタのドレインとソースは前記第１の電源線と接続され、前記第２の電源線下層にＮチャネルＭＯＳトランジスタを配置し、前記ＮチャネルＭＯＳトランジスタのゲートは前記第１の電源線と接続され、前記ＮチャネルＭＯＳトランジスタのドレインとソースは前記第２の電源線と接続されており、前記第１の電源線の直下に前記ＰチャネルＭＯＳトランジスタが配置され、前記第２の電源線の直下に前記ＮチャネルＭＯＳトランジスタが配置されていることにより、基板ノイズを受けにくい構成が可能となる。
【００１０】
前記第１の電源線と前記第２の電源線は、キャッシュ外部からキャッシュへの電源供給源から分岐し接続されていることにより、電源電位の変動の影響を受けにくい構成が可能となる。
【００１１】
前記出力信号線の下層、上層および隣接して他の信号線を前記出力信号線の全部または一部と並行して配置しないことにより、他の信号の影響を受けにくい構成が可能となる。
【００１２】
前記出力信号線と他の信号線との間に前記第１の電源線又は前記第２の電源線を前記出力信号線の全部又は一部と並行して配置することにより、他の信号の影響を受けにくい構成が可能となる。
【００１３】
前記ウェイのデータ部の出力として正反の対の信号を組とした出力を複数持つ構成において、前記正反の対の出力と接続された出力信号線を組ごとに前記第１の電源線と前記第２の電源線とで挟んで配置することにより、他の信号の影響を受けにくい構成が可能となる。
【００１４】
前記出力信号線から第１のセンスアンプによってキャッシュ外部へ出力することにより、キャッシュ外部への出力を高速にすることが可能となる。
【００１５】
前記ウェイのデータ部の出力を第２のセンスアンプによって前記出力信号線に出力することにより、キャッシュ外部への出力を高速にすることが可能となる。
【００１６】
【発明の実施の形態】
図１は本発明の半導体集積回路の一例であり、４ウェイのセットアソシアティブ方式のキャッシュとＴＬＢの物理的配置を示している。
【００１７】
１はキャッシュメモリのデータ部、２はキャッシュメモリのタグ部であり、各ウェイに１セットずつ配置されており、４組ある。３はＴＬＢであり、ＴＬＢ３を中央に配置し、各キャッシュメモリのデータ部１、タグ部２の信号の入出力部を隣接あるいは向かい合うように配置しており、データバス２０は各ウェイの回路間に配置し外部の信号と隔離し、また各ウェイ間のデータバスの配線長を短縮している。
【００１８】
ＴＬＢ３で変換された物理アドレスはアドレス線４を通り、各ウェイのタグ部のコンパレータ５に入力される。コンパレータ５は、各ウェイごとに物理アドレスと各ＴＬＢ内のデータと比較し、いずれかのデータと一致するとヒット信号を出力する。例えば、way0で一致した場合、バッファ６を介してヒット信号を出力する。一方、一致したキャッシュのデータ部１のメモリセル１１の信号はセンスアンプ１０によって増幅される。メモリセル１１の信号Ｂｉｔ、／Ｂｉｔは正反の対信号になっており、バッファ６から出力されたヒット信号により導通するＮチャネルＭＯＳトランジスタ１２，１３を介すことによってデータバス２０に出力され、way0あるいはway1のヒット信号の論理和信号wayhit01により導通するＮチャネルＭＯＳトランジスタ１４，１５を介し、way0あるいは、way1,way2,way3のヒット信号の論理和信号wayhit0123によって活性化されるセンスアンプ２１で増幅され、最終的にバッファ８によってキャッシュ外部へ出力される。
【００１９】
図５に示すようにバッファ８の代わりにセンスアンプで出力することも可能であり、またデータ部１のセンスアンプを削減し、センスアンプ２１のみで出力することも可能である。また、センスアンプ２１の出力の正信号をＲＳフリップフロップのセット入力に入力しセンスアンプ２１の出力の反信号をＲＳフリップフロップのリセット入力に入力することでセンスアンプの誤動作による誤ったデータを外部に出力することを防ぐことも可能である。
【００２０】
図２は、ＴＬＢ３から出力された物理アドレスとタグ部２のデータが一致した後、コンパレータ５の比較結果信号が活性化された場合のタイミングチャートである。横軸は過渡時間であり、縦軸は、電圧であり、各々の信号線の遷移を示す。ウェイのいずれかのデータと一致するとｗay0の出力信号Ｂｉｔと逆相の信号／Ｂｉｔは変化する。タグ部２のコンパレータ５のヒット信号がHighになるとコンパレータ５の出力と接続されたＮチャネルＭＯＳトランジスタ１２，１３が導通し、センスアンプ１０の出力信号はデータバス２０に伝わる。データバスはＶＤＤにプルアップされているため、センスアンプの出力信号がHighならＶＤＤ、LowならＶＳＳ側に１００ｍＶ程度振幅が下がる。way0とway1のヒット信号の論理和信号wayhit01によってＮチャネルＭＯＳトランジスタ１４，１５が導通し、センスアンプ２１に伝わる。way0あるいは、way1,way2,way3のヒット信号の論理和信号wayhit0123でデータバスのセンスアンプ２１が動作し、バッファ８を駆動するに十分な振幅となり、バッファ８によってデータが出力される。
【００２１】
以上のような構成をとることにより、データバス２０の信号は低振幅でよく、また、トライステートバッファも不要となり、高速に伝達される。また、隣接するバスは、信号伝達時にＶＤＤ固定か、もしくは、ＶＳＳ側へ遷移する信号だけであるので、互いに逆に振れる振幅はない為、配線間容量は増加せず、遅延時間は減少する。
【００２２】
図１のデータバスを詳細に示した図を図３に示す。キャッシュメモリのデータ出力の配線１０３，１０４は、配線下層の電源線１００、接地線１０１とコンタクト１１０，１１１を介し接続された信号線１０２，１０５で正反の対信号のデータ出力の配線１０３，１０４を挟むことで他の信号からデータ出力の配線へのノイズを低減しており、データ出力の配線下層は、データ出力の配線１０３，１０４と垂直に交わるように電源線１００、接地線１０１を交互に配線することで下層からデータ出力の配線へのノイズの影響を低減できる。さらにシールドを強化する方法としてその配線の下を詳細に示した図を図４に示す。ＰチャネルＭＯＳトランジスタのドレイン１１２とソース１１３がそれぞれ、電源線１００にコンタクト１１０を介し接続されており、ゲート１１１はコンタクト１２０を介し接地線１０１と接続された構成を持つ。ＮチャネルＭＯＳトランジスタはドレインとソースがそれぞれ接地線にコンタクトを介し接続されており、ゲートはコンタクトを介し電源線と接続された構成をもち、ＭＯＳトランジスタのゲート容量により電源線および接地線の電位安定の強化を行っている。上記の構成により、メッシュ状の電源配線と接地配線を構成し、下層配線からのノイズの影響を最小限に減らすことができる。また、電源と接地線を交互に置くことにより、電圧降下を削減している。
【００２３】
【発明の効果】
以上のように本発明は、上記の構成により複数のウェイのセットアソシアティブのキャッシュにおいて、データバスへの基板ノイズおよび他の信号線からのノイズを最小限に減らすことができ、電源線と接地線を交互に置くことにより、電圧降下を削減する構成が可能となる。また、キャッシュの出力をセンスアンプで行いバッファを使用しないことで、データ出力の高速化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成図
【図２】本発明の第１の実施形態に係る半導体集積回路のタイミングチャート
【図３】本発明の第１の実施形態に係る半導体集積回路のデータバスの物理的配置図
【図４】本発明の第１の実施形態に係る半導体集積回路のデータバスの物理的配置の下層配線図
【図５】本発明の他の実施形態に係る半導体集積回路の構成図
【図６】  従来の半導体集積回路の構成図
【符号の説明】
１  キャッシュメモリのデータ部
２  キャッシュメモリのタグ部
３  ＴＬＢ
５  コンパレータ
６  バッファ
７  トライステートバッファ
８  バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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