(57)【特許請求の範囲】
【請求項１】
入力電圧の検出を行い、該検出した電圧値に応じた２値の信号を生成して出力する電圧検出回路において、
入力電圧を分圧して得られた分圧電圧と所定の基準電圧との電圧比較を行って該比較結果を出力し、該分圧電圧が基準電圧以下になると入力電圧の分圧比を変えて分圧電圧を低下させる入力電圧検出部と、
該入力電圧検出部からの比較結果に応じて、所定のコンデンサに対する充放電制御を行うと共に、所定の時定数で該コンデンサの充電を行って該充電時間が放電時間よりも長くなるように遅延させる遅延時間制御部と、
該遅延時間制御部のコンデンサにおける充放電電圧を異なるしきい値を有するそれぞれの論理回路に入力すると共に、該各論理回路のそれぞれの出力信号をフリップフロップを介して出力し、該充放電電圧に対してヒステリシスを形成するヒステリシス制御部と、
を備え、
動作テスト時に外部から所定の第１テスト信号が上記入力電圧検出部及び上記ヒステリシス制御部にそれぞれ入力されると、上記入力電圧検出部は、分圧電圧の値に関係なく入力電圧の分圧比を一定にすると共に、上記ヒステリシス制御部は、フリップフロップに入力されている一方の論理回路からの信号を排他的に出力することを特徴とする電圧検出回路。
【請求項２】
動作テスト時に外部から所定の第２テスト信号が更に上記入力電圧検出部及び上記ヒステリシス制御部にそれぞれ入力されると、上記入力電圧検出部は、分圧電圧の値に関係なく入力電圧の分圧比を変えて分圧電圧を低下させると共に、上記ヒステリシス制御部は、フリップフロップに入力されている他方の論理回路からの信号を排他的に出力することを特徴とする請求項１記載の電圧検出回路。
【請求項３】
上記フリップフロップは、３入力の論理回路で形成されたＲＳフリップフロップであることを特徴とする請求項１又は２記載の電圧検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力電圧の電圧値を検出し、該検出した電圧値に応じた２値の信号を生成して出力する電圧検出回路に関し、特に動作テストを行うためのテスト回路を備えた電圧検出回路に関する。
【０００２】
【従来の技術】
図４は、従来の電圧検出回路の例を示した回路図である。図４の電圧検出回路１００は、入力端子ＩＮから入力される入力電圧Ｖｉｎが所定のリセット電圧を下回るとロー（Ｌｏｗ）レベルのリセット信号を出力し、所定のリセット解除電圧を上回ると該リセット信号によるリセット動作を解除するハイ（Ｈｉｇｈ）レベルのリセット解除信号を出力するものである。電源電圧Ｖｄｄの検出を行う場合は、入力電圧Ｖｉｎが電源電圧Ｖｄｄということになる。
【０００３】
図４において、所定の基準電圧Ｖｒと、入力電圧Ｖｉｎを抵抗１０２〜１０４で分圧して得られた分圧電圧Ｖｆｂとを演算増幅器で形成された電圧比較器１０５で比較し、該比較結果に応じた電圧が電圧比較器１０５から出力される。なお、基準電圧Ｖｒは、外部から入力されるようにしてもよいし、電圧検出回路１００の内部に基準電圧発生回路部を設けて生成するようにしてもよい。
【０００４】
分圧電圧Ｖｆｂが基準電圧Ｖｒ以下になると、電圧比較器１０５の出力はハイレベルとなり、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１０６がオンして分圧電圧Ｖｆｂを更に低下させて電圧比較器１０５の発振を防止する。電圧比較器１０５の出力端がハイレベルになると、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１０７がオフしてＮＭＯＳトランジスタ１０９がオンする。このため、電荷が蓄積されていたコンデンサ１１０が接続端子ＣＤ及びＮＭＯＳトランジスタ１０９を介して放電を開始して、ａ点の電圧Ｖａが低下していく。
【０００５】
ここで、インバータ１１１のしきい値αがインバータ１１２のしきい値βよりも高くしてあり、ａ点の電圧Ｖａが低下してβ＜Ｖａ≦αになると、インバータ１１１の出力端のみがローレベルからハイレベルに立ち上がる。この時点で、インバータ１１２の出力端はローレベルのままである。インバータ１１１の出力信号は、ＮＡＮＤ回路１１４及び１１５で形成されたリセット・セット・フリップフロップ（以下、ＲＳフリップフロップと呼ぶ）１１６の一方の入力端であるＮＡＮＤ回路１１４の入力端に入力されている。また、インバータ１１２の出力信号は、インバータ１１３を介してＲＳフリップフロップ１１６の他方の入力端であるＮＡＮＤ回路１１５の入力端に入力されている。
【０００６】
このことから、ＲＳフリップフロップ１１６の各入力端は共にハイレベルとなり、ＲＳフリップフロップ１１６はラッチ状態となり、ＲＳフリップフロップ１１６の非反転出力端Ｑは、ハイレベルのままである。このため、該ハイレベルの信号は、インバータ１１７及び１１８を介して出力端子ＯＵＴから出力される。更にａ点の電圧Ｖａが低下してＶａ≦βになると、インバータ１１２の出力端もローレベルからハイレベルに立ち上がる。このため、ＲＳフリップフロップ１１６の非反転出力端Ｑは、ローレベルに立ち下がり、該ローレベルの信号は、インバータ１１７及び１１８を介して出力端子ＯＵＴから出力される。
【０００７】
次に、分圧電圧Ｖｆｂが基準電圧Ｖｒを超えると、電圧比較器１０５の出力はローレベルになり、ＮＭＯＳトランジスタ１０６がオフして遮断状態になる。電圧比較器１０５の出力端がローレベルになることによって、ＰＭＯＳトランジスタ１０７がオンしてＮＭＯＳトランジスタ１０９がオフする。このため、コンデンサ１１０は、ＰＭＯＳトランジスタ１０７及び抵抗１０８を介して電源電圧Ｖｄｄが印加されて充電を開始し、ａ点の電圧Ｖａが上昇していく。
【０００８】
ａ点の電圧Ｖａが上昇してβ≦Ｖａ＜αになると、インバータ１１２の出力端のみがハイレベルからローレベルに立ち下がる。この時点で、インバータ１１１の出力端はハイレベルのままである。このことから、ＲＳフリップフロップ１１６の各入力端は共にハイレベルとなり、ＲＳフリップフロップ１１６はラッチ状態となり、ＲＳフリップフロップ１１６の非反転出力端Ｑは、ローレベルのままである。このため、該ローレベルの信号は、インバータ１１７及び１１８を介して出力端子ＯＵＴから出力される。更にａ点の電圧Ｖａが上昇してα≦Ｖａになると、インバータ１１１の出力端がハイレベルからローレベルに立ち上がる。このため、ＲＳフリップフロップ１１６の非反転出力端Ｑは、ハイレベルに立ち上がり、該ハイレベルの信号は、インバータ１１７及び１１８を介して出力端子ＯＵＴから出力される。
【０００９】
【発明が解決しようとする課題】
このような電圧検出回路１００を製品にする場合、製品規格として、通常、リセット電圧値、リセット解除電圧値及びヒステリシス幅値が設けられており、電圧検出回路１００の製品が、該規格を満たしているかを調べるテストを行っている。しかし、上記のような電圧検出回路では、電源電圧Ｖｄｄの変動に対する出力端子ＯＵＴの信号レベルの変化、すなわちリセット電圧値とリセット解除電圧値にはヒステリシスが存在していることから、図５のように測定するバイナリサーチ手法を用いて正確な測定を行うことができなかった。このため、図６のように測定する順方向の電圧スイープ手法を用いて測定を行っていたが、テスト時間が長くなるという問題があった。
【００１０】
本発明は、上記のような問題を解決するためになされたものであり、外部からのテスト信号に応じて、リセット電圧値及びリセット解除電圧値をヒステリシスに影響されることなく測定できるようにするテスト回路を設けることによって、バイナリサーチ手法を用いた測定を行うことができる電圧検出回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係る電圧検出回路は、入力電圧の検出を行い、該検出した電圧値に応じた２値の信号を生成して出力する電圧検出回路において、
入力電圧を分圧して得られた分圧電圧と所定の基準電圧との電圧比較を行って該比較結果を出力し、該分圧電圧が基準電圧以下になると入力電圧の分圧比を変えて分圧電圧を低下させる入力電圧検出部と、
該入力電圧検出部からの比較結果に応じて、所定のコンデンサに対する充放電制御を行うと共に、所定の時定数で該コンデンサの充電を行って該充電時間が放電時間よりも長くなるように遅延させる遅延時間制御部と、
該遅延時間制御部のコンデンサにおける充放電電圧を異なるしきい値を有するそれぞれの論理回路に入力すると共に、該各論理回路のそれぞれの出力信号をフリップフロップを介して出力し、該充放電電圧に対してヒステリシスを形成するヒステリシス制御部と、
を備え、
動作テスト時に外部から所定の第１テスト信号が上記入力電圧検出部及び上記ヒステリシス制御部にそれぞれ入力されると、上記入力電圧検出部は、分圧電圧の値に関係なく入力電圧の分圧比を一定にすると共に、上記ヒステリシス制御部は、フリップフロップに入力されている一方の論理回路からの信号を排他的に出力するものである。
【００１２】
また、動作テスト時に外部から所定の第２テスト信号が更に上記入力電圧検出部及び上記ヒステリシス制御部にそれぞれ入力されると、上記入力電圧検出部は、分圧電圧の値に関係なく入力電圧の分圧比を変えて分圧電圧を低下させると共に、上記ヒステリシス制御部は、フリップフロップに入力されている他方の論理回路からの信号を排他的に出力するようにした。
【００１３】
具体的には、上記フリップフロップは、３入力の論理回路で形成されたＲＳフリップフロップをなすものである。
【００１４】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
図１は、本発明の実施の形態における電圧検出回路の例を示した回路図である。
図１の電圧検出回路１は、通常動作時には、入力端子ＩＮから入力される入力電圧Ｖｉｎが所定のリセット電圧を下回るとローレベルのリセット信号を出力し、所定のリセット解除電圧を上回ると該リセット信号によるリセット動作を解除するハイレベルのリセット解除信号を出力するものである。電源電圧Ｖｄｄの検出を行う場合は、入力電圧Ｖｉｎが電源電圧Ｖｄｄということになる。
【００１５】
図１において、電圧検出回路１は、あらかじめ設定されたリセット電圧及びリセット解除電圧に対する入力端子ＩＮに入力されている入力電圧Ｖｉｎの状態を検出する入力電圧検出部２と、該入力電圧検出部２での検出結果に対して入力電圧Ｖｉｎがリセット解除電圧以上であるときのみ遅延させて該検出結果を出力する遅延時間制御部３と、該遅延時間制御部３から出力された検出結果に対してヒステリシスを設けるヒステリシス制御部４とで構成されている。
【００１６】
入力電圧検出部２は、演算増幅器からなる電圧比較器１２、ＮＯＲ回路１３、インバータ１４、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）ＱＮ１，ＱＮ２及び抵抗Ｒ１〜Ｒ３で構成されている。入力端子ＩＮと接地との間に抵抗Ｒ１〜Ｒ３が直列に接続され、抵抗Ｒ１とＲ２との接続部が電圧比較器１２の非反転入力端に接続され、入力電圧Ｖｉｎを分圧した分圧電圧Ｖｆｂが、電圧比較器１２の非反転入力端に入力される。電圧比較器１２の反転入力端には、所定の基準電圧Ｖｒが入力され、電圧比較器１２は、基準電圧Ｖｒと分圧電圧Ｖｆｂの電圧比較を行って該比較結果を出力する。なお、基準電圧Ｖｒは、外部から入力されるようにしてもよいし、電圧検出回路１の内部に基準電圧発生回路部を設けて生成するようにしてもよい。
【００１７】
電圧比較器１２の出力信号は、ＮＯＲ回路１３の一方の入力端に出力されると共に、インバータ１４を介して遅延時間制御部３に出力され、ＮＯＲ回路１３の他方の入力端には、外部から第１テスト信号ＴＳ１が入力される。また、抵抗Ｒ２とＲ３との接続部と接地との間にはＮＭＯＳトランジスタＱＮ１及びＱＮ２が並列に接続されており、ＮＭＯＳトランジスタＱＮ１のゲートには、外部から第２テスト信号ＴＳ２が入力され、ＮＭＯＳトランジスタＱＮ２のゲートには、ＮＯＲ回路１３の出力信号が入力されている。
【００１８】
次に、遅延時間制御部３は、電源電圧Ｖｄｄと接地との間に接続された、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）ＱＰ１と抵抗Ｒ４とＮＭＯＳトランジスタＱＮ３の直列回路と、接続端子ＣＤと接地との間に接続されたコンデンサＣ１とで構成されている。ＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ３の各ゲートは接続され、該接続部にはインバータ１４を介して電圧比較器１２からの出力信号が入力されている。また、抵抗Ｒ４とＮＭＯＳトランジスタＱＮ３との接続部ｐと接地との間には、接続端子ＣＤを介してコンデンサＣ１が接続されている。
【００１９】
次に、ヒステリシス制御部４は、インバータ２１〜２７と、リセット・セット・フリップフロップ（以下、ＲＳフリップフロップと呼ぶ）３０を形成する３入力のＮＡＮＤ回路２８，２９と、２入力のＮＡＮＤ回路３１，３２と、ＮＯＲ回路３３とで構成されている。接続部ｐは、インバータ２１を介してＮＡＮＤ回路２８の対応する入力端に接続されると共に、インバータ２２及び２３を介してＮＡＮＤ回路２９の対応する入力端に接続されている。また、ＮＡＮＤ回路２８の出力信号は、ＮＡＮＤ回路２９の対応する入力端及びＮＡＮＤ回路３１の一方の入力端にそれぞれ入力され、ＮＡＮＤ回路２９の出力信号は、ＮＡＮＤ回路２８の対応する入力端及びＮＡＮＤ回路３２の一方の入力端にそれぞれ入力される。
【００２０】
外部からの第１テスト信号ＴＳ１は、インバータ２６を介してＮＯＲ回路３３の一方の入力端に入力され、ＮＯＲ回路３３の他方の入力端には外部からの第２テスト信号ＴＳ２が入力されている。更に、第２テスト信号ＴＳ２は、インバータ２５を介してＮＡＮＤ回路２９の対応する入力端に入力されている。ＮＯＲ回路３３の出力信号は、インバータ２４を介してＮＡＮＤ回路２８の対応する入力端に入力されると共にＮＡＮＤ回路３２の他方の入力端に入力される。また、ＮＡＮＤ回路３２の出力信号は、ＮＡＮＤ回路３１の他方の入力端に入力され、ＮＡＮＤ回路３１の出力信号は、インバータ２７を介して出力端子ＯＵＴから出力される。なお、図１において、コンデンサＣ１を除いた各素子は、ＩＣで形成することができるため、コンデンサＣ１は接続端子ＣＤを介して接続されている。
【００２１】
このような構成において、第１テスト信号ＴＳ１及び第２テスト信号ＴＳ２が共にローレベルとなる通常動作時における各部の動作について説明する。
分圧電圧Ｖｆｂが基準電圧Ｖｒ以下になると、電圧比較器１２の出力端はローレベルとなる。第１テスト信号ＴＳ１及び第２テスト信号ＴＳ２が共にローレベルであることから、ＮＭＯＳトランジスタＱＮ１はオフして遮断状態になると共にＮＯＲ回路１３の出力端はハイレベルとなる。
【００２２】
このため、ＮＭＯＳトランジスタＱＮ２はオンして導通状態になり、分圧電圧Ｖｆｂを下記（１）式から（２）式になるように更に低下させて電圧比較器１２の発振を防止する。
Ｖｆｂ＝{(Ｒ２＋Ｒ３)／(Ｒ１＋Ｒ２＋Ｒ３)}×Ｖｉｎ………………（１）
Ｖｆｂ＝{Ｒ２／(Ｒ１＋Ｒ２)}×Ｖｉｎ………………（２）
なお、上記（１）式及び（２）式において、Ｒ１〜Ｒ３は対応する抵抗Ｒ１〜Ｒ３の抵抗値を示している。
【００２３】
電圧比較器１２の出力端がローレベルになりインバータ１４の出力端がハイレベルになると、ＰＭＯＳトランジスタＱＰ１がオフしてＮＭＯＳトランジスタＱＮ３がオンする。このため、電荷が蓄積されていたコンデンサＣ１がＮＭＯＳトランジスタＱＮ３を介して放電を開始して、ｐ点の電圧Ｖｐが低下していく。
【００２４】
ここで、第１テスト信号ＴＳ１及び第２テスト信号ＴＳ２が共にローレベルであることから、ＮＯＲ回路３３の出力端はローレベルとなり、ＮＡＮＤ回路３２の他方の入力端がローレベルになると共にインバータ２４の出力端がハイレベルになる。このため、３入力のＮＡＮＤ回路２８は、インバータ２１の出力端が接続された入力端とＮＡＮＤ回路２９の出力端が接続された入力端からなる２入力のＮＡＮＤ回路として動作する。同様に、インバータ２５の出力端がハイレベルとなるため、３入力のＮＡＮＤ回路２９は、インバータ２３の出力端が接続された入力端とＮＡＮＤ回路２８の出力端が接続された入力端からなる２入力のＮＡＮＤ回路として動作する。
【００２５】
一方、インバータ２１のしきい値Ｖｔｈ１がインバータ２２のしきい値Ｖｔｈ２よりも高くしてあり、ｐ点の電圧Ｖｐが低下してＶｔｈ２＜Ｖｐ≦Ｖｔｈ１になると、インバータ２１の出力端のみがローレベルからハイレベルに立ち上がる。この時点で、インバータ２２の出力端はローレベルのままである。インバータ２１の出力信号は、ＲＳフリップフロップ３０の一方の入力端をなすＮＡＮＤ回路２８の対応する入力端に入力されている。また、インバータ２２の出力信号は、インバータ２３を介してＲＳフリップフロップ３０の他方の入力端をなすＮＡＮＤ回路２９の対応する入力端に入力されている。
【００２６】
このことから、ＲＳフリップフロップ３０の各入力端は共にハイレベルとなり、ＲＳフリップフロップ３０はラッチ状態となって、ＲＳフリップフロップ３０の非反転出力端ＱをなすＮＡＮＤ回路２８の出力端はハイレベル、ＲＳフリップフロップ３０の反転出力端／ＱをなすＮＡＮＤ回路２９の出力端はローレベルのままである。このため、ＮＡＮＤ回路２８の出力端におけるハイレベルの信号は、ＮＡＮＤ回路３１の一方の入力端に出力され、ＮＡＮＤ回路２９の出力端におけるローレベルの信号は、ＮＡＮＤ回路３２の一方の入力端に出力される。
【００２７】
このことから、ＮＡＮＤ回路３２の出力端はハイレベルとなり、ＮＡＮＤ回路３１の各入力端が共にハイレベルになり、ＮＡＮＤ回路３１の出力端はローレベルとなってインバータ２７の出力端、すなわち出力端子ＯＵＴからハイレベルのリセット解除信号が出力され、この時点では、まだ出力端子ＯＵＴからローレベルのリセット信号は出力されない。
【００２８】
更に、ｐ点の電圧Ｖｐが低下してＶｐ≦Ｖｔｈ２になると、インバータ２２の出力端もローレベルからハイレベルに立ち上がる。このため、ＲＳフリップフロップ３０の非反転出力端ＱをなすＮＡＮＤ回路２８の出力端は、ローレベルに立ち下がり、ＲＳフリップフロップ３０の反転出力端／ＱをなすＮＡＮＤ回路２９の出力端は、ハイレベルに立ち上がる。このことから、ＮＡＮＤ回路３１の出力端は、ハイレベルに立ち上がり、インバータ２７を介して出力端子ＯＵＴからローレベルのリセット信号が出力される。
【００２９】
図２は、このような動作による入力電圧Ｖｉｎ、ｐ点の電圧Ｖｐ及び出力端子ＯＵＴの電圧Ｖｏの各波形例を示した図であり、図２から分かるように、コンデンサＣ１の放電速度が速く、入力電圧Ｖｉｎが低下して、分圧電圧Ｖｆｂが基準電圧Ｖｒ以下になると、直ちにローレベルのリセット信号が出力端子ＯＵＴから出力されることが分かる。
【００３０】
次に、分圧電圧Ｖｆｂが基準電圧Ｖｒを超えた場合、電圧比較器１２の出力端がハイレベルになってインバータ１４の出力端がローレベルになり、ＰＭＯＳトランジスタＱＰ１がオンしてＮＭＯＳトランジスタＱＮ３がオフする。このため、電源電圧ＶｄｄからＰＭＯＳトランジスタＱＰ１及び抵抗Ｒ４を介してコンデンサＣ１への充電が開始され、ｐ点の電圧Ｖｐがゆっくりと上昇していく。
【００３１】
ｐ点の電圧ＶｐがＶｐ≦Ｖｔｈ２のときは、上述したように出力端子ＯＵＴからローレベルのリセット信号が出力されている。ｐ点の電圧Ｖｐが上昇してＶｔｈ２＜Ｖｐ≦Ｖｔｈ１になると、インバータ２２の出力端のみがハイレベルからローレベルに立ち下がる。この時点で、インバータ２１の出力端はハイレベルのままである。このため、ＲＳフリップフロップ３０の一方の入力端をなすＮＡＮＤ回路２８の対応する入力端はハイレベルであり、ＲＳフリップフロップ３０の他方の入力端をなすＮＡＮＤ回路２９の対応する入力端はローレベルからハイレベルに立ち上がる。
【００３２】
このことから、ＲＳフリップフロップ３０はラッチ状態となって、ＲＳフリップフロップ３０の非反転出力端ＱをなすＮＡＮＤ回路２８の出力端はローレベル、ＲＳフリップフロップ３０の反転出力端／ＱをなすＮＡＮＤ回路２９の出力端はハイレベルのままである。このため、ＮＡＮＤ回路２８の出力端におけるローレベルの信号は、ＮＡＮＤ回路３１の一方の入力端に出力され、ＮＡＮＤ回路３１の出力端はハイレベルとなり出力端子ＯＵＴからはローレベルのリセット信号が出力された状態のままである。
【００３３】
ｐ点の電圧Ｖｐが更に上昇してＶｔｈ１＜Ｖｐになると、インバータ２１の出力端もハイレベルからローレベルに立ち下がる。このため、ＲＳフリップフロップ３０の非反転出力端ＱをなすＮＡＮＤ回路２８の出力端はローレベルからハイレベルに立ち上がり、ＲＳフリップフロップ３０の反転出力端／ＱをなすＮＡＮＤ回路２９の出力端はハイレベルからローレベルに立ち下がる。ＮＡＮＤ回路２８の出力端におけるハイレベルの信号は、ＮＡＮＤ回路３１の一方の入力端に出力され、ＮＡＮＤ回路２９の出力端におけるローレベルの信号は、ＮＡＮＤ回路３２の一方の入力端に出力され、ＮＡＮＤ回路３２の出力端はハイレベルとなる。このように、ＮＡＮＤ回路３１の各入力端は共にハイレベルとなり、ＮＡＮＤ回路３１の出力端はローレベルとなって出力端子ＯＵＴからハイレベルのリセット解除信号が出力される。
【００３４】
図３は、このような動作による入力電圧Ｖｉｎ、ｐ点の電圧Ｖｐ及び出力端子ＯＵＴの電圧Ｖｏの各波形例を示した図である。図３から分かるように、コンデンサＣ１の充電には時間がかかり、入力電圧Ｖｉｎが上昇して、分圧電圧Ｖｆｂが基準電圧Ｖｒを超えると、コンデンサＣ１と抵抗Ｒ４の時定数に応じた時間が経過した後に、ハイレベルのリセット解除信号が出力端子ＯＵＴから出力されることが分かる。
【００３５】
次に、テスト動作時における動作について説明する。まず最初に、第１テスト信号ＴＳ１がハイレベルとなり、第２テスト信号ＴＳ２がローレベルのときについて説明する。
第１テスト信号ＴＳ１がハイレベルになることによって、ＮＯＲ回路１３の出力端は、電圧比較器１２の出力端の信号レベルに関係なくローレベルとなる。このため、ＮＭＯＳトランジスタＱＮ２はオフして遮断状態となり、電圧比較器１２の出力レベルに応じて分圧電圧Ｖｆｂが低下することがなくなる。
【００３６】
また、第１テスト信号ＴＳ１がハイレベルになることによって、ＮＯＲ回路３３では、各入力端がローレベルになることから、出力端がハイレベルになる。このため、ＮＡＮＤ回路３２の一方の入力端がハイレベルになると共にインバータ２４の出力端がローレベルとなり、ＮＡＮＤ回路２８の出力端は、インバータ２１及び２３の各出力端の信号レベルに関係なくハイレベルとなる。すなわち、ＮＡＮＤ回路２９、ＮＡＮＤ回路３１及びＮＡＮＤ回路３２は、それぞれインバータとして動作し、インバータ２２の出力端は、５つのインバータを介して出力端子ＯＵＴに接続されていることになる。これらのことから、入力電圧Ｖｉｎを可変して出力端子ＯＵＴの信号レベルの変化を検出することにより、ヒステリシスに影響されることなく、インバータ２２のしきい値Ｖｔｈ２の検出、すなわちリセット電圧の検出を行うことができる。
【００３７】
次に、第１テスト信号ＴＳ１及び第２テスト信号ＴＳ２が共にハイレベルのときについて説明する。
第１テスト信号ＴＳ１がハイレベルになったときの各回路の動作は、上述したようになるが、更に第２テスト信号ＴＳ２がハイレベルになることによって、ＮＭＯＳトランジスタＱＮ１がオンして導通状態となり、インバータ２５及びＮＯＲ回路３３の各出力端はそれぞれローレベルとなる。このため、ＮＭＯＳトランジスタＱＮ１は、通常動作時におけるＮＭＯＳトランジスタＱＮ２の代わりとして動作し、ＮＡＮＤ回路２９の出力端は、インバータ２１及び２３の各出力端の信号レベルに関係なくハイレベルとなり、これに伴ってＮＡＮＤ回路３２の出力端もハイレベルになる。
【００３８】
すなわち、ＮＡＮＤ回路２８及びＮＡＮＤ回路３１は、それぞれインバータとして動作し、インバータ２１の出力端は、３つのインバータを介して出力端子ＯＵＴに接続されていることになる。これらのことから、入力電圧Ｖｉｎを可変して出力端子ＯＵＴの信号レベルの変化を検出することにより、ヒステリシスに影響されることなく、インバータ２１のしきい値Ｖｔｈ１の検出、すなわちリセット解除電圧の検出を行うことができる。
【００３９】
このように、テスト回路としてロジック信号処理を行う回路のみを追加することによって、ヒステリシスに影響されることなく容易にリセット電圧及びリセット解除電圧の検出を行うことができるため、リセット電圧及びリセット解除電圧の検出にバイナリサーチ手法を使用することができる。また、ディジタル回路とアナログ回路が混在したシステムＬＳＩでは、他のブロックにおけるテスト設定用のコントロール端子がすでに存在しており、テスト端子を新たに設けることなくテスト回路の追加のみで対応することができる。これらのことから、チップ面積が増大するといったチップコストへの影響がなく、テスト時間を短縮させることができ、動作テストを行うためのコストの削減を図ることができる。
【００４０】
【発明の効果】
上記の説明から明らかなように、本発明の電圧検出回路によれば、動作テスト時に外部から所定の第１テスト信号が入力されると、入力電圧検出部は、分圧電圧の値に関係なく入力電圧の分圧比を一定にすると共に、ヒステリシス制御部は、フリップフロップに入力されている一方の論理回路からの信号を排他的に出力するようにした。このことから、簡単な回路を追加するだけで、動作テスト時に、ヒステリシスに影響されることなく検出を行うために設定された電圧を容易に検出することができ、設定電圧の検出にバイナリサーチ手法を使用することができるため、動作テスト時間の短縮を行うことができコストの削減を図ることができる。
【００４１】
また、動作テスト時に外部から所定の第２テスト信号が更に入力されると、入力電圧検出部は、分圧電圧の値に関係なく入力電圧の分圧比を変えて分圧電圧を低下させると共に、ヒステリシス制御部は、フリップフロップに入力されている他方の論理回路からの信号を排他的に出力するようにした。このことから、簡単な回路を追加するだけで、動作テスト時に、ヒステリシスに影響されることなく検出を行うために設定された各電圧を容易に検出することができ、該各設定電圧の検出にバイナリサーチ手法を使用することができるため、動作テスト時間の短縮を大幅に行うことができ動作テストを行うためのコストを更に一層削減することができる。
【００４２】
具体的には、上記フリップフロップが、３入力の論理回路で形成されたＲＳフリップフロップをなすようにしたことから、簡単な論理回路を追加するだけで、ヒステリシスに影響されることなく検出を行うために設定された各電圧を容易に検出することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態における電圧検出回路の例を示した回路図である。
【図２】  図１で示した電圧検出回路における入力電圧Ｖｉｎの電圧低下時における各部の波形例を示した図である。
【図３】  図１で示した電圧検出回路における入力電圧Ｖｉｎの電圧上昇時における各部の波形例を示した図である。
【図４】  従来の電圧検出回路の例を示した回路図である。
【図５】  バイナリサーチ手法を用いた測定結果の例を示した図である。
【図６】  電圧スイープ手法を用いた測定結果の例を示した図である。
【符号の説明】
１  電圧検出回路
２  入力電圧検出部
３  遅延時間制御部
４  ヒステリシス制御部
３０  ＲＳフリップフロップ
【図１】
0004227314.tif 000002
【図２】
0004227314.tif 000003
【図３】
0004227314.tif 000004
【図４】
0004227314.tif 000005
【図５】
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【図６】
0004227314.tif 000007