(57)【特許請求の範囲】
【請求項１】
電流経路の一端が第１電源に接続され、制御端子に第１制御信号が入力される第１導電型の第１トランジスタと、
電流経路の一端が前記第１電源に接続され、制御端子に第２制御信号が入力される第１導電型の第２トランジスタと、
一端が前記第１トランジスタの電流経路の他端に接続され、他端が第１出力端子に接続される第１抵抗素子と、
一端が前記第２トランジスタの電流経路の他端に接続され、他端が第２出力端子に接続される第２抵抗素子と、
電流経路の一端が前記第１抵抗素子の他端に接続され、制御電極に第３制御信号が入力される第２導電型の第３トランジスタと、
電流経路の一端が前記第２抵抗素子の他端に接続され、制御電極に第４制御信号が入力される第２導電型の第４トランジスタと、
電流経路の一端が前記第３，第４トランジスタの電流経路の他端に接続され、電流経路の他端が第２電源に接続され、制御端子に第５制御信号が入力される第２導電型の第５トランジスタと、
少なくとも、第１状態の際に、前記第１，第５制御信号を第１電圧レベルとし、前記第２，第３，第４制御信号を第２電圧レベルとし、
第２状態の際に、前記第１乃至第４制御信号を第１電圧レベルとし、前記第５制御信号を任意の電圧レベルとするように構成された制御信号発生回路とを具備すること
を特徴とする半導体集積回路。
【請求項２】
電流経路の一端が前記第１電源に接続され制御端子に前記第１制御信号が入力される複数のトランジスタと、一端が前記複数のトランジスタの電流経路の他端に接続され他端が前記第１出力端子に接続された複数の抵抗素子とを備えた第１可変終端抵抗と、
電流経路の一端が前記第１電源に接続され制御端子に前記第２制御信号が入力される複数のトランジスタと、一端が前記複数のトランジスタの電流経路の他端に接続され他端が前記第２出力端子に接続された複数の抵抗素子とを備えた第２可変終端抵抗とを更に具備すること
を特徴とする請求項１に記載の半導体集積回路。
【請求項３】
一端が第１外部端子に接続された第１抵抗素子と、電流経路の一端が前記第１抵抗素子の他端に接続され電流経路の他端が電源に接続され制御端子に第１制御信号が入力される第１導電型の第１トランジスタと、入力に第２制御信号および第３制御信号が入力され出力が前記第１抵抗素子の一端に接続された第１バッファと、を備えた第１ドライバと、
一端が第２外部端子に接続された第２抵抗素子と、電流経路の一端が前記第２抵抗素子の他端に接続され電流経路の他端が前記電源に接続され制御端子に第４制御信号が入力される第１導電型の第２トランジスタと、入力に前記第２制御信号および第５制御信号が入力され出力が前記第２抵抗素子の一端に接続された第２バッファと、を備えた第２ドライバと、
電流経路の一端が前記第１外部端子に接続され、電流経路の他端が前記第２外部端子に接続され、制御端子に第６制御信号が入力される第２導電型の第３トランジスタと、
少なくとも、第１状態の際に、前記第１，第２制御信号を第１電圧レベルとし、前記第４，第６制御信号を第２電圧レベルとし、第３，第５制御信号を任意の電圧レベルとし、
第２状態の際に、前記第１，第２，第４制御信号を第１電圧レベルとし、前記第６制御信号を第１電圧レベルとし、第３，第５制御信号を任意の電圧レベルとするように構成された制御信号発生回路とを具備すること
を特徴とする半導体集積回路。
【請求項４】
一端が第１外部端子に接続された第１抵抗素子と、電流経路の一端が前記第１抵抗素子の他端に接続され電流経路の他端が電源に接続され制御端子に第１制御信号が入力される第１導電型の第１トランジスタと、入力が前記第１外部端子に接続された第１入力レシーバ回路と、を備えた第１レシーバと、
一端が第２外部端子に接続された第２抵抗素子と、電流経路の一端が前記第２抵抗素子の他端に接続され電流経路の他端が前記電源に接続され制御端子に第２制御信号が入力される第１導電型の第２トランジスタと、入力が前記第２外部端子に接続された第２入力レシーバ回路と、を備えた第２レシーバと、
電流経路の一端が前記第１外部端子に接続され、電流経路の他端が前記第２外部端子に接続され、制御端子に第３制御信号が入力される第２導電型の第３トランジスタと、
少なくとも、第１状態の際に、前記第１制御信号を第１電圧レベルとし、前記第２，第３制御信号を第２電圧レベルとし、
第２状態の際に、前記第１，第２，第３制御信号を第１電圧レベルとするように構成された制御信号発生回路とを具備すること
を特徴とする半導体集積回路。
【請求項５】
電流経路の一端が前記第３トランジスタの電流経路の他端に接続され、電流経路の他端が前記第２外部端子に接続され、制御端子に前記第３トランジスタの制御端子に入力される制御信号が入力される第２導電型の第４トランジスタを更に具備すること
を特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関し、例えば、終端抵抗素子を備えた出力ドライバ回路または入力レシーバ回路等に適用されるものである。
【背景技術】
【０００２】
半導体デバイス間を高速でデータ転送を行う場合、ボード（PCB）上の伝送線路と半導体デバイスの入出力ピン（または入力のみ、出力のみのピン）とのインピーダンスの不整合による信号の反射が問題になる。近年、このインピーダンス不整合起因の信号反射による信号品質の劣化を抑えるために半導体デバイス内の入出力ピン（または入力のみ、出力のみのピン）にポリシリコンやＰ型またはＮ型にドーピングされたシリコンやトランジスタ等で構成された終端抵抗素子を搭載し、PCB上の伝送線路の特性インピーダンスとインピーダンスを整合させる技術が高速データ転送を行う半導体デバイスで多く用いられている。
【０００３】
上記のような半導体デバイスにおいて、PCB上の伝送線路とのインピーダンスの整合を高めるためには、半導体デバイス内の終端抵抗の抵抗値を正確に測定し選別することや、目標の測定値に設定することが必要である。
【０００４】
そのため、例えば、特許文献１のように、PCB上に搭載後のシステムでの動作中に終端抵抗値を測定して設定または補正する技術も多く用いられているが、回路要素が増大しデバイス面積が大きくなるという副作用が存在する。さらに、用途によっては通常動作中の終端抵抗値の測定及び設定が不可能または困難な仕様となっていることも多い。そのため、終端抵抗の測定は、半導体デバイス生産工程でのウェファーテスト時またはパッケージに封入後の製品テスト時に実施され、終端抵抗値の設定（補正）が行われることも多い。
【０００５】
例えば、終端抵抗を備えた差動出力ドライバの場合を一例に挙げて、終端抵抗の抵抗値の測定方法を説明する。この場合、終端抵抗の抵抗値は、スイッチングに用いられるＰ型ＭＯＳトランジスタ（P1）と抵抗素子（R1）の直列抵抗である。
【０００６】
しかし、この場合、測定される終端抵抗の抵抗値は、必ずテスターの治具とパッドとの間に存在する接触抵抗を加えた値となってしまう。パッケージに封入された半導体デイバスがPCBに実装されたときは、半導体デバイスの各端子とPCBは半田付けによって非常に低い抵抗値で接続されるため接触抵抗は無視できる値となる。しかし、テスト時は、接触抵抗が介在する状態になる。特に、ウェファーテスト時に安定して低抵抗で接触させることは難しい。
【０００７】
上記接触抵抗は、測定対象となる終端抵抗に対して無視できない値となる。更に、この接触抵抗の抵抗値は治具の汚れ、測定回数、半導体デバイスの端子と治具の接触圧などの諸条件によって測定ごとに変化する。そのため、測定された抵抗値から一定のオフセットとして除去することも不可能である。
【０００８】
そこで、差動出力ドライバに対し、終端電源および測定用のパッドのそれぞれに、電圧測定用のパッドをそれぞれ追加すれば、接触抵抗の影響を除去して終端抵抗を測定することができる。
【０００９】
しかし、このような回路構成では、上記電圧測定用のパッドを追加する必要があるため、出力端子のピン容量の増大、パッドの追加によるデバイス面積の増大により、占有面積が増大するため、現実的ではない。
【００１０】
上記のように、従来の半導体集積回路は、終端抵抗の抵抗値を接触抵抗の影響を除いて測定しようとすると、占有面積が増大するという問題があった。
【特許文献１】ＵＳＰ  ６，９２４，６６０
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明は、終端抵抗の抵抗値を接触抵抗の影響を除いて正確に測定でき、占有面積の増大を防止できる半導体集積回路を提供する。
【課題を解決するための手段】
【００１２】
この発明の一態様によれば、電流経路の一端が第１電源に接続され、制御端子に第１制御信号が入力される第１導電型の第１トランジスタと、電流経路の一端が前記第１電源に接続され、制御端子に第２制御信号が入力される第１導電型の第２トランジスタと、一端が前記第１トランジスタの電流経路の他端に接続され、他端が第１出力端子に接続される第１抵抗素子と、一端が前記第２トランジスタの電流経路の他端に接続され、他端が第２出力端子に接続される第２抵抗素子と、電流経路の一端が前記第１抵抗素子の他端に接続され、制御電極に第３制御信号が入力される第２導電型の第３トランジスタと、電流経路の一端が前記第２抵抗素子の他端に接続され、制御電極に第４制御信号が入力される第２導電型の第４トランジスタと、電流経路の一端が前記第３，第４トランジスタの電流経路の他端に接続され、電流経路の他端が第２電源に接続され、制御端子に第５制御信号が入力される第２導電型の第５トランジスタと、少なくとも、第１状態の際に、前記第１，第５制御信号を第１電圧レベルとし、前記第２，第３，第４制御信号を第２電圧レベルとし、第２状態の際に、前記第１乃至第４制御信号を第１電圧レベルとし、前記第５制御信号を任意の電圧レベルとするように構成された制御信号発生回路とを具備する半導体集積回路を提供できる。
【００１３】
この発明の一態様によれば、一端が第１外部端子に接続された第１抵抗素子と、電流経路の一端が前記第１抵抗素子の他端に接続され電流経路の他端が電源に接続され制御端子に第１制御信号が入力される第１導電型の第１トランジスタと、入力に第２制御信号および第３制御信号が入力され出力が前記第１抵抗素子の一端に接続された第１バッファと、を備えた第１ドライバと、一端が第２外部端子に接続された第２抵抗素子と、電流経路の一端が前記第２抵抗素子の他端に接続され電流経路の他端が前記電源に接続され制御端子に第４制御信号が入力される第１導電型の第２トランジスタと、入力に前記第２制御信号および第５制御信号が入力され出力が前記第２抵抗素子の一端に接続された第２バッファと、を備えた第２ドライバと、電流経路の一端が前記第１外部端子に接続され、電流経路の他端が前記第２外部端子に接続され、制御端子に第６制御信号が入力される第２導電型の第３トランジスタと、少なくとも、第１状態の際に、前記第１，第２制御信号を第１電圧レベルとし、前記第４，第６制御信号を第２電圧レベルとし、第３，第５制御信号を任意の電圧レベルとし、第２状態の際に、前記第１，第２，第４制御信号を第１電圧レベルとし、前記第６制御信号を第１電圧レベルとし、第３，第５制御信号を任意の電圧レベルとするように構成された制御信号発生回路とを具備する半導体集積回路を提供できる。
【００１４】
この発明の一態様によれば、一端が第１外部端子に接続された第１抵抗素子と、電流経路の一端が前記第１抵抗素子の他端に接続され電流経路の他端が電源に接続され制御端子に第１制御信号が入力される第１導電型の第１トランジスタと、入力が前記第１外部端子に接続された第１入力レシーバ回路と、を備えた第１レシーバと、一端が第２外部端子に接続された第２抵抗素子と、電流経路の一端が前記第２抵抗素子の他端に接続され電流経路の他端が前記電源に接続され制御端子に第２制御信号が入力される第１導電型の第２トランジスタと、入力が前記第２外部端子に接続された第２入力レシーバ回路と、を備えた第２レシーバと、電流経路の一端が前記第１外部端子に接続され、電流経路の他端が前記第２外部端子に接続され、制御端子に第３制御信号が入力される第２導電型の第３トランジスタと、少なくとも、第１状態の際に、前記第１制御信号を第１電圧レベルとし、前記第２，第３制御信号を第２電圧レベルとし、第２状態の際に、前記第１，第２，第３制御信号を第１電圧レベルとするように構成された制御信号発生回路とを具備する半導体集積回路装置を提供できる。
【発明の効果】
【００１５】
この発明によれば、終端抵抗の抵抗値を接触抵抗の影響を除いて正確に測定でき、占有面積の増大を防止できる半導体集積回路が得られる。
【発明を実施するための最良の形態】
【００１６】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１７】
[第１の実施形態]  
＜１．システム例＞  
まず、図１を用いて、この発明の第１の実施形態に係る半導体集積回路を備えたシステム例を説明する。本例では、システムの一例としてディスプレイ駆動装置を例に挙げて説明する。
【００１８】
図示するように、ディスプレイ１２を駆動するためのディスプレイ駆動装置１１が配置されている。ディスプレイ１２は、ディスプレイ駆動装置１１の出力信号に従い、映像を表示する。
【００１９】
ディスプレイ駆動装置１１は、マザーボード２１上に実装されたＣＰＵ２２、ブリッジチップ２３、ハードディスクドライブ（ＨＤＤ）２４、およびグラフィックチップ２５を備えている。
【００２０】
ＣＰＵ２２は、このディスプレイ駆動装置１１全体を制御するように構成されている。ブリッジチップ２３は、ハードディスクドライブ２４またはグラフィックチップ２５からの出力信号を切り替えて、ＣＰＵ２２に出力するように構成されている。グラフィックチップ２５は、スロット２６を有し、Ｉ／Ｏ信号をディスプレイ１２に出力するように構成されている。
【００２１】
＜２．グラフィックチップの構成例＞  
次に、図２を用いて、グラフィックチップの構成例について説明する。本例に係るグラフィックチップ２５は、グラフィックコア（Graphic Core）３１、ＣＭＯＳ  Ｉ／Ｏ３２、コントローラ３３、高速シリアライザ／デシリアライザ（SerDes）チップ３４により構成されている。
【００２２】
グラフィックコア３１は、マトリクス状に配置された複数のマイクロレンズ（図示せず）を備え、マイクロレンズからのグラフィック信号をＣＭＯＳ  Ｉ／Ｏ３２に出力するように構成されている。
【００２３】
ＣＭＯＳ  Ｉ／Ｏ３２は、ＣＭＯＳ回路を備え、グラフィック信号をＩ／Ｏ信号に変換し、ディスプレイ１２に出力するように構成されている。
【００２４】
コントローラ３３は、このグラフィックチップ２５全体を制御するように構成されている。
【００２５】
高速シリアライザ／デシリアライザ（SerDes）チップ３４は、出力ドライバ３９およびレシーバ３７を備えている。
【００２６】
レシーバ３７は、ブリッジチップ２３からの入力信号を受信するように構成されている。
【００２７】
出力ドライバ３９は、ドライバ３５およびバイアス回路３６を備えている。ドライバ３５は、所定の駆動電力を出力するように構成されている。バイアス回路３６は、ドライバ３５の出力を制御するバイアス信号ＶＢＳをドライバ３５に出力するように構成されている。
【００２８】
＜３．差動出力ドライバの構成例＞
次に、図３を用いて、本例に係る差動出力ドライバの構成例について説明する。本例では、ドライバ３５として、物理層(PHY)のトランスミッタ(TX)出力ドライバであるオンチップ終端抵抗を有したＣＭＬ差動アンプを一例に挙げて説明する。
【００２９】
図示するように、本例に係るドライバ３５は、ＰＭＯＳトランジスタＰ１、Ｐ２、抵抗素子Ｒ１、Ｒ２、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、および制御信号発生回路４１により構成されている。
【００３０】
ＰＭＯＳトランジスタＰ１（第１トランジスタ）のソースは電源Ｖtermが印加されるパッド４５に接続され、ドレインは抵抗素子Ｒ１の一端に接続され、ゲートには制御信号発生回路４１からの第１制御信号ＥＮＰｂが入力される。
【００３１】
ＰＭＯＳトランジスタＰ２（第２トランジスタ）のソースは電源Ｖtermが印加されるパッド４５に接続され、ドレインは抵抗素子Ｒ２の一端に接続され、ゲートには制御信号発生回路４１からの第２制御信号ＥＮＮｂが入力される。
【００３２】
第１抵抗素子Ｒ１の他端は、正の出力ピンＴＸ_Ｐに接続された出力パッド４７に接続されている。
【００３３】
第２抵抗素子Ｒ２の他端は、補の出力ピンＴＸ_Ｎに接続された出力パッド４６に接続されている。
【００３４】
ＮＭＯＳトランジスタ（第３トランジスタ）Ｎ１のソースはＮＭＯＳトランジスタＮ３のドレインに接続され、ドレインは出力パッド４７に接続され、ゲートには第３制御信号ｑｂが入力される。
【００３５】
ＮＭＯＳトランジスタＮ２（第４トランジスタ）のソースはＮＭＯＳトランジスタＮ３のドレインに接続され、ドレインは出力パッド４６に接続され、ゲートには第４制御信号ｑが入力される。
【００３６】
ＮＭＯＳトランジスタ（第５トランジスタ）Ｎ３のソースは接地電源ＧＮＤに接続され、ゲートには第５制御信号ＶＢＳが入力される。
【００３７】
制御信号発生回路４１は、少なくとも、後述する終端抵抗の抵抗値の測定方法の際に、ＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２、Ｎ３のオン／オフを切り替える第１乃至第５制御信号ＥＮＰｂ，ＥＮＮｂ，ｑｂ，ｑ，ＶＢＳを発生するように構成されている。
【００３８】
即ち、制御信号発生回路４１は、ステップＳＴ１−１（第１状態）の際に、第１，第５制御信号ＥＮＰｂ，ＶＢＳを“Ｌ”レベルとし、第２，第３，第５制御信号ＥＮＮｂ，ｑｂ，ＶＢＳを“Ｈ”レベルとし、ステップＳＴ１−２（第２状態）の際に、第１乃至第４制御信号ＥＮＰｂ，ＥＮＮｂ，ｑｂ，ｑを“Ｌ”電圧レベルとし、第５制御信号ＶＢＳを任意の電圧レベル（No Care）とするように構成されている。
【００３９】
また、ノードＤＱＰは、トランジスタＰ１と第１抵抗素子Ｒ１との直列抵抗（Ｒｔｅｒｍ１）、にて電源Ｖｔｅｒｍに終端されている。同様に、ノードＤＱＮは、トランジスタＰ２と第２抵抗素子Ｒ２との直列抵抗（Ｒｔｅｒｍ２）にて、電源Ｖｔｅｒｍに終端されている。トランジスタＮ３のゲートには出力電流Ｉｏｕｔを流すような電位（ｖｂｉａｓ）がバイアス回路より入力されている。
【００４０】
＜４．バイアス動作＞  
次に、本例のドライバ３５のバイアス動作について、図４および図５を用いて説明する。  
＜通常動作時＞  
図５に示すように、通常動作時には、第１，第２制御信号ＥＮＰｂ，ＥＮＮｂには“Ｌ”レベルの電圧が入力され、第３制御信号ｑｂには“Ｌ”または“Ｈ”レベルの電圧が入力され、第４制御信号ｑには“Ｈ”または“Ｌ”レベルの電圧が入力され、第５制御信号ＶＢＳには“Ｈ”レベル（=Vbiasレベル：DQP/DQNに所望の振幅を与えるためのアナログ電位）の電圧が入力される。
【００４１】
そのため、Ｖ（ｑ）＞Ｖ（ｑｂ）のとき、図４の動作波形のように、トランジスタＮ１，Ｎ２のゲート入力である第３，第４制御信号ｑ，ｑｂの差動増幅となるように、ノードＤＱＰの接続された出力ピンＴＸ＿Ｐには、Ｖｔｅｒｍレベルが出力され、ノードＤＱＮの接続された出力ピンＴＸ＿Ｎには、Ｖｔｅｒｍ−Ｉｏｕｔ×Ｒｔｏｔ２のレベルが出力される。ここで、抵抗Ｒｔｏｔ２は、第２終端抵抗Ｒｔｅｒｍ２とＤＱＮパッド４６に接続される伝送線路の特性インピーダンスの合成インピーダンスである。
【００４２】
一方、Ｖ（ｑ）＜Ｖ（ｑｂ）のとき、図４の動作波形のように、トランジスタＮ１，Ｎ２のゲート入力である第３，第４制御信号ｑ，ｑｂの差動増幅となるように、ノードＤＱＮの接続された出力ピンＴＸ＿Ｎには、Ｖｔｅｒｍレベルが出力され、ノードＤＱＰの接続された出力ピンＴＸ＿Ｎには、Ｖｔｅｒｍ−Ｉｏｕｔ×Ｒｔｏｔ１のレベルが出力される。ここで、抵抗Ｒｔｏｔ１は、第１終端抵抗Ｒｔｅｒｍ１とＤＱＰパッド４７に接続される伝送線路の特性インピーダンスの合成インピーダンスである。
【００４３】
ただし、Ｖ（ｑ）とＶ（ｑｂ）の電位差が小さいときや、遷移中はＶ（ＤＱＰ）、Ｖ（ＤＱＮ）はＶ（Ｖｔｅｒｍ）とＶ（Ｖｔｅｒｍ）−Ｉｏｕｔ×Ｒｔｏｔ１（またはＲｔｏｔ２）のレベルを取る。
【００４４】
＜高インピータンス時＞  
次に、高インピーダンス時（Ｈｉ−Ｚ時）では、第１，第２制御信号ＥＮＰｂ，ＥＮＮｂには“Ｈ”レベルの電圧が入力され、第３，第４制御信号ｑｂ，ｑには“Ｌ”レベルの電圧が入力され、第５制御信号ＶＢＳには任意のレベルの電圧が入力される。
【００４５】
そのため、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２は、すべてオフ状態となる。
【００４６】
＜５．終端抵抗の抵抗値の測定方法＞  
次に、図５乃至図８を用いて、本例に係る半導体集積回路の終端抵抗Ｒｔｅｒｍ１，Ｒｔｅｒｍ２の抵抗値の測定方法について説明する。ここでは、トランジスタＰ１と第１抵抗素子Ｒ１との直列抵抗である第１終端抵抗Ｒｔｅｒｍ１を測定する場合を例に挙げて説明する。
【００４７】
図６に示すように、本例のドライバ３５の場合、以下のステップＳＴ１−１（測定１）と、ステップＳＴ１−２（測定２）の２回の測定を行うことによって、終端抵抗Ｒｔｅｒｍ１の抵抗値を正確に測定することができる。ステップＳＴ１−１（測定１）の際に、電圧ＶＢを測定する。続いて、ステップＳＴ１−２（測定２）の際に、電圧ＶＡを測定する。この説明において、制御信号発生回路４１の結線を省略する。
【００４８】
＜５−１．ステップＳＴ１−１（測定１）＞
まず、図７を用いて測定１を説明する。ステップＳＴ１−１（測定１）は、電圧ＶＢを測定するものである。  
図示するように、制御信号発生回路４１は、トランジスタＰ１、Ｎ１、Ｎ２をオン状態としトランジスタＰ２、Ｎ３をオフ状態とするように、第１，第５制御信号ＥＮＰｂ，ＶＢＳを“Ｌ”レベルとし、第２，第３，第５制御信号ＥＮＮｂ，ｑｂ，ｑを“Ｈ”レベルとする。
【００４９】
この際、電源Ｖｔｅｒｍパッド４５にテスター端子Ａ１を接続し、ＤＱＰパッド４７にテスター端子Ｂ１を接続し、ＤＱＮパッド４６にテスター端子Ｃ１を接続する。そして、テスター端子Ａ１とテスター端子Ｃ１の間には電流Ｉｏを流す。
【００５０】
すると、トランジスタＰ２、Ｎ３がオフ状態であるため、図示した経路以外には電流は流れず、トランジスタＰ１および第１抵抗素子Ｒ１には、電流Ｉｏが流れる。
【００５１】
この状態においてテスター端子Ｂ１でＤＱＰパッド４７の電圧を測定する。この電圧をＶＢとする。テスター端子Ｂ１とＤＱＰパッド間４７には、接触抵抗ＲｐＢが存在する。しかし、ＤＱＰパッド４７とテスター端子Ｂ１の間には電流が流れないため、ＤＱＰパッド４７の電圧ＶＢを正確に測定することができる。
【００５２】
＜５−２．ステップＳＴ１−２（測定２）＞  
続いて、図８を用いて測定２を説明する。このステップＳＴ１−２（測定２）は、電圧ＶＡを測定するものである。  
図示するように、制御信号発生回路４１は、トランジスタＰ１、Ｐ２をオン状態とし、Ｎ１、Ｎ２をオフ状態とするように、第１乃至第４制御信号ＥＮＰｂ、ＥＮＮｂ、ｑ、ｑｂをすべて”Ｌ“レベルにする。
【００５３】
そして、テスター端子Ａ１とテスター端子Ｂ１の間に電流Ｉｏ（測定１で流す電流と同じ）を流す。
【００５４】
ここで、上記測定１と測定２において、電源Ｖｔｅｒｍパッド４５とテスター端子Ａ１の接触抵抗ＲｐＡの値が等しいように、測定１での接触状態を保ったまま、測定２を行う必要がある。
【００５５】
この状態において、トランジスタＮ１、Ｎ２がオフ状態のため、図８に図示した経路以外には電流は流れず、トランジスタＰ１および第１抵抗素子Ｒ１に電流Ｉｏが流れる。この状態においてテスター端子Ｃ１で、ＤＱＮパッド４６の電圧ＶＡを測定する。この状態の電圧をＶＡとする。
【００５６】
この際、テスター端子Ｃ１とＤＱＮパッド４６間には接触抵抗ＲｐＣが存在する。しかし、ＤＱＮパッド４６とテスター端子Ｃ１間には電流が流れないため、ＤＱＮパッド４６の電圧を正確に測定することができる。
【００５７】
さらに、この際、電源Ｖｔｅｒｍパッド４５とＤＱＮパッド４６間にも、当然電流が流れないので、この状態でのＤＱＮパッド４６の電圧は、電源Ｖｔｅｒｍパッド４５の電位と等しい。つまり、この測定２によって、トランジスタＰ１および第１抵抗素子Ｒ１に電流Ｉｏが流れるときのＶｔｅｒｍパッド４５の電圧を正確に測定することができる。
【００５８】
＜５−３．終端抵抗の抵抗値Ｒｔｅｒｍ１の計算＞  
上記ステップＳＴ１−１、ＳＴ１−２における測定１、測定２で求められる電圧ＶＡ、ＶＢと流す電流Ｉｏを用いて、終端抵抗の抵抗値Ｒｔｅｒｍ１（トランジスタＰ１と第１抵抗素子Ｒ１の直列抵抗）を求めることが可能である。
【００５９】
つまり、電位差ＶＡ−ＶＢはＩｏの電流が流れるときのＲｔｅｒｍ１にかかる電位差であるため、終端抵抗の抵抗値は、以下の式（１）のように示される。
【００６０】
Ｒｔｅｒｍ１＝（ＶＡ−ＶＢ）／Ｉｏ  …  式（１）
上記ステップＳＴ１−１、ＳＴ１−２で説明したように、電圧ＶＡ，ＶＢの測定においては、接触抵抗ＲｐＡ，ＲｐＢ，ＲｐＣの影響を除いた正確な値である。
【００６１】
さらに、後述するような比較例のように、パッドの増加はないため、占有面積の増大を防止できる。
【００６２】
また、上記終端抵抗の測定を行うに際し、ＤＱＰパッド４７、ＤＱＮパッド４６にトランジスタ等の素子を接続する必要がない。例えば、本例の場合、上記測定を行う際には、ＤＱＰパッド４７、ＤＱＮパッド４６にテスター端子Ｂ１、Ｃ１を接続するだけで良い。そのため、ＤＱＰパッド４７、ＤＱＮパッド４６に接続するトランジスタ等の素子の増加がないため、高速動作で問題になる寄生容量の増大も生じない。
【００６３】
尚、当然ながら図５に示すように制御信号の信号状態（レベル）を逆にすれば、Ｒｔｅｒｍ２（トランジスタＰ２と第２抵抗素子Ｒ２との直列抵抗）の抵抗値をＲｔｅｒｍ１と同様に、正確に測定することができる。
【００６４】
＜６．この実施形態に係る効果＞  
この実施形態に係る半導体集積回路によれば、少なくとも下記（１）および（２）の効果が得られる。
【００６５】
（１）終端抵抗の抵抗値を接触抵抗の影響を除いて正確に測定でき、占有面積の増大を防止できる。  
上記のように、本例に係るドライバ３５は、少なくとも、ステップＳＴ１−１（第１状態）の際に、第１，第５制御信号ＥＮＰｂ，ＶＢＳを“Ｌ”電圧レベルとし、第２，第３，第４制御信号ＥＮＮｂ，ｑｂ，ｑを“Ｈ”電圧レベルとし、ステップＳＴ１−２（第２状態）の際に、第１乃至第４制御信号ＥＮＰｂ，ＥＮＮｂ，ｑｂ，ｑを“Ｌ”電圧レベルとし、第５制御信号ＶＢＳを任意の電圧レベル（No Care）とするように構成された制御信号発生回路４１を備えている。
【００６６】
そのため、ステップＳＴ１−１の際に、ＤＱＰパッド４７の電圧ＶＢを、接触抵抗ＲｐＢが存在した場合であっても、正確に測定することができる。これは、接触抵抗ＲｐＢが存在した場合であっても、ＤＱＰパッド４７とテスター端子Ｂ１の間には電流が流れないためである。
【００６７】
さらに、ステップＳＴ１−２の際に、ＤＱＮパッド４６の電圧ＶＡを、接触抵抗ＲｐＣが存在した場合であっても、正確に測定することができる。これは、テスター端子Ｃ１とＤＱＮパッド４６間には接触抵抗ＲｐＣが存在した場合であっても、ＤＱＮパッド４６とテスター端子Ｃ１間には電流が流れないである。
【００６８】
その結果、上記式（１）を用いて、終端抵抗の抵抗値Ｒｔｅｒｍ１を、接触抵抗ＲｐＡ，ＲｐＢ，ＲｐＣの影響を除いた正確な値として測定することができる。
【００６９】
さらに、後述するような比較例のように、本例の測定方法において、パッドの増加はないため、占有面積の増大を防止できる。
【００７０】
（２）寄生容量の増大を防止できる。
【００７１】
上記のように、終端抵抗の測定を行うに際し、ＤＱＰパッド４７、ＤＱＮパッド４６にトランジスタ等の素子を接続する必要がない。例えば、本例の場合、上記測定を行う際には、ＤＱＰパッド４７、ＤＱＮパッド４６にテスター端子Ｂ１、Ｃ１をそれぞれ接続するだけで良い。そのため、ＤＱＰパッド４７、ＤＱＮパッド４６に接続するトランジスタ等の素子の増加がないため、高速動作で問題になる寄生容量の増大も生じない。  
そのため、高速動作で問題になる寄生容量の増大を防止することができる。
【００７２】
このように、本例によれば、終端抵抗の抵抗値を、回路素子および寄生容量の増大を最小限に抑えつつ、測定治具などの寄生抵抗の影響を排除して正確に測定することができる。
【００７３】
［第２の実施形態（可変終端抵抗を備える一例）］
次に、第２の実施形態に係る半導体集積回路について、図９および図１０を用いて説明する。この実施形態は、可変終端抵抗を備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７４】
図示するように、この実施形態に係る終端抵抗素子を含む差動出力ドライバ３５は、可変終端抵抗ＲＴ１，ＲＴ２、および情報保持回路５０を備えている点で、上記第１の実施形態と相違している。
【００７５】
可変終端抵抗ＲＴ１は、出力パッドであるＤＱＰパッド４７と電源Ｖｔｅｒｍと間に直列接続された複数のＰＭＯＳトランジスタＰ１＜１＞〜Ｐ１＜ｎ＞と複数の抵抗素子Ｒ１＜１＞〜Ｒ１＜ｎ＞により構成されている。複数のＰＭＯＳトランジスタＰ１＜１＞〜Ｐ１＜ｎ＞のゲートには、制御信号発生回路４１から出力された複数の制御信号ＥＮＰｂ＜１＞〜ＥＮＰｂ＜ｎ＞が入力される。
【００７６】
可変終端抵抗ＲＴ２は、出力パッドであるＤＱＮパッド４６と電源Ｖｔｅｒｍと間に直列接続された複数のＰＭＯＳトランジスタＰ２＜１＞〜Ｐ２＜ｎ＞と複数の抵抗素子Ｒ２＜１＞〜Ｒ２＜ｎ＞により構成されている。複数のＰＭＯＳトランジスタＰ２＜１＞〜Ｐ２＜ｎ＞のゲートには、制御信号発生回路４１から出力された複数の制御信号ＥＮＮｂ＜１＞〜ＥＮＮｂ＜ｎ＞が入力される。
【００７７】
情報保持回路５０は、制御信号発生回路４１に複数の選択信号ＲＰＧ＜ｎ：１＞を出力するように構成されている。選択信号ＲＰＧ＜ｎ：１＞は、可変終端抵抗ＲＴ１、ＲＴ２の終端抵抗値Ｒｔｅｒｍ１及びＲｔｅｒｍ２を、選択的に可変にするための信号である。
【００７８】
例えば、情報保持回路５０は、選択信号ＲＰＧ＜ｎ：１＞を出力可能な半導体デバイス内のレジスタ、溶断ヒューズ等である。選択信号ＲＰＧ＜ｎ：１＞は、その他、ボンディングなどの手段によって半導体デバイス製作後にプログラムすることが可能な信号である。
【００７９】
本例に係る制御信号発生回路４１は、例えば、図１０のように示される。  
図示するように、制御信号発生回路４１は、ＮＡＮＤ回路４８、４９、および制御信号発生回路４２により構成される。
【００８０】
ＮＡＮＤ回路４８の第１入力には信号ＥＮＰが入力され、第２入力には選択信号ＥＰＧ＜ｎ：１＞が入力され、出力として制御信号ＥＮＰｂ＜ｎ：１＞を出力する。
【００８１】
ＮＡＮＤ回路４９の第１入力には選択信号ＥＮＮが入力され、第２入力には選択信号ＥＰＧ＜ｎ：１＞が入力され、出力として制御信号ＥＮＮｂ＜ｎ：１＞を出力する。
【００８２】
信号発生回路４２は、信号ＥＰＮ、ＥＮＮを発生するように構成されている。このように、信号ＥＮＰ、ＥＮＮは、情報保持回路５０から出力される信号ではなく、制御信号発生回路４１の内部信号である。また、信号ＥＮＰ、ＥＮＮは、上記第１の実施形態の制御信号ＥＮＰｂ、ＥＮＮｂと逆論理で動作する信号である。例えば、信号ＥＮＰ、ＥＮＮは、通常動作時では、ともに“Ｈ”レベルが入力され、高インピーダンス時では、ともに“Ｌ”レベルが入力される。
【００８３】
上記のように、本例に係る構成では通常動作時にオン状態にするＰ１＜ｎ：１＞及びＰ２＜ｎ：１＞の個数を変えることによって、Ｐ１＜ｎ：１＞とＲ１＜ｎ：１＞の合成抵抗であるＲｔｅｒｍ１およびＰ２＜ｎ：１＞とＲ２＜ｎ：１＞の合成抵抗であるＲｔｅｒｍ２を所望の値に設定することが可能である。
【００８４】
また、本例に係る終端抵抗の抵抗値Ｒｔｅｒｍ１、Ｒｔｅｒｍ２の測定方法は、上記第１の実施形態と同様である。即ち、各信号ＲＰＧ＜ｎ：１＞の組み合わせで、上記測定１、測定２を行うことにより、各信号ＲＰＧ＜ｎ：１＞でのＲｔｅｒｍ１、Ｒｔｅｒｍ２を測定することが可能である。
【００８５】
上記のように、この実施形態に係る半導体集積回路によれば、上記（１）乃至（２）と同様の効果が得られる。
【００８６】
さらに、本例では、出力パッド４６、４７と電源Ｖｔｅｒｍと間に設けられた可変終端抵抗ＲＴ１，ＲＴ２を備えている。
【００８７】
そのため、制御信号ＥＮＮｂ＜１＞〜ＥＮＮｂ＜ｎ＞，ＥＮＰｂ＜１＞〜ＥＮＰｂ＜ｎ＞のレベルを選択することにより、トランジスタＰ１＜１＞〜Ｐ１＜ｎ＞，Ｐ２＜１＞〜Ｐ２＜ｎ＞のオン／オフ状態を制御することができる。その結果、終端抵抗の抵抗値を所望の値に設定できる点で有利である。これは、例えば、製造プロセスのバラつき等に伴い、抵抗値が変動する場合に有利である。
【００８８】
［第３の実施形態（２ビット幅の出力ドライバの一例）］
次に、第３の実施形態に係る半導体集積回路について、図１１を用いて説明する。この実施形態は、２ビット幅の出力ドライバに適用した一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００８９】
＜構成例＞
まず、構成例について図１１を用いて説明する。図１１は、本例の終端抵抗素子を含む２ビット幅の出力ドライバを示す回路図である。
【００９０】
図示するように、本例の出力ドライバは、第１，第２ドライバＩＯ１，ＩＯ２、トランジスタＮＢ、および制御信号発生回路４１により構成されている。
【００９１】
第１ドライバＩＯ１は、一端が第１外部出力端子４６に接続された第１抵抗素子Ｒ１と、電流経路の一端が第１抵抗素子の他端に接続され電流経路の他端が外部電源Ｖｔｅｒｍに接続され制御端子に第１制御信号ＲＥＮｂ１が入力される第１トランジスタＰＴ１と、入力に第２制御信号ＥＮおよび第３制御信号ｑｂ１が入力され出力が第１抵抗素子Ｒ１の一端に接続された第１バッファＢＵＦ１とを備えている。第１抵抗素子Ｒ１は、例えば、ポリシリコン等により形成されている。
【００９２】
第２ドライバＩＯ２は、一端が第２外部出力端子４７に接続された第２抵抗素子Ｒ２と、電流経路の一端が第２抵抗素子Ｒ２の他端に接続され電流経路の他端が外部電源Ｖｔｅｒｍに接続され制御端子に第４制御信号ＲＥＮｂ２が入力される第２トランジスタＰＴ２と、入力に第２制御信号ＥＮおよび第５制御信号ｑｂ２が入力され出力が第２抵抗素子Ｒ２の一端に接続された第２バッファＢＵＦ２とを備えている。第２抵抗素子Ｒ２は、例えば、ポリシリコン等により形成されている。
【００９３】
トランジスタＮＢ（第３トランジスタ）は、電流経路の一端が第１外部出力端子４６に接続され、電流経路の他端が第２外部出力端子４７に接続され、制御端子に第６制御信号ＰＲＢが入力される。
【００９４】
また、制御信号発生回路４１が発生する制御信号の電圧レベルは、図１２のように示される。そのため、制御信号発生回路４１は、少なくとも、後述するステップＳＴ２−１（第１状態）の際に、第１，第２制御信号ＲＥＮｂ１，ＥＮを“Ｌ”電圧レベルとし、第４，第６制御信号ＲＥＮｂ２，ＰＲＢを“Ｈ”電圧レベル”とし、第３，第５制御信号ｑｂ１，ｑｂ２を任意の電圧レベル（No Care）とする。
【００９５】
さらに、制御電圧発生回路４１は、ステップＳＴ２−２（第２状態）の際に、第１，第２，第４制御信号ＲＥＮｂ１，ＥＮ，ＲＥＮｂ２を“Ｌ”電圧レベルとし、第６制御信号ＰＲＢを“Ｌ”電圧レベルとし、第３，第５制御信号ｑｂ１，ｑｂ２を任意の電圧レベル（No Care）とする。
【００９６】
また、上記第１の実施形態と同様に、制御信号発生回路４１は、通常動作時において、制御信号を図１２に示す電圧レベルに制御する。さらに、制御信号発生回路４１は、ハイインピータンス時（Ｈｉ−Ｚ時）において、制御信号を図１２に示す電圧レベルに制御する。
【００９７】
出力端子（または入出力端子）ＤＱ１、ＤＱ２は、出力ドライバＩＯ１，ＩＯ２で隣接するものである。出力端子ＤＱ１、ＤＱ２は、パッド４６、４７を介して外部と接続されている。終端電源（Ｖｔｅｒｍ）もパッド４５を介して外部と接続され、出力ドライバＩＯ１、ＩＯ２で共通に接続される。
【００９８】
上記のように、トランジスタＰＴ１のゲートには制御信号ＲＥＮｂ１が接続され、ＰＴ２のゲートには制御信号ＲＥＮｂ２が接続されている。そのため、トランジスタＰＴ１、ＰＴ２は、それぞれ独立にオン／オフの制御が可能な回路構成になっている。
【００９９】
出力端子ＤＱ１、ＤＱ２は、Ｎ型ＭＯＳトランジスタＮＢを介して接続され、トランジスタＮＢのゲートには制御信号ＰＲＢが入力されている。第６制御信号ＰＲＢが“Ｈ”レベルのときはオン状態となり出力端子ＤＱ１、ＤＱ２は導通し、第６制御信号ＰＲＢが“Ｌ”レベルのときはトランジスタＮＢがオフ状態となり、出力端子ＤＱ１、ＤＱ２は分断される。
【０１００】
本例では、バッファＢＵＦ１，ＢＵＦ２は、トライステートバッファである。バッファＢＵＦ１、ＢＵＦ２は、第２制御信号ＥＮが“Ｌ”レベルのとき高インピーダンス状態となり、第２制御信号ＥＮが“Ｈ”レベルのときは第３、第５制御信号ｑｂ１、ｑｂ２に応じてデータを出力する。  
バッファＢＵＦ１は、ＮＡＮＤ回路５１、ＮＯＲ回路５２、インバータ５３、トランジスタＰＡ１、ＮＡ１により構成されている。
【０１０１】
ＮＡＮＤ回路５１は、入力に第２制御信号ＥＮおよび第３制御信号ｑｂ１が入力され、出力にトランジスタＰＡ１のゲートに接続される。ＮＯＲ回路５２は、入力にインバータ５３の出力および第３制御信号ｑｂ１が入力され、出力にトランジスタＮＡ１のゲートに接続される。インバータ５３の入力には第２制御信号ＥＮが入力される。トランジスタＰＡ１の電流経路の一端は内部電源Ｖｃｃに接続され、他端はトランジスタＮＡ１の電流経路の一端に接続される。トランジスタＮＡ１の電流経路の他端は接地電源ＧＮＤに接続される。
【０１０２】
バッファＢＵＦ２は、ＮＡＮＤ回路５６、ＮＯＲ回路５７、インバータ５８、トランジスタＰＡ２、ＰＡ２により構成されている。
【０１０３】
ＮＡＮＤ回路５６は、入力に第２制御信号ＥＮおよび第５制御信号ｑｂ２が入力され、出力がトランジスタＰＡ２のゲートに接続される。ＮＯＲ回路５７は、入力にインバータ５８の出力および第５制御信号ｑｂ２が入力され、出力がトランジスタＮＡ２のゲートに接続される。インバータ５８の入力には第２制御信号ＥＮが入力される。トランジスタＰＡ２の電流経路の一端は内部電源Ｖｃｃに接続され、他端はトランジスタＮＡ２の電流経路の一端に接続される。トランジスタＮＡ２の電流経路の他端は接地電源ＧＮＤに接続される。
【０１０４】
尚、トランジスタＮＢは電流駆動力を必要としない（＝導通時のオン抵抗が多少高くてもよい）ので、非常に小さいサイズのトランジスタを使用することができる。そのため、トランジスタＮＢによる出力端子ＤＱ１、ＤＱ２の容量の増加は、ほとんど無視することができる。
【０１０５】
＜終端抵抗の抵抗値の測定方法＞  
次に、図１２乃至図１４を用いて、本例に係る半導体集積回路の終端抵抗Ｒｔｅｒｍ１，Ｒｔｅｒｍ２の抵抗値の測定方法について説明する。ここでは、トランジスタＰＴ１と第１抵抗素子Ｒ１との直列抵抗である第１終端抵抗Ｒｔｅｒｍ１を測定する場合を例に挙げて説明する。
【０１０６】
以下のステップＳＴ２−１（測定１）と、ステップＳＴ２−２（測定２）の２回の測定を行うことによって、終端抵抗Ｒｔｅｒｍ１の抵抗値を正確に測定することができる。ステップＳＴ１−１（測定１）の際に、電圧ＶＢを測定する。続いて、ステップＳＴ２−２（測定２）の際に、電圧ＶＡを測定する。この説明において、制御信号発生回路４１の結線を省略する。
【０１０７】
＜ステップＳＴ２−１（測定１）＞  
まず、図１３を用いて測定１を説明する。ステップＳＴ２−１（測定１）は、電圧ＶＢを測定するものである。  
図１３に示すように、制御信号発生回路４１は、トランジスタＰＴ１、ＮＢをオン状態、トランジスタＰＴ２およびバッファＢＵＦ１、ＢＵＦ２をオフ状態とするように、制御信号ＥＮ、ＲＥＮｂ１を“Ｌ”電圧レベルとし、制御信号ＲＥＮｂ２、ＰＲＢを“Ｈ”電圧レベルにする。
【０１０８】
電源Ｖｔｅｒｍパッド４５にはテスター端子Ａ３を接続し、ＤＱ１パッド４６にはテスター端子Ｂ３を接続し、ＤＱ２パッド４７にはテスター端子Ｃ３を接続する。続いて、テスター端子Ａ３とテスター端子Ｂ３の間に電流Ｉｏを流す。
【０１０９】
この際、トランジスタＰＴ２、バッファＢＵＦ１、ＢＵＦ２がオフ状態のため、図１３に図示した経路以外には電流は流れず、トランジスタＰＴ１および抵抗素子Ｒ１に電流Ｉｏの電流が流れる。この状態において、テスター端子Ｃ３でＤＱ１の電位を測定する。この電位をＶＢとする。テスター端子Ｃ３とノードＤＱ１間には接触抵抗Ｒｐ２とトランジスタＮＢのオン抵抗が存在する。しかし、ノードＤＱ１とテスター端子Ｃ３間には電流が流れないので、ノードＤＱ１の電位を正確に測定することができる。
【０１１０】
＜ステップＳＴ２−２（測定２）＞  
続いて、図１４を用いて測定２を説明する。  
図１４に示すように、制御信号発生回路４１は、トランジスタＰＴ１、ＰＴ２をオン状態とし、トランジスタＮＢおよびバッファＢＵＦ１、ＢＵＦ２をオフ状態とするように、制御信号ＥＮ、ＲＥＮｂ１、ＲＥＮｂ２、ＰＲＢをすべて”Ｌ“電圧レベルにする。
【０１１１】
この際、テスター端子Ａ３とテスター端子Ｂ３の間には、電流Ｉｏ（測定１で流す電流と同じ電流）を流す。ここで、測定１と測定２において、電源Ｖｔｅｒｍパッド４５とテスター端子Ａ３の接触抵抗ＲｐＡの値が等しくなるように、測定１の接触状態を保ったまま測定２を行う必要がある。
【０１１２】
この際、バッファＢＵＦ１、ＢＵＦ２がオフ状態のため、図１４に図示した経路以外には電流は流れず、トランジスタＰＴ１および抵抗素子Ｒ１に電流Ｉｏが流れる。この状態において、テスター端子Ｃ３でノードＤＱ２の電位を測定し、この電圧をＶＡとする。
【０１１３】
テスター端子Ｃ３とノードＤＱ２間には接触抵抗ＲｐＣが存在するが、ノードＤＱ２とテスター端子Ｃ３間には電流が流れない。そのため、ノードＤＱ２の電位を正確に測定することができる。電源ＶｔｅｒｍとノードＤＱ２間にも当然電流が流れないので、この状態でのノードＤＱ２の電位は、電源Ｖｔｅｒｍの電位と等しい。
【０１１４】
つまり、測定２によって、トランジスタＰＴ１および抵抗素子Ｒ１に電流Ｉｏが流れるときの終端の電圧を正確に測定することができる。
【０１１５】
＜終端抵抗の抵抗値Ｒｔｅｒｍ１の計算＞  
上記ステップＳＴ２−１、ＳＴ２−２における測定１、測定２で求められる電圧ＶＡ、ＶＢと流す電流Ｉｏを用いて、終端抵抗の抵抗値Ｒｔｅｒｍ１（トランジスタＰ１と第１抵抗素子Ｒ１の直列抵抗）を求めることが可能である。
【０１１６】
つまり、終端抵抗の抵抗値Ｒｔｅｒｍ１は、以下の式（１）のようにあらわされる。
【０１１７】
Ｒｔｅｒｍ１＝（ＶＡ−ＶＢ）／Ｉｏ  …  式（１）
上記ステップＳＴ２−１、ＳＴ２−２で説明したように、電圧ＶＡ，ＶＢの測定においては、接触抵抗ＲｐＡ，ＲｐＢ，ＲｐＣの影響を除いた正確な値である。
【０１１８】
尚、この説明では２ビット幅の出力ドライバを用いて説明した。しかし、出力ドライバに限られず、例えば、第５の実施形態に説明するように、ＤＱ１パッド４６、ＤＱ２パッド４７にレシーバ回路が接続されている場合であっても同様に適用でき、同様に効果を得ることが可能である。また、入力ピン、出力ドライバと入力レシーバがともに接続されている入出力ピンにおいても、同様に実施することが可能である。さらに、半導体デバイスの出力ピンのビット幅（または入力ピン、または入出力ピン）は、２ビット以上であれば同様に適用することができる。
【０１１９】
＜この実施形態に係る効果＞  
この実施形態に係る半導体集積回路によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、必要に応じて、本例のように２ビット幅の出力ドライバに適用することが可能である。
【０１２０】
［第４の実施形態（複数のトランジスタを備える一例）］
次に、第４の実施形態に係る半導体集積回路について、図１５を用いて説明する。この実施形態は、出力ノードＤＱ１，ＤＱ２間に複数のトランジスタを備える一例に関するものである。この説明において、上記第３の実施形態と重複する部分の詳細な説明を省略する。
【０１２１】
図示するように、本例に係る半導体集積回路は、ノードＤＱ１、ＤＱ２間に接続されているトランジスタがＮＢ１、ＮＢ２の直列２段になっている点で、上記第３の実施形態と相違している。即ち、電流経路の一端がトランジスタＮＢ２の電流経路の他端に接続され、電流経路の他端が出力ノードＤＱ２に接続され、制御端子に第６制御信号ＰＲＢが入力されるトランジスタＮＢ２を更に備えている点で、相違している。このように、トランジスタＮＢ１、ＮＢ２のゲートには、ともに第６制御信号ＰＲＢが入力される。
【０１２２】
終端抵抗の抵抗値の測定方法は、上記第３の実施形態と同様である。
【０１２３】
この実施形態に係る半導体集積回路によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【０１２４】
さらに、本例に係る回路構成は、ノードＤＱ１、ＤＱ２間に接続されているトランジスタがＮＢ１、ＮＢ２の直列２段になっている。
【０１２５】
そのため、ＤＱ１パッド４６とＤＱ２パッド４７とが、半導体デバイス内において近接していないような場合であっても、配線容量の増大による寄生容量の増大を防止することができ、信号遅延の防止に有利である。これは、上記のような場合、パッド４６、４７から、トランジスタＮＢまでの配線長が長くなるため、配線容量による寄生容量が増加することがあるからである。
【０１２６】
尚、ノードＤＱ１、ＤＱ２間に接続されるトランジスタＮＢ（第３トランジスタ）は、本例のような２段に限らず、更に複数でも良い。また、トランジスタＮＢは、ＮＭＯＳトランジスタに限定されず、例えば、ＰＭＯＳトランジスタであっても同様に適用できる。さらに、トランジスタＮＢは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの並列であっても同様に適用可能である。
【０１２７】
［第５の実施形態（２ビット幅のレシーバの一例）］
次に、第５の実施形態に係る半導体集積回路について、図１６乃至図２０を用いて説明する。この実施形態は、２ビット幅のレシーバに適用した一例に関するものである。この説明において、上記第３の実施形態と重複する部分の詳細な説明を省略する。
【０１２８】
＜構成例＞
まず、構成例について図１６を用いて説明する。図１６は、本例の終端抵抗素子を含む２ビット幅の出力ドライバを示す回路図である。
【０１２９】
図示するように、本例のレシーバは、第１，第２レシーバＲ＿ＩＯ１，Ｒ＿ＩＯ２を備えている点で上記第３の実施形態と相違している。
【０１３０】
第１ドライバＲ＿ＩＯ１は、一端が第１外部入力端子４６に接続された第１抵抗素子Ｒ１と、電流経路の一端が第１抵抗素子Ｒ１の他端に接続され電流経路の他端が外部電源Ｖｔｅｒｍに接続され制御端子に第１制御信号ＲＥＮｂ１が入力される第１トランジスタＰＴ１と、入力が第１外部入力端子４６に接続された第１入力レシーバ回路７１とを備えている。
【０１３１】
第２ドライバＲ＿ＩＯ２は、一端が第２外部入力端子４７に接続された第２抵抗素子Ｒ２と、電流経路の一端が第２抵抗素子Ｒ２の他端に接続され電流経路の他端が外部電源Ｖｔｅｒｍに接続され制御端子に第２制御信号ＲＥＮｂ２が入力される第２トランジスタＰＴ２と、入力が第２外部入力端子４７に接続された第２入力レシーバ回路７２とを備えている。
【０１３２】
第１入力レシーバ回路７１は、入力バッファ７６により構成されている。
【０１３３】
第２入力レシーバ回路７２は、入力バッファ７７により構成されている。
【０１３４】
また、制御信号発生回路４１が発生する制御信号の電圧レベルは、図１７のように示される。そのため、制御信号発生回路４１は、少なくとも、後述するステップＳＴ３−１（第１状態）の際に、第２，第３制御信号ＲＥＮｂ２，ＰＲＢを“Ｌ”電圧レベルとし、第１制御信号ＲＥＮｂ１を“Ｈ”電圧レベル”とする。
【０１３５】
さらに、制御電圧発生回路４１は、ステップＳＴ３−２（第２状態）の際に、第１，第２，第３制御信号ＲＥＮｂ１，ＲＥＮｂ２，ＰＲＢを“Ｌ”電圧レベルとする。
【０１３６】
また、上記第１の実施形態と同様に、制御信号発生回路４１は、通常動作時において、制御信号を図１７に示す電圧レベルに制御する。さらに、制御信号発生回路４１は、ハイインピータンス時（Ｈｉ−Ｚ時）において、制御信号を図１７に示す電圧レベルに制御する。
【０１３７】
外部端子（または外部入出力端子）ＤＱ１、ＤＱ２は、レシーバＲ＿ＩＯ１，Ｒ＿ＩＯ２で隣接するものである。出力端子ＤＱ１、ＤＱ２は、パッド４６、４７を介して外部と接続されている。終端電源（Ｖｔｅｒｍ）もパッド４５を介して外部と接続され、レシーバＲ＿ＩＯ１、Ｒ＿ＩＯ２で共通に接続される。
【０１３８】
＜終端抵抗の抵抗値の測定方法＞  
次に、図１７乃至図１９を用いて、本例に係る半導体集積回路の終端抵抗Ｒｔｅｒｍ１，Ｒｔｅｒｍ２の抵抗値の測定方法について説明する。ここでは、トランジスタＰＴ１と第１抵抗素子Ｒ１との直列抵抗である第１終端抵抗Ｒｔｅｒｍ１を測定する場合を例に挙げて説明する。
【０１３９】
以下のステップＳＴ３−１（測定１）と、ステップＳＴ３−２（測定２）の２回の測定を行うことによって、終端抵抗Ｒｔｅｒｍ１の抵抗値を正確に測定することができる。ステップＳＴ３−１（測定１）の際に、電圧ＶＢを測定する。続いて、ステップＳＴ３−２（測定２）の際に、電圧ＶＡを測定する。この説明において、制御信号発生回路４１の結線を省略する。
【０１４０】
＜ステップＳＴ３−１（測定１）＞  
まず、図１８を用いて測定１を説明する。ステップＳＴ３−１（測定１）は、電圧ＶＢを測定するものである。  
図１８に示すように、制御信号発生回路４１は、トランジスタＰＴ１、ＮＢをオン状態、トランジスタＰＴ２をオフ状態とするように、制御信号ＲＥＮｂ１を“Ｌ”電圧レベルとし、制御信号ＲＥＮｂ２、ＰＲＢを“Ｈ”電圧レベルにする。
【０１４１】
電源Ｖｔｅｒｍパッド４５にはテスター端子Ａ３を接続し、ＤＱ１パッド４６にはテスター端子Ｂ３を接続し、ＤＱ２パッド４７にはテスター端子Ｃ３を接続する。続いて、テスター端子Ａ３とテスター端子Ｂ３の間に電流Ｉｏを流す。
【０１４２】
この際、トランジスタＰＴ２がオフ状態のため、図１８に図示した経路以外には電流は流れず、トランジスタＰＴ１および抵抗素子Ｒ１に電流Ｉｏの電流が流れる。この状態において、テスター端子Ｃ３でＤＱ１の電位を測定する。この電位をＶＢとする。テスター端子Ｃ３とノードＤＱ１間には接触抵抗ＲｐＣとトランジスタＮＢのオン抵抗が存在する。しかし、ノードＤＱ１とテスター端子Ｃ３間には電流が流れないので、ノードＤＱ１の電位を正確に測定することができる。
【０１４３】
＜ステップＳＴ３−２（測定２）＞  
続いて、図１９を用いて測定２を説明する。  
図１９に示すように、制御信号発生回路４１は、トランジスタＰＴ１、ＰＴ２をオン状態とし、トランジスタＮＢをオフ状態とするように、制御信号ＲＥＮｂ１、ＲＥＮｂ２、ＰＲＢをすべて”Ｌ“電圧レベルにする。
【０１４４】
この際、テスター端子Ａ３とテスター端子Ｂ３の間には、電流Ｉｏ（測定１で流す電流と同じ電流）を流す。ここで、測定１と測定２において、電源Ｖｔｅｒｍパッド４５とテスター端子Ａ３の接触抵抗ＲｐＡの値が等しくなるように、測定１の接触状態を保ったまま測定２を行う必要がある。
【０１４５】
この際、トランジスタＮＢがオフ状態のため、図１９に図示した経路以外には電流は流れず、トランジスタＰＴ１および抵抗素子Ｒ１に電流Ｉｏが流れる。この状態において、テスター端子Ｃ３でノードＤＱ２の電位を測定し、この電圧をＶＡとする。
【０１４６】
テスター端子Ｃ３とノードＤＱ２間には接触抵抗ＲｐＣが存在するが、ノードＤＱ２とテスター端子Ｃ３間には電流が流れない。そのため、ノードＤＱ２の電位を正確に測定することができる。電源ＶｔｅｒｍとノードＤＱ２間にも当然電流が流れないので、この状態でのノードＤＱ２の電位は、電源Ｖｔｅｒｍの電位と等しい。
【０１４７】
つまり、測定２によって、トランジスタＰＴ１および抵抗素子Ｒ１に電流Ｉｏが流れるときの終端の電圧を正確に測定することができる。
【０１４８】
＜終端抵抗の抵抗値Ｒｔｅｒｍ１の計算＞  
上記ステップＳＴ３−１、ＳＴ３−２における測定１、測定２で求められる電圧ＶＡ、ＶＢと流す電流Ｉｏを用いて、終端抵抗の抵抗値Ｒｔｅｒｍ１（トランジスタＰ１と第１抵抗素子Ｒ１の直列抵抗）を求めることが可能である。
【０１４９】
つまり、終端抵抗の抵抗値Ｒｔｅｒｍ１は、以下の式（１）のようにあらわされる。
【０１５０】
Ｒｔｅｒｍ１＝（ＶＡ−ＶＢ）／Ｉｏ  …  式（１）
上記ステップＳＴ３−１、ＳＴ３−２で説明したように、電圧ＶＡ，ＶＢの測定においては、接触抵抗ＲｐＡ，ＲｐＢ，ＲｐＣの影響を除いた正確な値である。
【０１５１】
＜この実施形態に係る効果＞  
この実施形態に係る半導体集積回路によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、必要に応じて、本例のように２ビット幅のレシーバに適用することが可能である。
【０１５２】
［比較例１（出力ドライバ３５０の一例）］
次に、上記第１乃至第４の実施形態に係る半導体集積回路と比較するために、比較例１に係る半導体集積回路について、図２０を用いて説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１５３】
本比較例１では、終端抵抗を備えた差動出力ドライバ３５０での終端抵抗の抵抗値の測定方法を説明する。
【０１５４】
図示する差動出力ドライバ３５０において、ＤＱＰ側の終端抵抗値（＝Ｒｔｅｒｍ）を測定する場合を例に挙げて以下、説明する。測定対象の終端抵抗値は、スイッチングに用いられるＰ型ＭＯＳトランジスタＰ１１と抵抗素子Ｒ１１の直列抵抗である。
【０１５５】
測定時には、トランジスタＰ１１をオン、Ｎ１１をオフとして、パッド(Vterm)４５０とパッド(DQP)４７０の間に電流が流れるように、テスターの端子Ａ１０，Ｂ１０をそれぞれパッド(Vterm)４５０とパッド(DQP)４７０に接続し、電圧を印加する。
【０１５６】
このときの端子Ａ１０と端子Ｂ１０の電位差をＶｏとし、端子Ａ１０−端子Ｂ１０に流れる電流をＩｏとすると、端子Ａ１０−端子Ｂ１０間の抵抗は、Ｒｏ＝Ｖｏ／Ｉｏで求められる。終端抵抗値Ｒｔｅｒｍに対して、テスターの治具とＰａｄとの接触抵抗の値（ＲｐＡ及びＲｐＢ）が十分に小さければ、終端抵抗値Ｒｔｅｒｍ≒Ｒｏとして、終端抵抗値Ｒｔｅｒｍを正確に得ることができる。
【０１５７】
しかし、上記のような構成および測定方法を用いた場合、測定される終端抵抗値Ｒｔｅｒｍは、必ずテスターの治具と半導体デバイスのパッドとの間に存在する接触抵抗（ＲｐＡ及びＲｐＢ）を加えた値となってしまう。パッケージに封入された半導体デイバスがボード（PCB）に実装されたときは、半導体デバイスの各端子とPCBは半田付けによって非常に低い抵抗値で接続される。そのため、実装後は、接触抵抗は無視できる値となる。しかし、テスト時は数Ω程度の接触抵抗が介在する状態になることがある（特にウェファーテスト時に安定して低抵抗で接触させることは難しい）。
【０１５８】
この数Ω程度の接触抵抗（ＲｐＡ及びＲｐＢ）は、測定対象となる数１０Ω程度の終端抵抗値Ｒｔｅｒｍに対して無視できない値となる。さらに、この接触抵抗（ＲｐＡ及びＲｐＢ）の抵抗値は、例えば、治具の汚れ、測定回数、半導体デバイスの端子と治具の接触圧等の諸条件によって測定ごとに変化する。そのため、測定された抵抗値から一定のオフセットとして除去することも不可能である。
【０１５９】
このように、比較例１に係る構成では、終端抵抗の抵抗値Ｒｔｅｒｍを、接触抵抗ＲｐＡ及びＲｐＢの影響を除いて正確に測定することができない。
【０１６０】
［比較例２（出力ドライバ３５０の一例）］
次に、上記第１乃至第４の実施形態に係る半導体集積回路と比較するために、比較例２に係る半導体集積回路について、図２１を用いて説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１６１】
図示するように、終端電源ＶｔｅｒｍおよびノードＤＱＰに、電圧測定用のパッド(PrvV)４９０及びパッド(PrvP)４８０をそれぞれ追加すれば、接触抵抗の影響を除去して終端抵抗値Ｒｔｅｒｍを測定することができる。
【０１６２】
即ち、この回路構成では、テスター端子Ａ１１からテスター端子Ｂ１１に電流を流し、電圧をテスター端子Ｃ１１、Ｄ１１で測定することによって、いわゆる４端子測定法が可能となる。つまり、テスター端子Ａ１１−テスター端子Ｂ１１間に流れる電流Ｉｏと、テスター端子Ｃ１１−テスター端子Ｄ１１の電位差Ｖ１を測定して、正確な終端抵抗値Ｒｔｅｒｍ（＝Ｖ１／Ｉｏ）が測定される。従って接触抵抗（ＲｐＡ、ＲｐＢ、ＲｐＣ、ＲｐＤ）の影響を受けずに、所望の終端抵抗値Ｒｔｅｒｍの抵抗値を測定することが可能となる。
【０１６３】
しかし、比較例２の回路構成では、電圧測定用のパッド４８０、４９０を追加する必要がある。そのため、出力端子のピン容量が増大し、パッドの追加によるデバイス面積が増大する。よって、このような副作用が発生するため、現実的ではない。
【０１６４】
このように上述した従来例１、２では、半導体デバイスの入出力端子に付加されている終端抵抗の抵抗値を、デバイス面積の増大、ピン容量の増大なしに、接触抵抗を排除して正確に測定できない。
【０１６５】
以上、第１乃至第５の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１６６】
【図１】この発明の第１の実施形態に係る半導体集積回路が適用されるシステム（ディスプレイ駆動装置）を示す図。
【図２】第１の実施形態に係る半導体集積回路を備えたチップを示すブロック図。
【図３】第１の実施形態に係る半導体集積回路を示す回路図。
【図４】第１の実施形態に係る半導体集積回路の動作波形を示す図。
【図５】第１の実施形態に係る制御信号発生回路の制御信号を説明するための図。
【図６】第１の実施形態に係る半導体集積回路の測定方法を説明するための回路図。
【図７】第１の実施形態に係る半導体集積回路の測定方法の一ステップを説明するための回路図。
【図８】第１の実施形態に係る半導体集積回路の測定方法の一ステップを説明するための回路図。
【図９】この発明の第２の実施形態に係る半導体集積回路を示す回路図。
【図１０】第２の実施形態に係る制御信号発生回路を示す回路図。
【図１１】この発明の第３の実施形態に係る半導体集積回路を示す回路図。
【図１２】第３の実施形態に係る制御信号発生回路の制御信号を説明するための図。
【図１３】第３の実施形態に係る半導体集積回路の測定方法の一ステップを説明するための回路図。
【図１４】第３の実施形態に係る半導体集積回路の測定方法の一ステップを説明するための回路図。
【図１５】この発明の第４の実施形態に係る半導体集積回路を示す回路図。
【図１６】この発明の第５の実施形態に係る半導体集積回路を示す回路図。
【図１７】第５の実施形態に係る制御信号発生回路の制御信号を説明するための図。
【図１８】第５の実施形態に係る半導体集積回路の測定方法の一ステップを説明するための回路図。
【図１９】第５の実施形態に係る半導体集積回路の測定方法の一ステップを説明するための回路図。
【図２０】比較例１に係る半導体集積回路を示す回路図。
【図２１】比較例２に係る半導体集積回路を示す回路図。
【符号の説明】
【０１６７】
３５…ドライバ、Ｐ１，Ｐ２，Ｎ１，Ｎ２，Ｎ３…ＭＯＳトランジスタ、Ｒ１，Ｒ２…抵抗素子、４１…制御信号発生回路、ＥＮＰｂ，ＥＮＮｂ，ｑ，ｑｂ，ＶＢＳ…制御信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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