(57)【特許請求の範囲】
【請求項１】
ＭＣＵに供給する動作電圧が、予め設定されたパワーフェイル電圧以下に低下すると、パワーフェイル信号を出力するパワーフェイル検出回路と、
基本クロック信号の入力を受けて、前記ＭＣＵの状態を決定するための第１システムクロック信号を生成するシステムクロック発生回路と、
該システムクロック発生回路から第１システムクロック信号の入力を受け、前記パワーフェイル検出回路からパワーフェイル信号の入力を受けて、前記パワーフェイル信号がイネーブルされると、前記パワーフェイル信号の入力時点で入力している第１システムクロック信号の出力状態に固定した第２システムクロック信号を出力し、前記パワーフェイル信号がディスエーブルされると、前記第１システムクロック信号に同期した第２システムクロック信号を出力するクロック停止及び同期回路と、
から構成し、
前記第１システムクロック信号及び第２システムクロック信号は複数の状態を順次発生し、
前記パワーフェイル信号がイネーブルされると、第２システムクロック信号を、前記パワーフェイル信号がディスエーブルされてから第１システムクロック信号が前記固定状態の次の状態になるまで固定して出力することを特徴とするＭＣＵのパワーノイズ防止回路。
【請求項２】
前記クロック停止及び同期回路は、
前記パワーフェイル信号の発生によりリセットされるＳＲラッチ回路と、
該ＳＲラッチ回路の出力により前記第１システムクロック信号をラッチして、前記第２システムクロック信号を出力する複数のＤラッチ回路と、
それらＤラッチ回路から出力された第２システムクロック信号と前記第１システムクロック信号とを比較して同期信号を出力する複数の排他的ＮＯＲゲートと、
それら排他的ＮＯＲゲートの出力を否定論理積演算するＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力と前記パワーフェイル信号とを否定論理和演算して、前記ＳＲラッチ回路をセットさせる信号を出力するＮＯＲゲートと、
を備えて構成されたことを特徴とする請求項１記載のＭＣＵのパワーノイズ防止回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＣＵ（Microcontroller Unit）のパワーノイズ（Power Noise）による誤動作を防止し得るＭＣＵのパワーノイズ防止回路に関するものである。
【０００２】
【従来の技術】
一般に、ＭＣＵを用いた制御システムにおいてノイズにより発生する誤動作は防止されているが、特に、ノイズに弱いＩＣであるＭＣＵにおけるパワーノイズの対策は極めて重要な課題となっている。
【０００３】
従来、ＭＣＵのパワーノイズ防止回路は、図５に示したように、ＭＣＵ４０の動作電圧、即ち、パワーが、ＭＣＵ４０が動作し得ない電圧まで低下するとパワーフェイル信号POWER-FAILを出力するパワーフェイル検出回路１０と、該出力されたパワーフェイル信号POWER-FAILによりＭＣＵ４０をリセットさせるリセット信号RESETを出力するリセット回路２０と、から構成される。
【０００４】
このように構成された従来のＭＣＵのパワーノイズ防止回路の動作を説明すると次のようである。
ＭＣＵ４０が動作できない電圧までパワーが低下してパワーノイズが入力するおそれがあると、パワーフェイル検出回路１０はパワーフェイル信号POWER-FAILをイネーブルさせてリセット回路２０に出力する。リセット回路２０は、出力されたパワーフェイル信号POWER-FAILによりＭＣＵ４０をリセットさせて、ＭＣＵ４０がパワーノイズにより誤動作することを防止する。
【０００５】
一方、システムクロック発生回路３０は、オシレータ（図示せず）から発振される基本クロック信号ICLKを受けて、ＭＣＵ４０の内部回路が必要とするシステムクロック信号SCLKを生成してＭＣＵ４０に出力する。システムクロック発生回路３０は、ＭＣＵ４０にパワーノイズが入力されてもシステムクロック信号SCLKを継続生成してＭＣＵ４０の内部回路に出力するため、ＭＣＵ４０にパワーノイズが入力されると、ＭＣＵ４０を用いた制御システムの誤動作が誘発される。
【０００６】
ＭＣＵ４０を用いた制御システムが誤動作を行うと回復不可能になるため、ＭＣＵ４０にパワーノイズが入力されたときには無条件にＭＣＵ４０をリセットさせて、パワーノイズによるＭＣＵ４０の誤動作を防止していた。
【０００７】
【発明が解決しようとする課題】
然るに、このような従来のＭＣＵのパワーノイズ防止回路では、パワーノイズが入力されたときにはＭＣＵ４０をリセットさせることとなり、このＭＣＵ４０を用いた制御システムも初期化状態になる。従って、例えば、放映中のテレビジョン装置の映像が消えたり、洗濯中の洗濯機の動作が中断して初期状態に戻ったり、又は、医療機器の動作が中断されて混乱が発生するという不都合な点があった。
【０００８】
また、初期状態又は動作中断状態から、ＭＣＵ４０及びＭＣＵ４０を用いた制御システムの動作を再開するときは、関連する回路の動作を新たにオンにしたり、又は、再設定（セッティング）する必要があるという不都合な点があった。
【０００９】
本発明は、このような従来の問題点に鑑みてなされたもので、パワーノイズが発生したときもＭＣＵを初期化する必要が無いＭＣＵのパワーノイズ防止回路を提供しようとするものである。
【００１０】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に係るＭＣＵのパワーノイズ防止回路は、ＭＣＵに供給する動作電圧が、予め設定されたパワーフェイル電圧以下に低下すると、パワーフェイル信号を出力するパワーフェイル検出回路と、基本クロック信号の入力を受けて、前記ＭＣＵの状態を決定するための第１システムクロック信号を生成するシステムクロック発生回路と、該システムクロック発生回路から第１システムクロック信号の入力を受け、前記パワーフェイル検出回路からパワーフェイル信号の入力を受けて、前記パワーフェイル信号がイネーブルされると、前記パワーフェイル信号の入力時点で入力している第１システムクロック信号の出力状態に固定した第２システムクロック信号を出力し、前記パワーフェイル信号がディスエーブルされると、前記第１システムクロック信号に同期した第２システムクロック信号を出力するクロック停止及び同期回路と、から構成し、前記第１システムクロック信号及び第２システムクロック信号は複数の状態を順次発生し、前記パワーフェイル信号がイネーブルされると、第２システムクロック信号を、前記パワーフェイル信号がディスエーブルされてから第１システムクロック信号が前記固定状態の次の状態になるまで固定して出力することを特徴とする。
【００１１】
請求項２に記載の発明では、前記クロック停止及び同期回路は、前記パワーフェイル信号の発生によりリセットされるＳＲラッチ回路と、該ＳＲラッチ回路の出力により前記第１システムクロック信号をラッチして、前記第２システムクロック信号を出力する複数のＤラッチ回路と、それらＤラッチ回路から出力された第２システムクロック信号と前記第１システムクロック信号とを比較して同期信号を出力する複数の排他的ＮＯＲゲートと、それら排他的ＮＯＲゲートの出力を否定論理積演算するＮＡＮＤゲートと、該ＮＡＮＤゲートの出力と前記パワーフェイル信号とを否定論理和演算して、前記ＳＲラッチ回路をセットさせる信号を出力するＮＯＲゲートと、を備えて構成される。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態に対し、図面を用いて説明する。
本実施形態に係るＭＣＵのパワーノイズ防止回路は、図１に示したように、ＭＣＵ４００に供給する動作電圧、即ち、パワーが、予め設定されたＭＣＵ４００が動作し得ないパワーフェイル電圧以下に低下すると、パワーフェイル信号POWER-FAILを出力してイネーブルさせるパワーフェイル検出回路１００と、基本クロック信号ICLKの入力を受けて、ＭＣＵ４００の状態を決定するための第１システムクロック信号SCLK1を生成するシステムクロック発生回路２００と、前記パワーフェイル信号POWER-FAILが入力停止となってディスエーブルされると、システムクロック発生回路２００からの第１システムクロック信号SCLK1に同期した第２システムクロック信号SCLK2を出力し、前記パワーフェイル検出回路１００からのパワーフェイル信号POWER-FAILが入力されてイネーブルされると、前記パワーフェイル信号POWER-FAILの入力時点で入力している第１システムクロック信号SCLK1の出力状態に固定した第２システムクロック信号SCLK2を出力するクロック停止及び同期回路３００と、から構成されている。
【００１３】
前記パワーフェイル検出回路１００は、ＭＣＵ４００のパワーが、ＭＣＵ４００が動作し得ない電圧以下に低下するとき、パワーフェイル信号POWER-FAILを出力する回路であって、低電圧検出回路又は高電圧検出回路等で具現化することができる。
【００１４】
前記システムクロック発生回路２００は、オシレータ（図示せず）から発振される基本クロック信号ICLKの入力を受けて、ＭＣＵ４００の内部回路の動作を最も基本的な状態に決定するための第１システムクロック信号SCLK1を生成する。
【００１５】
前記クロック停止及び同期回路３００は、前記システムクロック発生回路２００からの第１システムクロック信号SCLK1の入力を受けて、前記パワーフェイル検出回路１００からのパワーフェイル信号POWER-FAILの出力状態により、第２システムクロック信号SCLK2を生成して、ＭＣＵ４００の内部回路に出力する。
【００１６】
前記クロック停止及び同期回路３００の構成は、図２に示したように、パワーフェイル信号POWER-FAILの発生によりリセットされるＳＲラッチ回路３０と、該ＳＲラッチ回路３０の出力により第１システムクロック信号SCLK1をラッチして、第２システムクロック信号SCLK2を出力する複数のＤラッチ回路３１−１〜３１−ｎと、それらＤラッチ回路３１−１〜３１−ｎから出力された第２システムクロック信号SCLK2と前記第１システムクロック信号SCLK1とを比較して同期信号を出力する複数の排他的ＮＯＲゲート３２−１〜３２−ｎと、それら排他的ＮＯＲゲート３２−１〜３２−ｎの出力を否定論理積演算するＮＡＮＤゲート３３と、該ＮＡＮＤゲート３３の出力とパワーフェイル信号POWER-FAILとを否定論理和演算して、前記ＳＲラッチ３０をセットさせる信号を出力するＮＯＲゲート３４と、を備えて構成されている。
【００１７】
以下、このように構成されたＭＣＵのパワーノイズ防止回路の動作を、図３及び図４を用いて説明する。
先ず、システムクロック発生回路２００は、オシレータ（図示せず）から発振される基本クロック信号ICLKを受けて、ＭＣＵの状態を決定する第１システムクロック信号SCLK1を周期的に生成する。
【００１８】
例えば、図４（Ａ）に示したように、４つの状態Ｓ１〜Ｓ４を有する第１システムクロック信号SCLK1がシステムクロック発生回路２００から生成されると仮定すると、図４（Ｂ）に示したように、第１システムクロック信号SCLK1の各状態Ｓ１，Ｓ２，Ｓ３，Ｓ４が反復して表れる。このとき、図４（Ｃ）に示したように、ＭＣＵ４００のパワーが、予め設定されたパワーフェイル電圧（ＭＣＵ動作パワーフェイル電圧）以下に低下すると、パワーフェイル検出回路１００は、図４（Ｄ）に示したように、パワーフェイル信号POWER-FAILを出力する。
【００１９】
該パワーフェイル信号POWER-FAILにより、クロック停止及び同期回路３００は、第１システムクロック信号SCLK1の状態に拘わらず、図４（Ｅ）に示したように、第２システムクロック信号SCLK2をパワーフェイル信号POWER-FAILが出力される時点の第１システムクロック信号SCLK1の出力状態に固定して出力する。これにより、図４（Ｆ）に示したように、異常動作区間Ｔ１の間、第２システムクロック信号SCLK2の状態はＳ２のように固定される。
【００２０】
即ち、クロック停止及び同期回路３００では、図３（Ｂ）に示したように、パワーフェイル信号POWER-FAILが出力されて、ＳＲラッチ回路３０に入力されると、ＳＲラッチ回路３０がリセットされ、該ＳＲラッチ回路３０の出力信号１０３は、図３（Ｆ）に示したように、ディスエーブル状態になる。該ディスエーブルされた出力信号１０３がＤラッチ回路３１−１〜３１−ｎにクロック入力されることにより、Ｄラッチ回路３１−１〜３１−ｎは出力Ｑをラッチする。
【００２１】
よって、それらＤラッチ回路３１−１〜３１−ｎから出力される第２システムクロック信号SCLK2は、図３（Ａ）に示したように第１システムクロック信号SCLK1が周期的に供給されても、図３（Ｇ）に示したように、ＭＣＵのパワーがパワーフェイル電圧に変化した瞬間の状態に固定される。
【００２２】
ところで、図４（Ｃ）に示したように、ＭＣＵ４００のパワーがパワーフェイル電圧に低下する異常動作区間Ｔ１では、ＭＣＵ４００の各内部回路は一時的に異常状態になる可能性があるが、正常動作区間Ｔ２で、ＭＣＵ４００のパワーが再び正常状態に回復されるため、クロック停止回路及び同期回路３００は正常状態に回復され、第１システムクロック信号SCLK1に同期された正常な第２システムクロック信号SCLK2を出力するようになる。
【００２３】
即ち、ＭＣＵ４００のパワーが正常状態に復帰されると、パワーフェイル信号POWER-FAILは出力停止してディスエーブルされ、図２に示す排他的ＮＯＲゲート３２−１〜３２−ｎでは、第１システムクロック信号SCLK1と前記Ｄラッチ回路３１−１〜３１−ｎの出力とが比較される。それらの信号が一致するとき、図３（Ｃ）に示したように同期信号を出力してイネーブルさせ、該イネーブルされた同期信号により、図３（Ｄ），（Ｅ）に示したように、ＮＡＮＤゲート３３の出力１０１はローレベル、ＮＯＲゲート３４の出力１０２はハイレベルになる。該ＮＯＲゲート３４からのハイレベルの出力１０２によってＳＲラッチ回路３０がセットされ、出力１０３がイネーブルされる。
【００２４】
従って、前記Ｄラッチ回路３１−１〜３１−ｎは、イネーブルされた前記ＳＲラッチ回路３０の出力により、第１システムクロック信号SCLK1に同期された第２システムクロック信号SCLK2を出力するため、正常的なシステムクロック信号SCLK2がＭＣＵ４００の内部回路に供給されるようになる。
【００２５】
上述したように、本実施形態のＭＣＵのパワーノイズ防止回路によれば、ＭＣＵに供給するパワーがパワーフェイル電圧に低下したときには、該パワーフェイル電圧に低下した時点の第１システムクロック信号の出力状態に固定された第２システムクロック信号を出力し、ＭＣＵに供給するパワーが正常電圧に戻ったときには、第１システムクロック信号に同期した第２システムクロック信号を直ちに出力することにより、パワーノイズが入力されたときのＭＣＵの誤動作を防止し得ると共に、ＭＣＵ及びＭＣＵを用いた制御システムを初期化させることなく、復帰させることができる。
【００２６】
尚、上述した実施形態では、パワーフェイル検出回路１００、システムクロック発生回路２００、及びクロック停止及び同期回路３００がＭＣＵ４００の外部に備えられた構成について説明しているが、本発明の他の実施形態として、ＭＣＵ４００の内部にパワーフェイル検出回路１００、システムクロック発生回路２００、及びクロック停止及び同期回路３００が備えられており、ＭＣＵ内のその他の内部回路に第２システムクロック信号SCLK2が入力される構成とすることも可能である。
【００２７】
【発明の効果】
以上説明したように、本発明に係るＭＣＵのパワーノイズ防止回路は、ＭＣＵに供給されるパワーが低下してパワーノイズが入力されると、ＭＣＵの動作をオフまたは初期化せずに内部回路の状態を一時停止させ、ＭＣＵのパワーが正常状態に復帰されると、一時停止時点以後の状態から動作を再開するようになるため、ＭＣＵ及びＭＣＵを用いた制御システムを新たにオン又は初期化させる必要が無いため、該ＭＣＵを用いた制御システムの動作中の不便な状態や、動作が急に中断するときに発生する危険を解消し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るＭＣＵのパワーノイズ防止回路の一実施形態のブロック図である。
【図２】図１のクロック停止及び同期回路の回路図ある。
【図３】図２のクロック停止及び同期回路の動作タイミング図である。
【図４】図１のパワーノイズ防止回路の各部動作タイミング図である。
【図５】従来のＭＣＵのパワーノイズ防止回路のブロック図である。
【符号の説明】
３０    ＳＲラッチ回路
３１−１〜３１−ｎ    Ｄラッチ回路
３２−１〜３２−ｎ    排他的ＮＯＲゲート
３３    ＮＡＮＤゲート
３４    ＮＯＲゲート
１００    パワーフェイル検出回路
２００    システムクロック発生回路
３００    クロック停止及び同期回路
４００    ＭＣＵ
【図１】
0004384745.tif 000002
【図２】
0004384745.tif 000003
【図３】
0004384745.tif 000004
【図４】
0004384745.tif 000005
【図５】
0004384745.tif 000006