(57)【特許請求の範囲】
【請求項１】
複数のＭＯＳ電界効果トランジスタのソースに第１の電圧を印加し、ドレインに第２の電圧を印加し、ゲートにゲート電圧を印加した状態で、前記ＭＯＳ電界効果トランジスタの特性を示す要素の第１の値を前記ＭＯＳ電界効果トランジスタ毎に電気的に測定し、
前記ソースに前記第２の電圧を印加し、前記ドレインに前記第１の電圧を印加し、前記ゲートに前記ゲート電圧を印加した状態で、前記ＭＯＳ電界効果トランジスタの前記要素の第２の値を前記電界効果トランジスタ毎に電気的に測定し、
前記第１の値と前記第２の値の差と和の両方を前記ＭＯＳ電界効果トランジスタ毎に算出し、
複数の前記ＭＯＳ電界効果トランジスタのそれぞれの前記差、前記和を統計処理して微細構造のばらつきを評価する評価方法であって、
前記要素の値は、閾値電圧、ドレイン電流、ソース電流、基板又はウェル電流、サブスレッショルド係数、相互コンダクタンスのいずれかであることを特徴とする半導体装置の評価方法。
【請求項２】
前記要素が前記ドレイン電流又は前記ソース電流の場合には、閾値電圧に所定の電圧を加えた大きさを前記ゲート電圧として設定して、前記第１の値と前記第２の値を測定することを特徴とする請求項１に記載の半導体装置の評価方法。
【請求項３】
前記差の分散と前記差の関数を求めて、前記要素の値のばらつきを評価することを特徴とする請求項１に記載の半導体装置の評価方法。
【請求項４】
前記差の大きさを示す第１の軸と、前記和の大きさを示す第２の軸を持つ座標上に前記和と前記差に関するデータをプロットし、そのプロットの分散状態によって前記要素の対称成分と非対称成分を分離して、前記要素のばらつきを評価することを特徴とする請求項１に記載の半導体装置の評価方法。
【請求項５】
複数のＭＯＳ電界効果トランジスタのソースに第１の電圧を印加し、ドレインに第２の電圧を印加し、ゲートにゲート電圧を印加した状態での前記ＭＯＳ電界効果トランジスタの特性を示す要素の第１の実測値を前記ＭＯＳ電界効果トランジスタ毎に取得し、さらに、前記ソースに前記第２の電圧を印加し、前記ドレインに前記第１の電圧を印加し、前記ゲートに前記ゲート電圧を印加した状態での前記ＭＯＳ電界効果トランジスタのそれぞれの前記要素の第２の実測値を前記電界効果トランジスタ毎に取得し、前記第１の実測値と前記第２の実測値の差と和の両方を前記ＭＯＳ電界効果トランジスタ毎に算出するデータ演算手段と、
前記差の値と前記和の値に基づいて統計処理する統計処理手段と
を有し、
前記要素の値は、閾値電圧、ドレイン電流、ソース電流、基板又はウェル電流、サブスレッショルド係数、相互コンダクタンスのいずれかであることを特徴とする半導体装置の評価装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の評価方法及び評価装置に関し、より詳しくは、ＭＯＳＦＥＴを有する半導体装置の特性バラツキの評価方法と評価装置に関する。
【０００２】
【従来の技術】
半導体ウェハに複数形成されたＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）の特性の不均一性、又は半導体装置のロット間でのＭＯＳＦＥＴの特性の不均一性を小さくするためには、ＭＯＳＦＥＴのゲート長、ゲート幅、ゲート酸化膜厚、不純物濃度分布、コンダクタンス、チャネル不純物濃度などのばらつきを低く抑えることが望ましい。
【０００３】
そのために、ＭＯＳＦＥＴの特性のばらつきを評価してこれを半導体装置の製造に反映させることが行われている。
例えば、プロセスシミュレーションやデバイスシミュレーションにより、素子の各要素のばらつきの大きさと電気的特性のばらつきの大きさの関係を導きだして、それらの和を総合的な電気的特性のばらつきの大きさとする手法が一般的であった。
【０００４】
また、サンプリング的に幾つかのＭＯＳＦＥＴの特性を測定して設計値との差異を求め、他のＭＯＳＦＥＴの特性のばらつきも同様なものとして評価する方法もある。
【０００５】
【発明が解決しようとする課題】
しかし、従来では所定のルールで設計された複数のＭＯＳＦＥＴのゲート長、ゲート幅、ゲート絶縁膜厚、チャネル不純物総数等の製造上の理由による素子間での大域的な構造のばらつきについてのみ評価するのが一般的であり、１つのＭＯＳＦＥＴで生じる微細な構造上のばらつき、例えばチャネル不純物の横方向の分布、ゲート酸化膜の膜厚の不均一性等についてのばらつきを複数のＭＯＳＦＥＴについて評価することは行われていない。
【０００６】
そのようなＭＯＳＦＥＴ内での微細な構造上の非対称性なばらつきは、素子の微細化がさらに進んでくると、素子特性を均一化するために無視できないことになるが、プロセスシミュレーションやデバイスシミュレーション等の従来の方法によっては評価することはできない。
本発明の目的は、半導体装置の微細な構造の差異に起因する電気的特性のばらつきの評価が可能な半導体装置の評価装置及び評価方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記した課題は、複数のＭＯＳ電界効果トランジスタのソースに第１の電圧を印加し、ドレインに第２の電圧を印加し、ゲートにゲート電圧を印加した状態で、前記ＭＯＳ電界効果トランジスタの特性を示す要素の第１の値を前記ＭＯＳ電界効果トランジスタ毎に電気的に測定し、前記ソースに前記第２の電圧を印加し、前記ドレインに前記第１の電圧を印加し、前記ゲートに前記ゲート電圧を印加した状態で、前記ＭＯＳ電界効果トランジスタの前記要素の第２の値を前記電界効果トランジスタ毎に電気的に測定し、前記第１の値と前記第２の値の差と和の両方を前記ＭＯＳ電界効果トランジスタ毎に算出し、複数の前記ＭＯＳ電界効果トランジスタのそれぞれの前記差、前記和を統計処理して微細構造のばらつきを評価する評価方法であって、前記要素の値は、閾値電圧、ドレイン電流、ソース電流、基板又はウェル電流、サブスレッショルド係数、相互コンダクタンスのいずれかであることを特徴とする半導体装置の評価方法によって解決する。
【０００８】
上記した半導体装置の評価方法において、前記要素が前記ドレイン電流又は前記ソース電流の場合には、閾値電圧に所定の電圧を加えた大きさを前記ゲート電圧として設定して、前記第１の値と前記第２の値を測定する。
【０００９】
上記した半導体装置の評価方法において、前記差の分散と前記差の関数を求めて、前記構成要素の値のばらつきを評価してもよい。または、前記差の大きさを示す第１の軸と、前記和の大きさを示す第２の軸を持つ座標上に前記和と前記差に関するデータをプロットし、そのプロットの分散状態によって前記要素の対称成分と非対称成分を分離して、前記要素のばらつきを評価してもよい。
【００１０】
上記した課題は、複数のＭＯＳ電界効果トランジスタのソースに第１の電圧を印加し、ドレインに第２の電圧を印加し、ゲートにゲート電圧を印加した状態での前記ＭＯＳ電界効果トランジスタの特性を示す要素の第１の実測値を前記ＭＯＳ電界効果トランジスタ毎に取得し、さらに、前記ソースに前記第２の電圧を印加し、前記ドレインに前記第１の電圧を印加し、前記ゲートに前記ゲート電圧を印加した状態での前記ＭＯＳ電界効果トランジスタのそれぞれの前記要素の第２の実測値を前記電界効果トランジスタ毎に取得し、前記第１の実測値と前記第２の実測値の差と和の両方を前記ＭＯＳ電界効果トランジスタ毎に算出するデータ演算手段と、前記差の値と前記和の値に基づいて統計処理する統計処理手段とを有し、前記要素の値は、閾値電圧、ドレイン電流、ソース電流、基板又はウェル電流、サブスレッショルド係数、相互コンダクタンスのいずれかであることを特徴とする半導体装置の評価装置によって解決される。
【００１１】
上記した本発明によれば、ソースとドレインに印加する電圧を交換しながら電気的測定を行い、それらの２つの状態における測定値を比較することにより、本来生じないと考えられてきた特定的にソース・ドレイン間での非対称な特性の成分を取り出すことができる。
非対称性の特性の成分としては、例えばチャネル不純物の位置の非対称性、ゲート酸化膜の厚さの非対称性、抵抗の非対称性などがある。また、電気的測定としては、閾値電圧、ドレイン電流、ソース電流、基板又はウェル電流、サブスレッショルド係数、相互コンダクタンス等がある。
【００１２】
その結果、チャネル不純物の位置関係などの微細な構造の差異に起因する電気的特性のばらつきが直接的、実験的に評価できる。
この場合、ソースとドレインに印加する電圧を交換して１つのＭＯＳＦＥＴの電気的測定を２回行ってそれらの測定値の差を取ることにより、複数のＭＯＳＦＥＴの間で生じるゲート長、ゲート幅、酸化膜厚、チャネル不純物総数の製造上の理由によるばらつきはキャンセルされて無視でき、ＭＯＳＦＥＴの微差な構造の差異に起因するばらつきだけを評価することが可能になる。
【００１３】
また、その２回の測定値の差と和の関係を複数のＭＯＳＦＥＴについて調べると、大域的な微細構造のばらつきと局所的な微細構造のばらつきを分離して評価することができる。
【００１４】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
図１(a),(b) は、本発明の実施形態に係る半導体装置の評価対象となるＭＯＳＦＥＴを示す断面図である。
図１(a),(b) において、ｐ型のシリコン（半導体）基板１の表面には素子分離絶縁層としてＬＯＣＯＳ層２が形成されている。また、シリコン基板１のうちＬＯＣＯＳ層２に囲まれた領域の上にはゲート酸化膜３を介して多結晶シリコンよりなるゲート電極４が形成され、その両側方には酸化シリコンよりなるサイドウォール５が形成されている。また、ゲート電極４の両側のシリコン基板１内には、ソース領域６ｓ、ドレイン領域６ｄとなるＬＤＤ構造のｎ型不純物拡散層が形成されている。
【００１５】
また、ＬＯＣＯＳ層２、ゲート電極４、ソース領域６ｓ及びドレイン領域６ｄの上には、酸化シリコン等の保護絶縁膜７が形成されている。また、保護絶縁膜７には、ゲート電極４にゲート引出電極８ｇを接続するための第１のコンタクトホール７ｇと、ソース領域６ｓにソース電極８ｓを接続するための第２のコンタクトホール７ｓと、ドレイン領域６ｄにドレイン電極８ｄを接続するための第３のコンタクトホール７ｄが形成されている。
【００１６】
以上のような構成のＭＯＳＦＥＴをシリコン基板１に多数、例えば百〜千個形成する。そして、それらのＭＯＳＦＥＴのゲート酸化膜３の膜厚Ｔox、ソース・ドレイン間のチャネル領域の不純物元素の総数Ｎtotal 等についての製造上のばらつきを評価する。
まず、図１(a) に示すように、第１の電圧Ｖ1 として０Ｖをソース電極８ｓに印加し、第２の電圧Ｖ2 として１．２Ｖをドレイン電極８ｄに印加した状態で、ゲート電極４に印加するゲート電圧（第３の電圧）Ｖg を−０．５〜１．２Ｖの範囲で変化させるたところ、図２の実線で示すような第１の特性線が得られた。そのようなソース・ドレインの電圧印加状態を正方向とする。
【００１７】
さらに、ソース／ドレインの印加電圧を入れ替えて、図１(b) に示すように、同じ大きさの第１の電圧Ｖ1 をドレイン電極８ｄに印加し、同じ大きさの第２の電圧Ｖ2 をソース電極８ｓに印加した状態で、ゲート電圧Ｖg を−０．５〜１．２Ｖの範囲で変化させるたところ、図２の破線で示すような第２の特性線が得られた。そのようなソース・ドレインの電圧印加状態を逆方向とする。
【００１８】
なお、図２では、ゲート電圧Ｖg とドレイン電流Ｉd の関係を示しているが、ゲート電圧Ｖg とソース電流Ｉs の関係を求めてもよい。
次に、第１の特性線から第１の閾値電圧ＶF thを取得し、第２の特性線から第２の閾値電圧ＶR thを取得する。続いて、それらの閾値電圧の差分δＶth＝ＶF th−ＶR thを算出する。
【００１９】
ここで、複数のＭＯＳＦＥＴのゲート長、ゲート幅を同一とし、それらのＭＯＳＦＥＴについて各々の閾値電圧の差分δＶthを計算してその結果を累積確率分布でプロットすると、図３に例示するような結果が得られる。その確率分布は、ガウシアン分布になったときにプロットが直線上に並ぶようにして縦軸を取っている。それらのプロットによって描かれる直線が、閾値電圧差分δＶthを示す横軸に対して立ち上がってくるほど閾値電圧のばらつきは小さいと評価できる。
【００２０】
また、図２に示した特性線の２つの閾値電圧ＶF th，ＶR thを印加した状態でＭＯＳＦＥＴのゲート電極４に流れるそれぞれのゲート電流ＩF g ，ＩR g を測定し、それらの差分δＩg を算出する。その算出は、複数のＭＯＳＦＥＴ毎に行って図３に示したと同様の確率分布を調査する。
そして、そのδＩg にばらつきが殆どない場合であって、δＶthのばらつきが大きい場合には、ゲート酸化膜３の膜厚Ｔoxの非対称性のばらつき、即ちソース側とドレイン側の膜厚Ｔoxのばらつきが小さく、しかもソース領域６ｓとドレイン領域６ｄの間のチャネル領域のｐ型不純物濃度分布のばらつきが大きいと判断できる。
【００２１】
また、δＩg とδＶthのばらつきがともに大きい場合には、ゲート酸化膜３の膜厚Ｔoxの非対称性のばらつきが大きく、チャネル領域の不純物濃度分布のばらつきも大きいと判断できる。
これは、複数のＭＯＳＦＥＴにおけるゲート酸化膜３の膜厚Ｔoxの非対称性のばらつきが大きい場合には、ソース領域６ｓに印加する電圧を１．２Ｖとしたときのゲート電流ＩF g と、ドレイン領域６ｄに印加する電圧を１．２Ｖとしたときのゲート電流ＩR g との差分δＩg のばらつきも大きくなるからである。その反対に、δＩg のばらつきが小さい場合には、ゲート酸化膜３の膜厚Ｔoxの非対称性のばらつきが小さくなって、δＶthのばらつきが大きい原因が少なくともチャネル領域のｐ型不純物濃度分布のばらつきに起因していることになる。
【００２２】
さらに、δＶthのばらつきがほとんどない場合には、ゲート酸化膜３の膜厚Ｔoxのばらつき、チャネル領域の不純物濃度分布のばらつき、ソース領域６ｓ及びドレイン領域６ｄのばらつきは殆どないと考えられ、そのような状態でδＩg のばらつきが大きい場合には、電圧の調整に用いられる外付抵抗のばらつきが大きいことになる。
【００２３】
以上のような評価に基づけば、多数のＭＯＳＦＥＴの種々の要素のばらつきを評価することによって、ＭＯＳＦＥＴの特性のばらつきが、どの部分の微細な構造に起因するものかを調べることができ、これを半導体装置の製造工程の改善に役立てることができる。
ところで、上記したＭＯＳＦＥＴの評価は、各要素の微細な構造のばらつきについてのものであるが、その評価を、ＭＯＳＦＥＴ全体に関する大域的な大きさのばらつき成分とともに評価することが可能であり、その評価方法を以下に説明する。
【００２４】
まず、複数のＭＯＳＦＥＴについて、図２に示した特性線の２つの閾値電圧ＶF th，ＶR thを測定した後に、それらの差δＶthを計算し、さらに、それらの和ΣＶthを計算する。そして、１つのＭＯＳＦＥＴの閾値電圧ＶF th，ＶR thから求めたδＶthとΣＶthを１つのプロットで表して、複数のＭＯＳＦＥＴのδＶthとΣＶthをAsymmetric軸とSymmetric 軸の座標にプロットすると、例えば図４に示すように表される。なお、図４では、図３においてδＶthのプロットが並ぶ直線方向の軸をAsymmetric軸とし、ΣＶthの大きさを示す軸をSymmetric 軸としている。また、図４では、δＶth＝（ＶF th−ＶR th）／２とし、ΣＶth＝（ＶF th＋ＶR th）／２としている。
【００２５】
次に、各ＭＯＳＦＥＴの閾値電圧ＶF th，ＶR thの全データの平均値をＶa thとし、ＭＯＳＦＥＴ全体に関する大域的なばらつきの大きさの成分をΔＶglobalとし、ＭＯＳＦＥＴ内部の微小領域（微細構造）に関する局所的なばらつきの大きさの成分をΔＶlocal とする。大域的なばらつきの成分は、対称成分である。なお、ΔＶlocal は、図１(a) で示したソース・ドレイン間電圧の正方向状態での閾値電圧のばらつきの成分ΔＶF local と、図１(b) で示した逆方向状態での閾値電圧のばらつきの成分ΔＶR local を有している。
【００２６】
そして、閾値電圧Ｖthが、Ｖa thとΔＶglobalとΔＶlocal の和からなると仮定すると、閾値電圧ＶF th，ＶR thは、それぞれ次の式(1),(2) で表される。
ＶF th＝Ｖa th＋ΔＶglobal＋ΔＶF local       (1)
ＶR th＝Ｖa th＋ΔＶglobal＋ΔＶR local         (2)
また、ＶF th、ＶR thのばらつきの成分ΔＶF th，ΔＶR thは、次の式(3),(4) で表わされる。
【００２７】
ΔＶF th＝ΔＶglobal＋ΔＶF local             （3)
ΔＶR th＝ΔＶglobal＋ΔＶR local               (4)
これにより、閾値電圧ばらつきΔＶF th，ΔＶR thの統計平均と大域的・局所的なばらつき成分の関係は、次の式(5),(6) で示される。
＜（ΔＶF th＋ΔＶR th）2 ＞
＝４＜ΔＶglobal2 ＞＋＜ΔＶF local 2 ＞＋＜ΔＶR local ＞
＝４σglobal2 ＋２σlocal 2         (5)
＜（ΔＶF th−ΔＶR th）2 ＞
＝＜ΔＶF local 2 ＞＋＜ΔＶR local ＞
＝２σlocal 2   (6)
ただし、σglobal，σlocal は、それぞれ大域的、局所的ばらつきによる閾値電圧の分散であって、σglobal2 ＝＜ΔＶglobal2 ＞、σlocal 2 ＝＜ΔＶF local 2 ＞＝＜ΔＶR local ＞である。
【００２８】
そして、局所的なばらつきの変動幅は、＜（ΔＶF th−ΔＶR th）2 ＞の平方根となって、２1/2 σlocal で表される。また、大域的且つ局所的なばらつきの変動幅は＜（ΔＶF th＋ΔＶR th）2 ＞の平方根となって、（４σglobal2 ＋２σlocal 2 ）1/2 となる。
従って、局所的なばらつきと大域的・局所的なばらつきの変動は、図４の楕円の範囲で示される。その楕円のAsymmetric軸方向は局所的なばらつきを示し、Symmetric 軸方向は大域的・局所的なばらつきを示すことになる。
【００２９】
以上のような方法により統計的なＭＯＳＦＥＴ特性のばらつきが定量的に評価できることになる。
上記した説明では、閾値電圧Ｖthについてのばらつきの統計的評価について説明したが、ドレイン電流Ｉd 、ソース電流Ｉs 、ゲート電流Ｉg 、基板又はウェル電流Ｉb 、Ｓ係数(subthreshold factor）Ｓ又は相互コンダクタンスｇm についても、閾値電圧Ｖthと同様に統計評価することができる。
【００３０】
これらの場合でも、ソース領域６ｓ、とドレイン領域６ｄへの印加電圧Ｖ1 、Ｖ2 を入れ変えた場合の差であるδＩd 、δＩs 、δＩg 、δＩb 、δＳ又はδｇm を求め、さらに、それらの和であるΣＩd 、ΣＩs 、ΣＩg 、ΣＩb 、ΣＳ、Σｇm を求めることは、閾値電圧の差δＶthと和ΣＶthを求めることと同じである。
【００３１】
例えば、図１(a) に示すように、ソース領域６ｓには第１の電圧Ｖ1 を印加し、ドレイン領域６ｄには第２の電圧Ｖ2 を印加し、ゲート電極４にはゲート電圧Ｖg を印加し、この状態でのソース電流Ｉs の実測値をＩs F とし、又はドレイン電流Ｉd の実測値をＩd F とする。さらに、図１(b) に示すように、ソース領域６ｓには第２の電圧Ｖ2 を印加し、ドレイン領域６ｄには第１の電圧Ｖ2 を印加し、ゲート電極４にはゲート電圧（第４の電圧）を印加し、この状態でのソース電流Ｉs の実測値をＩs R とし、又はドレイン電流Ｉd の実測値をＩd R とする。この場合、ゲート電圧としては、ソース電流又はドレイン電流の測定を容易にするために、閾値電圧よりも大きな電圧（第４の電圧）とする。
【００３２】
その後に、Ｉs F とＩs R の和ΣＩs ＝Ｉs F ＋Ｉs R と差δＩs ＝Ｉs F −Ｉs R 、又は、Ｉd F とＩd R の和ΣＩd ＝Ｉd F ＋Ｉd R と差δＩd ＝Ｉd F −Ｉd R を求める。このような実測と演算を複数のＭＯＳＦＥＴについて行い、図３と同様に、ドレイン電流又はソース電流の差分を横軸にし、差分の分散を縦軸にとってばらつきを統計的に評価したり、或いは、図４と同様に、ドレイン電流又はソース電流のばらつきの対称成分と非対称成分を分離して統計的に評価してもよい。
【００３３】
また、ソース電流やドレイン電流を測定する代わりに、ゲート電流を測定して図１(a) の状態でのゲート電流の実測値Ｉg F と、図１(b) の状態でのゲート電流の実測値Ｉg R との差δＩg ＝Ｉg F −Ｉg R と和ΣＩg ＝Ｉg F ＋Ｉg R を求め、同様にしてばらつきを評価してもよい。そのゲート電流を測定する場合のゲート電圧は閾値であってもよいし、それ以上であっても良い。
【００３４】
さらに、図１(a) と図１(b) のそれぞれの状態について、シリコン基板１またはシリコン基板１に形成されるウェルの電流Ｉb F とＩb R を実測して、それらの差δＩb ＝Ｉb F −Ｉb R と和ΣＩb ＝Ｉb F ＋Ｉb R を求め、同様にしてばらつきを評価してもよい。
同様に、図１(a) の状態と図１(b) の状態のそれぞれについて、ソース領域６ｓとドレイン６ｄの間の相互コンダクタンスｇm F とｇm R を実測して、それらの差δｇm ＝ｇm F −ｇm R と和Σｇm ＝ｇm F ＋ｇm R を求め、同様にしてばらつきを評価してもよい。
【００３５】
さらに、図１(a) の状態と図１(b) の状態のそれぞれについて、サブスレショルド係数ＳF とＳR を実測して、それらの差δＳ＝ＳF −ＳR と和ΣＳ＝ＳF ＋ＳR を求め、同様にしてばらつきを評価してもよい。
ところで、上記したような評価を処理するためのブロック図を示すと、図５に示すようになる。
【００３６】
図５において、閾値電圧ＶthF ，ＶthR 、ドレイン電流Ｉd F ，Ｉd R 、ソース電流Ｉs F ，Ｉs R 、ゲート電流Ｉg F ，Ｉg F 、基板電流Ｉb F ，Ｉb R 、Ｓ係数ＳF ，ＳR 又は相互コンダクタンスｇm F ，ｇm R についての実測を行い、それらのデータをデータ演算手段１１に入力する。データ演算手段１１は、各データの正方向、逆方向の差であるδＶth、δＩd 、δＩs 、δＩg 、δＩb 、δＳ又はδｇm を演算し、さらに、それらの和であるΣＶth、ΣＩd 、ΣＩs 、ΣＩg 、ΣＩb 、ΣＳ又はΣｇm を演算し、さらに、上記した式(1) 〜(6) の演算を行って、それらの演算結果を統計処理手段１２へ出力する。統計処理手段１２は、入力したデータに基づいて、確率を図３に示すようなプロットで画像表示手段１３に表示させたりプロットの直線の傾きを求めたり、さらに、図４に示すような各要素のばらつきの対称成分と非対称成分を分離したものを画像表示手段１３に表示させる。
【００３７】
以上のＭＯＳＦＥＴの評価は、多数のＭＯＳＦＥＴについてのばらつきについてものであるが、１つのＭＯＳＦＥＴの微細な構造のばらつきについても上記した評価方法を採用してもよい。
例えば、図１(a) 、図１(b) に示すように、ソース領域６ｓとドレイン領域６ｄに印加する電圧を入れ替えてゲート電極４の閾値電圧を測定する際に、第２の電圧Ｖ2 を所定範囲、例えば１．０〜１．５Ｖの範囲で変化させる。そして、第２の電圧Ｖ2 の大きさ毎にＶF th、ＶR thを測定し、その差分δＶthを求め、図３に示したような閾値電圧差分とその分散の関係を求めるようにしてもよい。
【００３８】
これによれば、第２の電圧Ｖ2 を変化させた場合に、図１(a) 、図１(b) に示すような空乏層９の位置が変化する。このため、１つのＭＯＳＦＥＴにおける第２の電圧Ｖ2 の値に応じた閾値電圧のばらつきが統計的に求まるために、チャネル領域における不純物濃度分布等の評価が可能になる。
【００３９】
【発明の効果】
以上述べたように本発明によれば、ソースとドレインに印加する電圧を交換しながら電気的測定を行い、それらの２つの状態における測定値を比較したので、本来生じないと考えられてきた特定的にソース・ドレイン間での非対称な特性の成分を取り出し、チャネル不純物の位置関係などの微細な構造の差異に起因する電気的特性のばらつきが直接的、実験的に評価できる。
【００４０】
また、その２回の測定値の差と和の関係を複数のＭＯＳＦＥＴについて調べると、大域的な微細構造のばらつきと局所的な微細構造のばらつきを分離して評価することができる。
【図面の簡単な説明】
【図１】図１(a),(b) は、本発明の実施形態の半導体装置の評価のための測定状態を示すＭＯＳＦＥＴの断面図である。
【図２】図２は、図１(a) (b) の測定に基づいて求めたゲート電圧とドレイン電流との関係を示す２つの特性線である。
【図３】図３は、複数のＭＯＳＦＥＴの閾値電圧差分と閾値電圧差分の分散との関係の確率を示す図である。
【図４】図４は、複数のＭＯＳＦＥＴ毎に図２に示すように測定された特性線に基づいて算出された閾値電圧の差δＶthと和ΣＶthに基づいて、各ＭＯＳＦＥＴの閾値電圧のばらつきを対称成分と非対称成分を分離して表した図である。
【図５】図５は、本発明の実施形態に係る半導体装置の評価のためのデータの処理構成を示すブロック図である。
【符号の説明】
１…シリコン（半導体）基板、２…ＬＯＣＯＳ層、３…ゲート酸化膜、４…ゲート電極、６ｓ…ソース領域、６ｄ…ドレイン領域、７…保護絶縁膜、８ｇ…ゲート引出電極、８ｓ…ソース電極、８ｄ…ドレイン電極、９…空乏層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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