(57)【特許請求の範囲】
【請求項１】
チップ平面に形成された論理回路部と、
前記チップと同一のチップ上に形成され、欠陥セル救済のための冗長メモリセルを備えた、少なくとも一つのメモリマクロ部と、
前記論理回路部および前記メモリマクロ部の外周囲に備えられた電極パッド列と、
前記論理回路部、前記メモリマクロ部および前記電極パッド列の外側であって、該チップのいずれかの辺に沿った領域に配置された、前記欠陥セルのアドレスを記憶する少なくとも一つのヒューズ素子群とを有する半導体チップ。
【請求項２】
さらに、前記電極パッド列の内側のチップ表面に、
二次元状に均等に配置された複数のバンプ
を有する請求項１に記載の半導体チップ。
【請求項３】
チップ平面に形成された論理回路部と、
前記チップと同一のチップ上に形成され、欠陥セル救済のための冗長メモリセルを備えた、少なくとも一つのメモリマクロ部と、
前記論理回路および前記メモリマクロ部の上方のチップ表面に、二次元状に均等に配置された複数のバンプと、
前記複数のバンプの外側であって、該チップのいずれかの辺に沿った領域に形成された、前記欠陥セルのアドレスを記憶する少なくとも一つのヒューズ素子群とを有する半導体チップ。
【請求項４】
前記ヒューズ素子群は、該半導体チップの各コーナから離して配置されることを特徴とする請求項１又は３に記載の半導体チップ。
【請求項５】
前記ヒューズ素子群は、
複数のヒューズと、
前記各ヒューズの溶断の有無のデータであるヒューズデータをラッチするラッチ回路と、
前記各ヒューズのヒューズデータを一時的に記憶するとともに、記憶した複数のヒューズデータをシーケンシャルに前記メモリマクロ部へ転送する転送回路とを有することを特徴とする請求項１又は３に記載の半導体チップ。
【請求項６】
前記メモリマクロ部は、該メモリマクロ部への電源投入に同期して、前記ヒューズ素子の初期化信号を発生する回路を有し、
前記ヒューズ素子群は、前記初期化信号を受けて、前記ラッチ回路および前記転送回路の動作のために必要な信号を発生させる回路を有する請求項５に記載の半導体チップ。
【請求項７】
請求項３に記載の半導体チップと、
前記半導体チップを前記バンプ形成面が対向面となるよう搭載したパッケージ基板と、
前記半導体チップと前記パッケージ基板間に充填された接着樹脂層と、
前記基板の裏面に設けられたはんだボールと
を有する半導体モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリと論理回路部を同一基板上に搭載した半導体装置に関し、特にメモリの不良セル救済のために使用されるヒューズ素子を備えた半導体チップと半導体モジュールに関する。
【０００２】
【従来の技術】
従来、メモリ専用半導体チップにおいては、不良セル救済回路を内蔵した冗長メモリ構成が広く採用されている。この冗長メモリ構成は、メモリ素子中に不良セルが存在する場合に、不良セルに替えてスペアセルを用いるものである。
【０００３】
このような冗長メモリ構成を有する半導体チップでは、不良メモリ救済回路の一部に複数のヒューズ素子を備えた領域（以下、「ヒューズ素子群」と呼ぶ）を有している。
【０００４】
一般に、半導体チップの検査工程において、不良セルの有無がテスターによって確認され、不良セルの番地が特定されると、対応するヒューズ素子のヒューズ部をレーザで溶断することによって、不良セルのアドレスがヒューズ素子に記憶される。
【０００５】
メモリセルの読み出しの際は、記憶された不良セルのアドレスと入力アドレスとが比較され、一致した場合には冗長セルが選択され、不一致の場合には、入力されたアドレスのセルが選択される。
【０００６】
図１３は、従来のメモリ専用チップ１００の構成を示す平面図である。同図に示すように、メモリ専用チップ１００では、チップのいずれかの辺に沿ってボンディング用の電極パッド列２００が配置されており、その内側に複数のメモリアレイ３００と各メモリアレイ３００の横に、対応するデコーダ回路５００とヒューズ素子群４００が配置されている。
【０００７】
一方、近年、実装面積の削減や、データ転送速度向上のため、メモリと論理回路を同一基板上に配置したメモリ混載チップが広く使用されるようになってきた。
【０００８】
図１４は、従来のメモリ混載チップ１１０の構成例を示す平面図である。同図に示すように、チップの四辺に沿ってボンディング用の電極パッド列２１０が配置されており、その内側に、論理回路部７００とメモリマクロ部６１０が形成されている。
【０００９】
メモリマクロ部６１０は、メモリアレイとデコーダ回路等を含むメモリ６００とヒューズ素子群４１０とを含んでおり、メモリ専用チップ１００の場合と同様に、欠陥セル救済のための冗長セル構成を有している。このようにメモリマクロ部６１０だけで、従来の専用メモリチップ１００と同様なメモリ機能を有しており、通常、メモリマクロ部６１０と、論理回路部７００とはそれぞれ独立に設計が行われる。
【００１０】
【発明が解決しようとする課題】
近年、論理回路部に要求される演算処理は複雑化しており、その結果消費電力が増大している。このような状況に伴い、チップに必要な電源端子の本数は増加しており、電源端子として機能する電極パッドとチップ内の論理回路部とをつなぐ信号線や電源線等の配線も複雑化している。
【００１１】
また、メモリ混載チップ上に論理回路部とともに搭載されるメモリの容量は増大しており、チップ面積に対するメモリマクロ部の占有面積が増加している。そこで、論理回路部と電極パッドとを接続する信号線や電源線等の最上層の配線についてはメモリマクロ部上を通過させることが必要になってきている。
【００１２】
しかしながら、ヒューズの溶断作業は最上層の配線形成後に行われるため、ヒューズ素子群の上にこれらの配線を形成することはできない。従って、図１４に示すように、論理回路部７００と電極パッド２１０ａ等とを接続する電源線や信号線等の配線８００は、ヒューズ素子群４１０を必ず迂回しなければならない。このため、各電極パッド２１０ａと論理回路部７００とを接続する配線設計は、ヒューズ素子群４１０の存在によって、大きく制約を受ける。
【００１３】
一方、最近の論理回路部ＬＳＩでは、高集積化が進み、チップの入出力信号端子の本数はさらに増加している。また、これに伴う消費電力の増加のために電源端子の本数もさらに増加している。このため、電極パッドからワイヤボンディングを介して外部基板と接続する従来の実装方法では、電極パッドの数に制限があり、端子数が不足する場合が生じている。そこで、最近の半導体チップでは、バンプを用いた実装方法が使用されるようになってきた。
【００１４】
図１５は、バンプを用いたメモリ混載チップの構成例を示す平面図である。チップの四辺に沿って電極パッド列２１０が配置されており、その内側に、論理回路部７００とメモリマクロ部６１０が配置されている。メモリマクロ部６１０内には、メモリ６００とヒューズ素子群４１０が形成されている。
【００１５】
チップ表面には、突起状の鉛等で形成された複数のバンプ９００が二次元状に配置されており、各電極パッド２１０ｂは、対応する各バンプ９００に、最上層の配線で接続され、バンプ９００を介して外部基板に接続される。即ち、一旦入出力端子は、チップ周辺の電極パッド２１０ｂにつながれ、さらにこの電極パッド２１０ｂはチップ表面に配置したバンプ９００に接続され、このバンプ９００を介して外部のパッケージ基板等に接続される。
【００１６】
このように、バンプ９００を用いる場合は、入出力端子をチップ表面に二次元的に形成できるため入出力端子数を増やすことができる。また、二次元状に配置された各バンプ端子間の距離を広くとることができるので、外部基板との接続も容易になる。
【００１７】
しかしながら、この場合も、図１５に示すように、各電極パッド２１０ｂとバンプ９００とを接続する配線は、ヒューズ素子群４１０を迂回しなければならない。よって、同図に示すように、バンプ９００に接続できない電極パッドも生じてしまう。
【００１８】
また、ヒューズ素子群４１０上にはバンプ９００を形成することができない。このため、チップ表面全体に均等にバンプを配置することができない。半導体チップをパッケージ基板等に実装した場合、バンプには、チップとパッケージ基板の熱膨張差に起因するストレスがかかり易い。従って、バンプがチップ表面に均等に配置されていないと、応力の不均衡が発生し、パッケージのはがれ等を生じ易くなる。
【００１９】
さらに、ＡＳＩＣ（Application Specification Integrated Circuit)では、チップ上のメモリマクロ部は各ユーザーが任意に配置するので、ヒューズ素子群の場所もメモリマクロ部の配置に伴ってユーザごとに異なる配置を持つ。さらにバンプの配置もヒューズ素子群の位置に影響を受けるため、ユーザによって様々に変化する。従ってこれらすべての組み合わせを想定して、パッケージのはがれ等が生じないＡＳＩＣの設計を行うことは極めて困難になっている。
【００２０】
本発明は、上述する従来の課題に鑑みてなされたものであり、その目的は、メモリと論理回路部を同一基板に備えたメモリ混載チップにおいて、ヒューズ素子群の存在による配線やバンプの配置の制約を抑制できる半導体チップとこれを搭載した半導体モジュールを提供することである。
【００２１】
【課題を解決するための手段】
本発明の半導体チップの第１の特徴は、チップ平面に形成された論理回路部部と、チップと同一のチップ上に形成され、欠陥セル救済のための冗長メモリセルを備えた、少なくとも一つのメモリマクロ部と、これら両領域の外周囲に備えられた電極パッド列と、論理回路部、メモリマクロ部および電極パッド列の外側であって、該チップのいずれかの辺に沿った領域に配置された、欠陥セルのアドレスを記憶する少なくとも一つのヒューズ素子群とを有することである。
【００２２】
上記第１の特徴によれば、チップ平面において、ヒューズ素子群は、メモリマクロ部と離れて、電極パッド列より外側に配置されるので、電極パッドと論理回路部とを接続する信号線や電源線の配線位置が、ヒューズ素子群の存在によって制約を受けない。従って、メモリマクロ上方にこれらの配線を自由に通過させることができる。このため配線構造はより簡易化されるとともに配線設計はより容易になる。
【００２３】
本発明の半導体チップの第２の特徴は、チップ平面に形成された論理回路部と、
チップと同一のチップ上に形成され、欠陥セル救済のための冗長メモリセルを備えた、少なくとも一つのメモリマクロ部と、論理回路部および前記メモリマクロ部の上方のチップ表面に、二次元状に均等に配置された複数のバンプと、複数のバンプの外側であって、該チップのいずれかの辺に沿った領域に形成された、欠陥セルのアドレスを記憶する少なくとも一つのヒューズ素子群とを有することである。
【００２４】
上記第２の特徴によれば、チップ平面において、ヒューズ素子群は、メモリマクロ部と離れて、バンプが形成される領域の外側に配置されるので、論理回路部およびメモリマクロ部上方に形成されるバンプの配置がヒューズ素子群の存在によって制約を受けない。従って、チップ上のより広い領域に均等にバンプを配置できる。また、バンプに接続される電源線や信号線等の配線の位置もヒューズ素子群の存在で制約を受けないので、配線構造はより簡易化されるとともに配線設計がより容易になる。
【００２５】
本発明の半導体モジュールは、上述する第１もしくは第２の特徴を有する半導体チップをパッケージ基板上に搭載したものである。
【００２６】
第２の特徴を有する半導体チップをパッケージ基板上に搭載した場合は、チップ上にバンプが均等に配置されているので、パッケージ基板と半導体チップ間で生じる熱ストレスを均等に分散させることができる。
【００２７】
【発明の実施の形態】
以下図面を用いて、本発明の実施の形態について説明する。
【００２８】
（第１の実施の形態）
第１の実施の形態の半導体チップは、ボンディングパッドとなる電極パッドを備えたメモリ混載チップであり、ヒューズ素子群がボンディングパッドの外側に配置されているものである。以下、図面を参照しながら、具体的に説明する。
【００２９】
図１は、第１の実施の形態に係る半導体チップ１０の構成を示す平面図である。半導体チップ１０上には、メモリマクロ部２０と論理回路部３０がそれぞれ独立した領域に設けられており、その周囲に、半導体チップの各辺にほぼ沿ってボンディングパッドである電極パッド列４０が配置されている。
【００３０】
メモリマクロ部２０内には、メモリセルアレイとメモリ回路等が形成されており、さらに欠陥セル救済のための冗長セルと冗長回路が備えられている。一方、欠陥セルのアドレスを記憶するヒューズ素子群５０は、メモリマクロ部２０とは離れた電極パッド列４０の外側の半導体チップの辺に沿った領域に配置されている。即ち、ヒューズ素子群５０は、電極パッド列４０とチップの辺の間に置かれている。
【００３１】
このように、ヒューズ素子群５０が電極パッド列４０の外側に配置されているので、電極パッド列４０より内側に形成される信号線や電源線等の最上層の配線は、ヒューズ素子群５０を迂回する必要がなくなる。従って、配線設計の自由度が広がり、配線設計が極めて容易になる。また、配線構造は簡易化され、各配線の短距離化を図ることもできるので、配線の長さに伴う配線遅延を低減させることも可能になる。
【００３２】
なお、ヒューズ素子群５０に記憶された欠陥セルのアドレス情報は、メモリマクロ部２０に転送する必要があるが、この際メモリマクロ部２０とヒューズ素子群５０の間をつなぐ転送線の数はできるだけ少なくし、望ましくは図１に示すように一本のヒューズデータ転送線６０を用いる。
【００３３】
図２（ａ）は、図１におけるＡ−Ａ’における概略断面図、図２（ｂ）は、図１におけるＢ−Ｂ’における概略断面図に相当する。
【００３４】
半導体チップ１０は、基板層１０Ａとその上の配線層１０Ｂとを有し、基板層１０Ａの上層部に、メモリマクロ部２０や論理回路部３０の各メモリセルや各回路に必要な素子等が形成されている。配線層１０Ｂには、メモリマクロ部２０や論理回路部３０に必要な配線、および電極パッド４１とこれらの回路を接続する配線が形成されている。これらの配線は、多層構造で形成され、各配線層の間は誘電体膜で絶縁されている。
【００３５】
ヒューズ５１は、電極パッド４１とチップの辺との間の配線層１０Ｂ中に形成される。ヒューズ５１の上には、レーザ照射による溶断作業（ブロー）がし易いように、窓５２が設けられている。また、各ヒューズの溶断の有無のデータ（以下、「ヒューズデータ」という。）は、図中破線で示すヒューズデータ転送線６０を介してメモリマクロ部２１中の冗長回路に転送される。
【００３６】
図２（ｃ）は、電極パッド４１とヒューズデータ転送線６０の位置関係を示す斜視図である。電極パッド４１は、ボンディングパッドとして使用されるため、ボンディング作業時に、大きなストレスがかかる。このため、電極パッド４１の真下に配線を通すことは好ましくない。従って、ヒューズデータ転送線６０は、図２（ｂ）、図２（ｃ）に示すように、各電極パッドと電極パッド４１の間を通過するように配置することが好ましい。あるいは、ヒューズデータ転送線６０をいずれかの電極４１の真下を通過させる場合は、その電極パッド４１に関してはダミーパッドとしボンディングをしないようにすることが望ましい。
【００３７】
このように、電極パッド４１がボンディングパッドである場合は、電極パッド列を通過させる配線余裕が少ないためメモリマクロ部２０とヒューズ素子群５０間の配線数はできるだけ少なくすることが望ましい。
【００３８】
図３は、第１の実施の形態の半導体チップにおける各ヒューズ素子の回路構成例を示す図である。また、図４は、ヒューズ素子群全体の回路構成例を示す図である。さらに図５は、ヒューズ素子回路での各信号のシーケンスを示す図である。
【００３９】
図３に示すように、各ヒューズ素子は、ヒューズ５１と、ラッチ回路１００と、転送回路２００とを有しており、図４に示すように、ヒューズ素子群５０中には、これらの回路が繰り返し、並列に配置されている。各ヒューズ素子には、各回路の初期化信号であるｂＢＰ、ＡＮ、およびｂＴＲ信号が入力される。
【００４０】
図５を参照するように、電源が投入されると（ＶＣＣがＯＮ）、まずｂＢＰ信号が「ＨＩＧＨ」レベルになりラッチ回路１００が初期化される。これに続いて、ＡＮ信号が「ＨＩＧＨ」のパルス信号を発生し、ヒューズ５１のデータ、即ちヒューズ５１が「溶断されているか」、「溶断されていないか」のいずれかの状態に応じた信号がラッチ回路１００に転送される。これに続いて、ｂＴＲ信号が「ＬＯＷ」のパルス信号を発生し、ラッチ回路１００からヒューズデータが転送回路２００に送られ、ここに一時的に記憶される。
【００４１】
この後、転送回路２００に、転送クロック（Shift  CLK）信号である「ＨＩＧＨ」レベルのパルス信号が送られると、このパルス信号の信号数に応じた数のヒューズデータが転送回路から順次、一本のヒューズデータ転送線を介してメモリマクロ部に転送される。
【００４２】
図６は、ヒューズ素子群５０とメモリマクロ部２０との間の信号線の構成を示す図である。
【００４３】
ｂＢＰ信号、ＡＮ信号、ｂＴＲ信号及びShift  CLK信号は、半導体チップの電源を立ち上げる際に発生する半導体チップの初期化制御信号に同期して発生することが望ましい。例えば、メモリマクロ部２０内のメモリ周辺回路の電源が半導体チップ内部で外部電圧から降圧して作られている場合は、この電圧が規定の電圧に達したときにｂＢＰ信号をメモリマクロ部２０内で発生させ、これをヒューズ素子群５５に送信することが望ましい。
【００４４】
一方、ＡＮ信号、ｂＴＲ信号及びShift  CLK信号は、ヒューズ素子群内に設けた制御回路で発生させるようにする。例えば、メモリマクロ部２５から送信するｂＢＰ信号をこの制御回路にも送信し、制御回路で、このｂＢＰ信号を元にＡＮ信号、ｂＴＲ信号及びShift  CLK信号を生成し、これらの信号をヒューズ素子に送るようにする。このようにすることで、メモリマクロ部２０とヒューズ素子群５０間の信号線の数を少なくすることが可能になる。
【００４５】
なお、Shift  CLK信号はデータ転送のための信号なので、メモリマクロ部に対しても供給する必要がある。
【００４６】
従って望ましくは図６に示すように、メモリマクロ部２０とヒューズ素子群５０間には、メモリマクロ部２０からヒューズ素子群５０にｂＢＰ信号線、ヒューズ素子群５０からメモリマクロ部２０にヒューズデータ転送線とShift  CLK信号線をのみを設けるようにする。
【００４７】
このように、第１の実施の形態の半導体チップでは、ヒューズ素子群５０をメモリマクロ部２０内に配置せずに、メモリマクロ部２０から離れた、電極パッドの外に配置しているので、各ヒューズ素子ごとにメモリマクロ部２０にダイレクトに配線すると、電極パッド列４０を通過させる信号線の配線が複雑化する。しかし、上述するように、シフトレジスタを用いて一本の信号線で、シーケンシャルに複数のヒューズデータを転送するようにすれば、信号線の数を大幅に減らすことができる。また、ヒューズ素子群５０の回路動作を制御する信号についてもできるだけ、ヒューズ素子群５０に配置した制御回路で発生させることにすれば、ヒューズ素子群５０とメモリマクロ部２０とを接続する信号線数は少なくなり、電極パッド間を無理なく通過させることができる。
【００４８】
（第２の実施の形態）
第２の実施の形態の半導体チップは、第１の実施の形態の半導体チップと同様、ボンディングパッドとなる電極パッドを備えたメモリ混載チップであり、ヒューズ素子群が電極パッドの外側に配置されているものである。
【００４９】
図７は、第２の実施の形態の半導体チップ１１の構成を示す平面図である。第１の実施の形態の半導体チップ１０と同様に、チップ平面には、メモリマクロ部２０、論理回路部３０が形成され、その周囲にボンディングパッドである電極パッド列４２が配置され、さらに、その外側にヒューズ素子群５０が配置されている。  第１の実施の形態の場合と異なる点は、ヒューズ素子群５０に隣接する電極パッド列４２が、ヒューズ素子群５０の形に沿うように配置されていることである。即ち、電極パッド列４２とチップの辺の間にヒューズ素子群５０が存在しない領域では、チップの辺に沿って電極パッド列４２が配置されている。このため、第１の実施の形態のように、電極パッド列４２を直線状に形成する場合と異なり、電極パッド列とチップの辺との間に存在する、利用されない無駄なスペースをなくすことができる。従って、同じチップサイズで、論理回路部等を形成できるチップ上の有効面積を広げることができる。
【００５０】
なお、第２の実施の形態の半導体チップにおいても、ヒューズ素子群５０の回路構成は、第１の実施の形態と同様の回路構成を利用し、ヒューズ素子群５０とメモリマクロ部２０とを接続する信号線数を少なくする方が望ましい。
【００５１】
（第３の実施の形態）
第３の実施の形態の半導体チップは、電極パッドとバンプとを有し、ヒューズ素子群が電極パッドの外側に配置されているものである。
【００５２】
図８は、第３の実施の形態の半導体チップ１２の構成を示す平面図である。半導体チップ１２上には、メモリマクロ部２０と論理回路部３０がそれぞれ独立した領域に設けられており、その周囲に、半導体チップ１２の各辺にほぼ沿って電極パッド列４２が配置されている。ヒューズ素子群５０は、メモリマクロ部２０とは離れた電極パッド列４２の外側の、チップの辺に沿った領域に形成されている。
【００５３】
電極パッド列４２は、第２の実施の形態と同様に、チップ上に無駄なスペースを作らないように、ヒューズ素子群５０の形状に沿うように、途中で折り曲げられているが、スペースの余裕があれば、電極パッド列を第１の実施の形態の場合と同様に直線状に配置してもよい。
【００５４】
また、メモリマクロ部２０および論理回路部３０の上方には、突起状の導電材料で形成されたバンプ７０が二次元状に配置されている。各電極パッド４２ａは各バンプ７０とバンプ−パッド間接続線８０で接続されており、各電極パッド４２ａは、ボンディングではなく、このバンプ７０を介して、外部基板と接続される。
【００５５】
図９（ａ）は、図８におけるＡ−Ａ’における概略断面図、図９（ｂ）は、図８におけるＢ−Ｂ’における概略断面図である。
【００５６】
半導体チップ１２は、第１の実施の形態と場合と同様に、基板層１２Ａとその上の配線層１２Ｂとを有し、基板層１２Ａの上層部に、メモリマクロ部２０や論理回路部３０を構成する素子等が形成され、配線層１２Ｂには、メモリマクロ部２０や論理回路部３０に必要な配線、および電極パッド４３とこれらの回路を接続する配線が形成されている。
【００５７】
ヒューズ５３は、電極パッド４３より外側の配線層１２Ｂ中に形成されており、各ヒューズ５３のヒューズデータは、ヒューズデータ転送線６０を介してメモリマクロ部２３に転送される。
【００５８】
第３の実施の形態の半導体チップ１２では、電極パッド４３は、最上層の配線によりバンプ７０に接続されており、バンプ７０を介して外部基板と接続されるので、電極パッド４３がワイヤボンディングによるストレスを受けることはない。従って、ヒューズデータ転送線６０は、図９（ｂ）に示すように、電極パッド４３の真下を通るように配置することもでき、ボンディングパッドを使用する第１，第２の実施の形態のチップの場合に比較するとヒューズ素子群５０とメモリマクロ部２０をつなぐ配線の制約は少ない。従って、ヒューズ素子群５０の配線構成は限定されないが、好ましくは第１の実施の形態と同様の回路構成を採用する方が配線構成の簡易化の点から望ましい。
【００５９】
第３の実施の形態の半導体チップ１２では、ヒューズ素子群５０が、メモリマクロ部２０と離れて、電極パッド列４２より外側に配置されているため、論理回路部３０と各電極パッド４２ａ間に接続される信号線や電源線等の配線のみならず、電極パッド４２ａとバンプ７０とを接続する配線がヒューズ素子群５０の存在によって制限を受けないため、より自由な配線設計が可能になる。
【００６０】
また、従来のように、電極パッド列４２より内側の領域で、バンプ７０が配置できない領域がなくなる。従って、バンプ７０もより自由な配置が可能になり、チップ表面上にほぼ均等にバンプ７０を配置することができる。
【００６１】
さらに、半導体モジュールでは、バンプ７０を介して半導体チップ１２と外部基板とを接続することになるため、両者の熱膨張係数の違いによりバンプ７０に熱ストレスが生じ易いが、バンプ７０が均等に配置されているのでチップ面全体に均等に応力を分散させることができる。このため、基板の剥がれ等の問題が生じにくい。
【００６２】
（第４の実施の形態）
第４の実施の形態の半導体チップは、チップ表面にバンプが配され、電極パッドを持たない半導体チップであり、ヒューズ素子群がバンプ形成領域の外側に配置されているものである。
【００６３】
図１０は、第４の実施の形態の半導体チップ１３の構成を示す平面図である。半導体チップ１３には、メモリマクロ部２０と論理回路部３０がそれぞれ独立した領域に設けられている。電極パッドを持たないので、論理回路部３０はチップの辺近くまで広く形成されている。ヒューズ素子群５０は、メモリマクロ部２０と離れて、バンプ形成領域の外側のチップの辺に沿って形成されている。
【００６４】
第４の実施の形態の半導体チップ１３では、論理回路部３０やメモリマクロ部２０の電源線や信号線は、電極パッドを介さずに直接バンプ７４に接続され、バンプ７４を介して外部基板に接続される。ヒューズ素子群５０は、論理回路部３０やメモリマクロ部２０上には存在しないので、各バンプ７４への配線がヒューズ素子群５０の存在で制約を受けない。
【００６５】
このように、第４の実施の形態の半導体チップ１３によれば、ヒューズ素子群５０がメモリマクロ部２０内に形成されていないので、バンプ７４の配置がヒューズ素子群５０の存在で制約されない。従って、チップ表面上に二次元状に均等にバンプ７４を配置できる。
【００６６】
図１１は、第４の実施の形態の半導体チップ１３の斜視図である。チップ表面上に均等に突起状のバンプ７４が配置されている様子が示されている。
【００６７】
図１２は、第４の実施の形態の半導体チップをパッケージ基板に実装した半導体モジュールの一例を示す装置断面図である。同図に示す半導体モジュールでは、パッケージ基板１６上に半導体チップ１３をフェースダウンで実装している。即ち、半導体チップ１３を裏返して、バンプ７４が形成されているチップ表面をパッケージ基板１６表面と対向するように、パッケージ基板１６上に半導体チップ１３を搭載している。
【００６８】
バンプ７４は、例えば、ＰｂとＳｎの合金、ＳｎとＡｇの合金等の半田材で形成され、加熱で半溶融状態にすることで、パッケージ基板１６上に接着固定される。半導体チップ１３とパッケージ基板１６との間には、接着樹脂材１７が充填され、半導体チップ１３とパッケージ基板１６とをより強固に固定される。パッケージ基板１６の裏面には半田ボール１８が形成されており、半導体モジュールの外部装置との接続はこの半田ボール１８を介して行われる。
【００６９】
ガラスやセラミックス、あるいは樹脂等で形成されるパッケージ基板１６と半導体チップ１３とは熱膨張係数の差が大きいため、両者を接続するバンプ７４には熱ストレスがかかりやすい。しかし、バンプ７４が半導体チップ１３のほぼ全面に均等に配置されているので、バンプ７４にかかる応力は均等に分散され、剥離等の発生が抑制できる。この結果、製品不良率も低減できる。
【００７０】
また、ＡＳＩＣの設計を行う場合は、バンプをほぼ半導体チップ面に均等に配置することを前提に設計できるため、従来のように種々のバンプの配置態様を考慮して設計を行う必要がなくなる。従って、設計負担を大幅に減らすことができる。
【００７１】
なお、第４の実施の形態の半導体チップにおいても、ヒューズ素子群の回路構成は、第１の実施の形態と同様の回路を利用することが望ましい。
【００７２】
（その他の実施の形態）
以上説明した第１から第４の実施の形態にかかる半導体チップでは、ヒューズ素子群を一箇所にまとめて配置する例を説明したが、ヒューズ素子群を複数箇所に分散して配置してもよい。これらのヒューズ素子群はチップの辺に沿って形成されることになるが、この際、できるだけ均等に配置される様にすることが望ましい。例えば、複数のヒューズ素子群を、半導体チップ面中央を中心にして、なるべく点対称になるよう配置することが望ましい。
【００７３】
さらに、第１から第４の実施の形態ではチップ上にメモリマクロ部が１つの場合を示しているが、メモリマクロ部の数は１つに限らず、複数のメモリマクロ部を用いても良い。例えば、第１から第４の半導体チップを通信用バッファメモリとして使用する場合は、１２８Ｍｂｉｔ〜２５６Ｍｂｉｔ，あるいはそれ以上のメモリ記憶容量に相当する複数のメモリマクロ部を搭載する。この場合、複数のメモリマクロ部に対応する複数のヒューズ素子群は１箇所にまとめても良いし、複数の場所に分散して配置しても構わない。分散してヒューズ素子群を配置する場合は、上述するように、チップ上でのヒューズ素子群の配置が均等になるように、半導体チップ面中央を中心にして、各ヒューズ素子群を点対称に配置することが望ましい。
【００７４】
このように、チップ面上に複数のヒューズ素子群をバランスよく配置することにより、ヒューズブローの際発生するストレスやそれ以外の種々のストレスを面内に均等に分散し、局部的なストレスの発生を抑制できる。
【００７５】
なお、ヒューズ素子群は、種々のストレスが集中しやすい半導体チップの各コーナから少し離れた位置に配置させることが好ましい。
【００７６】
また、電極パッドを有する第１〜第３の実施の形態の半導体チップでは、いずれもメモリマクロ部と論理回路部の周囲を電極パッド列で完全に囲んでいる例を説明したが、必ずしも完全に囲んでいる必要はなく、メモリマクロ部と論理回路部の外周囲の一部に配置されるものであってもよい。電極パッドの数は必要な入出力端子数を充たすものであればよい。また、第３の実施の形態の電極パッド列では、その一部にボンディングパッドを有するようにしてもよい。
【００７７】
なお、第１または第２の実施の形態に係る半導体チップを用いて半導体モジュールを形成する場合は、第４の実施の形態の場合と同様に、半導体チップとパッケージ基板上の端子間はボンディングワイヤーで接続され、半導体チップとパッケージ基板間は接着樹脂で固定される。
【００７８】
メモリマクロ部内に形成されるメモリの種類は特に限定されるものではない、たとえばＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）、ＳＲＡＭ（スタティック型ランダムアクセスメモリ）、不揮発性メモリ、強誘電体メモリ、磁気メモリなど、冗長セル構成を持つメモリならばどの様なメモリを用いることもできる。
【００７９】
本実施の形態の半導体チップは、電極パッドやバンプに接続される配線をより簡易にできるとともに、バンプを使用する場合は、チップ面をより有効に利用してより多くのバンプを配置できる。従って、多数の入出力端子数を必要とする半導体チップに適用できる。また、メモリマクロ部と論理回路部が形成されたメモリ混載型半導体チップであるので、データの転送速度が極めて早い。従って、高速データ転送が必要で、しかも多くの入出力端子を必要とする半導体チップに利用できる。具体的には、例えば複数の方向から受けた通信データを振り分ける通信用バッファメモリチップとして最適に使用できる。
【００８０】
以上、実施の形態に沿って本発明について説明したが、本発明はこれらの実施の形態の説明に限定されるものではなく、種々の変形や改良が可能なことは当業者には自明である。
【００８１】
【発明の効果】
以上、説明したように本発明の第１の特徴を有する半導体チップによれば、論理回路部とメモリ回路を有する混載チップにおいて、ヒューズ素子群を電極パッド列の外側に配置しているので、信号線や電源線等の配線設計の自由度を高め、配線設計の負担を軽くすることができる。
【００８２】
本発明の半導体モジュールによれば、上記第１もしくは第２の特徴を有する半導体チップを搭載した半導体モジュールを提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体チップの構成例を示す平面図である。
【図２】本発明の第１の実施の形態にかかる半導体チップの部分断面図および斜視図である。
【図３】本発明の第１の実施の形態にかかる各ヒューズ素子の回路構成を示す図である。
【図４】本発明の第１の実施の形態にかかるヒューズ素子群の回路構成を示す図である。
【図５】本発明の第１の実施の形態にかかるヒューズ素子群の回路に発生する信号のシーケンスを示す図である。
【図６】本発明の第１の実施の形態にかかるヒューズ素子群とメモリマクロ部との間の信号線の配線構成を示す図である。
【図７】本発明の第２の実施の形態にかかる半導体チップの構成例を示す平面図である。
【図８】本発明の第３の実施の形態にかかる半導体チップの構成例を示す平面図である。
【図９】本発明の第３の実施の形態にかかる半導体チップの部分断面図である。
【図１０】本発明の第４の実施の形態にかかる半導体チップの構成例を示す平面図である。
【図１１】本発明の第４の実施の形態にかかる半導体チップの斜視図である。
【図１２】本発明の第４の実施の形態にかかる半導体モジュールの断面図である。
【図１３】従来のメモリ専用チップの構成を示す平面図である。
【図１４】従来の論理回路部およびメモリマクロ部との混載チップの構成例を示す平面図である。
【図１５】従来の別の論理回路部およびメモリマクロ部との混載チップの構成例を示す平面図である。
【符号の説明】
１０、１１、１２、１３：半導体チップ
２０：メモリマクロ部
３０：論理回路部
４０、４２：電極パッド列
５０：ヒューズ素子群
６０：ヒューズデータ転送線
１００：ラッチ回路
２００：転送回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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