(57)【特許請求の範囲】
【請求項１】
予め定めた方向に配列された複数の記録素子と該記録素子を駆動するための駆動回路とが同一の素子基体上に設けられており、前記記録素子が複数のブロック毎に分割駆動されるように構成された記録ヘッドであって、
各記録素子に対応した記録データ及び駆動するブロックを示す符号化されたブロックデータがシリアルに入力される入力端子と、
前記入力端子からシリアルに入力されたデータを１ビットずつ順次シフトして格納するシフトレジスタと、
前記シフトレジスタに格納されたデータを一時的に保持するラッチと、
前記ラッチに保持されたデータのうち、前記符号化されたブロックデータを復号するデコーダ手段と、
前記ラッチから出力された記録データ、前記デコーダ手段からの出力、及び前記駆動回路の駆動タイミングを規定する駆動信号の論理積を求めるＡＮＤ回路とを備えており、
前記デコーダ手段が、前記符号化されたブロックデータを部分的に復号した信号を出力し、
前記ＡＮＤ回路において、前記部分的に復号した信号を用いて駆動するブロックを決定するように構成されていることを特徴とする記録ヘッド。
【請求項２】
前記ＡＮＤ回路が、前記記録データ、前記デコーダ手段からの出力、及び前記駆動回路の駆動タイミングを規定する駆動信号のうちの２つの論理積を求める第１のＡＮＤゲートと、該第１のＡＮＤゲートの出力と選択されなかった残りの信号との論理積を求める第２のＡＮＤゲートとを有することを特徴とする請求項１に記載の記録ヘッド。
【請求項３】
前記ＡＮＤ回路が、前記記録データ、前記デコーダ手段からの出力、及び前記駆動回路の駆動タイミングを規定する駆動信号の全てが入力されるＡＮＤゲートを有することを特徴とする請求項１に記載の記録ヘッド。
【請求項４】
前記デコーダ手段が、前記符号化されたブロックデータのビット数がｎであるときに、（ｎ−１）ビットをデコードするデコーダと、残りの１ビットとその反転出力とを出力することを特徴とする請求項１から３のいずれか１項に記載の記録ヘッド。
【請求項５】
前記デコーダ手段が、前記符号化されたブロックデータのビット数が偶数ｎであるときに、ｎ／２ビットをデコードするデコーダを２つ含むことを特徴とする請求項１から３のいずれか１項に記載の記録ヘッド。
【請求項６】
前記記録素子の列、前記駆動回路、前記入力端子、前記シフトレジスタ、前記ラッチ、前記デコーダ手段及び前記ＡＮＤ回路の組を２組備えており、２つの組が前記素子基体上に線対称に配置されていることを特徴とする請求項１から５のいずれか１項に記載の記録ヘッド。
【請求項７】
インクを吐出して記録を行うインクジェット記録ヘッドであることを特徴とする請求項１から６のいずれか１項に記載の記録ヘッド。
【請求項８】
熱エネルギーを利用してインクを吐出する記録ヘッドであって、前記記録素子はインクに与える熱エネルギーを発生するための電気熱変換体を有していることを特徴とする請求項７に記載の記録ヘッド。
【請求項９】
予め定めた方向に配列された複数の記録素子と該記録素子を駆動するための駆動回路とが同一の素子基体上に設けられており、前記記録素子が複数のブロック毎に分割駆動されるように構成された記録ヘッド素子基板であって、
各記録素子に対応した記録データ及び駆動するブロックを示す符号化されたブロックデータがシリアルに入力される入力端子と、
前記入力端子からシリアルに入力されたデータを１ビットずつ順次シフトして格納するシフトレジスタと、
前記シフトレジスタに格納されたデータを一時的に保持するラッチと、
前記ラッチに保持されたデータのうち、前記符号化されたブロックデータを復号するデコーダ手段と、
前記ラッチから出力された記録データ、前記デコーダ手段からの出力、及び前記駆動回路の駆動タイミングを規定する駆動信号の論理積を求めるＡＮＤ回路とを備えており、
前記デコーダ手段が、前記符号化されたブロックデータを部分的に復号した信号を出力し、
前記ＡＮＤ回路において、前記部分的に復号した信号を用いて駆動するブロックを決定するように構成されていることを特徴とする記録ヘッド素子基板。
【請求項１０】
請求項１から８のいずれか１項に記載の記録ヘッドを用いて記録を行なう記録装置。
【請求項１１】
前記入力端子へ信号を入力している期間と、前記駆動回路を駆動する期間との少なくとも一部が重複するように、前記記録ヘッドへの入力信号を制御することを特徴とする請求項１０に記載の記録装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は記録ヘッド及び該記録ヘッドを用いた記録装置に関し、特に、所定方向に配列された複数の記録素子と該記録素子を駆動するための駆動回路とが同一の素子基体上に設けられており、前記記録素子が複数のブロック毎に分割駆動されるように構成された記録ヘッド及び該記録ヘッドを用いた記録装置に関する。
【０００２】
【従来の技術】
例えばワードプロセッサ、パーソナルコンピュータ、ファクシミリ等に於ける情報出力装置として、所望される文字や画像等の情報を用紙やフィルム等シート状の記録媒体に記録を行うプリンタ等の記録装置が広く使用されている。
【０００３】
プリンタの記録方式としては様々な方式が知られているが、用紙等の記録媒体に非接触記録が可能である、カラー化が容易である、静粛性に富む、等の理由でインクジェット方式が近年特に注目されており、又その構成としては所望される記録情報に応じてインクを吐出する記録ヘッドを装着すると共に用紙等の記録媒体の送り方向と交差する方向に往復走査しながら記録を行なうシリアル記録方式が安価で小型化が容易などの点から一般的に広く用いられている。
【０００４】
インクジェット方式におけるインクの吐出方法としては、熱エネルギーを利用してインクを吐出する方法が知られており、この場合記録ヘッドは、インク液滴を吐出する吐出口に連通する部位に発熱素子等の電気熱変換体を設け、この発熱素子に数μ秒程度の間通電することにより、インク中に気泡を発生させ、その圧力によりインク液滴を吐出して記録を行う。
【０００５】
このような記録ヘッドは、多数の吐出口及び発熱素子を高密度に配置することが容易であり、これにより、高精細な画像記録を行うことができる。
【０００６】
さて、このような記録ヘッドの全ての発熱素子を同時に駆動すると瞬時に流れる電流が大きくなってしまい、大きな電源容量が必要となるので、通常は、数１０から数１００の発熱素子を複数のブロックに分け、ブロック毎に駆動のタイミングを僅かに異ならせる時分割駆動を行うことにより、瞬時に流れる電流の値を低く押えるようにしている。
【０００７】
また、多数の発熱素子を駆動するにあたり、記録ヘッドの素子基板上に発熱素子の駆動回路を内蔵し、記録ヘッドと記録装置本体との間の配線数が多くならないようにしている。この発熱素子や駆動回路を内蔵した記録ヘッド素子基板の材料（素子基体）としては、Ｓｉ（シリコン）ウエハが広く用いられている。
【０００８】
この素子基板上に作り込まれる回路の構成としては、様々なものがあるが、その代表的な構成を以下に挙げる。
【０００９】
記録装置本体からは、１本の信号線で記録データと符号化（エンコード）されたブロックデータとがシリアルで入力される。記録ヘッド側には、この信号を１ビットずつ順次格納するシフトレジスタと、シフトレジスタに格納されたデータを一時的に保持するラッチと、ラッチに保持されたデータからブロックデータをデコードするデコーダと、ラッチされた記録データ、デコードされたブロックデータ及び駆動タイミングを規定する信号の論理積を求めるＡＮＤゲートと、ＡＮＤゲートの出力に従って各発熱素子を駆動する駆動用トランジスタとが設けられる。
【００１０】
ここで、全発熱素子数をブロック数で除算した値が、同時に駆動できる発熱素子数であり、記録データのビット数である。駆動用トランジスタとしては、バイポーラトランジスタ、ＦＥＴの何れでも良い。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記のような回路を有する従来例の記録ヘッドでは、以下のような問題がある。
【００１２】
ＡＮＤゲートと駆動用トランジスタとは、各発熱素子に対応して同じ数だけ設けられる。従って、デコーダされたブロックデータを各ＡＮＤゲートに入力するため、デコーダからＡＮＤゲートまでは、ブロックの数だけ信号線が必要となる。この信号線の配線エリアは発熱素子の数が多くなると、この配線エリアのためにチップサイズを小さくするのが困難となる。
【００１３】
その結果、記録ヘッド素子基板として用いる半導体チップの製造に際して、一枚の半導体ウエハより同時に製造することができる半導体チップの個数が、上記の無駄なエリアのために制限されてしまう。このため、記録ヘッド素子基板の製造コストを下げることが困難となり、この結果、この素子基板を使用した記録ヘッドの価格を低下することが難しいという問題が生じる。
【００１４】
本発明は以上のような状況に鑑みてなされたものであり、記録ヘッド素子基板の面積を小さくして記録ヘッドの価格を下げることのできる記録ヘッド及び該記録ヘッドを用いた記録装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために本発明の記録ヘッドは、所定方向に配列された複数の記録素子と該記録素子を駆動するための駆動回路とが同一の素子基体上に設けられており、前記記録素子が複数のブロック毎に分割駆動されるように構成された記録ヘッドであって、
各記録素子に対応した記録データ及び駆動するブロックを示す符号化されたブロックデータがシリアルに入力される入力端子と、
前記入力端子からシリアルに入力されたデータを１ビットずつ順次シフトして格納するシフトレジスタと、
前記シフトレジスタに格納されたデータを一時的に保持するラッチと、
前記ラッチに保持されたデータのうち、前記符号化されたブロックデータを復号するデコーダ手段と、
前記ラッチから出力された記録データ、前記デコーダ手段からの出力、及び前記駆動回路の駆動タイミングを規定する駆動信号の論理積を求めるＡＮＤ回路とを備えており、
前記デコーダ手段が、前記符号化されたブロックデータを部分的に復号した信号を出力し、
前記ＡＮＤ回路において、前記部分的に復号した信号を用いて駆動するブロックを決定するように構成されている。
【００１６】
また、上記目的は上記の記録ヘッドの記録素子基板及び上記記録ヘッドを用いて記録を行う記録装置によっても達成される。
【００１７】
すなわち、本発明では、所定方向に配列された複数の記録素子と該記録素子を駆動するための駆動回路とが同一の素子基体上に設けられており、記録素子が複数のブロック毎に分割駆動されるように構成され、各記録素子に対応した記録データ及び駆動するブロックを示す符号化されたブロックデータがシリアルに入力される入力端子と、入力端子からシリアルに入力されたデータを１ビットずつ順次シフトして格納するシフトレジスタと、シフトレジスタに格納されたデータを一時的に保持するラッチと、ラッチに保持されたデータのうち、符号化されたブロックデータを復号するデコーダ手段と、ラッチから出力された記録データ、デコーダ手段からの出力、及び駆動回路の駆動タイミングを規定する駆動信号の論理積を求めるＡＮＤ回路とを備えている記録ヘッドにおいて、デコーダ手段が、符号化されたブロックデータを部分的に復号した信号を出力し、ＡＮＤ回路において、部分的に復号した信号を用いて駆動するブロックを決定するように構成する。
【００１８】
このようにすると、デコーダ手段から出力される信号の本数が減り、信号線の配線に要するエリアの面積を小さくすることができる。
【００１９】
従って、１枚の半導体ウエハからの収量が増加し、記録ヘッドのコストを低減する事が出来る。
【００２０】
また、配置面積が減少することにより、回路の配線長が減少し、輻射ノイズを抑えることも出来る。
【００２１】
【発明の実施の形態】
以下添付図面を参照して本発明の好適な実施形態について詳細に説明する。
【００２２】
なお、以下に説明する実施形態では、インクジェット記録方式を用いた記録装置としてプリンタを例に挙げ説明する。
【００２３】
本明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、また人間が視覚で知覚し得るように顕在化したものであるか否かを問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。
【００２４】
また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。
【００２５】
更に、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきもので、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。
【００２６】
また、以下に用いる「素子基体（「素子基板」と言う場合もある）」という語は、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線などが設けられた基体を示すものである。
【００２７】
更に、以下の説明で用いる「素子基体上」という表現は、単に素子基体の上を指し示すだけでなく、素子基体の表面、表面近傍の素子基体内部側をも示すものである。また、本発明でいう「作り込み（ビルトイン(built-in)）」とは、別体の各素子を単に基体上に配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程などによって素子基体上に一体的に形成、製造することを示すものである。
【００２８】
＜装置本体の概略説明＞
図１は、本発明の代表的な実施の形態であるインクジェットプリンタ（以下、プリンタという）ＩＪＲＡの構成の概要を示す外観斜視図である。図１において、駆動モータ５０１３の正逆回転に連動して駆動力伝達ギア５００９〜５０１１を介して回転するリードスクリュー５００５の螺旋溝５００４に対して係合するキャリッジＨＣはピン（不図示）を有し、ガイドレール５００３に支持されて矢印ａ，ｂ方向を往復移動する。キャリッジＨＣには、記録ヘッドＩＪＨとインクタンクＩＴとを内蔵した一体型インクジェットカートリッジＩＪＣが搭載されている。５００２は紙押え板であり、キャリッジＨＣの移動方向に亙って記録用紙Ｐをプラテン５０００に対して押圧する。
【００２９】
５００７，５００８はフォトカプラで、キャリッジのレバー５００６のこの域での存在を確認して、モータ５０１３の回転方向切り換え等を行うためのホームポジション検知器である。５０１６は記録ヘッドＩＪＨの前面をキャップするキャップ部材５０２２を支持する部材で、５０１５はこのキャップ内を吸引する吸引器で、キャップ内開口５０２３を介して記録ヘッドの吸引回復を行う。５０１７はクリーニングブレードで、５０１９はこのブレードを前後方向に移動可能にする部材であり、本体支持板５０１８にこれらが支持されている。
【００３０】
ブレードは、この形態でなく周知のクリーニングブレードが本例に適用できることは言うまでもない。又、５０２１は、吸引回復の吸引を開始するためのレバーで、キャリッジと係合するカム５０２０の移動に伴って移動し、駆動モータからの駆動力がクラッチ切り換え等の公知の伝達機構で移動制御される。
【００３１】
これらのキャッピング、クリーニング、吸引回復は、キャリッジがホームポジション側の領域に来た時にリードスクリュー５００５の作用によってそれらの対応位置で所望の処理が行えるように構成されているが、周知のタイミングで所望の動作を行うようにすれば、本例にはいずれも適用できる。
【００３２】
なお、上述のように、インクタンクＩＴと記録ヘッドＩＪＨとは一体的に形成されて交換可能なインクカートリッジＩＪＣを構成しても良いが、これらインクタンクＩＴと記録ヘッドＩＪＨとを分離可能に構成して、インクがなくなったときにインクタンクＩＴだけを交換できるようにしても良い。
【００３３】
＜制御構成の説明＞
次に、上述した装置の記録制御を実行するための制御構成について説明する。
【００３４】
図２はプリンタＩＪＲＡの制御回路の構成を示すブロック図である。制御回路を示す同図において、１７００は記録信号を入力するインタフェース、１７０１はＭＰＵ、１７０２はＭＰＵ１７０１が実行する制御プログラムを格納するプログラムＲＯＭ、１７０３は各種データ（上記記録信号や記録ヘッドに供給される記録データ等）を保存しておくダイナミック型のＲＡＭである。１７０４は記録ヘッド１７０８に対する記録データの供給制御を行うゲートアレイであり、インタフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３間のデータ転送制御も行う。１７１０は記録ヘッドＩＪＨを搬送するためのキャリアモータ、１７０９は記録紙搬送のための搬送モータである。１７０５は記録ヘッドＩＪＨを駆動するヘッドドライバ、１７０６，１７０７はそれぞれ搬送モータ１７０９、キャリアモータ１７１０を駆動するためのモータドライバである。
【００３５】
上記制御構成の動作を説明すると、インタフェース１７００に記録信号が入るとゲートアレイ１７０４とＭＰＵ１７０１との間で記録信号がプリント用の記録データに変換される。そして、モータドライバ１７０６、１７０７が駆動されると共に、ヘッドドライバ１７０５に送られた記録データに従って記録ヘッドＩＪＨが駆動され、記録が行われる。
【００３６】
ここでは、ＭＰＵ１７０１が実行する制御プログラムをＲＯＭ１７０２に格納するものとしたが、ＥＥＰＲＯＭ等の消去／書き込みが可能な記憶媒体を更に追加して、インクジェットプリンタＩＪＲＡと接続されたホストコンピュータから制御プログラムを変更できるように構成することもできる。
【００３７】
＜記録ヘッドＩＪＨの第１の実施形態＞
以下、上記構成のプリンタＩＪＲＡで用いられる記録ヘッドＩＪＨの第１の実施形態について説明する。なお、以下に説明する実施形態の記録ヘッドＩＪＨは、記録素子として発熱素子を用い、１組６４個の発熱素子を２組、計１２８個の発熱素子を有しており、１組６４個の発熱素子は、１６個ずつ４つのブロック（分割数Ｎ＝１６）に分割され、各ブロックそれぞれ１つの発熱素子（すなわち、４個の発熱素子）が同時に駆動される（同時駆動素子数Ｍ＝４）構成となっている。
【００３８】
図３は、本実施形態の記録ヘッドＩＪＨの１組の発熱素子に対して、記録ヘッド素子基板上に作り込まれる回路の構成を示す回路図である。図３に示した回路では、発熱素子の駆動電圧供給用として電源電圧（ＶＨ）と接地電圧（ＧＮＤＨ）の２本と、信号線として記録データＤＡＴＡ、クロックＣＫ、イネーブル信号ＥＮＢ、ラッチ信号ＬＡＴＣＨの４本が、プリンタＩＪＲＡの本体から供給される。この回路では、シフトレジスタ及びラッチ回路によって、上記４つの信号線から画素信号画素信号Ｄ１L〜Ｄ４Lとブロック制御信号Ｂ１L〜Ｂ４Lとを生成して、各発熱素子の駆動を制御するように構成されている。
【００３９】
図３において、１０４はクロック信号ＣＫに従って記録データＤＡＴＡがシリアルに入力される４ビットシフトレジスタ、１０１はクロック信号ＣＫに従ってシフトレジスタ１０４からシフト出力される記録データＤＡＴＡがシリアルに入力される４ビットシフトレジスタ、１０２はラッチ信号ＬＡＴＣＨに従って４ビットシフトレジスタ１０１に格納された４ビット分のブロック制御データをラッチする４ビットラッチ回路、１０５はラッチ信号ＬＡＴＣＨに従って４ビットシフトレジスタ１０４に格納された４ビット分の画素データをラッチする４ビットラッチ回路である。
【００４０】
また、１０３は、イネーブル信号ＥＮＢと４ビットラッチ回路１０２出力Ｄ１〜Ｄ４との論理積を演算して画素信号Ｄ１L〜Ｄ４Lを出力するＡＮＤ回路であり、１０６は４ビットラッチ回路１０５から供給されるブロック制御信号Ｂ１L〜Ｂ３Lを入力してデコードしブロック選択信号Ｎ１〜Ｎ８を発生する４−８デコーダである。１０７は、４ビットラッチ回路１０５から供給されるブロック制御信号Ｂ４Lを反転してブロック制御信号Ｂ４LNを出力するインバータである。
【００４１】
Ｈ１〜Ｈ６４は発熱素子、Ｔ１〜Ｔ６４は発熱素子Ｈ１〜Ｈ６４への通電を制御するパワートランジスタ、Ａ１〜Ａ６４はパワートランジスタＴ１〜Ｔ６４に対応して設けられている３入力ＡＮＤゲートである。このＡＮＤゲートＡ１〜Ａ６４には、ＡＮＤ回路１０３から出力された画素信号Ｄ１L〜Ｄ４Lと、４−８デコーダ１０６から出力されたブロック選択信号Ｎ１〜Ｎ８のいずれかと、４ビットラッチ回路１０５から出力されるブロック制御信号Ｂ４L又はインバータ１０７から出力されるブロック制御信号Ｂ４LNが入力され、３つの信号の論理積を実行する。
【００４２】
各ブロックの１番目〜８番目の発熱素子に対応したＡＮＤゲートにはインバータ１０７から出力されるブロック制御信号Ｂ４LNが入力され、９番目〜１６番目の発熱素子に対応したＡＮＤゲートには４ビットラッチ回路１０５から出力されるブロック制御信号Ｂ４Lが入力される。
【００４３】
そして、ＡＮＤゲートＡ１〜Ａ６４からの出力が対応するパワートランジスタＴ１〜Ｔ６４に入力され、接続された発熱素子Ｈ１〜Ｈ６４の通電が制御される。すなわち、ＡＮＤ回路１０３から出力された画素信号Ｄ１L〜Ｄ４Lと、４−８デコーダ１０６からの出力であるブロック選択信号Ｎ１〜Ｎ８、及び４ビットラッチ回路１０５から出力されるブロック制御信号Ｂ４L又はインバータ１０７から出力されるブロック制御信号Ｂ４LNにより、発熱素子の駆動のタイミング及びパルス幅が決定される。なお、イネーブル信号ＥＮＢは負論理で動作するようになっている。即ち、イネーブル信号ＥＮＢが“Ｌｏｗ”のときに発熱素子は駆動される。
【００４４】
図４は、３−８デコーダ１０６の真理値表である。この表に示されたように、４ビットラッチ回路１０５から出力されるＢ１L〜Ｂ４Lの組み合わせにより、アクティブ（“Ｈｉｇｈ”）状態となるＮ１〜Ｎ８が決定される。
【００４５】
図５は、インバータ１０７の出力Ｂ４LN、４ビットラッチ回路１０５の出力Ｂ４L、３−８デコーダ１０６の出力Ｎ１〜Ｎ８、４ビットラッチ回路１０２の出力Ｄ１〜Ｄ４、及びＥＮＢ信号の組み合わせにより、ＡＮＤ回路Ａ１〜Ａ６４のうち、どれがアクティブ（“Ｈｉｇｈ”）状態となるのかを示す表である。
【００４６】
この表では、各ＡＮＤゲートの欄に示された信号が入力されると、そのＡＮＤゲートがアクティブ状態となることを示している。この表では「０」が“Ｌｏｗ”、「１」が“Ｈｉｇｈ”を表している。例えば、ＡＮＤゲートＡ１は、ＥＮＢ信号が“Ｌｏｗ”、Ｄ１とＢ４LNが“Ｈｉｇｈ”、Ｂ４Lが“Ｌｏｗ”、Ｎ１が“Ｈｉｇｈ”のときにアクティブ状態となる。また、Ｄ１〜Ｄ４の各々は、同時にアクティブ状態とすることが可能なので、同時にアクティブ状態となるＡＮＤ回路は、例えば、Ａ１、Ａ１７、Ａ３３、及びＡ４９のように、最大４個である。
【００４７】
このように本実施形態では、従来は１６本あったデコーダからの出力を、デコーダからの８つの出力とデコードしていないブロック制御信号とその反転信号との１０本に減らして、各ブロック内の１６の発熱素子の駆動を制御している。
【００４８】
図６は、記録ヘッド素子基板を半導体チップ上に作り込む場合のレイアウト構成を示す図である。この図に示す構成では、図３に示した回路をインク供給穴６００に対してほぼ線対称に２組有している。なお、記録ヘッド素子基板の材料（素子基体）としては、従来と同様にＳｉ（シリコン）ウエハ等が用いられる。
【００４９】
６２１／６２２は、プリンタＩＪＲＡ本体から記録ヘッドへ供給される信号線（記録データＤＡＴＡ、ラッチ信号ＬＡＴＣＨ、クロックＣＫ、イネーブル信号ＥＮＢ、電源電圧ＶＨ、接地電圧ＧＮＤＨ）を接続するための入力端子のエリアである。６１９／６２０は、８ビットのシフトレジスタのエリアであり、２つの４ビットシフトレジスタ１０１及び１０４により構成される。６１７／６１８は、８ビットのラッチ回路のエリアであり、２つの４ビットラッチ回路１０２及び１０５により構成される。６２３／６２４はインバータ１０７のエリアである。
【００５０】
６１３／６１４はＡＮＤ回路１０３、６１５／６１６はデコーダ１０６、６２３／６２４は、インバータ回路１０７、６０７／６０８は、Ａ１〜６４のＡＮＤゲート、６０９／６１０はＴ１〜６４のパワートランジスタ、６１１／６１２はＨ１〜６４の発熱素子の各エリアである。６０５／６０６は、Ｄ１L〜Ｄ４L、Ｎ１〜Ｎ８、Ｂ４L、Ｂ４LNの１４本で構成される信号線の配線エリアである。
【００５１】
６０１／６０２は、パワートランジスタ６０９及び６１０の駆動能力をアップさせるため、パワートランジスタのゲート電圧を、ロジック回路の駆動電圧よりも上昇させる昇圧回路のエリアである。６００は、インクを裏面から発熱素子Ｈ１〜６４に供給するための供給穴のエリアである。６０３／６０４は、１つの発熱素子と発熱素子に対応して設けられるパワートランジスタ及びＡＮＤゲートを含んだ駆動回路用エリアである。
【００５２】
本実施形態の記録ヘッド素子基板のレイアウトを従来の一般的な記録ヘッド素子基板のレイアウトと比較すると、上記のようにデコーダから出力される信号線の本数を減らしたために、配線用エリア６０５及び６０６と、デコーダ用エリア６１５及び６１６のサイズが小さくなっている。一方、新たにインバータ用エリア６２３及び６２４が設けられ、ＡＮＤゲートのエリア６０７及び６０８のサイズが若干大きくなっているが、配線用エリアの影響が大きいため、全体のサイズは従来よりかなり小さくなっている。
【００５３】
図７は、図３に示す構成の記録ヘッドＩＪＨを駆動する際の各信号の状態を示すタイミングチャートである。クロック信号ＣＫの立ち上がり及び立ち下がりに同期して記録データＤＡＴＡが入力される。そして、ラッチ信号ＬＡＴＣＨが“Ｌｏｗ”となっているタイミングでシフトレジスタ１０１及び１０４の内容がラッチ１０２及び１０５にそれぞれ保持され、イネーブル信号ＥＮＢが“Ｌｏｗ”の期間に発熱素子が駆動されて駆動電流ＩＨが流れてインク滴が吐出される。
【００５４】
７０１〜７０４は、記録データＤＡＴＡのデータ列であり、各データに対応して発熱素子が駆動されてＩＨが流れるのは、図中矢印で示したように、ＬＡＴＣＨによりデータの内容が確定された後にＥＮＢが“Ｌｏｗ”となっている期間である。
【００５５】
このタイミンチャートからもわかるように、本実施形態では、データ転送タイミング７０１〜７０４と、１つ前に転送されたデータの駆動タイミングとが重複しても動作するように構成されている。このように転送タイミングと駆動タイミングとを時間的に重複させると、プリンタＩＪＲＡの記録速度を向上させる事が出来る。
【００５６】
［変形例］
上記実施形態は、記録データＤＡＴＡを、クロック信号ＣＫの立ち上がりと立ち下がりの両エッジで、４ビットシフトレジスタ１０１及び１０４に取り込むように構成されているが、立ち上がりエッジ、または、立ち下がりエッジのみに同期して記録データを取り込んでも良い。また、シフトレジスタの構成を、クロック信号のエッジに同期して動作するフリップフロップ回路による構成から、スルーラッチで構成されるラッチ回路による構成としても良い。
【００５７】
同様に、４ビットラッチ回路１０２及び１０５も、ラッチ回路による構成からフリップフロップによる構成にしても良いし、ラッチ回路のラッチ論理は、ハイスルーでも良いし、フリップフロップなら、取り込み条件を立ち上がりエッジでも、立ち下がりエッジにしても良い。
【００５８】
本実施形態は、３−８デコーダ１０６の出力Ｎ１〜Ｎ８と、ブロック制御信号Ｂ４Lまたはインバータ回路１０７の出力Ｂ４LNとをＡＮＤゲートＡ１〜Ａ６４の入力に用いる構成となっているが、３−８デコーダ１０６に入力されるブロック制御信号は、Ｂ１L〜Ｂ４Lのいずれの信号を選択しても良い。ただし、前述の如く、選択されなかった信号はインバータ回路１０７に入力されて、その反転信号と共に各ＡＮＤゲートに接続される。
【００５９】
なお、以上の構成のＡＮＤ回路１０３の代わりに、２−８デコーダ１０６の出力であるＮ１〜Ｎ８と４ビットラッチ回路出力Ｂ４Lとインバーター回路１０７の出力Ｂ４LNとイネーブル信号ＥＮＢとの論理積を求め、この論理積出力と４ビットラッチ回路１０２の出力Ｄ１〜Ｄ４との論理積をＡＮＤゲートＡ１〜Ａ６４にて求めるようにしても良い。また、ＡＮＤゲートＡ１〜Ａ６４の入力端子を４つにして、３−８デコーダ１０６の出力Ｎ１〜Ｎ８と、ブロック制御信号Ｂ４Lまたはインバータ回路１０７の出力Ｂ４LNと、イネーブル信号ＥＮＢと、４ビットラッチ回路１０２の出力との論理積を求めるようにしても良い。
【００６０】
更に、記録データＤＡＴＡへの記録信号とブロック制御信号の割付は、特に限定されるものではなく、いかなるように構成しても良い。
【００６１】
＜記録ヘッドＩＪＨの第２の実施形態＞
以下、本発明に係る記録ヘッドＩＪＨの第２の実施形態について説明する。以下の説明においては、上記第１の実施形態と同様な部分については説明を省略し、本実施形態の特徴的な部分を中心に説明する。
【００６２】
本実施形態の記録ヘッドＩＪＨも第１の実施形態と同様に、記録素子として発熱素子を用い、１組６４個の発熱素子を２組、計１２８個の発熱素子を有しており、１組６４個の発熱素子は、１６個ずつ４つのブロックに分割され、各ブロックそれぞれ１つの発熱素子が同時に駆動される構成となっている。
【００６３】
図８は、本実施形態の記録ヘッドＩＪＨの１組の発熱素子に対して、記録ヘッド素子基板上に作り込まれる回路の構成を図３と同様に示す回路図である。図８に示した回路では、発熱素子の駆動電圧供給用として電源電圧（ＶＨ）と接地電圧（ＧＮＤＨ）の２本と、信号線として記録データＤＡＴＡ、クロックＣＫ、イネーブル信号ＥＮＢ、ラッチ信号ＬＡＴＣＨの４本が、プリンタＩＪＲＡの本体から供給される。この回路では、シフトレジスタ及びラッチ回路によって、上記４つの信号線から画素信号画素信号Ｄ１L〜Ｄ４Lとブロック制御信号Ｂ１L〜Ｂ４Lとを生成して、各発熱素子の駆動を制御するように構成されている。
【００６４】
図８において、８０４はクロック信号ＣＫに従って記録データＤＡＴＡがシリアルに入力される４ビットシフトレジスタ、８０１はクロック信号ＣＫに従ってシフトレジスタ８０４からシフト出力される記録データＤＡＴＡがシリアルに入力される４ビットシフトレジスタ、８０２はラッチ信号ＬＡＴＣＨに従って４ビットシフトレジスタ８０１に格納された４ビット分のブロック制御データをラッチする４ビットラッチ回路、８０５はラッチ信号ＬＡＴＣＨに従って４ビットシフトレジスタ８０４に格納された４ビット分の画素データをラッチする４ビットラッチ回路である。
【００６５】
また、８０３は、イネーブル信号ＥＮＢと４ビットラッチ回路８０２の出力Ｄ１〜Ｄ４との論理積を演算して画素信号Ｄ１L〜Ｄ４Lを出力するＡＮＤ回路であり、８０６は４ビットラッチ回路８０５から供給されるブロック制御信号Ｂ１L〜Ｂ２Lを入力してデコードしブロック選択信号Ｎ１〜Ｎ４を発生する２−４デコーダであり、８０７は４ビットラッチ回路８０５から供給されるブロック制御信号Ｂ３L〜Ｂ４Lを入力してデコードしブロック選択信号Ｎ５〜Ｎ８を発生する２−４デコーダである。
【００６６】
Ｈ１〜Ｈ６４は発熱素子、Ｔ１〜Ｔ６４は発熱素子Ｈ１〜Ｈ６４への通電を制御するパワートランジスタ、Ａ１〜Ａ６４はパワートランジスタＴ１〜Ｔ６４に対応して設けられている３入力ＡＮＤゲートである。このＡＮＤゲートＡ１〜Ａ６４には、ＡＮＤ回路８０３から出力された画素信号Ｄ１L〜Ｄ４Lと、２−４デコーダ８０６から出力されたブロック選択信号Ｎ１〜Ｎ４のいずれかと、２−４デコーダ８０７から出力されたブロック選択信号Ｎ５〜Ｎ８のいずれかとが入力され、３つの信号の論理積を実行する。各ＡＮＤゲートに入力されるブロック選択信号については後述する。
【００６７】
そして、ＡＮＤゲートＡ１〜Ａ６４からの出力が対応するパワートランジスタＴ１〜Ｔ６４に入力され、接続された発熱素子Ｈ１〜Ｈ６４の通電が制御される。すなわち、ＡＮＤ回路８０３から出力された画素信号Ｄ１L〜Ｄ４Lと、２−４デコーダ８０６からの出力であるブロック選択信号Ｎ１〜Ｎ４、及び２−４デコーダ８０７からの出力であるブロック選択信号Ｎ５〜Ｎ８により、発熱素子の駆動のタイミング及びパルス幅が決定される。なお、イネーブル信号ＥＮＢは負論理で動作するようになっている。即ち、イネーブル信号ＥＮＢが“Ｌｏｗ”のときに発熱素子は駆動される。
【００６８】
このように、本実施形態の記録ヘッドの回路は、４ビットラッチ回路８０５から供給されるブロック制御信号Ｂ１L〜Ｂ４Lを、２つの２−４デコーダ８０６及び８０７で、Ｎ１〜Ｎ４及びＮ５〜Ｎ８にそれぞれデコードし、ブロック制御信号としてＮ１〜Ｎ８の８つの信号を用いる。
【００６９】
図９は、２−４デコーダ８０６及び８０７の真理値表である。この表に示されたように、４ビットラッチ回路８０５から出力されるＢ１L〜Ｂ４Lの組み合わせにより、アクティブ（“Ｈｉｇｈ”）状態となるＮ１〜Ｎ８が決定される。
【００７０】
図１０は、２−４デコーダ８０６の出力Ｎ１〜Ｎ４、２−４デコーダ８０７の出力Ｎ５〜Ｎ８、４ビットラッチ回路８０２の出力、及びＥＮＢ信号の組み合わせにより、ＡＮＤ回路Ａ１〜Ａ６４のうち、どれがアクティブ（“Ｈｉｇｈ”）状態となるのかを示す表である。
【００７１】
この表では、各ＡＮＤゲートの欄に示された信号が入力されると、そのＡＮＤゲートがアクティブ状態となることを示し、「０」が“Ｌｏｗ”を表している。例えば、ＡＮＤゲートＡ１は、ＥＮＢ信号が“Ｌｏｗ”、Ｄ１、Ｎ５及びＮ１が“Ｈｉｇｈ”のときにアクティブ状態となる。また、Ｄ１〜Ｄ４の各々は、同時にアクティブ状態とすることが可能なので、同時にアクティブ状態となるＡＮＤ回路は、例えば、Ａ１、Ａ１７、Ａ３３、及びＡ４９のように、最大４個である。
【００７２】
このように本実施形態では、従来は１６本あったデコーダからの出力を、２つの２−４デコーダからの８つの出力に減らして、各ブロック内の１６の発熱素子の駆動を制御している。
【００７３】
図１１は、記録ヘッド素子基板を半導体チップ上に作り込む場合のレイアウト構成を示す図である。この図に示す構成では、図８に示した回路をインク供給穴１１００に対してほぼ線対称に２組有している。なお、記録ヘッド素子基板の材料（素子基体）としては、従来と同様にＳｉ（シリコン）ウエハ等が用いられる。
【００７４】
１１２１／１１２２は、プリンタＩＪＲＡから駆動回路への信号線（記録データＤＡＴＡ、ラッチ信号ＬＡＴＣＨ、クロックＣＫ、イネーブル信号ＥＮＢ、電源電圧ＶＨ、接地電圧ＧＮＤＨ）を接続するための入力端子のエリアである。１１１９／１１２０は、８ビットのシフトレジスタのエリアであり、２つの４ビットシフトレジスタ８０１及び８０４により構成される。１１１７／１１１８は、８ビットのラッチ回路のエリアであり、２つの４ビットラッチ回路８０２及び８０５により構成される。
【００７５】
１１１３／１１１４はＡＮＤ回路８０３、１１１５／１１１６はデコーダ８０６、１１２３／１１２４は、デコーダ８０７、１１０７／１１０８は、Ａ１〜６４のＡＮＤゲート、１１０９／１１１０はＴ１〜６４のパワートランジスタ、１１１１／１１１２はＨ１〜６４の発熱素子の各エリアである。１１０５／１１０６は、Ｄ１L〜Ｄ４LとＮ１〜Ｎ８の１２本で構成される信号線の配線エリアである。
【００７６】
１１０１／１１０２は、パワートランジスタ１１１１／１１１２の駆動能力をアップさせるため、パワートランジスタのゲート電圧を、ロジック回路の駆動電圧よりも上昇させる昇圧回路のエリアである。１１００は、インクを裏面から発熱素子Ｈ１〜６４に供給するための供給穴のエリアである。１１０３／１１０４は、１つの発熱素子と発熱素子に対応して設けられるパワートランジスタ及びＡＮＤゲートを含んだ駆動回路用エリアである。
【００７７】
本実施形態の記録ヘッド素子基板のレイアウトを従来の一般的な記録ヘッド素子基板のレイアウトと比較すると、上記のようにデコーダから出力される信号線の本数を減らしたために、配線用エリア１１０５及び１１０６のサイズが小さくなっている。一方、ＡＮＤゲートのエリア１１０７及び１１０８のサイズが若干大きくなっているが、配線用エリアの影響が大きいため、全体のサイズは従来よりかなり小さくなっている。
【００７８】
図８に示す構成の記録ヘッドＩＪＨを駆動する際の各信号の状態については、上記第１の実施形態に関して説明した図７のタイミングチャートと同様であるので、説明を省略する。
【００７９】
［変形例］
上記実施形態では、記録データＤＡＴＡを、クロック信号ＣＫの立ち上がりと立ち下がりの両エッジで、２つの４ビットシフトレジスタ８０１及び８０４に取り込んでいるが、立ち上がりエッジ、または、立ち下がりエッジのみに同期して取り込んでも良いし、シフトレジスタの構成を、クロック信号のエッジに同期して動作するフリップフロップ回路による構成から、スルーラッチで構成されるラッチ回路により構成しても良い。
【００８０】
同様に、２つの４ビットラッチ回路８０２及び８０５も、ラッチ回路による構成からフリップフロップによる構成にしても良いし、ラッチ回路のラッチ論理は、ハイスルーでも良いし、フリップフロップなら、取り込み条件を立ち上がりエッジでも、立ち下がりエッジにしても良い。
【００８１】
本実施形態は、２−４デコーダ８０６の出力Ｎ１〜Ｎ４と、２−４デコーダ８０７の出力Ｎ５〜Ｎ８とをＡＮＤゲートＡ１〜Ａ６４の入力に用いる構成になっているが、一方の２−４デコーダに入力される信号は、４ビットラッチ回路１０５出力のＢ１L〜Ｂ４Lのどの信号であっても良い。だだし、前述の如く、選択されなかった信号は他方の２−４デコーダに入力される。
【００８２】
なお、以上の構成のＡＮＤ回路８０３の代わりに、２−４デコーダ８０６／８０７の出力であるＮ１〜Ｎ４及びＮ５〜Ｎ８とイネーブル信号ＥＮＢとの論理積を求め、この論理積出力と４ビットラッチ回路８０２の出力Ｄ１〜Ｄ４との論理積をＡＮＤゲートＡ１〜Ａ６４にて求めるようにしても良い。また、ＡＮＤゲートＡ１〜Ａ６４の入力端子を４つにして、２−４デコーダ８０６の出力であるＮ１〜Ｎ４と、イネーブル信号ＥＮＢと、２−４デコーダ８０７の出力であるＮ５〜Ｎ８と、４ビットラッチ回路８０２の出力Ｄ１〜Ｄ４の論理積を求めるようにしても良い。
【００８３】
更に、記録データＤＡＴＡへの記録信号とブロック制御信号の割付は、特に限定されるものではなく、いかなるように構成しても良い。
【００８４】
［他の実施形態］
以上の実施形態は、インクジェットプリンタを例に挙げて説明したが、本発明は、インクジェット方式以外の記録方式に従って記録を行う記録ヘッド及びその記録ヘッドを用いて記録を行うプリンタにも広く適用できる。
【００８５】
本発明をインクジェットプリンタに適用する場合は、特にインクジェット記録方式の中でも、インク吐出を行わせるために利用されるエネルギーとして熱エネルギーを発生する手段（例えば電気熱変換体やレーザ光等）を備え、前記熱エネルギーによりインクの状態変化を生起させる方式を用いることにより記録の高密度化、高精細化が達成できる。
【００８６】
その代表的な構成や原理については、例えば、米国特許第４７２３１２９号明細書、同第４７４０７９６号明細書に開示されている基本的な原理を用いて行うものが好ましい。この方式はいわゆるオンデマンド型、コンティニュアス型のいずれにも適用可能であるが、特に、オンデマンド型の場合には、液体（インク）が保持されているシートや液路に対応して配置されている電気熱変換体に、記録情報に対応していて核沸騰を越える急速な温度上昇を与える少なくとも１つの駆動信号を印加することによって、電気熱変換体に熱エネルギーを発生せしめ、記録ヘッドの熱作用面に膜沸騰を生じさせて、結果的にこの駆動信号に１対１で対応した液体（インク）内の気泡を形成できるので有効である。
【００８７】
この気泡の成長、収縮により吐出用開口を介して液体（インク）を吐出させて、少なくとも１つの滴を形成する。この駆動信号をパルス形状とすると、即時適切に気泡の成長収縮が行われるので、特に応答性に優れた液体（インク）の吐出が達成でき、より好ましい。
【００８８】
このパルス形状の駆動信号としては、米国特許第４４６３３５９号明細書、同第４３４５２６２号明細書に記載されているようなものが適している。なお、上記熱作用面の温度上昇率に関する発明の米国特許第４３１３１２４号明細書に記載されている条件を採用すると、更に優れた記録を行うことができる。
【００８９】
記録ヘッドの構成としては、上述の各明細書に開示されているような吐出口、液路、電気熱変換体の組み合わせ構成（直線状液流路または直角液流路）の他に熱作用面が屈曲する領域に配置されている構成を開示する米国特許第４５５８３３３号明細書、米国特許第４４５９６００号明細書に記載された構成も本発明に含まれるものである。加えて、複数の電気熱変換体に対して、共通するスロットを電気熱変換体の吐出部とする構成を開示する特開昭５９−１２３６７０号公報や熱エネルギーの圧力波を吸収する開口を吐出部に対応させる構成を開示する特開昭５９−１３８４６１号公報に基づいた構成としても良い。
【００９０】
更に、記録装置が記録できる最大記録媒体の幅に対応した長さを有するフルラインタイプの記録ヘッドとしては、上述した明細書に開示されているような複数記録ヘッドの組み合わせによってその長さを満たす構成や、一体的に形成された１個の記録ヘッドとしての構成のいずれでもよい。
【００９１】
加えて、上記の実施形態で説明した記録ヘッド自体に一体的にインクタンクが設けられたカートリッジタイプの記録ヘッドのみならず、装置本体に装着されることで、装置本体との電気的な接続や装置本体からのインクの供給が可能になる交換自在のチップタイプの記録ヘッドを用いてもよい。
【００９２】
また、以上説明した記録装置の構成に、記録ヘッドに対する回復手段、予備的な手段等を付加することは記録動作を一層安定にできるので好ましいものである。これらを具体的に挙げれば、記録ヘッドに対してのキャッピング手段、クリーニング手段、加圧あるいは吸引手段、電気熱変換体あるいはこれとは別の加熱素子あるいはこれらの組み合わせによる予備加熱手段などがある。また、記録とは別の吐出を行う予備吐出モードを備えることも安定した記録を行うために有効である。
【００９３】
更に、記録装置の記録モードとしては黒色等の主流色のみの記録モードだけではなく、記録ヘッドを一体的に構成するか複数個の組み合わせによってでも良いが、異なる色の複色カラー、または混色によるフルカラーの少なくとも１つを備えた装置とすることもできる。
【００９４】
以上説明した実施の形態においては、インクが液体であることを前提として説明しているが、室温やそれ以下で固化するインクであっても、室温で軟化もしくは液化するものを用いても良く、あるいはインクジェット方式ではインク自体を３０°Ｃ以上７０°Ｃ以下の範囲内で温度調整を行ってインクの粘性を安定吐出範囲にあるように温度制御するものが一般的であるから、使用記録信号付与時にインクが液状をなすものであればよい。
【００９５】
加えて、積極的に熱エネルギーによる昇温をインクの固形状態から液体状態への状態変化のエネルギーとして使用せしめることで積極的に防止するため、またはインクの蒸発を防止するため、放置状態で固化し加熱によって液化するインクを用いても良い。いずれにしても熱エネルギーの記録信号に応じた付与によってインクが液化し、液状インクが吐出されるものや、記録媒体に到達する時点では既に固化し始めるもの等のような、熱エネルギーの付与によって初めて液化する性質のインクを使用する場合も本発明は適用可能である。
【００９６】
このような場合インクは、特開昭５４−５６８４７号公報あるいは特開昭６０−７１２６０号公報に記載されるような、多孔質シート凹部または貫通孔に液状または固形物として保持された状態で、電気熱変換体に対して対向するような形態としてもよい。本発明においては、上述した各インクに対して最も有効なものは、上述した膜沸騰方式を実行するものである。
【００９７】
なお、本発明は、複数の機器（例えばホストコンピュータ，インターフェース機器，リーダ，プリンタなど）から構成されるシステムに適用しても、一つの機器からなる装置（例えば、複写機，ファクシミリ装置など）に適用してもよい。
【発明の効果】
以上説明したように本発明によれば、デコーダ手段から出力される信号の本数が減り、信号線の配線に要するエリアの面積を小さくすることができる。
【００９８】
従って、１枚の半導体ウエハからの収量が増加し、記録ヘッドのコストを低減する事が出来る。
【００９９】
また、配置面積が減少することにより、回路の配線長が減少し、輻射ノイズを抑えることも出来る。
【図面の簡単な説明】
【図１】本発明の代表的な実施の形態であるインクジェットプリンタＩＪＲＡの構成の概要を示す外観斜視図である。
【図２】図１のインクジェットプリンタの制御回路の構成を示すブロック図である。
【図３】記録ヘッドＩＪＨの第１の実施形態に従う記録ヘッド素子基板の回路構成を示す回路図である。
【図４】図３に示すデコーダ１０６の真理値表である。
【図５】図３に示すＡＮＤ回路Ａ１〜Ａ６４がアクティブ状態となる入力を示す表である。
【図６】図３の回路の記録ヘッド素子基板上の配置を示すレイアウト図である。
【図７】図３に示す構成の記録ヘッドＩＪＨの駆動タイミングを示すタイミングチャートである。
【図８】記録ヘッドＩＪＨの第２の実施形態に従う記録ヘッド素子基板の回路構成を示す回路図である。
【図９】図８に示すデコーダ８０６及び８０７の真理値表である。
【図１０】図８に示すＡＮＤ回路Ａ１〜Ａ６４がアクティブ状態となる入力を示す表である。
【図１１】図８の回路の記録ヘッド素子基板上の配置を示すレイアウト図である。
【符号の説明】
１０１、１０４、８１０、８０４  シフトレジスタ
１０２、１０５、８０２、８０５  ラッチ
１０３、８０３  ＡＮＤ回路
１０６、８０６、８０７  デコーダ
１０７  インバータ
Ａ１〜Ａ６４  ＡＮＤゲート
Ｔ１〜Ｔ６４  パワートランジスタ
Ｈ１〜Ｈ６４  発熱素子
６００、１１００  インク供給穴
６０３、６０４、１１０３、１１０４  駆動回路用エリア
６０５、６０６、１１０５、１１０６  信号線の配線エリア
６０７、６０８、１１０７、１１０８  ＡＮＤゲート用エリア
６０９、６１０、１１０９、１１１０  パワートランジスタ用エリア
６１１、６１２、１１１１、１１１２  発熱素子用エリア
６１３、６１４、１１１３、１１１４  ＡＮＤ回路用エリア
６１５、６１６、１１１５、１１１６、１１２３、１１２４  デコーダ用エリア
６１７、６１８、１１１７、１１１８  ラッチ回路用エリア
６１９、６２０、１１１９、１１２０  シフトレジスタ用エリア
６２１、６２２、１１２１、１１２２  入力端子用エリア
１７００  インタフェース
１７０１  ＭＰＵ
１７０２  ＲＯＭ
１７０３  ＲＡＭ
１７０４  ゲートアレイ（Ｇ．Ａ．）
１７０５  ヘッドドライバ
ＩＪＨ  記録ヘッド
【図１】
0004208432.tif 000002
【図２】
0004208432.tif 000003
【図３】
0004208432.tif 000004
【図４】
0004208432.tif 000005
【図５】
0004208432.tif 000006
【図６】
0004208432.tif 000007
【図７】
0004208432.tif 000008
【図８】
0004208432.tif 000009
【図９】
0004208432.tif 000010
【図１０】
0004208432.tif 000011
【図１１】
0004208432.tif 000012