(57)【特許請求の範囲】
【請求項１】
入力信号をデジタル映像信号に変換するＡ／Ｄ変換器と、前記入力信号から水平同期信号および垂直同期信号を分離する同期分離回路と、前記同期分離回路からの出力である水平同期信号と同期して第一のクロックを発生させる第一のＰＬＬ回路と、前記第一のＰＬＬ回路の出力である第一のクロックの発振周波数を司る第一の分周カウンタと、前記水平同期信号と同期して第二のクロックを発生させる第二のＰＬＬ回路と、前記第二のＰＬＬ回路の出力である第二のクロックの発振周波数を司る第二の分周カウンタと、前記入力信号の水平方向のドット数変換を行う際の補間演算に用いる補間係数と補間タイミングを発生する水平処理タイミング発生回路と、前記水平処理タイミング発生回路からの出力である補間係数と補間タイミングから補間演算を行う水平処理回路と、前記水平処理回路の出力である補間演算後のデータを第一のクロックで書き込み、第二のクロックで読み出すメモリと、走査線変換後水平同期信号から垂直方向の補間演算に用いる補間係数と補間タイミングを発生する垂直処理タイミング発生回路と、前記垂直処理タイミング発生回路からの出力である補間係数と補間タイミングから垂直方向の補間演算を行う垂直処理回路とを備えた走査線変換装置であって、前記第二のＰＬＬ回路の出力である第二のクロックで動作し、前記同期分離回路の出力である垂直同期信号で初期値のみセットし直す分周カウンタにより、走査線変換後の水平同期信号を１フレーム中最後の１Ｈだけ長く発生させる水平カウンタ２を備えたことを特徴とする走査線変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶ディスプレイを中心とする電子機器における走査線変換装置に関するものである。
【０００２】
【従来の技術】
従来、走査線変換装置は特開平９−２４７５７４号公報に記載させたものが知られている。図４に従来の走査線変換装置の構造を示す。
【０００３】
入力信号から水平同期信号および垂直同期信号を分離する同期分離回路と、前記同期分離回路の出力である水平同期信号と同期して第一のクロックを発生させる第一のＰＬＬ回路と、前記水平同期信号と同期して第二のクロックを発生させる第二のＰＬＬ回路と、入力信号の走査線を変換するための走査線変換回路と、前記走査線変換回路での水平および垂直での補間を行うための補間タイミングや補間係数を発生させるとともに、走査線変換後の複数の水平周波数を持つ水平同期信号を発生させるタイミング発生回路と、前記走査線変換回路の出力のフレーム周波数を変換するためのメモリを備え、変換前のフレームと変換後のフレームを整数比となるようにクロック、同期信号を選択する様に構成されている。
【０００４】
【発明が解決しようとする課題】
このように、走査線変換を行う場合に、走査線変換後の複数の水平周波数を持つ水平同期信号を発生させていたため、その個数分だけカウンタが必要となり回路規模が大きくなるという問題点があった。
【０００５】
また、走査線変換後の水平同期信号の周波数が複数ある場合に、液晶パネルによっては、複数個ある水平同期信号のうち一つでも、液晶パネルの水平同期信号のスペックより短くなると表示できなくなるという問題点があった。
【０００６】
【課題を解決するための手段】
この課題を解決するために本発明は、入力信号をデジタル映像信号に変換するＡ／Ｄ変換器と、前記入力信号から水平同期信号および垂直同期信号を分離する同期分離回路と、前記同期分離回路からの出力である水平同期信号と同期して第一のクロックを発生させる第一のＰＬＬ回路と、前記第一のＰＬＬ回路の出力である第一のクロックの発振周波数を司る第一の分周カウンタと、前記水平同期信号と同期して第二のクロックを発生させる第二のＰＬＬ回路と、前記第二のＰＬＬ回路の出力である第二のクロックの発振周波数を司る第二の分周カウンタと、前記入力信号の水平方向のドット数変換を行う際の補間演算に用いる補間係数と補間タイミングを発生する水平処理タイミング発生回路と、前記水平処理タイミング発生回路からの出力である補間係数と補間タイミングから補間演算を行う水平処理回路と、前記水平処理回路の出力である補間演算後のデータを第一のクロックで書き込み、第二のクロックで読み出すメモリと、走査線変換後水平同期信号から垂直方向の補間演算に用いる補間係数と補間タイミングを発生する垂直処理タイミング発生回路と、前記垂直処理タイミング発生回路からの出力である補間係数と補間タイミングから垂直方向の補間演算を行う垂直処理とを備えた走査線変換装置であって、前記第二のＰＬＬ回路の出力である第二のクロックで動作し、前記同期分離回路の出力である垂直同期信号でリセットする分周カウンタにより、走査線変換後の水平同期信号を１フレーム中最後の１Ｈだけ短く発生させる水平カウンタ１を備えたことを特徴としたものである。
【０００７】
本発明は前記課題に鑑み、入力信号の走査線数を表示デバイスに応じて変換する走査線変換装置において、走査線変換後の水平同期信号発生回路の水平カウンタが一つだけで走査線変換を可能になるように構成したものであり、小回路規模の走査線変換装置を提供するものである。
【０００８】
また、走査線変換後の１フレーム中の全ての水平周期信号が必ず液晶パネルのスペック上の１Ｈ周期以上でなければならない液晶パネルにも問題無く表示可能な走査線変換装置を提供するものである。
【０００９】
【発明の実施の形態】
本発明は、入力信号の走査線数を表示デバイスに応じて変換する走査線変換装置であって、走査線変換後の水平タイミング発生回路を垂直同期信号で強制リセットし、１フレームの最終の１ラインのドット数を他のラインより短くすることにより、前記走査線変換後の水平同期信号発生回路の水平カウンタが一つだけで走査線変換を可能としたことを特徴とする走査線変換装置としたものであり、少ない回路規模で走査線変換が可能という作用を有する。
【００１０】
また本発明は、入力信号をデジタル映像信号に変換するＡ／Ｄ変換器と、前記入力信号から水平同期信号および垂直同期信号を分離する同期分離回路と、前記同期分離回路からの出力である水平同期信号と同期して第一のクロックを発生させる第一のＰＬＬ回路と、前記第一のＰＬＬ回路の出力である第一のクロックの発振周波数を司る第一の分周カウンタと、前記水平同期信号と同期して第二のクロックを発生させる第二のＰＬＬ回路と、前記第二のＰＬＬ回路の出力である第二のクロックの発振周波数を司る第二の分周カウンタと、前記入力信号の水平方向のドット数変換を行う際の補間演算に用いる補間係数と補間タイミングを発生する水平処理タイミング発生回路と、前記水平処理タイミング発生回路からの出力である補間係数と補間タイミングから補間演算を行う水平処理回路と、前記水平処理回路の出力である補間演算後のデータを第一のクロックで書き込み、第二のクロックで読み出すメモリと、走査線変換後水平同期信号から垂直方向の補間演算に用いる補間係数と補間タイミングを発生する垂直処理タイミング発生回路と、前記垂直処理タイミング発生回路からの出力である補間係数と補間タイミングから垂直方向の補間演算を行う垂直処理とを備えた走査線変換装置であって、前記第二のＰＬＬ回路の出力である第二のクロックで動作し、前記同期分離回路の出力である垂直同期信号でリセットする分周カウンタにより、走査線変換後の水平同期信号を１フレーム中最後の１Ｈだけ短く発生させる水平カウンタ１を備えたことを特徴とする走査線変換装置としたものであり、少ない回路規模で走査線変換が可能という作用を有する。
【００１１】
また本発明は、入力信号の走査線数を表示デバイスに応じて変換する走査線変換装置であって、１フレームの最終の１ラインのドット数を他のラインより長くすることによって、１フレーム中の全ての水平周期が必ず液晶パネルのスペック上の１Ｈ周期以上でなければならない液晶パネルに対応することを特徴とする走査線変換装置としたものであり、１フレーム中の全ての水平周期信号が必ず液晶パネルのスペック上の１Ｈ周期以上でなければならない液晶パネルに問題なく表示することが可能という作用を有する。
【００１２】
また本発明は、入力信号をデジタル映像信号に変換するＡ／Ｄ変換器と、前記入力信号から水平同期信号および垂直同期信号を分離する同期分離回路と、前記同期分離回路からの出力である水平同期信号と同期して第一のクロックを発生させる第一のＰＬＬ回路と、前記第一のＰＬＬ回路の出力である第一のクロックの発振周波数を司る第一の分周カウンタと、前記水平同期信号と同期して第二のクロックを発生させる第二のＰＬＬ回路と、前記第二のＰＬＬ回路の出力である第二のクロックの発振周波数を司る第二の分周カウンタと、前記入力信号の水平方向のドット数変換を行う際の補間演算に用いる補間係数と補間タイミングを発生する水平処理タイミング発生回路と、前記水平処理タイミング発生回路からの出力である補間係数と補間タイミングから補間演算を行う水平処理回路と、前記水平処理回路の出力である補間演算後のデータを第一のクロックで書き込み、第二のクロックで読み出すメモリと、走査線変換後水平同期信号から垂直方向の補間演算に用いる補間係数と補間タイミングを発生する垂直処理タイミング発生回路と、前記垂直処理タイミング発生回路からの出力である補間係数と補間タイミングから垂直方向の補間演算を行う垂直処理とを備えた走査線変換装置であって、前記第二のＰＬＬ回路の出力である第二のクロックで動作し、前記同期分離回路の出力である垂直同期信号で初期値のみセットし直す分周カウンタにより、走査線変換後の水平同期信号を１フレーム中最後の１Ｈだけ長く発生させる水平カウンタ２を備えたことを特徴とする走査線変換装置としたものであり、１フレーム中の全ての水平周期信号が必ず１Ｈ周期以上でなければならない液晶パネルに問題なく表示することが可能という作用を有する。
【００１３】
以下、本発明の実施の形態について、図１から図３を用いて説明する。
【００１４】
（実施の形態１）
図１は本発明の一実施の形態による走査線変換装置の一例を示し、図１において符号１はアナログ信号をデジタル信号に変換するＡ／Ｄ変換器、２は入力信号から水平同期信号と垂直同期信号を分離する同期分離回路、３は前記同期分離回路の出力である水平同期信号に同期して第一のクロックを発生させるＰＬＬ回路１、４は前記ＰＬＬ回路１の発振周波数を制御する分周カウンタ１、５は水平ドット数変換時の補間処理を行う水平処理回路、６は前記水平補間処理に使用する補間係数と、補間タイミングを発生する水平処理タイミング発生回路である。
【００１５】
７は第一のクロックで書き込み第二のクロックで読み出すことにより水平同期信号を変換するメモリ、８は前記同期分離回路の出力である水平同期信号に同期して第二のクロックを発生させるＰＬＬ回路２、９は前記ＰＬＬ回路２の発振周波数を制御する分周カウンタ２、１０は前記メモリからの出力である走査線変換後のデータに対し垂直方向に補間を行う垂直処理回路、１１は前記垂直処理回路に使用する補間係数と補間タイミングを発生する垂直処理タイミング発生回路、１２は第二のクロックで動作し、走査線変換後の水平同期信号を発生する水平カウンタ回路から構成されている。
【００１６】
図２は水平カウンタ回路の内部の一例１を示した内部構成図である。図２において１３は１づつインクリメントするアダー、１４は２入力１出力のセレクター、１５は第二のクロックで動作するＤ−ＦＦ、１６は前記アダーのキャリーアウトを第二のクロックの１クロック幅にするワンショット回路、１７は入力された信号を反転して出力するインバータ、１８は２入力１出力のＯＲ回路から構成されている。
【００１７】
次に本発明の走査線変換装置の動作例を説明する。入力信号を同期分離回路２に入力し、水平同期信号（Ｈｓｙｎｃ）および垂直同期信号（Ｖｓｙｎｃ）を分離して出力する。ＰＬＬ回路１ではＨｓｙｎｃを元に第一のクロックを再生する。ＰＬＬ回路１において第一のクロックの周波数は分周カウンタ１で分周比を設定して決定される。例えばＶＧＡ規格の場合に分周比を８００とすると、信号の送り側のドットクロックを再生することが出来る。また、ＰＬＬ回路２は同様に分周カウンタ２で設定された第二のクロックが発生される。例えば出力する液晶パネルがＸＧＡ規格の場合は、分周カウンタ２の分周比をＸＧＡ規格と同じ１２８０に設定する。
【００１８】
水平処理タイミング発生回路６、垂直処理タイミング発生回路１０ではＶＧＡ規格からＸＧＡ規格へ変換するような補間係数とタイミングを発生し、それに伴って、水平処理回路５、メモリ７、垂直処理回路１１で走査線数変換を行う。このとき、走査線変換後の水平同期信号の水平周波数を複数持つ場合には、水平周波数の個数分のカウンタを持たなければならなかった。そこで、走査線変換後の水平同期信号を発生する水平カウンタ１２は、基本的にアダー、セレクタ、Ｄ−ＦＦから構成される１つカウンタからなっている。
【００１９】
このカウンタは初期値（分周比）からインクリメントを始め、オーバーフローしたら、また初期値からインクリメントを始めるという動作をする。このカウンタがオーバーフローするタイミングが走査線変換後の水平同期信号である。ここで、さらにこのカウンタの初期値のセットと走査線変換後の水平同期信号のタイミングを同期分離回路２の出力であるＶｓｙｎｃでも行うことにより、図５（ａ）の如く走査線数の変換が行われる。
【００２０】
かかる構成によれば、走査線変換後の水平同期信号の発生を１つの水平カウンタで実現することが出来る。
【００２１】
（実施の形態２）
次に、本発明の別の一実施の形態について、図３を用いて説明する。図３は水平カウンタ回路の内部の一例２を示した内部構成図である。なお、前述した実施の形態と同じ構成については、同じ符号を用い、説明を省略する。
【００２２】
本発明の走査線変換装置の動作例を説明する。水平カウンタ１つで走査線変換後の水平同期信号に複数の水平周波数持たせる場合に、液晶パネルの水平同期信号のスペックより短い水平同期信号があると表示できない液晶パネルが存在する。そこで、走査線変換後の水平同期信号を発生する水平カウンタ１２の初期値をセットするタイミングをオーバーフロー時と同期分離回路２の出力であるＶｓｙｎｃのタイミングで行い、出力する水平同期信号をオーバーフローのタイミングにすることにより、図５（ｂ）の如く走査線数の変換が行われる。
【００２３】
かかる構成によれば、走査線変換後の全ての水平同期信号が液晶パネルの水平同期信号のスペックより長くなければならない液晶パネルに表示することが出来る。
【００２４】
【発明の効果】
以上のように、第１の発明での走査線変換装置によれば、走査線変換後の水平同期信号の発生を１つの水平カウンタで行うことが可能であり、小回路規模で走査線変換が可能である。
【００２５】
また、第２の発明では、表示する液晶パネルに入力される全ての水平同期信号が、液晶パネルの水平同期信号のスペックより長くなければならない場合にも、問題なく表示可能である。
【図面の簡単な説明】
【図１】本発明の一実施の形態による走査線変換装置の構成を示すブロック図
【図２】同走査線変換装置の水平カウンタ回路の一構成例を示す図
【図３】同走査線変換装置の水平カウンタ回路の他の構成例を示す図
【図４】従来の走査線変換装置の構成を示す図
【図５】走査線変換の画面上の状態を模式的に示した図
【符号の説明】
１  Ａ／Ｄ変換器
２  同期分離回路
３  ＰＬＬ回路１
４  分周カウンタ回路１
５  水平処理回路
６  水平処理タイミング発生回路
７  メモリ
８  ＰＬＬ回路２
９  分周カウンタ回路２
１０  垂直処理タイミング発生回路
１１  垂直処理回路
１２  水平カウンタ回路
１３  アダー
１４  セレクター
１５  Ｄ−ＦＦ
１６  ワンショット回路
１７  インバータ回路
１８  ＯＲ回路
１９  走査線変換回路
２０  タイミング発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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