(57)【特許請求の範囲】
【請求項１】
第１及び第２の各入力端子に入力された各信号を差動増幅して第１及び第２の各出力端子から出力する差動増幅回路において、
前記第１及び第２の各入力端子に、対応するトランジスタの制御電極がそれぞれ接続された、互いに逆導電型をなす第１及び第２の各差動対と、
該第１の差動対と第１の電源端子との間に接続され、第１の差動対に対してバイアスの供給を行う第１の電流源と、
前記第２の差動対と第２の電源端子との間に接続され、第２の差動対に対してバイアスの供給を行う第２の電流源と、
前記第１の差動対と第２の電源端子との間に接続され、第１の差動対の負荷をなす負荷回路と、
前記第２の差動対の対応する出力端と第１の電源端子との間にそれぞれ接続され、出力端が前記第１及び第２の各出力端子にそれぞれ対応して接続された第１及び第２の各カレントミラー回路と、
前記第１の差動対の各出力端から出力される電圧をそれぞれ増幅して対応する前記第１及び第２の各出力端子にそれぞれ出力する第１の電圧増幅回路と、
を備え、
前記第１及び第２の各カレントミラー回路は、カスコード接続されたトランジスタでそれぞれ形成されることを特徴とする差動増幅回路。
【請求項２】
前記第１の電圧増幅回路は、制御電極に所定の定電圧Ｖｃ１が印加され、第１の差動対の対応する出力電圧を増幅して出力する１対のトランジスタで形成されることを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記第１の電圧増幅回路の各出力端と第１の電源端子との間に接続され、前記第１の電圧増幅回路の各出力端から出力される電流を第１の電源端子にそれぞれバイパスして第１の電圧増幅回路に対する電流供給を行う電流供給回路を備えることを特徴とする請求項１又は２記載の差動増幅回路。
【請求項４】
前記電流供給回路は、制御電極に所定の定電圧Ｖｃ３が印加され、第１の電圧増幅回路から出力される各電流を対応して第１の電源端子にバイパスする１対のトランジスタで形成されることを特徴とする請求項３記載の差動増幅回路。
【請求項５】
前記第２の差動対の動作が停止すると、第１の電圧増幅回路の各出力端を対応する第１及び第２の各カレントミラー回路の入力端にそれぞれ接続して、前記第１の電圧増幅回路の各出力端から出力される電流を、対応する第１及び第２の各カレントミラー回路を介して第１の電源端子にそれぞれバイパスして、第１の電圧増幅回路に対する電流供給を行う電流供給回路を備えることを特徴とする請求項１、２又は３記載の差動増幅回路。
【請求項６】
前記電流供給回路は、制御電極に所定の定電圧Ｖｃ４が印加され、第１の電圧増幅回路の各出力端と対応する第１及び第２の各カレントミラー回路の入力端との間に接続された１対のトランジスタで形成されることを特徴とする請求項５記載の差動増幅回路。
【請求項７】
前記所定の定電圧Ｖｃ４は、第２の差動対からの電流出力が停止すると電流供給回路の各トランジスタがオンして作動する電圧であることを特徴とする請求項６記載の差動増幅回路。
【請求項８】
前記第１及び第２の各出力端子の電圧を増幅して出力する出力回路を備えることを特徴とする請求項１、２、３、４、５、６又は７記載の差動増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置等に使用される差動増幅回路に関し、特に１対の入力端子に接続された互いに逆導電型をなす２対の差動対を有する差動増幅回路に関する。
【０００２】
【従来の技術】
従来の差動増幅回路では、一対の入力端子に入力される入力電圧が電源電圧範囲で変化した場合においても正常に動作することができるように、１対のトランジスタで形成した互いに逆導電型をなす２つの差動対を設けていた。このような差動増幅回路は、特公平４−７６２４６号、特開平８−２０４４７０号及び特開平９−０９３０５５号の各公報でそれぞれ開示されている。特公平４−７６２４６号公報では、入力端に２つの差動対を設けた差動増幅回路で、一方の出力端をカレントミラー回路で折り返して他方の出力端と接続する構成をなし、広い電圧範囲での同相入力を可能とし、大きな利得を得ることを特徴としている。
【０００３】
図１７は、特公平４−７６２４６号公報で開示された差動増幅回路の構成例を示したブロック図である。
図１７において、差動増幅回路１００は、第１及び第２の各電源端子Ｖ１，Ｖ２と、第１及び第２の各入力端子Ｉｎ１，Ｉｎ２と、第１及び第２の各差動対１０１，１０２と、第１の差動対１０１に電流供給を行う第１の電流源１０３と、第２の差動対１０２に電流供給を行う第２の電流源１０４と、第１の差動対１０１と第２の差動対１０２に接続された第１及び第２の各カレントミラー回路１０５，１０６と、第１の差動対１０１に接続された負荷回路１０７とで構成されている。
【０００４】
第１の差動対１０１は、第１及び第２の各入力端子Ｉｎ１，Ｉｎ２並びに第１及び第２の各出力端子ＯＵＴ１，ＯＵＴ２にそれぞれ接続され、第１の電流源１０３によってバイアスされている。第２の差動対１０２は、第１及び第２の各入力端子Ｉｎ１，Ｉｎ２に接続され、第２の電流源１０４によってバイアスされている。第１のカレントミラー回路１０５は、第１の電源端子Ｖ１、第２の出力端子ＯＵＴ２、及び第２の差動対１０２における一方の出力端にそれぞれ接続され、第２の電流ミラー回路１０６は、第１の電源端子Ｖ１、第１の出力端子ＯＵＴ１及び第２の差動対１０２の他方の出力端にそれぞれ接続されている。
【０００５】
図１８は、図１７の差動増幅回路１００をＣＭＯＳ集積回路で構成し、第１の電源端子Ｖ１に負側電源電圧ＶＳＳを、第２の電源端子Ｖ２に正側電源電圧ＶＤＤをそれぞれ印加した場合を示している。
【０００６】
【発明が解決しようとする課題】
特公平４−７６２４６号公報で開示された差動増幅回路では、第１及び第２の各差動対１０１，１０２が共に動作する電源電圧範囲における中間レベルの入力電圧では約４６ｄＢの利得を得ることができ、その他の入力電圧範囲に対しては一方の差動対が約４０ｄＢの利得段として動作する。
差動増幅回路において利得が小さいということは、負帰還回路が形成された差動増幅回路では、該差動増幅器が固有に持っているオフセット電圧を無視した場合においても、出力電圧の期待値に対する誤差である出力誤差が大きくなり、逆導電型の差動対を用いて広範囲な入力電圧で動作を可能にした場合、入力電圧が変動したときの出力電圧の変動誤差も大きくなる。
【０００７】
このことから、特公平４−７６２４６号公報で開示された差動増幅回路では、出力回路を付加して、該出力回路の利得も加えた構成にすることにより利得を上げている。なお、特公平４−７６２４６号公報で開示された差動増幅回路では、出力回路として最高で約３０ｄＢ程度の利得段となる回路を付加している。
【０００８】
このように、出力回路を付加することによって利得は上昇するが、入力電圧が電源電圧付近と電源電圧の中間レベルでは利得が異なり、該利得が異なることで負帰還をかけた場合の出力誤差が異なる。特に、電源電圧付近の入力電圧では、一方の差動入力対のみが動作し、出力回路の利得も０ｄＢに近づくため出力誤差が大きくなるという問題が考えられる。
【０００９】
差動増幅回路を演算増幅器として使用する際、通常、負帰還回路を形成するが、例えば差動増幅回路を非反転増幅器として使用する場合、図１９のようになる。図１９において、入力電圧をＸ１、出力電圧をＹとして、各抵抗の抵抗値をＲ１及びＲ２とした場合、入力電圧Ｘ２は下記（１）式のように表わすことができる。
Ｘ２＝{Ｒ１／(Ｒ１＋Ｒ２)}×Ｙ………………（１）
【００１０】
また、出力電圧Ｙは、下記（２）式のように表わすことができる。
Ｙ＝Ｋ×(Ｘ１−Ｘ２＋ΔＶ)………………（２）
なお、（２）式において、Ｋは差動増幅回路のみが有する利得であるオープンループゲイン（裸利得ともいう）を、ΔＶは差動増幅回路固有のオフセット電圧をそれぞれ示している。
【００１１】
ここで、前記（２）式において、ΔＶを無視すると下記（３）式のようになり、
Ｙ＝Ｋ×(Ｘ１−Ｘ２)………………（３）
前記（１）式及び（３）式から、出力電圧Ｙは下記（４）式のようになる。
Ｙ＝Ｘ１／{Ｒ１／(Ｒ１＋Ｒ２)＋(１／Ｋ)}………………（４）
【００１２】
このことから、差動増幅回路の利得は、入力電圧に対する出力電圧の誤差に影響を及ぼし、抵抗比や入力電圧の大きさによっても出力誤差が変化することが分かる。すなわち、差動増幅回路の利得が小さい場合や、抵抗による負帰還の利得が大きい場合は、出力誤差が大きくなる。
【００１３】
次に、特公平４−７６２４６号公報では、該公報で開示された差動増幅回路をＡ／Ｄ変換器に使用する場合として、該差動増幅回路でボルテージフォロワを形成する場合を例にして得られる効果を示している。例えば、Ａ／Ｄ変換器の前段に、図１７及び図１８で示したような差動増幅回路１００でボルテージフォロワを形成した場合、前記（４）式において、Ｒ１≒∞、Ｒ２≒０であり、出力電圧Ｙは入力電圧Ｘ１のＫ／(Ｋ＋１)倍の誤差となり、非反転増幅器を形成した場合と同様、入力電圧Ｘ１の変化によって出力誤差も変わる。
【００１４】
実際、特公平４−７６２４６号公報では、ボルテージフォロワを構成したときに４０ｄＢ〜７０ｄＢ程度の変動があることが記述されており、４０ｄＢでは入力電圧の１％の出力誤差が生じることになる。このことは、仮にＡ／Ｄ変換器と差動増幅回路の電源電圧が同じであるとした場合、Ａ／Ｄ変換器は、１０ｂｉｔの仕様であるときに１０ＬＳＢ相当の誤差を有することになる。
【００１５】
また、小振幅の入力信号をＡ／Ｄ変換器で精度よく変換しやすくするために、入力電圧を増幅する場合がある。例えば、Ａ／Ｄ変換器の前段に差動増幅回路で形成した図１９のような非反転増幅器を使用する場合、入力電圧は、図１９の説明のように出力誤差が生じ、入力電圧によって出力誤差が生じるという問題があった。また、非反転増幅器は、ボルテージフォロワの場合と比較して抵抗による負帰還の利得の影響をも受けるため、負帰還による利得が大きい場合は、更に出力誤差が大きくなるという問題があった。
【００１６】
このように、差動増幅回路をＡ／Ｄ変換器の入力回路として使用する場合、差動増幅回路が有する利得が小さいと、Ａ／Ｄ変換器への入力電圧に誤差が生じ、Ａ／Ｄ変換器としての精度が低下するという問題があった。
【００１７】
本発明は、上記のような問題を解決するためになされたものであり、簡単な回路で、電源電圧範囲に渡る広い範囲の入力電圧において動作することができると共に利得を増大させることができる差動増幅回路を得ることを目的とする。
【００１８】
【課題を解決するための手段】
この発明に係る差動増幅回路は、第１及び第２の各入力端子に入力された各信号を差動増幅して第１及び第２の各出力端子から出力する差動増幅回路において、前記第１及び第２の各入力端子に、対応するトランジスタの制御電極がそれぞれ接続された、互いに逆導電型をなす第１及び第２の各差動対と、該第１の差動対と第１の電源端子との間に接続され、第１の差動対に対してバイアスの供給を行う第１の電流源と、前記第２の差動対と第２の電源端子との間に接続され、第２の差動対に対してバイアスの供給を行う第２の電流源と、前記第１の差動対と第２の電源端子との間に接続され、第１の差動対の負荷をなす負荷回路と、前記第２の差動対の対応する出力端と第１の電源端子との間にそれぞれ接続され、出力端が前記第１及び第２の各出力端子にそれぞれ対応して接続された第１及び第２の各カレントミラー回路と、前記第１の差動対の各出力端から出力される電圧をそれぞれ増幅して対応する前記第１及び第２の各出力端子にそれぞれ出力する第１の電圧増幅回路とを備え、前記第１及び第２の各カレントミラー回路は、カスコード接続されたトランジスタでそれぞれ形成されるものである。
【００２２】
また、具体的には、前記第１の電圧増幅回路を、制御電極に所定の定電圧Ｖｃ１が印加され、第１の差動対の対応する出力電圧を増幅して出力する１対のトランジスタで形成するようにした。
【００２３】
また、前記第１の電圧増幅回路の各出力端と第１の電源端子との間に接続され、前記第１の電圧増幅回路の各出力端から出力される電流を第１の電源端子にそれぞれバイパスして第１の電圧増幅回路に対する電流供給を行う電流供給回路を備えるようにしてもよい。
【００２４】
この場合、前記電流供給回路を、制御電極に所定の定電圧Ｖｃ３が印加され、第１の電圧増幅回路から出力される各電流を対応して第１の電源端子にバイパスする１対のトランジスタで形成するようにした。
【００２５】
また、前記第２の差動対の動作が停止すると、第１の電圧増幅回路の各出力端を対応する第１及び第２の各カレントミラー回路の入力端にそれぞれ接続して、前記第１の電圧増幅回路の各出力端から出力される電流を、対応する第１及び第２の各カレントミラー回路を介して第１の電源端子にそれぞれバイパスし、第１の電圧増幅回路に対する電流供給を行う電流供給回路を備えるようにしてもよい。
【００２６】
この場合、前記電流供給回路を、制御電極に所定の定電圧Ｖｃ４が印加され、第１の電圧増幅回路の各出力端と対応する第１及び第２の各カレントミラー回路の入力端との間に接続された１対のトランジスタで形成するようにした。
【００２７】
具体的には、前記所定の定電圧Ｖｃ４を、第２の差動対からの電流出力が停止すると電流供給回路の各トランジスタがオンして作動する電圧にした。
【００２８】
更に、前記第１及び第２の各出力端子の電圧を増幅して出力する出力回路を備えるようにしてもよい。
【００２９】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における差動増幅回路の概略の構成例を示したブロック図である。
図１において、差動増幅回路１は、第１の入力端子Ｉｎ１と第２の入力端子Ｉｎ２にそれぞれ接続された第１の差動対２と、該第１の差動対２の負荷をなす負荷回路３と、第１の差動対２と負荷回路３の直列回路に電流供給を行う第１の電流源４とを備えている。
【００３０】
また、差動増幅回路１は、第１の差動対２の出力端１５及び１６から出力される電圧をそれぞれ増幅して差動増幅回路１の第１及び第２の各出力端子ＯＵＴ１，ＯＵＴ２に対応して出力する第１の電圧増幅回路５と、第１の入力端子Ｉｎ１と第２の入力端子Ｉｎ２にそれぞれ接続され第１の差動対２に対して逆導電型をなす第２の差動対６と、第２の差動対６に電流供給を行う第２の電流源７とを備えている。
【００３１】
更に、差動増幅回路１は、出力端が第２の出力端子ＯＵＴ２に接続されると共に入力端が第２の差動対６における一方の出力端１７に接続された第１のカレントミラー回路８と、出力端が第１の出力端子ＯＵＴ１に接続されると共に入力端が第２の差動対６の他方の出力端１８に接続された第２のカレントミラー回路９と、第２の差動対６が動作を停止したときにも第１の電圧増幅回路５が正常に作動することができるように第１の電圧増幅回路５に電流を供給する電流供給回路１０とを備えている。
【００３２】
第２の電源端子Ｖ２と第１の電源端子Ｖ１との間に、負荷回路３、第１の差動対２及び第１の電流源４が直列に接続され、第１の差動対２は、第１の電流源４によってバイアスされている。第１の差動対２と負荷回路３との接続部である出力端１５及び１６が第１の電圧増幅回路５の対応する入力端に接続され、第１の電圧増幅回路５の各出力端は、対応する第１及び第２の各出力端子ＯＵＴ１，ＯＵＴ２にそれぞれ接続されている。
【００３３】
一方、第２の差動対６は、第２の電源端子Ｖ２に接続された第２の電流源７によってバイアスされており、出力端１７と第１の電源端子Ｖ１との間に第１のカレントミラー回路８が接続され、出力端１８と第１の電源端子Ｖ１との間に第２のカレントミラー回路９が接続されている。また、第１のカレントミラー回路８の出力端が第２の出力端子ＯＵＴ２に接続され、第２のカレントミラー回路９の出力端が第１の出力端子ＯＵＴ１接続されている。更に、第１及び第２の各出力端子ＯＵＴ１，ＯＵＴ２と第１の電源端子Ｖ１との間には、電流供給回路１０が接続されている。
【００３４】
図２は、図１の差動増幅回路１をＣＭＯＳ集積回路で構成した場合の回路例を示した図であり、図１の差動増幅回路１に出力回路５０を接続した構成の演算増幅器を例にして示している。なお、図２では、第１の電源端子Ｖ１に負側電源電圧ＶＳＳが印加され、第２の電源端子Ｖ２に正側電源電圧ＶＤＤが印加される場合を例にして示している。
【００３５】
図２において、第１の差動対２は、一対のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｎ１及びＮ２からなり、ＮＭＯＳトランジスタＮ１のゲートは第１の入力端子Ｉｎ１に、ＮＭＯＳトランジスタＮ２のゲートは第２の入力端子Ｉｎ２にそれぞれ接続されている。ＮＭＯＳトランジスタＮ１とＮ２の各ソースは接続され、該接続部は、第１の電流源４を介して第１の電源端子Ｖ１に接続されている。また、ＮＭＯＳトランジスタＮ１のドレインは出力端１５をなし、ＮＭＯＳトランジスタＮ２のドレインは出力端１６をなしている。
【００３６】
負荷回路３は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｐ１及びＰ２からなり、ＰＭＯＳトランジスタＰ１及びＰ２の各ゲートは接続され、該接続部は第１の出力端子ＯＵＴ１に接続されている。ＰＭＯＳトランジスタＰ１及びＰ２の各ソースは、それぞれ第２の電源端子Ｖ２に接続され、ＰＭＯＳトランジスタＰ１のドレインはＮＭＯＳトランジスタＮ１のドレインに、ＰＭＯＳトランジスタＰ２のドレインはＮＭＯＳトランジスタＮ２のドレインにそれぞれ接続されている。
【００３７】
次に、第１の電圧増幅回路５は、ＰＭＯＳトランジスタＰ３及びＰ４からなり、ＰＭＯＳトランジスタＰ３及びＰ４の各ゲートは接続され、該接続部には、ＰＭＯＳトランジスタが飽和領域で動作するように所定の電圧Ｖｃ１が印加されている。ＰＭＯＳトランジスタＰ３は、出力端１５と第１の出力端子ＯＵＴ１との間に接続され、ＰＭＯＳトランジスタＰ４は、出力端１６と第２の出力端子ＯＵＴ２との間に接続されている。
【００３８】
第２の差動対６は、一対のＰＭＯＳトランジスタＰ５及びＰ６からなり、ＰＭＯＳトランジスタＰ５のゲートは第１の入力端子Ｉｎ１に、ＰＭＯＳトランジスタＰ６のゲートは第２の入力端子Ｉｎ２にそれぞれ接続されている。ＰＭＯＳトランジスタＰ５，Ｐ６の各ソースは接続され、該接続部は、第２の電流源７を介して第２の電源端子Ｖ２に接続されている。また、ＰＭＯＳトランジスタＰ５のドレインは出力端１７をなし、ＰＭＯＳトランジスタＰ６のドレインは出力端１８をなしている。
【００３９】
第１のカレントミラー回路８は、ＮＭＯＳトランジスタＮ３〜Ｎ６で構成されており、ＮＭＯＳトランジスタＮ３とＮ４がカスコード接続されており、ＮＭＯＳトランジスタＮ５とＮ６がカスコード接続されている。ＮＭＯＳトランジスタＮ３とＮ４の直列回路は、出力端１７と第１の電源端子Ｖ１との間に接続され、ＮＭＯＳトランジスタＮ５とＮ６の直列回路は、第２の出力端子ＯＵＴ２と第１の電源端子Ｖ１との間に接続されている。ＮＭＯＳトランジスタＮ３及びＮ５の各ゲートは接続され、該接続部は出力端１７に接続されている。また、ＮＭＯＳトランジスタＮ４及びＮ６の各ゲートは接続され、該接続部には、ＮＭＯＳトランジスタが飽和領域で動作するように所定の電圧Ｖｃ２が印加されている。
【００４０】
第２のカレントミラー回路９は、ＮＭＯＳトランジスタＮ７〜Ｎ１０で構成されており、ＮＭＯＳトランジスタＮ７とＮ８がカスコード接続されており、ＮＭＯＳトランジスタＮ９とＮ１０がカスコード接続されている。ＮＭＯＳトランジスタＮ７とＮ８の直列回路は、出力端１８と第１の電源端子Ｖ１との間に接続され、ＮＭＯＳトランジスタＮ９とＮ１０の直列回路は、第１の出力端子ＯＵＴ１と第１の電源端子Ｖ１との間に接続されている。ＮＭＯＳトランジスタＮ７及びＮ９の各ゲートは接続され、該接続部は出力端１８に接続されている。また、ＮＭＯＳトランジスタＮ８及びＮ１０の各ゲートは接続され、該接続部には所定の電圧Ｖｃ２が印加されている。
【００４１】
電流供給回路１０は、ＮＭＯＳトランジスタＮ１１及びＮ１２で形成されており、第１の出力端子ＯＵＴ１と第１の電源端子Ｖ１との間にＮＭＯＳトランジスタＮ１１が接続され、第２の出力端子ＯＵＴ２と第１の電源端子Ｖ１との間にＮＭＯＳトランジスタ１２が接続されている。ＮＭＯＳトランジスタ１１及び１２の各ゲートは接続され、該接続部には所定の電圧Ｖｃ３が印加されている。
【００４２】
ここで、出力回路５０は、ＰＭＯＳトランジスタＰ５１と、電流源５２と、コンデンサ５３とで構成されており、第２の電源端子Ｖ２と第１の電源端子Ｖ１との間にＰＭＯＳトランジスタＰ５１と定電流源５２の直列回路が接続されている。ＰＭＯＳトランジスタＰ５１のゲートは第２の出力端子ＯＵＴ２に接続され、ＰＭＯＳトランジスタＰ５１のゲートとドレインとの間にコンデンサ５３が接続されている。差動増幅回路１及び出力回路５０で演算増幅器６０を形成しており、ＰＭＯＳトランジスタＰ５１と定電流源５２との接続部が演算増幅器６０の出力端子ＯＵＴをなしている。
【００４３】
このような構成において、差動増幅回路１は、第１の電源端子Ｖ１と、第２の電源端子Ｖ２から電源供給を受け、第１の入力端子Ｉｎ１と第２の入力端子Ｉｎ２に接続された２つの異なる極性を有する第１及び第２の各差動対２，６を備え、第１の差動対２の出力信号は、第１の電圧増幅回路５で電圧増幅された後、第１及び第２の各カレントミラー回路８，９で、第２の差動対６の出力信号と合成して増幅され、第１の出力端子ＯＵＴ１と、第２の出力端子ＯＵＴ２からそれぞれ出力される。
【００４４】
図２では、第１の電源端子Ｖ１に負側電源電圧ＶＳＳが印加され、第２の電源電圧Ｖ２に正側電源電圧ＶＤＤが印加されている場合を示しており、第１の差動対２をＮチャネル型トランジスタで、第２の差動対６をＰチャネル型トランジスタでそれぞれ構成している。このように、第１の差動対２と第２の差動対６は異なる極性を有する差動対であることから、第１及び第２の各入力端子Ｉｎ１，Ｉｎ２に正側電源電圧ＶＤＤ又は負側電源電圧ＶＳＳ付近の入力電圧がそれぞれ入力された場合であっても、第１の差動対２又は第２の差動対６のいずれか一方が動作する。このため、電源電圧付近の電圧を入力することが可能であり、電源電圧範囲の中間レベル付近では第１及び第２の各差動対２，６が共に動作する。
【００４５】
第１の差動対２で構成される利得段の出力端１５及び１６から出力される各信号は、所定の電圧Ｖｃ１がゲートに印加されているＰＭＯＳトランジスタＰ３及びＰ４で増幅されて第１及び第２の各出力端子ＯＵＴ１，ＯＵＴ２へそれぞれ出力される。第２の差動対６で構成される利得段の出力端１７及び１８から出力される各信号は、ＮＭＯＳトランジスタＮ３，Ｎ４のカスコード接続と、ＮＭＯＳトランジスタＮ７，Ｎ８のカスコード接続によってそれぞれ増幅される。
【００４６】
該増幅された各信号は、ＮＭＯＳトランジスタＮ５，Ｎ６のカスコード接続と、ＮＭＯＳトランジスタＮ９，Ｎ１０のカスコード接続によって更に増幅され、対応する第１の出力端子ＯＵＴ１と第２の出力端子ＯＵＴ２に出力される。なお、図２では、第２の差動対６に接続される第１及び第２の各カレントミラー回路８，９において、それぞれの入力側及び出力側の各トランジスタをそれぞれカスコード接続にしたことから、正確なカレントミラーとして動作する回路を形成することができる。
【００４７】
また、一方の差動対のみが動作する電源電圧の付近の電圧が入力されても所望の利得を得ることができる。
第１及び第２の各入力端子Ｉｎ１，Ｉｎ２の各入力電圧が負側電源電圧ＶＳＳ付近の場合、第１の差動対２は、ＮＭＯＳトランジスタで構成されているため動作を停止し、出力端１５及び１６にそれぞれ電流が流れなくなる。このため、出力端１５，１６の電圧は正側電源電圧ＶＤＤ付近になるが、第２の差動対６は、ＰＭＯＳトランジスタで構成されているため通常通りの動作を行うことができ、出力端１７及び１８から出力された各電流は、対応する第１及び第２の各カレントミラー回路８，９を介して第１の出力端子ＯＵＴ１及び第２の出力端子ＯＵＴ２にそれぞれ出力される。
【００４８】
これに対して、第１及び第２の各入力端子Ｉｎ１，Ｉｎ２の各入力電圧が正側電源電圧ＶＤＤ付近の場合、第１の差動対２は、ＮＭＯＳトランジスタで構成されているため通常動作を行うことができる。しかし、第２の差動対６は、ＰＭＯＳトランジスタで構成されているため動作を停止し、出力端１７，１８の各電圧は負側電源電圧ＶＳＳ付近になる。第１及び第２の各カレントミラー回路８，９は、出力端１７，１８の各電圧によって出力電流値が決定することから、出力端１７，１８の各電圧が負側電源電圧ＶＳＳ付近では電流が流れにくくなる。このため、ＮＭＯＳトランジスタＮ６及びＮ１０、並びにＰＭＯＳトランジスタＰ３及びＰ４を設けた効果が得られず、第１の差動対２の出力端１５，１６における各電圧が第１及び第２の各出力端子ＯＵＴ１，ＯＵＴ２に正確に伝達することができなくなる。
【００４９】
そこで、電流供給回路１０のＮＭＯＳトランジスタＮ１１及びＮ１２は、第１及び第２の各カレントミラー回路８，９に代わって、第１の電圧増幅回路５のＰＭＯＳトランジスタＰ３及びＰ４に電流が流れるようにするための電流経路を形成する回路である。ＮＭＯＳトランジスタＮ１１及びＮ１２の各ゲートに印加された所定の電圧Ｖｃ３に応じた電流がＰＭＯＳトランジスタＰ３及びＰ４にそれぞれ流れる。
【００５０】
第１及び第２の各入力端子Ｉｎ１，Ｉｎ２に正側電源電圧ＶＤＤ付近の電圧がそれぞれ印加された場合、ＰＭＯＳトランジスタで構成される第２の差動対６が動作を停止して、出力端１７，１８の電圧が低下することによってＮＭＯＳトランジスタＮ５及びＮ９に電流が流れなくなった場合においても、ＰＭＯＳトランジスタＰ３及びＰ４は、電流が流れて動作することができ、差動増幅回路１の第１及び第２の各出力端子ＯＵＴ１，ＯＵＴ２から高利得の信号を出力することができる。
【００５１】
出力回路５０は、簡単な増幅回路の出力段であり、差動増幅回路１を高利得にすることができるため、利得を上げるために出力回路５０を複雑な構成にする必要がなく、電源電圧範囲に渡る入力電圧に対して、それぞれ所望の利得を得ることができる。なお、第１の電源端子Ｖ１に正側電源電圧ＶＤＤを、第２の電源端子Ｖ２に負側電源電圧ＶＳＳをそれぞれ印加して、使用されるトランジスタの極性を反対にした場合、図２の差動増幅回路１は図３のようになる。図３のようにした場合においても、図２の場合と同様に高利得の差動増幅回路を得ることができる。
【００５２】
図１〜図３で示した差動増幅回路１は、電源電圧範囲の中間レベルの入力電圧が第１及び第２の各入力端子Ｉｎ１，Ｉｎ２にそれぞれ入力された場合、７０ｄＢ程度の利得を有している。このような差動増幅器１に、従来の特公平４−７６２４６号公報で開示されたような出力回路を付加した場合、出力回路は、電源電圧範囲の入力電圧において０〜３０ｄＢの利得があるため、図４で示すように電源電圧範囲の中間レベルの入力電圧では１００ｄＢ程度の利得を得ることができる。なお、図４では、（ａ）が本第１の実施の形態における差動増幅回路１を使用した場合を示しており、（ｂ）が従来の差動増幅回路、例えば特公平４−７６２４６号公報で開示された差動増幅回路を使用した場合を示している。
【００５３】
これに対して、特公平４−７６２４６号公報で開示された差動増幅器では、電源電圧範囲の入力電圧において４０ｄＢ程度の利得を得ることができ、出力回路を付加した場合でも、利得が最も大きくなるのは、２つの差動対が動作する電源電圧範囲の中間レベル付近の電圧が入力されたときであり、図４で示すように、その利得は７０ｄＢ程度であり、図１〜図３で示した差動増幅回路１の利得と同等であることが分かる。このように、本第１の実施の形態における差動増幅回路は、従来の差動増幅回路と同様、入力電圧が電源電圧範囲の中間レベルのときと電源電圧付近では利得の差はあるが、従来の差動増幅回路と比較して電源電圧範囲の入力電圧において全体的に３０ｄＢ程度利得を大きくさせることができる。
【００５４】
一方、図５は、差動増幅回路を使用して形成したボルテージフォロワの入出力特性を表わしており、（ａ）が本第１の実施の形態における差動増幅回路１を使用した場合を示しており、（ｂ）が従来の差動増幅回路、例えば特公平４−７６２４６号公報で開示された差動増幅回路を使用した場合を示している。図５から分かるように、本第１の実施の形態における差動増幅回路１を使用すると、ほぼ電源電圧範囲の入力電圧に対して、従来よりも出力誤差を小さくすることができる。
【００５５】
なお、図４及び図５において、差動増幅回路に使用するトランジスタのサイズ等で特性は変わるが、従来の差動増幅回路及び本第１の実施の形態における差動増幅回路内の各トランジスタのサイズは出力回路を含めてすべて同じである場合の代表的な特性例を示している。
【００５６】
一方、本第１の実施の形態における差動増幅回路１は、演算増幅器以外にも様々な回路に使用することができ、例えば、Ａ／Ｄ変換器用のサンプルホールド回路等にも使用することができる。
図６は、図１〜図３で示した差動増幅回路１を使用してＡ／Ｄ変換器の前段をなすボルテージフォロワを形成した場合を示している。
図６において、Ａ／Ｄ変換を行う入力信号は、演算増幅器６０で形成したボルテージフォロワを通ってＡ／Ｄ変換器７１に入力され、Ａ／Ｄ変換器７１でＡ／Ｄ変換が行われて出力される。
【００５７】
演算増幅器６０内の差動増幅回路の利得が小さい場合、入力電圧に対して出力誤差が大きくなり、Ａ／Ｄ変換を行う入力信号はボルテージフォロワでの誤差を含んでＡ／Ｄ変換器７１に入力される。また、出力誤差はＡ／Ｄ変換を行う入力信号の大きさによって値が変化するため、演算増幅器６０内の差動増幅回路の利得が小さい場合は入力信号の大きさによって出力誤差の変化も大きくなる。結果的に、Ａ／Ｄ変換器７１の精度はＡ／Ｄ変換器７１による出力誤差に演算増幅器６０による出力誤差が加算されることになってしまう。
【００５８】
これに対して、演算増幅器６０内の差動増幅回路に本第１の実施の形態における差動増幅回路１を使用することにより、ボルテージフォロワによる出力誤差を低減させることができ、Ａ／Ｄ変換器７１から出力される信号における出力誤差を低減させることができる。また、図７のようにＡ／Ｄ変換器７１の入力に、負帰還回路が形成された非反転増幅器を利用して、抵抗７５と抵抗７６との抵抗比を変えることによって所望の利得で増幅し、Ａ／Ｄ変換性能を高める方法もある。このような場合においても、ボルテージフォロワのときと同様、本第１の実施の形態における差動増幅回路を使用することにより、非反転増幅器で使用される差動増幅回路は利得を大きくすることができるため、Ａ／Ｄ変換された信号に対する出力誤差の低減化、及び抵抗７５と７６の抵抗比による出力誤差の変化も低減させることができる。
【００５９】
このように、本第１の実施の形態における差動増幅回路は、第１及び第２の各入力端子Ｉｎ１，Ｉｎ２にゲートがそれぞれ接続され、互いに逆導電型となるトランジスタで形成された第１及び第２の各差動対２，６と、該第１及び第２の各差動対２，６にそれぞれ対応して接続された第１及び第２の各電流源４，７を備え、第１の差動対２は、第２の電源端子Ｖ２との間に負荷回路３が接続され、第２の差動対６は、第１の電源端子Ｖ１との間に接続された、カスコード接続したトランジスタでそれぞれ形成された第１及び第２の各カレントミラー回路８，９にそれぞれ接続され、更に、第１の差動対２は、第１の電圧増幅回路５を通して、第１及び第２の各カレントミラー回路８，９に接続されるようにした。このことから、簡単な回路で、電源電圧範囲に渡る広い範囲の入力電圧において動作することができると共に利得を大きくすることができる。
【００６０】
第２の実施の形態．
第１の実施の形態では、第１及び第２の各カレントミラー回路８，９は、カスコード接続されたトランジスタで形成したが、第１及び第２の各カレントミラー回路８，９を２つのトランジスタでそれぞれ形成すると共に、第１及び第２の各カレントミラー回路８，９の各出力端の電圧をそれぞれ電圧増幅して第１及び第２の各出力端子ＯＵＴ１，ＯＵＴ２に出力するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
【００６１】
図８は、本発明の第２の実施の形態における差動増幅回路の概略の構成例を示したブロック図である。なお、図８では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図８における図１との相違点は、図１の第１及び第２の各カレントミラー回路８，９を２つのトランジスタでそれぞれ形成すると共に、第１及び第２の各カレントミラー回路８，９の各出力端の電圧をそれぞれ電圧増幅する第２の電圧増幅回路８１を設けたことにあり、図１における第１のカレントミラー回路８を第１のカレントミラー回路８ａとし、図１における第２のカレントミラー回路９を第２のカレントミラー回路９ａとし、これらに伴って図１の差動増幅回路１を差動増幅回路１ａとしたことにある。
【００６２】
図８において、差動増幅回路１ａは、第１の差動対２、負荷回路３、第１の電流源４、第１の電圧増幅回路５、第２の差動対６、第２の電流源７、第１のカレントミラー回路８ａ、第２のカレントミラー回路９ａ、電流供給回路１０及び第２の電圧増幅回路８１を備えている。
第２の差動対６の出力端１７と第１の電源端子Ｖ１との間に第１のカレントミラー回路８ａが接続され、第２の差動対６の出力端１８と第１の電源端子Ｖ１との間に第２のカレントミラー回路９ａが接続されている。また、第１のカレントミラー回路８ａの出力端は、第２の電圧増幅回路８１を介して第２の出力端子ＯＵＴ２に接続され、第２のカレントミラー回路９ａの出力端は、第２の電圧増幅回路８１を介して第１の出力端子ＯＵＴ１に接続されている。
【００６３】
図９は、図８の差動増幅回路１ａをＣＭＯＳ集積回路で構成した場合を示した回路図であり、図８の差動増幅回路１ａに出力回路５０を接続した構成の演算増幅器を例にして示している。なお、図９では、図２と同じものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。また、図９においても、第１の電源端子Ｖ１に負側電源電圧ＶＳＳが印加され、第２の電源端子Ｖ２に正側電源電圧ＶＤＤが印加される場合を例にして示している。
【００６４】
図９における図２との相違点は、図２のＮＭＯＳトランジスタＮ４及びＮ８を削除して、ＮＭＯＳトランジスタＮ３とＮ５で第１のカレントミラー回路８ａを形成し、ＮＭＯＳトランジスタＮ７及びＮ９で第２のカレントミラー回路９ａを形成すると共に、ＮＭＯＳトランジスタＮ６及びＮ１０で第２の電圧増幅回路８１をなすようにしたことにある。このようにすることによって、第１の実施の形態における差動増幅回路と同様の効果を得ることができる。
【００６５】
なお、第１の電源端子Ｖ１に正側電源電圧ＶＤＤを、第２の電源端子Ｖ２に負側電源電圧ＶＳＳをそれぞれ印加して、使用されるトランジスタの極性を反対にした場合、図９の差動増幅回路１ａは図１０のようになる。図１０のようにした場合においても、図９の場合と同様に高利得の差動増幅回路を得ることができる。
【００６６】
第３の実施の形態．
上記第１及び第２の各実施の形態における電流供給回路１０は、常時、電流を流すようにしていたが、第２の差動対６が動作を停止して出力端１７，１８の各電圧が所定の電圧以下に低下すると、第１の電圧増幅回路５に電流を供給するようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図１１は、本発明の第３の実施の形態における差動増幅回路の概略の構成例を示したブロック図である。なお、図１１では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００６７】
図１１における図１との相違点は、電流供給回路１０の代わりに、第２の差動対６が動作を停止して出力端１７，１８の各電圧が所定の電圧以下に低下すると第１の電圧増幅回路５に電流を供給する電流供給回路８５を設けたことにあり、これに伴って図１の差動増幅回路１を差動増幅回路１ｂにしたことにある。
図１１において、差動増幅回路１ｂは、第１の差動対２、負荷回路３、第１の電流源４、第１の電圧増幅回路５、第２の差動対６、第２の電流源７、第１のカレントミラー回路８、第２のカレントミラー回路９及び電流供給回路８５を備えている。
【００６８】
電流供給回路８５は、第１及び第２の各入力端子Ｉｎ１，Ｉｎ２に正側電源電圧ＶＤＤ付近の電圧が入力されて、第２の差動対６が動作を停止して、出力端１７及び１８の各電圧が所定値以下に低下すると作動し、第１の電圧増幅回路５から出力された電流を、第１及び第２の各カレントミラー回路８，９を介して第１の電源端子Ｖ１に流すようにする。このようにすることによって、第２の差動対６が動作を停止したときに、第１の差動対２における出力端１５，１６からの各出力電圧に応じた電圧が第１の電圧増幅回路５から第１及び第２の各出力端子ＯＵＴ１，ＯＵＴ２からそれぞれ出力されるようにすることができる。
【００６９】
図１２は、図１１の差動増幅回路１ｂをＣＭＯＳ集積回路で構成した場合を示した回路図であり、図１１の差動増幅回路１ｂに出力回路５０を接続した構成の演算増幅器を例にして示している。なお、図１２では、図２と同じものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。また、図１２においても、第１の電源端子Ｖ１に負側電源電圧ＶＳＳが印加され、第２の電源端子Ｖ２に正側電源電圧ＶＤＤが印加される場合を例にして示している。
【００７０】
図１２における図２との相違点は、電流供給回路１０を削除して電流供給回路８５を追加したことにある。
電流供給回路８５は、ＮＭＯＳトランジスタＮ１３及びＮ１４で構成されており、第１の出力端子ＯＵＴ１と第２の差動対６の出力端１７との間にＮＭＯＳトランジスタＮ１３が接続されており、第２の出力端子ＯＵＴ２と第２の差動対６の出力端１８との間にＮＭＯＳトランジスタＮ１４が接続されている。ＮＭＯＳトランジスタＮ１３及びＮ１４の各ゲートには、所定の電圧Ｖｃ４がそれぞれ印加されている。
【００７１】
このような構成において、ＮＭＯＳトランジスタＮ１３及びＮ１４は、第２の差動対６の各出力端１７，１８の電圧によってドレイン電流値がそれぞれ決まる。出力端１７，１８の各電圧は第１及び第２の各入力端子Ｉｎ１，Ｉｎ２の入力電圧によってそれぞれ変化し、該変化に応じてＮＭＯＳトランジスタＮ１３及びＮ１４の各ドレイン電流は変化する。例えば、第１及び第２の各入力端子Ｉｎ１，Ｉｎ２に入力された入力電圧が、正側電源電圧ＶＤＤ付近になって第２の差動対６が動作を停止したときに、ＮＭＯＳトランジスタＮ１３及びＮ１４がオンしてＮＭＯＳトランジスタＮ４及びＮ８へ電流が流れるように、所定の電圧Ｖｃ４を設定する。
【００７２】
第１及び第２の各入力端子Ｉｎ１，Ｉｎ２に入力された各入力電圧が正側電源電圧ＶＤＤ付近の場合、第１の差動対２は、ＮＭＯＳトランジスタで構成されているため通常動作を行うことができる。しかし、第２の差動対６は、ＰＭＯＳトランジスタで構成されているため動作を停止し、出力端１７，１８の各電圧は負側電源電圧ＶＳＳ付近になる。第１及び第２の各カレントミラー回路８，９は、出力端１７，１８の各電圧によってそれぞれ出力電流値が決定することから、出力端１７，１８の電圧が、負側電源電圧ＶＳＳ付近では電流出力を停止する。このため、ＮＭＯＳトランジスタＮ６及びＮ１０、並びにＰＭＯＳトランジスタＰ３及びＰ４を設けた効果が得られず、第１の差動対２の出力端１５，１６における各出力電圧が第１及び第２の各出力端子ＯＵＴ１，ＯＵＴ２にそれぞれ正確に伝達されなくなる。
【００７３】
そこで、電流供給回路８５のＮＭＯＳトランジスタＮ１３及びＮ１４は、第１及び第２の各カレントミラー回路８，９に代わって、第１の電圧増幅回路５のＰＭＯＳトランジスタＰ３及びＰ４に電流が流れるようにするための電流経路を形成する回路をなしている。第１及び第２の各入力端子Ｉｎ１，Ｉｎ２に正側電源電圧ＶＤＤ付近の電圧がそれぞれ入力された場合、ＰＭＯＳトランジスタで構成される第２の差動対６が動作を停止して出力端１７，１８の電圧が低下する。このため、ＮＭＯＳトランジスタＮ５及びＮ９に電流が流れなくなった場合においても、ＰＭＯＳトランジスタＰ３及びＰ４は、電流が流れて動作することができ、差動増幅回路１ｂの第１及び第２の各出力端子ＯＵＴ１，ＯＵＴ２から高利得の信号を出力することができる。
【００７４】
電流供給回路８５において、ＮＭＯＳトランジスタＮ１３及びＮ１４は、スイッチング動作を行うものであり、所定の電圧Ｖｃ４と第２の差動対６における出力端１７の電圧との差が、ＮＭＯＳトランジスタＮ１３のしきい値電圧を超えると、ＮＭＯＳトランジスタＮ１３がオンする。同様に、所定の電圧Ｖｃ４と第２の差動対６における出力端１８の電圧との差が、ＮＭＯＳトランジスタＮ１４のしきい値電圧を超えると、ＮＭＯＳトランジスタＮ１４がオンする。
【００７５】
ＮＭＯＳトランジスタＮ１３がオンすると、第１の電圧増幅回路５のＰＭＯＳトランジスタＰ３から出力された電流が、ＮＭＯＳトランジスタＮ１３、Ｎ４及びＮ３を介して第１の電源端子Ｖ１に流れる。また、ＮＭＯＳトランジスタＮ１４がオンすると、第１の電圧増幅回路５のＰＭＯＳトランジスタＰ４から出力された電流が、ＮＭＯＳトランジスタＮ１４、Ｎ８及びＮ７を介して第１の電源端子Ｖ１に流れる。このようにして、ＰＭＯＳトランジスタＰ３及びＰ４は、電流が流れて動作することができる。
【００７６】
これに対して、第２の差動対６が動作する入力電圧範囲では、出力端１７，１８の電圧が負側電源電圧ＶＳＳ付近まで低下しないことから、電流供給回路８５のＮＭＯＳトランジスタＮ１３，Ｎ１４がオフして遮断状態となる。このため、第１の電圧増幅回路５から出力される電流は、対応する第１及び第２の各カレントミラー回路８，９を介して第１の電源端子Ｖ１へ流れ、第１の電圧増幅回路５及びＮＭＯＳトランジスタＮ６，Ｎ１０を設けた効果を得ることができる。
【００７７】
なお、第１の電源端子Ｖ１に正側電源電圧ＶＤＤを、第２の電源端子Ｖ２に負側電源電圧ＶＳＳをそれぞれ印加して、使用されるトランジスタの極性を反対にした場合、図１２の差動増幅回路１ｂは図１３のようになる。図１３のようにした場合においても、図１２の場合と同様に高利得の差動増幅回路を得ることができる。
【００７８】
このように、本第３の実施の形態における差動増幅回路は、第１の電圧増幅回路５に常時電流を供給する電流供給回路８１の代わりに、第２の差動対６が動作を停止して出力端１７，１８の各電圧が所定の電圧以下に低下すると、第１の電圧増幅回路５に電流を供給する電流供給回路８５を設けるようにした。このことから、前記第１の実施の形態の差動増幅回路と同様の効果を得ることができると共に、必要なときに第１の電圧増幅回路５へ電流供給を行うことができ、消費電流の低減を図ることができる。
【００７９】
第４の実施の形態．
第３の実施の形態では、第１及び第２の各カレントミラー回路８，９は、カスコード接続されたトランジスタで形成したが、第１及び第２の各カレントミラー回路８，９を２つのトランジスタでそれぞれ形成すると共に、第１及び第２の各カレントミラー回路８，９の各出力端の電圧をそれぞれ電圧増幅して第１及び第２の各出力端子に出力するようにしてもよく、このようにしたものを本発明の第４の実施の形態とする。
【００８０】
図１４は、本発明の第４の実施の形態における差動増幅回路の概略の構成例を示したブロック図である。なお、図１４では、図８又は図１１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１１との相違点のみ説明する。
図１４における図１１との相違点は、図１１の第１及び第２の各カレントミラー回路８，９を２つのトランジスタでそれぞれ形成すると共に、第１及び第２の各カレントミラー回路８，９の各出力端の電圧をそれぞれ電圧増幅する図８の第２の電圧増幅回路８１を設けたことにあり、図１１の第１のカレントミラー回路８を第１のカレントミラー回路８ａとし、図１１の第２のカレントミラー回路９を第２のカレントミラー回路９ａとし、これらに伴って図１１の差動増幅回路１ｂを差動増幅回路１ｃとしたことにある。
【００８１】
図１４において、差動増幅回路１ｃは、第１の差動対２、負荷回路３、第１の電流源４、第１の電圧増幅回路５、第２の差動対６、第２の電流源７、第１のカレントミラー回路８ａ、第２のカレントミラー回路９ａ、第２の電圧増幅回路８１及び電流供給回路８５を備えている。
第２の差動対６の出力端１７と第１の電源端子Ｖ１との間に第１のカレントミラー回路８ａが接続され、第２の差動対６の出力端１８と第１の電源端子Ｖ１との間に第２のカレントミラー回路９ａが接続されている。また、第１のカレントミラー回路８ａの出力端は、第２の電圧増幅回路８１を介して第２の出力端子ＯＵＴ２に接続され、第２のカレントミラー回路９ａの出力端は、第２の電圧増幅回路８１を介して第１の出力端子ＯＵＴ１に接続されている。
【００８２】
図１５は、図１４の差動増幅回路１ｃをＣＭＯＳ集積回路で構成した場合を示した回路図であり、図１４の差動増幅回路１ｃに出力回路５０を接続した構成の演算増幅器を例にして示している。なお、図１５では、図１２と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１２との相違点のみ説明する。また、図１５においても、第１の電源端子Ｖ１に負側電源電圧ＶＳＳが印加され、第２の電源端子Ｖ２に正側電源電圧ＶＤＤが印加される場合を例にして示している。
【００８３】
図１５における図１２との相違点は、図１２のＮＭＯＳトランジスタＮ４及びＮ８を削除して、ＮＭＯＳトランジスタＮ３とＮ５で第１のカレントミラー回路８ａを形成し、ＮＭＯＳトランジスタＮ７及びＮ９で第２のカレントミラー回路９ａを形成すると共に、ＮＭＯＳトランジスタＮ６及びＮ１０で第２の電圧増幅回路８１をなすようにしたことにある。このようにすることによって、第３の実施の形態における差動増幅回路と同様の効果を得ることができる。
【００８４】
なお、第１の電源端子Ｖ１に正側電源電圧ＶＤＤを、第２の電源端子Ｖ２に負側電源電圧ＶＳＳをそれぞれ印加して、使用されるトランジスタの極性を反対にした場合、図１５の差動増幅回路１ｃは図１６のようになる。図１６のようにした場合においても、図１５の場合と同様に高利得の差動増幅回路を得ることができる。
【００８５】
また、前記第１から第４の各実施の形態では、ＣＭＯＳトランジスタを使用した場合を例にして説明したが、これは一例であり、ＣＭＯＳトランジスタの代わりにバイポーラトランジスタ等を使用してもよい。更に、前記第１から第４の各実施の形態では、出力回路５０を差動増幅回路の外部に設けるようにしたが、第１から第４の各実施の形態の差動増幅回路内に設けるようにしてもよい。
【００８６】
【発明の効果】
上記の説明から明らかなように、本発明の差動増幅回路によれば、第１及び第２の各入力端子に接続された、互いに逆導電型をなす第１及び第２の各差動対で構成されると共に、第１の差動対の出力電圧を増幅して出力する第１の電圧増幅回路を備え、第１及び第２の各カレントミラー回路によって、第１の電圧増幅回路の出力信号と第２の差動対からの出力信号を合成して出力するようにした。このことから、第１の電圧増幅回路で第１の差動対の出力電圧を増幅することができると共に、第１及び第２の各差動対の出力信号を合成することができ、広範囲の入力電圧に対して利得を増大させることができる。
【００８７】
このため、例えば負帰還回路を有する増幅回路に使用した場合、出力誤差を小さくすることができ、入力電圧の変化に対する出力誤差の変化を低減させることができ、増幅性能を向上させることができる。負帰還をかけたときの差動増幅回路が高利得であることは、出力に外来的な誤差要因が混入した場合においても、高利得によって影響を小さくすることができる。また、入力電圧において、第１及び第２の各差動対によるそれぞれの利得が合成されるため、電源電圧範囲の中間レベル付近の電圧が入力されたときに最も利得が大きくなり、電源電圧付近の入力電圧では一方の差動対による利得のみになるので得られる利得が小さくなるといったように、入力電圧の変化によって利得が変動するが、電源電圧範囲の入力電圧に対して全体的に利得を大きくすることができ、負帰還をかけての使用する場合等で出力誤差を小さくすることができる。
【００８８】
また、前記第１及び第２の各カレントミラー回路を、カスコード接続されたトランジスタでそれぞれ形成するようにしたことから、第２の差動対が作動するときに得られる利得を増大させることができると共に、出力電圧が変化しても電流量が変化しにくい高精度のカレントミラー回路を構成することができる。
【００８９】
一方、第１及び第２の各カレントミラー回路における各出力電圧を増幅して対応する第１及び第２の各出力端子にそれぞれ出力する第２の電圧増幅回路を備えるようにしてもよく、このようにした場合においても、第２の差動対が作動するときに得られる利得を増大させることができる。
【００９０】
具体的には、第２の電圧増幅回路を、制御電極に所定の定電圧Ｖｃ２が印加され、対応する前記第１及び第２の各カレントミラー回路の出力電圧を増幅して出力する１対のトランジスタで形成するようにしたことから、簡単な回路で、第２の差動対が作動するときに得られる利得を増大させることができる。
【００９１】
また、制御電極に所定の定電圧Ｖｃ１が印加され、第１の差動対の対応する出力電圧を増幅して出力する１対のトランジスタで第１の電圧増幅回路を形成するようにしたことから、簡単な回路で、第１の電圧増幅回路を形成することができる。
【００９２】
また、第１の電圧増幅回路の各出力端から出力される電流を第１の電源端子にそれぞれバイパスして第１の電圧増幅回路に対する電流供給を行う電流供給回路を備えるようにしたことから、第２の差動対の動作が停止したときにおいても、第１の電圧増幅回路が所定の電圧増幅を行うようにすることができる。
【００９３】
この場合、制御電極に所定の定電圧Ｖｃ３が印加され、第１の電圧増幅回路から出力される各電流を対応して第１の電源端子にバイパスする１対のトランジスタで前記電流供給回路を形成したことから、簡単な回路で、電流供給回路を形成することができる。
【００９４】
また、電流供給回路は、第１の電圧増幅回路の各出力端から出力される電流を、対応する第１及び第２の各カレントミラー回路を介して第１の電源端子にそれぞれバイパスし、第１の電圧増幅回路に対する電流供給を行うようにした。このようにすることにより、第２の差動対の動作が停止したときにおいても、第１の電圧増幅回路が所定の電圧増幅を行うようにすることができると共に、第２の差動対が作動しているときは、第１の電圧増幅回路への電流供給動作を停止することができ、消費電流の低減を図ることができる。
【００９５】
この場合、制御電極に所定の定電圧Ｖｃ４が印加され、第１の電圧増幅回路の各出力端と対応する第１及び第２の各カレントミラー回路の入力端との間に接続された１対のトランジスタで前記電流供給回路を形成したことから、簡単な回路で、電流供給回路を形成することができる。
【００９６】
具体的には、所定の定電圧Ｖｃ４を、第２の差動対からの電流出力が停止すると電流供給回路の各トランジスタがオンして作動する電圧にしたことから、第２の差動対が動作を停止したときだけ、第１の電圧増幅回路に電流供給を行うことができる。
【００９７】
更に、第１及び第２の各出力端子の電圧を増幅して出力する出力回路を備えるようにしたことから、更に利得を増大させることができ、電源電圧範囲の電圧を出力させることができる。また、前段の回路で利得の増大を行っていることから、簡単な回路で出力回路を形成することによって、所望の利得を得ることができると共に、用途によって最適な出力特性を得るように設定することができる。例えば、電流吐き出し専用、電流吸い込み専用若しくは両方、又は出力負荷が抵抗か容量かの状態によって、出力特性を変えることができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態における差動増幅回路の概略の構成例を示したブロック図である。
【図２】  図１の差動増幅回路１をＣＭＯＳ集積回路で構成した場合の回路例を示した図である。
【図３】  図１の差動増幅回路１をＣＭＯＳ集積回路で構成した場合の他の回路例を示した図である。
【図４】  図２及び図３で示した演算増幅器６０の利得特性の例を示した図である。
【図５】  図１〜図３の差動増幅回路１を使用して形成したボルテージフォロワの入出力特性例を示した図である。
【図６】  図２又は図３の演算増幅器６０でボルテージフォロワを形成した例を示す図である。
【図７】  図２又は図３の演算増幅器６０で非反転増幅器を形成した例を示す図である。
【図８】  本発明の第２の実施の形態における差動増幅回路の概略の構成例を示したブロック図である。
【図９】  図８の差動増幅回路１ａをＣＭＯＳ集積回路で構成した場合の回路例を示した図である。
【図１０】  図８の差動増幅回路１ａをＣＭＯＳ集積回路で構成した場合の他の回路例を示した図である。
【図１１】  本発明の第３の実施の形態における差動増幅回路の概略の構成例を示したブロック図である。
【図１２】  図１１の差動増幅回路１ｂをＣＭＯＳ集積回路で構成した場合の回路例を示した図である。
【図１３】  図１１の差動増幅回路１ｂをＣＭＯＳ集積回路で構成した場合の他の回路例を示した図である。
【図１４】  本発明の第４の実施の形態における差動増幅回路の概略の構成例を示したブロック図である。
【図１５】  図１４の差動増幅回路１ｃをＣＭＯＳ集積回路で構成した場合の回路例を示した図である。
【図１６】  図１４の差動増幅回路１ｃをＣＭＯＳ集積回路で構成した場合の他の回路例を示した図である。
【図１７】  従来における差動増幅回路の概略の構成例を示したブロック図である。
【図１８】  図１７の差動増幅回路１００をＣＭＯＳ集積回路で構成した場合の回路例を示した図である。
【図１９】  図１７の差動増幅回路１００を使用した演算増幅器で形成した非反転増幅器の例を示した図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ  差動増幅回路
２  第１の差動対
３  負荷回路
４  第１の電流源
５  第１の電圧増幅回路
６  第２の差動対
７  第２の電流源
８，８ａ  第１のカレントミラー回路
９，９ａ  第２のカレントミラー回路
１０，８５  電流供給回路
５０  出力回路
６０，６０ａ，６０ｂ，６０ｃ  演算増幅器
８１  第２の電圧増幅回路
Ｖ１  第１の電源端子
Ｖ２  第２の電源端子
Ｉｎ１  第１の入力端子
Ｉｎ２  第２の入力端子
ＯＵＴ１  第１の出力端子
ＯＵＴ２  第２の出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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