(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板中に設けられた第１導電型のウエルと、
前記ウエル中に設けられた一対の素子分離領域と、
前記ウエルの上部に、前記一対の素子分離領域に挟まれて設けられた第２導電型の不純物拡散層と、
前記不純物拡散層の側面、前記ウエルの側面及び前記素子分離領域の側面に接触され、底部が前記不純物拡散層の下面よりも深い位置にある第１接続電極と、
前記不純物拡散層上面に接触され、前記第１接続電極と分離された第２接続電極とを有することを特徴とする半導体装置。
【請求項２】
前記不純物拡散層はソースであることを特徴とする請求項１の半導体装置。
【請求項３】
前記不純物拡散層がソースとなり、複数個設けられ、複数個のドレイン及びゲートとをさらに有して、トランジスタを形成し、前記トランジスタを複数個有するメモリセルアレイをさらに有し、前記第１及び第２接続電極はメモリセルアレイ内の各トランジスタのソースごとにひとつずつ設けられていることを特徴とする請求項１記載の半導体装置。
【請求項４】
第１導電型のウエルを備えた半導体基板上に第１導電性膜を形成する工程と、
一対の素子分離領域形成予定領域上方の前記第１導電性膜以外の前記第１導電性膜上にレジストを形成する工程と、
前記レジストをマスクとして、前記レジストが上方に形成されていない部分の前記第１導電性膜及びその直下の前記ウエルの一部を除去して開口部を形成する工程と、
除去された前記第１導電性膜及び前記ウエル中の開口部に絶縁物を埋め込み、素子分離領域を形成する工程と、
不純物拡散層形成領域に対応する前記素子分離領域の側面をエッチングして、前記ウエルの側面を露出させる工程と、
前記露出したウエルの側面と前記素子分離領域の側面間に導電体を埋め込み第１接続電極を形成する工程と、
不純物拡散層形成予定領域に対応する前記第１導電性膜を除去する工程と、
前記第１導電性膜が除去された領域に対応する前記ウエル中に前記第１接続電極の底部より浅い底部を有する第２導電型の不純物拡散層を形成して、前記第１接続電極と接続する工程と、
前記不純物拡散層上面と接触し、前記第１接続電極と分離された第２接続電極を形成する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ウエルと不純物拡散層への接続コンタクトを有する半導体装置に係り、特にウエルと不純物拡散層とを同電位に設定する高集積化された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
年々、高集積化の進む半導体装置においては、特に半導体記憶装置において、メモリセル素子数が増大し、メモリセルアレイの領域面積が増大している。
【０００３】
ここで、従来の電気的一括消去可能なノア型フラッシュメモリの平面図を図１４に示す。メモリセルアレイには多数個のセルトランジスタが碁盤目状に形成されている。すなわち、図１４の左右方向に互いに平行にメモリセルゲート５０が複数本形成されている。このメモリセルゲート５０に直交して、複数本の素子分離領域３が形成されている。
【０００４】
これらメモリセルゲート５０と素子分離領域３が形成されていない部分は半導体基板１が露出している。メモリセルゲート５０の図１４中における長手面の一方側に接してソース又はドレインの一方が形成され、他方側にソース・ドレインの他方が形成されている。各ソース・ドレインは素子分離領域で分断されている。
【０００５】
各ドレイン１１には、ドレイン接続電極１２が形成され、各ドレイン１１への電位の供給が行われる。
【０００６】
各ソース１３には、ソース接続電極１４が形成され、各ソース１３への電位の供給が行われる。
【０００７】
なお、この図１４における“Ｉ−Ｊ”線上での断面が図３に相当する。この図３はドレイン１１周辺の構造を示しているが、図１４に置ける“Ｋ−Ｌ”線上のソース１３周辺の構造も図３に示される構造とドレインをソースに置き換えた同様の構造となっている。
【０００８】
図３に示されるようにドレイン１１は一対の素子分離領域３に挟まれて形成されている。このドレイン１１の一部分に接触して、上方にドレイン接続電極１２が形成されている。１対の素子分離領域に挟まれたドレイン１１上の一部分のみにドレイン接続電極１２は存在する。
【０００９】
ノア型フラッシュメモリでは、高密度にメモリセルを並べるため、それぞれ隣り合うメモリセルごとに、ソースおよびドレインのコンタクトを共用し、セル占有面積を縮小している。また、ウェルに電位を与える為のウェルコンタクトは、セルアレイ内にはなく、セルアレイ外周部にある。このようにソース接続電極とドレイン接続電極は同一形状となっている。
【００１０】
次に、ノア型フラッシュメモリの動作原理を説明する。まず、消去方法では、ドレイン、ソースおよびウェルに１０Ｖ程度の正の電位Ｖeを、ゲートに−８Ｖ程度の負の電位Ｖgeを与え、フローティングゲート中の電子を、チャネル側に引き抜く。この操作により、フローティングゲート中の電子が減少して、正の電荷が見かけ上増加し、セルトランジスタの閾値電圧が低下する。
【００１１】
次に、書き込み方法では、ソース及び、ウェルにアース電位Ｖgnd、ドレインに５Ｖ程度の電位Ｖdp、ゲートには８Ｖ程度の電位Ｖgpを与える。チャネルに電流が流れ、電流が流れることにより発生したホットエレクトロンをフローティングゲ−トに注入する。この操作によりフローティングゲート中の電子が増加し、セルトランジスタの閾値電圧が上昇する。
【００１２】
次に、読み出し方法は、ソース及び、ウェルにアース電位Ｖgnd、ドレインに１Ｖ程度電位のＶdr、ゲートには５Ｖ程度の電位Ｖgrを与える。この状態で、消去状態のセルではセルトランジスタの閾値電圧がゲート電圧Ｖgrより低いためドレインからソースに電流が流れる。また、書き込み状態のセルではセルトランジスタの閾値電圧がゲート電圧Ｖgrより高い為、ドレインからソースに電流が流れない。
【００１３】
このように、ドレイン電流の有無により、セルの値を判別することができる。
【００１４】
【発明が解決しようとする課題】
以上のような従来の半導体装置の製造方法では、以下の課題が生じる。
【００１５】
従来の半導体記憶装置においては、ウェルに電位を与える為のウェルコンタクトは、メモリセルアレイ内にはなく、メモリセルアレイ外周部にある。
【００１６】
ウェルの電位を固定するコンタクトがセルアレイ内にない為、消去時にウェルに電位を与えるときセルアレイ中央部の電位が安定するまで時間がかかる。
【００１７】
また、書き込み時に、ドレインに比較的大きな電流を流すためウェル電流が増加し、セルアレイ中央部のウェル電位が不安定になりやすいなど、セルの動作が不安定になる要因となる。
【００１８】
特に、大規模化が進んだ半導体記憶装置ではメモリセルアレイからウエルへ電位を供給するコンタクトまでの距離が増大してしまい、上記の課題が顕著なものとなる。
【００１９】
一方で、セルアレイ内にウェルのコンタクトを作成すると、各メモリセル間の距離を大きくして、その拡大された隙間にコンタクト領域を設けることになり、セルアレイの面積が大きくなってしまう。
【００２０】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００２１】
特に、本発明の目的は、不純物拡散層へ電位を与える単位で、ウエルへ同一電位を与えることができ、ウエル電位を安定化し、高集積化された半導体装置及びその製造方法を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板と、前記半導体基板中に設けられた第１導電型のウエルと、前記ウエル中に設けられた一対の素子分離領域と、前記ウエルの上部に、前記一対の素子分離領域に挟まれて設けられた第２導電型の不純物拡散層と、前記不純物拡散層の側面、前記ウエルの側面及び前記素子分離領域の側面に接触され、底部が前記不純物拡散層の下面よりも深い位置にある第１接続電極と、前記不純物拡散層上面に接触され、前記第１接続電極と分離された第２接続電極とを有する半導体装置である。
【００２４】
さらに、本発明の別の特徴は、第１導電型のウエルを備えた半導体基板上に第１導電性膜を形成する工程と、一対の素子分離領域形成予定領域上方の前記第１導電性膜以外の前記第１導電性膜上にレジストを形成する工程と、前記レジストをマスクとして、前記レジストが上方に形成されていない部分の前記第１導電性膜及びその直下の前記ウエルの一部を除去して開口部を形成する工程と、除去された前記第１導電性膜及び前記ウエル中の開口部に絶縁物を埋め込み、素子分離領域を形成する工程と、不純物拡散層形成領域に対応する前記素子分離領域の側面をエッチングして、前記ウエルの側面を露出させる工程と、前記露出したウエルの側面と前記素子分離領域の側面間に導電体を埋め込み第１接続電極を形成する工程と、不純物拡散層形成予定領域に対応する前記第１導電性膜を除去する工程と、前記第１導電性膜が除去された領域に対応する前記ウエル中に前記第１接続電極の底部より浅い底部を有する第２導電型の不純物拡散層を形成して、前記第１接続電極と接続する工程と、前記不純物拡散層上面と接触し、前記第１接続電極と分離された第２接続電極を形成する工程とを有する半導体装置の製造方法である。
【００２６】
【発明の実施の形態】
次に，図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には、同一又は類似の符号を付している。ただし、図面は模式的なものであり，厚みと平面寸法との関係、各層の厚みの比率等は、現実のものとは異なる。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
【００２７】
（第１の実施の形態）
図１乃至図５を用いて本実施の形態を説明する。図１には本実施の形態におけるソースへの接続電極とウエルへの接続電極の構成が示される。図１に示されるように、半導体基板１上には、低濃度不純物が拡散されたウエル領域２が形成されている。
【００２８】
このウエル領域２中に一対の素子分離領域３に挟まれて、ソース４が形成されている。ソース４はウエル２とは反対導電型の高濃度不純物拡散層である。
【００２９】
このソース４の下方面以外の周囲を取り囲むようにソース接続電極５が形成されている。ウエル２上方や素子分離領域３上には、層間絶縁膜６が形成されている。
【００３０】
ソース接続電極５はソース配線７により、他の素子分離領域に挟まれて形成されている他のソースと接続されている。
【００３１】
このように、ソース接続電極５が素子分離領域３にかかるようにソース４の拡散層幅より大きく、ソース４の拡散層深さより深く開口することで、ソース４の拡散層及び、ウェル２がむき出しにされて、導体である金属等が接続電極として埋め込まれて、ソース４及びウェル２に同時に電位を与えることが可能となっている。
【００３２】
図２に本実施の形態をノア型フラッシュメモリに適用した場合のメモリセルアレイ領域の一部の上面図を示す。
【００３３】
メモリセルアレイには多数個のセルトランジスタが碁盤目状に形成されている。すなわち、図２の左右方向に互いに平行にメモリセルゲート８が複数本形成されている。このメモリセルゲート８に直交して、複数本の素子分離領域９が形成されている。
【００３４】
これらメモリセルゲート８と素子分離領域９が形成されていない部分は半導体基板１０が露出している。メモリセルゲート８の長手面の一方側に接してソース又はドレインの一方が形成され、他方側にソース・ドレインの他方が形成されている。各ソース・ドレインは素子分離領域で分断されている。
【００３５】
各ドレイン１１には、ドレイン接続電極１２が形成され、各ドレイン１１への電位の供給が行われる。
【００３６】
各ソース１３には、ソース接続電極１４が形成され、各ソース１３への電位の供給が行われる。
【００３７】
なお、この図２における“Ａ−Ｂ”線上での断面が図１に相当する。すなわち、“Ａ−Ｂ”線上では、ソース１３を挟む一対の素子分離領域９がソース接続電極１４が形成されていない部分と比べて素子分離領域の幅が狭められていて、その狭められた領域にソース接続電極１４が形成されている。
【００３８】
図２における“Ｃ−Ｄ”線上での断面が図３に相当する。ドレイン１１は一対の素子分離領域３に挟まれて形成されている。このドレイン１１の一部分に接触して、上方にドレイン接続電極１２が形成されている。ソース１３とは異なり、ドレイン１１は素子分離領域１３の形状はドレイン接続電極１２周辺で変化はない。すなわち、図３のように１対の素子分離領域に挟まれたドレイン１１上の一部分のみにドレイン接続電極１２は存在する。
【００３９】
図２で、“Ｅ−Ｆ”線上の断面が図４に示される。高密度にメモリセルを並べるため、それぞれ隣り合うメモリセルごとに、ソース４及びドレイン１１並びにそれぞれの接続電極７，１２を共用し、メモリセル占有面積を縮小して、高集積化された半導体記憶装置となっている。
【００４０】
すなわち、ソース４とドレイン１１の間のウエル２上にトンネル酸化膜１７を介してフローティングゲート１８が形成されている。このフローティングゲート１８上には、電極間絶縁膜１９を介してコントロールゲート２０が形成されている。また、ソース接続電極７上には、図４中の紙面に表から裏面方向へ直線的に形成されたソース配線２１が接続されている。
【００４１】
また、ドレイン接続電極１２上には、ドレイン接続プラグ２２を介して、ドレイン引出し配線２３が接続されている。このドレイン引出し配線２３上には、ソース配線２１より上層の配線層を用いて、図４中の紙面に表から裏面方向へ直線的に形成されたドレイン配線２４が形成されている。
【００４２】
本実施の製造方法を図５及び図６を用いて説明する。
【００４３】
図５及び図６に示される断面は図１に相当する断面での製造工程を示すものである。図５に示されるように、シリコンからなる半導体基板１上に、ウエル２を設け、各ソース、ドレインを分離する素子分離領域３を形成する。この素子分離領域３に挟まれて、ソース４及びドレイン１１をウエル２中に形成する。ウエル２及び素子分離領域３上に層間絶縁膜６を形成する。
【００４４】
次に、層間絶縁膜６上にフォトレジスト２５を全面に塗布した後、ドレイン１１及びソース４の上方以外をフォトマスクによりパターニングする。すなわち、ドレイン１１上方には後の工程で製造されるドレイン１１との接続電極の大きさに応じたドレイン接続電極開口２６が形成される。また、ソース４上方には後の工程で製造されるソース４との接続電極の大きさに応じたソース接続電極開口２７が形成される。
【００４５】
図６に示されるように、このフォトレジスト２５をマスク材として、層間絶縁膜６をＲＩＥ（Reactive Ion Etching）法等を用いることにより、除去する。半導体基板１の材料であるシリコンと層間絶縁膜６の材料であるシリコン酸化膜との、ＲＩＥ実施時の選択比を大きくとることで、半導体基板１をエッチングせずに層間絶縁膜６を選択的に除去できる。
【００４６】
ここで、ソース４では、素子分離領域３をソース４の拡散層深さよりも深く、かつ、半導体基板１中のウエル２中のソース４の拡散層がなくならないようにＲＩＥ法でエッチングすると、半導体基板１の側面とソース４の拡散層表面及び側面がむき出しになる。
【００４７】
ドレイン１１では、ドレイン接続電極開口径に応じた開口がドレイン１１表面を露出させる。すなわち、ドレイン１１近傍では、層間絶縁膜６から素子分離領域３は露出することはない。
【００４８】
このように形成された層間絶縁膜６内の開口部にソース及びドレイン接続電極配線材料の金属等を埋め込むと、ドレイン１１、ソース４とウェル２それぞれに接続される接続電極を形成することができる。すなわち、従来、形成されていなかったソース４下方のウエル２への接続電極をウエル２側面から接触させて形成することができる。
【００４９】
ここで、接続電極としては、チタンナイトライド薄膜やタングステンなどが利用できる。
【００５０】
以後、金属配線層、および表面保護層などを順次形成して、半導体記憶装置が形成できる。
【００５１】
なお、図４に示される断面での素子分離領域形成、ゲート電極形成は図５に表れる工程の前に、従来通りに形成される。
【００５２】
本実施の形態によれば、フラッシュメモリのメモリセルアレイのウェルの電位を固定する構造をメモリセルアレイ中に多量に作成できる為、消去動作時にウェルに電位を与えた場合であっても、セルアレイ中央部でも短い時間で安定させることが可能となる。また、書き込み動作時にドレインに比較的大きな電流を流してもウェル電位が安定するなど、セルの動作が安定する。
【００５３】
また、ウエル接続電極をセルアレイ中のソース部分に多量に作成しても、ソース接続電極を兼用していて、素子分離領域の一部分のみを利用しているため、セルアレイの面積が大きくならない。
【００５４】
本実施の形態によれば、素子分離領域にはさまれたソース領域の面積を増加させることなく、ウエル領域との接続電極をソース領域ごとに設けることができる。
【００５５】
ノア型フラッシュメモリにおいては、ソース領域は半導体記憶装置のメモリセルアレイ内のトランジスタ数の半分の個数分、備えられていて、各ソースごとに接続電極が設けられれば、たとえウエルと接続電極との接触面積が微細な場合でも、ソースの個数分、ウエルとの接触が行える。
【００５６】
このため、メモリセルアレイ内のウエルへの電位を十分に行え、ウエル電位を安定化することができる。すなわち、フラッシュメモリでは、隣接するセルトランジスタ同士で、ソース・ドレインを共通化しているため、ソースの個数はセルトランジスタの個数の半分となる。
【００５７】
このように本実施の形態では、メモリセルアレイに設けられたセルトランジスタの個数の半分の個数分、ウエルへの接続電極を設けて、セルアレイ中のウエル電位の安定化を図ることができる。
【００５８】
特に、フラッシュメモリに本実施の形態を適用することで、書き込み時にウエル電位の安定化が図られ、書き込みがなされたトランジスタの閾値を正確に設定、正確な書き込み動作を行うことが可能となる。さらに消去時には、早期にメモリウエルの電位を安定化でき、消去動作の高速化が可能である。
【００５９】
（第１の実施の形態の変形例）
図７に本実施の形態の変形例のソース接続電極部分が示されるように、ウエル２との接続電極を兼用するソース接続電極３０はソース４に対して素子分離領域３の片側だけに接して、設けることも可能である。このような構成を用いても第１の実施の形態同様の効果を得ることができる。
【００６０】
（第２の実施の形態）
図８に本実施の形態のソースの接続電極の断面図を示す。ドレイン接続電極の形状は第１の実施の形態同様であり、平面図は従来技術における平面図である図１４と同様の形状となる。
【００６１】
図８に示されるように、半導体基板１上にウエル２が形成されていて、このウエル２上方にソース４が形成されている。ソース４をはさみ込むように一対の素子分離領域３１が形成されている。
【００６２】
ここで、素子分離領域３１はその底部よりもその上部の幅が小さく形成され、その側辺は半導体基板表面に対して、斜めに形成されている。この素子分離領域３１の側面に接して、ウエル接続電極３２が形成されている。
【００６３】
このウエル接続電極３２はその深さがソース４の拡散層深さよりも深く形成されていて、ウエル２及びソース４と接触している。ソース４上にはソース接続電極３３が形成され、ソース４に電位を与える。このソース接続電極３３はソース４の露出した表面の一部分のみに接触して形成されている。
【００６４】
次に、本実施の形態の製造方法を図９乃至図１３を用いて説明する。
【００６５】
図９に示されるように、半導体基板１上にウエル２を形成し、このウエル２上にゲート酸化膜３４を形成する。このゲート酸化膜３４上にフローティングゲート材３５を形成する。このフローティングゲート材３５はポリシリコン等が利用できる。
【００６６】
次いで、フローティングゲート材３５上にハードマスク材３６を形成する。ハードマスク材３６は例えば、窒化シリコン等が利用できる。このハードマスク材３６上にフォトレジスト３７を形成する。なお、フォトレジストのみでエッチング処理が行える場合は、特にハードマスク材を使用しなくてもよい。
【００６７】
この形成したフォトレジスト３７を素子分離領域形成予定領域に開口を設けるようにパターニングを行う。この際、開口部下に後の工程で形成する凹部内に埋め込む膜のエッチングレートが速くなりやすいパターンが形成される。
【００６８】
このパターン化されたフォトレジスト３７をマスクとして、ＲＩＥ法などでエッチングが行われる。フォトレジストをマスクとして、ハードマスク材をＲＩＥ法等により加工し、レジストを剥離して、フォトレジストのパターンに対応したハードマスクのパターンを形成する。
【００６９】
こうして、ハードマスク材のパターンをマスクとして、ＲＩＥ法などによるエッチングを行い、フォトレジスト開口部下のハードマスク材３６、フローティング材３５、ゲート酸化膜３４が除去される。さらに半導体基板１上のウエル２も除去されて、凹部３８が形成される。
【００７０】
この時、ＨＤＰ−ＣＶＤ法の特性により、ウェットエッチングのエッチングレートが速い膜がソース形成予定領域側面に堆積する。ＣＭＰ（Chmeical  Vapor  Deposition）法を用いて表面を平坦にし、ハードマスク材３６をウェットエッチングを用いて除去する。
【００７１】
半導体基板１全面に素子分離領域の埋め込み材として例えば、シリコン酸化物をＨＤＰ−ＣＶＤ（High  Density  Plasma  Chemical  Vapor  Deposition）を用いて堆積する。
【００７２】
次に、図１１に示されるように、素子分離領域３９を形成した後、ソース拡散層（図示せず）より深くなるところまで、素子分離領域３９側面の半導体基板１をむき出しにする。自然酸化膜とウェットエッチングのエッチングレートが速い膜を除去するためにウェットエッチングが行われる。
【００７３】
次に、図１２に示されるように、全面にゲート材料であるリンをドープしたポリシリコン膜などからなる追加フローティングゲート材４０を形成し、むき出しにされた素子分離領域３９側面にポリシリコン膜４０を埋め込み、ソース及びウェルに同時に電位を与える接続電極を形成する。
【００７４】
メモリセルゲート形成予定領域以外の追加フローティングゲート材４０は除去するが、素子分離領域３９と半導体基板１との間に埋め込まれたポリシリコン膜４０は残存する。
【００７５】
この後で、スリット、メモリセルゲートを加工し、ソース、ドレイン、層間絶縁膜、金属配線層、及び表面保護層などを形成する。
【００７６】
ここで、本実施の形態の平面図が図１３に示される。素子分離領域３９が複数本、互いに平行に直線的に配置されている。この素子分離領域３９の間に半導体基板１上のウエル２が露出している。この露出したウエル２中にはソース４１、ドレイン１１が形成されている。
【００７７】
ソース４１においては、素子分離領域３９の幅が一部分、他の領域に比べて狭く形成されている。素子分離領域３９に直交するようにメモリセルゲート４３が直線的に複数本形成されている。このメモリセルゲート４３の長手面に沿って、一方側にソース４１が形成され、他方側にドレイン１１が形成されている。
【００７８】
この図１３中の“Ｇ−Ｈ”線上での断面が図８に相当する。
【００７９】
本実施の形態においても第１の実施の形態同様の効果を有することができる。
【００８０】
なお、上記実施の形態では、ソースとウエルを同一電位に設定する構成を説明したが、ソース以外の領域とウエルとを同一電位に設定する半導体装置に適用することも可能である。
【００８１】
上記実施の形態では、ノア型フラッシュメモリについて説明したが、本発明はノア型フラッシュメモリに限られるものではなく、ウエルに不純物拡散層と同一電位を与える他の半導体装置にも適用できる。
【００８２】
【発明の効果】
本発明によれば、不純物拡散層へ電位を与える単位で、ウエルへ同一電位を与えることができ、ウエル電位を安定化し、高集積化された半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態である半導体装置の構造を示す図２における“Ａ−Ｂ”線上の断面図。
【図２】  本発明の第１の実施の形態である半導体装置の構造を示す平面図。
【図３】  本発明の第１の実施の形態である半導体装置の構造を示す図２に置ける“Ｃ−Ｄ”線上での断面図。
【図４】  本発明の第１の実施の形態である半導体装置の構造を示す図２における“Ｅ−Ｆ”線上での断面図。
【図５】  本発明の第１の実施の形態である半導体装置の製造方法の一工程を示す断面図。
【図６】  本発明の第１の実施の形態である半導体装置の製造方法の一工程を示す断面図。
【図７】  本発明の第１の実施の形態の変形例である半導体装置の構造を示す断面図。
【図８】  本発明の第２の実施の形態を示す図１３における“Ｇ―Ｈ”線上の断面図。
【図９】  本発明の第２の実施の形態である半導体装置の製造方法の一工程を示す断面図。
【図１０】  本発明の第２の実施の形態である半導体装置の製造方法の一工程を示す断面図。
【図１１】  本発明の第２の実施の形態である半導体装置の製造方法の一工程を示す断面図。
【図１２】  本発明の第２の実施の形態である半導体装置の製造方法の一工程を示す断面図。
【図１３】  本発明の第２の実施の形態である半導体装置の構成を示す平面図。
【図１４】  従来の半導体装置の構造を示す平面図。
【符号の説明】
１、１０、４２  半導体基板
２  ウエル
３、９、３１、３９  素子分離領域
４、１３、４１  ソース
５、１４、３３  ソース接続電極
６  層間絶縁膜
７、２１、３０  ソース配線
８、４３  メモリセルゲート
１１  ドレイン
１２  ドレイン接続電極
１７、３４  ゲート酸化膜
１８  フローティングゲート
１９  電極間絶縁膜
２０  コントロールゲート
２２  ドレイン接続電極プラグ
２３  ドレイン接続電極連結配線
２４  ドレイン配線
２５、３７  フォトレジスト
２６  ドレイン開口部
２７  ソース開口部
３２  ウエル接続電極
３５  フローティングゲート材
３６  ハードマスク材
３８  凹部
４０  追加フローティングゲート材
【図１】
0004363776.tif 000002
【図２】
0004363776.tif 000003
【図３】
0004363776.tif 000004
【図４】
0004363776.tif 000005
【図５】
0004363776.tif 000006
【図６】
0004363776.tif 000007
【図７】
0004363776.tif 000008
【図８】
0004363776.tif 000009
【図９】
0004363776.tif 000010
【図１０】
0004363776.tif 000011
【図１１】
0004363776.tif 000012
【図１２】
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【図１３】
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【図１４】
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