(57)【特許請求の範囲】
【請求項１】
半導体基板の表面に不純物層を形成する工程と、
前記半導体基板の上面全体に絶縁層を形成する工程と、
前記不純物層上に第1コンタクトホールを形成する工程と、
前記第1コンタクトホールの内部及び前記絶縁層の上面に第1ポリシリコン層を形成する工程と、
前記第1ポリシリコン層に砒素イオンをドーピングする工程と、
前記第1ポリシリコン層上にタングステンシリサイド膜を蒸着する工程と、
アニーリングにより、前記第1ポリシリコン層にドーピングされた前記砒素イオンを、前記タングステンシリサイド膜に拡散させる工程と、
前記タングステンシリサイド膜及び前記第1ポリシリコン層をパターニングして、前記第1コンタクトホールの内部及び前記絶縁層の上面一部を覆う第1ポリシリコン層パターン及びタングステンシリサイド膜パターンを順次形成する工程と、
前記タングステンシリサイド膜パターン及び前記絶縁層の上面に第1絶縁膜を形成する工程と、
該第1絶縁膜の上面に第2絶縁膜を形成する工程と、
前記半導体基板を熱処理することにより、前記砒素イオンを、前記タングステンシリサイド膜から前記第１絶縁膜に拡散させる工程と、
前記タングステンシリサイド膜パターンの一部が露出されるように、前記タングステンシリサイド膜パターン上の所定部位に第2コンタクトホールを形成して、第1絶縁膜パターン及び第2絶縁膜パターンを形成する工程と、
前記タングステンシリサイド膜パターンに当接する前記第1絶縁膜パターンを除去してタングステンシリサイド膜パターンと第2絶縁膜パターン間に空隙を形成する工程と、
前記第2絶縁膜パターンの上面一部並びに、前記第2コンタクトホールの内側壁面及び前記空隙の内側壁面を包含した前記タングステンシリサイド膜パターンの上面に下部電極を形成する工程と、前記下部電極の表面に誘電体層を形成する工程と、
該誘電体層の表面を包含した前記第2絶縁膜パターンの上面に上部電極を形成する工程と、を順次行うことを特徴とする大容量キャパシタの製造方法。
【請求項２】
前記第2絶縁膜は、リン化ホウ素シリケートガラス膜であることを特徴とする請求項1記載の大容量キャパシタの製造方法。
【請求項３】
前記タングステンシリサイド膜パターンに当接する前記第1絶縁膜パターンを除去する工程では、前記半導体基板をフッ化水素溶液に浸漬する工程と、前記半導体基板を緩衝酸化エッチング溶液に浸漬する工程とが順次行われることを特徴とする請求項1記載の大容量キャパシタの製造方法。
【請求項４】
前記誘電体層を形成する工程は、前記キャパシタの下部電極を酸化する工程であることを特徴とする請求項1記載の大容量キャパシタの製造方法。
【請求項５】
前記誘電体層を形成する工程は、窒素ガスを用い化学気相蒸着を施してシリコン窒化膜を形成する工程であることを特徴とする請求項1記載の大容量キャパシタの製造方法。
【請求項６】
前記アニーリングは、前記半導体基板を850℃〜950℃の温度に維持した状態で実施することを特徴とする請求項1記載の大容量キャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子用キャパシタの製造方法に関し、特に、大容量で信頼性の高いキャパシタの製造を可能にする大容量キャパシタの製造方法に関する。
【０００２】
【従来の技術】
近年、半導体製造技術の高集積化に伴い、半導体素子の容積の縮小化に伴うキャパシタの容量の減少に対処するため、キャパシタの半導体基板上の占有面積を減らしつつ容量を増加させる為の研究が盛んに行なわれている。
【０００３】
このような大容量キャパシタの一例として、ノード電極を半導体基板上の不純物層に接続させて、ゲート電極上方まで延長形成し、該ノード電極上に誘電体層及びプレート電極を形成した積層型キャパシタが提案されており、その積層型キャパシタの例として、ピン型キャパシタが広く用いられている。
【０００４】
そして、従来のピン型キャパシタにおいては、図2(g)に示すように、半導体基板1上にゲート絶縁膜2を介してゲート電極3が形成され、該ゲート電極3の両側の半導体基板1の表面に不純物層4が形成され、前記ゲート電極3の上面に絶縁層5が形成され、前記不純物層4中の何れかの部位でキャパシタのノード電極30に接続され、該ノード電極30は斜め方向にゲート電極3の上方まで延長され、その表面に誘電体層31及びキャパシタのプレート電極32が形成されて構成されていた。
【０００５】
以下、このように構成された従来のピン型キャパシタの製造方法について図面を用いて説明する。
先ず、図2(a)に示すように、半導体基板1上にゲート絶縁膜2及びゲート電極3を順次形成し、該ゲート電極3の両側の半導体基板1の表面に不純物層4を形成した後、図2(b)に示したように、前記半導体基板1の全体構造物上に絶縁層5を形成する。
【０００６】
その後、前記絶縁層5上に第１絶縁膜6、第1ポリシリコン層7及び第２絶縁膜8を順次形成して多層膜10を形成するが、この場合、前記第１絶縁膜6、第２絶縁膜8は、前記第1ポリシリコン層7に対してエッチング選択比が大きい材料、例えば、化学気相蒸着法を施して蒸着するシリコン酸化膜を用いる。
【０００７】
その後、図2(c)に示すように、前記不純物層4が露出されるように、前記不純物層4上の多層膜10をエッチングしてコンタクトホール20を形成する。
その後、図2(d)に示すように、図2（c）の前記半導体基板1の全体上に第2ポリシリコン層９を形成し、不純物層4を覆ってコンタクトホール20の内側壁にまで延長した後、第1ポリシリコン層7と電気的に接続させる。
【０００８】
その後、図2(e)に示すように、前記第2ポリシリコン層9を包含した多層膜10に対し、キャパシタのノード電極形成用マスク（図示されず）を用いて乾式エッチングを施してパターニングを行う。
【０００９】
その後、湿式エッチングを施し前記第1ポリシリコン層７、及び第2ポリシリコン層9を残して第1絶縁膜６、及び第2絶縁膜8を除去し、図2(f)に示すように、ピン型キャパシタのノード電極30を形成する。
【００１０】
その後、図2(g)に示すように、前記ノード電極30の表面全体に誘電体層31を形成するが、この場合、図2(f)の半導体基板1の全体上にシリコン窒化膜（Si3N4）を蒸着させることにより誘電体層31を形成する。
【００１１】
この際、ガスを利用して化学気相蒸着を施すことにより、前記キャパシタのノード電極30の第1ポリシリコン層7と第2ポリシリコン層9間の空隙部に沿って第1ポリシリコン層７、及び第2ポリシリコン層9の表面全体に誘電体層31を形成することもできる。
【００１２】
又、前記キャパシタのノード電極30の第1ポリシリコン層７、及び第2ポリシリコン層9を酸化して、自己整合的に誘電体層31を形成することもできる。
その後、前記誘電体層31の表面にキャパシタのプレート電極32を形成するが、該プレート電極32はポリシリコン層であって、化学気相蒸着により形成される。
【００１３】
【発明が解決しようとする課題】
然るに、このような従来のピン型キャパシタ及びその製造方法においては、半導体素子の規格寸法の縮小化に伴い、リソグラフィ工程の解像力に対する要求も厳しくなり、製造工程におけるアラインメントの許容範囲が低下するという不都合があった。
【００１４】
又、湿式エッチングを施して、各ポリシリコン層間の絶縁層を除去するため、除去される絶縁層の上方或い下方に面したポリシリコンまで部分的に除去されることがあり、ピンを構成するポリシリコンが部分的に欠落することによってピンが離脱しやすくなり、半導体素子製品の不良率が増加するという不都合があった。
【００１５】
そこで、本発明は、このような従来の課題に鑑み、キャパシタ容量を増加させると共に、製造工程におけるアラインメントを容易にし、以て製品の信頼性を向上し得る大容量キャパシタの製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
このような目的を達成するため、本発明に係る大容量キャパシタの製造方法は、半導体基板の表面に不純物層を形成する工程と、前記半導体基板の上面全体に絶縁層を形成する工程と、前記不純物層上に第1コンタクトホールを形成する工程と、前記第1コンタクトホールの内部及び前記絶縁層の上面に第1ポリシリコン層を形成する工程と、前記第1ポリシリコン層に砒素イオンをドーピングする工程と、前記第1ポリシリコン層上にタングステンシリサイド膜を蒸着する工程と、アニーリングにより、前記第1ポリシリコン層にドーピングされた前記砒素イオンを、前記タングステンシリサイド膜に拡散させる工程と、前記タングステンシリサイド膜及び前記第1ポリシリコン層をパターニングして、前記第1コンタクトホールの内部及び前記絶縁膜の上面一部を覆う第1ポリシリコン層パターン及びタングステンシリサイド膜パターンを順次形成する工程と、前記タングステンシリサイド膜パターン及び絶縁層の上面に第1絶縁膜を形成する工程と、該第1絶縁層の上面に第2絶縁膜を形成する工程と、前記半導体基板を熱処理することにより、前記砒素イオンを、前記タングステンシリサイド膜から前記第１絶縁膜に拡散させる工程と、前記タングステンシリサイド膜パターンの一部が露出されるように、前記タングステンシリサイド膜パターン上の所定部位に第2コンタクトホールを形成して、第1絶縁膜パターン及び第2絶縁膜パターンを形成する工程と、前記タングステンシリサイド膜パターンに当接する前記第1絶縁膜パターンを除去してタングステンシリサイド膜パターンと第2絶縁膜パターンの間に空隙を形成する工程と、前記第2絶縁膜パターンの上面一部並びに、前記第2コンタクトホールの内側壁面及び前記空隙の内側壁面を包含した前記タングステンシリサイド膜パターンの上面にキャパシタの下部電極を形成する工程と、前記下部電極の表面に誘電体層を形成する工程と、該誘電体層の表面を包含した前記第2絶縁膜パターンの上面に上部電極を形成する工程と、を順次行うようになっている。
【００１７】
前記第2絶縁膜は、リン化ホウ素シリケートガラス膜であってもよい。
前記タングステンシリサイド膜パターンに当接する前記第1絶縁膜パターンを除去する工程では、前記半導体基板をフッ化水素溶液に浸漬する工程と、前記半導体基板を緩衝酸化エッチング溶液に浸漬する工程とを順次行ってもよい。
【００１８】
前記誘電体層を形成する工程は、前記キャパシタの下部電極を酸化する工程であってもよい。
前記誘電体層を形成する工程は、窒素ガスを用い化学気相蒸着を施してシリコン窒化膜を形成する工程であってもよい。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図1(a)〜(g)は、DRAMセルのキャパシタの製造方法を示す工程図であるが、本発明に係る大容量キャパシタの製造方法は、DRAMセルに限定されず、キャパシタを備えた通常の半導体素子にも適用することができる。
【００２０】
先ず、図1(a)に示すように、半導体基板1の上面所定部位にゲート絶縁膜2及びゲート電極3を順次形成し、該ゲート電極3の両側の半導体基板1の表面に不純物層4を形成する。尚、この不純物層4は一般にソース又はドレインになる。
【００２１】
その後、前記半導体基板1上の全体構造物上に絶縁層5を形成した後、該絶縁層5を部分的に除去して、前記不純物層4の所定領域に第1コンタクトホール50を形成し、該半導体基板1上の全体構造物の上面に化学気相蒸着を施して第1ポリシリコン層51を形成する。即ち、前記第1コンタクトホール50の内部及び絶縁層5の上面に前記第1ポリシリコン層51が形成される。
【００２２】
その後、前記第1ポリシリコン層51に対し、濃度が1×10１６〜5×10１６（dose）以上の砒素イオン（As+）を用いて80Kevのエネルギーでイオン注入を行うが、このようにイオン注入を施しておくと、後に前記第1ポリシリコン層51に接合される他の層との接触抵抗が低下される。
【００２３】
次いで、前記第1ポリシリコン層51に形成された自然酸化膜を除去した後、該第1ポリシリコン層51の上面にタングステンシリサイド膜（WSiX）52を形成するが、この場合、前記タングステンシリサイド膜52は、シラン（SiH４）ガス及びフッ化タングステン（WF６）ガスを用いて350〜400℃の温度下で低温化学気相蒸着を施して形成する。
【００２４】
その後、前記半導体基板1を850〜950℃の温度に維持し、窒素（N2）ガス雰囲気下で30分の間アニーリングするが、このようにアニーリングを施す間、前記第1ポリシリコン層51にドーピングされた砒素イオンがタングステンシリサイド膜52に拡散される。
【００２５】
その後、図1(c)に示したように、前記第1ポリシリコン層51及びタングステンシリサイド膜52をパターニングして、前記第1コンタクトホール50の内部、及び該第1コンタクトホール50に隣接する絶縁層5の上面の一部を残し、他の部分を除去することにより、第1ポリシリコン層パターン51a及びタングステンシリサイド膜パターン52aを形成する。
【００２６】
その後、図1(d)に示したように、図1(c)の半導体基板1の全体構造物上に、第1絶縁膜53及び第2絶縁膜54を順次形成する。この際、前記第1絶縁膜53は、約700℃の温度下で四エチルオルトシリケート（Tetra Ethyl Ortho Silicate、以下「TEOS」という）及び酸素（O2）ガスを用い、化学気相蒸着を施して形成されるシリコン酸化膜とする。又、前記第2絶縁膜54は、平坦化のための絶縁膜であって、通常、リン化ホウ素シリケートガラス（Boron Phosphorous SilicateGlass、以下「BPSG」という）又は、リン化シリケートガラス（Phosphorous Silicate Glass、以下「PSG」という）などを用いて形成する。また、第1絶縁膜53及び第2絶縁膜54を形成した後、熱処理により、砒素イオン(As+)を、タングステンシリサイドパターン52aから第1絶縁膜53に拡散させる。
【００２７】
その後、前記第2絶縁膜54の上面にコンタクトホール50に対応する部位にのみ開口部を有するマスク（図示されず）を用いてパターンを形成し、該コンタクトホール50の上面の前記第1絶縁膜53、及び第2絶縁膜54を順次除去して、第2コンタクトホール56を形成し、図1(e)に示したように、第1絶縁膜パターン53a及び第2絶縁膜パターン54aを形成する。
【００２８】
その後、図1(e)に示した構造の半導体基板をフッ化水素(HF)溶液に20秒〜60秒の間浸漬した後、緩衝酸化エッチング（buffered  oxide  etchant、即ち、酸化膜をエッチングするための溶液であって、フッ化水素(HF)溶液に緩衝剤としての水酸化アンモニウム(NH4OH)溶液を攪拌したもの、以下「BOE」という）溶液に45秒〜60秒の間浸漬すると、図1(f)に示すように、タングステンシリサイド膜パターン52a上のシリコン酸化膜(SiO2)が揮発されて、タングステンシリサイド膜パターン52aと第2絶縁膜パターン54a間に空隙55が形成される。
【００２９】
このような空隙55が形成される原理について、より詳しく説明すると次のようである。
即ち、前述の第1ポリシリコン層51に対するイオン注入工程により、第1ポリシリコン層パターン51aには砒素イオン（As+）が存在するようになるが、この砒素イオン（As+）は、後続する高温の熱処理工程において、タングステンシリサイド膜パターン52aを経て第1絶縁膜53に浸透する。従って、第1ポリシリコン層パターン51aの上方の第1絶縁膜53部位に砒素イオンが存在する状態で、図1(e)の工程として、フッ化水素(HF)溶液に半導体基板1を浸漬させると、前記第1絶縁膜パターン53a内の砒素イオン（As+）とフッ素イオン(F()とが結合する。
【００３０】
次いで、砒素イオン（As+）とフッ素イオン(F-)とが結合したフッ化砒素(AsF)は揮発性が強いため、タングステンシリサイド膜パターン52aに当接している第1絶縁膜パターン53aの部位が揮発して除去される。
【００３１】
更に、前記第1絶縁膜パターン53aとしてのシリコン酸化膜のシリコン(Si)とフッ化水素(HF)溶液のフッ素(F)とが結合することによってフッ化シリコン(SiF)が形成され、このフッ化シリコン(SiF)もやはり揮発性を有するため、同様に除去される。
【００３２】
即ち、砒素イオンを包含したタングステンシリサイド膜パターン52aの上方の第1絶縁膜パターン53aが除去されて、自然にタングステンシリサイド膜パターン52aと第2絶縁膜54a間には空隙55が形成される。
【００３３】
従って、本発明では、従来のように、エッチング溶液でポリシリコン層間の絶縁膜を除去することによりピン型のキャパシタを形成するのではなく、揮発作用によりタングステンシリサイド膜52a上の絶縁膜53aを除去し空隙55を形成することによってキャパシタを形成するので、ピンのポリシリコンまでもが部分的に除去されることはなく、延いてはピンの離脱現象を防ぐことができる。
【００３４】
その後、本発明の後続工程として、図1(g)に示すように、図1(f)の半導体基板1の全体上に、第3ポリシリコン層（図示されず）を形成してパターニングし、キャパシタの下部電極60を形成する。この際、前記第3ポリシリコン層は前記空隙55の内側壁及びコンタクトホール50の側壁に形成される。
【００３５】
その後、前記キャパシタの下部電極60の全表面上に誘電体層61を形成するが、該誘電体層61は、化学気相蒸着を施して形成されるシリコン窒化膜(Si3N４)、又は、前記下部電極60のポリシリコン層を酸化させて形成されるシリコン酸化膜とする。
【００３６】
その後、前記誘電体層61の全表面上及び前記第2絶縁膜パターン54aの上面に、第4ポリシリコン層をキャパシタの上部電極62として形成し、本発明に係る大容量キャパシタの製造を終了する。前記上部電極62の形成により前記空隙55は完全に埋め立てられることとなる。
【００３７】
【発明の効果】
以上説明したように、請求項1に係る発明によれば、タングステンシリサイド膜上の絶縁膜を揮発作用により除去するため、製造工程におけるアラインメントを容易にし、以てピンの離脱現象を防止して半導体素子の信頼性を向上させることができる。
【００３８】
又、請求項2に係る発明によれば、平坦化膜を形成するため、リソグラフィ工程の解像力が向上され、以て配線不良を防止して半導体素子の信頼性を向上することができる。
【００３９】
更に、請求項3に係る発明によれば、タングステンシリサイド膜上の絶縁膜をフッ化砒素又はフッ化シリコンの揮発作用により除去するため、ピンの離脱を防止して製品の歩留まりを格段に向上できる。
【００４０】
又、請求項4に係る発明によれば、下部電極の酸化工程のみを施して誘電体層を形成するため、製造工程が一層容易で、アラインメントを向上できるという効果がある。
【００４１】
又、請求項5に係る発明によれば、誘電率の高いシリコン窒化膜を用いて誘電体層を形成するため、キャパシタの容量を増大し得るという効果がある。
【図面の簡単な説明】
【図１】  本発明に係る大容量のキャパシタの製造方法を示した工程図である。
【図２】  従来のピン型キャパシタの製造方法を示した工程図である。
【符号の説明】
１：半導体基板
２：ゲート絶縁膜
３：ゲート電極
４：不純物層
５：絶縁層
５０：第1コンタクトホール
５１：第1ポリシリコン層
５１ａ：第1ポリシリコン層パターン
５２：タングステンシリサイド膜
５２ａ：タングステンシリサイド膜パターン
５３：第1絶縁膜
５３ａ：第1絶縁膜パターン
５４：第2絶縁膜
５４ａ：第2絶縁膜パターン
５５：空隙
５６：第2コンタクトホール
６０：下部電極
６１：誘電体層
６２：上部電極
【図１】
0004235783.tif 000002
【図２】
0004235783.tif 000003