(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成され、円筒形状を有する蓄積電極と、前記蓄積電極上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成されたプレート電極とからなるキャパシタを有する半導体装置であって、
前記蓄積電極は、丸まっている上端部を有し、前記上端部の最も厚い部分の厚さが、前記上端部を除く円筒部の他の領域の厚さよりも厚い
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記蓄積電極は、内側面と底面との間の境界部分が丸まっている
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記蓄積電極は、前記上端部に向かうほどに厚さが厚くなっている
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記蓄積電極は、側面部がテーパ角度を有し、前記上端部に向かうほどに外周が広がっている
ことを特徴とする半導体装置。
【請求項５】
半導体基板上に、絶縁膜を形成する工程と、
前記絶縁膜に開口部を形成する工程と、
前記半導体基板に電気的に接続され、前記開口部内に形成された蓄積電極を形成する工程と、
前記蓄積電極の上端部に丸みをつけるための熱処理を行う工程と、
前記蓄積電極上に、キャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に、プレート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記蓄積電極を形成する工程の後に、前記絶縁膜を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６記載の半導体装置の製造方法において、
前記蓄積電極を形成する工程では、前記開口部の少なくとも前記側面に沿って形成されたライナー膜を介して前記蓄積電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記熱処理を行う工程の前に、前記絶縁膜の表面側から所定の量だけ前記ライナー膜をエッチングする工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項５又は６記載の半導体装置の製造方法において、
前記蓄積電極を形成する工程では、前記開口部の側面及び底部に沿って形成された円筒形状の前記蓄積電極を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、円筒形状又は柱状の蓄積電極を利用したキャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成できる半導体記憶装置であり、従来より高密度・高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。特に、ＤＲＡＭにおけるキャパシタの構造は高集積化に多大な影響を与えるため如何にして装置の高集積化を阻害せずに所望の蓄積容量を確保するかが重要である。
【０００３】
高集積化を図るためにはメモリセル面積を縮小することが不可欠であり、キャパシタの形成される面積をも小さくする必要がある。そこで、柱状や円筒形状の蓄積電極を利用したキャパシタを採用することにより高さ方向にキャパシタの表面積を広げ、キャパシタが形成される領域の床面積を増加することなく所望の蓄積容量を確保することが提案されている。
【０００４】
従来の半導体装置の製造方法について図２６及び図２７を用いて説明する。
【０００５】
まず、シリコン基板２００上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極２０４及びソース／ドレイン拡散層２０６を有するメモリセルトランジスタを形成する（図２６（ａ））。
【０００６】
次いで、メモリセルトランジスタが形成されたシリコン基板２００上に、例えばＣＶＤ法によりシリコン酸化膜を堆積した後、例えばＣＭＰ法によりその表面を研磨し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜２０８を形成する。
【０００７】
次いで、リソグラフィー技術及びエッチング技術により層間絶縁膜にソース／ドレイン拡散層に達するコンタクトホール２１０を形成する。
【０００８】
次いで、例えばＣＶＤ法により導電膜を堆積した後、例えばＣＭＰ法により層間絶縁膜の表面が露出するまでこの導電膜を研磨し、コンタクトホール２１０内に埋め込まれたプラグ２１２を形成する（図２６（ｂ））。
【０００９】
次いで、プラグ２１２が埋め込まれた層間絶縁膜２０８上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜２１４を形成する。
【００１０】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜２１４に、プラグ２１２を露出する開口部２１６を形成する。
【００１１】
次いで、全面に、例えばＣＶＤ法によりルテニウム膜を堆積した後、例えばＣＭＰ法により層間絶縁膜２１４の表面が露出するまでこのルテニウム膜を研磨し、開口部２１６の内壁及び底面に沿って形成されたルテニウム膜よりなる円筒形状の蓄積電極２１８を形成する（図２６（ｃ））。
【００１２】
次いで、円筒形状の蓄積電極２１８の内表面及び外表面を利用する、いわゆるシリンダ型キャパシタを形成する場合には、層間絶縁膜２１４を層間絶縁膜２０８に対して選択的に除去して蓄積電極２１８の外表面を露出した後、例えばＣＶＤ法により、例えばＴａ2Ｏ5よりなるキャパシタ誘電体膜２２０と、例えばルテニウム膜よりなるプレート電極２２２とを堆積し、蓄積電極２１８、キャパシタ誘電体膜２２０、プレート電極２２２とからなるキャパシタを形成する（図２７（ａ））。
【００１３】
或いは、円筒形状の蓄積電極の内表面のみを利用する、いわゆるコンケイブ型キャパシタを形成する場合には、層間絶縁膜２１４を除去することなく、例えばＣＶＤ法により、例えばＴａ2Ｏ5よりなるキャパシタ誘電体膜２２０と、例えばルテニウム膜よりなるプレート電極２２２とを堆積し、蓄積電極２１８、キャパシタ誘電体膜２２０、プレート電極２２２とからなるキャパシタを形成する（図２７（ｂ））。
【００１４】
こうして、円筒形状の蓄積電極を利用したキャパシタを有するＤＲＡＭが製造されていた。
【００１５】
【発明が解決しようとする課題】
上記従来の半導体装置の製造方法では、層間絶縁膜２１４上の導電膜をＣＭＰ法により除去することにより開口部２１６内に選択的に蓄積電極２１８を形成していたため、このように形成した蓄積電極２１８の上端部には図２８（ａ）に示すような角部が発生していた。特に、ＣＭＰ法による研磨の際にディッシングが生じていると、蓄積電極２１８の内表面側が外表面側より削れやすいため、蓄積電極２１８の上端部には図２８（ｂ）に示すようなより鋭角な角部が発生していた。
【００１６】
このように蓄積電極２１８の上端部に角部が発生すると、角部において電界が集中し、平面型の電極を形成した場合と比較してキャパシタ誘電体膜２２０の絶縁性が大幅に劣化することがあった。特に、角部が鋭角な場合、角部にはきわめて大きな電界が集中的に印加されるため、キャパシタ誘電体膜２２０が絶縁破壊されてしまうことがあった。
【００１７】
本発明の目的は、柱状又は円筒形状の蓄積電極を利用したキャパシタを有する半導体装置において、蓄積電極上端部における電界集中を緩和してキャパシタの絶縁性を向上しうる半導体装置及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
本発明は、蓄積電極の形成後、キャパシタ誘電体膜の形成前に、蓄積電極の上端部の角部に丸みをつけるための熱処理を行うことに主たる特徴がある。
【００１９】
金属膜を構成する材料の自発的な構造形成を促進させるように、金属膜を形成した後に融点より低い所定の温度で熱処理を行うと、結晶が再構成される。特に、金属膜の端部においては、表面エネルギーの少ない最も安定である球面形状に成形するように結晶の再構成が進行する。したがって、蓄積電極を形成した後に結晶の再構成が生じる温度よりも高い温度にて熱処理を行うことにより、蓄積電極の上端部の角部に丸みをつけることができる。
【００２０】
蓄積電極の角部に丸みをつけるための熱処理の条件は、蓄積電極を構成する材料によって異なる。例えば、蓄積電極としてルテニウム膜を適用する場合、角部に丸みをつけるための熱処理は、酸素を含まない雰囲気中で、約３００〜７５０℃の温度において行うことが望ましい。
【００２１】
熱処理条件について本願発明者等が鋭意検討を行ったところ、酸素を含む雰囲気中において熱処理を行った場合には蓄積電極の角部が丸まらないが、酸素を含まない雰囲気中で熱処理を行った場合には蓄積電極の角部が丸まることが明らかとなった。そして、膜中の酸素について観察したところ、熱処理前の試料では膜中には僅かながら酸素が含まれていたが、蓄積電極の角部が丸みのついた熱処理後の試料ではこの酸素はほとんどなくなっていることが明らかとなった。
【００２２】
このことから、熱処理によるルテニウム膜の結晶の再編成過程は、膜中に含まれる酸素に大きな関係があり、膜外に酸素が放出されることによりルテニウムの結晶の再編成が促進され、結晶粒径が大きくなるとともに、端部においては表面エネルギーの少ない球面形状に成形されるものと考えられる。
【００２３】
したがって、熱処理を行う雰囲気としては、膜中の酸素を効率よく放出し膜中に酸素を取り込まない雰囲気、すなわち酸素を含まない、真空雰囲気、水素雰囲気、窒素などの不活性ガス雰囲気などが好適である。
【００２４】
ルテニウムにおいては、約３００℃以上の温度で結晶の再構成が生じる。したがって、蓄積電極の角部に丸みをつけるための熱処理温度は、少なくとも３００℃以上に設定する必要がある。
【００２５】
一方、熱処理温度が高すぎると、ルテニウムの結晶粒径が大きくなりすぎて下地膜が露出したり蓄積電極の形状が著しく変化するなど、蓄積電極として用いるに十分な形状をなさなくなる。また、ＤＲＡＭにかかるサーマルバジェットを考慮する必要がある。したがって、熱処理温度の上限は、これらを考慮して適宜設定することが望ましい。
【００２６】
熱処理温度の上限は、蓄積電極の初期形状によっても異なる。コンケイブ型や柱状のキャパシタでは高温熱処理でも電極が変形しにくいため、熱処理温度を高温に設定することができる。他方、シリンダ型のキャパシタでは電極が変形しやすいため、高温の熱処理を行うと隣接する蓄積電極が互いに接触するなどの不具合が生じることがあり、熱処理温度の上限はコンケイブ型や柱状のキャパシタと比較して低温となる。炉を用いた熱処理の場合、シリンダ型キャパシタでは５００〜６００℃の温度で１０分〜数時間程度の熱処理が実用的であり、コンケイブ型キャパシタでは５５０℃〜７００℃の温度で１０分〜数時間程度の熱処理が実用的である。
【００２７】
また、熱処理温度の上限は、熱処理方法によっても異なる。例えば、炉を用いて熱処理を行う場合、熱処理時間が長く、熱処理温度は比較的低温になる。一方、ＲＴＡ（Rapid Thermal Annealing）法を用いて熱処理を行う場合、短時間で比較的高温の熱処理が可能である。
【００２８】
実際には、熱処理温度の上限は、ＤＲＡＭにかかるサーマルバジェットで決まると考えられる。キャパシタ工程では７５０℃程度の温度が上限であり、蓄積電極の角部に丸み付けをする熱処理においても、処理温度は高くとも７５０℃程度以下に設定することが望ましいと考えられる。
【００２９】
蓄積電極としてプラチナ膜を適用する場合についても、ルテニウム膜と同様の傾向がある。プラチナ膜を用いる場合、角部に丸みをつけるための熱処理は、酸素を含まない雰囲気中で、約３００〜７５０℃の温度において行うことが望ましい。
【００３０】
また、本願発明者等は詳細な検討を行っていないが、他の金属材料についても同様であると考えられる。
【００３１】
蓄積電極を覆うキャパシタ誘電体膜を形成した後に熱処理を行うと、蓄積電極の構造変化がキャパシタ誘電体膜に物理的なストレスを与え、却ってリーク電流を増大する虞がある。したがって、蓄積電極の角部に丸みをつけるための熱処理は、蓄積電極の形成後、キャパシタ誘電体膜の形成前に行うことが望ましい。
【００３２】
蓄積電極の形成後、キャパシタ誘電体膜の形成前であっても、熱処理をする過程には様々な場合が考えられる。
【００３３】
まず、層間絶縁膜１１４に形成した開口部１１６内に蓄積電極１２０を形成する場合を考慮すると、(1) 開口部１１６の内壁及び底部に沿って直接形成する（図１（ａ））、(2) 開口部１１６の内壁に形成されたライナー膜１１８を介して形成する（図２（ａ））、(3) 開口部の内壁及び底部に沿って形成されたライナー膜１１８を介して形成する（図３（ａ））、の３通りの形成方法が考えられる。(1)の方法は、蓄積電極１２０と層間絶縁膜１１４との密着性が比較的良い場合、例えば酸素含有量の多いルテニウムを成膜する場合に適用することができる。(2)の方法は、蓄積電極１２０と層間絶縁膜１１４との密着性は不十分であっても蓄積電極１２０と下層プラグ１１２との密着性が十分である場合に適用することができる。(3)の方法は、蓄積電極１２０と層間絶縁膜１１４との密着性及び蓄積電極１２０と下層プラグ１１２との密着性が不十分である場合に適用することができる。なお、本明細書にいうライナー膜１１８とは、少なくとも蓄積電極１２０の外側面と層間絶縁膜１１４との間に形成され、下層プラグ１１２と蓄積電極１２０との物理的・電気的密着性及びバリア性又は層間絶縁膜１１４と蓄積電極１２０との密着性を高め、シリンダ型キャパシタにあっては蓄積電極１２０を支える支持材として機能する膜をいうものとする。
【００３４】
ライナー膜１１８を設ける場合、ライナー膜１１８と蓄積電極１２０との密着性が強いとライナー膜１１８側において蓄積電極１２０は十分な構造変化を起こすことができない。したがって、熱処理に先立ち、蓄積電極１２０の本体構造に変化を与えない程度だけ上端部のライナー膜１１８を後退させておくことが望ましい（図２（ｂ）、図３（ｂ））。こうすることで、蓄積電極１２０の上端部における構造変化がライナー膜１１８に制限されることはない。このようにライナー膜１１８を後退させることにより蓄積電極１２０の上端部をより球面に近い形状にできるので、電界集中やリーク電流を低減することが期待できる。
【００３５】
なお、ライナー膜１１８を設けない場合であっても、層間絶縁膜１１４と蓄積電極１２０との間の密着性が強い場合には、ライナー膜１１８の場合と同様に層間絶縁膜１１４の表面を僅かに後退させることにより、同様の効果を得ることができる（図１（ｂ））。
【００３６】
シリンダ型キャパシタにおいては、層間絶縁膜１１４及びライナー膜１１８を除去して蓄積電極１２０の外側面を露出した後、熱処理を行うようにしてもよい（図１（ｃ）、図２（ｄ）、図３（ｄ））。ただし、蓄積電極１２０が高さが高いなど熱処理に伴う蓄積電極１２０の形状変化が著しい場合には、蓄積電極１２０を支える支持材としてライナー膜１１８を利用することが望ましい。この場合、蓄積電極１２０の構造変化に影響を与えない程度だけライナー膜１１８を後退した状態で熱処理を行い（図２（ｃ）、図３（ｃ））、その後に外側面に残存するライナー膜を除去するようにすればよい（図２（ｄ）、図３（ｄ））。
【００３７】
なお、ライナー膜１１８を後退させる際のエッチング量は、熱処理後における蓄積電極１２０上端部の曲率半径をｄとして、２ｄ以上とすることが望ましい。ライナー膜１１８を後退させる量をこのように設定することにより、蓄積電極１２０の構造変化がライナー膜１１８によって制限されるのを的確に防止することができる。或いは、ライナー膜１１８を後退させる際のエッチング量を蓄積電極１２０の膜厚の半分とほぼ等しい量に設定することにより、蓄積電極１２０の先端部分のみを丸めることができるので、電極材の幹部分の変形を抑制することができる。
【００３８】
熱処理は、必ずしも一の過程のみで行う必要はなく、複数の過程において行ってもよい。例えば、図３（ｃ）に示す過程で熱処理を行った後、図３（ｄ）に示す過程で再度熱処理を行ってもよい。
【００３９】
熱処理後の蓄積電極１２０の形状は、ライナー膜１１８の有無、ライナー膜１１１８の後退の有無、ライナー膜１１８の後退の量、熱処理を行う過程、熱処理温度、熱処理前の蓄積電極１２０の構造等の違いにより、様々に変化する。典型的な条件で熱処理を行った場合の蓄積電極１２０の形状は、例えば以下のようになる。
【００４０】
ライナー膜１１８を形成しない場合、或いは、ライナー膜１１８を形成するがライナー膜１１８を後退しない場合には、蓄積電極の形状は、層間絶縁膜１１４と蓄積電極１２０との密着性によって決定される。密着性が乏しい場合、図４（ａ）、（ｂ）に示すように、上端部の角部が丸まる構造となる。密着性が強い場合には、図４（ｃ）に示すように、層間絶縁膜１１４側の構造変化が制限され、内側面側の角部のみが丸まる構造となる。
【００４１】
ライナー膜１１８を蓄積電極１２０の厚さ程度後退した状態で熱処理を行った場合には、先端部の曲率半径は熱処理前の蓄積電極１２０の厚さの約半分程度となり、図４（ａ）に示すように、蓄積電極１２０は上端部の角部がとれて丸まる構造となる。ライナー膜１１８を蓄積電極１２０の膜厚よりも後退した状態で熱処理を行った場合には、先端部の曲率半径は熱処理前の蓄積電極１２０の厚さの約半分よりも大きくなり、図４（ｄ）に示すように、角部がとれて丸まるとともに上端部の厚さが他の部分よりも厚い、先太りの構造となる。また、ライナー膜１１８をさらに除去して蓄積電極１２０の外側面を露出した後に熱処理を行った場合には、図４（ｆ）に示すように、蓄積電極１２０の先端部分ほど厚くなる先太り構造となる。また、熱処理前の蓄積電極１２０の厚さが上に行くほど薄くなっているような場合には、先端部分の下にくびれが入る構造となる（図４（ｅ））。
【００４２】
また、開口部のテーパ角度によっては、図４（ｇ）、（ｈ）に示すように、蓄積電極１２０の先端部が内側面側に傾く形状となる。
【００４３】
図５は、キャパシタ誘電体膜の膜厚に対する電極の曲率半径の比の電界集中への影響を理論計算によって求めた結果を示すグラフである。図中、点線は側面のみを電極面とする円筒形のキャパシタの場合を示し、実線は球形のキャパシタの場合を示している。シリンダ型キャパシタの場合、実線と点線に挟まれた領域に相当する。
【００４４】
ＤＲＡＭのような微細な構造に適用される高誘電体キャパシタでは、キャパシタ誘電体膜の膜厚は蓄積電極の膜厚の約半分程度であり、上端部を略球面形状とすることにより、キャパシタ誘電体膜の膜厚に対する電極の曲率半径の比は約１程度となる。したがって、図５から判るように、上端部を角部に丸みを付けて略球面形状とすることにより、電界集中は平面部と比較して１．５〜２倍程度に抑えることができる。また、図４（ｄ）に示すように先端部に略球面形状を有する先太り構造の場合、キャパシタ誘電体膜の膜厚に対する電極の曲率半径の比をさらに大きくすることができ、電界集中をさらに抑えることが可能となる。
【００４５】
図６は、上記の電界集中の効果を考慮して、平面型キャパシタにおけるリーク電流の実測値からシリンダ型キャパシタのリーク電流を見積もったものである。図示するように、平面型キャパシタからシリンダ型キャパシタにすることで、電界集中の効果のみによってリーク電流が増加していることが判る。したがって、シリンダ型キャパシタでは、キャパシタ誘電体膜の膜厚に対する電極の曲率半径の比を如何にして大きくすることが重要であるかが判る。
【００４６】
上述のように、図４（ｄ）に示すように先端部に略球面形状を有する先太り構造は、蓄積電極１２０の厚みよりも大きな直径の略球面形状が先端部に形成されるため、電界集中を抑制する効果がきわめて高い。その反面、図７（ａ）に示すように、開口部１１６の内径を狭め、キャパシタ誘電体膜やプレート電極の形成が困難になる虞がある。このような場合、図７（ｂ）に示すように、層間絶縁膜１１４に形成する開口部１１６を順テーパ形状とすることで、蓄積電極１２０が先太りになることによる内径の縮小を防止することができる。
【００４７】
なお、本願発明者等は、蓄積電極を形成した後に熱処理を行うと、蓄積電極１２０が内側面側に傾斜することを確認している。したがって、蓄積電極１２０の形成の際には、開口部１１６を順テーパ形状としておくことが望ましいと考えられる。開口部１１６を順テーパ形状にしておくことで、熱処理後の蓄積電極１２０の側壁部をほぼ垂直に近い状態に成形することができる。
【００４８】
テーパ角度は、大きすぎると蓄積電極１２０の高さを十分に高くできないため、１度程度が好ましく、大きくても４度程度以下に設定することが望ましい。
【００４９】
すなわち、上記目的は、半導体基板上に形成され、円筒形状を有する蓄積電極と、前記蓄積電極上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成されたプレート電極とからなるキャパシタを有する半導体装置であって、前記蓄積電極は、丸まっている上端部を有し、前記上端部の最も厚い部分の厚さが、前記上端部を除く円筒部の他の領域の厚さよりも厚いことを特徴とする半導体装置によって達成される。
【００５０】
また、上記目的は、半導体基板上に、絶縁膜を形成する工程と、前記絶縁膜に開口部を形成する工程と、前記半導体基板に電気的に接続され、前記開口部内に形成された蓄積電極を形成する工程と、前記蓄積電極の上端部に丸みをつけるための熱処理を行う工程と、前記蓄積電極上に、キャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に、プレート電極を形成する工程を有することを特徴とする半導体装置の製造方法によっても達成される。
【００５１】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図８乃至図１８を用いて説明する。
【００５２】
図８は本実施形態による半導体装置の構造を示す平面図、図９は本実施形態による半導体装置の構造を示す概略断面図、図１０乃至図１８は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００５３】
はじめに、本実施形態による半導体装置の構造について図８及び図９を用いて説明する。なお、図９は、図８のＢ−Ｂ′線断面に沿った概略断面図である。
【００５４】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。素子領域上には、ゲート電極２０とソース／ドレイン拡散層２４、２６とを有するメモリセルトランジスタが形成されている。ゲート電極２０は、図８に示すように、ワード線を兼ねる導電膜としても機能する。メモリセルトランジスタが形成されたシリコン基板１０上には、ソース／ドレイン拡散層２４に接続されたプラグ３６及びソース／ドレイン拡散層２６に接続されたプラグ３８とが埋め込まれた層間絶縁膜３０が形成されている。
【００５５】
層間絶縁膜３０上には、層間絶縁膜４０が形成されている。層間絶縁膜４０上には、プラグ３６を介してソース／ドレイン拡散層２４に接続されたビット線４８が形成されている。ビット線４８は、図８に示すように、ワード線（ゲート電極２０）と交わる方向に延在して複数形成されている。ビット線４８が形成された層間絶縁膜４０上には、層間絶縁膜５８が形成されている。層間絶縁膜５８には、プラグ３８に接続されたプラグ６２が埋め込まれている。
【００５６】
層間絶縁膜５８上には、エッチングストッパ膜６４、層間絶縁膜６６及びエッチングストッパ膜６８が形成されている。エッチングストッパ膜６８上には、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４を貫きプラグ６２に接続され、エッチングストッパ膜６８上に突出して形成されたシリンダ状の蓄積電極７６が形成されている。蓄積電極７６の上端部は角部に丸みが付けられた略球面形状になっている。蓄積電極７６上には、キャパシタ誘電体膜７８を介してプレート電極８８が形成されている。
【００５７】
プレート電極８８上には、層間絶縁膜９０が形成されている。層間絶縁膜９０上には、プラグ９６を介してプレート電極８８に接続され、或いは、プラグ９８を介してビット線４８に接続された配線層１００が形成されている。配線層１００が形成された層間絶縁膜９０上には、層間絶縁膜１０２が形成されている。
【００５８】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭが構成されている。
【００５９】
このように、本実施形態による半導体装置は、シリンダ型のキャパシタにおいて、蓄積電極７６が、上端部の角部に丸みが付けられた略球面形状を有する構造となっていることに主たる特徴がある。このようにして半導体装置を構成することにより、蓄積電極７６の上端部における電界集中を緩和し、リーク電流の増加やキャパシタ誘電体膜の絶縁破壊を防止することができる。
【００６０】
次に、本実施形態による半導体装置の製造方法について図１０乃至図１８を用いて説明する。なお、図１０及び図１１は図８のＡ−Ａ′線断面における工程断面図を表し、図１２乃至図１８は、図８のＢ−Ｂ′線断面における工程断面図を表している。
【００６１】
まず、シリコン基板１０の主表面上に、例えば、ＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する（図１０（ａ））。例えば、まず、シリコン基板１０上に膜厚１００ｎｍのシリコン窒化膜（図示せず）を形成する。次いで、このシリコン窒化膜を、素子領域となる領域に残存するようにパターニングする。次いで、パターニングしたシリコン窒化膜をハードマスクとしてシリコン基板１０をエッチングし、シリコン基板１０に例えば深さ２００ｎｍの素子分離溝を形成する。次いで、例えばＣＶＤ法によりシリコン酸化膜を全面に堆積した後、シリコン窒化膜が露出するまでこのシリコン酸化膜をＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法により研磨し、素子分離溝内に選択的にシリコン酸化膜を残存させる。この後、シリコン窒化膜を除去し、シリコン基板１０の素子分離溝に埋め込まれたシリコン酸化膜よりなる素子分離膜１２を形成する。
【００６２】
次いで、メモリセル領域のシリコン基板１０中にＰウェル（図示せず）を形成し、しきい値電圧制御のためのイオン注入を行う。
【００６３】
次いで、素子分離膜１２により画定された複数の素子領域上に、例えば熱酸化法により、例えば膜厚５ｎｍのシリコン酸化膜よりなるゲート絶縁膜１４を形成する。なお、ゲート絶縁膜１４としては、シリコン窒化酸化膜などの他の絶縁膜を適用してもよい。
【００６４】
次いで、ゲート絶縁膜１４上に、例えばポリシリコン膜１６とタングステン膜１８との積層膜よりなるポリメタル構造のゲート電極２０を形成する（図１０（ｂ））。例えば、膜厚７０ｎｍのポリシリコン膜１６と、膜厚５ｎｍのタングステンナイトライド（ＷＮ）膜（図示せず）と、膜厚４０ｎｍのタングステン膜１８と、膜厚２００ｎｍのシリコン窒化膜２２とを順次堆積した後、リソグラフィー技術及びエッチング技術によりこれら膜を同一の形状にパターニングし、上面がシリコン窒化膜２２で覆われ、タングステンナイトライド膜を介してポリシリコン膜１６及びタングステン膜１８が積層されてなるポリメタル構造のゲート電極２０を形成する。なお、ゲート電極２０は、ポリメタル構造に限られるものではなく、ポリゲート構造、ポリサイド構造、或いは、金属ゲート等を適用してもよい。
【００６５】
次いで、ゲート電極２０をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板１０中にソース／ドレイン拡散層２４、２６を形成する。
【００６６】
こうして、シリコン基板１０上に、ゲート電極２０、ソース／ドレイン拡散層２４、２６を有するメモリセルトランジスタを形成する。
【００６７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３５ｎｍのシリコン窒化膜を堆積した後にエッチバックし、ゲート電極２０及びシリコン窒化膜２２の側壁にシリコン窒化膜よりなるサイドウォール絶縁膜２８を形成する（図１０（ｃ）、図１２（ａ））。
【００６８】
次いで、全面に、例えばＣＶＤ法により例えばＢＰＳＧ膜を堆積した後、リフロー法及びＣＭＰ法等により、シリコン窒化膜２２が露出するまでその表面を研磨し、表面が平坦化されたＢＰＳＧ膜よりなる層間絶縁膜３０を形成する。
【００６９】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜３０に、ソース／ドレイン拡散層２４に達するコンタクトホール３２と、ソース／ドレイン拡散層２６に達するコンタクトホール３４とを、ゲート電極２０及びサイドウォール絶縁膜２８に対して自己整合的に形成する（図１０（ｄ）、図１２（ｂ））。
【００７０】
次いで、層間絶縁膜３０に開口されたコンタクトホール３２、３４内に、プラグ３６、３８をそれぞれ埋め込む（図１１（ａ）、図１２（ｃ））。例えば、ＣＶＤ法により、砒素ドープした多結晶シリコン膜を堆積した後、ＣＭＰ法によりシリコン窒化膜２２が露出するまで研磨し、コンタクトホール３２、３４内のみに多結晶シリコン膜よりなるプラグ３６、３８を選択的に残存させる。
【００７１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４０を形成する。
【００７２】
次いで、リソグラフィー技術及びエッチング技術により、プラグ３６に達するコンタクトホール４２を層間絶縁膜４０に形成する（図１１（ｂ）、図１２（ｄ））。
【００７３】
次いで、層間絶縁膜４０上に、コンタクトホール４２を介してプラグ３６に接続されたビット線４８を形成する（図１１（ｃ）、図１３（ａ））。例えば、まず、スパッタ法により、膜厚４５ｎｍの窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造よりなる密着層５０と、膜厚２５０ｎｍのタングステン（Ｗ）膜５１とを順次堆積する。次いで、ＣＭＰ法によりタングステン膜５１を研磨し、コンタクトホール４２内にタングステン膜５１よりなるプラグを埋め込む。次いで、スパッタ法により、膜厚３０ｎｍのタングステン膜５２を堆積する。次いで、ＣＶＤ法により、タングステン膜５２上に、膜厚２００ｎｍのシリコン窒化膜５４を堆積する。次いで、リソグラフィー技術及びエッチング技術により、シリコン窒化膜５４、タングステン膜５２及び密着層５０をパターニングし、上面がシリコン窒化膜５４に覆われ、密着層５０及びタングステン膜５２よりなり、プラグ３６を介してソース／ドレイン拡散層２４に接続されたビット線４８を形成する。
【００７４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜を堆積した後にエッチバックし、ビット線４８及びシリコン窒化膜５４の側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜５６を形成する（図１３（ｂ））。
【００７５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５８を形成する。
【００７６】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜５８、４０に、プラグ３８に達するコンタクトホール６０を形成する（図１３（ｃ））。このとき、シリコン窒化膜に対して高い選択比をもつエッチング条件でシリコン酸化膜をエッチングすることにより、ビット線４８上を覆うシリコン窒化膜５４及びビット線４８の側壁に形成されたサイドウォール絶縁膜５６に自己整合でコンタクトホール６０を開口することができる。
【００７７】
次いで、全面に、例えばスパッタ法により、膜厚２５ｎｍの窒化チタン／チタンの積層構造よりなる密着層と、膜厚２５０ｎｍのタングステン膜とを堆積した後、層間絶縁膜５８の表面が露出するまでＣＭＰ法により研磨し、コンタクトホール６０内に埋め込まれたプラグ６２を形成する（図１４（ａ））。
【００７８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜６４を形成する。
【００７９】
次いで、エッチングストッパ膜６４上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６６を形成する。
【００８０】
次いで、層間絶縁膜６６上に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜６８を形成する。
【００８１】
次いで、エッチングストッパ膜６８上に、例えばＣＶＤ法により、例えば膜厚６００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜７０を形成する（図１４（ｂ））。
【００８２】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜７０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４をパターニングし、蓄積電極の形成予定領域に、これら膜を貫いてプラグ６２に達する開口部７２を形成する（図１５（ａ））。このとき、開口部７２の側面が、例えば３度程度のテーパ角度を有する形状となるように、これら膜をパターニングする。
【００８３】
次いで、全面に、例えばＣＶＤ法により、膜厚１０ｎｍの窒化チタン膜を堆積する。
【００８４】
次いで、窒化チタン膜上に、膜厚４０ｎｍのルテニウム（Ｒｕ）膜を堆積する。例えば、スパッタ法により膜厚約１０ｎｍのシード層を形成した後、ＣＶＤ法により膜厚約３０ｎｍのルテニウム膜を堆積し、トータル膜厚４０ｎｍのルテニウム膜を形成する。ＣＶＤによる成膜では、例えば、成膜温度を３００℃、圧力を０．０５Ｔｏｒｒ、ルテニウム源としてのＲｕ（ＥｔＣｐ）2の流量を０．０６ｃｃ、Ｏ2ガス流量を１６０ｓｃｃｍとしてルテニウム膜を成膜する。
【００８５】
次いで、フォトレジスト膜（図示せず）を塗布し、窒化チタン膜及びルテニウム膜が形成された開口部７２内を埋め込む。
【００８６】
次いで、例えばＣＭＰ法及び反応性イオンエッチング法により、層間絶縁膜７０の表面が露出するまでフォトレジスト膜、ルテニウム膜及び窒化チタン膜を研磨するとともに、開口部７２内のフォトレジスト膜を除去し、開口部７２の内壁に沿って形成され、窒化チタン膜よりなるライナー膜７４と、ルテニウム膜よりなる蓄積電極７６とを形成する（図１５（ｂ））。
【００８７】
なお、蓄積電極７６を構成するための導電膜は、後に形成するキャパシタ誘電体膜７８との相性に応じて適宜選択する。例えば、キャパシタ誘電体膜７８としてＴａ2Ｏ5のような誘電体膜を用いる場合には、蓄積電極７６としてルテニウム、酸化ルテニウム（ＲｕＯｘ）、タングステン、窒化タングステン、ポリシリコン、窒化チタンなどを用いることができる。また、キャパシタ誘電体７８としてＢＳＴ（ＢａＳｒＴｉＯｘ）やＳＴ（ＳｒＴｉＯｘ）のような誘電体膜を用いる場合には、蓄積電極７６としてはプラチナ（Ｐｔ）、Ｒｕ、ＲｕＯｘ、Ｗ、ＳＲＯ（ＳｒＲｕＯ3）などを用いることができる。更に、キャパシタ誘電体膜７４としてＰＺＴのような誘電体膜を用いる場合には、蓄積電極６２としてＰｔなどを用いることができる。その他、酸化チタン（ＴｉＯｘ）、アルミナ（Ａｌ2Ｏ3）、ＳＢＴ（ＳｒＢｉＴｉＯｘ）などの誘電体膜を用いる場合にも、これら誘電体膜との相性に応じて適宜選択すればよい。
【００８８】
また、本実施形態において、ライナー膜７４は、プラグ６２と蓄積電極７６との密着性を高めるための膜であり、プラグ６２と蓄積電極７６との密着性が十分な場合には必ずしも形成する必要はない。また、図２に示すように開口部７２の側壁部分のみに形成してもよく、この場合には、例えばシリコン窒化膜や酸化タンタルなどの絶縁膜を用いることもできる。ライナー膜７４の有無及びそれを構成するための材料は、層間絶縁膜、プラグ６２、蓄積電極７６に対する密着性を考慮したうえで適宜選択することが望ましい。
【００８９】
次いで、例えば弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、エッチングストッパ膜６８をストッパとして、層間絶縁膜７０を選択的にエッチングする（図１６（ａ））。
【００９０】
次いで、ライナー膜７４を、例えば硫酸と過酸化水素とを含む水溶液により、蓄積電極７６、エッチングストッパ膜６８、層間絶縁膜６６に対して選択的にエッチングする（図１６（ｂ））。このエッチングは、ライナー膜７４と後に形成するキャパシタ誘電体膜７８との相性が悪い場合を考慮したものであり、ライナー膜７４とキャパシタ誘電体膜７８との相性がよい場合には、必ずしもライナー膜７４を除去する必要はない。ライナー膜７４のエッチングは、少なくともエッチングストッパ膜６８と蓄積電極７６との間に間隙が形成されるまで行うことが望ましい。なお、キャパシタ誘電体膜との相性に基づいて密着層を除去する技術については、例えば、同一出願人による特願平１０−３１５３７０号明細書に詳述されている。
【００９１】
次いで、蓄積電極７６の上端部の角部に丸みをつけるための熱処理を行い、蓄積電極７６の上端部を略球面形状に成形する。例えば、圧力１Ｔｏｒｒの水素と窒素を含む雰囲気中で、５４０℃の熱処理を行うことにより、蓄積電極７６を構成するルテニウムの結晶を再構成し、蓄積電極７６の上端部の角部に丸みをつける。
【００９２】
この熱処理により、蓄積電極７６の上端部の角部が略球面形状に成形されるとともに、蓄積電極７６の全体的な形状も、開口部７２のテーパ角度を反映したテーパ形状からほぼ垂直の形状に変化する（図１７（ａ））。
【００９３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を堆積し、Ｔａ2Ｏ5或いはＢＳＴよりなるキャパシタ誘電体膜７８を形成する。
【００９４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０〜５０ｎｍのルテニウム膜を堆積し、ルテニウム膜よりなるプレート電極８８を形成する。例えば、スパッタ法により膜厚約１０ｎｍのシード層を形成した後、ＣＶＤ法によりルテニウム膜を堆積し、所定の膜厚のルテニウム膜を形成する。ＣＶＤによる成膜では、例えば、成膜温度を３００℃、圧力を０．０５Ｔｏｒｒ、ルテニウム源としてのＲｕ（ＥｔＣｐ）2の流量を０．０６ｃｃ、Ｏ2ガス流量を１６０ｓｃｃｍとしてルテニウム膜を成膜する。
【００９５】
次いで、リソグラフィー技術及びエッチング技術により、プレート電極８８及びキャパシタ誘電体膜７８をパターニングし、周辺回路領域のプレート電極８８及びキャパシタ誘電体膜７８を除去する（図１７（ｂ））。
【００９６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜９０を形成する。
【００９７】
次いで、層間絶縁膜９０上に、コンタクトホール９２内に埋め込まれたプラグ９６を介してプレート電極８８に接続され、或いは、コンタクトホール９４内に埋め込まれたプラグ９８を介してビット線４８に接続された配線層１００を形成する（図１８）。
【００９８】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭを製造することができる。
【００９９】
このように、本実施形態によれば、シリンダ型のキャパシタにおいて、蓄積電極を、角部に丸みが付けられた略球面形状に成形するので、蓄積電極の上端部における電界集中を緩和し、リーク電流の増加やキャパシタ誘電体膜の絶縁破壊を防止することができる。
【０１００】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１９乃至図２２を用いて説明する。なお、図８乃至図１８に示す第１実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１０１】
図１９は本実施形態による半導体装置の構造を示す概略断面図、図２０乃至図２２は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１０２】
はじめに、本実施形態による半導体装置の構造について図１７を用いて説明する。なお、本実施形態による半導体装置の構造は、平面的には図８に示す第１実施形態による半導体装置と同じであり、図１９は図８のＢ−Ｂ′線断面に沿った概略断面図である。
【０１０３】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。素子領域上には、ゲート電極２０とソース／ドレイン拡散層２４、２６とを有するメモリセルトランジスタが形成されている。ゲート電極２０は、図８に示すように、ワード線を兼ねる導電膜としても機能する。メモリセルトランジスタが形成されたシリコン基板１０上には、ソース／ドレイン拡散層２４に接続されたプラグ３６及びソース／ドレイン拡散層２６に接続されたプラグ３８とが埋め込まれた層間絶縁膜３０が形成されている。
【０１０４】
層間絶縁膜３０上には、層間絶縁膜４０が形成されている。層間絶縁膜４０上には、プラグ３６を介してソース／ドレイン拡散層２４に接続されたビット線４８が形成されている。ビット線４８は、図８に示すように、ワード線（ゲート電極２０）と交わる方向に延在して複数形成されている。ビット線４８が形成された層間絶縁膜４０上には、層間絶縁膜５８が形成されている。層間絶縁膜５８には、プラグ３８に接続されたプラグ６２が埋め込まれている。
【０１０５】
層間絶縁膜５８上には、エッチングストッパ膜６４、層間絶縁膜６６及びエッチングストッパ膜６８、層間絶縁膜７０が形成されている。層間絶縁膜７０には、層間絶縁膜７０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４を貫きプラグ６２に達する開口部７２が形成されている。開口部７２内には、その内壁及び底部に沿って、ライナー膜７４及び蓄積電極が形成されている。蓄積電極７６の上端部の形状は、略球面形状になっている。蓄積電極７６上には、キャパシタ誘電体膜７８を介してプレート電極８８が形成されている。
【０１０６】
プレート電極８８上には、層間絶縁膜９０が形成されている。層間絶縁膜９０上には、プラグ９６を介してプレート電極８８に接続され、或いは、プラグ９８を介してビット線４８に接続された配線層１００が形成されている。配線層１００が形成された層間絶縁膜９０上には、層間絶縁膜１０２が形成されている。
【０１０７】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭが構成されている。
【０１０８】
このように、本実施形態による半導体装置は、コンケイブ型のキャパシタにおいて、蓄積電極７６が、上端部の角部に丸みが付けられた略球面形状を有する先太りの構造となっていることに主たる特徴がある。このようにして半導体装置を構成することにより、蓄積電極７６の上端部における電界集中を緩和し、リーク電流の増加やキャパシタ誘電体膜の絶縁破壊を防止することができる。
【０１０９】
次に、本実施形態による半導体装置の製造方法について図２０乃至図２２を用いて説明する。なお、図２０乃至図２２は、図８のＢ−Ｂ′線断面における工程断面図を表している。
【０１１０】
まず、例えば図１０（ａ）乃至図１１（ｃ）並びに図１２（ａ）乃至図１５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜７０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４を貫き、プラグ６２に達する開口部７２内に、その内壁及び底部に沿って形成されたライナー膜７４及び蓄積電極７６を形成する（図２０（ａ））。
【０１１１】
次いで、ライナー膜７４を、例えば硫酸と過酸化水素とを含む水溶液により、蓄積電極７６、エッチングストッパ膜６８、層間絶縁膜６６に対して選択的にエッチングし、層間絶縁膜７０の表面から約４０ｎｍ後退させる（図２０（ｂ））。
【０１１２】
次いで、蓄積電極７６の上端部の角部に丸みをつけるための熱処理を行い、蓄積電極７６の上端部を略球面形状の先太り構造に成形する（図２１（ａ））。例えば、圧力１Ｔｏｒｒの水素と窒素とを含む雰囲気中で、５４０℃の熱処理を行うことにより、蓄積電極７６を構成するルテニウムの結晶を再構成し、蓄積電極７６の上端部の角部に丸みをつける。
【０１１３】
図２３は、熱処理前後における蓄積電極７６の形状を示す断面ＳＥＭ写真である。図示するように、形成直後ではディッシングにより内側面側が窪み、外側面側に鋭角の角部が存在しているが（図２３（ａ））、熱処理後ではこの角部に丸みが付き略球面形状の先太り構造に成形されている（図２３（ｂ））。また、熱処理後では、底面と側面との境界部の形状にも丸みがついている。
【０１１４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を堆積し、Ｔａ2Ｏ5或いはＢＳＴよりなるキャパシタ誘電体膜７８を形成する。
【０１１５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０〜５０ｎｍのルテニウム膜を堆積し、ルテニウム膜よりなるプレート電極８８を形成する。例えば、スパッタ法により膜厚約１０ｎｍのシード層を形成した後、ＣＶＤ法によりルテニウム膜を堆積し、所定の膜厚のルテニウム膜を形成する。ＣＶＤによる成膜では、例えば、成膜温度を３００℃、圧力を０．０５Ｔｏｒｒ、ルテニウム源としてのＲｕ（ＥｔＣｐ）2の流量を０．０６ｃｃ、Ｏ2ガス流量を１６０ｓｃｃｍとしてルテニウム膜を成膜する。
【０１１６】
次いで、リソグラフィー技術及びエッチング技術により、プレート電極８８及びキャパシタ誘電体膜７８をパターニングし、周辺回路領域のプレート電極８８及びキャパシタ誘電体膜７８を除去する（図２１（ｂ））。
【０１１７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜９０を形成する。
【０１１８】
次いで、層間絶縁膜９０上に、コンタクトホール９２内に埋め込まれたプラグ９６を介してプレート電極８８に接続され、或いは、コンタクトホール９４内に埋め込まれたプラグ９８を介してビット線４８に接続された配線層１００を形成する（図２２）。
【０１１９】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭを製造することができる。
【０１２０】
図２４は、蓄積電極に丸みを付ける熱処理を行った試料と行わなかった試料とにおけるキャパシタのリーク電流特性を示すグラフである。図示するように、熱処理を行うことによりリーク電流が低減されており、この熱処理によって電極上端部における電界集中が緩和されることを確認できた。
【０１２１】
このように、本実施形態によれば、コンケイブ型のキャパシタにおいて、蓄積電極を、角部に丸みが付けられた略球面形状を有する先太りの構造に成形するので、蓄積電極の上端部における電界集中を緩和し、リーク電流の増加やキャパシタ誘電体膜の絶縁破壊を防止することができる。
【０１２２】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１２３】
例えば、上記第１実施形態では、ライナー膜７４を除去して蓄積電極７６の外側面を露出した後に熱処理を行っているが、図２（ｂ）或いは図２（ｃ）に示すようにライナー膜の上端部を後退した状態で熱処理を行うようにしてもよい。また、熱処理は一回に限られるものではなく、これら過程において複数回の熱処理を行ってもよい。
【０１２４】
また、上記第２実施形態では、蓄積電極の厚さの半分以上のライナー膜を後退した後に熱処理を行い、先太り構造の蓄積電極に成形しているが、ライナー膜を後退せず、蓄積電極の内側面側の角部のみに丸みを付けてもよい。また、蓄積電極の厚さの半分程度のライナー膜を後退した後に熱処理を行い、蓄積電極の厚さの半分程度の曲率半径を有するように丸みを付けてもよい。
【０１２５】
熱処理の過程及び熱処理後の蓄積電極の形状は、例えば図１乃至図４に示すように、適宜選択することができる。
【０１２６】
また、上記第１実施形態ではシリンダ型キャパシタを有する半導体装置に本発明を適用した一例を、上記第２実施形態ではコンケイブ型キャパシタを有する半導体装置に本発明を適用した一例を示したが、本発明はシリンダ型キャパシタやコンケイブ型キャパシタに限定されるものではない。
【０１２７】
例えば、柱状の蓄積電極７６を利用したピラー型キャパシタを有する半導体装置において蓄積電極７６の上端部の角部を丸めるようにしてもよいし（図２５）、厚膜スタック型キャパシタを有する半導体装置において蓄積電極の上端部の角部を丸めるようにしてもよい。
【０１２８】
ピラー型キャパシタの場合、例えば第１実施形態による半導体装置の製造方法における図１５（ｂ）に示す工程において、開口部７２を埋め込むように蓄積電極７６を形成し、その後、角部に丸みを付ける熱処理を行うようにすればよい。また、厚膜スタック型キャパシタの場合、蓄積電極となるルテニウム膜をパターニングした後、角部に丸みを付ける熱処理を行うようにすればよい。
【０１２９】
また、上記実施形態では、蓄積電極としてルテニウム膜を適用した例を示したが、本発明はルテニウム膜に限られるものではない。例えば、ルテニウムと同じ貴金属材料であるプラチナを蓄積電極に適用した場合にも、上記実施形態に記載したと同様の効果を得ることができる。
【０１３０】
また、上記実施形態では、ＤＲＡＭに本発明を適用した場合について説明したが、円筒形状の蓄積電極を利用したキャパシタを有する半導体装置に広く適用することができる。例えば、強誘電体キャパシタの分極反転特性を利用した記憶装置として強誘電体メモリが知られているが、本発明を強誘電体メモリに適用することにより、強誘電体メモリにおいても本明細書に記載したと同様の効果を得ることができる。
【０１３１】
【発明の効果】
以上の通り、本発明によれば、柱状又は円筒形状の蓄積電極を利用したキャパシタを有する半導体装置において、蓄積電極の上端部を、角部に丸みが付けられた略球面形状に成形するので、蓄積電極の上端部における電界集中を緩和し、リーク電流の増加やキャパシタ誘電体膜の絶縁破壊を防止することができる。
【図面の簡単な説明】
【図１】蓄積電極の角部に丸みをつけるための熱処理を行う過程を説明する図（その１）である。
【図２】蓄積電極の角部に丸みをつけるための熱処理を行う過程を説明する図（その２）である。
【図３】蓄積電極の角部に丸みをつけるための熱処理を行う過程を説明する図（その３）である。
【図４】熱処理後の蓄積電極の上端部の形状を示す図である。
【図５】キャパシタ誘電体膜の膜厚に対する電極の曲率半径の比の電界集中への影響を理論計算によって求めた結果を示すグラフである。
【図６】平面型キャパシタにおけるリーク電流の実測値から見積もったシリンダ型キャパシタのリーク電流を示すグラフである。
【図７】開口部をテーパ形状とすることによる効果を説明する図である。
【図８】本発明の第１実施形態による半導体装置の構造を示す平面図である。
【図９】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１９】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図２０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２３】熱処理前後における蓄積電極の形状を示す断面ＳＥＭ写真である。
【図２４】蓄積電極に丸みを付ける熱処理を行った試料と行わなかった試料とにおけるキャパシタのリーク電流特性を示すグラフである。
【図２５】本発明の実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図２６】従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図２７】従来の半導体装置の製造方法を示す工程断面図（その２）である。
【図２８】従来の半導体装置における課題を説明する図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…ゲート絶縁膜
１６…多結晶シリコン膜
１８…タングステン膜
２０…ゲート電極
２２、５４…シリコン窒化膜
２４、２６…ソース／ドレイン拡散層
２８、５６…サイドウォール絶縁膜
３０、４０、５８、６６、７０、９０、１０２…層間絶縁膜
３２、３４、６０、９２、９４…コンタクトホール
３６、３８、６２、９６、９８…プラグ
４８…ビット線
５０…密着層
５２…タングステン膜
６４、６８…エッチングストッパ膜
７２…開口部
７４…ライナー膜
７６…蓄積電極
７８…キャパシタ誘電体膜
８８…プレート電極
１００…配線層
１１０、１１４…層間絶縁膜
１１２…プラグ
１１６…開口部
１１８…ライナー膜
１２０…蓄積電極
２００…シリコン基板
２０２…素子分離膜
２０４…ゲート電極
２０６…ソース／ドレイン拡散層
２０８、２１４…層間絶縁膜
２１０…コンタクトホール
２１２…プラグ
２１６…開口部
２１８…蓄積電極
２２０…キャパシタ誘電体膜
２２２…プレート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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