(57)【特許請求の範囲】
【請求項１】
マイクロプロセッサを初期化および該マイクロプロセッサの適正な動作を監視する回路において、
該回路は、前記のマイクロプロセッサに対するリセット信号を生成するトグルフリップフロップを含むデジタル回路からなり、
前記トグルフリップフロップは、周期的な時間信号が供給されるクロック入力側と、第１および第２の入力側とを含んでおり、また前記トグルフリップフロップにより、つぎのいずれかが成り立つ場合、すなわち
ｉ）前記の第１入力側に低電圧が検出される、
ii）マイクロプロセッサの機能障害によって発生する機能障害信号が前記の第２入力側に受信される、
のいずれかが成り立つ場合に、前記のマイクロプロセッサに対するリセット信号が生成され、
ここでii）の場合、前記のリセット信号は、周期的な時間信号の正のエッジ毎にその状態がハイとローとの間で変化することを特徴とする、
マイクロプロセッサを初期化および該マイクロプロセッサの適正な動作を監視する回路。
【請求項２】
マイクロプロセッサを初期化および該マイクロプロセッサの適正な動作を監視する回路において、
該回路は、
前記のマイクロプロセッサに対するリセット信号を生成するトグルフリップフロップを含むデジタル回路からなり、
前記トグルフリップフロップは、周期的な時間信号が供給されるクロック入力側と、第１および第２の入力側とを含んでおり、また前記トグルフリップフロップにより、つぎのいずれかが成り立つ場合、すなわち
ｉ）前記の第１入力側に低電圧が検出される、
ii）マイクロプロセッサの機能障害によって発生する機能障害信号が前記の第２入力側に受信される、
のいずれかが成り立つ場合に、前記のマイクロプロセッサに対するリセット信号が生成され、
ここでii）の場合、前記のリセット信号は、周期的な時間信号の正のエッジ毎にその状態がハイとローとの間で変化し、
前記のデジタル回路は、周期的な問い合わせ信号を前記マイクロプロセッサに供給して、
該デジタル回路は、マイクロプロセッサの機能障害を検出し、またマイクロプロセッサの当該の機能障害の検出に依存して機能信号を生成する装置を含んでおり、
前記の機能障害の検出は、前記の周期的な問い合わせ信号に対してあらかじめ定めた時間内にマイクロプロセッサによる応答が検出されない場合に行われることを特徴とする、
マイクロプロセッサを初期化および該マイクロプロセッサの適正な動作を監視する回路。
【請求項３】
前記の問い合わせ信号に応答するためのあらかじめ定められる時間は調整可能である、
請求項２に記載の回路。
【請求項４】
前記のマイクロプロセッサは、前記の周期的な問い合わせ信号の周期を測定することによって前記デジタル回路の正しい動作を監視する、
請求項１に記載の回路。
【請求項５】
前記デジタル回路は集積回路である、
請求項１に記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロプロセッサの初期化と正確な機能監視のための方法及び回路に関する。
【０００２】
【従来の技術】
プロセッサの作動状態の監視に対しては、既にいくつかの解決手段が公知である。その１つにいわゆる“ワッチドッグ手法”と呼ばれるものがあるが、この手法ではプロセッサが適切な判定帰還信号によってその作動待機状態を信号化する必要がある。全ての公知のワッチドッグ手法はいずれにしても次のような欠点を有している。すなわちこれらの手法では、プロセッサの機能障害が発生した場合にしかプロセッサのリセットを引き起こすことができない。これらの公知のワッチドッグ手法によれば、作動電圧の投入の際の初期化、いわゆるパワーオン・リセットが不可能である。
【０００３】
【発明が解決しようとする課題】
本発明の課題は、上記したような公知技術の欠点に鑑みこれを解消すべく改善を行うことである。
【０００４】
【課題を解決するための手段】
上記課題は本発明により、マイクロプロセッサを初期化および該マイクロプロセッサの適正な動作を監視する回路において、この回路は、上記のマイクロプロセッサに対するリセット信号を生成するトグルフリップフロップを含むデジタル回路からなり、このトグルフリップフロップは、周期的な時間信号が供給されるクロック入力側と、第１および第２の入力側とを含んでおり、またこのトグルフリップフロップにより、つぎのいずれかが成り立つ場合、すなわち
ｉ）前記の第１入力側に低電圧が検出される、
ii）マイクロプロセッサの機能障害によって発生する機能障害信号が前記の第２入力側に受信される、
のいずれかが成り立つ場合に、前記のマイクロプロセッサに対するリセット信号が生成され、ここでii）の場合、前記のリセット信号は、周期的な時間信号の正のエッジ毎にその状態がハイとローとの間で変化することを特徴とする、マイクロプロセッサを初期化および該マイクロプロセッサの適正な動作を監視する回路を構成することによって解決される。
【０００５】
本発明によれば、プロセッサへの作動電圧の印加の際のパワーオン・リセットと、プロセッサの機能障害発生の際の作動リセットが同じ回路で実現され、しかもこの回路がプロセッサの機能障害も識別可能である。
【０００６】
本発明の別の有利な実施例は従属請求項に記載される。
【０００７】
有利には、トグル・フリップフロップが用いられ、このトグル・フリップフロップがプロセッサへのリセット信号を、作動電圧とプロセッサ自体の応答信号に依存して制御する。
【０００８】
プロセッサの機能問合せの応答に対しては固定のタイムパターンを設けるのではなく、問合せを用いてプロセッサに応答の見込まれる時期を通知する。この場合応答パルスの周期期間の許容偏差への要求はごく僅かである。それにより入力周波数の大きな動的変動が許容される。
【０００９】
さらに有利には、プロセッサが問合せの周期期間を検査することによって、プロセッサは正確な機能方向でのワッチドッグ問合せを行うことができる。
【００１０】
さらに有利には、本発明の回路は非常に僅かなコストで、例えば集積回路として実現可能である。
【００１１】
【発明の実施の形態】
次に本発明を図面に基づき詳細に説明する。
【００１２】
図１にはマイクロプロセッサへの接続形成が概略的に示されている。このマイクロプロセッサ１には作動電圧Ｕが印加されている。このマイクロプロセッサ１に対する作動電圧Ｕの識別に対しては低電圧識別部２が用いられる。この低電圧信号は、発振器３と、場合によってはマルチプレクサ４、及び本発明によるデジタル回路５に対するリセット信号Ｒとして用いられる。それによりプロセッサへのリセットラインが低レベルで、作動電圧印加後に確定される。この低レベルとは作動電圧印加の際のプロセッサの初期化、つまりパワーオン・リセットを意味している。低電圧がもはや識別されなくなった後で、発振器３は作動を開始する。マルチプレクサ４を用いることにより、本発明によるデジタル回路５は、種々のクロックサイクル（ＩＮＴ）を必要に応じて得ることができる。プロセッサにも同じようにこの信号ＩＮＴが一方の入力側に供給される。このプロセッサのリセット入力側は、低レベルで作動する。リセットレベルが高レベルになった後では、マイクロプロセッサは新たなリセット過程が実行されないようにＩＮＴ信号に連続的に応答する。
【００１３】
このワッチドッグ問合せＷＤｉｎに対する応答は、正確な時点で行われなければならない。プロセッサがＩＮＴ周期において１つのエラーを犯した場合には、これは次のクロック周期において１つのクロック周期に対し、低レベルでリセット入力側をリセットする。この作動リセットは、プロセッサが応答を何も受け取らなかったか、誤った時間に受け取ったか、誤った応答を受け取った場合に行われる。図２にはデジタル回路５の実施例が示されている。このデジタル回路は、作動電圧の投入の際やプロセッサの機能中断の際にリセットを引き起こさせる。このデジタル回路の個々の構成要素は図３〜図５に基づいて詳細に説明する。図３のａによる、パワーオン・リセットと作動リセット実施のための回路の中心はトグル・フリップ・フロップＦＦ１である。これは低電圧リセット信号Ｒが解除された後でそのＱ出力側を低レベルに切換る。この状態でパワーオン・リセットが行われる。この状態（リセット信号が低レベル）は、フリップ・フロップが正のＩＮＴ信号エッジによってその状態を変更した後で初めて変化する（図３ｂ参照）。その後ではフリップ・フロップはそれぞれ正のＩＮＴ信号エッジ毎に高レベルと低レベルの間で切換わる。これは正のＩＮＴ信号エッジの期間中に入力側ＯＲ１での高レベルの信号によって回避されない限りは続く。ＯＲ１入力側の高レベルの信号は信号Ｘによって初期化される。これはプロセッサが障害なく機能している場合に高レベルである。
【００１４】
トグル・フリップ・フロップＦＦ１に対する入力信号Ｘを得るためには、マイクロプロセッサは、その機能性を検査されなければならない。この検査は２つの段階ステップで行われる。このうちの最初の部分は図４のａに示されている。マイクロプロセッサにはＩＮＴ信号が供給される。マイクロプロセッサには信号が所定の期間で応答されることが強いられる。それによりマイクロプロセッサは作動リセットによってリセットされない。２つのフリップ・フロップによって次のことが配慮される。すなわちマイクロコンピュータがリセットされないように、各ＩＮＴ・高レベルフェーズを１つ又は複数のＷＤｉｎパルスでもってＩＮＴ低レベルフェーズに応えることが配慮される。このプロセッサはセット入力側Ｓによるフリップ・フロップ２でのＷＤｉｎ信号でもって低レベルにセットされる手段を有している。フリップ・フロップ２は継続信号が何も印加されない場合には、それぞれ正のＩＮＴ信号エッジによって再びリセットされる。なぜならそのＤ入力側が低レベルにおかれるからである。出力信号ＷＤｉｎ＿ｊａは、プロセッサの応答ＷＤｉｎが低レベルかどうかを表している。図４ａによる回路によれば、これまでは単にプロセッサが応答信号を送ったかどうかのみが検出されていた。図５によるフリップ・フロップ３によれば、さらにその応答が正しい時間で送信されたかどうかが検出される。このフリップ・フロップ３は、ＷＤｉｎパルスがＩＮＴ信号のハイレベルフェーズにおいて到来したかどうかを検出する。、その中で各ＩＮＴ信号の下降エッジによってフリップ・フロップ２の状態を出力側Ｑから転送する。フリップ・フロップ２の信号Ｑとフリップ・フロップ３の信号ＱのＡＮＤ結合を介して、トグル・フリップ・フロップに対する入力信号Ｘが形成される。この信号によって各上昇ＩＮＴ信号エッジ毎に次のようなことが回避される。すなわち作動リセットに対するリセット信号が低レベルに切換られることが回避される。図６は第２のリセット過程の典型的な経過を表している。領域Ａでは作動電圧がまだ印加されていない。低電圧表示は高レベルになる。領域Ｂでは低電圧識別部が、作動電圧の印加と低レベルへの切換を識別する。同時に内部クロックＩＮＴがスタートされる。プロセッサによって領域Ｂでは応答をまだ何も受けていないので、リセットレベルは低レベルにセットされる。そしてプロセッサのパワーオン・リセットが開始される。領域Ｃではプロセッサが信号ＷＤｉｎと共に、関与する信号ＩＮＴへのリアクションを開始する。正しいリアクションの場合には、プロセッサはリセットされない。なぜならリセット入力側が高レベルにおかれるからである。領域Ｄに示されているように、問合せに対するプロセッサの応答が不正確で信号ＷＤｉｎが欠落しているような場合には、リセット入力側が次のクロックサイクルで低レベルにセットされ、作動リセットが実施される。領域Ｆでは、実行された作動リセットに従ってシステムが再び問題なく動作する。本発明による回路は次のような利点を有している。すなわち入力周波数における大きな変動が許容できる利点を有している。プロセッサ自体はその正確な機能方向でのワッチドック検査をＩＮＴ周期の測定によって実施可能である。このＩＮＴ信号の応答に対する時間窓は任意に選択可能である。またこのような本発明の回路を実現するために必要とされる回路コストもごく僅かである。
【図面の簡単な説明】
【図１】マイクロプロセッサの監視のための回路の概略図である。
【図２】本発明によるデジタル回路の実施例を示した図である。
【図３】ａはリセット信号形成のための回路構成を示したブロック回路図、ｂは信号の時間経過ダイヤグラムである。
【図４】ａはワッチドッグ信号の応答のための回路構成を示したブロック回路図、ｂは信号の時間経過ダイヤグラムである。
【図５】作動リセットをトリガする回路を示した図である。
【図６】種々の信号の時間経過を概略的に示した図である。
【符号の説明】
１      マイクロプロセッサ
２      低電圧識別部
３      発振器
４      マルチプレクサ
５      デジタル回路
【図１】
0004242934.tif 000002
【図２】
0004242934.tif 000003
【図３】
0004242934.tif 000004
【図４】
0004242934.tif 000005
【図５】
0004242934.tif 000006
【図６】
0004242934.tif 000007