(57)【特許請求の範囲】
【請求項１】
テスト接続ポートであって：
テスト・クロック入力（ＴＣＫ）と；
テスト・モード選択入力（ＴＭＳ）と；
テスト・データ・イン入力（ＴＤＩ）と；
テスト・データ・アウト出力（ＴＤＯ）と；
テスト・クロック入力とテスト・モード選択入力とに接続され、更新−ＤＲ状態信号、クロック−ＤＲ信号、更新−ＤＲ信号、およびシフト−ＤＲ信号を与え、制御バス（６０６）入力を有する制御装置（６０１）と；
テスト・データ・イン入力とテスト・データ・アウト出力に接続され、制御装置に接続された制御バス（６０６）出力を有し、またモード信号出力（モード）を有する命令レジスタ（６０２）と；
機能データ信号（ＩＮ、ＯＵＴ）、テスト・データ・イン入力、テスト・データ・アウト出力、モード信号出力、更新−ＤＲ信号およびシフト−ＤＲ信号とに接続され、修正変更されたクロック−ＤＲ入力（クロックＤＲ′）を有する境界スキャン・レジスタ（５０３）と；
テスト・クロック入力に接続され、遅延されたクロック出力（ＤＴＣＫ）を有する遅延回路（６０３）と；
遅延されたクロック出力、制御バス、更新−ＤＲ状態信号、クロック−ＤＲ信号、および修正変更されたクロック−ＤＲ入力とに接続され、境界スキャン・レジスタで受け取られた機能信号の伝搬をテストする、伝搬テスト回路（６０４、６０５）とを含む、
前記テスト接続ポート。
【請求項２】
テスト接続ポートであって：
テスト・クロック入力（ＴＣＫ）と；
テスト・モード選択入力（ＴＭＳ）と；
テスト・データ・イン入力（ＴＤＩ）と；
テスト・データ・アウト出力（ＴＤＯ）と；
テスト・クロック入力とテスト・モード選択入力とに接続され、更新−ＤＲ状態信号、クロック−ＤＲ信号、更新−ＤＲ信号、およびシフト−ＤＲ信号を与え、制御バス（６０６）入力を有する制御装置（６０１）と；
テスト・データ・イン入力とテスト・データ・アウト出力に接続され、制御装置に接続された制御バス（６０６）出力を有し、またモード信号出力（モード）とテスト信号出力（１５０１、テスト、ＣＴＳＥＮＡ）とを有する命令レジスタ（１５０３）と；
機能データ信号（ＩＮ、ＯＵＴ）、テスト・データ・イン入力、テスト・データ・アウト出力、モード信号出力、テスト信号出力、更新−ＤＲ信号およびシフト−ＤＲ信号とに接続され、修正変更されたクロック−ＤＲ入力（クロックＤＲ′）を有する境界スキャン・レジスタ（１５０２）と；
テスト・クロック入力に接続され、遅延されたクロック出力（ＤＴＣＫ）を有する遅延回路（６０３）と；
遅延されたクロック出力、制御バス、更新−ＤＲ状態信号、クロック−ＤＲ信号、および修正変更されたクロック−ＤＲ入力とに接続され、境界スキャン・レジスタで受け取られた機能信号の減衰をテストする、減衰テスト回路（６０４、６０５）とを含む、
前記テスト接続ポート。
【請求項３】
テスト接続ポートであって：
テスト・クロック入力（ＴＣＫ）と；
テスト・モード選択入力（ＴＭＳ）と；
テスト・データ・イン入力（ＴＤＩ）と；
テスト・データ・アウト出力（ＴＤＯ）と；
テスト・クロック入力とテスト・モード選択入力とに接続され、ＵＰＤ／ＲＴＩ信号、クロック−ＤＲ信号、更新−ＤＲ信号、およびシフト−ＤＲ信号を与え、制御バス（６０６）入力を有する制御装置（２３０４）と；
テスト・データ・イン入力とテスト・データ・アウト出力に接続され、制御装置に接続された制御バス（６０６）出力を有し、またモード信号出力（モード）とテスト信号出力（ＣＴＳＥＮＡ、ＴＴＳＥＮＡ、Ｃｙｃｌｅ）とを有する命令レジスタ（２３０３）と；
機能データ信号（ＩＮ、ＯＵＴ）、テスト・データ・イン入力、テスト・データ・アウト出力、モード信号出力、テスト信号出力、およびシフト−ＤＲ信号とに接続され、修正変更されたクロック−ＤＲ入力（クロックＤＲ′）、トグル入力（トグル）、フラグ入力（フラグ）、および修正変更された更新−ＤＲ入力（更新ＤＲ′）とを有する境界スキャン・レジスタ（２３０２）と；
テスト・クロック入力に接続され、遅延されたクロック出力（ＤＴＣＫ）を有する遅延回路（６０３）と；
遅延されたクロック出力、制御バス、ＵＰＤ／ＲＴＩ信号、クロック−ＤＲ信号、修正変更されたクロック−ＤＲ入力、修正変更された更新−ＤＲ入力、トグル入力、およびフラグ入力とに接続され、境界スキャン・レジスタで受け取られたトグル機能信号をテストする、サイクル・テスト回路（６０４、６０５、２３０５、２３０６、２３０７、２３０８）とを含む、
前記テスト接続ポート。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的に集積回路間に配置された高速ＤＣおよびＡＣ結合相互接続回路のテストに係わり、ＩＥＥＥ１１４９．１  ＴＡＰ及び境界スキャン規格（ＪＴＡＧ）の命令セットおよびアーキテクチャを拡張することにより行う相互接続回路のテストに係わる。
【０００２】
【従来の技術】
基板上の集積回路間の、ディジタル信号通信の帯域幅は増加している。新たなより高速なディジタル相互接続回路技術がこの要求に応えるために開発されている。伝統的なＪＴＡＧ（すなわちＩＥＥＥ  １１４９．１規格）境界スキャン・アーキテクチャは、これらの高速ディジタル相互接続回路のテストを可能とすることを妨げる制約を有する。
【０００３】
ＪＴＡＧによる集積回路間の高速ＤＣおよびＡＣ結合相互接続回路のテストが制約されているのは、それはＪＴＡＧアーキテクチャが相互接続回路テストの遂行を妨害する制限のためである。これらの高速相互接続回路の使用が増えるにつれて、これらの相互接続回路を信頼性高くテスト出来るようにＪＴＡＧを拡張する必要が出てくる。
【０００４】
ＡＣ-Ｅｘｔｅｓｔ作業グループは高速ＤＣおよびＡＣ結合相互接続回路またはネットワークのテストに対処するためのいくつかの仕事を行っている。彼らの作業の報告はインターネット（Ｒ）http://www.acextest.org/ から得ることが出来る。
【０００５】
ロフストローム（Lofstrom）、キース（Keith）による論文、「境界スキャンタイミング測定の早期捕捉」、国際テスト会議１９９６年１０月２０日〜２５日、ペーパー１５．３、４１７−４２２ページは、アナログ波形と遅延の測定をＩＥＥＥ  １１４９．Ｘ規格を拡張することにより行うことを開示している。この拡張捕捉は更新−ＤＲ状態中のＴＭＳの立ち下がり縁上のデータをサンプリングする。
【０００６】
【発明が解決しようとする課題】
本発明の開示はＪＴＡＧ命令セットおよびアーキテクチャの拡張を提供しており、高速ＩＣ対ＩＣ相互接続回路のテストに対する解決策を提供することを目的としている。この解決策はＪＴＡＧの基本動作は堅持しており、例えば前から存在している命令およびアーキテクチャ的動作は本開示の拡張によって乱されることは無い。
【０００７】
【課題を解決するための手段】
伝搬テスト命令が標準ＪＴＡＧ命令セットに追加されており、１つの素子出力から１つの素子入力へＡＣまたはＤＣ結合相互接続回路を通して信号の伝搬をテストしている。この命令セットは追加のクロック信号、捕捉テスト・ストローブ（ＣＴＳ）をＪＴＡＧアーキテクチャの中で使用している。従来型入力および出力境界スキャン・セルも使用されている。最小限の付加回路がテスト・アクセス・ポートに追加されている。このＣＴＳストローブは境界スキャン入力セルがデータを、ＪＴＡＧプロトコルの捕捉−ＤＲ状態内で発生する通常の捕捉よりもかなり早く捕捉するようにさせる。後の捕捉−ＤＲ状態中に通常生じるであろうデータの捕捉は、伝搬テスト命令によって強制的に何もしないＮＯ−ＯＰ状態とされる。これにより先に捕捉されたデータが通常の捕捉動作で上書きされることを防止している。
【０００８】
減衰テスト命令は、１つの素子出力から１つの素子入力へＡＣ結合相互接続回路を通して伝搬された信号の減衰をテストすることが可能である。減衰テスト命令は伝搬テスト命令とは同じように動作するが、減衰テスト命令は捕捉−ＤＲ状態でのデータの、通常の捕捉を強制的に無演算状態とする代わりに許しているところが異なる。従来型出力境界スキャン・セルが使用可能であり、修正変更された入力境界スキャン・セルが使用されなければならない。伝搬テスト命令のＴＡＰにいくつかの追加がなされている。１つのスキャン・データ・ビットが、減衰テストに合格であることを１つの論理状態で示し、不合格であることを反対の論理状態で示している。
【０００９】
サイクル・テスト命令は、１つの素子出力から１つの素子入力へＡＣまたはＤＣ結合相互接続回路を通して伝搬される信号サイクルのテストを可能としている。サイクル・テスト命令は出力境界スキャン・セルに作用して、交代またはトグル信号を入力素子の入力境界スキャン・セルに出力させる。修正変更された出力境界スキャン・セルが必要とされる。減衰テスト命令の入力境界スキャン・セルが付加回路と共に使用される。ＴＡＰもまた減衰テスト命令で必要とされる付加回路を必要とする。
【００１０】
【発明の実施の形態】
図１は既存のＪＴＡＧ規格を用いてテストされているＤＣ相互接続回路１０３を図示する。ＤＣ相互接続回路１０３は端末素子（すなわちプルダウン抵抗器１０６）を含む。ＤＣ相互接続回路内でその他の多くの端末素子構成が可能である。機能モード中、コア回路からの機能信号は第１ＩＣから出力され、第１ＩＣのＪＴＡＧ境界セル１０１を通り、第１ＩＣの出力バッファ１０４を通って流れる。機能信号は外部ＤＣ相互接続回路１０３を通り、第２ＩＣの機能コア回路入力へ、第２ＩＣの入力バッファ１０５およびＪＴＡＧ境界セル１０２を経由して送信される。
【００１１】
ＪＴＡＧ境界セルは機能モード中は透過であって、これはバイパス命令を第１および第２ＩＣのＪＴＡＧアーキテクチャの命令レジスタ（ＩＲ）内にロードすることにより実現される。しかしながら、Ｅｘｔｅｓｔ命令がＪＴＡＧアーキテクチャの命令レジスタ（ＩＲ）内にロードされた際には、境界セルはＪＴＡＧテスト接続ポート（ＴＡＰ）および命令レジスタ（ＩＲ）により、ＩＣコア回路と独立に動作するように制御されＤＣ相互接続回路のテストを可能としている。ＪＴＡＧアーキテクチャ内のＥｘｔｅｓｔ命令およびその動作は良く知られており、その詳細はＩＥＥＥ１１４９．１規格書類に提示されている。
【００１２】
図１のタイミング図が、ＤＣ相互接続回路１０３上で発生するＪＴＡＧ  Ｅｘｔｅｓｔ演算の動作を図示する目的で提供されている。このタイミング図はテストクロック（ＴＣＫ）の立ち上がり縁中にＪＴＡＧ  ＴＡＰ制御装置の状態遷移を示す。ＴＡＰ制御装置の動作は良く知られており、その詳細はＩＥＥＥ  １１４９．１規格文書の中に提示されている。
【００１３】
タイミング図の中で、Ｅｘｔｅｓｔ動作は、シフト−ＤＲ（ＳＤＲ）ＴＡＰ状態中にデータをシフトし、続いて更新−ＤＲ（ＵＤＲ）ＴＡＰ状態中にデータを更新し、続いてシフト−ＤＲ（ＳＤＲ）ＴＡＰ状態へ遷移する時点の捕捉−ＤＲ（ＣＤＲ）ＴＡＰ状態の終わりにデータを捕捉するステップを含むことが分かる。データは図示されるように更新−ＤＲ状態内のＴＣＫの立ち下がり縁で境界セル１０１から更新され、これも図示されるようにＴＣＫの立ち上がり縁上の捕−ＤＲ状態時点で境界セル１０２内に捕捉される。更新および捕捉動作は２．５ＴＣＫ周期で分離されている。この分離はＥｘｔｅｓｔ動作を妨げることはない、何故ならば更新されセル１０１の出力（ＯＵＴ’）から駆動されたデータ値は、セル１０２の捕捉動作を超えてセル１０２の入力（ＩＮ’）で保持されているからである。
【００１４】
従ってＥｘｔｅｓｔ命令はデータ値を、ＤＣ相互接続回路を通して通過させることにより、それが構造的に正しいかを見てテストすることが出来る。しかしながら、２．５ＴＣＫ分離はＤＣ相互接続回路の遅延テストを（すなわち、セル１０１から更新された信号が短時間の間にセル１０２の中に捕捉されるテスト）許さない。
【００１５】
図２ＡはＤＣ相互接続回路１０２の代わりにＡＣ相互接続回路１０８が使用されている図１の例を図示している。ＡＣ相互接続回路１０８はＤＣ相互接続回路１０３と同様に抵抗性端末素子１０６をキャパシタ１０７と共に含んでおり、このキャパシタはバッファ１０４の出力（ＯＵＴ）とバッファ１０５の入力（ＩＮ）の間に直列接続で配置されている。キャパシタ１０７は相互接続回路を通って送信される信号のＤＣ成分を阻止する一方で、相互接続回路を通って送信される信号のＡＣ成分は通過させるように作用する。ＤＣ相互接続回路１０２の例と同様、その他の多くの抵抗性素子接続がＡＣ相互接続回路１０８でも可能である。
【００１６】
図２Ａのタイミング図は、Ｅｘｔｅｓｔ命令が図２ＡのＡＣ相互接続回路１０８をテストする際の問題を示すために用いられている。図１のタイミング例と同様、データはシフト−ＤＲ  ＴＡＰ状態中にシフトされ、続いて更新−ＤＲ  ＴＡＰ状態の真ん中で更新され、続いて捕捉−ＤＲ  ＴＡＰ状態の終わりで捕捉される。この例の中で、論理１が更新されてセル１０１から更新−ＤＲ状態のＴＣＫ立ち下がりで出力（ＯＵＴ’）されセル１０２の入力（ＩＮ’）を駆動している。しかしながら、ＡＣ相互接続回路内のＲＣ網は、セル１０１からの論理１出力で充電された後、放電を開始するが、それはプルダウン抵抗器１０６がキャパシタ１０７から電圧を接地電位に放出するためである。５ＲＣ時定数の後、バッファ１０５の入力（ＩＮ）に表れる電圧は接地電位に近づくはずである。５ＲＣ時定数は図２Ａのタイミング図に示されるように、２．５ＴＣＫ周期内に発生すると仮定されている。従ってセル１０２への入力（ＩＮ’）は、更新された後論理１に駆動される一方で、２．５ＴＣＫ後の捕捉動作が生じる時点で論理０に駆動されるはずである。
【００１７】
図２Ｂはプルアップ素子２０２を具備したＡＣ相互接続回路２０１を図示しており、このプルアップ素子は更新された論理０信号を用いたテストを阻害しているが、その理由は図２Ａに図示されたプルダウン抵抗器１０６を有するＡＣ相互接続回路１０８が更新された論理１テスト信号を阻害している理由と同じである。その理由とはＡＣ相互接続回路２０１が駆動された論理０状態から論理１状態へ、論理０更新動作の２．５ＴＣＫ後に生じる捕捉動作前に移行することである。
【００１８】
この説明から、短いＲＣ時定数を備えたＡＣ相互接続回路はＪＴＡＧ Ｅｘｔｅｓｔ命令動作で不安定になりやすいことが分かる。この問題は知られていて、ある種の解決策がＩＥＥＥ規格Ｐ１１４９．６（参考文献１を参照）の下で開発されている。ＩＥＥＥ  Ｐ１１４９．６に見られるいくつかの解決策では、ＪＴＡＧアーキテクチャの境界セルにかなりの量の回路を追加する必要がある。本開示で示唆される解決策は、必要であってもそれほど多くの回路をＪＴＡＧアーキテクチャの境界セルに追加することなくこの問題を解決するように意図している。本開示の解決策は、ロフストローム（Lofstrom）論文で必要とされるような、外部ＪＴＡＧテスト・バスの特別な取り扱いを必要としない。
【００１９】
本開示の解決策は３つの新たなテスト命令を用いることに基づいており、これらはＪＴＡＧ命令セットに追加出来る、新たなテスト命令とは：伝搬テスト命令、遅延テスト命令、そしてサイクル・テスト命令である。これらの追加された命令は、外部ＪＴＡＧテスト・バスの通常動作を用いて実行できる。
【００２０】
伝搬テスト命令の説明
伝搬テスト命令は１つの素子出力から１つの素子入力へＡＣまたはＤＣ結合相互接続回路を通しての、信号伝搬をテストすることが可能である。この開示の中に記述されている素子は１つの基板上の集積回路として示されているが、これらの素子はまた集積回路内の副回路コアとすることが出来ることも理解されよう。
【００２１】
図３は伝搬テスト命令を用いてテストされるＤＣ相互接続回路１０３を図示している。伝搬テスト命令は追加回路を、ＪＴＡＧアーキテクチャの出力境界セル１０１または入力境界セル１０２の中に必要とはしない、すなわち従来の入力および出力セルが使用できる。伝搬テスト命令は追加クロック信号をＪＴＡＧアーキテクチャ内で使用しており、これは図３のタイミング図の中で捕捉テスト・ストローブ（ＣＴＳ）と呼ばれている。
【００２２】
図３のタイミング図に見られるように、伝搬テスト命令は出力セル１０１に図１のＥｘｔｅｓｔ命令と同様に動作する、すなわちデータは出力セルの中にシフト−ＤＲ中にシフトされ、更新−ＤＲ中に出力セルから更新される。しかしながら伝搬テスト命令は、入力セル１０２の制御方法を変更する。
【００２３】
図３のタイミング図に見られるように、新たな捕捉テスト・ストローブ（ＣＴＳ）信号が、データが出力セル１０１から更新された直後のウィンドウ内で、入力セル１０２を制御するようにアクティブとなるように示されている。従ってＣＴＳストローブは、入力セル１０２がデータの捕捉を、捕捉−ＤＲ状態の終わりに行われる通常の捕捉よりもかなり早い時点で行わせしめる。更に、捕捉−ＤＲ状態の中で行われる通常の捕捉は伝搬テスト命令によって、伝搬テスト命令中は強制的に不動作（ＮＯ−ＯＰ）とされて、通常の捕捉動作によりＣＴＳ信号で捕捉されたデータが上書きされることを防止している。
【００２４】
図４は伝搬テスト命令を用いてテストされているＡＣ相互接続回路１０８を図示している。此処でも図４のタイミング図に見られるように、新たな捕捉テスト・ストローブ（ＣＴＳ）信号が、データが出力セル１０１から更新された直後のウィンドウ内で、入力セル１０２を制御するようにアクティブとなるように示されている。従って捕捉テスト・ストローブ（ＣＴＳ）は伝搬された信号がＲＣ回路網経由で接地電位に放電される前に捕捉する能力を提供している。此処でも伝搬テスト命令が、更新の２．５ＴＣＫ後に行われる通常ＪＴＡＧ捕捉動作を不能化し（すなわち、ＮＯ−ＯＰ  ＴＡＰ状態とし）、ＣＴＳ信号で捕捉されたデータが上書きされるのを防止している。
【００２５】
図３および図４の両方で、伝搬テスト命令が高速相互接続回路テスト方法を提供することが分かる。この方法はＣＴＳクロックを通常のＪＴＡＧ更新動作が行われた直後のウィンドウの中で提供することに基づいている。図５−１３の以下の説明はＪＴＡＧアーキテクチャがＣＴＳクロックを含むように拡張する方法の１例を示している。
【００２６】
図５は、ＴＡＰ制御装置５０１、命令レジスタ５０２、および境界レジスタ５０３を含む従来型ＪＴＡＧアーキテクチャ（バイパス・レジスタを除く）を図示している。境界レジスタは入力および出力バッファ５０４および５０５に接続されている。境界レジスタは境界セルを含み、これは監視のみセル５０６または監視および制御セル５０７である。ＩＮ／ＩＮ’およびＯＵＴ／ＯＵＴ’表示慣例は先の例に対応している。ＪＴＡＧ Ｅｘｔｅｓｔ動作中、ＴＡＰはクロック−ＤＲ，更新−ＤＲ、およびシフト−ＤＲ信号を境界レジスタ５０３に出力し、図１、図２Ａおよび図２Ｂの例に関連して先に説明したようにシフト、更新および捕捉ステップを可能とする。
【００２７】
図６は伝搬テスト命令を支援するように修正変更された、図５のＪＴＡＧアーキテクチャを図示する。この修正変更はＣＴＳクロック発生回路の追加と、命令レジスタ６０２およびＴＡＰ６０１の変更を含む。命令レジスタ６０２は従来型命令レジスタ５０２から変更され、これにより伝搬テスト命令を認識する能力を含む。伝搬テスト命令が命令レジスタの中にロードされる時、新たな制御信号が命令レジスタから制御バス６０６上に出力される。制御バス６０６はこれらの制御信号をＣＴＳクロック発生回路およびＴＡＰ６０１に運ぶ。
【００２８】
ＣＴＳクロック発生回路は、遅延されたＴＣＫ（ＤＴＣＫ）信号を提供する遅延回路６０３と、ＣＴＳ信号を生成するためにＤＴＣＫ信号にゲートを掛けるゲート６０４と、ＣＴＳ信号にゲートを掛けてクロックＤＲ’入力経由で境界レジスタ５０３を駆動するためのゲート６０５を含み、これは先に述べた早期捕捉ストローブを生成する。ゲート６０５はまたクロック−ＤＲ  ＴＡＰ状態信号が、境界レジスタのクロックＤＲ’入力を従来通り駆動することを可能としている。
【００２９】
伝搬テスト命令が命令レジスタの中にロードされた時に、バス６０６からの捕捉テスト・ストローブ可能化（ＣＴＳＥＮＡ）信号がアクティブとなり、ＴＡＰが更新−ＤＲ状態の時は常にＤＴＣＫ信号をＣＴＳ信号にゲートを掛ける。ＴＡＰが更新−ＤＲ状態にあることを示すために、更新−ＤＲ状態出力信号がＴＡＰ６０１に追加され、ゲート６０４に入力されている。ＴＡＰが更新−ＤＲ状態にある時を示すためにＴＡＰに追加される回路が図１３に示されている。捕捉−ＤＲ状態中に行われる従来の捕捉動作が、図３および図４に示されるように強制的にＮＯ−ＯＰとされるように、伝搬テスト命令が現在の命令である間、捕捉信号がＴＡＰに制御バス６０６から入力されている。捕捉信号および必要な追加ＴＡＰ回路は後ほど図１１および図１２に関連して説明する。
【００３０】
図７は伝搬テスト命令中のタイミングを図示する。ＴＡＰが更新−ＤＲ状態に入る度に、更新−ＤＲ状態指示器７０１は高状態となり、これはＣＴＳＥＮＡ信号と一緒にＤＴＣＫをＣＴＳにゲートする。更新−ＤＲ状態中、ＴＣＫの立ち下がり時点で、従来型更新−ＤＲクロック７０２が発生し、図３および図４の出力境界セル１０１がデータをＤＣ／ＡＣ相互接続回路上に出力するようにさせる。更新−ＤＲ状態クロックに続いて、ＣＴＳクロック７０３がＤＴＣＫ信号の結果として発生する。図３および図４の捕捉テスト・ストローブ・ウィンドウは更新−ＤＲクロック７０２の立ち上がり縁とＣＴＳクロック７０３の立ち上がり縁との間の時間として定義される。
【００３１】
図８Ａ−Ｄは遅延回路６０３の種々の例を図示している。図８Ａは固定されたＤＴＣＫ遅延を提供する遅延回路６０３を図示する。図８Ｂはプログラム可能ＤＴＣＫ遅延を与えるようデータをレジスタにロードするための、ＪＴＡＧデータ・レジスタ・スキャン動作を用いてプログラム可能な遅延回路６０３を図示する。図８Ｃはプログラム可能ＤＴＣＫ遅延を与えるよう、ＪＴＡＧ命令スキャン動作を用いて命令レジスタに対してプログラム可能な遅延回路６０３を図示する。図８Ｂおよび８Ｃにおいての中で選択可能遅延０−３は図７のＣＴＳ立ち上がり縁を、図７の更新−ＤＲの立ち上がり縁から時間的に長くなる方向に移動させ、これは与えられたＤＣ／ＡＣ相互接続回路をテストするのに必要なＣＴＳ捕捉点を調整することを可能とする。
【００３２】
図８Ｄは粗および精細ＣＴＳ遅延調整を含む遅延回路６０３を図示しており、図３および図４の捕捉テスト・ストローブ・ウィンドウ内でのＣＴＳ捕捉点の更なる位置制御を与える。図８Ｅのタイミング図から分かるように、粗遅延調整はＪＴＡＧスキャン動作を介して、ＣＴＳ捕捉点（立ち上がり縁）をＴＣＫに関して粗設定するようにプログラムする事が出来る。更に、精細遅延調整はＣＴＳ捕捉点を任意の粗設定捕捉点に対して精細設定するように、同様にプログラムすることが出来る。図８Ｄに示すような更にロバストな遅延調整回路６０３を用意することにより、伝搬テスト動作を、例えば基板をバックプレーン環境に接続するために使用されるような、ＤＣ／ＡＣ相互接続回路に拡張して実行することが可能となる。
【００３３】
図９は従来型ＪＴＡＧ／１１４９．１規格ＴＡＰ制御装置状態図を図示しており、これは当業分野では良く知られている。
【００３４】
図１０は、図３，図４，および図７で先に説明した伝搬テスト制御を実現するための伝搬テスト命令用にＴＡＰ制御装置状態図の挙動を修正したものを図示する。伝搬テスト命令が命令レジスタ内にロードされると、バス６０６からＴＡＰ６０１への制御入力は、図９に示すＴＡＰの従来型捕捉−ＤＲを図１０のＴＡＰ内の無動作（Ｎｏ−Ｏｐ）とする、すなわち捕捉−ＤＲ状態内で従来実行されていた捕捉動作が不能化される。これは図３および図４のタイミング図に示されるＮｏ−Ｏｐ機能を実現し、これは先に述べたようにＣＴＳウィンドウ中に捕捉されたデータの上書きを防止する。
【００３５】
更に、伝搬テスト命令が命令レジスタの中にロードされると、バス６０６からＣＴＳクロック発生回路（ＣＴＳＥＮＡ）への制御入力は、ＴＡＰ６０１からの更新−ＤＲ状態指示器信号出力と共に、ＴＡＰ６０１が更新−ＤＲ状態にある時にＣＴＳクロック出力を発生させる。図１０の更新兼捕捉状態の中で実施される更新動作は、図９で実施される従来型更新動作と同じである。図１０の更新兼捕捉状態と図９の更新−ＤＲ状態との違いは、更新兼捕捉状態は従来型更新動作に加えて捕捉動作を可能とすることである。これは図３および図４のタイミング図のＣＴＳウィンドウ内でＣＴＳクロックを発生させ、これは先に述べたようにデータが出力セル１０１から更新された直後にデータを入力セル１０２の中に捕捉させる。
【００３６】
図１１は１９９３年版ＩＥＥＥ規格１１４９．１−１９９０の図５．５に示されたＮＡＮＤゲート１１０１を図示しており、これは従来型クロック−ＤＲ  ＴＡＰ出力信号を与えるものである。同時に明示真値表も提示されており、これは１１４９．１規格によるものでは無いが、ＮＡＮＤゲート１１０１がシフト−ＤＲ（ＤＣＢＡ＝００１０）、および捕捉−ＤＲ状態（ＤＣＢＡ＝０１１０）の間に可能化されてＴＣＫ信号がクロック−ＤＲ信号を駆動できるようにするかを図示するためのものである。この真値表は、ＴＡＰがシフト−ＤＲまたは捕捉−ＤＲ状態に有る際に、ＮＡＮＤゲート１１０１が適切なＡＢＤ状態入力を受け取り、これはＴＣＫがゲートを通してゲートのクロック−ＤＲ出力を駆動することを可能とすることを示している。その他の全てのＴＡＰ状態はＴＣＫがクロック−ＤＲ出力を駆動するためのゲートを閉じるかまたは防止する。
【００３７】
図１２は図１１のクロック−ＤＲ  ＮＡＮＤゲート１１０１を修正変更し、伝搬テスト命令が命令レジスタ内にロードされた際に、捕捉−ＤＲ状態中にクロック−ＤＲ  ＴＡＰ出力信号のゲートを閉じるという要求（すなわち、図３および図４のＮｏ−Ｏｐを与える）を支援するための１つの好適な方法を図示している。図１２に見られるように、５入力ＮＡＮＤゲート１２０１が図１１の４入力ＮＡＮＤゲート１１０１に置き換わっている。また２入力ＮＡＮＤゲート１２０２が追加されている。２入力ＮＡＮＤゲート１２０２はＣ  ＴＡＰ状態信号と捕捉制御信号をバス６０６からと命令レジスタとから入力される。
【００３８】
伝搬テスト命令が命令レジスタの中にロードされた際に、捕捉信号は高状態に設定されてＣ  ＴＡＰ状態がＮＡＮＤゲート１２０１に入力出来るようにする。Ｃ  ＴＡＰ状態をＮＡＮＤゲート１２０１に入力することで、ＮＡＮＤゲート１２０１がシフト−ＤＲ状態中に、ＴＣＫをクロック−ＤＲに透過させるようにする一方で、捕捉−ＤＲ状態中にはＴＣＫがクロック−ＤＲに通過するのを防止させている（伝搬テスト、捕捉＝１真値表を参照）。これは図３および図４のタイミング図に示す、Ｎｏ−Ｏｐ状態を与える。従来型ＪＴＡＧ  Ｅｘｔｅｓｔ命令が命令レジスタの中にロードされた際に、捕捉信号は低状態に設定されて、Ｃ  ＴＡＰ状態がゲート１２０１のＴＡＰ状態ゲート動作に関与することを防止している。従って、捕捉が低状態の間、ＮＡＮＤゲート１２０１は、シフト−ＤＲおよび捕捉−ＤＲ状態中にＴＣＫをクロック−ＤＲへ通過させるように、図１１のＮＡＮＤゲート１１０１と同様に動作する（Ｅｘｔｅｓｔ、捕捉＝０真値表参照）。
【００３９】
図１３はＴＡＰ６０１に追加された、ＴＡＰ６０１が更新−ＤＲ状態（ＤＣＢＡ＝０１０１）に有ることを示すゲート１３０１を図示する。更新−ＤＲ状態にある時、ゲート１３０１は高状態を更新−ＤＲ状態信号上に出力し、これは図６に示すようにゲート６０４に入力されてＣＴＳＥＮＡ信号と共に、ＤＴＣＫをＣＴＳにゲート処理するのに寄与する。
【００４０】
減衰テスト命令の説明
減衰テスト命令は、１つの素子出力から１つの素子入力へＡＣ結合相互接続回路を通して伝搬される信号の減衰をテストすることを可能とする。
【００４１】
図１４は減衰テスト命令を用いてテストされているＡＣ相互接続回路１０８を図示する。図１４のタイミング図において、減衰テスト命令は図３および図４の伝搬テスト命令タイミング図と同じように動作するが、違う点は減衰テスト命令は捕捉−ＤＲ状態の終わりに、伝搬テスト命令ではＮｏ−Ｏｐと強制的にした代わりに、通常の捕捉動作を可能とすることである。減衰テスト命令は従来型出力境界セル１０１には何の変更も必要としないが、従来型入力境界セル１０２は修正変更する必要がある。入力セル１４０１は修正変更された入力セル１０２を図示する。減衰テスト命令は先に説明した伝搬テスト命令で必要とされたＪＴＡＧ回路の追加および修正変更のほとんどを直接的に再利用している。
【００４２】
図１４のタイミング図において、更新−ＤＲ（ＵＤＲ）状態のＴＣＫの立ち下がり縁上で出力セル１０１から更新されたデータは、先に説明したようにＣＴＳウィンドウ中に入力セル１０２の中に捕捉される。しかしながら、先に説明したのとは異なって、２番目のデータ捕捉動作は捕捉−ＤＲ（ＣＤＲ）状態の終わりのＴＣＫ立ち上がり縁上で（更新ＴＣＫ立ち下がり縁の２．５ＴＣＫ後）に行われる。
【００４３】
以上から分かるように、減衰テスト命令は下記のステップを含むテストを提供する：（１）ＡＣネットワークの入力へ信号を供給する（更新）、（２）第１の監視（捕捉）をＡＣネットワークの出力で行い、供給された信号に対するＡＣネットワークの過渡応答を決定する、そして（３）第２の監視（捕捉）をＡＣネットワークの出力で行い、供給された信号に対するＡＣネットワークの定常応答を決定する。
【００４４】
図１４のタイミング図において、２．５ＴＣＫ周期有ればＡＣ相互接続回路が第２監視（捕捉）までに定常状態に落ち着くのに十分であると仮定している、すなわち２．５ＴＣＫ周期の時間は５ＲＣ時定数の時間を超えていると仮定している。しかしながら、２．５ＴＣＫがＡＣネットワークが定常状態に達するのに十分で無い場合、ＴＡＰはテスト実行／待機状態（図９）に遷移し、更にＴＣＫ周期を追加するか、またはＴＣＫの周波数を落としてより長いＴＣＫ周期を得るようにするはずである。
【００４５】
図１５は図５のＪＴＡＧアーキテクチャを修正変更して減衰テスト命令を実現するようにしたものである。図６および図１５のアーキテクチャを比較して分かるように、減衰テスト命令に対するほとんどの修正変更は伝搬テスト命令から与えられている。
【００４６】
伝搬テスト命令アーキテクチャと減衰テスト命令アーキテクチャの違いは；（１）命令レジスタ１５０３が減衰テスト命令を認識し、減衰テスト命令がロードされた際に制御バス６０６上に新たなテスト信号１５０１を出力するように設計されている点、（２）テスト信号１５０１が境界レジスタ１５０２の入力境界セル１４０１に入力される点、そして（３）図１２に示されるバス６０６からＴＡＰ６０１への捕捉信号が低状態に設定されて、図１２の「Ｅｘｔｅｓｔ用、捕捉＝０」真値表に示される動作（すなわち、捕捉−ＤＲ状態中に行われる通常捕捉動作）を強制する点である。
【００４７】
図１６は減衰テスト命令動作のタイミング図を図示する。分かるとおり、更新−ＤＲ状態中、更新１６０１が行われた直後に第１捕捉１６０２が行われる。第２捕捉１６０３は、更新１６０１の後、捕捉−ＤＲ状態２．５ＴＣＫまたはそれ以上後に行われる。時間スペーサ１６０４はＴＡＰが直接、更新−ＤＲから捕捉−ＤＲへ選択−ＤＲ経由で行くか（ＴＡＰ状態図参照）、または更新−ＤＲからテスト実行／待機へ行き、続いて捕捉−ＤＲに選択−ＤＲ経由で行くことで、更に長いＴＡＫ周期を与えてＡＣネットワークが先に述べたように定常状態に達するようにするかを示している。見て分かるように、図１６の減衰テスト・タイミング図は図７の伝搬テスト・タイミング図と同じであるが、図１６では第２捕捉１６０３が行われる点が異なる。
【００４８】
図１７は減衰テスト命令がＴＡＰ制御装置状態図の動作を変更して図１４、図１５および図１６に関連して先に説明した減衰テスト制御を実現する様子を示している。図１７の捕捉２状態は置き換わっているが、図９に示す捕捉−ＤＲ状態と同じく動作する。捕捉２の間に実行される捕捉は、減衰テストで用いられる２つの捕捉過程の第２捕捉１６０３と同じである。図１７の更新兼捕捉１状態は図９および図１０の更新−ＤＲ状態と置き換わっている。図１７の更新兼捕捉１状態中に実行される更新動作は、図９および図１０で実行される従来型更新動作の間に実施される更新動作と同じである。図１７の更新兼捕捉１状態と図１０の更新兼捕捉状態との間には、更新兼捕捉状態中に実行される捕捉の表示が、減衰テストで使用される２つの捕捉過程の第１捕捉１６０２である点以外何の違いもない。
【００４９】
動作に関して、減衰テスト命令が命令レジスタ内にロードされると、ＴＡＰはテストに関する条件を、選択−ＤＲ状態、捕捉２状態、シフト−ＤＲ状態、終了１−ＤＲ状態、および更新兼捕捉１状態に送ることで設定する。更新兼捕捉１状態に入ると、図１６に示す更新動作１６０１および捕捉動作１６０２を実行する。更新兼捕捉１状態の動作を実行した後、ＴＡＰは選択−ＤＲ状態および捕捉２状態に戻って、テストを完了する。捕捉２状態は図１６の捕捉２  １６０３動作を与える。時間スペーサ１６０４はＴＡＰが更新兼捕捉１から捕捉２へ選択−ＤＲを経由して直接行くか、または更新兼捕捉１からテスト実行／待機へ行き、続いて捕捉２へ選択−ＤＲへ行くことで、更に長いＴＡＫ周期を与えてＡＣネットワークが先に述べたように定常状態に達するようにするかを示している。
【００５０】
減衰テスト命令が命令レジスタの中にロードされると、バス６０６からＴＡＰ６０１への制御入力（すなわち図１２の捕捉信号）は、ＴＡＰが捕捉２状態の中で捕捉機能を実行して、図１４および図１６のタイミング図に示す第２捕捉機能１６０３を実施するようにさせる。更に、減衰テスト命令が命令レジスタの中にロードされると、バス６０６からＣＴＳクロック発生回路への制御入力は、ＴＡＰ６０１からの更新−ＤＲ状態指示信号出力と共に、ＴＡＰ６０１が更新−ＤＲ状態にある時にＣＴＳクロック出力を発生させるようにする。
【００５１】
図１８Ａおよび図１８Ｂは、減衰テスト命令で使用することの出来る２つの型式の図１４の修正変更入力セル１４０１を図示する。図１８Ａは完全制御並びに監視入力境界セル１８０１を図示し、これは減衰テスト命令を支援するように修正変更されたものである。制御並びに監視セル１８０１は図５の従来型制御並びに監視セル５０７と類似している。セル１８０１とセル５０７の間の１つの違いは、セル１８０１はセルの捕捉およびシフト部１８０３に回路変更を含む点である。セル１８０１の更新メモリ１８０４および出力マルチプレクサ（ＭＵＸ）１８０５部は、セル５０７と同じである。セル１８０１とセル５０７の間の、別の違いは、セル１８０１が図５の命令レジスタ・バス６０６からの新たなテスト入力信号１５０１を含む点であり、これは減衰テスト命令で必要とされるものである。また、セル１８０１は図６のゲート６０５から先に説明したクロック−ＤＲ’信号出力を、図５のＴＡＰからのクロック−ＤＲ信号の代わりに接続されるように図示されている。
【００５２】
図１８Ｂは監視のみ入力境界セル１８０２を図示しており、これは減衰テスト命令を支援するように修正変更されている。監視のみセル１８０２は、図５の従来型監視のみセル５０６に類似している。セル１８０２とセル５０６の間の違いは、セル１８０２が図１８Ａで述べたセルの捕捉およびシフト部１８０３と同じ回路変更を、先に述べた新たなテストおよびクロック−ＤＲ’信号と共に含む点である。
【００５３】
セル１８０１および１８０２は、セル５０６および５０７と同様に、共にＩＣ上の入力境界セルとして使用される。制御並びに監視セル１８０１および５０７と、監視のみセル１８０２および５０６との間の違いは、制御並びに監視セルが外部ＩＣデータを監視し内部ＩＣデータを制御出来る一方で、監視のみセルは外部ＩＣデータの監視のみを提供する点である。
【００５４】
図１８Ｃは修正変更された捕捉並びにシフト回路１８０３の１つの好適な実施例を図示する。回路１８０３はＸＯＲゲート１８０６、ＭＵＸ１８０７，ＭＵＸ１８０８，およびＤ−ＦＦ１８０９を含む。テスト入力が低状態の時、例えば従来型ＪＴＡＧ  Ｅｘｔｅｓｔ命令が命令レジスタ内にロードされた結果その様になっている時、回路１８０３は図５の従来型捕捉並びにシフト回路と全く同様に動作する。この条件下で、ＩＮ’はＤ−ＦＦ１８０９の中に、ＭＵＸ１８０７および１８０８経由で捕捉され、続いてＴＤＩからＴＤＯへシフトされる。減衰テスト命令が命令レジスタ内にロードされた結果として、テスト入力が高状態にセットされると、回路１８０３の動作は、ＸＯＲ１８０６の出力がＤ−ＦＦ１８０９の中に捕捉できるように変更される。ＸＯＲの出力はＤ−ＦＦ１８０９の現在状態とＩＮ’入力のデータ値との和である。
【００５５】
テスト・ステップの１つのシーケンスで、減衰テストが設定され実行される。これらのステップは下記を含む；（１）初期テスト・データを入力１８０１，１８０２およびテスト対象であるＡＣ相互接続回路に接続されている出力１０１境界セルに確立するための、事前ロード・スキャン動作を実行させるサンプリング／事前ロード命令をロードする、（２）下記を実行させるための減衰テスト命令をロードする；（ａ）テスト・データを入力および出力セルにシフトさせるスキャン動作を実行する、（ｂ）入力データの出力セルからＡＣ相互接続回路への更新１６０１動作を実行する、（ｃ）入力セルにＡＣ相互接続回路からの過渡応答出力をロードする、第１捕捉１６０２動作を実行する、（ｄ）入力セルにＡＣ相互接続回路からの定常状態応答出力をロードする、第２捕捉１６０３動作を実行する、そして（ｅ）入力および出力セルからデータをシフトさせるスキャン動作を実行する。
【００５６】
前記のステップ１において、入力および出力セルの中に事前ロードされたデータは、ＡＣ相互接続回路を通って伝送される第１テスト・データ・パターン用にセルを初期化するデータである。例えば、図１４のＡＣ相互接続回路１０８がテスト対象の場合、その出力セルはステップ２で減衰テストがロードされた場合には何時でも、論理ゼロをＡＣ相互接続回路１０８に出力するように初期化される。論理ゼロをＡＣネットワークに出力すると、ネットワークを予期された定常状態条件に設定する（すなわち、ネットワーク出力に論理ゼロを設定する）。定常状態論理ゼロ条件をネットワーク内に確立することにより、論理１がネットワークを通って出力セル１０１から入力セル１４０１へ減衰テスト動作中に伝送出来る。
【００５７】
図１４のタイミング図は上記の過程を図示している；（１）減衰テストがロードされた際に出力セル１０１から出力を初期化するために論理ゼロを事前ロードする（時刻１４０２）、（２）ネットワークを駆動するための、出力セル１０１から論理１の更新をスキャンする（時刻１４０３）、（３）論理１に対するネットワーク過渡出力応答の第１捕捉を実行する（時刻１４０４）、続いて（４）論理１に対するネットワークの定常状態出力応答を得るために第２捕捉を実行する（時刻１４０５）。
【００５８】
減衰テスト・スキャン動作の始めで（すなわち、捕捉２状態への第１入力中）、図１４のセル１４０１のＤ−ＦＦ１８０９内で行われる捕捉動作は、何もしない状態である。この何もしない状態は論理ゼロがシフト入力されるとＤ−ＦＦ１８０９からシフト出力される。Ｄ−ＦＦ１８０９の中へシフト入力された論理ゼロは、図１７更新兼捕捉１状態の中で実行される第１捕捉動作で必要とされる初期条件を確立する。
【００５９】
再び回路１８Ｃを参照すると、図１７の更新兼捕捉１状態に入る前に、シフト−ＤＲ状態内の論理ゼロでＤ−ＦＦ１８０９をスキャンすることにより、更新兼捕捉１状態中に行われる、図１４のタイミング図内の第１捕捉（時刻１４０４）は、論理１をＤ−ＦＦ１８０９へＸＯＲ１８０６からロードする。論理１はシフト−ＤＲ中にＤ−ＦＦ１８０９の中へスキャンされた論理ゼロとＩＮ’に於けるＡＣネットワークからの過渡論理１との和である。捕捉２状態中に行われる、図１４のタイミング図内の第２捕捉（時刻１４０５）もまた、論理１をＸＯＲ１８０６からＤ−ＦＦ１８０９の中にロードする。この論理１は第１捕捉中にＤ−ＦＦ１８０９内に捕捉された論理１とＩＮ’に於けるＡＣネットワークからの定常状態論理ゼロとの和である。捕捉２に続くシフト−ＤＲ状態中に、捕捉された論理１はＤ−ＦＦ１８０９からシフト出力されて検査される。
【００６０】
論理１がＤ−ＦＦ１８０９からシフト出力された場合テストは合格であるが、それはこの論理値が先に説明した過渡論理１が第１捕捉動作で捕捉され、定常状態論理ゼロが第２捕捉動作で捕捉されたことを保証しているからである。論理ゼロがＤ−ＦＦ１８０９からシフト出力された場合、テストは不合格である。不合格の原因は；（１）論理ゼロが第１捕捉動作中に捕捉された（ＸＯＲ＝０）、これはＡＣネットワークがセル１０１から図１４のＩＮ’へ論理１出力（ＯＵＴ’）を適切に伝送するのに失敗したことを意味する、または（２）論理１が第２捕捉動作中に捕捉された（ＸＯＲ＝０）、これはＡＣネットワークが予期された論理ゼロ定常状態に適切に到達する（すなわち放電する）のに失敗したことを意味する、のいずれかである。
【００６１】
先に説明したように、回路１８０３は第１および第２論理値を捕捉するように設計されており、捕捉された値が異なる場合は合格を示し、論理１をスキャン出力する。しかしながら、第１および第２捕捉値が同じ場合、これは不合格を示し、回路１８０３は論理ゼロをスキャン出力する。回路１８０３は必要に応じて、合格に対して論理ゼロを、また不合格に対して論理１をスキャン出力するように設計することが可能なことは理解されよう。更に、回路１８０３に代わって第１および第２捕捉動作に応答し、合格または不合格状態を指示するその他の回路設計を使用することも可能であろう。回路１８０３が使用されているのは、第一義的に減衰テスト命令の必要な合格または不合格結果を得るために、従来型入力境界セル１４０１に追加する必要があるのは、非常に僅かの追加回路（すなわちＸＯＲ１８０６、およびＭＵＸ１８０７）のみであることを教えるためである。
【００６２】
説明したように、図１４のＡＣ相互接続回路１０８はネットワークを定常状態論理ゼロに初期化し、続いて論理１をネットワークを通して通過させ、ネットワーク応答を論理１過渡信号、続いて論理ゼロ定常状態信号で見ることによりテストされる。その他のＡＣ相互接続回路ネットワークはネットワークを適切な定常状態に初期化し、次に信号をネットワークを通して通過させて、ネットワークにその信号を表す過渡応答をさせて、続いてネットワークの定常状態に戻ることでテスト出来ることは理解されよう。例えば、図２ＡのＡＣ相互接続回路２０１は、ネットワークを定常状態論理１に初期化し、次に論理ゼロをネットワークを通して通過させ、ネットワーク応答を論理ゼロ過渡信号、続いて論理１定常状態信号で見ることによりテスト出来るであろう。
【００６３】
図１９は出力セル１０１と入力セル１４０１の間に配置されているＡＣ相互接続回路ネットワーク１０８をテストするために使用される減衰テスト命令の流れの例を図示する。ＡＣ結合ネットワーク１０８は良好であり、以下の減衰テスト動作を合格すると想定している。
【００６４】
図１９において、減衰テスト動作の経過が３つのステップ１９０１，１９０２，および１９０３内で起きるように示されている。第１ステップ１９０１は出力１０１および入力１４０１セルを現在状態データ（論理ゼロ）で初期化し、ネットワークを定常状態論理ゼロ状態に設定する。定常状態はネットワークの出力が或る一定時間の後、すなわち５ＲＣ時定数の後、に到達する状態である。第２ステップ１９０２は時刻１９０６で、出力セル１０１からの論理１信号で更新し、時刻１９０４で入力セル１４０１の中へ更新された過渡信号の第１捕捉を実行する。第３ステップ１９０３は時刻１９０５で、更新された信号の定常状態の第２捕捉を実行し、検査のためにテスト結果を入力セル１４０１からシフトする。
【００６５】
第２ステップ１９０２において、第１ステップ１９０１中に入力セル１４０１の中にロードされた論理ゼロは、ＸＯＲ１８０６を介してネットワークからの過渡論理１入力（ＩＮ）と加算され、これは時刻１９０４で論理１が入力セルのＤ−ＦＦ１８０９の中に捕捉されるようにする。第３ステップ１９０３において、第２ステップ１９０２中に入力セル１４０１内に捕捉された論理１が再び、ＸＯＲ１８０６を介してネットワークからの定常状態論理ゼロ入力と加算され、再び論理１が時刻１９０５で入力セルのＤ−ＦＦ１８０９内に捕捉されるようにしている。入力セル１４０１のＤ−ＦＦ１８０９からシフト出力された論理１は、第３ステップ１９０３で、ネットワーク１０８が減衰テスト動作に合格したことを示している。
【００６６】
図２０は出力セル１０１と入力セル１４０１との間に配置されている、故障したＡＣ結合相互接続回路ネットワーク１０８をテストするために使用される減衰テスト命令の流れの例を図示している。図２０のＡＣ結合ネットワーク１０８内の故障は、プルダウン抵抗器Ｒと入力セル１４０１への入力（ＩＮ）との間の開回路２００４である。開回路２００４以外、図２０のＡＣネットワーク１０８は図１９のそれと同じである。図２０の中で、減衰テスト動作の経過が此処でも３つのステップ１９０１，１９０２，そして１９０３の中で起きるように示されている。第１ステップ１９０１は出力１０１および入力セル１４０１を現在状態データ（論理ゼロ）で初期化し、ネットワークを定常状態論理ゼロ状態に設定する。第２ステップ１９０２は時刻１９０６で論理１信号を出力セル１０１から更新し、時刻１９０４で入力セル１４０１の中に更新された過渡信号の第１捕捉を実行する。第３ステップ１９０３は信号１９０５で、更新された信号の定常状態の第２捕捉を行い、検査用にテスト結果を入力セル１４０１からシフトする。
【００６７】
第２ステップ１９０２において、第１ステップ１９０１中に入力セル１４０１の中にロードされた論理ゼロは、ＸＯＲ１８０６を介してネットワークからの過渡論理１と加算され、これは論理１を入力セルのＤ−ＦＦ１８０９の中に捕捉させるようにする（１９０４）。第３ステップ１９０３において、第２ステップ１９０２の間に入力セル１４０１の中に捕捉された論理１は再び、ＸＯＲ１８０６を介してネットワークからの定常状態入力と加算され、これは図２０では２００４で回路が開いているため、論理１である。第３ステップの時刻１９０５での第２捕捉動作は、論理０が入力セルのＤ−ＦＦ１８０９の中に捕捉されるようにする。第３ステップ１９０３での、入力セル１４０１のＤ−ＦＦ１８０９のシフト出力である論理ゼロは、ネットワーク１０８が減衰テスト動作に不合格であることを示している。
【００６８】
図２１は、出力セル１０１と入力セル１４０１の間に配置され、不正確なＲそして／またはＣの値を含むＡＣ結合相互接続回路ネットワーク１０８をテストするために用いられる、減衰テスト命令の流れの例を図示している。この例の中で、不正確なＲ／Ｃ値の結果ネットワークのＲＣ時定数は予期しているものより長くなっている。不正確なＲ／Ｃ値以外は、図２１のＡＣネットワーク１０８は構造的に正しい。
【００６９】
図２１の中で、再び減衰テスト動作の経過が３つのステップ１９０１，１９０２，および１９０３の中で生じるように示されている。第１ステップ１９０１は出力１０１および入力１４０１セルを現在状態データ（論理ゼロ）で初期化し、ネットワークを定常状態論理ゼロ状態に設定する。第２ステップ１９０２は、時刻１９０６で出力セル１０１から論理１信号を更新し、時刻１９０４で入力セル１４０１の中へ更新された過渡信号の第１捕捉を実行する。第３ステップ１９０３は、時刻１９０５で更新された信号の定常状態の第２捕捉を実行し、検査のためにテスト結果を入力セル１４０１からシフトする。
【００７０】
第２ステップ１９０２の中で、第１ステップ１９０１の間に入力セル１４０１の中にロードされた論理ゼロは、ＸＯＲ１８０６を介してネットワークからの過渡論理１と加算され、これは論理１が入力セルのＤ−ＦＦ１８０９の中に捕捉されるようにする１９０４。第３ステップ１９０３の中で、第２ステップ１９０２の間に入力セル１４０１の中に捕捉された論理１は、再びＸＯＲ１８０６を介して、ネットワークからの定常状態入力と加算され、これは図２１では論理１であるが、それはＲそして／またはＣの値が不正確であるためである。第３ステップの１９０５に於ける第２捕捉動作は、論理０が入力セルのＤ−ＦＦ１８０９の中に捕捉されるようにする。第３ステップ１９０３の中で、入力セル１４０１のＤ−ＦＦ１８０９からシフト出力された論理ゼロは、ネットワーク１０８が減衰テスト動作に不合格であることを示している。
【００７１】
図２０および図２１の減衰テスト動作は共に入力セル１４０１から不合格出力（論理ゼロ）を出力している。図２０および図２１でネットワークが不合格であった理由の判定を助けるために、追加の減衰テスト動作を実行することが可能である。不合格の理由を判定することにより、故障を同定し修理を更に迅速に行うことが可能となる。追加減衰テストは図２０および図２１の他の減衰テストと、第３ステップ１９０３の第２捕捉動作（１９０５に於ける）が次のいずれかによって遅延されている点を除き、同じである；（１）ＴＣＫクロック周期を伸ばす、または（２）ＴＡＰを、捕捉２状態に入る前に、更新兼捕捉１状態からテスト実行／待機状態に遷移させる。第２捕捉動作の発生を遅延させるこれら２つの方法は、図１４および図１６に関連して先に説明した。
【００７２】
時刻１９０６での更新と時刻１９０５での第２捕捉との間の時間を伸ばしても、図２０の例で故障が除去されるようには示されないが、それは開回路２００４はネットワークが放電して定常状態になることを妨げているからである。しかしながら、時刻１９０６での更新と時刻１９０５での第２捕捉との間の時間を伸ばすと、図２１の例ではＲＣネットワークが放電してその定常状態となるまでの十分な時間が許されるので、故障が除去されたように示される。従って、追加減衰テスト動作は図２０と図２１の故障との間は識別することが可能であり、修理工程を容易にする。
【００７３】
先に説明した伝搬テストは図１９−２１のネットワーク１０８を通して、出力セル１０１から入力セル１４０１へ通される過渡信号をテストする事は可能であるが、ネットワーク１０８がその定常状態に戻ることのテストは出来ない。従って、減衰テスト命令が伝搬テスト命令よりも優れているのは、これがネットワーク１０８の過渡および定常状態の両方をテスト出来る点である。
【００７４】
サイクル・テスト命令の説明：
サイクル・テスト命令は１つの素子出力から１つの素子入力へＡＣまたはＤＣ結合相互接続回路を通って伝搬される信号サイクルのテストを可能とする。図２２はサイクル・テスト命令を用いてテストされるＡＣ相互接続回路ネットワーク２２０３を図示する。ＡＣネットワーク２２０３が先のＡＣネットワーク１０８と異なるのは、これが２つの終端抵抗器２２０５，２２０６を含み、１つは供給電圧または第１電圧に、そしてもう一方は接地電位または第１電圧よりも低い第２電圧に接続されている点である。２つの抵抗器の間のノード（ＩＮ）の定常状態電圧は第１電圧よりは低く、第２電圧よりは高い、抵抗器の値で決定される電圧である。
【００７５】
サイクル・テスト命令は従来型入力１０２および出力１０１境界セルの修正変更を必要とする。図２２の出力セル２２０１はトグル出力モードを含むように修正変更されており、入力セル２２０２は減衰テスト命令で必要とされた先の修正変更を含むように修正変更されており、更に合格／不合格フラグ・メモリが追加されている。これらのセルの修正変更は図２７および図２８に関連して更に詳細に説明される。
【００７６】
図２２のタイミング図において、サイクル・テスト命令はＴＡＰが時刻２２０８でテスト実行／待機（ＲＴＩ）状態に入った時に、ＲＴＩ信号が高状態に変化したことで示されるように、動作を開始する。ＲＴＩ信号はＴＡＰから入力され、ＴＡＰがテスト実行／待機状態に入ったことを示す。ＲＴＩ信号は図２６Ａの中で説明する。ＲＴＩ状態に入る前に、スキャン動作により出力２２０１および入力２２０２セルに初期論理状態がロードされる。このスキャン動作はＪＴＡＧサンプリング／事前ロード命令を用いて実行できる。タイミング図の中で、この論理ゼロの論理状態が時刻２２１０で出力セル２２０１から出力されるのは、時刻２２０７においてＴＡＰ更新−ＩＲ（ＵＩＲ）内のＴＣＫの立ち下がり縁上で、サイクル・テスト命令が命令レジスタの中にロードされ更新された時である。
【００７７】
サイクル・テスト命令の動作中、出力セル２２０１はネットワーク２２０３の入力への（ＯＵＴ経由）変更（トグル）信号を駆動出来るようにされる一方で、入力セル２２０２はネットワーク２２０３の出力（ＩＮ経由）で変更信号の遷移を捕捉できるようにされている。タイミング図の中で、出力セル２２０１からの出力（ＯＵＴ’）は時刻２２１２，２２１４，２２１６および２２１８でトグル・テスト・ストローブ（ＴＴＳ）信号の立ち上がり縁で切り替わる。
【００７８】
ＴＴＳ信号はＴＣＫでタイミングを取られている新たな信号であり、これはサイクル・テスト命令を可能とするようにＪＴＡＧアーキテクチャに追加されており、後ほど図２３の中で説明する。出力セル２２０１からのトグル出力（ＯＵＴ’）の結果として、入力バッファへの入力（ＩＮ）は時刻２２１３，２２１５，２２１７，および２２１９で切り替わる。入力セル２２０２は入力セル２２０２への過渡データ入力を、各々の切り替わり中でかつ捕捉ウィンドウ２２０９の間にＣＴＳの立ち上がり縁上で捕捉する。
【００７９】
タイミング図内のＩＮ信号の波形は、ネットワーク２２０３の型式を表しており、これはトグル入力がネットワーク２２０３の入力へ与えられた際に予想できるものである。ＩＮ信号を横切っている点線は図２２の入力バッファの閾値点を示している。従ってサイクル１の捕捉ウィンドウ２２０９内のトグル開始時点で、入力セル２２０２は論理１への過渡状態を２２１３で捕捉し、サイクル２の捕捉ウィンドウ２２０９内のトグル開始時点で、入力セル２２０２は論理ゼロへの過渡状態を２２１５で捕捉する。見て分かるように、各々のトグルおよび捕捉ウィンドウ２２０９の間に、出力セル２２０１からのデータ出力は変化し、これらの変化はネットワーク２２０３を通して伝送されて入力セル２２０２で捕捉される。トグルおよび捕捉ウィンドウ２２０９はＴＡＰがＲＴＩ状態に居る間発生し続けて、任意の回数のトグルおよび捕捉ウィンドウ・サイクルが発生出来るようにしている。
【００８０】
図２３はサイクル・テスト命令を実現するための、図５のＪＴＡＧアーキテクチャへの修正変更を図示している。サイクル・テスト用修正変更は先に説明したＣＴＳ６０４，６０５および遅延６０３回路を再使用している。サイクル・テスト命令用の新たな回路は下記を含む；（１）境界スキャン・レジスタ２３０２へトグル制御信号を生成するためのＡＮＤゲート２３０５と、（２）境界スキャン・レジスタへフラグ制御信号を生成するためのＡＮＤゲート２３０６と、（３）境界スキャン・レジスタへトグル・テスト信号（ＴＴＳ）を生成するためのＮＡＮＤゲート２３０７とＡＮＤゲート２３０８と、（４）ゲート２３０７へ事前ＤＴＣＫ（ＰＤＴＣＫ）信号を生成するための遅延回路２３０９とを含み、（５）命令レジスタ２３０３はサイクル・テスト命令を認識し、制御信号（すなわち、先に説明したテストおよびＣＴＳＥＮＡ信号に新たなサイクルおよびＣＴＳＥＮＡ信号を加えたもの）をバス６０６に出力しサイクル・テスト命令を可能とするように設計されている、そして（６）ＴＡＰ２３０４はＲＴＩ信号およびＵＤＲ／ＲＴＩ信号を出力するように修正変更されている。
【００８１】
また図２７Ａおよび２７Ｂを参照すると、命令レジスタ制御バス６０６からのテストおよびサイクル信号、およびゲート２３０６からのフラグ信号は、図２７Ａおよび２７Ｂの「全」２７０１および監視のみ２７０２入力セルの修正変更された捕捉およびシフト回路２７０３へ入力される。回路２７０３を除いて、入力セル２７０１および２７０２は図１８の入力セル１８０１および１８０２と同じである。図２７の捕捉およびシフト回路２７０３は図１８の捕捉およびシフト回路１８０３と類似しているが、回路２７０３が、Ｄ−ＦＦ２７０５およびＡＮＤゲート２７０４からなる合格／不合格フラグを含み、４つの入力ＭＵＸ２７０６が２つの入力ＭＵＸ１８０８の代わりに使用されている点が異なる。テスト、サイクル、およびフラグ信号が低状態に設定される時に、回路２７０３は従来型ＪＴＡＧ捕捉およびシフト・モード（例えばＥｘｔｅｓｔ命令モード）、または本開示の伝搬テスト命令モードのいずれかで動作するようにプログラムされている。テスト信号が高状態で、サイクルおよびフラグ信号が低状態の時、回路２７０３は本開示の減衰テスト・モードで動作するようにプログラムされている。
【００８２】
テスト信号が低状態でサイクルおよびフラグ信号が高状態の時、回路２７０３は本開示のサイクル・テスト・モードで動作するようにプログラムされている。従って回路２７０３は、本開示の全てのテスト命令に加えて従来型ＪＴＡＧテスト命令を動作させるようにプログラム可能な、捕捉およびシフト回路の１つの実施例を表している。図２３の中で、サイクルが低状態の場合、フラグはゲート２３０６によって強制的に低状態にされるが、サイクルが高状態の場合、フラグはＴＡＰ捕捉−ＤＲ（ＣＤＲ）状態出力の値に従う。
【００８３】
サイクル・テスト命令がシフトされ命令レジスタ２３０３から更新される際に、回路２７０３へのテスト信号は低状態に留まり、ＩＮ’入力がｍｕｘ１８０７を通ってｍｕｘ２７０６へ通過出来るようにしている。また、サイクル・テスト命令が更新される際に、回路２７０３へのサイクル信号は低状態から高状態へ遷移してＤ−ＦＦ２７０５からのセット入力を不活性化する。一方低状態では、サイクル信号はＤ−ＦＦ２７０５を論理１状態、通過状態に強制する（セットする）。従って、サイクル・テスト命令の最初の時点で、Ｄ−ＦＦ２７０５は通過状態にセットされる。
【００８４】
サイクル・テスト命令をロードする前に、Ｄ−ＦＦ１８０９はサイクル・テスト命令を開始するための適切な初期状態に事前設定される（サンプリング／事前ロード命令）。
【００８５】
Ｄ−ＦＦ１８０９の中にロードされた適切な初期状態は、図２２のサイクル１のトグルおよび捕捉ウィンドウ２２０９中に、回路２７０３のＩＮ’入力で受け取られる予測された信号状態と反対のものとなるはずである。回路２７０３から分かるように、Ｄ−ＦＦ１８０９内の初期状態と、ＩＮ’入力上で受け取られる予測された状態が互いに反対の場合、ＸＯＲ１８０６は論理１を出力し、これは（クロックＤＲ’上のＣＴＳに応答し）合格／不合格フラグＤ−ＦＦ２７０５の中に格納され、これは合格を示している。しかしながら、Ｄ−ＦＦ１８０９内の初期状態と、ＩＮ’入力上で受け取られる予測された状態が同じ場合、ＸＯＲ１８０６は論理０を出力し、これは合格／不合格フラグＤ−ＦＦ２７０５の中に格納され、これは不合格を示し、合格／不合格フラグを論理０不合格状態にラッチさせる。
【００８６】
図２２のタイミング図内の、サイクル１のトグルおよび捕捉ウィンドウ２２０９は、ＩＮ’からの論理１とＤ−ＦＦ１８０９からの初期論理０との排他論理和を取る上記の初期テスト動作を表している。サイクル２の次のトグルおよび捕捉ウィンドウ２２０９中に動作は繰り返され、ＩＮ’からの論理０（トグル切り替えされた値）と、サイクル１内の初期テスト動作中にＩＮ’へ入力された論理１の結果として、Ｄ−ＦＦ１８０９内に格納された論理１との排他論理和を取る。ＩＮ’の入力とＤ−ＦＦ１８０９の内容との排他論理和を取る過程は、ＴＡＰがテスト実行／待機状態にある間継続される。ＩＮ’での値がＤ−ＦＦ１８０９内の値と反対である限り、合格／不合格フラグには合格値（すなわち論理１）がロードされ続ける。ＩＮ’での値がＤ−ＦＦ１８０９内の値と同じ場合は常に、合格／不合格フラグには不合格値（論理０）がロードされ、この不合格値はサイクル・テストの終わりまで維持される。
【００８７】
図２８は境界レジスタ２３０２の修正変更出力セル２８０１を図示し、これはサイクル・テスト中にトグルおよび捕捉ウィンドウ２２０９内で生じるトグル機能を実行する。出力セル２８０１は先に説明した出力セル２２０１の１つの好適な実施例である。修正変更は、２入力ｍｕｘ２８０４を捕捉／シフトＤ−ＦＦ２８０３と更新Ｄ−ＦＦ２８０５との間に挿入することを含む。ｍｕｘ２８０４の１入力はＤ−ＦＦ２８０３に接続され、もう一方はＤ−ＦＦ２８０５の反転出力に接続されている。ｍｕｘ２８０４の出力はＤ−ＦＦ２８０５の入力に接続されている。Ｍｕｘ２８０４は図２３のゲート２３０５からのトグル信号入力で制御されている。
【００８８】
サイクル・テスト命令の間、バス６０６上のサイクル信号は高状態で、トグル信号がＴＡＰ２３０４からのＲＴＩ信号出力に従うようにしている。ＴＡＰ２３０４からのＲＴＩ信号出力は、ＴＡＰがテスト実行／待機状態にある時に、ＴＡＰ２３０４に追加された図２６Ａのゲート２６０１で決定されるように、高状態に設定される。ＴＡＰがテスト実行／待機状態（ＲＴＩが高状態）で、サイクル・テスト命令が現在ロードされている命令（サイクルが高状態）である時は常に、トグル信号は高状態に設定される。ゲート２３０５のトグル出力を可能化することに加えて、ＲＴＩ信号はまたゲート２３０７のＴＴＳクロック出力およびゲート６０４のＣＴＳクロック出力を可能化する。
【００８９】
図２６Ａにおいて、ＯＲゲート２６０２はゲート２６０１のＲＴＩ出力とゲート１３０１の更新−ＤＲ（ＵＤＲ）出力との間で切替が行えるようにしている。切替はサイクル信号で制御されている。サイクル・テスト命令中（サイクルが高状態）、ゲート２６０２のＵＤＲ／ＲＴＩ出力はＲＴＩ信号をゲート６０４に伝送し、テスト実行／待機状態中にサイクル・テスト動作用のＣＴＳクロックを可能とする。伝搬テストまたは減衰テスト命令中（サイクルが低状態）、ゲート２６０２のＵＤＲ／ＲＴＩはＵＤＲ信号をゲート６０４に伝送し、更新−ＤＲ状態中の伝搬および減衰テスト用のＣＴＳクロックを可能とする。
【００９０】
図２８において、トグルが高状態でモード入力がＤ−ＦＦ２８０５の出力を出力セル２８０１のＯＵＴ’出力にｍｕｘ２８０６経由で結合するように設定されている時、ＯＵＴ’出力はゲート２３０７からの各ＴＴＳクロック入力（更新−ＤＲ’経由）の間に切り替わる。トグルが低状態の時、ｍｕｘ２８０４はＤ−ＦＦ２８０３に対する出力をＤ−ＦＦ２８０５の入力に結合して、従来型ＪＴＡＧ命令（すなわちＥｘｔｅｓｔ）動作が出力セル２８０１内で生じることを可能とする。従ってｍｕｘ２８０４を追加することは、出力セル２８０１を従来型ＪＴＡＧ命令動作用にまたは本開示のサイクル・テスト命令用のいずれにもプログラム可能としている。
【００９１】
サイクル・テスト動作の終わりに、ＴＡＰ２３０４はテスト実行／待機からデータ・レジスタ・スキャン動作を実行するように遷移し、図２７Ｃの回路２７０３の、合格／不合格フラグの値をアンロードする。
【００９２】
図２５はＴＡＰ２３０４状態がサイクル・テスト命令中に、いかに使用されるかを図示している。図９のテスト実行／待機状態は図２５では上述のトグルおよび捕捉動作を実行するために使用され、図９の捕捉−ＤＲ状態は図２５では合格／不合格フラグを捕捉するための捕捉フラグ状態として使用される。図２５の状態に基づくＴＡＰ動作が捕捉フラグ状態に入ると、図２３のゲート２３０６からのフラグ信号は、高状態へ移行するＴＡＰ捕捉−ＤＲ状態指示器（ＣＤＲ）出力により、高状態へと駆動される。
【００９３】
図２６ＢはＴＡＰ２３０４に追加され、ＴＡＰ２３０４が捕捉−ＤＲ状態にある時にそれを検出し、ＣＤＲ信号を出力するゲートの例を図示している。図２７Ｃの回路２７０３に示されるように、フラグ入力が高状態でシフト−ＤＲ入力が低状態の時、ｍｕｘ２７０６は、シフト出力されるためにＤ−ＦＦ１８０９内に捕捉されるべき合格／不合格の値をＤ−ＦＦ２７０５の中に選択する。従って、サイクル・テスト命令中に、データ・レジスタ・スキャン動作は、入力セル２７０１および２７０２のＩＮ’入力部の値を捕捉してシフト出力する従来型動作の代わりに、合格／不合格フラグ値を捕捉してシフト出力する。
【００９４】
図２４Ａはサイクル・テスト命令をスキャンしそれを命令レジスタ２３０３から更新する事により開始する、タイミング図を図示している。時刻２４０１でＴＡＰ２３０４更新−ＩＲ状態内のＴＣＫの立ち下がり縁上で、サイクル・テスト命令は命令レジスタから更新される。更新に応答して、命令レジスタ出力バス６０６上のサイクル、ＴＴＳＥＮＡ，およびＣＴＳＥＮＡ信号は高状態となる。更新−ＩＲ状態から、ＴＡＰはテスト実行／待機状態へ遷移し、これはＴＡＰのＲＴＩ信号出力を時刻２４０２で高状態にセットする。図示されていないが、ＴＡＰのＵＲＤ／ＲＴＩ信号出力もまた時刻２４０２で高状態にセットされる。ゲート２３０５からのトグル出力はＲＴＩが高状態に移行する時に高状態となり、これは境界レジスタ２３０２の出力セル２８０１をそれらのトグル・モードにセットする。
【００９５】
ＲＴＩ（およびＵＰＤ／ＲＴＩ）が高状態であることに対応して、ゲート６０４はＤＴＣＫクロックをＣＴＳ出力に通し、ゲート２３０７はＰＤＴＣＫクロックをＴＴＳ出力へ通す。ＣＴＳおよびＴＴＳは共に、ゲート６０５（クロックＤＲ‘）および２３０８（更新−ＤＲ’）を経由して境界レジスタへ入力される。先に説明した遅延回路２３０９が図２３の回路例に含まれており、ＴＣＫとＰＤＴＣＫの間に小さな遅延を与え、ＲＴＩ信号でゲート・オンおよびオフされた際にＴＴＳクロック上にグリッチが発生しないように保証している。遅延回路２３０９は先に図８Ａの中で説明した型式のものであって、ＴＣＫとＰＤＴＣＫの間の遅延、例えば時刻２４０３から時刻２４０４の遅延、与えるだけのものである。
【００９６】
テスト実行／待機状態の間、第１トグルおよび補足サイクル動作はＴＴＳおよびＣＴＳの立ち上がり縁上で、それぞれ時刻２４０５および２４０６で発生する。第１トグルおよび補足サイクル動作はＴＴＳおよびＣＴＳの次の立ち上がり縁上で、時刻２４０７および２４０８で発生する。ＴＡＰがテスト実行／待機状態から選択−ＤＲ状態に遷移するとき、ＲＴＩ信号（およびＵＰＤ／ＲＴＩ）は時刻２４０９で低状態となり、これはそれ以降のＴＴＳおよびＣＴＳクロック信号がゲートを通過するのを阻止する。再び、ＴＣＫとＰＤＴＣＫの間の小さな遅延（遅延回路２３０９から与えられる）は、ＲＴＩが時刻２４０９で時刻２４１２でのＰＤＴＣＫの立ち上がり縁より以前に低状態となるのを許し、ゲートが閉じられる際にＴＴＳ上にクロック・グリッチが発生するのを防止している。ＴＡＰが補足−ＤＲ状態に遷移する際に、ＴＡＰはそのクロック−ＤＲ出力を可能化する。時刻２４１０でのクロック−ＤＲ出力の立ち上がり縁上で、入力セル２７０１および２７０２の合格／不合格フラグ２７０５がＤ−ＦＦ１８０９の中に補足される。ＴＡＰがシフト−ＤＲ状態に入ると、捕捉された合格／不合格フラグ・データは、検査用にＴＣＫの各立ち上がり縁上で、時刻２４１１にシフト出力される。
【００９７】
図２４Ｂは第２トグルおよび捕捉テスト・シーケンスを、図２４Ａに示す第１トグルに続いて実行可能であることを示している。図２４Ｂにおいて、ＴＡＰは図２４Ａのシフト−ＤＲ状態から更新−ＤＲ状態へ、図２５の終了１−ＤＲ状態を経由して遷移中であることを示している。更新−ＤＲ状態中、入力および出力セルは時刻２４１３での、ＴＡＰの更新−ＤＲ状態クロックの立ち上がり縁で新たなテスト初期化データで更新され、第２トグルおよび捕捉テスト・シーケンスを開始する。更新−ＤＲ状態からテスト実行／待機状態へ繊維した時点で、ＲＴＩ信号は高状態となり第２トグルおよび捕捉テスト・シーケンスが開始される。図２４Ｂの第２トグルおよび捕捉テスト・シーケンスの残りの動作は、図２４Ａの第１のものと同一である。任意の回数のトグルおよび捕捉テスト・シーケンスを実施することが出来る。
【００９８】
２つのトグルおよび捕捉サイクル動作が図２４Ａおよび２４Ｂのテスト・シーケンスの中で生じるように図示されているが、ＴＡＰがテスト実行／待機状態に、より少ないまたはより多くのＴＣＫ周期の期間留まり、対応するより少ないまたはより多くの回数のトグルおよび捕捉サイクル動作を行うように出来ることは明らかである。
【００９９】
図２４Ｃはサイクル・テスト命令を実行した後に、別の命令が命令レジスタ２３０３の中にロードされ、別のタスクを実行出来ることを示している。その他の命令が時刻２４１４のＴＣＫの立ち下がり縁で更新される時、バス６０６上のサイクル、ＴＴＳＥＮＡ，およびＣＴＳＥＮＡ信号は低状態にセットされ、ＪＴＡＧアーキテクチャをサイクル・テスト命令モード以外のモードとする。その他の命令の間、テスト実行／待機状態に入ってもＴＴＳおよびＣＴＳクロック信号の動作には影響しない。
【０１００】
図２９は、第１素子出力ＯＵＴ＆ＯＵＴ＊と第２素子入力ＩＮ＆ＩＮ＊との間に結合された、差動ＡＣ結合インタフェース・ネットワーク２９００を図示している。出力境界セル２９０１はその入力を、第１素子の差動出力バッファ２９０５に導き、これは出力信号を差動ＡＣ信号経路２９１０および２９１１上に生成する。出力境界セル２９０１は先に説明した任意の型式、すなわちセル１０１またはセル２２０１（２８０１）で構わない。入力境界セル２９０２は第２素子の差動入力バッファの出力を受け取り、これは差動ＡＣ信号経路２９１０および２９１１上で信号を受け取る。入力境界セル２９０２は先に説明した任意の型式、すなわちセル１０２，セル１４０１（１８０１，１８０２）、またはセル２２０２（２７０１，２７０２）で構わない。
【０１０１】
更に、監視のみ入力境界セル２９０３が差動ＡＣ結合信号経路２９１０の第２素子ＩＮ入力上に配置され、監視のみ入力境界セル２９０４が差動ＡＣ結合信号経路２９１１の第２素子ＩＮ＊入力上に配置されている。監視のみ入力セル２９０３および２９０４は、先に説明した監視のみセルの任意の型式、すなわちセル５０６、セル１８０２、またはセル２７０２で構わない。使用される入力または出力セル型式は、差動ネットワーク２９００に対して適用されるテストの型式、すなわち従来型ＪＴＡＧ  Ｅｘｔｅｓｔ、または本開示の伝搬テスト、減衰テスト、そして／またはサイクル・テストに依存する。図示されていないが、入力セル２９０３，２９０４，および２９０２は第２素子内のスキャン経路の中で直列接続されていて、ＪＴＡＧスキャン・アクセス中および本開示のテスト命令で制御されている間に、それらが共にアクセス出来るようにしている。
【０１０２】
信号経路２９１０および２９１１は種々の方法で終端することができる。信号経路２９１０および２９１１の終端ブロック２９０７および２９０８は、プルアップ終端２９１２およびプルダウン終端２９１３を混合したものを使用できる。これに代わって、終端ブロック２９０９も使用でき、これはプルアップおよびプルダウン終端２９１４の組み合わせ、または単純な抵抗器２９１５結合を使用している。その他の型式の終端方法も同様に使用できる。
【０１０３】
伝搬テスト命令の間、境界セル２９０１はテスト信号を出力バッファ２９０５に出力し、これはＯＵＴおよびＯＵＴ＊信号上に相補的出力遷移を引き起こす。ネットワーク２９００の過渡応答は、それぞれＩＮ信号経路２９１０およびＩＮ＊信号経路２９１１の境界セル２９０３および２９０４の中に捕捉される。また、入力バッファ２９０６の過渡応答出力は同時に境界セル２９０２の中に捕捉される。伝搬テスト出力および捕捉動作は、図４の非平衡終端ＡＣ結合ネットワーク伝搬テスト例の中で先に説明した補足テスト・ストローブ・ウィンドウの中で生じる。違いは、差動ＡＣ結合ネットワークの中では３つの入力境界セル２９０２，２９０３，および２９０４が図４の単独入力境界セル１０２の代わりに使用されている点である。入力セル２９０３は信号経路２９１０の適切な動作をテストし、入力セル２９０４は信号経路２９１１の適切な動作をテストし、また入力セル２９０２は両信号経路と入力バッファ２９０６の適切な動作をテストする。入力セル２９０２は第２素子の中で単独使用できるのに対し、第２素子の追加入力セル２９０３および２９０４は、入力セル２９０２で故障が表示された際に診断情報を提供する。例えば、ゼロまたは１での固着、開回路、またはＲそして／またはＣの欠陥または誤った値による信号経路２９１０または２９０５の劣化は、先に非平衡終端ネットワーク１０８および２２０３で説明したように、入力セル２９０３および２９０４により直接検出することが可能である。
【０１０４】
減衰テスト命令の間、境界セル２９０１はテスト信号を出力バッファ２９０５へ出力し、これはＯＵＴとＯＵＴ＊信号に相補的出力遷移を引き起こす。減衰テストの第１捕捉によりセル２９０３，２９０４，および２９０２内のネットワーク２９００の過渡応答が得られる。減衰テストの第２捕捉によりセル２９０３，２９０４，および２９０２内のネットワーク２９００の定常状態応答が得られる。第１および第２捕捉動作は、図１４および図１６の非平衡終端ＡＣネットワークの中で先に説明したように行われる。此処でも、図１４の非平衡終端ＡＣ結合ネットワークと図２９の差動ＡＣ結合ネットワークとの間の違いは、セル２９０２，２９０３，および２９０４が単一入力境界セル１４０１の代わりに使用されている点のみである。先に説明したように、３つの入力セル２９０２，２９０３，および２９０４を使用することで、ネットワーク２９００が減衰テストに不合格となった際のより詳しい診断が得られる。
【０１０５】
サイクル・テスト命令の間、境界セル２９０１はトグル・テスト信号を出力バッファ２９０５に出力し、これはＯＵＴおよびＯＵＴ＊信号上に相補的出力遷移を引き起こす。サイクル・テストの捕捉動作によりセル２９０３，２９０４，および２９０４内のネットワーク２９００の過渡応答が得られる。此処でも、図２２の非平衡終端ＡＣネットワークと図２９の差動ＡＣ結合ネットワークとの間の違いは、３つの入力セル２９０２，２９０３，および２９０４が単一入力境界セル２２０２の代わりに使用されている点のみである。また、３つの入力セル２９０２，２９０３，および２９０４を使用することで、ネットワーク２９００がサイクル・テストに不合格となった際のより詳しい診断が得られる。
【０１０６】
図３０は補強された１１４９．１テスト・ドメイン３００２、例えばブロック３００５に、３３０３，３３０４でインタフェースされた従来型１１４９．１テスト・ドメイン３３０１を図示しており、これは本開示の伝搬および減衰テスト命令を実施するためのものである。これらのドメインは、ＩＣ内の副回路、ＭＣＭ上のダイ、基板上の複数のＩＣ、バックプレーン内の基板、または１つが１１４９．１のみを有し、他方が本開示の伝搬および減衰テスト命令を具備して補強された１１４９．１を有する、少なくとも２つの相互接続回路ドメインを実現するその他の構成が考えられる。
【０１０７】
図３０は、非補強１１４９．１ドメイン３００１が補強１１４９．１ドメイン３００２に出力する場合、補強１１４９．１ドメイン３００２の伝搬および減衰テスト命令が非補強１１４９．１ドメイン３００１と共に使用できることを図示している。両方のドメインにＥｘｔｅｓｔ命令がロードされた場合、ドメイン間のディジタル接続３００４はテスト可能であるが、先に述べたようにドメイン間のＡＣ結合３００３相互接続回路はテスト出来ないであろう。ＡＣ結合相互接続回路３００３をテストする第１の方法は、ドメイン３００１にＥｘｔｅｓｔ命令をロードし、ドメイン３００２に伝搬テスト命令をロードすることである。１１４９．１データ・スキャンを実行すること（すなわち、ドメイン３００１を図９のデータ・レジスタ・スキャン・プロトコル状態で順序処理し、一方ロック・ステップでドメイン３００２を図１０のデータ・レジスタ・スキャン・プロトコル状態で順序処理する）により、ドメイン３００１が更新−ＤＲ状態の間にテスト・データを出力させる一方、ドメイン３００２は更新−ＤＲ状態の間に捕捉過程を開始する（すなわち、図４の捕捉テスト・ストローブ・ウィンドウ内で）。これは図４の境界セル１０１がドメイン３００１内に有り、図４の境界セル１０２がドメイン３００２内に有ると想定し、図４のタイミング図を精査することにより更にはっきりと分かる。従って、伝搬テスト命令を含むドメインは、伝搬テスト動作を実行するＥｘｔｅｓｔ命令を含むドメインからテスト信号を受け取るように動作できる。
【０１０８】
ＡＣ結合相互接続回路３００３をテストする第２の方法は、ドメイン３００１にＥｘｔｅｓｔ命令をロードし、ドメイン３００２に減衰テスト命令をロードすることである。先に述べたように、１１４９．１データ・スキャンを実行することにより、ドメイン３００１が更新−ＤＲ状態の間にテスト・データを出力させる一方、ドメイン３００２は更新−ＤＲ状態（すなわち、図１４の捕捉テスト・ストローブ・ウィンドウ内）の間に第１捕捉（捕捉１）を開始し、捕捉−ＤＲ状態内で第２捕捉（捕捉２）を実施する。これは図１４の境界セル１０１がドメイン３００１内に有り、図１４の境界セル１４０１がドメイン３００２内に有ると想定し、図１４のタイミング図を精査することにより更にはっきりと分かる。従って、減衰テスト命令を含むドメインは、減衰テスト動作を実行するＥｘｔｅｓｔ命令を含むドメインからテスト信号を受け取ることができる。
【０１０９】
本開示を詳細に説明してきたが、種々の変更、置き換え、代替が添付の特許請求の範囲に記載された開示の精神並びに範囲から逸脱することなく可能であることは理解されよう。
【０１１０】
関連特許の相互参照
本明細書の或る部分は、米国特許第５，０５６，０９４号「遅延欠陥テスト方法並びに装置」に記載の、相互接続回路テストに関連する。
【図面の簡単な説明】
【図１】図１は従来型ＪＴＡＧ相互接続回路テスト動作のブロック図および関連するタイミング図である。
【図２Ａ】図２Ａは従来型ＪＴＡＧ相互接続回路テストの第１制約例のブロック図および関連するタイミング図である。
【図２Ｂ】図２Ｂは従来型ＪＴＡＧ相互接続回路テストの第２制約例のブロック図および関連するタイミング図である。
【図３】図３は本発明の開示に基づくＤＣ相互接続回路伝搬テスト動作のブロック図およびタイミング図である。
【図４】図４は本開示に基づくＡＣ相互接続回路伝搬テスト動作のブロック図およびタイミング図である。
【図５】図５は集積回路の基本ＪＴＡＧアーキテクチャのブロック図である。
【図６】図６は本開示の伝搬テスト命令を可能とする、基本ＪＴＡＧアーキテクチャへに対する改善のブロック図である。
【図７】図７は本開示の伝搬テスト命令のタイミング図である。
【図８Ａ】図８Ａは本開示の遅延回路の第１実現例のブロック図である。
【図８Ｂ】図８Ｂは本開示の遅延回路の第２実現例のブロック図である。
【図８Ｃ】図８Ｃは本開示の遅延回路の第３実現例のブロック図である。
【図８Ｄ】図８Ｄは本開示の遅延回路の第３実現例のブロック図である。
【図８Ｅ】図８Ｅは図８Ｄの遅延回路の精細および粗遅延プログラミングのタイミング図である。
【図９】図９は従来型ＪＴＡＧ  ＴＡＰ制御装置状態図である。
【図１０】図１０は従来型ＪＴＡＧ  ＴＡＰ図の或る状態の上に伝搬テスト命令で与えられた変更を示す状態図である。
【図１１】図１１は、シフト−ＤＲおよび捕捉−ＤＲ  ＴＡＰ状態中にクロック−ＤＲ信号を生成するための従来型ＴＡＰクロック−ＤＲゲート回路のブロック図と、それを明示する真値表である。
【図１２】図１２は、本開示の伝搬テスト命令を支援するように修正変更された従来型ＴＡＰクロック−ＤＲゲート回路のブロック図である。
【図１３】図１３は、本開示の伝搬テストを支援するためにＴＡＰに追加された更新−ＤＲ状態検出回路のブロック図である。
【図１４】図１４は、本開示に基づくＡＣ相互接続回路減衰テスト動作のブロック図とタイミング図である。
【図１５】図１５は、本開示の減衰テスト命令を可能とするようにそ、基本ＪＴＡＧアーキテクチャに対してなされた改善のブロック図である。
【図１６】図１６は、本開示の減衰テスト命令のタイミング図である。
【図１７】図１７は、従来型ＪＴＡＧ  ＴＡＰ図の或る状態に対して減衰テスト命令の与える影響の流れ図である。
【図１８】図１８Ａは、セルが本開示の減衰テスト命令を実行できるようにする、「全」入力境界スキャン・セルに対する修正変更のブロック図である。図１８Ｂは、セルが本開示の減衰テスト命令を実行できるようにする、監視のみ入力境界スキャン・セルに対する修正変更のブロック図である。図１８Ｃは、図１８Ａおよび１８Ｂのブロック図内で使用される回路のブロック図である。
【図１９】図１９は減衰テスト命令の第１動作例のブロック図である。
【図２０】図２０は減衰テスト命令の第２動作例のブロック図である。
【図２１】図２１は減衰テスト命令の第３動作例のブロック図である。
【図２２】図２２は本開示に基づくＡＣ相互接続回路サイクル・テスト動作のブロック図と、関連するタイミング図である。
【図２３】図２３は、本開示のサイクル・テスト命令を提供するように基本ＪＴＡＧアーキテクチャを改善したブロック図である。
【図２４Ａ】図２４Ａは、更新−ＩＲ状態に続くテスト実行／待機状態中に実行するサイクル・テスト命令の動作のタイミング図例である。
【図２４Ｂ】図２４Ｂは、更新−ＤＲ状態に続くテスト実行／待機状態中に実行するサイクル・テスト命令の動作のタイミング図例である。
【図２４Ｃ】図２４Ｃは、別の命令をスキャンし更新することによりサイクル・テスト命令を終了するタイミング図例である。
【図２５】図２５はサイクル・テスト命令が従来型ＪＴＡＧ  ＴＡＰ図の或る状態に与える影響の流れ図である。
【図２６】図２６Ａは本開示の伝搬およびサイクル・テスト命令を支援するためにテスト実行／待機および更新−ＤＲ状態の検出用にＴＡＰに追加された回路のブロック図である。図２６Ｂは、本開示のサイクル・テスト命令を支援するために、ＴＡＰに追加された捕捉−ＤＲ状態検出回路のブロック図である。
【図２７】図２７Ａは、セルが本開示のサイクル・テスト命令を出来るようにする、「全」入力境界スキャン・セルに対する修正変更のブロック図である。図２７Ｂは、セルが本開示のサイクル・テスト命令を出来るようにする、監視のみ入力境界スキャン・セルに対する修正変更のブロック図である。図２７Ｃは、図２７Ａおよび２７Ｂのブロック図内で使用される回路のブロック図である。
【図２８】図２８は、セルが本開示のサイクル・テスト命令を出来るようにする、出力境界スキャン・セルに対する修正変更のブロック図である。
【図２９】図２９は、本開示の伝搬、減衰、およびサイクル・テスト命令を用いてテスト可能とされている集積回路間の差動ＡＣ結合相互接続回路例のブロック図である。
【図３０】図３０は、従来型１１４９．１テスト・ドメインと本開示の伝搬および減衰テスト命令を含むように増強された１１４９．１テスト・ドメイン間のＡＣ結合相互接続回路のテストのブロック図である。
【符号の説明】
１０１  入力境界セル
１０２  出力境界セル
１０３  ＤＣ相互接続回路
１０４，１０５  バッファ
１０６  プルダウン抵抗器
１０７  キャパシタ
１０８，２０１  ＡＣ相互接続回路
２０２  プルアップ抵抗器
５０１  ＴＡＰ制御装置
５０２  命令レジスタ
５０３  境界スキャン・レジスタ
５０４、５０５  バッファ
５０６  監視のみセル
５０７  監視および制御セル
６０１  ＴＡＰ制御装置
６０２  命令レジスタ
６０３  遅延回路
６０４  ＮＡＮＤゲート
６０５  ＡＮＤゲート
６０６  制御バス
７０１  更新−ＤＲ状態
７０２  従来型更新−ＤＲクロック
１１０１  ＮＡＮＤゲート
１２０１，１２０２  ＮＡＮＤゲート
１３０１  ＡＮＤゲート
１４０１  入力境界セル
１５０１  テスト信号
１５０２  境界スキャン・レジスタ
１５０３  命令レジスタ
１６０１  更新信号
１６０２  捕捉１信号
１６０３  捕捉２信号
１６０４  時間スペーサ
１８０１  修正変更された「全」入力境界セル
１８０２  修正変更された監視のみ入力境界セル
１８０３  捕捉およびシフト部
１８０４  更新メモリ
１８０５  出力マルチプレクサ
１８０６  ＸＯＲゲート
１８０７、１８０８  ＭＵＸ（マルチプレクサ）
１８０９  Ｄ−ＦＦ
２２０１  出力境界セル
２２０２  入力境界セル
２２０３  ＡＣ相互接続回路
２２０４  キャパシタ
２２０５  プルアップ抵抗器
２２０６  プルダウン抵抗器
２３０２  境界スキャン・レジスタ
２３０３  命令レジスタ
２３０４  ＴＡＰ制御装置
２３０５、２３０６  ＡＮＤゲート
２３０７  ＮＡＮＤゲート
２３０８  ＡＮＤゲート
２３０９  遅延回路
２６０１、２６０４  ＡＮＤゲート
２６０２  ＯＲゲート
２７０１  修正変更された「全」入力境界セル
２７０２  修正変更された監視のみ入力境界セル
２７０３  修正変更された捕捉およびシフト回路
２７０４  ＡＮＤゲート
２７０５  Ｄ−ＦＦ
２７０６  ＭＵＸ（マルチプレクサ）
２８０１  修正変更された出力境界セル
２８０２、２８０４  ＭＵＸ（マルチプレクサ）
２８０３、２８０５  Ｄ−ＦＦ
２８０６  ＭＵＸ（マルチプレクサ）
２９００  差動ＡＣ結合インタフェース・ネットワーク
２９０１  出力境界セル
２９０２  入力境界セル
２９０３、２９０４  監視のみ入力境界セル
２９０５  差動出力バッファ
２９０６  差動入力バッファ
２９０７、２９０８  終端ブロック
２９０９  終端ブロック
２９１０，２９１１  信号経路
２９１２  プルアップ終端
２９１３  プルダウン終端
２９１４  プルアップ、プルダウン組み合わせ終端
２９１５  単純抵抗器終端
３００１  従来型１１４９．１テスト・ドメイン
３００２  補強１１４９．１テスト・ドメイン
３００３  ＡＣ相互接続回路
３００４  ディジタル接続回路
３００５  インタフェース・ブロック
【図１】
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【図２Ａ】
0004216625.tif 000003
【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
0004216625.tif 000011
【図８Ｃ】
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【図８Ｄ】
0004216625.tif 000013
【図８Ｅ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
0004216625.tif 000031
【図２４Ｃ】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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