(57)【特許請求の範囲】
【請求項１】
所定周期で同期符号の挿入されたＴＳ(Transport Stream)信号を用いてデータを伝送するデータ伝送システムにおいて、現時点のＴＳと所定の時間遅延させたＴＳから同時に同期符号を表すシリアルデータの符号列を連続して所定回数検出できるか否かにより、真の同期符号検出を行う同期符号検出手段を有することを特徴とするデータ伝送システム。
【請求項２】
請求項１記載のデータ伝送システムにおいて、上記同期符号検出手段を、現時点のＴＳと１ＴＳ時間遅延させたＴＳから同時に同期符号を表すシリアルデータの符号列を連続して検出できるか否かの検出を行う同期符号検出手段としたことを特徴とするデータ伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ伝送システムの符号化・復号化処理に関するものである。
【０００２】
【従来の技術】
データ伝送システムにおいて、一般に用いられるＴＳ(Transport Stream)信号の１例を図１７に示す。  １ＴＳは２０４ワードで構成され、１ワードは８ビットのパラレルデータである。  ＴＳの先頭の１ワードは同期符号で、４７Ｈが用いられる。  これに続く１８７ワードはデータで、１６ワードは誤り訂正符号である。  この様なＴＳ信号がシリアル伝送された場合、受信側ではワードの境界が不明である。  そこで、同期符号４７Ｈを検出し、それを基準にワード境界を明らかにする必要がある。
図１２に、従来のデータ伝送システムの復号化部Ａの１例の構成を示し、以下説明する。  なお、符号化部については、この復号化部Ａにおける後述のＤＶＢ処理部２の内部構成、動作を逆にしたものであり、この構成、説明を省略する。４７Ｈ検出部１は、伝送されたシリアルデータＤinからＴＳの同期符号である４７Ｈ、つまり、２進数で「０１０００１１１」の符号列を検出し、４７Ｈ検出保護によって、検出された４７Ｈが真の同期符号であると判定されたら、同期符号の位置を確定する。  その後、同期符号の位置を示す信号ＬＯＣを基にＤＶＢ(Digital Video Broadcasting)処理部２で正常なＤＶＢ処理を行う。
【０００３】
図１３は従来のＤＶＢ処理部２の１例を示すプロック図である。  シリアル−パラレル変換部２−１は、シリアルデータＤinを８ビットパラレルデータに変換する。  デインタリーブ部２−２は、伝送中に混入するデータ誤りを分散させるために並べ替えていたデータを、ワード毎に元の並びに戻す。  誤り訂正外符号部２−３は、リードソロモン符号を用いてワード単位でデータ誤りを訂正する。エネルギー逆拡散部２−４は、エネルギー拡散されたデータを元に戻すために、擬似ランダム系列符号を加算する。  パラレル−シリアル変換部２−５は、８ビットパラレルデータをシリアルデータに変換する。
図１４は、４７Ｈ検出部１の１例を示すプロック図である。  ４７Ｈ検出器１−１は、シリアルデータＤinから４７Ｈの検出を行う。  ４７Ｈ検出器１−１の出力ＤＥＴは４７Ｈ検出位置を示し、これにより、ＴＳカウンタ１−２がクリアされる。  ＴＳカウンタ１−２は、カウント数が、ＴＳ周期を構成する値−１、つまり、２０４(バイト)−１＝２０３に到達すると、値を０に戻すと共にＬＯＣ信号を出力し再カウントを行う。  以後、ＴＳ周期毎にＬＯＣ信号が出力され、仮の同期符号位置を示す。  そして、ＬＯＣ信号が出力される位置とＤＥＴ信号が出力される位置とが、所定の回数一致した場合、そのＬＯＣ信号が出力される位置が真の同期符号の位置とみなし、図１２のＤＶＢ処理部２で、正常なＤＶＢ処理が行われる。
【０００４】
図１６は、４７Ｈ検出器１−１の１例を示すブロック図である。  シリアルデータＤinはシフトレジスタ１−１-1へ入力される。  シフトレジスタ１−１-1の各段から、８ビットのパラレルデータを取り出し、比較器１−１-3において、取り出された８ビットのパラレルデータと８ビットの定数４７Ｈ１−１-2を比較する。  比較器１−１-3の出力ＤＥＴは４７Ｈ検出位置を示す。
図１４に示す４７Ｈ検出部１の動作を、図１５を用いて説明する。  図１５は４７Ｈ検出部１のタイムチャートである。  図１５（ａ）はデータ中に４７Ｈが存在せず、同期符号の４７Ｈで正しくＴＳカウンタ１−２がクリアされた場合、図１５（ｂ）はデータ中にも４７Ｈが存在し、同期符号の４７Ｈではなくデータ中の２進数で「０１０００１１１」（４７Ｈ）の符号列を検出し、ＴＳカウンタ１−２がクリアされた場合である。
【０００５】
まず、図１５（ａ）について説明する。  ４７Ｈ検出器１−１で、同期符号の４７Ｈを検出すると、４７Ｈ位置を示すＤＥＴを出力する。  これにより、ＴＳカウンタ１−２がクリアされ、ＴＳ周期毎にＬＯＣが出力されて、仮の同期符号位置を示す。  ここで、例えば「ＬＯＣが出力される位置とＤＥＴが出力される位置とが２回一致すれば、そのＬＯＣが出力される位置が真の同期符号の位置とみなす」という設定だとすれば、▲３▼の同期符号が検出された時点でＬＯＣは真の同期符号位置を示しているとみなすことができる。
次に、図１５（ｂ）について説明する。  同期符号ではないデータ中の４７Ｈ（例えば、２３８Ｈは２進数で「００１０００１１１０００」であり、４７Ｈ＝「０１０００１１１」を含む）を検出すると、誤った４７Ｈ位置を示すＤＥＴが出力される。  これによりＴＳカウンタ１−２がクリアされるが、その後ＬＯＣが出力される位置とＤＥＴが出力される位置とが一致せず、ＬＯＣが出力される位置が真の同期符号の位置とみなすことができないため、再び４７Ｈを検出することとなる。  その後同様に再度データ中の４７Ｈ（例えば１１ＣＨは２進数で「０００１０００１１１００」であり、４７Ｈ＝「０１０００１１１」を含む）を検出した場合、同様の動作を繰り返すことになり、真の同期符号位置が不明な状態が継続する。
【０００６】
【発明が解決しようとする課題】
以上説明した従来の構成において、シリアルデータから同期符号の４７Ｈを検出しようとした場合、単純に２進数の「０１０００１１１」の符号列を検出するのでは、同期符号以外のデータ中の符号列「０１０００１１１」を同期符号として誤検出してしまう可能性がある。  誤検出された４７Ｈは数ＴＳ後に同期符号ではないことが判明するが、再度、誤検出して、同様の動作を繰り返してしまう可能性がある。  その結果、本来の同期符号の検出が遅れ、正常なＤＶＢ処理が行われるまでに時間を要してしまう欠点が生じている。
本発明はこれらの欠点を除去し、同期符号以外の４７Ｈを同期符号として誤検出する可能性を低減することで、本来の同期符号を短時間で検出することができ、正常なＤＶＢ処理が行われるまでの時間を短縮することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は上記の目的を達成するため、所定周期で同期符号の挿入されたＴＳ信号を用いてデータを伝送するデータ伝送システムにおいて、現時点のＴＳと所定の時間遅延させたＴＳから同時に同期符号を表す符号列を連続して所定回数検出できるか否かにより真の同期符号検出を行うデータ伝送システムである。
また、現時点のＴＳと１ＴＳ時間遅延させたＴＳから同時に同期符号を表す符号列を連続して検出できるか否かの検出を行うものである。
即ち同期符号４７Ｈは一定周期(１ＴＳ)毎に挿入されているため、検出された４７Ｈが同期符号ならば１ＴＳ後にも４７Ｈが存在しているはずである。  また検出された４７Ｈが同期符号ではないならば１ＴＳ後にも４７Ｈが存在している可能性は非常に低い。
その結果、同期符号以外の４７Ｈを同期符号として誤検出する可能性を低減し、短時間で本来の同期符号を検出し、正常なＤＶＢ処理が行われるまでの時間が短縮可能な符号化・復号化処理が実現できる。
【０００８】
【発明の実施の形態】
図１は、本発明のデータ伝送システムにおける復号化部Ａ’の一実施例を示すプロック図である。  ここで、符号化部については、この復号化部Ａ’のＤＶＢ処理部２の内部構成、動作を逆にしたものであり、この構成、説明を省略する。本発明と図１２に示す従来の構成との相違点は、４７Ｈ検出部１を２ＴＳ連続４７Ｈ検出部１’と置換した点である。
シリアルデータＤinは、２ＴＳ連続４７Ｈ検出部１’とＤＶＢ処理部２に接続される。  ２ＴＳ連続４７Ｈ検出部１’の出力ＬＯＣ’はＤＶＢ処理部２に接続される。
２ＴＳ連続４７Ｈ検出部１’は、現時点のシリアルデータＤinと、１ＴＳ前のシリアルデータの両方から４７Ｈ検出を行う。  そして、両方のデータから同時に４７Ｈが検出された場合、即ち、４７Ｈ検出保護により、検出された４７Ｈが真の同期符号であると判定された場合に、２ＴＳ連続４７Ｈ検出部１’は、同期符号の位置を示すフラグとしてＬＯＣ’を出力する。
図２に、２ＴＳ連続４７Ｈ検出部１’の構成の一例を示す。  図１４の従来の構成との相違点は、４７Ｈ検出器１−１を２ＴＳ連続４７Ｈ検出器１’−１に置換した点である。  シリアルデータＤinは、２ＴＳ連続４７Ｈ検出器１’−１に接続される。  ２ＴＳ連続４７Ｈ検出器１’−１の出力ＤＥＴ’は、ＴＳカウンタ１−２に接続される。
２ＴＳ連続４７Ｈ検出器１’−１は、現時点のシリアルデータＤinと１ＴＳ前のシリアルデータの両方から４７Ｈ検出を行う。  そして、両方のデータから、同時に４７Ｈが検出された場合にのみ、２ＴＳ連続４７Ｈ検出器１’−１の出力ＤＥＴ’は、Ｈレベルのパルスとなる。  未検出の場合にはＬレベルとなる。
【０００９】
図３に、２ＴＳ連続４７Ｈ検出器１’−１の構成の一例を示す。  シリアルデータＤinは４７Ｈ検出器１’−１-2と１ＴＳシフトレジスタ１’−１-1に接続される。  １ＴＳシフトレジスタ１’−１-1の出力Ｄin’は、４７Ｈ検出器１’−１-3に接続される。  ４７Ｈ検出器１’−１-2，１’−１-3のそれぞれの出力Ｄ１，Ｄ２は、共にＡＮＤゲート１’−１-4に接続される。  なお、４７Ｈ検出器１’−１-2，１’−１-3は、共に図１６に示す従来の４７Ｈ検出器１−１と同様の構成である。
４７Ｈ検出器１’−１-2は、現時点のシリアルデータＤinから４７Ｈの検出を行う。  そして、４７Ｈが検出された場合には、出力Ｄ１はＨレベルのパルスとなる。  未検出の場合にはＬレベルとなる。
また、４７Ｈ検出器１’−１-3は、１ＴＳシフトレジスタ１’−１-1によって１ＴＳ(２０４ワード×８ビット＝１６３２ビット)遅延したシリアルデータ、つまり１ＴＳ前のシリアルデータＤin’から４７Ｈ検出を行う。  そして、４７Ｈが検出された場合には、出力Ｄ２はＨレベルのパルスとなる。  未検出の場合にはＬレベルとなる。
ＡＮＤゲート１’−１-4は、出力Ｄ１とＤ２の論理積ＤＥＴ’を出力する。
即ち、ＤＥＴ’がＨレベルとなった時に、現時点のシリアルデータＤinと１ＴＳ前のシリアルデータＤｉｎ’両方から同時に４７Ｈが検出されたことを示す。
【００１０】
次に、図２、図３に示す２ＴＳ連続４７Ｈ検出部１’の動作を、図４のタイムチャートを用いて説明する。  図４（ａ）はデータ中に４７Ｈが存在しない場合で、図４（ｂ）はデータ中にも４７Ｈが存在する場合である。
まず、図４（ａ）について説明する。  ４７Ｈ検出器１’−１-2，１’−１-3の出力Ｄ１，Ｄ２は、それぞれのデータＤin，Ｄin’における４７Ｈ検出結果を示している。  この場合、４７Ｈは同期符号以外には存在しないので、ＤＥＴ’は同期符号位置を示し、正しくＴＳカウンタ１−２がクリアされ、ＴＳ周期毎にＬＯＣが出力され、仮の同期信号位置を示す。  ここで、例えば「ＬＯＣが出力される位置とＤＥＴ’が出力される位置とが２回一致すれば、そのＬＯＣが出力される位置が真の同期符号の位置とみなす」という設定だとすれば（図４（ｂ）でも同様の設定とする）、Ｄinにおいて▲４▼の同期符号が検出された時点でＬＯＣは真の同期符号位置を示しているとみなすことができる。
次に、図４（ｂ）について説明する。  この場合も、出力Ｄ１，Ｄ２は、それぞれのデータＤin，Ｄin’における４７Ｈ検出結果を示している。  出力Ｄ１，Ｄ２は、それぞれデータ中の４７Ｈも検出しているが、ＡＮＤゲート１’−１-4の出力ＤＥＴ’には出力されず、ＤＥＴ’は正しい同期符号位置を示し、図４（ａ）の場合と同様に、誤ることなく、Ｄinにおいて▲４▼の同期符号が検出された時点でＬＯＣは真の同期符号位置を示しているとみなすことができる。
【００１１】
次に、本発明の前記符号化・復号化部を伝送装置と組み合わせた、データ伝送システムの構成の一例を図５に示す。  シリアルデータＳＤ１は、符号化部Ｂ’でエネルギー拡散、誤り訂正外符号化、インタリーブ等の処理をされ、シリアルデータＳＤ２となり送信機Ｔｘ１から送信される。  伝送されたシリアルデータＳＤ２は、受信機Ｒｘ１で受信され、シリアルデータＳＤ３が出力される。
このシリアルデータＳＤ３は、伝送路復号化部Ａ’で、デインタリーブ、誤り訂正外符号化、逆エネルギー拡散等の処理をされ、シリアルデータＳＤ４を出力する。
図６に、前記本発明の符号化・復号化部をパラレルデータで伝送する伝送装置と組み合わせた、データ伝送システムの構成の一例を示す。  図５との相違点はシリアルデータではなく、パラレルデータで全処理を行う点である。  パラレルデータＰＤ１は、伝送路符号化部Ｂ”で、エネルギー拡散、誤り訂正外符号化、インタリーブ等の処理をされ、パラレルデータＰＤ２となり、送信機Ｔｘ２から送信される。  伝送されたパラレルデータＰＤ２は、受信機Ｒｘ２で受信され、パラレルデータＰＤ３が出力される。  このパラレルデータＰＤ３は、復号化部Ａ”でデインタリーブ、誤り訂正外符号化、逆エネルギー拡散等の処理をされ、パラレルデータＰＤ４を出力する。
【００１２】
次に、復号化部Ａ”の構成について、図７から図１１に示し説明する。  図７は復号化部Ａ”の一例である。  シリアルデータを扱う図１の復号化部Ａ’との相違点は、データ入力がパラレルデータＰＤinであり、２ＴＳ連続４７Ｈ検出部１’を２ＴＳ連続パラレルデータ４７Ｈ検出部１”と置換した点である。
２ＴＳ連続パラレルデータ４７Ｈ検出部１”は、現在のパラレルデータＰＤinと１ＴＳ前のパラレルデータ両方から４７Ｈ検出を行う。  そして、両方のデータから同時に４７Ｈが検出され、４７Ｈ検出保護により検出された４７Ｈが真の同期符号であると判定された場合、２ＴＳ連続パラレルデータ４７Ｈ検出部１”は、真の同期符号の位置を示すフラグである信号ＬＯＣ”を出力する。
次に、ＤＶＢ処理部２”の構成の一例を図８に示す。  シリアルデータを扱うＤＶＢ処理部２(図１３)との相違点は、データ入出力がパラレルデータＰＤin、ＰＤoutであり、シリアル−パラレル変換、パラレル−シリアル変換が不要な点である。
次に２ＴＳ連続パラレルデータ４７Ｈ検出部１”の構成の一例を図９に示す。シリアルデータを扱う２ＴＳ連続４７Ｈ検出部１’(図２)との相違点は、データ入力がパラレルデータＰＤinであり、２ＴＳ連続４７Ｈ検出器１’−１を２ＴＳ連続パラレルデータ４７Ｈ検出器１”−１と置換した点である。
２ＴＳ連続パラレルデータ４７Ｈ検出器１”−１は、現時点のパラレルデータＰＤinと１ＴＳ前のパラレルデータ両方から４７Ｈ検出を行う。  そして、両方のデータから同時に４７Ｈが検出された場合、２ＴＳ連続４７Ｈ検出器１”−１の出力ＤＥＴ”は、Ｈレベルのパルスとなる。  そして、未検出の場合にはＬレベルとなる。
【００１３】
次に２ＴＳ連続パラレルデータ４７Ｈ検出器１”−１の一例を図１０に示す。シリアルデータを扱う２ＴＳ連続パラレルデータ４７Ｈ検出器１’−１（図３）との相違点は、データ入力がパラレルデータＰＤinである点と、２ＴＳ連続パラレルデータ４７Ｈ検出器１’−１では、１６３２段のシフトレジスタでシリアルデータを遅延させているのに対し、２ＴＳ連続パラレルデータ４７Ｈ検出器１”−１では、４７Ｈの検出結果を２０４段のシフトレジスタ１”−１-2で遅延させている点である。  この２ＴＳ連続パラレルデータ４７Ｈ検出器１”−１の方がハード量が少なく構成可能であるメリットがある。
パラレルデータ４７Ｈ検出器１″−１-1は、現在のパラレルデータＰＤinから４７Ｈ検出を行う。  ４７Ｈが検出された場合には、出力Ｄ３は、Ｈレベルのパルスとなる。  未検出の場合にはＬレベルとなる。  ２０４ビットのシフトレジスタ１”−１-2は、Ｄ３を１ＴＳ(２０４ワード)遅延させ、Ｄ４を出力する。そして、ＡＮＤゲート１”−１-3は、Ｄ３とＤ４の論理積ＤＥＴ”を出力する。ＤＥＴ”がＨレベルとなった時に、現在のパラレルデータＤinと１ＴＳ前のパラレルデータ両方から４７Ｈが検出されたことを示す。
次に、図１１にパラレルデータ４７Ｈ検出器１”−１-1の構成の一例を示す。４７Ｈ検出器１−１(図１６)と比較すると、パラレル−シリアル変換するシフトレジスタ１−１-1が不要である。  比較器１”−１-1-2において、パラレルデータＰＤinと８ビットの定数４７Ｈｌ”−１-1-1を比較する。  比較器１”−１-1-2の出力Ｄ３は、４７Ｈ検出位置を示す。
【００１４】
【発明の効果】
以上説明したように本発明によれば、同期符号以外の４７Ｈを同期符号として誤検出する可能性を低減し、短時間で本来の同期符号を検出し、正常なＤＶＢ処理が行われるまでの時間が短縮可能な符号化・復号化処理が実現できる。
【図面の簡単な説明】
【図１】本発明の復号化部Ａ’の構成の一実施例を示すブロック図
【図２】本発明の２ＴＳ連続４７Ｈ検出部１’の構成の一実施例を示すブロック図
【図３】本発明の２ＴＳ連続４７Ｈ検出器１’−１の構成の一実施例を示すブロック図
【図４】本発明の２ＴＳ連続４７Ｈ検出部１’のタイムチャート
【図５】本発明のシリアルデータ伝送システムの構成の一実施例を示すブロック図
【図６】本発明のパラレルデータ伝送システムの構成の一実施例を示すブロック図
【図７】本発明の復号化部Ａ”の構成の一実施例を示すブロック図
【図８】本発明のＤＶＢ処理部２”の構成の一実施例を示すブロック図
【図９】本発明の２ＴＳ連続パラレルデータ４７Ｈ検出部１”の構成を示すブロック図
【図１０】本発明の２ＴＳ連続パラレルデータ４７Ｈ検出器１”−１を示すブロック図
【図１１】本発明のパラレルデーク４７Ｈ検出器１”−１-1の構成を示すブロック図
【図１２】従来の復号化部Ａの構成を示すブロック図
【図１３】従来のＤＶＢ処理部２の構成を示すブロック図
【図１４】従来の４７Ｈ検出部１の構成を示すブロック図
【図１５】従来の４７Ｈ検出部１のタイムチャート
【図１６】従来の４７Ｈ検出器１−１の構成を示すブロック図
【図１７】ＴＳ信号の構成を示す模式図
【符号の説明】
Ａ’：本発明の復号化部(シリアル)、Ａ”：本発明の復号化部(パラレル)、Ｂ’：本発明の符号化部(シリアル)、Ｂ”：本発明の符号化部(パラレル)、１’：２ＴＳ連続４７Ｈ検出部、１”：２ＴＳ連続パラレルデータ４７Ｈ検出部、２：ＤＶＢ処理部(シリアル)、２”：ＤＶＢ処理部(パラレル)、１−１：４７Ｈ検出器、１’−１：２ＴＳ連続４７Ｈ検出器、１”−１：２ＴＳ連続パラレルデータ４７Ｈ検出器、１−２：ＴＳカウンタ、２−１：シリアルーパラレル変換部、２−２：デインタリーブ部、２−３：誤り訂正外符号部、２−４：エネルギー逆拡散部、１’−１-1，１”−１-2：１ＴＳシフトレジスタ、１’−１-2，１’−１-3，１”−１-1：４７Ｈ検出器、１’−１-4，１”−１-3：ＡＮＤゲート、１”−１-1-1：定数４７Ｈ、１”−１-1-2：比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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