(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に配置され、浮遊ゲートを持つスタック型ゲート構造の複数のトランジスタを有するトランジスタアレイを有し、前記複数のトランジスタが直列に配置され、該複数のトランジスタの一端のトランジスタを選択ゲートトランジスタとするメモリセル領域と、
前記メモリセル領域の上方に配置され、前記メモリセル領域を覆い、平面パターン形状において前記メモリセル領域の前記選択ゲートトランジスタ上方を通過するラインパターンのスリットを有するＴｉ含有バリアと、
前記Ｔｉ含有バリア上に配置された水素を含むパッシベーション層とを有する不揮発性半導体記憶装置。
【請求項２】
さらに、前記半導体基板上の前記メモリセル領域以外の領域に配置され、Ｔｉ含有配線層を備える、周辺回路領域を有し、
前記Ｔｉ含有バリアは、前記Ｔｉ含有配線層と同一層で形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記Ｔｉ含有バリアは、前記メモリセル領域面積の少なくとも９０％以上を覆うことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記スリットは、ワード線と平行に配置されていることを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記Ｔｉ含有バリアは、チタン、窒化チタン、チタンシリサイドの少なくともいずれかを含むＴｉ含有膜を有することを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記水素を含むパッシベーション層は、水素を含むガスを利用してプラズマＣＶＤ法により形成されたことを特徴とする請求項１〜５のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に浮遊ゲートを持つスタック型ゲート構造のメモリセルアレイを有する不揮発性半導体記憶装置のデータ・リテンション（Data retention）不良の抑制に関する。
【０００２】
【従来の技術】
不揮発性メモリのひとつとして、電気的に情報の書き込みと消去が可能なＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が知られている。また、ＥＥＰＲＯＭの中でも、高集積化に適したＮＡＮＤ型フラッシュＥＥＰＲＯＭは、複数のメモリトランジスタを各ソース、ドレインを隣接するもの同士で共用する形で直列接続し、これを一単位としてビット線に接続し、データ消去を一括して行うものである。
【０００３】
図７は、従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセル領域１００および周辺回路領域２００の構造を示す装置の部分断面図である。同図に示すように、メモリセル領域１００には、下側よりゲート酸化膜１１４、浮遊ゲート電極１１６、ゲート間絶縁膜１１８および制御ゲート１２０の順に積層されたスタック型ゲート構造のトランジスタがアレイ状に形成されており、各ゲートの両側下方のＳｉ基板１１０にはソース/ドレイン拡散領域１１２が形成されている。
【０００４】
周辺回路領域２００には必要に応じて、電源回路等のためのトランジスタ素子等が形成されている。このトランジスタ素子は通常、単層ゲート構造であり、例えばメモリセル領域１００の浮遊ゲート電極１１６を構成する導電層と同一層でゲート電極１１６ｂが形成され、その両側の半導体基板層にソース／ドレイン領域１１２ｂを有している。
【０００５】
さらに、メモリセル領域１００および周辺回路領域２００上には、複数の層間絶縁膜（１２４，１２８，１３４，１３８）を介して必要なコンタクト（１２６，１４０）や配線（１３０、１３６、１４２）が形成され、この上にパッシベーション層が形成されている。パッシベーション層は、複数層で形成されることも多く、例えば下層の第１パッシベーション膜１４４としては、被覆性の良いＳｉＯ2膜が形成され、上層の第２パッシベーション膜としては、水分を通しにくいＳｉＮｘ膜が形成されている。これらのパッシベーション膜は、耐湿性等を確保するため不揮発性半導体記憶装置にとって必要不可欠な存在である。
【０００６】
各メモリセルへのデータの書き込みに際しては、ドレイン領域１１２および制御ゲート電極１２０へそれぞれ所定の電圧が印加され、これに伴いゲート絶縁膜１１４を介してドレイン領域１１２から浮遊ゲート電極１１６へ流れるトンネル電流が発生し、この電流により浮遊ゲート電極１１６へ電子の注入が行われる。
【０００７】
例えば、２値データの記憶動作を行うＥＥＰＲＯＭでは、浮遊ゲート電極１１６に注入蓄積された電子によりメモリセルのしきい値電圧Ｖｔｈが所定値以上の場合、“０”状態となる。
【０００８】
また、制御ゲート電極１２０を接地電位にし、ドレイン領域１１２をフローティング状態にすると、ソース領域１１２に印加された電圧により、浮遊ゲート電極１１６中の電子は、ゲート絶縁膜１１４を介して引き抜かれ、メモリセルトランジスタのしきい値電圧Ｖｔｈは低くなる。このしきい値電圧が所定値より低くなった状態が“１”状態である。
【０００９】
各メモリセルのデータの読み出しの際は、各データの状態に対応したしきい値電圧Ｖｔｈにより、電流の流れの有無で、“０”と“１”が読み出される。
【００１０】
【発明が解決しようとする課題】
一般にパッシベーション膜の成膜には、成膜温度が比較的低いプラズマＣＶＤ法が利用されている。さらに、ガス原料としては、モノシラン（ＳｉＨ４）ガスやＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）ガス等の水素を含むガスが用いられている。このため、パッシベーション膜中には大量の水素が含有されやすい。膜中に含有された水素は、比較的低温の熱処理でも拡散しやすく、パッシベーション膜形成工程後に続くアセンブリ工程中にも拡散し、メモリセルのトランジスタ領域に達する場合がある。
【００１１】
浮遊ゲート電極１１６やゲート絶縁膜１１４に達した水素は、そこで、電子に対するトラップ準位を形成する。従って、各メモリセルでのデータの書き込み/消去に際し、拡散水素によって生じたトラップ準位がしきい値電圧Ｖｔｈの変動を引き起こすおそれがあり、さらにこのＶｔｈの変動はデータ・リテンション（データの維持特性）不良を引き起こす要因となる。
【００１２】
一方、さらなる高集積化の要請によるパターンの微細化のため、ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、微細化に伴う加工バラツキが、書き込み消去回数に与える影響も無視できなくなっており、データ・リテンション不良に対するマージンは減少している。
【００１３】
さらに、最近では、メモリの大容量化のため、“１”と“０”の従来の２値データ記憶動作から、各メモリセルで３個以上の異なる多値データを記憶するＥＥＰＲＯＭが実用化されているが、このような多値データを扱う場合は、許容されるしきい値分布幅が従来の２値データ記憶動作に比較し、狭小化するため、データ・リテンション不良がさらに生じやすい状況になっている。
【００１４】
本発明の目的は、上述する従来の課題に鑑み、データ・リテンション不良の発生を抑制しうる不揮発性半導体記憶装置およびその製造方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の特徴は、半導体基板と、半導体基板上に配置され、浮遊ゲートを持つスタック型ゲート構造のトランジスタアレイを有する、メモリセル領域と、メモリセル領域の上方に配置され、メモリセル領域を覆うＴｉ含有バリアと、Ｔｉ含有バリア上方に配置されたパッシベーション層とを有することである。
【００１６】
上記本発明の特徴によれば、Ｔｉが有する水素ゲッター効果により、Ｔｉ含有バリアが水素の透過を阻止するので、パッシベーション層等からメモリセルトランジスタ領域への水素の拡散を防止できる。この結果、拡散水素に起因するメモリセルトランジスタのしきい値変動が抑制される。
【００１７】
上記本発明の特徴を有する不揮発性半導体記憶装置において、さらに、半導体基板上の上記メモリセル領域以外の領域に配置され、Ｔｉ含有配線層を有する、周辺回路領域を有する場合は、上記Ｔｉ含有バリアは、このＴｉ含有配線層と同一層で形成されるものであってもよい。
【００１８】
この場合は、周辺回路領域で必要な配線に利用するＴｉ含有配線層の一部を利用して、Ｔｉ含有バリアを形成できるので、製造工程の負担を伴うことなく、メモリセル領域上にＴｉ含有バリアを形成することができる。
【００１９】
なお、上記Ｔｉ含有バリアは、メモリセル領域の面積の少なくとも９０％以上を覆うものであってもよい。
【００２０】
すなわち、メモリセル領域面積の９０％以上を覆うように、上記Ｔｉ含有バリアを形成すれば、実用上メモリセル領域面積全体を覆うよう形成した場合とほぼ同等なメモリセルトランジスタのしきい値変動抑制効果が得られる。
【００２１】
さらに、上記本発明の特徴を有する不揮発性半導体記憶装置において、上記Ｔｉ含有バリアは、スリットのある平面パターン形状を有するものであってもよい。
【００２２】
スリットが応力緩和効果を有するので、Ｔｉ含有バリアに熱応力等による欠陥が発生するのを防止できる。
【００２３】
また、上記Ｔｉ含有バリア中に含まれるＴｉは、Ｔｉ単体のみならず、窒化チタン、チタンシリサイド等のＴｉ化合物の形態で含有されていてもよい。
【００２４】
さらに、上記本発明の第１の特徴を有する不揮発性半導体記憶装置において、メモリセル領域の各メモリセルは、３以上の多値データを記憶するものであってもよい。多値データを記憶する場合は、メモリセルトランジスタのしきい値電圧変動のマージンが狭小化するため、Ｔｉ含有バリアによる水素の拡散を防止し、しきい値変動を抑制する効果の有効性は極めて大きくなる。
【００２５】
さらに、上記本発明の特徴を有する不揮発性半導体記憶装置において、上記パッシベーション層は、シリコン窒化膜を含むものであってもよい。この場合は、シリコン窒化膜により不揮発性半導体記憶装置の耐湿性を上げることができるが、シリコン窒化膜が大量の水素を含むため、上記Ｔｉ含有バリアの水素拡散抑制効果の有効性が大きい。
【００２６】
本発明の不揮発性半導体記憶装置の製造方法の特徴は、半導体基板上のメモリセル領域上にメモリセル構造を形成するとともに、半導体基板上のメモリセル領域以外の周辺回路領域に必要な素子構造を形成する工程と、メモリセル構造および素子構造を覆う層間絶縁層を形成する工程と、層間絶縁層上に、Ｔｉ含有導電膜を形成する工程と、Ｔｉ含有導電膜を選択的にエッチングすることにより、周辺回路領域上方にはＴｉ含有配線層を形成するとともに、メモリセル領域上方にメモリセル領域を覆うＴｉ含有バリアを形成する工程とを有することである。
【００２７】
上記本発明の不揮発性半導体記憶装置の製造方法の特徴によれば、周辺回路領域に必要な配線層を形成する際に、この配線層と同一層でメモリセル領域上に、水素拡散防止効果を有するＴｉ含有バリアを形成できる。従って、プロセス上の負担なく、Ｔｉ含有バリアを形成し、拡散水素に起因するメモリセルトランジスタのしきい値変動を抑制できる。
【００２８】
なお、本発明の不揮発性半導体記憶装置の製造方法において、さらに、Ｔｉ含有配線層およびＴｉ含有バリアの上、もしくはその上方にパッシベーション層を形成する工程を有してもよく、さらにこのパッシベーション層を形成する工程は、プラズマＣＶＤ法を用いてＴＥＯＳ膜を形成する工程と、プラズマＣＶＤ法を用いてシリコン窒化膜を形成する工程とを有してもよい。
【００２９】
この場合は、パッシベーション膜による耐湿性を十分確保した上、パッシベーション膜中に含まれる水素の拡散を抑制し、メモリセルのしきい値変動を抑制できる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００３１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構造を示す断面図である。ここでは、不揮発性半導体記憶装置の一例として、ＮＡＮＤフラッシュＥＥＰＲＯＭを示す。図中左側にメモリセル領域１、右側に周辺回路領域２を示す。
【００３２】
第１の実施の形態に係る不揮発性半導体記憶装置の主な特徴は、メモリセル領域１の上方に、メモリセル領域１の全域を覆うＴｉ含有バリア４２ｂを備え、その上層に第１パッシベーション膜４４および第２パッシベーション膜４６からなるパッシベーション層が形成されていることである。Ｔｉ含有バリア４２ｂが、パッシベーション層からメモリセルのトランジスタ領域への水素の拡散を防止するため、水素に起因するメモリセルトランジスタのデータ・リタデーション変動を抑制できる。以下、より具体的に第１の実施の形態に係る不揮発性半導体記憶装置の構造について説明する。
【００３３】
図１に示すように、単一のＳｉ基板１０上にメモリセル領域１と周辺回路領域２とが形成されている。メモリセル領域１のＳｉ基板１０上には、スタック型ゲート構造のトランジスタアレイが紙面左右に延在して形成されている。このうちコンタクト２６の左右に位置するトランジスタが選択ゲートトランジスタＳＧＤであり、それ以外のトランジスタがメモリセルトランジスタＳＴである。例えば、1つのメモリセルユニットは１６個のメモリセルトランジスタＳＴで構成される。
【００３４】
メモリセル領域１の各トランジスタは、Ｓｉ基板１０上に膜厚が薄いゲート絶縁膜（トンネル酸化膜）１４、浮遊ゲート電極１６、ゲート間絶縁膜１８および制御ゲート電極２０が順次積層されたスタック型ゲート構造と、その周囲を被覆する酸化膜２２とを有している。また、浮遊ゲート電極１６のほぼ両側にあたるＳｉ基板１０表面層にソース/ドレイン領域１２を有する。
【００３５】
一方、周辺回路領域２には、例えば電源回路等のためのトランジスタが形成されているが、これは、スタック型ゲート構造である必要はなく、ゲート絶縁膜１４ｂとゲート電極１６ｂおよびＳｉ基板１０表面層に形成されたソース/ドレイン領域１２ｂとで構成される。
【００３６】
メモリセル領域１のトランジスタアレイおよび周辺回路領域２のトランジスタを覆うように、層間絶縁膜２４、２８が形成されている。また、この層間絶縁膜２４、２８を貫き、ドレイン領域１２に接続されたコンタクト２６が形成されている。コンタクト２６に接続されている第１配線３０が層間絶縁膜２８上層に形成されており、層間絶縁膜３４を貫くコンタクト３２が形成され、層間絶縁膜３４上に第１メタル配線層（ビット線）３６が形成されている。
【００３７】
さらに、第１メタル配線層３６上に層間絶縁膜３８が形成され、周辺回路領域２には、必要なコンタクト４０および第２メタル配線層４２が形成されている。この第２メタル配線層４２は、図７を参照するように、従来は、周辺回路領域２上のみに必要とされ、メモリセル領域１上には設けられていないものであるが、第１の実施の形態に係る不揮発性半導体記憶装置では、第２メタル配線層４２と同一の配線層によって、メモリセル領域１のほぼ全域を覆うＴｉ含有バリア４２ｂを形成している。この第２メタル配線層４２は、少なくとも水素のゲッタリング効果を有するチタン（Ｔｉ）を含有する配線材料、例えば、Ｔｉ単体材料の他、チタンナイトライド（ＴｉＮ）、チタンシリサイド（ＴｉＳｉ２）等のＴｉ化合物材料を含有する。また、これらのＴｉ含有膜を単層もしくは複数層としてもよい。さらに、抵抗化を図るため、Ｔｉ含有膜より高導電性のある導電層を積層してもよい。このような導電層としては、Ａｌ層、Ｃｕ層、Ａｌ−Ｃｕ層、Ａｌ−Ｓｉ層等が挙げられる。
【００３８】
さらに、第２メタル配線層４２およびＴｉ含有バリア４２ｂ上には第１パッシベーション膜４４と第２パッシベーション膜４６が順次形成されている。例えば第１パッシベーション膜４４としては、プラズマＣＶＤ法によって形成した、被覆性が良好で、絶縁性が高いＴＥＯＳ膜（以下、ｄ−ＴＥＯＳ膜という）を使用し、第２パッシベーション膜４５としては、プラズマＣＶＤ法によって形成した耐湿性の高いＳｉＮｘ膜（Ｐ−ＳｉＮ膜という）を使用することが望ましい。このようにｄ−ＴＥＯＳ膜とＰ−ＳｉＮ膜とを積層してパッシベーション層とすることで、十分な被覆性と絶縁性を兼ねそえたパッシベーション層が得られる。
【００３９】
第２パッシベーション膜４５であるＰ−ＳｉＮ膜の形成には、プラズマＣＶＤ法が用いられ、ガス原料として、水素ガスを含むＳｉＨ４等の材料が使用され、２００〜３００℃の低い成膜温度で膜形成が行われるため、膜中には比較的多くのＳｉ−Ｈ結合が残りやすい。こうして残った水素含有量は１０atom％〜２０atom％に相当する。膜中の水素は、低温の熱処理によっても簡単に拡散する。しかし、第１の実施の形態に係る不揮発性半導体記憶装置によれば、メモリセル領域を覆うＴｉ含有バリア４２ｂ中のＴｉが水素ゲッタリング作用を有するため、水素はＴｉ含有バリア４２ｂに達した段階で吸収され、それ以上深い方向への拡散が阻止される。このため、メモリセルトランジスタ領域、特に電荷蓄積層となる浮遊ゲートへの水素の侵入が抑制され、水素侵入に起因するしきい値電圧の変動が回避される。
【００４０】
図２（ａ）は、第１の実施の形態に係る不揮発性半導体記憶装置のメモリセル領域１の部分平面図であり、図２（ｂ）および図２（ｃ）は、それぞれ図２（ａ）における破線部ＡのＸ軸断面図、および破線部ＢのＹ軸断面図である。
【００４１】
図２（ａ）に示すように、Ｔｉ含有バリア４２ｂは、破線部で示すメモリセル領域１全域を覆うように形成されている。また、図２（ｂ）および図２（ｃ）からわかるように、メモリセル領域１の平面パターンでは、浮遊ゲート電極１６および制御ゲート電極２０がストライプ状に並んでおり、この電極パターンと直交する方向にストライプ状の素子分離領域５０のパターンが並んで配置され、素子分離領域５０で分離された活性領域に浮遊ゲート電極１６を有するメモリトランジスタが形成されている。第１メタル配線３６も、素子分離領域５０に平行して配置される。なお、第１メタル配線３６ｂはダミー配線である。
【００４２】
図２（ａ）〜図２（ｃ）に示すように、Ｔｉ含有バリア４２ｂは、メモリセル領域１を完全に覆うように形成されているので、第１パッシベーション膜４４および第２パッシベーション膜４６から拡散する水素が各メモリトランジスタ領域に到達し、しきい値電圧Ｖｔｈが変動するのを効果的に防止できる。
【００４３】
図３（ａ）は、本発明の第１の実施の形態にかかるＥＥＰＲＯＭで２値データ記憶動作を行う場合のしきい値電圧分布を示すグラフである。２値データの記憶動作の場合は、例えば−５Ｖ〜＋５Ｖの間に、“１”状態と“０”状態のそれぞれに対するトランジスタのしきい値Ｖｔｈが設定される。一方、図３（ｂ）は、本発明の第１の実施の形態にかかるＥＥＰＲＯＭで多値データ記憶動作、例えば４値データ記憶動作を行う場合のメモリトランジスタにおけるしきい値電圧分布を示すグラフである。４値データ記憶動作の場合は、“１.１”“１.０”“０.０”“０.１”の４つの状態を同じ−５Ｖ〜＋５Ｖの間に設定する必要がある。特に同図に示すように、“１.０”“０.０”“０.１”の３つの状態は、０〜＋５Ｖの間に設定されるため、しきい値Ｖｔｈのずれ幅の余裕（マージン）は２値データ記憶動作に較べかなり狭小となる。しきい値のずれが隣接するデータのしきい値分布にかかり、隣接データの読み出し電圧（リードベリファイ電圧）値に達してしまうと、データ・リテンション不良が生じる。
【００４４】
しかし、本発明の第１の実施の形態に係る不揮発性半導体記憶装置によれば、データ・リテンション不良に最も弱い“０.１”状態のしきい値に対しても、１０万回程度の繰り返し書き込みテストを行った後のしきい値分布の変動量を従来の約２５％削減できる。
【００４５】
以下、図４（ａ）〜図４（ｆ）を参照し、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【００４６】
まず、図４（ａ）に示すように、Ｓｉ基板１０にウェル領域および素子分離領域（図示せず）を形成する。次に、Ｓｉ基板１０上にＣＶＤ法もしくは熱酸化法等を用いて膜厚１０ｎｍ程度のゲート絶縁膜（トンネル酸化膜）１４を形成する。メモリセル領域１ではゲート絶縁膜１４上に、スパッタ法あるいはＣＶＤ法等を用いて膜厚約５０ｎｍ〜１００ｎｍの多結晶シリコン膜で、浮遊ゲート電極１６を形成する。また、周辺回路領域２にも、ゲート絶縁膜１４上に浮遊ゲート電極１６と同一層でゲート電極１６ｂを形成する。次に、メモリセル領域１ではＣＶＤ法等を用いてゲート間絶縁膜１８を形成する。
【００４７】
このゲート間絶縁膜１８は、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、あるいはそれの積層膜であるＯＮＯ膜（オキサイド／ナイトライド／オキサイド）で形成する。さらにこの上にスパッタ法やＣＶＤ法等を用いて膜厚約１００ｎｍ〜２００ｎｍの制御ゲート電極層２６を形成する。制御ゲート電極層２６は、例えば多結晶シリコン膜、もしくは多結晶シリコンとメタルシリサイドの積層膜、あるいは金属材料のみのメタルゲート膜としてもよい。こうして、メモリセル領域１にはスタック型ゲート構造を形成し、周辺回路領域２には単一層ゲート構造を形成する。さらに、各ゲート構造の表面を覆うように酸化膜２２を形成する。
【００４８】
次に、図４（ｂ）に示すように、各ゲート電極をマスクとして、ウェルと逆導電型の不純物をイオン注入し、アニ−ル工程を経てソース/ドレイン領域１２を形成する。さらに、例えばＣＶＤ法を用いてＢＰＳＧ（ボロンフォスフォシリケートガラス）等で層間絶縁膜２４を形成する。
【００４９】
図４（ｃ）に示すように、層間絶縁膜２４にＲＩＥ（Reactive  Ion  Etching）法を用いてドレイン領域１２Ｄが底面に露出するコンタクトホールを開け、ここを例えばＷ（タングステン）等の導電材料で埋め込み、表面を平坦化し、コンタクト２６を形成する。同様な方法で層間絶縁膜２８を形成し、ダマシン法等を用いて層間絶縁膜２８上層に第１配線３０を形成する。さらに、その上に層間絶縁膜３４を形成し、さらに必要なコンタクト３２を形成する。なお、周辺回路領域２にも、層間絶縁膜２４、２８、３４がメモリセル領域１の製造工程にあわせて、順次形成され、必要に応じ図示しない配線層が形成される。そして、層間絶縁膜３４上に第１メタル配線層（ビット線）３６を形成する。
【００５０】
続けて、図５（ｄ）〜図５（ｆ）を参照し、第２メタル配線層４２およびＴｉ含有バリア４２ｂの製造方法について説明する。
【００５１】
図５（ｄ）に示すように、層間絶縁膜３８に必要なコンタクトホールを開口した後、全面にスパッタ法等を用いて、下層より順次、膜厚約２５ｎｍのＴｉ膜、膜厚約２５ｎｍのＴｉＮ膜および膜厚約８００ｎｍのＡｌ−Ｃｕ膜をそれぞれ積層し、第２メタル配線層４２を形成する。
【００５２】
続いて、図５（ｅ）に示すように、第２メタル配線層４２の上に、レジスト４８をコーティングし、さらに周辺回路領域２には必要な配線パターンに相当するレジスト４８のパターンを形成するとともに、メモリセル領域１ではメモリセル領域１全域を覆うレジスト４８のパターンを形成する。このレジスト４８のパターンをエッチングマスクとして、第２メタル配線層４２をエッチングする。こうして、周辺回路領域２に必要な配線層４２を形成するとともに、メモリセル領域１上にＴｉ含有バリア４２ｂを形成する。不要となったレジスト４８はその後剥離する。
【００５３】
図１に戻り、パッシベーション層の形成工程について説明する。Ｔｉ含有バリア４２ｂおよび第２メタル配線層４２が形成された基板表面上に被覆性の良いＴＥＯＳ膜からなる第１パッシベーション膜４４を形成する。具体的には、プラズマＣＶＤ法を用い膜厚約５０ｎｍのＴＥＯＳ膜を形成した後、さらに高い被覆性を得るため、高密度プラズマＣＶＤ（High  density  plasma  ＣＶＤ）法を用い膜厚約９００ｎｍのＴＥＯＳ膜を形成する。
【００５４】
さらに、第１パッシベーション膜４４上に第２パッシベーション膜４６を形成する。第２パッシベーション膜４６としては、モノシラン（ＳｉＨ４）ガスおよび一酸化窒素（Ｎ２Ｏ）ガスをガス源に用いて、プラズマＣＶＤ法により耐湿性が良好なシリコン窒化（ＳｉＮx）膜を形成する。
【００５５】
以上に説明するように、本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、メモリセル領域１上方にＴｉ含有バリア４２ｂを備えるので、パッシベーション膜中の水素の拡散がこのＴｉ含有バリア４２ｂによって阻止できる。従って、浮遊ゲート電極１６への水素の拡散に起因するしきい値電圧のずれの発生が抑制される。特に、しきい値電圧のマージンが狭い多値データ記憶動作を行う場合、Ｔｉ含有バリア４２ｂによる水素拡散抑制効果の有効性が高い。また、Ｔｉ含有バリア４２ｂは、第２メタル配線層４２と同一層で形成できるので、第２メタル配線層４２をパターニングする際に使用するマスクパターンを変更するだけで対応できる。
【００５６】
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を図６（ａ）〜図６（ｃ）に示す。第２の実施の形態に係る不揮発性半導体記憶装置も、ＮＡＮＤ型フラッシュＥＥＰＲＯＭであり、基本的な構成は、第１の実施の形態と共通するため、重複する説明は省略する。第１の実施の形態と異なる点は、Ｔｉ含有バリア４２ｂが、メモリセル領域１全域を被覆するのではなく、一部にスリット領域４９を有していることである。
【００５７】
例えば、図６（ａ）に示すように、スリット領域４９はメモリセル領域１を複数領域に分割し、ワード線とビット線に平行なスリットにより各領域を囲む枠状形状としてもよい。図６（ｂ）は図６（ａ）における破線部ＡのＸ軸断面図であり、図６（ｃ）は図６（ａ）における破線部ＢのＹ軸断面図である。図６（ｂ）に示す断面構造は、第１の実施の形態に係る構造と共通するが、第２の実施の形態に係るＥＥＰＲＯＭでは、Ｔｉ含有バリア４２ｂがスリット領域４９を有するため、図６（ｃ）に示す断面構造では、一部のメモリセルトランジスタの上方にはＴｉ含有バリア４２ｂは形成されていない。
【００５８】
このように、Ｔｉ含有バリア４２ｂは、必ずしもメモリセル領域の全域を被覆する必要はない。具体的には、例えば図６（ａ）に示すように、メモリセル領域をビット線と平行なスリットで１６の領域に分割し、各領域周囲それぞれに２ビット線幅の枠状スリットを形成する場合、1ビット線が１０２４ブロック、１ブロックが１６ビットとすると、スリットのために覆われていないメモリセルは、全体で９８３０４０ビットに相当する。メモリセル全体では、１２８Mビットであることを考慮すると、Ｔｉ含有バリア４２ｂで覆われていないメモリセル面積領域は全体の約２％、メモリ数でいえば全体の約１％に相当する。この条件においては、Ｔｉ含有バリア４２ｂは、スリットのないＴｉ含有バリアを備えた第１の実施の形態に係る半導体不揮発性記憶装置とほぼ同じしきい値変動抑制効果を示すことが確認されている。すなわち、メモリセル領域の９８％をＴｉ含有バリア４２ｂが覆う場合は、確実に良好なしきい値変動抑制効果がある。従って、例えばメモリセル領域１の総面積の９０％以上、より好ましくは９５％以上を覆うものであれば、メモリセル領域全域を覆う場合とほぼ同様な水素拡散防止効果を得ることができ、多値データの動作表示の場合においてしきい値変動を抑制する効果が得られる。
【００５９】
また、Ｔｉ含有バリア４２ｂとその上下の層間絶縁層との間では熱膨張係数等の違いがあるため、Ｔｉ含有バリア４２ｂの面積が広くなると、応力による亀裂等欠陥の発生が生じるおそれがあるが、Ｔｉ含有バリア４２ｂに形成したスリット領域４９は、これらの応力を緩和する働きがある。
【００６０】
スリット領域４９の形状は限定されず、図６（ａ）に示すような枠状形状のみならず、ストライプ形状等、種々の形状をとることができる。なお、スリット幅が広くなりすぎると、スリットの間から水素が拡散するため、スリット幅は、メモリセルトランジスタのゲート幅の数個分以下であることが望ましい。
【００６１】
なお、NANDセル列(ワードライン)と並行な、選択ゲートが配置された領域上にスリットを形成する場合は、実質的にメモリセル上を覆うＴｉ含有バリア４２ｂ面積を減らさないですむため、高い水素バリア効果を維持でき、かつ、スリットによる応力緩和効果を備えることができる。
【００６２】
なお、第２の実施の形態にかかるＥＥＰＲＯＭは第１の実施の形態に係る製造方法と同様な方法を用いて作製できる。
【００６３】
以上、本発明の不揮発性半導体記憶装置について、実施の形態に沿って説明したが、本発明はこれらの記載に限定されることなく、種々の改変や置換が可能なことは当業者には自明である。
【００６４】
例えば、上述する実施の形態では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭについて説明したが、フラッシュ型、ＮＡＮＤ型のＥＥＰＲＯＭに限らず、水素拡散によるしきい値電圧の変動が問題となる不揮発性半導体記憶装置であれば同様にＴｉ含有バリアを用いた上述する構造を適用できる。
【００６５】
また、上述する実施の形態では、周辺回路領域に形成する第２メタル配線層と同一層でメモリセル領域を覆うＴｉ含有バリアを形成する例について説明したが、第２メタル配線層を使用することなく、独立にＴｉ含有層を形成し、同層を利用してＴｉ含有バリアを形成してもよい。さらに、周辺回路領域に第３、第４のメタル配線層が形成される場合には、これらの配線層のいずれかを利用してＴｉ含有バリアを形成してもよい。
【００６６】
さらに、パッシベーション層は、Ｔｉ含有バリアの直上に形成されている必要はなく、Ｔｉ含有バリアの上または上方に形成されていればよい。
【００６７】
【発明の効果】
上述するように、本発明の不揮発性半導体記憶装置の特徴によれば、メモリセル領域上にＴｉ含有バリアを備えるので、パッシベーション層等からメモリセルトランジスタへの水素の拡散を防止できる。この結果、拡散水素に起因するメモリセルトランジスタのしきい値変動が抑制され、データ・リタデーション不良を防止できる。
【００６８】
さらに、本発明の不揮発性半導体記憶装置の製造方法の特徴によれば、周辺回路領域に配線層を形成する工程を利用して、同一配線層でメモリセル領域上にＴｉ含有バリアを形成するので、製造工程の負担を伴うことなく、水素拡散防止効果をもつＴｉ含有バリアを持ち、データ・リタデーション不良を防止できる不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の部分断面図である。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置におけるメモリセル領域での平面図および断面図である。
【図３】本発明の第１の実施の形態に係る２値データ動作の場合のしきい値電圧分布と多値データ動作の場合のしきい値電圧分布を示すグラフである。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す各工程での装置断面図である。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す各工程での装置断面図である。
【図６】本発明の第２の実施の形態に係る不揮発性半導体記憶装置におけるメモリセル領域での平面図および断面図である。
【図７】従来の不揮発性半導体記憶装置の部分断面図である。
【符号の説明】
１０  半導体基板
１２  ソース/ドレイン領域
１４  ゲート絶縁膜
１６  浮遊ゲート電極
１８  ゲート間絶縁膜
２０  制御ゲート電極
２２  酸化膜
２４、３４、３８  層間絶縁膜
２６、３２、４０  コンタクト
２８  層間絶縁膜
３０  第１配線（ビット線）
３６  第１メタル配線層
４２  第２メタル配線層
４２ｂ  Ｔｉ含有バリア
４４  第１パッシベーション膜
４６  第２パッシベーション膜
【図１】
0004212299.tif 000002
【図２】
0004212299.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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