(57)【特許請求の範囲】
【請求項１】
充電回路と、データ転送回路と、出力回路を備え、
前記充電回路は第１トランジスタを有し、該トランジスタの第１ソース／ドレイン電極は電圧源に結合されるよう構成され、第２ソース／ドレイン電極はノードに接続されており、該充電回路は前記電圧源をノードに結合して初期電荷を該ノード上に置くよう構成され、
前記データ転送回路は第２トランジスタを有し、該第２トランジスタのゲートは入力ストローブパルスに結合されるよう構成され、第１ソース／ドレイン電極は前記ノードに接続され、第２ソース／ドレイン電極は入力データと入力ストローブパルスに応動して入力データをノードに転送し、
前記出力回路は出力ストローブパルスに応動してノード上のデータを出力に結合し、また、出力ストローブパルスに応動してノードを充電するよう構成され、
前記出力回路は立ち下がりエッジ検出器を有し、該立ち下がりエッジ検出器は出力ストローブパルスの立ち下がりエッジを検出し、該立ち下がりエッジ検出器はまた、検出された立ち下がりエッジに応動して、第１トランジスタのゲートに信号を出力するよう構成された回路。
【請求項２】
前記出力回路は出力ストローブパルスの立ち上がりエッジに応動してノード上のデータの出力への結合を開始し、また、出力ストローブパルスの立ち下がりエッジに応動してノードに電荷を結合するよう構成された、請求項１記載の回路。
【請求項３】
ノード上のデータを記憶するラッチが設けられている、請求項１または２記載の回路。
【請求項４】
前記出力回路は遅延回路を有し、該遅延回路は出力ストローブパルスに反応するよう構成され、出力ストローブパルスに応動してノードを充電し、また、出力ストローブに応動してノード上のデータを出力に結合するよう構成された、請求項１から３までのいずれか一項記載の回路。
【請求項５】
ドライバと記憶レジスタを有した装置において、
前記ドライバには入力論理信号が供給され、比較的低い電圧変化を有した出力論理信号を出力し、
前記記憶レジスタはダイナミック論理を有し、比較的大きな電圧変化を有したストローブパルスに応動して、出力論理信号を記憶するよう構成されており、
前記記憶レジスタは電荷記憶ノードを有し、該電荷記憶ノードは基準電位に、一対のトランジスタを介して直列に結合されており、前記トランジスタの一方はノードに接続され、そのゲートはストローブパルスに結合するよう構成されており、前記トランジスタの他方は第１トランジスタと基準電位間に結合されており、第２トランジスタのゲートにはドライバ出力論理信号が供給されるよう構成された装置。
【請求項６】
前記一対のトランジスタがＮＭＯＳトランジスタである、請求項５記載の装置。
【請求項７】
前記第１トランジスタが比較的高いしきいレベルを有し、前記第２トランジスタが比較的低いしきいレベルを有している、請求項６記載の装置。
【請求項８】
ドライバは、前記記憶レジスタの第２トランジスタのゲートに供給される出力論理信号を出力するためのＮＭＯＳトランジスタを有する、請求項７記載の装置。
【請求項９】
記憶レジスタはＦＩＦＯ記憶レジスタである、請求項８記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は論理回路、より詳細にはダイナミック論理回路に関する。
【０００２】
【従来の技術】
公知のように、多くの応用分野においてデータ記憶が必要とされる。そのような記憶回路の一例として先着順処理（ＦＩＦＯ）回路がある。ＦＩＦＯ回路は一般的にＦＩＦＯに入力されるデータとＦＩＦＯから読み出されるデータとの間の遅延又は待ち時間を変化ないし制御するために使用される。この待ち時間制御は例えばパイプライン演算における各ステージの同期において重要である。図１にはバスアーキテクチャ、すなわち装置１０が示されている。装置１０はステージ０ドライバ１００とステージ１ＦＩＦＯ記憶部１１０を有する。ドライバ１００はここではＣＭＯＳドライバであり、図示のように配設された一対のＣＭＯＳトランジスタ１０１，１０２を有するインバータから構成される。ドライバ１００は、バスＲＷＤを駆動してＲＷＤ上のデータをＦＩＦＯ記憶部１１０へ送るために使用される。データは一定の待ち時間の後、出力ラインＤＱに転送される。より詳細には、トランジスタ１０１はｐチャネルＭＯＳＦＥＴであり、そのソースは＋２．１ボルトの電源に、ゲートはライン１０３に供給される論理入力信号に接続され、ドレインはｎチャネルＭＯＳＦＥＴ１０２のソースに接続されている。ＭＯＳＦＥＴ１０２のゲートもまたライン１０３に接続され、ドレインは基準電位すなわちアース電位に接続されている。ライン１０３に供給される論理入力信号はアース（すなわち論理０、ここでは“低レベル”）と＋２．１ボルト（すなわち論理１、ここでは“高レベル”）の間で変化する。トランジスタ１０２はここでは０．６ボルトのしきいレベルを有する。従って、論理入力信号が論理０の時、インバータすなわち読み出し書き込み駆動（ＲＷＤ）バスの出力が２．１ボルトになる。他方、入力論理信号が論理１の時、バスＲＷＤは０ボルトになる。この例では、ＲＷＤバスは約６ｍｍの長さを有し、抵抗性（約２００オーム）であり、容量性（約５ｐＦ）である。
【０００３】
ステージ１ＦＩＦＯは記憶部１１０を含む。記憶部は複数、ここでは３個の並列記憶ユニットないしレジスタ１１０1〜１１０3を含む。記憶レジスタ１１０1〜１１０3はそれぞれ同じ構成を有し、そのうちの１つレジスタ１１０1が例として詳細に図示されている。レジスタ１１０1〜１１０3にはそれぞれ、図示のようなラインＰＮＴｉ１、ＰＮＴｏ１；ＰＮＴｉ２，ＰＮＴｏ２；及びＰＮＴｉ３，ＰＮＴｏ３のライン上のストローブパルス対が供給される。ラインＰＮＴｉ１，ＰＮＴｉ２，及びＰＮＴｉ３はポインタ入力ラインと呼ばれることもある。ラインＰＮＴｏ１，ＰＮＴｏ２，及びＰＮＴｏ３はポインタ出力ラインと呼ばれることもある。ストローブパルスＰＮＴｉ１，ＰＮＴｏ１；  ＰＮＴｉ２，ＰＮＴｏ２；及びＰＮＴｉ３，ＰＮＴｏ３の電圧変化はここでは０ボルト（すなわち“低レベル”又は論理０）から＋２．１ボルト（すなわち“高レベル”又は論理１）である。
【０００４】
従って、例示レジスタ１１０1の場合、レジスタ１１０1は入力ＣＭＯＳ伝達ないし伝送ゲート１２０と、出力ＣＭＯＳ伝送ゲート１４０，及びラッチ１３０を含む。ラッチ１３０は図示のように、入力ＣＭＯＳ伝送ゲート１２０と出力ＣＭＯＳ伝送ゲート１４０間に接続されている。入力ＣＭＯＳ伝送ゲート１２０はｎチャネルＭＯＳＦＥＴ１２１とｐチャネルＭＯＳＦＥＴ１２３を含む。これらＦＥＴのゲートはＰＮＴｉ１ラインに接続されている。ＭＯＳＦＥＴ１２３のゲートは図示のようにインバータを介してＰＮＴｉ１ラインに接続されている。ＭＯＳＦＥＴ１２１，１２３のソースは共通にＲＷＤバスに接続されている。ラッチ１３０は公知のように接続された一対のインバータを含む。出力ＣＭＯＳ伝送ゲート１４０はｎチャネルＭＯＳＦＥＴ１４１とｐチャネルＭＯＳＦＥＴ１４３を含む。これらＦＥＴのゲートはＰＮＴｏ１ラインに接続されている。ＭＯＳＦＥＴ１４３のゲートは図示のように、インバータを介してＰＮＴｏ１ラインに接続されている。ＭＯＳＦＥＴ１４１，１４３のソースは共通にラッチ１３０の出力に接続され、ドレインは図示のようにデータ出力ラインＤＱに接続されている。従って、出力ＣＭＯＳ伝送ゲート１４０の出力はラインＤＱ上に現れる。
【０００５】
動作時において、ＦＩＦＯ記憶部１１０は図示しないマスタークロックから供給される制御信号により動作すると考える。マスタークロックは図２Ａに示すクロックパルスＣＬＫを出力する。次に、一連の３個の連続クロックパルスＣＬＫに応動して、図２Ｂ、２Ｃ、２Ｄそれぞれに示されたようなストローブパルスがＰＮＴｉ１，ＰＮＴｉ２，ＰＮＴｉ３に供給されると想定する。そのような例において、ライン１０３上の第１論理入力信号はバスＣＭＯＳドライバ１００により駆動され、ストローブパルスＰＮＴｉ１に応動して入力伝送ゲート１２０を通過し、ラッチ１３０にラッチされる。ライン１０３上の第２論理入力信号はストローブパルスＰＮＴｉ２に応動してレジスタ１１０2内にラッチされる。同様に、ライン１０３上の第３論理入力信号もストローブパルスＰＮＴｉ３に応動してレジスタ１１０1内にラッチされる。ＦＩＦＯ  １０がＦＩＦＯとして動作するためには、レジスタ１１０1内のデータ（すなわち第１論理入力信号）を、次のＰＮＴｉ１の前にラインＤＱ上に読み出さなければならない。そうすることにより、レジスタ１１０1は再びＲＷＤバス上の後続データを取り込むことができる。従って、この例では、ラインＰＮＴｏ１上のストローブパルスは図２Ｅに示すようなストローブパルスＰＮＴｉ２、又は図２Ｆに示すようなストローブパルスＰＮＴｉ３の時間内に生じなければならない。すなわち、レジスタ内のラッチデータの破壊を防止するために、ラッチデータをレジスタから伝送した後に新しいデータを同レジスタにラッチする必要がある。従って、個々の論理入力信号（すなわちデータ）は、３個のレジスタを有した例において、１個又は２個いずれかのクロックパルス分の待ち時間を有しており、それによってデータの破壊を防止している。ＦＩＦＯがＮ個のレジスタを有している、より一般的な場合を考える。Ｎは１より大きい整数である。この場合、待ち時間は１〜（Ｎ−１）クロックパルス分になる。従って、この待ち時間を１〜（Ｎ−１）の間で変化させることにより、パイプライン演算において図示しない後続の段階における同期を最適化することができる。
【０００６】
レジスタ１１０1，１１０2，又は１１０3のラッチ内に記憶されたデータは、それぞれ、ポインタ出力ＰＮＴｏ１，ＰＮＴｏ２，ＰＮＴｏ３がＣＭＯＳ出力伝送ゲート１４０を開く時にデータ出力に転送される。低電圧ＲＷＤシグナリングを使用することにより、ドライバ１００の電流が低減され、その一方でシグナリングのデータ速度が改善される。この方法は現在及び将来のＶＬＳＩにとってますます重要となる。ただし、このＦＩＦＯ１０は、低電圧シグナリング法を使用するために、低電圧変化ＲＷＤバスから高電圧ＦＩＦＯへのレベル変換が必要である。この電圧レベル変換は、別個のロジックを必要とし、その結果、ＦＩＦＯ１０の速度が遅くなり、その設計空間が増大する。
【０００７】
また、公知のように、ダイナミック論理回路は、図１において説明したようなＣＭＯＳ型（すなわちスタティックな）論理によって得られるより以上の速度を必要とする分野において使用され始めている。スタティック論理と異なり、ダイナミック論理回路はデータを電荷として記憶する。従って、適切に動作させるためには、ダイナミック論理回路への入力信号の論理状態に反応する前に、ダイナミック論理回路のノードをプリチャージしておく必要がある。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、ＮＭＯＳトランジスタとダイナミック論理回路しか有しないバスドライバの使用が可能な、低電圧バスシグナリングアーキテクチャを提供することである。
【０００９】
【課題を解決するための手段】
上記課題は以下のような構成を有した本発明の回路により解決される。すなわち本発明の回路は、充電回路と、データ転送回路と、出力回路を備え、前記充電回路は第１トランジスタを有し、該トランジスタの第１ソース／ドレイン電極は電圧源に結合されるよう構成され、第２ソース／ドレイン電極はノードに接続されており、該充電回路は前記電圧源をノードに結合して初期電荷を該ノード上に置くよう構成され、前記データ転送回路は第２トランジスタを有し、該第２トランジスタのゲートは入力ストローブパルスに結合されるよう構成され、第１ソース／ドレイン電極は前記ノードに接続され、第２ソース／ドレイン電極は入力データと入力ストローブパルスに応動して入力データをノードに転送し、
前記出力回路は出力ストローブパルスに応動してノード上のデータを出力に結合し、また、出力ストローブパルスに応動してノードを充電するよう構成され、前記出力回路は立ち下がりエッジ検出器を有し、該立ち下がりエッジ検出器は出力ストローブパルスの立ち下がりエッジを検出し、該立ち下がりエッジ検出器はまた、検出された立ち下がりエッジに応動して、第１トランジスタのゲートに信号を出力するよう構成される。
【００１０】
【発明の実施の形態】
本発明の実施例では、ノード上に初期電荷を置くための充電回路を有した回路が提供される。この回路はまた、データ転送回路を有する。データ転送回路は入力データ及び入力ストローブパルスに応動して入力データをノードに転送する。さらに出力回路が使用され、該回路は出力ストローブパルスに応動してノード上のデータを出力に結合し、また出力ストローブパルスに応動してノードを充電する。
【００１１】
別の実施例では、出力回路は出力ストローブパルスの立ち上がりエッジに応動してノード上のデータを出力に結合し、出力ストローブパルスの立ち下がりエッジに応動して電荷をノードに結合する。
【００１２】
さらに別の実施例では、ノード上に初期電荷を置くための充電回路を有した回路が提供される。この回路はデータ転送回路を含む。該データ転送回路は入力データと入力ストローブパルスに応動して、入力データをノードに転送する。ノード上のデータを記憶するためにラッチが使用される。出力回路は出力ストローブパルスに応動してラッチされたデータを出力に結合し、出力ストローブパルスに応動してノードを充電する。
【００１３】
別の実施例では、出力回路はラッチされたデータを、出力ストローブパルスの立ち上がりエッジに応動して出力に結合し、出力ストローブパルスの立ち下がりエッジに応動して電荷をノードに結合する。
【００１４】
さらに別の実施例では、充電回路を有した回路が提供される。この充電回路は第１トランジスタを有し、その第１のソース／ドレイン電極は電圧源に結合されるよう構成され、第２のソース／ドレイン電極はノードに結合される。充電回路は電圧源をノードに結合し、ノード上に初期電荷を置く。また、データ転送回路が使用され、該回路は第２トランジスタを有する。第２トランジスタのゲートは入力ストローブパルスに結合するよう構成され、第１ソース／ドレイン電極はノードに接続され、第２ソース／ドレイン電極は入力データと入力ストローブパルスに応動して入力データをノードに転送する。出力回路は出力ストローブパルスに応動してノード上のデータを出力に結合し、出力ストローブパルスに応動してノードを充電する。
【００１５】
別の実施例では、出力回路はノード上のデータを、出力ストローブパルスの立ち上がりエッジに応動して出力に結合し、出力ストローブパルスの立ち下がりエッジに応動して電荷をノードに結合する。
【００１６】
別の実施例では、出力回路は出力ストローブパルスの立ち下がりエッジに応動して第１トランジスタのゲートにパルスを出力する。
【００１７】
【実施例】
図３には、ＮＭＯＳバスドライバとダイナミック論理ＦＩＦＯレジスタを有した低電圧シグナリングアーキテクチャ２０が示されている。アーキテクチャ２０は、ドライバ２００と記憶部２１０（すなわちＦＩＦＯレジスタ）を有する。ドライバ２００は、図示の例ではｎチャネルＭＯＳＦＥＴ（すなわちＮＭＯＳトランジスタ）インバータであり、ライン２０３上の入力論理信号が供給される。以下に詳細に説明するように、記憶部２１０は記憶回路、出力回路２６０、及びリセット回路２７０を有する。記憶回路は例えば、記憶部２１０がセット状態に置かれた後にデータを記憶するよう構成されたラッチ２５０である。出力回路２６０は出力ストローブパルスＰＮＴｏ１に応動して記憶データを出力ＤＱに結合する。リセット回路２７０は出力ストローブパルスの立ち下がりエッジに応動して、ｐＭＯＳトランジスタ２４０を介して記憶回路２１０をプリチャージする。
【００１８】
より詳細には、図示の例では低電圧ドライバ２００であるインバータは、図示のように配置された一対のｎチャネルＭＯＳトランジスタ２０１，２０２を有する。より詳細には、トランジスタ２０１は低しきい値ｎチャネルＭＯＳＦＥＴであり、そのソースが＋１ボルトの電源に接続され、ゲートはインバータ２０５を介して、ライン２０３に供給される論理入力信号に接続され、ドレインはｎチャネルＭＯＳＦＥＴ２０２のソースに接続されている。ｎチャネルＭＯＳＦＥＴ２０２も低しきい値トランジスタである。ＭＯＳＦＥＴ２０２のゲートもライン２０３に接続され、ドレインは図示の例ではアースである基準電位に接続される。ライン２０３に供給される論理入力信号は、アース（すなわち論理０、ここでは“低レベル”）と＋２．１ボルト（すなわち論理１、ここでは高速論理動作のための“高レベル”）の間で変化する（他方、図３の低電圧バスドライバ２００内のＮＭＯＳ昇圧デバイス２０１は＋１ボルトの電源を使用する。これは、ＣＭＯＳ電圧バスドライバ１００と＋２．１ボルト電源を使用していた図１の通常のＰＭＯＳ昇圧デバイス１０１と異なる。）。トランジスタ２０１と２０２は図示の例では高速動作のための０．２ボルトという低いしきい値レベルを有する。従って、論理入力信号が論理０の場合、インバータ（すなわち読み取り書き込み（ＲＷＤ）バス）の出力が＋１ボルトになり、他方、入力論理信号が論理１の時、バスＲＷＤは０ボルトになる。低レベルＮＭＯＳトランジスタ２０１と２０２を使用することは重要な構成であり、ＲＷＤバス変化が０〜１ボルトというように小さいため可能となる。そうでなければ、ＮＭＯＳトランジスタのショートチャネル効果により、ソース（例えば２．１ボルト）からアース（０ボルト）への漏れ電流が常に生ずる可能性がある。
【００１９】
以下に記憶部２１０をより詳細に説明する。記憶部２１０は複数、ここでは３個の並列記憶ユニットないしレジスタ２１０1〜２１０3を有する。記憶レジスタ２１０1〜２１０3はそれぞれ同じ構造であり、例としてレジスタ２１０1が詳細に示されている。レジスタ２１０1〜２１０3にはそれぞれ、ラインＰＮＴｉ１，ＰＮＴｏ１；  ＰＮＴｉ２，ＰＮＴｏ２；  及びＰＮＴｉ３，ＰＮＴｏ３上の一対のストローブパルスが供給される。ラインＰＮＴｉ１，ＰＮＴｉ２，ＰＮＴｉ３はポインタ入力ラインと呼ばれる。ラインＰＮＴｏ１，ＰＮＴｏ２，ＰＮＴｏ３はポインタ出力ラインと呼ばれる。
【００２０】
レジスタ２１０1は第１トランジスタ２４０から構成された充電回路２５１を有する。第１トランジスタ２４０はここではｐチャネルＭＯＳＦＥＴであり、その第１ソース／ドレイン電極はここでは＋２．１ボルトの電源２４９に結合されるよう構成され、第２のソース／ドレイン電極はノードＦＩＦＯに接続される。充電回路２５１は＋２．１ボルトの電源２４９をノードＦＩＦＯに結合し、初期電荷をノードＦＩＦＯに置く。ＦＩＦＯレジスタ２１０は従って、ＲＷＤ上の低電圧入力変化（すなわち０から１ボルト）をノードＦＩＦＯにおけるＣＭＯＳ電圧レベル変化（すなわち０から２．１ボルト）に変換できる。
【００２１】
データ転送回路２５９は第２トランジスタ２３０を有し、該トランジスタのゲートは入力ストローブパルスＰＮＴｉ１に結合するよう構成され、第１ソース／ドレイン電極はノードＦＩＦＯに接続され、第２ソース／ドレイン電極はバスＲＷＤ上の入力データ、並びに入力ストローブパルスＰＮＴｉ１に応動して、バスＲＷＤ上の低電圧変化（０〜１ボルト）入力データをノードＦＩＦＯに転送する。ノードＦＩＦＯは、ノードＦＩＦＯからラインＤＱへの以前のデータ出力動作の直後にイネーブルされた高電圧レベルでプリチャージされる。ノードＦＩＦＯにおける電荷又はその不在により表された論理状態は、入力ストローブＰＮＴｉ１に応動して、ノードＦＩＦＯの充電の後、ラッチ２５０に記憶ないしラッチされる。従って、ラッチ２５０はノードＦＩＦＯのデータ（すなわち論理状態）を記憶する。
【００２２】
より詳細には、データ転送回路２５９は、第２トランジスタ２３０の他に、第３のトランジスタ２２０を有する。トランジスタ２３０はｎチャネルＭＯＳＦＥＴであり、高いしきいレベル、ここでは０．６ボルトを有する。トランジスタ２２０もまたｎチャネルＭＯＳＦＥＴであり、低いしきいレベル、図示の例では０．２ボルトを有する。トランジスタ２２０のゲートはＲＷＤバスに接続され、ソース／ドレイン電極の一方は基準電位すなわちアースに接続され、外側のソース／ドレイン電極はトランジスタ２３０のソース／ドレインの１つに接続されている。トランジスタ２３０のゲートは上記の如く、入力ストローブパルスＰＮＴｉ１に接続される。トランジスタ２３０の高いしきいレベルは、ノードＦＩＦＯからアースへの漏れ電流を防止するために使用される。トランジスタ２２０の低いしきいレベルはバスＲＷＤ上の０〜１ボルトの変化との対応を図るためである。このように、バスＲＷＤ上とラインＰＮＴｉ１、ＰＮＴｏ１には異なる電圧変化が存在する。すなわち、前者は０〜１ボルトの変化であり、後者は０〜２．１ボルトの変化である。
【００２３】
リセット回路２７０はプリチャージＰＭＯＳトランジスタ２４０を制御することによりノードＦＩＦＯを初期化する。ノードＦＩＦＯはラッチ回路２５０によりラッチされる。出力ストローブパルスＰＮＴｏ１はリセット回路２７０（すなわち立ち下がりエッジ検出器）と、出力回路２６０の両方に結合されている。出力ストローブパルスＰＮＴｏ１が“高レベル”（すなわち論理１）になると、出力回路２６０すなわちゲート制御インバータがイネーブルされる。インバータ２６０がイネーブルされることにより、ノードＦＩＦＯの反転論理状態が出力ラインＤＱに駆動される。出力回路２６０は、ストローブパルスＰＮＴｏ１が“低レベル”（すなわち論理０）になるまで、出力ラインＤＱを駆動する。
【００２４】
リセット回路２７０、図示の例では立ち下がりエッジ検出器は、出力ストローブパルスＰＮＴｏ１の立ち下がりエッジに応動して論理“低レベル”（すなわち論理０）を出力する。立ち下がりエッジ検出回路２７０はＯＲゲート３００と奇数個の直列接続されたインバータ３０２を有する。ＯＲゲート３００の一方の入力にはインバータ２７２の出力が入力される。３個のインバータ３０２は、出力ストローブパルスＰＮＴｏ１に遅延を与えて、図４Ａ−Ｇ、特に図４Ｇを参照して説明するような小さなパルスを発生するよう選択される。パルス（図４Ｇ）の幅はノードＦＩＦＯを十分にプリチャージできるよう調節され、典型的には約２ナノセコンドである。このようにして、ＯＲゲート３００は出力ストローブパルスＰＮＴｏ１の立ち下がりエッジに応動して論理０から論理１へと変化する。ＯＲゲート３００の出力はトランジスタ２４０のゲートに供給される。従って、以下に説明するように、トランジスタ２４０は出力ストローブパルスＰＮＴｏ１の立ち下がりエッジに応動してターンオンされ、電圧源２４９をノードＦＩＦＯに結合することにより、ラッチ２５０に記憶されたデータがラインＤＱに送られた後、ノードＦＩＦＯに電荷を供給（すなわち再初期化又はリセット）する。
【００２５】
より詳細には、リセット回路２７０は出力ストローブパルスＰＮＴｏ１に応動してノードＦＩＦＯを充電（すなわちリセット、又は再初期化）する。リセット回路２７０は、ノードＦＩＦＯ上のラッチデータが上記のように出力ストローブパルスＰＮＴｏ１により出力ＤＱに転送された直後にイネーブルされる。より詳細には、リセット回路２７０は出力ストローブパルスＰＮＴｏ１の立ち上がりエッジに応動して、ノードＦＩＦＯのラッチデータの出力ＤＱへの結合を開始し、出力ストローブパルスＰＮＴｏ１の立ち下がりエッジに応動して電荷をノードＦＩＦＯに結合（すなわちリセットないし再チャージ）する。バスＲＷＤ上の低電圧シグナリング（すなわち０から１ボルト）は、この自己リセット式ＦＩＦＯ２１０により、より高い変化（すなわち０から＋２．１ボルト）に変換される。
【００２６】
図４Ａから４Ｇには、記憶部２１０の動作を説明するための例が示されている。ノードＦＩＦＯは当初、図４Ｃに示すように、＋２．１ボルト電源２４９からＰＭＯＳトランジスタ２４０を介して該ノードＦＩＦＯに送られる電荷により充電されていると想定する。ＰＮＴｏ１の“高レベル”から“低レベル”への移行が検出されない限り、当初、リセット回路２７０の出力は図４Ｇに示すように高レベルである（すなわち論理１）である。先行のサイクルが終了すると、ノードＦＩＦＯはプリチャージされ高レベルすなわち＋２．１ボルトにラッチされる。この例で、時間ｔ1においてラインＲＷＤの状態が、図４Ａに示すように、１ボルト又は論理１であると仮定する。さらに時間ｔ1において、図４Ｂに示すように入力ストローブパルスＰＮＴｉ１が供給される。従って、トランジスタ２３０と２２０が導通し、ノードＦＩＦＯを“低レベル”（すなわちアース）に駆動する。これは図４Ｃにおいて矢印５００により示されている。この例で、図４Ｄに示すように出力ストローブパルスＰＮＴｏ１が時間ｔ2において生ずると仮定する。そのような出力ストローブパルスＰＮＴｏ１に応動して、出力ラインＤＱにはラッチ２５０の出力、すなわちラッチ２５０によりノードＦＩＦＯ内に記憶された反転論理状態（すなわち“高レベル”又は論理１）が供給される。これは、図４Ｅに示されている。図４Ｄと４Ｅの矢印５０２により示すように、ラッチデータは出力ストローブパルスＰＮＴｏ１の立ち上がりエッジに応動してラインＤＱに送られる。
【００２７】
図４Ｄにおいて、出力ストローブパルスＰＮＴｏ１の時間履歴が示されている（すなわち、出力ストローブパルスＰＮＴｏ１もまた、図３のＯＲゲート３００の２つの入力のうちの１つである）。３個のインバータ３０２（図３）の出力、すなわちＯＲゲート３００に対する第２入力が図４Ｆに示されている。ＯＲゲート３００の出力（すなわち、リセット、又は立ち下がりエッジ検出器２７０の出力）が図４Ｇに示されている。出力ストローブパルスＰＮＴｏ１の立ち下がりエッジ５０４に応動して、立ち下がりエッジ検出器２７０は、出力ストローブパルスＰＮＴｏ１の立ち下がりエッジ５０４に応動して時間ｔ3において論理１状態（すなわち高レベル）になるパルスである。立ち下がりエッジ検出回路２７０（図４Ｇ）の出力するパルスは記憶部２１０をリセットする。つまり、出力ストローブパルスＰＮＴｏ１の立ち下がりエッジ５０４に応動して、立ち下がりエッジ検出回路２７０はトランジスタ２４０を“オン”し、それによって＋２．１ボルト電源２４９をノードＦＩＦＯに接続し、次のＰＮＴｏ１サイクルのために初期電荷をノードＦＩＦＯ上に置く。パルスはすぐに中断されるが、生じたノードＦＩＦＯはラッチ２５０により２．１ボルトを維持する。
【００２８】
バスＲＷＤ上の論理状態が“低レベル”すなわち論理０の場合を考慮する。これは、例えば、入力ストローブパルスＰＮＴｉ１が高レベルとなる時間ｔ4である。バスＲＷＤ上の信号は時間ｔ3において“低レベル”であるため、電荷は図４Ｃに示すように、ノードＦＩＦＯ上に残る。時間ｔ5（図４Ｄ）における出力ストローブパルスＰＮＴｏ１の立ち上がりエッジ５０１′に応動して、ラッチ２５０に記憶された論理１は、時間ｔ5において図４Ｄと４Ｅの矢印５０２′に示すように反転されてラインＤＱに送られる。出力ストローブパルスＰＮＴｏ１（図４Ｄ）の立ち下がりエッジ５０４′に応動して、ノードＦＩＦＯ上の電荷は残るか、又は、減衰していれば、立ち下がりエッジ検出２７０の出力が時間ｔ6において“高レベル”（図４Ｇ）になりトランジスタ２４０をオンにする時（図３）、回復（すなわち再チャージ）される。
【００２９】
通常の動作の前に、ノードＦＩＦＯを初期化するために、論理０（すなわち“低レベル”）パルスをｐチャネルＭＯＳＦＥＴ４００（すなわちラインＳＴＡＲＴ  ＵＰ）のゲートに印加して、トランジスタ４００を一定時間オンし、ノードＦＩＦＯを電源２４９を介して充電する。
【００３０】
上記以外のその他の実施例も可能である。例えば、前述の自己リセット動作はＦＩＦＯ回路以外の回路にも適用可能である。従って、自己リセット動作はその他のチップ、装置、又はソフトウェアに対しても適用可能である。
【図面の簡単な説明】
【図１】公知技術における、ＣＭＯＳバスドライバとＣＭＯＳ  ＦＩＦＯレジスタを有した低電圧シグナリングアーキテクチャのブロック図である。
【図２】図１のアーキテクチャを理解するために有用なタイミング図である。
【図３】本発明による、ＮＭＯＳバスドライバとダイナミック論理ＦＩＦＯレジスタを有したアーキテクチャのブロック図である。
【図４】図３のアーキテクチャの動作を理解するために有用なタイミング図である。
【符号の説明】
２０  低電圧シグナリングアーキテクチャ
２００  ドライバ
２０１，２０２  ｐチャネルＭＯＳＦＥＴ
２１０  記憶部
２３０  第２トランジスタ
２４０  第１トランジスタ
２４９  電圧源
２５０  ラッチ
２５１  充電回路
２６０  出力回路
２７０  リセット回路
３００  ＯＲゲート
５０１  立ち上がりエッジ
５０４  立ち下がりエッジ
【図１】
0004386523.tif 000002
【図２】
0004386523.tif 000003
【図３】
0004386523.tif 000004
【図４】
0004386523.tif 000005