(57)【特許請求の範囲】
【請求項１】
基板上に歪ＳｉＧｅ層を形成する工程と、
前記歪ＳｉＧｅ層上にＳｉキャップ層を形成する工程と、
前記Ｓｉキャップ層を通して前記歪ＳｉＧｅ層に酸素イオンを注入することにより前記歪ＳｉＧｅ層内部に酸素を導入する酸素導入工程と、
前記酸素導入工程後、熱処理により、酸素導入部分に酸化層を形成し、前記酸化層よりも上に位置する前記歪ＳｉＧｅ層を格子緩和させて格子緩和ＳｉＧｅ層を形成し、さらに前記Ｓｉキャップ層を表面から酸化する熱処理工程と、
この熱処理工程によって酸化された表面を含む前記Ｓｉキャップ層を除去する工程と、
前記格子緩和ＳｉＧｅ層上に歪Ｓｉ層を成長させる工程とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
基板上に歪ＳｉＧｅ層を形成する工程と、
前記歪ＳｉＧｅ層に酸素イオンを注入することにより前記歪ＳｉＧｅ層内部に酸素を導入する酸素導入工程と、
前記酸素導入工程後、熱処理により、酸素導入部分に酸化層を形成し、さらに前記酸化層よりも上に位置する歪ＳｉＧｅ層を格子緩和させて格子緩和ＳｉＧｅ層を形成する熱処理工程と、
前記格子緩和ＳｉＧｅ層上にＳｉＧｅ層を成長させてＳｉＧｅ成長層を形成する工程と、
前記ＳｉＧｅ成長層上に歪Ｓｉ層を成長させる工程とを具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記格子緩和ＳｉＧｅ層上に歪Ｓｉ層を成長させる工程では、前記格子緩和ＳｉＧｅ層の表面をエッチングし、その後に前記歪Ｓｉ層を成長させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記熱処理工程により形成された酸化層は、前記歪ＳｉＧｅ層を前記酸化層の上側に位置する歪ＳｉＧｅと、前記酸化層の下側に位置する歪ＳｉＧｅ層とに分離するものであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記酸素導入工程では、前記歪ＳｉＧｅ層に前記歪ＳｉＧｅ層の層厚より打ち込み飛程が浅くなる条件で酸素イオンを注入することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記基板上にＳｉＧｅからなるバッファ層を形成する工程をさらに具備し、前記バッファ層上に前記歪ＳｉＧｅ層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記格子緩和ＳｉＧｅ層上に歪Ｓｉ層を成長させる工程は、
前記格子緩和ＳｉＧｅ層の表面をエッチングし、エッチングされた格子緩和ＳｉＧｅ層の表面をＨＦ処理により水素終端させる水素終端工程と、
水素終端された格子緩和ＳｉＧｅ層表面上に歪Ｓｉ層を成長させる工程とを有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記水素終端工程後、前記歪Ｓｉ層の成長工程前に、前記格子緩和ＳｉＧｅ層の表面の水素を熱処理によって除去する工程をさらに有し、こうして水素除去された格子緩和ＳｉＧｅ層の表面上に前記歪Ｓｉ層を成長させることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記格子緩和ＳｉＧｅ層上に歪Ｓｉ層を成長させる工程は、
前記格子緩和ＳｉＧｅ層の表面に新たな酸化層を保護層として形成する酸化工程と、
前記基板を真空下で熱処理することにより、前記保護層を除去する保護層除去工程と、
前記保護層が除去された格子緩和ＳｉＧｅ層表面上に歪Ｓｉ層を成長させる工程とを有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記酸化工程前に、前記格子緩和ＳｉＧｅ層の表面の一部を除去する格子緩和ＳｉＧｅ層除去工程をさらに有し、この格子緩和ＳｉＧｅ層除去工程後に前記酸化工程を行うことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記保護層除去工程後、前記歪Ｓｉ層の成長工程の前に、前記保護層が除去された格子緩和ＳｉＧｅ層の表面上に新たな格子緩和ＳｉＧｅ層を成長させる工程をさらに有し、この新たな格子緩和ＳｉＧｅ層の表面上に歪Ｓｉ層を成長させることを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は歪Ｓｉ層を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
シリコン結晶を用いたさまざまな半導体素子は広く一般に使われている。この半導体素子を高性能化するためには、シリコン結晶中を走行する電子の走行速度（移動度）を高めることが有効な手段の一つである。
【０００３】
しかしながらシリコン結晶中を走行する電子の移動度は、上限値がシリコン結晶の物性により決まるものであり、半導体素子の構造を工夫しても、移動度の上限値を越えることはできない。しかし近年、本来のシリコン結晶に歪みを加えた歪シリコン結晶中では電子の移動度が高められることが報告されている。
【０００４】
シリコン結晶に歪みを加える手段として、シリコン結晶とはわずかに格子定数が異なる下地結晶を用意し、その下地結晶上に臨界膜厚（結晶が格子緩和する層厚）より薄いシリコン層を薄膜成長技術により成長する方法が一般にとられている。具体的には下地結晶としてＧｅ組成が２０％程度のＳｉＧｅ混晶層（この場合ＳｉＧｅ結晶の格子定数はＳｉ結晶の格子定数より約０．８％大きい）を用意し、このＳｉＧｅ結晶層上に臨界層厚１００ｎｍ以下のシリコン層を薄膜成長することにより歪Ｓｉ層を得る。
【０００５】
しかしながら工業的に量産され、安価で品質の優れたＳｉＧｅ結晶基板を入手することは困難であるため、通常はシリコンウエファーを基板に用い、この上にＳｉＧｅ層を格子緩和する厚さ（臨界膜厚）以上気相成長させることにより、格子緩和したＳｉＧｅ下地層を得ている。
【０００６】
しかしながら、この方法では、Ｓｉ基板上に直接Ｇｅ組成が２０％のＳｉＧｅ層を成長するために、ＳｉＧｅ層が格子緩和する際に発生する転位等の欠陥が多く生じ、その上に成長する歪シリコン層にこの欠陥を核にして転位が貫通するという問題がある。
【０００７】
そこで格子緩和する際にＳｉＧｅ層に欠陥を発生させないために、バッファ層をシリコン基板上に形成し、この上に格子緩和ＳｉＧｅ層を形成する方法がある。このバッファ層としては、通常格子緩和ＳｉＧｅ層と同じ組成（同じ格子定数）の十分に厚いＳｉＧｅ層或いはＳｉ結晶層に少しずつＧｅ原子を混入させ、Ｇｅの組成を徐々に増加させていく傾斜組成バッファ層が用いられている。このようにＧｅ組成を徐々に増加させて所望のＳｉＧｅ層を得ているので、下地層との格子定数との差が急激に変化せず良好な格子緩和ＳｉＧｅ層を得ることが可能となる。
【０００８】
しかしながらこのようなバッファ層と格子緩和ＳｉＧｅ層を合わせると非常に厚い層となり、その後の素子作製に対して障害となる。例えば素子を集積化する場合、各微細素子を分離する必要が生ずるが、厚さ１μｍ以上のＳｉＧｅ層は厚すぎて、各素子を分離できない。また接合容量を低減することが期待されるＳＯＩ（ＳＩＬＩＣＯＮ  ＯＮ  ＩＮＳＵＬＡＴＯＲ）技術では、埋め込み酸化膜上に厚さ１μｍ以上のＳｉＧｅ層（バッファ層と合わせて）は厚すぎて、素子の接合容量を増大させる問題がある。
【０００９】
【発明が解決しようとする課題】
上述したように、従来は、バッファ層と合わせて格子緩和ＳｉＧｅ層は厚く形成しなければ良質な歪Ｓｉ層を得ることができず、素子分離できないばかりか、素子の結合容量を増大させる問題がある。
【００１０】
本発明は、上記問題を解決するためになされたものであり、酸化層上に薄くて且つ良好な格子緩和ＳｉＧｅ層を形成し、この格子緩和ＳｉＧｅ層上に良質な歪Ｓｉ層を形成する半導体装置の製造方法を提供することを目的とする。
【００１１】
また、格子緩和ＳｉＧｅ層上に、良質な歪Ｓｉ層を再成長することが可能な半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、第１の発明は、基板上に歪ＳｉＧｅ層を形成する工程と、前記歪ＳｉＧｅ層上にＳｉキャップ層を形成する工程と、前記Ｓｉキャップ層を通して前記歪ＳｉＧｅ層に酸素イオンを注入することにより前記歪ＳｉＧｅ層内部に酸素を導入する酸素導入工程と、前記酸素導入工程後、熱処理により、酸素導入部分に酸化層を形成し、前記酸化層よりも上に位置する前記歪ＳｉＧｅ層を格子緩和させて格子緩和ＳｉＧｅ層を形成し、さらに、前記Ｓｉキャップ層を表面から酸化する熱処理工程と、この熱処理工程によって酸化された表面を含む前記Ｓｉキャップ層を除去する工程と、前記格子緩和ＳｉＧｅ層上に歪Ｓｉ層を成長させる工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００１５】
また、前記格子緩和ＳｉＧｅ層表面をエッチングするエッチング工程をさらに具備し、前記エッチング工程後に、前記歪Ｓｉ層を成長させることが好ましい。
【００１６】
また、前記格子緩和ＳｉＧｅ層表面をＨＦ処理により水素終端する水素終端工程をさらに具備し、前記水素終端工程後に、前記歪Ｓｉ層を成長させることが好ましい。
【００１７】
また、前記水素終端工程後に、前記水素終端された前記格子緩和ＳｉＧｅ層表面の水素を除去することが好ましい。
【００１８】
また、前記格子緩和ＳｉＧｅ層表面に別の酸化層を形成する酸化工程と、前記酸化工程後に、真空下で熱処理することにより、前記別の酸化層を除去する酸化層除去工程とをさらに具備し、前記酸化層除去工程後に、前記歪Ｓｉ層を成長させることが好ましい。
【００１９】
また、前記基板上にＳｉＧｅからなるバッファ層を形成する工程をさらに具備し、前記バッファ層上に前記歪ＳｉＧｅ層を形成することが好ましい。
【００２０】
また、前記基板がＳｉ基板であることが好ましい。
【００２１】
また、前記基板がシリコン・オン・インシュレータ基板であることが好ましい。
【００２２】
また、前記熱処理工程により形成された酸化層は、前記歪ＳｉＧｅ層を前記酸化層の上側に位置する歪ＳｉＧｅと、前記酸化層の下側に位置する歪ＳｉＧｅ層とに分離するものであることが好ましい。
【００２３】
また、前記酸素導入工程は、前記歪ＳｉＧｅ層に前記歪ＳｉＧｅ層の層厚より打ち込み飛程が浅くなる条件で酸素イオンを注入することが好ましい。
【００２４】
第１の発明は、歪ＳｉＧｅ層中に酸素を導入し、熱処理によってＳｉＧｅ層中に酸化層を形成する。この酸化層によって、前記歪ＳｉＧｅ層は、格子緩和されたＳｉＧｅ層の上層、ＳｉＧｅ層の下層に分離されることになる。分離されたＳｉＧｅ上層は、酸素の打ち込み飛程を調整することで、薄くなるように設定でき熱処理によって、酸化膜が形成されるとき、ＳｉＧｅ上層の歪はこの酸化層に吸収されることによって、転位等の欠陥が導入されず、薄くて良好な格子緩和ＳｉＧｅを形成できる。
【００２５】
また、前記格子緩和ＳｉＧｅ層の表面をエッチングし、エッチングされた格子緩和ＳｉＧｅ層の表面をＨＦ処理により水素終端させる水素終端工程と、水素終端された格子緩和ＳｉＧｅ層表面上に歪Ｓｉ層を成長させる工程とを有することが好ましい。
【００２７】
このとき、前記水素終端工程後、前記歪Ｓｉ層の成長工程前に、前記格子緩和ＳｉＧｅ層の表面の水素を熱処理によって除去する工程をさらに有し、こうして水素除去された格子緩和ＳｉＧｅ層の表面上に、前記歪Ｓｉ層を成長させることが好ましい。
【００２８】
また、前記格子緩和ＳｉＧｅ層上にＳｉＧｅ層を成長させる工程をさらに具備し、前記ＳｉＧｅ成長層上に、前記歪Ｓｉ層を成長させることが好ましい。
【００２９】
このように、格子緩和ＳｉＧｅ層の表面をＨＦ処理によって、水素終端させ、表面を保護し、歪Ｓｉ層を再成長させる前に、同一チャンバー内で、水素を除去して歪Ｓｉを再成長させることによって、良好な歪Ｓｉ層を形成できる。
【００３０】
また、前記格子緩和ＳｉＧｅ層の表面に別の酸化層を保護層として形成する酸化工程と、前記基板を真空下で熱処理することにより、前記保護層を除去する保護層除去工程と、前記保護層が除去された格子緩和ＳｉＧｅ層表面上に歪Ｓｉ層を成長させる工程とを有することが好ましい。
【００３１】
このとき、前記酸化工程前に、前記格子緩和ＳｉＧｅ層の表面の一部を除去する格子緩和ＳｉＧｅ層除去工程をさらに有し、この格子緩和ＳｉＧｅ層除去工程後に前記酸化工程を行うことが好ましい。
【００３２】
また、前記保護層除去工程後、前記歪Ｓｉ層の成長工程の前に、前記保護層が除去された格子緩和ＳｉＧｅ層の表面上に新たな格子緩和ＳｉＧｅ層を成長させる工程をさらに有し、この新たな格子緩和ＳｉＧｅ層の表面上に歪Ｓｉ層を成長させることが好ましい。
【００３３】
このように、格子緩和ＳｉＧｅ層の表面を保護層たる別の酸化層によって保護し、歪Ｓｉ層を再成長させる前に、同一チャンバー内真空下の熱処理により、保護層を除去した後に歪Ｓｉを再成長させることによって、良好な歪Ｓｉ層を形成できる。
【００３４】
第２の発明は、基板上に歪ＳｉＧｅ層を形成する工程と、前記歪ＳｉＧｅ層に酸素イオンを注入することにより前記歪ＳｉＧｅ層内部に酸素を導入する酸素導入工程と、前記酸素導入工程後、熱処理により、酸素導入部分に酸化層を形成し、さらに前記酸化層よりも上に位置する歪ＳｉＧｅ層を格子緩和させて格子緩和ＳｉＧｅ層を形成する熱処理工程と、前記格子緩和ＳｉＧｅ層上にＳｉＧｅ層を成長させてＳｉＧｅ成長層を形成する工程と、前記ＳｉＧｅ成長層上に歪Ｓｉ層を成長させる工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００３６】
【発明の実施の形態】
以下に本発明の好ましい実施形態を、図面を用いて詳細に説明する。
【００３７】
（実施形態１）
図１に示すように、ｐ型Ｓｉ基板１１上に超高真空ＣＶＤ（化学的気相成長）装置にてＳｉ１−ＸＧｅＸ傾斜組成層１２を成長させる。このｐ型Ｓｉ基板１１は、比抵抗が４．５Ωｃｍから６Ωｃｍ、主面は（１００）面を持つ。また、Ｓｉ１−ＸＧｅＸ傾斜組成層１２は、成長の始めから終わりまで、Ｇｅ組成比Ｘを０から０．２まで徐々に増やし、層厚を１８００ｎｍとする。このＳｉ１−ＸＧｅＸ傾斜組成層１２はバッファ層として作用する。
【００３８】
Ｓｉ１−ＸＧｅＸ層１２の原料ガスはＳｉ２Ｈ６およびＧｅＨ４として、ドーパントは添加していない。成膜条件は基板温度６５０℃、Ｓｉ２Ｈ６原料ガス分圧を３０ｍＰａとし、ＧｅＨ４原料ガス分圧を徐々に６０ｍＰａまで増加することにより、傾斜組成を形成した。ＧｅＨ４原料ガス分圧は、流量メータの設定を徐々に増加させることによって増加できる。このとき層厚２００ｎｍずつＧｅ組成比Ｘを２％から１８％までステップ幅２％ごと異なるＳｉ１−ｘＧｅｘ層を積層することで、近似的に層厚１８００ｎｍのＳｉ１−ｘＧｅｘ傾斜組成層１２を作成することもできる。
【００３９】
次に、超高真空ＣＶＤ装置にて、Ｓｉ１−ＸＧｅＸ（Ｘ：０→０．２）傾斜組成層１２上に連続して歪Ｓｉ１−ＸＧｅＸ層１３を成長させる。歪Ｓｉ１−ＸＧｅＸ層１３は、成長の始めから終わりまで、Ｇｅ組成比Ｘを０．２で固定し、層厚を１０００ｎｍとする。このとき歪Ｓｉ０．８Ｇｅ０．２層１３はその層厚及び下層のＳｉ１−ｘＧｅｘ（Ｘ：０→０．２）傾斜組成層１２の層厚により、一部歪んでいるが一部緩和している場合もある。またＳｉ１−ＸＧｅＸ（Ｘ：０→０．２）傾斜組成層１２はバッファ層として作用し、歪Ｓｉ０．８Ｇｅ０．２層１３に貫通転位が発生するのを抑制できる。
【００４０】
歪Ｓｉ０．８Ｇｅ０．２層１３の原料ガスはＳｉ２Ｈ６およびＧｅＨ４として、ドーパントは添加していない。成膜条件は基板温度６５０℃、Ｓｉ２Ｈ６原料ガス分圧を３０ｍＰａ、ＧｅＨ４原料ガス分圧を６０ｍＰａとする。
【００４１】
次に、超高真空ＣＶＤ装置にて、歪Ｓｉ０．８Ｇｅ０．２層１３上に連続してＳｉキャップ層１４を層厚３０ｎｍ成長させる。
【００４２】
Ｓｉキャップ層１４の原料ガスはＳｉ２Ｈ６として、ドーパントは添加していない。成膜条件は基板温度６５０℃、Ｓｉ２Ｈ６原料ガス分圧を３０ｍＰａとする。
【００４３】
次に、図２に示すように、基板を超高真空ＣＶＤ装置からイオン注入装置に移して、酸素イオン注入をする。このとき歪Ｓｉ０．８Ｇｅ０．２層１３中に、酸素イオンが留まるように、歪Ｓｉ０．８Ｇｅ０．２層１３の層厚（１μｍ）より、打ち込み飛程が浅くなる条件で酸素イオンを注入する。このときの加速エネルギーは１８０ｋｅＶ、注入ドーズ量は４×１０１７ｃｍ−２とする。このエネルギーでは打ち込み飛程が４００ｎｍとなるが、±１００ｎｍの揺らぎも生じる。
【００４４】
打ち込みエネルギーを変えることにより埋め込み酸化層が形成される深さを調整することが可能となる。例えば打ち込みエネルギーを高くすれば、打ち込み飛程が大きくなり、より深い位置に埋め込み酸化層が形成される。一方打ち込みエネルギーを低くすれば、打ち込み飛程を小さくできる。しかし打ち込み飛程を小さくする場合、揺らぎの大きさはさほど小さくならないため、打ち込みエネルギーを低くしすぎると、打ち込まれた酸素の分布は打ち込み飛程を中心に、基板表面にまで広がってしまうことになるので、注意が必要である。具体的には打ち込みエネルギーとして２５ｋｅＶ以上が望ましい。
【００４５】
また、歪Ｓｉ０．８Ｇｅ０．２層１３の表面から１５０ｎｍ以上６００ｎｍ以下程度が好ましい。
【００４６】
次に、図３に示すように、基板をイオン注入装置から取り出し、１３５０℃、４時間の熱処理を行う。この熱処理工程により、表面から４００ｎｍの深さを中心に厚さ１００ｎｍの埋め込み酸化層１５が形成される。この埋め込み酸化層１５によって歪Ｓｉ０．８Ｇｅ０．２層１３は、Ｓｉ１−ＸＧｅＸ下層１３ａ及びＳｉ１−ＸＧｅＸ上層１３ｂに分離する。またこの熱処理工程によって、Ｓｉ１−ＸＧｅＸ上層１３ｂは格子緩和する。
【００４７】
この熱処理工程では温度設定が最も重要となる。Ｓｉ層と比べてＳｉＧｅ層に酸素イオン注入し熱処理にて格子緩和させる場合は、熱負荷に対して凹凸の発生等、表面劣化を引き起こすため、温度を低めに設定することが望ましい。例えば１２００℃から１３５０℃の温度が好ましい。
【００４８】
また、この熱処理中に、Ｓｉキャップ層１４の結晶表面が薄い酸化層１８と変化することにより、Ｓｉ０．８Ｇｅ０．２層１３の表面状態を良好に保持することが可能となる。このため熱処理雰囲気中に微量の酸素ガスを添加する方法が有効である。
【００４９】
例えば、熱処理雰囲気としてアルゴンガス等の不活性ガス中に０．５％程度の酸素ガスを導入することにより、Ｓｉキャップ層１４の表面を薄く酸化させながら熱処理を行うことができる。ここで、不活性ガスの種類はアルゴンの他に希ガスや、窒素などでもよい。
【００５０】
また、このときＳｉキャップ層１４の層厚を３０ｎｍとしたが、表面酸化層１８の層厚が３０ｎｍより薄く形成される条件とし、Ｓｉキャップ層14を残しても良い。Ｓｉキャップ層１４の酸化されない残りのＳｉ層には、下層のＳｉ０．８Ｇｅ０．２層１３からＧｅが拡散してＳｉＧｅ層となり、またこのＳｉＧｅ層は格子緩和されるので問題はない。
【００５１】
また、Ｓｉキャップ層１４を形成せずに、この熱処理を施す場合でもＳｉ０．８Ｇｅ０．２層１３の表面状態を良好に保持するためには極微量の酸素ガスを含む雰囲気により、表面を極わずかに酸化させる方が良い。これらの酸化層は後の工程でエッチング除去される。
【００５２】
この熱処理工程において形成された埋め込み酸化層１５中にはＧｅ元素はほとんど存在せず、Ｓｉ１−ＸＧｅＸ下層１３ａおよびＳｉ１−ＸＧｅＸ上層１３ｂに拡散する。したがって埋め込み酸化層１５はＳｉＯｘとなる。
【００５３】
一方この熱処理工程において、Ｓｉ１−ＸＧｅＸ下層１３ａはＧｅがＳｉ１−ＸＧｅＸ（Ｘ：０→０．２）バッファ層１２に拡散してＧｅ組成Ｘは０．２よりも若干低下している。
【００５４】
また、埋め込み酸化層１５上のＳｉ１−ｘＧｅｘ上層１３ｂが格子緩和する際、Ｓｉ１−ｘＧｅｘ下層１３ａに対してではなく、非晶質の埋め込み酸化層１５に歪のエネルギーを解放するため、新たな転位の発生を伴わずに薄い格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂを得ることができる。
【００５５】
次に、Ｓｉキャップ層１４の表面に形成されたシリコン酸化層１８を、弗酸あるいは弗化アンモニウムによりエッチング除去する。
【００５６】
次に、ＨＦ＋ＨＮＯ３系エッチャントで、Ｓｉキャップ層１４の酸化されなかったＳｉ層およびＳｉ１−ｘＧｅｘ上層１３ｂの表面をエッチングする。こうすることで格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂの良好な表面層を得ることができる。
【００５７】
このときのＨＦ＋ＨＮＯ３系エッチャントの組成は（ＨＦ：Ｈ２Ｏ：ＨＮＯ３）＝１：２０：５０であり、室温でのエッチングレートはＳｉに対して６００ｎｍ／分、Ｓｉ０．８Ｇｅ０．２に対しては１３００ｎｍ／分である。このとき弗酸および硝酸の濃度を薄くすることにより、エッチングレートをさらに遅くすることは可能である。例えば（ＨＦ：Ｈ２Ｏ：ＨＮＯ３）＝１：１００：５００ではＳｉ０．８Ｇｅ０．２に対しては７０ｎｍ／分である。
【００５８】
また、格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂの表面をエッチングする工程は必ずしも必要ではないが、埋め込み酸化層１５上に形成されるＳｉＧｅ層を薄膜化するためには好ましい。このエッチング工程によって、格子緩和Ｓｉ１−ＸＧｅＸ上層１３ｂの厚さを１００ｎｍ以下、理想的には５ｎｍないし１０ｎｍ程度にまで薄くする。
【００５９】
次に、エッチングされた格子緩和Ｓｉ１−ＸＧｅＸ上層１３ｂの表面を弗化水素（ＨＦ）溶液処理によって、水素終端させる。
【００６０】
ここで格子緩和Ｓｉ１−ＸＧｅＸ上層１３ｂの表面が、エッチング処理後に一旦大気中に晒されているので、格子緩和Ｓｉ１−ＸＧｅＸ上層１３ｂの表面は、この水素終端工程を行わないと、大気中の水分や酸素によって酸化され、また汚染されやすい。そこで酸化や汚染から守るために、格子緩和Ｓｉ１−ＸＧｅＸ上層１３ｂの表面を水素終端することによって保護層を形成しておく。こうすることで後の歪Ｓｉ層を再成長させる再に、格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂ上に良好な歪Ｓｉ層を形成できる。
【００６１】
次に、図４に示すように、基板を再び超高真空ＣＶＤ装置内に搬入し、一端熱処理により水素終端処理された格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂの表面水素および残留不純物を除去する。
【００６２】
次に、超高真空ＣＶＤ装置によって、格子緩和Ｓｉ１−ｘＧｅｘ上層１３上に格子緩和Ｓｉ０．８Ｇｅ０．２層１６を層厚１００ｎｍ再成長させる。格子緩和Ｓｉ０．８Ｇｅ０．２層１６の原料ガスはＳｉ２Ｈ６、ＧｅＨ４とする。成膜条件は、基板温度を６５０℃、Ｓｉ２Ｈ６原料ガス分圧を３０ｍＰａ、ＧｅＨ４原料ガス分圧を６０ｍＰａとする。
【００６３】
次に、超高真空ＣＶＤにより、格子緩和Ｓｉ０．８Ｇｅ０．２再成長層１６上に連続して歪Ｓｉ層１７を層厚２０ｎｍ再形成させる。歪Ｓｉ層１７の原料ガスはＳｉ２Ｈ６とする。成長条件は、基板温度を６５０℃、Ｓｉ２Ｈ６原料ガス分圧を３０ｍＰａとする。
【００６４】
このとき格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂ上に直接歪Ｓｉ層１７を形成せずに、Ｓｉ０．８Ｇｅ０．２層１６を新たにバッファ層として再成長させることで、より良好な結晶構造を有する歪Ｓｉ層１７を形成できる。もちろん格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂ上に直接歪Ｓｉ層１７を再成長させても良い。
【００６５】
この格子緩和Ｓｉ０．８Ｇｅ０．２バッファ層１６と格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂとあわせて、層厚を２００ｎｍ以下、理想的には１０ｎｍ以下に設定することが望ましい。
【００６６】
また、歪Ｓｉ層１７の層厚は３０ｎｍ以下、理想的には５ｎｍないし１０ｎｍが有用である。
【００６７】
このようにして埋め込み酸化層１５上に格子緩和した薄いＳｉ１−ｘＧｅｘ層１３ｂ、１６上に良好な歪Ｓｉ層１７を形成することができる。このようにして形成された歪Ｓｉ層では、歪がないＳｉ層と比較して電子移動度が約１．７６倍となる。素子を形成する際、各素子は埋め込み酸化層１５上に加工形成すればよく、素子分離加工も酸化層１５上で行えば良い。バッファ層１２は素子分離加工する必要がない。素子の加工例は実施形態４に示す。
【００６８】
図５に、本実施形態で説明した水素終端処理におけるＨＦ溶液の必要な最低濃度と処理面である格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂのＧｅ組成比Ｘとの関係を示す。ここでは格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂのＧｅ組成比Ｘを０％，１０％，２０％，３０％と異なる基板を用意して、弗化水素酸溶液中のＨＦ濃度を変化させて格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂの表面に水素終端処理をした実験結果を示す。
【００６９】
ここに示したＨＦ濃度は、望ましい最小の値であり、これより薄い濃度のＨＦ溶液を用いた場合は、水素終端処理が不十分で、格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂ表面上の酸素不純物の除去が十分にできずに、再成長後に界面に不純物を残存させたり、再成長層の結晶性が劣化したりという問題を引き起こす可能性がある。
【００７０】
この結果、水素終端処理におけるＨＦ濃度は濃くした方が好ましく、例えば格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂのＧｅ組成比Ｘが２０％のときにはＨＦ濃度１．５％以上の溶液が望ましいことが分かる。
【００７１】
また、水素終端された格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂの表面は４００℃から５００℃で水素脱離が始まるので、再成長温度を容易に調整できる。
【００７２】
しかし表面にわずかに残る酸素や炭素の不純物を除去するためには、４００℃から５００℃での水素脱離のみではなく、さらに８５０℃から９００℃程度の熱処理を施すことが好ましい。ただし、格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂの表面は高温の加熱処理に弱く長時間の高温熱処理を施すと、凹凸の発生等、表面の劣化を引き起こす問題が見られる。そこでＧｅ組成２０％の格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂの場合において表面の劣化を起こさない範囲で、酸素や炭素の不純物を除去するための熱処理条件として、例えば８５０℃で２０分以下、あるいは９００℃で５分以下が望ましい。
【００７３】
（実施形態２）
本実施形態では、実施形態１において格子緩和Ｓｉ１−ｘＧｅｘ層１３ｂ表面に保護層として水素終端処理を施した代わりに、格子緩和Ｓｉ１−ｘＧｅｘ層１３ｂ表面に保護層として酸化層を形成したものである。
【００７４】
したがって図１乃至図３までの工程は、実施形態１と同様であるので、説明を省略する。
【００７５】
実施形態１において説明した格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂの表面の一部をエッチング除去した後に、この格子緩和Ｓｉ１−ｘＧｅｘ層１３ｂ表面を酸化し酸化層（保護層）を形成する。このときの酸化層の厚さは３ｎｍ以下が望ましく、理想的には１．５ｎｍ程度がよい。この酸化工程は塩酸と過酸化水素混合液による酸薬液処理が有効である。例えば（塩酸：過酸化水素水：水）＝１：１：６程度の混合液を９０℃以上に加熱して用いると、良質な酸化層が形成できる。
【００７６】
次に、この基板を超高真空ＣＶＤ装置内に搬入し、真空下で熱処理により、保護層である酸化層を除去する。
【００７７】
酸化層除去のための熱処理条件は、８５０℃から９００℃が望ましい。この場合、酸化層を除去するための熱処理は水素終端した場合よりも熱負荷を大きくする必要があるが、具体的にはＧｅ組成２０％の格子緩和Ｓｉ１−ｘＧｅｘ層場合、８５０℃で３０分以下の熱処理が望ましい。
【００７８】
次に、図４に示すように、超高真空ＣＶＤ装置によって、酸化層が除去された格子緩和Ｓｉ１−ｘＧｅｘ上層１３表面上に格子緩和Ｓｉ０．８Ｇｅ０．２層１６を層厚１００ｎｍ再成長させる。格子緩和Ｓｉ０．８Ｇｅ０．２層１６の原料ガスはＳｉ２Ｈ６、ＧｅＨ４とする。成膜条件は、基板温度を６５０℃、Ｓｉ２Ｈ６原料ガス分圧を３０ｍＰａ、ＧｅＨ４原料ガス分圧を６０ｍＰａとする。
【００７９】
次に、超高真空ＣＶＤにより、格子緩和Ｓｉ０．８Ｇｅ０．２再成長層１６上に連続して歪Ｓｉ層１７を層厚２０ｎｍ再形成させる。歪Ｓｉ層１７の原料ガスはＳｉ２Ｈ６とする。成長条件は、基板温度を６５０℃、Ｓｉ２Ｈ６原料ガス分圧を３０ｍＰａとする。
【００８０】
このとき格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂ上に直接歪Ｓｉ層を形成せずに、Ｓｉ０．８Ｇｅ０．２層１６を新たにバッファ層として再成長させることで、より良好な結晶構造を有する歪Ｓｉ層１７を形成できる。もちろん格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂ上に直接歪Ｓｉ層１７を再成長させても良い。
【００８１】
この格子緩和Ｓｉ０．８Ｇｅ０．２バッファ層１６と格子緩和Ｓｉ１−ｘＧｅｘ上層１３ｂとあわせて、層厚を２００ｎｍ以下、理想的には１０ｎｍ以下に設定することが望ましい。
【００８２】
また、歪Ｓｉ層１７の厚さは３０ｎｍ以下、理想的には５ｎｍないし１０ｎｍが有用である。
【００８３】
このようにして埋め込み酸化層１５上に格子緩和した薄いＳｉ１−ｘＧｅｘ層１３ｂ、１６さらに歪Ｓｉ層１７を積層した構造の作成が可能となる。
【００８４】
（実施形態３）
図７は、本発明の実施形態３に示す半導体装置の製造方法の各工程を示す図である。本実施形態は本発明の第２の発明に係る実施形態である。
【００８５】
本実施形態は、ＳＯＩ（シリコン・オン・インシュレータ）基板を用い、ＳＯＩ層上に歪ＳｉＧｅ層をエピタキシャル成長させ、格子緩和ＳｉＧｅ層を形成する方法でである。
【００８６】
先ず、図７（ａ）にシリコン基板４１上に厚さ１００ｎｍのシリコン酸化層４２、厚さ２０ｎｍのシリコン単結晶層４３がこの順に形成されたＳＯＩ基板を用意する。
【００８７】
このようなＳＯＩ基板は工業的にも生産されており、入手は容易であるが、一般に安価に入手できるＳＯＩ基板はシリコン単結晶層４３の厚さが１００ｎｍ以上と厚いことが多い。その場合は通常の熱酸化炉においてシリコン単結晶層４３を酸化することによりＳＯＩ層（埋め込み酸化層４２上のＳｉ層）４３を薄層化できる。例えば初期ＳＯＩ層４３の厚さが１００ｎｍの場合およそ１６０ｎｍの酸化層を形成する条件で表面を熱酸化すれば、およそ２０ｎｍのＳＯＩ層４３が残る。このとき表面にできた熱酸化層は、エッチング等で剥離する。
【００８８】
次に、図７（ｂ）に示すように、このＳＯＩ基板上に層厚１００ｎｍのＳｉ０．８５Ｇｅ０．１５層４４（Ｇｅ組成１５％）を５００℃程度の低温で成長する場合について説明する。低温成長を実現するためには、実施形態１、２で説明した超高真空ＣＶＤ法のほかに、固体原料を用いるＭＢＥ（分子線エピタキシー）法も有効である。本実施形態では固体原料を用いるＭＢＥ法を用いて形成する方法について説明する。
【００８９】
固体原料を用いるＭＢＥ法では、Ｓｉソースに電子ビームをあてて加熱し、シリコンの蒸気を別の熱源（基板加熱ヒーター）で加熱された基板に供給する。また、同時にファーネスで加熱されたＧｅソースから蒸気を取り出し、ＳｉおよびＧｅの蒸気を同時に基板上に供することによりＳｉＧｅの混晶層を形成することができる。このときＳｉソースおよびＧｅソースの温度を制御することにより、両者の蒸気圧を調整し、所定のＧｅ組成を設計できる。
ＭＢＥ法によりＳＯＩ層４３上に、厚さ１００ｎｍのＳｉ０．８５Ｇｅ０．１５層４４（Ｇｅ組成１５％）を５００℃程度の低温で成長する。
【００９０】
このＳｉ０．８５Ｇｅ０．１５層４４の成長終了直後の段階ではＳｉ０．８５Ｇｅ０．１５層４４はＳｉ結晶層４３により引っ張り歪を有している。
【００９１】
次に、図７（ｃ）に示すように，この基板を大気中に取りだした後、熱処理炉に導入し１１００℃で１時間の高温アニール処理を施す。大気中に取り出すことによりＳｉ０．８５Ｇｅ０．１５層４４の表面にごく薄い酸化層４５ができ、熱処理時のＧｅ原子の析出や塊状化等を抑制することができる。この熱処理により埋め込み酸化層４２と下地ＳＯＩ層４３との間にすべり転位が発生し、Ｓｉ０．８５Ｇｅ０．１５層４４がほぼ格子緩和する。
【００９２】
それぞれの工程のあと、格子緩和ＳｉＧｅ層４４の表面にはＳｉ酸化層４５が形成されているので、ＨＦ処理によりこの表面酸化層を除去し、同時に格子緩和ＳｉＧｅ層４４の表面をＨＦ処理により水素終端させる。ＨＦ処理の条件は実施形態１と同様である。
【００９３】
次に、図７（ｄ）に示すように、この基板を再び薄膜成長装置に導入し、格子緩和したＳｉＧｅ層４６を再成長させ結晶性を整え、歪Ｓｉ層４７を最上層に成長する。このようにして歪Ｓｉ層４７／Ｓｉ１−ｘＧｅｘ層４６、４４／Ｓｉ層４３／Ｓｉ酸化層４２の積層構造が得られる。このようにして得られた構造では、熱処理温度が高い場合は、初期のＳＯＩ層中に、その後形成したＳｉＧｅ層４６中からＧｅ原子が拡散するため、Ｇｅ濃度は平均的に薄くなり、上記の例では１２．５％となる。
【００９４】
また本実施形態では熱処理後に水素終端処理を施し歪Ｓｉ層４７の成長を開始しているが、格子緩和ＳｉＧｅ層４４の一部表面をエッチング除去した後に水素終端処理を施し、歪Ｓｉ層４７を形成すれば極めて薄い格子緩和ＳｉＧｅ層４４を得ることも可能である。例えば上記の例で熱処理後に形成された層厚１２０ｎｍ、Ｇｅ組成１２．５％の緩和ＳｉＧｅ層４４を表面から９０ｎｍエッチングにより除去し、層厚３０ｎｍを残し、さらに層厚１５ｎｍの歪Ｓｉ層４７を再成長すればよい。
【００９５】
この方法においても、良質な格子緩和ＳｉＧｅ層４４を得るためには高温熱処理工程が必要となり、表面層は酸化される。また仮に表面保護用にＳｉキャップ層を用意していてもＳｉＧｅ層からのＧｅの多量の混入が起こり、Ｓｉ層は保存されない。すなわち最終的に最上層に歪Ｓｉ層を得るためには、高温熱処理工程後の再成長の過程が重要となる。
【００９６】
（実施形態４）
次に、上記積層構造を用いてＭＯＳＦＥＴを作製した例を示す。
【００９７】
図６に示すように、Ｓｉ基板３１上に埋め込み酸化層３２が形成されている。この埋め込み酸化層３２上には、格子緩和ＳｉＧｅ層３５、歪Ｓｉ層３４、ゲート酸化層３５ゲート電極３６が形成されている。歪Ｓｉ層３４にはゲート電極３６の両側に、ソース・ドレイン３７が形成されている。
【００９８】
ここで格子緩和Ｓｉ０．７Ｇｅ０．３層３５はＧｅ組成３０％、厚さ７ｎｍ、歪Ｓｉ層３４は初期厚さ６ｎｍとした。ただしＭＯＳＦＥＴ作製工程において、歪Ｓｉ層３４の表面はゲート酸化層作成のため熱酸化され、結果として３ｎｍの酸化層と４．５ｎｍの歪Ｓｉ層３４が緩和ＳｉＧｅ／絶縁層（埋め込み酸化層）の上に積層された構造となっている。
【００９９】
次に、本発明の第１、第２の発明を用い、上記のＭＯＳＦＥＴを作成した。その方法を図８、図９を用いて述べる。
【０１００】
先ず、図８（ａ）に示すように、Ｓｉ基板８１上に、Ｇｅ組成を徐々に増加した傾斜組成ＳｉＧｅ層８２（厚さ２．５μｍ）を形成し、この上に厚さ２μｍのＳｉ0.7Ｇｅ0.3層８３を積層する。次に、Ｓｉ0.7Ｇｅ0.3層８３上に厚さ２０ｎｍのＳｉキャップ層８４を形成する。この積層構造はＳｉ２Ｈ６およびＧｅＨ４を原料とする超高真空ＣＶＤ法を用いて形成する。
【０１０１】
次に、図８（ｂ）に示すように、この積層基板に酸素イオン注入を施す。このときの加速エネルギーは１８０ｋｅＶ、注入ドーズ量は４×１０１７ｃｍ−２とする。
【０１０２】
次に、酸素イオン注入された後、１３５０℃、４時間の熱処理を行う。この熱処理工程により、表面から４００ｎｍの深さを中心に厚さ１００ｎｍの埋め込み酸化層が形成される。この埋め込み酸化層によってＳｉ０．７Ｇｅ０．３層８３とＳｉＧｅ傾斜組成層８２の間には、埋め込み酸化層８５が形成される。またこの熱処理工程によって、Ｓｉ０．７Ｇｅ０．３層８３は格子緩和する。
【０１０３】
次に、図８（ｃ）に示すように、厚さ４００ｎｍのＳｉ０．７Ｇｅ０．３層８３の表面をＨＦ：硝酸混合溶液で７ｎｍまでエッチングする。このときＳｉキャップ層８４もエッチングされる。ここでエッチングはこの他の方法を用いてもよい。
【０１０４】
次に、図８（ｄ）に示すように、再び成膜装置に導入し、Ｓｉ０．７Ｇｅ０．３層８３上に、厚さ６ｎｍの歪Ｓｉ層８６を形成する。
【０１０５】
次に、図８（ｅ）に示すように、歪Ｓｉ層８６の表面を熱酸化する。形成された熱酸化層８７は層厚３ｎｍで、結果として３ｎｍの酸化層８７と４．５ｎｍの歪Ｓｉ層８６が形成される。
【０１０６】
次に、図８（ｆ）に示すように、酸化層８７上に厚さ５０ｎｍの多結晶Ｓｉ層８８を堆積する。
【０１０７】
次に、図９（ａ）に示すように、基板全面に絶縁層を形成し、ＲＩＥによってエッチングしてゲート電極８８の側面にゲート側壁８９を形成する。
【０１０８】
次に、図９（ｂ）に示すように、不純物をイオン注入し、多結晶Ｓｉゲートおよび、ゲート両端のソース・ドレイン９０の低抵抗化をする。イオン注入後のラピッドサーマルアニールは、温度を８５０℃程度にとどめることが望ましい。温度が高すぎると歪Ｓｉ層８６内に形成されたチャンネル部の歪が緩和する恐れがある。また温度が高すぎるとＳｉ／ＳｉＧｅ界面がＧｅの拡散により劣化することが懸念される。
【０１０９】
最後にソース・ドレイン９０、ゲートにアルミニウムの電極を形成して素子が完成する。図９（ｂ）に示す素子においては、埋め込み酸化層８５が図６の埋め込み酸化層３２に相当する。また、図９（ｂ）における基板８１及び傾斜組成ＳｉＧｅ層８２は、図６における基板３１に相当する。
【０１１０】
このようにして形成されたＭＯＳＦＥＴは歪Ｓｉ層をチャネルとして用いているので、素子の高速化が図られる。
【０１１１】
【発明の効果】
本発明によれば、Ｓｉ結晶上にＳｉＧｅ層を積層した場合に格子緩和をする臨界膜厚に関係なく、薄い格子緩和したＳｉＧｅ層を得ることができるため、歪Ｓｉ／緩和ＳｉＧｅ／絶縁層の積層構造において、Ｓｉ結晶上のＳｉＧｅ層の臨界層厚と同等あるいはそれ以下の、きわめて薄い緩和ＳｉＧｅを得ることが可能となる。また、歪シリコンが形成されているＳｉＧｅ層が非常に薄いため素子分離などの微細加工が容易であり、接合容量も増大しない。
【０１１２】
また、格子緩和ＳｉＧｅ層の表面を水素終端したり酸化層を形成したりした後、エッチングして歪Ｓｉ層を再形成しているので、これらの界面特性が良好となり素子特性を向上できる。
【図面の簡単な説明】
【図１】  本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶縁層の積層構造の作成方法説明するための断面図。
【図２】  本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶縁層の積層構造の作成方法を説明するための断面図。
【図３】  本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶縁層の積層構造の作成方法を説明するための断面図。
【図４】  本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶縁層の積層構造の作成方法を説明するための断面図。
【図５】  本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶縁層構造作成時の格子緩和ＳｉＧｅ層表面処理の条件を示すための表。
【図６】  本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶縁層の積層構造を用いたＭＯＳＦＥＴの断面図。
【図７】  本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶縁層の積層構造の形成方法を説明するための各工程における断面図。
【図８】  本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶縁層の積層構造を用いたＭＯＳＦＥＴの作成方法を説明するための各工程の断面図。
【図９】  本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶縁層の積層構造を用いたＭＯＳＦＥＴの作成方法を説明するための各工程の断面図。
【符号の説明】
１１…Ｓｉ基板
１２…ＳｉＧｅ傾斜組成層
１３…ＳｉＧｅ固定組成層
１３ａ…ＳｉＧｅ層
１３ｂ…格子緩和ＳｉＧｅ層
１４…Ｓｉキャップ層
１５…埋め込み酸化層
１６…再成長ＳｉＧｅ層
１７…歪Ｓｉ層
３１…基板
３２…埋め込み酸化層
３５…格子緩和ＳｉＧｅ層
３６…ゲート電極
３７…ソース・ドレイン
【図１】
0004212228.tif 000002
【図２】
0004212228.tif 000003
【図３】
0004212228.tif 000004
【図４】
0004212228.tif 000005
【図５】
0004212228.tif 000006
【図６】
0004212228.tif 000007
【図７】
0004212228.tif 000008
【図８】
0004212228.tif 000009
【図９】
0004212228.tif 000010