(57)【特許請求の範囲】
【請求項１】
外部のアドレス信号がバッファリングされた後、反転されたアドレスバッファ信号の第１遷移を検出するために前記アドレスバッファ信号を反転して出力し、第１電源供給ノード及び第２電源供給ノードを有する第１インバート手段、前記アドレスバッファ信号および前記アドレスバッファ信号を他のインバート手段で反転した第１信号に応答して前記第１インバート手段の出力を反転させて第１出力端子に提供するための第２インバート手段を含む第１検出手段と、
前記アドレスバッファ信号の第２遷移を検出するために前記第１信号を反転して出力し、第３電源供給ノード及び第４電源供給ノードを有する第３インバート手段、前記アドレスバッファ信号および前記第１信号に応答して前記第３インバート手段の出力を反転させて第１出力端子に提供するための第４インバート手段を含む第２検出手段と、
前記第１電源供給ノード及び第３電源供給ノードに連結される電圧降下部と、
前記第１インバート手段の前記第２電源供給ノードと接地の間に接続されて前記第１出力端子の信号に応答して前記アドレスバッファ信号がハイレベルの時、前記第１インバート手段の出力が接地で放電されることを制御するための第１制御手段と、
前記第３インバート手段の前記第４電源供給ノードと接地の間に接続されて前記第１出力端子の信号に応答して前記第１信号がハイレベルの時、前記第３インバート手段の出力が接地で放電されることを制御するための第２制御手段を含んで構成されたことを特徴とするアドレス遷移検出回路。
【請求項２】
第1項において、
前記第1インバート手段の出力を所定の電位に安定化させるための第1バファリング手段と、
前記第1インバート手段の出力を所定時間の間遅延させるための第1遅延手段をさらに含むことを特徴とするアドレス遷移検出回路。
【請求項３】
第1項において、
前記第3インバート手段の出力を所定の電位に安定化させるための第2バファリング手段と、
前記第3インバート手段の出力を所定時間の間遅延させるための第2遅延手段をさらに含むことを特徴とするアドレス遷移検出回路。
【請求項４】
第1項において、
前記第2インバート手段は電源端子と第1ノードの間に接続されて前記アドレスバッファ信号に応答して動作する第1PMOSトランジスターと、
前記第1ノードと前記第1出力端子の間に接続されて前記第1インバート手段の出力に応答して動作する第2PMOSトランジスターと、
前記第1出力端子及び第2ノードの間に接続されて前記第1インバート手段の出力に応答して動作する第1NMOSトランジスターと、
前記第2ノード及び接地端子の間に接続されて前記第1信号に応答して動作する第2NMOSトランジスターで構成されることを特徴とするアドレス遷移検出回路。
【請求項５】
第1項において、
前記第4インバート手段は電源端子と第1ノードの間に接続されて前記アドレスバッファ信号に応答して動作する第1PMOSトランジスターと、
前記第1ノードと前記第1出力端子の間に接続されて前記第3インバート手段の出力に応答して動作する2PMOSトランジスターと、
前記第1出力端子と第2ノードの間に接続されて前記第3インバート手段の出力に応答して動作する第1NMOSトランジスターと、
前記第2ノードと接地端子の間に接続されて前記第1信号に応答して動作する第2NMOSトランジスターを含んで構成されたことを特徴とするアドレス遷移検出回路。
【請求項６】
第1項において、
前記第1出力端子と第2出力端子の間に接続されて前記第1出力端子から提供される信号に含まれたノイズをとり除くためのノイズ除去手段をさらに含むことを特徴とするアドレス遷移検出回路。
【請求項７】
第1項において、
前記第1制御手段は前記第1インバート手段と接地端子の間に接続された抵抗素子と、
前記抵抗素子両端に接続されて前記第1出力端子の信号に応答して動作するスイッチング素子を含むことを特徴とするアドレス遷移検出回路。
【請求項８】
第1項において、
前記第2制御手段は前記第3インバート手段と接地端子の間に接続される抵抗素子と、
前記抵抗素子両端に接続されて前記第1出力端子の信号に応答して動作するスイッチング素子を含んで構成されたことを特徴とするアドレス遷移検出回路。
【請求項９】
第6項において、
前記ノイズ除去手段は所定のバイアス回路で生成された第1及び第2バイアス信号の入力を受けて前記アドレス遷移検出信号を安定化させるための第1バファリング手段と、
前記第3バファリング手段の出力と前記第1出力端子からの信号を論理組合するためのオアゲートと、
前記第1出力端子からの信号を反転させるための第7インバート手段と、
前記オアゲート及び第7インバート手段の出力の中でいづれか一つの出力を前記第2出力端子へ伝達するための伝達手段で構成されることを特徴おするアドレス遷移検出回路。
【請求項１０】
第9項において、
前記第1バファリング手段は電源端子と接地端子の間に接続されて前記第1バイアス信号によって駆動される第5PMOSトランジスター及び第6PMOSトランジスターと、
前記第1出力端子からの信号によって駆動される第7PMOSトランジスタ及び第7NMOSトランジスタと、
前記第7PMOSトランジスタ及び第7NMOSトランジスタの出力によって駆動される第8PMOSトランジスタ及び第8NMOSトランジスタと、
前記第2バイアス信号によって駆動される第9NMOSトランジスタ及び第10NMOSトランジスタで構成されることを特徴とするアドレス遷移検出回路。
【請求項１１】
第9項において、
前記伝達手段は第3バイアス信号によって駆動されて前記オアゲートの出力を前記第2伝達手段へ伝送するための第11NMOSトランジスタと、
前記第3バイアス信号を反転させるための第8インバート手段と、
前記第8インバート手段の出力によって駆動されて前記第7インバート手段の出力を前記第2出力手段へ伝送ための第12NMOSトランジスタで構成されることを特徴とするアドレス遷移検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアドレス遷移検出回路に係り、特にアドレス遷移検出回路の入力端に印加される所定の信号に含まれたグリッチ信号によって発生するアドレス遷移検出信号のノイズを除去するために、前記アドレス遷移検出回路の所定部分の充／放電を制御するための制御手段を構成すると共に前記アドレス遷移検出回路の出力端に前記アドレス遷移検出信号に含まれたノイズを除去するためのノイズ除去回路を構成することにより、グリッチ発生の際に不要なアドレス遷移検出信号パルスが発生することを防止して、ハイ電源電圧においても半導体チップを安定的に動作させることが可能なアドレス遷移検出回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、高密度(high density)化に伴ってデータのアクセスがさらに高速化されている。これはマイクロプロセッサの処理速度がさらに高速化されるにつれて現れる結果である。半導体メモリ装置は、高速動作のためにいろいろな技術を採用しているが、その一つがアドレス遷移検出回路(Address Transition Detecting Circuit：以下「ＡＴＤ」という)である。
【０００３】
ＡＴＤは、チップの外部から入力されるアドレス遷移を検出して内部的にパルスを発生させ、内部回路がこのパルスに同期して動作するようにしてチップの高速動作を可能とするものである。
【０００４】
図１は一般的なＡＴＤの詳細回路図である。図１によれば、前記ＡＴＤは、外部からアドレス信号ＡＤＤを入力としてアドレスパッド信号ＡＰＡＤを出力するアドレスパッド１００と、前記アドレスパッド１００を介してアドレスパッド信号ＡＰＡＤが入力されると、これを内部的にバッファ(buffering)するアドレスバッファ１０１と、前記アドレスバッファ１０１の出力信号ＡＦの第１遷移を検出する第１パルス検出部１０２と、前記アドレスバッファ１０１の出力信号ＡＦの第２遷移を検出する第２パルス検出部１０３と、前記第１パルス検出部１０２及び第２パルス検出部１０３に印加される電源電圧を所定の電位に電圧降下させるための電圧降下部１０５と、前記第１パルス検出部１０２及び第２パルス検出部１０３の出力信号を反転させて出力するための出力部１０４とから構成される。
【０００５】
第１パルス検出部１０２は、アドレスバッファ信号ＡＦを反転させるための第１インバート手段Ｉ１の出力端に接続され、前記第１インバート手段Ｉ１の出力信号を反転させるための第３インバート手段１と、前記第３インバート手段１の出力端に接続され、前記第３インバート手段１の出力信号を所定の電位に安定化させるための第１バッファ手段３と、前記第３インバート手段１の出力端に接続される第１ノードＱ１と接地端子Ｖｓｓとの間に接続される第１遅延手段５と、電源端子Ｖｃｃと前記接地端子Ｖｓｓとの間に接続され、前記第１ノードＱ１の電位を反転させるための第５インバート手段７とから構成される。
【０００６】
また、第２パルス検出部１０３は、第１インバート手段Ｉ１の出力信号を反転させるための第２インバート手段Ｉ２と、前記第２インバート手段Ｉ２の出力信号を反転させるための第４インバート手段２と、前記第４インバート手段２の出力信号を所定の電位に安定化させるための第２バッファ手段４と、前記第４インバート手段２の出力端に接続される第２ノードＱ２と前記接地端子Ｖｓｓとの間に接続される第２遅延手段６と、電源端子Ｖｃｃと前記接地端子Ｖｓｓとの間に接続され、前記第２ノードＱ２の電位を反転させるための第６インバート手段８とから構成される。
【０００７】
出力部１０４は、第１パルス検出部１０２または第２パルス検出部１０３の出力端から出力される信号のいずれかを反転させてアドレス遷移検出信号ＡＴＤoutを出力するための第７インバート手段Ｉ３で構成される。
【０００８】
電圧降下部１０５は、前記電源端子Ｖｃｃと第２抵抗Ｒ２との間に並列接続される第１ＰＭＯＳトランジスタＰ１と第１抵抗Ｒ１から構成される。第１ＰＭＯＳトランジスタＰ１は、外部の信号発生回路から生成されて印加される第１信号ＤＰＤに応じて駆動される。
【０００９】
第３インバート手段１は、前記第２抵抗Ｒ２と前記接地端子Ｖｓｓとの間に直列接続される第２ＰＭＯＳトランジスタＰ２及び第１ＮＭＯＳトランジスタＮ１から構成される。第４インバート手段２は、前記第２抵抗Ｒ２と前記接地端子Ｖｓｓとの間に直列接続される第３ＰＭＯＳトランジスタＰ３及び第２ＮＭＯＳトランジスタＮ２から構成される。
【００１０】
第１バッファ手段３は、前記電源端子Ｖｃｃと第１ノードＱ１との間に接続される第１キャパシタＣ１と、前記接地端子Ｖｓｓと第１ノードＱ１との間に接続される第２キャパシタＣ２から構成される。第２バッファ手段４は、前記電源端子Ｖｃｃと第２ノードＱ２との間に接続される第３キャパシタＣ３と、前記接地端子Ｖｓｓと第２ノードＱ２との間に接続される第４キャパシタＣ４とから構成される。
【００１１】
第１遅延手段５は、前記第１ノードＱ１と前記接地端子Ｖｓｓとの間に接続される第４ＰＭＯＳトランジスタＰ４及び第５キャパシタＣ５から構成される。第２遅延手段６は、前記第２ノードＱ２と前記接地端子Ｖｓｓとの間に接続される第５ＰＭＯＳトランジスタＰ５と第６キャパシタＣ６から構成される。第４ＰＭＯＳトランジスタＰ４と第５ＰＭＯＳトランジスタＰ５は外部の信号発生回路からの第２信号ＯＰＣに応じて駆動される。
【００１２】
第５インバート手段７は、前記電源端子Ｖｃｃと前記接地端子Ｖｓｓとの間に接続され、前記第１インバート手段Ｉ１の出力信号に応じて駆動される第６ＰＭＯＳトランジスタＰ６と、前記第１ノードＱ１の電位に応じて駆動され、前記第１ノードＱ１の電位を反転させるための第７ＰＭＯＳトランジスタＰ７及び第３ＮＭＯＳトランジスタＮ３と、前記第２インバート手段Ｉ２の出力信号に応じて駆動される第４ＮＭＯＳトランジスタＮ４とから構成される。
【００１３】
第６インバート手段８は、前記電源端子Ｖｃｃと前記接地端子Ｖｓｓとの間に接続され、前記第２インバート手段Ｉ２の出力信号に応じて駆動される第８ＰＭＯＳトランジスタＰ８と、前記第２ノードＱ２の電位に応じて駆動され、前記第２ノードＱ２の電位を反転させるための第９ＰＭＯＳトランジスタＰ９及び第５ＮＭＯＳトランジスタＮ５と、前記第１インバート手段Ｉ１の出力信号に応じて駆動される第６ＮＭＯＳトランジスタＮ６とから構成される。
【００１４】
このように構成されるＡＴＤ回路では、第１パルス検出部１０２はアドレスバッファ１０１の出力信号ＡＦがロー（ＬＯＷ）からハイ（ＨＩＧＨ）に遷移することを検出し、第２パルス検出部１０３はアドレスバッファ１０１の検出信号ＡＦがハイからローに遷移することを検出する。
【００１５】
これを図５の動作タイミングと結び付けて説明すると、次の通りである。まず、アドレスパッド１００に入力されるアドレス信号ＡＤＤは、アドレスバッファ１０１を通過した後、アドレスパッド１００に入力されたアドレス信号ＡＤＤと同じ位相のアドレスバッファ信号ＡＦとなって第１パルス検出部１０２及び第２パルス検出部１０３に印加される。
【００１６】
例えば、アドレスパッド１００に入力されるアドレス信号ＡＤＤがハイからロー状態に遷移する場合（時間Ｔ１〜Ｔ２）、初期状態がハイ状態のアドレス遷移検出信号ＡＴＤoutはロー状態に遷移した後、第２ノードＱ２上の電位がローからハイ状態に遷移する期間Ｔ２〜Ｔ３でハイ状態に遷移する。
【００１７】
詳細に説明すると、時間Ｔ１〜Ｔ２区間において、アドレスバッファ１０１は前記アドレスパッド信号ＡＰＡＤと同じ位相をもつアドレスバッファ信号ＡＦを出力する。前記アドレスバッファ信号ＡＦは第１インバート手段Ｉ１によってハイ状態に反転され、第１パルス検出部１０２及び第２パルス検出部１０３に同時に入力される。
【００１８】
ハイ状態に反転されたアドレスバッファ信号ＡＦは、第１パルス検出部１０２の第３インバート手段１に印加され、前記第３インバート手段１の第１ＮＭＯＳトランジスタＮ１をターンオンさせるとともに、第２ＰＭＯＳトランジスタＰ２をターンオフさせる。従って、第３インバート手段１の出力信号は、第１ノードＱ１上の電位が前記第１ＮＭＯＳトランジスタＮ１を経由して接地端子Ｖｓｓに出力されてロー状態で出力される。
【００１９】
第１ノードＱ１上に出力されたロー状態の信号は、第１及び第２キャパシタＣ１及びＣ２からなる第１バッファ手段３によって安定化される。
【００２０】
一方、第１インバート手段Ｉ１の出力信号を入力とする第５インバート手段７の第６ＰＭＯＳトランジスタＰ６はターンオフされる一方、第６インバート手段８の第６ＮＭＯＳトランジスタＮ６はターンオンされる。その後、第３インバート手段１の出力信号を入力とする第７ＰＭＯＳトランジスタＰ７はターンオンされる一方、第３ＮＭＯＳトランジスタＮ３はターンオフされる。
【００２１】
また、第１インバート手段Ｉ１の出力信号を入力とする第２インバート手段Ｉ２の出力信号はロー状態に遷移する。前記第２インバート手段Ｉ２の出力信号を入力とする第４インバート手段２の第３ＰＭＯＳトランジスタＰ３はターンオンされる一方、第２ＮＭＯＳトランジスタＮ２はターンオフされる。
【００２２】
従って、電源端子Ｖｃｃから電圧降下部１０５及び第２抵抗Ｒ２を介して印加されるハイ状態の電源電圧は、第３ＰＭＯＳトランジスタＰ３を介して第２ノードＱ２に供給される。第２ノードＱ２に供給されたハイ状態の電位は、第２バッファ手段４によって安定化された後、第６インバート手段８の第９ＰＭＯＳトランジスタＰ９及び第５ＮＭＯＳトランジスタＮ５に印加される。前記ハイ状態の電位によって第５ＮＭＯＳトランジスタＮ５はターンオンされる一方、第９ＰＭＯＳトランジスタＰ９はターンオフされる。
【００２３】
一方、第２インバート手段Ｉ２の出力信号を入力とする第５インバート手段７の第４ＮＭＯＳトランジスタＮ４はターンオフされる一方、第６インバート手段８の第８ＰＭＯＳトランジスタＰ８はターンオンされる。
【００２４】
ここで、第２ノードＱ２上の電位は、第２インバート手段Ｉ２によって第１ノードＱ１上の電位がロー状態に完全に遷移する時間ｔ１からハイ状態に遷移し始める。即ち、第１ノードＱ１上の電位がロー状態に完全に遷移して第５インバート手段７の第７ＰＭＯＳトランジスタＰ７及び第３ＮＭＯＳトランジスタＮ３に印加される瞬間、第２ノードＱ２上の電位はロー状態に保たれて第６インバート手段８の第９ＰＭＯＳトランジスタＰ９及び第５ＮＭＯＳトランジスタＮ５に印加される。
【００２５】
この際、第５インバート手段７の第６ＰＭＯＳトランジスタＰ６にはハイ状態の信号が入力されてターンオフされると共に、第４ＮＭＯＳトランジスタＮ４にはロー状態の信号が入力されてターンオフされる。一方、第６インバート手段８の第８ＰＭＯＳトランジスタＰ８にはロー状態の信号が印加されてターンオンされると共に、第６ＮＭＯＳトランジスタＮ６にはハイ状態の信号が印加されてターンオフされる。
【００２６】
これにより、第５インバート手段７は時間Ｔ２〜ｔ１期間でフローティング状態を維持すると共に、第６インバート手段８はハイ状態の出力信号を出力部１０４の第７インバート手段Ｉ３に出力する。前記出力部１０４の第７インバート手段Ｉ３はハイ状態の出力信号を反転させてロー状態のアドレス遷移検出信号ＡＴＤoutを出力する。
【００２７】
その後、第２ノードＱ２上の電位が時間ｔ１〜Ｔ３期間で上昇してハイ状態に遷移すると、この間、第６インバート手段８の第９ＰＭＯＳトランジスタＰ９がターンオフされる一方、第５ＮＭＯＳトランジスタＮ５がターンオンされる。従って、前記第９ＰＭＯＳトランジスタＰ９及び第５ＮＭＯＳトランジスタＮ５の出力信号はロー状態に遷移する。出力部１０４はロー状態の電位をさらに反転させてハイ状態のアドレス遷移検出信号ＡＴＤoutを出力する。
【００２８】
しかし、上述した従来のＡＴＤ回路は、アドレスが遷移する時のみ動作しなければならないにも拘わらず、図５に示す「Ａ」のように好ましくないノイズまたはグリッチ(glitch)が含まれた値、即ちハイ状態またはロー状態でもＡＴＤ回路が動作して非正常的なアドレス遷移検出信号ＡＴＤoutを発生するという問題点が生ずる。
【００２９】
【発明が解決しようとする課題】
本発明の目的は、アドレス信号のグリッチ発生によって不要なアドレス遷移検出信号が発生することを防止するためのアドレス遷移検出回路を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的を達成するために、本発明のアドレス遷移検出回路は、外部のアドレス信号がバッファリングされた後、反転されたアドレスバッファ信号の第１遷移を検出するために前記アドレスバッファ信号を反転して出力し、第１電源供給ノード及び第２電源供給ノードを有する第１インバート手段、前記アドレスバッファ信号および前記アドレスバッファ信号を他のインバート手段で反転した第１信号に応答して前記第１インバート手段の出力を反転させて第１出力端子に提供するための第２インバート手段を含む第１検出手段と、
前記アドレスバッファ信号の第２遷移を検出するために前記第１信号を反転して出力し、第３電源供給ノード及び第４電源供給ノードを有する第３インバート手段、前記アドレスバッファ信号および前記第１信号に応答して前記第３インバート手段の出力を反転させて第１出力端子に提供するための第４インバート手段を含む第２検出手段とと、
前記第１電源供給ノード及び第３電源供給ノードに連結される電圧降下部と、
前記第１インバート手段の前記第２電源供給ノードと接地の間に接続されて前記第１出力端子の信号に応答して前記アドレスバッファ信号がハイレベルの時、前記第１インバート手段の出力が接地で放電されることを制御するための第１制御手段と、
前記第３インバート手段の前記第４電源供給ノードと接地の間に接続されて前記第１出力端子の信号に応答して前記第１信号がハイレベルの時、前記第３インバート手段の出力が接地で放電されることを制御するための第２制御手段を含んで構成されたことを特徴とする。
【００３２】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００３３】
図２及び図３は本発明の一実施例に係るＡＴＤの詳細回路図である。図２及び図３を参照すると、外部からアドレス信号ＡＤＤ１を入力としてアドレスパッド信号ＡＰＡＤ１を出力するアドレスパッド２００と、前記アドレスパッド２００を介してアドレスパッド信号ＡＰＡＤ１が入力されると、これを内部的にバッファするアドレスバッファ２０１と、前記アドレスバッファ２０１の出力信号ＡＦ１の第１遷移を検出する第１検出手段となる第１パルス検出部２０２と、前記アドレスバッファ２０１の出力信号ＡＦ１の第２遷移を検出する第２検出手段となる第２パルス検出部２０３と、前記第１パルス検出部２０２及び第２パルス検出部２０３に印加される電源電圧を所定の電位に電圧降下させるための電圧降下部２０５と、前記第１パルス検出部２０２及び第２パルス検出部２０３の出力信号を反転させるための第１出力手段となる第１出力部２０４と、前記第１出力部２０４から出力される第１アドレス遷移検出信号ＡＴＤout１に応じて前記第１パルス検出部２０２の出力を制御するための第１制御手段２０６と、前記第１アドレス遷移検出信号ＡＴＤout１に応じて駆動され、前記第２パルス検出部２０３の出力を制御するための第２制御手段２０７と、前記第１アドレス遷移検出信号ＡＴＤout１を所定の時間遅延させて、第１アドレス遷移検出信号ＡＴＤout１に含まれたノイズを除去するためのノイズ除去手段となるノイズ除去回路部２０８と、前記ノイズ除去回路部２０８の出力信号を反転して第２アドレス遷移検出信号ＡＴＤout２を出力するための第２出力手段となる第２出力部２０９とから構成される。
【００３４】
第１パルス検出部２０２は、アドレスバッファ信号ＡＦ１を反転させるための第１インバート手段Ｉ１１に接続され、前記第１インバート手段Ｉ１１の出力信号を反転させるための第３インバート手段１１（請求項２に記載の第２インバート手段）と、前記第３インバート手段１１の出力端に接続され、前記第３インバート手段１１で反転された信号を所定の電位に安定化させるための第１バッファ手段１５と、前記第１ノードＱ１１と接地端子Ｖｓｓとの間に接続される第１遅延手段１７と、前記電源端子Ｖｃｃと接地端子Ｖｓｓとの間に接続される第５インバート手段１９（請求項２に記載の第３インバート手段）とから構成される。
【００３５】
また、第２パルス検出部２０３は、第１インバート手段Ｉ１１の出力信号を反転させるための第２インバート手段Ｉ１２（請求項２に記載の第４インバート手段）と、前記第２インバート手段Ｉ１２の出力信号を反転させるための第４インバート手段１２（請求項２に記載の第５インバート手段）と、前記第４インバート手段１２の出力信号を所定の電位に安定化させるための第２バッファ手段１６と、前記第２ノードＱ１２と接地端子Ｖｓｓとの間に接続される第２遅延手段１８と、前記電源端子Ｖｃｃと接地端子Ｖｓｓとの間に接続される第６インバート手段２０とから構成される。
【００３６】
第１出力部２０４は、第１パルス検出部２０２または第２パルス検出部２０３の出力端から出力される出力信号のいずれかを反転させて第１アドレス遷移検出信号ＡＴＤout１を出力する第７インバート手段Ｉ１３から構成される。
【００３７】
電圧降下部２０５は、電源端子Ｖｃｃと第２抵抗Ｒ１２との間に並列接続される第１ＰＭＯＳトランジスタＰ１１と第１抵抗Ｒ１１から構成される。前記第１ＰＭＯＳトランジスタＰ１１は外部の信号発生回路から生成されて印加される第１信号ＤＰＤに応じて駆動される。
【００３８】
第１制御手段２０６は、第３インバート手段１１と接地端子Ｖｓｓとの間に接続され、第１アドレス遷移検出信号ＡＴＤout１に応じて駆動される第２ＮＭＯＳトランジスタＮ１２（請求項４に記載の第１ＮＭＯＳトランジスタ）と、前記第２ＮＭＯＳトランジスタＮ１２に並列接続される第３抵抗Ｒ１３（請求項４に記載の第１抵抗）とから構成され、前記第１アドレス遷移検出信号ＡＴＤout１に応じて第１ノードＱ１１上の充／放電速度を制御する。
【００３９】
第２制御手段２０７は、第４インバート手段１２と接地端子Ｖｓｓとの間に接続され、第１アドレス遷移検出信号ＡＴＤout１に応じて駆動される第４ＮＭＯＳトランジスタＮ１４（請求項５に記載の第２ＮＭＯＳトランジスタ）と、前記第４ＮＭＯＳトランジスタＮ１４に並列接続される第４抵抗Ｒ１４（請求項５に記載の第２抵抗）とから構成され、前記第１アドレス遷移検出信号ＡＴＤout１に応じて第２ノードＱ１２上の充／放電速度を制御する。
【００４０】
第３インバート手段１１は、前記第２抵抗Ｒ１２と前記第１制御手段２０６との間に直列接続される第２ＰＭＯＳトランジスタＰ１２及び第１ＮＭＯＳトランジスタＮ１１から構成される。第４インバート手段１２は前記第２抵抗Ｒ１２と前記第２制御手段２０７との間に直列接続される第３ＰＭＯＳトランジスタＰ１３及び第３ＮＭＯＳトランジスタＮ１３から構成される。
【００４１】
第１バッファ手段１５は、電源端子Ｖｃｃと第１ノードＱ１１との間に接続される第１キャパシタＣ１１と、接地端子Ｖｓｓと第１ノードＱ１１との間に接続される第２キャパシタＣ１２とから構成される。第２バッファ手段１６は電源端子Ｖｃｃと第２ノードＱ１２との間に接続される第３キャパシタＣ１３と、接地端子Ｖｓｓと第２ノードＱ１２との間に接続される第４キャパシタＣ１４とから構成される。
【００４２】
第１遅延手段１７は、前記第１ノードＱ１１と接地端子Ｖｓｓとの間に接続される第４ＰＭＯＳトランジスタＰ１４と第５キャパシタＣ１５から構成される。第２遅延手段１８は前記第２ノードＱ１２と接地端子Ｖｓｓとの間に接続される第５ＰＭＯＳトランジスタＰ１５と第６キャパシタＣ１６から構成される。第４ＰＭＯＳトランジスタＰ１４と第５ＰＭＯＳトランジスタＰ１５は、外部の信号発生回路からの第１信号ＯＰＣ１に応じて駆動される。
【００４３】
第５インバート手段１９（請求項６に記載の第３インバート手段）は、前記電源端子Ｖｃｃと接地端子Ｖｓｓとの間に接続され、前記第１インバート手段Ｉ１１の出力信号に応じて駆動される第６ＰＭＯＳトランジスタＰ１６（請求項６に記載の第１ＰＭＯＳトランジスタ）と、前記第１ノードＱ１１の電位に応じて駆動され、前記第１ノードＱ１１の電位を反転させるための第７ＰＭＯＳトランジスタＰ１７（請求項６に記載の第２ＰＭＯＳトランジスタ）及び第５ＮＭＯＳトランジスタＮ１５（請求項６に記載の第３ＮＭＯＳトランジスタ）と、前記第２インバート手段Ｉ１２（請求項６に記載の第４インバート手段）の出力信号に応じて駆動される第６ＮＭＯＳトランジスタＮ１６（請求項６に記載の第４ＮＭＯＳトランジスタ）とから構成される。
【００４４】
第６インバート手段２０は、前記電源端子Ｖｃｃと接地端子Ｖｓｓとの間に接続され、前記第２インバート手段Ｉ１２（請求項７に記載の第４インバート手段）の出力信号に応じて駆動される第８ＰＭＯＳトランジスタＰ１８（請求項７に記載の第３ＰＭＯＳトランジスタ）と、前記第２ノードＱ１２の電位に応じて駆動され、前記第２ノードＱ１２の電位を反転させるための第９ＰＭＯＳトランジスタＰ１９（請求項７に記載の第４ＰＭＯＳトランジスタ）及び第７ＮＭＯＳトランジスタＮ１７（請求項７に記載の第５ＮＭＯＳトランジスタ）と、前記第１インバート手段Ｉ１１の出力信号に応じて駆動される第８ＮＭＯＳトランジスタＮ１８（請求項７に記載の第６ＮＭＯＳトランジスタ）とから構成される。
【００４５】
ノイズ除去手段となるノイズ除去回路部２０８は、前記第１出力部２０４から出力される第１アドレス遷移検出信号ＡＴＤout１を所定の時間遅延させると共に安定化させるための第３バッファ手段２１と、前記第３バッファ手段２１の出力信号ＤＥＬＡＹと前記第１アドレス遷移検出信号ＡＴＤout１とを論理演算するためのＯＲゲートＳ１１と、前記第１アドレス検出信号ＡＴＤout１を反転させるための第８インバート手段Ｉ１４（請求項15に記載の第７インバート手段）と、外部信号発生回路によって生成されるグレン信号ＧＬＥＮに応じてＯＲゲートＳ１１の出力信号と前記第８インバート手段Ｉ１４の出力信号のいずれかを第２出力手段となる第２出力部２０９に伝送するための伝達手段２２とから構成される。
【００４６】
第３バッファ手段２１は、前記電源端子Ｖｃｃと接地端子Ｖｓｓとの間に接続され、外部のバイアス回路によって生成される第２信号Ｐｓに応じて駆動される第１０ＰＭＯＳトランジスタＰ２０（請求項16に記載の第５ＰＭＯＳトランジスタ）及び第１２ＰＭＯＳトランジスタＰ２２（請求項16に記載の第６ＰＭＯＳトランジスタ）と、前記第１アドレス遷移検出信号ＡＴＤout１に応じて駆動され、前記第１アドレス遷移検出信号ＡＴＤout１を反転させるための第１１ＰＭＯＳトランジスタＰ２１（請求項16に記載の第７ＰＭＯＳトランジスタ）及び第９ＮＭＯＳトランジスタＮ１９（請求項16に記載の第７ＮＭＯＳトランジスタ）と、前記第１１ＰＭＯＳトランジスタＰ２１及び第９ＮＭＯＳトランジスタＮ１９の出力信号を反転させるための第１３ＰＭＯＳトランジスタＰ２３（請求項16に記載の第８ＰＭＯＳトランジスタ）及び第１１ＮＭＯＳトランジスタＮ２１（請求項16に記載の第８ＮＭＯＳトランジスタ）と、外部のバイアス回路によって生成される第３信号Ｎｓに応じて駆動される第１０ＮＭＯＳトランジスタＮ２０（請求項16に記載の第９ＮＭＯＳトランジスタ）及び第１２ＮＭＯＳトランジスタＮ２２（請求項16に記載の第10ＮＭＯＳトランジスタ）とから構成される。
【００４７】
伝達手段２２は、前記ＯＲゲートＳ１１と第１０インバート手段Ｉ１６との間に接続され、第３バイアス信号となる前記第４信号ＧＬＥＮに応じて駆動されて前記ＯＲゲートＳ１１の出力信号を伝達するための第１３ＮＭＯＳトランジスタＮ２３（請求項17に記載の第11ＮＭＯＳトランジスタ）と、前記第４信号ＧＥＬＮを反転させるための第９インバート手段Ｉ１５（請求項17に記載の第８インバート手段）と、前記第９インバート手段Ｉ１５の出力信号に応じて駆動され、前記第８インバート手段Ｉ１４（請求項17に記載の第７インバート手段）の出力信号を第２出力手段となる第２出力部２０９に伝達するための第１４ＮＭＯＳトランジスタＮ２４（請求項17に記載の第12ＮＭＯＳトランジスタ）とから構成される。
【００４８】
上述した第２及び第３信号Ｐｓ、Ｎｓは、例えば図４に示すバイアス回路で実現することができる。即ち、バイアス回路は、外部の信号発生回路から生成された第５信号ＣＥＢを反転させるための第１１インバート手段Ｉ１７と、前記電源端子Ｖｃｃと第３ノードＱ１３との間に接続され、前記第１１インバート手段Ｉ１７の出力信号に応じて駆動される第１５ＮＭＯＳトランジスタＮ２５及び前記第３ノードＱ１３の電位に応じて駆動される第１４ＰＭＯＳトランジスタＰ２４と、前記第３ノードＱ１３と接地端子Ｖｓｓとの間に接続され、第４ノードＱ１４の電位に応じて駆動される第１６ＮＭＯＳトランジスタＮ２６と、前記電源端子Ｖｃｃと第４ノードＱ１４との間に接続され、前記第１１インバート手段Ｉ１７の出力信号に応じて駆動される第１５ＰＭＯＳトランジスタＰ２５と、前記電源端子Ｖｃｃと前記第４ノードＱ１４との間に接続され、前記第４ノードＱ１４の電位に応じて駆動される第１６ＰＭＯＳトランジスタＰ２６と、前記第４ノードＱ１４と接地端子Ｖｓｓとの間に接続され、前記第３ノードＱ１３の電位に応じて駆動される第１７ＮＭＯＳトランジスタＮ２７、前記電源電圧Ｖｃｃに応じて駆動される第１８ＮＭＯＳトランジスタＮ２８及び前記第１１インバート手段Ｉ１７の出力信号に応じて駆動される第１９ＮＭＯＳトランジスタＮ２９とから構成される。
【００４９】
上述したように構成されたＡＴＤの駆動特性を図６に示す動作タイミングと結び付けて説明すると、次の通りである。但し、ここで、理想的なアドレスパッド信号ＡＰＡＤ１の場合（時間Ｔ１１〜Ｔ１２区間）のＡＴＤの駆動特性は、図５に示す動作タイミングと同一なので省略し、図示した「Ｂ」のようにアドレスパッド信号ＡＰＡＤ１にグリッチが発生する場合のＡＴＤの駆動特性についてのみ説明する。
【００５０】
図６を参照すると、図示した「Ｂ」のようにアドレスパッド２００から出力される所定のグリッチ信号１１は、アドレスバッファ２０１を通過した後、アドレスパッド２００からのグリッチ信号と同一位相のアドレスバッファ信号ＡＦ１となって第１パルス検出部２０２及び第２パルス検出部２０３に印加される。
【００５１】
例えば、アドレスパッド２００から出力される所定のグリッチ信号が鋸形でローからハイ状態にアドレスバッファ２０１に入力される場合（時間Ｔ１３〜Ｔ１４区間）、アドレスバッファ２０１はグリッチ信号が最高値に達する時点（Ｔ１４）で矩形波形でローからハイ状態のアドレスバッファ信号ＡＦ１を出力する。また、アドレスバッファ信号ＡＦ１は第１インバート手段Ｉ１１によって反転され、ロー状態で第１パルス検出部２０２及び第２パルス検出部２０３に同時に入力される。
【００５２】
詳細に説明すると、Ｔ１４時間で、アドレスバッファ２０１は、前記アドレスパッド信号ＡＰＡＤ１と同じ位相をもつ矩形波のアドレスバッファ信号ＡＦ１を出力する。前記アドレスバッファ信号ＡＦ１は第１インバート手段Ｉ１１によって反転され、ロー状態で第１パルス検出部２０２及び第２パルス検出部２０３に同時に入力される。
【００５３】
ロー状態に反転されたアドレスバッファ信号ＡＦ１は、第１パルス検出部２０２の第３インバート手段１１に印加され、前記第３インバート手段１１の第２ＰＭＯＳトランジスタＰ１２をターンオンさせると共に、第１ＮＭＯＳトランジスタＮ１１をターンオフさせる。
【００５４】
従って、電源電圧が電圧降下部２０５、第２抵抗Ｒ１２及び第２ＰＭＯＳトランジスタＰ１２を介して第１ノードＱ１１に印加され、第３インバート手段１１の出力はハイ状態で出力される。
【００５５】
一方、Ｔ１４時間で、第１インバート手段Ｉ１１の出力信号を入力とする第２インバート手段Ｉ１２の出力信号はハイ状態に遷移する。前記第２インバート手段Ｉ１２の出力信号を入力とする第４インバート手段１２の第３ＰＭＯＳトランジスタＰ１３はターンオフされる一方、第３ＮＭＯＳトランジスタＮ１３はターンオンされる。
【００５６】
また、ロー状態に遷移した第１アドレス遷移検出信号ＡＴＤoutを入力とする第２制御手段２０７の第４ＮＭＯＳトランジスタＮ１４はターンオフされる。従って、第２制御手段２０７は第４抵抗Ｒ１４によって所定の抵抗値を有する抵抗素子で駆動され、第２ノードＱ１２上の電位が前記第４抵抗Ｒ１４を介して接地端子に放電し始める。即ち、第２ノードＱ１２上のハイ状態で充填された電位は、第１制御手段１３を介して接地端子に放電し、第２バッファ手段１６及び第２遅延手段１８によってロー状態に徐々に遷移し始める。
【００５７】
その後、Ｔ１５区間で、アドレスパッド信号ＡＰＡＤ１がハイからロー状態に遷移すると、アドレスバッファ２０１は前記アドレスパッド信号ＡＰＡＤ１と同じ位相をもつ矩形波のアドレスバッファ信号ＡＦ１を出力する。前記アドレスバッファ信号ＡＦ１は第１インバート手段Ｉ１１によって反転され、ハイ状態で第１パルス検出部２０２及び第２パルス検出部２０３に同時に入力される。
【００５８】
また、ハイ状態に反転されたアドレスバッファ信号ＡＦ１を入力とする第１パルス検出部２０２の第３インバート手段１１の第２ＰＭＯＳトランジスタＰ１２はターンオフされる一方、第１ＮＭＯＳトランジスタＮ１１はターンオンされる。従って、第１ノードＱ１１上の電位は第１ＮＭＯＳトランジスタＮ１１及び第３抵抗Ｒ１３を介して接地端子Ｖｓｓに放電され、第３インバート手段１１の出力は論理ロー状態に遷移し始める。
【００５９】
その後、第１ノードＱ１１上の電位は第１バッファ手段１５によって安定化され、第３インバート手段１９に印加される。
【００６０】
また、第５インバート手段１９の第６ＰＭＯＳトランジスタＰ１６は、第１インバート手段Ｉ１１の出力信号によってターンオフされると共に、第６ＮＭＯＳトランジスタＮ１６は第２インバート手段Ｉ１２の出力信号によってターンオフされる。従って、第５インバート手段１９の第７ＰＭＯＳトランジスタＰ１７及び第５ＮＭＯＳトランジスタＮ１５に入力される第１ノードＱ１１上の電位に関係なく、第３インバート手段１９はフローティング状態になる。
【００６１】
一方、Ｔ１５時間に、第１インバート手段Ｉ１１の出力信号を入力とする第２インバート手段Ｉ１２の出力信号はロー状態に遷移する。前記第２インバート手段Ｉ１２の出力信号を入力とする第４インバート手段１２の第３ＰＭＯＳトランジスタＰ１３はターンオンされる一方、第３ＮＭＯＳトランジスタＮ１３はターンオフされる。従って、電源電圧Ｖｃｃが電圧降下部２０５、第２抵抗Ｒ１２及び第３ＰＭＯＳトランジスタＰ１３を経由して第２ノードＱ１２に印加され、第４インバート手段１２の出力信号はハイ状態で出力される。
【００６２】
また、第６インバート手段２０の第８ＰＭＯＳトランジスタＰ１８は、第２インバート手段Ｉ１２の出力信号によってターンオンされるとともに、第８ＮＭＯＳトランジスタＮ１８は第１インバート手段Ｉ１１の出力信号によってターンオンされる。さらに、第２ノードＱ１２がハイ状態に遷移する間、前記第６インバート手段２０の第７ＮＭＯＳトランジスタＮ１７はターンオンされる一方、第９ＮＭＯＳトランジスタＰ１９はターンオフされる。従って、前記第６インバート手段２０の出力ノードの電位は第７ＮＭＯＳトランジスタＮ１７及び第８ＮＭＯＳトランジスタＮ１８を介して接地端子Ｖｓｓに放電され、前記第６インバート手段２０の出力信号はロー状態で出力される。
【００６３】
第１出力部２０４の第７インバート手段Ｉ１３はロー状態の出力信号を反転させ、ハイ状態の第１アドレス遷移検出信号ＡＴＤout１を出力する。
【００６４】
これと共に、このようにハイ状態で出力される第１アドレス遷移検出信号ＡＴＤout１は、ノイズ除去回路２０８の第３バッファ手段２１に供給される。その後、前記第１アドレス遷移検出信号ＡＴＤout１は、所定のバイアス回路から生成される第２及び第３信号（Ｎｓ及びＰｓ）によって制御される第３バッファ手段２１で所定の時間遅延してロー状態の遅延信号ＤＥＬＡＹを出力する。
【００６５】
前記遅延信号ＤＥＡＬＹは、第１アドレス遷移検出信号ＡＴＤout１と共にＯＲゲートＳ１１に入力されると同時に論理演算され、ロー状態で伝達手段２２に供給される。前記伝達手段２２の第１３ＮＭＯＳトランジスタＮ２３はハイ状態の所定の第４信号ＧＬＥＮによってターンオンされる一方、第１４ＮＭＯＳトランジスタＮ２４はターンオフされる。
【００６６】
従って、前記ＯＲゲートＳ１１の出力信号が、第１３ＮＭＯＳトランジスタＮ２３を介して第２出力部２０９の第１０インバート手段Ｉ１６に供給され、前記伝達手段２２はロー状態の出力信号を出力する。第１０インバート手段Ｉ１６は前記伝達手段２２の出力信号をさらに反転させ、ハイ状態の第２アドレス遷移検出信号ＡＴＤout２を出力する。
【００６７】
従って、本発明のアドレス遷移検出回路は、ローからハイ状態に遷移する所定のノイズを有するアドレスバッファ信号ＡＦ１が前記アドレス遷移検出回路の入力端に供給され、第２ノードＱ１２がロー状態に遷移し始める場合、前記アドレス遷移検出回路の所定部位に構成された制御手段を用いて前記第２ノードＱ１２上の電位がロー状態に完全遷移しないように制御する。
【００６８】
その後、アドレスバッファ信号ＡＦ１がハイからロー状態に遷移する場合、第２ノードＱ１２上の電位がハイ状態と認識できるようにして、第１アドレス遷移検出信号ＡＴＤout１のパルス幅がアドレスバッファ信号ＡＦ１と同一に生成されるようにする。
【００６９】
また、アドレスバッファ信号ＡＦ１のパルス幅と同じ大きさに制限された第１アドレス遷移検出信号ＡＴＤout１は、前記アドレス遷移検出回路の第１出力部に接続され、所定の遅延回路で駆動されるノイズ除去回路によって除去される。
【００７０】
【発明の効果】
上述したように、本発明によれば、アドレス遷移検出回路の入力端に印加される所定の信号に含まれたグリッチ信号によって発生するアドレス遷移検出信号のノイズを除去するために、前記アドレス遷移検出回路の所定部分の充／放電を制御するための制御手段を構成すると共に、前記アドレス遷移検出回路の出力部に前記アドレス遷移検出信号に含まれたノイズを除去するためのノイズ除去回路を構成することにより、グリッチ発生の際に不要なアドレス遷移検出信号パルスが発生することを防止してハイ電源電圧でも半導体チップを安定的に動作させることができる。
【図面の簡単な説明】
【図１】一般的なＡＴＤの詳細回路図である。
【図２】本発明の一実施例に係るＡＴＤの詳細回路図である。
【図３】本発明の一実施例に係るＡＴＤの詳細回路図である。
【図４】図３のノイズ除去回路部を駆動するためのバイアス回路の詳細回路図である。
【図５】図１のＡＴＤの駆動特性図である。
【図６】図２及び図３のＡＴＤの駆動特性図である。
【符号の説明】
１，１１  第３インバート手段
２，１２  第４インバート手段
３，１５  第１バッファ手段
４，１６  第２バッファ手段
５，１７  第１遅延手段
６，１８  第２遅延手段
７，１９  第５インバート手段
８，２０  第６インバート手段
２０６  第１制御手段
２０７  第２制御手段
２１  第３バッファ手段
２２  伝達手段
１００，２００  アドレスパッド
１０１，２０１  アドレスバッファ
１０２，２０２  第１パルス検出部
１０３，２０３  第２パルス検出部
１０４  出力部
１０５，２０５  電圧降下部
２０４  第１出力部
２０８  ノイズ除去回路部
２０９  第２出力部
【図１】
0004323741.tif 000002
【図２】
0004323741.tif 000003
【図３】
0004323741.tif 000004
【図４】
0004323741.tif 000005
【図５】
0004323741.tif 000006
【図６】
0004323741.tif 000007