(57)【特許請求の範囲】
【請求項１】
多結晶又はアモルファスシリコンの絶縁ゲートを有する第１のＭＯＳトランジスタと、電気的にフローティングの多結晶又はアモルファスシリコンのゲート及び前記フローティングゲートの上側に位置しこのフローティングゲートから電気的に絶縁されている多結晶又はアモルファスシリコンの制御電極を有する第２のＭＯＳトランジスタの形態の不揮発性の書き込み可能なメモリ素子とが表面に設けられているシリコンから成る半導体本体を有する半導体デバイスを製造するに当たり、
前記半導体本体の表面に、前記第１のＭＯＳトランジスタ用の第１のアクティブ領域及び前記第２のＭＯＳトランジスタ用の第２のアクティブ領域を規定し、
前記第１のアクティブ領域及び前記第２のアクティブ領域に電気的に絶縁性の層を設けて、前記第１のＭＯＳトランジスタのゲート誘電体層及び前記第２のＭＯＳトランジスタのゲート誘電体層をそれぞれ形成し、
前記第１のアクティブ領域上及び前記第２のアクティブ領域上に、前記絶縁層により分離された第１の多結晶又はアモルファスシリコンの層を堆積し、
前記第１の多結晶又はアモルファスシリコン層上に誘電体層を形成し、
前記第１の多結晶又はアモルファスシリコン層上に、前記誘電体層により分離された第２の多結晶又はアモルファスシリコンの層を堆積し、この第２の多結晶又はアモルファスシリコン層の厚さを前記第１の多結晶又はアモルファスシリコン層の厚さに等しくし、
前記第１のアクティブ領域上の前記第２の多結晶又はアモルファスシリコン層を除去し、
前記堆積した第１及び第２の多結晶又はアモルファスシリコン層から、前記フローティングゲート、前記制御電極、及び前記絶縁ゲートを規定し、前記フローティングゲートは、前記第２の多結晶又はアモルファスシリコン層を堆積する前に、前記第１の多結晶又はアモルファスシリコン層から形成することによって規定し、前記フローティングゲートを形成した後に、
前記第１のアクティブ領域を前記第１の多結晶又はアモルファスシリコン層によって不純物添加に対してマスクしながら不純物添加することによって、前記第２のＭＯＳトランジスタのソース領域及びドレイン領域を設ける
ことを特徴とする半導体デバイスの製造方法。
【請求項２】
前記第１のアクティブ領域上の前記第２の多結晶又はアモルファスシリコン層を除去した後に、前記第１のアクティブ領域上に第３の多結晶又はアモルファスシリコンの層を堆積し、前記制御電極及び前記絶縁ゲートを、前記第２の多結晶又はアモルファスシリコン層及び前記第３の多結晶又はアモルファスシリコン層の結合から形成することを特徴とする請求項１に記載の方法。
【請求項３】
前記第２の多結晶又はアモルファスシリコン層を堆積する前に、熱酸化により前記フローティングゲートの側部をシリコン酸化物層で覆うことを特徴とする請求項１に記載の方法。
【請求項４】
前記第１及び第２のＭＯＳトランジスタのソース領域及びドレイン領域、前記制御電極、及び前記絶縁ゲートに、サリサイド処理により、シリコンと金属との合金のシリサイドの上側層を形成することを特徴とする請求項１から３までのいずれか１項に記載の方法。
【発明の詳細な説明】
本発明は、多結晶又はアモルファスシリコンの絶縁ゲートを有する第１のＭＯＳトランジスタと、電気的にフローティングされた多結晶又はアモルファスシリコンのゲート及び前記フローティングゲートの上側に位置しこのフローティングゲートから電気的に絶縁されている多結晶又はアモルファスシリコンの制御電極を有する第２のＭＯＳトランジスタの形態の不揮発性の書き込み可能なメモリ素子とが表面に設けられているシリコンから成る半導体本体を有する半導体デバイスに関するものである。また、本発明は、多結晶又はアモルファスシリコンの絶縁ゲートを有する第１のＭＯＳトランジスタと、電気的にフローティングされた多結晶又はアモルファスシリコンのゲート及び前記フローティングゲートの上側に位置しこのフローティングゲートから電気的に絶縁されている多結晶又はアモルファスシリコンの制御電極を有する第２のＭＯＳトランジスタの形態の不揮発性の書き込み可能なメモリ素子とが表面に設けられているシリコンから成る半導体本体を有する半導体デバイス製造方法に関するものである。
用語「ポリ」は以下の説明において短縮して用いるものであり、この用語は単結晶シリコンだけでなくアモルファスシリコンも含むものである。
この半導体デバイス及びこの半導体デバイスの製造方法は、本願人の米国特許第5395778号から既知である。このメモリ素子及び多数の同様な素子は、通常ＥＥＰＲＯＭ又は（フラッシュ）ＥＰＲＯＭの名称で広く知られている不揮発性メモリの一部を構成する。このメモリ素子は孤立型とすることができ、その場合半導体デバイスは主としてメモリとこのメモリ用に必要な周辺電子回路とで構成することができる。従って、上述した第１のＭＯＳトランジスタは周辺回路のトランジスタにより構成することができるが、メモリ半導体と共にメモリセルを構成する選択トランジスタにより構成することもできる。特に限定されるものではないが、本発明が特に重要になる別の例において、メモリは埋込形成することができ、半導体デバイスは組み込まれている不揮発性メモリを有する集積化した信号処理回路とすることができる。このような回路を製造するためには、信号処理部分（以後、ロジックと称する）のメモリのための数個の付加的な処理工程を含む標準のＣＭＯＳプロセスが広く用いられる。一般的に知られているように、情報は、フローティングゲートに蓄積されトランジスタの閾値電圧を規定する電荷の形態として書込まれる。制御電極に適切な電圧を印加すれば、トランジスタが導通するか否かが確認されるので、情報を読み出すことができる。
上記米国特許第5395778号は、フローティングゲート及び制限電極が、ロジックゲートを形成するために必要なポリ堆積が２個の工程で行なわれる分割ポリプロセスにより形成されるプロセスについて記載している。第１の工程において、ロジック用の第１の部分層がフローティングゲートのポリ層と共に形成され、次にこの層に層間誘電体が形成される。第２の工程において、ポリ層の残りの部分がロジックゲート用に形成され、同時に制御電極用のポリがフローティングゲートのポリ層上に層間誘電体により電気的に絶縁されて形成される。
このプロセスにおいて、ロジックのポリ層はメモリの制御電極のポリ層の厚さよりも一層厚い厚さを有し、これはある状況下において欠点となる。すなわち、制御電極及びロジックの絶縁ゲートを同時に規定しエッチングする場合、メモリ部分をオーバエッチングする必要が生ずる。別の欠点は、堆積及び酸化層のエッチバックにより制御電極及び絶縁ゲートの側部にスペーサが形成される場合に生ずるおそれがある。この場合、ポリ層間の厚さの差異の結果としてメモリ部分の酸化層が相対的にエッチングされ過ぎる可能性がある。これにより、既知のサリサイドプロセスにおいてソース及びドレイン領域並びにゲートにシリサイドのコンタクトが形成される場合、短絡（橋絡）が生ずるおそれがある。
本発明の目的は、これらの欠点を少なくともほとんど除去することにある。この目的を達成するため、本発明においては、明細書の冒頭部で述べた型式の半導体デバイスにおいて、前記絶縁ゲートの厚さを、前記フローティングゲートの厚さに等しいか又はそれ以上とすると共に、前記制御電極の厚さに等しいか又は少なくともほぼ等しくしたことを特徴とする。メモリトランジスタの制御電極をＭＯＳロジックトランジスタの絶縁ゲートと同一の厚さにすれば、上述した課題を解消することができる。
絶縁ゲートが単一のポリ層から形成される利点を有する本発明の第１実施例は、フローティングゲート及び絶縁ゲートを、等しい厚さとすると共に共通の第１の堆積したシリコン層から形成し、前記制御電極を第２の堆積したシリコン層から形成することを特徴とする。フローティングゲートの厚さをロジックゲートの厚さから独立して選択することができる利点を有する本発明の第２実施例は、絶縁ゲート及び制御電極が、前記フローティングゲートよりも厚い厚さを有することを特徴とする。本例のポリ層の厚さは薄くすることができるので、得られる構造体は比較的平面的になるので、その後の処理工程において好ましいものとなる。
直列抵抗の小さい利点が得られる本発明による半導体デバイスの別の実施例は、制御電極、絶縁ゲート及びＭＯＳトランジスタのソース領域及びドレイン領域に、シリコンと金属との合金の比較的低オーミックのシリサイドの上側層を設けたことを特徴とする。シリサイドは、好ましくは例えばＴｉ層により自己整列した方法（サリサイド）により形成され、このＴｉ層はシリコンと接触してシリサイドを形成し、酸化物と接触しても変化せず、しかも酸化物の区域おいて選択的に除去することができる。
本発明によれば、明細書の冒頭部で述べた型式の方法において、
前記半導体本体の表面に、第１のＭＯＳトランジスタのための第１のアクティブ領域及び第２のＭＯＳトランジスタのための領域２のアクティブ領域を規定し、
前記第１及び第２のアクティブ領域に電気的に絶縁性の層を設けて第１及び第２のＭＯＳトランジスタのゲート誘電体層をそれぞれ形成し、
前記第１及び第２のアクティブ領域上に前記絶縁層により分離された第１の多結晶又はアモルファスシリコンの層を堆積し、
前記第１のシリコン層上に誘電体層を形成し、
前記第１のシリコン層上に前記誘電体層により分離された第２の多結晶又はアモルファスシリコンの層を堆積し、この第２のシリコン層の厚さを第１のシリコン層の厚さに少なくともほぼ等しくし、
第１のアクティブ領域の第２のシリコン層を除去し、
前記堆積したシリコン層から前記フローティングゲート、制御電極、及び絶縁ゲートを規定することを特徴とする。上述した課題はこの方法により簡単に解消することができる。このプロセスは、第１のポリ層を堆積した後、表面のロジック領域を第１のポリ層でマスクしながら、始めにフローティングゲートを次にメモリトランジスタのソース領域及びドレイン領域を形成し、次に第２の処理工程においてロジック部分を形成するように行うことができる。これにより、米国特許第５３９５７７８号に記載されているプロセスの利点を達成することができ、その内容は本明細書において参考とし記載する。
簡単な方法で小さい直列抵抗を得ることができる本発明による方法の重要な別の実施例は、ＭＯＳトランジスタのソース領域及びドレイン領域、制御電極及び絶縁ゲートに、サリサイド処理によりシリコンと金属との合金のシリサイドの上側層を形成することを特徴とする。
以下添付図面及び実施例を参照して本発明を詳細に説明する。
図１〜８は本発明による半導体デバイスの製造工程における断面を示す。
図９は製造中のデバイスの変形例を示す。
図１〜７に基づき、以下ポリＡ，Ｂ及びＣと称する多結晶シリコンの３個の層を有する集積回路の第１実施例について説明する。第１導電型、本例の場合ｐ形の面２と隣接する表面領域１を有するシリコン本体を用いて処理を開始する。フィールド酸化膜３のパターンにより表面領域１にアクティブ領域を規定し、２個のアクティブ領域を領域４及び５として図示する。アクティブ領域４はメモリセル用のものとし、領域５は以後ＭＯＳＴと称するロジックＭＯＳトランジスタ用のものとする。フィールド酸化膜は例えばシリコン本体の局部酸化のような通常の方法で形成することができ、例えば５５０ｎｍの厚さを有する。酸化工程の後酸化マスクを除去し、所望の場合種々のイオン注入を行うことができ、例えば形成すべきｐチャネルトランジスタ用のｎウエルイオン注入を行う。次の工程において、表面上に例えば１２ｎｍの厚さのシリコン酸化膜の形態のゲート誘電体層６を形成する。本例のゲート誘電体層は、アクティブ領域で同一の厚さを有するが、必ずしもこのようにする必要はない。従って、ＭＯＳＴのゲート酸化膜の厚さはメモリトランジスタのゲート酸化膜の厚さとは異なる。第１の多結晶又はアモルファスシリコン層７、すなわちポリＡは、例えば１５０ｎｍの厚さに堆積する。このポリ層はは堆積中に又は堆積後にｎ形の不純物が添加され、例えばリンを用いてｃｍ3当たり約１．３×１０19原子の濃度で添加する。本例のポリ層７は、酸化からポリ層をマスクする層８により覆われ、この層８はオキシナイトライド層又はシリコン酸化層とナイトライドとの複合層で構成される。次に、フォトレジストマスク９を形成し、ロジックＭＯＳＴのアクティブ領域５を覆うと共にメモリセルのアクティブ領域４のフローティングゲートを規定する。次に、層８及びポリ層７をパターンにエッチングし、これによりフローティングゲート１０をアクティブ領域４に形成する。アクティブ領域５はその全表面にわたってポリ層Ａで覆ったままに維持する。この工程を図１に示す。
この工程でマスク９を除去し、例えばｃｍ2当たり３×１０15の不純物濃度で約６０ｋｅＶのエネルギーで砒素をイオン注入することにより、メモリトランジスタのｎ形ソース領域及びドレイン領域１１及び１２を形成する。所望の場合、例えばＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍａｂｌｅ）メモリの場合、図２に領域１３及び１４として線図的に示すように、領域１１及び１２付近のボロンの背景濃度はｃｍ2当たり１０14の不純物濃度で約２０ｋｅＶのエネルギーでボロンをイオン注入することにより増強することができる。これらのｐ形領域は、図面に示す次の工程では図示しないことにする。フラッシュメモリの場合、この工程においてｐ形領域１３の代わりにソース領域１１の付近に比較的低い濃度の不純物が添加された領域を形成する。次に、熱酸化により酸化層１５をこのポリ層の側部に成長させ、この間にポリ層の上側を層８によりマスクする。図２はこの製造工程におけるデバイスを示す。
次の工程において、層８を除去し、メモリセルのフローティングゲートと制御電極との間の層間ポリ誘電体（ＩＰＤ）を構成する約３５ｎｍの厚さの層１６を形成する。本例では、この層はシリコンオキシナイトライド層とするが、約３５ｎｍの厚さの複合酸化層−窒化層−酸化層（ＯＮＤ）により構成することができるが、変形例として例えば酸化層だけで構成することもできること明らかである。第２のポリ（又はアモルファス）層１７、すなわちポリＢを層１６上に堆積する。この層１７は、第１のポリ層の厚さに等しいか又は少なくともほぼ等しい厚さ、すなわち約１５０ｎｍの厚さを有する。この層１７は、ポリＡの濃度に等しいか又はほぼ等しい濃度でリンをイオン注入することによりｎ形の不純物が添加される。次に、メモリ領域４をフォトマスク１８によりマスクする。この工程を図３に示す。
マスク１８によりマスクされていない位置、すなわちアクティブ領域５のポリ層１７及び層１６を除去し、厚さポリ層１７の厚さに等しいポリ層だけをアクティブ領域に残存させる。次に、フォトマスク１８を除去する。この工程のデバイスを図４に示す。
次の工程において、第３のポリ層１９、すなわちポリＣを堆積し、このポリ層は以前のポリ層の濃度に等しいか又はほぼ等しい濃度のｎ形の不純物が添加されている。本例のポリ層の厚さは同様に１５０ｎｍとし、ポリ層７及び１７の厚さに等しくする。一方、変形例として、ポリ層１９の厚さは異なる値を有することができ、例えば形成されるゲートが適当な抵抗値を有するように選択することもできる。次に、図５に示すように、アクティブ領域４のメモリトランジスタの制御電極を規定し、アクティブ領域５のロジックＭＯＳトランジスタのゲートを規定する新しいフォトマスク２０を形成する。次に、マスクされないポリ層をエッチングにより除去し、（図６）メモリトランジスタの制御電極２１及びロジックＭＯＳＴの絶縁ゲートを形成する。ゲート２１及び２２は等しいか又は少なくともほぼ等しい厚さであるので、この場合異なる厚さの層をエッチングする場合にしばしば必要なオーバエッチングが不要である。この後、再びマスク２０を除去する。
次の工程において、光酸化工程を行ない、ポリゲート２１及び２２の側部を酸化物で覆う。次に、アクティブ領域５にＬＤＤ構造を形成する。次の工程において、ゲート２１及び２２の側部に、例えば酸化層の堆積及びエッチングバックのような既知の方法によりスペーサ２３を形成する。これとの関連において、ゲート電極２１及び２２上のスペーサはほぼ同一の寸法とし、これは次に行なうサリサイドプロセスにおいて重要である。次に、マスクとして作用するスペーサ２３を用いて、ソース領域及びドレイン領域２４及び２５を砒素イオンの注入により形成する。これらの領域は、ＬＤＤ領域２４ａ及び２５ａによりトランジスタのチャネル領域から分離する。このために用いたマスク並びに層１６及びシリコン層６の露光された部分を除去した後、表面上にＴｉの層２６を形成し、これにより図７に示す状態が得られる。図面から明らかなように、Ｔｉ層２６はシリコン本体１及びポリゲート２１及び２２と局部的に接触し、スペーサ２３及びフィールド酸化膜３の区域でシリコン酸化物と局部的に接触する。このＴｉは加熱処理のもとでポリゲート２１，２２上並びにトランジスタのソース及びドレイン領域上においてチタニウムシリサイドを形成し、フィールド酸化膜３上では変化しない。スペーサ２３の側部においては、Ｔｉは、シリコンの拡散によりソース及びドレイン領域並びにゲート電極に近接した部分だけがシリサイドに変化し、残りの部分についてはスペーサはＴｉで覆われる。メモリトランジスタの制御電極及びロジックトランジスタのゲート２２は実際に厚さが等しいので、スペーサ２３も実際に等しい高さに形成され、橋絡するおそれは極めて小さい。残存するＴｉはフィールド酸化膜３及びスペーサ２３の側部から選択的エッチング工程により除去され、選択的エッチングによりＴｉはチタニウムシリサイドよりも速く除去されるので、図８に示す相互に分離された低オーミックのシリサイドコンタクト２７が得られる。
次に、このデバイスについて、１個又は数個の金属層による導電性接続部の形成及びガラス層の形成のような通常の別の処理を行なう。これらの工程は一般的に既知であり、従って詳細な説明はしないことにする。
ここで説明した実施例において、ポリ層Ａからフローティングゲート１０全体を形成しゲート２２を部分的に形成し、これに続いて２個のポリ層、すなわち制御電極２１を（部分的に）形成するポリ層Ｂ及び制御電極２１及びゲート２２の残りの部分を形成するポリ層Ｃを形成した。この実施例は、フローティングゲートの厚さを比較的広い範囲にわたって独立して選択できる利点がある。可能性のある欠点は、制御電極２１及びゲート２２が複合ポリ層で形成されるため、ポリ層間の酸化層によりゲートが空乏化する課題があり、この酸化層はドーピング中に不純物に対する障壁を形成し、ポリの不純物濃度が低くなり過ぎてしまう。この欠点を解消するため、上述した処理プロセスの変形例を図９に基いて説明する。図９に示す工程は、第１のプロセスとしてＴｉ層２６を堆積した図７に示す工程に対応する。
この変形例において、ポリ層Ａの厚さは約３００ｎｍ、すなわち第１実施例の厚さの２倍とする。上述した方法と同様な方法として、メモリトランジスタのフローティングゲートはこのポリ層から形成する。これまでの処理工程及び図４に示す工程は、ロジックトランジスタのアクティブ領域５がポリ層Ａにより覆われている間に行なう。メモリトランジスタの制御電極２１を形成するためのポリ層Ｂも約３００ｎｍの厚さとする。次に、メモリトランジスタの制御電極２１及びロジックトランジスタのゲート２２は、前の実施例（図５）のマスク２０に対応するマスクにより形成する。別の処理工程は前の実施例と同一である。制御電極２１及びゲート２２は等しい厚さであるから、上述したオーバエッチング及び橋絡部の形成の課題を解消し再現性のある方法で処理を行なうことができる。前述した実施例に比べて、フローティングゲート１０の厚さを比較的厚くすることにより平面構造性が低下するか、一般的にはその後の処理工程を若干困難なものにするにすぎない。他方において、図９の構造体は、ゲート空乏化を阻止する利点及びフローティングゲートが大きな側部表面を有する利点を有しているので、オーバラップする制御電極２１とフローティングゲートとの間の容量が比較的大きくなる。
本発明は上述した実施例だけに限定されず、本発明の範囲内において種々の変形が可能である。従って、本発明はシリサイド層を有しない実施例においても多くの利点を達成する。上述した実施例の導電型を反対にすることも可能である。上述したプロセスの第１実施例において、所望の場合、シリコンオキシナイトライド層８を削除することもできる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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