(57)【特許請求の範囲】
【請求項１】
第１導電型のドレイン層と、前記ドレイン層上に配置され、前記第１導電型とは異なる導電型である第２導電型の反対導電領域とを有する半導体基板と、
前記ドレイン層内の一部に配置され、内部に空乏層を形成できるように構成された半導体材料と、
前記半導体基板の前記反対導電領域側から形成され、前記半導体材料に達するゲート孔と、
前記ゲート孔の内周面に位置し、前記ドレイン層と前記反対導電領域とソース領域とに亘って配置されたゲート絶縁膜と、
前記ゲート絶縁膜に密着して前記ゲート孔内に配置され、前記半導体材料と絶縁されたゲート電極膜と、
前記反対導電領域内に形成され、前記ゲート孔に隣接した位置の前記半導体基板の表面に形成された前記第１導電型の前記ソース領域とを有するトランジスタであって、
前記半導体材料は、前記半導体基板の前記反対導電領域側から形成され、前記ドレイン層内部に達する深孔の底部に前記第２導電型の不純物が一様にドープされた前記半導体材料を充填することにより、前記深孔の底部に充填され、
前記ゲート孔は、前記半導体材料の表面と前記深孔の内周面とで形成され、
前記半導体材料内に前記空乏層が形成される際には、前記ドレイン層内は、前記反対導電領域との界面から前記半導体材料の底面の深さまで電界の大きさが均一になるように構成されたことを特徴とするトランジスタ。
【請求項２】
前記半導体材料と前記ゲート電極膜とは、前記ゲート絶縁膜で絶縁されたことを特徴とする請求項１記載のトランジスタ。
【請求項３】
第１導電型のドレイン層と、前記ドレイン層上に配置され、前記第１導電型とは異なる導電型である第２導電型の反対導電領域とを有する半導体基板に、前記反対導電領域側から、前記ドレイン層に達する深孔を形成する工程と、
前記深孔内に、前記深孔の底面から、前記反対導電領域まで達しない深さまで、内部に空乏層を形成できるように構成された前記第２導電型の不純物が一様にドープされた半導体材料を充填する工程と、
前記半導体材料表面から、該半導体材料表面と前記深孔とで構成されるゲート孔の内周面にわたって、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に密着するように、前記ゲート孔内に、前記第１導電型の不純物が拡散されたゲート電極膜を形成する工程と、
前記ゲート孔の周囲の前記半導体基板表面に、第１導電型のソース領域を形成する工程とを有し、前記半導体材料内に前記空乏層が形成される際には、前記ドレイン層内は、前記反対導電領域との界面から前記半導体材料の底面の深さまで電界の大きさが均一になるトランジスタを製造することを特徴とするトランジスタの製造方法。
【請求項４】
前記半導体材料は、前記第２導電型不純物を含有するポリシリコンであることを特徴とする請求項３記載のトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はトランジスタ及びその製造方法に関し、特に、電源回路等に多用されるパワーＭＯＳＦＥＴと、その製造方法に関する。
【０００２】
【従来の技術】
図１２、図１３の符号１０１に、従来のトレンチ型パワーＭＯＳＦＥＴを示す。図１３は、図１２のＸ−Ｘ線断面図である。なお、図１２、１３において、同じ部材については同じ符号で示している。
【０００３】
このパワーＭＯＳＦＥＴ１０１は、図１３に示すように、Ｎ+型シリコン基板１１１上に、Ｎ-型エピタキシャル層からなるドレイン層１１２と、Ｐ型のＰ−body領域１１３とが順次形成されてなる半導体基板を有している。
【０００４】
Ｐ−body領域１１３には、底部がドレイン層１１２まで達する断面が矩形の溝が複数形成され、それぞれが互いに平行になるように配置されている。隣接する溝の間の位置には、Ｐ−body領域１１３の表面から所定深さにＰ+型拡散領域１１６が形成されている。Ｐ+型拡散領域１１６の周囲であって、溝の開口周辺には、Ｐ−body領域１１３の表面からドレイン層１１２に達しない程度の深さまで、Ｎ+型のソース領域１３０が形成されている。
【０００５】
他方、溝の内周面及び底面にはゲート絶縁膜１２４が形成されており、ゲート絶縁膜１２４の表面には、溝内部を充填し、その上端がソース領域１３０の下端よりも上部に位置するようにポリシリコンゲート１２７が形成されている。
【０００６】
ポリシリコンゲート１２７の上部には、ＰＳＧ(Phospho-Silicate Glass)膜１３１が形成され、ＰＳＧ膜１３１と半導体基板の表面とを被覆するようにＡｌからなるソース電極膜１３７が形成されている。ポリシリコンゲート１２７とソース電極膜１３７とは、ＰＳＧ膜１３１によって電気的に絶縁されるようにされている。また、半導体基板の裏面には、ドレイン電極膜１９１が形成されている。
【０００７】
このような構造のパワーＭＯＳＦＥＴ１０１では、ソース電極膜１３７とドレイン層１１２との間に高電圧を印加した状態で、ポリシリコンゲート１２７とソース領域１３０との間に閾値電圧以上の電圧を印加すると、ゲート絶縁膜１２４とＰ−body領域１１３との界面に反転層が形成され、その反転層を通ってドレインからソースに電流が流れる。
【０００８】
図１３のグラフの横軸(Ｅ)は電界強度の大きさを示しており、縦軸(ｙ)は、図１３に示したパワーＭＯＳＦＥＴ１０１のソース領域１３０の表面を原点とし、その原点からＮ+型シリコン基板１１１に垂直に達する線分上の位置を示している。
【０００９】
図１３のＹ−Ｙ線は、ソース領域１３０内の一点から、Ｐ+型拡散領域１１６を通らず、Ｐ−body領域１１３とドレイン層１１２とを通ってＮ+型シリコン基板１１１に垂直に達する線分を示しており、図１３中の折れ線(ｂ)は、そのＹ−Ｙ線上の位置と電界強度の関係を示すグラフである。
【００１０】
電界強度Ｅは図１３に示すようにＰ−body領域１１３とドレイン層１１２とで形成されるｐｎ接合の部分で強い電界が集中的に加わる。電界強度を小さくして、十分な耐圧を確保するためには、ドレイン層１１２の濃度を低くし、空乏層を広がりやすくすればよいが、その場合には、パワーＭＯＳＦＥＴ１０１の導通抵抗が増大してしまうという問題が生じていた。
【００１１】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、本発明のトランジスタの耐圧が従来と同じ耐圧である場合に、トランジスタの導通抵抗ＲONを従来に比して小さくすることが可能となる技術を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、トランジスタであって、第１導電型のドレイン層と、前記ドレイン層上に配置され、前記第１導電型とは異なる導電型である第２導電型の反対導電領域とを有する半導体基板と、前記ドレイン層内の一部に配置され、内部に空乏層を形成できるように構成された半導体材料と、前記半導体基板の前記反対導電領域側から形成され、前記半導体材料に達するゲート孔と、前記ゲート孔の内周面に位置し、前記ドレイン層と前記反対導電領域とソース領域とに亘って配置されたゲート絶縁膜と、前記ゲート絶縁膜に密着して前記ゲート孔内に配置され、前記半導体材料と絶縁されたゲート電極膜と、前記反対導電領域内に形成され、前記ゲート孔に隣接した位置の前記半導体基板の表面に形成された前記第１導電型の前記ソース領域とを有するトランジスタであって、前記半導体材料は、前記半導体基板の前記反対導電領域側から形成され、前記ドレイン層内部に達する深孔の底部に前記第２導電型の不純物が一様にドープされた前記半導体材料を充填することにより、前記深孔の底部に充填され、前記ゲート孔は、前記半導体材料の表面と前記深孔の内周面とで形成され、前記半導体材料内に前記空乏層が形成される際には、前記ドレイン層内は、前記反対導電領域との界面から前記半導体材料の底面の深さまで電界の大きさが均一になるように構成されたことを特徴とする。
請求項２記載の発明は、請求項１記載のトランジスタであって、前記半導体材料と前記ゲート電極膜とは、前記ゲート絶縁膜で絶縁されたことを特徴とする。
請求項３記載の発明は、トランジスタの製造方法であって、第１導電型のドレイン層と、前記ドレイン層上に配置され、前記第１導電型とは異なる導電型である第２導電型の反対導電領域とを有する半導体基板に、前記反対導電領域側から、前記ドレイン層に達する深孔を形成する工程と、前記深孔内に、前記深孔の底面から、前記反対導電領域まで達しない深さまで、内部に空乏層を形成できるように構成された前記第２導電型の不純物が一様にドープされた半導体材料を充填する工程と、前記半導体材料表面から、該半導体材料表面と前記深孔とで構成されるゲート孔の内周面にわたって、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に密着するように、前記ゲート孔内に、前記第１導電型の不純物が拡散されたゲート電極膜を形成する工程と、前記ゲート孔の周囲の前記半導体基板表面に、第１導電型のソース領域を形成する工程とを有し、前記半導体材料内に前記空乏層が形成される際には、前記ドレイン層内は、前記反対導電領域との界面から前記半導体材料の底面の深さまで電界の大きさが均一になるトランジスタを製造することを特徴とする。
請求項４記載の発明は、請求項３記載のトランジスタの製造方法であって、前記半導体材料は、前記第２導電型不純物を含有するポリシリコンであることを特徴とする。
【００１３】
本発明のトランジスタによれば、ゲート電極が内部に充填されたゲート孔の下方には、不純物を含むポリシリコンが配置されている。
このため、空乏層はゲート電極下方のポリシリコン内にまで形成され、反対導電型領域から、ドレイン層内でポリシリコンの底面が位置する深さまでは、空乏層が広がり、半導体基板内部での深さ方向の電界強度が一定になる。このため、ある深さに集中的に強い電界が加わるということがないので、電界強度は従来に比して小さくなる。これにより、従来に比してトランジスタの耐圧が高くなる。
【００１４】
従って、従来のように高い耐圧を確保するために、ドレイン層の不純物濃度を低くする必要がないので、ドレイン層の不純物濃度を従来に比して高くすることができ、トランジスタの導通抵抗を小さくすることが可能になる。
【００１５】
また、本発明の別のトランジスタによれば、内部に空乏層が形成できる半導体材料が、深孔の底部に充填されており、ゲート電極は、半導体材料表面と、深孔の内周面とで構成されるゲート孔内に充填されている。
【００１６】
このため、空乏層は、反対導電型領域から、半導体材料の底面が位置する深さまで広がり、半導体基板内部での深さ方向の電界強度が一定になる。
さらに、本発明のトランジスタの製造方法によれば、深孔を形成した後に、その深孔の底部に、空乏層が内部に形成可能な半導体材料を充填させ、半導体材料表面と、該半導体表面と深孔の内周面とで構成されるゲート孔の内周面にゲート絶縁膜を形成し、ゲート絶縁膜と密着するように、ゲート孔内にゲート電極膜を形成している。
【００１７】
このため、ポリシリコン層とゲート電極膜とを、ゲート絶縁膜で絶縁した状態で、ゲート電極膜の下方にポリシリコン層を容易に形成することができるので、空乏層をこのポリシリコン層内に形成して、ドレイン層内部での電界強度を均一にすることができる。
【００１８】
【発明の実施の形態】
以下で図面を参照し、本発明の実施の形態について説明する。
まず、図１(ａ)乃至図７(ｕ)を参照して、本発明の実施形態のトレンチ型パワーＭＯＳＦＥＴの製造方法について説明する。なお、図中で、同じ部材については、同じ符号で示している。
【００１９】
まず、抵抗率が０．００３Ω・cmのＮ+シリコン基板１１の表面上に、厚み１８．２μｍのＮ-型エピタキシャル層からなるドレイン層１２を形成し、熱酸化処理をして、ドレイン層１２の全表面にSiO2膜４５を成膜した後、そのSiO2膜４５を介してドレイン層１２内部にボロンイオン(Ｂ+)を注入すると、ドレイン層１２内部の表面近くにＰ型注入層４１が形成される(図１(ａ))。次いで、熱処理するとＰ型注入層がドレイン層１２内に拡散し、ドレイン層１２の表面から１．２μｍの深さまで、Ｐ型のＰ−body領域１３が形成される(図１(ｂ))。
【００２０】
次いで、その表面に、細長の開口１５が所定間隔をおいて互いに平行になるように複数形成されたレジスト膜１４を形成し(図１(ｃ))、その開口１５から、Ｐ−body領域１３内にボロンイオン(Ｂ+)を注入すると、細長のＰ+型注入層１９が複数形成される(図２(ｄ))。
【００２１】
次に、レジスト膜１４を除去し、熱処理するとＰ+型注入層１９がＰ−body領域１３内で拡散し、Ｐ−body領域１３の表面から、１．０μｍ程度の深さに、細長のＰ+型拡散領域１６が複数形成される(図２(ｅ))。これらのＰ+型拡散領域１６は互いに平行になるように配置されている。
【００２２】
その後、全面にＣＶＤ法でSiO2膜１７を成膜する(図２(ｆ))。次いで、互いに隣接するＰ+型拡散領域１６の間の位置に、細長の開口２５が形成されたレジスト膜１８をSiO2膜１７の表面に形成する(図３(ｇ))。
【００２３】
次に、レジスト膜１８をマスクにしてSiO2膜１７をエッチングして、Ｐ−body領域１３の表面を露出させる(図３(ｈ))。その後、レジスト膜１８を除去し、SiO2膜１７をマスクにしてＰ−body領域１３及びドレイン層１２をエッチングすると、SiO2膜１７からＰ−body領域１３を貫通してドレイン層１２まで達する断面が矩形で細長の深孔２０が複数形成される(図３(ｉ))。これらの深孔２０は、互いに平行になるように半導体基板上に位置し、かつＰ+型拡散領域１６とは接しないように配置されている。また、深孔２０の底面は、ドレイン層１２の上端より下方に位置し、半導体基板の表面から１２μｍの深さに位置するようになっている。
【００２４】
次いで、SiO2膜１７の表面から深孔２０の内部にわたって、ボロンイオンがドープされたポリシリコン薄膜２１を堆積させると、深孔２０内部は、形成されたポリシリコン薄膜２１で充填される(図４(ｊ))。
【００２５】
次に、ポリシリコン薄膜２１のエッチングを所定時間行い、半導体基板上のポリシリコン薄膜２１を除去すると共に、深孔２０内にはポリシリコン薄膜２１が残存した状態になるまでエッチングを行う。こうして深孔２０内に残存したポリシリコン薄膜により、本発明の半導体材料２２が構成される(図４(ｋ))。この半導体材料２２は細長で複数形成され、互いに平行になるように配置される。また、半導体材料２２の表面は、ドレイン層１２の表面よりも下方に位置しており、実際には半導体基板表面から１．６μｍの深さに位置している。この状態で、半導体材料２２の表面と、深孔２０の内周面とで形成される孔により、本発明のゲート孔２３が構成される。このゲート孔２３は、深孔２０と同様に、細長に形成されることになる。この状態ではゲート孔２３内周面には、シリコンが露出し、底面では半導体材料２２の表面が露出している。
【００２６】
次に、熱酸化処理を行うと、半導体基板のシリコンが露出した部分及びゲート孔２３内に露出する半導体材料２２が酸化され、ゲート孔２３の内周面から半導体材料２２の表面にわたって、ゲート絶縁膜２４が成膜される(図４(ｌ))。
【００２７】
次いで、SiO2膜１７の表面からゲート孔２３の内部にわたって、リンイオンがドープされたポリシリコン薄膜２６を堆積させると、ゲート孔２３内部は、形成されたポリシリコン薄膜２６で充填される(図５(ｍ))。
【００２８】
次に、ポリシリコン薄膜２６のエッチングを所定時間行い、SiO2膜１７上のポリシリコン薄膜２１が完全に除去され、ゲート孔２３内に残存した状態でエッチングを終了させる。以下ではゲート孔２３内に残存したポリシリコン薄膜をポリシリコンゲートと称し、符号２７に示す(図５(ｎ))。このポリシリコンゲート２７は細長であって、複数形成され、それぞれが互いに平行になるように配置されており、その底面は、ドレイン層１２の表面よりも下方に位置している。
【００２９】
次いで、SiO2膜１７をエッチング・除去してＰ−body領域１３の表面を露出し(図５(ｏ))、その後、Ｐ+型拡散領域１６の短辺の中央位置に位置し、かつ長手方向に沿って延設され、細長の開口４７が形成されたレジスト膜２８を形成する(図６(ｐ))。これらの開口４７からは、Ｐ+型拡散領域１６とＰ−body領域１３の一部が露出している。
【００３０】
その後、レジスト膜２８をマスクにして、Ｐ−body領域１３表面に砒素イオン(Ａｓ+)を注入すると、開口４７から露出するＰ+型拡散領域１６とＰ−body領域１３の一部にＮ+型注入層３９が形成される(図６(ｑ))。
【００３１】
次いでレジスト膜２８を除去し、熱処理を行うと、Ｎ+型注入層３９がＰ−body領域１３内で拡散され、ゲート孔２３周辺のＰ−body領域１３の表面から深さ方向にＮ+型不純物拡散層からなる細長のソース領域３０が複数形成される(図６(ｒ))。これらのソース領域３０は、細長のＰ+型拡散領域１６の両側に、その長辺を被覆するように互いに平行に配置されている。
【００３２】
次に、半導体基板全面にＰＳＧ膜３１を成膜した後に、レジスト膜３２を形成し、レジスト膜３２をパターニングして、Ｐ+型拡散領域１６及びソース領域３０の一部が露出する細長の開口３５を複数形成する(図７(ｓ))。
【００３３】
その後、レジスト膜３２をマスクにしてＰＳＧ膜３１をエッチング・除去し、ＰＳＧ膜３１を細長に形成するとともに、Ｐ+型拡散領域１６とソース領域３０の一部を露出させる(図７(ｔ))。次いで、全面にＡｌ薄膜を蒸着法で形成し、ソース電極膜３７を形成した後、基板裏面に銅とニッケルとの合金薄膜を蒸着法で形成し、ドレイン電極膜９３を成膜することにより、図７(ｕ)に示すようなパワーＭＯＳＦＥＴが形成される。
【００３４】
このような構造のパワーＭＯＳＦＥＴ１では、ソース電極膜３７とドレイン層１２との間に高電圧を印加した状態で、ポリシリコンゲート２７とソース領域３０との間に閾値電圧以上の電圧を印加すると、ゲート絶縁膜２４とＰ−body領域１３の界面に反転層が形成され、その反転層を通ってドレインからソースに電流が流れる。
【００３５】
図８(ｂ)のグラフの横軸(Ｅ)は電界強度の大きさを示しており、縦軸(ｙ)は、図８(ｂ)に示したパワーＭＯＳＦＥＴ１のソース領域３０の表面を原点とし、その原点からＮ+型シリコン基板１１に垂直に達する線分上の位置を示している。
【００３６】
図８(ｂ)のＢ−Ｂ線は、ソース領域３０内の一点から、Ｐ+型拡散領域１６を通らず、Ｐ−body領域１３とドレイン層１２とを通ってＮ+型シリコン基板１１に垂直に達する線分を示しており、図８(ｂ)中の折れ線(ａ)は、そのＢ−Ｂ線上の位置と電界強度の関係を示すグラフである。
【００３７】
本実施形態のパワーＭＯＳＦＥＴ１では、ポリシリコンゲート２７の下方にゲート絶縁膜２４を介して半導体材料２２が配置されているので、ポリシリコンゲート２７の下方の半導体材料２２内にも空乏層が形成される。これにより、Ｐ−body領域１３とドレイン層１２との界面から、半導体材料２２の底面までの電界強度Ｅは、図８(ｂ)に示すように一定になる。
【００３８】
このため、従来のように集中的に強度の強い電界が加わらず、従来構造のパワーＭＯＳＦＥＴと同じ電圧を印加した場合には、Ｐ−body領域１３とドレイン層１２との界面から、半導体材料２２の底面までには、従来に比して小さい電界強度の電界が加わるので、従来に比して耐圧が高くなる。
【００３９】
こうして耐圧が高くなることにより、従来と異なり、十分な耐圧を確保するためにドレイン層１２の不純物濃度を低くしなくともよく、従来に比してドレイン層１２の不純物濃度を高くすることができる。従って、従来に比して、パワーＭＯＳＦＥＴ１の導通抵抗ＲONを小さくすることができる。
【００４０】
パワーＭＯＳＦＥＴ１の平面図を図８(ａ)に示す。なお、図８(ａ)にはソース電極膜３７は図示していない。半導体基板上には、ストライプ状のＰＳＧ膜３１が所定間隔をおいて互いに平行になるように複数本形成され、互いに隣接するＰＳＧ膜３１の間の位置には、ストライプ状のＰ+型拡散領域１６が形成されており、Ｐ+型拡散領域１６の両側には、ソース領域３０が形成されるように配置されている。
【００４１】
なお、本実施形態のパワーＭＯＳＦＥＴ１は、図８(ａ)に示すように平面にストライプ状の拡散層が形成されたものとしているが、本発明のトランジスタの平面構造は図８(ａ)の構造に限らず、例えば図９(ａ)の符号５１に示すように、ゲート孔２３を網目状に形成して、格子状のゲート電極２７を形成し、ゲート電極２７で囲まれた各領域内に、矩形形状のソース領域３０を形成し、各ソース領域３０の中心に、矩形のＰ+型拡散領域１６が形成されるような構成としてもよい。
【００４２】
また、図９(ｂ)の符号７１にその平面構造を示すように、一直線上に並んだ矩形のゲート孔中にポリシリコンゲート２７を埋め込み、各ポリシリコンゲート２７上に、ポリシリコンからなるストライプ状のゲート電極配線層３１を形成し、ゲート電極配線層３１の両側に、ストライプ状のソース領域３０を配置し、互いに隣接する各ソース領域３０の間に、ストライプ状のＰ+型拡散領域１６を形成するような構成としてもよい。
【００４３】
図１０(ａ)は、図９(ｂ)のＣ−Ｃ線断面図であり、図１０(ｂ)は、図９(ｃ)のＤ−Ｄ線断面図である。このように、各ポリシリコンゲート２７は、その上に直線上に設けられたゲート電極配線層３１で互いに接続されているので、ゲート電極配線層３１に電圧を印加することで、全てのポリシリコンゲート２７に電圧を印加することができる。
【００４４】
さらに、本実施形態のトランジスタとしてパワーＭＯＳＦＥＴについて説明しているが、本発明はこれに限らず、例えば、図１１に示すように、Ｎ型のシリコン基板１１に代えてＰ+型のシリコン基板１１′を用いることで構成されるＩＧＢＴ(Insulated gate bipolar transistor)９１にも適用可能である。
【００４５】
なお、本実施形態では、Ｎ型を第１導電型とし、Ｐ型を第２導電型としており、Ｐ型ボディ領域１５と、Ｐ+型拡散領域２４とで、本発明の反対導電領域の一例を構成しているが、本発明はこれに限らず、Ｐ型を第１導電型とし、Ｎ型を第２導電型としてもよい。
【００４６】
また、ソース電極膜３７としてＡｌ膜を用いているが、本発明はこれに限らず、例えば銅膜などを用いてもよい。
さらに、ドレイン層１２をエピタキシャル成長で形成しているが、本発明のドレイン層１２の形成方法はこれに限らず、表面拡散で形成してもよい。
【００４７】
また、上述の実施形態ではいずれも半導体基板としてシリコン基板を用いているが、本発明の半導体基板はこれに限らず、例えばＳｉＣ等の基板に適用してもよい。
【００４８】
さらに、本実施形態では、半導体材料２２として、リンイオン(Ｐ+)がドープされたポリシリコンを用いているが、本発明はこれに限らず、ドレイン層１２に添加された不純物とは逆導電型の不純物が添加されたシリコン単結晶としてもよい。
【００４９】
また、ゲート電極膜としてポリシリコンゲートを用いているが、本発明のゲート電極はこれに限らず、メタルゲートに適用してもよい。
さらに、Ｐ−body領域１３を表面拡散で形成しているが、本発明はこれに限らず、例えばエピタキシャル成長で形成してもよい。
【００５０】
また、ゲート絶縁膜１９としてシリコン酸化膜を用いたが、本発明のゲート絶縁膜１９はこれに限らず、例えばシリコン窒化膜を用いてもよいし、シリコン酸化膜とシリコン窒化膜との複合膜を用いてもよい。
【００５１】
【発明の効果】
パワーＭＯＳＦＥＴの耐圧を高くして、導通抵抗を小さくすることができる。
【図面の簡単な説明】
【図１】(ａ)：本発明の一実施形態のパワーＭＯＳＦＥＴの形成工程を説明する断面図
(ｂ)：その続きの工程を説明する断面図
(ｃ)：その続きの工程を説明する断面図
【図２】(ｄ)：その続きの工程を説明する断面図
(ｅ)：その続きの工程を説明する断面図
(ｆ)：その続きの工程を説明する断面図
【図３】(ｇ)：その続きの工程を説明する断面図
(ｈ)：その続きの工程を説明する断面図
(ｉ)：その続きの工程を説明する断面図
【図４】(ｊ)：その続きの工程を説明する断面図
(ｋ)：その続きの工程を説明する断面図
(ｌ)：その続きの工程を説明する断面図
【図５】(ｍ)：その続きの工程を説明する断面図
(ｎ)：その続きの工程を説明する断面図
(ｏ)：その続きの工程を説明する断面図
【図６】(ｐ)：その続きの工程を説明する断面図
(ｑ)：その続きの工程を説明する断面図
(ｒ)：その続きの工程を説明する断面図
【図７】(ｓ)：その続きの工程を説明する断面図
(ｔ)：その続きの工程を説明する断面図
(ｕ)：その続きの工程を説明する断面図
【図８】(ａ)：本発明の一実施形態のパワーＭＯＳＦＥＴの平面図
(ｂ)：本発明の一実施形態のパワーＭＯＳＦＥＴを説明する断面図
【図９】(ａ)：本発明の他の実施形態のパワーＭＯＳＦＥＴの平面図
(ｂ)：本発明のその他の実施形態のパワーＭＯＳＦＥＴを説明する平面図
【図１０】(ａ)：本発明のその他の実施形態のパワーＭＯＳＦＥＴを説明する第１の断面図
(ｂ)：本発明のその他の実施形態のパワーＭＯＳＦＥＴを説明する第２の断面図
【図１１】本発明のＩＧＢＴの一例を説明する断面図
【図１２】従来のパワーＭＯＳＦＥＴを説明する平面図
【図１３】従来のパワーＭＯＳＦＥＴを説明する断面図
【符号の説明】
１……パワーＭＯＳＦＥＴ(トランジスタ)    １１……シリコン基板  １２……ドレイン層    １３……チャネル領域(反対導電領域)      ２２……ポリシリコン層    ２４……ゲート絶縁膜  ２７……ポリシリコンゲート(ゲート電極膜)２８……絶縁膜    ３０……ソース領域
【図１】
0004363736.tif 000002
【図２】
0004363736.tif 000003
【図３】
0004363736.tif 000004
【図４】
0004363736.tif 000005
【図５】
0004363736.tif 000006
【図６】
0004363736.tif 000007
【図７】
0004363736.tif 000008
【図８】
0004363736.tif 000009
【図９】
0004363736.tif 000010
【図１０】
0004363736.tif 000011
【図１１】
0004363736.tif 000012
【図１２】
0004363736.tif 000013
【図１３】
0004363736.tif 000014