(57)【特許請求の範囲】
【請求項１】
半導体基板上の第１領域に設けられたトンネル絶縁膜と、該トンネル絶縁膜を介して電荷が注入される電荷蓄積ゲート電極と、該電荷蓄積ゲート電極への電荷の注入を制御する制御ゲート電極を有する第１絶縁ゲート型電界効果トランジスタを不揮発性記憶素子とし、前記第１領域とは異なる第２領域に設けられた第２絶縁ゲート型電界効果トランジスタを論理回路用素子とする半導体集積回路の製造方法であって、
前記第１領域及び前記第２領域のそれぞれにバッファシリコン酸化膜を形成する工程と、
前記第１領域のバッファシリコン酸化膜を選択的に除去し、前記第１領域において前記半導体基板上に前記バッファシリコン酸化膜の膜厚よりも薄い膜厚の第１シリコン酸化膜を形成し、且つ前記第２領域のバッファシリコン酸化膜の膜厚を増大させる工程と、
窒化処理により、前記第１シリコン酸化膜の全体をオキシナイトライド膜に変化させ、且つ、前記バッファシリコン酸化膜の表面側のみをオキシナイトライド膜に変化させ、窒素原子密度のピーク値が5%以上のオキシナイトライド膜からなる第１ゲート絶縁膜を形成する工程と、
前記第２領域のバッファシリコン酸化膜を選択的に除去し、前記半導体基板の表面を露出し、前記第２領域の前記半導体基板上に第２シリコン酸化膜を形成する工程と、
前記第２シリコン酸化膜に前記第１ゲート絶縁膜の窒素原子密度に比べて低い密度で窒素原子を導入し、窒素原子密度のピーク値が5%未満のオキシナイトライド膜からなる第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜上にp型不純物が導入されたゲート電極を形成する工程と、
を含み、前記第１ゲート絶縁膜を前記第１絶縁ゲート型電界効果トランジスタのトンネル絶縁膜とし、前記第２ゲート絶縁膜を前記第２絶縁ゲート型電界効果トランジスタのゲート絶縁膜とし、前記第２絶縁ゲート型電界効果トランジスタを、pチャネル導電型絶縁ゲート型電界効果トランジスタとすることを特徴とする半導体集積回路の製造方法。
【請求項２】
半導体基板上の第１領域に設けられたトンネル絶縁膜と、該トンネル絶縁膜を介して電荷が注入される電荷蓄積ゲート電極と、該電荷蓄積ゲート電極への電荷の注入を制御する制御ゲート電極を有する第１絶縁ゲート型電界効果トランジスタを不揮発性記憶素子とし、前記第１領域とは異なる第２領域に設けられた第２絶縁ゲート型電界効果トランジスタを論理回路用素子とする半導体集積回路の製造方法であって、
前記第１領域及び前記第２領域のそれぞれにバッファシリコン酸化膜を形成する工程と、
前記第１領域のバッファシリコン酸化膜を選択的に除去し、前記第１領域において前記半導体基板上に前記バッファシリコン酸化膜の膜厚よりも薄い膜厚の第１シリコン酸化膜を形成し、且つ前記第２領域のバッファシリコン酸化膜の膜厚を増大させる工程と、
窒化処理により、前記第１シリコン酸化膜の全体をオキシナイトライド膜に変化させ、且つ、前記バッファシリコン酸化膜の表面側のみをオキシナイトライド膜に変化させ、窒素原子密度のピーク値が5%以上のオキシナイトライド膜からなる第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上及び前記バッファシリコン酸化膜上に電荷蓄積ゲート電極を形成し、更に、前記電荷蓄積ゲート電極上に中間ゲート絶縁膜を形成する工程と、
前記第２領域のバッファシリコン酸化膜を、前記電荷蓄積ゲート電極及び前記中間ゲート絶縁膜と共に選択的に除去し、前記半導体基板の表面を露出し、前記第２領域の前記半導体基板上に第２シリコン酸化膜を形成する工程と、
前記第２シリコン酸化膜に前記第１ゲート絶縁膜の窒素原子密度に比べて低い密度で窒素原子を導入し、窒素原子密度のピーク値が5%未満のオキシナイトライド膜からなる第２ゲート絶縁膜を形成する工程と、
前記中間ゲート絶縁膜上にp型不純物が導入された制御ゲート電極を形成し、前記第２ゲート絶縁膜上に前記制御ゲート電極と同一製造工程で前記p型不純物が導入されたゲート電極を形成する工程と、
を含み、前記第１ゲート絶縁膜を前記第１絶縁ゲート型電界効果トランジスタのトンネル絶縁膜とし、前記第２ゲート絶縁膜を前記第２絶縁ゲート型電界効果トランジスタのゲート絶縁膜とし、前記第２絶縁ゲート型電界効果トランジスタを、pチャネル導電型絶縁ゲート型電界効果トランジスタとすることを特徴とする半導体集積回路の製造方法。
【請求項３】
前記第１ゲート絶縁膜を形成する工程は、前記第１シリコン酸化膜をNH３雰囲気中でアニールする工程であり、前記第２ゲート絶縁膜を形成する工程は、前記第２シリコン酸化膜をN２O雰囲気中でアニールする工程であることを特徴とする請求項１又は２に記載の半導体集積回路の製造方法。
【請求項４】
前記N２O雰囲気中でのアニールする工程の後、更に再酸化処理を行い、前記第２シリコン酸化膜の表面部分及び膜厚方向の中央部分に窒素原子密度のピークを形成することを特徴とする請求項３に記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型電界効果トランジスタを備えた半導体集積回路の製造方法に関する。特に本発明は、それぞれ種類の異なるゲート絶縁膜で構築される複数の絶縁ゲート型電界効果トランジスタを同一基板上に搭載した半導体集積回路の製造方法に関する。さらに詳細には、本発明は、少なくとも不揮発性記憶回路及び論理回路を同一基板上に搭載した半導体集積回路の製造方法に関する。
【０００２】
【従来の技術】
記憶情報の書き換えが自由に行えしかも高集積化を実現することができる不揮発性記憶回路と論理回路とを同一基板上に集積化した半導体集積回路の開発が進められている。
【０００３】
不揮発性記憶回路を構築する不揮発性記憶素子は、２層ゲート電極構造の場合、電荷蓄積ゲート電極（フローティングゲート電極）及び制御ゲート電極（コントロールゲート電極）を有する絶縁ゲート型電界効果トランジスタ（MOSFET:Metal Oxide Semiconductor Field Effect Transistor）で構成される。電荷蓄積ゲート電極はチャネル形成領域（半導体基板又はウエル領域）上に形成されたトンネル絶縁膜上に配設される。制御ゲート電極は電荷蓄積ゲート電極上に形成された中間ゲート絶縁膜上に配設される。
【０００４】
トンネル絶縁膜には熱酸化法で形成された純粋なシリコン酸化膜（SiO２）が一般的に使用される。最近のトンネル絶縁膜には、熱窒化法で形成され、シリコン酸化膜に窒素原子が導入されたオキシナイトライド膜が使用される傾向にある。この種のトンネル絶縁膜においては、FN（Fowler-Nordheim）ストレスによって生成されるホールトラップの原因となるシリコン酸化膜の未結合手を予め窒素原子で埋めてしまい、例えば定電流の流し込みにおける電流変動量を純粋なシリコン酸化膜（トンネル絶縁膜）に比べて減少させることができる。すなわち、不揮発性記憶素子においては、トンネル絶縁膜にオキシナイトライド膜を使用することで、情報書込み後や情報消去後の電荷保持特性を向上させることができる特徴が得られる。
【０００５】
一方、論理回路は低消費電力化に好適な相補型MOSFETで構築される。相補型MOSFETのnチャネルMOSFET、pチャネルMOSFETはいずれもチャネル形成領域上にゲート絶縁膜を介在させてゲート電極を配設する。ゲート絶縁膜には熱酸化法で形成された純粋なシリコン酸化膜が使用される。
【０００６】
最近の相補型MOSFETにおいては、微細化に伴いゲート絶縁膜が薄膜化される傾向にあり、さらに微細化に伴い発生する短チャネル効果を抑制するためにデュアルゲート（dual gate）電極構造が採用される傾向にある。デュアルゲート電極構造とは、nチャネルMOSFETのゲート電極の導電型をn型に設定し、pチャネルMOSFETのゲート電極の導電型をp型に設定したゲート電極構造である。ゲート電極のn型の設定には例えばAs（砒素）が使用され、p型の設定にはB（硼素）が使用される。AsはnチャネルMOSFETのソース領域及びドレイン領域を形成するn型不純物であり、ソース領域及びドレイン領域の形成工程と同時にゲート電極にAsを導入することができるので、製造工程数を増加させることなくn型のゲート電極を形成することができる。同様に、BはpチャネルMOSFETのソース領域及びドレイン領域を形成するp型不純物であり、ソース領域及びドレイン領域の形成工程と同時にゲート電極にBを導入することができるので、製造工程数を増加させることなくp型のゲート電極を形成することができる。
【０００７】
ところが、この種のデュアルゲート電極構造においては、拡散速度の速いBがゲート絶縁膜中を突き抜けてチャネル形成領域に拡散され、閾値電圧を変動させてしまう、B突き抜けが生じやすい。特に、ゲート絶縁膜の薄膜化はB突き抜けを助長してしまう。このような技術的な課題を解決するために、少なくとも表面層にBの拡散を防止する緻密なオキシナイトライド層を形成したゲート絶縁膜の使用が検討されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、前述の不揮発性記憶回路及び論理回路を搭載した半導体集積回路においては、以下の点について配慮がなされていない。
【０００９】
（１）不揮発性記憶回路においては、未結合手の減少割合を大きくし電荷保持特性を向上させるために、不揮発性記憶素子のトンネル絶縁膜には膜厚方向全域に均一でかつ高い原子密度で窒素原子を導入することが好ましい。一方、不揮発性記憶素子においては電荷蓄積ゲート電極及び制御ゲート電極の２層のゲート電極層が、論理回路の相補型MOSFETにおいては１層のゲート電極層がそれぞれ必要で、単純に合計３層のゲート電極層を形成した場合には製造工程数が増大し、製造上の歩留まりを低下させてしまう。そこで、不揮発性記憶素子の電荷蓄積ゲート電極を予め形成し、この後に不揮発性記憶素子の制御ゲート電極と相補型MOSFETのゲート電極とを同一製造工程で形成し、合計２層のゲート電極層を形成する製造プロセスが採用されている。
【００１０】
しかしながら、このような半導体集積回路の製造プロセスにおいては、窒素原子密度の高いトンネル絶縁膜を不揮発性記憶素子、相補型MOSFETのそれぞれの形成領域に形成した後に、相補型MOSFETの形成領域のトンネル絶縁膜を取り除くことが行われるが、トンネル絶縁膜とその下地半導体基板又はウエル領域との間の界面にトンネル絶縁膜中の窒素原子と下地のシリコン原子との化合によるシリコン窒化膜が生成され、このシリコン窒化膜を確実に剥離することができない。このため、相補型MOSFETにおいて、膜質の良質なゲート絶縁膜を形成することができなかった。
【００１１】
（２）相補型MOSFETの形成領域においてトンネル絶縁膜を確実に剥離するためにはトンネル絶縁膜の窒素原子密度を低く設定すればよいが、逆に不揮発性記憶素子のトンネル絶縁膜としては未結合手が増加してしまうので、不揮発性記憶素子の電荷保持特性が低下してしまう。
【００１２】
（３）合計２層のゲート電極層を形成する製造プロセスとしては、不揮発性記憶素子の電荷蓄積ゲート電極と相補型MOSFETのゲート電極とを同一製造工程で形成し、この後に不揮発性記憶素子の制御ゲート電極を形成する別の製造プロセスが考えられる。しかしながら、相補型MOSFETにおいてはゲート電極の形成前にチャネル形成領域に閾値電圧調節用不純物が導入されており、この不純物の導入後に例えば不揮発性記憶素子の中間ゲート絶縁膜の形成工程などの高温アニール工程が組み込まれるので、不純物に必要以上の引き延ばし拡散が加わる。さらに、前述のようにデュアルゲート電極構造においてはpチャネルMOSFETのゲート電極中に導入されたBの拡散がより一層助長され、B突き抜けがより顕著になってしまう。このため、相補型MOSFET、特にpチャネルMOSFETの閾値電圧の制御が非常に難しくなってしまうという問題があった。
【００１３】
本発明は上記課題を解決するためになされたものである。従って、本発明の目的は、不揮発性記憶素子で構築される不揮発性記憶回路と、相補型絶縁ゲート型電界効果トランジスタ（MISFET:Metal Insulator Semiconductor Field Effect Transistor）で構築される論理回路とを同一半導体基板に搭載した半導体集積回路において、不揮発性記憶素子のトンネル絶縁膜の窒素原子密度を相補型MISFETのゲート絶縁膜の窒素原子密度より高くし、これにより、不揮発性記憶回路を構築する不揮発性記憶素子の情報保持特性（電荷保持特性）を向上させると同時に、相補型MISFETのpチャネルMISFETの閾値電圧の安定化と駆動力の向上を可能とする半導体集積回路の製造方法を提供することである。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、この発明の第１の特徴は、半導体基板上の第１領域に設けられたトンネル絶縁膜と、このトンネル絶縁膜を介して電荷が注入される電荷蓄積ゲート電極と、この電荷蓄積ゲート電極への電荷の注入を制御する制御ゲート電極を有する第１絶縁ゲート型電界効果トランジスタを不揮発性記憶素子とし、第１領域とは異なる第２領域に設けられた第２絶縁ゲート型電界効果トランジスタを論理回路用素子とする半導体集積回路の製造方法であって、（１）半導体上の第１領域、この第１領域とは異なる第２領域のそれぞれにバッファシリコン酸化膜を形成する工程と、（２）第１領域のバッファシリコン酸化膜を選択的に除去し、この第１領域において半導体上にバッファシリコン酸化膜の膜厚よりも薄い膜厚の第１シリコン酸化膜を形成し、且つ第２領域のバッファシリコン酸化膜の膜厚を増大させる工程と、（３）窒化処理により、第１シリコン酸化膜の全体をオキシナイトライド膜に変化させ、且つ、バッファシリコン酸化膜の表面側のみをオキシナイトライド膜に変化させ、窒素原子密度のピーク値が5%以上のオキシナイトライド膜からなる第１ゲート絶縁膜を形成する工程と、（４）第２領域のバッファシリコン酸化膜を選択的に除去し、半導体基板の表面を露出し、第２領域の半導体基板上に第２シリコン酸化膜を形成する工程と、（５）第２シリコン酸化膜に第１ゲート絶縁膜の窒素原子密度に比べて低い密度で窒素原子を導入し、窒素原子密度のピーク値が5%未満のオキシナイトライド膜からなる第２ゲート絶縁膜を形成する工程と、（６）第２ゲート絶縁膜上にp型不純物が導入されたゲート電極を形成する工程と、を含み、第１ゲート絶縁膜を第１絶縁ゲート型電界効果トランジスタのトンネル絶縁膜とし、第２ゲート絶縁膜を第２絶縁ゲート型電界効果トランジスタのゲート絶縁膜とし、第２絶縁ゲート型電界効果トランジスタを、pチャネル導電型絶縁ゲート型電界効果トランジスタとすることを特徴とする半導体集積回路の製造方法であることである。
【００１５】
この発明の第２の特徴は、半導体基板上の第１領域に設けられたトンネル絶縁膜と、このトンネル絶縁膜を介して電荷が注入される電荷蓄積ゲート電極と、この電荷蓄積ゲート電極への電荷の注入を制御する制御ゲート電極を有する第１絶縁ゲート型電界効果トランジスタを不揮発性記憶素子とし、第１領域とは異なる第２領域に設けられた第２絶縁ゲート型電界効果トランジスタを論理回路用素子とする半導体集積回路の製造方法であって、（１）第１領域及び第２領域のそれぞれにバッファシリコン酸化膜を形成する工程と、（２）第１領域のバッファシリコン酸化膜を選択的に除去し、第１領域において半導体基板上にバッファシリコン酸化膜の膜厚よりも薄い膜厚の第１シリコン酸化膜を形成し、且つ第２領域のバッファシリコン酸化膜の膜厚を増大させる工程と、（３）窒化処理により、第１シリコン酸化膜の全体をオキシナイトライド膜に変化させ、且つ、バッファシリコン酸化膜の表面側のみをオキシナイトライド膜に変化させ、窒素原子密度のピーク値が5%以上のオキシナイトライド膜からなる第１ゲート絶縁膜を形成する工程と、（４）第１ゲート絶縁膜上及びバッファシリコン酸化膜上に電荷蓄積ゲート電極を形成し、更に、電荷蓄積ゲート電極上に中間ゲート絶縁膜を形成する工程と、（５）第２領域のバッファシリコン酸化膜を、電荷蓄積ゲート電極及び中間ゲート絶縁膜と共に選択的に除去し、半導体基板の表面を露出し、第２領域の半導体基板上に第２シリコン酸化膜を形成する工程と、（６）第２シリコン酸化膜に第１ゲート絶縁膜の窒素原子密度に比べて低い密度で窒素原子を導入し、窒素原子密度のピーク値が5%未満のオキシナイトライド膜からなる第２ゲート絶縁膜を形成する工程と、（７）中間ゲート絶縁膜上にp型不純物が導入された制御ゲート電極を形成し、第２ゲート絶縁膜上に制御ゲート電極と同一製造工程でp型不純物が導入されたゲート電極をする工程と、を含み、第１ゲート絶縁膜を第１絶縁ゲート型電界効果トランジスタのトンネル絶縁膜とし、第２ゲート絶縁膜を第２絶縁ゲート型電界効果トランジスタのゲート絶縁膜とし、第２絶縁ゲート型電界効果トランジスタを、pチャネル導電型絶縁ゲート型電界効果トランジスタとすることを特徴とする半導体集積回路の製造方法であることである。
【００１６】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の実施の形態について説明する。本発明の第１の実施の形態は、１層ゲート電極構造の不揮発性記憶素子で構築される不揮発性記憶回路と、相補型MISFETで構築される論理回路とを同一半導体基板に搭載した半導体集積回路を説明するものである。図１は本発明の第１の実施の形態に係る半導体集積回路の断面図である。図１に示すように、半導体集積回路は単結晶シリコンからなるp型半導体基板１を主体に構成され、図１中左側のメモリセルアレイ領域には不揮発性記憶回路を構築する不揮発性記憶素子Ｑｍが配設され、図１中右側の周辺領域１には論理回路を構築する相補型MISFETのnチャネルMISFETＱｎが配設され、周辺領域２には相補型MISFETのpチャネルMISFETＱｐが配設される。
【００１７】
第１の実施の形態に係る不揮発性記憶回路は電気的消去型の不揮発性記憶回路（EEPROM）であり、この不揮発性記憶回路の不揮発性記憶素子Ｑｍは２重ウエル構造内に配設される。２重ウエル構造は、半導体基板１の主面部に配設されたn型ウエル領域２と、このn型ウエル領域２の主面部に配設されたp型ウエル領域３１とで構成される。不揮発性記憶素子Ｑｍはp型ウエル領域３１の主面部において素子間分離絶縁膜（フィールド絶縁膜）４で周囲を囲まれた領域内に配設される。素子間分離絶縁膜は第１の実施の形態において基板表面を選択的に酸化して形成したシリコン酸化膜で形成される。
【００１８】
不揮発性記憶素子Ｑｍは、p型ウエル領域３１で形成されるチャネル形成領域、ゲート絶縁膜６０、電荷蓄積ゲート電極７１、トンネル絶縁膜６１、情報となる電荷のトンネル注入領域及び引き抜き領域として使用されるn型半導体領域５１、中間ゲート絶縁膜６２、n型半導体領域で形成された制御ゲート電極５２、ソース領域又はドレイン領域として使用される一対のn型半導体領域８１（図１中には一方のn型半導体領域８１のみを示す。）を備えて構成される。すなわち、不揮発性記憶素子Ｑｍは電荷蓄積ゲート電極７１と制御ゲート電極５２とを有するnチャネルMISFETで構成される。制御ゲート電極５２はp型ウエル領域３１の主面部に配設されたn型半導体領域で形成される。n型半導体領域５１上にはトンネル絶縁膜６１が形成され、制御ゲート電極５２上には中間ゲート絶縁膜６２が形成される。電荷蓄積ゲート電極７１はゲート絶縁膜６０上、トンネル絶縁膜６１上及び中間ゲート絶縁膜６２上に配設される。すなわち、この不揮発性記憶素子Ｑｍは基板上に１層のゲート電極層（電荷蓄積ゲート電極７１）を形成する１層ゲート電極構造で構成される。第１の実施の形態において電荷蓄積ゲート電極７１はn型不純物としてAsが導入された多結晶シリコン膜で形成される。
【００１９】
不揮発性記憶素子Ｑｍのn型半導体領域８１にはデータ線又はソース線として使用される配線１１が電気的に接続される。配線１１は、不揮発性記憶素子Ｑｍ上を被覆する層間絶縁膜９上に配設され、この層間絶縁膜９に形成された接続孔を通してn型半導体領域８１に接続される。
【００２０】
周辺領域１には半導体基板１の主面部においてp型ウエル領域３２が配設され、このp型ウエル領域３２の主面に論理回路を構築するnチャネルMISFETＱｎが配設される。nチャネルMISFETＱｎは、素子間分離絶縁膜４で周囲を囲まれた領域内において、p型ウエル領域３２で形成されるチャネル形成領域、ゲート絶縁膜６４、ゲート電極７４、ソース領域及びドレイン領域として使用される一対のn型半導体領域８４を備えて構成される。詳細な構造を図示していないが、第１の実施の形態に係るnチャネルMISFETＱｎはn型半導体領域８４のチャネル形成領域側が低い不純物密度で形成されたLDD（Lightly Doped Drain）構造で構成される。ゲート電極７４は多結晶シリコン膜で形成され、このゲート電極７４にはデュアルゲート電極構造を実現するためにn型不純物として例えばAsが導入される。nチャネルMISFETＱｎのn型半導体領域８４には配線１４が電気的に接続される。配線１４は、配線１１と同一配線層に形成されており、層間絶縁膜９上に配設され、この層間絶縁膜９に形成された接続孔を通してn型半導体領域８４に接続される。
【００２１】
周辺領域２には半導体基板１の主面部においてn型ウエル領域３３が配設され、このn型ウエル領域３３の主面に論理回路を構築するpチャネルMISFETＱｐが配設される。pチャネルMISFETＱｐは、素子間分離絶縁膜４で周囲を囲まれた領域内において、n型ウエル領域３３で形成されるチャネル形成領域、ゲート絶縁膜６３、ゲート電極７３、ソース領域及びドレイン領域として使用される一対のp型半導体領域８３を備えて構成される。nチャネルMISFETＱｎと同様に、pチャネルMISFETＱｐはp型半導体領域８３のチャネル形成領域側が低い不純物密度で形成されたLDD構造で構成される。ゲート電極７３はnチャネルMISFETＱｎのゲート電極７４と同一ゲート電極層でかつ同一ゲート電極材料で形成される。ゲート電極７３にはデュアルゲート電極構造を実現するためにp型不純物として例えばBが導入される。
【００２２】
pチャネルMISFETＱｐのp型半導体領域８３には配線１３が電気的に接続される。配線１３は、配線１１と同一配線層に形成されており、層間絶縁膜９上に配設され、この層間絶縁膜９に形成された接続孔を通してp型半導体領域８３に接続される。
【００２３】
図２（Ａ）は不揮発性記憶素子Ｑｍのトンネル絶縁膜６１の窒素原子密度を示す図、図２（Ｂ）はnチャネルMISFETＱｎのゲート絶縁膜６４、pチャネルMISFETＱｐのゲート絶縁膜６３のそれぞれの窒素原子密度を示す図である。図２（Ａ）において、横軸はトンネル絶縁膜６１の膜厚を示し、縦軸はトンネル絶縁膜６１中に導入された窒素原子の原子パーセントを示す。不揮発性記憶素子Ｑｍのトンネル絶縁膜６１はシリコン酸化膜（SiO２膜）に窒素原子が導入されたオキシナイトライド（SiNO）膜で形成され、同図２（Ａ）に示すようにトンネル絶縁膜６１には膜上面から膜下面に向かって膜厚方向に高い密度でほぼ均一に窒素原子が導入される。第１の実施の形態においてトンネル絶縁膜６１の窒素原子密度のピーク値は5%以上に設定されており、このような高い窒素原子密度を有するトンネル絶縁膜６１においてはホールトラップの原因となるシリコン酸化膜の未結合手を大幅に減少させることができる。
【００２４】
一方、図２（Ｂ）において、横軸はnチャネルMISFETＱｎのゲート絶縁膜６４又はpチャネルMISFETＱｐのゲート絶縁膜６３の膜厚を示し、縦軸はゲート絶縁膜６４又は６３中に導入された窒素原子の原子パーセントを示す。ゲート絶縁膜６４、６３はいずれもシリコン酸化膜の少なくとも表面部分に窒素原子が導入されたオキシナイトライド膜で形成される。第１の実施の形態においてゲート絶縁膜６４、６３のそれぞれの窒素原子密度のピークは表面部分及び中央部分に設定され、窒素原子密度のピーク値は5%未満に設定される。このゲート絶縁膜６４、６３のそれぞれの窒素原子密度のピーク値はトンネル絶縁膜６１の窒素原子密度のピーク値よりも低く設定される。窒素原子密度の平均値についても同様であり、ゲート絶縁膜６４、６３のそれぞれの窒素原子密度の平均値はトンネル絶縁膜６１の窒素原子密度の平均値よりも低く設定される。この少なくとも膜上面部に高い窒素原子密度を有する、特にpチャネルMISFETＱｐのゲート絶縁膜６３においては、ゲート電極７３に導入されたp型不純物であるBのチャネル形成領域側への突き抜けを防止することができる。
【００２５】
図３はpチャネルMISFETＱｐにおいてゲート絶縁膜６３の窒素原子密度のピーク値とフラットバンドシフト量、駆動力のそれぞれとの関係を示す図である。図３に示すように、窒素原子密度のピーク値が約2%前後において、フラットバンドシフト量が少なく、かつ駆動力が高い最適窒素密度領域が存在する。窒素原子密度のピーク値が5%を越えてしまうと駆動力の低下が約10%に達し、pチャネルMISFETＱｐにおいては微細化による高速化を実現することができない。
【００２６】
次に、前述の半導体集積回路において、不揮発性記憶素子Ｑｍのトンネル絶縁膜６１及び電荷蓄積ゲート電極７１と、pチャネルMISFETＱｐのゲート絶縁膜６３及びゲート電極７３との形成方法を説明する。図４（Ａ）乃至図４（Ｅ）、図５（Ｆ）乃至図５（Ｊ）は形成方法を説明するための各製造工程毎に示す半導体集積回路の工程断面図である。
【００２７】
（１）まず、図４（Ａ）に示すように、p型半導体基板１を準備する。図示しないが、前述の図１に示すようにメモリセルアレイ領域においてp型半導体基板１の主面部にはp型ウエル領域３１が形成され、周辺領域２においてp型半導体基板１の主面部にはn型ウエル領域３３が形成されている。
【００２８】
（２）p型半導体基板１の主面をクリーニングした後、図４（Ｂ）に示すようにp型半導体基板１の主面全域にバッファシリコン酸化膜６０を形成する。バッファシリコン酸化膜６０は、熱酸化法又はCVD法により成膜し、例えば35nmの膜厚で形成される。
【００２９】
（３）周辺領域２においてバッファシリコン酸化膜６０上にエッチングマスク１０１を形成する。エッチングマスク１０１には例えばフォトリソグラフィ技術で形成されたフォトレジスト膜が実用的に使用できる。エッチングマスク１０１を使用し、メモリセルアレイ領域においてバッファシリコン酸化膜６０をエッチングにより選択的に除去し、図４（Ｃ）に示すように半導体基板１の表面を露出させる。この後、エッチングマスク１０１を除去する。
【００３０】
（４）図４（Ｄ）に示すように、メモリセルアレイ領域において半導体基板１の表面上にトンネル絶縁膜６１を形成するためのシリコン酸化膜６１Ａを形成する。シリコン酸化膜６１Ａは好ましくは750℃の温度において水素燃焼酸化法により形成し、シリコン酸化膜６１Ａは例えば6.5nmの膜厚で形成される。このシリコン酸化膜６１Ａの形成に伴い、周辺領域２においてバッファシリコン酸化膜６０が酸化され、約40nmの膜厚に成長したバッファシリコン酸化膜６５が形成される。
【００３１】
（５）基板全面にNH３雰囲気中、850〜950℃の温度で20〜40分間の窒化処理を行い、シリコン酸化膜６１Ａ中に窒素原子を導入し、図４（Ｅ）に示すようにオキシナイトライド膜からなるトンネル絶縁膜６１を形成する。このトンネル絶縁膜６１には高い原子密度で窒素原子が導入される。トンネル絶縁膜６１の形成に伴い、周辺領域２においてバッファシリコン酸化膜６５にも窒素原子が導入され、バッファオキシナイトライド膜６５Ｎが形成される。このバッファオキシナイトライド膜６５Ｎはトンネル絶縁膜６１の膜厚に比べて6〜7倍程度の厚い膜厚を有するので、表面層部分がオキシナイトライド化される。
【００３２】
引き続き、NH３の使用でトンネル絶縁膜６１中に混入された水素原子を除去するために、50%のN２で希釈したドライO２雰囲気中、900〜1000℃の温度で約50〜60分間の再酸化処理を行う。また、再酸化処理は、O２雰囲気中、1000〜1100℃の温度で約50〜70秒間のランプアニールで行ってもよい。
【００３３】
（６）図５（Ｆ）に示すように、メモリセルアレイ領域のトンネル絶縁膜６１上及び周辺領域２のバッファオキシナイトライド膜６５Ｎ上を含む基板全面にゲート電極層７０を形成する。ゲート電極層７０は例えばCVD法で成膜した多結晶シリコン膜で形成され、この多結晶シリコン膜には成膜中又は成膜後に抵抗値を調節するn型不純物例えばAsが導入される。
【００３４】
（７）メモリセルアレイ領域においてゲート電極層７０上にエッチングマスク１０２を形成する。エッチングマスク１０２には例えばフォトリソグラフィ技術で形成されたフォトレジスト膜が実用的に使用できる。エッチングマスク１０２を使用し、周辺領域２においてゲート電極層７０、バッファオキシナイトライド膜６５Ｎのそれぞれをエッチングにより順次選択的に除去して半導体基板１の表面を露出させるとともに、図５（Ｇ）に示すようにメモリセルアレイ領域においてパターンニングされたゲート電極層７０から電荷蓄積ゲート電極７１を形成する。パターンニングにはRIEが実用的に使用できる。この後、エッチングマスク１０２を除去する。
【００３５】
周辺領域２に形成されていたバッファオキシナイトライド膜６５Ｎはその膜厚が厚く、しかも表面層部分だけがオキシナイトライド化されているので、バッファオキシナイトライド膜６５Ｎと半導体基板１との界面にはシリコン窒化膜が生成されず、従ってバッファオキシナイトライド膜６５Ｎは半導体基板１の表面から容易に剥離することができる。
【００３６】
（８）図５（Ｈ）に示すように、周辺領域２において半導体基板１の表面上にシリコン酸化膜６３Ａを形成する。シリコン酸化膜６３Ａは好ましくは750℃の温度において約2分間の、数%好ましくは2〜4%のCl２で希釈した水素燃焼酸化法により形成し、シリコン酸化膜６３Ａは例えば2.5nmの膜厚で形成される。
【００３７】
（９）基板全面にN２O雰囲気中、900〜1000℃の温度で5〜15分間の窒化処理を行い、シリコン酸化膜６３Ａ中に窒素原子を導入し、オキシナイトライド膜を形成する。N２O雰囲気を使用した窒化処理はNH３を使用した窒化処理に比べて窒素原子密度を低く調節することができる。引き続き、HCl及びN２で希釈した水素燃焼酸化法によりオキシナイトライド膜に15〜25分間の再酸化処理を行い、図５（Ｉ）に示すように表面部分及び中央部分に窒素原子密度のピークを有するオキシナイトライド膜からなるゲート絶縁膜６３を形成する。
【００３８】
（１０）図５（Ｊ）に示すように、周辺領域２においてゲート絶縁膜６３上にゲート電極７３を形成する。ゲート電極７３は例えばCVD法で成膜された多結晶シリコン膜で形成され、多結晶シリコン膜には成膜中又は成膜後、好ましくはソース領域及びドレイン領域として使用されるp型半導体領域８３（図１参照）の形成工程と同一形成工程でp型不純物例えばBが導入される。
【００３９】
このような半導体集積回路の製造方法においては、半導体基板１上のメモリセルアレイ領域に窒素原子密度の高いトンネル絶縁膜６１を形成する際に周辺領域２（形成方法で説明していないが、周辺領域１も同様である。）は厚い膜厚のバッファシリコン酸化膜６０（窒化工程直前ではバッファシリコン酸化膜６５）で被覆され、周辺領域２において半導体基板１とバッファシリコン酸化膜６５との間の界面付近に到達する窒素原子量を減少させることができるので、双方の界面にシリコン窒化膜が形成されることを防止することができる。従って、窒素原子密度の高いトンネル絶縁膜６１を形成した後に、周辺領域２のバッファシリコン酸化膜６５（窒化工程後にはバッファオキシナイトライド膜６５Ｎ）を確実に剥離することができる（周辺領域２にシリコン窒化膜が残らない）ので、周辺領域２にはpチャネルMISFETＱｐの良質なゲート絶縁膜６３を形成することができる。
【００４０】
さらに、このような半導体集積回路の製造方法においては、窒素原子密度の高いオキシナイトライド膜をトンネル絶縁膜６１として使用することで、ホールトラップの原因となるトンネル絶縁膜６１中の未結合手を減少させることができるので、情報保持特性を向上させることができる不揮発性記憶素子Ｑｍを形成することができる。さらに、このような半導体集積回路の製造方法においては、情報書込み特性及び情報消去特性を向上させることができる不揮発性記憶素子Ｑｍを形成することができる。
【００４１】
さらに、このような半導体集積回路の製造方法においては、周辺領域２においてpチャネルMISFETＱｐのゲート絶縁膜６３中に窒素原子が含まれることで、ゲート絶縁膜６３の膜質の緻密化を実現することができ、ゲート電極７３中に導入されたp型不純物（例えばB）のゲート絶縁膜６３の突き抜け（不純物洩れ）を防止することができるので、安定な閾値電圧を得ることができるpチャネルMISFETＱｐを形成することができる。
【００４２】
さらに、このような半導体集積回路の製造方法においては、pチャネルMISFETＱｐのゲート絶縁膜６３の窒素原子密度のピーク値が5%未満に設定されることで、pチャネルMISFETＱｐの駆動力の劣化を実用上支障を生じない程度で防止することができるので、動作速度の高速化を実現することができるpチャネルMISFETＱｐを形成することができる。具体的には、pチャネルMISFETＱｐは10%未満の駆動力の劣化で抑えることができる。
【００４３】
さらに、このような半導体集積回路の製造方法においては、NH３雰囲気中でのアニールによりトンネル絶縁膜６１の窒素原子密度を高くすることができるので、より一層ホールトラップの原因となるトンネル絶縁膜６１中の未結合手を減少させ、情報保持特性を向上させることができる不揮発性記憶素子Ｑｍを形成することができる。
【００４４】
（第２の実施の形態）
本発明の第２の実施の形態は、２層ゲート電極構造の不揮発性記憶素子で構築される不揮発性記憶回路と、相補型MISFETで構築される論理回路とを同一半導体基板に搭載した半導体集積回路を説明するものである。図６は本発明の第２の実施の形態に係る半導体集積回路の断面図である。
【００４５】
図６に示すように、第２の実施の形態に係る半導体集積回路の不揮発性記憶回路を構築する不揮発性記憶素子Ｑｍは、p型ウエル領域３１で形成されるチャネル形成領域、チャネル形成領域上のトンネル絶縁膜６１、トンネル絶縁膜６１上の電荷蓄積ゲート電極７１、電荷蓄積ゲート電極７１上の中間ゲート絶縁膜６６、中間ゲート絶縁膜６６上の制御ゲート電極７５、ソース領域又はドレイン領域として使用される一対のn型半導体領域８１を備えて構成される。すなわち、不揮発性記憶素子Ｑｍはトンネル絶縁膜６１上に形成された電荷蓄積ゲート電極７１と電荷蓄積ゲート電極７１上に中間ゲート絶縁膜６６を介在させて形成された制御ゲート電極７５とを有する２層ゲート電極構造のnチャネルMISFETで構成される。
【００４６】
第２の実施の形態において電荷蓄積ゲート電極７１はn型不純物としてAsが導入された多結晶シリコン膜で形成される。制御ゲート電極７５は電荷蓄積ゲート電極７１と同様にn型不純物としてAsが導入された多結晶シリコン膜で形成される。
【００４７】
不揮発性記憶素子Ｑｍのn型半導体領域８１にはデータ線又はソース線として使用される配線１１が電気的に接続される。配線１１は、不揮発性記憶素子Ｑｍ上を被覆する層間絶縁膜９上に配設され、この層間絶縁膜９に形成された接続孔を通してn型半導体領域８１に接続される。
【００４８】
周辺領域１のnチャネルMISFETＱｎ、周辺領域２のpチャネルMISFETＱｐはそれぞれ第１の実施の形態に係る半導体集積回路の周辺領域１のnチャネルMISFETＱｎ、周辺領域２のpチャネルMISFETＱｐのそれぞれと実質的に同一構造で構成される。すなわち、周辺回路１のnチャネルMISFETＱｎは、p型ウエル領域３２で形成されるチャネル形成領域、ゲート絶縁膜６４、ゲート電極７４、ソース領域及びドレイン領域として使用される一対のn型半導体領域８４を備えて構成される。ゲート電極７４は不揮発性記憶素子Ｑｍの制御ゲート電極７５と同一ゲート電極層で形成され、かつ同一ゲート電極材料で形成される。ゲート電極７４は多結晶シリコン膜で形成され、このゲート電極７４にはデュアルゲート電極構造を実現するためにn型不純物として例えばAsが導入される。
【００４９】
周辺領域２のpチャネルMISFETＱｐは、n型ウエル領域３３で形成されるチャネル形成領域、ゲート絶縁膜６３、ゲート電極７３、ソース領域及びドレイン領域として使用される一対のp型半導体領域８３を備えて構成される。ゲート電極７３は不揮発性記憶素子Ｑｍの制御ゲート電極７５と同一ゲート電極層で形成され、かつ同一ゲート電極材料で形成される。すなわち、ゲート電極７３は多結晶シリコン膜で形成され、ゲート電極７３にはデュアルゲート電極構造を実現するためにp型不純物として例えばBが導入される。
【００５０】
次に、前述の半導体集積回路において、不揮発性記憶素子Ｑｍのトンネル絶縁膜６１、電荷蓄積ゲート電極７１、中間ゲート絶縁膜６６及び制御ゲート電極７５と、pチャネルMISFETＱｐのゲート絶縁膜６３及びゲート電極７３との形成方法を説明する。図７（Ａ）乃至図７（Ｄ）、図８は形成方法を説明するための各製造工程毎に示す半導体集積回路の工程断面図である。
【００５１】
（１）前述の第１の実施の形態に係る半導体集積回路の製造方法の図５（Ｆ）に示すメモリセルアレイ領域のトンネル絶縁膜６１上及び周辺領域２のバッファオキシナイトライド膜６５Ｎ上に第１層目のゲート電極層７０を形成した後に、図７（Ａ）に示すように基板全面においてゲート電極層７０上に中間ゲート絶縁膜６６を形成する。中間ゲート絶縁膜６６は、熱酸化法又はCVD法で成膜された例えば5nmの膜厚を有するシリコン酸化膜６６Ａ、CVD法又は熱窒化法で成膜された例えば6nmの膜厚を有するシリコン窒化膜６６Ｂ、熱酸化法又はCVD法で成膜された例えば5nmの膜厚を有するシリコン酸化膜６６Ｃのそれぞれを連続的に成膜し、最後に800〜850℃の温度で、数%のCl２で希釈した水素燃焼酸化法により再酸化処理を行うことにより形成される。この中間ゲート絶縁膜６６は約20nmの膜厚のシリコン酸化膜に相当する。
【００５２】
（２）メモリセルアレイ領域において中間ゲート絶縁膜６６上にエッチングマスク１０３を形成する（図７（Ｂ）参照）。エッチングマスク１０３には例えばフォトリソグラフィ技術で形成されたフォトレジスト膜が実用的に使用できる。エッチングマスク１０３を使用し、周辺領域２において中間ゲート絶縁膜６６、ゲート電極層７０、バッファオキシナイトライド膜６５Ｎのそれぞれをエッチングにより順次選択的に除去して半導体基板１の表面を露出させるとともに、図７（Ｂ）に示すようにメモリセルアレイ領域においてパターンニングされたゲート電極層７０から電荷蓄積ゲート電極７１を形成する。パターンニングにはRIEが実用的に使用できる。この後、エッチングマスク１０３を除去する。
【００５３】
第１の実施の形態に係る半導体集積回路の製造方法と同様に、周辺領域２に形成されていたバッファオキシナイトライド膜６５Ｎはその膜厚が厚く、しかも表面層部分だけがオキシナイトライド化されているので、バッファオキシナイトライド膜６５Ｎと半導体基板１との界面にはシリコン窒化膜が生成されず、従ってバッファオキシナイトライド膜６５Ｎは半導体基板１の表面から容易に剥離することができる。
【００５４】
（３）図示しないが、周辺領域２においてゲート絶縁膜の形成に先立ち半導体基板１の主面部に閾値電圧調節用不純物を導入する。閾値電圧調節用不純物は、例えばバッファシリコン酸化膜を形成し、このバッファシリコン酸化膜を通して半導体基板１の表面層にイオン注入法で導入される。pチャネルMISFETＱｐにおいて閾値電圧調節用不純物には例えば n型不純物であるAsが使用され、nチャネルMISFETＱｎにおいて閾値電圧調節用不純物には例えばp型不純物であるBが使用される。
【００５５】
そして、閾値電圧調節用不純物の導入に使用したシリコン酸化膜を除去した後、図７（Ｃ）に示すように、周辺領域２において半導体基板１の表面上にシリコン酸化膜６３Ａを形成する。シリコン酸化膜６３Ａは好ましくは750℃の温度において約2分間の、数%好ましくは2〜4%のCl２で希釈した水素燃焼酸化法により形成し、シリコン酸化膜６３Ａは例えば2.5nmの膜厚で形成される。
【００５６】
（４）基板全面にN２O雰囲気中、900〜1000℃の温度で5〜15分間の窒化処理を行い、シリコン酸化膜６３Ａ中に窒素原子を導入し、オキシナイトライド膜を形成する。N２O雰囲気を使用した窒化処理はNH３を使用した窒化処理に比べて窒素原子密度を低く調節することができる。引き続き、HCl及びN２で希釈した水素燃焼酸化法によりオキシナイトライド膜に15〜25分間の再酸化処理を行い、図７（Ｄ）に示すように表面部分及び中央部分に窒素原子密度のピークを有するオキシナイトライド膜からなるゲート絶縁膜６３を形成する。
【００５７】
（５）図８に示すように、メモリセルアレイ領域において中間ゲート絶縁膜６６上に制御ゲート電極７５を形成するとともに、周辺領域２においてゲート絶縁膜６３上にゲート電極７３を形成する。制御ゲート電極７５、ゲート電極７３は、いずれも同一形成工程で形成され、例えばCVD法で成膜された多結晶シリコン膜で形成される。この多結晶シリコン膜には成膜中又は成膜後に抵抗値を調節する不純物が導入される。好ましくは、不揮発性記憶素子Ｑｍにおいて制御ゲート電極７５にはソース領域及びドレイン領域として使用されるn型半導体領域８１（図６参照）と同一形成工程でn型不純物例えばAsが導入され、周辺領域２においてゲート電極７３にはソース領域及びドレイン領域として使用されるp型半導体領域８３（同図６参照）の形成工程と同一形成工程でp型不純物例えばBが導入される。
【００５８】
このような半導体集積回路の製造方法においては、第１の実施の形態に係る半導体集積回路の製造方法で得られる効果に加えて、不揮発性記憶素子Ｑｍのトンネル絶縁膜６１をpチャネルMISFETＱｐのゲート絶縁膜６３（図６に示すnチャネルMISFETＱｎのゲート絶縁膜６４も同様である。）よりも先に形成することにより、不揮発性記憶素子Ｑｍの制御ゲート電極７５、pチャネルMISFETＱｐのゲート電極７３（及びnチャネルMISFETＱｎのゲート電極７４）のそれぞれを同一製造工程で形成することができるので、ゲート電極層の形成工程数を削減し、全体の製造工程数を低減させることができる。
【００５９】
さらに、この半導体集積回路の製造方法においては、不揮発性記憶素子Ｑｍのトンネル絶縁膜６１及び中間ゲート絶縁膜６６を形成した後に、pチャネルMISFETＱｐのゲート絶縁膜６３（図６に示すnチャネルMISFETＱｎのゲート絶縁膜６４も同様である。）を形成したので、pチャネルMISFETＱｐ（及びnチャネルMISFETＱｎ）のアニール量を減少させることができる。すなわち、pチャネルMISFETＱｐのチャネル形成領域に閾値電圧調節用不純物が導入された以後のアニール量を減少させることができる（閾値電圧調節用不純物の導入後に、少なくともトンネル絶縁膜６１を形成するアニール工程及び中間ゲート絶縁膜６６を形成するアニール工程が行われない）。従って、閾値電圧調節用不純物の不必要な引き延ばし拡散を減少させることができるので、安定した閾値電圧を有するpチャネルMISFETＱｐ（及びnチャネルMISFETＱｎ）を形成することができる（pチャネルMISFETＱｐ、nチャネルMISFETＱｎのぞれぞれの閾値電圧の制御を容易にすることができる）。
【００６０】
（第３の実施の形態）
本発明の第３の実施の形態は、第１の実施の形態に係る半導体集積回路と同様に１層ゲート電極構造の不揮発性記憶素子で構築される不揮発性記憶回路と相補型MISFETで構築される論理回路とを同一半導体基板に搭載し、さらに高耐圧MISFETを搭載した半導体集積回路を説明するものである。図９は本発明の第３の実施の形態に係る半導体集積回路の断面図である。
【００６１】
図９に示すように、半導体集積回路は、前述の第１の実施の形態に係る半導体集積回路にさらに周辺領域３を備え、この周辺領域３に高耐圧のnチャネルMISFETＱｈが配設される。周辺領域３は、メモリセルアレイ領域と同様に、p型半導体基板１の主面部に形成されたn型ウエル領域２と、このn型ウエル領域２の主面部に形成されたp型ウエル領域３４とを有する２重ウエル構造で形成され、p型ウエル領域３４の主面にnチャネルMISFETＱｈが配設される。
【００６２】
すなわち、高耐圧のnチャネルMISFETＱｈは、素子間分離絶縁膜４で周囲を囲まれた領域内において、p型ウエル領域３４で形成されたチャネル形成領域、チャネル形成領域上のゲート絶縁膜６７、ゲート絶縁膜６７上のゲート電極７７、ソース領域及びドレイン領域として使用される一対のn型半導体領域８７を備えて構成される。このnチャネルMISFETＱｈは、不揮発性記憶素子Ｑｍの情報書込み動作又は情報消去動作に際して高電圧の書込み電圧又は消去電圧を供給するためのドライバトランジスタとして使用される。
【００６３】
nチャネルMISFETＱｈのn型半導体領域８７には配線１７が電気的に接続される。配線１７は、層間絶縁膜９上に配設され、層間絶縁膜９に形成された接続孔を通してn型半導体領域８７に接続される。
【００６４】
次に、前述の半導体集積回路において、不揮発性記憶素子Ｑｍのトンネル絶縁膜６１及び電荷蓄積ゲート電極７１と、pチャネルMISFETＱｐのゲート絶縁膜６３及びゲート電極７３と、高耐圧のnチャネルMISFETＱｈのゲート絶縁膜６７及びゲート電極７７との形成方法を説明する。図１０（Ａ）乃至図１０（Ｅ）、図１１（Ｆ）乃至図１１（Ｇ）は形成方法を説明するための各製造工程毎に示す半導体集積回路の工程断面図である。
【００６５】
（１）まず、図１０（Ａ）に示すように、p型半導体基板１を準備する。図示はしないが、前述の図９に示すようにメモリセルアレイ領域においてp型半導体基板１の主面部にはp型ウエル領域３１が形成され、周辺領域２においてp型半導体基板１の主面部にはn型ウエル領域３３が形成され、周辺領域３においてp型半導体基板１の主面部にはp型ウエル領域３４が形成されている。
【００６６】
（２）p型半導体基板１の主面をクリーニングした後、図１０（Ｂ）に示すようにp型半導体基板１の主面全域にバッファシリコン酸化膜６０を形成する。バッファシリコン酸化膜６０は、熱酸化法又はCVD法により成膜し、例えば30nmの膜厚で形成する。
【００６７】
（３）メモリセルアレイ領域及び周辺領域３においてバッファシリコン酸化膜６０上にエッチングマスク１０４を形成する。エッチングマスク１０４には例えばフォトリソグラフィ技術で形成されたフォトレジスト膜が実用的に使用できる。エッチングマスク１０４を使用し、周辺領域２においてバッファシリコン酸化膜６０をエッチングにより選択的に除去し、図１０（Ｃ）に示すように半導体基板１の表面を露出させる。この後、エッチングマスク１０４を除去する。
【００６８】
（４）図１０（Ｄ）に示すように、周辺領域２において半導体基板１の表面上にゲート絶縁膜６３を形成するためのシリコン酸化膜６３Ａを形成する。シリコン酸化膜６３Ａは好ましくは750℃の温度において水素燃焼酸化法により形成し、シリコン酸化膜６３Ａは例えば10nmの膜厚で形成される。このシリコン酸化膜６３Ａの形成に伴い、メモリセルアレイ領域、周辺領域３のそれぞれにおいてバッファシリコン酸化膜６０が酸化され、若干膜厚が成長したバッファシリコン酸化膜６７Ａが形成される。
【００６９】
（５）周辺領域２、周辺領域３のそれぞれにおいてバッファシリコン酸化膜６７Ａ上にエッチングマスク１０５を形成する（図１０（Ｅ）参照）。エッチングマスク１０５には例えばフォトリソグラフィ技術で形成されたフォトレジスト膜が実用的に使用できる。エッチングマスク１０５を使用し、メモリセルアレイ領域においてバッファシリコン酸化膜６７Ａをエッチングにより選択的に除去し、半導体基板１の表面を露出させる。この後、エッチングマスク１０５を除去する。
【００７０】
（６）図１０（Ｅ）に示すように、メモリセルアレイ領域において半導体基板１の表面上にトンネル絶縁膜を形成するためのシリコン酸化膜６１Ａを形成する。シリコン酸化膜６１Ａは好ましくは750℃の温度において水素燃焼酸化法により形成し、シリコン酸化膜６１Ａは例えば6.5nmの膜厚で形成される。このシリコン酸化膜６１Ａの形成に伴い、周辺領域２においてシリコン酸化膜６３Ａの膜厚が若干増加されシリコン酸化膜６３Ｂが形成されるとともに、周辺領域３においてバッファシリコン酸化膜６７Ａの膜厚が若干増加され、約40nmの膜厚に成長したバッファシリコン酸化膜６７Ｂが形成される。
【００７１】
（７）基板全面にNH３雰囲気中、850〜950℃の温度で20〜40分間の窒化処理を行い、メモリセルアレイ領域のシリコン酸化膜６１Ａ中に窒素原子を導入し、図１１（Ｆ）に示すようにオキシナイトライド膜からなるトンネル絶縁膜６１を形成する。このトンネル絶縁膜６１には高い原子密度で膜厚方向に均一な原子密度で窒素原子が導入される。このトンネル絶縁膜６１の形成に伴い、周辺領域２のシリコン酸化膜６３Ｂの少なくとも表面層部分がオキシナイトライド化されたゲート絶縁膜６３が形成され、同様に周辺領域３のバッファシリコン酸化膜６７Ｂの少なくとも表面層部分がオキシナイトライド化されたゲート絶縁膜６７が形成される。
【００７２】
引き続き、NH３の使用でトンネル絶縁膜６１中、ゲート絶縁膜６３中、ゲート絶縁膜６７中のそれぞれに混入された水素原子を除去するために、50%のN２で希釈したドライO２雰囲気中、900〜1000℃の温度で約50〜60分間の再酸化処理を行う。また、再酸化処理は、O２雰囲気中、1000〜1100℃の温度で約50〜70秒間のランプアニールで行ってもよい。
【００７３】
すなわち、第３の実施の形態に係る半導体集積回路の製造方法においては、不揮発性記憶素子Ｑｍのトンネル絶縁膜６１を形成するための窒化処理と、pチャネルMISFETＱｐの少なくとも表面層部分がオキシナイトライド化されたゲート絶縁膜６３を形成するための窒化処理とが同一形成工程で行われる。さらに、トンネル絶縁膜６１、ゲート絶縁膜６３のそれぞれを形成するために予め形成されたバッファシリコン酸化膜６０（窒化処理直前にはバッファシリコン酸化膜６７Ｂ）を利用して高耐圧のnチャネルMISFETＱｈ（図示並びに説明はしないが、高耐圧のpチャネルMISFETも同様である。）のゲート絶縁膜６７が形成される。
【００７４】
なお、窒化処理は、N２O雰囲気中、900〜1000℃の温度で5〜15分間の窒化処理であってもよい。
【００７５】
（８）図１１（Ｇ）に示すように、メモリセルアレイ領域のトンネル絶縁膜６１上に電荷蓄積ゲート電極７１、周辺領域２のゲート絶縁膜６２上にゲート電極７３、周辺領域３のゲート絶縁膜６７上にゲート電極７７のそれぞれを形成する。電荷蓄積ゲート電極７１、ゲート電極７３、ゲート電極７７のそれぞれは例えばCVD法で成膜した同一ゲート電極層である多結晶シリコン膜で形成される。
【００７６】
このような半導体集積回路の製造方法においては、半導体基板１上のメモリセルアレイ領域のシリコン酸化膜６１Ａに窒素原子を導入する前に半導体基板１上の周辺領域２にシリコン酸化膜６３Ｂを形成し、シリコン酸化膜６１Ａに窒化処理を行いトンネル絶縁膜６１を形成するとともに、シリコン酸化膜６３Ｂにも窒化処理を行いゲート絶縁膜６３を形成し、シリコン酸化膜６３Ｂをそのままゲート絶縁膜６３の形成に使用したので、窒素原子を導入してトンネル絶縁膜６１を形成した後に周辺領域２においてオキシナイトライド膜を剥離する必要がなくなる。
【００７７】
さらに、このような半導体集積回路の製造方法においては、半導体基板１上のメモリセルアレイ領域にトンネル絶縁膜６１を形成し、周辺領域２にゲート絶縁膜６３を形成するためのバッファシリコン酸化膜６０を周辺領域３において高耐圧のnチャネルMISFETＱｈのゲート絶縁膜６７に使用したので、ゲート絶縁膜の形成工程数を削減し、全体の製造工程数を低減させることができる。
【００７８】
（第４の実施の形態）
本発明の第４の実施の形態は、第２の実施の形態に係る半導体集積回路の２層ゲート電極構造の不揮発性記憶素子で構築される不揮発性記憶回路と相補型MISFETで構築される論理回路とを同一半導体基板に搭載し、さらに第３の実施の形態に係る高耐圧MISFETを搭載した半導体集積回路を説明するものである。図１２は本発明の第４の実施の形態に係る半導体集積回路の断面図である。
【００７９】
図１２に示すように、半導体集積回路において、メモリセルアレイ領域にはトンネル絶縁膜６１上の電荷蓄積ゲート電極７１とこの電荷蓄積ゲート電極７１上に中間ゲート電極６６を介在させて形成された制御ゲート電極７５とを有する２層ゲート電極構造の不揮発性記憶素子Ｑｍが配設され、周辺領域３には高耐圧のnチャネルMISFETＱｈが配設される。
【００８０】
第４の実施の形態に係る半導体集積回路の製造方法は、基本的には第２の実施の形態に係る半導体集積回路の製造方法と同様で、メモリセルアレイ領域においてトンネル絶縁膜６１、電荷蓄積ゲート電極７１、中間ゲート絶縁膜６６のそれぞれを形成した後に、周辺領域１にゲート絶縁膜６４及び周辺領域２にゲート絶縁膜６３を形成し、周辺領域３に高耐圧のnチャネルMISFETＱｈのゲート絶縁膜６７を形成する。
【００８１】
このような半導体集積回路の製造方法においては、第２の実施の形態に係る半導体集積回路の製造方法で得られる効果と同様の効果を得ることができる。
【００８２】
（第５の実施の形態）
本発明の第５の実施の形態は、第４の実施の形態に係る半導体集積回路の動作速度の高速化を向上させるためのものである。図１３は本発明の第５の実施の形態に係る半導体集積回路の断面図である。
【００８３】
図１３に示すように、第５の実施の形態に係る半導体集積回路においては、メモリセルアレイ領域の不揮発性記憶素子Ｑｍ、周辺領域１のnチャネルMISFETＱｎ、周辺領域２のpチャネルMISFETＱｐ、周辺領域３の高耐圧のnチャネルMISFETＱｈのそれぞれにサリサイド構造が採用される。すなわち、不揮発性記憶素子Ｑｍの制御ゲート電極７５上にはシリサイド電極７５Ｓ、n型半導体領域８１上にはシリサイド電極８１Ｓのそれぞれが形成される。同様に、nチャネルMISFETＱｎのゲート電極７４にはシリサイド電極７４Ｓ、n型半導体領域８４上にはシリサイド電極８４Ｓ、pチャネルMISFETＱｐのゲート電極７３上にはシリサイド電極７３Ｓ、p型半導体領域８３上にはシリサイド電極８３Ｓがそれぞれ形成される。高耐圧のnチャネルMISFETＱｈのゲート電極７７上にはシリサイド電極７７Ｓ、n型半導体領域８７上にはシリサイド電極８７Ｓがそれぞれ形成される。これらのシリサイド電極７５Ｓ等には、例えばCoSi２、TiSi２、WSi２等、抵抗値を低減させることができる高融点金属とシリコンとの化合物が実用的に使用できる。また、シリサイド電極に代えて高融点金属電極を使用することができる。
【００８４】
（第６の実施の形態）
本発明の第６の実施の形態は、第５の実施の形態に係る半導体集積回路の集積度を向上させるためのものである。図１４は本発明の第６の実施の形態に係る半導体集積回路の断面図である。
【００８５】
図６に示すように、第６の実施の形態に係る半導体集積回路においては、各素子間の絶縁分離がSTI（Shallow Trench Isolation）構造の素子分離領域４０で行われる。この素子分離領域４０は半導体基板１の深さ方向に素子間の離間距離を稼ぐためのトレンチとこのトレンチ内部に埋設された絶縁体とで構築される。
【００８６】
【発明の効果】
本発明によれば、不揮発性記憶素子で構築される不揮発性記憶回路と、相補型MISFETで構築される論理回路とを同一半導体基板に搭載した半導体集積回路において、不揮発性記憶素子のトンネル絶縁膜の窒素原子密度を相補型MISFETのゲート絶縁膜の窒素原子密度より高くし、これにより、不揮発性記憶回路を構築する不揮発性記憶素子の情報保持特性（電荷保持特性）を向上させると同時に、相補型MISFETのpチャネルMISFETの閾値電圧の安定化と駆動力の向上を可能とする半導体集積回路の製造方法を提供することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態に係る半導体集積回路の断面図である。
【図２】  （Ａ）は本発明の第１の実施の形態に係る不揮発性記憶素子のトンネル絶縁膜の窒素原子密度を示す図、（Ｂ）はMISFETのゲート絶縁膜の窒素原子密度を示す図である。
【図３】  本発明の第１の実施の形態に係るMISFETのゲート絶縁膜の窒素原子密度のピーク値とフラットバンドシフト量、駆動力のそれぞれとの関係を示す図である。
【図４】  （Ａ）乃至（Ｅ）は本発明の第１の実施の形態に係る製造方法を説明するための半導体集積回路の工程断面図である。
【図５】  （Ｆ）乃至（Ｊ）は本発明の第１の実施の形態に係る製造方法を説明するための半導体集積回路の工程断面図である。
【図６】  本発明の第２の実施の形態に係る半導体集積回路の断面図である。
【図７】  （Ａ）乃至（Ｄ）は本発明の第２の実施の形態に係る製造方法を説明するための半導体集積回路の工程断面図である。
【図８】  本発明の第２の実施の形態に係る製造方法を説明するための半導体集積回路の工程断面図である。
【図９】  本発明の第３の実施の形態に係る半導体集積回路の断面図である。
【図１０】  （Ａ）乃至（Ｅ）は本発明の第３の実施の形態に係る製造方法を説明するための半導体集積回路の工程断面図である。
【図１１】  （Ｆ）及び（Ｇ）は本発明の第３の実施の形態に係る製造方法を説明するための半導体集積回路の工程断面図である。
【図１２】  本発明の第４の実施の形態に係る半導体集積回路の断面図である。
【図１３】  本発明の第５の実施の形態に係る半導体集積回路の断面図である。
【図１４】  本発明の第６の実施の形態に係る半導体集積回路の断面図である。
【符号の説明】
１  半導体基板
２，３１，３２，３３  ウエル領域
４  素子間分離絶縁膜
５１，８１，８３，８４  半導体領域
５２，７５  制御ゲート電極
６１  トンネル絶縁膜
６２，６６  中間ゲート絶縁膜
６０，６３，６４  ゲート絶縁膜
７１  電荷蓄積ゲート電極
７３，７４  ゲート電極
９  層間絶縁膜
１１，１３，１４  配線
７３Ｓ，７４Ｓ，７５Ｓ，７７Ｓ  シリサイド電極
８１Ｓ，８３Ｓ，８４Ｓ，８７Ｓ  シリサイド電極
４０  素子間分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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