(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にトンネル絶縁膜を介してフローティングゲートを形成し、
（ｂ）該フローティングゲートの側壁に絶縁膜によるサイドウォールスペーサを形成し、
（ｃ）該サイドウォールスペーサをマスクとして用いて半導体基板を掘り下げて溝を形成し、
（ｄ）得られた半導体基板に対して斜めイオン注入により、溝の一方の側壁から底面にかけて低濃度不純物層を形成するとともに、逆斜めイオン注入により、溝の他方の側壁から底面にかけて高濃度不純物層を形成することからなる、前記低濃度不純物層及び高濃度不純物層からなるソース/ドレイン領域を備えた半導体記憶装置の製造方法。
【請求項２】
工程（ｄ）において、溝の底面には他方の側壁より高濃度の不純物層を形成することからなる請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
工程（ｂ）において、サイドウォールスペーサを、フローティングゲートが形成された半導体基板上全面に絶縁膜を形成し、該絶縁膜をエッチバックして形成するか、フローティングゲートの側壁を熱処理することにより形成することからなる請求項１又は２に記載の半導体記憶装置の製造方法。
【請求項４】
工程（ｂ）において、サイドウォールスペーサを、フローティングゲートの側壁に熱処理により１層目サイドウォールスペーサを形成して、さらに得られた半導体基板上全面に絶縁膜を形成し、該絶縁膜をエッチバックして２層目サイドウォールスペーサを形成し、工程（ｄ）において、斜めイオン注入と逆斜めイオン注入との間で、２層目サイドウォールスペーサを選択的に除去することからなる請求項１又は２に記載の半導体記憶装置の製造方法。
【請求項５】
（ａ）半導体基板上にトンネル絶縁膜を介してフローティングゲートを形成し、
（ｘ）該フローティングゲートをマスクとして用いて、イオン注入することにより前記半導体基板表面に低濃度不純物層を形成するとともに、前記半導体基板表面に対して斜めイオン注入することにより前記フローティングゲートの他方側にのみ高濃度不純物層を形成し、
（ｂ'）前記フローティングゲートの側壁に、該フローティングゲートの一方側においてはその直下に前記低濃度不純物層のみが配置するように、絶縁膜によるサイドウォールスペーサを形成し、
（ｃ'）該サイドウォールスペーサをマスクとして用いて、前記低濃度不純物層及び前記高濃度不純物層の接合より深く半導体基板を掘り下げて溝を形成し、
（ｄ'）該溝内に溝底面に対して垂直な方向からイオン注入することにより、前記低濃度不純物層と高濃度不純物層とを電気的に接続させ、かつ溝底面に高濃度不純物層を形成することからなる、前記低濃度不純物層及び高濃度不純物層からなるソース/ドレイン領域を備えた半導体記憶装置の製造方法。
【請求項６】
（ａ）半導体基板上にトンネル絶縁膜を介してフローティングゲートを形成し、
（ｘ）該フローティングゲートをマスクとして用いて、イオン注入することにより前記半導体基板表面に低濃度不純物層を形成するとともに、前記半導体基板表面に対して斜めイオン注入することにより前記フローティングゲートの他方側にのみ高濃度不純物層を形成し、
（ｂ'）前記フローティングゲートの側壁に、該フローティングゲートの一方側においてはその直下に前記低濃度不純物層のみが配置するように、絶縁膜によるサイドウォールスペーサを形成し、
（ｃ'）該サイドウォールスペーサをマスクとして用いて、前記低濃度不純物層及び前記高濃度不純物層の接合より深く半導体基板を掘り下げて溝を形成し、
（ｄ'）該溝内に溝底面に対して前記斜めの方向からイオン注入することにより、前記低濃度不純物層と高濃度不純物層とを電気的に接続させ、かつ溝底面に高濃度不純物層を形成することからなる、前記低濃度不純物層及び高濃度不純物層からなるソース/ドレイン領域を備えた半導体記憶装置の製造方法。
【請求項７】
工程（ｘ）の前に、フローティングゲートの側壁を酸化膜で被覆することからなる請求項５に記載の半導体記憶装置の製造方法。
【請求項８】
工程（ｄ'）の前に、得られた溝の表面を酸化膜で被覆することからなる請求項５又は７に記載の半導体記憶装置の製造方法。
【請求項９】
（ａ）半導体基板上にトンネル絶縁膜を介してフローティングゲートを形成し、
（ｗ）該フローティングゲートの側壁を酸化膜で被覆し、
（ｘ）該フローティングゲートをマスクとして用いて、イオン注入することにより前記半導体基板表面に低濃度不純物層を形成するとともに、前記半導体基板表面に対して斜めイオン注入することにより前記フローティングゲートの他方側にのみ高濃度不純物層を形成し、
（ｙ）熱処理することにより、前記低濃度不純物層及び高濃度不純物層を前記フローティングゲート下にまで広げ、
（ｃ'）前記酸化膜をマスクとして用いて、前記低濃度不純物層及び高濃度不純物層の接合より深く半導体基板を掘り下げて溝を形成し、
（ｄ'）該溝内にイオン注入することにより、前記低濃度不純物層と高濃度不純物層とを電気的に接続させ、かつ溝底面に高濃度不純物層を形成することからなる、前記低濃度不純物層及び高濃度不純物層からなるソース/ドレイン領域を備えた半導体記憶装置の製造方法。
【請求項１０】
低濃度不純物層及び高濃度不純物層からなるソース／ドレイン領域が形成された半導体基板と、該半導体基板上にトンネル酸化膜を介して形成されたフローティングゲートと、該フローティングゲート上に層間容量膜を介して形成されたコントロールゲートとからなる複数のメモリセルから構成され、
前記低濃度不純物層が前記フローティングゲートの一方に形成された溝の側壁の一部のみに形成され、
前記高濃度不純物層が前記フローティングゲートの他方に形成された溝の側壁に形成され、
前記溝内が絶縁物により埋め込まれ、
前記低濃度不純物層及び高濃度不純物層は、互いに隣接するメモリセルの高濃度不純物層及び低濃度不純物層と、前記溝の底面に形成された高濃度不純物層を介してそれぞれ接続されてなる半導体記憶装置。
【請求項１１】
低濃度不純物層及び第一の高濃度不純物層からなるソース／ドレイン領域が形成された半導体基板と、該半導体基板上にトンネル酸化膜を介して形成されたフローティングゲートと、該フローティングゲート上に層間容量膜を介して形成されたコントロールゲートと、第二の高濃度不純物層からなるビットラインとからなる複数のメモリセルから構成され、
前記低濃度不純物層が前記フローティングゲートの一方に形成された溝の側壁の一部のみに形成され、
前記第一の高濃度不純物層が前記フローティングゲートの他方に形成された溝の側壁に形成され、
前記第二の高濃度不純物層が前記一方及び他方の溝の底面に第一の高濃度不純物層より高濃度で形成され、
前記溝内が絶縁物により埋め込まれ、
前記一方に形成された溝において、前記低濃度不純物層は、隣接するメモリセルの第一の高濃度不純物層と、該溝の底面に形成された第二の高濃度不純物層を介して接続され、
前記他方に形成された溝において、前記第一の高濃度不純物層は、隣接するメモリセルの低濃度不純物層と、該溝の底面に形成された第二の高濃度不純物層を介して接続されてなる半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の製造方法及び半導体記憶装置に関し、より詳細には、フローティングゲート及びコントロールゲートを有し、ソース／ドレイン領域が非対称である半導体記憶装置の製造方法及び半導体記憶装置に関する。
【０００２】
【従来の技術】
ソース／ドレイン領域が非対称である半導体記憶装置の製造方法は、例えば、特開平４−１３７５５８号公報において提案されている。
以下に、この方法における半導体記憶装置の製造方法を説明する。なお、図１６（ａ）〜図１７（ｇ）は、図１５（ａ）におけるＸ−Ｘ’線断面図であり、図１６（ａ’）〜図１７（ｇ’）は、図１５（ａ）におけるＹ−Ｙ’ 線断面図である。
【０００３】
まず、図１６（ａ）及び（ａ’）に示したように、Ｐ型半導体基板２１の活性領域上に、熱酸化法により膜厚１０ｎｍ程度のシリコン酸化膜からなるトンネル酸化膜２２、膜厚１００ｎｍ程度のフローティングゲート材料となる燐ドープ多結晶シリコン膜３、膜厚１００ｎｍのシリコン窒化膜４を順次堆積し、フォトリソグラフィ技術により、パターニングされたレジストＲ２１（図１５（ｂ）参照）をマスクとして用いて、反応性イオンエッチングによりシリコン窒化膜４、多結晶シリコン膜３、トンネル酸化膜２を順次エッチングしてフローティングゲートの加工を行う。
【０００４】
次いで、図１６（ｂ）及び（ｂ’）に示したように、レジストＲ２１を除去した後、フローティングゲートをマスクとして用いて、例えば、砒素を、基板の法線に対して０°（以下「０°」と記す）、５〜４０ＫｅＶの注入エネルギー、５×１０12〜５×１０13／ｃｍ2のドーズでイオン注入して低濃度不純物層２５を形成する。
その後、図１６（ｃ）及び（ｃ’）に示したように、フォトリソグラフィ技術により、低濃度不純物層２５をレジストＲ２４（図１５（ｂ）参照）で覆った後、砒素を０°、５〜４０ＫｅＶ、１×１０15〜１×１０16／ｃｍ2でイオン注入して高濃度不純物層２６を形成する。
【０００５】
レジストＲ２４を除去した後、図１６（ｄ）及び（ｄ’）に示したように、ＣＶＤ（化学気相成長）法により絶縁膜となるシリコン酸化膜を１５０ｎｍ程度堆積し、反応性イオンエッチングによりシリコン酸化膜をエッチバックして、フローティングゲート側壁にサイドウォールスペーサ２８を形成する。このとき低濃度不純物層２５側のサイドウォールスペーサ２８直下には高濃度不純物層２６が存在しないようにサイドウォールスペーサ２８の幅が規定される。
続いて、図１６（ｅ）及び（ｅ’）に示したように、サイドウォールスペーサ２８をマスクとして用いて、例えば、砒素を０°、５〜４０ｋｅＶ、１×１０15〜１×１０16／ｃｍ2でイオン注入して高濃度不純物層２９を形成する。
【０００６】
この後、熱処理によって不純物を活性化し、ＣＶＤ法により、絶縁膜となるシリコン酸化膜を４００ｎｍ〜６００ｎｍ程度堆積し、ＣＭＰ法（化学的機械的研磨法）によってフローティングゲート間スペース部にシリコン酸化膜３０を埋め込む。次いで、シリコン窒化膜２４を熱リン酸にて除去する。続いて、図１７（ｆ）及び（ｆ’）に示したように、ゲートカップリング比を上げるために、燐ドープ多結晶シリコン膜３１を１００ｎｍ堆積する。
【０００７】
次いで、図１７（ｇ）及び（ｇ’）に示したように、フォトリソグラフィ技術により、パターニングされたレジストＲ２２（図１５（ｂ）参照）をマスクとして用いて、反応性イオンエッチングにより多結晶シリコン膜３１の加工を行い、スタックドフローティングゲートを多結晶シリコン膜２３上に形成する。レジストＲ２２を除去した後、熱酸化法により、スタックドフローティングゲート表面に６ｎｍのシリコン酸化膜と、ＣＶＤ法により８ｎｍのシリコン窒化膜と、さらに６ｎｍのシリコン酸化膜とを順次堆積することにより、フローティングゲートとコントロールゲートとの間の誘電膜となるＯＮＯ膜３２（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）を形成する。次に、コントロールゲート材料となるポリサイド膜（燐が不純物としてドープされた多結晶シリコン膜１００ｎｍとタングステンシリサイド膜１００ｎｍ）を２００ｎｍ程度堆積し、フォトリソグラフィ技術により、パターニングされたレジストＲ２３（図１５（ｂ）参照）をマスクとして用いて、反応性イオンエッチングにより、ポリサイド膜、ＯＮＯ膜３２及び多結晶シリコン膜３１、多結晶シリコン膜２３を順次エッチングして、コントロールゲート３３及びフローティングゲート３４を形成する。レジストＲ３を除去した後、コントロールゲート３３をマスクとして用いて、例えば、硼素を０°、１０〜４０ｋｅＶ、５×１０12〜５×１０13／ｃｍ2でイオン注入し、メモリ素子分離用の不純物層３５を形成する。
【０００８】
その後、公知の技術により、層間絶縁膜を形成し、コンタクトホール及びメタル配線を形成する。
このようにして、形成されたソース／ドレイン非対称半導体記憶装置の等価回路図を図１８に示す。
【０００９】
図１８において、Tr.00〜Tr.32はフローティングゲートを有するメモリセルであり、WL０〜３はメモリセルのコントロールゲートと接続されたワード線、BL０〜３はメモリセルのドレイン／ソース共通拡散配線層と接続されたビット線である。ワード線WL０はTr.00、Tr.01、Tr.02のコントロールゲートと、ワード線WL１はTr.10、Tr.11、Tr.12のコントロールゲート（以下省略）とにそれぞれ接続されている。また、ビット線ＢＬ１はTr.01、Tr.11、Tr.21、Tr.31のドレイン又はTr.00、Tr.10、Tr.20、Tr.30のソースに接続されており、ビット線ＢＬ２はTr.02、Tr.12、Tr.22、Tr.32のドレイン又はTr.01、Tr.11、Tr.21、Tr.31のソースに接続されている。
また、図１８におけるTr.11を選択した時の読み出し、書き込み及び消去の動作電圧を表１に示す。さらに、図１９はTr.11を選択して読み出す状態、図２０はTr.11を選択して書き込む状態、図２１はTr.11を含むワード線ＷＬ１に接続されたTr.10 〜12を消去する状態を示す。
【００１０】
【表１】
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【００１１】
メモリセルの書き込みの定義を、例えば、Vth＜２Ｖ、消去の定義を、例えば、Vth＞４Ｖとする。
読み出し方法を図１９及び表１に基づいて説明する。コントロールゲートに３Ｖを印加し、基板とドレインとを接地し、ソースに１Ｖを印加することで、ソース／ドレイン間に電流ｉが流れる否かを検出することにより、メモリセルの情報を読み出すことができる。
【００１２】
書き込み方法を図２０及び表１に基づいて説明する。Tr.11の書き込みには、表１に示すように、コントロールゲートに−１２Ｖ印加、基板を接地し、ドレインに４Ｖ印加することでドレインとフローティングゲートのオーバーラップ領域の薄い酸化膜に流れるＦＮトンネル電流を用いて、フローティングゲートから電子を引き抜くことにより行うことができる。このとき、正の電圧が印加されたドレインと共通のTr.10のソースにも４Ｖの電圧が印加されるが、不純物濃度が薄いために基板側に空乏層が広がり、実際にソースとフローティングゲートのオーバーラップ領域の薄い酸化膜に加わる電界はＦＮトンネル電流が発生するのに不充分となり、その結果、選択的にドレイン側（高濃度不純物層側）とオーバーラップしているフローティングゲートを有するメモリセルにのみ書き込みが行われる。
【００１３】
消去方法を図２１及び表１に基づいて説明する。Tr.11の消去には、コントロールゲートに１２Ｖ印加し、ソース／ドレイン及び基板に−８Ｖ印加することで、チャネル全体に流れるＦＮトンネル電流を用いてフローティングゲートへ電子を注入することにより行うことができる。この際、Tr.11とワード線ＷＬ１を介して接続されたTr.10〜Tr.12のコントロールゲートとソース／ドレイン／基板との間の印加電圧状態は同じであり、選択されたワードラインに接続されたメモリセルは同時に消去される。
【００１４】
【発明が解決しようとする課題】
上記の半導体記憶装置において、微細化のためにフローティングゲート３４間の幅を縮小する場合、単純に低濃度不純物層２５の幅を小さくすると、高濃度不純物層２９からの不純物拡散により、低濃度であるべきソース領域とフローティングゲート３４とのオーバーラップ領域の不純物濃度が上昇する。これにより、隣接する非選択セルへの誤書き込みが行われる。したがって、低濃度不純物層２５と高濃度不純物層２６との非対称性を確保し、隣接する非選択セルへの誤書き込みを防ぐには、サイドウォールスペーサの幅が１５０ｎｍ程度必要となる。
【００１５】
また、ビット線は、配線抵抗を抑制するために十分な不純物濃度と断面積とを必要とする。さらに、ドレイン領域とフローティングゲート３４とのオーバーラップ領域が書き込みに十分な不純物濃度を有する必要があり、熱拡散によって不純物濃度が極端に低下しない不純物濃度と断面積とを必要とする。したがって、高濃度不純物層の幅が３００ｎｍ程度必要である。
【００１６】
しかも、低濃度不純物層２５側のサイドウォールスペーサ直下には高濃度不純物層２６が広がらないようにフォトレジストＲ２４の位置を規定しつつ、高濃度不純物層２６側のサイドウォールスペーサ直下には高濃度不純物層２６を確実に配置させなければならない。したがって、フローティングゲートとフォトレジストＲ２４との重ね合わせ精度を厳密に考慮しなくてはいけない。つまり、重ね合わせ精度を１５０ｎｍとした場合、フローティングゲート３４間の幅は最低でも６００ｎｍ程度必要となる。
このようなことから、フローティングゲート３４間の幅、つまりビット線の幅を縮小するのは困難であり、半導体記憶装置のさらなる微細化には種々の課題がある。
【００１７】
本発明は、上記課題に鑑みなされたものであり、フローティングゲート及びコントロールゲートを有し、ソース／ドレイン領域が非対称である半導体記憶装置におけるフローティングゲート間に配置されるビット線抵抗の増大を避け、かつ、ビット線幅を縮小することができる半導体記憶装置の製造方法及び半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明によれば、（ａ）半導体基板上にトンネル絶縁膜を介してフローティングゲートを形成し、（ｂ）該フローティングゲートの側壁に絶縁膜によるサイドウォールスペーサを形成し、（ｃ）該サイドウォールスペーサをマスクとして用いて半導体基板を掘り下げて溝を形成し、（ｄ）得られた半導体基板に対して斜めイオン注入により、溝の一方の側壁から底面にかけて低濃度不純物層を形成するとともに、逆斜めイオン注入により、溝の他方の側壁から底面にかけて高濃度不純物層を形成することからなる、前記低濃度不純物層及び高濃度不純物層からなるソース/ドレイン領域を備えた半導体記憶装置の製造方法が提供される。
【００１９】
また、本発明によれば、（ａ）半導体基板上にトンネル絶縁膜を介してフローティングゲートを形成し、（ｘ）該フローティングゲートをマスクとして用いて、イオン注入することにより前記半導体基板表面に低濃度不純物層を形成するとともに、前記半導体基板表面に対して斜めイオン注入することにより前記フローティングゲートの他方側にのみ高濃度不純物層を形成し、（ｂ'）前記フローティングゲートの側壁に、該フローティングゲートの一方側においてはその直下に前記低濃度不純物層のみが配置するように、絶縁膜によるサイドウォールスペーサを形成し、（ｃ'）該サイドウォールスペーサをマスクとして用いて、前記低濃度不純物層及び前記高濃度不純物層の接合より深く半導体基板を掘り下げて溝を形成し、（ｄ'）該溝内に溝底面に対して垂直な方向又は斜めの方向からイオン注入することにより、前記低濃度不純物層と高濃度不純物層とを電気的に接続させ、かつ溝底面に高濃度不純物層を形成することからなる、前記低濃度不純物層及び高濃度不純物層からなるソース/ドレイン領域を備えた半導体記憶装置の製造方法が提供される。
【００２０】
さらに、本発明によれば、（ａ）半導体基板上にトンネル絶縁膜を介してフローティングゲートを形成し、（ｗ）該フローティングゲートの側壁を酸化膜で被覆し、（ｘ）該フローティングゲートをマスクとして用いて、イオン注入することにより前記半導体基板表面に低濃度不純物層を形成するとともに、前記半導体基板表面に対して斜めイオン注入することにより前記フローティングゲートの他方側にのみ高濃度不純物層を形成し、（ｙ）熱処理することにより、前記低濃度不純物層及び高濃度不純物層を前記フローティングゲート下にまで広げ、（ｃ'）前記酸化膜をマスクとして用いて、前記低濃度不純物層及び高濃度不純物層の接合より深く半導体基板を掘り下げて溝を形成し、（ｄ'）該溝内にイオン注入することにより、前記低濃度不純物層と高濃度不純物層とを電気的に接続させ、かつ溝底面に高濃度不純物層を形成することからなる、前記低濃度不純物層及び高濃度不純物層からなるソース/ドレイン領域を備えた半導体記憶装置の製造方法が提供される。
【００２１】
また、本発明によれば、低濃度不純物層及び高濃度不純物層からなるソース／ドレイン領域が形成された半導体基板と、該半導体基板上にトンネル酸化膜を介して形成されたフローティングゲートと、該フローティングゲート上に層間容量膜を介して形成されたコントロールゲートとからなる複数のメモリセルから構成され、前記低濃度不純物層が前記フローティングゲートの一方に形成された溝の側壁の一部のみに形成され、前記高濃度不純物層が前記フローティングゲートの他方に形成された溝の側壁に形成され、前記溝内が絶縁物により埋め込まれ、前記低濃度不純物層及び高濃度不純物層は、互いに隣接するメモリセルの高濃度不純物層及び低濃度不純物層と、前記溝の底面に形成された高濃度不純物層を介してそれぞれ接続されてなる半導体装置が提供される。
更に、本発明によれば、低濃度不純物層及び第一の高濃度不純物層からなるソース／ドレイン領域が形成された半導体基板と、該半導体基板上にトンネル酸化膜を介して形成されたフローティングゲートと、該フローティングゲート上に層間容量膜を介して形成されたコントロールゲートと、第二の高濃度不純物層からなるビットラインとからなる複数のメモリセルから構成され、
前記低濃度不純物層が前記フローティングゲートの一方に形成された溝の側壁の一部のみに形成され、
前記第一の高濃度不純物層が前記フローティングゲートの他方に形成された溝の側壁に形成され、
前記第二の高濃度不純物層が前記一方及び他方の溝の底面に第一の高濃度不純物層より高濃度で形成され、
前記溝内が絶縁物により埋め込まれ、
前記一方に形成された溝において、前記低濃度不純物層は、隣接するメモリセルの第一の高濃度不純物層と、該溝の底面に形成された第二の高濃度不純物層を介して接続され、
前記他方に形成された溝において、前記第一の高濃度不純物層は、隣接するメモリセルの低濃度不純物層と、該溝の底面に形成された第二の高濃度不純物層を介して接続されてなる半導体記憶装置が提供される。
【００２２】
【発明の実施の形態】
本発明の半導体記憶装置の製造方法では、工程（ａ）において、まず、半導体基板上に絶縁膜を介してフローティングゲートを形成する。
ここで使用される半導体基板は、通常半導体記憶装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。なかでもシリコンが好ましい。また、半導体基板は、あらかじめ抵抗値を所定の値に設定するために不純物がドーピングされていることが好ましい。
絶縁膜は、通常、トンネル酸化膜として使用されるものが適当であり、公知の方法、例えば、熱酸化法、ＣＶＤ法等によって、膜厚７〜１５ｎｍ程度のシリコン酸化膜で形成することができる。
【００２３】
フローティングゲートは、導電膜からなり、例えば、ポリシリコン；銅、アルミニウム等の金属；タングステン、タンタル、チタン等の高融点金属；高融点金属とのシリサイド；ポリサイド等が挙げられるが、なかでもＰ型又はＮ型の不純物がドープされたポリシリコンが好ましい。フローティングゲートは、スパッタ法、蒸着法、ＣＶＤ法等で、膜厚５０〜１５０ｎｍ程度の導電膜を形成した後、公知のフォトリソグラフィ及びエッチング工程により、所望の形状のレジストマスクを利用して、パターニングすることにより形成することができる。なお、ここで形成されるフローティングゲートは、最終的に半導体装置においてフローティングゲートとして機能する形状にパターニングされたものでもよいが、さらなるパターニングを必要とする予備的にパターニングされた形状であってもよい。
【００２４】
工程（ｂ）において、フローティングゲートの側壁に絶縁膜によるサイドウォールスペーサを形成する。サイドウォールスペーサは、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜等の絶縁膜により形成することができる。サイドウォールスペーサの形成方法は、公知の方法、例えば、熱酸化法、ＣＶＤ法、プラズマＣＶＤ法、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法等により、２５〜７５ｎｍ程度の膜厚の絶縁膜を半導体基板上全面に堆積し、エッチバックすることにより形成することができる。これにより、半導体基板直上において、２５〜７５ｎｍ程度の幅のサイドウォールスペーサを形成することができる。
【００２５】
また、別のサイドウォールスペーサの形成方法として、フローティングゲートが形成された半導体基板を、例えば、酸素雰囲気下又は空気中で、８００〜１０００℃程度の温度範囲で、１〜１００分間程度の熱処理することにより形成することができる。熱処理により形成される酸化膜の膜厚は、例えば２〜５０ｎｍ程度が挙げられる。なお、熱処理によって、フローティングゲート側壁のみならず、露出している半導体基板表面においても酸化膜が形成されることとなるため、熱処理が終わった後に、半導体基板表面の酸化膜は、例えば、ドライエッチングにより除去することが好ましい。
なお、サイドウォールスペーサは、上記の双方の方法を行うことにより、２層構造として形成してもよい。この場合、熱酸化膜によるサイドウォールスペーサを1層目、絶縁膜の形成によるサイドウォールスペーサを２層目とすることが好ましい。
【００２６】
工程（ｃ）において、サイドウォールスペーサをマスクとして用いて、半導体基板を掘り下げて溝を形成する。溝を形成する方法としては、例えば、ＲＩＥ法等の等方性又は異方性ドライエッチング法等が挙げられる。ここでの溝の深さは、特に限定されるものではないが、後工程において、溝の側壁に形成される低濃度不純物層及び高濃度不純物層の位置及び幅等を考慮して決定することが好ましい。具体的には、１００〜２００ｎｍ程度が挙げられる。溝の大きさは特に限定されない。なお、溝は、半導体基板表面に対して垂直な側壁を有するように掘り下げてもよいし、テーパーの側壁を有するように掘り下げてもよい。
【００２７】
工程（ｄ）において、得られた半導体基板に対して斜めイオン注入により、溝の一方の側壁から底面にかけて低濃度不純物層を形成する。斜めイオン注入とは、半導体基板に対する法線方向から、例えば、５〜３０°程度、好ましくは５〜１０°程度傾斜した方向からのイオン注入を意味する。これにより、先に形成されたフローティングゲートとサイドウォールスペーサとをマスクとして利用することができ、溝の一方の側壁から底面にかけて、不純物を注入することができる。ここでの不純物は、半導体基板にあらかじめドーピングされている不純物とは異なる導電型の不純物であることが好ましい。イオン注入の条件は、得ようとする半導体装置の性能、大きさ、フローティングゲート及びサイドウォールスペーサの膜厚等により適宜調整することができ、例えば、５〜１００ｋｅＶ程度の注入エネルギー、１×１０14〜１×１０15／ｃｍ2程度のドーズが挙げられる。
【００２８】
逆斜めイオン注入により、溝の他方の側壁から底面にかけて高濃度不純物層を形成する。逆斜めイオン注入とは、半導体基板に対する法線方向から、例えば、−５〜−３０°程度、好ましくは−７〜−２５°程度傾斜した方向からのイオン注入を意味する。これにより、先に形成されたフローティングゲートとサイドウォールスペーサとをマスクとして利用することができ、溝の他方の側壁から底面にかけて、不純物を注入することができる。ここでの不純物は、半導体基板にあらかじめドーピングされている不純物とは異なる導電型の不純物であることが好ましい。イオン注入の条件は、得ようとする半導体装置の性能、大きさ、フローティングゲート及びサイドウォールスペーサの膜厚等により適宜調整することができ、例えば、５〜１００ｋｅＶ程度の注入エネルギー、５×１０15〜５×１０16／ｃｍ2程度のドーズが挙げられる。
なお、斜めイオン注入及び逆斜めイオン注入は、いずれを先に行ってもよい。これらのイオン注入により、実質的に溝の一方の側壁には低濃度不純物層、他方の側壁には高濃度不純物層を形成することができるとともに、溝の底面には、より高濃度の不純物層を形成することができる。
【００２９】
また、これらの各イオン注入の後、双方のイオン注入を行った後又は後述するように、後工程の適当な時期に、不純物を活性化及び拡散させるための熱処理を行うことが好ましい。熱処理は公知の方法において公知の条件を選択して行うことができる。
【００３０】
さらに、先の工程でサイドウォールスペーサが２層構造で形成されている場合には、斜めイオン注入と逆斜めイオン注入との間で、２層目のサイドウォールスペーサを選択的に除去することが好ましい。この場合、1層目と２層目とのサイドウォールスペーサの絶縁膜材料の差に基づくエッチングレートの差を利用する方法、例えば、ふっ酸、熱リン酸、硝酸、硫酸等を用いたウェットエッチング、ＲＩＥ法等のドライエッチング等種々の方法により、２層目のみのサイドウォールスペーサを選択的に除去することができる。なお、この場合には、まず、斜めイオン注入により低濃度不純物層を形成した後、２層目サイドウォールスペーサを除去し、逆斜めイオン注入により高濃度不純物層を形成することが好ましい。また、上記した高濃度不純物層のためのイオン注入の角度は、低濃度不純物層に不純物が注入されないような角度を選択することが必要である。
【００３１】
また、本発明の別の半導体記憶装置の製造方法では、工程（ａ）において、上記したのと同様にフローティングゲートを形成した後、工程（ｘ）において、フローティングゲートをマスクとして用いて、イオン注入する。ここでのイオン注入は、半導体基板に対する法線方向から、例えば、０〜１０°程度傾斜した方向からのイオン注入を意味する。これにより、少なくともフローティングゲートの一方の側に、あるいはフローティングゲート間の半導体基板表面全面に低濃度不純物層を形成することができる。ここでの不純物は、半導体基板にあらかじめドーピングされている不純物とは異なる導電型の不純物であることが好ましい。イオン注入の条件は、上記と同様に適宜調整することができ、例えば、５〜１００ｋｅＶ程度の注入エネルギー、５×１０12〜５×１０13／ｃｍ2程度のドーズが挙げられる。
【００３２】
また、半導体基板表面に対して斜めイオン注入する。ここでの斜めイオン注入は、半導体基板に対する法線方向から、例えば、−１〜−３０°程度、好ましくは−７〜−２５°程度傾斜した方向からのイオン注入を意味する。これにより、少なくともフローティングゲートの他方の側、つまり、低濃度不純物層が形成された側とは異なる側に、高濃度不純物層を形成することができる。ここでの不純物は、半導体基板にあらかじめドーピングされている不純物とは異なる導電型の不純物であることが好ましい。イオン注入の条件は、上記と同様に適宜調整することができ、例えば、５〜１００ｋｅＶ程度の注入エネルギー、１×１０15〜１×１０16／ｃｍ2程度のドーズが挙げられる。
【００３３】
これらのイオン注入は、いずれを先に行ってもよい。また、これらの各イオン注入の後、双方のイオン注入を行った後又は後述するように、後工程の適当な時期に、不純物を活性化及び拡散させるための熱処理を行うことが好ましい。熱処理は公知の方法において公知の条件を選択して行うことができる。
なお、工程（ｘ）の前に、あらかじめ、フローティングゲートの側壁を酸化膜で被覆してもよい。酸化膜で被覆する方法としては、上記した工程（ｂ）における別のサイドウォールスペーサの形成方法が挙げられる。
【００３４】
工程（ｂ’）において、フローティングゲートの側壁にサイドウォールスペーサを形成する。ここでのサイドウォールスペーサは、フローティングゲートの一方側においてはその直下に低濃度不純物層のみが配置するように形成される以外、その材料、形成方法等は工程（ｂ）と同様である。つまり、この工程では、サイドウォールスペーサの半導体基板上での幅が、フローティングゲートの少なくとも一方側、好ましくは両側で低濃度不純物層の幅よりも小さいことが必要である。具体的には、サイドウォールスペーサの半導体基板上での幅は、先の工程により形成された低濃度不純物層の幅等により適宜調整することができるが、２５〜７５ｎｍ程度が適当である。
【００３５】
工程（ｃ’）において、サイドウォールスペーサをマスクとして用いて、低濃度不純物層及び高濃度不純物層の接合より深く半導体基板を掘り下げて溝を形成する。ここでの溝は、先の工程で形成された低濃度不純物層及び高濃度不純物層の接合深さよりも深く設定する以外は、工程（ｃ）と同様に形成することができる。工程（ｘ）における注入エネルギー、ドーズ等により低濃度不純物層及び高濃度不純物層を形成する場合には、その後の熱処理条件等によって適宜調整することができるが、例えば、１００〜２００ｎｍ程度が適当である。
【００３６】
工程（ｄ’）において、溝内にイオン注入する。ここでのイオン注入は、溝底面に対する法線方向から、例えば、０〜−１０°程度傾斜した方向からのイオン注入を意味する。これにより、溝底面から両側壁に対して不純物層を形成することができ、先の工程で形成された低濃度不純物と高濃度不純物とを電気的に接続させることができる。ここでの不純物は、低濃度不純物層及び高濃度不純物層の不純物と同じ導電型の不純物であることが好ましい。イオン注入の条件は、上記と同様に適宜調整することができ、例えば、５〜１００ｋｅＶ程度の注入エネルギー、１×１０15〜５×１０16／ｃｍ2程度のドーズが挙げられる。
なお、工程（ｄ’）の前に、あらかじめ、得られた溝の表面を酸化膜で被覆してもよい。ここで酸化膜で被覆する方法としては、上記した工程（ｂ）における別のサイドウォールスペーサの形成方法と実質的に同様の方法が挙げられる。
【００３７】
さらに、本発明のさらに別の半導体記憶装置の製造方法では、工程（ａ）において、上記したのと同様にフローティングゲートを形成した後、工程（ｗ）において、フローティングゲートの側壁を酸化膜で被覆する。ここで酸化膜で被覆する方法としては、上記した工程（ｂ）における別のサイドウォールスペーサの形成方法と実質的に同様の方法が挙げられる。
【００３８】
工程（ｘ）において、フローティングゲートをマスクとして用いて、イオン注入することにより半導体基板表面に低濃度不純物層を形成するとともに、半導体基板表面に対して斜めイオン注入することによりフローティングゲートの他方側にのみ高濃度不純物層を形成する。この工程は、上記の工程（ｘ）と同様に行うことができる。
【００３９】
工程（ｙ）において、得られた半導体基板を熱処理する。これにより、低濃度不純物層及び高濃度不純物層を前記フローティングゲート下にまで広げることができる。ここでの熱処理の条件は、特に、低濃度不純物層側は書き込みに寄与しなくて、読み出し時に高抵抗とならない程度の不純物濃度を確保できるように、公知の方法にしたがって適宜選択することが好ましい。例えば、窒素雰囲気下又は大気雰囲気下、８００〜１０００℃程度の温度範囲、１〜１００分間程度が挙げられる。
工程（ｃ’）及び工程（ｄ’）は、上記と同様に行うことができる。
【００４０】
本発明の半導体記憶装置の製造方法においては、所望の工程前、中、後に、通常半導体装置を形成するために行われる工程、例えば、熱処理、絶縁膜の形成、導電膜の形成、フローティングゲート及び／又はコントロールゲートのパターニング、層間絶縁膜の形成、コンタクトホールの形成、配線層の形成、素子分離用のイオン注入等の工程を適宜行うことができる。
【００４１】
具体的には、各製造方法における全工程の後、溝を含む半導体基板上に、絶縁膜を形成し、この絶縁膜をフローティングゲート表面と面一になるように平坦化することが好ましい。ここでの絶縁膜は、例えば、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜等が挙げられる。これらは、例えば、熱酸化法、ＣＶＤ法、プラズマＣＶＤ法、ＨＤＰ−ＣＶＤ法等により、フローティングゲートよりも厚い膜厚で、例えば、４００〜６００ｎｍ程度の膜厚で形成することが好ましい。絶縁膜をフローティングゲート表面と面一になるように平坦化する方法としては、ドライエッチング又はウェットエッチングによる全面エッチバックやＣＭＰ法等が挙げられる。
【００４２】
また、得られた半導体基板上に、フローティングゲートとコントロールゲートとの間に位置し、層間容量膜となる絶縁膜を形成する。層間容量膜としては、例えば、シリコン酸化膜、シリコン窒化膜、これらの積層膜等を、上述した方法と同様の方法で形成することができる。層間容量膜の膜厚は、１０〜３０ｎｍ程度が適当である。なお、この絶縁膜を形成する前に、ゲートカップリング比を上げるために、フローティングゲート上にさらに導電膜を形成し、所望の形状にパターニングして先に形成されたフローティングゲートと一体化して機能する上層フローティングゲートを形成してもよい。この際の上層フローティングゲートは、工程（ａ）におけるフローティングゲートと実質的に同様の材料、同様の方法により形成することができる。
【００４３】
さらに、絶縁膜上に、コントロールゲートとなる導電膜を形成する。ここでの導電膜は、フローティングゲートと同様の方法で形成した、同様の材料の膜を挙げることができる。なお、フローティングゲートとコントロールゲートとは同種類の膜又は異なる種類の膜のいずれでもよい。なかでも、高融点金属のポリサイド膜が好ましい。コントロールゲートの膜厚は、特に限定されるものではなく、例えば、１００〜３００ｎｍ程度が挙げられる。
【００４４】
その後、コントロールゲートとなる導電膜、層間容量膜となる絶縁膜、任意に上層フローティングゲート、フローティングゲートを順次パターニングする。パターニングは、工程（ａ）のフローティングゲートの形成の際のパターニングと実質的に同様に行うことができる。これにより、工程（ａ）で予備的にパターニングされたフローティングゲート、層間容量膜及びコントロールゲートを自己整合的に形成することができる。
【００４５】
本発明の半導体記憶装置の製造方法により得られた半導体記憶装置は、実質的には、従来例で述べた動作原理にしたがって、同様に動作させることができる。
以下に、本発明の半導体記憶装置の製造方法及びこの方法により形成された半導体記憶装置の実施の形態を図面に基づいて説明する。
【００４６】
実施の形態１
この実施の形態で形成する半導体記憶装置は、図１（ａ）に示すように、下層フローティングゲートとその上に積層された上層フローティングゲートとからなるフローティングゲート１７と、フローティングゲート上に形成されたコントロールゲート１５とを有する。
つまり、図３（ｇ）に示したように、Ｐ型半導体基板１の活性領域上にトンネル酸化膜２を介してフローティングゲート１７、ＯＮＯ膜１４、コントロールゲート１５が形成されてなる。
【００４７】
フローティングゲート１７間のＰ型半導体基板１には溝９が形成されており、溝９の側壁及び底面に非対称に不純物層が形成されている。不純物層は、一方の溝９側壁であって、フローティングゲート１７とオーバーラップする半導体基板１に配置する低濃度不純物層１０と、他方の溝９側壁であって、フローティングゲート１７とオーバーラップする半導体基板１及び溝底面に配置する高濃度不純物層１１とである。低濃度不純物層１０と高濃度不純物層１１との濃度差は二桁以上あることが望ましい。また、溝の深さは溝底面に配置される高濃度不純物層１１からの拡散によって低濃度不純物層１０の濃度が影響を受けない程度とし、溝の周囲長は不純物拡散配線層の配線抵抗が十分低抵抗（５０Ω／□程度以下）となる程度（１００ｎｍ〜２００ｎｍ程度）である。
このような半導体装置は以下の製造方法により形成することができる。なお、図２（ａ）〜図３（ｇ）は、図１（ａ）におけるＸ−Ｘ’線断面図であり、図２（ａ’）〜図３（ｇ’）は図１（ａ）におけるＹ−Ｙ’線断面図である。
【００４８】
まず、図２（ａ）及び（ａ’）に示したように、Ｐ型半導体基板１の活性領域上に、熱酸化法により膜厚１０ｎｍ程度のシリコン酸化膜からなるトンネル酸化膜２、膜厚１００ｎｍ程度のフローティングゲート材料となる燐ドープ多結晶シリコン膜３、絶縁膜となる膜厚１００ｎｍ程度のシリコン窒化膜４を堆積する。続いて、フォトリソグラフィ技術により、パターニングされたレジストＲ１（図１（ｂ）参照）をマスクとして用いて、反応性イオンエッチングによりシリコン窒化膜４、多結晶シリコン膜３、トンネル酸化膜２を順次エッチングしてフローティングゲートの加工を行う。
【００４９】
次いで、図２（ｂ）及び（ｂ’）に示したように、レジストＲ１を除去した後、ＣＶＤ法により絶縁膜となるシリコン酸化膜を２５ｎｍ〜７５ｎｍ程度堆積し、反応性イオンエッチングによりシリコン酸化膜をエッチバックして、フローティングゲート側壁にサイドウォールスペーサ８を形成する。
【００５０】
続いて、図２（ｃ）及び（ｃ’）に示したように、サイドウォールスペーサ８をマスクとして用いて、半導体基板１を１００ｎｍ〜２００ｎｍ程度掘り下げ、溝９を形成する。
その後、図２（ｄ）及び（ｄ’）に示したように、サイドウォールスペーサ８をマスクとして用いて、例えば、砒素を＋５°、５〜４０ＫｅＶ、１×１０14〜１×１０15／ｃｍ2でイオン注入し、半導体基板１の溝９の一方の側壁から底面にわたる低濃度不純物層１０を形成する。
【００５１】
次いで、図２（ｅ）及び（ｅ’）に示したように、サイドウォールスペーサ８をマスクとして用いて、例えば、砒素を−１０°、５〜４０ＫｅＶ、５×１０15〜５×１０16／ｃｍ2でイオン注入し、半導体基板１の溝９の他方の側壁から底面にわたる高濃度不純物層１１を形成する。
その後、熱処理によって不純物を活性化し、図３（ｆ）及び（ｆ’）に示したように、ＨＤＰ−ＣＶＤ法により、絶縁膜となるシリコン酸化膜を４００ｎｍ〜６００ｎｍ程度堆積し、ＣＭＰ法によって溝９及びフローティングゲート間スペース部にシリコン酸化膜１２の埋め込みを行う。続いて、シリコン窒化膜４を熱リン酸にて除去する（この際、シリコン膜３とシリコン酸化膜１２の上面は同一平面とする必要はない）。次に、得られた半導体基板１上に、ゲートカップリング比を上げるために、燐ドープ多結晶シリコン膜１３を１００ｎｍ程度堆積する。
【００５２】
さらに、図３（ｇ）及び（ｇ’）に示したように、フォトリソグラフィ技術により、パターニングされたレジストＲ２（図１（ｂ）参照）をマスクとして用いて、反応性イオンエッチングにより多結晶シリコン膜１３の加工を行い、スタックドフローティングゲートを多結晶シリコン膜３上に形成する。レジストを除去した後、熱酸化法により、スタックドフローティングゲート表面に６ｎｍのシリコン酸化膜と、ＣＶＤ法により８ｎｍのシリコン窒化膜と、さらに６ｎｍのシリコン酸化膜とを順次堆積することにより、フローティングゲート６とコントロールゲートとの間の誘電膜となるＯＮＯ膜１４（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）を形成する。次に、コントロールゲート材料となるポリサイド膜（燐が不純物としてドープされた多結晶シリコン膜１００ｎｍとタングステンシリサイド膜１００ｎｍ）を２００ｎｍ程度堆積し、フォトリソグラフィ技術により、パターニングされたレジストＲ３（図１（ｂ）参照）をマスクとして用いて、反応性イオンエッチングにより、ポリサイド膜、ＯＮＯ膜１４及び多結晶シリコン膜１３、多結晶シリコン膜３を順次エッチングして、コントロールゲート１５及びフローティングゲート１７を形成する。レジストＲ３を除去した後、コントロールゲート１５をマスクとして用いて、例えば、硼素を０°、１０〜４０ｋｅＶ、５×１０12〜５×１０13／ｃｍ2でイオン注入し、メモリ素子分離用の不純物層１６を形成する。
その後、公知の技術により、層間絶縁膜を形成し、コンタクトホール及びメタル配線を形成する。
【００５３】
実施の形態２
実施の形態１と同様に、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２、燐ドープ多結晶シリコン膜３、シリコン窒化膜４を堆積し、これらをパターニングしてフローティングゲートの加工を行う。次いで、図４（ａ）及び（ａ’）に示したように、フローティングゲートをマスクとして用いて、例えば、砒素を０°、５〜４０ＫｅＶ、５×１０12〜５×１０13／ｃｍ2でイオン注入し、低濃度不純物層１０を形成する。
【００５４】
次いで、図４（ｂ）及び（ｂ’）に示したように、フローティングゲートをマスクとして用いて、例えば、砒素を−７〜−２５°、５〜４０ＫｅＶ、１×１０15〜１×１０16／ｃｍ2でイオン注入し、フローティングゲートの他方側にのみ高濃度不純物層１１ａを形成する。
その後、ＣＶＤ法により絶縁膜となるシリコン酸化膜を２５ｎｍ〜７５ｎｍ程度堆積し、図４（ｃ）及び（ｃ’）に示したように、反応性イオンエッチングによりシリコン酸化膜をエッチバックして、フローティングゲート側壁にサイドウォールスペーサ８を形成する。このとき片側のサイドウォールスペーサ８直下には、高濃度不純物層１１ａが存在しないようにサイドウォールスペーサ８の幅を規定する。
【００５５】
続いて、図４（ｄ）及び（ｄ’）に示したように、サイドウォールスペーサ８をマスクとして用いて、半導体基板１を１００ｎｍ〜２００ｎｍ程度掘り下げ、溝９を形成する。このとき、低濃度不純物層１０と高濃度不純物層１１ａとを分離するように溝９の深さを規定する。
その後、図４（ｅ）及び（ｅ’）に示したように、サイドウォル８をマスクとして用いて、例えば、砒素を０°、５〜４０ＫｅＶ、１×１０15〜１×１０16／ｃｍ2でイオン注入し、溝９の底面に高濃度不純物層１１ｂを形成する。続いて、熱処理による不純物の拡散及び活性化を行い、高濃度不純物層１１ａ、１１ｂを互いに接続させて高濃度不純物層１１とするとともに、さらに低濃度不純物層１０と高濃度不純物層１１とをそれぞれ電気的に接続させる。
【００５６】
次いで、図５（ｆ）及び（ｆ’）に示したように、実施の形態１と同様に、溝９及びフローティングゲート間スペース部にシリコン酸化膜１２を埋め込み、フローティングゲート及びシリコン酸化膜１２上に燐ドープ多結晶シリコン膜１３を堆積する。
次に、図５（ｇ）及び（ｇ’）に示したように、実施の形態１と同様に、スタックドフローティングゲートを多結晶シリコン膜３上に形成し、ＯＮＯ膜１４、ポリサイド膜を形成し、ポリサイド膜、ＯＮＯ膜１４及び多結晶シリコン膜１３、多結晶シリコン膜３を順次エッチングして、コントロールゲート１５及びフローティングゲート１７を形成し、さらに、メモリ素子分離用の不純物層１６を形成する。
その後、公知の技術により、層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。
【００５７】
実施の形態３
実施の形態２における図４（ａ）及び（ａ’）〜図４（ｄ）及び（ｄ’）と同様の方法で、Ｐ型半導体基板１上に、フローティングゲート、サイドウォールスペーサ８、低濃度不純物層１０及び高濃度不純物層１１ａを形成するとともに、半導体基板１表面に溝９を形成する。
その後、図６（ａ）及び（ａ’）に示したように、サイドウォル８をマスクとして用いて、例えば、砒素を−１０°、５〜４０ＫｅＶ、５×１０15〜５×１０16／ｃｍ2でイオン注入し、溝９の底面に高濃度不純物層１１ｂを形成する。
【００５８】
続いて、図６（ｂ）及び（ｂ’）に示したように、熱処理による不純物の拡散及び活性化を行い、高濃度不純物層１１ａ、１１ｂを互いに接続させて高濃度不純物層１１とするとともに、さらに低濃度不純物層１０と高濃度不純物層１１とをそれぞれ電気的に接続させる。次いで、実施の形態１と同様に、溝９及びフローティングゲート間スペース部にシリコン酸化膜１２を埋め込み、フローティングゲート及びシリコン酸化膜１２上に燐ドープ多結晶シリコン膜１３を堆積する。
【００５９】
次に、図６（ｃ）及び（ｃ’）に示したように、実施の形態１と同様に、スタックドフローティングゲートを多結晶シリコン膜３上に形成し、ＯＮＯ膜１４、ポリサイド膜を形成し、ポリサイド膜、ＯＮＯ膜１４及び多結晶シリコン膜１３、多結晶シリコン膜３を順次エッチングして、コントロールゲート１５及びフローティングゲート１７を形成し、さらに、メモリ素子分離用の不純物層１６を形成する。
その後、公知の技術により、層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。
【００６０】
実施の形態４
実施の形態１と同様に、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２、燐ドープ多結晶シリコン膜３、シリコン窒化膜４を堆積し、これらをパターニングしてフローティングゲートの加工を行う。次いで、図７（ａ）及び（ａ’）に示したように、半導体基板１の露出した部分と多結晶シリコン膜３のフローティングゲート側壁とを熱酸化し、膜厚２〜５０ｎｍ程度のシリコン酸化膜５を形成する。
その後、図７（ｂ）及び（ｂ’）に示したように、半導体基板１上のシリコン酸化膜５をドライエッチにより除去し、フローティングゲート側壁にのみシリコン酸化膜５ａを残存させる。このシリコン酸化膜５ａ及びフローティングゲートをマスクとして用いて、例えば、砒素を０°、１０〜４０ＫｅＶ、５×１０12〜５×１０13／ｃｍ2でイオン注入し、低濃度不純物層１０を形成する。
【００６１】
次いで、図７（ｃ）及び（ｃ’）に示したように、シリコン酸化膜５ａ及びフローティングゲートをマスクとして用いて、例えば、砒素を−７〜２５°、５０〜４０ＫｅＶ、１×１０15〜１×１０16／ｃｍ2でイオン注入し、高低濃度不純物層１１ａを形成する。
その後、ＣＶＤ法により絶縁膜となるシリコン酸化膜を２５ｎｍ〜７５ｎｍ程度堆積し、図７（ｄ）及び（ｄ’）に示したように、反応性イオンエッチングによりシリコン酸化膜をエッチバックして、フローティングゲート側壁にサイドウォールスペーサ８を形成する。このとき片側のサイドウォールスペーサ８直下には、高濃度不純物層１１ａが存在しないようにサイドウォールスペーサ８の幅を規定する。
【００６２】
続いて、図７（ｅ）及び（ｅ’）に示したように、フローティングゲート及びサイドウォールスペーサ８をマスクとして用いて、半導体基板１を１００ｎｍ〜２００ｎｍ程度掘り下げ、溝９を形成する。このとき、低濃度不純物層１０と高濃度不純物層１１ａとを分離するように溝９の深さを規定する。
次に、図８（ｆ）及び（ｆ’）に示したように、溝９内に膜厚が２〜５０ｎｍ程度のシリコン酸化膜６を形成する。
次いで、図８（ｇ）及び（ｇ’）に示したように、サイドウォル８をマスクとして用いて、例えば、砒素を０°、１５〜６０ＫｅＶ、１×１０15〜１×１０16／ｃｍ2でイオン注入し、溝９の底面に高濃度不純物層１１ｂを形成する。
【００６３】
続いて、図８（ｈ）及び（ｈ’）に示したように、熱処理による不純物の拡散及び活性化を行い、高濃度不純物層１１ａ、１１ｂを互いに接続させて高濃度不純物層１１とするとともに、さらに低濃度不純物層１０と高濃度不純物層１１とをそれぞれ電気的に接続させる。次いで、実施の形態１と同様に、溝９及びフローティングゲート間スペース部にシリコン酸化膜１２を埋め込み、フローティングゲート及びシリコン酸化膜１２上に燐ドープ多結晶シリコン膜１３を堆積する。
【００６４】
次に、図５（ｉ）及び（ｉ’）に示したように、実施の形態１と同様に、スタックドフローティングゲートを多結晶シリコン膜３上に形成し、ＯＮＯ膜１４、ポリサイド膜を形成し、ポリサイド膜、ＯＮＯ膜１４及び多結晶シリコン膜１３、多結晶シリコン膜３を順次エッチングして、コントロールゲート１５及びフローティングゲート１７を形成し、さらに、メモリ素子分離用の不純物層１６を形成する。
その後、公知の技術により、層間絶縁膜を形成し，コンタクトホール及びメタル配線を形成する。
【００６５】
実施の形態５
図９（ａ）及び（ａ’）に示したように、実施の形態４と同様に、Ｐ型半導体基板１上に、トンネル酸化膜２、燐ドープ多結晶シリコン膜３、シリコン窒化膜４を堆積し、これらをパターニングしてフローティングゲートの加工を行い、半導体基板１の露出した部分と多結晶シリコン膜３のフローティングゲート側壁とにシリコン酸化膜５を形成する。
【００６６】
次いで、図９（ｂ）及び（ｂ’）に示したように、半導体基板１上のシリコン酸化膜５をドライエッチにより除去し、フローティングゲート側壁にのみシリコン酸化膜５ａを残存させ、さらに、フローティングゲート及びシリコン酸化膜５ａをマスクとして用いて、半導体基板１を１００ｎｍ〜２００ｎｍ程度掘り下げ、溝９を形成する。
【００６７】
続いて、図９（ｃ）及び（ｃ’）に示したように、シリコン酸化膜５ａをマスクとして用いて、例えば、砒素を＋５°、５〜４０ＫｅＶ、１×１０14〜１×１０15／ｃｍ2でイオン注入し、半導体基板１の溝９の一方の側壁から底面にわたる低濃度不純物層１０を形成する。
【００６８】
次いで、図９（ｄ）及び（ｄ’）に示したように、シリコン酸化膜５ａをマスクとして用いて、例えば、砒素を−１０°、５〜４０ＫｅＶ、５×１０15〜５×１０16／ｃｍ2でイオン注入し、半導体基板１の溝９の他方の側壁から底面にわたる高濃度不純物層１１を形成する。
その後、熱処理によって不純物を活性化し、図１０（ｅ）及び（ｅ’）に示したように、実施の形態１と同様に、溝９及びフローティングゲート間スペース部にシリコン酸化膜１２を埋め込み、フローティングゲート及びシリコン酸化膜１２上に燐ドープ多結晶シリコン膜１３を堆積する。
【００６９】
次に、図１０（ｆ）及び（ｆ’）に示したように、実施の形態１と同様に、スタックドフローティングゲートを多結晶シリコン膜３上に形成し、ＯＮＯ膜１４、ポリサイド膜を形成し、ポリサイド膜、ＯＮＯ膜１４及び多結晶シリコン膜１３、多結晶シリコン膜３を順次エッチングして、コントロールゲート１５及びフローティングゲート１７を形成し、さらに、メモリ素子分離用の不純物層１６を形成する。
その後、公知の技術により、層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。
【００７０】
実施の形態６
図１１（ａ）及び（ａ’）に示したように、実施の形態４と同様に、Ｐ型半導体基板１上に、トンネル酸化膜２、燐ドープ多結晶シリコン膜３、シリコン窒化膜４を堆積し、これらをパターニングしてフローティングゲートの加工を行い、半導体基板１の露出した部分と多結晶シリコン膜３のフローティングゲート側壁とにシリコン酸化膜５を形成し、さらに、半導体基板１上のシリコン酸化膜５をドライエッチにより除去し、フローティングゲート側壁にのみシリコン酸化膜５ａを残存させる。
【００７１】
次いで、図１１（ｂ）及び（ｂ’）に示したように、ＣＶＤ法により絶縁膜となるシリコン酸化膜を２５ｎｍ〜７５ｎｍ程度堆積し、反応性イオンエッチングによりシリコン酸化膜をエッチバックして、フローティングゲート側壁にサイドウォールスペーサ８を形成する。
【００７２】
続いて、図１１（ｃ）及び（ｃ’）に示したように、サイドウォールスペーサ８をマスクとして用いて、半導体基板１を１００ｎｍ〜２００ｎｍ程度掘り下げ、溝９を形成する。
その後、図１１（ｄ）及び（ｄ’）に示したように、サイドウォールスペーサ８をマスクとして用いて、例えば、砒素を＋５°、５〜４０ＫｅＶ、１×１０14〜１×１０15／ｃｍ2でイオン注入し、半導体基板１の溝９の一方の側壁から底面にわたる低濃度不純物層１０を形成する。
【００７３】
次いで、図１２（ｅ）及び（ｅ’）に示したように、ＣＶＤシリコン酸化膜からなるサイドウォールスペーサ８と熱酸化膜からなるシリコン酸化膜５ａとのウェットエッチングレート差を利用して、選択的にサイドウォールスペーサ８のみを除去する。
【００７４】
続いて、図１２（ｆ）及び（ｆ’）に示したように、フローティングゲート及びシリコン酸化膜５ａをマスクとして用いて、例えば、砒素を−１０°、５〜４０ＫｅＶ、５×１０15〜５×１０16／ｃｍ2でイオン注入し、半導体基板１の溝９の他方の側壁から底面にわたる高濃度不純物層１１を形成する。
その後、熱処理によって不純物を活性化し、図１２（ｇ）及び（ｇ’）に示したように、実施の形態１と同様に、溝９及びフローティングゲート間スペース部にシリコン酸化膜１２を埋め込み、フローティングゲート及びシリコン酸化膜１２上に燐ドープ多結晶シリコン膜１３を堆積する。
【００７５】
次に、図１２（ｈ）及び（ｈ’）に示したように、実施の形態１と同様に、スタックドフローティングゲートを多結晶シリコン膜３上に形成し、ＯＮＯ膜１４、ポリサイド膜を形成し、ポリサイド膜、ＯＮＯ膜１４及び多結晶シリコン膜１３、多結晶シリコン膜３を順次エッチングして、コントロールゲート１５及びフローティングゲート１７を形成し、さらに、メモリ素子分離用の不純物層１６を形成する。
その後、公知の技術により、層間絶縁膜を形成し、コンタクトホール及びメタル配線を形成する。
【００７６】
実施の形態７
図１３（ａ）及び（ａ’）に示したように、実施の形態４と同様に、Ｐ型半導体基板１上に、トンネル酸化膜２、燐ドープ多結晶シリコン膜３、シリコン窒化膜４を堆積し、これらをパターニングしてフローティングゲートの加工を行い、半導体基板１の露出した部分と多結晶シリコン膜３のフローティングゲート側壁とにシリコン酸化膜５を形成し、さらに、半導体基板１上のシリコン酸化膜をドライエッチにより除去し、フローティングゲート側壁にのみシリコン酸化膜５ａを残存させる。フローティングゲートとシリコン酸化膜５ａをマスクとして用いて、例えば、砒素を０°、５〜４０ＫｅＶ、５×１０12〜５×１０13／ｃｍ2でイオン注入し、低濃度不純物層１０を形成する。
【００７７】
次いで、図１３（ｂ）及び（ｂ’）に示したように、フローティングゲートとシリコン酸化膜５ａをマスクとして用いて、例えば、砒素を−７〜２５°、５〜４０ＫｅＶ、１×１０15〜１×１０16／ｃｍ2でイオン注入し、フローティングゲートの一方側にのみ高濃度不純物層１１ａを形成する。
【００７８】
続いて、図１３（ｃ）及び（ｃ’）に示したように、熱処理による不純物の拡散及び活性化を行い、低濃度不純物層１０と高濃度不純物層１１とをそれぞれフローティングゲート下にオーバーラップさせる。
その後、図１３（ｄ）及び（ｄ’）に示したように、フローティングゲートとシリコン酸化膜５ａをマスクとして用いて、半導体基板１を１００ｎｍ〜２００ｎｍ程度掘り下げ、溝９を形成する。このとき、低濃度不純物層１０と高濃度不純物層１１ａとを分離するように溝９の深さを規定する。
【００７９】
次いで、図１４（ｅ）及び（ｅ’）に示したように、フローティングゲートとシリコン酸化膜５ａをマスクとして用いて、例えば、砒素を−１０°、５〜４０ＫｅＶ、５×１０15〜５×１０16／ｃｍ2でイオン注入し、溝９の底面に高濃度不純物層１１ｂを形成する。
【００８０】
続いて、図１４（ｆ）及び（ｆ’）に示したように、熱処理による不純物の拡散及び活性化を行い、高濃度不純物層１１ａ、１１ｂを互いに接続させて高濃度不純物層１１とするとともに、さらに低濃度不純物層１０と高濃度不純物層１１とをそれぞれ電気的に接続させる。その後、実施の形態１と同様に、溝９及びフローティングゲート間スペース部にシリコン酸化膜１２を埋め込み、フローティングゲート及びシリコン酸化膜１２上に燐ドープ多結晶シリコン膜１３を堆積する。
【００８１】
次に、図１４（ｇ）及び（ｇ’）に示したように、実施の形態１と同様に、スタックドフローティングゲートを多結晶シリコン膜３上に形成し、ＯＮＯ膜１４、ポリサイド膜を形成し、ポリサイド膜、ＯＮＯ膜１４及び多結晶シリコン膜１３、多結晶シリコン膜３を順次エッチングして、コントロールゲート１５及びフローティングゲート１７を形成し、さらに、メモリ素子分離用の不純物層１６を形成する。
その後、公知の技術により、層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。
【００８２】
【発明の効果】
本発明の半導体記憶装置の製造方法によれば、半導体基板に形成された溝の底面において高濃度の不純物層が形成されることとなるため、この不純物層が拡散配線層として機能するのに十分な断面積を確保することができる。よって、拡散配線層の設計線幅の微細化を容易に行うことができ、単位長当たりのビットライン数を増大させることができ、セルアレイの面積を微細化することが可能となる。
【００８３】
また、溝に沿って形成される低濃度不純物層及び高濃度不純物層は、レジストマスクなどを使用せずに、フローティングゲート側壁のサイドウォールスペーサに対して自己整合的に不純物をイオン注入することにより形成することができるため、製造工程の簡略化を実現しながら、フローティングゲート間の幅を縮小することができる。さらに、斜めイオン注入、逆斜めイオン注入の角度を小さな角度で行うことで、フローティングゲート間の幅を縮小した場合においても、溝側壁及び底面の双方に不純物の注入を容易に行うことができる。
【００８４】
しかも、溝側壁に対する不純物の注入深さを非常に浅くすることができるため、イオン注入後の不純物分布のばらつきが少なく、フローティングゲート下の不純物濃度を容易に制御することができ、書き込み速度などのセル特性のばらつきを抑えることが可能となる。
【００８５】
さらに、溝側壁の傾斜角度とイオン注入の角度とを操作することにより、一回の注入で溝側壁の不純物濃度と底面の不純物濃度とが1桁以上差を有するように設定することができる。さらに、高濃度不純物層のイオン注入角度と低濃度不純物層の注入角度とを相反する方向で注入することにより、溝内の両側壁及び底面の３平面に、２回のイオン注入のみで、非対称性（約２桁以上の濃度差）を十分に確保させることができる。よって、工程数の簡略化によりプロセスコストを低下させることができ、１チップ当たりのコストを抑制することが可能となる。
【００８６】
また、溝底面には書き込みに必要な不純物濃度より約１桁以上高い不純物濃度、つまり、高濃度不純物層における不純物濃度よりも約１桁以上高い不純物濃度を有する不純物層を同時に形成できるため、拡散配線層の低抵抗化を実現することができ、1ブロック当たりのワードライン数、つまり、セル数を増加させ、ブロック毎に配置される選択トランジスタの総数を減少させることが可能となり、セルアレイの面積のさらなる微細化が実現できる。
【００８７】
さらに、フローティングゲート側壁のサイドウォールスペーサに対して自己整合的に不純物をイオン注入することにより、トンネル酸化膜として機能する絶縁膜に不純物が注入されたり、通過したりせず、トンネル酸化膜の膜質の劣化が回避でき、セル特性の信頼性を向上させることができる。さらに、従来の手法では、サイドウォールスペーサ幅のばらつきによる低濃度不純物層幅のばらつきを考慮して、サイドウォールスペーサの幅を設定しなくてはならなかったのに対し、本発明の手法では、サイドウォールスペーサの幅に関係なく、溝の深さによって低濃度不純物層の幅を規定することができるため、サイドウォールスペーサの幅の微細化を容易に行うことができる。さらに、高濃度不純物層と低濃度不純物層とを斜めイオン注入及び逆斜めイオン注入により接続することができるため、熱処理工程を省略することができ、熱処理工程に起因するトンネル酸化膜の膜質の劣化を抑制し、書き込み／消去の繰り返しに対するセル特性の劣化を抑制し、さらに高信頼性を確保することが可能である。
【００８８】
また、サイドウォールスペーサの幅を調整することで、フローティングゲート直下の不純物層の不純物濃度を容易に制御することができるため、セル特性、例えば、書き込み速度を損なわずに、フローティングゲートと高濃度不純物層のオーバーラップの幅を微細化、つまり、フローティングゲートの微細化を実現することができ、単位長当たりのビットライン数をさらに増大させることができ、セルアレイの面積をさらに小さく、より大容量化を容易に行うことができる。
【００８９】
特に、サイドウォールスペーサとしてフローティングゲートの側壁を熱処理することにより熱酸化膜で被覆する場合には、熱酸化膜の膜厚を容易に制御することができるために、溝の幅の制御が容易となり、フローティングゲート間の幅をさらに縮小することができる。
【００９０】
さらに、サイドウォールスペーサとして熱酸化膜（1層目）と絶縁膜（２層目）との２層構造を用い、斜めイオン注入と逆斜めイオン注入との間で、２層目のサイドウォールスペーサを選択的に除去する場合には、フローティングゲート近傍の平面である半導体基板表面、溝側壁及び溝底面の３面に高濃度の不純物を同時に注入することができ、書き込みに必要な高濃度不純物層をフローティングゲート近傍に制御よく形成できることから、高濃度不純物層の断面積を確保できるとともに、フローティングゲート間の幅を縮小することができ、その結果、書き込み速度などのセル特性のばらつきを一層抑制することができる。しかも、高濃度の不純物を注入する際に、２層目の絶縁膜が除去されていても、フローティングゲート側壁が熱酸化膜で被覆さているため、浅い角度で不純物を注入しても、トンネル酸化膜に不純物が注入されず、通過させることはなく、イオン注入によるトンネル酸化膜の膜質の劣化を回避することができ、セル特性の信頼性を一層向上させることができる。
【００９１】
また、本発明の別の半導体記憶装置の製造方法によれば、上記の半導体記憶装置の製造方法による効果に加え、サイドウォールスペーサの形成前にフローティングゲート近傍に高濃度不純物層と低濃度不純物層とを形成するため、制御性よく非対称不純物拡散層を形成することができ、フローティングゲート下の不純物層の不純物濃度をより容易に制御することができ、書き込み速度などのセル特性のばらつきを抑えることができる。しかも、サイドウォ−ルスペーサ直下と溝底面とに形成される不純物層を個別に制御することができるため、プロセスの変更が柔軟に行え、他のプロセスとの整合又はセル特性の改良が容易である。また、低濃度拡散層と高濃度拡散層とを形成した後に、その境界部を除去するように半導体基板に溝を形成するために、その境界部のずれに起因する誤書き込み、書き込みばらつき又は配線抵抗などのばらつきを防止することができ、より信頼性の高いセル特性を得ることができる。
【００９２】
特に、溝底面に、垂直な方向からイオン注入する場合には、溝の幅が微細化されても溝底面に十分な濃度の不純物を注入することができる。
また、溝底面に斜めイオン注入する場合には、低濃度不純物層と高濃度不純物層との距離を調整することができ、低濃度不純物層において適当な不純物濃度を確保することができる。
【００９３】
さらに、溝の表面を酸化膜で被覆する場合には、この酸化膜の膜厚によって、サイドウォールスペーサ直下に形成された低濃度不純物層と溝底面に形成される不純物層の距離を調整することができる。また、溝の側壁が傾斜している場合には、溝底面に対して垂直な方向からイオン注入すると、溝側壁における注入角度に対する見かけ上の酸化膜の膜厚は底面のそれに比べて極端に厚くなるため、底面にのみ選択的に不純物をイオン注入することができることとなり、事前にサイドウォールスパーサ直下に形成された低濃度不純物層の不純物濃度を保持することが容易となる。
【００９４】
本発明のさらに別の半導体記憶装置の製造方法によれば、上記の半導体記憶装置の製造方法による効果に加え、フローティングゲート側壁を酸化膜で被覆した後に不純物をイオン注入することにより、トンネル酸化膜の膜質の劣化が回避でき、セル特性の信頼性を向上させることができる。さらに、溝を形成する前に、熱処理により低濃度不純物層と高濃度不純物層とをフローティングゲート下にまで広げることにより、フローティングゲート間の幅をさらに縮小することができる。
【００９５】
また、本発明の半導体記憶装置によれば、フローティングゲート間の溝に非対称な不純物層を有するため、ビットラインとソースラインとを共有することができ、セル面積を小さくすることができる。また、フローティングゲート間の溝の深さ、溝底面の高濃度不純物層の不純物濃度、溝側壁の高濃度不純物層及び低濃度不純物層の不純物濃度を個別に制御することができるため、セル特性の変更が容易であり、他のプロセスとの整合もしくは改良が容易となり、信頼性の高い半導体記憶装置を提供することができる。さらに、溝底面に高濃度不純物層により配線層を配置するため、高濃度不純物層の断面積を増大させることができ、配線抵抗を低下させることができる。よって、1ブロック当たりのワードライン数、つまり、セル数を増加させることができ、ブロック毎に配置される選択トランジスタの総数が減少するため、セルアレイの面積をさらに小さくすることができる。したがって、ウエハ当たりのチップ数が増加し、１チップ当たりのコストが低下するため、安価な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置における要部の概略平面図である。
【図２】本発明の半導体記憶装置の製造方法の第1の実施例を説明するための要部の概略断面工程図である。
【図３】本発明の半導体記憶装置の製造方法の第1の実施例を説明するための要部の概略断面工程図である。
【図４】本発明の半導体記憶装置の製造方法の第２の実施例を説明するための要部の概略断面工程図である。
【図５】本発明の半導体記憶装置の製造方法の第２の実施例を説明するための要部の概略断面工程図である。
【図６】本発明の半導体記憶装置の製造方法の第３の実施例を説明するための要部の概略断面工程図である。
【図７】本発明の半導体記憶装置の製造方法の第４の実施例を説明するための要部の概略断面工程図である。
【図８】本発明の半導体記憶装置の製造方法の第４の実施例を説明するための要部の概略断面工程図である。
【図９】本発明の半導体記憶装置の製造方法の第５の実施例を説明するための要部の概略断面工程図である。
【図１０】本発明の半導体記憶装置の製造方法の第５の実施例を説明するための要部の概略断面工程図である。
【図１１】本発明の半導体記憶装置の製造方法の第６の実施例を説明するための要部の概略断面工程図である。
【図１２】本発明の半導体記憶装置の製造方法の第６の実施例を説明するための要部の概略断面工程図である。
【図１３】本発明の半導体記憶装置の製造方法の第７の実施例を説明するための要部の概略断面工程図である。
【図１４】本発明の半導体記憶装置の製造方法の第７の実施例を説明するための要部の概略断面工程図である。
【図１５】従来の半導体記憶装置における要部の概略平面図である。
【図１６】従来の半導体記憶装置の製造方法の実施例を説明するための要部の概略断面工程図である。
【図１７】従来の半導体記憶装置の製造方法の実施例を説明するための要部の概略断面工程図である。
【図１８】従来の半導体記憶装置の動作原理を説明するための等価回路図である。
【図１９】従来の半導体記憶装置の読み出し原理を説明するための模式断面図である。
【図２０】従来の半導体記憶の書き込み原理を説明するための模式断面図である。
【図２１】従来の半導体記憶装置の消去原理を説明するための模式断面図である。
【符号の説明】
１  Ｐ型半導体基板
２  トンネル酸化膜（絶縁膜）
３、１３  燐ドープ多結晶シリコン膜（フローティングゲート）
４  シリコン窒化膜
５ａ、５、６  シリコン酸化膜
８  サイドウォールスペーサ
９  溝
１０  低濃度不純物層
１１ａ、１１ｂ、１１  高濃度不純物層
１２  シリコン酸化膜
１４  ＯＮＯ膜
１５  コントロールゲート
１６  メモリ素子分離用の不純物層
１７  フローティングゲート
Ｒ１、Ｒ２、Ｒ３  レジスト
【図１】
0004354596.tif 000003
【図２】
0004354596.tif 000004
【図３】
0004354596.tif 000005
【図４】
0004354596.tif 000006
【図５】
0004354596.tif 000007
【図６】
0004354596.tif 000008
【図７】
0004354596.tif 000009
【図８】
0004354596.tif 000010
【図９】
0004354596.tif 000011
【図１０】
0004354596.tif 000012
【図１１】
0004354596.tif 000013
【図１２】
0004354596.tif 000014
【図１３】
0004354596.tif 000015
【図１４】
0004354596.tif 000016
【図１５】
0004354596.tif 000017
【図１６】
0004354596.tif 000018
【図１７】
0004354596.tif 000019
【図１８】
0004354596.tif 000020
【図１９】
0004354596.tif 000021
【図２０】
0004354596.tif 000022
【図２１】
0004354596.tif 000023