(57)【特許請求の範囲】
【請求項１】
制御ゲート、浮遊ゲート、ｐ型及びｎ型の一方である第１の導電型を有するチャンネルウェル、及び上記チャンネルウェル内にあって上記第１の導電型とは異なる第２の導電型を有するドレイン及びソース領域を備え、上記制御ゲートが第１のプログラム／消去電位にある第１のノードに結合され、上記チャンネルウェルが第２のプログラム／消去電位にある第２のノードに結合されている浮遊ゲートメモリセルにおいて、上記制御ゲートに第１の回復電位を回復させ、上記チャンネルウェルに第２の回復電位を回復させるための方法であって、
上記第１のプログラム／消去電位を上記第１のノードに印加し、上記第２のプログラム／消去電位を上記第２のノードに印加することによって上記制御ゲートと上記チャネルウエルとの間にトンネリング電流を誘起させるのに十分な電界を確立した後、上記第１のノードと上記第２のノードとの間に電流通路を完成させるステップと、
上記第１のノードにおける電圧電位が第１のスイッチング電位とほぼ等しくなったときに第１の接地信号を生成するステップと、
上記第２のノードにおける電圧電位が第２のスイッチング電位とほぼ等しくなったときに第２の接地信号を生成するステップと、
上記第１の接地信号に応答して、上記第２のノードと第１の参照ノードとの間に電気通路を設けて上記第１の参照ノードを上記第２の回復電位にバイアスするステップと、
上記第２の接地信号に応答して、上記第１のノードと第２の参照ノードとの間に電気通路を設けて上記第２の参照ノードを上記第１の回復電位にバイアスするステップと、
を含むことを特徴とする方法。
【請求項２】
第１の導電型を有する半導体基板上にあって、ドレイン、ソース、浮遊ゲート、及び制御ゲートを含む浮遊ゲートセルのための動作させるための方法であって、上記基板は、上記基板とは異なる第２の導電型を有する絶縁ウエルと、上記絶縁ウエル内にあって上記第１の導電型を有するチャネルウエルと、上記チャネルウエル内にあって上記第２の導電型を有するセルのソース及びドレイン領域を含み、上記制御ゲートは、第１のノードに結合され、上記チャネルウエルは、第２のノードに接続されており、上記方法は、
第１のプログラム／消去電位を上記第１のノードに印加し、第２のプログラム／消去電位を上記第２のノードに印加し、第３のプログラム／消去電位を上記絶縁ウエルに印加し、そして第４のプログラム／消去電位を上記基板に印加することによって上記浮遊ゲートと上記チャネルウエルとの間にトンネリング電流を誘起させるステップを含み、上記第１及び第２のプログラム／消去電位は、上記制御ゲートと上記チャネルウエルとの間にトンネリング電流を誘起させるのに十分な電界を確立し、上記第３の電位は、上記チャネリングウエルと上記絶縁ウエルとの間の電流を阻止するように設定され、且つ上記第４の電位は、上記絶縁ウエルと上記基板との間の電流を阻止するように設定され、上記方法は、
上記第１のプログラム／消去電位を第１の回復電位まで回復させ、且つ上記第２のプログラム／消去電位を第２の回復電位まで回復させるステップを更に含み、上記第１のプログラム／消去電位及び上記第２のプログラム／消去電位を回復させるステップは：
上記第１のノードと上記第２のノードとの間に電流通路を完成するステップと；
上記第１のノードにおける上記電位が第１のスイッチング電位にほぼ等しくなったときに第１の接地信号を生成するステップと；
上記第２のノードにおける上記電位が第２のスイッチング電位とほぼ等しくなったときに第２の接地信号を生成するステップと；
上記第１の接地信号に応答し、上記第２のノードと第１の参照ノードとの間に電気通路を設けて上記第１の参照ノードを上記第２の回復電位にバイアスするステップと；
上記第２の接地信号に応答して、上記第１のノードと第２の参照ノードとの間に電気通路を設けて上記第２の参照ノードを上記第１の回復電位にバイアスするステップと；
を含むことを特徴とする方法。
【請求項３】
上記第１の導電型は、ｐ型であることを特徴とする請求項１または請求項２に記載の方法。
【請求項４】
上記第１のスイッチング電位は正電圧であり、上記第２のスイッチング電位は、負電圧であることを特徴とする請求項１または請求項２に記載の方法。
【請求項５】
上記第１のスイッチング電位は、ほぼ＋３Ｖであり、上記第２のスイッチング電位は、ほぼ−２Ｖであることを特徴とする請求項３または請求項４に記載の方法。
【請求項６】
上記第１のスイッチング電位は、負電圧であり、上記第２のスイッチング電位は、正電圧であることを特徴とする請求項１または請求項２に記載の方法。
【請求項７】
上記第１のスイッチング電位は、ほぼ−２Ｖであり、上記第２のスイッチング電位は、ほぼ＋３Ｖであることを特徴とする請求項６に記載の方法。
【請求項８】
上記第１の参照ノードは、接地電位にあるノードに結合されることを特徴とする請求項１または請求項２に記載の方法。
【請求項９】
上記第１の参照ノードは、上記第２の参照ノードに結合されることを特徴とする請求項８に記載の方法。
【請求項１０】
上記第１のプログラム／消去電位は、正電圧であり、上記第２のプログラム／消去電位は、負電圧であることを特徴とする請求項１または請求項２に記載の方法。
【請求項１１】
上記浮遊ゲートメモリセルは、接地電位及び正供給電位を供給する外部参照電源を更に備えていることを特徴とする請求項１に従属する請求項１０に記載の方法。
【請求項１２】
上記基板は、接地電位及び正電源電位を供給する外部参照電源に結合されていることを特徴とする請求項２に従属する請求項１０に記載の方法。
【請求項１３】
上記電源電圧は、５Ｖまたはそれ以下に特定されていることを特徴とする請求項１１または請求項１２に記載の方法。
【請求項１４】
上記第１のプログラム／消去電位は、負電圧であり、上記第２のプログラム／消去電位は、正電圧であることを特徴とする請求項１または請求項２に記載の方法。
【請求項１５】
上記浮遊ゲートメモリセルは、接地電位及び正供給電位を供給する外部参照電源を更に備え、上記第２のプログラム／消去電位の大きさは、上記供給電位よりも高いことを特徴とする請求項１に従属する請求項１４に記載の方法。
【請求項１６】
上記基板は、接地電位及び正供給電位を供給する外部参照電源に結合され、上記第２のプログラム／消去電位の大きさは、上記供給電位よりも高いことを特徴とする請求項２に従属する請求項１４に記載の方法。
【請求項１７】
上記第２のプログラム／消去電位はほぼ供給電位から＋14Ｖまでの範囲内の大きさを有し、上記第１のプログラム／消去電位は−４Ｖから−10Ｖまでの範囲内の大きさを有していることを特徴とする請求項１５または請求項１６に記載の方法。
【請求項１８】
上記供給電圧は、５Ｖまたはそれ以下に特定されていることを特徴とする請求項１５または請求項１６に記載の方法。
【請求項１９】
上記浮遊ゲートメモリセルは、第１の導電型を有する基板を有する集積回路上に三重ウェルトランジスタを含み、上記基板は第２の導電型を有する絶縁ウェルを含み、上記チャンネルウェルは上記絶縁ウェル内にあることを特徴とする請求項１または請求項３に記載の方法。
【請求項２０】
浮遊ゲートメモリセルの制御ゲート及びチャンネルウェルをそれぞれ第１の回復電位及び第２の回復電位まで回復させるための回復回路であって、上記浮遊ゲートメモリセルは、第１のプログラム／消去電位にある第１のノードに結合される上記制御ゲート、浮遊ゲート、ｐ型及びｎ型の一方である第１の導電型を有していて第２のプログラム／消去電位にある第２のノードに結合される上記チャンネルウェル、及び上記チャンネルウェル内にあって上記第１の導電型とは異なる第２の導電型を有するドレイン及びソース領域とを備え、上記回復回路は、
回復制御信号を供給する制御回路と、
上記第１のプログラム／消去電位を上記第１のノードに印加し、上記第２のプログラム／消去電位を上記第２のノードに印加することによって上記制御ゲートと上記チャネルウエルとの間にトンネリング電流を誘起させるのに十分な電界を確立した後、上記回復制御信号に応答し、上記第１のノードと上記第２のノードとの間に電流通路を完成させる結合回路と、
上記回復制御信号に応答し、上記第１のノードにおける電圧電位が第１のスイッチング電位にほぼ等しくなった時に第１の接地信号を供給する第１の電圧検出器回路と、
上記回復制御信号に応答し、上記第２のノードにおける電圧電位が第２のスイッチング電位にほぼ等しくなった時に第２の接地信号を供給する第２の電圧検出器回路と、
上記第１の接地信号に応答し、上記第２のノードと第１の参照ノードとの間に電気通路を設けて上記第１の参照ノードを上記第２の回復電位にバイアスする第１の電圧接地回路と、
上記第２の接地信号に応答し、上記第１のノードと第２の参照ノードとの間に電気通路を設けて上記第２の参照ノードを上記第１の回復電位にバイアスする第２の電圧接地回路と、
を備えていることを特徴とする回復回路。
【請求項２１】
上記第１の導電型は、ｐ型であることを特徴とする請求項２０に記載の回復回路。
【請求項２２】
上記第１のスイッチング電位は、正電圧であり、上記第２のスイッチング電位は、負電圧であることを特徴とする請求項２０に記載の回復回路。
【請求項２３】
上記第１のスイッチング電位は、ほぼ＋３Ｖであり、上記第２のスイッチング電位は、ほぼ−２Ｖであることを特徴とする請求項２２に記載の回復回路。
【請求項２４】
上記第１のスイッチング電位は、負電圧であり、上記第２のスイッチング電位は、正電圧であることを特徴とする請求項２０に記載の方法。
【請求項２５】
上記第１のスイッチング電位は、ほぼ−２Ｖであり、上記第２のスイッチング電位は、ほぼ＋３Ｖであることを特徴とする請求項２４に記載の回復回路。
【請求項２６】
上記第１の参照ノードは、接地電位にあるノードに結合されることを特徴とする請求項２０に記載の回復回路。
【請求項２７】
上記第１の参照ノードは、上記第２の参照ノードに結合されることを特徴とする請求項２６に記載の回復回路。
【請求項２８】
上記第１のプログラム／消去電位は、正電圧であり、上記第２のプログラム／消去電位は、負電圧であることを特徴とする請求項２０に記載の回復回路。
【請求項２９】
上記浮遊ゲートメモリセルは、接地電位及び正供給電位を供給する外部参照電源を更に備えていることを特徴とする請求項２８に記載の回復回路。
【請求項３０】
上記供給電位は、５Ｖまたはそれ以下に特定されていることを特徴とする請求項２９に記載の回復回路。
【請求項３１】
上記第１のプログラム／消去電位は、負電圧であり、上記第２のプログラム／消去電位は、正電圧であることを特徴とする請求項２０に記載の回復回路。
【請求項３２】
上記浮遊ゲートメモリセルは、接地電位及び正供給電位を供給する外部参照電源を更に備え、上記第２のプログラム／消去電位の大きさは、上記供給電位よりも高いことを特徴とする請求項３１に記載の回復回路。
【請求項３３】
上記第２のプログラム／消去電位は、ほぼ供給電位から＋14Ｖまでの範囲内の大きさを有し、上記第１のプログラム／消去電位は、−４Ｖから−10Ｖまでの範囲内の大きさを有していることを特徴とする請求項３２に記載の回復回路。
【請求項３４】
上記供給電圧は、５Ｖまたはそれ以下に指定されていることを特徴とする請求項３２に記載の回復回路。
【請求項３５】
ｎ型及びｐ型の一方である第１の導電型を有する領域を含む半導体基板内の浮遊ゲートメモリセルであって、
チャンネル領域上の浮遊ゲート構造と、
上記浮遊ゲート構造の上にあって第１のノードに結合されている制御ゲート構造と、
上記基板の領域内にあってｎ型及びｐ型の一方であるが上記第１の導電型とは異なる第２の導電型を有する第１のウェルと、
上記第１のウェル内にあって第２のノードに結合され、上記第１の導電型を有する第２のウェルと、
上記第２のウェル内にあって上記第２の導電型を有するドレインと、
上記第２のウェル内にあって上記第２の導電型を有し、上記ドレインから離間していて上記ドレインとの間に上記チャンネル領域を限定しているソースと、
第１のプログラム／消去電位を上記第１のノードに印加し、第２のプログラム／消去電位を上記第２のノードに印加し、第３のプログラム／消去電位を上記第１のウェルに印加し、そして第４のプログラム／消去電位を上記基板に印加することによって、上記浮遊ゲートから上記チャンネル領域内へ、及び上記チャンネル領域から上記浮遊ゲート内への電子のトンネリングを誘起させるプログラム／消去電圧ドライバ回路を備え、上記第１及び第２のプログラム／消去電位は、上記制御ゲートと上記チャンネルウェルとの間に上記トンネリング電流を誘起させるのに十分な電界を確立し、上記第３の電位は上記チャンネルウェルと上記第１のウェルとの間の電流を阻止するようにセットされ、そして上記第４の電位は上記第１のウェルと上記基板との間の電流を阻止するようにセットされており、
上記浮遊ゲートメモリセルは、上記制御ゲートに第１の回復電位を回復させ、上記第２のウェルに第２の回復電位を回復させる回復回路を更に備え、上記回復回路は、
上記プログラム／消去電圧ドライバに応答して回復制御信号を供給する制御回路と、
上記回復制御信号に応答して上記第１のノードと上記第２のノードとの間に電流通路を完成させる結合回路と、
上記回復制御信号に応答して上記第１のノードにおける電圧電位が第１のスイッチング電位にほぼ等しくなった時に第１の接地信号を供給する第１の電圧検出器回路と、
上記回復制御信号に応答して上記第２のノードにおける電圧電位が第２のスイッチング電位にほぼ等しくなった時に第２の接地信号を供給する第２の電圧検出器回路と、
上記第１の接地信号に応答し、上記第２のノードと第１の参照ノードとの間に電気通路を設けて上記第１の参照ノードを上記第２の回復電位にバイアスする第１の電圧接地回路と、
上記第２の接地信号に応答し、上記第１のノードと第２の参照ノードとの間に電気通路を設けて上記第２の参照ノードを上記第１の回復電位にバイアスする第２の電圧接地回路と、
を更に含んでいることを特徴とする浮遊ゲートメモリセル。
【請求項３６】
上記第１の導電型は、ｐ型であることを特徴とする請求項３５に記載の浮遊ゲートメモリセル。
【請求項３７】
上記第１のスイッチング電位は、正電圧であり、上記第２のスイッチング電位は、負電圧であることを特徴とする請求項３５に記載の浮遊ゲートメモリセル。
【請求項３８】
上記第１のスイッチング電位は、ほぼ＋３Ｖであり、上記第２のスイッチング電位は、ほぼ−２Ｖであることを特徴とする請求項３７に記載の浮遊ゲートメモリセル。
【請求項３９】
上記第１のスイッチング電位は、負電圧であり、上記第２のスイッチング電位は、正電圧であることを特徴とする請求項３５に記載の浮遊ゲートメモリセル。
【請求項４０】
上記第１のスイッチング電位は、ほぼ−２Ｖであり、上記第２のスイッチング電位は、ほぼ＋３Ｖであることを特徴とする請求項３９に記載の浮遊ゲートメモリセル。
【請求項４１】
上記第１の参照ノードは、接地電位にあるノードに結合されることを特徴とする請求項３５に記載の浮遊ゲートメモリセル。
【請求項４２】
上記第１の参照ノードは、上記第２の参照ノードに結合されることを特徴とする請求項４１に記載の浮遊ゲートメモリセル。
【請求項４３】
上記第１のプログラム／消去電位は正電圧であり、上記第２のプログラム／消去電位は負電圧であることを特徴とする請求項３５に記載の浮遊ゲートメモリセル。
【請求項４４】
上記基板は、接地電位及び正供給電位を供給する外部参照電源に結合されることを特徴とする請求項４３に記載の浮遊ゲートメモリセル。
【請求項４５】
上記供給電位は、５Ｖまたはそれ以下に指定されていることを特徴とする請求項４４に記載の浮遊ゲートメモリセル。
【請求項４６】
上記第１のプログラム／消去電位は、負電圧であり、上記第２のプログラム／消去電位は、正電圧であることを特徴とする請求項３５に記載の浮遊ゲートメモリセル。
【請求項４７】
上記基板は、接地電位及び正供給電位を供給する外部参照電源に結合され、上記第２のプログラム／消去電位の大きさは、上記供給電位よりも高いことを特徴とする請求項４６に記載の浮遊ゲートメモリセル。
【請求項４８】
上記第２のプログラム／消去電位は、ほぼ供給電位から＋14Ｖまでの範囲内の大きさを有し、上記第１のプログラム／消去電位は、−４Ｖから−10Ｖまでの範囲内の大きさを有していることを特徴とする請求項４７に記載の浮遊ゲートメモリセル。
【請求項４９】
上記供給電圧は、５Ｖまたはそれ以下に特定されていることを特徴とする請求項４７に記載の浮遊ゲートメモリセル。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は、不揮発性メモリデバイスのプログラミング及び消去に関する。詳述すれば、本発明は、フラッシュセルのファウラー・ノルトハイムトンネリングプログラム及び／または消去プロセスからの回復スキームに関する。
【０００２】
（関連技術の説明）
フラッシュメモリは、浮遊ゲートトランジスタをベースとする不揮発性メモリ集積回路のクラスである。浮遊ゲートセルのメモリ状態は、浮遊ゲート内に捕捉された電荷の集中によって決定される。フラッシュメモリの動作は、浮遊ゲートへ電荷を注入する、または該ゲートから電荷を除去する技術に大きく依存する。
【０００３】
浮遊ゲートメモリセル内へ、及び該セルから電荷を移動させるために、少なくとも２つの基本的な技術が使用されている。第１の技術は、熱い電子注入と呼ばれるものである。熱い電子注入は、メモリセルのドレインとソースとの間に正電圧を印加し、制御ゲートに正電圧を印加することによって誘起される。これはセル内に電流を誘起させ、電流内の熱い電子が浮遊ゲートセルのトンネル酸化物を通して浮遊ゲート内に注入される。熱い電子注入は比較的大きい電流動作であり、従って普通は、一時にデバイス内の数個のセルをプログラムするだけに使用されている。
【０００４】
フラッシュメモリの浮遊ゲート内へ、及び該ゲートから電荷を移動させるための第２の主要技術はファウラー・ノルトハイムトンネリング（Ｆ−Ｎトンネリング）と称されるものである。Ｆ−Ｎトンネリングは、制御ゲートと、ドレイン、ソース、及びチャンネルの１つとの間、または制御ゲートとこれらの端子の組合わせとの間に大きい電界を確立することによって誘起される。電界はトンネル酸化物を通るＦ−Ｎトンネリング電流を確立し、電子を浮遊ゲートから追い出す。Ｆ−Ｎトンネリングプロセスは、セルのソースとドレインとの間に電流を流すことを含まないので比較的低電流である。従って一般に、この技術は一時にデバイス内の多数のセルにまたがって並列に使用される。
【０００５】
フラッシュメモリの動作は、浮遊ゲート内に蓄積される電荷の量をセル毎に制御することを必要とするアレイのプログラミングと、アレイ全体またはアレイのセクター内の浮遊ゲートを所定の帯電状態にクリアする消去とを含む。１つの種類のフラッシュメモリにおいては、アレイ内のセルのプログラム、及び消去の両方のためにＦ−Ｎトンネリングを使用している。
【０００６】
従来のアプローチに使用されていたＦ−Ｎトンネリング消去は、集積回路チップに用いられる低い供給電圧（５Ｖより低いＶＤＤ）を使用する能力を制約する要因であった。例えば、１つの一般的なアプローチはｎ型ソース及びドレイン領域を有するｐ型半導体基板（サブストレート）内に形成されたメモリセルをベースとしている。ソース側Ｆ−Ｎトンネリング消去動作のバイアス方法は、約12Ｖの消去電位をソースに印加し、基板を接地し、そしてセルの制御ゲートに接続されているワードラインが０Ｖで消去されるようにセットする。これにより、ソースと浮遊ゲートとの間のＦ−Ｎトンネリングによって消去動作が達成される。しかしながら、ソースと基板との間には大きい電圧差（12Ｖ）が発生する。この電圧差が、不要な基板電流及び熱い正孔電流を誘起する。この不要な電流を抑圧するために、いわゆる二重拡散ソースプロセスが使用される。二重拡散は、ソースと基板との間のｎ型ドーピングの濃度に漸進的な、または２段階変化を発生させる。これは、ソースと基板との間の界面の応力を減少させ、不要な電流を抑圧する。しかしながら、二重拡散ソースはセルのサイズを縮小させる能力を制限する。
【０００７】
代替アプローチはRay-Lin Wan及びChun-Hsiung Hungによる国際特許出願PCT/US97/03861“Triple Well Floating Gate Memory and Operating Method with Isolated Channel Program, Preprogram and Erase Processes”に開示されているような三重ウェル浮遊ゲートメモリの使用を含んでいる。このアプローチの１つの実施の形態においては、フラッシュセルはｐ型基板内に形成されており、深いｎウェル（ＮＷＤ）が内側ｐウェル（ＰＷＩ）内に形成されている。ｎ型ソース及びドレイン領域はＰＷＩ内に形成されている。この三重ウェル浮遊ゲート配列の典型的なＦ−Ｎプログラミング方法を図１に示す。図１ではｐ基板は接地され、ＮＷＤは約３Ｖの低い正電圧に接続され、ＰＷＩ、ソース、及びドレインは約−９Ｖの負電圧に接続され、そしてゲートは約８Ｖの正電圧に接続されている。この三重ウェル浮遊ゲート配列の典型的なＦ−Ｎ消去方法を図２に示す。図２ではｐ基板は接地され、ＮＷＤは約10Ｖの高い正電圧に接続され、ＰＷＩ、ソース、及びドレインは約６Ｖの正電圧に接続され、そしてゲートは約−９Ｖの負電圧に接続されている。セルのプログラムまたは消去を遂行した後に、これらのノードに印加した電位を取り除いて接地電位を回復しなければならない。これはセルの回復として知られている。
【０００８】
図１及び２に示すような三重ウェル浮遊ゲートセルをプログラム、または消去する計画を設計する際に考慮すべき１つの主要要因は、プログラム／消去機能を遂行できる速度である。セルの種々のノードに印加された高電圧からセルを回復させることができる速度が、プログラム／消去計画の総合速度を決定する主要要因である。特定のプログラム／消去計画の回復時間に極めて大きい効果を有している１つの要因は、浮遊ゲートセルの種々のノード間に形成されている寄生容量である。図１及び２には、これらの容量を、Ｃ１（ゲートとＰＷＩとの間のキャパシタ）、Ｃ２（ＰＷＩとＮＷＤとの接合のキャパシタ）、及びＣ３（ＮＷＤとｐ基板との接合のキャパシタ）で示してある。従来は、３つの一般的な計画を使用してＣ１、Ｃ２、Ｃ３を放電させ、セルの全端子を接地まで回復させてきた。
【０００９】
プログラムステップから回復させる場合の第１の計画を図３（ａ）−（ｂ）に示す。この計画は先ず、高度に導電性の通路を通してセルのゲートを接地することからなるが、低導電性通路によって−９Ｖに接続されているノードＰＷＩは、キャパシタＣ１による結合のために、より低い電位（この場合は、−17Ｖ）になる。従って、この結合を減少させるために、この計画は典型的に、導電率の低い通路によってゲートを接地するように、即ち、回復時間を長くするように変更される。更に、図３（ｂ）に示すように、誤計算された結合によってもたらされる高電圧応力から保護するために、典型的には電圧リミタＤ３も設けられている。ゲート端子が接地へ放電された後に、ＰＷＩが別の通路を介して接地に放電される。この時に再び同じ結合問題が発生する。図３（ｃ）に示すように、もしゲート・接地通路がゲートを接地に維持するのに十分高度に導電性ではなければゲートはＣ１による結合のために正電位になり、またＮＷＤはＣ２を介して結合されて＋12Ｖになってしまう。従ってこの特定の回復計画は、負電位リミタＤ３と、異なる時間間隔でゲートを接地させるための２つの分離したドライバとを必要とする。最初のステップではＰＷＩの結合が弱過ぎないように弱いゲートドライバが必要であり、ＰＷＩを接地へ放電させる時にはゲートが高に結合されないように強いゲートドライバが必要である。
【００１０】
プログラムステップから回復させる場合の第２の計画を図４（ａ）−（ｃ）に示す。この計画は、上述した計画の将に逆であり、最初にＰＷＩを放電させ、次いでゲートを放電させる。即ち、もしＰＷＩを接地するために強いドライバを使用していれば、最初のステップにおいてＣ１を介して高に強く結合されるのを回避するために、ゲート端子に正電位リミタＤ５を接続しなければならない。同様に、ＰＷＩが−12Ｖに結合されるのを回避するために、ゲートが放電されている間に高度に導電性の通路を介してＰＷＩを接地しなければならない。
【００１１】
プログラム機能から回復するために使用されてきた別の計画を図５（ａ）−（ｂ）に示す。この計画では、ＰＷＩ及びゲートの両者を同時に放電させる。これを実現するためには、ゲート端子における接地への駆動能力と、ＰＷＩにおける接地への駆動能力とをほぼ等しくし、Ｃ１による結合を平衡させなければならない。そのようにしなければ、これらの端子における電圧スウィングを制限するために、上述したクランプ回路D3及びＤ５を使用する必要がある。もし等しい駆動を採用してクランプ回路を使用しないのであれば、この計画を実現する回路を適切に動作させるためにはＣ１、Ｃ２、及びＣ３の精密な容量推定が非常に重要である。更に、Ｃ２及びＣ３は、これらのキャパシタの２つの端子間の電位差と共に容量が変化する接合キャパシタであるので、回復期間中Ｃ２及びＣ３は電圧依存変数になる。この変化は、この計画を実現するために必要なＣ１、Ｃ２、及びＣ３の精密な推定を極めて複雑にする。
【００１２】
以上に図３、４、及び５を参照してプログラム機能からの回復について説明した。上述した３つの各回復計画は、電圧の極性を変化させるだけで消去機能からの回復にも適用することができる。同様に、プログラム機能回復についての上述した諸問題は、消去機能回復についても適用される。
【００１３】
要約すれば、プログラムまたは消去機能の後に、三重ウェル浮遊ゲートセルの端子を回復させるために現在使用されている計画は、幾分制約されていることが分かっている。詳述すれば、これらの計画は速度（これらが回復機能を遂行できる速度）が制限されている。この速度の制限は、プログラムされた／消去された三重ウェル浮遊ゲートセルの種々ノード間の寄生結合に固有の問題によってもたらさるものである。従って、上述した諸問題を解消して三重ウェル浮遊ゲートセルをプログラム及び／または消去機能から回復させる計画を提供することが望ましい。更に、このような計画を実現し、またフラッシュメモリセルを用いた集積回路上で実現できる回路を提供することが望ましい。
【００１４】
（発明の概要）
上述したように、プログラムまたは消去プロセスが浮遊ゲートセルに対して遂行された後に、読み出し動作のような別の動作のためにセルの準備を整えるには、制御ゲート及びチャンネルウェルを含むセルのノードにおける電圧電位を接地のようなある参照電位まで回復しなければならない。本発明は、回復回路、及びこの回復動作を遂行する方法を提供する。更に、本発明の回復回路及び方法は、従来の回復方法に固有の浮遊ゲートメモリセルのノード間の寄生容量結合の問題を解消するように実現される。従って、本発明の回復回路及び方法は、浮遊ゲートメモリセルが遂行できる速度を増加させることによって、それらのプログラム及び消去動作を強化する。本回復回路及び方法は、フラッシュＥＥＰＲＯＭのような不揮発性集積回路メモリアレイ内に使用される浮遊ゲートメモリセルを回復させるために特に有用である。従って、本発明の回復回路及び方法は、例えばポータブルラップトップコンピュータのようなコンピュータシステムに使用するのに特に適している。
【００１５】
本発明の１つの実施の形態の回復回路は、浮遊ゲートメモリセルの制御ゲートにおける電圧を第１のプログラム／消去電位から第１の回復電位まで回復させ、セルのチャンネルウェルにおける電圧を第２のプログラム／消去電位から第２の回復電位まで回復させる。浮遊ゲートメモリセルは、浮遊ゲートと、ｐ型またはｎ型の何れかである第１の導電型を有するチャンネルウェルと、チャンネルウェル内にあって第１の導電型とは異なる第２の導電型を有するドレイン及びソース領域とを含んでいる。
【００１６】
この実施の形態の回復回路は、プログラムまたは消去プロセスが完了したことを指示する回復制御信号を供給する制御回路と、この回復制御信号に応答して制御ゲートとチャンネルウェルとの間に電流通路を完成させる結合回路とを含んでいる。回復回路は更に、回復制御信号に応答して制御ゲートにおける回復電圧電位が第１のスイッチング電位にほぼ等しくなった時に第１の接地信号を供給する第１の電圧検出器と、回復制御信号に応答してチャンネルウェルにおける回復電圧電位が第２のスイッチング電位にほぼ等しくなった時に第２の接地信号を供給する第２の電圧検出器とを含んでいる。回復回路のこの実施の形態には、第１の接地信号に応答してチャンネルウェルと第２の回復電位にある第１の参照ノードとの間に電気通路を設ける第１の電圧接地回路、及び第２の接地信号に応答して制御ゲートと第１の回復電位にある第２の参照ノードとの間に電気通路を設ける第２の電圧接地回路も含まれている。
【００１７】
更に、回復回路の好ましい実施の形態においては、回復回路は、三重ウェル浮遊ゲートメモリセルである浮遊ゲートメモリセルに適用される。この実施の形態においては、浮遊ゲートメモリセルは、第１の導電型を有する半導体基板内にあって第２の導電型を有する絶縁ウェルを含み、チャンネルウェルはこの絶縁ウェル内にある。
【００１８】
また本発明は、浮遊ゲートメモリセルの制御ゲートにおける電圧を第１のプログラム／消去電位から第１の回復電位まで回復させ、セルのチャンネルウェルにおける電圧を第２のプログラム／消去電位から第２の回復電位まで回復させる方法を特徴とすることができる。浮遊ゲートメモリセルは、浮遊ゲートと、ｐ型またはｎ型の何れかである第１の導電型を有するチャンネルウェルと、チャンネルウェル内にあって第１の導電型とは異なる第２の導電型を有するドレイン及びソース領域とを含んでいる。
【００１９】
この実施の形態の方法は、制御ゲートとチャンネルウェルとの間に電流通路を完成させるステップと、制御ゲートにおける電圧電位が第１のスイッチング電位にほぼ等しくなった時に第１の接地信号を生成するステップと、チャンネルウェルにおける電圧電位が第２のスイッチング電位にほぼ等しくなった時に第２の接地信号を生成するステップとを含んでいる。本方法は更に、第１の接地信号に応答してチャンネルウェルと第２の回復電位にある第１の参照ノードとの間に電気通路を設けるステップと、第２の接地信号に応答して制御ゲートと第１の回復電位にある第２の参照ノードとの間に電気通路を設けるステップとを含んでいる。
【００２０】
上述した方法の好ましい実施の形態においては、回復方法は、三重ウェル浮遊ゲートメモリセルである浮遊ゲートメモリセルに適用される。この実施の形態における浮遊ゲートメモリセルは、第１の導電型を有する半導体基板内にあって第２の導電型を有する絶縁ウェルを含み、チャンネルウェルはこの絶縁ウェル内にある。
【００２１】
本発明は、三重ウェル浮遊ゲートメモリセルの動作方法をも特徴とすることができる。三重ウェルセルは、第１の導電型を有する半導体基板上にドレイン、ソース、浮遊ゲート、及び制御ゲートを含む。基板は、第１の導電型とは異なる第２の導電型を有する絶縁ウェルを含み、この絶縁ウェル内のチャンネルは第１の導電型を有し、第２の導電型を有するセルのソース及びドレイン領域はチャンネルウェル内にある。
【００２２】
この実施の形態の動作方法は、第１のプログラム／消去電位を制御電極に印加し、第２のプログラム／消去電位をチャンネルウェルに印加し、第３のプログラム／消去電位を絶縁ウェルに印加し、第４のプログラム／消去電位を基板に印加することによって、浮遊ゲートとチャンネルウェルとの間にトンネリング電流を誘起させるステップを含む。第１及び第２のプログラム／消去電位は、制御ゲートとチャンネルウェルとの間にトンネリング電流を誘起させるのに十分な電界を確立するように印加される。第３の電位はチャンネルウェルと絶縁ウェルとの間の電流を阻止するようにセットされ、第４の電位は絶縁ウェルと基板との間の電流を阻止するようにセットされる。本動作方法は更に、第１のプログラム／消去電位を第１の回復電位まで回復させ、第２のプログラム／消去電位を第２の回復電位まで回復させるステップを含む。この回復ステップは更に、制御ゲートとチャンネルウェルとの間に電流通路を完成させるステップと、制御ゲートにおける電圧電位が第１のスイッチング電位にほぼ等しくなった時に第１の接地信号を生成するステップと、チャンネルウェルにおける電圧電位が第２のスイッチング電位にほぼ等しくなった時に第２の接地信号を生成するステップとを含んでいる。この回復ステップは更に、第１の接地信号に応答してチャンネルウェルと第２の回復電位にある第１の参照ノードとの間に電気通路を設けるステップと、第２の接地信号に応答して制御ゲートと第１の回復電位にある第２の参照ノードとの間に電気通路を設けるステップとを含んでいる。
【００２３】
先行実施の形態の１例においては第１のスイッチング電位は正電圧であり、第２のスイッチング電位は負電圧であり、そして特定の好ましい実施例では第１のスイッチング電位は約＋３Ｖであり、第２のスイッチング電位は約−２Ｖである。代替として第１のスイッチング電位が負電圧であり、第２のスイッチング電位が正電圧であることができ、そして別の実施例においてはこれらはそれぞれ−２Ｖ及び＋３Ｖであることができる。更に別の好ましい実施の形態においては、第１及び第２の参照ノードは互いに結合され、そして接地電位に結合されている。
【００２４】
先行実施の形態の別の例においては、第１のプログラム／消去電位は正電圧であり、第２のプログラム／消去電位は負電圧である。この実施の形態の浮遊ゲートメモリセルは、接地電位及び正供給電位を印加する外部参照電源を含むことをさらなる特徴とすることができる。この実施の形態の好ましい例においては、供給電位は５Ｖまたはそれ以下に指定されている。
【００２５】
先行実施の形態の更に別の例においては、第１のプログラム／消去電位は負電圧であり、第２のプログラム／消去電位は正電圧である。この実施の形態の浮遊ゲートメモリセルは、接地電位及び正供給電位を印加する外部参照電源を含むこと、そして第２のプログラム／消去電位の大きさが供給電位より高いことをさらなる特徴とすることができる。好ましい実施例においては、第２のプログラム／消去電位はほぼ供給電圧レベルから＋14Ｖまでの範囲内の大きさを有し、第１のプログラム／消去電位は−４Ｖから−10Ｖまでの範囲内の大きさを有している。更に別の好ましい実施例においては、供給電圧は５Ｖまたはそれ以下に指定されている。
【００２６】
以上のように、三重ウェル浮遊ゲートメモリセルを含む浮遊ゲートメモリセルを、完了したファウラー・ノルトハイムトンネリングプログラム及び／または消去プロセスの電圧レベルから回復させるための回復回路及び方法が提供される。本回復回路及び方法は、フラッシュＥＥＰＲＯＭのような不揮発性集積回路メモリアレイ内に使用される浮遊ゲートメモリセルを回復させるために特に有用である。従って、これらは、例えばポータブルラップトップコンピュータ内に見出されるようなコンピュータシステムに使用するのに特に適している。本発明の方法または回復回路を使用することによって、セルのノード間の寄生結合によってもたらされる従来技術における速度の問題が回避され、総合プログラム及び消去プロセス速度を増加させることができる。
【００２７】
本発明の他の面及び長所は、添付図面に基づく以下の詳細な説明から明白になるであろう。
【００２８】
（詳細な説明）
以下に添付図面を参照して本発明の好ましい実施の形態を詳細に説明する。図６は、本発明の回復計画の１つの実施の形態を使用して構成された三重ウェル浮遊ゲートメモリセルの基本構造を示している。図６に示すように、半導体基板６０は、第１の導電型を有している。好ましくは、基板６０はｐ型のドーピングを有するシリコンである。深いｎ型ウェルＮＷＤ６２が基板６０内に形成されている。深いｎ型ウェル６２の内側に、ｐ型ウェルＰＷＩ６４が含まれている。ｎ型ソース７２及びｎ型ドレイン８８が、ｐ型ウェルＰＷＩ６４内に含まれている。浮遊ゲート７６及びトンネル絶縁体８４を含む浮遊ゲート構造が、ソース７２とドレイン８８との間のチャンネル領域上に形成されている。制御ゲート８０及び絶縁体８２を含む制御ゲート構造が、浮遊ゲート７６上に形成されている。深いｎ型ウェル６２は、デバイスのための絶縁ウェルとして働く。ｐ型ウェル６４はセルのチャンネル領域を提供する。ｎ型のソース及びドレイン構造がｐ型ウェル６４内に形成され、絶縁ウェル６２によって基板６０から絶縁されたｐ型ウェル内にチャンネルを確立している。図示の実施の形態においては、ｐ基板６０は接地ノード６６に結合されている。
【００２９】
図６には、チャンネルウェルＰＷＩ６４と絶縁ウェルＮＷＤ６２との間のＰ−Ｎ接合、及び基板６０と絶縁ウェルＮＷＤ６２との間のＰ−Ｎ接合をそれぞれ表しているダイオード記号６８及び６７も示されている。基板６０がほぼ絶縁ウェル６２のレベルに、またはそれより低いレベルにバイアスされている限り、ダイオード記号６７によって表されているＰ−Ｎ接合は非導通である。また、チャンネルウェル６４がほぼ絶縁ウェル６２のレベルに、またはそれより低くバイアスされている限り、ダイオード記号６８によって表されているＰ−Ｎ接合は非導通である。図６には更に、浮遊ゲートセルの種々ノード間に形成される寄生容量も示されている。これらの容量は、Ｃ１（ゲートとＰＷＩとの間のキャパシタ）、Ｃ２（ＰＷＩとＮＷＤとの接合のキャパシタ）、及びＣ３（ＮＷＤとｐ基板との接合のキャパシタ）として示されている。
【００３０】
図６には、ＮＷＤドライバ９１０、ビットラインドライバ６１０、ワードラインドライバ９７０、及びＰＷＩドライバ９２０も示されており、これらは、本発明の回復計画の１つの実施の形態に従ってＮＷＤ６２、ソース７２及びドレイン８８、制御ゲート８０、及びＰＷＩ６４をそれぞれバイアスするように給電される。ＮＷＤドライバ９１０は、バイアス点６９を通してＮＷＤ６２に結合されている。ソース７２及びドレイン８８は、それぞれ接点７４及び８６を通してビットラインドライバ６１０に結合されている。制御ゲート８０は、バイアス点７８を通してワードラインドライバ９７０に結合されている。ＰＷＩ６４は、バイアス点９０を通してＰＷＩドライバ９２０に結合されている。ＮＷＤドライバ９１０、ビットラインドライバ６１０、ワードラインドライバ９７０、及びＰＷＩドライバ９２０は、典型的な三重ウェルセルのプログラム／消去からセルを回復させるために、これらの端子に必要なバイアスを供給する。このバイアスを供給するのに使用されるメカニズム及び回路の詳細に関しては、それぞれ図７−８、及び図９−１３を参照して後述する。三重ウェル浮遊ゲートメモリセルの典型的なプログラム／消去に使用される電圧に関しては図１及び２を参照して先に説明したが、以下の表Ｉにそれを要約しておく。
表  Ｉ  ：  典型的なプログラム／消去のための電圧
0004242072.tif 000002
【００３１】
上表に記載した電圧は代表的な例であり、メモリセルのゲート結合比、動作速度要求、及び使用可能な供給電流のような要因に依存して変化する。これらの高い正電圧及び負電圧は、負レベル及び外部の源からチップに印加されるＶＤＤ供給電圧より高いレベルを得ることができるように、典型的には集積回路上のチャージポンプによって生成される。従って、ＶＤＤ供給電圧が高い値に制約されることはなく、例えば２Ｖまたはそれ以下であることができる。
【００３２】
以下に説明する本発明のセル回復計画の概念は、キャパシタの２つの端子を互いに電気的に接続する効果に関して述べる。２つの端子をこのように接続した場合には、キャパシタ上に蓄積されたどのような正及び負の電荷も中和され、図１及び２に関して説明した結合現象は発生しなくなる。
【００３３】
即ち、本発明の回復計画の１つの実施の形態を図７（ａ）−（ｂ）、及び図８（ａ）−（ｂ）に示す。図７（ａ）−（ｂ）はプログラム機能からの回復に適用される回復計画を示す簡易ブロック線図であり、図８（ａ）−（ｂ）は消去機能からの回復に適用される回復計画を示す簡易ブロック線図である。
【００３４】
図７（ａ）は、三重ウェル浮遊ゲートメモリセルに対する典型的なプログラム機能が遂行された後に、制御ゲート８０、ＰＷＩ６４、ＮＷＤ６２、及びｐ基板６０に存在する近似相対電圧レベルを示している。図示のように、ゲートは＋８Ｖ、ＰＷＩは−９Ｖ、ＮＷＤは＋３Ｖ、そしてｐ基板は接地（０Ｖ）の電位にある。図７（ｂ）は、このプログラム状態からの本発明によるセルの回復を示している。図６に関して先に説明したように、制御ゲート８０への電圧はバイアス点７８に供給され、ＰＷＩ６４への電圧はバイアス点９０に供給され、そしてＮＷＤ６２への電圧はバイアス点６９に供給される。これらの電圧の結合は寄生容量Ｃ１、Ｃ２、及びＣ３によって示されており、Ｃ１はゲートとＰＷＩとの間のキャパシタであり、Ｃ２はＰＷＩとＮＷＤとの接合キャパシタであり、Ｃ３はＮＷＤとｐ基板との接合キャパシタである。バイアス点７８はノード７０２に接続され、ノード７０２はライン７１５に結合され、更にライン７１５はスイッチＳＷ２を通して接地されるようになっている。バイアス点９０はノード７０４に接続され、ノード７０４はライン７２５に結合され、更にライン７２５はスイッチＳＷ３を通して接地されるようになっている。ノード７０２は更に、常開スイッチＳＷ１を通してノード７０４に結合されるようになっている。正電圧検出器７１０がライン７１５に結合されており、ライン７１５上に所定の電圧（１実施例では、約３Ｖ）を検出するとスイッチＳＷ３を閉じるように動作する。負電圧検出器７２０がライン７２５に結合されており、ライン７２５上に所定の電圧（１実施例では、約−２Ｖ）を検出するとスイッチＳＷ２を閉じるように動作する。バイアス点６９はスイッチＳＷ７の入力端に結合され、スイッチＳＷ７の出力端はクランピングダイオードＤ７に結合されている。このクランピングダイオードＤ７は、ＮＷＤ上のどのような電圧トランジェントも、本発明の１実施例ではほぼ≦＋５Ｖに制限するために使用されている。
【００３５】
図７に示す本計画によるセルの回復の最初のステップは、Ｃ１の２つの端子を互いに短絡させることである。即ち、回復ステップの始まりに、スイッチＳＷ１を閉じてノード７０２と７０４とを結合し、制御ゲート８０をＰＷＩ６４に結合する。これにより制御ゲート８０における電圧電位が下降し、ＰＷＩ６４における電圧電位が上昇する。制御ゲート８０とＰＷＩ６４との間には初期電位差があり、またＣ２及びＣ３の寄生容量が存在するために、Ｃ１の２つの端子を単に接続しただけでは制御ゲート８０及びＰＷＩ６４は接地電位まで回復しない。ＳＷ１を閉じた後に、回復計画の第２のステップが遂行される。このステップは、ライン７１５及び７２５上の電圧を検出し、接地通路を選択的に設けることを含んでいる。ＳＷ１を閉じた後に、制御ゲート８０上の、従ってライン７１５上の電圧が十分に低い（１実施例では、約３Ｖ）場合には正電圧検出器７１０がスイッチＳＷ３を閉じさせる信号を出力し、それによってＰＷＩを接地する通路を作動可能にする。同様に、ＳＷ１を閉じた後に、ＰＷＩ６４上の、従ってライン７２５上の電圧が十分に高い（１実施例では、約−２Ｖ）場合には負電圧検出器７２０がスイッチＳＷ２を閉じさせる信号を出力し、それによって制御ゲートを接地する通路を作動可能にする。
【００３６】
以上のように、検出器７１０及び７２０のトリガリング電圧を適切に選択することによって、図３−５に基づいて説明した従来技術計画に関する結合問題を回避することができ、従って、より速い、且つより簡単な回復計画が得られる。この計画を用いると、容量Ｃ１、Ｃ２、及びＣ３の相対値の複雑な推定は不要であることに注目されたい。更に、各制御ゲート８０及びＰＷＩ６４のために単一の接地用通路だけしか必要としない。最後に、制御ゲート８０またはＰＷＩ６４に接続されているノード上の電圧トランジェントを制限するためのクランピング回路をこれらのノードに設ける必要がない。図７（ｂ）に示されているクランプダイオードＤ７（１実施例では、ＮＷＤ６２における電圧を≦＋５Ｖに制限する）は、ＰＷＩ６４が制御ゲート８０に接続される時に、及びＰＷＩ６４が接地へ放電する時に結合Ｃ２によって生ずるＮＷＤ６２における電圧トランジェントを制限するために使用されるものである。別の実施の形態においては、上述した計画と類似の計画を使用して、Ｃ２を介してのＰＷＩ６４とＮＷＤ６２との間の結合効果を減少させることができる。
【００３７】
図８（ａ）は、三重ウェル浮遊ゲートメモリセルに対する典型的な消去機能が遂行された後に、制御ゲート８０、ＰＷＩ６４、ＮＷＤ６２、及びｐ基板６０に存在する近似相対電圧レベルを示している。図示のように、ゲートは−９Ｖ、ＰＷＩは＋６Ｖ、ＮＷＤは＋10Ｖ、そしてｐ基板は接地（０Ｖ）の電位にある。図８（ｂ）は、この消去状態からの本発明によるセルの回復を示している。図６に関して先に説明したように、制御ゲート８０への電圧はバイアス点７８に供給され、ＰＷＩ６４への電圧はバイアス点９０に供給され、そしてＮＷＤ６２への電圧はバイアス点６９に供給される。これらの電圧の結合は寄生容量Ｃ１、Ｃ２、及びＣ３によって示されており、Ｃ１はゲートとＰＷＩとの間のキャパシタであり、Ｃ２はＰＷＩとＮＷＤとの接合キャパシタであり、Ｃ３はＮＷＤとＰ基板との接合キャパシタである。バイアス点７８はノード８０２に接続され、ノード８０２はライン８１５に結合され、更にライン８１５はスイッチＳＷ５を通して接地されるようになっている。バイアス点９０はノード８０４に接続され、ノード８０４はライン８７２５に結合され、更にライン８２５はスイッチＳＷ６を通して接地されるようになっている。ノード８０２は更に、常開スイッチＳＷ４を通してノード８０４に結合されるようになっている。負電圧検出器８１０がライン８１５に結合されており、ライン８１５上に所定の電圧（１実施例では、約−２Ｖ）を検出するとスイッチＳＷ６を閉じるように動作する。正電圧検出器８２０がライン８２５に結合されており、ライン８２５上に所定の電圧（１実施例では、約３Ｖ）を検出するとスイッチＳＷ５を閉じるように動作する。
【００３８】
図８に示す本計画によるセルの消去機能からの回復の最初のステップは、Ｃ１の２つの端子を互いに短絡させることである。即ち、回復ステップの始まりに、スイッチＳＷ４を閉じてノード８０２と８０４とを結合し、制御ゲート８０をＰＷＩ６４に結合する。これにより制御ゲート８０における電圧電位が上昇し、ＰＷＩ６４における電圧電位が下降する。制御ゲート８０とＰＷＩ６４との間には初期電位差があり、またＣ２及びＣ３の寄生容量が存在するために、Ｃ１の２つの端子を単に接続しただけでは制御ゲート８０及びＰＷＩ６４は接地電位まで回復しない。ＳＷ４が閉じた後に、回復計画の第２のステップが遂行される。このステップは、ライン８１５及び８２５上の電圧を検出し、接地通路を選択的に設けることを含む。ＳＷ４を閉じた後に、制御ゲート８０上の、従ってライン８１５上の電圧が十分に高い（１実施例では、約−２Ｖ）場合には負電圧検出器８１０がスイッチＳＷ６を閉じさせる信号を出力し、それによってＰＷＩを接地する通路を作動可能にする。同様に、ＳＷ４を閉じた後に、ＰＷＩ６４上の、従ってライン８２５上の電圧が十分に低い（１実施例では、約＋３Ｖ）場合には負電圧検出器８２０がスイッチＳＷ５を閉じさせる信号を出力し、それによって制御ゲートを接地する通路を作動可能にする。
【００３９】
以上のように、検出器８１０及び８２０のトリガリング電圧を適切に選択することによって、図３−５に基づいて説明した従来技術計画に関する結合問題を回避することができ、従ってより速い、且つより簡単な回復計画が得られる。上述したプログラム回復計画において説明したように、この消去回復計画の場合も容量Ｃ１、Ｃ２、及びＣ３の相対値の複雑な推定は不要である。更に、各制御ゲート８０及びＰＷＩ６４のために単一の接地通路だけしか必要としない。最後に、制御ゲート８０またはＰＷＩ６４に接続されているノード上の電圧トランジェントを制限するためのクランピング回路をこれらのノードに設ける必要はない。
【００４０】
図９は、本発明のセル回復計画の１つの実施の形態を使用して動作させることができるフラッシュメモリ集積回路アーキテクチャの一部分を示している。この集積回路アーキテクチャは、複数の三重ウェル浮遊ゲートメモリセル９８１−９８６を含むフラッシュセルアレイ９８０、ＮＷＤドライバ９１０、ＰＷＩドライバ９２０、回復回路９３０、負電圧発生器９４０、ワードラインドライバ基板バイアス発生器（ＮＶＧＥＮＰ）９４５、ワードラインドライバＶSS発生器（ＮＶＧＥＮ）９５０、ＡＶＸ発生器９６０、及び複数のワードラインドライバ９７０−９７４を備えている。
【００４１】
フラッシュセルアレイ９８０は、セル９８１−９８６によって部分的に示されている三重ウェル浮遊ゲートメモリセルの複数の行及び列からなる。アレイ９８０の同一行内のセルの制御ゲートは、互いに接続されて単一のワードラインドライバの出力に接続されている。例えば、セル９８１及び９８２の制御ゲートは、ライン９７１上のワードライン０を通してワードラインドライバ９７０の出力に結合され、セル９８３及び９８４の制御ゲートは、ライン９７３上のワードライン１を通してワードラインドライバ９７２の出力に結合され、そしてセル９８５及び９８６の制御ゲートは、ライン９７５上のワードライン２を通してワードラインドライバ９７４の出力に結合されている。ＡＶＸ発生器９６０は、正電位ＡＶＸを生成し、この電位をノード９６２へ供給する。ノード９６２は更に各ワードラインドライバ９７０−９７４に結合されており、従って各ワードラインドライバ９７０−９７４のための正電源として正電位ＡＶＸを供給する。ノード９６２は回復回路９３０にも結合されており、それによって回復回路９３０を介してアレイ９８０のワードラインを接地電位まで回復せるための通路を設けるようになっている。
【００４２】
負電圧発生器９４０はノード９４２上に負電圧ＮＶＰＰを生成し、この電圧はＮＶＧＥＮＰ９４５、ＰＷＩドライバ９２０、及び回復回路９３０に結合されている。ＮＶＧＥＮＰ９４５はノード９４２上のＮＶＰＰ電圧を入力として受け、ライン９４７及び９５１上に高電圧ドライバＰＷＩ電圧ＨＶＤＲＰＷＩを出力として供給する。出力ＨＶＤＲＰＷＩは禁止供給電圧（接地）、またはＮＶＰＰの値の何れかに等しい信号からなり、ＮＶＧＥＮＰ９４５はライン９４３から供給される消去及び消去回復制御信号に応答してＨＶＤＲＰＷＩの値を生成する。出力ＨＶＤＲＰＷＩはライン９４７を介してワードラインドライバ９７０−９７４に供給され、ワードラインドライバ９７０−９７４内の三重ウェルＮＭＯＳ基板バイアスのためのバイアス電圧として機能する。
【００４３】
ＮＶＧＥＮ９５０はライン９５１上の出力ＨＶＤＲＰＷＩを入力として受け、ライン９５２上に出力として高電圧ドライバＶSS電圧ＨＶＤＲＶＳＳを供給するように機能する。出力ＨＶＤＲＶＳＳは禁止供給電圧（接地）、またはＮＶＤＲＰＷＩの値の何れかに等しい信号からなり、ＮＶＧＥＮ９５０はライン９５３から供給される消去及び消去回復制御信号に応答してＨＶＤＲＶＳＳの値を生成する。出力ＨＶＤＲＶＳＳはライン９５２を介してワードラインドライバ９７０−９７４に供給され、ワードラインドライバの負電源として機能する。ＮＷＤドライバ９１０は、各セル９８１−９８６のＮＷＤ６２のためのバイアス電圧をライン９１２上に供給する。ＰＷＩドライバ９２０は、ノード９４２からＮＶＰＰ電圧を入力として受け、各セル９８１−９８６のＰＷＩ６４のためのバイアス電圧をライン９２２上に供給する。図９に示すフラッシュメモリ集積回路アーキテクチャの１つの実施の形態の場合の読み出し、プログラム、及び消去機能のための典型的な動作バイアス電圧を以下の表IIに示す。
表  II  ：  典型的な動作バイアス電圧
0004242072.tif 000003
【００４４】
回復回路９３０はノード９６２上の入力ＡＶＸ、ノード９２２上のＰＷＩバイアス電圧、ノード９４２上のＮＶＰＰ、ノード９３２上のプログラム回復信号、ノード９３４上の消去回復信号、及びノード９３６上の制御信号を受ける。回復回路９３０は、図７及び８に基づいて説明した回復計画を実現することによってセル９８１−９８６を上記プログラム／消去動作電圧から回復させるように機能する。回復回路９３０の１つの実施の形態の機能の詳細に関しては、回復回路９３０の１つの実施の形態からなる回路の詳細回路図である図１３を参照して後述する。
【００４５】
図１０は、図９のワードラインドライバ９７０−９７４の１つの実施の形態の詳細回路図である。この実施の形態の以下の説明は、１つのワードラインドライバ９７０のみについてなされているが、図９のフラッシュメモリ集積回路の各ワードラインドライバに等しく適用される。ワードラインドライバ９７０は、図９のＡＶＸ発生器９６０からノード９６２上の正電位ＡＶＸを受け、またライン９５２上の高電圧ドライバＶSS電圧ＨＶＤＲＶＳＳをも受ける。ワードラインドライバ９７０は、トランジスタＭＰ５及びＸＭ９からなるインバータを含む。これらのトランジスタのゲートはノード１００４における入力に結合され、またそれらのドレインはワードラインドライバ９７０の出力として機能するワードライン９７１に結合されている。ワードラインドライバ回路９７０は、ｐチャンネルトランジスタＭＰ６からなるフィードバックをも含んでいる。トランジスタＭＰ６のゲートはワードライン９７１に結合され、そのドレインは入力１００４に結合され、そしてそのソースはＡＶＸ入力ノード９６２に結合されている。ｐチャンネルトランジスタＭＰ５及びＭＰ６のｎウェルは、共にＡＶＸ入力ノード９６２に結合されている。ｎチャンネルトランジスタＸＭ９は三重ウェルトランジスタからなる。トランジスタＸＭ９のソースはライン９５２上の入力電圧ＨＶＤＲＶＳＳに結合されており、ＸＭ９の内側ｐウェルＰＷＩ６４はライン９４７上の電圧ＨＶＤＲＰＷＩに結合されており、そして深いｎウェルＮＷＤ６２は典型的には５Ｖ±10％である供給電位ＶDDにバイアスされている。ライン９５２上の入力電圧ＨＶＤＲＶＳＳは、図９に基づいて概要説明したように、そして図１１に基づいて詳細を後述するように、消去及び消去回復制御信号に応答してＮＶＧＥＮ９５０から供給される。
【００４６】
ワードラインドライバ９７０は、“キーパー”トランジスタＭ２を更に含んでいる。このトランジスタＭ２のソースは入力ノード１００４に結合され、そのドレインは供給端子ＶDDに結合され、そしてそのゲートはライン１００５上の制御信号ＸＤＨＢに結合されている。ライン１００５上のこの制御信号ＸＤＨＢは、消去モード中はＶDDから０Ｖにスイッチしてノード９６２上のＡＶＸと供給電圧ＶDDとの間の接続を破るように制御される。入力ノード１００４とデコードロジック入力ノード１００２との間に、ｎチャンネルトランジスタＭ４がパスゲート構成で接続されている。このｎチャンネルトランジスタＭ４のゲートは、ライン１００６上の信号ＸＲに結合されている。この信号ＸＲは、図示されていないワードラインデコードロジックから供給される。トランジスタＭ４のソースは、ノード１００２のデコードロジック入力信号ＩＮに接続されている。ＩＮ信号はライン１００６上の信号ＸＲと組合って、フラッシュメモリ集積回路によって操作される特定のワードラインドライバ回路９７０を識別するように働く。
【００４７】
従って、ワードラインドライバ９７０は、読み出し及びプログラムモード中、特定のワードライン回路９７０がワードラインデコードロジックによって操作される結果として、ワードライン９７１に正電圧または接地電位を印加するように動作する。消去中には、三重ウェルｎチャンネルトランジスタＸＭ９を通してワードライン９７１に負電圧または接地電位を印加する。
【００４８】
図１１は、図９のワードラインドライバＶSS発生器ＮＶＧＥＮ９５０の１つの実施の形態を詳細な回路図形状で示している。ＮＶＧＥＮ９５０は、ライン１１０２上の供給入力電圧ＡＶＷ、ライン９５３上の消去及び消去回復信号、ライン９５１上の電圧ＨＶＤＲＰＷＩ、及びライン１１２０上の接地電圧ＧＮＤを受ける。ライン９５１上の電圧ＨＶＤＲＰＷＩは、図１２に基づいて詳細を後述するＮＶＧＥＮＰ９４５によって供給される。ＮＶＧＥＮ回路９５０は、電圧ＨＶＤＲＰＷＩと接地電圧ＧＮＤとの間を選択し、図９及び１０のライン９５２上の信号ＨＶＤＲＶＳＳに対応する電圧ＨＶＤＲＶＳＳを出力ライン９５２上に供給するように動作する。
【００４９】
ＮＶＧＥＮ９５０はｐチャンネルＭＯＳトランジスタＭＰ１を含み、このトランジスタのソース及びｎウェルは供給ライン１１０２に結合され、そのドレインはノード１１１４に結合され、そしてそのゲートはライン１１０８に結合されている。ライン９５３上の消去及び消去回復信号はインバータＸＩ０への入力として供給され、インバータＸＩ０の出力はライン１１０８に結合されている。ｐチャンネルトランジスタＭＰ２は、そのソース及びｎウェルがノード１１０２に結合され、そのゲートはインバータＸＩ１の出力に結合されている。インバータＸＩ１の入力はノード１１０８に結合されている。トランジスタＭＰ２のドレインはノード１１１２に接続されている。三重ウェルｎチャンネルＭＯＳトランジスタＸＭ１は、そのゲートがノード１１１２に接続されており、そのドレインはノード１１１４に接続されており、そしてそのソース及びｐウェルＰＷＩは電圧ＨＶＤＲＰＷＩが供給されているライン９５１に接続されている。トランジスタＸＭ１の深いｎウェルＮＷＤは供給端子ＶDDに結合されている。三重ウェルトランジスタＸＭ２は、そのゲートがノード１１１４に接続されており、そのドレインはノード１１１２に接続されており、そしてそのソース及びｐウェルはライン９５１に接続されている。トランジスタＸＭ２の深いｎウェルは供給端子ＶDDに結合されている。
【００５０】
三重ウェルｎチャンネルＭＯＳトランジスタＸＭ３は、そのゲートがノード１１１４に接続されており、そのドレインはライン９５２に接続されており、そしてそのソース及びｐウェルＰＷＩは電圧ＨＶＤＲＰＷＩが供給されているライン９５１に接続されている。トランジスタＸＭ３の深いｎウェルＮＷＤは供給端子ＶDDに結合されている。三重ウェルｎチャンネルＭＯＳトランジスタＸＭ４は、そのゲートがノード１１１２に接続されており、そのドレインはライン９５２に接続されており、そのソースは接地電圧ＧＮＤが供給されているライン１１２０に接続され、そしてｐウェルＰＷＩは電圧ＨＶＤＲＰＷＩが供給されているライン９５１に接続されている。トランジスタＸＭ４の深いｎウェルＮＷＤは供給端子ＶDDに結合されている。
【００５１】
動作中、ライン９５３上の消去及び消去回復信号が高である時には、ライン１１０８上のインバータＸＩ０の出力は低である。ライン１１０８上の信号が低であるとトランジスタＭＰ１がターンオンし、トランジスタＭＰ２はターンオフする。これは、ノード１１１４における電圧をライン１１０２上の供給入力電圧ＡＶＷ（典型的には、３Ｖ）のレベルへ駆動し、それによってトランジスタＸＭ２及びＸＭ３をターンオンさせる。それによりノード１１１２はトランジスタＸＭ２を介して電圧ＨＶＤＲＰＷＩに駆動され、そのためトランジスタＸＭ１及びＸＭ４は確実にターンオフさせられる。この電圧ＨＶＤＲＰＷＩはトランジスタＸＭ３を通して出力ライン９５２に印加され、一方トランジスタＸＭ４はターンオフされている。トランジスタＸＭ４は、ライン９５２の負電圧をノード１１２０上の接地電位から絶縁するように働く。
【００５２】
ライン９５３上の消去及び消去回復信号が低である時には、ライン１１０８上のインバータＸＩ０の出力は高である。ライン１１０８上の信号が高であるとトランジスタＭＰ１はターンオフし、トランジスタＭＰ２がターンオンする。これは、ノード１１１２における電圧をＡＶＷの値に駆動し、それによってトランジスタＸＭ１及びＸＭ４をターンオンさせる。それによりノード１１１４はトランジスタＸＭ１を介して電圧ＨＶＤＲＰＷＩに駆動され、そのためトランジスタＸＭ２及びＸＭ３は確実にターンオフさせられる。従ってライン１１２０上の接地電圧ＧＮＤがトランジスタＸＭ４を通して出力ライン９５２に供給される。トランジスタＸＭ３は、ライン９５２の接地電圧をライン９５１の典型的には負電位から絶縁するように働く。
【００５３】
図１２は、図９のワードラインドライバ基板バイアス発生器ＮＶＧＥＮＰ９４５の１つの実施の形態を詳細な回路図形状で示している。ＮＶＧＥＮＰ９４５は、ライン１１０２上の供給入力電圧ＡＶＷ、ライン９４３上の消去及び消去回復信号、ライン９４２上の負電圧ＮＶＰＰ、及びライン１１２０上の接地電圧ＧＮＤを受ける。ライン９４２上の負電圧ＮＶＰＰは、負電圧発生器９４０によって供給される。ＮＶＧＥＮＰ９４５回路は、負電圧ＮＶＰＰと接地電圧ＧＮＤとの間を選択し、結合されている出力ライン９５１及び９４７上のＨＶＤＲＰＷＩをそれぞれＮＶＧＥＮ９５０及びワードラインドライバ９７０−９７５に供給するように動作する。
【００５４】
ＮＶＧＥＮＰ９４５はｐチャンネルＭＯＳトランジスタＭＰ３を含み、このトランジスタのソース及びｎウェルは供給ライン１１０２に結合され、そのドレインはノード１２１４に結合され、そしてそのゲートはライン１２０８に結合されている。ライン９５３上の消去及び消去回復信号はインバータＸＩ３への入力として供給され、インバータＸＩ３の出力はライン１２０８に結合されている。ｐチャンネルトランジスタＭＰ４は、そのソース及びｎウェルがノード１１０２に結合され、そのゲートはインバータＸＩ４の出力に結合されている。インバータＸＩ４の入力はノード１２０８に結合されている。トランジスタＭＰ４のドレインはノード１２１２に接続されている。三重ウェルｎチャンネルＭＯＳトランジスタＸＭ５は、そのゲートがノード１２１２に接続されており、そのドレインはノード１２１４に接続されており、そしてそのソース及びｐウェルＰＷＩは電圧ＮＶＰＰが供給されているライン９４２に接続されている。トランジスタＸＭ５の深いｎウェルＮＷＤは供給端子ＶDDに結合されている。三重ウェルトランジスタＸＭ６は、そのドレインがノード１２１２に接続されており、そのゲートはノード１２１４に接続されており、そしてそのソース及びｐウェルはライン９４２に接続されている。トランジスタＸＭ２の深いｎウェルは供給端子ＶDDに結合されている。
【００５５】
三重ウェルｎチャンネルＭＯＳトランジスタＸＭ７は、そのゲートがノード１２１４に接続されており、そのドレインはライン９４７に接続されており、そしてそのソース及びｐウェルＰＷＩは電圧ＮＶＰＰが供給されているライン９４２に接続されている。トランジスタＸＭ７の深いｎウェルＮＷＤは供給端子ＶDDに結合されている。三重ウェルｎチャンネルＭＯＳトランジスタＸＭ８は、そのゲートがノード１２１２に接続されており、そのドレインはライン９４７に接続されており、そのソースは接地電圧ＧＮＤが供給されているライン１１２０に接続され、そしてｐウェルＰＷＩは電圧ＮＶＰＰが供給されているライン９４２に接続されている。トランジスタＸＭ８の深いｎウェルＮＷＤは供給端子ＶDDに結合されている。
【００５６】
動作中、ライン９４３上の消去及び消去回復信号が高である時には、ライン１２０８上のインバータＸＩ３の出力は低である。ライン１２０８上の信号が低であるとトランジスタＭＰ３がターンオンし、トランジスタＭＰ４はターンオフする。これは、ノード１２１４における電圧をライン１１０２上の供給入力電圧ＡＶＷ（典型的には、３Ｖ）のレベルに駆動し、それによってトランジスタＸＭ６及びＸＭ７をターンオンさせる。それによりノード１２１２はトランジスタＸＭ６を介して電圧ＮＶＰＰに駆動され、そのためトランジスタＸＭ５及びＸＭ８は確実にターンオフさせられる。この電圧ＮＶＰＰはトランジスタＸＭ７を通して出力ライン９４７に印加され、一方トランジスタＸＭ８はターンオフされている。トランジスタＸＭ８は、ライン９４７の負電圧をノード１１２０上の接地電位から絶縁するように働く。
【００５７】
ライン９４３上の消去及び消去回復信号が低である時には、ライン１２０８上のインバータＸＩ３の出力は高である。ライン１２０８上の信号が高であるとトランジスタＭＰ３はターンオフし、トランジスタＭＰ４がターンオンする。これは、ノード１２１２における電圧をＡＶＷの値に駆動し、それによってトランジスタＸＭ５及びＸＭ８をターンオンさせる。それによりノード１２１４はトランジスタＸＭ５を介して電圧ＮＶＰＰに駆動され、そのためトランジスタＸＭ６及びＸＭ７は確実にターンオフさせられる。従ってライン１１２０上の接地電圧ＧＮＤがトランジスタＸＭ８を通して出力ライン９４７に供給される。トランジスタＸＭ７は、ライン９４７の接地電圧をライン９４２負電位から絶縁するように働く。
【００５８】
図１３は、本発明の１つの実施の形態による図９の回復回路９３０の回路図である。回復回路９３０は、正電圧・負電圧接続スイッチ１３１０、正電圧接地回路１３２０、負電圧接地回路１３３０、正電圧検出器回路１３４０、及び負電圧検出器回路１３５０を備えている。回復回路９３０は、ノード９６２上の入力ＡＶＸ、ノード９２２上のＰＷＩバイアス電圧、ノード９４２上のＮＶＰＰ、ノード９３２上のプログラム回復信号、ノード９３４上の消去回復信号、及びノード９３６上の制御信号を受けている。回復回路９３０は、図７及び８に基づいて説明し、以下に詳細に説明する回復計画を実現することによって、セル９８１−９８６を表IIにおいて先に説明したプログラム／消去動作電圧から回復させるように機能する。
【００５９】
正電圧・負電圧接続スイッチ１３１０は、正電圧接地回路１３２０への入力をトランジスタＭ３０のドレインのノード１３１２上に供給し、負電圧検出器１３５０は正電圧接地回路１３２０への入力をトランジスタＭ３０のゲートにのノード１３４８上に供給する。正電圧検出回路１３４０の出力は、負電圧接地回路１３３０への入力としてノード１３４２上に供給される。ＡＶＸ電圧及びＰＷＩバイアス電圧は、ノード９６２及び９２２を通して正電圧・負電圧接続スイッチ１３１０及び正電圧検出器回路１３４０へそれぞれ供給される。制御信号は、ノード９３６を通して正電圧・負電圧接続スイッチ１３１０へ供給される。ＮＶＰＰ電圧は、ノード９４２を通して、正電圧・負電圧接続スイッチ１３１０、負電圧接地回路１３３０、及び負電圧検出器回路１３５０へ供給される。最後に、プログラム回復信号及び消去回復信号は、それぞれノード９３２及び９３４を通して正電圧・負電圧接続スイッチ１３１０、正電圧検出器回路１３４０、及び負電圧検出器回路１３５０に供給される。
【００６０】
正電圧・負電圧接続スイッチ１３１０は、ｎチャンネルＭＯＳトランジスタM１３及びＭ１４、ｐチャンネルＭＯＳトランジスタＭ１１及びＭ１２、及び三重ウェルｎチャンネルＭＯＳトランジスタＸＭ９を含む。トランジスタＭ１４のドレインはノード９６２上のＡＶＸ電圧に結合され、一方Ｍ１４のゲートはノード９３２上のプログラム回復信号に結合され、そしてＭ１４のソースはノード１３１２に結合されている。三重ウェルトランジスタＸＭ９のドレインはノード９２２上のＰＷＩバイアス電圧に結合され、一方ＸＭ９のゲートはノード９３６上の制御信号に結合され、そしてＸＭ９のソースはトランジスタＭ１３のドレインに結合されている。Ｍ１３のゲートはノード９３４上の消去回復信号に結合され、Ｍ１３のソースはノード１３１２に結合されている。トランジスタＭ１２のドレイン及びゲートはノード９４２上のＮＶＰＰに結合され、Ｍ１２のソースはトランジスタＭ１１のドレインに結合されている。Ｍ１１のゲートは接地に接続され、Ｍ１１のソースはノード１３１２に結合されている。正電圧・負電圧接続スイッチ１３１０は、図７のスイッチＳＷ１及び図８のＳＷ４に対応しており、そして実現されているものである。ＭＯＳトランジスタＭ１４、Ｍ１１、及びＭ１２はチャンネルＦＮプログラムのための中和通路（図７のＳＷ１）を構成し、ＭＯＳトランジスタＸＭ９、Ｍ１３、Ｍ１１、及びＭ１２はチャンネルＦＮ消去のための中和通路（図８のＳＷ４）を構成している。
【００６１】
正電圧接地回路１３２０はｎチャンネルＭＯＳトランジスタＭ３０を含み、そのソースは接地に結合され、そしてそのドレイン及びゲートはそれぞれノード１３１２及び１３４８に結合されている。トランジスタＭ３０は、図７のスイッチＳＷ２及び図８のＳＷ６に対応しており、そして実現されているものである。
【００６２】
負電圧接地回路１３３０は、ｐチャンネルＭＯＳトランジスタＭＰ７、ＭＰ８、ＭＰ９、ＭＰ１０、インバータＸＩ７、及び三重ウェルｎチャンネルトランジスタＸＭ１０、ＸＭ１１、及びＸＭ４１を含む。ノード１３４２上の正電圧検出器回路の出力は、トランジスタＭＰ７のゲートと、インバータＸＩ７の入力とに結合されている。インバータＸＩ７の出力は、トランジスタＭＰ８のゲートに結合されている。ＭＰ８及びＭＰ７のソースは共に電圧ＡＶＷに結合されている。電圧ＡＶＷの典型的な値は、プログラムまたは消去機能中は３Ｖであり、他のモード中は、プログラムまたは消去機能中に負電圧が生成される場合にＭＯＳ回路上に印加される応力を減少させるためにＶｄｄである。ＭＰ７及びＭＰ８のドレインは、それぞれノード１３２４及び１３２２に結合されている。トランジスタＭＰ９のソースはノード１３２４に接続され、そのゲートは接地に接続され、そしてそのドレインはノード１３２５に接続されている。トランジスタＭＰ１０のソースはノード１３２２に接続され、そのゲートは接地に接続され、そしてそのドレインはノード１３２６に接続されている。三重ウェルトランジスタＸＭ１０、ＸＭ１１、及びＸＭ４１のソースはノード９４２上のＮＶＰＰに結合されている。ＸＭ１１のドレイン、及びＸＭ１０のゲート、及びＸＭ４１のゲートは、ノード１３２６に結合されている。ＸＭ１１のゲート及びＸＭ１０のドレインはノード１３２５に結合され、一方ＭＸ４１のドレインは接地に結合されている。負電圧接地回路１３３０は、図７のスイッチＳＷ３及び図８のＳＷ５に対応しており、そして実現されているものである。
【００６３】
正電圧検出器１３４０は、インバータＸＩ５及びＸＩ６、ＮＡＮＤゲートＸＡ１、ＸＡ２、及びＸＡ３を含む。ＮＡＮＤゲートＸＡ１は、入力としてノード９３２上のプログラム回復信号を、また第２の入力としてインバータＸＩ５の出力を受けている。インバータＸＩ５は入力としてノード９６２上のＡＶＸ電圧を受けている。ＮＡＮＤゲートＸＡ２は、入力としてノード９３４上の消去回復信号を、また第２の入力としてインバータＸＩ６の出力を受けている。インバータＸＩ５は入力としてノード９６２上のＡＶＸ電圧を受けている。インバータＸＩ６は、入力としてノード９２２上のＰＷＩバイアス電圧を受けている。ＮＡＮＤゲートＸＡ３は、入力としてＮＡＮＤゲートＸＡ１及びＸＡ２の出力を受け、正電圧検出器回路の出力をノード１３４２上に供給する。正電圧検出器回路１３４０は、図７の正電圧検出器７１０及び図８の正電圧検出器８２０に対応しており、そして実現されているものである。
【００６４】
負電圧検出器１３５０は、ｎチャンネルＭＯＳトランジスタM７及びＭ８、ｐチャンネルトランジスタＭ１、Ｍ３、Ｍ５、Ｍ６、及びＭ９、ＮＯＲゲートＸＲ１、及びインバータＸＩ８及びＸＩ９を含む。ＮＯＲゲートＸＲ１は、入力としてノード９３２及び９３４上のプログラム回復信号及び消去回復信号をそれぞれ受けている。ＮＯＲゲートＸＲ１の出力は、トランジスタＭ１のゲート、及びインバータＸＩ８への入力として供給される。トランジスタＭ１のソースは外部システム入力電圧ＶDDに接続され、Ｍ１のドレインはノード１３５３に結合されている。Ｍ１は極めて長いチャンネルを有していて抵抗のように働く。Ｍ３のソースはノード１３５３に結合され、Ｍ３のゲート及びドレインはＭ５のソースに結合されている。Ｍ５のゲート及びドレインはノード９４２上のＮＶＰＰに結合されている。トランジスタＭ３及びＭ５はダイオード構成であり、ノード１３５３上の電位はＮＶＰＰ＋２ＶTHにほぼ等しい。Ｍ６のソースはＶDDに接続され、一方Ｍ６のゲートはノード１３５３に結合され、ドレインはノード１３５４とＭ７のドレインとに結合されている。Ｍ７のゲートはノード１３５３に結合され、ソースはＭ８のドレインに結合されている。Ｍ８のゲートはノード１３５２に結合され、Ｍ８のソースは接地に結合されている。Ｍ９のソースはＶDDに接続され、一方ドレインはノード１３５４に結合され、ゲートはノード１３５２に結合されている。最後に、インバータＸＩ９は入力としてノード１３５４上の信号を受け、出力としてノード１３４８上に信号ＮＶＮＥＡＲ０を供給する。負電圧検出器回路１３５０は、図７の負電圧検出器７２０及び図８の負電圧検出器８１０に対応しており、そして実現されているものである。
【００６５】
以下に、回復回路９３０の動作を３つの状態、即ち、１）回路がプログラムまたは消去からの回復以外のモードにある時、２）プログラム機能からの回復、及び３）消去機能からの回復について説明する。回路がプログラムまたは消去以外の何等かのモードにある場合には、ノード９３２上の信号「プログラム回復」及びノード９３４上の信号「消去回復」は共に低である。これらの信号が共に低である時には、回復回路は接地通路を開いており、それによってフラッシュメモリ回路は通常動作が許される。これらの信号が共に低であり、ＮＯＲゲートＸＲ１の出力が高である場合にはインバータＸＩ８の出力は低であるから、Ｍ９はターンオンし続け、ノード１３５４はほぼＶDDに維持される。これによりインバータＸＩ９からの出力は低になってＭ３０をターンオフさせるので、正接地スイッチ１３２０が開く。更に、これらの信号が共に低である場合には、ノード１３４２上の正電圧検出器１３４０の出力も低である。ノード１３４２の電圧が低であるとトランジスタＭＰ７、ＭＰ９、及びＸＭ１１がターンオンし、ＸＭ４１のゲートに低電圧を供給するのでＸＭ４１はターンオフし、それによって負電圧接地通路が開き続ける。
【００６６】
前述したように、プログラム機能中、ＡＶＸ発生器９６０はワードラインドライバ９７０を通してセル９８１のワードライン９７１へ＋８Ｖを出力する。負電圧発生器９４０はノード９４２上に−９ＶのＮＶＰＰを生成し、この負電位はＰＷＩドライバ９２０によってノード９２２上のセルのＰＷＩに印加される。同時に、ＮＷＤドライバ９１０はセルのＮＷＤ上に＋３Ｖを出力し、ノード９５２及び９４７上の電圧ＨＶＤＲＶＳＳ及びＨＶＤＲＰＷＩは、それぞれそれらのドライバＮＶＧＥＮ９５０及びＮＶＧＥＮＰ９４５によって接地に駆動される。
【００６７】
プログラム機能が完了すると、回復回路が動作して上述したノード上の電圧をそれらの読み出しモードレベルまで戻して回復させる。プログラム回復期間中はプログラム回復信号は高であり、消去回復信号は低であり、そしてＡＶＸ発生器９６０及び負電圧発生器は以下のように高インピーダンス状態に入る。ノード９３２上のプログラム回復信号が高であることによってトランジスタＭ１４がターンオンすると、ワードライン上の正電荷ＡＶＸはノード１３１２を通してＰＷＩの負電荷で中和される。これは、更にトランジスタＭ１１及びＭ１２をターンオンさせるように働き、それによって電圧ＡＶＸを電圧ＮＶＰＰと結合させてＡＶＸを下降させ、ＰＷＩを上昇させる（ＮＶＰＰがセルのＰＷＩに印加されており、ＡＶＸ電圧がＰＷＩに結合されるから）。１つの実施の形態においてはＡＶＸが約３Ｖまで下降すると、インバータＸＩ５の出力が高になってＮＡＮＤゲートＸＡ１の出力を低にさせ、ＮＡＮＤゲートＸＡ３のノード１３４２上の出力を高にさせる。従って、ＡＶＸ電圧が所望レベルに達すると、正電圧検出器回路１３４０はノード１３４２を通して負電圧接地回路１３３０に高出力を供給し、それによってトランジスタＭＰ８、ＭＰ１０、及びＸＭ１０がターンオンし、トランジスタＭＰ７、ＭＰ９、及びＸＭ１１がターンオフする。これは、トランジスタＸＭ４１をターンオンさせ、ノード９４２上の電圧ＮＶＰＰを接地するための通路を設ける。ＮＶＰＰはＰＷＩドライバ９２０によってＰＷＩにも接続されているから、ＰＷＩも接地へ短絡される。
【００６８】
次いで負電圧検出器回路１３５０は、正電圧接地通路を閉じるように動作する。ノード９３２上のプログラム回復信号が高になるとＮＯＲゲートＸＲ１の出力が低になり、それによってトランジスタＭ１がターンオンしてノード１３５３にＮＶＰＰ＋２ＶTHにほぼ等しい電圧を供給する。更に、インバータＸＩ８の出力が高になるのでトランジスタＭ９がターンオフし、負電圧検出器回路を作動可能にする。１つの実施の形態においてはＮＶＰＰがほぼ−２Ｖまで上昇すると、ノード１３５３の電圧はトランジスタＭ７をターンオンさせるのに十分高くなり、Ｍ６、Ｍ７、及びＭ８を通る通路を介してノード１３５４の電位を引き下げるようになる。このようにしてノード１３５４の電位が下降するとインバータＸＩ９の出力が高になり、トランジスタＭ３０がターンオンして電圧ＡＶＸを接地するための通路を設ける。電圧ＡＶＸはワードラインドライバ９７０によってワードライン９７１にも接続されているから、ワードライン９７１も接地される。
【００６９】
最後に、消去機能からの回復に関しても回復回路９３０は類似の態様で動作する。前述したように、消去機能中、ＰＷＩドライバ９２０はノード９２２を介してセルのＰＷＩ上に＋６Ｖを印加し、負電圧発生器９４０はノード９４２上に−９ＶのＮＶＰＰを生成する。ＮＶＧＥＮＰ９４５はＮＶＰＰをノード９４７上のＨＶＤＲＰＷＩに接続し、ＮＶＧＥＮ９５０はＨＶＤＲＰＷＩをノード９５２上のＨＶＤＲＶＳＳに接続する。従って、ワードラインドライバ及びノード９４７及び９５２を介して負電圧がワードラインに印加される。
【００７０】
消去機能が完了すると、回復回路が動作して上述したノード上の電圧をそれらの読み出しモードレベルまで戻して回復させる。消去回復期間中は消去回復信号は高であり、プログラム回復信号は低であり、そして負電圧発生器９４０及びＰＷＩドライバ９２０は以下のように高インピーダンス状態に入る。ノード９３４上の消去回復信号が高であることによってトランジスタＭ１３がターンオンすると、正電荷ＰＷＩはノード１３１２を通してワードライン上の負電荷で中和される。これは、トランジスタＭ１１及びＭ１２をターンオンさせるようにも働き、それによって電圧ＰＷＩを電圧ＮＶＰＰと結合させてＰＷＩを下降させ、ワードライン電圧を上昇させる（ＮＶＰＰがワードラインに印加されるから）。１つの実施の形態においてはＰＷＩが約３Ｖまで下降すると、インバータＸＩ６の出力が高になってＮＡＮＤゲートＸＡ２の出力を低にさせ、ＮＡＮＤゲートＸＡ３のノード１３４２上の出力を高にさせる。これによってトランジスタＭＰ８、ＭＰ１０、及びＸＭ１０がターンオンし、トランジスタＭＰ７、ＭＰ９、及びＸＭ１１がターンオフする。これは、トランジスタＸＭ４１をターンオンさせ、ノード９４２上の電圧ＮＶＰＰを接地するための通路を設ける。ＮＶＰＰはワードラインイにも接続されているから、ワードラインも接地へ短絡される。次いで負電圧検出器回路１３５０は上述したように動作して、電圧ＰＷＩのための正電圧接地通路を閉じる。
【００７１】
以上に添付図面に基づいて本発明の例示のための実施の形態を説明したが、本発明はこれらの精密な実施の形態に限定されないことを理解されたい。これらは本発明をこれらの精密な形状に限定することを意図するものではない。当業者ならば多くの変更及び変形が明白であろう。従って、本発明の範囲は特許請求の範囲によってのみ限定されることを意図している。
【図面の簡単な説明】
【図１】  典型的なプログラム機能中にセルの種々のノードに印加される典型的な電圧を示すための三重ウェルフラッシュメモリセルの断面図である。
【図２】  典型的な消去機能中にセルの種々のノードに印加される典型的な電圧を示すための三重ウェルフラッシュメモリセルの断面図である。
【図３】  （ａ）−（ｃ）は、従来技術によるフラッシュメモリセルの典型的なプログラム機能からの回復計画を示す図である。
【図４】  （ａ）−（ｃ）は、別の従来技術によるフラッシュメモリセルの典型的なプログラム機能からの回復計画を示す図である。
【図５】  （ａ）−（ｂ）は、更に別の従来技術によるフラッシュメモリセルの典型的なプログラム機能からの回復計画を示す図である。
【図６】  本発明の回復計画の１つの実施の形態を使用して構成された三重ウェルフラッシュメモリセルの断面図である。
【図７】  （ａ）−（ｂ）は、本発明の１つの実施の形態によるプログラム機能回復計画を示す簡易ブロック線図である。
【図８】  （ａ）−（ｂ）は、本発明の１つの実施の形態による消去機能回復計画を示す簡易ブロック線図である。
【図９】  本発明の１つの実施の形態によるフラッシュメモリ集積回路アーキテクチャの一部分の簡易ブロック線図である。
【図１０】  本発明の１つの実施の形態による図９のワードラインドライバの回路図である。
【図１１】  本発明の１つの実施の形態による図９のワードラインドライバＶSS発生器の回路図である。
【図１２】  本発明の１つの実施の形態による図９のワードラインドライバ基板バイアス発生器の回路図である。
【図１３】  本発明の１つの実施の形態による図９の回復回路の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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