(57)【特許請求の範囲】
【請求項１】
データの読み書きが可能な機能を持つメモリマクロ機能ブロックと、前記メモリマクロ機能ブロックとは異なる機能を持つ他の回路とを備える半導体集積回路であって、
前記メモリマクロ機能ブロックは、データの読み書きが可能なメモリコア機能ブロックと、前記メモリコア機能ブロックと前記他の回路との間でデータの授受を行うインターフェイス機能ブロックとに物理的に分割されており、
前記メモリコア機能ブロックは、メモリセルアレイ上に構成されたビットセル情報とアドレスをデコードして読み書き動作が行えるものであり、
前記インターフェイス機能ブロックは、
前記メモリコア機能ブロックの機能テストを制御するテスト回路と、
前記メモリコア機能ブロックのテスト用の入力コマンドをデコードするコマンドデコーダ部と、
前記メモリコア機能ブロックのテスト用の入力アドレスをデコードするアドレスデコーダ部と、
前記メモリコア機能ブロックにコマンドおよびアドレスを入力し、メモリコア機能ブロックとの間でデータの授受を行うメモリコア入出力回路と、
前記メモリコア機能ブロックのメモリ容量やコマンド構成、アドレス構成、入出力構成を含むメモリコアの構成の情報を記憶している構成記憶ブロックと、
前記構成記憶ブロックの記憶情報に基づいて前記メモリコア機能ブロックのデータパスおよびアドレスパスを制御し、メモリコア機能ブロックを所望の構成に制御する構成制御ブロック
とを具備することを特徴とする半導体集積回路。
【請求項２】
前記メモリコア機能ブロックは、クロック信号とは非同期で動作する非同期型のメモリコア機能ブロックであり、
前記インターフェイス機能ブロックは、クロック信号入力をバッファリングするクロックバッファをさらに具備し、前記クロックバッファから供給されるクロック信号に同期して前記メモリコア機能ブロックとの間でデータを入出力する機能を持ち、
前記構成制御ブロックは、前記メモリコア機能ブロックの動作のタイミング調整を行うための回路部を持つ
ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記メモリコア機能ブロックおよび前記インターフェイス機能ブロックは、それぞれレイアウトが矩形パターンであることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
前記構成記憶ブロックは、プログラム可能な素子によって実現されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記構成記憶ブロックは、上下のメタル配線層相互をコンタクトでつなぐことによって実現されていることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記構成記憶ブロックは、前記メモリコア機能ブロックのコマンド構成の記憶機能、アドレス構成の記憶機能、入出力構成の記憶機能を持つことを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記構成記憶ブロックは、さらに、前記メモリコア機能ブロックのタイミングの情報を記憶する機能を持つことを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記構成制御ブロックは、前記コマンド構成の制御機能、前記アドレス構成の制御機能、前記入出力構成の制御機能を持つことを特徴とする請求項１乃至７のいずれか１項に記載の半導体集積回路。
【請求項９】
前記構成制御ブロックの制御機能は、前記テスト回路により制御可能であることを特徴とする請求項７記載の半導体集積回路。
【請求項１０】
前記インターフェイス機能ブロックは、論理合成可能なレベルの上位概念であるレジスタトランスファレベルの言語により回路が記述された設計手法を用いて実現されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項１１】
前記メモリコア機能ブロックは、DRAMであることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体集積回路。
【請求項１２】
前記DRAMは、ローアドレスによって選択されるワード線とカラムアドレスによって選択されるビット線が任意の長さに変更可能であることを特徴とする請求項１１記載の半導体集積回路。
【請求項１３】
前記インターフェイス機能ブロックは、前記メモリマクロ機能ブロックの外部からリフレッシュコントロール信号を受けることなく、内部で自動的にリフレッシュコントロール信号を発生させることを特徴とする請求項１０乃至１２のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリマクロ機能ブロックと他の回路を同一半導体チップ上に混載した半導体集積回路装置（ＬＳＩ）に係り、特にメモリマクロ機能ブロックの変更を容易化する回路に関するもので、例えば特定用途向けＬＳＩなどに使用されるものである。
【０００２】
【従来の技術】
従来、ロジックＬＳＩとメモリＬＳＩは別々に使い分けていたが、半導体の微細加工技術の進歩により、近年は両者を１チップ化したメモリ混載ロジックＬＳＩが製品化されている。この場合、メモリマクロ機能ブロックが、ロジック回路部、アナログ回路部、入出力回路部と同一チップ上に混載されたDRAM混載ＬＳＩがある。
【０００３】
上記メモリマクロ機能ブロックは、メモリコア機能ブロックと、このメモリコア機能ブロックの機能をテストするためのテスト回路と、コマンドデコーダと、アドレスデコーダと、メモリコア入出力回路を含む。
【０００４】
従来のDRAM混載ＬＳＩにおいては、メモリマクロ機能ブロック全体を一つのブロックとして扱っている。そして、その構成を若干変える程度の設計変更は行っており、例えばメモリのビット容量を変更する場合はメタル配線層を繋ぎ変えて対応していた。
【０００５】
しかし、メモリマクロ機能ブロックの機能を例えばSDRAM （同期型ダイナミックメモリ）からSRAM（スタティックメモリ）に変化させるような場合には、メモリマクロ機能ブロック全体を再設計（設計の大幅な手直し）をしなければならなかった。
【０００６】
また、メモリマクロ機能ブロック内を２つに分割する、例えばメモリマクロ機能ブロック内のワード線の長さを半分にすることによって高速化を図ろうとするなどの物理的な変更を必要とする場合、メモリマクロ機能ブロック全体の再設計をしなければならなかった。
【０００７】
【発明が解決しようとする課題】
上記したように従来のメモリマクロ機能ブロックを有するＬＳＩは、メモリマクロ機能ブロックの構成を大幅に変更する場合には再設計を必要とするという問題があった。
【０００８】
本発明は上記の問題点を解決すべくなされたもので、メモリマクロ機能ブロックを混載し、そのコマンド構成、アドレス構成、入出力構成などの変更に対して容易に対応し得る半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路は、データの読み書きが可能な機能を持つメモリマクロ機能ブロックと、前記メモリマクロ機能ブロックとは異なる機能を持つ他の回路とを備える半導体集積回路であって、前記メモリマクロ機能ブロックは、データの読み書きが可能なメモリコア機能ブロックと、前記メモリコア機能ブロックと前記他の回路との間でデータの授受を行うインターフェイス機能ブロックとに物理的に分割されており、前記メモリコア機能ブロックは、メモリセルアレイ上に構成されたビットセル情報とアドレスをデコードして読み書き動作が行えるものであり、前記インターフェイス機能ブロックは、前記メモリコア機能ブロックの機能テストを制御するテスト回路と、前記メモリコア機能ブロックが外部から受けるテスト用の入力コマンドをデコードするコマンドデコーダと、前記メモリコア機能ブロックが外部から受けるテスト用の入力アドレスをデコードするアドレスデコーダと、前記メモリコア機能ブロックにコマンドおよびアドレスを入力し、メモリコア機能ブロックとの間でデータの授受を行うメモリコア入出力回路と、前記メモリコア機能ブロックのメモリ容量やコマンド構成、アドレス構成、入出力構成を含むメモリコアの構成の情報を記憶している構成記憶ブロックと、前記構成記憶ブロックの記憶情報に基づいて前記メモリコア機能ブロックのデータパスおよびアドレスパスを制御し、メモリコア機能ブロックを所望の構成に制御する構成制御ブロックとを具備することを特徴とする。
【００１０】
前記メモリコア機能ブロックがクロック信号とは非同期で動作する非同期型のメモリコア機能ブロックである場合には、前記インターフェイス機能ブロックは、クロック信号入力をバッファリングするクロックバッファをさらに具備し、前記クロック信号入力に同期して前記メモリコア機能ブロックとの間でデータを入出力する機能を持ち、前記構成記憶ブロックは、前記メモリコア機能ブロックのタイミングの情報を記憶する機能を持つことを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るメモリマクロ機能ブロック混載ＬＳＩのチップ上のレイアウトの一例を示す。
【００１３】
チップ１上には、メモリマクロ機能ブロック10が他の回路（ロジック回路部２、アナログ回路部３、入出力回路部４）とともに配置されている。
【００１４】
図２は、図１中のメモリマクロ機能ブロック10を取り出してレイアウトの一例を示す。
【００１５】
このメモリマクロ機能ブロック10は、WRITE/READ信号を受けて読み書き動作が可能なメモリコア機能ブロック12と、このメモリコア機能ブロック12と他の回路との間で信号の授受を行い、かつ、メモリコア機能ブロック12とも信号の授受を行うインターフェイス機能ブロック11を持つ。
【００１６】
上記インターフェイス機能ブロック11は、テスト回路111 、コマンドデコーダ部112 、アドレスデコーダ部113 、メモリコア入出力回路114 、構成記憶ブロック115 および構成制御ブロック116 を備えている。
【００１７】
テスト回路111 は、テスト時に外部から入力するテスト制御信号に基づいてメモリコア機能ブロック12の機能テストを制御し、そのテスト結果を外部に出力するものである。
【００１８】
コマンドデコーダ部112 は、テスト時／通常動作時に対応して外部から入力するテスト用のコマンド／通常動作用のコマンドを選択し、デコードして出力するものである。
【００１９】
アドレスデコーダ部113 は、テスト時／通常動作時に対応して外部から入力するテスト用のアドレス／通常動作用のアドレスを選択し、デコードして出力するものである。
【００２０】
メモリコア入出力回路114 は、メモリコア機能ブロック12にコマンドおよびアドレスを入力する機能と、メモリコア機能ブロック12との間でデータの授受を行う機能とを備える。
【００２１】
構成記憶ブロック115 は、メモリコア機能ブロック12のメモリ容量やコマンド構成、アドレス構成、入出力（データバス幅）構成を含むメモリコアの構成の情報を記憶しておくものである。つまり、構成記憶ブロック115 は、メモリコア機能ブロック12のコマンド構成の記憶機能、アドレス構成の記憶機能、入出力構成の記憶機能を持つ。
【００２２】
構成制御ブロック116 は、構成記憶ブロック115 の記憶情報に基づいてメモリコア機能ブロック12のデータパスおよびアドレスパスを制御し、メモリコア機能ブロック12を所望の構成に制御するものである。つまり、構成制御ブロック116は、メモリコア機能ブロック12のコマンド構成の制御機能、アドレス構成の制御機能、入出力構成の制御機能を持つ。
【００２３】
なお、テスト回路111 のテスト制御機能には、（１）メモリコア機能ブロック12の基本的な機能／性能のテストを行う機能、（２）メモリコア機能ブロック12内部で発生する電圧（例えばワード線昇圧電圧）のレベルチェック機能、（３）メモリコア機能ブロック12のメモリセルアレイにおける不良ビットのアドレスの探索機能などを含む。
【００２４】
メモリコア機能ブロック12のアドレス構成の一例は、バンクアドレスとして最大幅でバンク１からバンク８まで選択指定が可能な３ビットの信号BNKADD<2:0> 、ローアドレスとして最大幅で1K(=1024bit)から8Kまで選択指定が可能な１３ビットの信号ROWADD<12:0>、カラムアドレスとして最大幅で16から128 まで選択指定が可能な７ビットの信号COLADD<6:0> 、データバス幅指定信号として64ビットと128 ビットの２通りのデータバス幅を選択指定が可能な１ビットの信号DBU S<0>である。
【００２５】
この場合、構成上許容しているバリエーションの変化分を表わすアドレスマスク信号は、例えばバンクアドレスマスク信号としてBNKMSK<2:0> の３ビット、ローアドレスマスク信号としてROWMSK<12:10> の３ビット、カラムアドレスマスク信号としてCOLMSK<6:4> の３ビットである。このアドレスマスク信号は、アドレス構成を制御するための有効アドレスビット（使用するアドレスビットを有効にするビット）と無効アドレスビット（使用しないアドレスビットをマスクするビット）を指定するものであり、有効アドレスビット／無効アドレスビットを例えば"1" ／"0" データで表わす。
【００２６】
図３は、図２中のメモリコア機能ブロック12の構成のバリエーションの一例に対応するアドレスマスク信号の一例を示す図である。
【００２７】
即ち、メモリコア機能ブロックのアドレス構成が、例えば２バンク、4Kローアドレス、32カラムアドレスであると、使用するアドレスは、バンクアドレスとしてBNKADD<0> の１ビット、ローアドレスとしてROWADD<11:0>の１２ビット、カラムアドレスとしてCOLADD<4:0> の５ビットで必要十分な範囲を満たしている。
【００２８】
この場合、バンクアドレスのマスク信号BNKMSK<2:0>=<0,0,1> 、ローアドレスのマスク信号ROWMSK<12:10>=<0,1,1> 、カラムアドレスのマスク信号COLMSK<6:4>=<0,0,1> となる。
【００２９】
そして、上記アドレスマスク信号を構成記憶ブロック115 に記憶しておくものとし、この記憶内容に基づいて、構成制御ブロック116 によってメモリコア機能ブロック12の構成を変更できるように構築しておくものとする。
【００３０】
したがって、メモリコア機能ブロック12の構成が変更されたことによるアドレス割り付けの変化に対して、インターフェイス機能ブロックの構成記憶ブロック115 の記憶内容を変更し、この記憶内容を構成制御ブロック116 に入力することより、対応することが可能になる。換言すれば、メモリコア機能ブロック12の構成が異なる製品毎に、構成記憶ブロック115 の記憶内容および構成制御ブロック116 による制御内容が異なることになる。
【００３１】
図４（ａ）は、図２中の構成記憶ブロック115 の構成の一例を示す平面図、図４（ｂ）は図４（ａ）中のＢ−Ｂ線に沿う断面図を示す。
【００３２】
図４（ａ）、（ｂ）に示す構成記憶ブロックでは、下層のメタル配線41に対して上層のメタル電源線(VDD) 42またはメタル接地線(GND) 43を選択的にコンタクト（例えばプラグ）44により接続する（つまり、メタルオプションによってアドレスマスク信号の記憶保持を行う）している。
【００３３】
なお、構成記憶ブロック115 の構成は、アドレスマスク信号の記憶保持が可能であればよく、メタルオプション以外のプログラム可能な素子（不揮発性メモリ素子やフューズ素子など）を用いることにより構成記憶ブロック115 の実装が可能である。
【００３４】
図５（ａ）、（ｂ）は、図１中のメモリコア機能ブロック12の構成の変更例を示すレイアウト図である。
【００３５】
ここで、51は例えばDRAMセルが行列状に配置されたメモリセルアレイ、52はメモリセルアレイのワード線を選択するためのロウデコーダ領域、53はメモリセルアレイのビット線を選択するためのカラムデコーダ領域、54はセンスアンプ領域、55は入出力（Ｉ／Ｏ）バッファ領域、56はアドレスデコーダ領域、57は電源ユニット領域である。
【００３６】
図５（ａ）に示すメモリコア機能ブロックは、メモリセルアレイ内のそれぞれ同一行のメモリセルに共通に接続された512 本のワード線WLと、メモリセルアレイ内のそれぞれ同一列のメモリセルに共通に接続された2048本のビット線BLs とを有し、1Mセグメントのメモリ容量を有する。
【００３７】
図５（ｂ）に示すメモリコア機能ブロックは、図５（ａ）に示したメモリコア機能ブロックのWL長を半分にし、512 本のワード線WL×1024本のビット線BLs ＝0.5Mセグメントのメモリ容量を有するように変更したものである。
【００３８】
このようにメモリコア機能ブロックの構成を変更することにより、ゲート容量や配線などの付加容量が軽減されるので、ローアクセスなどの高速動作が可能になる。
【００３９】
このメモリコア機能ブロック12の高速化に対応するために、インターフェイス機能ブロックにおいては、構成記憶ブロック115 もしくはテスト回路111 からの制御信号を使うことによって構成制御ブロック116 内のタイミング調整ブロックの調整を実現することができる。
【００４０】
図６は、図１中のインターフェイス機能ブロック11（例えばDRAM Core ）のみを、論理合成可能なレベルの上位概念（トップダウン設計により論理合成可能なレベル）であるレジスタトランスファレベル（RTL ）の言語により回路が記述された設計手法を用いて実現した回路の一例を示す図である。
【００４１】
図６に示すインターフェイス機能ブロックにおいて、61はテスト系回路（テスト回路・コマンドデコーダ部・アドレスデコーダ部を含む）、62は通常入力／テスト入力切換回路、114aはメモリコア入力回路、114bはメモリコア出力回路、115 は構成記憶ブロック、116 は構成制御ブロックである。
【００４２】
テスト系回路61は、次の機能を有する。
【００４３】
（１）外部（USER Logic Side ）から入力するテストクロック(Test Clock)およびテストイネーブル(Test Enable) 信号を通過させてメモリコア入力回路114aへ入力する。
【００４４】
（２）外部から入力するテストコマンド(Test Command)を外部入力コマンドラッチ回路611 でラッチし、これをテスト用コマンドデコーダ(Command Decoder)612 でデコードし、これをテスト用コマンドラッチ回路613 でラッチする。
【００４５】
（３）外部から入力するテスト制御(Test Control)信号を外部入力制御ラッチ(Control Latch) 回路614 でラッチし、これによりテスト用アドレスデコーダ(Address Decoder) 615 のデコード動作を制御する。
【００４６】
（４）上記テスト用アドレスデコーダ615 のアドレス出力／データ出力をテスト用のアドレスラッチ(Address Latch) 回路616 ／データラッチ(Data Latch)回路617 でラッチした後、メモリコア入力回路114aへ入力する。
【００４７】
（５）メモリコア出力回路114bからのデータが入力し、これをデータ圧縮(Data Compression)回路618 で例えば８ビットに圧縮し、これをテストデータラッチ(Test Data Latch) 回路619 でラッチした後、テスト出力データ(Test output Data)として外部に出力する。
【００４８】
前記通常入力／テスト入力切換回路62は、次の機能を有する。
【００４９】
（１）外部から入力する通常動作用のクロックまたは前記テスト系回路61から入力するテストクロックを第１のマルチプレクサMUX1で選択する。
【００５０】
（２）外部から入力する通常動作用のコマンドまたは前記テスト系回路61から入力するコマンドを第２のマルチプレクサMUX2で選択する。
【００５１】
（３）外部から入力する通常動作用のアドレスまたは前記テスト系回路61から入力するアドレスを第３のマルチプレクサMUX3で選択する。
【００５２】
（４）外部から入力するデータまたは前記テスト系回路61から入力するデータを第４のマルチプレクサMUX4で選択する。
【００５３】
前記メモリコア入力回路114aは、次の機能を有する。
【００５４】
（１）第１のマルチプレクサMUX1で選択されたクロックをクロックバッファ(Clock Buffer)631 を介してクロック発生回路632 に入力し、このクロック発生回路(Clock Generator)632 から出力するクロックCLを後述する所要の回路に供給する。
【００５５】
（２）第２のマルチプレクサMUX2で選択されたコマンドをコマンドデコーダ(Command Decoder) 633 でデコードし、これをクロックCLによりコマンドラッチ回路634 でラッチした後、メモリコア機能ブロック12へ入力する。
【００５６】
（３）第３のマルチプレクサMUX3で選択されたアドレスを前記マンドデコーダ633 のデコード結果に応じてロウアドレスデコーダ(Row Address Decoder) 634またはカラムアドレスデコーダ(Column Address Decoder)635 でデコードし、このデコード出力をクロックCLによりアドレスラッチ(Address Latch) 回路636 でラッチした後、メモリコア機能ブロック12へ入力する。
【００５７】
（４）第４のマルチプレクサMUX4で選択されたデータをクロックCLによりデータラッチ(Data Latch)回路637 でラッチした後、メモリコア機能ブロック12へ入力する。
【００５８】
メモリコア出力回路114bは、次の機能を有する。
メモリコア機能ブロック12から出力するクロックをクロックCLによりリード・レイテンシー制御(Read Latency Control)回路641 に入力し、メモリコア機能ブロック12から出力するデータ(Output Data) を上記制御回路641 の出力によりリード・レイテンシーFIFO(First In First Out)642 に入力し、このFIFO642 から出力する例えば１２８ビットのデータを外部に出力(Output Data) するとともに、テストデータラッチ回路(Test Data Latch) 回路643 でラッチした後、テスト系回路61のデータ圧縮(Data Compression)回路618 に入力する。
【００５９】
図７は、図６中の構成記憶ブロック115 、構成制御ブロック116 のそれぞれ一部を取り出して図２中のメモリコア機能ブロック12のロウアドレスデコーダの一部とともに示す回路図である。
【００６０】
ここでは、構成記憶ブロック115 に記憶されているアドレスマスク信号のうちの３ビットのバンクアドレスBNKMSK<2:0> に対応する部分を取り出し、バンクアドレスマスク信号BNKMSK<2> が"0"=GND 、BNKMSK<1> が"0"=GND 、BNKMSK<1> が"1"=VCC である場合を示している。
【００６１】
構成制御ブロック116 は、上記バンクアドレスマスク信号BNKMSK<2:0> に対応して３個の二入力のノア回路71〜73が設けられており、前記テスト回路・コマンドデコーダ部・アドレスデコーダ部61により制御可能に構成されている。即ち、ノア回路71〜73の各一方の入力端にバンクアドレスマスク信号BNKMSK<2:0> が入力し、各他方の入力端にテスト回路111 から制御信号としてマスクディセーブル・イネーブル(MSKDISENB) 信号が入力する。この場合、マスクイネーブル時にはMSKDISENB 信号が"L"=GND 、マスクディセーブル時にはMSKDISENB 信号が"H"=VCC になる。そして、上記ノア回路71〜73の各出力は対応してインバータ回路74〜76により反転されて出力する。
【００６２】
メモリコア機能ブロック12のロウアドレスデコーダにおいては、上記バンクアドレスBNKMSK<2:0> に対応して３個の二入力のナンド回路77〜79が設けられており、このナンド回路77〜79の各一方の入力端に前記構成制御ブロック116 のインバータ回路74〜76の出力が対応して入力し、各他方の入力端にバンクアドレスBNKADD<2:0> が入力する。
【００６３】
ところで、図６に示したインターフェイス機能ブロック11は、上位概念で回路設計されているので、内包される各機能ブロックは、物理的に分割されていてもいなくてもよい。このように上位概念から論理合成により作られるインターフェイス機能ブロック11の回路図に基づいて、構成記憶ブロック115 以外のランダムロジックを設計する。
【００６４】
ランダムロジック設計を行う場合には、予め自動配置配線領域を決定しなければならず、必ず直線で区切れる領域を決定することが必要になる。そのためには、インターフェイス機能ブロック11は矩形パターンを持たなければならず、メモリコア機能ブロック12も矩形パターンを持たなければならない。ここで、矩形パターンとは、例えば図８中に示すような様々のパターンの全てを指す。
【００６５】
図８は、図１中のメモリマクロ機能ブロック10の全体領域の様々なパターン例を示す。
ここで、81はインターフェイス機能ブロック11のパターン領域、82はメモリコア機能ブロック12のパターン領域、83は例えば電源線および接地線の配線領域である。
【００６６】
図８中、インターフェイス機能ブロック11のパターン領域81とメモリコア機能ブロック12のパターン領域82を菱形のパターン領域83a で斜めに接続している例の場合も、メモリマクロ機能ブロック1 全体のパターン領域としては矩形を使用するので、前記菱形のパターン領域83a も点線で示すように矩形と見做せる。
【００６７】
以上説明したように、インターフェイス機能ブロック11のランダムロジックを設計する際、RTL 設計を用いているので、例えば低消費電力で低速動作用のインターフェイス機能ブロックを作る時や、高速動作用のインターフェイス機能ブロックを作る時でも、論理合成をし直し、自動配置配線を行うことによって容易に実現可能である。
【００６８】
また、図４（ａ）、（ｂ）を参照して前述したように、構成記憶ブロック115としてアドレスマスク信号に対応してコンタクトを使って電源線に接続する処理は、コンタクトパターンをジェネレータで発生させるか、または、コンタクトパターンを手書きで置くことにより実現することができる。
【００６９】
＜第２の実施形態＞
メモリマクロ機能ブロック10において、その内部のメモリコア機能ブロック12は、リフレッシュ動作を必ず必要とするDRAMでも、リフレッシュ動作が不要であるSRAMでも構わない。
【００７０】
メモリコア機能ブロック12がDRAMメモリコア機能ブロックである場合には、例えば図５（ａ）、（ｂ）を参照して前述したように、ローアドレスによって選択されるワード線とカラムアドレスによって選択されるビット線を任意の長さに設定することが可能である。
【００７１】
しかし、メモリコア機能ブロック12としてより高速動作が必要となり、例えばDRAMメモリコア機能ブロックから高速SRAMメモリ機能ブロックに変更する場合、コマンド構成とアドレス構成が変わってくるので、メモリマクロ機能ブロック1内でインターフェイス機能ブロック11が物理的に分割されてない時にはインターフェイス機能ブロック12自体を再設計しなければならない。
【００７２】
そこで、DRAMとSRAMの両方の構成を考慮したインターフェイス機能ブロックを作っておき、それらの構成を構成記憶ブロック116 に予め記憶させておき、構成制御ブロック115 によりインターフェイス機能ブロック12のコンフィギュレーションを決められるようにしておけばよい。
【００７３】
このようにすれば、メモリマクロ機能ブロック10単位で見ると、ＬＳＩ内のメモリマクロ機能ブロック10以外の他の回路からメモリマクロ機能ブロック10をSRAMメモリ機能マクロとして使う場合、DRAMメモリコア機能ブロック12でも構わない。その場合、インターフェイス機能ブロック11は、DRAM特有の動作であるリフレッシュ動作を自動的に行う回路ブロック（つまり、インターフェイス機能ブロックは、メモリマクロ機能ブロックの外部からリフレッシュコントロール信号を受けることなく、内部で自動的にリフレッシュコントロール信号を発生させる回路ブロック）を実装しておけばよいのである。
【００７４】
＜第３の実施形態＞
メモリコア機能ブロック12は、クロック信号と同期で動作する同期型のメモリコア機能ブロック（例えば同期型DRAM）であっても、クロック信号とは非同期で動作する非同期型のメモリコア機能ブロックであってもよい。
【００７５】
図９は、第３の実施形態に係る非同期型のメモリコア機能ブロック92およびクロックに同期して動作するインターフェイス機能ブロック91を有するを有するメモリマクロ機能ブロック90の一例を示すレイアウト図である。
【００７６】
このように非同期型のメモリコア機能ブロック92を有するメモリマクロ機能ブロック90では、インターフェイス機能ブロック91は、前記テスト回路111 、前記コマンドデコーダ部112 、前記アドレスデコーダ部113 、前記メモリコア入出力回路114 、構成記憶ブロック115 、構成制御ブロック116 のほかに、それらを制御するためにメモリマクロ機能ブロック10外のロジック回路から入力されるクロック信号をバッファリングするクロックバッファ117 とを具備し、前記クロック信号に同期してメモリコア機能ブロック92に入出力する機能を持つ。
【００７７】
この場合、前記メモリコア機能ブロック92のメモリ容量やコアの構成（アドレス構成、コマンド構成、入出力構成）を記憶している構成記憶ブロック115 は、メモリコア機能ブロック92のタイミング情報を記憶する機能をさらに持つ。
【００７８】
また、前記構成制御ブロック116 は、アドレス信号の制御機能、コマンド信号の制御機能、入出力の制御機能のほか、メモリコア機能ブロック92の動作のタイミング調整（制御）を行うための機能を持つ。
【００７９】
＜第４の実施形態＞
メモリコア機能ブロック12としてDRAMを用いる場合、DRAMコアの構成を変えることなく、ロウ系のテスト時のみワード線の活性化率を上げることによってテスト時間を大幅に短縮化するようにしてもよい。
【００８０】
この場合、上記DRAMは、DRAMセルが行列状に配置されたメモリセルアレイと、メモリセルアレイ内のそれぞれ同一行のメモリセルに共通に接続された複数本のワード線と、メモリセルアレイ内のそれぞれ同一列のメモリセルに共通に接続された複数本のビット線と、アドレス信号のうちの所定の複数ビットの内容に応じてメモリセルアレイを複数に分割して選択するブロック選択信号を出力する複数のブロック選択回路とを具備する。
【００８１】
そして、テスト回路には、複数のブロック選択回路からそれぞれ出力するブロック選択信号をメモリセルアレイのロウ系の回路のテスト時に全て活性化状態になるように制御する機能を持たせる。あるいは、DRAMコア内でメモリセルアレイが複数に分割された最小単位のメモリセルアレイ（最小セルアレイ）の複数または全部を同時に選択（活性化）して複数のワード線を同時に選択（活性化）する機能を持たせる。
【００８２】
上記したように本発明のメモリマクロ機能ブロック混載ＬＳＩによれば、構成記憶ブロックおよび構成制御ブロックを持つことにより、メモリマクロ機能ブロックの構成のバリエーションに容易に対応することができる。
【００８３】
また、構成記憶ブロックにメモリコア機能ブロックのタイミング情報を記憶させておくことにより、メモリコア機能ブロックのビット容量が物理的に変化しても容易に対応できる。
【００８４】
また、構成記憶ブロックと構成制御ブロックをインターフェイス機能ブロックに持たせることにより、メモリコア機能ブロックの種類（DRAM,SRAM 等）によらず、メモリマクロ機能ブロックを一通りのブロックに見せることができる。
【００８５】
また、メモリコア機能ブロックにはメモリ動作に必要最低限の機能を持たせ、インターフェイス機能ブロックにはメモリ動作を制御し、かつ、メモリマクロ機能ブロックと外部とで信号を授受するための必要最低限の機能を持たせるように分割することによって、メモリマクロ機能ブロックとしてSDRAM タイプのマクロを必要とする場合とSRAMタイプのマクロを必要とする場合の双方に容易に対応することができる。
【００８６】
【発明の効果】
上述したように本発明によれば、メモリマクロ機能ブロックを混載した半導体集積回路において、メモリマクロ機能ブロックのコマンド構成、アドレス構成、入出力構成などの変更に対して容易に対応することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るメモリマクロ機能ブロック搭載ＬＳＩのチップ上のレイアウトの一例を示す上面図。
【図２】図１中のメモリマクロ機能ブロックを取り出してレイアウトの一例を示す上面図。
【図３】図２中のメモリコア機能ブロックの構成のバリエーションの一例に対応するアドレス構成を制御するための有効アドレスビットと無効アドレスビットを指定するアドレスマスク信号の一例を示す図。
【図４】図２中の構成記憶ブロックの構成の一例を示す平面図および断面図。
【図５】図１中のメモリコア機能ブロックの構成の変更例を示すレイアウト図。
【図６】図１中のインターフェイス機能ブロックのみをレジスタトランスファレベルの言語により回路が記述された設計手法を用いて実現した回路の一例を示す図。
【図７】図６中の構成記憶ブロック、構成制御ブロックの各一部を取り出して図２中のメモリコア機能ブロックのロウアドレスデコーダの一部とともに示す回路図。
【図８】図１中のメモリマクロ機能ブロックの全体領域の様々なパターン例を示す図。
【図９】第３の実施形態に係る非同期型のメモリコア機能ブロックおよびクロックに同期して動作するインターフェイス機能ブロックを有するメモリマクロ機能ブロックの一例を示すレイアウト図。
【符号の説明】
10…メモリマクロ機能ブロック、
11…インターフェイス機能ブロック、
111 …テスト回路、
112 …コマンドデコーダ部、
113 …アドレスデコーダ部、
114 …メモリコア入出力回路、
115 …構成記憶ブロック、
116 …構成制御ブロック、
12…メモリコア機能ブロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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