(57)【特許請求の範囲】
【請求項１】
位相ロック・ループ（１１００）において用いる差分信号を生成する改善された位相検出装置（５００）であって、前記位相検出装置（５００）は、各々がリセット入力（５２０，５２４）と出力（５２２，５２６）とを有する第１格納回路（５０２）および第２格納回路（５０４）を有し、前記第１格納回路（５０２）は基準クロック信号を受信するよう構成されるクロック入力（５２８）を有し、前記第２格納回路（５０４）は可変クロック信号を受信するよう構成されるクロック入力（５３０）を有する装置であって：
前記第１格納回路（５０２）の前記出力（５２２）に結合され、前記第１格納回路（５０２）からの第１出力信号に応答してアップ電流を提供する第１チャージ・ポンプ（５０６）；
前記第１格納回路（５０２）の前記出力（５２２）に結合され、前記第１格納回路（５０２）からの前記出力信号に応答して遅延された出力信号を生成する第１遅延回路（５１２）；
前記第２格納回路（５０４）の前記出力（５２６）に結合され、前記第２格納回路（５０４）からの第２出力信号に応答してダウン電流を提供する第２チャージ・ポンプ（５０８）；
前記遅延された出力信号と前記第２出力信号とを合成してリセット信号を生成する回路（５１０）；および
前記リセット信号を遅延させて遅延されたリセット信号を生成する第２遅延回路（５１４）であって、前記第１格納回路のリセット入力（５２０）と前記第２格納回路のリセット入力（５２４）とに結合される前記第２遅延回路（５１４）；
を具備し、
前記第１遅延回路（５１２）の遅延時間は、基準クロック信号と可変クロック信号との間の位相差の有無に関係なくリセット信号が常に生成されるように設定されていることを特徴とする位相検出装置（５００）。
【請求項２】
前記第１格納回路（５０２）および前記第２格納回路（５０４）が、高論理レベルに結合されるデータ入力（５３２，５３４）を有するＤ型フリップフロップ回路によってそれぞれ構成されることを特徴とする請求項１記載の位相検出装置（５００）。
【請求項３】
前記遅延されたリセット信号が前記第１格納回路のリセット入力（５２０）と前記第２格納回路のリセット入力（５２４）とに実質的に同時に提供されることを特徴とする請求項１記載の位相検出装置（５００）。
【請求項４】
前記第１遅延回路（５１２）が：
前記第１格納回路（５０２）から前記第１出力信号を受信し、それに応答して第１被刻時信号を生成する第１被刻時回路（１００２）；
前記第１被刻時信号を遅延して遅延された第１信号を生成する第１遅延素子（１００４）；
前記第１格納回路（５０２）から前記第１出力信号の反転信号を受信し、それに応答して第２被刻時信号を生成する第２被刻時回路（１００６）；
前記第２被刻時信号を遅延して遅延された第２信号を生成する第２遅延素子（１００８）；
前記遅延された第１信号と前記遅延された第２信号とに応答してリセット信号を生成する第１合成回路（１０４８）であって、前記第１被刻時回路（１００２）と前記第２被刻時回路（１００６）とが前記リセット信号に応答して初期条件にリセットされる第１合成回路（１０４８）；および
前記遅延された第１信号と前記遅延された第２信号の合成に応答して、前記遅延された出力信号を生成する第２合成回路（１０１６）；
を具備することを特徴とする請求項１記載の位相検出装置（５００）。
【請求項５】
位相差を検出し、位相差信号を生成する方法であって：
基準クロック信号と可変クロック信号を受信する段階；
前記基準クロック信号に応答して第１出力信号を生成する段階；
前記可変クロック信号に応答して第２出力信号を生成する段階；
前記第１出力信号を遅延して遅延された第１出力信号を生成する段階；
前記第２出力信号および前記遅延された第１出力信号に応答してリセット信号を生成する段階；
前記リセット信号に応答して前記第１出力信号および前記第２出力信号をリセットする段階；および
前記第１出力信号および前記第２出力信号に応答して前記位相差信号を生成する段階；
を具備し、
前記第１出力信号の遅延時間は、基準クロック信号と可変クロック信号との間の位相差の有無に関係なくリセット信号が常に生成されるように設定されていることを特徴とする方法。
【請求項６】
前記第１出力信号に応答して前記位相差信号としてアップ電流を生成し、前記第２出力信号に応答して前記位相差信号としてダウン電流を生成する段階をさらに具備することを特徴とする請求項５記載の方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般に位相検出装置に関する。さらに詳しくは、本発明は位相ロック・ループにおいて位相差信号を生成する改善された位相検出装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
位相検出器回路は、２つの入力信号間の位相差を検出するためによく用いられる。典型的な用途の１つに、基準発振器からの基準信号とループ帰還信号との間の位相差を検出するための位相ロック・ループ（PLL: phase locked loop）がある。位相検出器回路の出力は、基準信号とPLLの出力信号との間の位相関係を調整するために用いられる。
【０００３】
１つの位相検出器回路は、２つのＤ型フリップフロップ，遅延素子およびANDゲートを備える。フリップフロップのＤ入力は高論理レベルに接続される。１つのフリップフロップは、基準信号により刻時（clock）され、もう一方のフリップフロップはPLLの電圧制御発振器（VCO: voltage controlled oscillator）からの帰還信号によって刻時される。フリップフロップの出力は共に論理積演算され、その結果が遅延素子において遅延されて、一方のフリップフロップをリセットするために用いられる。もう一方のフリップフロップは、遅延されないANDゲートからの結果によりリセットされる。各フリップフロップは、チャージ・ポンプをイネーブルに（可能化）する。１つのチャージ・ポンプがVCOに対して正の電流を提供し、もう一方のチャージ・ポンプがVCOに負の電流を提供する。基準信号と帰還信号との間の位相不一致を修正するために電荷が加えられる。
【０００４】
位相検出器回路は、一般的に大半の用途に関して充分なものである。しかし、特に同相条件付近では、チャージ・ポンプによりVCOに加えられる、あるいはそこから減じられる電荷に不均衡がある。その結果、位相ノイズが生まれる。位相ノイズの量は、ｎ-分周シンセサイザ（fractional-n synthesizer）など特定の用途においては容認できるものではない。ｎ-分周シンセサイザの位相ノイズを最適化するためには、特定の位相オフセットに関してループに等しい量の電荷を加えるか、減じなければならない。従来技術による位相検出器回路は、この目的のためには不充分である。
【０００５】
従って、同相条件付近でループに等量の電荷を提供する位相検出器が当技術において必要とされる。
【０００６】
【実施例】
図１を参照して、これは位相検出器回路１００のブロック図を示す。位相検出器回路１００は、第１格納回路すなわちＤ型フリップフロップ１０２と、第２格納回路すなわちＤ型フリップフロップ１０４と、第１チャージ・ポンプ１０６と、第２チャージ・ポンプ１０８とを具備する。位相検出器回路１００は、第１遅延回路１１０，第２遅延回路１１２，第３遅延回路１１４，第４遅延回路１１６およびANDゲート１１８をさらに備える。
【０００７】
第１フリップフロップ１０２は、正の電源などの高論理レベルに接続されるデータ入力１２０と、基準クロック信号Frを受信するよう構築されるクロック入力１２２とを有する。第１フリップフロップ１０２は、リセット入力１２４と出力１２６をさらに有する。第２フリップフロップ１０４も同様に構築され、高論理レベルに結合されるデータ入力１３０と可変クロック信号Fvを受信するよう構築されるクロック入力１３２とを有する。第２フリップフロップ１０４は、リセット入力１３４と出力１３６とをさらに有する。
【０００８】
第１チャージ・ポンプ１０６は、第１フリップフロップ１０２の出力１２６に第４遅延回路１１６を介して結合されるイネーブル入力１４０を有する。第１チャージ・ポンプ１０６は、位相検出器回路１００の出力１４２に結合される出力を有する。第２チャージ・ポンプ１０８は、第２フリップフロップ１０４の出力１３６に第２遅延回路１１２を介して結合されるイネーブル入力１４４を有する。第２チャージ・ポンプ１０８も、位相検出器回路１００の出力１４２に結合される。第１チャージ・ポンプ１０６は、イネーブル信号がイネーブル入力１４０に印加されると、正の極性を有するアップ電流を出力１４２に与える。同様に、第２チャージ・ポンプは、イネーブル入力１４４にイネーブル信号が印加されるとそれに応答して、負の極性を有するダウン電流を出力１４２に与える。チャージ・ポンプの設計は従来通りである。
【０００９】
遅延回路とANDゲートは、出力１４２に供給される電荷量を等しくすることにより位相検出器回路１００を線形化するように構築される。位相検出器回路１００とそれが採用される回路の位相ノイズを最適化するためには、特定の位相オフセットに関して位相ロック・ループ（PLL）に等しい量の電荷を与え、減じなければならない。電荷の等化は、位相検出器のリセット経路内の等しくない遅延回路に加えることにより行われる。
【００１０】
ANDゲート１１８は、第１フリップフロップ１０２の出力１２６に結合される第１入力と第２フリップフロップ１０４の出力１３６に結合される第２入力とを有する。ANDゲート１１８は、出力１５０をさらに有する。第３遅延回路１１４は、ANDゲート１１８の出力１５０に結合される。第３遅延回路１１４は、第１遅延回路１１０と第２フリップフロップ１０４のリセット入力１３４とに結合される出力１５２を有する。第１遅延回路１１０は、第１フリップフロップ１０２のリセット入力１２４に結合される出力１５４を有する。
【００１１】
第３遅延回路１１４は、第２チャージ・ポンプ１０８によって与えられるダウン電流の最小パルス幅をセットするために用いられる。第１遅延回路１１０および第３遅延回路１１４により与えられる遅延の総量がアップ電流の最小パルス幅をセットするために用いられる。
【００１２】
図２は、位相ロック・ループ（PLL）と共に用いられる図１の位相検出器回路の動作を示すタイミング図である。図２において、第２遅延回路１１２と第４遅延回路１１６は、０秒の遅延にセットされ、PLLはロック状態にない。図２，図３および図４は、FRと示される基準クロックと、FVと示されるPLLの出力からの可変クロックと、IUPと示されるアップ電流と、IDNと示されるダウン電流とを示す。横軸は時間を示す。図２において、ループがロック状態にないので、アップ電流はダウン電流よりも継続時間が長い。
【００１３】
図３において、ループがロックし、ループに加えられる正味の電荷がゼロになるように出力信号の位相が調整される。これを実現するためには、第２遅延回路１１２と第４遅延回路１１６とを０秒の継続時間にセットして、ダウン電流パルス継続時間を長くする。アップ電流パルスとダウン電流パルスは時間的には一致しないので、ループのノイズ底が低下する。従って、第２遅延回路１１２を加えて、アップ電流およびダウン電流を再整合しなければならない。この効果を図４に示す。
【００１４】
ある用途においては、２０nsもパルスを遅延させながら１nsの最小ダウン電流パルス幅を処理するように第２遅延回路１１２を設計しなければならない。これを行うには、電流キャパシタまたは／および抵抗キャパシタ遅延を介してリセット・フリップフロップを用いることにより、パルスの各端を同量だけ遅延させる。パルス端は再合成されて、総パルスを形成する。この目的に適した回路は、図１０に関連して後述する。
【００１５】
再び図１を参照して、ダウン電流の経路に置かれた第２遅延回路１１２の追加論理を均衡にするために第４遅延回路１１６が加えられる。それぞれの遅延の他の要素も同様に一致しなければならない。
【００１６】
図１の位相検出器回路１００は、改善された線形化を行うので、従来の位相検出器に比べて性能も改善される。しかし、このような回路はモノリシック集積回路の形で他の回路と一体化することが望ましい。このような用途においては、使用される回路構成量を最小限に抑えて、それにより集積回路の表面上の必要な面積を最小限に抑えることが望ましい。さらに、回路の総消費電力を最小限に抑えることが望ましい。従って、このような用途に関しては別の設計が好ましい。
【００１７】
図５は、本発明による位相検出器回路５００のブロック図である。位相検出器回路５００は、第１格納回路すなわちフリップフロップ５０２と、第２格納回路すなわち第２フリップフロップ５０４とを具備する。格納回路は、Ｄ型フリップフロップとして図示されるが、他種のフリップフロップを含めて任意の適切な回路構造を用いることができる。図示されるＤ型フリップフロップは回路面積と電力消費を削減しつつ、適切な動作を行う。各格納回路は、図５ではそれぞれＲ，Ｑと標識されるリセット入力と出力とを有する。第１フリップフロップ５０２は、リセット入力５２０と出力５２２を有する。第２フリップフロップ５０４はリセット入力５２４と出力５２６を有する。格納回路はいずれも、図５ではClkと標識されるクロック入力も有する。第１フリップフロップ５０２は、基準クロック信号を受信するよう設定されるクロック入力５２８を有する。第２フリップフロップ５０４は、可変速度クロック信号を受信するよう設定されるクロック入力５３０を有する。第１フリップフロップ５０２は、図５ではＤと標識され、正の電源電位に接続されるデータ入力５３２を有する。同様に、第２フリップフロップ５０４は正の電源電位に接続されるＤと標識されるデータ入力５３４を有する。フリップフロップのＤ入力は、他の適切な電位または時間可変信号に接続してもよい。しかし、その目的は、受信されるクロック信号に応答してフリップフロップのＱ出力に高論理レベルが提示されることである。その後、Ｑ出力は、Ｒリセット入力に印加されるリセット（RESET）信号により低論理レベルにリセットされる。
【００１８】
位相検出器回路５００は、第１格納回路すなわち第１フリップフロップ５０２の出力５２２に結合され、第１格納回路からの第１出力信号に応答してアップ電流を提供する第１チャージ・ポンプ５０６をさらに備える。アップ電流は、図５ではIUPと標識される。第１チャージ・ポンプ５０６は、第１出力信号が第１値を有するときアップ電流を提供し、第１出力信号が第２値を有するときはアップ電流を提供しないので、第１出力信号は第１チャージ・ポンプ５０６にとってイネーブル信号として機能する。位相検出器回路５００は、第１格納回路すなわち第１フリップフロップ５０２の出力５２２に結合されて、第１格納回路からの出力信号に応答して被遅延出力信号を生成する第１遅延回路５１２をさらに備える。位相検出器回路５００は、第２格納回路すなわち第２フリップフロップ５０４の出力５２６に結合されて第２格納回路からの第２出力信号に応答してダウン電流を提供する第２チャージ・ポンプ５０８をさらに備える。ダウン電流は、図５においてはIDNと標識される。第２チャージ・ポンプ５０８は、第２出力信号が第１値を有するときダウン電流を提供し、第２出力信号が第２値を有するときはダウン電流を提供しないので、第２出力信号は第２チャージ・ポンプ５０８にとってイネーブル信号として機能する。第１チャージ・ポンプ５０６も第２チャージ・ポンプ５０８も従来のものである。
【００１９】
位相検出器回路５００は、ANDゲート５１０をさらに具備する。ANDゲート５１０は、第１遅延回路５１２の出力５４０に結合される第１入力と、第２格納回路すなわち第２フリップフロップ５０４の出力５２６に結合される第２入力と、出力５４２とを有する。ANDゲート５１０は、被遅延出力信号を第２出力信号と合成してリセット信号を生成する回路を形成する。最後に、位相検出器回路５００は、第２遅延回路５１４を有する。第２遅延回路５１４はANDゲートの出力５４２に結合される入力と、格納回路のリセット入力すなわち第１フリップフロップ５０２のリセット入力５２０および第２フリップフロップ５０４のリセット入力５２４に結合される出力とを有する。第２遅延回路５１４は、リセット信号を遅延させて、被遅延リセット信号を生成する。この信号が実質的に同時に両フリップフロップのＲリセット入力に印加される。
【００２０】
位相検出器回路５００は、出力５３６において、基準クロック信号と可変クロック信号との間の位相差に関連する出力信号を提供する。図示される実施例においては、出力信号は、所定の強度と可変継続時間を有する電流である。クロック入力５３０における可変クロック信号の位相がクロック入力５２８における基準クロック信号の位相よりも進んでいる場合は、正味の電荷が出力５３２に減じられる。可変クロック信号の位相が基準クロック信号の位相より遅れる場合は、正味の電荷は出力５３２から加えられる。かくして、位相検出器回路５００は位相ロック・ループ（PLL）などの回路で用いるのに適するが、他の用途も同様に有する。
【００２１】
動作中は、フリップフロップはリセット条件にある。フリップフロップのデータ入力における高論理レベルが被受信クロックパルスと、フリップフロップ５０２のクロック入力５２８における基準クロック信号と、第２フリップフロップ５０４のクロック入力５０３における可変クロック信号とのそれぞれによりＱ出力に刻時される。Ｑ出力が高論理レベルになると、高論理レベルは個々のチャージ・ポンプに対するイネーブル信号として働く。出力５２２の高論理レベルに応答して、第１チャージ・ポンプ５０６はループに電荷を加え始める。出力５２６における高論理レベルに応答して、第２チャージ・ポンプはループから電荷を減じ始める。
【００２２】
第１遅延回路５１２，第２遅延回路５１４およびANDゲート５１０を備えるリセット回路は次のように動作する。第２フリップフロップの出力５２６における信号が高になるとすぐに、ANDゲート５１０への第２入力が高論理レベルになる。この信号は図５ではRDNと標識される。第１フリップフロップ５０２の出力５２２からの信号は、２０nsなど所定の継続時間だけ第１遅延回路５１２において遅延される。この継続時間が過ぎると、図５でRUPと標識される被遅延出力信号がANDゲート５１０の第１入力に印加される。ANDゲート５１０に対する両方の入力が高になると、出力５４２が高になり、リセット信号を提供する。しかし、リセット信号は第２の所定の継続時間だけ第２遅延回路により遅延される。この継続時間が過ぎると、被遅延リセット信号は、第１フリップフロップ５０２のリセット入力５２０と第２フリップフロップ５０４のリセット入力５２４とに、実質的に同時に印加される。被遅延リセット信号の印加により、両方のフリップフロップがリセット条件にリセットされ、この場合、出力５２２と出力５２６とは低論理レベルになる。これにより第１チャージ・ポンプ５０６および第２チャージ・ポンプ５０８はディスエーブル（不能）になる。
【００２３】
図６は、位相ロック・ループと共に動作される図５の位相検出器回路５００の動作を示すタイミング図である。図６における動作と同様に、第１遅延回路５１２の所定の遅延は０秒にセットされ、第１遅延回路５１２を迂回するのと等価となる。図６においては、可変クロックFVと基準クロックFRの立ち上がり端が一致し、出力電流IDN，IUPは同時にt1においてオンになる。遅延がゼロであると、２つのフリップフロップ（図５）は同時にリセットされ、２つの出力電流は同時にt2においてオフになる。パルス幅t1〜t2は第２遅延回路５１４の継続時間と一致し、図示される実施例においては１nsの継続時間となる。
【００２４】
図７は、位相ロック・ループと共に動作される図５の位相検出器回路５００の動作を示すタイミング図である。図７においては、第１遅延回路５１２の継続時間が０秒より大きい継続時間にセットされる。ここでも、可変クロックFVと基準クロックFRの立ち上がり端が時刻t1において一般的に一致して、信号が同相でありPLLがロックされることを示す。これもt1において、第１チャージ・ポンプ５０６と第２チャージ・ポンプ５０８（図５）がイネーブルになり、ループに電流の供給を始め、信号RDNはANDゲート５１０に対する第２入力において高になる。第１遅延回路５１２の継続時間が過ぎると、時刻t2において、ANDゲート５１０への第１入力の信号RDNが高になり、ANDゲート５１０の出力５４２におけるリセット信号を開始する。第２遅延回路５１４の継続時間が過ぎると、時刻t3において図５および図７でリセットと標識される被遅延リセット信号が高になり、２つのフリップフロップをリセットする。リセットされると、第１フリップフロップ５０２の出力５２２における信号は低になり、第１チャージ・ポンプ５０６をオフにする。また、第２フリップフロップ５０４の出力５２６における信号RDNが低になり、第２チャージ・ポンプ５０８をオフにする。かくして、ループがロック状態にあり、第１遅延回路５１２を迂回しないので、位相検出器回路５００は、実質的に等しいアップ電流とダウン電流パルスを生成する。
【００２５】
図８は、位相ロック・ループと共に動作される図５の位相検出器回路５００の動作を示すタイミング図である。図８においては、可変クロック信号FVは基準クロック信号FRに遅れ、正味の電荷がループに加えられる。時刻t1において、基準クロック信号FRが第１フリップフロップ５０２（図５）のクロック入力５２８において高になる。Ｑ出力５２２が直ちに高になり、第１チャージ・ポンプ５０６がイネーブルになって、ループに対しアップ電流IUPを送り始める。その後、時刻t2において位相ずれ可変クロック信号FVが到着し、第２チャージ・ポンプ５０８がイネーブルになってダウン電流IDNを提供する。ANDゲート５１０の第２入力である信号RDNは、直ちに高になるが、ANDゲート５１０の第１入力である信号RUPは、第１遅延回路５１２の継続時間の間は低に留まる。RUPは時刻t3において高になる。時刻t4において、第２遅延回路５１４の継続時間の後で、図５および図８ではリセットと示される被遅延リセット信号が高になり、２つのフリップフロップがリセットされる。２つのチャージ・ポンプは直ちにディスエーブルになり、アップ電流とダウン電流は中断される。
【００２６】
図９は、位相ロック・ループと共に動作される図５の位相検出器回路５００の動作を示すタイミング図である。図９においては、可変クロック信号FVは基準クロック信号FRより進み、正味の電荷がループから減じられる。時刻t1において、可変クロック信号FVが高になり、第２チャージ・ポンプ５０８がイネーブルになり、ANDゲート５１０（図５）の第２入力におけるリセット信号RDNが高になる。その後、時刻t2において基準クロック信号FRが高になり、アップ電流がループに供給される。時刻t3において、第１遅延回路５１２の継続時間の後で、ANDゲート５１０の第１入力におけるリセット信号RUPが高になり、リセット信号はANDゲート５１０の出力５４２においてアサートされる。時刻t4において、第２遅延回路５１４の継続時間の後で、被遅延リセット信号リセットがフリップフロップ５０２のリセット入力５２０と、フリップフロップ５０４のリセット入力５２４とに印加される。フリップフロップがリセットされ、チャージ・ポンプがディスエーブルになって、アップ電流とダウン電流とは両方とも中断される。
【００２７】
図１０は、図１の位相検出器回路１００または図５の位相検出器回路５００内に用いることのできる遅延回路１０００のブロック図である。遅延回路１０００は、第１フリップフロップ１００２，第１遅延素子１００４，第２フリップフロップ１００６，第２遅延素子１００８，インバータ１０１０，インバータ１０１２，NORゲート１０１４，NANDゲート１０１６およびインバータ１０１８を備える。第１フリップフロップ１００２と第２フリップフロップ１００６は、図示される実施例においてはＤ型フリップフロップであるが、他の回路および他種のフリップフロップを用いてもよい。
【００２８】
第１フリップフロップ１００２は、図１０ではＤと標識されるデータ入力１０２０，クロック入力１０２２，Ｒと標識されるリセット入力１０２４およびQと標識される出力１０２６を有する。データ入力１０２０は、正の基準電位に接続されて、常に高論理入力を受信する。クロック入力１０２２は、遅延回路１０００への入力１０３０からクロック信号を受信するよう構築される。出力１０２６は、第１遅延素子１００４に結合される。位相検出器回路と共に用いられると、第１フリップフロップ１００２は、第１被刻時回路を形成し、この回路は第１フリップフロップ５０２（図５）などの第１格納回路から出力信号を受信して、それに応答して第１被刻時信号を生成する。
【００２９】
同様に、第２フリップフロップ１００６は、正の基準電位に接続されるデータ入力１０３２，クロック入力１０３４，リセット入力１０３６および出力１０３８を有する。クロック入力１０３４は、インバータ１０１８における反転後に入力１０３０からクロック信号を受信するよう構築される。かくして、第１フリップフロップ１００２と第２フリップフロップ１００６は、入力１０３０におけるクロック信号の対向する位相に応答して動作する。出力１０３８は、第２遅延素子１００８に結合される。
【００３０】
第１遅延素子１００４と第２遅延素子１００８は、各フリップフロップから受信される信号を所定量だけ遅延するよう動作する。各遅延素子は、抵抗−キャパシタ（R−C）遅延または電流−キャパシタ遅延から形成することができる。図示される実施例においては、２つの遅延素子は、実質的に等しく、約２０nsの遅延を加える。図５の位相検出器回路５００などの位相検出器回路と共に用いられると、第１遅延素子１００４は、第１フリップフロップ１００２からの第１被刻時信号を遅延させて被遅延第１信号を生成し、第２遅延素子１００８は、第２フリップフロップ１００６からの第２被刻時信号を遅延させて被遅延第２信号を生成する。
【００３１】
第１遅延素子１００４の出力は、NANDゲート１０１６の第１入力とインバータ１０１０とに送られる。インバータ１０１０は、被遅延出力信号を反転して、それをNORゲート１０１４の第１入力に送る。第２遅延素子１００８の出力はインバータ１０１２で反転され、NANDゲート１０１６の第２入力とNORゲート１０１４の第２入力とに送られる。インバータ１０１０，インバータ１０１２およびNORゲート１０１４は共に第１合成回路１０４８を形成する。第１合成回路１０４８は、第１遅延素子１００４からの被遅延第１信号および第２遅延素子１００８からの被遅延第２信号に応答して、線路１０４０上にリセット信号を生成する。リセット信号は、第１フリップフロップ１００２のリセット入力１０２４と、第２フリップフロップ１００６のリセット入力１０３６とに送られる。フリップフロップをリセットする際に起こる可能性のある電気的信号不良を防ぐために、２つのインバータ、すなわちインバータ１０５０とインバータ１０５２がNORゲート１０１４と第２フリップフロップ１００６のリセット入力１０３６との間の経路に挿入される。
【００３２】
NANDゲート１０１６は、第１遅延素子１００４からの被遅延信号と第２遅延素子１００８からの被反転遅延信号とを受信し、それらを論理的に合成して遅延回路１０００の出力１０４２において出力信号を形成する。出力信号は、入力信号に対して遅延される。被受信パルスに関して、パルスの立ち上がり端は第１フリップフロップ１００２，第１遅延素子１００４およびNANDゲート１０１６を含む経路において遅延される。パルスの立ち下がり端は、インバータ１０１８，第２フリップフロップ１００６，第２遅延素子１００８およびNANDゲート１０１６を含む経路において遅延される。好ましくは、この２つの経路遅延は実質的に等しいので、パルスは延びることも縮むこともない。かくしてNANDゲート１０１６は、第２合成回路を形成する。この回路は第１遅延素子１００４からの被遅延第１信号と第２遅延素子１００８からの被遅延第２素子の合成に応答して、被遅延出力信号を生成する。
【００３３】
図１１は、図５の位相検出器回路５００を用いることができる位相ロック・ループ（PLL）１１００を示す。PLL１１００は、位相検出器回路５００，低域通過フィルタ１１０２，電圧制御発振器（VCO）１１０４および分周器１１０６を具備する。PLL１１００は、入力１１１０において所定の周波数を有する基準信号FRを受信し、出力１１１２において良好に制御された周波数を有する出力信号を提供する。
【００３４】
位相検出器回路５００は、入力１１１０から基準信号FRを、分周器１１０６から可変周波数信号FVを受信する。位相検出器回路５００は、基準信号FRの位相と可変周波数信号FVの位相との間の差を検出する。位相検出器回路５００は、位相差に関連し、位相差を最小限に抑えるように調整された出力を生成する。低域通過フィルタ１１０２は、この信号を濾波して帯域幅を狭め、この信号をVCO１０４に送る。被濾波位相差信号に応答して、VCO１１０４は出力信号の位相または周波数を調整する。出力信号が分周器１０６に帰還され、分周器は位相検出器回路５００内の比較のために可変周波数信号を生成する。
【００３５】
上記からわかるように、本発明は同相条件付近で位相ロック・ループに与えられる電荷量の均衡をとる位相検出器回路を提供する。チャージ・ポンプが同一のリセット・パルスを用いてリセットされ、それによってPLLに供給される電流パルスの一致を保証する。電力消費，回路面積および遅延素子を精密に整合する必要性がなくなり、生産と稼働のコストが安い回路が作成される。
【００３６】
本発明の特定の実施例が図示および説明されたが、改良も可能である。たとえば、種々の図面内の組合せ論理は改変し、なおかつ実質的に同じ機能性を維持することができる。従って、添付の請求項においては本発明の精神および範囲に入るこれらすべての変更および改良を包含するものである。
【００３７】
新規と思われる本発明の特徴を添付の請求項に詳細に明記する。本発明は、その更なる目的および利点と共に、以下の説明を添付の図面に関連して参照することにより良く理解頂けよう。いくつかの図面においては、同様の参照番号は等しい要素を識別するものである。
【図面の簡単な説明】
【図１】位相検出器回路のブロック図である。
【図２】図１の位相検出器回路の動作を示すタイミング図である。
【図３】図１の位相検出器回路の動作を示すタイミング図である。
【図４】図１の位相検出器回路の動作を示すタイミング図である。
【図５】位相検出器回路のブロック図である。
【図６】図５の位相検出器回路の動作を示すタイミング図である。
【図７】図５の位相検出器回路の動作を示すタイミング図である。
【図８】図５の位相検出器回路の動作を示すタイミング図である。
【図９】図５の位相検出器回路の動作を示すタイミング図である。
【図１０】図５の位相検出器回路に用いる遅延回路のブロック図である。
【図１１】図５の位相検出器回路を採用する位相ロック・ループ（PLL）のブロック図である。
【符号の説明】
５００  位相検出器回路
５０２，５０４  フリップフロップ（格納回路）
５０６，５０８  チャージ・ポンプ
５１０  ANDゲート
５１２，５１４  遅延回路
５２０，５２４  リセット入力
５２２，５２６  出力
５２８，５３０  クロック入力
５３２，５３４  データ入力
５３６  位相検出器回路の出力
５４０  遅延回路の出力
５４２  ANDゲートの出力
RESET リセット
CURRENT OUTPUT  電流出力
【図１】
0004216393.tif 000002
【図２】
0004216393.tif 000003
【図３】
0004216393.tif 000004
【図４】
0004216393.tif 000005
【図５】
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【図６】
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【図７】
0004216393.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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