(57)【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域の間に位置する、半導体膜の第１区域内のチャネル領域、該チャネル領域とドレイン領域の間に位置する第２区域および前記チャネル領域とソース領域の間に位置する第３区域と、
前記チャネル領域に結合され、前記ソース領域とドレイン領域との間の電流通路を流れる電流を制御するゲートと、
前記ドレイン領域および前記ソース領域よりも低い不純物濃度を有し、チャネル領域がドレイン領域およびソース領域のそれぞれから横方向において分離されている第２および第３区域の前記電流通路内に形成された電界緩和領域と
を有する薄膜電界効果トランジスタを具える電子デバイスを製造するに際し、
不純物イオンを前記半導体膜の表面部分に注入し、そして、前記ソース領域とドレイン領域との間の前記注入した表面部分をエッチングにより取り除いたところの電流通路に、前記半導体膜の第２および第３区域が設けられ、前記半導体膜の厚さよりも長い距離にわたって、前記半導体膜の第２および第３区域内の中へそれぞれ前記ドレイン領域および前記ソース領域の不純物濃度を横方向に拡散させることによって、それぞれ第２および第３区域に前記電界緩和領域を形成するため、ある程度十分なエネルギービームで、前記ドレイン領域および前記第２区域と前記ソース領域および前記第３区域とを加熱することによって、横方向不純物拡散工程を行うことを特徴とする薄膜電界効果トランジスタを具える電子デバイスの製造方法。
【請求項２】
請求項１に記載の方法において、前記エッチングの後、ゲートを前記半導体膜の第１区域上の絶縁層上に形成することを特徴とする薄膜電界効果トランジスタを具える電子デバイスの製造方法。
【請求項３】
ソース領域とドレイン領域の間に位置する、半導体膜の第１区域内のチャネル領域、該チャネル領域とドレイン領域の間に位置する第２区域および前記チャネル領域とソース領域の間に位置する第３区域と、
前記チャネル領域に結合され、前記ソース領域とドレイン領域との間の電流通路を流れる電流を制御するゲートと、
前記ドレイン領域および前記ソース領域よりも低い不純物濃度を有し、チャネル領域がドレイン領域およびソース領域のそれぞれから横方向において分離されている第２および第３区域の前記電流通路内に形成された電界緩和領域と
を有する薄膜電界効果トランジスタを具える電子デバイスを製造するに際し、
ゲート層を含む注入マスクを前記半導体膜の第１、第２および第３の区域に形成し、その後不純物イオンを半導体膜に注入してドレイン領域およびソース領域中に不純物を添加すると共に、前記注入マスクを用いて第１、第２および第３の区域をマスクし、前記半導体膜の第２および第３区域からそれぞれ前記ゲート層をエッチングした後のゲート層によりゲートを形成する工程を、エネルギービームによる横方向拡散工程の前又は後のいずれかに行うことを特徴とする薄膜電界効果トランジスタを具える電子デバイスの製造方法。
【請求項４】
請求項３に記載の方法において、前記注入マスクがゲート層上のレジスト層を含み、前記ゲートを、エネルギービームによる横方向拡散工程の前に、レジスト層の端部の下側から前記ゲート層をエッチングすることにより形成することを特徴とする薄膜電界効果トランジスタを具える電子デバイスの製造方法。
【請求項５】
請求項１から４までのいずれか１項に記載の方法において、前記エネルギービームがドレイン領域においてドレイン領域の厚さ以下の吸収深さを有することを特徴とする薄膜電界効果トランジスタを具える電子デバイスの製造方法。
【請求項６】
請求項５に記載の方法において、前記エネルギービームがパルス型のエキシマレーザから発生した紫外波長を含むことを特徴とする薄膜電界効果トランジスタを具える電子デバイスの製造方法。
【請求項７】
請求項１から６までのいずれか１項に記載の方法において、前記エネルギービームによる横方向拡散工程の後、ドレイン領域及び電界緩和領域の不純物が前記半導体膜の厚さまで拡散していることを特徴とする薄膜電界効果トランジスタを具える電子デバイスの製造方法。
【請求項８】
請求項１から６までのいずれか１項に記載の方法において、前記ドレイン領域の不純物を、前記電界緩和領域がチャネル領域とドレイン領域との間の第２区域の全長にわたって延在するように拡散させることを特徴とする薄膜電界効果トランジスタを具える電子デバイスの製造方法。
【請求項９】
ソース領域とドレイン領域との間の半導体膜の第１区域内のチャネル領域と、該チャネル領域に結合され、前記ソース領域とドレイン領域との間の電流通路を流れる電流を制御するゲートと、前記ドレイン領域および前記ソース領域よりも低い不純物濃度を有し、チャネル領域がドレイン領域から横方向において分離されている区域の前記電流通路内に形成された電界緩和領域とを有する薄膜電界効果トランジスタを具える電子デバイスにおいて、
不純物イオンを前記半導体膜の表面部分に注入し、そして、前記ソース領域とドレイン領域との間の前記注入した表面部分をエッチングにより取り除き、前記電界緩和領域が、半導体膜の第２区域の少なくとも一部および第３区域の少なくとも一部に沿って延在し、この第２区域がチャネル領域をドレイン領域から横方向において分離し、この第３区域がチャネル領域をソース領域から横方向において分離し、前記電界緩和領域の不純物濃度が、チャネル領域から、半導体膜の第２区域の電流通路に沿って、ドレイン領域まで前記半導体膜の厚さよりも長い距離にわたって漸次増大し、かつ、チャネル領域から、半導体膜の第３区域の電流通路に沿って、ソース領域まで前記半導体膜の厚さよりも長い距離にわたって漸次増大することを特徴とする薄膜電界効果トランジスタを具える電子デバイス。
【発明の詳細な説明】
本発明は、ソース領域とドレイン領域の間の半導体膜の第１の領域のチャネル領域と、チャネル領域に結合され、前記ソース領域とドレイン領域との間の電流通路を流れる電流を制御するゲートと、ゲートドレイン領域の不純物濃度よりも低い不純物を有し、チャネル領域がドレイン領域から横方向において分離されている区域に形成された電界緩和領域とを有する薄膜電界効果トランジスタを具える電子デバイスの製造方法に関するものである。本発明は、このＴＦＴを具える電子デバイスにも関するものである。このデバイスは例えばアクティブマトリックス液晶表示装置又は他のフラットパネル表示装置、或いは例えば薄膜データ記憶装置やイメージセンサのようなＴＦＴを有する他の形式の大面積電子デバイスとすることができる。
現在、大面積の電子装置の用途のためにガラス及び他の安価な絶縁性基板上に形成したＴＦＴを有する薄膜回路の開発が注目されている。この非晶質または多結晶の半導体膜を用いて製造されるＴＦＴは、米国特許出願第５１３０８２９号明細書に記載されているように、例えばフラットパネル表示装置のマトリックスセルのスイッチング素子を構成することができる。尚、この米国特許出願の内容の大部分は本願発明の内容として援用する。現在の開発は、例えばこのようなマトリックスセル用の集積化された駆動回路としてのＴＦＴ（しばしば多結晶シリコンが用いられている）の製造及び回路の集積化が含まれる。不幸なことに、このＴＦＴ、特に低温プセスで形成された多結晶シリコンを用いて製造されたＴＦＴのトランジスタ特性に不安定な要素が生じてしまう。例えば、多結晶シリコン中でのバイアス誘導状態の生成、ホットキャリャの生成及びキャリャトラップ等の不安定なメカニズムが生じている。トランジスタ特性の劣化（例えば、オフ状態のリーク電流、閾値及びオン状態電流）はこのような回路のＴＦＴの使用に強い制約を課すことになる。
公開された欧州特許出願ＥＰ−Ａ第５２０５６０号には、電子装置のＴＦＴの不安定な事項を低減する方法が開示されている。薄膜電界効果トランジスタはソース領域とドレイン領域との間の半導体膜の第１の区域にチャネル領域を有している。このトランジスタはチャネル領域に結合されソース領域とドレイン領域との間の電流通路を流れる電流を制御するためのゲートを有している。また、ドレイン領域の不純物濃度よりも低い不純物濃度の電界緩和領域が電流通路のチャネル領域をドレイン領域から横方向において分離する区域に形成されている。この本願人による欧州特許出願公開第５２０５６０号の開示内容全体は本願の内容として援用する。
欧州特許出願公開第５２０５６０号に開示されている製造方法では、ドレイン領域は、チャネル領域を形成する半導体膜の表面上の中間の半導体層上に高不純物濃度の半導体層を形成することにより形成されている。中間層は高不純物濃度層よりも低い濃度の不純物が添加されている。高不純物濃度層の一部は中間の低不純物濃度層から除去され（チャネル領域の幅に対応する区域に亘って、典型的には１μｍ以上の長さに亘って）、ドレイン領域をチャネル領域から分離してドレインとオーバラップしていない中間層の区域が形成されている。この中間層の非オーバラップ区域はゲートにより変調されない、電解緩和領域を形成している。最終的なデバイス構造体は、ＴＦＴの不安定さを低減するのに高い有用性を有している。
しかしながら、この既知の製造方法では２回のエッチング工程の終点を決定するのに、すなわち中間の低不純物濃度層から高不純物濃度のドレイン層をエッチング除去する際の停止時及び半導体膜から中間の低不純物濃度層をエッチングにより除去する際の停止時を決定する際相当な注意が必要である。これらの終点は、通常予め計算した時間について各エッチング処理を行なうことにより設定されている。
本発明の目的は、より簡単で、より簡単に制御し得るドレイン緩和領域を有するＴＦＴの製造方法を提供すること、並びにより有益な特性を有するドレイン電界緩和領域を含むＴＦＴデバイス構造体を提供することにある。
本発明の一概念によれば、ソース領域とドレイン領域の間の半導体膜の第１の領域のチャネル領域と、チャネル領域に結合され、前記ソース領域とドレイン領域との間の電流通路を流れる電流を制御するゲートと、ゲートドレイン領域の不純物濃度よりも低い不純物を有し、チャネル領域がドレイン領域から横方向において分離されている区域に形成された電界緩和領域とを有する薄膜電界効果トランジスタを具える電子デバイスを製造するに際し、前記電流通路のチャネル領域がドレイン領域から横方向に分離されている位置に前記半導体膜の第２の区域を形成し、ドレイン領域及び前記第２の区域をエネルギービームで加熱することにより不純物の横方向拡散処理を行い、ドレイン領域の不純物を前記半導体膜の厚さより長い距離にわたって前記第２の区域まで拡散させることにより前記電界緩和領域形成することを特徴とする薄膜トランジスタを具える電子デバイスの製造方法を提供する。
一層簡単な製造方法は、電界緩和領域を形成するためにレーザビーム（又は他のエネルギービーム）を用い、半導体膜の第２の区域のドレイン領域の不純物を横方向拡散させることにより得られる。この電界緩和領域は、２回のエッチング処理を予め計算した時間に亘って行なうことなくより制御し得る方法で得ることができる。さらに、半導体膜中で横方向拡散せることにより電界緩和領域に沿って有益なドーピングプロフィルが得られる。従って、チャネル領域付近の横方向に拡散した低不純物濃度プロフィルは、電流通路に沿って徐々に増大し、この結果チャネル領域とドレイン領域との間の分離領域に高電界が形成されるのが防止される。ドレイン領域付近において横方向拡散した不純物の濃度はドレイン領域の高不純物濃度に近づくので、電界緩和領域を含むことにより起因するドレイン直列抵抗の増大が減少する。
本発明の別の概念によれば、ソース領域とドレイン領域の間の半導体膜の第１の領域のチャネル領域と、チャネル領域に結合され、前記ソース領域とドレイン領域との間の電流通路を流れる電流を制御するゲートと、ゲートドレイン領域の不純物濃度よりも低い不純物を有し、チャネル領域がドレイン領域から横方向において分離されている区域に形成された電界緩和領域とを有する薄膜電界効果トランジスタを具える電子デバイスにおいて、前記電界緩和領域が半導体膜の第２の区域の少なくとも一部に沿って延在し、この第２の区域がチャネル領域をドレイン領域から横方向において分離し、電界緩和領域の不純物が半導体膜の第２の区域の電流通路に沿ってドレイン領域まで前記半導体膜の厚さよりも長い距離にわたってドレイン領域からの拡散プロファイルに対応して漸次増大していることを特徴とする電子デバイスを提供する。
ドレイン領域及び半導体膜の第１の区域は種々の方法で規定して半導体膜の第１の区域（チャネル領域）をドレイン領域から分離することができる。ドレイン領域の不純物は堆積又は注入により与えることができる。ドレイン領域の横方向の範囲はエッング又はマスキングにより規定することができる。
ドレイン領域の不純物は、基板上に半導体膜を堆積する前に、基板表面上に堆積及び局在化（例えばエッチングにより）された高不純物濃度層から形成することもできる。高不純物濃度の半導体材料と下側の材料（通常、堆積された金属膜の接続部材を有する絶縁材料）との間で選択性を有するエッチング処理を用いることもできる。この場合、エネルギービームによる加熱工程は、下側の高不純物濃度添加層の不純物が基板上の半導体膜の上方向及び横方向の両方に拡散するように行なうことできる。従って、例えばエネルギービームにより半導体膜の一部を急速に一次的に溶融した場合、その溶融深さは半導体膜の厚さに亘って下側の高不純物濃度層まで延在する。
ドレイン領域は半導体膜の表面に堆積され又は注入された高不純物濃度層で構成することができる。一般に、トランジスタのチャネル領域を構成する半導体膜は不純物がほとんど添加ささていない真性導電型とする。中間の不純物濃度の中間層からドレイン層をエッチングする場合及び中間の不純物濃度の中間層を真性半導体層からエッチング除去する場合に比べて真性半導体膜から高不純物濃度ドレイン層をエッチングする際の終点制御は、一層容易になる。エッチングは半導体膜の第１及び第２の区域の両方について行ない、その後ゲートを半導体膜の第１の区域の真性半導体層上に形成することができる。一方、ゲートは、チャネル領域用の半導体膜を堆積する前に又はドレイン領域用の高不純物濃度層を堆積する前に装置基板上に形成することができる。これら全ての場合において、ゲートは、他の領域との関係において半導体膜の第２の区域の電界緩和領域が変調されないように配置する。ただし、電界緩和領域の真性なチャネル領域と隣接する低不純物濃度の端部とゲートとの間が僅かにオーバラップさせることもできる。この場合、低不純物濃度のオーバーラップした部分は、ゲートにより変調されるチャネル領域の一部を有効に形成する。
別の形態として、ドレイン領域の不純物はイオン注入により与えることもでき、この場合半導体膜の第１及び第２の区域をマスクする注入マスクを用いる。この注入マスクはＴＦＴの所望のゲートよりも広くする。注入マスクは、半導体層の第２の区域の上側のゲート層をエッチングすることによりゲートが形成されるゲート層で構成することができる。このエッチングは、エネルギービームにする横方向拡散の前又は後のいずれかにおいて行なうことができる。このエネルギービームによる加熱処理（注入され不純物を半導体膜の第２の区域に横方向拡散させる）は、半導体膜のドレイン領域の注入された不純物を活性化するようにも自然に作用する。ゲート層に対してゲートを規定するための容易でセルフアラインメントされたプロセスを行なうため、注入マスクはゲート層上に形成したレジスト層を含むことができ、ゲートは、ドレイン領域をエネルギービームで加熱する前にレジスト区域を用いてゲート層をエッチングすることにより形成することができる。
これに関連して、薄膜電界効果トランジスタのソース領域及びドレイン領域について不純物を注入し、半導体結晶膜の注入ダメージについてレーザアニールを行ない、半導体膜中のｎ形又はｐ形の注入不純物を活性化させることもできる。ゲート層上のレジスト層は注入マスクとして作用し、このゲート層はレーザアニール中に存在させることができる。この場合、イオン注入が斜めの角度で行なわれると、半導体膜のレーザビームに大してマスクの縁部の陰になった微小な区域（典型的には、０．２〜０．５μｍの長さ）にアニールされない注入ダメージ部分が生じてしまう。このようなアニールされなかった区域がトランジスタの電流通路中に生ずると、トランジスタのオン電流を顕著に低下させるおそれがある。この課題は、特開平５−８２５５２号及び特開平５−１８２９８３号公報に記載されている別の処理工程を行なうことにより解消することができ、これら公報の内容は本願の内容として援用する。これら特開平５−８５５２号及び５−１８２９８３号公報の処理工程は（ａ）レーザアニール工程の前にフォトレジスト層の存在下でゲート層をエッチングする工程と、（ｂ）レーザアニール処理の前にフォトレジスト層を除去しこの区域をレーザアニール工程中でレーザパルスを照射する工程を含む。このようにして、前にマスクされた区域の注入不純物がレーザアニールにより活性化される。一方、本発明とは異なり、特開平５−８２５５２号及び５−１８２９８３号公報のレーザ処理の期間は、活性化した不純物をある距離に亘って横方向拡散させてドレイン領域から電界緩和領域を形成するには不十分である。
本発明では、エネルギービームを用いる加熱処理の強度及び時間は、ドレイン領域の不純物を典型的に少なくとも１μｍの距離に亘って横方向拡散させて薄膜トランジスタの電界緩和領域を形成するのに十分なものとする。従って、電界緩和領域の長さは、典型的には１μｍ程度、例えば約１μｍから数μｍの長さとなる。多くのＴＦＴの場合、電界緩和領域の長さ（つまり、不純物が横方向に拡散する距離）は、半導体膜の厚さ以上の大きさ程度することができる。一般に、多くのＴＦＴの半導体膜の厚さは薄いので（電界緩和領域について横方向拡散する所望の範囲に比べて）、少なくともエネルギービームを用いる横方向拡散工程の後、ドレイン領域及び電界緩和領域の不純物は通常半導体膜の厚さに亘って延在する。従って、ドレイン領域及び電界緩和領域の深さは、半導体膜の厚さによって決定され、電界緩和領域の長さは横方向拡散により決定される。この状態において、縦方向のドーピングプロファイルは、ドレイン電界緩和領域の所定の断面において半導体膜の厚さに亘って極めて均一になる。この結果、半導体膜の全厚さに亘って電界緩和領域及びドレイン領域の電流通路が均一に形成されるので、ドレイン直列抵抗を低減させることができる。さらに、前述したように、ドレイン領域から不純物を横方向拡散させることにより、電界緩和領域の電流通路に沿って不純物濃度が徐々に変化する有益なドーパントプロファイルが得られる。
ドレイン領域の不純物は、電界緩和領域がチャネル領域とドレイン領域との間の第２の区域（分離区域）の全長を占めるように横方向に拡散させることができる。この形態において、電界緩和領域を含むことに起因するドレイン抵抗の増加は最小のものとすることができる。一方、横方向拡散は、チャネル領域とドレイン領域との間の分離区域よりも短い距離とすることもできる。この場合、半導体膜の不純物が添加されない領域がチャネル領域と電界緩和領域との間に形成され、この不純物が添加されない領域は、ＴＦＴを高電圧で駆動する際有益な作用を果たす。
エネルギービームはドレイン領域においてドレイン領域の厚さ以下の吸収深さを有することができる。この場合、ドレイン領域及び半導体膜中での縦方向の溶融プロファイルを制御することができ、この結果基板を過剰加熱することが防止される。エネルギービームをパルス型のエキシマレーザから発生した紫外波長光とすると、この目的を達成するための正確な制御を行なうことができる。一方、加熱源として、例えば高強度ランプ（例えば、紫外線ランプ）を用いるフラッシュ露光又は高パワー電子ビームのような他のエネルギービームを用いることもできる。
本発明の上述した構成及び他の構成並びにその作用効果を添付図面を参照して説明する。
図１〜図４は本発明による方法による順次の製造工程におけるＴＦＴ構造体の断面図である。
図５及び図６は本発明の変形例による順次の製造工程における別のＴＦＴ構造体の断面図である。
図７〜図１１は本発明による別の方法で製造された別のＴＦＴ構造体の断面図である。
全ての図面は線図的なものであり正しいスケール通りに表示されていない。これら図面の一部の寸法は図面を明瞭にするため拡大され又は縮小されて表示されている。同一の参照符号は別の実施例においても対応し又は類似する部材を表すために用いられている。
図１〜４、図５及び６、図７〜１１に示す実施例により製造されたＴＦＴは、例えば米国特許出願第５１３０８２９号に記載されているフラットパネル表示装置、大面積イメージセンサ又はデータ記憶装置のような大面積電子装置の一部を構成する。この装置は基板１０を有しこの基板上に例えばＴＦＴスイッチングトランジスタとＴＦＴ駆動回路のマトリックスのような薄膜回路を形成する。フラットパネル表示装置の場合、基板１０は表示装置のバックプレートとすることができる。基板１０は少なくとも上側表面と隣接する部分は電気的絶縁性とする。基板１０はガラス又は別の低コストの絶縁材料で構成することができる。特別の実施例においては、絶縁材料をガラス基材上に形成した酸化シリコンの上側層で構成することができる。多くの典型的な場合では、基板１０は７００℃以下の温度に対して耐久性を有し、中程度の品質及び価格のガラスの場合例えば約６２５℃まで耐久性を有し、低品質ガラス又はプラスチックの場合約２００℃の耐久性を有している。多数の個別のＴＦＴが装置基板上に並んで形成されると共に基板１０上に延在する薄膜導体により相互接続される。
図４は図１〜４の製造方法を実施することにより得られるＴＦＴを示す。図６は図５及び６の製造方法を実施することにより得られるＴＦＴを示す。図１１は図７〜１１の製造方法を実施することにより得られるＴＦＴを示す。これらのトランジスタは、ＴＦＴのソース領域１３とドレイン領域１２との間の半導体膜２０の第１の領域１にチャネル領域２１を有する。ゲート１６を誘電体層１５をはさんでチャネル領域２１に結合してソース領域とドレイン領域との間の電流通路を流れる電流を制御する。ドレイン領域の不純物濃度よりも低い不純物濃度の電界緩和領域２２を区域２の電流通路に形成し、ここでチャネル領域２１をドレイン領域１２から分離スル。ゲート１６がチャネル領域を変調してＴＦＴを流れる電流を制御する。ただし、ゲートは電界緩和領域２２を変調するものではない。電界緩和領域２２の長さは定型的な場合１μｍ又はそれ以上とし、その幅はチャネル領域２１及びドレイン領域１２の幅に対応する。
本発明では、半導体膜２０の第２の区域は、チャネル領域２１をドレイン領域１２から分離する区域において電流通路の一部を構成する。電界緩和領域２２は半導体膜２０の第２の区域に沿って延在する。この電界緩和領域２２の不純物濃度は、第２の領域のドレイン領域に至る電流通路に沿って半導体膜の厚さ以上の距離にわたりドレイン領域１２から不純物拡散プロハアイルに対応するように漸次増大する。図３を参照されたい。電界緩和領域２２は、ドレイン領域をエネルギービーム４０で加熱する際ドレイン領域の不純物を半導体膜２０の第２の領域に１μｍ以上の距離にわたって拡散うさせることにより本発明に基づいて形成する。図３ａ、図５及び図１０参照。
図４、６及び１１の典型的な特有の実施例においては、半導体膜２０は約６０ｎｍ〜０．１μｍの範囲の厚さを有するほぼ真性な多結晶シリコンとすることができる。このチャネル領域２１を形成する真性材料の区域１の長さは所望のトランジスタ特性に応じて約３μｍ〜２０μｍとする。この半導体膜２０の不純物添加区域２の電界緩和領域２２は、チャネル領域付近の約１０17ｃｍ-3からドレイン領域付近の１０19ｃｍ-3の不純物（リン）濃度を有し、この不純物濃度の増加は領域２に沿って約１μｍ〜５μｍの距離とする。ドレイン領域はより高く均一な不純物濃度例えば５×１０19又はそれ以上を有している。図１〜１１の実施例において、少なくともエネルギービーム４０により加熱した後ドレイン領域及び電界緩和領域２２の両方の不純物濃度は半導体膜２０の厚さ全体にわたっている。
ゲート１６の長さはチャネル領域の長さに直接関係し、例えば約５μｍ〜２５μｍとすることができる。図４及び６の実施例においては、ゲート１６を位置決めするために個別のマスクアライメントが必要であり、通常ゲート１６と不純物添加領域２２とを僅かにオーバラップさせ（例えば約１μｍ）ゲート１６のチャネル領域２１全体の変調を確実にする。不純物添加領域２２のオーバラップした端部部分ゲートにより変調され、従って変調を受けない領域２の電界緩和領域２２の一部として機能しない。図１１の実施例においては、セルフアラインマスク処理を用いてゲートを形成し、従ってゲート１６と不純物添加領域との顕著なオーバラップは形成されていない。
図４，６及び１１の実施例において、電界緩和領域２２と同様な低不純物濃度領域２３を半導体膜２０の区域３に形成する。この区域３はソース領域１３をチャネル領域２１から分離する。図４，６及び１１のＴＦＴはソース領域１３とドレイン領域１２に対して対称である。
図１〜４の実施例についてより詳細に説明する。基板１０上にシリコンの結晶膜２０を堆積して基板１０上の形成すべきＴＦＴのチャネル領域２１を形成する。尚、図４において１個のＴＦＴを示す。このシリコン膜は減圧化学気相堆積（ＬＣＶＤ）プロセス又はプラズマ化学気相堆積（ＰＥＣＶＤ）により堆積することができる。ＬＣＶＤの場合約６２０℃の堆積温度とし、ＰＥＣＶＤの場合３５０℃の堆積温度とすることにより基板上の多結晶シリコン膜が形成される。より低い温度の場合（ＬＣＶＤの場合約５５０℃以下、ＰＥＣＶＤの場合２００℃と３００℃との間の温度）、非晶質シリコン材料が堆積する。この非晶質シリコン材料は、加熱炉でて６００℃に加熱することにより又はレーザビームで加熱することにより既知の方法で多結晶シリコンに結晶化することができる。このレーザビームを用いる非晶質シリコン膜の結晶化は図３ａに示す横方向拡散添加工程で行うことができ、及び／又は非晶質シリコンを堆積した後直ちに前工程で行うことができる。極めて安価なプロセス（蒸着又はスパッタ堆積）シリコン材料を堆積し次に加熱工程な一層良好な品質の材料に結晶化することができる。
結晶化の加熱工程はＴＦＴの他の領域（即ち、ソース領域１３、ドレイン領域１２又はゲート領域１６）を形成する前に行うことができるので、堆積因子及び／又は加熱因子を最適化する自由度が増大し、個々の電子装置を製造するための受け入れ得るプロセスコストでシリコン膜について所望の結晶性品質を得ることができる。それにもかかわらず、得られた多結晶シリコン膜２０は依然として格子欠陥材料であり、一般にエネルギーバンドギャップ中の高密度のトラッピング状態により真性導電型である。これらのトラッピング状態によりこの材料の粒界及び粒内に結晶欠陥が存在する。
図１に示す構造形態において、ソース領域１３及びドレイン領域１２用の高不純物濃度（例えば、リン）のシリコン電極層１２，１３，１４がシリコン膜２０の上側表面上に堆積されている。この層１２，１３，１４はシリコン膜２０上に既知の方法で例えばプラズマ−エンハンド化学気相堆積により堆積することができる。図１の形態において、高不純物濃度層をシリコン膜２０の全表面上にブランケット層として形成する。この層の厚さはシリコン膜２０の厚さの約半分、例えば５０ｎｍとすることができる。
図１に示すように、レジストマスク３５を高不純物濃度層１２，１３，１４上に形成し、その後露光された部分１４をシリコン膜２０の区域１，２及び３から除去する。プラズマエッチングプロセスを用いる。シリコン膜２０のエッチングにより露出した部分がチャネル領域２１として所望の厚さにされると、このエッチングプロセスは終了する。エッチングの終点は予め計算した時間に亘ってエッチングすることにより決定できる。一方、例えばプラズマからの光放射を観測することにより又は残留ガス分析により、高不純物濃度層１４から不純物が添加されていない（真性）膜２０へのエッチング遷移を検出することも可能である。
この構造体のソース領域１３及びドレイン領域１２は十分に長い時間に亘ってエネルギービーム４０により加熱して横方向拡散を行ない、図３ａ及び３ｂに示すように、電界緩和領域２２及び２３を形成する。好ましくは、ビーム４０はエキシマレーザから発生した紫外波長のパルスレーザビームとする。従って、例えばパルス形のＫｒＦレーザからの２４０ｎｍ波長光を用いることができ、又は、ＸｅＣｌレーザからの３０８ｎｍの波長光を用いることができる。これらの紫外光の層１２，１３における吸収深さは層１２，１３の厚さ以下である。紫外波長光の場合、その吸収深さは典型的に約６ｎｍ（６０Å）である。パルス期間は数１０ｎ秒程度、例えば約５０ｎ秒とすることができる。パルス当たり２００〜５００ｍジュールｃｍ-2の範囲で入射レーザのエネルギーを変化させることにより、シリコン材料が溶融する深さは約１０ｎｍ（１００Å）から１００ｎｍ（１０００Å）まで変化する。一時的に溶融する期間はパルス周波数により決定される繰り返し速度を利用してパルス当たりの入射レーザのエネルギーにより制御することができる。生ずる拡散期間は一般に溶融期間より僅かに長いが、ほぼ同一である。長い距離に亘る横方向の不純物拡散を得るため（例えば、ドレイン領域１３から１〜５μｍの範囲）、短いレーザパルスに対して長い全照射時間が必要であり、例えば数１００パルスの多重照射を利用する。オーバラップしたパルス照射によるゆっくりした走査を用いることができる。このようにして、加熱工程による拡散特性は横方向のドーピングプロフィルを制御することができる。
この目的のものとしてサンタクララに所在するＸＭＲ社から市販されているＥＬＡ９１００エキシマレーザアニーリングシステムがある。この装置は、より一般的なガウシアン強度分布に好適な矩形の強度分布を有するパルスを発生するＸｅＣｌ（３０８ｎｍ）レーザを有している。パルス幅は４５ｎ秒で、最大パルス繰り返しレートは３００Ｈｚである。パルスエネルギーは５００Ｊｃｍ-2であり、ビームサイズは３×３ｍｍから６５×６５ｍｍ及び３×６５ｍｍまで変化させることができる。
図３ｂは図３ａの薄膜構造体１２，１３，２０をＢ−Ｂ面で切って示す不純物プロファイルの一例を示す。横方向の拡散距離（１〜５ｎｍ）はシリコン膜２０の厚さ（例えば、１μｍ）よりも大きいので、Ｂ−Ｂ面における図３ｂの不純物プロファイルは、膜の区域１，２，３の対向する面間で膜２０の全厚さに亘って生じている。図３ｂから明らかなように、不純物濃度は、ソース及びドレイン領域付近の１０19ｃｍ-3以上のレベルからチャネル領域付近の約１０17ｍ-3まで徐々に低下している。
次に、絶縁層２５をシリコン薄膜構造体１２，１３，２０上に堆積してゲート絶縁膜１５を形成する。次に、フォトリソグラフィ工程及びエッチング工程を行なって絶縁層２５にコンタクト窓を形成し、その後金属膜を堆積し、フォトリソグラフィにより規定し、ゲート１６、ソースコンタクト３３、ドレインコンタクト３２及びＴＦＦの回路を相互接続する導体トラックパターンを形成する。最終的に得られた構造体を図４に示す。
図５及び６は同様なＴＦＴであるが真性膜２０から不純物添加層２２を除去する必要性が回避された製造方法の変形を示す。本例では、高不純物濃度層１２，１３，１４を基板１０上に直接形成する。次に、同様にマスクしたエッチング工程を行ない、局部的なソース及びドレイン領域１３及び１２を規定し、その後真性半導体膜２０を堆積する。この場合、真性半導体膜２０はチャネル領域２１として微細に決定された厚さを有するように堆積することができ、これによりＴＦＴにおけるリーク電流及び光感応性が低減される。
レーザビーム４０を用いる加熱工程（図５）において、ソース領域及びドレイン領域からの不純物が（ａ）膜２０の厚さに亘って拡散して膜２０の上側の表面にソース領域及びドレイン領域が形成されると共に、（ｂ）横方向に区域３及び２にも拡散して低不純物濃度領域２３及び２２が形成される。この場合、溶融深さは一時的に半導体膜２０を経てソース及びドレイン領域１３及び１２まで延在するようになる。このビーム４０を用いる加熱工程は膜２０を結晶化すなわち膜２０の結晶品質を改良するようにも作用する。
次に、絶縁膜２５及び金属膜を堆積し、フォトリソグラフィにより規定してゲート１６、ソースコンタクト３３、ドレインコンタクト３２及びＴＦＴ回路を相互接続する導体トラックのパターンを形成する。この製造方法の変形例として、絶縁層１５を、レーザビーム４０による横方向拡散工程を行なう前に膜２０上に形成することができる。適当なシリコン材料の半導体膜２０がすでに形成されている場合、ゲート１６は膜２０上の絶縁層１５上に存在させることができる。一般に、金属層又は他の導体層（ゲート１６を形成するために用いる層のような）は下側の薄膜構造体をエキシマレーザビーム４０からマスクすることができる。
勿論、ビーム４０を用いる横方向拡散工程中にレーザビーム４０からチャネル領域２１をマスクすることは一般にあまり望ましいことではない。従って、チャネル領域２１がそのようにマスクされた場合（図５の変形例又は後で説明する図１０におけるゲート１６により）、ビーム４０により形成される溶融ゾーンは一般にチャネル領域２１まで拡大せず、この結果領域２１と２２との間の界面における半導体膜２０に大きな温度勾配が形成される。この大きな温度勾配による結果として、電界緩和領域２２を形成するための不純物の横方向拡散は、全ての領域２１，２２及び１２がビームが照射された全体に亘って溶融する場合よりもゆるやかに進行する。従って、ゲート１６の存在のもとでレーザ処理を行なう場合、横方向拡散により電界緩和領域を形成するためには一般により高強度のビームをより長い期間に亘って照射する必要がある。
図７の実施例について詳細に説明する。この製造方法について図示された特有の実施例において、レーザビーム４０を用いる横方向拡散工程の前に、絶縁されたゲート構造２５，２６を膜２０上に形成し、セルフアライメントプロセスを利用して絶縁されたゲート１５，１６を規定する。
図７の装置基板上に、多結晶シリコンの半導体膜２０を形成して、図１と同様な方法でＴＦＴのチャネル領域２１を形成する。次に、絶縁膜２５をシリコン膜２０上に堆積し、この絶縁膜２５上にゲート層２６を堆積する。フォトリソグラフィ工程及びエッチング工程を用いて、注入マスク２５，２６，３３をシリコン膜２０上に形成する。この注入マスクは、半導体膜２０の第１、第２及び第３の区域上の絶縁層２５上にゲート層２６を形成するためのものである。図７〜１１の実施例において、ゲート層２６及び絶縁層２５をエッチングする際に規定するために用いたフォトレジスト層３６は注入マスクの一部としてゲート層２６上に残存させる。不純物イオン４２（例えば、リン又はヒ素）を半導体膜２０中に注入してソース及びドレイン領域１３及び１２に不純物を注入し、注入マスク２５，２６，３６を用いて膜２０の領域１，２，３をマスクする。
ＴＦＴのゲート１６は、ゲート層２６を膜２０の第２及び第３の区域上から除去することにより形成する。エッチングによる除去は、電界緩和領域２２の所望の長さにほぼ対応する距離（１〜５μｍの範囲）に亘って行なう。このエッチングは、レジスト３６をマストとして用いるセルフアライメントとして行なうことができる。従って、ゲート１６は、フォトレジスト層３６のエッジ部のもとでゲート層２６をエッチングすることにより形成される。レジスト３６は除去され、薄膜構造体をレーザビーム４０により加熱して注入された不純物を区域３及び２まで横方向に拡散させ、これにより低濃度不純物領域２３及び２２を形成する。好ましくは、ゲート層２６がレジスト３６の下側までエッチングされた距離にほぼ正確に対応する距離に亘って不純物を横方向に拡散させる。加熱により注入された不純物を活性化してソース領域１３及びドレイン領域１２を形成する。一方、横方向拡散を所望の範囲に亘って活性化させるためのレーザ加熱処理の時間期間（各領域に照射されるパルスの全数により決定される）は、注入された不純物を活性化させるのに必要な時間期間よりも長くする。
薄膜構造体に絶縁層を形成し、この絶縁層にソース１３、ゲート１６及びドレイン１２用のコンタクト窓をフオトリソグラフィ工程及びエッチング工程により形成する。次に、金属膜を堆積し、フオトリソグラフィにより規定してＴＦＴのコンタクト３３，３４及び３２並びに相互接続部を形成する。得られた構造体を図１１に示す。
図４、６及び１１の各ＴＦＴは横方向拡散によるドレイン電界緩和領域２３を有し、このドレイン電界緩和領域の結果としてトランジスタ特性の劣化が顕著に改善される。劣化の目安はＴＦＴの動作寿命中のＴＦＴの飽和ＯＮ電流の低下から得ることができる。通常のパラメータτはＯＮ電流（０．５Ｖのドレイン電圧、２０Ｖのゲート電圧で測定する。）が２０Ｖのドレイン電圧で動作した後３０パーセント変化する時間として規定される。６μｍ長のチャネル領域２１及び０．１５μｍの厚さのゲート絶縁層１５を有するＴＦＴについて比較を行う。これらのＴＦＴは２〜３μｍの非変調長を有する電界緩和領域をふくんでいる。半導体膜２０を円柱状の多結晶材料として有するＴＦＴの場合、電界緩和領域２２を有しない場合τは１年（４×１０5分）以下であり、この電界緩和領域２２を含む場合相当増大する（２乗増大する、計算によれば、約４×１０7分、すなわち７５年となる）。非晶質の半導体膜２０をその後に結晶化した同様なＴＦＴの場合、電界緩和領域を有しない場合約１０日又はそれ以下であり、電界緩和領域を設けることにより約２乗増大した。チャネル領域２１の長さを２倍又は３倍にすることによりτを増大させることが可能であるが、例えば１〜３μｍの長さの電界緩和領域２２を設けたものよりもτは改善されない（しかも、ＴＦＴの大きさがより増大してしまう）。
本発明の範囲内において多くの変更や変形が可能である。例えば、図１〜４の実施例において高濃度不純物添加層１２，１３，１４を堆積させる代わりに、真性膜２０の上側表面部分に不純物イオンを注入することにより形成することができる。この不純物が注入された表面部分１４は、部分１２および１３をレーザビーム４０により加熱する前に、区域１，２及び３からエッチングにより除去する。ビーム４０により加熱することは、注入された不純物を半導体膜２０の第２及び第３の区域２および３に横方向拡散させて領域２３および２２を形成するように作用する。この加熱処理は、ソース領域およびドレイ領域１３及び１２を形成するため、注入された不純物の活性化も行なう。一方、所望の範囲に亘る横方向拡散を行なうためのレーザ加熱処理の時間（各領域に照射される全パルス数）は、注入された不純物を単に活性化するのに必要な時間よりも長い。
図１〜１１の実施例において、電界緩和領域２２はチャネル領域２１とドレイン領域との間に形成され、同様な低不純物濃度領域２３がチャネル領域とソース領域１３との間に形成されている。図４，６及び１１の実施例において、この低不純物濃度領域２３の長さ方向の少なくとも大部分はゲート１６により変調されないので、ソース領域１３からの電流通路に低不純物濃度領域２３を含むことによりＴＦＴのソース抵抗が増大してしまう。このソース抵抗の増大は、ゲート１６が低不純物濃度領域２３の大部分とオーバラップしドレイン側の電界緩和領域２２の少なくとも大部分とオーバラップしないようにゲート１６を形成することにより解消することができる。変形例として、領域２３を形成せず、又は、領域２３を小さくし又はソース領域２２とチャネル領域２１まで横方向に延在させる。半導体膜２０がすでに結晶化されている場合、横方向拡散領域２３がソース領域１３から形成されないようにソース領域１３及びチャネル領域２１をレーザビーム４０による直接加熱からマスクする。この場合、ドレイン領域１２及び区域２だけがレーザビーム４０により加熱されて横方向拡散領域２２が形成される。別の変形例として、ソース領域１３は、ドレイン領域１２を形成するために用いるドーピング工程とは別の不純物添加工程においてチャネル領域２１と隣接して形成することができ、この別の不純物添加工程はレーザビーム４０によるドレイン領域１２の加熱処理の後に行なうことができる。
図１〜１１の実施例において、ドレイン領域１２の不純物は、チャネル領域２１とドレイン領域１２との間の第２の区域２の全長に亘って電界緩和領域２２が形成されるように横方向に拡散している。一方、特に高電圧デバイスの場合、電界緩和領域２２とチャネル領域２１との間に微小なギャップを形成することが有益である。このギャップは半導体膜２１の真性材料で構成することができ、またゲート１６により変調されない。一方、この場合ドレイン直列抵抗が大幅に増大するおそれある。この場合、電界プレートすなわち第２のゲートをこの真性ギャップに容量結合してドレイン直列抵抗の増大を低減することができる。
図１〜１１の実施例において、ゲート１６は半導体膜２０の基板１０とは反対側の上側面に形成されている。しかしながら、本発明によるＴＦＴは、ゲート絶縁層１５を堆積する前に基板１０上に形成したゲートを有することができ、半導体膜２０を堆積する。次に、ソース領域１３、ドレイン領域１２及び電界緩和領域２２を、膜２０に不純物を添加しレーザビーム４０により加熱することにより形成することができる。
ＮチャネルＴＦＴの製造工程について図示した。一方、本発明はＰ形の高濃度の不純物が添加されたソース領域１３及びドレイン領域１２並びにドレイン領域１２からの横方向拡散により形成された低不純物濃度のＰ形の電界緩和領域２２を有するＰチャネルのデバイスの製造にも用いることができる。この実施例において、半導体膜２０は多結晶シリコンで構成する。一方、本発明では、ＴＦＴは非晶質シリコン又は別の無秩序半導体材料例えばカドミウムセレイド又はサルファィドの半導体膜２０に形成することも可能である。
パルス型のレーザビーム４０は横方向性拡散用のネルギー源として特に好適であり正確に制御することができる。一方、別のエネルギービームとして、例えば薄膜構造体１２，１３，２０について所定のフラッシュ露光を行なうように動作する高輝度紫外線ランプを用いることができる。
開示内容から明らかなように当業者にとって種々の変形や変更が可能である。この変形及び変更には、ＴＦＴ及び他の半導体装置並びにこれらの部材を構成する電子デバイスの設計、製造及び利用において既に既知の他の構成及び等価な構成が含まれ、これらは開示された構成の代わりに又は共に用いることができる。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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