(57)【特許請求の範囲】
【請求項１】
（ａ）Ｓｉ基板を用いた集積回路を搭載するインターポーザ基板材の表面上に誘電体としてチタン酸バリウムストロンチウムを用いたキャパシタを含む第１薄膜回路要素を形成する工程と、
（ｂ）前記集積回路を搭載するインターポーザ基板材の表面から少なくとも前記Ｓｉ基板の厚さの一部を貫通する孔ないしトレンチをエッチングする工程と、
（ｃ）形成された孔ないしトレンチの表面を覆うように絶縁膜を形成する工程と、
（ｄ）前記孔ないしトレンチの開口を塞いで、前記集積回路を搭載するインターポーザ基板の表面上にホトレジストのドライフィルムを貼る工程と、
（ｅ）前記ドライフィルムをパターニングする工程と、
（ｆ）パターニングされたドライフィルムをマスクとし、前記絶縁膜をエッチングする工程と
を含む集積回路を搭載するインターポーザ基板の作製方法。
【請求項２】
さらに、
（ｇ）前記ドライフィルムを膨潤させて除去する工程と、
（ｈ）前記孔ないしトレンチ内に導体パターンを形成する工程と、
を含む請求項１記載の集積回路を搭載するインターポーザ基板の作製方法。
【請求項３】
前記導体パターンが、前記第１薄膜回路要素に接続される請求項２記載の集積回路を搭載するインターポーザ基板の作製方法。
【請求項４】
さらに、
（ｉ）前記Ｓｉ基板の厚さの一部を裏面側から除去し、前記孔ないしトレンチ内の導体パターンを露出させる工程と、
（ｊ）前記集積回路を搭載するインターポーザ基板材の裏面に露出したＳｉ表面上に絶縁膜を形成する工程と、
を含む請求項２または３記載の集積回路を搭載するインターポーザ基板の作製方法。
【請求項５】
さらに、
（ｘ）前記工程（ｂ）の前に、前記Ｓｉ基板の裏面上にエッチストッパ層を形成する工程、
を含み、前記工程（ｂ）は前記エッチストッパ層が露出するまで前記Ｓｉ基板をエッチングし、
さらに、
（ｙ）前記孔ないしトレンチ内の導体パターンを露出するように、前記エッチストッパ層を選択的に除去する工程、
を含む請求項２または３記載の集積回路を搭載するインターポーザ基板の作製方法。
【請求項６】
さらに、
（ｋ）前記工程(ｂ)の前に、前記集積回路を搭載するインターポーザ基板材の裏面上に第２薄膜回路要素を形成する工程、
を含む請求項５記載の集積回路を搭載するインターポーザ基板の作製方法。
【請求項７】
さらに、
（ｌ）露出した導体パターンに接続される接続パッドを前記集積回路を搭載するインターポーザ基板材の裏面上に形成する工程、
を含む請求項４〜６のいずれか1項記載の集積回路を搭載するインターポーザ基板の作製方法。
【請求項８】
前記工程(ｅ)が、前記孔ないしトレンチ上のドライフイルムに通気孔を形成し、前記工程（ｆ）が、減圧雰囲気下で行われる請求項1〜７のいずれか1項記載の集積回路を搭載するインターポーザ基板の作製方法。
【請求項９】
前記キャパシタが、前記誘電体膜を挟む下側電極と上側電極とを含み、
前記第１薄膜回路要素が、
前記キャパシタと、
前記下側電極に接続され、前記下側電極から上方に導出され、前記上側電極を貫通する第１リードと、
前記上側電極に接続され、前記上側電極から上方に導出される第２リードと
を含む請求項１〜８のいずれか１項記載の集積回路を搭載するインターポーザ基板の作製方法。
【請求項１０】
（ａ）表面上に誘電体膜としてチタン酸バリウムストロンチウムを用いたキャパシタを含む第１薄膜回路要素が形成され、前記表面から内部に向って形成された孔ないしトレンチを有する集積回路を搭載するインターポーザ基板材を準備する工程と、
（ｂ）前記孔ないしトレンチの開口を塞いで、前記集積回路を搭載するインターポーザ基板材の表面上にホトレジストのドライフィルムを貼る工程と、
（ｃ）前記ドライフィルムをパターニングする工程と、
（ｄ）パターニングされたドライフィルムをマスクとし、前記集積回路を搭載するインターポーザ基板材を加工する工程と、
を含む集積回路を搭載するインターポーザ基板の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子回路部品の作製方法に関し、特に孔ないしトレンチに埋め込んだ導体パターンを有する電子回路部品の作製方法に関する。
【０００２】
例えば、コンピュータのマザーボード上にＬＳＩを搭載する際、インターポーザ基板を介在させる場合がある。Ｓｉ基板を用いてインターポーザ基板を作製すると、半導体装置製造技術を利用してインターポーザ基板を作製することができる。また、直接ＩＣ、ＬＳＩ、メモリ等に層間導通を形成し、多層化を行なうことができる。
【０００３】
【従来の技術】
メインフレームコンピュータ等に用いられるマルチチップモジュール（ＭＣＭ）基板は、複数のＬＳＩを搭載する。ＭＣＭ基板は電源電圧のノイズ除去のため、コンデンサを搭載する場合が多い。従来は、セラミックコンデンサチップがＭＣＭ基板に搭載されていた。
【０００４】
近年のコンピュータにおいては、クロック周波数が高速化している。セラミックコンデンサチップを用いると、引き出し配線を形成しなければならず、引き出し配線に伴うインダクタンスＬ等のインピーダンス成分が付与され、高速性能を制限してしまう。
【０００５】
高速性能を改善するため、配線長を短くして、搭載されるＬＳＩの直下にキャパシタを搭載したインターポーザ基板が要求されている。電極対向面積を制限し、かつ大容量を得るためには、キャパシタ誘電体膜に高誘電率を有する誘電体を用いることが好ましい。
【０００６】
例えば、チタン酸バリウムストロンチウム（ＢＳＴ、（Ｂａ，Ｓｒ）ＴｉＯ3）がキャパシタ誘電体膜に用いられる。ＢＳＴは特性向上のため、膜形成後、空気等の酸化性雰囲気中で７００℃程度のアニールを行なうことが望まれる。酸化性雰囲気中の高温アニールを行なうためには、回路基盤が耐熱性に優れていることが要求される。
【０００７】
セラミック基板は耐熱性に優れているが、研磨面の傷や基板表面の平滑性に問題がある。又、セラミックを焼成する際に体積が収縮するので、電極ないしパッド間のピッチを高精度に制御することが難しい。
【０００８】
Ｓｉ基板を用いたインターポーザ基板は、Ｓｉ集積回路装置製造技術を利用することができ、高精度を実現することが可能である。しかしながら、Ｓｉ基板を用いた回路基盤の製造方法は未だ確立したものとは言えない。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、高精度の集積回路を搭載するインターポーザ基板を作製することのできる集積回路を搭載するインターポーザ基板の作製方法を提供することである。
【００１０】
本発明の他の目的は、高温アニールによって問題を生じることの少ない集積回路を搭載するインターポーザ基板の作製方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の１観点によれば、
（ａ）Ｓｉ基板を用いた集積回路を搭載するインターポーザ基板材の表面上に誘電体としてチタン酸バリウムストロンチウムを用いたキャパシタを含む第１薄膜回路要素を形成する工程と、
（ｂ）前記集積回路を搭載するインターポーザ基板材の表面から少なくとも前記Ｓｉ基板の厚さの一部を貫通する孔ないしトレンチをエッチングする工程と、
（ｃ）形成された孔ないしトレンチの表面を覆うように絶縁膜を形成する工程と、
（ｄ）前記孔ないしトレンチの開口を塞いで、前記集積回路を搭載するインターポーザ基板の表面上にホトレジストのドライフィルムを貼る工程と、
（ｅ）前記ドライフィルムをパターニングする工程と、
（ｆ）パターニングされたドライフィルムをマスクとし、前記絶縁膜をエッチングする工程と
を含む集積回路を搭載するインターポーザ基板の作製方法
が提供される。
【００１２】
本発明の他の観点によれば、
（ａ）表面上に誘電体膜としてチタン酸バリウムストロンチウムを用いたキャパシタを含む第１薄膜回路要素が形成され、前記表面から内部に向って形成された孔ないしトレンチを有する集積回路を搭載するインターポーザ基板材を準備する工程と、
（ｂ）前記孔ないしトレンチの開口を塞いで、前記集積回路を搭載するインターポーザ基板材の表面上にホトレジストのドライフィルムを貼る工程と、
（ｃ）前記ドライフィルムをパターニングする工程と、
（ｄ）パターニングされたドライフィルムをマスクとし、前記集積回路を搭載するインターポーザ基板材を加工する工程と、
を含む集積回路を搭載するインターポーザ基板の作製方法
が提供される。
【００１３】
【発明の実施の形態】
以下、図面を参照して、本発明の実施例を説明する。なお、以下の実施例は、何ら制限的意味は有さない。
【００１４】
図１（Ａ）に示すように、例えば厚さ約６００μｍのＳｉ基板１１の表面、裏面を熱酸化し、厚さ約１μｍの酸化シリコン膜１２、１２ｂを形成する。裏面上の酸化シリコン膜１２ｂは必ずしも必要ではないが、表面側の酸化シリコン膜１２を形成する際に、同時に形成される。
【００１５】
表面側の酸化シリコン膜１２の上に、例えば厚さ約１００ｎｍのＰｔ膜１３をスパッタリング等により堆積する。なお、Ｐｔ膜の代りに、酸化しない、又は酸化しても導電性を失わない他の貴金属膜や、導電性酸化貴金属膜等を形成してもよい。複数種類の導電性膜を積層してもよい。また、酸化シリコン膜１２とＰｔ膜１３の密着層として、絶縁膜を形成し、積層してもよい。
【００１６】
Ｐｔ膜１３の上にホトレジスト層を塗布し、露光現像することにより、ホトレジストパターンＰＲ１を形成する。ホトレジストパターンＰＲ１をマスクとして、露出したＰｔ膜１３のエッチング又はミリングを行い、Ｐｔ膜１３をパターニングする。その後、ホトレジストパターンＰＲ１は、剥離剤などで除去する。
【００１７】
図１（Ｂ）に示すように、Ｐｔ層１３を覆って、例えば厚さ約１００ｎｍのチタン酸バリウムストロンチウム（ＢＳＴ）膜１４を形成する。ＢＳＴ膜の形成は、例えばゾルゲル法により行うことができる。他の高誘電率を有する誘電体膜や他の成膜法を用いてもよい。ＢＳＴ膜１４の上に、ホトレジストパターンＰＲ２を形成し、このホトレジストパターンＰＲ２をマスクとして、ＢＳＴ膜１４をエッチングする。その後、ホトレジストパターンＰＲ２は除去する。
【００１８】
図２（Ｃ）に示すように、基板上に例えば厚さ約１００ｎｍのＰｔ層１５をスパッタリングにより形成する。Ｐｔ層１５の上にホトレジストパターンＰＲ３を形成し、このホトレジストパターンＰＲ３をマスクとしてＰｔ層１５をエッチングまたはミリングする。その後、ホトレジストパターンＰＲ３は除去する。
【００１９】
図２（Ｄ）は、形成されたキャパシタの構成を示す。なお、図中複数のキャパシタ部分が示されているが、これらの部分は図示しない領域で互いに連続している。キャパシタが形成されていない領域は、貫通導体を通すための開口部である。
【００２０】
図３（Ｅ）に示すように、キャパシタを覆って、例えば厚さ約５００ｎｍの感光性ポリイミド層１６を塗布する。感光性ポリイミド層１６を露光現像することにより、一部を選択的に除去する。
【００２１】
図３（Ｆ）に示すように、キャパシタの上側電極１５、下側電極１３を露出する開口部を有し、キャパシタの他の部分を覆う絶縁膜が形成される。
図４（Ｇ）に示すように、ポリイミド層１６を覆って銅配線層１７を形成する。銅配線層は、例えばＣｒ密着層とＣｕシード層とをスパッタリングで堆積し、その上にＣｕ層を鍍金することにより形成する。
【００２２】
図４（Ｈ）に示すように、銅配線層１７の上にホトレジストパターンＰＲ４を形成する。ホトレジストパターンＰＲ４は、キャパシタの上側電極１５、下側電極１３に接続される配線のパターンを有し、さらに、ポリイミド層１６上に形成される他の配線、および必要に応じたインダクタンス要素のパターンを有する。ホトレジストパターンＰＲ４をマスクとして、銅配線層１７のエッチングを行なう。
【００２３】
図５（Ｉ）に示すように、銅配線パターン１７を覆って、感光性ポリイミド層１８を塗布する。感光性ポリイミド層を露光現像することにより一部を除去し、配線の接続部を露出する開口を形成したポリイミド層１８を形成する。
【００２４】
図５（Ｊ）に示すように、ポリイミド層１８を覆ってＳｉ基板１１上にホトレジスト層を塗布し、露光現像することにより、ビア孔ないしトレンチを形成する領域に開口を有するホトレジストパターンＰＲ５を形成する。ホトレジストパターンＰＲ５をマスクとし、酸化シリコン層１２をウェットエッチングまたはドライエッチングでパターニングした後、たとえば誘導結合型プラズマエッチング装置を用いた異方性ドライエッチング（リアクティブイオンエッチング）を約６０分行うことにより、Ｓｉ基板１１に深さ約１５０μｍの孔ないしトレンチ２０を形成する。その後、ホトレジストパターンＰＲ５は除去する。
【００２５】
図６（Ｋ）に示すように、ＣＶＤ装置中に基板を載置し、酸化シリコン膜２１を表面上で厚さ約２μｍになるように堆積する。アスペクト比の高い孔ないしトレンチ内では酸化シリコン層の厚さは深さと共に減少するが、内壁全面が酸化シリコン層２１で覆われる。
【００２６】
図７（Ｏ）は、３層構成のドライフイルムを示す。ホトレジスト層ＰＲが１対の保護層ＰＴに挟まれた構成である。一方の保護層ＰＴを剥がし、露出したレジスト層ＰＲ表面を下にして、基板表面上に配置し、ローラで加圧してドライフイルムを基板表面上に貼りつける。上側の保護層も剥がし、ドライフイルムを露出させる。
【００２７】
図６（Ｋ）に示すように、ドライフイルムを露光現像し、孔ないしトレンチを塞ぐドライフイルムパターン２５を残す。エッチングで形成された孔ないしトレンチは、ドライフイルムパターン２５で蓋をされた状態となり、異物や加工プロセスの残さが侵入することを防止できる。
【００２８】
図６（Ｌ）に示すように、ドライフイルムパターン２５から露出した酸化シリコン層２１を例えば希フッ酸溶液でエッチングし、除去する。その後、ドライフイルムパターン２５を膨潤させ、除去する。ドライフイルム２５は、孔ないしトレンチ内部に入り込むことなく除去される。
【００２９】
図７（Ｍ）に示すように、表面側から、銅層を形成し、孔ないしトレンチを埋め込むと共に、表面上を覆う。銅層は例えばＣｒ接着層とＣｕシード層とをスパッタリングで堆積し、その上にＣｕ層をメッキで形成することにより形成する。メッキの代りにＣＶＤを用いることも可能である。ホトレジストパターンを用いたエッチングを行うことにより銅層の不要部を除去し、垂直部を有する銅配線パターン２９を作製する。
【００３０】
図の構成においては、左側の配線２９はキャパシタの上側電極に接続され、中央の配線２９はキャパシタの下側電極に接続されている。両配線はキャパシタの電極を貫通して形成されており、接続用配線の長さは極めて短い。付随インダクタンスが低減できるので、キャパシタの高速性が促進される。右側の配線２９はキャパシタとは独立に配置され、例えば信号配線を形成する。
【００３１】
図７（Ｎ）に示すように、Ｓｉ基板１１を裏面から研磨し、配線２９を露出させる。配線２９は、Ｓｉ基板１１を貫通する貫通配線となる。露出したＳｉ表面上に酸化シリコン等の絶縁層３１を形成し、配線２９を露出する開口部をレジストパターンを用いたエッチングで形成する。露出した配線２９上に接続用パッド３５を形成する。
【００３２】
このようにして、貫通導体を有し、付随インダクタンスの小さいキャパシタが必要に応じて貫通導体に接続された回路基盤が作製される。同時に、配線を作製することもできる。配線は、必要に応じ多層化してもよい。貫通導体を収容する孔ないしトレンチがＳｉ基板の厚さの一部をエッチングすることにより形成され、加工時間が短縮できる。
【００３３】
以上説明した実施例においては、ドライフイルムで孔ないしトレンチを塞いだ後、常圧でのウエットエッチングを行った。エッチングを減圧雰囲気下でのドライエッチングで行なうこともできる。
【００３４】
図８は、ドライエッチングを行なう場合のドライフイルム２５ｄのパターンを示す。ドライフイルム２５ｄは、孔ないしトレンチ２０の上部において通気孔２６を有する。真空容器内に回路基盤を配置し、減圧すると、孔ないしトレンチ２０内の空気は通気孔２６を介して外部に引き出される。プラズマエッチング等のドライエッチングを行うと、回路基盤表面上の絶縁層はエッチングされる。通気孔２６は小さく形成できるため、孔ないしトレンチ内の絶縁層はほとんどエッチングされない。
【００３５】
上述の実施例においては、孔ないしトレンチをＳｉ基板の厚さの一部に形成し、裏面から研磨を行うことにより孔ないしトレンチ内に形成した導体を露出させた。孔ないしトレンチをＳｉ基板の全厚さに亘って形成することもできる。
【００３６】
図１（Ａ）〜図５（Ｉ）までの工程と同様の工程を行なう。
図９（Ａ）に示すように、図５（Ｊ）に相当する工程において、Ｓｉ基板１１の全厚さをエッチングする。この時、Ｓｉ基板裏面上に形成された酸化シリコン層１２ｂをエッチングストッパとして機能させることができる。なお、酸化シリコン層の代りに窒化シリコン層をエッチングストッパ層として予め形成してもよい。酸化シリコン層と窒化シリコン層の積層等でエッチングストッパ層を形成することもできる。その後、図６（Ｋ）、（Ｌ）に相当する工程を行なう。
【００３７】
図９（Ｂ）に示すように、貫通導体２９ｔを形成した後、Ｓｉ基板裏面上のエッチングストッパ層１２ｂに貫通導体２９ｔを露出する開口を形成し、パッド３５をその上に形成する。
【００３８】
図９（Ａ）、（Ｂ）に示した実施例によれば、エッチングの時間はＳｉ基板の全厚さをエッチングするために長くなる。しかし、Ｓｉ基板裏面上に他の薄膜回路要素を形成することが容易になる。
【００３９】
図１０（Ａ）に示すように、酸化シリコン層１２、１２ｂを形成したＳｉ基板１１表面上に薄膜回路要素ＴＦ１を形成し、裏面上にも薄膜回路要素ＴＦ２を形成する。
【００４０】
図１０（Ｂ）に示すように、ホトレジストパターンＰＲ５をマスクとして用い、Ｓｉ基板表面側から孔ないしトレンチをエッチングする。このエッチングにおいて、Ｓｉ基板裏面上の絶縁層１２ｂはエッチングストッパ層として機能する。
【００４１】
図１０（Ｃ）に示すように、貫通導体２９ｔを形成する。
図１０（Ｄ）に示すように、エッチングストッパ層１２ｂの一部をエッチングで除去し、貫通導体２９ｔの底面を露出させ、パッド３５を形成する。このようにして、表面及び裏面上に薄膜回路要素を有する回路基盤を形成することができる。
【００４２】
以上、Ｓｉ基板を用いた回路基盤の作製方法について説明したが、Ｓｉ基板以外の基板を用いることもできる。
図１１（Ａ）〜（Ｃ）は、絶縁基板としてガラス基板を用いた回路基盤の作製方法を示す。
【００４３】
図１１（Ａ）に示すように、ガラス基板４１の表面上に薄膜回路要素４２を形成し、ガラス基板４１の厚さの一部を貫通する孔４３を形成した後、基板表面上を覆って酸化シリコン層等の絶縁層４４を堆積する。
【００４４】
図１１（Ｂ）に示すように、ガラス基板表面上にドライフイルムを貼り付け、露光現像することによりドライフイルムパターン２５を作製する。孔４３はドライフイルム２５によって覆われている。さらに、絶縁層４４を残すべき領域の上にはドライフイルムパターン２５が形成されている。この状態において、エッチングを行ない、絶縁層４４を選択的に除去する。
【００４５】
図１１（Ｃ）に示すように、ドライフイルム２５を膨潤させて除去した後、孔内を埋める貫通導体２９及びその他の配線３２を作製する。
その後、ガラス基板４１を裏面から研磨し、貫通導体２９の底面を露出させる。底面に露出した貫通導体２９の上に、接続パッド等を作製し、回路基盤を完成させる。このように、種々の材料の基板を用いて、回路基盤を形成することができる。
【００４６】
図１２（Ａ）は、回路基盤５０の上にインターポーザ基板５１を積層し、その上に半導体集積回路装置を配置したシステムインパッケージ構成を示す平面図である。回路基盤５０の上に、インターポーザ基盤５１が搭載され、その上に複数の半導体素子を含む回路部品５２−１〜５２−５が搭載されている。半導体素子は、例えば演算処理装置、デジタル信号演算処理装置（ＤＳＢ）、メモリ、高周波（ＲＦ）ＩＣ、入出力インターフェイス（Ｉ／Ｏ）等である。他の回路部品５３は、例えばＳＡＷフイルタである。
【００４７】
回路基盤５０上には配線が形成されており、回路基盤５０と半導体素子５２−１〜５２−５（及び回路部品５３）との間にキャパシタや配線を内蔵したインターポーザ基板５１が接続されている。
【００４８】
図１２（Ｂ）は、モジュール内の配線の一部を概略的に示す。回路基板５０の上に、インターポーザ基板５１が配置され、インターポーザ基板５１の上に複数の半導体素子ＩＣ１、ＩＣ２を含む回路部品５４が配置されている。インターポーザ基板５１内には、支持基板Ｓに形成された貫通導体ＰＣ、貫通導体ＰＣに接続される垂直配線ＷＶ、垂直配線ＷＶに接続されたキャパシタ電極Ｃ１、Ｃ２、半導体素子下部の接続を行うローカル配線ＬＩ１、ＬＩ２が形成されている。
【００４９】
半導体素子ＩＣ１、ＩＣ２の端子ピッチは、回路基盤５０の端子ピッチよりも狭い。回路基盤５０上の配線を介して半導体素子ＩＣ１、ＩＣ２の端子間を接続しようとすると、配線ピッチを一旦拡大する必要がある。インターポーザ基板５１内の配線を用いることにより、配線ピッチを変えず、又は配線ピッチの拡大を押さえて、より短い配線長で半導体素子ＩＣ１、ＩＣ２間を接続することができる。
【００５０】
図１３（Ａ）、図１３（Ｂ）は、同種の半導体素子を複数層積み重ねた構造を示した斜視図であり、図１３（Ｃ）は異種の半導体素子を複数層積み重ねた構造を示す断面図である。
【００５１】
図１３（Ａ）は、低集積度の半導体素子を複数層積み重ねた構造を示している。ＩＣを複数層積み重ねてＩＣ多層回路基盤を形成したり、また、メモリを複数層積み重ねてメモリ多層回路基盤を形成することが可能である。このような多層構造をとることにより性能の向上を図ることができる。図１３（Ａ）では、貫通導体６４を有するチップ６１の上に配置されたＩＣやメモリ等の半導体回路６０が引き出し配線６３、貫通導体６４及びバンプ６５を通して下のチップ６２と接続されている。チップ６２も貫通導体６６及びバンプ６７を通してさらにその下の層に接続される。
【００５２】
図１３（Ｂ）は、図１３（Ａ）が低集積度の半導体素子を複数段積み重ねたものであるのに対し、集積度の高いＬＳＩ等を用いてＬＳＩ多層回路基盤を形成することも可能であることを示したものである。図１３（Ｂ）では、貫通導体７４を有するチップ７１上に配置されたＬＳＩ回路７０が引き出し配線７３、貫通導体７４及びバンプ７５を通して下のチップ７２と接続される。チップ７２も貫通導体７６及びバンプ７７を通してさらにその下の層に接続される。
【００５３】
図１３（Ｃ）は、図１３（Ａ）、（Ｂ）が同種の半導体素子を複数層積み重ねたものであるのに対し、異種の半導体素子を用いて複合多層回路基盤を形成することも可能であることを示したものである。図１３（Ｃ）では、マザーボード８０の上にＩＣ、メモリ、ＬＳＩ等で構成される半導体素子８１、８２、８３がバンプ８４、８５、８６を通して相互に接続されている。
【００５４】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組合わせ等が可能なことは当業者にとって自明であろう。
【００５５】
【発明の効果】
以上説明したように、本発明によれば、電子回路部品を作製する新規な作製方法が提供される。
【００５６】
薄膜回路要素を形成した後に貫通導体を作製することにより、薄膜回路要素を形成する際の熱プロセスに対する制限が緩和される。
【図面の簡単な説明】
【図１】  本発明の実施例による電子回路部品の作製方法を説明するための概略断面図である。
【図２】  本発明の実施例による電子回路部品の作製方法を説明するための概略断面図である。
【図３】  本発明の実施例による電子回路部品の作製方法を説明するための概略断面図である。
【図４】  本発明の実施例による電子回路部品の作製方法を説明するための概略断面図である。
【図５】  本発明の実施例による電子回路部品の作製方法を説明するための概略断面図である。
【図６】  本発明の実施例による電子回路部品の作製方法を説明するための概略断面図である。
【図７】  本発明の実施例による電子回路部品の作製方法を説明するための概略断面図である。
【図８】  本発明の他の実施例による電子回路部品の作製方法を説明するための概略断面図である。
【図９】  本発明のさらに他の実施例を説明するための概略的断面図である。
【図１０】  本発明の他の実施例を説明するための概略断面図である。
【図１１】  本発明のさらに他の実施例を説明するための概略断面図である。
【図１２】  作製されるシステムインパッケージの構成例を示す平面図及び断面図である。
【図１３】  多層回路基盤の構成例を示す断面図及び斜視図である。
【符号の説明】
１１  Ｓｉ基板
１２  酸化シリコン層
１３  下側電極
１４  （キャパシタの）誘電体膜
１５  上側電極
１６  絶縁層
１７  配線層
１８  絶縁層
２０  孔ないしトレンチ
２１  絶縁層
２５  ドライフイルム
２６  （ドライフイルムの）通気孔
２９、２９ｔ  貫通導体
３１  絶縁層
３２  配線
３５  接続パッド
４１  絶縁基板
４２  薄膜回路要素
４３  ビアないしトレンチ
４４  酸化シリコン層
５０  回路基盤
５１  インターポーザ基板
５２−１〜５２−５  半導体素子
５３  ＳＡＷフィルタ
６０  半導体回路（ＩＣ、メモリ等）
６１、６２  チップ
６３  引き出し配線
６４、６６  貫通導体
６５、６７  バンプ
７０  半導体回路（ＬＳＩ等）
７１、７２  チップ
７３  引き出し配線
７４、７６  貫通導体
７５、７７  バンプ
８０  マザーボード
８１、８２、８３  半導体素子（ＩＣ、メモリ、ＬＳＩ等）
８４、８５、８６  バンプ
ＴＦ  薄膜回路要素
【図１】
0004285629.tif 000002
【図２】
0004285629.tif 000003
【図３】
0004285629.tif 000004
【図４】
0004285629.tif 000005
【図５】
0004285629.tif 000006
【図６】
0004285629.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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