(57)【特許請求の範囲】
【請求項１】
原画像における注目画素とその周辺画素を含む領域内の各画素の値を入力して、前記注目画素の値を前記領域内における所定の昇順番目の画素値で置き換えるフィルタを移動させて１フレームの画像データを得る画像フィルタ回路であって、
前記領域内における画素の上位ビットデータによる第１のヒストグラムを作成する第１のヒストグラム作成手段と、
前記第１のヒストグラムに基づいて、前記所定の昇順番目に相当する画素値を含む階級を目標階級として検索する第１の検索手段と、
前記目標階級に含まれる画素の下位ビットデータによる第２のヒストグラムを作成する第２のヒストグラム作成手段と、
前記第２のヒストグラムに基づいて、前記領域内における前記所定の昇順番目の画素値を検索する第２の検索手段と、
を有することを特徴とする画像フィルタ回路。
【請求項２】
更に、前記領域内の画素を上位ビットデータと下位ビットデータとに分割してそれぞれ遅延させる遅延手段を有し、
前記第１及び第２のヒストグラム作成手段はそれぞれ、前記遅延手段によって遅延された前記上位ビットデータ及び前記下位ビットデータに基づいて、前記第１及び第２のヒストグラムを作成することを特徴とする請求項１記載の画像フィルタ回路。
【請求項３】
前記第１の検索手段は、
前記第１のヒストグラムにおける階級毎の画素数を累積加算することによって、前記所定の昇順番目に相当する画素値を含む階級を目標階級として検出し、該目標階級の値及び該目標階級までの累積加算画素数を出力することを特徴とする請求項２記載の画像フィルタ回路。
【請求項４】
前記第２のヒストグラム作成手段は、
前記遅延手段から出力された前記上位ビットデータと前記目標階級値とを比較することによって前記目標階級に含まれる画素を候補画素として選択し、該候補画素の前記下位ビットデータを出力する領域選択手段と、
前記候補画素に対応する前記下位ビットデータによって前記第２のヒストグラムを作成する作成手段と、
を有することを特徴とする請求項３記載の画像フィルタ回路。
【請求項５】
前記第２の検索手段は、
前記第２のヒストグラムにおける階級毎の画素数を累積加算し、該累積加算画素数を前記第１の検索手段より出力された累積加算画素数と比較することによって、前記領域内における前記所定の昇順番目の画素値を検索することを特徴とする請求項４記載の画像フィルタ回路。
【請求項６】
前記遅延手段は、前記フィルタの移動によって前記領域に新たに加えられた画素値をＬビット精度で入力し、
該画素値の上位Ｐビットデータを遅延させる第１の遅延パスと、
該画素値の下位Ｌ−Ｐビットデータをデコードして２L-Pビットのデータに変換した後に遅延させる第２の遅延パスと、
を有することを特徴とする請求項５記載の画像フィルタ回路。
【請求項７】
前記第１及び第２の遅延パスは、前記領域のサイズに応じた複数画素分を遅延し、１画素分遅延毎の遅延データを全て出力することを特徴とする請求項６記載の画像フィルタ回路。
【請求項８】
前記第１及び第２の遅延パスは、前記領域に新たに加えられた画素が、前記フィルタの移動によって前記領域より除外された画素となるまでの期間に相当する画素数分を遅延させることを特徴とする請求項７記載の画像フィルタ回路。
【請求項９】
前記第１のヒストグラム作成手段は、
前記フィルタの移動によって前記領域に新たに加えられた新規画素の上位Ｐビットデータと、前記第１の遅延パスより出力された上位Ｐビットの遅延データに基づいて、２P階級を有する前記第１のヒストグラムを作成することを特徴とする請求項６記載の画像フィルタ回路。
【請求項１０】
前記第１のヒストグラム作成手段は、
前記新規画素の上位Ｐビットデータを前記第１のヒストグラムに加える加算手段と、
前記第１の遅延パスより出力された上位Ｐビットの遅延データを前記第１のヒストグラムから減じる減算手段と、
を有することを特徴とする請求項９記載の画像フィルタ回路。
【請求項１１】
前記領域選択手段は、
前記第１の遅延パスから出力された前記上位Ｐビットの遅延データと前記目標階級値とを比較することによって前記候補画素を選択し、該候補画素に対応する前記第２の遅延パスから出力された前記下位Ｌ−Ｐビットの遅延データを出力することを特徴とする請求項６記載の画像フィルタ回路。
【請求項１２】
前記第２のヒストグラム作成手段は、
前記候補画素の前記下位Ｌ−Ｐビットの遅延データに基づいて、２L-P階級を有する第２のヒストグラムを作成することを特徴とする請求項６記載の画像フィルタ回路。
【請求項１３】
前記所定の昇順番目は、前記領域内における中央番目であることを特徴とする請求項１記載の画像フィルタ回路。
【請求項１４】
前記領域は、マトリクス状の矩形であることを特徴とする請求項１記載の画像フィルタ回路。
【請求項１５】
前記注目画素は、前記領域の中央に位置することを特徴とする請求項１記載の画像フィルタ回路。
【請求項１６】
原画像における注目画素とその周辺画素を含む領域内の各画素の値を入力して、前記注目画素の値を前記領域内における所定の昇順番目の画素値で置き換えるフィルタを移動させて１フレームの画像データを得る画像フィルタ回路における画像フィルタリング方法であって、
第１のヒストグラム作成手段が、前記領域内における画素の上位ビットデータによる第１のヒストグラムを作成する第１のヒストグラム作成工程と、
第１の検索手段が、前記第１のヒストグラムに基づいて、前記所定の昇順番目に相当する画素値を含む階級を目標階級として検索する第１の検索工程と、
第２のヒストグラム作成手段が、前記目標階級に含まれる画素の下位ビットデータによる第２のヒストグラムを作成する第２のヒストグラム作成工程と、
第２の検索手段が、前記第２のヒストグラムに基づいて、前記領域内における前記所定の昇順番目の画素値を検索する第２の検索工程と、
を有することを特徴とする画像フィルタリング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は画像フィルタ回路及び画像フィルタリング方法に関し、特にデジタル画像からスパイク状の雑音を除去する画像フィルタ回路及び画像フィルタリング方法に関する。
【０００２】
【従来の技術】
画像におけるスパイク状の孤立点雑音を除去する非線形フィルタとして、メディアンフィルタが知られている。
【０００３】
メディアンフィルタとは、原画像上の注目画素に対して、その周辺に任意のサイズのマトリクスを作成し、そのマトリクス内の画素値を大きい順にソーティングした際に丁度中央番目となる画素値を、注目画素の値とするフィルタである。
【０００４】
以下、図２及び図３を参照して、一般的なメディアンフィルタについて詳細に説明する。
【０００５】
図２に示すように、原画像上においてマトリクスを水平もしくは垂直方向に順次移動する事により、原画像上のすべての画素に対してフィルタ処理を施すことができる。
【０００６】
図３は、メディアンフィルタを実現する回路構成を示す図である。即ち、メディアンフィルタを回路として実現するためには、ソーティング処理を行うための比較器として、コンパレータ回路とセレクタ回路をソーティング時の比較回数分用意し、これらを順次組み合わせてネットワークを構成すればよい。
【０００７】
例えば、Ｍ×Ｍサイズ（Ｍは自然数）マトリクスに対するソーティング処理を、コンパレータ回路とスイッチ回路、及びデータラッチによって実現する技術が、ソーティング・アンド・サーチング，ザ・アート・オブ・コンピュータ・プログラミングに示されている。
【０００８】
【発明が解決しようとする課題】
上記ソーティング・アンド・サーチング，ザ・アート・オブ・コンピュータ・プログラミングに示されているマージソート技術によれば、例えばＭ＝３の場合には、２５個のコンパレータとセレクタ回路、及び７２個のデータラッチとによって、メディアンフィルタ回路が構成される。ただし、これをデジタル回路として構成するためにクロック同期型で実現しようとすると、更に９０個のデータラッチと３個のロード付きデータラッチが必要となる。
【０００９】
更に、Ｍ＝４の場合についてメディアンフィルタ回路を構成すると、５４個のコンパレータとセレクタ回路、及び１７６個のデータラッチと４個のロード付きデータラッチが必要となってしまう。
【００１０】
このように、上記技術によって、メディアンフィルタをハードウエアとして実現すると、処理対象とするマトリクスサイズＭの値が大きくなるに従い、回路規模が急激に増大してしまうという問題があった。
【００１１】
例えば、上記技術を用いてＭ＝７のマトリクスサイズによってメディアンフィルタ回路を構成する場合について考えると、データ間の同期を考慮すると、デジタル回路として実現するには回路規模があまりに大きいため、その実現は困難である。
【００１２】
更に、特開平５−２３３８０２号によれば、比較回路によるソーティング処理を行わずに、画素値のテーブルを作成してメディアンフィルタを構成するという技術が示されている。しかしながら、その処理の具体的手法、及びハードウエアでの実現性に対しては何ら言及されておらず、現実的ではなかった。
【００１３】
本発明は上記問題を解決するためになされたものであり、大規模メディアンフィルタをデジタル回路として実現可能な画像フィルタ回路及び画像フィルタリング方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するための一手段として、本発明の画像フィルタ回路は以下の構成を備える。
【００１５】
即ち、原画像における注目画素とその周辺画素を含む領域内の各画素の値を入力して、前記注目画素の値を前記領域内における所定の昇順番目の画素値で置き換えるフィルタを、所定方向に移動させて１フレームの画像データを得る画像フィルタ回路であって、前記領域内における画素の上位ビットデータによる第１のヒストグラムを作成する第１のヒストグラム作成手段と、前記第１のヒストグラムに基づいて、前記所定の昇順番目に相当する画素値を含む階級を目標階級として検索する第１の検索手段と、前記目標階級に含まれる画素の下位ビットデータによる第２のヒストグラムを作成する第２のヒストグラム作成手段と、前記第２のヒストグラムに基づいて、前記領域内における前記所定の昇順番目の画素値を検索する第２の検索手段と、を有することを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明に係る一実施形態について、図面を参照して詳細に説明する。
【００１７】
図１は、本実施形態におけるメディアンフィルタを実現するデジタル回路（以下、単にフィルタ回路と称する）のブロック構成を示す図である。尚、本実施形態におけるフィルタ回路は、クロック同期を可能とするデジタル回路構成をなす。
【００１８】
以下、同図を参照して、マトリクスサイズＭ＝５、原画像の画像データのビット精度Ｌ＝８ビットの場合を例として説明する。
【００１９】
原画像上において、５×５のマトリクスが水平方向に、クロック毎に１画素分移動したとする。この時、新たにマトリクスの構成要素となった列の画素が、遅延部１０１及びヒストグラムＡ更新部１０２に入力される。
【００２０】
［遅延部１０１］
図４は、遅延部１０１の回路構成を示す図である。
【００２１】
遅延部１０１は、２つのデータパス（遅延パスＡ２０１，遅延パスＢ２０２）から構成されている。これら遅延パスＡ２０１及び遅延パスＢ２０２は共に、図示される回路を並列に５つ備えており、列データがそれぞれ同一タイミングで入力される。
【００２２】
一方の遅延パスＡ２０１は、画素データの上位５ビット（Ｐ＝５）について、クロック毎に入力されるマトリクスの５つの列構成データＤelayＡ0(0)〜ＤelayＡ0(4)を、フリップフロップ（以下、ＦＦと表記）にて５クロック、即ち、マトリクスの水平サイズである５画素相当分を遅延させ、最終的にＤelayＡ5(0)〜ＤelayＡ5(4)を出力する。尚、各ＦＦからの１クロック毎の遅延出力をそれぞれ、ＤelayＡ1(0)〜ＤelayＡ1(4)，ＤelayＡ2(0)〜ＤelayＡ2(4)，ＤelayＡ3(0)〜ＤelayＡ3(4)，ＤelayＡ4(0)〜ＤelayＡ4(4)として、ＤelayＡ5(0)〜ＤelayＡ5(4)と共に、後述する領域選択部１０５へ出力する。遅延パスＡ２０１は即ち、マトリクスの１行分を遅延しているに過ぎない。
【００２３】
他方の遅延パスＢ２０２は、画素データの下位３ビット（Ｌ−Ｐ＝３）について、列構成データの値を３Ｔｏ８デコーダを介して８ビット（２Ｌ−Ｐ＝８）のＦＦに入力し、同様に５クロック遅延させる。そして、各ＦＦからの１クロック毎の遅延出力をそれぞれ、ＤelayＡ1_Low(0)〜ＤelayＡ1_Low(4)，ＤelayＡ2_Low(0)〜ＤelayＡ2_Low(4)，ＤelayＡ3_Low(0)〜ＤelayＡ3_Low(4)，ＤelayＡ4_Low(0)〜ＤelayＡ4_Low(4)，ＤelayＡ5_Low(0)〜ＤelayＡ5_Low(4)として、後述する領域選択部１０５へ出力する。
【００２４】
遅延パスＡ２０１及び遅延パスＢ２０２はそれぞれ、各ＦＦによる遅延データによって、画像データの各列に対する上位５ビットデータ及び下位３ビットデータのヒストグラム（詳細は後述する）を生成している。
【００２５】
［ヒストグラムＡ更新部１０２］
図５は、ヒストグラムＡ更新部１０２及びヒストグラムＡ保持部１０３の回路構成を示す図である。
【００２６】
ヒストグラムＡ保持部１０３は、画像データの各列に対する上位５ビットデータのヒストグラムＡを保持するレジスタ群であり、マトリクス内の画素要素数２５（Ｍ2）個を表現可能な、５ビット幅をもつＦＦ群を３２（２P）個並列に並べることによって構成されている。この３２個のＦＦそれぞれが、ヒストグラムＡにおける各階級に相当し、各階級の度数は即ち画素数である。
【００２７】
ヒストグラムＡ保持部１０３の出力はヒストグラムＡ更新部１０２へ入力されて、各階級毎に５（マトリクス列サイズＭに相当）段のインクリメント部５０１と、同じく５段のディクリメント部５０２を通すことによって、ヒストグラムＡが更新される。即ち、マトリクスを移動する事によって新規マトリクス構成要素なる５個の画素データ（ＤelayＡ0(0)〜ＤelayＡ0(4)）と、マトリクス外要素となる５個の画素データ（ＤelayＡ5(0)〜ＤelayＡ5(4)）に基づいて、ヒストグラムＡを更新する。
【００２８】
インクリメント部５０１へは、遅延部１０１の遅延パスＡ２０１への入力と同様の列データＤelayＡ0(0)〜ＤelayＡ0(4)が入力され、ディクリメント部５０２へは、遅延部１０１にてマトリクスの水平サイズ分遅延した列データＤelayＡ5(0)〜ＤelayＡ5(4)が、それぞれ入力される。このインクリメンタとディクリメンタの組み合わせ回路がシリアルに５段接続され、ヒストグラムＡ保持部１０３における各ＦＦに入力される。
【００２９】
図６は、インクリメント部５０１の詳細構成を示す図である。以下、ＤelayＡ0(0)〜ＤelayＡ0(4)はマトリクスの列を構成する５画素を束ねたデータバスであるが、その中の一つであるＤelayＡ0(0)がインクリメント部５０１に入力される場合について、以下説明する。
【００３０】
セレクタ６０２によって、５ビットデータであるＤelayＡ0(0)を３２（２5）ビットにデコードした各出力、即ちヒストグラムＡの３２階級値をそれぞれ、データ更新部６０１における３２個のユニットに接続する。データ更新部６０１は、入力データに対してインクリメントを行うパスと、入力データ値に処理を加えずにそのまま出力するパスとを備えたユニットを３２個備えており、各ユニットにおいては、ＤelayＡ0(0)の値に相当する階級についてはインクリメンタ出力のパスが選択され、それ以外の場合にはそのまま出力するパスが選択される。
【００３１】
尚、デクリメント部５０２の構成は、図６に示したインクリメント部５０１の構成において、データ更新部６０１内のインクリメンタをデクリメンタに置き換えたものとなる。
【００３２】
［累積加算部Ａ１０４］
図７は、累積加算部Ａ１０４の回路構成を示す図である。
【００３３】
累積加算部Ａ１０４においては、ヒストグラムＡ保持部１０３に保持されたヒストグラムＡから、その中央値を含む階級（以下、目標階級と称する）を検索するために、階級毎の度数（画素数）を累積加算する。
【００３４】
マトリクスサイズが５×５であるから、ヒストグラムＡの中央値は昇順で１３番目の画素値となる。従って、ヒストグラムＡ保持部１０３からの各５ビットのＦＦ出力が階級毎に昇順で加算器に入力され、その各出力はコンパレータによって、それぞれ固定値「１３」と比較される。このコンパレータ出力により、ヒストグラムにおいて階級毎の累積度数（累積画素数）が最初に１３を超えた階級が目標階級であり、即ち中央値が含まれている階級であると判定することができる。
【００３５】
全３２個のコンパレータ出力は、中央値の上位５ビット（Ｐ＝５）出力（図中、Median_Upper5）と、ヒストグラムにおける該中央値を含む階級までの合計画素数（図中、Median_Sum）の、選択信号として使用される。即ち、累積加算部Ａ１０４から出力されるMedian_Upper5が目標階級を示し、Median_Sumが該目標階級までの合計画素数を示す。
【００３６】
［領域選択部１０５］
図８は、領域選択部１０５の回路構成を示す図である。
【００３７】
領域選択部１０５においては、ヒストグラムＡの目標階級を構成する画素データのみを選択する。
【００３８】
領域選択部１０５においては、累積加算部Ａ１０４から入力されるMedian_Upper5信号と、遅延部１０１の遅延パスＡ２０１から入力された２５個の上位５ビットの遅延データ（ＤelayＡ1(0〜5)〜ＤelayＡ5(0〜5)）とをそれぞれ比較することによって、マトリクス要素である２５個の画素からMedian_Upper5と同一値を有するものを選択する。
【００３９】
領域選択部１０５には更に、遅延パスＢ２０２から出力された下位３ビットをデコードした８ビット信号（ＤelayＡ1_Low(0〜5)〜ＤelayＡ5_Low(0〜5)）が、マトリクス内の全ての画素に対応する形で入力される。
【００４０】
これにより領域選択部１０５からは、マトリクスを構成する全２５画素について、Median_Upper5と同一の上位５ビット値を有する画素、即ち目標階級内にある画素については下位３ビットをデコードした８ビット信号が、それ以外の画素については全て０である８ビット信号が出力される。即ち、目標階級内にある画素のみが選択され、該画素のみについて、下位３ビットのデコード結果が出力される。
【００４１】
このように、本実施形態においてはまずヒストグラムＡを作成し、該ヒストグラムＡにおいて中央値を含む階級を目標階級として絞り込む。そして、該目標階級に含まれる画素のみによって次にヒストグラムＢを作成し、更にその中央値を絞り込む。即ち、２つのヒストグラムに基づく２段検索によって、マトリクス内の中央値を検索する。
【００４２】
［ヒストグラムＢ更新部１０６］
図９は、ヒストグラムＢ更新部１０６及びヒストグラムＢ保持部１０７の回路構成を示す図である。
【００４３】
ヒストグラムＢ保持部１０７は、目標階級内にある画素の下位３ビットデータのデコード結果のヒストグラムＢを保持するレジスタ群であり、５ビット幅をもつＦＦ群を８個並列に並べることによって構成されている。この８個のＦＦそれぞれが、ヒストグラムＢにおける各階級に相当する。即ちヒストグラムＢは８つの階級を有し、各階級内の度数（画素数）はクロック毎に新たに更新される。
【００４４】
ヒストグラムＢ更新部１０６においては、領域選択部１０５によって目標階級内にあるとして選択された画素の下位３ビットの８ビットデコード結果と、それ以外の８ビットが全て０である信号とが、計２５本入力される。
【００４５】
この領域選択部１０５から入力された２５画素分の８ビット信号は、目標階級内にある画素については、下位３ビットの８ビットデコードであるため、いずれか１ビットのみに「１」が立っており、その他の画素については、８ビットが全て「０」である。従ってヒストグラムＢ更新部１０６においては、この「１」の立っているビット位置により、ヒストグラムＢを作成する。即ち、ヒストグラムＢの８階級は各ビット位置を示すものであるが、言い替えれば、画素値の下位３ビットによって表現可能な８つの値毎に、その画素数を示すものである。
【００４６】
従ってヒストグラムＢ更新部１０６においては、図９に示す様に、８ビット信号の各ビット位置毎に２５画素分の累積加算を行うことによって、ヒストグラムＢを構成してヒストグラムＢ保持部１０７に格納する。
【００４７】
［累積加算部Ｂ１０８］
図１０は、累積加算部Ｂ１０８の回路構成を示す図である。
【００４８】
累積加算部Ｂ１０８においては、ヒストグラムＢに基づいてマトリクスの中央値を検索する。
【００４９】
累積加算部Ｂ１０８には、ヒストグラムＢ保持部１０７より各ＦＦの出力（ＨistＢ0〜ＨistＢ7）、即ちヒストグラムＢにおける階級毎の度数（画素数）が入力され、昇順に累積加算される。
【００５０】
また、累積加算部Ａ１０４より入力された、ヒストグラムＡにおける目標階級までの合計画素数を示すMedian_Sum信号から、中央番目を表す固定値「１３」が減算される。この減算結果は即ち、ヒストグラムＡにおいて絞り込まれた目標階級内の画素における、中央値の昇順の順位を表す。従って累積加算部Ｂ１０７においては、ヒストグラムＢにおける階級毎の画素数を昇順で累積加算していき、上記減算結果と順次比較することによって、マトリクス内の中央値における下位３ビットを判定することができる。そして、得られたコンパレータ出力をデコードして、下位３ビット出力を得る。
【００５１】
そして、得られた下位３ビット出力と、累積加算部Ａ１０４より出力されたMedian_Upper5信号とを連結することによって、マトリクス内の中央値を示す８ビット信号が、本実施形態におけるフィルタ回路の出力値として最終的に出力される。
【００５２】
［処理フローチャート］
ここで、以上説明した本実施形態におけるフィルタ回路におけるフィルタリング処理を簡単にまとめて、図１１のフローチャートを参照して説明する。
【００５３】
まずステップＳ１０１において、マトリクス内における画素の上位ビットデータによるヒストグラムＡを作成する。この処理は、主にヒストグラムＡ更新部１０２によって実現される。
【００５４】
次にステップＳ１０２において、ヒストグラムＡに基づいて、中央番目に相当する画素値を含む階級を目標階級として検索する。この処理は、主に累積加算部Ａ１０４によって実現される。
【００５５】
次にステップＳ１０３において、ヒストグラムＡの目標階級に含まれる画素の下位ビットデータによるヒストグラムＢを作成する。この処理は、主に領域選択部１０５及びヒストグラムＢ更新部１０６によって実現される。
【００５６】
そして最後にステップＳ１０４において、ヒストグラムＢに基づいて、マトリクス内における中央番目の画素値を検索する。この処理は、主に累積加算部Ｂ１０８によって実現される。
【００５７】
以上のように、マトリクス内における画素の上位ビットのヒストグラムと、下位ビットのヒストグラムを作成し、２段階による検索を行うことによって、マトリクス内の中央値を検出することができる。
【００５８】
以上説明したように、本実施形態のフィルタ回路によれば、マトリクスサイズＭが増加しても回路規模はほぼＭに比例して増加するだけあるため、回路規模が劇的に増加することはない。従って、メディアンフィルタをデジタル回路にて実現することが可能となる。
【００５９】
また、クロック同期設計を行う際にも、パイプラインＦＦの挿入を容易に可能とする構成であるため、従来の様に１クロック内での処理フローにおいて多段のコンパレータ及びセレクタ回路をシリアルに接続する必要がない。従って、データ逐次性についても整合が取れ、回路の高速化が期待できる。
【００６０】
＜変形例＞
尚、本実施形態においてはフィルタ回路の出力をマトリクスの中央値とする例について説明したが、本発明はこの例に限定されない。例えば、マトリクス内の画素値の昇順でＫ番目を出力する場合には、図７に示す累積加算部Ａにおいて累積加算値との比較対象である固定値「１３」と、図１０に示す累積加算部Ｂ１０８においてMedian_Sumの減算量である固定値「１３」を、それぞれ「Ｋ」とするのみで良い。従って、この固定値に代えて出力昇順番目を示すパラメータを設定することにより、任意の昇順番目の画素値を出力としたフィルタを構成することが容易に可能となる。
【００６１】
尚、本発明のフィルタ回路は、複数の機器（例えばホストコンピュータ、インタフェイス機器、リーダ、プリンタなど）から構成されるシステムに適用しても、一つの機器からなる装置（例えば、複写機、ファクシミリ装置など）に適用してもよい。
【００６２】
【発明の効果】
以上説明したように本発明によれば、大規模メディアンフィルタをデジタル回路として実現することができる。
【図面の簡単な説明】
【図１】本発明にかかる一実施形態におけるフィルタ回路のブロック構成を示す図である。
【図２】原画像に対するフィルタ処理対象マトリクスを説明するための図である。
【図３】従来のメディアンフィルタの回路構成を示す図である。
【図４】本実施形態における遅延部の回路構成を示す図である。
【図５】本実施形態におけるヒストグラムＡ更新部の回路構成を示す図である。
【図６】図５におけるインクリメント部の詳細な回路構成を示す図である。
【図７】本実施形態における累積加算部Ａの回路構成を示す図である。
【図８】本実施形態における領域選択部Ａの回路構成を示す図である。
【図９】本実施形態におけるヒストグラムＢ更新部の回路構成を示す図である。
【図１０】本実施形態における累積加算部Ｂの回路構を示す図成である。
【図１１】本実施形態のフィルタ回路における処理を示すフローチャートである。
【符号の説明】
１０１  遅延部
１０２  ヒストグラムＡ更新部
１０３  ヒストグラムＡ保持部
１０４  累積加算部Ａ
１０５  領域選択部
１０６  ヒストグラムＢ更新部
１０７  ヒストグラムＢ保持部
１０８  累積加算部Ｂ
２０１  遅延パスＡ
２０２  遅延パスＢ
５０１  インクリメント部
５０２  ディクリメント部
６０１  データ更新部
６０２  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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