(57)【特許請求の範囲】
【請求項１】
パワー半導体素子を含む半導体装置であって、前記パワー半導体素子は、
第１導電型ドレイン層と、
前記第１導電型ドレイン層に設けられた第１導電型ドリフト層および第２導電型ドリフト層と、
第１導電型ドリフト層と第２導電型ドリフト層との間にこれらに接して設けられた絶縁膜と、
前記第１導電型ドリフト層の表面にだけに設けられた第１の第２導電型ベース層と、
前記第１の第２導電型ベース層の表面に選択的に設けられた第１導電型ソース層と、
前記第１導電型ソース層と前記第１導電型ドリフト層との間の前記第１の第２導電型ベース層上にゲート絶縁膜を介して設けられたゲート電極と、
前記第２導電型ドリフト層の表面に設けられた第２の第２導電型ベース層と、
前記第１導電型ドレイン層に設けられた第１の主電極と、
前記第１導電型ソース層、前記第１の第２導電型ベース層および前記第２の第２導電型ベース層に設けられた第２の主電極とを具備してなることを特徴とする半導体装置。
【請求項２】
Ｎdrift＞２×ε×（Ｅmax×Ｌdrift−Ｖｂ）／（ｑ×Ｌdrift2 ）
Ｎdrift：前記第１導電型ドリフト層の第１導電型不純物の濃度［ｃｍ-3］
ε     ：前記パワー半導体素子の半導体材料の誘電率［Ｆ／ｃｍ］
Ｅmax  ：前記半導体材料の絶縁破壊電界［Ｖ／ｃｍ］
Ｌdrift：前記第１導電型ドリフト層の厚さ［ｃｍ］
Ｖｂ   ：前記パワー半導体素子の耐圧［Ｖ］
ｑ     ：素電荷量（１．６０２１９×１０-19［Ｃ］）
を満たすことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は前記第１導電型ドレイン層に接し、かつ前記絶縁膜はその両側の前記第１導電型ドリフト層および第２導電型ドリフト層の側面全体に接していることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記絶縁膜はその両側の前記第１導電型ドリフト層および第２導電型ドリフト層の側面の一部に接していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２導電型ドリフト層の幅は、前記第１導電型ドリフト層の幅よりも狭いことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１導電型ドリフト層と前記絶縁膜との界面準位密度、および前記第２導電型ドリフト層と前記絶縁膜との界面準位密度は、それぞれ１×１０11ｃｍ-2以上であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１導電型ドリフト層の前記絶縁膜と接した面における表面再結合速度、および前記第２導電型ドリフト層の前記絶縁膜と接した面における表面再結合速度は、それぞれ１×１０3 ｃｍ・ｓ-1以上であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１導電型ドリフト層内の不純物濃度分布は、前記第１導電型ドリフト層と前記第１の第２導電型ベース層との境界から、前記第１導電型ドリフト層の内部に向かって、第１導電型不純物の濃度が減少する分布を含むことを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１導電型ドリフト層、前記第１の第２導電型ベース層、前記第２導電型ソース層、前記ゲート絶縁膜および前記ゲート電極により規定されるＭＯＳＦＥＴ構造は、そのチャネル長方向が、前記第１導電型ドリフト層、前記絶縁膜および前記第２導電型ドリフト層の配列方向とは直交する方向に設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記絶縁膜は前記第１導電型ドレイン層に接しておらず、かつ前記第１導電型ドレイン層側において、前記第１導電型ドリフト層と前記第２導電型ドリフト層とは前記絶縁膜を介さずに接していることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記第２の主電極は、前記第１導電型ソース層の上面および側面に接していることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記パワー半導体素子が形成されているセル領域の外周領域に設けられた接合終端領域をさらに備え、前記接合終端領域は、前記第１導電型ドレイン層上に設けられ、前記第１導電型ドリフト層よりも低不純物濃度の第１導電型半導体層と、前記第１導電型半導体層に設けられ、ガードリング構造、リサーフ構造またはフィールドプレート構造の接合終端構造とを含み、かつ、前記接合終端領域は前記パワー半導体素子を構成する前記絶縁膜を含まないことを特徴とする請求項１に記載の半導体装置。
【請求項１３】
前記第２導電型ドリフト層には、半導体素子が内蔵されており、前記半導体素子は逆導通ダイオード、前記第１導電型ドリフト層に形成されたパワーＭＯＳＦＥＴの駆動回路を構成する素子、または、前記第１導電型ドリフト層に形成されたパワーＭＯＳＦＥＴの保護回路を構成する素子であることを特徴とする請求項１に記載の半導体装置。
【請求項１４】
第１導電型ドレイン層と、該第１導電型ドレイン層上に設けられたベース層とを含む基板を準備する工程と、
前記ベース層中に複数の溝を形成し、該複数の溝を介して互いに隔たれた、前記ベース層からなる複数の半導体層を形成する工程と、
前記複数の溝の内部に絶縁膜を形成する工程と、
前記複数の半導体層について、一つおきにその表面に第１導電型不純物をイオン注入し、残りの前記複数の半導体層の表面に第２導電型不純物をイオン注入する工程と、
前記第１導電型不純物および第２導電型不純物を熱処理により前記半導体層内に拡散させ、前記第１導電型不純物が拡散された前記半導体層からなる第１導電型ドリフト層、および前記第２導電型不純物が拡散された前記半導体層からなる第２導電型ドリフト層を形成する工程と、
前記第１導電型ドリフト層の表面に第１の第２導電型ベース層、前記第１の第２導電型ベース層の表面に第１導電型ソース層、前記第１導電型ソース層と前記第１導電型ドリフト層との間の前記第１の第２導電型ベース層上にゲート絶縁膜、前記ゲート絶縁膜上にゲート電極、前記第２導電型ドリフト層の表面に第２の第２導電型ベース層、前記ドレイン層に第１の主電極、前記第１導電型ソース層と前記第１および第２の第２導電型ベース層に第２の主電極をそれぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１５】
第１導電型ドレイン層と、該第１導電型ドレイン層上に設けられたベース層とを含む基板を準備する工程と、
前記ベース層の表面の互いに隔てられた複数の第１の領域内に第１導電型不純物をイオン注入し、前記ベース層の表面の前記複数の第１の領域で挟まれた複数の第２の領域内に第２導電型不純物をイオン注入する工程と、
前記複数の第１の領域と前記複数の第２の領域との間の領域を含む複数の第３の領域に複数の溝を形成し、該複数の溝を介して互いに隔たれた、前記第１導電型不純物および前記第２導電型不純物がイオン注入された前記ベース層からなる複数の半導体層を形成する工程と、
前記複数の溝の内部に絶縁膜を形成する工程と、
前記第１導電型不純物および第２導電型不純物を熱処理により前記半導体層内に拡散させ、前記第１導電型不純物が拡散された前記半導体層からなる第１導電型ドリフト層、および前記第２導電型不純物が拡散された前記半導体層からなる第２導電型ドリフト層を形成する工程と、
前記第１導電型ドリフト層の表面に第１の第２導電型ベース層、前記第１の第２導電型ベース層の表面に第１導電型ソース層、前記第１導電型ソース層と前記第１導電型ドリフト層との間の前記第１の第２導電型ベース層上にゲート絶縁膜、前記ゲート絶縁膜上にゲート電極、前記第２導電型ドリフト層の表面に第２の第２導電型ベース層、前記ドレイン層に第１の主電極、前記第１導電型ソース層と前記第１および第２の第２導電型ベース層に第２の主電極をそれぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１６】
第１導電型ドレイン層と、該第１導電型ドレイン層上に設けられた第１のベース層とを含む基板を準備する工程と、
前記第１のベース層の表面の互いに隔てられた複数の第１の領域に第１導電型不純物をイオン注入し、前記第１のベース層の表面の前記複数の第１の領域で挟まれた複数の第２の領域に第２導電型不純物をイオン注入する工程と、
前記第１のベース層上に第２のベース層を形成する工程と、
前記複数の第１の領域上の前記第２のベース層の表面の第１の領域に第１導電型不純物をイオン注入し、前記複数の第２の領域上の前記第２のベース層の表面の第２の領域に第２導電型不純物をイオン注入する工程と、
前記第１のベース層の前記複数の第１の領域と前記複数の第２の領域との間、および前記第２のベース層の前記複数の第１の領域と前記複数の第２の領域との間の領域を含む複数の領域に複数の溝を形成し、前記複数の溝を介して互いに隔たれた、前記第１導電型不純物および前記第２導電型不純物がイオン注入された前記第１および第２のベース層からなる複数の半導体層を形成する工程と、
前記複数の溝の内部に絶縁膜を形成する工程と、
前記第１導電型不純物および第２導電型不純物を熱処理により前記半導体層内に拡散させ、前記第１導電型不純物が拡散された前記半導体層からなる第１導電型ドリフト層、および前記第２導電型不純物が拡散された前記半導体層からなる第２導電型ドリフト層を形成する工程と、
前記第１導電型ドリフト層の表面に第１の第２導電型ベース層、前記第１の第２導電型ベース層の表面に第１導電型ソース層、前記第１導電型ソース層と前記第１導電型ドリフト層との間の前記第１の第２導電型ベース層上にゲート絶縁膜、前記ゲート絶縁膜上にゲート電極、前記第２導電型ドリフト層の表面に第２の第２導電型ベース層、前記ドレイン層に第１の主電極、前記第１導電型ソース層と前記第１および第２の第２導電型ベース層に第２の主電極をそれぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係わり、特に電力用スイッチング素子としてのパワー半導体素子を含む半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化・高性能化の要求を受けて、パワー半導体素子は高耐圧・大電流化とともに、低損失化・高速化・高破壊耐量化に対する性能改善が求められている。パワー半導体素子のなかでも、パワーＭＯＳＦＥＴはその高速スイッチング性能のため、スイッチング電源分野などでキーデバイスとして定着している。
【０００３】
図６３に、従来のパワーＭＯＳＦＥＴの断面図を示す。図中、１０１は低抵抗のｎ型ドレイン層１０１を示しており、ｎ型ドレイン層１０１上に高抵抗のｎ型ベース層１０２が設けられている。ｎ型ベース層１０２の表面にはｐ型ベース層１０３が選択的に形成され、ｐ型ベース層１０３の表面にはｎ型ソース層１０４が選択的に形成されている。ｎ型ソース層１０４とｎ型ベース層１０２との間のｐ型ベース層１０３上には、ゲート絶縁膜１０５を介してゲート電極１０６が設けられている。
【０００４】
そして、ｎ型ドレイン層１０１上にはドレイン電極１０７が設けられ、ｎ型ソース層１０４およびｐ型ベース層１０３上にはソース電極１０８が設けられている。
【０００５】
この種のパワーＭＯＳＦＥＴは、オン状態において、ゲート電極１０６直下のｐ型ベース層１０３の表面にｎチャネルが形成され、ソース・ドレイン間に電子電流が流れるようになる。このように従来のパワーＭＯＳＦＥＴは、多数キャリアデバイスであるため、少数キャリアの蓄積時間が無く、スイッチングが速いという利点がある。
【０００６】
しかしながら、パワーＭＯＳＦＥＴは、伝導度変調を起こさないために、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などのパワー半導体素子と比べると、オン抵抗の点で不利であり、オン抵抗が大きくなり易い。以下、この点についてさらに説明する。
【０００７】
図６４に、図６３の矢視Ａ−Ａ’断面におけるオフ状態における電界強度分布を示す。図６３の従来のパワーＭＯＳＦＥＴの場合、ｎ型ベース層１０２の電界強度Ｅ、距離（幅）ｙおよび不純物濃度Ｎの間には、ｄＥ／ｄｙ＝Ｎ／ε（εはパワーＭＯＳＦＥＴの半導体材料の誘電率）の関係が成り立ち、素子の耐圧（Ｖｂ）はＶｂ＝∫Ｅ・ｄｙとして求められる。すなわち、ｎ型ベース層１０２の電界強度分布の面積が大きいほど、素子の耐圧は高くなる。
【０００８】
なお、素子の耐圧は、実際には、ｎ型ドレイン層１０１およびｐ型ベース層１０３の電界強度分布の面積の影響も受けるが、これらの電界強度分布の面積は、ｎ型ベース層１０２の電界強度分布の面積に比べて十分に小さいので、無視している。
【０００９】
素子の電界強度分布の面積を大きくするには、ｎ型ベース層１０２を厚くするか、もしくはｎ型ベース層１０２の不純物濃度を下げるという手法を取ることになる。しかし、これらの手法は、いずれも、ｎ型ベース層１０２の抵抗を増加させ、オン抵抗を上昇させる。したがって、高耐圧化を進めるほど、オン抵抗は高くなる。
【００１０】
このような欠点を解消するパワーＭＯＳＦＥＴとして、図６５に示す構造のパワーＭＯＳＦＥＴが知られている。このパワーＭＯＳＦＥＴは、高抵抗のｎ型ベース層１０３の代わりに、ピラー状のｎ型ドリフト層１０９とｐ型ドリフト層１１０とが交互に繰り返して配列してなるドリフト層を用いたものである。
【００１１】
この種のパワーＭＯＳＦＥＴの場合、オン抵抗を下げるためにｎ型ドリフト層１０９の不純物濃度を高くしても、オフ時にｎ型ドリフト層１０９／ｐ型ドリフト層１１０の接合から横方向に広がる空乏層により、ブレークダウンが起こる前に、ｎ型ドリフト層１０９およびｐ型ドリフト層１１０が完全空乏化するように設計することで、図６３のパワーＭＯＳＦＥＴと同等の耐圧が得られる。
【００１２】
図６５のパワーＭＯＳＦＥＴの場合、ｎ型ドリフト層１０９のｎ型不純物総量が同じであれば、ｎ型ドリフト層１０９のｎ型不純物濃度によらず耐圧は一定である。したがって、ｎ型ドリフト層１０９のｎ型不純物総量を変えずにｎ型不純物濃度を高くすれば、オン抵抗は下がる。
【００１３】
ｎ型ドリフト層１０９のｎ型不純物濃度を高くするためには、ｎ型ドリフト層１０９の幅を狭くする必要がある。ｎ型ドリフト層１０９は、ｎ型不純物のイオン注入と熱処理を用いて形成されている。そのため、ｎ型ドリフト層１０９の幅が狭くなるほど、熱処理時のｎ型不純物のｐ型ドリフト層１１０への外方拡散の影響が大きくなり、所望通りの高いｎ型不純物濃度を得ることが困難となる。
【００１４】
また、ｐ型ドリフト層１１０は、ｐ型不純物のイオン注入と熱処理を用いて形成される。そのため、ｎ型ドリフト層１０９の幅が狭くなるほど、熱処理時のｐ型不純物のｎ型ドリフト層１０９内への外方拡散の影響が大きくなり、所望通りの高いｎ型不純物濃度を得ることが困難になる。
【００１５】
すなわち、図６５の素子構造はオン抵抗の低減化に有効なものではあるが、ｎ型ドリフト層１０９内の正味のｎ型不純物濃度を高くすることが困難であるために、オン抵抗を十分に低減することは困難であるというのが現状である。
【００１６】
図６６に、図６５のパワーＭＯＳＦＥＴの接合終端領域の構造を示す。図にはダイシングライン領域も示してある。接合終端領域においても、ｎ型ドリフト層１０９とｐ型ドリフト層１１０とが交互に繰り返し形成されているが、セル領域端より所定距離離れた位置からチップ端に至るまでの領域にはｐ型ドリフト層１１０は形成されておらず、ｎ型ドリフト層１０９（ｎ型ベース層）のみが形成されている。
【００１７】
チップ端のｎ型ドリフト層１０９の表面には、高濃度のｎチャネルストッパ層１１１が形成され、ｎチャネルストッパ層１１１上には電極１１２が設けられている。
【００１８】
このような接合終端領域を有するパワーＭＯＳＦＥＴの製造方法について、図６７を参照しながら説明する。
【００１９】
まず、ｎ型ドレイン層１０１を含む基板が準備され（ステップＳ１１）、この基板上にはｎ型ドリフト層１０９およびｐ型ドリフト層１１０が、ｎ型シリコン層のエピタキシャル成長（ステップＳ１２）とｐ型不純物のイオン注入等（ステップＳ１３）との繰り返しによって形成される。
【００２０】
具体的には、上記基板上にｎ型ドリフト層１０９の一部を構成するｎ型シリコン層が所定の厚さだけエピタキシャル成長される（ステップＳ１２）。
【００２１】
次いで、ｐ型ドリフト層１１０の形成領域上に開口部を有するレジストが周知のフォトリソグラフィプロセスを用いて上記ｎ型シリコン層上に形成され、その後上記レジストをマスクにしてｐ型不純物（例えばボロン）が上記ｎ型シリコン層中にイオン注入され、続いて上記ｐ型不純物を活性化するためアニール（活性化アニール）が行われる。その結果、ｐ型ドリフト層１１０の一部を構成するｐ型シリコン層が所定の厚さだけ形成される（ステップＳ１３）。
【００２２】
上記ステップＳ１２，Ｓ１３は、上記ｎ型シリコン層およびｐ型シリコン層が所定の厚さになるまで、すなわち所定の厚さのｎ型ドリフト層１０９およびｐ型ドリフト層１１０が得られるまで繰り返される。このようにして、ｎ型ドレイン層１０１上にｎ型ドリフト層１０９およびｐ型ドリフト層１１０が形成されたウェハが得られる（ステップＳ１４）。
【００２３】
その後、ウェハ表面にＭＯＳＦＥＴ構造が周知のプロセスにより形成され（ステップＳ１５）、最後に、パワーＭＯＳＦＥＴを含むチップがウェハから切り出される。
【００２４】
ここで、パワー半導体素子は同じ耐圧でも電流定格が異なると、必要なｎ型ドリフト層１０９およびｐ型ドリフト層１１０の個数は一般には異なる。したがって、ウェハに作り込まれるパワー半導体素子の耐圧が同じでも電流定格が異なると、チップサイズは一般には異なる。
【００２５】
ｐ型ドリフト層１１０を形成するには、上述したように、ｐ型不純物のイオン注入が用いられるので、電流定格（チップサイズ）毎に異なるイオン注入用のマスクが必要となる。
【００２６】
そのため、ステップＳ１３において、電流定格毎に異なるイオン注入用のマスクを形成する必要があり、そして異なるイオン注入用のマスク毎に異なる露光用のマスクを形成する必要がある。このように同じ耐圧でも電流定格毎に異なるマスクを形成することは、製造コストの上昇の原因となっている。
【００２７】
【発明が解決しようとする課題】
上述の如く、従来のｎ型ドリフト層およびｐ型ドリフト層を用いたパワーＭＯＳＦＥＴは、ｎ型ドリフト層の高濃度化が困難であるために、オン抵抗が十分に下げられていない。
【００２８】
また、この種のパワーＭＯＳＦＥＴのチップ化に際しては、同じ耐圧のものでも電流定格毎に異なるイオン注入用のマスク、露光用のマスクを形成する必要があり、これが製造コスト上昇の原因となっている。
【００２９】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、オン抵抗の低減化、あるいは製造コストの削減化を図れる、第１導電型ドリフト層と第２導電型ドリフト層を用いたパワー半導体素子を含む半導体装置およびその製造方法を提供することにある。
【００３０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００３１】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、パワー半導体素子を含む半導体装置であって、前記パワー半導体素子は、第１導電型ドレイン層と、前記第１導電型ドレイン層に設けられた第１導電型ドリフト層および第２導電型ドリフト層と、第１導電型ドリフト層と第２導電型ドリフト層との間にこれらに接して設けられた絶縁膜と、前記第１導電型ドリフト層の表面にだけに設けられた第１の第２導電型ベース層と、前記第１の第２導電型ベース層の表面に選択的に設けられた第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ドリフト層との間の前記第１の第２導電型ベース層上にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型ドリフト層の表面に設けられた第２の第２導電型ベース層と、前記第１導電型ドレイン層に設けられた第１の主電極と、前記第１導電型ソース層、前記第１の第２導電型ベース層および前記第２の第２導電型ベース層に設けられた第２の主電極とを備えていることを特徴とする。
【００３２】
本発明において、パワー半導体素子を含む半導体装置とは、複数のパワー半導体素子が集まって一つのパワー半導体素子として機能するものや、複数のパワー半導体素子とその駆動回路や保護回路等が一つのチップ上に集積化されたもの（ＩＣ）も含む。
【００３３】
さらに、本発明においては、より具体的には以下のように構成することができる。
【００３４】
（１）前記第１導電型ドリフト層と前記絶縁膜との界面準位密度、前記第２導電型ドリフト層と前記絶縁膜との界面準位密度は、それぞれ１×１０12ｃｍ-2以上である。
【００３５】
（２）前記第１導電型ドリフト層の前記絶縁膜と接した面における表面再結合速度、および前記第２導電型ドリフト層の前記絶縁膜と接した面における表面再結合速度は、それぞれ５×１０3 ｃｍ・ｓ-1以上である。
【００３６】
（３）第１導電型ドリフト層は、オン状態でドリフト電流を流すと共に、オフ状態で空乏化し、第２導電型ドリフト層は、オフ状態で空乏化する。
【００３７】
（４）前記第１導電型ドリフト層、前記第２導電型ドリフト層、またはこれら両層の不純物濃度分布は、前記第１の主電極と前記第２の主電極との間を結ぶ素子の厚さ（深さ）方向において不均一である。
【００３８】
（５）前記第１導電型ドリフト層、前記第２導電型ドリフト層、またはこれら両層の不純物濃度分布は、前記第１導電型ドリフト層と前記第２導電型ドリフト層の表面、あるいは両ドリフト層の所定の深さにおける前記表面と平行な面に導入された不純物の熱拡散によって形成される分布を有する。
【００３９】
（６）前記絶縁膜は、前記第１導電型ドリフト層の側面の全領域、前記第２導電型ドリフト層の側面の全領域、および前記第１導電型ドリフト層に接している。
【００４０】
（７）前記絶縁膜は、前記第１導電型ドリフト層の側面の一部、および前記第２導電型ドリフト層の側面の一部に接している。
【００４１】
（８）前記絶縁膜は、第１導電型ドレイン層が形成されていない方の主表面に達している。
【００４２】
（９）前記ゲート絶縁膜および前記絶縁ゲート電極は、前記第１導電型ドレイン層が形成されていない方の主表面上に形成されたプレーナ型ＭＯＳＦＥＴを構成する。
【００４３】
（１０）前記ゲート絶縁膜および前記絶縁ゲート電極は、前記第１導電型ドリフト層の表面において、前記第２導電型ベース層の深さより深い位置まで達するように形成されたトレンチの内部に形成され、トレンチ型ＭＯＳＦＥＴを構成する。
【００４４】
（１１）前記ゲート絶縁膜および前記絶縁ゲート電極は、前記絶縁膜の表面において、前記第２導電型ベース層の深さより深い位置まで達するように形成されたトレンチの内部に形成され、トレンチ型ＭＯＳＦＥＴを構成する。
【００４５】
（１２）前記絶縁膜の幅は、前記第１導電型ドリフト層の幅より小さい。
【００４６】
（１３）前記第２導電型ドリフト層の幅が、前記第１導電型ドリフト層の幅より小さいことを特徴とする請求項１記載の半導体素子。
【００４７】
（１４）横型パワー半導体素子は、前記第１の主電極および記第２の主電極が同一主面上に形成されてなる横型パワー半導体素子である。
【００４８】
（１５）前記第２導電型ドリフト層内に内蔵された前記半導体素子（以下、内蔵素子という。）は、逆導通ダイオードである。
【００４９】
（１６）前記内蔵素子は、前記第１導電型ドリフト層に形成されたパワーＭＯＳＦＥＴの駆動回路を構成する素子である。
【００５０】
（１７）前記内蔵素子は、前記第１導電型ドリフト層に形成されたパワーＭＯＳＦＥＴの保護回路を構成する素子である。
【００５１】
本発明に係る半導体装置によれば、第１導電型ドリフト層と第２導電型ドリフト層との間にこれらに接して設けられた絶縁膜によって、第１導電型ドリフト層と第２導電型ドリフト層との間における不純物の拡散を抑制できるようになる。これにより、第１導電型ドリフト層の幅を狭くしても、第１導電型ドリフト層の不純物濃度を高くできるようになり、オン抵抗の低減化を図れるようになる。
【００５２】
また、本発明に係る他の半導体装置は、第１導電型ドレイン層と、前記第１導電型ドレイン層に接して設けられた第１導電型ドリフト層と、前記第１導電型ドレイン層および前記第１導電型ドリフト層に接して設けられた第２導電型ドリフト層とが交互に繰り返して配列されてなるドリフト層と、前記ドリフト層内に設けられ、パワー半導体素子を含むセル領域と、前記ドリフト層内に前記セル領域を囲むように設けられ、接合終端構造を含む接合終端領域とを備えていることを特徴とする。
【００５３】
さらに、本発明においては、より具体的には以下のように構成することができる。
【００５４】
（１）前記第１導電型ドリフト層、前記第２導電型ドリフト層、またはこれら両方のドリフト層に接して、第１導電型チャネルストッパ層が設けられている。
【００５５】
（２）前記セル領域内には前記パワー半導体素子が複数設けられ、前記セル領域と前記接合終端領域との合計幅（好ましくはこれらの領域にダイシングライン領域の幅を加えた合計幅）は、前記第１導電型ドリフト層の単位幅と前記第２導電型ドリフト層の単位幅とを合せた繰り返し幅（ピッチ）の整数倍に設定されている。
【００５６】
本発明に係る半導体装置によれば、パワー半導体素子の耐圧が同じであれば、異なる電流定格のものであっても、電流定格毎にイオン注入用のマスク、露光用のマスクを形成する必要が無くなるので、製造コストの削減化を図れるようになる。
【００５７】
また、本発明に係る半導体装置の製造方法は、第１導電型ドレイン層と、該第１導電型ドレイン層上に設けられたベース層とを含む基板を準備する工程と、前記ベース層中に複数の溝を形成し、該複数の溝を介して互いに隔たれた、前記ベース層からなる複数の半導体層を形成する工程と、前記複数の溝の内部に絶縁膜を形成する工程と、前記複数の半導体層について、一つおきにその表面に第１導電型不純物をイオン注入し、残りの前記複数の半導体層の表面に第２導電型不純物をイオン注入する工程と、前記第１導電型不純物および第２導電型不純物を熱処理により前記半導体層内に拡散させ、前記第１導電型不純物が拡散された前記半導体層からなる第１導電型ドリフト層、および前記第２導電型不純物が拡散された前記半導体層からなる第２導電型ドリフト層を形成する工程と、前記第１導電型ドリフト層の表面に第１の第２導電型ベース層、前記第１の第２導電型ベース層の表面に第１導電型ソース層、前記第１導電型ソース層と前記第１導電型ドリフト層との間の前記第１の第２導電型ベース層上にゲート絶縁膜、前記ゲート絶縁膜上にゲート電極、前記第２導電型ドリフト層の表面に第２の第２導電型ベース層、前記ドレイン層に第１の主電極、前記第１導電型ソース層と前記第１および第２の第２導電型ベース層に第２の主電極をそれぞれ形成する工程とを有することを特徴とする。
【００５８】
また、本発明に係る他の半導体装置の製造方法は、第１導電型ドレイン層と、該第１導電型ドレイン層上に設けられたベース層とを含む基板を準備する工程と、前記ベース層の表面の互いに隔てられた複数の第１の領域内に第１導電型不純物をイオン注入し、前記ベース層の表面の前記複数の第１の領域で挟まれた複数の第２の領域内に第２導電型不純物をイオン注入する工程と、前記複数の第１の領域と前記複数の第２の領域との間の領域を含む複数の第３の領域に複数の溝を形成し、該複数の溝を介して互いに隔たれた、前記第１導電型不純物および前記第２導電型不純物がイオン注入された前記ベース層からなる複数の半導体層を形成する工程と、前記複数の溝の内部に絶縁膜を形成する工程と、前記第１導電型不純物および第２導電型不純物を熱処理により前記半導体層内に拡散させ、前記第１導電型不純物が拡散された前記半導体層からなる第１導電型ドリフト層、および前記第２導電型不純物が拡散された前記半導体層からなる第２導電型ドリフト層を形成する工程と、前記第１導電型ドリフト層の表面に第１の第２導電型ベース層、前記第１の第２導電型ベース層の表面に第１導電型ソース層、前記第１導電型ソース層と前記第１導電型ドリフト層との間の前記第１の第２導電型ベース層上にゲート絶縁膜、前記ゲート絶縁膜上にゲート電極、前記第２導電型ドリフト層の表面に第２の第２導電型ベース層、前記ドレイン層に第１の主電極、前記第１導電型ソース層と前記第１および第２の第２導電型ベース層に第２の主電極をそれぞれ形成する工程とを有することを特徴とする。
【００５９】
これらの本発明に係る半導体装置の製造方法によれば、熱処理により不純物を半導体層内に拡散させ、第１導電型ドリフト層と第２導電型ドリフト層を形成する際に、隣り合う半導体層間における不純物の拡散を溝内に形成した絶縁膜によって抑制でき、第１導電型ドリフト層と第２導電型ドリフト層との間における不純物の拡散を抑制できるようになる。これにより、第１導電型ドリフト層の幅を狭くしても、第１導電型ドリフト層の不純物濃度を高くできるようになり、オン抵抗の低減化を図れるようになる。
【００６０】
また、本発明に係る他の半導体装置の製造方法は、第１導電型ドレイン層と、該第１導電型ドレイン層上に設けられた第１のベース層とを含む基板を準備する工程と、前記第１のベース層の表面の互いに隔てられた複数の第１の領域に第１導電型不純物をイオン注入し、前記第１のベース層の表面の前記複数の第１の領域で挟まれた複数の第２の領域に第２導電型不純物をイオン注入する工程と、前記第１のベース層上に第２のベース層を形成する工程と、前記複数の第１の領域上の前記第２のベース層の表面の第１の領域に第１導電型不純物をイオン注入し、前記複数の第２の領域上の前記第２のベース層の表面の第２の領域に第２導電型不純物をイオン注入する工程と、前記第１のベース層の前記複数の第１の領域と前記複数の第２の領域との間、および前記第２のベース層の前記複数の第１の領域と前記複数の第２の領域との間の領域を含む複数の領域に複数の溝を形成し、前記複数の溝を介して互いに隔たれた、前記第１導電型不純物および前記第２導電型不純物がイオン注入された前記第１および第２のベース層からなる複数の半導体層を形成する工程と、前記複数の溝の内部に絶縁膜を形成する工程と、前記第１導電型不純物および第２導電型不純物を熱処理により前記半導体層内に拡散させ、前記第１導電型不純物が拡散された前記半導体層からなる第１導電型ドリフト層、および前記第２導電型不純物が拡散された前記半導体層からなる第２導電型ドリフト層を形成する工程と、前記第１導電型ドリフト層の表面に第１の第２導電型ベース層、前記第１の第２導電型ベース層の表面に第１導電型ソース層、前記第１導電型ソース層と前記第１導電型ドリフト層との間の前記第１の第２導電型ベース層上にゲート絶縁膜、前記ゲート絶縁膜上にゲート電極、前記第２導電型ドリフト層の表面に第２の第２導電型ベース層、前記ドレイン層に第１の主電極、前記第１導電型ソース層と前記第１および第２の第２導電型ベース層に第２の主電極をそれぞれ形成する工程とを有することを特徴とする。
【００６１】
本発明に係る他の半導体装置の製造方法によれば、上記本発明に係る半導体装置の製造方法と同様の作用効果が得られる他に、厚い第１導電型ドリフト層および第２導電型ドリフト層を容易に形成できるようになる。
【００６３】
さらに、本発明においては、より具体的には以下のように構成することができる。
【００６４】
（１）前記ドリフト層を形成する工程は、前記第１導電型ドリフト層上に形成された第１導電型半導体層の全領域に亙って、複数の第２導電型ドリフト層を選択的に形成する工程を含む。複数の第２導電型ドリフト層が形成されずに残った第１導電型半導体層が複数の第１導電型ドリフト層となる。
【００６５】
（２）前記ドリフト層を形成する工程は、第１導電型不純物を含む第１導電型半導体層をエピタキシャル成長させる工程と、この第１導電型半導体層の表面の複数の領域に第２導電型不純物を選択的にイオン注入する工程とからなる一連の工程を複数回繰り返す工程と、前記第１導電型不純物および第２導電型不純物を第１導電型半導体層中に拡散するための熱処理工程とを含む。
【００６６】
本発明に係る他の半導体装置の製造方法によれば、パワー半導体素子の耐圧が同じであれば、異なる電流定格のものであっても、電流定格毎にイオン注入用のマスク、露光用のマスクを形成する必要が無くなるので、製造コストの削減化を図れるようになる。
【００６７】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００６８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。なお、以下の全ての実施形態では第１導電型としてｎ型、第２導電型としてｐ型を用いている。
【００６９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【００７０】
図中、１は高不純物濃度（低抵抗）のｎ型ドレイン層を示しており、ｎ型ドレイン層１上には、ピラー状のｎ型ドリフト層２とバリア絶縁膜３とｐ型ドリフト層４とが交互に繰り返して配列されている。ｎ型ドリフト層２、バリア絶縁膜３およびｐ型ドリフト層４は、ｎ型ドレイン層１に接している。
【００７１】
ｎ型ドリフト層２の幅および不純物濃度の代表的な値は、例えば、幅が５μｍの場合で不純物濃度が４×１０15ｃｍ-3、幅が１μｍの場合で不純物濃度が２×１０16ｃｍ-3である。ｐ型ドリフト層４の幅および不純物濃度の代表的な値は、ｎ型ドリフト層２のそれらと同じである。
【００７２】
ｎ型ドリフト層２の表面には第１のｐ型ベース層５が選択的に設けられ、第１のｐ型ベース層５の表面には高不純物濃度のｎ型ソース層６が選択的に設けられている。第１のｐ型ベース層５はバリア絶縁膜３に接している。
【００７３】
ｎ型ソース層６とｎ型ドリフト層２との間の第１のｐ型ベース層５上には、ゲート絶縁膜（第１のゲート絶縁膜）７を介してゲート電極８が設けられている。これらのｎ型ソース層６、第１のｐ型ベース層５、ｎ型ドリフト層２、ゲート絶縁膜７およびゲート電極８により、ゲート電極８直下の第１のｐ型ベース層５の表面をチャネル領域とする電子注入用のｎチャネルＭＯＳＦＥＴが構成されている。
【００７４】
一方、ｐ型ドリフト層４の表面全体にはｐ型ドリフト層４よりも高不純物濃度の第２のｐ型ベース層９が設けられている。第２のｐ型ベース層９はその両側のバリア絶縁膜３と接している。そして、ｎ型ドレイン層１上にはドレイン電極１０（第１の主電極）が設けられ、第１のｐ型ベース層５、ｎ型ソース層６および第２のｐ型ベース層９上にはソース電極１１（第２の主電極）が設けられている。
【００７５】
図１では、第１のｐ型ベース層５およびｎ型ソース層６に設けられたソース電極１１と、第２のｐ型ベース層９上に設けられたソース電極１１とはそれぞれ別の電極として形成されているが、配線Ｗを介して電気的には接続されている。
【００７６】
本実施形態において高耐圧が得られる理由は、以下の通りである。図２に、オフ状態初期の素子内の空乏層の広がりを示す。より詳細には以下の通りである。本実施形態のパワーＭＯＳＦＥＴは３００Ｖの電源が用いられた装置のスイッチング素子として使用され、ドレイン電極１０およびソース電極１１はそれぞれ上記電源のプラス端子およびマイナス端子側に接続されている。
【００７７】
そして、上記電源をオンにし、ゲート電極８にしきい値電圧Ｖth以上の電圧が印加されたオン状態（ソース・ドレイン間の電圧Ｖdsは１〜５Ｖ程度）から、上記電源がオンのままでゲート電極８にしきい値電圧Ｖthよりも低い電圧を印加してオフ状態に切り替える。このオフ状態の初期（電圧Ｖdsの上昇値が５０Ｖ程度以下の期間）の素子内の空乏層の広がりが図２に示されている。図中、空乏層は点線で示されている。
【００７８】
電源が３００Ｖの場合、装置中の周辺回路の寄生インダクタの影響によって電圧Ｖdsは一時的に６００Ｖ程度まで上昇することがある。よって、電源が３００Ｖの場合、オフ状態で通常６００Ｖ程度の耐圧が求められる。
【００７９】
図の線分Ａ−Ａ’で示されるように、オフ状態初期においては、ｎ型ドリフト層２と第１のｐ型ベース層５との境界、ｎ型ドリフト層２とｐ型ドリフト層４との間に介在するバリア絶縁膜３、およびｐ型ドリフト層４とｎ型ドレイン層１との境界を接合面として、空乏層は広がり始める。すなわち、ｎ型ドリフト層２とｐ型ドリフト層４との間にバリア絶縁膜３が介在しても、オフ状態初期の空乏層の広がり方はバリア絶縁膜３がない場合のそれと同様である。
【００８０】
図３に、素子に静耐圧相当の電圧が印加されたときの電位分布（等電位線）、図４に図３の矢視Ｂ−Ｂ’断面における阻止状態での電界強度分布、図５に図３の矢視Ｃ−Ｃ’断面における阻止状態での電界強度分布をそれぞれ示す。図３において等電位線は点線で示してある。
【００８１】
図４から、本実施形態の場合、ｎ型ドリフト層２、バリア絶縁膜３およびｐ型ドリフト層４の三つに電圧が分担される。
【００８２】
一方、図６５の従来のパワーＭＯＳＦＥＴの場合、ｎ型ドリフト層１０９およびｐ型ドリフト層１１０の二つにしか電圧は分担されない。
【００８３】
このように本実施形態によれば、図６５の従来のパワーＭＯＳＦＥＴには無いバリア絶縁膜３に電圧の一部を分担させることができ、これにより耐圧の向上を図れるようになる。
【００８４】
また、本実施形態の場合、オフ状態、あるいは静耐圧相当の電圧が印加された状態において、ｎ型ドリフト層２とバリア絶縁膜３との境界、およびｐ型ドリフト層４とバリア絶縁膜３の境界から横方向に広がる空乏層が、素子がブレークダウンする前に、ｎ型ドリフト層２とｐ型ドリフト層４とが完全空乏化するように、ｎ型ドリフト層２およびｐ型ドリフト層４のパラメータ（例えば、不純物濃度、幅）が選ばれている。
【００８５】
その結果、ｎ型ドリフト層２およびｐ型ドリフト層４の縦方向に関しては、図５に示すようにｎ型ドリフト層２内にはあたかもｎ不純物濃度が低いかのような一定の電界が形成される。これにより、図６４の従来の電界強度分布に比べて、ｎ型ドリフト層２（図６４のｎ型ベース層１０２に相当）の電界強度分布の面積を大きくでき、耐圧の向上を図れるようになる。
【００８６】
このように本実施形態によれば、バリア絶縁膜３で電圧の一部を分担できること、ｎ型ドリフト層２の電界強度分布をフラットにでき、その面積を大きくできることの相乗効果により、耐圧を十分に改善でき、高耐圧が得られるようになる。
【００８７】
次に、本実施形態で低オン抵抗が得られる理由について説明する。図６に、オン状態（導通状態）のキャリア（電子ｅ-）の流れを模式的に示す。
【００８８】
上述のように、素子がブレークダウンする前に、ｎ型ドリフト層２とｐ型ドリフト層４とが横方向から広がる空乏層によって完全空乏化するように、ｎ型ドリフト層２およびｐ型ドリフト層４のパラメータが選ばれている。
【００８９】
具体的には、上述したように、ｎ型ドリフト層２のｎ型不純物濃度は例えば４×１０15ｃｍ-3あるいは２×１０16という高い値に設定される。すなわち、ｎ型ドリフト層２のｎ型不純物濃度は、上記完全空乏化が実現される範囲内においていくらでも高くでき、そして、その値は上記数値のように従来のパワーＭＯＳＦＥＴ（図６５）では耐圧の関係からは取り得ない大きな値に設定できる。この点について以下さらに説明する。
【００９０】
従来のパワーＭＯＳＦＥＴにおけるｎ型ドリフト層の不純物濃度Ｎn-と耐圧Ｖbとの関係は次式で表される。
【００９１】
Ｖb＝Ｅmax×Ｌdrift−ｑ×Ｎn-×(Ｌdrift2 )／（２×ε）
Ｅmax：MOSFETの半導体材料の絶縁破壊電界（Siでは約2×105[V/cm]）
Ｌdrift：ｎ型ドリフト層の厚さ
ｑ：素電荷量（１．６０２１９×１０-19［Ｃ］）
Ｎn-：ｎ型ドリフト層のｎ型不純物濃度[ｃｍ-3]
ε：MOSFETの半導体材料の誘電率（Siでは1.04×10-12[F/cm]）
本実施形態では、ｎ型ドリフト層２のｎ型不純物濃度（Ｎdrift）は、従来のMOSFETのＮn-よりも高くできることから、
Ｎdrift＞２×ε×（Ｅmax×Ｌdrift−Ｖｂ）／（ｑ×Ｌdrift2 ）の不等式が得られる。
【００９２】
２×ε×（Ｅmax×Ｌdrift−Ｖｂ）／（ｑ×Ｌdrift2 ）の値は、絶縁破壊が起こらない範囲で実現可能な、従来のＭＯＳＦＥＴのｎ型ドリフト層の最大不純物濃度（臨界値）である。本実施形態によれば、従来のパワーＭＯＳＦＥＴの臨界値を越える高不純物濃度のｎ型ドリフト層２を有するパワーＭＯＳＦＥＴを実現できる。
【００９３】
このように、ｎ型ドリフト層２のｎ型不純物濃度を高くできることにより、オン抵抗の低減化を図れる。したがって、本実施形態によれば、高耐圧化と低オン抵抗化の両立が実現される。
【００９４】
ここで、耐圧は、相等しいｎ型ドリフト層２及びｐ型ドリフト層３内の不純物総量と両ドリフト層の厚さ（ドリフト長）とによって決まるので、高耐圧化を進める場合、単にドリフト長を耐圧に比例させて長くすれば良く、オン抵抗は耐圧の１乗に比例する（図７）。これに対して、従来のＭＯＳＦＥＴで高耐圧化を進める場合は、不純物濃度を下げ且つドリフト長も長くしなければならないので、オン抵抗は耐圧の約２．５乗に比例する（図７）。よって、耐圧が高くなればなるほど、本実施形態におけるオン抵抗の低減効果は大きくなる。
【００９５】
ここで、耐圧を固定して（ｎ型不純物の総量を固定して）ｎ型ドリフト層２の幅の微細化を進めた場合、ｎ型ドリフト層２の幅が狭いほど、ｎ型ドリフト層２のｎ型不純物濃度は高くできる。したがって、耐圧を固定して、ｎ型ドリフト層２の幅の微細化を進めた場合、ｎ型ドリフト層２の幅が狭くなればなるほど低オン抵抗化の効果は大きくなる。言い換えれば、同じ耐圧であれば、従来よりもオン抵抗を低くできる。
【００９６】
また、本実施形態の素子構造は、後述する製造方法を用いることにより、ｎ型ドリフト層２の幅を容易に微細化することができる。したがって、ｎ型ドリフト層２の幅を狭くし、ｎ型ドリフト層２のｎ型不純物濃度を高くすることで、オン抵抗の低減化を図ることは容易に実現できる。
【００９７】
さらに、本実施形態の素子構造の場合、オン状態では、素子のドレイン電圧に応じて、ｎ型ドリフト層２とｐ型ドリフト層４との間に数Ｖ程度の逆バイアス電圧が印加される。例えば、ソース電圧が０Ｖ、ドレイン電圧が５Ｖの場合、ｎ型ドリフト層２とｐ型ドリフト層４との間に２〜３Ｖ程度の逆バイアス電圧が印加される。
【００９８】
ここで、バリア絶縁膜３がない場合を想定すると、上記逆バイアス電圧によりｎ型ドリフト層２とｐ型ドリフト層４との境界から左右の横方向にそれぞれ幅１μｍ程度の空乏層が広がり、合計で幅２μｍ程度の空乏層が生じる。その結果、ｎ型ドリフト層２の実効的な幅が縮小してしまう。
【００９９】
これに対して本実施形態の場合、オン状態での逆バイアス電圧の大部分がバリア絶縁膜３にかかるため、ｎ型ドリフト層２内には空乏層がほとんど広がらず、ｎ型ドリフト層２の幅のほぼ全面に亙って電子が流れる。このような機構もオン抵抗の低減化を図れる理由の一つである。
【０１００】
図７は、本実施形態（第１の実施形態）のパワーＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴ（図６３）の耐圧−オン抵抗特性を示す図である。素子の材料はＳｉである。図７から、本実施形態のパワーＭＯＳＦＥＴは、耐圧が２００Ｖ以上の高耐圧領域において、顕著な低オン抵抗化の効果が得られることが分かる。
【０１０１】
本実施形態では、素子の材料としてＳｉを用いたパワーＭＯＳＦＥＴを例にとって説明したが、最大破壊電界強度がＳｉより大きいＳｉＣを材料に用いた場合などでも同様の効果が得られる。
【０１０２】
（第２の実施形態）
図８は、本発明の第２の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。なお、以下の図において、前出した図と対応する部分には前出した図と同一符号を付してあり、詳細な説明は省略する。
【０１０３】
本実施形態が第１の実施形態と異なる点は、ｎ型ドリフト層２とバリア絶縁膜３との界面準位密度、およびｐ型ドリフト層４とバリア絶縁膜３との界面準位密度が、それぞれ所定値以上に設定されていることにある。具体的には、１×１０11ｃｍ-2以上に設定されている。好ましくは１×１０12ｃｍ-2以上に設定するとよい。図８において、１２は界面準位などが原因となって生じる再結合中心を示している。再結合中心１２は、例えば、ｎ型ドリフト層２／バリア絶縁膜３／ｐ型ドリフト層４の形成工程で行われるＲＩＥ（Reactive Ion Etching）で形成される。具体的には第４の実施形態で説明する。
【０１０４】
また、本実施形態が第１の実施形態と異なる点について、界面準位密度の観点からではなく、再結合中心１２からの観点から述べると、以下の通りである。
【０１０５】
すなわち、ｎ型ドリフト層２のバリア絶縁膜３と接した面における表面再結合速度、およびｐ型ドリフト層４のバリア絶縁膜３と接した面における表面再結合速度は、それぞれ所定値以上に設定されている。具体的には、１×１０3 ｃｍ・ｓ-1以上に設定されている。好ましくは、５×１０3 ｃｍ・ｓ-1以上に設定するとよい。
【０１０６】
本発明者等の検討によれば、界面準位密度や表面再結合速度を所定値以上に設定することにより、パワーＭＯＳＦＥＴを逆導通ダイオードのモードで用いた場合、このダイオードがオン状態からオフ状態に切り替わる逆回復時に、ｐ型ドリフト層４内のキャリアを速やかに消滅させることができ、これにより第２のｐ型ベース層９とｐ型ドリフト層４とｎ型ドレイン層１とにより構成された素子内に内蔵されている逆導通ダイオードの逆回復電流を効果的に低減でき、逆回復時間を短縮できることが明らかになった。
【０１０７】
第２のｐ型ベース層９とｐ型ドリフト層４とｎ型ドレイン層１は、例えばパワーＭＯＳＦＥＴによりＨブリッジ、コンバータ等を構成する際に、逆導通ダイオードとして機能する。
【０１０８】
（第３の実施形態）
図９は、本発明の第３の実施形態に係る縦型のパワーＭＯＳＦＥＴのｎ型ドレイン層１、ｎ型ドリフト層２、ｐ型ドリフト層４およびｐ型ベース層５内のｎ型およびｐ型の不純物濃度分布（以下、単にｎ型およびｐ型の不純物濃度という。）を示す図である。
【０１０９】
図９において、実線は図３の矢視Ｃ−Ｃ’およびＤ−Ｄ’の断面におけるｎ型不純物の濃度分布、破線は図３の矢視Ｃ−Ｃ’およびＤ−Ｄ’の断面におけるｐ型不純物の濃度分布を示している（不純物濃度分布を示す他の図においても同様）。
【０１１０】
本実施形態では、ｎ型ドリフト層２およびｐ型ドリフト層４のそれぞれの正味の不純物濃度分布（カウンタードープにより互いに打ち消し合っているｎ型およびｐ型不純物を除いた、ｎ型およびｐ型不純物の濃度分布）が、素子の厚さ（深さ）方向に対して一定に形成されている。これにより、素子の厚さ方向で電界強度も一定に保たれ、高耐圧が安定して得られる。
【０１１１】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る縦型のパワーＭＯＳＦＥＴのｎ型およびｐ型の不純物濃度分布を示す図である。
【０１１２】
本実施形態では、ｎ型ドリフト層２およびｐ型ドリフト層４のそれぞれの正味の不純物濃度分布が、ｎ型ドリフト層２およびｐ型ドリフト層４の表面にそれぞれ導入されたｎ型不純物（例えばリン）およびｐ型不純物（例えばボロン）の熱拡散によって形成される分布を有している。
【０１１３】
これにより、簡易な製造方法によりｎ型ドリフト層２およびｐ型ドリフト層４を作製することが可能となる。また、ゲート電極８が形成される素子表面側からｎ型およびｐ型不純物のイオン注入を行うことにより、深い位置に注入されたｎ型不純物、すなわちｎ型ドレイン層１近傍のｎ型およびｐ型ドリフト層２，４のｎ型不純物の濃度を低くできる。これにより、オフ状態時に、ｎ型ドレイン層１近傍のｎ型およびｐ型ドリフト層２，４の局所的電界強度が弱められるので、高耐圧が安定して得られる。
【０１１４】
図１１は、図１０の不純物濃度分布を有するパワーＭＯＳＦＥＴの製造工程を示す断面図である。
【０１１５】
まず、図１１（ａ）に示すように、高濃度のｎ型ドレイン層１と、ｎ型ドレイン層１上に設けられた低濃度（高抵抗）のｎ型ベース層１３とを含む基板を準備する。ｎ型ベース層１３の不純物濃度は、例えば１×１０14ｃｍ-3である。
【０１１６】
次いで、図１１（ｂ）に示すように、ｎ型ベース層１３にｎ型ドレイン層１の表面に達する複数のトレンチ１４を形成する。
【０１１７】
ここで、トレンチ１４を例えばＲＩＥ（Reactive Ion Etching）プロセスにより形成すれば、例えば使用するエッチングガスの種類を適当に選ぶことにより、トレンチ１４の側壁の表面状態を制御でき、これによりトレンチ１４の側壁に前述した所定値以上の界面準位密度や表面再結合速度を実現するために必要な密度の再結合中心１２を形成することが可能となる。ＲＩＥプロセス以外のドライエッチングプロセスや、ウエットプロセス等の他の界面処理のよっても高密度の再結合中心１２を形成することも可能である。
【０１１８】
なお、トレンチ１４の底は必ずしもｎ型ドレイン層１の表面に達している必要はない。トレンチ１４の底がｎ型ドレイン層１の表面に達していないパワーＭＯＳＦＥＴの実施形態は後で説明する。
【０１１９】
次いで、図１１（ｃ）に示すように、トレンチ１４の内部にバリア絶縁膜３を形成する。具体的には、トレンチ１４の内部を埋め込むように、バリア絶縁膜３を全面に堆積し、その後、トレンチ１４の外部のバリア絶縁膜３を例えばＣＭＰ（Chemical Mechanical Polishing）プロセスにより除去する。バリア絶縁膜３は、例えば熱酸化膜、ＣＶＤ酸化膜等の酸化膜（ＳｉＯ2 膜）である。これらの酸化膜の代わりに窒化膜（Ｓｉ3 Ｎ4 膜）等の他の絶縁材料からなる絶縁膜も使用可能である。
【０１２０】
次いで、図１１（ｄ）に示すように、ｎ型ドリフト層２となる領域のｎ型ベース層１３の表面を図示しないマスクで覆った状態で、リン等のｎ型不純物１５をｎ型ベース層１３の表面にイオン注入し、その後上記マスクを除去し、ｐ型ドリフト層４となる領域のｎ型ベース層１３の表面を図示しないマスクで覆った状態で、ボロン等のｐ型不純物１６をイオン注入する。その後、ｐ型不純物１６のイオン注入に使用したマスクを除去する。
【０１２１】
なお、先にｐ型不純物１６をイオン注入し、その後ｎ型不純物１５をイオン注入しても構わない。また、上記マスクの材料は、例えばフォトレジストである。さらに、上記マスクをバリア絶縁膜３の一部または全てを覆うように形成しても良い。
【０１２２】
次いで、ｎ型不純物１５およびｐ型不純物１６の活性化アニールを行い、その後、ｎ型不純物１５およびｐ型不純物１６を熱処理によりｎ型ベース層１３中にドライブイン拡散させることにより、図１０に示した不純物濃度分布を有するｎ型ドリフト層２およびｐ型ドリフト層４が得られる（図１１（ｅ））。
【０１２３】
以上の工程の後、ｎ型ドリフト層２の表面に第１のｐ型ベース層５、ｎ型ソース層６、ゲート絶縁膜７およびゲート電極８を形成する工程、ｐ型ドリフト層４の表面に第２のｐ型ベース層９を形成する工程、ドレイン電極１０およびソース電極１１を形成する工程等の周知の工程を経て、本実施例形態のパワーＭＯＳＦＥＴが得られる。
【０１２４】
このような方法によれば、ｎ型不純物１５およびｐ型不純物１６がｎ型ベース層１３中にドライブイン拡散される際に、バリア絶縁膜３がｎ型不純物１５およびｐ型不純物１６の横方向拡散に対するバリア（障壁）として作用する。
【０１２５】
これにより、ｎ型不純物１５およびｐ型不純物１６はそれぞれｎ型ドリフト層２およびｐ型ドリフト層４の厚さ（深さ）方向に効率良く拡散される。
【０１２６】
さらに、ｎ型ドリフト層２中のｎ型不純物１５はｐ型ドリフト層４中には染み出ず、同様にｐ型ドリフト層４中のｐ型不純物１６はｎ型ドリフト層２中には染み出さない。これにより、ｎ型ドリフト層２の幅を容易に微細化することができ、ｎ型ドリフト層２のｎ型不純物濃度を高められるので、低オン抵抗のパワーＭＯＳＦＥＴが実現される。ｐ型ドリフト層４もｎ型ドリフト層２と同様に微細化されるので、素子全体も容易に微細化することができる。
【０１２７】
上述したｎ型ドリフト層２とｐ型ドリフト層４の形成工程は、トレンチ１４の形成工程、バリア絶縁膜３の形成工程、ｎ型およびｐ型不純物１５，１６のイオン注入工程、ドライブイン拡散工程の順で行われたが、この順序に限るものではなく、例えば、図１２に示すような順序によってもｎ型ドリフト層２とｐ型ドリフト層４を形成することができる。
【０１２８】
すなわち、ｎ型ドレイン層１とその上に設けられたｎ型ベース層１３とを含む基板を準備し（図１２（ａ））、次いでｎ型ベース層１３の表面の複数の第１の領域にｎ型不純物１５を、複数の第２の領域にｐ型不純物１６をそれぞれ選択的にイオン注入し（図１２（ｂ））、その後ｎ型およびｐ型不純物１５，１６の活性化アニールを行ってから、複数の第１の領域と複数の第２の領域との間の領域を含む複数の第３の領域のｎ型ベース層１３中に複数のトレンチ１４を形成し（図１２（ｃ））、次いで複数のトレンチ１４の内部にバリア絶縁膜３を形成し（図１２（ｄ））、そしてｎ型およびｐ型不純物１５，１６を熱処理によりｎ型ベース層１３中にドライブイン拡散させる（図１２（ｅ））。
【０１２９】
（第５の実施形態）
図１３は、本発明の第５の実施形態に係る縦型のパワーＭＯＳＦＥＴのｎ型およびｐ型の不純物濃度分布を示す図である。
【０１３０】
本実施形態では、ｎ型ドリフト層２の正味のｎ型不純物濃度分布が素子の厚さ（深さ）方向に対して一定の分布を有し、ｐ型ドリフト層４の正味のｐ型不純物濃度がｐ型ドリフト層４の表面に導入されたｐ型不純物の熱拡散によって形成される分布を有している。
【０１３１】
これにより、ｎ型ドレイン層１上にｎ型ドリフト層２が形成された基板（ウェハ）をあらかじめ準備し、ｐ型ドリフト層４のみを後から形成すれば良く、具体的には例えば図１１に示した製造工程において、最初に準備するｎ型ベース層１３の代りに、例えば１×１０15ｃｍ-3以上のｎ型不純物濃度を有するｎ型ドリフト層２そのものを形成した基板を準備し、その後のイオン注入工程はｐ型不純物１６についてのみ行えば良い。
【０１３２】
したがって、本実施形態によれば、ｎ型ドリフト層２およびｐ型ドリフト層４を最初から形成する場合に比べて、プロセスがいっそう簡略化される。
【０１３３】
なお、本実施形態とは逆に、ｐ型ドリフト層４の正味のｐ型不純物濃度分布が素子の厚さ（深さ）方向に対して一定の分布を有し、ｎ型ドリフト層２の正味のｎ型不純物濃度がｎ型ドリフト層２の表面に導入されたｎ型不純物の熱拡散によって形成される分布を有していても構わない。
【０１３４】
この場合、ｎ型ドレイン層１上にｐ型ドリフト層４が形成された基板（ウェハ）をあらかじめ準備し、ｎ型ドリフト層２のみを後から形成すれば良く、具体的には例えば図１１に示した製造工程において、最初に準備するｎ型ベース層１３の代りに、例えば１×１０15ｃｍ-3以上のｐ型不純物濃度を有するｐ型ドリフト層４そのものを形成した基板を準備し、その後のイオン注入工程はｎ型不純物１５についてのみ行えば良い。
【０１３５】
（第６の実施形態）
図１４は、本発明の第６の実施形態に係る縦型のパワーＭＯＳＦＥＴのｎ型およびｐ型の不純物濃度分布を示す図である。
【０１３６】
本実施形態では、ｎ型ドリフト層２のｎ型不純物濃度分布は、ｎ型ドリフト層２の上面およびそれに平行な所定深さの面にそれぞれ導入されたｎ型不純物の熱拡散により形成される分布を有し、同様に、ｐ型ドリフト層４のｐ型不純物濃度分布は、ｐ型ドリフト層４の上面およびそれに平行な所定深さの面に導入されたｐ型不純物の熱拡散により形成される分布を有している。
【０１３７】
なお、ｎ型ドリフト層２およびｐ型ドリフト層４の一方の不純物濃度分布が、図１４に示すような不純物濃度分布であっても構わない
図１５は、図１４の不純物濃度分布を有するパワーＭＯＳＦＥＴの製造工程を示す断面図である。
【０１３８】
まず、図１５（ａ）に示すように、高濃度のｎ型ドレイン層１と、ｎ型ドレイン層１上に設けられた低濃度（高抵抗）のｎ型ベース層１７とを含む基板を準備する。ｎ型ベース層１７の不純物濃度は、例えば１×１０14ｃｍ-3である。
【０１３９】
次いで、図１５（ｂ）に示すように、ｎ型ドリフト層となる領域のｎ型ベース層１７の表面を図示しないマスクで覆った状態で、ｎ型不純物１５をｎ型ベース層１３の表面の複数の領域Ａ１にイオン注入し、その後上記マスクを除去し、ｐ型ドリフト層となる領域のｎ型ベース層１７の表面を図示しないマスクで覆った状態で、ｐ型不純物１６をｎ型ベース層１３の複数の領域Ａ２にイオン注入する。その後、ｐ型不純物１６のイオン注入に使用したマスクを除去する。
【０１４０】
次いで、図１５（ｃ）に示すように、ｎ型ベース層１７上に新たに別のｎ型ベース層１８をエピタキシャル成長させる。
【０１４１】
次いで、図１５（ｄ）に示すように、ｎ型ドリフト層となる領域のｎ型ベース層１８の表面を図示しないマスクで覆った状態で、ｎ型不純物１５をｎ型ベース層１８の表面の複数の領域Ａ３にイオン注入し、その後上記マスクを除去し、ｐ型ドリフト層となる領域のｎ型ベース層１８の表面を図示しないマスクで覆った状態で、ｐ型不純物１６をｎ型ベース層１８の表面の複数の領域Ａ４にイオン注入する。その後、ｐ型不純物１６のイオン注入に使用したマスクを除去する。
【０１４２】
次いで、ｎ型不純物１５およびｐ型不純物１６の活性化アニールを行い、その後図１５（ｅ）に示すように、複数の領域Ａ１と複数の領域Ａ２との間、および複数の領域Ａ３と複数の領域Ａ４との間の領域を含むｎ型ベース層１７，１８の複数の領域にｎ型ドレイン層１の表面に達する複数のトレンチ１４を形成する。
【０１４３】
ここで、トレンチ１４の側壁に第４の実施形態等で説明した高密度の再結合中心１２を形成しても構わないし、またトレンチ１４の底はトレンチ１４の場合と同様に必ずしもｎ型ドレイン層１の表面に達している必要はない。
【０１４４】
次いで、図１５（ｆ）に示すように、トレンチ１４の内部にバリア絶縁膜３を形成する。
【０１４５】
次いで、ｎ型不純物１５とｐ型不純物１６を熱処理によりｎ型ベース層１７，１８中にドライブイン拡散することにより、図１４に示した不純物濃度分布を有するｎ型ドリフト層２とｐ型ドリフト層４が得られる（図１５（ｇ）。
【０１４６】
以上の工程の後、ｎ型ドリフト層２の表面に第１のｐ型ベース層５、ｎ型ソース層６、ゲート絶縁膜７およびゲート電極８を形成する工程、ｐ型ドリフト層４の表面に第２のｐ型ベース層９を形成する工程、ドレイン電極１０およびソース電極１１を形成する工程等の周知の工程を経て、本実施例形態のパワーＭＯＳＦＥＴが得られる。
【０１４７】
このような方法によれば、第４の実施形態と同様の効果が得られるのに加えて、ｎ型ドリフト層２とｐ型ドリフト層４の厚さが厚い場合でも、プロセスを複雑あるいは困難にすることなく、フラット（均一）に近い不純物分布を有する微細な（幅が狭い）ｎ型およびｐ型ドリフト層２，４を形成できるようになる。
【０１４８】
本実施形態では、ｎ型ドリフト層２およびｐ型ドリフト層４となるｎ型ベース層の形成工程と、ｎ型およびｐ型不純物１５，１６のイオン注入工程と、ｎ型およびｐ型不純物１５，１６の活性化のためのアニール工程とからなる一連の工程を２回行ったが、３回以上行っても良い。要は、上記一連の工程の回数は、形成するべきドリフト層２，４の厚さに応じて適宜決めれば良い。
【０１４９】
（第７の実施形態）
図１６は、本発明の第７の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０１５０】
本実施形態が第１の実施形態と異なる点は、ゲート絶縁膜７およびゲート電極８が、バリア絶縁膜３を跨ぐ形で、ｎ型ドリフト層２およびｐ型ドリフト層４上に形成されているとともに、第１および第２のｐ型ベース層５，９がバリア絶縁膜３に接しないようにそれぞれｎ型ドリフト層２およびｐ型ドリフト層４の表面に選択的に形成されていることにある。
【０１５１】
これにより、第１および第２のｐ型ベース層５，９は、ゲート電極８をイオン注入用のマスクとするイオン注入を用いたセルフアラインプロセスにより形成できる。したがって、素子表面のＭＯＳＦＥＴ構造は、複雑なプロセスを用いずに簡単に形成できる。
【０１５２】
（第８の実施形態）
図１７は、本発明の第８の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０１５３】
本実施形態が第１の実施形態と異なる点は、一つのｎ型ドリフト層２に一つのＭＯＳＦＥＴ構造が形成されていることにある。
【０１５４】
そのために、ゲート絶縁膜７およびゲート電極８が、バリア絶縁膜３ａを跨ぐ形で、ｎ型ドリフト層２およびｐ型ドリフト層４上に形成されているとともに、ソース電極１１が、バリア絶縁膜３ａの隣りのバリア絶縁膜３ｂを跨ぐ形で、ｎ型ドリフト層２およびｐ型ドリフト層４上に形成され、さらにバリア絶縁膜３ｂに接するように、第１および第２のｐ型ベース層５，９がそれぞれｎ型ドリフト層２およびｐ型ドリフト層４の表面に選択的に形成され、そして一つの第１のｐ型ベース層５の表面に一つのｎ型ソース層６が選択的に形成されている。
【０１５５】
本実施形態によれば、一つのｎ型ドリフト層２に一つのＭＯＳＦＥＴ構造を形成すれば済むので、第１の実施形態のように、一つのｎ型ドリフト層２に二つのＭＯＳＦＥＴ構造を形成する場合に比べて、ＭＯＳＦＥＴ構造の微細化の制約が小さくなる。
【０１５６】
（第９の実施形態）
図１８は、本発明の第９の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面斜視図である。図１８（ａ）には、ｎ型ドリフト層２、バリア絶縁膜３、ｐ型ドリフト層４の配列方向に対して垂直なｎ型ドリフト層２の断面Ｓ１が示され、図１８（ｂ）には、上記配列方向に対して垂直なｐ型ドリフト層４の断面Ｓ２が示されている。
【０１５７】
本実施形態が第１の実施形態と異なる点は、ｎ型ドリフト層２、バリア絶縁膜３、ｐ型ドリフト層４の配列方向に対して垂直な断面Ｓ１において、第１のｐ型ベース層５およびｎ型ソース層６が選択的に形成されていることにある。
【０１５８】
その結果、素子表面のｎチャネルＭＯＳＦＥＴ構造（チャネル構造）の繰り返しピッチＰ１と、ドリフト層（ｎ型ドリフト層２／バリア絶縁膜３／ｐ型ドリフト層４）の繰り返しピッチＰ２とを独立に設定できるようになる。繰り返しピッチＰ１を示している破線は第１のｐ型ベース層の中心を指し、繰り返しピッチＰ２を示している破線はバリア絶縁膜３の中心を指している。
【０１５９】
すなわち、ドリフト層の繰り返しピッチＰ２に対して、ｎチャネルＭＯＳＦＥＴ構造の繰り返しピッチＰ２を独立に設定できる。
【０１６０】
これにより、ドリフト層のピラー構造の繰り返しピッチＰ２を、ｎチャネルＭＯＳＦＥＴ構造の繰り返しピッチＰ１よりも小さくできる。例えば、繰り返しピッチＰ１を２０μｍに設定しても、繰り返しピッチＰ２は５μｍに設定できる。このように本実施形態によれば、ｎ型ドリフト層２の微細化をよりいっそう容易に行え、より低オン抵抗化を図れるようになる。
【０１６１】
（第１０の実施形態）
図１９は、本発明の第１０の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０１６２】
本実施形態が第１の実施形態と異なる点は、バリア絶縁膜３が素子の表面に達していないとともに、ｎ型ドリフト層２、バリア絶縁膜３およびｐ型ドリフト層４の上に第１および第２のｐ型ベース層５，９が一体形成され、一つのｐ型ベース層１９として形成され、かつ第１および第２のｐ型ベース層５，９に共通の一つのソース電極１１Ｌが設けられていることにある。
【０１６３】
これにより、第１のｐ型ベース層５とソース電極１１Ｌとの実効的なコンタクト面積を十分大きく取ることができ、破壊耐量の大きい素子が得られる。この点について以下さらに説明する。
【０１６４】
ソース電極１１Ｌおよびドレイン電極１０がそれぞれ電源のマイナス端子およびプラス端子側に接続され、上記電源がオン、ゲート電極８にしきい値電圧Ｖth以上の電圧が印加されたオン状態から、ゲート電極８にしきい値電圧Ｖｔｈ未満の電圧を印加して、オン状態からオフ状態への移行時（ターンオフ時）には、第１のｐ型ベース層５のコーナー部５ｃには局所的に大きな電界が加わる。この大きな電界によるインパクトイオン化によって電子正孔対が発生する。インパクトイオン化によって発生した正孔は、第１のｐ型ベース層５、ソース電極１１を通り素子外に排出される。
【０１６５】
このとき、本実施形態の場合、上記正孔は実際には第１のｐ型ベース層５よりも大きなｐ型ベース層１９、ソース電極１１よりも大きなソース電極１１Ｌを通り素子外に排出されるので、正孔排出経路の抵抗、特にｐ型ベース層・ソース電極間のコンタクト抵抗は低減される。正孔排出経路の抵抗が低減されると、正孔電流と正孔排出経路の抵抗とで起こる電圧降下が小さくなるので、寄生ｎｐｎトランジスタの発生は抑制される。これにより、ターンオフ動作の失敗が回避され、破壊耐量の大きい素子が得られる。
【０１６６】
（第１１の実施形態）
図２０は、本発明の第１１の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０１６７】
本実施形態が第１の実施形態と異なる点は、ｎ型ドリフト層２およびｐ型ドリフト層４の深い位置にバリア絶縁膜３が存在していないことにある。言い換えれば、ｎ型ドレイン層１の近傍上にはバリア絶縁膜３は存在していない。
【０１６８】
これにより、製造工程においてトレンチ１４を深く形成しなくても済み、製造が容易になる。
【０１６９】
また、本実施形態の場合、ｎ型ドレイン層１の近傍上のｎ型およびｐ型ドリフト層２，４においてはｎ型およびｐ型不純物が相互に拡散し、ｎ型ドレイン層１の近傍上のｎ型およびｐ型ドリフト層２，４の正味の不純物濃度は低下する。これにより、この不純物濃度が低下した領域のｎ型およびｐ型ドリフト層２，４があたかもバッファ層のように振る舞うようになるので、破壊耐量が向上する。
【０１７０】
（第１２の実施形態）
図２１は、本発明の第１２の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０１７１】
本実施形態が第１の実施形態と異なる点は、ｎ型ドレイン層１とｐ型ドリフト層４との間にｎ型ドリフト層２ａが挿入されていることにある。
【０１７２】
このような構造は、例えば第５の実施形態（図１３）で説明したように、ｎ型ドリフト層２が予め形成された基板を準備し、その後、バリア絶縁膜３とｐ型ドリフト層４をｎ型ドレイン層１の表面に達しないように形成することにより得られる。バリア絶縁膜３とｐ型ドリフト層４の形成順序はどちらが先でも構わない。
【０１７３】
ｐ型ドリフト層４を形成するとき、例えばｐ型不純物のドライブイン拡散時間を制御することにより、ｐ型不純物がｎ型ドレイン層１の表面に導入されないようにする。また、図２１では、バリア絶縁膜３の下面とｐ型ドリフト層４の下面とが一致しているが、多少ずれていても良い。
【０１７４】
ｐ型ドリフト層４とｎ型ドリフト層２ａとは直接コンタクトしているので、これらの間でカウンタードープが起こり、ｎ型ドリフト層２ａの正味のｎ型不純物濃度はｎ型ドリフト層２のそれよりも低くなる。その結果、ｎ型ドリフト層２ａは内蔵ダイオードのｎ型バッファ層として働き、内蔵ダイオードの逆特性回復のソフト化を図れる。
【０１７５】
（第１３の実施形態）
図２２は、本発明の第１３の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０１７６】
本実施形態が第１の実施形態と異なる点は、バリア絶縁膜３がｎ型ドレイン層１の途中の深さまで達しているとともに、ｎ型およびｐ型ドリフト層２，４側のｎ型ドレイン層１のｎ型不純物濃度が、ドレイン電極１０側のｎ型ドレイン層１のｎ型不純物濃度よりも低くなっていることにある。
【０１７７】
このような構造は、例えば図９、図１０、図１３または図１４に示した構造において、ｎ型ドレイン層１内のｎ型不純物を熱処理により素子表面側にドライブイン拡散させ、バリア絶縁膜３の下部を含むようにｎ型ドレイン層１の拡散深さを深くすることにより形成することができる。
【０１７８】
これにより、素子表面に向かってｎ型不純物濃度が連続的に低くなるように変化したｎ型ドレイン層１が得られる。すなわち、図２１のｎ型ドリフト層２ａと同様の機能（バッファ層効果）を有するｎ型ドレイン層１が得られる。
【０１７９】
その結果、第１２の実施形態と同様に、破壊耐量の向上や内蔵ダイオードの逆回復特性のソフト化が図れる。
【０１８０】
（第１４の実施形態）
図２３は、本発明の第１４の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０１８１】
本実施形態が第１の実施形態と異なる点は、バリア絶縁膜３が素子表面に達しておらず、バリア絶縁膜３上の素子表面付近にソース電極１１が埋め込み形成されていることにある。
【０１８２】
これにより、ｎ型ソース層６および第１のｐ型ベース層５の表面および側面にソース電極１１がコンタクトするので、ｎ型ソース層６および第１のｐ型ベース層５とソース電極１１とのコンタクト抵抗が下がり、オン抵抗がいっそう下がると同時に、破壊耐量が向上する。
【０１８３】
（第１５の実施形態）
図２４は、本発明の第１５の実施形態に係る横型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０１８４】
本実施形態が第１の実施形態と異なる点は、ＳＯＩ（Silicon on Insulator）基板上に、横型のパワーＭＯＳＦＥＴを形成したことにある。
【０１８５】
図２４において、２０はＳＯＩ基板の絶縁膜（例えばＳｉＯ2 膜）、２１はＳＯＩ基板の台基板、２２は基板電極（通常はグランドに接続される。）をそれぞれ示している。
【０１８６】
絶縁膜２０上にはｎ型ドリフト層２、バリア絶縁膜３およびｐ型ドリフト層４が形成され、同一主面上にｎチャネルＭＯＳＦＥＴ構造および各種電極１０，１１が形成されている。
【０１８７】
ＳＯＩ基板を用いることにより、比較的小中耐圧領域（６００Ｖ以下）で用いられる横型のパワーＭＯＳＦＥＴにおいても、オン抵抗の低減化を図れるようになる。
【０１８８】
（第１６の実施形態）
図２５は、本発明の第１６の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０１８９】
本実施形態が第１の実施形態と異なる点は、チャネル構造としてトレンチ型ゲート構造を用いたことにある。
【０１９０】
上記トレンチゲート構造は、ｎ型ソース層６から第１のｐ型ベース層５を通ってｎ型ドリフト層２に至る深さのトレンチ２３内に、ゲート絶縁膜７を介して、ゲート電極８が埋め込まれた構成となっている。
【０１９１】
本実施形態の場合、トレンチ２３を形成するときに、ｎ型ドリフト層２内に予め形成された第１のｐ型ベース層およびｎ型ソース層が分断され、図２５に示した第１のｐ型ベース層５およびｎ型ソース層６が得られる。
【０１９２】
このようなトレンチゲート構造を採用することにより、ＭＯＳＦＥＴ構造（チャネル構造）が微細化されるのでｎ型ドリフト層２の幅が縮小され、さらにチャネル長も容易に縮小できるので、さらなるオン抵抗の低減が可能になる。
【０１９３】
（第１７の実施形態）
図２６は、本発明の第１７の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０１９４】
本実施形態が第１６の実施形態と異なる点は、トレンチゲート構造が、バリア絶縁膜が埋め込まれるトレンチ内に設けられていることにある。
【０１９５】
具体的には、バリア絶縁膜３は素子表面にまでは達しておらず、第１のｐ型ベース層５よりも下のトレンチ１４内にまでしか埋め込まれておらず、バリア絶縁膜３上のトレンチ１４内にはゲート絶縁膜７を介してゲート電極８が埋め込まれている。
【０１９６】
このようにバリア絶縁膜３の形成領域を利用してトレンチゲート構造を形成することにより、ｎ型ドリフト層２の幅をいっそう縮小でき、オン抵抗をより下げることが可能となる。
【０１９７】
（第１８の実施形態）
図２７は、本発明の第１８の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０１９８】
本実施形態が第１の実施形態と異なる点は、ｐ型ドリフト層４の幅がｎ型ドリフト層２の幅よりも狭いことにある。例えば、ｐ型ドリフト層４の幅はｎ型ドリフト層２の幅の半分であり、具体的には２．５μｍである。これにより、面積効率が向上し、同一サイズのチップ内により多くの素子を形成でき、いっそう低オン抵抗化が図られる。
【０１９９】
なお、本実施形態以外の実施形態においても、ｎ型ドリフト層２の幅とｐ型ドリフト層４の幅は一律に規定されるものではなく、各々の不純物濃度等に応じて任意に設定することが可能である。
【０２００】
（第１９の実施形態）
図２８は、本発明の第１９の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。本実施形態では、セル領域の繰り返し構造（ｐ型ドリフト層／バリア絶縁膜３／ｐ型ドリフト層４）が、一組のｐ型ドリフト層４とバリア絶縁膜３とにより終端され、その外周領域には接合終端構造を含み、かつバリア絶縁膜３を含まない接合終端領域が設けられている。
【０２０１】
上記接合終端構造は、接合終端領域のｎ型半導体層２４の表面に選択的に形成された所定段数（図では２段）のｐ型ガードリング層２５と、ｐ型ガードリング層２５よりも外側のｎ型半導体層２４の表面に選択的に形成された高不純物濃度のｎチャネルストッパ層２６と、ｎチャネルストッパ層２６に設けられた電極２７とで構成されている。
【０２０２】
ｎ型半導体層２４は、ｐ型ドリフト層４のみが不純物のイオン注入により形成される場合、すなわち図１３等の不純物濃度分布を有する場合、ｎ型ドリフト層２となり、ｎ型ドリフト層２およびｐ型ドリフト層４がイオン注入により形成される場合、すなわち図１４等の不純物濃度分布を有する場合、低不純物濃度のｎ型ベース層１７となる。
【０２０３】
本実施形態によれば、接合終端領域のｎ型半導体層２４内にバリア絶縁膜３が設けられていないので、接合終端領域内に空乏層が広がりやすくなり、そしてｎ型半導体層２４内に通常通りの接合終端構造を形成することにより、素子の周辺部での耐圧低下を防止できるようになる。
【０２０４】
なお、ｎ型半導体層２４がｎ型ベース層１７となる場合（低濃度のｎ型半導体層２４の場合）の方が、空乏層がよりいっそう広く広がるので、より安定かつより高い耐圧が得られる。
【０２０５】
また、本実施形態では、接合終端部の表面構造として、ガードリング構造を例示したが、接合終端部の表面構造はこれに限定されず、例えば、リサーフ構造やフィールドプレート構造等でも構わない。
【０２０６】
また、図２８には、セル領域のパワー半導体素子として、第１の実施形態のパワーＭＯＳＦＥＴが示されているが、第２〜第１８の実施形態のパワーＭＯＳＦＥＴ、さらにはこれら以外のｐ型ドリフト層／バリア絶縁膜３／ｐ型ドリフト層４を有するパワー半導体素子、例えば第２１の実施形態以降で説明するパワー半導体素子でも構わない。
【０２０７】
（第２０の実施形態）
図２９は、本発明の第２０の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。本実施形態では、セル領域の繰り返し構造（ｐ型ドリフト／バリア絶縁膜３／ｐ型ドリフト層４）が、一組のｎ型ドリフト層４とバリア絶縁膜３により終端され、その外周領域には接合終端構造を含み、かつバリア絶縁膜３を含まない接合終端領域が設けられている。
【０２０８】
上記接合終端領域内には、バリア絶縁膜３に接したｐ型ドリフト層４ａが一つ形成されている。ｐ型ドリフト層４ａは、ｎ型半導体層２４の表面および所定深さの面において導入されたｐ型不純物がドライブイン拡散されて形成されたもの、すなわち図１４等の不純物濃度分布を有するものである。このような不純物濃度分布を有する場合、ｎ型半導体層２４はｎ型ベース層１７となる。
【０２０９】
図２９には一つのｐ型ドリフト層４ａしか示されていないが、ｎ型層２４内に複数のｐ型ドリフト層４ａを形成しても良い。ｎ型半導体層２４の表面には、図２８と同様に、ｐ型ガードリング層２５、ｎチャネルストッパ層２６が選択的に形成され、そしてｎチャネルストッパ層２６には電極２７が設けられている。
【０２１０】
本実施形態でも、第１９の実施形態と同様に、素子の周辺部での耐圧低下を防止できる。また、接合終端構造、パワー半導体素子も第１７の実施形態と同様に種々の変更が可能である。また、ｐ型ドリフト層４ａの不純物濃度分布についても種々の変更が可能である。
【０２１１】
（第２１の実施形態）
図３０は、本発明の第２１の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０２１２】
本実施形態が第１の実施形態と異なる点は、ｐ型ドリフト層４にも縦型のパワーＭＯＳＦＥＴ（ｐチャネル）が形成されていることにある。
【０２１３】
ｐ型ドリフト層４に形成されたパワーＭＯＳＦＥＴは、ｎ型ドリフト層２に形成されたパワーＭＯＳＦＥＴの各層の導電型を逆にし、かつ各層を上下逆に形成した構成になっている。以下、ｐ型ドリフト層４に形成されたパワーＭＯＳＦＥＴについてさらに説明する。
【０２１４】
ｐ型ドリフト層４の表面には、高不純物濃度のｐ型ドレイン層２８が設けられている。一方、ｐ型ドレイン層４の裏面には、ｎ型ベース層２９が選択的に設けられている。ｎ型ベース層２９の表面にはｐ型ソース層３０が選択的に設けられている。
【０２１５】
ｐ型ソース層３０とｐ型ドリフト層４との間のｎ型ベース層２９上には、第２のゲート絶縁膜３１を介して、第２のゲート電極３２が設けられている。
【０２１６】
これらのｐ型ソース層３０、ｎ型ベース層２９、ｐ型ドリフト層４、第２のゲート絶縁膜３１および第２のゲート電極３２により、第２のゲート電極３２直下のｎ型ベース層２９の表面をチャネル領域とする正孔注入用のｐチャネルＭＯＳＦＥＴが構成されている。
【０２１７】
そして、ｐ型ドレイン層２８上には第２のドレイン電極３３が設けられ、ｎ型ベース層２９およびｐ型ソース層３０上には第２のソース電極３４が設けられている。さらに、第１のドレイン電極１０と第２のソース電極３４とが電気的に接続されて第１の端子３５に繋がり、第１のソース電極１１と第２のドレイン電極３３が電気的に接続されて第２の端子３６に繋がっている。
【０２１８】
図３１および図３２にそれぞれ第１の実施形態の図２および図３に相当する図を示す。本実施形態（第２１の実施形態）でも、第１の実施形態と同様の理由により、耐圧の向上効果が得られる。また、本実施形態でも、第１の実施形態と同様の理由により、オン抵抗の低減効果が得られる。
【０２１９】
さらに、本実施形態の場合、図３３に示すように、オン状態（導通状態）において、ｐ型ドリフト層４に形成されたｐチャネルパワーＭＯＳＦＥＴにもキャリア（正孔ｈ）が流れることによっても、オン抵抗の低減効果が得られる。
【０２２０】
図３４は、本実施形態、第１の実施形態および従来のＭＯＳＦＥＴ（図６３）の耐圧−オン抵抗特性を示す図である。素子の材料はＳｉである。
【０２２１】
図３４から、本実施形態のパワーＭＯＳＦＥＴによれば、耐圧が２００Ｖ以上の高耐圧領域において、従来よりも顕著な低オン抵抗化の効果が得られることが分かり、さらに第１の実施形態のパワーＭＯＳＦＥＴに比べても低オン抵抗化の効果が高いことが分かる。これは、本実施形態の場合、ｎチャネルパワーＭＯＳＦＥＴとｐチャネルパワーＭＯＳＦＥＴとが複合化された素子構造を備えているので、オン抵抗がいっそう低減されるからである。
【０２２２】
また、本実施形態の素子構造においては、ｎチャネルパワーＭＯＳＦＥＴが形成されたｎ型ドリフト層２とｐチャネルＭＯＳＦＥＴが形成されたｐ型ドリフト層４との間に、バリア絶縁膜３が挿入されている。
【０２２３】
そのため、ｎ型ドリフト層２からｐ型ドリフト層４への電子の拡散、ｐ型ドリフト層４からｎ型ドリフト層２への正孔の拡散は防止される。これにより、ＭＯＳＦＥＴ動作からバイポーラ動作への移行が防止され、ＭＯＳＦＥＴの高速性が維持されるという効果が得られる。
【０２２４】
次に、本実施形態のパワーＭＯＳＦＥＴの製造方法の一例を図３５および図３６を用いて説明する。
【０２２５】
まず、図３５（ａ）に示すように、台基板３７上にｎ型ドリフト層２が形成された基板を準備する。台基板３７は例えば高不純物濃度のｎ型半導体層であり、ｎ型ドリフト層２は例えば上記ｎ型半導体層上にエピタキシャル成長されたものである。
【０２２６】
次いで、図３５（ｂ）に示すように、ｎ型ドリフト層２のうちｐ型ドリフト層となる領域の表面にボロン等のｐ型不純物１６を図示しないマスクを用いて選択的にイオン注入する。その後、ｐ型不純物１６の活性化アニールを行う。
【０２２７】
次いで、図３５（ｃ）に示すように、ｎ型ドリフト層２に台基板３７に達する複数のトレンチ１４を選択的に形成する。トレンチ１４は、ｐ型不純物１６をイオン注入した領域とｐ型不純物１６をイオン注入していない領域との間の領域に形成する。すなわち、バリア絶縁膜３が埋め込まれる領域に形成する。
【０２２８】
次いで、図３５（ｄ）に示すように、トレンチ１４の内部にバリア絶縁膜３を埋込み形成する。
【０２２９】
次いで、ｎ型ドリフト層２の表面に導入されたｐ型不純物１６を熱処理によりドライブイン拡散して、図３５（ｅ）に示すように、ｐ型ドリフト層４を形成する。この結果、ｎ型ドリフト層２、バリア絶縁膜３、ｐ型ドリフト層４が繰り返して配列してなるピラー構造のドリフト層が得られる。
【０２３０】
次いで、図３６（ｆ）に示すように、上記ドリフト層の表面に、ｎチャネルパワーＭＯＳＦＥＴの第１のｐ型ベース層５、ｎ型ソース層６、ゲート絶縁膜７、ゲート電極８およびソース電極１１、ならびにｐチャネルパワーＭＯＳＦＥＴのｐ型ドレイン層２８およびドレイン電極３３を形成する。
【０２３１】
ソース電極１１とドレイン電極３３は、例えば同じ導電膜（例えばＡｌ膜）をフォトリソグラフィとエッチングにより加工して同時に形成する。ｐ型ドレイン層２８は、例えばｐ型ドリフト層４の表面にｐ型不純物をイオン注入し、その後活性アニールを行うことによって形成する。なお、本工程で次の図３６（ｇ）の工程で形成する素子構造を形成し、次の図３６（ｇ）の工程で本工程で形成する素子構造を形成しても良い。
【０２３２】
次いで、図３６（ｇ）に示すように、台基板３７を研磨またはエッチングにより除去し、その後、上記ドリフト層の裏面にｎチャネルパワーＭＯＳＦＥＴのｎ型ドレイン層１およびドレイン電極１０、ならびにｐチャネルパワーＭＯＳＦＥＴのｎ型ベース層２９、ｐ型ソース層３０、ゲート絶縁膜３１、ゲート電極３２およびソース電極３４を形成する。
【０２３３】
ソース電極３４とドレイン電極１０は、例えば同じ導電膜（例えばＡｌ膜）をフォトリソグラフィとエッチングにより加工して同時に形成する。ｎ型ドレイン層１は、例えばｎ型ドリフト層２の表面にｎ型不純物をイオン注入し、その後活性化アニールを行うことによって形成する。
【０２３４】
以上の工程により、簡易なプロセスで、ｎ型ドリフト層２とｐ型ドリフト層４の幅を容易に微細化することができ、ｎ型ドリフト層２のｎ型不純物濃度とｐ型ドリフト層４のｐ型不純物濃度を高められるので、オン抵抗が低いパワーＭＯＳＦＥＴを実現できる。
【０２３５】
なお、本実施形態では、ｎ型ドリフト層２とｐ型ドリフト層４の形成方法として、ｐ型不純物のみをイオン注入するプロセスを述べたがこれに限定されず、例えば図１２で説明したｐ型およびｎ型不純物のイオン注入を用いたプロセスでも構わない。この場合、台基板３７上にｎ型ベース層１３が形成された基板を準備する。
【０２３６】
また、例えば図１１で説明したようにトレンチ１４とバリア絶縁膜３を形成した後、不純物をイオン注入しても構わない。この場合も、ｐ型不純物のみ、あるいはｐ型およびｎ型不純物のイオン注入を用いたプロセスが可能である。
【０２３７】
さらに、例えば図１５で説明したようにイオン注入工程とエピタキシャル工程とを所定回数繰り返すプロセスでも構わない。
【０２３８】
さらにまた、本実施形態では、チャネル構造としてプレーナ型ゲート構造を用いたが、これに限らず、図２５等で説明したトレンチ型ゲート構造を用いても構わない。
【０２３９】
（第２２の実施形態）
図３７は、本発明の第２２の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面斜視図である。図３７（ａ）には、ｎ型ドリフト層２、バリア絶縁膜３、ｐ型ドリフト層４の配列方向に対して垂直なｎ型ドリフト層２の断面Ｓ１が示され、図３７（ｂ）には、上記配列方向に対して垂直なｐ型ドリフト層４の断面Ｓ２が示されている。
【０２４０】
本実施形態が第２１の実施形態と異なる点は、ｎ型ドリフト層２の断面Ｓ１にｎチャネルパワーＭＯＳＦＥＴの第１のｐ型ベース層５およびｎ型ソース層６が選択的に形成され、ｐ型ドリフト層４の断面Ｓ２にｐチャネルパワーＭＯＳＦＥＴのｎ型ベース層２９およびｐ型ソース層３０が選択的に形成されていることにある。
【０２４１】
その結果、ｎチャネルＭＯＳＦＥＴ構造（チャネル構造）の繰り返しと、ドリフト層のピラー構造（ｎ型ドリフト層２／バリア絶縁膜３／ｐ型ドリフト層４）の繰り返しピッチと、ｐチャネルＭＯＳＦＥＴ構造（チャネル構造）の繰り返しピッチとをそれぞれ独立に設定できるようになる。
【０２４２】
すなわち、ドリフト層のピラー構造の繰り返しピッチに対して、ｎチャネルおよびｐチャネルＭＯＳＦＥＴ構造の繰り返しピッチを独立に設定できる。
【０２４３】
これにより、ｎチャネルおよびｐチャネルＭＯＳＦＥＴ構造の繰り返しピッチを、ピラー構造の繰り返しピッチよりも狭くできる。例えば、ｎチャネルおよびｐチャネルＭＯＳＦＥＴ構造の繰り返しピッチを２０μｍに設定しても、ピラー構造の繰り返しピッチを５μｍに設定できる。このように本実施形態によれば、ｎ型ドリフト層２およびｐ型ドリフト層４の微細化をよりいっそう容易に行え、より低オン抵抗化を図れるようになる。
【０２４４】
（第２３の実施形態）
図３８は、本発明の第２３の実施形態に係る横型のパワーＭＯＳＦＥＴを含む半導体装置の断面斜視図である。図３８（ａ）には、ｎ型ドリフト層２、バリア絶縁膜３、ｐ型ドリフト層４の配列方向に対して垂直なｎ型ドリフト層２の断面が示され、図３８（ｂ）には、上記配列方向に対して垂直なｐ型ドリフト層４の断面が示されている。
【０２４５】
本実施形態が第２１の実施形態と異なる点は、ＳＯＩ基板上に横型のｎおよびｐチャネルパワーＭＯＳＦＥＴを形成したことにある。
【０２４６】
絶縁膜２０上にはｎ型ドリフト層２、バリア絶縁膜３およびｐ型ドリフト層４が形成され、同一主面上にｎおよびｐチャネルＭＯＳＦＥＴ構造および各種電極１０，１１，３３，３４が形成されている。
【０２４７】
本実施形態によれば、ＳＯＩ基板を用いることにより、比較的小中耐圧領域（６００Ｖ以下）で用いられる横型のＭＯＳＦＥＴにおいても、低オン抵抗化を図ることができる。
【０２４８】
（第２４の実施形態）
図３９は、本発明の第２４の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面斜視図である。
【０２４９】
本実施形態が第１の実施形態と異なる点は、ｐ型ドリフト層を利用した内蔵ダイオードを備えていることにある。
【０２５０】
ｐ型ドリフト層４とｎ型ドレイン層１との間には低不純物濃度（高抵抗）のｎ型バッファ層３８が設けられている。バリア絶縁膜３はｎ型ドレイン層１に達している。その結果、ｎ型ドリフト層２下のｎ型ドレイン層１と、ｐ型ドリフト層４下のｎ型ドレイン層１とは直接にはコンタクトしていない。第２のｐ型ベース層９、その下のｐ型ドリフト層４、ｎ型バッファ層３８およびｎ型ドレイン層１によって内蔵ダイオードのｐｉｎ構造が構成されている。
【０２５１】
図６３に示した従来のパワーＭＯＳＦＥＴでは、内蔵ダイオードの逆回復過程において、低不純物濃度のｎ型ベース層１０２中の蓄積キャリアが多い場合は逆回復時間が長くなり、逆に蓄積キャリアが少ない場合は一気に空乏層が広がるため、ハードリカバリになって波形振動やノイズが大きくなるという問題がある。
【０２５２】
ここで、本実施形態の素子構造からｎ型バッファ層３８を省いた素子構造とすれば、ｎ型ドリフト層２とｐ型ドリフト層３とが完全空乏化するまでの間にキャリアが排出され終わるため、上記逆回復時間が長いという問題は解決できる。
【０２５３】
しかし、ｎ型およびｐ型ドリフト層２，４の空乏化が終了した時点で急速に電圧が上昇するため、内蔵ダイオードの逆回復過程において、電流減少率（―ｄＩｒ／ｄｔ）が急峻なハードリカバリになり、電流減少率に比例する電圧の跳ね上りが発生する。このような電圧の跳ね上がりは、電圧振動という問題を引き起こしやすい。
【０２５４】
これに対して本実施形態では、内蔵ダイオード内にｎ型バッファ層３８が存在するために、ｎ型およびｐ型ドリフト層２，４の空乏化が終了した時点でも残留キャリアが内蔵ダイオード内に蓄積される。
【０２５５】
その結果、本実施形態によれば、図４０に示すように、逆回復時のテール領域での電流減少率が減少してソフトリカバリな逆回復特性が実現される。これにより、電圧の跳ね上りを低減でき、電圧振動の発生を防止できるようになる。さらに、バリア絶縁膜３の存在により、内蔵ダイオード内の残留キャリアの拡散が防止され、また、界面で再結合が促進されて、残留キャリアに伴う逆回復時間の増加は抑制される。
【０２５６】
このようにして本実施形態によれば、順方向でのオン抵抗が低く、かつ逆回復時間が短くてソフトリカバリな逆回復特性を持つ内蔵ダイオードが複合化されたパワーＭＯＳＦＥＴを含む半導体装置を実現できる。
【０２５７】
また、本実施形態のパワーＭＯＳＦＥＴを製造するには、例えば第２１の実施形態の製造方法（図３５、図３６）において、図３５（ａ）の工程で、ｎ型バッファ層３８が台基板３７とｎ型ドリフト層２との間に挿入された基板を使用し、図３６（ｇ）の工程で、ｐチャネルＭＯＳＦＥＴ構造の代わりに、ｎ型バッファ層３８の表面にｎ型ドレイン層１を形成すれば良い。
【０２５８】
（第２５の実施形態）
図４１は、本発明の第２５の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０２５９】
本実施形態が第２４の実施形態と異なる点は、ｎ型ドレイン層１上の全面に亙ってｎ型バッファ層３８が設けられ、このｎ型バッファ層３８に接してｎ型ドリフト層２、バリア絶縁膜３、ｐ型ドリフト層４からなるピラー構造のドリフト層が設けられていることにある。
【０２６０】
このようなドリフト層であれば、第２４の実施形態よりも簡単な製造方法によって、第２４の実施形態と同様なソフトリカバリな逆回復特性を持つ内蔵ダイオードが複合化されたパワーＭＯＳＦＥＴを含む半導体装置を実現できる。
【０２６１】
製造方法が簡単になる理由は、第２４の実施形態の製造方法（図３５、図３６）において、図３５（ａ）の工程で、ｎ型バッファ層３８が台基板３７とｎ型ドリフト層２との間に挿入された基板を使用することで、図３６（ｇ）の工程で、ｎ型バッファ層３８の表面にｎ型ドレイン層１を形成する必要が無くなるからである。
【０２６２】
（第２６の実施形態）
図４２は、本発明の第２６の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０２６３】
本実施形態が第１の実施形態と異なる点は、ｐ型ドリフト層４上の第２のｐ型ベース層９の表面に、主ＭＯＳＦＥＴ（ｎチャネルパワーＭＯＳＦＥＴ）の駆動回路や保護回路等の回路Ｃを構成する素子を形成したことにある。図には、回路Ｃを構成する素子として、主ＭＯＳＦＥＴと同じ工程で形成されたＭＯＳＦＥＴが示されているが、これに限定されるものではない。
【０２６４】
これにより、ｎ型ドリフト層２内に形成されるｎチャネルパワーＭＯＳＦＥＴの低オン抵抗特性を維持したまま、駆動回路や保護回路等の回路Ｃを一体形成でき、素子の高機能化が図れる。
【０２６５】
（第２７の実施形態）
図４３は、本発明の第２７の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。図４３には、セル領域および接合終端領域の他に、ダイシングライン領域も示されている。
【０２６６】
セル領域内には、ピラー状のｎ型ドリフト層２とｐ型ドリフト層４とが交互に繰り返し形成され、ｎチャネルパワーＭＯＳＦＥＴが形成されている。図にはセルサイズＷCcell、ｎ型ドリフト層２とｐ型ドリフト層４との繰り返しピッチ（ピラーピッチ）も示してある。
【０２６７】
ここでは、セル領域にバリア絶縁膜３を形成せずに、図６５に示したパワーＭＯＳＦＥＴを形成したが、セル領域にｎ型ドリフト層２とバリア絶縁膜３とｐ型ドリフト層４とを交互に繰り返して形成し、第１の実施形態等で説明したパワーＭＯＳＦＥＴを形成しても構わない
接合終端領域およびダイシングライン領域内にもｎ型ドリフト層２とｐ型ドリフト層４とが交互に繰り返し形成されている。
【０２６８】
図６６に示した接合終端領域およびダイシングライン領域では、セル領域端より所定距離離れた位置からチップ端に至るまでの領域にはｎ型ドリフト層１０９のみが形成されていたが、本実施形態の場合には、ｎ型ドリフト層２およびｐ型ドリフト層４が形成されている。
【０２６９】
すなわち、本実施形態では、セル領域だけでなく接合終端領域およびダイシングライン領域を含む素子の全領域に亙って、ｎ型ドリフト層２とｐ型ドリフト層４が形成されている。
【０２７０】
ｎ型ドリフト層２およびｐ型ドリフト層４の幅および不純物濃度の具体的な数値は、第１の実施形態で述べたとおりであるが、不純物濃度に関してはバリア絶縁膜３がないので、不純物の拡散によってカウンタードープが生じ、正味の不純物濃度は第１の実施形態のそれよりも低くなる。
【０２７１】
接合終端領域のｎ型ドリフト層２とｐ型ドリフト層４の表面にはｎチャネルストッパ層３９が形成され、その上には電極４０が設けられている。なお、ｎチャネルストッパ層３９は、ｎ型ドリフト層２およびｐ型ドリフト層４の一方の表面のみに設けられていても構わない。
【０２７２】
図４４に、本実施形態のパワーＭＯＳＦＥＴのオフ状態における電位分布（等電位線）を示す。等電位線は破線で示されている。セル領域、接合終端領域およびダイシングライン領域に亙る全素子領域に、ｎ型ドリフト層２およびｐ型ドリフト層４が形成された本実施形態の素子構造においても、空乏層がｎチャネルストッパ層３９にかからなければ、図６６のパワーＭＯＳＦＥＴと同等の耐圧が得られる。
【０２７３】
次に、本実施形態の効果について説明する。図４５は、露光用マスクに対応した１回の単位露光により基板（ウェハ）上に転写される平面構造を模式的に示したものである。
【０２７４】
微細な構造を有する半導体素子の製造工程では、ステッパと呼ばれる露光装置が用いられる。この種の露光装置には固有の最大露光範囲（露光エリア・ピッチ）が存在する。図４５の場合、例えば、露光エリア・ピッチＬPEPが１５ｍｍ、チップサイズＬchipが５ｍｍであり、面積１５×１５ｍｍ2 （露光エリア・ピッチＬPEPの二乗）の露光エリア領域を９分割して、面積５×５ｍｍ2 （チップサイズＬchipの二乗）のチップを９個取得する。
【０２７５】
なお、厳密にはダイシングライン幅Ｌdicingも考慮する必要があるが、ここでは説明を簡単にするために考慮していない。しかし、露光エリア・ピッチＬPEPが１５ｍｍの場合、ダイシングライン幅Ｌdicingは６０μｍであり、ダイシングライン幅Ｌdicingは露光エリア・ピッチＬPEPに比べて十分に小さいので、ダイシングライン幅Ｌdicingを考慮しなくても実用上大きな支障は生じない。
【０２７６】
前述したように、パワー半導体素子のチップは同じ耐圧のものでも電流定格が異なると、チップサイズは一般には異なる。通常は、電流定格が大きいほど、パワー半導体素子の集積個数が多くなり、チップサイズは大きくなる。
【０２７７】
このため、図６６のパワーＭＯＳＦＥＴでは、チップサイズ毎にｐ型ドリフト層１１０の個数が異なり、チップサイズ毎にｐ型不純物のイオン注入用マスクは異なることになる。したがって、異なるイオン注入用マスクに対応して異なる露光用マスクを形成する必要がある。露光用マスクの作成には時間とコストがかかるため、異なるチップサイズ毎に異なる露光用マスクを形成することは製造コストの上昇に繋がる。
【０２７８】
これに対して、本実施形態では、ｎ型およびｐ型ドリフト層２，４が基板（ウェハ）の全領域に亙って等間隔で形成されることから、異なる電流定格（チップサイズ）のパワーＭＯＳＦＥＴを形成する場合でも、必要な露光用マスクの種類は一つで済む。
【０２７９】
言い換えれば、異なる電流定格（チップサイズ）のパワーＭＯＳＦＥＴを形成するにあたって、一つの共通の基板（ウェハ）を使用することが可能となる。このような基板を用いれば、異なる電流定格（チップサイズ）毎にｎ型およびｐ型ドリフト層２，４の個数が異なる基板を作製する必要がなくなり、製造方法が簡易で製造コストが低いパワーＭＯＳＦＥＴのチップを実現できる。
【０２８０】
特に、ｎ型ドリフト層２の単位幅とｐ型ドリフト層４の単位幅との和、すなわち、両ドリフト層２，４の繰り返しピッチ（ピラーピッチ）の整数倍になるように、チップサイズを設定することにより、製造コストのさらなる削減が可能となる。以下、この点についてさらに説明する。
【０２８１】
ドリフト層２，４の繰り返しピッチの整数倍になるように、チップサイズを設定した場合、全てのＭＯＳＦＥＴ構造について、ＭＯＳＦＥＴ構造が形成されるドリフト層２，４の構造は同じになる。すなわち、全てのＭＯＳＦＥＴ構造について、上から見たＭＯＳＦＥＴ構造とその下地のドリフト層２，４との相対的な位置関係は同じなる。この場合、全てのＭＯＳＦＥＴ構造の露光マスクのＣＡＤデータは、ドリフト層２，４のＣＡＤデータから得られる一つの共通のデータとなる。
【０２８２】
一方、整数倍でない場合、ＭＯＳＦＥＴ構造とその下地のドリフト層２，４との相対的な位置関係は、全てのＭＯＳＦＥＴ構造については同じにならない。これでも基本的には問題にはならないが、何か問題が生じた場合にその原因を究明するためには、全てのＭＯＳＦＥＴ構造についてその下地のドリフト層２，４との相対的な位置関係が同じである方が容易である。
【０２８３】
整数倍でない場合、全てのＭＯＳＦＥＴ構造について、上記相対的な位置関係を同じにするには、異なる相対的な位置関係毎に上記露光マスクのＣＡＤデータに修正を施す必要がある。しかし、このような露光マスクのＣＡＤデータの修正は、製造コストの上昇に繋がる。
【０２８４】
（第２８の実施形態）
図４６は、本発明の第２８の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０２８５】
本実施形態が第２７の実施形態と異なる点は、フィールドプレート電極４１を備えていることにある。
【０２８６】
フィールドプレート電極４１はセル領域と接合終端領域との境界領域のｎ型ソース層６および第１のｐ型ベース層５にコンタクトし、接合終端領域のｎ型およびｐ型ドリフト層２，４上に絶縁膜４２を介して設けられている。このようなフィールドプレート電極４１を導入することにより、高い耐圧を安定して得ることができる。
【０２８７】
（第２９の実施形態）
図４７は、本発明の第２９の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０２８８】
本実施形態が第２７の実施形態と異なる点は、リサーフ層（低不純物濃度のｐ型層）４３を備えていることにある。
【０２８９】
リサーフ層４３は、セル領域と接合終端領域との境界領域の第１のｐ型ベース層５に接し、かつ該第１のｐ型ベース層５よりも浅く、接合終端領域のｎ型およびｐ型ドリフト層２，４の表面に選択的に形成されている。このようなリサーフ層４３を導入することにより、高い耐圧を安定して得ることができる。
【０２９０】
（第３０の実施形態）
図４８は、本発明の第３０の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０２９１】
本実施形態が第２７の実施形態と異なる点は、ｎ型ドリフト層２およびｐ型ドリフト層４の形状にあり、ｐ型ドリフト層４は櫛団子状の形状を有している。このような形状を有するｎ型ドリフト層２およびｐ型ドリフト層４は、以下の製造方法により形成される。
【０２９２】
まず、ｎ型ドレイン層１としての高不純物濃度のｎ型半導体基板を準備し、このｎ型半導体基板上にｎ型半導体層をエピタキシャル成長させる。その後、ｐ型ドリフト層４となる領域のｎ型半導体層の表面にボロン等のｐ型不純物を選択的にイオン注入し、続いてｐ型不純物の活性化アニールを行う。
【０２９３】
これらのｎ型半導体層のエピタキシャル成長工程とｐ型不純物のイオン注入工程とを複数回繰り返し（図４５の形状とするには５回繰り返す。）、ｐ型不純物を拡散するための熱処理を行うことにより、図４８に示すような形状を有するｎ型ドリフト層２およびｐ型ドリフト層４が得られる。
【０２９４】
これにより、簡単なプロセスにより、厚いｎ型ドリフト層２とｐ型ドリフト層４を形成できるようになる。
【０２９５】
（第３１の実施形態）
図４９は、本発明の第３１の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図である。
【０２９６】
本実施形態が第２７の実施形態と異なる点は、ｐ型ドリフト層４中に、ｎ型ドリフト層２とｐ型ドリフト層４との境界面に平行な面を有する絶縁膜４４が形成され、絶縁膜４４により分断された２つのｐ型ドリフト層４ａ，４ｂが電極４５によって接続されていることにある。
【０２９７】
本実施形態によれば、絶縁膜４４により分割された２つのｐ型ドリフト層４ａ，４ｂは電極４５によって等電位になるため、絶縁膜が存在してもその外側に空乏層が広がって、高耐圧を確保できるようになる。このように、ｎ型ドリフト層２とｐ型ドリフト層４とが繰り返して配列されてなるドリフト層中に絶縁膜４４を形成する場合においても、高耐圧を確保することはできる。
【０２９８】
上記の如きの構造を有するｎ型ドリフト層２およびｐ型ドリフト層４は、例えば以下のような製造方法により形成される。
【０２９９】
まず、ｎ型ドレイン層１としての高不純物濃度のｎ型半導体基板を準備し、このｎ型半導体基板上にｎ型半導体層をエピタキシャル成長させる。
【０３００】
次いで、上記ｎ型半導体層内に絶縁膜４４が埋め込まれるトレンチを形成し、上記トレンチの側壁にボロン等のｐ型不純物をイオン注入し、このイオン注入したｐ型不純物を活性化するためのアニールを行い、そして上記ｐ型不純物を拡散するための熱処理を行う。その結果、ｐ型不純物が拡散した領域のｎ型半導体層はｐ型ドリフト層４となり、残りの領域のｎ型半導体層はｎ型ドリフト層２となる。
【０３０１】
次いで、トレンチの側壁を熱酸化して絶縁膜４４を形成する。トレンチの外部に形成された絶縁膜４４は、例えばＣＭＰまたはエッチングにより除去する。絶縁膜４４は熱酸化以外の方法、例えばＣＶＤで形成しても構わない。その後、電極４５を形成して、図４９に示すような構造を有するｎ型ドリフト層２およびｐ型ドリフト層４が得られる。
【０３０２】
なお、絶縁膜４４は、ｎ型ドリフト層２とｐ型ドリフト層４との境界面に平行な面を必ずしも持つ必要はない。
【０３０３】
（第３２の実施形態）
本実施形態では、第２７〜第３１の実施形態で説明したパワーＭＯＳＦＥＴの具体的な平面構造について説明する。
【０３０４】
図５０は、セル領域、接合終端領域およびダイシングライン領域を含む全領域に亙って、ストライプ状のｐ型ドリフト層４が一方向に沿って配列形成されている平面構造を示している。ここで、ストライプ状のｐ型ドリフト層４の長手方向に直交する方向（横方向）のチップサイズは、ｐ型ドリフト層４の繰り返しピッチの整数倍に設定されている。
【０３０５】
図５１は、図５０の平面構造において、ストライプ状のｐ型ドリフト層４の長手方向において、ストライプ状のｐ型ドリフト層４が所定の長さをもって分割形成されている平面構造を示している。
【０３０６】
言い換えれば、ストライプ状のｐ型ドリフト層４が互いに直交する二方向に配列形成されている平面構造を示している。ここで、ストライプ状のｐ型ドリフト層４の長手方向に平行な方向（縦方向）のチップサイズは、同方向におけるｐ型ドリフト層４の繰り返しピッチの整数倍に設定されている。
【０３０７】
図５２は、矩形状のｐ型ドリフト層４がメッシュ状に配列形成されている平面構造を示している。ここで、縦および横方向のチップサイズは、それぞれ、ｐ型ドリフト層４の縦および横方向の繰り返しピッチの整数倍に設定されている。
【０３０８】
図５０〜５２において、チップサイズは、好ましくは、ｎ型およびｐ型ドリフト層２，４の繰り返しピッチの整数倍に設定する。
【０３０９】
（第３３の実施形態）
図５３は、本発明の第３３の実施形態に係る縦型のパワーＭＯＳＦＥＴを含むチップのプロセスフローを示す図である。上記パワーＭＯＳＦＥＴは、ｎ型ドリフト層とｐ型ドリフト層とがセル領域、接合終端領域およびダイシングライン領域の全体に形成されたものであり、具体的には図４３、図４４、図４６〜図４８に示したパワーＭＯＳＦＥＴ等である。以下、これらの図に用いられた共通の参照符号（１，２，４）を参照しながら説明する。
【０３１０】
まず、ｎ型ドレイン層１としての高不純物濃度のｎ型半導体層からなる基板（ウェハ）を準備し（ステップＳ１）、次いで、台基板上に、ｎ型およびｐ型ドリフト層２，４となるｎ型半導体層をエピタキシャル成長させる（ステップＳ２）。
【０３１１】
次いで、上記ｎ型半導体層内に複数のｐ型ドリフト層４を選択的に形成し、ｎ型ドリフト層２とｐ型ドリフト層４とが交互に繰り返されたドリフト層を形成する（ステップＳ３）。ｐ型ドリフト層４が形成されずに残ったｎ型半導体層がｎ型ドリフト層２となる。このようにしてドリフト層が作り込まれた基板（ウェハ）が得られる。なお、上記ドリフト層の全てが主電流が流れるドリフト層として使用されるのではなく、一部は接合終端およびダイシングラインとして使用される。
【０３１２】
ｐ型ドリフト層４の幅およびピッチは耐圧によって決まる。したがって、同じ耐圧の素子であれば、電流定格（チップサイズ）に関係なく、ステップＳ３にて得られたドリフト層が作り込まれた基板は、共通の基板として使用することができる。一つの基板から切り出されるチップの数は、電流定格が大きいほど少なくなる。
【０３１３】
ステップＳ３において、ｎ型半導体層中にｐ型半導体層を形成する方法としては、様々な方法を用いることが可能である。以下に代表的な二つの方法を示す。
【０３１４】
第１の方法はｐ型不純物のイオン注入を用いた方法である。まず、露光・イオン注入・活性化アニール等の工程を通して、ｐ型ドリフト層４となる領域のｎ型半導体層の表面に、活性化されたｐ型不純物を選択的に導入する。
【０３１５】
続いて、このｐ型不純物が導入されたｎ型半導体層上に、ｎ型半導体層を再びエピタキシャル成長させ、再度、同様に、ｐ型不純物を導入する。この一連の工程を繰り返し、ｎ型およびｐ型ドリフト層２，４として必要な厚さを有する、ｐ型不純物が導入されたｎ型半導体層を形成する。
【０３１６】
上記露光・イオン注入・活性化アニール等の工程は繰り返されるが、耐圧が同じであれば電流定格に関係なく、必要となる露光用マスクは一枚である。
【０３１７】
その後、ｎ型半導体層中に導入されたｐ型不純物を熱処理により拡散させ、ｎ型およびｐ型ドリフト層２，４が得られる。
【０３１８】
第２の方法はｐ型半導体層のエピタキシャル成長を用いた方法である。まず、ｐ型ドリフト層となる領域のｎ型半導体層内に基板に達するトレンチを選択的に形成する。
【０３１９】
上記トレンチを形成する工程において、露光用マスクが必要となるが、耐圧が同じであれば電流定格に関係なく、トレンチを形成する工程は１回なので、必要となる露光用マスクは一枚である。
【０３２０】
その後、トレンチの内部にｐ型ドリフト層４としてのｐ型半導体層をエピタキシャル成長させ、ｎ型およびｐ型ドリフト層２，４が得られる。
【０３２１】
ステップＳ３後には、セル領域のｎ型およびｐ型ドリフト層２，４の表面にＭＯＳＦＥＴ構造を形成し、セル領域の素子構造を完成させる工程、接合終端領域の接合終端構造を完成させる工程等の周知の工程が続き、所定電流定格のパワーＭＯＳＦＥＴが作り込まれる基板が得られる（ステップＳ４）。
【０３２２】
最後に、ダイシングラインに沿って基板を切り、パワーＭＯＳＦＥＴのチップを得る（ステップＳ５）。
【０３２３】
以上述べたように本実施形態によれば、異なる電流定格（チップサイズ）のパワーＭＯＳＦＥＴのチップを製造するにあたって、電流定格毎の異なる基板を形成する必要が無くなるので、プロセスの簡略化、製造コストの削減化を図られるようになる。
【０３２４】
（第３４の実施形態）
図５４は、本発明の第３４の実施形態に係る縦型のパワー半導体素子を含む半導体装置の断面図である。
【０３２５】
本実施形態が第２７の実施形態と異なる点は、セル領域に静電誘導型トランジスタ（ＳＩＴ）が形成されていることにある。このＳＩＴは、ｎ型ソース層６、ｎ型ドリフト層２、ｎ型ドレイン層１を電流通路とし、この電流通路はｐ型ドリフト層４とｎ型ドリフト層２とによって構成されるｐｎ接合の界面から生じる空乏層によって制御される。
【０３２６】
本実施形態でも、第２７の実施形態と同様に、同じ耐圧であれば、電流定格（素子サイズ）が異なっても、作成に使用する基板は同じなので、製造コストの削減化等の効果が得られる。
【０３２７】
次に、ＳＩＴの動作を図５５のタイムチャートを用いて説明する。図５５中の各線は、上から順に、ゲート端子Ｇのゲート電圧Ｖｇ、ドレイン端子Ｄを流れるドレイン電流Ｉｄ、ドレイン端子Ｄの電圧Ｖｄを示している。
【０３２８】
オフ状態（時刻ｔ＜ｔ1）では、ゲート端子Ｇにソース端子Ｓに対して負の電圧が印加される。これにより、ｐ型ドリフト層４とｎ型ドリフト層２とによって構成されるｐｎ接合の空乏領域によって電流通路が遮断され、図５６に示すように等電位線が分布して、素子は高電圧を阻止する。図５６において等電位線は点線で示してある。
【０３２９】
次いで、ターンオン時（時刻ｔ1）には、ゲート端子Ｇにソース端子Ｓに対して零電圧または上記ｐｎ接合のビルトイン電圧以下の正の電圧が印加される。これにより、オフ状態で広がっていた、上記ｐｎ接合の空乏領域は消失し、図５７に示すように、ｎ型ソース層６からｎ型ドリフト層２を通ってｎ型ドレイン層１に電子ｅ- が流れて、素子がオン状態になる。
【０３３０】
図５８は、本実施形態（第３４の実施形態）のパワー半導体素子および図６５の従来のＭＯＳＦＥＴ（ｐ／ｎ型ドリフト層）の耐圧−オン抵抗特性を示す特性図である。なお、図中には、図６３の従来のＭＯＳＦＥＴ（単一ドリフト層）の耐圧−オン抵抗特性も併記してある。
【０３３１】
図５８から、図６５の従来のＭＯＳＦＥＴは、ドリフト層をｎ型ドリフト層１０９とｐ型ドリフト層１１０とが交互に形成された短冊構造を用いて構成することにより、単一のｎ型ベース層１０２のみをドリフト層として持つ図６３の従来のＭＯＳＦＥＴよりオン抵抗が低減される。
【０３３２】
しかしながら、図６５の従来のＭＯＳＦＥＴは、素子の耐圧が低くなるほど、素子のオン抵抗に占めるＭＯＳＦＥＴ構造のチャネル抵抗の成分が増加するために、オン抵抗の十分な低減が困難である。
【０３３３】
このような問題は、材料がＳｉ系のＭＯＳＦＥＴの場合であれば、２５０Ｖ以下の耐圧において顕著になる。特に、破壊電界強度が大きくドリフト層厚を薄くできるＳｉＣ系のＭＯＳＦＥＴの場合により顕著になる。上記問題は、チャネル抵抗を有する他の素子にもいえる。
【０３３４】
これに対して、本実施形態のパワー半導体素子では、素子のオン・オフ制御がｐｎ接合の空乏領域によってなされることから、電流通路にＭＯＳチャネルが介在せず、低耐圧領域まで十分な低オン抵抗特性が実現される。
【０３３５】
ここでは、材料としてＳｉを用いたパワー半導体素子を例に説明したが、最大破壊電界強度がＳｉより大きいＳｉＣを材料に用いた場合には、Ｓｉを用いた場合よりもドリフト層の厚さを薄くできることから、図５８に示した効果はいっそう顕著となる。
【０３３６】
（第３５の実施形態）
図５９は、本発明の第３５の実施形態に係る縦型のパワー半導体素子を含む半導体装置の断面図である。
【０３３７】
本実施形態が第３４の実施形態と異なる点は、第１のｐ型ベース層５を備えていることにある。
【０３３８】
第１のｐ型ベース層５は、ｎ型ドリフト層２、ｐ型ドリフト層４およびｎ型ソース層６に接するとともに、ｎ型ソース層６より深く形成され、かつｎ型ソース層６を側面から挟み込むように形成されている。
【０３３９】
このような構成であれば、ターンオフ時に、第１のｐ型ベース層５とｎ型ドリフト層２とのｐｎ接合から生じる空乏層によって、ｎ型ドリフト層２を介して隣り合う第１のｐ型ベース層５同士がピンチオフすることによる電流通路の遮断の方が、ｎ型ドリフト層２とｐ型ドリフト層４とのｐｎ接合から生じる空乏層によって、ｎ型ドリフト層２を介して隣り合う第１のｐ型ベース層５同士がピンチオフすることによる電流通路の遮断よりも速く起こる。これにより、ｎ型ソース層６直下に空乏領域を素早く確実に形成できることから、ターンオフ速度を速くでき、かつ安定して高耐圧が得られる。
【０３４０】
（第３６の実施形態）
図６０は、本発明の第３６の実施形態に係る縦型のパワー半導体素子を含む半導体装置の断面斜視図である。
【０３４１】
本実施形態が第３５の実施形態（図５９）と異なる点は、ｎ型ドリフト層２、ｐ型ドリフト層４の配列方向に対して垂直方向に、ゲート電極８、ソース電極１１が配列されていることにある。図６０において、４６は絶縁膜を示している。
【０３４２】
その結果、ｎ型ドリフト層２、ｐ型ドリフト層４の繰り返しピッチと、ゲート電極８の繰り返しピッチとを独立に設定することができる。これにより、上記配列方向と平行な断面Ｓ４において、ｎ型ドリフト層２、ｐ型ドリフト層４を微細化でき、ｎ型ドリフト層２のｎ型不純物濃度を高くできることから、オン抵抗のさらなる低減化を図れる。
【０３４３】
（第３７の実施形態）
図６１は、本発明の第３７の実施形態に係る縦型のパワー半導体素子を含む半導体装置の断面斜視図である。
【０３４４】
本実施形態が第３５の実施形態と異なる点は、ｎ型ドリフト層２、ｐ型ドリフト層４の配列方向に対して垂直な断面Ｓ５において、ｎ型ソース層６と第１のｐ型ベース層５とが選択的に形成されていることにある。
【０３４５】
その結果、ｎ型ソース層６および第１のｐ型ベース層５の繰り返しピッチと、ｎ型ドリフト層２およびｐ型ドリフト層４の繰り返しピッチとを独立に設定することができる。
【０３４６】
すなわち、ｎ型ソース層６および第１のｐ型ベース層５の繰り返しピッチに対して、ｎ型ドリフト層２およびｐ型ドリフト層４の繰り返しピッチを独立に設定できるようになる。
【０３４７】
これにより、上記配列方向に対して垂直な断面Ｓ５において、ｎ型ドリフト層２およびｐ型ドリフト層４の繰り返しピッチを、ｎ型ソース層６および第１のｐ型ベース層５の繰り返しピッチよりも小さくでき、ｎ型ドリフト層２の幅をより狭くできる。
【０３４８】
その結果、ｎ型ドリフト層２をより微細化でき、ｎ型ドリフト層２のｎ型不純物濃度をより高くできることから、オン抵抗のさらなる低減化を図れるようになる。
【０３４９】
（第３８の実施形態）
図６２は、本発明の第３８の実施形態に係る縦型のパワー半導体素子を含む半導体装置の断面斜視図である。
【０３５０】
本実施形態が第３７の実施形態と異なる点は、ｎ型ドリフト層２、ｐ型ドリフト層４との配列方向に対して垂直な方向に、ゲート電極８、ソース電極１１が配列されていることにある。言い換えれば、第３７の実施形態と第３６の実施形態とを組み合わせたのが本実施形態である。
【０３５１】
本実施形態によれば、第３６の実施形態と同様に、ｎ型ドリフト層２、ｐ型ドリフト層４の繰り返しピッチと、ゲート電極８の繰り返しピッチとを独立に設定することができる。これにより、ｎ型ドリフト層２、ｐ型ドリフト層４をより微細化できることから、オン抵抗のさらなる低減化を図れるようになる。
【０３５２】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では第１導電型としてｎ型、第２導電型としてｐ型を用いているが、その反対に第１導電型としてｐ型、第２導電型としてｎ型を用いても良い。
【０３５３】
また、上記実施形態では、パワー半導体素子として、パワーＭＯＳＦＥＴやＳＩＴを例にあげたが、ｎ型ドリフト層、ｐ型ドリフト層を用いたものであれば、特に限定されるものではない。
【０３５４】
また、上記実施形態では、半導体装置について具体的な例示はしなかったが、パワー半導体素子を含むものであれば、特に限定されるものではない。その範囲は、例えば家庭用の電気機器（例えばテレビ）から、輸送関係の機器（例えば自動車）、工場内の機器（例えばコンピュータ制御の工作機械（ＣＮＣ））と幅広いものである。
【０３５５】
さらに、本発明は、上記実施形態を適宜組み合わせて実施することも可能である。
【０３５６】
さらにまた、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０３５７】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０３５８】
【発明の効果】
以上詳説したように本発明によれば、オン抵抗の低減化、あるいは製造コストの削減化を図れる、第１導電型ドリフト層と第２導電型ドリフト層を用いたパワー半導体素子を含む半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図２】実施形態のパワーＭＯＳＦＥＴにおいて高耐圧が得られる理由を説明するための断面図
【図３】実施形態のパワーＭＯＳＦＥＴに静耐圧相当の電圧が印加されたときの電位分布（等電位線）を示す図
【図４】図３の矢視Ｂ−Ｂ’断面におけるオフ状態での電界強度分布を示す図
【図５】図３の矢視Ｃ−Ｃ’断面におけるオフ状態での電界強度分布を示す図
【図６】実施形態のパワーＭＯＳＦＥＴのオン状態（導通状態）でのキャリア（電子）の流れを示す図
【図７】実施形態および従来のＭＯＳＦＥＴの耐圧−オン抵抗特性を示す特性図
【図８】本発明の第２の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図９】本発明の第３の実施形態に係る縦型のパワーＭＯＳＦＥＴのｎ型およびｐ型の不純物濃度分布を示す図
【図１０】本発明の第４の実施形態に係る縦型のパワーＭＯＳＦＥＴのｎ型およびｐ型の不純物濃度分布を示す図
【図１１】図１０の不純物濃度分布を有するパワーＭＯＳＦＥＴの製造工程を示す断面図
【図１２】図１０の不純物濃度分布を有するパワーＭＯＳＦＥＴの製造工程の変形例を示す断面図
【図１３】本発明の第５の実施形態に係る縦型のパワーＭＯＳＦＥＴのｎ型およびｐ型の不純物濃度分布を示す図
【図１４】本発明の第６の実施形態に係る縦型のパワーＭＯＳＦＥＴのｎ型およびｐ型の不純物濃度分布を示す図
【図１５】図１４の不純物濃度分布を有するパワーＭＯＳＦＥＴの製造工程を示す断面図
【図１６】本発明の第７の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図１７】本発明の第８の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図１８】本発明の第９の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面斜視図
【図１９】本発明の第１０の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図２０】本発明の第１１の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図２１】本発明の第１２の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図２２】本発明の第１３の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図２３】本発明の第１４の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図２４】本発明の第１５の実施形態に係る横型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図２５】本発明の第１６の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図２６】本発明の第１７の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図２７】本発明の第１８の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図２８】本発明の第１９の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図２９】本発明の第２０の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図３０】本発明の第２１の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図３１】実施形態のパワーＭＯＳＦＥＴにおいて高耐圧が得られる理由を説明するための断面図
【図３２】実施形態のパワーＭＯＳＦＥＴのオフ状態（阻止状態）での電位分布（等電位線）を示す図
【図３３】実施形態のパワーＭＯＳＦＥＴのオン状態（導通状態）でのキャリア（電子、正孔）の流れを示す図
【図３４】実施形態および従来のＭＯＳＦＥＴの耐圧−オン抵抗特性を示す特性図
【図３５】実施形態のパワーＭＯＳＦＥＴの製造工程を示す断面図
【図３６】図３５に続く同実施形態のパワーＭＯＳＦＥＴの製造工程を示す断面図
【図３７】本発明の第２２の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面斜視図
【図３８】本発明の第２３の実施形態に係る横型のパワーＭＯＳＦＥＴを含む半導体装置の断面斜視図
【図３９】本発明の第２４の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面斜視図
【図４０】実施形態および比較例の逆回復電流と時間との関係を示す図
【図４１】本発明の第２５の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図４２】本発明の第２６の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図４３】本発明の第２７の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図４４】実施形態のパワーＭＯＳＦＥＴのオフ状態における電位分布（等電位線）を示す図
【図４５】露光用マスクに対応した１回の単位露光により基板（ウェハ）上に転写される平面構造を模式的に示す図
【図４６】本発明の第２８の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図４７】本発明の第２９の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図４８】本発明の第３０の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図４９】本発明の第３１の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置の断面図
【図５０】実施形態のパワーＭＯＳＦＥＴの具体的な平面構造を示す平面図
【図５１】実施形態のパワーＭＯＳＦＥＴの他の具体的な平面構造を示す平面図
【図５２】実施形態のパワーＭＯＳＦＥＴのさらに別の具体的な平面構造を示す平面図
【図５３】本発明の第３３の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導体装置を含むチップのプロセスフローを示す図
【図５４】本発明の第３４の実施形態に係る縦型のパワー半導体素子を含む半導体装置の断面図
【図５５】ＳＩＴの動作を説明するためのタイムチャート
【図５６】実施形態の縦型のパワー半導体素子のオフ状態における電位分布（等電位線）を示す図
【図５７】実施形態の縦型のパワー半導体素子のオン状態（導通状態）でのキャリア（電子）の流れを示す図
【図５８】実施形態のパワー半導体素子および従来のＭＯＳＦＥＴの耐圧−オン抵抗特性を示す特性図
【図５９】本発明の第３５の実施形態に係る縦型のパワー半導体素子を含む半導体装置の断面図
【図６０】本発明の第３６の実施形態に係る縦型のパワー半導体素子を含む半導体装置の断面斜視図
【図６１】本発明の第３７の実施形態に係る縦型のパワー半導体素子を含む半導体装置の断面斜視図
【図６２】本発明の第３８の実施形態に係る縦型のパワー半導体素子を含む半導体装置の断面斜視図
【図６３】従来のパワーＭＯＳＦＥＴの断面図
【図６４】図６３の矢視Ａ−Ａ’断面における電界強度分布を示す図
【図６５】従来のパワーＭＯＳＦＥＴの断面図
【図６６】図６５のパワーＭＯＳＦＥＴの接合終端領域を示す断面図
【図６７】図６５のパワーＭＯＳＦＥＴの製造工程の流れを示す図
【符号の説明】
１…ｎ型ドレイン層
２，２ａ…ｎ型ドリフト層（第１導電型ドリフト層）
３，３ａ，３ｂ…バリア絶縁膜
４，４ａ，４ｂ…ｐ型ドリフト層（第２導電型ドリフト層）
５…第１のｐ型ベース層（第１の第２導電型ベース層）
６…ｎ型ソース層（第１導電型ソース層）ｗ
７…ゲート絶縁膜（第１のゲート絶縁膜）
８…ゲート電極（第１のゲート電極）
９…第２のｐ型ベース層（第２の第２導電型ベース層）
１０…ドレイン電極（第１の主電極）
１１，１１Ｌ…ソース電極（第２の主電極）
１２…再結合中心
１３…ｎ型ベース層
１４…トレンチ
１５…ｎ型不純物
１６…ｐ型不純物
１７，１８…ｎ型ベース層
１９…ｐ型ベース層
２０…絶縁膜
２１…基板
２２…基板電極
２３…トレンチ
２４…ｎ型半導体層層
２５…ｐ型ガードリング層（接合終端構造）
２６…ｎチャネルストッパ層（接合終端構造）
２７…電極
２８…ｐ型ドレイン層
２９…ｎ型ベース層
３０…ｐ型ソース層
３１…第２のゲート絶縁膜
３２…第２のゲート電極
３３…第２のドレイン電極
３４…第２のソース電極
３５…第１の端子
３６…第２の端子
３７…基板
３８…ｎ型バッファ層
３９…ｎチャネルストッパ層
４０…電極
４１…フィールドプレート電極（接合終端構造）
４２…絶縁膜
４３…リサーフ層（接合終端構造）
４４…絶縁膜
４５…電極
４６…絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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