(57)【特許請求の範囲】
【請求項１】
素子分離領域と活性領域を有し、該活性領域上にゲート酸化膜を介してゲート電極が形成され、該ゲート電極の両側にソース領域およびドレイン領域が形成されている半導体装置であって、
該活性領域と該ゲート酸化膜が接する第１の面より上に、該ソース領域およびドレイン領域の一部が、該ゲート電極の側部に形成されたゲート電極側壁絶縁膜を介して存在し、
該ソース領域および／または該ドレイン領域と、該ソース領域および／または該ドレイン領域に電気的に接続される配線とが接する第２の面が、該第１の面に対して傾いており、
該ソース領域および／または該ドレイン領域の表面と配線を接続するためのコンタクト孔の一部が、該ソース領域および／または該ドレイン領域の表面上に位置し、
該コンタクト孔は、
該ゲート電極の長手方向に対する垂直方向であるゲート長方向における中心位置が、該ソース領域および／または該ドレイン領域内に位置し、
かつ、該コンタクト孔のゲート電極側端が、該ソース領域および／または該ドレイン領域のゲート電極側端の内側に位置するとともに、該コンタクト孔の素子分離領域側端が該ソース領域および／または該ドレイン領域の素子分離領域側端の外側に位置する
ように、該ソース領域および／または該ドレイン領域に対して、該領域上から該素子分離領域上まで延在して位置しており、
該第２の面と該素子分離領域の表面とはこれらの面の境界部分で垂直な段差が生じないよう配置され、
前記ゲート電極の長手方向に対する垂直方向に関して、前記ゲート電極の端から前記活性領域と前記素子分離領域の境界までの距離ａは、該ゲート電極の幅としての前記半導体装置のゲート長よりも短く、
前記ゲート電極から前記素子分離領域までの距離ａは、前記ゲート電極側壁絶縁膜の厚みｂと、前記素子分離領域に対して前記ゲート電極を位置合わせするときの位置合わせマージンｃとに対して、関係式ａ＞ｂ＋ｃを満たすよう設定され、かつ、前記ゲート電極側壁絶縁膜と、前記ソース領域およびドレイン領域の、前記第１の面より上に位置する部分とを合わせたゲート側壁部のゲート長方向の幅ｄは、前記ゲート電極から前記素子分離領域までの距離ａと、前記位置合わせマージンｃとに対して、関係式ｄ＞ａ＋ｃを満たすよう設定されており、前記位置合わせマージンｃは、前記ゲート電極長の三分の一である半導体装置。
【請求項２】
前記第２の面の形状は、該ソース領域および／または該ドレイン領域と該配線との接触面積が増大するよう凸凹形状としている請求項１に記載の半導体装置。
【請求項３】
前記ソース領域および／または前記ドレイン領域のある部分が、前記素子分離領域の一部を覆っている請求項２に記載の半導体装置。
【請求項４】
前記第１の面に対する垂直方向における、前記ソース領域および／または前記ドレイン領域の該第１の面からの高さが、前記ゲート電極に近いほど高い、請求項２または３に記載の半導体装置。
【請求項５】
前記第２の面が曲線形状である請求項１に記載の半導体装置。
【請求項６】
前記ゲート電極長手方向に対する垂直方向であって、該コンタクト孔の中心を通る垂直断面に関し、該垂直断面における該コンタクト孔の開口部の幅は、該ゲート電極の端から、前記活性領域と前記素子分離領域の境界までの距離よりも長い、請求項２に記載の半導体装置。
【請求項７】
前記ソース領域および／または前記ドレイン領域を構成する積み上げ層中の不純物の拡散係数が、前記半導体基板中の不純物の拡散係数よりも大きい、請求項１〜６のうちの１つに記載の半導体装置。
【請求項８】
前記積み上げ層中の不純物の拡散係数が、前記半導体基板中の不純物の拡散係数の２倍から１００倍である請求項７に記載の半導体装置。
【請求項９】
前記積み上げ層が多結晶シリコンである請求項７または８に記載の半導体装置。
【請求項１０】
前記多結晶シリコンが、柱状結晶である請求項９に記載の半導体装置。
【請求項１１】
前記多結晶シリコンのグレインサイズは、５０ｎｍ以下である請求項９に記載の半導体装置。
【請求項１２】
前記ゲート電極、前記ソース領域、および前記ドレイン領域の表面が、該ゲート電極、該ソース領域、および該ドレイン領域を構成する多結晶シリコン膜の上に形成された高融点金属シリサイド膜により覆われている請求項１に記載の半導体装置。
【請求項１３】
前記第１の面から、前記ソース領域および／または前記ドレイン領域と前記活性化領域の接合面までの距離が、前記ゲート電極側壁絶縁膜の幅に対して０．８倍〜２倍である請求項１に記載の半導体装置。
【請求項１４】
請求項１に記載の半導体装置を製造する方法であって、
シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、
前記ゲート絶縁膜、前記ゲート電極、および該ゲート電極の両側に位置するゲート側壁絶縁膜を順次形成する工程と、
活性領域に対して１つのゲート電極が存在する場合、前記ゲート電極長手方向に対する垂直方向であるゲート長方向における該ゲート電極から該素子分離領域までの幅の値よりも厚い膜厚の多結晶シリコン膜を被着する工程と、
該ゲート電極上部の該多結晶シリコン膜がなくなるまで異方性エッチングを行って、該ゲート電極の両側に、該ソース領域およびドレイン領域となる側壁部を形成する工程と、
該側壁部にイオン注入を行って該ソース領域および該ドレイン領域を形成する工程と、
該ソース領域および該ドレイン領域上に形成した層間絶縁膜に前記コンタクト孔を形成する工程と
を包含する半導体装置の製造方法。
【請求項１５】
前記イオン注入工程は、前記側壁部にドナーまたはアクセプタとなる不純物を導入することにより、前記ソース領域およびドレイン領域を形成するイオン注入工程であり、
前記ゲート電極がドナーまたはアクセプタとなる不純物が導入されることにより形成され、
該ソース領域、該ドレイン領域および該ゲート電極への、該ドナーまたは該アクセプタとなる不純物の導入は、イオン注入により同時に行われる請求項１４に記載の半導体装置を製造する方法。
【請求項１６】
請求項１に記載の半導体装置を製造する方法であって、
シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、
前記ゲート絶縁膜、前記ゲート電極、および該ゲート電極の両側に位置するゲート側壁絶縁膜を順次形成する工程と、
多結晶シリコン膜を被着する工程と、
該ゲート電極上部の該多結晶シリコン膜がなくなるまで異方性エッチングを行う工程と、
該ゲート電極側壁にゲート側壁絶縁膜を介して形成された多結晶シリコン膜の一部を除去する工程と、
該ゲート電極の両側に形成した、該ソース領域およびドレイン領域となる側壁部にイオン注入を行って該ソース領域および該ドレイン領域を形成する工程と、
該ソース領域および該ドレイン領域上に形成した層間絶縁膜に前記コンタクト孔を形成する工程と
を包含する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、ソース・ドレイン領域の占有面積を縮小し、ソース・ドレイン領域の寄生容量および寄生抵抗を減少させる効果のある半導体装置および半導体装置を製造する方法に関する。
【０００２】
【従来の技術】
一般に、絶縁ゲート型電界効果トランジスタでは、微細化するにしたがって、加工ばらつき等によるゲート長の変動に起因したしきい値電圧のばらつき、サブスレッショルド特性の劣化によるオフリーク電流の増加、パンチスルー等の短チャネル効果によるトランジスタ特性の劣化が問題となってきている。このような問題を解決する方法の一つとして、トランジスタのチャネル領域に隣接するソース・ドレイン領域の接合深さを浅くする方法がある。上記浅接合化を実現するため、ゲート電極の両側に、ゲート電極側壁絶縁膜を介して、チャネル領域よりも上方に積み上げられたソース・ドレイン領域（積み上げ拡散層）を形成する構造がある。
【０００３】
図２２Ａ、図２２Ｂ、および図２２Ｃは、従来の積み上げ拡散層を形成する工程を示す図である。
【０００４】
図２２Ａに示すように、シリコン酸化膜で形成された素子分離領域１００２とシリコン基板からなる活性領域１００３に大別された半導体ウェハ１００１上に、ゲート絶縁膜１００４を介して、上部および、側壁部が絶縁膜１００６で覆われたゲート電極１００５が形成される。
【０００５】
次に、図２２Ｂに示すように、ソース・ドレイン領域に半導体よりなる積み上がった拡散層領域を設けるために、Ｓｅｌｅｃｔｉｖｅ  ｅｐｉｔａｘｉａｌ  ｇｒｏｕｔｈ方法により、シリコン表面が露出している領域（ソース・ドレイン領域）にのみシリコン膜１００７を成長させる。Ｓｅｌｅｃｔｉｖｅ  ｅｐｉｔａｘｉａｌ  ｇｒｏｕｔｈ方法は、特開昭６１−１９６５７７号公報に開示されている。
【０００６】
図２２Ｃに示すように、層間絶縁膜１００８が生成され、上部配線１０１０が、コンタクト配線１００９を介してソース・ドレイン領域１００７に接続される。
【０００７】
チャネル領域近傍のソース・ドレイン領域を、チャネル領域よりも上方にシリコン膜（エピタキシャルシリコン、多結晶シリコン等）が形成された後、ソース・ドレイン領域となる不純物イオンが注入される。チャネル領域よりも積み上がったシリコン膜中に不純物を注入することにより、トランジスタのチャネル領域に対して、ソース・ドレインの不純物拡散層領域の接合深さを浅く形成することが可能となる。これにより、効果的に短チャネル効果を防止することが可能となる。
【０００８】
【発明が解決しようとする課題】
ゲート電極長手方向に対して垂直方向（ゲート長方向）におけるゲート電極１００５から素子分離領域１００２までのソース・ドレイン領域１００７にコンタクト孔が形成されるが、ソース・ドレイン領域１００７の長さは、以下のように決定される。
【０００９】
図１５は、ゲート電極と活性領域とコンタクト孔の関係を示す図である。ｐは、ゲート電極とコンタクトとの間の位置合わせマージンを表し、ｏはコンタクト孔の幅を表し、ｑはコンタクトとソース・ドレイン領域との間の位置合わせマージンを表している。図２２Ｃの半導体装置では、ソース・ドレイン領域１００７の長さを、ｐ+ｏ+ｑより小さくすることができない。
【００１０】
このため、特開昭６１−１９６５７７号公報に示される半導体装置では、ソース・ドレイン領域の占有面積を縮小することが容易ではない。
【００１１】
本発明は、上記問題を鑑み、ソース・ドレイン領域の占有面積が小さい半導体装置およびそれを製造する方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体装置は、素子分離領域と活性領域を有し、該活性領域上にゲート酸化膜を介してゲート電極が形成され、該ゲート電極の両側にソース領域およびドレイン領域が形成されている半導体装置であって、該活性領域と該ゲート酸化膜が接する第１の面より上に、該ソース領域およびドレイン領域の一部が、該ゲート電極の側部に形成されたゲート電極側壁絶縁膜を介して存在し、該ソース領域および／または該ドレイン領域と、該ソース領域および／または該ドレイン領域に電気的に接続される配線とが接する第２の面が、該第１の面に対して傾いており、該ソース領域および／または該ドレイン領域の表面と配線を接続するためのコンタクト孔の一部が、該ソース領域および／または該ドレイン領域の表面上に位置し、該コンタクト孔は、該ゲート電極の長手方向に対する垂直方向であるゲート長方向における中心位置が、該ソース領域および／または該ドレイン領域内に位置し、かつ、該コンタクト孔のゲート電極側端が、該ソース領域および／または該ドレイン領域のゲート電極側端の内側に位置するとともに、該コンタクト孔の素子分離領域側端が該ソース領域および／または該ドレイン領域の素子分離領域側端の外側に位置するように、該ソース領域および／または該ドレイン領域に対して、該領域上から該素子分離領域上まで延在して位置しており、該第２の面と該素子分離領域の表面とはこれらの面の境界部分で垂直な段差が生じないよう配置され、前記ゲート電極の長手方向に対する垂直方向に関して、前記ゲート電極の端から前記活性領域と前記素子分離領域の境界までの距離ａは、該ゲート電極の幅としての前記半導体装置のゲート長よりも短く、前記ゲート電極から前記素子分離領域までの距離ａは、前記ゲート電極側壁絶縁膜の厚みｂと、前記素子分離領域に対して前記ゲート電極を位置合わせするときの位置合わせマージンｃとに対して、関係式ａ＞ｂ＋ｃを満たすよう設定され、かつ、前記ゲート電極側壁絶縁膜と、前記ソース領域およびドレイン領域の、前記第１の面より上に位置する部分とを合わせたゲート側壁部のゲート長方向の幅ｄは、前記ゲート電極から前記素子分離領域までの距離ａと、前記位置合わせマージンｃとに対して、関係式ｄ＞ａ＋ｃを満たすよう設定されており、前記位置合わせマージンｃは、前記ゲート電極長の三分の一であり、そのことにより上記目的が達成される。
【００１３】
本発明の半導体装置は、前記第２の面の形状は、該ソース領域および／または該ドレイン領域と該配線との接触面積が増大するよう凸凹形状としてもよい。
【００１４】
本発明の半導体装置は、前記ソース領域および／または前記ドレイン領域のある部分が、前記素子分離領域の一部を覆っていてもよい。
【００１５】
本発明の半導体装置は、前記第１の面に対する垂直方向における、前記ソース領域および／または前記ドレイン領域の前記第１の面からの高さが、前記ゲート電極に近いほど高くてもよい。
【００１６】
本発明の半導体装置は、前記第２の面が曲線形状であってもよい。
【００１９】
本発明の半導体装置は、前記ゲート電極長手方向に対する垂直方向であって、前記コンタクト孔の中心を通る垂直断面に関し、前記垂直断面における前記コンタクト孔の開口部の幅は、前記ゲート電極の端から、前記活性領域と前記素子分離領域の境界までの距離よりも長くてもよい。
【００２１】
本発明の半導体装置は、前記ソース領域および／または前記ドレイン領域を構成する積み上げ層中の不純物の拡散係数が、前記半導体基板中の不純物の拡散係数よりも大きくてもよい。
【００２２】
本発明の半導体装置は、前記積み上げ層中の不純物の拡散係数が、前記半導体基板中の不純物の拡散係数の２倍から１００倍であってもよい。
【００２３】
本発明の半導体装置は、前記積み上げ層が多結晶シリコンであってもよい。
【００２４】
本発明の半導体装置は、前記多結晶シリコンが、柱状結晶であってもよい。
【００２５】
本発明の半導体装置は、前記多結晶シリコンのグレインサイズは、５０ｎｍ以下であってもよい。
【００２６】
本発明の半導体装置は、前記ゲート電極、前記ソース領域、および前記ドレイン領域の表面が、該ゲート電極、該ソース領域、および該ドレイン領域を構成する多結晶シリコン膜の上に形成された高融点金属シリサイド膜により覆われていてもよい。
【００２７】
本発明の半導体装置は、前記第１の面から、前記ソース領域および／または前記ドレイン領域と前記活性化領域の接合面までの距離が、ゲート電極側壁絶縁膜の幅に対して０．８倍〜２倍であってもよい。
【００２８】
本発明に係る半導体装置の製造方法は、上記半導体装置を製造する方法であって、シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、前記ゲート絶縁膜、前記ゲート電極、および該ゲート電極の両側に位置するゲート側壁絶縁膜を順次形成する工程と、活性領域に対して１つのゲート電極が存在する場合、前記ゲート電極長手方向に対する垂直方向であるゲート長方向における該ゲート電極から該素子分離領域までの幅の値よりも厚い膜厚の多結晶シリコン膜を被着する工程と、該ゲート電極上部の前記多結晶シリコン膜がなくなるまで異方性エッチングを行って、該ゲート電極の両側に、該ソース領域およびドレイン領域となる側壁部を形成する工程と、該側壁部にイオン注入を行って該ソース領域および該ドレイン領域を形成する工程と、該ソース領域および該ドレイン領域上に形成した層間絶縁膜に前記コンタクト孔を形成する工程とを包含し、そのことにより上記目的が達成される。
【００３０】
本発明は、上記半導体装置の製造方法において、前記イオン注入工程は、ドナーまたはアクセプタとなる不純物を導入することにより、前記ソース領域およびドレイン領域を形成するイオン注入工程であり、前記ゲート電極がドナーまたはアクセプタとなる不純物が導入されることにより形成され、前記ソース領域、前記ドレイン領域および前記ゲート電極への、前記ドナーまたは前記アクセプタとなる不純物の導入は、イオン注入により同時に行われてもよい。
【００３１】
本発明に係る半導体装置の製造方法は、上記半導体装置を製造する方法であって、シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、前記ゲート絶縁膜、前記ゲート電極、および該ゲート電極の両側に位置するゲート側壁絶縁膜を順次形成する工程と、多結晶シリコン膜を被着する工程と、該ゲート電極上部の該多結晶シリコン膜がなくなるまで異方性エッチングを行う工程と、前記ゲート電極側壁にゲート側壁絶縁膜を介して形成された多結晶シリコン膜の一部を除去する工程と、該ゲート電極の両側に形成した、該ソース領域およびドレイン領域となる側壁部にイオン注入を行って該ソース領域および該ドレイン領域を形成する工程と、該ソース領域および該ドレイン領域上に形成した層間絶縁膜に前記コンタクト孔を形成する工程とを包含し、そのことにより上記目的が達成される。
【００３２】
（１）  本構造により、ソース・ドレイン領域の寄生抵抗が減少する作用がある。また、本構造においては、ゲート電極に近いソース・ドレイン領域程、半導体基板表面の活性領域よりも上方にソース・ドレイン領域の表面が存在し、この結果、イオン注入法により、ソース・ドレイン領域への不純物ドーピングを行った際、ゲート電極近傍程トランジスタのチャネル領域に対する接合深さが浅くなり、微細化する際の短チャネル効果を効果的に抑制できる作用がある。
【００３３】
また、ソース・ドレイン領域の占有面積に対し、表面積を大きくすることが可能となるため、ソース・ドレイン領域上に上部配線とのコンタクトを形成する際接触面積を大きくし、占有面積に対して、コンタクト抵抗を下げる作用がある。
【００３４】
また、サリサイド化（Self aligned Silicide）を考慮した場合、占有面積に対してシリサイド化される表面積が増えるため、低抵抗化が可能となり、また、シリサイド化反応時の問題点である細線効果（微細配線のシリサイド化において、反応が阻害され、シリサイド化出来なくなる。）を緩和する効果がある。
【００３５】
また、本構造により、ゲートによって生ずる垂直な段差がなくなる。そのため、半導体装置の製造時のゲート電極の垂直段差によって生じる様々な問題が解決する。たとえば、自己整合コンタクト（Self Alain Contact）等のエッチングの際に生じる垂直段差部その下地ストッパ層との選択比の低下の問題がなくなり、容易になる。また、ゲートの上の層間絶縁膜の平坦化が容易になる。また、ソース・ドレイン領域を形成後には、活性領域が露出しないため、エッチングや、イオン注入時にダメージが入らないというメリットがある。
【００３６】
（２）  また、上記ソース・ドレイン領域表面は、上記ゲート電極長手方向に対して、垂直に切断したときの垂直断面において、曲線形状であることを特徴とする。このため、ソース・ドレイン領域の占有面積に対し、直線的である場合より効果的に表面積を大きくすることが可能となる。
【００３７】
（３）  また、上記ソース・ドレイン領域表面と、上部配線を接続するためのコンタクト孔において、前記ソース・ドレイン領域表面に、少なくとも前記コンタクト孔の一部が存在することを特徴とする。つまり、コンタクト孔の開口径が、ゲート電極長手方向に対して、垂直に切断したときの断面におけるゲートの端から、素子分離領域までの活性領域の幅よりも大きくてもよいため、コンタクト開口径を大きくすることが可能となり、コンタクト孔の形成が容易となる。
【００３８】
従来のコンタクト孔は、ソース・ドレイン領域表面上にコンタクト孔を設ける必要があった。このため、前記ソース・ドレイン領域の幅よりも開口径の小さいコンタクトを設ける必要があり、コンタクト孔を開口するための、加工が困難であった。さらに、このデバイス構造ではゲート電極長手方向の寸法が垂直方向の寸法に対して長いコンタクトをもうけることで、十分なコンタクト面積を確保できる。
【００３９】
（４）  また、本発明の一実施形態は、上記ソース・ドレイン領域表面と、上部配線を接続するためのコンタクト孔において、ゲート電極長手方向に対する垂直方向であって、前記コンタクト孔の中心を通る垂直断面に関し、前記垂直断面における前記ゲート電極から離れた方に位置する前記コンタクト孔の端から前記ゲート電極までの間隔は、前記ゲート電極の端から、活性領域と素子分離領域の境界までの間隔よりも、大きいことを特徴とする。
【００４０】
このため、ソース、ドレイン面積を大きくすることなく、コンタクト孔を大きく設けることが可能となり、コンタクト孔形成の容易性と、ソース、ドレイン接合面積に依存する接合容量の低減を両立させることが可能となる。
【００４１】
（５）  また、本発明の一実施形態は、上記ソース・ドレイン領域表面と、上部配線を接続するためのコンタクト孔において、ゲート電極長手方向に対する垂直方向であって、前記コンタクト孔の中心を通る垂直断面に関し、前記垂直断面におけるコンタクト孔の開口部の幅は、前記ゲート電極の端から、活性領域と素子分離領域の境界までの間隔よりも、大きいことを特徴とする。
【００４２】
このため、ソース、ドレイン面積を小さくしながらも、コンタクト孔と、ソース、ドレインとの接触面積を、できるだけ大きくすることが可能となり、コンタクト抵抗を低減できる。
【００４３】
（６）  また、本発明の一実施形態は、上記ゲート電極長手方向に対する垂直方向に関して、上記ゲート電極の端から、活性領域と素子分離領域の境界までの間隔が、上記ゲート電極の幅（ＭＩＳ型半導体装置のゲート長）よりも、小さいことを特徴とする。
【００４４】
このため、素子の占有面積が非常に小さくなるとともに、ソース、ドレイン部の寄生接合容量も非常に小さくなる。
【００４５】
（７）  また、本発明は、上記半導体基板上に積み上げられたソース・ドレイン領域を構成する積み上げ層中の不純物の拡散係数が、上記半導体基板中の不純物の拡散係数よりも大きい材料によって、半導体基板上に積み上げられていることを特徴とする。
【００４６】
このため、上記不純物を拡散させ、活性化させる熱処理を行ったさいに、上記積み上げ層と、半導体基板との界面までは、拡散が非常に早く、半導体基板中の拡散が遅いので、チャネル領域より下の領域に位置するソース・ドレイン領域の深さが、積み上げ領域の高さのばらつきに作用されにくくなり、浅い接合を制御よく形成できる。
【００４７】
（８）  また、本発明の一実施形態は、上記積み上げ層を形成する材料において、前記材料中の不純物の拡散係数は、上記半導体基板中の不純物の拡散係数に対して、２倍から１００倍であることを特徴とする。
【００４８】
このため、上記チャネル領域より下の領域に位置するソース・ドレイン領域の深さが、積み上げ領域の高さのばらつきに作用されにくくなり、浅い接合を制御よく形成できる。
【００４９】
（９）  また、本発明の具体的な一実施形態は、多結晶シリコンが、上記半導体基板上に積み上げられたソース・ドレイン領域を構成する積み上げ層の材料であることを特徴とする。
【００５０】
このため、多結晶シリコン膜は、半導体装置の製造においてよく使用されている膜であるため新たな装置の導入や条件だしを行う必要が少ない。また、選択エピタキシャル成長装置のような莫大な水素を用いる必要もなく、製造するための装置の占有面積も、非常に大きな占有面積を占める選択エピタキシャル成長装置（水素除外設備の占有面積が非常に大きい）と比較し、非常に小さな占有面積ですむ。
【００５１】
（１０）  また、本発明の具体的な一実施形態は、上記多結晶シリコンは、柱状結晶であることを特徴とする。
【００５２】
このため、上記多結晶シリコン膜中の不純物の拡散が非常に早く、多結晶シリコン膜中にドーピングされた不純物をシリコン基板中に拡散させる上で、制御性がよく、ソース・ドレイン領域の深さが、上記多結晶シリコンの高さのばらつきに作用されにくくなり、浅い接合を制御よく形成できる。
【００５３】
（１１）  また、本発明の具体的な一実施形態は、上記多結晶シリコンのグレインサイズは、５０ｎｍ以下であることを特徴とする。
【００５４】
このようなグレインサイズの小さな多結晶シリコンを用いることで、半導体基板中の拡散係数に対して、大きな拡散係数を得ることができる。また、エッチバックの際の多結晶シリコンのサイドウォールの幅の多結晶シリコンのグレインに起因するばらつきを抑制することができる。
【００５５】
（１２）  また、本発明の一実施形態は、上記ゲート電極、ソース・ドレイン領域は、表面に高融点金属シリサイド膜が存在する多結晶シリコン膜との２層膜によって構成されていることを特徴とする。
【００５６】
このため、上述したように、たとえソース・ドレイン領域と上部配線とのコンタクト接触面積が小さくても、非常に低抵抗な、コンタクトが実現できる。さらに、チャネル領域近傍までシリサイド膜が接近している構造となるため、上述したようにソース、ドレイン接合面積が小さくても、寄生抵抗を、小さく抑えることが可能となり、素子の電流駆動能力を大きくすることができる。また、コンタクト孔のエッチングの際に、シリサイド層をエッチングストップ層とすることも可能となる。
【００５７】
（１３）  また、本発明の半導体装置を製造する方法が、素子分離領域と活性領域に大別された半導体基板上に形成されたＭＩＳ型半導体素子において、一つの活性領域に対して１本のゲート電極が存在する場合、ゲート電極長手方向に対して、垂直方向（ゲート長方向）におけるゲート電極から素子分離領域までの幅をＡと規定された素子であって、シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形成する工程と、前記幅Ａの値よりも厚い膜厚の多結晶シリコン膜を被着する工程と、ゲート電極上部の前記多結晶シリコン膜が無くなるまで異方性エッチングを行う工程により、形成される形状を有することを特徴とする。
【００５８】
具体的には、本発明の半導体装置を製造する方法では、ゲート電極から素子分離領域までの距離（ソース・ドレイン領域の幅）よりも、膜厚の厚い多結晶シリコン膜を堆積し、異方性エッチングバックを行う。異方性エッチングバックを行う際に、ゲート電極上の多結晶シリコン膜が無くなる様なエッチング量を設定することにより、本発明のような積み上げソース・ドレイン領域を簡単に形成することができる。このとき、ゲート電極から素子分離領域までの距離（ソース・ドレイン領域の幅）よりも、膜厚の厚い多結晶シリコン膜を堆積しているため、シリコン基板が露出することはなく、シリコン基板は、異方性エッチングバックによって、ダメージを受ける事は無い。異方性エッチングによって形成されるゲート電極側壁の積み上げ層の端は、必ずシリコンエッチングに対して耐性のある材料で形成された素子分離領域上に延在する構造が形成される。ただし、上記エッチバックしただけでは、ソース領域と、ドレイン領域が短絡したままなので、エッチバック後に、上記ゲート電極側壁に形成された多結晶シリコン膜よりなる積み上げ層をソース領域と、ドレイン領域に分離する工程を行う必要がある。
【００５９】
（１４）  また、上記本発明の半導体装置を製造する方法は、シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形成する工程と、多結晶シリコン膜を被着する工程と、ゲート電極上部の前記多結晶シリコン膜が無くなるまで異方性エッチングを行う工程と、前記ゲート電極側壁に、ゲート側壁絶縁膜を介して形成された多結晶シリコン膜の一部を除去する工程を備えることを特徴とする。このため、ゲート電極に対して自己整合的に側壁に積み上げられたソース・ドレイン領域を形成することが可能となる。
【００６０】
（１５）  また、本発明の他の半導体装置を製造する方法は、ソース領域、ドレイン領域、ゲート電極へのドナー、もしくはアクセプタとなる不純物の導入を、イオン注入工程により同時に行うことを特徴とする。このため、イオン注入工程を少なくした表面チャネル型素子を形成することが可能となる。上述した様に、上記半導体基板上に積み上げられたソース・ドレイン領域を構成する積み上げ層中の不純物の拡散係数が、上記半導体基板中の不純物の拡散係数よりも大きい材料によって、半導体基板上に積み上げられていることを特徴としているため、ゲート電極への不純物ドーピングと、ソース・ドレイン領域への不純物ドーピングを同時に行っても、ゲート空乏化や、不純物の突き抜け、また、チャネル領域に対してソース・ドレイン領域が届かない（不純物の拡散が進行しない）オフセット構造とならない素子を制御よく形成することが可能となっている。
【００６１】
（１６）  また、素子分離領域と活性領域に大別された半導体基板上に形成されたＭＩＳ型半導体素子において、ゲート電極両側のゲート電極側壁絶縁膜に隣接し、かつ、活性領域表面よりも上方までソース、および、ドレイン領域が存在し、活性領域表面からソース・ドレイン領域と半導体基板との接合までの距離はゲート電極側壁絶縁膜の幅に対して０．８倍〜２倍であることを特徴とする。
【００６２】
【発明の実施の形態】
以下に、本発明の基本原理について、図１〜図３を用いて説明する。
【００６３】
図１は、本発明の基本原理を適用した半導体装置１０を、ゲート電極１０４の長手方向に対して、垂直に切断した垂直断面を示す図である。
【００６４】
半導体装置１０は、素子分離領域１０１と活性領域１０２とに大別された半導体基板１００において、活性領域１０２上に形成されたＭＩＳ型半導体素子である。半導体装置１０は、素子分離領域１０１、活性領域１０２、ゲート酸化膜１０３、ゲート電極１０４、ゲート電極側壁絶縁膜１０５、およびソース・ドレイン領域１０６を備えている。
【００６５】
ソース・ドレイン領域１０６はゲート電極側壁絶縁膜１０５に隣接し、そのほとんどがゲート絶縁膜１０３と活性領域１０２の界面である活性領域表面Ａ−Ａ’よりも上方にも位置する。
【００６６】
具体的には、ソース・ドレイン領域１０６の形状は、ゲート電極１０６の長手方向に対して、垂直に切断したときの垂直断面における、半導体基板の活性領域表面Ａ−Ａ’からソース・ドレイン領域１０６の表面までの距離ｈが、素子分離領域１０１からゲート電極１０４に向かうにしたがって増加する形状である。また、ゲート電極１０４の長手方向に対する垂直方向に関して、ゲート電極１０４の側面とソース・ドレイン領域１０６の端（Ｂ−Ｂ’）の間に、活性領域１０２と素子分離領域１０１との境界（Ｃ−Ｃ’）が存在する。
【００６７】
言い換えると、活性化領域１０２と電気的に絶縁された、ゲート電極１０４、およびソース・ドレイン領域１０６の３つの領域が、素子分離領域１０１と活性化領域１０２との間に段差が生じないように、素子分離領域１０１および活性化領域１０２を覆う。
【００６８】
このため、半導体装置を製造する際に問題となる、ゲートの垂直段差による、歩留まりの低下が抑制される。たとえば、半導体装置１０では、層間絶縁膜の平坦化が容易に行われる。また、素子分離領域１０１と活性領域１０２との段差がソース・ドレイン領域１０６によって覆われるため、段差部による光の反射がなくなり、リソグラフィーが容易となる。
【００６９】
活性領域表面Ａ−Ａ’からソース・ドレイン領域１０６の表面(露出面)までの高さは、ゲート電極１０４に近いものほど高い。このため、イオン注入法により、ソース・ドレイン領域１０６に不純物ドーピングを行うと、活性領域表面Ａ−Ａ’からソース・ドレイン領域１０６の深さｈ’は、ゲート電極１０４に近いものほど浅い。その結果、微細化した際の短チャネル効果を効果的に抑制することができる。なお、正確には深さｈ’は、活性領域表面Ａ−Ａ’から、半導体基板１００（一般的な通常ＣＭＯＳの場合、ソース・ドレイン領域１０６と逆導電型のウェル領域）とソース・ドレイン領域１０６の接合までの深さを意味する。
【００７０】
図２は、上記半導体装置１０を、ゲート電極１０４の長手方向に対して、垂直に切断した垂直断面における、電流の流れを示した図である。
【００７１】
図２に示すように、ソース・ドレイン領域１０６の表面と上部配線を接続するためのコンタクト孔１０７の一部は、ソース・ドレイン領域１０６の表面に位置する。なお、図２では、コンタクト孔１０７の外形しか示されていないが、コンタクト孔１０７は、上部配線の一部などで満たされているものとする。
【００７２】
半導体装置１０では、ソース・ドレイン領域１０６の表面積は、活性領域表面Ａ−Ａ’におけるソース・ドレイン領域１０６の占有面積よりも大きい。このため、半導体装置１０は、従来の半導体装置に比べて、ソース・ドレイン領域１０６と上部配線とのコンタクト抵抗を下げることができる。言い換えると、コンタクト孔１０７の径が同じであったとしても、半導体装置１０では、ソース・ドレイン領域１０６と上部配線とのコンタクト抵抗を下げることができる。
【００７３】
なお、半導体装置１０のコンタクト抵抗が、従来の半導体装置のものに比べて同じであるならば、半導体装置１０の占有面積、特にソース・ドレイン領域１０６の占有面積を従来の半導体装置のものに比べて小さくすることが可能である。つまり、ソース・ドレイン領域１０６と半導体基板１００との接合面積を、コンタクト抵抗を犠牲にすることなく小さくすることが可能となり、半導体装置１０では、接合容量を効果的に低減することが可能となる。
【００７４】
従って、半導体装置１０では、コンタクト抵抗を犠牲にすることなく、占有面積の縮小化、寄生容量（接合容量）の低減、および寄生抵抗の低減が可能となり、非常に大きな相互コンダクタンスを得ることができる。
【００７５】
以下に、半導体装置１０の電流の流れを説明する。なお、コンタクト孔１０７には、上部配線と素子のソース・ドレイン領域１０６を接続するために、金属が埋め込まれているものとする。
【００７６】
本発明の基本原理を適用した半導体装置では電流の流れ道に占める抵抗の高い領域Ｄの割合が非常に少なく、従来の半導体装置に比べて、ソース・ドレイン領域１０６の寄生抵抗が減少する。さらに、チャネル領域１１０近傍のソース・ドレイン領域１０６からコンタクトに近づく程、電流が流れる経路が広がり、このことからも、寄生抵抗が非常に小さくなる。これらのことから、半導体装置１０の電流駆動能力が増加し、相互コンダクタンスが向上する。
【００７７】
図３は、半導体装置１０の寄生抵抗を模式的に示す図であり、図４は、従来の半導体装置１０の寄生抵抗を模式的に示す図である。ここで、Ｒｃｏｎｔはコンタクト抵抗を示し、Ｒｓｄはソース・ドレイン抵抗を示し、Ｒｅｊは張り出し接合の広がり抵抗を示している。
【００７８】
半導体装置１０は、従来の半導体装置と比べて、コンタクトがソース・ドレイン領域１０６と接触する面の位置からチャネルの位置までの距離が非常に近い。このため、半導体装置１０のソース・ドレイン抵抗は、従来の半導体装置のソース・ドレイン抵抗に比べて低くなる。
【００７９】
以下、本発明の実施形態について説明する。
（実施形態１）
まず、本発明の実施形態１における半導体装置を、図５を用いて説明する。
【００８０】
図５は、第１の実施形態における半導体装置２０をゲート電極２０４の長手方向に対して垂直に切断した垂直断面を示す図である。
【００８１】
半導体装置２０は、素子分離領域２０１、活性領域２０２、ゲート酸化膜２０３、ゲート電極２０４、ゲート電極側壁絶縁膜２０５、ソース・ドレイン領域２０６、およびコンタクト孔２０７を備えている。ゲート電極２０４の長手方向に対して、垂直に切断した垂直断面において、ソース・ドレイン領域２０６の表面は曲線形状である。このため、半導体装置１０および２０のソース・ドレイン領域の占有面が同じであったとしても、半導体装置２０は、半導体装置１０に比べて、表面積を大きくできる。このため、半導体装置２０は、半導体装置１０より、コンタクトが接触する面積を増大させることが可能となる。
【００８２】
なお、半導体装置２０の製造方法については、実施形態２および実施形態３にて後述する。
【００８３】
また、実施形態２および実施形態３にて後述するように、多結晶シリコンがエッチングバックされ、チャネル領域よりも上方に積み上がったソース・ドレイン領域２０６が形成されると、多結晶シリコン膜のグレインにより、図６に示すように、凹凸を有するソース・ドレイン領域２０６’が形成される。このような、凹凸を有するソース・ドレイン領域２０６’では、さらに、ソース・ドレイン領域２０６’の表面積が大きくなる。
【００８４】
（実施形態２）
以下に、実施形態２における半導体装置を製造する方法を、図７および図８Ａ〜図８Ｇを用いて説明する。
【００８５】
図７は、ある工程における、実施形態２によって製造される半導体装置を示す図である。図７の半導体装置は、半導体基板３０１、素子分離領域３０２、ゲート酸化膜３０３、ゲート電極３０４、ゲート電極側壁絶縁膜３０５、シリコン酸化膜３０６、およびソース・ドレイン領域となる多結晶シリコン膜３０８を備えている。なお、本実施形態では、自己整合的にシリサイド膜をゲート電極、ソース領域、およびドレイン領域に形成するサリサイド工程を採用したプロセスで、本発明を実施している。
【００８６】
図７の半導体装置の最小加工寸法をＦとする。ゲート電極長は最小加工寸法で加工される。ゲート電極３０４から素子分離領域３０２までの距離ａは、ａ＞ｂ＋ｃが成り立つように、デザインされる。本実施形態では、ゲート電極側壁絶縁膜３０５の厚みをｂとし、素子分離領域３０２に対してゲート電極３０４をアライメントするときの位置合わせマージンをｃとする。一般的には、マージンｃは、ｃ＝Ｆ／３により求められる。
【００８７】
ａ−（ｂ＋ｃ）にトランジスタのゲート幅を掛けた値が半導体基板面におけるソース・ドレイン領域の占有面積に相当する。基本的に、ａ−（ｂ＋ｃ）の幅は、積み上げ領域からドナーもしくはアクセプタとなる不純物が拡散できる程度あれば、接合容量を小さくする観点からは、寄生抵抗の著しい増大を招かない範囲で小さいほどよい。
【００８８】
具体的に、図７の半導体装置は、Ｆ＝０．２４μｍルールによって設計され、ａ、ｂ、およびｃの値は、ａ＝０．１６μｍ、ｂ＝０．０５μｍ、ｃ＝±０．０８μｍとする。
【００８９】
図８Ａ〜図８Ｇは、半導体装置を製造する工程を示している。
【００９０】
周知の方法によって、半導体基板３０１、もしくは、半導体基板３０１に設けられたウェル領域に素子分離領域３０２、ゲート酸化膜３０３、ゲート電極３０４、ゲート電極側壁絶縁膜３０５が形成される(図８Ａ)。ここで、多結晶シリコン膜であるゲート電極３０４の上には、シリコン酸化膜３０６が形成されている。また、ゲート電極側壁絶縁膜３０５はシリコン酸化膜およびシリコン窒化膜で形成される。なお、ゲート電極側壁絶縁膜３０５は、１層であってもよい。
【００９１】
図８Ｂに示すように、多結晶シリコン膜３０７が化学的気相成長法（ＣＶＤ法）により堆積される。なお、多結晶シリコン膜３０７を堆積する場合、半導体基板３０１の活性領域表面と、堆積した多結晶シリコン膜３０７の界面に自然酸化膜を極力排除する方法で多結晶シリコン膜３０７を被着することが重要となる。なぜなら、多結晶シリコン膜にドナーまたはアクセプタとなる不純物が導入され、その後、多結晶シリコン膜の不純物が熱拡散により半導体基板にそれらの不純物が拡散するが、半導体基板３０１の活性領域表面と多結晶シリコン膜３０７との界面に酸化膜が形成されていると、酸化膜が拡散バリアとなり、均一な不純物拡散が阻害され（つまり、ソース、ドレイン接合深さが不均一になる）、トランジスタ特性がばらつく。
【００９２】
活性領域表面と多結晶シリコン膜３０７との界面の自然酸化膜を極力排除するために、以下に示す方法により、図８Ａの半導体装置に多結晶シリコン膜３０７が堆積させられてもよい。
【００９３】
本実施形態では、予備排気室と露点が常に−１００℃に保たれた窒素パージ室と、堆積炉を備えた低圧ＣＶＤ（ＬＰＣＶＤ）装置により、半導体基板の活性領域表面と、堆積すべき多結晶シリコン膜の界面に自然酸化膜を成長させることなく多結晶シリコン膜を堆積させることが可能である。
【００９４】
具体的には、多結晶シリコン膜が堆積される直前に、図８Ａの半導体基板がフッ酸系の溶液で洗浄され、自然酸化膜が一旦除去された後、その半導体基板が予備真空排気室に搬送される。ここでは、搬送時の大気雰囲気を一旦真空排気した後、その半導体基板が窒素雰囲気に置換し、露点が常に−１００℃に保たれた窒素パージ室に搬送される。
【００９５】
窒素パージ室の役割は、ウェハ表面に吸着された水分子を窒素パージにより、完全に除去することにある。真空中では、ウェハ表面に吸着された水分子は除去することが不可能であるが、窒素パージによって完全に除去できることが我々の実験から明らかになった。
【００９６】
なお、通常のＬＰＣＶＤ装置では、このような除去できていない水分子をウェハ表面に吸着させたまま堆積炉へと搬送される。通常の多結晶シリコン膜の堆積は、５５０℃から７００℃程度の温度で行うが、このため、高温堆積炉にウェハを搬送する際に吸着水分子の酸素成分がシリコンウェハと反応し、多結晶シリコン膜が堆積する前に、シリコンウェハ表面に自然酸化膜が形成される。これにより、半導体基板の活性領域表面と、堆積した多結晶シリコン膜の界面に自然酸化膜が形成される。しかし、本実施形態のＬＰＣＶＤ装置では、上述したように露点が常に−１００℃に保たれた窒素パージ室にて完全に吸着水分子を除去した後、半導体基板が堆積炉へ搬送するため、自然酸化膜を形成することなく多結晶シリコン膜を堆積することが可能である。
【００９７】
次に、多結晶シリコン膜３０７に対して、次の工程で異方性エッチングバックが行われる。図８Ｃに示すように、多結晶シリコン膜３０８がゲート電極側壁絶縁膜３０５のサイドにサイドウォール状に残る。
【００９８】
異方性エッチングバックが行われる、サイドウォールの端が、素子分離領域３０２に重なるように加工する必要がある。
【００９９】
図９に示すように、たとえば、距離ａが、サイドウォールの幅ｄより長い場合、異方性エッチングバックによって、シリコン基板３０１が掘られる。このことにより、シリコン基板３０１がダメージを受け、接合リーク電流が増大し、かつ、接合が深くなるため、短チャネル効果が悪化する。
【０１００】
サイドウォールの幅ｄは、ゲート電極の段差（ゲート多結晶シリコン膜３０４上のシリコン酸化膜３０６まで含んだ高さ）と、多結晶シリコン膜３０７の堆積膜厚で決まる。つまり、サイドウォールの幅ｄは、条件ｄ＞ａ＋ｃを満たす必要がある。本実施形態では、ａが０．１６μｍであり、ゲート電極３０４と素子分離領域３０２の位置合わせずれｃが±０．０８μｍであるとし、サイドウォールの幅ｄが０．３μｍであるとしている。さらに、ゲート電極３０４の段差を３００ｎｍ〜４００ｎｍとし、多結晶シリコン膜３０７の堆積膜厚を４００ｎｍ〜５００ｎｍとしている。
【０１０１】
上述した数値は、Ｆ＝０．２４μｍルールにおける一例であり、他の数値であっても、本発明を実施することは可能である。ただし、条件ａ＞ｂ＋ｃ、および条件ｄ＞ａ＋ｃを満たすように各値が決定されなければならない。
【０１０２】
さらに、ソース・ドレイン領域と、ゲートの側壁容量を小さくするためには、ｄ＞ａ＋ｃが可能となる範囲でゲート電極の段差を小さくする必要がある。
【０１０３】
上述したように、多結晶シリコン膜３０７がエッチングバックされる。エッチングバックは、ヘリコン型ＲＩＥ装置によって、塩素と酸素の混合ガスで０．３ｐａの圧力のもとで行われる。その際、終点検出装置（ＥＰＤ）を用い多結晶シリコン膜３０７が１０％〜３０％オーバーエッチされるようにする。
【０１０４】
エッチングバックを行っただけでは、図１０に示すように、ゲート電極３０４の周囲にゲート電極側壁絶縁膜３０５を介して、多結晶シリコン膜３０８が残る。多結晶シリコン膜３０８を積み上がったソース・ドレイン領域として利用するためには、図１１に示すように、ソース・ドレイン領域を分離する必要がある。
【０１０５】
本実施形態では、分離する領域以外をレジストマスクで覆い、ドライエッチングが行われ、ソース・ドレイン領域が分離される。
【０１０６】
なお、ゲート電極側壁が基板面に対して垂直でない際にも、ソース・ドレイン領域の分離を確実にするため、若干サイドエッチングが入るように、エッチングが行われる。ゲート部の上部がその下部より大きい場合、ゲート部がマスクとなり、ゲート電極の周りに位置し、本来除去されるはずの多結晶シリコン膜３０８が十分に除去されない場合があるからである。サイドエッチングが入るエッチングは、ヘリコン型ＲＩＥ装置によって、臭化水素と酸素の混合ガスを０．４ｐａの圧力のもとで行う。
【０１０７】
ゲート電極となる多結晶シリコン膜３０４上部のシリコン酸化膜３０６がエッチング除去された後、ソース・ドレイン領域形成のために不純物イオン注入が行われる。本実施形態では、図８Ｄに示すように、ゲート電極３０４’と、ソース・ドレイン領域３０８’のドーピングが同時に行われる。
【０１０８】
以下に、本実施形態におけるイオン注入の条件の一例を説明する。
【０１０９】
ゲート多結晶シリコン膜の膜厚ｆを２００ｎｍから２５０ｎｍとし、積み上げ領域におけるゲート電極近傍の最大高さｇを２００ｎｍから３００ｎｍとする。ｎチャネルトランジスタに関するイオン注入では、燐イオンが２０ｋｅＶから８０ｋｅｖ程度のエネルギーで１×１０15〜１×１０16／ｃｍ2程度のドーズ量で注入される。Ｐチャネルトランジスタに関するイオン注入では、ボロンイオンが１０ｋｅＶから４０ｋｅｖ程度のエネルギーで１×１０15〜１×１０16／ｃｍ2程度のドーズ量で注入される。
【０１１０】
イオンの注入に関しては、チャネリングによるゲート酸化膜突き抜け防止および多結晶シリコン膜中の拡散制御のために、シリコンイオンが、５×１０14〜５×１０15／ｃｍ2程度、前もって注入され、アモルファス化されてもよい。この場合、多結晶シリコンのグレインバウンダリがある程度破壊されるので、ＣＭＯＳを形成する場合、それぞれの不純物イオン種にあったアモルファス条件を選ぶことが必要である。
【０１１１】
次に、イオン注入後、イオンが注入された半導体基板が、８００℃から９５０℃程度の温度で、１０分から１２０分程度の温度で熱処理される。あるいは、イオンが注入された半導体基板が、９５０℃から１１００℃程度の温度で、１０秒から６０秒程度の急速加熱処理が行われ、注入された不純物が活性化されると共に、注入された不純物がシリコン基板まで拡散される。熱処理の目安は、ゲート電極に対して、ソース・ドレイン領域がオフセットしない程度まで、不純物を熱拡散させる必要がある。具体的には、ゲート電極側壁絶縁膜の膜厚分、不純物を横方向に拡散させる必要がある。トランジスタの性能（短チャネル効果が起こりにくく、かつ、駆動電流が大きくなる）を向上するためには、接合を極力浅くし、かつ、ゲート電極に対してオフセットしないようにソース・ドレイン領域を形成する必要がある。
【０１１２】
以下に、不純物の熱拡散について、図１２〜１４を用いて説明する。
【０１１３】
図１２は、不純物が注入されたソース・ドレイン領域となる多結晶シリコン膜から、不純物が拡散する方向を示す図である。不純物は、下方向だけでなく、横方向にも拡散する。つまり、ポイントＡの点から紙面の左方向にも、不純物が拡散する。
【０１１４】
不純物を熱拡散させる場合、図１３に示すように、横方向にオフセットが生じない程度、不純物を拡散させることが好ましい。具体的には、ゲート電極側壁絶縁膜厚に対して、接合深さが０．８程度から、もっとも深い領域つまり、素子分離領域近辺でも２倍程度にすることが望ましい。図１４は、オフセットが生じた場合の不純物拡散層を示す図である。オフセットが生じると、その素子の駆動電流が著しく低下する。
【０１１５】
以下に、オフセットを生じさせない、あるいはオフセットを小さくするための、条件の一例を説明する。
【０１１６】
横方向にオフセットが生じない程度、不純物を拡散させる場合、下方向の拡散深さが一義的に決まるため、トランジスタの性能を向上させるためには、ゲート電極側壁容量の増大が全体の負荷容量の著しい増大を招かない範囲で、極力ゲート電極側壁絶縁膜を薄く形成する必要がある。本実施形態では、上述したように０．０５μｍで形成している。
【０１１７】
本実施形態における、具体的な、短チャネル効果と熱処理の関係のデータを、図２３から図２６を用いて説明する。
【０１１８】
図２３は、Ｎチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、燐イオンを、５０ＫｅＶの注入エネルギーで、５Ｅ１５／ｃｍ2注入し、熱処理条件として、各々、８００℃窒素雰囲気中１２０分、８５０℃窒素雰囲気中３０分、９００℃室素雰囲気中１０分、８５０℃酸素雰囲気中３０分を行った例である。
【０１１９】
図２４は、Ｎチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、燐イオンを、５０ＫｅＶの注入エネルギーで、各々、５Ｅ１５／ｃｍ2、及び、１Ｅ１６／ｃｍ2注入した後、急速加熱処理、１０５０℃窒素雰囲気中１０秒を行った例である。
【０１２０】
図２５は、Ｐチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、ボロンイオンを、１５ＫｅＶの注入エネルギーで、５Ｅ１５／ｃｍ2注入し、熱処理条件として、各々、８００℃窒素雰囲気中１２０分、８５０℃窒素雰囲気中３０分、９００℃窒素雰囲気中１０分、８５０℃酸素雰囲気中３０分を行った例である。
【０１２１】
図２６は、Ｐチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、ボロンイオンを、１５ＫｅＶの注入エネルギーで、各々、５Ｅ１５／ｃｍ2、及び、１Ｅ１６／ｃｍ2注入した後、急速加熱処理、１０５０℃窒素雰囲気中１０秒を行った例である。
【０１２２】
本結果では、ゲート電極側壁絶縁膜が０．０５μｍ、ゲート長０．２４μｍ近辺のトランジスタに関して、ｎチャネル型トランジスタにおいて、燐イオンを、５０ＫｅＶの注入エネルギーで、５Ｅ１５／ｃｍ2注入した場合、熱処理条件として、８５０℃窒素雰囲気中もしくは、酸素雰囲気中３０分から、９００℃窒素雰囲気中１０分で最適となった。図２３において、８００℃窒素雰囲気中１２０分の熱処理では、不十分であり、オフセットトランジスタとなってよくないことが、図２３よりわかる。また、ドーズ量を、５Ｅ１５／ｃｍ2から、１Ｅ１６／ｃｍ2に増加させた場合、高濃度不純物による、増速拡散の影響により、図２４に示すように、１０５０℃窒素雰囲気中１０秒で良好な結果が得られた。１０５０℃窒素雰囲気中１０秒の条件では、ドーズ量が５Ｅ１５／ｃｍ2では、拡散が不十分であり、オフセットトランジスタとなっていることが判る。
【０１２３】
Ｐチャネル型トランジスタにおいて、ボロンイオンを、１５ＫｅＶの注入エネルギーで、５Ｅ１５／ｃｍ2注入した場合、熱処理条件として、８５０℃窒素雰囲気中３０分から、９００℃窒素雰囲気中１０分で最適となった。図２５において、８００℃窒素雰囲気中１２０分の熱処理および、８５０℃酸素雰囲気中３０分では、不十分であり、オフセットトランジスタとなっていることが、図２５よりわかる。また、ドーズ量を、５Ｅ１５／ｃｍ2から、１Ｅ１６／ｃｍ2に増加させた場合でも、図２６に示すように、ボロンイオンに関しては、まだ、拡散が不十分であり、オフセットトランジスタとなっていることが判る。
【０１２４】
上述した結果から、ゲート電極側壁絶縁膜が０．０５μｍにおいては、ｎチャネル型トランジスタおよび、Ｐチャネル型トランジスタの不純物拡散を一度の熱処理で行う場合、熱処理条件として、８５０℃窒素雰囲気中３０分程度から、９００℃窒素雰囲気中１０分程度で最適となることを見いだした。
【０１２５】
本実施形態では、Ｆ＝０．２４μｍルールにおいて、我々の実現できる範囲でａ＞ｂ＋ｃ、ｄ＞ａ＋ｃを満たすように各値を設計した結果、上記条件を定めたものであり、この条件に限るものではない。たとえば、より微細なＦ＝０．１μｍルール等では、当然ａ、ｂ、ｃ、ｄの値は、変わるものであり、また、同じＦ＝０．２４μｍルールでも、ａ＞ｂ＋ｃ、ｄ＞ａ＋ｃを満たせば、ａ、ｂ、ｃ、ｄの値を変えてもよい。この意味で、ゲート多結晶シリコン膜の膜厚ｆ、ゲート電極近傍の最大高さｇは、ａ、ｂ、ｃ、およびｄの値に従って、変わるものであり、本実施形態の値にとらわれるものではない。ａ、ｂ、ｃ、ｄ、ｆ、およびｇの値によって、イオン注入種、注入エネルギー、ドーズ量、熱処理条件は、それぞれのａ、ｂ、ｃ、ｄ、ｆ、およびｇの値に従った最適条件がある。イオン注入と熱処理条件で注意が必要なのは、本実施形態では、ゲート電極へのドーピングとソース・ドレイン領域の形成を同時注入にて行っているため、ゲート電極のゲート絶縁膜近傍での空乏化、および不純物のチャネル領域への突き抜けを防止するような条件（当然ゲート多結晶シリコン膜の膜厚ｆに左右される）を満たした上で、上述したトランジスタの性能（短チャネル効果が起こりにくく、かつ、駆動電流が大きくなる）を向上させる条件を設定することである。このようにそれぞれのパラメータが絡み合っているため、最適条件を求めることは非常に困難なように思えるが、積み上げ層の拡散係数をシリコン基板（単結晶シリコン）中の拡散係数に対して大きく設定することにより、プロセス条件のマージンを非常に大きくすることに本発明では成功している。つまり、駆動電流を増大し、短チャネル効果を抑制し、かつ素子の占有面積が加工可能な範囲で最小となるように、まず、ａ、ｂ、ｃ、およびｄの値を設定すれば、ｆの値、ｇの値、イオン注入、および熱処理等のプロセス条件は、マージンを持って設定することが可能となる。
【０１２６】
以下に、本実施形態が、積み上げ拡散層がエピタキシャルシリコン膜によって形成される方法より優位であることを説明する。
【０１２７】
上述したように、本実施形態の構造、および従来構造の積み上げ拡散層をエピタキシャルシリコン膜で形成した構造のような、積み上げ層から不純物を固層拡散させ、浅いソース、ドレイン接合を形成するような構造では、ゲート電極の高さ、積み上げ領域の高さ、ゲート電極側壁絶縁膜の厚さ等によって、イオン注入、熱処理条件等が変わってくる。ここで、積み上げ層を多結晶シリコン膜で形成した本実施形態では、シリコン単結晶と比較し、不純物の拡散係数を１０倍〜１００倍程度に大きくすることが可能となる（拡散係数は、多結晶シリコン膜のグレインサイズにより、グレインサイズが小さいほど大きくなる）。つまり、イオン注入、熱処理条件に対するマージンが大きくとれる。しかし、積み上げ層をエピタキシャルシリコン膜で形成した従来例では、ゲート多結晶シリコン膜と、積み上げ層との拡散係数が大きく異なり、上記ゲート電極のゲート絶縁膜近傍での空乏化、および不純物のチャネル領域への突き抜けを防止するような条件を満たした上で、上記トランジスタの性能（短チャネル効果が起こりにくく、かつ、駆動電流が大きくなる）を向上させる条件を設定することは事実上不可能となる。つまり、ゲー卜多結晶シリコン膜中の不純物の拡散は、積み上げ層および半導体単結晶基板中の拡散と比較して非常に拡散しやすいため、トランジスタがオフセットしないような条件で拡散させれば、ゲート酸化膜に対してボロンが突き抜け、ボロンが突き抜けないような条件で拡散させれば、オフセットトランジスタとなるためである。
【０１２８】
また、ゲート電極への同時ドーピングを行わないような場合においても、多結晶シリコン膜から熱拡散により単結晶シリコン（半導体基板）中に不純物を拡散させ、ソース・ドレイン領域を形成する方法では、拡散係数の違いから半導体基板の活性領域表面と、堆積した多結晶シリコン膜の界面までは一瞬で不純物が拡散し、界面からシリコン基板中への拡散は、拡散係数が小さいため拡散が遅く、このため、積み上げ層の高さのばらつき、不純物イオン注入時の注入飛程（Ｒｐ）のばらつき等を緩和し、ソース、ドレイン接合深さを均一に形成できる効果がある。活性領域に単結晶エピタキシャルシリコン膜を成長させた場合、積み上げられた単結晶エピタキシャルシリコン中の不純物の拡散係数と、半導体基板中の拡散係数がほぼ同一であるため、積み上げ層の高さのばらつき、不純物イオン注入時のＲｐのばらつきがそのままソース・ドレインの接合深さのばらつきに反映され、トランジスタ特性がばらつく結果となる。
【０１２９】
なお、ゲート電極への同時ドーピングを行わないような場合には、たとえば、後述する実施形態３や、燐拡散により、すべてのゲートに同じ導電型の不純物をドーピングする等の方法がある。ただし、この場合、ｐチャネルトランジスタは、埋め込みチャネル型トランジスタとなる。
【０１３０】
また、本発明では活性領域に直接イオン注入しないので活性領域にダメージが入りにくいというメリットがある。
【０１３１】
図８Ｅに示すように、周知のサリサイド工程により、ソース、ドレイン、ゲート電極上部に高融点金属シリサイド膜３０９が選択的に形成される。本実施形態では、高融点金属膜として、チタンである金属が使用されるが、高融点金属膜はチタンである金属に限られない。たとえば、他の高融点金属として、コバルト、ニッケル、白金、等が用いられてもよい。本実施形態では、ソース電極、ドレイン電極、およびゲート電極の上部すべてがサリサイド化される。
【０１３２】
図８Ｆに示すように、周知の方法で層間絶縁膜３１０が形成される。
【０１３３】
次に、図８Ｇに示すように、コンタクト孔３１１が層間絶縁膜３１０の所望の位置にあけられ、その後、上部配線３１２が形成される。本実施形態では、図８Ｇに示すように、コンタクト孔３１１は、一部がソース・ドレイン領域にかかっていればよく、このような構造により、飛躍的に素子の占有面積を縮小することが可能である。
【０１３４】
本実施形態では、占有面積に比べて表面積が大きいソース・ドレイン領域を、チャネル領域よりも上方に積み上げるように形成するため、コンタクト孔３１１の一部がソース・ドレイン領域に掛かっているだけでも接触面積を大きく取ることが可能となり、ソース・ドレイン領域の接合占有面積を縮小しながら、コンタクト抵抗の増加を防ぐことができる。
【０１３５】
図１５は、従来の半導体基板を上からみた図である。図１５のトランジスタ素子のゲート長はＬであり（一般的に、ゲート長Ｌは、最小加工寸法Ｆとなる）、ゲート幅をＷとすると、従来、ゲート電極と素子分離領域の間マージンは、２．５Ｌ〜３Ｌ程度必要であった。そのマージンは、コンタクト開口径の幅ｏと、コンタクトとゲート電極がショートしないためのアライメントマージンｐと、コンタクトが素子分離領域に接しないためのアライメントマージンｑを合計した幅である。図１５の活性領域の占有面積は、（２．５Ｌ×２＋Ｌ〜３Ｌ×２＋Ｌ）×Ｗ、つまり６ＬＷ〜７ＬＷとなる。
【０１３６】
図１６は、本実施形態により製造される半導体基板を上からみた図である。図１６のゲート電極と素子分離領域の間のマージンは、上述したように２／３Ｌ（具体的には、Ｆ＝０．２４μｍに対して、ａ＝０．１６μｍ）程度でよい。本実施形態の活性領域の占有面積は（２／３Ｌ×２＋Ｌ）×Ｗ、つまり７／３ＬＷとなる。本実施形態の活性領域の占有面積は、図１５の活性領域の占有面積に比べて、素子１つあたり７／１８〜１／３程度低く、本実施形態では活性領域を縮小することができる。
【０１３７】
また、本実施形態では、従来の半導体素子に比べて、接合寄生容量を、４／１５〜２／９程度に小さくすることができる。ただし、ＬＳＩ全体としては、配線ピッチや、コンタクトピッチ等の制約を受けるため、本実施形態によって製造された実際のＬＳＩのチップ面積が７／１８〜１／３程度になるものではない。
【０１３８】
（実施形態３）
以下に、実施形態３における半導体装置を製造する方法を説明する。
【０１３９】
図１７Ａ〜図１７Ｇは、半導体装置を製造する工程を示している。本実施形態では、ゲート電極が高融点金属や多結晶シリコン膜などにより形成されている。
【０１４０】
図１７Ａに示すように、周知の方法で、半導体基板４０１あるいは半導体基板に設けられたウェル領域に、素子分離領域４０２、ゲート酸化膜４０３、ゲート電極４０４、およびゲート電極側壁絶縁膜４０５が形成される。ここで、ゲート電極４０４は、多結晶シリコン膜４０４１およびタングステン膜４０４３が窒化チタン膜４０４２を挟む３層構造にて形成される。
【０１４１】
窒化チタン膜４０４２は、多結晶シリコン膜４０４１とタングステンである金属４０４３が後の熱処理により反応しないようにするために使用される。多結晶シリコン膜４０４１とタングステンである金属４０４３が反応すると、タングステンシリサイド膜が形成され、ゲート電極４０４の抵抗が高くなる。
【０１４２】
ゲート電極４０４の多結晶シリコン膜４０４１には、Ｐチャネルトランジスタにはボロンイオンがあらかじめドーピングされ、ｎチャネルトランジスタには燐イオンがあらかじめドーピングされている。
【０１４３】
ゲート電極４０４の上には、シリコン酸化膜もしくはシリコン窒化膜よりなる絶縁膜４０６が形成される。ゲート電極４０４のサイドに形成されるゲート電極側壁絶縁膜４０５は、シリコン酸化膜とシリコン窒化膜の２層膜からなる。
【０１４４】
なお、本実施形態では、Ｆ＝０．１８μｍルールが用いられ、ａ、ｂ、ｃ、およびｄの値を、ａ＝０．１２μｍ、ｂ＝０．０３μｍ、ｃ＝±０．０６μｍ、ｄ＝０．２５μｍとする。ここで、ａはゲート電極４０４から素子分離領域４０２までの距離を意味し、ｂはゲート電極側壁絶縁膜４０５の厚みを意味し、ｃは素子分離領域４０２に対してゲート電極４０４をアライメントするときの位置合わせマージンを意味し、ｄはサイドウォールの幅を意味する(図１７Ｃ)。ａ〜ｄが上述したような値を取ると、ゲート電極およびその上の絶縁膜を含めたトータルの段差は２００〜３００ｎｍ程度となる。
【０１４５】
実施形態２と同様に、多結晶シリコン膜４０７が化学的気相成長法（ＣＶＤ法）により堆積される(図１７Ｂ)。本実施形態では、多結晶シリコン膜４０７が３００〜４００ｎｍ程度堆積されるものとする。
【０１４６】
多結晶シリコン膜４０７がエッチングバックされる(図１７Ｃ)。エッチングバックの条件は、実施形態２と同様である。また、エッチングバックを行っただけでは、ゲート電極の周囲にゲート電極側壁絶縁膜４０５を介して、多結晶シリコン膜４０８が形成される。このため、多結晶シリコン膜４０８を積み上がったソース・ドレイン領域として利用するため、ソース・ドレイン領域を分離する必要がある。本実施形態では、ゲート電極側壁が基板面に対して垂直でない場合であっても、ソース領域とドレイン領域との分離を確実にするため、実施形態２と同様、若干サイドエッチングが入る条件でエッチングが行われる。
【０１４７】
図１７Ｄに示すように、ソース・ドレイン領域を形成するために、不純物イオン注入が行われる。本実施形態では、実施形態２とは異なり、ソース・ドレイン領域となる領域へのドーピングのみを行うことにより、ソース・ドレイン領域が形成される。なお、注入条件および熱処理条件等は、実施形態２と同じである。
【０１４８】
図１７Ｅに示すように、周知のサリサイド工程によって、ソース・ドレイン領域の上部に高融点金属シリサイド膜４０９が選択的に形成される。本実施形態では、高融点金属膜としてチタン金属が使用される。高融点金属膜の材料はチタン金属に限られず、コバルト、ニッケル、または白金等でもよい。
【０１４９】
本実施形態では、ゲート電極が金属シリサイド膜より低抵抗のタングステン金属で形成されており、ゲート電極上部にはシリコン酸化膜もしくは、シリコン窒化膜が存在するため、ソース・ドレイン領域のみがシリサイド化される。
【０１５０】
図１７Ｆに示すように、周知の方法で層間絶縁膜４１０が形成される。
【０１５１】
図１７Ｇに示すように、コンタクト孔４１１が層間絶縁膜４１０の所望の位置にあけられ、上部配線４１２が層間絶縁膜４１０上および／またはコンタクト孔４１１の中に形成される。本実施形態では、図１７Ｇに示すように、コンタクト孔の一部が、ソース・ドレイン領域にかかっていればよく、このような構造により、飛躍的に素子の占有面積を縮小することが可能である。
【０１５２】
本実施形態では、ゲート電極４０４の上部に絶縁膜４０６が存在するため、ゲート電極４０４にコンタクト孔がかかっても、ソース・ドレイン領域とゲート電極がコンタクト孔の中の導体を介して短絡するようなことはない。本実施形態では、実施形態２に比べて、コンタクト孔を形成する位置の自由度が増す。
【０１５３】
このため、コンタクト孔と、ゲート電極間にショートを防ぐためのマージン（アライメントマージンを含む）を設ける必要がなくなる。具体的には、層間絶縁膜４１０の材料と、ゲート電極４０４の上部の絶縁膜４０６との材料を変えることにより、コンタクト孔を開口するためにエッチングをする際、層間絶縁膜４１０の材料とゲート電極の上部の絶縁膜４０６の材料間で選択比がとれるようなエッチングで層間絶縁膜がエッチングされればよい。
【０１５４】
たとえば、ゲート電極４０４の上部の絶縁膜４０６がシリコン窒化膜であり、層間絶縁膜４１０がボロンと燐を含むシリケートガラス等である場合、コンタクトエッチングがフロロカーボン系のガスを用いて行われることにより、シリコン窒化膜とボロンと燐を含むシリケートガラス膜のエッチング選択比を１：１０〜１００以上にすることが可能となる。その条件によりコンタクトを開口するためのエッチングを行えば、ゲート電極４０４が露出しないようにすることができる。
【０１５５】
上記選択比を持たせたコンタクトエッチングは、素子分離領域と層間絶縁膜の関係でも成り立つ。
【０１５６】
たとえば、実施形態２および本実施形態では、素子分離領域に一部コンタクト孔が接しているが、もし、層間絶縁膜を構成する絶縁膜材料と、素子分離領域を構成する絶縁膜材料のコンタクトエッチングに対するエッチングレートに差がなければ、コンタクトエッチング時に素子分離領域に穴があくことになる。この問題を解決するためには、たとえば、少なくとも素子分離領域を構成する絶縁膜の表面が、窒化シリコン膜など、層間絶縁膜に対してエッチング選択比を持つような材料で構成されればよい。
【０１５７】
実施形態２および本実施形態における多結晶シリコン膜よりなる積み上げ層のグレインサイズは、ソース・ドレイン領域の占有面積と比較し、十分小さいことが望ましい。実施形態３および本実施形態にて上述したように、プロセスマージン（ソース・ドレイン領域を形成するための、不純物イオン注入条件および熱処理条件等のマージン）を大きくし、トランジスタ素子特性をばらつかないようにするためには、シリコン基板に対する多結晶シリコン膜よりなる積み上げ層の拡散係数は、ある程度大きい方がよい（好ましくは、シリコン単結晶中の拡散係数の１０倍以上）。
【０１５８】
多結晶シリコン膜中の不純物の拡散を考えた場合、膜中にグレインバウンダリ（粒界）が多い程、拡散が促進される。つまり、ソース・ドレイン領域の占有面積に対して、十分グレインサイズを小さくする必要がある。Ｆ＝０．２４μｍのような比較的大きなルールでさえ、上述したゲート−素子分離マージンは、０．１６μｍ程度であるため、多結晶シリコン膜のグレインサイズは、好ましくは、５０ｎｍ以下であることが望ましい。また、グレインが柱状結晶であれば、さらによい。グレインが柱状結晶である場合、シリコン基板の下方向への拡散が非常に早くなるためである。
【０１５９】
上述した実施形態２および本実施形態では、積み上がったソース・ドレイン領域を形成する材料として、多結晶シリコン膜が用いられる。その他の材料として、シリコンゲルマ膜（多結晶）等が用いられてもよい。また、さらに、積み上がったソース・ドレイン領域を形成する材料として、シリコン、シリコンゲルマ（SixGey）膜のアモルファス単層膜、アモルファスと多結晶の２層膜等を用いてもよい。シリコンゲルマが用いられる場合、シリコンが用いられる場合と比較して、不純物の活性化率が向上する。
【０１６０】
（実施形態４）
以下に、本発明における半導体装置の基板として、ＳＯＩ（Silicon On Insrator）基板が用いられる場合の一例について図１８を用いて説明する。
【０１６１】
図１８は、第４の実施形態における半導体装置を、ゲート電極５０７の長手方向に対して、垂直に切断した垂直断面を示す図である。
【０１６２】
図１８の半導体装置は、ＳＯＩ基板５０１、ＳＯＩ基板５０１の上に形成された酸化膜５０２、活性領域５０３、ボディー領域５０４、素子分離領域５０５、ゲート酸化膜５０６、ゲート電極５０７、ゲート電極側壁絶縁膜５０８、ソース・ドレイン領域５０９、高融点金属シリサイド膜５１０、層間絶縁膜５１１、およびコンタクト孔５１２を備えている。
【０１６３】
ソース・ドレイン領域５０９の表面、つまり、コンタクト孔５１２があけられ、上部配線（図示されず）に接続される面および／または層間絶縁膜５１１と接している面は、実施形態１〜３と同じように傾きを有する。また、図１８の半導体装置では、チャネル領域よりも積み上がったシリコン（多結晶シリコン膜）がＳＯＩ基板５０１に存在するため、サリサイド工程において、このチャネル領域よりも上方に積み上がったシリコン膜表面が高融点金属と反応してシリサイド膜が形成される。このため、ＳＯＩ基板５０１中の酸化膜５０２までシリサイド膜が達することはない。
【０１６４】
一方、従来のＳＯＩ基板を用いた半導体装置では、ボディー領域を完全空乏化するために、酸化膜上のシリコン膜厚を非常に薄くする傾向にある。しかしながら、シリコン膜厚の薄膜化に伴い、ソース・ドレイン領域の高抵抗化が問題となる。この問題を解決するためには、ソース・ドレイン領域表面をシリサイド化し、高融点金属シリサイド膜を形成する方法が考えられる。しかしながら、シリコン膜厚が薄いため、シリサイド化反応時にシリサイド膜がシリコン膜の下層のシリコン酸化膜まで到達してしまい、トランジスタ特性が悪化する恐れがある。
【０１６５】
上述したように、本実施形態では、ＳＯＩ基板５０１中の酸化膜５０２までシリサイド膜が達することはないため、シリサイド化によりトランジスタ特性が悪化することがない。
【０１６６】
（実施形態５）
上述した実施形態１〜実施形態４では、ゲート電極とそれに隣接するゲート電極との間隔と、サイドウォールの幅ｄとの関係について、特に規定していない。以下に、ゲート電極とそれに隣接するゲート電極の間隔が、サイドウォールの幅ｄの２倍より短い半導体装置である実施形態６を、図１９Ａ、図１９Ｂ、図２０および図２１を用いて説明する。
【０１６７】
図１９Ａは、ゲート電極とそれに隣接するゲート電極の間隔ｔが、上述したサイドウォールｄの２倍より短い場合（２ｄ＞ｔ）における半導体装置を、ゲート電極の長手方向に対して、垂直に切断した垂直断面を示す図である。
【０１６８】
半導体基板または半導体基板に設けられたウェル領域に素子分離領域が形成される。素子分離領域は、シリコンエッチングに対して耐性のある材料である。次に、ゲート酸化膜、ゲート電極６０６および６０７、ゲート電極側壁絶縁膜６０８が形成される。ただし、ゲート電極６０６とそれに隣接するゲート電極６０７の間隔が、ゲート電極側壁絶縁膜６０８と後に形成されるソース・ドレイン領域６０９からなるサイドウォールの幅ｄの２倍より短い。また、ゲート酸化膜、ゲート電極、ゲート側壁絶縁膜という順番で、それぞれの層が形成される。なお、ゲート電極長手方向に対して、垂直方向（ゲート長方向）におけるゲート電極から素子分離領域までの距離をａとする。
【０１６９】
次に、距離ａより厚く、多結晶シリコン膜が化学的気相成長法（ＣＶＤ法）により堆積される。ゲート電極の上部の多結晶シリコン膜が無くなるまで異方性エッチングが行われる。その多結晶シリコン膜がゲート電極側壁絶縁膜６０８のサイドにサイドウォール状に残る。ただし、ゲート電極６０６とそれに隣接するゲート電極６０７との間には、図１９Ａに示すように、ソース・ドレイン領域とソース・ドレイン領域が重なった領域が形成される。
【０１７０】
図１９Ｂは、図１９Ａの構造のトランジスタの等価回路を示す図であり、トランジスタを直列に接続する場合である。２ｄ＞ｔの条件のもと（つまり、占有面積を縮小したい場合）で、個々のトランジスタを独立させたい場合（つまり、隣接するトランジスタのソース・ドレイン領域を分離させたい場合）、例えば、図２０および図２１に示すような方法がある。例えば、図２０に示すように、エッチングなどで、ソース・ドレイン領域が分離される。なお、ソース・ドレイン領域６１０を分離するためのエッチングを、図１０に示すようなゲート電極側壁絶縁膜の周囲に残る多結晶シリコン膜を除去するエッチングと共に行えば、エッチングする回数が、実施形態２に比べて増えることはない。また、ソース・ドレイン領域を分離するために、図２１に示すように、ダミーのゲート電極が設けられてもよい。
【０１７１】
後の工程は、実施形態２の工程と同じであるため、説明を省略する。
【０１７２】
なお、上述した実施形態１〜３および５では、半導体装置の基板がバルクシリコン基板であることを前提にしているが、半導体装置の基板がバルクシリコン基板に限られる必要はない。半導体装置の基板として、たとえば、ＳｉＣ基板や、サファイア基板等の基板材料を用いても、本発明を実施することは可能である。
【０１７３】
また、本発明の実施形態では、ソース・ドレイン領域表面は、上記ゲート電極長手方向に対して、垂直に切断したときの垂直断面において、曲線形状であるため、ソース・ドレイン領域の占有面積に対し、直線的である場合より効果的に表面積を大きくすることが可能となる効果がある。
【０１７４】
本発明の実施形態を用いると多結晶シリコンをエッチングバックし、チャネル領域よりも上方に積み上がったソース・ドレイン領域を形成すると、多結晶シリコン膜のグレインにより凹凸ができ、更に表面積を大きくすることが可能となる効果がある。
【０１７５】
また、本発明を用いれば、トランジスタのチャネル領域に対して、ソース、ドレイン不純物拡散層領域の接合深さを浅く形成することが容易に可能となる。この作用により、効果的に短チャネル効果を防止することが可能となる効果がある。
【０１７６】
また、エピタキシャル成長技術を用いなくとも、浅接合化を実現することができ、短チャネル効果の抑制ができる。さらに、エピタキシャル成長技術に比べて拡散の制御が容易となり、素子のばらつきが少なくなる効果がある。また、ソース・ドレイン領域を形成後には、活性領域が露出しないため、エッチングや、イオン注入時にダメージが入らないという効果がある。
【０１７７】
また、本発明の一実施形態によれば、不純物を拡散させ、活性化させる熱処理を行ったさいに、積み上げ層と、半導体基板との界面までは、拡散が非常に早く、半導体基板中の拡散が遅いので、チャネル領域より下の領域に位置するソース・ドレイン領域の深さが、積み上げ領域の高さのばらつきに作用されにくくなり、浅い接合を制御よく形成できる効果がある。
【０１７８】
また、本発明の一実施形態によれば、多結晶シリコンのグレインサイズは、５０ｎｍ以下であるためにエッチバックの際の多結晶シリコンのサイドウォールの幅の多結晶シリコンのグレインに起因するばらつきを抑制することができる効果があると共に、拡散の制御が容易となり、素子のばらつきが少なくなる効果がある。
【０１７９】
また、本構造では、半導体装置の製造時に問題となる、ゲートの垂直段差による、歩留まりの低下が抑制される効果がある。たとえば、層間絶縁膜の平坦化が容易に行える。また、ゲートの垂直段差がある場合、自己整合コンタクト（ＳＡＣ）工程でのコンタクトエッチングの際に、エッチストッパー層において、ゲート垂直段差部でのエッチングレートの増加がおこり、コンタクト不良につながるという問題があるが、本構造では発生しないという効果がある。
【０１８０】
本発明の一実施形態によれば、ゲート電極上の多結晶シリコン膜が無くなる様なエッチング量を設定することにより、本発明のような積み上げソース・ドレイン領域を簡単に形成することができる。このとき、ゲート電極から素子分離領域までの距離（ソース・ドレイン領域の幅）よりも、膜厚の厚い多結晶シリコン膜を堆積しているため、シリコン基板が露出することはなく、シリコン基板は、異方性エッチングバックによって、ダメージを受ける事は無い。異方性エッチングによって形成されるゲート電極側壁の積み上げ層の端は、必ずシリコンエッチングに対して耐性のある材料で形成された素子分離領域上に延在する構造が形成される。
【０１８１】
また、本発明の一実施形態によれば、ソース領域、ドレイン領域、ゲート電極へのドナー、もしくはアクセプタとなる不純物の導入は、イオン注入工程により同時に行うことを特徴とする。このため、イオン注入工程を少なくした表面チャネル型素子を形成することが可能となる。上述した様に、上記半導体基板上に積み上げられたソース・ドレイン領域を構成する積み上げ層中の不純物の拡散係数が、上記半導体基板中の不純物の拡散係数よりも大きい材料によって、半導体基板上に積み上げられていることを特徴としているため、ゲート電極への不純物ドーピングと、ソース・ドレイン領域への不純物ドーピングを同時に行っても、ゲート空乏化や、不純物の突き抜け、また、チャネル領域に対してソース・ドレイン領域が届かない（不純物の拡散が進行しない）オフセット構造とならない素子を制御よく形成することが可能となっている。
【０１８２】
【発明の効果】
本発明の半導体装置および本発明の半導体装置を製造する方法によって製造された半導体装置は、活性領域とゲート酸化膜が接する第１の面より上に、ソース領域およびドレイン領域の一部が存在し、前記ソース領域および／または前記ドレイン領域と、前記ソース領域および／または前記ドレイン領域に電気的に接続される電極とが接する第２の面が、前記第１の面に対して傾いている。このため、ソース・ドレイン領域の占有面積を縮小し、ソース・ドレイン領域部の寄生容量、寄生低抗を減少させることができる。
【０１８３】
本発明では、活性領域上のソース・ドレイン領域の占有面積に対し、表面積を大きくすることが可能である。このため、ソース・ドレイン領域と上部配線とのコンタクトにおける接触面積が大きくなり、接触抵抗がさがる。
【０１８４】
また、チャネル領域からコンタクト孔までの距離が、著しく近く、電流が流れる高抵抗の不純物拡散層領域の距離が非常に短く、寄生抵抗が非常に小さくなる。
【０１８５】
例えば、コンタクトの大きさを変化させることなく、素子の占有面積、特にソース・ドレイン領域の占有面積を縮小できるため、ソース・ドレイン領域と半導体基板（一般的なＣＭＯＳの場合、ソース・ドレイン領域と逆導電型のウェル領域）との接合面積を、コンタクト抵抗を犠牲にすることなく小さくすることが可能となり、接合容量を効果的に低減する効果がある。このため、コンタクト抵抗を犠牲にすることなく、占有面積の縮小化、寄生容量（接合容量）の低減、および寄生抵抗の低減が可能となり、非常に大きな相互コンダクタンスを得ることができるとともに、充電にようする容量が小さくなり、本発明を用いて設計した回路のスピードが向上する効果がある。
【０１８６】
本発明では、上述したように電流の流れ道に占める抵抗の高い領域の割合が非常に少なく、通常の半導体装置と比較し、ソース・ドレイン領域の寄生抵抗が減少する。さらに、チャネル領域近傍のソース・ドレイン領域から、コンタクトに近づく程電流の流れる経路が広がり、非常に寄生抵抗が小さくなる。これらの効果により、素子の電流駆動能力が増加し、相互コンダクタンスが向上する。
【図面の簡単な説明】
【図１】  本発明の基本原理を適用した半導体装置１０を、ゲート電極１０４の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図２】  上記半導体装置１０を、ゲート電極１０４の長手方向に対して、垂直に切断した垂直断面における、電流の流れを示した図である。
【図３】半導体装置１０の寄生抵抗を模式的に示す図である。
【図４】従来の半導体装置１０の寄生抵抗を模式的に示す図である。
【図５】  第１の実施形態における半導体装置２０を、ゲート電極２０４の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図６】第２の実施形態における半導体装置３０を、ゲート電極２０４の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図７】  ある工程における、実施の形態２によって製造される半導体装置を示す図である。
【図８Ａ】半導体装置２０を製造する工程を示す図である。
【図８Ｂ】半導体装置２０を製造する工程を示す図である。
【図８Ｃ】半導体装置２０を製造する工程を示す図である。
【図８Ｄ】半導体装置２０を製造する工程を示す図である。
【図８Ｅ】半導体装置２０を製造する工程を示す図である。
【図８Ｆ】半導体装置２０を製造する工程を示す図である。
【図８Ｇ】半導体装置２０を製造する工程を示す図である。
【図９】ある半導体装置を、ゲート電極の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図１０】ゲート電極３０４の周囲にゲート電極側壁絶縁膜３０５を介して、多結晶シリコン膜３０８が残っていることを示す図である。
【図１１】分離されたソース・ドレイン領域を示す図である。
【図１２】不純物が注入されたソース・ドレイン領域となる多結晶シリコン膜から、不純物が拡散する方向を示す図である。
【図１３】好ましい熱拡散が行われた場合の不純物拡散層を示す図である。
【図１４】オフセットが生じた場合の不純物拡散層を示す図である。
【図１５】ゲート電極と活性領域とコンタクト孔の関係を示す図である。
【図１６】ある実施形態により製造される半導体基板を上からみた図である。
【図１７Ａ】半導体装置を製造する工程を示す図である。
【図１７Ｂ】半導体装置を製造する工程を示す図である。
【図１７Ｃ】半導体装置を製造する工程を示す図である。
【図１７Ｄ】半導体装置を製造する工程を示す図である。
【図１７Ｅ】半導体装置を製造する工程を示す図である。
【図１７Ｆ】半導体装置を製造する工程を示す図である。
【図１７Ｇ】半導体装置を製造する工程を示す図である。
【図１８】  第４の実施形態における半導体装置を、ゲート電極５０７の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図１９Ａ】ゲート電極とそれに隣接するゲート電極の間隔が、サイドウォールｄの２倍より短い場合における半導体装置を、ゲート電極の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図１９Ｂ】  第５の実施形態の等価回路を示す図である。
【図２０】  第５の実施形態における半導体装置を、ゲート電極５０７の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図２１】ダミーのゲート電極が設けられていることを示す図である。
【図２２Ａ】半導体装置を製造する工程を示す図である。
【図２２Ｂ】半導体装置を製造する工程を示す図である。
【図２２Ｃ】半導体装置を製造する工程を示す図である。
【図２３】Ｎチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、燐イオンを、５０ＫｅＶの注入エネルギーで、５Ｅ１５／ｃｍ2注入し、熱処理条件として、各々、８００℃窒素雰囲気中１２０分、８５０℃窒素雰囲気中３０分、９００℃室素雰囲気中１０分、８５０℃酸素雰囲気中３０分を行った例を示す図である。
【図２４】Ｎチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、燐イオンを、５０ＫｅＶの注入エネルギーで、各々、５Ｅ１５／ｃｍ2、及び、１Ｅ１６／ｃｍ2注入した後、急速加熱処理、１０５０℃窒素雰囲気中１０秒を行った例を示す図である。
【図２５】Ｐチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、ボロンイオンを、１５ＫｅＶの注入エネルギーで、５Ｅ１５／ｃｍ2注入し、熱処理条件として、各々、８００℃窒素雰囲気中１２０分、８５０℃窒素雰囲気中３０分、９００℃窒素雰囲気中１０分、８５０℃酸素雰囲気中３０分を行った例を示す図である。
【図２６】Ｐチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、ボロンイオンを、１５ＫｅＶの注入エネルギーで、各々、５Ｅ１５／ｃｍ2、及び、１Ｅ１６／ｃｍ2注入した後、急速加熱処理、１０５０℃窒素雰囲気中１０秒を行った例を示す図である。
【符号の説明】
２０１    素子分離領域
２０２    活性領域
２０３    ゲート酸化膜
２０４    ゲート電極
２０５    ゲート電極側壁絶縁膜
２０６    ソース・ドレイン領域
２０７    コンタクト孔
【図１】
0004333932.tif 000002
【図２】
0004333932.tif 000003
【図３】
0004333932.tif 000004
【図４】
0004333932.tif 000005
【図５】
0004333932.tif 000006
【図６】
0004333932.tif 000007
【図７】
0004333932.tif 000008
【図８Ａ】
0004333932.tif 000009
【図８Ｂ】
0004333932.tif 000010
【図８Ｃ】
0004333932.tif 000011
【図８Ｄ】
0004333932.tif 000012
【図８Ｅ】
0004333932.tif 000013
【図８Ｆ】
0004333932.tif 000014
【図８Ｇ】
0004333932.tif 000015
【図９】
0004333932.tif 000016
【図１０】
0004333932.tif 000017
【図１１】
0004333932.tif 000018
【図１２】
0004333932.tif 000019
【図１３】
0004333932.tif 000020
【図１４】
0004333932.tif 000021
【図１５】
0004333932.tif 000022
【図１６】
0004333932.tif 000023
【図１７Ａ】
0004333932.tif 000024
【図１７Ｂ】
0004333932.tif 000025
【図１７Ｃ】
0004333932.tif 000026
【図１７Ｄ】
0004333932.tif 000027
【図１７Ｅ】
0004333932.tif 000028
【図１７Ｆ】
0004333932.tif 000029
【図１７Ｇ】
0004333932.tif 000030
【図１８】
0004333932.tif 000031
【図１９Ａ】
0004333932.tif 000032
【図１９Ｂ】
0004333932.tif 000033
【図２０】
0004333932.tif 000034
【図２１】
0004333932.tif 000035
【図２２Ａ】
0004333932.tif 000036
【図２２Ｂ】
0004333932.tif 000037
【図２２Ｃ】
0004333932.tif 000038
【図２３】
0004333932.tif 000039
【図２４】
0004333932.tif 000040
【図２５】
0004333932.tif 000041
【図２６】
0004333932.tif 000042