(57)【特許請求の範囲】
【請求項１】
所定の下部構造を有する半導体基板上に層間絶縁膜を形成した後、ゲート電極を形成する段階と、
前記段階の結果物の全体に渡って第１前処理洗浄工程を行った後、ＯＮＯ構造のゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜が形成された結果物上にスチーム熱処理工程を行う段階と、
前記半導体基板上のノード部位のゲート絶縁膜をマスク及びエッチング工程を行って除去する段階と、
前記結果物上に第２前処理洗浄工程を行った後、ノード部位を除いた残りの領域にチャンネル領域を形成する段階と、
前記チャンネル領域の上部にＳＰＧ熱処理工程を行い、光酸化を行ってチャンネル領域の表面処理を原位置にて行う段階と、
前記全てのチャンネル領域にしきい(閾)値電圧イオンを注入した後、チャンネル領域上にそれぞれのマスクを用いてＬＤＯのイオンの注入とソース/ドレインのイオンの注入を順次に行ってプールアップトランジスタを形成する段階と、
を含むことを特徴とする半導体素子の薄膜トランジスタの製造方法。
【請求項２】
前記層間絶縁膜は、酸化膜系の薄膜を使用して形成することを特徴とする請求項１に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項３】
前記ゲート電極は、ＬＰ−ＣＶＤ方法でドープドポリシリコンを使用して形成することを特徴とする請求項１に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項４】
前記ドープドポリシリコンは、シリコンソースガスとＰＨ3ガスとの混合ガスからなることを特徴とする請求項３に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項５】
前記ゲート電極は、５５０乃至６２０℃の温度範囲で０.１乃至３トールの圧力下で５００乃至１５００オングストロームの厚さに形成することを特徴とする請求項１に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項６】
前記ゲート電極の形成のための過度エッチング時、下部層間絶縁膜の厚さの１/２未満に過度エッチングを実施することを特徴とする請求項１に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項７】
前記第１前処理洗浄工程は、ＤＨＦ溶液とＳＣ-１溶液を用いて洗浄することを特徴とする請求項１に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項８】
前記ＤＨＦ溶液は、ＨＦとＨ2Ｏを５０:１或いは１００:１で混合して希釈した溶液を使用することを特徴とする請求項７に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項９】
前記ゲート絶縁膜は、下部酸化膜、窒化膜及び上部酸化膜からなることを特徴とする請求項１に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項１０】
前記下部酸化膜と上部酸化膜は、ＤＣＳガスとＮ2Ｏガスとをソースとして熱酸化膜で形成することを特徴とする請求項９に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項１１】
前記下部酸化膜と上部酸化膜は、０.１乃至０.５トールの圧力下で８１０乃至８５０℃の温度範囲で、ＬＰ−ＣＶＤ方法で形成することを特徴とする請求項９に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項１２】
前記窒化膜は、ＤＣＳガスとＮＨ3ガスとをソースとして、ＬＰ−ＣＶＤ方法で形成することを特徴とする請求項９に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項１３】
前記上部酸化膜は、下部酸化膜より厚く形成することを特徴とする請求項９に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項１４】
前記スチーム熱処理工程は、湿式酸化方式で７５０乃至７９０℃の温度範囲で行うことを特徴とする請求項１に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項１５】
前記下部酸化膜と窒化膜及び上部酸化膜から構成されたゲート絶縁膜のそれぞれの厚さは、３５乃至６５オングストローム:４０乃至６５オングストローム:６５乃至１００オングストロームの比で形成することを特徴とする請求項９に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項１６】
前記第２前処理洗浄工程は、ＰＩＲＡＮＨＡとＨＦを用いて洗浄することを特徴とする請求項１に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項１７】
前記チャンネル領域は、４６０乃至５００℃の温度範囲で０.１乃至２トールの圧力下で、Ｓｉ2Ｈ6をソースガスとするアンドープドの非晶質のシリコン膜を、ＬＰ−ＣＶＤ方法で２５０乃至１０００オングストロームの厚さに形成することを特徴とする請求項１に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項１８】
前記ＳＰＧ熱処理工程は、Ｎ2雰囲気下で６２０乃至６７０℃の温度範囲で３乃至６時間程度行うことを特徴とする請求項１に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項１９】
前記光酸化工程は、７５０乃至８３０℃の温度範囲でドライ方法によりＯ2ガスを流して行うことを特徴とする請求項１に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項２０】
前記しきい(閾)値電圧のイオンの注入は、Ｐを用いて１０乃至５０keVの範囲内で、１.０E１１乃至１.０E１３ions/cm2のドーズ量を注入することを特徴とする請求項１に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項２１】
前記ＬＤＯのイオンの注入は、ＢＦ2をソースとして１０乃至５０keVの範囲内で、１.０E１１乃至１.０Ｅ１３ions/cm2のドーズ量を注入することを特徴とする請求項１に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項２２】
前記ソース/ドレインのイオンの注入は、ＢＦ2をソースとして１０乃至５０keVの範囲内で、１.０Ｅ１４乃至１.０Ｅ１５ions/cm2のドーズ量を注入することを特徴とする請求項１に記載の半導体素子の薄膜トランジスタの製造方法。
【請求項２３】
所定の下部構造を有する半導体基板上に層間絶縁膜を形成した後、ゲート電極を形成する段階と、
前記結果物の全体に渡って第１前処理洗浄工程を行った後、下部酸化膜を形成する段階と、
前記下部酸化膜上に窒化膜を形成する段階と、
前記窒化膜上に上部酸化膜を形成し、これにより前記下部酸化膜、窒化膜及び上部酸化膜からなるゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜が形成された結果物上に湿式酸化方式を用いたスチーム熱工程を行う段階と、
前記半導体基板上のノード部位のゲート絶縁膜をマスク及びエッチング工程を行って除去する段階と、
前記ノード部位のゲート絶縁膜が除去された結果物上に第２前処理洗浄工程を行った後、ノード部位を除いた残りの領域にチャンネル領域を形成する段階と、
前記チャンネル領域の上部にＳＰＧ熱処理工程を行い、光酸化を行ってチャンネル領域の表面処理を原位置にて行う段階と、
前記チャンネル領域の全体に渡ってしきい(閾)値電圧のイオンを注入した後、チャンネル領域上にそれぞれのマスクを用いてＬＤＯイオンの注入とソース/ドレインイオンの注入を順次に行ってプールアップトランジスタを形成する段階と、
を含むことを特徴とする半導体素子の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はオフセット領域がゲート電圧の影響を受けるようにして、オン電流を増加させることによって半導体素子のオン/オフ特性を改善させるための薄膜トランジスタを提供するためのもので、ゲート絶縁膜の厚さを減少させてデバイスマージンを確保するだけでなく、優れた電気的特性を持つ半導体素子の薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
一般的に薄膜トランジスタ(Thin Film Transistor: TFT)は、半導体素子において静的ランダムアクセス記憶装置(Static Random Access Memory:SRAM)素子及び液晶表示器(Liquid Crystal Display : LCD)製造工程で広く使用されており、半導体素子の高集積化に伴って薄膜トランジスタの動作特性が全ての素子の動作特性に影響を及ぼすようになる。
【０００３】
最近開発中の静的ランダムアクセス記憶装置(SRAM)では、プ−ルアップ(pull-up)素子である下部ゲート(Bottom Gate)としてpチャンネルポリシリコンの薄膜トランジスタを使用しているが、半導体素子の高集積素子への転換に伴って動作電圧が順次減少する傾向にある。それによって、薄膜トランジスタのゲート絶縁膜における厚さの減少も必要となった。
【０００４】
図１は、従来の半導体素子の薄膜トランジスタの製造方法を説明するために示した断面図である。
【０００５】
図１に示されたように、半導体素子を形成するための様々な要素が形成された構造の半導体基板１上に、ゲート電極２、ゲート絶縁膜３及びチャンネル領域４を順次に形成して、薄膜トランジスタを製造する。
【０００６】
前記ゲート電極２は、ｎ型のドープドアモルフォスシリコンを蒸着させるか、アンドープドポリシリコンを蒸着させた後、n型の不純物をドーピングして製造した膜を、パターニング工程を行って形成する。
【０００７】
そして前記ゲート絶縁膜３は、シラン(silane)(DCS:SiH2Cl2)に基づき、化学気相蒸着方式によりゲート電極２上に酸化物を蒸着して形成し、前記チャンネル領域４は、ゲート絶縁膜３上にポリシリコンを蒸着して形成する。
【０００８】
【発明が解決しようとする課題】
ところで、前述のような従来技術では、前記シラン(DCS:SiH2Cl2)に基づいた酸化物を用いて形成したゲート絶縁膜３の場合、スイング値が大きく、その結果としてオン電流が小さくなり、オン/オフの比も漸く満たすという問題点があった。
【０００９】
従って、前記ゲート絶縁膜３の厚さを減少させると、素子動作に適合した電気的特性を確保することが難くなる問題点が生じる。
【００１０】
前述のような問題点を解決するための本発明の目的は、半導体基板上に形成されたゲート電極の上部にＯＮＯ構造のゲート絶縁膜を形成した後、湿式酸化方式のスチーム熱処理工程を行い、ＯＮＯ各層の表面を強化させて低いスイング値と高いオン/オフの比を具現することにより、ゲート絶縁膜の厚さを減少させ、デバイスマージンを確保するだけでなく、優れた電気的特性を有する薄膜トランジスタを製造することができる半導体素子の薄膜トランジスタの製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
前述の目的を達成するため、本発明の一実施形態に係る半導体素子の薄膜トランジスタの製造方法は、所定の下部構造を有する半導体基板上に層間絶縁膜を形成した後、ゲート電極を形成する段階と、前記結果物の全体に渡って第１前処理洗浄工程を行った後、ＯＮＯ構造のゲート絶縁膜を形成する段階と、前記ゲート絶縁膜が形成された結果物上にスチーム熱処理工程を行う段階と、前記半導体基板上のノード部位のゲート絶縁膜をマスク及びエッチング工程を行って除去する段階と、前記結果物上に第２前処理洗浄工程を行った後、ノード部位を除いた残りの領域にチャンネル領域を形成する段階と、前記チャンネル領域の上部にＳＰＧ熱処理工程を行い、光酸化を行ってチャンネル領域の表面処理を原位置（インシチュー：in-situ）にて行う段階と、前記全てのチャンネル領域にしきい(閾)値電圧イオンを注入した後、チャンネル領域上にそれぞれのマスクを用いてＬＤＯのイオンの注入とソース/ドレインのイオンの注入を順次に行い、プールアップトランジスタを形成する段階と、を含むことを特徴とする。
【００１２】
又、他の実施形態に係る半導体素子の薄膜トランジスタの製造方法は、所定の下部構造を有する半導体基板上に層間絶縁膜を形成した後、ゲート電極を形成する段階と、前記結果物の全体に渡って第１前処理洗浄工程を行った後、下部酸化膜を形成する段階と、前記下部酸化膜上に窒化膜を形成する段階と、前記窒化膜上に上部酸化膜を形成し、それにより前記下部酸化膜、窒化膜及び上部酸化膜からなるゲート絶縁膜を形成する段階と、前記ゲート絶縁膜が形成された結果物上に湿式酸化方式を用いたスチーム熱工程を行う段階と、前記半導体基板上のノード部位のゲート絶縁膜をマスク及びエッチング工程を行って除去する段階と、前記ノード部位のゲート絶縁膜が除去された結果物上に第２前処理洗浄工程を行った後、ノード部位を除いた残りの領域にチャンネル領域を形成する段階と、前記チャンネル領域の上部にＳＰＧ熱処理工程を行い、光酸化を行ってチャンネル領域の表面処理を原位置（インシチュー：in-situ）にて行う段階と、前記チャンネル領域の全体に渡ってしきい(閾)値電圧のイオンを注入した後、チャンネル領域上にそれぞれのマスクを用いてＬＤＯイオンの注入とソース/ドレインイオンの注入を順次に行ってプールアップトランジスタを形成する段階と、を含むことを特徴とする。
【００１３】
本発明では、半導体基板上に形成されたゲート電極の上部にＯＮＯ構造のゲート絶縁膜を形成した後、湿式酸化方式のスチーム熱処理工程を行い、ＯＮＯ各層の表面を強化させて低いスイング値と高いオン/オフの比を具現することによって、ゲート絶縁膜の厚さを減少させることができる。
【００１４】
【発明の実施の形態】
以下、添付の図面を参照して、本発明の望ましい実施形態について詳細に説明する。
【００１５】
図２乃至図６は、本発明の実施形態に係る半導体素子の薄膜トランジスタの製造方法を説明するために、順次に示した断面図である。
【００１６】
図２に示されたように、バルク(bulk)トランジスタとビットライン等が形成された所定の下部構造を有する半導体基板１００上に酸化膜系の薄膜を使用して、層間絶縁膜１１０を形成した後、ゲート電極１２０を形成する。
【００１７】
この際、前記ゲート電極１２０は、シリコンソースガスとＰＨ3ガスとの混合ガスからなるドープドポリシリコンを使用し、ＬＰ−ＣＶＤ方法により、５５０乃至６２０℃の温度範囲で０.１乃至３トールの圧力下で、５００乃至１５００オングストロームの厚さに形成する。
【００１８】
更に、前記ゲート電極１２０の形成時、下部層間絶縁膜１１０の厚さの１/２未満に過度エッチングを実施し、下部層間絶縁膜１１０の多大な損失によるアンダーカットの現象を防止する。
【００１９】
次に、前記結果物の全体に渡ってＨＦとＨ2Ｏを５０:１或いは１００:１で混合して希釈したＤＨＦ溶液とＳＣ−１溶液を用い、第１前処理洗浄工程を行って自然酸化膜の生成を防止し、粒子(particle)を除去する。
【００２０】
続いて図３に示されたように、前記ゲート電極１２０が形成された半導体基板の全体に渡って、下部酸化膜１３３、窒化膜１３６及び上部酸化膜１３９として、それぞれの厚さが３５乃至６５オングストローム:４０乃至６５オングストローム:６５乃至１００オングストロームの比で順次に積層してゲート絶縁膜１３０を形成する。
【００２１】
この際、前記ゲート絶縁膜１３０のうち、下部酸化膜１３３と上部酸化膜１３９には、部分的に優れた耐圧とＴＤＤＢ(Time Dependent Dielectric Breakdown)特性が良いＤＣＳ(SiH2Cl2)ガスとＮ2Ｏガスとをソースとして、０.１乃至０.５トールの圧力下で、８１０乃至８５０℃の温度範囲でＬＰ−ＣＶＤ方法で熱酸化膜を形成し、前記窒化膜１３６はＤＣＳガスとＮＨ3ガスとをソースとしてＬＰ−ＣＶＤ方法で形成する。
【００２２】
また、前記上部酸化膜１３９の厚さが、下部酸化膜１３３の厚さより厚く形成して、後続の第２前処理洗浄工程による溝(recess)マージンを確保する。
【００２３】
そして、前記ゲート絶縁膜１３０が形成された結果物の全体に渡って湿式酸化方式により、７５０乃至７９０℃の温度範囲でスチーム熱処理工程を行い、ゲート絶縁膜１３０であるＯＮＯ膜のそれぞれの特性を向上させて境界面を強化させる。
【００２４】
続いて、前記半導体基板上のノード部位のゲート絶縁膜は、マスク及びエッチング工程を行って除去した後、ＰＩＲＡＮＨＡ(Ｈ2ＳＯ4/Ｈ2Ｏ2)とＨＦを用いて第２前処理洗浄工程を行い、前記エッチング工程中に損傷されたゲート絶縁膜(不図示)と汚染物質を除去する。
【００２５】
そして図４に示されたように、前記ゲート絶縁膜１２０の上部に４６０乃至５００℃の温度範囲で、０.１乃至２トールの圧力下でＳｉ2Ｈ6をソースガスとするアンドープドの非晶質のシリコン膜をＬＰ−ＣＶＤ方法で２５０乃至１０００オングストロームの厚さに形成してチャンネル領域１４０を形成する。
【００２６】
前記チャンネル領域１４０の上部に、原位置にてＮ2雰囲気下で６２０乃至６７０℃の温度範囲で、３乃至６時間程度ＳＰＧ(Solid Phase Growth)熱処理工程を行い、７５０乃至８３０℃の温度範囲でドライ方法によりＯ2ガスを流して光酸化を行い、チャンネル領域を表面処理１５０する。
【００２７】
次に、前記チャンネル領域１４０の全体に渡ってＰを用い、１０乃至５０keVの範囲内で、１.０Ｅ１１乃至１.０Ｅ１３ions/cm2のドーズ量でしきい(閾)値電圧(Vt)イオン(不図示)を注入する。
【００２８】
図５に示されたように、前記チャンネル領域１４０上に、第１マスク１６０を形成した後、これを用いてＢＦ2をソースとし、１０乃至５０keVの範囲内で、１.０E１１乃至１.０Ｅ１３ions/cm2のドーズ量でＬＤＯ(Lightly Drain Offset)イオンを注入１６５する。
【００２９】
そして図６に示されたように、前記第１マスク１６０を除去した後、第２マスク１７０を形成し、前記第２マスク１７０を用いてＢＦ2をソースとし、１０乃至５０keVの範囲内で、１.０Ｅ１４乃至１.０Ｅ１５ions/cm2のドーズ量でソース/ドレインイオンを注入１７５してソース/ドレイン(不図示）を形成する。
【００３０】
以後、前記第２マスク１７０を除去することによって、プールアップトランジスタを形成する。
【００３１】
【発明の効果】
以上のように、本発明に係る半導体素子の薄膜トランジスタの製造方法では、半導体基板上に形成されたゲート電極の上部にＯＮＯ構造のゲート絶縁膜を形成した後、湿式酸化方式の熱処理工程を行ってＯＮＯ各層の表面を強化させ、低いスイング値と高いオン/オフの比を具現することによって、ゲート絶縁膜の厚さを減少させ、デバイスマージンを確保するだけでなく、優れた電気的特性を有する薄膜トランジスタを製造することができる。
【図面の簡単な説明】
【図１】  従来の半導体素子の薄膜トランジスタの製造方法を説明するために、順次に示した断面図である。
【図２】  本発明の実施形態に係る半導体素子の薄膜トランジスタの製造方法を説明する断面図である。
【図３】 本発明の実施形態に係る半導体素子の薄膜トランジスタの製造方法を説明する断面図である。
【図４】  本発明の実施形態に係る半導体素子の薄膜トランジスタの製造方法を説明する断面図である。
【図５】  本発明の実施形態に係る半導体素子の薄膜トランジスタの製造方法を説明する断面図である。
【図６】  本発明の実施形態に係る半導体素子の薄膜トランジスタの製造方法を説明する断面図である。
【符号の説明】
１００  半導体基板、１１０  層間絶縁膜、１２０  ゲート電極、１３０  ゲート絶縁膜、１４０  チャンネル領域、１５０  表面処理、１６０  第１マスク、１６５  ＬＤＯイオンの注入、１７０  第２マスク、１７５  ソース/ドレインイオンの注入。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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