(57)【特許請求の範囲】
【請求項１】
上部セルアレイ部、下部セルアレイ部と、その間に設けられて前記上、下部セルアレイ部をそれぞれセンシングするためのセンスアンプと、前記上、下部セルアレイ部のワードライン駆動を選択するためのワードラインドライバとを備えて構成された不揮発性強誘電体メモリセル駆動部と、
前記ワードラインドライバに選択的にワードラインデコーディング信号を出力するＸデコーダと、
前記上、下部セルアレイ部の不良セルを検出するために再格納パルス（ＰＷ１）のパルス幅を可変して前記ワードラインドライバへ出力するためのパルス幅発生部とを含んで構成されることを特徴とする不揮発性強誘電体メモリ装置。
【請求項２】
前記上、下部セルアレイ部は一つのビットラインに１つずつ備えられた参照セルと、前記参照セルと同一のビットライン信号を受けて駆動する複数のメインセルとから構成されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
【請求項３】
前記パルス幅発生部は、前記再格納パルスのパルス幅を可変とするためのスイッチング信号を出力する第１、第２スイッチング信号発生部と、
前記第１、第２スイッチング信号発生部のスイッチング信号を選択的に受けて前記再格納パルスのパルス幅を可変して出力するためのパルス幅可変制御部とを含んで構成されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
【請求項４】
前記第１スイッチング信号発生部は、システム電源を一定の比率で降下させて第１ノードを介して出力するシステム電源感圧分配器と、
前記システム電源感圧分配器の出力電圧変化をチップイネーブル信号（ＣＥ）と同期させる信号同期部と、
前記第１ノードの出力によりスイッチング動作するトランジスタのドレイン端がハイレベルであるときその状態を保持させるためのレベル保持部と、
正常電圧状態時に前記ドレイン端がハイレベルとなるように電流を供給する電流供給部と、
前記ドレイン端の信号と前記チップイネーブル信号（ＣＥ）を受けて前記電流供給部を制御するためのコントロール部と、
前記ドレイン端のレベルを感知して高電圧と正常電圧を判別して出力する高電圧判別部とを含んで構成されることを特徴とする請求項３記載の不揮発性強誘電体メモリ装置。
【請求項５】
前記第２スイッチング信号発生部は、システム電源を前記第１スイッチング信号発生部より降下させて第１ノードを介して出力するシステム電源感圧分配器と、
前記システム電源感圧分配器の出力電圧変化をチップイネーブル信号（ＣＥ）と同期させる信号同期部と、
前記第１ノードの出力によってスイッチング動作するトランジスタのドレイン端がハイレベルであるときその状態を保持させるためのレベル保持部と、
正常電圧状態時に前記ドレイン端がハイレベルを現すように電流を供給する電流供給部と、
前記ドレイン端の信号と前記チップイネーブル信号（ＣＥ）を受けて前記電流供給部を制御するためのコントロール部と、
前記ドレイン端のレベルを感知して高電圧と正常電圧を判別して出力する高電圧判別部とを含んで構成されることを特徴とする請求項３記載の不揮発性強誘電体メモリ装置。
【請求項６】
前記システム電源感圧分配器は、１つ目のＮＭＯＳトランジスタのドレイン端が電源電圧端に連結され、各ゲート端には電源電圧が印加されるように直列連結された複数のＮＭＯＳトランジスタから構成されることを特徴とする請求項４記載の不揮発性強誘電体メモリ装置。
【請求項７】
システム電源感圧分配器は、１つ目のＮＭＯＳトランジスタのドレイン端が電源電圧端に連結され、１つ目と２つ目のＮＭＯＳトランジスタのみダイオードコネクションされるように直列連結された複数のＮＭＯＳトランジスタから構成されることを特徴とする請求項５記載の不揮発性強誘電体メモリ装置。
【請求項８】
前記信号同期部は、チップイネーブル信号（ＣＥ）と前記高電圧判別部の出力信号がそれぞれ入力され、前記システム電源感圧分配器と接地電圧端との間に並列連結された２つのＮＭＯＳトランジスタから構成されることを特徴とする請求項４又は請求項５記載の不揮発性強誘電体メモリ装置。
【請求項９】
前記レベル保持部は、電源電圧端と前記ドレイン端との間に形成されたＰＭＯＳトランジスタと、
前記ドレイン端の信号を反転して前記ＰＭＯＳトランジスタに入力するインバータとから構成されることを特徴とする請求項４又は請求項５記載の不揮発性強誘電体メモリ装置。
【請求項１０】
前記電流供給部は、前記電源電圧端と前記ドレイン端との間に介在し前記コントロール部の制御を受けてスイッチング動作するＰＭＯＳトランジスタから構成されることを特徴とする請求項４又は請求項５記載の不揮発性強誘電体メモリ装置。
【請求項１１】
前記コントロール部は、前記ドレイン端の信号を反転するインバータと、該インバータの出力と前記チップイネーブル信号（ＣＥ）を否定論理積演算するＮＡＮＤゲートとから構成されることを特徴とする請求項４又は請求項５記載の不揮発性強誘電体メモリ装置。
【請求項１２】
前記高電圧判別部は、前記ドレイン端の信号を遅延させ出力するように直列に連結された２つのインバータから構成されることを特徴とする請求項４又は請求項５記載の不揮発性強誘電体メモリ装置。
【請求項１３】
前記パルス幅可変制御部は、遅延のための入力信号（ＩＮＰＵＴ）を共通入力し、電源電圧端（ＶＣＣ）と接地電圧端（ＶＳＳ）との間に連結された第１、第２、第３ＰＭＯＳトランジスタ（ＤＰ１、ＤＰ２、ＤＰ３）及び第１ＮＭＯＳトランジスタ（ＮＭ１）と、
前記第１ＰＭＯＳトランジスタ（ＤＰ１）と前記第２ＰＭＯＳトランジスタ（ＤＰ２）にそれぞれ並列連結され、パルス幅可変のための第１、第２スイッチング信号（ＳＷＣ１、ＳＷＣ２）が入力されて駆動する第４、第５ＰＭＯＳトランジスタ（ＳＰ１、ＳＰ２）と、
前記第３ＰＭＯＳトランジスタ（ＤＰ３）と前記第１ＮＭＯＳトランジスタ（ＮＭ１）の共通ノードの信号を反転して再格納パルス（ＰＷ１）を出力するインバータとから構成されることを特徴とする請求項３記載の不揮発性強誘電体メモリ装置。
【請求項１４】
上部セルアレイ部、下部セルアレイ部と、その間に設けられて前記上、下部セルアレイ部をそれぞれセンシングするためのセンスアンプと、前記上、下部セルアレイ部のワードライン駆動を選択するためのワードラインドライバとを備えて構成された不揮発性強誘電体メモリセル駆動部であって、
前記ワードラインドライバに選択的にワードラインデコーディング信号を出力する段階と、
前記上、下部セルアレイ部の不良セルを検出するために前記ワードラインドライバに再格納パルス（ＰＷ１）のパルス幅を可変して出力する段階と、
前記再格納パルス（ＰＷ１）が出力されると同時にそのパルス幅に応じて前記各セルアレイ部のメモリセルに格納されるデータ（電荷量）を調整し、前記再格納パルスのパルス幅に応じて可変となるビットラインセンシングレベルを出力する段階と、
前記各セルアレイ部のメモリセルをセンシングして前記可変となったビットラインセンシングレベルのうち最小センシングレベルに先に到達するメモリセルを検知して不良セルに判別する段階とを備えることを特徴とする不揮発性強誘電体メモリ装置を用いた不良セル検出方法。
【請求項１５】
前記ワードラインドライバに再格納パルス（ＰＷ１）のパルス幅を可変して出力する動作は
前記再格納パルスのパルス幅を可変して出力するための第１、第２スイッチング信号を出力する段階と、
前記第１、第２スイッチング信号に応じて前記再格納パルスのパルス幅を可変して出力する段階とを備えることを特徴とする請求項１４記載の不揮発性強誘電体メモリ装置を用いた不良セル検出方法。
【請求項１６】
前記再格納パルスは
前記第１、第２スイッチング信号が共にローレベルであるときは１つのＰＭＯＳトランジスタのターンオン時間だけ遅延された大きさの第１パルス幅を有し、前記第１、第２スイッチング信号のいずれか１つがハイレベルであるときは２つのＰＭＯＳトランジスタのターンオン時間だけ遅延された大きさの第２パルス幅を有し、
前記第１、第２スイッチング信号が共にハイレベルであるときは３つのＰＭＯＳトランジスタのターンオン時間だけ遅延された大きさの第３パルス幅を有するように可変となることを特徴とする請求項１５記載の不揮発性強誘電体メモリ装置を用いた不良セル検出方法。
【請求項１７】
前記再格納パルス（ＰＷ１）に応じて調整される前記メモリセルに格納されるデータ（電荷量）は
前記再格納パルス（ＰＷ１）のパルス幅が第１パルス幅＜第２パルス幅＜第３パルス幅の大小関係のとき、第１電荷量（Ｑ１）＜第２電荷量（Ｑ２）＜第３電荷量（Ｑ３）の大小関係であることを特徴とする請求項１５又は請求項１６記載の不揮発性強誘電体メモリ装置を用いた不良セル検出方法。
【請求項１８】
前記再格納パルスのパルス幅の大きさに応じて可変となるビットラインセンシングレベルは、前記再格納パルス（ＰＷ１）のパルス幅が第１パルス幅＜第２パルス幅＜第３パルス幅の大小関係であるとき、第１電圧＜第２電圧＜第３電圧の大小関係であることを特徴とする請求項１７記載の不揮発性強誘電体メモリ装置を用いた不良セル検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリ装置並びにそれを用いた不良セル検出方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため電界を除去してもデータは保存される。
【０００３】
図１４は一般的な強誘電体のヒステリシスループを示す特性図である。
図１４に示すように、電界Ｖにより誘起された分極電荷Ｐ(Q)が電界Ｖを除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（図中ｄ,ａの状態）を維持していることが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａの状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
図１５は従来の不揮発性強誘電体メモリの単位セルを示したものである。
図１５に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインＢ／Ｌと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインＷ／Ｌに一定の間隔を置いてワードラインＷ／Ｌと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインＷ／Ｌに連結され、ドレインは前記ビットラインＢ／Ｌに連結されるトランジスタＴと、２つの端子のうち第１端子はトランジスタＴのソースに連結され、第２端子は前記プレートラインＰ／Ｌに連結される強誘電体キャパシタＦＣ１とで構成されている。
【０００５】
かかる単位セルから構成された従来の不揮発性強誘電体メモリ装置は各単位セルの強誘電体キャパシタの欠陥によって不良セルが存在するようになる。
このような不良セルを検出するために従来は図１６に示すオフセットセンスアンプ制御回路を使用していた。
即ち、ビットラインのセンシング電圧に適したオフセット電圧を加えることによりセンシングマージンを変動させる方法である。
【０００６】
以下、添付の図面を参照して従来の不揮発性強誘電体メモリ装置を用いた不良セル検出方法について説明する。
図１６は従来のセンスアンプのオフセットコントロール回路図であり、図１７は従来の読み出しの時ビットライン電圧に応じたオフセット電圧の変化を示すグラフである。
【０００７】
従来のセンスアンプのオフセットコントロール回路は、図１６に示すように、一対のビットラインＢ／Ｌ, /Ｂ／Ｌがあり、一対のビットラインＢ／Ｌ, /Ｂ／Ｌ間にビットラインＢ／Ｌの信号を反転してビットライン/Ｂ／Ｌへ出力する第１インバータと、ビットライン/Ｂ／Ｌの信号を反転してビットラインＢ／Ｌへ出力する第２インバータを備える。そして、ビットラインＢ／Ｌとドライバの間に第１スイッチングトランジスタと第１オフセットキャパシタが備えられており、ビットライン/Ｂ／Ｌとドライバとの間に第２スイッチングトランジスタと第２オフセットキャパシタが備えられている。
【０００８】
このとき、第１スイッチングトランジスタはビットラインＢ／Ｌの信号をオフセットキャパシタを介してドライバへ伝達し、第２スイッチングトランジスタはビットライン /Ｂ／Ｌの信号をオフセットキャパシタを介してドライバへ伝達する機能を果たす。
従来の不良セルの検出は図１６に示すオフセットコントロール回路を用いて行われるので、ビットラインセンシング電圧にオフセット電圧を加えることによりセンシングマージンを変動させる。
【０００９】
即ち、正常のビットラインレベルに任意のオフセットキャパシタを加えることでビットラインの負荷が不均衡となり、センシング動作時にセンスアンプの動作マージンが減ることにより不良セルを検出することができる。
図１７は、読み出しモード時においてビットライン電圧に基づいてオフセット電圧が変わることを示すものであって、読み出しモード時のビットライン電圧が小さいとビットラインへ加えられるオフセット電圧も小さくなり、ビットライン電圧が大きいとオフセット電圧も大きく作用する。
【００１０】
【発明が解決しようとする課題】
上記のような従来の不揮発性強誘電体メモリ装置を用いた不良セル検出方法は次のような問題があった。
第一に、不良セルを検出するために別のオフセットキャパシタを追加しなければならず、工程が複雑になる。
【００１１】
第二に、工程条件が変わると正常なビットラインレベルが変化し、これによって不良セルの判別時にエラーが発生しやすい。
本発明は上記のような問題を解決するために成されたもので、特に、別のテストモードが必要なく、工程条件が変わっても容易に不良セルを検知して除去することのできる不揮発性強誘電体メモリ装置並びにそれを用いた不良セル検出方法を提供することにその目的がある。
【００１２】
【課題を解決するための手段】
上記目的を達成するための本発明の請求項１の不揮発性強誘電体メモリ装置は、  上部セルアレイ部、下部セルアレイ部と、その間に設けられて前記上、下部セルアレイ部をそれぞれセンシングするためのセンスアンプと、前記上、下部セルアレイ部のワードライン駆動を選択するためのワードラインドライバとを備えて構成された不揮発性強誘電体メモリセル駆動部と、前記ワードラインドライバに選択的にワードラインデコーディング信号を出力するＸデコーダと、前記上、下部セルアレイ部の不良セルを検出するために再格納パルス（ＰＷ１）のパルス幅を可変して前記ワードラインドライバへ出力するためのパルス幅発生部とを含んで構成されることを特徴とする。
【００１３】
請求項２の発明では、前記上、下部セルアレイ部は一つのビットラインに１つずつ備えられた参照セルと、前記参照セルと同一のビットライン信号を受けて駆動する複数のメインセルとから構成されることを特徴とする。
請求項３の発明では、前記パルス幅発生部は、前記再格納パルスのパルス幅を可変とするためのスイッチング信号を出力する第１、第２スイッチング信号発生部と、前記第１、第２スイッチング信号発生部のスイッチング信号を選択的に受けて前記再格納パルスのパルス幅を可変して出力するためのパルス幅可変制御部とを含んで構成されることを特徴とする。
【００１４】
請求項４の発明では、前記第１スイッチング信号発生部は、システム電源を一定の比率で降下させて第１ノードを介して出力するシステム電源感圧分配器と、前記システム電源感圧分配器の出力電圧変化をチップイネーブル信号（ＣＥ）と同期させる信号同期部と、前記第１ノードの出力によりスイッチング動作するトランジスタのドレイン端がハイレベルであるときその状態を保持させるためのレベル保持部と、正常電圧状態時に前記ドレイン端がハイレベルとなるように電流を供給する電流供給部と、前記ドレイン端の信号と前記チップイネーブル信号（ＣＥ）を受けて前記電流供給部を制御するためのコントロール部と、前記ドレイン端のレベルを感知して高電圧と正常電圧を判別して出力する高電圧判別部とを含んで構成されることを特徴とする。
【００１５】
請求項５の発明では、前記第２スイッチング信号発生部は、システム電源を前記第１スイッチング信号発生部より降下させて第１ノードを介して出力するシステム電源感圧分配器と、前記システム電源感圧分配器の出力電圧変化をチップイネーブル信号（ＣＥ）と同期させる信号同期部と、前記第１ノードの出力によってスイッチング動作するトランジスタのドレイン端がハイレベルであるときその状態を保持させるためのレベル保持部と、正常電圧状態時に前記ドレイン端がハイレベルを現すように電流を供給する電流供給部と、前記ドレイン端の信号と前記チップイネーブル信号（ＣＥ）を受けて前記電流供給部を制御するためのコントロール部と、前記ドレイン端のレベルを感知して高電圧と正常電圧を判別して出力する高電圧判別部とを含んで構成されることを特徴とする。
【００１６】
請求項６の発明では、前記システム電源感圧分配器は、１つ目のＮＭＯＳトランジスタのドレイン端が電源電圧端に連結され、各ゲート端には電源電圧が印加されるように直列連結された複数のＮＭＯＳトランジスタから構成されることを特徴とする。
請求項７の発明では、システム電源感圧分配器は、１つ目のＮＭＯＳトランジスタのドレイン端が電源電圧端に連結され、１つ目と２つ目のＮＭＯＳトランジスタのみダイオードコネクションされるように直列連結された複数のＮＭＯＳトランジスタから構成されることを特徴とする。
【００１７】
請求項８の発明では、前記信号同期部は、チップイネーブル信号（ＣＥ）と前記高電圧判別部の出力信号がそれぞれ入力され、前記システム電源感圧分配器と接地電圧端との間に並列連結された２つのＮＭＯＳトランジスタから構成されることを特徴とする。
請求項９の発明では、前記レベル保持部は、電源電圧端と前記ドレイン端との間に形成されたＰＭＯＳトランジスタと、前記ドレイン端の信号を反転して前記ＰＭＯＳトランジスタに入力するインバータとから構成されることを特徴とする。
【００１８】
請求項１０の発明では、前記電流供給部は、前記電源電圧端と前記ドレイン端との間に介在し前記コントロール部の制御を受けてスイッチング動作するＰＭＯＳトランジスタから構成されることを特徴とする。
請求項１１の発明では、前記コントロール部は、前記ドレイン端の信号を反転するインバータと、該インバータの出力と前記チップイネーブル信号（ＣＥ）を否定論理積演算するＮＡＮＤゲートとから構成されることを特徴とする。
【００１９】
請求項１２の発明では、前記高電圧判別部は、前記ドレイン端の信号を遅延させ出力するように直列に連結された２つのインバータから構成されることを特徴とする。
請求項１３の発明では、前記パルス幅可変制御部は、遅延のための入力信号（ＩＮＰＵＴ）を共通入力し、電源電圧端（ＶＣＣ）と接地電圧端（ＶＳＳ）との間に連結された第１、第２、第３ＰＭＯＳトランジスタ（ＤＰ１、ＤＰ２、ＤＰ３）及び第１ＮＭＯＳトランジスタ（ＮＭ１）と、前記第１ＰＭＯＳトランジスタ（ＤＰ１）と前記第２ＰＭＯＳトランジスタ（ＤＰ２）にそれぞれ並列連結され、パルス幅可変のための第１、第２スイッチング信号（ＳＷＣ１、ＳＷＣ２）が入力されて駆動する第４、第５ＰＭＯＳトランジスタ（ＳＰ１、ＳＰ２）と、前記第３ＰＭＯＳトランジスタ（ＤＰ３）と前記第１ＮＭＯＳトランジスタ（ＮＭ１）の共通ノードの信号を反転して再格納パルス（ＰＷ１）を出力するインバータとから構成されることを特徴とする。
【００２０】
また、上記のような構成を有する本発明の請求項１４の不揮発性強誘電体メモリ装置を用いた不良セル検出方法は、上部セルアレイ部、下部セルアレイ部と、その間に設けられて前記上、下部セルアレイ部をそれぞれセンシングするためのセンスアンプと、前記上、下部セルアレイ部のワードライン駆動を選択するためのワードラインドライバとを備えて構成された不揮発性強誘電体メモリセル駆動部であって、前記ワードラインドライバに選択的にワードラインデコーディング信号を出力する段階と、前記上、下部セルアレイ部の不良セルを検出するために前記ワードラインドライバに再格納パルス（ＰＷ１）のパルス幅を可変して出力する段階と、前記再格納パルス（ＰＷ１）が出力されると同時にそのパルス幅に応じて前記各セルアレイ部のメモリセルに格納されるデータ（電荷量）を調整し、前記再格納パルスのパルス幅に応じて可変となるビットラインセンシングレベルを出力する段階と、前記各セルアレイ部のメモリセルをセンシングして前記可変となったビットラインセンシングレベルのうち最小センシングレベルに先に到達するメモリセルを検知して不良セルに判別する段階とを備えることを特徴とする。
【００２１】
請求項１５の発明では、前記ワードラインドライバに再格納パルス（ＰＷ１）のパルス幅を可変して出力する動作は、前記再格納パルスのパルス幅を可変して出力するための第１、第２スイッチング信号を出力する段階と、前記第１、第２スイッチング信号に応じて前記再格納パルスのパルス幅を可変して出力する段階とを備えることを特徴とする。
【００２２】
請求項１６の発明では、前記再格納パルスは、前記第１、第２スイッチング信号が共にローレベルであるときは１つのＰＭＯＳトランジスタのターンオン時間だけ遅延された大きさの第１パルス幅を有し、前記第１、第２スイッチング信号のいずれか１つがハイレベルであるときは２つのＰＭＯＳトランジスタのターンオン時間だけ遅延された大きさの第２パルス幅を有し、前記第１、第２スイッチング信号が共にハイレベルであるときは３つのＰＭＯＳトランジスタのターンオン時間だけ遅延された大きさの第３パルス幅を有するように可変となることを特徴とする。
【００２３】
請求項１７の発明では、前記再格納パルス（ＰＷ１）に応じて調整される前記メモリセルに格納されるデータ（電荷量）は、前記再格納パルス（ＰＷ１）のパルス幅が第１パルス幅＜第２パルス幅＜第３パルス幅の大小関係のとき、第１電荷量（Ｑ１）＜第２電荷量（Ｑ２）＜第３電荷量（Ｑ３）の大小関係であることを特徴とする。
【００２４】
請求項１８の発明では、前記再格納パルスのパルス幅の大きさに応じて可変となるビットラインセンシングレベルは、前記再格納パルス（ＰＷ１）のパルス幅が第１パルス幅＜第２パルス幅＜第３パルス幅の大小関係であるとき、第１電圧＜第２電圧＜第３電圧の大小関係であることを特徴とする。
本発明は不揮発性強誘電体メモリチップの信頼性を確保するために不良セルを予め除去する方法に関する。
【００２５】
即ち、セルの動作パルス幅を可変としてセルに格納されるデータを調整することによりビットラインセンシングレベルを可変とし、センスアンプのセンシング入力電圧を可変として最小センシングレベルに不良セルが先に到達するようにすることで不良セルを除去させるものである。
【００２６】
【発明の実施の形態】
以下、添付図面を参照にして本発明の不揮発性強誘電体メモリ装置並びにそれを用いた不良セル検出方法の実施形態について説明する。
まず、本実施形態の不揮発性強誘電体メモリ装置を説明する。
図１は本実施形態の不揮発性強誘電体メモリ装置の構成図であり、図２は図１の不揮発性強誘電体メモリ装置によるメモリセルアレイ部の構成図である。図３は図２の参照セルＲＣの回路構成図である。
【００２７】
まず、本実施形態の不揮発性強誘電体メモリ装置は、図１に示すように、メモリセルアレイ部５０と、ワードラインドライバ５７と、ワードラインドライバ５７を駆動するためのＸ−デコーダ５１と、メモリセルアレイ部５０の不良セルを検出するパルス幅発生部としての不良セル検出パルス発生部５６とで構成されている。ここで、前記メモリセルアレイ部５０とワードラインドライバ５７で不揮発性強誘電体メモリ駆動部を構成する。
【００２８】
メモリセルアレイ部５０は、図１と図２に示すように、複数のサブセルアレイから構成されるが、そのうち、上、下に隣接したサブセルアレイsub#Ｔ，sub#Ｂの間にはセンスアンプ１２０が構成される。ここで、sub#Ｔはトップアレイであり、sub#Ｂはボトムアレイである。
それぞれのサブセルアレイは、ビットラインTop#Ｂ／Ｌ，Bot#Ｂ／Ｌと、ビットラインTop#Ｂ／Ｌ，Bot#Ｂ／Ｌに連結された複数のメインセルＭＣと、前記ビットラインTop#Ｂ／Ｌ，Bot#Ｂ／Ｌに連結された参照セルＲＣと、カラム選択部ＣＳとから構成される。
【００２９】
センスアンプ１２０を中心にその上部に構成されるサブセルアレイsub#Ｔ内の参照セルＲＣは下部に構成されるサブセルアレイsub#Ｂ内のメインセルＭＣと同時にアクセスされる。逆に、下部に構成されるサブセルアレイsub#Ｂ内の参照セルＲＣは上部に構成されるサブセルアレイsub#Ｔ内のメインセルＭＣと同時にアクセスされる。
【００３０】
前記カラム選択部ＣＳは、Ｙ−カラムアドレスを用いて対応するカラムビットラインを選択的に活性化させる。前記カラム選択部ＣＳがハイレベルであれば対応するカラムビットラインとデータバスとが連結され、データ伝達が行われるようになる。
次に、メインセルＭＣは図１５に示す従来の単位セルと同様で、一方向にビットラインＢ／Ｌが形成され、ビットラインＢ／Ｌと交差する方向にワードラインＷ／Ｌが形成され、前記ワードラインＷ／Ｌに一定の間隔を置いてワードラインと同一の方向にプレートラインＰ／Ｌが形成され、ゲートがワードラインＷ／Ｌに連結され、ソースがビットラインＢ／Ｌに連結されるようトランジスタＴが形成され、２つの端子のうち第１端子がトランジスタＴのドレインに連結され、第２端子はプレートラインＰ／Ｌに連結されるように強誘電体キャパシタＦＣが形成される。
【００３１】
また、前記それぞれの参照セルＲＣは図３のように構成される。
図３に示すように、一方向に形成されたビットラインＢ／Ｌと、ビットラインＢ／Ｌと交差する方向に形成された参照ワードラインＲＥＦ#Ｗ／Ｌと、参照ワードラインＲＥＦ#Ｗ／Ｌの信号に従って制御され後述する複数の強誘電体キャパシタＦＣ１,ＦＣ２,ＦＣ３,・・・,ＦＣｎに格納された参照電圧を選択的に前記ビットラインＢ／Ｌへ伝達するスイッチング部８１と、前記スイッチング部８１の入力端（ストレージノードＳＮ）のレベルを選択的に初期化させるレベル初期化部８２と、前記スイッチング部８１の入力端にレベル初期化部８２と並列に連結される前記複数の強誘電体キャパシタＦＣ１,ＦＣ２,ＦＣ３,・・・,ＦＣｎとを含んで構成されている。
【００３２】
前記スイッチング部８１は、ゲートが前記参照ワードラインＲＥＦ#Ｗ／Ｌに連結され、ドレインが前記ビットラインＢ／Ｌに連結され、ソースがストレージノードＳＮに連結されるＮＭＯＳトランジスタ（以下、第１トランジスタとする）Ｔ１で構成される。
前記レベル初期化部８２は、参照セルＲＣのストレージノードＳＮを初期化させるための制御信号である参照セル等価制御信号ＲＥＦ#ＥＱにより制御され、前記第１トランジスタＴ１のソースと接地端Ｖｓｓとの間に連結されたＮＭＯＳトランジスタ（以下、第２トランジスタとする）Ｔ２で構成される。
【００３３】
前記複数の強誘電体キャパシタＦＣ１,ＦＣ２,ＦＣ３,Ｆ４,・・・,ＦＣｎは、第１、第２電極とその間に形成された強誘電体物質から構成され、第１電極は前記第１トランジスタＴ１のソースと連結され、第２電極は参照プレートラインＲＥＦ#Ｐ／Ｌに連結される。ここで、前記複数の強誘電体キャパシタＦＣ１,ＦＣ２,ＦＣ３,Ｆ４,・・・,ＦＣｎは、参照セルＲＣのキャパシタサイズによってその数が決定される。即ち、参照セルＲＣのキャパシタサイズによって強誘電体キャパシタの数を自由に調整することができる。そして、互いに並列接続する複数の強誘電体キャパシタＦＣ１,ＦＣ２,ＦＣ３,Ｆ４,・・・,ＦＣｎの第１電極が、前記ストレージノードＳＮに連結されている。
【００３４】
前記参照セル等価制御信号ＲＥＦ#ＥＱは前記ストレージノードＳＮを接地電圧レベルに初期化させる。即ち、参照セル等価制御信号ＲＥＦ#ＥＱがハイレベルであれば前記第２トランジスタＴ２がターンオンされ、ストレージノードＳＮを接地電圧レベルにする。
上記構成を有する参照セルＲＣの動作原理について以下に説明する。
【００３５】
図１４のヒステリシスループのＱｓは強誘電体キャパシタのスイッチング電荷を示すもので、Ｑｎｓは強誘電体キャパシタのノン−スイッチング電荷を示すものであって、本発明の参照セルＲＣはＱｎｓを用いている。
即ち、動作サイクル内で参照ワードラインＲＥＦ#Ｗ／Ｌは参照プレートラインＲＥＦ#Ｐ／Ｌと共にハイレベルに遷移される。従って、ビットラインＢ／ＬにはＱｎｓ×強誘電体キャパシタのサイズだけの電荷が供給される。このとき、センスアンプが動作する前に参照ワードラインＲＥＦ#Ｗ／Ｌを再びローレベルに遷移させ、ビットラインＢ／Ｌの電圧が参照セルＲＣに影響を与えないようにする。
【００３６】
一方、参照プレートラインＲＥＦ#Ｐ／Ｌはハイレベル状態を保持し、前記参照ワードラインＲＥＦ#Ｗ／Ｌが十分にローレベルに安定化して始めてローレベルに遷移される。このように、ノン−スイッチング電荷Ｑｎｓを用いるため、プリチャージ区間の間には別の再格納動作を必要としない。従って、参照ワードラインＲＥＦ#Ｗ／Ｌはそれ以上のハイレベルが必要なくなる。
【００３７】
参照レベルはストレージノードＳＮの初期レベルに影響を受けるので、ストレージノードＳＮの安定化のためには図３の第２トランジスタＴ２により、参照等価制御信号ＲＥＦ#ＥＱを用いてストレージノードＳＮを接地電圧レベルに初期化させる。従って、ストレージノードＳＮの初期レベルが接地電圧を保持するようになるので、参照レベルを安定化させることができる。
【００３８】
次に、本実施形態の不揮発性強誘電体メモリ装置の読み出し／書き込み動作を説明する。
図４は、本実施形態の不揮発性強誘電体メモリ装置による書き込みモードの動作タイミング図であり、図５は本実施形態の不揮発性強誘電体メモリ装置による読み出しモードの動作タイミング図である。
【００３９】
まず、図４と図５の波形図を見ると、書き込みと読み出し時の波形が同一であることが分かる。しかし、図４は書き込みイネーブル信号ＷＥＢｐａｄに従って書き込み時には外部のデータがデータ入力パッドを介してビットラインＢ／Ｌに強制的に入力される場合であり、図５はセンスアンプの増幅データが外部のデータ入／出力パッドへ伝達される場合である。
【００４０】
以下、図４を参照して書き込みモードを説明する。
１サイクルの外部チップイネーブル信号ＣＳＢｐａｄ信号がローレベルに遷移されアクティブ区間が始まった後、プリチャージ区間を経て完了となる。チップのアクティブ区間が始まるとＡ区間の間にアドレスがデコーディングされ、各種の制御信号であるワードラインＷ／Ｌ、プレートラインＰ／Ｌ、参照ワードラインＲＥＦ#Ｗ／Ｌ、参照プレートラインＲＥＦ#Ｐ／Ｌがハイレベルに活性化される。ここで、ワードラインＷ／ＬはメインセルＭＣのワードラインを示す。
【００４１】
Ｂ区間の間ではワードラインＷ／Ｌと参照ワードラインＲＥＦ#Ｗ／Ｌがハイレベルに維持されることにより、メインセルＭＣのデータと参照セルＲＣのデータがそれぞれのビットラインＢ／Ｌへ伝達される。尚、前記メインセルＭＣのデータと参照セルＲＣのデータが伝達されるビットラインＢ／Ｌは同一のものではない。即ち、前述ように、サブセルアレイのうちセンスアンプ１２０を中心に上部側サブセルアレイsub#Ｔ内のメインセルＭＣは下部側サブセルアレイsub#Ｂ内の参照セルＲＣと共に動作（下部側サブセルアレイsub#Ｂ内のメインセルＭＣは上部側サブセルアレイsub#Ｔ内の参照セルＲＣと共に動作）するため、メインセルＭＣのデータは上部側サブセルアレイsub#Ｔ内のビットラインTop#Ｂ／Ｌへ伝達され、参照セルＲＣのデータは下部側サブセルアレイsub#Ｂ内のビットラインBot#Ｂ／Ｌへ伝達される。
【００４２】
前記メインセルＭＣ及び参照セルＲＣのデータがそれぞれの該当するビットラインへ十分に伝達されると、ワードラインＷ／Ｌ及び参照ワードラインＲＥＦ#Ｗ／Ｌをローレベルに遷移させ、ビットラインＢ／Ｌとセルとを分離する。
従って、メインセルＭＣと参照セルＲＣのキャパシタ（強誘電体キャパシタ）サイズの差によるビットライン負荷を除去することができる。このようなビットライン負荷の除去はセンスアンプのセンシングマージンを改善する。
【００４３】
図示のように、ワードラインＷ／Ｌ及び参照ワードラインＲＥＦ#Ｗ／Ｌがローレベルに遷移されると、センスアンプイネーブル信号ＳＥＮをハイレベルに活性化させ（Ｃ区間）、ビットラインＢ／Ｌのデータを増幅する。このとき、プレートラインＰ／Ｌ及び参照プレートラインＲＥＦ#Ｐ／Ｌはハイレベルに維持され、Ｄ区間が始まるとローレベルに遷移される。結局、ワードラインＷ／Ｌ及び参照ワードラインＲＥＦ#Ｗ／Ｌが遷移するときに、プレートラインＰ／Ｌは同時に遷移しない。従って、ワードラインＷ／Ｌ及び参照ワードラインＲＥＦ#Ｗ／Ｌの遷移時にプレートラインＰ／Ｌが同時に遷移することで発生する虞れがある干渉ノイズを避けることができる。
【００４４】
その後、センスアンプ１２０の増幅作用が安定になると、カラム選択部イネーブル信号ＣＳをＤ区間の間ハイレベルにしてカラム選択部Ｃ／Ｓを活性化させ、ビットラインＢ／Ｌのデータをデータバスのデータと交換する。
次に、図５を参照して読み出しモードを説明する。
読み出しモードではビットラインＢ／Ｌのデータがデータバスへ伝達される。
【００４５】
即ち、外部チップイネーブル信号ＣＳＢｐａｄ信号がハイレベルに遷移するとプリチャージ区間が始まる。プリチャージ区間が始まるとワードラインＷ／Ｌのみがローレベルからハイレベルへ遷移する（Ｅ区間）。このとき、センスアンプイネーブル信号ＳＥＮがハイレベルに維持されるので、センスアンプは活性化され、ビットラインＢ／Ｌは増幅したデータや再びプログラムされたデータを維持し続ける。従って、その区間の間に破壊されていたメインセルＭＣの論理値１のデータが再格納される。これを再格納（Restore）過程といい、前記再格納過程が完了するとＦ区間の間では、参照セル等価制御信号ＲＥＦ#ＥＱをハイレベルとしてビットラインＢ／Ｌと参照セルＲＣのストレージノードＳＮを接地電圧レベルに初期化させ、次のサイクルが始まる。
【００４６】
次に、読み出しモード時に再格納パルスＰＷ１のパルス幅の大きさに従って強誘電体キャパシタに格納される電荷量が変化することを用いて不良セルを検出する本実施形態の不良セル検出パルス発生部５６について説明する。
図６は、図４と図５の動作を行うパルス幅可変制御部５５の回路図である。
本実施形態の不良セル検出パルス発生部５６は、図１に示すように、第１スイッチング信号発生部５２と第２スイッチング信号発生部５３とから構成されたスイッチング信号発生部５４と、前記第１、第２スイッチング信号発生部５２、５３から出力される信号ＳＷＣ１、ＳＷＣ２を選択的に受けて再格納パルス信号ＰＷ１のパルス幅を可変して出力するパルス幅可変制御部５５とから構成されている。
【００４７】
パルス幅可変制御部５５は、図６に示すように、遅延のための入力信号ＩＮＰＵＴを共通に入力し、電源電圧端ＶＣＣと接地電圧端ＶＳＳとの間に第１、第２、第３ＰＭＯＳトランジスタＤＰ１，ＤＰ２，ＤＰ３と第１ＮＭＯＳトランジスタＮＭ１が連結されている。そして、第１ＰＭＯＳトランジスタＤＰ１と第２ＰＭＯＳトランジスタＤＰ２にそれぞれ並列連結され、パルス幅の可変のための第１、第２スイッチング信号ＳＷＣ１、ＳＷＣ２が入力されて駆動する第４、第５ＰＭＯＳトランジスタＳＰ１，ＳＰ２を備える。更に、第３ＰＭＯＳトランジスタＤＰ３と第１ＮＭＯＳトランジスタＮＭ１の共通ノードの信号を反転して再格納パルスＰＷ１を出力するための第１インバータＩＮＶ１を備えて構成されている。前記パルス幅可変制御部５５から出力される再格納パルスＰＷ１は、第１、第２スイッチング信号ＳＷＣ１，ＳＷＣ２に従ってその幅が決定される。
【００４８】
次に、第１、第２スイッチング信号ＳＷＣ１，ＳＷＣ２を発生する第１、第２スイッチング信号発生部５２，５３について説明する。
図７は第１スイッチング信号発生部５２であり、図８は第２スイッチング信号発生部５３である。
第１スイッチング信号発生部５２は、図７に示すように、システム電源感圧分配器１２１と、信号同期部１２２と、レベル保持部１２３と、電流供給部１２４と、コントロール部１２５と、高電圧判別部１２６とから構成される。
【００４９】
システム電源感圧分配器１２１はシステム電源を一定の比率で降下させ、第１ノードである出力端out１から出力するもので、複数のＮＭＯＳトランジスタＴｎ１〜Ｔｎｎが直列に連結されており、各ＮＭＯＳトランジスタＴｎ１〜Ｔｎｎはゲートに電源電圧ＶＣＣが印加される。
信号同期部１２２は、システム電源感圧分配器１２１の出力変化をチップイネーブル信号ＣＥと同期させるもので、システム電源感圧分配器１２１の最後のトランジスタＴｎｎのソース端と接地電圧端ＶＳＳとの間に２つのＮＭＯＳトランジスタＴ１、Ｔ２が並列連結されている。信号同期部１２２は、図１２に示すように、外部チップイネーブル信号ＣＳＢｐａｄが活性化されている状態ではやや低いレベルの出力を出力端out１に出力し、外部チップイネーブル信号ＣＳＢｐａｄが不活性化されている状態でやや高いレベルの出力を出力端out１に出力する。
【００５０】
システム電源感圧分配器１２１は、ＮＭＯＳトランジスタＴ２のゲートに接続する出力端out３の信号状態に応じて異なる波形を出力することにより、高電圧領域と正常電圧領域における動作を区別して制御する。
レベル保持部１２３は、システム電源感圧分配器１２１の出力端out１からの信号に従ってスイッチング動作するＮＭＯＳトランジスタＴ３のドレイン端である出力端out２の信号がハイレベルである時にのみその状態を維持する。出力端out２の出力ローレベルであれば動作することはない。レベル保持部１２３は、電源電圧端ＶＣＣとＮＭＯＳトランジスタＴ３のドレイン端に接続したＰＭＯＳトランジスタＴ４と、ＰＭＯＳトランジスタＴ４のソース端の信号を反転してＰＭＯＳトランジスタＴ４のゲート端に入力するインバータとから構成されている。
【００５１】
電流供給部１２４は、ＰＭＯＳトランジスタＴ５から構成され、ＮＭＯＳトランジスタＴ３のドレイン端に電流を供給する機能を果たすもので、正常電圧状態のとき出力端out２をハイレベルにする。
コントロール部１２５は、電流供給部１２４を制御するためのもので、レベル保持部１２３のＰＭＯＳトランジスタＴ４のソース端（即ちＮＭＯＳトランジスタＴ３のドレイン端）の信号を反転するインバータと、チップイネーブル信号ＣＥとインバータの信号とを否定論理積演算するＮＡＮＤゲートから構成されている。図１７に示すように、コントロール部１２５は外部チップイネーブル信号ＣＳＢｐａｄが活性化され、チップイネーブル信号ＣＥがハイレベルに維持され、出力端out２の出力がローレベルであるときＮＡＮＤゲートの出力端out４の出力がローレベルとなり、電流供給部１２４のＰＭＯＳトランジスタＴ５を活性化させ、出力端out２に電流を供給するものである。
【００５２】
出力端out２に電流が供給されても、出力端out２の出力信号は正常電圧状態に十分維持できるが、低電圧領域では出力端out２がハイレベルに上昇することになり、出力端out３にハイデータを出力する。従って、第１スイッチング信号ＳＷＣ１がローレベルであるとき高電圧状態であることが感知される。
高電圧判別部１２６は、高電圧と正常電圧とを決定する電源電圧を感知するもので、正常電圧領域では出力端out２がハイレベルとなり、高電圧領域では出力端out２がローレベルとなるような機能を果たす。その構成はＰＭＯＳトランジスタＴ４のソース端と接地電圧端ＶＳＳとの間に介在しシステム電源感圧分配器１２１の出力端out１の出力変化に相応してそのレベルが決定されるＮＭＯＳトランジスタＴ３と、ＮＭＯＳトランジスタＴ３のドレイン端の信号を遅延して出力するために直列に連結された２つのインバータとからなっている。
【００５３】
次に、第２スイッチング信号発生部５３は、第１スイッチング信号発生部５２と同様に、システム電源感圧分配器１３１と、信号同期部１３２と、レベル保持部１３３と、電流供給部１３４と、コントロール部１３５と、高電圧判別部１３６とから構成され、各構成要素のうちシステム電源感圧分配器１３１を除いては第１スイッチング信号発生部５２と構成が同一である。
【００５４】
第２スイッチング信号発生部５３のシステム電源感圧分配器１３１は、電源電圧端ＶＣＣに連結された１つ目と２つ目のＮＭＯＳトランジスタのみダイオードコネクションされており、残りの複数のＮＭＯＳトランジスタは電源電圧ＶＣＣがゲートに印加され直列連結されている。出力は２つ目ＮＭＯＳトランジスタのソース端を介して行われる。
【００５５】
前記のように構成された第１、第２スイッチング信号発生部５２、５３は、パルス幅可変制御部５５の第４、第５ＰＭＯＳトランジスタＳＰ１，ＳＰ２を制御してパルス信号ＰＷ１のパルス幅を調節するための第１、第２スイッチング信号ＳＷＣ１，ＳＷＣ２を発生する。
第１、第２スイッチング信号ＳＷＣ１、ＳＷＣ２は高電圧感知回路の出力信号である。第１、第２スイッチング信号ＳＷＣ１、ＳＷＣ２は正常電圧では第４、第５ＰＭＯＳトランジスタＳＰ１、ＳＰ２がオフされるようにハイレベルであるが、高電圧が印加されると電圧のレベルに従って第１スイッチング信号ＳＷＣ１が先にローレベルに落ち、電圧が更に上がると第２スイッチング信号ＳＷＣ２がロールレベルに落ちることになり、第４、第５ＰＭＯＳトランジスタＳＰ１，ＳＰ２がオン／オフ動作する。
【００５６】
次に、前記のように構成された第１、第２スイッチング信号発生部５２、５３から出力される第１、第２スイッチング信号ＳＷＣ１，ＳＷＣ２に従うパルス幅可変制御部５５について説明する。
図６と図１２と図１３に示すように、入力信号ＩＮＰＵＴが図１３（ａ）のような波形で、第１、第２スイッチング信号ＳＷＣ１，ＳＷＣ２が共にローレベルで第４、第５ＰＭＯＳトランジスタＳＰ１、ＳＰ２がターンオンされるとき、第１、第２スイッチング信号ＳＷＣ１，ＳＷＣ２は第３ＰＭＯＳトランジスタＤＰ３だけで遅延されるので、パルス信号ＰＷ１のパルス幅は図１３（ｂ）のようになる。
【００５７】
入力信号ＩＮＰＵＴが図１３（ａ）のような波形で、第１スイッチング信号ＳＷＣ１がローレベルで、第２スイッチング信号ＳＷＣ２がハイレベルで、第４ＰＭＯＳトランジスタＳＰ１がターンオンされ、第５ＰＭＯＳトランジスタＳＰ２がターンオフされる時は、第２、第３ＰＭＯＳトランジスタＤＰ２，ＤＰ３よって遅延され、パルス信号ＰＷ１のパルス幅は図１３（ｃ）のようになる。
【００５８】
即ち、第４、第５ＰＭＯＳトランジスタＳＰ１，ＳＰ２の何れか１つのみターンオンされると、２つのＰＭＯＳトランジスタによって遅延されるので、パルス信号ＰＷ１のパルス幅は図１３（ｂ）より大きな図１３（ｃ）のようになる。
入力信号ＩＮＰＵＴが図１３（ａ）のような波形で、第１、第２スイッチング信号ＳＷＣ１，ＳＷＣ２が共にハイレベルで第４、第５ＰＭＯＳトランジスタＳＰ１、ＳＰ２がターンオフされるときは、第１〜第３ＰＭＯＳトランジスタＤＰ１，ＤＰ２，ＤＰ３によって遅延されるので、パルス信号ＰＷ１のパルス幅は図１３（ｃ）より更に大きい図１３（ｄ）のようになる。
【００５９】
次に、上記のように構成された不揮発性強誘電体メモリ装置を用いた不良セル検出方法について説明する。
図９はパルス信号ＰＷ１のパルス幅Ｐ１〜Ｐ３の大きさに応じたメモリ電荷Ｑ１〜Ｑ３の依存性を示すグラフであり、図１０はパルス信号ＰＷ１のパルス幅Ｐ１〜Ｐ３の変化例を示す図であり、図１１は図１０のパルス信号ＰＷ１のパルス幅Ｐ１〜Ｐ３の変化に従うビットラインＢ／Ｌ誘起電圧Ｖ１〜Ｖ３の依存性を示す図である。
【００６０】
本発明では、不揮発性メモリチップの信頼性を確保するために不良セルが予め除去される。これを説明すると次の通りである。
上部セルアレイ部（トップアレイ）Sub#Ｔと下部セルアレイ部（ボトムアレイ）Sub#Ｂの間に配置されて前記上、下部セルアレイ部Sub#Ｔ，Sub#Ｂをそれぞれセンシングするためのセンスアンプ１２０と、前記上、下部セルアレイ部Sub#Ｔ，Sub#Ｂの各ワードラインを駆動するためのワードラインドライバ５７とから構成された不揮発性強誘電体メモリセル駆動部を利用した不良セル検出方法は、Ｘ−デコーダ５１から前記ワードラインドライバ５７へ選択的にワードラインデコーディング信号を出力する段階、前記上、下部セルアレイ部Sub#Ｔ，Sub#Ｂの不良セルを検出するために前記ワードラインドライバ５７に再格納パルスＰＷ１のパルス幅を可変して出力する段階、前記再格納パルスＰＷ１が出力されると同時に前記各セルアレイ部Sub#Ｔ，Sub#Ｂのメモリセルに格納されるデータ（電荷量）が調整され、これに対応するビットラインセンシングレベルを可変とする段階、前記各セルアレイ部Sub#Ｔ，Sub#Ｂのメモリセルのデータをセンシングして前記可変としたビットラインセンシングレベルのうち最小センシングレベルに到達するセルを検知して不良セルとして判別する段階から成される。
【００６１】
即ち、メモリセルの読み出し動作のとき、再格納パルスＰＷ１のパルス幅を可変としてメモリセルの強誘電体キャパシタに格納される電荷量（データ値）を調整し、その調整した電荷量（データ値）に対応するようビットラインセンシングレベルを可変にし、可変したセンシングレベルのうち最小センシングレベルに先に到達するメモリセルを不良セルとして判定して除去するものである。
【００６２】
図９は、不揮発性強誘電体メモリセルの読み出しモードと書き込みモードにおいて、パルス信号ＰＷ１のパルス幅の大きさに応じた電荷依存性を示すものであって、再格納パルスＰＷ１のパルス幅の大きさが第１パルス幅Ｐ１＜第２パルス幅Ｐ２＜第３パルス幅Ｐ３であるとき、論理値１のデータの格納電荷も第１電荷量Ｑ１＜第２電荷量Ｑ２＜第３電荷量Ｑ３に変わることを示している。
【００６３】
このとき、パルス幅Ｐ１、Ｐ２、Ｐ３は前記説明した第１、第２スイッチング信号発生部５２、５３とパルス幅可変制御部５５を介して調節する。
次に、図１０と図１１はパルス信号ＰＷ１のパルス幅変化とこれによる読み出しモード時のビットラインに誘起される電圧変化を示すもので、パルス信号ＰＷ１のパルス幅がＰ１＜Ｐ２＜Ｐ３のように大きくなるとセルに格納されるデータもまた大きくなるので、これにより誘起されるビットラインレベルもそれぞれ第１電圧Ｖ１＜第２電圧Ｖ２＜第３電圧Ｖ３のように大きくなる。
【００６４】
前記のように再格納パルスＰＷ１のパルス幅を可変としてセルに格納されるデータを調整することにより、ビットラインセンシングレベルを可変とし、ある基準となるビットライン電圧以下の電圧が感知される場合にそのセルは正常動作できない不良セルとして判断されるのである。
即ち、センスアンプのセンシング入力電圧を可変として最小センシングレベルに先に到達するセルを検知し、検知したセルを不良セルと判断して除去する。このとき、再格納パルスＰＷ１はユーザが任意に指定することで可変とすることができる。
【００６５】
言い換えると、第１、第２スイッチング信号発生部５２，５３から出力された第１、第２スイッチング信号ＳＷＣ１、ＳＷＣ２に応じてパルス信号ＰＷ１のパルス幅を可変とし、出力したパルス信号ＰＷ１をワードラインドライバ５７を介して各セルアレイ部に出力することにより各セルに格納されるデータを調整し、ビットラインセンシングレベルを定めた後、定められたビットラインセンシングレベルに先に到達したセルを不良セルとして検知して除去する。
【００６６】
【発明の効果】
以上で説明した本発明の不揮発性強誘電体メモリ装置並びにそれを用いた不良セル検出方法は次のような効果がある。
第一に、電源電圧感知回路（第１、第２スイッチング信号発生部）を設けたので、別にテストモードを指定する必要がなく不良セルを判別して除去することができる。
【００６７】
第二に、再格納パルス信号のパルス幅の大きさを可変としてメモリセルに格納されるデータを外部で任意に調整できるので、工程条件が変わっても容易に不良セルを判別して除去することができる。
【図面の簡単な説明】
【図１】本発明の不揮発性強誘電体メモリ装置の一実施形態の構成図。
【図２】図１の不揮発性強誘電体メモリ装置におけるメモリセルアレイ部の構成図。
【図３】図２の参照セルの回路構成図。
【図４】同上実施形態の不揮発性強誘電体メモリ装置による書き込みモードの動作タイミング図。
【図５】同上実施形態の不揮発性強誘電体メモリ装置による読み出しモードの動作タイミング図。
【図６】本実施形態のパルス幅可変制御部の回路図。
【図７】第１スイッチング信号発生部の回路図。
【図８】第２スイッチング信号発生部の回路図。
【図９】再格納パルス信号のパルス幅の大きさに従う格納電荷依存性を示すグラフ。
【図１０】再格納パルス信号のパルス幅変化例を示す図。
【図１１】図１０の再格納パルス信号のパルス幅変化に従うビットライン誘起電圧依存性を示す図。
【図１２】高電圧感知同期回路の動作説明図。
【図１３】図１２のスイッチング信号波形に従う図６の再格納パルス信号パルス発生図。
【図１４】一般的な強誘電体のヒステリシスループ特性図。
【図１５】一般的な不揮発性強誘電体メモリ装置による単位セルの構成図。
【図１６】従来のセンスアンプのオフセットコントロール回路図。
【図１７】従来の読み出し時のビットライン電圧に従うオフセット電圧の変化を示すグラフ。
【符号の説明】
５０：メモリセルアレイ部              ５１：Ｘ−デコーダ
５２：第１スイッチング信号発生部      ５３：第２スイッチング信号発生部
５４：スイッチング信号発生部          ５５：パルス幅可変制御部
５６：不良セル検出パルス発生部        ５７：ワードラインドライバ
Sub#Ｔ：トップアレイ              １２０：センスアンプ
Sub#Ｂ：ボトムアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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