(57)【特許請求の範囲】
【請求項１】
ゲートが信号の入力段に接続された第１のＮチャネル型ＭＯＳトランジスタと、ゲートが前記第１のＮチャネル型ＭＯＳトランジスタのゲートに接続された第１のＰチャネル型ＭＯＳトランジスタと、前記第１のＮチャネル型ＭＯＳトランジスタのソースに接続された第１の定電流源と、前記第１のＰチャネル型ＭＯＳトランジスタのソースに接続された第2の定電流源と、一方の端子が前記第１のＮチャネル型ＭＯＳトランジスタのドレインに接続され他方の端子に第１の電位が入力される第１の抵抗負荷と、一方の端子が前記第１のＰチャネル型ＭＯＳトランジスタのドレインに接続され他方の端子に第２の電位が入力される第２の抵抗負荷と、を有する受信部と、
ゲートが前記第１のＮチャネル型ＭＯＳトランジスタのドレインに接続され、ソースが信号の出力段に接続され、ドレインに前記第１の電位が入力される第２のＮチャネル側ＭＯＳトランジスタと、ゲートが前記第１のＰチャネル型ＭＯＳトランジスタのドレインに接続され、ソースが信号の出力段に接続され、ドレインに前記第２の電位が入力される第２のＰチャネル側ＭＯＳトランジスタと、を有し、前記第１又は第２の抵抗負荷における電圧降下に基づいて前記第２のＮチャネル側ＭＯＳトランジスタのソース又は第２のＰチャネル側ＭＯＳトランジスタのソースから出力信号を出力するソースフォロア回路と、
を備え、
前記受信部は、前記第１のＮチャネル型ＭＯＳトランジスタが非導通状態にあるとき、前記第１のＰチャネル型ＭＯＳトランジスタが導通状態であると共に、前記第２のＮチャネル側ＭＯＳトランジスタのゲートへ前記第１の電位を前記第１の抵抗負荷を介して入力し、前記第１のＰチャネル型ＭＯＳトランジスタが非導通状態にあるとき、前記第１のＮチャネル型ＭＯＳトランジスタが導通状態であると共に、前記第２のＰチャネル側ＭＯＳトランジスタのゲートへ前記第２の電位を前記第２の抵抗負荷を介して入力することを特徴とする受信回路。
【請求項２】
請求項１に記載の受信回路であって、
前記第１の抵抗負荷の一方の端子と、前記第１のＮチャネル型ＭＯＳトランジスタのソースと、の間に接続され、前記第１のNチャネル型ＭＯＳトランジスタが非導通状態であるときに、前記第１の抵抗負荷に前記定電流源１の定電流を導入するＮバイパス回路を備えることを特徴とする受信回路。
【請求項３】
請求項１又は２に記載の受信回路であって、
前記第２の抵抗負荷の一方の端子と、前記第１のＰチャネル型ＭＯＳトランジスタのソースと、の間に接続され、前記第１のＰチャネル型ＭＯＳトランジスタが非導通状態であるときに、前記第２の抵抗負荷に前記定電流源１の定電流を導入するＰバイパス回路を備えることを特徴とする受信回路。
【請求項４】
請求項１から３のいずれかに記載の受信回路を２つ備え、
各々の受信回路への入力信号が差動信号であることを特徴とする差動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、小振幅で且つ電流モードである高速シリアルディジタル伝送信号のための差動回路及びそれを備えた受信装置に関し、特に終端コモンモード電圧範囲が電源電圧近くまで必要なレイル・ツー・レイルのコモンモードレンジを確保する必要がある入力段と、チップ内部で高速信号を扱うために必要な入力コモンモード電圧に依らずに一定のコモンモード電位を持った差動出力が得られるバッファー段とを組み合わせた高速シリアルディジタル伝送信号の受信装置用の差動回路に関する。
【０００２】
【従来の技術】
従来、シリアルディジタル伝送では、トランジスタ・アンド・トランジスタ・ロジック：ＴＴＬ（２．０／０．８）やコンプリメンタリ−メタル・オキサイド・セミコンダクタ：ＣＭＯＳ（３．３／０．０）等のディジタル信号のインタフェース規格が用いられていた。しかしながら、これらは比較的大きな電圧振幅を使ったディジタル信号インタフェース規格であるため、信号伝送に伴う遅延が比較的大きいという問題が存在する。このため、近年要求されてきている高速なシリアルディジタル伝送を上記の規格で接続されたデバイス間で用いて実現することは困難である。
【０００３】
この問題を解決するために、近年、小振幅で且つ電流モードである差動伝送規格が提案されている。このような規格の例としてはＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）がある。
【０００４】
ＬＶＤＳ規格では差動の電流ドライブ信号を用いる点と終端インピーダンスとが規定されているだけである。従って、ＬＶＤＳ規格に準じた差動回路は、任意のコモンモード終端電圧で動作可能でなければならない。規格上、ＬＶＤＳ規格に準じた信号（以下、これをＬＶＤＳ信号という）の送信回路（以下、これをＬＶＤＳトランスミッタという）には、１００Ωの終端インピーダンスを接続した場合に終端電圧として３５０ｍＶの振幅が得られるような電流ドライブが用いられる。一方、ＬＶＤＳ信号の受信回路（以下、これをＬＶＤＳレシーバという）では、０〜２．４Ｖのコモンモード終端電圧に対して上記した３５０ｍＶ程度の終端電圧差を受信可能でなければならない。つまり、ＬＶＤＳレシーバの入力段の増幅回路は、例えば２．５Ｖの電源電圧Ｖｃｃを仮定すると、略電源電圧と同じコモンモード入力の信号を扱うことになる。このように略電源電圧と同じコモンモード入力の信号を扱う動作をレイル・ツー・レイル（ｒａｉｌ−ｔｏ−ｒａｉｌ）動作と称す。
【０００５】
従来、ＣＭＯＳテクノロジーを用いたレイル・ツー・レイルの差動増幅段の構成としては、Ｎチャネル素子の差動増幅段とＰチャネル素子の差動増幅段とを並列に組み合わせることで双方のコモンモード動作範囲の限界が補間されるようなトポロジーが考えられている。
【０００６】
このような中、入力段に位置する増幅回路の出力は後段に設けられた増幅回路にとって望ましい信号品質である必要が存在する。即ち、チップ内部で高速信号を扱うためには、入力段の増幅回路の差動出力がＬＶＤＳ信号の入力コモンモード電圧に依存せずに一定のコモンモード電位を持っていることが望ましい。更にチップ内部負荷をドライブするには適当なバッファ段を組み合わせる必要も存在する。
【０００７】
例えば以下に例示する特許文献１には、バッファ段の出力電圧をフィードバックして差動増幅段の差動出力を制御することで、これを安定化するための技術が開示されている。以下、これを従来技術１とし、図１を用いて説明する。
【０００８】
図１を参照すると従来技術１は、Ｎチャネル型差動増幅回路８０１とＰチャネル型差動増幅回路８１３とを含む差動増幅段と、この差動増幅段の出力（８０６及び８１８）を入力する相補型ソースフォロア回路８２６と、同じく差動増幅段の出力（８０８及び８２０）を入力する相補型ソースフォロア回路８２８とを有して構成される。尚、上記した２つの相補型ソースフォロア回路８２６，８２８は内部負荷をドライブするバッファ段である。
【０００９】
上記のＮチャネル型差動増幅回路８０１は一対のＮチャネル型ＭＯＳトランジスタ（尚、電界効果トランジスタであることが好ましい。以下、これを単にトランジスタという）で構成されたＮチャネル型差動素子８０２と、このＮチャネル型差動素子８０２の負荷であるアクティブロード８１２及び８１０と、Ｎチャネル型差動素子８０２に接続された定電流源８０４とを有して構成される。また同様に、Ｐチャネル型差動増幅回路８１３も、一対のＰチャネル型ＭＯＳトランジスタで構成されたＰチャネル型差動素子８１４と、このＰチャネル型差動素子８１４の負荷であるアクティブロード８２２及び８２４と、Ｐチャネル型差動素子８１４に接続された定電流源８１６とを有して構成される。
【００１０】
このような構成において、相補型ソースフォロア回路８２６の出力ノード８３０は、Ｎチャネル型ＭＯＳトランジスタで構成されたアクティブロード８１０及び８２２へそれぞれ接続される。即ち、アクティブロード８１０及び８２２の両端の電圧は、相補型ソースフォロア回路８２６の出力電圧に基づいてフィードバック制御される。また同様に、相補型ソースフォロア回路８２８の出力ノード８３２は、Ｎチャネル型ＭＯＳトランジスタで構成されたアクティブロード８１２及び８２４へそれぞれ接続される。即ち、アクティブロード８１２及び８２４の両端の電圧は、相補型ソースフォロア回路８２８の出力電圧に基づいてフィードバック制御される。これにより、Ｐチャネル型／Ｎチャネル型ＭＯＳトランジスタで構成されたアクティブロード８１０，８１２，８２２，８２４の動作点が３極管領域から５極管領域に移動することを防ぎ、常に３極管領域で動作するように構成されるため、差動出力の非線型動作を防ぐ、即ち差動出力の安定化を図ることが可能となる。
【００１１】
【特許文献１】
米国特許第６３２０４２２号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、従来技術１で開示されたような構成では、入力コモンモード電圧により２つの差動増幅回路が異なる動作モードとなった場合、出力段に設けられた２つの相補型ソースフォロア回路の出力電圧のコモンモード電位を一定に保つことが不可能である。更に、従来技術１のように出力電圧をフィードバックする構成を有した場合、出力電圧を高速にスイッチングすることで発振が生じてしまう可能性が存在する。
【００１３】
本発明は、このような問題に鑑みてなされたものであり、フィードバック構成を有することなく、一定のコモンモード電位を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段を有する受信回路及びそれを備えた差動回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
かかる目的を達成するために、本発明は、請求項１記載のように、ゲートが信号の入力段に接続された第１のＮチャネル型ＭＯＳトランジスタと、ゲートが前記第１のＮチャネル型ＭＯＳトランジスタのゲートに接続された第１のＰチャネル型ＭＯＳトランジスタと、前記第１のＮチャネル型ＭＯＳトランジスタのソースに接続された第１の定電流源と、前記第１のＰチャネル型ＭＯＳトランジスタのソースに接続された第2の定電流源と、一方の端子が前記第１のＮチャネル型ＭＯＳトランジスタのドレインに接続され他方の端子に第１の電位が入力される第１の抵抗負荷と、一方の端子が前記第１のＰチャネル型ＭＯＳトランジスタのドレインに接続され他方の端子に第２の電位が入力される第２の抵抗負荷と、を有する受信部と、ゲートが前記第１のＮチャネル型ＭＯＳトランジスタのドレインに接続され、ソースが信号の出力段に接続され、ドレインに前記第１の電位が入力される第２のＮチャネル側ＭＯＳトランジスタと、ゲートが前記第１のＰチャネル型ＭＯＳトランジスタのドレインに接続され、ソースが信号の出力段に接続され、ドレインに前記第２の電位が入力される第２のＰチャネル側ＭＯＳトランジスタと、を有し、前記第１又は第２の抵抗負荷における電圧降下に基づいて前記第２のＮチャネル側ＭＯＳトランジスタのソース又は第２のＰチャネル側ＭＯＳトランジスタのソースから出力信号を出力するソースフォロア回路と、を備え、前記受信部は、前記第１のＮチャネル型ＭＯＳトランジスタが非導通状態にあるとき、前記第１のＰチャネル型ＭＯＳトランジスタが導通状態であると共に、前記第２のＮチャネル側ＭＯＳトランジスタのゲートへ前記第１の電位を前記第１の抵抗負荷を介して入力し、前記第１のＰチャネル型ＭＯＳトランジスタが非導通状態にあるとき、前記第１のＮチャネル型ＭＯＳトランジスタが導通状態であると共に、前記第２のＰチャネル側ＭＯＳトランジスタのゲートへ前記第２の電位を前記第２の抵抗負荷を介して入力することを特徴とする。
【００１５】
また、本発明は、前記第１の抵抗負荷の一方の端子と、前記第１のＮチャネル型ＭＯＳトランジスタのソースと、の間に接続され、前記第１のNチャネル型ＭＯＳトランジスタが非導通状態であるときに、前記第１の抵抗負荷に前記定電流源１の定電流を導入するＮバイパス回路を備えるように構成されるとよい。
【００１６】
また、本発明は、前記第２の抵抗負荷の一方の端子と、前記第１のＰチャネル型ＭＯＳトランジスタのソースと、の間に接続され、前記第１のＰチャネル型ＭＯＳトランジスタが非導通状態であるときに、前記第２の抵抗負荷に前記定電流源１の定電流を導入するＰバイパス回路を備えるように構成されるとよい。
【００１７】
また、本発明は、前記の受信回路を２つ備え、各々の受信回路への入力信号が差動信号であるように構成されるとよい。
【００３６】
【発明の実施の形態】
〔原理〕
本発明を好適に実施した形態について説明するにあたり、本発明の原理について先に述べる。
【００３７】
本発明は、フィードバック構成を有することなく、一定のコモンモード電位を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段を有する差動回路及びこれを備えた受信装置である。
【００３８】
このような目的を実現するために、本発明は、高速シリアルディジタル伝送信号の差動回路において、Ｎチャネル型素子で構成された差動増幅段とＰチャネル型素子で構成された差動増幅段とを並列に組み合わせることで双方のコモンモード動作範囲の限界を補完するトポロジーに、出力段の構成に相補型のソースフォロア回路を組み合わせたトポロジーを追加する。このようなトポロジーに基づいて回路を構成することで、略レイル・ツー・レイルのコモンモードレンジを確保することが可能となり、且つ高速なバッファリングが可能となる。
【００３９】
しかしながら、単に上記した２つのトポロジーを組み合わせて設計した場合、差動増幅段から得られる差動出力のコモンモード電位が入力段のコモンモード電圧に依存して変動するという問題が存在する。このような問題を解決するために、本発明による高速シリアルディジタル伝送信号の差動回路では、ある一定のバイアス電位を出力段のソースフォロア回路のノードに入力するように構成する。これは、例えばＮチャネル型素子で構成された差動増幅段とＰチャネル型素子で構成された差動増幅段とのそれぞれの共通コモンノードに接続される電流源から相補型のソースフォロア回路の入力ノードまでの間に相補型のバイパス回路を設けることで実現される。これにより、入力段のコモンモード電圧に無関係に、出力段の相補型のソースフォロア回路の動作点を一定に保つことが可能になるため、結果として一定のコモンモード電位を持った差動出力が得られるバッファ段を組み上げることが可能となる。
【００４０】
以下に、上記を図面を用いて詳細に説明する。図２は、Ｎチャネル型素子で構成された差動増幅段とＰチャネル型素子で構成された差動増幅段とを並列に組み合わせることで双方のコモンモード動作範囲の限界を補間するトポロジーに、出力段の構成にソースフォロア回路を組み合わせるトポロジーを追加して設計した差動回路１００の構成を示す回路図である。
【００４１】
図２に示すように、差動回路１００は、Ｎチャネル型差動増幅回路１（Ｎチャネル型素子による差動増幅段）と、Ｐチャネル型差動増幅回路２（Ｐチャネル型素子による差動増幅段）と、２つのソースフォロア回路５，６とを有して構成されている。
【００４２】
この構成において、Ｎチャネル型差動増幅回路１は２つのＮチャネル型ＭＯＳトランジスタ（好ましくは電界効果トランジスタ：以下、これを単にトランジスタという）１０１及び１１１よりなるＮチャネル型差動素子１１と、それぞれのＮチャネル型ＭＯＳトランジスタ１０１及び１１１のドレインノードに接続された抵抗負荷１０３及び１１３と、２つのＮチャネル型ＭＯＳトランジスタ１０１及び１１１のソースノードに共通に接続された定電流源１４０とを有して構成されている。同様に、Ｐチャネル型差動増幅回路２は２つのＰチャネル型ＭＯＳトランジスタ１０２及び１１２よりなるＰチャネル型差動素子１２と、それぞれのＰチャネル型ＭＯＳトランジスタ１０２及び１１２のドレインノードに接続された抵抗負荷１０４及び１１４と、２つのＰチャネル型ＭＯＳトランジスタ１０２及び１１２のソースノードに共通に接続された定電流源１４１とを有して構成されている。
【００４３】
また、ソースフォロア回路５は差動信号の下電圧を出力する出力段であり、Ｎチャネル型ＭＯＳトランジスタ１０１のドレインノードにゲートノードが接続されたＮチャネル型ＭＯＳトランジスタ１０５と、これの負荷である定電流源１５１と、Ｐチャネル型ＭＯＳトランジスタ１０２のドレインノードにゲートノードが接続されたＰチャネル型ＭＯＳトランジスタ１０６と、これの負荷である定電流源１６１とを有して構成されている。従って、ソースフォロア回路５におけるＮチャネル型ＭＯＳトランジスタ１０５は、Ｎチャネル型ＭＯＳトランジスタ１０１の負荷として接続された抵抗負荷１０３における電圧降下に基づいて差動電圧を出力する。また、ソースフォロア回路５におけるＰチャネル型ＭＯＳトランジスタ１０６は、Ｐチャネル型ＭＯＳトランジスタ１０２の負荷として接続された抵抗負荷１０４における電圧降下に基づいて差動電圧を出力する。
【００４４】
同様に、ソースフォロア回路６は差動信号の上電圧を出力する出力段であり、Ｎチャネル型ＭＯＳトランジスタ１１１のドレインノードにゲートノードが接続されたＮチャネル型ＭＯＳトランジスタ１１５と、これの負荷である定電流源１５２と、Ｐチャネル型ＭＯＳトランジスタ１１２のドレインノードにゲートノードが接続されたＰチャネル型ＭＯＳトランジスタ１１６と、これの負荷である定電流源１６２とを有して構成されている。従って、ソースフォロア回路６におけるＮチャネル型ＭＯＳトランジスタ１１５は、Ｎチャネル型ＭＯＳトランジスタ１１１の負荷として接続された抵抗負荷１１３における電圧降下に基づいて差動電圧を出力する。また、ソースフォロア回路６におけるＰチャネル型ＭＯＳトランジスタ１１６は、Ｐチャネル型ＭＯＳトランジスタ１１２の負荷として接続された抵抗負荷１１４における電圧降下に基づいて差動電圧を出力する。
【００４５】
以上のような構成に関し、図３を用いて、Ｎチャネル型差動増幅回路１とＰチャネル型差動増幅回路２との双方のコモンモード動作範囲の限界を詳細に説明する。
【００４６】
図３において、符号２０１はＮチャネル型差動増幅回路１のための定電流源１４０の動作下限を決定する電圧（Ｖdsat）を示し、符号２０２は２つのＮチャネル型ＭＯＳトランジスタ１０１及び１１１で構成されたＮチャネル型差動素子１１が動作するためのしきい値電圧（Ｖgs）を示している。従って、電圧Ｖdsat（符号２０１）としきい値電圧Ｖgs（符号２０２）とを電源電圧Ｖｃｃから差し引いた残りの電圧Ｖcm（符号２０３）がＮチャネル型差動増幅回路１のコモンモード動作範囲となる。同様に、符号２１１はＰチャネル型差動増幅回路２のための定電流源１４１の動作下限を決定する電圧（Ｖdsat）を示し、符号２１２は２つのＰチャネル型ＭＯＳトランジスタ１０２及び１１２で構成されたＰチャネル型差動素子１２が動作するためのしきい値電圧（Ｖgs）を示している。従って、電圧Ｖdsat（符号２１１）としきい値電圧Ｖgs（符号２１２）とを電源電圧Ｖｃｃから差し引いた残りの電圧Ｖcm（符号２１３）がＰチャネル型差動増幅回路２のコモンモード動作範囲となる。
【００４７】
これら図２及び図３から明らかなように、それぞれの差動増幅回路（１，２）を並列に組み合わせることで、レイル・ツー・レイルのコモンモードレンジを確保することが可能である。
【００４８】
次に、図２に示したような、Ｎチャネル型素子の差動増幅段とＰチャネル型素子の差動増幅段とを並列に組み合わせたトポロジーを改良し、出力段の構成を相補型ソースフォロア回路として設計した差動回路２００の構成について図４を用いて詳細に説明する。
【００４９】
図４に示すように、差動回路２００は、Ｎチャネル型差動増幅回路１と、Ｐチャネル型差動増幅回路２と、２つの相補型ソースフォロア回路１５，１６とを有して構成されている。
【００５０】
この構成において、Ｎチャネル型差動増幅回路１及びＰチャネル型差動増幅回路２は、図２に示す構成と同様である。
【００５１】
また、相補型ソースフォロア回路１５は差動信号の下電圧を出力する出力段であり、Ｎチャネル型ＭＯＳトランジスタ１０１のドレインノードにゲートノードが接続されたＮチャネル型ＭＯＳトランジスタ１０５と、Ｐチャネル型ＭＯＳトランジスタ１０２のドレインノードにゲートノードが接続されたＰチャネル型ＭＯＳトランジスタ１０６とを有して構成されている。従って、相補型ソースフォロア回路１５におけるＮチャネル型ＭＯＳトランジスタ１０５は、Ｎチャネル型ＭＯＳトランジスタ１０１の負荷として接続された抵抗負荷１０３における電圧降下に基づいて差動電圧を出力する。また、ソースフォロア回路１５におけるＰチャネル型ＭＯＳトランジスタ１０６は、Ｐチャネル型ＭＯＳトランジスタ１０２の負荷として接続された抵抗負荷１０４における電圧降下に基づいて差動電圧を出力する。
【００５２】
同様に、相補型ソースフォロア回路１６は差動信号の上電圧を出力する出力段であり、Ｎチャネル型ＭＯＳトランジスタ１１１のドレインノードにゲートノードが接続されたＮチャネル型ＭＯＳトランジスタ１１５と、Ｐチャネル型ＭＯＳトランジスタ１１２のドレインノードにゲートノードが接続されたＰチャネル型ＭＯＳトランジスタ１１６とを有して構成されている。このような構成において、相補型ソースフォロア回路（１５，１６）における一方のＭＯＳトランジスタは他方のＭＯＳトランジスタの負荷としても動作する。従って、ソースフォロア回路１６におけるＮチャネル型ＭＯＳトランジスタ１１５は、Ｎチャネル型ＭＯＳトランジスタ１１１の負荷として接続された抵抗負荷１１３における電圧降下に基づいて差動電圧を出力する。また、ソースフォロア回路１６におけるＰチャネル型ＭＯＳトランジスタ１１６は、Ｐチャネル型ＭＯＳトランジスタ１１２の負荷として接続された抵抗負荷１１４における電圧降下に基づいて差動電圧を出力する。
【００５３】
以上のような構成を有する差動回路２００の動作について、図５を用いて詳細に説明する。但し、図５では説明の簡略化のために、図４におけるＮチャネル型ＭＯＳトランジスタ１１１及び１１５，Ｐチャネル型ＭＯＳトランジスタ１１２及び１１６，抵抗負荷１１３及び１１４，並びにこれらを接続する配線、即ち、差動信号における上電圧を出力するための構成（相補型ソースフォロア回路１６側）を省略する。
【００５４】
図５において、（ａ）は入力段のコモンモード電圧によりＮチャネル型素子の差動増幅段とＰチャネル型素子の差動増幅段とのどちらも動作している状態を説明するための図である。即ち、図５（ａ）に示す状態では、Ｎチャネル型差動素子１１におけるＮチャネル型ＭＯＳトランジスタ１０１とＰチャネル型差動素子１２におけるＰチャネル型ＭＯＳトランジスタ１０２とが導通状態（ｏｎ）となっている。従って、図５（ａ）において、相補型ソースフォロア回路１５に含まれるＮチャネル型ＭＯＳトランジスタ１０５及びＰチャネル型ＭＯＳトランジスタ１０６のそれぞれのゲートノードに接続されたノード１２０，１２１には、Ｎチャネル型ＭＯＳトランジスタ１０１とＰチャネル型ＭＯＳトランジスタ１０２とから出力された電圧がそれぞれ相補的に変調されて入力されている。これにより、出力である差動電圧ＯＵＴｐは一定の電圧に保たれている。
【００５５】
一方、図５（ｂ）は、入力段のコモンモード電圧が上昇したために、Ｐチャネル型素子の差動増幅段、即ちＰチャネル型差動増幅回路２の動作範囲を越えてしまい、Ｎチャネル型素子の差動増幅段であるＮチャネル型差動増幅回路１のみが動作している状態を説明するための図である。即ち、図５（ｂ）に示す状態では、Ｎチャネル型差動素子１１におけるＮチャネル型ＭＯＳトランジスタ１０１が導通状態（ｏｎ）となっており、Ｐチャネル型差動素子１２におけるＰチャネル型ＭＯＳトランジスタ１０２が非導通状態（ｏｆｆ）となっている。このように、図５（ｂ）において、相補型ソースフォロア回路１５に含まれるＮチャネル型ＭＯＳトランジスタ１０５及びＰチャネル型ＭＯＳトランジスタ１０６のそれぞれのゲートノードに接続されたノード１２０，１２１のうちノード１２１がＰチャネル型ＭＯＳトランジスタ１０２を完全にｏｆｆしてしまうために、Ｐチャネル型差動素子１２の抵抗負荷１０４に電流が流れず、結果として相補型ソースフォロア回路１５におけるＰチャネル型ＭＯＳトランジスタ１０６のゲートノードが接地電位に定バイアスされてしまう。これにより、図５（ｂ）に示す状態ではＰチャネル型ＭＯＳトランジスタ１０６が単に負荷として動作してしまい、差動回路２００の等価回路的な動作が、Ｐチャネル型ＭＯＳトランジスタ１０６による負荷が接続された構成と同じ等価回路となってしまう。
【００５６】
同様に、入力段のコモンモード電圧が下降した場合には、Ｎチャネル型素子の差動増幅段の動作範囲を越えてしまい、Ｐチャネル型素子の差動増幅段のみが動作する。即ち、図５において、Ｐチャネル型差動素子１２におけるＰチャネル型ＭＯＳトランジスタ１０２が導通状態（ｏｎ）となり、Ｎチャネル型差動素子１１におけるＮチャネル型ＭＯＳトランジスタ１０１が非導通状態（ｏｆｆ）となる。従って、相補型ソースフォロア回路１５に含まれるＮチャネル型ＭＯＳトランジスタ１０５及びＰチャネル型ＭＯＳトランジスタ１０６のそれぞれのゲートノードに接続されたノード１２０，１２１のうちノード１２０がＮチャネル型ＭＯＳトランジスタ１０１を完全にｏｆｆしてしまうためにＮチャネル型差動素子１１の抵抗負荷１０３に電流が流れず、結果として相補型ソースフォロア回路１５におけるＮチャネル型ＭＯＳトランジスタ１０５のゲートノードが電源電圧Ｖｃｃに定バイアスされてしまう。これにより、Ｎチャネル型ＭＯＳトランジスタ１０５が単に負荷として動作してしまい、Ｐチャネル型ＭＯＳトランジスタ１０６が相補型でなく、単なるソースフォロア回路として動作し、これにＮチャネル型ＭＯＳトランジスタ１０５による負荷が接続された構成と同じ等価回路となってしまう。
【００５７】
図６に差動回路２００に対して行ったシミュレーションの結果を示す。尚、このシミュレーションではコモンモードレベルを０〜２．５Ｖまでスイープさせる。図６に示すグラフを参照すると明らかなように、差動回路３００は、出力段である相補型ソースフォロア回路の出力電圧のコモンモード電位にうねり（揺らぎ）があることが分かる。これは、上述したように、出力段に設けられた相補型ソースフォロア回路１５，１６を各々構成する２つのＭＯＳトランジスタの内、一方が接地バイアスされることで、双方が異なった動作モードを取るためである。更に、図６からは、コモンモードレベル電圧が０Ｖ若しくは２．５Ｖ近傍となった際に、差動出力の振幅（以下、ゲインという）が小さくなっていることも読み取れる。
【００５８】
このように入力段のコモンモードに依存して出力段の相補型ソースフォロア回路が異なる動作モードを取るため、図４に示す差動回路２００の構成では、出力段である相補型ソースフォロア回路の出力電圧のコモンモード電位を一定に保つことは難しい。更に、コモンモードレベル電圧が０Ｖ若しくは２．５Ｖ近傍となった際にゲインが小さくなるという問題も存在する。
【００５９】
そこで、本発明者らは、差動回路２００のトポロジーを改良することで、出力段の相補型ソースフォロア回路１５，１６が入力段のコモンモードと異なる動作モードを取ることを防止するように構成された等価回路を見いだした。図７は、このようなトポロジーに基づいて設計した差動回路３００の構成を示す回路図である。但し、図７を用いた説明では説明の簡略化のため、差動信号における上電圧を出力するための構成（相補型ソースフォロア回路１６側）を省略し、且つ入力段のコモンモード電圧が上昇した場合にのみ着目して説明する。
【００６０】
上述したような、入力段のコモンモード電圧が上昇した場合に生じる出力電圧のコモンモード電位の揺らぎは、Ｐチャネル型ＭＯＳトランジスタ１０２が完全にｏｆｆすることで抵抗負荷１０４に電流が流れず、結果的に相補型ソースフォロア回路１５を構成するＰチャネル型ＭＯＳトランジスタ１０６が接地バイアスされてしまうことが原因である。
【００６１】
そこで本発明では、入力段のコモンモード電圧がＰチャネル型素子の差動増幅段の動作範囲を越えてしまった場合にＰチャネル型素子の差動増幅段の負荷抵抗１０４に定電流を導入するためのバイパス回路を付加する。このバイパス回路は、上述したような、所定のバイアス電位を相補型ソースフォロア回路１５，１６のノードに入力するためのバイアス入力回路として機能する。これにより、上記のような場合でも、出力段の相補型ソースフォロア回路１５のＮチャネル型ＭＯＳトランジスタ１０５に、定電流バイアスされたＰチャネル型ＭＯＳトランジスタ１０６が負荷素子として接続される構成と同じ等価回路を実現することができる。但し、同様に、入力段のコモンモード電圧がＮチャネル型素子の差動増幅段の動作範囲を越えてしまった場合には、Ｎチャネル型素子の差動増幅段の負荷抵抗１０３に定電流を導入するためのバイパス回路を負荷するような構成を設ける。これにより、上記のような場合でも、出力段の相補型ソースフォロア回路１５のＰチャネル型ＭＯＳトランジスタ１０６に、定電流バイアスされたＮチャネル型ＭＯＳトランジスタ１０５が負荷素子として接続される構成と同じ等価回路を実現することができる。
【００６２】
このようなバイパス回路は、Ｐチャネル型素子で構成された差動増幅段のコモンノードに接続された定電流源１４１から、同差動増幅段の負荷（抵抗負荷１０４及びＰチャネル型ＭＯＳトランジスタ１０６）に接続されたノードに電流をバイパスするための構成である。このため、図７に示すようなバイアス電位ＶＢｐでバイアスされたＰチャネル型ＭＯＳトランジスタ５０２をそれぞれのノード間に接続することでバイパス回路を構成することが可能である。
【００６３】
〔実施例〕
次に、図７で用いた等価回路に基づいて設計した差動回路４００の具体的な実施例について、図面を用いて詳細に説明する。より詳細には、Ｎチャネル型素子の差動増幅段とＰチャネル型素子の差動増幅段とを並列に組み合わせて双方のコモンモード動作範囲の限界を補間するようなトポロジーに、出力段の構成として相補型ソースフォロア回路を組み合わるトポロジーと、更に出力段のコモンモード電位を一定に保つために差動増幅段のコモンモードと相補型ソースフォロア回路のゲートノード入力との間にバイパス回路を設けるトポロジーとを追加して差動回路４００を設計する。
【００６４】
図８は、差動回路４００の構成を示すブロック図である。図８に示すように、差動回路４００は、Ｎチャネル型差動増幅回路１とＰチャネル型差動増幅回路２と、２つの相補型ソースフォロア回路１５，１６と、Ｎチャネル型差動素子１１を流れる電流をバイパスするための第１のバイパス回路５１と、Ｐチャネル型差動素子１２を流れる電流をバイパスするための第２のバイパス回路５２とを有して構成されている。
【００６５】
また、図８に示す差動回路４００の詳細な回路構成を図９に示す。図９を参照すると明らかなように、Ｎチャネル型差動増幅回路１は、一対のＮチャネル型素子で構成されたＮチャネル型差動素子１１と、Ｎチャネル型差動素子１１の抵抗負荷１０３，１１３と、Ｎチャネル型差動素子１１の定電流源１４０とで構成されるＮチャネル型差動増幅回路１とを有して構成されている。Ｐチャネル型差動増幅回路２は、一対のＰチャネル型素子で構成されたＰチャネル型差動素子１２と、Ｐチャネル型差動素子１２の抵抗負荷１０４，１１４と、Ｐチャネル型差動素子１２の定電流源１４１とを有して構成されている。また、Ｎチャネル型ＭＯＳトランジスタ１０５及びＰチャネル型ＭＯＳトランジスタ１０６で構成される相補型ソースフォロア回路１５には、２つの差動増幅段の出力ノードの内、ノード１３０とノード１３１とが入力される。更に、Ｎチャネル型ＭＯＳトランジスタ１１５及びＰチャネル型ＭＯＳトランジスタ１１６で構成される相補型ソースフォロア回路１６には、２つの差動増幅段の出力ノードの内、ノード１２０とノード１２１とが入力される。
【００６６】
また、第１のバイパス回路５１は、ゲートノードにバイアス電位ＶＢｎが印加される２つのＮチャネル型ＭＯＳトランジスタ５０１，５１１より構成されており、各々Ｎチャネル型ＭＯＳトランジスタ１０１，１１１をバイパスして定電流源１４０とノード１３０，１２０とを接続する。同様に、第２のバイパス回路５２は、ゲートノードにバイアス電位ＶＢｐが印加されるＰチャネル型ＭＯＳトランジスタ５０２，５１２より構成されており、各々Ｐチャネル型ＭＯＳトランジスタ１０２，１１２をバイパスして定電流源１４１とノード１３１，１２１とを接続する。このように、第１及び第２のバイパス回路５１，５２を構成するＮチャネル型／Ｐチャネル型ＭＯＳトランジスタ（５０１，５１１，５０２，５１２）を各々定電圧によりバイアスすることで、上述したように、相補型ソースフォロア回路１５，１６を構成するそれぞれのＮチャネル型／Ｐチャネル型ＭＯＳトランジスタ１０５，１１５，１０６，１１６が電源電圧Ｖｃｃにバイアス又は接地バイアスされることを防止できる。尚、他の構成は図４と同様であるため、ここでは説明を省略する。
【００６７】
このように構成した差動回路４００に対して行ったシミュレーションの結果を図１０に示す。尚、このシミュレーションでも、図６に示すシミュレーション結果と比較するために、コモンモードレベルを０〜２．５Ｖまでスイープさせ、また、ＶＢｐ＝１．５Ｖ，ＶＢｎ＝１．０Ｖとしている。図１０を参照すると明らかなように、差動回路４００は、出力段である相補型ソースフォロア回路の出力電圧のコモンモード電位のうねり（揺らぎ）が解消され、一定になったことが分かる。
【００６８】
以上のトポロジーを用いて設計することで、出力のコモンモード電位の問題は解決されるが、一方、ゲインが変動する問題は解決されていない。このことは、図１０に示すシミュレーション結果からも読み取れる。そこで、本発明者らは、第１及び第２のバイパス回路５１，５２のゲートノードに印加するバイアス電位を調整することで、テイル電流がバイパスされ、ゲインの問題が解決されることを見いだした。
【００６９】
つまり、Ｎチャネル型差動増幅回路１及びＰチャネル型差動増幅回路２の両方が動作している状態でテイル電流がバイパスされるように、バイアス電位ＶＢｐ，ＶＢｎの値を決定することで、ゲインの問題が解決される。
【００７０】
このバイアス電位ＶＢｐ及びＶＢｎの値は、Ｎチャネル型差動増幅回路１の入力信号ＩＮｐ及びＰチャネル型差動増幅回路２の入力信号ＩＮｎとは独立の値であり、任意の一定電圧である。
【００７１】
簡単な検証として、図１１（ａ）に、ＶＢｐ＝ＶＢｎ＝Ｖｃｃ／２として、バイアスをそれぞれ０．５Ｖだけ深くした場合のシミュレーション結果を示す。尚、比較のために図１１（ｂ）に図１０に示すシミュレーション結果の拡大図を示す。図１１（ａ），（ｂ）を参照すると明らかなように、上記のようにバイアス電位ＶＢｐ，ＶＢｎを調整することでゲインが安定化されたことが分かる。
【００７２】
尚、従来技術１として図１を用いて説明した差動回路は、Ｐチャネル型／Ｎチャネル型ＭＯＳトランジスタで構成されたアクティブロード８１０，８１２，８２２，８２４の動作点が３極管領域から５極管領域に移動することを防ぎ、常に３極管領域で動作するように構成することで、差動出力の非線型動作を防き、安定化を図ることを目的としたものである。従って、本実施形態の目的である入力段のコモンモードに依存して出力段の相補型ソースフォロア回路が異なる動作モードを取ることで生じる出力段の相補型ソースフォロア回路の出力電圧のコモンモード電位を一定に保つことに関しては、従来技術１により解決されるものではない。加えて、本実施形態の限定的な特徴である前記Ｎチャネル型差動素子用の定電流源と差動増幅段の出力ノードとの間と、前記Ｐチャネル差動素子用の定電流源と差動増幅段の出力ノードとの間に、それぞれ第１及び第２のバイパス回路を設けることに関しては、従来技術１において何ら開示されておらず、従って、従来技術１から当業者が容易に相当し得るものではない。
【００７３】
また、上記のように構成される等価回路に基づいて設計した差動回路４００は、例えば図１２に示すような受信装置１０００、特にＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）レシーバ１０００における差動回路として組み込まれる。この構成において、差動回路４００はＬＶＤＳ入力インタフェース１００１，１００２におけるＬＶＤＳ信号の入力段に設けられている。尚、この際、ＬＶＤＳ信号の終端抵抗は１００Ωとする。また、上記の構成において、差動回路４００単一のチップ上に高集積に形成されている。これにより、フィードバック構成を有することなく、一定のコモンモード電位を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段を有する差動回路を備える受信装置が実現される。
【００７４】
〔他の実施形態〕
尚、以上で説明した実施形態は本発明の好適な一実施形態にすぎず、本発明はその趣旨を逸脱しない限り種々変形して実施可能である。
【００７５】
【発明の効果】
以上説明したように、フィードバック構成を有することなく、一定のコモンモード電位を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段を有する差動回路及びそれを備えた受信装置が実現される。
【００７６】
即ち、シリアルディジタル伝送信号の差動回路において、特にシリアル伝送データの受信に用いられるレイル・ツー・レイルの差動図副回路装置を構成する際に問題となる入力コモンモード電圧による出力コモンモード電位の変調をなくすことが可能となるので、一定のコモンモード電位を持った差動出力を持ち且つチップ内部負荷をドライブするに適当なバッファ段を組み合わせたレイル・ツー・レイルの差動回路を実現できる。更に、これを備えた受信装置も実現される。
【図面の簡単な説明】
【図１】従来技術１による差動回路８００の構成を示すブロック図である。
【図２】本発明の説明において用いられた差動回路１００の構成を示す回路図である。
【図３】図２に示す差動回路１００の動作を説明するための図である。
【図４】本発明の説明において用いられた差動回路２００の構成を示す回路図である。
【図５】図４に示す差動回路２００の動作を説明するための図である。
【図６】図４に示す差動回路２００に対して行ったシミュレーション結果を示すグラフである。
【図７】本発明による差動回路３００の構成を示す回路図である。
【図８】図７に示す差動回路３００のトポロジーを用いて設計した差動回路４００の構成を示すブロック図である。
【図９】図８に示す差動回路４００の回路構成を示す図である。
【図１０】図８に示す差動回路４００に対して行ったシミュレーション結果を示すグラフである。
【図１１】図８に示す差動回路４００において第１及び第２のバイパス回路５１，５２に印加するバイアス電位ＶＢｐ，ＶＢｎを電源電圧Ｖｃｃの１／２とした場合のシミュレーション結果を示すグラフである。
【図１２】本発明による差動回路４００を備えた受信装置１０００の構成を示すブロック図である。
【符号の説明】
１  Ｎチャネル型差動増幅回路
２  Ｐチャネル型差動増幅回路
５、６  ソースフォロア回路
１１  Ｎチャネル型差動素子
１２  Ｐチャネル型差動素子
１５、１６  相補型ソースフォロア回路
５１  第１のバイパス回路
５２  第２のバイパス回路
１００、２００、３００、４００  差動回路
１０１、１０５、１１１、１１５、５０１、５１１  Ｎチャネル型ＭＯＳトランジスタ
１０２、１０６、１１２、１１６、５０２、５１２  Ｐチャネル型ＭＯＳトランジスタ
１０３、１０４、１１３、１１４  抵抗負荷
１２０、１２１、１３０、１３１、１２３、１３３  ノード
１４０、１４１、１５１、１５２、１６１、１６２  定電流源
１０００  受信装置
１００１、１００２  ＬＶＤＳ入力インタフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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