(57)【特許請求の範囲】
【請求項１】
複数の画素を有するイメージセンサにおいて、
光電変換素子と、当該光電変換素子により生成される検出信号がゲートに供給される第１のトランジスタと、前記第１のトランジスタに接続され選択線によりゲートが制御される第２のトランジスタとを有する複数の画素回路と、
複数の画素回路に共通に設けられ、前記複数の画素回路の第１のトランジスタに接続されるカレントミラー回路と、前記複数の画素回路の第１のトランジスタと並列に接続され基準電圧がゲートに供給されドレインが前記カレントミラー回路に接続される第３のトランジスタと、前記第１及び第３のトランジスタに電流を供給する電流回路とを有する共通増幅回路とを有し、
前記選択線により選択された画素回路内の第２のトランジスタが導通して、当該選択された画素回路内の第１のトランジスタと前記共通増幅回路内の第３のトランジスタ、カレントミラー回路及び電流回路とにより前記検出信号と前記基準電圧のレベル差に応じた差動増幅信号を出力する増幅回路が構成され、
さらに、前記差動増幅信号を入力し当該差動増幅信号の差に応じたシングル出力を出力する差動・シングル変換回路を有することを特徴とするイメージセンサ。
【請求項２】
請求項１において、前記増幅回路の差動増幅信号が、ゲイン制御可能な第２の増幅回路を介して前記差動・シングル変換回路に出力されることを特徴とするイメージセンサ。
【請求項３】
請求項１において、前記第３のトランジスタのドレインとゲート間に負帰還回路が設けられ、当該負帰還回路の抵抗または負帰還回路と基準電圧との間の抵抗のいずれか一方または両方が、可変設定可能に構成されていることを特徴とするイメージセンサ。
【請求項４】
請求項１において、前記画素回路は、更に、リセット信号に応答して前記検出信号をリセット電圧にリセットするリセット用トランジスタを有することを特徴とするイメージセンサ。
【請求項５】
請求項１において、前記第２のトランジスタは、第１のトランジスタと共通増幅回路との間に設けられていることを特徴とするイメージセンサ。
【請求項６】
複数の画素を有するイメージセンサにおいて、
光電変換素子と、当該光電変換素子により生成される検出信号がゲートに供給される第１のトランジスタと、前記第１のトランジスタに接続され行選択線によりゲートが制御される第２のトランジスタとを有し、行列に配置される複数の画素回路と、
列方向に配列された複数の画素回路に、第１及び第２の列線を介して共通に設けられ、  前記複数の画素回路の第１のトランジスタに前記第２の列線を介して接続されるカレントミラー回路と、前記複数の画素回路の第１のトランジスタと前記第１の列線を介して並列に接続される第３のトランジスタと、前記第１及び第３のトランジスタに電流を供給する電流回路とを有する共通増幅回路とを有し、
前記行選択線により選択された画素回路内の第２のトランジスタが導通して、当該選択された画素回路内の第１のトランジスタと前記共通増幅回路内の第３のトランジスタ、カレントミラー回路及び電流回路とにより前記検出信号と前記基準電圧のレベル差に応じた差動増幅信号を出力する増幅回路が構成され、
さらに、前記差動増幅信号を入力し当該差動増幅信号の差に応じたシングル出力を出力する差動・シングル変換回路を有することを特徴とするイメージセンサ。
【請求項７】
請求項６において、前記第２のトランジスタは、対応する行選択線に応答して、前記第１のトランジスタを前記第１または第２の列線を介して前記共通増幅回路に接続することを特徴とするイメージセンサ。
【請求項８】
請求項７において、前記第３のトランジスタのドレインとゲート間に負帰還回路が設けられ、当該負帰還回路の抵抗または負帰還回路と基準電圧との間の抵抗のいずれか一方または両方が、可変設定可能に構成されていることを特徴とするイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳイメージセンサに関し、特に回路素子の増大を伴わずに画素の検出信号を増幅して光感度を上げることができるＣＭＯＳイメージセンサに関する。
【０００２】
【従来の技術】
ＣＭＯＳイメージセンサは、廉価なイメージセンサとして注目されている。ＣＭＯＳイメージセンサは、通常のＣＭＯＳプロセスにより製造可能であり、低消費電力、低電圧、低コストの特徴を有し、ＣＣＤセンサに代わって、廉価版のデジタルカメラなどに採用されている。
【０００３】
図１は、一般的なＣＭＯＳイメージセンサの全体構成図である。このイメージセンサは、光電変換回路を有する画素が行列状に配列された画素アレイ１０と、行方向の画素を選択する行選択回路１２と、選択された画素から列線に出力される画素信号を保持するサンプルホールド回路ＳＨと、サンプルホールド回路ＳＨに保持された画素信号を選択して、出力線１６に出力する列選択回路１４とを有する。更に、出力線１６に出力されたアナログの画素信号は、増幅回路２０により増幅され、アナログ・デジタル変換回路２２にて、デジタルの画素信号（画素データ）に変換される。
【０００４】
図２は、従来のＣＭＯＳイメージセンサの一部詳細回路図である。図中、画素内の光電変換回路と各列のサンプルホールド回路とが示されている。また、２行２列の画素P00〜P11が示され、画素内の光電変換回路が画素P11にのみ示される。
【０００５】
画素内の光電変換回路には、光電変換素子であるフォトダイオードＰＤと、リセットトランジスタN1と、増幅トランジスタN2と、選択トランジスタN3とが設けられる。行選択回路１２がリセット線RSTを駆動することにより、リセットトランジスタN1が導通し、フォトダイオードＰＤとの接続ノードnpdをリセット電圧VRSTレベルまでプリチャージする。リセットトランジスタN1が非導通になると、受光している光量に応じた電流がフォトダイオードＰＤに生成され、その電流によりノードnpdの電位が低下する。このノードｎｐｄの低下電圧が画素信号に該当する。そして、一定の受光期間後に、行選択回路１２が行線ROW0を駆動して選択トランジスタN3を導通させると、トランジスタN2により増幅された画素信号が、列線CL0に出力される。列線CL0には電流源トランジスタN4が接続されている。
【０００６】
各列線CL0、CL1にはサンプルホールド回路SH0、SH1が接続され、各画素で検出し、増幅された画素信号が一時的に保持される。図示されたサンプルホールド回路SH0、SH1は、ＣＤＳ（Correlated Double Sampling)回路の例であり、このＣＤＳ回路は、列線CL1、CL2に出力されたアナログの画像信号をホールドするキャパシタＣshを有し、キャパシタCshの前後にはアナログ増幅回路３０、３４がそれぞれ設けられる。このＣＤＳ回路の動作は後述する。
【０００７】
【発明が解決しようとする課題】
従来のＣＭＯＳイメージセンサでは、画素内に画像信号に該当するノードｎｐｄの信号を、ソースフォロワートランジスタＮ２で増幅し、サンプルホールド回路ＳＨで保持している。ソースフォロワー回路では、検出ノードｎｐｄの信号振幅の０．８倍程度しかソース端子に出力することができず、十分な増幅能力を有していない。そのため、図１に示したように、画素アレイの外側に増幅回路２０を設けて、検出された画素信号を増幅しているが、画素で光電変換された信号を直接増幅するものではないので、ノイズなどが含まれ、十分な感度の画像信号を出力することができない。
【０００８】
一方、画素内の回路を改良して、増幅回路を設けることが考えられるが、各画素内にそのような増幅回路を設けると、画素内の素子数が増大し、イメージセンサの開口率（＝フォトダイオードの面積÷画素面積）が下がり、好ましくない。
【０００９】
そこで、本発明の目的は、感度を高くすることができるイメージセンサを提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、イメージセンサにおいて、画素内の光電変換素子により生成される検出信号により制御される第１のトランジスタと、前記第１のトランジスタに接続され選択線により制御される第２のトランジスタとを有する複数の画素回路と、複数の画素回路に共通に設けられ、前記第１のトランジスタと並列に接続される第３のトランジスタと、前記第１及び第３のトランジスタに電流を供給する電流回路とを有する共通増幅回路とを有し、前記選択線により選択された画素回路内の第１のトランジスタと前記共通増幅回路内の第３のトランジスタとにより前記検出信号を増幅する増幅回路が構成されることを特徴とする。
【００１１】
上記の発明の側面によれば、画素回路内の検出信号により制御される第１のトランジスタと、複数の画素回路に共通に設けられる共通増幅回路内の第３のトランジスタとで、増幅回路が構成され、画素内の検出信号が直接その増幅回路により増幅される。従って、ノイズが含まれない増幅された検出信号を生成することができる。しかも、各画素回路内の構成は、従来例と同等の素子数に制限することができ、開口率を下げることもない。
【００１２】
上記発明の好ましい実施例では、前記増幅回路の出力が、ゲインコントロール可能な第２の増幅回路を介して、サンプルホールド回路に接続される。この第２の増幅回路のゲインは、検出される画像の明暗に応じて制御される。
【００１３】
更に、上記発明の別の好ましい実施例では、第１、第３のトランジスタで構成される前記増幅回路の出力が、可変抵抗を介して第３のトランジスタのゲートに負帰還される。この可変抵抗を変更することにより、当該増幅回路のゲインが制御される。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１５】
図３は、第１の実施の形態における画素回路及び共通増幅回路を示す回路図である。図３には１つの画素回路ＰＸが示され、その回路構成は、従来例とほぼ同じである。即ち、光電変換素子であるフォトダイオードＰＤと、リセット信号ＲＳＴ０がゲートに供給され、リセット信号ＲＳＴ０が与えられた時に導通して検出ノードｎｐｄをリセット電圧ＶＲＳＴにリセットするリセットトランジスタＮ１と、検出ノードｎｐｄにゲートが接続されたトランジスタＮ２と、行選択線ＲＯＷ０により制御される選択トランジスタＮ３とを有する。
【００１６】
但し、画素回路ＰＸ内のトランジスタＮ２のドレイン端子は、共通増幅回路Ｃａｍｐ内のカレントミラー回路（Ｐ１０，Ｐ１１で構成）に接続される。更に、選択トランジスタＮ３のソース端子は、共通増幅回路Ｃａｍｐ内の電流源Ｉｓに接続される。複数の画素回路ＰＸが、共通増幅回路Ｃａｍｐに並列に接続される。その構成については、後述する。
【００１７】
一方、共通増幅回路Ｃａｍｐは、各画素回路内のトランジスタＮ２，Ｎ３と並列に接続されるトランジスタＮ１２、Ｎ１３と、電源Ｖｃｃに接続されカレントミラー回路を構成するＰチャネルトランジスタＰ１０，Ｐ１１と、電流源Ｉｓとを有する。トランジスタＮ１２のゲートにはリセット電圧ＶRSTが接続され、トランジスタＮ１３のゲートには、全ての行選択線の論理和である選択信号ＲＯＷ＃が印加される。
【００１８】
今仮に、行選択線ＲＯＷ０がＨレベルになって画素回路内の選択トランジスタＮ３が導通し、同時に選択信号ＲＯＷ＃がＨレベルになって共通増幅回路内のトランスファＮ１３が導通すると、１対の入力トランジスタＮ２，Ｎ１２と、トランジスタＰ１０，Ｐ１１からなるカレントミラー回路と、電流源Ｉｓとで増幅回路が構成される。そして、１対の入力トランジスタＮ２，Ｎ１２のうち、画素回路側のトランジスタＮ２のゲートには、光電変換された検出信号ｎｐｄが入力され、共通増幅回路側のトランジスタＮ１２のゲートには、リセット電圧ＶRSTが入力される。従って、それらのトランジスタＮ２，Ｎ１２のドレイン端子ＮＡ，ＮＢには、検出信号ｎｐｄとリセット電圧ＶRSTとの差に応じた電圧、若しくは電流が出力される。つまり、光電変換素子ＰＤにより検出された検出信号ｎｐｄが、増幅回路により直接差動増幅され、トランジスタＮ２，Ｎ１２のドレイン端子ＮＡ，ＮＢに出力される。
【００１９】
この１対の出力端子ＮＡ，ＮＢは、それぞれ抵抗Ｒ１，Ｒ１１を介して、差動増幅器４０に入力される。差動増幅器４０は、差動出力と差動入力との間に可変設定可能な負帰還抵抗Ｒ２，Ｒ１２が設けられる。この負帰還抵抗Ｒ２，Ｒ１２の抵抗値を変更することで、差動増幅器４０のゲインを制御することができる。差動増幅回路４０の差動出力は、差動・シングル変換回路４２に供給され、その差動入力差に応じたシングル出力がサンプルホールド回路ＳＨに供給される。サンプルホールド回路ＳＨは、従来例と同様に、サンプルホールドキャパシタＣｓｈと、リセットスイッチ３２とで構成される。
【００２０】
図４は、マトリクス構成された画素回路とその共通増幅回路とを示す回路図である。図４には、２行２列の画素回路ＰＸ００〜ＰＸ１１が示され、列方向の２つの画素回路ＰＸ００、ＰＸ１０に共通に設けられた共通増幅回路Ｃａｍｐとが示される。２列目の画素回路ＰＸ０１、ＰＸ１１の共通増幅回路は省略されている。
【００２１】
図３においても示した通り、複数の画素回路ＰＸ内のノードＮＡ、ｎ３とが、共通増幅回路Ｃａｍｐに並列に接続される。そのために、各画素回路のノードｎ３は、第１のコラム線ＣＬａ０に接続され、各画素回路のノードＮＡは、第２のコラム線ＣＬｂ０に接続されている。従って、画素アレイ内の列方向には、第１及び第２のコラム線ＣＬａ，ＣＬｂがそれぞれ設けられ、行方向には、従来と同様にリセット線ＲＳＴ０，ＲＳＴ１と、行選択線ＲＯＷ０，ＲＯＷ１とが設けられる。また、共通増幅回路Ｃａｍｐ内のトランジスタＮ１３は、行選択線ＲＯＷ０，ＲＯＷ１の論理和により生成される駆動信号線ＲＯＷ＃が供給される。つまり、いずれかの行選択線が駆動されるとき、このトランジスタＮ１３も駆動される。この駆動信号線ＲＯＷ＃は、図示しない２列目の共通増幅回路にも供給される。
【００２２】
図４に示されるとおり、画素回路の構成は、光電変換素子ＰＤに加えてリセット用のトランジスタＮ１と、検出ノードｎｐｄで制御されるトランジスタＮ２と、行選択信号ＲＯＷで制御される選択用のトランジスタＮ３とで構成されるので、従来例と同じ素子数である。そして、各列に設けられた複数の画素回路ＰＸに共通に、共通増幅回路Ｃａｍｐが設けられる。従って、従来例の構成に、共通増幅回路Ｃａｍｐが各コラム毎に追加されたのみである。
【００２３】
そして、選択された行に属する画素回路が、各列の共通増幅回路ＣａｍｐにトランジスタＮ３を介して接続され、図３に示した増幅回路が構成される。この増幅回路は、光電変換素子であるフォトダイオードＰＤにより生成された検出信号ｎｐｄを、リセット電圧ＶＲＳＴと比較して、増幅した出力ＮＡ，ＮＢを生成する。従って、ノイズが少ない検出信号ｎｐｄが直接増幅され、センサの感度を高めることができる。
【００２４】
図５は、図４のイメージセンサの動作波形図である。１行目のリセット信号ＲＳＴ０、行選択線ＲＯＷ０、画素内の検出信号ｎｐｄと、２行目のリセット信号ＲＳＴ１、行選択線ＲＯＷ１、画素内の検出信号ｎｐｄとがそれぞれ示されている。サンプルホールド制御信号ＳＨは、同じ信号であるが、理解のために１行目と２行目にそれぞれ示している。また、図中、１行目の画素回路に対する垂直同期期間ＶＳ０，１，２と、２行目の画素回路に対する垂直同期期間ＶＳ０，１，２とが示されている。図示されるとおり、各行の垂直同期期間が互いにシフトしている。
【００２５】
１行目の画素に注目して動作説明をすると、リセット信号ＲＳＴ０は、撮像開始用パルスＲＳＴ−Ｓと撮像終了用パルスＲＳＴ−Ｅとが、垂直同期期間内の始めと終わりに生成される。撮像開始用パルスＲＳＴ−Ｓが印加されると、リセット用トランジスタＮ１が導通し、検出ノードｎｐｄがリセット電圧ＶＲＳＴになる。この時、サンプルホールド回路ＳＨ０のスイッチ３２は閉じた状態である。画素領域の光電変換素子ＰＤは、受光量に応じて電流を発生し、検出ノードｎｐｄの電位を下げる。
【００２６】
撮像期間が終了する時に、行選択線ＲＯＷ０がＨレベルになり、画素回路ＰＸと共通増幅回路Ｃａｍｐとで増幅回路が構成される。そして、検出ノードｎｐｄの電位低下により、増幅回路の第１の入力トランジスタＮ２はより非導通状態になり、第２の入力トランジスタＮ１２はより導通状態になる。その結果、出力ＮＡからより多くの電流が出力され，一方、出力ＮＢからはそれに比較してより少ない電流が出力される。電位で説明すると、出力ＮＡはより高くなり、出力ＮＢはより低くなる。この差動出力ＮＡ，ＮＢがゲイン制御増幅回路４０により増幅され、サンプルホールド回路への入力であるノードｎ１０の電位が変化する。この電位の変化は、サンプルホールド用キャパシタＣｓｈに保持される。
【００２７】
撮像期間が終了する時点でのサンプルホールド回路の入力ｎ１０の電圧Ｖｎ１は、キャパシタＣｓｈに蓄積されている。つまり、キャパシタＣｓｈには、Ｖn1−Ｖrefの電圧に対応する電荷が蓄積される。
【００２８】
この状態で、スイッチ３２をオープンにして、ノードｎ１１をフローティング状態にする。そして、リセット信号として撮像終了用パルスＲＳＴ−Ｅが印加されると、検出ノードｎｐｄはリセットされ、リセット電圧ＶＲＳＴに戻る。この時のサンプルホールド回路の入力ノードｎ１０の電圧Ｖｎ２により、キャパシタの他端ノードｎ１１の電圧は、
（Ｖn1−Ｖref）−Ｖn2＝（Ｖn1−Ｖn2）−Ｖref
となり、終了用リセットパルスＲＳＴ−Ｅの前後の電圧の差（Ｖn1−Ｖn2）が、サンプルホールド回路ＳＨの出力ノードｎ１１の電圧に含まれることになる。その結果、撮像期間中に受光した光強度に対応した信号であって、それぞれに含まれる雑音を相殺した信号がサンプルホールド回路から出力される。
【００２９】
その後、次の撮像期間のために、リセット線ＲＳＴに撮像開始用リセットパルスＲＳＴ−Ｓが生成され、画素回路内の検出ノードｎｐｄが再びリセット電圧ＶＲＳＴにされる。その後の動作は、上記の繰り返しである。
【００３０】
２行目の画素に対する動作は、１行目の動作と同じである。但し、共通増幅回路Ｃａｍｐやコラム線ＣＬａ，ＣＬｂを共有しているので、リセット線ＲＳＴ１のパルス信号や、行選択線ＲＯＷ１の信号のタイミングが、１行目のＲＳＴ０，ＲＯＷ０とずれている。
【００３１】
上記の撮像開始用リセットパルスＲＳＴ−Ｓの発生タイミングを、左右にずらすことで、撮像期間を伸長・短縮することができる。従って、より明るい画像を撮像するときは、撮像開始用リセットパルスＲＳＴ−Ｓの発生タイミングを遅くし、より暗い画像を撮像するときは、早くすることで、最適な出力を得ることができる。
【００３２】
図５に示した動作波形図は、図２の従来例のイメージセンサの動作波形図とほぼ同じである。唯一、共通増幅回路ＣａｍｐのトランジスタＮ１３を制御する制御信号ＲＯＷ＃が制御信号として追加されるだけである。
【００３３】
図３，４の第１の実施の形態において、選択トランジスタＮ３をトランジスタＮ２とノードｎ３との間に設けている。そして、行選択線により選択トランジスタＮ３が導通するとき、画素回路ＰＸが共通増幅回路Ｃａｍｐに接続されて、増幅回路を構成する。この変形例として、選択トランジスタＮ３を、ノードＮＡとトランジスタＮ２との間に設けても良い。つまり、共通増幅回路Ｃａｍｐに各画素回路を並列接続するノードＮＡとノードｎ３のいずれかが、選択トランジスタＮ３によって共通増幅回路に接続されれば良い。それ以外の構成は、図３，４と同じである。但し、共通増幅回路Ｃａｍｐ側も、それに合わせてトランジスタＮ１３をトランジスタＮ１２とノードＮＢとの間に設けるのが好ましい。
【００３４】
更に、共通増幅回路Ｃａｍｐ内のトランジスタＮ１３は、画素回路とのバランスの理由から設けられている。従って、差動増幅回路としての機能に支障がなければ、トランジスタＮ１３をなくすことも可能である。その場合は、トランジスタＮ２，Ｎ３と、トランジスタＮ１２とでバランスするような回路設計が必要になる。
【００３５】
図６は、第２の実施の形態における画素回路と共通増幅回路とを示す図である。図中、図３と同じ部分には同じ引用番号を与えている。第２の実施の形態では、画素回路ＰＸと共通増幅回路Ｃａｍｐとで構成される増幅回路自体が、ゲインコントロール機能を有する。この例においても、複数の画素回路のノードＮＡとノードｎ３とが共通増幅回路Ｃａｍｐに並列に接続される。そして、共通増幅回路側の入力トランジスタＮ１２のドレイン端子である出力端子ＮＢが、可変抵抗Ｒ２２を介して、入力トランジスタＮ１２のゲートに負帰還されている。即ち、出力端子ＮＢとグランドとの間に、可変抵抗Ｒ２２と抵抗Ｒ２１とが直列に接続され、それら抵抗の接続点ｎ２０が、入出力トランジスタＮ１２のゲートに接続されている。
【００３６】
このような増幅回路の出力ＮＢと入力ｎ２０との間に、抵抗Ｒ２２からなる負帰還回路を設けることにより、増幅回路は、両入力が同電位になる状態でバランスする。つまり、ノードｎ２０の電位が、検出ノードｎｐｄの電位と等しくなるように、差動増幅回路が動作し、等しくなった状態で安定する。そして、出力ＮＢの電位とノードｎ２０の電位との関係は、抵抗Ｒ２１とＲ２２との比により決定する。従って、負帰還回路の可変抵抗Ｒ２２を変更することにより、出力端子ＮＢの電位を可変設定することができ、結局、増幅回路のゲインを制御することができる。抵抗Ｒ２２の抵抗値を大きくするとゲインが大きくなり、小さくするとゲインが小さくなる。また、増幅回路のゲインは、抵抗Ｒ２１とＲ２２の比により決まるので、抵抗Ｒ２１を可変抵抗にしても良く、両抵抗Ｒ２１，Ｒ２２を可変抵抗にしても良い。
【００３７】
図６に示した第２の実施の形態では、画素回路と共通増幅回路により構成される増幅回路にゲインコントロール機能を持たせたので、その出力ＮＢを直接サンプルホールド回路の入力ｎ１０に接続することができる。サンプルホールド回路の動作は、第１の実施の形態と同じである。また、第２の実施の形態において、画素回路のマトリクス構成は、図４に示したマトリクス構成と同じであり、図４の共通増幅回路Ｃａｍｐの部分を、図６の共通増幅回路Ｃａｍｐに置き換えれば良い。また、動作波形図も図５と同じである。
【００３８】
第２の実施の形態においても、画素回路内の選択トランジスタＮ３をトランジスタＮ２とノードＮＡとの間に設けても良い。また、共通増幅回路Ｃａｍｐ内のトランジスタＮ１３は、第１の実施の形態と同様の理由で省略してもよい。また、負帰還回路の可変抵抗Ｒ２２は、複数の抵抗素子をスイッチ用トランジスタにより適宜個数が変えられる回路により実現することができる。または、可変抵抗Ｒ２２は、複数のダイオード素子をスイッチ用トランジスタにより適宜個数が変えられる回路により実現することもできる。抵抗Ｒ２１を可変抵抗にする場合も、同様である。
【００３９】
上記の実施の形態では、画素回路がマトリクス構成であるが、本発明はマトリクス構成に限定されない。複数の画素回路が１次元状に配置されている場合も、それらに共通に増幅回路を設けて、選択された画素回路を共通増幅回路と接続して、増幅回路を構成するようにしても良い。
【００４０】
以上、実施の形態例をまとめると以下の付記の通りである。
【００４１】
（付記１）複数の画素を有するイメージセンサにおいて、
光電変換素子と、当該光電変換素子により生成される検出信号が供給される第１のトランジスタと、前記第１のトランジスタに接続され選択線により制御される第２のトランジスタとを有する複数の画素回路と、
複数の画素回路に共通に設けられ、前記第１のトランジスタと並列に接続される第３のトランジスタと、前記第１及び第３のトランジスタに電流を供給する電流回路とを有する共通増幅回路とを有し、
前記選択線により選択された画素回路内の第１のトランジスタと前記共通増幅回路内の第３のトランジスタとにより前記検出信号を増幅する増幅回路が構成されることを特徴とするイメージセンサ。
【００４２】
（付記２）付記１において、
前記第１のトランジスタのゲートに前記検出信号が入力され、前記第３のトランジスタのゲートには基準電圧が入力され、前記増幅回路は、前記検出信号と前記基準電圧のレベル差に対応した増幅出力を生成することを特徴とするイメージセンサ。
【００４３】
（付記３）付記１において、
前記増幅回路の出力が、ゲイン制御可能な第２の増幅回路を介して出力されることを特徴とするイメージセンサ。
【００４４】
（付記４）付記１において、
前記第３のトランジスタのドレインとゲート間に負帰還回路が設けられ、当該負帰還回路の抵抗または負帰還回路と基準電位との間の抵抗のいずれか一方または両方が、可変設定可能に構成されていることを特徴とするイメージセンサ。
【００４５】
（付記５）付記１において、
前記画素回路は、更に、リセット信号に応答して前記検出信号をリセット電圧にリセットするリセット用トランジスタを有することを特徴とするイメージセンサ。
【００４６】
（付記６）付記１において、
前記共通増幅回路は、更に、前記第２のトランジスタと並列接続される第４のトランジスタを有することを特徴とするイメージセンサ。
【００４７】
（付記７）付記１において、
前記第２のトランジスタは、第１のトランジスタと共通増幅回路との間に設けられていることを特徴とするイメージセンサ。
【００４８】
（付記８）複数の画素を有するイメージセンサにおいて、
光電変換素子と、当該光電変換素子により生成される検出信号が供給される第１のトランジスタと、前記第１のトランジスタに接続され行選択線により制御される第２のトランジスタとを有し、行列に配置される複数の画素回路と、
列方向に配列された複数の画素回路に、第１及び第２の列線を介して共通に設けられ、前記第１のトランジスタと並列に接続される第３のトランジスタと、前記第１及び第３のトランジスタに電流を供給する電流回路とを有する共通増幅回路とを有し、
前記行選択線により選択された画素回路内の第１のトランジスタと前記共通増幅回路内の第３のトランジスタとにより前記検出信号を増幅する増幅回路が構成されることを特徴とするイメージセンサ。
【００４９】
（付記９）付記８において、
前記第２のトランジスタは、対応する行選択線に応答して、前記第１のトランジスタを前記第１または第２の列線を介して前記共通増幅回路に接続することを特徴とするイメージセンサ。
【００５０】
（付記１０）付記８において、
前記増幅回路の出力が、ゲイン制御可能な第２の増幅回路を介して出力されることを特徴とするイメージセンサ。
【００５１】
（付記１１）付記８において、
前記第３のトランジスタのドレインとゲート間に負帰還回路が設けられ、当該負帰還回路の抵抗または負帰還回路と基準電位との間の抵抗のいずれか一方または両方が、可変設定可能に構成されていることを特徴とするイメージセンサ。
【００５２】
（付記１２）付記８において、
前記画素回路は、更に、リセット信号に応答して前記検出信号をリセット電圧にリセットするリセット用トランジスタを有することを特徴とするイメージセンサ。
【００５３】
【発明の効果】
以上、本発明によれば、高い感度のイメージセンサを提供することができる。
【図面の簡単な説明】
【図１】一般的なＣＭＯＳイメージセンサの全体構成図である。
【図２】従来のＣＭＯＳイメージセンサの一部詳細回路図である。
【図３】第１の実施の形態における画素回路及び共通増幅回路を示す回路図である。
【図４】マトリクス構成された画素回路とその共通増幅回路とを示す回路図である。
【図５】イメージセンサの動作波形図である。
【図６】第２の実施の形態における画素回路と共通増幅回路とを示す図である
【符号の説明】
ＰＸ      画素回路
Ｃａｍｐ  共通増幅回路
ＰＤ      光電変換素子
Ｎ１      リセットトランジスタ
Ｎ２      第１のトランジスタ
Ｎ３      第２のトランジスタ、選択トランジスタ
Ｎ１２    第３のトランジスタ
Ｎ１３    第４のトランジスタ
４０      差動増幅回路
Ｒ２２    負帰還可変抵抗
ＣＬ１    第１の列線
ＣＬ２    第２の列線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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