(57)【特許請求の範囲】
【請求項１】
入力電圧をＵ１とし、出力電圧をＵ２とする複数の電圧変換器が並列接続されており、
第１の電圧変換器は電圧制御回路として活性に動作し、出力要求に相応して自身の出力能力の限界にいたるまで出力電流を送出し、
後続の電圧変換器は出力要求に相応して全く動作しないかあるいは全負荷モード、部分負荷モードまたはアイドリングモードで出力電流を送出する、
車両のマルチ電圧電源における直流電圧変換器の制御された並列動作を行う方法において、
出力要求が電圧制御回路として動作する第１の電圧変換器の出力能力の限界を上方超過した場合、該第１の電圧変換器が全負荷モードへ移行しさらに後続の電圧変換器に対して全負荷モードでの動作に達したことを表す信号を供給することにより、電圧制御が連続的に後続の電圧変換器に順送りされる
ことを特徴とする直流電圧変換器の制御された並列動作を行う方法。
【請求項２】
さらに出力要求が増大する場合には、そのつど後続の電圧変換器がアイドリングモードから部分負荷モードへ、また部分負荷モードから全負荷モードへ移行され、出力要求が低下する場合には後続の電圧変換器は連続的に全負荷モードから部分負荷モードへ、また部分負荷モードからアイドリングモードへリセットされる、請求項１記載の方法。
【請求項３】
出力要求が増大する場合の切り換え閾値は全負荷Ｐｍａｘから出力側の基本負荷Ｐｇｒｕｎｄを差し引いた値であり、出力要求が低下する場合の切り換え閾値は出力側の基本負荷Ｐｇｒｕｎｄに相応する値である、請求項２記載の方法。
【請求項４】
各電圧変換器間のデータの交換はシリアルバスを介して行われるか、または個別の信号線路を介して行われる、請求項１から３までのいずれか１項記載の方法。
【発明の詳細な説明】
【０００１】
従来の技術
ＤＣ／ＤＣ変換器の出力を増大するために、変換器はマスタスレーブモードで駆動される。マスタスレーブモードではいわゆるマスタが上位でシステム全体の制御タスクを引き受ける。１つまたは複数の下位の変換器（スレーブ）は設定されたモードで動作し、これは電気的な出力ポテンシャルの多重化を意味する。スレーブ変換器の駆動制御は例えば電磁弁のスイッチング命令（例えばスイッチングトランジスタの制御信号）を順送りにすることにより実行される。
【０００２】
問題点
ＤＣ／ＤＣ変換器は１つまたは複数の電位を形成するために、または２つの異なる電位（例えば車両での２電圧電源１４Ｖ／４２Ｖ）の間でのエネルギ伝送のために使用される。所望の最大出力に柔軟に対応できるようにするために、出力側ではｎ個の個別の変換器モジュールの並列回路が設けられている。この種の装置は図１に示されている。
【０００３】
入力電圧側はここでは例えば車両のジェネレータに接続されている。各変換器が自立的な電圧制御によって給電されると、出力側との接続により結合振動が生じることがある。
【０００４】
本発明の課題
本発明の課題は、複数の個々の変換器を制御して並列動作させることにより、直流電圧変換器（ＤＣ／ＤＣ変換器）の出力を増大し、結合振動を同時に回避することである。
【０００５】
この課題は独立請求項および従属請求項に記載された直流電圧変換器の制御された並列動作を行う方法により解決される。
【０００６】
本発明の利点
請求項１に記載され図示されている負荷分割の原理によれば、有利には並列動作する電圧制御回路での結合振動の危険が回避される。変換器は空間的に近接して配置してもよいし、分離して配置してもよい。周知の方法とは異なって、変換器間の情報交換はスイッチング時点でのみ行われる。このためには低い帯域幅での接続路（例えばＣＡＮ）があれば充分である。シリアル制御構造は変換器の構造を同一にすることができるので有利である。
【０００７】
本発明の別の利点は従属請求項に記載された手段によって得られる。
【０００８】
図面
本発明の実施例を図示し、以下に詳細に説明する。図１には複数の変換器モジュールの並列回路が詳細に示されている。図２には例として瞬時の必要出力の分割が示されている。図３には階層的な制御構造が示されている。図４にはシリアル制御構造の装置が示されている。
【０００９】
実施例の説明
図１には複数のＤＣ／ＤＣ変換器１，２，．．．，ｎのモジュールの並列回路が示されている。これらの変換器は所望の最大出力に柔軟に対応するのに適しており、本発明で使用される。入力電圧、例えば車両の電源電圧はＵ１で示されており、ＤＣ／ＤＣ変換器の出力電圧はＵ２で示されている。２電圧電源では所属の電圧は例えば１４Ｖおよび４２Ｖである。
【００１０】
それぞれのＤＣ／ＤＣ変換器１，２，．．．，ｎが自立的な電圧制御部を介して給電される場合、出力側の接続路を介して結合振動が発生することがある。反対作用を有するこの制御影響を回避するためには、活性の電圧制御回路を唯一のものに低減することが推奨される。必要出力は全負荷モードまたはアイドリングモードで動作するｎ−１個の変換器と、部分負荷モードでの電圧制御を引き受ける別の変換器とへ分割される。
【００１１】
図２には例として５個の並列の変換器における負荷分割が示されている。変換器１、２、３は全負荷モードで動作し、出力側でその最大の出力電流が使用される。変換器４は電圧制御を引き受け、“活性”の出力領域をカバーする。変換器５はアイドリングモードで動作する。
【００１２】
制御ストラテジは次のように表される。
【００１３】
ａ）必要出力をカバーするために唯一の変換器で充分な場合には、この唯一の変換器が出力電圧の制御を引き受ける。他の変換器は動作しない。
【００１４】
ｂ）出力の要求が唯一の変換器（変換器１）の可能出力を超過すると、この変換器は電圧制御を次の変換器（変換器２）へ引き渡す。変換器１は全負荷モードへ移行し、最大の出力電力を供給する。
【００１５】
ｃ）必要出力が更に上昇する場合、連続して複数の変換器が全負荷動作へ移行する。そのつど次の変換器が残りの部分負荷を引き受ける。
【００１６】
ｄ）反対に必要出力が低下する場合には、連続的に変換器は全負荷モードから部分負荷モードへリセットされる。
【００１７】
これを実現するために以下の制御構造が使用される。
【００１８】
階層的な制御構造
階層的な制御構造を適用する際には、中央監視／制御電子回路が個々の変換器のコーディネーションを引き受ける。中央監視／制御電子回路はその時点で活性の電圧制御変換器から瞬時の出力電圧に関する情報を受け取り、残りの変換器を全負荷モードまたはアイドリングモードで制御する。このような階層的な制御構造は図３に示されている。所属の監視／制御電子回路６は例えば１つの変換器、例えば変換器１内に集積することができる。データの交換はシリアルバス（例えばＣＡＮ）を介して行ってもよいし、個別の信号線路７、８、９を介して双方向で行ってもよい。
【００１９】
多数のＤＣ／ＤＣ変換器がアイドリングモードで駆動されることはない。これらの変換器は出力側の基本負荷を必要とする。この場合電圧制御を１つの変換器から次の変換器へ順送りするための切り換え閾値を適合しなければならない。需要の増大する場合のオン閾値はＰ＝Ｐｍａｘにはなく、Ｐ＝Ｐｍａｘ−Ｐｇｒｕｎｄである。需要が低減する場合のオフ閾値はこの場合基本負荷Ｐｇｒｕｎｄに等しい。
【００２０】
使用される変換器の効率の最大値が部分負荷領域にある場合、制御される変換器は効率の最適化のためにこの部分負荷領域においても駆動される。このための制御信号は中央監視電子回路６によって予め設定される。全出力が充分でない場合には、制御される変換器の出力が後から最大出力へ高められる。
【００２１】
シリアル構造（制御構造）
図４に示されているシリアル構造を適用する場合には、図３の中央制御電子回路を省略できる。各変換器は同一に構成することができる。結合は外部との接続によってのみ行われる。
【００２２】
システムのスタートは例えばチェーンの第１の変換器に対するスイッチオン命令ＥＩＮによって行われる。この第１の変換器は電圧制御を引き受ける。変換器１がその出力限界に達すると、変換器２への電圧制御の引き継ぎがＰ＝Ｐｍａｘを信号化することにより開始される。これは最大出力に達したことを表す信号である。変換器１は出力側で最大出力ないし最大電流を使用可能となる。出力要求が高まると、電圧制御の連続的な順送りが信号Ｐ＝Ｐｍａｘにより行われる。
【００２３】
出力要求が低下する場合、その時点で活性に電圧制御を行っている変換器は先行の変換器に対してアイドリング状態に達したことを情報Ｐ＝０により信号化する。その場合先行の変換器は電圧制御回路として動作する。複数の変換器が次々にアイドリング状態へ切り換えられる。この実施例では変換器３から始まって変換器１まで切り換えられる。
【００２４】
既に図３の実施例との関連で説明したように、切り換え閾値として基本負荷または最大効率のポイントを利用することができる。
【００２５】
データの交換は同様にシリアルバス（例えばＣＡＮ）または個別の信号線路を介して行うことができる。
【００２６】
電圧変換器（ＤＣ／ＤＣ変換器）の制御された並列動作を行う図示の装置およびこれに対応する方法は例えば車両の電源回路網において使用することができる。ただしこれらは、高い電力を変換する必要のある別の適用分野にも適している。重要なのは１個の変換器が活性領域で動作し、他の全ての変換器が全負荷モードまたはアイドリングモードにあるという点である。
【図面の簡単な説明】
【図１】  複数の変換器モジュールの並列回路を示す図である。
【図２】  瞬時の必要出力の分割の様態を示す図である。
【図３】  階層的な制御構造を示す図である。
【図４】  シリアル制御構造を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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