(57)【特許請求の範囲】
【請求項１】
メモリセル領域に複数の選択トランジスタとこれに電気的に接続された複数のキャパシタを含み、周辺トランジスタ領域に複数の周辺トランジスタを含む半導体装置の製造方法であって、
半導体基板上に絶縁膜を介して前記複数の選択トランジスタのゲート電極と前記複数の周辺トランジスタのゲート電極を形成する第１の工程と、
前記半導体基板においてソース／ドレインとなる部分に電気的に接続される複数の引出電極をそれぞれ形成する第２の工程と、
前記選択トランジスタのソースに電気的に接続された前記複数の引出電極の上に前記複数のキャパシタの下部電極をそれぞれ形成すると同時に、前記メモリセル領域において前記周辺トランジスタ領域に隣接する前記複数のキャパシタの内の１つよりも前記周辺トランジスタ領域に近い位置にダミーパターン群の一部となる第１の導電膜を形成する第３の工程と、
前記下部電極を覆うように前記キャパシタの誘電体膜を形成する第４の工程と、
前記誘電体膜を覆うように導電膜を形成し、当該導電膜を加工して、前記キャパシタの上部電極を形成すると同時に、前記第１の導電膜の上方に、セルプレート電極又は前記ダミーパターン群の一部となる第２の導電膜を形成する第５の工程と、
前記上部電極及び前記第２の導電膜を覆うように層間絶縁膜を形成する第６の工程と、
前記前記第２の導電膜が露出するまで前記層間絶縁膜の表層を除去し、前記層間絶縁膜の表面を平坦化する第７の工程と、
前記層間絶縁膜上に、前記露出した前記第２の導電膜と電気的に接続された配線層を形成する第８の工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記層間絶縁膜が、ＢＰＳＧ膜とＰＳＧ膜の内の１つを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３の工程は、前記複数のキャパシタの下部電極と前記第１の導電膜を規則的に配列して形成することを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の工程は、前記半導体基板上に絶縁膜を介して前記複数の選択トランジスタのゲート電極と前記複数の周辺トランジスタのゲート電極を形成すると同時に、前記ダミーパターン群の一部となる補助的な導電膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ダミーパターン群の前記補助的な導電膜を、前記第１の導電膜及び前記第２の導電膜よりも、前記周辺トランジスタ領域に近い位置に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板上に絶縁膜を介してシールドプレート電極を形成する工程をさらに含み、
前記第１の工程は、前記半導体基板上に絶縁膜を介して前記複数の選択トランジスタのゲート電極と前記複数の周辺トランジスタのゲート電極を形成すると同時に、前記シールドプレート電極上に絶縁膜を介してフィールドシールド電極を形成するとともに、前記補助的な導電膜を形成するステップを含み、これにより前記半導体装置が、複数の前記メモリセルの素子活性領域を確定するフィールドシールド素子分離構造を有することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記第８の工程は、前記露出した前記第２の導電膜と電気的に接続された配線層を形成すると同時に、前記選択トランジスタのゲート電極に電気的に接続される配線層を同一の階層で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
メモリセル領域に複数の選択トランジスタとこれに電気的に接続された複数のキャパシタを含み、周辺トランジスタ領域に複数の周辺トランジスタを含む半導体装置の製造方法であって、
半導体基板上に絶縁膜を介して前記複数の選択トランジスタのゲート電極と前記複数の周辺トランジスタのゲート電極を形成する第１の工程と、
前記半導体基板においてソース／ドレインとなる部分に直接接続される複数の引出電極をそれぞれ形成すると同時に、前記メモリセル領域において前記周辺トランジスタ領域に隣接する前記複数の選択トランジスタの内の１つよりも前記周辺トランジスタ領域に近い位置に、前記引出電極と同一の階層のダミーパターンを形成する第２の工程と、
前記引出電極及びダミーパターンを覆うように層間絶縁膜を形成する第３の工程と、
前記ダミーパターンが露出するまで前記層間絶縁膜の表層を除去し、前記層間絶縁膜の表面を平坦化する第４の工程と、
前記層間絶縁膜上に、前記露出した前記ダミーパターンと電気的に接続された配線層を形成する第５の工程とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記第５の工程は、前記露出した前記ダミーパターンと電気的に接続された配線層を形成すると同時に、前記選択トランジスタのゲート電極に電気的に接続される配線層を同一の階層で形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、選択トランジスタ及びメモリキャパシタを備えてメモリセルが構成されてなるＤＲＡＭ等の半導体メモリの製造方法に適用して好適なものである。
【０００２】
【従来の技術】
通常、ＤＲＡＭのメモリセルは、ゲート、／ドレインが形成されてなる選択トランジスタと、前記ソースと接続されてなるストレージノード電極上に誘電体膜を介して対向するセルプレート電極が形成されてなるメモリキャパシタとを備えて構成されている。上述の如く構成されたＤＲＡＭにおいては、メモリキャパシタの容量を確保するため、ストレージノード電極の表面積を大きくする必要があり、それに伴ってメモリセル領域と周辺回路領域との高さの差が必然的に大きくなる。
【０００３】
そこで、メモリキャパシタの段差を低減するため、セルプレート電極を形成した後に、選択トランジスタ及びメモリキャパシタを覆う層間絶縁膜として例えばＢＰＳＧ（Boro-Phospho Silicate Glass ）膜を形成する。そして、このＢＰＳＧ膜にリフロー処理を施した後、ＢＰＳＧ膜の全面をエッチバックして表面を平坦化する。ここで、エッチバックの終点は、ＢＰＳＧ膜内における最上層の多結晶シリコン膜であるセルプレート電極の一部が露出した状態を検出することにより決定される。そして、セルプレート電極の露出した一部を覆うようにＢＰＳＧ膜上に絶縁膜を形成し、表面が平坦に形成された絶縁膜上に各種配線膜がパターン形成される。
【０００４】
【発明が解決しようとする課題】
上述したように、従来のＤＲＡＭの段差軽減法においては、エッチバックの際にセルプレート電極をストッパーとするために、露出したセルプレート電極を再び覆う絶縁膜の形成が不可欠となり、工程の増加及び煩雑化を招いている。
【０００５】
また、特開平７−１５３８４９号公報には、ＤＲＡＭを製造する際に、隣接して形成された複数のストレージノード電極の外周を囲むようにダミーパターン用ポリシリコン膜を形成し、このダミーパターン用ポリシリコン膜により外縁のストレージノード電極に近接して形成されるコンタクトホールの表面傾斜を緩和して段差の低減化を図る手法が開示されている。
【０００６】
また、特開平５−１３６１３２号公報には、ＤＲＡＭを製造する際に、ゲート電極と同時に第１のダミー層を、ストレージノード電極と同時に第１のダミー層に比して内側に第２のダミー層をそれぞれ形成し、メモリキャパシタの端部の表面傾斜を緩和して段差の低減化を図る手法が開示されている。
【０００７】
しかしながら、特開平７−１５３８４９号公報や特開平５−１３６１３２号公報の手法では、ダミーパターンを埋め込むように層間絶縁膜を形成するため、傾斜の緩和には寄与すると思われるが、層間絶縁膜の表面の十分な平坦性を得ることは困難であろう。層間絶縁膜の表面の十分な平坦性が得られないと、層間絶縁膜の上に配線膜をパターン形成する際にハレーションが生じ、配線膜に細い部分を生じたり、配線が断線したりしてしまう。
【０００８】
また、ＤＲＡＭを代表とする構成要素間に大きな段差を持つ半導体素子を特に対象とするわけではなく、段差部の傾斜緩和を目的とするわけでもないが、特公平６−８０６６７号公報では、拡散層やゲート電極と接続される各配線を形成する際の複数の接続構造体を、非平坦表面を持った半導体基板上に同時形成する手法が開示されている。
【０００９】
しかしながら、上記製造方法においては、高さの高い配線をエッチバックのストッパーとして用いるので、露出した配線を再び覆う絶縁膜の形成が不可欠であることに変わりはない。
【００１０】
また、特開平９−５１０３８号公報には、冗長ヒューズ部の上方に酸化膜を介してポリシリコンのパターン及び窒化膜等を形成し、このポリシリコンをエッチング用のストッパーとして冗長ヒューズ部の上方の窒化膜等をエッチングすることが開示されている。ここで、冗長ヒューズとは、不良メモリセルを良品のメモリセルに置き換えるために切断される配線をいい、冗長ヒューズ上には２００〜４００ｎｍ程度の絶縁膜のみを残す必要がある。従って、ポリシリコンのパターンは底部までエッチングされて、酸化膜が露出する。
【００１１】
しかしながら、上記製造方法においては、ポリシリコンのパターンを冗長ヒューズから２００〜４００ｎｍ程度以内に形成しなければならないので、窒化膜等の表面を平坦化することはできない。
【００１２】
そこで、本発明の第１の目的は、半導体基板上に形成された構成要素の間に大きな段差を有するＤＲＡＭのような半導体装置において、工程数を増加させたり工程を複雑にすることなく、各構成要素を覆う層間絶縁膜を設計通りに平坦化し、段差部分における層間絶縁膜の傾斜を緩和することである。
【００１３】
また、平坦化のために層間絶縁膜を厚く形成すると、これをエッチバックする必要があるが、エッチング時間による調整ではプロセスのバラツキを吸収できない。
【００１４】
そこで、本発明の第２の目的は、エッチバックの終了点を示すエンドポイントを半導体装置の中に設けて、エッチバックの際の検出を容易にすることである。
【００１５】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、メモリセル領域に複数の選択トランジスタとこれに電気的に接続された複数のキャパシタを含み、周辺トランジスタ領域に複数の周辺トランジスタを含む半導体装置の製造方法であって、半導体基板上に絶縁膜を介して前記複数の選択トランジスタのゲート電極と前記複数の周辺トランジスタのゲート電極を形成する第１の工程と、前記半導体基板においてソース／ドレインとなる部分に電気的に接続される複数の引出電極をそれぞれ形成する第２の工程と、前記選択トランジスタのソースに電気的に接続された前記複数の引出電極の上に前記複数のキャパシタの下部電極をそれぞれ形成すると同時に、前記メモリセル領域において前記周辺トランジスタ領域に隣接する前記複数のキャパシタの内の１つよりも前記周辺トランジスタ領域に近い位置にダミーパターン群の一部となる第１の導電膜を形成する第３の工程と、前記下部電極を覆うように前記キャパシタの誘電体膜を形成する第４の工程と、前記誘電体膜を覆うように導電膜を形成し、当該導電膜を加工して、前記キャパシタの上部電極を形成すると同時に、前記第１の導電膜の上方に、セルプレート電極又は前記ダミーパターン群の一部となる第２の導電膜を形成する第５の工程と、前記上部電極及び前記第２の導電膜を覆うように層間絶縁膜を形成する第６の工程と、前記前記第２の導電膜が露出するまで前記層間絶縁膜の表層を除去し、前記層間絶縁膜の表面を平坦化する第７の工程と、前記層間絶縁膜上に、前記露出した前記第２の導電膜と電気的に接続された配線層を形成する第８の工程とを含む。
【００１６】
本発明の半導体装置の製造方法の一態様例においては、メモリセル領域に複数の選択トランジスタとこれに電気的に接続された複数のキャパシタを含み、周辺トランジスタ領域に複数の周辺トランジスタを含む半導体装置の製造方法であって、半導体基板上に絶縁膜を介して前記複数の選択トランジスタのゲート電極と前記複数の周辺トランジスタのゲート電極を形成する第１の工程と、前記半導体基板においてソース／ドレインとなる部分に直接接続される複数の引出電極をそれぞれ形成すると同時に、前記メモリセル領域において前記周辺トランジスタ領域に隣接する前記複数の選択トランジスタの内の１つよりも前記周辺トランジスタ領域に近い位置に、前記引出電極と同一の階層のダミーパターンを形成する第２の工程と、前記引出電極及びダミーパターンを覆うように層間絶縁膜を形成する第３の工程と、前記ダミーパターンが露出するまで前記層間絶縁膜の表層を除去し、前記層間絶縁膜の表面を平坦化する第４の工程と、前記層間絶縁膜上に、前記露出した前記ダミーパターンと電気的に接続された配線層を形成する第５の工程とを含む。
【００４４】
【作用】
本発明の半導体装置の製造方法においては、半導体素子の構成要素である導電膜、例えばＤＲＡＭであれば下部電極（ストレージノード電極）と共に同一の階層位置にダミーパターンを形成する。このように、ダミーパターンは所定の導電膜と共にパターン形成されるため、工程数を増やすことなく簡易に形成される。そして、このダミーパターンの一部又はダミーパターンを覆う導電膜、例えば上部電極（セルプレート電極）の一部が露出するまで層間絶縁膜の表層を除去して平坦化する。このとき、ダミーパターンが指標となって設計通りに正確に段差部の傾斜が緩和された平坦な層間絶縁膜が形成される。ダミーパターンは半導体素子の構成要素である導電膜（上の例ではストレージノード電極）として機能するものではないため、短絡を懸念することなく平坦な層間絶縁膜上に正確に各種配線膜を形成することができる。
【００４５】
ここで、配線膜を積極的にダミーパターンと接続されるように形成しても好適である。この場合、前記配線膜は、ダミーパターン近傍の傾斜の更なる緩和化に寄与するとともに、ダミーパターンを覆う導電膜（上の例ではセルプレート電極）の電位を固定する機能を果たすことが可能である。
【００４６】
【発明の実施の形態】
以下、本発明のいくつかの好適な実施形態について図面を参照しながら詳細に説明する。
【００４７】
（第１の実施形態）
初めに、第１の実施形態について説明する、この第１の実施形態においては、半導体メモリとして有用なＤＲＡＭを例示し、このＤＲＡＭの構成を製造方法とともに説明する。このＤＲＡＭは、複数のメモリセルと、それらを制御するための複数の周辺トランジスタを含んでいる。図１〜図３は第１の実施形態のＤＲＡＭの製造方法を工程順に示す概略断面図である。また、図４は、メモリキャパシタ及びダミーパターンのみを示す概略平面図であり、図１〜図３はこの図４中の一点鎖線Ａ−Ａ’に沿った断面に対応している。
【００４８】
先ず、図１（ａ）に示すように、ｐ型のシリコン半導体基板１上に素子活性領域を画定する素子分離構造、ここではフィールドシールド素子分離構造２を形成する。
【００４９】
具体的には、シリコン半導体基板１の表面を熱酸化して、薄いシールドゲート酸化膜３を形成し、低圧ＣＶＤ法によりシールドゲート酸化膜３上に多結晶シリコン膜４を堆積形成する。このとき、多結晶シリコン膜４の導電性を向上させるために、成膜中にＰＨ3 ガスを流しながらノンドープの多結晶シリコン膜を形成してリン（Ｐ）を添加する。なお、先ずノンドープの多結晶シリコン膜を形成した後に、イオン注入によりリンを添加してもよい。続いて、低圧ＣＶＤ法等により、多結晶シリコン膜４上にシリコン酸化膜５を堆積形成する。
【００５０】
次いで、シリコン酸化膜５、多結晶シリコン膜４及びシールドゲート酸化膜３にフォトリソグラフィー及びそれに続くドライエッチングを施し、素子分離構造の形状にパターニングする。このとき、素子活性領域において、素子分離構造の形状に形成された部位以外では、シリコン半導体基板１の表面が露出した状態となる。そして、全面にシリコン酸化膜を形成し、このシリコン酸化膜の全面を異方性ドライエッチングして、シリコン酸化膜５、シールドプレート電極（多結晶シリコン膜）４及びシールドゲート酸化膜３の側面にのみシリコン酸化膜を残してサイドウォール６を形成し、メモリセルが形成される素子活性領域を囲むフィールドシールド素子分離構造２を完成させる。
【００５１】
なお、素子分離構造としては、フィールドシールド素子分離構造２の代わりに、シリコン半導体基板上にＬＯＣＯＳ（Local Oxidation of Silicon) 法によりフィールド酸化膜を形成したり、シリコン半導体基板１の素子分離領域に溝部を形成し、この溝部を充填するように例えばシリコン酸化膜が充填される素子分離用絶縁膜を形成してもよい。
【００５２】
次に、素子活性領域におけるシリコン半導体基板１の表面を熱酸化して、薄いゲート酸化膜７を形成し、フィールドシールド素子分離構造２上を含む全面に、低圧ＣＶＤ法により多結晶シリコン膜８を堆積形成する。このとき、多結晶シリコン膜８の導電性を向上させるために、成膜中にＰＨ3 ガスを流しながらノンドープの多結晶シリコン膜を形成してリン（Ｐ）を添加する。続いて、低圧ＣＶＤ法等により、多結晶シリコン膜８上にシリコン酸化膜９を堆積形成する。
【００５３】
次に、図１（ｂ）に示すようにメモリセル領域及び周辺トランジスタ領域において、シリコン酸化膜９、多結晶シリコン膜８及びゲート酸化膜７にフォトリソグラフィー及びそれに続くドライエッチングを施し、素子活性領域上及びフィールドシールド素子分離構造２を跨がるように電極形状にパターニングする。このとき、素子活性領域において、電極形状に形成された部位以外では、シリコン半導体基板１の表面が露出した状態となる。続いて、全面にシリコン酸化膜を形成し、このシリコン酸化膜の全面を異方性ドライエッチングして、シリコン酸化膜９、多結晶シリコン膜８、ゲート酸化膜７及びサイドウォール６の側面にのみシリコン酸化膜を残してサイドウォール１０を形成し、電極構造１１を完成させる。この電極構造１１においては、メモリセル領域内の素子活性領域においてパターニングされた多結晶シリコン膜８がゲート電極となり、ワード線として機能する。
【００５４】
続いて、低圧ＣＶＤ法により、素子活性領域における隣接する電極構造１１間を埋め込むように、全面に多結晶シリコン膜２２を形成する。このとき、多結晶シリコン膜の導電性を向上させるために、成膜中にＰＨ3 ガスを流しながらノンドープの多結晶シリコン膜を形成してリン（Ｐ）を添加する。
【００５５】
次に、図１（ｃ）に示すように、リンが添加された多結晶シリコン膜２２をパターニングして各ゲート電極構造１１上で分断し、引き出し電極１２を形成する。次いで、シリコン半導体基板１を熱処理する。このとき、引き出し電極１２から下層のシリコン半導体基板１内にリンが熱拡散して、一対の不純物拡散層であるソース１３及びドレイン１４が形成される。即ち、各引き出し電極１２がソース１３及びドレイン１４のパッドの機能を果たすことになる。
【００５６】
続いて、図２（ａ）に示すように、低圧ＣＶＤ法により、全面にシリコン酸化膜からなる層間絶縁膜１５を形成し、この層間絶縁膜１５をパターニングして、各引き出し電極１２の表面の一部を露出させる。その後、引き出し電極１２を介してドレイン１４と接続されるように、ビット線（不図示）をパターン形成する。
【００５７】
次に、低圧ＣＶＤ法により、全面に多結晶シリコン膜を膜厚４００ｎｍ〜１０００ｎｍ程度に形成し、この多結晶シリコン膜の導電性を向上させるために、成膜中にＰＨ3 ガスを流しながらノンドープの多結晶シリコン膜を形成してリン（Ｐ）を添加する。
【００５８】
続いて、図２（ａ）及び図４（ａ）に示すように、多結晶シリコン膜をパターニングして、引き出し電極１２を介してソース１３と接続されるように各ストレージノード電極１６を形成するとともに、層間絶縁膜１５上に電気的に孤立したダミーパターン１７を同時形成する。このダミーパターン１７は、膜厚が比較的大きいストレージノード電極１６に起因して形成される段差が最も大きくなる部位、ここではマトリクス状に各素子活性領域に形成されるストレージノード電極１６のうち、外縁部に形成されるストレージノード電極１６に近接するように形成される。
【００５９】
次に、図２（ｂ）に示すように、ＣＶＤ法により、ストレージノード電極１６上及びダミーパターン１７上を含む全面に、シリコン窒化膜からなる誘電体膜１８を形成する。ここで、誘電体膜としては、シリコン窒化膜の代わりに、シリコン窒化膜及びシリコン酸化膜を順次形成してなる２層構造のＮＯ膜や、シリコン窒化膜、シリコン酸化膜及びシリコン窒化膜を順次形成してなる３層構造のＯＮＯ膜を形成しても好適である。
【００６０】
続いて、低圧ＣＶＤ法により、誘電体膜１８上に多結晶シリコン膜を膜厚５０ｎｍ〜２００ｎｍ程度に形成し、多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、マトリクス状に整列した各ストレージノード電極１６及びダミーパターン１７を誘電体膜１８を介して覆うセルプレート電極１９をパターン形成する。
【００６１】
なお、図５（ａ）に示すように、ダミーパターン１７上に誘電体膜１８及びセルプレート電極１９が存しないようにしてもよい。この場合、図１（ａ）〜図２（ｂ）の工程後、セルプレート電極１９をパターン形成する際に、ダミーパターン１７上の多結晶シリコン膜の部位が露出するようにフォトマスクを形成する。その結果、セルプレート電極１９をパターニングするときに、ダミーパターン１７の側面を覆う主に多結晶シリコン膜からなるサイドウォール２０が形成されることになる。
【００６２】
次に、図２（ｃ）に示すように、ＣＶＤ法により、セルプレート電極１９上を含む全面に層間絶縁膜、ここではＢＰＳＧ（Boro-Phospho Silicate Glass ）膜２１を膜厚４００ｎｍ〜７００ｎｍ程度に形成する。なお、層間絶縁膜として、ＢＰＳＧ膜２１の代わりに、ＰＳＧ（Phospho-Silicate Glass) 膜を用いたり、あるいは、ＣＶＤ法によるシリコン酸化膜、ＳＯＧ（Spin On Glass ）膜、シリコン酸化膜を順次積層した３層構造膜を用いてもよい。
【００６３】
次に、シリコン半導体基板１に８５０℃〜９００℃程度、１０分〜３０分程度の熱処理を施すことにより、ＢＰＳＧ膜２１の表面をリフローさせる。ここで、ダミーパターン１７を電極構造１１に沿って多数設けたり、長さの長いダミーパターンを設けることにより、メモリセル領域におけるＢＰＳＧ膜の平坦性を改善できる。その後、図３（ａ）に示すように、ＢＰＳＧ膜２１の表面をエッチバックする。ここで、熱処理の後には、ダミーパターン１７の近傍における段差（高さが１．０μｍ〜２．０μｍ程度）の傾斜が急峻であるため、このダミーパターン１７の近傍でＢＰＳＧ膜２１の膜厚が最も小さくなっている。従って、ダミーパターン１７をエッチバックを終了させる指標として、ダミーパターン１７を覆うセルプレート電極１９の一部が露出するまでエッチバックを行う。具体的には、ダミーパターン１７を誘電体膜１８を介して覆うセルプレート電極１９の全部が露出した状態を１００％とすると、０．５〜２％程度が露出した状態でエッチバックを終了させる。
【００６４】
ここで、図５（ａ）のようにダミーパターン１７の側面にサイドウォール２０が形成された場合には、図５（ｂ）に示すように、ダミーパターン１７をエッチバックを終了させる指標として、ダミーパターン１７の一部（及びサイドウォール２０の一部）が露出するまでエッチバックを行う。
【００６５】
上記の場合には、セルプレート電極１９の膜厚分だけ、ダミーパターン１７の高さが低く形成されているので、このエッチバック工程において、メモリセル領域とその周辺回路領域との境界領域における段差を段階的に緩和する効果がある。
【００６６】
続いて、図１〜３の断面図に現れていない領域において、ＢＰＳＧ膜２１及び層間絶縁膜１５を穿ち電極構造１１のゲート電極８の表面の一部を露出させるコンタクト孔を形成し、スパッタ法によりコンタクト孔内にＴｉ（チタン）を膜厚２０〜４０ｎｍ程度、ＴｉＮ（窒化チタン）を膜厚５０〜１００ｎｍ程度に順次積層して下地膜を形成する。引き続きＣＶＤ法によりコンタクト孔を埋め込むようにＷ（タングステン）を形成して、異方性ドライエッチングを施すことにより、コンタクト孔を充填するタングステンプラグ（不図示）を形成する。
【００６７】
次に、図３（ｂ）及び図４（ｃ）に示すように、スパッタ法により、タングステンプラグ上を含むＢＰＳＧ膜２１の全面に下地膜２３としてのＴｉＮ膜を膜厚５０ｎｍ〜１００ｎｍ程度に形成し、引き続き下地膜２３上にスパッタ法によりアルミニウム合金膜を形成する。続いて、これらアルミニウム合金膜及びＴｉＮ膜にフォトリソグラフィー及びそれに続くドライエッチングを施し、タングステンプラグと接続された金属配線膜２４と、ＢＰＳＧ膜２１の表面から露出したセルプレート電極１９の一部と接続された金属配線膜２５とを形成する。ここで、金属配線膜２４は、上述したコンタクト孔を通じてゲート電極８と接続され、ゲート電極８の低抵抗化に寄与する裏打ち配線として機能する。一方、金属配線膜２５は、ダミーパターン１７の近傍における傾斜を緩和する機能を有するとともに、セルプレート電極１９の電位を所定値、例えば、１／２×ＶCCに固定する機能を有する。
【００６８】
上述したように、第１の実施形態のＤＲＡＭの製造方法によれば、ストレージノード電極１６と共に同一の階層位置にダミーパターン１７を形成する。このように、ダミーパターン１７は所定の導電膜と共にパターン形成されるため、工程数を増やすことなく簡易に形成される。そして、このダミーパターン１７を覆う導電膜、ここではセルプレート電極１９の一部が露出するまでＢＰＳＧ膜２１の表層を除去して平坦化する。このとき、ダミーパターン１７が指標となって設計通りに正確に段差部の傾斜が緩和された平坦なＢＰＳＧ膜２１が形成される。ダミーパターン１７はストレージノード電極として機能するものではないため、短絡を懸念することなく平坦なＢＰＳＧ膜２１上に正確に各種配線膜、ここでは金属配線膜２４，２５を形成することができる。
【００６９】
更に、金属配線膜２５を積極的にダミーパターン１７と電気的に接続されるように形成することにより、金属配線膜２５が、ダミーパターン１７の近傍の傾斜の低減化に寄与するとともに、ダミーパターン１７を覆うセルプレート電極１９の電位を固定する機能を果たす。
【００７０】
次いで、第１の実施形態のいくつかの変形例について説明する。なお、第１の実施形態のＤＲＡＭと同一の構成要素等については同一の符号を記して説明を省略する。
【００７１】
（変形例１）
先ず、変形例１について説明する。この変形例１のＤＲＡＭは、第１の実施形態のＤＲＡＭとほぼ同様の構成を有するが、そのダミーパターンの形状が異なる。
【００７２】
変形例１のＤＲＡＭにおいては、図６に示すように、ダミーパターン３１が、マトリクス状に整列したストレージノード電極１６の外縁の１辺に沿って外方に凸部３２を有して一体形成されている。
【００７３】
この変形例１のＤＲＡＭによれば、第１の実施形態の場合と同様に、ストレージノード電極１６と共に同一の階層位置にダミーパターン３１を形成する。このように、ダミーパターン３１は所定の導電膜と共にパターン形成されるため、工程数を増やすことなく簡易に形成される。そして、このダミーパターン３１を覆う導電膜、ここではセルプレート電極１９の一部が露出するまでＢＰＳＧ膜２１の表層を除去して平坦化する。このとき、ダミーパターン３１が指標となって設計通りに正確に段差部の傾斜が緩和された平坦なＢＰＳＧ膜２１が形成される。ダミーパターン３１はストレージノード電極として機能するものではないため、短絡を懸念することなく平坦なＢＰＳＧ膜２１上に正確に各種配線膜、ここでは金属配線膜２４，２５を形成することができる。
【００７４】
更に、金属配線膜２５を積極的にダミーパターン３１と接続されるように形成することにより、金属配線膜２５が、ダミーパターン３１の近傍の傾斜の低減化に寄与するとともに、ダミーパターン３１を覆うセルプレート電極１９の電位を固定する機能を果たす。
【００７５】
更に、ダミーパターン３１は、膜厚が比較的大きいストレージノード電極１６に起因して形成される段差が最も大きくなる部位、ここではマトリクス状に各素子活性領域に形成されるストレージノード電極１６のうち、外縁部の１辺に近接して形成される１列のストレージノード電極１６に近接して形成されているため、ダミーパターン３１が指標となって更に設計通りに正確に段差部の傾斜が緩和された平坦なＢＰＳＧ膜２１を形成することが可能となり、ダミーパターン３１の近傍の傾斜の更なる緩和化を図ることができる。
【００７６】
（変形例２）
続いて、第１の実施形態の変形例２について説明する。この変形例２のＤＲＡＭは、第１の実施形態及び変形例１のＤＲＡＭとほぼ同様の構成を有するが、そのストレージノード電極及びダミーパターンの形状が異なる点で相違する。
【００７７】
変形例２のＤＲＡＭにおいては、図７に示すように、ストレージノード電極４１が、５角以上の多角形状、ここでは６角形状にパターン形成されており、３ピッチをもって繰り返すように格子状に配列している。一方、ダミーパターン４２は、ストレージノード電極４１と同様に６角形状を有し、メモリセルアレイ４３の全体を囲むように、行方向及び列方向にそれぞれストレージノード電極４１の２つおきに配列するようにパターン形成されている。ここで、ＢＰＳＧ膜２１のエッチバックの際の制御性等を考慮して、ダミーパターン４２の幅を、ストレージノード電極４１の幅に比して若干、例えば１μｍ〜２μｍ狭く形成してもよい。
【００７８】
この変形例２のＤＲＡＭによれば、第１の実施形態の場合と同様に、ストレージノード電極４１と共に同一の階層位置にダミーパターン４２を形成する。このように、ダミーパターン４２は所定の導電膜と共にパターン形成されるため、工程数を増やすことなく簡易に形成される。そして、このダミーパターン４２を覆う導電膜、ここではセルプレート電極１９の一部が露出するまでＢＰＳＧ膜２１の表層を除去して平坦化する。このとき、ダミーパターン４２が指標となって設計通りに正確に段差部の傾斜が緩和された平坦なＢＰＳＧ膜２１が形成される。ダミーパターン４２はストレージノード電極として機能するものではないため、短絡を懸念することなく平坦なＢＰＳＧ膜２１上に正確に各種配線膜、ここでは金属配線膜２４，２５を形成することができる。
【００７９】
更に、金属配線膜２５を積極的にダミーパターン４２と接続されるように形成することにより、金属配線膜２５が、ダミーパターン４２の近傍の傾斜の低減化に寄与するとともに、ダミーパターン４２を覆うセルプレート電極１９の電位を固定する機能を果たす。
【００８０】
更に、ダミーパターン４２は、膜厚が比較的大きいストレージノード電極４１に起因して形成される段差が最も大きくなる部位、ここではマトリクス状に各素子活性領域に形成されるストレージノード電極４１のうち、外縁部の４辺に近接して形成されるストレージノード電極４１の２つおきに近接して形成されているため、ダミーパターン４２が指標となって更に設計通りに正確に段差部の傾斜が緩和された平坦なＢＰＳＧ膜２１を形成することが可能となり、ダミーパターン４１の近傍の傾斜の更なる低減化を図ることができる。
【００８１】
（第２の実施形態）
次いで、本発明の第２の実施形態について説明する。この第２の実施形態のＤＲＡＭは、第１の実施形態のＤＲＡＭとほぼ同様の構成を有するが、そのダミーパターンとなる導電膜の種類が異なる（加わる）点で相違する。第２の実施形態においては、このＤＲＡＭの構成を製造方法とともに説明する。図８〜図１０は、第２の実施形態のＤＲＡＭの製造方法の主要工程を順に示す概略断面図である。なお、第１の実施形態のＤＲＡＭと同一の構成要素等については同一の符号を記す。また、周辺トランジスタ領域については第１の実施形態のものと同一なので、図面及び説明において省略する。
【００８２】
第２の実施形態のＤＲＡＭを製造する際には、先ず図１（ａ）までは第１の実施形態の場合と同様に行う。
【００８３】
続いて、図８（ａ）に示すように、シリコン酸化膜９、多結晶シリコン膜８及びゲート酸化膜７にフォトリソグラフィー及びそれに続くドライエッチングを施し、素子活性領域上及びフィールドシールド素子分離構造２を跨がるように電極形状にパターニングするとともに、電極形状のうち、外縁部の電極形状に近接する部位に多結晶シリコン膜８からなるダミーパターン５１を形成する。このとき、素子活性領域において、電極形状に形成された部位以外では、シリコン半導体基板１の表面が露出した状態となる。続いて、全面にシリコン酸化膜を形成し、このシリコン酸化膜の全面を異方性ドライエッチングして、電極形状のシリコン酸化膜９、多結晶シリコン膜８、ゲート酸化膜７及びサイドウォール６の側面と、ダミーパターン５１及びゲート酸化膜７の側面にのみシリコン酸化膜を残してサイドウォール１０を形成し、電極構造１１を完成させる。ここで、電極構造１１においては、素子活性領域においてパターニングされた多結晶シリコン膜８がゲート電極となり、ワード線として機能する。一方、ダミーパターン５１は電気的に孤立した状態とされる。
【００８４】
次に、低圧ＣＶＤ法により、素子活性領域における隣接する電極構造１１間を埋め込むように、全面に多結晶シリコン膜を形成する。このとき、多結晶シリコン膜の導電性を向上させるために、成膜中にＰＨ3 ガスを流しながらノンドープの多結晶シリコン膜を形成してリン（Ｐ）を添加する。
【００８５】
続いて、図８（ｂ）に示すように、リンが添加された多結晶シリコン膜をパターニングして各電極構造１１上で分断し、引き出し電極１２を形成する。次いで、シリコン半導体基板１を熱処理する。このとき、引き出し電極１２から下層のシリコン半導体基板１内にリンが熱拡散して、一対の不純物拡散層であるソース１３及びドレイン１４が形成される。即ち、各引き出し電極１２がソース１３及びドレイン１４のパッドの機能を果たすことになる。
【００８６】
続いて、低圧ＣＶＤ法により、全面にシリコン酸化膜からなる層間絶縁膜１５を形成し、この層間絶縁膜１５をパターニングして、各引き出し電極１２の表面の一部を露出させる。その後、引き出し電極１２を介してドレイン１４と接続されるように、ビット線（不図示）をパターン形成する。
【００８７】
次に、低圧ＣＶＤ法により、全面に多結晶シリコン膜を膜厚４００ｎｍ〜１０００ｎｍ程度に形成し、この多結晶シリコン膜の導電性を向上させるために、成膜中にＰＨ3 ガスを流しながらノンドープの多結晶シリコン膜を形成してリン（Ｐ）を添加する。
【００８８】
続いて、図８（ｃ）に示すように、多結晶シリコン膜をパターニングして、引き出し電極１２を介してソース１３と接続されるように各ストレージノード電極１６を形成するとともに、層間絶縁膜１５上に電気的に孤立したダミーパターン１７を同時形成する。ここで、ダミーパターン１７は、その外方の端部が層間絶縁膜１５及びシリコン酸化膜９を介した下層のダミーパターン５１の端部よりも若干内方に位置するように形成される。これらダミーパターン５１，１７は、膜厚が比較的大きいストレージノード電極１６に起因して形成される段差が最も大きくなる部位、ここではマトリクス状に各素子活性領域に形成されるストレージノード電極１６のうち、外縁部に形成されるストレージノード電極１６に近接するように形成される。
【００８９】
次に、図９（ａ）に示すように、ＣＶＤ法により、ストレージノード電極１６上及びダミーパターン１７上を含む全面に、シリコン窒化膜からなる誘電体膜１８を形成する。ここで、誘電体膜としては、シリコン窒化膜の代わりに、シリコン窒化膜及びシリコン酸化膜を順次形成してなる２層構造のＮＯ膜や、シリコン窒化膜、シリコン酸化膜及びシリコン窒化膜を順次形成してなる３層構造のＯＮＯ膜を形成しても好適である。
【００９０】
続いて、低圧ＣＶＤ法により、誘電体膜１８上に多結晶シリコン膜を膜厚１００ｎｍ〜２００ｎｍ程度に形成し、多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、マトリクス状に整列した各ストレージノード電極１６及びダミーパターン１７を誘電体膜１８を介して覆うセルプレート電極１９をパターン形成する。
【００９１】
なお、ダミーパターン１７上に誘電体膜１８及びセルプレート電極１９が存しないようにしてもよい。この場合、セルプレート電極１９をパターン形成する際に、ダミーパターン１７上の多結晶シリコン膜の部位が露出するようにフォトマスクを形成する。従って、第１の実施形態の図６と同様に、セルプレート電極１９をパターニングするときに、ダミーパターン１７の側面を覆う主に多結晶シリコン膜からなるサイドウォール２０が形成されることになる。
【００９２】
次に、図９（ｂ）に示すように、ＣＶＤ法により、セルプレート電極１９上を含む全面に層間絶縁膜、ここではＢＰＳＧ膜２１を膜厚４００ｎｍ〜７００ｎｍ程度に形成する。なお、層間絶縁膜として、ＢＰＳＧ膜２１の代わりに、ＰＳＧ膜を用いたり、あるいは、ＣＶＤ法によるシリコン酸化膜、ＳＯＧ膜、シリコン酸化膜を順次積層した３層構造膜を用いてもよい。
【００９３】
次に、図１０（ａ）に示すように、シリコン半導体基板１に８５０℃〜９００℃程度、１０分〜３０分程度の熱処理を施すことにより、ＢＰＳＧ膜２１の表面をリフローさせる。その後、図１０（ａ）に示すように、ＢＰＳＧ膜２１の表面をエッチバックする。ここで、熱処理の後には、ダミーパターン５１，１７の近傍における段差（高さが１．０μｍ〜２．０μｍ程度）の傾斜が急峻であるため、ダミーパターン１７の近傍でＢＰＳＧ膜２１の膜厚が最も小さくなっている（ダミーパターン５１の近傍でＢＰＳＧ膜２１の膜厚が最も小さくなっている場合も考えられる。）。従って、ダミーパターン１７をエッチバックを終了させる指標として、ダミーパターン１７を覆うセルプレート電極１９の一部が露出するまでエッチバックを行う。具体的には、ダミーパターン１７を誘電体膜１８を介して覆うセルプレート電極１９の全部が露出した状態を１００％とすると、１％程度が露出した状態でエッチバックを終了させる。
【００９４】
続いて、図８〜図１０の断面図に現れていない領域において、ＢＰＳＧ膜２１及び層間絶縁膜１５を穿ち電極構造１１のゲート電極８の表面の一部を露出させるコンタクト孔を形成し、スパッタ法によりコンタクト孔内にＴｉ（チタン）を膜厚２０〜４０ｎｍ程度、ＴｉＮ（窒化チタン）を膜厚５０〜１００ｎｍ程度に順次積層して下地膜を形成する。引き続きＣＶＤ法によりコンタクト孔を埋め込むようにＷ（タングステン）を形成して、異方性ドライエッチングを施すことにより、コンタクト孔を充填するタングステンプラグを形成する。
【００９５】
次に、図１０（ｂ）に示すように、スパッタ法により、タングステンプラグ上を含むＢＰＳＧ膜２１の全面に下地膜２３としてのＴｉＮ膜を膜厚５０ｎｍ〜１００ｎｍ程度に形成し、引き続き下地膜２３上にスパッタ法によりアルミニウム合金膜を形成する。続いて、これらアルミニウム合金膜及びＴｉＮ膜にフォトリソグラフィー及びそれに続くドライエッチングを施し、タングステンプラグと接続された金属配線膜２４と、ＢＰＳＧ膜２１の表面から露出したセルプレート電極１９の一部と接続された金属配線膜２５とを形成する。ここで、金属配線膜２４は、上述したコンタクト孔を通じてゲート電極８と接続され、ゲート電極８の低抵抗化に寄与する裏打ち配線として機能する。一方、金属配線膜２５は、ダミーパターン１７の近傍における傾斜を緩和する機能を有するとともに、セルプレート電極１９の電位を所定値、例えば１／２×ＶCCに固定する機能を有する。
【００９６】
上述したように、第２の実施形態のＤＲＡＭの製造方法によれば、ゲート電極構造１１のゲート電極８と共に同一の階層位置にダミーパターン５１を形成するとともに、ストレージノード電極１６と共に同一の階層位置にダミーパターン１７を形成する。このように、ダミーパターン５１，１７は所定の導電膜と共にパターン形成されるため、工程数を増やすことなく簡易に形成される。そして、このダミーパターン１７を覆う導電膜、ここではセルプレート電極１９の一部が露出するまでＢＰＳＧ膜２１の表層を除去して平坦化する。このとき、ダミーパターン１７（５１）が指標となって設計通りに正確に段差部の傾斜が緩和された平坦なＢＰＳＧ膜２１が形成される。ダミーパターン１７（５１）はストレージノード電極として機能するものではないため、短絡を懸念することなく平坦なＢＰＳＧ膜２１上に正確に各種配線膜、ここでは金属配線膜２４，２５を形成することができる。
【００９７】
更に、金属配線膜２５を積極的にダミーパターン１７と電気的に接続されるように形成することにより、金属配線膜２５が、ダミーパターン１７の近傍の傾斜の低減化に寄与するとともに、ダミーパターン１７を覆うセルプレート電極１９の電位を固定する機能を果たす。
【００９８】
更に、ダミーパターン１７のみならずダミーパターン５１をダミーパターン１７の若干外方に形成するため、ダミーパターン５１，１７の近傍の傾斜が更に緩和されることになる。
【００９９】
第２の実施形態においても、第１の実施形態の変形例１，２と同様に、ダミーパターン１７の形状を変えたり、メモリセルアレイを囲むように形成して、更なるＢＰＳＧ膜２１の正確な平坦化性を図るようにしても好適である。
【０１００】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図１１〜図１３は、第３の実施形態によるＤＲＡＭの製造方法の主要工程を順に示す断面図である。なお、第１の実施形態のものと同一の構成要素については同一の符号を記す。また、周辺トランジスタ領域については第１の実施形態のものと同一なので、図面及び説明において省略する。
【０１０１】
先ず、図１１（ａ）に示すように、シリコン半導体基板１上にフィールドシールド素子分離構造２を形成する。その後、熱酸化によりゲート酸化膜７を形成し、その上にリンを添加した多結晶シリコン膜８とシリコン酸化膜９を堆積形成する。
【０１０２】
次に、図１１（ｂ）に示すように、ゲート酸化膜７、多結晶シリコン膜８、シリコン酸化膜９を電極形状にパターニングし、サイドウォール１０を形成して電極構造１１を完成させる。さらに、その上にリンを添加した多結晶シリコン膜２２を形成する。ここまでは、第１の実施形態とほぼ同様である。
【０１０３】
次に、図１１（ｃ）に示すように、多結晶シリコン膜２２をパターニングして各電極構造１１上で分断し、ソース１３をキャパシタの下部電極に接続するための引き出し電極７１と、ドレイン１４をビット線に接続するための引き出し電極７２と、ダミーパターン７３を形成する。
【０１０４】
続いて、図１２（ａ）に示すように、シリコン酸化膜を堆積してこれをパターニングすることにより、層間絶縁膜１５を形成する。このとき、引き出し電極７１と７２の上部を露出させる。
【０１０５】
次に、図１２（ｂ）に示すように、ＣＶＤ法により、ＢＰＳＧ膜等の層間絶縁膜２１を、３００〜７００ｎｍの厚さに堆積し、温度８５０℃〜９００℃、時間１０分〜３０分で熱処理を施して、その表面を平坦化する。この熱処理の後では、メモリセル領域の周辺部に配置されているダミーパターン近傍の傾斜が急激であるため、層間絶縁膜２１の膜厚はダミーパターン近傍において最も小さくなっている。従って、この後にエッチバックすると、図１３（ａ）に示すように、ダミーパターンの多結晶シリコンが最初に露出するので、この露出した時点を検出してエッチバック工程の終点とする。
【０１０６】
さらに、図１３（ｂ）に示すように、層間絶縁膜２１及び層間絶縁膜１５にコンタクトホールを形成し、リンを添加した多結晶シリコン膜をＣＶＤ法により堆積し、引き続き、ＷＳｉ（タングステンシリコン）をスパッタ法により堆積し、リソグラフィ及びドライエッチング法によりパターニングして、ビット線７４を形成する。その後、順次、キャパシタや金属配線を形成する。
【０１０７】
なお、本発明は上記実施形態に限定されるものではない。例えば、第２の実施形態において、フィールドシールド素子分離構造２のシールドプレート電極４のパターン形成と同時に、シールドプレート電極４と同一の階層位置に更なるダミーパターンを形成し、段差部における傾斜の更なる緩和を図るようにしてもよい。なおこの場合、シールドプレート電極４と共に形成されるダミーパターンを、ダミーパターン５１，１７に比して最も外方に突出して形成することが好適である。
【０１０８】
また、ソース１３上の引き出し電極１２と接続されるビット線を形成する際に、このビット線のパターン形成と同時に、同一の階層位置に更なるダミーパターンを形成し、段差部における傾斜の更なる緩和を図るようにしてもよい。
【０１０９】
また、本発明はＤＲＡＭのみならず、他の様々な半導体素子にも適用可能である。例えば、ＥＥＰＲＯＭ等の不揮発性半導体メモリに本発明を適用した場合には、例えば島状の浮遊ゲート電極を形成する際に、同一の階層位置にダミーパターンを同時形成すること等が考えられる。
【０１１０】
【発明の効果】
本発明によれば、ＤＲＡＭを代表とする構成要素間に大きな段差を持つ半導体素子において、工程数を増加させたり煩雑化させることなく、各構成要素を覆う層間絶縁膜を設計通りに平坦化し、段差部における傾斜緩和を正確に行うことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、本発明の第１の実施形態に係るＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本発明の第１の実施形態に係るＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図４】本発明の第１の実施形態に係るＤＲＡＭの製造方法の主要工程を順に示す概略平面図である。
【図５】本発明の第１の実施形態に係るＤＲＡＭの製造方法の他の例の主要工程を順に示す概略断面図である。
【図６】本発明の第１の実施形態に係るＤＲＡＭの変形例１のＤＲＡＭの主要部位を示す概略平面図である。
【図７】本発明の第１の実施形態に係るＤＲＡＭの変形例２のＤＲＡＭの主要部位を示す概略平面図である。
【図８】本発明の第２の実施形態に係るＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、本発明の第２の実施形態に係るＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、本発明の第２の実施形態に係るＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図１１】本発明の第３の実施形態に係るＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、本発明の第３の実施形態に係るＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、本発明の第３の実施形態に係るＤＲＡＭの製造方法を工程順に示す概略断面図である。
【符号の説明】
１  シリコン半導体基板
２  フィールドシールド素子分離構造
３  シールドゲート酸化膜
４  多結晶シリコン膜
５，９  シリコン酸化膜
６，１０，２０  サイドウォール
７  ゲート酸化膜
８  ゲート電極（多結晶シリコン膜）
１１  電極構造
１２，７１，７２  引き出し電極
１３  ソース
１４  ドレイン
１５  層間絶縁膜
１６，４１  ストレージノード電極
１７，３１，４２，５１，７３  ダミーパターン
１８  誘電体膜
１９  セルプレート電極
２１  ＢＰＳＧ膜
２２  多結晶シリコン膜
２３  下地膜
２４，２５  金属配線膜
７４  ビット線
【図１】
0004363679.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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