(57)【特許請求の範囲】
【請求項１】
演算を実行するためのプロセッサ部と、
前記プロセッサ部を対称中心として３次元的に対称配置された、短辺部と長辺部を有する矩形形状の複数のメモリセル領域と、
前記複数のメモリセル領域の長辺部に接続され、前記プロセッサ部と前記メモリセル領域間の情報伝達を行う複数系統の配線手段とを備え、
前記プロセッサ部と前記複数のメモリセル領域が１チップ内に配置され、
前記プロセッサ部は前記複数のメモリセル領域を前記配線手段の系統別に制御すること
を特徴とする半導体装置。
【請求項２】
前記プロセッサ部と前記メモリセル領域間の配線関係と各部の機能を変更するためのプログラム手段を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記プロセッサ部と前記メモリセル領域からの光信号を受信し、さらに光信号を送信するための受光・発光手段を備えたことを特徴とする請求項１又は請求項２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プロセッサとメモリを１チップ上に配置した半導体装置に関し、特に、集積度を向上させ、高速処理を可能とする技術に係る。
【０００２】
【従来の技術】
近年、多くの電子機器は、使い手の操作が容易であることを第一に考え、より軽量化、より小型化する方向に開発が進められている。さらに、電子機器が扱う情報量の急激な増加に伴い、電子機器の情報処理速度のより一層の高速化が望まれるようになった。
【０００３】
このような背景から、最近、プロセッサチップとメモリチップを１チップ上にまとめた半導体装置である、１チップＬＳＩという概念が提案され、既に実用段階に入っている。
【０００４】
以下では、図４９を用いて典型的な１チップＬＳＩについて説明する。
【０００５】
図４９は、１チップＬＳＩの構成を説明するための模式図である。
【０００６】
１チップＬＳＩにおいては、チップ１は、各種演算を行うためのＣＰＵ３と、メモリセル領域となる複数のモジュール５と、ＣＰＵ３と個々のモジュール５を電気的に接続するバス１５とから構成されている。
【０００７】
１チップ化が進められる以前は、ＣＰＵの機能を有するチップとメモリチップとを相互に接続するという構成より成り立っていたが、この１チップ化により必要となるシステムの占有面積が格段に小さくなり、さらに各モジュール間の配線長が短くなることにより、より高速処理が可能となった。
【０００８】
【発明が解決しようとする課題】
上記のように、１チップＬＳＩの登場により、ＬＳＩ等の半導体装置はより小型に、さらにより高速処理をすることが可能となった。しかしながら、最近、１チップ化の概念に由来する新たな技術的問題が浮かび上がってきた。
【０００９】
一般に、汎用プロセッサチップと汎用メモリチップとでは、その設計技法や配線構造が異なる。例えば、メモリチップとプロセッサチップの配線構造を比較すると、メモリに使用される配線は一般的に２層を上限とするのに対し、プロセッサは多層配線構造を基本構造としている。したがって、プロセッサチップとメモリチップを１チップ上に集積させようとする場合には、単純に同一チップ上に個々の要素を設置するだけでは希望した性能を実現することができず、煩雑な組み込み作業を要することになる。さらに、システムＬＳＩの構築のためには、光配線とのシームレスな結合を形成し、さらなる機能を集積する必要があるが、現在これを実現できる方法はない。
【００１０】
本問題を解決するための一つの手段として、プロセッサチップとメモリチップの設計プロセスを統一する等の方法も考えられるが、一般的に設計プロセスの変更は多大な労力と時間を要するので、現状においては、技術面・コスト面で大きな困難を伴う。
【００１１】
本発明は、上記事情に鑑みてなされたものであり、その目的は、より高い集積度を有し、高速処理を実現し、さらなる機能を搭載した半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記技術的課題を解決するために、本発明の係る半導体装置は、演算を実行するためのプロセッサ部と、前記プロセッサ部を対称中心として３次元的に対称配置された複数のメモリセル領域と、前記プロセッサ部と前記メモリセル領域間の情報伝達を行う配線手段とを備えたことに特徴を有する。
【００１３】
このように、本半導体装置では、プロセッサ部を対称中心としてメモリセル領域を３次元的に対称配置しているので、より高い集積度及び高速処理を望むことができ、また信号の同期を図る必要性を軽減することができるのである。
【００１４】
また、前記プロセッサ部及び前記メモリセル領域は球より構成されていてもよい。これにより、集積度を向上させると同時に、各部に実装できる回路面積を拡大することができるのである。
【００１５】
また、前記プロセッサ部と前記メモリセル領域間の配線関係と各部の機能を変更するためのプログラム手段を有していても良い。これにより、各種の機能をプログラムの変更だけで実現することができるのである。
【００１６】
さらに、前記プロセッサ部は複数存在していてもよい。これにより、マルチプロセッサを形成することも可能になるのである。
【００１７】
さらに、前記プロセッサ部はいかなる方式でもよく、量子効果を利用したプロセッサであっても良い。これにより、一つのシステム上に異種プロセッサが同居するので、システムがより多機能となる。
【００１８】
さらに、前記配線手段はバスより構成され、当該バスにバスインターフェイスを設けることが望ましい。これにより、より高速な命令処理が可能となるのである。
【００１９】
さらに、前記プロセッサ部とメモリセル領域間にバッファ又はキャッシュメモリを設けても良い。これにより、信号の同期を図る必要性がさらに軽減されるのである。
【００２０】
さらに、前記プロセッサ部とメモリセル領域間は光配線でつながれていても良い。これにより、チップ間、ボード間の配線を同じルールで設計することができる。
【００２１】
【発明の実施の形態】
以下、図１乃至図４３を用いて本発明に係る半導体装置の実施形態について詳しく説明する。
【００２２】
図１は、第１の実施形態の半導体装置を示す模式図である。
【００２３】
本実施形態の半導体装置は、演算を行うための球状のＣＰＵ３と、球状のメモリセル領域５と、ＣＰＵ３とメモリセル領域５を電気的に接続するための配線手段７と、入出力インターフェイス９と、入出力インターフェイス９に設けられた光信号を送受するための発光・受光手段１１とから構成されている。
【００２４】
上記構成において、各々のメモリセル領域５は、ＣＰＵ３を対称中心として３次元的に対称配置されている。これにより、ＣＰＵ３と各メモリセル領域５間の距離は全て等しくなり、信号の同期を図る手間を和らげることができる。
【００２５】
また、ＣＰＵ３、メモリセル領域５は共に球状であるので、矩形形状のモジュールよりも密に配置することができ、さらに高い集積度を望むことができる。
【００２６】
さらに、本実施形態においては、ＣＰＵ３、メモリセル領域５は共に１つの球から成り立っているとしたが、図１において示す構成単位がそれぞれのモジュール内部に含まれるような構成としても良い。つまり、ＣＰＵ３、メモリセル領域５が複数個の球より構成されてもよい。ただし、このような場合も必ず、図１に示すような、構成単位の対称性は保たれているものとする。
【００２７】
さらに又、各モジュール間は、発光・受光手段１１からの光信号を利用して情報の送受を行っても良い。この場合、各モジュール上にも、配線手段として、受光・発光手段を備える必要性が生じるが、これにより、各モジュール間にワイヤー等の物理的な配線手段は不要となる。
【００２８】
図２は、第２の実施形態の半導体装置を示す模式図である。
【００２９】
本構成においては、上下のメモリセル領域に、図１において示す所の入出力インターフェイスの機能を併設し、メモリセル領域１３としている。
【００３０】
本実施形態においては、各構成要素を矩形状としているが、図１に示した実施形態と同様、各メモリセル領域はＣＰＵ３に対して空間的対称性を有しているので、信号の同期を図る必要性が少なくなる。
【００３１】
尚、矩形形状の各モジュールは単一のモジュールから構成される必要はなく、例えば複数の球を用いてモジュールを形成することにより、個々のモジュール自体の集積度を上げることができる。
【００３２】
図３は、第３の実施形態の半導体装置を側面から見た際の模式図である。
【００３３】
各モジュールが図２に示すような矩形形状である場合には、本図に示すように、各モジュールを入れ子状に配置することにより、チップ全体の集積度を向上することができる。
【００３４】
図４は、第４の実施形態の半導体装置を側面から見た際の模式図である。
【００３５】
図４に示すように、各構成要素を層状に積み上げる際には、上下方向においても対称性を有するように配置することにより、本発明の作用効果を実現することができる。ただし、この場合、各構成要素間の各配線長が等しくなるように留意しなければならない。
【００３６】
図５は、第５の実施形態の半導体装置を側面から見た際の模式図である。
【００３７】
本実施形態においては、チップ１内にＣＰＵ３を対称中心としてメモリセル領域５を空間に対称となるように配置されている。
【００３８】
以下、図５に示した半導体装置について、各構成要素間の配線例および各種応用について、図８乃至図４３を用いて説明する。
【００３９】
尚、以下の図８乃至図４３に示す半導体装置の説明は、３次元的に形成された装置を側面から見ているものとして話を進める。但し、既述のように、本発明の半導体装置は各モジュールが３次元的対称性を有するように配置されているので、本発明の技術的範囲が図に示した配置にのみ限られることはない。つまり、半導体装置は、例えば図６に示すような配置となっており、演算部とメモリ部が最短経路で結ばれている。図６では、a,b,c,d,e,f,g,hとあるが、a,bのみ、ab,deのみでも可能である。さらに、図７に示すどの配置も本発明の意味するところとなる。
【００４０】
図８は、第８の実施形態である半導体装置の構成を示す図である。
【００４１】
チップ１は、ＣＰＵ３と、メモリセル領域５ａ，５ｂ，５ｃ，５ｄと、メモリセル領域５ａと５ｂの短辺同士を結ぶバス１５ａと、メモリセル領域５ａと５ｃの短辺同士を結ぶバス１５ｂ、メモリセル領域５ｃと５ｄの短辺同士を結ぶバス１５ｃと、各モジュールとバスの接続点に設けられたプログラミングによりＣＰＵ３とメモリセル領域の配線関係および各モジュールの機能を変更するためのプログラム手段１７とから構成され、ＣＰＵ３の上辺とバス１５ｂが電気的に接続されている。
【００４２】
本実施形態の配線は、チップ１の上辺から信号を出力する場合に適している。尚、プログラム手段１７は各モジュール内に形成されていても良い。また、本実施形態を含め以後の実施形態に用いられる配線は、アドレス信号、データ信号、ワード線活性化信号、コラム線活性化信号、制御信号などの信号の送受に使用されることを想定しており、ＣＰＵ３はメモリセル領域内に格納された命令を配線を通じて実行することが可能な状態となっているものとする。
【００４３】
また、図８に示す配線は、図９に示すような形態でも良い。
【００４４】
図１０は、第１０の実施形態の半導体装置の構成を示す図である。
【００４５】
本実施形態においては、メモリセル領域５ａと５ｂをバス１５ａ、メモリセル領域５ａと５ｃをバス１５ｂ、メモリセル領域５ｂと５ｄをバス１５ｄによりそれぞれ接続し、さらにＣＰＵ３とバス１５ａを接続している。
【００４６】
本実施形態の配線は、チップ１の上辺および下辺から信号を出力する場合に適している。
【００４７】
尚、図１０に示す配線は、図１１に示すような形態でも良い。
【００４８】
図１２は、第１２の実施形態の半導体装置の構成を示す図である。
【００４９】
本実施形態においては、メモリセル領域５ａと５ｃの短辺同士をバス１５ｂ、メモリセル領域５ｂと５ｄの短辺同士をバス１５ｄによりそれぞれ接続し、さらにＣＰＵ３の上辺と下辺をそれぞれ、バス１５ｂ、１５ｄを接続している。
【００５０】
この場合、２系統のバスがＣＰＵ３に接続されていることになる。これにより、それぞれの系統に接続されているメモリセル領域を別々に制御することが可能となり、２系統のメモリセル領域の並列アクセスができる。したがって、それぞれの系統のメモリセル領域の大きさや用途が異なる場合には本配線が相応しい。また、前記実施形態と比較してバスの長さが短くなるので、より高速な処理を実現することができる。
【００５１】
図１３は、第１３の実施形態の半導体装置の構成を示す図である。
【００５２】
本実施形態においては、メモリセル領域５ａと５ｂの短辺同士をバス１５ａ、メモリセル領域５ｃと５ｄの短辺同士をバス１５ｃによりそれぞれ接続し、さらにＣＰＵ３の左辺と右辺をそれぞれ、バス１５ａ、１５ｄを接続している。
【００５３】
この場合も、第１２の実施形態同様、バスが２系統となっているので、第１０の実施形態と同じ作用効果を得ることができる。さらに、この場合、ＦＰＧＡ部（プログラム手段）１７がバスに接続されており、アーキテクチャをそのものを変更することが可能である。
【００５４】
図１４は、第１４の実施形態の半導体装置の構成を示す図である。
【００５５】
本実施形態においては、メモリセル領域５ａ，５ｂ，５ｃ，５ｄの長辺およびＣＰＵ３の上辺をチップの横方向に伸ばしたバス１５に接続している。
【００５６】
この場合は、チップ内におけるバスの占める面積は大きいが、バスがメモリセル領域の短辺側ではなく長辺側に接続されているので、メモリセル領域内の複数のアドレスに一時にアクセスすることができるという利点があり、メモリセル領域の使用に偏りを持つ場合に有効である。
【００５７】
上記の構成からわかるように、本発明は、メモリセル領域間に空間を設け、この空間にＣＰＵを配置している。したがって、空間をＣＰＵ以外の構成要素の配置場所に割り当てることも可能である。そこで、以下では、ＣＰＵと共に、バスインターフェイス、周辺回路、バッファ、キャッシュメモリなどの構成要素を本発明に係る半導体装置に加えた場合の配置・配線例について示す。
【００５８】
始めに、図８乃至図１４に示した本発明に係る実施形態について、高速の命令処理を可能とするためのバスインターフェイスを要素に加えた場合について、図１５乃至図１９を用いて説明する。
【００５９】
図１５は、第１５の実施形態である半導体装置の構成を示す図である。
【００６０】
本実施形態は、第８の実施形態の半導体装置において、バス１５ｂの上側にバスインターフェイス１９を設けたことに特徴を有する。
【００６１】
本構成においては、バスインターフェイスがＣＰＵからの命令を受けて外部のピンを制御するために、バスインターフェイスがない場合よりも高速出力が可能となる。
【００６２】
また、バスインターフェイスはデータ保持機能を有するので、外部出力のためピン数を大幅に削減することができる。
【００６３】
さらに、一般的に、バスインターフェイスのデータ出力制御に関わる機能はプログラミングにより変更が可能であるので、前記プログラム手段を用いてバスインターフェイスの配置や配線を変更することも可能であり、さらに他の配置例をも作製することができる。
【００６４】
さらに、このバスインターフェイスは、光配線に対応するものであっても良い。
【００６５】
図１６は、第１６の実施形態である半導体装置の構成を示す図である。
【００６６】
本実施形態は、第１０の実施形態の半導体装置において、バス１５ｂの上側およびバス１５ｄの下側にバスインターフェイス１９ａ，１９ｂを設けたことに特徴を有する。
【００６７】
この構成により、第１０の実施形態と比較してより高速な出力が可能となり、より頻繁なアクセスを伴う使用に耐えうるようになる。また、チップの一辺当りのピン数を大幅に減らすことも可能になる。
【００６８】
図１７は、第１７の実施形態である半導体装置の構成を示す図である。
【００６９】
本実施形態は、第１０の実施形態の半導体装置において、バス１５ｂの上側にバスインターフェイス１９を設けたことに特徴を有する。
【００７０】
この構成によれば、バスインターフェイス用のピンをチップの片側に集中させ、他辺側のピンは他の用途に使用することが可能となる。さらに、バスインターフェイスに接続されているメモリセル領域はデータ用、バスインターフェイスに接続されていないメモリセル領域は命令用などとして、メモリセル領域も用途に応じて使い分けすることができるようになる。
【００７１】
図１８は、第１８の実施形態である半導体装置の構成を示す図である。
【００７２】
本実施形態は、第１２の実施形態の半導体装置において、バス１５ｂの上側およびバス１５ｄの下側にバスインターフェイス１９ａ，１９ｂを設けたことに特徴を有する。これにより、第８の実施形態の半導体装置よりも高速出力が可能となり、頻繁なアクセスを伴う使用に適用できるようになる。本質的には、バスインターフェイス１９ａ，１９ｂはどちらか一方が設けられることにより高速出力が可能となる。
【００７３】
図１９は、第１９の実施形態である半導体装置の構成を示す図である。
【００７４】
本実施形態は、メモリセル領域５ａと５ｃの短辺同士をバス１５ｂ、メモリセル領域５ｂと５ｄの短辺同士をバス１５ｄにより接続し、さらに、メモリセル領域５ａと５ｂの短辺同士をバス１５ａ、メモリセル領域５ｃと５ｄの短辺同士をバス１５ｃを用いて接続する。
【００７５】
本構成についても、前記実施形態同様、外部出力部にバスインターフェイスを設けてもよい。
【００７６】
次に、周辺回路を半導体装置の要素に加えた場合について、図２０乃至図２６を用いて説明する。ここで、周辺回路とは、タイマ、カウンタ、種々のコントローラなどの典型的な周辺回路のことを意味するものとする。また、前記バスインターフェイスと同様、プログラム手段によるプログラミングにより所望の機能を組み込み、配線を変更しても良い。
【００７７】
図２０は、第２０の実施形態である半導体装置の構成を示す図である。
【００７８】
本実施形態は、第８の実施形態の半導体装置において、周辺回路２１をバス１５ｂについてＣＰＵ３と同じ側に接続している。これにより、制御信号の送受に関わるピンを片側に集中させることができる。
【００７９】
図２１は、第２１の実施形態である半導体装置の構成を示す図である。
【００８０】
本実施形態は、第８の実施形態の半導体装置において、周辺回路をバス１５ｂについてＣＰＵと同じ側に接続している。これにより、第２１の実施形態とは異なり、制御信号の送受に係るピンをチップの２系統に分けることができる。
【００８１】
図２２は、第２２の実施形態である半導体装置の構成を示す図である。
【００８２】
本実施形態は、第２０の実施形態の半導体装置において、バスインターフェイス１９をバス１５ｂについてＣＰＵ３と周辺回路２１の逆側に接続し、当該バスインターフェイス１９をバス１５ｂと接続したことに特徴を有する。
【００８３】
図２３は、第２３の実施形態である半導体装置の構成を示す図である。
【００８４】
本実施形態は、第１０の実施形態の半導体装置において、周辺回路２１をＣＰＵ３の上部に設置し、バス１５ａに接続している。
【００８５】
図２４は、第２４の実施形態である半導体装置の構成を示す図である。
【００８６】
本実施形態は、第１２の実施形態の半導体装置において、周辺回路２１をＣＰＵ３の横に併設し、バス１５ｂ，１５ｄに接続している。
【００８７】
図２５は、第２５の実施形態である半導体装置の構成を示す図である。
【００８８】
本実施形態は、第１３の実施形態の半導体装置において、周辺回路２１をＣＰＵ３の上部に設置し、バス１５ａ，１５ｂに接続している。
【００８９】
図２６は、第２６の実施形態である半導体装置の構成を示す図である。
【００９０】
本実施形態は、第１４の実施形態の半導体装置において、周辺回路２１をＣＰＵ３の上部に設置し、バス１５に接続している。
【００９１】
次に、複数のＣＰＵをシステムの構成用件とした場合について、図２７乃至図２９を用いて説明する。
【００９２】
図２７は、第２７の実施形態である半導体装置の構成を示す図である。
【００９３】
本実施形態は、第８の実施形態の半導体装置において、空き空間に複数のＣＰＵを設置し、マルチプロセッサを構成している。
【００９４】
図２８は、第２８の実施形態である半導体装置の構成を示す図である。
【００９５】
本実施形態は、前実施形態同様、バス１５の両側に複数のＣＰＵを設置し、マルチプロセッサを構成している。
【００９６】
図２９は、第２９の実施形態である半導体装置の構成を示す図である。
【００９７】
本実施形態においても、２つのバス１５ａとバス１５ｂの間に複数のＣＰＵを直列に設置し、マルチプロセッサを構成している。
【００９８】
以上述べてきた実施形態においては、メモリセル領域とＣＰＵは直接配線されていたが、例えば、図３０乃至図３１に示すように、バッファをメモリセル領域とＣＰＵの間に設けても良い。これにより、メモリセル領域とＣＰＵの同期を確実に取ることができ、さらに、ＣＰＵのデータ読み出し処理の際には、予め必要なデータをメモリセル領域からバッファへ転送し、ＣＰＵの書き込み処理の際には、バッファにデータを保持し、引き続くＣＰＵの処理と平行してバッファからメモリセル領域へデータを転送することで、高速処理を実現することができる。
【００９９】
尚、上記の場合、バッファの大きさと接続するメモリセル領域の辺の大きさとは同じものとする。また、バッファは全てのメモリセル領域に適用しても、同期を取る必要性のあるメモリセル領域にのみ用いても構わない。
【０１００】
ここで、バッファの構成について図３２乃至図３５を用いて説明する。
【０１０１】
図３２は、本発明の係るバッファの一実施形態を説明するための図である。
【０１０２】
図に示すように、バッファは双方向の信号をラッチするラッチ２５をメモリセル領域５とＣＰＵ３間に直列に設置することにより構成されている。本構成においては、一度に一方向の信号しか処理することができないが、ラッチは入力された信号を一旦保持することができるので入力信号の変化と同期させることなく出力信号を駆動することができる。
【０１０３】
他の構成としては、図３３に示すように、メモリセル領域からＣＰＵへの信号をラッチするラッチ２５ａ、ＣＰＵからメモリセル領域への信号をラッチするラッチ２５ｂをメモリセル領域とＣＰＵ間に並列に設置する場合が考えられる。この場合は、双方向の信号を同時に処理することが可能となる。
【０１０４】
他には、図３４、３５に示すように、一方向の信号のみをラッチするラッチとドライバ２７をメモリセル領域とＣＰＵ間に並列に設置する場合が挙げられる。ドライバはラッチよりもその占有面積が小さいので、本構成は装置の小型化に適している。また、ドライバは入力信号を増幅して出力することを可能とする。
【０１０５】
尚、上記のバッファの構成において、ラッチはフリップフロップ回路であっても良い。
【０１０６】
最後に、その他の応用例について図３６乃至図４３を用いて説明する。
【０１０７】
尚、以下に示す応用例中にはキャッシュメモリを半導体装置の要素に加えたものもあるが、これは、キャッシュメモリはＣＰＵがメモリセル領域にアクセスする頻度を減らし、さらなる高速処理を実現するためである。
【０１０８】
また、キャッシュメモリも前記バッファと同様、全てのメモリセル領域に設けてもよいし、ＣＰＵとの同期をとる必要のあるメモリセル領域のみに設けてもよい。
【０１０９】
図３６は、第３２の実施形態の半導体装置の構成を示す図である。
【０１１０】
メモリセル領域５とＣＰＵ３間にキャッシュメモリ２９を設置している。
【０１１１】
図３７は、第３３の実施形態の半導体装置の構成を示す図である。
【０１１２】
本実施形態においては、第３２の半導体装置の実施形態に加え、バッファ２３をキャッシュメモリ２９とメモリセル領域５間に設置している。
【０１１３】
図３８は、第３４の実施形態の半導体装置の構成を示す図である。
【０１１４】
本実施形態においては、メモリセル領域５とＣＰＵ３間にバッファ２３を設置している。
【０１１５】
尚、バッファ２３はＣＰＵ３上部に配置しても良い。また、ＣＰＵ３上部にキャッシュメモリ２９を配置してもよいし、ＣＰＵ３上部にキャッシュメモリ２９、さらにその上部にバッファ２３を配置しても良い。さらに、ＣＰＵ３の上下にそれぞれ、バッファ２３ａ，２３ｂを配置することも、ＣＰＵの上下にそれぞれ、キャッシュメモリ２９ａ，２９ｂを配置することも可能である。さらに又、キャッシュメモリ２９ａ上部、キャッシュメモリ２９ｂ下部にそれぞれ、バッファ２３ａ，２３ｂを配置することも可能である。
【０１１６】
図３９は、第３５の実施形態の半導体装置の構成を示す図である。
【０１１７】
本実施形態においては、メモリセル領域５ａと５ｂの長辺同士をバス１５ａ、バス１５ａとメモリセル領域５ｃをバス１５ｂ、バス１５ａとメモリセル領域５ｄとバス５ｄにより接続し、さらにＣＰＵの左辺をバス１５ｂと接続している。本構成は、チップの一辺から信号を出力する場合に適する。
【０１１８】
図４０は、第３６の実施形態の半導体装置の構成を示す図である。
【０１１９】
本実施形態においては、メモリセル領域５ａと５ｂの長辺同士をバス１５ａ、メモリセル領域５ｃと５ｄの長辺同士をバス１５ｃ、バス１５ａとバス１５ｃをバス１５ｂにより接続し、さらにＣＰＵの上辺とバス１５ｂを接続している。本構成は、チップの二辺から出力する場合に適する。
【０１２０】
図４１は、第３７の実施形態の半導体装置の構成を示す図である。
【０１２１】
本実施形態においては、メモリセル領域５ａと５ｂの長辺同士をバス１５ａ、メモリセル領域５ｃと５ｄの長辺同士をバス１５ｃにより接続し、さらにＣＰＵの左辺とバス１５ａ、ＣＰＵの右辺とバス１５ｃを接続している。本構成においては、二系統のバスに接続されたメモリセル領域を別々に制御することにより、並列アクセスが可能となる。したがって、それぞれの系統のメモリセル領域の大きさや用途が異なる場合には本構成が適当である。
【０１２２】
図４２は、第３８の実施形態の半導体装置の構成を示す図である。
【０１２３】
本実施形態においては、メモリセル領域５ａと５ｂの長辺同士をバス１５ａ、メモリセル領域５ｃと５ｄの長辺同士をバス１５ｃ、バス１５ａとバス１５ｃをバス１５ｂ，１５ｄにより接続し、さらに、ＣＰＵの左辺とバス１５ａを接続している。
【０１２４】
図４３に示す実施形態においては、上下方向に伸びるバス１５にメモリセル領域等の要素を接続している。
【０１２５】
今まで述べてきた種々の実施形態においては、ＣＰＵの形状には全く触れなかったが、本発明においては、その形状も考慮に入れた設計が可能である。
【０１２６】
ＣＰＵは、一般的に、図４４、４５に示すように、制御回路３５とデータバス部３７とから構成されている。そして、データバス部３７は、図４６に示すように、レジスタ３９、ＡＬＵ４１、シフタ４３、バスインターフェイス４５などの素子が一列に並べられた構成となっており、これらの構成要素が横方向に伸びた信号線に接続されている。したがって、ＣＰＵとバスとの接続部が左辺（又は右辺）方向である場合には図４４に示すＣＰＵ構成、ＣＰＵ伸バスとの接続部が上辺（又は下辺）方向である場合には図４５に示すＣＰＵ構成が配線長を考えると適していることになる。
【０１２７】
したがって、今までに示した実施形態においては、ＣＰＵとバスとの接続部を考慮に入れたＣＰＵを選択することが望ましい。しかしながら、本発明においては、プログラム手段により配置・配線を変更することが可能であるので、上記構成に拘束されることはなく、また図示したＣＰＵ内部構成以外の構成もプログラミングにより作製可能である。また、ＣＰＵはアセンブリ言語が異なる構造でも可能であり、ＣＩＳＣ、ＲＩＳＣが混在していることも可能である。さらに、従来とは異なる演算機構、例えば、ＣＰＵ部に量子効果をその元とするアナログ演算部があっても良い。
【０１２８】
次に、本発明に備えられたＣＰＵとメモリセル領域間の配線と各モジュールの機能を変更するためのプログラム手段の構成および動作について説明する。
【０１２９】
図４７、４８はそれぞれ、プログラム手段の構成および動作を説明するための図である。
【０１３０】
図４７に示すように、本発明の係るプログラム手段は、一次パラメータを入力するための一次パラメータ入力インターフェイスＰ１と、入力された一次パラメータから二次パラメータを生成するパラメータ生成部Ｐ２と、二次パラメータよりプロセッサ定義情報を生成するプロセッサ生成部Ｐ３と、プロセッサ定義情報により定義されたプロセッサを動作させる命令を生成する命令生成部Ｐ４とからなり、命令生成部Ｐ４は、さらに、コンパイラ生成部Ｐ５と、アセンブラ生成部Ｐ６から構成されている。
【０１３１】
次に、図４８を用いてプログラム手段の動作について説明する。
【０１３２】
配線や機能を変更する際は、ユーザーは始めに、レジスタファイルのレジスタ数、ＣＰＵビット幅、データメモリサイズおよび命令メモリサイズなどの一次パラメータを入力する（ステップＳ１）。この一次パラメータの入力により、プロセッサ定義情報出力工程Ｓ２が開始し、複数フィールドからなる命令の体系を記憶する命令体系記憶ステップＳ３、一次パラメータにしたがって命令を構成する各フィールドの長さを計算するフィールド長計算ステップＳ４、記憶された命令体系と各フィールドの長さに基づいてプロセッサ定義情報を生成するプロセッサ定義情報生成ステップＳ５が行われる。これにより、プロセッサの定義が完了する。
【０１３３】
一方、一次パラメータの入力により、生成されるプロセッサを動作させる命令出力ステップＳ６が開始する。
【０１３４】
ここで、命令出力ステップＳ６は、複数フィールドからなる命令の体系を記憶する命令体系記憶ステップＳ７、一次パラメータにしたがって命令を構成する各フィールドの長さを計算するフィールド長計算ステップＳ８、記憶された命令体系と各フィールドの長さに基づいて、所定のプログラミング言語で記述されたプログラムを翻訳して命令を生成する命令生成ステップＳ９から成り立っている。
【０１３５】
命令生成ステップＳ９は、さらに、コンパイラ生成ステップＳ１０、アセンブラ生成ステップＳ１１とからなる。
【０１３６】
上記のステップにより、プロセッサを動作させるための命令が作成される。
【０１３７】
次に作成された命令を用いて定義されたプロセッサの動作をシミュレーションする（ステップＳ１２）。そして、プロセッサが所望の動作を行えばプログラミングは終了し、所望の動作を行わない際には、一次パラメータの値を再度変更し、再びプロセッサの定義を行う。
【０１３８】
上記のようにして、プロセッサ部とメモリ部間の配線や各モジュールの機能をプログラミングのみで任意に変更することが可能となる。
【０１３９】
以上述べてきた実施形態において、単一若しくは複数のモジュールがプログラム可能なアドレスデコーダ、プログラム可能な階層ビット線配置、プログラム可能な入出力装置、またはそのような機能を有することが望ましく、これにより、単数若しくは複数のモジュールからなるアレイのそれぞれの部分を選択的にモードプログラムすることができる。
【０１４０】
さらに、フィールドプログラマブルメモリアレイやフィールドプログラマブルゲートアレイ（以下、ＦＰＧＡと略記）がプログラム可能なリソースと共に組み込まれていることが望ましい。
【０１４１】
さらに、本発明の係る半導体装置において、データを保持するためのメモリセルと、第１の選択信号を伝達するための第１のワード線と、第１のビット線と、第１のビット線とメモリセル間に配置された第１の選択結合回路と、メモリセルからの信号を伝達するためのメモリセルに接続された出力インターフェイスと、メモリセルに信号を伝達するためのメモリセルに接続された第１のデータ線を有し、前記第１の選択結合回路は選択信号にしたがってビット線とメモリセル間を選択的に結合するような構成であることが望ましい。
【０１４２】
また、前記構成において、さらに、第２のビット線と、読み出しイネーブル信号を伝達するための第２のワード線と、第２のビット線と前記メモリセルとの間に配置された第２の選択結合回路を有し、前記第１の選択信号が書き込みイネーブル信号であり、前記第１の選択結合回路が前記書き込みイネーブル信号によりイネーブルとなった際は、前記第１のビット線は前記メモリセルに保管すべきデータを伝達し、第２の選択結合回路が読み出しイネーブル信号によりイネーブルとなった際には、第２の選択結合回路は第２のビット線と前記メモリセルとの間を選択的に結合し、前記メモリセルの読み出しを可能にするような構成であってもよい。
【０１４３】
また、さらに、前記メモリセルに保管される代替的なデータを伝達するための第３のビット線と、代替的な書き込みイネーブル信号を伝達する第３のワード線と、第３のビット線と前記第１のデータ線との間に配置された第３の選択結合回路を有し、前記代替的な書き込みイネーブル信号によってイネーブルとなった際には、第３の選択結合回路は第３のビット線と前記第１のデータ線間を結合し、さらに代替的データを前記メモリセルに伝達するような構成を備えていることも望ましい。
【０１４４】
また、本発明の半導体装置において、データを保持するためのメモリセルと、イネーブル信号を伝達する複数のワード線と、複数のビット線と、複数の選択結合回路を有し、複数の選択結合回路を構成する各選択結合回路はメモリセルとビット線との間に配置され、ワード線の関連するワード線のイネーブル信号によってイネーブルにされた際に、ビット線とメモリセル間を選択的に結合し、信号を伝達するような構成であっても良い。
【０１４５】
また、前記構成において、前記ワード線のリセットワード線がリセットイネーブル信号を伝達し、前記ビット線のリセットビット線がリセットレベル信号を伝達するために固定電源に接続されており、さらに、前記複数の選択結合回路の内の第１の選択結合回路はリセットビット線と前記メモリセル間に配置され、リセットワード線のリセットイネーブル信号によりイネーブルにされた際は、前記メモリセルを前記リセットビット線に選択的に結合し、前記メモリセルに前記リセットレベル信号を保管するような構成でるあることが望ましい。
【０１４６】
さらに、前記メモリセルはＦＰＧＡと結合したメモリアレイの一部であり、ＦＰＧＡの状態マシンが前記メモリアレイにＦＰＧＡからのアクセスを提供し、前記ワード線のプログラムワード線が状態マシンによって有効にされた際に、プログラムイネーブル信号が伝達され、前記ビット線のプログラムビット線が前記状態マシンからプログラムデータを伝達し、前記第１の選択結合回路は、前記メモリセルと前記プログラムビット線との間に配置され、前記プログラムイネーブル信号によってイネーブルにされた時、前記メモリセルを前記プログラムビット線に選択的に結合し、前記状態マシンからのプログラムデータを前記メモリセルに保管するような構成であることも望ましい。
【０１４７】
さらに、前記複数のワード線の内の第２のワード線は第２のイネーブル信号を伝達し、前記複数のビット線の内の第２のビット線は第２のソースの第２のデータを伝達し、前記複数の選択結合回路の内の第２の選択結合回路は、前記メモリセルと第２のビット線との間に配置され、第２のイネーブル信号によってイネーブル信号によってイネーブルにされた際に、前記メモリセルを第２のビット線に選択的に結合し、第２のデータを前記メモリセルに保管するような構成であることが望ましい。
【０１４８】
また、前記メモリセルはメモリアレイの一部であり、直列入力データを受信するための直列入力端子と、直列入力端子と前記メモリセルとの間に配置された第１の選択結合回路と、データを保持するための第２のメモリセルと、前記メモリセルと第２のメモリセルとの間に配置された第２の選択結合回路を有し、第１の選択結合回路は、第１のスキャンクロックによりイネーブルにされた際に、直列入力端子の直列入力データを保管するための前記メモリセルに選択的に伝達し、第２の選択結合回路は、第２のスキャンクロックによってイネーブルにされた際に、前記メモリセルのデータを第２のメモリセルに選択的に伝達し、前記メモリセルは前記複数のビット線が関連するイネーブル信号若しくは直列入力端子からの第１のスキャンクロックによってデータを受信するような構成であってもよい。
【０１４９】
さらに、前記メモリアレイをアドレス指定するためのＮビットのアドレス入力端子と、アドレス入力端子の特定のアドレスをデコードし、前記複数のビット線が関連するイネーブル信号を提供するアドレスデコーダ回路を備えていることも望ましい。
【０１５０】
さらに、本発明に係る半導体装置において、ビット線・ワード線によるアドレス指定可能なメモリセルのアレイを含み、自身への第１のデータアクセスを可能にする第１のワード線によりアドレス指定可能な第１のメモリセルと、自身への第１のデータアクセスを可能にする第２のワード線によりアドレス指定可能な第２のメモリセルと、第１のメモリセルと第２のメモリセルとの間に配置された中間的なデータ保管を行う転送セルと、第１のクロックによりイネーブルにされ、転送セルと第１のメモリセル間を選択的に結合し、データ伝達を可能にするための第１の選択結合回路と、第２のクロックによってイネーブルにされ、転送セルと第２の選択結合回路とを有し、第１クロックと第２クロックは連続的に動作し、第１のメモリセルと第２のメモリセルの一方から他方へのデータ転送を行うような構成であることも望ましい。
【０１５１】
さらに、前記第１のメモリセルから前記第２のメモリセルへのデータ転送を行うために、前記第１のクロックおよび前記第２のクロックをそれぞれ、第１位相プッシュクロック、第２位相プッシュクロックとして連続的に提供する手段を備えていることも望ましい。
【０１５２】
また、前記転送セルに備えられたデータを受信するための入力端子と、前記転送セルに備えられた自身に保管された中間データにしたがってデータを送出するための出力端子と、前記第１のメモリセルおよび前記第２のメモリセルに備えられたデータを受信するための入力端子と、前記第１のメモリセルおよび前記第２のメモリセルに備えられた自身に保管されたデータにしたがってデータを送出するための出力端子を有し、転送セルに保管された中間データは入力端子において受信したデータにしたがって更新され、さらに、前記第１の選択結合回路は前記第１のメモリセルの出力端子と前記転送セルの入力端子間に配置され、前記第２の選択結合回路は前記転送セルの出力端子と前記第２のメモリセルの入力端子との間に配置されているような構成であることも望ましい。
【０１５３】
【発明の効果】
以上述べてきたように、本発明においては、プロセッサ部を対称中心としてメモリセル領域を３次元的に対称配置しているので、集積度を向上させ、命令の高速処理が可能になる。
【図面の簡単な説明】
【図１】本発明の係る半導体装置の第１の実施形態の構成を説明するための模式図である。
【図２】本発明の係る半導体装置の第２の実施形態の構成を説明するための模式図である。
【図３】本発明の係る半導体装置の第３の実施形態の構成を説明するための模式図である。
【図４】本発明の係る半導体装置の第４の実施形態の構成を説明するための模式図である。
【図５】本発明の係る半導体装置の第５の実施形態の構成を説明するための模式図である。
【図６】本発明の係る半導体装置の第６の実施形態の構成を説明するための模式図である。
【図７】本発明の係る半導体装置の第７の実施形態の構成を説明するための模式図である。
【図８】本発明の係る半導体装置の第８の実施形態の構成を説明するための模式図である。
【図９】本発明の係る半導体装置の第９の実施形態の構成を説明するための模式図である。
【図１０】本発明の係る半導体装置の第１０の実施形態の構成を説明するための模式図である。
【図１１】本発明の係る半導体装置の第１１の実施形態の構成を説明するための模式図である。
【図１２】本発明の係る半導体装置の第１２の実施形態の構成を説明するための模式図である。
【図１３】本発明の係る半導体装置の第１３の実施形態の構成を説明するための模式図である。
【図１４】本発明の係る半導体装置の第１４の実施形態の構成を説明するための模式図である。
【図１５】本発明の係る半導体装置の第１５の実施形態の構成を説明するための模式図である。
【図１６】本発明の係る半導体装置の第１６の実施形態の構成を説明するための模式図である。
【図１７】本発明の係る半導体装置の第１７の実施形態の構成を説明するための模式図である。
【図１８】本発明の係る半導体装置の第１８の実施形態の構成を説明するための模式図である。
【図１９】本発明の係る半導体装置の第１９の実施形態の構成を説明するための模式図である。
【図２０】本発明の係る半導体装置の第２０の実施形態の構成を説明するための模式図である。
【図２１】本発明の係る半導体装置の第２１の実施形態の構成を説明するための模式図である。
【図２２】本発明の係る半導体装置の第２２の実施形態の構成を説明するための模式図である。
【図２３】本発明の係る半導体装置の第２３の実施形態の構成を説明するための模式図である。
【図２４】本発明の係る半導体装置の第２４の実施形態の構成を説明するための模式図である。
【図２５】本発明の係る半導体装置の第２５の実施形態の構成を説明するための模式図である。
【図２６】本発明の係る半導体装置の第２６の実施形態の構成を説明するための模式図である。
【図２７】本発明の係る半導体装置の第２７の実施形態の構成を説明するための模式図である。
【図２８】本発明の係る半導体装置の第２８の実施形態の構成を説明するための模式図である。
【図２９】本発明の係る半導体装置の第２９の実施形態の構成を説明するための模式図である。
【図３０】本発明の係る半導体装置の第３０の実施形態の構成を説明するための模式図である。
【図３１】本発明の係る半導体装置の第３１の実施形態の構成を説明するための模式図である。
【図３２】本発明の係るバッファの一実施形態を説明するための模式図である。
【図３３】本発明の係るバッファの他の実施形態を説明するための模式図である。
【図３４】本発明の係るバッファの他の実施形態を説明するための模式図である。
【図３５】本発明の係るバッファの他の実施形態を説明するための模式図である。
【図３６】本発明の係る半導体装置の第３２の実施形態の構成を説明するための模式図である。
【図３７】本発明の係る半導体装置の第３３の実施形態の構成を説明するための模式図である。
【図３８】本発明の係る半導体装置の第３４の実施形態の構成を説明するための模式図である。
【図３９】本発明の係る半導体装置の第３５の実施形態の構成を説明するための模式図である。
【図４０】本発明の係る半導体装置の第３６の実施形態の構成を説明するための模式図である。
【図４１】本発明の係る半導体装置の第３７の実施形態の構成を説明するための模式図である。
【図４２】本発明の係る半導体装置の第３８の実施形態の構成を説明するための模式図である。
【図４３】本発明の係る半導体装置の第３９の実施形態の構成を説明するための模式図である。
【図４４】ＣＰＵの構成を説明するための模式図である。
【図４５】ＣＰＵの構成を説明するための模式図である。
【図４６】データバス部の構成を説明するための模式図である。
【図４７】本発明の係るプログラム手段の一実施形態の構成を説明するための模式図である。
【図４８】  本発明の係るプログラム手段の一実施形態の動作を説明するためのフロー図である。
【図４９】従来の半導体装置を説明するための模式図である。
【符号の説明】
１  チップ
３，３ａ，３ｂ  ＣＰＵ
５，５ａ，５ｂ，５ｃ，５ｄ  メモリセル領域
７  配線手段
９  入出力インターフェイス
１１  発光・受光手段
１３  入出力インターフェイス付メモリセル領域
１５，１５ａ，１５ｂ，１５ｃ，１５ｄ  バス
１７  プログラム手段
１９  バスインターフェイス
２１  周辺回路
２３，２３ａ，２３ｂ  バッファ
２５，２５ａ，２５ｂ  ラッチ
２７  ドライバ
２９，２９ａ，２９ｂ  キャッシュメモリ
３１  パッド
３３  クロック信号線
３５  制御回路
３７  データバス部
３９  レジスタ
４１  ＡＬＵ
４３  シフタ
４５  バスインターフェイス
【図１】
0004212161.tif 000002
【図２】
0004212161.tif 000003
【図３】
0004212161.tif 000004
【図４】
0004212161.tif 000005
【図５】
0004212161.tif 000006
【図６】
0004212161.tif 000007
【図７】
0004212161.tif 000008
【図８】
0004212161.tif 000009
【図９】
0004212161.tif 000010
【図１０】
0004212161.tif 000011
【図１１】
0004212161.tif 000012
【図１２】
0004212161.tif 000013
【図１３】
0004212161.tif 000014
【図１４】
0004212161.tif 000015
【図１５】
0004212161.tif 000016
【図１６】
0004212161.tif 000017
【図１７】
0004212161.tif 000018
【図１８】
0004212161.tif 000019
【図１９】
0004212161.tif 000020
【図２０】
0004212161.tif 000021
【図２１】
0004212161.tif 000022
【図２２】
0004212161.tif 000023
【図２３】
0004212161.tif 000024
【図２４】
0004212161.tif 000025
【図２５】
0004212161.tif 000026
【図２６】
0004212161.tif 000027
【図２７】
0004212161.tif 000028
【図２８】
0004212161.tif 000029
【図２９】
0004212161.tif 000030
【図３０】
0004212161.tif 000031
【図３１】
0004212161.tif 000032
【図３２】
0004212161.tif 000033
【図３３】
0004212161.tif 000034
【図３４】
0004212161.tif 000035
【図３５】
0004212161.tif 000036
【図３６】
0004212161.tif 000037
【図３７】
0004212161.tif 000038
【図３８】
0004212161.tif 000039
【図３９】
0004212161.tif 000040
【図４０】
0004212161.tif 000041
【図４１】
0004212161.tif 000042
【図４２】
0004212161.tif 000043
【図４３】
0004212161.tif 000044
【図４４】
0004212161.tif 000045
【図４５】
0004212161.tif 000046
【図４６】
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【図４７】
0004212161.tif 000048
【図４８】
0004212161.tif 000049
【図４９】
0004212161.tif 000050