(57)【特許請求の範囲】
【請求項１】
メモリセルを構成するための複数のＭＩＳトランジスタを有する半導体メモリ装置であって、各ＭＩＳトランジスタは、
半導体層と、
前記半導体層に形成されたソース領域と、
前記半導体層に前記ソース領域と離れて形成されたドレイン領域であって、前記ソース領域と前記ドレイン領域との間の前記半導体層が、フローティング状態のチャネルボディとなる、ドレイン領域と、
前記チャネルボディにチャネルを形成するための第１のゲートと、
前記チャネルボディの電位を容量結合により制御するための第２のゲートと、
前記チャネルボディの前記第２のゲート側に形成された高濃度領域であって、前記チャネルボディと同じ導電型で前記チャネルボディの不純物濃度よりも高い不純物濃度を有する、高濃度領域と、
を備え、
前記ＭＩＳトランジスタは、前記チャネルボディを第１の電位に設定した第１データ状態と、前記チャネルボディを第２の電位に設定した第２データ状態とをダイナミックに記憶する、
ことを特徴とする半導体メモリ装置。
【請求項２】
前記ＭＩＳトランジスタのドレイン領域がビット線に接続されており、前記ＭＩＳトランジスタの第１のゲートが第１のワード線に接続されており、前記ＭＩＳトランジスタのソース領域がソース線に接続されており、
前記ソース領域と前記ドレイン領域は、ｎ型の半導体層で構成されており、前記ソース領域と前記ドレイン領域との間の前記チャネルボディは、ｐ型の半導体層で構成されており、
前記ソース線の電位が０Ｖに固定された状態で、前記第１のワード線を正の電位にし、前記ビット線を正の電位にすることにより、前記ＭＩＳトランジスタに前記第１データ状態を書き込み、前記第１のワード線を正の電位にし、前記ビット線を負の電位にすることにより、前記ＭＩＳトランジスタに前記第２データ状態を書き込む、書き込み手段を、さらに備えることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記第１のゲートと前記第２のゲートとは、別個に形成されていることを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記ＭＩＳトランジスタが複数個マトリクス配列され、第１の方向に並ぶＭＩＳトランジスタのドレイン領域がビット線に、第２の方向に並ぶＭＩＳトランジスタの第１のゲートが第１のワード線に、前記ＭＩＳトランジスタのソース領域が固定電位に、前記第２の方向に並ぶ前記ＭＩＳトランジスタの第２のゲートが第２のワード線にそれぞれ接続されてメモリセルアレイが構成されている、
ことを特徴とする請求項３記載の半導体メモリ装置。
【請求項５】
前記ＭＩＳトランジスタが複数個マトリクス配列され、第１の方向に並ぶＭＩＳトランジスタのドレイン領域がビット線に、第２の方向に並ぶＭＩＳトランジスタの第１のゲートがワード線に、前記ＭＩＳトランジスタのソース領域が第１の固定電位に、前記ＭＩＳトランジスタの第２のゲートは全ＭＩＳトランジスタの共通プレートとして第２の固定電位にそれぞれ接続されてメモリセルアレイが構成されている、
ことを特徴とする請求項３記載の半導体メモリ装置。
【請求項６】
前記半導体層は、半導体基板上に絶縁膜により分離されて形成されたものであり、
前記第１のゲートは、前記半導体層の上部に第１のワード線として連続的に配設され、前記第２のゲートは、前記半導体層の下部に前記第１のワード線と並行する第２のワード線として連続的に配設されている、
ことを特徴とする請求項３記載の半導体メモリ装置。
【請求項７】
前記半導体層は、半導体基板上に形成された柱状半導体であり、
前記第１のゲートは、前記柱状半導体層の一つの側面に対向するように形成され、前記第２のゲートは、前記柱状半導体層の前記第１のゲートと反対側の側面に形成された前記高濃度領域に対向するように形成され、前記ドレイン領域が前記柱状半導体の上面に、前記ソース領域が前記柱状半導体の下部に形成されている、
ことを特徴とする請求項３記載の半導体メモリ装置。
【請求項８】
前記第１のゲートは、前記ソース領域に対する重なり量が正であり、前記ドレイン領域に対する重なり量が負である、ことを特徴とする請求項３記載の半導体メモリ装置。
【請求項９】
前記第１のゲートは、前記ソース領域に対する重なり量が正であり、前記ドレイン領域に対する重なり量が負である、ことを特徴とする請求項５記載の半導体メモリ装置。
【請求項１０】
前記第１のゲートは、前記ソース領域に対する重なり量が正であり、前記ドレイン領域に対する重なり量が負である、ことを特徴とする請求項７記載の半導体メモリ装置。
【請求項１１】
前記第１のゲートと前記第２のゲートとを駆動する駆動回路であって、前記第２のゲートを、前記第１のゲートより低い電位で同期して駆動する、駆動回路を、さらに備えることを特徴とする請求項３記載の半導体メモリ装置。
【請求項１２】
前記第１のゲートと前記第２のゲートを同じ電位で同期して駆動する、駆動回路を、さらに備えることを特徴とする請求項３記載の半導体メモリ装置。
【請求項１３】
前記第１のゲートと前記第２のゲートとは、共通に形成された共通ゲートとして構成されている、ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項１４】
前記高濃度領域は、前記チャネルボディにおける前記共通ゲート側表面の一部に形成されている、ことを特徴とする請求項１３記載の半導体メモリ装置。
【請求項１５】
前記高濃度領域は、前記ソース領域と前記ドレイン領域とに接している、ことを特徴とする請求項１４記載の半導体メモリ装置。
【請求項１６】
前記高濃度領域は、前記ソース領域と前記ドレイン領域とのいずれにも接していない、ことを特徴とする請求項１４記載の半導体メモリ装置。
【請求項１７】
前記半導体層は、半導体基板上に形成された柱状半導体層であり、
前記共通ゲートは、前記柱状半導体層の周囲を取り囲むように形成され、前記柱状半導体層の一つ以上の側面に前記高濃度領域が形成され、前記ドレイン領域が前記柱状半導体の上面に、前記ソース領域が前記柱状半導体の下部に形成されている、
ことを特徴とする請求項１３記載の半導体メモリ装置。
【請求項１８】
前記共通ゲートは、前記ソース領域に対する重なり量が正であり、前記ドレイン領域に対する重なり量が負である、ことを特徴とする請求項１７記載の半導体メモリ装置。
【請求項１９】
前記半導体層は、半導体基板上に形成された凸型半導体層であり、
前記共通ゲートは、前記凸型半導体層の上面及び両側面に対向するように形成され、前記凸型半導体層の前記共通ゲートが対向する一つ以上の側面に前記高濃度領域が形成され、前記凸型半導体層に前記共通ゲートを挟んで前記ドレイン領域及び前記ソース領域が形成されている、
ことを特徴とする請求項１３記載の半導体メモリ装置。
【請求項２０】
前記ＭＩＳトランジスタのドレイン領域がビット線に接続されており、前記ＭＩＳトランジスタの第１のゲートが第１のワード線に接続されており、前記ＭＩＳトランジスタのソース領域がソース線に接続されており、
前記ソース領域と前記ドレイン領域は、ｎ型の半導体層で構成されており、前記ソース領域と前記ドレイン領域との間の前記チャネルボディは、ｐ型の半導体層で構成されており、
前記ソース線の電位が０Ｖに固定された状態で、前記第１のワード線を負の電位にし、前記ビット線を正の電位にすることにより、前記ＭＩＳトランジスタに前記第１データ状態を書き込み、前記第１のワード線を正の電位にし、前記ビット線を負の電位にすることにより、前記ＭＩＳトランジスタに前記第２データ状態を書き込む、書き込み手段を、さらに備えることを特徴とする請求項１記載の半導体メモリ装置。
【請求項２１】
メモリセルを構成するための複数のＭＩＳトランジスタを有する半導体メモリ装置であって、各ＭＩＳトランジスタは、
半導体層と、
前記半導体層に形成されたソース領域と、
前記半導体層に前記ソース領域と離れて形成されたドレイン領域であって、前記ソース領域と前記ドレイン領域との間の前記半導体層が、フローティング状態のチャネルボディとなる、ドレイン領域と、
前記チャネルボディにチャネルを形成するための第１のゲートと、
を備え、
前記第１のゲートは、前記ソース領域に対する重なり量が正であり、前記ドレイン領域に対する重なり量が負であるように配置して、前記第１のゲートを前記ドレイン領域に対してオフセットさせており、
前記ＭＩＳトランジスタのドレイン領域がビット線に接続されており、前記ＭＩＳトランジスタの第１のゲートが第１のワード線に接続されており、前記ＭＩＳトランジスタのソース領域がソース線に接続されており、
前記ソース領域と前記ドレイン領域は、ｎ型の半導体層で構成されており、前記ソース領域と前記ドレイン領域との間の前記チャネルボディは、ｐ型の半導体層で構成されており、
前記ソース線の電位が０Ｖに固定された状態で、前記第１のワード線を正の電位にし、前記ビット線を正の電位にすることにより、前記ＭＩＳトランジスタに前記第１データ状態を書き込み、前記第１のワード線を正の電位にし、前記ビット線を負の電位にすることにより、前記ＭＩＳトランジスタに前記第２データ状態を書き込む、書き込み手段を、さらに備えることを特徴とする半導体メモリ装置。
【請求項２２】
前記ＭＩＳトランジスタは、同じ電位を前記第１のゲートに与えた場合でも、前記ドレイン領域から前記ソース領域へ流れるチャネル電流の方が、前記ソース領域から前記ドレイン領域へ流れるチャネル電流よりも多い、ことを特徴とする請求項２１記載の半導体メモリ装置。
【請求項２３】
前記ＭＩＳトランジスタは、前記第１のゲートとは別に、前記チャネルボディの電位を容量結合により制御するための第２のゲートを、さらに備えることを特徴とする請求項２１記載の半導体メモリ装置。
【請求項２４】
前記ＭＩＳトランジスタは、前記チャネルボディにおける前記第２のゲート側の表面に形成され、且つ、前記チャネルボディと同じ導電型で前記チャネルボディよりも高い不純物濃度を有する高濃度領域を、さらに備えることを特徴とする請求項２１記載の半導体メモリ装置。
【請求項２５】
メモリセルを構成するための複数のＭＩＳトランジスタを有する半導体メモリ装置であって、各ＭＩＳトランジスタは、
半導体層と、
前記半導体層に形成されたソース領域と、
前記半導体層に前記ソース領域と離れて形成されたドレイン領域であって、前記ソース領域と前記ドレイン領域との間の前記半導体層が、フローティング状態のチャネルボディとなる、ドレイン領域と、
前記チャネルボディにチャネルを形成するためのゲートと、
を備え、
前記ＭＩＳトランジスタのドレイン領域がビット線に接続されており、前記ＭＩＳトランジスタのゲートがワード線に接続されており、前記ＭＩＳトランジスタのソース領域がソース線に接続されており、
前記ソース領域と前記ドレイン領域は、ｎ型の半導体層で構成されており、前記ソース領域と前記ドレイン領域との間の前記チャネルボディは、ｐ型の半導体層で構成されており、
前記ソース線の電位が０Ｖに固定された状態で、前記ワード線を負の電位にし、前記ビット線を正の電位にすることにより、前記ＭＩＳトランジスタに前記第１データ状態を書き込み、前記ワード線を正の電位にし、前記ビット線を負の電位にすることにより、前記ＭＩＳトランジスタに前記第２データ状態を書き込む、書き込み手段を、さらに備える、
ことを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、トランジスタのチャネルボディを記憶ノードとしてダイナミックにデータ記憶を行う半導体メモリ装置に関する。
【０００２】
【従来の技術】
従来のＤＲＡＭは、ＭＯＳトランジスタとキャパシタによりメモリセルが構成されている。ＤＲＡＭの微細化は、トレンチキャパシタ構造やスタックトキャパシタ構造の採用により大きく進んでいる。現在、単位メモリセルの大きさ（セルサイズ）は、最小加工寸法をＦとして、２Ｆ×４Ｆ＝８Ｆ２の面積まで縮小されている。つまり、最小加工寸法Ｆが世代と共に小さくなり、セルサイズを一般にαＦ２としたとき、係数αも世代と共に小さくなり、Ｆ＝０．１８μｍの現在、α＝８が実現されている。
【０００３】
【発明が解決しようとする課題】
今後も従来と変わらないセルサイズ或いはチップサイズのトレンドを確保するためには、Ｆ＜０．１８μｍでは、α＜８、更にＦ＜０．１３μｍでは、α＜６を満たすことが要求され、微細加工と共に如何にセルサイズを小さい面積に形成するかが大きな課題になる。そのため、１トランジスタ／１キャパシタのメモリセルを６Ｆ２や４Ｆ２の大きさにする提案も種々なされている。しかし、トランジスタを縦型にしなければならないといった技術的困難や、隣接メモリセル間の電気的干渉が大きくなるといった問題、更に加工や膜生成等の製造技術上の困難があり、実用化は容易ではない。
【０００４】
そこで、この発明は、単純なトランジスタ構造のメモリセルにより、ダイナミックにデータを記憶可能な半導体メモリ装置を提供することを１つの目的としている。
【０００５】
【課題を解決するための手段】
本発明に係る半導体メモリ装置は、メモリセルを構成するための複数のＭＩＳトランジスタを有する半導体メモリ装置であって、各ＭＩＳトランジスタは、
半導体層と、
前記半導体層に形成されたソース領域と、
前記半導体層に前記ソース領域と離れて形成されたドレイン領域であって、前記ソース領域と前記ドレイン領域との間の前記半導体層が、フローティング状態のチャネルボディとなる、ドレイン領域と、
前記チャネルボディにチャネルを形成するための第１のゲートと、
前記チャネルボディの電位を容量結合により制御するための第２のゲートと、
前記チャネルボディの前記第２のゲート側に形成された高濃度領域であって、前記チャネルボディと同じ導電型で前記チャネルボディの不純物濃度よりも高い不純物濃度を有する、高濃度領域と、
を備え、
前記ＭＩＳトランジスタは、前記チャネルボディを第１の電位に設定した第１データ状態と、前記チャネルボディを第２の電位に設定した第２データ状態とをダイナミックに記憶する、
ことを特徴とする。
【０００６】
また、本発明に係る半導体メモリ装置は、メモリセルを構成するための複数のＭＩＳトランジスタを有する半導体メモリ装置であって、各ＭＩＳトランジスタは、
半導体層と、
前記半導体層に形成されたソース領域と、
前記半導体層に前記ソース領域と離れて形成されたドレイン領域であって、前記ソース領域と前記ドレイン領域との間の前記半導体層が、フローティング状態のチャネルボディとなる、ドレイン領域と、
前記チャネルボディにチャネルを形成するための第１のゲートと、
を備え、
前記第１のゲートは、前記ソース領域に対する重なり量が正であり、前記ドレイン領域に対する重なり量が負であるように配置して、前記第１のゲートを前記ドレイン領域に対してオフセットさせており、
前記ＭＩＳトランジスタのドレイン領域がビット線に接続されており、前記ＭＩＳトランジスタの第１のゲートが第１のワード線に接続されており、前記ＭＩＳトランジスタのソース領域がソース線に接続されており、
前記ソース領域と前記ドレイン領域は、ｎ型の半導体層で構成されており、前記ソース領域と前記ドレイン領域との間の前記チャネルボディは、ｐ型の半導体層で構成されており、
前記ソース線の電位が０Ｖに固定された状態で、前記第１のワード線を正の電位にし、前記ビット線を正の電位にすることにより、前記ＭＩＳトランジスタに前記第１データ状態を書き込み、前記第１のワード線を正の電位にし、前記ビット線を負の電位にすることにより、前記ＭＩＳトランジスタに前記第２データ状態を書き込む、書き込み手段を、さらに備えることを特徴とする。
【０００７】
本発明に係る半導体メモリ装置は、メモリセルを構成するための複数のＭＩＳトランジスタを有する半導体メモリ装置であって、各ＭＩＳトランジスタは、
半導体層と、
前記半導体層に形成されたソース領域と、
前記半導体層に前記ソース領域と離れて形成されたドレイン領域であって、前記ソース領域と前記ドレイン領域との間の前記半導体層が、フローティング状態のチャネルボディとなる、ドレイン領域と、
前記チャネルボディにチャネルを形成するためのゲートと、
を備え、
前記ＭＩＳトランジスタのドレイン領域がビット線に接続されており、前記ＭＩＳトランジスタのゲートがワード線に接続されており、前記ＭＩＳトランジスタのソース領域がソース線に接続されており、
前記ソース領域と前記ドレイン領域は、ｎ型の半導体層で構成されており、前記ソース領域と前記ドレイン領域との間の前記チャネルボディは、ｐ型の半導体層で構成されており、
前記ソース線の電位が０Ｖに固定された状態で、前記ワード線を負の電位にし、前記ビット線を正の電位にすることにより、前記ＭＩＳトランジスタに前記第１データ状態を書き込み、前記ワード線を正の電位にし、前記ビット線を負の電位にすることにより、前記ＭＩＳトランジスタに前記第２データ状態を書き込む、書き込み手段を、さらに備える、
ことを特徴とする。
【０００８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００９】
［基本コンセプト］
図１は後述する各実施の形態によるＤＲＡＭの単位メモリセルＭＣの基本断面構造を示し、図２はその等価回路を示している。メモリセルＭＣは、ＳＯＩ構造のＮチャネルＭＩＳトランジスタにより構成されている。即ち、シリコン基板１０上に絶縁膜としてシリコン酸化膜１１が形成され、このシリコン酸化膜１１上にｐ型シリコン層１２が形成されたＳＯＩ基板が用いられている。この基板のシリコン層１２上に、ゲート酸化膜１６を介してゲート電極１３が形成され、ゲート電極１３に自己整合されてｎ型ソース、ドレイン拡散層１４，１５が形成されている。
【００１０】
ソース、ドレイン１４，１５は、底部のシリコン酸化膜１１に達する深さに形成されている。従って、ｐ型シリコン層１２からなるチャネルボディは、チャネル幅方向（図の紙面に直交する方向）の分離を酸化膜で行うとすれば、底面及びチャネル幅方向の側面が他から絶縁分離され、チャネル長方向はｐｎ接合分離されたフローティング状態になる。
【００１１】
このメモリセルＭＣをマトリクス配列する場合、ゲート１３はワード線ＷＬに接続され、ソース１５は固定電位線（接地電位線）に接続され、ドレイン１４はビット線ＢＬに接続される。
【００１２】
図３は、メモリセルアレイのレイアウトを示し、図４Ａ及び図４Ｂはそれぞれ図３のＡ−Ａ’，Ｂ−Ｂ’断面を示している。ｐ型シリコン層１２は、シリコン酸化膜２２の埋め込みにより、格子状にパターン形成される。即ちドレインを共有する二つのトランジスタの領域がワード線ＷＬ方向にシリコン酸化膜２２により素子分離されて配列される。或いはシリコン酸化膜２２の埋め込みに代わって、シリコン層１２をエッチングすることにより、横方向の素子分離を行っても良い。ゲート１３は一方向に連続的に形成されて、これがワード線ＷＬとなる。ソース１５は、ワード線ＷＬ方向に連続的に形成されて、これが固定電位線（共通ソース線）となる。
【００１３】
トランジスタ上は層間絶縁膜２３で覆われこの上にビット線ＢＬが形成される。ビット線ＢＬは、二つのトランジスタで共有するドレイン１４にコンタクトして、ワード線ＷＬと交差するように配設される。なおソース１５の固定電位線（共通ソース線）の配線抵抗を低下させるために、ビット線ＢＬの上又は下に、ワード線ＷＬと平行な金属配線を形成し、これを複数のビツト線毎に固定電位線に接続するようにしてもよい。
【００１４】
これにより、各トランジスタのチャネルボディであるシリコン層１２は、底面及びチャネル幅方向の側面が酸化膜により互いに分離され、チャネル長方向にはｐｎ接合により互いに分離されてフローティング状態に保たれる。
【００１５】
そしてこのメモリセルアレイ構成では、ワード線ＷＬおよびビット線ＢＬを最小加工寸法Ｆのピッチで形成したとして、単位セル面積は、図３に破線で示したように、２Ｆ×２Ｆ＝４Ｆ２となる。
【００１６】
このｎチャネル型ＭＩＳトランジスタからなるメモリセルＭＣの動作原理は、ＭＩＳトランジスタのチャネルボディ（他から絶縁分離されたｐ型シリコン層１２）の多数キャリアであるホールの蓄積を利用する。即ち、トランジスタを５極管領域で動作させることにより、ドレイン１４から大きな電流を流し、ドレイン１４の近傍でインパクトイオン化を起こす。このインパクトイオン化により生成される多数キャリアであるホールをｐ型シリコン層１２に保持させ、そのホール蓄積状態を例えばデータ“１”とする。ドレイン１４とｐ型シリコン層１２の間のｐｎ接合を順方向バイアスして、ｐ型シリコン層１２の過剰ホールをドレイン側に放出した状態をデータ“０”とする。
【００１７】
データ“０”，“１”は、チャネルボディの電位の差として、従ってトランジスタのしきい値電圧の差として記憶される。即ち、ホール蓄積によりチャネルボディの電位が高いデータ“１”状態のしきい値電圧Ｖｔｈ１は、データ“０”状態のしきい値電圧Ｖｔｈ０より低い。ボデイに多数キャリアであるホールを蓄積した“１”データ状態を保持するためには、ワード線には負のバイアス電圧を印加することが必要になる。このデータ保持状態は、理論上、リニア領域で読み出し動作を行っている限り、且つ、逆データの書き込み動作（消去）を行わない限り、読み出し動作を行っても変わない。即ち、キャパシタの電荷蓄積を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可能である。
【００１８】
データ読み出しの方式には、いくつか考えられる。ワード線電位Ｖｗｌとチャネルボディ電位ＶＢの関係は、データ“０”，“１”との関係で図５のようになる。従ってデータ読み出しの第１の方法は、ワード線ＷＬにデータ“０”，“１”のしきい値電圧Ｖｔｈ０，Ｖｔｈ１の中間になる読み出し電位を与えて、“０”データのメモリセルでは電流が流れず、“１”データのメモリセルでは電流が流れることを利用する。具体的には例えば、ビット線ＢＬを所定の電位ＶＢＬにプリチャージして、その後ワード線ＷＬを駆動する。これにより、図６に示すように、“０”データの場合、ビット線プリチャージ電位ＶＢＬの変化がなく、“１”データの場合はプリチャージ電位ＶＢＬが低下する。
【００１９】
第２の読み出し方式は、ワード線ＷＬを立ち上げてから、ビット線ＢＬに電流を供給して、“０”，“１”の導通度に応じてビット線電位の上昇速度が異なることを利用する。簡単には、ビット線ＢＬを０Ｖにプリチャージし、図７に示すようにワード線ＷＬを立ち上げて、ビット線電流を供給する。このとき、ビット線の電位上昇の差をダミーセルを利用して検出することにより、データ判別が可能となる。
【００２０】
第３の読み出し方式は、ビット線ＢＬを所定の電位にクランプしたときの、“０”，“１”で異なるビット線電流の差を読む方式である。電流差を読み出すには、電流−電圧変換回路が必要であるが、最終的には電位差を差動増幅して、センス出力を出す。
【００２１】
この発明において、選択的に“０”データを書き込むためには、即ちメモリセルアレイのなかで選択されたワード線ＷＬとビット線ＢＬの電位により選択されたメモリセルのチャネルボディのみからホールを放出させるには、ワード線ＷＬとチャネルボディの間の容量結合が本質的になる。データ“１”でチャネルボディにホールが蓄積された状態は、ワード線を十分負方向にバイアスして、メモリセルのゲート・チャネルボディ間容量が、ゲート酸化膜容量となる状態（即ち表面に空乏層が形成されていない状態）で保持することが必要である。
【００２２】
また、書き込み動作は、“０”，“１”共に、パルス書き込みとして消費電力を減らすことが好ましい。“０”書き込み時、選択トランジスタのチャネルボディからドレインにホール電流が、ドレインからチャネルボディに電子電流が流れるが、チャネルボディにホールが注入されることはない。
【００２３】
より具体的な動作波形を説明する。図８〜図１１は、選択セルによるビット線の放電の有無によりデータ判別を行う第１の読み出し方式を用いた場合のリード／リフレッシュ及びリード／ライトの動作波形である。
【００２４】
図８及び図９は、それぞれ“１”データ及び“０”データのリード／リフレッシュ動作である。時刻ｔ１までは、データ保持状態（非選択状態）であり、ワード線ＷＬには負電位が与えられている。時刻ｔ１でワード線ＷＬを正の所定電位に立ち上げる。このときワード線電位は、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１の間に設定する。これにより、“１”データの場合、予めプリチャージされていたビット線ＶＢＬは放電により低電位になる。“０”データの場合はビット線電位ＶＢＬは保持される。これにより“１”，“０”データが判別される。
【００２５】
そして、時刻ｔ２で、ワード線ＷＬの電位を更に高くし、同時に読み出しデータが“１”の場合には、ビット線ＢＬに正電位を与え（図８）、読み出しデータが“０”の場合はビット線ＢＬに負電位を与える（図９）。これにより、選択メモリセルが“１”データの場合、５極管動作により大きなチャネル電流が流れてインパクトイオン化が起こり、チャネルボディに過剰のホールが注入保持されて再度“１”データが書き込まれる。“０”データの場合には、ドレイン接合が順方向バイアスになり、チャネルボディに過剰ホールが保持されていない“０”データが再度書き込まれる。
【００２６】
そして、時刻ｔ３でワード線ＷＬを負方向にバイアスして、リード／リフレッシュ動作を終了する。“１”データ読み出しを行ったメモリセルと同じビット線ＢＬにつながる他の非選択メモリセルでは、ワード線ＷＬが負電位、従ってチャネルボディが負電位に保持されて、インパクトイオン化は起こらない。“０”データ読み出しを行ったメモリセルと同じビット線ＢＬにつながる他の非選択メモリセルでは、やはりワード線ＷＬが負電位に保持されて、ホール放出は起こらない。
【００２７】
図１０及び図１１は、同じ読み出し方式によるそれぞれ“１”データ及び“０”データのリード／ライト動作である。図１０及び図１１での時刻ｔ１での読み出し動作はそれぞれ、図８及び図９と同様である。読み出し後、時刻ｔ２でワード線ＷＬを更に高電位とし、同じ選択セルに“０”データを書き込む場合には同時に、ビット線ＢＬに負電位を与え（図１０）、“１”データを書き込む場合にはビット線ＢＬに正電位を与える（図１１）。これにより、“０”データが与えられたセルでは、ドレイン接合が順方向バイアスになり、チャネルボディのホールが放出される。“１”データが与えられたセルでは、ドレイン近傍でインパクトイオン化が起こり、チャネルボディに過剰ホールが注入保持される。
【００２８】
図１２〜図１５は、ビット線ＢＬを０Ｖにプリチャージし、ワード線選択後にビット線ＢＬに電流を供給して、ビット線ＢＬの電位上昇速度によりデータ判別を行う第２の読み出し方式を用いた場合のリード／リフレッシュ及びリード／ライトの動作波形である。
【００２９】
図１２及び図１３は、それぞれ“１”データ及び“０”データのリード／リフレッシュ動作である。負電位に保持されていたワード線ＷＬを、時刻ｔ１で正電位に立ち上げる。このときワード線電位は、図７に示したように、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１のいずれよりも高い値に設定する。或いは・ワード線電位を、第１の読み出し方式と同様に、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１の間に設定してもよい。そして、時刻ｔ２でビット線に電流を供給する。これにより、“１”データの場合、メモリセルが深くオンしてビット線ＢＬの電位上昇は小さく（図１２）、“０”データの場合メモリセルの電流が小さく（或いは電流が流れず）、ビット線電位は急速に上昇する。これにより“１”，“０”データが判別される。
【００３０】
そして、時刻ｔ３で・読み出しデータが“１”の場合には、ビット線ＢＬに正の電位を与え（図１２）、読み出しデータが“０”の場合はビット線ＢＬに負の電位を与える（図１３）。これにより、選択メモリセルが“１”データの場合、ドレイン電流が流れてインパクトイオン化が起こり、チャネルボディに過剰ホールが注入保持されて再度“１”データが書き込まれる。“０”データの場合には、ドレイン接合が順方向バイアスになり、チャネルボディに過剰ホールのない“０”データが再度書き込まれる。
【００３１】
時刻ｔ４でワード線ＷＬを負方向にバイアスして、リード／リフレッシュ動作を終了する。
【００３２】
図１４及び図１５は、同じ読み出し方式によるそれぞれ“１”データ及び“０”データのリード／ライト動作である。図１４及び図１５での時刻ｔ１及びｔ２での読み出し動作はそれぞれ、図１２及び図１３と同様である。読み出し後、同じ選択セルに“０”データを書き込む場合には、ビット線ＢＬに負電位を与え（図１４）、“１”データを書き込む場合にはビット線ＢＬに正電位を与える（図１５）。これにより、“０”データが与えられたセルでは、ドレイン接合が順方向バイアスになり、チャネルボディの過剰ホールが放出される。“１”データが与えられたセルでは、大きなドレイン電流が流れてドレイン近傍でインパクトイオン化が起こり、チャネルボディに過剰ホールが注入保持される。
【００３３】
以上のようにこの発明によるメモリセルＭＣは、他から電気的に分離されたフローティングのチャネルボディを持つ単純なＭＩＳトランジスタにより構成され、４Ｆ２のセルサイズが実現可能である。また、フローティングのチャネルボディの電位制御は、ゲート電極からの容量結合を利用しており、ソースも固定電位である。即ち、読み出し／書き込みの制御は、ワード線ＷＬとビット線ＢＬで行われ、簡単である。更にメモリセルＭＣは基本的に非破壊読み出しであるので、センスアンプをビット線毎に設ける必要がなく、センスアンプのレイアウトは容易になる。更に電流読み出し方式であるので、ノイズにも強く、例えばオープンビット線方式でも読み出しが可能である。また、メモリセルの製造プロセスも簡単である。
【００３４】
また、ＳＯＩ構造は、今後のロジックＬＳＩの性能向上を考えたときに重要な技術となる。この発明によるＤＲＡＭは、この様なＳＯＩ構造のロジックＬＳＩとの混載を行う場合にも非常に有望である。キャパシタを用いる従来のＤＲＡＭと異なり、ロジックＬＳＩのプロセスと異なるプロセスを必要とせず、製造工程が簡単になるからである。
【００３５】
更に、この発明によるＳＯＩ構造のＤＲＡＭは、従来の１トランジスタ／１キャパシタ型のＤＲＡＭをＳＯＩ構造とした場合に比べて、優れた記憶保持特性が得られるという利点がある。即ち従来の１トランジスタ／１キャパシタ型のＤＲＡＭをＳＯＩ構造とすると、フローティングのチャネルボディにホールが蓄積されてトランジスタのしきい値が下がり、トランジスタのサブスレッショルド電流が増加する。これは記憶保持特性を劣化させる。これに対してこの発明による１トランジスタのみのメモリセルでは、記憶電荷を減少させるトランジスタパスは存在せず、データ保持特性は純粋にｐｎ接合のリークのみで決まり、サブスレッショルドリークという問題がなくなる。
【００３６】
ここまでに説明した基本的なメモリセルにおいて、チャネルボディの電位の差として記憶されるデータ“０”，“１”のしきい値電圧差をどれだけ大きくとれるかがメモリ特性にとって重要になる。この点に関してシミュレーションを行った結果によると、ゲートからの容量結合によるチャネルボディの電位制御を伴うデータ書き込みに際して、書き込み直後の“０”，“１”データのチャネルボデイ電位差に比べて、その後のデータ保持状態での“０”，“１”データのチャネルボディ電位差が小さくなることが明らかになった。そのシミュレーション結果を次に説明する。
【００３７】
デバイス条件は、ゲート長Ｌｇ＝０．３５μｍ、ｐ型シリコン層１２は厚さがｔＳｉ＝１００ｎｍ、アクセプタ濃度がＮＡ＝５×１０１７／ｃｍ３であり、ソース１４及びドレイン１５のドナー濃度がＮＤ＝５×１０２０／ｃｍ３、ゲート酸化膜厚がｔｏｘ＝１０ｎｍである。
【００３８】
図１６は、“０”データ書き込みと、その後のデータ保持及びデータ読み出し（それぞれ瞬時で示している）におけるゲート電位Ｖｇ、ドレイン電位Ｖｄ、及びチャネルボディの電位ＶＢを示している。図１７は同じく、“１”データ書き込みと、その後のデータ保持及びデータ読み出し（それぞれ瞬時で示している）におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、及びチャネルボディ電圧ＶＢを示している。
【００３９】
また、時刻ｔ６−ｔ７のデータ読み出し動作における“０”データのしきい値電圧Ｖｔｈ０と“１”データのしきい値電圧Ｖｔｈ１を見るために、その時間のドレイン電流Ｉｄｓとゲート・ソース間電圧Ｖｇｓを描くと、図１８のようになる。但し、チャネル幅Ｗとチャネル長ＬをＷ／Ｌ＝０．１７５μｍ／０．３５μｍとし、ドレイン・ソース間電圧をＶｄｓ＝０．２Ｖとしている。
【００４０】
図１８から、“０”書き込みセルのしきい値電圧Ｖｔｈ０と“１”書き込みセルのしきい値電圧Ｖｔｈ１の差ΔＶｔｈは、ΔＶｔｈ＝０．３２Ｖとなっている。以上の解析結果から、問題になるのは、図１６及び図１７において、“０”書き込み直後（時刻ｔ３）のチャネルボディ電位がＶＢ＝−０．７７Ｖ、“１”書き込み直後のチャネルボディ電位がＶＢ＝０．８５Ｖであり、その差が１．６２Ｖであるのに対し、データ保持状態（時刻ｔ６）では、“０”書き込みセルのチャネルボディ電位がＶＢ＝−２．０４Ｖ、“１”書き込みセルのボデイ電位がＶＢ＝−１．６Ｖであり、その差が０．４４Ｖと書き込み直後より小さくなっていることである。
【００４１】
このように書き込み直後に比べて、その後のデータ保持状態でのチャネルボディ電位のデータによる差が小さくなる要因は、二つ考えられる。
【００４２】
その一つは、ゲートからチャネルボディヘの容量カップリングがデータにより異なることである。“０”書き込み直後（ｔ３−ｔ４）では、ドレインは−１．５Ｖであるが、“１”書き込み直後ではドレインが２Ｖである。従って、その後ゲート電位Ｖｇを下げたとき、“１”書き込みセルではチャネルが容易に消失し、ゲート・チャネルボディ間の容量が顕在化して、次第にチャネルボディにホールが蓄積されて容量が大きくなる。一方、“０”書き込みセルではチャネルが容易には消失せず、ゲート・チャネルボディ間容量が顕在化しない。
【００４３】
ゲート電位を下げ始めるより先にドレイン電位を２００ｍＶにリセットすれば、上述したアンバランスは解消されるかに思われる。しかしこの場合には、“０”書き込みを行ったセルでは、チャネルが形成された状態でドレイン電位が上昇して３極管動作による電流が流れる。そして、“０”書き込みにより折角下げたチャネルボディ電位が、ｎ型のドレイン及びチャネル反転層とｐ型のチャネルボディとの間の容量結合により上昇してしまい、好ましくない。
【００４４】
もう一つは、書き込み後の時刻ｔ４−ｔ５の間で、ソース或いはドレインとチャネルボディとの間のｐｎ接合の容量でチャネルボディ電位が影響され、これが“０”，“１”データの信号量を減らす方向に作用することである。
【００４５】
そこで、上記基本メモリセルに対して、チャネル形成の制御を行うためのゲート（第１のゲート）とは別に、チャネルボディを容量結合により電位制御するためのゲート（第２のゲート）を付加する。第２のゲートとチャネルボディとの間の容量を確保するために、第２のゲート側の表面には、チャネル反転層が形成されることなく、蓄積状態（アキュミュレーション状態）を保つように、チャネルボディと同じ導電型の高濃度領域を形成する。そして、第２のゲートは、例えば第１のゲートより低い電位で、或いは同じ電位で第１のゲートと同期して駆動する。或いはまた第２のゲートは例えば、ソースに与えられる基準電位或いはそれより低い電位（ｎチャネルの場合であれば、負電位）に固定してもよい。
【００４６】
以下に具体的な実施の形態を説明する。
【００４７】
［実施の形態１］
図１９Ａは、この発明の実施の形態１によるメモリセルＭＣの構造を、図１に対応させて示している。基本構造は、図１と同様であり、図１と異なる点は、チャネル制御を行う第１のゲート１３とは別に、シリコン層１２にゲート絶縁膜１９を介して対向して容量結合する第２のゲート２０が酸化膜１１に埋め込まれている点、及びシリコン層１２の第２のゲート２０側の表面には、チャネル反転層が形成されない程度の高濃度のｐ＋型層２１を形成している点である。すなわち、シリコン層１２には、このシリコン層１２と同じ導電型で、且つ、シリコン層１２の不純物濃度よりも高い不純物濃度を有する、ｐ＋型層２１が形成されている。このｐ＋型層２１が存在することにより、第１のゲート１３と第２のゲート２０に正の電位を印加して書き込みを行う場合でも、第１のゲート１３側のチャネルボディにはチャネルが形成されるが、第２のゲート２０側のチャネルボディにはチャネルが形成されにようになる。
【００４８】
なお、この実施の形態のメモリセルＭＣにおいては、ゲート絶縁膜１９は、第１のゲート１３側のゲート絶縁膜１６と同じ膜厚としている。
【００４９】
実際のメモリセルアレイ構成では、図１９Ａに示すメモリセルＭＣが複数個マトリクス配列され、第１のゲート１３は第１のワード線ＷＬ１として連続的に形成され、第２のゲート２０はこれと並行する第２のワード線ＷＬ２として配設される。
【００５０】
図１９Ｂは、この様なメモリセルＭＣを複数、マトリクス配列したメモリセルアレイの等価回路を示している。一方向に並ぶ複数のメモリセルＭＣの第１のゲート（Ｇ１）１３は、第１のワード線ＷＬ１に接続され、第２のゲート（Ｇ２）２０は、第２のワード線ＷＬ２に接続される。これらのワード線ＷＬ１，ＷＬ２と交差する方向に、メモリセルＭＣのドレインが接続されるビット線ＢＬが配設される。全メモリセルＭＣのソース１５は固定電位線（接地電位線ＶＳＳ）に接続される。
【００５１】
図１９Ｃは、メモリセルアレイのレイアウトを示し、図１９Ｄ、図１９Ｅはそれぞれ図１９ＣのＡ−Ａ’，Ｂ−Ｂ’線断面を示している。ｐ型シリコン層１２は、シリコン酸化膜２２の埋め込みにより、格子状にパターン形成される。即ちドレイン１４を共有する二つのトランジスタの領域がワード線ＷＬ１，ＷＬ２の方向にシリコン酸化膜２２により素子分離されて配列される。或いはシリコン酸化膜２２の埋め込みに代わって、シリコン層１２をエッチングすることにより、横方向の素子分離を行っても良い。第１のゲート１３及び第２のゲート２０は、一方向に連続的に形成されて、これらがワード線ＷＬ１及びＷＬ２となる。ソース１５は、ワード線ＷＬ１，ＷＬ２の方向に連続的に形成されて、これが固定電位線（共通ソース線）となる。トランジスタ上は層間絶縁膜１７で覆われこの上にビット線（ＢＬ）１８が形成される。ビット線１８は、二つのトランジスタで共有するドレイン１４にコンタクトして、ワード線ＷＬ１，ＷＬ２と交差するように配設される。
【００５２】
これにより、各トランジスタのチャネルボディであるシリコン層１２は、底面及びチャネル幅方向の側面が酸化膜により互いに分離され、チャネル長方向にはｐｎ接合により互いに分離されて、フローティング状態に保たれる。
【００５３】
そしてこのメモリセルアレイ構成では、ワード線ＷＬ１，ＷＬ２およびビット線ＢＬを最小加工寸法Ｆのピッチで形成したとして、単位セル面積は、図１９Ｃに破線で示したように、２Ｆ×２Ｆ＝４Ｆ2となる。
【００５４】
この様な構成として、先に基本メモリセルを用いて説明したと同様の動作を行う。このとき、第２のワード線ＷＬ２は、第１のワード線ＷＬ１と同期して、第１のワード線ＷＬ１より低い電位で駆動するものする。この様に、第２のゲート２０を第１のゲート１３と共に駆動することにより、しきい値電圧差の大きい“０”，“１”データ書き込みができる。即ち、第２のゲート２０をデータ保持状態では負電位にして、“１”データの蓄積状態を良好に保持しながら、データ書き込み時にその電位を上昇させることにより、容量結合によりチャネルボディ電位を上昇させて、データ書き込みを確実にすることができる。
【００５５】
すなわち、“０”データ書き込みの場合に、第１のゲート１３に正の電位を印加するが、そうすると、チャネルボディの第１のゲート１３側にチャネル反転層が形成される。しかし、チャネル反転層が形成されると、このチャネル反転層が阻害要因となり、第１のゲート１３によるチャネルボディへの容量結合が弱くなる。このため、第１のゲート１３に正の電位を印加してもチャネルボディの電位を十分に上昇させることができなくなってしまう。
【００５６】
しかし、この実施の形態では、第２のゲート２０にも正の電位を印加することにより、チャネルボディの電位を十分に上昇させることができる。なぜなら、ｐ＋型層２１が形成されているため、チャネルボディの第２のゲート２０側にはチャネル反転層が形成されず、したがって、第２のゲート２０に正の電位を印加することにより、容量結合でチャネルボディの電位を十分に上昇させることができるのである。このため、的確な“０”データ書き込みが可能である。
【００５７】
また、非選択の第１のワード線ＷＬ１の電位を下げることでデータ保持を行うが、このとき対をなす第２のワード線ＷＬ２の電位も下げてチャネルボディ電位を低く制御することにより、同じビット線に接続された他のセルで“０”データ書き込みを行う場合に、“１”データを保持する非選択セルでのデータ破壊が確実に防止される。更に、“１”書き込みビット線に接続される非選択の“０”データセルでは、表面ブレークダウンやＧＩＤＬ電流によるデータ破壊の懸念があるが、この実施の形態の場合、第２のワード線によりチャネルボディ電位を下げることで、これらの懸念も解消される。
【００５８】
更に、“０”書き込み時、ビット線の電位を大きく下げると、ソースからビット線に電流が流れるが、この実施の形態の場合、第２のゲート２０によりチャネルボディ電位を上昇せしめるため、ビット線電位をそれほど下げる必要がない。例えばビット線電位をソースの基準電位と同じ程度として、ソースからビット線に流れる電流を抑制することが可能である。
【００５９】
またデータ読み出し時は、誤まって“１”書き込みにならないように、３極管動作させることが必要である。このため、ビット線電位は“１”書き込み時より低いが、このためドレインとチャネルボディ間の空乏層の伸びは、“１”書き込み時より小さく、従ってビット線とチャネルボディの容量結合が大きくなる。このことは、書き込み時にチャネルボディに注入されたキャリアが容量再分配されて、チャネルボディ電位の低下の原因となる。この実施の形態においては、第２のゲート２０による制御によって、チャネルボディの多数キャリア蓄積状態を良好に保持することができる。
【００６０】
なお、上の説明では、第１のゲート１３に対して第２のゲート２０を低い電位で駆動するようにしたが、第２のゲート２０側のチャネルボディ表面にはｐ＋型層２１を形成しているため、第２のゲート２０を第１のゲート１３と同じ電位で駆動してもチャネル反転層が形成されることはなく、チャネルボディに対して大きな容量結合で電位制御することができる。
【００６１】
また、第１のゲート１３側のゲート絶縁膜１６と第２のゲート２０側のゲート絶縁膜１９は、厚みが同じでなくてもよく、必要とする容量結合の大きさに応じてそれぞれ最適設定することができる。
【００６２】
また、この実施の形態では、第１のゲート１３と第２のゲート２０をシリコン層の上下面に対向させたが、同じ面に対向させるようにしてもよい。具体的には、第１のゲートと第２のゲートを一体として配設し、チャネル領域の一部にチャネル反転層の形成を防止する高濃度領域を形成することにより、上記実施の形態と同様の動作が可能になる。第１のゲートと第２のゲートをシリコン層の同じ面に別々に配置することもできる。
【００６３】
図１９Ｆは、第１のゲート１３と第２のゲート２０を一体にしたメモリセルＭＣの構成を示す斜視図であり、図１９Ｇは、図１９ＦのＡ−Ａ’断面を示しており、図１９Ｈは、図１９ＦのＢ−Ｂ’断面を示している。
【００６４】
これらの図から分かるように、この例では、第２のゲート２０は形成されておらず、第１のゲート１３が第２のゲート２０と同様の役割を果たすようにしている。このために、シリコン層１２の表面側半分の領域に、高濃度のｐ＋型層２１が形成されている。すなわち、この例では、シリコン層１２が不純物濃度の低いｐ−型の領域として形成されており、ｐ＋型層２１がこれよりも不純物濃度が高いｐ＋型の領域として形成されている。
【００６５】
ｐ＋型層２１は、その平面視において、シリコン層１２のおよそ半分の領域に形成されている。ｐ＋型層２１の深さは、ゲート絶縁膜１６と酸化膜１１との間の位置まで形成されている。あるいは、酸化膜１１まで届いても構わない。このｐ＋型層２１を形成する大きさは任意であり、第１のゲート１３を駆動した場合にチャネル反転層が形成されないようにして、チャネルボディに対して大きな容量結合で電位制御できればよい。
【００６６】
図１９Ｉは、図１９Ｆに示したメモリセルＭＣをマトリクス状に配置したメモリセルアレイのレイアウトを示す図であり、図１９Ｃに対応する図である。図１９Ｊは、図１９ＩのＡ−Ａ’断面を示す図であり、図１９Ｋは、図１９ＩのＢ−Ｂ’断面を示す図であり、図１９Ｌは、図１９ＩのＣ−Ｃ’断面を示す図である。
【００６７】
これらの図から分かるように、ゲート１３は一方向に連続的に形成されて、１つのワード線ＷＬとなる。但し、この例では、上述した第２のゲート２０が存在しないので、第２のワード線ＷＬ２は形成されていない。ビット線１８は、二つのトランジスタで共有するドレイン１４にコンタクトして、ワード線ＷＬと交差するように配設される。そして、ドレイン１４及びソース１５の間のチャネルボディにおけるワード線ＷＬ側の一部に、ｐ＋型層２１が形成される。
【００６８】
なお、このメモリセルＭＣにおいては、図１９Ｈに示すように、ｐ＋型層２１は、そのＢ−Ｂ’断面方向において、ドレイン領域１４とソース領域１５に接するように形成されている。但し、必ずしもｐ＋型層２１は、ドレイン領域１４とソース領域１５に接していなくともよい。
【００６９】
そのような例を、図１９Ｍ及び図１９Ｎに示す。図１９Ｍは、メモリセルＭＣの構成を示す斜視図であり、図１９Ｆに対応する図である。図１９Ｎは、図１９ＭにおけるＢ−Ｂ’断面を示す図であり、図１９Ｈに対応する図である。図１９ＭにおけるＡ−Ａ’断面は、先に示した図１９Ｇと同様である。
【００７０】
これら図１９Ｍ及び図１９Ｎに示すように、ｐ＋型層２１は、ドレイン領域１４とソース領域１５と接していない。このようにすることにより、このメモリセルＭＣのリテンション時間が短くなってしまうのを、回避することができる。より詳しく説明すると、ｐ＋型層２１とｎ型のドレイン領域１４とソース領域１５とが直接的に接すると、ｐｎ接合に逆バイアスが印加された場合の空乏層の延びが小さくなってしまう。すると、電界の強さが大きくなり、ｐｎ接合部分のリーク電流が増加してしまい、メモリセルＭＣがデータを保持することのできる時間であるリテンション時間が短くなってしまうのである。
【００７１】
これに対して、図１９Ｍ及び図１９Ｎに示すように、ｐ＋型層２１をドレイン領域１４とソース領域１５と接しないように形成することにより、このような事態を回避することができる。つまり、ｐ＋型層２１がドレイン領域１４とソース領域１５と接する場合と比べて、メモリセルＭＣのリテンション時間を長くすることができるのである。
【００７２】
［実施の形態２］
図２０は、実施の形態２によるメモリセルＭＣの構造である。図１９Ａの実施の形態と異なりこの実施の形態では、第２のゲート２０は、配線としてパターニングされず、セルアレイ領域全体をカバーするように共通のゲート（バックプレート）として配設される。すなわち、第２のゲート２０は、このメモリセルアレイ内にあるすべてのＭＩＳトランジスタに共通に設けられている。この様な構造とすれば、第２のゲート２０と第１のゲート１３の位置合わせが不要であり、製造プロセスが簡単になる。
【００７３】
この様な構成として、第２のゲート２０を例えばソース電位或いはそれより低い電位に固定して、先の基本メモリセルで説明したと同様の動作を行う。この場合にも、第１のゲート１３（ワード線ＷＬ）の振幅を大きくすることにより、“０”，“１”データの信号差を大きくすることができる。即ち、第２のゲート２０を固定電位でチャネルボディに容量結合させると、第１のゲート１３からのチャネルボディに対する容量結合は基本メモリセルの場合に比べて容量分割により小さくなる。しかしその分、第１のゲート１３の駆動振幅を上げることによって、第１のゲート１３によるチャネルボディの電位を、“０”，“１”データについて大きな差のない状態で制御することができ、データ保持状態で“０”，“１”データのしきい値電圧差を大きくすることが可能になる。
【００７４】
［実施の形態３］
図２１は、実施の形態３によるメモリセルアレイのレイアウトを示し、図２２はそのＡ−Ａ’断面を示している。ここまでの実施の形態では、フローティングのチャネルボディを持つトランジスタを作るためにＳＯＩ基板を用いたのに対し、この実施の形態では、いわゆるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）構造を利用して、フローティングのチャネルボディを持つ縦型ＭＩＳトランジスタによりメモリセルを構成する。
【００７５】
シリコン基板１０には、ＲＩＥにより、縦横に走る溝を加工して、ｐ型柱状シリコン３０が配列形成される。これらの各柱状シリコン３０の両側面に対向するように、第１のゲート１３と第２のゲート２０が形成される。第１のゲート１３と第２のゲート２０は、図２２の断面において、柱状シリコン３０の間に交互に埋め込まれる。第１のゲート１３は、側壁残しの技術により、隣接する柱状シリコン３０の間で隣接する柱状シリコン３０に対して独立したゲート電極として分離形成される。一方第２のゲート２０は、隣接する柱状シリコン３０の間にこれらが共有するように埋め込まれる。第１，第２のゲート１３，２０はそれぞれ、第１，第２のワード線ＷＬ１，ＷＬ２として連続的にパターン形成される。
【００７６】
柱状シリコン３０の上面にｎ型ドレイン拡散層１４が形成され、下部には全セルで共有されるｎ型ソース拡散層１５が形成される。また柱状シリコン層３０の第２のゲート２０側の側面には、ｐ＋型層２１が形成される。これにより、各チャネルボディがフローティングである縦型トランジスタからなるメモリセルＭＣが構成される。ゲート１３，２０が埋め込まれた基板には層間絶縁膜１７が形成され、この上にビット線１８が配設される。
【００７７】
この実施の形態によっても、先の各実施の形態と同様の動作ができる。この実施の形態によれば、ＳＯＩ基板を用いる必要がなく、従ってメモリセルのみ縦型トランジスタによるフローティングのチャネルボディを持たせ、セルアレイ以外のセンスアンプ、トランスファゲート、ロウ／カラムデコーダ等の周辺回路は通常の平面型トランジスタを用いることができる。このため、ＳＯＩ基板を用いた場合のように、チャネルボディ浮遊効果による回路の不安定性がなくすために周辺回路トランジスタのチャネルボディ電位を固定するためのコンタクトを形成するという必要がなく、それだけ周辺回路部の面積縮小が可能になる。
【００７８】
［実施の形態４］
図２３及び図２４は、実施の形態３と同様のＳＧＴ構造を用いた実施の形態のセルアレイのレイアウトとそのＡ−Ａ’断面を、図２１及び図２２に対応させて示している。実施の形態３との相違は、ゲート１３と２０とが一体に柱状シリコン層３０の周囲を取り巻いて、共通のワード線ＷＬとして配設されていることである。柱状シリコン層３０のゲート２０が対向する側面には、実施の形態３と同様に、ｐ＋型層２１が形成されている。
【００７９】
この実施の形態の場合、ゲート１３，２０は、ワード線ＷＬとして一体に同電位で駆動されることになる。ゲート２０側はｐ＋型層２１があるためにチャネル反転層が形成されることはなく、従ってワード線ＷＬは大きな容量でチャネルボディに結合して、その電位を制御することができる。このｐ＋型層２１が形成される面は、柱状シリコン層３０の１つの面に限られるものではなく、２つの面、３つの面に形成するようにしてもよい。つまり、ｐ＋型層２１は、柱状シリコン層３０の一つ以上の面に形成されていればよい。
【００８０】
［実施の形態５］
図２５Ａは、“０”データ書き込みの信頼性の改善を可能とした実施の形態のメモリセルＭＣの構造を、図１に対応させて示す。この実施の形態のメモリセル構造が図１と異なる点は、ゲート１３がドレイン１４に対してオフセットを持つようにしていることである。すなわち、チャネルボディ側のソース１５上には、ゲート絶縁膜１６を介して、ゲート１３が形成されている。つまり、ゲート１３のソース１５に対する重なり量は正である。これに対して、ドレイン１４上には、ゲート１３が形成されていない。つまり、ゲート１３のドレイン１４に対する重なり量は負である。
【００８１】
これは、図２５Ａに示したように、ドレイン１４及びソース１５のイオン注入を斜めイオン注入とすることにより、容易に実現することができる。或いは斜めイオン注入によらず、ドレイン側のゲート側壁にのみ側壁絶縁膜を形成した状態で通常のイオン注入を行うことによっても、同様のオフセット構造を得ることができる。その他は、図１と変わらない。
【００８２】
上述した実施の形態におけるメモリセルでは、“０”書き込みは、ドレイン領域１４とチャネルボデイの間に順バイアスを与えて、チャネルボディの多数キャリアをドレイン領域１４に放出させる。この場合、図１に示した通常のトランジスタ構造では、チャネル反転層が形成されてこれがゲート１３とチャネルボディの間のシールド層となり、チャネル反転層とチャネルボディとの間の容量結合が大きくなる。この結果、ドレイン領域１４を負電位から０Ｖに戻すときに、チャネル反転層とチャネルボディの容量結合によりチャネルボディ電位が上昇し、十分に“０”書き込みができなくなる可能性がある。また、チャネル反転層のためにゲート１３とチャネルボディの間の容量が小さくなるため、ビット線の影響をより大きく受けやすくなる。更にチャネル反転層が形成されると、チャネル電流（ｎチャネルの場合電子電流）が流れる。このチャネル電流は、書き込み動作には無用の電流であり、書き込み電力の増大を招くだけでなく、もしインパクトイオン化が生じれば、“１”書き込みモードとなり、“０”書き込みの信頼性が低下する。
【００８３】
これに対して、図２５Ａに示すように、ドレイン側にオフセット構造を持たせると、ドレイン領域１４に正電位が与えられてドレイン接合が逆バイアスとなる通常のトランジスタ動作の場合は、図２５Ｂに示すように、ドレイン領域１４から拡がる空乏層ＤＬがゲート１３直下まで延びる。このため、ゲート１３に正の電圧を印加することにより、ドレイン領域１４からの空乏層ＤＬとソース領域１５との間にチャネル反転層ＣＨが形成され、ドレイン領域１４とソース領域１５との間にチャネル電流が流れる状態になる。つまり、図２５Ａに示すメモリセルＭＣは、図２６に示すように、ＭＩＳトランジスタとして、正常動作する。この図２６は、ドレイン領域１４に印加される電圧Ｖｄと、ソース／ドレイン間を流れる電流Ｉｄとの関係を示すグラフを示している。そして、ゲート１３に印加される電圧Ｖｇを変化させた場合の特性を示している。
【００８４】
しかし、ドレイン領域１４に負電位が与えられた場合には、トランジスタ動作としてはドレイン，ソースの機能が逆となり、図２５Ｃに示すように、空乏層ＤＬはソース領域１５側に形成されるとともに、チャネル反転層ＣＨがソース領域１４から離れて形成される。このため、図２６に示すように、ドレイン領域１４とソース領域１５との間にチャネル電流が殆ど流れない。
【００８５】
従ってこの実施の形態によると、“０”書き込み時（つまり、図２５Ｃに示すように、ドレイン領域１４とチャネルボディとの間に順バイアスを与えた時）、ドレイン領域１４とチャネルボディとの無用な容量結合によるチャネルボディ電位の上昇が抑えられ、“０”書き込みマージンを上げることができる。また“０”書き込み時に無用なチャネル電流を抑えて、ビット線ＢＬに流れる書き込み電流を低減し、書き込み電力を低減することができる。
【００８６】
上では、逆方向について殆ど電流が流れない場合について述べたが、チャネル電流に１０％以上の差がつく軽い非対称性を持たせることで、同様に電流低減等の効果が得られる。また、ドレイン領域１４側にオフセットを持たせるのは、ソース、ドレイン逆転時のチャネル電流を非対称とする手段の一つであり、ソース、ドレインの順逆時のチャネル電流に非対称を与えるために他の手法を用いることもできる。すなわち、ＭＩＳトランジスタが、ソース領域１５からドレイン領域１４へチャネル電流が流れる場合と、ドレイン領域１４からソース領域１５へチャネル電流が流れる場合とで、同じ電位をゲート１３に与えた場合でも異なる特性を有するようにすればよい。
【００８７】
［実施の形態６］
図２７及び図２８はそれぞれ、図１９Ａ及び図２０のメモリセルＭＣについて、同様にゲートオフセット構造を導入した実施の形態を示している。この実施の形態によっても同様に、“０”書き込み時の無用な電流を低減することができる。
【００８８】
図２９Ａ及び図２９Ｂは、ＳＧＴ構造を用いたメモリセルＭＣについて、同様にゲートオフセット構造を導入した実施の形態を示している。図２９Ａは、そのようなメモリセルＭＣにより構成されたメモリセルアレイのレイアウトを示す平面図であり、図２９Ｂは、図２９ＡのＡ−Ａ’断面を示す図である。これら図２９Ａ及び図２９Ｂに示すように、ゲート１３は柱状シリコン層３０を取り巻く一体のものである。また、柱状シリコン３０には、ｐ＋型層２１の高濃度領域は形成されていない。
【００８９】
図２９Ｂに示すように、柱状シリコン層３０におけるチャネルボディ側のソース１５の周囲には、ゲート絶縁膜を介して、ゲート１３が形成されている。つまり、ゲート１３のソース１５に対する重なり量は正である。これに対して、柱状シリコン層３０におけるドレイン１４の周囲には、ゲート１３が形成されていない。つまり、ゲート１３のドレイン１４に対する重なり量は負である。
【００９０】
図３０Ａは、図２１及び図２２の実施の形態３において、ゲートオフセット構造を導入したメモリセルで構成されたメモリセルアレイのレイアウトを示す平面図である。図３０Ｂは、図３０ＡにおけるＡ−Ａ’断面を示す図である。これら図３０Ａ及び図３０Ｂに示すように、第１のゲート１３は、ソース領域１５側にシフトして形成されている。すなわち、柱状シリコン層３０におけるソース１５の側面には、ゲート絶縁膜を介して、第１のゲート１３が形成されている。つまり、第１のゲート１３のソース１５に対する重なり量は正である。これに対して、柱状シリコン層３０におけるドレイン１４の側面には、第１のゲート１３が形成されていない。つまり、第１のゲート１３のドレイン１４に対する重なり量は負である。それ以外の構成は、上述した実施の形態３と同様であり、第１のゲート１３と第２のゲート２０は、別々のワード線として配設されている。
【００９１】
図３０Ｃは、図２３及び図２４の実施の形態４において、ゲートオフセット構造を導入したメモリセルにより構成されたメモリセルアレイのレイアウトを示す平面図である。図３０Ｄは、図３０ＣにおけるＡ−Ａ’断面を示す図である。これら図３０Ｃ及び図３０Ｄに示すように、第１のゲート１３は、ソース領域１５側にシフトして形成されている。すなわち、柱状シリコン層３０におけるソース１５の側面には、ゲート絶縁膜を介して、第１のゲート１３が形成されている。つまり、第１のゲート１３のソース１５に対する重なり量は正である。これに対して、柱状シリコン層３０におけるドレイン１４の側面には、第１のゲート１３が形成されていない。つまり、第１のゲート１３のドレイン１４に対する重なり量は負である。それ以外の構成は、上述した実施の形態４と同様であり、第１のゲート１３と第２のゲート２０は、共通のワード線として配設されている。
【００９２】
この実施の形態６によっても同様に、“０”書き込み時の無用な電流をなくすことができる。
【００９３】
［実施の形態７］
ここまでの実施の形態では、“１”書き込みにはドレイン接合近傍でのインパクトイオン化による基板電流を利用したが、インパクトイオン化に代わり、ゲートにより誘起されるドレインリーク電流、いわゆるＧＩＤＬ電流を利用することもできる。図３１は、ゲート長／ゲート幅＝０．１７５μｍ／１０μｍのＭＩＳＦＥＴでのゲート電圧−ドレイン電流特性を示している。ゲート長が短くなると、図示のようにゲート電圧Ｖｇが負の領域で正のドレイン電圧Ｖｄがかかると、大きな基板電流が流れる。これが、ＧＩＤＬ電流であり、これを利用することで“１”書き込みが可能である。
【００９４】
図３２は、ＧＩＤＬ電流を利用した“１”書き込み／読み出しの動作波形を示している。インパクトイオン化を利用する場合と異なり、“１”書き込み時、ゲート電圧Ｖｇを負、ドレイン電圧Ｖｄを正にする。これにより、ＧＩＤＬ電流により、チャネルボディにホールを注入蓄積することができる。
【００９５】
なおＧＩＤＬ電流を利用する“１”書き込み方式は、図１に示した基本メモリセル構造はもちろん、図１９Ａ以下に示した各実施の形態のメモリセル構造の場合にも同様に適用が可能である。
【００９６】
［実施の形態８］
図３３、図３４Ａ及び図３４Ｂは、シリコン層１２を絶縁膜１１上で凸型のストライプ状に形成した実施の形態である。図３３は、そのようなメモリセルによるメモリセルアレイのレイアウトを示す平面図であり、図３４Ａは図３３におけるＡ−Ａ’断面を示す図であり、図３４Ｂは図３３におけるＢ−Ｂ’断面を示す図である。
【００９７】
この場合、ゲート１３は、上記各実施の形態の第１のゲートと第２のゲートを一体に形成したものということができ、凸型シリコン層１２の上面と両側面に対向させる。具体的にこの構造は、素子分離絶縁膜２４の埋め込み時に、シリコン層１２が突出した状態に埋め込むことにより、得られる。そして、シリコン層１２のゲート１３が対向する３面のうち、例えば両側面にｐ＋型層２１を形成して、ここをチャネル反転層が形成されない容量結合部とする。なお、ｐ＋型層２１は、シリコン層１２の上面及び両側面からなる３つの面のうち、一つ以上の面に形成されていればよい。
【００９８】
これにより、先の各実施の形態と同様の動作ができる。
【００９９】
［実施の形態９］
上述した各実施の形態によれば、一つのＭＩＳトランジスタを１ビットのメモリセルＭＣとして、ダイナミック記憶ができるメモリセルアレイが構成される。そして、上述したように、第１のゲート１３と第２のゲート２０とを別々に形成した場合、第１のワード線ＷＬ１と第２のワード線ＷＬ２は異なる電位で同期駆動してもよいし、同じ電位で同期駆動してもよい。
【０１００】
図３５Ａ及び図３５Ｂは、データ書き込み時のワード線ＷＬ１，ＷＬ２及びビット線ＢＬの電圧波形を示している。対をなす第１のワード線ＷＬ１と第２のワード線ＷＬ２は同期して駆動する。図３５Ａは、第１のゲート１３と第２のゲート２０とを別々に形成した場合に、第２のゲート２０を第１のゲート１３より低い電位で制御して、チャネルボディの第２のゲート２０側に多数キャリア蓄積を可能とするものである。一方、図３５Ｂは、第１のゲート１３と第２のゲート２０を同じ電位で駆動して、チャネルボディの第２のゲート２０側に多数キャリア蓄積を可能とするものである。この図３５Ｂの電圧波形は、第１のゲート１３と第２のゲート２０とを共通に形成した場合にも、同様に適用される。
【０１０１】
図３５Ａの場合、“１”データ書き込み時、選択された第１のワード線ＷＬ１に基準電位ＶＳＳより高い正の電位ＶＷＬ１Ｈを与え、同時に選択された第２のワード線ＷＬ２にはそれより低い電位ＶＷＬ２Ｈ（図の例では基準電位ＶＳＳより高い正電位）を与え、選択されたビット線ＢＬには、基準電位ＶＳＳより高い正の電位ＶＢＬＨを与える。これにより、選択されたメモリセルＭＣにおいて、５極管動作によるインパクトイオン化が生じ、ホールがチャネルボディに蓄積される。
【０１０２】
データ保持は、第１のワード線ＷＬ１に基準電位ＶＳＳより低い負の電位ＶＷＬ１Ｌを与え、第２のワード線ＷＬ２にはそれより更に低い電位ＶＷＬ２Ｌを与える。これにより、チャネルボディに過剰ホールを蓄積した状態である“１”データを保持する。
【０１０３】
“０”データ書き込み時は、選択された第１及び第２のワード線ＷＬ１及びＷＬ２にそれぞれ“１”書き込み時と同様の電位ＶＷＬ１Ｈ及びＶＷＬ２Ｈを与え、選択されたビット線ＢＬには基準電位ＶＳＳより低い負の電位ＶＢＬＬを与える。これにより、選択されたメモリセルＭＣにおいて、ドレイン接合が順バイアスになり、チャネルボディのホールがドレイン１４に排出されて、チャネルボディ電位の低い状態である“０”データが書かれる。
【０１０４】
図３５Ｂの場合、“１”データ書き込み時、選択された第１及び第２のワード線ＷＬ１及びＷＬ２に基準電位ＶＳＳより高い正の電位ＶＷＬＨを与え、選択ビット線ＢＬには、基準電位ＶＳＳより高い正の電位ＶＢＬＨを与える。これにより、選択されたメモリセルＭＣにおいて、５極管動作によるインパクトイオン化が生じ、ホールがチャネルボディに蓄積される。
【０１０５】
データ保持は、第１及び第２のワード線ＷＬ１及びＷＬ２に基準電位ＶＳＳより低い負の電位ＶＷＬＬを与える。これにより、チャネルボディに過剰ホールを蓄積した状態である“１”データを保持する。
【０１０６】
“０”データ書き込み時は、選択された第１及び第２のワード線ＷＬ１及びＷＬ２に“１”書き込み時と同様の電位ＶＷＬＨを与え、選択ビット線ＢＬには基準電位ＶＳＳより低い負の電位ＶＢＬＬを与える。これにより、選択されたメモリセルＭＣでドレイン接合が順バイアスになり、チャネルボディのホールがドレインに排出されて、チャネルボディ電位の低い状態である“０”データが書かれる。
【０１０７】
次に、この実施の形態におけるロウデコーダとワード線ドライバの具体的な回路構成の一例を説明する。図３５Ｃは、ロウデコーダの一例と、図３５Ｂに示したワード線ＷＬ１、ＷＬ２の電圧波形を生成するためのワード線ドライバＷＤＤＶ１の一例を示す図である。
【０１０８】
この図３５Ｃに示すように、ロウデコーダＲＤＥＣは、ＮＡＮＤ回路Ｃ１０により構成されており、ワード線ドライバＷＤＤＶ１は、インバータ回路Ｃ１１と、レベル変換回路Ｃ１２と、レベル変換回路Ｃ１３と、出力バッファ回路Ｃ１４とにより構成されている。この構成により、ロウデコーダＲＤＥＣにより選択されたワード線ドライバＷＤＤＶ１は、ハイレベルの電位を、正の電位ＶＣＣより高い電位であるＶＷＬＨに変換して、ワード線ＷＬ１、ＷＬ２に供給する。
【０１０９】
より具体的には、ＮＡＮＤ回路Ｃ１０には、ロウアドレス信号ＲＡＤＤとワード線イネーブル信号ＷＬＥＮとが、入力される。選択されたワード線ＷＬ１、ＷＬ２に対応するワード線ドライバＷＤＤＶ１には、すべてハイレベルのロウアドレス信号ＲＡＤＤと、ハイレベルのワード線イネーブル信号ＷＬＥＮが入力される。したがって、選択されたワード線ＷＬ１、ＷＬ２に対応するワード線ドライバＷＤＤＶ１のＮＡＮＤ回路Ｃ１０の出力は、ローレベル、つまり基準電位ＶＳＳになる。ＮＡＮＤ回路Ｃ１０の出力は、インバータ回路Ｃ１１に入力される。
【０１１０】
このインバータ回路Ｃ１１は、入力された信号を反転して出力する。したがって、選択されたワード線ドライバＷＤＤＶ１においては、インバータ回路Ｃ１１の出力はハイレベル、つまり正の電位ＶＣＣになる。このインバータ回路Ｃ１１の出力は、レベル変換回路Ｃ１２とレベル変換回路Ｃ１３とに入力される。また、レベル変換回路Ｃ１２とレベル変換回路Ｃ１３には、ＮＡＮＤ回路Ｃ１０の出力も、入力される。
【０１１１】
このレベル変換回路Ｃ１２及びレベル変換回路Ｃ１３の出力は、出力バッファ回路Ｃ１４に入力される。レベル変換回路Ｃ１２と出力バッファ回路Ｃ１４とにより、インバータ回路Ｃ１１のハイレベル出力電位であるＶＣＣの出力を、ＶＣＣよりも高い正の電位であるＶＷＬＨに変換して、ワード線ＷＬ１、ＷＬ２に供給する。また、レベル変換回路Ｃ１３と出力バッファ回路Ｃ１４とにより、インバータ回路Ｃ１１のローレベル出力電位であるＶＳＳの出力を、ＶＳＳよりも低い電位であるＶＷＬＬに変換して、ワード線ＷＬ１、ＷＬ２に供給する。
【０１１２】
この実施の形態においては、レベル変換回路Ｃ１２は、ｐ型ＭＯＳトランジスタＰＭ１０、ＰＭ１１と、ｎ型ＭＯＳトランジスタＮＭ１０、ＮＭ１１とを、備えて構成されている。ｐ型ＭＯＳトランジスタＰＭ１０、ＰＭ１１のソース端子は、それぞれ、電位ＶＷＬＨの供給線に接続されており、そのドレイン端子は、それぞれ、ｎ型ＭＯＳトランジスタＮＭ１０、ＮＭ１１のドレイン端子に接続されている。また、ｐ型ＭＯＳトランジスタＰＭ１０のゲート端子は、ｐ型ＭＯＳトランジスタＰＭ１１とｎ型ＭＯＳトランジスタＮＭ１１の間のノードに接続されており、ｐ型ＭＯＳトランジスタＰＭ１１のゲート端子は、ｐ型ＭＯＳトランジスタＰＭ１０とｎ型ＭＯＳトランジスタＮＭ１０の間のノードに接続されている。
【０１１３】
ｎ型ＭＯＳトランジスタＮＭ１０のゲート端子には、インバータ回路Ｃ１１の出力が入力され、ｎ型ＭＯＳトランジスタＮＭ１１のゲート端子には、ＮＡＮＤ回路Ｃ１０の出力が入力される。これらｎ型ＭＯＳトランジスタＮＭ１０、ＮＭ１１のソース端子は、ぞれぞれ、電位ＶＳＳの供給線に接続されている。
【０１１４】
一方、レベル変換回路Ｃ１３は、ｐ型ＭＯＳトランジスタＰＭ１２、ＰＭ１３と、ｎ型ＭＯＳトランジスタＮＭ１２、ＮＭ１３とを、備えて構成されている。ｐ型ＭＯＳトランジスタＰＭ１２、ＰＭ１３のソース端子は、それぞれ、電位ＶＣＣの供給線に接続されており、そのドレイン端子は、それぞれ、ｎ型ＭＯＳトランジスタＮＭ１２、ＮＭ１３のドレイン端子に接続されている。また、ｐ型ＭＯＳトランジスタＰＭ１２のゲート端子には、インバータ回路Ｃ１１の出力が入力され、ｐ型ＭＯＳトランジスタＰＭ１３のゲート端子には、ＮＡＮＤ回路Ｃ１０の出力が入力される。
【０１１５】
ｎ型ＭＯＳトランジスタＮＭ１２のゲート端子は、ｐ型ＭＯＳトランジスタＰＭ１３とｎ型ＭＯＳトランジスタＮＭ１３との間のノードに接続されており、ｎ型ＭＯＳトランジスタＮＭ１３のゲート端子は、ｐ型ＭＯＳトランジスタＰＭ１２とｎ型ＭＯＳトランジスタＮＭ１２との間のノードに接続されている。また、これらｎ型ＭＯＳトランジスタＮＭ１２、ＮＭ１３のソース端子は、ぞれぞれ、電位ＶＷＬＬの供給線に接続されている。
【０１１６】
出力バッファ回路Ｃ１４は、ｐ型ＭＯＳトランジスタＰＭ１４、ＰＭ１５と、ｎ型ＭＯＳトランジスタＮＭ１４、ＮＭ１５とを、直列的に接続することにより、構成されている。
【０１１７】
ｐ型ＭＯＳトランジスタＰＭ１４のソース端子は、電位ＶＷＬＨの供給線に接続されており、そのゲート端子は、レベル変換回路Ｃ１２におけるｐ型ＭＯＳトランジスタＰＭ１１のゲート端子に接続されている。ｐ型ＭＯＳトランジスタＰＭ１４のドレイン端子は、ｐ型ＭＯＳトランジスタＰＭ１５のソース端子に接続されている。このｐ型ＭＯＳトランジスタＰＭ１５のゲート端子には、電位ＶＳＳが入力されている。このため、ｐ型ＭＯＳトランジスタＰＭ１５は、ノーマリーオンのＭＯＳトランジスタとなる。また、ｐ型ＭＯＳトランジスタＰＭ１５のドレイン端子は、ｎ型ＭＯＳトランジスタＮＭ１４のドレイン端子に接続されている。これらｐ型ＭＯＳトランジスタＰＭ１５とｎ型ＭＯＳトランジスタＮＭ１４との間のノードから、ワード線ＷＬ１、ＷＬ２を駆動するための電圧が出力される。
【０１１８】
ｎ型ＭＯＳトランジスタＮＭ１４のゲート端子には、電位ＶＣＣが供給されている。このため、ｎ型ＭＯＳトランジスタＮＭ１４は、ノーマリーオンのＭＯＳトランジスタとなる。ｎ型ＭＯＳトランジスタＮＭ１４のソース端子は、ｎ型ＭＯＳトランジスタＮＭ１５のドレイン端子に接続されている。このｎ型ＭＯＳトランジスタＮＭ１５のゲート端子は、レベル変換回路Ｃ１３におけるｎ型ＭＯＳトランジスタＮＭ１３のゲート端子に接続されている。また、ｎ型ＭＯＳトランジスタＮＭ１５のソース端子は、電位ＶＷＬＬの供給線に接続されている。
【０１１９】
以上のような構成のロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ１を用いて、図３５Ｂに示す電位ＶＷＬＨ、ＶＷＬＬを生成し、ワード線ＷＬ１、ＷＬ２に供給する。なお、図３５Ｃにおいては、各ＭＯＳトランジスタでバックゲート接続がなされているが、これは必ずしも必要なものではない。
【０１２０】
なお、このワード線ドライバＷＤＤＶ１の出力バッファ回路Ｃ１４は、ノーマリーオンのＭＯＳトランジスタＰＭ１５、ＮＭ１４を備えているが、これは、ＭＯＳトランジスタＰＭ１４、ＮＭ１５に、直接、電位ＶＷＬＨと電位ＶＷＬＬの電位差が印加しないようにするためである。すなわち、ノーマリーオンのＭＯＳトランジスタＰＭ１５、ＮＭ１４により、そのしきい値落ちをする分の電圧だけ、電位差が減少する。したがって、直接この電位差が、ＭＯＳトランジスタＰＭ１４、ＰＭ１５に印加されてもよいのであれば、ＭＯＳトランジスタＰＭ１５、ＮＭ１４は、図３５Ｄに示すように、省略することも可能である。
【０１２１】
これら図３５Ｃ又は図３５Ｄに示したロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ１とを、メモリセルアレイＭＣＡに配置したレイアウト図を、図３５Ｅに示す。この図３５Ｅに示すように、ワード線ドライバＷＤＤＶ１のレイアウトピッチが、ワード線ＷＬ１、ＷＬ２の配線ピッチと一致する場合は、メモリセルアレイＭＣＡの片側に、ロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ１とを配置することができる。
【０１２２】
これに対して、ワード線ドライバＷＤＤＶ１のレイアウト面積が大きくなり、ワード線ドライバＷＤＤＶ１のレイアウトピッチを、ワード線ＷＬ１、ＷＬ２の配線ピッチに一致させることができない場合、図３５Ｆに示すようなレイアウトが考えられる。すなわち、メモリセルアレイＭＣＡの両側にロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ１とを配置し、例えば、メモリセルアレイＭＣＡの左側のロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ１で、奇数番目のワード線ＷＬ１、ＷＬ２のデコードと駆動を行い、メモリセルアレイＭＣＡの右側のロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ１で、偶数番目のワード線ＷＬ１、ＷＬ２のデコードと駆動を行うようにする。
【０１２３】
次に、図３５Ａに対応するロウデータとワード線ドライバの回路構成を説明する。図３５Ｇは、ロウデコーダの一例と、図３５Ａに示したワード線ＷＬ１、ＷＬ２の電圧波形を生成するためのワード線ドライバＷＤＤＶ２の一例を示す図である。
【０１２４】
この図３５Ｇに示すように、ロウデコーダＲＤＥＣは、ＮＡＮＤ回路Ｃ１０により構成されており、ワード線ドライバＷＤＤＶ２は、インバータ回路Ｃ１１と、レベル変換回路Ｃ２２と、レベル変換回路Ｃ２３と、出力バッファ回路Ｃ２４と、レベル変換回路Ｃ２５と、出力バッファ回路Ｃ２６とにより構成されている。ここでの電圧の高低関係は、図３５Ａの例に従って、ＶＷＬ１Ｈ＞ＶＷＬ２Ｈ＞ＶＳＳ＞ＶＷＬ１Ｌ＞ＶＷＬ２Ｌである。
【０１２５】
図３５Ｃと異なる点のみ説明すると、レベル変換回路Ｃ２２は基本的に図３５Ｃのレベル変換回路Ｃ１２と同様の構成であり、ｐ型ＭＯＳトランジスタＰＭ２０、ＰＭ２１と、ｎ型ＭＯＳトランジスタＮＭ２０、ＮＭ２１とを備えている。但し、ｐ型ＭＯＳトランジスタＰＭ２０、ＰＭ２１のソース端子は、電位ＶＷＬ１Ｈの供給線に接続されている。
【０１２６】
レベル変換回路Ｃ２３も、基本的に図３５Ｃのレベル変換回路Ｃ１３と同様の構成であり、ｐ型ＭＯＳトランジスタＰＭ２２、ＰＭ２３と、ｎ型ＭＯＳトランジスタＮＭ２２、ＮＭ２３とを備えている。但し、ｎ型ＭＯＳトランジスタＮＭ２２、ＮＭ２３のソース端子は、電位ＶＷＬ１Ｌの供給線に接続されている。
【０１２７】
出力バッファ回路Ｃ２４も、基本的に図３５Ｃの出力バッファ回路Ｃ１４と同様の構成であり、直列的に接続されたｐ型ＭＯＳトランジスタＰＭ２４、ＰＭ２５と、ｎ型ＭＯＳトランジスタＮＭ２４、ＮＭ２５とを備えている。但し、ｐ型ＭＯＳトランジスタＰＭ２４のソース端子は、電位ＶＷＬ１Ｈの供給線に接続されており、ｎ型ＭＯＳトランジスタＮＭ２５のソース端子は、電位ＶＷＬ１Ｌの供給線に接続されている。
【０１２８】
これに加えて、図３５Ｇのワード線ドライバＷＤＤＶ２は、レベル変換回路Ｃ２５と出力バッファ回路Ｃ２６とを備えている。レベル変換回路Ｃ２５の構成はレベル変換回路Ｃ２３の構成と同様であり、ｐ型ＭＯＳトランジスタＰＭ２６、ＰＭ２７と、ｎ型ＭＯＳトランジスタＮＭ２６、ＮＭ２７とを備えている。但し、ｎ型ＭＯＳトランジスタＮＭ２６、ＮＭ２７のソース端子は、電位ＶＷＬ２Ｌの供給線に接続されている。
【０１２９】
出力バッファ回路Ｃ２６は、出力バッファ回路Ｃ２４と同様の構成であるが、ｐ型ＭＯＳトランジスタＰＭ２８とｎ型ＭＯＳトランジスタＮＭ２８の２つのＭＯＳトランジスタにより構成されている。そして、ｐ型ＭＯＳトランジスタＰＭ２８のソース端子は、電位ＶＷＬ２Ｈの供給線に接続されており、ｎ型ＭＯＳトランジスタＮＭ２８のソース端子は、電位ＶＷＬ２Ｌの供給線に接続されている。
【０１３０】
ノーマリーオンのＭＯＳトランジスタが挿入されていないのは、図３５Ａからも分かるように、電位ＶＷＬ２Ｈと電位ＶＷＬ２Ｌとの電位差はそれほど大きくないので、この電位差が直接ＭＯＳトランジスタＰＭ２８、ＮＭ２８に印加されても、問題が生じないからである。
【０１３１】
この構成から分かるように、出力バッファ回路Ｃ２４の出力は、電位ＶＷＬ１Ｈと電位ＶＷＬ１Ｌとの間で振幅し、これにより、第１のワード線ＷＬ１が駆動される。また、出力バッファ回路Ｃ２６の出力は、電位ＶＷＬ２Ｈと電位ＶＷＬ２Ｌとの間で、出力バッファ回路Ｃ２４の出力と同期して振幅し、これにより、第２のワード線ＷＬ２が駆動される。なお、図３５Ｇにおいては、各ＭＯＳトランジスタでバックゲート接続がなされているが、これは必ずしも必要なものではない。
【０１３２】
また、図３５Ｄに示したワード線ドライバＷＤＤＶ１と同様に、図３５Ｈに示すようにワード線ドライバＷＤＤＶ２においても、ｐ型ＭＯＳトランジスタＰＭ２５とｎ型ＭＯＳトランジスタＮＭ２４とを、省くことも可能である。
【０１３３】
これら図３５Ｇ又は図３５Ｈに示したロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ２とを、メモリセルアレイＭＣＡに配置したレイアウト図を、図３５Ｉに示す。図３５Ｇ及び図３５Ｈに示したワード線ドライバＷＤＤＶ２においては、第１のワード線ＷＬ１と第２のワード線ＷＬ２を異なる電位で同期的に駆動する関係上、そのレイアウト面積が図３５Ｃ及び図３５Ｄに示したワード線ドライバＷＤＤＶ１よりも大きくなってしまう。したがって、ワード線ＷＬ１、ＷＬ２の配線ピッチに、ワード線ドライバＷＤＤＶ２のレイアウトピッチを一致させることは困難であると考えられる。このため、図３５Ｉに示したレイアウトにおいては、メモリセルアレイＭＣＡの両側に、ロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ２とを配置している。すなわち、メモリセルアレイＭＣＡの左側のロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ２で、奇数番目のワード線ＷＬ１、ＷＬ２のデコードと駆動を行い、メモリセルアレイＭＣＡの右側のロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ２で、偶数番目のワード線ＷＬ１、ＷＬ２のデコードと駆動を行う。
【０１３４】
また、図３５Ｊに示すように、例えば、第１のワード線ＷＬ１用のワード線ドライバＷＤＤＶ３を、メモリセルアレイＭＣＡの左側に配置し、第２のワード線ＷＬ２のワード線ドライバＷＤＤＶ４を、メモリセルアレイＭＣＡの右側に配置するようにしてもよい。このように配置することにより、電源配線の引き回しを楽にすることができる。すなわち、第１のワード線ＷＬ１用のワード線ドライバＷＤＤＶ３のあるメモリセルアレイＭＣＡの左側にのみ、電位ＶＷＬ１Ｈと電位ＶＷＬ１Ｌの電位供給線を配線し、第２のワード線ＷＬ２用のワード線ドライバＷＤＤＶ４のあるメモリセルアレイＭＣＡの右側にのみ、電位ＶＷＬ２Ｈと電位ＶＷＬ２Ｌの電位供給線を配線すればよい。
【０１３５】
但し、このレイアウトの場合、ワード線ドライバＷＤＤＶ３とワード線ドライバＷＤＤＶ４の双方に、個別にロウデコーダＲＤＥＣが必要になる。そのようなワード線ドライバＷＤＤＶ３の例を図３５Ｋに示し、ワード線ドライバＷＤＤＶ４の例を図３５Ｌに示す。
【０１３６】
図３５Ｋに示すように、第１のワード線ＷＬ１用のワード線ドライバＷＤＤＶ３は、インバータ回路Ｃ１１を介してロウデコーダＲＤＥＣに接続されたレベル変換回路Ｃ２２と、直接ロウデコーダＲＤＥＣに接続されたレベル変換回路Ｃ２３と、出力バッファ回路Ｃ２４とを備えている。これらの構成は上述した図３５Ｇのワード線ドライバＷＤＤＶ２と同様である。
【０１３７】
一方、図３５Ｌに示すように、第２のワード線ＷＬ２用のワード線ドライバＷＤＤＶ４は、ロウデコーダＲＤＥＣと、インバータ回路Ｃ１１と、レベル変換回路Ｃ２５と、出力バッファ回路Ｃ２６とを備えて構成されている。レベル変換回路Ｃ２５と出力バッファ回路Ｃ２６の構成は、上述した図３５Ｇのワード線ドライバＷＤＤＶ２と同様である。但し、ワード線ドライバＷＤＤＶ４はメモリセルアレイＭＣＡの右側に設けられているため、ロウデコーダＲＤＥＣをワード線ドライバＷＤＤＶ３と共用することができないため、独自にロウデコーダＲＤＥＣとインバータ回路Ｃ１１とを設けている。
【０１３８】
ワード線ドライバＷＤＤＶ３のロウデコーダＲＤＥＣと、ＷＤＤ４のロウデコーダＲＤＥＣとには、ロウアドレス信号ＲＡＤＤとＷＬＥＮとが同期して入力されるので、結果的に、異なる電圧振幅で同期したワード線駆動電位が出力される。
【０１３９】
なお、図３５Ｋ及び図３５Ｌにおいては、各ＭＯＳトランジスタでバックゲート接続がなされているが、これは必ずしも必要なものではない。また、図３５Ｋに示したワード線ドライバＷＤＤＶ３においても、図３５Ｍに示すように、ｐ型ＭＯＳトランジスタＰＭ２５とｎ型ＭＯＳトランジスタＮＭ２４とを、省くことも可能である。
【０１４０】
【発明の効果】
以上述べたようにこの発明によれば、一つのメモリセルは、フローティングの半導体層を持つ単純な一つのトランジスタにより形成され、セルサイズを４Ｆ２と小さくすることができる。トランジスタのソースは固定電位に接続され、ドレインに接続されたビット線とゲートに接続されたワード線の制御のみによって、読み出し，書き換え及びリフレッシュの制御が行われる。トランジスタのチャネルボディに対向する第２のゲートを設け、この第２のゲートが対向する表面部には高濃度層を設けることにより、第２のゲートをチャネルボディに容量結合させることによって、“０”，“１”データのしきい値電圧差を大きくすることができる。
【図面の簡単な説明】
【図１】この発明の基本コンセプトによるメモリセルの基本構造を示す断面図である。
【図２】同メモリセルの等価回路である。
【図３】同メモリセルを用いてＤＲＡＭのメモリセルアレイを構成した場合のレイアウトである。
【図４Ａ】図３のＡ−Ａ’断面図である。
【図４Ｂ】図３のＢ−Ｂ’断面図である。
【図５】同メモリセルのワード線電位とチャネルボディ電位の関係を示す図である。
【図６】同メモリセルの読み出し方式を説明するための図である。
【図７】同メモリセルの他の読み出し方式を説明するための図である。
【図８】同ＤＲＡＭの“１”データ読み出し／リフレッシュの動作波形を示す図である。
【図９】同ＤＲＡＭの“０”データ読み出し／リフレッシュの動作波形を示す図である。
【図１０】同ＤＲＡＭの“１”データ読み出し／“０”データ書き込みの動作波形を示す図である。
【図１１】同ＤＲＡＭの“０”データ読み出し／“１”データ書き込みの動作波形を示す図である。
【図１２】同ＤＲＡＭの他の読み出し方式による“１”データ読み出し／リフレッシュの動作波形を示す図である。
【図１３】同ＤＲＡＭの他の読み出し方式による“０”データ読み出し／リフレッシュの動作波形を示す図である。
【図１４】同ＤＲＡＭの他の読み出し方式による“１”データ読み出し／“０”データ書き込みの動作波形を示す図である。
【図１５】同ＤＲＡＭの他の読み出し方式による“０”データ読み出し／“１”データ書き込みの動作波形を示す図である。
【図１６】同メモリセルの“０”書き込み／読み出しのシミュレーションによるチャネルボディ電位変化を示す図である。
【図１７】同メモリセルの“１”書き込み／読み出しのシミュレーションによるチャネルボディ電位変化を示す図である。
【図１８】同シミュレーションによる“０”，“１”データの読み出し時のドレイン電流−ゲート電圧特性を示す図である。
【図１９Ａ】この発明の実施の形態１によるメモリセルの構造を示す断面図である。
【図１９Ｂ】図１９Ａに示すメモリセルをマトリクス配列したメモリセルアレイの等価回路を示す図である。
【図１９Ｃ】図１９Ａに示すメモリセルをマトリクス配列したメモリセルアレイのレイアウトを示す図である。
【図１９Ｄ】図１９ＣのＡ−Ａ’断面図である。
【図１９Ｅ】図１９ＣのＢ−Ｂ’断面図である。
【図１９Ｆ】実施の形態１によるメモリセルの変形例を示す斜視図である。
【図１９Ｇ】図１９ＦのメモリセルのＡ−Ａ’断面図である。
【図１９Ｈ】図１９ＦのメモリセルのＢ−Ｂ’断面図である。
【図１９Ｉ】図１９Ｆに示すメモリセルをマトリクス配列したメモリセルアレイのレイアウトを示す図である。
【図１９Ｊ】図１９ＩのＡ−Ａ’断面図である。
【図１９Ｋ】図１９ＩのＢ−Ｂ’断面図である。
【図１９Ｌ】図１９ＩのＣ−Ｃ’断面図である。
【図１９Ｍ】実施の形態１によるメモリセルの別の変形例を示す斜視図である。
【図１９Ｎ】図１９ＭのメモリセルのＢ−Ｂ’断面図である。
【図２０】実施の形態２によるメモリセルの構造を示す断面図である。
【図２１】実施の形態３によるメモリセルアレイの平面図である。
【図２２】図２１のＡ−Ａ’断面図である。
【図２３】実施の形態４によるメモリセルアレイの平面図である。
【図２４】図２３のＡ−Ａ’断面図である。
【図２５Ａ】実施の形態５によるメモリセルの構造を示す断面図である。
【図２５Ｂ】図２５Ａに示すメモリセルにおいて、ドレイン領域に正の電位を印加し、ゲートに正の電位を印加し、ソース領域をグランドに接続した場合における、メモリセルの状態を示す模式図である。
【図２５Ｃ】図２５Ａに示すメモリセルにおいて、ドレイン領域に負の電位を印加し、ゲートに正の電位を印加し、ソース領域をグランドに接続した場合における、メモリセルの状態を示す模式図である。
【図２６】同実施の形態のメモリセルの特性を示す図である。
【図２７】実施の形態６によるメモリセルの構造を示す断面図である。
【図２８】実施の形態６によるメモリセルの別の構造を示す断面図である。
【図２９Ａ】ＳＧＴ構造のメモリセルにゲートオフセット構造を適用した場合のメモリセルアレイの平面図である（実施の形態６）。
【図２９Ｂ】図２９ＡによるメモリセルアレイのＡ−Ａ’断面図である。
【図３０Ａ】実施の形態３において、ゲートオフセット構造を導入した場合のメモリセルアレイの平面図である（実施の形態６）。
【図３０Ｂ】図３０ＡによるメモリセルアレイのＡ−Ａ’断面図である。
【図３０Ｃ】実施の形態４において、ゲートオフセット構造を導入した場合のメモリセルアレイの平面図である（実施の形態６）。
【図３０Ｄ】図３０ＣによるメモリセルアレイのＡ−Ａ’断面図である。
【図３１】ＭＩＳＦＥＴのＧＩＤＬ電流を示す特性図である（実施の形態７）。
【図３２】ＧＩＤＬ電流を用いた“１”書き込み／読み出しの動作波形図である。
【図３３】実施の形態８によるメモリセルアレイの平面図である。
【図３４Ａ】図３３のＡ−Ａ’断面図である。
【図３４Ｂ】図３３のＢ−Ｂ’断面図である。
【図３５Ａ】第１のゲートと第２のゲートとを異なる電位で同期駆動した場合における、メモリセルの書き込み動作を示す波形図である（実施の形態９）。
【図３５Ｂ】第１のゲートと第２のゲートとを同電位で駆動した場合における、メモリセルの書き込み動作を示す波形図である（実施の形態９）。
【図３５Ｃ】図３５Ｂの書き込み動作波形を生成するためのワード線ドライバとロウデコーダの回路構成の一例を示す図である。
【図３５Ｄ】図３５Ｃに示したワード線ドライバの変形例を示す図である。
【図３５Ｅ】図３５Ｃ又は図３５Ｄに示したロウデコーダとワード線ドライバとを、メモリセルアレイに対して配置した場合のレイアウトの一例を示す図である（片側配置）。
【図３５Ｆ】図３５Ｃ又は図３５Ｄに示したロウデコーダとワード線ドライバとを、メモリセルアレイに対して配置した場合のレイアウトの一例を示す図である（両側配置）。
【図３５Ｇ】図３５Ａの書き込み動作波形を生成するためのワード線ドライバとロウデコーダの回路構成の一例を示す図である。
【図３５Ｈ】図３５Ｇに示したワード線ドライバの変形例を示す図である。
【図３５Ｉ】図３５Ｇ又は図３５Ｈに示したロウデコーダとワード線ドライバとを、メモリセルアレイに対して配置した場合のレイアウトの一例を示す図である（第１のワード線と第２のワード線とからなる対のワード線に対して、左右交互にロウデコーダとワード線ドライバとを設けた場合）。
【図３５Ｊ】図３５Ｇ又は図３５Ｈに示したロウデコーダとワード線ドライバとを、メモリセルアレイに対して配置した場合のレイアウトの一例を示す図である（片側に第１のワード線用のロウデコーダとワード線ドライバとを設け、もう片側に第２のワード線のロウデコーダとワード線ドライバとを設けた場合）。
【図３５Ｋ】図３５Ｊに示したレイアウトを採用する場合における、第１のワード線用のロウデコーダとワード線ドライバの回路構成の一例を示す図である。
【図３５Ｌ】図３５Ｊに示したレイアウトを採用する場合における、第２のワード線用のロウデコーダとワード線ドライバの回路構成の一例を示す図である。
【図３５Ｍ】図３５Ｋに示したワード線ドライバの変形例を示す図である。
【符号の説明】
１０  シリコン基板
１１  シリコン酸化膜
１２  ｐ型シリコン層
１３  第１のゲート
１４  ドレイン拡散層
１５  ソース拡散層
２０  第２のゲート
【図１】
0004354663.tif 000002
【図２】
0004354663.tif 000003
【図３】
0004354663.tif 000004
【図４Ａ】
0004354663.tif 000005
【図４Ｂ】
0004354663.tif 000006
【図５】
0004354663.tif 000007
【図６】
0004354663.tif 000008
【図７】
0004354663.tif 000009
【図８】
0004354663.tif 000010
【図９】
0004354663.tif 000011
【図１０】
0004354663.tif 000012
【図１１】
0004354663.tif 000013
【図１２】
0004354663.tif 000014
【図１３】
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【図１４】
0004354663.tif 000016
【図１５】
0004354663.tif 000017
【図１６】
0004354663.tif 000018
【図１７】
0004354663.tif 000019
【図１８】
0004354663.tif 000020
【図１９Ａ】
0004354663.tif 000021
【図１９Ｂ】
0004354663.tif 000022
【図１９Ｃ】
0004354663.tif 000023
【図１９Ｄ】
0004354663.tif 000024
【図１９Ｅ】
0004354663.tif 000025
【図１９Ｆ】
0004354663.tif 000026
【図１９Ｇ】
0004354663.tif 000027
【図１９Ｈ】
0004354663.tif 000028
【図１９Ｉ】
0004354663.tif 000029
【図１９Ｊ】
0004354663.tif 000030
【図１９Ｋ】
0004354663.tif 000031
【図１９Ｌ】
0004354663.tif 000032
【図１９Ｍ】
0004354663.tif 000033
【図１９Ｎ】
0004354663.tif 000034
【図２０】
0004354663.tif 000035
【図２１】
0004354663.tif 000036
【図２２】
0004354663.tif 000037
【図２３】
0004354663.tif 000038
【図２４】
0004354663.tif 000039
【図２５Ａ】
0004354663.tif 000040
【図２５Ｂ】
0004354663.tif 000041
【図２５Ｃ】
0004354663.tif 000042
【図２６】
0004354663.tif 000043
【図２７】
0004354663.tif 000044
【図２８】
0004354663.tif 000045
【図２９Ａ】
0004354663.tif 000046
【図２９Ｂ】
0004354663.tif 000047
【図３０Ａ】
0004354663.tif 000048
【図３０Ｂ】
0004354663.tif 000049
【図３０Ｃ】
0004354663.tif 000050
【図３０Ｄ】
0004354663.tif 000051
【図３１】
0004354663.tif 000052
【図３２】
0004354663.tif 000053
【図３３】
0004354663.tif 000054
【図３４Ａ】
0004354663.tif 000055
【図３４Ｂ】
0004354663.tif 000056
【図３５Ａ】
0004354663.tif 000057
【図３５Ｂ】
0004354663.tif 000058
【図３５Ｃ】
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【図３５Ｄ】
0004354663.tif 000060
【図３５Ｅ】
0004354663.tif 000061
【図３５Ｆ】
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【図３５Ｇ】
0004354663.tif 000063
【図３５Ｈ】
0004354663.tif 000064
【図３５Ｉ】
0004354663.tif 000065
【図３５Ｊ】
0004354663.tif 000066
【図３５Ｋ】
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【図３５Ｌ】
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【図３５Ｍ】
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