(57)【特許請求の範囲】
【請求項１】
集積化されたバイポーラ・トランジスタ（６０）とＭＯＳＦＥＴ（２４）とを備えているＢＩＭＯＳデバイス（６４）を形成する方法であって、
ベース領域マスクを用いて半導体構造上にフォトレジストの第１のコーティングをパターニングし、その後で前記バイポーラ・トランジスタ（６０）のベース領域（３２）を形成するステップと、ソース／ドレイン領域マスクを用いて前記半導体構造上にフォトレジストの第２のコーティングをパターニングし、その後で前記ＭＯＳＦＥＴ（２４）のソース領域（３６）及びドレイン領域（３８）と前記バイポーラ・トランジスタ（６０）のエミッタ領域（６２）とを、前記半導体構造において前記ＭＯＳＦＥＴ（２４）の前記ソース領域（３６）及び前記ドレイン領域（３８）が形成される深さよりも前記半導体構造の深い位置に形成するステップと、を備えている方法において、
前記ベース領域マスクと前記ソース／ドレイン領域マスクとの一方を用いて、前記半導体構造に適用されたフォトレジストの第１のコーティング（７０、６６、８０又は８２）を露光し、前記第１のコーティングを現像するステップと、
前記ベース領域マスクと前記ソース／ドレイン領域マスクとの他方を用いて、前記第１のコーティングの上に適用されたフォトレジストの第２のコーティング（７４、７６、８２又は８０）を露光し、前記第２のコーティングを現像するステップと、
前記ベース領域マスクと前記ソース／ドレイン領域マスクとを用いて前記第１及び第２のコーティングを露光した後で、フォトレジストのこれら２つの現像されたコーティングのそれぞれに個別の開口（６８、７２）を作成するステップと、
前記第１及び第２のコーティングにおける前記個別の開口（６８、７２）の共通位置に、前記半導体構造の前記エミッタ領域（６２）へのアクセス開口（６８及び７２）を画定するステップと、
前記ソース及びドレイン領域（３６、３８）が形成される深さよりも前記半導体構造の深い位置に前記アクセス開口を介して前記エミッタ領域（６２）を形成するステップと、
を含むことを特徴とする方法。
【請求項２】
請求項１記載の方法において、前記エミッタ領域（６２）を形成するステップは、
前記ＭＯＳＦＥＴ（２４）の前記ソース及びドレイン領域（３６、３８）を打ち込むのと同時に、フォトレジストの前記第１及び第２のコーティング（７０、７８、８０）の一方であって、前記ソース／ドレイン領域マスクを用いて露光されたコーティングに形成された開口（７２）を介して前記エミッタ領域（６２）の第１の部分（６２ａ）を打ち込むステップと、
前記アクセス開口（６８、７２）を介して、前記第１の部分よりも深い位置に前記エミッタ領域（６２）の第２の部分（６２ｂ）を打ち込むステップと、
を含むことを特徴とする方法。
【請求項３】
請求項２記載の方法において、該方法はさらに、
前記ＭＯＳＦＥＴ（２４）の前記ソース及びドレイン領域（３６、３８）と前記エミッタ領域（６２）の前記第１の部分（６２ａ）とを、同じ深さに打ち込むステップを含むことを特徴とする方法。
【請求項４】
請求項２記載の方法において、該方法はさらに、
前記エミッタ領域（６２）の前記第２の部分（６２ｂ）を打ち込む前に前記エミッタ領域（６２）の前記第１の部分（６２ａ）を打ち込むステップ
を含むことを特徴とする方法。
【請求項５】
請求項４記載の方法において、該方法はさらに、
前記ソース及びドレイン領域（３６、３８）を打ち込んだ後に前記エミッタ領域（６２）の前記第２の部分（６２ｂ）を打ち込むステップ
を含むことを特徴とする方法。
【請求項６】
請求項２記載の方法において、該方法はさらに、
前記エミッタ領域（６２）の前記第１の部分（６２ａ）を打ち込む前に前記エミッタ領域（６２）の前記第２の部分（６２ｂ）を打ち込むステップ
を含むことを特徴とする方法。
【請求項７】
請求項６記載の方法において、該方法はさらに、
前記ソース及びドレイン領域（３６、３８）を打ち込む前に前記エミッタ領域（６２）の前記第２の部分（６２ｂ）を打ち込むステップ
を含むことを特徴とする方法。
【請求項８】
請求項２記載の方法において、前記バイポーラ・トランジスタ（６０）はＮＰＮ型であり、前記ＭＯＳＦＥＴ（２４）はＮチャネル型であることを特徴とする方法。
【請求項９】
請求項２記載の方法において、前記ＢＩＣＭＯＳデバイス（６４）はＮチャネル型のＭＯＳＦＥＴ（２４）とＰチャネル型のＭＯＳＦＥＴ（２６）とを含み、該方法はさらに、
Ｐチャネル及びＮチャネルＭＯＳＦＥＴ（２４、２６）のそれぞれの領域（３６、３８、４４又は４６）と接合（４２又は５０）とを、前記エミッタ領域（６２）の前記第１の部分（６２ａ）を打ち込むのと同時に打ち込むステップ
を含むことを特徴とする方法。
【請求項１０】
請求項９記載の方法において、該方法はさらに、
前記ＭＯＳＦＥＴ（２４、２６）の前記領域（３６、３８、４４、４６）及び接合（４２、５０）と前記エミッタ領域（６２）の前記第１の部分（６２ａ）とを同じ深さに打ち込むステップ
を含むことを特徴とする方法。
【請求項１１】
ＢＩＣＭＯＳデバイス（６４）の半導体構造におけるＭＯＳＦＥＴ（２４）のソース領域（３６）及びドレイン領域（３８）よりも深いエミッタ領域（６２）を有するバイポーラ・トランジスタを製造する方法であって、
ベース領域マスクを用いてフォトレジストの第１のコーティングを露光し現像し、該第１のコーティング（６６）に第１の開口（６８）を形成するステップと、
前記第１の開口（６８）を介して、前記半導体構造に前記バイポーラ・トランジスタ（６０）のベース領域（３２）を形成するステップと、
ソース／ドレイン領域マスクを用いてフォトレジストの第２のコーティングを露光し現像し、該第２のコーティング（７６）に第２の開口を形成するステップと、
前記第２の開口を介して前記半導体構造に前記エミッタ領域（６２）の第１の部分（６２ａ）と前記ソース及びドレイン領域（３６、３８）とを形成するステップと、
前記ベース領域（３２）と、前記エミッタ領域（６２）の前記第１の部分（６２ａ）と、前記ソース及びドレイン領域（３６、３８）との形成の後に、フォトレジストの第３のコーティングを前記半導体構造に適用するステップと、
前記ベース領域マスクと前記ソース／ドレイン領域マスクとの一方を用いてフォトレジストの前記第３のコーティングをパターニングし、フォトレジストの前記第３のコーティング（８０又は８２）に前記第１及び第２の開口の一方（６８又は７２）を形成するステップと、
前記第３のコーティングにおける前記開口の形成の後に、フォトレジストの第４のコーティング（８２又は８０）をフォトレジストの前記第３のコーティング（８０又は８２）に適用するステップと、
前記ベース領域マスクと前記ソース／ドレイン領域マスクとの他方を用いてフォトレジストの前記第４のコーティングをパターニングし、フォトレジストの前記第４のコーティングに前記第１及び第２の開口の他方（７２又は６８）を形成するステップと、
前記半導体構造の前記第３及び第４のコーティング（８０、８２）における前記第１及び第２の開口（６８及び７２）の共通位置に前記エミッタ領域（６２）へのアクセス開口（６８及び７２）を画定するステップと、
前記エミッタ領域（６２）の第２の追加的な部分（６２ｂ）を形成し、前記アクセス開口（６８、７２）を介して前記エミッタ領域をより深い位置まで拡張するステップと、
を含むことを特徴とする方法。
【請求項１２】
請求項１１記載の方法において、該方法はさらに、
前記ＭＯＳＦＥＴ（２４）の前記ソース及びドレイン領域（３６、３８）と前記エミッタ領域（６２）の前記第１の部分（６２ａ）とを、打ち込みによって同じ深さに形成するステップ
を含むことを特徴とする方法。
【請求項１３】
請求項１１記載の方法において、該方法はさらに、
前記エミッタ領域（６２）の前記第１の部分（６２ａ）と前記第２の部分（６２ｂ）とを打ち込みによって形成するステップ
を含むことを特徴とする方法。
【請求項１４】
請求項１１記載の方法において、該方法はさらに、
前記ソース及びドレイン領域（３６、３８）が形成された後に、前記エミッタ領域（６２）の前記第２の部分（６２ｂ）を打ち込みによって形成するステップ
を含むことを特徴とする方法。
【請求項１５】
請求項１１記載の方法において、該方法はさらに、
前記エミッタ領域（６２）の前記第２の部分（６２ｂ）を打ち込みによって形成するステップ
を含むことを特徴とする方法。
【発明の詳細な説明】
１．技術分野
本発明は、単一バイポーラ相補型金属酸化膜半導体（ＢＩＣＭＯＳ）装置または特定用途向け集積回路（ＡＳＩＣ）において、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と共に集積化する方法による、改良された性能を持つバイポーラトランジスタの製造に関する。より詳細には、本発明は、比較的に浅いエミッタを有し不満足な性能のバイポーラトランジスタをＢＩＣＭＯＳ装置またはＢＩＣＭＯＳ  ＡＳＩＣのＭＯＳＦＥＴと同時に形成するために必要とするものを超えて必要なマスク数を増加させずに、バイポーラトランジスタの性能をかなり高めるための、比較的に深いエミッタを有する集積化バイポーラトランジスタを製造するための新規で改良された方法に関する。
２．発明の背景
幾つかのタイプのＡＳＩＣでは、大抵の集積回路中に一般的に使用されるＭＯＳＦＥＴと共にバイポーラトランジスタを集積する必要がある。特定のタイプのＡＳＩＣにおいては、ＭＯＳＦＥＴは特定の用途には全く適さないが、バイポーラトランジスタは適している。そうした場合には、バイポーラトランジスタを単一の基板上にＭＯＳＦＥＴと共に集積させ、ＢＩＣＭＯＳ装置はその所産である。
ポリシリコントランジスタは、ＢＩＣＭＯＳ装置において最良の性能を示す。しかしながら、ＢＩＣＭＯＳ装置の一部としてポリシリコントランジスタを製造することは、従来の相補型金属酸化膜半導体（ＣＭＯＳ）製造方法にかなりの複雑さを付け加える。例えば、現在の技術を使用して従来のＣＭＯＳ装置を製造すると、およそ、約１２枚以上のフォトリソグラフィーマスクと、このマスクを使用した約１４回以上のフォトリソグラフィー露光作業（フォトオプ（photo-op））とを必要とすることがある。追加でポリシリコントランジスタを付け加えると、およそもう４枚追加のマスクと同等数の追加のフォトオプとが必要となる。ポリシリコンバイポーラトランジスタを形成するために必要な追加のマスクは、ＢＩＣＭＯＳ装置の開発コストにかなり加算し、というのは、各マスクの設計及び作成は、かなりの追加の経常外技術（non-recurring engineering）（ＮＲＥ）コストに相当するからである。
多数のＢＩＣＭＯＳ装置を製造するなら、各々の追加のマスクに対する追加のＮＲＥコストは特に重要なものではないかもしれず、というのは追加のＮＲＥコストは、多数の製造済み製品にわたって分散できるからである。しかしながら、比較的に少量のロットのＢＩＣＭＯＳ装置のみを製造する予定の状況において、または最終製品を導き出すために多数の試作品設計が必要な状況においては、ＮＲＥコストは非常に高いものになり得る。
比較的に多数のマスクを必要とするそうした半導体装置の製造に伴うさらなる実際上の要素は、追加の数のマスクの管理である。各マスクは、使用する準備が整うまで保管しなければならない。各マスクは、半導体製造プロセスの最中にマスクを位置決めするステッパ内に装填しなければならず、また、マスクの利用は適切な順序で行わなければならない。マスク管理のための要件は、半導体製造業者が信頼性良く製造できる製品タイプの数を制限し得る。他には、マスク管理の複雑さは、幾つかの半導体製造業者に、比較的に少量の製品タイプの製造を、または新規製品タイプの試作を思いとどまらせるかもしれない。従って、製造プロセスにおいて使用されるマスク数を低減することは、一般に有益である。
追加の管理の複雑さと追加のマスクに関連するＮＲＥコストとは対照的に、半導体製品の製造最中に追加のフォトオプを実行することは、同様な問題となることがない。
フォトオプの実行は、比較的経済的に、かつ製造プロセス最中で著しくさらに煩雑にならずに成し遂げることができ、というのはフォトオプに必要なマスクは既に利用可能であり、ステッパ内に装填済みだからである。追加のフォトオプのコストは、比較的に少量の製品タイプの場合、追加のマスクによるより大きなＮＲＥコストと比較して、一般に全く適度であるかまたはほとんど問題にならない。従って、追加のフォトオプは一般に、時にはウェーハコストと呼ばれる製品の直接経費にのみ寄与し、追加のマスクに関連するより大きなＮＲＥコストには寄与しない。
ＢＩＣＭＯＳ装置においてポリシリコンバイポーラトランジスタの優れた性能を必要としない場合には、拡散エミッタバイポーラトランジスタを使用するのが典型的である。一般に、拡散エミッタバイポーラトランジスタをＢＩＣＭＯＳ装置内に形成するためには、集積化製造プロセスの一部としてＭＯＳＦＥＴを形成するために必要なものを超えて、単一の追加のマスクのみを使用する。この追加のマスクを用いて、バイポーラトランジスタのベース領域を規定する。バイポーラトランジスタのベース領域を形成後、ｎ−チャネルＭＯＳＦＥＴのソース及びドレイン領域を規定するためにＣＭＯＳプロセスにおいて使用するマスクを次に使用して、エミッタ領域を規定する。次にエミッタ領域は、ＭＯＳＦＥＴのソース及びドレイン領域の拡散と同時に拡散する。
拡散エミッタバイポーラトランジスタを作り出すためのこの単一の追加のマスクプロセスによって、ＮＲＥコストと多数の追加マスクに関連する管理の困難さとが低減されるが、この単一マスクの従来技術のプロセスによって作り出されたバイポーラトランジスタは、比較的に不満足な動作特性を有する。一般的に言って、このトランジスタのゲインは、バイポーラトランジスタとしては不満足であると一般にみなされると思われる範囲に限定される。このバイポーラトランジスタの周波数特性もまた限定される。不満足なゲインと限定された周波数能力とは、このバイポーラトランジスタの実際的な有用性を限定してしまう。
バイポーラトランジスタのこの比較的に不満足な性能が生じるのは、エミッタ領域を比較的に浅く拡散するからである。エミッタ、ソース及びドレイン領域を、製造プロセスにおける同じセットの最中に同時に形成するので、エミッタの深さは、ＭＯＳＦＥＴのソース及びドレイン領域の拡散深さと同等のはずであるという事実によって、エミッタ深さは浅くなる。従って拡散の深さはエミッタ、ソース及びドレインにおいて均一である。ＭＯＳＦＥＴのソース及びエミッタ領域の深さは、ＢＩＣＭＯＳ装置の製造を主に支配する。ＢＩＣＭＯＳ装置のＭＯＳＦＥＴに関するスケーリングまたは設計レイアウト基準は、水平及び垂直寸法において比較的小さい間隔を与えるものでなければならない。ＢＩＣＭＯＳ装置のサイズを低減し、ＭＯＳＦＥＴの高性能を実現し、ＢＩＣＭＯＳ装置上により多くの回路を得、消費電力を低減し、コストを低減し、一般にますます小さくなるスケーリング基準の現在の傾向と競合し得るためには、非常に小さなスケーリング基準が必要である。ＭＯＳＦＥＴのソース及びドレイン領域の垂直深さを増大させ、それによってバイポーラトランジスタのより深いエミッタ領域を得、同時に比較的に小さいスケーリング基準になお適合させようと試みれば、許容できないレベルの欠陥品のＢＩＣＭＯＳ装置をもたらすと思われる。まさにスケーリング基準に関連して、拡散深さを増大しようと試みた結果として、ソース及びドレイン領域と他の隣接する領域及びＢＩＣＭＯＳ装置内部の構成要素との間に、あまりにも多くの短絡が必然的に生じると思われる。
従って、中程度のまたは高性能のバイポーラトランジスタを必要とするいかなるＢＩＣＭＯＳ装置も、より低コストでかつより複雑でない追加のベースマスク拡散エミッタ製造プロセスを使用して従来実現されたことはなく、かなりより複雑でかつ高価なポリシリコンバイポーラトランジスタ製造プロセスを必要としてきたと考えられる。より深くエミッタ拡散したエミッタバイポーラトランジスタを、ＢＩＣＭＯＳ装置内に形成した場合、このより深いエミッタは、より深いエミッタを別個に拡散するための追加のエミッタマスクを別個に使用した結果としてのみ形成されてきたと思われる。もちろん、別個のエミッタマスクは、製品を製造するためのＮＲＥコストとマスク管理の複雑さとを増大させると思われる。
上述した及びその他の背景の考慮すべき事項に関連して、本発明が導き出された。
３．発明の要約
本発明の態様は、ＢＩＣＭＯＳ装置のＭＯＳＦＥＴを形成するのに必要なものと同じ数のマスクに加えて、バイポーラトランジスタをＭＯＳＦＥＴと共に集積化する場合いずれにしても必要と思われる、バイポーラトランジスタのベース領域を形成するための単一の追加のマスクのみを使用して、ＢＩＣＭＯＳ装置内にＭＯＳＦＥＴと共に集積化する方法による、比較的に深いエミッタを有し中程度の性能のバイポーラトランジスタの製造を可能にすることである。本発明の他の重要な態様としては、とりわけ以下のものが挙げられる：ＢＩＣＭＯＳ装置のＭＯＳＦＥＴのソース及びドレイン領域の深さを超えるエミッタ深さを有する拡散エミッタバイポーラトランジスタを、エミッタ打ち込みのための別個のマスクを使用せずにＢＩＣＭＯＳ装置内に製造すること；中程度の性能のバイポーラトランジスタを集積するＢＩＣＭＯＳ装置を、比較的に少ないロットで試作及び製造するためのＮＲＥコストを低減すること；中程度の性能のバイポーラトランジスタを有するＢＩＣＭＯＳ装置の製造のプロセス最中のマスク管理の複雑さを簡略化すること；及び比較的に不満足な性能のバイポーラトランジスタをＢＩＣＭＯＳ装置内に実現するために従来必要だったものと同じ数のマスクのみを使用することによって、ＢＩＣＭＯＳ装置内にＭＯＳＦＥＴトランジスタと共に集積化する方法による、中程度の性能のバイポーラトランジスタを製造することである。
上述した及びその他の態様によれば、本発明は、ＭＯＳＦＥＴのソース及びドレイン領域が拡散された深さを超える深さまでバイポーラトランジスタのエミッタ領域を拡散するために、いずれにしても他の方法でも必要と思われるソース／ドレインマスク及びベース領域マスクのみを使用して、集積化したバイポーラトランジスタとＭＯＳＦＥＴとを用いたＢＩＣＭＯＳ装置を形成する方法に関する。本方法は、互いの上に塗布（適用、apply）したフォトレジストの二つの塗膜（コーティング）の各々を順に、ベース領域及びソース／ドレイン領域マスクのみを使用して露光し、及び現像して、もっぱら二つの塗膜の各々における各開口部の共通位置（co-location）によってエミッタ領域への到達用開口部（アクセス開口、access opening）を規定（定義）する工程（ステップ）を含む。その後本方法は、共通位置にある開口部を通して、ソース及びドレイン領域が拡散された深さを超える深さまでエミッタ領域を打ち込むことを含む。フォトレジストの別々に及び順次に塗布した二つの塗膜を貫通する開口部の共通位置によって、エミッタ領域への到達用開口部を規定し、それによって、エミッタ領域に、追加の量の材料を用いて別々に及び追加で打ち込むことを可能にし、エミッタ領域のベース領域への浸入を深くする。追加の打ち込みのためのベース領域への到達は、数回の追加のフォトオプのみを使用して実現するもので、追加のエミッタマスクを使用する結果としてではない。必要なマスク数の低減は、本発明によるＢＩＣＭＯＳ装置製造のための用具管理面を簡略化する。
本発明のその他の好適な態様によれば、エミッタ領域の第一の部分を、ＭＯＳＦＥＴのソース及びドレイン領域打ち込みと同時に打ち込み、エミッタ領域の第二の部分は、共通位置にある開口部を通して第一の部分の深さを超える深さまで打ち込む。ＭＯＳＦＥＴのソース及びドレイン領域とエミッタ領域の第一の部分とはまた、ほぼ同じ深さに打ち込む。その上、エミッタ領域の第一の部分は、エミッタ領域の第二の部分の打ち込みの前に打ち込んでよいし、または、エミッタ領域の第二の部分は、第一の部分の打ち込みの前に打ち込んでよい。なおさらに、エミッタ領域の第一及び第二の部分は、ソース及びドレイン領域を打ち込む前または後に打ち込んでよい。
より高性能でより深く拡散したエミッタバイポーラトランジスタをそれによって形成でき、しかもより深いエミッタ領域を打ち込むための別個のマスクを使用することが無い。より深く拡散したエミッタを得るための追加の複雑さは、数回の追加の、比較的に廉価なフォトオプを実行することである。追加のマスクによる大きなＮＲＥコストを避け、それによって比較的に少ないロットでＢＩＣＭＯＳ装置を試作及び製造するコストを低減する。
本発明とその範囲のより完全な理解は、下記に簡単に要約する添付図面と、以下の、本発明の好適な実施例の詳細な説明と、詳細な説明に続いて添付する請求の範囲とを参照することによって得ることができる。
【図面の簡単な説明】
図１は、ＢＩＣＭＯＳ装置内に集積化した従来技術のバイポーラＮＰＮトランジスタの断面図である。
図２は、図１に示した従来技術のバイポーラトランジスタをＭＯＳＦＥＴと共に集積化したＢＩＣＭＯＳ装置の断面図である。
図３は、図１に示したものと同様の断面図であり、本発明に従って形成したより深く拡散したエミッタを有するＮＰＮバイポーラトランジスタを図解する。
図４〜６は、本発明の第一の実施例に従って、ＢＩＣＭＯＳ装置のＭＯＳＦＥＴと共に集積化する方法によって、図３に示したバイポーラトランジスタを製造するための諸工程の断面図である。
図７〜９は、本発明の第二の実施例に従って、ＢＩＣＭＯＳ装置のＭＯＳＦＥＴと共に集積化する方法によって、図３に示したバイポーラトランジスタを製造するための諸工程の断面図である。
図１０〜１２は、本発明の第三の実施例に従って、ＢＩＣＭＯＳ装置のＭＯＳＦＥＴと共に集積化する方法によって、図３に示したバイポーラトランジスタを製造するための諸工程の断面図である。
５．詳細な説明
単一の追加のマスクのみを使用して、バイポーラトランジスタのベース領域を形成し、その後、ＢＩＣＭＯＳ装置のＮ−チャネルＭＯＳＦＥＴのソース及びドレイン領域を形成するのと同時にバイポーラトランジスタのエミッタ領域を形成することで、ＢＩＣＭＯＳ装置の一部としてバイポーラトランジスタを製造することは、認められている実施である。得られた従来技術のバイポーラトランジスタを図１に２０で示す。バイポーラトランジスタ２０がその一部である従来技術のＢＩＣＭＯＳ装置またはＢＩＣＭＯＳ  ＡＳＩＣを、図２に２２で示す。ＢＩＣＭＯＳ装置２２は、バイポーラトランジスタ２０に加えて、少なくとも一つの典型的には二つの追加のＭＯＳＦＥＴを含み、というのはＣＭＯＳ構造を典型的には用いるからである。図２に示す例においては、ＢＩＣＭＯＳ装置２２は、Ｎ−チャネルＭＯＳＦＥＴ２４とＰ−チャネルＭＯＳＦＥＴ２６とを含む。ＢＩＣＭＯＳ装置２２は、トランジスタ２０、２４及び２６を含み、Ｐ型基板（図示せず）上に形成される。Ｎウェル２８はＰ型基板内に形成され、バイポーラトランジスタ２０（ＮＰＮトランジスタとして）及びＰチャネルトランジスタ２６は各々Ｎウェル２８内に形成される。トランジスタ２０、２４及び２６並びにＢＩＣＭＯＳ装置２２内部の他の諸領域は、Ｐ型基板内に形成される絶縁隔壁３０によって分離される。
絶縁隔壁３０を基板内に形成した後にＮＰＮトランジスタ２０を形成するために、Ｐ−材料のベース領域３２をＮウェル２８内に打ち込む。ベース領域３２の実現は従来のものであり、従来技術の方法において必要でありまた本発明の方法においても必要であるベース領域マスク（図示せず）を使用して成し遂げられる。ベース領域マスクを使用して、基板の上面を覆って塗布したフォトレジスト材料（図示せず）の層を露光する。露光及び現像後、フォトレジスト材料は基板の全てを覆って残るが、ただしＮウェル２８においてベース領域３２を打ち込む予定の位置の上部を除く。次に、高エネルギーＰ−種をＮウェル２８内に指向することでベース領域３２を打ち込み、こうしてＰ−ベース領域３２を形成する。ベース領域３２の深さは、Ｐ−種拡散の継続時間とエネルギーレベルとによって制御する。
Ｎウェル２８内にベース領域３２を形成した後、バイポーラトランジスタ２０の残りを、ＭＯＳＦＥＴトランジスタ２４及び２６の形成と同時に形成し、これは図２に示す通りである。トランジスタ２０のエミッタ領域３４を、Ｎ−チャネルトランジスタ２４のソース領域３６及びドレイン領域３８、バイポーラトランジスタ２０のコレクタ接合４０、並びにＰ−チャネルトランジスタ２６のＮウェル接合４２と同時に形成する。領域３４、３６及び３８、並びに接合４０及び４２をＮ＋材料によって形成し、また、こうした領域及び接合を、単一のＮ＋ソース／ドレインマスク（図示せず）を使用して同時にパターン形成する。Ｎ＋ソース／ドレインマスクを使用してフォトレジストの塗膜を露光し、このフォトレジストを現像すると、領域３４、３６及び３８並びに接合４０及び４２の区域は露出し、こうした区域の基板及びＮウェル２８にＮ＋種を拡散することによってこれらの区域を打ち込む。エミッタ領域３４は、Ｎ−チャネルＭＯＳＦＥＴ２４のソース領域３６及びドレイン領域３８と同時に形成されるので、エミッタ領域３４における拡散深さは、ソース及びドレイン領域３６及び３８の拡散深さにほぼ等しい。拡散は各領域で同じ長さの時間起きるので、各領域での拡散はほぼ同量であり、従ってエミッタ領域３４並びにソース及びドレイン領域３６及び３８はほぼ同じ深さに拡散する。次に、単一のＰ＋ソース／ドレインマスク（図示せず）を用いてフォトレジストの層を露光し、現像後、この層を使用して、Ｐ−チャネルＭＯＳＦＥＴ２６のソース領域４４及びドレイン領域４６、バイポーラトランジスタ２０のベース接合４８、並びにＮ−チャネルＭＯＳＦＥＴ２４のＰウェル接合５０を形成する。領域４４及び４６の上部並びに接合４８及び５０の上部に、現像済みのフォトレジスト内に生じた開放区域は、Ｐ＋材料をＮウェル２８、基板及びベース領域３２内に同時に拡散して、ソース及びドレイン領域４４及び４６、ベース接合４８並びにＰウェル接合５０を形成することを可能にする。領域４４及び４６並びに接合４８及び５０は同時に形成されるので、こうした領域の各々は、ほぼ深さが等しい。
コレクタ接合４０によって、バイポーラトランジスタ２０のＮウェル２８との電気接続が確立し、Ｎウェル２８は、バイポーラトランジスタ２０のコレクタとして機能する。同様に、ベース接合４８によって、バイポーラトランジスタ２０のベース領域３０との電気接続が確立する。Ｎウェル接合４２によって、Ｐ−チャネルＭＯＳＦＥＴ２６のＮウェル２８との電気接続が確立する。Ｐウェル接合５０によって、Ｎ−チャネルＭＯＳＦＥＴ２４のための基板との電気接続が確立する。その後図２に示すように、導電体５２を各接合及び領域に取り付ける。
その後ゲート領域５４及び５６を形成して、それぞれＭＯＳＦＥＴ２４及び２６を完成する。従来の実施のように、適切なその他の材料と層と（図示せず）を形成した後にゲート領域５４及び５６を形成して、ＢＩＣＭＯＳ装置２２を完成する。
ＭＯＳＦＥＴのサイズを最小にするために必要なスケーリング要件は、ソース及びドレイン領域拡散の深さを比較的に浅くすることを要求する。従って、エミッタ領域３４の深さも比較的に浅く、というのは、それぞれＮ＋ソース及びドレイン領域３６及び３８の形成と同時に及び同じ深さにＮ＋エミッタ領域３４を形成するからである。比較的に浅いエミッタ領域３４は、バイポーラトランジスタ２０の比較的に低いゲインと限定された高周波応答特性との原因となる。
トランジスタ２０のゲインと周波数応答とを改良するためには、エミッタ領域３４の深さを増大しなければならない。エミッタ領域３４をソース及びドレイン領域３６及び３８と同時に拡散または形成する場合には、また、ＭＯＳＦＥＴのサイズを決定するスケーリング基準が、ＭＯＳＦＥＴのソース及びドレイン領域の深さの増大を許さない時には、エミッタ領域３４の深さの増大は可能ではない。
従って、エミッタ領域３４の深さを増大するためには、別個のエミッタマスクが必要と思われる。別個のエミッタマスクは、ＢＩＣＭＯＳ装置の製造に関連するＮＲＥコストを増大させると思われ、また多数の製品タイプの製造のための用具管理面を煩雑にすると思われ、または、半導体製造業者が作る可能性がある様々な製品タイプの数を制限し、並びに、上記の発明の背景で説明した他の考慮すべき事項の全てを生じさせると思われる。
本発明は図３に示すように、より深く拡散したエミッタ領域６２を有する改良されたバイポーラトランジスタ６０を実現し、しかも、エミッタ６２のより深い拡散と深さとを得るために、追加で別個のエミッタマスクを使用する必要が無く、ＢＩＣＭＯＳ装置のＭＯＳＦＥＴのスケーリングを損なうことが無く、別個のエミッタマスクの設計と作製との結果として追加のＮＲＥコストを招くことが無く、同時に、ＢＩＣＭＯＳ装置の製造のための用具管理面を簡略化する。
バイポーラトランジスタ６０は、従来技術のバイポーラトランジスタ２０の対応する要素と同じ特定の要素を含み、こうした要素を、対応する参照符号で示す。同様に、本発明の改良されたバイポーラトランジスタ６０を改良されたＢＩＣＭＯＳ装置６４内に集積化する場合（図４〜１２）、ＢＩＣＭＯＳ装置６４は、図２に示す従来技術のＢＩＣＭＯＳ装置２２に対応する要素を有し、これらの対応する要素もまた、対応する参照符号で示す。
一般にトランジスタ６０のより深いエミッタ領域６２は、二つの別々の拡散で形成する。一つの拡散６２ａは、従来技術のトランジスタ２０（図１）のエミッタ領域３４の単一の拡散とほぼ同様の方法で形成する。しかしながらもう一つの拡散６２ｂは別個に打ち込んで、エミッタ領域６２の深さをベース領域３２内により深く延在させ、それによって、バイポーラトランジスタ６０のゲインと周波数応答特性とを改良する。エミッタ６２の拡散深さの増大を実現するために、二層フォトレジストプロセスにおいてベース領域マスクと共にＮ＋ソース／ドレインマスクを使用して、製造プロセス中のある工程においてエミッタ領域のみの露出をもたらし、それによって、エミッタ領域をより深く拡散または打ち込むことを可能にし、これは数回の追加の及び比較的に低コストのフォトオプのみの結果である。追加のマスクを使用せずに、ＢＩＣＭＯＳ装置の製造最中にバイポーラトランジスタ内のエミッタ領域の深さを増大して、エミッタの追加の深さを実現する三つの実施例を、図４〜６、７〜９、及び１０〜１２に関連して次に説明する。
本発明の方法の第一の実施例は、図４に示すようにフォトレジストの塗膜６６をパターン形成するために使用したベース領域マスク（図示せず）の使用から始まる。絶縁隔壁３０とＮウェル２８とを形成後に、フォトレジストの塗膜６６を基板に塗布済みである。フォトレジストの塗膜６６を露光及び現像後、フォトレジスト層６６内の開放空間６８を使用して、ベース領域３２のＰ−材料を打ち込む。Ｐ−材料の高エネルギー種を、開放空間６８を通して加え、ベース領域３２をＮウェル２８内に拡散または打ち込む。
Ｐ−ベース領域３２を形成した後、フォトレジストの塗膜６６を除去する。次にＰ＋ソース／ドレインマスク（図示せず）を使用して、ＭＯＳＦＥＴ２６のＰ＋材料のソース及びドレイン領域４４及び４６、Ｐウェル接合５０並びにベース接合４８を、従来の方法で形成する。
フォトレジストの別の塗膜７０を次に図５に示すように塗布する。塗膜７０を、Ｎ＋ソース／ドレインマスクを使用して露光する。いったん露光及び現像すると、塗膜７０は開放空間を提供し、これによって、Ｎ−チャネルＭＯＳＦＥＴ２４のソース領域３６及びドレイン領域３８、バイポーラトランジスタ６０のＮウェル２８内のコレクタ接合４０、並びにＭＯＳＦＥＴ２６のためのＮウェルのＮウェル接合４２を打ち込む。加えて、バイポーラトランジスタ６０のエミッタ領域の第一の部分６２ａも、Ｎ＋ソース／ドレインマスクによって形成された塗膜７０内に位置する開放空間７２を通して形成する。フォトレジストの塗膜７０を露光するために使用したＮ＋ソース／ドレインマスクは、従来技術のバイポーラトランジスタ２０とＢＩＣＭＯＳ装置２２と（図１及び２）を製造する際にこれらの役割を果たすために使用されたものと同じマスクである。
次にフォトレジストの塗膜７０をハードベークし、適所に残す。フォトレジストの別の塗膜７４を塗布し、ベース領域３２を形成するために用いたベースマスクを使用して露光し、これは図６に示す通りである。いったん塗膜７４を現像すると、開放空間６８が開放空間７２の上部に存在する。塗膜７４は、塗膜７０によって覆われていないＢＩＣＭＯＳ装置の区域の全てを完全に覆う。従って、唯一の開放空間は、開口部６８及び７２を貫通する。高エネルギーＰ＋種を次にエミッタ領域の一部分６２ａ内に打ち込み、一部分６２ｂの外側限界によって取り囲まれるエミッタ領域６２の拡大を引き起こす。一部分６２ｂは、一部分６２ａを超える深さまでベース領域３２内を下に向かって延在し、従って、従来技術のエミッタ領域３４（図１）を超える深さまで延在する。従ってエミッタ領域６２は、従来技術のエミッタ領域３４を超える深さまで延在し、というのは従来技術のエミッタ領域３４は、本発明に従って形成されたトランジスタのエミッタ領域６２の一部６２ａのみの深さとほぼ同等だからである。
その後、現像済みのフォトレジストの塗膜７０及び７４を除去し、導電体５２を取り付けて、ＢＩＣＭＯＳ装置６４を完成する。
従って、エミッタ領域のみを露出するための２回のフォトオプと共に、ベース領域マスクとＮ＋ソース／ドレインマスクとを順に使用して、エミッタ領域の２回打ち込みを可能にし、従ってより大きい深さを実現できることが理解できよう。得られたバイポーラトランジスタ６０は、従来技術のバイポーラトランジスタ２０（図１）によって可能なよりも、より大きなゲインと高周波応答特性とを有し、これは、バイポーラトランジスタ６０のエミッタ領域６２の深さがより大きいためである。こうした有益な結果は、エミッタ領域のより大きい深さを得るために他の方法では必要と思われる追加のエミッタ実現用マスクを使用せずに、かつ、ポリシリコンバイポーラトランジスタとしてバイポーラトランジスタを形成せずに実現される。
本発明の方法の第二の実施例を図７〜９に示す。この第二の実施例は、図７に示すように、ベースマスクを使用してフォトレジストの層６６を露光してから、現像して開放空間６８を得ることから始まる。その後ベース領域３２を打ち込む。図７に表わすプロセスにおける諸工程は、図４に関連して検討したものと同じである。
その後、フォトレジストの塗膜６６を適所にハードベークしてから、フォトレジストの別の塗膜７６を塗膜６６の上に置き、Ｎ＋ソースドレインマスク（図示せず）を使用して露光する。塗膜６６内の開口部６８を塗膜７６によって部分的に埋めるが開口部７２は残して、エミッタ領域に到達できるようにする。次にエミッタ領域の第二のより深い部分６２ｂを、開口部７２を通してベース領域３２内に打ち込む。エミッタ領域６２の第二のより深い部分６２ｂを形成するＮ＋種の時間とエネルギーとによって、エミッタ領域の一部分６２ｂの拡散深さの増大が確立される。
エミッタ領域６２のより深い部分６２ｂの形成に続いて、塗膜６６及び７６を除去する。Ｎ＋ソース／ドレインマスクを使用して、塗布済みのフォトレジストの新たな塗膜７８を露光し、これは図９に示す通りである。塗膜７８を現像して、図５に関連して先に説明したものと実質的に同様の状況を生じる。塗膜７８は開放空間を提供し、これによって、Ｎ−チャネルＭＯＳＦＥＴ２４のソース領域３６及びドレイン領域３８、バイポーラトランジスタ６０のＮウェル２８内のコレクタ接合４０、並びにＭＯＳＦＥＴ２６のためのＮウェルのＮウェル接合４２を打ち込む。加えて、バイポーラトランジスタ６０のエミッタ領域の第一の部分６２ａも、塗膜７８内に位置する開放空間７２を通して形成する。第一の部分６２ａは、先に形成した第二の部分６２ｂ内へのＮ＋種の高エネルギー拡散によって完成する。第一の部分６２ａの深さは、ソース及びドレイン領域３６及び３８の深さと同様である。フォトレジストの塗膜７８を露光するために使用したＮ＋ソース／ドレインマスクは、従来技術のバイポーラトランジスタ２０とＢＩＣＭＯＳ装置２２と（図１及び２）を製造する際にこれらの役割を果たすために使用されたものと同じマスクである。
その後、塗膜７８を除去してから、Ｐ＋材料を基板内に拡散して、ＭＯＳＦＥＴ２６のソース及びドレイン領域４４及び４６、Ｐウェル接合５０並びにベース接合４８を従来の方法で形成する。こうした領域４４及び４６並びに接合４８及び５０を、Ｐ＋ソース／ドレインマスク（図示せず）を使用して従来方法によって形成する。導電体５２（図２に示す）を取り付けて、ＢＩＣＭＯＳ装置６４を完成する。
従来技術のＢＩＣＭＯＳ装置２２の通常の製造のために必要なベースマスク及びＮ＋ソース／ドレインマスクのみを使用して、より深いエミッタ領域６２が得られることは、本発明のこの第二の実施例から再度明瞭である。追加の数回のフォトオプのみが必要である。
本発明の方法の第三の実施例を図１０〜１２に示す。この方法における第一の工程は、図１０に示すように、ベースマスクを使用してフォトレジストの塗膜６６を露光することを含み、塗膜６６は現像されると、ベース領域３２を打ち込むための開放空間６８を提供する。図１０に示す工程は、図４及び７に示す工程と同じである。
次に、浅いエミッタを有するバイポーラトランジスタの形成によって、従来の方法でＢＩＣＭＯＳ装置６４を完成する（図１１に示すように）。バイポーラトランジスタの浅いエミッタは、エミッタ領域の第一の部分６２ａの最初の形成から生じ、得られるバイポーラトランジスタは、図１及び２に示す従来技術のトランジスタ２０と実質的に同様である。Ｎ＋及びＰ＋ソース／ドレインマスクを従来の方法で用いてフォトレジストの塗膜を露光し、塗膜は現像されると、ソース及びドレイン領域並びに接合を実現するための適切な開口部を提供する。
ＢＩＣＭＯＳ装置を図１２に示す改良された形態６４に進歩させるために、Ｎ＋ソース／ドレインマスク（図示せず）を使用して、フォトレジスト材料の塗膜８０を露光することで、ＢＩＣＭＯＳ装置６４内部にバイポーラトランジスタ６０のより深いエミッタを形成する。塗膜８０の現像後、これをハードベークしてから、別の塗膜８２をその上に置く。塗膜８２を、ベースマスク（図示せず）を使用して露光する。二つの塗膜８０及び８２を互いの上に置く結果として、開放空間６８及び７２を貫通してエミッタの一部分６２ａに到達できるようになる。その後エミッタの一部分６２ａを、追加のＮ＋種を用いて打ち込んで、エミッタ領域６２の第二のより深い部分６２ｂを形成し、それによって改良された性能をもたらすより深いエミッタを有するバイポーラトランジスタ６０を形成する。従来の拡散技術に従って、開口部７２の外側限界を超えて外に向かって及び下に向かっての両方向に、エミッタ領域の一部分６２ｂを拡散させる。もちろん、図１２に示すように、本発明のバイポーラトランジスタ６０とＢＩＣＭＯＳ装置６４とを形成した後に、フォトレジストの塗膜８０及び８２を除去し、導電体５２を各領域と接合とに取り付ける。
もちろん、図１２に示す二つの塗膜８０及び８２は、塗布の順を逆にすることができるかもしれない。言い替えれば、ベース領域マスクを最初に適用及び現像し、塗膜８２のパターンをＢＩＣＭＯＳ装置の諸構成要素と接触した状態にさせることができるかもしれない。その後、塗膜８０のパターンを塗膜８２の上に現像できるかもしれない。この塗膜の塗布の反対の順序は、図８によって一般に示す。ＢＩＣＭＯＳ装置の一部であるＭＯＳＦＥＴのソース及びドレイン領域の拡散深さと比較して、ＢＩＣＭＯＳ装置内にバイポーラトランジスタのより深く拡散したエミッタを製造するために、本発明の方法が有効であることは、上記の説明から明瞭である。より深いエミッタ領域を打ち込むための別個のマスクを使用せずに、バイポーラトランジスタのより深く拡散したエミッタ領域を形成する。より深いエミッタ領域を作り出すための別個のマスクを得るためのＮＲＥコストを避けることで、中程度のゲインを持ったバイポーラトランジスタを集積するＢＩＣＭＯＳ装置を比較的に少ないロットで試作及び製造するための、コストの低減した方法をもたらす。より深く拡散したエミッタを得るために追加のマスクを必要としないことで、製造プロセス最中のマスク管理の複雑さは非常に簡略化される。より深く拡散したエミッタを得るための追加のコストは、追加の数回のフォトオプに関連する比較的に低いコストである。多くの他の利点と改良とは、本発明の態様の全てを完全に理解した後に明瞭になろう。
以上では、本発明の新規で改良された方法の好適実施例を示し、詳細に説明した。これらの説明は、本発明の好適実施例に属する。しかし、本発明の範囲は、以下の請求の範囲によって定義されることを理解すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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