(57)【特許請求の範囲】
【請求項１】
電界放出ディスプレイの列（１２）上の容量性スイッチング負荷を該列（１２）上の電圧遷移を低減することにより最小化する方法であって：
第１行（２７），第２行（１９）および前記列（１２）を有する電界放出ディスプレイであって、前記第１行（２７）が第１エミッタ（１３）上にあり、前記第２行（１９）が第２エミッタ（１７）上にある電界放出ディスプレイを設ける段階；
第１時間間隔（３８）の間、前記第１行（２７）に第１電圧（Ｖ１）を印加する段階；
前記第１時間間隔（３８）の終点付近で前記列に第２電圧（Ｖ２）を印加し、前記第１時間間隔（３８）中に前記第１エミッタ（１３）からの電子放出を開始する段階；および  前記列（１２）上の第２電圧（Ｖ２）を維持しながら前記第１行（２７）から前記第１電圧（Ｖ１）を除去すると共に前記第２行（１９）に第３電圧（Ｖ３）を印加する段階であって、前記第３電圧（Ｖ３）は前記第２時間間隔の始点付近で印加されるものでありかつ前記第２エミッタ（１７）からの電子放出を開始するものであり、前記第２時間間隔（３９）は前記第１時間間隔（３８）の終点より後で起こる段階；
前記第２時間間隔（３９）の終点より前に前記第２電圧（Ｖ２）を除去する段階；
前記第２時間間隔（３９）の終点より後の第３時間間隔（４８）の間第３行（４１）に第４電圧（Ｖ４）を印加する段階；および
前記第３時間間隔（４８）の間に第３エミッタからの電子放出を開始するために前記第３時間間隔（４８）の始点より後に前記列（１２）に前記第２電圧（Ｖ２）を印加する段階；
を具備することを特徴とする方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般にディスプレイ装置に関し、さらに詳しくは、ディスプレイ装置を制御する新規の方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
マトリクス・アドレス指定は、液晶ディスプレイ，発光ダイオード・ディスプレイおよび電界放出装置ディスプレイなど種々のディスプレイ装置の制御に従来は用いられてきた。マトリクス・アドレス指定されたディスプレイは、一般に、Ｘ−Ｙマトリクスとして形成された多数の行と多数の列とを有する。特定の行および特定の列を起動すると、行と列が交差するところに画像が得られる。一般に、各行は順次イネーブルになり、データが同時に各列に与えられるので、各行がイネーブルになるたびに、すべての列が同時にイネーブルになる。
【０００３】
このようなマトリクス・アドレス指定の問題点の１つは、電力損失である。電界放出装置ディスプレイにおいては、ディスプレイ内で消費される電力の大半は、行毎にすべての列の列容量をオン，オフする切り替えに伴う容量性の電力損失である。
【０００４】
従って、ディスプレイ・マトリクスの列の遷移を最小限に抑え、それによって電力損失を低減し、１つのバッテリでディスプレイが動作することのできる時間を長くするディスプレイ制御方法を有することが望ましい。
【０００５】
【実施例】
図１は、マトリクス・アドレス指定を利用する電界放出装置ディスプレイ１０の拡大断面部分を概略的に示す。ディスプレイ１０は、基板１１を備え、その上にディスプレイ１０の他の部分が形成される。基板１１は、通常は、絶縁または半絶縁材料で、たとえば、誘電層を有するシリコンまたはガラスである。好適な実施例においては、基板１１はガラスである。陰極導体または列１２は、一般に基板１１の表面上に形成され、放出チップまたはエミッタ１３，１７をディスプレイ１０の列に相互接続するために利用される。列１２に利用される材料は、金属またはドーピングされた多結晶シリコンなどの低抵抗層である。第１注出グリッドまたは第１行２７と、第２注出グリッドまたは第２行１９とは、基板１１および列１２から、誘電層１６によって電気的に分離される。エミッタ１３，１７は、エミッタ１３，１７から離れて配置される陽極１８によって収集された電子を放出するために利用される。陽極１８と、行１９，２７との間の空間は、通常は、電子の遷移を行うために真空になっている。エミッタ１３，１７に面する陽極１８の表面は、通常は蛍光体で覆われ、電子が陽極１８にぶつかると画像または表示を生成する。
【０００６】
第１電圧源２３は第１行２７に接続され、第２電圧源２４は列１２に接続されるので、差分電圧がエミッタ１３と行２７との間に生まれ、エミッタ１３からの電子放出を誘導することができる。同様に、第３電圧源２６は第２行１９に接続され、エミッタ１７からの電子放出を誘導する。ディスプレイ１０の各列には、エミッタ１３，１７のような多数のエミッタを有することができる。さらに、ディスプレイ１０は、列１２のような多数の列と、行１９，２７のような多数の行とを有することができる。
【０００７】
図２は、電圧源２３，２４，２６がディスプレイ１０（図１）を制御するためにどのように利用されるかを示すタイミング図である。行と列の配列とディスプレイ１０のタイミングは、列１２（図１）の動作周波数を下げ、ディスプレイ１０の電力損失を従来の技術によるディスプレイ制御法に比べ１／２に低減するよう選択される。このような低電力損失は、電圧源２４（図１）を制御して遷移数を最小限に抑え、それによって電圧源２４と列１２が動作する周波数を下げることによって達成される。図２の説明には、図１に示されるディスプレイ１０の要素の種々の参照番号が含まれる。１つの列と２つの行しか図示されないが、本方法は多数の行と多数の列を有するディスプレイに応用することができる。
【０００８】
第１タイミング図３１（V1）は、図１に示される電圧源２３の出力を示す。第２タイミング図３３（V3）は、電圧源２６の出力を示し、第３タイミング図３２（V2）は第２電圧源２４の出力を示す。また、第４タイミング図４１（V4）も示されるが、これについては後で説明する。HBLANKタイミング図３０は、水平帰線消去信号（horizontal blanking signal）を示す。タイミング図３０がアクティブ（高）になると、ディスプレイ１０はディスエーブルとなり、データ遷移が起こる。タイミング図３０が非アクティブ（低）の間は、ディスプレイ１０の各線または行が表示され、このような期間を水平表示時間または表示時間と呼ぶ。タイミング図３０が非アクティブである連続時間毎に、後続の行が走査されて、ディスプレイ１０の画像内に別の線を送り出す。タイミング図３０は、参考のために図示され、ディスプレイ１０（図１）の動作には必要ない。このような水平帰線消去信号は、当業者には周知のものである。ディスプレイ１０（図１）の行１９または２７などの各行は、タイミング図３０が非アクティブの各表示時間の間はアクティブになる。第１表示時間３８（t1〜t3）は、電圧源２３（V1）がアクティブである時間を表し、第２表示時間３９（t4〜t6）は電圧源２６（V3）がアクティブである時間を表す。表示時間４８は、ディスプレイ１０の後続の行（図１には図示せず）がタイミング図４１に示されるようアクティブである時間を表す。
【０００９】
表示される情報またはデータは、各行がアクティブになるのと同時に、あるいはその直前に、ディスプレイ（図１）１０の各列に送られる。データは、アクティブな行とある列との交点のエミッタまたはエミッタ群が電子を放出するか否かを判定する。データにより光が表示される場合は、列に印加された電圧は、その特定の画素内の特定のエミッタまたはエミッタ群から電子を放出するのに充分なものであることになる。光が表示されない場合は、列に印加された電圧は、アクティブな列とアクティブな行との交点のエミッタから電子の放出が誘導されない程度のもので、その結果、光は生成されない。表示時間３８または表示時間３９のいずれかの間に電子の放出を誘導するためには、電圧源２４（V2）は電圧源２３（V1）または電圧源２６（V3）のいずれかより低い電位を有していなければならず、これが電圧源２４のアクティブ状態となる。その結果、タイミング図３２は低のときアクティブになる。電圧源２４（V2）のアクティブまたは非アクティブ状態は、それぞれ、エミッタ１３またはエミッタ１７のいずれかの位置に表示されるデータによって決まる。たとえば、データをエミッタ１３の位置に表示しようとする（すなわち電子放出が起こる）場合には、電圧源２４（V2）は表示時間３８の間、低電位を有し、データをエミッタ１７の位置に表示しようとする場合は、電圧源２４（V2）は時間３９の間に低電位を有する。電圧源２４が低電位にある、あるいはアクティブである時間の長さにより、時間３８または時間３９の間に表示される画像の強度が決まる。電圧源２４（列１２）が、行２７がアクティブである間ずっとアクティブである場合は、画像は最大強度を有する。より強度の低い画像を得るには、列１２は行２７よりも短い時間アクティブにする。通常、これをパルス幅変調と呼ぶ。
【００１０】
各列上の遷移数を減らし、ディスプレイ１０の電力損失を軽減するために、データが列に印加され、光（すなわち、電子放出）を刺激する表示時間内の点は、データが列に与えられた前回の表示時間内の点に依存して可変する。現在、その列が、現行の表示時間の最後でアクティブである場合は、次の表示時間の最初にデータが与えられて、列をイネーブルにする。また、現在、現行の表示時間の最後で、列が非アクティブである場合、データは次の表示時間の最後に与えられて、列をイネーブルにする。その結果、列がある表示時間の最後に、ある状態（アクティブまたは非アクティブ）にあり、次の表示時間の最初に同じ状態にある場合は、その２つの表示時間の間には同じ状態のままであり、それによって列が起こす遷移の数が減る。ある表示時間の最後と、次の表示時間の最初で、列が異なる状態にある場合には、その列はその２つの表示時間の間に遷移を起こすことになる。その結果、従来の技術に比べて、列の遷移数または動作周波数の実際の削減の割合は、表示しようとするデータによって変わるが、一般には約５０％まで削減される。以下の表１は、列タイミングの配置を示す：
［表１］  次の表示時間におけるアクティブな列の状態の配置
現行の表示時間の最後の      次の表示時間における
現在の列の状態 列状態の位置
非アクティブ                最後
アクティブ                  最初
ただし、最後とは表示時間の最後から、同じ表示時間の最初にさかのぼって測定されたアクティブな時間，
最初とは、表示時間の最初から測定されたアクティブな時間。
【００１１】
図２に示されるように、時刻t0において、タイミング図３０（HBLANK）はアクティブなので、ディスプレイ（図１０）はディスエーブルになる。時刻t1において、タイミング図３０は非アクティブになり、ディスプレイ１０の行がイネーブルになってディスプレイ１０上での画像形成を促進することができる表示時間を識別する。時刻t1で、タイミング図３１（図１の行２７）は、アクティブになり、陽極１８（図１）上での画像形成を促進することができる。この時間の間に表示すべき光がある場合は、電圧源２４（図１）は、表示時間３８のある部分の間は、電圧源２３よりも電圧が低くなる。時刻t3で、タイミング図３１（図１の行２７）は非アクティブになり、その後に水平帰線消去時間３７（矢印で示される）が続く。またタイミング図３３（行１９）が続いて表示時間３９中の時刻t4でアクティブになる。タイミング図３３は、別の水平帰線消去時間４３（矢印で示される）が起こる時刻t6まで、アクティブのままになる。
【００１２】
列１２（図１）がアクティブになる表示時間３８内の点は、タイミング図３２(VL2）によって示され、上記および前表１に説明されたように決定される。以前の表示時間が存在しないので、タイミング図３２（列１２）は表示時間３８の最後ではアクティブになる。すなわち、タイミング図３２のタイミングは、矢印３４によって示されるように時間３８の最後から、時間３８の最初にさかのぼって測定される。これによって、現行の表示時間の最後で、タイミング図３２はアクティブになることができ、矢印３６で示されるように次の表示時間３９までアクティブのままとなり、それにより電圧源２４および列１２（図１）の遷移をなくして、対応する動作周波数を下げる。このような場合は、タイミング図３２と電圧源２４は、中間の水平帰線消去時間の間ずっと、さらに後の表示時間までアクティブのままになる。この状態を、タイミング図３２の表示時間３８と３９との間の部分により示す。
【００１３】
タイミング図４１は、電圧源２６（V3）の後に続いてアクティブとなる電圧源V4（図１には示されない）により駆動される別の行（図１には示されない）を示す。タイミング図４１（電圧源V4）は、第３表示時間４８中にアクティブになる。表示時間３９の最後のタイミング図３２の状態は非アクティブであるので、タイミング図３２は矢印４４により示されるように時間４８の最後でアクティブになる。タイミング図３２は、矢印でしめされるように中間の水平帰線消去時間４３の間ずっと非アクティブのままとなり、電圧源２４と列１２（図１）の遷移数を減らし、それによってディスプレイ１０（図１）に伴う動作周波数と電力損失を下げる。
【００１４】
図３は、現在表示されている画素と次に表示される画素とを比較して、上記の図２のタイミング図３２および表１に従って電圧源２４を制御するイネーブル信号５９を生成する制御回路５０の実施例を示す。回路５０は、２個のＮビット・レジスタを有する。ただしＮは、表示されるデータ語内のビット数を表し、表示されるデータ語または画素語を保持するレジスタ内のビット数に等しい。現画素レジスタ５１は、図１のディスプレイ１０によって現在表示されている画素語を含み、次画素レジスタ５２は、ディスプレイ１０によって次に表示される画素語を含む。レジスタ５１の出力は、ダウンカウンタ５７に送られ、カウンタ５７の平行出力は、共にＡＮＤ（論理積）処理されて、列イネーブル・フリップフロップ５８のクロック信号を生成する。信号５９は、フリップフロップ５８の出力である。選択回路５３は、選択出力または選択信号６１を有し、この信号は、図２の表示時間３８，３９の矢印３４，３６で示されるように、電圧源２４（図１）がイネーブルになる表示時間内の位置を選択するために利用される。
【００１５】
現在表示されている画素はレジスタ５１内にあり、次に表示される画素がレジスタ５２にロードされる。回路５３は、レジスタ５２の出力を共にＯＲ（論理和）処理して、現行信号６３を生成する。現行画素と次画素がいずれも、表示すべき画素を有する場合は、両方の信号６２，６３がアクティブとなり、次の画素タイミングは図２の矢印３６で示されるように表示時間の最初に始まることを示す。この状態は、第１フリップフロップ６６に記憶され、フリップフロップ６６の出力が信号６１になる。信号６１のこの状態は、次画素を表示すべき時刻まで保持される。選択信号６１は、マルチプレクサ５４をイネーブルにするために用いられ、次画素語として用いられレジスタ５１に入力されるレジスタ５２の内容を選択するので、次画素時間中に、レジスタ５２の現行内容がレジスタ５１の内容となり、次画素レジスタ５２の内容が、実際には次の画素時間中に現画素レジスタ５１の内容となる。レジスタ５１に表示すべきデータがあり、レジスタ５２に表示すべきデータがない場合は、信号６２，６３は反対の状態を有することになるので、選択信号６１がマルチプレクサ５４をイネーブルにして、レジスタ５１に対する入力として用いられる次画素語となる減算器５６の出力を選択する。減算器５６は、レジスタ５２に含まれる次画素語の値を表示時間の幅から減じるので、次に表示される画素の値は表示時間からレジスタ５２の内容を減じたものとなる。この値は、図２の矢印３４により示されるように、表示時間の最後の部分の間に信号５９をイネーブルにする。
【００１６】
回路５０は、図２のタイミング図３２により現行の電圧源２４（図１）を制御する制御回路の実施例である。制御信号は、多くの種々の制御回路実施例と方法とを用いて生成することができ、本発明は図示された特定の実施例に限らないことを認識頂きたい。
【００１７】
以上、ディスプレイを制御する新規の方法が提供されたことが理解頂けよう。現在とその次のディスプレイ・データの状態を用いて、表示時間内にタイミングを配置することにより、イネーブル状態の信号をある表示時間から次の表示時間まで維持することができる。この制御方法により、列信号の遷移数が削減され、それによって列の動作周波数が低下し、そのためにディスプレイの容量性電力損失が軽減される。
【図面の簡単な説明】
【図１】本発明によるディスプレイの拡大断面部分である。
【図２】本発明による図１のディスプレイのタイミングの関係を示すタイミング図である。
【図３】本発明による図２に示されたタイミング図を発展することのできる回路を概略図に示す。
【符号の説明】
１０  電界放出装置ディスプレイ
１１  基板
１２  列
１３，１７  エミッタ
１６  誘電層
１８  陽極
１９，２７  行
２３，２４，２６  電圧源
【図１】
0004252116.tif 000002
【図２】
0004252116.tif 000003
【図３】
0004252116.tif 000004