(57)【特許請求の範囲】
【請求項１】
外部から入力されるクロック信号（ｅＣＬＫ）の入力時に自然発生する遅延時間（ｄ１）及び出力バッファの駆動時に自然発生する遅延時間（ｄ２）だけ（ｄ１＋ｄ２）遅延させる遅延部と、
前記遅延部から出力されるクロック信号を入力して上昇エッジに同期して矩形波パルスを発生するパルス発生部と、
複数の単位遅延素子がリング状に構成されて前記パルス発生部から発生されたパルス信号を回転させるとともに、チップ内部に入力されたクロック信号（ｒＣＬＫ）に同期して前記パルス信号が最後に回転したときのパルスが停止した単位遅延素子の信号をラッチして出力するリング遅延部と、
前記チップ内部に入力されたクロック信号（ｒＣＬＫ）を前記リング遅延部の回転数に対応して粗く遅延させる第１クロック信号遅延部と、
前記第１クロック信号遅延部から出力されたクロック信号を、前記リング遅延部のラッチされて出力された信号に基づいて微細に遅延させて出力する第２クロック信号遅延部と、
前記チップ内部に入力されたクロック信号（ｒＣＬＫ）により前記リング遅延部及び第１、第２クロック信号遅延部をリセットさせるリセット信号発生部と
を備えることを特徴とするクロック信号遅延装置。
【請求項２】
第１クロック信号遅延部は、
複数の粗遅延素子（ＣＤＵ）からなり、前記チップ内部に入力されたクロック信号（ｒＣＬＫ）を一定の粗さで続けて遅延させる粗遅延部と、
前記粗遅延部の各粗遅延素子（ＣＤＵ）の出力をスイッチングする第１スイッチング部と、
前記リング遅延部で前記パルス信号が回転される数をカウントして、それに相応する時間だけ粗遅延されるように前記第１スイッチング部を制御する粗遅延制御部と
を含むことを特徴とする請求項１記載のクロック信号遅延装置。
【請求項３】
前記第２クロック信号遅延部は、
複数の微細遅延素子（ＦＤＵ）で構成され、前記第１クロック信号遅延部から出力されたクロック信号を微細の時間で続けて遅延させる微細遅延部と、
前記微細遅延部の各微細遅延素子（ＦＤＵ）の出力をそれぞれスイッチングする第２スイッチング部と、
前記リング遅延部の各ラッチ信号に基づいてそれに相応する時間に微細遅延されるように前記第２スイッチング部を制御する微細遅延制御部と
を含むことを特徴とする請求項１記載のクロック信号遅延装置。
【請求項４】
前記リング遅延部は、
リング状に構成され、前記パルス発生部から発生されたパルス信号を回転させて遅延させる複数の単位遅延素子と、
前記クロック信号に同期して前記各単位遅延素子の信号をラッチして出力する複数のラッチ部と
から構成されることを特徴とする請求項１記載のクロック信号遅延装置。
【請求項５】
前記ラッチ部はフリップフロップから構成されることを特徴とする請求項４記載のクロック信号遅延装置。
【請求項６】
前記リング遅延部は、パルス信号が１回転する度に信号を第１クロック信号遅延部に出力し、ラッチされた全ての信号を第２クロック信号遅延部に出力することを特徴とする請求項１記載のクロック信号遅延装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリのプロトコルに係り、リング遅延を用いたクロック信号遅延装置に関する。
【０００２】
【従来の技術】
一般に、ＳＤＲＡＭの場合、メモリに格納されたデータを読み出すためにはクロック信号が必要であり、そのクロック信号は外部から入力して用いる。しかし、外部から入力されたクロックは、チップに受信されたとき、ピン又は内部回路の特性によって実質的に一定時間遅延する。
【０００３】
図１は一般的なＳＤＲＡＭのデータの読み出しタイミング図である。図において、ｅＣＬＫは外部クロック信号であり、ｔCLK （ｔＣＬＫも同じ）は、その１周期の間隔で、ｔAC（ｔＡＣも同じ）はクロックを受けてからデータ出力に要する時間である。なお、ＤＱはメモリデバイスのデータ入出力ピンを示している。ＳＤＲＡＭは、外部から入力されるクロック信号を利用してチップ内部のデータを読み出して出力するが、外部のクロック信号がチップに入力されたときに遅延が発生しデータを取り出すためのチップ内部のクロックである内部クロックが外部クロックより遅れ、またデータを出力するための出力バッファの駆動時にも同様に遅延が発生するため、データを読み出すことができない場合が発生する。すなわち、クロック信号の上昇エッジから一定の時間であるＴＡＣの後の次の上昇エッジでシステムからデータを出力するが、クロックに対するデータの出力時間は周波数に拘わらず一定であるので、周波数が高くなり、ＴＡＣ≧ｔＣＬＫになると、必要なデータを読み出すことができなくなる。このため、ＴＡＣ≧ｔＣＬＫの場合は、次の外部クロックの立ち上がりに内部クロックを同期させる必要がある。
【０００４】
この遅延時間はメモリのデータを読み出す時重要な変数として作用し、特にクロックアクセス時間は高速同期ＤＲＡＭ（ＳＤＲＡＭ）の重要なパラメータである。クロックバッファ及びドライバを通過する伝播遅延に起因するクロックスキューは高速のクロックアクセスのために相殺されなければならない。このクロックスキューを相殺するために位相ロックループ（ＰＬＬ）、遅延ロックループ（ＤＬＬ）が広く用いられてきた。しかし、ＰＬＬとＤＬＬは正確なロッキングのためには５０以上のクロックサイクルを必要とし、それにより予備電流が増加する。
【０００５】
以下、このような従来の同期ミラー遅延線(synchronous Mirror Delay Line)を添付図面を参照して説明する。
図２は従来の同期ミラー遅延線の構成図である。
まず、外部からクロック信号をチップ内部で受信する場合、上述したような理由により一定時間遅延された状態で受信する。更に、メモリのデータを読み出すための出力バッファを駆動するときにも時間遅延が生じる。
【０００６】
そのため、実際には回路として構成されていないが、自然発生する遅延時間を説明するために図２にバッファ１、２を図示した。それらの遅延時間はそれぞれｄ１、ｄ２と定義する。ｅＣＬＫは外部からのクロック信号、ｒＣＬＫはチップ内部で受信した内部クロック信号である。
従来の同期ミラー遅延線は、外部から入力されるクロック信号をｄ１＋ｄ２値だけ遅延させて出力する遅延器３と、内部クロック信号（ｒＣＬＫ）に同期して遅延器３で遅延されたクロック信号の時間をデジタル値に変換させるＴＤＣ(Time to Digital Converter)４と、デジタル値を時間に変換させるＤＴＣ(Digital to Time Converter)５と、内部のクロック信号（ｒＣＬＫ）によりＴＤＣ４及びＤＴＣ５の信号をラッチさせるフリップフロップ部６とからなる。
【０００７】
かかる従来の同期ミラー遅延線の動作は以下の通りである。
図３は従来のＴＤＣとクロックサイクルタイムとの関係図であり、図４は従来の同期ミラー遅延線の各部の出力波形図である。
すなわち、外部のクロック信号（ｅＣＬＫ）がチップ内部へ入力されるとき、一定時間（ｄ１）遅延されて入力される（図４のｒＣＬＫ参照）。そして、一定時間遅延された内部のクロック信号（ｒＣＬＫ）は遅延器３を通ってＴＤＣ４に入力される。この遅延器３を通ったＡ点のクロック信号はクロック信号（ｒＣＬＫ）よりｄ１＋ｄ２だけ遅延されてＴＤＣ４に入力される（図４のＡ参照）。
ＴＤＣ４はｔＣＬＫ−（ｄ１＋ｄ２）を測定して、デジタル遅延計数に変換する。フリップフロップ部６の各フリップフロップ（Ｆ／Ｆ）はＴＤＣ４の各単位遅延素子（ｔｐｄ）の信号をそれぞれラッチするようになっている。すなわち、ＴＤＣ４へクロックが入力されたあとの内部のクロック信号（ｒＣＬＫ）の上昇エッジのときに複数のフリップフロップ（Ｆ／Ｆ）のうち遅延に対応する一つのＦ／Ｆをラッチする。これを利用してＴＤＣ４はｔＣＬＫ−（ｄ１＋ｄ２）を測定し、それをデジタル遅延計数に変換する（図４のＢ参照）。
【０００８】
ＤＴＣ５は測定されたデジタル遅延計数を制御信号として受け入れ、クロックドライバの出力と外部のクロックとを同期するため、入力されたクロック信号を再度ｔＣＬＫ−（ｄ１＋ｄ２）時間だけ遅延させる（図４のＣ参照）。これにより、最終的に出力バッファを駆動するクロック信号はそのバッファで発生する時間（ｄ２）の間遅延された後出力される（図４のｌｉＣＬＫ参照）。すなわち、外部クロックｅＣＬＫと一致したクロックｌｉＣＬＫを得ることができる。
【０００９】
しかし、図３に示すように、ＤＴＣ５の時間分解能は遅延単位の遅延素子（ｔｐｄ）の遅延時間と対応する。その遅延素子が内部クロックのジッタを決めることになる。
すなわち、Ｎ個の遅延素子があるとすると、Ｎｔｐｄ≧ｔＣＬＫ≧ｄ１＋ｄ２（遅延部の遅延時間）＋（Ｆ／Ｆのセット時間）のような条件が、図３に示すようにクロック同期化のための動作範囲を与える。ジッタが小さくなるためにはｔｐｄが小さくなければならず、動作範囲を大きくするためにはＮが大きくなければならない。
もし、ｔｐｄが１００ｐｓであれば、Ｎは５０ＭＨｚの外部クロックを満たすために２００以上必要である。ＤＴＣ５はＴＤＣ４と同じ数の単位遅延素子を必要とするため、遅延線の総遅延素子数は２Ｎである。この遅延素子はインバータやバッファ等で構成されているので、その数が多くなることは装置全体の大きさが大きくなるということを意味する。
【００１０】
【発明が解決しようとする課題】
上述したように、ジッタを小さくするためにはｔｐｄが小さくなければならず、動作範囲を大きくするためにはｔｐｄの数、すなわち遅延素子数（Ｎ）が多くなければならない。更に、ＤＴＣ５はＴＤＣ４と同じ数の単位遅延素子を必要とするため、遅延線の総遅延素子数は２Ｎ個必要であり、データ処理のためのフリップフロップ（Ｆ／Ｆ）もＮ個必要である。このため、これらを基板に実装する場合、遅延線は広いシリコンの面積を必要とする。
本発明は上記の問題点を解決するためになされたものであり、その目的とするところは、データを処理するためのフリップフロップ及び単位遅延素子の数を減少させることのできる遅延装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するための本発明のクロック信号遅延装置は、外部から入力されるクロック信号（ｅＣＬＫ）の入力時に自然発生する遅延時間（ｄ１）及び出力バッファの駆動時に自然発生する遅延時間（ｄ２）だけ（ｄ１＋ｄ２）遅延させる遅延部と、前記遅延部から出力されるクロック信号を入力して上昇エッジに同期して矩形波パルスを発生するパルス発生部と、複数の単位遅延素子がリング状に構成されて前記パルス発生部から発生されたパルス信号を回転させるとともに、チップ内部に入力されたクロック信号（ｒＣＬＫ）に同期して前記パルス信号が最後に回転したときのパルスが停止した単位遅延素子の信号をラッチして出力するリング遅延部と、前記クロック信号（ｒＣＬＫ）を前記リング遅延部の回転数に対応して粗く遅延させる第１クロック信号遅延部と、前記第１クロック信号遅延部から出力されたクロック信号を、前記リング遅延部のラッチされて出力された信号に基づいて微細に遅延させて出力する第２クロック信号遅延部と、前記クロック信号（ｒＣＬＫ）により前記リング遅延部及び第１、第２クロック信号遅延部をリセットさせるリセット信号発生部とを備えることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明実施形態のクロック遅延装置を添付図面に基づいて詳細に説明する。
図５は本実施形態のクロック遅延装置の構成図であり、図６は図５の部分詳細構成図である。
本発明の一実施形態のクロック遅延装置は、外部から入力されるクロック信号（ｅＣＬＫ）の入力時に発生する遅延時間（ｄ１）及び出力バッファの駆動時に発生する遅延時間（ｄ２）だけ、すなわち（ｄ１＋ｄ２）だけ遅延させる遅延部１１と、遅延部１１から出力されるクロック信号を入力し、上昇エッジに同期して矩形波パルスを発生するパルス発生部１２と、リング状に構成された所定個数の単位遅延素子（ｔｐｄ）と所定個数のフリップフロップ（Ｆ／Ｆ）とから構成され、パルス発生部１２から発生されたパルス信号を回転させるとともに、前記時間（ｄ１）の間遅延されてチップ内部に入力されたクロック信号（ｒＣＬＫ）に同期して各単位遅延素子（ｔｐｄ）の信号をラッチして出力するリング遅延部１３と、リング遅延部１３でパルス信号が１回転する度にそのリングに対応する粗さでクロック信号（ｒＣＬＫ）を遅延させて出力する第１クロック信号遅延部２０と、リング遅延部１３のフリップフロップからラッチされて出力された信号を判断して、パルスの「ハイ」信号の出力位置に応じて第１クロック信号遅延部２０から出力されたクロック信号をさらに微細に遅延させて出力する第２クロック信号遅延部２１と、内部のクロック信号を入力してリング遅延部１３、第１、第２クロック信号遅延部２０、２１をリセットさせるリセット信号発生部２２とから構成される。
【００１３】
第１クロック信号遅延部２０は、所定個数の粗遅延素子（ＣＤＵ）で構成され、クロック信号（ｒＣＬＫ）を入力して、それを一定の粗さで連続的に遅延させる粗遅延部１４と、粗遅延部１４の粗遅延素子（ＣＤＵ）の数に相応する所定個数のスイッチング素子で構成され、粗遅延部１４の各粗遅延素子（ＣＤＵ）の出力をスイッチングする第１スイッチング部１５と、リング遅延部１３でのパルスの回転数をカウントしてそれに相応する時間だけ遅延されるように第１スイッチング部１５を制御する粗遅延制御部１６とから構成される。
【００１４】
第２クロック信号遅延部２１は、リング遅延部１３の単位遅延素子（ｔｐｄ）の個数と同じ数の微細遅延素子（ＦＤＵ）を有し、第１スイッチング部１５から出力されるクロック信号を微細時間だけ遅延させる微細遅延部１７と、微細遅延部１７の微細遅延素子（ＦＤＵ）の数に相応する所定個数のスイッチング素子から構成され、微細遅延部１７の各微細遅延素子（ＦＤＵ）の出力をそれぞれスイッチングする第２スイッチング部１８と、リング遅延部１３のフリップフロップ（Ｆ／Ｆ）からラッチされて出力される信号を入力して、パルス発生部１２から発生されたパルスが何番目のフリップフロップ（Ｆ／Ｆ）からラッチされたかを判断して、それに対応するスイッチがオフされるように第２スイッチング部１８を制御する微細遅延制御部１９とから構成される。
【００１５】
リング遅延部１３の構成は図６の通りである。
本発明の実施形態では、８つの単位遅延素子（ｔｐｄ）がリング状に連結されて入力された信号がそのリング状に連結された単位遅延素子を通して回転されるようになっている。各単位遅延素子（ｔｐｄ）にはそれぞれフリップフロップ（Ｆ／Ｆ）が接続され、そのフリップフロップで内部のクロック信号（ｒＣＬＫ）に同期して各単位遅延素子の信号をラッチする。
【００１６】
このように構成された本クロック信号遅延装置の動作は以下の通りである。
図７は本クロック信号遅延装置の各部の出力波形図である。
外部から入力されるクロック信号（ｅＣＬＫ）はチップ内部に入力されるとき一定時間（ｄ１）遅延され、同様に出力バッファの駆動時に一定時間（ｄ２）遅延される。遅延部１１ではこの自然的に遅延される時間（ｄ１＋ｄ２）だけ外部から入力されるクロック信号（ｅＣＬＫ）を遅延させる（図７のＡ参照）。パルス発生部１２では遅延部１１から出力されるクロック信号の上昇エッジに同期して矩形波パルスを発生させてリング遅延部１３へ入力させる（図７のＢ参照）。
【００１７】
そして、リング状に構成されたリング遅延部１３は、パルス発生部１２から発生されたパルス信号を各単位遅延素子を通過させながら回転させるとともに、時間（ｄ１）の間遅延されてチップ内部に入力されたクロック信号（ｒＣＬＫ）に同期して各単位遅延素子（ｔｐｄ）の信号をラッチして出力する。このパルス発生部１２からのパルスは遅延時間、すなわちｔＣＬＫ−（ｄ１＋ｄ２）の時間に応じて数回（図７Ｋ）回転する。その回転するパルスが１回転するごとに出力させ、その１回転させて得られるパルス回転信号が粗遅延制御部１６に入力される。粗遅延制御部１６ではその回転数をカウントして第１スイッチング部１５の該当する１つのスイッチをオンとさせる。各フリップフロップによりラッチされた信号は微細遅延制御部１９に入力される。
【００１８】
粗遅延部１４は、内部クロック信号（ｒＣＬＫ）を一定の粗さで続けて遅延させており、粗遅延制御部１６は前述のようにリング遅延部１３で回転されたパルス信号をカウントしてそれに対応する時間だけ粗遅延されるように第１スイッチング部１５のスイッチング素子を選択的に「オン」させる。又、第１スイッチング部１５から出力されるクロック信号（ｃＣＬＫ）は微細遅延部１７により微細の時間だけ遅延される。リング遅延部１３の各フリップフロップ（Ｆ／Ｆ）によりラッチされた信号は微細遅延制御部１９に入力される。微細遅延制御部１９は、パルス発生部１２から発生されたパルスＢが何番目のフリップフロップ（Ｆ／Ｆ）によりラッチされたかを判断し、それに対応する時間だけ微細遅延されるように第２スイッチング部１８のスイッチング素子を「オン」させてクロック信号を出力する（ｆＣＬＫ）。第２スイッチング部１８から出力されたクロック信号が一定時間（ｄ２）だけ遅延された後、出力バッファへ入力される。
【００１９】
【発明の効果】
以上説明したように、本発明のクロック信号遅延装置においては次のような効果がある。
すなわち、微細な遅延時間を得るためには単位遅延素子（ｔｐｄ）の遅延時間を短くし、動作範囲を大きくするためには単位遅延素子（ｔｐｄ）の個数（Ｎ）が多くなければならない。更に、従来の遅延線では、ＤＴＣがＴＤＣと同じ数の単位遅延素子を必要とするため、遅延線の総遅延素子数は２Ｎ個必要であり、データ処理のためのフリップフロップ（Ｆ／Ｆ）もＮ個必要である。このため、遅延線は広いシリコン面積を消耗していた。
しかし、本発明は、単位遅延素子をリング状に形成することにより、微細な遅延時間を得、動作範囲を大きくし、更に遅延線の占める面積を大幅に減少させることができる。例えば、従来及び本発明で０．１ｎｓの遅延時間を有する単位遅延素子を用いると仮定するとき、従来では１０ｎｓの動作範囲を得るために約２００個の単位遅延素子を必要とするが、本発明では図６に示すように８つの単位遅延素子だけでも充分な動作範囲が得られる。よって、遅延線の占める面積を大幅に減少させることができる。
【図面の簡単な説明】
【図１】  一般的なＳＤＲＡＭのデータの読出しタイミング図。
【図２】  従来の線形遅延線の構成図。
【図３】  従来のＴＤＣとクロックサイクルタイムとの関係図。
【図４】  従来の線形遅延線の各部の出力波形図。
【図５】  本発明のクロック信号遅延装置の構成図。
【図６】  図４のリング遅延部の詳細構成図。
【図７】  本発明のクロック信号遅延装置の各部の出力波形図。
【符号の説明】
１１    遅延部
１２    パルス発生部
１３    リング遅延部
１４    粗遅延(coarse delay)部
１５    第１スイッチング部
１６    粗遅延制御部
１７    微細遅延(fine delay)部
１８    第２スイッチング部
１９    微細遅延制御部
２０    第１クロック信号遅延部
２１    第２クロック信号遅延部
２２    リセット信号発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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