(57)【特許請求の範囲】
【請求項１】
外部クロック信号に同期して動作する同期型半導体記憶装置であって、
行列状に配列された複数のメモリセルを含むメモリアレイ、
アドレス信号に従って、前記メモリアレイのうちのいずれかのメモリセルを選択する選択手段、
前記外部クロック信号に同期して、前記選択手段によって選択されたメモリセルのデータを読出す読出手段、
前記外部クロック信号に同期して内部クロック信号を生成する内部クロック発生手段、
前記内部クロック信号に同期して活性化され、前記読出手段によって読出されたデータを取込んで転送する転送手段、
前記転送手段によって転送されたデータを外部に出力する出力手段、および
前記外部クロック信号または前記内部クロック信号の周期が予め定められた周期よりも短いか否かを検出し、短い場合は前記転送手段を前記内部クロック信号に関係なく活性化させるクロック周期検出手段を備える、同期型半導体記憶装置。
【請求項２】
前記クロック周期検出手段は、
前記外部クロック信号または前記内部クロック信号を予め定められた時間だけ遅延させる遅延回路、
前記外部クロック信号または前記内部クロック信号と前記遅延回路の出力信号との論理和信号を生成する論理回路、
前記論理回路の出力信号の電位を平滑化する平滑回路、および
前記平滑回路の出力電位が予め定められた電位よりも高いか低いかを検出し、高い場合は第１のレベルの信号を出力し、低い場合は第２のレベルの信号を出力する電位検出回路を含み、
前記転送手段は、前記電位検出回路から前記第１のレベルの信号が出力されている期間は前記内部クロック信号に関係なく活性化され、前記第２のレベルの信号が出力されている期間は前記内部クロック信号に同期して活性化される、請求項１に記載の同期型半導体記憶装置。
【請求項３】
前記クロック周期検出手段は、
前記外部クロック信号または前記内部クロック信号に同期して予め定められたパルス幅のパルス信号を生成するパルス発生回路、
前記パルス発生回路で生成されたパルス信号を予め定められた第１の時間だけ遅延させる第１の遅延回路、
前記パルス発生回路で生成されたパルス信号を前記予め定められた第１の時間よりも長い予め定められた第２の時間だけ遅延させる第２の遅延回路、
前記パルス発生回路で生成されたパルス信号に応答して、前記第２の遅延回路内を進行しているパルス信号を消去する消去回路、
前記第１の遅延回路の出力パルス信号によってリセットされて第１のレベルの信号を出力し、前記第２の遅延回路の出力パルス信号によってセットされて第２のレベルの信号を出力するフリップフロップ、および
前記パルス発生回路で生成されたパルス信号に応答して前記フリップフロップの出力信号をラッチするラッチ回路を含み、
前記転送手段は、前記ラッチ回路に前記第１のレベルの信号がラッチされている期間は前記内部クロック信号に関係なく活性化され、前記第２のレベルの信号がラッチされている期間は前記内部クロック信号に同期して活性化される、請求項１に記載の同期型半導体記憶装置。
【請求項４】
さらに、前記転送手段に並列接続されたスイッチ手段を備え、
前記クロック周期検出手段は、前記外部クロック信号または前記内部クロック信号の周期が前記予め定められた周期よりも短い場合は、前記スイッチ手段を導通させる、請求項１から請求項３のいずれかに記載の同期型半導体記憶装置。
【請求項５】
さらに、前記外部クロック信号よりも予め定められた第１の時間だけ遅延し、予め定められた第１のパルス幅を有する活性化信号を生成する信号発生手段を備え、
前記読出手段は、前記外部クロック信号に同期して読出したデータを前記信号発生手段で生成された活性化信号に応答して出力し、
前記クロック周期検出手段は、
前記内部クロック信号に同期して予め定められた第２のパルス幅のパルス信号を生成するパルス発生回路、
前記信号発生手段で生成された活性化信号を予め定められた第２の時間だけ遅延させる遅延回路、
前記パルス発生回路で生成されたパルス信号に応答して、前記遅延回路内を進行している活性化信号を消去する消去回路、および
前記パルス発生回路で生成されたパルス信号によってセットされて第２のレベルの信号を出力し、前記遅延回路から出力された活性化信号によってリセットされて第１のレベルの信号を出力するフリップフロップを含み、
前記転送手段は、前記フリップフロップからの前記第２のレベルの信号によって活性化され、前記第１のレベルの信号によって非活性化される、請求項１に記載の同期型半導体記憶装置。
【請求項６】
外部クロック信号に同期して動作する同期型半導体記憶装置であって、
行列状に配列された複数のメモリセルを含むメモリアレイ、
アドレス信号に従って、前記メモリアレイのうちのいずれかのメモリセルを選択する選択手段、
前記外部クロック信号に同期して、前記選択手段によって選択されたメモリセルのデータを読出す読出手段、
前記外部クロック信号に同期して内部クロック信号を生成する内部クロック発生手段、
前記内部クロック信号に同期して順次活性化され、初段が前記読出手段によって読出されたデータを受け、それぞれが前段の出力データを取込んで後段に転送する直列接続された第１〜第Ｎ（ただし、Ｎは２以上の整数である）の転送手段、
前記第Ｎの転送手段から転送されたデータを外部に出力する出力手段、および  前記外部クロック信号または前記内部クロック信号の周期が予め定められた第１〜第Ｎの周期の各々よりも短いか否かを検出し、予め定められた第ｎの周期（ただし、ｎは１〜Ｎの整数であり、第ｎの周期は第ｎ＋１の周期よりも短い）よりも短い場合は第１〜第Ｎ−ｎ＋１の転送手段を前記内部クロック信号に関係なく活性化させるクロック周期検出手段を備える、同期型半導体記憶装置。
【請求項７】
さらに、それぞれが前記第１〜第Ｎの転送手段に並列接続された第１〜第Ｎのスイッチ手段を備え、
前記クロック周期検出手段は、前記外部クロック信号または前記内部クロック信号の周期が予め定められた第ｎの周期よりも短い場合は、第１〜第Ｎ−ｎ＋１のスイッチ手段を導通させる、請求項６に記載の同期型半導体記憶装置。
【請求項８】
外部クロック信号に同期して動作する同期型半導体記憶装置であって、
行列状に配列された複数のメモリセルを含むメモリアレイ、
アドレス信号に従って、前記メモリアレイのうちのいずれかのメモリセルを選択するメモリセル選択手段、
前記外部クロック信号よりも予め定められた時間だけ遅延し、予め定められた第１のパルス幅の第１の活性化信号を生成する第１の信号発生手段、
前記外部クロック信号に同期して前記メモリセル選択手段によって選択されたメモリセルのデータを読出し、前記第１の活性化信号に応答してそのデータを出力する読出手段、
前記外部クロック信号に同期して内部クロック信号を生成する内部クロック発生手段、
前記内部クロック信号に同期して予め定められた第２のパルス幅の第２の活性化信号を生成する第２の信号発生手段、
前記外部クロック信号または前記内部クロック信号の周期が予め定められた周期よりも短いか長いかを検出し、短い場合は第１のレベルの信号を出力し、長い場合は第２のレベルの信号を出力するクロック周期検出手段、
前記第１のレベルの信号に応答して前記第１の活性化信号を選択し、前記第２のレベルの信号に応答して前記第２の活性化信号を選択する信号選択手段、
前記信号選択手段によって選択された第１または第２の活性化信号によって活性化され、前記読出手段によって読出されたデータを取込んで転送する転送手段、および
前記転送手段から転送されたデータを外部に出力する出力手段を備える、同期型半導体記憶装置。
【請求項９】
前記クロック周期検出手段は、
前記外部クロック信号または前記内部クロック信号を予め定められた時間だけ遅延させる遅延回路、
前記外部クロック信号または前記内部クロック信号と前記遅延回路の出力信号との論理和信号を生成する論理回路、
前記論理回路の出力信号の電位を平滑化する平滑回路、および
前記平滑回路の出力電位が予め定められた電位よりも高いか低いかを検出し、高い場合は第１のレベルの信号を出力し、低い場合は前記第２のレベルの信号を出力する電位検出回路を含む、請求項８に記載の同期型半導体記憶装置。
【請求項１０】
前記クロック周期検出手段は、
前記外部クロック信号または前記内部クロック信号に同期して予め定められたパルス幅のパルス信号を生成するパルス発生回路、
前記パルス発生回路で生成されたパルス信号を予め定められた第１の時間だけ遅延させる第１の遅延回路、
前記パルス発生回路で生成されたパルス信号を前記予め定められた第１の時間よりも長い予め定められた第２の時間だけ遅延させる第２の遅延回路、
前記パルス発生回路で生成されたパルス信号に応答して、前記第２の遅延回路内を進行しているパルス信号を消去する消去回路、
前記第１の遅延回路の出力パルス信号によってリセットされて前記第１のレベルの信号を出力し、前記第２の遅延回路の出力パルス信号によってセットされて前記第２のレベルの信号を出力するフリップフロップ、および
前記パルス発生回路で生成されたパルス信号に応答して前記フリップフロップの出力信号をラッチし、ラッチした信号を出力するラッチ回路を含む、請求項８に記載の同期型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は同期型半導体記憶装置に関し、特に、外部クロック信号に同期して動作する同期型半導体記憶装置に関する。
【０００２】
【従来の技術】
図２２は、従来のシンクロナス・ランダム・アクセス・メモリ（以下、ＳＤＲＡＭと称す）７０の構成を示すブロック図である。図２２を参照して、このＳＤＲＡＭ７０は、クロックバッファ７１、制御信号入力回路７２、アドレス入力回路７３、モードレジスタ７４、および制御回路７５を備える。
【０００３】
クロックバッファ７１は、信号ＣＫＥによって活性化され、外部クロック信号ＣＬＫを制御信号入力回路７２、アドレス入力回路７３、および制御回路７５に伝達させる。制御信号入力回路７２は、クロックバッファ７１からの外部クロック信号ＣＬＫに同期して、外部制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭをラッチし制御回路７５に与える。アドレス入力回路７３は、クロックバッファ７１からの外部クロック信号ＣＬＫに同期して、外部アドレス信号Ａ０〜Ａｍ（ｍは０以上の整数である）およびバンク選択信号ＢＡをラッチし制御回路７５に与える。モードレジスタ７４は、外部アドレス信号Ａ０〜Ａｍなどによって指示されたモードを記憶する。制御回路７５は、クロックバッファ７１、入力回路７２，７３およびモードレジスタ７４からの信号に従って種々の内部信号を生成し、ＳＤＲＡＭ７０全体を制御する。
【０００４】
また、このＳＤＲＡＭ７０は、メモリアレイ７６ａ（バンク♯０）、メモリアレイ７６ｂ（バンク♯１）、行デコーダ７７ａ，７７ｂ、列デコーダ７８ａ，７８ｂ、センスアンプ＋入出力制御回路７９ａ，７９ｂ、データ転送回路８０およびデータ入出力回路８１を備える。
【０００５】
メモリアレイ７６ａは、行列状に配置され、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【０００６】
行デコーダ７７ａは、制御回路７５から与えられた行アドレス信号ＲＡ０〜ＲＡｍに応答して、メモリアレイ７６ａの行アドレスを指定する。列デコーダ７８ａは、制御回路７５から与えられた列アドレス信号ＣＡ０〜ＣＡｍに応答して、メモリアレイ７６ａの列アドレスを指定する。
【０００７】
センスアンプ＋入出力制御回路７９ａは、行デコーダ７７ａおよび列デコーダ７８ａによって指定されたアドレスのメモリセルをデータバスＤＢの一端に接続する。メモリアレイ７６ａと７６ｂ、行デコーダ７７ａと７７ｂ、列デコーダ７８ａと７８ｂ、センスアンプ＋入出力制御回路７９ａと７９ｂは、それぞれ同じ構成である。
【０００８】
データバスＤＢの他端は、データ転送回路８０に接続される。データ転送回路８０は、制御回路７５から与えられる制御信号φ１，φ２，…によって制御され、データバスＤＢとデータ入出力回路８１との間でデータ転送を行なう。データ入出力回路８１は、制御回路７５から与えられる制御信号φ３，…によって制御され、書込モード時は外部から入力されたデータをデータ転送回路８０およびデータバスＤＢを介して選択されたメモリセルに与え、読出モード時は選択されたメモリセルから読出されデータバスＤＢおよびデータ転送回路８０を介して与えられた読出データを外部に出力する。
【０００９】
図２３は、図２２に示したＳＤＲＡＭ７０のうちの読出データＤＯの転送および出力に関連する部分を示す回路ブロック図である。図２３を参照して、このＳＤＲＡＭ７０には、ＤＬＬ回路８２、メモリ制御回路８３、転送制御回路８４、プリアンプ８５、ラッチ回路ＬＡ１〜ＬＡ３および出力バッファ８６が設けられている。
【００１０】
ＤＬＬ回路８２、メモリ制御回路８３および転送制御回路８４は、図２２の制御回路７５に含まれる。ＤＬＬ回路８２は、クロックバッファ７１を介して外部から与えられた外部クロック信号ＣＬＫに同期して内部クロック信号ＣＬＫ′を生成する。メモリ制御回路８３は、外部クロック信号ＣＬＫに同期してプリアンプ活性化信号ＰＡＥを生成し、その信号ＰＡＥをプリアンプ８５に与える。転送制御回路８４は、ＤＬＬ回路８２で生成された内部クロック信号ＣＬＫ′に同期して転送制御信号φ１〜φ３を生成し、それらの信号φ１〜φ３をそれぞれラッチ回路ＬＡ１〜ＬＡ３に与える。
【００１１】
プリアンプ８５は、図２２のセンスアンプ＋入出力制御回路７９ａ，７９ｂの各々の最終段に設けられる。プリアンプ８５は、メモリ制御回路８３から与えられる信号ＰＡＥによって活性化され、メモリセルから読出されたデータＤＯを増幅してデータバスＤＢ１の一方端に与える。
【００１２】
データバスＤＢ１の他方端は、ラッチ回路ＬＡ１、データバスＤＢ２、ラッチ回路ＬＡ２、データバスＤＢ３、ラッチ回路ＬＡ３および出力バッファ８６を介してデータ入出力ピンＤＱＰに接続される。ラッチ回路ＬＡ１，ＬＡ２は図２２のデータ転送回路８０に含まれ、ラッチ回路ＬＡ３および出力バッファ８６は図２２のデータ入出力回路８１に含まれる。
【００１３】
ラッチ回路ＬＡ１は、クロックトインバータ９１，９２およびインバータ９３，９４を含む。クロックトインバータ９１およびインバータ９３はデータバスＤＢ１とＤＢ２の間に直列接続され、クロックトインバータ９２はインバータ９３に逆並列に接続される。転送制御信号φ１は、クロックトインバータ９１の制御ノードに直接入力されるとともに、インバータ９４を介してクロックトインバータ９２の制御ノードに入力される。
【００１４】
クロックトインバータ９１は、図２４に示すように、入力ノード９１ａ、出力ノード９１ｂ、制御ノード９１ｃ、ＰチャネルＭＯＳトランジスタ９５，９６、ＮチャネルＭＯＳトランジスタ９７，９８およびインバータ９９を含む。ＰチャネルＭＯＳトランジスタ９５，９６は電源電位ＶＤＤのラインと出力ノード９１ｂとの間に直接接続され、ＮチャネルＭＯＳトランジスタ９７，９８は出力ノード９１ｂと接地電位ＧＮＤのラインとの間に直列接続される。ＭＯＳトランジスタ９６，９７のゲートは入力ノード９１ａに接続され、ＮチャネルＭＯＳトランジスタ９８のゲートは制御ノード９１ｃに接続される。インバータ９９は、ＮチャネルＭＯＳトランジスタ９８のゲートとＰチャネルＭＯＳトランジスタ９５のゲートとの間に接続される。制御ノード９１ｃが活性化レベルの「Ｈ」レベルになるとＭＯＳトランジスタ９５，９８が導通し、クロックトインバータ９１は、ＭＯＳトランジスタ９６，９７で構成されるインバータとして動作する。クロックトインバータ９２も同様である。
【００１５】
したがって、ラッチ回路ＬＡ１では、信号φ１が「Ｈ」レベルの期間はクロックトインバータ９１が活性化されるとともにクロックトインバータ９２が非活性化され、データバスＤＢ１のデータ信号がクロックトインバータ９１およびインバータ９３を介してデータバスＤＢ２に伝達される。また信号φ１が「Ｌ」レベルの期間はクロックトインバータ９１が非活性化されるとともにクロックトインバータ９２が活性化され、データバスＤＢ１とＤＢ２の間が遮断されるとともにデータバスＤＢ２のデータ信号はインバータ９３およびクロックトインバータ９２によってラッチされる。
【００１６】
ラッチ回路ＬＡ２，ＬＡ３もラッチ回路ＬＡ１と同様である。すなわち、信号φ２が「Ｈ」レベルの期間はデータバスＤＢ２のデータ信号がラッチ回路ＬＡ２を介してデータバスＤＢ３に伝達され、信号φ２が「Ｌ」レベルの期間はデータバスＤＢ２とＤＢ３の間が遮断されるとともにデータバスＤＢ３のデータ信号がラッチ回路ＬＡ２によってラッチされる。また、信号φ３が「Ｈ」レベルの期間はデータバスＤＢ３のデータ信号がラッチ回路ＬＡ３を介して出力バッファ８６に伝達され、信号φ３が「Ｌ」レベルの期間はデータバスＤＢ３と出力バッファ８６の間が遮断されるとともに出力バッファ８６の入力信号がラッチ回路ＬＡ３によってラッチされる。
【００１７】
出力バッファ８６は、ラッチ回路ＬＡ３から与えられたデータ信号をデータ入出力ピンＤＱＰを介して外部に出力する。
【００１８】
図２５は、図２３および図２４で示した回路の動作を示すタイムチャートである。図２５を参照して、ＤＬＬ回路８２によって、外部クロック信号ＣＬＫと同じ周波数で予め定められた時間だけ立上がり／立下がりタイミングを早めた内部クロック信号ＣＬＫ′が生成される。
【００１９】
外部クロック信号ＣＬＫのあるサイクル０の立上がりエッジから読出時間Ｔｏｕｔ経過後にデータバスＤＢ１に読出データＤＯが出力される。また、外部クロック信号ＣＬＫのサイクル１の立上がりエッジに対応する内部クロック信号ＣＬＫ′のサイクル１′の立上がりエッジに応答して転送制御信号φ１がパルス的に「Ｈ」レベルになり、これによりデータバスＤＢ１のデータＤＯがラッチ回路ＬＡ１を介してデータバスＤＢ２に伝達される。
【００２０】
以下同様に内部クロック信号ＣＬＫ′のサイクル２′，３′の立上がりエッジに応答して転送制御信号φ２，φ３がそれぞれパルス的に「Ｈ」レベルとなり、内部クロック信号ＣＬＫ′のサイクル３′の立上がりエッジから所定時間経過後に読出データＤＯがデータ入出力ピンＤＱＰに出力される。ＳＤＲＡＭ７０のユーザは、このタイミングでデータＤＱを取出す。
【００２１】
【発明が解決しようとする課題】
このようなＳＤＲＡＭ７０では、外部クロック信号ＣＬＫの周波数の許容範囲が各チップについて予め定められているが、ユーザによっては読出時間の短縮化を図るため、許容範囲よりも高い周波数の外部クロック信号ＣＬＫを使用する場合がある。
【００２２】
この場合は図２６に示すように、データバスＤＢ１にデータＤＯが出力される前に転送制御信号φ１がパルス的に「Ｈ」レベルとなってしまい、読出データＤＯをラッチ回路ＬＡ１に正しく取込むことができず、誤動作が生じる。
【００２３】
また、外部クロック信号ＣＬＫの周波数が許容範囲内であっても、チップの使用条件、経時変化などにより読出時間Ｔｏｕｔが長くなった場合は、読出データＤＯをラッチ回路ＬＡ１に正しく取込むことができず、誤動作が生じる。
【００２４】
それゆえ、この発明の主たる目的は、動作周波数範囲が広い同期型半導体記憶装置を提供することである。
【００２５】
【課題を解決するための手段】
請求項１に係る発明は、外部クロック信号に同期して動作する同期型半導体記憶装置であって、メモリアレイ、選択手段、読出手段、内部クロック発生手段、転送手段、出力手段、およびクロック周期検出手段を備える。メモリアレイは、行列状に配列された複数のメモリセルを含む。選択手段は、アドレス信号に従って、メモリアレイのうちのいずれかのメモリセルを選択する。読出手段は、外部クロック信号に同期して、選択手段によって選択されたメモリセルのデータを読出す。内部クロック発生手段は、外部クロック信号に同期して内部クロック信号を生成する。転送手段は、内部クロック信号に同期して活性化され、読出手段によって読出されたデータを取込んで転送する。出力手段は、転送手段によって転送されたデータを外部に出力する。クロック周期検出手段は、外部クロック信号または内部クロック信号の周期が予め定められた周期よりも短いか否かを検出し、短い場合は転送手段を内部クロック信号に関係なく活性化させる。
【００２６】
請求項２に係る発明では、請求項１に係る発明のクロック周期検出手段は、遅延回路、論理回路、平滑回路、および電位検出回路を含む。遅延回路は、外部クロック信号または内部クロック信号を予め定められた時間だけ遅延させる。論理回路は、外部クロック信号または内部クロック信号と遅延回路の出力信号との論理和信号を生成する。平滑回路は、論理回路の出力信号の電位を平滑化する。電位検出回路は、平滑回路の出力電位が予め定められた電位よりも高いか低いかを検出し、高い場合は第１のレベルの信号を出力し、低い場合は第２のレベルの信号を出力する。転送手段は、電位検出回路から第１のレベルの信号が出力されている期間は内部クロック信号に関係なく活性化され、第２のレベルの信号が出力されている期間は内部クロック信号に同期して活性化される。
【００２７】
請求項３に係る発明では、請求項１に係る発明のクロック周期検出手段は、パルス発生回路、第１の遅延回路、第２の遅延回路、消去回路、フリップフロップ、およびラッチ回路を含む。パルス発生回路は、外部クロック信号または内部クロック信号に同期して予め定められたパルス幅のパルス信号を生成する。第１の遅延回路は、パルス発生回路で生成されたパルス信号を予め定められた第１の時間だけ遅延させる。第２の遅延回路は、パルス発生回路で生成されたパルス信号を予め定められた第１の時間よりも長い予め定められた第２の時間だけ遅延させる。消去回路は、パルス発生回路で生成されたパルス信号に応答して、第２の遅延回路内を進行しているパルス信号を消去する。フリップフロップは、第１の遅延回路の出力パルス信号によってリセットされて第１のレベルの信号を出力し、第２の遅延回路の出力パルス信号によってセットされて第２のレベルの信号を出力する。ラッチ回路は、パルス発生回路で生成されたパルス信号に応答してフリップフロップの出力信号をラッチする。転送手段は、ラッチ回路に第１のレベルの信号がラッチされている期間は内部クロック信号に関係なく活性化され、第２のレベルの信号がラッチされている期間は内部クロック信号に同期して活性化される。
【００２８】
請求項４に係る発明では、請求項１から３のいずれかに係る発明に、転送手段に並列接続されたスイッチ手段がさらに設けられる。クロック周期検出手段は、外部クロック信号または内部クロック信号の周期が予め定められた周期よりも短い場合は、スイッチ手段を導通させる。
【００２９】
請求項５に係る発明では、請求項１に係る発明に、外部クロック信号よりも予め定められた第１の時間だけ遅延し、予め定められた第１のパルス幅を有する活性化信号を生成する信号発生手段がさらに設けられる。読出手段は、外部クロック信号に同期して読出したデータを信号発生手段で生成された活性化信号に応答して出力する。クロック周期検出手段は、パルス発生回路、遅延回路、消去回路、およびフリップフロップを含む。パルス発生回路は、内部クロック信号に同期して予め定められた第２のパルス幅のパルス信号を生成する。遅延回路は、信号発生手段で生成された活性化信号を予め定められた第２の時間だけ遅延させる。消去回路は、パルス発生回路で生成されたパルス信号に応答して、遅延回路内を進行している活性化信号を消去する。フリップフロップは、パルス発生回路で生成されたパルス信号によってセットされて第２のレベルの信号を出力し、遅延回路から出力された活性化信号によってリセットされて第１のレベルの信号を出力する。転送手段は、フリップフロップからの第２のレベルの信号によって活性化され、第１のレベルの信号によって非活性化される。
【００３０】
請求項６に係る発明は外部クロック信号に同期して動作する同期型半導体記憶装置であって、メモリアレイ、選択手段、読出手段、内部クロック発生手段、第１〜第Ｎの転送手段、出力手段、およびクロック周期検出手段を備える。メモリアレイは、行列状に配列された複数のメモリセルを含む。選択手段は、アドレス信号に従って、メモリアレイのうちのいずれかのメモリセルを選択する。読出手段は、外部クロック信号に同期して、選択手段によって選択されたメモリセルのデータを読出す。内部クロック発生手段は、外部クロック信号に同期して内部クロック信号を生成する。第１〜第Ｎの転送手段は、直列接続され、内部クロック信号に同期して順次活性化され、初段が読出手段によって読出されたデータを受け、それぞれが前段の出力データを取込んで後段に転送する。ただし、Ｎは２以上の整数である。出力手段は、第Ｎの転送手段から転送されたデータを外部に出力する。クロック周期検出手段は、外部クロック信号または内部クロック信号の周期が予め定められた第１〜第Ｎの周期の各々よりも短いか否かを検出し、予め定められた第ｎの周期よりも短い場合は第１〜第Ｎ−ｎ＋１の転送手段を内部クロック信号に関係なく活性化させる。ただし、ｎは１〜Ｎの整数であり、第ｎの周期は第ｎ＋１の周期よりも短い。
【００３２】
請求項７に係る発明では、請求項６に係る発明に、第１〜第Ｎのスイッチ手段がさらに設けられる。第１〜第Ｎのスイッチ手段は、それぞれ、第１〜第Ｎの転送手段に並列接続される。クロック周期検出手段は、外部クロック信号または内部クロック信号の周期が予め定められた第ｎの周期よりも短い場合は、第１〜第Ｎ−ｎ＋１のスイッチ手段を導通させる。
【００３３】
請求項８に係る発明は、外部クロック信号に同期して動作する同期型半導体記憶装置であって、メモリアレイ、メモリセル選択手段、第１の信号発生手段、読出手段、内部クロック発生手段、第２の信号発生手段、クロック周期検出手段、信号選択手段、転送手段、および出力手段を備える。メモリアレイは、行列状に配列された複数のメモリセルを含む。メモリセル選択手段は、アドレス信号に従って、メモリアレイのうちのいずれかのメモリセルを選択する。第１の信号発生手段は、外部クロック信号よりも予め定められた時間だけ遅延し、予め定められた第１のパルス幅の第１の活性化信号を生成する。読出手段は、外部クロック信号に同期してメモリセル選択手段によって選択されたメモリセルのデータを読出し、第１の活性化信号に応答してそのデータを出力する。内部クロック発生手段は、外部クロック信号に同期して内部クロック信号を生成する。第２の信号発生手段は、内部クロック信号に同期して予め定められた第２のパルス幅の第２の活性化信号を生成する。クロック周期検出手段は、外部クロック信号または内部クロック信号の周期が予め定められた周期よりも短いか長いかを検出し、短い場合は第１のレベルの信号を出力し、長い場合は第２のレベルの信号を出力する。信号選択手段は、第１のレベルの信号に応答して第１の活性化信号を選択し、第２のレベルの信号に応答して第２の活性化信号を選択する。転送手段は、信号選択手段によって選択された第１または第２の活性化信号によって活性化され、読出手段によって読出されたデータを取込んで転送する。出力手段は、転送手段から転送されたデータを外部に出力する。
【００３４】
請求項９に係る発明では、請求項８に係る発明のクロック周期検出手段は、遅延回路、論理回路、平滑回路、および電位検出回路を含む。遅延回路は、外部クロック信号または内部クロック信号を予め定められた時間だけ遅延させる。論理回路は、外部クロック信号または内部クロック信号と遅延回路の出力信号との論理和信号を生成する。平滑回路は、論理回路の出力信号の電位を平滑化する。電位検出回路は、平滑回路の出力電位が予め定められた電位よりも高いか低いかを検出し、高い場合は第１のレベルの信号を出力し、低い場合は第２のレベルの信号を出力する。
【００３５】
請求項１０に係る発明では、請求項８に係る発明のクロック周期検出手段は、パルス発生回路、第１の遅延回路、第２の遅延回路、消去回路、フリップフロップ、およびラッチ回路を含む。パルス発生回路は、外部クロック信号または内部クロック信号に同期して予め定められたパルス幅のパルス信号を生成する。第１の遅延回路は、パルス発生回路で生成されたパルス信号を予め定められた第１の時間だけ遅延させる。第２の遅延回路は、パルス発生回路で生成されたパルス信号を予め定められた第１の時間よりも長い予め定められた第２の時間だけ遅延させる。消去回路は、パルス発生回路で生成されたパルス信号に応答して、第２の遅延回路内を進行しているパルス信号を消去する。フリップフロップは、第１の遅延回路の出力パルス信号によってリセットされて第１のレベルの信号を出力し、第２の遅延回路の出力パルス信号によってセットされて第２のレベルの信号を出力する。ラッチ回路は、パルス発生回路で生成されたパルス信号に応答してフリップフロップの出力信号をラッチし、ラッチした信号を出力する。
【００３６】
【発明の実施の形態】
［実施の形態１］
この実施の形態では、外部クロック信号ＣＬＫの周波数を検出し、検出した周波数が予め定められた周波数よりも高い場合はラッチ回路ＬＡ１用の転送制御回路φ１′を「Ｈ」レベルに固定する。したがって、従来のようにデータバスＤＢ１に読出データＤＯが出力されるよりも先に転送制御信号φ１がパルス的に「Ｈ」レベルになって誤動作が生じることはない。転送制御信号φ２がパルス的に「Ｈ」レベルになる時刻に読出データＤＯがデータバスＤＢ１，ＤＢ２に出力されている限り、読出データは正規のタイミングでデータ入出力ピンＤＱＰに出力される。以下、図面に基づいて詳細に説明する。
【００３７】
図１は、この発明の実施の形態１によるＳＤＲＡＭのクロック周波数検出回路１の構成を示す回路ブロック図である。図１を参照して、このクロック周波数検出回路１は、遅延回路２、ＯＲゲート３、キャパシタ４、抵抗素子５〜７およびコンパレータ８を含む。
【００３８】
外部クロック信号ＣＬＫは、ＯＲゲート３の一方入力ノードに入力されるとともに、遅延回路２を介してＯＲゲート３の他方入力ノードに入力される。遅延回路２の出力信号ＣＬＫＤは、図２に示すように、クロック信号ＣＬＫを所定の遅延時間だけ遅延させた信号となる。したがって、クロック信号ＣＬＫとＣＬＫＤの論理和信号であるＯＲゲート３の出力信号ＬＥＶのデューティ比は、クロック信号ＣＬＫの周波数が高いほど高くなる。
【００３９】
キャパシタ４は、ＯＲゲート３の出力ノードと接地電位ＧＮＤのラインとの間に接続され、抵抗素子５はＯＲゲート３の出力ノードとコンパレータ８の反転入力端子との間に接続される。キャパシタ４および抵抗素子５は、平滑回路を構成する。この平滑回路の出力電位ＬＥＶＤ（コンパレータ８の反転入力端子の電位）は、ＯＲゲート３の出力信号ＬＥＶを平滑化したものとなる。
【００４０】
抵抗素子６，７は電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、抵抗素子６と７の間のノードＮ６はコンパレータ８の非反転入力端子に接続される。ノードＮ６の電位は、予め定められた周波数に対応する基準電位Ｖｒｅｆとなる。
【００４１】
外部クロック信号ＣＬＫの周波数が予め定められた周波数よりも低い場合は、図３に示すように、平滑回路の出力電位ＬＥＶＤは基準電位Ｖｒｅｆよりも低くなり、コンパレータ８の出力信号ＬＮＧは「Ｈ」レベルとなる。逆に、外部クロック信号ＣＬＫの周波数が予め定められた周波数よりも高い場合は、平滑回路の出力電位ＬＥＶＤは基準電位Ｖｒｅｆよりも高くなり、コンパレータ８の出力信号ＬＮＧは「Ｌ」レベルとなる。
【００４２】
図４は、このＳＤＲＡＭの読出データＤＯの転送および出力に関連する部分の構成を示す回路ブロック図であって、図２３と対比される図である。
【００４３】
図４を参照して、この回路が図２３の回路と異なる点は、転送制御回路８４とラッチ回路ＬＡ１との間にゲート回路１０が新たに設けられた点である。ゲート回路１０は、インバータ１１およびＮＡＮＤゲート１２を含む。転送制御信号φ１は、インバータ１１を介してＮＡＮＤゲート１２の一方入力ノードに入力される。図１の回路１で生成された信号ＬＮＧは、ＮＡＮＤゲート１２の他方入力ノードに入力される。ＮＡＮＤゲート１２の出力信号φ１′が転送制御信号としてラッチ回路ＬＡ１に入力される。
【００４４】
外部クロック信号ＣＬＫの周波数が予め定められた周波数よりも低く、信号ＬＮＧが「Ｈ」レベルの場合は、ＮＡＮＤゲート１２はインバータ１１の出力に対してインバータとして動作する。したがって、信号φ１′は信号φ１と同じになり、図４の回路は図２３の回路と同様に動作する。
【００４５】
逆に、外部クロック信号ＣＬＫの周波数が予め定められた周波数よりも高く、信号ＬＮＧが「Ｌ」レベルの場合は、ＮＡＮＤゲート１２の出力信号φ１′は「Ｈ」レベルに固定される。これにより、ラッチ回路ＬＡ１のクロックトインバータ９１が活性化されるとともにクロックトインバータ９２が非活性化され、データバスＤＢ１とＤＢ２が結合される。
【００４６】
したがって、この実施の形態では、外部クロック信号ＣＬＫの周波数が許容範囲よりも高くなった場合でも、データバスＤＢ１に出力されたデータＤＯがそのままデータバスＤＢ２に伝達されるので、データバスＤＢ２にデータＤＯが転送された後に信号φ２が「Ｈ」レベルになる限り、誤動作が生じることはない。したがって、動作周波数の許容範囲が拡張される。
【００４７】
なお、図５に示すように、さらにトランスファーゲート１３およびインバータ１４を設けてもよい。トランスファーゲート１３は、ラッチ回路ＬＡ１と並列に接続される。信号ＬＮＧは、トランスファーゲート１３のＰチャネルＭＯＳトランジスタ側のゲートに直接入力されるとともに、インバータ１４を介してトランスファーゲート１３のＮチャネルＭＯＳトランジスタ側のゲートに入力される。
【００４８】
外部クロック信号ＣＬＫの周波数が予め定められた周波数よりも低く、信号ＬＮＧが「Ｈ」レベルの場合は、トランスファーゲート１３が非導通となり、図５の回路は図４および図２１の回路と同様に動作する。
【００４９】
逆に、外部クロック信号ＣＬＫの周波数が予め定められた周波数よりも高く、信号ＬＮＧが「Ｌ」レベルの場合は、トランスファーゲート１３が導通し、データバスＤＢ１とＤＢ２がトランスファーゲート１３を介して結合される。この場合は、データバスＤＢ１に出力されたデータＤＯがトランスファーゲート１３を介してデータバスＤＢ２に伝達されるので、データＤＯの伝達時間がクロックトインバータ９１およびインバータ９３の遅延時間分だけ図４の回路よりも短縮化される。
【００５０】
なお、この実施の形態では、クロック周波数検出回路１によって外部クロック信号ＣＬＫの周波数を検出したが、クロック周波数検出回路１によって内部クロックＣＬＫ′の周波数を検出しても同様の効果が得られることは言うまでもない。
【００５１】
［実施の形態２］
図６は、この発明の実施の形態２によるＳＤＲＡＭのクロック周期検出回路２０の構成を示す回路図である。
図６を参照して、このクロック周期検出回路２０は、パルス発生回路２１、遅延回路２６、ゲート回路２８、フリップフロップ３３およびラッチ回路ＬＡを含む。パルス発生回路２１は、遅延回路２２およびＮＡＮＤゲート２５を備え、遅延回路２２は直列接続された複数（図では２つ）のバッファ２３およびインバータ２４を含む。外部クロック信号ＣＬＫは、ＡＮＤゲート２５の一方入力ノードに直接入力されるとともに、遅延回路２２を介してＡＮＤゲート２５の他方入力ノードに入力される。ＡＮＤゲート２５の出力信号すなわちパルス発生回路２１の出力信号ＣＬＫＤは、外部クロック信号ＣＬＫの立上がりと同時に立上がり、遅延回路２２の遅延時間だけ経過した後に立下がるパルス信号となる。
【００５２】
遅延回路２６は、直列接続された複数（図では２つ）のバッファ２７を含み、信号ＣＬＫＤを遅延させてフリップフロップ３３のリセット信号ＲＳＴを生成する。
【００５３】
ゲート回路２８は、インバータ２９、遅延回路３０および直列接続された複数（図では４つ）のＡＮＤゲート３２を備え、遅延回路３０は、直列接続された複数（図では４つ）のバッファ３１を含む。信号ＣＬＫＤは、インバータ２９を介して各ＡＮＤゲート３２の一方ノードに入力されるとともに、遅延回路３０を介して初段のＡＮＤゲート３２の他方入力ノードに入力される。各ＡＮＤゲート３２の出力は、後段のＡＮＤゲート３２の他方入力ノードに入力される。信号ＣＬＫＤは、遅延回路３０およびＡＮＤゲート３２列によって予め定められた時間Ｔｄだけ遅延される。遅延時間Ｔｄは、遅延回路２６の遅延時間よりも長くなっている。最終段のＡＮＤゲート３２の出力は、フリップフロップ３３のセット信号ＳＥＴとなる。
【００５４】
外部クロック信号ＣＬＫの周期が遅延時間Ｔｄよりも短く、信号ＣＬＫＤのあるパルスがＡＮＤゲート３２列を伝達している途中で信号ＣＬＫＤの次のパルスを発生すると、そのパルスはインバータ２９で反転されて各ＡＮＤゲート３２の一方入力ノードに入力され、上記あるパルスが消去される。また、外部クロック信号ＣＬＫの周期が遅延時間Ｔｄよりも長く、信号ＣＬＫＤのあるパルスがＡＮＤゲート３２列を伝達している途中で信号ＣＬＫＤの次のパルスが発生しない場合は、上記あるパルスはＡＮＤゲート３２列を通過する。
【００５５】
フリップフロップ３３は、ＮＯＲゲート３４，３５を含み、セット信号ＳＥＴがパルス的に「Ｈ」レベルになったことに応じてセットされ、リセット信号ＲＳＴがパルス的に「Ｈ」レベルになったことに応じてリセットされる。フリップフロップ３３の出力信号φ３３は、フリップフロップ３３がセットされている期間だけ「Ｈ」レベルとなる。
【００５６】
ラッチ回路ＬＡは、上述したラッチ回路ＬＡ１と同様、クロックトインバータ９１，９２およびインバータ９３，９４で構成される。フリップフロップ３３の出力信号φ３３がクロックトインバータ９１の入力ノードに入力され、パルス発生回路２１の出力信号ＣＬＫＤがクロックトインバータ９１の制御ノードに直接入力されるとともに、インバータ９４を介してクロックトインバータ９２の制御ノードに入力され、インバータ９３の出力信号すなわちラッチ回路ＬＡの出力信号が信号ＬＮＧとなる。信号ＣＬＫＤが「Ｈ」レベルの期間はラッチ回路ＬＡは入力信号φ３３の取込・伝達を行ない、信号ＣＬＫＤが「Ｌ」レベルの期間はラッチ回路ＬＡは取込んだ信号φ３３をラッチする。
【００５７】
次に、図６に示したクロック周期検出回路２０の動作について説明する。図７は、外部クロック信号ＣＬＫの周期が予め定められた時間Ｔｄよりも長い場合のクロック周期検出回路２０の動作を示すタイムチャートである。
【００５８】
外部クロック信号ＣＬＫが与えられると、パルス発生回路２１によって外部クロック信号ＣＬＫの立上がりに応答して立上がり遅延回路２２の遅延時間経過後に立下がる信号ＣＬＫＤが生成される。信号ＣＬＫＤが遅延回路２６で遅延されてリセット信号ＲＳＴとなる。リセット信号ＲＳＴがパルス的に「Ｈ」レベルになると、フリップフロップ３３がリセットされて信号φ３３は「Ｌ」レベルとなる。
【００５９】
また信号ＣＬＫＤは、ゲート回路２８に入力される。外部クロック信号ＣＬＫＤの周期が予め定められた時間Ｔｄよりも長い場合は、信号ＣＬＫＤのあるパルスがＡＮＤゲート３２列を進行している途中で次のパルスが発生しないので、そのパルスがゲート回路２８を通過する。このため、図７（ｄ）（ｅ）に示すように、セット信号ＳＥＴがパルス的「Ｈ」レベルとなってフリップフロップ３３の出力信号φ３３が「Ｈ」レベルに立上がる。
【００６０】
信号ＣＬＫＤの次のパルスが発生すると、このパルスに応答して、フリップフロップ３３の出力信号φ３３がラッチ回路ＬＡに取込まれ、ラッチされる。したがって、信号ＬＮＧは「Ｈ」レベルとなる。
【００６１】
また図８は、外部クロック信号ＣＬＫの周期が予め定められた時間Ｔｄよりも短い場合のクロック周期検出回路２０の動作を示すタイムチャートである。
【００６２】
外部クロック信号ＣＬＫが与えられると、パルス発生回路２１によって信号ＣＬＫＤが生成され、信号ＣＬＫＤが遅延回路２６によって遅延されてリセット信号ＲＳＴとなる。このリセット信号ＲＳＴによってフリップフロップ３３がリセットされ、信号φ３３が「Ｌ」レベルとなる。
【００６３】
また信号ＣＬＫＤは、ゲート回路２８に入力される。外部クロック信号ＣＬＫの周期が予め定められた時間Ｔｄよりも短い場合は、信号ＣＬＫＤのあるパルスがＡＮＤゲート３２列を進行している途中で次のパルスが発生するので、そのパルスはゲート回路２８を通過せずに消去される。このため図８（ｄ）（ｅ）に示すように、セット信号ＳＥＴは「Ｌ」レベルのまま変化せず、フリップフロップ３３の出力信号φ３３は「Ｌ」レベルに固定される。したがって信号ＬＮＧは「Ｌ」レベルとなる。
【００６４】
他の構成および動作は実施の形態１のＳＤＲＡＭと同じであるので、その説明は繰返さない。
【００６５】
この実施の形態でも、実施の形態１と同じ効果が得られる。
なお、ＳＤＲＡＭの読出系の回路には、多くのバッファ、インバータなどが含まれているので、データ読出時間Ｔｏｕｔと上記遅延時間Ｔｄには相関関係があり、ＳＤＲＡＭの使用条件などによってＴｏｕｔが増／減するとＴｄも増／減する。したがって、このクロック周期検出回路２０は、クロック周期とデータ読出時間Ｔｏｕｔの関係をモニタする回路にもなっている。
【００６６】
［実施の形態３］
図９は、この発明の実施の形態３によるＳＤＲＡＭの読出データＤＯの転送および出力に関連する部分の構成を示す回路ブロック図であって、図２３と対比される図である。
【００６７】
図９を参照して、この回路は図２３の回路と異なる点は、転送制御回路８４が転送制御回路３９で置換され、プリアンプ活性化信号ＰＡＥが転送制御回路３９にも入力されている点である。
【００６８】
転送制御回路３９は、図１０の信号発生回路４０を含む。信号発生回路４０は、パルス発生回路４１、ゲート回路４２およびフリップフロップ４５を含む。パルス発生回路４１は、図６のパルス発生回路２１と同様に遅延回路２２およびＡＮＤゲート２５を含み、内部クロック信号ＣＬＫ′の立上がりエッジに応答して立上がり、遅延回路２２の遅延時間だけ経過した後に立下がる信号を生成する。この信号は、フリップフロップ４５用のセット信号ＳＥＴとなる。
【００６９】
ゲート回路４２は、インバータ４３および直列接続された複数（図では４つ）のＡＮＤゲート４４を含む。セット信号ＳＥＴは、インバータ４３を介して各ＡＮＤゲート４４の一方入力ノードに入力される。信号ＰＡＥは、初段のＡＮＤゲート４４の他方入力ノードに入力される。各ＡＮＤゲート４４の出力信号は後段のＡＮＤゲート４４の他方入力ノードに入力される。最終段のＡＮＤゲート４４の出力信号は、フリップフロップ４５のリセット信号ＲＳＴとなる。
【００７０】
クロック周期が予め定められた周期よりも長く、信号ＰＡＥがＡＮＤゲート４４列内を進行している途中でセット信号ＳＥＴの正パルスが発生しない場合は、信号ＰＡＥはＡＮＤゲート４４列を通過する。クロック周期が予め定められた周期よりも短く、信号ＰＡＥがＡＮＤゲート４４列内を進行している途中でセット信号ＳＥＴの正パルスが発生する場合は、その正パルスがインバータ４４で反転されてＡＮＤゲート４４の一方入力ノードに入力され、信号ＰＡＥが消去される。
【００７１】
フリップフロップ４５は、ＮＯＲゲート４６，４７を含み、セット信号ＳＥＴがパルス的に「Ｈ」レベルになったことに応じてセットされ、リセット信号ＲＳＴがパルス的に「Ｈ」レベルになったことに応じてリセットされる。フリップフロップ４５の出力信号は、フリップフロップ４５がセットされている期間だけ「Ｈ」レベルとなる。フリップフロップ４５の出力信号が信号φ１となる。信号φ２，φ３は、従来と同様に生成される。
【００７２】
次に、図９および図１０で示したＳＤＲＡＭの動作について説明する。図１１は、クロック周期が予め定められた周期よりも長い場合のＳＤＲＡＭの動作を示すタイムチャートである。
【００７３】
外部クロック信号ＣＬＫが与えられると、ＤＬＬ回路８２によって、外部クロック信号ＣＬＫと同じ周波数で予め定められた時間だけ立上がり／立下がりタイミングを早めた内部クロック信号ＣＬＫ′が生成される。外部クロック信号ＣＬＫのあるサイクル０の立上がりエッジに応答して、信号ＰＡＥがパルス的に「Ｈ」レベルに立上がり、データバスＤＢ１に読出データＤＯ１が出力される。
【００７４】
また、内部クロック信号ＣＬＫ′が生成されると、パルス発生回路４１によって、内部クロック信号ＣＬＫ′の立上がりエッジに応答して立上がり遅延回路２２の遅延時間経過後に立下がる信号ＳＥＴが生成される。
【００７５】
クロック周期が予め定められた周期よりも長い場合は、信号ＰＡＥの正パルスがＡＮＤゲート４４列を進行している途中でセット信号ＳＥＴが「Ｈ」レベルに立上がることはないので、その正パルスがＡＮＤゲート４４列を通過する。このため図１１（ｅ）（ｇ）に示すように、リセット信号ＲＳＴがパルス的に「Ｈ」レベルになってフリップフロップ４５の出力信号φ１が「Ｌ」レベルとなる。
【００７６】
外部クロック信号ＣＬＫのサイクル１の立上がりエッジに対応する内部クロック信号ＣＬＫ′のサイクル１′の立上がりエッジに応答して、セット信号ＳＥＴがパルス的に「Ｈ」レベルに立上がると、このパルスに応答してフリップフロップ４５がセットされ、信号φ１が「Ｈ」レベルに立上がる。これにより、ラッチ回路ＬＡ１のクロックトインバータ９１が活性化されクロックトインバータ９２が非活性化されてデータバスＤＢ１のデータＤＯがデータバスＤＢ２に伝達される。
【００７７】
また、内部クロック信号ＣＬＫ′のサイクル２′，３′の立上がりエッジに応答して信号φ２，φ３がそれぞれパルス的に「Ｈ」レベルとなり、内部クロック信号ＣＬＫ′のサイクル３′の立上がりエッジから所定時間経過後に読出データＤＯがデータ入出力ピンＰＱＰに出力される。
【００７８】
また、図１２は、クロック周期が予め定められた周期よりも短い場合のＳＤＲＡＭの動作を示すタイムチャートである。
【００７９】
外部クロック信号ＣＬＫが与えられると、内部クロック信号ＣＬＫ′が生成されるとともに、外部クロック信号ＣＬＫのあるサイクル０の立上がりエッジに応答して信号ＰＡＥがパルス的に「Ｈ」レベルに立上がり、データバスＤＢ１に読出データＤＯ１が出力される。また、内部クロック信号ＣＬＫ′に同期してセット信号ＳＥＴが生成される。
【００８０】
クロック周期が予め定められた周期よりも短い場合は、信号ＰＡＥの正パルスがＡＮＤゲート４４列内を進行している途中でセット信号ＳＥＴが「Ｈ」レベルに立上がるので、その正パルスがＡＮＤゲート４４列を通過せずに消滅する。このため、図１２（ｅ）（ｇ）に示すように、リセット信号ＲＳＴは「Ｌ」レベルのまま変化せず、フリップフロップ４６の出力信号φ１は「Ｈ」レベルに固定される。これにより、ラッチ回路ＬＡ１のクロックトインバータ９１が活性化されるとともに、クロックトインバータ９２が非活性化され、データバスＤＢ１とＤＢ２が結合される。
【００８１】
したがって、この実施の形態では、クロック周期が予め定められた周期よりも短くなった場合でも、データバスＤＢ１に出力されたデータＤＯ１がそのままデータバスＤＢ２に伝達されるので、データバスＤＢ２にデータＤＯ１が伝達された後に信号φ２が「Ｈ」レベルになる限り、誤動作が生じることはない。したがって、動作周波数の許容範囲が拡張される。
【００８２】
［実施の形態４］
図１３は、この発明の実施の形態４によるＳＤＲＡＭの読出データＤＯの転送および出力に関連する部分の構成を示す回路ブロック図であって、図２３と対比される図である。
【００８３】
図１３を参照して、この回路が図２３の回路と異なる点は、転送制御回路８４が転送制御回路４９で置換され、信号ＰＡＥ，ＬＮＧが転送制御回路４９に入力されている点である。信号ＬＮＧは、クロック周期が予め定められた周期よりも長い場合に「Ｈ」レベルとなり、短い場合に「Ｌ」レベルとなる信号であり、図１または図６の回路で生成される。
【００８４】
転送制御回路４９は、図１４の信号発生回路５０を備える。信号発生回路５０は、パルス発生回路５１、遅延回路５２およびセレクタ５４を含む。パルス発生回路５１は、図６のパルス発生回路２１と同様に遅延回路２２およびＡＮＤゲート２５を含み、内部クロック信号ＣＬＫ′の立上がりエッジに応答して立上がり遅延回路２２の遅延時間だけ経過した後に立下がる信号ＣＬＫＤ′を生成する。
【００８５】
遅延回路５２は、直列接続された複数（図では３つ）のバッファ５３を含み、プリアンプ活性化信号ＰＡＥを遅延させて信号ＰＡＥＤを生成する。たとえば図１１で示したように、読出データＤＯ１は、信号ＰＡＥがパルス的に「Ｈ」レベルになってから所定時間経過後にデータバスＤＢ１に出力される。遅延回路５２は、その所定時間に等しい遅延時間を有する。したがって、信号ＰＡＥＤは、データバスＤＢ１に読出データＤＯ１が出力されるのと同じタイミングでパルス的に「Ｈ」レベルに立上がる。
【００８６】
セレクタ５４は、インバータ５５、ＡＮＤゲート５６，５７およびＯＲゲート５８を含む。信号ＣＬＫＤ′はＡＮＤゲート５６の一方入力ノードに入力される。信号ＬＮＧは、ＡＮＤゲート５６の他方入力ノードに直接入力されるとともに、インバータ５５を介してＡＮＤゲート５７の一方入力ノードに入力される。信号ＰＡＥＤは、ＡＮＤゲート５７の他方入力ノードに入力される。ＯＲゲート５８は、ＡＮＤゲート５６，５７の出力信号を受ける。ＯＲゲート５８の出力信号すなわちセレクタ５４の出力信号が信号φ１となる。信号ＬＮＧが「Ｌ」レベルの場合は信号ＰＡＥＤが信号φ１となり、信号ＬＮＧが「Ｈ」レベルの場合は信号ＣＬＫＤ′が信号φ１となる。
【００８７】
次に、図１３および図１４に示したＳＤＲＡＭの動作について簡単に説明する。クロック周期が予め定められた周期よりも長く、信号ＬＮＧが「Ｈ」レベルの場合は、信号ＣＬＫＤ′がセレクタ５４によって選択されて信号φ１となる。この場合は、図１５に示すように、内部クロック信号ＣＬＫ′の立上がりエッジに応答して、信号φ１がパルス的に「Ｈ」レベルに立上がり、図１３の回路は図２３の回路と同様に動作する。
【００８８】
また、クロック周期が予め定められた周期よりも短く、信号ＬＮＧが「Ｌ」レベルの場合は、信号ＰＡＤＥがセレクタ５４によって選択され、図１６に示すように、信号ＰＡＤＥに応答してφ１がパルス的に「Ｈ」レベルになる。したがって、図１３において、読出データＤＯがデータバスＤＢ１に出力されたことに応じて信号φ１がパルス的に「Ｈ」レベルになるので、従来のように読出データＤＯがデータバスＤＢ１に出力される前に信号φ１がパルス的に「Ｈ」レベルになって誤動作が生じることはない。
【００８９】
［実施の形態５］
図１７は、この発明の実施の形態５によるＳＤＲＡＭのクロック周期検出回路６０の構成を示す回路図である。
【００９０】
図１７を参照して、このクロック周期検出回路６０が図６のクロック周期検出回路１７と異なる点は、パルス発生回路２１′、フリップフロップ３３′およびラッチ回路ＬＡ′が新たに設けられ、ゲート回路２８がゲート回路２８′で置換され、内部クロックＣＬＫ′に応答して信号ＬＮＧ，ＬＮＧ′が出力される点である。
【００９１】
ゲート回路２８′は、ゲート回路２８から遅延回路３０および１つのＡＮＤゲート３２を除去したものである。パルス発生回路２１の出力信号ＣＬＫＤは、初段のＡＮＤゲート３２の他方入力ノードに直接入力される。
【００９２】
パルス発生回路２１′には、内部クロック信号ＣＬＫ′が入力される。パルス発生回路２１′の出力信号ＣＬＫＤ′は、ラッチ回路ＬＡ，ＬＡ′のクロックトインバータ９１の制御ノードに入力されるとともに、インバータ９４を介してクロックトインバータ９２の制御ノードに入力される。フリップフロップ３３′には、セット信号ＳＥＴ′およびリセット信号ＲＳＴが与えられる。セット信号ＳＥＴ′は、ＡＮＤゲート３２列のうちの最終段以外の所定段目（図では初段）のＡＮＤゲート３２の出力信号である。リセット信号ＲＳＴは、遅延回路２６の出力信号であって、フリップフロップ３３にも入力されている。フリップフロップ３３′の出力信号φ３３′は、ラッチ回路ＬＡ′のクロックトインバータ９１に入力される。ラッチ回路ＬＡ，ＬＡ′の出力信号は、それぞれ信号ＬＮＧ，ＬＮＧ′となる。
【００９３】
信号ＣＬＫＤ′は、１段のＡＮＤゲート３２によって予め定められた時間Ｔｄ１だけ遅延され、３段のＡＮＤゲート３２によって予め定められた時間Ｔｄ２（Ｔｄ２＞Ｔｄ１）だけ遅延される。外部クロック信号ＣＬＫの立上がりから内部クロック信号ＣＬＫ′の立上がりまでの時間がＴｄ２よりも長い場合は、信号ＣＬＫＤの正パルスが３段のＡＮＤゲート３２を通過してフリップフロップ３３，３３′をセットするので、信号ＬＮＧ，ＬＮＧ′はともに「Ｈ」レベルとなる。
【００９４】
外部クロック信号ＣＬＫの立上がりから内部クロック信号ＣＬＫ′の立上がりまでの時間がＴｄ１よりも長くＴｄ２よりも短い場合は、信号ＣＬＫＤの正パルスが１段のＡＮＤゲート３２を通過してフリップフロップ３３′のみをセットするので、信号ＬＮＧ，ＬＮＧ′はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルとなる。外部クロック信号ＣＬＫの立上がりから内部クロック信号ＣＬＫ′の立上がりまでの時間がＴｄ１よりも短い場合は、信号ＣＬＫＤの正パルスがＡＮＤゲート３２列内で消去され、フリップフロップ３３，３３′がセットされないので、信号ＬＮＧ，ＬＮＧ′はともに「Ｌ」レベルとなる。
【００９５】
図１８は、このＳＤＲＡＭの読出データＤＯのデータ転送および出力に関連する部分を示す回路ブロック図であって、図４と対比される図である。
【００９６】
図１８を参照して、この回路が図４の回路と異なる点は、転送制御回路８４とラッチ回路ＬＡ２との間にゲート回路６１が新たに設けられている点である。ゲート回路６１は、ゲート回路１０と同様、インバータ１１およびＮＡＮＤゲート１２を含む。転送制御信号φ２は、インバータ１１を介してＮＡＮＤゲート１２の一方入力ノードに入力される。図１７のクロック周期検出回路６０で生成された信号ＬＮＧ′は、ＮＡＮＤゲート１２の他方入力ノードに入力される。ＮＡＮＤゲート１２の出力信号φ２′が転送制御信号としてラッチ回路ＬＡ２に入力される。
【００９７】
外部クロック信号ＣＬＫの立上がりから内部クロック信号ＣＬＫ′の立上がりまでの時間がＴｄ２よりも長いため信号ＬＮＧ，ＬＮＧ′がともに「Ｈ」レベルの場合は、信号φ１，φ２は、そのままゲート回路１０，６１を通過して信号φ１′，φ２′となる。この場合は、図１８の回路は図２３の回路と同様に動作する。
【００９８】
外部クロック信号ＣＬＫの立上がりから内部クロック信号ＣＬＫ′の立上がりまでの時間がＴｄ１よりも長くＴｄ２よりも短いため信号ＬＮＧ，ＬＮＧ′がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、信号φ１′は「Ｈ」レベルに固定され、信号φ２は信号φ２′となる。この場合は、データバスＤＢ１とＤＢ２は常時結合され、プリアンプ８５からデータバスＤＢ１に出力されたデータＤＯはラッチ回路ＬＡ１でタイミング調整されずにデータバスＤＢに伝達される。
【００９９】
外部クロック信号ＣＬＫの立上がりから内部クロック信号ＣＬＫ′の立上がりまでの時間がＴｄ１よりも短いため信号ＬＮＧ，ＬＮＧ′がともに「Ｌ」レベルの場合は、信号φ１′，φ２′は「Ｈ」レベルに固定される。この場合は、データバスＤＢ１とＤＢ２とＤＢ３は常時結合され、プリアンプ８５からデータバスＤＢに出力されたデータＤＯはラッチ回路ＬＡ１，ＬＡ２でタイミング調整されずにデータバスＤＢ２，ＤＢ３に伝達される。
【０１００】
次に、図１７および図１８で示したＳＤＲＡＭの動作について説明する。ＳＤＲＡＭの読出系回路およびＤＬＬ回路の各々には複数のバッファやインバータが含まれているので、データ読出時間Ｔｏｕｔおよび内部クロック信号ＣＬＫ′の外部クロック信号ＣＬＫに対する進み時間Ｔｆは図１７の遅延時間Ｔｄ２，Ｔｄ１と相関関係にあり、ＳＤＲＡＭの使用条件などによってＴｏｕｔ，Ｔｆが増／減するとＴｄ２，Ｔｄ１も増／減する。したがって、クロック周期が一定の場合でも、ＳＤＲＡＭの使用条件などによってＴｏｕｔ，Ｔｆが変化したときは、その変化に応じてラッチ回路ＬＡ１，ＬＡ２が制御される。
【０１０１】
すなわち、Ｔｏｕｔ，Ｔｆが短く、Ｔｄ１，Ｔｄ２が外部クロック信号ＣＬＫの立上がりから内部クロック信号ＣＬＫ′の立上がりまでの時間よりも短い場合は、信号ＬＮＧ，ＬＮＧ′がともに「Ｈ」レベルとなり、図１９に示すように、内部クロック信号ＣＬＫ′のサイクル１′〜３′の立上がりエッジに同期して信号φ１′，φ２′，φ３がそれぞれパルス的に「Ｈ」レベルに立上がる。外部クロック信号ＣＬＫのサイクル０の立上がりエッジに同期してデータバスＤＢ１に読出されたデータＤＯは、信号φ１′，φ２′，φ３に同期してデータバスＤＢ１→データバスＤＢ２→データバスＤＢ３→出力バッファ８６と伝達され、外部クロック信号ＣＬＫのサイクル３の立上がりエッジに同期してデータ入出力ピンＤＱＰに出力される。
【０１０２】
また、Ｔｏｕｔが許容値よりも長くＴｆが許容値よりも短く、外部クロック信号ＣＬＫの立上がりから内部クロック信号ＣＬＫ′の立上がりまでの時間がＴｄ１とＴｄ２の間にある場合は、信号ＬＮＧ，ＬＮＧ′がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルとなり、図２０に示すように、信号φ１′が「Ｈ」レベルに固定され、内部クロック信号ＣＬＫ′のサイクル２′，３′の立上がりエッジに同期して信号φ２′，φ３がそれぞれパルス的に「Ｈ」レベルになる。外部クロック信号ＣＬＫのサイクル０の立上がりエッジに応答して、データバスＤＢ１に読出されたデータＤＯは、ラッチ回路ＬＡ１でタイミング調整されることなくデータバスＤＢ２に伝達され、さらに信号φ２′，φ３′に同期してデータバスＤＢ３および出力バッファ８６に伝達される。出力バッファ８６は、外部クロック信号ＣＬＫのサイクル３が立上がりエッジに同期してデータＤＯをデータ入出力ピンＤＱＰに出力する。
【０１０３】
また、Ｔｏｕｔ，Ｔｆが許容値よりも十分に長く、外部クロック信号ＣＬＫの立上がりから内部クロック信号ＣＬＫ′の立上がりまでの時間がＴｄ１よりも短い場合は、信号ＬＮＧ，ＬＮＧ′がともに「Ｌ」レベルとなり、図２１に示すように、信号φ１′，φ２′がともに「Ｈ」レベルに固定され、信号φ３が内部クロック信号ＣＬＫ′のサイクル３′の立上がりエッジに同期してパルス的に「Ｈ」レベルに立上がる。外部クロック信号ＣＬＫのサイクル０の立上がりエッジに応答して、データバスＤＢ１に読出されたデータＤＯは、ラッチ回路ＬＡ１，ＬＡ２でタイミング調整されることなくデータバスＤＢ２，Ｄ３に伝達され、さらに信号φ３に同期して出力バッファ８６に伝達される。出力バッファ８６は、外部クロック信号ＣＬＫのサイクル３が立上がりエッジに同期してデータＤＯをデータ入出力ピンＤＱＰに出力する。
【０１０４】
なお、この実施の形態でも、図５に示したように、ラッチ回路ＬＡ１，ＬＡ２の各々にトランスファーゲートを並列接続し、２つのトランスファーゲートをそれぞれ信号ＬＮＧ，ＬＮＧ′が「Ｈ」レベルの期間に導通させてもよい。
【０１０５】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０６】
【発明の効果】
以上のように、請求項１に係る発明では、クロック周期検出手段が、クロック周期が予め定められた周期よりも短いか否かを検出し、短い場合は内部クロック信号に関係なく転送手段を活性化させる。したがって、クロック周期が予め定められた周期よりも短い場合でも、従来のようにデータが読出されていない期間に転送手段が活性化されて誤動作が生じることがない。よって、動作周波数範囲が広くなる。
【０１０７】
請求項２に係る発明では、請求項１に係る発明のクロック周期検出手段は、クロック信号とその遅延信号の論理和信号を生成し、その論理和信号の電位を平滑化する。平滑化された電位は、クロック周期が短いほど高くなるので、その電位が予め定められた電位を超えたことに応じて、転送手段を活性化させる。この場合は、クロック周期検出手段を容易に構成できる。
【０１０８】
請求項３に係る発明では、請求項１に係る発明のクロック周期検出手段は、クロック信号の周期と遅延回路の遅延時間とを比較し、クロック信号の周期が遅延回路の遅延時間よりも短い場合に転送手段を活性化させる。遅延回路の遅延時間はデータ読出時間と相関関係にあるので、クロック周期が一定でデータ読出時間が長くなった場合の誤動作を防止できる。
【０１０９】
請求項４に係る発明では、請求項１から３のいずれかに係る発明に、転送手段に並列接続されたスイッチ手段がさらに設けられ、クロック周期が予め定められた周期よりも短い場合はスイッチ手段が導通する。この場合は、読出データが読出手段からスイッチ手段を介して出力手段に転送されるので、転送時間の短縮化が図られる。
【０１１０】
請求項５に係る発明では、請求項１に係る発明のクロック周期検出手段は、外部クロック信号に同期して生成された読出手段用の活性化信号を遅延させる遅延回路と、内部クロック信号に同期して生成されたパルス信号に応答して遅延回路内を進行中の活性化信号を消去する消去回路と、パルス信号によってセットされて転送手段を活性化させ、遅延回路の出力信号によってリセットされて転送手段を非活性化させるフリップフロップとを含む。パルス信号の周期が短くなると、活性化信号が遅延回路を通過せず、転送手段は非活性化されなくなる。遅延回路の遅延時間はデータ読出時間と相関関係にあるので、クロック周期が一定で読出時間が長くなった場合の誤動作を防止できる。
【０１１１】
請求項６に係る発明では、読出手段と出力手段の間に第１〜第Ｎの転送手段が直列接続され、クロック周期検出手段は、クロック周期が予め定められた第１〜第Ｎの周期の各々よりも短いか否かを検出し、第ｎの周期よりも短い場合は第１〜第Ｎ−ｎ＋１の転送手段を内部クロック信号に関係なく活性化させる。したがって、クロック周期が予め定められた第ｎの周期よりも短い場合でも、従来のようにデータが読出されていない期間に第１〜第Ｎ−ｎ＋１の転送手段が活性化されて誤動作が生じることはない。このため、動作周波数範囲が広くなる。
【０１１３】
請求項７に係る発明では、請求項６に係る発明に、それぞれ第１〜第Ｎの転送手段に並列接続された第１〜第Ｎのスイッチ手段がさらに設けられ、クロック周期が第ｎの周期よりも短い場合は第１〜第Ｎ−ｎ＋１のスイッチ手段が導通する。この場合は、読出データがスイッチ手段を介して転送されるので、転送時間の短縮化が図られる。
【０１１４】
請求項８に係る発明では、外部クロック信号に同期して読出手段用の第１の活性化信号を生成する第１の信号発生手段と、内部クロック信号に同期して第２の活性化信号を生成する第２の信号発生手段と、クロック周期が予め定められた周期よりも短いか否かを検出するクロック周期検出手段と、クロック周期が予め定められた周期よりも短い場合は第１の活性化信号によって活性化され、長い場合は第２の活性化信号によって活性化される転送手段とが設けられる。この場合も、クロック周期が予め定められた周期よりも短い場合でも、従来のようにデータが読出されていない期間に転送手段が活性化されて誤動作が生じることはない。したがって、動作周波数範囲が広くなる。
【０１１５】
請求項９に係る発明では、請求項８に係る発明のクロック周期検出手段は、クロック信号とその遅延信号の論理和信号を生成し、その論理和信号の電位を平滑化する。平滑化された電位は、クロック周期が短いほど高くなるので、その電位が予め定められた電位を超えたことに応じて、転送手段を活性化させる。この場合は、クロック周期検出手段を容易に構成できる。
【０１１６】
請求項１０に係る発明では、請求項８に係る発明のクロック周期検出手段は、クロック信号の周期と遅延回路の遅延時間とを比較し、クロック信号の周期が遅延回路の遅延時間よりも短い場合に転送手段を活性化させる。遅延回路の遅延時間はデータ読出時間と相関関係にあるので、クロック周期が一定でデータ読出時間が長くなった場合の誤動作を防止できる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＳＤＲＡＭのクロック周波数検出回路の構成を示す回路ブロック図である。
【図２】  図１に示したクロック周波数検出回路の動作を説明するためのタイムチャートである。
【図３】  図１に示したクロック周波数検出回路の動作を説明するための他のタイムチャートである。
【図４】  図１で説明したＳＤＲＡＭの読出データの転送および出力に関連する部分の構成を示す回路ブロック図である。
【図５】  実施の形態１の変更例を示す回路図である。
【図６】  この発明の実施の形態２によるＳＤＲＡＭのクロック周期検出回路の構成を示す回路図である。
【図７】  図６に示したクロック周期検出回路の動作を示すタイムチャートである。
【図８】  図６に示したクロック周期検出回路の動作を示す他のタイムチャートである。
【図９】  この発明の実施の形態３によるＳＤＲＡＭの読出データの転送および出力に関連する部分の構成を示す回路ブロック図である。
【図１０】  図９に示した転送制御回路に含まれる信号発生回路の構成を示す回路図である。
【図１１】  図９および図１０で説明したＳＤＲＡＭの動作を示すタイムチャートである。
【図１２】  図９および図１０で説明したＳＤＲＡＭの動作を示す他のタイムチャートである。
【図１３】  この発明の実施の形態４によるＳＤＲＡＭの読出データの転送および出力に関連する部分の構成を示す回路ブロック図である。
【図１４】  図１３に示した転送制御回路に含まれる信号発生回路の構成を示す回路図である。
【図１５】  図１３および図１４で説明したＳＤＲＡＭの動作を示すタイムチャートである。
【図１６】  図１３および図１４で説明したＳＤＲＡＭの動作を示す他のタイムチャートである。
【図１７】  この発明の実施の形態５によるＳＤＲＡＭのクロック周期検出回路の構成を示す回路図である。
【図１８】  図１７で説明したＳＤＲＡＭの読出データの転送および出力に関連する部分の構成を示す回路ブロック図である。
【図１９】  図１７および図１８で説明したＳＤＲＡＭの動作を示すタイムチャートである。
【図２０】  図１７および図１８で説明したＳＤＲＡＭの動作を示す他のタイムチャートである。
【図２１】  図１７および図１８で説明したＳＤＲＡＭの動作を示すさらに他のタイムチャートである。
【図２２】  従来のＳＤＲＡＭの全体構成を示すブロック図である。
【図２３】  図２２に示したＳＤＲＡＭの読出データの転送および出力に関連する部分の構成を示す回路ブロック図である。
【図２４】  図２３に示したクロックトインバータの構成を示す回路図である。
【図２５】  図２２に示したＳＤＲＡＭの動作を示すタイムチャートである。
【図２６】  図２２に示したＳＤＲＡＭの動作を示す他のタイムチャートである。
【符号の説明】
１  クロック周波数検出回路、２，２２，２６，３０，５２  遅延回路、３，５８  ＯＲゲート、４  キャパシタ、５〜７  抵抗素子、８  コンパレータ、１０，２８，４２，６１  ゲート回路、１１，１４，２４，２９，４３，５５，９３，９４，９９  インバータ、１２  ＮＡＮＤゲート、１３  トランスファーゲート、２０，６０  クロック周期検出回路、２１，４１，５１  パルス発生回路、２３，２７，３１，５３  バッファ、２５，３２，４４，５６，５７  ＡＮＤゲート、３３，４５  フリップフロップ、３４，３５，４６，４７  ＮＯＲゲート、ＬＡ  ラッチ回路、３９，４９，８４  転送制御回路、４０，５０  信号発生回路、５４  セレクタ、７０  ＳＤＲＡＭ、７１  クロックバッファ、７２制御信号入力回路、７３  アドレス入力回路、７４  モードレジスタ、７５  制御回路、７６ａ，７６ｂ  メモリアレイ、７７ａ，７７ｂ  行デコーダ、７８ａ，７８ｂ  列デコーダ、７９ａ，７９ｂ  センスアンプ＋入出力制御回路、８０データ転送回路、８１  データ入出力回路、８２  ＤＬＬ回路、８３  メモリ制御回路、８５  プリアンプ、８６  出力バッファ、９１，９２  クロックトインバータ、９５，９６  ＰチャネルＭＯＳトランジスタ、９７，９８  ＮチャネルＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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