(57)【特許請求の範囲】
【請求項１】
バッファメモリに接続され、所定のバイト数単位でブロックを構成するデジタルデータをバッファリングしつつ誤り検出符号及び誤り訂正符号を付加するデータ処理装置において、
前記デジタルデータを１ブロック単位で前記バッファメモリへ書き込む第１のインターフェースと、
前記バッファメモリから１ブロック単位で前記デジタルデータを読み込んで誤り検出符号を算出する検出処理回路と、
前記バッファメモリから読み込まれた前記デジタルデータ及び前記誤り検出符号を格納する内部メモリと、
前記内部メモリから前記誤り検出符号の付加された前記デジタルデータを１ブロック単位で読み込んで誤り訂正符号を算出し、算出した誤り訂正符号を前記内部メモリに書き込む訂正処理回路と、
前記内部メモリに格納されるデータを１ブロック単位で出力する第２のインターフェースと、
を備えたことを特徴とするデータ処理装置。
【請求項２】
前記内部メモリは、前記検出処理回路から出力される前記誤り検出符号を前記デジタルデータに付加するように格納すると共に、前記訂正処理回路から出力される前記誤り訂正符号を前記デジタルデータに前記誤り検出符号が付加されたデータに対して付加するように格納することを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記第２のインターフェースは、前記誤り訂正符号及び前記誤り検出符号が付加されたデジタルデータを１ブロック単位で取り込んで前記バッファメモリ及び前記内部メモリへ出力し、前記訂正処理回路は、前記内部メモリから読み出されるデジタルデータに誤り訂正処理を施して訂正処理結果を前記内部メモリ及び前記バッファメモリへ出力し、前記検出処理回路は、前記内部メモリから読み出される前記誤り訂正処理が施されたデジタルデータに誤り検出処理を施し、前記第１のインターフェースは、前記バッファメモリに格納される前記誤り訂正処理及び前記誤り検出処理の施されたデータを取り込んで１ブロック単位で出力することを特徴とする請求項１に記載のデータ処理装置。
【請求項４】
前記バッファメモリへのデータの入出力を制御する外部メモリ制御回路と、前記内部メモリへのデータの入出力を制御する内部メモリ制御回路と、を更に備えたことを特徴とする請求項１乃至請求項３の何れかに記載のデータ処理装置。
【請求項５】
前記内部メモリは、前記デジタルデータを少なくとも２ブロック分格納可能な容量を有することを特徴とする請求項１乃至請求項４の何れかに記載のデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、ホストコンピュータから所定のフォーマットで出力されるデジタルデータをＣＤ−Ｒ（CD-Recordable）／ＣＤ−ＲＷ（CD-ReWritable）ディスク等の記録媒体に記録する際に、デジタルデータに対して誤り検出符号及び誤り訂正符号を付加する誤り訂正処理装置に関する。
【０００２】
【従来の技術】
従来より、記録媒体にデータを記録するデータ記録装置として、記録媒体に光ディスクを用いた光ディスク記憶装置がある。このような光ディスク記憶装置としては、例えば、１度だけデータの書き込みが可能なＣＤ−Ｒディスク、又は、繰り返し書き込みが可能なＣＤ−ＲＷディスクを用いるものとして、ＣＤ−Ｒ／ＲＷドライブが広く使用されている。このようなＣＤ−Ｒ／ＲＷシステムにおいては、ディスクの再生時に符号誤りの訂正処理を行うため、データの記録時に記録されるデータに対して誤り検出符号ＥＤＣ及び誤り訂正符号ＥＣＣを付加して符号化するように構成される。
【０００３】
図８は、従来のＣＤ−Ｒ／ＲＷシステムの構成を示すブロック図である。ＣＤ−Ｒ／ＲＷシステムは、ＣＤ−ＲＯＭデコーダ１、デジタル信号処理回路２、アナログ信号処理回路３、ピックアップ４、ピックアップ制御６、バッファＲＡＭ７及び制御マイコン８より構成される。
【０００４】
ＣＤ−ＲＯＭデコーダ１は、ホストコンピュータから送信される２０４８バイトのデータを取り込み、このデータに対して誤り訂正符号ＥＣＣ（Error Correction Code）及び誤り検出符号ＥＤＣ（Error Detection Code）を付加する。こうして生成されるＣＤ−ＲＯＭデータは、図９に示すように、２３５２バイト〔２４バイト×９８フレーム〕で１ブロックとして扱われ、モード１の場合、各ブロックが同期データ〔１２バイト〕、ヘッダ〔４バイト〕、ユーザーデータ〔２０４８バイト〕、誤り検出符号ＥＤＣ〔４バイト〕、スペース〔８バイト〕及び誤り訂正符号ＥＣＣ〔２７６バイト〕から構成される。そして、同期データ〔１２バイト〕を除く２３４０バイトにスクランブル処理が施されて出力される。このＣＤ−ＲＯＭデコーダ１は、近年において、光ディスクから読み出されたＣＤ−ＲＯＭデータに対して誤り訂正処理及び誤り検出処理を施す複合化（再生）装置に符号化（記録）装置が組み込まれた形となっている。また、このＣＤ―ＲＯＭデコーダ１では、再生系と記録系の各処理回路が共通化されているのが一般的である。尚、ＣＤ−Ｒ／ＲＷシステムについて、ここで説明している機能は、記録系のみの機能であり、再生系については割愛してある。
【０００５】
デジタル信号処理回路２は、ＣＤ−ＲＯＭデコーダ１から出力されるＣＤ−ＲＯＭデータを１フレーム〔２４バイト〕単位で取り込み、このデータに対して所定の演算処理を施してＣＩＲＣ符号(Cross-Interleave Reed-Solomon Code)に基づくＣ1、Ｃ2符号を生成する。そして、Ｃ1、Ｃ2符号の付されたＣＤ−ＲＯＭデータに対してインターリーブ処理を施した後に、ＥＦＭ変調を施してアナログ信号処理回路３へ出力する。アナログ信号処理回路２は、デジタル信号処理回路２から出力されるデータをシリアルで受け取り、このデータのレベルの変化を読み取って光ディスク５へのレーザの照射を制御する。
【０００６】
ピックアップ４は、光ディスク５に対してレーザを照射し、光ディスク５からデータを読み出すと共に、ＣＤ−ＲＯＭデコーダ１にて符号化されたデータを光ディスク５に記録していく。光ディスク５は、例えば、１度だけの書き込みが可能な記録膜を有するＣＤ−Ｒディスク、又は、多数回の書き換えが可能な記録膜を有するＣＤ−ＲＷディスクである。ＣＤ−Ｒディスクでは、有機色素で形成される記録膜が高パワーレーザの熱によって融解され、穴状のピットが形成されてデータが記録される。一方、ＣＤ−ＲＷディスクでは、レーザの急熱、急冷によって記録層に非晶質相が形成され、光の反射率が変更されることによってデータが記録される。ピックアップ制御回路６は、光ディスク５からの読み取り信号に基づいて、光ディスク５に対するピックアップ４の相対的な位置を制御する。
【０００７】
バッファＲＡＭ７は、ＣＤ−ＲＯＭデコーダ１に接続され、ホストコンピュータからＣＤ−ＲＯＭデコーダ１に入力されるＣＤ−ＲＯＭデータを一時的に記憶する。ＣＤ−ＲＯＭデコーダ１では、誤り検出符号ＥＤＣ及び誤り訂正符号ＥＣＣが１ブロック毎に算出されると共に、算出された符号が１ブロック分のデータに対して付加されるため、ＣＤ−ＲＯＭデコーダ１での処理には少なくとも１ブロック分のＣＤ−ＲＯＭデータが必要となる。そこで、それぞれの処理で必要な１ブロック分のＣＤ−ＲＯＭデータを記憶するようにバッファＲＡＭ７が設けられる。
【０００８】
制御マイコン８は、制御プログラムが記憶されたメモリを内蔵するワンチップマイコンで構成され、その制御プログラムに従ってＣＤ−ＲＯＭデコーダ１の動作を制御する。これと同時に、制御マイコン８は、ホストコンピュータから入力されるコマンドデータを内蔵のメモリに記憶し、ホストコンピュータからの指示に従って各部の動作を制御する。
【０００９】
【発明が解決しようとする課題】
上述したＣＤ−ＲＯＭデコーダ１では、ＣＤ−ＲＯＭデータに対する誤り検出符号及び誤り訂正符号の付加の処理が、ホストコンピュータからのＣＤ−ＲＯＭデータの入力、デジタル信号処理回路２へのＣＤ−ＲＯＭデータの出力と並列して行われる。この際、ＣＤ−ＲＯＭデコーダ１に含まれる誤り訂正処理や誤り検出処理を行う個々の処理回路は、それぞれの処理を順番に行っており、このため、それぞれの処理に合わせて時分割でバッファＲＡＭ７にアクセスがなされる。このような場合、例えば、誤り訂正処理がなされているときには、この処理にバッファＲＡＭ７へのアクセスが占有されており、他の処理回路がバッファＲＡＭ７へのアクセス許容待ちの状態となる。したがって、誤り訂正処理や誤り検出処理の個々の処理を如何に速く行っても、ＣＤ−ＲＯＭデコーダ１としての全ての処理を完了させるのに一定以上の時間が必要となる。このため、処理速度の更なる高速化が困難となっていた。
【００１０】
そこで、本願発明は、誤り訂正処理を効率的に処理し、システム全体としての処理速度の高速化を可能とする誤り訂正処理装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本願発明は、上述の課題に鑑み成されたもので、その特徴とするところは、バッファメモリに接続され、所定のバイト数単位でブロックを構成するデジタルデータをバッファリングしつつ誤り検出符号及び誤り訂正符号を付加するデータ処理装置において、前記デジタルデータを１ブロック単位で前記バッファメモリへ書き込む第１のインターフェースと、前記バッファメモリから１ブロック単位で前記デジタルデータを読み込んで誤り検出符号を算出する検出処理回路と、前記誤り検出符号の付加された前記デジタルデータを１ブロック単位で読み込んで誤り訂正符号を算出する訂正処理回路と、前記デジタルデータ、前記誤り検出符号及び前記誤り訂正符号を格納する内部メモリと、前記内部メモリに格納されるデータを１ブロック単位で出力する第２のインターフェースと、を備えたことにある。
【００１２】
【発明の実施の形態】
図１は、本願発明の一実施形態であるＣＤ−ＲＯＭデコーダの概略構成を示すブロック図である。ＣＤ−ＲＯＭデコーダ１１は、ホストインターフェース１２、外部メモリ制御回路１３、ＥＤＣ処理回路１４、ＥＣＣ処理回路１７、内部メモリ制御回路１５、内部ＲＡＭ１６、及びＤＳＰインターフェース１８が同一の半導体基板上に形成されて構成され、このＣＤ−ＲＯＭデコーダにバッファＲＡＭ１９が外付けされる。ここに示すＣＤ−ＲＯＭデコーダ１１及びバッファＲＡＭ１９は、図８に示すＣＤ−ＲＯＭデコーダ１及びバッファＲＡＭ７にそれぞれ対応するものである。
【００１３】
ホストインターフェース１２は、ホストコンピュータと接続され、ＣＤ−ＲＯＭデコーダ１１とホストコンピュータとのインターフェースを成す。外部メモリ制御回路１３は、ＣＤ−ＲＯＭデコーダ１１に外付けされるバッファＲＡＭ１９に接続され、バッファＲＡＭ１９へのＣＤ−ＲＯＭデータの書き込み及び読み出しを制御する。
【００１４】
バッファＲＡＭ１９は、ＳＲＡＭ（Static Random Access Memory）等の読み出し及び書き込みが自由な記録媒体からなり、ホストインターフェース１２、或いは、ＤＳＰインターフェース１８に取り込まれるＣＤ−ＲＯＭデータを一時的に格納する。ＥＤＣ処理回路１４は、ＣＤ−ＲＯＭデータの記録時において誤り検出符号ＥＤＣ(P)（EDC parity）を算出すると共に、ＣＤ−ＲＯＭデータの再生時において符号誤りの有無を検出する。ＥＣＣ処理回路１７は、ＣＤ−ＲＯＭデータの記録時において誤り訂正符号ＥＣＣ（Ｐ符号語、Ｑ符号語のそれぞれのparity）を算出すると共に、ＣＤ−ＲＯＭデータの再生時においてデータの符号誤りを訂正する。
【００１５】
内部メモリ制御回路１５は、ＣＤ−ＲＯＭデコーダ１１に内蔵される内部ＲＡＭ１６に接続され、内部ＲＡＭ１６へのデータの書き込み及び読み出しを制御する。内部ＲＡＭ１６は、バッファＲＡＭ１９と同様に読み出し及び書き込みが自由な記録媒体からなる。この内部ＲＡＭ１６は、ＣＤ−ＲＯＭデータを少なくとも２ブロック分記憶できる容量に形成される。即ち、通常のフォーマットのＣＤ−ＲＯＭデータは、１ブロックが２３５２バイトで構成されていることから、内部ＲＡＭ１６の容量は３８Ｋビット以上必要となる。
【００１６】
ＤＳＰインターフェース１８は、デジタル信号処理回路（ＤＳＰ：Digital Signal Processor）に接続され、ＣＤ−ＲＯＭデコーダ１１とＤＳＰとのインターフェースを成す。
【００１７】
続いて、図２及び図３を参照し、図１に示すＣＤ−ＲＯＭデコーダ１１の動作を説明する。図２及び図３は、ＣＤ−ＲＯＭデータの記録時、或いは、再生時におけるＣＤ−ＲＯＭデコーダ１１の各部のデータの流れをそれぞれ説明するタイミング図である。ここでは、先ず、図２を参照し、ＣＤ−ＲＯＭデータの記録時におけるデータの流れを説明する。
【００１８】
ホストコンピュータ側から１ブロック単位で入力される２０４８バイトのデータＳ(n)は、先ず、ホストインターフェース１２へ取り込まれる。このホストインターフェース１２では、例えば、モード１の場合、２０４８バイトのデータに対し、同期データ〔１２バイト〕及びヘッダデータ〔４バイト〕が付加される。そして、同期データ及びヘッダデータの付加処理が完了した後に外部メモリ制御回路１３へ出力され、バッファＲＡＭ１９にデータが書き込まれる。
【００１９】
続いて、バッファＲＡＭ１９に書き込まれた複数ブロック分のデータのうちのブロックｎのＣＤ−ＲＯＭデータＳ(n)は、外部メモリ制御回路１３を介して内部メモリ制御回路１５へ読み出され、内部ＲＡＭ１６に書き込まれる。これと併行して、ブロックｎのデータＳ(n)は、外部メモリ制御回路１３を介してＥＤＣ処理回路１４へ読み出される。そして、ＥＤＣ処理回路１４にて、取り込まれたデータに対して演算処理が施され、誤り検出符号ＥＤＣ(P)が算出される。そして、算出された誤り検出符号ＥＤＣが内部メモリ制御回路１５へ出力される。
【００２０】
ＥＤＣ処理回路１４で算出された誤り検出符号ＥＤＣは、内部メモリ制御回路１５を介して内部ＲＡＭ１６に書き込まれる。このとき、内部ＲＡＭ１６には、バッファＲＡＭ１９から読み出されたＣＤ−ＲＯＭデータＳ(n)が格納されており、このデータに対して誤り検出符号ＥＤＣを付加する形で内部ＲＡＭ１６への書き込みが行われる。誤り検出符号ＥＤＣの付されたデータＳ(n)は、内部メモリ制御回路１５を介してＥＣＣ処理回路１７に読み出される。そして、ＥＣＣ処理回１７にて、取り込まれたデータに対して所定の演算処理が施され、２系列の誤り訂正符号ＥＣＣが算出される。このＥＣＣのＰ符号語及びＱ符号語は、図４に示すように、ＣＤ−ＲＯＭデータが上位バイト及び下位バイトに分離された各プレーンの１０３２個のシンボルデータに対し、Ｐシーケンス及びＱシーケンスに従って２４個毎及び４３個毎にそれぞれ２個ずつ付される。
【００２１】
ＥＣＣ処理回路１７にて算出された誤り訂正符号ＥＣＣは、内部メモリ制御回路１５を介して内部ＲＡＭ１６に書き込まれる。この際、内部ＲＡＭ１６への書き込みは、内部ＲＡＭ１６に格納される誤り検出符号ＥＤＣ(P)の付されたデータに対し、更に、誤り訂正符号ＥＣＣを付加する形で行われる。そして、誤り検出符号ＥＤＣ及び誤り訂正符号ＥＣＣが付加されたデータは、ＤＳＰインターフェース１８へ出力され、このＤＳＰインターフェース１８を介してＤＳＰ側へ出力される。
【００２２】
このような処理においては、ホストコンピュータからのデータの取り込み処理、及び、ＥＤＣ処理回路１４へのデータの読み出し処理がバッファＲＡＭ１９に割り当てられる。そして、それ以降のＥＤＣ処理回路１４による誤り検出符号ＥＤＣの書き込み処理からＤＳＰインターフェース１８へのデータの出力処理までが内部ＲＡＭ１６に割り当てられる。したがって、ホストコンピュータからのデータが取り込まれている期間であっても、これと無関係に、誤り検出符号ＥＤＣ及び誤り訂正符号ＥＣＣの算出に係る処理を常時処理していくことができる。これにより、ＣＤ−ＲＯＭデコーダ１１による一連の処理に要する時間を大幅に短縮することができ、この結果、システム全体としての処理速度の高速化が可能となる。これに加え、本実施形態においては、内部ＲＡＭ１６をＣＤ−ＲＯＭデコーダ１１と同一の半導体基板上に形成しており、内部ＲＡＭ１６を介したデータ転送の処理速度を高速化している。
【００２３】
また、本実施形態においてはＣＤ−ＲＯＭデコーダ１１によるバッファＲＡＭ１９へのアクセスがホストコンピュータから転送されるデータを取り込む時のみとなっている。このため、バッファＲＡＭ１９へのアクセスに余裕を確保することができ、この結果、例えば、制御マイコン等の他の処理回路からのアクセス要求に対する許容量を拡大することができる。
【００２４】
続いて、図３を参照し、ＣＤ−ＲＯＭデータの再生時におけるＣＤ−ＲＯＭデコーダ１１の各部のデータの流れを説明する。ＤＳＰ側から１ブロック毎に入力されるデータＳ(n)は、ＤＳＰインターフェース１８を介して内部ＲＡＭ１６及びバッファＲＡＭ１９のそれぞれに書き込まれる。内部ＲＡＭ１６に書き込まれたデータＳ(n)は、次のデータＳ(n+1)が入力されるのに併行してＥＣＣ処理回路１７へ読み出される。そして、ＥＣＣ処理回路１７にて、取り込まれたデータに対し、記録時に付加された誤り訂正符号ＥＣＣに基づいた符号誤りの訂正処理が行われる。訂正処理の結果、データＳ(n)に誤りがあれば、その誤りのある部分のみが正しいデータに書き換えられる。この書き換えは、内部ＲＡＭ１６とバッファＲＡＭ１９に記録されるＣＤ−ＲＯＭデータのそれぞれに対して同時に行われる。
【００２５】
訂正処理が完了したデータＳ(n)は、内部ＲＡＭ１６からＥＤＣ処理回路１４へ読み出される。そして、ＥＤＣ処理回路１４にて、取り込まれたデータに対し、記録時に付加された誤り検出符号ＥＤＣに基づいた演算処理が施され、符号誤りの有無が検出される。誤り検出符号ＥＤＣ自体は、誤りを訂正する機能を有していないため、符号誤りが検出された場合には、ＣＤ−ＲＯＭデータにエラーフラグが付加されて出力される。
【００２６】
これらのデータＳ(n)のＥＣＣ処理回路１７及びＥＤＣ処理回路１４への読み出し動作は、次のデータＳ(n+1)がＤＳＰ側から入力される期間（１ブロック期間）内で完了する。そして、バッファＲＡＭ１９に記憶されたデータＳ(n)は、ホストコンピュータからの要求に応答して順次ホストインターフェース１２へ読み出される。
【００２７】
このような処理においては、ＣＤ−ＲＯＭデータに対する符号誤りの訂正処理及び検出処理がバッファＲＡＭ１９と内部ＲＡＭ１６に分割して割り当てられる。このため、内部ＲＡＭ１６からＥＣＣ処理回路１７、或いは、ＥＤＣ処理回路１４へデータが読み出される期間でバッファＲＡＭ１９に対するアクセスが停止し、ホストコンピュータへのＣＤ−ＲＯＭデータの転送のタイミングを広い範囲で設定できるようになる。この結果、ＣＤ−ＲＯＭデータの転送速度を高速化することができ、倍速再生等に好適に対応することができる。
【００２８】
図５は、バッファＲＡＭ１９及び内部ＲＡＭ１６に対する書き込みアドレス信号及び読み出しアドレス信号を供給するアドレス発生回路の構成を示すブロック図である。また、図６（ａ）、（ｂ）は、データ記録時におけるバッファＲＡＭ１９及び内部ＲＡＭ１６の利用状態の一例を説明する模式図であり、図７（ａ）、（ｂ）は、データ再生時における内部ＲＡＭ１６及びバッファＲＡＭ１９の利用状態の一例を説明するものである。このアドレス発生回路は、ＣＤ−ＲＯＭデコーダ１１と同一の半導体基板上に形成され、バッファＲＡＭ１９及び内部ＲＡＭ１６のそれぞれに対応して独立して設けられる。
【００２９】
アドレス発生回路は、第１〜第４のアドレス発生器２１〜２４、ラッチ２５ａ、ｂ、マルチプレクサ２７ａ、ｂ、加算器２７ａ、ｂ、アドレス選択部２８で構成される。第１のアドレス発生回路２１は、ＲＡＭのデータ記録領域内に設けられる１ブロック分の領域内の所定領域を順次インクリメントするアドレス信号ＷＡを発生する。第２のアドレス発生器２２は、１ブロック分の領域内の所定領域を誤り訂正処理や検出処理に対応する固有の順序で指定するアドレス信号ＣＡを発生する。第３のアドレス発生器２３は、データ記録領域内の１ブロック分の領域の先頭アドレスを示す先頭アドレス信号ＷＡｈを生成する。第４のアドレス発生器２４は、データ記録領域を０〜最終番地までを所定の順序で順次指定していくアドレス信号ＲＡを生成する。ラッチ２５ａ、ｂは、第４のアドレス発生器２４から出力されるアドレス信号ＲＡのうち、１ブロック分の領域の先頭アドレスを示すアドレスをそれぞれ１ブロック単位でラッチする。マルチプレクサ２６ａは、先頭アドレス信号ＷＡｈ及びラッチ２５ｂの出力とを取り込み、ＣＤ−ＲＯＭデコーダ１１全体の動作を統括する制御マイコンからの指示に応じて何れか一方を選択して出力する。マルチプレクサ２６ｂは、先頭アドレス信号ＷＡｈ及びラッチ２５ｂの出力を取り込み、マルチプレクサ２６ａと同様に、制御マイコンの指示に従って何れか一方を選択して出力する。加算器２７ａは、マルチプレクサ２６ａの出力及びアドレス信号ＷＡを加算する。加算器２７ｂは、マルチプレクサ２６ｂの出力及びアドレス信号ＣＡを加算する。アドレス選択部２８は、加算器２７ａ、ｂの出力及びアドレス信号ＲＡを取り込み、これらの中から１つを選択してバッファＲＡＭ１９、或いは、内部ＲＡＭ１６へアクセスアドレスとして出力する。このアドレス選択部２８は、制御マイコンと接続されており、アドレス選択部２８では、ホストコンピュータからのデータの取り込みや誤り訂正処理等の各種処理に合わせて逐次アクセスアドレスを選択、決定することができる。
【００３０】
以下、ＣＤ−ＲＯＭデータの記録時と再生時とで説明を区分けし、先ずは、図６（ａ）、（ｂ）を参照してＣＤ−ＲＯＭデータの記録時におけるアドレス発生回路の動作を説明する。尚、ＣＤ−ＲＯＭデコーダ１１では、各種処理が複数のブロック対して並列に時分割で行われている。そこで、ここでは、ホストコンピュータからの取り込みの処理がブロックｎ＋１のデータ、誤り訂正処理がブロックｎのデータ、ＤＳＰへのデータ出力処理がブロックｎ−１のデータに対し、それぞれ並列に行われているものとする。
【００３１】
ＣＤ−ＲＯＭデコーダ１１に対して、ブロックｎ＋１番目のデータＳ（ｎ＋１）がホストコンピュータから転送されたとき、この入力データＳ（ｎ＋１）は、バッファＲＡＭ１９のブロックｎ＋１用に割り当てられた領域へ書き込まれる。この際、アドレス発生回路は、マルチプレクサ２６ａにて先頭アドレスＷＡｈ側を選択し、加算器２６ａにてアドレス信号ＷＡ及び先頭アドレス信号ＷＡｈを加算し、この加算信号を書き込みアドレス信号ＷＡ（Ｅ）として出力する。この書き込みアドレス信号ＷＡ（Ｅ）は、１ブロック分の領域内の所定領域を順次指定するアドレス信号ＷＡと、ブロックｎ＋１に割り当てられる領域の先頭アドレスを示す先頭アドレス信号ＷＡｈとが加算されて生成されるため、図６（ａ）に示すように、ブロックｎ＋１に割り当てられる領域を順次指定する信号となる。そして、アドレス選択部２８にて、この書き込みアドレス信号ＷＡ（Ｅ）が選択され、データＳ（ｎ＋１）が所定の領域に書き込まれる。
【００３２】
ＣＤ−ＲＯＭデコーダ１１では、データＳ（ｎ＋１）の取り込み処理に併行して、ブロックｎのデータＳ（ｎ）に対する誤り訂正処理、即ち、誤り訂正符号ＥＣＣ及び誤り検出符号ＥＤＣと、内部ＲＡＭ１６へのデータ出力処理とが行われている。この際、アドレス発生回路は、誤り訂正処理の場合、マルチプレクサ２６ｂにて先頭アドレス信号ＷＡｈ側を選択し、加算器２７ｂにて選択し、先頭アドレス信号ＷＡｈ及びアドレス信号ＣＡを加算して訂正アドレス信号ＣＡ（Ｅ）として出力する。この訂正アドレス信号ＣＡ（Ｅ）は、１ブロック分の領域内の所定領域を訂正処理に合わせた固有の順序で指定するアドレス信号ＣＡと、ブロックｎに割り当てられる領域の先頭アドレスを示す先頭アドレス信号ＷＡｈとが加算されて生成されるため、図６（ａ）に示すように、ブロックｎに割り当てられる領域を固有の順序で指定する信号となる。そして、アドレス選択部２８にて訂正アドレス信号ＣＡ（Ｅ）が選択され、ブロックｎのデータに対して誤り訂正処理が施される。一方、内部ＲＡＭ１６への出力処理の場合、アドレス選択部２８にてアドレス信号ＲＡが選択される。このアドレス信号ＲＡは、読み出しアドレス信号ＲＡ（Ｅ）として出力され、これにより、ブロックｎの領域に既に書き込み済みのデータが出力データＳ（ｎ）として内部ＲＡＭ１６へ順次出力される。
【００３３】
また、ＣＤ−ＲＯＭデコーダ１１では、バッファＲＡＭ１９からのデータＳ（ｎ）の出力処理に併行して、内部ＲＡＭ１６へのデータＳ（ｎ）の書き込み、データＳ（ｎ）に対する誤り訂正処理及びデータＳ（ｎ−１）の出力処理が行われる。この際、アドレス発生回路は、データＳ（ｎ）の書き込みの場合、マルチプレクサ２６ａにて選択される先頭アドレス信号ＷＡｈ及びアドレス信号ＷＡを加算した書き込みアドレス信号ＷＡ（Ｅ）をアドレス選択部２８にて選択し、内部ＲＡＭ１６へ出力する。また、誤り訂正処理の場合、マルチプレクサ２６ｂにて選択されるアドレス信号ＷＡｈ及びアドレス信号ＣＡを加算した訂正アドレス信号ＣＡ（Ｅ）をアドレス選択部２８にて選択し、アクセスアドレスとして出力する。そして、データＳ（ｎ−１）の出力処理の場合、アドレス信号ＲＡをアドレス選択部２８にて選択し、読み出しアドレス信号ＲＡ（Ｅ）として出力する。尚、アドレス選択部２８による書き込みアドレス信号ＷＡ（Ｅ）、訂正アドレス信号ＣＡ（Ｅ）、読み出しアドレス信号ＲＡ（Ｅ）の選択は、各種処理に合わせて並列に時分割で行われる。
【００３４】
続いて、図７（ａ）、（ｂ）を参照してＣＤ−ＲＯＭデコーダ１１の再生処理におけるアドレス発生回路の動作を説明する。尚、ＣＤ−ＲＯＭデコーダ１１では、再生処理時においても、記録処理時と同様に、各種処理が複数のブロック対して並列に時分割で行われている。そこで、ここでは、ＤＳＰからの取り込みの処理がブロックｎ＋１のデータ、誤り訂正処理がブロックｎのデータ、ホストコンピュータへのデータ出力処理がブロックｎ−１のデータに対して行われているものとする。
【００３５】
ＣＤ−ＲＯＭデコーダ１１に対して、ブロックｎ＋１番目のデータＳ（ｎ＋１）がＤＳＰ側から転送されたとき、この入力データＳ（ｎ＋１）は、バッファＲＡＭ１９及び内部ＲＡＭ１６へ書き込まれる。この際、アドレス発生回路では、アドレス選択部２８にてアドレス信号ＲＡが選択され、書き込みアドレスＷＡ（Ｄ）として出力される。これにより、入力データＳ（ｎ−１）は、ブロックｎのデータＳ（ｎ）が格納される領域の次の領域から入力順序に従って順次書き込まれる。
【００３６】
ＣＤ−ＲＯＭデコーダ１１では、バッファＲＡＭ１９及び内部ＲＡＭ１６へのデータＳ（ｎ＋１）の書き込み処理と併行して、バッファＲＡＭ１９及び内部ＲＡＭ１６を用いたブロックｎのデータＳ（ｎ）に対する誤り訂正処理、即ち、符号誤りの訂正処理及び検出処理が行われる。この際、アドレス発生回路は、マルチプレクサ２６ａにてラッチ２５ｂの出力を選択し、加算器２７ｂにてラッチ２５ｂの出力及びアドレス信号ＣＡを加算し、この加算信号を訂正アドレス信号ＣＡ（Ｄ）として出力する。この訂正アドレス信号ＣＡ（Ｄ）は、既に入力済みの１ブロック前のデータＳ（ｎ）の先頭アドレスであるラッチ２６ｂの出力ＷＡｈ’及び１ブロック内の所定の領域を特定の順序で指定するアドレス信号ＣＡが加算されて生成されるため、図７（ａ）、（ｂ）に示すように、ブロックｎのデータＳ（ｎ）が記録される領域を特定の順序で指定する信号となる。そして、アドレス選択部にて、この訂正アドレス信号ＣＡ（Ｅ）を選択し、バッファＲＡＭ１９／内部ＲＡＭ１６に対してアクセスアドレスとして出力する。
【００３７】
また、ＣＤ−ＲＯＭデコーダ１１では、データＳ（ｎ）への誤り訂正処理と併行して、内部ＲＡＭ１６を用いたブロックｎ−１のデータＳ（ｎ−１）の出力処理が行われる。この際、アドレス発生回路は、マルチプレクサ２６ａにてラッチ２５ｂの出力を選択し、加算器２７ａにてラッチ２５ｂの出力及びアドレス信号ＷＡを加算し、この加算信号を読み出しアドレス信号ＲＡ（Ｄ）として出力する。この読み出しアドレス信号ＲＡ（Ｄ）は、入力データＳ（ｎ＋１）に対して２ブロック前のデータＳ（ｎ−１）の先頭アドレスを示すラッチ２５ｂの出力ＷＡｈ’及び１ブロック内の所定の領域を順次指定するアドレス信号ＷＡが加算されて生成されるため、図７（ｂ）に示すように、ブロックｎ−１が格納される領域を順次指定していく信号となる。そして、アドレス選択部２８にて読み出し信号ＲＡ（Ｄ）を選択し、アクセスアドレスとして内部ＲＡＭ１６に出力する。これにより、内部ＲＡＭ１６に格納されていたデータＳ（ｎ−１）がホストコンピュータへ出力される。
【００３８】
以上の実施形態においては、記録媒体としてＣＤ−Ｒ／ＲＷディスクを用いるＣＤ−Ｒ／ＲＷシステムを例示したが、本願発明はこれに限られるものではなく、データの書き込みが可能な記録媒体として、ＤＶＤ−Ｒ等のその他の媒体を用いるシステムにも適用することが可能である。
【００３９】
【発明の効果】
本願発明によれば、ホストコンピュータからのデータの取り込み処理、及び、ＥＤＣ処理回路へのデータの読み出し処理がバッファＲＡＭに割り当てられる。そして、それ以降の処理が内部ＲＡＭに割り当てられる。したがって、ホストコンピュータからデータが取り込まれている期間であっても、これと無関係に、誤り検出符号ＥＤＣ及び誤り訂正符号ＥＣＣの算出に係る処理を常時処理していくことができる。これにより、ＣＤ−ＲＯＭデコーダによる一連の処理に要する時間を大幅に短縮することができ、この結果、システム全体としての処理速度の高速化が可能となる。
【図面の簡単な説明】
【図１】本願発明の一実施形態の概略構成を示すブロック図である。
【図２】ＣＤ−ＲＯＭデータの記録時における図１の各部のデータの流れを説明するタイミング図である。
【図３】ＣＤ−ＲＯＭデータの再生時における図１の各部のデータの流れを説明するタイミング図である。
【図４】ＣＤ−ＲＯＭデータの誤り訂正符号を説明する図である。
【図５】アドレス発生回路の構成例を示すブロック図である。
【図６】ＣＤ−ＲＯＭデータの記録処理時におけるバッファＲＡＭ１９／内部ＲＡＭ１６の利用状況を説明する図である。
【図７】ＣＤ−ＲＯＭデータの再生処理時におけるバッファＲＡＭ１９／内部ＲＡＭ１６の利用状況を説明する図である。
【図８】従来のＣＤ−Ｒ／ＲＷシステムの概略構成を示すブロック図である。
【図９】ＣＤ−ＲＯＭデータのフォーマットを説明する図である。
【符号の説明】
１、１１：ＣＤ−ＲＯＭデコーダ
２：デジタル信号処理回路
３：アナログ信号処理回路
４：ピックアップ
５：光ディスク
６：ピックアップ制御回路
７：バッファＲＡＭ
８：制御マイコン
１２：ホストインターフェース
１３：外部メモリ制御回路
１４：誤り検出処理回路
１５：内部メモリ制御回路
１６：内部ＲＡＭ
１７：誤り訂正処理回路
１８：ＤＳＰインターフェース
２１：第１のアドレス発生器
２２：第２のアドレス発生器
２３：第３のアドレス発生器
２４：第４のアドレス発生器
２５ａ、２５ｂ：ラッチ
２６ａ、２６ｂ：マルチプレクサ
２７ａ、２７ｂ：加算器
２８：アドレス選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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