(57)【特許請求の範囲】
【請求項１】
所定の記録幅を有する記録ヘッドを走査して記録媒体に印字を行う記録装置において、
画像データと制御コードを含む記録情報を受信する受信手段と、
画像データを保持する印字バッファを備えるメモリ手段と、
前記受信手段から前記メモリ手段へ複数の画像データのＤＭＡ転送を行い、画像データを印字バッファへ格納する展開手段と、
前記印字バッファに格納されている画像データを読み出し前記記録ヘッドへ向けて転送するデータ転送手段と、
前記受信手段が受信した制御コードを解析して前記展開手段に対して動作の設定を行う制御手段とを有し、
前記展開手段は、
前記メモリ手段へ転送する画像データを保持するデータ保持手段と、
前記受信手段から入力される複数の画像データについて前記記録幅の方向に対応した画像データの数をカウントするカウント手段と、
前記記録幅の方向に対応したアドレスの更新量と走査する方向に対応したアドレスの更新量とを保持する更新量レジスタと、
前記複数の画像データを格納するアドレスのうちの先頭アドレスと前記データ保持手段が保持する画像データの格納アドレスとを保持するアドレス保持手段と、
前記アドレス保持手段にて保持されたアドレスに従って前記データ保持手段が保持する画像データを転送する転送手段とを備え、
前記展開手段は、
前記画像データの入力に従って、前記格納アドレスに対して前記記録幅の方向に対応したアドレスの更新量を加算し、その加算結果を前記格納アドレスとして前記アドレス保持手段に設定するとともに、
前記カウント手段が所定数カウントする毎に、前記先頭アドレスに対して前記走査する方向に対応したアドレスの更新量を加算し、その加算結果を前記先頭アドレスと前記格納アドレスとして前記アドレス保持手段に設定することを特徴とする記録装置。
【請求項２】
前記記録装置は、更に、前記展開手段により印字バッファに展開された画像データを所定数分読み出して前記記録幅の方向成分と前記走査する方向成分との配列を変換して前記印字バッファに再展開するデータ変換手段とを備えることを特徴とする請求項１に記載の記録装置。
【請求項３】
前記展開手段は、更に、前記複数の画像データの転送を終了したことを前記制御手段に通知する信号を生成することを特徴とする請求項１または請求項２に記載の記録装置。
【請求項４】
前記展開手段は、更に、前記複数の画像データについて前記走査する方向に対応した画像データの数をカウントするカウント手段を備えることを特徴とする請求項１から請求項３のいずれかに記載の記録装置。
【請求項５】
前記記録装置は、更に、前記展開手段により印字バッファに展開された画像データを読み出して、画像データの間引きを行う第２のデータ変換手段とを備えることを特徴とする請求項１から請求項４のいずれかに記載の記録装置。
【請求項６】
前記記録装置は、前記記録媒体に対する複数回の走査記録を行う際、前記印字バッファの同一アドレスから読み出しを行うことを特徴とする請求項１から請求項５のいずれかに記載の記録装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリアルスキャン印字方式の記録ヘッドが記録すべき記録データを記憶するバッファへの記録データ書き込みを制御する記録制御装置および該記録制御装置を備える記録装置に関するものである。
【０００２】
【従来の技術】
従来、プリンタ等の記録ヘッドとして複数の記録素子を備えたドットインパクト方式，サーマル方式，インクジェット方式を用いた記録装置は、記録用紙の搬送方向と直行する方向に記録ヘッドを移動させながら印字を行い、１行印字を終えた段階で記録ヘッドの幅分だけ記録用紙を搬送し、その繰り返しで記録する方式（シリアルスキャン方式）が一般的である。
【０００３】
この際、記録する画像データは記録ヘッドの幅に相当するデータが順次記録ヘッドに転送され、１画素に相当する距離を移動する度に記録素子が駆動され、画像を形成する。
【０００４】
〔従来のデータ格納処理１〕
図１９は、この種の記録装置の記録ヘッドの記録動作を説明する模式図である。
【０００５】
この図に示すように、記録ヘッドは縦３２ドット分を同時に記録することができ、記録可能な最大用紙サイズ内に横１０２４ドット分が、スキャンすることで記録することができる様に構成されている。
【０００６】
この場合において、記録する画像データは、ＤＲＡＭ等の記憶素子に保存されており、従来は、図２０に示すようなアドレスに格納されていた。
【０００７】
図２０は、この種の記録装置で記録される画像データを格納する記憶媒体のマップを説明する図である。なお、インタフェース等から受信するデータは記録ヘッドのスキャン方向順で転送されることが多いので横方向に連続したアドレスに格納される。
【０００８】
この例では、まず最初の縦８ドット分の帯状のデータが「００００Ｈ」番地から「０３ＦＦＨ」番地までに格納する。そして、次の縦８ドット横１０２４ドット分の帯状のデータが「０４００Ｈ」番地から「０７ＦＦＨ」番地までに格納される。
【０００９】
このようにして次々に帯状のデータを格納して行き、この例では印字用のバッファメモリとして「００００Ｈ」から「１３ＦＦＨ」番地までの５１２０バイトを１個の記録ヘッドに対して割り当てているので帯状のデータが５本できたところで次のデータを受け付けることができなくなる。
【００１０】
記録ベッドの縦の幅は３２ドット分持ち、４本の帯状のデータを一度に記録するので、読み出すデータは「００００Ｈ」，「０４００Ｈ」，「０８００Ｈ」，「０Ｃ００Ｈ」という各帯状データの先頭番地から順に記録ヘッドが１画素に相当する距離を移動する度に各アドレスを１加算したアドレスから順次読み出す複数（４個）のメモリバンドを管理する制御を行っていた。
【００１１】
すなわち、「００００Ｈ」，「０４００Ｈ」，「０８００Ｈ」，「０Ｃ００Ｈ」の各アドレスからデータを読み出し、次に記録ヘッド１画素分移動し、「０００１Ｈ」，「０４０１Ｈ」，「０８０１Ｈ」，「０Ｃ０１Ｈ」の各アドレスからデータを読み出す処理を、アドレス「０３ＦＦＨ」，「０７ＦＦＨ」，「０ＢＦＦＨ」，「０ＦＦＦＨ」まで行うことにより、１スキャンのデータ読み出しが完了する。
【００１２】
このようにして記録ヘッドが１度スキャンすると４本の帯状のバッファメモリ領域は空状態となるので、停止していたインタフェースからの次のデータを再び「００００Ｈ」番地から格納し始める。
【００１３】
次に、記録ヘッドはもう一度４本の帯状のデータが蓄えられるのを待ち、「１０００Ｈ」，「００００Ｈ」，「０４００Ｈ」，「０８００Ｈ」という各帯状データの先頭番地から順に記録ヘッドが１画素に相当する距離を移動する度に各アドレスを１加算したアドレスから順次読み出して記録を行っていた。
【００１４】
【発明が解決しようとする課題】
〔従来のデータ格納処理２〕
しかし、上記従来のデータ格納処理１のメモリアドレスの格納方法では、順次読み出すメモリアドレスが不連続となるのでＤＲＡＭの高速ページモードによるメモリアクセスができない。なお、スキャンの移動速度が比較的遅い場合には、高速ページモードによるメモリアクセスを必要とはしないが、より高速でかつ高密度で記録を実行するシステムを構築しようとすると、高速ページモードによるメモリアクセスの使用が前提となる。
【００１５】
そのために、格納アドレスの並びを読み出す順に１加算されたアドレスに格納する必要があり、図２１に示すように、一旦記録されるデータの順に並べ替えて格納していた。
【００１６】
図２１は、この種の記録装置で記録される画像データを格納する他の記憶媒体のマップを説明する図である。
【００１７】
図２１に示すデータの格納で４パス印字を行う場合、従来より印字品位を向上するために同じデータを複数のパスに分けて記録する制御を用いているが、最初のパスでは「００００Ｈ」，「０００１Ｈ」，「０００２Ｈ」，「０００３Ｈ」のアドレスからデータを読み込み、記録ヘッドが１画素に相当する距離を移動する度に「０００４Ｈ」，「０００５Ｈ」，「０００６Ｈ」，「０００７Ｈ」と順に１ずつ加算したアドレスでデータをメモリから読み出すことができるが、次のパスでは「０００１Ｈ」，「０００２Ｈ」，「０００３Ｈ」，「１０００Ｈ」と離れた不連続なアドレスからデータを読み出すこととなり、途中で高速ページモード転送がとぎれる頻度が高くなる。
【００１８】
また、従来のデータ格納処理１と同じように複数のメモリバンドを管理するアドレス生成ブロックが必要となるので、より回路規模が大きくなってしまう等の問題点があった。
【００１９】
本発明は、上記の問題点を解消するためになされたもので、本発明に係る発明の目的は、入力される記録情報中の画像データの格納アドレスを記録ヘッドが印字する際に連続アドレスで読み出し可能なアドレスに変換して印字バッファへ展開することにより、連続アドレスあるいは隣接したアドレスから展開された画像データを読み出して記録ヘッドに転送させて高速印字を行える記録制御装置を提供することである。
【００２０】
【課題を解決するための手段】
本発明に係る発明は、所定の記録幅を有する記録ヘッドを走査して記録媒体に印字を行う記録装置において、画像データと制御コードを含む記録情報を受信する受信手段と、画像データを保持する印字バッファを備えるメモリ手段と、前記受信手段から前記メモリ手段へ複数の画像データのＤＭＡ転送を行い、画像データを印字バッファへ格納する展開手段と、前記印字バッファに格納されている画像データを読み出し前記記録ヘッドへ向けて転送するデータ転送手段と、前記受信手段が受信した制御コードを解析して前記展開手段に対して動作の設定を行う制御手段とを有し、前記展開手段は、前記メモリ手段へ転送する画像データを保持するデータ保持手段と、前記受信手段から入力される複数の画像データについて前記記録幅の方向に対応した画像データの数をカウントするカウント手段と、前記記録幅の方向に対応したアドレスの更新量と走査する方向に対応したアドレスの更新量とを保持する更新量レジスタと、前記複数の画像データを格納するアドレスのうちの先頭アドレスと前記データ保持手段が保持する画像データの格納アドレスとを保持するアドレス保持手段と、前記アドレス保持手段にて保持されたアドレスに従って前記データ保持手段が保持する画像データを転送する転送手段とを備え、前記展開手段は、前記画像データの入力に従って、前記格納アドレスに対して前記記録幅の方向に対応したアドレスの更新量を加算し、その加算結果を前記格納アドレスとして前記アドレス保持手段に設定するとともに、前記カウント手段が所定数カウントする毎に、前記先頭アドレスに対して前記走査する方向に対応したアドレスの更新量を加算し、その加算結果を前記先頭アドレスと前記格納アドレスとして前記アドレス保持手段に設定する。
【００３１】
【発明の実施の形態】
〔第１実施形態〕
以下、図面を参照して本発明の実施形態を説明する。
【００３２】
図１は、本発明の第１実施形態を示す記録制御装置の要部構成を説明するブロック図であり、印字データを格納する印字バッファ制御回路に対応する。
【００３３】
図において、１０１は印字バッファ制御回路、１０４はＦＩＦＯメモリで構成されるインタフェースブロック（Ｉ／Ｆブロック）で、インタフェースから受信する画像データを含むデータを受け取り、一旦データを保持し、データの処理等を行うマイクロプロセッサ１０２が一旦保持されたデータの中から制御コードを解析し（データの通路Ｇ１参照）、インタフェースＤＭＡブロック１０５を制御してデータの中から画像データのみをＤＲＡＭ１０６に割り付けられた印字バッファに転送する（データの通路Ｇ２参照）。
【００３４】
記録ヘッドの並び順と合致したＤＲＡＭ１０６上のデータはヘッドＤＭＡブロック１０８を起動することにより、四色分の記録ヘッド１０３に転送され（データの通路Ｇ５参照）、印字が可能となる。その間に、複数パスで印字する際のデータの間引き処理等は画像データ変換ブロック１０９の設定に応じて行われる。
【００３５】
各ブロックの動作を制御するのはシーケンサ１１０が行う。シーケンサ１１０には記録ヘッド１０３の移動位置を示すエンコーダ信号ＥＮ−ａとエンコーダ信号ＥＮ−ｂが入力されている。
【００３６】
ＤＲＡＭ１０６のデータ転送のルートとして、データの通路Ｇ２が有りそれぞれの調停をアービタブロック（アービタ）１１１が行っている。
【００３７】
なお、１個の記録ヘッド用の印字バッファの容量は５１２０バイトなので、第１の記録ヘッドのバッファアドレスは「００００Ｈ」〜「１３ＦＦＨ」と割り付け、第２の記録ヘッドのバッファアドレスは「１４００Ｈ」〜「２７ＦＦＨ」と割り付け、第３の記録ヘッドのバッファアドレスは「２８００Ｈ」〜「３ＢＦＦＨ」と割り付け、第４の記録ヘッドのバッファアドレスは「３Ｃ００Ｈ」〜「４ＦＦＦＨ」と割り付ける。
【００３８】
図２は、図１に示したＤＲＡＭ１０６に配置される記録データの構造を説明する図である。
【００３９】
例えば、図２に示すごとく、１個の記録ヘッド用の印字バッファの容量を「００００Ｈ」から「１３ＦＦＨ」の５１２０バイトとし、１回のスキャンで印字する横幅中のライン数を１０２４本とすると、縦４０ドット分のデータを格納するバッファ領域を確保することができ、インタフェース等から転送され書き込まれるデータは、「００００Ｈ」，「０００５Ｈ」，「０００ＡＨ」，・・・・のアドレスの順で格納され、横幅いっぱい蓄えられたら、「０００１Ｈ」，「０００６Ｈ」，「０００ＢＨ」，・・・・のアドレスの順で格納され、その後も同様に「１３ＦＦＨ」まで蓄えられる。
【００４０】
印字データの読み出しは、最初は「００００Ｈ」，「０００１Ｈ」，「０００２Ｈ」，「０００３Ｈ」の３２ドット分のデータが連続して読み出され、記録ヘッドが１画素に相当する距離を移動すると「０００５Ｈ」，「０００６Ｈ」，「０００７Ｈ」，「０００８Ｈ」の３２ドット分のデータを読み出すことになる。
【００４１】
４パス印字を行うとして、記録ヘッドが１スキャン行うと、一番上の縦８ドット横１０２４ドットの「００００Ｈ」，から「１３Ｆ６Ｈ」の５個同期アドレスに格納されたデータは全て記録を終えているので、次のインタフェースからのデータの格納が可能となる。この時データの格納アドレスは「０００５Ｈ］，「０００ＡＨ」，「０００ＦＨ」……のアドレスの順で格納される。
【００４２】
次の行の印字には、「０００１Ｈ」，「０００２Ｈ」，「０００３Ｈ」，「０００４Ｈ」からで、またその次の行は、「０００２Ｈ」，「０００３Ｈ」，「０００４Ｈ，「０００５Ｈ」から読み出すことになり、記録ヘッドへのデータ転送のアドレスは、常に１加算したアドレスで、読み出され、ＤＲＡＭの高速ページモードアクセス可能となる頻度が非常に高くなり、常に安定して高速転送が可能である。
【００４３】
次に、図３〜図８を参照して、図１の各ブロックの動作について説明する。
【００４４】
図３は、図１に示したインタフェースＤＭＡブロック１０５の内部を詳細に示すブロック図である。
【００４５】
図において、２０１は縦カウンタで、連続して転送される列画像データのドット数を転送するのに必要な転送回数を設定し、１バイトのデータが来る度にカウントするカウンタである。２０２は横カウンタで、連続して転送される横のドット数分の画像データを転送するのに必要な転送回数を設定し、縦のドット数に相当するデータを転送する度にカウントするカウンタである。
【００４６】
２０３はデータラッチで、インタフェースブロック１０４から来る画像データを一旦保持する。２０４は先頭アドレス設定レジスタで、転送されたデータをＤＲＡＭ１０６の所定のアドレスに格納するために、その最初のアドレスを指定するレジスタである。
【００４７】
２０５はアドレスセレクタ（セレクタ）で、後述するアドレスラッチタイミング信号生成回路２０７からの出力に基づいて先頭アドレス設定レジスタ２０４に設定されたアドレスとアドレス領域判断ブロック２０９の出力とのいずれかを選択して出力するセレクタである。２０６はアドレスラッチで、現在転送された画像データをＤＲＡＭ１０６に蓄えアドレスを一旦保持する。なお、アドレス領域判断ブロック２０９は、現在の格納アドレスにレジスタ２０８に設定される第１のアドレス加算値を加算した値が決められた格納領域から外れないようにするものであり、詳細については、図４を用いて後述する。
【００４８】
２０７はアドレスラッチタイミング信号生成回路で、インターフェスブロック１０４から来るデータラッチ信号ＩＦ−ＬＡＴＣＨ及び縦カウンタ２０１のカウントアップ信号よりセレクタ２０５の切替え信号とアドレスおよびデータラッチ信号を生成する。
【００４９】
２０８は第１のアドレス加算値を蓄えるレジスタで、縦に連続したデータを蓄えるときに、格納アドレスの離散値を示し、ＣＰＵ１０２により設定する。２１０はアドレスの上位を比較するアドレス比較ブロックで、現在ラッチしているアドレスと加算された次のアドレスを比較してＤＲＡＭ１０６の同ページ領域内にあるかどうかを判断して、シーケンサ１１０に伝え、同ページ領域内であれば、ＤＲＡＭ１０６の高速ページ転送モードで転送する。
【００５０】
２１１は第２のアドレス加算値を蓄えるレジスタで、横に連続したデータを蓄えるときに、格納アドレスの離散値を示し、ＣＰＵ１０２により設定する。２１２はアドレス領域判断ブロックで、現在の格納アドレスにレジスタ２１１の第２のアドレス加算値を加算した値が決められた格納領域から外れないようにするものである。２１３はデコーダで、ＣＰＵ１０２から各レジスタにデータを書き込むときに必要となる信号を発生する。
【００５１】
図４は、図３に示したアドレス領域判断ブロック２０９，２１２の構成を説明するブロック図である。
【００５２】
図において、３０１は印字バッファの先頭番地を示すレジスタで、ＣＰＵ１０２により書き替え可能である。３０２は印字バッファの終了番地を示すレジスタで、ＣＰＵ１０２により書き替え可能である。３０３は減算器で、終了番地レジスタ３０２の内容から現在のアドレスに加算値を足して得られる次のアドレスを引いた値がプラスになった場合（次のアドレスが最終番地を超えなかった場合）、Ｂｏｒｒｏｗが発生しないので、セレクタ３０５は次のアドレスを選択する。
【００５３】
次に、終了番地レジスタ３０２の内容から現在のアドレスに加算値を足して得られる次のアドレスを引いた値が、マイナスになった場合（次のアドレスが最終番地を超えた場合）、減算器３０４は、先頭番地レジスタ３０１の値から先ほどのマイナスの値を引いた（すなわち、超えた量を足した）値を出力し、Ｂｏｒｒｏｗが発生しているので、セレクタ３０５はこの値を次のアドレスとして選択する。
【００５４】
図３に示す横カウンタ２０２のカウントアップでＤＭＡ転送回数が終了したことを示す信号ＩＦ−ＤＭＡ−ＥＮＤ及び信号ＩＦ−ＩＲＱが発生し、シーケンサ１１０及びＣＰＵ１０２が終了を知る。このブロックで、縦３２ビット横１０２４ビット分の帯状の画像データが順次インタフェースから転送されてくる場合に、図２に示したデータの配置を行うには、先頭アドレス設定レジスタ２０４の転送アドレスの初期値は「００００Ｈ」を設定し、第１のアドレス加算値（縦方向での加算値）を蓄えるレジスタ２０８には「１」を、第２のアドレス加算値（横方向での加算値）を蓄えるレジスタ２１１には「０００５Ｈ」を設定し、縦カウンタ２０１には「４」（縦３２ビットを８ビット幅のインタフェースで転送するには４回必要）を設定し、横カウンタ２０２には「１０２４」を設定することで、インタフェースが１バイト受ける毎にＤＲＡＭアドレスが更新されＤＲＡＭ１０６に書込まれる。
【００５５】
このようにして１０２４回データの転送が終了すると割り込みが発生するので、ＣＰＵ１０２は次のインタフェースから来るデータの解析を始める。そして、引き続き画像データが転送される場合には、先頭アドレス設定レジスタ２０２を「０００５Ｈ」に変更し、他のレジスタはそのままで、再びＤＭＡ転送を開始する。これを順次繰り返すことで、ＤＲＡＭ１０６上に記録データが図２に示すように格納される。
【００５６】
図５は、図１に示したヘッドＤＭＡブロック１０８の内部を詳細に示すブロック図である。
【００５７】
図において、ヘッドＤＭＡブロック１０８は、第１から第４の記録ヘッドにデータを転送するために各ヘッド毎の画像データを蓄えた領域の先頭番地を示す第１から第４の転送アドレス指定ブロック４０１，４０２，４０３，４０４と、ヘッド毎の転送タイミング（ＨＥＡＤ信号線）に合わせて切り替わる書込用のセレクタ４０５と読み出し用のセレクタ４０６と、現在の転送アドレスを保持するアドレスラッチ４０８等を備える。
【００５８】
４０７はセレクタで、次のアドレスとして、アドレス加算値１を保持するレジスタ４０９の設定値と、アドレスラッチ４０８が保持している現在の転送アドレスとを加算した値を用いるか、転送アドレスを切り替えラスタ毎の先頭アドレスをラッチするかを選択する。
【００５９】
４１０はレジスタで、レジスタ２１１のアドレス加算値を保持し、各ヘッド毎のラスタ毎の先頭番地の間隔を設定するレジスタとして機能し、各ヘッドの１ラスタの先頭番地をアドレスラッチ４０８に転送を終えると加算した値が次のラスタの先頭番地として、現在選択されているヘッド用の転送アドレスに書き込まれる。
【００６０】
４１１はアドレスの比較回路で、今の転送アドレスと次の転送アドレスとがＤＲＡＭ１０６の同一ページ内にあるかを判定する回路として機能し、この出力信号に基づいてＤＲＡＭ１０６の高速ページモードアクセスかそうでないかを判断し、高速ページモードアクセスと通常のメモリアクセスとをアービタブロック１１１が切り替える。
【００６１】
４１２はデコーダで、バスＣＰＵ−ＢＵＳを解析して各レジスタへのデータ書き込み用信号を発生する。４１３はセレクタで、デコーダ４１２の指示により、第１から第４の転送アドレスへの書き込みデータ線の切り替えを行う。
【００６２】
４１４はアドレス領域判断ブロックで、次のアドレスとしてアドレス加算値を保持するレジスタ４０９の設定値と、アドレスラッチ４０８が保持している現在の転送アドレスとを加算した値が各記録ヘッド毎に割り当てた印字バッファ内に収まるように判断するブロックである。
【００６３】
４１５はアドレス領域判断ブロックで、各ヘッド毎のラスタ毎の先頭番地を蓄えている第１から第４の転送アドレスの値に、レジスタ４１０が保持しているアドレス加算値を加算した値が各記録ヘッド毎に割り当てた印字バッファ内に収まるように判断するブロックである。
【００６４】
図６は、図５に示したヘッドＤＭＡブロック１０８内のアドレス領域判断ブロック４１４，４１５の詳細を説明するブロック図である。
【００６５】
図において、５０１は第１の記録ヘッドに割り付けた印字バッファの先頭番地を示すレジスタで、ＣＰＵ１０２により書き替え可能である。５０２は第２の記録ヘッドに割り付けた印字バッファの先頭番地を示すレジスタで、ＣＰＵ１０２により書き替え可能である。５０３は第３の記録ヘッドに割り付けた印字バッファの先頭番地を示すレジスタで、ＣＰＵ１０２により書き替え可能である。５０４は第４の記録ヘッドに割り付けた印字バッファの先頭番地を示すレジスタで、ＣＰＵ１０２により書き替え可能である。
【００６６】
５０５は第１の記録ヘッドに割り付けた印字バッファの最終番地を示すレジスタで、ＣＰＵ１０２により書き替え可能である。５０６は第２の記録ヘッドに割り付けた印字バッファの最終番地を示すレジスタで、ＣＰＵ１０２により書き替え可能である。５０７は第３の記録ヘッドに割り付けた印字バッファの最終番地を示すレジスタで、ＣＰＵ１０２により書き替え可能である。５０８は第４の記録ヘッドに割り付けた印字バッファの最終番地を示すレジスタで、ＣＰＵ１０２により書き替え可能である。
【００６７】
５０９はセレクタで、現在の色信号ＨＥＡＤにより印字バッファとして機能するレジスタ５０１〜５０４の先頭番地の内の１つを選択する。５１０はセレクタで、現在の色信号ＨＥＡＤにより印字バッファとして機能するレジスタ５０５〜５０８の最終番地の内の１つを選択する。
【００６８】
５１１は減算器で、セレクタ５１０により選択された終了番地から、現在のアドレスに加算値を足した次のアドレスを引いた値がプラスになった（次のアドレスが最終番地を超えなかった場合）、Ｂｏｒｒｏｗが発生しないので、セレクタ５１２は現在のアドレスに加算値を足した次のアドレスを選択し出力する。
【００６９】
一方、セレクタ５１０により選択された終了番地から、現在のアドレスに加算値を足した次のアドレスを引いた値がマイナスになった場合（次のアドレスが最終番地を超えた場合）、減算器５１３は、セレクタ５０９により選択された先頭番地から、先ほどの減算器５１１が出力するマイナスの値を引いた値（すなわち超えた量を足した値）を出力し、Ｂｏｒｒｏｗが発生しているので、セレクタ５１２はこの値を次のアドレスとして選択し出力する。
【００７０】
以下、図７を参照して、画像データ変換ブロック１０９の構成および動作について説明する。
【００７１】
図７は、図１に示した画像データ変換ブロック１０９の構成を説明する詳細ブロック図である。なお、画像データ変換ブロック１０９は複数パスで印字をする際に、例えば２パスの場合には同じ位置を２度記録ヘッドが通るので、記録データを間引かなければ２倍の記録を行ってしまう。このため５０％の画像データをマスクする必要がある。
【００７２】
図において、６０１はマスク用データを蓄えるメモリ（マスクデータ格納メモリ）で、各ヘッド毎に４バイトずつ記録データが信号線ＩＮ−ＤＡＴＡから入力され、マスク用データ（マスクパターン）を蓄えるメモリ６０１の出力と記録データとがＡＮＤゲート６０２によりアンドされ、そのアンド出力がデータ線ＯＵＴ−ＤＡＴＡから出力される。なお、マスクデータは、ＣＰＵ１０２により書き替えが可能であり、セレクタ６０３はＣＰＵ１０２からの書き替えの時メモリ６０１のアドレスバスにＣＰＵ１０２のアドレスバスを接続する。
【００７３】
マスクデータは、各記録ヘッド毎に１バイトのデータを転送する度に変更するので、ヘッド毎の読み出しアドレスを記憶した、第１スタートアドレス（第１転送アドレス）レジスタ６０４，第２スタートアドレス（第２転送アドレス）レジスタ６０５，第３スタートアドレス（第３転送アドレス）レジスタ６０６，第４スタートアドレス（第４転送アドレス）レジスタ６０７が用意され、信号線ＨＥＡＤによりセレクタ６０８が切り替える。
【００７４】
６０９は加算器で、１バイト毎に各アドレスレジスタ６０４〜６０７を更新するために、読み出しセレクタ６０８の出力とレジスタ６１０のアドレス加算値とを加算して、その結果をアドレス領域判断ブロック６１１に出力する。
【００７５】
アドレス領域判断ブロック６１１から出力されたアドレスは、セレクタ６１２を介して、第１スタートアドレスレジスタ６０４から第４スタートアドレスレジスタ６０７のデータ線に接続し、セレクタ６１３がラッチタイミング信号ＡＤＲ−ＬＴのタイミングで、ヘッド選択信号線ＨＥＡＤにより選択されたレジスタに対して書き込む。
【００７６】
第１スタートアドレスレジスタ６０４から第４スタートアドレスレジスタ６０７の初期アドレスはＣＰＵ１０２により書き替え可能であり、デコーダ６１４により割り当てられたレジスタに対しＣＰＵ１０２のデータバスを接続して書き込む。このようにしてマスクデータ格納メモリ６０１のアドレスが次々と更新されて行く。
【００７７】
図８は、図７に示した画像データ変換ブロック１０９のアドレス領域判断ブロック６１１の詳細構成を説明するブロック図である。
【００７８】
図において、７０１は印字バッファの先頭番地を示すレジスタで、ＣＰＵ１０２により書き替え可能に構成されている。７０２は印字バッファの最終番地を示すレジスタで、ＣＰＵ１０２により書き換え可能である。７０３は減算器で、レジスタ７０２の内容から現在のアドレスに加算値を足して得られる次のアドレスを引いた値が、プラスになった場合（次のアドレスが最終番地を超えなかった場合）、Ｂｏｒｒｏｗが発生しないので、セレクタ７０４は次のアドレスを選択する。次に、レジスタ７０２の内容から現在のアドレスに加算値を足して得られる次のアドレスを引いた値が、マイナスになった場合（次のアドレスが最終番地を超えた場合）減算器７０５は、先頭番地レジスタ７０１の値から先ほどのマイナスの値を引いた（すなわち、超えた量を足した）値を出力し、Ｂｏｒｒｏｗが発生しているので、セレクタ７０４はこの値を次のアドレスとして選択する。
【００７９】
図９〜図１１は、図１に示したシーケンサ１１０の信号線と各ブロックの動作を説明するタイミングチャートで、図１〜図５と同一のものには同一の符号を付してある。
【００８０】
図９は、図１に示したインタフェースＤＭＡブロック１０５の動作を説明するためのタイミングチャートであり、図３と同一のものには同一の符号を付してある。
【００８１】
この図に示すように、１バイトのデータを受け取る度に１パルス発生するＩＦ−ＬＡＴＣＨ信号比より、先ず、現在の先頭アドレス設定レジスタ２０４の内容「００００Ｈ」がセレクタ２０５を介して、アドレスラッチ２０６に「００００Ｈ」とラッチされると、同時に、縦カウンタ２０１の内容は、「１」減算された「２」となる。そして、次の１バイトが受信されると、現在のアドレスを蓄えているアドレスラッチ２０６の内容「００００Ｈ」にレジスタ２０８に設定される第１のアドレス加算値の内容「１」を加算した値がセレクタ２０５を介してアドレスラッチ２０６に「０００１Ｈ」がラッチされ、縦カウンタ２０１は「１」となる。
【００８２】
続いて、データが４バイト転送されると、縦カウンタ２０１は「０」から「３」に戻り、横カウンタ２０２が「１」減算され「１０２２」となり、先頭アドレス設定レジスタ２０４の値は、初期値「００００Ｈ」にレジスタ２１１に設定される第２のアドレス加算値「０００５Ｈ」を加算した値「０００ＡＨ」が書き戻される。
【００８３】
このようにして縦カウンタ２０１と横カウンタ２０２による縦のカウントダウンと横のカウントダウンが進み、ともに「０」から元の設定値に戻るだけデータを受信すると、信号線ＩＦ−ＩＲＱの状態が変化し、ＣＰＵ１０２に対し縦３２ドット×横１０２４ドットのデータを受信し終えたことを伝える。
【００８４】
図１０は、図１に示したヘッドＤＭＡブロック１０８（図５）の動作を説明するためのタイミングチャートであり、図６と同一のものには同一の符号を付してあり、第１から第４の記録ヘッドに各々４バイトずつデータを転送する場合に対応する。
【００８５】
この図に示すように、先ず、信号ＨＥＡＤが「０」の時で、かつ、４バイト単位の転送タイミングである信号ＨＥＡＤ−ＬＴ１の先頭の１パルス目のタイミングの時に、信号線ＨＥＡＤ−ＳＥＬが「ＬＯＷ」状態であると、第１転送アドレス４０１の設定値（例では「００００Ｈ」）がアドレスラッチ４０８にラッチされ、その後の３パルスのタイミングでは、信号ＨＥＡＤ−ＳＥＬは「ＨＩ」状態で、レジスタ４０９の第１アドレス加算値の設定値、例えば「１」ずつ加算されたアドレスが、アドレスラッチ４０８にラッチされる。
【００８６】
その後、信号ＨＥＡＤ−ＬＴ２が１パルス発生し、第１転送アドレスの内容が第２のアドレス加算値の値、例えば「５」加算されると、同時に信号ＨＥＡＤが「１」に切り替わり、第２記録ヘッドにデータ転送するための動作が始まる。
【００８７】
図１１は、図１に示した画像データ変換ブロック１０９の動作を説明するためのタイミングチャートであり、図７と同一のものには同一の符号を付してある。
【００８８】
この図に示すように、ヘッドＤＭＡブロック１０８と同じ第１から第４の記録ヘッドを選択する信号線ＨＥＡＤと画像データにマスクをかけるデータを蓄えたマスクメモリ５０１のアドレス信号を発生するために１個の記録ヘッドにつき４バイトのアドレスを発生するために信号線ＡＤＲＳ−ＬＴが１記録ヘッドにつき４パルス発生する。このようにして、１パルス毎に図６に示す各レジスタ５０３〜５０４はレジスタ４０９に設定される加算値の値ずつ増えて書き換わる。
【００８９】
〔第２実施形態〕
図１２は、本発明の第２実施形態を示す記録制御装置の要部構成を説明するブロック図であり、図１と同一のものには同一の符号を付してある。
【００９０】
図１２において、インタフェースＤＭＡブロック１０５の設定で、図３中の先頭アドレス２０４を「００００Ｈ」にし、縦カウンタ２０１を「１」に設定し、横カウンタ２０２を「１２８」に設定し、データ受信を行いＤＲＡＭ１０６上に図１３に示す配列でデータを蓄える。１０７は変換回路ブロック（ＨＶＤＭＡブロック）で、画像データのＨ／Ｖ変換とＤＭＡとを処理する。
【００９１】
図１３は、図１２に示したＤＲＡＭ１０６に配置される記録データの構造を説明する図である。
【００９２】
図１３において、インタフェースから入力される縦１ドット×横１０２４ドットで来るデータをこのようなデータ配置を行い、後述するＨＶ変換を実行すると、図２と同じ配列となるので、第１実施形態で詳述したように、記録ヘッドのデータ転送が行える。
【００９３】
図１４は、図１２に示した変換回路ブロック１０７の内部の詳細構成を説明するブロック図である。
【００９４】
この図に示すように、図１２において、変換回路ブロック１０７は、ＤＲＡＭ１０６に蓄えられた図１３に示したラスタ順次のデータを一旦縦方向の８バイト分を読み出し、ＨＶ変換レジスタ群９０１に書き込む。ＨＶ変換レジスタ群９０１は、１バイト書き込む毎に切り替わる書き込みセレクタ９０２と、１バイト読み出す度に、切り替わる読み出しセレクタ９０３とで、ＤＲＡＭ１０６のデータバスに接続される。セレクタ９０２，９０３の切り替え信号を発生する手段として、３ビットのカウンタ９１３があり、１バイトの転送の度にカウントアップする。このＨＶ変換レジスタ群９０１を用いて、書き込まれたデータを９０°時計方向に回転して読み出すことができ、ＤＲＡＭ１０６から読み出した８バイトのアドレスと同じアドレスに書き戻すことで８×８ドット分のＨＶ変換ができる。
【００９５】
この８×８ドットのサイズを１個ＨＶ変換の単位とすると、１スキャンの横幅中の１０２４ドットのデータは、１２８ブロックＨＶ変換すればいいので、ＨＶ変換回数を設定するブロック９０４には「１２８」を設定する。次に、転送アドレスの先頭番地（図１３の例では、「００００Ｈ」）を転送アドレスブロック９０５に設定し、アドレス加算値を保持するレジスタ９０６には「０００５Ｈ」を設定すると、「００００Ｈ」，「０００５Ｈ」，……，「００１ＥＨ」，「００２３Ｈ」の順に縦方向の８バイト分のアドレスがアドレスラッチ９０７に順次保持され、その番地のデータがＤＲＡＭデータバスに出力されるたびに、ＨＶ変換レジスタ群９０１がデータを取り込む。
【００９６】
そして、ＨＶ変換後のデータをＤＲＡＭ１０６に書き出す場合も同様にして、先ず、転送アドレスブロック９０５からアドレスが出力されアドレスラッチ９０７に保持される。アドレスラッチ９０７のラッチタイミングとカウンタ９１３のカウントアップタイミング（すなわち、１バイトのデータ読み出し及び書き込みタイミング）は、ＨＶ−ＬＴ信号線で、シーケンサ１１０から供給される。
【００９７】
１単位８バイト分のＨＶ変換中は加算後のアドレスデータと転送アドレスレジスタの値とを切り替えるセレクタ９０８は常に加算後のアドレス値側が選択されている。その後はレジスタ９０６に設定される加算値に基づいてＨＶ変換レジスタ群９０１に書き込むときと同じアドレスが発生し、ＨＶ変換レジスタ群９０１から読み出したデータがメモリに書き戻される。
【００９８】
これで、１単位のＨＶ変換が終了し、次の横のブロックのアドレスを出力するにはレジスタ９０９上の加算値の設定が「００２８Ｈ」であれば、次のＨＶ変換ブロックの先頭アドレスとして「００２８Ｈ」が転送アドレスブロック９０５に保持され、その後はＨＶ変換が実行される。
【００９９】
そして、ＨＶ変換ブロックの個数が設定値である１２８個を終了すると、ＨＶＤＭＡ終了割込みが発生し、ＣＰＵ１０２に縦８ドット横１０２４ドットのＨＶ変換が終了したことを伝える。アドレスラッチ９０７の入力側には次のアドレスが待機しているので、アドレスラッチの入力と出力のデータの上位ビットを比較する比較回路９１０の出力はＤＲＡＭ１０６の高速ページモードアクセスかそうでないかを判断し高速ページモードアクセスと通常のメモリアクセスとを切り替える制御をアービタブロック１１１が行う。
【０１００】
また、アドレス演算の際にメモリのデータ格納領域を越えた場合アドレスを元に戻すために、アドレス領域判断ブロック９１１とアドレス領域判断ブロック９１２とが演算ブロックの後に挿入されている。ＣＰＵ１０２は割込み信号を受けて、次のエリアのＨＶ変換を実行するためにはセレクタ９０２の転送アドレスの初期値を「０００１Ｈ」とし、以下他の設定は同様とすることで、図１３に配置された画像データは、ＨＶ変換後、図２に示すものと同様となる。
【０１０１】
このように図１２において、インタフェースブロック１０４から受信する画像データを含むデータを受け取り、一旦データを保持し、データの処理等を行うＣＰＵ１０２が一旦保持されたデータの中から制御コードを解析し（データの通路Ｇ１参照）、インタフェースＤＭＡブロック１０５を制御してデータの中から画像データのみをＤＲＡＭ１０６に割り付けられた印字バッファに転送（データの通路Ｇ２参照）し、ＤＲＡＭ１０６の印字バッファ上のデータをＨＶＤＭＡブロック１０７で読み取り（データの通路Ｇ４参照）、データ変換後、再び印字バッファに書き戻す（データの通路Ｇ５参照）。
【０１０２】
図１５は、図１２に示したＨＶ変換ＤＭＡブロック１０７の動作を説明するタイミングチャートで、図１４と同一のものには同一の符号を付してある。
【０１０３】
この図に示すように、変換回路を書き込む（例では１２８）と同時に信号ＨＶ−ＬＴが８パルス単位で発生し、８パルスの内最初の１パルス目のタイミングで、信号ＨＶ−ＬＴ−ＳＥＬが「Ｌｏｗ」なることで、転送アドレスブロック９０５の設定値（最初の設定値は「０」）がアドレスラッチ９０７にラッチされ、後の７パルスのタイミングでは、信号ＨＶ−ＬＴ−ＳＥＬが「Ｈｉ」で１パルス毎にレジスタ９０６の第１のアドレス加算値の設定値（例では「５」）ずつ加算されたアドレスがアドレスラッチ９０７にラッチされる。
【０１０４】
次の８パルスの先頭の１パルス目のタイミングで、再び信号ＨＶ−ＬＴ−ＳＥＬを「Ｌｏｗ」にすると、先ほどの８パルスの先頭のタイミングでラッチしたアドレスと同じ値（例では「０」）がラッチされる。そして、合計１６パルスが終わったタイミングで、信号線ＨＶ−Ｂ−ＬＴに１パルス発生し、このタイミングで、転送アドレスブロック９０５には第２のアドレス加算値（レジスタ９０９に設定される）の設定値（例では「２８Ｈ」）分加算された値がラッチされ、これと同時にＨＶ変換回数ブロック９０４の内部にあるカウンタは「１」減算され、「１２７」となる。
【０１０５】
この一連の動作が転送回数分実行されたタイミングで、転送回数カウンタは「０」となり信号ＨＶ−ＩＲＱが発生する。
【０１０６】
ここまでの制御で、印字バッファ上には図２と同じ構造のデータ配置が完成するので、以下ヘッドＤＭＡのブロック１０８と、画像データ変換ブロック１０９の設定及び動作は第１実施形態と同様にすれば、記録ヘッドに対してデータを転送することができる。
【０１０７】
〔第３実施形態〕
図１６，図１７は、本発明の第３実施形態を示す記録制御装置に配置される記録データの配置状態を示す図である。
【０１０８】
上記第２実施形態では、インタフェースＤＭＡブロック１０５及びＨＶ変換ＤＭＡブロック１０７の横方向のドット数を「１０２４（この装置が記録可能な横幅の最大値）」と規定してＤＭＡ転送回数を設定していたが、インタフェースから来る制御コードの中には横幅のドット数を示す数値があるので、その数値を用いて印字バッファを構成した場合、すなわち、具体的な数値をあげて一例を示すならば、横幅のドット数を「５１２」とした場合、同じ容量だけ印字バッファを確保した場合のデータ配置図１６に示すようになり、この配置を実現するためには、（Ａ）縦８ドットデータが来る（ＨＶ変換を必要としない）場合は、インタフェースブロック１０５の縦カウンタ２０１にＤＭＡ転送回数として「５１２」に設定する。次に、インタフェースブロックのデータラッチ２０３に対して第１アドレス加算値として「０ＡＨ」に設定する。
【０１０９】
次に、ヘッドＤＭＡブロック１０８のレジスタ４１０にアドレス加算値として「０ＡＨ」を設定する。すなわち、インタフェースブロックのＤＭＡ転送回数は横幅のドット数であり、インタフェースＤＭＡブロック１０５のレジスタ２０８に設定される第１アドレス加算値とヘッドＤＭＡブロック１０８のレジスタ４１０に設定される第２アドレス加算値は同じであり、以下の式で導き出せる。
【０１１０】
１個の記録ヘッドに割り当てた印字バッファの要量をＡとし、横幅のドット数をＢとすれば、アドレス加算値Ｘは、Ａ÷Ｂ＝５１２０÷５１２＝１０＝（０ＡＨ）で導き出せる。
【０１１１】
一方、縦１ドットデータ（図１７参照）で来る（ＨＶ変換を必要とする）場合は、インタフェースブロック１０５の縦カウンタ２０１にＤＭＡ転送回数として「６４」に設定する。次に、インタフェースブロックレジスタ２０８に第１アドレス加算値として「５０Ｈ」に設定する。次に、ＨＶ変換ＤＭＡブロック１０７のＨＶ変換回数ブロック９０４を「６４」に設定する。次に、ＨＶ変換ＤＭＡブロック１０７のレジスタ９０６に第１アドレス加算値として「０ＡＨ」に設定する。次に、ＨＶ変換ＤＭＡブロック１０７のレジスタ９０９に第２アドレス加算値として「５０Ｈ」に設定する。次に、ヘッドＤＭＡブロック１０８のレジスタ４１０に第２アドレス加算値として「０ＡＨ」に設定する。
【０１１２】
すなわち、インタフェースＤＭＡブロック１０５のＤＭＡ転送回数は、ＨＶ変換ＤＭＡブロック１０７のＨＶ変換回数ブロック９０４と同じで、横幅のドット数÷８で導き出され、ＨＶ変換ＤＭＡブロック１０７のレジスタ９０６のアドレス加算値とヘッドＤＭＡブロック１０８のレジスタ４１０のアドレス加算値は同じで、１個の記録ヘッドに割り当てた印字バッファの容量をＡとし、横幅のドット数をＢとすれば、アドレス加算値Ｘは、Ａ÷Ｂ＝５１２０÷５１２＝１０＝（０ＡＨ）で導き出せ、インタフェースＤＭＡブロック１０５のレジスタ２０８の第１アドレス加算値とＨＶ変換ＤＭＡブロック１０７のレジスタ９０９に設定される第２アドレス加算値４１０は同じで、アドレス加算値Ｙは、Ｘ×８＝１０×８＝８０＝（５０Ｈ）で導き出せる。
【０１１３】
〔第４実施形態〕
上記実施形態ではインタフェースから来るデータの形態が、縦８ドット×横幅に相当するドット数の場合および縦１ドット×横幅に相当するドット数に対応が可能だが、任意の縦ドット数で来るデータ形態に対しては以下に説明する変更が必要となる。以下、その実施形態について説明する。
【０１１４】
上記第２実施形態の説明で、図１２に示したインタフェースＤＭＡブロック１０５の設定値の内、縦カウンタ２０１を「１」にし、横カウンタ２０２を「１２８」にし、レジスタ２０８の第１のアドレス加算値を「１」にし、レジスタ２１１の第２のアドレス加算値を「２８Ｈ」としていたが、縦カウンタ２０１を「１２８」にし、横カウンタ２０２を「１」にし、第１のアドレス加算値を保持するレジスタ２０８を「２８Ｈ」にし、第２のアドレス加算値を保持するレジスタ２１１の値を「１」としても印字バッファ上には同様に格納することが可能となるので、例えば縦４ドット×横１０２４ドットの場合、上記の例で、横のカウンタを「４」にすれば、図１２のデータ配置で格納することが可能となる。
【０１１５】
図１８は、本発明の記録制御装置を適用した記録装置を示す図であり、上記各実施形態で説明が成された記録制御構成としての印字バッファ制御回路１０１を備えた記録装置に対応する。
【０１１６】
この記録装置にはさらに、キャリッジＨＣ上にインクタンク部７０と記録ヘッド部６０とが着脱可能な記録ヘッドカートリッジ、このキャリッジや被記録媒体８０を搬送するための搬送ローラ等を駆動する駆動源としてのモータ８１、駆動源からの動力をキャリッジに伝えるためのキャリッジ軸８５等を有している。
【０１１７】
記録ヘッドとしては、液路中のインクに熱を与えることで気泡を発生させて吐出口からインクを吐出するバブルジェット方式の記録ヘッドであっても、ピエゾ素子を駆動することでインクを吐出する方式のヘッドであってもよい。
【０１１８】
【発明の効果】
以上説明したように、記録ヘッドの印字に伴って読み出すべき最適なアドレス状態で連続した縦ｍドット×横ｎドット分の画像データを印字バッファに展開でき、展開されたデータをＤＲＡＭ等でも高速に読み出して効率よく記録ヘッドに転送させて高速印字が行えるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す記録制御装置の要部構成を説明するブロック図である。
【図２】図１に示したＤＲＡＭに配置される記録データの構造を説明する図である。
【図３】図１に示したインタフェースＤＭＡブロックの内部を詳細に示すブロック図である。
【図４】図３に示したアドレス領域判断ブロックの構成を説明するブロック図である。
【図５】図１に示したヘッドＤＭＡブロックの内部を詳細に示すブロック図である。
【図６】図５に示したヘッドＤＭＡブロック内のアドレス領域判断ブロックの詳細を説明するブロック図である。
【図７】図１に示した画像データ変換回路の構成を説明する詳細ブロック図である。
【図８】図７に示した画像データ変換ブロックのアドレス領域判断ブロックの詳細構成を説明するブロック図である。
【図９】図１に示したインタフェースＤＭＡの動作を説明するためのタイミングチャートである。
【図１０】図１に示したヘッドＤＭＡブロックの動作を説明するためのタイミングチャートである。
【図１１】図１に示した画像データ変換ブロックの動作を説明するためのタイミングチャートである。
【図１２】本発明の第２実施形態を示す記録制御装置の要部構成を説明するブロック図である。
【図１３】図１２に示したＤＲＡＭに配置される記録データの構造を説明する図である。
【図１４】図１に示したＨＶＤＭＡブロックの内部の詳細構成を説明するブロック図である。
【図１５】図１２に示したＨＶ変換ＤＭＡブロックの動作を説明するタイミングチャートである。
【図１６】本発明の第３実施形態を示す記録制御装置に配置される記録データの配置状態を示す図である。
【図１７】本発明の第３実施形態を示す記録制御装置に配置される記録データの配置状態を示す図である。
【図１８】本発明の記録制御装置を適用した記録装置を示す図である。
【図１９】この種の記録装置の記録ヘッドの記録動作を説明する模式図である。
【図２０】この種の記録装置で記録される画像データを格納する記憶媒体のマップを説明する図である。
【図２１】この種の記録装置で記録される画像データを格納する他の記憶媒体のマップを説明する図である。
【符号の説明】
１０１  印字バッファ制御回路
１０２  ＣＰＵ
１０３  記録ヘッド
１０４  Ｉ／Ｆブロック
１０５  Ｉ／ＦＤＭＡブロック
１０６  ＤＲＡＭ
１０７  変換回路ブロック
１０８  ヘッドＤＭＡブロック
１０９  画像データ変換ブロック
１１０  シーケンサ
１１１  アービタブロック
【図１】
0004323622.tif 000002
【図２】
0004323622.tif 000003
【図３】
0004323622.tif 000004
【図４】
0004323622.tif 000005
【図５】
0004323622.tif 000006
【図６】
0004323622.tif 000007
【図７】
0004323622.tif 000008
【図８】
0004323622.tif 000009
【図９】
0004323622.tif 000010
【図１０】
0004323622.tif 000011
【図１１】
0004323622.tif 000012
【図１２】
0004323622.tif 000013
【図１３】
0004323622.tif 000014
【図１４】
0004323622.tif 000015
【図１５】
0004323622.tif 000016
【図１６】
0004323622.tif 000017
【図１７】
0004323622.tif 000018
【図１８】
0004323622.tif 000019
【図１９】
0004323622.tif 000020
【図２０】
0004323622.tif 000021
【図２１】
0004323622.tif 000022