(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
少なくとも１つの入／出力パッドと、
前記メモリセルアレイに電気的に連結され、かつ、複数のグループに分けられた複数の入／出力ライン対と、
外部クロック信号を受けて、該外部クロック信号と同じ周期で、かつ、互いに異なる位相の第１及び第２内部クロック信号を発生する内部クロック発生手段と、
ウェーハテスト動作モードの間に、少なくとも２つの選択されたグループの入／出力ライン対を通して前記メモリセルから複数のセルデータを同時に読出する読出手段と、
前記読出手段と前記入／出力パッドの間に連結され、前記ウェーハテスト動作モードの間に、前記読出手段から前記２つの選択されたグループに対応するセルデータを受けて前記外部クロック信号の１サイクルの間に前記第１及び第２内部クロック信号に応じて２つのテストデータ信号を順に前記入／出力パッドに出力するパラレルテスト回路とを含み、正常的な読み出し動作の間に、前記読出手段の出力は、前記第１内部クロック信号に応じて、前記入／出力パッドに伝達されることを特徴とする半導体メモリ装置。
【請求項２】
前記第１内部クロック信号は、前記外部クロック信号の上昇エッジに同期され、前記第２内部クロック信号は、前記外部クロック信号の下降エッジに同期されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記パラレルテスト回路は、
前記ウェーハテスト動作モードの間に前記第１内部クロック信号に応じて、前記選択されたグループのうち、１つに対応するセルデータが同一のロジック状態にあるかどうかを検出し、前記検出結果として前記テストデータ信号のうち、１つを発生する第１検出手段と、
前記ウェーハテスト動作モードの間に前記第１内部クロック信号に応じて前記選択されたグループのうち、他の１つに対応するセルデータが同一のロジック状態にあるかどうかを検出し、前記検出結果として前記テストデータ信号のうち、他の１つを発生する第２検出手段と、
前記外部クロック信号のサイクルの第１半周期の間に前記第１内部クロック信号に応じて前記第１検出手段からの前記テストデータ信号を前記入／出力パッドに出力する第１出力手段と、
前記外部クロック信号のサイクルの第２半周期の間に前記第２内部クロック信号に応じて前記第２検出手段からの前記テストデータ信号を前記入／出力パッドに出力する第２出力手段とを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第１及び第２検出手段各々は、Ｎ個の入力及び１つの出力を有するＮ−ビット比較器を含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記第１検出手段と前記第１出力手段との間に連結された第１ラッチ回路と、前記第２検出手段と前記第２出力手段との間に連結された第２ラッチ回路を付加的に含み、前記第１及び第２ラッチ回路は、前記第１内部クロック信号に同時に同期されることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
モードレジスタセット回路を付加的に含み、前記読出手段は、正常動作モードの間に前記モードレジスタセットの制御によって前記第１出力手段を通して前記入／出力パッドに連結されることを特徴とする請求項１、又は請求項３に記載の半導体メモリ装置。
【請求項７】
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイに電気的に連結され、かつ、複数のグループに分けられた複数の入／出力ライン対と、
外部クロック信号を受けて、該外部クロック信号の上昇エッジに同期される第１内部クロック信号と、前記外部クロック信号の下降エッジに同期される第２内部クロック信号とを発生する内部クロック発生手段と、
ウェーハテスト動作モードの間に、少なくとも２つの選択されたグループの入／出力ライン対を通して前記メモリセルから複数のセルデータを同時に読出する読出手段と、
前記ウェーハテスト動作モードの間に前記第１内部クロック信号に応じて、少なくとも２つの選択されたグループのうち、１つに対応するセルデータが同一のロジック状態にあるかどうかを検出し、前記検出結果として第１テストデータ信号を発生する第１検出手段と、
前記外部クロック信号のサイクルの第１半周期の間に前記第１内部クロック信号に応じて前記第１検出手段からの前記第１テストデータ信号を前記入／出力パッドに出力する第１出力手段と、
前記ウェーハテスト動作モードの間に前記第１内部クロック信号に応じて前記選択されたグループのうち、他の１つに対応するセルデータが同一のロジック状態にあるかどうかを検出し、前記検出結果として第２テストデータ信号を発生する第２検出手段と、
前記外部クロック信号のサイクルの第２半周期の間に前記第２内部クロック信号に応じて前記第２検出手段からの前記テストデータ信号を前記入／出力パッドに出力する第２出力手段とを含み、
正常的な読み出し動作の間に、前記読出手段の出力は、前記第１内部クロック信号に応じて、前記入／出力パッドに伝達されることを特徴とする半導体メモリ装置。
【請求項８】
前記第１及び第２検出手段各々は、Ｎ個の入力及び１つの出力を有するＮ−ビット比較器を含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記第１検出手段と前記第１出力手段との間に連結された第１ラッチ回路と、前記第２検出手段と前記第２出力手段との間に連結された第２ラッチ回路とを付加的に含み、前記第１及び第２ラッチ回路は、前記第１内部クロック信号に同時に同期されることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
モードレジスタセット回路を付加的に含み、前記読出手段は、正常動作モードの間に前記モードレジスタセットの制御によって前記第１出力手段を通して前記入／出力パッドに連結されることを特徴とする請求項７に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するものであり、より詳しくは、テスト時間を短縮させることができるパラレルテスト（parallel test）回路を備えた半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
現在の半導体メモリ装置において、大容量／超高速化傾向が促進されている。特に、現在の半導体メモリ装置の一番大きな特徴は、集積度を高める半導体技術の開発によって大容量化が非常に急速に進行されていることである。集積度が高められることによる一番大きな問題は、テストに関連した費用の増加である。テスト費用の増加に関連した要因のうち、１つはテスト時間を短縮するために、最近のダイナミックランダムアクセスメモリ（ＤＲＡＭｓ）は、複数のビットに対してパラレルテストを行うパラレルビットテストスキム（paralled bit test scheme）を有することである。
【０００３】
このパラレルビットテストスキムは、メモリ機能をテストするため１回に１つのビットを書き込み／読出する動作を行う代わりに１ビット構造を有するＤＲＡＭの複数のビットをアクセスすることである。又は前記スキムは、マルチ−ビット構造を有するＤＲＡＭに関連した入／出力Ｉ／Ｏの数より多くのビットをアクセスすることである。それによって多くのビットに対するいろいろ機能を同時にテストすることができる。即ち、このテストスキムは、ｎ−ビットメモリセルに同一のデータを同時に書き込み、各データが書き込まれたデータと一致するかどうかを決定するための読出モードでｎ−ビットデータを読出し、一致／不一致結果によって“１”、又は“０”を出力する。一致／不一致結果を基準として、この分野において公知の冗長スキム（redundancy scheme）によって結合が発生したセルは、冗長セルに代替される。
【０００４】
このパラレルビットテストスキムは、全てのビットをアクセスするためのサイクルの数を１／ｎ（ｎ：ビットの数）に減らすことができ、テスト時間を短縮させることができる。しかしメモリ容量が増加すればするほど、前述のパラレルビットテストモードのテスト時間もさらに増加する。従ってウェーハ段階でテスト時間を短縮させることができる新しいパラレルビットテストスキムが要求されている。
【０００５】
【発明が解決しようとする課題】
従って、本発明の目的は、ウェーハ段階でテスト時間を短縮させることができるパラレルテスト回路を備えた半導体メモリ装置を提供することである。
【０００６】
【課題を解決するための手段】
上述のような目的を達成するための本発明の一特徴によると、本発明による半導体メモリ装置は、複数のメモリセルを有するメモリセルアレイと、少なくとも１つの入／出力パッドと、前記メモリセルアレイに電気的に連結され、かつ、複数のグループに分けられた複数の入／出力ライン対と、外部クロック信号を受けて、該外部クロック信号と同じ周期で、かつ、互いに異なる位相の第１及び第２内部クロック信号を発生する内部クロック発生手段と、ウェーハテスト動作モードの間に、少なくとも２つの選択されたグループの入／出力ライン対を通して前記メモリセルから複数のセルデータを同時に読出する読出手段と、前記読出手段と前記入／出力パッドの間に連結され、前記ウェーハテスト動作モードの間に、前記読出手段から前記２つの選択されたグループに対応するセルデータを受けて前記外部クロック信号の１サイクルの間に前記第１及び第２内部クロック信号に応じて２つのテストデータ信号を順に前記入／出力パッドに出力するパラレルテスト回路とを含み、正常的な読み出し動作の間に、前記読出手段の出力は、前記第１内部クロック信号に応じて、前記入／出力パッドに伝達される。
【０００７】
この態様において、前記第１内部クロック信号は、前記外部クロック信号の上昇エッジに同期され、前記第２内部クロック信号は、前記外部クロック信号の下降エッジに同期される。
【０００８】
この態様において、前記パラレルテスト回路は、前記ウェーハテスト動作モードの間に前記第１内部クロック信号に応じて、前記選択されたグループのうち、１つに対応するセルデータが同一のロジック状態にあるかどうかを検出し、前記検出結果として前記テストデータ信号のうち、１つを発生する第１検出手段と、前記ウェーハテスト動作モードの間に前記第１内部クロック信号に応じて前記選択されたグループのうち、他の１つに対応するセルデータが同一のロジック状態にあるかどうかを検出し、前記検出結果としてテストデータ信号のうち、他の１つを発生する第２検出手段と、前記外部クロック信号のサイクルの第１半周期の間に前記第１内部クロック信号に応じて前記第１検出手段からの前記テストデータ信号を前記入／出力パッドに出力する第１出力手段と、前記外部クロック信号のサイクルの第２半周期の間に前記第２内部クロック信号に応じて前記第２検出手段からの前記テストデータ信号を前記入／出力パッドに出力する第２出力手段とを含む。
【０００９】
この態様において、前記第１及び第２検出手段各々は、Ｎ個の入力及び１つの出力を有するＮ−ビット比較器を含む。
【００１０】
この態様において、前記第１検出手段と前記第１出力手段との間に連結された第１ラッチ回路と、前記第２検出手段と前記第２出力手段との間に連結された第２ラッチ回路を付加的に含み、前記第１及び第２ラッチ回路は、前記第１内部クロック信号に同時に同期される。
【００１１】
この態様において、モードレジスタセット（ＭＲＳ）回路を付加的に含み、前記読出手段は、正常動作モードの間に前記モードレジスタセットの制御によって前記第１出力手段を通して前記入／出力パッドに連結される。
【００１２】
本発明による他の特徴によると、本発明による半導体メモリ装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイに電気的に連結され、かつ、複数のグループに分けられた複数の入／出力ライン対と、外部クロック信号を受けて、該外部クロック信号の上昇エッジに同期される第１内部クロック信号と、前記外部クロック信号の下降エッジに同期される第２内部クロック信号とを発生する内部クロック発生手段と、ウェーハテスト動作モードの間に、少なくとも２つの選択されたグループの入／出力ライン対を通して前記メモリセルから複数のセルデータを同時に読出する読出手段と、前記ウェーハテスト動作モードの間に前記第１内部クロック信号に応じて、少なくとも２つの選択されたグループのうち、１つに対応するセルデータが同一のロジック状態にあるかどうかを検出し、前記検出結果として第１テストデータ信号を発生する第１検出手段と、前記外部クロック信号のサイクルの第１半周期の間に前記第１内部クロック信号に応じて前記第１検出手段からの前記第１テストデータ信号を前記入／出力パッドに出力する第１出力手段と、前記ウェーハテスト動作モードの間に前記第１内部クロック信号に応じて前記選択されたグループのうち、他の１つに対応するセルデータが同一のロジック状態にあるかどうかを検出し、前記検出結果として第２テストデータ信号を発生する第２検出手段と、前記外部クロック信号のサイクルの第２半周期の間に前記第２内部クロック信号に応じて前記第２検出手段からの前記テストデータ信号を前記入／出力パッドに出力する第２出力手段とを含み、正常的な読み出し動作の間に、前記読出手段の出力は、前記第１内部クロック信号に応じて、前記入／出力パッドに伝達される。
【００１３】
この態様において、前記第１及び第２検出手段各々は、Ｎ個の入力及び１つの出力を有するＮ−ビット比較器を含む。
【００１４】
この態様において、前記第１検出手段と前記第１出力手段との間に連結された第１ラッチ回路と、前記第２検出手段と前記第２出力手段との間に連結された第２ラッチ回路を付加的に含み、前記第１及び第２ラッチ回路は、前記第１内部クロック信号に同時に同期される。
【００１５】
この態様において、モードレジスタセット回路を付加的に含み、前記読出手段は、正常動作モードの間に前記モードレジスタセットの制御によって前記第１出力手段を通して前記入／出力パッドに連結される。
【００１６】
このような装置によって、１サイクルの前記外部クロック信号内で２つのパラレルテストデータが１つの前記入／出力パッドを通して出力される。
【００１７】
【発明の実施の形態】
本発明の新たな半導体メモリ装置には、図２を参照すると、パラレルテスト回路１７０が提供される。パラレルテスト回路１７０は、外部クロック信号（external clock signal；ＸＣＬＫ）の１サイクル内で２つのテスト信号ＴＤＳ１及びＴＤＳ２を発生して１つの入／出力パッドに順に出力する。その結果、ウェーハ段階で必要とするテスト時間を従来と比較して少なくとも半分に短縮することができ、それによって半導体メモリ装置のテスト費用を節減できる。
【００１８】
図１は、本発明による半導体メモリ装置としてテストメカニズムを含むＤＲＡＭチップ１の概略的な構成を示す。図１から、ＤＲＡＭチップ１は、メモリセルアレイ（memory cell array）１００、メモリセルアレイ１００に連結された行アドレスデコーダ（row address decoder）１１０、列アドレスデコーダ（column address decoder）１２０とを含む。
【００１９】
メモリセルアレイ１００は、入／出力ラインＩ／ＯＢに連結されたソースを有するＮＭＯＳトランジスターＭＮ１、入／出力ラインＩ／Ｏに連結されたソースを有するＮＭＯＳトランジスターＭＮ２、ＮＭＯＳトランジスターＭＮ１及びＭＮ２のドレーンに連結され、ビットラインＢＬ及びＢＬＢの電位差を比較するための感知増幅器（sense amplifier）１０２、ビットラインＢＬに連結されたソースを有するキャパシタＣがドレーンに連結されたＮＭＯＳトランジスターＭＮ３を含む。キャパシタＣとＮＭＯＳトランジスターＭＮ３は、１つのメモリセル（one memory cell）を構成する。ＮＭＯＳトランジスターＭＮ１及びＭＮ２のゲートは、列アドレスデコーダ１２０に共通に連結される。図１には、メモリセルアレイ１００の一部構成が示されている。内部クロック発生回路（an internal clockgenerating circuit）１３０は所定の周波数を有する外部クロック信号ＸＣＬＫに同期された第１及び第２内部クロック信号ＰＣＬＫ及びＰＣＬＫＢを発生する。第１内部クロック信号ＰＣＬＫは、外部クロック信号ＸＣＬＫの上昇エッジ（rising edge）に同期され、第２内部クロック信号ＰＣＬＫＢは、外部クロック信号ＸＣＬＫの下降エッジに同期される。ここで、内部クロック発生回路１３０は、外部クロック信号ＸＣＬＫとそれに相補的な外部クロック信号ＸＣＬＫＢが同時に提供されることができる。
【００２０】
入／出力ラインＩ／Ｏ及びＩ／ＯＢには、さらにデータを読出するための読出回路（read circuit）１４０及びデータを書き込むための書き込み回路（write circuit）１５０が連結される。読出回路１４０は、ＤＱパッド（図示されないデータ入／出力ピンに連結される）に読出されたデータを出力するための第１出力バッファ（a first output buffer）１６０に連結される。正常的な動作モードの間に、読出回路１４０は、図面には示していないが、モードレジスタセット（mode register set；ＭＲＳ）に制御されて入／出力ラインＩ／Ｏ及びＩ／ＯＢを通してメモリセルアレイ１００から提供されるセルデータを第１出力バッファ１６０に出力する。このとき、第１出力バッファ１６０は、第１内部クロック信号ＰＣＬＫに同期されてセルデータをＤＱパッドに出力する。これに対して、読出回路１４０は、パラレルテスト動作モード（parallel test mode of operation）の間に、ＭＲＳに制御されてセルデータを第１出力バッファ１６０の代わりにパラレルテスト回路（parallel test circuit）１７０に出力する。図１は、単に１対の入／出力ラインＩ／Ｏ及びＩ／ＯＢに関連した構成だけを示す。
【００２１】
読出回路１４０、第１出力バッファ１６０及びＤＱパッドには、パラレルテスト回路１７０が連結され、第１及び第２内部クロック信号ＰＣＬＫ及びＰＬＣＫＢに応じて動作される。パラレルテスト回路１７０に対する本発明の望ましい実施形態による構成が図２に示されている。図３は、本発明によるパラレルテスト動作を説明するための信号のタイミングを示す図面である。
【００２２】
図２を参照すると、本発明の望ましい実施形態によるパラレル回路１７０は、２つの比較回路（first and second comparison circuits）１７１及び１７３、２つのラッチ回路（first and second latch circuits）１７２及び１７４、そして第２出力バッファ１７５を含む。比較回路１７１及び１７３は、各々ｎ個の入力及び１つの出力を有するＮ−ビット比較器を含む。ラッチ回路１７２及び１７４は、一例としてこの分野において公知の２つのラッチされたインバータに容易に具現されることができる。
【００２３】
ウェーハ段階で、ＤＲＡＭチップがテストされるとき、図１のＮＭＯＳトランジスターＭＮ１及びＭＮ２に連結された１つのライン（以下、列選択ライン（column selection line；ＣＳＬと称する）によってｎ個（本実施形態で、ｎ＝４）の感知増幅器１０２が同時に選択されるように設計されたと仮定する。このような仮定下で、パラレルテスト動作モード時１つの列選択ラインが選択されると、図１の読出回路１４０は、４対の入／出力ライン（以下、グループと称する）を通してメモリセルアレイ１００からセルデータを読出する。
【００２４】
比較回路１７１は、図１の内部クロック発生回路１３０から供給される第１内部クロック信号ＰＣＬＫに応じて読出回路１４０から提供されるｎ−ビット（ｎ＝４）の第１パラレルビットデータＰＢＴＤn0が同一のロジック状態（logic state）にあるかどうかを比較し、その比較結果として１ビット（例えば、ロジック‘１’、ロジック‘０’）の第１テストデータ信号ＴＤＳ１を発生する。これと同時に、比較回路１７３は、内部クロック発生回路１３０から供給される第２内部クロック信号ＰＣＬＫに応じて読出回路１４０から提供されるｎ−ビットの第２パラレルビットデータＰＢＴＤn1が同一のロジック状態にあるかどうかを比較する。回路１７３は、その比較結果として１ビット（ロジック‘１’、ロジック‘０’）の第２テストデータ信号ＴＤＳ２を発生する。
【００２５】
比較回路１７１及び１７３に提供される第１及び第２パラレルビットデータＰＢＴＤn0及びＰＢＴＤn1は、読出回路１４０から同時に提供される。これについては、この分野の通常的な知識を持っている者によく知られているように、１つの列選択ラインによって２つのグループを選択させることによって容易に具現することができる。
【００２６】
それから、第１及び第２ラッチ回路１７２及び１７４は、第１内部クロック信号ＰＣＬＫに応じて第１及び第２比較回路１７１及び１７３から提供される第１及び第２テストデータ信号ＴＤＳ１及びＴＤＳ２を各々ラッチする。第１出力バッファ１６０は、第１内部クロック信号ＰＣＬＫに応じて第１ラッチ回路１７２から出力される第１テストデータ信号ＴＤＳ１をＤＱパッドに出力する。
【００２７】
【発明の効果】
外部クロック信号ＸＣＬＫの上昇エッジ及び下降エッジに同期された第１及び第２内部クロック信号ＰＣＬＫ及びＰＣＬＫＢが第１及び第２出力バッファ１６０及び１７５に各々提供される。その結果、外部クロック信号の１サイクル内で、第１及び第２テストデータ信号ＴＤＳ１及びＴＤＳ２は、図３に示されたように、第１及び第２出力バッファ１６０及び１７５を通して順にＤＱパッドに出力される。これは、第１及び第２テストデータ信号ＴＤＳ１及びＴＤＳ２が外部クロック信号ＸＣＬＫの１サイクル内でＤＱパッドを通して外部に順に出力されるようにする。従って、ウェーハ段階内で、消耗されるテスト時間を半分に短縮することができる。
【図面の簡単な説明】
【図１】  本発明によるパラレルテスト回路を備えた半導体メモリ装置の構成図である。
【図２】  図１に示された本発明の望ましい実施形態によるパラレルテスト回路の構成図である。
【図３】  本発明によるパラレルテスト動作を説明するための動作タイミング図である。
【符号の説明】
１  ＤＲＡＭチップ
１００  メモリセルアレイ
１０２  感知増幅器
１１０  行アドレスデコーダ
１２０  列アドレスデコーダ
１３０  内部クロック発生回路
１４０  読出回路
１５０  書き込み回路
１６０，１７５  第１，第２出力バッファ（第１，第２出力手段）
１７０  パラレルテスト回路
１７１，１７３  第１，第２比較回路（第１，第２検出手段）
１７２，１７４  第１，第２ラッチ回路
【図１】
0004216405.tif 000002
【図２】
0004216405.tif 000003
【図３】
0004216405.tif 000004