(57)【特許請求の範囲】
【請求項１】
複数の回路ノードと、複数のプログラマブル相互接続とを有する集積回路において、各プログラマブル相互接続は、プログラムされた状態に応じて、前記回路ノードを接続することができ、各プログラマブル相互接続は、第１のＭＯＳトランジスタであって、第１及び第２の回路ノードにそれぞれ接続された第１及び第２のソース／ドレインと、フローティングゲート上の電荷の量に応じて、前記第１のＭＯＳトランジスタをオン又はオフするゲートとを有する第１のＭＯＳトランジスタ、及びトンネル素子であって、前記第１のＭＯＳトランジスタの前記ゲートに接続され且つトンネル酸化物層を介してプログラミング／消去ラインに結合されたフローティングゲートと、このフローティングゲート及び別のプログラマブル相互接続の別のトンネル素子のフローティングゲートに容量結合された制御ゲートと、前記酸化物層を介してのトンネル通過を禁止するための制御手段とを有するトンネル素子、から成り、前記別のプログラマブル相互接続をプログラムすること無しに選択的にプログラム可能である、プログラマブル相互接続を有する集積回路。
【請求項２】
前記プログラミング／消去ラインが、前記トンネル酸化物層の下に半導体領域を有し、前記トンネル通過を禁止するための制御手段が、前記トンネル酸化物の下に制御されて直接延びる前記半導体領域内の電荷空乏領域を有することを特徴とする請求項１に記載のプログラマブル相互接続を有する集積回路。
【請求項３】
前記トンネル通過を禁止するための制御手段が、逆バイアス下でＰＮ接合を形成し、前記トンネル酸化物層の直接下に電荷空乏領域を生成することを特徴とする請求項２に記載のプログラマブル相互接続を有する集積回路。
【請求項４】
バイアスが無い場合、前記ＰＮ接合により形成される電荷空乏領域が前記半導体領域から分離されることを特徴とする請求項３に記載のプログラマブル相互接続を有する集積回路。
【請求項５】
バイアスが無い場合、前記ＰＮ接合により形成される電荷空乏領域が前記半導体領域から横方向において分離されることを特徴とする請求項４に記載のプログラマブル相互接続を有する集積回路。
【請求項６】
前記半導体領域が第１の極性を有しており、前記ＰＮ接合が前記半導体領域内の第２の極性の２つの領域を有し、前記第２の極性の領域が前記第１の極性の半導体領域の何れかの側部に平行に延びていることを特徴とする請求項５に記載のプログラマブル相互接続を有する集積回路。
【請求項７】
前記第２の極性の領域が、第２の極性の第３の領域に合流しており、前記第３の領域が前記第２の極性の領域に垂直に延びていることを特徴とする請求項６に記載のプログラマブル相互接続を有する集積回路。
【請求項８】
前記半導体領域が、半導体基板内に第１の領域を有し、
前記第２の極性の領域が前記半導体基板内に第２の領域を有し、
前記第１の領域が前記第２の領域に比較して低いドーピング濃度を有しており、
前記第２の領域が前記第１の領域に比較して高いドーピング濃度を有している、
ことを特徴とする請求項６に記載のプログラマブル相互接続を有する集積回路。
【請求項９】
前記第１の領域がＰ型領域であることを特徴とする請求項８に記載のプログラマブル相互接続を有する集積回路。
【請求項１０】
集積回路基板の複数のプログラマブル相互接続セルの１つのアレイにおいて、前記アレイは、プログラマブル相互接続セルの各々を備えており、該プログラマブル相互接続セルの各々は、ゲート電極によって分離された一対のソース／ドレイン領域を前記基板に有するＭＯＳスイッチトランジスタを備えており、前記ゲート電極は前記基板上のトンネル酸化物の上部に延び、且つ、制御ゲート電極の下側に延びており、前記基板は、前記トンネル酸化物の下側の第１の導電領域と該第１の導電領域に隣接する第２の導電領域とを有しており、前記第１及び第２の導電領域は前記基板でＰＮ接合を形成しており、前記複数のプログラマブル相互接続セルは複数の行及び複数の列のアレイを形成しており、ある１つの行の複数のプログラマブル相互接続セルは第１のラインに共に接続された前記制御ゲート電極を有しており、ある１つの列の複数のプログラマブル相互接続セルは、列のトンネル制御ラインを形成する前記第１の導電領域と、列のプログラミング／消去ラインを形成する前記第２の導電領域と、を有しており、これにより、各プログラマブル相互接続セルは選択的にプログラムされ得ることを特徴とするアレイ。
【請求項１１】
前記第１の導電領域が、第１の極性のドープ領域であって前記第２の導電領域に比較して低いドープ領域を備えている請求項１０に記載のアレイ。
【請求項１２】
前記第２の導電領域が、第２の極性のドープ領域であって前記第１の導電領域に比較して高いドープ領域を備えている請求項１１に記載のアレイ。
【請求項１３】
前記第１の導電領域はＰ−領域を備えており、前記第２の導電領域はＮ＋領域を備えている請求項１２に記載のアレイ。
【請求項１４】
前記ＭＯＳスイッチトランジスタの前記一対のソース／ドレイン領域はＰ−ウェル領域にＮ＋領域を備えている請求項１３に記載のアレイ。
【請求項１５】
前記第１の導電領域はＮ−領域を備えており、前記第２の導電領域はＰ＋領域を備えている請求項１２に記載のアレイ。
【請求項１６】
前記ＭＯＳスイッチトランジスタの前記一対のソース／ドレイン領域は第１のＮ−ウェル領域にＰ＋領域を備えており、ここで前記第１及び第２の導電領域は第２のＮ−ウェル領域に配置されている請求項１５に記載のアレイ。
【請求項１７】
前記列のトンネル制御ラインが、列におけるプログラマブル相互接続セルの前記第１の導電領域に接続する前記基体における第１の直線の導電領域を備えている請求項１０に記載のプログラマブル相互接続セルのアレイ。
【請求項１８】
前記列のプログラミング／消去ラインが、列におけるプログラマブル相互接続セルの前記第２の導電領域に接続する前記基体における第２の直線の導電領域を備える請求項１０に記載のプログラマブル相互接続のアレイ。
【請求項１９】
前記列のトンネル制御ラインが、列におけるプログラマブル相互接続セルの前記第１の領域に接続する前記基体における第１の直線の導電領域を備え、前記第２の直線の導電領域は、前記第１の直線の導電領域の一方の側で整列された１対の第３の導電領域を備える請求項１８に記載のプログラマブル相互接続セルのアレイ。
【請求項２０】
前記列のトンネル制御ラインが、列におけるプログラマブル相互接続セルの前記第１の領域に接続する前記基体における第１の直線の導電領域を備え、前記第２の直線の導電領域は、さらに、前記第１の導電領域の一方の側で前記第２の直線の導電領域から垂直に延びる１対の第３の導電領域を備える請求項１８に記載のプログラマブル相互接続セルのアレイ。
【請求項２１】
前記第１のラインは、行におけるプログラマブル相互接続セルの前記制御ゲート電極に接続する前記基体上の直線の導電層を備える請求項１０に記載のプログラマブル相互接続セルのアレイ。
【請求項２２】
集積回路が複数の回路ノードと、プログラマブル相互接続セルのアレイとを有し、各プログラマブル相互接続セルが、半導体基板の浮遊ゲートオーバー領域を有し、前記浮遊ゲートのプログラムが組まれた状態に応じて前記回路ノードの対と接続することができる、前記半導体基板における前記集積回路において、選択されたプログラマブル相互接続セルをプログラムする方法が、
前記浮遊ゲートをある状態または他の状態にセットするために、電荷が前記浮遊ゲートと前記基板領域との間のオキサイド層を通り抜けるように、前記基板領域と前記選択されたプログラマブルの前記浮遊ゲートとの間に電圧を発生させるステップと、
該電圧を発生させるステップと同時に、選択されていないプログラマブル相互接続セルの前記基板領域における電荷空乏領域を発生させるステップと、
を含み、
前記アレイの前記選択されたプログラマブル相互接続セルだけがプログラムされる、ことを特徴とする方法。
【請求項２３】
前記電圧を発生させるステップが、前記電荷が前記浮遊ゲートから前記基板領域に通り抜けるようなものである、請求項２２に記載の方法。
【請求項２４】
前記電圧を発生させるステップが、前記電荷が前記基板領域から前記浮遊ゲートに通り抜けるようなものである、請求項２２に記載の方法。
【請求項２５】
前記電荷空乏領域が前記基板領域に延びるように、前記電荷空乏領域を発生させるステップが、前記基板領域の近くでＰＮ接合に逆バイアスを印加する、請求項２２に記載の方法。
【請求項２６】
各セルが、前記セルの前記浮遊ゲートに容量性に結合された制御ゲート電極を更に有し、各セルの前記基板領域が、第１の極性の領域と第２の境界と第２の極性の第３領域とを更に有し、前記第１及び第２領域と、第１及び第３領域がＰＮ接合を形成する、前記方法が更に、第１の電圧に対して予め選択されたプログラマブル相互接続セルの前記第１領域を設定し、前記予め選択されたプログラマブル相互接続セルの前記第２領域と前記第３領域の間に第２の電圧を発生させ、前記予め選択されたプログラマブル相互接続セルをターンオンするように、前記予め選択されたプログラマブル相互接続セルの前記制御ゲートに第３の電圧を発生させ、前記第２領域と前記第３領域との間の電流の量を決定し、前記予め選択されたプログラマブル相互接続セルのプログラムされた状態を監視し得る、請求項２２に記載の方法。
【請求項２７】
前記プログラマブル相互接続セルが行と列に配列されており、各セルの前記基板領域が、第１極性の第１領域と、第２極性の第２領域の境界とを有し、前記第１領域と前記第２領域が前記ＰＮ接合を形成し、行の各セルの前記第１領域が互いに接続され、行の各セルの前記第２領域が互いに接続され、前記電荷空乏領域を発生させるステップが、前記行の各セルの前記ＰＮ接合に逆バイアスを印加することを含む、請求項２５に記載の方法。
【請求項２８】
互いに接続された行の各セルの前記第１領域が前記行に関する第１のラインを有し、互いに接続された行の各セルの前記第２領域が前記行に関する第２のラインを有し、前記電荷空乏領域を発生させるステップが、前記第１のラインに第１の電圧を印加させ、前記第２のラインに第２の電圧を印加させ、前記行の各セルの前記ＰＮ接合が逆バイアスになるように、前記第１及び第２の電圧が異なっている、請求項２７に記載の方法。
【請求項２９】
各プログラマブル相互接続セルが前記セルの前記浮遊ゲートに容量性に接続された制御ゲート電極を有し、列の各セルの前記制御ゲート電極が互いに接続され、前記基板領域と前記浮遊ゲートとの間の前記電圧を発生させるステップが、前記選択されたセルの列の各セルの前記制御ゲート電極に第３の電圧を印加することを有し、電荷が前記選択されたセルのオキサイド層を通り抜けるように、前記第３の電圧が、前記第１の電圧とは異なっていることを特徴とする、請求項２８に記載の方法。
【発明の詳細な説明】
発明の分野
本発明は、フィールドプログラマブル集積回路に関し、特にフィールドプログラマブルゲートアレイ（ＦＰＧＡｓ）に関し、より特定的には、ＦＰＧＡにおいてスイッチング素子として用いられるフローティングゲートＭＯＳトランジスタに関する。
発明の背景
一般的に、ＦＰＧＡは、画定された機能を有する集積回路の中にユーザによってＦＰＧＡを構成することができるようなプログラマブル相互接続の、数千或いは数万の配線相互接続及びロジック素子のアレイを有する。各プログラマブル相互接続、またはスイッチは、配線相互接続を行う（または行わない）ためにまたはロジック素子の機能を設定するために、集積回路の二つの回路ノードを接続することができる。
ＦＰＧＡｓは、プログラマブル相互接続に対してメモリセルまたはアンチヒューズ（antifuse）のいずれかを用いる。メモリセルは、リプログラマブルであり、アンチヒューズは、一度だけプログラマブルである。新しいメモリ型のプログラマブル相互接続は、Robert J. Lipp, Richard D. Freeman, Robert U. Broze, John M. Caywood,及びJoseph G. Nolan, IIIによって１９９４年７月５日に出願されかつ本発明の譲受人に譲渡された“A GENERAL PURPOSE, NON-VOLATILE REPROGRAMMABLE SWITCH”という発明の名称の米国特許出願第08/270,714号に開示されている。上記特許出願に記載されたＦＰＧＡでは、不規則な相互接続ＦＰＧＡ配線及び回路素子に対して汎用スイッチング素子を供給すべく不揮発性リプログラマブルトランジスタメモリ（ＮＶＭ）セルが用いられている。基本的にＮＶＭセルは、帯電及び／又は放電されうるフローティングゲートを有するＭＯＳトランジスタを有している。フローティングゲートを帯電すること及び／又は放電することは、ＮＶＭ技術の不揮発性プログラマビリティ機能を供給する。
ＦＰＧＡでは、事実、あらゆる集積回路において、ＦＰＧＡの素子が回路の効率的レイアウトのために可能な限りコンパクトでありかつ可能な限り容易に製造されるということが重要である。
発明の目的および概要
本発明は、上記特許出願に記載されたプログラマブル相互接続の一つの非常にコンパクトなセルに関する。それぞれが選択的にプログラマブルである、そのような相互接続の効率的アレイが達成される。相互接続セルアレイの製造は、今日の半導体製造技術により簡単である。
本発明は、各プログラマブル相互接続セルが相互接続セルのプログラムされた状態に応じて回路ノードを接続することができるように構成された、複数の回路ノード及びプログラマブル相互接続セルのアレイを有している集積回路を提供する。各プログラマブル相互接続セルは、第１及び第２の回路ノードにそれぞれ接続された第１及び第２のソース／ドレインを有している第１のＭＯＳトランジスタと、ゲート上の充電の量に応じて第１のＭＯＳトランジスタをオフ及びオンにするためのフローティングゲートとを有する。また、セルは、第１のＭＯＳトランジスタのフローティングゲートに接続されかつトンネル酸化層を介してプログラミング／消去ラインに結合された一つの端子を有するトンネルデバイスと、フローティングゲートに静電容量的に結合された制御ゲートと、酸化層を通るトンネルを制御可能に抑制する少なくとも一つのトンネル制御ラインとを有する。トンネル制御ライン及びプログラミング／消去ラインは、トンネル酸化層の下の領域に近接するが、それから横に変位される、ＰＮ接合を形成する。逆バイアス下では、接合の電荷空乏領域は、トンネルを阻止するためにトンネル酸化物の下の領域を通って拡張する。これは、各プログラマブル相互接続を選択的にプログラマブルにさせる。
そのようなセルのアレイにおける選択したプログラマブル相互接続セルをプログラムするために、電圧が酸化物層の下の領域と選択したセルのフローティングゲートの間に発生される。電圧は、フローティングゲートをプログラムされた状態に設定すべく電子がフローティングゲートから領域に酸化物層を通ってトンネルするように十分に大きい。同時に、選択しなかったプログラマブル相互接続セルは、プログラミングから保護されるかまたは以下の一つによってプログラムが妨害される：
（ａ）電荷空乏領域は、トンネル制御ラインとプログラム／消去ラインの間のＰＮ接合を逆バイアスすることによってトンネル酸化物層の直下の基板領域に形成される。
（ｂ）等電位または低い近等電位フィールドは、ファウラー・ノルドハイムトンネル電流がフローティングゲート電位で無視できる妨害を有すべく低いようにトンネル酸化物層間に形成される。
【図面の簡単な説明】
図１は、相互接続をプログラムするための、ファウラー・ノルドハイムトンネルデバイスを有するプログラム可能な相互接続の回路図である。
図２Ａは、本発明の１実施例のファウラー・ノルドハイムトンネルデバイスを有するプログラム可能な相互接続セルのアレイの平面図である。図２Ｂは、図２Ａの１つのセルの断面図である。
図３は、図２Ａの相互接続のアレイの電圧をプログラムする例示の表である。
図４は、図２Ａのアレイのセルのトンネルデバイス内の電荷空乏領域の断面図である。
図５は、本発明の他の実施例のプログラム可能な相互接続のためのトンネルデバイスの平面図である。
図６は、ＦＰＧＡセルのプログラムの状態を検知するモードで使用するファウラー・ノルドハイムトンネルデバイスの回路線図である。
図７Ａ−７Ｄは、本発明のプログラム可能な相互接続を製造するための異なる製造を選択したときの断面図である。
好適な実施例の詳細な説明
図１は、前述の特許出願のプログラム可能な相互接続の回路図であり、本発明のプログラム手段を組み込んである。プログラム可能な相互接続は、ＭＯＳトランジスタ２０と、ファウラー・ノルドハイム（ＦＮ）トンネルデバイス１０との２つの部分を有する。ＭＯＳトランジスタ２０は、それぞれＦＰＧＡ集積回路の回路ノードに接続されるそのソース／ドレーン領域を、所望の回路を形成するようにプログラム可能に接続するスイッチである。回路ノードは、図１の端子２１と２２により表される。ＭＯＳスイッチトランジスタ２０の動作は、プログラムにより、即ちトランジスタ２０のゲートに荷電させる（電子を加える）か又は放電させる（電子を除去する）ことにより決定される。このため、トランジスタ２０が接続されるゲートは、ＭＯＳスイッチトランジスタ２０をトンネルデバイス１０に緊密に結合するフローティングゲート構造１５の一部である。フローティングゲート１５は、さらに制御ゲート１２に容量接続される。
トンネルデバイス１０は、フローティングゲート１５とプログラム／消去ライン１４との間に接続される。トンネルデバイス１０は、トンネル酸化物の形の特殊誘電性層１１からなり、フローティングゲート１５の一部をプログラム／消去ライン１４から分離する。特殊誘電性層１１は、プログラム／消去ライン１４とフローティングゲート１５の間に障壁を与え、ある状態で電子がそこを通って「トンネル」する。このように、プログラム可能な相互接続は、フローティングゲートを荷電させるか放電させ、それぞれＭＯＳスイッチをオン又はオフにすることにより、消去又はプログラムすることができる。
フローティングゲート１５を荷電させるには、制御ゲート１２とプログラム／消去ライン１４の間に電圧をかける。電圧は、荷電が誘電性層１１を通り抜けるのに十分な大きさである。以下の記載では、フローティングゲート１５を荷電させ放電させるのに電子が使用される。そのため、プログラム可能な相互接続を荷電するには、制御ゲート１２にプログラム／消去ライン１４に対して大きな正の電圧をかける。こうすると、電子がプログラム／消去ラインから制御ゲート１２に容量接続するフローティングゲートに移動する。これと逆に、電子をフローティングゲート１５からプログラム／消去ライン１４に放電するには、プログラム／消去ライン１４と制御ゲート１２の電圧を逆にする。プログラム可能な相互接続は、フローティングゲートを荷電させ放電させるのに、１つのデバイス即ちトンネルデバイス１２のみを使用するので簡単である。
図２Ａは、本発明の図１の回路図で表される個々のプログラム可能な相互接続セルの行と列のアレイを示す。「行」と「列」という言葉は、図面について使用するが、集積回路の任意の方向を示す。例示のため、図２Ａのアレイには９つのプログラム可能な相互接続セル３０Ａ−３０Ｉのみを示す。ポリシリコンライン５１−５３が、図面で水平にあり図２Ａのアレイの行となる。ライン５１−５３が、プログラム可能な相互接続セルの制御ゲートを形成する。特にポリシリコンライン５１がプログラム可能な相互接続セル３０Ａ−３０Ｃの制御ゲートを形成し、ポリシリコンライン５２がプログラム可能な相互接続セル３０Ｄ−３０Ｆの制御ゲートを形成し、ポリシリコンライン５３がプログラム可能な相互接続セル３０Ｇ−３０Ｉの制御ゲートを形成する。半導体用語では、ライン５１−５３は、集積回路を形成するとき基板上に堆積される第２のポリシリコン層により形成されるので、「ポリ２層」から形成されるという。
ポリシリコンライン５１−５３の下に、個々のプログラム可能な相互接続セル３０Ａ−３０Ｉのためのポリシリコンフローティングゲート電極１５Ａ−１５Ｉがある。電極１５Ａ−１５Ｃ、１５Ｄ−１５Ｆ、１５Ｇ−１５Ｉの組は、横方向に同じ幅で、上にそれぞれポリシリコン制御ゲートライン５１−５３があり、個々の電極は、同じ行の他の電極から分離している。電極１５Ａ−１５Ｉは、「ポリ１層」、即ち基板上に堆積される第１のポリシリコン層から形成される。
プログラミング／消去ライン４１−４３は、ライン５１−５３および電極１５Ａ−１５Ｉに垂直で、且つ下にある。プログラミング／消去ライン４１−４３は、図２Ａにおいて点線で描かれている。これらのプログラミング／消去ライン４１−４３は、集積回路の半導体基板（図２Ｂに示されている）におけるＮ−ウエルのドープされた領域である。これらの垂直ライン４１−４３は、列におけるプログラム可能な相互接続セルに接続する。二つの厚さ、即ちゲート酸化物３２Ａ−３２Ｉ、代表的には、４００Åより小さく、および各々のセルに対してトンネル酸化物３１Ａ−３１Ｉを形成する特に薄い領域、即ち、１５０Åより小さい厚さを有する二酸化シリコン層は、フローティングゲート電極１５Ａ−１５Ｉからプログラミング／消去ライン４１−４３を分離している。トンネル酸化物３１Ａ−３１Ｉは、文字“Ｔ”でボックスによって表されている。参照番号３１Ａ−３１Ｉは、おのおののセルにおいてトンネル酸化物のために用いられる。基板において、各々重くドープされたＰ＋領域は点線のプログラミング／消去ライン（Ｎ−ウエル）４１−４３の何れかの側、しかしそれらの内にある。これらのＰ＋領域は、ライン７１Ａ，Ｂ−７３Ａ，Ｂ間のＮドープされたライン４１−４３の深い電荷の欠乏領域を形成することによって、トンネルをＮ−プログラミング／消去ラインから防ぐトンネル制御ライン７１Ａ，Ｂ−７３Ａ，Ｂを形成する。Ｐ＋トンネル制御ライン上で逆バイアスのないＮ−プログラミング／消去ライン上のセルのみが本発明によってプログラムされることができる。
各セル３０Ａ−３０ＩのＭＯＳスイッチトランジスタは、各々のフローティングゲート電極１５Ａ−１５Ｉの右側と半導体基板のソース／ドレイン領域６１−６３を有する。ソース／ドレイン領域６１−６３は図２Ａの平面図から基板の垂直で、連続した導電領域として現れている。勿論、これらのＮ＋領域は、フローティングゲート電極１５Ａ−１５Ｉの下にあるチャネル領域によって分離されている。これらのソース／ドレイン領域６１−６３は、垂直にランし、列におけるセルのソース／ドレイン領域６１−６３を保持するＰ基板或いはＰウエルに横たわる。ソース／ドレイン領域６１−６３の各々はコンタクト８１−８３を介して示されており、それらは、ＭＯＳスイッチトランジスタが配線の相互接続を行い（或いは切断する）ことができるように、或いはロジック素子の機能をセットするように、集積回路の回路ノードに接続される。
図２Ｂは、図２ＡのラインＢ−Ｂ’に沿ったプログラム可能な相互接続セル３０Ｇの例示的な断面図である。図示されるように、制御ゲートを形成するポリシリコンライン５３はプログラム可能な相互接続セル３０Ｇを横切って伸びている。二酸化シリコンの層は、半導体基板４０によって形成されたＭＯＳスイッチトランジスタのチャネル領域からフローティングゲート電極１５Ｇを分離する。フローティングゲート電極１５Ｇの左側で、二酸化シリコンの層は、Ｎ−プログラミング／消去ライン４１上に配置されたトンネル酸化物層３１Ｇとゲート酸化物層３２Ｇを有する。プログラミング／消去ライン４１の何れかの側に、Ｐ＋トンネル制御ライン７１Ａと７１Ｂがある。
フローティングゲート電極１５Ｇの右側は、プログラム可能な相互接続セル３０ＧのＮＭＯＳスイッチトランジスタのゲートを形成する。Ｐ−基板領域４０、或いはＰ−ウエルはトランジスタのチャネル領域の下にある。トランジスタのソース／ドレイン領域６１は点線によって描かれている。何故ならば、これらの領域はチャネル領域の一部出なく、図２ＡのラインＢ−Ｂ’に沿っていないからである。
基板４０上の二酸化シリコン層は異なる厚さを有している。トンネルデバイスおよびプログラム可能な相互接続セル３０ＧのＭＯＳスイッチトランジスタのゲート領域上の領域３２Ｇにおいて、層は比較的薄く、代表的には５００Å以下である。他の領域では、二酸化物の層はフィールド酸化物へ厚くなり、代表的には5,000〜10,000の間である。今日の集積回路で一般に見られるように、フィールド酸化物の下に、ドープされた（この場合、Ｐ＋）チャネルストップ領域４５がある。従って、図面は一定の比率で拡大するためでなく、むしろ本発明のいろいろな点を説明するために描かれていることは明らかである。
セルをプログラミングするために、図２Ａに示されているアレイのセルはＦＰＧＡ集積回路の入力／出力ピン上のアドレス信号に応答するデコーダーによってアドレスされる。セルのプログラミング中に、デコーダーはプログラミング電源に接続される。
図３のテーブルにおいて、それぞれの可能なセルのフローティングゲートの動作バイアス状態（Ｖfg＝−0.5ボルトで完全に消去され／スイッチオフ、或いはＶfg＝7.5ボルトで完全にプログラムされ／スイッチオン）が表にされている。動作バイアス状態は、消去された／プログラムされた状態を最適な動作状態にシフトするように、セルを消去或いはプログラムし、その後動作バイアスを制御ゲートおよびプログラミング／消去ラインに与えた後に達成される。従って、これらの消去された／プログラミング電圧レベルは、説明の目的のためだけであり、消去／プログラミングおよび動作状態に無関係な保持特性に対して最適化される。例えば、消去された／プログラムされた＋４／−４ボルトを−0.5／＋7.5ボルトに代えて用いることができる。
プログラマブル相互接続セルのアレイの動作において、そのアレイのセルの全てのフローティングゲートが、１つのブロック動作として、最初にチャージ（消去）される。すなわち、アレイの全プログラマブル相互接続セルのフローティングゲート電極１５Ａ〜１５Ｉに、電子が加えられる。これは、セルの全ての行の制御ゲートライン５１〜５３を高い正の電圧（１８ボルト）に上昇させ、セルの全ての列のプログラミング／消去ライン４１〜４３及び７１Ａ，Ｂ〜７３Ａ，Ｂ（トンネル制御ライン）をアース（本発明の実施例の場合、ゼロボルト）に置くことによって、行われる。これにより、各フローティングゲート１５Ａ〜１５Ｉの電子が、トンネル酸化物３１Ａ〜３１Ｉを突き抜けるようにトンネル動作させられてフローティングゲート電極１５Ａ〜１５Ｉに至る。これにより、アレイの全フローティングゲート電極１５Ａ〜１５Ｉの電圧が低下して、アレイのＮＭＯＳスイッチトランジスタの全てがオフにされる。この動作が、図３の表中の第１の動作（ブロックプログラム、セルのオフへの消去）として示されている。
次に、プログラマブル相互接続セルが、選択的に放電、すなわちプログラムされて、選択したセルのスイッチトランジスタをオンにする。この選択的放電動作は、選択したセルのＮ−列のプログラミング／消去ライン４１〜４３及びＰ＋列のトンネル制御ライン７１Ａ，Ｂ〜７３Ａ，Ｂを、＋１８ボルトに上昇させ、その選択したセルの制御ゲートライン５１〜５３をゼロボルトに維持することによって行われる。これによって、トンネル部の下方のプログラミング／消去ラインの表面上に１８ボルトにバイアスされた反転層が作られる。選択していないセルの行において、制御ゲートライン５１〜５３は、＋１８ボルトのままに維持される。選択していないセルの列では、プログラミング／消去ライン４１〜４３は、＋１８ボルトのままに維持され、トンネル制御ライン７１Ａ，Ｂ〜７３Ａ，Ｂはゼロボルトのままに維持される。これによって、Ｎ−プログラミング／消去ラインが相対的に正にバイアスされ、Ｐ＋トンネル制御ラインが相対的に負にバイアスされているので、選択していないセルのトンネル酸化物の下方の基体中に深い空乏領域を作る。Ｎ−プログラミング／消去ラインの低いドーピングにより、前記逆バイアスによって生成された空乏領域がトンネル酸化物の下方の領域の全体に渡って深く且つ拡がるのが確実にされる。電子のトンネル動作に対する阻止が完成する。図３の表の動作（Ｂ）（選択したセルのオンへのプログラム）は、１例として、セル３０Ｅの選択的な放電を示している。Ｎ−ウエル列のプログラミング／消去ライン４２及びトンネル制御ライン７２Ａ、７２Ｂが、＋１８ボルトに上昇している。制御ゲートの行ライン５２は０ボルトにセットされている。フローティングゲート１５Ｅの電子は、トンネル酸化物３１Ｅを通って、選択したセルのＮ−ウエルに移動する。セル３０ＥのＭＯＳスイッチトランジスタは、フローティングゲート１５Ｅの電荷が減少するので、オンになり、フローティングゲート電圧が更に正にされる。
行も列も選択されていない不選択セル（３０Ａ，Ｃ，Ｇ，Ｉ）について、制御ゲートライン５１及び５３が＋１８ボルトにセットされ、プログラミング／消去ライン４１及び４３も＋１８ボルトにセットされ、他方、不選択セルトンネル制御ライン７１Ａ，Ｂ及び７３Ａ，Ｂが、０ボルトにセットされている。これらのセルは、制御ゲートラインとプログラミング／消去ラインの間の等電位電界によって、プログラムされていない。同様に、不選択の行及び選択した列を有するセル３０Ｂ及び３０Ｈは、制御ゲートライン５１及び５３及びＮ−ウエル列プログラミング／消去ライン４２の両方が＋１８ボルトにセットされているために、プログラムされていない。
選択した行と不選択の列を有するセル３０Ｄ及び３９Ｆはいずれもプログラムされていない。これらのセルの制御ゲートライン５２は０ボルトに維持され且つＮ−ウエル列プログラミング／消去ライン４１及び４３は＋１８ボルトにセットされているが、トンネル制御ライン７１Ａ，Ｂ及び７３Ａ，Ｂは、０ボルトにセットされている。これらのセルの各々について、トンネル制御ライン７１Ａ，Ｂ及び７３Ａ，Ｂ及びＮ−ウエル列プログラミング／消去ライン４１及び４３によってそれぞれ形成されるＰＮ接合のバックバイアスによって、各セルは、トンネル酸化物３１Ｄ及び３１Ｆの下方に延びる電荷空乏領域を作る。図４は、トンネル酸化物３１Ｄの下方に延びている深い空乏領域９０を、破線で示している。フローティングゲート１５Ｄ又は１５Ｆ及びＮ−ウエル列プログラミング／消去ライン４１又は４３の間の電圧差が、トンネル酸化物３１Ｄ又は３１Ｆではなく空乏領域９０の殆ど全体に渡って降下するために、電荷は、フローティングゲート１５Ｄ又は１５ＦからＮ−ウエル列プログラミング／消去ライン４１又は４３へのトンネル動作が阻止される。
電荷空乏領域は、また、残りのセル３０Ａ、３０Ｃ、３０Ｇ及び３０Ｉの下に形成される。トンネル動作は、トンネル酸化物の低い電界によって、これらのいずれのセルにも起こらない。フローティングゲート（１５Ａ、１５Ｃ、１５Ｇ、１５Ｉ）及びＮ−ウエル列プログラミング／消去ライン（４１、４３）の間の電圧降下の殆どが、空乏領域９０に渡っている。
このようにして、選択したセル３０Ｅだけがプログラムされる。
図５は、本発明によるプログラマブル相互接続セルの別の実施例を示している。この実施例では、特徴が異なる部分を除き、同じ参照番号が代表的なセル３０Ａに対して使用されている。この場合には、一対のトンネル制御ラインの代わりに、単一のライン７４が、Ｎ形プログラミング／消去ライン４１を形成するＮ形領域に形成されている。トンネル制御ライン７４は、ライン４１と平行になり、トンネル酸化物３１Ａの両側にライン７４から垂直に延びている一対の延長部分７４Ａを有している。高ドープのＰ＋延長部分７４Ａは、トンネル酸化物の真下の領域から離れて配置され、それにより、延長部分７４ＡとＮ形ウェルプログラミング／消去ライン４１との間のＰＮ接合が、非バイアス時にその領域から除去されないようになっている。接合が逆バイアスされると、接合の電荷空乏領域が上記領域を横切って延びてトンネル動作を防止する。一対のトンネル制御ラインについて前述したのと同様に、Ｎ形ウェルプログラミング／消去ライン４１で逆バイアスされたときに、延長部分７４Ａはトンネル酸化物３１Ａの下に深い電荷空乏領域を形成する。
図２Ａ及び図２Ｂから分かるように、セル、例えばセル３０ＧのFowler-Nordheim部は、Ｐ−ＭＯＳトランジスタ（図６参照）として使用されてもよい。行５１−５３の適当なバイアスによって、Ｐ−ＭＯＳトランジスタは、ソース／ドレインＰ＋列トンネル制御ライン７１Ａ及び７１Ｂのコンダクタンスをモニタすることにより各メモリセルのプログラミング状態を選択的にモニタするために使用される。セル３０Ｇのしきい値及びコンダクタンスを測定する方法の例は、次のとおりである。すなわち、行４１及び５２、Ｎ−ウェル４１、並びに制御ライン７１Ａを１０ボルトにバイアスするとともに制御ライン７１Ｂを０ボルトにバイアスし、制御ゲート電圧、行５３を０ボルトから１５ボルトまで帰引し、制御ライン７１Ａと７１Ｂの間から流れる電流を測定する。その後、しきい値及びコンダクタンスが容易に計算される。
図７Ａ−７Ｄは、図２Ａにおいて使用される同じマスクレイアウトとともに使用される幾つかの異なるプロセスオプションを示している。本発明で使用される好ましいオプションは、図７Ｃに示されている。これは図２Ｂと同じであることが分かるであろう。
図７Ｄは、図７Ｃの変形を示しており、この変形では、デュアルウェルプロセスは、図２Ａのプログラミングエレメント、例えば、セル３０Ｇからスイッチ領域６１を絶縁して消去時にフローティングゲート１５Ｇとの容量結合を大きくするために使用される。通常、制御ゲート５１−５３にかかる電圧の一部分のみが、フローティングゲートに対する寄生容量、主に、制御ゲートの下のスイッチ領域６１−６３の容量の容量性電圧空乏効果によって、フローティングゲート１５Ａ−１５Ｉに容量的に移される。スイッチ領域６１−６３を制御ゲート５１−５３と同じにバイアスすることは、フローティングゲート１５Ａ−１５Ｉを適当な消去電圧レベルにバイアスする際に制御ゲートを助ける。これは、消去時に、プログラミング／消去ライン、Ｎ−ウェル４１−４３を、０ボルトの代わりに、−１８ボルトにバイアスし、制御ゲート５１−５３に、１８ボルトの代わりに０ボルトをかけ、スイッチ領域の下のＰ−ウェル４４０を０ボルトに維持する。Ｎ−サブストレート１５０は、通常接地電位に保持される。この構造の二次的な利点は、それが、別の動作方法、消去／プログラミング電圧の“分割”を可能にすることである。例えば、制御ゲートを０ボルトに維持した状態で種々のプログラミング／消去ノードに＋１８／−１８ボルトのバイアスを加える代わりに、プログラミング／消去ノードに＋９／−９ボルトのバイアスを加える一方で、制御ゲートに＋９／−９ボルトを加えてもよい。これは、プロセスに対する高い電圧要求を小さくし、それによりそのプロセスを簡単にする。
基本的なアレイ動作は、次の例外を除き、図７Ａ−７Ｄの構造のすべてについて同じである。
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したがって、上記説明は本発明の好ましい実施例の十分且つ完全な開示を与えるが、本発明の真の範囲及び精神を逸脱することなく別の構成及び等価な構成が使用されてもよい。特に、Ｎ及びＰ形材料はすべて、それらの相補物、Ｐ及びＮ形材料とそれぞれ置換されて、相補的な構造を形成してもよく、その構造では、逆極性の電圧であることを除きここで説明したのと同様に動作する。したがって、本発明は、請求の範囲の境界によってのみ限定されるべきである。
【図１】
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【図２Ｂ】
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【図４】
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【図２Ａ】
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【図３】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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