(57)【特許請求の範囲】
【請求項１】
外部クロック信号に同期した源クロック信号を発生する同期クロック発生回路を備え、
前記同期クロック発生回路は、
前記源クロック信号を遅延させ、帰還クロック信号を出力するクロック遅延回路と、
前記外部クロック信号と前記帰還クロック信号との位相差に応じて前記源クロック信号を発生する信号発生回路とを含み、
前記源クロック信号を受けて、動作モードが活性モードのときに中間クロック信号を出力し、前記動作モードが待機モードのときに出力を非活性化するクロック供給回路と、
前記中間クロック信号を伝達するクロック伝達部と、
前記クロック伝達部から前記中間クロック信号に対応する内部クロック信号を受け、所定の動作を行う内部回路とをさらに備え、
前記内部回路は、
前記内部クロック信号に応じてデータの取込みおよび保持を行うデータ保持回路を含み、前記データ保持回路は、前記内部クロック信号に応じてデータの取込みおよび保持を行うラッチ回路を含み、
前記データ保持回路に第１の動作電流を供給する主電源線と、
前記主電源線と独立して設けられ、前記信号発生回路に第２の動作電流を供給する副電源線とをさらに備え、
前記内部回路は、
前記ラッチ回路とデータを授受し論理演算を行う論理回路をさらに含み、
前記副電源線は、さらに前記論理回路と前記クロック供給回路とに第３、第４の動作電流をそれぞれ供給する、半導体装置。
【請求項２】
外部から前記第１の動作電流が供給される主電源端子と、
前記活性モードにおいて外部から前記第２、第３および第４の動作電流が供給され、前記待機モードにおいて動作電流の供給が停止される副電源端子とをさらに備える、請求項１に記載の半導体装置。
【請求項３】
前記主電源線と前記副電源線との間に設けられ、前記活性モードにおいて前記主電源線から前記第２、第３および第４の動作電流を前記副電源線に供給し、前記待機モードにおいて前記第２、第３および第４の動作電流の供給を停止する電流供給回路をさらに備える、請求項１に記載の半導体装置。
【請求項４】
前記クロック伝達部に所定の電位を与え、前記内部クロック信号のレベルを固定するクロック固定回路をさらに備える、請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、外部から入力されるクロック信号に同期した内部クロック信号を発生させる同期クロック発生回路を搭載する半導体装置に関する。
【０００２】
【従来の技術】
従来の半導体装置においては、外部から入力されるクロック信号に同期した内部クロック信号を発生させる回路、たとえばＰＬＬ（フェイズロックドループ）回路を搭載するものがある。
【０００３】
図１７は、従来の半導体装置５００の構成を概略的に示す図である。
図１７を参照して、半導体装置５００は、クロック信号ＲＥＦ．ＣＬＫとクロック信号ＦＢ．ＣＬＫを受けてクロック信号ＩＣＬＫを発生するＰＬＬ回路５５４と、クロック信号ＣＬＫを増幅し出力するクロックドライバ５６０と、クロックドライバ５６０の出力クロックを受けて所定の動作を行なう内部回路５６２とを含む。
【０００４】
内部回路５６２は、クロック信号を受けて動作する複数個のフリップフロップ回路などを含んでいるラッチ回路５６６と、ラッチ回路以外の内部回路である組合せ回路５６４とを含む。
【０００５】
このように、一般的な大規模集積回路（ＬＳＩ：Large Scale Integrated circuit）では、クロックドライバの先に多数のフリップフロップ回路などを含んでいるラッチ回路が接続されている。
【０００６】
次に、簡単にＰＬＬ回路５５４の動作を説明する。フィードバックされたクロック信号ＦＢ．ＣＬＫが外部から入力されるクロック信号ＲＥＦ．ＣＬＫと同期し、かつ、位相が等しくなるように、ＰＬＬ回路５５４はクロック信号ＩＣＬＫを出力する。その結果、クロック信号ＲＥＦ．ＣＬＫと同相のクロック信号ＩＣＬＫが内部のラッチ回路５６６に与えられる。
【０００７】
このような構成により、ＬＳＩの内部と外部とのクロック信号の同期をとることができる。
【０００８】
一般に、ＬＳＩにおいては、クロック信号を分配する回路において大量に電力が消費される。クロック信号を分配する回路としては、たとえば、配線容量や負荷容量の大きいクロック配線を駆動するためのクロックドライバ等がある。
【０００９】
一方、携帯機器などに用いられるＬＳＩにおいては、特に処理すべき入力信号がない期間、すなわち待機期間が大部分を占めており、その間にはＬＳＩの主な機能を動作させる必要がない場合が多い。
【００１０】
したがって、待機期間にクロックを止めることができれば、低消費電力化を大幅に図ることが可能となる。
【００１１】
【発明が解決しようとする課題】
しかし、低消費電力化のために回路動作を一時的に停止させる場合に、従来の方式では、次のような問題点がある。
【００１２】
図１７に示した回路では、クロック信号を停止させるためには、ＰＬＬ回路５５４とクロックドライバ５６０との間にスイッチを入れてＰＬＬ回路５５４におけるクロック発生を停止し、クロックドライバ５６０の動作を止める方法が考えられる。しかし、その方法ではクロック信号を再び発生し内部回路５６２に与える際に、しばらくの間ＰＬＬ回路５５４が発生するクロック信号ＩＣＬＫはクロック信号ＲＥＦ．ＣＬＫと同期がとれていない。
【００１３】
したがって、クロック信号が同期するまでの期間に内部回路５６２に与えられる不安定なクロック信号のためにラッチ回路５６６に貯えられたデータが破壊され、誤動作を引き起こしてしまう。
【００１４】
すなわち、従来の方法ではクロック再起動時にＰＬＬの同期に時間を要するため、内部のラッチ回路のデータが破壊されてしまうという問題点があった。そこで、特開平７−２０２６８７号公報に記載された発明が考えられた。
【００１５】
図１８は、特開平７−２０２６８７号公報に記載されたクロック回路４００の構成を示す回路図である。
【００１６】
図１８を参照して、クロック回路４００は、外部クロック信号ＣＬＫと帰還クロック信号ＦＣＫとを受取る位相差電圧変換回路ＰＶＣと、位相差電圧変換回路ＰＶＣの出力電圧により制御され、共通クロック信号を出力する電圧制御発振回路ＶＣＯと、電圧制御発振回路ＶＣＯの出力を受けて論理回路ＬＤにローカルクロック信号ＬＣＫを供給するクロック供給回路ＣＳと、電圧制御発振回路ＶＣＯの出力を受けてダミークロック信号ＤＣＬを出力するダミークロック回路ＤＣＳと、動作モードＭＯＤＥに応じた制御信号Ｒを受けてローカルクロック信号ＬＣＫとダミークロック信号ＤＣＬのいずれかを帰還クロック信号ＦＣＫとして位相差電圧変換回路ＰＶＣに与える選択回路ＳＥＬとを含む。
【００１７】
しかしながら、図１８に示した回路では、選択回路ＳＥＬによって外部クロックＣＬＫとローカルクロックＬＣＫとの間に位相差が生じるという欠点があった。
【００１８】
図１９は、図１８に示したクロック回路４００の動作を説明するための動作波形図である。
【００１９】
図１８、図１９を参照して、時刻ｔ０〜ｔ１において、動作モードはアクティブ状態となっており、外部クロック信号ＣＬＫとローカルクロック信号ＬＣＫとは同期している。
【００２０】
時刻ｔ１〜ｔ２において、動作モードがアクティブ状態から待機状態へと変化する。応じて時刻ｔ２〜ｔ３の間は、ローカルクロック信号ＬＣＫはＬレベルに固定される。
【００２１】
次に、時刻ｔ３〜ｔ４において、再び動作モードが待機状態からアクティブ状態へと変化する。応じて、時刻ｔ４以降再びローカルクロックＬＣＫは外部クロック信号ＣＬＫに同期したクロック信号となる。
【００２２】
ここで、時刻ｔ０付近において、外部クロック信号とローカルクロック信号とのロック状態について説明すると、位相差電圧変換回路ＰＶＣが含んでいる位相比較器ＰＤは、入力ＣＫ１、ＣＫ２が同じ位相になるときに、定常状態となるため、このクロック回路４００の定常状態においては、帰還クロック信号ＦＣＫと外部クロック信号ＣＬＫの位相が一致した状態となる。
【００２３】
帰還クロック信号ＦＣＫは、論理回路ＬＤに供給されるローカルクロック信号ＬＣＫが選択回路ＳＥＬを経由して出力された信号である。したがって、選択回路ＳＥＬによる遅延時間分だけのオフセット時間ＴＯＦ分だけ外部クロック信号ＣＬＫに対してローカルクロック信号ＬＣＫは位相が進んだクロック信号となってしまう。
【００２４】
この発明の目的は、活性状態において外部クロック信号と内部回路に与えられるクロック信号との間に位相差を生じず、かつ、待機状態においてクロック信号を止めて電力消費を抑えつつラッチ回路に貯えられたデータを破壊せずに待機状態から復帰できるクロック供給回路を備える半導体装置を提供することである。
【００２５】
【課題を解決するための手段】
請求項１に記載の半導体装置は、外部クロック信号に同期した源クロック信号を発生する同期クロック発生回路を備え、同期クロック発生回路は、源クロック信号を遅延させ、帰還クロック信号を出力するクロック遅延回路と、動作モードが活性モードおよび待機モードのときに、外部クロック信号と帰還クロック信号との位相差に応じて源クロック信号を発生する信号発生回路とを含み、源クロック信号を受けて、活性モードにおいて中間クロック信号を出力し、待機モードにおいて出力を非活性化するクロック供給回路と、中間クロック信号を伝達するクロック伝達部と、クロック伝達部から中間クロック信号に対応する内部クロック信号を受け、所定の動作を行う内部回路とをさらに備え、内部回路は、内部クロック信号に応じてデータの取込みおよび保持を行うデータ保持回路を含む。
【００２６】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置の構成において、クロック遅延回路は、源クロック信号を受けて、クロック供給回路およびクロック伝達部の遅延時間の合計時間に対応する遅延をさせて帰還クロック信号を出力する。
【００２７】
請求項３に記載の半導体装置は、請求項２に記載の半導体装置の構成に加えて、クロック遅延回路は、合計時間に対応する遅延時間を有する、直列に接続された複数のインバータを含む。
【００２８】
請求項４に記載の半導体装置は、請求項１に記載の半導体装置の構成において、クロック供給回路は、動作モードに対応するクロック活性化信号を受けて、クロック活性化信号の活性化に応じて中間クロック信号を出力し、クロック活性化信号の非活性化に応じて出力のレベルを固定する。
【００２９】
請求項５に記載の半導体装置は、請求項４に記載の半導体装置の構成に加えて、クロック供給回路は、クロック活性化信号および源クロック信号をうける論理積回路を含む。
【００３０】
請求項６に記載の半導体装置は、請求項１に記載の半導体装置の構成に加えて、信号発生回路は、帰還クロック信号を外部クロック信号と比較して、外部クロック信号と帰還クロック信号との位相差に応じた位相差信号を出力する位相比較器と、位相差信号に応じてクロック周波数制御信号を出力する周波数制御回路と、クロック周波数制御信号に応じて源クロック信号の周波数を変化させて出力する周波数可変発振回路とを有する。
【００３１】
請求項７に記載の半導体装置は、外部クロック信号に同期した源クロック信号を発生する同期クロック発生回路を備え、同期クロック発生回路は、源クロック信号を遅延させ、帰還クロック信号を出力するクロック遅延回路と、外部クロック信号と帰還クロック信号との位相差に応じて源クロック信号を発生する信号発生回路とを含み、源クロック信号を受けて、動作モードが活性モードのときに中間クロック信号を出力し、動作モードが待機モードのときに出力を非活性化するクロック供給回路と、中間クロック信号を伝達するクロック伝達部と、クロック伝達部から中間クロック信号に対応する内部クロック信号を受け、所定の動作を行う内部回路とをさらに備え、内部回路は、内部クロック信号に応じてデータの取込みおよび保持を行うデータ保持回路を含み、データ保持回路に第１の動作電流を供給する主電源線と、主電源線と独立して設けられ、信号発生回路に第２の動作電流を供給する副電源線とをさらに備える。
【００３２】
請求項８に記載の半導体装置は、請求項７に記載の半導体装置の構成に加えて、外部から第１の動作電流が供給される主電源端子と、活性モードにおいて外部から第２の動作電流が供給され、待機モードにおいて動作電流の供給が停止される副電源端子とをさらに備える。
【００３３】
請求項９に記載の半導体装置は、請求項７に記載の半導体装置の構成に加えて、主電源線と副電源線との間に設けられ、活性モードにおいて主電源線から第２の動作電流を副電源線に供給し、待機モードにおいて第２の動作電流の供給を停止する電流供給回路をさらに備える。
【００３４】
請求項１０に記載の半導体装置は、請求項７に記載の半導体装置の構成に加えて、データ保持回路は、内部クロック信号に応じてデータの取込みおよび保持を行うラッチ回路を含み、内部回路は、ラッチ回路とデータを授受し論理演算を行う論理回路をさらに含み、副電源線は、さらに論理回路とクロック供給回路とに第３、第４の動作電流をそれぞれ供給する。
【００３５】
請求項１１に記載の半導体装置は、請求項１０に記載の半導体装置の構成に加えて、外部から第１の動作電流が供給される主電源端子と、活性モードにおいて外部から第２、第３および第４の動作電流が供給され、待機モードにおいて動作電流の供給が停止される副電源端子とをさらに備える。
【００３６】
請求項１２に記載の半導体装置は、請求項１０に記載の半導体装置の構成に加えて、主電源線と副電源線との間に設けられ、活性モードにおいて主電源線から第２、第３および第４の動作電流を副電源線に供給し、待機モードにおいて第２、第３および第４の動作電流の供給を停止する電流供給回路をさらに備える。
【００３７】
請求項１３に記載の半導体装置は、請求項１０に記載の半導体装置の構成に加えて、クロック伝達部に所定の電位を与え、内部クロック信号のレベルを固定するクロック固定回路をさらに備える。
【００３８】
請求項１４に記載の半導体装置は、外部クロック信号に同期した源クロック信号を発生する同期クロック発生回路を備え、同期クロック発生回路は、源クロック信号を遅延させ、帰還クロック信号を出力するクロック遅延回路と、外部クロック信号と帰還クロック信号との位相差に応じて源クロック信号を発生する信号発生回路とを含み、源クロック信号を受けて、動作モードが活性モードのときに中間クロック信号を出力し、動作モードが待機モードのときに出力を非活性化するクロック供給回路をさらに備え、クロック供給回路は、活性モードにおいてバックゲートとソース間の電位差の絶対値が第１の値にされ、待機モードにおいてバックゲートとソース間の電位差の絶対値が第１の値よりも大きい第２の値にされるＭＯＳトランジスタを含み、中間クロック信号を伝達するクロック伝達部と、クロック伝達部から中間クロック信号に対応する内部クロック信号を受け、所定の動作を行う内部回路とをさらに備え、内部回路は、内部クロック信号に応じてデータの取込みおよび保持を行うデータ保持回路を含む。
【００３９】
請求項１５に記載の半導体装置は、請求項１４に記載の半導体装置の構成に加えて、クロック供給回路は、動作モードに応じてＭＯＳトランジスタのバックゲートに与える電位を切換える切換回路をさらに含む。
【００４０】
請求項１６に記載の半導体装置は、外部クロック信号に同期した源クロック信号を発生する同期クロック発生回路を備え、同期クロック発生回路は、源クロック信号を遅延させ、帰還クロック信号を出力するクロック遅延回路と、外部クロック信号と帰還クロック信号との位相差に応じて源クロック信号を発生する信号発生回路とを含み、源クロック信号を受けて、動作モードが活性モードのときに中間クロック信号を出力し、動作モードが待機モードのときに出力を非活性化するクロック供給回路と、中間クロック信号を伝達するクロック伝達部と、クロック伝達部から中間クロック信号に対応する内部クロック信号を受け、所定の動作を行う内部回路とをさらに備え、内部回路は、活性モードにおいてバックゲートとソース間の電位差の絶対値が第１の値にされ、待機モードにおいてバックゲートとソース間の電位差の絶対値が第１の値よりも大きい第２の値にされるＭＯＳトランジスタを含む。
【００４１】
請求項１７に記載の半導体装置は、外部クロック信号に同期した源クロック信号を発生する同期クロック発生回路を備え、同期クロック発生回路は、入力信号を遅延させるクロック遅延回路と、動作モードが活性モードのときには源クロック信号を入力信号としてクロック遅延回路に与え、かつ、クロック遅延回路の出力を帰還クロック信号として出力し、動作モードが待機モードのときには源クロック信号をそのまま帰還クロック信号として出力し、かつ、クロック遅延回路に源クロック信号の供給を停止する切換回路と、外部クロック信号と帰還クロック信号との位相差に応じて源クロック信号を発生する信号発生回路とを含み、源クロック信号を受けて、動作モードが活性モードのときに中間クロック信号を出力し、動作モードが待機モードのときに出力を非活性化するクロック供給回路と、中間クロック信号を伝達するクロック伝達部と、クロック伝達部から中間クロック信号に対応する内部クロック信号を受け、所定の動作を行う内部回路とをさらに備え、内部回路は、内部クロック信号に応じてデータの取込みおよび保持を行うデータ保持回路を含む。
【００４２】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００４３】
図１は、本発明の実施の形態の半導体装置の例である同期型半導体記憶装置１の構成を示すブロック図である。
【００４４】
同期型半導体記憶装置は、以下に説明するように、外部クロックと位相の等しい内部クロックに基づき動作が行われるので、内部クロックを発生させる回路は極めて重要である。
【００４５】
図１では、１ビットのデータ授受に関連する部分および周辺回路の構成が示されており、このデータ授受に関連する部分はデータ入出力端子それぞれに対応して設けられる。
【００４６】
図１を参照して、同期型半導体記憶装置１は、各々が行列状に配列される複数のメモリセルを有するメモリアレイ１ａａ、１ａｂ、１ｂａおよび１ｂｂを含む。
【００４７】
同期型半導体記憶装置１は、２つのバンクを有し、メモリアレイ１ａａおよび１ａｂがバンクＡを構成し、メモリアレイ１ｂａおよび１ｂｂがバンクＢを構成する。
【００４８】
このバンクＡおよびＢそれぞれにおいて、メモリアレイ１ａａがサブバンクＡ０を構成し、メモリアレイ１ａｂがサブバンクＡ１を構成し、メモリアレイ１ｂａがサブバンクＢ０を構成し、メモリアレイ１ｂｂがサブバンクＢ１を構成する。
【００４９】
同期型半導体記憶装置１は、２バンクＳＤＲＡＭとして機能する。バンクＡおよびＢは、それぞれ互いに独立に活性／非活性状態へ駆動することができる。バンクの指定は、各コマンドと同時に与えられるバンクアドレスにより行なわれる。
【００５０】
メモリアレイ１ａａに対し、バンクアドレス信号ＢＸにより活性化され、ロウアドレス信号Ｘ０−ｊをデコードし、メモリアレイ１ａａのアドレス指定された行を選択状態へ駆動するＸデコーダ群２ａａと、センスアンプ活性化信号φＳＡＡにより活性化され、メモリアレイ１ａａの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群３ａａと、バンクアドレス信号ＢＹにより活性化され、コラムアドレス信号ＹＥ０−ｋをデコードし、メモリアレイ１ａａのアドレス指定された列を選択するＹデコーダ群４ａａとが設けられる。
【００５１】
このＹデコーダ群４ａａにより選択された列上のメモリセルは、内部データバス５ａａに結合される。バンクアドレス信号ＢＸは、アクティブコマンドまたはプリチャージ状態への復帰を指示するプリチャージコマンドと同時に与えられるバンクアドレス信号であり、またバンクアドレス信号ＢＹは、リードコマンドまたはライトコマンドと同時に与えられるバンクアドレス信号である。
【００５２】
メモリアレイ１ａｂに対しても、同様に、Ｘデコーダ群２ａｂと、センスアンプ群３ａｂと、Ｙデコーダ群４ａｂとが設けられる。
【００５３】
このＹデコーダ群４ａｂにより選択された列上のメモリセルは、内部データバス５ａｂに結合される。
【００５４】
メモリアレイ１ｂａに対しても、同様に、バンクアドレス信号／ＢＸにより活性化されるＸデコーダ群２ｂａと、センスアンプ活性化信号φＳＡＢにより活性化されるセンスアンプ群３ｂａと、バンクアドレス信号／ＢＹにより活性化されるＹデコーダ群４ｂａが設けられる。
【００５５】
このＹデコーダ群４ｂａにより選択された列上のメモリセルは、内部データバス５ｂａに結合される。
【００５６】
メモリアレイ１ｂｂに対しても、同様に、Ｘデコーダ群２ｂｂと、センスアンプ群３ｂｂと、Ｙデコーダ群４ｂｂが設けられる。
【００５７】
このＹデコーダ群４ｂｂにより選択された列上のメモリセルは、内部データバス５ｂｂに結合される。ここで、Ｘデコーダ群、センスアンプ群およびＹデコーダ群と称しているのは、Ｘデコーダ群は、各行に対応して配置されるＸデコーダを備え、センスアンプ群は、対応のメモリアレイの各列に対応して設けられるセンスアンプを有し、Ｙデコーダ群は、各列に対応して設けられるＹデコーダを含むためである。
【００５８】
メモリアレイ１ａａおよび１ａｂにおいてバンクアドレス信号ＢＸおよびＢＹに従って同時にメモリセル選択動作が行なわれ、一方、メモリアレイ１ｂａおよび１ｂｂではバンクアドレス信号／ＢＸおよび／ＢＹに従って同時に選択動作が行なわれる。
【００５９】
メモリアレイ１ａａからデータを読出すために、ライトドライバ＆プリアンプ９ａａが設けられる。ライトドライバ＆プリアンプ９ａａは、レジスタ活性化信号φＲＢＡ０の活性化に応答して、センスアンプ群３ａａによって内部データバス５ａａ上に読出されたメモリアレイ１ａａからのデータを受けて増幅しラッチする。また、ライトドライバ＆プリアンプ９ａａは、メモリアレイ１ａａへとデータを書込むために、レジスタ活性化信号φＷＢＡ０の活性化に応じて後述のバンクセレクタ８ａから与えられるデータを受けてラッチし内部データバス５ａａに対して出力する。
【００６０】
メモリアレイ１ａｂ、１ｂａおよび１ｂｂに対しても、それぞれ対応するライトドライバ＆プリアンプ９ａｂ、９ｂａおよび９ｂｂが設けられる。
【００６１】
ライトドライバ＆プリアンプ９ａａおよび９ｂａに対しては、バンクセレクタ８ａが設けられる。バンクセレクタ８ａはデータ選択信号ＢＡ０、ＢＡ１に従ってライトドライバ＆プリアンプ９ａａおよび９ｂａが出力するデータ信号のいずれかを選択し出力する。
【００６２】
ライトドライバ＆プリアンプ９ａｂおよび９ｂｂに対しては、バンクセレクタ８ｂが設けられる。バンクセレクタ８ｂはデータ選択信号ＢＡ０、ＢＡ１に従ってライトドライバ＆プリアンプ９ａｂおよび９ｂｂが出力するデータ信号のいずれかを選択し出力する。
【００６３】
バンクセレクタ８ａ、８ｂに対しては、データの読出時に選択信号φＳＥＯ、φＳＥＥに応じてバンクセレクタ８ａ、８ｂからいずれかの出力を選択するセレクタ２６と、セレクタ２６の出力を受けて増幅する入出力バッファ２８と、入出力バッファ２８の出力信号を外部に出力するデータ入出力端子６とが設けられる。
【００６４】
データの書込時においては、書込選択信号φＷＳＥＥ、φＷＳＥＯに応じてセレクタ２６は、入出力バッファ２８を介して外部よりクロック信号ＣＬＫａに同期して入力されるデータをバンクセレクタ８ａまたは８ｂに対して出力する。
【００６５】
同期型半導体記憶装置１は、さらに、入力端子１２ａ、１２ｂ、１２ｃおよび１２ｄにそれぞれ与えられる外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＣＳおよびｅｘｔ．／ＷＥをクロック信号ＣＬＫｂの立上がりに同期して取込み、かつその状態を判定して内部制御信号φｘａ、φｙａ、φＷ、φＣＳ、φＲおよびφＣＡを生成する制御信号発生回路１３とを含む。
【００６６】
信号ｅｘｔ．／ＣＳは、チップセレクト信号であり、このチップセレクト信号ｅｘｔ．／ＣＳが活性化状態のときに同期型半導体記憶装置１はデータ授受を行なう。
【００６７】
信号φｘａは、アクティブコマンドが与えられたときに活性化され、ロウアドレス信号の取込を指示する。信号φｙａは、リードコマンドまたはライトコマンドが与えられたときに活性化され、コラムアドレス信号の取込を指示する。信号φＷは、ライトコマンドが与えられたときに活性化され、データ書込を指示する。信号φＲは、アクティブコマンドが与えられたときに活性化され、行選択に関連する部分の回路を活性化する。信号φＣＡは、リードコマンドまたはライトコマンドが与えられたときに活性化され、列選択およびデータ出力に関連する部分の回路（コラム系回路）を活性化する。
【００６８】
同期型半導体記憶装置１は、さらに、ロウアドレス取込指示信号φｘａの活性化に応答して外部アドレス信号ｅｘｔ．Ａ０−ｉを取込み、内部ロウアドレス信号Ｘ０−ｊおよびバンクアドレス信号ＢＸを生成するＸアドレスバッファ１４と、コラムアドレス取込指示信号φｙａの活性化時に活性化され、外部アドレス信号ｅｘｔ．Ａ０−ｉを取込み内部コラムアドレス信号を発生するＹアドレスバッファ１５と、このＹアドレスバッファ１５から与えられる内部コラムアドレス信号を先頭アドレスとして、クロック信号ＣＬＫｃに同期して所定のシーケンスでこのアドレスを変化させて偶数コラムアドレス信号ＹＥ０−ｋおよび奇数コラムアドレス信号ＹＯ０−ｋおよびバンクアドレス信号ＢＹ、ＢＡ０、ＢＡ１を発生するＹアドレスオペレーション回路１６とを含む。
【００６９】
このＹアドレスオペレーション回路１６は、バーストアドレスカウンタを含み、２クロックサイクルごとにコラムアドレス信号を変化させる。
【００７０】
同期型半導体記憶装置１は、さらに、コラム系活性化信号φＣＡの活性化に従って内部クロック信号ＣＬＫｂをカウントし、そのカウント値に従って所定のタイミングでカウントアップ信号を生成するクロックカウンタ１７と、クロックカウンタ１７のカウントアップ信号と、バンクアドレス信号ＢＸおよびＢＹと、コラムアドレス信号の最下位ビットＹ０を受け、各種内部制御信号φＲＢＢ０、φＲＢＢ１、φＲＢＡ０、φＲＢＡ１、φＳＡＡ、φＳＡＢ、φＳＥＯ、φＳＥＥ、φＷＢＢ０、φＷＢＢ１、φＷＢＡ０、φＷＢＡ１、φＷＳＥＯ、φＷＳＥＥを生成する制御信号発生回路３２を含む。
【００７１】
バンクアドレス信号ＢＸおよびＢＹに従って、指定されたバンクに対する制御信号が活性状態とされる。最下位コラムアドレス信号ビットＹ０は、１つのバンクに含まれる２つのメモリアレイのうちいずれのメモリアレイに先にアクセスするかを示すために用いられる。
【００７２】
クロックカウンタ１７は、ＣＡＳレイテンシおよびバースト長をカウントするカウンタを含み、指定された動作モードに従って所定のタイミングでカウントアップ信号を生成する。
【００７３】
クロック信号ＣＬＫａ、ＣＬＫｂ、ＣＬＫｃは、外部からクロックバッファ２０を介して入出力される外部クロック信号ｅｘｔ．ＣＬＫに従って内部クロック発生回路２２で生成されるクロック信号である。
【００７４】
同期型半導体記憶装置では、一般に外部から与えられたクロック信号と等しい位相の内部クロック信号に基づき動作が行われる。外部クロック信号をそのまま使用すると、内部回路に伝わるまでの遅延時間があるためデータ授受を外部と行う速度が制限される。したがって、この遅延時間を補償した内部クロックを発生させる内部クロック発生回路２２は、きわめて重要な役割を果たしている。
【００７５】
なお、この同期型半導体記憶装置１は、外部クロック信号に同期した内部クロック発生回路を搭載する半導体装置の一例である。したがって、本発明の適用できる半導体装置は、半導体記憶装置に限定されるものではない。
【００７６】
［実施の形態１］
図２は、本発明の実施の形態１の半導体装置５０の構成を示す回路図である。
【００７７】
図２では、図１で示した半導体装置の例をより簡単な図として表わしている。図２を参照して、半導体装置５０は、外部から電源電位ＶＤＤが与えられる端子６９と、内部から接地電位ＶＳＳが与えられる端子７０と、外部から与えられるクロック信号ＲＥＦ．ＣＬＫを受けてクロックを発生し、制御信号ＣＮＴ．ＣＫに応じてクロック信号ＯＵＴ．ＣＬＫを出力するクロック回路５２と、クロック信号ＯＵＴ．ＣＬＫを受けて所定の動作を行なう内部回路６２とを含む。クロック回路５２は、図１における内部クロック発生回路２２に相当する。
【００７８】
クロック回路５２は、クロック信号ＲＥＦ．ＣＬＫから源クロック信号ＳＣＬＫを発生する信号発生回路５３と、制御信号ＣＮＴ．ＣＫが活性状態において源クロック信号ＳＣＬＫをノードＮ１に出力し、制御信号ＣＮＴ．ＣＫが非活性状態のときにノードＮ１をＬレベルに固定するクロック供給回路５８と、ノードＮ１が入力に接続されクロック信号ＯＵＴ．ＣＬＫを出力するクロックドライバ６０とを含む。
【００７９】
信号発生回路５３は、クロック信号ＲＥＦ．ＣＬＫおよび帰還クロック信号ＦＢ．ＣＬＫを受けて源クロック信号ＳＣＬＫを出力するＰＬＬ回路５４と、源クロック信号ＳＣＬＫを所定の時間分遅延させ帰還クロック信号ＦＢ．ＣＬＫを出力するダミー回路５６とを含む。
【００８０】
内部回路６２は、クロック信号ＯＵＴ．ＣＬＫを受けてデータ取込みおよび保持動作を行なうラッチ回路６６を含む。ラッチ回路６６は、クロック入力ノードにクロック信号ＯＵＴ．ＣＬＫが与えられ信号Ｓ１をデータとして取込み、信号Ｓ２を出力信号として出力する複数のフリップフロップ６８を含む。
【００８１】
内部回路６２は、ラッチ回路６６以外にも、組合せ回路６４を含む。組合せ回路６４は、保持すべきデータとしてラッチ回路６６へ信号Ｓ１を出力し、ラッチ回路が保持していたデータである信号Ｓ２を受取り、そして所定の動作を行なう。
【００８２】
図３は、図２に示したＰＬＬ回路５４の構成を示すブロック図である。
図３を参照して、ＰＬＬ回路５４は、クロック信号ＲＥＦ．ＣＬＫと帰還クロック信号ＦＢ．ＣＬＫとの位相を比較し信号／ＵＰ、信号ＤＯＷＮを出力する位相比較器Ｂ１２と、位相比較器Ｂ１２の出力を受けるチャージポンプＢ１３と、チャージポンプＢ１３の出力を受け制御電圧ＶＣＯｉｎを出力するループフィルタＢ１４と、制御電圧ＶＣＯｉｎに応じた源クロック信号ＳＣＬＫを出力する可変発振器Ｂ１５とを含む。
【００８３】
図４は、図３に示した位相比較器Ｂ１２の構成を示す回路図である。
図４を参照して、位相比較器Ｂ１２は、クロック信号ＲＥＦ．ＣＬＫを受け反転するインバータＢ１２ａと、インバータＢ１２ａの出力およびノードＮＬの電位を受け、その出力がノードＮｆに接続されるＮＡＮＤ回路Ｂ１２ｆと、ノードＮｆ、Ｎｒ、およびＮｇが入力に接続されその出力がノードＮＬに接続されるＮＡＮＤ回路Ｂ１２Ｌと、ノードＮｆおよびＮｈが入力に接続されその出力がノードＮｇに接続されるＮＡＮＤ回路Ｂ１２ｇと、ノードＮｇおよびＮｒが入力に接続されその出力がノードＮｈに接続されるＮＡＮＤ回路Ｂ１２ｈと、入力がノードＮＬに接続され制御信号／ＵＰを出力する直列に接続されたインバータＢ１２ｃ、Ｂ１２ｄとを含む。
【００８４】
位相比較器Ｂ１２は、さらに、帰還クロック信号ＦＢ．ＣＬＫを受けるインバータＢ１２ｂと、インバータＢ１２ｂの出力とノードＮｎの電位を受けてその出力がノードＮｋに接続されるＮＡＮＤ回路Ｂ１２ｋと、入力にノードＮｊ、ＮｒおよびＮｋが接続されその出力がノードＮｎに接続されるＮＡＮＤ回路Ｂ１２ｍと、ノードＮｉおよびＮｋが入力に接続されその出力がノードＮｊに接続されるＮＡＮＤ回路Ｂ１２ｊと、入力にノードＮｒおよびＮｊが接続されその出力がノードＮｉに接続されるＮＡＮＤ回路Ｂ１２ｉと、入力にノードＮｇ、Ｎｆ、ＮｋおよびＮｊが接続されその出力がノードＮｒに接続されるＮＡＮＤ回路Ｂ１２ｎと、入力がノードＮｎに接続され制御信号ＤＯＷＮを出力するインバータＢ１２ｅとを含む。
【００８５】
図５は、図３に示したチャージポンプＢ１３およびループフィルタＢ１４の構成を示す回路図である。
【００８６】
図５を参照して、チャージポンプＢ１３は電源電位ＶＤＤが与えられる電源ノードと接地ノードとの間に直列接続された定電流源Ｂ１３ａ、ＰチャネルトランジスタＢ１３ｂ、ＮチャネルトランジスタＢ１３ｃおよび定電流源Ｂ１３ｄを含む。
【００８７】
ＰチャネルトランジスタＢ１３ｂのゲートは制御信号／ＵＰを受け、ＮチャネルトランジスタＢ１３ｃのゲートは制御信号ＤＯＷＮを受ける。ＰチャネルトランジスタＢ１３ｂとＮチャネルトランジスタＢ１３ｃとの接続ノードＮ１３がチャージポンプＢ１３の出力ノードとなる。
【００８８】
ループフィルタＢ１４は、チャージポンプＢ１３の出力ノードＮ１３と接地ノードとの間に直列接続された抵抗Ｂ１４ａおよびキャパシタＢ１４ｂとを含む。
【００８９】
図６は、図３に示した可変発振器Ｂ１５の構成を示す回路図である。
図６を参照して、可変発振器Ｂ１５は、制御電圧ＶＣＯｉｎを受けて電位ＶＰ、電位ＶＮを出力する制御電位発生回路Ｂ２１と、制御電位ＶＰおよび制御電位ＶＮに応じた周波数で発振する発振器Ｂ２２と、発振器Ｂ２２の出力を受けて源クロック信号ＳＣＬＫを出力するバッファ回路Ｂ２３を含む。
【００９０】
制御電位発生回路Ｂ２１は、ゲートに制御電圧ＶＣＯｉｎを受け、ソースが接地電位に結合されたＮチャネルトランジスタＢ２１ｃと、ゲートおよびドレインがＮチャネルトランジスタＢ２１ｃのドレインと接続され、ソースが電源電位ＶＤＤに結合されたＰチャネルトランジスタＢ２１ａと、ゲートにＮチャネルトランジスタＢ２１ｃのドレインの電位を受け、ソースが電源電位ＶＤＤに結合されたＰチャネルトランジスタＢ２１ｂと、ドレインとゲートがＰチャネルトランジスタＢ２１ｂに接続されそのソースが接地電位と結合されるＮチャネルトランジスタＢ２１ｄとを含む。
【００９１】
ＮチャネルトランジスタＢ２１ｃのドレインの電位は制御電位ＶＰとなり、ＰチャネルトランジスタＢ２１ｂのドレインの電位は制御電位ＶＮとなる。
【００９２】
発振器Ｂ２２は、直列に接続される奇数段の複数のインバータＢ２２１〜Ｂ２２ｋを含む。インバータＢ２２ｋの出力は、インバータＢ２２１の入力にフィードバックされている。
【００９３】
また、バッファ回路Ｂ２３の入力には、インバータＢ２２ｋの出力が接続される。
【００９４】
インバータＢ２２ｋ（ｋは自然数）は、遅延時間を制御することができるインバータであり、制御電位ＶＰをゲートに受け、電源電位ＶＤＤが与えられる電源ノードからの電流を制限するＰチャネルトランジスタＢ２２ａｋと、ゲートに制御電位ＶＮを受け接地ノードへ流れ出す電流を制限するＮチャネルトランジスタＢ２２ｄｋと、ＰチャネルトランジスタＢ２２ａｋのドレインとＮチャネルトランジスタＢ２２ｄｋのドレインとの間に直列接続されるＰチャネルトランジスタＢ２２ｂｋおよびＮチャネルトランジスタＢ２２ｃｋとを有する。
【００９５】
ＰチャネルトランジスタＢ２２ｂｋのゲートとＮチャネルトランジスタＢ２２ｃｋのゲートは接続され、インバータＢ２２ｋの入力ノードとなり、ＰチャネルトランジスタＢ２２ｂｋのドレインはインバータＢ２２ｋの出力ノードとなる。
【００９６】
図７は、図２に示したダミー回路５６の構成を示す回路図である。
図７を参照して、ダミー回路５６は、源クロック信号ＳＣＬＫを受け帰還クロック信号ＦＢ．ＣＬＫを出力する直列に接続されるインバータ５６＃１〜５６＃ｎを含む。ダミー回路５６の遅延時間は、源クロック信号ＳＣＬＫが図２に示すクロック供給回路５８、クロックドライバ６０および内部回路６２までのクロック配線を経由して内部回路６２に到達するまでの遅延時間と等しくなるように調整されている。
【００９７】
この調整は、たとえば、回路シミュレーションによりインバータの段数や大きさを変えて検討することにより容易に実現可能である。また、ダミー回路は、このような直列に接続されるインバータ以外にも、導通状態にしたトランスミッションゲート等を含む回路で実現することもできる。
【００９８】
また、ダミー回路５６は、ＬＳＩ全体にクロックを供給するクロックドライバ６０に比べると、駆動能力が少なくてかまわないため、小さなトランジスタで実現できる。したがって、待機時にダミー回路５６で消費される電力は、動作時にクロックドライバで消費される電力に比べて非常に小さい。
【００９９】
図８は、図２に示したクロック回路５２の動作を説明するための動作波形図である。
【０１００】
図２、図８を参照して、時刻ｔ０〜ｔ１における通常の動作時には、制御信号ＣＮＴ．ＣＫはＨレベルとなり、源クロック信号ＳＣＬＫはノードＮ１に伝えられる。
【０１０１】
ここで、ダミー回路５６の遅延時間は、源クロック信号ＳＣＬＫが図２に示すクロック供給回路５８、クロックドライバ６０および内部回路６２までのクロック配線を経由して内部回路６２に到達するまでの遅延時間と等しくなるように調整されている。
【０１０２】
すると、源クロック信号ＳＣＬＫからダミー回路５６の出力である帰還クロック信号ＦＢ．ＣＬＫまでの遅延時間は、内部回路６２に与えられるクロック信号ＯＵＴ．ＣＬＫまでの遅延時間と等しいので、帰還クロック信号ＦＢ．ＣＬＫとクロック信号ＯＵＴ．ＣＬＫは同じ位相のクロック信号となる。
【０１０３】
したがって、ＰＬＬ回路５４によってクロック信号ＲＥＦ．ＣＬＫと帰還クロック信号ＦＢ．ＣＬＫとの位相が等しくなるように同期がとられると、同時に、クロック信号ＲＥＦ．ＣＬＫとクロック信号ＯＵＴ．ＣＬＫとの間の位相も等しくなる。したがって、クロック回路５２は、図１７に示したクロック発生系と全く同じクロックを発生することができる。
【０１０４】
次に、時刻ｔ１〜ｔ２において、制御信号ＣＮＴ．ＣＫをＨレベルからＬレベルへと立下げると、ノードＮ１はＬレベルに固定され、クロック信号ＯＵＴ．ＣＬＫはＬレベルに固定された信号となる。つまり、ラッチ回路６６へのクロックの供給は停止される。ただし、このときダミー回路５６によるフィードバックループによって信号発生回路５３は動作状態を維持しているので、クロック信号ＲＥＦ．ＣＬＫと帰還クロック信号ＦＢ．ＣＬＫとの間の同期は保たれている。
【０１０５】
ＬＳＩが待機状態から動作状態へと再び復帰する場合には、制御信号ＣＮＴ．ＣＫは時刻ｔ３〜ｔ４において、再びＨレベルへと立上げられる。すると、同期されたクロック信号は再びノードＮ１に伝えられ、クロック信号ＯＵＴ．ＣＬＫとしてラッチ回路６６に与えられる。このとき、待機解除直後から、信号ＲＥＦ．ＣＬＫと同期したクロック信号ＯＵＴ．ＣＬＫが供給されるため、ラッチ回路６６に誤動作は生じない。
【０１０６】
なお、図８に示すように、クロック信号ＲＥＦ．ＣＬＫがＬレベルの間に制御信号ＣＮＴ．ＣＫを変化させるようにしないと、クロック信号ＯＵＴ．ＣＬＫに幅の狭いパルスが出力され誤動作を招く恐れがある。したがって、クロック信号ＣＮＴ．ＣＫの切換は、図８に示すようなタイミングで行なうほうが望ましい。
【０１０７】
このような場合、たとえば、半導体装置５０の外部または内部で、クロック信号ＲＥＦ．ＣＬＫまたはこれに応じたクロック信号によって動作するフリップフロップで制御信号ＣＮＴ．ＣＫを一旦受けておけば、切換タイミングを気にせずに制御信号ＣＮＴ．ＣＫを切替えることができるようになる。
【０１０８】
以上説明したように、実施の形態１の半導体装置においては、クロックドライバ６０より消費電力が少ないダミー回路５６によりクロックの同期を維持しつつ、制御信号ＣＮＴ．ＣＫによって、クロックドライバ６０の出力を停止状態にするので、待機時における消費電力を極めて少なく抑えることができる。
【０１０９】
そして、待機時から動作時に復帰する場合において、不安定なクロック信号をラッチ回路に供給することがないので、誤動作を引起こすことなくＬＳＩの消費電力を大きく低減することができる。
【０１１０】
また、図１８に示した従来例の回路と比べて、選択回路ＳＥＬを持たないため、より少ないトランジスタ数での回路の実現が可能となる。さらに、内部のラッチに使用されるクロック信号と外部から与えられるクロック信号との位相差を少なくする面でも有利である。
【０１１１】
なお、実施の形態１ではクロックの制御スイッチとしてＡＮＤ回路によるスイッチを用いたが、ＮＡＮＤ回路やトランスミッションゲートを用いたセレクタ回路などでも実現することは可能である。
【０１１２】
［実施の形態２］
図９は、実施の形態２の半導体装置１００の概略的な構成を示す回路図である。
【０１１３】
図９を参照して、半導体装置１００は、チップ内部で主電源線に接続され電源電位を内部に供給するための端子６９に加えて、チップ内部で第１の副電源線に接続されＰＬＬ回路５４に電源電位を供給するための端子１０２と、チップ内部で第２の副電源線に接続されダミー回路５６に電源電位を供給するための端子１０４とをさらに備える点が図２に示した半導体装置５０と異なる。他の構成は、実施の形態１の半導体装置５０と同様であるので説明は繰返さない。
【０１１４】
電源端子１０２および１０４には、それぞれ制御信号ＣＮＴ．ＶＤに応じて導通するスイッチ１０６、１０８によって電源電位ＶＤＤが与えられる。
【０１１５】
図１０は、図９に示した半導体装置１００の動作を説明するための動作波形図である。
【０１１６】
図１０を参照して、時刻ｔ０〜ｔ１において、半導体装置１００は動作状態にある。スイッチ１０６および１０８は導通状態にあり、ＰＬＬ回路５４およびダミー回路５６には電源電位が供給されている。内部回路６２には、外部からのクロック信号ＲＥＦ．ＣＬＫと同期したクロック信号ＯＵＴ．ＣＬＫが与えられている。
【０１１７】
次に、時刻ｔ１〜ｔ２において、制御信号ＣＮＴ．ＣＫがＨレベルからＬレベルへと立下がり、クロック信号ＯＵＴ．ＣＬＫはＬレベルに固定される。したがって、内部回路６２は待機状態となる。フリップフロップ６８は、クロック入力信号がＬレベルに固定されると、そのとき保持しているデータを保持し続けることができるような構成を有している。したがって、待機状態においてラッチ回路６６に含まれているすべてのフリップフロップはデータを保持しており、内部回路６２は、そのときの動作状態を保持することができる。
【０１１８】
時刻ｔ２〜ｔ３において、制御信号ＣＮＴ．ＶＤがＨレベルからＬレベルへと立下がり、電源端子１０２、１０４にそれぞれ接続されているスイッチ１０６、１０８は非導通状態となる。したがって、ＰＬＬ回路５４が発生する源クロック信号ＳＣＬＫは出力されなくなり、帰還クロック信号ＦＢ．ＣＬＫもＬレベルに固定される。したがって、時刻ｔ３〜ｔ４においては、内部回路６２に加えて、クロック回路５２も非動作状態となり、半導体装置１００の消費電力は一層少なく抑えることができる。
【０１１９】
一般に、ＰＬＬ回路は、通常のロジック回路に比べて定常的な電流が流れるため、このような構成とすることで待機時の消費電力の低減に大きな効果がある。また、ダミー回路５６を初めとするロジック回路も内部ノードが固定されている非動作状態にあっても非導通状態のトランジスタに微小リーク電流が流れるため、このような構成とすることによりリーク電流もなくすことができ消費電力が一層低減される。
【０１２０】
次に、待機状態から動作状態に復帰する際の説明をする。
時刻ｔ４〜ｔ５において、まず制御信号ＣＮＴ．ＶＤがＬレベルからＨレベルへと立上がり端子１０２、１０４に再び電源電位が供給される。応じてＰＬＬ回路５４は源クロック信号ＳＣＬＫの出力を開始し、クロック回路５２は一定時間経過後にクロック信号ＲＥＦ．ＣＬＫに同期して動作するようになる。
【０１２１】
時刻ｔ５〜ｔ６において、制御信号ＣＮＴ．ＣＫをＬレベルからＨレベルへと立上げると、クロック供給回路５８の出力が活性化されるため、再びクロック信号ＯＵＴ．ＣＬＫが内部回路６２に与えられる。そして、内部回路６２は動作状態に復帰する。
【０１２２】
このような構成とすることにより、待機状態におけるＰＬＬ回路５４およびダミー回路５６の電流を低減することができるため、実施の形態１に示した半導体装置５０よりもさらに消費電力を低減することができる。
【０１２３】
なお、実施の形態２においては、ＰＬＬ回路５４およびダミー回路に対する電源電位の供給を他の回路と独立に制御するため端子１０２、１０４を設けたが、これらは１つにまとめた端子であってもよい。また、電源電位の供給を制御する代わりに、接地電位の供給を制御する端子を端子７０と別に設けてもよい。もちろん、電源電位および接地電位の両方の供給を同時に制御しても構わない。
【０１２４】
［実施の形態３］
図１１は、実施の形態３の半導体装置１２０の構成を示す回路図である。
【０１２５】
図１１を参照して、半導体装置１２０は、端子１０２、１０４およびクロック回路５２に代えて、クロック回路１２２を含む点が図９に示した半導体装置１００と異なる。クロック回路１２２は、信号発生回路５３に代えて信号発生回路１２３を含む。
【０１２６】
半導体装置１２０の他の部分の構成は、図９に示した半導体装置１００と同様であるので、説明は繰返さない。
【０１２７】
信号発生回路１２３は、制御信号／ＣＮＴ．ＶＤに応じてＰＬＬ回路５４に対する電源電位の供給を制御するトランジスタ１２４と、制御信号／ＣＮＴ．ＶＤに応じてダミー回路５６に対する電源電位の供給を制御するトランジスタ１２６とをさらに含む点が図９に示した信号発生回路５３と異なる。トランジスタ１２４は、端子６９に接続される主電源線とＰＬＬ回路５４に電源電流を供給する第１の副電源線との間に設けられる。トランジスタ１２６は、端子６９に接続される主電源線とダミー回路５６に電源電流を供給する第２の副電源線との間に設けられる。
【０１２８】
他の構成は図９に示した信号発生回路５３と同様であるので、説明は繰返さない。
【０１２９】
このような構成とすることにより、実施の形態２の半導体装置１００と同様の効果を得られ、かつ、トランジスタ１２４、１２６、ＰＬＬ回路５４およびダミー回路５６を同一のチップ上に集積することが可能となる。したがって、半導体装置を搭載するプリント基板をよりコンパクトなものにすることが可能となる。
【０１３０】
なお、実施の形態３では、スイッチとしてのトランジスタ１２４、１２６をそれぞれＰＬＬ回路５４、ダミー回路５６の電源電位の供給の制御のために設けたが、ＰＬＬ回路５４、ダミー回路５６の接地電位の供給を制御するためにトランジスタを設けても構わない。この場合は、トランジスタをＮチャネルＭＯＳトランジスタとするとよい。また、ＰＬＬ回路５４とダミー回路５６とに対応するトランジスタを別々に設けたが、これらはまとめた１つのトランジスタとしても構わない。もちろん、電源側と接地側にそれぞれトランジスタを設け、電源電位の供給と接地電位の供給とを同時に制御しても構わない。
【０１３１】
［実施の形態４］
図１２は、実施の形態４の半導体装置１４０の構成を示す回路図である。
【０１３２】
図１２を参照して、半導体装置１４０は、端子６９、７０に加えて端子１４２、１４４を備える点が、図２に示した半導体装置５０と異なる。端子６９は、ラッチ回路６６に含まれるすべてのフリップフロップの電源電位を供給する主電源線に外部から電源電位を与えるための端子である。一方、端子１４２は、ＰＬＬ回路５４、クロック供給回路５８、ダミー回路５６、クロックドライバ６０および組合せ回路６４に電源電位を供給するためのサブ電源線１５０に対して電源電位を与えるために設けられる。端子１４４は、ラッチ回路６６に与えられるクロック信号ＯＵＴ．ＣＬＫを待機状態において接地電位に固定しておくために設けられる端子である。端子１４４にはスイッチ１４８によって接地電位ＶＳＳが与えられる。端子１４２には、スイッチ１４６によって電源電位ＶＤＤが与えられる。
【０１３３】
次に、半導体装置１４０の動作について説明する。
動作状態においては、スイッチ１４６は導通状態、スイッチ１４８は非導通状態に設定される。動作状態から待機状態に移行する際には、まず、制御信号ＣＮＴ．ＣＫをＨレベルからＬレベルへと立下げることによってクロック信号ＯＵＴ．ＣＬＫをＬレベルに固定し、内部回路６２を待機状態にした後、スイッチ１４８を導通させる。これにより、信号ＯＵＴ．ＣＬＫはＬレベルに固定された信号となる。次に、スイッチ１４６を非導通状態とする。すると、ラッチ回路６６以外のすべての回路が電源から切り離されるため消費電力が低減される。このとき、ラッチ回路６６には端子６９から供給される電源電位が与えられており、ラッチ回路６６のクロックノードは接地電位ＶＳＳに固定されているため、ラッチ回路が保持しているデータは破壊されない。
【０１３４】
次に、待機状態から動作状態に復帰する際の説明をする。
まず、スイッチ１４６を導通状態とした後に、スイッチ１４８を非導通状態とし、ＰＬＬ回路５４が同期した後に制御信号ＣＮＴ．ＣＫをＨレベルとし、内部回路６２に対して同期したクロックの供給を行なう。
【０１３５】
なお、実施の形態４では、端子１４２を設け、スイッチ１４６により待機時にラッチ回路６６以外のすべての回路への電源の供給を停止する例について説明したが、ラッチ回路６６以外のすべての回路に対する接地電位の供給を制御してもよく、このため端子７０と別に端子を設けてスイッチにより制御しても構わない。もちろん、電源電位と接地電位との供給の両方を同時に制御しても同様の効果を得ることができる。さらに、スイッチ１４８に関しては、ラッチ回路６６がクロックノードがＨレベルの状態でデータが破壊されないのであれば、接地電位ＶＳＳを与えてクロック信号ＯＵＴ．ＣＬＫを固定する代わりに、電源電位ＶＤＤを与えて固定しても同様に効果は得られる。
【０１３６】
［実施の形態５］
図１３は、実施の形態５の半導体装置１６０の構成を示す回路図である。
【０１３７】
図１３を参照して、半導体装置１６０は、端子１４２、１４４に代えて、トランジスタ１６２、１６４を含む点が図１２に示した半導体装置１４０と異なる。他の部分の構成は図１２に示した半導体装置１４０と同様であるので説明は繰返さない。
【０１３８】
トランジスタ１６２は、ＰチャネルＭＯＳトランジスタであり、電源電位ＶＤＤが与えられる電源ノードとサブ電源線１５０の間に接続され、ゲートには制御信号ＣＮＴ．Ｖ２が与えられる。
【０１３９】
トランジスタ１６４は、ＮチャネルＭＯＳトランジスタであり、接地電位ＶＳＳが与えられる接地ノードとクロック信号ＯＵＴ．ＣＬＫが与えられるクロックノードとの間に接続され、ゲートには制御信号ＣＮＴ．Ｆが与えられる。
【０１４０】
実施の形態５の半導体装置１６０は、実施の形態４に示した半導体装置１４０において、外部に設けられるスイッチ１４６を半導体装置内部に設けられるトランジスタ１６２に置換え、また、スイッチ１４８をトランジスタ１６４に置換えたものであり、動作は実施の形態４の場合と同様であるため、説明は繰返さない。
【０１４１】
このような構成とすることにより、実施の形態４の場合と同様な効果が得られ、かつ、ＰＬＬ回路５４、ダミー回路５６、クロック供給回路５８、クロックドライバ６０、ラッチ回路６６、ラッチ回路以外の回路である組合せ回路６４およびトランジスタ１６２、１６４を同一のチップ上に集積することが可能になる。なお、実施の形態５では、ＰチャネルＭＯＳトランジスタによるスイッチであるトランジスタ１６２をラッチ回路６６以外の全回路に電源電位を供給する制御を行なうために設けた場合を説明したが、ラッチ回路６６以外の全回路に接地電位を供給する制御を行なってもよい。この場合は、トランジスタをＮチャネルＭＯＳトランジスタにするのが好ましい。また、ラッチ回路６６以外の全回路への電源電位の供給および接地電位の供給を同時に制御しても同様の効果を得ることができる。
【０１４２】
さらに、ラッチ回路６６がクロックノードがＨレベルの状態でデータが破壊されないのであれば、待機時に接地電位ＶＳＳを与える代わりに電源電位ＶＤＤをクロックノードに与えて固定しても構わない。この場合は、ＮチャネルＭＯＳトランジスタ１６４をＰチャネルＭＯＳトランジスタに置換えて同様な効果を得ることができる。
【０１４３】
［実施の形態６］
図１４は、実施の形態６の半導体装置２００の構成を示す回路図である。
【０１４４】
図１４を参照して、半導体装置２００は、クロック回路５２に代えて、クロック回路２５２を含み、内部回路６２に代えて内部回路２６２を含む点が図２に示した実施の形態１の半導体装置５０と異なる。他の構成は半導体装置５０と同様であるので説明は繰返さない。
【０１４５】
クロック回路２５２は、クロック供給回路５８に代えて、クロック供給回路２５８を含み、クロックドライバ６０に代えて、クロックドライバ２６０を含む点が図２に示したクロック回路５２と異なる。他の構成は、クロック回路５２と同様であるため説明は繰返さない。
【０１４６】
内部回路２６２は、ラッチ回路６６に代えてラッチ回路２６６を含み、組合せ回路６４に代えて組合せ回路２６４を含む点が図２に示した内部回路６２と異なる。
【０１４７】
ここで、領域２７０について説明する。領域２７０は、クロック供給回路２５８、クロックドライバ２６０、内部回路２６２を含む。領域２７０に含まれる各回路は、バックゲートに逆バイアスを与えることができるトランジスタによって構成される。すなわち、各々のＭＯＳトランジスタにおいて、バックゲートに与える電位を切換えることが可能になっている。つまり、ＰチャネルＭＯＳトランジスタの場合は電源電位以上の所定の電位と電源電位とを切換えてバックゲートに与える。また、ＮチャネルＭＯＳトランジスタにおいては、バックゲートに与える電位を接地電位と負の電位とで切換えることが可能になっている。
【０１４８】
図１５は、図１４におけるクロック供給回路２５８の構成を示す回路図である。
【０１４９】
図１５を参照して、クロック供給回路２５８はＡＮＤ回路であり、ソースが接地電位ＶＳＳに結合されゲートに制御信号ＣＮＴ．ＣＫが与えられるＮチャネルＭＯＳトランジスタ２７８と、ソースにＮチャネルＭＯＳトランジスタ２７８のドレインが接続されゲートに源クロック信号ＳＣＬＫが与えられるＮチャネルＭＯＳトランジスタ２７６と、ソースが電源電位ＶＤＤと結合されドレインがＮチャネルＭＯＳトランジスタ２７６のドレインと接続されゲートに制御信号ＣＮＴ．ＣＫが与えられるＰチャネルＭＯＳトランジスタ２７２と、ソースが電源電位ＶＤＤに結合されドレインがＮチャネルＭＯＳトランジスタ２７６のドレインと接続されゲートに源クロック信号ＳＣＬＫが与えられるＰチャネルＭＯＳトランジスタ２７４とを含む。
【０１５０】
クロック供給回路２５８は、さらに、ＰチャネルＭＯＳトランジスタ２７２、２７４のバックゲートに電源電位ＶＤＤと電源電位ＶＤＤよりもさらに高い電源電位ＶＤＤ２とのいずれかを選択的に与えるスイッチ回路２８０と、ＮチャネルＭＯＳトランジスタ２７６、２７８のバックゲートに接地電位ＶＳＳと接地電位よりもさらに低い負電位ＶＢＢとのいずれかを選択的に与えるスイッチ回路２８２とを含む。
【０１５１】
例として、クロック供給回路２５８のトランジスタによる回路図を示したが、クロックドライバ２６０、組合せ回路２６４およびラッチ回路２６６も、それぞれが含んでいるトランジスタのバックゲートは動作時と待機時で切換えて与えられるようになっている。
【０１５２】
次に、動作を説明する。
再び、図１４を参照して、まず、領域２７０に含まれる回路のＰチャネルＭＯＳトランジスタのバックゲートには電源電位が与えられている。
【０１５３】
動作状態から待機状態に移行する際には、まず制御信号ＣＮＴ．ＣＫをＬレベルに立下げてクロック信号ＯＵＴ．ＣＬＫをＬレベルに固定した後に、領域２７０に含まれるＰチャネルＭＯＳトランジスタのバックゲートに電源電位より高い電位を与える。さらに、領域２７０に含まれるＮチャネルＭＯＳトランジスタのバックゲートには負電位を与える。つまり、領域２７０に含まれるＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタはともにバックゲートに逆バイアスがかかった状態にされる。
【０１５４】
一般的に、トランジスタはバックゲートに逆バイアスがかかると、基板効果によってしきい値電圧が上昇する。ここで、逆バイアスがかかった状態とはＰチャネルＭＯＳトランジスタの場合にはチャネルが形成される基板部分、すなわちバックゲートの電位がソースよりも高い状態をいう。しきい値電圧が上昇すれば、トランジスタの非動作時におけるリーク電流は減少する。このため、待機状態におけるクロック供給回路２５８、クロックドライバ２６０、ラッチ回路２６６、組合せ回路２６４のトランジスタのリーク電流が小さくなり、消費電力が低減される。
【０１５５】
次に、待機状態から動作状態に復帰する際には、まず、領域２７０に含まれるＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのバックゲート電位をそれぞれ電源電位ＶＤＤおよび接地電位ＶＳＳに戻し、しきい値電圧を元の大きさに戻す。そして、ＰＬＬ回路５４が同期した後に制御信号ＣＮＴ．ＣＫをＨレベルに立上げ、同期したクロックの供給を内部回路２６２に行なう。
【０１５６】
このような構成とすることにより、待機状態においてリーク電流を低減することができるため、実施の形態１の場合よりも消費電力をさらに低減することができる。
【０１５７】
なお、実施の形態６で説明した構成に実施の形態２および実施の形態３で説明した構成を重ねて適用することによって、待機時にＰＬＬ回路５４とダミー回路５６の動作を停止させ、さらに消費電力を低減させることも可能である。この場合の動作は、制御信号ＣＮＴ．ＣＫをＨレベルからＬレベルに立下げることによりクロックの供給を停止した後、ＰＬＬ回路５４とダミー回路５６への電源電位の供給を停止し、さらに領域２７０に含まれるトランジスタのバックゲートに逆バイアスをかける。この、電源を切り離す動作とバックゲートに逆バイアスをかける動作はどちらを先に行なっても構わない。
【０１５８】
次に、待機状態から動作状態へと復帰する際には、ＰＬＬ回路５４とダミー回路５６に電源の供給を開始した後に、領域２７０に含まれるトランジスタのバックゲートの電位を元に戻す。すなわち、ＰチャネルＭＯＳトランジスタのバックゲートの電位を電源電位にし、ＮチャネルＭＯＳトランジスタのバックゲートの電位を接地電位ＶＳＳに戻す。
【０１５９】
そして、制御信号ＣＮＴ．ＣＫをＨレベルに立上げて内部回路２６２にクロックの供給を行なう。ＰＬＬ回路５４およびダミー回路５６に電源の供給を開始する動作と領域２７０に含まれるトランジスタのバックゲートの電位を元に戻す動作はどちらを先に行なっても構わない。
【０１６０】
また、実施の形態６では、ＰチャネルＭＯＳトランジスタのバックゲートに逆バイアスがかかった状態を作り出すのにソースに電源電位を与え、バックゲートに電源電位よりさらに高い電位を与えたが、他の方法でもトランジスタに逆バイアスがかかった状態を作り出すことができる。たとえば、（ａ）ＰチャネルＭＯＳトランジスタのバックゲートを電源電位にしておいて、ソースの電位を電源電位より低くする。（ｂ）バックゲートとソースの電位は電源電位より大きく、かつ、バックゲートの方が電位が高い状態にする。（ｃ）バックゲートとソースの電位は電源電位よりも低くし、バックゲートの電位を電源電位より高くする。などが考えられる。
【０１６１】
また、ＮチャネルＭＯＳトランジスタのバックゲートに逆バイアスをかける場合は、（ｅ）ＮチャネルＭＯＳトランジスタのバックゲートに接地電位を与え、かつ、ソースの電位を接地電位より高くする。（ｆ）バックゲートとソースの電位は接地電位より低くし、かつバックゲートの方がソースよりも電位が低い状態にする。（ｇ）バックゲートとソースの電位は接地電位より高く設定し、かつ、バックゲートの電位の方がソースよりも電位が低い状態とする。（ｈ）ソースの電位を接地電位よりも高くし、バックゲートの電位を接地電位より低くする。等種々の方法が考えられ、いずれの場合でも構わない。
【０１６２】
［実施の形態７］
図１６は、実施の形態７の半導体装置３００の構成を示す回路図である。
【０１６３】
図１６を参照して、半導体装置３００は、クロック回路５２に代えてクロック回路３５２を含む点が図２に示した半導体装置５０と異なる。クロック回路３５２は、信号発生回路５３に代えて信号発生回路３５３を含む。他の構成は半導体装置５０と同様であるため説明は繰返さない。
【０１６４】
信号発生回路３５３は、スイッチ回路３０４、３０２をさらに含む点が、図２に示した信号発生回路５３と異なる。スイッチ回路３０２は、源クロック信号ＳＣＬＫをダミー回路の入力ノードであるノードＮ２、または、ノードＮ４のいずれかに選択的に与える。スイッチ回路３０４は、ダミー回路の出力ノードであるノードＮ３、または、ノードＮ４のいずれかから信号を受け、帰還クロック信号ＦＢ．ＣＬＫとしてＰＬＬ回路５４に与える。他の構成は、図２に示した信号発生回路５３と同様であるため説明は繰返さない。
【０１６５】
次に、動作を説明する。
動作状態においては、スイッチ３０２はノードＮ２に接続され、スイッチ３０４はノードＮ３に接続されている。
【０１６６】
動作状態から待機状態に移行する際には、まず制御信号ＣＮＴＣＫを立下げることにより内部回路６２を待機状態とした後に、スイッチ３０２および３０４をノードＮ４に接続する。こうすることにより、ＰＬＬ回路５４はダミー回路５６を経由せずにロックする。しかしながらこの状態では、ダミー回路５６の遅延時間が考慮されていないため、ＰＬＬ回路５４は、ロック状態において、クロック信号ＲＥＦ．ＣＬＫに対して周波数は同じになるがダミー回路５６の遅延時間分だけ位相オフセットを持つクロック信号ＯＵＴ．ＣＬＫを出力するような状態にある。
【０１６７】
次に、待機状態から動作状態に復帰する際には、切換スイッチ３０２をノードＮ２に接続し、切換スイッチ３０４をノードＮ３に接続する。そして、正常な同期クロックが得られた後に制御信号ＣＮＴ．ＣＫを再び立上げることにより内部回路６２にクロック信号を供給し動作状態に復帰する。
【０１６８】
このような構成とすることにより、待機状態においてダミー回路５６が動作しないため、実施の形態１の場合と比べて待機状態の消費電力がさらに低減できる。また、実施の形態２の場合と比べると、待機時においても外部から入力されるクロック信号ＲＥＦ．ＣＬＫと同じ周波数でＰＬＬ回路はロックしているために待機状態から復帰する場合にＰＬＬ回路５４が完全にロックするまでの時間が短くなり、待機状態から通常の動作状態に素早く復帰することができる。
【０１６９】
以上実施の形態１〜実施の形態７においては、クロックの同期回路としてＰＬＬ回路を用いた例を示したが、ＤＬＬ（Delay Locked Loop）回路など他のクロック同期回路を内蔵する場合にも適用が可能である。
【０１７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７１】
【発明の効果】
請求項１〜３に記載の半導体装置は、クロックドライバより消費電力が少ないダミー回路によりクロックの同期を維持しつつ、クロックドライバを停止状態にするので、待機時における消費電力を極めて少なく抑えることができる。そして、待機時から動作時に復帰する場合において、不安定なクロック信号をラッチ回路に供給することがないので、誤動作を引起こすことがない。また、内部のラッチに使用されるクロック信号と外部から与えられるクロック信号との位相差を少なくする面でも有利である。
【０１７２】
請求項４〜５に記載の半導体装置は、請求項１に記載の半導体装置が奏する効果に加えて、クロックドライバを簡単な構成で停止状態にすることができる。
【０１７３】
請求項６に記載の半導体装置は、請求項１に記載の半導体装置が奏する効果に加えて、外部クロックに同期したクロック信号を発生できる。
【０１７４】
請求項７〜８に記載の半導体装置は、待機時の消費電力を少なくすることができる。
【０１７５】
請求項９に記載の半導体装置は、請求項７に記載の半導体装置が奏する効果に加えて、半導体装置を実装するプリント基板を簡単にすることができる。
【０１７６】
請求項１０〜１１に記載の半導体装置は、請求項７に記載の半導体装置が奏する効果に加えて、さらに、待機時の消費電力を少なくすることができる。
【０１７７】
請求項１２に記載の半導体装置は、請求項１０に記載の半導体装置が奏する効果に加えて、半導体装置を実装するプリント基板を簡単にすることができる。
【０１７８】
請求項１３に記載の半導体装置は、請求項１０に記載の半導体装置が奏する効果に加えて、待機時にラッチ回路のデータ保持を確実にできる。
【０１７９】
請求項１４〜１６に記載の半導体装置は、待機状態においてリーク電流を低減することができるため、消費電力を低減することができる。
【０１８０】
請求項１７に記載の半導体装置は、待機状態の消費電力を低減できる。また、待機状態から復帰する場合にＰＬＬ回路５４が完全にロックするまでの時間が短くなり、待機状態から通常の動作状態に素早く復帰することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態の半導体装置の例である同期型半導体記憶装置１の構成を示すブロック図である。
【図２】  本発明の実施の形態１の半導体装置５０の構成を示す回路図である。
【図３】  図２に示したＰＬＬ回路５４の構成を示すブロック図である。
【図４】  図３に示した位相比較器Ｂ１２の構成を示す回路図である。
【図５】  図３に示したチャージポンプＢ１３およびループフィルタＢ１４の構成を示す回路図である。
【図６】  図３に示した可変発振器Ｂ１５の構成を示す回路図である。
【図７】  図２に示したダミー回路５６の構成を示す回路図である。
【図８】  図２に示したクロック回路５２の動作を説明するための動作波形図である。
【図９】  実施の形態２の半導体装置１００の概略的な構成を示す回路図である。
【図１０】  図９に示した半導体装置１００の動作を説明するための動作波形図である。
【図１１】  実施の形態３の半導体装置１２０の構成を示す回路図である。
【図１２】  実施の形態４の半導体装置１４０の構成を示す回路図である。
【図１３】  実施の形態５の半導体装置１６０の構成を示す回路図である。
【図１４】  実施の形態６の半導体装置２００の構成を示す回路図である。
【図１５】  図１４におけるクロック供給回路２５８の構成を示す回路図である。
【図１６】  実施の形態７の半導体装置３００の構成を示す回路図である。
【図１７】  従来の半導体装置５００の構成を概略的に示す図である。
【図１８】  特開平７−２０２６８７号公報に記載されたクロック回路４００の構成を示す回路図である。
【図１９】  図１８に示したクロック回路４００の動作を説明するための動作波形図である。
【符号の説明】
１，５０，１２０，１４０，１６０，２００，３００  半導体装置、５２，１２２，２５２，３５２  クロック回路、５３，１２３，３５３  信号発生回路、５４  ＰＬＬ回路、５６  ダミー回路、５８，２５８  クロック供給回路、６０，２６０  クロックドライバ、６２，２６２  内部回路、６４，２６４  組合せ回路、６６，２６６  ラッチ回路、６８，２６８  フリップフロップ、６９，７０，１０２，１０４，１４２，１４４  端子、１００  半導体装置、１０６，１０８，１４６，１４８  スイッチ、１２４，１２６，１６２，１６４  トランジスタ、２７０  領域、ＳＣＬＫ  源クロック信号、ＦＢ．ＣＬＫ  帰還クロック信号、ＲＥＦ．ＣＬＫ，ＯＵＴ．ＣＬＫ  クロック信号、ＣＮＴ．ＣＫ，ＣＮＴ．ＶＤ，／ＣＮＴ．ＶＤ  制御信号、２７２，２７４  ＰチャネルＭＯＳトランジスタ、２７６，２７８  ＮチャネルＭＯＳトランジスタ、２８０，２８２  スイッチ回路、３０２，３０４  スイッチ回路、Ｎ１〜Ｎ４  ノード、Ｂ１２  位相比較器、Ｂ１３  チャージポンプ、Ｂ１４  ループフィルタ、Ｂ１５  可変発振器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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