(57)【特許請求の範囲】
【請求項１】
半導体メモリの入力ターミネーション制御装置において、
伝送ラインに信号が受信されるときにインピーダンスをマッチングさせるための入力ターミネーションと、
外部からテスト入力ピンを通して入力ターミネーションオフ命令及びオフ解除命令を受けて入力ターミネーションオン・オフ制御信号を出力するテスト回路と、
前記テスト回路により出力された前記入力ターミネーションオン・オフ制御信号によりスイッチングオン・オフして前記入力ターミネーションを機能させ又は機能を停止させる第１及び第２スイッチと、
を備え、前記テスト回路は、入力ターミネーションオフ命令及びオフ解除命令を記憶するレジスタを含み、外部からテスト入力ピンを通して入力される命令が前記レジスタに予め記憶された入力ターミネーションオフ命令又はオフ解除命令に一致するときに前記入力ターミネーションオン・オフ制御信号を出力することを特徴とする半導体メモリの入力ターミネーション制御装置。
【請求項２】
第１及び第２スイッチは、トランジスタから構成されることを特徴とする請求項１に記載の半導体メモリの入力ターミネーション制御装置。
【請求項３】
第１及び第２スイッチは、前記テスト回路から入力ターミネーションオフ制御信号が出力されるときにスイッチングオフされて前記入力ターミネーションの漏洩電流を遮断することを特徴とする請求項１に記載の半導体メモリの入力ターミネーション制御装置。
【請求項４】
半導体メモリの入力ターミネーション制御装置において、
外部からテスト入力ピンを通して入力ターミネーションオフ命令及びオフ解除命令を受けて入力ターミネーションオン・オフ制御信号を出力するテスト回路と、
伝送ラインに信号が受信されるときにインピーダンスをマッチングさせ、前記テスト回路から出力された前記入力ターミネーションオン・オフ制御信号により漏洩電流を遮断するための入力ターミネーションと、
を備え、前記テスト回路は、入力ターミネーションオフ命令及びオフ解除命令を記憶するレジスタを含み、外部からテスト入力ピンを通して入力される命令が前記レジスタに予め記憶された入力ターミネーションオフ命令又はオフ解除命令に一致するときに前記入力ターミネーションオン・オフ制御信号を出力することを特徴とする半導体メモリの入力ターミネーション制御装置。
【請求項５】
前記入力ターミネーションは、
第１及び第２抵抗と、
前記第１及び第２抵抗の間に連結された第１及び第２スイッチと、
を備えることを特徴とする請求項４に記載の半導体メモリの入力ターミネーション制御装置。
【請求項６】
前記入力ターミネーションは、VDDと接地との間に第１及び第２スイッチとしてトランジスタを備え、前記トランジスタは、ゲート制御によりターンオンされたときに抵抗として動作し、ターンオフされたときに遮断スイッチとして動作して入力ターミネーションを通じて漏洩電流を遮断することを特徴とする請求項４に記載の半導体メモリの入力ターミネーション制御装置。
【請求項７】
半導体メモリの入力ターミネーション制御装置において、
伝送ラインに信号が受信されるときにインピーダンスをマッチングさせるための入力ターミネーションと、
外部から入力ターミネーションオン・オフ制御信号を受けるためのパッドと、
外部からテスト入力ピンを通して入力ターミネーションオフ命令及びオフ解除命令を受けて入力ターミネーションオン・オフ制御信号を出力するテスト回路と、
前記テスト回路により出力された前記入力ターミネーションオン・オフ制御信号によりスイッチングオン・オフする第１及び第２スイッチと、
前記パッドを通して入力される前記入力ターミネーションオン・オフ制御信号又は前記テスト回路により出力された前記入力ターミネーションオン・オフ制御信号によりスイッチングオン・オフされる第１及び第２スイッチと、
を備え、前記テスト回路は、入力ターミネーションオフ命令及びオフ解除命令を記憶するレジスタを含み、外部から前記テスト入力ピンを通して入力される命令が前記レジスタに予め記憶された入力ターミネーションオフ命令又はオフ解除命令に一致するときに前記入力ターミネーションオン・オフ制御信号を出力することを特徴とする半導体メモリの入力ターミネーション制御装置。
【請求項８】
前記第１及び第２スイッチはトランジスタから構成されることを特徴とする請求項７に記載の半導体メモリの入力ターミネーション制御装置。
【請求項９】
前記第１及び第２スイッチは、前記テスト回路から入力ターミネーションオフ制御信号が出力されるときにスイッチングオフされて前記入力ターミネーションの漏洩電流を遮断することを特徴とする請求項７に記載の半導体メモリの入力ターミネーション制御装置。
【請求項１０】
半導体メモリの入力ターミネーション制御装置において、
外部から入力ターミネーションオン・オフ制御信号を受けるためのパッドと、
外部からテスト入力ピンを通して入力ターミネーションオフ命令及びオフ解除命令を受けて入力ターミネーションオン・オフ制御信号を出力するテスト回路と、
伝送ラインに信号が受信されるときにインピーダンスをマッチングさせ、前記パッドを通して入力される前記入力ターミネーションオン・オフ制御信号又は前記テスト回路により出力された前記入力ターミネーションオン・オフ制御信号によりスイッチングオン・オフして漏洩電流を遮断するための入力ターミネーションと、
を備えることを特徴とする半導体メモリの入力ターミネーション制御装置。
【請求項１１】
前記入力ターミネーションは、第１及び第２抵抗と、前記第１及び第２抵抗の間に連結された第１及び第２スイッチと、
を備えることを特徴とする請求項１０に記載の半導体メモリの入力ターミネーション制御装置。
【請求項１２】
前記入力ターミネーションは、VDDと接地との間に直列接続された第１及び第２トランジスタを備え、前記第１及び第２トランジスタは、ゲート制御によりターンオンされたときに抵抗として動作し、ターンオフされたときに遮断スイッチとして動作して入力ターミネーションを通じて漏洩電流を遮断することを特徴とする請求項１０に記載の半導体メモリの入力ターミネーション制御装置。
【請求項１３】
テスト回路と、入力ターミネーションの電流を制御するためのスイッチを備えた半導体メモリの入力ターミネーションの制御方法において、
外部から前記テスト回路のテスト入力ピンを通して入力ターミネーションオフ命令及びオフ解除命令を印加する過程と、
外部から前記テスト入力ピンを通して入力される命令が前記テスト回路のレジスタに予め記憶された入力ターミネーションオフ命令及びオフ解除命令に一致するときに入力ターミネーションオン・オフ制御信号を発生する過程と、
前記発生した入力ターミネーションオン・オフ制御信号により前記入力ターミネーションに電流が流れないように前記スイッチをオフさせる過程と、
を含むことを特徴とする半導体メモリの入力ターミネーション制御方法。
【請求項１４】
テスト回路と、入力ターミネーションの電流を制御するためのスイッチを備えた半導体メモリの入力ターミネーション制御方法において、
外部からパッドを通して第１入力ターミネーションオフ制御信号を入力する過程と、
外部から前記テスト回路のテスト入力ピンを通して入力ターミネーションオフ命令及びオフ解除命令を印加する過程と、
前記テスト入力ピンを通して入力される命令が前記テスト回路のレジスタに予め記憶された入力ターミネーションオフ命令及びオフ解除命令に一致するときに第２入力ターミネーションオン・オフ制御信号を発生する過程と、
前記第１又は第２入力ターミネーションオフ制御信号により前記入力ターミネーションに電流が流れないように前記スイッチをオフさせる過程と、
を含むことを特徴とする半導体メモリの入力ターミネーション制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、半導体メモリの入力ターミネーション制御装置に係るものであり、詳しくは半導体メモリの入力ターミネーションをオン・オフ制御して、テストの際に半導体メモリの初期不良、機能分析、信頼性分析を容易にすることができる入力ターミネーション制御装置及びその方法に関する。
【０００２】
【従来の技術】
一般に、1Gbps以上のデータ伝送率をもつ超高速半導体メモリは入力ターミネーションを備え、入力ターミネーションは、正常な読み出し及び書き込み動作においてデータを受信するときに、インピーダンスマッチングを通じて反射波による信号伝達の歪曲を減らすのに用いられている。例えば、半導体メモリのSRAMなどがキャッシュメモリとして用いられる場合にCPUとデータを直接にやりとりし、このとき、伝送される伝送ラインのインピーダンスとSRAM内の受信端のインピーダンスがマッチングされないと、外部信号が歪曲した状態で受信される。
【０００３】
即ち、低い周波数の外部入力信号の場合、現在信号の立ち下がり時間（falling  time）から次の信号の立ち上がり時間（rising  time）までに掛かる時間的なマージンがあるが、高速動作を要する高い周波数の場合、入力信号は現在信号の立ち下がり時間の終了前に次の信号の立ち上がり時間と重なることになる。その結果、CPUから伝送ラインを通してSRAMに特定信号を伝送するときに正しい信号を受けることができなくなる。
【０００４】
図３は、従来の半導体メモリにおけるインピーダンス整合制御回路の構成図である。
【０００５】
インピーダンス整合制御回路は、伝送線路を通して信号を入力するための入力端子P1と、抵抗R1、R2が電源電圧VDDとグラウンドとの間に直列接続されて入力端子P1に連結された伝送ラインに信号が受信されるとき、インピーダンスをマッチングさせるための入力ターミネーション10と、入力ターミネーション10を通してインピーダンスマッチングされて入力される信号を受信するためのノーマルレシーバ12と、から構成される。
【０００６】
図３に示すように、二つの抵抗R1、R2からなる入力ターミネーション10は、伝送線路とインピーダンスマッチングして受信される信号の歪曲を減らして正しい信号を内部に伝達する。
【０００７】
【発明が解決しようとする課題】
しかしながら、入力ターミネーション10はインピーダンスマッチングのために電源電圧VDDが供給されると、直列接続された二つの抵抗R1、R2を通して過度な電流が流れるようになる。その結果、ノーマルレシーバ12では受信される信号を変換する過程で製造不良等に起因して生じる漏洩電流を把握し難くする。よって、入力ターミネーション10が動作する状態では過度な電流が流れるので、入力ターミネーションをオフすれば、テスト装備の許容電流範囲内で多数の半導体メモリを同時テストし得るという付加的な利点がある。
【０００８】
そこで、本発明の目的は、半導体メモリにおいてテスト回路を通して入力される入力ターミネーションの漏洩電流が流れないように制御する入力ターミネーション制御装置及びその方法を提供することである。
【０００９】
【課題を解決するための手段】
このような目的を達成するため本発明の半導体メモリの入力ターミネーション制御装置において、伝送ラインに信号が受信されるときにインピーダンスをマッチングさせるための入力ターミネーションと、外部からテスト入力ピンを通してオン・オフテスト命令及びオン・オフテスト解除命令を受けて前記入力ターミネーションオン・オフ制御信号を出力するテスト回路と、外部からオン・オフテスト命令及びオン・オフテスト解除命令を受けるためのパッドと、入力open／shortテスト命令及び解除命令を出力するテスト回路と、前記テスト回路の入力ターミネーションオン・オフ制御信号によりスイッチングオン・オフする第１及び第２スイッチと、を備えることを特徴とする。
【００１０】
そして、このような目的を達成するため本発明の半導体メモリの入力ターミネーション制御方法において、前記テスト回路のテスト入力ピンを通して入力ターミネーションオフ命令または入力ピンopen／shortテスト命令を印加する過程と、前記命令が印加されるときに入力ターミネーションオフ制御信号を発生する過程と、テストパッドを通して入った信号としてオフ制御信号を発生する過程と、前記発生された入力ターミネーションオフ制御信号により前記入力ターミネーションに電流が流れないように前記スイッチをオフさせる過程と、を含むことを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳しく説明する。本発明を説明するに際して、関連する公知の機能或いは構成に対する具体的な説明が本発明の要旨を不必要に埋没させると判断される場合には、その詳細な説明を省略する。
【００１２】
図１は、本発明の好適な実施形態による半導体メモリの入力ターミネーション制御装置の構成図である。
【００１３】
伝送線路を通して信号を入力するための入力端子P11と、テスト命令入力端子P01と、二つの抵抗R11、R12が電源電圧VDDとグラウンドとの間に直列に接続されて入力端子P11に連結された伝送ラインに信号が受信されるときにインピーダンスをマッチングさせるための入力ターミネーション60と、入力ターミネーション60を通じてインピーダンスマッチングされて入力される信号を受信するためのノーマルレシーバ54と、外部からテスト入力ピンを通して入力された信号を受けて入力ピンopen／shortテスト命令及びopen／shortテスト解除命令を出力するOPEN/SHORTテストロジック42と、外部からオン・オフテスト命令及びオン・オフテスト解除命令を受けて入力ターミネーションオン・オフ制御信号を出力するON/OFFインストラクションロジック44を含むテスト回路40と、入力ターミネーションオン・オフ制御信号を入力するためのパッド46と、テスト回路40から出力された入力ターミネーションオン・オフ制御信号と、パッド46から入力された入力ターミネーションオン/オフ制御信号とを論理和して出力するORゲート48と、二つの抵抗R11、R12間に接続されてORゲート48から出力された入力ターミネーションオン／オフ制御信号によりスイッチングオン/オフ制御して漏洩電流を遮断するための第１及び第２スイッチ50、52と、入力ターミネーション60を通じてインピーダンスマッチングされて入力される信号を受信するためのノーマルレシーバ54と、から構成される。入力ターミネーション60は二つの抵抗R11、R12と第１及び第２スイッチ50、52を含み得る。
【００１４】
不図示の半導体メモリのテスト入力ピンを通して入力ターミネーションオフ命令、入力ピンopen／shortテスト命令が入力されると、テスト回路40はこのようなテスト命令及びテスト解除命令を記憶し、予め記憶されたテスト命令と一致するかどうかを検出し、予め記憶されたテスト命令と一致する場合に入力ターミネーションオフ制御信号を出力する。また、前記オン・オフ信号を受けるパッド46から入力された入力ターミネーションオフ制御信号はORゲート48を通して第１及び第２スイッチ50、52の制御端子に印加されて、第１及び第２スイッチ50、52をオフさせる。第１及び第２スイッチ50、52がオフされると、二つの抵抗R11、R12を含む入力ターミネーション60に漏洩電流が流れなくなって、入力端子P11を通して入力された信号がノーマルレシーバ54に印加されることにより、ノーマルレシーバ54の信頼性分析のための漏洩電流を測定することができる。このとき、テスト回路40、即ち、ON/OFFインストラクションロジック44とOPEN/SHORTテストロジック42はレジスタを備え、レジスタにオン・オフ制御命令及びオン・オフ制御解除命令を記憶している。
【００１５】
そこで、AC/DC性能分析のために用いるテスト命令、入力ピンopen／shortテスト命令、及びパッドから入るオフ信号を通じて、第１及び第２スイッチ50、52をオフさせて、入力ターミネーション60により漏洩電流が流れないようにする。
【００１６】
また、図１において第１及び第２スイッチ50、52はPMOSトランジスタ及びNMOSトランジスタで具現できる。
【００１７】
図２は、本発明の好適な第２の実施の形態による半導体メモリの入力ターミネーション制御装置の構成図である。
【００１８】
伝送線路を通して信号を入力するための入力端子P21と、テスト命令入力端子P02と、図１に示した抵抗R11とスイッチ50に代わる図２のスイッチ61と、図１に示した抵抗R12とスイッチ52に代わる図２のスイッチ62が電源電圧VDDとグラウンドとの間に直列接続されて入力端子P21に連結された伝送ラインに信号が受信されるときにインピーダンスをマッチングさせるための入力ターミネーション70と、入力ターミネーション70を通じてインピーダンスマッチングされて入力される信号を受信するためのノーマルレシーバ64と、外部からテスト入力ピンを通して入力された信号を受けて入力ピンopen／shortテスト命令及びopen／shortテスト解除命令を出力するOPEN/SHORTテストロジック51と、外部からオン・オフテスト命令及びオン・オフテスト解除命令を受けて入力ターミネーションオン・オフ制御信号を出力するON/OFFインストラクションロジック53を含むテスト回路55と、入力ターミネーションオン・オフ制御信号を入力するためのパッド56と、テスト回路55から出力された入力ターミネーションオン・オフ制御信号と、パッド56から入力された入力ターミネーションオン・オフ制御信号を論理和して出力するORゲート58と、ORゲート58から出力された入力ターミネーションオン・オフ制御信号によりスイッチングオン・オフして漏洩電流を遮断するための第１及び第２スイッチ61、62と、入力ターミネーション70を通じてインピーダンスマッチングされて入力される信号を受信するためのノーマルレシーバ64と、から構成される。
【００１９】
不図示の半導体メモリのテスト入力ピンを通して入力ターミネーションオフ命令、入力ピンopen／shortテスト命令が入力されるとテスト回路55はこのようなテスト命令及びテスト解除命令を記憶し、予め記憶されたテスト命令と一致するかどうかを検出して、予め記憶されたテスト命令と一致する場合に入力ターミネーションオフ制御信号を出力する。また、オン・オフ信号を受けるパッド56から入力された入力ターミネーションオフ制御信号はORゲート58を通して第１及び第２スイッチ61、62の制御端子に印加されて第１及び第２スイッチ61、62をオフさせる。第１及び第２スイッチ50、52がオフされると、入力ターミネーション70に漏洩電流が流れなくなって入力端子P21を通して信号が入力されてノーマルレシーバ64に印加されることにより、ノーマルレシーバ64の信頼性分析のための漏洩電流を測定することができる。このとき、テスト回路55、即ち、ON/OFFインストラクションロジック53とOPEN/SHORTテストロジック51はレジスタを備え、レジスタにオン・オフ制御命令及びオン・オフ制御解除命令を記憶している。
【００２０】
そこで、AC/DC性能分析のために使用するテスト命令、入力ピンopen／shortテスト命令、またはパッドから入るオフ信号を通じて第１及び第２スイッチ50、52をオフさせて入力ターミネーション60により漏洩電流が流れないようにする。
【００２１】
図２のスイッチ61、62はゲート制御によりオン・オフできるし、オンされた場合に抵抗として作用して入力ターミネーションで動作することができる。また、スイッチ61、62はNMOSトランジスタ及びPMOSトランジスタで具現できる。
【００２２】
【発明の効果】
以上説明したように本発明は、半導体メモリの入力ターミネーションオフ命令及び入力ピンopen／shortテストの際に入力ターミネーションに漏洩電流が流れないようにして、他の回路がもつ漏洩電流を把握することができ、入力ターミネーションに電流が流れないようにしてAC/DC特性分析を容易にするという効果があり、また、テスト装備の許容電流範囲を小さくするので、高価の装備を使用せずに費用を節減することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態によるテスト回路とパッドを通じた半導体メモリの機能及び信頼性テストの際の入力ターミネーション制御装置の構成図である。
【図２】本発明の好適な第２の実施の形態で、テスト回路とパッドを通じた半導体メモリの機能及び信頼性テストの際の入力ターミネーション制御装置の構成図である。
【図３】従来の半導体メモリにおいてインピーダンス整合制御回路の構成図である。
【符号の説明】
60：入力ターミネーション
54：ノーマルレシーバ
50、52：第１及び第２スイッチ
46：パッド
40：テスト回路
【図１】
0004216530.tif 000002
【図２】
0004216530.tif 000003
【図３】
0004216530.tif 000004