(57)【特許請求の範囲】
【請求項１】
インダクタンスを含む第１の線形回路を内部アドミタンス行列を対角化してなる第２の線形回路に等価変換する工程と、
前記第２の線形回路から、目的とするシミュレーションに不必要な複素共役な部分回路を削除して第３の線形回路に縮退する工程と、
前記第３の線形回路を複素数値を含まない第４の線形回路に等価変換する工程とを含んでいることを特徴とする線形回路の縮退方法。
【請求項２】
前記インダクタンスを含む第１の線形回路は、配線をモデリングした２個の外部端子を有する線形回路であり、
前記第３の線形回路を複素数値を含まない第４の線形回路に等価変換する工程は、変換行列
【数１】
0004300620.tif 000016
を使用し（但し、［Ｉ］は単位行列、Ｗkk、Ｗk*k、Ｗkk*、Ｗk*k*は、複素共役なハイパスフィルタの複素共役な内部端子ｋ、ｋ*に対応する要素である。）、複素共役なハイパスフィルタのコンダクタンス行列［ＧH］及びサセプタンス行列［ＢH］について、
［ＧH'］＝［Ｗ]T [ＧH][Ｗ]
［ＢH'］＝［Ｗ]T [ＢH][Ｗ]
なる等価変換を行い、複素共役なハイパスフィルタを複素数値を含まないハイパスフィルタに変換する工程を含んでいることを特徴とする請求項１記載の線形回路の縮退方法。
【請求項３】
インダクタンスを含む第１の線形回路を内部アドミタンス行列を対角化してなる第２の線形回路に等価変換する手段と、
前記第２の線形回路から、目的とするシミュレーションに不必要な複素共役な部分回路を削除して第３の線形回路に縮退する手段と、
前記第３の線形回路を複素数値を含まない第４の線形回路に等価変換する手段とを含んでいることを特徴とする線形回路の縮退装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩやプリント基板に形成する配線を回路解析によりシミュレーションする場合などに使用して好適な、インダクタンスを含む線形回路を複素数値を含まない線形回路に縮退する線形回路の縮退方法及び装置に関する。
【０００２】
ＬＳＩやプリント基板などの電気回路を設計する場合、動作の高速化に伴い、配線による素子間の信号遅延や配線間のノイズなどを正確に見積もることが重要になってきている。そこで、このような見積もりのために、配線を線形回路、例えば、π型ラダー回路で表現し、回路解析によるシミュレーションが行われている。
【０００３】
しかし、配線を正確にモデリングしようとすればするほど、多くの線形素子を必要とし、回路解析によるシミュレーションに多くの時間を必要としてしまう。このことから、効率の良い配線のモデリングは、回路設計の効率の向上に大きく寄与することになる。
【０００４】
【従来の技術】
図９は従来の線形回路の縮退方法の一例を示すフローチャートであり、この例によれば、縮退対象である線形回路の全回路データ（ネットリスト）を入力し、ＰＡＣＴ（Ｐole Ａnalysis via Ｃongruence Ｔransfomations)による等価変換処理を行い、その後、目的とするシミュレーションに不必要な部分回路の削除を行うことにより、縮退対象である線形回路の縮退が行われる。
【０００５】
図１０は図９に示す従来の線形回路の縮退方法をより具体的に説明するためのフローチャートであり、この例によれば、まず、縮退対象である線形回路の全回路データから、コンダクタンスのネットリスト及びサセプタンスのネットリストが抽出され、コンダクタンス行列［Ｇ］及びサセプタンス行列［Ｂ］が作成される。なお、縮退対象である線形回路の外部端子数をｎext、内部端子数をｎinnとすると、コンダクタンス行列［Ｇ］及びサセプタンス行列［Ｂ］はｎ（＝ｎext＋ｎinn）×ｎ行列となる。
【０００６】
ここに、縮退対象である線形回路の回路方程式は、数２に示すように表現することができる。但し、ｓは複素周波数、ｖextは外部端子電圧に対応するｎext次元ベクトル、ｖinnは内部端子電圧に対応するｎinn次元ベクトル、ｂは外部端子電流に対応するｎext次元ベクトルであり、内部端子電流に対応するｎinn次元ベクトルは［０］となる。
【０００７】
【数２】
0004300620.tif 000002
【０００８】
コンダクタンス行列［Ｇ］は数３に示すように表現することができる。但し、［Ｇ1］はｎext×ｎext行列であり、外部端子間をＤＣ的に相互に接続する枝を記述しており、外部コンダクタンス行列と呼ばれている。［Ｇ2］はｎinn×ｎinn行列であり、内部端子間をＤＣ的に相互に接続する枝を記述しており、内部コンダクタンス行列と呼ばれている。［Ｇ3］はｎinn×ｎext行列であり、内部端子を外部端子にＤＣ的に接続する枝を記述しており、接続コンダクタンス行列と呼ばれている。
【０００９】
【数３】
0004300620.tif 000003
【００１０】
また、サセプタンス行列［Ｂ］は数４に示すように表現することができる。但し、［Ｂ1 ］はｎext×ｎext行列であり、外部端子間をＡＣ的に相互に接続する枝を記述しており、外部サセプタンス行列と呼ばれている。［Ｂ2］はｎinn×ｎinn行列であり、内部端子間をＡＣ的に相互に接続する枝を記述しており、内部サセプタンス行列と呼ばれている。［Ｂ3］はｎinn×ｎext行列であり、内部端子を外部端子にＡＣ的に接続する枝を記述しており、接続サセプタンス行列と呼ばれている。
【００１１】
【数４】
0004300620.tif 000004
【００１２】
ＰＡＣＴでは、数５に示す変換行列［Ｖ1］が定義され、コンダンクタンス行列［Ｇ］及びサセプタンス行列［Ｂ］について、数６及び数７に示す等価変換が行われる。但し、［Ｉ］は単位行列、［Ｘ］は［Ｇ2]-1[Ｇ3］、［Ａ］は内部コンダクタンス行列［Ｇ2］をコレスキー分解した場合の下三角行列であり、［Ａ][Ａ]T＝［Ｇ2］を満たす行列である。また、［Ｐ］は［Ｂ3］−［Ｑ］、［Ｑ］は［Ｂ2][Ｘ］である。
【００１３】
【数５】
0004300620.tif 000005
【００１４】
【数６】
0004300620.tif 000006
【００１５】
【数７】
0004300620.tif 000007
【００１６】
すなわち、コンダクタンス行列［Ｇ］は、接続コンダクタンス行列［Ｇ3］を［０］に変換されると共に、内部コンダクタンス行列［Ｇ2］を対角行列［Ｉ］に変換され、外部端子と内部端子とのＤＣ的接続が消去されると共に、内部端子間のＤＣ的接続が消去される。
【００１７】
次に、数８に示す変換行列［Ｖ2］が定義され、コンダンクタンス行列［Ｇ'］及びサセプタンス行列［Ｂ'］について、数９及び数１０に示す等価変換が行われる。但し、［Ｕ］は［Ｂ2'］の固有ベクトルの列となる行列であり、［Ｕ]T [Ｕ］＝［Ｉ］となるものである。また、［Ｂ2''］は対角行列である。
【００１８】
【数８】
0004300620.tif 000008
【００１９】
【数９】
0004300620.tif 000009
【００２０】
【数１０】
0004300620.tif 000010
【００２１】
すなわち、コンダクタンス行列［Ｇ'］は保存され、サセプタンス行列［Ｂ'］は、内部サセプタンス行列［Ｂ2'］を対角行列［Ｂ2''］に変換され、内部端子間のＡＣ的接続が消去される。
【００２２】
ここに、回路解析による配線シミュレーションの対象である配線は、例えば、図１１に示すように、抵抗Ｒ及び容量Ｃからなる線形回路（π型ラダー回路）にモデリングすることができる。図１０中、Ｔe１、Ｔe２は等価性を保存すべき外部端子、Ｔi１、Ｔi２、Ｔiｍは内部端子であり、内部端子Ｔi２、Ｔiｍ間に存在する内部端子Ｔi３〜Ｔi（ｍ−１）は、図示を省略している。
【００２３】
図１１に示す線形回路においては、コンダクタンス行列［Ｇ］及びサセプタンス行列［Ｂ］は、数１１及び数１２に示すように、（２＋ｍ）×（２＋ｍ）の正方行列となる。
【００２４】
【数１１】
0004300620.tif 000011
【００２５】
【数１２】
0004300620.tif 000012
【００２６】
これらコンダクタンス行列［Ｇ］及びサセプタンス行列［Ｂ］について、
［Ｇ''］＝［Ｖ2]T [Ｖ1]T [Ｇ][Ｖ1][Ｖ2］
［Ｂ''］＝［Ｖ2]T [Ｖ1]T [Ｂ][Ｖ1][Ｖ2］
なる等価変換（ＰＡＣＴによる等価変換）を行うと、図１１に示す線形回路は、図１２に示すように、外部端子Ｔe１、Ｔe２に対してハイパスフィルタが並列に接続されてなる線形回路に変換することができる。なお、並列接続されたハイパスフィルタの数は、等価変換前の線形回路の内部端子数ｍに等しい。
【００２７】
そこで、図１２に示す線形回路から、目的とするシミュレーションに不必要なハイパスフィルタ（例えば、信号の遅延に影響しないハイパスフィルタ）を削除すると、例えば、図１３に示すような線形回路に縮退することができ、図１１に示す線形回路の代わりに、図１２に示す線形回路を使用して、回路解析による配線シミュレーションを行うことができる。
【００２８】
【発明が解決しようとする課題】
ところで、回路解析による配線シミュレーションの対象である配線は、図１４に示すように、抵抗Ｒ、インダクタンスＬ及び容量Ｃからなる線形回路（π型ラダー回路）にモデリングすることもでき、この場合、コンダクタンス行列［Ｇ］及びサセプタンス行列［Ｂ］は、数１３及び数１４に示すようになる。
【００２９】
【数１３】
0004300620.tif 000013
【００３０】
【数１４】
0004300620.tif 000014
【００３１】
しかし、図１４に示す線形回路をＰＡＣＴにより等価変換すると、サセプタンス行列［Ｂ''］に複素数値が含まれることになる。これは、インダクタンスＬを含むことで、コンダクタンス行列［Ｇ］の固有値に負数が含まれ、コンダクタンス行列［Ｇ］が非正定値となることに起因する。
【００３２】
この結果、インダクタンスＬを含む線形回路をＰＡＣＴにより等価変換して、回路解析による配線シミュレーションに不必要なハイパスフィルタを削除した場合においても、縮退された線形回路は、複素数値を含むハイパスフィルタを含む線形回路となってしまい、複素数値を含む回路データを扱うことができない回路シミュレータでは、回路解析による配線シミュレーションを行うことができないという問題点があった。
【００３３】
本発明は、かかる点に鑑み、インダクタンスを含む線形回路を複素数値を含まない線形回路に縮退することができるようにし、例えば、回路解析による配線シミュレーションの対象である配線をインダクタンスを含む線形回路にモデリングしても、複素数値を含む回路データを扱うことができない回路シミュレータによりシミュレーションすることができるようにし、複素数値を含む回路データを扱うことができる回路シミュレータを開発する必要がないようにした線形回路の縮退方法を提供することを目的とする。
【００３４】
【課題を解決するための手段】
本発明の線形回路の縮退方法は、インダクタンスを含む第１の線形回路を内部アドミタンス行列を対角化してなる第２の線形回路に等価変換する工程と、第２の線形回路から、目的とするシミュレーションに不必要な複素共役な部分回路を削除して第３の線形回路に縮退する工程と、第３の線形回路を複素数値を含まない第４の線形回路に等価変換する工程とを含んでいるというものである。
【００３５】
本発明の線形回路の縮退方法によれば、インダクタンスを含む第１の線形回路を縮退してなる第３の線形回路を複素数値を含まない等価な第４の線形回路に変換することができる。すなわち、インダクタンスを含む線形回路を複素数値を含まない線形回路に縮退することができる。したがって、例えば、回路解析による配線シミュレーションの対象である配線をインダクタンスを含む線形回路にモデリングしても、複素数値を含む回路データを扱うことができない回路シミュレータによりシミュレーションすることができる。
【００３６】
本発明の線形回路の縮退装置は、インダクタンスを含む第１の線形回路を内部アドミタンス行列を対角化してなる第２の線形回路に等価変換する手段と、第２の線形回路から、目的とするシミュレーションに不必要な複素共役な部分回路を削除して第３の線形回路に縮退する手段と、第３の線形回路を複素数値を含まない第４の線形回路に等価変換する手段とを含んでいるというものである。
【００３７】
本発明の線形回路の縮退装置によれば、インダクタンスを含む第１の線形回路を縮退してなる第３の線形回路を複素数値を含まない等価な第４の線形回路に変換することができる。すなわち、インダクタンスを含む線形回路を複素数値を含まない線形回路に縮退することができる。したがって、例えば、回路解析による配線シミュレーションの対象である配線をインダクタンスを含む線形回路にモデリングしても、複素数値を含む回路データを扱うことができない回路シミュレータによりシミュレーションすることができる。
【００３８】
【発明の実施の形態】
図１は本発明の線形回路の縮退方法の一実施形態を示すフローチャートであり、本発明の線形回路の縮退方法の一実施形態は、回路解析による配線シミュレ−ションの対象である配線を、図１４に示すように、抵抗Ｒ、インダクタンスＬ及び容量Ｃでモデリングした線形回路を縮退の対象とするものである。
【００３９】
本発明の線形回路の縮退方法の一実施形態は、まず、縮退対象であるインダクタンスを含む線形回路の全回路データを入力し、ＰＡＣＴによる等価変換と配線シミュレーションに不必要なハイパスフィルタの削除とを順に行い、その後、複素数値を含む縮退された線形回路を複素数値を含まない線形回路に変換することにより、縮退対象であるインダクタンスを含む線形回路を複素数値を含まない線形回路に縮退するというものである。
【００４０】
図２は本発明の線形回路の縮退装置の一実施形態を示すブロック回路図であり、本発明の線形回路の縮退方法の一実施形態を実施することができるようにしたものである。図２中、１０は縮退対象であるインダクタンスを含む線形回路の全回路データを格納する縮退対象線形回路データ格納手段、２０は縮退対象線形回路データ格納手段１０から縮退対象であるインダクタンスを含む線形回路の全回路データを入力し、縮退対象であるインダクタンスを含む線形回路をＰＡＣＴにより等価変換する等価変換手段である。
【００４１】
また、３０は等価変換手段２０により得られる線形回路から、配線シミュレーションに不必要なハイパスフィルタを削除する不要ハイパスフィルタ削除手段、４０は不要ハイパスフィルタ削除手段３０により得られる複素数値を含む縮退線形回路を複素数値を含まない縮退線形回路に変換する実数化手段、５０は実数化手段４０により得られる縮退線形回路の全回路データを格納する縮退線形回路データ格納手段である。
【００４２】
ここに、図１４に示すインダクタンスを含む線形回路について、ＰＡＣＴによる等価変換を行うと、図３に示すように、複素数値を含むハイパスフィルタと、実数値からなるハイパスフィルタとを並列接続してなる線形回路になるが、複素数値を含む全てのハイパスフィルタは、それに対応する複素共役な複素数値からなるハイパスフィルタと共に存在するという事実がある。
【００４３】
そして、また、図１４に示す線形回路において、サセプタンス行列［Ｂ''］の対角成分が複素数値であっても、その絶対値の逆数を部分回路の応答周波数と見なすことができるので、従来の場合と同様に、配線シミュレーションに不必要なハイパスフィルタの削除を行うことができる。したがって、縮退に際しては、複素共役なハイパスフィルタは、両方とも削除されるか、両方とも削除されないかのどちらかとなる。
【００４４】
そこで、図３に示す線形回路から、配線シミュレーションに不必要なハイパスフィルタ、たとえば、信号の遅延に影響しないハイパスフィルタを削除して縮退を行うと、例えば、図４に示すように、複素共役なハイパスフィルタを含む線形回路となる。
【００４５】
ここに、図５に示すような複素共役なハイパスフィルタは、図６に示すような複素数値を含まないハイパスフィルタに等価変換することができる。但し、
Ｃ1とＣ1* 、Ｃ2とＣ2*、Ｃ3とＣ3*は、それぞれ、複素共役な容量
ｒ1 ＝ｒ1*＝１
Ｃ4 ＝Ｃ1 の実部
Ｃ4*＝Ｃ1 の虚部
Ｃ5 ＝Ｃ2 の実部
Ｃ5*＝Ｃ2 の虚部
Ｃ7 ＝（Ｃ1＋Ｃ2＋Ｃ3）の虚部
Ｃ6 ＝（Ｃ1＋Ｃ2＋Ｃ3）の実部−Ｃ4−Ｃ5−Ｃ7
Ｃ6*＝（Ｃ1＋Ｃ2＋Ｃ3）の実部−Ｃ4*−Ｃ5*−Ｃ7 
ｒ2 ＝１
ｒ2*＝−１
である。
【００４６】
したがって、図４に示す複素共役なハイパスフィルタを含む線形回路は、図７に示すように、複素共役なハイパスフィルタを実数値からなるハイパスフィルタに等価変換した線形回路に等価変換することができる。この変換は、複素共役なハイパスフィルタのコンダクタンス行列を［ＧH］、サセプタンス行列を［ＢH］とすると、数１５に示す変換行列Ｗを使った
［ＧH'］＝［Ｗ]T [ＧH][Ｗ］
［ＢH'］＝［Ｗ]T [ＢH][Ｗ］
として表現することができる。但し、Ｗkk、Ｗk*k、Ｗkk*、Ｗk*k*は、複素共役なハイパスフィルタ内の複素共役な内部端子ｋ、ｋ*に対応する要素である。
【００４７】
【数１５】
0004300620.tif 000015
【００４８】
具体的には、コンダクタンス行列［ＧH］及びサセプタンス行列［ＢH］は、図８に示すように、コンダクタンス行列［ＧH'］及びサセプタンス行列［ＢH'］に等価変換される。但し、
ｅとｅ*、ｆ1とｆ1*、ｆ2とｆ2*は、それぞれ、複素共役
ａ＝ｅの実部
ｂ＝ｅの虚部
ｈ1＝√２×（ｆ1の実部）
ｄ1＝√２×（ｆ1の虚部）
ｈ2＝√２×（ｆ2の実部）
ｄ2＝√２×（ｆ2の虚部）
である。なお、外部コンダクタンス行列の要素及び外部サセプタンス行列の要素は、図示を省略している。
【００４９】
このように、本発明の線形回路の縮退方法の一実施形態によれば、図１４に示すインダクタンスを含む線形回路を図７に示すような複素数値を含まない線形回路に縮退することができるので、回路解析による配線シミュレーションの対象である配線を、図１４に示すようなインダクタンスを含む線形回路にモデリングしても、複素数値を含む回路データを扱うことができない回路シミュレータによりシミュレーションすることができる。
【００５０】
【発明の効果】
以上のように、本発明によれば、インダクタンスを含む線形回路を複素数値を含まない線形回路に縮退することができるようにしたことにより、回路解析による配線シミュレーションの対象である配線をインダクタンスを含む線形回路にモデリングしても、複素数値を含む回路データを扱うことができない回路シミュレータによりシミュレーションを行うことができるので、複素数値を含む回路データを扱うことができる回路シミュレータを開発する必要がない。
【図面の簡単な説明】
【図１】本発明の線形回路の縮退方法の一実施形態を示すフローチャートである。
【図２】本発明の線形回路の縮退装置の一実施形態を示すブロック回路図である。
【図３】図１４に示す線形回路（π型ラダー回路）をＰＡＣＴにより等価変換してなる線形回路を示す回路図である。
【図４】図３に示す線形回路を縮退してなる線形回路を示す回路図である。
【図５】複素共役なハイパスフィルタを示す回路図である。
【図６】図５に示す複素共役なハイパスフィルタを等価変換してなる実数値からなるハイパスフィルタを示す回路図である。
【図７】図４に示す複素数値を含む線形回路を等価変換してなる実数値からなる線形回路を示す回路図である。
【図８】複素共役なハイパスフィルタのコンダクタンス行列及びサセプタンス行列と、複素共役なハイパスフィルタを等価変換してなる実数値からなるハイパスフィルタのコンダクタンス行列及びサセプタンス行列との関係を示す図である。
【図９】従来の線形回路の縮退方法の一例を示すフローチャートである。
【図１０】図９に示す従来の線形回路の縮退方法をより具体的に説明するためのフローチャートである。
【図１１】回路解析による配線シミュレーションの対象である配線をモデリングしてなる線形回路（π型ラダー回路）の一例を示す回路図である。
【図１２】図１１に示す線形回路（π型ラダー回路）をＰＡＣＴにより等価変換してなる線形回路を示す回路図である。
【図１３】図１２に示す線形回路から、目的とするシミュレーションに不必要なハイパスフィルタを削除してなる線形回路を示す回路図である。
【図１４】回路解析による配線シミュレーションの対象である配線をモデリングしてなる線形回路（π型ラダー回路）の他の例を示す回路図である。
【符号の説明】
（図２）
１０  縮退対象線形回路データ格納手段
２０  等価変換手段
３０  不要ハイパスフィルタ削除手段
４０  実数化手段
５０  縮退線形回路データ格納手段
【図１】
0004300620.tif 000017
【図２】
0004300620.tif 000018
【図３】
0004300620.tif 000019
【図４】
0004300620.tif 000020
【図５】
0004300620.tif 000021
【図６】
0004300620.tif 000022
【図７】
0004300620.tif 000023
【図８】
0004300620.tif 000024
【図９】
0004300620.tif 000025
【図１０】
0004300620.tif 000026
【図１１】
0004300620.tif 000027
【図１２】
0004300620.tif 000028
【図１３】
0004300620.tif 000029
【図１４】
0004300620.tif 000030