(57)【特許請求の範囲】
【請求項１】
メモリシステムに使うための、第１メモリモジュールと第２メモリモジュールとを含むメモリモジュールにおいて、
前記第１メモリモジュールは、メモリ装置と第１及び第２バッファとを具備し、
前記第１バッファは、書込みまたは読出し命令を具備した制御信号及び第１書込みクロック信号を第１伝送方向であるメモリコントローラから受け入れ、
前記第２バッファは、
第１データバス及び第２データバスに接続され、前記第１書込みクロック信号を第１伝送方向である前記メモリコントローラから受け入れ、前記第１書込みクロック信号を基とした第１読出しクロック信号を第２伝送方向である前記メモリコントローラへ伝送し、
前記書込み命令が前記メモリシステムにある前記第２メモリモジュールにデータを書込むことを示す場合、前記第２バッファからデータを伝送するために前記第１書込みクロック信号に応答して第２書込みクロック信号を発生し前記第２メモリモジュールへ伝送し、
前記書込み命令が前記第１メモリモジュールにある前記メモリ装置にデータを書込むことを示す場合、前記第２バッファから前記メモリ装置にデータを書込むために前記第１書込みクロック信号に応答してメモリ書込みクロック信号を発生させ、
前記第１メモリモジュールは、さらに、前記読出し命令が前記第１メモリモジュールにある前記メモリ装置からデータを読出すことを示す場合、前記メモリ装置から前記第２バッファにデータを読出すために前記メモリ書込みクロック信号に応答してメモリ読出しクロック信号を発生させ、
前記第２メモリモジュールは、前記第２メモリモジュールの第２バッファからデータを伝送するために、前記第２書込みクロック信号に応答して第２読み出しクロック信号を発生し前記第１メモリモジュールの前記第２バッファへ伝送することを特徴とするメモリモジュール。
【請求項２】
前記メモリ読出しクロック信号は、前記メモリ書込みクロック信号に応答して前記メモリ装置からリターンされたクロック信号であることを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
前記メモリ読出しクロック信号の伝送経路は、前記メモリ書込みクロック信号の伝送経路に接続されることを特徴とする請求項２に記載のメモリモジュール。
【請求項４】
前記メモリモジュールは、前記メモリ読出しクロック信号及び前記メモリ書込みクロック信号の前記伝送経路に接続されたダミーロードをさらに含むことを特徴とする請求項３に記載のメモリモジュール。
【請求項５】
前記メモリ読出しクロック信号の前記伝送経路と前記メモリ書込みクロック信号の伝送経路の伝搬遅延は、前記メモリ装置と前記第２バッファとの間の前記データ信号の伝送経路の伝搬遅延と同一であることを特徴とする請求項３に記載のメモリモジュール。
【請求項６】
前記第２書込みクロック信号は前記第１書込みクロック信号に応答して発生し、前記第２書込みクロック信号が前記第２メモリモジュール上にある前記第２バッファに伝送されることを特徴とする請求項１に記載のメモリモジュール。
【請求項７】
前記第２書込みクロック信号は、前記第１書込みクロック信号に応答して前記第１メモリモジュール上にある位相同期ループまたは遅延同期ループにより発生することを特徴とする請求項６に記載のメモリモジュール。
【請求項８】
前記第２バッファは、前記第１メモリモジュール上にある前記メモリ装置または前記第２メモリモジュール上にある前記メモリ装置からデータがアクセスされたかどうかを決定するために、前記第１バッファで生じたデコーディング信号を受け入れることを特徴とする請求項１に記載のメモリモジュール。
【請求項９】
前記第１バッファは、データフラッグ信号である第１待ち信号を受け入れ、前記第１書込みクロック信号に応答してバッファリングされた前記第１待ち信号を前記メモリ装置に伝送することを特徴とする請求項１に記載のメモリモジュール。
【請求項１０】
前記第１バッファは、前記第１待ち信号に応答してリターンフラッグ信号である第２待ち信号を発生させることを特徴とする請求項９に記載のメモリモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリシステムに係り、特にＰＴＰ（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）バス構成を持つメモリシステムに関する。
【０００２】
【従来の技術】
メモリシステムは、通常、スタブ構造で配列される。このような構造において、メモリモジュールは共通データバス、制御／アドレスバス及びクロックバスに沿ってスタブのように並列で配置される。スタブバス構造を持つメモリシステムにおいて、データ伝送率を増加させるためには信号保全に対する慎重な制御、すなわち、スタブロードにより交互に影響を受ける信号保全が必要である。スタブロードは伝送ライン上で不連続ポイントとして作用し、信号反射を誘発する。スタブロードに起因する信号反射は信号保全を低下させる。その結果、システム全体のデータ伝送率が制限される。
【０００３】
ＳＳＴＬ（ｓｔｕｂ−ｓｅｒｉｅｓ−ｔｅｒｍｉｎａｔｅｄ−ｌｏｇｉｃ）構造に従うスタブバス構成によって、スタブロードの不利な影響を抑制しようとする試みがあった。しかし、このような構成はスタブロードの不利な効果を緩和させるにもかかわらず、この構成にはロードが相変らず含まれているため、データ伝送率を増加させるには根本的な限界を有している。
【０００４】
スタブバス構造により当面する限界を克服するために、ＳＬＴ（ｓｈｏｒｔ−ｌｏｏｐ−ｔｈｒｏｕｇｈ）構造が提案された。ＳＬＴバス構造では、システム構成要素は信号ライン上に直列に配列される。メモリモジュールの場合、例えば、信号ラインはモジュールコネクタを通じてマザーボードに沿ってモジュールの第１面とモジュール上にある所望の構成要素にまで至る。信号ラインはその後にモジュールの第２面上にある第２構成要素までモジュールボディを通過し、モジュールコネクタ上にある第２接続装置を通じてマザーボードに復帰する。信号ラインは第１モジュールコネクタから第２モジュールコネクタ、第２モジュールに至るまでマザーボード上に拡張される。したがって、ＳＬＴバス構造ではスタブロードによる不連続ポイントがなくなって、信号保全が向上してデータ伝送率が増加できる。しかし、各々の信号のために２つのピンが要求されるために、モジュールピンの個数はスタブバス構造で要求される個数の２倍となり、これはシステムのコストを上昇させる。さらに、モジュールの台数が増加するにつれて信号ラインのロードが増加し、動作可能な最大のデータ伝送率を制限する。
【０００５】
ＳＬＴバス構造で接する限界点を処理するためにＰＴＰバス構造が提案された。例えば、ＨａｎｓｅｎなどによるＵ.Ｓ.Ｐ.５,７４２,８４０は図１３のような構造を提案する。ＰＴＰバス構造では、単一ソースにより単に一つのロードだけ駆動され、スタブのような不連続ポイントは存在しない。この方式でデータ伝送率はかなり増加できる。モジュール間での各々のデータ伝送はそれ自体の位相関係を持つ。したがって、読出し方向と書込み方向とでのクロック信号の位相関係がモジュール位置によって変わるので、データがモジュールからモジュールに伝えられる時に複雑なクロックスキームが要求される。
【０００６】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、ＰＴＰ方式のメモリバス構造に適した効率的なクロッキングを提供できるシステム及び方法を提供することにある。
【０００７】
【課題を解決するための手段】
前述の技術的課題を達成するための本発明によるＰＴＰバス構造でのクロックシステム及び方法は、ＰＴＰバス構造間で行われるあらゆるデータ伝送について書込み方向内の書込みクロックの間に同一位相関係を保証し、これと類似に、モジュール位置に関係なくモジュール間のあらゆるデータ伝送について読出し方向内の読出しクロックの間に同一の位相関係を維持することを特徴とする。
【０００８】
一実施形態において、本発明はＰＴＰ構成を持つメモリシステムで使われるためのメモリモジュールを示す。このメモリモジュールはメモリ装置及びバッファを具備し、バッファは書込みまたは読出し命令を具備した制御信号、及び第１書込みクロック信号を第１伝送方向に受け入れ、第１読出しクロック信号を第２伝送方向に受け入れ、第１両方向データバス及び第２両方向データバスに接続される。メモリモジュールは、書込み命令がシステムにある他のメモリモジュールにデータを書込むことを示す場合、バッファからデータを第１伝送方向に伝送するために、第１書込みクロック信号に応答して第２書込みクロック信号を発生させ、書込み命令がモジュールにあるメモリにデータを書込むことを示す場合、バッファからメモリにデータを書込むために第１書込みクロック信号に応答してメモリ書込みクロック信号をさらに発生させる。メモリモジュールは読出し命令が前モジュールにあるメモリからデータを読出すことを示す場合、メモリからバッファにデータを読出すために、第１書込みクロック信号に応答してメモリ読出しクロック信号をさらに発生させる。
【０００９】
メモリモジュールは読出し命令がシステムにある他のメモリモジュールからデータを読出すことを示す時、バッファからデータを第２伝送方向に伝送するために、第１書込みクロック信号に応答して第２読出しクロック信号をさらに発生させることができる。
【００１０】
メモリ読出しクロック信号は望ましくはメモリ書込みクロック信号のリターン信号を含む。この場合、メモリ読出しクロック信号はメモリ書込みクロック信号の伝送経路上に生じる。ダミーロードはメモリ読出し経路クロック信号及びメモリ書込みクロック信号の伝送経路に接続されうる。メモリ読出しクロック信号の伝送経路の長さとメモリ書込みクロック信号の伝送経路の長さとは、望ましくはメモリとバッファとの間のデータ信号の伝送経路の長さと同じである。
【００１１】
第２書込みクロック信号、第２読出しクロック信号、メモリ書込みクロック信号及び前記メモリ読出しクロック信号は、望ましくは第１書込みクロック信号に応答して発生する。発生したこれらの信号は、例えば、位相同期ループまたは遅延同期ループによって第１書込みクロック信号と同期される。
【００１２】
他の実施形態において、本発明はＰＴＰバス構造を持つメモリシステムに使うためのメモリモジュールを示す。メモリモジュールはメモリ装置及びバッファを含み、バッファは書込みまたは読出し命令を具備した制御信号及び第１書込みクロック信号を第１伝送方向に受け入れ、第１読出しクロック信号を第２伝送方向に受け入れ、第１両方向データバス及び第２両方向データバスに接続される。
【００１３】
メモリモジュールは書込み命令が前記システム内にある他のメモリモジュールにデータを書込むことを示す場合、バッファからデータを第１伝送方向に伝送するために第１書込みクロック信号に応答して第２書込みクロック信号を発生させる。
メモリモジュールは書込み命令がシステム内にあるメモリにデータを書込むことを示す場合、バッファからメモリにデータを第１伝送方向に書込むために、第１書込みクロック信号に応答してメモリ書込みクロック信号を発生させる。
【００１４】
メモリモジュールは読出し命令がモジュール内にあるメモリからデータを読出すことを示す場合、メモリからバッファにデータを読出すために、第１書込みクロック信号に応答してメモリ読出しクロック信号を発生させる。
メモリモジュールは読出し命令がシステム内にある他のメモリからデータを読出すことを示す場合、バッファからデータを第２伝送方向に伝送するために第１書込みクロック信号に応答して第２メモリ読出しクロック信号を発生させる。
【００１５】
他の実施形態において、本発明はＰＴＰバス構造を持つメモリシステムを示す。システムは書込みまたは読出し命令を具備した制御信号及び第１書込みクロック信号を発生させるメモリコントローラと、メモリ装置及びバッファを具備したメモリモジュールとを含む。バッファは書込みまたは読出し命令を具備した制御信号、及び第１書込みクロック信号を第１伝送方向に受け入れ、第１読出しクロック信号を第２伝送方向に受け入れ、第１両方向データバス及び第２両方向データバスに接続される。メモリモジュールは、書込み命令がシステムにある他のメモリモジュールにデータを書込むことを示す場合、バッファからデータを伝送するために、第１書込みクロック信号に応答して第２書込みクロック信号を第１伝送方向に発生させ、書込み命令がモジュールにあるメモリにデータを書込むことを示す場合、バッファからメモリにデータを書込むために、第１書込みクロック信号に応答してメモリ書込みクロック信号を発生させる。メモリモジュールは読出し命令がモジュールにあるメモリからデータを読出すことを示す場合、メモリからバッファにデータを読出すために、第１書込みクロック信号に応答してメモリ読出しクロック信号をさらに発生させる。
【００１６】
他の実施形態において、本発明はＰＴＰバス構造を持つメモリシステムを示す。システムは、第１書込みクロック信号を発生させるために、書込みまたは読出し命令を具備した制御信号及び第１書込みクロック信号を発生させるメモリコントローラを含む。メモリモジュールはメモリ装置及びバッファを具備し、バッファは書込みまたは読出し命令を具備した制御信号及び第１書込みクロック信号を第１伝送方向に受け入れ、第１読出しクロック信号を第２伝送方向に受け入れ、第１両方向データバス及び第２両方向データバスに接続される。メモリモジュールは書込み命令がシステム内にある他のメモリモジュールにデータを書込むことを示す場合、バッファからデータを第１伝送方向に伝送するために第１書込みクロック信号に応答して第２書込みクロック信号を発生させ、書込み命令がモジュール内にあるメモリにデータを書込むことを示す場合、バッファからメモリにデータを第１伝送方向に書込むために第１書込みクロック信号に応答してメモリ書込みクロック信号を発生させる。メモリモジュールは読出し命令がシステム内にあるメモリからデータを読出すことを示す場合、メモリからバッファにデータを読出すために、第１書込みクロック信号に応答してメモリ読出しクロック信号を発生させ、バッファからデータを第２伝送方向に伝送するために第１書込みクロック信号に応答して第２メモリ読出しクロック信号を発生させる。
【００１７】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施により達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同一参照符号は同一部材を示す。
【００１８】
図１は、本発明によるＰＴＰメモリシステムの概略的なブロック図である。メモリシステムはメモリコントローラ４０と、複数のメモリモジュール４２Ａ、４２Ｂを含む。例えば、マザーボード上に配置された複数の信号ライン５６は、メモリコントローラ４０と種々のモジュール４２Ａ、４２Ｂとの間で信号を伝達する。
【００１９】
各々のメモリモジュール４２Ａ、４２Ｂはデータバッファ４８、命令／アドレス信号バッファ４６、及び複数のメモリ装置４４を具備する。一例として、メモリ装置４４はＤＲＡＭ装置を含める。データバッファ４８はデータバスＤＱ上のデータ信号のバッファリングを管理し、書込みクロック信号ＷＣＬＫ及び読出しクロック信号ＲＣＬＫに応答して他のものとのデータ伝送を行う。命令／アドレス信号バッファ４６は命令信号、アドレス信号、及びフラッグ信号のバッファリングを管理し、制御命令、アドレス、及びフラッグ信号に符合するデータバッファ４８及びメモリ装置４４を制御する。書込み動作の間にデータバッファ４８はバッファリングされたデータをメモリ装置４４に伝送する。一方、データバッファ４８は読出し動作の間にメモリ装置からデータを受け入れる。図１には４２Ａ、４２Ｂと命名された単に二つのメモリモジュールだけが示されているが、追加メモリモジュールが前記のような方式で前記システムに追加されうることが分かる。
【００２０】
本発明によるＰＴＰシステム構造において、データバスＤＱは第１メモリモジュール４２Ａのメモリコントローラ４０からデータバッファ４８に独立的なラインを通じて伝送される。これと同様に、メモリコントローラ４０で生じた書込みクロック信号ＷＣＬＫは、独立的なラインを通じて第１メモリモジュール４２Ａの命令／アドレスバッファ４６とデータバッファ４８とに伝えられる。第１メモリモジュール４２Ａのデータバッファ４８から伝送される読出しクロック信号ＲＣＬＫは独立的なラインを通じてメモリコントローラ４０に受信される。また、命令／アドレス信号Ｃ／Ａ及びＤＦＬＡＧは独立的なラインを通じてメモリコントローラ４０から第１メモリモジュール４２Ａの命令／アドレスバッファ４６に伝えられ、第１メモリモジュール４２Ａの命令／アドレスバッファ４６から生じるＲＦＬＡＧ信号は独立したラインを通じてメモリコントローラ４０に受信される。
【００２１】
信号はメモリコントローラ４０と第１メモリモジュール４２Ａとの間で信号ラインＤＱ１、ＷＣＬＫ１、ＲＣＬＫ１、Ｃ／Ａ＆ＤＦＬＡＧ１、及びＲＦＬＡＧ１を通じて同様に伝えられる。信号ラインＤＱ１、ＷＣＬＫ１、ＲＣＬＫ１、Ｃ／Ａ＆ＤＦＬＡＧ１、及びＲＦＬＡＧ１は、第１メモリモジュール４２Ａと第２メモリモジュール４２Ｂとの間で信号を伝達するために独立的に構成される。
【００２２】
信号ラインの他の集合ＤＱ２、ＷＣＬＫ２、ＲＣＬＫ２、Ｃ／Ａ＆ＤＦＬＡＧ２、及びＲＦＬＡＧ２は、第２メモリモジュール４２Ｂと第３メモリモジュール（図示せず）との間で信号を伝達する。前述したように、ＰＴＰ構造では単一信号ソースによって単一ロード一つだけが駆動される。その結果、追加メモリモジュールの追加は信号ライン上に追加のロードを付加しない。
【００２３】
前述したように、データは局所的で独立的なデータバスＤＱ上にあるメモリコントローラ４０と、第１及び第２メモリモジュール４２Ａ、４２Ｂとの間で交換される。書込みクロック信号ＷＣＬＫはメモリコントローラ４０により生じ、書込みクロック信号ＷＣＬＫの上昇及び下降エッジと同期し、メモリコントローラ４０から第１メモリモジュール４２ＡへのデータＤＱ伝送のために参照され、第１メモリモジュール４２Ａのデータバッファ４８及び命令／アドレスバッファ４６に伝送される。同じく、命令／アドレス信号Ｃ／Ａは書込みクロック信号ＷＣＬＫに同期してメモリコントローラ４０から第１メモリモジュール４２Ａに伝送される。このような方法において、書込みクロック信号ＷＣＬＫは、データバッファ４８により受信される時にデータバスＤＱ上に受信されたデータをサンプリングするのに使われる。また、同じ書込みクロック信号ＷＣＬＫは、命令／アドレスバッファ４６により受信される時に、命令／アドレスバッファ４６によって命令／アドレスバス上に受信された命令／アドレス信号Ｃ／Ａをサンプリングするのに使われる。
【００２４】
命令／アドレス信号Ｃ／Ａを受け入れる第１メモリモジュール４２Ａの命令／アドレスバッファ４６は、受信された命令／アドレス信号Ｃ／Ａをバッファリングしてからバッファリングされた命令／アドレス信号Ｃ／Ａを第１メモリモジュール４２Ａのメモリ装置４４に伝送する。そして、これと同時にこの命令／アドレス信号Ｃ／Ａを第２メモリモジュール４２Ｂの命令／アドレスバッファ４６に伝達する。各メモリモジュール４２Ａ、４２Ｂの命令／アドレスバッファ４６は、モジュール４２Ａ、４２Ｂ上で主体の役割をする各々のメモリ装置４４と、周辺モジュール上にある命令／アドレスバッファ４６に入力命令／アドレス信号を伝達する機能を主に行う。そして、データ信号ＤＱの入力／出力方向モジュール上にデータバッファ４８に対応するデコーディング信号４７を伝送するために最小レベルの命令／アドレスデコーディングも行う。すなわち、命令／アドレスバッファはデータバッファ４８内に存在するデータ信号ＤＱがローカルモジュール内のメモリ装置４４に、システム内部の他のモジュール内のメモリ装置４４に、またはメモリコントローラ４０に伝送されるかをデータバッファ４８に知らせる。
【００２５】
伝統的なメモリシステムにおいて、データバスが命令／アドレスＣ／Ａバスより２倍速く動作することは公知の事実である。このような理由で、制御命令はデータより先にメモリモジュール４２Ａ、４２Ｂに提供される。その結果、モジュール上にあるメモリ装置はデータ書込みまたは読出し動作を準備するのに十分な時間を有する。命令とデータ信号との間の待ち時間は一般的にカラムアドレスストローブ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ；ＣＡＳ）待ち時間と見なされる。図１を参照すれば、メモリコントローラ４０により発生した任意のデータフラッグ信号ＤＦＬＡＧは書込み及び読出し動作のためにメモリモジュール４２Ａ、４２ＢにＣＡＳ遅延時間情報を提供する。Ｃ／Ａバッファ４６Ａ、４６Ｂはメモリコントローラ４０からデータフラッグ信号ＤＦＬＡＧを受け入れ、ＤＦＬＡＧ＿ＭＤＬ信号４５をバッファリングしてモジュール４２Ａ、４２Ｂ上にある各々のメモリ装置４４に集中されたデータフラッグ信号を出力する。ＤＦＬＡＧ信号内の遷移を感知することによって、モジュール４２Ａ、４２Ｂ上にある各々のメモリ装置４４は書込みまたは読出しデータをあらかじめ決まった時間間隔後にデータバスＤＱ上に出力する。ＤＦＬＡＧ信号は書込みクロック信号ＷＣＬＫと同期された命令／アドレスバッファ４６により受信される。ＤＦＬＡＧ信号はメモリコントローラ４０とメモリモジュール４２Ａ、４２Ｂとの間の伝搬方向でＷＣＬＫと同じ伝搬遅延を経験する。
【００２６】
Ｃ／Ａバッファ４６はＤＦＬＡＧ信号に応答してリターン経路のためのリターンフラッグ信号（ｒｅｔｕｒｎ ｆｌａｇ ｓｉｇｎａｌ；ＲＦＬＡＧ）を任意に発生させることができる。読出しデータＤＱと同期された読出しクロック信号ＲＣＬＫと、コントローラにより発生したＤＦＬＡＧ信号との位相差が存在する場合、任意のＲＦＬＡＧ信号が必要である。もしメモリコントローラがこの位相差を補償できるならば、ＲＦＬＡＧ信号は省略できる。ＲＦＬＡＧ信号は、メモリ装置４４により出力される読出しデータＤＱがいつメモリコントローラ４０に達するかに関するタイミング情報を伝達する。メモリコントローラ４０がメモリモジュール４２Ａから伝えられた読出しクロック信号ＲＣＬＫに同期してメモリモジュールＲＣＬＫから伝えられた有効データを受け入れる間、コントローラでＷＣＬＫ及びＲＣＬＫ信号の時間差が１クロックサイクルより大きいと判定すると、メモリコントローラはメモリモジュール４２Ａから有効データを受け入れることが可能になる。ＲＦＬＡＧ信号は有効データがメモリコントローラ４０により受入れられることをいつも保証する。このようにメモリコントローラ４０は第１メモリモジュール４２Ａから伝送された読出しフラッグ信号ＲＦＬＡＧ及び読出しクロック信号ＲＣＬＫに応答してデータを受け入れる。
【００２７】
したがって、メモリコントローラ４０はＣ／Ａバッファ４６Ａにより出力されたＲＦＬＡＧ信号を通じて読出しデータＤＱの到着時間を認識する。ＲＦＬＡＧ信号は望ましくはラインと同じく読出しデータＤＱ信号と同じ伝搬遅延時間を有する。ここにＲＦＬＡＧ信号が伝送され、望ましくは順序が決定される。したがって、リターンクロック信号ＲＣＬＫとデータバス信号ＤＱとは同じ伝搬遅延を有する。
【００２８】
データバッファ４８は書込みまたは読出し動作が行われるかどうかによってデータを受け入れたりあるいは伝送したりする。書込み動作の場合、データバッファ４８はコントローラ４０により出力された書込みクロック信号ＷＣＬＫに同期してメモリコントローラ４０から伝送されたデータ信号ＤＱを受け入れる。ついで、データバッファ４８は制御／アドレスバッファ４８により発生した制御／アドレス信号４７に基づいてローカルモジュール上に装着されたメモリ装置４４にデータ信号ＤＱを伝送するかどうかを決定する。図２を参照すれば、データがモジュール４２に配置されたメモリ装置４４に書込まれる場合、データバッファ４８は入力書込みクロック信号ＷＣＬＫ＿ＩＮに基づいてモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬを発生させ、モジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬに同期してメモリ装置４４にデータ信号ＤＱを伝送する。望ましい実施形態において、モジュール書込みクロック信号は入力書込みクロック信号ＷＣＬＫ＿ＩＮに基づいて発生し、これら２つの信号は互いに位相が一致する。
【００２９】
データ読出し動作において、データバッファ４８はメモリ装置４４により受信されたモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬに基づいて発生したモジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬに同期して読出しデータＤＱを受け入れる。次いで、図１を参照すれば、データバッファ４８は入力書込みクロック信号ＷＣＬＫ＿ＩＮに基づいて第１モジュール４２Ａにより発生した出力読出しクロック信号ＲＣＬＫ＿ＯＵＴに同期してメモリコントローラ４０にバッファリングされた読出しデータＤＱを出力する。一方、第２モジュール４２Ｂにあるデータバッファ４８は、入力書込みクロック信号ＷＣＬＫ＿ＩＮに基づいて発生した出力読出しクロック信号ＲＣＬＫ＿ＯＵＴに同期して、周辺モジュール４２Ａのデータバッファ４８に読出しデータＤＱを出力する。
【００３０】
図３は、与えられたメモリモジュール４２Ａ、４２Ｂのデータバッファ４８及びメモリ装置４４の間で伝送されるデータＤＱを伝送するために使われるモジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬ及びモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬの相互作用を説明する概略的なブロック図である。前述したように、データはモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬに同期してデータバッファ４８からメモリ装置４４に書込まれる。同様に、データはモジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬに同期してメモリ装置４４からデータバッファ４８に読出される。モジュール書込みクロック信号ラインＷＣＬＫ＿ＭＤＬとモジュール読出しクロック信号ラインＲＣＬＫ＿ＭＤＬは、望ましくはデータバッファ４８とメモリ装置４４との間のメモリモジュール上にあるデータバスラインＤＱにより順序が決まる。このようなクロック信号ＷＣＬＫ＿ＭＤＬ、ＲＣＬＫ＿ＭＤＬとデータ信号ＤＱとは同じ伝搬遅延を示す。このように、伝送されたデータとクロック信号とは受信ユニットに同時に到着するため、到着したクロック信号はデータ信号を正確にクロッキングするのに使うことができる。
【００３１】
本発明の望ましい実施形態において、図３に示したように、モジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬ上のラインは、メモリ装置４４に接続可能なラインに移動する。ここで、ラインにはモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬが伝送される。このような方法で、モジュール書込みクロック信号ＲＣＬＫ＿ＭＤＬは各々のメモリ装置４４から出力された読出しデータＤＱをサンプリングするためにデータバッファ４８にリターンされる。図２に示したように、本実施形態において、各々のモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬに応答して複数のモジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬが各々のメモリ装置４４から発生する。
【００３２】
図８に示した他の実施形態において、単一モジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬは多重モジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬに応答してデータバッファ４８にリターンされる。図８に示したように、４つのメモリ装置４４の各々はモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬを受け入れる。一方、五番目のモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬが発生し、ダミーロード５２に縛られる。ダミーロード５２に縛られたモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬのラインの長さは実際のメモリ装置４４に縛られたモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬのラインの長さと一致するように構成される。モジュール読出しクロック信号ラインＲＣＬＫ＿ＭＤＬもダミーロード５２に縛られ、データバッファ４８にリターンされる。モジュール読出しクロック信号ラインＲＣＬＫ＿ＭＤＬの長さはメモリ装置４４とデータバッファ４８とのデータバスＤＱの経路の長さと一致するように構成される。ダミーロード５２は望ましくは静電容量を持つように構成される。これはモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬを受け入れるメモリ装置４４のクロックピンの静電容量と一致する。このような方法でデータバッファ４８により要求されるクロックピンの個数を減らす間、ダミーロード５２はまるでメモリ装置のようにモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬをローディングする。
【００３３】
図９に示したさらに他の実施形態で、単一モジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬは、モジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬに応答して位相同期ループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ；ＰＬＬ）（または遅延同期ループ（ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐ；ＤＬＬ））により発生しうる。図９に示したように、４つのメモリ装置４４の各々は対応するモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬを受け入れる。ここで五番目のモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬもＰＬＬ（またはＤＬＬ）５４により発生するが、これは受信されたモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬに応答してモジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬをリターンさせる。位相同期ループと遅延同期ループとは出力信号が発生することを保証するためのメカニズムとして公知のものである。その結果、出力信号の遷移エッジは入力信号のそれと一列に整列される。すなわち、ＲＣＬＫ＿ＭＤＬ信号の遷移エッジはＷＣＬＫ＿ＭＤＬ信号の遷移エッジと一列に整列される。位相同期ループＰＬＬの場合、出力ＲＣＬＫ＿ＭＤＬ信号のクロックエッジが入力ＷＣＬＫ＿ＭＤＬ信号のクロックエッジに整列されるまで電圧調整発振器の位相が調整される。遅延同期ループＤＬＬの場合、出力ＲＣＬＫ＿ＭＤＬ信号のクロックエッジが入力ＷＣＬＫ＿ＭＤＬ信号のクロックエッジに整列されるまで入力ＷＣＬＫ＿ＭＤＬ信号が可変遅延ラインに印加されてＤＬＬの遅延が調整される。
【００３４】
図４は、入力書込みクロック信号ＷＣＬＫ＿ＩＮに応答して、またはそれに基づいて発生する出力読出しクロック信号ＲＣＬＫ＿ＯＵＴの読出し動作に関する概略的なブロック図である。この場合において、第１モジュール４２Ａは、ここで入力書込みクロック信号ＷＣＬＫ＿ＩＮと見なされる書込みクロック信号ＷＣＬＫをメモリコントローラ４０または周辺メモリモジュールから受け入れる。メモリモジュール４２Ａは第２メモリモジュール４２Ｂに伝送される出力書込みクロック信号ＷＣＬＫ＿ＯＵＴを交互に発生させる。出力書込みクロック信号ＷＣＬＫ＿ＯＵＴは入力書込みクロック信号ＷＣＬＫ＿ＩＮに基づいて発生し、その結果、位相が等しくなる。入力書込みクロック信号ＷＣＬＫ＿ＩＮに基づく同相出力書込みクロック信号ＷＣＬＫ＿ＯＵＴを発生させる一実施形態として、出力書込みクロック信号ＷＣＬＫ＿ＯＵＴは入力信号として入力書込みクロック信号ＷＣＬＫ＿ＩＮを受け入れるＰＬＬまたはＤＬＬの出力として発生させることができる。
【００３５】
同様に、出力読出しクロック信号ＲＣＬＫ＿ＯＵＴは、入力書込みクロック信号ＷＣＬＫ＿ＩＮに応答して第１メモリモジュール４２Ｑによって発生する。出力読出しクロック信号はメモリコントローラ４０に伝えられたり、読出し方向からのデータＤＱの伝達のために周辺のメモリモジュールに伝えられる。また、モジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬは、前述したように、データバッファ４８とメモリ装置４４とのデータの内部伝送をクロッキングするために、受信された入力書込みクロック信号ＷＣＬＫ＿ＩＮに応答して発生する。
【００３６】
第１メモリモジュール４２Ａのデータバッファ４８は、第２メモリモジュール４２Ｂから伝送された読出しデータＤＱをサンプリングするために、第２メモリモジュール４２Ｂにより生じた入力読出しクロック信号ＲＣＬＫ＿ＩＮをさらに受け入れる。すなわち、第１メモリモジュール４２Ａのデータバッファ４８は、第２メモリモジュール４２Ｂにより発生した入力読出しクロック信号ＲＣＬＫ＿ＩＮに同期して、第２メモリモジュール４２Ｂから伝送された読出しデータＤＱを受け入れる。
【００３７】
第１メモリモジュール４２Ａの出力書込みクロック信号ＷＣＬＫ＿ＯＵＴは第２メモリモジュール４２Ｂに伝送され、第２メモリモジュール４２Ｂで入力書込みクロック信号ＷＣＬＫ＿ＩＮとして受け入れられる。第２メモリモジュール４２Ｂは、第１メモリモジュール４２Ａと同様な方式で、受信された入力書込みクロック信号ＷＣＬＫ＿ＩＮに応答して出力書込みクロック信号ＷＣＬＫ＿ＯＵＴと出力読出しクロック信号ＲＣＬＫ＿ＯＵＴとを発生する。同じく、モジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬは入力書込みクロック信号ＷＣＬＫ＿ＩＮに基づいて発生する。
【００３８】
図４に示した読出し動作では、読出しデータＤＱの同期された伝送のために、入力読出しクロック信号ＲＣＬＫ＿ＩＮ及び出力読出しクロック信号ＲＣＬＫ＿ＯＵＴを使用する右側から左側方向に沿って第２メモリモジュール４２Ｂから第１メモリモジュール４２Ａにデータが伝送されると仮定する。データは第２メモリモジュール４２Ｂから第１メモリモジュール４２Ａに読出され、第２メモリモジュール４２Ｂのデータバッファ４８は出力読出しクロック信号ＲＣＬＫ＿ＯＵＴに同期して第１メモリモジュール４２Ａのデータバッファ４８に読出しデータＤＱを出力すると仮定する。前述したように、この例で、出力読出しクロック信号ＲＣＬＫ＿ＯＵＴは第２メモリモジュール４２Ｂにより受信された入力書込みクロック信号ＷＣＬＫ＿ＩＮに基づいて発生する。読出し動作は、読出し方向からのデータ伝送のために第１メモリモジュール４２Ａからメモリコントローラ４０に至るまでまで同様の方式で動作する。
【００３９】
かかる例において、入力書込みクロック信号ＷＣＬＫ＿ＩＮに応答して出力読出しクロック信号ＲＣＬＫ＿ＯＵＴが発生するため、高次メモリモジュール（この場合、第２メモリモジュール４２Ｂ）は入力読出しクロック信号ＲＣＬＫ＿ＩＮを必要としない。したがって、この実施形態で読出しクロック信号ＲＣＬＫのための別のソースを必要としない。あらゆる書込みクロック信号ＷＣＬＫと読出しクロック信号ＲＣＬＫとは書込みクロック信号ＷＣＬＫに基づいてメモリコントローラ４０で発生する。
【００４０】
図５を参照すれば、書込み動作中にデータは第１メモリモジュール４２Ａから第２メモリモジュール４２Ｂに、そして／またはメモリコントローラ４０から第１メモリモジュール４２Ａに、左側から右側方向に沿って伝送される。第１メモリモジュール４２Ａのデータバッファ４８は入力書込みクロック信号ＷＣＬＫ＿ＩＮに同期してメモリコントローラ４０から書込みデータＤＱを受け入れる。ついで、第１メモリモジュール４２ＡのＣ／Ａバッファ４６で発生したＣ／Ａデコーディング信号に基づいて第１メモリモジュール４２Ａ上にあるメモリ装置４４にデータＤＱを伝送できるかどうかを決定する。
【００４１】
もしＣ／Ａデコーディング信号によってデータＤＱが第２メモリモジュール４２Ｂに伝送されるべきであれば、第１メモリモジュール４２Ａのデータバッファ４８は第２メモリモジュール４２Ｂのデータバッファに受信されたデータＤＱを伝送する。第１メモリモジュール４２Ａは入力書込みクロック信号ＷＣＬＫ＿ＩＮに基づいて、出力書込みクロック信号ＷＣＬＫ＿ＯＵＴを発生し、データバッファ４８のデータＤＱは第１メモリモジュール４２Ａにより発生した出力書込みクロック信号ＷＣＬＫ＿ＯＵＴに同期して第１メモリモジュール４２Ａから第２メモリモジュール４２Ｂに伝送される。第１メモリモジュール４２Ａから第２メモリモジュール４２Ｂに伝送されたデータでクロッキングを行うために、第１メモリモジュール４２Ａにより発生した出力書込みクロック信号ＷＣＬＫ＿ＯＵＴは、第２メモリモジュール４２Ｂで入力書込みクロック信号ＷＣＬＫ＿ＩＮとして受け入れる。
【００４２】
かかる方法で、与えられたメモリモジュール４２Ａ、４２Ｂのデータバッファ４８は入力書込みクロック信号ＷＣＬＫ＿ＩＮに基づいて、出力書込みクロック信号ＷＣＬＫ＿ＯＵＴ、出力読出しクロック信号ＲＣＬＫ＿ＯＵＴ、及びモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬと命名された少なくとも３つのクロック信号を発生する。ＰＬＬまたはＤＬＬは、例えば、入力書込みクロック信号ＷＣＬＫ＿ＩＮに応答してこの３つのクロック信号を発生するために使われる。さらに、データバッファ４８はモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬに応答して、メモリ装置４４からモジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬを受け入れ、周辺モジュール４２Ｂから入力読出しクロック信号ＲＣＬＫ＿ＩＮを受け入れる。
【００４３】
その結果、データバッファ４８は３つのクロックドメインを具備する。第１クロックドメインは近接している下位メモリモジュール、またはメモリコントローラから受信された入力書込みクロック信号ＷＣＬＫ＿ＩＮにより決定される。第２クロックドメインはローカルメモリ装置４４から受信されたモジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬにより決定される。第３クロックドメインは周辺上位メモリモジュールから受信された読出しクロック信号ＲＣＬＫ＿ＩＮにより決定される。
【００４４】
与えられたクロックに同期してデータ伝送を行うためのデータラインが、メモリモジュールとメモリコントローラとを接続するマザーボード上の両面にあるクロックのためのラインに対して、そして与えられたモジュールで順位が決まったデータラインに対して優先順位が決まることにより、本発明はシステムから伝送されるあらゆるデータに対して同じ位相を持つ適正クロックを提供する。すなわち、データと、かかるクロックとは同じ伝搬経路を持つ。その結果、同じ伝搬遅延を持つ。このような観点から見る時、データとクロックとは同じ単位位相を受け入れることにより受信され、その結果、受信されたクロックは高い正確度を持って受信されたデータをサンプリングするのに使われる。このような特性はシステム全体の効率及び信頼度を増加させる。
【００４５】
前述の例で、メモリコントローラ４０と第１モジュール４２Ａとの間のデータ信号ＤＱを伝達するライン、そして第１モジュール４２Ａと第２モジュール４２Ｂとの間でデータ信号ＤＱを伝達するラインは、望ましくはＷＣＬＫ及びＲＣＬＫ信号に対応するラインはもとより、制御／アドレスとＤＦＬＡＧ及びＲＦＬＡＧ信号に対応するラインの順位を定める。同じく、データバッファ４８と与えられたメモリ装置４４との間のデータ信号ＤＱは、データとクロック信号とが互いに同期された受信ユニットにより受信されることを保証するために、望ましくは該当モジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬと該当モジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬのラインの優先順位を定める。
【００４６】
入力書込みクロック信号に基づく第１クロックドメインと受信されたモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬに基づく第２クロックドメインとの位相差は、モジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬとモジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬとに対して、データバッファ４８からメモリ装置４４への往復伝搬遅延となる。しかし、このような往復遅延はモジュールの物理的設計、すなわち、ＷＣＬＫ＿ＭＤＬ及びＲＣＬＫ＿ＭＤＬ信号の順位経路（ｒｏｕｔｉｎｇ）によって固定される。したがって、データバッファは単純なクロックドメイン交差回路を通じて各々のクロックドメインに／からデータを容易に伝送できる。クロックドメイン交差は出力読出しクロック信号ＲＣＬＫ＿ＯＵＴに同期してモジュールから伝送される読出しデータをデータバッファ４８に提供するために、モジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬに同期してメモリ装置４４から受信されたデータを伝送するのに使われる。しかし、第３及び第１クロックドメイン間の遅延は固定されているために、ドメイン交差は比較的容易になされる。したがって、データはＲＣＬＫ＿ＭＤＬクロックドメインからＲＣＬＫ＿ＯＵＴクロックドメインに伝送されうる。
【００４７】
データバッファ４８におけるクロックドメイン交差に関する他の必要性は、入力読出しクロック信号ＲＣＬＫ＿ＩＮに基づく第３クロックドメインと、読出し動作中にデータを伝送するための第１クロックドメイン（入力書込みクロック信号ＷＣＬＫ＿ＩＮに基づく）の出力読出しクロック信号ＲＣＬＫ＿ＯＵＴの間で始まる。与えられたデータバッファ４８内の入力読出しクロック信号ＲＣＬＫ＿ＩＮと出力読出しクロック信号ＲＣＬＫ＿ＯＵＴとの位相差は、一つのモジュールから周辺モジュールに往復遅延となる。このような位相差は一定であるか、または固定されるために、モジュールの位置は固定されたルートにあると仮定する。このような補正は取扱いやすい。
【００４８】
二つのクロック間の位相差が第１モジュール及び第２モジュールで異なると仮定する時、バッファは二つのクロックドメイン間でデータを伝送するために可変的な位相差を処理しなければならない。しかし、本発明で入力読出しクロック信号ＲＣＬＫ＿ＩＮと出力読出しクロック信号ＲＣＬＫ＿ＯＵＴとの位相差は、あらゆるメモリモジュールで同一に現れる。したがって、バッファは一般のＲＡＭＢＵＳシステムとは顕著に異なる。ここで、前進クロック及び後進クロックＣＴＭ、ＣＦＭ間の位相差はメモリ装置の位置によって変わる。システム内にあるこのようなメモリ装置は複雑なドメイン交差回路を必要とする。
出力書込みクロック信号ＷＣＬＫ＿ＯＵＴは入力書込みクロック信号ＷＣＬＫ＿ＩＮに基づいて発生するために、書込み方向ではいかなるドメイン交差も必要としない。したがって、同じクロックドメイン、すなわち、第１クロックドメインを共有する。
【００４９】
図６は、本発明の第２実施形態の概略的なブロック図である。この実施形態において、出力書込みクロック信号ＲＣＬＫ＿ＯＵＴは、前述したように、入力書込みクロック信号ＷＣＬＫ＿ＩＮに基づいて前記クロック信号に同調して、与えられたモジュールにより発生しない。替わりに、受信された入力読出しクロック信号ＲＣＬＫ＿ＩＮに基づいて出力書込みクロック信号ＲＣＬＫ＿ＯＵＴが発生する。入力読出しクロック信号ＲＣＬＫ＿ＩＮは上位メモリモジュール（この例では第２メモリモジュール４２Ｂにより受信される、マスター読出しクロック発生器）５０により発生する最初の信号である。第２メモリモジュール４２Ｂ（第１メモリモジュール４２Ａも）は、前述したように入力読出しクロック信号ＲＣＬＫ＿ＩＮに基づいて前記クロックに同調して出力書込みクロック信号ＲＣＬＫ＿ＯＵＴを発生する。
【００５０】
図７に示したように、読出し動作間データＤＱは、該当入力読出しクロック信号ＲＣＬＫ＿ＩＮに応答して発生する出力読出しクロック信号ＲＣＬＫ＿ＯＵＴに同期して、第２メモリモジュール４２Ｂから第１メモリモジュール４２Ａに伝送され、そして第１メモリモジュール４２Ａからメモリコントローラ４０に伝送される。前述の実施形態での書込み動作は、前述した実施形態での書込み動作と類似している。
【００５１】
入力読出しクロック信号ＲＣＬＫ＿ＩＮと出力読出しクロック信号ＲＣＬＫ＿ＯＵＴとは同じ位相関係を共有するために、二つの信号のためのいかなるクロックドメイン交差も必要としない。しかし、書込みクロック信号ＷＣＬＫと読出しクロック信号ＲＣＬＫとは他のソースで発生し、反対位置に伝送されるために、入力書込みクロック信号ＷＣＬＫ＿ＩＮと入力読出しクロック信号ＲＣＬＫ＿ＩＮとの位相関係は与えられたモジュールの位置に依存して変化する。したがって、このような構成でドメイン交差のレゾリューションは非常に難しくなる。
【００５２】
このような構成はＲＡＭＢＵＳの構成と概念的に類似している。システムに１０個のメモリモジュールが備わっていると仮定しよう。この場合、入力書込みクロック信号ＷＣＬＫ＿ＩＮと入力読出しクロック信号ＲＣＬＫ＿ＩＮとの位相差は各メモリモジュールで異なる。このようなチェーンにおいて最後のモジュールでの位相差は、例えば、第１モジュールの位相差の１０倍となることもある。最後のモジュールでの位相差の結果は、クロック周期時間またはクロック周期時間の数倍以上になりうる。この場合、データ伝送エラーを避けるために、バッファは位相差検出回路を具備しなければならない。ＲＡＭＢＵＳの場合、ＣＴＭ及びＣＦＭクロック間の位相差を検出するためにパワーアップ段階でトレーニングシーケンスが使われる。
【００５３】
このように、本発明はＰＴＰメモリシステムでデータ、命令及びアドレス信号が、データ信号等と同じ伝播遅延を持つ適正クロック信号に同期して、モジュール間で、そしてモジュールとメモリコントローラとの間で伝えられるクロッキング技術を提供する。そして、このクロッキング技術は、出力書込みクロック信号ＷＣＬＫ＿ＯＵＴを発生し、入力書込みクロック信号ＷＣＬＫ＿ＩＮに応答してモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬを発生し、さらにモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬに応答してモジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬを発生させることにより、各モジュールで簡略化される。そして、望ましい実施形態において、このクロッキング技術は入力書込みクロック信号ＷＣＬＫ＿ＩＮに応答して出力読出しクロック信号ＲＣＬＫ＿ＯＵＴを発生させることにより各モジュールで簡略化される。
【００５４】
以上のように図面と明細書で最適実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって意味を限定したり特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって当業者であればこれより多様な変形及び均等な他の実施形態が可能であるということを理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【００５５】
【発明の効果】
前述したように本発明によるＰＴＰバス構成を持つメモリシステムは、モジュールの位置によって位相関係が変わるＰＴＰ方式のメモリバス構造に適したクロック信号を効率的に提供できる長所がある。
【図面の簡単な説明】
【図１】本発明によるＰＴＰメモリシステムの概略的なブロック図である。
【図２】本発明によるクロッキング技術に適したメモリモジュールのデータバッファ及びメモリ装置の間でデータに関して伝えられるクロック信号を説明する概略的なブロック図である。
【図３】本発明によるデータバッファ及びメモリ装置の間で伝送されるデータのクロッキングのために、受信されたモジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬをリターンしてメモリ装置でモジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬを発生させることを説明する図面である。
【図４】入力書込みクロック信号ＷＣＬＫ＿ＩＮに応答して出力読出しクロック信号ＲＣＬＫ＿ＯＵＴが発生する、本発明による読出し動作を示す概略的なブロック図である。
【図５】入力書込みクロック信号ＷＣＬＫ＿ＩＮに応答して出力書込みクロック信号ＷＣＬＫ＿ＯＵＴが発生する、本発明による書込み動作を示す概略的なブロック図である。
【図６】読出しクロック信号ＲＣＬＫが外部読出しクロック発生器５０により発生する、本発明の第２実施形態によるＰＴＰメモリシステムの概略的なブロック図である。
【図７】本発明による、入力読出しクロック信号ＲＣＬＫ＿ＩＮに応答する出力読出しクロック信号ＲＣＬＫ＿ＯＵＴの発生、及び入力書込みクロック信号ＷＣＬＫ＿ＩＮに応答する出力書込み信号ＷＣＬＫ＿ＯＵＴの発生を示す概略的なブロック図である。
【図８】モジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬのダミーロードへの接続による、本発明によるモジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬの発生を示す概略的なブロック図である。
【図９】モジュール書込みクロック信号ＷＣＬＫ＿ＭＤＬに応答して位相同期ループまたは遅延同期ループにより発生する、本発明によるモジュール読出しクロック信号ＲＣＬＫ＿ＭＤＬの発生を示す概略的なブロック図である。
【符号の説明】
４０    メモリコントローラ
４２    メモリモジュール
４４    メモリ装置（ＤＲＡＭ）
４６    命令／アドレス信号バッファ
４８    データバッファ
【図１】
0004212281.tif 000002
【図２】
0004212281.tif 000003
【図３】
0004212281.tif 000004
【図４】
0004212281.tif 000005
【図５】
0004212281.tif 000006
【図６】
0004212281.tif 000007
【図７】
0004212281.tif 000008
【図８】
0004212281.tif 000009
【図９】
0004212281.tif 000010