(57)【特許請求の範囲】
【請求項１】
所定の熱膨張係数を有する基板の上面の一部に、前記基板とは異なる熱膨張係数を有する半導体層を形成する工程と、
前記基板の上面のうち前記半導体層が形成されていない領域上に、前記基板の反りを抑制するための反り抑制層を形成する工程とを備えた、半導体層の形成方法であって、
前記半導体層を形成する工程は、
前記基板上に開口部を有するマスク層を形成する工程と、
前記マスク層の開口部内に露出された前記基板上に島状の半導体層を形成する工程とを含み、
前記反り抑制層を形成する工程は、
前記マスク層上の前記半導体層が形成されていない領域に、前記反り抑制層を形成する工程を含む、半導体層の形成方法。
【請求項２】
前記半導体層を形成する工程は、
前記半導体層を６００℃以上の温度条件下で形成する工程を含む、請求項１に記載の半導体層の形成方法。
【請求項３】
前記反り抑制層は、前記基板と前記半導体層との熱膨張差により生じる熱応力と反対の方向に働く内部応力を有する、請求項１または２に記載の半導体層の形成方法。
【請求項４】
前記基板は、Ｓｉ基板を含み、
前記半導体層は、窒化物系III−Ｖ族化合物半導体を含む、請求項３に記載の半導体層の形成方法。
【請求項５】
前記基板は、Ｓｉ基板を含み、
前記半導体層は、砒化物系III−Ｖ族化合物半導体を含む、請求項３に記載の半導体層の形成方法。
【請求項６】
前記反り抑制層は、タングステンを含む、請求項４または５に記載の半導体層の形成方法。
【請求項７】
前記反り抑制層は、圧縮応力を示す、請求項４〜６のいずれか１項に記載の半導体層の形成方法。
【請求項８】
前記半導体層上に、半導体素子を形成する工程をさらに備える、請求項１〜７のいずれか１項に記載の半導体層の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体層の形成方法に関し、より特定的には、基板上に、基板とは異なる熱膨張係数を有する半導体層を形成する半導体層の形成方法に関する。
【０００２】
【従来の技術】
従来、半導体層の結晶成長は、一般的に、半導体層と同材料の基板、または、半導体層に極めて近い物理的性質を有する基板を用いて行うことが好ましい。しかしながら、半導体層と同材料の基板、または、半導体層に極めて近い物理的性質を有する基板の入手が困難な場合や、異種基板上に形成された他の素子との集積を行う場合、半導体層とはかなり物理的性質の異なる基板を用いて、半導体層を結晶成長させることがある。このような異種基板上に半導体層を結晶成長させたものとして、たとえば、ＧａＡｓ層／Ｓｉ基板やＧａＮ層／サファイア基板などがある。
【０００３】
このような異種基板上に半導体層を結晶成長させる場合、基板と半導体層との格子定数の差に起因して半導体層に結晶欠陥が発生しやすくなるので、異種基板上に良好な結晶性を有する半導体層を成長させるのは困難である。
【０００４】
そこで、従来では、異種基板と半導体層との間に中間層（バッファ層）を設けたり、選択横方向成長を利用して半導体層を形成することによって、半導体層の結晶性の改善が図られている。
【０００５】
【発明が解決しようとする課題】
上記した従来の異種基板上に半導体層を結晶成長させる方法では、一般に、半導体層の成長は高温でなされることが多い。この場合、基板と半導体層との熱膨張係数が異なるので、基板上に高温で半導体層を形成した後、基板温度を室温まで降温する際の基板と半導体層との縮み方が異なる。このため、従来では、特に半導体層の熱膨張係数が基板の熱膨張係数に比べて大きい場合には、基板に比べて半導体層が大きく縮むため、半導体層側に力がかかるので、半導体層にクラックが発生するという不都合が生じる。その結果、半導体素子の特性が劣化するという問題点があった。
【０００６】
上記のような基板と半導体層との熱膨張係数の差に起因する半導体層のクラックを防止する方法として、従来、たとえば、第４８回応用物理学関係連合講演会講演予稿集Ｐ４２９に、基板上の半導体層の形成領域を小さく制限する方法が開示されている。しかしながら、この基板上の半導体層の形成領域を小さく制限する方法では、基板の反りを大きく抑制することは困難であった。
【０００７】
また、従来、基板の厚みを薄くすることによって、降温時に半導体層にかかる力を低減することにより、半導体層に発生するクラックを抑制する方法が知られている。しかしながら、この方法では、厚みの薄い基板は、基板と半導体層との熱膨張差により生じる熱応力の影響を受けやすくなるため、基板の反りが大きくなる。このため、基板を用いた半導体素子の作製が困難になるという新たな問題点が生じる。
【０００８】
この発明は上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、クラックの発生を抑制し、さらに基板の反りを抑制することが可能な半導体層の形成方法を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、この発明の一の局面による半導体層の形成方法は、所定の熱膨張係数を有する基板上の一部に、基板とは異なる熱膨張係数を有する半導体層を形成する工程と、基板の半導体層が形成されていない領域上に、基板の反りを抑制するための反り抑制層を形成する工程とを備えている。
【００１０】
この一の局面による半導体層の形成方法では、上記のように、基板の半導体層が形成されていない領域上に、基板の反りを抑制するための反り抑制層を形成することによって、半導体層にクラックが発生しにくくするために基板を薄くし、その上に基板とは異なる熱膨張係数を有する半導体層を形成する場合にも、基板の反りを有効に抑制することができる。その結果、半導体層上に、良好な特性を有する半導体素子を形成することができる。
【００１１】
上記一の局面による半導体層の形成方法において、半導体層を形成する工程は、半導体層を６００℃以上の温度条件下で形成する工程を含んでいてもよい。このように６００℃以上の高温条件下で半導体層を形成した場合にも、形成後に室温まで低下した際に、半導体層と基板との熱膨張差に起因する基板の反りを反り抑制層によって抑制することができる。
【００１２】
上記の半導体層の形成方法において、好ましくは、半導体層を形成する工程は、基板上に開口部を有するマスク層を形成する工程と、マスク層の開口部内に露出された基板上に島状の半導体層を形成する工程とを含み、反り抑制層を形成する工程は、マスク層上の半導体層が形成されていない領域に、反り抑制層を形成する工程を含む。このように構成すれば、容易に、島状の半導体層の周囲に反り抑制層を形成することができる。
【００１３】
上記の半導体層の形成方法において、好ましくは、反り抑制層は、基板と半導体層との熱膨張差により生じる熱応力と反対の方向に働く内部応力を有する。このように構成すれば、容易に、基板と半導体層との熱膨張差により生じる基板の反りを反り抑制層により緩和することができる。
【００１４】
この場合、基板は、Ｓｉ基板を含み、半導体層は、窒化物系III−Ｖ族化合物半導体を含んでいてもよい。また、基板は、Ｓｉ基板を含み、半導体層は、砒化物系III−Ｖ族化合物半導体を含んでいてもよい。また、これらの場合、反り抑制層は、タングステンを含むのが好ましい。このように構成すれば、基板と半導体層との熱膨張差により生じる熱応力と反対の方向に働く内部応力を有する反り抑制層を容易に形成することができる。また、これらの場合、反り抑制層は、圧縮応力を示すのが好ましい。
【００１５】
また、上記の半導体層の形成方法において、好ましくは、半導体層上に、半導体素子を形成する工程をさらに備える。このように構成すれば、反りが抑制された基板上にクラックの発生が抑制された半導体層が形成されるため、その半導体層の上に、良好な特性を有する半導体素子を形成することができる。
【００１６】
【発明の実施の形態】
まず、本発明の実施の形態を具体的に説明する前に、本発明の半導体層の形成方法の概念について説明する。図１〜図３は、本発明の半導体層の形成方法の概念を説明するための断面図である。
【００１７】
本発明では、まず、図１に示すように、厚みの薄い基板１上の全面に渡って、高温で半導体層２を形成した後、基板温度を室温まで低下させる。この場合、半導体層２の熱膨張係数が基板１の熱膨張係数に比べて大きいと、基板温度を室温まで低下させる際に、半導体層２は、基板１に比べて大きく縮む。また、基板１の厚みが薄いので、基板１は、基板１と半導体層２との熱膨張差により生じる熱応力の影響を受けやすい。このため、半導体層２を形成した後の基板１には、半導体層２側が凹になる方向に大きな反りが発生する。
【００１８】
次に、図２に示すように、基板１上の一部領域に半導体層２を形成することより、基板１上に半導体層２が形成される領域と形成されない領域とを設ける。この場合、図１に示した厚みの薄い基板１上の全面に渡って半導体層２を形成する場合に比べて、多少基板１の反りが緩和される。
【００１９】
次に、本発明では、図３に示すように、その基板１上の半導体層２が形成されない領域に、基板１と半導体層２との熱膨張差により生じる熱応力と反対の方向に働く内部応力を有する反り抑制層３を形成する。
【００２０】
本発明では、上記のように、基板１上の半導体層２が形成されない領域に、反り抑制層３を形成することによって、半導体層２にクラックが発生しにくくするために基板１を薄くし、その上に基板１とは異なる熱膨張係数を有する半導体層２を形成する場合にも、基板１の全体としての反りを有効に抑制することができる。
【００２１】
上記した本発明の概念を具体化した実施形態について以下に説明する。
【００２２】
（第１実施形態）
図４、図５および図７は、本発明の第１実施形態による半導体層の形成方法を説明するための斜視図である。図６は、図５に示した工程における断面図である。以下、図４〜図７を参照して、第１実施形態による半導体層の形成方法について説明する。
【００２３】
まず、図４に示すように、プラズマＣＶＤ法を用いて、約１００μｍの厚みを有するＳｉ（１１１）基板１１（以下、「Ｓｉ基板１１」という）上に、約５０ｎｍの膜厚を有するＳｉＯ2からなるマスク層１２を形成する。この後、マスク層１２の所定領域をエッチングにより除去することによって、Ｓｉ基板１１の上面の一部が露出されるように、複数の開口部１２ａを形成する。この開口部１２ａは、マスク層１２の約１ｍｍ×約１ｍｍ四角内に、１カ所ずつ約０．５ｍｍ×約０．５ｍｍの大きさを有するように形成されている。なお、Ｓｉ基板１１は、本発明の「基板」の一例である。
【００２４】
次に、図５および図６に示すように、ＭＯＣＶＤ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；有機金属気相成長法）を用いて、基板温度を１１５０℃の成長温度に保持した状態で、約０．０５μｍの膜厚を有する単結晶のＡｌ0.09Ｇａ0.91Ｎからなるバッファ層１３を、開口部１２ａ内に露出されたＳｉ基板１１上に形成する。そして、開口部１２ａ内に形成されたバッファ層１３の上面上に、約１０μｍの膜厚を有するＧａＮ層１４を成長させる。このＧａＮ層１４は、マスク層１２上には成長されにくいため、まず、開口部１２ａ内のバッファ層１３上に選択的に成長される。そして、ＧａＮ層１４の上方向への成長が進むと、ＧａＮ層１４は、横方向にも成長される。これにより、バッファ層１３の上面上の全面を覆うとともに、マスク層１２の上面上の一部領域を覆うように、ＧａＮ層１４が形成される。なお、ＧａＮ層１４は、本発明の「半導体層」の一例である。
【００２５】
この場合、約２．３×１０-6／Ｋの熱膨張係数を有するＳｉ基板１１上に、Ｓｉ基板１１の熱膨張係数より大きな熱膨張係数（約５．６×１０-6／Ｋ）を有するＧａＮ層１４を形成するため、約１１５０℃のＧａＮ層１４の成長温度から室温に降温する際に、ＧａＮ層１４は、Ｓｉ基板１１に比べて大きく縮む。このため、ＧａＮ層１４を成長した後のＳｉ基板１１には、図５および図６に示すように、ＧａＮ層１４側が凹になる方向に反りが発生する。
【００２６】
次に、図７に示すように、金属マスク（図示せず）を使用したスパッタリング法を用いて、マスク層１２の上面上のＧａＮ層１４が形成されていない領域に、約０．４ｍｍ×約０．５ｍｍ×約１μｍ（膜厚）の大きさを有するタングステンからなる反り抑制層１５を形成する。この場合、タングステンからなる反り抑制層１５は、約１μｍの薄い厚みで形成するので、ＧａＮ層１４の約２倍の密度を有するように形成する。このタングステンからなる反り抑制層１５は、Ｓｉ基板１１とＧａＮ層１４との熱膨張差により生じる熱応力と反対の方向に働く約１×１０9Ｎ／ｍ2程度の強い圧縮応力を示す。これにより、Ｓｉ基板１１のＧａＮ層１４側が凹になる方向に発生していた反りは、タングステンからなる反り抑制層１５によって、反対方向（凸になる方向）に反る力を受ける。それによって、全体としてのＳｉ基板１１の反りが抑制される。
【００２７】
第１実施形態では、上記のように、マスク層１２の上面上のＧａＮ層１４が形成されていない領域上に、Ｓｉ基板１１の反りを抑制するための反り抑制層１５を形成することによって、Ｓｉ基板１１とは異なる熱膨張係数を有するＧａＮ層１４を形成する場合にも、Ｓｉ基板１１の反りを有効に防止することができる。
【００２８】
（第２実施形態）
図８、図９および図１１は、本発明の第２実施形態による半導体層の形成方法を説明するための斜視図である。図１０は、図９に示した工程における断面図である。以下、図８〜図１１を参照して、第２実施形態による半導体層の形成方法について説明する。
【００２９】
まず、図８に示すように、プラズマＣＶＤ法を用いて、良質な結晶を成長させるために［０１１］方向に３°オフした約１００μｍの厚みを有するＳｉ（１００）基板２１（以下、「Ｓｉ基板２１」という）上に、約５０ｎｍの膜厚を有するＳｉＯ2からなるマスク層２２を形成する。この後、マスク層２２の所定領域をエッチングにより除去することによって、Ｓｉ基板２１の上面の一部が露出されるように、複数の開口部２２ａを形成する。この開口部２２ａは、マスク層２２の約１ｍｍ×約１ｍｍ四角内に、１カ所ずつ約０．５ｍｍ×約０．５ｍｍの大きさを有するように形成されている。なお、Ｓｉ基板２１は、本発明の「基板」の一例である。
【００３０】
次に、図９および図１０に示すように、ＭＯＣＶＤ法を用いて、基板温度を４００℃の成長温度に保持した状態で、約０．０５μｍの膜厚を有する単結晶のＧａＡｓからなる低温バッファ層２３を、開口部２２ａ内に露出されたＳｉ基板２１上に形成する。そして、基板温度を６００℃の成長温度に昇温した後、開口部２２ａ内に形成された低温バッファ層２３の上面上に、約１０μｍの膜厚を有するＧａＡｓ層２４を成長させる。このＧａＡｓ層２４は、マスク層２２上には成長されにくいため、まず、開口部２２ａ内の低温バッファ層２３上に選択的に成長される。そして、ＧａＡｓ層２４の上方向への成長が進むと、ＧａＡｓ層２４は、横方向にも成長される。これにより、低温バッファ層２３の上面上の全面を覆うとともに、マスク層２２の上面上の一部領域を覆うように、ＧａＡｓ層２４が形成される。なお、ＧａＡｓ層２４は、本発明の「半導体層」の一例である。
【００３１】
この場合、約２．３×１０-6／Ｋの熱膨張係数を有するＳｉ基板２１上に、Ｓｉ基板２１の熱膨張係数より大きな熱膨張係数（約５．８×１０-6／Ｋ）を有するＧａＡｓ層２４を形成するため、約６００℃のＧａＡｓ層２４の成長温度から室温に降温する際に、ＧａＡｓ層２４は、Ｓｉ基板２１に比べて大きく縮む。このため、ＧａＡｓ層２４を成長した後のＳｉ基板２１には、図９および図１０に示すように、ＧａＡｓ層２４側が凹になる方向に反りが発生する。
【００３２】
次に、図１１に示すように、金属マスク（図示せず）を使用したスパッタリング法を用いて、マスク層２２の上面上のＧａＡｓ層２４が形成されていない領域に、約０．４ｍｍ×約０．５ｍｍ×約０．５μｍ（膜厚）の大きさを有するタングステンからなる反り抑制層２５を形成する。この場合、タングステンからなる反り抑制層２５は、約０．５μｍの薄い厚みで形成するので、ＧａＡｓ層２４の約２倍の密度を有するように形成する。このタングステンからなる反り抑制層２５は、Ｓｉ基板２１とＧａＡｓ層２４との熱膨張差により生じる熱応力と反対の方向に働く約１×１０9Ｎ／ｍ2程度の強い圧縮応力を示す。これにより、Ｓｉ基板２１のＧａＡｓ層２４側が凹になる方向に発生していた反りは、タングステンからなる反り抑制層２５によって、反対方向（凸になる方向）に反る力を受ける。それによって、全体としてのＳｉ基板２１の反りが抑制される。
【００３３】
第２実施形態では、上記のように、マスク層２２の上面上のＧａＡｓ層２４が形成されていない領域上に、Ｓｉ基板２１の反りを抑制するための反り抑制層２５を形成することによって、Ｓｉ基板２１とは異なる熱膨張係数を有するＧａＡｓ層２４を形成する場合にも、Ｓｉ基板２１の反りを有効に防止することができる。
【００３４】
（第３実施形態）
図１２〜図１８は、本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。この第３実施形態では、第１実施形態の反りが抑制されたＳｉ基板１１を半導体素子（ＧａＮ系レーザダイオード（ＬＤ）素子）に適用した例を示している。以下、図１２〜図１８を参照して、第３実施形態による半導体素子の形成方法について説明する。
【００３５】
まず、図１２に示すように、第１実施形態と同様、プラズマＣＶＤ法を用いて、約１００μｍの厚みを有するＳｉ基板１１上に、約５０ｎｍの膜厚を有するＳｉＯ2からなるマスク層１２を形成する。この後、マスク層１２の所定領域をエッチングにより除去することによって、Ｓｉ基板１１の上面の一部が露出されるように、複数の開口部１２ａを形成する。この開口部１２ａは、マスク層１２の約１ｍｍ×約１ｍｍ四角内に、１カ所ずつ約０．５ｍｍ×約０．５ｍｍの大きさを有するように形成されている。
【００３６】
次に、図１３に示すように、ＭＯＣＶＤ法を用いて、基板温度を１１５０℃の成長温度に保持した状態で、約０．０５μｍの膜厚を有する単結晶のＡｌ0.09Ｇａ0.91Ｎからなるバッファ層１３を、開口部１２ａ内に露出されたＳｉ基板１１上に形成する。そして、バッファ層１３の上面上の全面を覆うとともに、マスク層１２の上面上の一部領域を覆うように、約７μｍの膜厚を有するＧａＮ層１４を形成する。
【００３７】
さらに、この第３実施形態では、ＧａＮ層１４上に、図１３に示すように、約５μｍの合計膜厚を有するレーザダイオード層５０を形成する。このレーザダイオード層５０は、図１４に示すように、ｎ型ＧａＮコンタクト層５１、ｎ型ＡｌＧａＮクラッド層５２、ＩｎＧａＮ活性層５３、ｐ型ＡｌＧａＮクラッド層５４およびｐ型ＧａＮコンタクト層５５を順次成長することによって形成される。また、レーザダイオード層５０は、マスク層１２上には成長されにくいため、ＧａＮ層１４上に選択的に成長される。
【００３８】
この場合、約２．３×１０-6／Ｋの熱膨張係数を有するＳｉ基板１１上に、Ｓｉ基板１１の熱膨張係数より大きな熱膨張係数（約５．６×１０-6／Ｋ）を有するＧａＮ層１４およびレーザダイオード層５０を形成するため、約１１５０℃のＧａＮ層１４およびレーザダイオード層５０の成長温度から室温に降温する際に、ＧａＮ層１４およびレーザダイオード層５０は、Ｓｉ基板１１に比べて大きく縮む。このため、ＧａＮ層１４およびレーザダイオード層５０を成長した後のＳｉ基板１１には、図１３に示すように、ＧａＮ層１４およびレーザダイオード層５０側が凹になる方向に反りが発生する。
【００３９】
次に、図１５に示すように、金属マスク（図示せず）を使用したスパッタリング法を用いて、マスク層１２の上面上のレーザダイオード層５０が形成されていない領域に、約０．４ｍｍ×約０．５ｍｍ×約１μｍ（膜厚）の大きさを有するタングステンからなる反り抑制層１５を形成する。この場合、タングステンからなる反り抑制層１５は、約１μｍの薄い厚みで形成するので、半導体層の約２倍の密度を有するように形成する。このタングステンからなる反り抑制層１５は、Ｓｉ基板１１とＧａＮ層１４との熱膨張差により生じる熱応力と反対の方向に働く約１×１０9Ｎ／ｍ2程度の強い圧縮応力を示す。これにより、Ｓｉ基板１１のＧａＮ層１４およびレーザダイオード層５０側が凹になる方向に発生していた反りは、タングステンからなる反り抑制層１５によって、反対方向（凸になる方向）に反る力を受ける。それによって、全体としてのＳｉ基板１１の反りが抑制される。
【００４０】
上記のようにＳｉ基板１１の反りが抑制された後、図１６に示すように、リソグラフィー技術を用いて、レーザダイオード層５０を所定形状にパターニングする。具体的には、図１７に示すように、ｐ型ＧａＮコンタクト層５５およびｐ型ＡｌＧａＮクラッド層５４の一部領域をエッチングすることにより、ｐ型ＡｌＧａＮクラッド層５４の凸部とｐ型ＡｌＧａＮクラッド層５４の凸部の上面上のｐ型ＧａＮコンタクト層５５とから構成されるリッジ部を形成する。また、ｐ型ＡｌＧａＮクラッド層５４、ＩｎＧａＮ活性層５３、ｎ型ＡｌＧａＮクラッド層５２およびｎ型ＧａＮコンタクト層５１の一部領域をエッチングにより除去する。この第３実施形態では、反り抑制層１５によってＳｉ基板１１の反りが抑制されているため、上記したリソグラフィー技術を用いたレーザダイオード層５０のパターニングを精度良く行うことができる。
【００４１】
そして、図１６および図１７に示すように、ｐ型ＧａＮコンタクト層５５の上面上に、Ｐｄ、ＰｔおよびＡｕの積層膜からなるｐ側電極１６を形成する。また、エッチングにより露出されたｎ型ＧａＮコンタクト層５１の上面上に、Ｔｉ、ＰｔおよびＡｕの積層膜からなるｎ側電極１７を形成する。
【００４２】
その後、ウエハにおいてバッファ層１３、ＧａＮ層１４およびレーザダイオード層５０が形成されている領域を約０．４μｍ×約０．３μｍの大きさにダイシングおよび分割することによって、図１８に示されるような、第３実施形態の半導体素子が形成される。
【００４３】
第３実施形態では、マスク層１２の上面上のレーザダイオード層５０が形成されていない領域上に、Ｓｉ基板１１の反りを抑制するための反り抑制層１５を形成することによって、Ｓｉ基板１１とは異なる熱膨張係数を有するＧａＮ層１４を形成する場合にも、Ｓｉ基板１１の反りを有効に防止することができる。これにより、ＧａＮ層１４およびレーザダイオード層５０を必要な膜厚（約１２μｍ）分形成した場合にも、精度の高いリソグラフィー工程が可能となり、良好な素子特性を有するＧａＮ系レーザダイオード（ＬＤ）素子を形成することができる。
【００４４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４５】
たとえば、上記第１〜第３実施形態では、Ｓｉ基板上にＧａＮ層１４またはＧａＡｓ層２４などの半導体層を形成したが、本発明はこれに限らず、他の半導体層を形成してもよい。他の半導体層としては、たとえば、III−Ｖ族化合物半導体（ＧａＮ、ＡｌＮ、ＩｎＮ、ＧａＰ、ＡｌＰ、ＩｎＰ、ＡｌＡｓ、ＩｎＡｓ、ＡｌＳｂ、ＧａＳｂ、ＩｎＳｂおよびそれらの混晶など）、ＺｎＳｅ、ＳｉＣ、ＳｉＧｅ、ＳｉまたはＧｅなどでもよい。
【００４６】
また、上記第１〜第３実施形態では、基板としてＳｉ基板を用いたが、本発明はこれに限らず、他の基板を用いてもよい。他の基板としては、たとえば、ＧａＡｓ基板、ＩｎＰ基板、ＳｉＣ基板またはサファイア基板などが考えられる。
【００４７】
また、上記第１〜第３実施形態では、反り抑制層としてタングステンを用いたが、本発明はこれに限らず、反り抑制層をタングステンを含む化合物（ＷＳｉ、ＷＳｉＮおよびＷＮなど）やこれを含む積層膜、または、Ｓｉ、ＳｉＯ2、ＳｉＮなどを含む膜を用いてもよい。
【００４８】
【発明の効果】
以上のように、本発明によれば、半導体層にクラックが発生しにくい薄い基板を用いた場合にも、基板の反りを抑制することが可能な半導体層の形成方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体層の形成方法の概念を説明するための断面図である。
【図２】本発明の半導体層の形成方法の概念を説明するための断面図である。
【図３】本発明の半導体層の形成方法の概念を説明するための断面図である。
【図４】本発明の第１実施形態による半導体層の形成方法を説明するための斜視図である。
【図５】本発明の第１実施形態による半導体層の形成方法を説明するための斜視図である。
【図６】図５に示した工程における断面図である。
【図７】本発明の第１実施形態による半導体層の形成方法を説明するための斜視図である。
【図８】本発明の第２実施形態による半導体層の形成方法を説明するための斜視図である。
【図９】本発明の第２実施形態による半導体層の形成方法を説明するための斜視図である。
【図１０】図９に示した工程における断面図である。
【図１１】本発明の第２実施形態による半導体層の形成方法を説明するための斜視図である。
【図１２】本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。
【図１３】本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。
【図１４】本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。
【図１５】本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。
【図１６】本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。
【図１７】本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。
【図１８】本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。
【符号の説明】
１  基板
２  半導体層
３、１５、２５  反り抑制層
１１、２１  Ｓｉ基板（基板）
１２、２２  マスク層
１２ａ、２２ａ  開口部
１４  ＧａＮ層（半導体層）
２４  ＧａＡｓ層（半導体層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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