(57)【特許請求の範囲】
【請求項１】
直列に制御容量が接続された第１のＭＯＳダイオードより成る受光部と、
上記受光部に隣接した第２のＭＯＳダイオードより成るバリアゲート部と、
ドレインが上記バリアゲート部に隣接し、ゲートが上記受光部と短絡され、ソースが出力線に接続されたＭＯＳトランジスタとを有する画素構造を半導体基板上に複数形成して成る固体撮像素子を駆動する方法であり、
上記バリアゲート部の電位を、受光積分時とリセット時で、異なる値とすることを特徴とする固体撮像素子駆動方法。
【請求項２】
複数の画素を半導体基板上に形成して成る固体撮像素子であり、上記画素の構造は、
第１のＭＯＳダイオードより成る受光部と、
上記受光部に隣接し、直列に制御容量が接続された第２のＭＯＳダイオードより成る電荷電圧変換部と、
上記電荷電圧変換部に隣接した第３のＭＯＳダイオードより成るバリアゲート部と、
ドレインが上記バリアゲート部に隣接し、ゲートが上記電荷電圧変換部と短絡され、ソースが出力線に接続されたＭＯＳトランジスタ部とを有し、
上記電荷電圧変換部、上記バリアゲート部、上記ＭＯＳトランジスタ部は遮光されていることを特徴とする固体撮像素子。
【請求項３】
複数の画素を半導体基板上に形成して成る固体撮像素子であり、上記画素の構造は、
第１のＭＯＳダイオードより成る受光部と、
上記受光部に隣接した第２のＭＯＳダイオードより成るトランスファーゲート部と、
上記トランスファーゲート部に隣接し、直列に制御容量が接続された第３のＭＯＳダイオードより成る電荷電圧変換部と、
上記電荷電圧変換部に隣接した第４のＭＯＳダイオードより成るバリアゲート部と、
ドレインが上記バリアゲート部に隣接し、ゲートが上記電荷電圧変換部と短絡され、ソ一スが出力線に接続されたＭＯＳトランジスタ部とを有し、
上記トランスファーゲート部、上記電荷電圧変換部、上記バリアゲート部、上記ＭＯＳトランジスタ部は遮光されていることを特徴とする固体撮像素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子に係り、特に、リセット雑音を発生させないようにした画素構造を有する固体撮像素子およびその駆動方法に関する。
【０００２】
【従来の技術】
従来、図１４、図１５に示すような画素構造、およびポテンシャルを有した固体撮像素子として、文献ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，ｖｏｌ．４２，ｎｏ．９，ｐｐ．１６９３−１６９４，Ｓｅｐｔｅｍｂｅｒ  １９９５に開示されているＳｉｍｐｌｅ  Ｆｌｏａｔｉｎｇ  Ｇａｔｅ（以下、ＳＦＧと記す）  Ｐｉｘｅｌと呼ばれるものが知られている。
【０００３】
すなわち、図１４において、１はｐ型基板（基板電位に固定）、２はｎ+ ドレイン、３はゲート、４はｎ+ ソース、５は結合容量（Ｃ0 ）、６はフォトゲート（ＰＧ）、７はバリアゲート（ＢＧ）、８はドレイン電圧（ＶDD）、９はバリアゲートバイアス電圧（ＶBG）、１０は行選択線、１１は垂直信号線、１２はＳＦＧ画素である。
【０００４】
勿論、この場合、ｎ型基板にｐウェルを形成するようにしてしてもよい。
【０００５】
そして、図１５の（ａ）に示すように、信号電荷積分期間中、行選択線１０は積分電圧ＶINT にバイアスされる。
【０００６】
また、受光部としてのＭＯＳダイオードを構成するフォトゲート（ＰＧ）６下には、電位井戸が形成され、そこに信号電荷（電子）が蓄積される。
【０００７】
このフォトゲート（ＰＧ）６とドレイン２間はＤＣバイアスされたバリアゲート（ＢＧ）７により分離される。
【０００８】
結合容量（Ｃ0 ）５とフォトゲート（ＰＧ）６の間の浮遊ノ一ド（フローティングゲートＦＧ）電位が増幅用ＭＯＳＦＥＴのゲート３に印加される。
【０００９】
垂直信号線１１は、この信号電荷積分期間中、不要な電力消費を避けるため、増幅用ＭＯＳＦＥＴがオンしないようにバイアスされることが望ましい。
【００１０】
また、図１５の（ｂ）に示すように、次の信号読み出し期間に、行選択線１０は積分電圧ＶRDにバイアスされる。
【００１１】
このとき、垂直信号線１１は負荷トランジスタ１３（図１６、図１８参照）に接続され、画素内の増幅用トランジスタとでソースフォロワを構成する。
【００１２】
その出力電圧は、積分信号電荷量で決まるフローティングゲート電位に応じた電位となる。
【００１３】
この場合、図１６に示すように、信号読み出し期間、選択された行以外の画素内増幅トランジスタのゲート（…３ｉ，３ｉ−１，３ｉ＋１，３ｉ＋２…）にもそれぞれの画素の蓄積電荷量に応じた電位（…Ｖｉ，Ｖｉ−１，Ｖｉ＋１，Ｖｉ＋２…）がかかっている。
【００１４】
ここで、増幅用ＭＯＳＦＥＴの出力電流はゲート−ソース電圧の二乗に比例するため、選択された行の画素内増幅トランジスタのゲート電位が同一列上の画素内増幅トランジスタのゲート電位の中で最も高くなるようにすれば、出力電圧は、選択行にあるＭＯＳＦＥＴからの寄与がドミナントになる。
【００１５】
そして、行選択線１０に読み出し電圧ＶRDを印加することにより、選択された行の画素内増幅トランジスタのゲート電位が同一列上画素増幅トランジスタのグート電位の中で最も高くなるようにし、選択された行の画素信号が得られるようしている。
【００１６】
また、図１５の（ｃ）に示すように、蓄積電荷リセット期間には、行選択線１０は積分電圧ＶRSにバイアスされ、フォトゲート（ＰＧ）６下に蓄積されていた信号電荷はバリアゲート（ＢＧ）７を介してドレイン２に排出される。
【００１７】
この動作モードでは、電荷を完全に排出することができるので、リセットノイズは発生しない。
【００１８】
図１７は、図１８に示すように構成されるイメージセンサの動作に必要なパルスタイミングを示している。
【００１９】
このイメージセンサは、水平ブランキング期間Ｈ−ＢＬに、画素内のＭＯＳＦＥＴの閾値電圧のばらつきによつて生じる固定パターン雑音（ＦＰＮ）をオンチップで抑圧する動作を行う。
【００２０】
図１８は、このＦＰＮ抑圧回路の一例として、ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓ０ｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３１，ｎｏ．１２，ｐｐ．２０４６−２０５０に開示されているイメージセンサのブロック図を示している。
【００２１】
すなわち、図１８に示すように、垂直走査回路ＶＳＣから出力される垂直選択パルスはレベルミックス回路ＬＭＣにて、図１７に示した３値（ＶINT ，ＶRD，ＶRS）の行選択信号を発生させる。
【００２２】
水平ブランキング期間Ｈ−ＢＬにおいて、まず、行選択線にＶRDを印加し、パルスφＳSHS をＨとして、容量ＣS にオフセット電圧分を含んだ信号レベルをサンプルホールドする。
【００２３】
次に、行選択線にＶRSを印加し、画素をリセットする。
【００２４】
次に、もう一度、行選択線にＶRDを印加し、パルスφSHR をＨとして、容量ＣR にオフセットレベルをサンプルホールドする。
【００２５】
読いて、水平走査期間に、水平走査回路ＨＳＣから水平選択パルスを順次発生させ容量ＣS ，ＣR に保持された電荷を同時に読み出して、図示しない差動回路により信号成分だけを取り出すようにする。
【００２６】
このような動作により、図１８に示すように構成されるイメージセンサの各画素１２毎にばらつくオフセット成分を除去することができる。
【００２７】
【発明が解決しようとする課題】
ところで、上述したようなリセット雑音を発生させないようにした画素構造を有する固体撮像素子は、その画素構造が比較的簡単であるため、画素の微細化に適している。
【００２８】
また、上述したような画素構造を有する固体撮像素子は、非破壊読み出し可能、ブルーミングに強いといつた特徴に加え、信号電荷のリセット動作を完全転送モードで行うため、リセットノイズが発生しないという大きな特徴がある。
【００２９】
しかしながら、上述したような画素構造を有する固体撮像素子は、その構成上、電荷一電圧変換効率Ｓと飽和信号電荷数Ｎｓａｔとが互いにトレード−オフの関係にある。
【００３０】
ここで、ＣPG，Ｃdep ，Ｃ0 ，Ｃg は、それぞれフォトゲート容量、空乏層容量、結合容量、ゲート容量、α＝Ｃdep ／ＣPG、β＝Ｃ0 ／ＣPG、γ＝Ｃg ／ＣPGとすると共に、ζ，ξそれぞれ変調度としたとき、電荷一電圧変換効率Ｓおよび飽和信号電荷数Ｎｓａｔは、それぞれ以下の式で表せる。
【００３１】
【数１】
0004242510.tif 000002
【００３２】
上式から分かるように、上述したような画素構造を有する固体撮像素子は、画素サイズが縮小され、ＣPGが小さくなると、感度Ｓは増大するが、飽和信号電荷数が取れずダイナミックレンジが低下するという問題がある。
【００３３】
もうーつの問題は、読み出し時に、同一列上の非選択画素の出力が選択画素出力に影響しないようにするため、積分電圧ＶINT 、読み出し電圧ＶRD、バリアゲート電圧ＶBGの設定に制限が加わり、その結果、ダイナミックレンジを減少させてしまうことである。
【００３４】
この場合、読み出したい行の垂直選択線１１には読み出し電圧ＶRDが印加されるが、非選択行の増幅トランジスタも完全にＯＦＦしているわけではない。
【００３５】
ただ、ＭＯＳＦＥＴの出力電流がそのゲート−ソース電圧の二乗に比例するため、同一列共通に負荷トランジスタ１３が接続された回路の出力電圧に対して、選択行にあるＭＯＳＦＥＴからの寄与がドミナントになるのである。
【００３６】
従って、選択行にあるＭＯＳＦＥＴからの寄与がドミナントになるように、つまり、選択画素のゲート−ソース電圧が同一列上にある他のＭＯＳＦＥＴのゲートーソース電圧よりも十分に大きくなるように、バイアス値を設定しなければならない。
【００３７】
本発明は、上記の事情に鑑みてなされたもので、リセット雑音を発生させないようにした画素構造を有する固体撮像素子およびその駆動方法において、上述したような従来の技術による問題を除去すると共に、ダイナミックレンジを拡大することができるようにした固体撮像素子およびその駆動方法を提供することを目的とする。
【００３８】
【課題を解決するための手段】
本発明によると、上記課題を解決するために、
（１）  直列に制御容量が接続された第１のＭＯＳダイオードより成る受光部と、
上記受光部に隣接した第２のＭＯＳダイオードより成るバリアゲート部と、
ドレインが上記バリアゲート部に隣接し、ゲートが上記受光部と短絡され、ソースが出力線に接続されたＭＯＳトランジスタとを有する画素構造を半導体基板上に複数形成して成る固体撮像素子を駆動する方法であり、
上記バリアゲート部の電位を、受光積分時とリセット時で、異なる値とすることを特徴とする固体撮像素子駆動方法が提供される。
【００３９】
また、本発明によると、上記課題を解決するために、
（２）  複数の画素を半導体基板上に形成して成る固体撮像素子であり、上記画素の構造は、
第１のＭＯＳダイオードより成る受光部と、
上記受光部に隣接し、直列に制御容量が接続された第２のＭＯＳダイオードより成る電荷電圧変換部と、
上記電荷電圧変換部に隣接した第３のＭＯＳダイオードより成るバリアゲート部と、
ドレインが上記バリアゲート部に隣接し、ゲートが上記電荷電圧変換部と短絡され、ソースが出力線に接続されたＭＯＳトランジスタ部とを有し、
上記電荷電圧変換部、上記バリアゲート部、上記ＭＯＳトランジスタ部は遮光されていることを特徴とする固体撮像素子が提供される。
【００４０】
また、本発明によると、上記課題を解決するために、
（３）  複数の画素を半導体基板上に形成して成る固体撮像素子であり、上記画素の構造は、
第１のＭＯＳダイオードより成る受光部と、
上記受光部に隣接した第２のＭＯＳダイオードより成るトランスファーゲート部と、
上記トランスファーゲート部に隣接し、直列に制御容量が接続された第３のＭＯＳダイオードより成る電荷電圧変換部と、
上記電荷電圧変換部に隣接した第４のＭＯＳダイオードより成るバリアゲート部と、
ドレインが上記バリアゲート部に隣接し、ゲートが上記電荷電圧変換部と短絡され、ソ一スが出力線に接続されたＭＯＳトランジスタ部とを有し、
上記トランスファーゲート部、上記電荷電圧変換部、上記バリアゲート部、上記ＭＯＳトランジスタ部は遮光されていることを特徴とする固体撮像素子が提供される。
【００４１】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態について説明する。
【００４２】
（第１の実施の形態）
図１は、本発明により改良されたＳＦＧ画素の第１の実施の形態を示す。
【００４３】
図１において、前述した図１４と同様に構成される部分については同一符号を付すものとする。
【００４４】
この第１の実施の形態によると、直列に制御容量（Ｃ0 ）５が接続された第１のＭＯＳダイオードより成る受光部１０１と、上記受光部１０１に隣接した第２のＭＯＳダイオードより成るバリアゲート部１０２（７）と、ドレイン２が上記バリアゲート部１０２に隣接し、ゲート３が上記受光部１０１と短絡され、ソース４が出力線１１に接続されたＭＯＳトランジスタ１０３とを有するＳＦＧ画素構造１２Ａを半導体基板１上に複数形成して成る固体撮像素子を駆動する方法であり、上記バリアゲート部１０２（７）の電位を、受光積分時とリセット時で、異なる値とすることを特徴とする固体撮像素子駆動方法が提供される。
【００４５】
そして、この第１の実施の形態では、飽和電荷量を増大させるために、バリアゲート部１０２に直流バイアスを印加するのでなく、積分、読み出し、リセットの各状態に応じたパルスφBG（２３）によってバイアス値を変化させる。
【００４６】
すなわち、積分期間中はブルーミング抑圧するのに必要最低限のポテンシャル井戸を形成し、フォトゲート（ＰＧ）６下のポテンシャル井戸とのポテンシャル差をなるべく大きくとるようにする。
【００４７】
リセット期間中は、深いポテンシャル井戸を形成し、フォトゲート（ＰＧ）６下に蓄積された信号電荷がドレイン２により効率よく排出されるようにする。
【００４８】
このようにして、積分、読み出し、リセットの各状態に応じたパルスφBG（ライン２３）によってバイアス値を変化させるようにすると、効果は上述した式より明らかであるように、飽和電荷量を増大させることにより、ダイナミックレンジが低下するという従来の技術による問題を除去してダイナミックレンジを拡大することができる。
【００４９】
（第２の実施の形態）
この第２の実施の形態では、上述した第１の実施の形態において、行の選択性を向上させるため、画素内のＭＯＳＦＥＴ１０３の閾値電圧を大きくする。
【００５０】
（第３の実施の形態）
（Ｉｍｐｒｏｖｅｄ  Ｓｉｍｐｌｅ  Ｆｌｏａｔｉｎｇ  Ｇａｔｅ  Ｐｉｘｅｌ）  ＳＦＧ画素においては、上述したように、電荷一電圧変換効率Ｓと飽和信号電荷数Ｎｓａｔはトレード−オフの関係がある。
【００５１】
すなわち、画素サイズがスケールされると、電荷一電圧変換効率Ｓは大きくなるが、飽和信号電荷数Ｎｓａｔは小さくることにより、ダイナミックレンジが低下する。
【００５２】
そこで、この第３の実施の形態によると、上述したようなトレード−オフの関係を避けるため、ＳＦＧ画素において光電変換領域・電荷蓄積領域と電荷一電圧変換領域を分離するようにした改良ＳＦＧ画素構造を有する固体撮像素子が提供される。
【００５３】
図２は、この第３の実施の形態によって改良されたＳＦＧ画素構造を有する固体撮像素子を示している。
【００５４】
図２において、前述した図１４および図１と同様に構成される部分については同一符号を付すものとする。
【００５５】
この第１の実施の形態によると、複数の画素構造を半導体基板上に形成して成る固体撮像素子であり、上記画素構造は、第１のＭＯＳダイオードより成る受光部と、上記受光部に隣接し、直列に制御容量（Ｃ0 ）５が接続された第２のＭＯＳダイオードより成る電荷電圧変換部１０４と、上記電荷電圧変換部に隣接した第３のＭＯＳダイオードより成るバリアゲート部１０２（７）と、ドレイン２が上記バリアゲート部１０２に隣接し、ゲート３が上記電荷電圧変換部１０４と短絡され、ソース４が出力線１１に接続されたＭＯＳトランジスタ部１０３とを有し、上記電荷電圧変換部１０４、上記バリアゲート部１０２、上記ＭＯＳトランジスタ部１０３とが遮光状態になされていることを特徴とする固体撮像素子が提供される。
【００５６】
この場合、光電変換領域・電荷蓄積領域はできる限り大きくし、電荷一電圧変換領域の容量を小さく設計するものとする。
【００５７】
このように改良されたＳＦＧ画素構造を有する固体撮像素子に対しては、後述するような幾つかの駆動方法が考えられる。
【００５８】
（第４の実施の形態）
（駆動方法１：ＰＧをアキュミュレーション状態にＤＣバイアスして暗電流を低減する）
図３は、この第４の実施の形態によるフォトゲート（ＰＧ）６をアキュミュレーション状態にＤＣバイアスして暗電流を低減する駆動方法１に対するポテンシャル図を示している。
【００５９】
この状態では、フォトゲート（ＰＧ）６は負にバイアスされ、フォトゲート（ＰＧ）６下のＳｉ界面は正孔が蓄積された状態になり、界面での暗電荷の発生はない。
【００６０】
図３の（ａ）に示すように、積分期間中、コントロールゲート（ＣＧ）ライン（φCG）１０はＶINT にバイアスされ、フォトゲート（ＰＧ）６下で光電変換された信号電荷は面積の小さいフローティングゲート（ＦＧ）下に流れ込み、蓄積されるようになる。
【００６１】
また、図３の（ｂ）に示すように、読み出し時には、コントロールゲートライン（φCG）１０はＶRDにバイアスされ、ＭＯＳＦＥＴ１０３をＯＮさせ、このときのフローティングゲート（ＦＧ）の電位に応じた出力電圧が垂直信号線１１に現われる。
【００６２】
また、図３の（ｃ）に示すように、リセット時には、コントロールゲートラインφCG１０はＶRSにバイアスされ、フローティングゲート（ＦＧ）下に蓄積された信号電荷はバリアゲート（ＢＧ）７を通ってドレイン２に排出される。
【００６３】
なお、この駆動方法１によるイメージセンサの動作に必要なパルスタイミングは、前述した図１７と同じなので省略する。
【００６４】
この駆動方法１の場合、飽和信号電荷数は次に述べる駆動方法２をとった場合に比べて小さくなるが、暗電流の多生は抑圧されるので、低照度物体の高感度撮像に向いている。
【００６５】
（第５の実施の形態）
（駆動方法２：ＰＧ，ＣＧともにパルス駆動し、光電変換特性にニー特性を持たせると共に、ダイナミックレンジを拡大する）
図４は、この第５の実施の形態による駆動方法２に対するポテンシャル図を示している。
【００６６】
図４の（ａ）に示すように、積分期間中、フォトゲート（ＰＧ）６は積分電圧ＶPG, INT に、ＣＧラインφCG１０も積分電圧ＶCG, INT にバイアスされる。
【００６７】
フォトゲート（ＰＧ）６下で光電変換された信号電荷（電子）はフローティングゲート（ＦＧ）下に流れ込み、蓄積される。
【００６８】
フローティングゲート（ＦＧ）下のポテンシャル井戸が満杯になると信号電荷はフォトゲート（ＰＧ）６下のポテンシャル井戸にも蓄積されようになる。
【００６９】
さらに、フォトゲート（ＰＧ）６下のポテンシャル井戸が満杯になると信号電荷はバリアゲート（ＢＧ）７を通してドレイン２に排出される。
【００７０】
従って、ブルーミングは発生しない。
【００７１】
また、図４の（ｂ）に示すように、読み出し時には、コントロールゲートライン（φCG）１０はＶCG, RDにバイアスされ、ＭＯＳＦＥＴ１０３をＯＮさせ、このときのフローティングゲート（ＦＧ）の電位に応じた出力電圧が垂直信号線１１に現われる。
【００７２】
また、図４の（ｃ）に示すように、リセット時には、コントロールゲートラインφCG１０はＶCG, RSにバイアスされ、フローティングゲート（ＦＧ）下に蓄積された信号電荷はバリアゲート（ＢＧ）７を通ってドレイン２に排出される。
【００７３】
フォトゲート（ＰＧ）６下のポテンシャル井戸が満杯になるまでの光量に対する電荷一電圧変換容量は、フローティングゲート（ＦＧ）下のポテンシャル井戸が満杯になるまでの光量に対する電荷一電圧変換容量よりも大きくなる。
【００７４】
図５は、この駆動方法２による光電変換特性を示している。
【００７５】
図６は、この駆動方法２によるイメージセンサ動作に必要なパルスタイミングを示している。
【００７６】
このパルスタイミングでは、画素内のＭＯＳＦＥＴ１０３の閾値電圧のばらつきによつて生じる固定パターン雑音（ＦＰＮ）をオンチップで抑圧する動作を仮定している。
【００７７】
その動作は、図１７、図１８に準じて説明されるので省略する。
【００７８】
（第６の実施の形態）
（駆動方法３：ＰＧ、ＣＧともにパルス駆動し、行選択性を向上させる）
第６の実施の形態による駆動方法３では、フォトゲート（ＰＧ）６，コントロールゲート（ＣＧ）ライン１０ともパルス駆動して、行選択性を向上させる。
【００７９】
図７は、この駆動方法３に対するポテンシャルを示している。
【００８０】
図７の（ａ）に示すように、積分期間中、フォトゲート（ＰＧ）６は積分電圧ＶPG,INTに、コントロールゲート（ＣＧ）１０はリセット電圧ＶCG,RS にバイアスされる。
【００８１】
そして、フォトゲート（ＰＧ）６下で光電変換された信号電荷（電子）は、フォトゲート（ＰＧ）６下のポテンシャル井戸に蓄積される。
【００８２】
この積分期間中に、このポテンシャル井戸から溢れ出たた電子はバリアゲート（ＢＧ）７を通してドレインに排出される（オーバーフロー動作）。
【００８３】
また、図７の（ｂ）に示すように、読み出し時には、コントロールゲート（ＣＧ）１０をＶCG,RD にバイアスし、やや遅れてフォトゲート（ＰＧ）６を接地（ＧＮＤ）に落とすと、フォトゲート（ＰＧ）６下に蓄積された信号電荷はＦＧ下に転送されると共に、ＭＯＳＦＥＴ１０３はＯＮし、このときのフローティングゲート（ＦＧ）の電位に応じた出力電圧が垂直信号線１１に現われる。
【００８４】
この駆動方法３をとつた場合には、非選択行のコントロールゲート（ＣＧ）ライン１０はリセット電圧ＶCG,RS にバイアスされているので、非選択行上の画素１２Ｂ内にあるＭＯＳＦＥＴ１０３はＯＦＦしている。
【００８５】
従って、従来の技術および上記実施の形態で問題となっていた行選択に関わる欠点は除去される。
【００８６】
図８は、この駆動方法３をとつた場合のイメージセンサ動作に必要なパルスタイミングを示している。
【００８７】
このパルスタイミングでは、画素内のＭＯＳＦＥＴ１０３の閾値電圧ばらつきによって生じる固定パターン雑音（ＦＰＮ）をオンチップで抑圧する動作を仮定している。
【００８８】
その動作は、図１７，図１８に準じて説明されるので省略する。
【００８９】
（第７の実施の形態）
図９は、第７の実施の形態による改良されたＳＦＧ画素構造を有する固体撮像素子を示している。
【００９０】
図９において、前述した図１４および図１、図２と同様に構成される部分については同一符号を付すものとする。
【００９１】
この第７の実施の形態によると、複数の画素を半導体基板上に形成して成る固体撮像素子であり、上記画素の構造は、第１のＭＯＳダイオードより成る受光部１０１と、上記受光部１０１に隣接した第２のＭＯＳダイオードより成るトランスファーゲート部１０５と、上記トランスファーゲート部１０５に隣接し、直列に制御容量（Ｃ0 ）５が接続された第３のＭＯＳダイオードより成る電荷電圧変換部１０４と、上記電荷電圧変換部１０４に隣接した第４のＭＯＳダイオードより成るバリアゲート部１０２（７）と、ドレインが上記バリアゲート部７に隣接し、ゲートが上記電荷電圧変換部と短絡され、ソ一スが出力線に接続されたＭＯＳトランジスタ部１０３とを有し、上記トランスファーゲート部１０４、上記電荷電圧変換部１０４、上記バリアゲート部１０２、上記ＭＯＳトランジスタ部１０３は遮光されていることを特徴とする固体撮像素子１２Ｃが提供される。
【００９２】
すなわち、この図９に示す改良ＳＦＧ画素構造は、前述した第３の実施の形態による改良されたＳＦＧ画素構造の画素にさらにもう一つの電荷転送ゲート（トランスファーゲート）１０５を加え、画素１２Ｃ内に２つの電荷蓄積領域を持たせたものである。
【００９３】
図１０は、この第７の実施の形態による固体撮像素子１２Ｃの通常動作時のポテンシャル図を示している。
【００９４】
図１０の（ａ）に示すように、積分期間中は、フォトゲート（ＰＧ）６下にポテンシャル井戸を形成し、信号電荷を蓄積する。
【００９５】
トランスファーゲート１０５、フローティングゲート（ＦＧ）下はブルーミングを抑圧するのに必要最低限のレベルに空乏化させる。
【００９６】
また、図１０の（ｂ）に示すように、一定の積分期間後、フォトゲート（ＰＧ）６のバイアスを落とし、ポテンシャル井戸を浅くし、また、トランスファーゲート１０５をオンさせてフォトゲート（ＰＧ）６下に蓄積された信号電荷をフローティングゲート（ＦＧ）下に転送する。
【００９７】
また、図１０の（ｃ）に示すように、読み出し時には、トランスファーゲート１０５をオフし、行選択線１０をＶCG,RD にバイアスして選択行上にある画素の信号レベルを読み出す。
【００９８】
また、図１０の（ｄ）に示すように、リセット時には、行選択線１０をＶCG,RS にバイアスしてフローティングゲート（ＦＧ）下に蓄積された信号電荷をドレイン２に排出する。
【００９９】
この画素構造では、フォトゲート（ＰＧ）６下、フローティングゲート（ＦＧ）下のポテンシャル井戸に通常の積分時間および短積分時間に対応した電荷を蓄積し、本発明の出願人と同一出願人による特願平１０−２７９３１４号に開示された構成による増幅型固体撮像素子を用いた撮像装置で、それらを同時に読み出して信号処理することにより、イメージセンサとしてのダイナミックレンジを拡大することができる。
【０１００】
すなわち、この特願平１０−２７９３１４号に開示した構成による増幅型固体撮像素子を用いた撮像装置は、光電変換部と、該光電変換部で生成された信号電荷を蓄積する第１の蓄積部と、該第１の蓄積部から転送された信号電荷を蓄積する遮光された第２の蓄積部と、第１の蓄積部から第２の蓄積部へ信号電荷を転送する転送部と、第１及び第２の蓄積部を初期化する初期化手段と、第２の蓄積部の信号電荷を増幅して読み出す信号読み出し部とからなる画素を複数個配列してなる画素アレイと、前記画素の第１及び第２の蓄積部の初期化を解除してから第１の所定時）間後に転送部を動作させて第１の蓄積部の信号電荷を第２の蓄積部へ転送させ、前記初期化解除から第１の所定時開より長い第２の所定時間後に読み出し部により第２の蓄積部の第１の信号電荷を増幅して読み出し、次いで転送部を再度動作させて第１の蓄積部の信号電荷を第２の蓄積部へ転送させたのち、読み出し部により第２の蓄積部の第２の信号電荷を増幅して読み出す駆勤制御手段と、読み出された前記第１の信号電荷に基づく画像信号と第２の信号電荷に基づく画像信号とを合成して広いダイナミックレンジ画像信号を生成する合成手段とを備えていることを特徴とする。
【０１０１】
このような構成の画素アレイと駆動制御手段を設け、画素内の第２の蓄積部を、短時間の第１の所定時間の露光に対する信号電荷を最長１フレーム期間保持するアナログメモリとして利用することにより、画素アレイの端部に設けるメモリ領域、あるいはオフチップのメモリやディレイラインを必要とせずに、広ダイナミックレンジ合成画像の生成可能な増幅型固体撮像素子を用いた撮像装置を実現することができる。
【０１０２】
図１１は、この特願平１０−２７９３１４号に開示された構成による増幅型固体撮像素子を用いた撮像装置の概略構成を示すブロック図である。
【０１０３】
図１１において、２０１は増幅型固体撮像素子、２０２は増輻型固体撮像素子２０１を駆動するタイミングパルスを発生するタイミングジェネレータ、２０３は増幅型固体撮像素子２０１から出力される短時間露光画像信号及び長時間露光画像信号を合成処理して広ダイナミックレンジ合成画像を生成するための合成回路、２０４は各部の制御を行うＣＰＵである。
【０１０４】
図１２は、図１１における増幅型固体撮像素子の画素アレイの単一画素及びＦＰＮ（固定パターンノイズ）抑圧読み出し回路部分の構成を示す回路構成を示す図である。
【０１０５】
図１２において、２１１はフォトダイオード、Ｃ１は該フォトダイオード２１１で生成された信号電荷を蓄積する第１の蓄積容量（フォトダイオードの寄生容量）、Ｃ２は第１の蓄積容量Ｃ１から転送される信号電荷を蓄積する遮光された第２の蓄積容量、２１２は第１の蓄積容量Ｃ１から第２の蓄積容量Ｃ２へ信号電荷を転送するパルスφＴＸで駆動される転送用ＭＯＳトランジスタ、２１３は第２の蓄積容量Ｃ２を初期化するパルスφＲＳで駆動されるリセット用ＭＯＳトランジスタ、２１４は第２の蓄積容量Ｃ２に蓄積された信号電荷を増幅する増幅用ＭＯＳトランジスタ、２１５は増幅された信号電荷を垂直信号線２１６に読み出すパルスφＲＤで駆動される読み出し用ＭＯＳトランジスタで、これらの素子で画素を構成しており、この構成の画素をマトリクス状に配列して画素アレイを構成している。
【０１０６】
また、図１２において、２１−１は垂直信号線２１６に読み出された信号を第１のクランプ容量ＣＣ１に転送する第１の転送スイッチ、２２−１はクランプパルスφＣＬ１で駆動される第１のクランプトランジスタ、２３−１はサンプルホールドパルスφＳＨ１で駆動される第１のサンプルホールドスイッチ、ＣＨ１は第１のホールド容量、２４−１は水平選択パルスφＨで駆動される第１の水平選択スイッチで、これらの素子で短時間露光画像信号のＦＰＮ抑圧読み出し回路を構成している。
【０１０７】
また、図１２において、２１−２は同じく垂直信号線２１６に読み出された信号を第２のクランプ容量ＣＣ２に転送する第２の転送スイッチ、２２−２はクランプパルスφＣＬ２で駆動される第２のクランプトランジスタ、２３−２はサンプルホールドパルスφＳＨ２で駆動される第２のサンプルホールドスイッチ、ＣＨ２は第２のホールド容量、２４−２は水平選択パルスφＨで駆動される第２の水平選択スイッチで、これらの素子で長時間露光画像信号のＦＰＮ抑圧読み出し回路を構成している。
【０１０８】
そして、これらの短時間露光画像信号のＦＰＮ抑圧読み出し回路及び長時間露光画像信号のＦＰＮ抑圧読み出し回路は、それぞれ画素アレイの列毎に設けられている。
【０１０９】
なお、図１２において、２２５は垂直信号線２１６に接続されている電流源であり、画素内の増幅用ＭＯＳトランジスタ２１４と読み出し用ＭＯＳトランジスタ２１５を介してソースフォロア回路を構成している。
【０１１０】
次に、このように構成されている画素及びＦＰＮ抑圧読み出し回路の動作を、図１３に示すタイミングチャートを参照しながら説明する。
【０１１１】
まず、水平ブランキング期間のタイミング（１）において、読み出しパルスφＲＤ、転送パルスφＴ１、クランプパルスφＣＬ１、サンプルホールドパルスφＳＨ１をＯＮすることにより、画素の第２の蓄積容量Ｃ２に蓄積された積分時間Ｔ１（短時間露光）に対する信号ＶＴ１を読み出す。
【０１１２】
第１のクランプ容量ＣＣ１の一端はＶＴ１に、他端はクランプ電圧ＶＣＬにチャージされる。
【０１１３】
また、第１のホールド容量ＣＨ１もクランプ電圧ＶＣＬにチャージされる。
【０１１４】
次いで、タイミング（２）において、リセットパルスφＲＳをＯＮとして、画素の第２の蓄積容量Ｃ２、すなわち増幅用ＭＯＳトランジスタ２１５の入力端をリセットする。
【０１１５】
次いで、タイミング（３）において、読み出しパルスφＲＤ、転送パルスφＴ１、サンプルホールドパルスφＳＨ１をＯＮとして、画素のリセット直後のオフセット電圧ＶＯＦＦを読み出す。
【０１１６】
このとき、第１のホールド容量ＣＨ１には、ＦＰＮの除去された積分時間Ｔ１（短時間露光に相当）に対する信号〔ＶＣＬ一α（ＶＴ１−ＶＯＦＦ）〕が保持される。
【０１１７】
ここで、αは、ほぼクランプ容量ＣＣ，ホールド容量ＣＨで決定される係数である。
【０１１８】
また、このタイミング（３）においては、同時に転送パルスφＴ２、クランプパルスφＣＬ２サンプルホールドパルスφＳＨ２をＯＮとして、画素のオフセット電圧ＶＯＦＦを第２のクランプ容量ＣＣ２の一端に伝え、第２のホールド容量ＣＨ２をクランプ電圧ＶＣＬにチャージする。
【０１１９】
次に、タイミング（４）において、転送パルスφＴＸをＯＮとして、画素において第１の蓄積容量Ｃ１に蓄積された積分時間（Ｔ２−Ｔ１）（長時間露光に相当）に対する信号を第２の蓄積容量Ｃ２に転送する。
【０１２０】
ついで、タイミング（５）において、読み出しパルスφＲＤ転送パルスφＴ２、サンプルホールドパルスφＳＨ２をＯＮとして、画素において第２の蓄積容量Ｃ２に転送された積分時間（Ｔ２−Ｔ１）に対する信号ＶＴ２を読み出す。
【０１２１】
このとき、第２のホールド容量ＣＨ２には、ＦＰＮの除去された積分時間（Ｔ２−Ｔ１）に対する信号〔ＶＣＬ−α（ＶＯＦＦ−ＶＴ２）〕が保持される。
【０１２２】
次いで、タイミング（６）において、転送パルスφＴＸ及びリセットパルスφＲＳをＯＮとして、画素をリセットする。
【０１２３】
続いて、水平走査期間のタイミング（７）において、画素の積分期間Ｔ１に入り、タイミング（８）において、転送パルスφＴＸをＯＮにして、積分期間Ｔ１において第１の蓄積容量Ｃ１に蓄積された信号電荷を第２の蓄積容量Ｃ２に転送する。
【０１２４】
なお、タイミング（８）の直前にリセットパルスφＲＳを印加し、第２の蓄積容量Ｃ２を再度リセットしてもよい。
【０１２５】
また、この水平走査期間においては、第１及び第２のホールド容量ＣＨ１，ＣＨ２に保持されているＦＰＮの除去されている積分期間Ｔ１（短時間露光）に対する信号と、同じくＦＰＮの除去されている積分期間（Ｔ２−Ｔ１）（長時間露光に相当）に対する信号とを、第１及び第２の水平選択スイッチ２４−１，２４ー２を水平選択パルスφＨで同時にＯＮとして、同時に読み出し、合成回路３で合成処理して広ダイナミックレンジ画像信号の生成を開始させるようになっている。
【０１２６】
そして、上述したような実施の形態で示した本発明には、特許請求の範囲で示した請求項１乃至３以外にも、以下のような付記１乃至１２として示すような発明が含まれている。
【０１２７】
（付記１）  直列に制御容量が接続された第１のＭＯＳダイオードより成る受光部と、
上記受光部に隣接した第２のＭＯＳダイオードより成るバリアゲート部と、
ドレインが上記バリアゲート部に隣接し、ゲートが上記受光部と短絡され、ソースが出力線に接続されたＭＯＳトランジスタとを有する画素構造を半導体基板上に複数形成して成る固体撮像素子を駆動する方法であり、
上記バリアゲート部の電位を、受光積分時とリセット時で、異なる値をとる矩形波パルスで駆動することを特徴とする固体撮像素子駆動方法。
【０１２８】
（付記２）  上記バリアゲート部の電位の駆動において、バリアゲート下の表面電位が受光積分時において、受光部ＰＧ下の信号電荷がない場合の半導体表面電位よりも浅くリセット時において、受光部ＰＧ下の信号電荷がない場合の半導体表面電位よりも深くする
ことを特徴とする付記１記載の固体撮像素子の駆動方法。
【０１２９】
（付記３）  上記受光部は上記電荷電圧変換部より広い面積を占めることを特徴とする請求項２記載の固体撮像素子。
【０１３０】
（付記４）  請求項２または付記３記載の固体撮像素子を駆動する方法であり、  上記受光部下の領域を信号電荷とは逆極性の電荷蓄積状態に保つことを特徴とする固体撮像素子駆動方法。
【０１３１】
（付記５）  請求項２または付記３記載の固体撮像素子を駆動する方法であり、  上記受光部を負にバイアスして、Ｓｉ界面に正孔を蓄積させることを特徴とする固体撮像子駆動方法。
【０１３２】
（付記６）  請求項２または付記３記載の固体撮像素子を駆動する方法であり、  上記受光部を負にバイアスして、Ｓｉ界面に正孔を蓄積させるとともに、
受光積分時において、上記受光部で発生した電荷は電位差により上記電荷電圧変換部に移動して蓄積され、
読み出し時において、上記電荷電圧変換部の電位を変動させて上記ＭＯＳトランジスタ部をオン状態にしてソースより出力を取り出し、
リセット時において、上記電荷電圧変換部の電位を変動させて、蓄積された電荷を上記バリアゲート部を経由して上記ＭＯＳトランジスタ部のドレインに移動させる
ことを特徴とする固体撮像素子駆動方法。
【０１３３】
（付記７）  請求項２または付記３記載の固体撮像素子を駆動する方法であり、  受光積分時において、上記受光部に第１のポテンシャル井戸を形成し、かつ上記電荷電圧変換部に上記第１のポテンシャル井戸より深い第２のポテンシャル井戸を形成することを特徴とする固体撮像子の駆動力法。
【０１３４】
（付記８）  請求項２または付記３記載の固体撮像素子を駆動する方法であり、  受光積分時において、上記受光部に第１のホテンシャル井戸を形成し、かつ上記電荷電庄変換部に上記第１のポテンシャル井戸より深い第２のポテンシャル井戸を形成し、上記受光部に発生した電荷をまず上記第２のポテンシャル井戸に蓄積し、上記第２のポテンシャル井戸が満杯になつた場合には上記第１のポテンシャル井戸にも蓄積し、上記第１と第２のポテンシヤル井戸が両方とも満杯となった場合は、上記バリアゲート部を経由して溢れた電荷を上記ＭＯＳトランジスタ部のドレインに放出し、
読み出し時において、上記電荷電圧変換部の電位を変動させて上記ＭＯＳトランジスタをオン状態にして上記ソースより出力を取り出し、
リセット時において、上記電荷電圧変換部の電位を変動させて、蓄積された電荷を上記バリアゲート部を経由して上記ＭＯＳトランジスタ部のドレインに移動させる
ことを特徴とする固体撮像索子駆動方法。
【０１３５】
（付記９）  請求項２または付記３記載の固体撮像素子を駆動する方法であり、  受光積分時において、上記受光部に第１のポテンシャル井戸を形成して、この第１のポテンシャル井戸に信号電荷を蓄積し、
読み出し時において、上記電荷電圧変換部に上記第１のポテンシャル井戸より深いポテンシヤル井戸を形成し、信号電荷を上記第１のポテンシヤル井戸から上記第２のポテンシャル井戸に移動させる
ことを特徴とする固体撮像装置駆動方法。
【０１３６】
（付記１０）  請求項２または付記３記載の固体撮像素子を駆動する方法であり、
受光積分時において、上記受光部に第１のポテンシャル井戸を形成して、この第１のポテンシャル井戸に信号電荷を蓄積し、
読み出し時において、上記電荷電圧変換部に上記第１のポテンシャル井戸より深いポテンシャル井戸を形成し、信号電荷を上記第１のポテンシャル井戸から上記第２のポテンシャル井戸に移動させるとともに、上記ＭＯＳトランジスタ部をオン状態にして、上記ソースより出力を取り出し、
リセット時において、上記電荷電圧変換部の電位を変動させて、蓄積された電荷を上記バリアゲート部を経由して上記ＭＯＳトランジスタ部のドレインに移動させる
ことを特徴とする固体撮像素子駆動方法。
【０１３７】
（付記１１）  請求項２または付記３記載の固体撮像素子を駆動する方法であり、
受光積分時において、上記受光部に第１のポテンシャル井戸を形成して、この第１のポテンシャル井戸に信号電荷を蓄積し、
読み出し時において、上記電荷電圧変換部に上記第１のポテンシャル井戸より深いポテンシャル井戸を形成し、信号電荷を上記第１のポテンシャル井戸から上記第２のポテンシャル井戸に移動させるとともに、上記ＭＯＳトランジスタ部をオン状態にして、上記ソースより出力を取り出し、
リセット時において、上記電荷電圧変換部の電位を変動させて、蓄積された電荷を上記バリアゲート部を経由して上記ＭＯＳトランジスタ部のドレインに移動させ、
読み出し時以外は上記電荷電圧変換部は上記ＭＯＳトランジスタ部をオフ状態に保つ電位となっている
ことを特徴とする固体撮像素子駆動方法。
【０１３８】
（付記１２）  請求項３記載の固体撮像素子を駆動する方法であり、
受光積分時において、１フレーム期間の中間時点で、上記受光部に蓄積した電荷を上記電荷電圧変換部に移動して蓄積し、
読み出し時において、上記電荷電圧変換部に移動し蓄積された電荷と、上記受光部に蓄積された電荷を区別して読み出す
ことを特徴とする固体撮像素子の駆動方法。
【０１３９】
【発明の効果】
従って、以上説明したように、本発明によれば、リセット雑音を発生させないようにした画素構造を有する固体撮像素子およびその駆動方法において、上述したような従来の技術による問題を除去すると共に、ダイナミックレンジを拡大することができるようにした固体撮像素子およびその駆動方法を提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明により改良されたＳＦＧ画素の第１の実施の形態を示す図である。
【図２】図２は、この第３の実施の形態によって改良されたＳＦＧ画素構造を有する固体撮像素子を示す図である。
【図３】図３は、この第４の実施の形態によるフォトゲート（ＰＧ）６をアキュミュレーション状態にＤＣバイアスして暗電流を低減する駆動方法１に対するポテンシャルを示す図である。
【図４】図４は、この第５の実施の形態による駆動方法２に対するポテンシャルを示す図である。
【図５】図５は、この駆動方法２による光電変換特性を示す図である。
【図６】図６は、この駆動方法２によるイメージセンサ動作に必要なパルスタイミングを示す図である。
【図７】図７は、第６の実施の形態による駆動方法３に対するポテンシャルを示す図である。
【図８】図８は、この駆動方法３をとつた場合のイメージセンサ動作に必要なパルスタイミングを示す図である。
【図９】図９は、第７の実施の形態による改良されたＳＦＧ画素構造を有する固体撮像素子を示す図である。
【図１０】図１０は、この第７の実施の形態による固体撮像素子１２Ｃの通常動作時のポテンシャルを示す図である。
【図１１】図１１は、この第７の実施の形態に適用される特願平１０−２７９３１４号に開示された構成による増幅型固体撮像素子を用いた撮像装置の概略構成を示すブロック図である。
【図１２】図１２は、図１１における増幅型固体撮像素子の画素アレイの単一画素及びＦＰＮ（固定パターンノイズ）抑圧読み出し回路部分の構成を示す回路構成を示す図である。
【図１３】図１３は、図１２に示すように構成されている画素及びＦＰＮ抑圧読み出し回路の動作を説明するためのタイミングチャートである。
【図１４】図１４は、従来の技術による固体撮像素子の画素構造を示す図である。
【図１５】図１５は、図１４に示すように構成されている従来の技術による固体撮像素子の駆動時に対するポテンシャルを示す図である。
【図１６】図１６は、図１４に示すように構成されている従来の技術による固体撮像素子を用いたときに、信号読み出し期間、選択された行以外の画素増幅トランジスタのゲート（…３ｉ，３ｉ−１，３ｉ＋１，３ｉ＋２…）にもそれぞれの画素の蓄積電荷量に応じた電位（…Ｖｉ，Ｖｉ−１，Ｖｉ＋１，Ｖｉ＋２…）がかかっている様子を示す図である。
【図１７】図１７は、図１４に示すように構成されている従来の技術による固体撮像素子を用いたイメージセンサの動作に必要なパルスタイミングを示す図である。
【図１８】図１８は、図１４に示すように構成されている従来の技術による固体撮像素子を用いたイメージセンサのＦＰＮ抑圧回路の一例を示すブロック図である。
【符号の説明】
１…ｐ型基板（基板電位に固定）、
２…ｎ+ ドレイン、
３…ゲート、
４…ｎ+ ソース、
５…結合容量（Ｃ0 ）、
６…フォトゲート（ＰＧ）、
７…バリアゲート（ＢＧ）、
８…ドレイン電圧（ＶDD）、
９…バリアゲートバイアス電圧（ＶBG）、
１０…行選択線、
１１…垂直信号線、
ＦＧ…フローティングゲート、
１２、１２Ａ、１２Ｂ、１２Ｃ…ＳＦＧ画素、
ＶＳＣ…垂直走査回路、
ＬＭＣ…レベルミックス、
ＨＳＣ…水平走査回路、
１０１…受光部、
１０２…バリアゲート部、
１０３…ＭＯＳトランジスタ、
２３…パルスφBGライン、
２４…パルスφPGライン、
２５…パルスφT ライン、
１０４…電荷電圧変換部、
１０５…トランスファーゲート部、
２０１…増幅型固体撮像素子、
２０２…タイミングジェネレータ、
２０３…合成回路、
２０４…ＣＰＵ、
２１１…フォトダイオード、
Ｃ１…第１の蓄積容量（フォトダイオードの寄生容量）、
Ｃ２…第２の蓄積容量、
２１２…転送用ＭＯＳトランジスタ、
２１３…リセット用ＭＯＳトランジスタ、
２１４…増幅用ＭＯＳトランジスタ、
２１５…読み出し用ＭＯＳトランジスタ、
２１６…垂直信号線、
２１−１…第１の転送スイッチ、
ＣＣ１…第１のクランプ容量、
２２−１…第１のクランプトランジスタ、
２３−１…第１のサンプルホールドスイッチ、
ＣＨ１…第１のホールド容量、
２４−１…第１の水平選択スイッチ、
２１−２…第２の転送スイッチ、
ＣＣ２…第２のクランプ容量、
２２−２…第２のクランプトランジスタ、
２３−２…第２のサンプルホールドスイッチ、
ＣＨ２…第２のホールド容量、
２４−２…第２の水平選択スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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