(57)【特許請求の範囲】
【請求項１】
記録すべきデータに従い変調された少なくとも２種類のパワー値に変調してなるレーザ光を照射することにより光ディスクにデータを記録する情報記録装置であって、
クロック遅延手段を含み、記録すべきデータを変調してパルス信号を生成し、前記クロック遅延手段により前記パルス信号の所定のエッジ位置を遅延させることにより補正し、該補正した記録パルスを出力する記録パルス生成手段と、
前記記録パルス信号によりパワー値を切り替えながらレーザを駆動するレーザ駆動手段と、
前記クロック遅延手段における遅延量を測定する遅延量測定手段と、
該遅延量測定手段による遅延量測定結果に基づいて記録パルスの前記エッジ位置を補正する記録パルス位置補正手段と、を具備し、
前記クロック遅延手段は、
各々の入出力が直列に接続された複数の遅延素子と、
前記各遅延素子の出力を選択して出力する選択手段とを有し、
前記変調に同期したクロック信号が、前記直列に接続された複数の遅延素子のうち初段の遅延素子に入力され、
前記記録パルス位置補正手段により前記選択手段の選択が制御され、
前記遅延量測定手段は、
前記クロック遅延手段の遅延量の異なる２つの出力である第１のクロック信号および第２のクロック信号を入力とし、前記第1のクロック信号から前記第1のクロック信号の１周期相当の時間幅を有する第１のウィンドウ信号を生成し、前記第２のクロック信号から前記第２のクロック信号の１周期相当の時間幅を有する第２のウィンドウ信号を生成し、
前記クロック遅延手段の前記遅延量の異なる２つの出力間の遅延差を、前記第１のウィンドウ信号と、前記第２のウィンドウ信号と、前記第１のクロック信号である遅延測定用クロック信号とを用いて測定し、
前記記録パルス位置補正手段は、
前記遅延量測定手段による遅延量測定結果を用いて、前記クロック遅延手段の遅延量の異なる２つの出力である前記第１のクロック信号と前記第２のクロック信号間の遅延量の差が前記第１のクロック信号の１周期に相当する時間となるような遅延設定値を求め、該遅延設定値に基づいて記録パルスの所定のエッジ位置を補正する、
情報記録装置。
【請求項２】
前記レーザ駆動手段は、複数の電流源と、各々の電流源からの出力電流のレーザへの供給を独立にオン／オフする複数のスイッチとを備えており、
前記記録パルス生成手段は、複数の記録パルスを前記レーザ駆動手段へ出力し、前記複数の記録パルスにより前記複数のスイッチのオン／オフを制御することを特徴とする請求項１に記載の情報記録装置。
【請求項３】
前記記録パルス位置補正手段は、前記記録パルス生成手段により生成される記録パルスのエッジ位置を、記録マークのビット長、直前のスペース長又は直後のスペース長により各々異なる位置に補正することを特徴とする請求項１に記載の情報記録装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は光ディスク等の情報記録媒体へ情報を記録するための技術に関する。
【０００２】
【従来の技術】
近年、ＤＶＤ−ＲＡＭ等の光ディスクは大容量の情報記録媒体として注目され、コンピュータの外部記憶装置や映像音声記録用として開発及び商品化が進められている。一般に、光ディスクでは、ディスク面に螺旋状もしくは同心円状のトラックを設け、レーザビームを前記トラックに沿って照射することにより情報の記録・再生を行うようになっている。また、前記トラックは更に情報データの記録・再生の最小単位となる複数のセクタに分割されている。
【０００３】
光ディスクへ情報の記録を行う一方法として、データを記録すべきトラックに照射するレーザビームの強度を記録すべきデータに応じて変調する光変調記録方法が一般に知られており、代表的には、相変化型光ディスク、有機色素型光ディスク、光磁気ディスク等、広範囲な光ディスク材料に対して適用可能な記録方法である。
【０００４】
また、光ディスクへデータを高密度に記録する方式として、パルス幅変調方式（以下「ＰＷＭ方式」という。）が知られている。ＰＷＭ方式は、記録マークの前端及び後端のエッジがディジタル信号の１に対応するように変調する方式であり、記録マークの位置がディジタル信号の１に対応するように変調するパルス位置変調方式に比べ、同一長さの記録マーク中により多くのビットを割り当てることができるため、高密度化に適している。
【０００５】
ＰＷＭ方式では、記録マークの幅に情報を持つため、記録マークを歪みなく、即ち前端と後端で均質に形成する必要がある。しかし相変化型光ディスク等で記録膜の蓄熱効果により、特に長いマークを記録する場合に、記録マークの半径方向の幅が後半部ほど大きくなり、いわゆる涙滴状に歪むという課題がある。これを解決するために、１つの記録マークを複数の短パルス列の照射により形成する記録方法が提案されている（例えば、特開平３−１８５６２８号公報に開示された方法がある）。
【０００６】
また、記録パルス列のうち記録マーク始端部分と記録マーク終端部分に相当するパルス位置を、記録すべきデータのマーク長／スペース長毎に、変化させて記録することで、マーク間の熱干渉や再生時の周波数特性によるピークシフトを補償する方法も提案されている（例えば、特開平７−１２９９５９号公報に開示された方法がある）。
上述したように記録パルスの位置を変化させることにより記録マークを品質良く形成せしめることを一般に「記録補償」と呼ぶ。
【０００７】
【発明が解決しようとする課題】
記録補償のために記録パルスの位置を変化させる場合、記録データの１チャネルビットよりもごく短い時間単位で、記録パルスのエッジ位置を変化させる必要があるため、１チャネルビット周期のクロック信号を用いた同期回路で記録パルスを生成することは困難である。そのため、一般的には遅延量を制御可能な信号遅延手段を用いて、記録パルスの位置を変化させる構成が採られている（例えば、特開平７−１２９９５９号公報に開示されている。）。
【０００８】
ところが、前記信号遅延手段において、一般的に電源電圧や温度などの変化に対して、その遅延量が変化しやすい。電源電圧変動・温度変動等による遅延量の変化が比較的小さい場合には記録データの品質に影響を与えることはないが、遅延量の変化が比較的大きい場合には、記録パルスの位置が適切な位置からずれてしまうため、記録マークを正しく形成できなくなり、記録・再生特性を悪化させてしまうことになる。
【０００９】
従来の光ディスク記録装置では、特定のマーク長／スペース長に対する遅延量の設定は固定的に定められており、電源電圧や温度などの変動により、記録パルスの位置ずれが起きても、それを補正するような手段は設けられていなかった。
【００１０】
また、従来の光ディスク記録装置では、記録パルスにおける複数のパルス部位を異なる遅延量で変化させる場合、パルス部位毎に別々の信号遅延手段を設けて、個別に制御する構成を採っていた。このため、独立に変化させる必要のあるパルス部位の数だけ別々の信号遅延手段が必要となり、回路規模が大きくなる傾向にあった。さらに、パルス部位の位置可変範囲が大きくなればなるほど、個々の信号遅延手段に要求される遅延長さも長くなり、回路規模が膨大になるという課題があった。
【００１１】
【課題を解決するための手段】
上述の課題に鑑み、本願発明は、下記の問題点を解決する手段を提供することを目的とする。
光ディスクに情報を記録する装置の電源電圧変動や温度変動等の環境変化によっても、高精度な記録を行うこと。
【００１２】
上記目的を達成するために、
本発明に係る情報記録装置は、記録すべきデータに従い変調された少なくとも２種類のパワー値に変調してなるレーザ光を照射することにより光ディスクにデータを記録する情報記録装置である。その情報記録装置は、
クロック遅延手段を含み、記録すべきデータを変調してパルス信号を生成し、そのクロック遅延手段により前記パルス信号の所定のエッジ位置を遅延させることにより補正し、その補正した記録パルスを出力する記録パルス生成手段と、記録パルス信号によりパワー値を切り替えながらレーザを駆動するレーザ駆動手段と、クロック遅延手段における遅延量を測定する遅延量測定手段と、遅延量測定手段における遅延量測定結果に基づいて記録パルスの所定のエッジ位置を補正する記録パルス位置補正手段とを備える。
クロック遅延手段は、各々の入出力が直列に接続された複数の遅延素子と、各遅延素子の出力を選択して出力する選択手段とを有する。変調に同期したクロック信号が、直列に接続された複数の遅延素子のうち初段の遅延素子に入力され、記録パルス位置補正手段により選択手段の選択が制御される。
遅延量測定手段は、クロック遅延手段の遅延量の異なる２つの出力である第１のクロック信号および第２のクロック信号を入力とし、第１のクロック信号から第1のクロック信号の１周期相当の時間幅を有する第１のウィンドウ信号を生成し、第２のクロック信号から第２のクロック信号の１周期相当の時間幅を有する第２のウィンドウ信号を生成し、クロック遅延手段の遅延量の異なる２つの出力間の遅延差を、第１のウィンドウ信号と、第２のウィンドウ信号と、第１のクロック信号である遅延測定用クロック信号とを用いて測定する。
記録パルス位置補正手段は、遅延量測定手段による遅延量測定結果を用いて、クロック遅延手段の遅延量の異なる２つの出力である第１のクロック信号と第２のクロック信号間の遅延量の差が第１のクロック信号の１周期に相当する時間となるような遅延設定値を求め、遅延設定値に基づいて記録パルスの所定のエッジ位置を補正する。
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【発明の実施の形態】
以下、本発明に係る光ディスクに対して情報を記録する光ディスク装置の実施形態を添付の図面を参照して詳細に説明する。
【００３９】
＜光ディスク装置の構成＞
図１は本発明に係る光ディスク装置の構成を示すブロック図である。図１において、ディスクモータ１０２は、光ディスク１０１を所定の回転数で回転させる。光ヘッド１０３は、図示していないが半導体レーザ、光学系、光検出器等を内蔵しており、半導体レーザより発光されたレーザ光が光学系により集光されて光ディスク１０１の記録面に光スポットを照射することにより、データの記録再生を行う。また記録面からの反射光は、光ヘッド１０３内の光学系により集光された後、光検出器で電流に変換され、さらに増幅器１０４で電圧変換及び増幅され、再生信号として出力される。
【００４０】
サーボ制御部１０５は、ディスクモータ１０２の回転制御、光ヘッド１０３を光ディスク１０１の半径方向に移動させる移送制御、記録面に光スポットの焦点を合わせるためのフォーカス制御、トラックの中心に光スポットをトラッキングさせるためのトラッキング制御を行う。なお、フォーカス制御及びトラッキング制御には、増幅器１０４の出力である再生信号のうち、フォーカス誤差信号（光ディスク１０１の記録面と略垂直な方向における記録面からの光スポットのずれを示す電気信号）及びトラッキング誤差信号（光ディスク１０１の記録面上での所定トラックからの光スポットのずれを示す電気信号）を用いる。
【００４１】
再生信号処理部１０６は、増幅器１０４の出力である再生信号から、光ディスク１０１に記録されたデータに相当する信号成分を取り出し、取り出した信号を２値化し、２値化データと基準クロックから、内蔵のＰＬＬ（Phase Locked Loopの略：位相同期ループ）によりリードクロックとリードクロックに同期したリードデータを生成する。
【００４２】
レーザ駆動部１０８は、アドレス及びデータの再生時には再生用のパワーで、記録時には記録用のパワーで、光ヘッド１０３に内蔵される半導体レーザが発光するようにレーザ駆動信号を発生する。
【００４３】
フォーマットエンコーダ／デコーダ１０７は、再生信号処理部１０６から出力されたリードクロックとリードデータより、光ディスク１０１に記録されたアドレス情報を再生し、再生されたアドレス位置を基準として光ディスク１０１のセクタに同期したタイミングで記録再生に必要となる各タイミング信号を発生供給する役割を有する。たとえば、再生信号処理部１０６へアドレスまたはデータの２値化・ＰＬＬ処理に必要なリードゲート等のタイミング信号を出力したり、レーザ駆動部１０８へは記録時に、記録用のパワーの発光を許可するライトゲート等のタイミング信号を出力することにより、正しいタイミングでデータの記録再生を行うことが可能となる。
【００４４】
また、フォーマットエンコーダ／デコーダ１０７は、記録時には、ホストインタフェース１０９を通じて装置外部から供給されるユーザデータに誤り訂正符号等の冗長データを付加し、所定のフォーマットに従い変調したビット系列を、さらに内蔵の記録パルス生成部１１１で所定の記録パルス信号に加工し、レーザ駆動部１０８へ出力する。また再生時には、再生信号処理部１０６より出力されたリードクロックとリードデータより、光ディスク１０１に記録されたアドレス情報及びデータの復調・誤り訂正処理を行い、訂正後のデータをホストインタフェース１０９を通じて装置外部へ送信する。
【００４５】
またフォーマットエンコーダ／デコーダ１０７には、記録パルス位置補正部１１２及び遅延量測定部１１３が内蔵されている。記録パルス位置補正部１１２は、記録パルス生成部１１１により生成される記録パルス信号の位置に関する設定を行い、記録パルス信号の特定のエッジ位置を可変にする。遅延量測定部１１３は、記録パルス生成部１１１によるパルスの遅延量を測定する役割を持っている。遅延量測定及び記録パルス位置補正の具体的動作については後述する。
【００４６】
システム制御部１１０は、本装置全体、すなわち、ホストインタフェース１０９を通じて装置外部から供給されるコマンド（命令）を解釈して、光ディスク１０１の所定のセクタに対して、データの記録・再生がなされるように、サーボ制御部１０５、再生信号処理部１０６、フォーマットエンコーダ／デコーダ１０７、レーザ駆動部１０８、及びホストインタフェース１０９等の装置各部の動作を制御する。
【００４７】
図２は、レーザ駆動部１０８の内部構成の一例を説明するブロック図である。レーザ駆動部１０８への入力としては、レーザパワー値を決めるためのパワー設定２０５と、記録パルス生成部１１１において記録すべきデータに従い変調された３種類の記録パルス２０６ａ、２０６ｂ、２０６ｃがある。記録パルス生成部１１１による記録パルス２０６ａ、２０６ｂ、２０６ｃの発生方法については後ほど詳しく述べる。レーザ駆動部１０８からの出力としては、光ヘッド１０３に内蔵された半導体レーザ２０１を発光させるための出力電流２０７がある。
【００４８】
レーザ駆動部１０８には、電流値制御部２０４、４つの電流源２０３ａ、２０３ｂ、２０３ｃ、２０３ｄ、並びに３つのスイッチ２０２ａ、２０２ｂ、２０２ｃが内蔵されている。電流値制御部２０４は、システム制御部１１０からのパワー設定２０５を受けて、４つの電流源２０３ａ、２０３ｂ、２０３ｃ、２０４ｄのそれぞれの出力電流値を制御する。スイッチ２０２ａは、記録パルス生成部１１１より供給される記録パルス２０６ａに応じて、電流源２０３ａの出力電流の、半導体レーザ２０１への供給をオン／オフする。
【００４９】
同様に、スイッチ２０２ｂは、記録パルス２０６ｂに応じて、電流源２０３ｂの出力電流の、半導体レーザ２０１への供給をオン／オフする。同様に、スイッチ２０２ｃは、記録パルス２０６ｃに応じて、電流源２０３ｃの出力電流の、半導体レーザ２０１への供給をオン／オフする。電流源２０３ｄは、光ヘッド１０３に内蔵の半導体レーザ２０１のアノード側に直接接続されており、電流源２０３ｄの出力電流はベース電流として常に半導体レーザ２０１に供給されている。
【００５０】
また、各スイッチ２０２ａ、２０２ｂ、２０２ｃは、半導体レーザ２０１のアノード側に並列に接続されている。これにより、半導体レーザ２０１へ流れる出力電流２０７は、各スイッチ２０２ａ、２０２ｂ、２０２ｃを通して供給される各電流源２０３ａ、２０３ｂ、２０３ｃと、電流源２０３ｄの出力電流との合計となる。このようにして、半導体レーザ２０１に流される電流値に応じて、言うまでもないがレーザ光のパワー、ひいては光ディスクに集光される光スポットのパワーが制御される。
【００５１】
図３（ａ）は、記録パルス生成部１１１による記録パルス２０６ａ、２０６ｂ、２０６ｃの発生タイミング例、並びに半導体レーザ２０１の発光波形例、それに伴い光ディスク上に形成される記録マークについて、模式的に説明する図である。本例では、記録すべきデータに伴いランレングス（ビット１からビット１までに継続するビット０の数）が２から１０の範囲で制限される変調規則により変調された１，０のビット系列に対し、ビット１のときのみ信号の論理を反転させるＮＲＺＩ(Non Return to Zero Inverted)の形式によりデータの変調を行い、従来の技術で述べたＰＷＭ方式により記録を行うものとする。つまり、ＮＲＺＩのＨレベル／Ｌレベルの幅、即ち記録マーク長／スペース長は、それぞれ３Ｔから１１Ｔの範囲で制限されているとする。
【００５２】
図３（ａ）において、時間は左から右の方向に流れるとし、変調データ２０８は記録パルス生成部１１１への入力であり、図では６Ｔマークに相当する波形を示している。パルス基準クロック３０１は、その周期が１チャネルビットの時間長となるクロックであり、記録パルス生成部１１１における記録パルス生成処理の基準として用いられる。各記録パルス２０６ａ、２０６ｂ、２０６ｃは、変調データ２０８とパルス基準クロック３０１のタイミングに応じて、図３に示すようなタイミングで生成される。半導体レーザ２０１の発光波形は、各記録パルス２０６ａ、２０６ｂ、２０６ｃのタイミングに応じて、図に示すような形状となる。
【００５３】
１つのマーク（本例の場合６Ｔマーク）を記録するための発光波形は、複数のパルス部に分割されており、時間的に早い方から順に、ファーストパルス部、マルチパルス部、ラストパルス部、クーリングパルス部と呼ぶ。相変化型光ディスクなど熱により記録膜に変化を与えるような記録方式においては、本例のように時系列的に複数のパルス部により１つの記録マークを形成する方法が有効であることが知られている。例えば、マルチパルス部は高いパワーと低いパワーを断続的に与えることで、従来技術で述べたように比較的長いマークを記録する場合にマークの形状が涙滴型になるのを防ぐ。また、クーリングパルス部は、次のマークを記録する際の熱の影響を遮断する役割を果たしている。
【００５４】
一方、図３（ａ）において発光波形の縦方向、即ち振幅は、レーザの発光パワーを示しており、そのパワー値は低い順に、バイアスパワー３、バイアスパワー２、バイアスパワー１、ピークパワーの４種類に分けられる。相変化記録の場合、バイアスパワー１に相当するパワーを照射することにより記録膜の相を結晶化し、ピークパワーに相当するパワーを照射することにより記録膜の相をアモルファス化する。基本的にピークパワーの照射によりアモルファス化した部分を記録マークと呼んでいる。また、バイアスパワー２やバイアスパワー３のパワーは記録膜に与える熱を一時的に小さくする。
【００５５】
＜レーザ駆動部の動作＞
次に、この４種類のパワーと、図２にて説明したレーザ駆動部１０８の動作との関係について説明する。
まず、バイアスパワー３は、図２の例において、スイッチ２０２ａ、２０２ｂ、２０２ｃを全てオフに、即ち記録パルス２０６ａ、２０６ｂ、２０６ｃを全てＬ（LOW）レベルにすることで実現される。このとき、電流源２０３ｄの出力電流のみが半導体レーザ２０１に供給され、振幅Ｐｄに相当するパワーで半導体レーザ２０１が発光する。
【００５６】
バイアスパワー２は、スイッチ２０２ａのみをオン、スイッチ２０２ｂ、２０２ｃを共にオフに、即ち記録パルス２０６ａをＨ（High）レベル、記録パルス２０６ｂ、２０６ｃをＬレベルにすることで実現できる。このとき、電流源２０３ａの出力電流と、電流源２０３ｄの出力電流との合計が半導体レーザ２０１へ供給され、振幅Ｐａ＋Ｐｄに相当するパワーで半導体レーザ２０１が発光する。
【００５７】
バイアスパワー１は、スイッチ２０２ａ、２０２ｂを共にオン、スイッチ２０２ｃをオフに、即ち記録パルス２０６ａ、２０６ｂをＨレベル、記録パルス２０６ｃをＬレベルにすることで実現できる。このとき、電流源２０３ａ、２０３ｂ、２０３ｄの出力電流の合計が半導体レーザ２０１へ供給され、振幅Ｐａ＋Ｐｂ＋Ｐｄに相当するパワーで半導体レーザ２０１が発光する。ピークパワーは、スイッチ２０２ａ、２０２ｂ、２０２ｃを全てオンに、即ち記録パルス２０６ａ、２０６ｂ、２０６ｃを全てＨレベルにすることで実現できる。このとき、４つの電流源２０３ａ、２０３ｂ、２０３ｃ、２０３ｄの全ての出力電流の合計が半導体レーザ２０１へ供給され、振幅Ｐａ＋Ｐｂ＋Ｐｃ＋Ｐｄに相当するパワーで発光する。
【００５８】
ここで、パワー振幅Ｐａ、Ｐｂ、Ｐｃ、Ｐｄは、それぞれ電流値制御部２０４に対して行われるパワー設定２０５により制御される。例えば、電流値制御部２０４は、各パワー振幅Ｐａ、Ｐｂ、Ｐｃ、Ｐｄに関する設定値を別々に保持し、パワー設定２０５により設定された値に相当するパワー振幅となるように各電流源２０３ａ、２０３ｂ、２０３ｃ、２０３ｄの電流を独立に制御する。この構成により、パワー振幅Ｐａ、Ｐｂ、Ｐｃ、Ｐｄはそれぞれ独立に制御可能となる。
【００５９】
また、ファーストパルス立ち上がり位置（以下「ＳＦＰ」という。）、ファーストパルス立ち下がり位置（以下「ＥＦＰ」という。）、マルチパルス幅（以下「ＭＰＷ」という。）、ラストパルス立ち上がり位置（以下「ＳＬＰ」という。）、ラストパルス立ち下がり位置（以下「ＥＬＰ」という。）、及びクーリングパルス立ち上がり位置（以下「ＥＣＰ」という。）は、記録パルス２０６ａ、２０６ｂ、２０６ｃのタイミングによりそれぞれ独立に変更することができる。
【００６０】
図３（ｂ）はファーストパルスの立ち上がり部分における記録パルス２０６ａを拡大したタイミング図であり、ファーストパルス立ち上がり位置ＳＦＰの一例を説明するためのものである。図において、中心位置はパルス基準クロック３０１（図３（ａ）参照）の立ち下がりに同期したタイミングであり、ＳＦＰに対する設定値ＳＦＰ＝０にコード化されている。また、ＳＦＰの設定は中心位置から前後に所定のステップ数、例えば５００ピコ秒おきに１０ステップずつ用意されており、それぞれの設定値は−１０から＋１０を示す値にコード化されている。従って、記録パルス生成部１１１に対し、−１０から＋１０の範囲の整数でＳＦＰの設定値を与えることにより、図３（ｂ）に示すように立ち上がり位置を、例えば−５ナノ秒から＋５ナノ秒の範囲内で５００ピコ秒刻みで変更することが可能となる。
【００６１】
図３（ｂ）の例では、ファーストパルス立ち上がり位置（ＳＦＰ）に関して説明したが、変更可能なその他の設定（ＥＦＰ、ＭＰＷ、ＳＬＰ、ＥＬＰ、ＥＣＰ）に関しても同様である。例えば、ラストパルス立ち下がり位置（ＥＬＰ）は、パルス基準クロック３０１の立ち下がりに同期して設定されるが、このとき、シフトの中心位置はＥＬＰの設定値の０に対応させておき、０を中心とする所定の整数範囲でＥＬＰの設定値を設定することにより、中心位置を基準としてその前後にその立ち下がり位置を変更することができる。
【００６２】
また、マルチパルス部の各パルス（以下「マルチパルス」という。）のデューティ比については、マルチパルスの立ち上がりタイミングをパルス基準クロック３０１の立ち上がりのタイミングに同期させ、マルチパルスの立ち下がり位置をマルチパルス幅設定値ＭＰＷにより可変にすることができる。例えば、マルチパルス幅設定値ＭＰＷ＝０のときにマルチパルスのデューティ比が５０％、即ち、図３（ａ）のレーザ発光波形で、ピークパワーの発光時間とバイアスパワー３の発光時間が１対１になるように設定値を決めると、０を中心とする所定の整数範囲でＭＰＷの設定を行うことにより、５０％のデューティ比に対して前後に幅を変更することができる。
【００６３】
このように、記録パルスの位置またはデューティ比を変化させることを一般に「記録補償」と呼び、記録パルスの位置またはデューティ比の変化量を「記録補償量」と呼ぶ。この記録補償により記録マーク間の熱干渉等の影響を低減し記録密度を高めようという試みは、既に行われようとしている。
【００６４】
＜記録パルス生成部の動作＞
図４は、本発明における記録パルス生成部１１１の内部構成の一例を示すブロック図である。また、図１２は、図４に示す内部構成を持つ記録パルス生成部１１１を用いて、変調データ２０８から記録パルス２０６ａ、２０６ｂ、２０６ｃを生成するまでの具体的動作例を説明するための信号タイミング図である。なお、図１２では、図３と同様にランレングスが２から１０の範囲で制限された変調規則を用いてＰＷＭ記録を行う場合で、６Ｔマークを記録する際の波形例を示している。
【００６５】
図４において、パルスタイミング生成部４０１は、別ブロックより供給される変調データ２０８とそれに同期したクロック４１０（１周期が１チャネルビット）を受けて、４種類の基準タイミング、即ち、ファーストパルス基準タイミング４１１ａ、マルチパルス基準タイミング４１２ａ、ラストパルス基準タイミング４１３ａ、クーリングパルス基準タイミング４１４ａを生成し、出力する。上記４種類の基準タイミングはそれぞれファーストパルス部、マルチパルス部、ラストパルス部、クーリングパルス部に相当する部分のタイミングを形成するための基準となるタイミングである。
【００６６】
ファーストパルス基準タイミング４１１ａは、図１２に示すように、変調データ２０８の立ち上がりエッジからクロック４１０で１周期分のＨレベルを有するパルス信号である。
【００６７】
マルチパルス基準タイミング４１２ａは、図１２に示すように、変調データ２０８の立ち上がりエッジからクロック４１０を数えて、３波目及び４波目のクロック波形をそのまま出力したものであり、それ以外の部分ではＬレベルのままとする。但し、上記は６Ｔマークに対応した場合であり、より一般的に説明すると、ｍＴマーク（ｍは３から１１までの整数）に対するマルチパルス基準タイミング４１２ａは、変調データ２０８の立ち上がりエッジからクロック４１０を数えて３波目より（ｍ−４）周期分のクロック波形をそのまま出力し、それ以外の部分ではＬレベルのままとする。ｍ＝３、４の場合、即ち３Ｔマークもしくは４Ｔマークの場合のマルチパルス基準タイミング４１２ａはＬレベルのままである。
【００６８】
ラストパルス基準タイミング４１３ａは、図１２に示すように、変調データ２０８の立ち下がりエッジよりさかのぼって２．５周期前のクロック４１０の立ち下がり位置より１周期分のＨレベルを有するパルス信号である。
【００６９】
クーリングパルス基準タイミング４１４ａは、図１２に示すように、変調データ２０８の立ち下がりエッジよりさかのぼって１．５周期前のクロック４１０立ち下がり位置より１周期分のＨレベルを有するパルス信号である。
【００７０】
パルスタイミング生成部４０１によって生成されたこれらのパルス４１１ａ、４１２ａ、４１３ａ、４１４ａは、それぞれ、対応するパルス遅延部４０２、４０３、４０４、４０５に入力される。また、ファーストパルス遅延部４０２には、記録パルス位置補正部１１２によって設定されたＳＦＰ及びＥＦＰが与えられ、マルチパルス遅延部４０３には、同様にＭＰＷが与えられ、ラストパルス遅延部４０４には、同様にＳＬＰ及びＥＬＰが与えられ、クーリングパルス遅延部４０５には、同様にＥＣＰが与えられる。
【００７１】
ファーストパルス遅延部４０２は、記録パルス位置補正部１１２によって設定されるＳＦＰ及びＥＦＰに基づいて、ファーストパルス基準タイミング４１１ａを所定時間遅延させて得られるファーストパルス始端エッジ基準信号４１１ｂ及びファーストパルス終端エッジ基準信号４１１ｃを出力する。ファーストパルス始端エッジ基準信号４１１ｂ及びファーストパルス終端エッジ基準信号４１１ｃは、それぞれ、ファーストパルス部の始端エッジ及び終端エッジを決定する信号であり、第１の論理素子４０６ａへ入力される。第１の論理素子４０６ａでは、設定値ＳＦＰがＥＦＰより大きい値のときには前記２入力の論理積がとられ、逆にＳＦＰがＥＦＰより小さい値のときには前記２入力の論理和がとられ、ファーストパルス信号４１５として出力される。図１２には後者を例として示しており、ファーストパルス始端エッジ基準信号４１１ｂとファーストパルス終端エッジ基準信号４１１ｃの論理和がファーストパルス信号４１５となっている。
【００７２】
マルチパルス遅延部４０３は、記録パルス位置補正部１１２によって設定されるＭＰＷの設定値に基づいて、マルチパルス基準タイミング４１２ａを所定時間遅延させて得られるマルチパルス終端エッジ基準信号４１２ｃを出力する。ＭＰＷの設定値が０または正の値、即ち、マルチパルス部のデューティ比が５０％以上のときには、マルチパルス終端エッジ基準信号４１２ｃの立ち下がりエッジがマルチパルス部の終端エッジを決定する。また、ＭＰＷ設定値が負の数、即ち、マルチパルスデューティ比が５０％未満のときには、マルチパルス終端エッジ基準信号４１２ｃの立ち上がりエッジがマルチパルス部の終端エッジを決定する。マルチパルス基準タイミング４１２ａ及びマルチパルス終端エッジ基準信号４１２ｃは、第２の論理素子４０７ａに入力される。第２の論理素子４０７ａでは、ＭＰＷ設定値が０または正の数のときには前記２入力の論理和がとられ、逆にＭＰＷ設定値が負の数のときには、マルチパルス基準タイミング４１２ａとマルチパルス終端エッジ基準信号４１２ｃの反転との論理積がとられる。図１２には前者を例として示しており、マルチパルス基準タイミング４１２ａとマルチパルス終端エッジ基準信号４１２ｃとの論理和がマルチパルス信号４１６となっている。
【００７３】
ラストパルス遅延部４０４は、記録パルス位置補正部１１２によって設定されるＳＬＰの設定値及びＥＬＰの設定値に基づいて、ラストパルス基準タイミング４１３ａを所定時間遅延させて得られるラストパルス始端エッジ基準信号４１３ｂ及びラストパルス終端エッジ基準信号４１３ｃを出力する。ラストパルス始端エッジ基準信号４１３ｂ及びラストパルス終端エッジ基準信号４１３ｃは、それぞれ、ラストパルス部の始端エッジ及び終端エッジを決定する信号であり、第１の論理素子４０６ｂへ入力される。第１の論理素子４０６ｂでは、設定値ＳＬＰがＥＬＰより大きい値のときには前記２入力の論理積がとられ、逆にＳＬＰがＥＬＰより小さい値のときには前記２入力の論理和がとられ、ラストパルス信号４１７として出力される。図１２には前者を例として示しており、ラストパルス始端エッジ基準信号４１３ｂとラストパルス終端エッジ基準信号４１３ｃとの論理積がラストパルス信号４１７となっている。
【００７４】
クーリングパルス遅延部４０５は、記録パルス位置補正部１１２によって設定されるＥＣＰに基づいて、クーリングパルス基準タイミング４１４ａを所定時間遅延させたクーリングパルス終端エッジ基準信号４１４ｃを出力する。ＥＣＰが正の数のときには、クーリング終端エッジ基準信号４１４ｃの立ち下がりエッジがクーリングパルス部の終端エッジを決定する。またＥＣＰが負の数のときには、クーリングパルス終端エッジ基準信号４１４ｃの立ち上がりエッジがクーリングパルス部の終端エッジを決定する。クーリングパルス基準タイミング４１４ａ及びクーリングパルス終端エッジ基準信号４１４ｃは、第２の論理素子４０７ｂに入力され、ここで、設定値ＥＣＰが正の数のときには前記２入力の論理和がとられ、逆にＥＣＰが負の数のときにはクーリングパルス基準タイミング４１４ａとクーリングパルス終端エッジ基準信号４１４ｃの反転との論理積がとられる。図１２では後者を例として示しており、クーリングパルス基準タイミング４１４ａとクーリングパルス終端エッジ基準信号４１４ｃの反転との論理積がクーリングパルス信号４１８となっている。
【００７５】
上述したようにして生成されたファーストパルス信号４１５、マルチパルス信号４１６、ラストパルス信号４１７、クーリングパルス信号４１８は、パルス合成部４０８に入力される。パルス合成部４０８は上述の４種類の信号から３本の記録パルス２０６ａ、２０６ｂ、２０６ｃを合成して出力する。合成された記録パルス２０６ａ、２０６ｂ、２０６ｃの波形例を図１２に示す。
【００７６】
以上、図４を参照しながら説明したように、記録パルス生成部１１１は、パルスを遅延させるパルス遅延部を内蔵することで、記録補償されたパルスを容易に生成することが可能である。
【００７７】
＜パルス遅延部の具体的構成＞
次に、各パルス遅延部４０２〜４０５の構成例をファーストパルス遅延部４０２を例として説明する。図２０は、図４に示した記録パルス生成部１１１の一構成要素であるファーストパルス遅延部４０２の内部構成例を示したブロック図である。
【００７８】
図２０において、ファーストパルス遅延部４０２は、インバータ素子２００１が複数段直列に接続されてなる遅延回路であり、その初段のインバータ素子２００１に外部入力であるファーストパルス基準タイミング４１１ａが接続されている。インバータ素子２００１の段数は、ファーストパルス部の立ち上がり及び立ち下がりのエッジ位置の可変範囲を満足する遅延量が少なくとも得られる段数とする。例えば、ファーストパルス部の立ち上がりエッジ位置の可変範囲が変調データ２０８の立ち上がりエッジから２０ナノ秒までの範囲内、立ち下がりエッジ位置の可変範囲が変調データ２０８の立ち上がりエッジの１チャネルクロック周期後から２０ナノ秒までの範囲内であるとすると、総遅延量は２０ナノ秒分必要となる。これに対し、インバータ素子２００１の２段分の遅延量が０．５ナノ秒であるとすると、２０÷０．５＝４０となり、インバータ素子２００１は少なくとも８０段必要となる。
【００７９】
選択部２００２は各インバータ素子２００１のうち偶数段目の出力に接続され、ファーストパルス始端位置設定ＳＦＰに相当する選択信号４１９ａに従って前記偶数段目の各インバータ素子２００１の出力のうちいずれか１つを選択し、ファーストパルス始端エッジ基準信号４１１ｂとして出力する。また、選択部２００３は同様に偶数段目のインバータ素子２００１の出力に接続され、ファーストパルス終端位置設定ＥＦＰに相当する選択信号４１９ｂに従って前記各インバータ素子２００１の出力のうちいずれか１つを選択し、ファーストパルス終端エッジ基準信号４１１ｃとして出力する。
【００８０】
上述のように、ファーストパルス遅延部４０２は、入力パルスであるファーストパルス基準タイミング４１１ａを順々に遅延させていくためのインバータ素子２００１と、各インバータ素子の出力を選択する選択部２００２及び２００３を組み合わせることで容易に構成可能である。この構成は図４に示した記録パルス生成部１１１に使用されている他の遅延部、即ち、マルチパルス遅延部４０３、ラストパルス遅延部４０４、クーリングパルス遅延部４０５にも同様に適用できる。但し、マルチパルス遅延部４０３及びクーリングパルス遅延部はその遅延出力がそれぞれ１つのみであるから、各インバータ素子の出力を選択する選択部は１つで良い。
【００８１】
また、記録補償量の分解能である、記録パルスの各エッジ位置の最小調整ステップは、およそインバータ素子２個分を通過する遅延時間に相当する。
【００８２】
なお、図２０の例では、遅延素子としてインバータ素子２００１を用いているが、別の素子を用いても構成可能である。
【００８３】
図２１は、インバータ素子２００１の代わりにバッファ素子２１０１を用いてファーストパルス遅延部４０２を構成した例を示すブロック図である。図２１に示す構成によっても、図２０に示した構成と同様、バッファ素子２１０１の出力の一部もしくは全部を選択部２００２及び選択部２００３を用いて選択し出力することで遅延量が可変なパルス遅延出力を得ることが可能である。
【００８４】
図２２（ａ）は、インバータ素子あるいはバッファ素子の代わりに、電圧制御型遅延素子２２０１を用いてファーストパルス遅延部４０２を構成した例を示すブロック図である。電圧制御型遅延素子２２０１は、例えば図２２（ｂ）に示すように、入出力間に挿入されたインダクタ２２０２と、インダクタ２２０２に並列に挿入された可変容量キャパシタ２２０３と、インダクタ２２０２の中間位置とグラウンド電圧間に挿入された可変容量キャパシタ２２０４からなる一種の位相フィルタであり、２種類の可変容量キャパシタ２２０３、２２０４の容量を遅延制御電圧により制御することで、入出力間の位相シフト量、即ち入出力間の遅延量を可変にするものである。２種類のパルス遅延出力を得たい場合は、電圧制御型遅延素子２２０１を２個内蔵し、それぞれ別々の外部制御電圧で遅延量を制御することにより実現できる。
【００８５】
図２０、図２１に示したようなインバータ素子やバッファ素子を遅延素子として利用する構成では、一般的にＣＭＯＳプロセス、バイポーラプロセス等において標準セルとして用意されている素子を組み合わせることで構成できるため、比較的容易かつ安価に集積回路化（ＩＣ化）可能であるという利点があるが、記録補償量の分解能、即ち記録パルスの最小調整ステップがインバータ素子２個もしくはバッファ素子１個の遅延量で規定されてしまうため、プロセスの微細度によっては目的とする遅延分解能が得られない場合がある。これに対し、図２２に示したような電圧制御型遅延素子を利用する構成では、外部制御電圧によって遅延量をアナログ的に変化させることが可能であるため、理論的には無限小の分解能が得られる。しかしながら、理想的な位相フィルタを構成することはかなり難しく、遅延分解能の良い素子を構成するためにはかなり精度の良い素子が必要なため、比較的高価なものになってしまう。求められる分解能・遅延精度等の性能と、装置のコスト等を勘案して、最も適切な素子を選択して使用することが望ましい。
【００８６】
さて、図４を用いて記録パルス生成部１１１の内部構成の一例を説明したが、図４の例のようにパルスを遅延させる構成と比較して、遅延部に要する回路規模を小さくできる構成を説明する。
【００８７】
＜記録パルス生成部の別の具体的構成＞
図５は、図４に示すものとは異なる記録パルス生成部１１１の内部構成例を示すブロック図である。また、図１３は、図５に示す内部構成を持つ記録パルス生成部１１１を用いて、変調データ２０８から記録パルス２０６ａ，２０６ｂ，２０６ｃを生成するまでの具体的動作例を説明するための信号タイミング図である。なお、図１３では図１２と同様にランレングスが２から１０の範囲で制限された変調規則を用いてＰＷＭ記録を行う場合で、６Ｔマークを記録する際の波形例を示している。
【００８８】
図５において、パルスタイミング生成部５０１は、別ブロックより供給される変調データ２０８を受けて、ファーストパルス始端基準タイミング５１１ａ、ファーストパルス終端基準タイミング５１２ａ、マルチパルス基準タイミング５１３ａ、ラストパルス始端基準タイミング５１４ａ、ラストパルス終端／クーリングパルス始端基準タイミング５１５ａ、クーリングパルス終端基準タイミング５１６ａを生成し、出力する。
【００８９】
クロック遅延部５０２は、変調データ２０８に同期したクロック５１０（１周期が１チャネルビット）を入力とし、記録パルス位置補正部１１２より設定されるＳＦＰ、ＥＦＰ、ＭＰＷ、ＳＬＰ、ＥＬＰ、ＥＣＰに基づいて７種類の遅延クロック、即ち、ファーストパルス始端位置基準クロック５１１ｂ、ファーストパルス終端位置基準クロック５１２ｂ、マルチパルス始端基準クロック５１３ｂ、マルチパルス終端基準クロック５１３ｃ、ラストパルス始端位置基準クロック５１４ｂ、ラストパルス終端位置／クーリングパルス始端位置基準クロック５１５ｂ、クーリングパルス終端位置基準クロック５１６ｂを出力する。
【００９０】
なお、ここでマルチパルス始端基準クロック５１３ｂは、マルチパルス部の立ち上がりエッジ位置を規定すると同時に全てのパルスエッジの基準となるクロック信号であり、ＳＦＰ、ＥＦＰ、ＭＰＷ、ＳＬＰ、ＥＬＰ、ＥＣＰの各設定値はマルチパルス始端基準クロック５１３ｂとの時間関係に基づいて規定される。例えば図１３の波形例による場合、ＳＦＰ、ＥＦＰの各設定値はマルチパルス始端位置基準クロック５１１ｂの立ち下がりエッジに対する時間関係で規定する、ＭＰＷ、ＳＬＰ、ＥＬＰ、ＥＣＰの各設定値はマルチパルス始端位置基準クロック５１１ｂの立ち上がりエッジに対する時間関係で規定する。
【００９１】
また、図１３に示しているように、ファーストパルス始端基準タイミング５１１ａは変調データ２０８の立ち上がりエッジから第１波目のマルチパルス始端基準クロック５１３ｂの立ち上がりエッジより一周期分のＨレベルを有するパルス信号である。
【００９２】
ファーストパルス終端基準タイミング５１２ａは、図１３に示すように、変調データ２０８の立ち上がりエッジから第１波目のマルチパルス始端基準クロック５１３ｂの立ち下がりエッジより１周期分のＨレベルを有するパルス信号である。
【００９３】
マルチパルス基準タイミング５１３ａは、図１３に示すように、変調データ２０８の立ち上がりエッジから第３波目のマルチパルス始端基準クロック５１３ｂの立ち上がりエッジより第５波目のマルチパルス始端基準クロック５１３ｂの立ち上がりエッジまでの期間Ｈレベルとなるゲート信号である。但し、上記は６Ｔマークに対応した場合であり、より一般的に説明すると、ＭＴマーク（Ｍは３から１１までの整数）に対するマルチパルス基準タイミング５１３ａは、変調データ２０８の立ち上がりエッジから第３波目のマルチパルス始端基準クロック５１３ｂの立ち上がりエッジより、（Ｍ−４）チャネルビット周期の期間Ｈレベルとなる。但し、Ｍ＝３、４の場合、即ち３Ｔマークもしくは４Ｔマークの場合のマルチパルス基準タイミング４１２ａはＬレベルのままである。
【００９４】
また、ラストパルス始端基準タイミング５１４ａ、ラストパルス終端／クーリングパルス始端基準タイミング５１５ａ、及びクーリングパルス終端基準タイミング５１６ａは、図１３に示すように、変調データ２０８の立ち上がりエッジから、マルチパルス始端基準クロック５１３ｂのそれぞれ、第４波目立ち下がりエッジ、第５波目立ち上がりエッジ、第６波目立ち下がりエッジ、より１周期分のＨレベルを有するパルス信号である。但し、上記は６Ｔマークに対応した場合であり、より一般的に説明すると、ＭＴマーク（Ｍは３から１１までの整数）に対するラストパルス始端基準タイミング５１４ａ、ラストパルス終端／クーリングパルス始端基準タイミング５１５ａ、クーリングパルス終端基準タイミング５１６ａは、変調データ２０８の立ち上がりエッジから、マルチパルス始端基準クロック５１３ｂのそれぞれ、第（Ｍ−２）波目の立ち下がりエッジ、第（Ｍ−１）波目の立ち上がりエッジ、第Ｍ波目の立ち下がりエッジ、より１周期分のＨレベルを有するパルス信号である。
【００９５】
ファーストパルス始端基準タイミング５１１ａとファーストパルス始端位置基準クロック５１１ｂはそれぞれＤフリップフロップ５０３ａのＤ入力及びクロック入力に接続され、Ｄフリップフロップ５０３ａのＱ出力はファーストパルス始端位置信号５１１ｃとなる。
【００９６】
ファーストパルス終端基準タイミング５１２ａとファーストパルス終端位置基準クロック５１２ｂはそれぞれＤフリップフロップ５０３ｂのＤ入力及びクロック入力に接続され、Ｄフリップフロップ５０３ｂのＱ反転出力はファーストパルス終端位置信号５１２ｃとなる。
【００９７】
ラストパルス始端基準タイミング５１４ａとラストパルス始端位置基準クロック５１４ｂはそれぞれＤフリップフロップ５０３ｃのＤ入力及びクロック入力に接続され、Ｄフリップフロップ５０３ｃのＱ出力はラストパルス始端位置信号５１４ｃとなる。
【００９８】
ラストパルス終端／クーリングパルス始端基準タイミング５１５ａとラストパルス終端位置／クーリングパルス始端基準クロック５１５ｂはそれぞれＤフリップフロップ５０３ｄのＤ入力及びクロック入力に接続され、Ｄフリップフロップ５０３ｄのＱ反転出力はラストパルス終端位置信号５１５ｃとなり、Ｑ出力はクーリングパルス始端位置信号５１５ｄとなる。
【００９９】
クーリングパルス終端基準タイミング５１６ａとクーリングパルス終端位置基準クロック５１６ｂはそれぞれＤフリップフロップ５０３ｅのＤ入力及びクロック入力に接続され、Ｄフリップフロップ５０３ｅのＱ反転出力はクーリングパルス終端位置信号５１６ｃとなる。
【０１００】
ファーストパルス始端位置信号５１１ｃとファーストパルス終端位置信号５１２ｃはそれぞれＤフリップフロップ５０５ａのクロック入力及びリセット入力に接続される。またＤフリップフロップ５０５ａのＤ入力はＨレベルに固定されている。これにより、Ｄフリップフロップ５０５ａのＱ出力であるファーストパルス信号５１７は、図１３に示すように、ファーストパルス終端位置信号５１２ｃがＨレベルのときのファーストパルス始端位置信号５１１ｃの立ち上がりエッジでＨレベルに立ち上がり、ファーストパルス終端位置信号５１２ｃの立ち下がりエッジでＬレベルに立ち下がる。
【０１０１】
マルチパルス基準タイミング５１３ａとマルチパルス始端基準クロック５１３ｂとマルチパルス終端基準クロック５１３ｃは論理素子５０４に入力される。論理素子５０４は、ＭＰＷが正の数のときには、マルチパルス始端基準クロック５１３ｂとマルチパルス終端基準クロック５１３ｃの論理和をとった信号とマルチパルス基準タイミング５１３ａとの論理積をとり、マルチパルス信号５１８として出力する。また論理素子５０４は、ＭＰＷが負の数のときには、マルチパルス始端基準クロック５１３ｂとマルチパルス終端基準クロック５１３ｃの論理積をとった信号とマルチパルス基準タイミング５１３ａとの論理積をとりマルチパルス信号５１８として出力する。
【０１０２】
ラストパルス始端位置信号５１４ｃとラストパルス終端位置信号５１５ｃはそれぞれＤフリップフロップ５０５ｂのクロック入力及びリセット入力に接続される。またＤフリップフロップ５０５ｂのＤ入力は、Ｈレベルに固定されている。これにより、Ｄフリップフロップ５０５ｂのＱ出力であるラストパルス信号５１９は、図１３に示すように、ラストパルス終端位置信号５１５ｃがＨレベルのときのラストパルス始端位置信号５１４ｃの立ち上がりエッジでＨレベルに立ち上がり、ラストパルス終端位置信号５１５ｃの立ち下がりエッジでＬレベルに立ち下がる。
【０１０３】
クーリングパルス始端位置信号５１５ｄとクーリングパルス終端位置信号５１６ｃはそれぞれＤフリップフロップ５０５ｃのクロック入力及びリセット入力に接続される。またＤフリップフロップ５０５ｃのＤ入力は、Ｈレベルに固定されている。これにより、Ｄフリップフロップ５０５ｃのＱ出力であるクーリングパルス信号５２０は、図１３に示すように、クーリングパルス終端位置信号５１６ｃがＨレベルのときのクーリングパルス始端位置信号５１５ｄの立ち上がりエッジでＨレベルに立ち上がり、クーリングパルス終端位置信号５１６ｃの立ち下がりエッジでＬレベルに立ち下がる。
【０１０４】
上述したようにして生成されたファーストパルス信号５１７、マルチパルス信号５１８、ラストパルス信号５１９、クーリングパルス信号５２０は、パルス合成部５０６に入力される。パルス合成部５０６は上述の４種類の信号から３本の記録パルス２０６ａ、２０６ｂ、２０６ｃを合成し出力する。合成された記録パルス２０６ａ，２０６ｂ，２０６ｃの波形例を図１３に示す。
【０１０５】
クロック遅延部５０２は、図４に示した記録パルス生成部１１１に使用されている各パルス遅延部と同様に、インバータ素子もしくはバッファ素子の多段接続、電圧制御型遅延素子を用いることで構成できる。
【０１０６】
＜クロック遅延部の具体的構成＞
図６はインバータ素子を用いて構成したクロック遅延部５０２の内部構成例を示すブロック図である。図６において、インバータ素子６０１が複数段直列に接続されており、その初段のインバータ素子６０１に外部入力であるクロック５１０が接続されている。インバータ素子６０１の段数は、記録パルス２０６ａ、２０６ｂ、２０６ｃの各エッジ位置の可変範囲を満足する遅延量が少なくとも得られる段数とする。例えば、記録パルス２０６ａ、２０６ｂ、２０６ｃの各エッジ位置の可変範囲が±１０ナノ秒であり、インバータ素子６０１の２段分の遅延量が０．５ナノ秒であるとすると、２０÷０．５＝４０となり、インバータ素子６０１は少なくとも８０段必要となる。
【０１０７】
選択部６０２は各インバータ素子６０１の出力の一部もしくは全てに接続されており、選択信号５１９に従い前記各インバータ素子６０１の出力のうちいずれか１つを選択して出力する。選択部６０２は遅延量の異なるクロックの種類分必要であり、図５に示した記録パルス生成部１１１に内蔵される場合、７種類の遅延量の異なるクロック（ファーストパルス始端位置基準クロック５１１ｂ、ファーストパルス終端位置基準クロック５１２ｂ、マルチパルス始端基準クロック５１３ｂ、マルチパルス終端基準クロック５１３ｃ、ラストパルス始端位置基準クロック５１４ｂ、ラストパルス終端／クーリングパルス始端位置基準クロック５１５ｂ、クーリングパルス終端位置基準クロック５１６ｂ）が必要なため、選択部６０２は７個設けられている。
【０１０８】
選択信号５１９は、複数種類の設定信号からなり、その内訳は、ファーストパルス始端位置設定ＳＦＰに相当する選択信号５１９ａ、ファーストパルス終端位置設定ＥＦＰに相当する選択信号５１９ｂ、マルチパルス始端位置さらには記録パルスの各エッジ可変範囲の基準位置を決定する選択信号５１９ｃ、マルチパルス幅設定ＭＰＷに相当する選択信号５１９ｄ、ラストパルス始端位置設定ＳＬＰに相当する選択信号５１９ｅ、ラストパルス終端位置設定ＥＬＰに相当する選択信号５１９ｆ、クーリングパルス終端位置設定ＥＣＰに相当する選択信号５１９ｇとからなる。
【０１０９】
上述のように、クロック遅延部５０２は、入力クロックを順々に遅延させていくためのインバータ素子６０１と、各インバータ素子の出力を選択する選択部６０２とを組み合わせることで容易に構成できる。また、記録補償量の分解能である、記録パルスの最小調整ステップは、およそインバータ素子２個分を通過する遅延時間に相当する。
【０１１０】
図１６は、インバータ素子６０１の代わりにバッファ素子１６０１を用いてクロック遅延部５０２を構成した例を示すブロック図である。図１６に示す構成によっても、図６に示した構成と同様、バッファ素子１６０１の出力の一部もしくは全部を選択部１６０２を用いて選択し出力することで遅延量が可変な複数の遅延クロック出力を得ることが可能である。
【０１１１】
図１７は、インバータ素子あるいはバッファ素子の代わりに、電圧制御型遅延素子１７０１を用いてクロック遅延部５０２を構成した例を示すブロック図である。電圧制御型遅延素子１７０１は、図２２に示したものと同様の構成を有しており、したがってその詳細説明は省略する。複数種類の遅延クロックを得たい場合は、図１７の構成例のように電圧制御型遅延素子１７０１を複数個内蔵し、それぞれ別個の外部制御電圧で遅延量を制御することにより実現できる。
【０１１２】
なお、図１６に示したバッファ素子に対して、図６のインバータ素子を利用する構成では反転出力即ち１８０度位相ずれの出力を容易に得られるという特徴があるが、逆にバッファ素子を用いた方が選択部の規模を小さくすることができる。求められる分解能・遅延精度等の性能と、装置のコスト等を勘案し、最適な素子を選択して使用することが望ましい。
【０１１３】
以上に説明したように、図５に示したような内部構成を持つ記録パルス生成部１１１は、クロック５１０を遅延させるクロック遅延部５０２を内蔵することで、記録補償されたパルスを容易に生成することが可能である。また、クロックを遅延させる構成としたことで、図４の例のようにパルスを遅延させる構成と比較して、回路規模を小さくすることが可能である。なぜなら、パルスを遅延させる場合、記録パルスの独立に制御すべきエッジ位置の数だけ遅延部を複数持つ必要があるのに対し、クロックを遅延させる場合、クロック遅延部を１系統持つのみで複数のエッジ位置を独立に制御するためのタイミングを生成可能だからである。
【０１１４】
例えば、図３に示した記録パルスのように独立に制御すべきエッジ位置が６個所ある場合、図４の構成例に用いたパルス遅延部に要する回路規模は、図５の構成例に用いたクロック遅延部に要する回路規模に比べ、少なくとも遅延素子の数が６倍必要となる。これは、各エッジ位置の可変範囲がパルス基準クロック３０１の１周期未満の場合であり、パルス基準クロック３０１の１周期を超える範囲で位置制御する必要のある場合、回路規模の差はさらに大きくなる。
【０１１５】
ここで、図３（ａ）に示したような記録パルス２０６ａ、２０６ｂ、２０６ｃの各エッジ位置の可変範囲が下表のように規定されているとする。
【０１１６】
【表１】
0004252175.tif 000002
【０１１７】
なお、表１において、Ｔｗは１チャネルビットの時間の長さ、さらに本例の場合はパルス基準クロック３０１の１周期の期間長さとする。ファーストパルス立上がり位置ＳＦＰ及びファーストパルス立ち下がり位置ＥＦＰの可変範囲は変調データ（ＮＲＺＩ形式）２０８の立上がりエッジに対する相対位置とし、ラストパルス立上がり位置ＳＬＰ、ラストパルス立ち下がり位置ＥＬＰ及びクーリングパルス立上がり位置ＥＣＰは、変調データ２０８の立ち下がりエッジに対する相対位置として規定している。この規定において変調データ２０８とパルス基準クロック３０１の間にスキューはないもの、即ちパルス基準クロック３０１の立上がりエッジと変調データ２０８の両エッジは同位相であるとする。
【０１１８】
表１の規定のように、各パルスエッジの可変範囲が１Ｔｗを大きく超えるような場合、図４に示したようなパルスを個別に遅延させ、後に合成するような構成にすると、各遅延部の遅延長さが各々１Ｔｗを大きく超えてしまい、回路規模は膨大になってしまう。これに対し、パルス基準クロック３０１を遅延させて複数の遅延クロックを発生しながら、パルス基準クロック３０１の１周期を超えるような広範囲のパルスエッジ制御を行うことが可能な記録パルスの生成方法について、図１８を用いて説明する。
【０１１９】
＜遅延クロックによるパルスエッジ制御＞
図１８は、パルスエッジ位置制御の一例として、ファーストパルス立上がり位置ＳＦＰを決定するためのタイミング信号の生成方法を説明するための模式図である。一定周期のパルスが連続するようなクロック信号を用いて遅延タイミングを得るには、クロック信号の立上がりエッジもしくは立ち下がりエッジを利用するしかないため、クロック信号のエッジ位置を制御することで得られる可変範囲はクロック信号の一周期以下でしかない。これより広い範囲で位置表現を行うには、クロック信号以外にクロックの立上がりエッジもしくは立ち下がりエッジで打ち抜けるようなウィンドウ信号を設け、クロック信号をクロック１周期以内の可変範囲で動かすと共に、ウィンドウ信号のタイミングをクロック信号の半周期の単位で動かしてやれば良い。ここでは、このようなウィンドウ信号を、「基準軸ウィンドウ信号」と呼び、クロック信号の半周期の単位での必要なタイミングの種類の数を「基準軸の数」と呼ぶ。
【０１２０】
図１８（ａ）では、パルス基準クロック３０１をその１周期の範囲内で遅延させたファーストパルス始端クロック１８０１と、ファーストパルス始端基準軸ウィンドウ信号１８０２を生成し、ファーストパルス始端基準軸ウィンドウ信号１８０２をファーストパルス始端クロック１８０１でラッチすることで、ファーストパルス始端タイミング信号１８０３を得ている。ファーストパルス始端基準軸ウィンドウ信号１８０２はファーストパルス始端クロック１８０１の１周期分のＨパルスであり、その立上がりエッジが変調データ２０８の立上がりエッジに対して、−１Ｔｗ、−０．５Ｔｗ、０Ｔｗ、＋０．５Ｔｗの４種類のタイミングで制御する。即ちこの場合の基準軸は４本である。
【０１２１】
ファーストパルス始端基準軸ウィンドウ信号１８０２のタイミング制御を０．５Ｔｗ単位で行う理由は、実際の電気回路でファーストパルス始端クロック１８０１によりラッチする際に、フリップフロップ等でのラッチタイミング余裕を確保するためである。ファーストパルス始端クロック１８０１の立上がりエッジでファーストパルス始端基準軸ウィンドウ信号１８０２をラッチすることを想定した場合、そのセットアップ時間及びホールド時間にタイミング余裕を持たせる必要がある。
【０１２２】
例えば、図１８（ｂ）に示すように、ファーストパルス始端基準軸ウィンドウ信号１８０２の立上がりエッジより０．２５Ｔｗ以降、ファーストパルス始端基準軸ウィンドウ信号１８０２の立ち下がりエッジより０．２５Ｔｗ以前に、ファーストパルス始端クロック１８０１の立ち上がりエッジがくるような範囲内に制御すればよい。
【０１２３】
言い換えると、ファーストパルス始端クロック１８０１の可変範囲は、各基準軸、即ちパルス基準クロック３０１の立ち上がりエッジもしくは立ち下がりエッジに対して±０．２５Ｔｗの範囲とする。こうすることで、フリップフロップのセットアップ時間及びホールド時間を共に０．２５Ｔｗ以上確保できる。なお、０．２５Ｔｗ以上というのは一例であって、ラッチタイミングの余裕が十分確保でき、かつ、隣の基準軸に対する可変範囲との境界に隙間（ファーストパルス始端クロック１８０１の立ち上がりエッジが来ないような領域）がないような範囲内でクロック立ち上がりエッジの可変範囲を決定すれば良い。例えば、各規準軸に対して、マイナス方向に０．１Ｔｗ、プラス方向に０．４Ｔｗの範囲内としても、上記条件を満足できる。
【０１２４】
上述した可変範囲の決定により、ファーストパルス始端基準軸ウィンドウ信号１８０２の４種類のタイミング（Ａ）から（Ｄ）に対して、ファーストパルス始端クロック１８０１の可変範囲はそれぞれ図１８（ｂ）に示すようになり、結果として、表１に規定したファーストパルス立ち上がり位置ＳＦＰの範囲を満足できる。なお、図１８に示した例ではファーストパルス立ち上がり位置ＳＦＰを可変制御できることを説明したが、その他の可変にすべきエッジ位置、即ち、ファーストパルス立ち下がり位置ＥＦＰ、ラストパルス立ち上がり位置ＳＬＰ、ラストパルス立ち下がり位置ＥＬＰ、クーリングパルス立ち上がり位置ＥＣＰについても、同様の方法により可変制御することが可能である。表１に各パルスエッジ位置の可変範囲のサポートに必要な基準軸の数を示している。
【０１２５】
また、パルス基準クロック３０１の周期をＴｗ、即ち１チャネルビット長さとしているが、Ｔｗ／ｎ周期（ｎは自然数）であれば良い。図１８に示した例はｎ＝１の場合ということになるが、ｎを２以上の整数とすれば各エッジ制御に必要なクロックエッジの可変範囲をより短い時間にすることができる。従って、図６あるいは図１６に示したような単位遅延素子を多段接続することで構成した遅延部を用いてクロックの遅延制御を行う場合、その回路規模を小さくできる効果がある。ｎが２以上の場合のパルス基準クロック３０１の生成方法としては、ＰＬＬ等を用いてクロックの逓倍を行うことで容易に実現できる。また、クロックの周波数をＴｗの逓倍とすることで、変調回路等のチャネルクロック同期で動作させる他の機能ブロックとの親和性を良くし、回路構成を容易にする効果があることは言うまでもない。
【０１２６】
しかしながら、ｎを大きい値にすることはパルス基準クロック３０１の周波数を高くすることを意味し、それだけ回路の高速動作が要求されるため回路の消費電力が増大してしまう。また、ｎをあまり大きい値に設定しすぎるのは回路動作の安定性の面からも現実的ではない。回路規模とクロック周波数を勘案して最も効率的なｎの値を選ぶ必要がある。
【０１２７】
以上説明したように、クロックの遅延制御と遅延したクロックでラッチをするための基準軸ウィンドウ信号のタイミング制御を併用することで、クロックの周期以上の広範囲な位置制御が可能であり、以下に示すように定式化が可能である。
【０１２８】
記録データの１チャネルビット周期をＴｗとしたとき、Ｔｗ／ｎ周期（ｎは自然数）のクロック信号を少なくともＴｗ／４ｎの範囲内で遅延制御し、少なくともＴｗ／ｎ時間幅を有するパルス状信号で、かつ、開始位置を、Ｔｗ／２ｎの時間単位で連続する（ｄ＋１）種類のタイミング（ｄは自然数）に制御した基準軸ウィンドウ信号を生成し、遅延制御したクロック信号とタイミング制御したウィンドウ信号を用いることで、ｄ×Ｔｗ／２ｎの時間範囲でパルスの遅延制御が可能である。
【０１２９】
＜遅延クロックによるパルスエッジ制御のための記録パルス生成部＞
図１９に、パルス基準クロック３０１の一周期を超える範囲でパルス位置制御を行うことが可能な記録パルス生成部１１１の内部構成を示す。図１９に示す各構成要素のうち、図５と同一の符号を付すものは各々同等の機能を有するブロックであり、その説明は省略する。
【０１３０】
パルスタイミング生成部１９０１は、別ブロックより供給される変調データ２０８を受けてファーストパルス始端基準軸ウィンドウ信号１９１１ａ、ファーストパルス終端基準軸ウィンドウ信号１９１２ａ、マルチパルス基準軸ウィンドウ信号１９１３ａ、ラストパルス始端基準軸ウィンドウ信号１９１４ａ、ラストパルス終端／クーリングパルス始端基準軸ウィンドウ信号１９１５ａ、クーリングパルス終端基準軸ウィンドウ信号１９１６ａを生成し出力する。
【０１３１】
ここで、パルスタイミング生成部１９０１の内部構成例と、その出力である各基準タイミング信号の生成過程について図２３を用いて説明する。図２３において、まずパルス生成部２３０１は、変調データ２０８及びマルチパルス始端基準クロック５１３ｂを入力として受け、５種類のタイミング信号を出力する。５種類のタイミング信号とは、第１のファーストパルス始端タイミング信号２３０６ａ、第１のファーストパルス終端タイミング信号２３０７ａ、第１のラストパルス始端タイミング信号２３０８ａ、第１のラストパルス終端タイミング信号２３０９ａ、第１のクーリングパルス終端タイミング信号２３１０ａである。生成する記録パルスの各エッジ位置の可変範囲が表１の通り規定されているとすると、各タイミング信号は以下のように説明できる。
【０１３２】
即ち、第１のファーストパルス始端タイミング信号２３０６ａは、変調データ２０８の立ち上がりエッジに対して１Ｔｗ手前の位置より立ち上がる１Ｔｗ幅のＨパルス（Ｈはディジタル信号のハイレベル）である。また、第１のファーストパルス終端タイミング信号２３０７ａは、変調データ２０８の立ち上がりエッジと同様の位置より立ち上がる１Ｔｗ幅のＨパルスである。また、第１のラストパルス始端タイミング信号２３０８ａは、変調データ２０８の立ち下がりエッジに対して３Ｔｗ手前の位置より立ち上がる１Ｔｗ幅のＨパルスである。また、第１のラストパルス終端タイミング信号２３０９ａは、変調データ２０８の立ち下がりエッジに対して３Ｔｗ手前の位置より立ち上がる１Ｔｗ幅のＨパルスである。また、第１のクーリングパルス終端タイミング信号２３１０ａは、変調データ２０８の立ち下がりエッジに対して２Ｔｗ手前の位置より立ち上がる１Ｔｗ幅のＨパルスである。
【０１３３】
第１のファーストパルス始端タイミング信号２３０６ａは、３個のＤフリップフロップ２３０３ａ、２３０３ｂ、２３０３ｃにより、さらに０．５Ｔｗずつ遅延され、それぞれ第２、第３、第４のファーストパルス始端タイミング信号２３０６ｂ、２３０６ｃ、２３０６ｄとなる。さらにＳＦＰ基準軸選択部２３０４ａは４種類の入力、即ち第１から第４のファーストパルス始端タイミング信号２３０６ａから２３０６ｄをＳＦＰ基準軸選択信号２３１１ａに従い選択して、ファーストパルス始端基準軸ウィンドウ信号１９１１ａとして出力する。
【０１３４】
第１のファーストパルス終端タイミング信号２３０７ａは３個のＤフリップフロップ２３０３ｄ、２３０３ｅ、２３０３ｆにより、さらに０．５Ｔｗずつ遅延され、それぞれ第２、第３、第４のファーストパルス終端タイミング信号２３０７ｂ、２３０７ｃ、２３０７ｄとなる。さらにＥＦＰ基準軸選択部２３０４ｂは３種類の入力、即ち第２から第４のファーストパルス終端タイミング信号２３０７ｂから２３０７ｄをＥＦＰ基準軸選択信号２３１１ｂに従い選択して、ファーストパルス終端基準軸ウィンドウ信号１９１２ａとして出力する。
【０１３５】
第１のラストパルス始端タイミング信号２３０８ａは２個のＤフリップフロップ２３０３ｇ、２３０３ｈにより、さらに０．５Ｔｗずつ遅延され、それぞれ第２、第３のラストパルス始端タイミング信号２３０８ｂ、２３０８ｃとなる。さらにＳＬＰ基準軸選択部２３０４ｃは３種類の入力、即ち第１から第３のラストパルス始端タイミング信号２３０８ａから２３０８ｃをＳＬＰ基準軸選択信号２３１１ｃに従い選択して、ラストパルス始端基準軸ウィンドウ信号１９１３ａとして出力する。
【０１３６】
第１のラストパルス終端タイミング信号２３０９ａは４個のＤフリップフロップ２３０３ｉ、２３０３ｊ、２３０３ｋ、２３０３ｌにより、さらに０．５Ｔｗずつ遅延され、それぞれ第２、第３、第４、第５のラストパルス終端タイミング信号２３０９ｂ、２３０９ｃ、２３０９ｄ、２３０９ｅとなる。さらにＥＬＰ基準軸選択部２３０４ｄは４種類の入力、即ち第２から第５のラストパルス終端タイミング信号２３０９ｂから２３０９ｅをＥＬＰ基準軸選択信号２３１１ｄに従い選択して、ラストパルス終端基準軸ウィンドウ信号１９１４ａとして出力する。
【０１３７】
第１のクーリングパルス終端タイミング信号２３１０ａは７個のＤフリップフロップ２３０３ｍ、２３０３ｎ、２３０３ｏ、２３０３ｐ、２３０３ｑ、２３０３ｒ、２３０３ｓにより、さらに０．５Ｔｗずつ遅延され、それぞれ第２、第３、第４、第５、第６、第７、第８のクーリングパルス終端タイミング信号２３１０ｂ、２３１０ｃ、２３１０ｄ、２３１０ｅ、２３１０ｆ、２３１０ｇ、２３１０ｈとなる。さらにＥＣＰ基準軸選択部２３０４ｅは７種類の入力、即ち第２から第８のクーリングパルス終端タイミング信号２３１０ｂから２３１０ｈをＥＣＰ基準軸選択信号２３１１ｅに従い選択して、クーリングパルス終端基準軸ウィンドウ信号１９１５ａとして出力する。
【０１３８】
ここで本例の場合、第３のファーストパルス始端タイミング信号２３０６ｃと第１のファーストパルス終端タイミング信号２３０７ａのタイミングは全く同一となる。従って、パルス生成部２３０１の出力２３０７ａと、Ｄフリップフロップ２３０３ｄを削除し、Ｄフリップフロップ２３０３ｃのＱ出力２３０６ｄをＤフリップフロップ２３０３ｅのＤ入力に接続することで、第３、第４のファーストパルス始端タイミング信号２３０６ｃ、２３０６ｄをそれぞれ、第１、第２のファーストパルス終端タイミング信号２３０７ａ、２３０７ｂに代用することで同一の機能を満足でき、回路の削減も可能である。
【０１３９】
また本例の場合、第１のラストパルス始端タイミング信号２３０８ａと第１のラストパルス終端タイミング信号２３０９ａのタイミングは全く同一であり、第５のラストパルス終端タイミング信号２３０９ｅと第３のクーリングパルス終端タイミング信号２３１０ｃのタイミングも全く同一である。従って、パルス生成部２３０１の出力２３０９ａ及び２３１０ａ、Ｄフリップフロップ２３０３ｉ、２３０３ｊ、２３０３ｍ及び２３０３ｎを削除し、さらにＤフリップフロップ２３０３ｈのＱ出力２３０８ｃをＤフリップフロップ２３０３ｋのＤ入力に接続し、Ｄフリップフロップ２３０３ｌのＱ出力２３０９ｅをＤフリップフロップ２３０３ｏのＤ入力に接続する構成としても良い。
【０１４０】
これにより、第１、第２、第３のラストパルス始端タイミング信号２３０８ａ、２３０８ｂ、２３００８ｃ及び第５のラストパルス終端タイミング信号２３０９ｅをそれぞれ、第１、第２、第３のラストパルス終端タイミング信号２３０９ａ、２３０９ｂ、２３０９ｃ及び第３のクーリングパルス終端タイミング信号２３１０ａに代用することで同一の機能を満足でき、回路の削減も可能である。
【０１４１】
また、上記に述べた回路構成以外でも、同一の機能を満足できれば如何なる回路構成であっても差し支えない。各パルスエッジ位置制御に関する基準軸の数に応じたタイミングで基準軸ウィンドウ信号を生成できれば良い。
【０１４２】
以上、図１９及び図２３にその具体的構成例を示したように、パルス基準クロック３０１の１周期を超える範囲でのパルス位置制御が可能な記録パルス生成部１１１について説明した。このような構成を採ることで、図４に示したような各パルス部位毎に個別のパルス遅延部を設ける構成に比べ、遅延部に要する可能規模を飛躍的に小さくすることができる。
【０１４３】
例えば本実施例のように適応的に制御すべきエッジ位置が６個所ある場合、図４に示したような構成では始端・終端の遅延素子を共用化したとしても４種類のパルス遅延部が必要となるのに対して、図１９に示したような構成では１系統のクロック遅延部のみで良い。
【０１４４】
また、表１の可変範囲をサポートするには、図４の各パルス遅延部の遅延長さは、表１の各エッジ位置の可変範囲に対する正味の遅延量が必要となるのに対し、図１９のクロック遅延部５０２は１Ｔｗの遅延量があれば十分である。
【０１４５】
＜遅延部における遅延量の変動補償＞
以上、本発明の特徴である変調データ２０８から記録パルス２０６ａ、２０６ｂ、２０６ｃを生成する記録パルス生成部１１１の内部構成例及びその内部動作について詳しく述べてきた。次に、記録パルス生成部１１１の内部構成要素の一つとなるところの遅延部における遅延量が、温度変化・電源電圧変化等の外部要因により変動したときにも、記録パルス２０６ａ、２０６ｂ、２０６ｃの各エッジ位置が適切な位置に保持され、その結果いかなる状況下でも記録信号品質を高く保つことの可能な方法及びその具体的構成例について述べる。これは本発明のもう一つの特徴となるところであり、以下に述べるような構成・方法により、その目的が達成され得る。
【０１４６】
まず、最初に遅延素子を用いてクロック遅延部またはパルス遅延部を構成したときに温度変化・電源電圧変化によって被る影響について詳しく述べ、その後にその影響を補償する具体的構成・方法について述べることにする。
【０１４７】
＜温度変化、電源電圧変化による遅延量の変動＞
図７は、遅延部の一例として、図６にて内部構成を説明したクロック遅延部５０２の選択信号値と得られる遅延クロック出力の関係について説明するための模式図である。ここで述べる選択信号値とは、選択信号５１９により与えられる値であり、この値により、インバータ素子６０１の通過段数が決まり、その結果、遅延クロックの遅延量が制御される。ここで、クロック遅延部５０２に内蔵されるインバータ素子６０１の段数を１２８段とし、選択する遅延クロックは入力クロック５１０と同相、即ち偶数段のインバータ素子６０１の出力のみ選択するとする。また、１０進数で０に符号化された選択信号値で中間付近の遅延量が得られ、マイナス方向に絶対値が大きいほど遅延量が小さく、プラス方向に絶対値が大きいほど遅延量が大きくなるように選択信号値を割り振ると、図７に示すような関係となる。
【０１４８】
選択信号値±Ｎは、選択信号値０に相当する遅延クロックに対し相対的な遅延量がおよそ±０．５Ｔｗとなるような選択信号値であると定義する。ここでＴｗはクロック５１０の１周期、つまり１チャネルビットの周期とする。Ｎの値はインバータ素子６０１の１段当たりの遅延量が変化しない限りは常に一定の値となるが、実際の装置においては温度変化・電源電圧変化によりインバータ素子６０１の１段当たりの遅延量は変動するため、Ｎの値は一定とはならない。
【０１４９】
図８は、横軸にクロック遅延部５０２の選択信号値を縦軸にクロック遅延部５０２の入出力間の遅延時間をとり、両者の関係を示すグラフである。図８（ｂ）は常温・正規電源電圧におけるグラフであり、このときに選択信号値０に相当する遅延クロックに対し相対的な遅延量が±０．５Ｔｗとなる選択信号値を±Ｎｏとする。これに対し、図８（ａ）は低温もしくは高電源電圧の条件下におけるグラフであり、このときに選択信号値０に相当する遅延クロックに対し相対的な遅延量が±０．５Ｔｗとなる選択信号値を±Ｎｓとする。また、図８（ｃ）は高温もしくは低電源電圧の条件下におけるグラフであり、このときに選択信号値０に相当する遅延クロックに対し相対的な遅延量が±０．５Ｔｗとなる選択信号値を±Ｎｆとする。
【０１５０】
一般的にインバータ素子の入出力間の遅延時間は、素子の置かれる環境温度が低いほど相対的に短くなり、環境温度が高いほど相対的に長くなる。また、一般的にインバータ素子の入出力間の遅延時間は、素子に印可される電源電圧が低いほど相対的に長くなり、素子に印可される電源電圧が高いほど相対的に短くなる。従って、図８（ａ）〜（ｃ）に示すように、右側のグラフほどグラフの傾きは大きくなり、逆に各条件下での選択信号値の大小関係については、Ｎｓ＞Ｎｏ＞Ｎｆの関係が成り立つ。
【０１５１】
上述したように、温度変化・電源電圧変化により選択信号値当たりの相対的な遅延量が変動してしまい、結果として記録パルスの所定のエッジ位置が記録を品質良く行うための最適値からずれてくるという問題が起こる。この問題を解決するために、２種類の遅延量を持つ２本の信号間の遅延差を測定する遅延量測定部を設け、この遅延量測定部による遅延量測定結果に基づいて、記録補償に関する設定値の更新を行う構成を提案する。
【０１５２】
＜遅延量測定部＞
図１０は、その遅延量測定部１１３の構成を示すブロック図である。第１の入力１００１、第２の入力１００２、遅延測定用クロック１００３が外部より入力され、遅延測定用クロック１００３を用いて第１の入力１００１の所定のエッジと第２の入力１００２の所定のエッジとの遅延差を遅延測定用クロック１００３を用いて測定し、測定した結果を遅延量測定結果１００４として出力する構成である。
【０１５３】
第１の入力１００１、第２の入力１００２として何の信号を入力するかは記録パルス生成部１１１の内部構成に依る。図４の構成の場合、ファーストパルス遅延部４０２の出力であるファーストパルス始端エッジ基準信号４１１ｂとファーストパルス終端エッジ基準信号４１１ｃとをそれぞれ、第１の入力１００１と第２の入力１００２としている。これにより、ファーストパルス遅延部４０２における２出力間の遅延差と、ファーストパルス立ち上がり位置設定ＳＦＰ及びファーストパルス立ち下がり位置設定ＥＦＰの両設定値との関係が遅延量測定結果により明らかになる。
【０１５４】
なお、図４においてはファーストパルス遅延部４０２とは別の遅延部の出力を遅延量測定部１１３の入力としても良い。４種類の各遅延部の全ての遅延量を厳密に測定するには、各遅延部の出力を全て遅延量測定部１１３の入力とするべきではあるが、各遅延部の内部遅延素子の構成が同様である場合には、必ずしも全ての遅延量を測定する必要はなく、むしろ測定にかかる時間及び測定部の規模を考慮すると、代表となる遅延部の出力を１通りのみ測定するのが望ましい。
【０１５５】
一方、図５の構成の場合、クロック遅延部５０２の出力であるファーストパルス始端位置基準クロック５１１ｂとファーストパルス終端位置基準クロック５１２ｂをそれぞれ、第１の入力１００１と第２の入力１００２としている。これにより、クロック遅延部５０２における２出力５１１ｂと５１２ｂとの間の遅延差と、ファーストパルス立ち上がり位置設定ＳＦＰ及びファーストパルス立ち下がり位置設定ＥＦＰの両設定値との関係が遅延量測定結果により明らかになる。
【０１５６】
なお、図５においてもクロック遅延部５０２の別の出力を遅延量測定部１１３の入力としても良いが、７種類の出力間の全ての遅延差を測定する必要はない。クロック遅延部５０２は１系統の遅延素子群により構成されているため、どの出力をとっても設定値当たりの遅延量はほぼ同じと言えるからである。
【０１５７】
なお、第１の入力１００１を各遅延部いずれかの入力とし、入力として選んだ遅延部の出力を第２の入力１００２としてもよい。例えば、図４においてはファーストパルス遅延部４０２の入力４１１ａを第１の入力１００１とし、ファーストパルス遅延部４０２の出力の一つである４１１ｂを第２の入力１００２とする。これにより、ファーストパルス遅延部４０２の入出力間の遅延差と、ファーストパルス立ち上がり位置設定ＳＦＰの設定値との関係が遅延量測定結果より明らかになる。図５においては、クロック遅延部５０２の入力５１０を第１の入力１００１とし、クロック遅延部５０２の出力の一つである５１１ｂを第２の入力１００２とする。これにより、クロック遅延部５０２の入出力間の遅延差と、ファーストパルス立ち上がり位置設定ＳＦＰの設定値との関係が遅延量測定結果より明らかになる。
【０１５８】
また、遅延測定用クロック１００３としては、高い周波数を用いるほど分解能の小さい測定を行うことが可能となるが、周波数の高さには限界がある。回路動作の安定性、消費電力の面から考えて、極端に高い周波数のものを用いるのは好ましくない。そこで、遅延測定用クロック１００３として記録パルス生成部１１１に入力されている１チャネルビット周期（Ｔｗ）のクロック信号を用い、第１の入力１００１と第２の入力１００２との間の遅延差が１Ｔｗとなる設定値を検出することができるように遅延量測定部１１３を構成するのが望ましい。
【０１５９】
図１１は、遅延量測定部１１３のさらに詳細な構成を示したブロック図である。図１１に示す遅延量測定部１１３は、図５に示したようなクロック遅延部５０２を内蔵した記録パルス生成部１１１に対して、そのクロック遅延部５０２によるクロックの遅延量を測定するものとする。
【０１６０】
すなわち、第１の入力としてクロック遅延部５０２のある出力が入力され、第２の入力としてクロック遅延部５０２の別の出力が入力される。第１のウィンドウ生成部１１０１は第１の入力を受け、第１のウィンドウ信号１１１０を生成する。第２のウィンドウ生成部１１０２は第２の入力を受け、第２のウィンドウ信号１１１１を生成する。前記２つのウィンドウ信号はＯＲ素子１１０４にて論理和がとられて測定ウィンドウ信号１１１３となる。カウント部１１０５は、カウント周期決定部１１０３により決定される測定周期信号１１１２の期間で、測定ウィンドウ信号１１１３のＨレベルの区間を遅延測定用クロックを用いてカウントする。ここで、遅延測定用クロックとしては第１の入力と同じ、クロック遅延部の第１の出力を用いる。測定周期信号１１１２の１周期にカウント部１１０５によりカウントされた結果は、カウント出力１１１４としてＤフリップフロップ１１０６のＤ入力に供給される。Ｄフリップフロップ１１０６のクロック入力には測定周期信号１１１２が接続され、この構成により測定周期毎のカウント結果が遅延量測定結果として出力される。
【０１６１】
なお、図１１は図５に示した内部構成を持つ記録パルス生成部１１１に対して適用する遅延量測定部１１３、特に、クロック遅延部５０２の２出力間の遅延差を測定する例として示したが、これに限定されるものではない。図１０の説明において述べたように、クロック遅延部５０２の入出力間の遅延差、図４の各パルス遅延部４０２、４０３、４０４、４０５の入出力間、もしくは２出力間の遅延差を測定する部についても、図１１と同様の構成で実現できる。
【０１６２】
図１１に示す遅延量測定部１１３により、第１の入力１００１と第２の入力１００２の間の遅延差が１Ｔｗとなる設定値を検出する過程を説明するためのタイミング図が図１４である。
【０１６３】
図１４（ａ）は、第１の入力１００１と第２の入力１００２との遅延差が１Ｔｗに満たない場合のタイミング例である。図に示しているように、このとき測定ウィンドウ信号１１１３のＨレベル区間は２Ｔｗに満たないため、測定周期信号１１１２の周期がウィンドウ信号１１１０及び１１１１の周期の１００周期分とすると、カウント結果は常に１００となる。
【０１６４】
図１４（ｂ）は、第１の入力１００１と第２の入力１００２との遅延差がほぼ１Ｔｗとなる場合のタイミング例を示している。このとき測定ウィンドウ信号１１１３のＨレベル区間は２Ｔｗとなり、測定周期信号１１１２の周期がウィンドウ信号１１１０及び１１１１の周期の１００周期分とすると、カウント結果は常に２００となる。
【０１６５】
つまり、第１の入力１００１と第２の入力１００２との遅延差が１Ｔｗ未満となる設定値から、徐々に１Ｔｗ以上となる設定へと変えて行くことにより、カウント結果である遅延量測定結果は１００から２００へと変化する。その変化点がほぼ遅延差１Ｔｗとなる設定値であると言える。
【０１６６】
さらに装置の具体的動作として説明を加えると、記録パルス位置補正部１１２により記録パルス生成部１１１に内蔵の遅延部の遅延設定を変化させながら、遅延量測定部１１３により２つの遅延信号間の遅延量が１Ｔｗとなる設定値を探索することができる。
【０１６７】
＜記録補償量の設定の校正＞
次に、このようにして探索した設定値を用いて、具体的に記録補償量の設定をどのように校正するかについて説明する。
【０１６８】
ところで、従来技術で述べたように、光ディスク記録装置における記録補償方法として、自己マーク長もしくは直前のスペース長もしくは直後のスペース長の少なくともいずれか１つ、もしくはそれらの組み合わせにより記録パルスの所定のエッジ位置を決定し、決定したエッジ位置の基準位置に対する時間により規定する方法が提案されている。この方法に基づくと、所定のパルスエッジ位置に関する記録補償量は、各マーク／スペースの組み合わせの数からなる時間テーブルにより規定される。規定された時間テーブルを上述したような設定値のテーブルに置き換え、なおかつ温度変動・電源電圧変動があっても規定の時間テーブル通りになるように設定値テーブルを更新していくことを「記録補償テーブルの校正」と定義する。なお、時間テーブルについては、例えば、米国特許出願第０９−３５２，２１１号に詳細に開示されており、その内容は参照することによって本明細書の一部として組み込まれる。
【０１６９】
＜記録補償テーブルの校正＞
図１５は、本発明に係る光ディスク記録装置における記録補償テーブルの校正方法についての具体的処理を示すフローチャートである。図に示すように、記録補償テーブルの校正開始が指示されると、まず、選択信号±Ｎの設定を行う（ステップ１）。すなわち、システム制御部１１０は、記録パルス位置補正部１１２経由で選択信号±Ｎの設定を行い、その結果、遅延量測定部１１３の第１及び第２の入力に対する遅延段数が設定される。その後、選択された遅延段数に対する遅延測定結果を読み取る（ステップ２）。
【０１７０】
すなわち、遅延量測定部１１３には選択された遅延段数に対応した第１の入力及び第２の入力が入力され、それに対する遅延量測定結果をシステム制御部１１０が読み取る。その後、システム制御部１１０は読み取った遅延量測定結果をもとに、現在の遅延量がほぼ１Ｔｗであるかどうかを判断する（ステップ３）。遅延量が１Ｔｗに満たないと判断されると、設定値ＮはＮ＋１にインクリメントされ（ステップ４）、ステップ２に戻る。遅延量がほぼ１Ｔｗであると判断されると、選択信号Ｎの値を用いて時間テーブルを設定値テーブルに変換する（ステップ５）。
【０１７１】
図９は、記録補償量の時間テーブルから設定値テーブルへの変換の一例を示す模式図である。図９の例では、記録パルスの所定のエッジ位置が、記録しようとするマーク（自己マーク）の長さと、自己マークの直前のスペース長との組み合わせにより決定されている。
【０１７２】
即ち、自己マーク長が３Ｔｗ、４Ｔｗ、５Ｔｗ以上の３種類と、直前スペース長が３Ｔｗ、４Ｔｗ、５Ｔｗ以上の３種類との組み合わせで、３×３＝９通りのエッジ位置を時間で規定したものが図９の時間テーブルである。ここで、１Ｔｗ＝１７ナノ秒とし、図１１にて説明したように遅延量測定部１１３を用いて求めた二つの入力の遅延差が±０．５Ｔｗとなるときの設定値をＮ（例えば、図８に示すＮs、Ｎo、Ｎfの値）とすると、時間テーブルに対応した設定値テーブルは図９に示すように作ることができる。ここで、設定値テーブルの各エントリの値は、対応する時間テーブルのエントリの値（−１、−２、＋２、＋３等）に、Ｎ／（０．５Ｔｗ）の値を乗算して求められる。なお、このように求めた各エントリの値は、必ずしも整数値とはならないが、実際の遅延部の設定は整数値として与えられる。従って、四捨五入等の丸め処理を行ない、整数値に直す必要がある。
【０１７３】
設定値テーブルの値はＮを定数とする比例式で与えられる。そのため、温度・電源電圧等の変動要因によりＮの値が大きくなると、設定値の絶対値も大きくなる。Ｎの値が大きくなるということは、設定値の１ステップ当たりの遅延量が標準より小さくなるということである。このとき設定値の絶対値が大きくなると、設定値０（基準位置）と所定のエッジ位置を決める設定値との間の遅延段数差も多くなる。つまり、設定値の１ステップ当たりの遅延量が標準より小さくなると段数は逆に多くなるため、所定のエッジ位置の基準位置からの遅延量は一定に保たれる。
【０１７４】
逆に、Ｎの値が小さくなると設定値の絶対値も小さくなり、基準位置（設定値０）との間の段数差も少なくなる。つまり、設定値の１ステップ当たりの遅延量が標準より大きくなると段数は逆に少なくなるため、所定のエッジ位置の基準位置からの遅延量は一定に保たれる。
【０１７５】
従って、図９に示したような方法で、Ｎの値を基に設定値を変換し、変換された設定値を用いて記録パルスの所定のエッジ位置を補正することにより、温度・電源電圧等の変動により遅延部の遅延量が変動しても、記録補償量は一定に保たれる。これにより、温度・電源電圧変動等の外部要因で、記録特性が劣化することを防ぐというすばらしい効果が得られる。
【０１７６】
なお、図９に示す時間テーブルでは、記録パルスの所定のエッジ位置を示す各時間情報は自己マーク長と直前のスペース長の組み合わせにより個別に決定されているが、これに限定されるものではない。自己マーク長と直後のスペース長の組み合わせでも良いし、自己マーク長のみで場合分けしても良い。例えば、図２の例に示したような記録パルスを用いる場合、ファーストパルスの始端エッジ位置ＳＦＰを自己マーク長と直前スペース長の組み合わせ毎に個別に決定し、ラストパルスの終端エッジ位置ＥＬＰを自己マーク長と直前スペース長の組み合わせ毎に決定するといった方法を採ると、マーク間の熱干渉を記録補償する観点から効果的である。
【０１７７】
また、図１５に示したような記録補償テーブルの校正方法は、図６に示したクロック遅延部を備えた記録パルス生成部１１１に対するものとして説明したが、図１６に示したクロック遅延部を用いる場合でも、同様に適用できる。
【０１７８】
また、図１７に示した電圧制御型遅延素子を用いたクロック遅延部に対しては、遅延選択信号が離散値ではなく、アナログ的に変化する電圧であるため、図１５に示した方法をそのまま適用できない。しかしながら、図１５のステップ１における選択信号値＋Ｎ／−Ｎをそれぞれ遅延制御電圧Ｖn／Ｖ-nとし、ステップ４におけるＮ値を＋１だけインクリメントする動作を、遅延制御電圧Ｖｎを（Ｖn−Ｖs）に、遅延制御電圧Ｖ-nを（Ｖn＋Ｖs）に変化させる動作と置き換えることにより、同様に適用可能となる。但し、ここでＶsは要求される遅延量の最小変化単位に相当する遅延制御電圧であり、現在の遅延制御電圧をＶsだけ増減させることで、図１５の例における一遅延段数分遅延量が増減する。
【０１７９】
＜遅延部の構成素子のバラツキ補正＞
以上説明したような方法で、温度・電源電圧等の変動により遅延部の遅延量が変動しても、記録補償量を一定に保つ事が可能であることを示した。この方法を用いることで、遅延部全体の遅延量が変動するような場合に大きな効果が得られる。しかしながら、遅延部を構成する個々の素子間のバラツキに対しては大きな効果を得ることは難しいという課題がある。
【０１８０】
ここに言う素子間の遅延バラツキとは、図６に示したクロック遅延部５０２の構成の場合にはインバータ素子６０１、図１６に示した構成の場合にはバッファ素子１６０１、図１７に示した構成の場合には電圧制御型遅延素子１７０１等の各々の素子間に存在する遅延量に対するバラツキを言う。
【０１８１】
図６もしくは図１６に示した遅延部をディジタルＩＣ（スタンダードセル・ゲートアレイ等）に内蔵させる場合、汎用のロジックセルを用いて構成できるが、ディジタルＩＣ内部におけるロジックセルの配置状況、ロジックセル間の配線負荷、ロジックセルを構成するトランジスタの駆動能力等のバラツキにより、遅延量のバラツキが生じる。また、図１７に示した電圧制御型遅延素子の場合にも、遅延制御電圧に対して入出力間の遅延を完全にリニアにすることは実際上かなり困難であり、非線型な特性となる部分も存在する場合がある。従って、実際の装置において遅延部の特性が、図８に示した選択信号値と遅延時間の関係のような理想的な直線ではなく、ある範囲のバラツキを持った特性となる。
【０１８２】
図２４は実際の装置における遅延部（図６に示すようなインバータ素子を用いて構成した）の遅延特性の一例を示すもので、横軸に選択信号値、縦軸に入出力間の総遅延時間及び隣接する選択信号値間の遅延時間の差分をとったグラフである。図に示すように、差分遅延時間はある幅を持った範囲内に分布しており、この分布から選択信号値により遅延時間にかなりバラツキがあることが分かる。
【０１８３】
このように、遅延時間にバラツキが存在する場合、図１５等を用いて説明した方法、即ち総遅延量が１Ｔｗとなる選択信号値Ｎを用いて時間テーブルを設定値テーブルに変換する方法では、結果として記録パルスのエッジ位置にバラツキが生じる。なぜなら、上記方法は遅延部の特性を理想的な線形特性と想定して時間を設定値に置き換えているため、図２４に示すようにバラツキがあると、理想的な線形特性からずれたバラツキの成分がそのまま記録パルスのエッジ位置の誤差につながるからである。
【０１８４】
そこで、遅延部を構成する個々の素子間のバラツキがあっても、記録パルスのエッジ位置の誤差を最小限に抑えることができる方法について以下に示す。
【０１８５】
まず、遅延部を複数の領域に分割する。例えば、図２５（ａ）に示すように、選択信号値が０を中心にして負の領域と正の領域に２分割する。すなわち、遅延部を構成する複数段のインバータを、出力する選択信号値が負になるインバータからなるグループ（Ａ点からＢ点の間にあるインバータのグループ）と、出力する選択信号値が正になるインバータからなるグループ（Ｂ点からＣ点の間にあるインバータのグループ）とに分ける。
【０１８６】
次に分割した各領域（グループ）に対して、別々に遅延時間の測定を行う。遅延時間の測定は、例えば図１１に示した遅延量測定部を用いて行える。但し、遅延部を複数の領域に分割しているため遅延時間が短くなるので、周期の短い遅延測定用クロックを用いる必要がある。図２５（ａ）の例では、選択信号値が−３２のポイントをＡ点、選択信号値が０のポイントをＢ点、選択信号値が＋３２のポイントをＣ点とした。負の領域の遅延時間はＡＢの２点から測定する。また正の領域の遅延時間をＢＣの２点から測定する。
【０１８７】
分割した各領域に対する遅延時間を全て測定し終われば、予め定められた記録パルスのエッジ位置に対応する選択信号値を、測定結果に基づいて求めることができる。
【０１８８】
例えば、図２５（ａ）に示すように、クロック遅延部を負の領域と正の領域に２分割した場合には、設定値１ステップ当たりの遅延量が正／負の領域別々に求まるため、定められたエッジ位置が正か負かで以下に示すように別々の変換式で選択信号値に変換する。
Ｓ(+)  ＝  ｔ÷ａ(+)    ・・・  ｔ≧０の時
Ｓ(-)  ＝  ｔ÷ａ(-)    ・・・  ｔ＜０の時
ここで、Ｓ(+)、Ｓ(-)はそれぞれ正、負の領域における選択信号値を表す。ｔは定められたエッジ位置を基準軸に対する相対時間として表す。ａ(+）、ａ(-)はそれぞれ正、負の領域におけるグラフの傾き、即ち１ステップ当たりの遅延量を表す。なお、傾きａ(-)についてはＡＢ間の遅延時間測定結果をステップ数３２で割ることにより求まる。傾きａ(+)についてもＢＣ間の遅延時間測定結果をステップ数３２で割ることにより求まる。より一般的に述べると、傾きａ(-)はＡＢ間の遅延時間ＴA-BをＡＢ間のステップ数ＮA-Bで除算することにより求められる。また、傾きａ(+)はＢＣ間の遅延時間ＴB-CをＢＣ間のステップ数ＮB-Cで除算することにより求められる。図９に示す時間テーブルに対して遅延部の構成素子のバラツキ補正を考慮した場合の設定値テーブルの例を図２６に示す。このように、設定値テーブルの各エントリにおいて係数ａ(+）、ａ(-)を含ませることにより素子のバラツキ補正が行なえる。なお、このように求めた各エントリの値は、必ずしも整数値とはならないが、実際の遅延部の設定は整数値として与えられる。従って、四捨五入等の丸め処理を行ない、整数値に直す必要がある。
【０１８９】
このように、クロック遅延部を２分割し、それぞれの分割領域について遅延時間を測定し、測定結果を基にグラフの傾きを求めることで、図２５（ｂ）に示すように２点折れ線近似によりエッジ位置時間を選択信号値へ変換することができる。このため、遅延部全体の遅延時間測定結果から直線近似で補間する場合と比較して、設定誤差をより低減することができる。
【０１９０】
ここで、遅延部の分割数をさらに増やすことにより、設定誤差をより低減することができる。例えば、遅延部を８分割した場合について図２７を用いて説明する。
【０１９１】
図２７に示す例では選択信号値−３２から＋３２までを４ステップ毎に８分割し、−３２のポイントから順番にＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ点とした。次に、各分割領域の遅延時間を、ＡＢ，ＢＣ，ＣＤ，ＤＥ，ＥＦ，ＦＧ，ＧＨ，ＨＩの各２点間で測定する。
【０１９２】
８分割した各領域に対する遅延時間を全て測定し終われば、予め定められた記録パルスのエッジ位置に対応する選択信号値を、測定結果に基づいて求めることができる。この際、８点の折れ線により近似することができるので、２分割した場合と比較して、より精度の高い補間処理を行うことができる。
【０１９３】
以上説明したように、遅延部を分割し、各分割領域に対する遅延時間を測定し、測定結果を基に、記録パルスのエッジ位置を制御することにより、遅延部を分割しない場合に比べ、遅延部にバラツキがある場合でも、精度の高い記録パルスのタイミング生成が可能である。
【０１９４】
また、遅延部の分割数を多くするとより木目細かな補間処理を行うことができるので、記録パルスの精度をさらに向上できる。但し、分割数をあまり多くしすぎると遅延時間の測定に要する時間が延びたり補間処理が複雑になり、制御部の負荷を増大させてしまうため望ましくない。また、分割数が多くなると測定すべき遅延時間も短くなるため、より高速な遅延量測定部が必要となる。以上の点から分割数は適切な値に設定するのが好ましい。
【０１９５】
また、本例においては、予め所定のステップ数毎に分割個所を決定しておく方法を採ったが、必ずしもそうする必要はない。逆に遅延量が所定時間となるステップ数を検出することでグラフの傾きを求めるようにしても良い。
【０１９６】
その場合に折れ線補間近似を行うためには、例えば、遅延部の総遅延時間の半分より小さい周期のクロック信号を用意し、このクロック信号を用いてクロック信号の周期と略一致する領域を検出することができる。選択信号値を変化させて遅延量がクロックの周期と一致する選択信号値を見つけることで、少なくとも２つの遅延量が所定時間となる領域を検出することができる。グラフの傾きについては、クロックの周期を求まった両端の選択信号値の差で割ることで１ステップの遅延時間として求まる。
【０１９７】
分割数を多くするためには、遅延部の総遅延時間に対して十分短い周期のクロック信号を用いれば良い。これにより遅延部にばらつきがある場合でも記録パルスの精度をより向上させることが可能となる。
【０１９８】
また、固定ステップ数毎に分割する方法に比べ、この方法の利点は固定周期のそれほど高速でないクロック信号により遅延測定を行うことが可能であるため、遅延量測定部の構成を簡単化できることである。具体的には図１１にて説明した構成により実現可能である。
【０１９９】
また、以上に説明した方法では、複数に分割した領域の傾きをそれぞれ求めて、折れ線補完近似を行う例として説明したが、近似の方法はこれに限定されるものではない。複数の分割領域に対して個別に遅延時間を測定し、その測定結果からより精度の高い遅延プロファイルを算出することが本発明の主眼とするところである。従って、測定結果から算出する遅延プロファイルは、曲線で近似しても良いし、予め定めた特性関数のパラメータを用いて算出しても良い。
【０２００】
＜記録補償テーブルの校正開始タイミング＞
次に、記録補償テーブルの校正開始タイミングについて説明する。記録補償テーブルの校正は記録パルスの所定のエッジ位置を補正するものであるから、実際に光ディスクへデータの記録を行っている最中に行うことはできない。したがって、記録補償テーブルの校正はデータの記録動作中以外に行うこととする。
【０２０１】
記録パルス位置の変動原因となる電源電圧・温度等、特に装置内の温度は刻一刻と変化するのが通常であるから、記録補償テーブルの校正は、記録パルス位置の精度の観点から定期的に行うことが望ましい。従って、データの記録動作の合間をねらって、記録及び再生の制御を司っているシステム制御部１１０がフォーマットエンコーダ／デコーダ１０７に対し、記録補償テーブル校正の起動をかけるようにしても良いし、フォーマットエンコーダ／デコーダ１０７が自主的に行うようにしても良い。
【０２０２】
図２８に上述した記録補償テーブルの校正タイミング即ち、記録パルス補正に関する処理の流れの一例を示す。図において、記録パルス補正処理（ステップ１０１）は記録補償テーブルの校正処理全般を示すもので、例えば、図１５に示した処理が含まれる。データ記録処理（ステップ１０２）は通常のデータ記録処理、即ち光ディスクに実際にデータ記録を行っている処理を示す。図に示すように、記録パルス補正処理はデータ記録処理を行う期間外に行われる。従って、通常の記録動作に影響を与えることなく記録パルス補正処理を行うことが可能となる。
【０２０３】
ところが、ベリファイ機能をサポートしているドライブでは、必ずしも定期的に記録補償テーブルの校正を行う必要はない。ここで、「ベリファイ機能」とはデータの記録を行った時点で、記録したデータを一度再生してデータのエラー率が所定以下であることを確認する機能である。つまり、記録パルスのエッジ位置が仮にずれていたとしても、ベリファイ動作により記録したデータに訂正不能なエラーがないことが確認されると、必ずしも記録補償テーブルの校正を行う必要はない。逆に、ベリファイ動作により記録したデータのエラー率が所定以上あることが確認されたり、またその頻度が高くなった場合、記録パルスのエッジ位置がずれている可能性があると判断され、したがって、このときには記録補償テーブル校正の起動をかけるようにしても良い。
【０２０４】
＜記録パルス補正に関する処理＞
図２９に上述した記録パルス補正に関する処理の流れの一例を示す。図に示すように、データ記録処理（ステップ１１１）の後にベリファイ処理（ステップ１１２）に移行する。ベリファイ処理では、データ記録処理において記録されたデータの再生を行い、エラー状態の検出（例えばビットエラーレートの測定など）を行う。ベリファイ処理の後、ベリファイのエラー状態を判断し（ステップ１１３）、エラー状態が予め定めておいたクライテリアに満たない場合（"Ｎｏ  Ｇｏｏｄ"）には、記録パルス補正処理（ステップ１１４）を行い、エラー状態が所定のクライテリアを満足する場合（"Ｇｏｏｄ"）には記録パルス補正処理を行わない。なお、エラー状態の判断は、直前のベリファイ処理におけるエラー状態のみで判断しても良いし、過去に実行された複数のベリファイ処理におけるエラー状態から判断しても良い。
【０２０５】
また、別途温度センサもしくは電圧測定部またはその両方を備えて温度変動もしくは電源電圧変動を検出し、それらに所定以上の変化が検出された場合のみ記録補償テーブルの校正を行う構成としても良い。この場合、データ記録装置において、あらかじめ温度センサもしくは電圧測定部が具備されていれば、それを利用することでコストアップ無しに、より効率的な記録補償テーブルの校正を行うことが可能となる。
【０２０６】
＜記録パルス補正処理の実行を行なうか否かの判断処理＞
図３０及び図３１を用いて、上述の記録パルス補正処理の実行を行なうか否かの判断処理について説明する。
【０２０７】
図３０は検出した温度状態に応じて記録パルス補正を行うか否かを判断するときの処理の一例を示す。図に示すように、温度センサ等により現在の装置の温度を読み取る温度検出処理（ステップ１２１）の後、温度が所定値以上変化したどうかを判断し（ステップ１２２）、所定値以上変化したと判断した場合（"ＹＥＳ"）には記録パルス補正処理（ステップ１２３）を行い、所定値以上の温度変化がないと判断した場合（”ＮＯ”）には記録パルス補正処理を行わない。温度変化については、最後に記録パルス補正処理を行った際の温度と現在の温度とを比較して判断しても良い。あるいは、予め所定の温度範囲からなる複数の温度ゾーンを設けておいて、最後に記録パルス補正処理を行った際の温度ゾーンと現在の温度ゾーンとを比較して判断するようにしても良い。
【０２０８】
図３１は電源電圧状態に応じて記録パルス補正を行うか否かを判断するときの処理の一例を示す。図に示すように、電源電圧を測定する手段により現在の装置の電源電圧を読み取る電源電圧測定処理（ステップ１３１）を行なう。ここで、電源電圧が複数ある場合には、記録パルスの生成に用いている遅延部に印加されている電源電圧について測定する。その後、電源電圧が所定値以上変化したどうかを判断し（ステップ１３２）、所定値以上変化したと判断した場合（”ＹＥＳ”）には記録パルス補正処理（ステップ１３３）を行い、所定値以上の変化がないと判断した場合（”ＮＯ”）には記録パルス補正処理を行わない。電源電圧変化については、最後に記録パルス補正処理を行った際の電圧値と現在の電圧値とを比較して判断しても良いし、予め所定の電圧範囲からなる複数の電圧ゾーンを設けておいて、最後に記録パルス補正処理を行った際の電圧ゾーンと現在の電圧ゾーンとを比較して判断しても良い。
【０２０９】
【発明の効果】
以上説明したように、本発明の情報記録装置の構成によれば、記録パルス生成手段で生成した記録パルスを用いて記録時のレーザ発光波形を制御できる。さらに、記録パルスの所定のエッジ位置は記録パルス位置補正手段をもって補正可能である。さらに、遅延量測定手段をもって記録パルス生成手段のクロック遅延手段の遅延量を測定することが可能である。つまり、遅延量測定手段による遅延量測定結果に基づき、記録パルス生成手段により生成される記録パルスの所定のエッジ位置を記録パルス位置補正手段により補正することが可能となる。
従って、電源電圧・温度の変動などによりクロック遅延手段の遅延量が変動しても、記録パルスの所定のエッジ位置を適正に保つことが可能となり、従来の光ディスク記録装置に比べ記録データの品質を向上することが可能となる。
【０２１０】
【０２１１】
【０２１２】
【０２１３】
【０２１４】
【０２１５】
【０２１６】
【０２１７】
以上説明してきたように、本発明の情報記録装置を用いることにより、高精度かつ広範囲にわたる記録パルス位置制御が容易に実現できるため、光ディスクの高記録密度化の観点から非常に有用である。
【図面の簡単な説明】
【図１】  本発明に係る光ディスク装置の構成を示すブロック図。
【図２】  本発明に係るレーザ駆動部の内部構成の一例を示すブロック図。
【図３】  本発明に係る記録パルスの形状、半導体レーザの発光波形、及び形成される記録マークの一例を説明するための模式図。
【図４】  本発明における記録パルス生成部の構成例であって、パルス遅延部を有した構成を示すブロック図。
【図５】  本発明における記録パルス生成部の別の構成例であって、クロック遅延部を有した構成を示すブロック図。
【図６】  本発明におけるクロック遅延部の構成例であって、インバータ素子を用いた構成を示すブロック図。
【図７】  クロック遅延部の選択信号値と得られる遅延クロック出力の関係について説明するための模式図。
【図８】  クロック遅延部の選択信号値と入出力間の遅延時間との関係を表すグラフを示した図。
【図９】  本発明における記録補償量の時間テーブルから設定値テーブルへの変換の一例を示す模式図。
【図１０】  本発明における遅延量測定部の構成を示すブロック図。
【図１１】  遅延量測定部の具体的構成例を示すブロック図。
【図１２】  図４に示す内部構成を持つ記録パルス生成部を用いて、変調データから記録パルスを生成するまでの具体的動作例を説明するための信号タイミング図。
【図１３】  図５に示す内部構成を持つ記録パルス生成部を用いて、変調データから記録パルスを生成するまでの具体的動作例を説明するための信号タイミング図。
【図１４】  図１１に示す内部構成を持つ遅延量測定部に遅延量測定動作を説明するためのタイミング図。
【図１５】  本発明に係る光ディスク記録装置における記録補償テーブルの校正方法の具体的処理の流れを示すフローチャート。
【図１６】  本発明におけるクロック遅延部の別の構成例であって、バッファ素子を用いた構成を示すブロック図。
【図１７】  本発明におけるクロック遅延部のさらに別の構成例であって、電圧制御型遅延素子を用いた構成を示すブロック図。
【図１８】  本発明におけるファーストパルス立ち上がり位置ＳＦＰを決定するためのタイミング信号の生成方法を説明するための模式図。
【図１９】  本発明における記録パルス生成部の別の構成例を示すブロック図。
【図２０】  本発明におけるファーストパルス遅延部の構成例であって、インバータ素子を用いた構成を示すブロック図。
【図２１】  本発明におけるファーストパルス遅延部の別の構成例であって、バッファ素子を用いた構成を示すブロック図。
【図２２】  本発明におけるファーストパルス遅延部のさらに別の構成例であって電圧制御型遅延素子を用いた構成を示すブロック図（ａ）と、電圧制御型遅延素子の具体的構成例を示した図（ｂ）。
【図２３】  本発明におけるパルスタイミング生成部の構成の一例を示すブロック図。
【図２４】  遅延部（遅延回路）の遅延特性を示した図。
【図２５】  複数段の遅延素子からなる遅延部において、遅延素子群を２つの領域へ分割する例を説明した図（ａ）と、選択信号値を近似して求める際の２点折れ線を説明した図（ｂ）。
【図２６】  バラツキ補正を考慮した場合の記録補償量の時間テーブルから設定値テーブルへの変換の一例を示す図。
【図２７】  複数段の遅延素子からなる遅延部において、遅延素子群を８つの領域へ分割する例を説明した図（ａ）と、選択信号値を近似して求める際の８点折れ線を説明した図（ｂ）。
【図２８】  記録補償テーブルの校正タイミングを説明するための図。
【図２９】  記録パルス補正に関する処理の流れを示したフローチャート。
【図３０】  温度状態に応じて記録パルス補正実行の当否を判断する処理を示したフローチャート。
【図３１】  電源電圧状態に応じて記録パルス補正実行の当否を判断する処理を示したフローチャート。
【符号の説明】
１０１  光ディスク
１０２  ディスクモータ
１０３  光ヘッド
１０４  増幅器
１０５  サーボ制御部
１０６  再生信号処理部
１０７  フォーマットエンコーダ／デコーダ
１０８  レーザ駆動部
１０９  ホストインタフェース
１１０  システム制御部
１１１  記録パルス生成部
１１２  記録パルス位置補正部
１１３  遅延量測定部
４０１  パルスタイミング生成部
４０２  ファーストパルス遅延部
４０３  マルチパルス遅延部
４０４  ラストパルス遅延部
４０５  クーリングパルス遅延部
５０１  パルスタイミング生成部
５０２  クロック遅延部
６０１  インバータ素子
１６０１  バッファ素子
１７０１  電圧制御型遅延素子
１９０１  パルスタイミング生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0004252175.tif 000032
【図３１】
0004252175.tif 000033