(57)【特許請求の範囲】
【請求項１】
ノーマリーオンであり、制御電極に電圧パルスを印加することによってターンオフされ得るデュアルサイリスタを構成する素子であって、
カソード（Ｋ）、アノード、カソードゲート（ＧＫ）及びアノードゲート（ＧＡ）を有するサイリスタ（Ｔｈ）と、
ドレイン、ソース、ゲート及び基板を有しており、該ゲートが該ソースに接続されており、該基板が前記カソードゲート（ＧＫ）に接続されており、該ドレイン及び該ソースが前記アノードゲート（ＧＡ）及び前記サイリスタカソード（Ｋ）間に接続されているディプリーション型ＭＯＳトランジスタである第１のトランジスタ（ＭD１）から構成されている抵抗手段と、
ドレイン、ソース、ゲート及び基板を有しており、該ゲートが制御端子（Ｇ）に接続されており、該基板が前記カソードゲート（ＧＫ）に接続されており、該ドレイン及び該ソースが前記カソードゲート（ＧＫ）及び前記サイリスタカソード（Ｋ）間に接続されているエンハンスメント型ＭＯＳトランジスタである第２のトランジスタ（ＭE２）から構成されている、制御されたスイッチング手段と
を含むことを特徴とする素子。
【請求項２】
前記スイッチング手段によって導通がトリガされた際に直ちに、前記カソードゲート及び前記カソードの間の該導通を維持する維持手段をさらに含んでおり、
前記維持手段が、
ドレイン、ソース、ゲート及び基板を有しており、該基板が前記カソードゲート（ＧＫ）に接続されており、該ドレイン及び該ソースが前記カソードゲート（ＧＫ）及び前記サイリスタカソード（Ｋ）間に接続されているエンハンスメント型ＭＯＳトランジスタである第３のトランジスタ（ＭE３）と、
前記サイリスタのカソードと前記第３のトランジスタ（ＭE３）のゲートに接続されたノード（Ｃ）との間に接続されているツェナーダイオード（Ｚ）と、
ドレイン、ソース、ゲート及び基板を有しており、該ソース及び該ドレインが前記ノード（Ｃ）と前記サイリスタのアノードゲートとの間に接続されており、該ゲートが前記カソード（Ｋ）に接続され、かつ該基板が前記ノードに接続されているディプリーション型ＭＯＳトランジスタである第４のトランジスタ（ＭD４）とを含んでいる、パルス制御された請求項１に記載の素子。
【請求項３】
ディプリーション型ＭＯＳトランジスタである前記第１のトランジスタ（ＭD１）と直列に、ノーマリーオンであり、制御命令が前記第２のトランジスタ（ＭE２）に印加された後にターンオフされる第２のスイッチング手段を含む、低漏れ電流の請求項１又は２に記載の素子。
【請求項４】
前記第２のスイッチング手段が、フローティング基板及びゲートを有する第２の導電タイプのディプリーション型ＭＯＳトランジスタである第５のトランジスタ（ＭD５）であり、該ゲートが前記ノード（Ｃ）に接続されている請求項３に記載の素子。
【請求項５】
前記サイリスタ（Ｔｈ）が第１の導電タイプのシリコン基板（１）内に垂直方向に沿って形成されており、該サイリスタの前記アノードが該基板内で裏面側に形成された第２の導電タイプの層（２）であり、
ディプリーション型ＭＯＳトランジスタである前記第１のトランジスタ（ＭD１）が前記サイリスタのカソード領域（６３）と前記基板との間に形成されており、
エンハンスメント型ＭＯＳトランジスタである前記第２及び第３のトランジスタ（ＭE２、ＭE３）が、前記サイリスタのカソードゲート用の第１のウェル（６１）内に形成された前記第１の導電タイプの第３の領域（６６）及び第４の領域（６７）の間並びに第１の領域（６３）及び第２の領域（６５）の間にそれぞれ形成されており、前記第１の領域（６３）及び前記第４の領域（６７）は、前記サイリスタの前記カソード領域に対応しており、
ディプリーション型ＭＯＳトランジスタである前記第４のトランジスタ（ＭD４）が、前記サイリスタの前記第１のウェルから分離された第２の導電タイプの第２のウェル（６２）内に形成された前記第１の導電タイプの領域（７１）と前記基板との間に形成されており、
前記ツェナーダイオード（Ｚ）が、前記第２のウェル（６２）内に形成されているモノリシックな請求項２に記載の素子。
【請求項６】
前記第１の導電タイプの基板（１）から形成されており、その裏表面は、第１のメタライゼーション（Ｍ１）で覆われた前記第２の導電タイプの層（２）で覆われており、その前表面側に、
前記第１の導電タイプの前記第１の領域（６３）、前記第２の領域（６５）、前記第３の領域（６６）及び前記第４の領域（６７）を含む前記第２の導電タイプの前記第１のウェル（６１）と、
前記第１の導電タイプの第５の領域（７１）及び第６の領域（７２）を含む前記第２の導電タイプの前記第２のウェル（６２）とを含んでおり、
前記第１の領域及び前記第２の領域が、第１の絶縁されたゲートメタライゼーション（Ｇ３）で覆われた前記第１のウェルの一部によって分離されており、
前記第３の領域及び前記第４の領域が、第２の絶縁されたゲートメタライゼーション（Ｇ２）で覆われた前記第１のウェルの一部によって分離されており、
前記基板（１）から前記第１の領域（６３）及び前記第４の領域（６７）を分離する前記第１のウェルの少なくとも一部が、その上表面で、第３の絶縁されたゲートメタライゼーション（Ｇ１；Ｇ′１）で覆われた第１のあらかじめ形成されたチャネル領域（６４；６９）と、前記第１の領域（６３）を覆う第２のメタライゼーション（Ｍ２）と、前記第２の領域（６５）及び前記第３の領域（６６）並びに前記第１のウェルの上表面の一部を覆う第３のメタライゼーション（Ｍ３）と、前記第４の領域を覆う第４のメタライゼーション（Ｍ４）とを含んでおり、
前記第５の領域（７１）が、第４の絶縁されたゲートメタライゼーション（Ｇ４）で覆われた第２のあらかじめ形成されたチャネル領域（７３）によって、基板から分離されており、
前記第６の領域（７２）が、前記第２のウェルに対してツェナー接合部を形成しており、
第５のメタライゼーション（Ｍ５）が、前記第５の領域及び前記第６の領域を覆いかつ前記第２のウェルにこれら領域を接続しており、
第６のメタライゼーション（Ｍ６）が、前記第６の領域（７２）に隣接する前記第２のウェル（６２）の一部に接触しており、
前記第２の絶縁されたゲートメタライゼーション（Ｇ２）が、制御端子（Ｇ）に接続するように構成されており、
前記第２のメタライゼーション（Ｍ２）、前記第４のメタライゼーション（Ｍ４）及び前記第６のメタライゼーション（Ｍ６）と前記第３の絶縁されたゲートメタライゼーション（Ｇ１）及び前記第４の絶縁されたゲートメタライゼーション（Ｇ４）とが、カソード（Ｋ）に接続するように構成されており、
前記第５のメタライゼーション（Ｍ５）が、前記第１の絶縁されたゲートメタライゼーション（Ｇ３）（ノードＣ）に接続されているモノリシックな請求項５に記載の素子。
【請求項７】
前記サイリスタ（Ｔｈ）が第１の導電タイプのシリコン基板（１）内に垂直方向に沿って形成されており、該サイリスタの前記アノードが該基板内で裏面側に形成された前記第２の導電タイプの層（２）であり、
ディプリーション型ＭＯＳトランジスタである前記第１のトランジスタ（ＭD１）が、前記サイリスタのカソードゲート用の第１のウェル（８１）から分離された第３のウェル（９１）内において、該第３のウェル内に形成された第６の領域（９２）と前記基板との間に形成されており、
エンハンスメント型ＭＯＳトランジスタである前記第２及び第３のトランジスタ（ＭE２、ＭE３）が、前記サイリスタの前記第１のウェル（８１）内に形成された前記第１の導電タイプの第２の領域（８４）と前記サイリスタのカソードの第１の領域（８３）との間、及び前記サイリスタの前記第１のウェル（８１）内に形成された前記第１の導電タイプの第３の領域（８５）と前記サイリスタの前記第１の領域（８３）との間にそれぞれ形成されており、
ディプリーション型ＭＯＳトランジスタである前記第４のトランジスタ（ＭD４）が、前記サイリスタの前記第１のウェルから分離された前記第２の導電タイプの第２のウェル（６２）内に形成された前記第１の導電タイプの第４の領域（７１）と前記基板との間に形成されており、
前記ツェナーダイオード（Ｚ）が、前記第２のウェル（６２）内に形成されており、
第２の導電タイプのディプリーション型ＭＯＳトランジスタである前記第５のトランジスタ（ＭD５）が、前記第３のウェル（９１）と第２の導電タイプの追加領域（９５）との間に形成されているモノリシックな請求項４に記載の素子。
【請求項８】
前記第１の導電タイプの基板（１）から形成されており、その裏表面が第１のメタライゼーション（Ｍ１）で覆われた前記第２の導電タイプの層（２）で覆われており、その前表面側に、
前記第１の導電タイプの前記第１の領域（８３）、前記第２の領域（８４）及び前記第３の領域（８５）を含む前記第２の導電タイプの前記第１のウェル（８１）と、
前記第１の導電タイプの前記第４の領域（７１）及び第５の領域（７２）を含む前記第２の導電タイプの前記第２のウェル（６２）と、
前記第１の導電タイプの前記第６の領域（９２）を含む前記第２の導電タイプの前記第３のウェル（９１）と
を含んでおり、
前記第１の領域及び前記第２の領域が、第１の絶縁されたゲートメタライゼーション（Ｇ２）で覆われた前記第１のウェルの一部によって分離されており、
前記第１の領域及び前記第３の領域が、第２の絶縁されたゲートメタライゼーション（Ｇ３）で覆われた前記第１のウェルの一部によって分離されており、前記第１の領域（８３）が、第２のメタライゼーション（Ｍ２）で覆われており、
前記第２の領域（８４）が、前記第１のウェルの一部の上に拡がる第３のメタライゼーション（Ｍ７）で覆われており、
前記第３の領域（８５）が、前記第１のウェルの一部の上に拡がる第４のメタライゼーション（Ｍ８）で覆われており、
前記第４の領域（７１）が、第３の絶縁されたゲートメタライゼーション（Ｇ４）で覆われた第１のあらかじめ形成されたチャネル領域（７３）によって基板から分離されており、
前記第５の領域（７２）が、前記第２のウェルに対してツェナー接合部を形成しており、
第５のメタライゼーション（Ｍ５）が、前記第４の領域（７１）及び前記第５の領域（７２）を覆いかつ前記第２のウェル（６２）にこれら領域を接続しており、
第６のメタライゼーション（Ｍ６）が、前記第５の領域（７２）に隣接する前記第２のウェル（６２）の一部に接触しており、
前記基板（１）から前記第６の領域（９２）を分離する前記第３のウェルの少なくとも一部が、第４の絶縁されたゲートメタライゼーション（Ｇ１）で覆われた第２のあらかじめ形成されたチャネル領域（９３）をその上表面に含んでおり、
前記第３のウェル（９１）が、第５の絶縁されたゲートメタライゼーション（Ｇ５）で覆われた前記第２の導電タイプの軽くドープされた領域（９６）によって前記第２の導電タイプの領域（９５）から分離されており、
前記第６の領域及び前記第３のウェルの上表面の一部が、第７のメタライゼーション（Ｍ９）で覆われており、
前記第２の導電タイプの前記領域（９５）の上表面が、第８のメタライゼーション（Ｍ１０）で覆われており、
前記第１の絶縁されたゲートメタライゼーション（Ｇ２）が、制御端子（Ｇ）に接続するように構成されており、
前記第２のメタライゼーション（Ｍ２）、前記第６のメタライゼーション（Ｍ６）及び前記第８のメタライゼーション（Ｍ１０）並びに前記第３の絶縁されたゲートメタライゼーション（Ｇ４）及び前記第４の絶縁されたゲートメタライゼーション（Ｇ１）が、カソード（Ｋ）に接続されるように構成されており、
前記第５のメタライゼーション（Ｍ５）が、前記第２の絶縁されたゲートメタライゼーション（Ｇ３）及び前記第５の絶縁されたゲートメタライゼーション（Ｇ５）（ノードＣ）に接続されているモノリシックな請求項７に記載の素子。
【請求項９】
前記ウェルの各々が、メタライゼーションがそれらの上表面の一部に接触する位置で、少なくともより重くドープされた領域を含むモノリシックな請求項６又は８に記載の素子。
【発明の詳細な説明】
発明の背景
発明の技術分野
本発明は、電流及び電圧のふるまい及び制御モードに二重性原理を与えることによって、従来のサイリスタの特徴点から誘起される特徴を備えたデュアルサイリスタ、即ち素子に関する。
従来技術
図１Ａは、アノードＡ、カソードＫ、カソードゲートＧＫ及びアノードゲートＧＡを含む従来のサイリスタＴｈを表している。
サイリスタの特性曲線は、図１Ｂに説明されている。この素子は、以下の特徴を示す。
・ノーマリーオフである。
・電流に対して一方向性の素子である。即ち、正の電流ＩAは通すが、負の電流はブロックする。
・電圧に対して双方向性である。即ち、オフ状態において、正又は負電圧に抵抗するようになる。
。端子間の電圧が正の際に、そのゲートに印加される電流パルスによってトリガされ得る。これは、図１Ｂの曲線１０に示されている。即ち、ゲート電流が印加されると、サイリスタは、ブレイクオーバーによってターンオンし、その特性は曲線１１に示されたものになる。
・ゲート電流が存在しない場合にも、端子間の電圧が値ＶBOを越えると、セルフトリガする。
・流れる電流が小さくなる（ホールド電流値ＩHよりも小さくなる）と、自発的にターンオフする。
デュアルサイリスタの記号は、図２Ａに示されている。このデュアルサイリスタは、図２Ｂに表されているように、従来のサイリスタの電流−電圧特性に対して二重の特性を有している。
・ノーマリーオンである。
・電流に対して双方向性である。即ち、正電流及び負電流が流れることができる（負電流の流れが図２Ａに示すダイオードＤによって保証される）。
・電圧に対して一方向性の素子である。即ち、ダイオードＤの存在のために、オフ状態において、正電圧に抵抗するだけである。
・ゲートに印加された電圧パルスによってターンオフされ得る。即ち、動作点が曲線２０上にある限り、制御電圧が印加されるならば、動作特性は参照番号２１で示されているようになる。
・セルフターンオフ特性を有している。即ち、流れる電流が値ＩBOを越えると、自己的にターンオフする。
・ゼロクロス電圧で自発的にトリガする。即ち、オフ状態の際、端子間の電圧がスレッショルド電圧ＶHより低下するとターンオンする。
言い換えれば、サイリスタが、制御電流によってトリガされるか又は所与の電圧スレッショルドを越えた際にセルフトリガする、電流に対してのノーマリーオフの一方向性の素子を構成するのに対して、デュアルサイリスタは、制御電圧によってターンオフされるか又は所与の電圧スレッショルドを越えた際にセルフロックする、ノーマリーオンのスイッチを構成する。
従来技術において、デュアルサイリスタの機能を有するシステムの実施は、スイッチング素子を有する特定の制御回路と関連することによってなされていた。この方式は、２つの欠点を有する。第１の欠点は、制御回路を電力素子に一体的に結合させることが常に難しいということである。第２の欠点は、高価でありかつ周囲の外乱に感応する可能性のある巨大な補助電力源を制御回路に提供する必要があるということである。パルスによって制御できない単純なデュアルサイリスタは、J-L Sanchez等によるEPE’95：6TH European Conference on Power Electronics and Application, Seville,１９９５年９月１９日〜２１日、第１巻、１９９５年９月１９日、Ｐ．１６３７〜１６４２、X P 000537596に記載されている。
発明の概要
従って、本発明の目的は、デュアルサイリスタの機能を有する素子の簡単な組立体を提供することである。
本発明の他の目的は、モノリシック素子の形態のこのような組立体を提供することである。
本発明のさらに他の目的は、通常の技術によって製造できるこのようなモノリシック素子を提供することにある。
これらの目的及び他の目的を達成するために、本発明は、ノーマリーオンであり、制御電極に電圧パルスを印加することによってターンオフされ得るデュアルサイリスタを構成する素子であって、カソード（Ｋ）、アノード、カソードゲート（ＧＫ）及びアノードゲート（ＧＡ）を有するサイリスタ（Ｔｈ）と、ドレイン、ソース、ゲート及び基板を有しており、ゲートがソースに接続されており、基板がカソードゲート（ＧＫ）に接続されており、ドレイン及びソースがアノードゲート（ＧＡ）及びサイリスタカソード（Ｋ）間に接続されている第１のディプリーションＭＯＳトランジスタ（ＭD１）から構成されている抵抗手段と、ドレイン、ソース、ゲート及び基板を有しており、ゲートが制御端子（Ｇ）に接続されており、基板がカソードゲート（ＧＫ）に接続されており、ドレイン及びソースがカソードゲート（ＧＫ）及びサイリスタカソード（Ｋ）間に接続されている第２のエンハンスメントＭＯＳトランジスタ（ＭE２）から構成されている、制御されたスイッチング手段とを含む素子を提供する。
本発明の一実施態様によれば、素子が、スイッチング手段によって導通がトリガされた際に直ちに、カソードゲート及びカソードの間のこの導通を維持する維持手段をさらに含んでおり、この維持手段が、ドレイン、ソース、ゲート及び基板を有しており、基板がカソードゲート（ＧＫ）に接続されており、ドレイン及びソースがカソードゲート（ＧＫ）及びサイリスタカソード（Ｋ）間に接続されている第３のエンハンスメントＭＯＳトランジスタ（ＭE３）と、サイリスタのカソードと第３のトランジスタ（ＭE３）のゲートに接続されたノード（Ｃ）との間に接続されているツェナーダイオード（Ｚ）と、ドレイン、ソース、ゲート及び基板を有しており、ソース及びドレインがノード（Ｃ）とサイリスタのアノードゲートとの間に接続されており、ゲートが前記カソード（Ｋ）に接続され、かつ該基板が前記ノードに接続されている第４のディプリーションＭＯＳトランジスタ（ＭD４）とを含んでいる。
本発明の一実施態様によれば、低漏れ電流素子が、第１のディプリーションＭＯＳトランジスタ（ＭD１）と直列に、ノーマリーオンであり、制御命令が第２のトランジスタ（ＭE２）に印加された後にターンオフされる第２のスイッチング手段を含んでいる。
本発明の一実施態様によれば、第２のスイッチング手段が、フローティング基板及びゲートを有する第５のＰチャネルディプリーションＭＯＳトランジスタ（ＭD５）であり、そのゲートがノード（Ｃ）に接続されている。
本発明の一実施態様によれば、サイリスタ（Ｔｈ）が第１の導電タイプのシリコン基板（１）内に垂直方向に沿って形成されており、サイリスタのアノードが基板内で裏面側に形成されたＰチャネル層（２）であり、第１のディプリーションＭＯＳトランジスタ（ＭD１）が、サイリスタのカソード領域（６３）と基板との間に形成されており、第２及び第３のエンハンスメントＭＯＳトランジスタ（ＭE２、ＭE３）の各々が、サイリスタのカソードゲート用の第１のウェル（６１）内に形成された第１の導電タイプの２つの領域（６３、６５；６６、６７）の間に形成されており、これら２つの領域の一方（６３；６７）は、サイリスタのカソード領域に対応しており、第４のディプリーションＭＯＳトランジスタ（ＭD４）が、サイリスタの第１のウェルから分離された第２の導電タイプの第２のウェル（６２）内に形成された第１の導電タイプの領域（７１）と基板との間に形成されており、ツェナーダイオード（Ｚ）が、第２のウェル（６２）内に形成されている。
本発明の一実施態様によれば、この素子が、第１の導電タイプの基板（１）から形成されており、その裏表面は、第１のメタライゼーション（Ｍ１）で覆われた第２の導電タイプの層（２）で覆われており、その前表面側に、第１の導電タイプの２つの領域である第１の領域（６３）、第２の領域（６５）、第３の領域（６６）及び第４の領域（６７）を含む第２の導電タイプの第１のウェル（６１）と、第１の導電タイプの第５の領域（７１）及び第６の領域（７２）を含む第２の導電タイプの第２のウェル（６２）とを含んでおり、第１の領域及び第２の領域が、第１の絶縁されたゲートメタライゼーション（Ｇ３）で覆われた第１のウェルの一部によって分離されており、第３の領域及び第４の領域が、第２の絶縁されたゲートメタライゼーション（Ｇ２）で覆われた第１のウェルの一部によって分離されており、基板（１）から第１の領域（６３）及び第４の領域（６７）を分離する第１のウェルの少なくとも一部が、その上表面で、第３の絶縁されたゲートメタライゼーション（Ｇ１；Ｇ′１）で覆われた第１のあらかじめ形成されたチャネル領域（６４；６９）と、第１の領域（６３）を覆う第２のメタライゼーション（Ｍ２）と、第２の領域（６５）及び第３の領域（６６）並びに第１のウェルの上表面の一部を覆う第３のメタライゼーション（Ｍ３）と、第４の領域を覆う第４のメタライゼーション（Ｍ４）を含んでおり、第５の領域（７１）が、第４の絶縁されたゲートメタライゼーション（Ｇ４）で覆われた第２のあらかじめ形成されたチャネル領域（７３）によって、基板から分離されており、第６の領域（７２）が、第２のウェルに対してツェナー接合部を形成しており、第５のメタライゼーション（Ｍ５）が、第５の領域及び第６の領域を覆いかつ第２のウェルにこれら領域を接続しており、第６のメタライゼーション（Ｍ６）が、第６の領域（７２）に隣接する第２のウェル（６２）の一部に接触しており、第２の絶縁されたゲートメタライゼーション（Ｇ２）が、制御端子（Ｇ）に接続するように構成されており、第２のメタライゼーション（Ｍ２）、第４のメタライゼーション（Ｍ４）及び第６のメタライゼーション（Ｍ６）と第３の絶縁されたゲートメタライゼーション（Ｇ１）及び第４の絶縁されたゲートメタライゼーション（Ｇ４）とが、カソード（Ｋ）に接続するように構成されており、第５のメタライゼーション（Ｍ５）が、第１の絶縁されたゲートメタライゼーション（Ｇ３）（ノードＣ）に接続されている。
本発明の一実施態様によれば、サイリスタ（Ｔｈ）が第１の導電タイプのシリコン基板（１）内に垂直方向に沿って形成されており、サイリスタのアノードが基板内で裏面側に形成されたＰチャネル層（２）であり、第１のディプリーションＭＯＳトランジスタ（ＭD１）が、サイリスタのカソードゲート用の第１のウェル（８１）から分離された第３のウェル（９１）内において、第３のウェル内に形成された領域（９２）と基板との間に形成されており、第２及び第３のエンハンスメントＭＯＳトランジスタ（ＭE２、ＭE３）の各々が、サイリスタの第１のウェル（８１）内に形成された第１の導電タイプの領域（８４；８５）と、サイリスタのカソード領域（８３）との間に形成されており、第４のディプリーションＭＯＳトランジスタ（ＭD４）が、サイリスタの第１のウェルから分離された第２の導電タイプの第２のウェル（６２）内に形成された第１の導電タイプの領域（７１）と基板との間に形成されており、ツェナーダイオード（Ｚ）が、第２のウェル（６２）内に形成されており、第５のＰチャネルディプリーションＭＯＳトランジスタ（ＭD５）が、第２のウェル（９１）と第２の導電タイプの追加領域（９５）との間に形成されている。
本発明の一実施態様によれば、この素子は、第１の導電タイプの基板（１）から形成されており、その裏表面が第１のメタライゼーション（Ｍ１）で覆われた第２の導電タイプの層（２）で覆われており、その前表面側に、第１の導電タイプの第１の領域（８３）、第２の領域（８４）及び第３の領域（８５）を含む第２の導電タイプの第１のウェル（８１）と、第１の導電タイプの第４の領域（７１）及び第５の領域（７２）を含む第２の導電タイプの第２のウェル（６２）と、第１の導電タイプの第６の領域（９２）を含む第２の導電タイプの第３のウェル（９１）とを含んでおり、第１の領域及び第２の領域が、第１の絶縁されたゲートメタライゼーション（Ｇ２）で覆われた第１のウェルの一部によって分離されており、第１の領域及び第３の領域が、第２の絶縁されたゲートメタライゼーション（Ｇ３）で覆われた第１のウェルの一部によって分離されており、第１の領域（８３）が、第２のメタライゼーション（Ｍ２）で覆われており、第２の領域（８４）が、第１のウェルの一部の上に拡がる第３のメタライゼーション（Ｍ７）で覆われており、第３の領域（８５）が、第１のウェルの一部の上に拡がる第４のメタライゼーション（Ｍ８）で覆われており、第４の領域（７１）が、第３の絶縁されたゲートメタライゼーション（Ｇ４）で覆われた第１のあらかじめ形成されたチャネル領域（７３）によって基板から分離されており、第５の領域（７２）が、第２のウェルに対してツェナー接合部を形成しており、第５のメタライゼーション（Ｍ５）が、第４の領域（７１）及び第５の領域（７２）を覆いかつ第２のウェル（６２）にこれら領域を接続しており、第６のメタライゼーション（Ｍ６）が、第５の領域（７２）に隣接する第２のウェル（６２）の一部に接触しており、基板（１）から第６の領域（９２）を分離する第３のウェルの少なくとも一部が、第４の絶縁されたゲートメタライゼーション（Ｇ１）で覆われた第２のあらかじめ形成されたチャネル領域（９３）をその上表面に含んでおり、第３のウェル（９１）が、第５の絶縁されたゲートメタライゼーション（Ｇ５）で覆われた第２の導電タイプの軽くドープされた領域（９６）によって第２の導電タイプの領域（９５）から分離されており、第６の領域及び第３のウェルの上表面の一部が、第７のメタライゼーション（Ｍ９）で覆われており、第２の導電タイプの領域（９５）の上表面が、第８のメタライゼーション（Ｍ１０）で覆われており、第１の絶縁されたゲートメタライゼーション（Ｇ２）が、制御端子（Ｇ）に接続するように構成されており、第２のメタライゼーション（Ｍ２）、第６のメタライゼーション（Ｍ６）及び第８のメタライゼーション（Ｍ１０）並びに第３の絶縁されたゲートメタライゼーション（Ｇ４）及び第４の絶縁されたゲートメタライゼーション（Ｇ１）が、カソード（Ｋ）に接続されるように構成されており、第５のメタライゼーション（Ｍ５）が、第２の絶縁されたゲートメタライゼーション（Ｇ３）及び第５の絶縁されたゲートメタライゼーション（Ｇ５）（ノードＣ）に接続されている。
本発明の一実施態様によれば、ウェルの各々は、メタライゼーションがそれらの上表面の一部に接触する位置で、少なくともより重くドープされた領域を含む。
前述した本発明の目的、特徴及び効果は、添付図面についての特定の実施形態の何ら限定しない以下の説明の中で、詳細に説明される。
【図面の簡単な説明】
図１Ａ及び図１Ｂは、サイリスタ及びその電流−電圧特性を表している。
図２Ａ及び図２Ｂは、デュアルサイリスタ及びその電流−電圧特性を表している。
図３Ａ及び図３Ｂは、本発明に従ってデュアルサイリスタを形成する回路の第１の例を表している。
図４は、本発明に従ってデュアルサイリスタを形成する回路の第２の例を表している。
図５は、本発明に従ってデュアルサイリスタを形成する回路の第３の例を表している。
図６は、図４の回路の機能を実現する半導体素子の簡単な断面図を表している。
図７は、図５の回路の機能を実現する半導体素子の簡単な断面図を表している。
発明の詳細な説明
図３Ａは、本発明によるデュアルサイリスタの第１の実施形態を表している。このデュアルサイリスタは、アノードＡ、カソードＫ、カソードゲートＧＫ及びアノードゲートＧＡを有するサイリスタＴｈを備えている。アノードゲートＧＡは、ディプリーションＮチャネルＭＯＳトランジスタＭD１を介してカソードＫに接続されており、トランジスタＭD１のゲートも、カソードＫに接続されている。カソードゲートＧＫは、エンハンスメントＮチャネルＭＯＳトランジスタＭE２を介してカソードＫに接続されている。カソードゲートＧＫに接続されたトランジスタＭE２のドレインは、トランジスタＭE２の基板にも接続されている。トランジスタＭE２のゲートは、制御端子Ｇに接続されている。トランジスタＭD１及びＭE２の基板は、カソードゲートＧＫに接続されている。
この回路の動作を以下に説明する。アノード−カソード電圧ＶAKが正に増大するとすぐに、アノードゲート電流は、アノードゲートＧＡ及びノーマリーオンであるトランジスタＭD１を介してアノードＡからカソードＫに流れる。従って、サイリスタＴｈは、ターンオンし、閉成されたスイッチとして動作する。
サイリスタＴｈをターンオフするために、カソードに対して正となる電圧が、トランジスタＭE２のゲートＧに印加させなければならない。これにより、トランジスタＭE２は、サイリスタのカソード及びカソードゲートを短絡し、このサイリスタをターンオフする。
従って、ターンオフするべく制御されるノーマリーオンの素子が得られることになる。ただし、ゲートＧの制御電圧が遮断されると、素子はターンオンする。
さらに、電流について双方向デュアルサイリスタを構成するために、ダイオードＤは、そのアノードがカソードＫに、かつそのカソードがアノードＡにそれぞれ接続される。このダイオードは、この図においても、以下の説明においても、簡単化のために、表されていない。
図３Ｂは、図３Ａの回路を複製している。従来より、サイリスタＴｈは、その２つの等価トランジスタＴ１及びＴ２によって表されている。各サイリスタについて、この等価図を用いることができる。
図４は、パルスで素子を制御することができる、図３Ａの回路の変更例を表している。即ち、素子は制御パルスによってオフ状態に設定され、たとえ制御信号が維持されない場合にも、端子間の電圧が正の状態であればオフの状態を維持する。
図３Ａに関連して記載されたサイリスタＴｈ、トランジスタＭD１及びトランジスタＭE２は、図４にも表されている。さらに、エンハンスメントＭＯＳトランジスタＭE３が、その主なる端子によって、トランジスタＭE２と並列に接続されている。トランジスタＭE３のゲートは、ノードＣに接続されている。ノードＣは、ツェナーダイオードＺのカソードに接続されており、そのアノードは、カソードＫに接続されている。ノードＣは、また、ディプリーションＮチャネルＭＯＳトランジスタＭD４を介してアノードゲートＧＡにも接続されており、このトランジスタＭD４のゲートは、カソードＫに接続されている。トランジスタＭE３及びＭD４の各々は、その基板に接続されたソースを有する。
サイリスタＴｈのターンオンは、ディプリーションＭＯＳトランジスタＭD１によってあらかじめ保証されている。一度、ターンオフ命令がトランジスタＭE２のゲートＧに印加されると、アノードＡ及びそれによってアノードゲートＧＡの電圧が、カソードＫの電圧に対して高くなる。アノードゲートＧＡの電圧は、ノードＣ、即ちトランジスタＭE３のゲートに、トランジスタＭD４を介して再現される。たとえゲートＧの制御が遮断されたとしても、トランジスタＭE３がターンオンし、サイリスタＴｈのカソードとカソードゲートとの間を短絡状態にする。ツェナーダイオードＺは、トランジスタＭE３のゲート電圧を制限するために用いられる。
従って、図４のデュアルサイリスタのターンオフを、ゲートＧにパルスを印加することによって効果的に制御することができ、ノードＣの電圧がトランジスタＭE３のスレッショルド電圧よりもより高ければ、即ち、実質的に、電圧ＶAKがトランジスタＭE３のスレッショルド電圧よりも十分に高ければ、オフの状態が維持される。
図４の回路は、オフ状態で、ディプリーショントランジスタＭD１を介して漏れ電流が生じるという欠点を有する。この漏れ電流を制限するために、トランジスタＭD１のオン状態の抵抗を高める必要があり、このためデュアルサイリスタの初期ターンオンの感度に関して欠点を有することになる。
この欠点を解消するために、本発明の他の実施形態によれば、デバイスがオフ状態に切り替わるときに開成されるスイッチを、トランジスタＭD１に直列に接続した構成が提供される。図５は、オフ状態の漏れ電流を抑制するこのような構造の実施例を表している。
図５の回路は、アノードゲートＧＡ及びカソードＫの間のトランジスタＭD１に直列に、フローティング基板のディプリーションＰチャネルＭＯＳトランジスタＭD５を図４の回路に追加したものと同一である。トランジスタＭD５のゲートは、ノードＣに接続される。
従って、アノード−カソード電圧がゼロ値から正になる際に、ディプリーションＭＯＳトランジスタＭD１及びＭD５の両方がオンとなり、サイリスタＴｈをトリガする。デバイスがオフの場合、図４に関連して記載されているように、ノードＣの電位が高くなるとトランジスタＭD５がターンオフされる。従って、漏れ電流は、ほぼ全てがキャンセリングされる。
上述の説明では、デュアルサイリスタを通過する電流が所定のスレッショルドを越えた際に生じるセルフターンオフ機能については、ふれていない。実際に、この機能は、実際の用途ではほとんど有用ではない。しかしながら、図４及び図５の実施形態ではこの機能が存在し、サイリスタＴｈを通る電流が、トランジスタＭE３のスレッショルド電圧とトランジスタＭD４の飽和電圧との和よりも大きい電圧ドロップを発生させる際に、その動作が起こるのである。
図６及び図７は、図４及び図５の回路をそれぞれ実施するモノリシック半導体構造を非常に概略的に示す簡略化された断面図である。
半導体素子を表わす場合に一般的なように、これら構造のいくつかの層及び領域は、スケールが示されておらず、それら寸法は、図面を読みやすく理解を容易にするために任意に修正されている。
図示されている構造は、軽くドープされたＮタイプ基板１から形成されており、その裏表面は、アノードメタライゼーションＭ１で一様に覆われたＰ+タイプ層２で覆われている。反平行(antiparallel)ダイオードを備えた構造を望むならば、図６及び図７の左手部分に示すように、Ｐ+タイプ領域２を部分的に遮断し、代わりに、上表面側に形成されたＰ+タイプ領域の前にＮ+タイプ領域を拡散可能なことに注目すべきである。
図６において、上表面側に、
・重くドープされたＰタイプ領域（Ｐ+）
・より軽くドープされたＰタイプ領域（Ｐ）
・重くドープされたＮタイプ領域（Ｎ+）
・ＮチャネルＭＯＳトランジスタのあらかじめ形成されたチャネルに対応する、より軽くドープされたＮタイプ領域
の４つのタイプ領域が存在する。
図７は、フローティング基板のディプリーションＰチャネルＭＯＳトランジスタＭD５のあらかじめ形成されたチャネルを構成するために軽くドープされたＰタイプ領域９６をさらに示している。
図６において、２つのＰタイプウェル６１及び６２は、基板の上表面側に形成されている。
ウェル６１において、Ｎ+タイプ領域６３は、サイリスタＴｈのカソード領域を構成している。領域６３と基板１の上部との間に介在するウェル６１の部分６４は、トランジスタＭD１用のあらかじめ形成されたチャネルを構成する軽くドープされたＮタイプ領域に置き換えられる。この領域６４は、絶縁されたゲートメタライゼーションＧ１で覆われる。このメタライゼーションＧ１は、領域６３を覆いサイリスタのカソードメタライゼーションを構成しているメタライゼーションＭ２を延長して形成されるかもしれない。
ウェル６１において、領域６３と他のＮ+タイプの領域６５との間で、エンハンスメントＮチャネルＭＯＳトランジスタが形成されており、そのチャネル領域は、絶縁されたゲートメタライゼーションＧ３で覆われている。このトランジスタは、図４のトランジスタＭE３に対応する。
ウェル６１において、Ｎ+タイプ領域６６及び６７の間にもエンハンスメントＭＯＳトランジスタＭE２が形成される。このトランジスタのゲートは、参照符号Ｇ２で示されている。メタライゼーションＭ３は、領域６５及び６６の上表面と、ウェル６１の過剰ドープされた領域６８とに接触する。メタライゼーションＭ４は領域６７を覆う。メタライゼーションＭ４はカソードＫに接続されており、本発明の他の実施形態の一例として、このメタライゼーションＭ４の延長部は、領域６７と基板１の上表面部分との間に拡がる軽くドープされたＮタイプ領域６９の上にディプリーショントランジスタＭD１の他の部分のゲートＧ′１を形成している。
ウェル６２内にＮ+タイプ領域７１及び７２が形成されている。あらかじめ形成されたチャネル領域７３は、領域７１と基板１の上部との間で、素子の上表面に拡がる。このチャネルは、絶縁されたゲートＧ４で覆われている。メタライゼーションＭ５は、領域７１の上部と、ウェル６２の過剰ドープされた領域７５の明らかに識別できる表面と、領域７２の上表面とを覆う。メタライゼーションＭ６は、ウェル６２の過剰ドープされた部分７６の明らかに識別できる表面に接触している。メタライゼーションＭ５は、ノードＣに対応するメタライゼーションＧ３に接続されている。メタライゼーションＭ６は、カソードＫに接続されている。
図６の構造が図４の回路にどのように対応するかを本質的に理解するために、ウェル６１がサイリスタＴｈのカソードゲートＧＫに対応し、基板１がそのアソードゲートＧＡに対応することに留意すべきである。従って、
・サイリスタＴｈは、メタライゼーションＭ１及びＭ２の間に、領域２−１−６１−６３を含む。
・トランジスタＭD１は、メタライゼーションＭ２（Ｍ４）によってカソードＫに接続されたソース６３（６７）と、カソードＫに接続されたゲートＧ１（Ｇ′１）と、基板１に対応するドレインとを有しており、このトランジスタＭD１の基板がウェル６１に、即ち、カソードゲートＧＫに対応している。
・トランジスタＭE２は、領域６１にメタライゼーションＭ３によって接続され、トランジスタＭE２の基板及びカソードゲートＧＫに対応するドレイン６６を有しており、そのゲートＧ２が制御端子Ｇに接続されており、そのソース６７はカソードＫにメタライゼーションＭ４によって接続されている。
・トランジスタＭE３は、ソースとして、サイリスタのカソード領域と混同(confounded)される領域６３を、ドレインとして、領域６５を有している。この領域６５は、カソードゲート層６１の一部分に対応する領域６８でもあるその基板にメタライゼーションＭ３によって接続されている。
・トランジスタＭD４は、ソースとして、このトランジスタの基板とノードＣとにメタライゼーションＭ５によって接続された領域７１を、ドレインとして、基板１を有している。
・ツェナーダイオードＺは、ウェル６２及び領域７２の間の接合部に対応する。ツェナーダイオードＺのカソードは、領域７２に対応し、メタライゼーションＭ５によってノードＣに接続されている。ツェナーダイオードＺのアノードは、ウェル６２の過剰ドープされた領域７６に対応し、カソードＫにメタライゼーションＭ６によって接続されている。
前述したように、反平行ダイオードは、上表面側にメタライゼーションＭ１００で覆われたＰ+領域１００と、下表面側にメタライゼーションＭ１で覆われたＮ+領域１０１との間で形成される。
本発明の構造は、サイリスタ、４つのＭＯＳトランジスタ及びツェナーダイオードの前述した機能が実施された場合に、実施例の多数の変更モードが得られることに注目すべきである。
さらに、前述した図５の回路のモノリシック集積化例において、いくつかの素子について変更態様が提供される。さらに、カソードＫ又はノードＣに線によって接続されたとして概略的に示されている複数のメタライゼーションは、トポロジカルな検討がそれを有効にするならば、１つのかつ同一のメタライゼーションで構成することができる。
図７は、図５の回路の一実施形態を表している。
図７の左手部分は、図６に表され、かつメタライゼーションＭ６、Ｍ５及びＧ４で覆われたものと同一のウェル及び領域６２、７１、７２、７３、７５、７６を表している。この組立体は、図６のように、トランジスタＭD４及びダイオードＺの実施例を構成する。
図７の中央部にＰタイプウェル８１が示されており、その周辺には、より重くドープされたＰ+タイプ領域８２が形成されている。このウェルにおいて、中心的なＮ+タイプ領域８３は、サイリスタカソードを構成しており、メタライゼーションＭ２で覆われている。２つのウェル８４及び８５は、トランジスタＭE２及びＭE３のドレインを構成しており、ウェル８１の、絶縁されたゲートメタライゼーションＧ２及びＧ３で覆われた部分によって領域８３から分離されている。メタライゼーションＧ２は、制御ゲートＧに接続されている。メタライゼーションＧ３は、ノードＣに接続されている。領域８４とウェルの過剰ドープされた領域８２の一部とが、トランジスタＭE２のソース基板接続部と、このソース及びサイリスタのカソードゲートに対応するウェル８１間の接続部とに対応するメタライゼーションＭ７で覆われている。同様に、領域８５は、メタライゼーションＭ８によって領域８２の一部に接続されている。
図７の右手部分は、Ｎ+タイプ領域９２をその中に形成したＰ+タイプウェル９１を表している。軽くドープされたＮチャネルのあらかじめ形成されたチャネル領域９３は、領域９２と基板１の上部との間に拡がる。このあらかじめ形成されたチャネル領域は、カソードＫに接続されている絶縁されたゲートＧ１で覆われている。メタライゼーションＭ９は、領域９１及び９２の明らかに識別できる表面を接続している。さらに、重くドープされたＰタイプ領域９１の直ぐ近くには、重くドープされたＰタイプ領域９５が形成されている。領域９１及び９５は、軽くドープされたＰタイプのあらかじめ形成されたチャネル領域９６によって分離されており、領域９５は、カソードＫに接続されているメタライゼーションＭ１０で覆われている。
従って、この構造は、
・メタライゼーションＭ１及びＭ２（アノードＡ及びカソードＫ）の間で領域２−１−８１−８３から形成されたサイリスタＴｈと、
・そのソースが領域９２に対応し、そのドレインが基板１に対応し、そのゲートがメタライゼーションＧ１に対応するＭＯＳトランジスタＭD１と、
・そのソースが領域８３に対応し、そのドレインが領域８４に対応し、そのゲートがメタライゼーションＧ２に対応するＭＯＳトランジスタＭE２と、
・そのソースが領域８３に対応し、そのドレインが領域８５に対応し、そのゲートがメタライゼーションＧ３に対応し、その基板が領域８１に対応しているＭＯＳトランジスタＭE３と、
・図６と同一構造のＭＯＳトランジスタＭD４と、
・図６と同一構造のツェナーダイオードＺと、
・そのソースが領域９１に対応し、そのドレインが領域９５に対応し、そのゲートがメタライゼーションＧ５に対応し、その基板が基板１に対応するフローティング基板のディプリーションＰチャネルＭＯＳトランジスタＭD５とを備えている。
もちろん、本発明は、当業者によれば容易に行えるであろう種々の変更、修正及び改良をすることが可能である。サイリスタ（エミッタ短絡）に通常行われる改良がなされるかも知れない。チャネルストップ領域及び素子間の絶縁の領域が提供されるかも知れない。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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