(57)【特許請求の範囲】
【請求項１】
(a)第１の接続端子を有する半導体メモリ素子と第２の接続端子を有する周辺回路素子とを形成した半導体基板表面上に絶縁層を形成する工程と、
(b)前記絶縁層の表面から前記第１及び第２の接続端子に達する第１及び第２の孔を形成する工程と、
(c)前記第１及び第２の孔内に第１及び第２の導電体を形成する工程と、
(d)前記半導体メモリ素子を含む領域に開口を有し、前記周辺回路素子上を覆うマスク層を前記絶縁層上に形成する工程と、
(e)前記マスク層をマスクとし、前記開口内の第１の孔内の前記第１の導電体をエッチし、その頂面を前記絶縁層表面より下方に移動させる工程と、
(f)前記マスク層をマスクとし、前記開口内の前記絶縁層をエッチして、前記第１の導電体の側壁を露出する工程と、
(g)前記第１の導電体の露出した表面を覆うように、基板上にキャパシタ誘電体膜を形成する工程と、
(h)前記キャパシタ誘電体膜上にセルプレート電極層を形成する工程と、
(i)前記絶縁層上の前記セルプレート電極層を除去する工程と、
(j)前記第２の接続端子上の第２の導電体に接続する配線を形成する工程と
を含む半導体装置の製造方法。
【請求項２】
(a)第１の接続端子を有する半導体メモリ素子と第２の接続端子を有する周辺回路素子とを形成した半導体基板表面上に第１の絶縁層を形成する工程と、
(b)前記第１の絶縁層の表面から前記第１及び第２の接続端子に達する第１及び第２の孔を形成する工程と、
(c)前記第１及び第２の孔内に第１及び第２の導電体を形成する工程と、
(d)前記第１及び第２の導電体を覆い、前記第１の絶縁層上に第２の絶縁層を形成する工程と、
(e)前記半導体メモリ素子を含む領域に開口を有し、前記周辺回路素子上を覆うマスク層を前記第２の絶縁層上に形成する工程と、
(f)前記マスク層をマスクとし、前記開口内の前記第２及び第１の絶縁層をエッチして、前記第１の導電体の側壁を露出する工程と、
(g)前記第１の導電体の露出した表面を覆うように、基板上にキャパシタ誘電体膜を形成する工程と、
(h)前記キャパシタ誘電体膜上にセルプレート電極層を形成する工程と、
(i)前記第２の絶縁層上の前記セルプレート電極層を除去する工程と、
(j)前記第２の接続端子上の第２の導電体に接続する配線を形成する工程と
を含む半導体装置の製造方法。
【請求項３】
さらに、前記工程(b)が、前記半導体メモリ素子を含む領域を取り囲むループ状の溝も形成し、前記工程(c)が前記ループ状の溝内に導電体の囲いを形成し、前記マスク層が前記ループ状の溝より外側の領域を覆い、前記工程(f)が前記導電体の囲いをエッチストッパとして用いて行なわれる請求項１または２記載の半導体装置の製造方法。
【請求項４】
(a）それぞれ第１の接続端子を有する複数の半導体メモリ素子と第２の接続端子を有する周辺回路素子とを形成した半導体基板表面上に絶縁層を形成する工程と、
(b)前記絶縁層の表面から前記第１及び第２の接続端子に達する第１及び第２の孔を形成する工程と、
(c)前記第１及び第２の孔内に第１及び第２の導電体を形成する工程と、
(d)前記第１及び第２の導電体の少なくとも一部の頂面上に接し、かつ前記半導体メモリ素子を含む領域内に開口を有するマスク層を前記絶縁層上に形成する工程と、
(e)前記マスク層をマスクとし、前記絶縁層をエッチして、前記第１の導電体の側壁を露出する工程と、
(f)前記第１の導電体の露出した表面を覆うように、基板上にキャパシタ誘電体膜を形成する工程と、
(g)前記キャパシタ誘電体膜上にセルプレート電極層を形成する工程と、
(h)前記絶縁層上の前記セルプレート電極層を除去する工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に多層配線を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（DRAM）は、通常１メモリセル内に１つのトランジスタと１つのキャパシタを含む。メモリ容量を増大させるためには、限られた面積内になるべく多くのメモリセルを配置する必要がある。メモリセルを動作させるためには、メモリセルトランジスタのゲート電極を兼ねるワード線、キャパシタに電荷を供給し、キャパシタから電荷を読み出すためのビット線を交差して配置する。ワード線とビット線を交差して配置するためには、２層以上の配線層が必要である。
【０００３】
又、キャパシタを構成するためには、各メモリトランジスタに接続される蓄積電極と、蓄積電極に対してキャパシタ誘電体膜を介して対向するセルプレート電極が必要である。
【０００４】
DRAMの集積度を向上させるため、半導体基板表面上にワード線、ビット線を配置した後、さらにその上方にキャパシタを配置する構成が知られている。これらのキャパシタの蓄積電極は、メモリセルトランジスタの一方のソース／ドレイン領域に接続する必要がある。絶縁層内に接続用開口を確実に形成するため、自己整合コンタクト(self  aligned  contact)用の構造が提案されている。
【０００５】
すなわち、メモリセルトランジスタのワード線の上面及び側面を窒化シリコン膜で覆い、エッチストッパの役割を持たす。トランジスタのソース／ドレイン領域に達する開口を形成する際、開口位置が多少ずれても窒化シリコン膜がエッチストッパとして機能するため、確実にソース／ドレイン領域が露出される。この際、ゲート電極を兼ねるワード線は窒化シリコン膜により絶縁保護される。
【０００６】
ワード線を絶縁層で埋め込み、絶縁層表面上にビット線を形成する際にも、ＳＡＣ構造が採用される。ビット線の上面および側面を窒化シリコン膜で覆い、開口形成のための上方からのエッチングの際、ビット線を絶縁、保護し、確実に接続領域に開口を形成させる。
【０００７】
DRAMにおいては、さらなる集積度の向上、生産価格の低下が望まれている。高集積度のDRAMを確実に製造するためには、信頼性の高い製造工程が望まれる。低価格のDRAMを製造するためには、製造プロセスを簡略化することが望まれる。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、製造プロセスを簡略化した高集積度半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の一観点によれば、(a)第１の接続端子を有する半導体メモリ素子と第２の接続端子を有する周辺回路素子とを形成した半導体基板表面上に絶縁層を形成する工程と、(b)前記絶縁層の表面から前記第１及び第２の接続端子に達する第１及び第２の孔を形成する工程と、(c)前記第１及び第２の孔内に第１及び第２の導電体を形成する工程と、(d)前記半導体メモリ素子を含む領域に開口を有し、前記周辺回路素子上を覆うマスク層を前記絶縁層上に形成する工程と、(e)前記マスク層をマスクとし、前記開口内の第１の孔内の前記第１の導電体をエッチし、その頂面を前記絶縁層表面より下方に移動させる工程と、(f)前記マスク層をマスクとし、前記開口内の前記絶縁層をエッチして、前記第１の導電体の側壁を露出する工程と、(g)前記第１の導電体の露出した表面を覆うように、基板上にキャパシタ誘電体膜を形成する工程と、(h)前記キャパシタ誘電体膜上にセルプレート電極層を形成する工程と、(i)前記絶縁層上の前記セルプレート電極層を除去する工程と、(j)前記第２の接続端子上の第２の導電体に接続する配線を形成する工程とを含む半導体装置の製造方法が提供される。
【００１１】
本発明の他の観点によれば、(a)第１の接続端子を有する半導体メモリ素子と第２の接続端子を有する周辺回路素子とを形成した半導体基板表面上に第１の絶縁層を形成する工程と、(b)前記第１の絶縁層の表面から前記第１及び第２の接続端子に達する第１及び第２の孔を形成する工程と、(c)前記第１及び第２の孔内に第１及び第２の導電体を形成する工程と、(d)前記第１及び第２の導電体を覆い、前記第１の絶縁層上に第２の絶縁層を形成する工程と、(e)前記半導体メモリ素子を含む領域に開口を有し、前記周辺回路素子上を覆うマスク層を前記第２の絶縁層上に形成する工程と、(f)前記マスク層をマスクとし、前記開口内の前記第２及び第１の絶縁層をエッチして、前記第１の導電体の側壁を露出する工程と、(g)前記第１の導電体の露出した表面を覆うように、基板上にキャパシタ誘電体膜を形成する工程と、(h)前記キャパシタ誘電体膜上にセルプレート電極層を形成する工程と、(i)前記第２の絶縁層上の前記セルプレート電極層を除去する工程と、(j)前記第２の接続端子上の第２の導電体に接続する配線を形成する工程とを含む半導体装置の製造方法が提供される。
【００１２】
本発明のより他の観点によれば、(a)それぞれ第１の接続端子を有する複数の半導体メモリ素子と第２の接続端子を有する周辺回路素子とを形成した半導体基板表面上に絶縁層を形成する工程と、 (b)前記絶縁層の表面から前記第１及び第２の接続端子に達する第１及び第２の孔を形成する工程と、(c)前記第１及び第２の孔内に第１及び第２の導電体を形成する工程と、(d)前記第１及び第２の導電体の少なくとも一部の頂面上に接し、かつ前記半導体メモリ素子を含む領域内に開口を有するマスク層を前記絶縁層上に形成する工程と、(e)前記マスク層をマスクとし、前記開口内の前記絶縁層をエッチして、前記第１の導電体の側壁を露出する工程と、(f)前記第１の導電体の露出した表面を覆うように、基板上にキャパシタ誘電体膜を形成する工程と、(g)前記キャパシタ誘電体膜上にセルプレート電極層を形成する工程と、(h)前記絶縁層上の前記セルプレート電極層を除去する工程と、を含む半導体装置の製造方法が提供される。
【００１４】
【発明の実施の形態】
先ず、図面を参照して本発明者の先の提案を説明する。図１５(Ａ)、（Ｂ）、図１６（Ｃ）、（Ｄ）、図１７（Ｅ）は、本発明者の先の提案による半導体記憶装置の製造工程を示す半導体基板の概略断面図である。
【００１５】
図１５（Ａ）に示すように、ｐ型表面領域を有する半導体基板１０１の表面に、ＬＯＣＯＳにより素子分離用酸化シリコン層１０２を形成する。酸化シリコン層１０２は、半導体基板表面上に複数の活性領域を画定する。
【００１６】
各活性領域の半導体基板表面上に、ゲート酸化膜１０３が形成され、その上にゲート電極(ワード線)１０４が多結晶シリコン、ポリサイド、金属等により形成される。ゲート電極の上面は、窒化シリコン層１０５によって覆われる。窒化シリコン層１０５は、ゲート電極１０４と共にパターニングされ、同一形状を有する。窒化シリコン層１０５、ゲート電極１０４をマスクとし、半導体基板１０１表面にｎ型不純物をイオン注入し、低濃度のソース／ドレイン領域１０６が形成される。その後、半導体基板全面上に窒化シリコン層が堆積され、異方性エッチを受けることにより、ゲート電極構造側面上にのみ窒化シリコンのサイドスペーサ１０７が形成される。
【００１７】
必要に応じ、サイドスペーサ１０７形成後さらにイオン注入を行ない、高濃度のソース／ドレイン領域を形成する。２回のイオン注入を行なったトランジスタは、ＬＤＤ構造を有するトランジスタとなる。
【００１８】
このようにして、ＳＡＣ用構造を有するトランジスタを形成した後、半導体基板表面上に酸化シリコン等の絶縁層１１１を形成する。絶縁層１１１表面上にレジストパターンを形成し、絶縁層１１１をエッチングすることにより、所望のソース／ドレイン領域に達する開口が形成される。右側のトランジスタの右側のソース／ドレイン領域に対しては図示されていない位置で開口が形成される。この際、ゲート電極上面及び側面上の窒化シリコン膜は、エッチストッパとして機能し、自己整合的にコンタクト開口を形成させる。
【００１９】
開口を埋め戻すように多結晶シリコン等の導電層を堆積し、絶縁層１１１上面上の導電層を化学機械研磨（ＣＭＰ）等によって除去する。このようにして導電性プラグ１１２を埋め込んだ平坦な表面が形成される。図において、左側に並列に配置されているゲート電極１０４はメモリセル領域のワード線（ＷＬ）を構成する。図中右側に示されたトランジスタは、周辺回路のトランジスタである。絶縁層１１１上に必要に応じてさらに他の絶縁膜を形成した後、ビット線ＢＬが形成される。
【００２０】
図１３（Ａ）に、メモリセル領域における活性領域ＡＲ、ワード線ＷＬ、ビット線ＢＬの配置例を示す。各活性領域ＡＲは、横方向に長く、左右両端に蓄積キャパシタが接続されるソース／ドレイン領域を有する。又、中央部にはビット線が接続されるソース／ドレイン領域が形成される。このらの２種類のソース／ドレイン領域の間の領域には、図中縦方向にワード線ＷＬが配置されている。すなわち、１つの活性領域ＡＲに２つのメモリセルトランジスタが形成され、中央の共通のソース／ドレイン領域にはビット線ＢＬが接続される。ビット線ＢＬとワード線ＷＬは、半導体基板表面上に交差して配置される。
【００２１】
図１５（Ａ）に戻り、絶縁層を貫通し、ビット線コンタクト用の開口が形成され、ビット線が形成される。ビット線の上面及び側面も、ＳＡＣ用の窒化シリコン層により覆われる。ビット線を覆い、他の絶縁層１１６が形成され、その表面が平坦化される。
【００２２】
必要に応じ、他の絶縁層１１６にもコンタクト用開口が形成され、開口を埋め込んでＷ等の導電層が形成される。導電層形成後、絶縁層１１６上面上の導電層が除去され、導電性プラグ１１７を埋め込んだ平坦な表面が形成される。平坦化した表面全面に、エッチストッパ用の窒化シリコン膜１２０が成膜され、さらにその上に酸化シリコン等の厚い絶縁層１２１が形成される。
【００２３】
絶縁層１２１上面上にレジストパターンが形成され、エッチングにより開口ＡＰ１、ＬＧ、ＡＰ２が形成される。開口ＡＰ１は、それぞれ蓄積キャパシタを形成するための領域を画定する。
【００２４】
開口ＬＧは、メモリセル領域を覆うループ状に形成される。このループ状の形状はメモリセル領域を浴槽状に取り囲むのでバスタブとも呼ばれる。開口ＡＰ２は、周辺回路トランジスタの接続配線用の開口である。
【００２５】
図１５（Ｂ）に示すように、開口を埋め込んで絶縁層１２１表面上に、Ｒｕ層１２２及びＷ層１２３を順次堆積し、各開口内を埋め戻す。メモリセル領域のＲｕ層１２２ａは、メモリセルの蓄積電極を形成する電極層となる。Ｗ層１２３ａは、セルプレート電極が形成されるべき領域を一時的に占拠する。
【００２６】
なお、メモリセル領域の開口の埋め込みと同時にループ状溝ＬＧ内及び周辺回路用開口ＡＰ２内にもＲｕ層１２２ｂ、１２２ｃ及びＷ層１２３ｂ、１２３ｃが堆積される。その後、絶縁層１２１上面上に堆積したＲｕ層１２２、Ｗ層１２３をＣＭＰ等により除去する。
【００２７】
図１６（Ｃ）に示すように、メモリセル領域に開口を有するマスク層１２５を絶縁層１２１表面上に形成する。マスク層１２５は、メモリセル領域内の絶縁層１２１除去用のマスクであり、酸化シリコンとエッチング特性が異なるレジスト、レジストを用いてパターニングされた窒化シリコン、多結晶シリコン等により形成することができる。マスク層１２５は、ループ状開口ＬＧよりも外側の領域を覆って形成される。
【００２８】
マスク層１２５をエッチングマスクとし、メモリセル領域内の絶縁層１２１を反応性イオンエッチング（ＲＩＥ）、またはフッ酸等によるウェットエッチングにより除去する。なお、メモリセル領域内の絶縁膜１２１を異方性の反応性イオンエッチング（ＲＩＥ）を用いてエッチングする時には、横方向へのエッチングの広がりを心配する必要がないので、マスク層１２５の材料として酸化シリコンを用いることも可能である。又、蓄積電極１２２ａの内側領域を埋め込んでいたＷ層１２３ａも除去する。このようにして、蓄積電極の内側表面、外側表面が露出する。なお、絶縁層１１６表面上の窒化シリコン層１２０が、エッチングストッパの役割を果たし、絶縁層１１６はエッチングされない。又、ループ状開口ＬＧにおいては、埋込金属層がエッチストッパとして機能する。Ｒｕ層１２２ｂの内部空間をＷ層１２３ｂが埋め込んだ形状が保たれる。同様、周辺回路用コンタクト領域においては、Ｒｕ層１２２ｃとその内部空間を埋めるＷ層１２３ｃがピラー状の電極プラグを構成する。
【００２９】
図１６（Ｄ）に示すように、マスク層１２５を除去し、基板表面上にＴａ2Ｏ5等のキャパシタ用誘電体層１２７を堆積し、さらにセルプレート（対向電極）層１２８をＲｕ、ＴｉＯＮ等の導電材料で形成する。その後、セルプレート層１２８上面にレジストマスク１３０を形成し、エッチングなどによりセルプレート層１２８をパターニングしてセルプレート電極１２８ａを作成する。
【００３０】
図１７（Ｅ）に示すように、パターニングしたセルプレート電極１２８ａを覆うように、絶縁層１３１を形成し、エッチバック、ＣＭＰ等により表面を平坦化する。絶縁層１３１表面上にレジストパターンを形成し、接続用開口１３２を周辺回路用ピラー電極上等に形成する。
【００３１】
その後、Ａｌなどの配線層を成膜し、ホトリソグラフィを用いたパターニングにより、配線１３３，１３４を形成する。配線１３３はＲｕ層１２２ｃ、Ｗ層１２３ｃのピラー等を介して周辺トランジスタのソース／ドレインに接続される。
【００３２】
このような製造工程によれば、各配線層は平坦な表面上に形成されるため、信頼性高く各配線層を形成することができる。又、プラグ、ピラー電極などにより、順次導電領域を上方に向って形成するため、配線を接続すべき開口の高さを制限することができ、確実に配線を形成することができる。
【００３３】
しかしながら、さらに製造工程を簡略化し、低価格でＤＲＡＭを形成するためには、より製造工程を簡略化することが望まれる。特に、使用するマスク枚数を低減することが望まれる。
【００３４】
例えば、メモリセル領域において蓄積電極周囲の絶縁層を除去するために一回、セルプレート電極をパターニングするために一回、それぞれマスク工程を用いている。これらの工程を１枚のマスクによって処理できるようになれば、製造工程は簡略化できる。
【００３５】
又、セルプレート電極を形成した後、絶縁層を形成すると、その表面を平坦化する工程が必要である。周辺回路等の接続用に絶縁層に開口を形成することが必要になる。この開口形成用に一枚のマスクを用いる。このマスクが、他の工程と共用できるようになれば、製造工程を簡略化できる。
【００３６】
又、メモリセル領域のビット線は、周辺回路領域においてセンスアンプを構成するトランジスタのゲート電極などに接続する必要がある。ビット線とゲート電極（ワード線）とは、それぞれＳＡＣ用構造で構成され、窒化シリコン等のエッチストッパ層で覆われている。メモリセルトランジスタのソース／ドレイン領域に対するビット線のコンタクト孔形成工程は、ＳＡＣ工程により行なわれるため、エッチストッパ層をエッチングすることはできない。ゲート電極上面を覆うエッチストッパ層に開口を形成するためには、独自のマスク工程が必要となる。このマスク工程を簡略化できれば、製造工程を簡略化することができる。
【００３７】
以下、本発明の実施例を図面を参照して説明する。
【００３８】
図１（Ａ）、（Ｂ）、図２（Ｃ）、（Ｄ）、図３（Ｅ）は、本発明の一実施例によるＤＲＡＭの製造工程を概略的に示す基板断面図である。
【００３９】
図１（Ａ）に示すように、半導体基板１の表面領域にトランジスタ構造を形成する。半導体基板１の表面には、活性領域を画定する形状にシャロートレンチが形成される。シャロートレンチ内を酸化シリコン等の絶縁層で埋め戻し、活性領域上の絶縁膜をＣＭＰで除去することによりシャロートレンチ素子分離（ＳＴＩ）領域２が形成されている。素子分離領域２の形成前又は後に、半導体基板１にイオン注入が行なわれ、必要なウエル領域が形成される。ｎチャネルＭＯＳトランジスタを形成する領域では、半導体基板表面にｐ型不純物がイオン注入され、ｐ型ウエルが形成される。
【００４０】
図１３（Ａ）に示すように、各活性領域ＡＲは、素子分離領域２に囲まれ、縦方向、横方向に整列して配置される。なお、縦方向に隣接する活性領域は、横方向に１／２ピッチずれて配置され、基板面積の有効利用を図っている。各活性領域ＡＲは、２つのＭＯＳトランジスタを形成するための領域であり、その上に２本のワード線ＷＬが形成される。活性領域ＡＲは、ほぼ矩形の領域であり、その両端および中央のワード線ＷＬに覆われていない領域に不純物のイオン注入が行なわれソース／ドレイン領域が形成される。ソース／ドレイン領域上には、ハッチングを付した破線で示す領域のように、ポリシリコンプラグ等のコンタクト領域１２が形成される。中央のソース／ドレイン領域上のコンタクト領域は、図中上方に引き出され、ビット線ＢＬとのコンタクト領域を確保している。ビット線ＢＬは、図中横方向に延在して配置される。
【００４１】
図１（Ａ）に戻り、半導体基板１の活性領域表面に酸化シリコン膜等のゲート絶縁膜３が形成される。ゲート絶縁膜３上に、ゲート電極層４及び窒化シリコン層５が形成され、その上にレジストパターンが形成され、窒化シリコン層５、ゲート電極層４、ゲート絶縁膜３が揃ってパターニングされる。このゲート電極（ワード線）構造をマスクとし、ｎ型不純物がイオン注入され、ソース／ドレイン領域６が形成される。
【００４２】
イオン注入後、基板全面上に窒化シリコン層が堆積され、異方性エッチングされることにより、ゲート電極構造側面上にのみ窒化シリコンのサイドスペーサ７が形成される。すなわち、ゲート電極（ワード線）４は、その上面を窒化シリコン層５で覆われると共に、その側面も窒化シリコンのサイドスペーサ７によって覆われる。
【００４３】
このようなＳＡＣ用構造のゲート電極構造を覆い、酸化シリコン等の絶縁層１１が形成され、その表面が平坦化される。図１３（Ｂ）は、半導体基板表面上のゲート電極構造を拡大して示す。絶縁層１１の表面を平坦化した後、必要に応じて破線で示すような開口が形成され、開口内を埋め込んで多結晶シリコン層等のコンタクトプラグ１２などを形成する導電層が成膜される。絶縁層１１表面上の導電層をエッチバック、ＣＭＰなどにより除去し、平坦な表面を形成すると共に絶縁層１１表面を露出させる。このようにして、図１（Ａ）に示すように絶縁層１１を貫通する導電性プラグ１２が形成される。さらに導電性プラグ１２を絶縁する窒化膜等の絶縁層等が形成される。
【００４４】
窒化膜等の絶縁層の表面上に、酸化シリコン等の他の絶縁層が形成される（これらの絶縁膜をまとめて１６で示す）。なお、絶縁層１６内には、ビット線が埋め込んで形成される。又、絶縁層１６を貫通する開口が形成され、Ｗなどの導電性材料によりプラグ１７が形成される。
【００４５】
図１３（Ｃ）は、ビット線構造の例を概略的に示す。絶縁層１６ａに開口が形成され、開口を埋め込んで絶縁層１６ａ上にビット線ＢＬを形成する配線パターン１３が形成される。なお、配線層１３の上に窒化シリコン層１４が重ねて形成されており、同時にパターニングされる。その後、全面上に窒化シリコン層を堆積し、異方性エッチングを行なうことによりビット線１３側面上にサイドスペーサ１５を残す。このようにして、絶縁層１１上に形成されるビット線１３は、ＳＡＣ用構造を有する。ビット線構造作成後、絶縁層１６ｂが形成され、その表面が平坦化される。
【００４６】
なお、ビット線はセンスアンプトランジスタのゲート電極に接続する必要がある。ところで、ビット線のコンタクト孔形成工程は、ＳＡＣ工程によって行なわれる。従って、ビット線のコンタクト孔形成工程において、ゲート電極上方の窒化シリコン膜を貫通してゲート電極にコンタクトを取ることはできない。
【００４７】
図１３（Ｄ）は、ビット線からセンスアンプトランジスタのゲート電極へのコンタクトを取る方法を示す断面図である。
【００４８】
シリコン基板１表面上にセンスアンプトランジスタのゲート絶縁膜３ａ、ゲート電極４ａ、ゲート電極上の窒化シリコンのエッチストッパ層５ａが積層され、ホトリソグラフィを用い、同一形状にパターニングされている。又、側壁上には窒化シリコンのサイドスペーサ７ａが形成されている。このゲート電極構造は、絶縁膜１１、１６ａによって覆われている。絶縁膜１１、１６ａ上には、ビット線１３が形成され、ビット線１３の上面及び側面は、窒化シリコン膜１４、１５により覆われている。ビット線構造を覆って、酸化シリコン等の絶縁層１６ｂが形成されている。絶縁層１６上に、ビット線１３の接続領域と、センスアンプトランジスタのゲート電極４ａとを含む領域に開口を有するレジストパターンＰＲ１が形成される。
【００４９】
レジストパターンＰＲ１をマスクとし、酸化膜、窒化膜を共通にエッチングできるエッチング条件でエッチングが行なわれる。ビット線１３上の窒化シリコン膜１４をエッチングした後、ビット線１３が露出すると、エッチングは進行しにくくなる。ビット線１３がない領域においては、エッチングは絶縁層１６、１１を通り、ゲート電極４ａ上の窒化シリコン膜５ａをエッチする。窒化シリコン膜５ａをエッチングした後、ゲート電極４ａが露出すると、エッチングは進行しにくくなる。なお、この時、開口部（ＰＲ１）に露出するサイドウォール１５はエッチング除去されても良いし、エッチング除去されずに残っても良い。
【００５０】
その後、レジストパターンＰＲ１を除去し、開口内を埋め戻す配線を形成することによりビット線１３とゲート電極４ａは接続される。
【００５１】
なお、このエッチングは独自のマスクを用いるのではなく、他の配線層のコンタクト用開口形成と共通のマスクを用いることができる。従って、マスク数を増加させず、ＳＡＣ用構造の上下配線間を接続することが可能となる。
【００５２】
図１（Ａ）に戻り、平坦化された絶縁層１６表面上に窒化シリコン等のエッチストップ層２０、厚い酸化シリコン等の絶縁層２１が形成される。絶縁層２１表面上にレジストパターンを形成し、蓄積電極用の開口ＡＰ１および周辺回路のコンタクト用開口ＡＰ２がパターニングされる。蓄積電極用開口ＡＰ１は、メモリセルトランジスタの一方のソース／ドレイン領域に接続されたプラグ１７上に配置されている。周辺回路のコンタクト用開口ＡＰ２は、周辺回路のトランジスタのソース／ドレイン領域に接続されたプラグ１７上に配置されている。
【００５３】
なお、この時レジストでパターニングされたハードマスクを用いても良い。ハードマスクは導電体膜でも絶縁体膜でも良い。また除去は開口ＡＰ１のパターニングターニングの際除去しても良いし、後の適当な工程で除去しても良い。
【００５４】
図１（Ｂ）に示すように、絶縁層２１に形成した開口ＡＰ１、ＡＰ２内の内壁を覆って、外側金属層であるＲｕ膜２２を堆積し、さらに凹部を埋め込むように内側金属層であるＷ層又は単なる詰め物としてレジスト層またはＳｉＯ2、ＳＯＧ（スピンオンガラス）等の内側層２３を形成する。このようにして開口ＡＰ１、ＡＰ２内を埋め戻す。
【００５５】
内側層２３の主目的は外側金属層の内壁を保護するためである。従って、開口ＡＰ１、ＡＰ２を完全に埋め戻さなくても良い。内側層23を金属等の導電材料で形成した場合、周辺回路領域の開口ＡＰ２等のメモリ領域以外の領域では外側金属層と内側金属層を併せて導電体として利用できる。以下特に断らない限り、内側層２３をＷで形成した場合を説明する。
【００５６】
なお、これらの工程と共に、絶縁層２１表面上にもＲｕ層２２及びＷ又はレジストの層２３が形成される。絶縁層２１表面上の電極層等は、エッチバック、ＣＭＰなどにより除去する。メモリセル領域では内側層２３ａで内壁を保護された蓄積電極22ａが形成され、周辺回路ではコンタクト電極が形成される。周辺回路領域では、外側金属層２２ｃと内側金属層２３ｃとの組合せを導電性ピラーとして用いることができる。シリンダ状電極を作るためには、内側層２３ｃはレジスト、ＳｉＯ2、ＳＯＧなどの絶縁物でよい。
【００５７】
図２（Ｃ）に示すように、絶縁層２１表面上のＲｕ層２２、Ｗ層２３を除去した後、メモリセル領域上に開口を有するレジストパターン２５を形成する。このレジストパターン２５をマスクとして用い、さらにメモリセル領域内のＲｕ層２２ａ、およびＷ層２３ａのエッチングを行なう。このエッチングにより、開口ＡＰ１内のＲｕ層２２ａ、Ｗ層２３ａは、徐々にその上面を下方に移動させる。絶縁層２１上面と、Ｒｕ層２２ａ、Ｗ層２３ａの上面との間に十分な高さの差が生じた時点でエッチングを停止する。
【００５８】
図２（Ｄ）に示すように、レジストパターン２５をマスクとして用い、メモリセル領域に露出している絶縁層２１の除去を行なう。例えば、反応性イオンエッチング（ＲＩＥ）又はウエットエッチングにより、レジストパターン２５から露出している絶縁層２１をエッチング除去する。又、Ｒｕ層２２ａの内部空間を占拠するＷ層２３ａも除去する。このようにして、蓄積電極２２ａの表面が露出する。その後レジストパターン２５は除去する。
【００５９】
図３（Ｅ）に示すように、露出した蓄積電極２２ａ及び絶縁層２０、２１表面上に、Ｔａ2Ｏ5等のキャパシタ誘電体層２７を堆積し、続いてＡｕ、ＴｉＮ、ＴｉＯＮ、ＳＲＯ、Ｒｕ、Ｐｔ、Ｗ、ＷＮなどの導電材でセルプレート電極層をＣＶＤにより堆積する。蓄積電極２２ａ上に十分な厚さのセルプレート電極層２８が堆積した後、絶縁層２１表面上に堆積したセルプレート電極層、キャパシタ誘電体層が除去され、メモリセル領域のキャパシタ誘電体層２７、セルプレート電極２８ａが残る。また、図示の場合、絶縁層２１とセルプレート電極２８ａの共通平面が形成される。
【００６０】
なお、場合によっては絶縁層２１上にキャパシタ誘電体膜２７を残したままにしてもよい。セルプレート電極２８ａは、誘電体層２７を介して蓄積電極２２ａの表面を覆えば良く、完全に平坦な上面を形成しなくてもよい。また、セルプレート電極と絶縁層の積層を形成した後、絶縁層21上面上の絶縁層、セルプレート電極層を除去してもよい。セルプレート電極を2層以上の導電層の積層で形成してもよい。
【００６１】
図3（Ｆ）に示すように、セルプレート電極２８ａ、絶縁層２１を覆って酸化シリコン層等の絶縁層４１を形成する。ホトリソグラフィとエッチングにより必要なコンタクト孔を形成した後、上層配線層を形成する。上層配線層をパターニングして配線４２ａ、４２ｂを得る。図の構成においては、配線４２ａはセルプレート電極２８ａ上の絶縁層４１上に形成され、配線４２ｂはプラグ状電極を介して周辺回路領域のトランジスタに接続されている。
【００６２】
以上の工程によれば、一枚のレジストマスク２５を用いることにより、メモリセル領域内の絶縁層の除去と、セルプレート電極のパターニングとが行なえる。マスクを一枚省略することができ、ＤＲＡＭの製造工程が簡略化される。
【００６３】
なお、メモリ領域に開口を有するマスクパターン25はレジストパターンでもよいが、レジストパターンをマスクにパターニングされたハードマスクを用いてもよい。ハードマスクは導電体膜でも、絶縁体膜でも（例えばポリシリコン、アモルファスシリコン、ＢＳＴ、Ｔａ2Ｏ5、窒化膜やＡｌ2Ｏ3膜）良い。ハードマスクが導電体の場合は、絶縁体膜２１や２０をエッチングした後から、多層配線形成に至るまでの間の適当な工程で除去すれば良い。また、ハードマスクが絶縁体膜の場合は、除去せずにそのまま残すことも可能である。
【００６４】
以上の実施例においては、蓄積電極の高さを周辺の絶縁層の表面よりも下方に変化させた。同様の効果は、メモリセル領域周辺の絶縁層２１の表面を高くすることによっても得ることができる。
【００６５】
図４（Ａ）、（Ｂ）は、周辺領域の絶縁層上にさらに絶縁層を形成することにより、セルプレート電極と絶縁層との共通平面を得る方法を示す。
【００６６】
図４（Ａ）に示すように、図１（Ｂ）の状態に続き、絶縁層２１表面上にＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3、Ｔａ2Ｏ5、ＢＳＴなどの他の絶縁層２６をさらに成膜し、その上にレジストパターン２５を形成し、絶縁層２６をパターニングする。レジストパターン２５、絶縁層２６をマスクとし、メモリセル領域内の絶縁層２１、Ｗ又はＳｉＯ2、レジストの内側層２３ａを除去する。その後、レジストパターン２５は除去する。
【００６７】
図４（Ｂ）に示すように、半導体基板表面上にキャパシタ誘電体膜２７、セルプレート電極層を成膜し、絶縁層２６表面上に堆積したセルプレート電極層をＣＭＰなどにより除去し、セルプレート電極２８ａをパターニングする。この時、絶縁層２６表面とセルプレート電極２８ａの表面が同一の平面を構成する。
【００６８】
なお、前述の実施例同様セルプレート電極２８ａの全表面が平坦面とならなくてもよく、セルプレート電極２８上に絶縁層を積層してから平坦化しても良い。また、積層導電層でセルプレート電極を形成しても良い。
【００６９】
さらに、図３（Ｆ）の工程と同様に、セルプレート電極２８ａが露出している場合は、セルプレート電極２８ａ、絶縁層２６を覆って絶縁層を形成し、下部配線（コンタクト用プラグ）を露出する開口を形成し、上層配線を形成する。また、前述の実施例と本実施例とを組み合わせても良い。例えば、絶縁層２６をパターニングした後、蓄積電極を掘り下げてもよい。
【００７０】
上述の方法によっても、一枚のレジストマスク２５を用いることにより、メモリセル領域内の絶縁層２１の除去およびセルプレート電極のパターニングを行なうことができる。
【００７１】
また、上述の実施例においては、メモリセル領域内の絶縁層の除去の際、マスク下方の絶縁層２１側面は露出されている。エッチングを、ＨＦ等を用いたウエットエッチングによって行なう場合には、マスク下方にサイドエッチが生じてしまう。メモリセル領域内における絶縁層の除去を、より精度良く行なえる構成を以下に説明する。
【００７２】
図５（Ａ）に示すように、絶縁層２１に蓄積電極用開口ＡＰ１を形成すると共に、メモリセル領域を取り囲むループ状の溝ＬＧを形成する。溝ＬＧはメモリセル領域周囲に浴槽状の囲い、いわゆるバスタブ構造を作成するためのものである。
【００７３】
図５（Ｂ）に示すように、前述の実施例同様Ｒｕ層２２、Ｗ層２３の堆積を行ない、絶縁層２１上面上のＷ層、Ｒｕ層除去をＣＭＰなどにより除去して、表面を平坦化する。ここで、ループ状溝内を埋め込んだＲｕ層２２ｂ、Ｗ層２３ｂは、メモリセル領域周辺を取り囲んで囲い（以下バスタブと呼ぶ）を形成した形状となる。
【００７４】
図６（Ｃ）に示すように、基板表面上にＳｉＮ、ＳｉＯ2などの絶縁層２６を形成し、その上にメモリセル領域に開口を有するレジストパターン２５を形成する。レジストパターン２５は、ループ状開口ＬＧの表面を覆う形状に形成されている。なお、レジストパターン２５はループ状開口ＬＧ内の外側金属層２２ｂの外周よりも内側まで延在していればその機能を果たせる。
【００７５】
レジストパターン２５をマスクとし、絶縁層２６をパターニングする。パターニングされた絶縁層２６は、ループ状溝ＬＧ内のバスタブ（Ｒｕ層２２ｂ、Ｗ層２３ｂ）の表面の少なくとも一部を覆っている。レジストパターン２５、絶縁層２６をマスクとし、メモリセル領域内の絶縁層２１及びＷ層２３ａの除去を行なう。この除去工程は、ウエッチエッチング、ドライエッチングいずれによって行なっても良い。ループ状溝領域ＬＧにＲｕ層２２ｂ、Ｗ層２３ｂのバスタブ壁が形成されているため、メモリセル領域外側の絶縁層２１はエッチングから保護される。なお、Ｗ層２３ｂは露出し、エッチングで除去されてもよい。
【００７６】
図６（Ｄ）に示すように、図３（Ｂ）同様のキャパシタ誘電体膜２７の形成、セルプレート電極２８ａの形成を行なう。その後、周知技術により、さらに層間絶縁膜を形成し、接続孔を開口し、必要に応じてプラグを埋め込み、上層配線を形成する。
【００７７】
本実施例によれば、メモリセル領域外周はバスタブ（ループ状溝領域）によって画定され、セルプレート電極２８ａ形成後は、メモリセル領域と周辺領域とに共通の平坦化された平面が提供される。
【００７８】
以上の実施例においては、メモリセル領域の外側には１つのＭＯＳトランジスタのみが図示されていた。実際上は、メモリセル領域の周辺に周辺回路が種々形成される。
【００７９】
図７（Ａ）は、メモリセル領域を取り囲むループ状のバスタブ、周辺回路トランジスタ用のピラー状電極を蓄積キャパシタと同時に形成する場合を示す。絶縁層２１に、蓄積電極形成用開口ＡＰ１、メモリセル領域を取り囲むループ状溝部ＬＧ、周辺回路トランジスタの周辺電極を形成する開口ＡＰ２を形成する。
【００８０】
蓄積電極形成用開口ＡＰ１、メモリセル領域を取り囲むループ状溝部ＬＧ、周辺回路のコンタクトプラグ用開口ＡＰ２は、同一露光でレジストパターンが形成されることが望ましいが、別の露光で行われてもよい。この場合にも、エッチングと導電体膜の埋め込みは一緒にできるので工程短縮効果は幾分減るが、全部は損なわれない。同様、場合によってはエッチングも別々に行なうこともできる。この場合にも、導電体の埋め込みは一緒にできるので、工程短縮効果は残る。
【００８１】
図７（Ｂ）に示すように、前述の実施例同様、絶縁層２１表面上に外側金属層であるＲｕ層２２、内側金属層であるＷ層２３の堆積を行ない、ＣＭＰなどにより平坦化を行なう。
【００８２】
図８（Ｃ）に示すように、全面にＳｉＯ2、ＳｉＮ等の絶縁層を堆積した後、メモリセル領域周辺上にレジストマスク２５を形成し、絶縁層をレジストマスク２５を用いてパターニングして周辺領域上の絶縁層２６を形成する。その後、メモリセル領域内の絶縁層２１及び内側金属層であるＷ層２３ａの除去を行なう。その後レジストパターン２５は除去する。
【００８３】
図８（Ｄ）に示すように、図３（Ｅ）に示す工程と同様の工程により、キャパシタ用誘電体膜２７及びセルプレート電極２８ａを形成する。メモリセル領域外側においては、絶縁層２６の下にメモリセル領域を取り囲むバスタブのＲｕ層２２ｂ、Ｗ層２３ｂ、および周辺回路トランジスタの接続用プラグ上に外側金属層であるＲｕ層２２ｃと内側金属層であるＷ層２３ｃで形成されたピラー状電極が蓄積電極形成工程によって作成されている。なお、外側金属層22ｃのみを残し、シリンダ状電極を作っても良い。
【００８４】
なお、上述の実施例においては、メモリセルキャパシタとしてシリンダ状キャパシタを作成したが、同様の工程でピラー状キャパシタを作成することもできることは当業者に自明であろう。この場合、開口の埋め込みは一種類の導電材料で行ってもよい。
【００８５】
メモリセル用のキャパシタを形成する工程において、蓄積電極が下面でのみ支持される状態が出現する。この状態において、蓄積電極の倒れ等が発生する可能性がある。
【００８６】
図９（Ａ）、（Ｂ）、図１０（Ｃ）は、蓄積電極の倒れを防止することのできる実施例を示す概略断面図である。
【００８７】
図９（Ａ）に示すように、絶縁層２１に蓄積電極形成用開口ＡＰ１、ループ用溝形成用開口ＬＧ、周辺回路トランジスタ用開口ＡＰ２を形成する。その後、絶縁層２１上にＲｕ層等の導電層を堆積し、開口を埋め戻す。絶縁層２１表面上に堆積した導電層をエッチング、ＣＭＰなどにより除去することにより、図示の構成が得られる。
【００８８】
なお、本構成においては、蓄積電極をピラー状電極３１ａにより構成している。バスタブ領域３１ｂ、周辺回路電極３１ｃもピラー状電極で形成される。
【００８９】
図９（Ｂ）に示すように、絶縁層２１表面上に、ＳｉＮ絶縁層２１のエッチングに対しエッチング耐性のある絶縁層２６を形成し、その上にレジストパターン２５を形成する。なお、レジストパターン２５は、メモリセル領域外側においては周辺回路トランジスタの接続電極３１ｃ上に開口を有する。メモリセル領域においては、レジストパターン２５は全領域の絶縁層２１を露出するのではなく、各蓄積電極の一部の表面上には、連続する絶縁層２６の一部が残るようなパターンに形成される。このレジストパターン２５をマスクとし、絶縁層２６をエッチングする。各蓄積電極は上下で支持されるため、倒れの発生が防止される。
【００９０】
なお、蓄積電極が倒れる心配がない、又は少ない場合には、一部の蓄積電極上には絶縁層２６が残らないパターンとしても良い。たとえば、メモリセル領域中上層配線を形成する領域にのみ絶縁層２６を残しても良い。
【００９１】
図１４（Ａ）は、この状態の概略上面図を示す。絶縁層２６は、周辺回路のピラー状電極３１ｃの上に開口２６ｃを有し、メモリセル領域においては各蓄積電極の一部上面上に絶縁層２６が存在し、開口２６ａはメモリセル領域の一部領域上にのみ形成されている。但し、蓄積電極３１ａは、行列状に分散配置されているため、蓄積電極３１ａの周囲の絶縁層２１は連続している。
【００９２】
この状態で、絶縁層２６の開口から絶縁層２１の除去を行なう。この除去は、ウエットエッチングで行なうことが望ましいが、ある程度等方的にエッチングが行なえる条件であれば、ドライエッチングで行なうこともできる。例えば、ＨＦを用いたウエットエッチングにより酸化シリコンの絶縁層２１を除去する。絶縁層２１は、開口２６ａを介したエッチングにより除去される。絶縁層２１は蓄積電極３１ａを取り囲んで連続しているため、メモリセル領域内の全絶縁層２１が除去される。メモリセル領域外側にはループ状溝領域を埋めたバスタブＲｕ層３１ｂが存在するため、メモリセル領域外側にはエッチングは及ばない。また、絶縁層２１の下にはＳｉＮ膜２０が存在するため、ＳｉＮ膜２０の表面より下方にはエッチングは及ばない。このようにして、メモリセル領域内の絶縁層２１のみが除去される。その後レジストマスク２５は除去する。
【００９３】
図１０（Ｃ）に示すように、前述の実施例同様キャパシタ誘電体膜の堆積及びセルプレート電極の形成を行なう。ＣＶＤなどのプロセスを用いることにより、絶縁層２６の開口から絶縁層２１を除去した空間内にソースガスが入り込み、蓄積電極３１ａ上にキャパシタ誘電体膜２７、セルプレート電極２８ａの堆積が行なわれる。セルプレート電極が十分形成された後、絶縁層２６表面上に堆積したセルプレート電極層をエッチバック、ＣＭＰなどにより除去する。この段階で平坦表面が形成される。
【００９４】
図１０（Ｃ）に示すように、絶縁層２６表面上に他の絶縁層３０を成膜し、ホトリソグラフィによりパターニングする。周辺回路領域においては、ピラー状電極及びその上の絶縁層２６内の開口２６ｃに合わせて開口３０ｃを形成する。又、メモリセル領域においては、所望の配線層を絶縁層２６上に形成するための開口３０ａを形成する。
【００９５】
絶縁層３０に開口を形成した段階で、絶縁層２６内の開口２６ｃはキャパシタ誘電体層及びセルプレート電極層によって埋められている。この状態では、周辺回路領域のピラー状電極３１ｃに上方から配線を接続することはできない。そこで、絶縁層３０に形成した開口３０ｃを介してセルプレート電極層及びキャパシタ誘電体層除去のためのエッチングを行なう。
【００９６】
なおこの段階で、メモリセル領域におけるセルプレート電極は絶縁層２６、３０により実質的に被覆されているため、メモリセル領域においてはエッチングはほとんど進行しない。これに対し、周辺回路領域においては開口３０ｃが絶縁層２６の開口２６ｃを広く開放しているため、絶縁層２６の開口２６ｃ内に形成されたセルプレート電極層、キャパシタ誘電体層は有効にエッチング除去される。
【００９７】
その後Ａｌ、銅等の導電層を堆積し、エッチバック、ＣＭＰ等により絶縁層３０上の導電層を除去することにより、ダマシン配線３２が形成される。
【００９８】
図９、１０の実施例においては、蓄積電極をピラー状電極で形成した。シリンダ状電極を用い、同様の工程を行なうことも可能である。
【００９９】
図１１（Ａ）は、図９（Ａ）の状態で、開口内を単一の導電層で埋め戻さず、２層の導電層２２、２３で埋め戻した状態を示す。
【０１００】
図１１（Ｂ）は、図９（Ｂ）と同様、メモリセル領域上に部分的な開口を有するレジストマスク２５、絶縁層２６を用い、メモリセル領域の絶縁層２１及びＲｕ層２２ａの内部空間を占めるＷ層２３ａを除去した状態を示す。なお、周辺回路領域においてもピラー状電極の上部に開口が形成され、Ｒｕ層２２ｃの内部空間を充填していたＷ層２３ｃが除去された状態が示されている。その後レジストマスク２５は除去する。
【０１０１】
図１４（Ｂ）はマスクの平面形状を概略的に示す。メモリセル領域の開口２６ａ、周辺回路領域の開口２６ｃが示されている。なお、周辺回路領域においては、開口２６ｃがＲｕ層２２ｃの表面のみを露出するようにしてもよい。図９(Ａ)に示す開口ＡＰ２の平面形状又は／及び図１１（Ｂ）に示す絶縁層２６の開口形状を調整することにより、Ｒｕ層２２ｃ上にのみ開口を形成することも可能である。Ｗ層２３ｃは、無くても良く、絶縁層２６に覆われてもよい。
【０１０２】
図１２（Ｃ）は、図１０（Ｃ）に対応する状態を示す。絶縁層２６の開口を介してキャパシタ誘電体膜２７、セルプレート電極２８ａの堆積が行なわれる。絶縁層２６上の堆積物はエッチバック、ＣＭＰ等により除去される。その後、絶縁層２６の上に他の絶縁層３０が形成され、図９、１０の実施例と同様の開口が形成される。
【０１０３】
周辺回路領域の開口３０ｃを介し、開口２６ｃ内に一旦形成されたキャパシタ誘電体層及びセルプレート電極層を除去した後、新たに導電層３２をＣＶＤなどにより開口内に堆積し、その後ＣＭＰ等により絶縁層３０上の導電層を除去し、ダマシン配線３２を作成する。
【０１０４】
図９、１０、図１１、１２の実施例によれば、配線層を作成するためのマスクとなる絶縁層３０により、同時に絶縁層２６の開口を露出し、セルプレート電極層、キャパシタ誘電体膜を除去することにより、新たに作成する配線層と周辺回路領域のピラー状（シリンダ状）電極とを接続することが可能となる。このようにして、マスク枚数を低減し、ＤＲＡＭ装置の製造工程を簡略化することができる。
【０１０５】
なお、上述の実施例においてはＤＲＡＭ装置を作成したが、キャパシタ誘電体層を強誘電体膜に変更することにより、ＦＲＡＭ装置を作成することもできる。外側金属層、内側金属層はエッチング特性の異なる導電材であればよい。外側導電層としては、Ｒｕ，ＲｕＯ，Ｗ，ＷＮ，ＳＲＯの単層、Ｗ／Ｒｕ、ＷＮ／Ｒｕ、ＴｉＮ／Ｒｕ、Ｔｉ／Ｒｕ、Ｃｕ／Ｒｕ、Ｗ／ＷＮ、ＴｉＮ／Ｗ、Ｔｉ／Ｗ、Ｃｕ／Ｗ、ＴｉＮ／ＷＮ、Ｔｉ／ＷＮ、Ｃｕ／ＷＮ、Ｗ／ＳＲＯ、ＷＮ／ＳＲＯ、Ｔｉ／ＳＲＯ、ＴｉＮ／ＳＲＯ、Ｃｕ／ＳＲＯ、Ｗ／ＲｕＯ，ＷＮ／ＲｕＯ、ＴｉＮ／ＲｕＯ、Ｔｉ／ＲｕＯ、Ｃｕ／ＲｕＯの２層構造、内側導電体層としてはＷ、ＴｉＮ、ＴｉＯＮ、ＳＲＯ、Ｒｕ、ＲｕＯ、誘電体膜としてはＴａ2Ｏ5やＢＳＴ、ＳＴＯ等を使用することができる。
【０１０６】
プラグ１７を形成せず、蓄積電極形成時に絶縁層１６も貫通する開口を形成してもよい。すなわち、プラグ１２上面に外側金属層２２が接続されるようにしてもよい。
【０１０７】
その他種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【０１０８】
【発明の効果】
以上説明したように、本発明によれば、製造の容易な半導体装置が提供される。
【０１０９】
又、信頼性のある半導体装置を少ない製造工程数で作成することができる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の製造工程を示す半導体基板の概略断面図である。
【図２】本発明の実施例による半導体装置の製造工程を示す半導体基板の概略断面図である。
【図３】本発明の実施例による半導体装置の製造工程を示す半導体基板の概略断面図である。
【図４】半発明の他の実施例による半導体装置の製造工程を示す半導体基板の概略断面図である。
【図５】本発明のさらに他の実施例による半導体装置の製造工程を示す半導体基板の概略断面図である。
【図６】本発明のさらに他の実施例による半導体装置の製造工程を示すは導体基板の概略断面図である。
【図７】本発明の他の実施例による半導体装置の製造工程を示す半導体基板の概略断面図である。
【図８】本発明の他の実施例による半導体装置の製造工程を示す半導体基板の概略断面図である。
【図９】本発明の他の実施例による半導体装置の製造工程を示す半導体基板の概略断面図である。
【図１０】本発明の他の実施例による半導体装置の製造工程を示す半導体基板の概略断面図である。
【図１１】本発明の他の実施例による半導体装置の製造工程を示す半導体基板の概略断面図である。
【図１２】本発明の他の実施例による半導体装置の製造工程を示す半導体基板の概略断面図である。
【図１３】本発明の実施例による半導体装置を説明するための概略平面図及び概略断面図である。
【図１４】本発明の実施例を説明するための概略平面図である。
【図１５】本発明者の先の提案を説明するための半導体基板の概略断面図である。
【図１６】本発明者の先の提案を説明するための半導体基板の概略断面図である。
【図１７】本発明者の先の提案を説明するための半導体基板の概略断面図である。
【符号の説明】
１                半導体基板
２                素子分離領域
３                ゲート絶縁膜
４                ゲート電極（ワードライン）
５                窒化シリコン層
６                ソース／ドレイン領域
７                窒化シリコンのサイドスペーサ
１１、１６，２１、２６，３０  絶縁層
１２、１７        導電性プラグ
２０              窒化シリコン層
２２              外側金属層
２３              内側層
ＡＰ              開口
ＢＬ              ビットライン
ＷＬ              ワードライン
２５              レジスト層
３１              蓄積電極
３２              配線
【図１】
0004285619.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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