(57)【特許請求の範囲】
【請求項１】
ゲートと、
前記ゲート上に配置された強誘電体層と、
前記強誘電体層上に配置され、ソースとドレインにそれぞれ絶縁層を介して挟まれ、前記ゲートと電気的に結合する島電極と
を備えた不揮発性メモリ。
【請求項２】
ゲートと、
前記ゲート上に配置された強誘電体層と、
前記強誘電体層上に配置された低誘電率層と、
前記低誘電率層上に配置され、ソースとドレインにそれぞれ絶縁層を介して挟まれ、前記ゲートと電気的に結合する島電極と
を備えた不揮発性メモリ。
【請求項３】
ゲートと、
前記ゲート上に配置された強誘電体層と、
前記強誘電体層上に配置された上部ゲートと、
前記強誘電体層上に配置された低誘電率層と、
前記低誘電率層上に配置され、ソースとドレインにそれぞれ絶縁層を介して挟まれ、前記ゲートと電気的に結合する島電極と
を備えた不揮発性メモリ。
【請求項４】
前記強誘電体層は、前記ゲート上に形成されたグレイン部分と、前記ゲート以外の位置の上に形成された非結晶部分を含むことを特徴とする請求項３に記載の不揮発性メモリ。
【請求項５】
基板上に形成された拡散バリア層をさらに備え、
前記ゲートは、前記拡散バリア層上に配置されたことを特徴とする請求項1乃至４のいずれかに記載の不揮発性メモリ。
【請求項６】
前記拡散バリア層は、実質的に20nm以上のTiOxの膜厚が指定されたことを特徴とする請求項５に記載の不揮発性メモリ。
【請求項７】
前記ゲートが、PtまたはRhOxで形成されたことを特徴とする請求項1乃至６のいずれかに記載の不揮発性メモリ。
【請求項８】
前記強誘電体層は、PbTiO３, PbZrxTi1-xO３, (Pb,Sr)TiO３, (Pb1-YSrY)(Ti1-x)ZrxO３, SrBi2Ta2O9, BaTiO３, Bi3Ti4O12, LiNbO３, SrBi2TaxNb1-xO９ のいずれかで形成されたことを特徴とする請求項1乃至７のいずれかに記載の不揮発性メモリ。
【請求項９】
前記低誘電率層は、SiO2またはSi3N4で形成されたことを特徴とする請求項２乃至８のいずれかに記載の不揮発性メモリ。
【請求項１０】
前記強誘電体層が、PbZrxTi1-xまたは(Pb1-YSrY)(Ti1-xZrx)O3で形成され、その膜厚が実質的に100nm程度であり、かつ、
前記低誘電率層が、SiO2またはSi3N4で形成され、その膜厚が実質的に10nm以下であることを特徴とする請求項８又は９に記載の不揮発性メモリ。
【請求項１１】
前記強誘電体層が、SrBi2Ta2O9で形成され、その膜厚が実質的に200nm程度であり、かつ、
前記低誘電率層が、SiO2またはSi3N4で形成され、その膜厚が実質的に20nm以下であることを特徴とする請求項８又は９に記載の不揮発性メモリ。
【請求項１２】
前記島電極、ソース及びドレインが、AlまたはTiで形成されたことを特徴とする請求項1乃至１１のいずれかに記載の不揮発性メモリ。
【請求項１３】
前記強誘電体層は、前記島電極、ソース、ドレイン領域と接し、かつ、前記ゲートと前記ゲート周囲の拡散バリア層にわたって接していることを特徴とする請求項1乃至１２のいずれかに記載の不揮発性メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリに係り、特に、ゲート部に強誘電体を用いた単電子トランジスタメモリに関する。
【０００２】
【従来の技術】
図８に、従来の単電子トランジスタメモリの断面構造図を示す。単電子トランジスタの不揮発性メモリデバイスとしての試みは、例えば図８に示すような、単電子トランジスタとそのゲート間にフローティング電極８１を基板上に平面配置した構造で成功した例等がある（ChenらのAppl. Phys. Lett. 71, 2038, 1997、S. Tiwariらの Appl. Phys. Lett. 68, 1377 (1996)や、L. GuoらのTech. Dig. Int. Electron Devices Meet., 541 (1993)を参照）。これらのメモリ動作はFowler-Nordheim (ＦＮ)型電子放出を利用して読み出し・書き込みを行うものである。この構造は、メモリが高温でも容易に記憶保持ができるという特徴がある。
【０００３】
書き込み動作としては、まず、ソース１・ドレイン２間電圧が０に設置され、、次にゲート電極７に電圧を印加し、所定電圧以上になるとＦ／Ｎ型電子放出がなされる。これにより、フローティング電極８１と島電極３との間にゲート電界が生じ、ソース１・ドレイン２間電流を制御する。次に、読み取り動作としては、まず、ソース１・ドレイン２間にバイアス電位を印加すると電子が絶縁層４、５をトンネルし、島電極３内に蓄積する。このときの、ソース１・ドレイン２間電流を測置することで、単電子が、島における量子エネルギーレベルを通ってトンネルするため、記憶情報を高感度に読み取り可能である。
【０００４】
【発明が解決しようとする課題】
しかし、ＦＮ型電子放出は、ゲート及びフローティング電極間のバリア層を電子がトンネルする為に比較的高い電界強度が必要なので、消費電力が大きくなったり、バリア層に対する電界ストレスによる劣化が避けられず、書き換え回数に制限がある。また、従来は、比較的大きな抵抗成分により、応答速度にも限界（約ms）があった。すなわち、従来の単電子メモリでは電荷がゲート絶縁膜をトンネルすることにより動作していたので、デバイスの高信頼化、低消費電力化、高速動作などが困難であった。
【０００５】
本発明は、ゲート部に強誘電体を用いて、電荷のゲート絶縁膜トンネル現象を回避した素子動作を実現することにより、デバイスの高信頼化、低消費電力化、高速動作を目的とする。
【０００６】
本発明は、より詳細には、以下のことを目的とする。
・記憶書き込み及び消去手段として強誘電体の分極を利用することにより、原子オーダの分極応答で、高速動作を可能とすること。
・電荷の読み出しに単電子トランジスタを用いることにより、微少電荷・低消費電力での動作を可能とすること。
・ゲート絶縁膜を電流がトンネルする必要を無くすことより、高耐久性（主に強誘電体の耐久性で決定される）、デバイスサイズの微小化を可能とすること。
・確立された半導体製造方法（３層レジスト且つ３角度Al蒸着法（Y.NakamuraらのJpn.J.Appl.Phys.35.1465(1996)を参照）等）を用いることにより、絶縁膜（膜厚方向・水平方向）の精密制御を不要とし、蒸着したAl電極の品質がその積層表面の影響を受けにくいようにして、Siの強誘電体メモリプロセスに比べ、製造プロセスを容易簡便とすること。
・ゲート層構造として、低誘電率層（SiO2）を設けることで、強誘電体膜の高い誘電率によるゲート容量の増加をスクリーンすること。
・下部ゲート金属電極上に強誘電体層成長を用いることにより、強誘電体層の平坦性・結晶性を向上すること。
・拡散バリア層を設けることで、強誘電体層の熱処理工程において、強誘電体成分のSiへの熱拡散を防止すること。
・また、積層構造を採用することで、デバイスの集積度が向上すること。
【０００７】
【課題を解決するための手段】
本発明では、これらの課題を解決する手段として、主に、不揮発性メモリ（特に、単電子トランジスタメモリ）の電荷蓄積部に強誘電体を利用するようにした。不揮発性メモリにおいて、強誘電体材料をコンデンサ部分に用いると、書き込みは強誘電体の分極反転によるので、非常に高速な動作速度（数ナノ秒）となり、また、電子がバリア層をトンネルするための高い電界も必要としないので、消費電力の低減化と耐久性向上に非常に有効である。
【０００８】
本発明の第１の解決手段によると、
ゲートと、
前記ゲート上に配置された強誘電体層と、
前記強誘電体層上に配置され、ソースとドレインにそれぞれ絶縁層を介して挟まれ、前記ゲートと電気的に結合する島電極とを備えた不揮発性メモリを提供する。
本発明の第２の解決手段によると、
ゲートと、
前記ゲート上に配置された強誘電体層と、
前記強誘電体層上に配置された低誘電率層と、
前記低誘電率層上に配置され、ソースとドレインにそれぞれ絶縁層を介して挟まれ、前記ゲートと電気的に結合する島電極とを備えた不揮発性メモリを提供する。
【０００９】
本発明の第３の解決手段によると、
ゲートと、
前記ゲート上に配置された強誘電体層と、前記強誘電体層上に配置された上部ゲートと、
前記強誘電体層上に配置された低誘電率層と、前記低誘電率層上に配置され、ソースとドレインにそれぞれ絶縁層を介して挟まれ、前記ゲートと電気的に結合する島電極とを備えた不揮発性メモリを提供する。
【００１０】
【発明の実施の形態】
（１）本発明の基本構成
図１に、本発明に係る強誘電体単電子トランジスタメモリの動作原理を説明するための断面図を示す。このデバイスは、ソース１、ドレイン２、島電極３、絶縁層４及び５、強誘電体層６、ゲート７、基板８、を備える。
【００１１】
ソース１・ドレイン２間に所定のバイアス電圧を与えて、ゲート電圧を変化させると、数10nm以下のサイズの島電極３内で量子化された静電エネルギー準位に従って、ソース１・ドレイン２間で離散的に電流が流れる。このときのソース１・ドレイン２間電流のオン・オフはゲート７に1/2素電荷を加えることにより可能で、単電子トランジスタは高い電流感度特性を有する。ゲート電圧によって強誘電体層６に分極が誘起されると、その電界は島電極３に印加される。そのときのソース１・ドレイン２間の電流を単電子動作によって高感度に測定することができる。電荷の保持は強誘電体層６内の分極によって行われ、電源を除去しても記憶が保持可能である。強誘電体層６の分極方向もソース１・ドレイン２間電流の大小により判定できる。
【００１２】
（２）第１の実施の形態
図２に、本発明に係る強誘電体単電子トランジスタメモリの第１の実施の形態の断面図を示す。このメモリは、基板８上に形成された拡散バリア層１０と、拡散バリア層１０上に形成したゲート７と、ゲート７及び拡散バリア層１０上に形成した強誘電体層６と、強誘電体層６上に形成されたソース１及びドレイン２と、ソース１とドレイン２との間に形成された島電極３と、島電極３とソース１との間の絶縁層４と、島電極３とドレイン２との間の絶縁層５とを備える。
【００１３】
島電極３、ソース１及びドレイン２は、例えば、AlまたはTiで形成することができる。ソース１及びドレイン２は、例えば、数10nm程度の幅及び厚さを有する金属で形成される。また、島電極３は、例えば、数10nm以下のサイズで形成される。絶縁層４、５は、例えば、酸化Alまたは酸化Tiで形成することができる。Alの島電極３、ソース１、ドレイン２を含む単電子トランジスタは、同一平面上に形成される。強誘電体層６は、例えば、PbTiO３, PbZrxTi1-xO３, (Pb,Sr)TiO３, (Pb1-YSrY)(Ti1-x)ZrxO３, SrBi2Ta2O9, BaTiO３, Bi3Ti4O12, LiNbO３, SrBi2TaxNb1-xO９, のいずれかで形成することができる。強誘電体層６は、例えば、誘電率ε＞ 100である。強誘電体層６は、この例では、島電極３、ソース１、ドレイン２領域と接し、かつ、ゲート７とゲート７周囲の拡散バリア層１０にわたって接している。
【００１４】
ゲート７は、例えば、PtまたはRhOxで形成され、強誘電体層６の下に配置し、島電極３への電子の出し入れを制御する。ゲート７は、膜厚が、例えば、実質的に50nm以下にすることができる。ゲート７は、基板上に形成された拡散バリア層１０上に配置される。なお、ゲート電位を印加すると、ゲート電位によっても島電極３に電荷が蓄積されるので、通常の単電子トランジスタは、この誘起された電荷をキャンセルするための他のゲートを設けることができる。拡散バリア層１０は、例えば、実質的に20nm以上のTiOxの膜厚とすることができる。
【００１５】
図３に、本発明に係る強誘電体単電子トランジスタメモリの第１の実施の形態の等価回路図を示す。ゲート電圧は強誘電体層６に直接印加されるので、ゲート層の膜厚は、強誘電体層６だけを考え、以下の条件の下で決定される。
▲１▼  強誘電体層６を介して印加するゲート電圧Vgが、強誘電体内部の分極に必要な最低電位を越えることである。今回はこの最低電位を、強誘電体の抗電界（Ec）＝50 kV/cmと仮定して見積もる。この条件は、
Vg＞Ec×膜厚（dg）
であり、膜厚dgから、最低必要なVgの値はEcとdgの積で与えられる。この条件だけであれば、膜厚を極力小さくすればゲート電圧を下げられ、消費電力も低減可能だが、デバイスプロセス上の以下の条件も考慮が必要である。
▲２▼  薄膜成長上の制約から、最低膜厚は、
dg＞1000Å（例えばPbTiO3またはPbZrxTi1-xO3の場合）
dg＞2000Å（例えばSrBi2Ta2O9=SBTの場合）
である。従って、想定されるゲート電圧は1000Åで0.5V、2000Åで1.0Vと低電位である。しかし、この実施の形態では、ゲート容量が大きくなり、例えばPbTiO3（ε〜500）の場合でCg〜1300aF、SBT（ε〜200）の場合でCg〜500aFとなり、従来の金属接合型単電子トランジスタのゲート容量〜10-1 aF以下（NakamuraらのJpn. J. Appl. Phys. 35, L 1465, 1996を参照）に比べて3桁以上大きい。単電子トランジスタの動作限界温度は
kT=e2/2C
により求められるので、上述のゲート容量では、単電子トランジスタの読みとり動作の為に、mK以下の動作温度が必要である。（なお、「〜」は「≒」を示す。）
【００１６】
（３）第２の実施の形態
図４に、本発明に係る強誘電体単電子トランジスタメモリの第２の実施の形態の断面図を示す。このメモリは、基板上に形成した拡散バリア層１０と、拡散バリア層１０上に形成したゲート７と、ゲート及び拡散バリア層１０上に形成した強誘電体層６と、強誘電体層６上に形成した低誘電率層１２と、低誘電率層１２上に形成されたソース１及びドレイン２と、ソース１とドレイン２との間に形成された島電極３と、島電極３とソース１との間の絶縁層４と、島電極３とドレイン２との間の絶縁層５を備える。
【００１７】
低誘電率層１２は、例えば、SiO2又はSi3N4で形成することができる。低誘電率層１２（例えばε〜 4のSiO2）の役割は、強誘電体膜の高い誘電率によるゲート容量の増加をスクリーンし、さらに島電極３から漏れる電気力線による容量成分を極力低減化し、単電子トランジスタの動作限界温度（kT=e2/2C）の低下を防ぐことである。他の構成要素は、第１の実施の形態と同様である。
【００１８】
一般的に強誘電体はミクロンサイズのグレインが発生しやすい。一方、平坦な金属膜上では単一結晶化しやすい。これらの性質から、図４のように、強誘電体の形成途中で基板上のステップカバレージがある場合、ゲート金属電極上だけ単結晶によるグレインが形成され、ゲート金属電極以外の拡散バリア層上には結晶性が悪く強誘電性を示さない層が形成されると考えられる。従って、ゲート金属電極上の強誘電体のグレイン部分だけが分極されるので、集積化した場合の隣接する素子の分離は、ゲート金属電極のサイズを素子単位として可能で、集積化が可能である。
【００１９】
（４）第３の実施の形態
図５に、本発明に係る強誘電体単電子トランジスタメモリの第３の実施の形態の断面図を示す。このメモリは、基板上に形成した拡散バリア層１０と、拡散バリア層１０上に形成した下部ゲート金属電極１４と、下部ゲート金属電極１４及び拡散バリア層１０上に形成した強誘電体層６と、強誘電体層６上に形成した低誘電率層１２と、強誘電体層６上に形成した上部ゲート金属電極１５と、低誘電率層１２上に形成されたソース１及びドレイン２と、ソース１とドレイン２との間に形成された島電極３と、島電極３とソース１との間の絶縁層４と、島電極３とドレイン２との間の絶縁層５を備える。
【００２０】
第２の実施の形態との違いは、Pt等の上部ゲート金属電極１５及び下部ゲート金属電極１４を強誘電体層６の上部および下部に配置したことである。低誘電率層１２（例えばε〜4のSiO2）の役割は、強誘電体膜の高い誘電率によるゲート容量の増加をスクリーンし、さらに島電極３から漏れる電気力線による容量成分を極力低減化し、単電子トランジスタの動作限界温度（kT=e2/2C）の低下を防ぐことである。また、強誘電体層６は、グレイン部分６１と非結晶部分６２とを含む。
【００２１】
第２の実施の形態２では、下部のゲート電極上の単結晶グレインを一個の単電子トランジスタ素子と対応させ、下部のゲート電極だけで、強誘電体の分極を起こして書き込み動作を行うが、実際は下部のゲート電極の形状だけでグレインサイズの形状制御を行うことは必ずしも容易とはいえず、グレインサイズやグレイン間の境界のばらつきが起こり、書き込み時の電界分布の不均一性などによる書き込みエラーが予想される場合がある。そこで第３の実施の形態では、任意の単電子トランジスタ素子の直下において、電荷を蓄積する領域の限定をより有効に行う為に、新たに、上部ゲート金属電極１５を追加し、上部及び下部ゲート金属電極１５及び１４にはさまれた強誘電体層６のグレイン部分６１だけを分極させ、書き込み操作を行う。この結果、強誘電体グレインサイズやその境界が多少変形しても、電界強度分布がより集中し、単電子トランジスタの直下に限定した分極をより正確に起こすことが可能であり、素子分離をさらに高め、集積化した場合の誤動作を抑制することができる。
【００２２】
（５）ゲート層の膜厚及び材料の決定方法
強誘電体層６の材料の選択と膜厚は、第２及び第３の実施の形態ともに以下の考えで決定する。
図６に、本発明に係る強誘電体単電子トランジスタメモリの第２及び第３の実施の形態の等価回路図を示す。すなわち、これは、図４及び図５に示した単電子トランジスタの等価回路である。ここでは、ソース１、ドレイン２の各電極とアース間容量は無視し、ゲート容量だけを考える。等価回路の特徴は、ゲート７と島電極３間が２個の直列コンデンサ（C1、C2）となっている点である。膜厚（d1、d2）を決定する条件を、以下に示す。
▲１▼  C1、C2を介して印加するゲート電圧Vg（=V1+V2）の内、V2が強誘電体層６内部の分極に必要な最低電位を越えることである。今回はこの最低電位を、強誘電体の抗電界（Ec）＝50 kV/cmと仮定して見積もる。この条件は
V2＞Ec×膜厚（d2）
であり、膜厚d2から、最低必要なV2の値はEc d2で与えられる。
▲２▼  薄膜成長上の制約から、最低膜厚は、
d2＞1000Å（PbTiO3またはPbZrxTi1-xO3の場合）
d2＞2000Å（SrBi2Ta2O9=SBTの場合）
d1＞100Å（SiO2の自然酸化膜厚以上）
である。これらの条件下で、V1+V2を最小にするd1 とd2 の組み合わせを見出す。
ゲート電圧Vgは、
Vg = V1+V2= V2 (V1 / V2+1)
なので、条件１で与えられるV2とC1、C2の比で与えられるV1 / V2から計算できる。C1、C2の誘電率と膜厚から、
Vg = Ec d2（ε2d1/ε1d2+1）＝Ec（ε2d1/ε1+ d2）      （１）
となる。
【００２３】
ここで、d1、d2の選定は、式（１）の中でVgに対する寄与の大きさで決められ、誘電率の大小関係（ε２ >> ε１）から、実際は（第１項）>>（第２項）なので、d1の寄与が大きい。従ってd1を減少させればよいが、条件▲２▼の制限から限界がある。条件▲２▼の下で、現実的なd1、d2の組み合わせを選んだとき、式（１）より求められるVgが、実用上妥当な範囲の10V以下になる条件を求めると以下のようになる。
・PbTiOx（ε２〜 500）の場合、d1 =100 Å, d2 =1000 Åで、Vg =6.8 V
・SBT（ε２〜 200）の場合、d1 =200 Å, d2 =2000 Åで、Vg =6.0 V
【００２４】
上記の膜厚条件で、島電極３を点電荷と仮定した場合の粗い見積もりとして、単電子トランジスタの島電極３ゲート容量は0.2 aF、強誘電体層６の抗電界印加時に蓄えられる電価量は〜1.2 aC（=8e、SBTの場合）、〜1.4 aC（=9e、PbTiOxの場合）誘起される分極は0.4 μC/cm2（SBTの場合）、0.5 μC/cm2（PbTiOxの場合）、である。よって、従来の単電子トランジスタ（ChenらのAppl. Phys. Lett. 71, 2038, 1997やNakamuraらのJpn. J. Appl. Phys. 35, L 1465, 1996を参照）や強誘電体の特性（上本康裕, 応用物理  第67巻, 第11号, 1257, 1998やMiharaらのJpn. J. Appl. Phys. 34, 5233, 1995を参照）とかけ離れた値ではなく、十分動作可能な範囲である。
【００２５】
（６）動作説明
以上のように決定されたデバイス構造のメモリ動作は、以下のように説明される。図７に、本発明に係る強誘電体単電子トランジスタメモリの電流・電圧特性図を示す。第１〜第３の実施の形態は、基本的に同様の動作が行われる。
【００２６】
単電子トランジスタ固有の特徴は、ソース１・ドレイン２間電流を電子数個単位で読みとれることである。単電子トランジスタでは、静電容量Cが非常に小さく、静電容量Cの桁が電子電荷の桁に近くなる。ゲート電圧を固定した場合は、ソース１・ドレイン２間の電流・電圧特性は階段状になり、比例と一定を繰り返しながら、電流値が上昇する。このままでは、電子数個単位の読み出しを行っているかどうかは不明である。そこで、ゲート電圧を変化させる。このときは、ソース１・ドレイン２間電位を一定に保持する。
【００２７】
ゲート電位を変化させると、ソース１・ドレイン２間電流を制御できる。すなわち、あるゲート電位でソース１・ドレイン２間電流を流すことができ（図７のHighの状態）、また、あるゲート電位でソース１・ドレイン２間電流を阻止することができる（図７のLowの状態）。High状態とLow状態の数は、島電極３内の量子化準位に相当する。こうして、ゲート電位を掃引してHigh(on)とLow(off)を判定する。
【００２８】
本発明の場合は、ゲート７の印加電圧により強誘電体層６に蓄積した電荷によって、ある一定電位まで、一気にゲート掃引することになる。ただし、本発明の場合は破壊読み出しになり、読み取り後は、以前の電荷が蓄積されてないので、新たにゲート電位を与え強誘電体層６に電荷を蓄積（書き込み）し、次回の読み出しまで保持することができる。
【００２９】
書き込みの具体的動作としては、まず、ソース１・ドレイン２間電圧が０に設定され、次にゲート７に電圧Vgを印加し、強誘電体層６の電位V2が抗電界以上に増大すると、強誘電体層６に分極が起こり、発生した内部電荷Qgが不揮発性電荷として蓄積される（書き込み）。第１の実施の形態では、強誘電体層６の電界がゲート電界として島電極３に直接印加され、ソース１・ドレイン２間電流を制御する。一方、第２及び第３の実施の形態では、内部電荷Qgは強誘電体層６と低誘電率層１２とではそれぞれ同量であり、低誘電率層１２の電界がゲート電界として島電極３に直接印加され、ソース１・ドレイン２間電流を制御する。
【００３０】
次に、読み取りの具体的動作としては、まずソース１・ドレイン２間にバイアス電位を印加すると、電子が絶縁層４、５をトンネルし島電極３内に蓄積する。この蓄積電荷による静電ポテンシャルエネルギーはnmスケールの島電極３内で量子化されるので、観測されるソース１・ドレイン２間電流Isdは、量子化エネルギーを反映して、ゲート電位に対して周期的に変化する。ゲート電位に対するソース１・ドレイン２間電流Isdの周期波形は、例えば図７のようになり、書き込み動作時に誘起された内部電荷Qgに対応するゲート電位に応じて、記憶情報の０(Low)または１(High)を読み取ることができる。０と１との判定は、読みとった周期ピークの数を０、１に対応させてもよいし、ノイズが低ければ、各ピーク個別に対応させ、多値記憶させることも可能である。この場合、原理上1/2素電荷に相当するゲート電圧＝e/2Cgを最小単位としてソース１・ドレイン２間電流Isdを測定でき、高感度に読み取り可能である。
【００３１】
また、消去動作は、ゲート７に書き込み時と逆電圧を印加して行われる。
以上、主に単電子トランジスタメモリについて説明したが、本発明はこれ以外の不揮発性メモリにも適用することができる。
【００３２】
【発明の効果】
本発明によると、以上のように、ゲート部に強誘電体を用いて、電荷のゲート絶縁膜トンネル現象を回避した素子動作を実現することにより、デバイスの高信頼化、低消費電力化、高速動作を達成することができる。
【００３３】
本発明は、より詳細には、以下のような効果を奏する。
・記憶書き込み及び消去手段として強誘電体の分極を利用することにより、原子オーダの分極応答で、高速動作を可能となること。
・電荷の読み出しに単電子トランジスタを用いることにより、微少電荷・低消費電力での動作が可能となりること。
・ゲート絶縁膜を電流がトンネルする必要が無いので、高耐久性（主に強誘電体の耐久性で決定される）、デバイスサイズの微小化が可能となること。
・確立された半導体製造方法（３層レジスト且つ３角度Al蒸着法（Y.NakamuraらのJpn.J.Appl.Phys.35.1465(1996)を参照）等）を用いることにより、絶縁膜（膜厚方向・水平方向）の精密制御が不要となり、蒸着したAl電極の品質がその積層表面の影響が受けにくいようになり、Siの強誘電体メモリプロセスに比べ、製造プロセスが容易簡便となること。
・ゲート層構造として、低誘電率層（SiO2）を設けることで、強誘電体膜の高い誘電率によるゲート容量の増加をスクリーンできること。
・下部ゲート金属電極上に強誘電体層成長を用いることにより、強誘電体層の平坦性・結晶性を向上できること。
・拡散バリア層を設けることで、強誘電体層の熱処理工程において、強誘電体成分のSiへの熱拡散を防止できること。
・また、積層構造を採用することで、デバイスの集積度を向上できること。
【図面の簡単な説明】
【図１】本発明に係る強誘電体単電子トランジスタメモリの動作原理を説明するための断面図。
【図２】本発明に係る強誘電体単電子トランジスタメモリの第１の実施の形態の断面図。
【図３】本発明に係る強誘電体単電子トランジスタメモリの第１の実施の形態の等価回路図。
【図４】本発明に係る強誘電体単電子トランジスタメモリの第２の実施の形態の断面図。
【図５】本発明に係る強誘電体単電子トランジスタメモリの第３の実施の形態の断面図。
【図６】本発明に係る強誘電体単電子トランジスタメモリの第２及び第３の実施の形態の等価回路図。
【図７】本発明に係る強誘電体単電子トランジスタメモリの電流・電圧特性図。
【図８】従来の単電子トランジスタメモリの断面構造図。
【符号の説明】
１        ソース
２        ドレイン
３        島電極
４、５    絶縁層
６        強誘電体層
７        ゲート
８        基板
１０      拡散バリア層
１２      低誘電率層
１４      下部ゲート金属電極
１５      上部ゲート金属電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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