(57)【特許請求の範囲】
【請求項１】
デジタル処理回路であって、
当該デジタル処理回路の入力側に位置するアナログ／デジタル変換器と、
前記アナログ／デジタル変換器から出力される信号をデジタル処理する装置と、
当該デジタル処理回路の出力側に位置し、デジタル処理する前記装置から出力される信号をアナログ形式に変換するデジタル／アナログ変換器と、
基準電圧源からの基準電圧VBに応答し、前記アナログ／デジタル変換器の基準入力部に基準入力電圧(V2)を与える第1利得制御回路(A2)と、
前記基準電圧(VB)に応答し、前記デジタル／アナログ変換器の基準入力部に基準入力電流(Iref)を与える第2利得制御回路(A3)と
を有し、前記アナログ／デジタル変換器の入力電圧(V1)は前記基準入力電圧(V2)に比例し、該基準入力電圧(V2)は前記基準電圧(VB)に比例し、
前記デジタル／アナログ変換器の出力電流(IS)は前記基準入力電流(Iref)に比例し、該基準入力電流(Iref)は前記基準電圧(VB)に比例し、
当該デジタル処理回路の利得は前記出力電流(IS)及び前記入力電圧(V1)の比率で表現される
ことを特徴とするデジタル処理回路。
【請求項２】
当該デジタル処理回路の利得が、前記基準電圧(VB)とは独立している
ことを特徴とする請求項1記載のデジタル処理回路。
【請求項３】
デジタル処理回路であって、
アナログ／デジタル変換器と、
前記アナログ／デジタル変換器に結合され、該アナログ／デジタル変換器から出力される信号をデジタル処理する装置と、
当該デジタル処理回路の出力側に位置し、デジタル処理する前記装置から出力される信号を変換する電流制御型のデジタル／アナログ変換器と、
基準電圧源からの基準電圧VBに応答し、V2＝G2×VBである制御電圧V2を前記アナログ／デジタル変換器の基準入力に与える利得G2の第1増幅器と、
前記基準電圧(VB)を受ける正の入力端子及び抵抗(R1)を介してアースに接続される負の入力端子を有する差動増幅器と、
前記差動増幅器の出力に接続されたゲート、前記抵抗(R1)を介してアースに接続されたソース及び前記デジタル／アナログ変換器の基準入力に接続されたドレインを有するトランジスタと
を有し、前記アナログ／デジタル変換器の入力電圧(V1)は前記制御電圧(V2)に比例し、
前記デジタル／アナログ変換器の出力電流(IS)は前記基準入力に流れる基準入力電流(Iref)に比例し、該基準入力電流(Iref)は前記基準電圧(VB)に比例し、
当該デジタル処理回路の利得は前記出力電流(IS)及び前記入力電圧(V1)の比率で表現される
ことを特徴とするデジタル処理回路。
【請求項４】
デジタル処理回路であって、
アナログ／デジタル変換器と、
前記アナログ／デジタル変換器に結合され、該アナログ／デジタル変換器から出力される信号をデジタル処理する装置と、
当該デジタル処理回路の出力側に位置し、デジタル処理する前記装置から出力される信号を変換する電圧制御型のデジタル／アナログ変換器と、
基準電圧源からの基準電圧(VB)に応答し、前記アナログ／デジタル変換器の基準入力部に第1制御電圧(V2)を与える第1利得制御回路(A2)と、
前記基準電圧(VB)に応答し、前記デジタル／アナログ変換器の基準入力部に第2制御電圧(Vref)を与える第2利得制御回路(A3)と
を有し、前記アナログ／デジタル変換器の入力電圧(V1)は前記第1制御電圧(V2)に比例し、該第1制御電圧(V2)は前記基準電圧(VB)に比例し、
前記デジタル／アナログ変換器の出力電圧(VS)は前記第2制御電圧(Vref)に比例し、該第2制御電圧(Vref)は前記基準電圧VBに比例し、
当該デジタル処理回路の利得は前記出力電圧(VS)及び前記入力電圧(V1)の比率で表現される
ことを特徴とするデジタル処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力がアナログ／デジタル変換器よりなり、出力がデジタル／アナログ変換器よりなるデジタル処理回路に係る。特に、本発明は上述の様なデジタル処理回路の利得を制御しうる回路に係る。
本発明は例えばテレビジョン受像機、ビテオレコーダ、又は衛星デコーダ等の様な回路を用いるいかなるオーディオ又はビテオ装置にも適用される。従って、本発明による処理回路は３つの基本的回路：即ちアナログ／デジタル変換器、デジタル処理装置、及びデジタル／アナログ変換器よりなる。
【０００２】
【従来の技術】
これらの処理回路を作成するために現在のところ２つの型の構成が当業者に知られている。
第１の構成は、３つの基本的回路を別々に作り、処理回路を構成するようにこれらを組合わせるものである。第１の構成によれば、各アナログ／デジタル及びデジタル／アナログ変換器はそれに特有の基準により制御される利得を有する。これは変換器により構成される基本的回路と一体化されてもよく、されなくてもよい制御回路を含む。
【０００３】
一般に、利得制御を可能にする基準は特定の回路により変換器の供給電圧から作られる。利得制御に必要な正確さに応じて、多かれ少なかれ複雑で嵩の大きい特別な回路を作る必要がある。
利得制御を行なう他の方法は変換器により構成される部品内の基準電圧を用いることである。この内部基準電圧は当業者にはバンドギャップ電圧として知られている。しかし乍ら、例えばＣＭＯＳ技術の様なある技術によれば、バンドギャップ電圧は一つの部品から他の部品に再現することは困難である。２つの異なった部品に対し生じた２つのバンドギャップ電圧間の差は実際に１０％の値に達してもよく、或いは越えてもよい。これは種々の回路についての利得に大きな拡がりをもたらす。
【０００４】
第２の構成は３つの基本的回路を２つの部品の助けで作ることからなり；アナログ／デジタル変換器は第１の部品とデジタル処理装置により構成される組立体とよりなり、デジタル／アナログ変換器は第２の部品よりなる。処理回路の利得制御は２つの部品の各々に関しての利得制御によりなされる。
【０００５】
【発明が解決しようとする課題】
各部品の利得制御を行なわせる基準は上記の如く形成される。即ち良い正確性を有するが比較的複雑で嵩の大きい特定の回路を用いるか、或いは形成するのが難しいバンドギャップ電圧を用いるかである。本発明はこれらの欠点を有さない。
【０００６】
【課題を解決するための手段】
本発明は、回路の入力側に位置するアナログ／デジタル変換器と、アナログ／デジタル変換器から出力される信号をデジタル処理する装置と、回路の出力側に位置しデジタル処理装置から出力される信号を変換するデジタル／アナログ変換器とよりなるデジタル処理回路を提供する。デジタル処理回路は、該回路の利得を単一電圧基準から制御する手段を有する。
【０００７】
上記の手段は本発明による処理回路の利得が単一基準電圧とは独立である様なものであり、有利である。望ましくは、単一基準電圧はバンドギャップ電圧であり、回路はＣＭＯＳ技術で作られる。より一般的には、本発明による回路は他の技術を利用しても作られうる。
本発明の他の特徴及び利点は以下図面と共にするこれに限定されることはない例示としての望ましい実施例の説明より明らかとなろう。
【０００８】
【発明の実施の形態】
図１及び図２中、同一部分には同一符号を付す。図１は本発明の第１実施例を示す。
処理回路は、アナログ／デジタル変換器１と、デジタル処理装置２と、デジタル／アナログ変換器３とよりなる。図１の実施例によれば、デジタル／アナログ変換器３はスイッチング動作を容易にするために電流−制御される。有利なことに、アナログ／デジタル変換器用基準電圧Ｖ２とデジタル／アナログ変換器用基準電流Irefとの両方を供給するのに単一基準電圧ＶＢを用いる。
【０００９】
基準電圧Ｖ２は電圧ＶＢを入力に受ける利得Ｇ２の増幅器Ａ２から生ずる。従って、これは次の様になる。
Ｖ２＝Ｇ２×ＶＢ
電圧ＶＢは、負の入力が一方で抵抗Ｒ１を介して回路のアースに接続され、他方でトランジスタＴのソースに接続された差動増幅器Ａ３の正の入力に送られる。トランジスタＴのゲート及びドレインは夫々差動増幅器Ａ３の出力に接続され、デジタル／アナログ変換器の基準電流Irefが取り出される点に接続されている。非常に高い利得Ｇ３の差動増幅器は、Ｖ+ 及びＶ- が夫々正の入力に印加された電圧及び差動増幅器Ａ３の負の入力に印加された電圧であるとき、Ｖ+ ＝Ｖ- とされている。
【００１０】
従って、抵抗Ｒ１の端子に集められた電圧Ｖ３は電圧ＶＢに等しい。基準電流Irefは次の通りである：
【００１１】
【数１】
0004388606.tif 000002
【００１２】
当業者には知られている様に、デジタル／アナログ変換器３の出力の負荷となる抵抗ＲＳを通る出力電流ＩＳ以下の如く表わされる：
【００１３】
【数２】
0004388606.tif 000003
【００１４】
ここで、
−Ｉｍ＝ｋ×Irefであり、Ｉｍは処理装置の出力に得られる最大電流を表わし、ｋはデジタル／アナログ変換器の構成に関する係数である。
−Ｎは変換される二進コードの桁数値、即ちｎビート変換器に対しては０から２n −１の間の整数を表わす。
−２n −１は変換された二進コードが取りうる最大桁数値を表わす。
【００１５】
処理回路の出力Ｓに集められた電圧ＶＳは次の如く表わされる：
【００１６】
【数３】
0004388606.tif 000004
【００１７】
ここで、
【００１８】
【数４】
0004388606.tif 000005
【００１９】
従って、次の如くになる：
【００２０】
【数５】
0004388606.tif 000006
【００２１】
望ましくは、その入力において、処理回路は利得Ｇ１の増幅器Ａ１よりなる。アナログ／デジタル変換器１の入力での電圧Ｖ１は次の通りである：
Ｖ１＝Ｇ１×ＶＥ、
ここで、ＶＥは処理回路の入力Ｅに印加された電圧である。
当業者に知られている様に、変換器１の入力での電圧Ｖ１は次の様に書ける：
Ｖ１＝Ｎ×ΔＶ、
ここで、Ｎは前述の如き二進コードの桁数値であり、ΔＶは変換されるべきアナログ電圧のエレメンタリステップである。
【００２２】
従って、次の様になる：
【００２３】
【数６】
0004388606.tif 000007
【００２４】
ここで
【００２５】
【数７】
0004388606.tif 000008
【００２６】
であり、Ｖ２＝Ｇ２×ＶＢである。
そこで次の様になる。
【００２７】
【数８】
0004388606.tif 000009
【００２８】
従って、処理回路の利得は次の様に書き表わされる。
【００２９】
【数９】
0004388606.tif 000010
【００３０】
又は
【００３１】
【数１０】
0004388606.tif 000011
【００３２】
利得Ｇを与える式から得られる如く、Ｇの値は基準電圧ＶＢの値に依存しない。
有利なことに、本発明による処理回路の利得の値は電圧ＶＢの値を再生する際おこりうる困難性に影響されない。
望ましい実施例によれば、増幅器Ａ１，Ａ２，Ａ３、トランジスタＴ、変換器１及び３、デジタル処理装置２で構成される種々の要素はＣＭＯＳ技術で作られた一つの同一の部品に集積される。前述の如く、基準電圧ＶＢは部品内部のバンドギャップ電圧であり、その変化は一つの部品と他とで１０％に達するかそれ以上である。
【００３３】
有利なことに、ＣＭＯＳ技術で作られた種々の処理回路に関する利得値はバンドギャップ値の変化によって影響されない。
本発明によれば、抵抗Ｒ１及びＲＳは処理回路により構成された部品と集積化されても、されなくてもよい。
抵抗Ｒ１及びＲＳが部品と集積化されない場合、処理回路の利得の値は抵抗の値を変更することにより調整可能である。有利なことに、本発明による利得の値の調整は従来回路で用いられる調整よりも簡単化される。
【００３４】
利得Ｇの値の正確さは、抵抗ＲＳ及びＲ１、利得Ｇ１及びＧ２、係数ｋの正確さに依存する。一般に、Ｇ１及びＧ２及び係数ｋの値は容易に再現される。利得Ｇの値の正確さは通常抵抗ＲＳ及びＲ１の正確さにのみ依存する。かくて、使用者は例えば高い正確さを要求されない適用に対し５％で抵抗を選ぶことかでき、逆に高い正確さを必要とする適用に対しては０．１％で抵抗を選び得る。後者の場合、即ち抵抗が高正確度のものである場合、種々の処理回路に対し得られた利得は２％以下のブラケット内で再現されうる値を有する。
【００３５】
特別な実施例によれば、処理回路は増幅器Ａ１及びＡ２を含まない。この場合、Ｇなる表示で現われる利得Ｇ１及びＧ２は両方共１に等しくなる。この適用は、Ｖ２がＶＢに等しいので基準電圧に等しいコーディングダイナミックレンジに相当する。処理回路の利得は専ら抵抗ＲＳ，Ｒ１及び係数ｋにのみ依存する。１つの回路から他の回路への利得Ｇの変化は極めて小さくなる。
【００３６】
図２は本発明の第２実施例を示す。この第２実施例によれば、出力デジタル／アナログ変換器４は基準電圧Vrefにより制御される。基準電圧Vrefは電圧ＶＢから得られる。
この目的のため、電圧ＶＢは、負の入力が一方では抵抗Ｒ３を介して回路のアースに接続され、他方でＲ２を介して増幅器Ａ３の出力に接続されている差動増幅器Ａ３の正の入力に送られる。
【００３７】
基準電圧Vrefは増幅器Ａ３の出力に得られる電圧である。
そこで次の様になる。
Vref＝Ｇ0 ×ＶＢ
ここでＧ0 は
【００３８】
【数１１】
0004388606.tif 000012
【００３９】
に等しい。
デジタル／アナログ変換器の出力電圧ＶＳは次の式で与えられる：
【００４０】
【数１２】
0004388606.tif 000013
【００４１】
入力アナログ／デジタル変換器に関して、図２に示す回路は図１に示す回路と同じである。従って、入力電圧ＶＥに対する式は下記の様にも表わされうる：
【００４２】
【数１３】
0004388606.tif 000014
【００４３】
従って、電圧ＶＳの電圧ＶＥに対する比である利得Ｇに対する式は下記のように表わされうる：
【００４４】
【数１４】
0004388606.tif 000015
【００４５】
図１の場合の様に、種々の要素、即ち増幅器Ａ１，Ａ２，Ａ３、変換器１及び４、デジタル処理装置２は一の同じ部品内に集積されえ、一の同じ技術、例えばＣＭＯＳ技術を使って形成される。有利なことに、抵抗Ｒ２及びＲ３は処理回路により構成される部品と集積化されえ、或いは部品外部の要素とされてもよい。
抵抗Ｒ２及びＲ３が部品と集積化されない場合、処理回路の利得の値は抵抗の値を変更することにより調整可能である。
【００４６】
本発明による処理回路の実施例に拘らず、特に興味のある適用は、信号がデジタル処理がなされる第１のパス又はデジタル処理が行なわれない第２のパスのいずれかに印加される装置に係る。これはパスに信号が通るのに拘らず実質的に同じである信号の利得に対し屡々必要である。
上述の様な典型的な装置は、映像信号がＰＡＬ型であるかＳＥＣＡＭ型であるかにより映像信号輝度成分と色度成分に分離するフィルタに係る。ＰＡＬ型信号に対して、第１のパスはフィルタされたパス即ちアナログ／デジタル変換、デジタル処理、デジタル／アナログ変換を受けるものである。ＳＥＣＡＭ型信号に対して、第２のパスは上述のデジタル処理を受けない通常「バイパス」と称されるパスである。２つのパスの利得は実質的に同じであるべきである。有利なことに、本発明はかかる装置を作ることを可能にする。
【００４７】
上述の本発明の実施例は、入力デジタル／アナログ変換回路が電圧制御され、出力デジタル／アナログ変換回路が電圧制御又は電流制御される利得制御回路に係る。より一般的には、本発明は入力アナログ／デジタル変換器が出力デジタル／アナログ変換の様に電圧制御又は電流制御されるデジタル処理利得回路を提供する。
【００４８】
【発明の効果】
【図面の簡単な説明】
【図１】本発明の第１実施例を示す図である。
【図２】本発明の第２実施例を示す図である。
【符号の説明】
１  アナログ／デジタル変換器
２  デジタル処理装置
３，４  デジタル／アナログ変換器
Ａ１，Ａ２  増幅器
Ａ３  差動増幅器
【図１】
0004388606.tif 000016
【図２】
0004388606.tif 000017