(57)【特許請求の範囲】
【請求項１】
チップのパッドの接続性をテストする接続性テストシステムであって、
パッド対として指定されている複数のパッドと、
パッド対の第１のパッドに関連した第１のテスト論理部であって、当該第１のパッドが第１の入力および第１の出力を有するような第１のテスト論理部と、
パッド対の第２のパッドに関連した第２のテスト論理部であって、当該第２のパッドが第２の入力および第２の出力を有するような第２のテスト論理部と、を備え、
前記第１の入力が前記第２の出力に結合され、前記第２の入力が前記第１の出力に結合されるとともに、
前記複数のパッドのそれぞれが双方向性パッドであり、
前記第１のパッドが出力パッド専用あるいは入力パッド専用として構成され、前記第２のパッドが双方向性パッドとして機能する、
ことを特徴とする接続性テストシステム。
【請求項２】
複数のパッドがＯＤＤモードおよびＥＶＥＮモードでテストされ、前記第１のパッドがＯＤＤパッドと指定され、前記第２のパッドがＥＶＥＮパッドと指定されることを特徴とする請求項１に記載の接続性テストシステム。
【請求項３】
複数のパッドの各パッドが出力ドライバと受信器とを有し、パッドに入力されるテスト信号が前記受信器によって受信され、該パッドから出力されるテスト信号が前記出力ドライバを介して送り出されることを特徴とする請求項２に記載の接続性テストシステム。
【請求項４】
前記出力ドライバの状態が出力許可信号とＥＶＥＮおよびＯＤＤテスト信号との比較によって制御され、
前記ＯＤＤパッドの出力ドライバは前記ＥＶＥＮモードによるテスト時に出力状態に切り替えられ、前記ＥＶＥＮパッドの出力ドライバは前記ＯＤＤモードによるテスト時に出力状態に切り替えられることを特徴とする請求項３に記載の接続性テストシステム。
【請求項５】
半導体素子のテスト装置であって、
第１のテスト論理部と、
前記第１のテスト論理部に結合された第１のパッドと、
第２のテスト論理部と、
前記第２のテスト論理部に結合された第２のパッドと、を備え、
前記第１のパッドが、該第１のパッドから信号を送り出す働きをする第１の出力ドライバと、該第１のパッドで信号を受信する働きをする第１の受信器と、を有し、
前記第２のパッドが、該第２のパッドから信号を送り出す働きをする第２の出力ドライバと、該第２のパッドで信号を受信する働きをする第２の受信器と、を有し、
前記第２の受信器が前記第１の出力ドライバに結合され、前記第１の受信器が前記第２の出力ドライバに結合されるとともに
前記第1、第２のパッドのそれぞれが双方向性パッドであり、
前記第１のパッドが出力パッド専用あるいは入力パッド専用として構成され、前記第２のパッドが双方向性パッドとして機能する、
ことを特徴とするテスト装置。
【請求項６】
前記第２のテスト論理部が、第２のＯＲゲートと、前記第２のＯＲゲートおよび前記第２の出力ドライバに結合された第２のＡＮＤゲートと、を備え、
前記第２のＯＲゲートが出力許可信号およびＯＤＤテスト信号のいずれか一方を受信し 、
該ＯＤＤテスト信号によって、前記第２のＡＮＤゲートが、前記第２の出力ドライバに 、
前記第２のパッドからの出力信号として前記第１のパッドから受信した入力信号を送り出させることを特徴とする請求項５に記載のテスト装置。
【請求項７】
前記第２のテスト論理部が、さらに、第２のインバータと、前記第２のインバータおよび前記第２の出力ドライバに結合されたマルチプレクサと、を有し、
前記第２のインバータは前記入力信号を反転し、前記マルチプレクサは出力信号および反転入力信号のいずれか一方を前記第２の出力ドライバに送るように選択し、
前記マルチプレクサは、ＯＤＤテストモードによる前記第１のパッドのテスト時に前記反転入力信号を選択することを特徴とする請求項６に記載のテスト装置。
【請求項８】
前記第１のパッドが出力パッドとして機能し、前記第１のテスト論理部が、
前記第１の出力ドライバに結合された第１のインバータと、
前記第１の出力ドライバに結合されたマルチプレクサと、
前記マルチプレクサに結合された第２のインバータと、を備え、
前記第１のインバータは、ＯＤＤテスト信号を受信し、
前記マルチプレクサは、ＥＶＥＮテスト信号、第１の出力信号、前記第２のパッドからの入力信号を受信し、
ＥＶＥＮテストモードにある時、前記第１のインバータは、前記第１の出力ドライバが信号を出力するよう、前記ＯＤＤテスト信号を反転し、前記第２のインバータは、前記第２のパッドから受信した入力信号を反転させ、前記マルチプレクサは、前記ＥＶＥＮテスト信号によって、前記第１のパッドからの出力信号として、前記第１の出力ドライバを介して、前記第２のパッドから受信した反転入力信号を送り出すように構成されることを特徴とする請求項５に記載のテスト装置。
【請求項９】
前記第１のパッドが入力パッドとして機能し、前記第１のテスト論理部が、前記第１の出力ドライバに結合するＥＶＥＮテスト信号を備え、
前記ＥＶＥＮテスト信号が"Ｈｉｇｈ"出力の場合、前記第１の出力ドライバが、前記第１のパッドからの出力信号として前記第２のパッドから受信した入力信号を送り出すことを特徴とする請求項５に記載のテスト装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プリント回路基板に実装されたコンポーネントを含む電子アセンブリのテストに係り、特に、コンポーネントに設けられたパッドの入力／出力テストに関する。
【０００２】
【従来の技術】
超大規模集積（ＶＬＳＩ）回路テクノロジは、高性能および小サイズ化の要求によってますまます回路が複雑さを増していくことにより、急速に変化している。ＶＬＳＩを製造する全てのレベルでの製造テスト技術の改良についての重要度は、より新しいテクノロジ、より高い生産歩留まり要求、および市販されるまでのより厳しいタイムスケジュールのために増大している。バウンダリスキャンテスト（boundary scan testing）方法は、当該従来技術において周知のところである。バウンダリスキャンテストは、一般に、順序回路テストの生成問題（generation problem）を組み合わせ回路のテスト生成問題にマッピングして用いられている。しかしながら、回路は、分離型または組み込み型のスキャンまたはシャドーレジスタを含む走査経路テストハードウェアを有するように、予め設計されなければならない。
【０００３】
典型的な例の場合、メモリカードには、ランダムアクセスメモリによって構成されるいくつかの集積回路（ＩＣ）チップが配置されている。ランダムアクセスメモリは、一般に、ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）またはスタティック・ランダムアクセスメモリ（ＳＲＡＭ）である。ＤＲＡＭおよびＳＲＡＭは、当該技術において周知のように、両方とも揮発性メモリの一種である。ＤＲＡＭおよびＳＲＡＭは、ハードドライブのような不揮発性メモリデバイスひ比べてアクセス時間が比較的速い。
【０００４】
メモリチップが配置されたメモリカードは、メモリカードのプリント回路基板の所定位置にチップがハンダ付けされる場合が多い。ハンダ付けプロセスの最中に、集積回路チップが損傷を被る可能性がある。また、ハンダ付け接続箇所に欠陥があるかもしれない。ハンダ付け接続箇所の欠陥には、基本的に２つのタイプがある。第１のタイプの場合として、オープン状態では、ＩＣチップのピンからプリント回路基板への電気的接続が行えない。第２のタイプとしてハンダ欠陥等の場合により生じるショート状態では、２つ以上のピンが互いに電気的に接続されてしまう。ＩＣが損傷を受けるか、ハンダ欠陥が生じると、メモリカードは適正に機能しなくなる。したがって、ＩＣの各ピンからプリント回路基板への電気的接続性をテストすることが望ましい。こうしたテストは、ＩＣのピンがＩＣとメモリカードのインターフェイスが行われる回路との境界を形成するので、一般に、バウンダリスキャンテストと呼ばれている。
【０００５】
チップ製造の他の段階におけるチップのテストも重要である。例えば、チップに対するチップパターンの形成後、およびウェーハからのチップの切断後に、チップの個々のコンポーネントの接続性をテストすることは重要である。これらの場合、バウンダリスキャンテストを実施して、接続性をテストすることも可能である。
【０００６】
例えば、ＤＲＡＭおよびＳＲＡＭの場合、当該従来技術において周知のプログラマブルテスターおよびテスト方法を利用して、バウンダリスキャンを素早く実施することが可能である。典型的なバウンダリスキャンテストにおいては、テスト装置にメモリカード等のメモリ装置が挿入される。テスト装置は、メモリ装置を構成する全てのメモリ素子を０または１の状態にセットする。次に、テスターは、メモリ装置の問題となる領域を選択して、該領域にパターンを書き込む。次に、テスターは、問題となる領域を読み取り、書き込まれたパターンと読み取られたパターンとの比較を行う。書き込まれたパターンが読み取られたパターンと一致しない場合、第１のタイプの欠陥が見つかったことになる。次に、テスターは、そのメモリ装置および他のメモリ装置の他の全領域を読み取り、これらの領域の既知状態が変化したか否かを確かめる。既知状態に変化があれば第２のタイプの欠陥が見つかったことになる。次に、テスターは、問題となる領域に別のパターンを書き込む。一般に、第１のパターンはチェッカーボードパターン（例えば、０１０１０１…）になり、第２のパターンは相補チェッカーボードパターン（例えば、１０１０１０…）になる。次に、第２のパターンをリードバック（read back）して比較を行い、第２のパターンが適正に記憶されたか否かが確認される。そのメモリ装置および他のメモリ装置の他の全領域をもう一度検査して、第２のパターンの記憶によって、これらの領域の既知状態に変化がなかったことが確認される。第１のチップの問題となる第１の領域に対してテストされると、問題となる新たな領域の選択を行い、第１のチップ全体のテストが済むまで上述のテストプロセスが繰り返される。そして、他のチップもそれぞれ同様のテストを受けることになる。
【０００７】
メモリ装置のバウンダリスキャンを実施する他の方法では、接続テストアクセスグループ（ＪＴＡＧ）バウンダリスキャンピンおよび回路要素を各チップに追加する。ＪＴＡＧバウンダリスキャンは、当該従来技術において周知である。ＪＴＡＧバウンダリスキャンにおいては、テスト回路要素および予備のＪＴＡＧピンが各チップに追加される。次に、各チップのＪＴＡＧピンが直列に接続され、一連のコマンドがＪＴＡＧピンを介して基板上のチップのテスト回路要素に送られ、データのリードバックが行われ、内部接続が適正に実施されたか否かの確認が行われる。なお、ＪＴＡＧバウンダリスキャンの詳細については、ＩＥＥＥ１１４９．１規格（ＩＥＥＥ  Ｐｒｅｓｓ，１９９２）において知ることが可能である。
【０００８】
ＪＴＡＧテストを含むバウンダリスキャンテストがうまく機能すれば集積回路の全体的な接続性が判定されるが、このテスト方法は、チップ製造プロセス中に適用することができない。チップの接続性のテストは、例えば、ＶＬＳＩ回路に組み込む前に、欠陥を有する可能性のあるチップを識別するために重要である。さらに、チップ製造中は、単純かつ迅速に実行されるチップテスト方法が望まれる。また、この方法は、チップに複雑なテスト論理部を追加する必要のないことが望ましい。
【０００９】
【発明が解決しようとする課題】
本発明は、集積回路のコンポーネントまたはチップにおける双方向性パッドの接続性をテストするための技術を提供することを目的としている。
【００１０】
【課題を解決するための手段】
チップは、多くのピンまたは脚を備えることが可能であり、各ピンまたは脚には関連パッドがある。今日では、単一方向性パッドとは対照的に、双方向性パッドを備えたチップおよびコンポーネントの製造がますます多くなっている。したがって、チップ上には多くの双方向性パッドが設けられており、チップ製造および回路基板の組立中に、これらのパッドのそれぞれをテストすることが可能である。
【００１１】
一般に、双方向性パッドは、入力パッドまたは出力パッドのいずれかになるように構成するか、振り当てることが可能である。以下に説明するテスト方法は、さまざまなコンポーネント、ピンおよびパッドに利用可能であるが、複数の双方向性パッドのテストにとっても理想的なものである。すなわち、該テスト方法は、隣接する双方向性パッドを利用してテストを実施する双方向性パッドのテストにとって理想的なものである。テストを受ける双方向性パッドのそれぞれは、隣接する双方向性パッドと対をなし、デジタル論理コンポーネントによって隣接する双方向性パッドと接続される。このようにして、パッドの１つ、すなわち入力パッドまたは受信パッドに信号を与えて、出力パッドの働きをする接続された隣接パッドに転送することが可能になる。次に、もう１つのパッド、すなわち出力パッドからの出力として信号を読み取り、テストまたは検知することが可能になる。
【００１２】
チップの双方向性パッドは、対をなすようにグループ化され、「ＯＤＤ」および「ＥＶＥＮ」双方向性パッドとして分類することが可能である。チップのコア論理部として有することが可能な出力許可回路（output enable circuit）によって、パッドが通常モードまたはテストモードのいずれで動作することになるかが判定される。
【００１３】
チップをテストするため、テスト信号がチップの接続部に与えられる。テスト信号は、例えば、チップテスターまたは同様の装置によって与えられる。こうしたチップテスターは、当該技術分野において周知である。チップテスターはチップに結合されており、ＥＶＥＮモードまたはＯＤＤモードのいずれかでチップのテストを行うようにプログラム可能である。例えば、所望のテスト信号および予測される出力信号は、チップテスターにプログラム可能である。チップテスターによって必要なテスト信号が生じ、結果の読み出しが可能になる。結果として生じる出力信号に関連したデータは、例えば、標準的なコンピュータによるプリントアウトによって記録可能である。そのデータは、双方向性パッドのどちらによって予測された出力かを表示し、どちらによって予測された出力が生じなかったかを表示する。欠陥のあるチップは廃棄することができ、また、テスト結果を診断ツールとして利用して、問題が製造プロセスにあるか否かを判定することも可能である。
【００１４】
出力許可回路からの出力許可信号が"Ｌ（low）"にセットされると、双方向性パッドはテストモードになり、例えば、ＯＤＤ双方向性パッドに供給される入力信号がＥＶＥＮ双方向性パッドに転送される。したがって、この信号は、入力パッドから出力パッドへのパッド接続性を検査する信号をなす。したがって、チップの各双方向性パッドは、入力方向と出力方向の両方で検査することができる。
【００１５】
一般に、デジタル信号は、ピンまたはパッドのテストに利用されるが、１または０のデジタル信号が"Ｈ（High）"または“Ｌ"になる。新規な方法の場合、２つの隣接パッドがある問題のために互いに短絡しないことを保証するため、入力パッドで受信する信号が、例えば１から０に反転または変更されて、その後、出力パッドに転送される。これは、例えばインバータを利用して実施することができる。
【００１６】
ある実施形態では、隣接パッドを接続するデジタル論理コンポーネントまたはテスト論理コンポーネントは、ＯＲゲート、ＡＮＤゲート、２つのインバータおよびマルチプレクサである。
【００１７】
テスト論理部によって接続される１対の隣接した双方向性パッドをテストするため、１すなわち“Ｈ"を示すデジタル信号が、パッドの一方、すなわちテストのための入力パッドに供給される。入力パッドが１を受信した後、テスト論理部は、デジタル信号を１から０に反転または変更し、接続されている隣接した出力パッドにデジタル信号（０）を送る。出力パッドは、デジタル信号（０）をその出力として送り出す。次に、０の出力信号を読み取って供給されたデジタル信号入力（１）と比較し、パッドがテストに合格したか否かの判定が行われる。
【００１８】
各双方向性パッドは、文字どおり、入力パッドまたは出力パッドの働きをすることができ、各パッドは、入力パッドの働きをしている間に１度と、出力パッドの働きをしている間に１度の、２度にわたってテストすることが可能である。この双方向性テストを実施するため、各パッドの役割が逆転する。すなわち、出力パッドが入力パッドになり、入力パッドが出力パッドになる。各テスト前に、テスト論理部が、各パッドを入力パッドまたは出力パッドとしての役割を設定し、構成し、または通知する。
【００１９】
１対の隣接した双方向性パッドについてテスト手順の説明を行うが、例えば、複数のパッドの場合、各パッド対の一方のパッドは入力パッドとして構成され、もう一方のパッドは出力パッドとして構成される。テスト信号が入力パッドに送られ、返送信号が出力パッドから読み取られる。テストの第２部分ではパッドの役割が逆転する。これらのテストは、ＥＶＥＮテストおよびＯＤＤテストとして定義される。
【００２０】
このテスト構成の利点は、接続性のテストを容易かつ迅速に実施し、同時に、チップに配置する必要のある予備ゲート数を最小限に抑えることができる点にある。テストは、ウェーハ上でのチップの形成、ウェーハからのチップの切断、チップのパッケージング、およびプリント回路基板へのチップの実装を含む、チップ製造プロセスの任意の段階において完了可能である。テストは、チップを含むデバイスの動作中の任意の時点に実施することも可能である。したがって、障害分析を補助する診断ツールとして利用することができる。最後に、このテスト構成は、テスト回路要素に関連した余分なインピーダンスが最小限に抑えられるので、チップの動作タイミングにほとんど影響がない。
【００２１】
本発明の他の目的、特徴および利点については、添付の図面および下記の詳細な説明から明らかになるであろう。
【００２２】
【発明の実施の形態】
図１には、双方向性パッドの入力／出力テストの実施を可能にするように設計された、集積回路のコンポーネント、すなわちチップが示されている。チップ１００には、機能的に双方向性の入力／出力（Ｉ／Ｏ）パッド（以下、双方向性パッドと称す）１１０Ａ〜１１０Ｃ，１１１Ａ〜１１１Ｃと、コア論理部１０１とが含まれている。これらの双方向性パッド１１０Ａ〜１１０Ｃ，１１１Ａ〜１１１Ｃは、チップ１００外から受信した信号をコア論理部１０１のコンポーネントによって処理可能であり、コア論理部１０１によって発生した信号をチップ１００から送り出すことができるので、機能的に双方向性である。双方向性パッド１１０Ａ〜１１０Ｃ，１１１Ａ〜１１１Ｃは、双方向性パッド１１０Ａおよび１１１Ａのように対をなすように構成されている。図１には、全部で３つの双方向性パッド対が示されているが、チップ１００は図１に示した構成に制限されるわけではなく、追加の双方向性パッドを取り付けることもできる。双方向性パッドを対にする構成は任意であり、隣接する双方向性パッドを対とすることは、この構成の単なる一例でしかない。最後に、双方向性パッド以外のパッド（すなわち、電力パッドおよび接地パッド等）をテストすることはできない。
【００２３】
双方向性パッド１１０Ａ〜１１０Ｃは、それぞれ信号経路１０４〜１０６を介して接続部１１２Ａ〜１１２Ｃに接続されている。プリント回路基板に取り付けられるチップの場合、接続部１１２Ａ〜１１２Ｃは、例えばピンとされる。また、双方向性パッド１１１Ａ〜１１１Ｃは、それぞれ信号経路１０７〜１０９を介して接続部１１３Ａ〜１１３Ｃに接続されている。さらに、双方向性パッド１１０Ａ〜１１０Ｃ，１１１Ａ〜１１１Ｃは、それぞれ信号経路１２１を介してデジタルテスト論理部（以下、テスト論理部と称す）１２０に接続されている。テスト論理部１２０は、コア論理部１０１に結合されている。
【００２４】
図１には、コア論理部１０１に共に配置されたテスト論理部１２０が示されている。テスト論理部１２０は、チップ１００の周辺における双方向性パッド１１０Ａ〜１１０Ｃおよび１１１Ａ〜１１１Ｃにすぐ隣接した領域に、全体または一部を取り付けることも可能である。
【００２５】
通常の動作の場合、双方向性パッド１１０Ａ〜１１０Ｃおよび１１１Ａおよび１１１Ｃは、双方向モードで動作可能である。すなわち、双方向性パッド１１０Ａ〜１１０Ｃおよび１１１Ａ〜１１１Ｃは、コア論理部１０１の機能に従って、入力パッドと出力パッドとの両方として接続可能である。通常モードによる動作の場合、テスト論理部１２０は双方向性パッドから切り離すことが可能であるため、チップ１００の動作に対して影響を及ぼすことはほとんどない。
【００２６】
チップテスターにプログラミングを施すことによって決定することが可能なテストモードにおいて、例えば、双方向性パッド１１０Ａに入力される信号が、双方向性パッド１１１Ａの接続性をテストするテスト信号の一部として利用される。集積回路デバイスのテストに利用するためのチップテスターおよび技術は周知であり、本明細書では解説しない。本実施形態における接続部１１２Ａから入力され、信号経路１０４を介して双方向性パッド１１０Ａに送られる信号は、双方向性パッド１１１Ａのテスト論理部１２０に送られ、接続部１１３Ａから読み出され得る。同様に、接続部１１３Ａの信号は、双方向性パッド１１０Ａのテストに有効である。こうしてオンチップ回路をあまり追加せずに、各双方向性パッドの入力接続部と出力接続部の両方の接続性についてテストすることが可能になる。
【００２７】
図２は、チップ１００に搭載された入力／出力テストシステムの主要なコンポーネントを示すブロック構成図である。この入力／出力テストシステムは、信号経路１０４，１０７および接続部１１２Ａ，１１３Ａをそれぞれ備えた双方向性パッド１１０Ａ，１１１Ａを有している。信号経路１２１を介してコア論理部１０１に結合された制御モジュール１４０が、双方向性パッド１１０Ａを入力パッドまたは出力パッドとして構成する働きをする。同様に、制御モジュール１５０は、双方向性パッド１１１Ａを入力パッドまたは出力パッドとして構成する働きをする。
【００２８】
セレクタモジュール１６０は、コア論理部１０１からの出力信号Ｏ１および隣接する双方向性パッド１１１Ａからの信号Ｓ２を受信する。セレクタモジュール１６０は、信号Ｓ２を反転して反転信号Ｓ２′を発生し、反転信号Ｓ２′または出力信号Ｏ１のいずれかを双方向性パッド１１０Ａに供給する働きをする。反転信号Ｓ２′が双方向性パッド１１０Ａに供給される場合、反転信号Ｓ２′は信号経路１０４で読み出される。
【００２９】
セレクタモジュール１７０は、セレクタモジュール１６０と同様に、反転出力Ｓ１′または出力信号Ｏ２を信号経路１０７に送り出す働きをする。
【００３０】
図２にも示されているように、信号Ｓ２，Ｓ１は、それぞれ入力信号Ｉ２，Ｉ１としてコア論理部１０１に供給することが可能である。
【００３１】
図３は、個々のコンポーネントをより詳細に示す入力／出力テストシステムの論理回路図である。図３では、双方向性パッド１１０Ａ，１１１Ａが対として構成されている。例えば、プリント回路基板に取り付けられるとき、各双方向性パッド１１０Ａ，１１１Ａは、それぞれ信号経路１０４および接続部１１２Ａと、信号経路１０７および接続部１１３Ａとを介して、ＤＲＡＭ（図示せず）のようなオフチップコンポーネントに接続され得る。したがって、信号経路１０４は双方向性パッド１１０Ａへの／からの信号Ｓ１を伝送し、信号経路１０７は双方向性パッド１１１Ａへの／からの信号Ｓ２を伝送する。なお、双方向性パッド１１０Ａには、出力ドライバ２０５および受信器２０６が含まれる。
【００３２】
双方向性パッド１１０Ａには、テスト論理部１２０のコンポーネントが結合されている。すなわち、ＯＲゲート２００、ＡＮＤゲート２０２およびインバータ２０１が、双方向性パッド１１０Ａの出力ドライバ２０５に結合されている。また、出力ドライバ２０５には、マルチプレクサ（ＭＵＸ）２０４も結合されている。ＭＵＸ２０４は、出力信号Ｏ１、第１のテスト信号すなわちＥＶＥＮテスト信号（図中、ＥＶＥＮと示されている）２０８、およびインバータ２０３の出力を受信する。受信器２０６は、コア論理部１０１に入力信号Ｉ１を供給する。
【００３３】
ＯＲゲート２００は、出力許可信号ＯＥ１およびＥＶＥＮテスト信号２０８を受信する。インバータ２０１は、第２のテスト信号すなわちＯＤＤテスト信号（図中、ＯＤＤと示されている）２０９を受信する。ＡＮＤゲート２０２は、インバータ２０１の出力およびＯＲゲート２００の出力を受信する。
【００３４】
双方向性パッド１１１Ａには、出力ドライバ２１５および受信器２１６が含まれている。また、双方向性パッド１１１Ａに関連したテスト論理部１２０には、ＯＲゲート２１０、インバータ２１１およびＡＮＤゲート２１２が含まれている。また、デジタルテスト論理回路１２０には、インバータ２１３およびＭＵＸ２１４も含まれている。図３に示すように、インバータ２１３は、双方向性パッド１１０Ａの受信器２０６から信号Ｓ１を受信する。受信器２０６からの信号Ｓ１は、インバータ２１３によって反転され（Ｓ１′）、ＭＵＸ２１４に供給される。また、ＭＵＸ２１４には、出力信号Ｏ２およびＯＤＤテスト信号２０９も供給される。ＭＵＸ２１４の出力は、出力ドライバ２１５に供給される。信号経路１０７によって双方向性パッド１１１Ａに入力される信号（例えば、信号Ｓ２）は、受信器２１６を通過して、入力信号Ｉ２としてコア論理部１０１に供給される。受信器２１６からの信号Ｓ２は、インバータ２０３の入力にも供給され、そこで反転されて（Ｓ２′）、ＭＵＸ２０４に供給される。
【００３５】
ＯＲゲート２１０は、出力許可信号ＯＥ２およびＯＤＤテスト信号２０９を受信する。ＯＲゲート２１０の出力は、ＡＮＤゲート２１２の入力に供給される。ＥＶＥＮテスト信号２０８は、インバータ２１１に供給され、そこで反転されて（２０８′）、ＡＮＤゲート２１２に供給される。次に、ＡＮＤゲート２１２の出力は、出力ドライバ２１５に供給される。
【００３６】
ある実施形態では、チップ１００上の全てのＩ／Ｏパッドが、機能的に双方向性パッドである。チップ１００は、少なくとも３つのモード、すなわち通常モード、ＯＤＤモードおよびＥＶＥＮモードで動作可能である。通常動作の一例では、双方向性パッド１１０Ａに、コア論理部１０１に対する入力信号Ｉ１（Ｓ１）が接続部１１２Ａから送り込まれ、出力信号Ｏ１（Ｓ１）が接続部１１２Ａに送られ、出力許可信号ＯＥ１によって出力信号Ｏ１（Ｓ１）を接続部１１２Ａに接続するか否かの制御が行われる、「ＯＤＤ」双方向性パッドである。双方向性パッド１１１Ａは、コア論理部１０１に対する入力信号Ｉ２（Ｓ２）が接続部１１３Ａから送り込まれ、出力信号Ｏ２（Ｓ２）が接続部１１３Ａに送られ、出力許可信号ＯＥ２によって出力信号Ｏ２（Ｓ２）を接続部１１３Ａに接続するか否かの制御が行われる、「ＥＶＥＮ」双方向性パッドに相当する。通常モードで動作する場合、出力許可信号ＯＥ１は、セットされると、双方向性パッド１１０Ａが出力パッドの働きをしていることを表示し、出力許可信号ＯＥ２は、セットされると、双方向性パッド１１１Ａが、出力パッドの働きをしていることを表示する。すなわち、通常モードの場合、出力信号Ｏ１，Ｏ２は、それぞれの出力許可信号ＯＥ１，ＯＥ２がセットされると、信号Ｓ１，Ｓ２を駆動する。例えば、出力許可信号ＯＥ１がセットされると、ＯＲゲート２００の出力が１（“Ｈ"）になり、ＡＮＤゲート２０２の出力が１（“Ｈ"）になり、出力ドライバ２０５には、信号経路１０４を介してＭＵＸ２０４から接続部１１２Ａに出力信号Ｏ１（Ｓ１）を供給するように、バイアスが加えられる。したがって、出力許可信号ＯＥ１によって、双方向性パッド１１０Ａにおける信号の方向（出力または入力）が決定される。同様に、出力許可信号ＯＥ２によって、双方向性パッド１１１Ａにおける信号の方向（出力または入力）が決定される。
【００３７】
次に、図３を参照して、テストモードの動作について説明を行う。上述のように、双方向性パッドの接続性をテストするには、２つのテストモードが利用可能である。ＥＶＥＮモードの場合、ＥＶＥＮテスト信号２０８は１（“Ｈ"）であり、全てのＥＶＥＮ双方向性パッドが入力パッドの働きをする。また、全てのＯＤＤ双方向性パッドは出力パッドの働きをする。このとき、ＥＶＥＮ双方向性パッドにおける入力信号の値は、反転され、ＯＤＤ双方向性パッドに出力される。
【００３８】
ＯＤＤモードの場合、ＯＤＤテスト信号２０９は１（“Ｈ"）であり、全てのＯＤＤ双方向性パッドが入力パッドの働きをする。また、全てのＥＶＥＮ双方向性パッドは出力パッドの働きをする。このとき、ＯＤＤ双方向性パッドにおける入力信号の値は、反転され、ＥＶＥＮ双方向性パッドに出力される。図３に示すように、双方向性パッド１１０ＡはＯＤＤパッドであり、双方向性パッド１１１ＡはＥＶＥＮパッドである。
【００３９】
ＥＶＥＮモードの場合、双方向性パッド１１０Ａは出力パッドの働きをし、双方向性パッド１１１Ａは入力パッドの働きをする。出力許可信号ＯＥ１は“Ｌ"すなわち０であり、ＥＶＥＮテスト信号２０８は“Ｈ"すなわち１である。このとき、ＯＲゲート２００に出力許可信号ＯＥ１およびＥＶＥＮテスト信号２０８が入力されると、ＯＲゲート２００から１すなわち“Ｈ"の出力が生じることになる。また、インバータ２０１において、ＯＤＤテスト信号は“Ｌ"すなわち０である。インバータ２０１は、ＯＤＤテスト信号２０９を１すなわち“Ｈ"に反転する。ＡＮＤゲート２０２に対する入力は、反転されたＯＤＤテスト信号２０９′（“Ｈ"）、およびＯＲゲート２００からの“Ｈ"の出力信号である。したがって、ＡＮＤゲート２０２の出力は“Ｈ"すなわち１になる。ＡＮＤゲート２０２の出力は出力ドライバ２０５に送られ、双方向性パッド１１０Ａは出力パッドの働きをすることになる。
【００４０】
ＯＲゲート２１０は、２つの入力、すなわち“Ｌ"すなわち０の出力許可信号ＯＥ２、および“Ｌ"すなわち０のＯＤＤテスト信号２０９を受信する。したがって、ＯＲゲート２１０の出力は“Ｌ"すなわち０になる。ＥＶＥＮテスト信号２０８（“Ｈ"すなわち１）は、インバータ２１１によって反転され、ＡＮＤゲート２１２に送られる。ＡＮＤゲート２１２は、ＯＲゲート２１０およびインバータ２１１から“Ｌ"すなわち０の入力を受信し、“Ｌ"すなわち０の信号を出力ドライバ２１５に出力する。出力ドライバ２１５は起動されず、双方向性パッド１１１Ａは入力パッドとして構成される。
【００４１】
ＥＶＥＮモードの場合、ＭＵＸ２０４は、テスト信号を双方向性パッド１１０Ａに送る働きをする。すなわち、ＭＵＸ２０４は、“Ｌ"すなわち０の入力信号Ｏ１および反転信号Ｓ２′を受信する。反転信号Ｓ２′は、双方向性パッド１１１Ａに対する入力では信号Ｓ１として入力され、インバータ２０３によって反転される。反転信号Ｓ２′はＭＵＸ２０４に送られ、ＭＵＸ２０４の出力は出力ドライバ２０５に結合される。双方向性パッド１１０Ａは出力パッドとして構成されているので、反転信号Ｓ２′は接続部１１２Ａにおいて読み取られる。
【００４２】
ＯＤＤモードの場合、双方向性パッド１１１Ａは出力パッドの働きをする。すなわち、出力許可信号ＯＥ２およびＯＤＤテスト信号２０９が、ＯＲゲート２１０に入力される。出力許可信号ＯＥ２は“Ｌ"すなわち０であり、ＯＤＤテスト信号２０９は“Ｈ"すなわち１である。したがって、ＯＲゲート２１０の出力は“Ｈ"すなわち１になる。また、ＥＶＥＮテスト信号２０８は“Ｌ"すなわち０であり、インバータ２１１によって反転される。ＡＮＤゲート２１２は、ＯＲゲート２１０の“Ｈ"の出力、および反転された（“Ｈ"すなわち１の）ＥＶＥＮテスト信号２０８′を受信する。したがって、ＡＮＤゲート２１２の出力は“Ｈ"すなわち１になる。次に、出力ドライバ２１５はＡＮＤゲート２１２の出力を受信する。このように、双方向性パッド１１１Ａは出力パッドとして構成される。
【００４３】
双方向性パッド１１０Ａに戻ると、出力許可信号ＯＥ１およびＥＶＥＮテスト信号２０８は両方とも“Ｌ"であり、したがって、ＯＲゲート２００の出力は“Ｌ"すなわち０になる。ＯＤＤテスト信号２０９はインバータ２０１によって反転され、ＡＮＤゲート２０２の出力は“Ｌ"になる。次に、ＡＮＤゲートからの“Ｌ"または０の出力信号は、出力ドライバ２０５に送られる。このように、双方向性パッド１１０Ａは入力パッドとして構成される。
【００４４】
ＯＤＤモードの場合、ＭＵＸ２１４はテスト信号をパッド１１１Ａに送る働きをする。すなわち、ＭＵＸ２１４は、"Ｌ"である出力許可信号Ｏ２と反転信号Ｓ１′とを受信する。反転信号Ｓ１′は、双方向性パッド１１０Ａに対する入力では信号Ｓ１として入力され、インバータ２１３によって反転される。反転信号Ｓ１′はＭＵＸ２１４に送られ、ＭＵＸ２１４の出力は出力ドライバ２１５に結合される。双方向性パッド１１１Ａは出力パッドとして構成されているので、反転信号Ｓ１′は接続部１１３Ａにおいて読み取られる。
【００４５】
図４は、図３に示す入力／出力テストシステムの動作を示すフローチャートである。図４において、プロセスはステップＳ３００から開始される。まず、ステップＳ３０５では、この入力／出力テストシステムを動作させる。次に、ステップ３１０では、チップ１００の入力パッドおよび出力パッドがパッド対として指定される。なお、隣接パッドがパッド対として指定されるのが望ましい。図３に示す例の場合、双方向性パッド１１０Ａ，１１１Ａがパッド対として指定されている。次に、ステップ３２０では、信号Ｓ２が双方向性パッド１１１Ａの入力（信号経路１０７）に供給される。次に、信号Ｓ２は、（入力信号Ｉ２として）コア論理部１０１およびインバータ２０３に経路指定される。
【００４６】
次に、ステップＳ３３０では、信号Ｓ２がインバータ２０３によって反転され、反転信号Ｓ２′となる。次に、ステップＳ３４０では、反転信号Ｓ２′は双方向性パッド１１０Ａの出力ドライバ２０５に入力される。出力ドライバ２０５は、ＡＮＤゲート２０２によるバイアスが加えられて出力信号、すなわち反転信号Ｓ２′を出力して、信号経路１０４に送る。次に、ステップＳ３５０では、反転信号Ｓ２′が信号経路１０４において読み取られる。最後に、プロセスはステップＳ３６０に移って終了する。
【００４７】
上述のプロセスでは、信号Ｓ２がパッド対の一方のパッドに供給された場合の、１つのパッド対のテストについて説明した。しかし、チップ１００上の全てのパッド対を同時にテストすることも可能である。さらに、全てのパッド対を両方向においてテストすることも可能である。すなわち、テストを完全なものにするため、双方向性パッド１１０Ａの入力に信号Ｓ１を加え、双方向性パッド１１１Ａの信号経路１０７から反転信号Ｓ１′を読み出すことが可能である。また、この二方向のパッド対のテストは、全てのパッド対に同時に実施することが可能である。
【００４８】
他の実施形態として、１つ以上のパッドを入力専用または出力専用のパッドとしても良い。例えば、双方向性パッド１１０Ａを、双方向性ではなく、機能的に入力パッド専用として構成し、双方向性パッド１１１Ａを、機能的に双方向性パッドのままとする。すなわち、通常動作の場合、接続部１１２Ａにおける信号Ｓ１は入力専用である。双方向性パッド１１０Ａは、例えば、キーボードからの入力を受信するために用いる場合、機能的に入力パッドとして構成することができる。
【００４９】
１つ以上のパッドを機能的に入力専用または出力専用のパッドとして設計する場合、回路をさらに単純化できる。例えば、双方向性パッド１１０Ａが機能的に入力パッド専用として利用される場合、出力許可信号ＯＥ１は必ず０になる。また、ＥＶＥＮテスト信号２０８は“Ｈ"または“Ｌ"になる。したがって、ＯＲゲート２００を省略できる。ここで双方向性パッド１１０Ａは、機能的に入力パッド専用であるため出力信号Ｏ１はなく、ＭＵＸ２０４に出力信号を選択させる必要がない。したがって、ＭＵＸ２０４を省略でき、双方向性パッド１１１Ａからの信号Ｓ２は、インバータ２０３に送られてそこで反転される。反転信号Ｓ２′は出力ドライバ２０５に送られる。ＡＮＤゲート２０２の出力が“Ｈ"であれば、出力ドライバ２０５は反転信号Ｓ２′を出力する。テストがＥＶＥＮモードの場合、ＡＮＤゲートの出力は“Ｈ"になる。すなわち、ＥＶＥＮテスト信号２０８が“Ｈ"で、ＯＤＤテスト信号２０９は“Ｌ"になる。ＯＤＤテスト信号２０９はインバータ２０１によって反転される。また、ＥＶＥＮテスト信号２０８および反転ＯＤＤテスト信号２０９′が両方とも“Ｈ"のため、ＡＮＤゲートの出力は“Ｈ"すなわち１になる。
【００５０】
また、別の実施形態では、双方向性パッド１１０Ａを出力専用のパッドとして構成し、双方向性パッド１１１Ａは機能的に双方向性パッドのままとしても良い。したがって、通常動作の場合、信号Ｓ１は出力専用である。この構成は、パッド１１０Ａが、例えば発光ダイオード（ＬＥＤ）に接続されている場合に用いることができる。
【００５１】
該実施形態の場合、出力許可信号ＯＥ１は必ず“Ｈ"すなわち１になる。したがって、ＯＲゲート２００を省略できる。また、ＡＮＤゲート２０２は必ず入力としてＯＥ１信号（必ず、１）および反転ＯＤＤテスト信号２０９′を受信するので、ＡＮＤゲート２０２も省くことができる。反転ＯＤＤテスト信号２０９′は、出力ドライバ２０５に直接送られる。したがって、パッド１１０Ａは、ＥＶＥＮテストモードの場合には出力パッドになり、ＯＤＤテストモードの場合には入力パッドになる。あた、ＭＵＸ２０４は、インバータ２０３を介して双方向性パッド１１１Ａから反転信号Ｓ２′を送り出すか、通常の出力信号Ｏ１を送り出す働きをする。なお、インバータ２１３に対する接続点より後の、入力信号Ｉ１用の入力信号ラインの部分を、省略することができる。
【００５２】
図５および図６には、それぞれ、パッドが機能的に入力パッドおよび出力パッドとして構成される場合の、適用可能なテスト論理および機能コンポーネントの構成が示されている。図５では、双方向性パッド１１１Ａは図３に示すものと同じである。パッド対の第２のパッドであるパッド１１０Ｄは、機能的に入力パッド専用として構成されている。パッド１１０Ｄには出力ドライバ２２５および受信器２２６が含まれており、信号経路１０５を介してオフチップコンポーネントに結合されている。また、パッド１１０Ｄは、インバータ２２３を介して双方向性パッド１１１Ａに接続されている。なお、パッド１１０Ｄのテスト論理部には、図示しないＡＮＤゲート（２２２）およびインバータ（２２１）が含まれていても良い。
【００５３】
図５に示すパッド対のテスト時には、ＥＶＥＮテスト信号２０８は“Ｈ"にセットされ、ＯＤＤテスト信号２０９は“Ｌ"にセットされる。ＡＮＤゲートからの出力は“Ｈ"になり、出力ドライバは反転信号Ｓ２′を接続部１１２Ｂに送るように構成される。
【００５４】
図６では、双方向性パッド１１１Ａは図３に示すものと同じである。パッド対の第２のパッドであるパッド１１０Ｅは、出力パッド専用として構成されている。パッド１１０Ｅには出力ドライバ２３５および受信器２３６が含まれており、信号経路１０６を介してオフチップコンポーネントに結合されている。また、パッド１１０Ｅのテスト論理部には、ＯＤＤテスト信号２０９を受信するインバータ２３１、双方向性パッド１１１Ａから信号Ｓ２を受信するインバータ２３３、およびＭＵＸ２３４が含まれている。ＭＵＸ２３４は、反転信号Ｓ２′および出力信号Ｏ１を受信する。ＥＶＥＮモードの場合、ＭＵＸ２３４は、反転信号Ｓ２′を出力ドライバ２３５および信号経路１０６に送るように選択する。すなわち、ＯＤＤテスト信号２０９は“Ｌ"すなわち０であり、インバータ２３１によって反転される。したがって、出力ドライバ２３５は、反転信号Ｓ２′を信号経路１０６に送るように構成される。
【００５５】
以上説明した実施形態によれば、上述のテスト構成によって、チップ上の全てのＩ／Ｏパッドの入力側および出力側を容易かつ迅速にテストすることができる。このテストは、プリント回路基板（ＰＣＢ）の製作中の任意の段階において実施可能である。例えば、チップにパターン形成を施した後、チップをウェーハから切断してパッケージングを施した後、またはＰＣＢにチップを実装した後の段階において、パッドの接続性をテストすることができる。さらに、例えば、障害分析において動作中にＰＣＢに障害が生じた場合に、パッドの接続性をテストすることもできる。
【００５６】
接続性をテストする必要のある論理コンポーネントは、パッドの近くに配置することができるため、通常、バウンダリスキャンテストに関係した長いトレースラインおよびクロスチップ接続は省略される。さらに、テストアーキテクチャは、例えばＩＥＥＥ規格１１４９．１（ＪＴＡＧ）によるバウンダリスキャンテストに必要とされるものより、はるかに単純である。したがって、テストアーキテクチャの単純化によって生じるチップに対する追加負荷、つまり回路タイミングに対する影響は取るに足らないものである。さらに、上述のテストアーキテクチャによって、チップ上における全パッドの入力側および出力側の両方のテストが可能になる。この特徴は、とりわけ、チップの製造およびＰＣＢのアセンブリ中に、欠陥のあるコンポーネントを検出するのに重要である。
【００５７】
本発明の以上の説明は、例証および解説を目的として提示された。本発明を余すことなく説明しようとか、あるいは、開示の形態そのままに制限しようとするものではなく、上述の教示に鑑みて、他の修正および変更も可能である。この実施態様は、また、本発明の原理およびその実際の応用例を最も明確に説明し、他の当該技術者が、企図する特定の用途に適合する、さまざまな実施態様およびさまざまな修正態様において本発明を最も有効に利用できるようにするために、選択され、解説されている。
【００５８】
以下に本発明の実施の形態を説明する。
１．チップのパッドの接続性をテストする接続性テストシステムであって、
パッド対として指定されている複数のパッドと、
第１の入力および第１の出力を有するパッド対の第１のパッドに関連した第１のテスト論理部と、
第２の入力および第２の出力を有するパッド対の第２のパッドに関連した第２のテスト論理部と、を備え、
前記第１の入力が前記第２の出力に結合され、前記第２の入力が前記第１の出力に結合される接続性テストシステム。
【００５９】
２．複数のパッドのそれぞれが双方向性パッドである上記１に記載の接続性テストシステム。
【００６０】
３．複数のパッドのうちから選択されるパッドが入力パッドおよび出力パッドのいずれか一方である上記１に記載の接続性テストシステム。
【００６１】
４．複数のパッドがＯＤＤモードおよびＥＶＥＮモードでテストされ、前記第１のパッドがＯＤＤパッドと指定され、前記第２のパッドがＥＶＥＮパッドと指定される上記１に記載の接続性テストシステム。
【００６２】
５．複数のパッドの各パッドが出力ドライバと受信器とを有し、パッドに入力されるテスト信号が前記受信器によって受信され、該パッドから出力されるテスト信号が前記出力ドライバを介して送り出される上記４に記載の接続性テストシステム。
【００６３】
６．前記出力ドライバの状態が出力許可信号とＥＶＥＮおよびＯＤＤテスト信号との比較によって制御され、前記ＯＤＤパッドの出力ドライバは前記ＥＶＥＮモードによるテスト時に出力状態に切り替えられ、前記ＥＶＥＮパッドの出力ドライバは前記ＯＤＤモードによるテスト時に出力状態に切り替えられる上記５に記載の接続性テストシステム。
【００６４】
７．半導体素子のテスト装置であって、
第１のデジタル論理部と、
前記第１のデジタル論理部に結合された第１のパッドと、
第２のデジタル論理部と、
前記第２のデジタル論理部に結合された第２のパッドと、を備え、
前記第１のパッドが、該第１のパッドから信号を送り出す働きをする第１の出力ドライバと、該第１のパッドで信号を受信する働きをする第１の受信器と、を有し、
前記第２のパッドが、該第２のパッドから信号を送り出す働きをする第２の出力ドライバと、該第２のパッドで信号を受信する働きをする第２の受信器と、を有し、
前記第２の受信器が前記第１の出力ドライバに結合され、前記第１の受信器が前記第２の出力ドライバに結合されるテスト装置。
【００６５】
８．前記第１のパッドおよび前記第２のパッドは機能的に双方向性のパッドである上記７に記載のテスト装置。
【００６６】
９．前記第１のテスト論理部が、
第１のＯＲゲートと、
前記第１のＯＲゲートおよび前記第１の出力ドライバに結合された第１のＡＮＤゲートと、を備え、
前記第１のＯＲゲートが動作許可信号およびＥＶＥＮテスト信号のいずれか一方を受信し、該ＥＶＥＮテスト信号によって、前記第１のＡＮＤゲートが、前記第１のパッドからの出力信号として前記第２のパッドから受信した入力信号を送り出すように、前記第１の出力ドライバを構成する上記８に記載のテスト装置。
【００６７】
１０．前記第１のテスト論理部が、さらに、
第１のインバータと、
前記第１のインバータおよび前記第１の出力ドライバに結合されたマルチプレクサと、を有し、
前記第１のインバータは前記入力信号を反転し、前記マルチプレクサは反転入力信号および出力信号のいずれか一方を前記第１の出力ドライバに送るように選択し、前記マルチプレクサは、ＥＶＥＮテストモードによる前記第１のパッドのテスト時に前記反転入力信号を選択する上記９に記載のテスト装置。
【００６８】
１１．前記第２のテスト論理部が、
第２のＯＲゲートと、
前記第２のＯＲゲートおよび前記第２の出力ドライバに結合された第２のＡＮＤゲートと、を備え、
前記第２のＯＲゲートが動作許可信号およびＯＤＤテスト信号のいずれか一方を受信し、該ＯＤＤテスト信号によって、前記第２のＡＮＤゲートが、前記第２のパッドからの出力信号として前記第１のパッドから受信した入力信号を送り出すように、前記第２の出力ドライバを構成する上記８に記載のテスト装置。
【００６９】
１２．前記第２のテスト論理部が、さらに、
第２のインバータと、
前記第２のインバータおよび前記第２の出力ドライバに結合されたマルチプレクサと、を有し、
前記第２のインバータは前記入力信号を反転し、前記マルチプレクサは反転入力信号および出力信号のいずれか一方を前記第２の出力ドライバに送るように選択し、前記マルチプレクサは、ＯＤＤテストモードによる前記第１のパッドのテスト時に前記反転入力信号を選択する上記１１に記載のテスト装置。
【００７０】
１３．前記第１のパッドが機能的に出力パッドであり、前記第２のパッドが機能的に双方向性パッドである上記７に記載のテスト装置。
【００７１】
１４．前記第１のテスト論理部がＯＤＤテスト信号を受信するインバータを有し、
ＥＶＥＮテストモードにある時、前記インバータは、前記ＯＤＤテスト信号を反転して、前記第１の出力ドライバが、前記第１のパッドからの出力信号として前記第２のパッドから受信した入力信号を送り出すように構成される上記１３に記載のテスト装置。
【００７２】
１５．前記第１のパッドが機能的に入力パッドであり、前記第２のパッドが機能的に双方向性パッドである上記７に記載のテスト装置。
【００７３】
１６．前記第１のテスト論理部が、
インバータと、
前記インバータに結合されたＡＮＤゲートと、を有し、
前記ＡＮＤゲートが反転ＯＤＤテスト信号およびＥＶＥＮテスト信号を受信し、前記ＡＮＤゲートが、ＥＶＥＮテストモードによるテスト時に、“Ｈ"の出力を送り出し、該“Ｈ"の出力によって、前記第１の出力ドライバが、前記第１のパッドからの出力信号として前記第２のパッドから受信した入力信号を送り出す上記１５に記載のテスト装置。
【００７４】
１７．チップのパッドの入力および出力接続性をテストする接続性テスト方法であって、
２つのパッドのパッド対を指定するステップと、
第１の入力信号を前記パッド対の第１のパッドに供給するステップと、
前記第１の入力信号を反転して、第１の反転信号を発生するステップと、
前記パッド対の第２のパッドで前記第１の反転信号を受信するステップと、
前記第２のパッドの出力信号として前記第１の反転信号を読み取るステップと、
を有する接続性テスト方法。
【００７５】
１８．前記第１の入力信号を供給するステップが、
前記パッド対をＥＶＥＮテストモードに切り替えるステップと、
第１のテスト信号および第２のテスト信号を前記第２のパッドに入力するステップと、を有し、
前記第１のテスト信号および第２のテスト信号によって、前記第２のパッドが出力パッドとして構成される上記１７に記載の接続性テスト方法。
【００７６】
１９．前記第２のパッドの出力信号と前記第１の入力信号とを比較するステップを有する上記１７に記載の接続性テスト方法。
【００７７】
２０．前記第１の入力信号を反転するステップがインバータによって行われる上記１７に記載の接続性テスト方法。
【００７８】
２１．前記第１の反転信号がマルチプレクサによって処理され、前記マルチプレクサが前記第１の反転信号および出力信号のいずれか一方を前記第２のパッドに送るように選択する上記１７に記載の接続性テスト方法。
【００７９】
２２．前記第２のパッドが、前記第１の反転信号および前記出力信号のいずれか一方を受信して、該受信信号を出力信号として送り出す出力ドライバを有する上記２１に記載の接続性テスト方法。
【００８０】
２３．前記第１の入力信号が前記第１のパッドが有する受信器で受信される上記１７に記載の接続性テスト方法。
【００８１】
２４．前記チップは複数の指定されたパッド対を備え、当該接続性テスト方法が前記複数の指定されたパッド対の全てについて同時に完了する上記１７に記載の接続性テスト方法。
【００８２】
２５．前記パッド対をＯＤＤテストモードに切り替えるステップと、
前記第１のパッドに対して、該第１のパッドを出力パッドとして構成する前記第１のテスト信号および前記第２のテスト信号を供給するステップと、
前記第２のパッドに対して第２の入力信号を供給するステップと
前記第２の入力信号を反転して、第２の反転信号を発生するステップと、
前記第１のパッドにおいて前記第２の反転信号を受信するステップと、
前記第１のパッドの出力信号として前記第２の反転信号を読み取るステップと、
前記第１のパッドの出力信号と前記第２の入力信号とを比較するステップと、を有する上記１７に記載の接続性テスト方法。
【００８３】
２６．前記チップは複数の指定されたパッド対を備え、当該接続性テスト方法が前記複数の指定されたパッド対の全てについて同時に完了する上記２５に記載の接続性テスト方法。
【００８４】
２７．前記第１のパッドおよび前記第２のパッドが機能的に双方向性パッドである上記１７に記載の接続性テスト方法。
【００８５】
２８．前記第１のパッドが第１のデジタル論理部を有し、該第１のデジタル論理部が、前記第１のパッドを出力パッドおよび入力パッドのいずれか一方として構成するように、前記第１のテスト信号および前記第２のテスト信号に処理を施し、前記第２のパッドが第２のデジタル論理部を有し、該第２のデジタル論理部が、前記第２のパッドを入力パッドおよび出力パッドのいずれか一方として構成するように、前記第１のテスト信号および前記第２のテスト信号に処理を施す上記１７に記載の接続性テスト方法。
【００８６】
２９．前記第１のパッドが機能的に入力パッドおよび機能的に出力パッドのいずれか一方であり、前記第２のパッドが機能的に双方向性パッドである上記１７に記載の接続性テスト方法。
【００８７】
【発明の効果】
以上説明したように、本発明によれば、集積回路のコンポーネントまたはチップにおける双方向性パッドの入力および出力の接続性を容易かつ迅速にテストするための技術を提供することができる。また、プリント回路基板の製作中の任意の段階においてテストを実施することができる。このため、チップの製造およびプリント回路基板の組立中に、欠陥のあるコンポーネントを検出することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る集積回路のコンポーネントまたはチップを示すブロック構成図である。
【図２】入力／出力テストシステムの主要なコンポーネントを示すブロック構成図である。
【図３】入力／出力テストシステムの論理回路図である。
【図４】図３の入力／出力テストシステムの動作を示すフローチャートである。
【図５】パッドが機能的に入力パッドとして構成された、本発明の他の実施形態に係るテストシステムを示す論理回路図である。
【図６】パッドが機能的に出力パッドとして構成された、本発明の別の実施形態に係るテストシステムを示す論理回路図である。
【符号の説明】
１００  チップ
１０１  コア論理部
１０４〜１０９，１２１  信号経路
１１０Ａ〜１１０Ｃ，１１１Ａ〜１１１Ｃ  双方向性パッド
１１２Ａ〜１１２Ｃ，１１３Ａ〜１１３Ｃ  接続部
１２０  テスト論理部
１４０，１５０  制御モジュール
１６０，１７０  セレクタモジュール
２００，２１０  ＯＲゲート
２０１，２０３，２１１，２１３，２２１，２３１，２３３  インバータ
２０２，２１２  ＡＮＤゲート
２０４，２１４，２３４  マルチプレクサ（ＭＵＸ）
２０５，２１５，２２５，２３５  出力ドライバ
２０６，２１６，２２６，２３６  受信器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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