(57)【特許請求の範囲】
【請求項１】
遊技機に設けられた電気部品を制御するための電気部品制御手段と、
前記電気部品制御手段の制御に応じて変化する制御データを記憶するための記憶手段と、
前記遊技機に供給される電力が断たれた場合において、前記記憶手段に記憶された前記制御データを保持するために前記遊技機内に設けられた停電時用電源と、
前記停電時用電源から供給される電力の電圧を安定化する電圧安定化手段と、
前記停電時用電源から供給される電力のノイズを除去するためのノイズ除去手段と、
遊技球を検出するための遊技球検出手段に供給される電圧よりも高い電圧を監視して当該電圧の低下にもとづいて検出信号を出力する電源監視手段とを備え、
前記電気部品制御手段は、
前記電源監視手段からの前記検出信号の入力にもとづいて、電源断フラグを前記記憶手段に設定する処理と、前記記憶手段に記憶されている複数のデータを対象とする演算を行い前記記憶手段の記憶内容が正常か否かの判定に用いるチェックデータを作成して前記記憶手段に記憶させる処理とを含む電源断時処理を実行し、
電力供給が開始されたときに、前記記憶手段に前記電源断フラグが記憶されていたことを条件に、前記記憶手段に記憶されている前記複数のデータを対象とする演算を行い演算結果にもとづいて前記記憶手段に記憶されているチェックデータを判定することによって前記記憶手段の記憶内容が正常か否かを判定する処理を実行し、前記記憶手段の記憶内容が正常であったときに制御状態を電源断時の状態に戻すための復旧処理を実行し、前記記憶手段に前記電源断フラグが記憶されていないときには、前記チェックデータにもとづいて前記記憶手段の記憶内容が正常か否かを判定する処理を実行せずに前記記憶手段の記憶内容を初期化する初期化処理を実行することを特徴とする、遊技機。
【請求項２】
前記停電時用電源から前記記憶手段へ供給される電力を人為的に遮断可能な電力遮断手段を備えた、請求項１に記載の遊技機。
【請求項３】
前記停電時用電源は電源基板に設けられた、請求項１または請求項２に記載の遊技機。
【請求項４】
前記電圧安定化手段はコンデンサを含む、請求項１〜請求項３のいずれかに記載の遊技機。
【請求項５】
前記コンデンサの静電容量は、前記停電時用電源からの電力の供給が断たれた瞬間において放電が完了する静電容量である、請求項４に記載の遊技機。
【請求項６】
前記コンデンサは、前記電気部品制御手段を駆動させるための電力を安定させるために設けられたコンデンサよりも静電容量が小さい、請求項４または請求項５に記載の遊技機。
【請求項７】
前記ノイズ除去手段はコイルを含む、請求項１〜請求項６のいずれかに記載の遊技機。
【請求項８】
前記制御データは、未だ付与されていない遊技価値の数量に関わる情報を含む、請求項１〜請求項７のいずれかに記載の遊技機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パチンコ遊技機やコイン遊技機あるいはスロットマシンなどで代表される遊技機に関する。詳しくは、遊技の制御に必要な制御データを記憶する記憶手段を備えた遊技機に関する。
【０００２】
【従来の技術】
この種の遊技機として従来から一般的に知られているものに、たとえば、パチンコ遊技機、コイン遊技機またはスロットマシン等のように、遊技に関する制御データを記憶する記憶手段の一例として、ＲＡＭなどのように書込み／消去可能なメモリを備えたものがある。そして、遊技機は、メモリに記憶された制御データに応じて遊技を進行するように設定されている。
【０００３】
ただし、上記遊技機においては、ＲＡＭなどのメモリは電力が供給されることにより記憶情報を保持しているので、停電により電力が供給されない状態が発生することによって、記憶情報が消去あるいは破壊されてしまうことがある。そのため、上記遊技機においては、停電時にメモリに記憶されている制御データを保持するために動作可能となるバックアップ用の電源が設けられている。このバックアップ用電源の働きにより、停電が発生して遊技機に電力が供給されない場合においても、ＲＡＭなどのモメリは遊技に必要な制御データを記憶しておくことができるため、停電が解除された後において、遊技者は遊技の進行が中断した時点の遊技状態から遊技を続行することができる。
【０００４】
ただし、上記遊技機においては、停電が発生した場合に、電気回路内の電圧を安定化させることにより、メモリに格納された記憶情報が適正に保持されるようにする必要がある。
【０００５】
そこで、停電時のメモリに供給される電圧の安定化対策として、制御データを記憶するメモリの近傍の回路にコンデンサを設けている。このコンデンサは、停電時にバックアップ用として供給される電力の電圧を安定化させてメモリに記憶されている制御データが適正に保持されるようにしている。
【０００６】
【発明が解決しようとする課題】
上記電圧安定化用として設けられたコンデンサの静電容量が大きい場合、遊技機の通常動作時において、コンデンサに残存する電荷がメモリに供給されることがある。それにより、バックアップ電源を遮断してメモリに記憶されている制御データを消去して次の制御段階に移行したい場合においても、コンデンサの電荷により前の制御データを保持し続けることがあるため、制御データがなかなか消去できないという問題があった。その結果、電圧安定化用のコンデンサは静電容量が小さなものを使用する必要がある。
【０００７】
しかしながら、コンデンサの静電容量を小くすると、停電時においては、悪影響がメモリに生じない程度にノイズを吸収することができないため、ノイズ発生時にメモリの制御データを保持することができなくなってしまう。
【０００８】
この発明は上述の問題に鑑みてなされたものであって、停電時において、バックアップ用の電源が供給される回路にノイズが発生した場合にも、メモリの制御データを保持することができる遊技機を提供することである。
【０００９】
【課題を解決するための手段】
請求項１に記載の本発明は、遊技機に設けられた電気部品を制御するための電気部品制御手段と、
前記電気部品制御手段の制御に応じて変化する制御データを記憶するための記憶手段と、
前記遊技機に供給される電力が断たれた場合において、前記記憶手段に記憶された前記制御データを保持するために前記遊技機内に設けられた停電時用電源と、
前記停電時用電源から供給される電力の電圧を安定化する電圧安定化手段と、
前記停電時用電源から供給される電力のノイズを除去するためのノイズ除去手段と、
遊技球を検出するための遊技球検出手段に供給される電圧よりも高い電圧を監視して当該電圧の低下にもとづいて検出信号を出力する電源監視手段とを備え、
前記電気部品制御手段は、
前記電源監視手段からの前記検出信号の入力にもとづいて、電源断フラグを前記記憶手段に設定する処理と、前記記憶手段に記憶されている複数のデータを対象とする演算を行い前記記憶手段の記憶内容が正常か否かの判定に用いるチェックデータを作成して前記記憶手段に記憶させる処理とを含む電源断時処理を実行し、
電力供給が開始されたときに、前記記憶手段に前記電源断フラグが記憶されていたことを条件に、前記記憶手段に記憶されている前記複数のデータを対象とする演算を行い演算結果にもとづいて前記記憶手段に記憶されているチェックデータを判定することによって前記記憶手段の記憶内容が正常か否かを判定する処理を実行し、前記記憶手段の記憶内容が正常であったときに制御状態を電源断時の状態に戻すための復旧処理を実行し、前記記憶手段に前記電源断フラグが記憶されていないときには、前記チェックデータにもとづいて前記記憶手段の記憶内容が正常か否かを判定する処理を実行せずに前記記憶手段の記憶内容を初期化する初期化処理を実行する。
【００１０】
請求項２に記載の本発明は、請求項１に記載の発明の構成に加えて、前記停電時用電源から前記記憶手段へ供給される電力を人為的に遮断可能な電力遮断手段を備えている。
【００１１】
請求項３に記載の本発明は、請求項１または請求項２に記載の発明の構成に加えて、前記停電時用電源は電源基板に設けられている。
【００１２】
請求項４に記載の本発明は、請求項１〜請求項３のいずれかに記載の発明の構成に加えて、前記電圧安定化手段はコンデンサを含んでいる。
【００１３】
請求項５に記載の本発明は、請求項４に記載の発明の構成に加えて、前記コンデンサの静電容量は、前記停電時用電源からの電力の供給が断たれた瞬間において放電が完了する静電容量である。
【００１４】
請求項６に記載の本発明は、請求項４または請求項５に記載の本発明の構成に加えて、前記コンデンサは、前記電気部品制御手段を駆動させるための電力を安定させるために設けられたコンデンサよりも静電容量が小さい。
【００１５】
請求項７に記載の本発明は、請求項１〜請求項６のいずれかに記載の発明の構成に加えて、前記ノイズ除去手段はコイルを含んでいる。
【００１６】
請求項８に記載の本発明は、請求項１〜請求項７のいずれかに記載の発明の構成に加えて、前記制御データは、未だ付与されていない遊技価値の数量に関わる情報を含んでいる。
【００２０】
【作用】
請求項１に記載の本発明によれば、以下の作用がある。電気部品制御手段の働きにより、遊技機に設けられた電気部品が制御される。記憶手段では、前記電気部品制御手段の制御に応じて変化する制御データが記憶される。前記遊技機内に設けられた停電時用電源の働きにより、前記遊技機に供給される電力が断たれた場合において、前記記憶手段に記憶された前記制御データが保持される。電圧安定化手段の働きにより、前記停電時用電源から供給される電力の電圧の安定化が図られる。ノイズ除去手段の働きにより、前記停電時用電源から供給される電力のノイズが除去される。電源監視手段の働きにより、遊技球を検出するための遊技球検出手段に供給される電圧よりも高い電圧が監視されて当該電圧の低下にもとづいて検出信号が出力される。前記電気部品制御手段の働きにより、前記電源監視手段からの前記検出信号の入力にもとづいて、電源断フラグを前記記憶手段に設定する処理と、前記記憶手段に記憶されている複数のデータを対象とする演算を行い前記記憶手段の記憶内容が正常か否かの判定に用いるチェックデータを作成して前記記憶手段に記憶させる処理とを含む電源断時処理が実行され、電力供給が開始されたときに、前記記憶手段に前記電源断フラグが記憶されていたことを条件に、前記記憶手段に記憶されている前記複数のデータを対象とする演算が行なわれ、演算結果にもとづいて前記記憶手段に記憶されているチェックデータを判定することによって前記記憶手段の記憶内容が正常か否かを判定する処理が実行され、前記記憶手段の記憶内容が正常であったときに制御状態を電源断時の状態に戻すための復旧処理が実行され、前記記憶手段に前記電源断フラグが記憶されていないときには、前記チェックデータにもとづいて前記記憶手段の記憶内容が正常か否かを判定する処理が実行されずに前記記憶手段の記憶内容を初期化する初期化処理が実行される。
【００２１】
請求項２に記載の本発明によれば、請求項１に記載の発明の作用に加えて、電力遮断手段が使用された場合は、前記停電時用電源から前記記憶手段へ供給される電力が遮断される。
【００２２】
請求項３に記載の本発明によれば、請求項１または請求項２に記載の発明の作用に加えて、電源基板に設けられた前記停電時用電源により、停電時に電力が供給される。
【００２３】
請求項４に記載の本発明によれば、請求項１〜請求項３のいずれかに記載の発明の作用に加えて、コンデンサを含む前記電圧安定化手段により、バックアップ用の電源が供給される配線にかかる電圧の安定化が図られる。
【００２４】
請求項５に記載の本発明によれば、請求項４に記載の発明の作用に加えて、前記コンデンサに蓄積された電荷が、前記停電時用電源からの電力の供給が断たれた瞬間においてのみ放電される。
【００２５】
請求項６に記載の本発明によれば、請求項４または請求項５に記載の発明の作用に加えて、前記コンデンサは、前記電気部品制御手段を駆動させるため電力を安定化させるために設けられたコンデンサよりも静電容量が小さいため、コンデンサは遊技進行時に不必要な電力を供給して制御データを保持することがなく、遊技の制御を遅延させることが防止される。
【００２６】
請求項７に記載の本発明によれば、請求項１〜請求項６のいずれかに記載の発明の作用に加えて、コイルを含む前記ノイズ除去手段により、バックアップ用の電源が供給される配線に生じたノイズが除去される。
【００２７】
請求項８に記載の本発明によれば、請求項１〜請求項７のいずれかに記載の発明の作用に加えて、前記制御データが未だ付与されていない遊技価値の数量に関わる情報を含むため、未付与の遊技価値が記憶手段に保持れない事態が生じることが防止される。
【００３１】
【発明の実施の形態】
以下に、本発明の実施の形態を図面に基づいて詳細に説明する。なお、以下の実施の形態においては、遊技機の一例としてパチンコ遊技機を示すが、本発明はこれに限らず、たとえばコイン遊技機やスロットマシンなどであってもよく、遊技機であれば、すべての遊技機に適用することが可能である。
【００３２】
図１は、本発明に係る遊技機の一例におけるパチンコ遊技機１の正面図である。図１を参照して、パチンコ遊技機１は、額縁状に形成されたガラス扉枠２を有する。このガラス扉枠２の後方には、遊技盤６が着脱自在に取付けられている。また、ガラス扉枠２の下部表面には打球供給皿３がある。打球供給皿３の下部には、打球供給皿３から溢れた玉を貯留する余剰玉受皿４と、遊技者が打球操作するための操作ノブ５とが設けられている。操作ノブ５を遊技者が操作することにより、打球供給皿３内に貯留されているパチンコ玉を１個ずつ発射することができる。遊技領域７の中央には、識別情報の一例となる特別図柄を可変表示させる可変表示装置８が設けられている。この可変表示装置８には、打玉の通過ゲート１１の通過に伴って普通図柄が可変表示される普通図柄用の可変表示器１０と、４つのＬＥＤ（Light emit diode）からなる始動記憶表示器１８とが設けられている。さらに、可変表示装置８の下方には、始動口１４が構成された始動用電動役物１５と、開閉板２０の傾動により打玉の入賞可能な開放状態となる可変入賞球装置１９とが設けられている。始動用電動役物１５には、羽根部材１５０が左右に設けられている。また、一般入賞口として、可変表示装置８の上部や、可変入賞球装置１９の左右に入賞口２４がそれぞれ設けられている。また、２６は、打込まれた打玉がいずれの入賞口や可変入賞球装置にも入賞しなかった場合にアウト玉として回収するアウト口であり、２５は装飾ランプである。
【００３３】
遊技領域７の外周には枠ランプとしての遊技効果ＬＥＤ２８ａおよび遊技効果ランプ２８ｂ，２８ｃと、賞球の払出し時に点灯する賞球ランプ５１と、玉切れ中に点灯する玉切れランプ５２と、賞球の未払出時に点灯する未払出賞球有ランプ２９とが設けられており、遊技領域７の上部の左右にはステレオ音の音声などの効果音を発生するためのスピーカ２７，２７が設けられている。
【００３４】
可変表示装置８は、中央の可変表示部９に複数種類の特別図柄や遊技の演出効果を高めるためのキャラクタ、所定のメッセージなどを画像表示可能に構成されている。たとえば、可変表示部９は、その表示状態が切り替わることによって、図示のように、左中右の特別図柄を可変表示可能な３つの可変表示領域１００ａ，１００ｂ，１００ｃが画像表示され得る。各可変表示領域１００ａ，１００ｂ，１００ｃでは、始動入賞が発生したことを条件として、複数種類の特別図柄が上から下に向かってスクロール表示される。その後、所定時間が経過して図柄のスクロールが停止して可変表示が終了した結果、大当り図柄のゾロ目（たとえば７７７）が表示されれば大当りとなる。大当りとなれば、可変入賞球装置１９の開閉板２０が傾動して大入賞口が開口する。これにより、打玉を大入賞口に入賞させることが可能な遊技者にとって有利な第１の状態に制御され、遊技状態が遊技者にとって有利な特定遊技状態（大当り状態）となる。
【００３５】
可変入賞球装置１９の大入賞口内部には可変入賞球装置１９に入賞した玉を検出するカウントスイッチ２３が設けられている。また、大入賞口内は、特定入賞領域と通常入賞領域とに区分されており、特定入賞領域には、Ｖ入賞を検出するＶカウントスイッチ２２が設けられている。特定入賞領域に入賞した入賞玉はＶカウントスイッチ２２により検出された後、カウントスイッチ２３により検出される。一方、通常入賞領域に入賞した通常入賞玉は大入賞口内においてはカウントスイッチ２３のみにより検出される。可変入賞球装置１９に入賞した入賞玉がカウントスイッチ２３により検出される毎に１５個の賞球が払出される。
【００３６】
可変入賞球装置１９の第１の状態は、大入賞口に進入した打玉の数が所定個数（たとえば９個）に達した場合、または、所定期間（たとえば３０秒間）経過した場合のうちのいずれか早い方の条件が成立した場合に一旦終了して開閉板２０が閉成する。これにより、可変入賞球装置１９は打玉を入賞させることが不可能な遊技者にとって不利な第２の状態に制御される。そして、可変入賞球装置１９が第１の状態となっている期間中に進入した打玉が特定入賞領域に特定入賞し、Ｖカウントスイッチ２２により検出されたことを条件として、再度、可変入賞球装置１９を第１の状態にする繰返し継続制御が実行される。この繰返し継続制御の実行上限回数は、たとえば、１６回と定められている。繰返し継続制御において、可変入賞球装置１９が第１の状態にされている状態がラウンドと呼ばれる。繰返し継続制御の実行上限回数が１６回の場合には、第１ラウンドから第１６ラウンドまでの１６ラウンド分、可変入賞球装置１９が第１の状態にされ得る。なお、カウントスイッチ２３による検出個数と、ラウンド回数とは、７セグメント表示器よりなる個数表示器８０ａにより表示される。
【００３７】
可変表示装置８の下方には始動用電動役物１５が設けられている。この始動用電動役物１５の中央には羽根部材１５０が設けられた始動口１４が構成され、その両サイドには通過ゲート１１が構成されている。左右２つの通過ゲート１１のうちの一方にはゲートスイッチ１２（図６参照）が設けられており、打玉がそのゲートスイッチ１２により検出されることを条件として、普通図柄用表示器１０が可変開始される。なお、普通図柄用表示器１０が可変表示している最中にさらに打玉がゲートスイッチ１２で検出された場合には、「４」を記憶数の上限として通過球が記憶されてその記憶数が普通図柄用の始動記憶表示器（図示省略）においてＬＥＤの点灯数により表示される。
【００３８】
普通図柄用表示器１０は７セグメントＬＥＤで構成されている。普通図柄用表示器１０の表示結果が７になれば「当り」となり、それ以外となれば「ハズレ」となる。普通図柄用表示器１０に「当り」の表示結果が導出されると、始動用電動役物１５に設けられた左右１対の羽根部材１５０が１回開成する。これにより始動用電動役物１５が開放状態となって打玉がより始動入賞しやすくなる。始動用電動役物１５が開放状態にある際に打玉が１つ始動入賞すれば、羽根部材１５０が元の位置まで閉成して打玉が始動入賞しにくい状態に戻る。また、始動用電動役物１５が開放状態となってから所定の開放期間が経過すれば、始動入賞が発生しなくとも羽根部材１５０が元の位置まで閉成して開放状態は終了する。なお、後述する確率変動状態においては、始動用電動役物１５は２回開成し、かつ、１回の開成期間が延長される。
【００３９】
始動口１４に入賞した始動入賞玉は遊技盤６に設けられた始動口スイッチ１７（図４参照）により検出される。始動入賞玉が始動口スイッチ１７で検出されると所定数の賞球が払出されるとともに、その検出出力に基づいて可変表示装置８が可変開始される。可変表示装置８が可変表示中に始動口スイッチ１７により検出された始動入賞は、「４」を記憶数の上限として記憶されてその記憶数が始動記憶表示器１８においてＬＥＤの点灯数により表示される。
【００４０】
可変表示装置８に表示された大当りの結果が特定の確変図柄（たとえば数字図柄の「７」）により構成されるものである場合には、その大当りに基づく特定遊技状態の終了後に、通常時（通常遊技状態）に比べて大当りが発生する確率が高く変動した確率変動状態となる。以下、確変図柄による大当りを確変大当りという。通常遊技状態中に一旦、確変大当りが発生すると、少なくとも予め定められた確変継続回数（たとえば、１回、あるいは２回）大当りが発生するまで確率変動状態に継続制御される。また、確率変動状態中に確変大当りが発生すれば、その確変大当り以降、改めて確変継続回数が計数され、その後、少なくとも確変継続回数だけ大当りが発生するまで確率変動状態が継続する。そして、確変継続回数に達した大当りが確変図柄以外の非確変図柄によるものであった場合には、確率変動の生じていない通常遊技状態に戻る。
【００４１】
したがって、確率変動状態の継続制御に制限を設けない場合には、少なくとも確変継続回数に達した大当りが確変大当りである限り、無制限に確率変動状態が継続する。このパチンコ遊技機１の場合には、ある程度、確率変動状態が継続すれば、一旦、確率変動状態への継続制御を終了させるべく、確率変動状態中に確変大当りが連続的に発生する回数について、上限回数が設定されている。そして、この上限回数に基づいて大当りの表示態様が非確変大当りとされた場合には、その時点で確率変動状態の継続制御が強制的に終了する。なお、確変図柄での大当りを禁止する制限が行なわれることは、リミッタの作動と呼ばれる。
【００４２】
確率変動状態においては、普通図柄の当り確率が高くなるとともに、普通図柄の可変表示が開始してからその表示結果が導出表示されるまでの可変表示期間（変動時間）が短縮される。さらに、確率変動状態においては、普通図柄の当りによって始動用電動役物１５が開成する回数が１回から２回に増加するともに、１回の開成期間が０．２秒から１．４秒に延長される。
【００４３】
次に、パチンコ遊技機１の裏面の構造について図２を用いて説明する。可変表示装置８の背面では、図２に示すように、機構板３６の上部に景品玉タンク３８が設けられ、パチンコ遊技機１が遊技機設置島に設置された状態でその上方から景品玉が景品玉タンク３８に供給される。景品玉タンク３８内の景品玉は、誘導樋３９を通って玉払出装置に至る。
【００４４】
機構板３６には、中継基板３０を介して可変表示部９を制御する可変表示制御ユニット１２９、基板ケース３２に覆われ遊技制御用マイクロコンピュータなどが搭載された遊技制御基板（主基板）３１、可変表示制御ユニット１２９と遊技制御基板３１との間の信号を中継するための中継基板３３、電源基板９１０（図９参照）を収容する電源ユニットボックス３１９、および、景品玉の払出制御を行なう賞球制御用マイクロコンピュータなどが搭載された賞球制御基板３７が設置されている。さらに、機構板３６の下部には、モータの回転力を利用して打球を遊技領域７に発射する打球発射装置３４と、ランプ制御基板３５とが設置されている。
【００４５】
図３はパチンコ遊技機１の機構板３６を背面から見た背面図である。機構板３６の右上方には、電源ユニットボックス３１９が設けられている。この電源ユニットボックス３１９内に収容された電源基板９１０（図９参照）は、電圧の異なる複数の電源を生成する。
【００４６】
誘導樋３９を通った玉は、図３に示されるように、玉切れ検出スイッチ１８７（１８７ａ，１８７ｂ）を通過して玉供給樋１８６（１８６ａ，１８６ｂ）を経て玉払出装置９７に至る。なお、誘導樋３９には玉切れを玉切れスイッチ１８７よりも上流側で検出する玉切れ検出スイッチ１６７が設けられている。
【００４７】
玉払出装置９７から払出された玉は、連絡口４５を通ってパチンコ遊技機１の前面に設けられている打球操供給皿３に供給される。連絡口４５の側方には、パチンコ遊技機１の前面に設けられている余剰玉受皿４に連通する余剰玉通路４６が形成されている。入賞に基づく玉が多数払出されることにより打球供給皿３が満杯になると、余剰玉が連絡口４５に到達するが、さらに払出しが行われると、余剰玉は余剰玉通路４６を経て余剰玉受皿４に導かれる。そのような状態においても、なお、玉が払出されると、感知レバー４７が満タンスイッチ４８を押圧して満タンスイッチ４８がオンする。その状態では、玉払出装置９７内の払出モータの回転が停止して玉払出装置９７の動作が停止するとともに、必要に応じて打球発射装置３４の駆動も停止する。賞球の払出制御のために、始動口スイッチ１７、Ｖカウントスイッチ２２およびカウントスイッチ２３、および、各種入賞口に入賞した入賞玉を遊技盤裏面側の集合樋で一括して検出する入賞球検出スイッチからの信号が、遊技制御基板３１に送られる。遊技制御基板３１にそれらのスイッチのオン信号が送られると、遊技制御基板３１から賞球制御基板３７に対して各入賞口に対応して定められた賞球数を指定する賞球個数コマンドが送られる。
【００４８】
図４は、パチンコ遊技機１の制御回路を説明するためのブロック図である。図４には、制御基板として、遊技制御基板（主基板）３１と、ランプ制御基板３５と、賞球制御基板３７と、音声制御基板７０と、表示制御基板８０と、発射制御基板９１とが示されている。
【００４９】
遊技制御基板３１、賞球制御基板３７、ランプ制御基板３５、音声制御基板７０、発射制御基板９１および表示制御基板８０には、マイクロコンピュータ等が搭載されている。各制御基板３１，３７，３５，７０，８０では、パチンコ遊技機１の電源の投入時に、制御基板に設けられたＲＡＭ内のデータを初期化する等の初期化処理が行なわれ、賞球制御基板３７、ランプ制御基板３５、音声制御基板７０、表示制御基板８０は、初期化処理が終了した時点で、遊技制御基板３１からのコマンドを有効に受付け可能となる。
【００５０】
遊技制御基板３１は、パチンコ遊技機１の遊技制御を司る遊技制御用マイクロコンピュータ（以下、遊技制御用マイコンと略す）５３が搭載された基板であり、他の制御基板３５，３７，７０，８０は遊技制御基板３１から各々に出力される制御コマンド（ランプ制御コマンド、賞球制御コマンド、音声制御コマンド、表示制御コマンド）に基づいた制御動作を実行する。これらの制御コマンドのうち、ランプ制御コマンド、音声制御コマンドおよび表示制御コマンドについては共通化された共通コマンドがあり、この共通コマンドについては、遊技制御基板３１から各制御基板３５，７０，８０に対して同一時期に出力される。
【００５１】
遊技制御基板３１から制御コマンドが出力される場合には、それに伴って、コマンドの有効期間を示すＩＮＴ信号（ストローブ信号）が出力される。ＩＮＴ信号は、無効状態では信号がハイレベル（オフ状態）となり、有効状態では信号がロウレベル（オン状態）となる。
【００５２】
遊技制御基板３１には、遊技制御用マイコン５３の他、各スイッチからの信号を遊技制御用マイコン５３に与えるスイッチ回路５８と、ソレノイド１６，２１を遊技制御用マイコン５３からの指令に従って駆動するソレノイド回路５９と、電源投入時に遊技制御用マイコン５３をリセットするための初期リセット回路６３と、遊技制御用マイコン５３から与えられるアドレス信号をデコードしてＩ／Ｏポート部（図示省略）のうちのいずれかの１／Ｏポートを選択するための信号を出力するアドレスデコード回路６７と、遊技制御用マイコン５３から与えられるデータに従って大当りの発生を示す大当り情報、可変表示装置８の始動回数を示す始動情報、確率変動が生じたことを示す確変情報をホール管理コンピュータなどのホストコンピュータに対して出力する情報出力回路６４を含む。なお、さらに、遊技制御基板３１には、図４０を用いて後述するように、電源電圧を監視する電源監視手段が設けられている。
【００５３】
遊技制御用マイコン５３は、遊技制御用のプログラムなどを記憶するＲＯＭ５４と、ワークメモリとして使用されるＲＡＭ５５と、遊技制御用のプログラムに従って制御動作を行なうＣＰＵ５６とを含む。これらのうち、ＲＡＭ５５については、電源基板９１０からのバックアップ用電源によってバックアップされており、不意に停電が発生しても所定時間はそのＲＡＭデータが保持される。
【００５４】
スイッチ回路５８には、ゲートスイッチ１２、始動口スイッチ１７、カウントスイッチ２３、Ｖカウントスイッチ２２、入賞球検出スイッチ９９などが接続されており、これらの各スイッチからの検出信号がスイッチ回路５８を介して遊技制御用マイコン５３に入力される。
【００５５】
賞球制御基板３７には玉払出装置９７やカードユニット５０が接続されている。賞球制御基板３７は遊技制御基板３１から出力される賞球制御コマンドに基づいて玉払出装置９７を駆動し賞球を払出す制御を行なう。さらに賞球制御基板３７は、カードユニット５０から出力される制御信号に基づいて貸玉を払出す制御を行なう。
【００５６】
音声制御基板７０にはスピーカ２７が接続されている。音声制御基板７０は遊技制御基板３１から出力される音声制御コマンドに基づき、スピーカ２７から種々の効果音を出力させる制御を行なう。
【００５７】
ランプ制御基板３５には、遊技効果ＬＥＤ２８ａや遊技効果ランプ２８ｂ，２８ｃ、賞球ランプ５１、玉切れランプ５２、普通図柄用の可変表示器１０、特別図柄用の始動記憶表示器１８、普通図柄用の始動記憶表示器、装飾ランプ２５、未払出賞球有りランプ２９といった多数のランプ・ＬＥＤが接続される。ただし、図４ではこれらの接続状況の図示は省略している。ランプ制御基板３５は遊技制御基板３１から出力されるランプ制御コマンドに基づいてこれらのランプ・ＬＥＤを制御する。
【００５８】
表示制御基板８０には、特別図柄用の可変表示装置８が接続される（図示省略）。表示制御基板８０は、遊技制御基板３１から出力される表示制御コマンドに従い可変表示装置８の可変表示部９に所定の画像を表示させる。
【００５９】
発射制御基板９１には駆動モータ９４と操作ノブ（打球操作ハンドル）５とが接続されている。発射制御基板９１は操作ノブ５の操作量に応じた速度で打球が打球発射装置（図示省略）から発射されるように、駆動モータ９４を駆動制御する。
【００６０】
図５は、表示制御基板８０内の回路構成を、可変表示装置８で画像表示するためのＣＲＴ８２および遊技制御基板３１の出力ポート（ポートＡ，Ｂ）５７１，５７２および出力バッファ回路６３とともに示すブロック図である。出力ポート５７１からは表示制御コマンドとして８ビット×２のデータが出力され、出力ポート５７２からは１ビットのＩＮＴ信号（ストローブ信号）が出力される。
【００６１】
表示制御用ＣＰＵ１０１は、制御データＲＯＭ１０２に格納されたプログラムに従って動作し、遊技制御基板３１からノイズフィルタ１０７および入力バッファ回路１０５を介してＩＮＴ信号が入力されると、入力バッファ回路１０５を介して表示制御コマンドを受信する。入力バッファ回路１０５として、たとえば、汎用ＩＣである７４ＨＣ２４４を使用することができる。なお、表示制御用ＣＰＵ１０１がＩ／Ｏポートを内蔵していない場合は、入力バッファ回路１０５と表示制御用ＣＰＵ１０１との間に、Ｉ／Ｏポートが設けられる。
【００６２】
表示制御用ＣＰＵ１０１は、受信した表示制御コマンドに従って、ＣＲＴ８２に表示される画面の表示制御を行なう。具体的には、表示制御コマンドに応じた指令をＶＤＰ１０３に与える。ＶＤＰ１０３は、キャラクタＲＯＭ８６から必要なデータを読出す。ＶＤＰ１０３は、入力したデータに従ってＣＲＴ８２に表示するための画像データを生成し、その画像データをＶＲＡＭ８７に格納する。そして、ＶＲＡＭ８７内の画像データは、Ｒ，Ｇ，Ｂ信号に変換され、トランジスタ５０８〜５１０を介してさらにアナログ信号に変換されてＣＲＴ８２に出力される。
【００６３】
なお、図５には、ＶＤＰ１０３をリセットするためのリセット回路８３、ＶＤＰ１０３に動作クロックを与えるための発振回路８５、および使用頻度の高い画像データ（人物、動物、または文字、図形もしくは記号などからなる画像）を格納するキャラクタＲＯＭ８６も示されている。
【００６４】
さらに、図５に示された構成では、表示制御基板８０において、リセットスイッチ１１０の出力が入力ポートに導入されている。表示制御用ＣＰＵ１０１は、エラー発生後にリセットスイッチ１１０が押圧されたことを検出すると、制御をエラー発生前の状態に戻す。
【００６５】
エラーとして、たとえば、遊技制御基板３１から受信した表示制御コマンドが異常であった（未定義コマンドなど）場合などがある。表示制御用ＣＰＵ１０１がエラー発生後でも表示制御コマンドを受信して記憶するように構成されていれば、リセットスイッチ１１０の押圧に基づいて、記憶している受信コマンドに基づく表示制御を行なうようにすることによって、エラー発生が遊技演出に及ぼす影響を小さくすることができる。
【００６６】
入力バッファ回路１０５は、遊技制御基板３１から表示制御基板８０へ向かう方向にのみ信号を通過させることができる。したがって、表示制御基板８０側から遊技制御基板３１側に信号が伝わる余地はない。表示制御基板８０内の回路に不正改造が加えられても、不正改造によって出力される信号が遊技制御基板３１側に伝わることはない。なお、出力ポート５７１，５７２の出力をそのまま表示制御基板８０に出力してもよいが、単方向にのみ信号伝達可能な出力バッファ回路６３を設けることによって、遊技制御基板３１が表示制御基板８０への一方向性の信号伝達をより確実にすることができる。また、高周波信号を遮断するノイズフィルタ１０７として、たとえば３端子コンデンサやフェライトビーズが使用されるが、ノイズフィルタ１０７の存在によって、表示制御コマンドに基板間でノイズが乗ったとしても、その影響は除去される。
【００６７】
また、図示のように、表示制御手段（可変表示制御手段）としての表示制御用ＣＰＵ１０１は、遊技制御手段としてのＣＰＵ５６が搭載された遊技制御基板３１とは別の基板に搭載されている。これにより、遊技制御基板３１のコンパクト化が図られている。
【００６８】
図６は、遊技制御基板３１における音声制御コマンドの信号送信部分および音声制御基板７０の構成例を示すブロック図である。音声制御基板７０には制御用ＣＰＵ７０１、ＲＯＭ７１１、ＲＡＭ７１２等が設けられている。図示のように、音制御手段としての制御用ＣＰＵ７０１は、遊技制御手段としてのＣＰＵ５６が搭載された遊技制御基板３１とは別の基板に搭載されている。これにより、遊技制御基板３１のコンパクト化が図られている。
【００６９】
この実施の形態では、遊技進行に応じて、遊技領域７の外側に設けられたスピーカ２７の音声出力を指示するための音声制御コマンドが遊技制御基板３１から音声制御基板７０に出力される。図６に示すように、音声制御コマンドは、遊技制御用マイコン５３における出力ポート（出力ポートＣ，Ｄ）５７３，５７４から出力される。出力ポート５７３からは制御コマンドデータとして８ビット×２のデータが出力され、出力ポート５７４からは１ビットのＩＮＴ信号（ストローブ信号）が出力される。音声制御基板７０において、遊技制御基板３１からの各信号は、入力バッファ回路７０５を介して音声制御用ＣＰＵ７０１に入力される。なお、音声制御用ＣＰＵ７０１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路７０５と音声制御用ＣＰＵ７０１との間に、Ｉ／Ｏポートが設けられる。
【００７０】
たとえば、デジタルシグナルプロセッサによる音声合成回路７０２は、トランジスタ５０１〜５０６を介して受けた音声制御用ＣＰＵ７０１の指示に応じた音声や効果音を発生し、音量切換回路７０３に出力する。音量切換回路７０３と、音声制御用ＣＰＵ７０１の出力レベルを、設定されている音量に応じたレベルにして音量増幅回路７０４に出力する。音量増幅回路７０４は、増幅した音声信号をスピーカ２７に出力する。
【００７１】
入力バッファ回路７０５として、たとえば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２４４が用いられる。７４ＨＣ２４４のイネーブル端子には、常にローレベル（ＧＮＤレベル）が与えられている。よって、各バッファの出力レベルは、入力レベルすなわち遊技制御基板３１からの信号レベルに確定している。よって、音声制御基板７０側から遊技制御基板３１側に信号が伝わる余地はない。したがって、音声制御基板７０内の回路に不正改造が加えられたとしても、不正改造によって出力される信号が遊技制御基板３１側に伝わることはない。なお、入力バッファ回路７０５の入力側にノイズフィルタを設けてもよい。
【００７２】
また、遊技制御基板３１側において、出力ポート５７４，５７５の外側にはバッファ回路６７が設けられている。バッファ回路６７として、たとえば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２４４が用いられる。イネーブル端子には常にローレベル（ＧＮＤレベル）が与えられている。このような構成によれば、外部から遊技制御基板３１の内部に入力される信号が阻止されるので、音声制御基板７０から遊技制御基板３１に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。
【００７３】
さらに、図６に示された構成では、音声制御基板７０において、リセットスイッチ７１０の出力が入力ポートに導入されている。音声制御用ＣＰＵ７０１は、エラー発生後にリセットスイッチ７１０が押圧されたことを検出すると、制御をエラー発生前の状態に戻す。
【００７４】
エラーとして、たとえば遊技制御基板３１から受信した音声制御コマンドが異常であった場合（未定義コマンドなど）などがある。音声制御用ＣＰＵ７０１がエラー発生後でも音声制御コマンドを受信して記憶するように構成されていれば、リセットスイッチ７１０の押圧に基づいて、記憶している受信コマンドに基づく音声制御を行なうようにすることによって、エラー発生が遊技演出に及ぼす影響を小さくすることができる。
【００７５】
音声制御基板７０のＲＯＭ７１１には、各種音声制御用のコマンドデータに応じた音声を音声合成回路（音声合成用ＬＳＩ：たとえば、デジタルシグナルプロセッサ）７０２に発生させるための制御データが格納されている。音声制御用ＣＰＵ７０１は、受信した各種音声制御コマンドデータに対応した制御データをＲＯＭ７１１から読出す。また、ＲＡＭ７１２においては、必要な制御データが一時的に記憶される。
【００７６】
この実施の形態では、音声合成回路７０２は、転送リクエスト信号（ＳＩＲＱ）、シリアルクロック信号（ＳＩＣＫ）、シリアルデータ信号（ＳＩ）および転送終了信号（ＳＲＤＹ）によって制御される。音声合成回路７０２は、ＳＩＲＱがローレベルになると、ＳＩＣＫに同期してＳＩを１ビットずつ取込み、ＳＲＤＹがローレベルになるとそれまでに受信した各ＳＩからなるデータを１つの音声再生用データと解釈する。なお、音声合成回路７０２は、ＳＩによって制御データを受信すると、受信した制御データに応じた音声を発生する。
【００７７】
図７は、遊技制御基板３１およびランプ制御基板３５における信号送受信部分を示すブロック図である。この実施の形態では、遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、賞球ランプ５１、玉切れランプ５２、可変表示器１０、始動記憶表示器１８、装飾ランプ２５、未払出賞球有りランプ２９等の点灯／消灯を指示するランプ制御コマンドが遊技制御基板３１から出力される。
【００７８】
ランプ制御基板３５には、制御用ＣＰＵ３５１、ＲＯＭ３５２、ＲＡＭ３５３およびトランジスタを含む回路６００等が設けられている。図示のように、ランプ制御手段としての制御用ＣＰＵ３５１は、遊技制御手段としてのＣＰＵ５６が搭載された遊技制御基板３１とは別の基板に搭載されている。これにより、遊技制御基板３１のコンパクト化が図られている。
【００７９】
ランプ制御コマンドは、遊技制御用マイコン５３におけるＩ／Ｏポート部５７の出力ポート（出力ポートＥ，Ｆ）５７５，５７６から出力される。出力ポート５７５は制御コマンドデータとしての８ビット×２ビットのデータを出力し、出力ポート５７６は１ビットのＩＮＴ信号（ストローブ信号）を出力する。ランプ制御基板３５において、遊技制御基板３１から出力されるランプ制御コマンドが、入力バッファ回路３５５を介してランプ制御用ＣＰＵ３５１に入力される。なお、ランプ制御用ＣＰＵ３５１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路３５５とランプ制御用ＣＰＵ３５１との間に、Ｉ／Ｏポートが設けられる。
【００８０】
ランプ制御用ＣＰＵ３５１は、各ランプ制御コマンドに応じて定義されているランプの点灯／消灯パターンに従い、各ランプ・ＬＥＤに対して点灯／消灯信号を出力する。なお、点灯／消灯パターンは、ＲＯＭ３５２に記憶されている。
【００８１】
入力バッファ回路３５５として、たとえば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２４４が用いられる。７４ＨＣ２４４のイネーブル端子には、常にローレベル（ＧＮＤレベル）が与えられている。よって、各バッファの出力レベルは、入力レベルすなわち遊技制御基板３１からの信号レベルに確定している。したがって、ランプ制御基板３５側から遊技制御基板３１側に信号が伝わる余地はない。たとえ、ランプ制御基板３５内の回路に不正改造が加えられたとしても、不正改造によって出力される信号が遊技制御基板３１側に伝わることはない。たとえば、ランプ制御基板３５において、遊技制御基板３１の遊技制御用マイコン５３に大当りを生じさせるための不正信号を与えるような改造を行なったとしても、不正信号を遊技制御基板３１側に伝えることはできない。なお、入力バッファ回路３５５の入力側にノイズフィルタを設けてもよい。
【００８２】
さらに、遊技制御基板３１において、出力ポート５７５，５７６の外側にバッファ回路６２が設けられている。バッファ回路６２として、たとえば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２４４が用いられる。イネーブル端子には常にローレベル（ＧＮＤレベル）が与えられている。このような構成によれば、外部から遊技制御基板３１の内部に入力される信号が阻止されるので、ランプ制御基板３５から遊技制御基板３１に信号が与えられる可能性がある信号ラインをより確実になくすことができる。
【００８３】
さらに、図７に示された構成では、ランプ制御基板３５において、リセットスイッチ３６０の出力が入力ポートに導入されている。ランプ制御用ＣＰＵ３５１は、エラー発生後にリセットスイッチ３６０が押圧されたことを検出すると、制御をエラー発生前の状態に戻す。
【００８４】
エラーとして、たとえば遊技制御基板３１から受信したランプ制御コマンドが異常であった（未定義コマンドなど）場合がある。ランプ制御用ＣＰＵ３５１がエラー発生後でもランプ制御コマンドを受信して記憶するように構成されていれば、リセットスイッチ３６０の押圧に基づいて、記憶している受信コマンドに基づく表示制御を行なうことによって、エラー発生が遊技演出に及ぼす影響を小さくすることができる。
【００８５】
なお、図７における、ランプ制御用ＣＰＵ３５１の内蔵出力ポートと各ランプ・ＬＥＤとの間の回路６００には、後述するトランジスタを含む回路５１１〜５１７，５２０，５３０，５４１，５４２，５５０，５５６が設けられている。
【００８６】
図８は、賞球制御基板３７および玉払出装置９７の構成要素などの賞球に関連する構成要素を示すブロック図である。賞球制御基板３７には、制御用ＣＰＵ３７１と、ＲＯＭ３８０と、ＲＡＭ３８１と、Ｉ／Ｏポート３７２（３７２ａ〜３７２ｇ）と、入力バッファ回路３７３と、エラー表示用ＬＥＤ３７４と、リセットスイッチ（リセットＳＷ）３７９とが設けられている。このように、賞球制御手段（価値付与制御手段、または払出制御手段）としての制御用ＣＰＵ３７１は、遊技制御手段としてのＣＰＵ５６が搭載された遊技制御基板３１とは別の基板に搭載されている。これにより、遊技制御基板３１のコンパクト化が図られている。
【００８７】
図８に示すように、各種入賞口に入賞した入賞玉を遊技盤裏面側の集合樋で一括して検出する入賞球検出スイッチ９９と、満タンスイッチ４８の検出信号は、中継基板７１を介して遊技制御基板３１のＩ／Ｏポート５７に入力される。また、入賞球排出ソレノイド１２７は、遊技盤裏面の入賞球流下路の途中に設けられている玉止め部材を駆動するものであって、玉止め部材に入賞球が停止している状態で入賞球検出スイッチ９９によって入賞球が検出される。なお、満タンスイッチ４８は、特に、余剰玉受皿４の満タンを検出するスイッチである。
【００８８】
玉切れ検出スイッチ１６７および玉切れスイッチ１８７（１８７ａ，１８７ｂ）からの検出信号は、中継基板７２および中継基板７１を介して遊技制御基板３１のＩ／Ｏポート５７に入力される。玉切れ検出スイッチ１６７は景品玉タンク３８内の補給玉の不足を検出するスイッチであり、玉切れスイッチ１８７は、景品玉通路内の景品玉の有無を検出するスイッチである。
【００８９】
遊技制御基板３１のＣＰＵ５６は、玉切れ検出スイッチ１６７または玉切れスイッチ１８７からの検出信号が玉切れ状態を示しているか、または、満タンスイッチ４８からの検出信号が満タン状態を示していると、球貸し禁止を指示する賞球制御コマンドを賞球制御基板３７に対して送出する。賞球制御基板３７の賞球制御用ＣＰＵ３７１は、球貸し禁止を指示する賞球制御コマンドを受信すると、球貸し処理を停止する。
【００９０】
さらに、賞球カウントスイッチ３０１Ａからの検出信号も、中継基板７２および中継基板７１を介して遊技制御基板３１のＩ／Ｏポート５７に入力される。また、遊技制御基板３１のＩ／Ｏポート５７から入賞球排出ソレノイド１２７への駆動信号は、中継基板７１を介して入賞球排出ソレノイド１２７に供給される。なお、賞球カウントスイッチ３０１Ａは、玉払出装置９７の賞球機構部分に設けられ、実際に払出された賞球を検出する。
【００９１】
入賞があると、賞球制御基板３７には、遊技制御基板３１の出力ポート（ポートＧ，Ｈ）５７７，５７８から賞球個数を示す賞球制御コマンド（賞球個数コマンド）が出力される。出力ポート５７７は８ビット×２の制御コマンドデータを出力し、出力ポート５７８は１ビットのＩＮＴ信号（ストローブ信号）を出力する。賞球個数を示す賞球制御コマンドは、入力バッファ回路３７３を介してＩ／Ｏポート３７２ａに入力される。入力バッファ回路３７３における各バッファは、遊技制御基板３１から賞球制御基板３７へ向かう方向にのみ信号を通過させることができる。したがって、賞球制御基板３７側から遊技制御基板３１側に信号が伝わる余地はない。賞球制御基板３７内の回路に不正改造が加えられても、不正改造によって出力される信号が遊技制御基板３１側に伝わることはない。なお、入力バッファ回路３７３の入力側にノイズフィルタを設けてもよい。
【００９２】
また、遊技制御基板３１側において、賞球制御コマンドを出力する出力ポート５７７，５７８の外側にバッファ回路６８が設けられている。このような構成によれば、外部から遊技制御基板３１の内部に入力される信号が阻止されるので、賞球制御基板３７から遊技制御基板３１に信号が与えられる可能性がある信号ラインをより確実になくすことができる。
【００９３】
また、賞球制御用ＣＰＵ３７１は、出力ポート３７２ｇを介して、貸し玉数を示す球貸し個数信号をターミナル基板１６０に出力し、ブザー駆動信号をブザー基板７５に出力する。ブザー基板７５には図示しないブザーが搭載されている。さらに、出力ポート３７２ｅを介して、エラー表示用ＬＥＤ３７４にエラー信号を出力する。
【００９４】
さらに、賞球制御基板３７の入力ポート３７２ｂには、中継基板７２を介して、賞球カウントスイッチ３０１Ａの検出信号および球貸しカウントスイッチ３０１Ｂの検出信号が入力される。球貸しカウントスイッチ３０１Ｂは、実際に貸出された遊技球を検出する。賞球制御基板３７からの払出モータ２８９への駆動信号は、出力ポート３７２ｃおよび中継基板７２を介して玉払出装置９７の賞球機構部分における払出モータ２８９に伝えられる。また、振分け用ソレノイド３１０を駆動するための信号が、出力ポート３７２ｄおよび中継基板７２を介して振分け用ソレノイド３１０に伝えられる。
【００９５】
また、図８に示された構成では、リセットスイッチ３７９の出力が入力ポート３７２ｂに導入されている。賞球制御用ＣＰＵ３７１は、エラー発生後にリセットスイッチ３７９が押圧されたことを検出すると、制御をエラー前の状態に戻す。
【００９６】
賞球制御用ＣＰＵ３７１がエラー発生後でも賞球制御コマンドを受信して記憶するように構成されていれば、リセットスイッチ３７９の押圧に基づいて、記憶している受信コマンドに基づく賞球制御を行なうことによって、遊技者に与えられる不利益をなくすことができる。
【００９７】
カードユニット５０には、カードユニット制御用マイクロコンピュータ（図示省略）が搭載されている。残高表示基板７４には、打球供給皿３の近傍に設けられている度数表示ＬＥＤや球貸しスイッチ、返却スイッチが接続される。
【００９８】
残高表示基板７４からカードユニット５０には、遊技者に操作に応じて、球貸しスイッチ信号および返却スイッチ信号が賞球制御基板３７を介して与えられる。
【００９９】
賞球制御基板３７のＣＰＵ３７１は、賞球カウントスイッチ３０１Ａの検出信号をカウントすることによって、払出した賞球数を計数するとともに、球貸しカウントスイッチ３０１Ｂの検出信号をカウントすることによって、払出した貸玉数を計数する。
【０１００】
さらに、ＣＰＵ３７１は、賞球カウントスイッチ３０１Ａおよび球貸しカウントスイッチ３０１Ｂの検出信号に基づいて玉を計数する動作と並行して、払出モータ位置センサ２８６からの検出信号を利用して、払出した賞球数および貸玉数を計数する。すなわち、玉払出装置９７では、玉繰出し用のスクリュー２８８が１８０度だけ回転して払出モータ位置センサ２８６が１回ＯＮ／ＯＦＦするごとに玉が１つ払出されるように構成されているために、この払出モータ位置センサ２８６の出力信号の変化に基づいて払出した玉を間接的に検出し、玉数を計数するのである。
【０１０１】
なお、払出モータ位置センサ２８６に代えて、ステッピングモータである払出モータ２８９のステップパルス数を検出することで、スクリュー２８８の払出動作量（回転量）を検出し、これにより間接的に玉の払出しを検出するようにしてもよい。ただし、スクリュー２８８の回転を直接検出する払出モータ位置センサ２８６を用いる方が、精度の高い検出結果を得ることができるという利点がある。ステッピングモータのステップパルス数に基づいてスクリュー２８８の払出動作量（回転量）を検出する場合には１ステップ当りの制御量が何らかの要因で変化すると、検出される動作量に誤差が生じてしまうためである。
【０１０２】
ところで、払出モータ位置センサ２８６の出力信号に基づいて玉数を計数すると、スクリュー２８８からの玉の落下を待って検出信号が出力されるカウントスイッチ３０１Ａ，３０１Ｂの出力信号に基づいて玉を計数するよりも迅速に計数動作を進めることができるが、スクリュー２８８内に整列された玉と玉との間に無用な隙間が空いていて、スクリュー２８８が半回転したときに玉が払出されなかった場合であっても玉が１つ払出されたものとみなされるという欠点がある。あるいは、球噛みその他の原因によって実際には玉が払出されなかった場合であっても玉が１つ払出されたものとみなされてしまう。
【０１０３】
このため、ＣＰＵ３７１は、この払出モータ位置センサ２８６の出力信号に基づいて計数された玉数が払出予定数に達した後、一旦、スクリュー２８８の回転を止め、カウントスイッチ３０１Ａ，Ｂの検出信号に基づいた計数結果を参照して、間違いなく予定通りの玉の払出しがあったか否かを確認し、払出数が不足する場合には、再度、スクリュー２８８を回転させて不足分の玉を払出す制御を行なう。
【０１０４】
このような２段階の制御をすることによって、払出モータ位置センサ２８６の検出出力に基づいて計数される玉（賞球または貸玉）の数が払出予定数に至るまでは、スクリュー２８８を高速回転させて連続的に玉を払出すことで、玉の払出しを迅速にすることができ、また、それにより払出しが不足するような場合でも、後にその不足分の払出しを行なうことよって払出しを正確にすることができる。
【０１０５】
賞球制御基板３７から発射制御基板９１には、打玉の発射状態を制御するための発射制御信号が与えられる。発射制御基板９１においては、発射制御信号がＬＯＷレベルである場合に、打玉の発射が禁止され、打玉の発射が不可能な状態に制御される。一方、発射制御信号がＨＩＧＨレベルである場合には、打玉の発射が許容され、打玉の発射が可能な状態に制御される。
【０１０６】
また、カードユニット５０から残高表示基板７４には、プリペイドカードの残高を示すカード残高表示信号および球貸し可表示信号が賞球制御基板３７を介して与えられる。カードユニット５０と賞球制御基板３７との間では、ユニット操作信号（ＢＲＤＹ信号）、球貸し要求信号（ＢＲＱ信号）、球貸し完了信号（ＥＸＳ信号）およびパチンコ機動作信号（ＰＲＤＹ信号）がＩ／Ｏポート３７２ｆを介してやり取りされる。
【０１０７】
パチンコ遊技機１の電源が投入されると、賞球制御基板３７の賞球制御用ＣＰＵ３７１は、カードユニット５０にＰＲＤＹ信号を出力する。カードユニット５０においてカードが受け付けられ、球貸しスイッチが操作され球貸しスイッチ信号が入力されると、カードユニット制御用マイクロコンピュータは、賞球制御基板３７にＢＲＤＹ信号を出力する。この時点から所定の遅延時間が経過すると、カードユニット制御用マイクロコンピュータは、賞球制御基板３７にＢＲＱ信号を出力する。そして、賞球制御基板３７の賞球制御用ＣＰＵ３７１は、払出モータ２８９を駆動し、所定個数の貸玉を遊技者に払出す制御を行なう。このとき、賞球制御用ＣＰＵ３７１は、振分け用ソレノイド３１０を制御し、玉振分け部材３１１を球貸し側に向ける。その後払出が完了すれば、賞球制御用ＣＰＵ３７１は、カードユニット５０にＥＸＳ信号を出力する。
【０１０８】
以上のように、カードユニット５０からの信号はすべて賞球制御基板３７に入力される構成となっている。したがって、球貸し制御に関して、カードユニット５０から遊技制御基板３１に信号が入力されることはなく、遊技制御基板３１の遊技制御用マイコン５３にカードユニット５０側から不正に信号が入力される余地はない。なお、遊技制御基板３１および賞球制御基板３７には、ソレノイドやモータ、ランプを駆動するためのドライバ回路が搭載されているが、図８では、それらの回路は省略されている。
【０１０９】
この実施の形態では、遊技制御基板３１のＲＡＭ５５（図４参照）の他、少なくとも賞球制御基板３７のＲＡＭ３８１は、電源基板９１０のバックアップ用電源でバックアップされている。このため、遊技機に対する電力供給が停止しても、バックアップ電源によって一定時間ＲＡＭ５５，３８１は記憶内容を保持することができる。
【０１１０】
ここで、上記のようなパチンコ遊技機１の各基板同士の間の接続を、電気回路図を用いて説明する。
【０１１１】
まず、電源基板９１０について説明する。図９に示すように、電源基板９１０には、上から順にランプ制御基板３５に接続される配線Ｙ、電源コードに接続される配線、主基板（遊技制御基板）３１に接続される配線Ｄ、賞球制御基板（払出制御基板）３７に接続される配線Ｆ、発射中継Ａ基板に接続される配線Ｇ、払出制御基板に接続される配線Ｅ、主基板３１に接続される配線Ａおよび音声制御基板７０に接続される配線Ｘが設けられている。
【０１１２】
また、図１０に示すように、配線Ｘが接続される音声制御基板７０は主基板３１からも配線Ｃが接続されている。音声制御基板７０はさらに音声中継Ａ基板に配線により接続されている。音声中継Ａ基板は、音声中継Ｂ基板と音声中継Ｃ基板とに配線により接続されている。音声中継Ｂ基板および音声中継Ｃ基板それぞれは左右のスピーカ２７それぞれに接続されている。
【０１１３】
次に、音声制御基板７０の内部の電気回路構造を、図１１〜図１６を用いて具体的に説明する。電源基板９１０から導入された配線１／５，２／５，３／５，４／５，５／５のうち配線３／５，４／５，５／５はアースされている。配線１／５は、後述するように、音声合成ＩＣに電力を供給する配線であり、ノイズを除去するためのローパスフィルタ２００、および、所定の電力を作成するためのレギュレータ３００がそれぞれ接続されている。このレギュレータ３００により１２Ｖの電圧ＶDDが５Ｖの電圧ＡＶccに降圧されて音声合成ＩＣに電力が供給されている。
【０１１４】
このように、アナログ信号を処理する音声合成ＩＣで使用する電圧ＡＶccを、音声制御基板７０内部の定電圧回路であるレギュレータ３００において作成することにより、電源基板９１０から音声制御基板７０まで伝達する間において発生するノイズによる悪影響を減少することができる。これにより、スピーカから発生される音声にノイズによる悪影響が生じることが低減される。
【０１１５】
また、図１２に示すように、図１０において主基板３１から接続された配線Ｃは、それぞれ音声制御信号ＣＤ０〜ＣＤ７、音声制御信号ＩＮＴが入力される配線およびＧＮＤ（ＧＲＡＮＤ）線からなり、音声制御信号ＣＤ０〜ＣＤ７および音声制御信号ＩＮＴが入力される配線それぞれは、不正な信号が主基板３１側へ進入することを防止するためのバッファ回路７０５に接続されている。バッファ回路７０５からは、ＳＣＤ０〜ＳＤＣ７信号およびＳＩＮＴ信号が出力される。このＳＣＤ０〜ＳＣＤ７信号およびＳＩＮＴ信号は、図１３に示すように、音声を出力するための処理を行なう音声制御用ＣＰＵ７０１に入力される。この音声制御用ＣＰＵ７０１には、リセットスイッチ７１０が接続されている。また、音声制御用ＣＰＵ７０１からはＳＩＣＫ信号，ＳＩ信号，ＳＩＲＱ信号，ＳＲＤＹ信号，ＳＲＥＳ信号それぞれが出力される。
【０１１６】
次に、図１４に示すように、ＳＩＣＫ信号，ＳＩ信号，ＳＩＲＱ信号，ＳＲＤＹ信号，ＰＲＥＳ信号それぞれは、トランジスタ５０１〜５０６それぞれに送られ、トランジスタ５０１〜５０６をＯＮさせる。これにより、トランジスタ５０１〜５０６までの回路は電圧Ｖccによる系統の電源を用いていたが、トランジスタ５０１〜５０６以降の回路においては、電圧ＡＶccによる系統の電源が用いられることになる。トランジスタ５０１〜５０６がＯＮされたことによって生じた電力により、音声を合成するための信号を出力する音声合成ＩＣ７０２が駆動する。この音声合成ＩＣ７０２は、音声のデータが格納されている音声データＲＯＭ７１１に接続されている。この音声データを用いて合成された音声データ信号がＤＡＯＲ信号として音声合成ＩＣから出力される。
【０１１７】
次に、図１５に示すように、ＤＡＯＬ信号およびＤＡＯＲ信号は、音のボリュームを調節するための音切換回路７０３を通過した後、音増幅回路７０４に到達して増幅されてスピーカ２７に送り出される。
【０１１８】
上記のような本実施の形態によれば、音声制御用ＣＰＵ７０１から音声合成ＩＣ７０２へのみ電気信号情報を伝達し、電流の逆流が生じないトランジスタ５０１〜５０６が設けられているため、スピーカ２７で発生したノイズの悪影響が音声制御用ＣＰＵ７０１に伝達されることが防止される。音声合成ＩＣ７０２が音声制御用ＣＰＵ７０１に比較して大きな電力を消費する場合において、音声合成ＩＣ７０２での消費電力の変化が音声制御用ＣＰＵ７０１に大きな悪影響を与えることが防止される。その結果、音声制御用ＣＰＵ７０１は安定して駆動する。
【０１１９】
また、音声制御用ＣＰＵ７０１がノイズの影響を比較的受け難いデジタル回路からなり、音声合成ＩＣ７０２がノイズの影響を受け易いアナログ回路含むため、上記トランジスタ５０１〜５０６によって音声合成ＩＣ７０２から音声制御用ＣＰＵ７０１へのノイズの影響が伝達されることが防止されれば、電子回路全体は安定して駆動することができる。
【０１２０】
また、配線２／５より供給される電圧Ｖcc（＋５Ｖ）の電力は音声制御用ＣＰＵ７０１に供給され、配線１／５より供給される電圧１２Ｖの電力から作成された電圧ＡＶcc（＋５Ｖ）の電力は音声合成ＩＣ７０２および音増幅回路７０４などに供給されるため、音声制御用ＣＰＵ７０１の電源は音声合成ＩＣ７０２および音増幅回路７０４等の電源から独立することとなる。そのため、音増幅回路７０４等で消費される電力消費量の変化に関らず、音声制御用ＣＰＵ７０１に安定した電力を供給することが可能となる。すなわち、音増幅回路７０４等の動作状態によっては、音声制御用ＣＰＵ７０１への電力供給が不足する状態が生じる可能性があり、このような状態においては主基板３１から出力された制御コマンドを正確に受取れない等の障害が生じ得るが、上記のような構造にすることにより、音声制御用ＣＰＵ７０１において制御コマンドを正確に受取れない等の障害が発生することが防止される。
【０１２１】
次に、表示制御基板８０に関係する電気回路構造を説明する。図１６に示すように、表示制御基板８０は、主基板３１に接続されるとともに、普通図柄基板１８０、ＬＣＤモジュール２８０またはＣＲＴ８２にそれぞれ接続されている。
【０１２２】
次に、表示制御基板８０の内部の電気回路構造を、図１７〜図２６を用いて具体的に説明する。図１７に示すように、主基板３１から表示制御基板８０に接続された配線のうち、配線１０／１６，１１／１６，１２／１６はアースされている。電圧Ｖccの電源に接続された１３／１６，１４／１６はノイズを除去するためのローパスフィルタ１０７に接続され、電圧Ｖcc（５Ｖ）の電源を供給している。電圧ＶDD（１２Ｖ）の電源に接続された１５／１６，１６／１６は、ノイズを除去するためのローパスフィルタ１０８および所定の電力と作成するためのスイッチングレギュレータ１０９に接続されて電圧ＡＶDD（５Ｖ）の電源を供給している。
【０１２３】
このように、ＣＲＴ８２またはＬＣＤ２８０等のアナログ信号を処理する回路で使用する電圧ＡＶDDを、表示制御基板８０の定電圧回路であるスイッチングレギュレータ１０９で作成することにより、電源基板９１０から表示制御基板８０まで伝達する間において発生するノイズによる悪影響を減少することができる。これにより、ＣＲＴ８２またはＬＣＤ２８０に表示される映像にノイズによる悪影響が生じることが低減される。
【０１２４】
また、図１８に示すように、配線１／１６，２／１６，３／１６，４／１６，５／１６，６／１６，７／１６，８／１６，９／１６それぞれは、主基板３１から図柄制御信号ＣＤ１〜ＣＤ７それぞれおよび図柄制御信号ＩＮＴが入力される。図柄制御信号ＣＤ１〜ＣＤ７それぞれおよび図柄制御信号ＩＮＴは、フェライトビーズＦＢによりノイズが除去された後、主基板３１への信号の逆流を防止するためのバッファ回路１０５に入力される。バッファ回路１０５からはＩＮ０信号〜ＩＮ７信号およびＩＮＴ信号が出力される。
【０１２５】
次に、図１９に示すように、このＩＮ０〜ＩＮ７信号およびＩＮＴ信号は、表示制御用ＣＰＵ１０１に入力される。表示制御用ＣＰＵ１０１には、図２０に示す表示制御データＲＯＭ１０２が接続されている。また、表示制御用ＣＰＵ１０１には、図２４に示すＶＤＰ１０３が接続され、ＶＤＰ１０３には、図２１および図２２に示す計時用の水晶発振器を有する発振回路８５、図２３に示す回路を初期化するためのリセット回路８３、図２５に示すＶＲＡＭ８７、キャラクタＲＯＭ８６ａおよびキャラクタＲＯＭ８６ｂそれぞれが接続されている。ＶＤＰ１０３は、入力された信号に基づきキャラクタＲＯＭ８６ａおよびキャラクタＲＯＭ８６ｂから画像データを読み出し後、画像データを生成してＶＲＡＭ８７に表示データとして格納する。その後、図２６に示すように、ＶＤＰ１０３は、ＶＲＡＭ８７に格納された表示データをさらにＲＧＢ信号にして送り出す。このＲＧＢ信号によってトランジスタ５０８，５０９，５１０がＯＮする。これにより、トランジスタ５０８，５０９，５１０までの回路は電圧Ｖccの電源により駆動しているが、トランジスタ５０８，５０９，５１０以降のＣＲＴ８２またはＬＣＤモジュール２８０の回路は電圧ＡＶDDの電源により駆動することになる。
【０１２６】
上記のような本実施の形態によれば、ＶＤＰ１０３からＣＲＴ８２等へのみ電気信号情報を伝達し、電流の逆流が生じないトランジスタ５０８〜５１０が設けられているため、ＣＲＴ８２等で発生したノイズの悪影響がＶＤＰ１０３に伝達されることが防止される。ＣＲＴ８２がＶＤＰ１０３に比較して大きな電力を消費する場合において、ＣＲＴ８２での消費電力の変化がＶＤＰ１０３に大きな悪影響を与えることが防止される。その結果、ＶＤＰ１０３は安定して駆動する。
【０１２７】
また、ＶＤＰ１０３がノイズの影響を比較的受け難いデジタル回路からなり、ＣＲＴ８２がノイズの影響を受け易いアナログ回路を含むため、上記トランジスタ５０８〜５１０によってＣＲＴ８２からＶＤＰ１０３へのノイズの影響が伝達されることが防止されれば、電子回路全体は安定して駆動することができる。
【０１２８】
また、配線１３／１６，１４／１６より供給される電圧Ｖcc（５Ｖ）の電力は表示制御用ＣＰＵ１０１等に供給され、配線１５／１６，１６／１６より供給される電圧ＶDD（１５Ｖ）の電力から作成された電圧ＡＶDD（＋５Ｖ）の電力はＣＲＴ８２またはＬＣＤ２８０等に供給されるため、表示制御用ＣＰＵ１０１の電源はＣＲＴ８２等の電源から独立することとなる。そのため、ＣＲＴ８２等で消費される電力消費量の変化に関らず、表示制御用ＣＰＵ１０１に安定した電力を供給することが可能となる。すなわち、ＣＲＴ８２等の動作状態によっては、表示制御用ＣＰＵ１０１への電力供給が不足する状態が生じる可能性があり、このような状態においては主基板３１から出力された制御コマンドを正確に受取れない等の障害が生じ得るが、上記のような構造にすることにより、表示制御用ＣＰＵ１０１において制御コマンドを正確に受取れない等の障害が発生することが防止される。
【０１２９】
次に、ランプ制御基板３５に関係する電気回路の構造を、図２７〜図２９を用いて説明する。図２７に示すように、図９に示す電源基板９１０から引き出された配線Ｙはランプ制御基板３５に接続されている。ランプ制御基板３５には主基板３１に接続される配線Ｂ、図２８に示すランプ中継基板３５ａに接続される配線ｙ１および図２９に示される枠用ランプ中継Ａ基板３５ｈに接続される配線ｙ２が設けられている。
【０１３０】
また、図２８に示すように、ランプ中継Ａ基板３５ａは、配線により、袖左基板３５ｂ、袖右基板３５ｃ、センター基板３５ｄ、ＡＴ右基板３５ｅ、ＡＴ中基板３５ｆおよびＡＴ左基板３５ｇに接続されている。
【０１３１】
また、図２９に示すように、ランプ中継Ａ基板３５ｈは、枠用ランプ中継Ｂ基板３５ｉ１および枠用ランプ中継Ｃ基板３５ｉ２に配線により接続されている。さらに、枠用ランプ中継Ｂ基板３５ｉ１には、前板ランプ左Ｂ基板３５ｊ、前板ランプ左Ａ基板３５ｋ、前板ランプ上基板３５ｌ、前板ランプ右Ａ基板３５ｍ、前板ランプ右Ｂ基板３５ｎが配線を介して接続され、枠用ランプ中継Ｃ基板３５ｉ２には、スピーカＬＥＤ左Ａ基板３５ｏ、スピーカＬＥＤ左Ｂ基板３５ｐ、スピーカＬＥＤ右Ｂ基板３５ｑおよびスピーカＬＥＤ右Ａ基板３５ｒが配線を介して接続されている。
【０１３２】
次に、図３０〜図３６を用いて、ランプ制御基板３５の内部構造について説明する。図３０に示すように、電源基板９１０から導入された配線１／６，２／６，３／６，４／６，５／６，６／６のうち配線１／６からは、ローパスフィルタ７００を介してが電圧ＶSLの電力が供給されている。また配線２／６は、電圧ＶLPの電力を供給している配線である。配線３／６からは、ローパスフィルタフィルタ８００を介して電圧ＶDDの電力が供給されている。配線４／６からは、ローパスフィルタ９００を介してＶｃｃが供給されている。配線５／６，６／６はアース（ＧＮＤ）されている。
【０１３３】
また、図３１に示すように、ランプ制御基板３５には、図１６に示す主基板３１から、ランプ制御信号ＣＤ０〜ＣＤ７が入力される配線１／１１〜配線８／１１、ランプ制御信号ＩＮＴが入力される配線９／１１およびＧＮＤ配線１０／１１，１１／１１が接続され、ノイズを吸収するフェライトビーズを介して、ランプ制御ＣＤ０信号〜ＣＤ７信号それぞれは、信号の逆流を防止するバッファ回路３５５に入力される。バッファ回路３５５からはＬＣＤ０信号〜ＬＣＤ７信号が出力される。また、ランプ制御信号ＩＮＴがインバータ回路を介してＩＮＴ信号となり出力される。
【０１３４】
次に、図３２に示すように、ＬＣＤ０信号〜ＬＣＤ７信号それぞれは、ランプの点灯消滅を制御するための信号を出力するＣＰＵ３５１に入力される。ＣＰＵ３５１からは、ＢＬＡＮＰ（Ｂ）信号，ＢＬＡＮＰ（Ａ）信号，ＢＬＥＤ（Ｆ）信号，ＢＬＥＤ（Ｅ）信号，ＢＬＥＤ（Ｄ）信号，ＢＬＥＤ（Ｃ）信号，ＢＬＥＤ（Ｂ）信号，ＢＬＥＤ（Ａ）信号が出力される。また、ＣＰＵ３５１からは、ＭＭＲＹ（ａ）信号，ＭＭＲＹ（ｂ）信号，ＭＭＲＹ（ｃ）信号，ＭＭＲＹ（ｄ）信号、ＦＬＥＤ（Ａ）信号，ＦＬＥＤ（Ｂ）信号，ＦＬＥＤ（Ｃ）信号，ＦＬＥＤ（Ｄ）信号が出力される。ＦＬＡＮＰ（Ａ）信号，ＦＬＡＮＰ（Ｂ）信号，ＦＬＡＮＰ（Ｃ）信号，ＦＬＡＮＰ（Ｄ）信号，ＦＬＡＮＰ（Ｅ）信号，ＳＬＡＮＰ信号が出力される。さらに、ＣＰＵ３５１からは、ＤＧ１信号，ＤＧ２信号およびＴＬＡＮＰ信号が出力される。
【０１３５】
次に、図３３に示すように、ＦＬＡＮＰ（Ａ）信号，ＦＬＡＮＰ（Ｂ）信号，ＦＬＡＮＰ（Ｃ）信号，ＴＬＡＮＰ信号，ＦＬＡＮＰ（Ｄ）信号，ＳＬＡＮＰ信号，ＦＬＡＮＰ（Ｅ）信号ぞれぞれは、電流の逆流を防止する態様で設けられたトランジスタを含む回路５１１，５１２，５１３，５１４，５１５，５１６，５１７それぞれに入力される。
【０１３６】
その後、トランジスタを含む回路５１１，５１２，５１３，５１４，５１５，５１６，５１７から出力された信号は、右下枠ランプ(遊技効果ランプ２８ｂ，２８ｃに相当）を制御するための信号を出力する配線１／１８、右上枠ランプ(遊技効果ランプ２８ｂ，２８ｃに相当）を制御するための信号を出力する配線２／１８、天枠ランプ(遊技効果ランプ２８ｂ，２８ｃに相当）を制御するための信号を出力する配線３／１８、球切れランプ５２を制御するための信号を出力する配線４／１８、左上枠ランプ(遊技効果ランプ２８ｂ，２８ｃに相当）を制御するための信号を出力する配線５／１８、賞球ランプを制御するための信号を出力する配線６／１８、左下枠ランプ(遊技効果ランプ２８ｂ，２８ｃに相当）を制御するための信号を出力する配線９／１８から図２９に示すアナログ回路を含む枠用ランプ中継基Ａ板３５ｈに出力される。また、電圧ＶLPの電力は配線７／１８，８／１８に分かれて枠用ランプ中継Ａ基板３５ｈに出力される。
【０１３７】
また、図３４に示すように、ＦＬＥＤ（Ａ）信号，ＦＬＥＤ（Ｂ）信号，ＦＬＥＤ（Ｃ）信号，ＦＬＥＤ（Ｄ）信号は、電流の逆流を防止する態様で設けられたトランジスタを含むインバータ回路５２１，５２２，５２３，５２４，５２５，５２６，５２７，５２８を介して、配線１１／１８，１２／１８，１３／１８，１４／１８，１５／１８，１６／１８，１７／１８，１８／１８から遊技効果ＬＥＤ２８ａに相当する左スピーカ外ＬＥＤ、左スピーカ内ＬＥＤ、右スピーカ内ＬＥＤ、右スピーカ外ＬＥＤそれぞれを制御するために、枠用ランプ中継Ａ基板３５ｈに出力される。また、交流電源ＡＣの電圧２４Ｖの電力を整流し平滑した電圧ＶSLの電力が１０／１８から枠用ランプ中継Ａ基板３５ｈに供給される。
【０１３８】
また、図３５に示すように、ＢＬＥＤ（Ａ）信号，ＢＬＥＤ（Ｂ）信号，ＢＬＥＤ（Ｃ）信号，ＢＬＥＤ（Ｄ）信号，ＢＬＥＤ（Ｅ）信号，ＢＬＥＤ（Ｆ）信号それぞれは、電流の逆流を防止する態様で設けられたトランジスタを含むインバータ回路５３１，５３２，５３３，５３４，５３５，５３６，５３７，５３８を介して遊技効果ＬＥＤ２８ａに相当する飾りＬＥＤを制御するための配線３Ａ，２Ａ，１Ａ，６Ｂ，１０Ｂ，７Ｂ，９Ｂ，８Ｂから図２８に示すランプ中継基板３５ａに出力される。また、上記電圧ＶSLの電力が配線４Ｂ，５Ｂ，４Ａから供給されている。ＢＬＡＮＰ（Ａ）信号およびＢＬＡＮＰ（Ｂ）信号それぞれは、電流の逆流を防止する態様で設けられたトランジスタを含む回路５４１，５４２を介して、装飾ランプ２５に相当する飾りランプＡ，Ｂを制御するために配線２Ｂ，３Ｂから出力される。
【０１３９】
また、図３６に示すように、ＭＭＲＹ（ａ）信号，ＭＭＲＹ（ｂ）信号，ＭＭＲＹ（ｃ）信号，ＭＭＲＹ（ｄ）信号は、電流の逆流を防止する態様で設けられたトランジスタを含むインバータ回路５５１，５５２，５５３，５５４を介して、始動記憶表示器１８に相当するＬＥＤ１，ＬＥＤ２，ＬＥＤ３およびＬＥＤ４を制御するために、配線１０Ａ，９Ａ，８Ａ，７Ａから図２８に示すランプ中継基板３５ａに出力される。また、ＤＧ１信号およびＤＧ２信号は電流の逆流を防止する態様で設けられたトランジスタを含むバッファ回路５５５，５５６を介して配線６Ａ，５Ａからランプ中継基板３５ａに出力される。また、電圧ＶLPの電力が配線１Ｂにより供給されている。
【０１４０】
また、配線１／６より供給される電圧ＶSL（３０Ｖ）の電力は各種ランプ等に供給され、配線４／６より供給される電圧ＶDD（５Ｖ）の電力はランプ制御用のＣＰＵ３５１等に供給されるため、ランプ制御用のＣＰＵ３５１の電源は各種ランプ等の電源から独立することとなる。そのため、各種ランプ等で消費される電力消費量の変化に関らず、ランプ制御用のＣＰＵ３５１に安定した電力を供給することが可能となる。すなわち、各種ランプ等の動作状態によっては、ランプ制御用のＣＰＵ３５１への電力供給が不足する状態が生じる可能性があり、このような状態においては主基板３１から出力された制御コマンドを正確に受取れない等の障害が生じ得るが、上記のような構造にすることにより、ランプ制御用ＣＰＵ３５１において制御コマンドを正確に受取れない等の障害が発生することが防止される。
【０１４１】
また、配線１０Ａ〜７Ａは、特別図柄の始動記憶表示器と普通図柄の始動記憶表示器との双方を制御するために使用される。すなわち、ＤＧ１信号が能動状態となっている場合には、普通図柄の始動記憶表示器が制御され、ＤＧ２信号が能動状態となっている場合には、特別図柄の始動記憶表示器が制御される。
【０１４２】
上記のような構造のランプ制御基板３５によれば、図３３に示すトランジスタを含む回路５１１，５１２，５１３，５１４，５１５，５１６，５１７、図３４に示すトランジスタを含むインバータ回路５２１，５２３，５２４，５２５，５２６，５２７，５２８、図３５に示すトランジスタを含むインバータ回路５３１，５３３，５３４，５３５，５３６，５３７，５３８およびトランジスタを含む回路５４１，５４２、図３６に示すトランジスタを含むインバータ回路５５１，５５２，５５３，５５４およびトランジスタを含むバッファ回路５５５，５５６を備えているため、電流の逆流が防止される。その理由は、上記トランジスタを含む回路それぞれまでは、電圧Ｖｃｃの電力が供給され、トランジスタを含む回路以降は電圧ＶSLおよび電圧ＶLPの電力が供給されているからである。それにより、ノイズが発生し易いアナログ回路を有する図２８に示すランプ中継基板３５ａおよびアナログ回路を有する図２９に示す枠用ランプ中継Ａ基板３５ｈからのノイズによる悪影響が、ランプ制御基板３５内部のデジタル回路であるＣＰＵ３５までの回路に伝達されることが防止される。
【０１４３】
なお、上記図５のブロック図においては、ＶＤＰ１０３とＣＲＴ２８０（ＬＣＤ２８０）との間にのみトランジスタ５０８〜５１０を設けた実施の形態を示したが、図３７に示すように、表示制御用ＣＰＵ１０１とＶＤＰ１０３との間にトランジスタ５００を有する表示制御基板８０であれば、アナログ信号を出力するＶＤＰ１０３とデジタル信号を出力する表示制御用ＣＰＵ１０１との間の電流の逆流を防止することができるため、表示制御用ＣＰＵ１０１までのデジタル回路が、ＶＤＰ１０３以降のアナログ回路において発生し易いノイズの悪影響を受けることが防止される。
【０１４４】
なお、上記のランプ基板３５においては、電源基板９１０で作成された電圧ＶSL（３０Ｖ）を用いて各種ランプに電源を供給したが、ランプ制御基板３５内部に定電圧回路であるスイッチングレギュレータを設けて新たな電力を作成してもよい。このようにすれば、電源基板９１０からランプ制御基板３５まで伝達する間において発生するノイズによる悪影響を減少することができるため、各種ランプに現れるノイズによる悪影響が低減される。
【０１４５】
また、図３８には、図１６に示す主基板３１が電源基板９１０から電源を取り込んだ直後の電源入力回路が示されている。また、払出制御基板３７が電源基板９１０から電源を取り込んだ直後の電源入力回路にも同様の電源入力回路が構成される。図３８に示すように、主基板の電源入力回路は、各種のバイパスコンデンサ、平滑コンデンサおよびノイズフィルタ３１ａ，３１ｂ，３１ｃを経て、電源基板９１０において作成された電力、すなわち、電圧ＶSL，ＶDD，Ｖcc，ＶBBをそのまま取り込み、各ＩＣ等に出力している。すなわち、主基板３１においては、各ＩＣ等において使用する電力の電圧を調整するための電力作成手段を設ける必要がないため、電力作成手段を設けていない。
【０１４６】
また、電圧ＶBBの電力が供給される配線は、停電時に主基板３１のＲＡＭ５５に記憶されている制御データを保持するための電力が供給される配線である。この電圧ＶBBの電力が供給される配線には、図４０を用いて後述する停電時に使用する停電時用電源としてのコンデンサ９１６から供給される電力の電圧を安定化するための電圧安定化手段としてのコンデンサ３１ｅが設けられている。また、電圧ＶBBの電力が供給される配線には、コンデンサ９１６から供給される電力のノイズを除去するノイズ除去手段としてのコイル３１ｄが設けられている。コンデンサ３１ｅの静電容量（０．０１μＦ）は、主基板３１のＣＰＵ５６を駆動させるための電力の電圧を安定化するためのに設けられたコンデンサ（Ｃ１，Ｃ２，Ｃ３）、または、図３９のＣ１９，Ｃ２０（払出の場合は図５４のＣ２１，Ｃ２２）の静電容量（２２０μＦ）よりも小さな静電容量であり、また、停電時用電源からの電力の供給が断たれた瞬間において放電が完了する静電容量である。なお、電圧ＶBBの電力が供給される配線は、人為的に遮断可能な電力遮断手段としてのスイッチに接続されている。また、スイッチを設けずにコネクタを引き抜くことによって電力の供給を遮断するようにしてもよい。
【０１４７】
上記のようなバックアップ用の電源が供給される電圧ＶBBの配線によれば、停電時用電源から供給される電力のノイズを除去するノイズ除去手段としてのコイル３１ｅを備えるため、停電時において、バックアップ用の電源としてのコンデンサ９１６から電力が供給される状態においてノイズが発生したとしても、ノイズが除去されて記憶手段としてのＲＡＭ５５の制御データが保持される。また、停電時用電源からＲＡＭ５５へ供給される電力を人為的に遮断可能な電力遮断手段としてのスイッチ９１８を備えるため、ＲＡＭ５５に記憶されている制御データの人為的消去が可能となる。この時、コンデンサ３１ｅ（払出ＣＰＵについても同様）の容量が大きいと、コンデンサ３１ｅがバックアップ電源となってＲＡＭ５５の記憶が保持される可能性があるが、容量が小さいのでコンデンサ９１６の電力を断つことで瞬時にＲＡＭ５５の記憶の消去が可能である。また、停電時用電源としてのコンデンサ９１６は電源基板９１０に設けられているため、主基板３１に停電時用電源を設ける必要がなくなることにより、主基板３１の低コスト化を図ることができる。また、電圧安定化手段としてコンデンサ３１ｅを用いるため、電圧安定化手段の構成が簡単となる。コンデンサ３１ｅの静電容量（０．０１μＦ）が停電時用電源としての図４０のコンデンサ９１６からの電力の供給が電力遮断手段としてのスイッチ９１８により断たれた瞬間において放電が完了（約１秒）する静電容量であるため、また、主基板３１を駆動させるために電源基板９１０に設けられた、図３８のコンデンサＣ１，Ｃ２，Ｃ３の静電容量（２２０μＦ）、または、図３９、図５４のＣＰＵ駆動電源入力部に設けられたＣ１９，Ｃ２２（０．１μＦ）よりも小さいため、ＲＡＭ５５の制御データを消去する作業に手間がかかることなく、通常遊技時に制御データの消去が遅れて遊技者に不満を生じさせる不都合を回避できる。
【０１４８】
また、本実施の形態のパチンコ遊技機によれば、電源基板９１０と表示制御基板８０とを接続するためのコネクタを電源基板９１０に設ける必要がなくなる。それにより、機種変更にともない可変表示器１０および表示制御基板８０を必要としなくなる場合において、電源基板９１０に未接続のコネクタが存在しなくなる。その結果、未接続のコネクタが存在することによって生じる、電源基板９１０の未接続のコネクタから不正制御を行なうための情報が入力されるおそれがなくなる。したがって、機種変更にともなって生じる不正制御を予め防止するような構造にすることができる。
【０１４９】
また、本実施の形態のパチンコ遊技機によれば、表示制御基板８０、音声制御基板７０およびランプ制御基板３５それぞれは、電力供給手段から供給された電力を利用して、電気部品の制御に必要な電力を作成する電力作成手段としてスイッチグレギュレータ１０９等を有しているため、外部に必要な電力を作成する電力作成手段を設ける必要がなくなる。
【０１５０】
図３９は、電源監視および電源バックアップのためのＣＰＵ５６周りの一構成例を示すブロック図である。図３９に示すように、第１の電源監視回路（電源監視手段、または、第１の電源監視手段）からの電圧低下信号が、ＣＰＵ５６のマスク不能割込端子（ＮＭＩ端子）に接続されている。第１の電源監視回路は、遊技機が使用する各種直流電流のうちいずれかの電源の電圧を監視して電源電圧低下を検出する回路である。この実施の形態では、第１の電源監視回路は、ＶSLの電源電圧を監視して、その電圧値が所定値以下になるとローレベルの電圧低下信号を発生する。電源電圧ＶSLは、遊技機で使用される直流電圧のうちで最大のものであってこの例では、＋３０Ｖである。したがって、ＣＰＵ５６は、割込処理によって電源断、または、電源低下の発生を確認することができる。なお、この実施の形態では、第１の電源監視回路は、後述する電源基板に搭載されている。
【０１５１】
図３９には、システムリセット回路６５も示されているが、この実施の形態では、システムリセット回路６５は、第２の電源監視回路（第２の電源監視手段）も兼ねている。すなわち、リセットＩＣ６５１は、電源投入時に、外付けのコンデンサ６５２と容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。すなわち、リセット信号をハイレベルに立上げてＣＰＵ５６を動作可能状態にする。また、リセットＩＣ６５１は、第１の電源監視回路が監視する電源電圧と等しい電源電圧である電源電圧ＶSLを監視して、電圧値が所定値（第１の電源監視回路が電圧低下信号を出力する電源電圧値よりも低い値）以下になるとローレベルの電圧低下信号を発生する。したがって、ＣＰＵ５６は、第１の電源監視回路からの電圧低下信号に応じて所定の電力供給停止時処理を行なった後、システムリセットされる。なお、この実施の形態では、リセット信号と第２の電源監視回路からの電圧低下信号とは同一の信号である。
【０１５２】
図３９に示すように、リセットＩＣ６５１からのリセット信号は、ＮＡＮＤ回路９４７（論理積回路）に入力されるとともに、反転回路（ＮＯＴ回路）９４４を介してカウンタＩＣ９４１のクリア端子に入力される。カウンタＩＣ９４１は、クリア端子への入力がローレベルになると、発振器９４３からのクロック信号をカウントする。そして、カウンタＩＣ９４１のＱ５出力がＮＯＴ回路９４５，９４６を介してＮＡＮＤ回路９４７に入力される。また、カウンタＩＣ９４１のＱ６出力は、フリップフロップ（ＦＦ）９４２のクロック端子に入力される。フリップフロップ９４２のＤ入力はハイレベルに固定され、Ｑ出力は論理和回路（ＯＲ回路）９４９に入力される。ＯＲ回路９４９の他方の入力には、ＮＡＮＤ回路９４７の出力がＮＯＴ回路９４８を介して導入される。そして、ＯＲ回路９４９の出力がＣＰＵ５６のリセット端子に接続されている。このような構成によれば、電源投入時に、ＣＰＵ５６のリセット端子に２回のリセット信号（ローレベル信号）が与えられるので、ＣＰＵ５６は、確実に動作を開始する。
【０１５３】
そして、たとえば、第１の電源監視回路の検出電圧（電圧低下信号を出力することになる電圧）を＋２２Ｖとし、第２の電源監視回路の検出電圧を＋９Ｖとする。そのように構成した場合には、第１の電源監視回路と第２の電源監視回路とは、同一の電源の電圧ＶSLを監視するので、第１の電源監視回路が電圧低下信号を出力するタイミングと第２の電圧監視回路が電圧低下信号を出力するタイミングとの差を所望の所定時間に確実に設定することができる。所望の所定時間とは、第１の電源監視回路から発せられた電圧低下信号に応じて電力供給停止時処理を開始してから電力供給停止時処理が確実に完了するまでの期間である。
【０１５４】
この例では、第１の電源監視手段が検出信号を出力することになる第１検出条件は＋３０Ｖ電源電圧が＋２２Ｖにまで低下したことであり、第２の電源監視手段が検出信号を出力することになる第２検出条件は＋３０Ｖ電源電圧が＋９Ｖにまで低下したことにである。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。
【０１５５】
ただし、監視範囲が狭まるが、第１の電圧監視回路および第２の電圧監視回路の監視電圧として＋５Ｖ電源電圧を用いることも可能である。その場合にも、第１の電圧監視回路の検出電圧は、第２の電圧監視回路の検出電圧よりも高く設定される。
【０１５６】
ＣＰＵ５６等の駆動電源である＋５Ｖ電源から電力が供給されていない間、ＲＡＭの少なくとも一部は、電源基板から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が遮断しても内容は保存される。そして、＋５Ｖ電源が復旧すると、システムリセット回路６５からリセット信号が発せられるので、ＣＰＵ５６は、通常の動作状態に復帰する。そのとき、必要なバックアップ記憶情報が保存されているため、停電等からの復旧時に停電が発生した時点の遊技状態に復帰することができる。
【０１５７】
なお、図３９では、電源投入時にＣＰＵ５６のリセット端子に２回のリセット信号（ローレベル信号）が与えられる構成が示されたが、リセット信号の立上がりタイミングが１回しかなくても確実にリセット解除されるＣＰＵを使用する場合には、符号９４１〜９４９で示された回路素子は不要である。その場合、リセットＩＣ６５１の出力がそのままＣＰＵ５６のリセット端子に接続される。
【０１５８】
また、リセットＩＣ６５１の外付けコンデンサ６５２の容量により規定される遅延時間は、電源基板９１０からの電源供給が開始し、各基板（音声制御基板７０、ランプ制御基板３５、表示制御基板８０、払出制御基板３７）が完全に起動するのに十分な時間を担保している。これにより、遊技制御手段のＣＰＵ５６が制御コマンドを出力した時点で出力対象の基板が動作しておらず、コマンドに応じた制御ができないという不都合が解消される。
【０１５９】
また、外付けコンデンサ６５２の他、リセットＩＣ６５１から出力された信号を、ＣＰＵ５６に伝送する信号線の途中に遅延回路を設けて、ＣＰＵ５６の処理の開始時に待機処理を行なってもよい。また、電源基板９１０に各基板のシステムリセットを管理する手段を設け、電源基板９１０側で立上げ順を管理してもよい。
【０１６０】
また、上記システムリセット回路６５は、電力供給開始時にＣＰＵに対してシステムリセット信号を出力する初期リセット回路と、電圧の低下を検出してＣＰＵの動作を停止される電源監視回路とからなる構成としてもよい。
【０１６１】
図４０は、遊技機の電源基板９１０の一構成例を示すブロック図である。電源基板９１０は、主基板３１、表示制御基板８０、音声制御基板７０、ランプ制御基板３５および払出制御基板３７等の電気部品制御基板と独立して設置され、遊技機内の各電気部品制御基板および機構部品が使用する電圧を生成する。この例では、ＡＣ２４Ｖ、ＤＣ＋３０Ｖ（ＶSL）、ＤＣ＋２１Ｖ、ＤＣ＋１２Ｖ（ＶDD）およびＤＣ＋５Ｖ（Ｖcc）を生成する。また、バックアップ電源となるコンデンサ９１６は、ＤＣ＋５Ｖ（ＶBB）すなわち各基板上のＩＣ等を駆動する電源のラインから充電される。
【０１６２】
トランス９１１は、交流電源からの交流電圧を２４Ｖに変換する。ＡＣ２４Ｖ電圧は、コネクタ９１５に出力される。また、整流回路９１２は、ＡＣ２４Ｖから＋３０Ｖの直流電圧を生成し、ＤＣ−ＤＣコンバータ９１３およびコネクタ９１５に出力する。ＤＣ−ＤＣコンバータ９１３は、＋２１Ｖ、＋１２Ｖおよび＋５Ｖを生成してコネクタ９１５に出力する。コネクタ９１５はたとえば中継基板に接続されて中継基板から各電気部品制御基板および機構部品に必要な電圧の電力が供給される。なお、トランス９１１の入力側には、遊技機に対する電源供給を停止したり開始したりするための電源スイッチが設置されている。
【０１６３】
ＤＣ−ＤＣコンバータ９１３からの＋５Ｖラインは分岐してバックアップ＋５Ｖラインを形成する。バックアップ＋５Ｖラインとグランドレベルとの間には大容量のコンデンサ９１６が接続されている。コンデンサ９１６は、遊技機に対する電力供給が遮断されたときの電気部品制御基板のバックアップＲＡＭ（電源バックアップされているＲＡＭすなわち記憶内容保持状態となり得る記憶手段）に対して記憶状態を保持できるように電力を供給するバックアップ電源となる。また、＋５Ｖラインとバックアップ＋５Ｖラインとの間に、逆流防止用のダイオード９１７が挿入される。
【０１６４】
なお、バックアップ電源として、＋５Ｖ電源から充電可能な電池を用いてもよい。電池を用いる場合には、＋５Ｖ電源から電力供給されない状態が所定時間継続すると容量がなくなるような充電池が用いられる。
【０１６５】
また、電源基板９１０には、上述した第１の電源監視回路を構成する電源監視用ＩＣ９０２が搭載されている。電源監視用ＩＣ９０２は、電源電圧ＶSLを導入し、電源電圧ＶSLを監視することによって電源断の発生を検出する。具体的には、電源電圧ＶSLが所定値（この例では＋２２Ｖ）以下になると、電源断または電圧低下が生ずるとして電圧低下信号を出力する。なお、監視対象の電源電圧は、各電気部品制御基板に搭載されている回路素子の電源電圧（この例では＋５Ｖ）よりも高い電圧であることが好ましい。この例では、交流から直流に変換された直後の電圧ＶSL（＋３０Ｖ）が用いられている。電源監視用ＩＣ９０２からの電圧低下信号は、主基板３１や払出制御基板３７等の各種制御基板に供給される。
【０１６６】
電源監視用ＩＣ９０２が電源断または電圧低下を検知するための所定値は、通常時の電圧より低いが、各電気部品制御基板上のＣＰＵがしばらくの間動作し得る程度の電圧である。また、電源監視用ＩＣ９０２が、ＣＰＵ等の回路素子を駆動するための電圧（この例では＋５Ｖ）よりも高く、また、交流から直流に変換された直後の電圧を監視するように構成されているので、ＣＰＵが必要とする電圧に対して監視範囲を広げることができる。したがってより精密な監視を行なうことができる。さらに、監視電圧としてＶSL（＋３０Ｖ）を用いる場合には、遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源断時のスイッチオン誤検出の防止も期待できる。すなわち、＋３０Ｖ電源の電圧を監視すると、＋３０Ｖ作成の以降に作られる＋１２Ｖが落ち始める以前の段階でそれの低下を検出できる。よって、＋１２Ｖ電源の電圧が低下するとスイッチ出力がオン状態を呈するようになるが、＋１２Ｖより速く低下する＋３０Ｖ電源電圧を監視して電源断を認識すれば、スイッチ出力がオン状態を呈する前に電源復旧待ちの状態に入ってスイッチ出力を検出しない状態となることができる。
【０１６７】
また、電源監視用ＩＣ９０２は、電気部品制御基板とは別個の電源基板９１０に搭載されているので、第１の電源監視回路から複数の電気部品制御基板に電圧低下信号を供給することができる。電圧低下信号を必要とする電気部品制御基板がいくつあっても、第１の電源監視手段は１つ設けられればよいので、各電気部品制御基板における各電気部品制御手段が後述する復帰制御を行なっても、遊技機のコストはさほど向上しない。
【０１６８】
なお、図４０に示された構成では、電源監視用ＩＣ９０２の検出出力（電圧低下信号）は、バッファ回路９１８，９１９を介してそれぞれ電気部品制御基板（たとえば主基板３１と払出制御基板３７）に伝達されるが、たとえば、１つの検出出力を中継基板に伝達し、中継基板から各電気部品制御基板に同じ信号を分配する構成でもよい。また、電圧低下信号を必要とする基板数に応じたバッファ回路を設けてもよい。
【０１６９】
次に、遊技機の動作について説明する。
図４１は、主基板３１におけるＣＰＵ５６が実行するメイン処理を示すフローチャートである。遊技機に対する電源が投入されると、メイン処理において、ＣＰＵ５６は、まず、必要な初期設定を行なう（ステップＳ１）。
【０１７０】
そして、電源断時にバックアップＲＡＭ領域のデータの処理（本例ではパリティデータの負荷等の停電発生ＮＭＩ処理）が行なわれた否かの確認を行なう（ステップＳ２）。不測の電源断が生じた場合には、後述するようにバックアップＲＡＭ領域のデータを保護するための処理が行なわれている。そのような保護処理が行なわれていた場合をバックアップありとする。バックアップなしという確認結果であれば、初期処理を実行する（ステップＳ２，Ｓ３）。なお、本例では、バックアップＲＡＭ領域にバックアップデータがあるか否かは、電源断時にバックアップＲＡＭ領域に設定されるバックアップフラグの状態によって確認する。本例では、バックアップフラグ領域に「５５Ｈ」が設定されていればバックアップあり（オン状態）を意味し、「５５Ｈ」以外の値が設定されていればバックアップなし（オフ状態）を意味する。
【０１７１】
バックアップＲＡＭ領域にバックアップデータがある場合には、この実施の形態では、ＣＰＵ５６は、バックアップＲＡＭ領域のデータチェック（この例ではパリティチェック）を行なう（ステップＳ４）。不測の電源断が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータが保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合は、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する（ステップＳ５，Ｓ３）。
【０１７２】
チェック結果が正常であれば、ＣＰＵ５６は、内部状態を電源断時の状態に戻すための遊技状態復旧処理を行なう（ステップＳ６）。したがって本例では、図４２に示すように、バックアップフラグの値が「５５Ｈ」に設定されており、かつ、チェック結果が正常である場合に、ステップＳ６の遊技状態復旧処理に移行する。そして、バックアップＲＡＭ領域に保存されていたＰＣ（プログラムカウンタ）の指すアドレスに復帰する（ステップＳ７）。
【０１７３】
通常の初期化処理の実行（ステップＳ２，Ｓ３）を終えると、ＣＰＵ５６により実行されるメイン処理はタイマ割込フラグの監視（ステップＳ９）の確認が行なわれるループ処理に移行する。なお、ループ内では、表示用乱数更新処理（ステップＳ８）も実行される。
【０１７４】
なお、この実施の形態では、ステップＳ２でバックアップデータの有無を確認した後、バックアップデータが存在する場合にステップＳ４でバックアップ領域のチェックを行なうようにしていたが、逆に、バックアップ領域のチェック結果が正常であったことを確認した後、バックアップデータの有無の確認を行なうようにしてもよい。また、バックアップデータの有無の確認、または、バックアップ領域のチェックのいずれか一方の確認を行なうことで、停電復旧処理を実行するか否かを判別する構成としてもよい。
【０１７５】
通常の初期化処理では、図４３に示すように、ＲＡＭのクリア処理が行なわれる（ステップＳ３ａ）。次いで、作業領域初期設定テーブルのアドレス値に基づいて、所定の作業領域（たとえば、普通図柄判定用乱数カウンタ、普通図柄判定用バッファ、特別図柄左中右図柄バッファ、払出コマンド格納ポインタなど）に初期値を設定する初期値設定処理（ステップＳ３ｂ）が行なわれる。そして、２ｍｓ毎に定期的にタイマ割込がかかるようにＣＰＵ５６に設けられているタイマレジスタの初期設定（タイムアウトが２ｍｓであることと、繰返しタイマが動作する設定）が行なわれる（ステップＳ３ｃ）。すなわち、ステップＳ３ｃで、タイマ割込を能動化する処理と、タイマ割込インターバルを設定する処理とが実行される。そして、初期設定処理（ステップＳ１）において割込禁止（図４５参照）とされているため、初期化処理を終える前に割込が許可される（ステップＳ３ｄ）。
【０１７６】
したがって、この実施の形態では、ＣＰＵ５６の内部タイマが繰返しタイマ割込を発生するように設定される。この実施の形態では、繰返し周期は２ｍｓに設定される。そして、図４４に示すように、タイマ割込が発生すると、ＣＰＵ５６は、タイマ割込フラグを設定する（ステップＳ１２）。
【０１７７】
ＣＰＵ５６は、ステップＳ９において、タイマ割込フラグがセットされたことを検出すると、タイマ割込フラグをリセットするとともに（ステップＳ１０）、遊技制御処理を実行する（ステップＳ１１）。以上の制御によって、この実施の形態では、遊技制御処理は２ｍｓ毎に起動されることになる。なお、この実施の形態ではタイマ割込処理はフラグセットのみがなされ、遊技制御処理はメイン処理において実行されるが、タイマ割込処理での遊技制御処理を実行してもよい。
【０１７８】
上述したように、バックアップデータの有無により電源断時の状態に復旧するか否かの判別を行なうようにしたことで、停電後の電源復旧時などにおいて電源投入されたときに、バックアップデータ記憶領域の内容に応じて電源断時の状態に復旧させるか否かの判別を行なうことができる。したがって、バックアップデータに基づく制御を実現することができるとともに、不必要な復旧処理の実行を防止することができる。
【０１７９】
また、バックアップデータの状態により電源断時の状態に復旧するか否かの判別を行なうようにしたことで、停電後の電源復旧時などにおいて電源投入されたときに、バックアップデータ記憶領域の内容の状態に応じて電源断時の状態に復旧されるか否かの判別を行なうことができる。したがって、正常なバックアップデータに基づく制御を実現することができるとともに、異常が発生しているバックアップデータに基づく復旧処理の実行を防止することができる。
【０１８０】
図４５は、ステップＳ１の初期設定処理を示すフローチャートである。初期設定処理において、ＣＰＵ５６は、まず、割込禁止に設定する（ステップＳ１ａ）。割込禁止に設定すると、ＣＰＵ５６は、割込モードを割込モード２に設定し（ステップＳ１ｂ）、スタックポインタにスタックポインタ指定アドレスを設定する（ステップＳ１ｃ）。そして、ＣＰＵ５６は、内蔵デバイスレジスタの初期化（ステップＳ１ｄ）、前述の割込モード２に設定することにより使用が可能となるＣＴＣ（カウンタ／タイマ）およびＰＩＯ（パラレル入出力ポート）の初期化（ステップＳ１ｅ）を行なった後、電源断時にＲＡＭの内容を保護するためにＲＡＭへのアクセスを不能としているため、ＲＡＭをアクセス可能状態に設定する（ステップＳ１ｆ）。
【０１８１】
なお、初期設定処理において設定され得るＩＮＴ信号の入力により割込が許可されるマスカブル割込の割込モードには、以下の３種類のモードがある。
【０１８２】
割込モード０：リセット時に設定されるモードであって、１バイトのＣＡＬＬ命令であるＲＳＴ命令により割込元から指定されたアドレス（００（Ｈ）〜３８（Ｈ））が、割込処理プログラムのスタートアドレスを示すモードである。
【０１８３】
割込みモード１：割込処理プログラムのスタートアドレス（３８（Ｈ））が予め定められているモードである。
【０１８４】
割込みモード２：ＣＰＵ５６の特定レジスタの値（１バイト）と内蔵デバイスが出力する割込ベクター（１バイト：最大ビット０）から構成されるアドレスが、割込番地を示すものである。すなわち割込番地は、上位アドレスが特定レジスタの値とされ、下位アドレスが割込ベクターとされた２バイトで示されるアドレスである。
【０１８５】
図４６は、ステップＳ１１の遊技制御処理を示すフローチャートである。遊技制御処理において、ＣＰＵ５６は、まず、スイッチ回路５８を介して、ゲートセンサ１２、始動口センサ１７、カウントセンサ２３および入賞口スイッチ１９ａ，２４ａの状態を入力し、各入賞口や入賞装置に対する入賞があったか否かを判別する（スイッチ処理：ステップＳ２１）。
【０１８６】
続いて、パチンコ遊技機１の内部に備えられている自己診断機能によって異常診断処理が行なわれ、その結果に応じて必要ならば警報が発せられる（エラー処理：ステップＳ２２）。
【０１８７】
次に、遊技制御に用いられる大当り判定用乱数等の各判定用乱数を示す各カウンタを更新する処理を行なう（ステップＳ２３）。ＣＰＵ５６は、さらに、停止図柄の種類を決定する乱数等の表示用乱数を更新する処理を行なう（ステップＳ２４）。
【０１８８】
さらにＣＰＵ５６は、特別図柄プロセス処理を行なう（ステップＳ２５）。特別図柄プロセス制御では、遊技状態に応じてパチンコ遊技機１を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。また、普通図柄プロセス処理を行なう（ステップＳ２６）。普通図柄プロセス処理では、７セグメントＬＥＤにより可変表示器１０を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。
【０１８９】
また、ＣＰＵ５６は、表示制御基板８０に送り出される特別図柄制御コマンドや普通図柄信号コマンドをＲＡＭ５５の所定の領域に設定する処理を行なった後に、特別図柄制御コマンドや普通図柄制御コマンドを出力する処理を行なう（特別図柄コマンド制御処理：ステップＳ２７，普通図柄コマンド制御処理：ステップＳ２８）。
【０１９０】
次いで、ＣＰＵ５６は、各種出力データの格納領域の内容を各出力ポートに出力する処理を行なう（データ出力処理：ステップＳ２９）。なお、ＣＰＵ５６は、たとえばホール管理用コンピュータに出力される大当り情報、始動情報、確率変動情報などの出力データを格納領域に設定する出力データ設定処理などの他の処理も行なう。
【０１９１】
また、ＣＰＵ５６は、所定の条件が成立したときにソレノイド回路５９に駆動指令を行なう（ステップＳ３０）。ソレノイド回路５９は、駆動指令に応じてソレノイド１６，２１を駆動し、可変入賞球装置１９または開閉板２２を開状態または閉状態とする。また、ＣＰＵ５６は、たとえば入賞口２４等の各入賞口の検出に基づく賞球数の設定などを行なう（ステップＳ３１）。すなわち、所定の条件が成立すると払出制御基板３７に払出制御コマンドを出力する。払出制御基板３７に搭載されている払出制御用ＣＰＵ３７１は、払出制御コマンドに応じて玉払出装置９７を駆動する。
【０１９２】
以上のように、メイン処理には遊技制御処理に移行すべきか否かを判別する処理が含まれ、ＣＰＵ５６の内部タイマが定期的に発生するタイマ割込に基づくタイマ割込処理で、遊技制御処理に移行すべきか否かを判別するためのフラグがセットされるので、遊技制御処理のすべてが確実に実行される。つまり、遊技制御処理のすべてが実行されるまでは、次回の遊技制御処理に移行すべきか否かの判定が行なわれないので、遊技制御処理中のすべての各処理が実行を完了することは保証されている。
【０１９３】
従来の一般的な遊技制御処理は、定期的に発生する外部割込によって、強制的に最初の状態に戻されていた。図４６に示された例に則して説明すると、たとえば、ステップＳ３１の処理中であっても、強制的にステップＳ２１の処理に戻されていた。つまり、遊技制御処理中のすべての各処理が実行を完了する前に、次回の遊技制御処理が開始されてしまう可能性があった。
【０１９４】
なお、ここでは、主基板３１のＣＰＵ５６が実行する遊技制御処理は、ＣＰＵ５６の内部タイマの定期的に発生するタイマ割込に基づくタイマ割込処理でセットされるフラグに応じて実行されたが、定期的に（たとえば２ｍｓ毎）信号を発生するハードウェア回路を設け、その回路からの信号をＣＰＵ５６の外部割込端子に導入し、割込信号によって遊技制御処理に移行すべきか否かを判定するためのフラグをセットするようにしてもよい。
【０１９５】
そのように構成した場合にも、遊技制御処理のすべてが実行されるまでは、フラグの判定が行なわれないので、遊技制御処理の中のすべての各処理が実行を完了することが保証される。
【０１９６】
図４７は、電源基板９１０の電源監視回路からの電圧変化信号に基づくＮＭＩに応じて実行される停電発生ＮＭＩ処理の一例を示すフローチャートである。停電発生ＮＭＩ処理において、ＣＰＵ５６は、まず、停電時などの電源断時直前の割込許可／禁止状態をバックアップするために、割込禁止フラグの内容をパリティフラグに格納する（ステップＳ４１）。次いで、割込禁止に設定する（ステップＳ４２）。停電発生ＮＭＩ処理では、ＲＡＭ内容の保存を確実にするためにチェックサムの生成処理を行なう。その処理中に他の割込処理が行なわれたのではチェックサムの生成処理が完了しないうちにＣＰＵが動作し得ない電圧にまで低下してしまうことが考えられるので、まず、他の割込が生じないような設定がなされる。なお、停電発生ＮＭＩ処理におけるステップＳ４４〜Ｓ５０は、電力供給停止処理の一例である。
【０１９７】
また、割込処理中では他の割込がかからないような使用のＣＰＵを用いている場合には、ステップＳ４２の処理は不要である。
【０１９８】
次いで、ＣＰＵ５６は、バックアップフラグが既にセットされているか否か確認する（ステップＳ４２）。バックアップフラグが既にセットされていれば、以後の処理を行なわない。バックアップセットがセットされていなければ、以下の電力供給停止時処理を実行する。すなわち、ステップＳ４４からステップＳ５５の処理を実行する。
【０１９９】
まず、各レジスタの内容をバックアップＲＡＭ領域に格納するステップＳ４４）。その後、バックアップフラグをセットする（ステップＳ４５）。そしてバックアップＲＡＭ領域のバックアップチェックデータ領域に適当な初期値を設定し（ステップＳ４６）、初期値およびバックアップＲＡＭ領域のデータについて順次排他的論理和をとった後反転し（ステップＳ４７）、最終的な演算値をバックアップパリティデータ領域に設定する（ステップＳ４８）。また、ＲＡＭアクセス禁止状態にする（ステップＳ４９）。さらに、すべての出力ポートをオフ状態にする（ステップＳ５０）。電源電圧が低下しているときには、各種信号線のレベルが不安定になってＲＡＭ内容が化ける可能性があるが、このようにＲＡＭアクセス禁止状態にしておけば、バックアップＲＡＭ内のデータが化けることはない。
【０２００】
続いて、ＣＰＵ５６は、ループ処理に入る。すなわち何らの処理もしない状態になる。したがって、図３９に示されたリセットＩＣ６５１からのシステムリセット信号によって外部から動作禁止状態にされる前に、内部的に動作停止状態になる。よって、電源断時に確実にＣＰＵ５６は動作停止する。その結果、上述したＲＡＭアクセス禁止の制御および動作停止制御によって、電源電圧が低下することに伴って生じる可能性がある異常動作に起因するＲＡＭの内容破壊等を確実に防止することができる。
【０２０１】
なお、この実施の形態では、停電発生ＮＭＩ処理では最終部でプログラムをループ状態にしたが、ホールト（ＨＡＬＴ）命令を発行するように構成してもよい。
【０２０２】
また、レジスタの内容をＲＡＭ領域に格納した後にセットされるバックアップフラグは、上述したように、電源投入時において復旧すべきバックアップデータがあるか否か（停電からの復旧か否か）を判断する際に使用される。また、ステップＳ４１からＳ５０の処理は、ＣＰＵ５６がシステムリセット回路６５からのシステムリセット信号を受ける前に完了する。換言すれば、システムリセット回路６５からのシステムリセット信号を受ける前に完了するように、電圧監視回路の検出電圧の設定が行なわれている。
【０２０３】
この実施の形態では電力供給停止時処理開始時に、バックアップフラグの確認が行なわれる。そして、バックアップフラグが既に設定されている場合は電力供給停止時処理を実行しない。上述したように、バックアップフラグは、必要なデータのバックアップが完了し、その後電力供給停止時処理が完了したことを示すフラグである。したがって、たとえばリセット待ちのループ状態でなんらかの原因で再度ＮＭＩが発生したとしても、電力供給停止時処理が重複して実行されてしまうようなことはない。
【０２０４】
ただし、割込処理中では他の割込が入らないような仕様のＣＰＵを用いている場合には、ステップＳ４３の判断は不要である。
【０２０５】
図４８は、バックアップパリティデータ作成方法の一例を説明するための説明図である。ただし、図４８に示す例では、簡単のために、バックアップデータＲＡＭ領域のデータサイズを３バイトとする。電源電圧低下に基づく停電発生処理において、図４８に示すように、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定される。次に、「００Ｈ」と「Ｆ０Ｈ」との排他的論理和がとられてその結果と「１６Ｈ」との排他的論理和がとられる。さらに、その結果と「ＤＦＨ」との排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転して得られた値（この例では「Ｃ６Ｈ」）がバックアップパリティデータ領域に設定される。
【０２０６】
電源が再投入されたときには、停電復旧処理においてパリティ診断が行なわれる。バックアップ領域の全データがそのまま保存されていれば、電源再投入時に、図４８に示すようなデータがバックアップ領域に設定されている。
【０２０７】
ステップＳ４の処理において、ＣＰＵ５６は、停電発生ＮＭＩ処理にて実行された処理と同様の処理を行なう。すなわち、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定され、「００Ｈ」と「Ｆ０Ｈ」との排他的論理和がとられ、その結果と「１６Ｈ」との排他的論理和がとられる。さらに、その結果と「ＤＦＨ」との排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転した最終演算結果を得る。バックアップ領域の全データがそのまま保存されていれば、最終的な演算結果は、「Ｃ６Ｈ」、すなわち、バックアップチェックデータ領域に設定されているデータと一致する。バックアップＲＡＭ領域内のデータにビット誤りが生じていた場合には、最終的な演算結果は「Ｃ６Ｈ」にはならない。
【０２０８】
よって、ＣＰＵ５６は、最終的な演算結果とバックアップチェックデータ領域に設定されているデータとを比較して、一致すればパリティ診断正常とする。一致しなければパリティ診断異常とする。
【０２０９】
以上のように、この実施の形態では、遊技制御手段には、遊技機の電源が断になっても、所定期間電源バックアップされる記憶手段（この例ではバックアップＲＡＭ）が設けられ、電源投入時に、ＣＰＵ５６（具体的にはＣＰＵ５６が実行するプログラム）は、記憶手段がバックアップ状態にあればバックアップデータに基づいて遊技状態を回復させる遊技状態復旧処理（ステップＳ６）を行なうように構成されている。
【０２１０】
この実施の形態では、図４０に示されたように電源基板９１０に電源監視回路が搭載され、図３９に示されるように主基板３１にシステムリセット回路６５が搭載されている。そして、電源電圧が低下していくときに、システムリセット回路６５がローレベルのシステムリセット信号を発生する時期は、電源監視回路（この例では電源監視用ＩＣ９０２）がローレベルのＮＭＩ割込信号を発生する時期よりも遅くなるように設定されている。さらに、システムリセット回路６５からのローレベルのシステムリセット信号は、ＣＰＵ５６のリセット端子に入力されている。
【０２１１】
すると、ＣＰＵ５６は、電源監視手段（電源監視用ＩＣ９０２）からの電圧低下信号に基づいて停電発生処理（電力供給停止時処理）を実行した後にループ状態に入るのであるが、ループ状態において、リセット状態に入ることになる。すなわち、ＣＰＵ５６の動作が完全に停止する。＋５Ｖ電源電圧値で以下においては、ＣＰＵ５６の正常な動作が担保できない（すなわち、動作の管理ができない状態が発生する）が、ＣＰＵ５６は正常に動作できる電源が供給されている状態でリセット状態になるので、不定データに基づいて異常動作をしてしまうことは防止される。
【０２１２】
このように、この実施の形態では、ＣＰＵ５６が、電源監視回路からの検出出力の入力に応じてループ状態に入るとともに、システムリセット回路６５からの検出信号の入力に応じてシステムリセットされるように構成されている。したがって、電源断時に確実なデータ保存が行なわれ、遊技者に不利益がもたらされることが防止される。
【０２１３】
なお、この実施の形態では、電源監視用ＩＣ９０２と、システムリセット回路６５は、同一の電源電圧を監視しているが、異なる電源電圧を監視してもよい。たとえば、電源基板９１０の電源監視回路が＋３０Ｖ電源電圧を監視し、システムリセット回路６５が＋５Ｖ電源電圧を監視してもよい。そして、システムリセット回路６５がローレベルのシステムリセット信号を発生するタイミングは、電源監視回路がＮＭＩ割込信号を発生するタイミングに対して遅くなるように、システムリセット回路６５のしきい値レベル（システムリセット信号を発生する電圧レベル）が設定される。たとえば、しきい値は４．２５Ｖである。４．２５Ｖは、ＣＰＵ５６が動作する通常の電圧値より低いが、ＣＰＵ５６がしばらくの間動作し得る程度の電圧である。なお、システムリセット回路６５に設けられた遅延手段の遅延時間（本例では、コンデンサの容量）を調整して、システムリセット回路６５がローレベルのシステムリセット信号を発生するタイミングを電源監視回路がＮＭＩ割込信号を発生するタイミングに対して遅らせるようにしてもよい。
【０２１４】
また、上記の実施の形態では、ＣＰＵ５６は、マスク不能割込端子（ＮＭＩ端子）を介して電源基板からのＮＭＩ割込信号（電源監視手段からのＮＭＩ割込信号）を検知したが、ＮＭＩ割込信号をマスク可能割込端子（ＩＲＱ端子）に導入してもよい。その場合には、割込処理（ＩＲＱ処理）で電力供給停止時処理が実行される。また、入力ポートを介して電源基板９１０からのＮＭＩ割込信号を検知してもよい。その場合には、メイン処理において入力ポートの監視が行なわれる。
【０２１５】
また、ＮＭＩ割込信号に代えてＩＲＱ端子を介して電源基板９１０からの割込信号を検知する場合に、メイン処理のステップＳ１０における遊技制御処理の開始時にＩＲＱ割込マスクをセットし、遊技制御処理の終了時にＩＲＱ割込マスクを解除するようにしてもよい。そのようにすれば、遊技制御処理の開始前および終了後に割込がかかることになって、遊技制御処理が途中で中断されることはない。したがって、払出制御コマンドを払出制御基板３７に送り出しているときなどに、コマンド送り出しが中断されてしまうようなことはない。よって、停電が発生するようなときでも払出制御コマンド等が確実に送り出しを完了する。
【０２１６】
また、この実施の形態では、停電発生処理（電力供給停止時処理）において、既にデータがバックアップされ電力供給停止時処理が既に実行されたことを示すバックアップフラグがセットアップされている場合には、電力供給停止時処理を実行しないように構成されている。電源がダウンする過程では、再度ＮＭＩが発生する可能性がある。すると、電源発生処理においてバックアップフラグの確認を行なわない場合には、再度発生したＮＭＩによって再度電力供給停止時処理が実行される。最初に実行された電力供給停止時処理では、レジスタの内容をバックアップＲＡＭに格納する処理が行なわれる（図４７におけるステップＳ４４参照）。最初に実行された正規の電力供給停止時処理後のリセット待ちの状態では、電源電圧は徐々に低下していくので、レジスタの内容が破壊される可能もある。すなわち、レジスタ値は、電源断が検出されたときの状態（最初にＮＭＩが発生したとき）から変化している可能性がある。そのような状態で再度電力供給停止時処理が実行されると、電源断が検出されたときの状態のレジスタ値とは異なる値がバックアップＲＡＭに格納されてしまう。すると、電源復旧時に実行される電源復旧処理において、電源断が検出されたときの状態のレジスタ値とは異なるレジスタ値に復旧されてしまう。その結果電源断時の遊技状態とは異なる遊技状態が再現されてしまう可能性が生ずる。
【０２１７】
以下、遊技状態復旧処理について説明する。
図４９は、図４１のステップＳ６に示された遊技状態復旧処理の一例を示すフローチャートである。この例では、ＣＰＵ５６は、バックアップＲＡＭに保存されていた値を各レジスタに復元する（ステップＳ６１）。そして、バックアップＲＡＭに保存されていたデータに基づいて停電時の遊技状態を確認して復旧させる。すなわち、バックアップＲＡＭに保存されていたデータに基づいて、ソレノイド回路５９を介してソレノイド１６，２１を駆動し、たとえば、始動入賞口２４等や開閉板２２の開閉状態の復旧を行なう（ステップＳ６２，Ｓ６３）。また、電源断中でも駆動されていた特別図柄プロセスフラグおよび普通図柄プロセスフラグの値に応じて、電源断時の特別図柄プロセス処理の進行状況および普通図柄プロセス処理の進行状況に対応した制御コマンドを、表示制御基板８０、ランプ制御基板３５および音声制御基板７０に送り出す（ステップＳ６４）。
【０２１８】
以上のように、遊技状態復旧処理では、復元された内部状態に応じて、各種電気部品の状態復元が行なわれるとともに、表示制御基板８０、ランプ制御基板３５および音声制御基板７０に対して、制御状態を電源断時の状態に戻すための制御コマンド（電源断時の制御状態を処理するための制御コマンド）が送り出される。そのような制御コマンドが、一般に、電源断前に最後に送り出された１つまたは複数の制御コマンドである。
【０２１９】
その結果、この実施の形態では、遊技状態復旧処理によって、以下のような状態復旧が可能である。始動入賞口１４および大入賞口（開閉板）２２の状態が復元される。表示制御手段によって制御される普通図柄の表示状態（可変表示器１０の表示状態）は、電源断時に変動中であった場合を除いて復元される。表示制御手段によって制御される特別図柄の表示状態（可変表示部９の表示状態）は、電源断時に変動中であった場合を除いて復元される。さらに、可変表示部９に表示される背景やキャラクタは、特別図柄変動中および大当り遊技中であった場合を除いて復元される。
【０２２０】
特別図柄の変動中に電源断となった場合には、可変表示パターンの変動時間（たとえば１０秒）および既に実行した時間（たとえば４秒）の情報がバックアップされる。そして、主基板３１は、普及時に、表示パターンを示す表示制御コマンドおよび停止図柄を示す表示制御コマンドを表示制御基板８０に出力し、残り時間（上述の例では６秒）経過後に、図柄を停止させるため表示制御コマンドを出力する。したがって、特別図柄の表示状態は、電源断時に特別図柄の変動中であった場合には、復旧時に、表示されていない残りの時間（上述の例では６秒）につき可変表示が実行される。なお、復旧時に表示制御基板８０に対して出力される表示パターンを示す表示制御コマンドは、電源断前に出力された表示パターンを示す表示制御コマンドと同じものであってもよいが、「停電復旧中です」のような画像表示をさせるためのコマンドとしてもよい。この場合、「電源復旧中です」の表示は、残り時間（上述の例では６秒）表示される。なお、特別図柄の変動中に電源断となった場合の、普通図柄の表示状態に基づいても、上述と同様の制御が行なわれる。
【０２２１】
なお、大当り遊技中に電源断となった場合にも、上述した特別図柄の変動中に電源断となった場合と同様に、ラウンド中あるいはラウンド間のインターバルの残り時間について、復旧時に、表示、音、ランプ、ソレノイド１６，２１などを制御するが、主基板３１は、表示制御基板８０に対して電源断前に出力した確定時の図柄（停止図柄）を指定する表示制御コマンドを出力する。
【０２２２】
これにより、ラウンド中あるいはラウンド間の大当り図柄による演出が可能となり（大当り図柄で大当り演出する機種について）、また、大当り終了後の変動開始時に表示する図柄も表示制御基板８０が認識することができる。
【０２２３】
ランプ制御手段が制御する装飾ランプ２５、始動記憶表示器１８、ゲート通過記憶表示器４１、賞球ランプ５１および玉切れランプ５２の表示状態が復旧される。遊技効果ランプ・ＬＥＤ２８ａ，２８ｂ，２８ｃの表示状態は、特別図柄変動中および大当り遊技中であった場合を除いて復元される。ただし、電源断時に大当り遊技中であった場合には、各制御区間の最初の状態に復元可能である。各制御区間とは、たとえば、大当り開始保持状態、大入賞開放前状態、大入賞口開放中状態、大当り終了報知状態である。なお、特別図柄変動中に電源断となった後復旧した場合には、上述した可変表示部９や可変表示装置１０の表示制御と同様に、残り時間分だけ遊技効果ランプ・ＬＥＤ２８ａ，２８ｂ，２８ｃの表示状態を制御するようにしてもよいが、消灯または停電復旧時特有のパターンで点灯・点滅するようにしてもよい。
【０２２４】
音声制御手段が制御する音声発生状態は、特別図柄変動中および大当り遊技中であった場合を除いて復元される。ただし、電源断時に大当り遊技中であった場合には、各制御区間の最初の状態に復元可能である。なお、特別図柄変動中に電源断となった後復旧した場合には、上述した可変表示部９や可変表示装置１０の表示制御と同様に、残り時間分だけ音声発生状態を制御するようにしてもよいが、無音または停電復旧時特有の音声パターン（たとえば「停電復旧中です」との音声）を出力するようにしてもよい。
【０２２５】
なお、この実施の形態では、電源断からの復旧時に、主基板３１の遊技制御手段から表示制御手段、ランプ制御手段および音声制御手段に対して状態復元のための制御コマンドが送り出されるが、表示制御手段、ランプ制御手段および音声制御手段が電源バックアップされる場合には、主基板３１からの制御コマンドを用いることなく、表示制御手段、ランプ制御手段および音声制御手段が独自に制御状態を復旧するように構成してもよい。
【０２２６】
また、後述するように、払出制御基板３７に搭載されている払出制御手段は、電源バックアップされているので、電源断からの復旧時に、賞球払出状態および球貸制御状態は、電源断時の状態に復旧する。この実施の形態では、発射制御基板は払出制御基板に接続されているので、発射制御基板９１における制御状態も同様に復元される。
【０２２７】
遊技状態を電源断時の状態に復旧させると、この実施の形態では、ＣＰＵ５６は、前回の電源断時の割込許可／禁止状態を復帰させるため、バックアップＲＡＭに保存されていたパリティフラグの値を確認する（ステップＳ６５）。パリティフラグがクリアであれば、割込許可設定を行なう（ステップＳ６６）。一方、パリティフラグがオンであれば、そのまま（ステップＳ１ａで設定された割込禁止状態のまま）遊技状態復旧処理を終える。
【０２２８】
なお、ここでは、遊技状態復旧処理が終了するとメイン処理にリターンするように遊技状態復旧処理プログラムが構成されているが、電力供給停止時処理において保存されているスタックポインタが指すスタックエリア（バックアップＲＡＭ領域にある）に記憶されているアドレス（電源断時のＮＭＩ割込発生時に実行されていたアドレス）に戻るようにしてもよい。
【０２２９】
上述したように、初期設定処理を開始した後、復旧処理を終える前まで、または、初期化処理を終える前までの間は、割込禁止状態とする構成としたことで、割込により処理が中断されることを防止することができるため、初期設定、バックアップデータ記憶領域の内容に応じて行なわれる電源断時の状態に復旧させるか否かの判別、および、復旧処理（または初期化処理）を確実に完了させることができる。なお、上記のように復旧処理を終える前まで割込禁止状態とする構成とした場合であっても、電源断時の割込禁止／許可状態をパリティフラグによりバックアップしているため、復旧処理において電源断時の割込禁止／許可状態を確実に復旧することができる。
【０２３０】
なお、上記の実施の形態では、遊技制御手段において、データ保存処理および復旧処理が行なわれる場合について説明したが、払出制御手段、音声制御手段、ランプ制御手段および表示制御手段におけるＲＡＭの一部も電源バックアップされ、払出制御手段、表示制御手段、音声制御手段およびランプ制御手段も、上述したような処理を行なってもよい。ただし、払出制御手段、表示制御手段、音声制御手段およびランプ制御手段は、復旧時にコマンド送出処理を行なう必要はない。
【０２３１】
図５０は、払出制御コマンドのコマンド形態の一例を示す説明図である。この実施の形態では、払出制御コマンドは２バイト構成であり、１バイト目はＭＯＤＥ（コマンドの分類）を表わし、２バイト目はＥＸＴ（コマンドの種類）を示す。なお、図５０に示されたコマンド形態は一例であって、他のコマンド形態を用いてもよい。
【０２３２】
図５１は、払出制御コマンドの内容の一例を示す説明図である。図５１に示された例において、コマンドＦＦ００（Ｈ）は、払出可能状態を指定する払出制御コマンドである。コマンドＦＦ０１（Ｈ）は、払出停止状態を指定する払出制御コマンドである。また、コマンドＦ０ＸＸ（Ｈ）は、賞球個数を指定する払出制御コマンドである。２バイト目の「ＸＸ」が払出個数を示す。
【０２３３】
払出制御手段は、主基板３１の遊技制御手段からＦＦ０１（Ｈ）の払出制御コマンドを受信すると賞球払出および球貸を停止する状態となり、ＦＦ００（Ｈ）の払出制御のコマンドを受信すると賞球払出および球貸ができる状態となる。また、賞球個数を指定する払出制御コマンドを受信すると、受信したコマンドで指定された個数に応じた賞球払出制御を行なう。
【０２３４】
図５２は、払出制御コマンドの送出形態の一例を示すタイミング図である。この実施の形態では、払出制御コマンドは２バイト構成であり、たとえば、図５２に示されるように、払出制御信号の１バイト目および２バイト目が出力されているときに、それぞれＩＮＴ信号がオン（この例ではローレベル）になる。ＩＮＴ信号のオンの期間はたとえば１μｓ以上であり、１バイト目と２バイト目との間にはたとえば１０μｓ以上の期間があけられる。なお、払出制御コマンドは、１バイト構成としてもよい。
【０２３５】
なお、払出制御コマンドは、払出制御手段が認識可能に１回だけ送り出される。認識可能とは、この例では、ＩＮＴ信号がオン状態となることであり、認識可能に１回だけ送り出されるとは、この例では、払出制御信号の１バイト目および２バイト目のそれぞれに応じてＩＮＴ信号が１回だけオン状態になることである。
【０２３６】
なお、図５３に示すように、払出制御コマンドを１バイト構成としてもよい。その場合、８ビットの払出制御信号ＣＤ０〜ＣＤ７よって払出制御コマンドが出力される。そして、払出制御信号が出力されているときに、ＩＮＴ信号がオン（この例ではローレベル）になる。ＩＮＴ信号のオン期間はたとえば１μｓ以上である。払出制御手段には、ＩＮＴ信号に応じた割込処理によって払出制御信号ＣＤ０〜ＣＤ７が入力される。
【０２３７】
次に、遊技制御手段以外の電気部品制御手段においてデータ保存処理および復旧処理が行なわれる場合の例として、払出制御手段においてデータ保存や復旧が行なわれる場合について説明する。
【０２３８】
図５４は、払出制御用ＣＰＵ３７１まわりの一構成例を示すブロック図である。図５４に示すように、第１の電源監視回路（第１の電源監視手段）からの電圧低下信号が、バッファ回路９６０を介して払出制御用ＣＰＵ３７１のマスク不能割込端子（ＸＮＭＩ端子）に接続されている。第１の電源監視回路は、遊技機が使用する各種直流電源のうちいずれかの電源の電圧を監視して、電源電圧低下を検出する回路である。この実施の形態では、ＶSLの電源電圧を監視して電圧値が所定値以下になるとローレベルの電圧低下信号を発生する。電圧ＶSLは、遊技機で使用される直流電圧のうち最大のものであり、この例では＋３０Ｖである。したがって、払出制御用ＣＰＵ３７１は、割込処理によって電源断の発生を確認することができる。
【０２３９】
払出制御用ＣＰＵ３７１のＣＬＫ／ＴＲＧ２端子には、主基板３１からのＩＮＴ信号が接続されている。ＣＬＫ／ＴＲＧ２端子にクロック信号が入力されると、払出制御用ＣＰＵ３７１に内蔵されているタイムカウンタレジスタＣＬＫ／ＴＲＧ２の値がダウンカウントされる。そして、レジスタ値が０になると割込が発生する。したがって、タイマカウンタレジスタＣＬＫ／ＴＲＧ２の初期値を「１」に設定しておけば、ＩＮＴ信号の入力に応じて割込が発生することになる。
【０２４０】
払出制御基板３７には、システムリセット回路９７５も搭載されているが、この実施の形態では、システムリセット回路９７５は、第２の電源監視回路（第２の電源監視手段）も兼ねている。すなわち、リセットＩＣ９７６は、電源投入時に、コンデンサ容量で決る所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。また、リセットＩＣ９７６は、電源基板９１０に搭載されている第１の電源監視回路が監視する電源電圧と等しい電源電圧である電圧ＶSLを監視して電圧値が所定値（たとえば＋９Ｖ）以下になるとローレベルを電圧低下信号を発生する。したがって、電源断時には、リセットＩＣ９７６からの電圧低下信号がローレベルになることによって払出制御用ＣＰＵ３７１がシステムリセットされる。なお、図５４に示すように、電圧低下信号はリセット信号と同じ出力信号である。
【０２４１】
リセットＩＣ９７６が電源断を検知するための所定値は、通常時の電圧より低いが、払出制御用のＣＰＵ３７１がしばらくの間動作し得る程度の電圧である。また、リセットＩＣ９７６が、払出制御用ＣＰＵ３７１が必要とする電圧（この例では＋５Ｖ）よりも高い電圧を監視するように構成されているので、払出制御用ＣＰＵ３７１が必要とする電圧に対して監視範囲を広げることができる。したがって、より精密な監視を行なうことができる。
【０２４２】
電圧＋５Ｖの電源から電力が供給されていない間、払出制御用ＣＰＵ３７１の内蔵ＲＡＭの少なくとも一部は、電源基板から供給されるバックアップ電源がバックアップ端子に接続されることによってバックアップされ、遊技機に対する電源が断たれも内容が保存される。そして、＋５Ｖ電源が復旧すると、システムリセット回路９７５からリセット信号が発せられるので、払出制御用ＣＰＵ３７１は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップされているので、停電等からの復旧時には停電発生時の遊技状態に復帰することができる。
【０２４３】
以上のように、この実施の形態では、電源基板９１０に搭載されている第１の電源監視回路が、遊技機で使用される直流電圧のうちで最も高い電源ＶSLの電圧を監視して、その電源の電圧が所定値を下回ったら電圧低下信号（電源断検出信号）を発生する。電源断検出信号から出力されるタイミングでは、ＩＣ駆動電圧は、まだ各種回路素子を十分駆動できる電圧になっている。したがって、ＩＣ駆動電圧で動作する払出制御基板３７の払出制御用ＣＰＵ３７１が所定の電力供給停止時処理を行なうための動作時間が確保されている。
【０２４４】
なお、ここでも、第１の電源監視回路は、遊技機で使用される直流電圧のうちで最も高い電源の電圧ＶSLを監視することになるが、電源断検出信号を発生するタイミングは、ＩＣ駆動電圧で動作する電気部品制御手段が所定の電力供給停止時処理を行なうための動作時間が確保されるようなタイミングであれば、監視対象電圧は、最も高い電源の電圧ＶSLでなくてもよい。すなわち、少なくともＩＣ駆動電圧よりも高い電圧を感知すれば、電気部品制御手段が所定の電力供給停止時処理を行なうための動作時間が確保されるようなタイミングで電源断検出信号を発生することができる。
【０２４５】
その場合、上述したように監視対象電圧は、賞球カウントスイッチ３０１Ａ等の遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源断時のスイッチオン誤検出の防止も期待できる電圧であることは好ましい。すなわち、スイッチに供給される電圧（スイッチ電圧）である＋１２Ｖ電源電圧が落ち始める以前の段階で、電圧低下を検出することが好ましい。よって、少なくともスイッチ電圧よりも高い電圧を監視することが望ましい。
【０２４６】
なお、図５４に示された構成では、システムリセット回路９７５は、電源投入時に、コンデンサの容量で決る期間のローレベルを出力し、その後ハイレベルを出力する。すなわち、リセット回路タイミングは１回だけである。しかし、図３９に示された主基板３１の場合と同様に、複数回のリセット回路タイミングが発生するような回路構成を用いてもよい。
【０２４７】
また、リセットＩＣ９７６の外付けコンデンサ９７７の容量により規定される遅延時間は、電源基板９１０からの電源供給が開始し、各基板（音声制御基板７０、ランプ制御基板３５、表示制御基板８０、払出制御基板３７）が完全に起動するのに十分な時間を担保している。これにより、遊技制御手段のＣＰＵ３７１が制御コマンドを出力した時点で出力対象の基板が動作しておらず、コマンドに応じた制御ができないという不都合が解消される。
【０２４８】
また、外付けコンデンサ９７７の他、リセットＩＣ９７６から出力された信号を、ＣＰＵ３７１に伝送する信号線の途中に遅延回路を設けて、ＣＰＵ３７１の処理の開始時に待機処理を行なってもよい。また、電源基板に各基板のシステムリセットを管理する手段を設け、電源基板９１０側で立上げ順を管理してもよい。
【０２４９】
また、上記システムリセット回路９７５は、電力供給開始時にＣＰＵ３７１に対してシステムリセット信号を出力する初期リセット回路と、電圧の低下を検出してＣＰＵ３７１の動作を停止される電源監視回路とからなる構成としてもよい。
【０２５０】
図５５は、払出制御用ＣＰＵ３７１のメイン処理を示すフローチャートである。メイン処理では、払出制御用ＣＰＵ３７１は、まず、必要な初期設定を行なう（ステップＳ７０１）。
【０２５１】
図５６は、ステップＳ７０１の初期設定処理を示すフローチャートである。初期設定処理において、払出制御用ＣＰＵ３７１は、まず、割込禁止に設定する（ステップＳ７０１ａ）。次に、払出制御用ＣＰＵ３７１は、割込モードを割込モード２に設定し（ステップＳ７０１ｂ）、スタックポインタにスタックポインタ指定アドレスを設定する（ステップＳ７０１ｃ）。また、払出制御用ＣＰＵ３７１は、内蔵デバイスレジスタの初期化（ステップＳ７０１ｄ）、ＣＴＣ（カウンタ／タイマ）およびＰＩＯ（パラレル入出力ポート）の初期化（ステップＳ７０１ｅ）を行なった後、ＲＡＭをアクセス可能状態に設定する（ステップＳ７０１ｆ）。
【０２５２】
この実施の形態では、タイマ／カウンタ割込としてＣＨ２，ＣＨ３のカウントアップに基づく割込を使用する。ＣＨ２のカウントアップに基づく割込は、上述したタイマカウンタレジスタＣＬＫ／ＴＲＧ２の値が「０」になったときに発生する割込である。したがって、ステップＳ７０１ｅにおいて、タイマカウンタレジスタＣＬＫ／ＴＲＧ２に初期値「１」が設定される。また、ＣＨ３のカウントアップに基づく割込は、ＣＰＵの内部クロックをカウントダウンしてレジスタ値が「０」になったら発生する割込であり、後述する２ｍｓタイマ割込として用いられる。具体的には、ＣＨ３のレジスタ値はシステムクロックの１／２５６周期で減算される。ステップＳ７０１ｅにおいて、ＣＨ３のレジスタには、初期値として２ｍｓに相当する値が設定される。なお、ＣＨ２に関する割込番地は００７４Ｈであり、ＣＨ３に関する割込番地は００７６Ｈである。
【０２５３】
そして、払出制御用ＣＰＵ３７１は、払出制御用のバックアップＲＡＭ領域にバックアップデータが存在しているか否かの確認を行なう（ステップＳ７０２）。すなわち、たとえば、バックアップＲＡＭ領域に形成されている後述する総合個数記憶または貸玉個数記憶（図５９参照）を確認して、未払出の賞球個数および貸玉個数に関するバックアップデータがないかどうかを確認する。不測の電源断が生じた場合には、多くの場合何らかのデータがバックアップＲＡＭ領域に保存されており、バックアップＲＡＭ領域のデータは保存されていたはずであるから、後に復旧した場合の確認結果の多くはバックアップデータありとなる。バックアップなしという確認結果であれば、前回の電源オフ時に未払出の遊技球がなかったことになり、内部状態を電源断時の状態に戻す必要がないので、停電復旧時でない電源投入時に実行される初期化処理を実行する（ステップＳ７０２，Ｓ７０３）。なお、本例では、バックアップＲＡＭ領域にバックアップデータが存在しているか否かは、電源断時にバックアップＲＡＭ領域に設定されるバックアップフラグによって確認する。
【０２５４】
バックアップＲＡＭ領域にバックアップデータが存在している場合には、この実施の形態では、払出制御用ＣＰＵ３７１は、バックアップＲＡＭ領域のデータチェック（この例ではパリティチェック）を行なう（ステップＳ７０４）。不測の電源断が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する（ステップＳ７０５，Ｓ７０３）。
【０２５５】
チェック結果が正常であれば、払出制御用ＣＰＵ３７１は、内部状態を電源断時の状態に戻すための払出状態復旧処理を行なう（ステップＳ７０６）。そして、バックアップＲＡＭ領域に保存されていたＰＣ（プログラムカウンタ）の指すアドレスに復帰する（ステップＳ７０７）。
【０２５６】
通常の初期化処理の実行（ステップＳ７０３）を得ると、払出制御用ＣＰＵ３７１により実行されるメイン処理は、タイマ割込フラグの開始（ステップＳ７０８）の確認が行なわれるグループ処理に移行する。
【０２５７】
なお、この実施の形態では、ステップＳ７０２でバックアップデータの有無を確認した後、バックアップデータが存在する場合にステップＳ７０４でバックアップ領域のチェックを行なうようにしていたが、逆に、バックアップ領域のチェック結果が正常であったことを確認した後、バックアップデータの有無の確認を行なうようにしてもよい。また、バックアップデータの有無の確認、または、バックアップ領域のチェックのいずれかの一方の確認を行なうことで、停電復旧処理を実行するか否かを判断するようにしてもよい。
【０２５８】
また、たとえば停電復旧処理を実行するか否かを判断する場合のパリティチェック（ステップＳ７０４）の際などに、すなわち、遊技状態を復旧するか否かを判断する際に、保存されていたＲＡＭデータにおける払出遊技球数データ等によって、遊技機が払出待機状態（払出途中でない状態）であることが確認されたら、払出状態復旧処理を行なわずに初期化処理を実行するようにしてもよい。
【０２５９】
通常の初期化処理では、図５７に示すように、レジスタおよびＲＡＭのクリア処理（ステップＳ９０１）ならびに初期値設定が行なわれる（ステップＳ９０２）。そして、初期設定処理（ステップＳ７０１ａ）において割込禁止とされているので、初期化処理を終える前に割込が許可される（ステップＳ９０３）。
【０２６０】
この実施の形態では、払出制御用ＣＰＵ３７１の内部タイマ（ＣＨ３）が繰返しタイマ割込を発生するように設定される。また、繰返し周期は２ｍｓに設定される。そして、図５８に示すように、タイマ割込が発生すると、払出制御用ＣＰＵ３７１は、タイマ割込フラグをセットする（ステップＳ７１１）。なお、２ｍｓタイマ割込処理において、必要ならば、ＣＨ３のレジスタに対して初期値再設定が行なわれる。
【０２６１】
払出制御用ＣＰＵ３７１は、ステップＳ７０８において、タイマ割込フラグがセットされたことを検出すると、タイマ割込フラグをリセットするとともに（ステップＳ７０９）、払出制御処理を実行する（ステップＳ７１０）。以上の制御によって、この実施の形態では、払出制御処理は２ｍｓ毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、払出制御処理ではメイン処理において実行されるが、タイマ割込処理で払出制御処理を実行してもよい。
【０２６２】
払出制御用ＣＰＵ３７１は、電源投入時に、バックアップＲＡＭ領域のデータを確認するだけで、通常の初期設定処理を行なうのか払出中の状態を復元するのかを決定できる。すなわち、簡単な判断によって、未払出の遊技球について払出処理再開を行なうことができる。
【０２６３】
また、本例では、払出制御用ＣＰＵ３７１も、主基板３１のＣＰＵ５６と同様に、パリティチェックによって記憶内容保存の確実化を図っている。
【０２６４】
以上説明したように、バックアップデータの有無により電源断時の払出状態に復旧するか否かの判断を行なうようにしたことで、停電後の電源復旧時などにおいて電源投入されたときに、バックアップデータ記憶領域の内容に応じて電源断時の状態に復旧させるか否かの判断を行なうことができる。したがってバックアップデータに基づく制御を実現することができるとともに、不必要な復旧処理の実行を防止することができる。
【０２６５】
また、上述したように、バックアップデータの状態により電源断時の払出状態に復旧するか否かの判断を行なうようにしたことで、停電後の電源復旧時などにおいて電源投入されたときに、バックアップデータ記憶領域の内容の状態に応じて電源断時の状態に復旧させるか否かの判断を行なうことができる。したがって正常なバックアップデータに基づく制御を実現することができるとともに、異常が発生したバックアップデータに基づく復旧処理の実行を防止することができる。
【０２６６】
図５９は、払出制御用ＣＰＵ３７１が内蔵するＲＡＭの使用例を示す説明図である。この例では、バックアップＲＡＭ領域に総合個数記憶（たとえば２バイト）および貸玉個数記憶が形成されている。総合個数記憶は、主基板３１の側から指示された払出個数の挿通を記憶するものである。貸玉個数記憶は、未払出の球貸個数を記憶するものである。
【０２６７】
図６０は、割込処理による払出制御コマンド受信処理を示すフローチャートである。主基板３１からの払出制御用のＩＮＴ信号は払出制御用ＣＰＵ３７１のＣＬＫ／ＴＲＧ２端子に入力される。よって、主基板３１からのＩＮＴ信号がオン状態になると、払出制御用ＣＰＵ３７１に割込がかかり、図６０に示す払出制御コマンドの受信処理が開始される。この実施の形態では、受信した払出制御コマンドを格納するための１２バイトの確定コマンドバッファ領域が設けられている。  そして、受信した払出制御コマンドの格納位置を示すためにコマンド受信個数カウンタが用いられる。なお、払出コマンドは、２バイト構成であるから、実質的には６個の払出制御コマンドの確定コマンドバッファ領域に格納可能である。
【０２６８】
払出制御コマンドの受信処理において、払出制御用ＣＰＵ３７１が、まず、払出制御コマンドデータの入力に割当てられている入力ポート３７２ａからデータを読込む（ステップＳ８５１）。そして、２バイト構成の払出制御コマンドのうちの１バイト目であるか否かを確認する（ステップＳ８５２）。１バイト目であるか否かは、受信したコマンドの先頭ビットが「１」であるか否かで判断できる。先頭ビットが「１」であるのは、２バイト構成の払出制御コマンドのうちＭＯＤＥバイト（１バイト目）のはずである（図５０参照）。先頭ビットが「１」であれば、有効な１バイト目を保持し主として、受信したコマンドを確定コマンドバッファ領域におけるコマンド受信個数カウンタが示す確定コマンドバッファに格納する（ステップＳ８５３）。
【０２６９】
払出制御コマンドのうち１バイト目でなければ、１バイト目を既に受信したか否かを確認する（ステップＳ８５４）。既に受信したか否かは、受信バッファ（ステップＳ８５３における確定コマンドバッファ）に有効なデータが設定されているか否かで確認できる。
【０２７０】
次に、２バイト目を既に受信している場合には、受信した１バイトのうちの先頭ビットが「０」であるか否かを確認する。そして、先頭ビットが「０」であれば、有効な２バイト目を受信したとして、受信したコマンドを、確定コマンドバッファ領域におけるコマンド受信個数カウンタ＋１が示す確定コマンドバッファに格納する（ステップＳ８５５）。先頭ビットが「０」であるのは、２バイト構成の払出制御コマンドのうちＥＸＴバイト（２バイト目）のはずである（図５０参照）。なお、ステップＳ８５４の判別において、受信した１バイトのうちの先頭ビットが「０」でなければ、処理を終了する。
【０２７１】
ステップＳ８５５において、２バイト目のコマンドデータを格納すると、コマンド受信個数カウンタに２を加算する（ステップＳ８５６）。そして、コマンド受信カウンタが１２以上であるか否かを確認し（ステップＳ８５７）、１２以上であればコマンド受信個数カウンタをクリアする（ステップＳ８５８）。
【０２７２】
図６１は、ステップＳ７１０の払出制御処理を示すフローチャートである。払出制御処理において払出制御用ＣＰＵ３７１は、まず、中継基板７２を介して入力ポート３７２ｂに入力される賞球カウントスイッチ３０１Ａ、球貸カウントスイッチ３０１Ｂがオンしたか否かを判定する（スイッチ：ステップＳ７５１）。
【０２７３】
次に、払出制御用ＣＰＵ３７１は、センサ（たとえば、払出モータ２８９の間点数を検出するモータ位置センサ）からの信号入力状態を確認してセンサの状態判定などを行なう（入力判定処理：ステップＳ７５２）。払出制御用ＣＰＵ３７１は、さらに、受信した払出制御コマンドを解析し、解析結果に応じた処理を実行する（コマンド解析実行処理：ステップＳ７５３）。
【０２７４】
次いで、払出制御用ＣＰＵ３７１は、主基板３１より受信した払出停止指示コマンドに応じて払出停止状態に設定し、あるいは、受信した払出開始指示コマンドに応じて払出停止状態の解除を行なう（ステップＳ７５４）。また、プリペードカードユニット制御処理を行なう（ステップＳ７５５）。
【０２７５】
また、払出制御用ＣＰＵ３７１は、球貸要求に応じて貸玉を払出す制御を行なう（ステップＳ７５６）。さらに、払出制御用ＣＰＵ３７１は、総合個数記憶に格納された個数の賞球を払出す賞球制御処理を行なう（ステップＳ７５７）。そして、払出制御用ＣＰＵ３７１は、出力ポート３７２ｃおよび中継基板７２を介して玉払出装置９７の払出機構部分における払出モータ２８９に向けて駆動信号を出力し、ステップＳ７５６の球貸制御処理またはステップＳ７５７の賞球制御処理で設定された回転数分払出モータ２８９を介して払出モータ制御処理を行なう（ステップＳ７５８）。
【０２７６】
なお、この実施の形態では、払出モータ２８９としてステッピングモータが用いられ、払出モータ２８９を制御するために１−２層励磁方式が用いられる。したがって、具体的には、払出モータ制御処理において、８種類の励磁パターンデータが繰返し払出モータ２８９に出力される。また、この実施の形態では、各励磁パターンデータが４ｍｓずつ出力される。
【０２７７】
次いで、エラー検出処理が行なわれ、その結果に応じてエラー表示ＬＥＤ３７４に所定の表示を行なう（エラー：ステップＳ７５９）。検出されるエラーとして、たとえば、次の８種類がある。
【０２７８】
賞球径路エラー：賞球払出動作終了したとき、または、払出モータ２８９が１回転したときに賞球カウントスイッチ３０１Ａが１個も遊技球の通過を検出しなかったとき、エラー表示ＬＥＤ３７４に「０」が表示される。
【０２７９】
球貸径路エラー：球貸の払出動作終了後において、または、払出モータ２８９が１回転したときに球貸カウントスイッチ３０１Ｂが１個も遊技球の通過を検出しなかったとき、エラー表示ＬＥＤ３７４に「１」が表示される。
【０２８０】
賞球カウントスイッチ玉詰まりエラー：賞球カウントスイッチ３０１Ａが０．５秒以上オンを検出したとき、エラー表示ＬＥＤ３７４に「２」が表示される。
【０２８１】
球貸カウントスイッチ玉詰まりエラー：球貸カウントスイッチ３０１Ｂが０．５秒以上オンを検出したとき、エラー表示ＬＥＤ３７４に「３」が表示される。
【０２８２】
払出モータ玉噛みエラー：払出モータ２８９が正常に回転しないとき、具体的には、払出モータ位置センサのオンが所定期間以上継続したり、オフが所定期間以上継続した場合、エラー表示ＬＥＤ３７４に「４」が表示される。なお、払出モータ玉噛みエラーが生じた場合には、払出制御用ＣＰＵ３７１は、５０ｍｓの基準励磁層の出力を行なった後、１−２層励磁の励磁パターンデータのうちの４種類の励磁パターンデータを８ｍｓ毎に出力することによる払出モータ２８９の逆回転と正回転とを繰返す。
【０２８３】
プリペードカードユニット未接続エラー：ＶＬ信号のオフが検出されたとき、エラー表示ＬＥＤ３７４に「５」が表示される。
【０２８４】
プリペードカードユニット通信エラー：規定のタイミング以外でプリペードカードユニット５０から信号を出力されたことを検出したとき、エラー表示ＬＥＤ３７４に「６」が表示される。
【０２８５】
払出停止状態：主基板３１から払出停止を示す払出制御コマンドを受信したとき、エラー表示ＬＥＤ３７４に「７」が表示される。なお、主基板３１から払出開始を示す払出制御コマンドを受信したときには、その時点から２００２ｍｓ後に、払出停止状態から払出開始状態に復旧する。
【０２８６】
外部接続端子（図示せず）から出力する情報信号を制御する処理を行なう（出力処理：ステップＳ７６０）。なお、情報信号は、貸玉の払出１単位（たとえば２５個）毎に所定時間オンとなり、続いて所定時間オフを出力する信号である。
【０２８７】
図６２は、ステップＳ７５１のスイッチ処理の一例を示すフローチャートである。スイッチ処理において、払出制御用ＣＰＵ３７１は、賞球カウントスイッチ３０１Ａがオンした状態を示しているか否かを確認する（ステップＳ７５１ａ）。オン状態を示していれば、払出制御用ＣＰＵ３７１は、賞球カウントスイッチオンカウンタを＋１する（ステップＳ７５１ｂ）。賞球カウントスイッチオンカウンタは、賞球カウントスイッチ３０１Ａのオンの状態を検出した回数を計数するためのカウンタである。
【０２８８】
そして、賞球カウントスイッチオンカウンタの値をチェックし（ステップＳ７５１ｃ）、その値が２になっていれば、１個賞球の払出が行なわれたと判断する。１個の賞球の払出が行なわれた判断した場合には、払出制御用ＣＰＵ３７１は、賞球未払出カウンタ（総合個数記憶に格納されている賞球数を）を−１する（ステップＳ７５１ｄ）。
【０２８９】
ステップＳ７５１ａにおいて賞球カウントスイッチ３０１Ａがオン状態でないことが確認されると、払出制御用ＣＰＵ３７１は、賞球カウントスイッチオンカウンタをクリアする（ステップＳ７５１ｅ）。そして、この実施の形態では、球貸カウントスイッチ３０１Ｂがオン状態を示しているか否かを確認する（ステップＳ７５１ｆ）。オン状態を示していれば、払出制御用ＣＰＵ３７１は、球貸カウントスイッチオンカウンタを＋１する（ステップＳ７５１ｇ）。球貸カウントスイッチオンカウンタは、球貸カウントスイッチ３０１Ｂのオン状態を検出した回数を計数するためのカウンタである。
【０２９０】
そして、球貸カウントスイッチオンカウンタの値をチェックし（ステップＳ７５１ｈ）、その値が２になっていれば、１個の球貸の払出が行なわれたと判断する。１個の球貸の払出が行なわれたと判断した場合には、払出制御用ＣＰＵ３７１は、貸玉未払出個数カウンタ（貸玉個数記憶に格納されている貸玉数）を−１する（ステップＳ７５１ｉ）。
【０２９１】
ステップＳ７５１ｆにおいて球貸カウントスイッチ３０１Ｂがオン状態でないことが確認されると、払出制御用ＣＰＵ３７１は、球貸カウントスイッチオンカウンタをクリアする（ステップＳ７５１ｊ）。
【０２９２】
図６３は、ステップＳ７５３のコマンド解析実行処理の一例を示すフローチャートである。コマンド解析実行処理において、払出制御用ＣＰＵ３７１は、確定コマンドバッファ領域中に受信コマンドがあるか否かの確認を行なう（ステップＳ７５３ａ）。受信コマンドがあれば、受信した払出制御コマンドが払出個数指示コマンドであるか否かの確認を行なう（ステップＳ７５３ｂ）。なお、確定コマンドバッファ領域中に複数の受信コマンドがある場合には、受信した払出制御コマンドが払出個数指示コマンドであるか否かの確認は、最も前に受信された受信コマンドについて行なわれる。
【０２９３】
受信した払出制御コマンドが払出個数指示コマンドであれば、払出個数指示コマンドで受信された個数を総合個数記憶に加算する（ステップＳ７５３ｃ）。すなわち、払出制御用ＣＰＵ３７１は、主基板３１のＣＰＵ５６から送り出された払出個数指示コマンドに含まれる賞球数をバックアップＲＡＭ領域（総合個数記憶）に記録する。
【０２９４】
なお、払出制御用ＣＰＵ３７１は、必要ならば、コマンド受信個数カウンタの減算や確定コマンドバッファ領域における受信コマンドシフト処理を行なう。
【０２９５】
図６４は、ステップＳ７５４の払出停止状態設定処理の一例を示すフローチャートである。払出停止状態設定処理において、払出制御用ＣＰＵ３７１は、確定コマンドバッファ領域中に受信コマンドがあるか否かの確認を行なう（ステップＳ７５４ａ）。確定コマンドバッファ領域中に受信コマンドがあれば、受信した払出制御コマンドが払出停止指示コマンドであるか否かの確認を行なう（ステップＳ７５４ｂ）。払出停止指示コマンドであれば、払出制御用ＣＰＵ３７１は、払出停止状態に設定する（ステップＳ７５４ｃ）。
【０２９６】
ステップＳ７５４ｂで受信コマンドが払出停止指示コマンドでないことを確認すると、受信した払出制御コマンドが払出開始指示コマンドであるか否かの確認を行なう（ステップＳ７５４ｄ）。払出開始指示コマンドであれば、払出停止状態を解除する（ステップＳ７５４ｅ）。
【０２９７】
図６５は、ステップＳ７５５のプリペードカードユニット制御処理の一例を示すフローチャートである。プリペードカードユニット制御処理において、払出制御用ＣＰＵ３７１は、カードユニット制御用マイクロコンピュータにより入力されるＶＬ信号を検知したか否かを確認する（ステップＳ７５５ａ）。ＶＬ信号を検知していなければ、ＶＬ信号非検知カウンタを＋１する（ステップＳ７５５ｂ）。また、払出制御用ＣＰＵ３７１は、ＶＬ信号非検知カウンタの値が本例では１２５であるか否かを確認する（ステップＳ７５５ｃ）。ＶＬ信号非検知カウンタの値が１２５であれば、払出制御用ＣＰＵ３７１は、発射制御基板９１への発射制御信号出力を停止して、駆動モータ９４を停止させる（ステップＳ７５５ｄ）。
【０２９８】
以上の処理によって、１２５回（２ｍｓ×１２５＝２５０ｍｓ）継続してＶＬ信号のオフが検出されたら、玉発射禁止状態に設定される。
【０２９９】
ステップＳ７５５ａにおいてＶＬ信号を検知していれば、払出制御用ＣＰＵ３７１は、ＶＬ信号非検知カウンタをクリアする（ステップＳ７５５ｅ）。そして、払出制御用ＣＰＵ３７１は、発射制御信号出力を停止していれば（ステップＳ７５５ｆ）、発射制御基板９１への発射制御信号出力を開始して駆動モータ９４を動作可能状態にする（ステップＳ７５５ｇ）。
【０３００】
図６６および図６７は、ステップ７５６の球貸制御処理の一例を示すフローチャートである。なお、この例では、連続的な払出数の最大値を貸玉の１単位（本例では２５個）としているが、他の数であってもよい。
【０３０１】
球貸制御処理において、払出制御用ＣＰＵ３７１は、貸玉払出中であるか否かの確認を行ない（ステップＳ５１１）、貸玉払出中であれば図６７に示す球貸中の処理に移行する。なお、この確認は、後述する球貸処理中フラグの状態のように判断される。貸玉払出中でなければ、賞球の払出中であるか否かの確認をする（ステップＳ５１２）。この確認は、後述する賞球処理中フラグの状態により判断される。
【０３０２】
貸玉払出中でも賞球払出中でもなければ、払出制御用ＣＰＵ３７１は、カードユニット５０から球貸要求があったか否かを確認し（ステップＳ５１３）、要求があれば、球貸処理中フラグをオンするとともに（ステップＳ５１４）、２５（球貸１単位数：ここでは１００円分）をバックアップＲＡＭ領域の貸玉個数記憶に設定する（ステップＳ５１５）。そして、払出制御用ＣＰＵ３７１は、ＥＸＳ信号をオンする（ステップＳ５１６）。そして、玉払出装置９７の下方の玉振分部材３１１を球貸側に設定するために振分用ソレノイド３１０を駆動する（ステップＳ５１７）。また、払出モータ２８９をオンして（ステップＳ５１８）、図６７に示す球貸処理に移行する。
【０３０３】
なお、払出モータ２８９がオンするのは、厳密には、カードユニット５０が受付を認識したことを示すためにＢＲＱ信号をＯＦＦとしてからである。なお、球貸処理中フラグがバッファＲＡＭ領域に設定される。
【０３０４】
図６７は、払出制御用ＣＰＵ３７１による払出制御処理における球貸中の処理を示すフローチャートである。球貸処理では、払出モータ２８９がオンしていなければオンする。なお、この実施の形態では、ステップＳ７５１のスイッチ処理で、球貸カウントスイッチ３０１Ｂの検出出力による遊技球の払出がなされたか否かの確認を行なうため、球貸制御処理では、貸玉個数記憶の減算などは行なわれない。球貸制御処理において、払出制御用ＣＰＵ３７１は、貸玉通過待ち時間中であるか否かの確認を行なう（ステップＳ５１９）。貸玉通過待ち時間中でなければ、貸玉の払出を行ない（ステップＳ５２０）、払出モータ２８９の駆動を終了すべきか（１単位の払出動作が終了したか）否かの確認を行なう（ステップＳ５２１）。具体的には、所定個数の払出に対応した回転が完了したか否かを確認する。所定個数の払出に対応した回転は、払出モータ位置センサの出力によって監視される。所定個数の払出に対応した回転が完了した場合には、払出制御用ＣＰＵ３７１は、払出モータ２８９の駆動を停止し（ステップＳ５２２）、貸玉通過待ち時間の設定を行なう（ステップＳ５２３）。
【０３０５】
なお、ステップＳ５２０の球貸処理では、払出モータ位置センサのオンとオフとがタイマ監視されるが、所定時間以上のオン状態またはオフ状態が継続したら、払出制御用ＣＰＵ３７１は、払出モータ玉噛みエラーが生じたと判断する。
【０３０６】
ステップＳ５１９で貸玉通過待ち時間中であれば、払出制御用ＣＰＵ３７１は、貸玉通過待ち時間が終了したか否かの確認を行なう（ステップＳ５２４）。貸玉通過待ち時間は、最後の払出玉が払出モータ２８９によって払出されてから球貸カウントスイッチ３０１Ｂを通過するまでの時間である。貸玉通過待ち時間の終了を確認すると、１単位の貸玉はすべて払出された状態であるので、カードユニット５０に対して次の球貸要求の受付が可能になったことを示すためにＥＸＳ信号をオフにする（ステップＳ５２４）。また、振分ソレノイドをオフするとともに（ステップＳ５２５）、払出モータ２８９をオフして（ステップＳ５２６）、さらに球貸処理中フラグをオンする（ステップＳ５２７）。なお、貸玉通過待ち時間が経過するまでに最後の払出玉が球貸カウントスイッチ３０１Ｂを通過しなかった場合には、球貸径路エラーとされる。また、この実施の形態では、賞球も球貸も同じ払出装置で行なわれる。
【０３０７】
なお、球貸要求の受付をＥＸＳ信号をオフした後、所定時間内に再び球貸要求信号であるＢＲＱ信号がオンしたら、振分ソレノイドおよび払出モータをオフせずに球貸処理を実行するようにしてもよい。すなわち、所定単位（この例では１００円単位）毎に球貸処理が行なわれるのではなく、球貸処理を連続して実行するように構成することもできる。
【０３０８】
貸玉個数記憶の内容は、遊技機の電源が断しても、所定期間電源基板９１０のバックアップ電源によって保存される。したがって、所定期間中に電源が回復すると、払出制御用ＣＰＵ３７１は、貸玉個数記憶の内容に基づいて球貸処理を継続することができる。
【０３０９】
図６８および図６９は、ステップ７５７の賞球制御処理の一例を示すフローチャートである。なお、この例では、連続的な払出数の最大値を貸玉の１単位と同数（本例では２５個）としているが、他の数であってもよい。
【０３１０】
賞球制御処理において、払出制御用ＣＰＵ３７１は、貸玉払出中であるか否かの確認を行なう（ステップＳ５３１）。なお、この確認は、球貸処理中フラグの状態により判断される。貸玉払出中でなければ賞球の払出中であるか否かを確認し（ステップＳ５３２）、賞球の払出中であれば図６９に示す賞球中の処理に移行する。この確認は、後述する賞球処理中フラグの状態により判断される。
【０３１１】
貸玉払出中でも賞球払出中でもなければ、払出制御用ＣＰＵ３７１は、カードユニット５０からの球貸準備要求があるか否かの確認を行なう（ステップＳ５３３）。なお、この確認は、払出制御用ＣＰＵ３７１により、カードユニット５０から入力されるＰＲＤＹ信号のオン（要求あり）またはオフ（要求なし）を確認することにより行なわれる。
【０３１２】
カードユニット５０からの球貸準備要求がなければ、払出制御用ＣＰＵ３７１は、総合個数記憶に格納されている賞球数（未払出の賞球数）が０でないか否かの確認を行なう（ステップＳ５３３）。総合個数記憶に格納されている賞球数が０でなければ、賞球制御用ＣＰＵ３７１は、賞球処理中フラグをオンし（ステップＳ５３５）、総合個数記憶の値が本例では２５以上であるか否かの確認を行なう（ステップＳ５３６）。なお、賞球処理中フラグが、バックアップＲＡＭ領域に設定される。
【０３１３】
総合個数記憶に格納されている賞球数が２５以上であると、払出制御用ＣＰＵ３７１は、２５個分の賞球を払出すまで払出モータ２８９を回転させるよう駆動信号出力するために、２５個払出動作の設定を行なう（ステップＳ５３７）。一方、総合個数記憶に格納されている賞球数が２５以上でなければ、払出制御用ＣＰＵ３７１は、総合個数記憶に格納されているすべての遊技球を払出すまで払出モータ２８９を回転させるよう駆動信号出力するために、全個数払出動作の設定を行なう（ステップＳ５３８）。そして、ステップＳ５３７またはステップＳ５３８での設定に従って払出モータ２８９をオンする（ステップＳ５３８）。なお、振分ソレノイドはオフ状態であるため、玉払出装置９７の下方の玉振分部材は賞球側に設定されている。そして、図６９に示す賞球制御処理における賞球払出中の処理に移行する。
【０３１４】
図６９は、払出制御用ＣＰＵ３７１により払出制御処理における賞球中の処理の一例を示すフローチャートである。賞球制御処理では、払出モータ２８９がオンしていなければオンする。なお、この実施の形態では、ステップＳ７５１のスイッチ処理で、賞球カウントスイッチ３０１Ａの検出出力による遊技球の払出がなされたか否かの確認を行なうため、賞球制御処理では総合個数記憶の減算などは行なわれない。賞球中の処理において、払出制御用ＣＰＵ３７１は、賞球通過待ち時間中であるか否かの確認を行なう（ステップＳ５４０）。賞球通過待ち時間中でなければ、賞球払出を行ない（ステップＳ５４１）、払出モータ２８９の駆動を終了すべきか（本例では２５個または２５個未満の所定個数の払出動作が終了したか否かの確認を行なう（ステップＳ５４２）。具体的には、所定個数の払出に対応した回転が完了したか否かを確認する。所定個数の払出に対応した回転は、払出モータ位置センサの出力によって監視される。所定個数の払出に対応した回転が完了した場合には、払出制御用ＣＰＵ３７１は、払出モータ２８９の駆動を停止し（ステップＳ５４３）、賞球通過待ち時間の設定を行なう（ステップＳ５４２）。賞球通過待ち時間は、最後の払出玉が払出モータ２８９によって払出されてから賞球カウントスイッチ３０１Ａを通過するまでの時間である。
【０３１５】
一方、ステップＳ５４０を見て賞球通過待ち時間中であれば、払出制御用ＣＰＵ３７１は、賞球通過待ち時間が終了したか否かの確認を行なう（ステップＳ５４４）。貸玉通過待ち時間の終了を確認すると、ステップＳ５３７またはステップＳ５３８で設定された賞球がすべて払出された状態であるので、払出モータ２８９をオフするとともに（ステップＳ５４４）、賞球処理中フラグをオンする（ステップＳ５４６）。なお、賞球通過待ち時間が経過するまでに最後の払出玉が賞球カウントスイッチ３０１Ａを通過しなかった場合には、賞球径路エラーとされる。
【０３１６】
また、この実施の形態では、ステップＳ５１１、ステップＳ５３１の判断によって球貸が賞球処理よりも優先されることになるが、賞球処理が球貸に優先されるようにしてもよい。
【０３１７】
総合個数記憶および貸玉個数記憶の内容は、遊技機の電源が断しても、所定期間電源基板９１０のバックアップ電源によって保存される。したがって、所定期間中に電源が回復すると、払出制御用ＣＰＵ３７１は、総合個数記憶の内容に基づいて払出処理を継続することができる。
【０３１８】
なお、払出制御用ＣＰＵ３７１は、主基板３１から指示された賞球個数を賞球個数記憶で総数として管理したが、賞球数毎（たとえば、１５個、１０個、５個）に管理してもよい。たとえば、賞球数毎に対応した個数カウンタを設け、払出個数指定コマンドを受信すると、そのコマンドで指定された個数に対応する個数カウンタを＋１する。そして、個数カウンタに対応した賞球払出が行なわれると、その個数カウンタを−１する（この場合、払出制御処理にて減算処理を行なうようにする）。その場合にも、各個数カウンタはバックアップＲＡＭ領域に形成される。よって、遊技機の電源が断しても、所定期間中に電源を回復すれば、払出制御用ＣＰＵ３７１は、各個数カウンタの内容に基づいて賞球払出処理を継続することができる。
【０３１９】
図７０は、電源基板９１０の電源監視回路から電圧変化信号に基づくＮＭＩに応じて実行される停電発生ＮＭＩの処理の一例を示すフローチャートである。なお、この実施の形態では、ＮＭＩ割込番地は００６６Ｈである。停電発生ＮＭＩ処理において、払出制御用ＣＰＵ３７１は、まず、割込禁止フラグの内容をパリティフラグに格納する（ステップＳ８０１）。次いで、割込禁止に設定する（ステップＳ８０２）。停電発生ＮＭＩ処理では、本例では主基板３１において実行された処理と同様に、ＲＡＭ内容の保存を確実にするためのチェックサムの生成処理を行なう。その処理中に他の割込処理が行なわれたのではチェックサムの生成処理が完了しないうちの払出制御用ＣＰＵ３７１が動作し得ない電圧にまで低下してしまうことも考えられるので、まず、他の割込が生じないような設定がなされる。なお、停電発生ＮＭＩ処理におけるステップＳ８０４〜Ｓ８１０は、電力供給停止時の処理の一例である。
【０３２０】
なお、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ８０２の処理は不要である。
【０３２１】
次いで、払出制御用ＣＰＵ３７１は、バックアップフラグが既にセットされているか否かを確認する（ステップＳ８０３）。バックアップフラグが既にセットされていれば、以後の処理を行なわない。バックアップフラグがセットされていなければ、以下の電力供給停止時処理を実行する。すなわち、ステップＳ８０４からステップＳ８１０の処理を実行する。
【０３２２】
まず、各レジスタの内容をバックアップＲＡＭ領域に格納する（ステップＳ８０４）。その後、バックアップフラグをセットする（ステップＳ８０５）。そして、バックアップＲＡＭ領域のバックアップチェックデータ領域に適当な初期値を設定し（ステップＳ８０６）、初期値およびバックアップＲＡＭ領域のデータについて順次排他的論理和をとった後判定し（ステップＳ８０７）、最終的な演算値をバックアップパリティデータ領域に設定する（ステップＳ８０８）。また、ＲＡＭアクセス禁止状態にする（ステップＳ８０９）。さらに、すべての出力ポートをオフ状態にする（ステップＳ８１０）。電源電圧が低下していくときには、各種信号線のレベルが不安定になってＲＡＭ内容が化ける可能性があるが、このようにＲＡＭアクセス禁止状態にしておけば、バックアップＲＡＭ内のデータが化けることはない。
【０３２３】
次いで、払出制御用ＣＰＵ３７１は、ループ処理に入る。すなわち何らの処理もしない状態になる。したがって、図５４に示されたリセットＩＣ９７６からのシステムリセット信号によって外部から動作禁止状態にされる前に、内部的に動作停止状態になる。よって、電源断時に確実に払出制御用ＣＰＵ３７１は動作を停止する。その結果、上述したＲＡＭアクセス禁止の制御および動作停止制御によって、電源電圧が低下していくことに伴って生ずる可能性がある異常動作に起因するＲＡＭの内容破壊等を確実に防止することができる。
【０３２４】
なお、この実施の形態では、停電発生ＮＭＩ処理では、最終部でプログラムをループ状態にしたが、ホールト（ＨＡＬＴ）命令を発行するように構成してもよい。
【０３２５】
また、レジスタの内容をＲＡＭ領域に格納した後にセットされるバックアップフラグは、上述したように電源投入時において復旧すべきバックアップデータがあるか否か（停電からの復旧か否か）を判断する再に使用される。また、ステップＳ８０１からＳ８１０の処理は、払出制御用ＣＰＵ３７１がシステムリセット回路９７５からのシステムリセット信号を受ける前に完了する。換言すれば、システムリセット回路９７５からのシステムリセット信号を受ける前に完了するように、電圧監視回路の検出電圧の設定が行なわれている。
【０３２６】
この実施の形態では、電力供給停止時処理開始時に、バックアップフラグの確認が行なわれる。そして、バックアップフラグが既にセットされている場合には電力供給停止時処理を実行しない。上述したように、バックアップフラグは、必要なデータのバックアップが完了し、その後電力供給停止時処理が完了したことを示すフラグである。したがって、たとえば、リセット待ちのループ状態で何らかの原因でサイドＮＭＩが発生したとしても電力供給停止時処理が重複して実行されてしまうようなことはない。
【０３２７】
ただし、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ８０３の判断は不要である。
【０３２８】
また、この実施の形態では、払出制御用ＣＰＵ３７１は、マスク不能外部割込端子（ＮＭＩ端子）を介して電源基板からのＮＭＩ割込信号（電源監視手段からのＮＭＩ割込信号）を検知したが、ＮＭＩ割込信号をマスク可能割込端子（ＩＲＱ端子）に導入してもよい。その場合には、ＩＲＱ処理によって、図７０に示された停電発生ＮＭＩ処理が実行される。また、入力ポートを介してＮＭＩ割込信号を検知してもよい。その場合には、払出制御用ＣＰＵ３７１が実行するメイン処理において、入力ポートの監視が行なわれる。
【０３２９】
図７１は、バックアップパリティデータ作成方法の一例を説明するための説明図である。ただし、図７１に示す例では、簡単のために、バックアップデータＲＡＭ領域のデータのサイズを３バイトとする。電源電圧低下に基づく停電発生処理において、図７１に示すように、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定される。次に、「００Ｈ」と「Ｆ０Ｈ」との排他的論理和がとられ、その結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果と「ＤＦＨ」との排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転して得られた値（この例では「Ｃ６Ｈ」）がバックアップパリティデータ領域に設定される。
【０３３０】
電源が再投入されたときには、停電復旧処理においてパリティ診断が行なわれる。バックアップ領域の全データがそのまま保存されていれば、電源再投入時に、図７１に示すようなデータがバックアップ領域に設定されている。
【０３３１】
ステップＳ７０４の処理において、払出制御用ＣＰＵ３７１は、図７０のステップＳ８０６およびステップＳ８０７にて実行された処理と同様の処理を行なう。すなわち、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定され、「００Ｈ」と「Ｆ０Ｈ」との排他的論理和がとられ、その結果と「１６Ｈ」との排他的論理和がとられる。さらに、その結果と「ＤＦＨ」との排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転した最終演算結果を得る。バックアップ領域の全データがそのまま保存されていれば、最終的な演算結果は、「Ｃ６Ｈ」、すなわち、バックアップチェックデータ領域に設定されているデータと一致する。バックアップＲＡＭ領域内のデータにビット誤りが生じた場合には、最終的な演算結果は「Ｃ６Ｈ」にならない。
【０３３２】
よって、払出制御用ＣＰＵ３７１は、最終的な演算結果とバックアップチェックデータ領域に設定されているデータとを比較して、一致すればパリティ診断正常とする。一致しなければパリティ診断異常とする。
【０３３３】
以上のように、この実施の形態では、払出制御手段には、遊技機の電源が断しても、所定期間電源バックアップされる記憶手段（この例ではバックアップＲＡＭ）が設けられ、電源投入時に、払出制御用ＣＰＵ３７１（具体的には払出制御用ＣＰＵ３７１が実行するプログラム）は、記憶手段がバックアップ状態にあればバックアップデータに基づいて払出状態を回復させる払出状態復旧処理（ステップＳ７０６）を行なうように構成される。
【０３３４】
以下、払出復旧処理について説明する。
図７２は、図５５のステップＳ７０６に示された払出状態復旧処理の一例を示すフローチャートである。この例では、払出制御用ＣＰＵ３７１は、バックアップＲＡＭに保存されていた値をレジスタに復元する（ステップＳ８６１）。そして、バックアップＲＡＭに保存されていたデータに基づいて停電時の払出状態を復旧するための処理を行なう。たとえば、賞球中処理中フラグのセット等を行なう。
【０３３５】
払出状態を復帰させると、この実施の形態では、払出制御用ＣＰＵ３７１は、前回の電源断時の割込許可／禁止状態を復帰させるため、バックアップＲＡＭに保存されていたパリティフラグの値を確認する（ステップＳ８６２）。パリティフラグがクリアであれば、割込許可設定を行なう（ステップＳ８６３）。一方、パリティフラグがオンであれば、そのまま（ステップＳ７０１ａで設定された割込禁止状態のまま）払出状態復旧処理を終える。
【０３３６】
なお、ここでは、払出状態復旧処理が終了すると払出制御メイン処理にリターンするように払出状態復旧処理プログラムが構成されているが、電力供給停止時処理において保存されているスタックポインタから出すスタックエリア（バックアップＲＡＭ領域にある）に記憶されているアドレス（電源断時のＮＭＩ割込発生時に実行されていたアドレス）に戻るようにしてもよい。
【０３３７】
上述したように、初期設定処理を開始した後、払出状態復旧処理を終える前まで、または、初期化処理を終える前までは、割込禁止状態とする構成としたことで、割込により処理が中断されることを防止することができるため、初期設定、バックアップデータ記憶領域の内容に応じて行なわれる電源断時の払出状態に復旧させるか否かの判断、および、復旧処理（または初期化処理）を確実に完了させることができる。なお、上記のように復旧処理を終える前まで割込禁止状態とする構成とした場合であっても、電源断時の割込禁止／許可状態はパリティフラグによりバックアップしているため、復旧処理において電源断時の割込禁止／許可状態を確実に復旧させることができる。
【０３３８】
図７３は、遊技機の電源断時の電源低下やＮＭＩ割込信号（ここでは、電源断信号）の様子を示すタイミング図である。遊技機に対する電力供給が絶たれると、最も高い直流電源電圧であるＶSLの電圧値は徐々に低下する。そして、この例では、＋２２Ｖまで低下すると、電源基板９１０に搭載されている電源監視用ＣＩ９０２から電源断信号（電圧低下信号）が出力される（ローレベルになる）。
【０３３９】
電源断信号は、電気部品制御基板（図７３に示す例では主基板３１および払出制御基板３７）に導入され、ＣＰＵ５６および払出制御用ＣＰＵ３７１のＮＭＩ端子に入力される。ＣＰＵ５６および払出制御用ＣＰＵ３７１は、上述したＮＮＭＩ処理によって、所定の電力供給停止時処理を実行する。
【０３４０】
ＶSLの電圧値がさらに低下して所定値（この例では＋９Ｖ）にまで低下すると、主基板３１や払出制御基板３７に搭載されているリセットＩＣ６５１の出力がローレベルになり、ＣＰＵ５６および払出制御用ＣＰＵ３７１がシステムリセット状態になる。なお、ＣＰＵ５６および払出制御用ＣＰＵ３７１は、システムリセット状態とされる前に、電力供給停止時処理を完了している。
【０３４１】
ＶSLの電圧値がさらに低下してＶcc（各種回路を駆動するための＋５Ｖ）を生成することが可能な電圧を下回ると、各基板において各種回路が動作できない状態となる。しかし、少なくとも主基板３１や払出制御基板３７では、電力供給停止時処理が実行され、ＣＰＵ５６および払出制御用ＣＰＵ３７１がシステムリセット状態とされている。
【０３４２】
リセットＩＣ９７６が電源断を検知するための所定値は、ＣＰＵ３７１を動作させる通常時の電圧より低いが、払出制御用ＣＰＵ３７１がしばらくの間動作し得る程度の電圧である。また、リセットＩＣ９７６が払出制御用ＣＰＵ３７１が必要とする電圧（この例では＋５Ｖ）よりも高い電圧を監視するように監視されているので、払出制御用ＣＰＵ３７１が必要とする電圧に対して監視範囲を広げることができる。したがってより精密な監視を行なうことができる。
【０３４３】
また、この実施の形態では、電源基板９１０に搭載されている電源監視回路が、遊技機で使用される直流電圧のうち最も高い電源ＶSLの電圧を監視して、その電源の電圧が所定値を下回ったら電圧低下信号（電源断検出信号）を発生する。図７３に示すように、電源断検出信号から出力されるタイミングでは、ＩＣ駆動電圧は、まだ各種回路素子を十分駆動できる電圧値になっている。したがって、ＩＣ駆動電圧で動作する払出制御基板３７の払出制御用ＣＰＵ３７１が所定の電力供給停止処理を行なうための動作時間が確保されている。
【０３４４】
なお、ここでも、電源監視回路は、遊技機で使用される直流電圧のうちで最も高い電源ＶSLの電圧を監視することになるが、電源断検出信号を発生するタイミングが、ＩＣ駆動電圧で動作する電気部品制御手段が所定の電力供給停止時処理を行なうための動作時間が確保されるようなタイミングであれば、監視対象電圧は、最も高い電源ＶSLの電圧でなくてもよい。すなわち、少なくともにＩＣ駆動電圧よりも高い電圧を監視すれば、電気部品制御手段が所定の電力供給停止時処理を行なうための動作時間が確保されるようなタイミングで電源断検出信号を発生することができる。
【０３４５】
この場合、上述したように、監視対象電圧は、賞球カウントスイッチ３０１Ａ等の遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源断時のスイッチオン誤検出の防止も期待できる電圧であることは好ましい。すなわち、スイッチに供給される電圧（スイッチ電圧）である＋１２Ｖ電源電圧が落ち始める以前の段階で、電圧低下を検出できることが望ましい。よって、少なくともスイッチ電圧よりも高い電圧を監視することが好ましい。
【０３４６】
ただし、監視範囲が狭まるが、電圧監視回路および他の電圧監視回路の監視電圧として＋５Ｖ電源電圧を用いることも可能である。その場合にも、電圧監視回路の検出電位は、他の電圧監視回路の検出電位よりも高く設定されている。
【０３４７】
以上説明したようにバックアップデータの有無により電源断時の状態に復旧するか否かの判別を行なうようにしたことで、停電後の電源復旧時などにおいて電源投入されたときに、バックアップデータ記憶領域の内容に応じて電源断時のデータに復旧されるか否かの判断を行なうことができる。したがって、バックアップデータに基づく制御を実現することができるとともに、不必要な復旧処理の実行を防止することができる。
【０３４８】
また、上述したようにバックアップデータの状態により電源断時の状態に復旧するか否かの判断を行なうようにしたことで、停電後の電源復旧時などにおいて電源投入されたときに、バックアップデータ記憶領域の内容のデータに応じて電源断時の状態に復旧させるか否かの判断を行なうことができる。したがって、正常なバックアップデータに基づく制御を実現することができるとともに、異常が発生したバックアップデータに基づく復旧処理の実行を防止することができる。
【０３４９】
また、上述したように初期設定処理を開始した後、復旧処理を終える前まで、また、初期処理を終える前までの値（初期準備処理の間は、）は、割込禁止状態とする構成としたことで、割込により処理が中断されることを防止することができるため、初期設定、バックアップデータ記憶領域内の内容に応じて行なわれる電源断時の状態に復旧されるか否かの判断、および、復旧処理（または初期化処理）を確実に完了させることができる。なお、上記のような復旧処理を終える前まで割込禁止状態とする構成とした場合であっても、電源断時の割込禁止／許可状態をパリティフラグによりバックアップしているため、復旧処理において電源断時の割込禁止／許可状態を確実に復旧させることができる。この場合、上記初期準備処理において含まれる処理は一例であり、初期準備処理はたとえば、初期設定処理を監視した後バックアップデータに基づく復旧を行なうか否かを決定するまでの間の処理など、上述した処理の一部であってもよい。
【０３５０】
なお、上述した各実施の形態では、電源監視手段は、電源基板および電気部品制御基板のいずれかに設置されたが、どこに設置されていてもよく、遊技機の構造上の都合に応じて任意位置に設置することができる。
【０３５１】
そして、上記の各実施の形態では、記憶手段としてＲＡＭを用いた場合を示したが、記憶手段として、電気的に書換が可能な記憶手段であればＲＡＭ以外のものを用いてもよい。
【０３５２】
また、上述した各実施の形態では、遊技制御手段以外の他の電気部品制御手段として払出制御手段を示したが、表示制御手段、音声制御手段およびランプ制御手段についても、上述した制御を行なうように構成してもよい。
【０３５３】
また、上述実施の形態では、電源監視回路は、電源基板９１０に設けられたが、電源監視回路は、主基板３１や払出基板３７の電気部品制御基板に設けられていてもよい。なお、電源回路が搭載された電気部品制御基板が構成される場合には、電源基板には、電源監視回路が搭載されない。
【０３５４】
上記の各実施の形態のパチンコ遊技機１は、始動入賞に基づいて可変表示部９に可変表示される特別図柄の停止図柄が所定の図柄に組合せとなると所定の遊技価値が遊技者に付与可能になる第１種パチンコ遊技機であったが、始動入賞に基づいて開放する電動役物の所定領域への入賞があると所定遊技価値が遊技者に付与可能になる第２種パチンコ遊技機や、始動入賞に基づいて可変表示される図柄の停止図柄が所定の図柄の組合せになると開放する所定電動役物への入賞があると所定の権利が発生または継続する第３種パチンコ遊技機であっても、本発明を適用できる。
【０３５５】
さらに、パチンコ遊技機にとらわれず、スロット遊技機等においても、電源投入による電源断時に電源断直前のデータをバックアップＲＡＭ等に保存し、電源復旧時に保存データに基づく制御再開処理を行なうように構成されている場合などには本発明を適用することができる。たとえば、スロット遊技機に適用した場合には、内部フラグ（ビッグ、レギュラー、小役などのフラグ）やビッグ中などの状態を復旧させることができる。
【０３５６】
上記電力監視手段は、電圧の所定の値以下になったときに信号を送り出すようにしたが、電圧が所定の値以上になったときに信号を出力するようにしてもよい。それにより、ＩＣ等の電気回路の損傷を防止できるとともに、消費電力の無駄を防止するようなことも可能となる。
【０３５７】
【課題を解決するための手段の具体例】
（１）  図４に示す主基板３１のＣＰＵ５６により、遊技機に設けられた電気部品を制御するための電気部品制御手段が構成されている。図４に示すＲＡＭ５５により、前記電気部品制御手段の制御に応じて変化する制御データを記憶するための記憶手段が構成されている。図４０のコンデンサ９１６等により、前記遊技機に供給される電力が断たれた場合において、前記記憶手段に記憶された前記制御データを保持するために前記遊技機内に設けられた停電時用電源が構成されている。図３８のコンデンサ３１ｅにより、前記停電時用電源から供給される電力の電圧を安定化する電圧安定化手段が構成されている。図３８のコイル３１ｄにより、前記停電時用電源から供給される電力のノイズを除去するためのノイズ除去手段が構成されている。
【０３５８】
（２）  コネクタまたは図４０のスイッチ９１８により、前記停電時用電源から前記記憶手段へ供給される電力を人為的に遮断可能な電力遮断手段が構成されている。
【０３５９】
（３）  前記停電時用電源は電源基板９１０に設けられている。
（４）  前記電圧安定化手段はコンデンサ３１ｅを含んでいる。
【０３６０】
（５）  前記コンデンサ３１ｅの静電容量は、前記停電時用電源からの電力の供給が断たれた瞬間において放電が完了する静電容量（０．０１μＦ）である。
【０３６１】
（６）  前記コンデンサ３１ｅの静電容量（０．０１μＦ）は、前記電気部品制御手段を駆動させるための電力を安定化させるめのに設けられたコンデンサ（図３８のＣ１，Ｃ２，Ｃ３、図４０のＣ１９，Ｃ２０および図５４のＣ２１，Ｃ２２）の静電容量（２２０μＦ）よりも静電容量が小さい。
【０３６２】
（７）  前記ノイズ除去手段はコイル３１ｄを含んでいる。
（８）  前記制御データは、未だ付与されていない遊技価値の数量に関わる情報（未払出球数情報）を含んでいる。
【０３６３】
（９）  電源監視用ＩＣ９０２により、所定の電位電源を監視して、所定条件が成立した場合に、所定の信号を出力することが可能な電源監視手段が構成されている。前記電気部品制御手段が、前記電源監視手段からの前記所定信号（電源断信号または停電発生時ＮＭＩ信号）に応じて電源断時処理（停電発生時ＮＭＩ処理）を実行する。
【０３６４】
（１０）  前記所定条件は、前記所定の電位電源から供給される電源の電位（ＶSL）が、前記電気部品制御手段の駆動電源の電位（＋５Ｖ）よりも高い所定の監視電位（＋２２Ｖ）よりも低くなった場合に成立する。
【０３６５】
（１１）  システムリセット回路６５により、前記電源監視手段が前記所定信号を出力してから所定時間経過後に、前記電気部品制御手段の駆動を停止するための信号を出力するシステムリセット手段が構成されている。
【０３６６】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０３６７】
【課題を解決するための手段の具体例の効果】
請求項１に関しては、停電時用電源から供給される電力のノイズから除去するためのノイズ除去手段を備えるため、停電時において、バックアップ用電源の電力が供給される配線にノイズが発生した場合にも、記憶手段の制御データを保持することができる。さらに、遊技球検出手段に供給される電圧よりも高い電圧が監視されて当該電圧の低下にもとづいて電源断時処理が実行されるため、電源断時の遊技球検出手段の誤検出を防止できる。
【０３６８】
請求項２に関しては、請求項１に関する効果に加えて、停電時用電源から記憶手段へ供給される電力を人為的に遮断可能な電力遮断手段を備えるため、記憶手段に記憶されている制御データの人為的消去が可能となる。
【０３６９】
請求項３に関しては、請求項１または請求項２に関する効果に加えて、停電時用電源は電源基板に設けられているため、他の基板に停電時用電源を設ける必要がなくなることにより、他の基板の低コスト化を図ることができる。
【０３７０】
請求項４に関しては、請求項１〜請求項３のいずれかに関する効果に加えて、電圧安定化手段としてコンデンサを用いるため、電圧安定化手段の構成が簡単となる。
【０３７１】
請求項５に関しては、請求項４に関する効果に加えて、コンデンサの静電容量が停電時用電源からの電力の供給が断たれた瞬間におて放電が完了する静電容量であるため、バックアップされた制御データを容易に消去することができる。
【０３７２】
請求項６に関しては、請求項４または請求項５に関する効果に加えて、コンデンサは電気部品制御手段を駆動させるための電力を安定化させるために設けられたコンデンサよりも静電容量が小さいため、制御データが不必要な場合においてまで保持されることを防止することができる。
【０３７３】
請求項７に関しては、請求項１〜請求項６のいずれかに関する効果に加えて、ノイズ除去手段としてコイルを用いるため、ノイズ除去手段の構成が簡単となる。
【０３７４】
請求項８に関しては、請求項１〜請求項７のいずれかに関する効果に加えて、制御データは未だ付与されていない遊技価値の数量に関わる情報を含むため、制御データが消去されることにより遊技者に未付与の遊技価値が付与されないままとなる不利益から遊技者を保護することができる。
【図面の簡単な説明】
【図１】  パチンコ遊技機の正面図である。
【図２】  パチンコ遊技機の背面図である。
【図３】  機構盤周辺の構成を示す遊技機の背面図である。
【図４】  遊技制御基板の回路構成を示すブロック図である。
【図５】  表示制御基板を回路構成を示すブロック図である。
【図６】  音声制御基板の回路構成を示すブロック図である。
【図７】  ランプ制御基板の回路構成を示すブロック図である。
【図８】  賞球制御基板に関連する構成要素を示すブロック図である。
【図９】  電源基板の周辺を示す図である。
【図１０】  音声制御系統の基板を示す図である。
【図１１】  音声制御基板の内部の電源引込口近傍の電気回路を示す図である。
【図１２】  音声制御基板の内部のバッファ回路周辺の電気回路を示す図である。
【図１３】  音声制御基板の内部の音声制御用ＣＰＵ周辺の電気回路を示す図である。
【図１４】  音声制御基板の内部の音声合成ＩＣおよび音声データＲＯＭの周辺の電気回路を示す図である。
【図１５】  音声制御基板の内部の音声切換回路および音声増幅回路の周辺の電気回路を示す図である。
【図１６】  表示制御系統の基板を示す図である。
【図１７】  表示制御基板の内部の電源引込口近傍の電気回路を示す図である。
【図１８】  表示制御基板の内部のバッファ回路周辺の電気回路を示す図である。
【図１９】  表示制御基板の内部の表示制御用ＣＰＵ周辺の電気回路を示す図である。
【図２０】  表示制御基板の内部の表示制御データＲＯＭ周辺の電気回路を示す図である。
【図２１】  表示制御基板の内部の水晶発振器周辺の電気回路を示す図である。
【図２２】  表示制御基板の内部の水晶発振器周辺の電気回路を示す図である。
【図２３】  表示制御基板の内部のリセット回路周辺の電気回路を示す図である。
【図２４】  表示制御基板の内部のＶＤＰ周辺の電気回路を示す図である。
【図２５】  表示制御基板の内部のＶＲＡＭおよびキャラクタＲＯＭの周辺の電気回路を示す図である。
【図２６】  表示制御基板の内部のトランジスタからＣＲＴまでの電気回路を示す図である。
【図２７】  ランプ制御基板を示す図である。
【図２８】  ランプ中継基板およびランプ中継Ａ基板に接続される基板を示す図である。
【図２９】  枠用ランプ中継Ａ基板および枠用ランプ中継Ａ基板に接続される基板を示す図である。
【図３０】  ランプ制御基板の内部の電源引込口近傍の電気回路を示す図である。
【図３１】  ランプ制御基板内部のバッファ回路周辺の電気回路構造を示す図である。
【図３２】  ランプ制御基板内部のＣＰＵ周辺の電気回路構造を示す図である。
【図３３】  ランプ制御基板からランプ中継基板へ信号を出力する配線の一部を示す図である。
【図３４】  ランプ制御基板から枠用ランプ中継Ａ基板へ信号を出力する配線の一部を示す図である。
【図３５】  ランプ制御基板からランプ中継基板へ信号を出力する配線の一部を示す図である。
【図３６】  ランプ制御基板からランプ中継基板へ信号を出力する配線の一部を示す図である。
【図３７】  表示制御基板の他の例を示すブロック図である。
【図３８】  主基板の電源入力回路周辺を示す図である。
【図３９】  電源監視および電源バックアップのためのＣＰＵ周りの一構成例を示すブロック図である。
【図４０】  電源基板の一構成例を示すブロック図である。
【図４１】  主基板におけるＣＰＵが実行するメイン処理の例を示すフローチャートである。
【図４２】  遊技状態復旧処理を実行するか否かの決定方法の例を示す説明図である。
【図４３】  初期化処理の例を示すフローチャートである。
【図４４】  ２ｍｓタイマ割込処理の例を示すフローチャートである。
【図４５】  初期設定処理の例を示すフローチャートである。
【図４６】  遊技制御処理の例を示すフローチャートである。
【図４７】  停電発生ＮＭＩ処理の例を示すフローチャートである。
【図４８】  バックアップパリティデータ作成方法の例を説明するための説明図である。
【図４９】  遊技状態復旧処理の例を示すフローチャートである。
【図５０】  払出制御コマンドのコマンド形態の一例を示す説明図である。
【図５１】  払出コマンドの内容の一例を示す説明図である。
【図５２】  払出制御コマンドの送出形態の他の例を示すタイミング図である。
【図５３】  払出制御コマンドの送出形態の一例を示すタイミング図である。
【図５４】  電源監視および電源バックアップのための払出制御用ＣＰＵ周りの一構成例を示すブロック図である。
【図５５】  払出制御用ＣＰＵが実行するメイン処理の例を示すフローチャートである。
【図５６】  払出制御用ＣＰＵの初期設定処理の一例を示すフローチャートである。
【図５７】  払出制御用ＣＰＵの初期化処理の一例を示すフローチャートである。
【図５８】  払出制御用ＣＰＵの２ｍｓタイマ割込み処理の一例を示すフローチャートである。
【図５９】  払出制御手段におけるＲＡＭの一構成例を示す説明図である。
【図６０】  払出制御用ＣＰＵのコマンド受信処理の例を示すフローチャートである。
【図６１】  払出制御用ＣＰＵが実行する払出制御処理の例を示すフローチャートである。
【図６２】  スイッチ処理の例を示すフローチャートである。
【図６３】  コマンド解析実行処理の例を示すフローチャートである。
【図６４】  払出停止状態設定処理の例を示すフローチャートである。
【図６５】  プリペードカードユニット制御処理の例を示すフローチャートである。
【図６６】  球貸し制御処理の例を示すフローチャートである。
【図６７】  球貸し制御処理の例を示すフローチャートである。
【図６８】  賞球制御処理の例を示すフローチャートである。
【図６９】  賞球制御処理の例を示すフローチャートである。
【図７０】  払出制御用ＣＰＵが実行する停電発生ＮＭＩ処理の例を示すフローチャートである。
【図７１】  バックアップパリティデータ作成方法の例を説明するための説明図である
【図７２】  払出制御用ＣＰＵが実行する払出復旧処理の例を示すフローチャートである。
【図７３】  遊技機の電源断時の電源低下やＮＭＩ信号の様子の例を示すタイミング図である。
【符号の説明】
３１  主基板、３１ｄ  コイル、３１ｅ  コンデンサ、５５  ＲＡＭ、５６  ＣＰＵ、６５  システムリセット回路、９１６  コンデンサ、９０２  電源監視用ＩＣ、９１０  電源基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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