(57)【特許請求の範囲】
【請求項１】
第１の半導体基板の第１の主表面に形成されるロジック回路チップを備え、
前記ロジック回路チップは、外部との電気的インターフェースを取るための複数の第１の入出力パッドを含み、
第２の半導体基板の第２の主表面上に分離可能な間隔を有するように形成される複数のメモリ回路のうちから一体として分離され、少なくとも２つの前記メモリ回路を含むメモリチップをさらに備え、
前記メモリチップは、
最表面に設けられる絶縁層と、
前記絶縁層の直下に、前記メモリ回路に共通に設けられるインターフェース配線層を含み、
前記インターフェース配線層は、
前記メモリ回路のそれぞれの入出力ノードを接続する配線部と、
外部との電気的インターフェースを取るために、前記絶縁層の開口部に対応する位置に設けられる複数の第２の入出力パッド部とを有し、
前記ロジック回路チップの第１の主表面と前記メモリチップの第２の主表面とを対向させた状態で、前記複数の第１の入出力パッドと対応する前記第２の入出力パッド部とをそれぞれ接続する複数の接続部材とを備える、メモリ回路／ロジック回路集積システム。
【請求項２】
前記複数のメモリ回路の各々は、互いに同一の回路構成を有する、請求項１記載のメモリ回路／ロジック回路集積システム。
【請求項３】
前記複数の第２の入出力パッド部は、それぞれ対応する前記第１の入出力パッドと、前記第１の主表面と前記第２の主表面とを対向させた状態で、整合する位置に配置される、請求項１記載のメモリ回路／ロジック回路集積システム。
【請求項４】
前記メモリ回路の各々は、
複数のメモリセルが行列状に配列されたメモリセルアレイを備え、
前記メモリセルアレイの行方向に沿って配置される複数のワード線と、
前記メモリセルアレイに対応して設けられ、アドレス信号に応じて前記ワード線を選択的に活性化する行選択回路と、
前記メモリセルアレイのメモリセル列に対応して設けられる複数のビット線対と、
第１複数個の前記ビット線対ごとに設けられ、選択されたメモリセルとデータの授受を行うための複数のデータ線対と、
前記データ線対と対応する前記第１複数個のビット線対との間で、選択的にデータ伝達を可能とする複数の選択回路をさらに備える、請求項１記載のメモリ回路／ロジック回路集積システム。
【請求項５】
第２複数個の前記データ線対からなるデータ線グループごとに設けられる複数の選択ゲート回路と、
前記複数の選択ゲート回路に共通に設けられるデータバスと、
前記選択ゲート回路ごとに設けられ、前記選択ゲート回路を選択的に活性化し、対応する前記データ線グループからのデータを前記データバスに伝達させる複数のデコード回路とをさらに備える、請求項４記載のメモリ回路／ロジック回路集積システム。
【請求項６】
前記デコード回路を制御するプリデコード回路をさらに備え、
前記プリデコード回路は、前記複数のデコード回路のうち、少なくとも２つを同時に活性化する、請求項５記載のメモリ回路／ロジック回路集積システム。
【請求項７】
前記選択回路は、
前記第１複数個のビット線対にそれぞれ対応して設けられ、選択的に導通状態とされる第１複数個の第１のスイッチ回路と、
前記第１複数個の第１のスイッチ回路からの出力を受けて、選択されたビット線対の電位レベルに応じて、対応する前記データ線対の電位を駆動するデータ伝達ゲートとを含み、
前記データ伝達ゲートは、
前記データ線対のうちの一方と所定の電源電位との間に結合され、ゲート電位が前記選択されたビット線対のうちの一方により駆動される第１のＭＯＳトランジスタと、
前記データ線対のうちの他方と前記所定の電源電位との間に結合され、ゲート電位が前記選択されたビット線対のうちの他方により駆動される第２のＭＯＳトランジスタとを有する、請求項４記載のメモリ回路／ロジック回路集積システム。
【請求項８】
前記選択回路と前記データ伝達ゲートとを結合する複数のセグメントデータ線対と、
待機状態において、前記セグメントデータ線対を第１のプリチャージレベルにプリチャージする第１のプリチャージ回路と、
待機状態において、前記ビット線対を第２のプリチャージレベルにプリチャージする第２のプリチャージ回路とをさらに備える、請求項７記載のメモリ回路／ロジック回路集積システム。
【請求項９】
前記メモリセルアレイ端部に設けられる冗長メモリセル行をさらに備え、
前記冗長メモリセル行は、前記メモリセル列に対応する個数であって、記憶データを保持するためのラッチ回路を有する、請求項４記載のメモリ回路／ロジック回路集積システム。
【請求項１０】
前記メモリセルアレイに対応して、前記第１複数個を単位として設けられる、複数の冗長メモリセル列と、
前記第１複数個の冗長メモリセル列ごとに設けられ、選択された冗長メモリセルとデータの授受を行うための複数の冗長データ線対と、
前記メモリセルアレイとの間でデータの授受を行うためのデータバスと、
前記冗長メモリセル列への置換が行なわれているかに応じて、前記データ線対および前記冗長データ線対と前記データバスとの接続を切換える、データ伝達切換回路とをさらに備える、請求項９記載のメモリ回路／ロジック回路集積システム。
【請求項１１】
前記メモリセルアレイに対応して、前記第１複数個を単位として設けられる、複数の冗長メモリセル列と、
前記第１複数個の冗長メモリセル列ごとに設けられ、選択された冗長メモリセルとデータの授受を行うための複数の冗長データ線対と、
前記データ線対ごとに設けられ、前記冗長メモリセル行からの読出データと前記データ線対を介して伝達された読出データとを受けて、前記冗長メモリセル行への置換が行なわれているかに応じて、いずれかを出力する複数のマルチプレクサと、
前記冗長メモリセル列への置換が行なわれているかに応じて、前記データ線対と前記マルチプレクサとの接続を切換えるデータ伝達切換回路と、
前記マルチプレクサとの間でデータの授受を行うためのデータバスとをさらに備える、請求項９記載のメモリ回路／ロジック回路集積システム。
【請求項１２】
前記データ伝達切換回路の動作を制御するための冗長列置換制御回路をさらに備え、
前記冗長列置換制御回路は、
予め記憶された冗長置換が行なわれるべき行アドレスと行アドレス信号とが一致する場合、第１のヒット信号を活性化し保持する行アドレス比較回路と、
予め記憶された冗長置換が行なわれるべき列アドレスと列アドレス信号とが一致する場合、第２のヒット信号を活性化する列アドレス比較回路と、
前記第１および第２のヒット信号の活性化に応じて、前記データ伝達切換回路の動作を制御するための切換制御信号を生成する、列置換信号生成回路とを含む、請求項１１記載のメモリ回路／ロジック回路集積システム。
【請求項１３】
列置換信号生成回路は、読出動作モードおよび書込動作モードに応じて、アドレス信号が与えられてから、前記切換制御信号を前記データ伝達切換回路に与えるまでのタイミングを調整するためのシフト回路をさらに含む、請求項１２記載のメモリ回路／ロジック回路集積システム。
【請求項１４】
前記データ伝達切換回路は、
前記冗長メモリセル置換が行なわれない場合における対応するデータ線対の各データ伝達経路上に直列に配置される第１および第２のシフト回路を含み、
前記第１のシフト回路は、前記対応する前記データ線対からのデータを受けて、前記切換制御信号に制御されて、前記対応するデータ線対に隣接する左右いずれかの前記データ線対の前記冗長メモリセル置換が行なわれない場合におけるデータ伝達経路に与え、
前記第２のシフト回路は、前記第１シフト回路からのデータを受けて、前記切換制御信号に制御されて、前記対応するデータ線対に隣接する左右いずれかの前記データ線対の前記冗長メモリセル置換が行なわれない場合におけるデータ伝達経路に与える、請求項１１記載のメモリ回路／ロジック回路集積システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリ回路／ロジック回路集積システムに関し、より特定的には、メモリ回路とロジック回路とを組合せたシステムデバイスの製造に適したメモリ回路／ロジック回路集積システムの構成に関する。
【０００２】
【従来の技術】
近年、画像データ処理等大量データの並列処理を必要とされるシステムが増加している。
【０００３】
このようなシステムにおいては、マイクロプロセッサ（以下、ＭＰＵと称す）の動作速度の向上に伴い、主記憶装置として用いられるダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）等の高速アクセスを実現するために、クロック信号に同期して動作する同期型ＤＲＡＭ（シンクロナスＤＲＡＭ：以下、ＳＤＲＡＭと称す）等が用いられている。
【０００４】
このようなＳＤＲＡＭ等においては、一層の高速動作を可能とするために、メモリセルアレイを互いに独立動作が可能なバンクに分割したバンク構成が用いられている。すなわち、各バンクごとに、その動作は、ロウ系動作およびコラム系動作について独立に制御されている。このようなバンクをインターリーブ動作させ、プリチャージ時間等を低減させることで、より高速なアクセスが実現される。
【０００５】
【発明が解決しようとする課題】
しかしながら、近年、より一層の多機能化やデータ処理速度の向上等の目的のために、ワンチップ上に記録回路とロジック回路とを集積化させた、たとえばＤＲＡＭ／ロジック回路混載チップが開発されている。この場合、ワンチップ上に集積化されているＤＲＡＭ等の記憶回路とロジック回路との間でデータの授受を行なうデータバスの幅（一度にやり取りされるデータのビット数）は、高速処理を行なうために増加される傾向にある。
【０００６】
このように、チップ上での内部データバスの幅を大きくすることで、高速処理を実現することが可能となるものの、システムによっては、少量多品種生産を行なうことが必要となる場合があり、このようなシステムでは、上述したようなＤＲＡＭ／ロジック回路混載チップの構成では、以下のような問題点がある。
【０００７】
すなわち、システムの要求性能等に応じて、記憶回路に要求される記憶容量や、ロジック回路との間でデータのやり取りを行なう際の語構成（１ワードのビット数等）はさまざまなに変化する。したがって、このような半導体デバイスを製造する際に、各々のシステムに応じて、これらの仕様に適合するようにその都度ワンチップ上の回路設計を行なっていたのでは、製品開発に要する期間が長くなってしまうという問題がある。
【０００８】
このような問題点を解決するために、たとえば、特開平１０−１１１８６４号公報には、半導体集積回路装置の開発期間を短縮するとともに、回路の高性能化かつ低コスト化を図るために、ＬＳＩコアとしてのＲＡＭ基板とＭＰＵ基板とを半導体チップの貼合わせ技術を用いて、互いに対向して接続することにより、ロジック回路および記憶回路からなるシステムを一体のデバイスとして製造する技術が開示されている。
【０００９】
しかしながら、このような技術では、対向して貼合わせる各基板において、それぞれ相互に電気的な接続を得るためのパッドを正確な位置決めをもって形成しておくことが必要であり、このことは、ＲＡＭ基板側の回路設計においても、またＭＰＵ基板の回路設計においても、その自由度が制限されてしまうという問題点がある。
【００１０】
一方、メモリセルからデータを読出し、インターフェイス回路まで読出データを伝達する入出力線（Ｉ／Ｏ線ペア）は、動作速度の向上等の観点から階層化される構成となっていることが多い。この場合、階層化しているＩ／Ｏ線ペアを経由して、メモリセルからの読出データを伝達するためには、途中に、読出時に選択されたメモリセルが接続するビット線対とデータ伝達を行なうＩ／Ｏ線ペアとを選択的に接続するためのゲート回路が設けられる。このようなゲート回路も、多バンク型のメモリセルアレイにおいては、その素子数が増大する傾向にある。
【００１１】
特に、上述したような大きなデータバス幅でデータを入出力するためには、独立に動作可能なＩ／Ｏ線ペアの本数を多くすることが必要となり、そのことは、また上述したゲート回路の個数およびそれを構成する素子数の増加を招く原因となる。
【００１２】
本発明は、上記のような問題点を解決するためになされたものであって、メモリ回路とロジック回路とを含むシステムを、半導体基板上に形成された集積回路を用いて構成するシステムにおいて、その開発期間を短縮することが可能なメモリ回路／ロジック回路集積システムを提供することである。
【００１３】
この発明の他の目的は、メモリ回路とロジック回路との間で大きなデータバス幅でデータを授受することが、効率的に行なうことが可能なメモリ回路／ロジック回路集積システムを提供することである。
【００１４】
この発明のさらに他の目的は、メモリ回路とロジック回路との間での大きなデータバス幅でのデータ授受を可能とするとともに、冗長救済の効率を高めることが可能なメモリ回路／ロジック回路集積システムを提供することである。
【００１５】
【課題を解決するための手段】
請求項１記載のメモリ回路／ロジック回路集積システムは、第１の半導体基板の第１の主表面に形成されるロジック回路チップを備え、ロジック回路チップは、外部との電気的インターフェースを取るための複数の第１の入出力パッドを含み、第２の半導体基板の第２の主表面上に分離可能な間隔を有するように形成される複数のメモリ回路のうちから一体として分離され、少なくとも２つのメモリ回路を含むメモリチップをさらに備え、メモリチップは、最表面に設けられる絶縁層と、絶縁層の直下に、メモリ回路に共通に設けられるインターフェース配線層を含み、インターフェース配線層は、メモリ回路のそれぞれの入出力ノードを接続する配線部と、外部との電気的インターフェースを取るために、絶縁層の開口部に対応する位置に設けられる複数の第２の入出力パッド部とを有し、ロジック回路チップの第１の主表面とメモリチップの第２の主表面とを対向させた状態で、複数の第１の入出力パッドと対応する第２の入出力パッド部とをそれぞれ接続する複数の接続部材とを備える。
【００１６】
請求項２記載のメモリ回路／ロジック回路集積システムは、請求項１記載のメモリ回路／ロジック回路集積システムの構成に加えて、複数のメモリ回路の各々は、互いに同一の回路構成を有する。
【００１７】
請求項３記載のメモリ回路／ロジック回路集積システムは、請求項１記載のメモリ回路／ロジック回路集積システムの構成に加えて、複数の第２の入出力パッド部は、それぞれ対応する第１の入出力パッドと、第１の主表面と第２の主表面とを対向させた状態で、整合する位置に配置される。
【００１８】
請求項４記載のメモリ回路／ロジック回路集積システムは、請求項１記載のメモリ回路／ロジック回路集積システムの構成に加えて、メモリ回路の各々は、複数のメモリセルが行列状に配列されたメモリセルアレイを備え、メモリセルアレイの行方向に沿って配置される複数のワード線と、メモリセルアレイに対応して設けられ、アドレス信号に応じてワード線を選択的に活性化する行選択回路と、メモリセルアレイのメモリセル列に対応して設けられる複数のビット線対と、第１複数個のビット線対ごとに設けられ、選択されたメモリセルとデータの授受を行うための複数のデータ線対と、データ線対と対応する第１複数個のビット線対との間で、選択的にデータ伝達を可能とする複数の選択回路をさらに備える。
【００１９】
請求項５記載のメモリ回路／ロジック回路集積システムは、請求項４記載のメモリ回路／ロジック回路集積システムの構成に加えて、第２複数個のデータ線対からなるデータ線グループごとに設けられる複数の選択ゲート回路と、複数の選択ゲート回路に共通に設けられるデータバスと、選択ゲート回路ごとに設けられ、選択ゲート回路を選択的に活性化し、対応するデータ線グループからのデータをデータバスに伝達させる複数のデコード回路とをさらに備える。
【００２０】
請求項６記載のメモリ回路／ロジック回路集積システムは、請求項５記載のメモリ回路／ロジック回路集積システムの構成に加えて、デコード回路を制御するプリデコード回路をさらに備え、プリデコード回路は、複数のデコード回路のうち、少なくとも２つを同時に活性化する。
【００２１】
請求項７記載のメモリ回路／ロジック回路集積システムは、請求項４記載のメモリ回路／ロジック回路集積システムの構成に加えて、選択回路は、第１複数個のビット線対にそれぞれ対応して設けられ、選択的に導通状態とされる第１複数個の第１のスイッチ回路と、第１複数個の第１のスイッチ回路からの出力を受けて、選択されたビット線対の電位レベルに応じて、対応するデータ線対の電位を駆動するデータ伝達ゲートとを含み、データ伝達ゲートは、データ線対のうちの一方と所定の電源電位との間に結合され、ゲート電位が選択されたビット線対のうちの一方により駆動される第１のＭＯＳトランジスタと、データ線対のうちの他方と所定の電源電位との間に結合され、ゲート電位が選択されたビット線対のうちの他方により駆動される第２のＭＯＳトランジスタとを有する。
【００２２】
請求項８記載のメモリ回路／ロジック回路集積システムは、請求項７記載のメモリ回路／ロジック回路集積システムの構成に加えて、選択回路とデータ伝達ゲートとを結合する複数のセグメントデータ線対と、待機状態において、セグメントデータ線対を第１のプリチャージレベルにプリチャージする第１のプリチャージ回路と、待機状態において、ビット線対を第２のプリチャージレベルにプリチャージする第２のプリチャージ回路とをさらに備える。
【００２３】
請求項９記載のメモリ回路／ロジック回路集積システムは、請求項４記載のメモリ回路／ロジック回路集積システムの構成に加えて、メモリセルアレイ端部に設けられる冗長メモリセル行をさらに備え、冗長メモリセル行は、メモリセル列に対応する個数であって、記憶データを保持するためのラッチ回路を有する。
【００２４】
請求項１０記載のメモリ回路／ロジック回路集積システムは、請求項９記載のメモリ回路／ロジック回路集積システムの構成に加えて、メモリセルアレイに対応して、第１複数個を単位として設けられる、複数の冗長メモリセル列と、第１複数個の冗長メモリセル列ごとに設けられ、選択された冗長メモリセルとデータの授受を行うための複数の冗長データ線対と、メモリセルアレイとの間でデータの授受を行うためのデータバスと、冗長メモリセル列への置換が行なわれているかに応じて、データ線対および冗長データ線対とデータバスとの接続を切換えるデータ伝達切換回路とをさらに備える。
【００２５】
請求項１１記載のメモリ回路／ロジック回路集積システムは、請求項９記載のメモリ回路／ロジック回路集積システムの構成に加えて、メモリセルアレイに対応して、第１複数個を単位として設けられる、複数の冗長メモリセル列と、第１複数個の冗長メモリセル列ごとに設けられ、選択された冗長メモリセルとデータの授受を行うための複数の冗長データ線対と、データ線対ごとに設けられ、冗長メモリセル行からの読出データとデータ線対を介して伝達された読出データとを受けて、冗長メモリセル行への置換が行なわれているかに応じて、いずれかを出力する複数のマルチプレクサと、冗長メモリセル列への置換が行なわれているかに応じて、データ線対とマルチプレクサとの接続を切換えるデータ伝達切換回路と、マルチプレクサとの間でデータの授受を行うためのデータバスとをさらに備える。
【００２６】
請求項１２記載のメモリ回路／ロジック回路集積システムは、請求項１１記載のメモリ回路／ロジック回路集積システムの構成に加えて、データ伝達切換回路の動作を制御するための冗長列置換制御回路をさらに備え、冗長列置換制御回路は、予め記憶された冗長置換が行なわれるべき行アドレスと行アドレス信号とが一致する場合、第１のヒット信号を活性化し保持する行アドレス比較回路と、予め記憶された冗長置換が行なわれるべき列アドレスと列アドレス信号とが一致する場合、第２のヒット信号を活性化する列アドレス比較回路と、第１および第２のヒット信号の活性化に応じて、データ伝達切換回路の動作を制御するための切換制御信号を生成する、列置換信号生成回路とを含む。
【００２７】
請求項１３記載のメモリ回路／ロジック回路集積システムは、請求項１２記載のメモリ回路／ロジック回路集積システムの構成に加えて、列置換信号生成回路は、読出動作モードおよび書込動作モードに応じて、アドレス信号が与えられてから、切換制御信号をデータ伝達切換回路に与えるまでのタイミングを調整するためのシフト回路をさらに含む。
【００２８】
請求項１４記載のメモリ回路／ロジック回路集積システムは、請求項１１記載のメモリ回路／ロジック回路集積システムの構成に加えて、データ伝達切換回路は、冗長メモリセル置換が行なわれない場合における対応するデータ線対の各データ伝達経路上に直列に配置される第１および第２のシフト回路を含み、第１のシフト回路は、対応するデータ線対からのデータを受けて、切換制御信号に制御されて、対応するデータ線対に隣接する左右いずれかのデータ線対の冗長メモリセル置換が行なわれない場合におけるデータ伝達経路に与え、第２のシフト回路は、第１シフト回路からのデータを受けて、切換制御信号に制御されて、対応するデータ線対に隣接する左右いずれかのデータ線対の冗長メモリセル置換が行なわれない場合におけるデータ伝達経路に与える。
【００２９】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１の同期型半導体記憶装置１０００の回路構成を説明するための概略ブロック図である。なお、以下に説明するように、本発明は必ずしもこのような同期型半導体記憶装置に限定されることなく、より一般的な半導体記憶装置のメモリセルアレイの構成に適用することが可能である。
【００３０】
図１を参照して、ＳＤＲＡＭ１０００は、外部から与えられる相補なクロック信号ｅｘｔ．ＣＬＫおよびｅｘｔ．／ＣＬＫを受ける外部クロック信号入力端子１００２と、外部クロック端子１００２に与えられたクロック信号をバッファ処理するクロック入力バッファ１５０および１５２と、クロックバッファ１５０および１５２の出力を受けて、内部クロック信号ｉｎｔ．ＣＬＫを生成する内部制御クロック信号生成回路１００８と、外部制御信号入力端子１０１０を介して与えられる外部制御信号を、内部クロック信号ｉｎｔ．ＣＬＫに応じて動作する入力バッファ１０１２〜１０２０を介して受けるモードデコーダ１０２２とを備える。
【００３１】
内部制御信号入力端子１０１０には、信号ＣＫＥと、チップセレクト信号／ＣＳと、行アドレスストローブ信号／ＲＡＳと、列アドレスストローブ信号／ＣＡＳと書込制御信号／ＷＥと、データマスク信号ＤＭ０〜ＤＭ３が与えられる。
【００３２】
信号ＣＫＥは、チップへの制御信号の入力を可能とすることを指示するための信号であり、この信号が活性化されないと、制御信号の入力が許可されずチップとして動作しない。
【００３３】
信号／ＣＳは、コマンド信号が入力されているか否かを識別するための信号であり、この信号が活性化している状態（“Ｌ”レベル）において、クロック信号の立上がりのエッジにおいて、他の制御信号のレベルの組合せに応じてコマンドの識別が行なわれる。
【００３４】
信号／ＲＡＳは、行系回路の動作を指示するための信号であり、信号／ＣＡＳは列系回路の動作の活性化を指示するための信号である。信号／ＷＥは、書込動作あるいは読出動作の識別をするための信号である。
【００３５】
信号ＤＭ０〜ＤＭ３は、それぞれ対応するデータ入出力端子ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５、ＤＱ１６〜ＤＱ２３、ＤＱ２４からＤＱ３１に対するデータ授受のマスク動作を指示する信号である。
【００３６】
モードデコーダ１０２２は、これら外部制御信号に応じて、ＳＤＲＡＭ１０００の内部回路の動作を制御するための内部制御信号を出力する。モードデコーダ１０２２は、たとえば内部制御信号として、信号ＲＯＷＡ、信号ＣＯＬＡ、信号ＡＣＤ、信号ＰＣ、信号ＲＥＡＤ、信号ＷＲＩＤＥ、信号ＡＰＣおよび信号ＳＲを出力する。信号ＲＯＷＡは、ロウ系のアクセスが行なわれることを示す信号であり、信号ＣＯＬＡはコラム系アクセスが行なわれることを示す信号であり、信号ＡＣＴはワード線の活性化を指示する信号である。
【００３７】
信号ＰＣはプリチャージ動作を指示して、行系の回路動作の終了を指示する信号である。信号ＲＥＡＤは列系の回路に対して読出動作を指示するための信号であり、信号ＷＲＩＴＥは列系の回路に対して書込動作を指示するための信号である。
【００３８】
信号ＡＰＣはオートプリチャージ動作を指示する信号であり、オートプリチャージ動作が指定されると、バーストサイクルの終了とともに、プリチャージ動作が自動的に開始される。信号ＳＲはセルフリフレッシュ動作を指示するための信号であり、セルフリフレッシュ動作が開始されると、セルフリフレッシュタイマが動作し、一定時間が経過すると、ワード線を活性化させて、リフレッシュ動作を開始する。
【００３９】
ＳＤＲＡＭ１０００は、さらに、セルフリフレッシュモードが信号ＳＲにより指定されると、動作を開始し、一定時間が経過するとワード線の活性化、すなわちリフレッシュ動作の開始を指示するためのセルフリフレッシュタイマ１０５４と、セルフリフレッシュタイマ１０５４からの指示に従って、リフレッシュ動作を行なうアドレスを発生するためのリフレッシュカウンタ１０５６を含む。
【００４０】
ＳＤＲＡＭ１０００は、さらに、入力信号の“Ｈ”レベルまたは“Ｌ”レベルの判定の基準となる信号ＶＲＥＦを受ける参照電位入力端子１０２２と、アドレス信号入力端子１０３０を介して与えられるアドレス信号と、上述した外部制御信号との組合せに応じて、所定の動作モードに対する情報、たとえばバースト長に対するデータや、シングルデータレート動作およびダブルデータレート動作のいずれが指定されているかに関する情報を保持するモードレジスタ１０４６と、内部クロック信号ｉｎｔ．ＣＬＫに応じて動作するアドレス信号入力バッファ１０３２〜１０３８を介してアドレス信号を受けて、行アドレスが入力されるタイミングにおいて、入力された行アドレスを保持するロウアドレスラッチ１０４８と、アドレス信号Ａ０〜Ａ１２を受けて、列アドレスが入力されるタイミングにおいてこの列アドレスを保持するコラムアドレスラッチ１０５０と、リフレッシュアドレスカウンタ１０５６からの出力とロウアドレスラッチ１０４８からの出力とを受けて、通常動作においてはロウアドレスラッチ１０４８からの出力を、セルフリフレッシュ動作中はリフレッシュアドレスカウンタ１０５６からの出力を選択して出力するマルチプレクサ１０５８と、マルチプレクサ１０５８からの出力を受けて行アドレスをプリデコードするためのロウプリデコーダ１０６２と、コラムアドレスラッチ１０５０に保持された列アドレスを基準として、モードレジスタ１０４６からのバースト長のデータに応じて内部列アドレスを生成するバーストアドレスカウンタ１０６０と、バーストアドレスカウンタ１０６０の出力を受けて、対応する列アドレスのプリデコードを行なうコラムプリデコーダ１０６４と、アドレス入力端子に与えられるバンクアドレスＢＡ０〜ＢＡ３を、内部クロック信号ｉｎｔ．ＣＬＫに応じて動作する入力バッファ１０４０〜１０４４を介して受け、指定されたバンクアドレス値を保持するバンクアドレスラッチ１０５２と、バンクアドレスラッチ１０５２の出力を受けて、バンクアドレスをデコードするバンクデコーダ１０６６とを備える。
【００４１】
また、バンクアドレス信号ＢＡ０〜ＢＡ３は、ロウ系のアクセス時、およびコラム系のアクセス時のそれぞれにおいてアクセスバンクを指示する。すなわち、ロウ系のアクセス時、およびコラム系のアクセス時のそれぞれにおいて、アドレス信号入力端子１０３０に与えられたバンクアドレス信号ＢＡ０〜ＢＡ３は、バンクアドレスラッチ１０５２に取込まれた後、バンクデコーダ１０６６によりデコードされた後、各メモリアレイブロック（バンク）に伝達される。
【００４２】
ＳＤＲＡＭ１０００は、さらに、それぞれが読出／書込動作を独立に行なうことが可能な単位であるバンク０〜バンク１５として動作するメモリアレイブロックを含むメモリセルアレイ１１００と、バンクデコーダ１０６６からの出力およびロウプリデコーダ１０６２からの出力に応じて、対応するバンク中の行（ワード線）を選択するためのメインロウデコーダ２１４２と、コラムプリデコーダ１０６４からの出力に応じて対応するバンク中の列（ビット線対）を選択するためのメインコラムデコーダ２１０４と、読出動作においては選択されたバンク中の選択されたメモリセルから読出されたデータをグローバルＩ／ＯバスＧ−Ｉ／Ｏに与え、書込動作においては、バスＧ−Ｉ／Ｏにより伝達された書込データを対応するバンクに与えるＩ／Ｏポート２１５２と、書込動作において、外部から与えられた書込データを保持し、バーストＧ−Ｉ／Ｏに与え、読出動作において、バスＧ−Ｉ／Ｏにより伝達された読出データを保持するデータ入出力回路１０８６と、データ入出力回路１０８６とデータ入出力端子１０７０との間で入出力データＤＱ０〜ＤＱ３１のやり取りを行なうための双方向入出力バッファ１０７２〜１０８２とを含む。
【００４３】
メモリセルアレイ１１００において、バンク０〜１５は、４行４列の行列状に配置されている。なお、バンクの配置はこのような場合に限定されず、たとえば、より個数が多くなっても構わない。より一般的には、バンクは、ｍ×ｎ（ｍ、ｎ：自然数）の行列状に配置されていても構わない。
【００４４】
図２は、図１に示したような半導体記憶装置１０００（以下、メモリコアと呼ぶ）をシリコンウェハ１０上に形成していく場合の配置の例を示す概念図である。
【００４５】
図２を参照して、半導体デバイス製造工程において、メモリコア１０００は、複数のロウ系のメモリコアを同時に写真製版工程においてパターン転写することを繰返すことで、各工程（成膜工程、エッチング工程等）を経て形成される。図２に示した例においては、このように同時にパターン転写されるロウ系のメモリコアは８チップである場合を示しており、たとえば、ステッパ露光においては、図２中の領域１２がワンショット分の露光領域となる。
【００４６】
図３は、図２のようにして形成したメモリコアを用いて、ロジック回路とを組合せたシステムを構成する場合のデバイス形成工程を概念的に示す図である。
【００４７】
すなわち、図２で示したように、ワンショット分の、たとえば、８チップ分のメモリコアに対して、さらに露光工程等を繰返すことで、メモリコアのデバイスの最上層に配線層パターン１４を追加形成する。このようにして形成されたメモリコア１０００には、ロジック回路との電気的な接続を実現するためのインターフェイス層１２００が形成されている。
【００４８】
ロジック回路３０００に対して、後に説明するように、メモリコア１０００は、互いの主表面を対向するように、インターフェイス層１２００を介してはんだバンプ等により接続される。
【００４９】
ここで、ロジック回路（ロジックコア）３０００は、リード３００２を介して、外部との間で信号の授受を行なう。
【００５０】
図４は、図３において、メモリコア１０００と、ロジックコア３０００とを互いに貼合わせた状態におけるＰ−Ｐ′断面を示す断面図である。
【００５１】
メモリコア部１０００は、インターフェイス層１２００およびはんだバンプ１２０２を介してロジックコア３０００と接続している。ロジックコア３０００は、さらに、バンプ３００４およびリード３００２を介して外部との間で信号の授受を行なう。
【００５２】
図５は、図３に示した構成のうち、写真製版工程のワンショットの領域１２で形成されるメモリコア１０００の配置の様子をより詳細に説明するための拡大図である。
【００５３】
図５に示すように、ワンショットの領域１２内には、たとえば８チップ分のメモリコア１０００が配置されており、各メモリコア１０００においては、メモリアレイ１１００と、周辺回路１１０２とが設けられる。
【００５４】
図５に示した例においては、周辺回路１１０２とメモリコア１０００の短辺側の外周との間に、さらに内部信号入力端子１００２、制御信号入力端子１０１０、アドレス信号入力端子１０３０およびデータ入出力端子１０７０に対応する入出力パッド群１１０４が設けられている。
【００５５】
図６は、図３に示した構成のうち、写真製版工程のワンショット分の領域に形成されるインターフェイス層１２００のパターンを説明するための拡大図である。
【００５６】
インターフェイス層１２００は、後に説明するように、はんだバンプ１２０２等でロジックコア３０００との接続を形成するためのパッド部１２０２と、このパッド部１２０２とメモリコアの入出力パッド群１１０４のうちの対応する入出力パッドとの接続を形成するための配線部１２０４とを含む。
【００５７】
さらに、後に説明するように、入出力パッド群１１０４のうち、近接する入出力パッドにそれぞれ対応するパッド部１２０２は、互いに密に配置可能なように、入出力パッド群１１０４からの距離が交互に変化するように配置されている。
【００５８】
図７は、図５で示したように配置されたメモリコアに対して、図６で示したようなインターフェイス層１２００を形成した場合の、ワンショットのメモリコアの構成をより詳細に説明するための拡大図である。
【００５９】
図６でも説明したとおり、入出力パッド群１１０４の各入出力パッドに対応して設けられるインターフェイス層１２００のパッド１２０２は、互いに交互に配置され、入出力パッド群１１０４から比較的遠い位置に配置されるパッド１２０２ａと、比較的近い位置に配置されるパッド１２０２ｂとを含む。
【００６０】
このような配置とすることで、入出力パッド群１１０４の各パッドよりも大きな面積を有するパッド１２０２を密に配置することが可能となる。
【００６１】
したがって、ロジックコア３０００と、はんだバンプ等で電気的接続を取る際の位置合わせの余裕を大きく取ることが可能となる。
【００６２】
図３から図７までの説明においては、メモリコア１０００の１チップを単位として、ロジックコア３０００と接続することで、メモリ／ロジックシステムを構成する場合について説明した。
【００６３】
しかしながら、ロジックコア３０００に対して接続するメモリ容量の単位はより大きなものとすることが必要になる場合も存在する。図８は、このような場合のメモリ／ロジックシステムの構成を行なう場合の、形成プロセスを説明するためのフロー図である。
【００６４】
図８を参照して、メモリコア１０００を２チップ分で単位メモリコアを形成するために、２メモリコア分をインターフェイス層１２００で接続する。
【００６５】
このために、インターフェイス層１２００を形成する際のマスクパターン１４としては、たとえば、横方向に並んだ２つのメモリコア１０００を接続するようなインターフェイス層に対応するパターンとなっている。
【００６６】
このようにして、２チップ単位で接続されたメモリを、この２チップ単位でチップ分にする。このようにして形成された単位メモリコアをロジックコアとパッド位置を合わせながら裏向きで貼合わせる。このような位置合わせは、元々メモリコアの主表面側に存在するマーク位置を、たとえばシリコン基板を透過する光等を用いて認識し、その位置合わせを行なうことで、メモリコアとロジックコアとのパッド位置を把握し、両者のパッド位置合わせを行なうことが可能となる。
【００６７】
図９は、図８に示したインターフェイス層を形成するためのマスクパターン１４を示す拡大図である。
【００６８】
図６において説明したのと同様に、インターフェイス層のパッド部１２０２ａ、１２０２ｂは、ロジックチップのパッド位置と貼り付けの際にその位置が合うように配置されている。メモリコアの入出力パッド群１１０４ａとパッド１２０２ａ、１２０２ｂとは、スルーホール１１０６ａおよび配線１２０４を介して接続されている。さらに、インターフェイス層１２００のパッド１２０２ａ、１２０２ｂは、左側のチップのみならず右側のチップとも、スルーホール１１０６ｂを介して接続している。
【００６９】
このとき、たとえば左側のチップと右側のチップとで各々独立して制御する必要がある入出力パッド、たとえばチップセレクト信号／ＣＳに対応したパッドは、右側のチップと左側のチップとで配線１２０４により共通に接続することなく、各々独立した配線１２０４および独立したパッド１２０２ｃ、１２０２ｄが設けられる構成となっている。
【００７０】
図１０は、ワンショットの領域１２内において、左右に並んだ２つのチップ１０００ａおよび１０００ｂに対して、インターフェイス層１２００を形成した場合の構成を示す拡大図である。
【００７１】
図７に示した構成と同様に、インターフェイス層１２００中のパッド１２０２は、左チップ１０００ａの入出力パッド１１０４ａに対して、比較的遠い距離に設けられるパッド１２０２ａと、比較的近い距離に設けられるパッド１２０２ｂとを含む。
【００７２】
パッド１２０２とパッド１２０２ｂとは、左側のチップ１０００ａの入出力パッド１１０４ａとはスルーホール１１０６ａを介して、右側のチップ１０００ｂの入出力パッド１１０４ｂとは、スルーホール１１０６ｂを介して、それぞれ配線１２０４により接続されている。
【００７３】
なお、図９においても説明したとおり、左側のチップ１０００ａの入出力パッド１１０４ａのうち、右側のチップとは独立に制御する必要がある入出力パッド、たとえば、チップセレクタ信号／ＣＳを受けるパッドに対しては、左側のチップについてはパッド１２０２ｃが、右のチップ１０００ｂについてはパッド１２０２ｄがそれぞれ設けられ、それぞれ独立に対応する入出力パッドと接続される構成となっている。
【００７４】
以上のような構成とすることで、メモリ／ロジックシステムを形成する際に、システムに要求されるメモリ容量に応じて、一定のメモリ容量を有するメモリコア１０００を単位として、ロジックコア３０００に接続されるメモリ容量を柔軟に変化させることが可能となる。
【００７５】
図１１は、図４に示したようにロジック部３０００と対向して貼合わすためのメモリコア１０００の構造を説明するための断面図である。
【００７６】
図１１においては、いわゆるスタック型のメモリセルを有するメモリについての断面構造を示す。
【００７７】
メモリセルトランジスタＭＴは、スタックトキャパシタのストレージノードとストレージノードコンタクトを介して接続し、このストレージノードとビット線との接続をワード線電位レベルに応じて開閉する。
【００７８】
周辺回路構成するトランジスタＰＴは、埋込プラグ金属、第１層アルミ配線、第２層配線を介して、最終的に、第３層配線により、外部と電気的に接続する。すなわち、この第３層配線が、入出力パッド１１０４に相当する。
【００７９】
図１２は、図１１のようなメモリコアに対して、さらにインターフェイス層１２００を形成した場合の断面構造を示す断面図である。
【００８０】
インターフェイス層１２００は、図１１の第３層配線（たとえば銅配線）と接続している。インターフェイス層１２００の上面には、さらにパッシベーション膜が形成され、インターフェイス層のパッド１２０２上において、このパッシベーション膜が開口している。
【００８１】
図１３は、図１２に示したようなメモリコア１０００をロジックコア３０００にフリップチップ上で接続した場合の断面構造を示す図である。
【００８２】
ロジックコア３０００のパッド３００６と、メモリコア１０００のパッド１２０２とが、はんだバンプ１２０１により接続される。
【００８３】
図１４は、図１に示したメモリアレイ１１００の構成を説明するための概略ブロック図である。
【００８４】
図１４を参照して、メモリセルアレイ１１００は、センスアンプ帯とサブワードドライバ帯に囲まれたメモリセルアレイ単位（バンク）に細分化されている。メモリセルアレイ１１００は、このようなメモリセルアレイ単位ごとに活性化される。
【００８５】
メインワード線ＭＷＬは、各メモリセルアレイ単位を跨いで設けられ、活性化させる必要のあるサブワードドライバＳＷＤを活性化させる。サブワードドライバＳＷＤの活性化に応じて、対応するサブワード線ＳＷＬが活性化される。センスアンプは、メモリセルアレイ単位を挟んで交互に配置される構成となっている。
【００８６】
一方、活性化させる領域（バンク）の選択線とセンス選択線が交差する領域に属するセンスアンプが活性化される。
【００８７】
メモリセルアレイ単位のワード線方向に沿って、センスアンプ帯を横切るようにセグメントＹＳ線が配置される。
【００８８】
メモリセルアレイ単位からのデータの読出においては、セグメントＹＳ線ＳＧＹＳが活性化されることにより、セグメントＹＳ線ＳＧＹＳと活性化されるバンク選択線が交差する領域（バンク）が活性化される。活性化された領域（バンク）からは、たとえば、４センスアンプごとに１データが読出される構成となっている。
【００８９】
この読出データは、メモリセルアレイ上をワード線とは直交する方向に走るデータ線ペアを通じて、読出／書込アンプ（以下、Ｒ／Ｗアンプ）２１５４に伝達される。
【００９０】
その後、周辺回路上やデータバス領域を介して、データ出力部に読出データが伝達される。あるいは、メモリ／ロジック混載チップである場合は、データバス領域を介して、ロジック部にデータが伝達される。
【００９１】
より詳しく説明すると、メモリセルアレイ１１００は、４行４列に配列されたメモリマット（バンク）を有し、各行に対応してメインロウデコーダ２１４２に含まれるメインワードドライバ群が設けられ、各列に対応してＩ／Ｏセレクタ２１５２が設けられている。各メモリマット（バンク）にはセンスアンプ帯２１４８とサブワードドライバ帯２１５０とが設けられている。
【００９２】
まず、ロウ系の選択動作を説明する。行アドレス信号に応じてメインワードドライバ２１５６によりメインワード線ＭＷＬが選択的に活性化される。また、ＳＤドライバ２１４４によってセグメントデコード線ＳＧＤＬ（バンク選択線ＢＳＬおよび選択線ＳＬならびにリセット線ＲＳＬを含む）が活性化される。メインワード線ＭＷＬとセグメントデコード線ＳＧＤＬとにより対応するサブワードドライバ２１６８が活性化され、それに応じてサブワード線２１７０が活性化され、選択されたメモリセルに接続されているアクセストランジスタが導通状態となる。ここで、選択線ＳＬは、４本の選択線ＳＬ０〜ＳＬ３を総称する。
【００９３】
また、リセット線ＲＳＬは、４本のリセット線ＲＳＬ０〜ＲＳＬ３を総称するものとする。
【００９４】
これに応じて、選択されたメモリセル列に対応して設けられるビット線対２１５８にデータが出力される。
【００９５】
次に、カラム方向の選択動作を説明すると、セグメントＹＳドライバ２１６０によってセグメントＹＳ線ＳＧＹＳが活性化される。ここで、セグメントＹＳ線ＳＧＹＳは、４本のリードソース線ＲＧＬ０〜ＲＧＬ３と、４本のライト活性化線ＷＲＬ０〜ＷＲＬ３とを含む。このＳＧＹＳ線が活性化することにより、選択的に対応するＩ／Ｏゲート２１６２が活性状態となって、４つのセンスアンプの出力信号のうちのひとつが、Ｉ／Ｏ線２１６４を介して外部に読出される。
【００９６】
なお、リードソース線ＲＧＬ０〜ＲＧＬ３を総称して、リードソース線ＲＧＬと総称し、ライト活性化線ＷＲＬ０〜ＷＲＬ３を総称して、ライト活性化線ＷＲＬと総称することとする。
【００９７】
図１５は、図１４に示したサブワードドライバ帯ＢＳＤＲｎの詳細な構成を示すための回路図である。
【００９８】
ドライバ回路８０００は、ゲートがバンク選択線ＢＳＬにより制御され、メインワード線と内部ノードｎ１との間に設けられる選択トランジスタ８１００と、ノードｎ１にゲートが接続し、選択線ＳＬのうちの１つのＳＬ０とサブワード線ＳＷＬとの間に接続されるトランジスタ８１０２と、ゲート電位がトランジスタ８１０２と同じ選択線ＳＬ０により制御され、サブワード線ＳＷＬとノードｎ１との間に接続されるトランジスタ８１０４とを含む。また、リセット線ＲＳＬ０によりゲート電位が制御され、サブワード線と接地電位との間に設けられるトランジスタ８１０６をさらに含む。
【００９９】
他のメインワード線およびサブワード線についても同様の構成が存在する。
このような構成とすることで、メインワード線ＭＷＬが活性化し、バンク選択線ＢＳＬが活性化して、かつ選択線ＳＬのいずれかが活性化することで、対応するワード線ＳＷＬが活性状態（高電位）とされ、リセット線ＲＳＬが選択的に活性化することで、対応するサブワード線ＳＷＬが接地電位に放電される。
【０１００】
図１５に示した例においては、１つのメインワード線ＭＷＬが各バンクにおいて４本のサブワード線ＳＷＬを制御し、いずれのサブワード線ＳＷＬが選択されるかは、選択線ＳＬのうちのひとつの活性化により指定される。
【０１０１】
バンク選択線ＢＳＬは、活性化時には昇圧電圧Ｖｐｐのレベルとなり、サブワード線ＳＷＬが活性化した後は、接地電位レベルＶｓｓレベルに変化する。この場合、トランジスタ８１０２および８１０４により構成されるラッチ回路により、このバンク選択線ＢＳＬの活性化の状態が保持されることになる。選択線ＳＬとリセット線ＲＳＬとの電位レベルは互いに相補となるように制御される。
【０１０２】
待機動作時においては、バンク選択線ＢＳＬが接地電位（ＧＮＤ）レベルであり、選択線ＳＬが接地電位（ＧＮＤ）レベルであり、リセット線ＲＳＬは電源電位（Ｖｃｃ）レベルとなっている。
【０１０３】
活性化動作時においては、まず、対応するリセット線を接地電位（ＧＮＤ）とし、活性化すべきサブワード線ＳＷＬに対応するバンク選択線ＢＳＬが活性化されて、その電位レベルは昇圧電位Ｖｐｐレベルとなる。
【０１０４】
続いて、メインワード線ＭＷＬが活性化され電源電位（Ｖｃｃ）レベルとなる。このメインワード線ＭＷＬの活性化とほぼ同時に、選択線ＳＬのうちの１つが電源電位（Ｖｃｃ）レベルとなり、サブワード線ＳＷＬは（Ｖｃｃ−Ｖｔｈ）レベルとなる。その後、バンク選択線ＢＳＬは、接地電位（ＧＮＤ）レベルに変化し、ドライバ回路発生中のラッチ回路に電荷が閉込められることになる。
【０１０５】
この電荷がトランジスタ８１０２および８１０４により閉込められている状態で、選択線ＳＬのうちの選択されている１つの電位レベルを昇圧電位（Ｖｐｐ）レベルまで上昇させれば、サブワード線ＳＷＬのレベルは、昇圧電位（Ｖｐｐ）レベルまで変化することになる。
【０１０６】
リセット動作時には、バンク選択線を電源電位（Ｖｃｃ）レベルまで上昇させ、かつ選択線ＳＬを接地電位（ＧＮＤ）レベルとする。さらに、リセット線を電源電位（Ｖｃｃ）レベルとすることで、サブワード線ＳＷＬに蓄えられた電荷を放電する。
【０１０７】
このような構成とすることで、サブワード線ドライバ８０００を構成する素子数は、ＮチャネルＭＯＳトランジスタの４素子のみとすることが可能で、素子数を削減することができる。
【０１０８】
さらに、後に説明するように、メインワード線の活性化はワンショットパルス信号として行なわれる。すなわち、選択されたサブワード線に対応するサブワードドライバ８０００中の、トランジスタ８１０２および８１０４によりメインワード線の活性状態が一度保持されると、メインワード線の電位レベルはリセットされることになる。このような構成では、図１４に示したように、複数のバンクがメインワード線方向に並んでいる場合においても、バンク選択線ＢＳＬが活性化されない限り、メインワード線の電位レベルは、サブワードドライバ８０００に影響を与えることがない。したがって、図１４に示したように行方向に互いに隣接する２つのバンクを独立に動作させることが可能となる。
【０１０９】
図１６は、センスアンプ部とデータ線部との接続を行なう構成を示す回路図である。
【０１１０】
センスアンプの入出力ノードはゲート受けトランジスタ８４００および８４０２を介してデータ線ペアＤＬ，／ＤＬを介してデータ信号が伝達される構成となっている。
【０１１１】
すなわち、トランジスタ８４００および８４０２のソースはリードソース線ＲＧＬにより選択的に接地電位とされ、トランジスタ８４００および８４０２のゲートは、それぞれ対応するセンスアンプＳ／Ａの入出力ノードと接続し、トランジスタ８４００および８４０２のドレインは、それぞれ対応するデータ線ペアＤＬ，／ＤＬに接続する構成となっている。
【０１１２】
図１６に示した構成においては、４つのセンスアンプが１つのデータ線ペアＤＬ，／ＤＬを共有する構成となっている。
【０１１３】
一方、データ線ペアＤＬ，／ＤＬは、書込動作時には、対応するビット線ＢＬとデータ線ＤＬとの間およびビット線／ＢＬと対応するデータ線／ＤＬとの間にそれぞれ接続されるトランジスタ８５００および８５０２により、選択的に接続される構成となっている。
【０１１４】
すなわち、ビット線対ＢＬ０，／ＢＬ０〜ＢＬ３，／ＢＬ３にそれぞれ対応するセンスアンプＳ／Ａ０〜Ｓ／Ａ３の入出力ノードは、それぞれ対応するライト活性化線ＷＲＬ０〜ＷＲＬ３によりゲート電位が制御されるトランジスタ８５００および８５０２により、選択的にデータ線ペアＤＬ，／ＤＬに接続される構成となっている。
【０１１５】
図１４に示したセグメントＹＳには、上述したとおり、リードソース線ＲＧＬ（リードソース線ＲＧＬ０〜ＲＧＬ３を総称）、ライト活性化線ＷＲＬ（ライト活性化線ＷＲＬ０〜ＷＲＬ３を総称）等が含まれる。
【０１１６】
以上のような構成とすることで、データの読出動作においては、データ線ペアＤＬ，／ＤＬと対応するセンスアンプの入出力ノードとは直接接続されず、トランジスタ８４００および８４０２のゲートが、センスアンプの入出力ノードの電位レベルにより駆動されることで、データ線ペアＤＬ，／ＤＬのレベルが変化する構成となっているので、列アドレス信号によるメモリセル列の選択、すなわち、リードソース線ＲＧＬ０〜ＲＧＬ３のうちのいずれかの選択動作がセンスアンプによる増幅動作とオーバーラップし、あるいはそれに先行する場合でも、データが破壊されることなく読出動作が可能である。
【０１１７】
このことは、上述したとおり読出動作の高速化が可能となることを意味する。さらに、センスアンプも限定された領域ごとに活性化すればよいため、動作電流ピーク値を抑制でき、消費電力の低下、雑音の低下等の効果を得ることができる。
【０１１８】
図１７は、以上説明したＳＤＲＡＭ１０００の動作を説明するためのタイミングチャートである。
【０１１９】
図１７を参照して、時刻ｔ１における外部クロック信号Ｅｘｔ．ＣＬＫの活性化のエッジにおいて、図１４に示した４×４に配置されたバンクのうちの縦方向のアドレスを示す信号ＶＢＡと水平方向のアドレス示す信号ＨＢＡが与えられる。
【０１２０】
これに応じて、時刻ｔ２において、水平方向のバンクアドレス信号ＨＢＡに応じて、バンク選択線ＢＳＬがワンショット信号として活性化され、垂直方向のバンクアドレスＶＢＡに応じて、セグメントＹＳ線ＳＧＹＳが活性化され、書くバンク後とに設けられたローカル制御回路中において選択されたバンクの活性化を示すＦＬＡＧ信号が活性化する。バンク選択線ＢＳＬが活性化するのに応じてトランジスタ８１００が導通状態となる。
【０１２１】
一方、時刻ｔ２において、ビット線対やＩ／Ｏ線対のイコライズ動作を指示するイコライズ信号ＥＱと、サブワード線レベルをリセットするためのリセット信号ＲＳＬのレベルが不活性化（”Ｌ”レベル）する。
【０１２２】
時刻ｔ３において、行アドレス信号に応じて、メインワード線ＭＷＬが選択的に電源電位Ｖｃｃに活性化され、ほぼ同時に選択線ＳＬのうちのひとつが選択的にＶｃｃレベルに活性化される。
【０１２３】
時刻ｔ４において、バンク選択線ＢＳＬは不活性レベル（ＧＮＤレベル）となり、一方で選択線ＳＬは、昇圧電位レベル（Ｖｐｐレベル）にまで駆動される。これに応じて、選択されたサブワード線ＳＷＬも昇圧電位レベルまで駆動される。
【０１２４】
さらに、時刻ｔ４においてセンスアンプ活性化信号ＳＥも活性状態となり、選択されたサブワード線ＳＷＬに接続するメモリセルからの読出データが増幅される。
【０１２５】
時刻ｔ５においてメインワード線ＭＷＬが不活性状態となり、時刻ｔ６において選択線ＳＬが不活性状態となるが、選択されたサブワード線ＳＷＬのレベルは、活性レベル（Ｖｐｐレベル）に維持される。
【０１２６】
メモリセルアレイ１１００外部からのセンスアンプ活性化信号ＳＥは、時刻ｔ６において不活性状態となるものの、選択されたバンクにおけるセンスアンプ活性化信号ｌＳＥはは活性状態を維持する。
【０１２７】
時刻ｔ７における外部クロック信号Ｅｘｔ．ＣＬＫの活性化のエッジにおいて、４×４に配置されたバンクのうち、上述した時刻ｔ１に与えられたのとは別の縦方向のアドレスを示す信号ＶＢＡと水平方向のアドレス示す信号ＨＢＡが与えられる。以後は、この選択されたバンクについて、時刻ｔ１〜ｔ６と同様の動作により、読出動作が行なわれる。
【０１２８】
さらに、時刻ｔ８における外部クロック信号Ｅｘｔ．ＣＬＫの活性化のエッジにおいて、４×４に配置されたバンクのうち、上述した時刻ｔ１およびｔ７に与えられたのとは別の縦方向のアドレスを示す信号ＶＢＡと水平方向のアドレス示す信号ＨＢＡが与えられる。以後は、この選択されたバンクについて、時刻ｔ１〜ｔ６と同様の動作により、読出動作が行なわれる。
【０１２９】
時刻ｔ１０において、リセット動作を行うバンクを指定するために縦方向のアドレスを示す信号ＶＢＡと水平方向のアドレス示す信号ＨＢＡが与えられる。これに応じて、時刻ｔ１１において選択されたバンク選択線ＢＳＬが活性状態になるとともに、バンクの活性化を指示していたフラグ信号ＦＬＡＧが不活性化する。
【０１３０】
その後、時刻ｔ１２においてリセット線ＲＳＬのレベルが活性状態となるのに応じて、サブワード線ＳＷＬのレベルが不活性状態となる。一方で、センスアンプ活性化信号が不活性化し、その後、イコライズ信号ＥＱが活性化してリセット動作が完了する。
【０１３１】
その後は、再び外部からのバンクアドレス信号に応じて、バンクの選択および活性化が行なわれる。
【０１３２】
以上のような構成とすることで、メモリセルアレイが行方向および列方向に分割された各メモリセルアレイ単位がバンクとして動作し、ワード線が階層化されて動作する場合において、サブワードドライバを構成するトランジスタ数を削減することが可能である。
【０１３３】
［実施の形態２］
図１８は、本発明の実施の形態２の半導体記憶装置のメモリアレイ２０００の構成を説明するための概略ブロック図である。
【０１３４】
その他の構成は、図１に示した実施の形態１の半導体記憶装置１０００の構成と同様であるので、その説明は繰返さない。
【０１３５】
実施の形態１の半導体記憶装置１０００においては、データ入出力におけるインターフェイス部分のデータの授受を行なうビット数（以下、Ｉ／Ｏ数と呼ぶ）は、所定の値、たとえば３２ビットに補正されていた。
【０１３６】
しかしながら、実施の形態１の図４等で説明したように、ロジックコア３０００に対して、メモリコア１０００を接続する際に、ロジックコア３０００の仕様によっては、このＩ／Ｏ数を変更する必要が生じる場合がある。
【０１３７】
このような場合に、メモリコア部の、たとえばメモリセルアレイ部分の設計まで全面的に変更することが必要であるとすると、製品開発期間に長時間を要することとなり好ましくない。
【０１３８】
そこで、実施の形態２の半導体記憶装置のメモリアレイ２０００においては、メモリアレイの主要な構成部分は変更することなく、一部回路の変更のみで、上記Ｉ／Ｏ数を柔軟に変更可能な構成とすることを目的とする。
【０１３９】
図１８を参照して、実施の形態２のメモリアレイ２０００は、４つのビット線対ＢＬＰ１〜ＢＬＰ４およびそれらビット線対にそれぞれ接続するセンスアンプＳＡ１〜ＳＡ４を１つの繰返し単位として構成される。
【０１４０】
なお、図１８においては、センスアンプＳＡ１〜ＳＡ４は、ビット線対ＢＬＰ１〜ＢＬＰ４に対して同一の側に配列される構成となっているが、センスアンプＳＡ１およびＳＡ３と、センスアンプＳＡ２とＳＡ４とが、ビット線対を挟んで対向する側に配置される構成としてもよい。
【０１４１】
センスアンプＳＡ１〜ＳＡ４は、それぞれトランジスタＴＧ１〜ＴＧ４を介して、ゲート回路ＲＧと接続している。
【０１４２】
センスアンプＳＡ１〜ＳＡ４のうちいずれのセンスアンプがゲート回路ＲＧと接続するかは、バンクアドレスＢＡおよびサブバンクアドレスＳＢＡを受けて、デコードする、デコード回路２６００．１〜２６００．ｎ（ｎ：自然数）からのデコード信号に応じて制御される。
【０１４３】
ゲート回路ＲＧは、デコード回路２６００．１〜２６００．ｎのうち、対応するデコード回路により選択されたセンスアンプと、メインＩ／Ｏ線とを接続する。
【０１４４】
ここで、図１８においては、センスアンプＳＡ１等と、ゲート回路ＲＧとの接続は、１本の接続されるように表現されているが、たとえば、相補の信号対により接続されており、ゲート回路ＲＧを介して、センスアンプＳＡ１〜ＳＡ４のうち選択された１つと、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏとの間でデータの授受が行なわれる構成としてもよい。以下では、このようにデータの伝達がメインＩ／Ｏ線対により行なわれるものとして説明する。
【０１４５】
メインＩ／Ｏ線対Ｍ−Ｉ／Ｏは、ビット線対方向に配列された、上述したようなセンスアンプ４個からなる繰返し単位について、共通に設けられている。
【０１４６】
ゲート回路ＲＧを介して、選択されたセンスアンプと結合されたメインＩ／Ｏ線対Ｍ−Ｉ／Ｏは、データ書込時においては、外部から与えられた書込データをラッチするラッチ回路ＬＷおよび書込ドライバ回路ＷＡを介して書込データが与えられる。読出動作においては、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏに読出されたデータは、一旦読出用ラッチ回路ＬＲに保持された後、リードドライバＲＡにより増幅される。
【０１４７】
書込用ラッチ回路ＬＷの入力またはリードドライバＲＡの出力は、ゲート回路２７００を介して、グローバルＩ／ＯバスＧ−Ｉ／Ｏと接続している。
【０１４８】
図１８に示した例においては、４つのセンスアンプを含む繰返し単位４つごとに、ゲート回路２７００が設けられ、このゲート回路２７００が、データデコード回路２１００により選択されることで、対応するグローバルＩ／ＯバスＧ−Ｉ／Ｏと接続する。
【０１４９】
図１８に示した構成では、１つのゲート回路２７００と接続する４つの繰返し単位から読出された４つのデータが、グローバルＩ／ＯデータバスＧ−Ｉ／Ｏを介して、４つのＩ／ＯポートＩ／Ｏ０〜Ｉ／Ｏ３に出力される。
【０１５０】
データ選択デコーダ２１００は、データ選択アドレスＤＳＡ０〜ＤＡＳ１を受けるプリデコーダ２１１０と、データ選択アドレスＤＳＡ２〜ＤＳＡ３を受けるプリデコーダ２２１０と、データ選択アドレスＤＳＡ４〜ＤＳＡ５を受けるプリデコーダ２３１０と、プリデコーダ２１１０からのデコード信号を伝達するデコード信号バスＤＤＢ０と、プリデコーダ２２１０からのデコード信号を伝達するデコードデータバスＤＤＢ１と、プリデコーダ２３１０からのデコード信号を伝達するデコードデータバスＤＤＢ２と、デコードデータバスＤＤＢ０〜ＤＤＢ２に応じて、選択されたゲート回路２７００を活性化するためのデコードゲート２４００．１〜２４００．ｍを含む。
【０１５１】
プリデコーダ２２１０および２３１０は、それぞれ入力されるデータ選択アドレスが異なるのみで、その構成は同様であるものとする。
【０１５２】
図１８に示した構成においては、ゲート回路２７００の選択にあたっては、いずれか１つのゲート回路２７００のみが活性化される構成となっているので、データ選択アドレスＤＳＡ０〜ＤＳＡ５は、そのすべての値がゲート回路２７００の選択のために有効に用いられる。
【０１５３】
すなわち、プリデコード回路２１１０は、たとえばデータ選択アドレスＤＳＡ０およびＤＳＡ１を入力として受けるＡＮＤ回路２１１４と、ＡＮＤ回路２１１４の出力を一方に受け、他方の入力として接地電位（“Ｌ”レベル）を受けて、第１のデコード信号をデコードデータバスＤＤＢ０に出力するＯＲ回路２１１２とを含む。
【０１５４】
プリデコード回路２１１０は、以下同様にして、信号ＤＳＡ０、信号ＤＳＡ０をインバータ２１０２が反転した信号、信号ＤＳＡ１、信号ＤＳＡ１をインバータ２１０４が反転した信号のうち、２つの信号をそれぞれ受けるＡＮＤ回路と、これらＡＮＤ回路の出力を一方に、他方に接地電位を受けるＯＲ回路とを含む。
【０１５５】
ＯＲ回路２１１２等は、すべて他方の入力ノードに、“Ｌ”レベルを受けているので、図１８においては、ＡＮＤ回路２１１４等から出力された信号が、そのままデコードデータバスＤＤＢ０に伝達される。
【０１５６】
すなわち、データ選択アドレスＤＳＡ０とＤＳＡ１との組合せにより生じる４ビット分のデータが、デコードされた結果がデコードデータバスＤＤＢ０により伝達されることになる。
【０１５７】
他のプリデコード回路２２１０および２３１０についても同様である。
以上のような構成とすることで、メモリアレイ２０００については、図１８に示したようなデータ選択デコーダ２１００の構成を用いれば、４ビット分のＩ／Ｏ数を有するメモリコアを実現することができる。
【０１５８】
図１９は、図１８に示したようなメモリコアの動作を説明するためのタイミングチャートである。
【０１５９】
図１９を参照して、外部クロック信号ＣＬＫの時刻ｔ１における立上がりのエッジにおいて、コマンド信号といてバンクアクト信号ＢＡＡＣＴ信号が入力されることにより、たとえば、バンク１中のセンスアンプが活性化される。
【０１６０】
時刻ｔ２における外部クロック信号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、サブバンクアクト信号ＳＢＡＣＴが入力されることにより、センスアンプのデータが読出用ラッチ回路ＬＲに転送される。
【０１６１】
すなわち、デコード回路２６００．１〜２６００．ｎからの出力信号に応じて、センスアンプが選択され、選択的にメインＩ／Ｏ線対Ｍ−Ｉ／Ｏに読出データが出力されて、ラッチ回路ＬＲにデータが取込まれる。
【０１６２】
このとき、リード用ラッチＬＲに取込まれたデータは、ライト用のラッチ回路ＬＷにも転送されて保持される。
【０１６３】
時刻ｔ３において、ライトコマンドＷＲＩＴＥが与えられ、同時に１ビット目の書込データＤ０が与えられる。
【０１６４】
このようにして外部から与えられた書込データＤ０がデコード回路２４００．１〜２４００．ｍのうち、いずれか活性化したデコード回路に対応するゲート回路を介して、Ｉ／Ｏポートから選択的に書込用ラッチ回路ＬＷに伝達される。以後、バースト長（たとえば８ビット分）だけ、順次デコード回路２４００．１〜２４００．ｍの選択が行なわれ、対応する書込用ラッチ回路にＩ／Ｏポートからデータの伝達が行なわれる。
【０１６５】
図１９においては、デコード回路２４００．１〜２４００．ｍの出力する信号を信号ＹＳで表わす。
【０１６６】
時刻ｔ４において、ライトバックコマンドＷＢＡＣＫが与えられ、これに応じて、時刻ｔ３以後に書込用ラッチＬＷに与えられたデータが、一括してサブバンクアドレスＳＢＡにより選択されたセンスアンプにメインＩ／Ｏ線対Ｍ−Ｉ／Ｏを介して伝達される。
【０１６７】
時刻ｔ５から時刻ｔ６の間の書込動作も同様である。
時刻ｔ６において、ライトバックコマンドＷＢＡＣＫが与えられた後、時刻ｔ７において、書込が行なわれたとは異なるバンクからデータを読出すものとする。
【０１６８】
このサブアクトコマンドＳＢＡＣＴＢに応じて、サブバンクアドレスＳＢＡが選択的に活性化され、これに応じて、選択されたセンスアンプからメインＩ／Ｏ線対Ｍ−Ｉ／Ｏにデータの読出が行なわれ、対応するリード用ラッチ回路ＬＲに読出データが蓄えられる。
【０１６９】
時刻ｔ８においあて、リードコマンドＲＥＡＤが与えられると、これに応じて、順次デコーダ回路２４００．１〜２４００．ｍの選択が行なわれ、バースト長分のデータ出力が、時刻ｔ９以後行なわれていく。
【０１７０】
図２０は、図１８に示した構成において、データ選択デコーダ２１００をデータ選択デコーダ２８００に置き換えた構成である。
【０１７１】
データ選択デコーダ２８００がデータ選択デコーダ２１００と異なる点は、グローバルＩ／ＯバスＧ−Ｉ／Ｏが８本となり、Ｉ／Ｏポートも８ビット分のＩ／Ｏ０〜Ｉ／Ｏ７となっていることである。
【０１７２】
これに応じて、プリデコード回路２１１０〜２３１０において、ＯＲ回路２１１２等の他方入力入力ノードには、マルチ選択アドレス信号ＭＳＡまたは信号ＭＳＡをインバータ２１０６により反転した信号が入力する構成となっている。
【０１７３】
以上のような構成とすることで、データ選択アドレスのうち、１ビット分のデータを不能化し、１つのプリデコーダ当り、デコードデータバスのうち、２つのデコードラインが同時に活性化される構成となっている。
【０１７４】
以上のような構成とすることで、図１８に示した構成においては、１組のデータ選択アドレスによって、４ビット分のデータが出力されていたのに対し、図２０に示した構成においては、一度に８ビット分のデータの入出力が行なわれることになる。
【０１７５】
その他の構成は、図１８に示したメモリアレイ２０００の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１７６】
図２１は、メモリアレイ２０００の第２の変形例を示す概略ブロック図である。
【０１７７】
図２０においては同時に８ビット分のデータ入出力を行なう構成としたが、図２１においては、さらにすべてのメインＩ／Ｏ線対Ｍ−Ｉ／Ｏが同時に活性化され、Ｉ／Ｏポート数も、このメインＩ／Ｏ線対分の数だけ設けられる構成となっている。
【０１７８】
すなわち、図２１に示した構成においては、プリデコーダ２１１０〜２３１０のいずれにおいても、ＯＲ回路２１１２等の他方の入力ノードには、電源電位Ｖｃｃ（“Ｈ”レベル）が与えられ、データ選択アドレスの値にかかわらず、すべてのデコーダ２４００．１〜２４００．ｍの出力がすべて“Ｈ”レベルとなる構成となっている。
【０１７９】
図１８、図２０および図２１に示したように、メモリアレイ２０００においては、その主要部分は変更することなく、データ選択デコーダ部分の配線パターンのみを変更することで、Ｉ／Ｏ数を柔軟に変更させることが可能である。
【０１８０】
以上説明したような構成においては、たとえば、データの読出時に用いられるラッチの個数をＮＬＲとするとき、以下のような関係式が成り立つ。
【０１８１】
ＮＬＲ＝（デコーダ２４００．１〜２４００．ｍの個数）×（Ｉ／Ｏ数）／（マルチセレクションの縮退度）
ここでマルチセレクションの縮退度とは、たとえば、データ選択アドレスについて、１ビット分のデータを不能化することで、同時に２つのゲート回路２７００が選択される場合には、その縮退度は２であるということになる。
【０１８２】
図２２は、さらに、図２１に示した構成の変形例を示す回路図である。
図２２に示した構成では、図２１に示した構成のうち、読出用のメインＩ／Ｏ線対と書込用のメインＩ／Ｏ線対とを分離する構成となっている。
【０１８３】
このような構成とすることで、リードデータとライトデータの衝突を回避することが可能となる。
【０１８４】
なお、上述のとおり、図２０〜図２２においては、Ｉ／Ｏ線、バス配線等は図面の簡単のために単線で示しているが、実際の構成としては、単線でも相補線で構成される構成としても構わない。
【０１８５】
［実施の形態３］
図２３は、本発明の実施の形態３のビット線対、センスアンプおよびゲート回路Ｍ−Ｉ／Ｏ線対との間のゲート回路の構成を説明する回路図である。
【０１８６】
すなわち、図２３においては、図１８において示したデコード回路２６００．１等からの出力信号はセグメントデコード線ＳＧ０〜ＳＧ３により伝達される構成となっている。その他の基本的な構成は、以下に説明する点を除いて、実施の形態２の構成と同様である。
【０１８７】
図２３を参照して、８対のビット線対ＢＬＬ０，／ＢＬＬ０〜ＢＬＬ３，／ＢＬＬ３およびＢＬＲ０，／ＢＬＲ０〜ＢＬＲ３，／ＢＬＲ３が一対のＩ／Ｏ線対を共有する構成を示している。ただし、本発明はこのような場合に限定されることなく、より多くのビット線対がＩ／Ｏ線対を共有する構成とすることも可能である。
【０１８８】
センスアンプＳ／Ａ０およびイコライズ回路ＥＱＣＫＴ０は、図２３中、左側のビット線対ＢＬＬ０，／ＢＬＬ０と右側のビット線対ＢＬＲ０，ＢＬＲ０とに共有されている。ここで、センスアンプＳ／Ａ０およびイコライズ回路ＥＱＣＫＴ０は、信号ＢＬＩＬにより制御されるトランジスタＴＲＬ１０およびＴＲＬ２０により、選択的にビット線対ＢＬＬ０，／ＢＬＬ０に結合され、信号ＢＬＩＲにより制御されるトランジスタＴＲＲ１０およびＴＲＲ２０により、選択的にビット線対ＢＬＲ０，／ＢＬＲ０に結合される。
【０１８９】
センスアンプＳ／Ａ０の感知ノードは、それぞれセグメントデコード線ＳＧ０により制御されるトランジスタＴＲＧ１，ＴＲＧ２を介してセグメントＩ／Ｏ線対ＳＧＩ／Ｏと結合される。
【０１９０】
セグメントＩ／Ｏ線対ＳＧＩ／Ｏ上のデータは、読出／書込ゲートＲ／ＷＣＫＴを介して、選択的にＩ／Ｏ線対に伝達される。
【０１９１】
読出／書込ゲートＲ／ＷＣＫＴは、セグメントＩ／Ｏ線対のうちの一方のセグメントＩ／Ｏ線ＳＧＩ／Ｏ１とゲートが接続し、ソースが接地電位ＧＮＤと結合するトランジスタＴＤＣ１と、セグメントＩ／Ｏ線対ＳＧＩ／Ｏのうちの他方のセグメントＩ／Ｏ線ＳＧＩ／Ｏ２とゲートが接続し、ソースが接地電位ＧＮＤと結合するトランジスタＴＤＣ２と、トランジスタＴＤＣ１のドレインとＩ／Ｏ線対のうちの一方のＩ／Ｏ線Ｉ／Ｏ２との間に設けられ、ゲート電位が信号Ｒ−ＣＳＬにより制御されるトランジスタＴＲＩ１と、トランジスタＴＤＣ２のドレインとＩ／Ｏ線対のうちの他方のＩ／Ｏ線Ｉ／Ｏ１との間に設けられ、ゲート電位が信号Ｒ−ＣＳＬにより制御されるトランジスタＴＲＩ２と、Ｉ／Ｏ線対のうちの一方のＩ／Ｏ線Ｉ／Ｏ１とゲートが接続し、ソースが接地電位ＧＮＤと結合するトランジスタＴＷＣ２と、Ｉ／Ｏ線対Ｉ／Ｏのうちの他方のＩ／Ｏ線Ｉ／Ｏ２とゲートが接続し、ソースが接地電位ＧＮＤと結合するトランジスタＴＷＣ１と、トランジスタＴＷＣ１のドレインとセグメントＩ／Ｏ線ＳＧＩ／Ｏ線Ｉ／Ｏ１との間に設けられ、ゲート電位が信号Ｗ−ＣＳＬにより制御されるトランジスタＴＷＩ１と、トランジスタＴＷＣ２のドレインとセグメントＩ／Ｏ線ＳＧＩ／Ｏ２との間に設けられ、ゲート電位が信号Ｗ−ＣＳＬにより制御されるトランジスタＴＷＩ２と、セグメントＩ／Ｏ線ＳＧＩ／Ｏ１と接地電位ＧＮＤとの間に設けられ、ゲート電位がイコライズ信号ＩＯＥＱにより制御されるトランジスタＴＰＣ１と、セグメントＩ／Ｏ線ＳＧＩ／Ｏ２と接地電位ＧＮＤとの間に設けられ、ゲート電位がイコライズ信号ＩＯＥＱにより制御されるトランジスタＴＰＣ２とを含む。
【０１９２】
他のビット線対ＢＬＬ１，／ＢＬＬ１およびＢＬＲ１，／ＢＬＲ１〜ＢＬＬ３，／ＢＬＬ３およびＢＬＲ３，／ＢＬＲ３に対しても、ビット線対ＢＬＬ０，／ＢＬＬ０と同様のセンスアンプ、イコライズ回路、ゲートトランジスタ等が設けられている。
【０１９３】
図２４は、読出動作において、図２３に示したセンスアンプ部とデータ線部との接続を行なう回路の動作を説明するためのタイミングチャートである。
【０１９４】
図２３を参照して、時刻ｔ０の待機状態においては、ビット線対は１／２Ｖｃｃレベルにプリチャージされている。一方、セグメントＩ／Ｏ線対ＳＧＩ／Ｏは、信号ＩＯＥＱが活性状態（”Ｈ”レベル）であることに応じて、ＧＮＤレベルにプリチャージされている。すべてのセグメントデコード線ＳＧ０〜ＳＧ３は、接地電位ＧＮＤであって、すべてのビット線対についてのトランジスタＴＲＧ１，ＴＲＧ２は遮断状態である。
【０１９５】
いわゆるシェアードセンスアンプ構成となっているセンスアンプＳ／Ａとビット線対との接続を開閉するするための信号ＢＬＩＬ，信号ＢＬＩＲは、中間電位（電源電位Ｖｃｃと昇圧電位Ｖｐｐとの中間の電位）に保持されている。
【０１９６】
ビット線イコライズ信号は、活性状態（”Ｈ”レベル）であって、Ｉ／Ｏ線対は電源電位Ｖｃｃにプリチャージされている。
【０１９７】
ここで、信号ＢＬＩＬと信号ＢＬＩＲとが、中間電位に保持されているのは、これら信号により制御されるトランジスタＴＲＬ１，ＴＲＬ２，ＴＲＲ１およびＴＲＲ２のゲートに印加される電位を小さくするためである。ただし、ビット線対の電位がイコライズされる必要があるために、電源電位Ｖｃｃ以上の中間電位に設定されている。
【０１９８】
時刻ｔ１において、信号ＢＬＩＬが昇圧電位レベルのＶｐｐに、信号ＢＬＩＲが接地電位ＧＮＤへと変化し、左側のビット線対ＢＬＬ０，／ＢＬＬ０からＢＬＬ３，／ＢＬＬ３が選択される。
【０１９９】
時刻ｔ２において、イコライズ信号ＥＱおよびＩＯＥＱが接地電位ＧＮＤに向かって変化し始め、時刻ｔ３においてセグメントデコード線ＳＧ０のレベルがトランジスタＴＲＧ１，ＴＲＧ２のしきい値を超えると、ビット線対ＢＬＬ０，／ＢＬＬ０とセグメントＩ／Ｏ線対ＳＧＩ／Ｏ１，ＳＧＩ／Ｏ２が接続され、ビット線対の電位レベルは、プリチャージレベルの１／２Ｖｃｃよりも低下し、セグメントＩ／Ｏ線対の電位レベルは、プリチャージレベルの電位ＧＮＤよりも上昇し始める。
【０２００】
ここで、時刻ｔ４において、ビット線対の電位レベルとワード線ＷＬの電位レベルの差が、アクセストランジスタＴＡのしきい値を超えると、メモリセルキャパシタＭＣに保持されていたデータに応じて、ビット線ＢＬＬ０の電位レベルと相補ビット線／ＢＬＬ０の電位レベルとの間に差が生じる。同様にセグメントＩ／Ｏ線対ＳＧＩ／Ｏにも電位差が生じる。時刻ｔ５において、ワード線の電位レベルは、中間電位まで上昇する。ここで、メモリセルキャパシタからのデータ読出の直前のビット線対の電位レベルが１／２Ｖｃｃよりも小さくなっているので、ワード線の電位レベルは、昇圧電位Ｖｐｐまで上昇させる必要がない。言いかえると、ワード線の電位レベルが、ビット線対の電位レベルが１／２Ｖｃｃの状態から出発して、データを読み出す場合に比べて、より低いレベルでビット線対にデータが読み出されるので、読出速度を向上させることが可能である。
【０２０１】
時刻ｔ６において、信号Ｒ−ＣＳＬが活性状態に変化すると、プリチャージレベルにあったＩ／Ｏ線対の電位レベルは、セグメントＩ／Ｏ線対の電位レベルに応じて、トランジスタＴＤＣ１およびＴＤＣ２により駆動され、変化することになる。以上のようにして、データのＩ／Ｏ線対への読出が行なわれる。
【０２０２】
ここで、信号Ｒ−ＣＳＬを活性化させるタイミングは、時刻ｔ６よりももっと以前であってもよい。これは、セグメントＩ／Ｏ線対ＳＧＩ／ＯとＩ／Ｏ線対とが直接接続される構成とはなっていないため、このような場合でも、Ｉ／Ｏ線対の電位レベルにより、メモリセルに保持されているデータを破壊することがないからである。
【０２０３】
また、ビット線対の電位差は、たとえば、時刻ｔ７において、センスアンプが活性化されることにより増幅される。これにより、メモリセルへのリストア動作が行われる。しかし、上述したとおり、データをＩ／Ｏ線対に読み出す際には、センスアンプで増幅されたデータを用いる必要がないため、センスアンプの動作速度はゆっくりとしたものであっても、読出速度に影響を与えない。したがって、センスアンプのサイズは、データをリストアできることを保証できるだけのサイズであれば十分で、センスアンプのレイアウト面積を小さくすることが可能である。なお、時刻ｔ７以降のセンスアンプの増幅電位の振幅は、電源電位Ｖｃｃまでフルスイングさせずに、電源電位Ｖｃｃと接地電位ＧＮＤとの中間の電位としておけば、ビット線対に生じるノイズにより、このビット線対に接続する他の非選択状態のメモリセルに保持された電荷が失われることがない。
【０２０４】
次に、データ書込動作とプリチャージ動作について説明する。
図２５は、書込み動作とプリチャージ動作において、図２３に示したセンスアンプ部とデータ線部との接続を行なう回路の動作を説明するためのタイミングチャートである。
【０２０５】
図２５を参照して、時刻ｔ０においては、セグメントデコード線ＳＧ０が活性状態（”Ｈ”レベル）であって、センスアンプＳ／Ａが活性化することにより、選択されているメモリセル中の記憶データに応じて、ビット線対およびセグメントＩ／Ｏ線対ＳＧＩ／Ｏに電位差が生じている。
【０２０６】
時刻ｔ１において、信号Ｗ−ＣＳＬが活性化することにより、トランジスタＴＷＩ１およびＴＷＩ２が導通状態となり、Ｉ／Ｏ線対により伝達された書込みデータが、セグメントＩ／Ｏ線対ＳＧＩ／Ｏに伝達される。このとき、Ｉ／Ｏ線対の電位は、Ｉ／Ｏ線対が直接セグメントＩ／Ｏ線対ＳＧＩ／Ｏと接続されることで伝達されるのではなく、Ｉ／Ｏ線対の電位がトランジスタＴＷＣ１およびＴＷＣ２の電位を駆動することにより伝達される。
【０２０７】
したがって、Ｉ／Ｏ線対の電位は、互いに相補レベルでフルスイングさせなくても、セグメントＩ／Ｏ線対ＳＧＩ／Ｏに伝達することが可能である。このため、データをセグメントＩ／Ｏ線対ＳＧＩ／Ｏに伝達後、Ｉ／Ｏ線対のプリチャージに要する時間を短縮することができ、高速動作が可能である。
【０２０８】
時刻ｔ２から、センスアンプの感知ノードまで伝達された書込みデータが、センスアンプにより増幅され始める。
【０２０９】
時刻ｔ３において、信号Ｗ−ＣＳＬが不活性状態となり、Ｉ／Ｏ線対からセグメントＩ／Ｏ線対へのデータ伝達は遮断される。これに応じて、Ｉ／Ｏ線対は、電源電位Ｖｃｃレベルにプリチャージされる。
【０２１０】
時刻ｔ４において、ワード線の電位レベルと信号のＢＬＩＬのレベルが、ともに昇圧電位Ｖｐｐまで駆動される駆動される。これに応じて、センスアンプの感知ノードと選択されたメモリセルとが結合される。さらに、時刻ｔ５において、センスアンプの駆動信号のうち、ＰチャネルＭＯＳトランジスタを駆動する信号ＳＰのレベルがさらに上昇し、かつ、ＮチャネルＭＯＳトランジスタを駆動する信号ＳＮのレベルがさらに低下することで、ビット線対の電位レベルがフルスイングする。ワード線の電位レベルが昇圧レベルまで上昇しているので、”Ｈ”レベルのデータまたは”Ｌ”レベルのデータのいずれも十分なマージンをもってメモリセルに書込まれる。
【０２１１】
時刻ｔ６において、セグメントデコード線ＳＧ０のレベルが不活性状態へと遷移し始め、セグメントＩ／Ｏ線対とビット線対とが分離される。その後、ワード線も不活性レベルとなる。
【０２１２】
時刻ｔ８において、信号ＩＯＥＱが活性状態へと遷移し、セグメントＩ／Ｏ線対ＳＧＩ／Ｏは、接地電位ＧＮＤにプリチャージされる。
【０２１３】
時刻ｔ９において、イコライズ信号ＥＱが活性状態へと遷移し、ビット線対の電位レベルは、たとえば、１／２Ｖｃｃレベルにプリチャージされる。時刻ｔ１０において、信号ＢＬＩＬおよびＢＬＩＲのレベルが中間電位とされる。
【０２１４】
なお、時刻ｔ１０以降の待機状態においては、イコライズ信号ＥＱのレベルは、電源電位Ｖｃｃ以下の所定の電位とすることもできる。このようにすると、待機時において、たとえば、イコライズ回路ＥＱＣＫＴ０中のトランジスタの電流供給能力を低くすることで、ビット線が何らかの配線とショートした際にも、１／２Ｖｃｃ電位を供給する電源からビット線を介して流れるリーク電流を抑制し、メモリセルアレイの消費電力を抑制することが可能となるからである。
【０２１５】
［実施の形態３の変形例］
図２６は、実施の形態３の変形例の半導体記憶装置のセンスアンプ部とデータ線部との接続を行なう構成を示す回路図である。
【０２１６】
図２３に示した構成と異なる点は、セグメントＩ／Ｏ線対をプリチャージするためのトランジスタＴＰＣ１’およびＴＰＣ２’が、ともにＰチャネルトランジスタであって、セグメントＩ／Ｏ線対ＳＧＩ／Ｏのプリチャージ電位レベルが電源電位Ｖｃｃとなっていることである。
【０２１７】
その他の点は、図２３に示した構成と同様であるので、同一部分には沿ういつ符号を付して、説明は繰り返さない。
【０２１８】
図２７は、読出動作において、図２６に示したセンスアンプ部とデータ線部との接続を行なう回路の動作を説明するためのタイミングチャートである。
【０２１９】
図２４に示した動作と異なる点は、まず、時刻ｔ０において、セグメントＩ／Ｏ線対ＳＧＩ／Ｏは、電源電位Ｖｃｃにプリチャージされていることである。
【０２２０】
したがって、セグメントデコード信号ＳＧ０の活性化により、ビット線対とセグメントＩ／Ｏ線対の電位レベルは、ビット線対のプリチャージレベルの電位１／２Ｖｃｃよりも高い電位となる。したがって、図２４の場合のように、ワード線の電位レベルの変化の開始からデータが読み出しのまでの時間が短縮されることはないが、たとえば、センスアンプへの接地電位の供給がトランジスタを介して行なわれ、センスアンプのソース側の寄生抵抗が無視できない場合などにおいては、図２７に示した方式の方が、センスアンプを高速に駆動できるという利点がある。
【０２２１】
図２８は、書込動作およびプリチャージ動作において、図２６に示したセンスアンプ部とデータ線部との接続を行なう回路の動作を説明するためのタイミングチャートである。
【０２２２】
セグメントＩ／Ｏ線対ＳＧＩ／Ｏのプリチャージレベルが、電源電位Ｖｃｃとなっている点を除いては、基本的に図２５に示した動作と同様である。
【０２２３】
［実施の形態４］
図２９は、本発明の実施の形態４のメモリアレイ４０００の構成を示す概略ブロック図であり、実施の形態１の図１４と対比される図である。
【０２２４】
実施の形態４の半導体記憶装置は、このメモリセルアレイ部分を除いて、その基本的な構成は、実施の形態１の半導体記憶装置１０００の構成と基本的に同様である。
【０２２５】
図２９を参照して、メモリセルアレイ４０００が、図１４に示したメモリセルアレイ１１００との構成と異なる点は、以下のとおりである。
【０２２６】
まず、列方向の選択、すなわち選択されたメモリセルの接続するビット線対の電位レベルを増幅するセンスアンプとメインＩ／Ｏ線対との接続を選択的に開閉するゲート回路２１６２の制御を行なうセグメントＹＳ線が、階層構造を有する点である。
【０２２７】
すなわち、行方向に沿って配置されるメインセグメントＹＳ線ＳＧＹＳのレベルと、ＹＳセグメントデコーダからの信号とに応じて制御されるサブＹＳデコーダ２２１０により、サブＹＳ線が活性化され、これに応じて、ゲート回路２１６２が制御される構成となっている点である。
【０２２８】
さらに、後に説明するように、メモリセルアレイ４０００においては、行方向の冗長構成は、メモリセルアレイの端部に配置された行冗長部２３００にまとめて配置される構成となっている点である。
【０２２９】
さらに、列方向の冗長構成が、細分化されたメモリセルアレイ単位ＭＣＡＵとは別個の領域のスペアコラム領域ＳＰＣＬに設けられる構成となっている点である。
【０２３０】
なお、図２９においては、１つのメモリセルアレイ単位ＭＣＡＵ０のすぐ右横に配置されている冗長列の構成のみを示しているが、実際には、同様の構成が、サブＩ／Ｏ線対ＳＭ−Ｉ／Ｏに沿って配置されている。
【０２３１】
さらに、後に説明するように、たとえばこの冗長列領域ＳＰＣＬを挟んで、対称にメモリセルアレイ単位ＭＣＡＵがさらに配置される構成となっていてもよい。
【０２３２】
冗長列領域においても、正規のメモリセルアレイ単位領域ＭＣＡＵと同様に、メインワード線ＭＷＬの活性化と、バンク選択線の活性化に応じて活性化されるサブワードドライバ２１６８ｂに応じて、サブワード線ＳＷＬが活性化される構成となっている。
【０２３３】
さらに、冗長列領域の選択されたメモリセル列とサブＩ／Ｏ線対との接続を選択的に制御するゲート回路２２１０ｂも、正規のメモリセルアレイ単位領域と同様に、階層的なセグメントＹＳ線により制御される構成となっている。
【０２３４】
図３０は、図２９のメモリセルアレイ４０００のサブワードドライバ部８０００の構成を説明するための拡大図である。
【０２３５】
１つのメインワード線ＭＷＬが、各バンクにおいて、４本のサブワード線を制御する。４本のサブワード線ＳＷＬのうちのいずれが選択されるかは、選択線ＳＬのいずれかが選択的に活性化することにより行なわれる。
【０２３６】
ここで、図３０に示したサブワードドライバ部８０００の構成は、基本的には図１５に示した構成と同様であるものとする。
【０２３７】
すなわち、ラッチ回路ＬＴＷは、図１５に示した構成においては、トランジスタ８１００および８１０２により構成され、ドライバ回路ＷＤＣは、図１５の構成では、トランジスタ８１０４および８１０６により構成されている。
【０２３８】
バンク選択線ＢＳＬは、活性化動作時には、昇圧電位Ｖｐｐレベル（内部電源電位Ｖｃｃよりも昇圧された電位レベル）にあり、サブワード線ＳＷＬが活性化した後は、接地電位レベルＶｓｓに保持される。これに応じて、ラッチ回路ＬＴＷが、サブワード線ＳＷＬの活性状態に対応する電位レベルをラッチする。ここで、選択線ＳＬとリセット線ＲＳＬの電位レベルは互いに相補に変化する。
【０２３９】
待機動作中は、バンク選択線ＢＳＬの電位レベルは接地電位Ｖｓｓに、選択線ＳＬの電位レベルも接地電位Ｖｓｓに、リセット線の電位レベルは電源電位Ｖｃｃレベルに保持される。コレクタにより、待機動作中は、サブワード線ＳＷＬは、接地電位レベルＶｓｓと結合している。
【０２４０】
活性化動作時においては、まず、対応するリセット線ＲＳＬが接地電位レベルＶｓｓとなり、活性化すべきサブワード線ＳＷＬに対応するバンク選択線ＢＳＬが活性化されて、電位Ｖｐｐレベルになる。メインワード線ＭＷＬが選択的に活性化され、電位レベルＶｃｃレベルとなるのとほぼ同時に、選択線ＳＬも選択的に電位Ｖｃｃレベルとされる。これに応じて、選択されたサブワード線ＳＷＬの電位レベルは、電位Ｖｃｃ−Ｖｔｈレベルとなる。ここで、電位Ｖｔｈは、トランジスタ８１０２のしきい値電圧である。その後、バンク選択線ＢＳＬは、接地電位レベルＶｓｓレベルとされ、ラッチ回路中に電荷が閉じ込められ、活性電位レベルが保持される。
【０２４１】
この電荷が保持された状態において、選択線ＳＬの電位レベルをさらに昇圧電位Ｖｐｐレベルまで上昇させれば、サブワード線ＳＷＬのレベルも昇圧電位Ｖｐｐレベルまで上昇する。
【０２４２】
以上のようにして、選択されたサブワード線ＳＷＬの電位レベルが、昇圧電位まで昇圧される。
【０２４３】
一方、リセット動作時には、バンク選択線を電源電位Ｖｃｃレベルまで上昇させ、かつ選択線ＳＬを接地電位Ｖｓｓとする。一方、リセット線は電位レベルＶｃｃとされ、これに応じて、サブワード線の電荷が接地に放電される。
【０２４４】
ここで、図３０に示した構成においては、各バンクは、図３０において斜線部分で示したように、交互に配置されるサブワード線ごとに区切られているものとする。
【０２４５】
このようにすることで、選択されたバンク内のみのサブワード線を活性化させることが可能である。
【０２４６】
図３１は、図２９に示した構成において、センスアンプを選択的に活性化させる構成を示す図である。
【０２４７】
図３１を参照して、行方向に沿って、センスアンプ選択線ＳＡＳＬおよびプリチャージ選択線ＰＣＳＬが配置される。一方、列方向に沿って、バンク選択線ＢＳＬが配置されている。
【０２４８】
センス選択線ＳＡＳＬおよびバンク選択線ＢＳＬの電位レベルを受けるＡＮＤ回路に応じて、フリップフロップ２４０４の出力レベルはセットされ、プリチャージ選択線ＰＣＳＬとバンク選択線ＢＳＬのレベルを入力として受けるＡＮＤ回路２４０２の出力レベルに応じて、フリップフロップ回路２４０４の出力レベルがリセットされる。フリップフロップ回路２４０４の出力レベルに応じて、センスアンプ２１６６が活性化される。
【０２４９】
したがって、バンク選択線およびセンス選択線により、選択されたバンク中のセンスアンプのみが活性化され、プリチャージ選択線ＰＣＳＬおよびバンク選択線ＢＳＬにより、選択されたバンク内のセンスアンプのみがプリチャージされることになる。
【０２５０】
以上のような構成とすることで、センスアンプ帯に配置されたセンスアンプのうち、活性化されたバンク内のセンスアンプのみを活性化することが可能となり、消費電力の低減を図ることが可能となる。
【０２５１】
図３２は、図２９に示したメモリセルアレイにおいて、行冗長部２３００の構成を示す概略ブロック図である。
【０２５２】
図３２に示した構成では、メモリセルアレイ単位の端部に冗長素子としてラッチ回路が設けられている。バンクアドレスとロウアドレスが冗長比較判定部において比較され、一致した場合は、このラッチ回路がアクセスされる。このとき、上述したのと同様に、冗長判定動作と並行してノーマル領域のメモリセルに対するアクセス動作を行う構成としても良い。冗長判定結果が出るのを待ってから、ノーマル領域のメモリセルにアクセス動作を開始するのに比べて、アクセス時間を短縮することが可能である。
【０２５３】
図３２の構成では、データがラッチ回路に保持されているために、アクセスを行う際にワード線を活性化させる必要はない。
【０２５４】
読出動作、書込動作とも、プログラムされたアドレスと入力アドレスとが一致すると、対応する列選択信号ＣＳＬが活性化されることでデータの読出および書込を行うことができる。
【０２５５】
ここで、冗長回路を線アンプ等のラッチ回路により構成することは、ＤＲＡＭのメモリセルでの構成とは異なり、ワード線を活性化させる必要が無いため、ロウアクセス時には、正規メモリセル領域に対して、そのアクセスされる部位の正常／不良に関係無く、アクセス動作を実施すれば良い。つまり、冗長判定動作がロウアクセス時には不要となるため、ロウアクセス時間の高速化を図ることができる。
【０２５６】
また、コラムアクセス時に、正規のバンク（または、メモリセルマット）をアクセスするか、ラッチ回路で構成された冗長部をアクセスするかを判定するためには、不良アドレスのバンクアドレス、または、マットアドレスのみを判定することで十分なため、アクセス時間が増加することがない。
【０２５７】
正規のメモリ行からなるノーマル領域との間でデータを授受するためのメインＩ／Ｏ線対Ｍ−Ｉ／Ｏとは独立に冗長行との間でデータを授受するための冗長用メインＩ／Ｏ線対Ｍ−Ｉ／ＯＲが設けられる。
【０２５８】
図３３は、図２９に示したメモリセルアレイ４０００の構成のうち、行冗長領域（ロウスペア領域）および列方向の冗長領域（スペアセル領域）の配置を説明するための概略ブロック図である。
【０２５９】
図３３を参照して、メモリセル行を置換するためのロウスペア領域は、メモリセルアレイの最外周に設けられている。
【０２６０】
一方、列方向のスペアセルは、メモリセルアレイのバンク間の境界部分に設けられる。Ｉ／Ｏ線対にそれぞれ読みだされたデータは、アンプ５０１０により増幅され、ラッチ回路５０２０に保持される。ラッチ回路５０２０のデータは、ラッチ回路５０２０にそれぞれ対応して設けられているドライバ回路５０３０により、シフトスイッチ回路５０４０により選択されたデータバスＤＢＳのうちのいずれかに伝達される。
【０２６１】
図３４は、図３３に示した構成のうち、シフトスイッチ回路５０４０の構成を説明するための概念図である。
【０２６２】
シフトスイッチ回路５０４０は、図３４に示すように、たとえば２段のシフト部から構成される。すなわち、第１シフト部５０５０および第２シフト部５０６０は、互いに独立に制御されて、メインＩ／Ｏ線対とデータバスＤＢＳとの接続状態を切換える。
【０２６３】
図３４に示した状態においては、正規のメインＩ／Ｏ線対に対応する部分には、いずれも不良メモリセルが存在せず、正規のメインＩ／Ｏ線対が、そのままデータバスＤＢＳに接続される状態を示している。
【０２６４】
一方、図３５は、シフト回路５０４０が、不良メモリセルが存在する場合に、シフト動作した場合の状態を示す概念図である。
【０２６５】
図３５に示した例においては、メインＩ／Ｏ線対のうち、Ｍ−Ｉ／Ｏ１およびＭ−Ｉ／Ｏ２に対応するメモリセル中に不良が存在しているとする。
【０２６６】
この場合、第１シフト部５０５０および第２シフト部５０６０がそれぞれシフト動作を行なうことで、データバスＤＢＳには、これら２つのメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ１およびＭ−Ｉ／Ｏ２はいずれも接続されない。これに代わって、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏ３が本来メインＩ／Ｏ線対Ｍ−Ｉ／Ｏ１が接続していたデータバスと接続されている。さらに、本来メインＩ／Ｏ線対Ｍ−Ｉ／Ｏ２が接続されていたデータバスには、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏ４が接続されている。
【０２６７】
以下、隣接する他のメインＩ／Ｏ線対も順次シフト部によりシフトされ、対応するデータバスと接続される。
【０２６８】
以上のような構成とすれば、不良メモリセルが存在するメインＩ／Ｏ線対はデータバスとは接続されることなく、冗長置換を行なうことが可能である。
【０２６９】
なお、スペアセル領域のスペアＩ／Ｏ線対から読出されたデータが、いずれのデータバスと接続されるかは、マルチプレクサ５１００により選択される構成とすることも可能である。
【０２７０】
［第１シフト部および第２シフト部の接続の他の例］
図３６は、シフトスイッチ回路５０４０による、冗長列との置換を行うための他の構成および動作をより詳しく説明する。
【０２７１】
図３６は、シフトリダンダンシを行なう際のシフトスイッチ回路５０４０の構成を示す概略ブロック図である。
【０２７２】
図３６は、その中央部にスペアＩ／Ｏを２本備える構成が示されている。ここでは、データバス側とリード／ライトアンプ側の間に存在するシフト部の構成を、上述したスペアＩ／Ｏ部を中心として示している。
【０２７３】
中央の２本のスペアＩ／Ｏは、各々、図中上側のＩ／Ｏに対応するメモリセル列の救済にも図中下側のＩ／Ｏ線に対するメモリセルの救済にも対応することが可能である。さらに、シフト動作を２段分行なうことで、図中上側のＩ／Ｏ線群に対応して２個の欠陥がある場合でも、下側に２個の欠陥がある場合でも、各々救済を行なうことが可能となる。
【０２７４】
そのために、まず単方向１段シフトを行なうための第１シフト部５０５０と続いて、単方向１段シフトするための第２シフト部５０６０とが配置される構成となっている。これに対して、後に説明するように、スペアＩ／Ｏ−ＡおよびスペアＩ／Ｏ−Ｂの第２シフト部５０６０ｂは双方向シフトを行う。
【０２７５】
第１シフト部５０５０は図中上側のＩ／Ｏ線については上側に１段シフトさせ、図中下側のＩ／Ｏ線については下側に１段シフトさせる。
【０２７６】
第２シフト部５０６０は、基本的には第１シフト部と同様の動作を行なうが、２本のスペアＩ／Ｏに対する第２シフト部５０６０ｂは、各々上側にも下側にもシフトする構成となっている。
【０２７７】
図３６は通常救済する前の接続状態を示している。救済前、もしくは救済する必要がなければ、初期の接続状態が維持される。つまり、正規Ｉ／Ｏ線、スペアＩ／Ｏ線ともに、元々対応していたちょうど左側の接続ノードに接続することとなり、スペアＩ／Ｏは、いずれのデータバスにも接続されない。
【０２７８】
一方、図３７のように、救済を行なう上で、スペアＩ／Ｏを２本とも上側にシフトさせる必要がある場合は、まず、第２シフト部５０６０および５０６０ｂをスペアＩ／Ｏ−Ａ、スペアＩ／Ｏ−Ｂともに上側にシフトさせる。同様に、第１シフト部５０５０においても上側にシフトを行なうことで、このような冗長置換が実現される。
【０２７９】
図３８のように、救済を行なう上で、スペアＩ／Ｏを２本とも下側にシフトさせる必要がある場合は、まず、第２シフト部５０６０および５０６０ｂをスペアＩ／Ｏ−Ａ、スペアＩ／Ｏ−Ｂとも下側にシフトさせる。同様に、第１シフト部５０５０においても下側にシフト動作を行なうことでこのような冗長置換が実現される。
【０２８０】
図３９に示すように救済を行なう上でスペアＩ／Ｏ線を１本は上側にシフトし、１本は下側にシフトする必要がある場合、第１シフト部はシフト動作を行なわず、第２シフト部５０６０および５０６０ｂにおいて上側は各々１つずつ上側にシフト動作を行ない、下側は各々下側に１つずつシフト動作を行なう。
【０２８１】
［ヒューズ素子によるシフト動作の構成］
図４０は、シフトスイッチ回路５０４０のヒューズ素子を用いた構成をより詳しく示す概略ブロック図である。
【０２８２】
ここでは、説明を容易にするために、第１シフト部の下側のスペアＩ／Ｏを含む部分の構成に注目し、接続のためのトランジスタをＮチャネルＭＯＳトランジスタとした上で、かつ、並列配置するヒューズリンクのレーザブローによる固定的な接続変更を行なう構成としている。
【０２８３】
救済前、もしくは、救済する必要がない場合は、初期の接続（右側の相補Ｉ／Ｏと左側の相補Ｉ／Ｏとが１対１に接続されている状態）で維持されている。リダンダンシ接続判定時には、信号ＴＲが“Ｈ”レベルとなり、リダンダンシコントロール回路の制御で電流を制御されるトランジスタを介して電流が流される。
【０２８４】
ヒューズ素子による接続（ヒューズリンクと称する）はブローされていない状態では、ヒューズリンクのうちヒューズ７３から７９の系列が接地電位ＧＮＤに、ヒューズ７２から７８の系列が“Ｈ”レベルとなり、上記のような接続状態を維持する。（ここで点線が接続状態を示している。）
この場合、図中において、一番上のＩ／Ｏでは、トランジスタ５６、５７がオン状態となり、直鎖の接続ノードに接続されている。また、トランジスタ５８、５９はオフ状態となっており、１段下への接続は遮断状態とされている。
【０２８５】
図４１は、メモリセル列８４に不良が存在する場合の救済を行なう構成を示す。
【０２８６】
Ｉ／Ｏ線対８４に対応して不良が発生した場合、不良箇所に該当するヒューズリンク部７６および７７をレーザブローすることで、不良箇所への接続を行なわず、１段下にシフトする構成変更が行なわれる（点線が接続状態を示している）。
【０２８７】
図４２は、ＮチャネルＭＯＳトランジスタで構成されていた切換回路を、ＣＭＯＳトランジスタで構成することで、ヒューズリンク部を１列にする構成である。リダンダンシコントロール回路の代わりに、単に抵抗素子を配置して電流制限を行なっている。また、接続部のトランスファーゲートをＣＭＯＳ化することで、Ｉ／Ｏ線の抵抗を低減している（点線が接続状態を示している）。
【０２８８】
図４３は、不要箇所のヒューズリンク部１２２をレーザブローしたことで、１段シフトされた状態を示す図である。
【０２８９】
図中において点線がこの場合の接続形態を示している。
以上の説明では、Ｉ／Ｏ線対の接続の切換は、ヒューズ素子を用いる構成としていた。しかしながら、図３３の構成において、ヒューズ素子により接続を開閉している部分をシフトトランジスタにより接続を開閉する構成とすることも可能である。この場合、このシフトトランジスタは、スペアＩ／Ｏ線対による置き換えに応じて、エンコード信号により制御されることになる。
【０２９０】
この場合、スペアＩ／Ｏ部の第１シフト部は、上述したように、ヒューズ素子をシフトトランジスタに置き換える構成とすればよい。
【０２９１】
ただし、スペアＩ／Ｏ部についての第２シフト部は、上側にも下側にも切換が可能である必要がある。これを満足させる動作としては、たとえば、スペアＩ／Ｏ−Ａは、上側のシフト場所のエンコード信号がすべて“Ｌ”レベルなら直左に接続する状態を維持するか、下側に向かってシフトされる。逆に、スペアＩ／Ｏ−Ｂは、下側のシフト箇所のエンコード信号がすべて“Ｌ”レベルなら、直左に接続する状態を維持するか、上側に向かってシフトされる。
【０２９２】
図４４は、この部分の構成の回路図を示す。下側からのエンコード信号をＮＯＲゲート５４００．０で処理し、このＮＯＲゲート５４００．０に入力する信号のすべてが“Ｌ”レベルであると判定された場合は、スペアＩ／Ｏ−Ｂは、１段上、つまり、スペアＩ／Ｏ−Ａの直左のターミナルに接続される。
【０２９３】
Ｉ／Ｏ線ごとの置き換えを実施することで、多数Ｉ／Ｏ出力構成である冗長構成を実現することが可能となる。また、２段シフトさせる構成とすることで、複数の不良箇所に対して対応することが可能となり、効率のよい置換動作を行なうことが可能となる。ここでは、２段の場合について説明したが、より多くの段数とすることで、さらに多くのＩ／Ｏ線の冗長置換を行なうことも可能である。
【０２９４】
［シフトトランジスタによりシフト動作を行なう構成］
図４５は、シフトリダンダンシの他の構成を示す概略ブロック図である。
【０２９５】
図３３に示した構成と異なる点は、以下のとおりである。
まず、スペアＩ／Ｏの設けられている領域には、冗長行に対応する構成が存在しない。
【０２９６】
また、後に説明するように、シフト回路は、トランジスタを、デコード信号に応じて開閉することでその接続を切換える構成となっている。
【０２９７】
ここで、図４５に示した構成においては、正規のメインＩ／Ｏ線対からのデータは、シフトスイッチ回路５０４０によりシフトされるのに対し、ロウスペア領域から読出されたデータはシフトスイッチ回路によってはシフトされない構成となっている。
【０２９８】
この場合、シフトスイッチ回路５０４０からの読出データと、ロウスペア領域からの読出データは、マルチプレクサ回路５１００により、選択的にラッチ回路５０２０に与えられる。
【０２９９】
さらに、図４５に示した構成においては、このようなメモリアレイ端に２つのスペアＩ／Ｏ線対Ｓ−Ｉ／Ｏ−ＡおよびＳ−Ｉ／Ｏ−Ｂとが配置されている。
【０３００】
正規のメインＩ／Ｏ線対から読出されたデータは、リード動作時には、ロウスペア領域から読出されたデータとマルチプレクスされて、ラッチ回路５０２０に取込まれ、増幅された後、リードアンプ５０３０でデータバスに接続される。
【０３０１】
行アドレスに対する冗長判定結果がノーマル使用であれば、そのデータをフラグとして保持し、コラムアクセス時にバンクにアクセスした際に、ノーマル使用であることを認識して、そのままノーマルＩ／Ｏ上のデータをラッチに取込んで増幅する。
【０３０２】
その冗長判定結果がスペア使用であるならば、そのデータをフラグとして保持し、コラムアクセス時にバンクにアクセスした際に、スペア使用であることを認識して、そのままロウスペアから読出されたデータをラッチに取込んで増幅する。
【０３０３】
正規のメインＩ／Ｏ線対の部分は、アクセス動作の当初は判定結果に関係せずアクセス動作を行なうものの、判定結果により、そのままアクセス動作を継続するのか中止するのかが決定される。
【０３０４】
ライト動作時は、データバスのデータをアンプ回路５０３０で受けた後、ラッチ回路５０２０に取込まれたデータにより、ライトドライバ５１１０は、ノーマルＩ／Ｏ線対Ｍ−Ｉ／Ｏをドライブすると同時に、ライトドライバ５１１０の出力を受けるシフトドライバ回路５１２０は、ロウスペア上のＩ／Ｏ線対をドライブする。
【０３０５】
フラグとして取込まれ保持されている行アドレスに対する冗長判定結果をもとに、ノーマルの列選択線を活性化してデータを書込むのか、ノーマルの列選択線の活性化を中止して、データ書込を中止し、スペアのロウに接続して、データの書込が行なうかが決定される。このとき、スペアのロウとスペアのロウ上のＩ／Ｏ線対とは、行アドレスの冗長判定時の結果を保持するフラグと、コラムアクセス時のバンクの対応とに応じて、コラムアクセスを行なうバンクのフラグが冗長使用であれば、その冗長に対応するサブＹＳ線が活性化される。
【０３０６】
ロウスペア部は、ラッチで構成するために、それ自体はワード線の活性化を必要としない。また、ロウスペア部に結果が発生する可能性も低いことにより、コラムの冗長が不要となるため、ロウスペア（行冗長）部においては、Ｉ／Ｏ線対Ｍ−Ｉ／ＯＲとリード／ライトアンプとを１対１に対応させればよい。
【０３０７】
コラムのスペアとなる第１のスペアＩ／Ｏ線対Ｓ−Ｉ／Ｏ−Ａ、Ｓ−Ｉ／Ｏ−Ｂは、コラム系のシフトリダンダンシにより２段のシフトでノーマルＩ／Ｏ線対の接続関係がシフトされ、端のＩ／Ｏ線対とデータバスＤＢＳＮ、ＤＢＳＮ−１の接続が非接続になることに応じて、そのデータバス部分ＤＢＳＮ、ＤＢＳＮ−１に接続されるように活性化される。
【０３０８】
したがって、スペアＩ／Ｏ部には、シフト回路は存在せず、データバスとの接続の取換え回路６０００および６１００が存在する。リード動作時には、２つのスペアＩ／Ｏは、ラッチ５０２０ｂにデータを伝達する。
【０３０９】
ラッチ５０２０ｂのデータのそれぞれに対応する取換ロジック回路６０００および６１００は、いずれのデータバスにデータを接続するかを、冗長判定結果に応じて決定する。これは、いずれかのＩ／Ｏ線対が、既に、他のバンクのＩ／Ｏ線対と置換されるように設定されている場合、残りのスペアＩ／Ｏ線対で対応するためである。このような構成とすれば、異なるバンク間で、同一のスペアで救済を行なうことが可能となるため、全体で配置するスペアの数が少なくとも、冗長置換の自由度が向上し、ひいては歩留りが向上することになる。
【０３１０】
また、スペアＩ／Ｏは、サブＹＳ線単位で不良アドレスとの置換が可能なため、所定数のビット線ペアを含むビット線ペア単位で救済を行なうことが可能となる。このことも、歩留りの向上に寄与する。なお、図４４に示した例では、シフト回路は２段のシフト回路となっているが、たとえば、３段以上のシフト回路とすることも可能である。
【０３１１】
なお以上の構成において、スペアＩ／Ｏ部のメモリセルの動作試験を行なう際には、たとえば、不良アドレスが不揮発性の記憶回路に書き換え可能に保持されている構成ならば、不良アドレスの値を自動的に任意アドレスに設定するだけで、スペアＩ／Ｏ部のメモリセルのリード／ライトを行なうことが可能である。また、一度プログラムした不良アドレスをクリアすれば、不良箇所を再度リード／ライトすることが可能でもある。
【０３１２】
図４６は、アレイ側のＩ／Ｏ線対とリード／ライトアンプ用のＩ／Ｏ線側の接続のシフト位置を決定するためのデコード信号ＳＤＳに応じて、シフト動作を行なう構成を示す概略ブロック図である。
【０３１３】
図４６に示した構成においては、１段分のシフト回路のみを示しているが、このような構成を２段設けることで、図４５に示したような２段のシフト回路を構成することが可能である。
【０３１４】
信号ＳＤＳを受けるＡＮＤ回路５３００．０の出力を一方の入力ノードに受け、他方の入力ノードに接地電位を受けるＯＲ回路５３１０．０からの出力に応じて、インバータ５３２０．０および５３３０．０の信号により、シフトトランジスタＳＴＲ０１およびＳＴＲ０２が開閉され、ＯＲ回路５３１０．０からの出力に応じてシフトトランジスタＳＴＲ０３およびＳＴＲ０４が開閉される。
【０３１５】
また、信号ＳＤＳを受けるＡＮＤ回路５３００．１の出力を一方の入力ノードに受け、他方の入力ノードにＯＲ回路５３１０．０を受けるＯＲ回路５３１０．１からの出力に応じて、インバータ５３２０．１および５３３０．１の信号により、シフトトランジスタＳＴＲ１１およびＳＴＲ１２が開閉され、ＯＲ回路５３１０．１からの出力に応じてシフトトランジスタＳＴＲ１３およびＳＴＲ１４る。
【０３１６】
他のメインＩ／Ｏ線対に対応しても、同様の構成が設けられる。
以上は、第１シフト分について説明したが、第２シフト部も基本的には同様の構成である。
【０３１７】
Ｉ／Ｏ線ごとの置き換えを実施することで、多数Ｉ／Ｏ出力構成である冗長構成を実現することが可能となる。これに対して、従来のブロックあたりｎ個の冗長を配置する構成では、このＩ／Ｏごとに冗長を配置しなければならず、冗長部が不必要に多くなり、面積が無駄となる。
【０３１８】
また、２段シフトさせる構成とすることで、複数の不良箇所に対して対応することが可能となり、効率のよい置換動作を行なうことが可能となる。ここでは、２段の場合について説明したが、より多くの段数とすることで、さらに多くのＩ／Ｏ線の冗長置換を行なうことも可能である。さらに、ダイナミックに接続形態を変更することで、マルチバンク構成の場合のバンクごと、マットごとに不良箇所を置換できるため、より救済効率を高めることが可能である。
【０３１９】
図４７は、リダンダンシのシフト場所を示すデコード信号を生成するための回路７０００の構成を示す。
【０３２０】
対応するロウ（バンクまたはマット）のアドレスと、コラムのアドレス、およびこのアドレスの入力時に対応するＩ／Ｏのシフト位置の場所を示す情報が比較回路７０１０．１〜７０１０．ｐ（ｐ：所定の自然数）にプログラムされている。
【０３２１】
入力されるロウアドレスと、コラムアドレスとの両者が不良アドレスと一致した場合は、まず、比較回路７０１０．１〜７０１０．ｐの出力を受けるＯＲ回路７２００からの出力に応じて、プリチャージ回路７２１０が、マルチプレクサ７３３０の出力ノードのプリチャージを解除する（プリチャージレベルは”Ｌ”レベルとする）。一方、マルチプレクサ７３００を介してＩ／Ｏの切換位置を示すデコード信号が出力される。このデコード信号は、予め、それぞれ比較回路７０１０．１〜７０１０．ｐに保持される不良アドレスに対応して、プログラム回路７１００．１〜７１００．ｐに保持されている。
【０３２２】
マルチプレクサ７３００から出力されたデコード信号は、リード用ラッチ回路７４００、ライト用ラッチ回路７５００にとりあえず保持される。
【０３２３】
後に説明する、アドレス信号が１サイクル分コマンド信号よりも先読みされるモードでは、アドレスの判定期間においては、リード動作であるのかライト動作であるのかの区別がつかないため、このようなラッチ回路が設けられている。
【０３２４】
したがって、ラッチ回路７４００および７５００は、通常動作においては、データをシフト動作によりタイミングを遅らせることなく、そのまま出力する。
【０３２５】
したがって、リード／ライト選択スイッチになっているマルチプレクサ７６００から、シフトリダンダンシを制御するデコード信号として伝達される。
【０３２６】
一方、アドレス信号が１サイクル分コマンド信号よりも先読みされるモードでは、リード動作ではラッチ回路７４００は１サイクルクロック分だけデコード信号をシフト動作する。このモードでは、ライト動作時におけるライト用のラッチ回路７５００は、ライトコマンドの入力を、ライトレイテンシに従ってシフトした後、シフトリダンダンシのデコードを行なうために出力する。
【０３２７】
図４８は、アドレス信号処理の流れを示すフロー図である。
通常モードでは、コマンドデータともにロウアドレスが取りこまれると、冗長判定とプリデコードが平行して行なわれる。冗長判定結果はラッチ回路に保持されるとともにロウアドレスに対するプリデコード結果が出た後、最終的に選択を行うためのプリデコードアドレスがラッチされ、これに基づいて行選択が行なわれる。このモードでは、コラムアドレスがコマンドデータとともに取りこまれると、バーストアドレスが発生され、冗長判定とプリデコードが平行して行なわれる。冗長判定結果はラッチ回路に保持されるとともにロウアドレスに対するプリデコード結果が出た後、最終的に選択を行うためのリードプリデコードアドレスまたはライトプリデコードアドレスがラッチされ、これに基づいて列選択が行なわれる。
【０３２８】
アドレス信号が１サイクル分コマンド信号よりも先読みされるモードでは、ロウアドレスが取りこまれると、冗長判定とプリデコードが平行して行なわれる。冗長判定結果はラッチ回路に保持されるとともにロウアドレスに対するプリデコード結果が出た後、コマンドデータが入力されると、最終的に選択を行うためのプリデコードアドレスがラッチされ、これに基づいて行選択が行なわれる。このモードでは、コラムアドレスが取りこまれると、バーストアドレスが発生され、冗長判定とプリデコードが平行して行なわれる。冗長判定結果はラッチ回路に保持されるとともにロウアドレスに対するプリデコード結果が出た後、コマンドデータが入力されていれば、これがリードコマンドであるかライトコマンドであるかに応じて、最終的に選択を行うためのリードプリデコードアドレスまたはライトプリデコードアドレスがラッチされ、これに基づいて列選択が行なわれる。
【０３２９】
図４９は、図４４に示した１対２の取換えロジック回路６０００の構成を示す概略ブロック図である。
【０３３０】
図４９に示した構成では、１対２の取換ロジック回路６０００のうちリード側のみを表示している。
【０３３１】
この１対２の取換えロジック回路６０００は、既にスペアＩ／Ｏ−Ａに不良が存在することが、冗長部の試験で発覚しているから、一度スペアＩ／Ｏ−Ａを使って救済を行なったが、その後、スペアＩ／Ｏ−Ａが使用不可能状態に陥った場合に使用不可能の認識を行なって、さらにスペアＩ／Ｏ−Ａと、スペアＩ／Ｏ−Ｂとの接続を切換えるための回路である。
【０３３２】
２個のシフト部におけるそれぞれの冗長判定結果において、冗長を使用するか否かの信号がそれぞれ必要とされる。また、同時にスペアＩ／Ｏ−ＡおよびＩ／Ｏ−Ｂのうち、スペアＩ／Ｏ−Ａが優先的に使用されるが、もしも、Ｉ／Ｏ−Ａが使用不可能の状態にある場合、たとえば、初期不良チェックにおいて、Ｉ／Ｏ−Ａの中に不良セルが存在する場合、または、一度、Ｉ／Ｏ−Ａを用いて救済を行なったが再度チェックを実施すると、Ｉ／Ｏ−Ａの中に不良が発生して、再度Ｉ／Ｏ−Ｂを用いて救済を行なわなければならないような場合、Ｉ／Ｏ−Ａを使用不可能とみなすための情報が出力される。
【０３３３】
判定回路６０１０は、第１シフト部使用可否の判定を行い、冗長使用不可なら”Ｈ”レベルの信号を、冗長使用可能なら”Ｌ”レベルの信号を出力する。
【０３３４】
判定回路６０２０は、第１シフト部での冗長判定に応じて、冗長使用なら”Ｈ”レベルの信号を、冗長非使用なら”Ｌ”レベルの信号を出力する。
【０３３５】
判定回路６０３０は、第２シフト部での冗長判定に応じて、冗長使用なら”Ｈ”レベルの信号を、冗長非使用なら”Ｌ”レベルの信号を出力する。
【０３３６】
なお、リード動作とライト動作では、レイテンシの大きさが異なるので、判定回路６０２０および６０３０は、それぞれ、リード動作用とライト動作用とで別々のラッチ回路を有している。
【０３３７】
リード動作において、少なくともスペアＩ／Ｏ−Ａ、スペアＩ／Ｏ−Ｂのいずれかの冗長列を使用しており、しかも、スペアＩ／Ｏ−Ａは、使用可能状態である場合、スペアＩ／Ｏ−Ａからの読出データは、スイッチ回路ＳＷ１１を介して、データバスＤＢＳＮに伝達される。
【０３３８】
リード動作において、スペアＩ／Ｏ−Ａ、スペアＩ／Ｏ−Ｂのいずれかの冗長列を使用しており、しかも、スペアＩ／Ｏ−Ａは、使用不可能状態である場合、スペアＩ／Ｏ−Ｂからの読出データは、スイッチ回路ＳＷ１２を介して、データバスＤＢＳＮに伝達される。
【０３３９】
リード動作において、スペアＩ／Ｏ−Ａ、スペアＩ／Ｏ−Ｂのいずれ冗長列も使用されている場合、スペアＩ／Ｏ−Ｂからの読出データは、スイッチ回路ＳＷ１３を介して、データバスＤＢＳＮ−１に伝達される。
【０３４０】
図５０は、２対１の取換えロジック回路６１００を示す概略ブロック図である。
【０３４１】
図５０においてはライト側のみの構成が表示されている。
ライト動作において、少なくともスペアＩ／Ｏ−Ａ、スペアＩ／Ｏ−Ｂのいずれかの冗長列を使用しており、しかも、スペアＩ／Ｏ−Ａは、使用可能状態である場合、データバスＤＢＳＮからの書込データは、スイッチ回路ＳＷ２１を介して、スペアＩ／Ｏ−Ａに伝達される。
【０３４２】
ライト動作において、スペアＩ／Ｏ−Ａ、スペアＩ／Ｏ−Ｂのいずれ冗長列も使用されている場合、データバスＤＢＳＮ−１からの書込データは、スイッチ回路ＳＷ２２を介して、スペアＩ／Ｏ−Ｂに伝達される。
【０３４３】
ライト動作において、スペアＩ／Ｏ−Ａ、スペアＩ／Ｏ−Ｂのいずれかの冗長列を使用しており、しかも、スペアＩ／Ｏ−Ａは、使用不可能状態である場合、データバスＤＢＳＮからの書込データは、スイッチ回路ＳＷ２３を介して、スペアＩ／Ｏ−Ｂに伝達される。
【０３４４】
図５１は、上述したようなダイナミックに接続状態が変更可能となるようにした制御の構成例を示す図である。すなわち、マルチバンク構成の場合のバンクごと、マットごとに不良箇所を置換する構成の場合の制御のフローを示す。
【０３４５】
マルチバンク（マルチマット）構成の場合、Ｉ／Ｏ線が他のバンク（マット）上を跨いで配置される。そのため、バンクごと（マットごと）で救済するＩ／Ｏが異なる場合には、接続形態を変更する必要がある。
【０３４６】
したがって、入力されるバンクアドレス（マットアドレス）に従って、第１シフト部のシフト情報、第２シフト部のシフト情報を変更する。
【０３４７】
まず、不良アドレスをプログラムするプログラム素子は、強誘電体膜を用いた不揮発メモリや、フラッシュＲＯＭ等による不揮発型ＲＡＭ構造によるものなど種々の構造が可能である。
【０３４８】
第１シフト部用、第２シフト部用とも共通で、不良アドレスを保持する構成となっている。
【０３４９】
これらの情報は電源投入後のチップ活性化時に比較部に配置されるラッチに転送される。転送されるタイミングは、パワーオンリセットが発生された時点から、比較動作が必要となるコラムの動作までの間に行なわれる構成となっている。上述したような転送を行なう構成としては、並列に転送する手法や、シフトレジスタを用いてシリアルに転送する場合などがある。
【０３５０】
シフトレジスタで転送する場合には、比較部のラッチも含めてシフトレジスタの一部とすることで、転送作業を容易にする。転送クロックは、内部にて適当な周期のリングオシレータで発生する構成としてもよいし、外部クロックをもとに発生する構成としてもよい。
【０３５１】
比較部は、バンクアドレス（マットアドレス）の入力を、ＲＯＭ部から読出された情報と比較して、一致／不一致の結果に従って、救済情報を出力する。救済情報は、シフト場所のエンコード信号として出力され、この信号をさらにデコードすることでシフト状態を変更する。このとき、上記シフト構成でのデータブローでのヒューズリンク部は、ＭＯＳトランジスタで構成され、デコード信号はスイッチとして機能するＭＯＳトランジスタのオン／オフを制御する。
【０３５２】
図５２は、図５１に示した制御フローをより詳しく説明するフローチャートである。
【０３５３】
リード動作においては、まず、与えられた行アドレスと不良行アドレスとの比較が行なわれるとともに、並行して、バンクアドレス、列アドレスのデコードが行なわれる。正規メモリアレイにおいては、このデコード結果に基づいて、列選択のための信号ＹＳが生成される。
【０３５４】
一方で、列アドレスと不良列アドレスとの比較も行なわれる。この比較結果により、スペアコラムＩ／Ｏが選択される場合、第１に正規のメモリアレイでの信号ＹＳによる列選択が中止される。第２に、シフタの設定が完了することにより第２シフト部５０６０のシフト動作が行なわれ、つづいて、第１シフト部５０５０のシフト動作が行なわれる。
【０３５５】
つづいて、スペア行から読出されたデータとスペアＩ／Ｏからのデータとがマルチプレクサ５１００により、選択されてデータバスＤＢＳに与えられる。
【０３５６】
ライト動作においては、まず、与えられた行アドレスと不良行アドレスとの比較が行なわれるとともに、並行して、バンクアドレス、列アドレスのデコードが行なわれる。
【０３５７】
一方で、列アドレスと不良列アドレスとの比較も行なわれる。これと並行して書込データはデータバスＤＢＳを介してラッチ回路５０２０に伝達され、ライトドライバ５１１０により増幅される。これにより、書込みデータは、シフトスイッチ回路５０４０およびスペア行のＩ／Ｏ部に伝達される。
【０３５８】
行アドレスと不良行アドレスとの比較に応じて、スペア行が選択される場合、スペア行の列選択信号ＹＳ（ＣＳＬ）が活性化され、正規のメモリアレイ領域に対する列選択動作が中止される。
【０３５９】
一方、列アドレスと不良列アドレスとの比較結果により、スペアコラムＩ／Ｏが選択される場合、第１シフト部５０５０のシフト動作が行なわれ、つづいて、第２シフト部５０６０のシフト動作が行なわれる。
【０３６０】
これにより、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏを介してデータの書き込みが行われ、スペアＩ／Ｏ線対Ｓ−Ｉ／Ｏによりスペアコラムにデータが書きこまれる。
【０３６１】
図５３は、通常リード動作時のアクセス、コマンド、データ処理について示す図である。
【０３６２】
外部アドレスは、コマンドとともにラッチされ、冗長判定処理が行なわれる。冗長判定は、アドレスのプリデコードと並行して実施される。
【０３６３】
冗長判定結果はラッチされた後、その結果に従って、メモリアレイにアクセスするアドレスを通常アドレスを用いるのか、冗長アドレスを用いるのかの決定が行なわれる。コマンド信号は、バーストサイクルの終了まで保持される。メモリアレイでの動作は、アドレスの処理（冗長判定結果）を待ってから開始され、コラム選択線の活性化等の処理が行なわれる。次のサイクル以降は、バーストアドレスの発生に従って、同様の動作が繰返される。
【０３６４】
図５４は、リード動作時にアドレスをコマンドに対して１サイクル分早く取込んで処理を行なう動作を示すタイミングチャートである。
【０３６５】
したがって、アドレス信号は、各サイクルごとに取込むことになる。
取込まれたアドレス信号は、冗長判定とプリデコード処理が行なわれ、半導体記憶装置はコマンド入力待ち状態になる。もしも、コマンド入力がなければ、次のサイクルにおいて、再び取込まれた新規アドレスに対して処理が行なわれ内容が更新される。コマンド入力がなされると、冗長判定結果が活性化されてラッチされ、その結果に従って、メモリアレイにアクセスするアドレスを通常アドレスを用いるのか、冗長アドレスを用いるのかが決定される。
【０３６６】
コマンド信号は、バーストサイクルの終了までその値が保持される。メモリアレイでの動作は、既にアドレスの処理（冗長判定結果）が終了しているため、コマンドの転送とともに開始され、コラム選択線の活性化等の処理が行なわれる。
【０３６７】
次サイクル以後においては、バーストアドレスの発生に従って、同様の動作が繰返される。バーストの終了までは、バーストアドレスでアドレス処理を行ない、バースト終了とともに、再び、外部アドレスにより冗長判定処理が実施される。
【０３６８】
図５５は、通常ライト動作時のアクセス、コマンド、データ処理について示す図である。
【０３６９】
アドレス信号の処理は、リード時と同様である。ただし、取りこまれたアドレスが、ライト時の内部レイテンシ（この場合、１クロック）分だけ、最終プリデコードアドレスとしてラッチされ、シフト動作が行われると言う動作が加わる。
【０３７０】
図５６は、ライト動作時にアドレスをコマンドに対して１サイクル分早く取込んで処理を行なう動作を示すタイミングチャートである。
【０３７１】
この場合、コマンド取りこみ時には、アドレスの処理が終了していることから、ライトレイテンシの値としては、たとえば、０．５クロック分有れば、メモリアレイのアクセスを開始することが可能である。
【０３７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０３７３】
【発明の効果】
請求項１〜３および５〜６記載のメモリ回路／ロジック回路集積システムは、メモリ回路の設計期間や製造工程を短縮することが可能で、メモリ回路／ロジック回路集積システムの開発期間を短縮することが可能である。
【０３７４】
請求項４記載のメモリ回路／ロジック回路集積システムは、複数のメモリセル列がデータの入出力の構成を共有できるので、ロジック回路との間で大きなデータバス幅でデータを授受する構成を効率的に実現できる。
【０３７５】
請求項７〜８記載のメモリ回路／ロジック回路集積システムは、データ入出力の速度を向上できるので、ロジック回路との間で大きなデータバス幅でデータを授受する動作を効率的に実現できる。
【０３７６】
請求項９〜１４のメモリ回路／ロジック回路集積システムは、メモリセルアレイとは独立に設けた冗長メモリセルブロック内の冗長メモリセルと不良メモリセルとを置換する構成としたので冗長置換の効率を向上させることが可能である。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の半導体記憶装置１０００の構成を示す概略ブロック図である。
【図２】  半導体記憶装置１０００をシリコンウェハ１０上に形成していく場合の配置の例を示す概念図である。
【図３】  メモリコアを用いて、ロジック回路とを組合せたシステムを構成する場合のデバイス形成工程を概念的に示す図である。
【図４】  メモリコア１０００と、ロジックコア３０００とを互いに貼合わせた状態におけるＰ−Ｐ′断面を示す断面図である。
【図５】  写真製版工程のワンショットの領域１２で形成されるメモリコア１０００の配置の様子をより詳細に説明するための拡大図である。
【図６】  写真製版工程のワンショット分の領域に形成されるインターフェイス層１２００のパターンを説明するための拡大図である。
【図７】  メモリコアに対してインターフェイス層１２００を形成した場合のメモリコアの構成をより詳細に説明するための拡大図である。
【図８】  メモリ容量の単位を大きくする場合の形成プロセスを説明するためのフロー図である。
【図９】  図８に示したインターフェイス層を形成するためのマスクパターン１４を示す拡大図である。
【図１０】  左右に並んだ２つのチップ１０００ａおよび１０００ｂに対してインターフェイス層１２００を形成した場合の構成を示す拡大図である。
【図１１】  ロジック部３０００と対向して貼合わすためのメモリコア１０００の構造を説明するための断面図である。
【図１２】  図１１のようなメモリコアに対して、さらにインターフェイス層１２００を形成した場合の断面構造を示す断面図である。
【図１３】  図１２に示したようなメモリコア１０００をロジックコア３０００にフリップチップ上で接続した場合の断面構造を示す図である。
【図１４】  図１に示したメモリアレイ１１００の構成を説明するための概略ブロック図である。
【図１５】  図１４に示したサブワードドライバ帯ＢＳＤＲｎの詳細な構成を示すための回路図である。
【図１６】  センスアンプ部とデータ線部との接続を行なう構成を示す回路図である。
【図１７】  ＳＤＲＡＭ１０００の動作を説明するためのタイミングチャートである。
【図１８】  本発明の実施の形態２の半導体記憶装置のメモリアレイ２０００の構成を説明するための概略ブロック図である。
【図１９】  図１８に示したようなメモリコアの動作を説明するためのタイミングチャートである。
【図２０】  図１８に示した構成において、データ選択デコーダ２１００をデータ選択デコーダ２８００に置き換えた構成を示す図である。
【図２１】  メモリアレイ２０００の第２の変形例を示す概略ブロック図である。
【図２２】  図２１に示した構成の第３の変形例を示す回路図である。
【図２３】  本発明の実施の形態３のビット線対、センスアンプおよびゲート回路Ｍ−Ｉ／Ｏ線対との間のゲート回路の構成を説明する回路図である。
【図２４】  読出動作において、図２３に示したセンスアンプ部とデータ線部との接続を行なう回路の動作を説明するためのタイミングチャートである。
【図２５】  図２３に示したセンスアンプ部とデータ線部との接続を行なう回路の動作を説明するためのタイミングチャートである。
【図２６】  実施の形態３の変形例の半導体記憶装置のセンスアンプ部とデータ線部との接続を行なう構成を示す回路図である。
【図２７】  読出動作において、図２６に示したセンスアンプ部とデータ線部との接続を行なう回路の動作を説明するためのタイミングチャートである。
【図２８】  書込動作／プリチャージ動作でのセンスアンプ部とデータ線部との接続を行なう回路の動作を説明するためのタイミングチャートである。
【図２９】  本発明の実施の形態４のメモリアレイ４０００の構成を示す概略ブロック図である。
【図３０】  図２９のメモリセルアレイ４０００のサブワードドライバ部８０００の構成を説明するための拡大図である。
【図３１】  図２９に示した構成において、センスアンプを選択的に活性化させる構成を示す図である。
【図３２】  図２９に示したメモリセルアレイにおいて、行冗長部２３００の構成を示す概略ブロック図である。
【図３３】  メモリセルアレイ４０００の構成のうち、行冗長領域および列方向の冗長領域の配置を説明するための概略ブロック図である。
【図３４】  図３３に示した構成のうち、シフトスイッチ回路５０４０の構成を説明するための概念図である。
【図３５】  シフト回路５０４０が、不良メモリセルが存在する場合に、シフト動作した場合の状態を示す概念図である。
【図３６】  シフトスイッチ回路５０４０による、冗長列との置換を行うための他の構成および動作をより詳しく説明する図である。
【図３７】  救済を行なう上で、スペアＩ／Ｏを２本とも上側にシフトさせる必要がある場合の構成を示す概念図である。
【図３８】  救済を行なう上で、スペアＩ／Ｏを２本とも下側にシフトさせる必要がある場合の構成を示す概念図である。
【図３９】  救済を行なう上でスペアＩ／Ｏ線を１本は上側にシフトし、１本は下側にシフトする必要がある場合の構成を示す概念図である。
【図４０】  シフトスイッチ回路５０４０のヒューズ素子を用いた構成をより詳しく示す概略ブロック図である。
【図４１】  メモリセル列８４に不良が存在する場合の救済を行なう構成を示す図である。
【図４２】  切換回路をＣＭＯＳトランジスタで構成することで、ヒューズリンク部を１列にする構成を示す図である。
【図４３】  不要箇所のヒューズリンク部１２２をレーザブローしたことで、１段シフトされた状態を示す図である。
【図４４】  シフトリダンダンシの他の構成を示す回路図である。
【図４５】  デコード信号ＳＤＳに応じて、シフト動作を行なう構成を示す概略ブロック図である。
【図４６】  スペアセル領域に対応する第２シフト部も基本的には同様の構成を示す図である。
【図４７】  リダンダンシのシフト場所を示すデコード信号を生成するための回路７０００の構成を示す図である。
【図４８】  アドレス信号処理の流れを示すフロー図である。
【図４９】  １対２の取換えロジック回路６０００の構成を示す概略ブロック図である。
【図５０】  ２対１の取換えロジック回路６１００を示す概略ブロック図である。
【図５１】  ダイナミックに接続状態が変更可能となるようにした制御の構成例を示す図である。
【図５２】  制御フローをより詳しく説明するフローチャートである。
【図５３】  通常リード動作時のアクセス、コマンド、データ処理について示す図である。
【図５４】  リード動作時にアドレスをコマンドに対して１サイクル分早く取込んで処理を行なう動作を示すタイミングチャートである。
【図５５】  通常ライト動作時のアクセス、コマンド、データ処理について示す図である。
【図５６】  ライト動作時にアドレスをコマンドに対して１サイクル分早く取込んで処理を行なう動作を示すタイミングチャートである。
【符号の説明】
１５０，１５２  クロック入力バッファ、１００２  クロック信号入力端子、１０１０  外部制御信号入力端子群、１０１２、１０１４、１０１６、１０１８、１０２０  制御信号入力バッファ、１０２２  モードデコーダ、１０３０  アドレス信号入力端子群、１０３２〜１０４４  入力バッファ、１０４６  モードレジスタ、１０４８  ロウアドレスラッチ、１０５０  コラムアドレスラッチ、１０５２  バンクアドレスラッチ、１０５４  セルフリフレッシュタイマ、１０５６  リフレッシュアドレスカウンタ、１０５８  マルチプレクサ、１０６０バーストアドレスカウンタ、１０６２  ロウプリデコーダ、１０６４  コラムプリデコーダ、１０６６  バンクデコーダ、１０７０  データ入出力端子、１０７２〜１０８２  入出力バッファ回路、１０８６  データ入出力回路、１１００メモリアレイブロック、２１４２  メインロウデコーダ、２１０４、コラムデコーダ、２１５２  Ｉ／Ｏポート、１０００  同期型半導体記憶装置。
【図１】
0004212171.tif 000002
【図２】
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【図３】
0004212171.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0004212171.tif 000008
【図８】
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【図９】
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【図１０】
0004212171.tif 000011
【図１１】
0004212171.tif 000012
【図１２】
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【図１３】
0004212171.tif 000014
【図１４】
0004212171.tif 000015
【図１５】
0004212171.tif 000016
【図１６】
0004212171.tif 000017
【図１７】
0004212171.tif 000018
【図１８】
0004212171.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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