(57)【特許請求の範囲】
【請求項１】
電源電位とノードＡとの間にソース及びドレインが接続され、ゲートに制御信号が接続された第１のＰＭＯＳトランジスタ（Ｐ３）と、
前記ノードＡに一端ａが接続され、他端ｂが第１のＮＭＯＳトランジスタ（Ｎ４）のドレインに接続されたフューズ取り付け部と、
前記他端ｂと接地電位との間にドレイン及びソースが接続され、ゲートに前記制御信号が接続された第１のＮＭＯＳトランジスタ（Ｎ４）と、
前記電源電位と出力ノードＢとの間にソース及びドレインが接続され、ゲートに前記制御信号が接続された第２のＰＭＯＳトランジスタ（Ｐ４）と、
前記ノードＢに一端が接続され、他端が第２のＮＭＯＳトランジスタ（Ｎ５）のドレインに接続された基準抵抗と、
前記基準抵抗の他端と接地電位との間にドレイン及びソースが接続され、ゲートに制御信号が接続された第２のＮＭＯＳトランジスタ（Ｎ５）と、
前記電源電位とノードＣとの間に直列接続され、かつ前記第２のＰＭＯＳトランジスタ（Ｐ４）と並列に接続されたＰＭＯＳトランジスタ（Ｐ２）及びＮＭＯＳトランジスタ（Ｎ２）により構成され、そのゲートが共通接続されて前記ノードＡに接続され、その出力が前記ノードＢに接続された第１のインバータ回路と、
前記電源電位とノードＣとの間に直列接続され、かつ前記第１のＰＭＯＳトランジスタ（Ｐ３）と並列に接続されたＰＭＯＳトランジスタ（Ｐ１）及びＮＭＯＳトランジスタ（Ｎ１）により構成され、そのゲートが共通接続されて前記ノードＢに接続され、その出力が前記ノードＡに接続された第２のインバータ回路と、
前記ノードＣと接地電位との間にドレイン及びソースが接続され、ゲートに前記制御信号が接続された第３のＮＭＯＳトランジスタ（Ｎ３）と、
を備え、前記制御信号を初期状態において所定レベルに設定することにより前記ノードＡ，Ｂをプリチャージし、その後前記制御信号のレベルを変化させた時の前記ノードＢの電位レベルにより、前記フューズ取り付け部に取り付けられたフューズの溶断状態を検出することを特徴とするフューズ検出回路。
【請求項２】
前記フューズ取り付け部の端子ｂと前記第１のＮＭＯＳトランジスタ（Ｎ４）との間にＮＭＯＳトランジスタ（Ｎ６）を、また、前記基準抵抗の他端と第２のＮＭＯＳトランジスタの間にＮＭＯＳトランジスタ（Ｎ７）とを更に設け、前記ノードＡ，Ｂの電位が共に論理高レベルの時にのみ、トランジスタＮ６及びＮ７のゲート電位を論理高レベルに制御することを特徴とする請求項１記載のフューズ検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置、特にフューズ検出回路に関する。
【０００２】
【従来の技術】
一般に、フューズ検出回路においては、導電体で構成されたフューズを用いて、レーザーにて切断するか否で状態を記憶し検出回路で記憶状態を読み出す方法が用いられている。フューズの寸法はレーザー装置の精度で決定され、安定した高い歩留りを実現するために１００％切断可能な設定（実績のある寸法）にする傾向にある。
【０００３】
【発明が解決しようとする課題】
しかしながら、前述の寸法の決定の方法では、レーザー装置の能力を１００％引出せていないという問題点があり、また、レーザー装置能力に合わせて寸法を設定した場合、プロセスのバラツキにより一部分だけ溶断され場合があるため、従来の検出回路では開放とも短絡とも検出されず、論理出力が不定となり回路が誤動作するといった問題があった。
【０００４】
類似の課題に関連するその他の従来技術として、以下の様な文献がある。
【特許文献１】
特開２００１−１３２２４号公報
【特許文献２】
特開１０−６２４７７号公報
【０００５】
この発明は、前記従来の問題点を解決し、回路が誤動作することのないフューズ検出回路を提供することを目的とする。
【０ ０ ０ ６ 】
【課題を解決するための手段】
上記課題を解決する為に、本発明の第１ の観点においては、電源電位とノードＡとの間にソース及びドレインが接続され、ゲートに制御信号が接続された第１のＰＭＯＳトランジスタ（Ｐ３）と、前記ノードＡに一端ａが接続され、他端ｂが第１のＮＭＯＳトランジスタ（Ｎ４）のドレインに接続されたフューズ取り付け部と、前記他端ｂと接地電位との間にドレイン及びソースが接続され、ゲートに前記制御信号が接続された第１のＮＭＯＳトランジスタ（Ｎ４）と、前記電源電位と出力ノードＢとの間にソース及びドレインが接続され、ゲートに前記制御信号が接続された第２のＰＭＯＳトランジスタ（Ｐ４）と、前記ノードＢに一端が接続され、他端が第２のＮＭＯＳトランジスタ（Ｎ５）のドレインに接続された基準抵抗と、前記基準抵抗の他端と接地電位との間にドレイン及びソースが接続され、ゲートに制御信号が接続された第２のＮＭＯＳトランジスタ（Ｎ５）と、前記電源電位とノードＣとの間に直列接続され、かつ前記第２のＰＭＯＳトランジスタ（Ｐ４）と並列に接続されたＰＭＯＳトランジスタ（Ｐ２）及びＮＭＯＳトランジスタ（Ｎ２）により構成され、そのゲートが共通接続されて前記ノードＡに接続され、その出力が前記ノードＢに接続された第１のインバータ回路と、前記電源電位とノードＣとの間に直列接続され、かつ前記第１のＰＭＯＳトランジスタ（Ｐ３）と並列に接続されたＰＭＯＳトランジスタ（Ｐ１）及びＮＭＯＳトランジスタ（Ｎ１）により構成され、そのゲートが共通接続されて前記ノードＢに接続され、その出力が前記ノードＡに接続された第２のインバータ回路と、前記ノードＣと接地電位との間にドレイン及びソースが接続され、ゲートに前記制御信号が接続された第３のＮＭＯＳトランジスタ（Ｎ３）と、を備え、前記制御信号を初期状態において所定レベルに設定することにより前記ノードＡ，Ｂをプリチャージし、その後前記制御信号のレベルを変化させた時の前記ノードＢの電位レベルにより、前記フューズ取り付け部に取り付けられたフューズの溶断状態を検出することを特徴とするフューズ検出回路が提供される。
【０００７】
この構成の回路によれば、フューズ切断の有無を基準抵抗と比較することによって、フューズが一部分だけ溶断された場合でもフューズ切断を判定することが可能となる。従って、レーザー装置能力限界近辺のフューズ寸法を使用できフューズ面積を縮小できる。
【０００８】
また、本発明の第２の観点によれば、前記フューズ取り付け部の端子ｂと前記第１のＮＭＯＳトランジスタ（Ｎ４）との間にＮＭＯＳトランジスタ（Ｎ６）を、また、前記基準抵抗の他端と第２のＮＭＯＳトランジスタの間にＮＭＯＳトランジスタ（Ｎ７）とを更に設け、前記ノードＡ，Ｂの電位が共に論理高レベルの時にのみ、トランジスタＮ６及びＮ７のゲート電位を論理高レベルに制御することを特徴とする請求項１記載のフューズ検出回路が提供される。
【０００９】
この構成の回路によれば、フューズの溶断判定後トランジスタN6、N7がオフするので抵抗素子部や未切断フューズ部での貫通電流を無くすことが可能となる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００１３】
［第１の実施の形態］
図１はこの発明の第１の実施の形態を示すフューズ検出回路の回路図であって、フューズ素子（フューズ１）と基準となる抵抗素子（抵抗１）とPMOSトランジスタ(P1-P4)とNMOSトランジスタ(N1-N5)とCMOSインバータ(INV1)からなる。
【００１４】
フューズ１の一方の端子bはトランジスタN4の一ドレインに接続され、フューズ１の他方の端子aはトランジスタN1のドレインとトランジスタP1のドレインとトランジスタP3のドレイン、即ち、ノードAに接続される。
【００１５】
トランジスタN4のソースは基準電位（例えば接地電位）GNDに接続され、トランジスタN1のソースは、トランジスタN3のドレイン（ノードC）に接続され、トランジスタP1とトランジスタP3のソースは電源電圧VCCに接続され、トランジスタN3のソースは基準電位GNDに接続される。
【００１６】
抵抗１の一方の端子はトランジスタN5のドレインに接続され、抵抗１の他方は、トランジスタN2のドレインとトランジスタP2のドレインとトランジスタP4のドレイン、即ちノードBに接続され、また、信号出力用インバータINV1のゲートにも接続される。
【００１７】
トランジスタN5のソースは基準電位GNDに接続され、トランジスタN2のソースは、トランジスタN3のドレインに接続され、トランジスタP2とトランジスタP4のソースは電源電圧VCCに接続される。
【００１８】
また、トランジスタN1、P1のゲートは共通にノードBに接続され、トランジスタN2、P2のゲートは共通にノードAに接続される。このトランジスタN1,P1はインバータ回路（第２のインバータ回路）を構成し、トランジスタN2,P2もインバータ回路（第１のインバータ回路）を構成している。トランジスタP3とP4とトランジスタN3とN4とN5のゲートは、信号１に接続される。
【００１９】
更にINV1のゲートはノードBに接続され出力信号OUTが出力される。また、抵抗１の抵抗値はフューズ１の未切断時の抵抗値以上ものが使用されている。
【００２０】
出力OUTの電位レベルが"L"レベル（例えば接地電位）時フューズ未切断とし、"H"レベル（例えば電源電位）時フューズ切断と判定すると定義する。
【００２１】
初期化状態、即ち信号１の電位レベルが"L"レベルの場合、トランジスタP3及びP4がオンし、トランジスタN3、N4、N5はオフする。この時CMOSインバータINV1の入力レベルは"H"レベルとなりインバータINV1のレベルは"L"レベルとなっており初期化時はフューズ未切断の設定となっている。
【００２２】
次に、信号１の電位レベルが"L"レベルから"H"レベルへ遷移すると、トランジスタP3及びP4がオフし、トランジスタN3、N4、N5がオンしフューズの状態を判定する。フューズ１が切断されている場合、（フューズ１部の抵抗）＞（抵抗１の抵抗）という関係になり、前述の第１のインバータ回路の入力であるノードAの電位が"H"レベル、その出力であるノードBの電位が"L"レベルとなるので、インバータINV1のゲート電位レベルは"H"レベルから"L"レベルへ遷移し、出力OUTは"L"レベルから"H"レベルへ遷移しフューズ１は切断していると判定される。
【００２３】
一方、フューズ１が未切断の場合は（フューズ１部の抵抗）＜（抵抗１の抵抗）という関係になり、前述の第１のインバータ回路の入力であるノードAの電位が"L"レベル、その出力であるノードBの電位が"H"レベルとなるので、インバータINV1の入力レベルは"H"レベルを維持し、出力レベルは"L"レベルとなるのでフューズ１は未切断であるという判定になる。
【００２４】
以上のように第１の実施の形態によれば、フューズ切断の有無を基準抵抗と比較することによって、フューズが一部分だけ溶断された場合でもフューズ切断を判定することが可能となる。従って、レーザー装置能力限界近辺のフューズ寸法を使用できフューズ面積を縮小できる効果がある。
【００２５】
［第２の実施の形態］
図２はこの発明の第２の実施の形態を示す回路図であって、フューズ素子（フューズ１）と基準となる抵抗素子（抵抗１）とPMOSトランジスタ(P1-P4)とNMOSトランジスタ(N1-N7)とCMOSインバータ(INV1,2)とCMOS NORゲート(NOR1)からなる。
【００２６】
フューズ１の一方の端子bはトランジスタN6のドレインに接続され、フューズ１の他方の端子aはトランジスタN1のドレインとトランジスタP1のドレインとトランジスタP3のドレイン、即ちノードAに接続される。
【００２７】
トランジスタN6のソースはトランジスタN4のドレインに接続され、トランジスタN4のソースは基準電位GNDに接続される。また、トランジスタN1のソースは、トランジスタN3のドレイン（ノードC)に接続され、トランジスタP1とP3のソースは電源電圧VCCに接続され、トランジスタN3のソースは基準電位GNDに接続される。
【００２８】
抵抗１の一方の端子はトランジスタN7のドレインに接続され、抵抗１の他方の端子は、トランジスタN2のドレインとトランジスタP2、P4のドレイン、即ちノードBに接続される。
【００２９】
トランジスタN7のソースはトランジスタN5のドレインに接続され、トランジスタN5のソースは基準電位GNDに接続される。トランジスタN2のソースは、トランジスタN3のドレイン（ノードC)に接続され、トランジスタP2、P4のソースは電源電圧VCCに接続される。
【００３０】
また、トランジスタN1,P1のゲートは、前記ノードBに接続され、トランジスタN2,P2のゲートは、前記ノードAに接続される。このトランジスタN1,P1はインバータ回路（第２のインバータ回路）を構成し、トランジスタN2,P2はインバータ回路（第１のインバータ回路）を構成する。トランジスタP3、P4とトランジスタN3、N4、N5のゲートは、信号１に接続される。
【００３１】
更に前記ノードBはインバータINV1のゲートに接続され、端子OUTから出力信号が取り出される。また、ノードAはインバータINV2のゲートに接続され、出力端子OUTbから出力信号が取り出される。
【００３２】
CMOS NORゲートNOR1の２つの入力にはインバータINV1とインバータINV2の出力OUT/OUTbがそれぞれ接続されており、NORゲートNOR1の出力は、トランジスタN6、N7のゲートに接続される。また、抵抗１の抵抗値はフューズ１未切断時の抵抗値以上ものが使用されている。
【００３３】
先ず、出力OUTのレベルが"L"レベル（例えば接地電位）時にフューズ未切断とし、"H"レベル（例えば外部電源電位）時にフューズ切断と判定するものとする。初期状態、即ち信号１のレベルが"L"レベルの場合、トランジスタP3、P4がオンし、トランジスタN3、N4、N5はオフする。この時CMOSインバータINV1、INV2のそれぞれのゲートレベルは共に"H"レベルとなり、それぞれの出力OUT及びOUTbのレベルは共に"L"レベルとなっている。従って、NORゲートの出力レベルは"H"レベルとなっておりトランジスタN6、N7はオン状態にある。
【００３４】
次に、信号１のレベルが"L"レベルから"H"レベルへ遷移すると、トランジスタP3、P4がオフし、トランジスタN3、N4、N5がオンしフューズの状態を判定する。
【００３５】
フューズ１が切断されている場合、（フューズ１部の抵抗）＞（抵抗１の抵抗）という関係になり、前述の第１のインバータ回路の入力であるノードAの電位が"H"レベル、その出力であるノードBの電位が"L"レベルとなるため、インバータINV1のゲートレベルは"H"レベルから"L"レベルへ遷移し、出力OUTのレベルは"H"レベルと遷移しフューズ１が切断していると判定される。また、インバータINV2のゲートレベルは"H"レベルを維持するので、出力OUTbのレベルは"L"レベルを維持する。
【００３６】
一方、フューズ１が未切断の場合は（フューズ１部の抵抗）＜（抵抗１の抵抗）という関係になり、前述の第１のインバータ回路の入力であるノードAの電位が"L"レベル、その出力であるノードBの電位が"H"レベルとなるため、インバータINV1のゲートレベルは"H"レベルを維持しているので、出力OUTは"L"レベルを維持し、フューズ１は未切断であると判定される。この時、インバータINV2のゲートレベルは"L"レベルへ遷移し、出力OUTbは"H"レベルへ遷移する。
【００３７】
出力OUT又は出力OUTbの一方の電位レベルが"H"レベルに遷移すると、NORゲートNOR1の出力の電位レベルは、"H"レベルから"L"レベルへ遷移しトランジスタN6とトランジスタN7がオフする。
【００３８】
以上のように第１の実施の形態ではフューズ判定後の状態において基準部（抵抗素子部）や未切断フューズ部で貫通電流が発生していたが、第２の実施の形態によればフューズの溶断判定後トランジスタN6、N7がオフすることにより抵抗素子部や未切断フューズ部での貫通電流を無くすという効果が得られる。
【００３９】
［第３の実施の形態］
図３はこの発明の第３の実施の形態を示す回路図であって、フューズ素子（フューズ１）と基準となる抵抗素子（抵抗１）とPMOSトランジスタ(P1-P4)とNMOSトランジスタ(N1-N3)とCMOSインバータ(INV1)からなる。
【００４０】
フューズ１の一方の端子aはトランジスタN1のソース（ノードC）に接続され、フューズ１の他方の端子bはトランジスタN3のドレイン（ノードE）に接続される。トランジスタN1のドレインはトランジスタP1とP3のドレイン、即ちノードAに接続され、トランジスタN3のソースは基準電位GNDに接続され、トランジスタP1とP3のソースは電源電圧VCCに接続される。
【００４１】
抵抗１の一方の端子はトランジスタN2のソース（ノードD）に接続され、抵抗１の他方の端子は前記ノードEに接続され、トランジスタN2のドレインはトランジスタP2とP4のドレイン、即ちノードBに接続され、トランジスタP2とトランジスタP4のソースは電源電圧VCCに接続される。
【００４２】
また、トランジスタN1、P1のゲートは、ノードB接続されて第１のインバータ回路を構成し、トランジスタN2、P2のゲートは、ノードAに接続されて第２のインバータ回路を構成する。トランジスタP3とP4とN3のゲートは、信号１に接続される。
【００４３】
更にノードBはインバータINV1のゲートに接続され、その出力が出力端子OUTに接続される。また、抵抗１の抵抗値はフューズ１未切断時の抵抗値以上のものが使用されている。
【００４４】
まず、出力OUTの電位レベルが"L"レベル（例えば接地電位）時にフューズ未切断とし、出力OUTの電位レベルが"H"（例えば外部電源電位）レベル時にフューズ切断と判定するものとする。初期化状態、即ち信号１の電位レベルが"L"レベルの場合、トランジスタP3及びP4がオンし、トランジスタN3はオフする。その状態でインバータINV1のゲート電位レベルは"H"レベルとなりインバータINV1の出力OUTは"L"レベルとなっており初期化時はフューズ未切断の設定となっている。
【００４５】
次に、信号１の電位レベルが"H"レベルへ遷移すると、トランジスタP3及びP4がオフしトランジスタN3がオンしフューズの状態を判定する。
【００４６】
フューズ１が切断されている場合、（フューズ１部の抵抗）＞（抵抗１の抵抗）という関係になり、前述の第２のインバータ回路の入力であるノードAの電位が"H"レベル、その出力であるノードBの電位が"L"レベルとなるので、インバータINV1のゲート電位レベルが"L"レベルへ、出力OUTの電位レベルは"H"レベルへと遷移しフューズ１が切断していると判定される。
【００４７】
一方、フューズ１が未切断の場合は（フューズ１部の抵抗）＜（抵抗１の抵抗）という関係になり、前述の第２のインバータ回路の入力であるノードAの電位が"L"レベル、その出力であるノードBの電位が"H"レベルとなるので、インバータINV1のゲート電位レベルは"H"レベルを維持し、出力OUTの電位レベルは"L"レベルを維持しフューズ１は未切断であるという判定になる。
【００４８】
例えば電源電圧VCCが1.0Vなどの低電圧の場合、第１または第２の実施の形態では、判定回路で使用しているアンプの応答速度が低下し、アンプが応答する前に抵抗素子抵抗１や未切断フューズ１を介してノードAとノードBのそれぞれの電荷が放電され、ノードAとノードBとの電位差が小さくなり、判定に時間を要するため、電源投入シーケンスで定められている時間内には正常判断出来なくなる。しかしながら、第３の実施の形態のようなアンプ部とフューズ部と基準部（抵抗素子部）を一体化することによって、先のような問題を回避することが可能となり例えば電源電圧VCCが1.0Vなどの低電圧でも正常動作するという効果が得られる。
【００４９】
［第４の実施の形態］
第４の実施の形態においては、第１〜第３の実施の形態におけるフューズ判定回路の基準抵抗（抵抗１）を未切断フューズ部の抵抗の２倍以上に設定する。その他の構成は第１から第３の実施の形態と同様である。
【００５０】
まず、比較回路を効率よく動作させるためには基準値（基準抵抗）から比較する値の差が大きくなる程、安定に且つ高速に動作する。仮にフューズ判定回路における前記基準抵抗（抵抗１）を未切断フューズ部の抵抗と同じに設定すると、フューズ未切断の場合において比較回路は正常に動作しないのは言うまでもない。トランジスタの性能にもよるが、フューズ判定回路における基準抵抗（抵抗１）を未切断フューズ部の抵抗の２倍以上に設定することによって安定した比較回路を実現できる。その他の動作は第１から第３の実施の形態と同様である。
【００５１】
本実施の形態においては、フューズの切断、未切断の判定を安定して得ることが出来るという効果の他に、特に低電圧時においてフューズ判定回路の応答速度の低下を抑制できるという効果が得られる。
【００５２】
【発明の効果】
以上詳細に説明したように、請求項１に記載の発明によれば、電源電位とノードＡとの間にソース及びドレインが接続され、ゲートに制御信号が接続された第１のＰＭＯＳトランジスタ（Ｐ３）と、前記ノードＡに一端ａが接続され、他端ｂが第１のＮＭＯＳトランジスタ（Ｎ４）のドレインに接続されたフューズ取り付け部と、前記他端ｂと接地電位との間にドレイン及びソースが接続され、ゲートに前記制御信号が接続された第１のＮＭＯＳトランジスタ（Ｎ４）と、前記電源電位と出力ノードＢとの間にソース及びドレインが接続され、ゲートに前記制御信号が接続された第２のＰＭＯＳトランジスタ（Ｐ４）と、前記ノードＢに一端が接続され、他端が第２のＮＭＯＳトランジスタ（Ｎ５）のドレインに接続された基準抵抗と、前記基準抵抗の他端と接地電位との間にドレイン及びソースが接続され、ゲートに制御信号が接続された第２のＮＭＯＳトランジスタ（Ｎ５）と、前記電源電位とノードＣとの間に直列接続され、かつ前記第２のＰＭＯＳトランジスタ（Ｐ４）と並列に接続されたＰＭＯＳトランジスタ（Ｐ２）及びＮＭＯＳトランジスタ（Ｎ２）により構成され、そのゲートが共通接続されて前記ノードＡに接続され、その出力が前記ノードＢに接続された第１のインバータ回路と、前記電源電位とノードＣとの間に直列接続され、かつ前記第１のＰＭＯＳトランジスタ（Ｐ３）と並列に接続されたＰＭＯＳトランジスタ（Ｐ１）及びＮＭＯＳトランジスタ（Ｎ１）により構成され、そのゲートが共通接続されて前記ノードＢに接続され、その出力が前記ノードＡに接続された第２のインバータ回路と、前記ノードＣと接地電位との間にドレイン及びソースが接続され、ゲートに前記制御信号が接続された第３のＮＭＯＳトランジスタ（Ｎ３）と、を備え、前記制御信号を初期状態において所定レベルに設定することにより前記ノードＡ，Ｂをプリチャージし、その後前記制御信号のレベルを変化させた時の前記ノードＢの電位レベルにより、前記フューズ取り付け部に取り付けられたフューズの溶断状態を検出する構成としたので、フューズが一部分だけ溶断された場合でもフューズ切断を判定することが可能となる。従って、レーザー装置能力限界近辺のフューズ寸法を使用できフューズ面積を縮小できる。
【００５３】
また、請求項２記載の発明によれば、請求項１記載の発明において、前記フューズ取り付け部の端子ｂと前記第１のＮＭＯＳトランジスタ（Ｎ４）との間にＮＭＯＳトランジスタ（Ｎ６）を、また、前記基準抵抗の他端と第２のＮＭＯＳトランジスタの間にＮＭＯＳトランジスタ（Ｎ７）とを更に設け、前記ノードＡ，Ｂの電位が共に論理高レベルの時にのみ、トランジスタＮ６及びＮ７のゲート電位を論理高レベルに制御する構成としたので、フューズの溶断判定後トランジスタＮ ６ 、Ｎ ７ がオフすることにより抵抗素子部や未切断フューズ部での貫通電流を無くすことができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態における回路図である。
【図２】この発明の第２の実施の形態における回路図である。
【図３】この発明の第３の実施の形態における回路図である。
【符号の説明】
P1,P2,P3,P4      PMOSトランジスタ
N1,N2,N3,N4,N5,N6,N7  NMOSトランジスタ
INV1,INV2      CMOSインバータ
NOR1      CMOSNORゲート
【図１】
0004360485.tif 000002
【図２】
0004360485.tif 000003
【図３】
0004360485.tif 000004