(57)【特許請求の範囲】
【請求項１】
アナログ信号が印加されるアナログ入力端子と、
電源電圧とアースと間に直列に配置された２のｍ乗個の抵抗群を有し、前記抵抗群の各抵抗間に複数の基準電圧を発生する基準電圧発生回路と、
前記アナログ入力端子からの信号を一方の入力端子に印加され、前記基準電圧発生回路からの信号を他方の入力端子に印加され、２つの信号を比較する比較器と、
前記複数の基準電圧の中から１つの基準電圧を前記他方の入力端子に印加するか否かを決めるトランスミッションゲートと、
一方の端子が一定電位に接地されるｎ（ｎは２以上の自然数）個のコンデンサ群と、
前記ｎ個のコンデンサ群を前記他方の入力端子に並列接続するｎ個のトランスミッションゲート群と、
前記ｎ個のコンデンサ群の第１及び第２コンデンサに、前記基準電圧発生回路からの第１及び第２の基準電圧を、それぞれ保持させ、前記第１及び第２の基準電圧の間で電荷を移動させることで中間基準電圧を発生させる様に、前記トランスミッションゲート及びｎ個のトランスミッションゲート群のオン・オフを制御する制御回路と、を備え、
前記中間基準電圧と前記アナログ値とを前記比較器で比較することで、ｍビット以上のデジタル値に変換することを特徴とする逐次比較型ＡＤコンバータ。
【請求項２】
前記第１及び第２のコンデンサはいずれも等しい容量値を有することを特徴とする請求項１記載の逐次比較型ＡＤコンバータ。
【請求項３】
請求項２記載の逐次比較型ＡＤコンバータを組み込んだことを特徴とするマイクロコンピュータ。
【請求項４】
前記マイクロコンピュータの外部に設けられた複数の外部端子から、いずれか１つを選択するセレクタとを備え、前記セレクタからの出力信号をアナログ入力端子に印加することを特徴とする請求項３記載のマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、逐次比較型ＡＤ変換回路に関し、特にコンパレータの基準電圧を発生する直列抵抗回路網の抵抗数を増加させることなくＡＤ変換の精度を向上させる逐次比較型ＡＤ変換回路に関する。
【０００２】
【従来の技術】
電子機器、産業機器などに内蔵されるマイクロコンピュータは、機器の動作を制御するために、機器が或る状態にあることを示すデータを取り込んで、所定の演算処理を施し、その結果の演算データを用いて機器をシーケンシャルに動作させる制御動作を繰り返し行う。
【０００３】
ここで、マイクロコンピュータでの演算処理は、２進数で行うため、外部からデジタルデータを取り込んで演算処理を行うのには問題ないが、アナログ信号を取り込んで演算処理を行う場合には、マイクロコンピュータの入力ポートとＣＰＵ（Central Processing Unit）との間にアナログ信号をデジタル信号に変換するＡＤコンバータを組み込むことが必要になる。
【０００４】
ここで、ＡＤコンバータには、一括比較型と逐次比較型があるが、以下に後者の逐次比較型ＡＤコンバータについて簡単に説明する。例えば、アナログ信号をｍビットのデジタル信号に変換する場合、逐次比較型ＡＤコンバータには、電源Ｖｄｄ及びアース間に直列接続した２m本の抵抗、アナログ信号を前記直列抵抗の特定のｍ個の接続点電圧と順次比較するコンパレータ、及びコンパレータの比較出力を保持するｍビットのレジスタが必要になる。
【０００５】
この逐次比較型ＡＤコンバータの動作は以下の通りである。まず、アナログ信号と電源電圧Ｖｄｄとアースとの中心電圧Ｖｄｄ／２とを比較し、アナログ信号が、Ｖｄｄ／２より大きい場合、レジスタの最上位ビットに「１」を保持させる。次に、アナログ信号が（Ｖｄｄ／２〜Ｖｄｄ）の間に存在することが判明したため、アナログ信号と（Ｖｄｄ／２〜Ｖｄｄ）の中心電圧３Ｖｄｄ／４とを比較し、例えばアナログ信号が３Ｖｄｄ／４より小さい場合、レジスタの上位２ビット目に比較出力「０」を保持させる。次に、アナログ信号が（Ｖｄｄ／２〜３Ｖｄｄ／４）の間に存在することが判明したため、アナログ信号と（Ｖｄｄ／２〜３Ｖｄｄ／４）の中心電圧５Ｖｄｄ／８とを比較し、例えばアナログ信号が５Ｖｄｄ／８より大きい場合、レジスタの上位３ビット目に比較出力「１」を保持させる。同様の動作をレジスタの最下位ビットまで繰り返すことによって、アナログ信号に対応するｎビットのデジタル値をレジスタに保持している。そして、マイクロコンピュータは、レジスタの内容をＣＰＵに取り込んで所望の演算処理を行っている。
【０００６】
ところで、ＡＤ変換精度を向上させるために、上記逐次比較型ＡＤコンバータの分解能を（ｍ＋ｎ）ビットに変更する場合、従来は電源Ｖｄｄ及びアーア間に直列接続する抵抗数をｎ(m+n)本に増やすことによって対処していた。例えば、分解能を８ビットから１０ビットに変更する場合、直列抵抗数を２５６本から１０２４本にする必要があった。
【０００７】
【発明が解決しようとする課題】
しかしながら、ＡＤ変換精度を向上させるために、直列抵抗回路網の抵抗数を増大すると、チップ面積が大幅に増加してしまい、コストアップを招くという問題があった。
【０００８】
本発明の目的は、直列抵抗回路網の抵抗数を増加させることなくＡＤ変換の精度を向上させた逐次比較型ＡＤ変換回路を提供することである。
【０００９】
また、本発明の他の目的は、ｍビットの分解能の直列抵抗回路網を用いて、ｍビット以上のデジタル信号を生成できる逐次比較型ＡＤコンバータを提供することである。
【００１０】
さらに、本発明の他の目的は、アナログ信号を取り込んで演算処理を行うマイクロコンピュータに組み込むのに好適な逐次比較型ＡＤコンバータを提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１に記載の逐次比較型ＡＤ変換器は、アナログ信号と基準電圧とをコンパレータによって逐次比較してデジタル信号に変換する逐次比較型ＡＤコンバータにおいて、少なくとも第１及び第２の基準電圧を含む複数の基準電圧を発生する基準電圧発生回路と、前記複数の基準電圧を前記コンパレータの入力ノードに出力するか否かを切換えるスイッチと、ｎ（ｎは２以上の自然数）個のコンデンサ群と、前記ｎ個のコンデンサ群を前記コンパレータの入力ノードに選択的に並列接続するｎ個のスイッチ群と、前記スイッチ及びｎ個のスイッチ群のオン・オフを制御する制御回路とを備え、前記制御回路は、前記コンパレータの比較結果に応じて、前記第１及び第２の基準電圧間を分割した複数の中間基準電圧を前記コンパレータの入力ノードに発生させ、該個々の中間基準電圧と前記アナログ信号とを前記コンパレータによって逐次比較することを特徴としている。
上記の手段によれば、基準電圧発生回路から発生する基準電圧から、さらに新たな複数の基準電圧を発生することができ、従来例のように大幅なチップ面積の増大を伴うことなく、ＡＤ変換の分解能を向上することができる。
【００１２】
また、請求項２に記載の逐次比較型ＡＤ変換器は、アナログ信号を基準電圧とをコンパレータよって、逐次比較してデジタル信号に変換する逐次比較型ＡＤコンバータにおいて、ｍビットのデジタル信号を得るために必要な本数の抵抗を直列接続して成り、複数の基準電圧を発生する直列抵抗回路網と、前記直列抵抗回路網から発生する前記複数の基準電圧を前記コンパレータの入力ノードに出力するか否かを切換えるスイッチと、ｎ（ｎは２以上自然数）個のコンデンサ群と、前記ｎ個のコンデンサ群を前記コンパレータの入力ノードに選択的に並列接続するｎ個のスイッチ群と、前記スイッチ及びｎ個のスイッチ群のオン・オフを制御する制御回路とを備え、前記制御回路は、前記アナログ信号をそれに対応するｍビットのデジタル信号へ変換する期間中は、前記スイッチをオン状態に維持すると共にｎ個のスイッチ群をオフ状態に維持し、かかる変換を終了した後に、前記コンパレータの比較結果に応じて、前記スイッチ及びｎ個のスイッチ群をオン・オフ制御することにより、前記直列抵抗網から発生する基準電圧間をさらに分割した複数の中間基準電圧を前記コンパレータの入力ノードに発生させ、該個々の中間基準電圧と前記アナログ信号とを前記コンパレータによって逐次比較することにより、前記アナログ電圧を（ｍ＋ｎ）ビットのデジタル信号に変換することを特徴としている。
【００１３】
上記の手段によれば、ｍビットの分解能の直列抵抗回路網を用いてＡＤ変換精度の高い（ｍ＋ｎ）ビットのデジタル信号を生成できる逐次比較型ＡＤコンバータを提供することができる。
【００１４】
請求項３に記載の逐次比較型ＡＤ変換器は、アナログ信号と基準電圧とをコンパレータによって逐次比較してデジタル信号に変換する逐次比較型ＡＤコンバータにおいて、第１の基準電圧Ｖ１と第２の基準電圧Ｖ２を含む複数の基準電圧を発生する基準電圧発生回路と、前記複数の基準電圧を前記コンパレータの入力ノードに出力するか否かを切換える第１のスイッチと、第１及び第２のコンデンサと、前記第１及び第２のコンデンサを前記コンパレータの入力ノードに選択的に並列接続する第２及び第３のスイッチと、前記第２及び第３のスイッチのオン・オフを制御する制御回路とを備え、前記制御回路は、前記コンパレータの比較結果に応じて、前記第１及び第２の基準電圧Ｖ１、Ｖ２を分圧し、以下の数式で表される複数の中間基準電圧Ｖを前記コンパレータの入力ノードに発生させ、該個々の中間基準電圧Ｖと前記アナログ信号とを前記コンパレータによって逐次比較することを特徴とする。
【００１５】
Ｖ＝Ｖ１＋ΔＶ（Ａn／２n＋Ａn-1／２n―1＋…＋Ａ0／２）
ここで、ΔＶ＝Ｖ２−Ｖ１、Ａj（ｊ＝０〜ｎ）は０または１
ｎは１以上の自然数である。
【００１６】
かかる手段によれば、第１〜第３のスイッチ、第１及び第２のコンデンサを用いるのみで、任意のビット分解能を有するＡＤコンバータを実現することができるとともに、チップ面積を大幅に節約することができる。
【００１７】
請求項４に記載の逐次比較型ＡＤ変換器は、請求項１、２、３に記載の逐次比較型ＡＤコンバータにおいて、前記ｎ個のコンデンサ群のコンデンサ、第１及び第２のコンデンサは等しい容量値を有することを特徴とする。これにより、中間基準電圧は、基準電圧間の１／２の電圧（中心電圧）となるので、ＡＤ変換精度を向上できる。
【００１８】
請求項５に記載の逐次比較型ＡＤ変換器は、請求項１、２、３、４のいずれかに記載の逐次比較型ＡＤコンバータにおいて、前記スイッチ及びｎ個のスイッチ群、前記第１、第２及び第３のスイッチは、トランスミッションゲートによって構成されることを特徴とする。これにより、各スイッチのオン抵抗が下がるので、正確な基準電圧を発生することができる。
【００１９】
請求項６に記載の発明は、請求項１、２、３、４、５のいずれかに記載の逐次比較型ＡＤコンバータを組み込んだことを特徴とするマイクロコンピュータである。
【００２０】
かかる手段によれば、アナログ信号を取り込んで演算処理を行い、その結果に基づいて電子機器等の制御を高精度に行うマイクロコンピュータを提供することができる。
【００２１】
【発明の実施の形態】
図１は、本発明の第１の実施形態に係る逐次比較型ＡＤコンバータを示すブロック図である。
【００２２】
図１において、１は直列抵抗回路網であり、抵抗値Ｒを有する抵抗を２m本の抵抗を電源Ｖｄｄとアースの間に直列接続したものである。例えば、８ビットのデジタル信号を得るためには、抵抗数は２５６本となる。直列抵抗回路網１の各抵抗の接続点からは、電源Ｖｄｄとアース間を２５６分割した基準電圧が出力される。例えば、電源Ｖｄｄが５Ｖの場合、約２０ｍＶピッチの基準電圧が発生することになる。本実施例の逐次比較型ＡＤコンバータでは、以下に詳しく説明するように、この直列抵抗回路網１から発生する２０ｍＶピッチの基準電圧をさらに分割した中間基準電圧を発生させることによって、１１ビットのデジタル信号を得られるようにしている。
【００２３】
２は、この基準抵抗の出力を受けるトランスミッションゲートである。セレクタ回路３から出力されるセレクト信号によって、いずれか１つのトランスミッションゲートがオン（開状態）となることにより、２５６の基準電圧のうち１つの基準電圧が出力される。
【００２４】
この基準電圧は、トランスミッションゲートから成るスイッチ４を介して、コンパレータ５の反転入力ノード６に出力される。コンパレータ５の反転入力（−）ノード６には、トランスミッションゲートＴＧ１、ＴＧ２、ＴＧ３から成るスイッチ群７を介して、コンデンサ８１，８２，８３（コンデンサ群８）が並列に接続される。
【００２５】
制御信号発生回路９は、コンパレータ５の出力に応じて制御信号Ｓ０〜Ｓ３を出力し、トランスミッションゲートＴＧ１、ＴＧ２、ＴＧ３のオン・オフ（開閉）を制御する。また、この制御信号発生回路９は、コンパレータ５の出力に応じて、セレクタ回路３を制御する。
【００２６】
１０は、アナログ入力回路であり、マイクロコンピュータに設けられた例えば８個のアナログ入力端子ＡＤ０〜ＡＤ７のいずれか１個に印加されたアナログ信号をコンパレータ５の非反転入力端子（＋）に出力する。１１は、３ビットのチャンネルレジスタであり、アナログ入力端子ＡＤ０〜ＡＤ７のいずれか１個を選択するための３ビットデータがデータバス１２を介してセットされる。
【００２７】
１３は、比較結果レジスタであり、コンパレータ５によって逐次比較行われた結果である、８ビットのデジタルデータの最下位ビット（「１」または「０」）を保持する。そして、この比較結果レジスタ１３のデータに応じて、セレクタ回路３は、さらに３ビットのデジタルデータを得るために、以下に説明するようなトランスミッションゲート２の制御を行う。
【００２８】
１４は、データレジスタであり、コンパレータ５の出力であるデジタル信号を保持するための１１ビットレジスタである。このデジタル信号はデータバス１２に転送され、所定の目的のためにＣＰＵにおいて演算処理がなされる。
【００２９】
以下に、図１に示した逐次比較型ＡＤコンバータの動作を説明する。まず、逐次比較型ＡＤコンバータは、アナログ入力回路１０から出力されるアナログ信号と直列抵抗回路網１から出力される基準電圧とをコンパレータ５によって逐次比較することにより、８ビットのデジタル信号を得る。このＡＤ変換期間中は、制御信号発生回路９から出力される制御信号Ｓ０〜Ｓ３に応じて、スイッチ４はオン、トランスミッションゲートＴＧ１、ＴＧ２、ＴＧ３は、すべてオフしている。
【００３０】
すなわち、制御信号発生回路９から制御信号Ｔ１が発生すると、電源Ｖｄｄとアースとの中心電圧Ｖｄｄ／２が、トランスミッションゲート２及びスイッチ４を介してコンパレータ５に印加され、アナログ信号とＶｄｄ／２との比較が行われる。例えば、アナログ信号がＶｄｄ／２よりも大きい場合、コンパレータ５の出力は「１」となり、データレジスタ１４の最上位ビットに「１」を保持させる。次に、コンパレータ５の出力によって、アナログ信号が（Ｖｄｄ／２〜Ｖｄｄ）の間に存在することが判明したため、制御信号発生回路９は、次の制御信号Ｔ２を発生する。すると、（Ｖｄｄ／２〜Ｖｄｄ）の中心電圧３Ｖｄｄ／４がコンパレータ５に印加され、アナログ信号と中心電圧３Ｖｄｄ／４とに比較が行われる。
例えばアナログ信号が３Ｖｄｄ／４より小さい場合、データレジスタ１４の上位２ビット目に比較出力「０」を保持させる。
【００３１】
次に、アナログ信号が（Ｖｄｄ／２〜３Ｖｄｄ／４）の間に存在することが判明したため、制御信号発生回路９は、次の制御信号Ｔ３を発生する。すると、（Ｖｄｄ／２〜３Ｖｄｄ／４）の中心電圧５Ｖｄｄ／８がコンパレータ５に印加され、アナログ信号と中心電圧５Ｖｄｄ／８との比較が行われる。例えばアナログ信号が５Ｖｄｄ／８より大きい場合、データレジスタ１４の上位３ビット目に比較出力「１」を保持させる。同様の動作を８ビット繰り返すことによって、アナログ信号に対応する８ビットのデジタル信号をデータレジスタ１４に保持する。
【００３２】
このようにして得られた最下位ビットのデータは、比較結果レジスタ１３に保持される。比較結果レジスタ１３のデータが「１」である場合、アナログ信号Ｖｉｎは、最後に出力された基準電圧をＶjとすると、Ｖj＜Ｖｉｎ＜Ｖj+1であることを示している。一方、比較結果レジスタ１３のデータが「０」である場合、Ｖj-1 ＜Ｖｉｎ＜Ｖj であることを示している。
【００３３】
以下に説明する本発明の特徴とする新たな基準電圧の発生方法は、アナログ電圧Ｖｉｎが挟まれる２つの基準電圧を用いる必要があるため、この比較結果レジスタ１３のデータに基づいて、その２つの基準電圧を特定し、その２つの基準電圧を順次出力するように、セレクタ回路３を制御する。
【００３４】
次に、本発明の特徴とする新たな基準電圧の発生方法の原理について、図２を参照して説明する。この例では、２つの基準電圧Ｖj、Ｖj+1 を用いてこれらの電圧の中間基準電圧の発生方法について説明する。ここで、Ｖj＜アナログ電圧Ｖｉｎ＜Ｖj+1であるとする。コンパレータ２１の反転入力（−）ノードには、トランスミッションゲートＴＧ１、ＴＧ２を介して２つのコンデンサ２２、２３が接続されている。
【００３５】
いま、入力端子２４に基準電圧Ｖjを印加し、スイッチ２５とトランスミッションゲートＴＧ１をオンすることにより、基準電圧Ｖjをコンデンサ２２に印加する。次に、ＴＧ１をオフにすると、コンデンサ２２は基準電圧Ｖjを保持する。次に、入力端子２４に基準電圧Ｖj+1を印加し、ＴＧ２をオンにすることにより、基準電圧Ｖj+1をコンデンサ２３に印加する。そして、スイッチ２５をオフした後に、ＴＧ１及びＴＧ２をオンさせる。  すると、コンデンサＣ１、Ｃ２間で電荷の移動が生じ、最終的には、コンパレータ２１の反転入力（−）ノードの電圧Ｖ１は、次式で表される値になる。
【００３６】
Ｖ１＝（Ｃ１Ｖj＋Ｃ２Ｖj+1）／（Ｃ１＋Ｃ２）  ここで、Ｃ１はコンデンサ２２の容量値、Ｃ２はコンデンサ２３の容量値である。ただし、Ｃ１、Ｃ２は、コンパレータ２１の反転入力（−）ノードが有する浮遊容量に比して十分大きいとする。
【００３７】
ここで、Ｃ１＝Ｃ２＝Ｃとすると、Ｖ１＝（Ｖj＋Ｖj+1）／２  となり、２つの基準電圧Ｖj、Ｖj+1 の間の中心電圧が発生することになる。いま、２つの基準電圧の電位差（Ｖj+1―Ｖj）をΔＶとすると、Ｖ１＝Ｖj＋ΔＶ／２と表すことができる。
【００３８】
次に、ＴＧ２をオフした後に、入力端子２４に基準電圧Ｖjを印加し、スイッチ２５をオンすることにより、コンデンサ２２に再び基準電圧Ｖjを印加する。次に、スイッチ２５をオフし、ＴＧ２をオンする。そうすると、コンデンサＣ２２、Ｃ３３との間で電荷の移動が生じ、Ｖjと（Ｖj＋ΔＶ／２）との和が、１／２倍される結果、ノードの電圧Ｖ２は、Ｖ２＝Ｖj＋ΔＶ／４  となる。すなわち、（Ｖj＋ΔＶ／２）とＶjとの中心電圧が発生することになる。同様にして、（Ｖj＋ΔＶ／２）とＶj+1との間の中心電圧Ｖ３＝Ｖj＋３ΔＶ／４も発生することができる。このようにして、２つのコンデンサ２２，２３とトランスミッションゲートＴＧ０〜ＴＧ２を設けることによって、新たな３つの中間基準電圧を発生することができ、この例ではＡＤ変換のビット分解能を２ビット向上することができる。
【００３９】
すなわち、上記の基準電圧の発生方法は、スイッチ２５をオンして、コンデンサ２２，２３のいずれかに基準電圧を印加するという加算処理と、スイッチ２５をオフした後にコンデンサ２２，２３を並列接続して、それぞれのコンデンサに蓄えられた基準電圧を分圧する（この例では１／２する）という除算処理との組み合わせによって、新たな中間基準電圧を発生している。
【００４０】
さて、上述の新たな基準電圧の発生方法の原理に基づいて、図１に従って、実際の逐次比較型ＡＤコンバータの動作を説明する。いま、８ビットのＡＤ変換が終了し、比較結果レジスタ１３のデータが「１」であるとする。すなわち、最後に出力された基準電圧をＶjとすると、Ｖj＜アナログ信号Ｖｉｎ＜Ｖj+1である。
【００４１】
比較結果レジスタ１３のデータに基づき、セレクタ回路３は、基準電圧Ｖjに対応するトランスミッションゲート２をオンする。そして、制御信号発生回路９が出力する制御信号Ｓ１に応じてトランスミッションゲートＴＧ１がオンし、基準電圧Ｖjは、コンデンサ８１に印加される。次に、制御信号Ｓ１、Ｓ２に基づいて、ＴＧ１をオフし、ＴＧ２がオンする。
【００４２】
そして、制御信号発生回路９の制御信号Ｔ９によって、セレクタ回路３は、基準電圧Ｖj+1に対応するトランスミッションゲート２をオンする。これにより、基準電圧Ｖj+1は、コンデンサ８２に印加される。次に、制御信号Ｓ０、Ｓ１に応じて、スイッチ４がオフし、ＴＧ１がオンする。すると、ＴＧ１、ＴＧ２が両方ともオンしているので、２つの基準電圧Ｖｊとの和がＶｊ+1とが１／２倍される。コンパレータ５の反転入力（−）ノード６の電圧Ｖ１は、中心電圧（Ｖj＋ΔＶ／２）となる。コンパレータ５は、アナログ信号とこの中心電圧（Ｖj＋ΔＶ／２）とを比較する。例えば、アナログ信号が（Ｖj＋ΔＶ／２）より小さい場合、比較出力「０」がデータレジスタ１４の上位９ビット目に保持される。ここで、コンパレータ５の反転入力（−）ノード６が十分安定する期間後に、比較出力「０」は、データレジスタ１４にセットされる。
【００４３】
次に、制御信号Ｓ１、Ｓ２、Ｓ３に応じて、ＴＧ１、ＴＧ２をオフし、ＴＧ３をオンする。次に、制御信号発生回路９の制御信号Ｔ１０によって、セレクタ回路３は、基準電圧Ｖjに対応するトランスミッションゲート２をオンする。これにより、基準電圧Ｖjは、コンデンサ８３に印加される。次に、制御信号Ｓ０、Ｓ１に応じて、スイッチ４がオフし、ＴＧ１がオンする。すると、ＴＧ１、ＴＧ３が両方ともオンしているので、２つの基準電圧Ｖjと（Ｖj＋ΔＶ／２）との和が１／２倍される。コンパレータ５の反転入力（−）ノード６の電圧Ｖ２は、中心電圧（Ｖj＋ΔＶ／４）となる。コンパレータ５は、アナログ信号とこの中心電圧（Ｖj＋ΔＶ／４）とを比較する。例えば、アナログ信号が（Ｖj＋ΔＶ／４）より大きい場合、比較出力「１」がデータレジスタ１４の上位１０ビット目に保持される。
【００４４】
次に、アナログ信号は、（Ｖj＋ΔＶ／４）と（Ｖj＋ΔＶ／２）との間に存在することが判明したので、スイッチ４をオフにした状態を維持しながら、制御信号Ｓ１に応じて、ＴＧ１をオフする。その後、制御信号Ｓ２に応じて、ＴＧ２をオンする。そうすると、２つの電圧（Ｖj＋ΔＶ／４）と（Ｖj＋ΔＶ／２）と野和が１／２倍され、コンパレータ５の反転入力（−）ノード６の電圧Ｖ３は、（Ｖ１＋３ΔＶ／８）となる。コンパレータ５は、アナログ信号とこの中心電圧（Ｖj＋３ΔＶ／８）とを比較する。例えば、アナログ信号が（Ｖj＋３ΔＶ／８）より大きい場合、比較出力「１」がデータレジスタ１４の上位１１ビット目（最下位ビット）に保持される。
【００４５】
なお、上位１０ビット目の比較結果によって、アナログ信号が、Ｖjと（Ｖj＋ΔＶ／４）との間に存在することが判明した場合（比較出力「０」）には、
ＴＧ２をオンをすることによって、コンデンサ８２に電圧Ｖjを印加し、スイッチ４をオフして、ＴＧ１またはＴＧ３のいずれか１つをオンすることによって、Ｖjと（Ｖj＋ΔＶ／４）とし、コンパレータ５の反転入力（−）ノード６の電圧Ｖ３として、中心電圧（Ｖj＋ΔＶ／８）を発生する。コンパレータ５は、アナログ信号とこの中心電圧（Ｖj＋ΔＶ／８）とを比較する。
【００４６】
このようにして、本実施形態に係る逐次比較型ＡＤコンバータによれば、８ビットのデジタル信号に３ビットを加えた１１ビットのデジタル信号を得ることができる。
【００４７】
上記の実施形態において、差動型のコンパレータ５に変えて、チョッパー型のコンパレータを用いることができる。かかる逐次比較型ＡＤコンバータの構成を図３に示す。図において、チョッパー型のコンパレータ５１は、コンデンサ５２の一端が入力に接続されたインバータ５３と、インバータ５３の入出力間に接続されたトランスミッションゲート５４から構成される。コンデンサ５２の他端はコンパレータ５１のノード６に接続される。チョッパー型のコンパレータ５１は複数段、直列に接続することによりゲインを上げることができる。
【００４８】
１０は、アナログ入力回路であり、マイクロコンピュータに設けられた例えば８個のアナログ入力端子ＡＤ０〜ＡＤ７のいずれか１個に印加されたアナログ信号をスイッチ４を介してノード６に出力する。チョッパー型のコンパレータ５１の動作を簡単に説明する。
【００４９】
サンプリング信号sampleに基づき、トランスミッションゲート５４がオンする。すると、インバータ５３の入出力の電圧はインバータ５３のスレショルド付近のＶｄｄ／２に強制的に設定される。このとき、アナログ入力回路１０からアナログ信号をスイッチ４を介して、コンデンサ５２に印加する。次に、サンプリング信号sampleに基づき、トランスミッションゲート５４をオフさせる。そして、直列抵抗回路網１からの基準電圧がスイッチ４を介してコンデンサ５２に印加される。 そうすると、アナログ信号と基準電圧との差に応じてインバータ５３は反転する。以上が、チョッパー型のコンパレータ５１の基本動作であり、図１に示したコンパレータ５に代えて、コンパレータ５１を採用することによって、同様に、１１ビットのデジタル信号を得ることができる。
【００５０】
また、上記の第１の実施形態において、スイッチ群７及びコンデンサ群８の個数を１つ増やす毎に、さらに１ビット多いデジタル信号を得ることが可能である。
【００５１】
また、コンデンサの容量比を重み付けすることによって、さらに細かく分割された任意の基準電圧を発生させ、所望のビット分解能を得ることもできる。
【００５２】
次に、本発明の第２の実施形態について、図４を参照しながら説明する。
コンパレータ３１の反転入力（−）ノードには、トランスミッションゲートＴＧ１、ＴＧ２を介して２つのコンデンサ３２、３３が接続されている。３４は、トランスミッションゲートＴＧ３、ＴＧ４から成るスイッチであり、基準電圧ＶjＶj+1のいずれかをコンデンサ３２，３３に印加する。ここで、Ｖj＜アナログ電圧Ｖｉｎ＜Ｖj+1であるとする。３５は、コンパレータ３１の出力に応じて、
ＴＧ１〜ＴＧ４のオン・オフを制御する制御回路である。
【００５３】
この逐次変換型ＡＤ変換器では、以下に明らかにするように、２つの基準電圧間を分圧した複数の基準電圧を発生し、任意のビット分解能を得ることが可能である。いま、説明の簡単のために、Ｖj＝０、Ｖj+1＝１とする。すると、ｎビットのＡＤ変換のために必要な基準電圧Ｖは、一般に次式で表される。
【００５４】
Ｖn＝Ａn／２n＋Ａn-1／２n―1＋…＋Ａ0／２
ここで、Ａ0〜Ａnは、０または１である。
（ｎ＋１）ビットのＡＤ変換のために必要な基準電圧Ｖは、一般に次式で表される。
【００５５】
0004242973.tif 000002
すでに、図２を参照しながら説明したように、中間基準電圧の発生方法においっては、加算処理と１／２の除算処理が交互に行われる。従って、数学的帰納法によれば、もし、この回路によってＶnが発生できれば、Ｖn+1も発生できることになる。すなわち、図４に示す回路を用いて、任意の中間基準電圧を発生することが可能である。
【００５６】
さらに具体例をあげて説明する。３ビットＡＤ変換器において、３／８を発生する場合の制御方法について説明する。
0004242973.tif 000003
【００５７】
したがって、この数式で表されような手順に従い制御回路３５によって３／８を発生することができる。
▲１▼加算処理１：ＴＧ４をオンにしてコンデンサ３２，３３のいずれかに１を印加する。
▲２▼１／２除算処理１：ＴＧ４をオフにし、ＴＧ１及びＴＧ２をオンにして１／２を作成する。
▲３▼加算処理２：１をコンデンサ３２，３３のいずれかに印加することによって、（１／２＋１）を作成する。
▲４▼１／２除算処理２：ＴＧ４をオフにし、ＴＧ１及びＴＧ２をオンにして、
１／２（１／２＋１）を作成する。同様にして、１／２（１／２（１／２＋１））を作成する。
【００５８】
また、５ビットＡＤ変換器において、１３／３２を発生する場合は、
0004242973.tif 000004
したがって、この数式で表されるように加算処理と１／２の減算処理を繰り返すことにより１３／３２を作成することができる。第２の実施形態が第１の実施形態と異なる点は、２つのコンデンサと、これに付随するスイッチのみで、任意のｎビット分解能有するＡＤ変換器を構成している点である。
【００５９】
第１の実施形態では、ｎビット分解能を得るためにｎ個のコンデンサを用いることによって、制御回路の制御ステップ数を最小限にしている。これに対して、第２の実施形態では、ビット分解能とコンデンサの個数とは等しくなくてもよいことを示している。ただし、制御回路３５による加算処理、１／２の除算処理から成る制御ステップが多くなっている。従って、第１の実施形態の逐次比較型ＡＤコンバータは、高速ＡＤ変換に適している。第２の実施形態の逐次比較型ＡＤコンバータは、チップ占有面積を極力小さくする目的に適している。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、直列抵抗回路網の抵抗数を増加させることなくＡＤ変換の精度を向上させた逐次比較型ＡＤ変換回路を提供することができる。
【００６１】
また、ｍビットの分解能の直列抵抗回路網を用いてＡＤ変換精度の高いｍビット以上のデジタル信号を生成できる逐次比較型ＡＤコンバータを提供することができる。
【００６２】
さらに、アナログ信号を取り込んで演算処理を行うマイクロコンピュータに組み込むのに好適な逐次比較型ＡＤコンバータを提供することができる。
【００６３】
さらにまた、直列抵抗回路網を用いることなく、任意のビット分解能を有するＡＤ変換器を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る逐次比較型ＡＤコンバータのブロック図である。
【図２】基準電圧の発生方法の原理を説明する回路図である。
【図３】本発明の第１の実施形態に係る逐次比較型ＡＤコンバータのブロック図である。
【図４】本発明の第２の実施形態に係る逐次比較型ＡＤコンバータのブロック図である。
【符号の説明】
１      直列抵抗回路網
２      トランスミッションゲート
３      セレクタ回路
４      スイッチ
５      コンパレータ
６      コンパレータの反転入力ノード
７      スイッチ群
８      コンデンサ群
９      制御信号発生回路
１０    アナログ入力回路
１１    チャンネルレジスタ
１２    データバス
１３    比較結果レジスタ
１４    データレジスタ
【図１】
0004242973.tif 000005
【図２】
0004242973.tif 000006
【図３】
0004242973.tif 000007
【図４】
0004242973.tif 000008