(57)【特許請求の範囲】
【請求項１】
活性層に多結晶半導体を用いた多結晶半導体素子のデバイスシミュレーション方法であって、
結晶粒界を通過するキャリア流密度を、以下の式で算出することを特徴とする、多結晶半導体素子のデバイスシミュレーション方法。
Ｊt=(１−ｃ／２)ｖ(ｎ1-ｎ2)／４
(１−ｃ／２)ｖ／４＝Ａ*Ｔ2／(ｑＮe)
Ｊt:キャリア流密度
ｃ:キャリア流が結晶粒界にトラップされる割合
ｖ:電子平均熱速度
ｎ1:結晶粒界の片側のキャリア密度
ｎ2:結晶粒界の他側のキャリア密度
Ａ*:実効Richardson定数
Ｔ:絶対温度
ｑ:素電荷
Ｎe:実効状態密度
【請求項２】
請求項１記載の多結晶半導体素子のデバイスシミュレーション方法において、前記多結晶半導体素子が、活性層に多結晶シリコンを用いた薄膜トランジスタであることを特徴とする、多結晶半導体素子のデバイスシミュレーション方法。
【請求項３】
請求項１記載の多結晶半導体素子のデバイスシミュレーション方法において、前記多結晶半導体素子が、活性層にレーザー結晶化のプロセスにより形成した多結晶シリコンを用いたレーザー結晶化多結晶シリコン薄膜トランジスタであることを特徴とする、多結晶半導体素子のデバイスシミュレーション方法。
【請求項４】
活性層に多結晶半導体を用いた多結晶半導体素子の設計方法であって、
結晶粒界を通過するキャリア流密度を、以下の式を用いて算出する多結晶半導体素子のデバイスシミュレーション工程を有することを特徴とする多結晶半導体素子の設計方法。
Ｊt=(１−ｃ／２)ｖ(ｎ1-ｎ2)／４
(１−ｃ／２)ｖ／４＝Ａ*Ｔ2／(ｑＮe)
Ｊt:キャリア流密度
ｃ:キャリア流が結晶粒界にトラップされる割合
ｖ:電子平均熱速度
ｎ1:結晶粒界の片側のキャリア密度
ｎ2:結晶粒界の他側のキャリア密度
Ａ*:実効Richardson定数
Ｔ:絶対温度
ｑ:素電荷
Ｎe:実効状態密度
【請求項５】
活性層に多結晶半導体を用いた多結晶半導体素子の製造方法であって、
結晶粒界を通過するキャリア流密度を、以下の式を用いて算出する多結晶半導体素子のデバイスシミュレーション工程を有することを特徴とする多結晶半導体素子の製造方法。
Ｊt=(１−ｃ／２)ｖ(ｎ1-ｎ2)／４
(１−ｃ／２)ｖ／４＝Ａ*Ｔ2／(ｑＮe)
Ｊt:キャリア流密度
ｃ:キャリア流が結晶粒界にトラップされる割合
ｖ:電子平均熱速度
ｎ1:結晶粒界の片側のキャリア密度
ｎ2:結晶粒界の他側のキャリア密度
Ａ*:実効Richardson定数
Ｔ:絶対温度
ｑ:素電荷
Ｎe:実効状態密度
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体素子、特に、活性層に多結晶半導体を用いた多結晶薄膜トランジスタに関する。
【０００２】
【従来の技術】
多結晶薄膜トランジスタは、活性層に多結晶半導体を用いた半導体素子であって、液晶ディスプレイやエレクトロルミネッセンスディスプレイに代表される軽量・薄型の表示装置やスキャナ等の装置を実現するためのデバイスとして広く用いられている。
【０００３】
一般に、半導体素子の製造に先立ち、デバイスの構造や使用する材料の物性値等をパラメータとしてデバイス特性を予測したり、デバイス動作を解析したりするデバイスシミュレーションが行なわれ、その結果に基づいて最終的なデバイス構造や製造条件等が決定される。
【０００４】
従って、多結晶薄膜トランジスタに対しても開発段階でのデバイス特性予測が高精度で可能となればデバイス構造最適化のための有用なツールと成り得ると期待されるものの、これまでは多結晶薄膜トランジスタに対する有効なデバイスシミュレーション方法が提案されておらず、その結果、所望のデバイス特性を有する多結晶薄膜トランジスタの構造や製造条件の決定が困難であるという問題があった。
【０００５】
【発明が解決しようとする課題】
本発明の発明者が、従来のデバイスシミュレーション方法を多結晶薄膜トランジスタに適用する場合の問題点について詳細な検討を行った結果、多結晶薄膜トランジスタのデバイス構造等の決定には、多結晶半導体の活性層中に高密度で存在する結晶粒界でのキャリア散乱現象を考慮して結晶中でのキャリア輸送現象を正確に取り扱った上でデバイス構造等を決定することが極めて重要であるということが判明した。
【０００６】
そこで、本発明の目的は、活性層中の結晶粒界におけるキャリアの散乱効果を正確に取り扱うデバイスシミュレーションに基づいて活性層中を流れるキャリア流密度を算出し、この値を基にデバイスパラメータを決定して設計された多結晶薄膜トランジスタを提供することである。
【０００７】
【課題を解決するための手段】
上記目的を達成するため本発明の多結晶半導体素子のデバイスシミュレーション方法は、活性層に多結晶半導体を用いた、多結晶半導体素子のデバイスシミュレーション方法において、結晶粒界におけるキャリアの散乱効果を考慮することを特徴とする。
【０００８】
かかる構成とすることにより、結晶粒界のキャリア輸送メカニズムがトランジスタ特性に対して特に支配的であるレーザー結晶化多結晶シリコン薄膜トランジスタにおいて、最適化されたデバイス構造を有する半導体素子を得るためのシミュレーションが可能となる。
【０００９】
好ましくは、上記結晶粒界におけるサーモアイオニックエミッション（Thermoionic Emission）効果を考慮することを特徴とする。
【００１０】
好ましくは、上記結晶粒界を通過するキャリア電流密度Ｊｔが、以下の式で表されることを特徴とする。
【００１１】
Ｊｔ=(１−ｃ／２)ｖ(ｎ１-ｎ２)／４
(１−ｃ／２)ｖ／４＝Ａ＊Ｔ２／(ｑＮｅ)
Ｊｔ:キャリア流密度
ｃ:キャリア流が結晶粒界にトラップされる割合
ｖ:電子平均熱速度
ｎ１:結晶粒界の片側のキャリア密度
ｎ２:結晶粒界の他側のキャリア密度
Ａ＊:実効Richardson定数
Ｔ:絶対温度
ｑ:素電荷
Ｎｅ:実効状態密度
好ましくは、上記多結晶半導体素子が、活性層に多結晶シリコンを用いた薄膜トランジスタである、多結晶シリコン薄膜トランジスタであることを特徴とする。
【００１２】
好ましくは、上記多結晶半導体素子が、活性層に多結晶シリコンを用い、レーザー結晶化のプロセスにより多結晶シリコンの結晶化が行われる、レーザー結晶化多結晶シリコン薄膜トランジスタであることを特徴とする。
【００１３】
また、本発明の半導体素子は、活性層に多結晶半導体を用いた半導体素子において結晶粒界での自由キャリアの散乱効果を考慮してキャリア流密度（Ｊt）を次式により算出し、これを基にデバイス特性を支配するパラメータを決定して設計される。
【００１４】
Ｊt＝（１−ｃ／２）・ｖ・（ｎ1−ｎ2）／４
ｃ：キャリア流が結晶粒界にトラップされる割合
ｖ：電子平均熱速度
ｎ1：結晶粒界の片側のキャリア密度
ｎ2：結晶粒界の他側のキャリア密度
好ましくは、上記半導体素子は活性層に多結晶シリコンを用いた多結晶シリコン薄膜トランジスタであり、より好ましくは、活性層の多結晶化をレーザー結晶化のプロセスにより行って作製された多結晶シリコン薄膜トランジスタである
かかる構成とすることにより、結晶粒界のキャリア輸送メカニズムがトランジスタ特性に対して特に支配的であるレーザー結晶化多結晶シリコン薄膜トランジスタにおいて、最適化されたデバイス構造を有する半導体素子が得られる。
【００１５】
【発明の実施の形態】
以下、本発明の半導体素子について図面を参照しながら詳述する。
（結晶粒界でのキャリア流密度）
図４は、活性層に多結晶シリコンを用いて構成した多結晶シリコン薄膜トランジスタの構造を示す図である。
【００１６】
図４に示す多結晶シリコン薄膜トランジスタは、先ず、基板１６上に多結晶シリコン膜がＣＶＤ法で形成され、該多結晶シリコン膜上には熱酸化法により成長されたシリコン酸化膜によりゲート絶縁膜１７が形成されている。そして、該ゲート酸化膜上にはゲート電極１８が形成され、ゲート電極１８下の多結晶シリコン膜をゲート領域として動作させる。更に、ゲート領域を左右から挟む多結晶シリコン膜領域は、各々、ソース領域１４及びドレイン領域１５として作用することで多結晶薄膜トランジスタとして動作する。図４において、基板１６からゲート絶縁膜１７に向けて多結晶シリコン膜中を斜めに貫通する直線は、多結晶シリコン膜を構成する相互に結晶方位の異なるシリコン結晶によって形成された結晶粒界１３である。
【００１７】
単結晶薄膜トランジスタと比較した場合の多結晶薄膜トランジスタの特徴は、トランジスタの活性層を形成する半導体膜が多結晶で構成されているために活性層中には相互に結晶方位が異なる結晶粒が存在し、その結果各結晶粒間には結晶粒界１３が存在するということである。
【００１８】
一般に、結晶粒界はキャリアの捕獲中心として作用し、結晶粒界近傍にはキャリアトラップが高密度で存在することが知られている。一旦キャリアが該トラップに捕獲されると、捕獲されたキャリアのもつ電荷分だけ局所的に電荷が蓄積された状態となりいわゆる「ポテンシャルバリア」が形成される（例えば、Ｍ．Ｋｉｍｕｒａ  ｅｔ  ａｌ．：Ｊ．Ａｐｐｌ．Ｐｈｙｓ．８９（２００１）５９６）。そして、キャリアの捕獲によって結晶粒界にポテンシャルバリアが形成されると、このポテンシャルバリアよりも低い熱励起エネルギを持った自由キャリアは結晶粒界を通過することができない。
【００１９】
一方、このポテンシャルバリアよりも高い熱励起エネルギを持った自由キャリアの全てが自由に結晶粒界を通過できるわけではなく、かかる自由キャリアもいわゆる「Ｔｈｅｒｍｉｏｎｉｃ  Ｅｍｉｓｓｉｏｎ」による散乱を受けることが知られている（例えば、Ｓ．Ｍ．Ｓｚｅ：Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ、２ｎｄ  Ｅｄｉｔｉｏｎ（Ｊｏｈｎ  Ｗｉｌｅｙ＆Ｓｏｎｓ、Ｎｅｗ  Ｙｏｒｋ、１９８１））。
【００２０】
このように、本質的に結晶粒界を高密度で含む多結晶半導体中の結晶粒界近傍での自由キャリアの輸送現象は、単に自由キャリアがもつ熱エネルギの統計的分布に基づいて解析することでは不充分であり、結晶粒界に存在するキャリアトラップとポテンシャルバリア、及びＴｈｅｒｍｉｏｎｉｃ  Ｅｍｉｓｓｉｏｎによるキャリア散乱現象を充分に考慮する必要がある。
【００２１】
従って本発明の半導体素子の設計においては、従来のデバイス設計段階において無視されていた結晶粒界におけるキャリアの散乱効果を考慮してキャリア輸送現象を取り扱うこととしている。より具体的には、結晶粒界におけるＴｈｅｒｍｉｏｎｉｃ  Ｅｍｉｓｓｉｏｎ効果を考慮した取り扱いがなされている。
【００２２】
この取り扱いを数式で表現すると、結晶粒界を通過するキャリア流密度（Ｊｔ）は、
Ｊｔ＝（１−ｃ／２）・ｖ・（ｎ１−ｎ２）／４
により与えられる。ここで、ｃはキャリア流が結晶粒界にトラップされる割合、ｖは電子の平均熱速度、ｎ１及びｎ２は結晶粒界の片側及び他側のキャリア密度である。
【００２３】
また、上記関係式を、実効Ｒｉｃｈａｒｄｓｏｎ定数Ａ＊、及び実効状態密度Ｎｅを用いて、
（１−ｃ／２）・ｖ／４＝Ａ＊・Ｔ２／（ｑ・Ｎｅ）
の関係式に基づいて、
Ｊｔ＝（ｎ１−ｎ２）・Ａ＊・Ｔ２／（ｑ・Ｎｅ）
と表現してもよい。ここで、Ｔは絶対温度、ｑは素電荷である。
【００２４】
これらの式は基本的には半導体材料のバンド構造理論に基づくものであるが、最終的な結果は、キャリア流密度（Ｊｔ）が結晶粒界の両側のキャリア密度の差（ｎ１−ｎ２）に比例するという極めて簡単なものになっている。
【００２５】
ここで、実効Ｒｉｃｈａｒｄｓｏｎ定数Ａ＊は結晶粒界の質に依存する定数で、結晶方位が揃っているときや隣接結晶粒が正常に接続しているときなどは大きく、その場合のキャリア流密度Ｊｔは大きな値をとる。一方、結晶方位が揃っていないときや結晶粒界に酸化膜が存在しているときなどは、実効Ｒｉｃｈａｒｄｓｏｎ定数Ａ＊は小さく、キャリア流密度Ｊｔは小さな値となる。なお、注意深く作製された良質の多結晶シリコンの実効Ｒｉｃｈａｒｄｓｏｎ定数Ａ＊は、１１０Ａ／ｃｍ２／Ｋ２であることが知られている。
【００２６】
図１及び図２は、上記理論的考察に基づいたＴｈｅｒｍｉｏｎｉｃ  Ｅｍｉｓｓｉｏｎ効果を考慮した場合と該効果を考慮しない場合での、結晶粒界近傍のポテンシャル分布（図１）及び結晶粒界近傍の自由キャリア密度分布（図２）を比較した結果である。いずれの場合も、位置０ｎｍに結晶粒界が存在するものとし結晶粒界からの相対距離を横軸にとってプロットしている。
【００２７】
図１によれば、Ｔｈｅｒｍｉｏｎｉｃ  Ｅｍｉｓｓｉｏｎ効果を考慮してシミュレーションを行った場合には結晶粒界からの相対的位置がマイナス側からプラス側にむけてポテンシャル値が減少する傾向を示しており、特に結晶粒界位置近傍で急激なポテンシャルドロップが起きている。
【００２８】
これに対して、Ｔｈｅｒｍｉｏｎｉｃ  Ｅｍｉｓｓｉｏｎ効果を考慮しない場合には、結晶粒界からの相対的位置がマイナス側からプラス側にポテンシャル値が減少する傾向を示すものの、結晶粒界位置においてポテンシャル値の極大値が現れる。このことは、結晶粒界位置にポテンシャルバリアが存在することを意味している。
【００２９】
すなわち、キャリアの輸送現象においてＴｈｅｒｍｉｏｎｉｃ  Ｅｍｉｓｓｉｏｎ効果を考慮すると、Ｔｈｅｒｍｉｏｎｉｃ  Ｅｍｉｓｓｉｏｎ効果に起因して生じる結晶粒界での抵抗がキャリア輸送に対して支配的になるため結晶粒界にポテンシャルドロップが生じてポテンシャルバリアが消滅するのに対して、Ｔｈｅｒｍｉｏｎｉｃ  Ｅｍｉｓｓｉｏｎ効果を考慮しない場合には、結晶粒界に形成されたポテンシャルバリアに起因する結晶粒界での抵抗がキャリア輸送に対して支配的となるという定性的な差として現れる。
【００３０】
この定性的な差異は、本質的に結晶粒界を高密度で含む多結晶半導体素子の設計において極めて重要な意味をもつ。
【００３１】
また、上記ポテンシャル分布の差異を反映して、Ｔｈｅｒｍｉｏｎｉｃ  Ｅｍｉｓｓｉｏｎ効果を考慮した場合と考慮しない場合とでは、自由キャリア密度分布のシミュレーション結果にも大きな違いを生じる。その結果を示したのが図２である。
【００３２】
Ｔｈｅｒｍｉｏｎｉｃ  Ｅｍｉｓｓｉｏｎ効果を考慮すると、結晶粒界を通過するキャリア流密度を発生させるために、結晶粒界の両側で自由キャリア密度分布が非対称になるとともに結晶粒界において急激な自由キャリア密度の落ち込みが観察される。一方、Ｔｈｅｒｍｉｏｎｉｃ  Ｅｍｉｓｓｉｏｎ効果を考慮しない場合には、自由キャリア密度は結晶粒界を挟んで対称な分布を示すと供に、結晶粒界において緩やかな落ち込みを示す。また、かかる定性的な差異に加え結晶粒界近傍におけるキャリア流密度の値そのものにも大きな差異が認められる。
【００３３】
このように、Ｔｈｅｒｍｉｏｎｉｃ  Ｅｍｉｓｓｉｏｎ効果を考慮した場合と考慮しない場合とでは、ポテンシャル分布及び自由キャリア密度分布のシミュレーション結果に大きな違いを生じるのであり、Ｔｈｅｒｍｉｏｎｉｃ  Ｅｍｉｓｓｉｏｎ効果を考慮することによりはじめて、結晶粒界を高密度で含む半導体素子中のキャリア輸送メカニズムを正しく表現することができ、高精度の多結晶半導体素子のデバイスシミュレーションが可能となるのである。
（本発明の半導体素子の設計手順）
次に、上述したデバイスシミュレーション方法により、設計すべき半導体素子のデバイスパラメータを最適化する手順を以下に説明する。
【００３４】
図５は、本発明の半導体素子のデバイス特性をシミュレーションするためのデバイスシミュレータを示すブロック図である。
【００３５】
デバイスシミュレータ３１は、制御手段３２と、入力手段３３と、演算手段３４と、出力手段３５の各手段により構成され、制御手段３２はデバイスシミュレータ３１全体の制御を行なう手段である。
【００３６】
また、入力手段３３は、印加すべきゲート電圧等のシミュレーション条件を入力するためのシミュレーション条件入力手段３６と、半導体素子の構造・形状や活性層として動作する多結晶のグレインサイズ等の結晶性のパラメータを入力するデバイス構造入力手段３７から構成され、演算手段３４は、上述した理論に基づいて活性層中を流れるキャリア流の密度を算出するためのキャリア流密度演算手段３８と、その結果及び入力手段３３により入力された種種の条件に基づいて所望するデバイス特性を算出するためのデバイス特性演算手段３９により構成されている。
【００３７】
図６は、デバイスシミュレータ３１によりデバイスシミュレーションを実行する際の処理手順を示している。
【００３８】
先ず、半導体素子のゲート電圧条件等のシミュレーションデータが、入力手段３３のシミュレーション条件入力手段３６により入力される（Ｓ４６）。
【００３９】
また、半導体素子の構造及び形状等のデバイス構造に関するデータは、デバイス構造入力手段３７から入力される（Ｓ４７）。ここで、デバイス構造データとは、例えば、ゲート酸化膜厚、ソース・ドレイン間隔、活性層の結晶性、コンタクト孔形状、配線形状、ドーパント濃度等であり、設計しようとするデバイスに応じて自由に設定し得るものである。なお、上記デバイス構造データは、デバイスシュミレータ３１の利用者により直接入力されるものであっても良く、デバイスシミュレータ３１とは別に設けられたプロセスシミュレータによって算出されたデータを入力されたものであっても良い。
【００４０】
キャリア流密度演算手段３８は、デバイス構造入力手段３７から上記デバイス構造データを受け取り、上述した関係式に基づいてキャリア流密度を算出する。
【００４１】
そして、デバイス特性演算手段３９は、上記シミュレーションデータ及び算出されたキャリア流密度の値を受け取ってＣ−Ｖ特性等のデバイス特性を算出し（Ｓ４９）、その結果が出力手段３５により出力される。
【００４２】
デバイスシミュレータ３１の利用者は、上記出力されたデバイス特性と設計特性とを比較しながら図６に示した手順を繰り返すことにより、ゲート酸化膜厚、ソース・ドレイン間隔、活性層の結晶性、コンタクト孔形状、配線形状、ドーパント濃度等のデバイスパラメータを最適化して所望の特性が得られるデバイス構造を決定するのである。
（結晶粒界を考慮した多結晶薄膜トランジスタ）
次に、上述のデバイスシミュレーションにより決定されたデバイス構造を有する本発明の薄膜トランジスタの製造工程について図面を参照して説明する。
【００４３】
図３は、本発明の多結晶薄膜トランジスタの製造工程を示す図である。なお、本実施例では、ガラス等の絶縁基板上に、トランジスタを作製する半導体層としてシリコン薄膜を成膜する場合を例に説明する。また、本実施例の多結晶シリコン薄膜トランジスタは、結晶粒界のキャリア輸送メカニズムがトランジスタ特性に対して特に支配的であるレーザー結晶化多結晶シリコン薄膜トランジスタである。
【００４４】
先ず、絶縁基板１上に、シリコン原子供給源としてシラン系の反応性ガスを使用することとし、例えばジシラン（Ｓｉ２Ｈ６）ガスを用いた減圧ＣＶＤ（ＬＰＣＶＤ）法や、例えばモノシラン（ＳｉＨ４）ガスを用いたプラズマエンハンスメントＣＶＤ（ＰＥＣＶＤ）法により、アモルファス状のシリコン膜２を成膜する。ここで、シリコン膜２は、その膜厚が上述したデバイスシミュレーションにより最適なものとして予め算出された膜厚となるように成膜される。
【００４５】
これに続き、成膜されたアモルファスシリコン膜２に、アモルファス状態のシリコン原子が結晶化するために必要なエネルギを外部から供給せしめて再結晶化させ多結晶シリコン膜２が形成される（図３（ａ））。ここで、多結晶のグレインサイズや結晶方位等の結晶性は、上述のデバイスシミュレーションにより、要求されるキャリア移動度等の諸特性が得られるように予め設定されている。また、再結晶化手法は、かかる結晶性を実現するために最適な手法及び条件が選択されることとなるが、例えば図３（ａ）のようにエキシマレーザ等を用いて光照射するレーザ結晶化法や熱処理炉中で熱処理を施して固相成長させたりする手法が選択される。
【００４６】
このようにして形成された多結晶シリコン膜２は、フォトリソグラフィー技術を用いて所望のパターニングが施され、更に、後にゲート酸化膜として利用されることとなる誘電体膜３が形成される。この誘電体膜は、例えば熱ＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯｘ）であり、基板全面に堆積される（図３（ｂ））。
【００４７】
次に、活性層への不純物ドーピングを行うが、精度の良いドーピングレベル制御が容易かつ正確に行えるイオン注入法を採用している。ドーピングされるべき元素の種類は、薄膜トランジスタの設計により定まるが、本実施例の場合には、ｎ型の薄膜トランジスタの場合について示しており、シリコン結晶中でアクセプタとして作用するIII族不純物のボロン（Ｂ）が注入される（図３（ｂ））。また、イオン注入されるべきドーピング量は、予めシミュレーションにより算出された値に設定される。
【００４８】
上記活性層中へのドーピング工程に続いて、ゲート電極４を形成するための薄膜形成を行う。ゲート電極材料として選択された金属やポリシリコン等の薄膜をＣＶＤ法やスパッタリング法により基板全面に堆積させた後、フォトリソグラフィーにより所望のゲート電極形状となるようにパターニングが施される（図３（ｃ））。
【００４９】
更に、ソース領域５及びドレイン領域６の導電型をｎ＋型とするために、例えばリン（Ｐ）がイオン注入される（図３（ｃ））。この工程において、既にパターニングされたゲート電極４がマスクとして利用され自己整合的にリン（Ｐ）が注入されることとなる。すなわち、ゲート電極直下の多結晶シリコン膜領域へのリン注入はなく、図３（ｂ）の工程でボロンのイオン注入がされた状態が維持される。
【００５０】
活性層領域へのボロン注入、及びソース領域５及びドレイン領域６へのリン注入がなされた後、これらのイオン注入により乱された結晶格子状態を回復させると共にボロンとリンをドーパントとして電気的に活性化するための処理が施される。
【００５１】
上記ドーパントの活性化法としては種種の方法が知られているが、例えば基板を長時間高温に保持する熱活性化法を選択すれば、簡単な装置でドーパント活性化が実行できるから低コストで薄膜トランジスタの製造が行えるという利点がある。また、ドーパント活性化は上記の熱活性化法に限定されるものではなく、例えばレーザ活性化法によることとしても良い。なお、ドーパント活性化をレーザ活性化法により行う場合には、図３（ａ）に示したアモルファスシリコン薄膜の結晶化工程で使用するレーザと同一のレーザ光源を用いることとしても良く、これとは別の異なる波長のレーザ光源を設けて用いることとしても良い。
【００５２】
上記ドーパント活性化に続いて、基板上に形成された個々のトランジスタを互いに電気的に絶縁するための層間絶縁膜７を形成し（図３（ｄ））、更に、ソース領域５及びドレイン領域６の上に形成された誘電体膜３及び層間絶縁膜７をフォトリソグラフィ技術により除去してコンタクトホールを開穴した後、ソース電極８及びドレイン電極９用の薄膜を堆積した後、ソース電極８及びドレイン電極９としてパターニングする。このようにして、多結晶薄膜トランジスタが完成する（図３（ｄ））。
【００５３】
上記実施例では、活性層へのドーピング手法としてドーパントの質量分析を伴うイオン注入法を選択した例を示しているが、ドーピング手法はこれに限定されるものではない。すなわち、ドーパントの質量分析を伴うことなくドーピングを行う他のドーピング方法であっても良い。特に、質量分析を伴わないイオンドープ法を採用する場合には、イオンドーピングによる活性層、ゲート絶縁膜、基板絶縁膜、あるいはそれらの界面に存在する転位等の構造的欠陥や固定電荷等の電気的欠陥を低減させることが可能となる利点がある。一方、質量分析を伴うイオン注入法を採用する場合には、余分なイオン衝撃によって、活性層、ゲート絶縁膜、基板絶縁膜、あるいはそれらの界面に誘起される転位等の構造的欠陥や固定電荷等の電気的欠陥を抑制させることが可能となる。従って、所望する薄膜トランジスタの特性を得るために最適な手法を適宜選択すれば良い。
【００５４】
更に、活性層へのドーピングはアモルファスシリコン層の多結晶化工程後に行う必要はなく、アモルファスシリコンの成膜と同時に行うこととしてもよい。例えばイオンドープ法によりドーピングを行う場合には、トランジスタの母材となるシリコン元素を含むガスとドーパント元素を含むガスを同時に使用してアモルファスシリコン膜を成膜することにより、ドーパントとなる不純物を含有したアモルファスシリコン膜が得られる。
【００５５】
なお、活性層領域、ソース領域、及びドレイン領域への不純物ドーピング工程は、それらの層へのドーピングが実現される限りどのような製造工程順で設定されても良いことは言うまでもない。活性層領域はドーピングしなくとも良い。
【００５６】
なお、本実施例では、活性層に多結晶シリコンを用いた多結晶シリコン薄膜トランジスタに対して本発明のデバイスシミュレーション方法を適用したが、活性層にＧａＡｓ等の他の多結晶を用いた多結晶半導体素子に対しても適用可能である。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、結晶粒界のキャリア輸送メカニズムがトランジスタ特性に対して特に支配的である多結晶シリコン薄膜トランジスタにおいて、最適化されたデバイス構造を有する半導体素子を得ることが可能となる。
【図面の簡単な説明】
【図１】図１は、多結晶シリコン薄膜トランジスタの構造を示す図である。
【図２】図２は、Ｔｈｅｒｍｉｏｎｉｃ  Ｅｍｉｓｓｉｏｎ効果を考慮した場合と該効果を考慮しない場合の結晶粒界付近のポテンシャル分布を比較した図である。
【図３】図３は、Ｔｈｅｒｍｉｏｎｉｃ  Ｅｍｉｓｓｉｏｎ効果を考慮した場合と該効果を考慮しない場合の結晶粒界付近の自由キャリア密度分布を比較した図である。
【図４】図４は、多結晶シリコン薄膜トランジスタの製造工程を説明する図である。
【図５】図５は、本発明の半導体素子を製造するためのデバイスシミュレータのブロック図である。
【図６】図６は、本発明の半導体素子を製造するためのデバイスシミュレータの動作を説明するフローチャートである。
【符号の説明】
１３  結晶粒界
１４  ソース領域
１５  ドレイン領域
１６  基板
１７  ゲート絶縁膜
１８  ゲート電極
【図１】
0004281103.tif 000002
【図２】
0004281103.tif 000003
【図３】
0004281103.tif 000004
【図４】
0004281103.tif 000005
【図５】
0004281103.tif 000006
【図６】
0004281103.tif 000007