(57)【特許請求の範囲】
【請求項１】
複数の信号線と複数の走査線の各交差箇所にそれぞれ配置され、それぞれが有機電界発光（有機ＥＬ）素子を含み、画素ごとに設けられる複数の画素回路と、
前記有機ＥＬ素子に電界を印加する２つの電極の一方と電気的に接続され、前記複数の画素回路の配置領域を囲んでリング状に配置される電源補助環状線と、
前記複数の信号線、前記複数の走査線の少なくとも一方と前記電源補助環状線とが交差する複数の交差箇所の間において前記電源補助環状線の下層に形成され、近接する前記信号線または前記走査線と絶縁分離された複数のダミー配線と、
を有する有機電界発光表示装置。
【請求項２】
前記複数のダミー配線の各々は、前記電源補助環状線の配線方向における、少なくとも２箇所で、上層の前記電源補助環状線に電気的に接続され、前記電源補助環状線の裏打ち配線となっている
請求項１に記載の有機電界発光表示装置。
【請求項３】
前記複数の画素回路それぞれに、前記有機ＥＬ素子より下層の薄膜半導体層とゲート電極層に形成された薄膜トランジスタ（ＴＦＴ）を所定数含み、
前記交差箇所の前記複数の信号線または前記複数の走査線、ならびに、前記複数のダミー配線は、前記薄膜半導体層と前記ゲート電極層との各形成時に積層される少なくとも２つの導電層を含んで構成される
請求項１に記載の有機電界発光表示装置。
【請求項４】
前記有機ＥＬ素子が、下層電極と、有機多層膜と、上層電極とを積層して形成され、
前記下層電極と同一階層の配線層から形成され、各画素回路の周囲を囲み、前記上層電極と電気的に接続される格子状の電源補助格子線を有し、
前記電源補助格子線と前記電源補助環状線が同一階層の配線層により形成され、
前記複数の信号線または前記複数の走査線は、その各端部が、より下層で前記ダミー配線と同一階層のブリッジ線に接続されて延長され、
前記電源補助環状線は、複数の前記ブリッジ線それぞれに対し、絶縁膜を介して交差する
請求項１に記載の有機電界発光表示装置。
【請求項５】
前記複数の画素回路それぞれに、前記有機ＥＬ素子より下層の薄膜半導体層とゲート電極層に形成された薄膜トランジスタ（ＴＦＴ）を所定数含み、
前記複数のブリッジ線および前記複数のダミー配線は、前記薄膜半導体層と前記ゲート電極層との各形成時に積層される少なくとも２つの導電層を含んで構成される
請求項４に記載の有機電界発光表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの電極間に電界を印加して電極間の有機多層膜に電流を流し自発光させる有機電界発光（ＥＬ）素子を画素ごとに有する有機ＥＬ表示装置に関する。
【背景技術】
【０００２】
有機ＥＬ表示装置（有機ＥＬディスプレイ）は、複数の画素回路をマトリクス状に配置する表示部と、その駆動部とを、１枚の基板に、ＴＦＴ(thin film transistor)の形成プロセスを含む半導体技術を用いて形成した表示パネルを有する。あるいは、表示パネルの駆動回路はフレキシブル基板により提供され、両者の電気的接続を行う。
【０００３】
有機ＥＬディスプレイの画素回路は、画素回路内のＴＦＴの特性バラツキに起因する画質低下を防止するために、様々なものが提案されている。
主なものでは、４トランジスタ（４Ｔ）・１キャパシタ（１Ｃ）型、４Ｔ・２Ｃ型、５Ｔ・１Ｃ型、３Ｔ・１Ｃ型、などが知られている。
【０００４】
上記何れのタイプの画素回路も、有機ＥＬ素子に流れる電流を一定に制御する補正回路を内蔵し、これにより有機ＥＬ素子の一方電極の電位が特性バラツキに応じて制御される。これに対し他方電極には共通電位、例えば接地電圧が画素部の複数の画素に共通に与えられる。
【０００５】
したがって、一方電極の電位はある程度補正されるが、他方電極の電位（接地電圧等）は補正されないため、この他方電極の電位が画素部内でばらつくと、シェーディング、クロストークと称される画質の低下が発生する。
ここでシェーディングやクロストークは、一般に、有機ＥＬ素子にプラス側電源を供給する電源線の電圧降下で発生することが問題視されることが多いが、マイナス側電源の上記接地電圧等のバラツキによっても、それらの画質低下が発生する。
【０００６】
シェーディングは、画素部の表示行（水平方向の画素の並び）において、電源の供給側に近い画素と遠い画素で、徐々に画素（具体的には有機ＥＬ素子）の輝度差が変化する現象であり、接地電圧等の共通電位が、電源に遠くなるほど徐々に上昇するような不均一性をもつと、シェーディングがより増強されて表示画像に現れる。
【０００７】
一方、シェーディングが生じない場合でも、電源から遠い側で隣接する行の隣接する注目２画素が同じ輝度を表示しようとしても、上記注目２画素の各々の画素が属する隣接画素行において、電源から注目画素までに駆動電流の消費量が異なると、当該消費量が多い画素行の注目画素が、消費量が少ない行の注目画素より暗く表示される現象（クロストーク）が生じることがある。クロストークが生じる場合、接地電圧等の共通電位が、電源に遠くなるほど徐々に上昇するような不均一性をもつと、クロストークがより増強されて表示画像に現れる。
【０００８】
このようなシェーディングやクロストークなどの表示ムラを防止するために、有機ＥＬ素子の共通電極、例えば上部電極より低抵抗な補助配線を設けることが提案されている（例えば、特許文献１〜３参照）。
【０００９】
特許文献１〜３には、画素の境界付近に形成され、画素開口部の周囲を囲む格子状配置の補助配線が開示されている。以下、このような格子状配置の補助配線を特に「電源補助格子線」と称する。
また、特許文献２には、電源補助格子線と電気的に接続され、画素配置領域の周囲を囲むリング状の他の補助配線（特許文献２では「第２電極電源線」と称する）を設けている。このリング状配置の補助配線を、以下、「電源補助環状線」と称する。
【特許文献１】特開２００１−１９５００８号公報
【特許文献２】特開２００２−３１８５５３号公報
【特許文献３】特開２００４−２０７２１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記電源補助環状線は画素部の周囲を囲むため、画素部から駆動部に接続され表示階調を決める映像信号を供給する信号線や走査線（一般には水平方向の表示行選択線）と電源補助環状線が交差する。一般には、信号線や走査線の上を、絶縁膜を介して電源補助環状線が直交する交差構造となる。
【００１１】
ここで、画素部から駆動部に接続される、いわゆる信号源（駆動部）に近い根元の部分では、信号線や走査線の配線抵抗を小さくするため複数の配線層が重ねられていることが多い。よって、一般には、画素部から駆動部に接続される根元部分の信号線や走査線と交差する際に、電源補助環状線が乗り越える段差が比較的大きく、これにより電源補助環状線の一部が高抵抗になり、あるいは「段切れ」が生じることがある。
【００１２】
また、電源補助環状線の上層には、例えば１００度以下の低温ＣＶＤにより形成されるＥＬ保護膜が形成されるが、段差部分でＥＬ保護膜に「巣(air hole)」が形成され、その部分から湿気や異物等による汚染が拡大し、これが画素部にまで影響する懸念も否定できない。
【００１３】
本発明は、電源補助環状線と信号線や走査線との交差箇所で、電源補助環状線の「段切れ」や汚染の原因となる「巣」の発生を防止するものである。
【課題を解決するための手段】
【００１４】
本発明の一形態（第１形態）に関する有機電界発光表示装置は、複数の信号線、複数の走査線、複数の画素回路、電源補助環状線、および、複数のダミー配線を有する。
前記複数の画素回路は、前記複数の信号線と前記複数の走査線の各交差箇所にそれぞれ配置され、それぞれが有機電界発光（有機ＥＬ）素子を含み、画素ごとに設けられている。
前記電源補助環状線は、前記有機ＥＬ素子に電界を印加する２つの電極の一方と電気的に接続され、前記複数の画素回路の配置領域を囲んでリング状に配置されている。
前記複数のダミー配線は、前記複数の信号線、前記複数の走査線の少なくとも一方と前記電源補助環状線とが交差する複数の交差箇所の間において前記電源補助環状線の下層に形成され、近接する前記信号線または前記走査線と絶縁分離されている。
【００１５】
本発明の他の形態（第２形態）に関する有機電界発光表示装置は、上記第１形態の特徴に加え、前記複数のダミー配線の各々は、前記電源補助環状線の配線方向における、少なくとも２箇所で、上層の前記電源補助環状線に電気的に接続され、前記電源補助環状線の裏打ち配線となっている。
【００１６】
本発明の他の形態（第３形態）に関する有機電界発光表示装置は、上記第１形態の特徴に加え、前記複数の画素回路それぞれに、前記有機ＥＬ素子より下層の薄膜半導体層とゲート電極層に形成された薄膜トランジスタ（ＴＦＴ）を所定数含み、前記交差箇所の前記複数の信号線または前記複数の走査線、ならびに、前記複数のダミー配線は、前記薄膜半導体層と前記ゲート電極層との各形成時に積層される少なくとも２つの導電層を含んで構成される。
【００１７】
本発明の他の形態（第４形態）に関する有機電界発光表示装置は、上記第１形態の特徴に加え、前記有機ＥＬ素子が、下層電極と、有機多層膜と、上層電極とを積層して形成され、前記下層電極と同一階層の配線層から形成され、各画素回路の周囲を囲み、前記上層電極と電気的に接続される格子状の電源補助格子線を有し、前記電源補助格子線と前記電源補助環状線が同一階層の配線層により形成され、前記複数の信号線または前記複数の走査線は、その各端部が、より下層で前記ダミー配線と同一階層のブリッジ線に接続されて延長され、前記電源補助環状線は、複数の前記ブリッジ線それぞれに対し、絶縁膜を介して交差している。
第４形態では、好適に、前記複数の画素回路それぞれに、前記有機ＥＬ素子より下層の薄膜半導体層とゲート電極層に形成された薄膜トランジスタ（ＴＦＴ）を所定数含み、前記複数のブリッジ線および前記複数のダミー配線は、前記薄膜半導体層と前記ゲート電極層との各形成時に積層される少なくとも２つの導電層を含んで構成されている。
【００１８】
前述した第１形態によれば、複数のダミー配線が、電源補助環状線の下層に形成されている。複数のダミー配線は、電源補助環状線が、複数の信号線、複数の走査線の少なくとも一方と交差する交差箇所間に、信号線や走査線と絶縁分離して形成されている。このため、電源補助環状線を形成する際に、その形成面の段差がダミー配線によって緩和され、より平坦化されている。したがって、電源補助環状線に「段切れ」が生じにくく、また「巣」の発生も防止される。
【００１９】
前述した第２形態によれば、配線材料からなるダミー配線が、上層の電源補助環状線と少なくとも２箇所で接続されている。このため、電源補助環状線部分に電位伝送のバイパス路が形成され、この部分の配線抵抗が低減されている。また、この部分の電源補助環状線が何らかの原因で高抵抗となり、あるいは、断線した場合、ダミー配線が電源補助環状線の代替線として機能する冗長性が発揮される。
【００２０】
前述した第３形態によれば、交差箇所の複数の信号線または複数の走査線、ならびに、複数のダミー配線は、ＴＦＴを構成する薄膜半導体層とゲート電極層との各形成時に積層される少なくとも２つの導電層を含んで構成される。このため、信号線または走査線と、ダミー配線が同一階層で同一高さに形成でき、これにより段差の緩和（平坦性）がより高いものとなる。
【００２１】
前述した第４形態によれば、有機ＥＬ素子の下層電極と、電源補助環状線と、電源補助格子線（の主部）とが同一階層の配線層により形成されている。そして複数の信号線または複数の制御線は、その各端部が、より下層でダミー配線と同一階層のブリッジ線として形成され、延長されている。このブリッジ線に対して、電源補助環状線が絶縁膜を介して交差している。したがって、電源補助に関する配線層は１層で、これに有機ＥＬ素子の上層電極層と、ＴＦＴのゲート電極や薄膜半導体層といった幾つかの導電層が加わった簡素な（導電）層構造により有機電界発光表示装置が形成されている。
【発明の効果】
【００２２】
本発明によれば、電源補助環状線と信号線や走査線との交差箇所で、電源補助環状線の「段切れ」や汚染の原因となる「巣」の発生を有効に防止することができる。このため、表示ムラを防止し、不良率が低く、かつ、信頼性が高い有機電界発光表示装置を提供することが可能である。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態を、電源補助環状線と電源補助格子線の両方を備える有機ＥＬディスプレイを例として図面を参照して説明する。
【００２４】
《第１実施形態》
＜全体構成＞
図１に、本発明の実施形態に関わる有機ＥＬディスプレイの主要構成を示す。
図解する有機ＥＬディスプレイ１は、複数の画素回路３(i,j)がマトリクス状に配置されている画素アレイ２と、画素アレイ２を駆動する駆動回路とを有する。画素アレイ２の大きさは、「画素配置領域」を規定する。
駆動回路は、垂直駆動回路（Ｖスキャナ）４と、水平駆動回路（Ｈスキャナ：Ｈ.Ｓｃａｎ）５とを含む。
Ｖスキャナ４は、画素回路３の構成により複数設けられている。ここではＶスキャナ４が、水平画素ライン駆動回路（Ｄｒｉｖｅ  Ｓｃａｎ）４１と、書き込み信号走査回路（Ｗｒｉｔｅ  Ｓｃａｎ）４２とを含んで構成されている。
【００２５】
図１に示す画素回路の符号「３(i,j)」は、当該画素回路が垂直方向（縦方向）のアドレスｉ(i＝1,2)と、水平方向（横方向）のアドレスｊ(j＝1,2,3)を持つことを意味する。これらのアドレスｉとｊは最大値をそれぞれ「ｎ」と「ｍ」とする１以上の整数をとる。ここでは図の簡略化のためｉ＝１〜２、ｊ＝１〜３の一部分の画素アレイ２のみ示す。
このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
【００２６】
画素回路３(1,1)、３(2,1)が共通な垂直方向の第１信号線ＳＩＧ(１)に接続されている。同様に、画素回路３(1,2)、３(2,2)が共通な垂直方向の第２信号線ＳＩＧ(２)に接続され、画素回路３(1,3)、３(2,3)が共通な垂直方向の第３信号線ＳＩＧ(２)に接続されている。
第１行の画素回路３(1,1)、３(1,2)および３(1,3)に対し、共通の第１走査線ＳＣＡＮ１(1)によって、水平画素ライン駆動回路４１から第１スキャン信号（第１表示行の駆動信号）が印加可能となっている。同様に、第２行の画素回路３(2,1)、３(2,2)および３(2,3)に対し、共通の第１走査線ＳＣＡＮ１(2)によって、水平画素ライン駆動回路４１から第１スキャン信号（第２表示行の駆動信号）が印加可能となっている。
また、第１行の画素回路３(1,1)、３(1,2)および３(1,3)に対し、共通の他の第２走査線ＳＣＡＮ２(1)によって、書き込み信号走査回路４２から第２スキャン信号（第１表示行のサンプリング信号）が印加可能となっている。同様に、第２行の画素回路３(2,1)、３(2,2)および３(2,3)に対し、共通の他の第２走査線ＳＣＡＮ２(2)によって、書き込み信号走査回路４２から第２スキャン信号（第２表示行のサンプリング信号）が印加可能となっている。
【００２７】
画素アレイ２の周囲に、画素アレイ２を囲むリング状の電源補助環状線６が配置されている。
また、画素アレイ２内には、各画素回路３(i,j)の周囲をそれぞれ囲む格子状の電源補助格子線７が配置されている。
電源補助環状線６に共通電位、例えば接地電圧が印加可能になっている。一方、画素アレイ２から外側に向かう電源補助格子線７の各先端が、電源補助環状線６に接続されている。よって、電源補助環状線６および電源補助格子線７は、理想的には、共通電位（接地電圧等）で保持される。
【００２８】
＜画素回路＞
図２に、画素回路３(i,j)の一構成例を示す。
図解する画素回路３(i,j)は、発光素子としての有機発光ダイオードＯＬＥＤを制御する回路である。画素回路は、有機発光ダイオードＯＬＥＤの他に、ＮＭＯＳタイプのＴＦＴからなる駆動トランジスタＭｄおよびサンプリングトランジスタＭｓと、１つの保持キャパシタＣｓとを有する。
【００２９】
有機発光ダイオードＯＬＥＤは、特に図示しないが、例えば、透明ガラス等からなる基板の上に、「下層電極」としてのアノード電極を形成し、その上に、正孔輸送層、発光層、電子輸送層、電子注入層等を順次堆積させて有機多層膜を構成する積層体を形成し、この積層体の上に、「上層電極」としてのカソード電極を形成した構造を有する。アノード電極が正側の電源に接続され、カソード電極が負側の電源に接続される。
なお、図２では有機発光ダイオードＯＬＥＤのアノードが正側の電源から電源電圧ＶＤＤの供給を受け、有機発光ダイオードＯＬＥＤのカソードが基準電圧ＶＳＳ、例えば接地電圧ＧＮＤに接続される場合を示す。ただし、有機発光ダイオードＯＬＥＤを逆バイアスする必要があるときは、基準電圧ＶＳＳが接地電圧ＧＮＤより低い電圧に制御される。
【００３０】
有機発光ダイオードＯＬＥＤのアノードとカソードの電極間に所定の電界が得られるバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に自発光する。有機発光ダイオードＯＬＥＤは、有機多層膜を構成する有機材料を適宜選択することで赤(Ｒ),緑(Ｇ),青(Ｂ)の各色での発光が可能であることから、この有機材料を、例えば各行の画素にＲ,Ｇ,Ｂの発光が可能に配列することで、カラー表示が可能となる。あるいは、白色発光の有機材料を用いて、フィルタの色でＲ,Ｇ,Ｂの区別を行ってもよい。Ｒ,Ｇ,Ｂの他にＷ（ホワイト）を加えた４色構成でもよい。
【００３１】
駆動トランジスタＭｄは、発光素子（有機発光ダイオードＯＬＥＤ）に流す電流量を制御して表示階調を規定する電流制御手段として機能する。
駆動トランジスタＭｄのドレインが、電源電圧ＶＤＤの供給を制御する走査線に接続され、ソースが有機発光ダイオードＯＬＥＤのアノードに接続されている。
【００３２】
サンプリングトランジスタＭｓは、画素階調を決めるデータ電位Ｖsigの供給線（信号線ＳＩＧ(ｊ)）と駆動トランジスタＭｄのゲートとの間に接続されている。サンプリングトランジスタＭｓのソースとドレインの一方が駆動トランジスタＭｄのゲートに接続され、もう片方が信号線ＳＩＧ(ｊ)に接続されている。信号線ＳＩＧ(ｊ)に、Ｈスキャナ５（図１参照）からデータ電位Ｖsigを持つデータパルスが印加される。サンプリングトランジスタＭｓは、このデータ電位印加期間（データパルスの持続時間(duration time)）の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、サンプリングすべき所望のデータ電位Ｖsigを持つデータパルスの前部または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。
【００３３】
駆動トランジスタＭｄのゲートとソース（有機発光ダイオードＯＬＥＤのアノード）との間に、保持キャパシタＣｓが接続されている。保持キャパシタＣｓの役割については、後述の動作説明で明らかにする。
【００３４】
図２では、図１の水平画素ライン駆動回路４１により、ＧＮＤ電位から電源電圧ＶＤＤにまで立ち上がる電源駆動パルスＤＳ(i)が駆動トランジスタＭｄのドレインに供給され、駆動トランジスタＭｄの補正時や実際に有機発光ダイオードＯＬＥＤが発光する時の電源供給が行われる。
また、図１の書き込み信号走査回路４２により、比較的短い持続時間の書込駆動パルスＷＳ(i)がサンプリングトランジスタＭｓのゲートに供給され、サンプリング制御が行われる。
なお、電源供給の制御は、駆動トランジスタＭｄのドレインと電源電圧ＶＤＤの供給線との間にトランジスタをもう１つ挿入し、そのゲートを水平画素ライン駆動回路４１により制御する構成であってもよい。
【００３５】
通常、画素回路内の全てのトランジスタはＴＦＴで形成されている。ＴＦＴのチャネルが形成される薄膜半導体層は、多結晶シリコン（ポリシリコン）または非晶質シリコン（アモルファスシリコン）等の半導体材料からなる。ポリシリコンＴＦＴは移動度を高くとれるが特性ばらつきが大きいため、表示装置の大画面化に適さない。よって、大画面を有する表示装置では、一般に、アモルファスシリコンＴＦＴが用いられる。ただし、アモルファスシリコンＴＦＴではＰチャネル型ＴＦＴが形成し難いため、上述した画素回路３(i,j)のように、すべてのＴＦＴをＮチャネル型とすることが望ましい。
【００３６】
ここで、以上の画素回路３(i,j)は、本実施形態で適用可能な画素回路の一例、即ち２トランジスタ（２Ｔ）・１キャパシタ（１Ｃ）型の基本構成例である。よって、本実施形態で用いることができる画素回路は、上記画素回路３(i,j)を基本構成として、さらにトランジスタやキャパシタを付加した画素回路であってもよい。また、基本構成において、保持キャパシタＣｓを電源電圧ＶＤＤの供給線と駆動トランジスタＭｄのゲートとの間に接続するものもある。
具体的に、本実施形態で採用可能な２Ｔ・１Ｃ型以外の画素回路として、詳細な構成は割愛するが、例えば、４Ｔ・１Ｃ型、４Ｔ・２Ｃ型、５Ｔ・１Ｃ型、３Ｔ・１Ｃ型などであってもよい。
【００３７】
＜発光制御動作の概略＞
上記画素回路３(i,j)における概略的な発光制御動作は、以下の如くである。
駆動トランジスタＭｄの制御ノードＮＤｃには、保持キャパシタＣｓが結合されている。信号線ＳＩＧ(j)からの信号電圧がサンプリングトランジスタＭｓでサンプリングされ、これにより得られたデータ電位Ｖsig（以下、特にサンプリング後のデータ電位を符号「Ｖin」により表記する）が制御ノードＮＤｃに印加される。
【００３８】
駆動トランジスタＭｄのゲートに所定のデータ電位Ｖinが印加された時、駆動トランジスタＭｄのドレイン電流Ｉｄｓは、データ電位Ｖinに応じた値を持つゲートソース間電圧Ｖｇｓに応じて決まる。よって、サンプリング後のデータ電位Ｖinに応じた輝度で有機発光ダイオードＯＬＥＤが発光する。
【００３９】
有機発光ダイオードＯＬＥＤは、よく知られているように、熱によりＩ−Ｖ特性が変化する。このとき、有機発光ダイオードＯＬＥＤの経時変化とともに駆動トランジスタＭｄのゲートソース間電圧Ｖｇｓが変化してしまう。
これにより、有機発光ダイオードＯＬＥＤに流れる駆動電流Ｉｄが変化し、その結果、所定のデータ電位Ｖsigをサンプリングする場合であっても発光輝度が変化してしまう。
また、画素回路ごとに駆動トランジスタＭｄの閾値電圧Ｖth、移動度μが異なっているため、ドレイン電流Ｉｄｓにバラツキが生じ、同じデータ電位Ｖsigが与えられている画素の発光輝度が変化してしまう。
【００４０】
Ｎチャネル型の駆動トランジスタＭｄを有する画素回路は、駆動能力が高く製造プロセスを簡略化できる利点があるが、閾値電圧Ｖthや移動度μのばらつきを抑えるため、以下のような補正動作を、前述した発光制御動作に先立って行う必要がある。
【００４１】
サンプリングの前に保持キャパシタＣｓによって、駆動トランジスタＭｄのゲート電位が、その閾値電圧Ｖthのレベルで保持される。この予備的な動作は、「閾値補正」と称される。
閾値補正後に、駆動トランジスタＭｄのゲートにサンプリング後のデータ電位Ｖinが加わるため、ゲート電位は“Ｖth＋Ｖin”となって保持される。このときのデータ電位Ｖinの大きさに応じて駆動トランジスタＭｄがオンする。閾値電圧Ｖthが大きくオンし難い駆動トランジスタＭｄの場合は“Ｖth＋Ｖin”も大きい、逆に、閾値電圧Ｖthが小さくオンし易い駆動トランジスタＭｄの場合は“Ｖth＋Ｖin”も小さい。よって駆動電流から閾値電圧Ｖthのバラツキの影響が排除され、データ電位Ｖinが一定ならば、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）も一定となる。
【００４２】
また、例えば、データサンプリングの前で閾値補正の後に、「移動度（厳密には、駆動力補正）」を行う。
移動度補正では、電圧“Ｖth＋Ｖin”が保持されている状態から、さらに、駆動トランジスタＭｄの電流駆動能力に応じたゲート電位変化を行う。駆動トランジスタＭｄのゲートとソースとの間に、駆動トランジスタＭｄの電流チャネルを介した電流により保持キャパシタを充電または放電するパスが設けられており、このパスに電流を流すか否かを制御することによって移動度補正を行う。
その後、この一定な電流値に駆動されて有機発光ダイオードＯＬＥＤが発光する。
【００４３】
＜平面および断面の構造例＞
ここで、画素回路の平面パターンや断面構造について、図面を参照しつつ説明する。
図３（Ａ）と図３（Ｂ）は、画素回路３(i,j)についての平面パターンを示すものである。図３（Ｂ）は、最上層のカソード電極（全面形成）を省いた平面図、図３（Ａ）は、最上層のカソード電極（全面形成）を省き、さらに、有機発光ダイオードＯＬＥＤの電極や有機多層膜を省いた製造途中の平面図である。また、図４（Ｂ）はＴＦＴ部の基本断面構造図、図４（Ａ）はその平面図である。
【００４４】
図４（Ｂ）に示すように、ガラス等からなる基板９上に図示のように直接（または下地層（絶縁層の一種）を介して）、所定のゲートメタル層（ＧＭ）、例えばモリブデン（Ｍｏ）等の高融点金属層からなるゲート電極１１が形成されている。
ゲート電極１１は、図３（Ａ）において、駆動トランジスタＭｄのゲート電極１１Ａ、サンプリングトランジスタＭｓのゲート電極１１Ｂに該当する。ここでゲート電極１１Ａは、保持キャパシタＣｓの下部電極としても機能させるため、保持キャパシタＣｓの形成領域に拡がって配置されている。一方、ゲート電極１１Ｂの一方端が、第２走査線ＳＣＡＮ２(i)と接続のために、その下方に延びている。
【００４５】
図４（Ｂ）のゲート電極１１の表面を覆うように、基板９上にゲート絶縁膜１０が形成され、その上に、アモルファスシリコン（α−Ｓｉ）からなる薄膜半導体層１３が形成されている。
薄膜半導体層１３は、図３（Ａ）においては、駆動トランジスタＭｄのＴＦＴ層１３Ａ、サンプリングトランジスタＭｓのＴＦＴ層１３Ｂに該当する。
【００４６】
図４（Ｂ）の薄膜半導体層１３は、そのゲート電極１１と対向する部分がチャネル形成領域である。薄膜半導体層１３上のチャネル形成領域を保護する位置に、絶縁材料のチャネル保護膜１８が形成されている。また、チャネル保護膜１８に端部が乗り上げ、薄膜半導体層１３より若干狭い幅で（図４（Ａ）参照）、２つのソース・ドレイン電極１４が配置されている。ソース・ドレイン電極１４は、チャネル保護膜１８上で互いに離間して、その片方がソース（Ｓ）電極として機能し、他の片方がドレイン（Ｄ）電極として機能する。２つのソース・ドレイン電極１４は、例えばアルミニウム（ＡＬ）を主材料とする配線層；（ＡＬ）層から形成されている。
【００４７】
図４のソース・ドレイン電極１４は、図３（Ａ）において、第１走査線ＳＣＡＮ１(i)から分岐し駆動トランジスタＭｄのドレイン電極として機能するＶＤＤ線１４Ａ、駆動トランジスタＭｄのソース電極として機能する接続配線１４Ｂに該当する。接続配線１４Ｂは、保持キャパシタＣｓの上部電極として機能させるため、ゲート電極１１Ａの広い面積部分に重ねて配置され、また、有機発光ダイオードＯＬＥＤのアノード電極と接続のためにパッド部を備える。
さらに、図４のソース・ドレイン電極１４は、図３（Ａ）において、サンプリングトランジスタＭｓのドレイン電極として機能する接続配線１４Ｃ、サンプリングトランジスタＭｓのソース電極として機能する接続配線１４Ｄに該当する。接続配線１４Ｃは、信号線ＳＩＧ(ｊ)の一部としても機能する。接続配線１４Ｄは、図２の制御ノードＮＤｃ接続のために、その端部が保持キャパシタＣｓの下部電極（ゲート電極１１Ａ）の上方に延び、１stコンタクトホール（１ＣＨ）の１つであるコンタクト１２Ａによって、ゲート電極１１Ａと接続されている。
【００４８】
図４（Ｂ）に示すように、２つのソース・ドレイン電極１４と薄膜半導体層１３との重なり部分に、Ｐ型の薄膜半導体層１３と逆導電型のＮ型不純物が高濃度に導入されたソース不純物領域１７Ｓとドレイン不純物領域１７Ｄが設けられている。ソース不純物領域１７Ｓにより、一方のソース・ドレイン電極１４と薄膜半導体層１３が低抵抗で接続されたソースコンタクトが達成されている。同様に、ドレイン不純物領域１７Ｄにより、他のソース・ドレイン電極１４と薄膜半導体層１３が低抵抗で接続されたドレインコンタクトが達成されている。
【００４９】
図３（Ａ）において、第１走査線ＳＣＡＮ１(i)と第２走査線ＳＣＡＮ２(i)は、それぞれ（ＡＬ）層から形成され、セル内の行方向の対向辺に沿って互いに平行に配置されている。
これに対し、信号線ＳＩＧ(ｊ)が、第１走査線ＳＣＡＮ１(i)と第２走査線ＳＣＡＮ２(i)と直交する列方向に長く形成されている。
【００５０】
信号線ＳＩＧ(ｊ)のセル内部分の多くが、上述したように（ＡＬ）層からなる接続配線１４Ｃにより構成されている。
信号線ＳＩＧ(ｊ)と第１走査線ＳＣＡＮ１(i)との交差部分に、ゲート電極１１と同じ階層で同じ材料の層（ＧＭ）を含むブリッジ線１１Ｃが設けられている。接続配線１４Ｃの一方端部は、２つのコンタクト（１ＣＨ）１２Ｃにより、下層のブリッジ線１１Ｃと接続され、ブリッジ線１１Ｃ上に、接続配線１４Ｃと同じ階層で同じ材料（ＡＬ）の第１走査線ＳＣＡＮ１(i)が交差している。
同様に、信号線ＳＩＧ(ｊ)と第２走査線ＳＣＡＮ２(i)との交差部分に、ゲート電極１１と同じ階層で同じ材料の層（ＧＭ）を含むブリッジ線１１Ｄが設けられている。接続配線１４Ｃの他方端部は、２つのコンタクト（１ＣＨ）１２Ｄにより、下層のブリッジ線１１Ｄと接続され、ブリッジ線１１Ｄ上に、接続配線１４Ｃと同じ階層で同じ材料（ＡＬ）の第２走査線ＳＣＡＮ２(i)が交差している。
【００５１】
図４（Ｂ）に戻ると、上述した構造のＴＦＴを覆うＴＦＴ保護膜１９が堆積される。
図４（Ｂ）には示さないが、ＴＦＴ保護膜１９上に有機発光ダイオードＯＬＥＤと、図１および図２に示す電源補助格子線７が形成される。電源補助格子線７は、図３（Ｂ）に示すように、例えば画素境界に沿って四角枠状に配置されている。有機発光ダイオードＯＬＥＤの「下層電極」としてのアノード電極ＡＥは、電源補助格子線７内で可能な限り大きく配置されている。電源補助格子線７とアノード電極ＡＥは、本実施形態では、同一階層の同一材料（アノードメタル層；ＡＭ）から形成される。本実施形態では上面発光型であるため、アノードメタル層（ＡＭ）は、例えば、クロム（Ｃｒ）、鉄（ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、プラチナ（Ｐｔ）さらには金（Ａｕ）のように、仕事関数が大きく、かつ反射率の高い導電性材料を適宜選択して形成できる。
アノード電極ＡＥは、２ndコンタクトホール（２ＣＨ）の１つであるコンタクト１５によって、下層の接続配線１４Ｂのパッド部と接続されている。
【００５２】
電源補助格子線７とアノード電極ＡＥの表面を覆うＥＬ保護膜２１（不図示）が形成され、ＥＬ保護膜２１に開口部２１Ａが設けられている。開口部２１Ａは、コンタクト１５を露出しない範囲で、アノード電極ＡＥ上で可能な限り大きく形成されている。
なお、特に図示しないが、開口部２１Ａ内を含む範囲に有機多層膜が形成され、さらに、有機多層膜に接続し、全面を覆うようにカソード電極が設けられる。カソード電極は、電源補助格子線７上のＥＬ保護膜２１部分に設けられた開口部２１Ｂを介して電源補助格子線７に電気的に接続される。図１および図２に示すように電源補助格子線７は電源補助環状線６を介して接地電圧ＧＮＤの供給線に接続されるため、有機発光ダイオードＯＬＥＤのアノードは接地される。
【００５３】
図５は、画素回路３(i,j)を２行２列分含む画素アレイ２の一部と、電源補助環状線６との接続部分を示す平面図である。
図５において、図３に示し、既に説明した画素回路内の構成は、同一符号を付している。図解した範囲の全面に有機発光ダイオードＯＬＥＤのカソード電極ＫＥが形成されている。カソード電極ＫＥは、光透過率が高いカソードメタル層（ＫＭ）から形成されている。このため、図５はカソード電極ＫＥの下層を透視した図となっている。
上面発光型の場合、カソードメタルＫＭは、ＩＴＯやＩＸＯのように、仕事関数が大きくかつ透過率の高い導電性材料から構成される。
【００５４】
電源補助環状線６は、電源補助格子線７と同じ階層で同じ材料（アノードメタル層；ＡＭ）の上部メタル層６Ａと、より下層のメタル層、例えば（ＡＬ）から形成される下部メタル層６Ｂとを重ねて構成されている。上部メタル層６Ａは電源補助格子線７とパターン上でつながっている（一体に形成されている）。
それぞれ（ＡＬ）から形成される第１走査線ＳＣＡＮ１(i)と第２走査線ＳＣＡＮ２(i)の端部が、電源補助環状線６の近くに位置している。
このうち第１走査線ＳＣＡＮ１(i)の端部が、１stコンタクト（ＩＣＨ）の１つであるコンタクト１２Ｅによって、より下層のブリッジ線１１Ｅと接続されている。ブリッジ線１１Ｅは、ゲートメタル層（ＧＭ）を含む導電層であり、ブリッジ線１１Ｅの上方に、不図示の絶縁膜を介して電源補助環状線６が交差している。
同様に、第２走査線ＳＣＡＮ２(i)の端部が、１stコンタクト（ＩＣＨ）の１つであるコンタクト１２Ｆによって、より下層のブリッジ線１１Ｆと接続されている。ブリッジ線１１Ｆは、ゲートメタル層（ＧＭ）を含む導電層であり、ブリッジ線１１Ｆの上方に、不図示の絶縁膜を介して電源補助環状線６が交差している。
【００５５】
図６に、図５のＡ−Ａ線に沿った断面図を示す。
この図示例では、第１走査線ＳＣＡＮ１(i)のブリッジ線１１Ｅ上に、アモルファスシリコン（α−Ｓｉ）からなる薄膜半導体層１３Ｅが重ねられている。また、図４（Ｂ）では除去されているため示されていない、薄膜半導体層１３のエッチングストッパ膜２０Ｅが薄膜半導体層１３Ｅ上に重なっている。
同様に、第２走査線ＳＣＡＮ２(i)のブリッジ線１１Ｆ上に、薄膜半導体層１３Ｆとエッチングストッパ膜２０Ｆが重ねられている。
【００５６】
本実施形態においては、このような断面構造を有する２つの走査線部分の間に、両走査線部分と離間して電気的に非接続なダミー配線ＤＬが形成されている。
ダミー配線ＤＬは、ゲートメタルＧＭからなる第１導電層１１Ｍと、その上に重ねられ、アモルファスシリコン（α−Ｓｉ）からなる第２導電層１３Ｍとを含んで構成され、その上に、エッチングストッパ膜２０Ｍが重ねられている。
このエッチングストッパ膜２０Ｍ、および、前述したエッチングストッパ膜２０Ｅ,２０Ｆは、他の周囲の絶縁膜が酸化シリコン系の場合、これとエッチング選択比が大きい窒化シリコン系の絶縁膜とするとよい。
【００５７】
第１走査線ＳＣＡＮ１(i)のブリッジ部、第２走査線ＳＣＡＮ２(i)のブリッジ部、および、ダミー配線ＤＬを覆ってＴＦＴ保護膜１９が基板９上に形成されている。ＴＦＴ保護膜１９の上に、下部メタル層６Ｂと上部メタル層６Ａが重ねられて電源補助環状線６が形成され、さらに、電源補助環状線６上にカソード電極ＫＥが形成されている。
詳細は後述するが、本実施形態では、このようにダミー配線ＤＬが配置されているため、電源補助環状線６の「段切れ」「巣」の発生が有効に防止される。
【００５８】
《第２実施形態》
第２実施形態では、ダミー配線ＤＬ周りの構成が第１実施形態と異なる。よって、第１実施形態で用いた図１〜図５、および、その説明は第２実施形態でも踏襲される。
【００５９】
図７に、第２実施形態に関わり、図５のＡ−Ａ線に沿った断面図を示す。
図７が図６と異なるのは、図７では、ダミー配線ＤＬの両端部に、それぞれ１stコンタクトホール（１ＣＨ）からなるコンタクト１２Ｍ１,１２Ｍ２が設けられ、コンタクト１２Ｍ１,１２Ｍ２によって、ダミー配線ＤＬの両端部が電源補助環状線６の裏面に接続されていることである。その他の構成は、第１実施形態と共通する。
なお、図７および図６では、ＥＬ保護膜２１が図示を省略されている。
【００６０】
《変形例》
図５〜図７は、電源補助環状線６が走査線、即ち第１走査線ＳＣＡＮ１(1)および第２走査線ＳＣＡＮ２(2)に対して交差する部分を図示し、その交差部分の間に電源補助環状線６に沿ってダミー配線ＤＬを配置した。
これと同様なダミー配線ＤＬを、信号線、すなわち信号線ＳＩＧ(ｊ)が電源補助環状線６と交差する部分の間に、電源補助環状線６に沿った下層に設けてもよい。また、電源補助環状線６と走査線との交差部分間、電源補助環状線６と信号線の交差部分間の双方に、ダミー配線ＤＬを設けてよい。その場合、ダミー配線ＤＬの断面構造は図６、図７のどちらでもよい。
【００６１】
第２実施形態において、ダミー配線ＤＬを電源補助環状線６と接続するコンタクトは、ダミー配線ＤＬの両端部に少なくとも１つ、全部で、少なくとも２つ形成されていればよい。よって、両端部のそれぞれに２個以上のコンタクトを設けてよい。また、ダミー配線ＤＬの長さ方向全域に、例えば等間隔でコンタクトを、可能な限り多数設けてもよい。
【００６２】
その他、走査線、信号線の層構造、電源補助環状線や電源補助格子線の層構造は、上述した図示例に限定されない。
また、上述した第１および第２実施形態は上面発光型の有機ＥＬディスプレイを例示したが、下面発光型でもよい。
【００６３】
以上の第１および第２実施形態によれば、以下の利益が得られる。
ダミー配線ＤＬを設けることにより、走査線や信号線による、電源補助環状線形成面の段差を緩和し、これによって、電源補助環状線の「段切れ」を防止でき、また電源補助環状線上の保護膜に形成される「巣」の発生を防止できる。
【００６４】
図８は、ダミー配線がない場合に「巣」が発生した断面図を示す。
この図では電源補助環状線６はかろうじてつながっているが、第２走査線ＳＣＡＮ２(i)の段差部分でＥＬ保護膜２１が途切れ、これにより「巣(air hole)」が発生している。「巣」が発生すると、その部分でＥＬ保護膜２１が保護の機能を果たさないため、水分その他の汚染物質が電源補助環状線６を汚染する。特に水分が電源補助環状線６の界面を伝わって画素アレイ２内に進入すると、有機発光ダイオードＯＬＥＤの表示特性が変化し、これにより画面の一部で画質が悪くなる事態を招く懸念がある。
【００６５】
本発明の第１および第２実施形態では、ダミー配線ＤＬを設けることにより、電源補助環状線６の断線によるカソード電極ＫＥの電位が一部で一定とならない現象を防止し、表示ムラの発生を防止する利益が得られる。
また、「巣」の発生を防止して、これにより画質低下の防止と歩留まり向上を図り、ディスプレイ製品の収益性と信頼性を高めることができるという利益が得られる。
【００６６】
これらの利益に加えて、第２実施形態のように、ダミー配線ＤＬを電源補助環状線６と電気的に接続すると、ダミー配線ＤＬが電源補助環状線６の裏打ち配線として機能し、その電位変動をより安定化する役目を果たす。また、コンタクト間の電源補助環状線６が何らかの理由で高抵抗化し、あるいは、断線する場合、その部分で電源補助環状線６を代替する役目をダミー配線ＤＬが担う。よって、この場合、ダミー配線ＤＬは電源補助環状線６の部分的な冗長配線としての機能を発揮する。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１および第２実施形態に関わる有機ＥＬディスプレイの主要構成例を示すブロック図である。
【図２】本発明の実施形態に関わる画素回路の一構成例を含む図である。
【図３】本発明の実施形態に関わる画素の平面図（（Ｂ））と、有機発光ダイオードの電極層等を除去したときの画素の平面図（（Ａ））である。
【図４】本発明の実施形態に使用可能なＴＦＴ基本構造の平面図（（Ａ））と断面図（（Ｂ））である。
【図５】画素アレイと電源補助環状線との接続部分を、画素アレイの一部を含めて示す平面図である。
【図６】本発明の第１実施形態に関わる、図５のＡ−Ａ線に沿った断面図である。
【図７】本発明の第２実施形態に関わる、図５のＡ−Ａ線に沿った断面図である。
【図８】ダミー配線がない場合に「巣」が発生した比較例の断面図である。
【符号の説明】
【００６８】
１…有機ＥＬディスプレイ、２…画素アレイ、３(i,j)…画素回路、４…Ｖスキャナ、５…Ｈスキャナ、６…電源補助環状線、６Ａ…上部メタル層、６Ｂ…下部メタル層、７…電源補助格子線、９…基板、１０…ゲート絶縁膜、１１…ゲート電極、１２…（１st）コンタクト、１３…薄膜半導体層、１４…ソース・ドレイン電極、１５…（２nd）コンタクト、１８…チャネル保護膜、１９…ＴＦＴ保護膜、２１…ＥＬ保護膜、２１Ａ,２１Ｂ…開口部、４１…水平画素ライン駆動回路、４２…書き込み信号走査回路、Ｃｓ…保持キャパシタ、ＯＬＥＤ…有機発光ダイオード、Ｍｓ…サンプリングトランジスタ、Ｍｄ…駆動トランジスタ、ＳＣＡＮ１(i)…第１走査線、ＳＣＡＮ２(i)…第２走査線、ＳＩＧ(j)…信号線、ＤＬ…ダミー配線、ＡＥ…アノード電極、ＡＭ…アノードメタル層、ＧＭ…ゲートメタル層、ＫＥ…カソード電極、ＫＭ…カソードメタル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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