(57)【特許請求の範囲】
【請求項１】
バンクと入出力インタフェース部との間に連結するデータ数と同数のグローバルデータバスライン、単一のデータストローブライン及び基準比較電圧ラインと、
前記多数のグローバルデータバスライン、前記データストローブライン及び前記基準比較電圧ラインを一定電位レベルに固定させるために各ラインごとに連結したクランピング手段と、
前記多数のグローバルデータバスライン、前記データストローブライン及び前記基準比較電圧ラインの両側端ごとに連結して、入出力イネーブル信号、データ出力ストローブ信号及び各データ信号の組合せにより各ライン等の駆動を制御するデータ駆動手段、データストローブ駆動手段、比較電圧駆動手段と、
前記データストローブラインの両側端に連結して、前記データストローブラインに載せたストローブ信号を受信して基準比較電圧との比較によりデータストローブ信号を出力するデータストローブ受信手段と、
前記多数のグローバルデータバスライン各々の両側端に連結して、前記データストローブ受信手段から出力される前記データストローブ信号の制御下に、各データ信号と基準比較電圧信号を比較して各々のデータ値を出力するデータ受信手段と、を含む半導体メモリ装置。
【請求項２】
前記クランピング手段は、電源電圧印加端と各々のラインとの間に連結した抵抗を含む請求項１記載の半導体メモリ装置。
【請求項３】
前記クランピング手段は、電源電圧印加端と各々のラインとの間に連結して、ゲート端が接地連結したＰＭＯＳトランジスタを含む請求項１記載の半導体メモリ装置。
【請求項４】
前記データ駆動手段、前記データストローブ駆動手段、前記比較電圧駆動手段は、各々の前記ライン両側端と接地端との間に接続され、各々のゲート端には前記各データ信号と前記入出力イネーブル信号のアンド組合せ信号、前記データ出力ストローブ信号と前記入出力イネーブル信号のアンド組合せ信号、及び前記入出力イネーブル信号が印加されて、各々のチャンネル幅比が２：２：１になるＮＭＯＳトランジスタを含む請求項１記載の半導体メモリ装置。
【請求項５】
前記データストローブ受信手段、前記データ受信手段は、各々前記データストローブ信号及び前記データ信号を第１入力とし、前記基準比較電圧信号を第２入力とする電流ミラー構造の差動増幅器を含む請求項１記載の半導体メモリ装置。
【請求項６】
多数の前記グローバルデータバスラインと前記データストローブライン上に、前記クランピング手段と並列に接続されて前記ラインをそれぞれ一定電位水準にプレチャージさせる多数のプレチャージ手段をさらに含む請求項１記載の半導体メモリ装置。
【請求項７】
前記プレチャージ手段は、前記データストローブ信号を入力されて発生した制御パルス信号の制御下に活性化する請求項６記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関し、特にパイプライン(pipeline)化したデータバスライン構造により小さな電圧振幅でデータを伝達させることで、低電力かつ高速化を実現できる半導体メモリ装置に関する。
【０００２】
【従来の技術】
一般に、コンピュータのメーンメモリやグラフィックメモリ等で用いられるＤＲＡＭはシステムの性能向上のために高い帯域幅が要求され、このような要求条件を満足させるために、ＤＲＡＭの内部動作周波数を増加させると同時に、パイプライン及び先取り（ｐｒｅｆｅｔｃｈ）方式の回路構造を採択して用いている。
【０００３】
しかし、ＤＲＡＭの内部動作速度は、ワードラインアクセスやセンシング等の内部動作原理上限界があるため、多数のデータバスラインを用いて、同時に多くのデータを入出力インタフェース回路に予め伝達して出力する方法(先取り構造という)をデータアクセス回路に適用することで、要求される帯域幅を実現できる。
【０００４】
それで、同期ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）、Ｄ．Ｄ．Ｒ．ＳＤＲＡＭ、ＲａｍｂｕｓＤＲＡＭなどの高速動作を要するメモリ装置では、前記先取り方式を内部回路に適用しており、また、ＤＲＡＭ素子を格納するＥｍｂｅｄｅｄメモリ装置でもロジック回路で要求される帯域幅を満足させるために１２８ビットまたはそれ以上のデータバスラインを用いる。
【０００５】
ところが、従来の半導体メモリ装置におけるデータバスライン構造は、一般的に２個のラインに１個のデータを伝達し、ＣＭＯＳレベルの信号を用いる構造からなるが（尚、ＣＭＯＳレベルとは接地電位（Ｖｓｓ）と電源電位（Ｖｄｄ）を称する）、このようなデータバスライン構造では１５０ＭＨｚ以上の高速動作に対応し難く、多数のデータバスラインを用いる場合には電力消耗が大きくなるという問題点がある。
【０００６】
図１は従来の半導体メモリ装置におけるデータバスライン構造を示す構成図で、２個のグローバルデータバスラインが１個のデータを伝達する構造を持っている。従って、このような構造は、多数のメモリセルからなるバンク１００と入出力インタフェース回路部２００との間では、ｎ個のデータ伝達のために２ｎ個のグローバルデータバスラインをもつことになる。
【０００７】
また、前記バンク１００及び入出力インタフェース回路部２００には、各グローバルデータバスライン駆動のためにｎ個の駆動手段１０と、前記駆動手段１０により駆動された２個のグローバルデータバスラインに載せた２個のデータが伝達され、さらにこれと比較してデータ値を判別するデータ受信手段２０とをデータ数だけ各々具備して構成されている。
【０００８】
【発明が解決しようとする課題】
ところが、従来の半導体メモリ装置は、前記のように、データ伝達のためにそれぞれのデータ毎に２個のデータバスラインを用いるというデータバスライン構造により、コモンモードノイズには強い動作特性を持つという長所があるが、チップ内部面積が非常に大きくなるという短所がある。
【０００９】
また、一般のグローバルデータバスラインの場合、非常に長いメタルラインから構成され、ラインのキャパシタンスも非常に大きいため、多数のグローバルデータバスラインを通して同時に多くの数のＣＭＯＳレベルデータが伝達される場合、電力の消耗が多く、さらにプレチャージ（ｐｒｅｃｈａｒｇｅ）時の消耗時間も長くなり、１５０ＭＨｚ以上の高速動作に対応し難いという問題点がある。
【００１０】
本発明の目的は、各データ毎に単一のグローバルデータバスラインを用いるものの、電源電圧水準にクランピングさせて伝達に用いることで、電圧振幅を減少させて高速の低電力消耗動作を実現した半導体メモリ装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明による半導体メモリ装置は、バンクと入出力インタフェース部との間に連結するデータ数と同数のグローバルデータバスライン、単一のデータストローブライン及び基準比較電圧ラインと、前記多数のグローバルデータバスライン、前記データストローブライン及び前記基準比較電圧ラインを一定電位レベルに固定させるために各ラインごとに連結したクランピング手段と、前記多数のグローバルデータバスライン、前記データストローブライン及び前記基準比較電圧ラインの両側端ごとに連結して、入出力イネーブル信号、データ出力ストローブ信号及び各データ信号の組合せにより各ライン等の駆動を制御するデータ駆動手段、データストローブ駆動手段、比較電圧駆動手段と、前記データストローブラインの両側端に連結して、前記データストローブラインに載せたストローブ信号を受信して基準比較電圧との比較によりデータストローブ信号を出力するデータストローブ受信手段と、前記多数のグローバルデータバスライン各々の両側端に連結して、前記データストローブ受信手段から出力される前記データストローブ信号の制御下に、各データ信号と基準比較電圧信号を比較して各々のデータ値を出力するデータ受信手段と、を含むものである。
【００１２】
【発明の実施の形態】
本発明の実施の形態を、図面に基づき詳細に説明する。
【００１３】
図２は、本発明の半導体メモリ装置におけるデータバスライン構造の一例を示す構成図である。本発明による半導体メモリ装置は、バンク１００と入出力インタフェース部２００との間に連結するデータ数と同数のグローバルデータバスラインＧＤＢ１〜ＧＤＢｎ、単一のデータストローブラインＤＱＳ及び基準比較電圧ラインＶｒｅｆ、前記多数のグローバルデータバスラインＧＤＢ１〜ＧＤＢｎ、前記データストローブラインＤＱＳ、前記基準比較電圧ラインＶｒｅｆを一定電位レベルに固定させるために各ライン毎に連結したクランピング手段５０、前記多数のグローバルデータバスラインＧＤＢ１〜ＧＤＢｎ、前記データストローブラインＤＱＳ、前記基準比較電圧ラインＶｒｅｆの両側端毎に連結して、入出力イネーブル信号ＩＯＥＮとデータ出力ストローブ信号ＱＳＴＲ及び各データ信号ＤＡＴＡ１〜ＤＡＴＡｎの組合せにより各ライン等の駆動を制御するデータ駆動手段１０、データストローブ駆動手段３０、比較電圧駆動手段４０、前記データストローブラインＤＱＳの両側端に連結して前記データストローブラインＤＱＳに載せたストローブ信号を受信して基準比較電圧Ｖｒｅｆとの比較によりデータストローブ信号ＤＳＴＲを出力するデータストローブ受信手段２５、並びに前記多数のグローバルデータバスラインＧＤＢ１〜ＧＤＢｎ各々の両側端に連結して、前記データストローブ受信手段２５から出力される前記データストローブ信号ＤＳＴＲの制御下に各データ信号ＤＡＴＡ１〜ＤＡＴＡｎと基準比較電圧信号Ｖｒｅｆを比較して各々のデータ値を出力するデータ受信手段２０を含むものである。
【００１４】
前記クランピング手段５０は、電源電圧Ｖｄｄ印加端と各々のラインとの間に連結したクランピング抵抗Ｒｃからなっている。
【００１５】
また、前記各々のデータ駆動手段１０、データストローブ駆動手段３０、比較電圧駆動手段４０は、各々のラインＧＤＢ１〜ＧＤＢｎ、ＤＱＳ、Ｖｒｅｆの両側端と接地端Ｖｓｓとの間に接続されて、各々のゲート端に各データ信号ＤＡＴＡ１〜ＤＡＴＡｎと入出力イネーブル信号ＩＯＥＮのアンド組合せ信号及び入出力イネーブル信号ＩＯＥＮが入力されるＮＭＯＳトランジスタからなっている。
【００１６】
このとき、前記データ駆動手段１０、前記データストローブ駆動手段３０及び比較電圧駆動手段４０を構成する各々のＮＭＯＳトランジスタのチャンネル幅比は２ＷＮ：２ＷＮ：１ＷＮになる。
【００１７】
表１は各駆動手段を比較したものである。
【表１】
0004386312.tif 000002
【００１８】
前記比較電圧駆動手段４０は、データの伝達時のみにターンオンされて、基準比較電圧ラインにＶｄｄ−Ｖｔ電位水準の比較電圧Ｖｒｅｆを載せて、前記データ受信手段２０及び前記データストローブ受信手段２５に伝達される。
【００１９】
このとき、前記データ受信手段２０は、前記データストローブ信号ＤＳＴＲにより制御され、伝達された比較電圧Ｖｒｅｆ信号と各グローバルデータバスラインＧＤＢ１〜ＧＤＢｎに載せた電位信号を比較して“１”または“０”のデータ値を判別することになり、ｎ個のデータが伝達される時にデータ出力ストローブ信号ＱＳＴＲが共に伝達されるため、データ信号間の伝達遅延による歪みを低減することができる。
【００２０】
また、ｎ個のデータ信号ＤＡＴＡ１〜ＤＡＴＡｎ、基準比較電圧信号Ｖｒｅｆ及びデータストローブ信号ＤＳＴＲが同時に同じ条件により伝達されることで、コモンモードノイズ及びグラウンドバウンシング（ｇｒｏｕｎｄ  ｂｏｕｎｃｉｎｇ）による影響を低減できる。
【００２１】
そして、入出力イネーブル信号ＩＯＥＮはデータを伝達する部分のみで活性化するが、例えばバンク１００から入出力インタフェース部２００へのデータ伝達時にはバンク１００部分の入出力イネーブル信号ＩＯＥＮだけが活性化し、前記入出力インタフェース部２００の入出力イネーブル信号ＩＯＥＮは活性化しない。
【００２２】
図３は、本発明の半導体メモリ装置におけるデータバスライン構造構造の一例を示す構成図であって、前記クランピング手段６０の構成において、クランピング抵抗Ｒｃの代わりにゲート端が接地連結したＰＭＯＳトランジスタＭｃを用いる以外には、図２に示す実施例と同様なので、詳細な構成説明は省略する。
【００２３】
図４は、図２及び図３に示す半導体メモリ装置の動作タイミング図で、データ１、０、１、０を伝達する時を示している。
【００２４】
まず、図４ａに示すように、入出力イネーブル信号ＩＯＥＮがロジックハイとして活性化すれば、一次的に比較電圧駆動手段４０をなすトランジスタがターンオンされながら基準比較電圧ラインＶｒｅｆを駆動する。
【００２５】
そして、ｎ個のデータ信号ＤＡＴＡ１〜ＤＡＴＡｎとデータ出力ストローブ信号ＱＳＴＲが、各々ｎ個のグローバルデータバスラインＧＤＢ１〜ＧＤＢｎとデータストローブラインＤＱＳを経って、各々に連結した受信手段２０、２５に伝達される。
【００２６】
すると、各データ受信手段２０は、図４ｅに示すようにデータの伝達時ごとに活性化する入力データストローブ信号ＤＳＴＲにより動作制御され、伝達されたデータ信号と比較電圧Ｖｒｅｆ信号を比較して“０”または“１”のデータ値を判別することになる。このとき、前記入出力イネーブル信号ＩＯＥＮが活性化している間、図４ｃに示すように、比較電圧Ｖｒｅｆ信号は“Ｖｄｄ−Ｖｔ”の電位水準を維持して各受信手段２０、２５に伝達される。
【００２７】
それで、データが“０”の時はグローバルデータバスラインＧＤＢに電圧変化なしに“Ｖｄｄ”電位が伝達され、データが“１”の時は前記グローバルデータバスラインＧＤＢに“Ｖｄｄ−２Ｖｔ”電位が図４ｆに示すように伝達される。
【００２８】
図５は、本発明による半導体メモリ装置におけるデータバスライン構造を群として適用したものを示す構成図である。
【００２９】
図５に示すように、非常に多い数のデータバスラインを含む半導体メモリ装置に本発明のデータバスライン構造をそのまま適用するのには多くの問題点（例えば、データ信号間の歪みが増す、及びコモンモードノイズの影響が増すなど）があるため、ｍ×ｎ個からなる多数のデータバスラインを、ｍ個の群に分けて各群ごとにｎ個のグローバルデータバスライン、単一のデータストローブライン及び比較電圧ラインを配置して構成すれば、前記多くの問題点を除去できる。
【００３０】
図６は、本発明による半導体メモリ装置に用いられるデータ駆動手段及びストローブ駆動手段の一例を示す回路構成図である。
【００３１】
図６に示すように、データ信号及びストローブ信号ＤＡＴＡ、ＱＳＴと入出力イネーブル信号ＩＯＥＮとを組み合わせるナンドゲートＮＡＮＤ１と、前記ナンドゲートＮＡＮＤ１の出力端に連結したインバータＩＶ１と、前記インバータＩＶ１の出力信号がゲート端に印加され、各データバスラインＧＤＢ及びデータストローブラインＤＱＳと接地端との間に連結した２ＷＮのチャンネル幅を持つＮＭＯＳトランジスタＭＮ１とから構成される。
【００３２】
前記構成により、前記入出力イネーブル信号ＩＯＥＮが活性化状態で、印加時に入力されるデータＤＡＴＡまたはデータ出力ストローブ信号ＱＳＴＲによって前記ＮＭＯＳトランジスタＭＮ１のターンオンを制御して、グローバルデータバスラインＧＤＢ及びデータストローブラインＤＱＳにそれぞれ違う電位を載せることになる。
【００３３】
図７は、本発明による半導体メモリ装置に用いられるデータ受信手段の一例を示す回路構成図である。
【００３４】
図７に示すように、グローバルデータバスラインＧＤＢに載せたデータ信号を基準比較電圧Ｖｒｅｆと比較して、その差によってデータ信号値を判別することになる。
【００３５】
また、本発明による半導体メモリ装置では、ロジックハイのデータが伝達された後、多数のグローバルデータバスラインは各々前記クランピング手段５０、６０によりＶｄｄ水準にプレチャージすることになる。このとき、プレチャージに要する時間を短縮させる為に、別のプレチャージ手段が各々のグローバルデータバスラインＧＤＢ１〜ＧＤＢｎとデータストローブラインＤＱＳにさらに含む事も出来る。
【００３６】
本発明に用いられるプレチャージ手段は、前記入力データストローブ信号ＤＳＴＲの制御下に一旦制御パルス信号を発生させ、前記制御パルス信号によって動作制御されて該ラインのプレチャージが行われるように構成すればいい。このとき、パルス発生回路及びプレチャージ回路の細部構成は、公知のように通常的に用いられている回路であるため、詳細な説明は省略する。
【００３７】
【発明の効果】
以上に説明したように、本発明による半導体メモリ装置によれば、伝達しようとする各々のデータごとにシングルラインのデータバスラインを用いることで、チップ内部面積の増加を半分に減少させることができる経済的な効果がある。
【００３８】
そして、データ信号、比較電圧信号及びデータストローブ信号を同時に同じ条件により伝達できるため、コモンモードノイズ及びグラウンドバウンシングによる影響を最小化でき、かつデータ信号間の伝達遅延による歪みを除去できる効果もある。
【００３９】
また、予め電源電圧Ｖｄｄにクランピングされたグローバルデータバスラインを経ってデータを伝達するため、電圧振幅を小さくすることができ、高速動作及び低電力消耗を実現できる効果がある。
【００４０】
尚、本発明は、上記の例に限られるものではなく、本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【図１】従来に用いられる半導体メモリ装置におけるデータバスライン構造を示す構成図である。
【図２】本発明の半導体メモリ装置におけるデータバスライン構造の一例を示す構成図である。
【図３】本発明の半導体メモリ装置におけるデータバスライン構造の一例を示す構成図である。
【図４】図２及び図３に示す半導体メモリ装置の動作タイミング図である。
【図５】本発明による半導体メモリ装置におけるデータバスライン構造を群として適用したものを示す構成図である。
【図６】本発明による半導体メモリ装置に用いられるデータ駆動信号及びストローブ駆動手段の一例を示す回路構成図である。
【図７】  本発明による半導体メモリ装置に用いられるデータ受信手段の一例を示す回路構成図である。
【符号の説明】
１０  ：  データ駆動手段
２０  ：  データ受信手段
２５  ：  データストローブ受信手段
３０  ：  データストローブ駆動手段
４０  ：  比較電圧駆動手段
５０  ：  クランピング手段
６０  ：  クランピング手段
１００  ：  バンク
２００  ：  入出力インタフェース回路部
ＤＱ  ：  データ入出力ピン
ＩＯＥＮ  ：  入出力イネーブル信号
ＤＱＳ  ：  データストローブライン
Ｄ・ＱＳＴＲ  ：  入力データストローブ信号
ＧＤＢ１〜ＧＤＢｎ  ：  グローバルデータバスライン
【図１】
0004386312.tif 000003
【図２】
0004386312.tif 000004
【図３】
0004386312.tif 000005
【図４】
0004386312.tif 000006
【図５】
0004386312.tif 000007
【図６】
0004386312.tif 000008
【図７】
0004386312.tif 000009