(57)【特許請求の範囲】
【請求項１】
互いに電気的に独立したゲート,ソースおよびドレインを有する金属酸化膜半導体トランジスタを含む基本セルが配列されたゲートアレイであって、
上記ゲート,ソースおよびドレインは、各トランジスタ毎に電気的に独立しており、
上記金属酸化膜半導体トランジスタにおけるオン時にチャネルが形成される半導体領域は、各金属酸化膜半導体トランジスタ毎に電気的に独立しており、
上記半導体領域の電圧を上記ソースの電圧とは独立して設定する電圧設定手段を備えたことを特徴とするゲートアレイにおいて、
上記オン時にチャネルが形成される半導体領域は、該当する金属酸化膜半導体トランジスタの上記ゲートと電気的に接続されている
ことを特徴とするゲートアレイ。
【請求項２】
請求項１に記載のゲートアレイにおいて、
上記電圧設定手段は、各金属酸化膜半導体トランジスタ毎に個別に上記半導体領域の電圧を制御可能になっている
ことを特徴とするゲートアレイ。
【請求項３】
ゲートおよびソースを有する金属酸化膜半導体トランジスタを含む基本セルが配列されたゲートアレイであって、
上記金属酸化膜半導体トランジスタにおけるオン時にチャネルが形成される半導体領域が、複数の金属酸化膜半導体トランジスタ毎に電気的に独立しており、
上記複数の金属酸化膜半導体トランジスタ毎に電気的に独立している上記半導体領域の夫々は、各半導体領域に属している個々の上記金属酸化膜半導体トランジスタの上記ゲートと電気的に接続されており、
上記半導体領域の電圧を、各上記金属酸化膜半導体トランジスタの上記ソースの電圧とは独立して設定する電圧設定手段を備えた
ことを特徴とするゲートアレイ。
【請求項４】
互いに電気的に独立したゲート,ソースおよびドレインを有する複数の金属酸化膜半導体トランジスタを備え、
上記金属酸化膜半導体トランジスタにおけるオン時にチャネルが形成される半導体領域は、該当する金属酸化膜半導体トランジスタの上記ゲートと電気的に接続されており、
上記複数の金属酸化膜半導体トランジスタは、
上記オン時にチャネルが形成される半導体領域が各上記金属酸化膜半導体トランジスタ毎に電気的に独立している第１の金属酸化膜半導体トランジスタと、
上記オン時にチャネルが形成される半導体領域が複数の上記金属酸化膜半導体トランジスタ毎に電気的に独立している第２の金属酸化膜半導体トランジスタと
を含み、
上記第１の金属酸化膜半導体トランジスタにおける上記半導体領域の電圧を、当該第１の金属酸化膜半導体トランジスタの上記ソースの電圧とは独立して設定する第１の電圧設定手段と、
上記第２の金属酸化膜半導体トランジスタにおける上記半導体領域の電圧を、当該第２の金属酸化膜半導体トランジスタの上記ソースの電圧とは独立して設定する第２の電圧設定手段と
を備えたことを特徴とするゲートアレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路であるゲートアレイに関する。
【０００２】
【従来の技術】
近年、微細加工技術等の進展によってＬＳＩ(大規模集積回路)の高速化や高集積化が進んでいる。それに伴って、高速で動作するＬＳＩを実用化するために、ＬＳＩの低消費電力化が重要な技術の一つになって来ている。
【０００３】
すなわち、上記ＬＳＩを高速で動作させると消費電力が大きくなる。したがって、上記ＬＳＩを安定して動作させるためには、セラミック・パッケージの採用や放熱フィンの設置等が必要になり、コスト高になる。また、最近開発されている小型軽量の携帯機器における電池での使用時間の面からも低消費電力化は重要な技術である。
【０００４】
従来、上記ＬＳＩの一つとして、ＮＭＯＳ(Ｎ型金属酸化膜半導体)トランジスタ２個とＰＭＯＳ(Ｐ型金属酸化膜半導体)トランジスタ２個とを一組にした基本セルを規則的に配列したゲートアレイが一般によく使われている。図１１は、上記ゲートアレイの一例を示す。
【０００５】
図１１において、１はゲートアレイであり、２は入出力インタフェース部であり、３はＭＯＳトランジスタで構成された上記基本セルが敷き詰められたゲートアレイ部である。図１２は上記基本セルのレイアウトパターン図であり、図１３は上記基本セルの等価回路図である。
【０００６】
図１２および図１３において、ＮＧ1は第１ＮＭＯＳトランジスタ４のゲートであり、ＮＧ2は第２ＮＭＯＳトランジスタ５のゲートである。また、ＮＤ1,ＮＤ2,ＮＤ3は、第１,第２ＮＭＯＳトランジスタ４,５のソースまたはドレインである。ここで、ソースまたはドレインＮＤ2は、第１ＮＭＯＳトランジスタ４と第２ＮＭＯＳトランジスタ５との共通ノードになっている。
【０００７】
同様に、ＰＧ1は第１ＰＭＯＳトランジスタ６のゲートであり、ＰＧ2は第２ＰＭＯＳトランジスタ７のゲートである。また、ＰＤ1,ＰＤ2,ＰＤ3は、第１,第２ＰＭＯＳトランジスタ６,７のソースまたはドレインである。ここで、ソースまたはドレインＰＤ2は、第１ＰＭＯＳトランジスタ６と第２ＰＭＯＳトランジスタ７との共通ノードになっている。
【０００８】
尚、上記第１,第２ＮＭＯＳトランジスタ４,５のオン時にチャネルが形成される半導体領域であるバックゲートに連なるウェルＰＷはＧＮＤに接続され、第１,第２ＰＭＯＳトランジスタ６,７のバックゲートに連なるウェルＮＷは電源ＶＤＤに接続されている。
【０００９】
【発明が解決しようとする課題】
ところで、上記ゲートアレイの動作電力を低消費電力にするためには、動作電圧(ＶＤＤ)を下げると大きな効果が得られる。ところが、上記動作電圧を下げるとＭＯＳトランジスタ４〜７の駆動電流が小さくなり、上記ゲートアレイ上に実現された回路の遅延時間が大きくなって動作速度が低下してしまう。そこで、低電圧でもＭＯＳトランジスタ４〜７の駆動電流が余り小さくならないように、ＭＯＳトランジスタ４〜７のスレショルド電圧Ｖthを低くすることが考えられる。しかしながら、スレッショルド電圧Ｖthを低くするとＭＯＳトランジスタ４〜７のリーク電流が増大してしまい、上記回路がスタンバイモードであってもリーク電流のために消費電力が大きくなる。そのために、動作電圧を下げたにも拘わらず消費電力はあまり低くはならないという問題がある。
【００１０】
また、図１２および図１３に示す基本セルでは、ソースまたはドレインＮＤ2は、第１,第２ＮＭＯＳトランジスタ４,５の共通ノードになっている。また、ソースまたはドレインＰＤ2は、第１,第２ＰＭＯＳトランジスタ６,７の共通ノードになっている。したがって、上記基本セルを用いてインバータ回路を構成する場合には、図１４に示すように、第２ＮＭＯＳトランジスタ５および第２ＰＭＯＳトランジスタ７は全く使用されず、ゲートアレイ上に効率的に回路を形成できないという問題もある。
【００１１】
そこで、この発明の目的は、上述のような問題を解決し、低消費電力で高速動作でき、且つ、無駄なく効率的に回路を形成できるゲートアレイを提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、
互いに電気的に独立したゲート,ソースおよびドレインを有するＭＯＳトランジスタを含む基本セルが配列されたゲートアレイであって、
上記ゲート,ソースおよびドレインは、各トランジスタ毎に電気的に独立しており、
上記ＭＯＳトランジスタにおけるオン時にチャネルが形成される半導体領域は、各ＭＯＳトランジスタ毎に電気的に独立しており、
上記半導体領域の電圧を上記ソースの電圧とは独立して設定する電圧設定手段を備えたことを特徴とするゲートアレイにおいて、
上記オン時にチャネルが形成される半導体領域は、該当するＭＯＳトランジスタの上記ゲートと電気的に接続されている
ことを特徴としている。
【００１３】
上記構成によれば、互いに且つトランジスタ毎に電気的に独立しているゲート,ソースおよびドレインを有するＭＯＳトランジスタは、単独で本ゲートアレイ上に形成する回路の構成要素と成り得る。したがって、本ゲートアレイ上に回路を形成する場合に上記ＭＯＳトランジスタが無駄なく使用される。
【００１４】
さらに、オン時にチャネルが形成される半導体領域の電圧が、個々のＭＯＳトランジスタ毎にソース電圧とは独立して設定される。こうして、上記半導体領域の電圧を、従来ゲートアレイの制御電圧としてよく用いられている電源電圧(ＶＤＤ)や接地電圧(ＧＮＤ)以外の電圧に設定可能となる。したがって、本ゲートアレイ上に形成されている回路に属する各ＭＯＳトランジスタのスレッショルド電圧を、上記回路の動作時には下げる一方、スタンバイ時には上げることができる。すなわち、上記回路の動作電圧を低くして低消費電力化を図った場合の上記ＭＯＳトランジスタの動作速度の低下が防止される。さらに、スタンバイ時における各ＭＯＳトランジスタのリーク電流が抑制される。
【００１５】
さらに、上記各ＭＯＳトランジスタにおけるオン時にチャネルが形成される半導体領域には、上記ゲートと同じ電圧が印加される。こうして、個々のＭＯＳトランジスタが、オン時にはスレッショルド電圧が低下する一方、オフ時には上記スレッショルド電圧が高くなるように制御される。その結果、本ゲートアレイ上に形成された回路が動作中であっても電源ＶＤＤからＧＮＤへの電流の経路中にオフ状態のＭＯＳトランジスタが在れば、そのオフ状態のＭＯＳトランジスタによって貫通電流が抑制される。
【００１６】
また、請求項２に係る発明は、
請求項１に係る発明のゲートアレイにおいて、
上記電圧設定手段は、各ＭＯＳトランジスタ毎に個別に上記半導体領域の電圧を制御可能になっている
ことを特徴としている。
【００１７】
上記構成によれば、上記基本セルを構成する個々のＭＯＳトランジスタ毎にスレッショルド電圧が制御される。こうして、各ＭＯＳトランジスタのスレッショルド電圧が、個々に、動作電圧等に応じた所望の値に設定される。
【００１８】
また、請求項３に係る発明は、
ゲートおよびソースを有するＭＯＳトランジスタを含む基本セルが配列されたゲートアレイであって、
上記ＭＯＳトランジスタにおけるオン時にチャネルが形成される半導体領域が、複数のＭＯＳトランジスタ毎に電気的に独立しており、
上記複数のＭＯＳトランジスタ毎に電気的に独立している上記半導体領域の夫々は、各半導体領域に属している個々の上記ＭＯＳトランジスタの上記ゲートと電気的に接続されており、
上記半導体領域の電圧を、各上記ＭＯＳトランジスタの上記ソースの電圧とは独立して設定する電圧設定手段を備えた
ことを特徴としている。
【００１９】
上記構成によれば、オン時にチャネルが形成される半導体領域を共有する複数のＭＯＳトランジスタ毎に、上記半導体領域の電圧が上記ソースの電圧とは独立して設定される。こうして、各ＭＯＳトランジスタのスレッショルド電圧が、上記複数のＭＯＳトランジスタ単位で所望の値に設定される。その場合、上記複数のＭＯＳトランジスタの間には、上記ＭＯＳトランジスタを分離する分離帯を形成する必要がなく、その分だけ上記ゲートアレイの面積が小さくなる。
【００２０】
さらに、上記複数のＭＯＳトランジスタ毎に電気的に独立している上記半導体領域の夫々には、各半導体領域に属している個々の上記ＭＯＳトランジスタのゲートと同じ電圧が印加される。こうして、個々のＭＯＳトランジスタが、オン時にはスレッショルド電圧が低下する一方、オフ時には上記スレッショルド電圧が高くなるように制御される。その結果、本ゲートアレイ上に形成された回路が動作中であっても電源ＶＤＤからＧＮＤへの電流の経路中にオフ状態のＭＯＳトランジスタが在れば、そのオフ状態のＭＯＳトランジスタによって貫通電流が抑制される。
【００２１】
また、請求項４に係る発明のゲートアレイは、
互いに電気的に独立したゲート,ソースおよびドレインを有する複数のＭＯＳトランジスタを備え、
上記ＭＯＳトランジスタにおけるオン時にチャネルが形成される半導体領域は、該当するＭＯＳトランジスタの上記ゲートと電気的に接続されており、
上記複数のＭＯＳトランジスタは、
上記オン時にチャネルが形成される半導体領域が各上記ＭＯＳトランジスタ毎に電気的に独立している第１のＭＯＳトランジスタと、
上記オン時にチャネルが形成される半導体領域が複数の上記ＭＯＳトランジスタ毎に電気的に独立している第２のＭＯＳトランジスタと
を含み、
上記第１のＭＯＳトランジスタにおける上記半導体領域の電圧を、当該第１のＭＯＳトランジスタの上記ソースの電圧とは独立して設定する第１の電圧設定手段と、
上記第２のＭＯＳトランジスタにおける上記半導体領域の電圧を、当該第２のＭＯＳトランジスタの上記ソースの電圧とは独立して設定する第２の電圧設定手段と
を備えたことを特徴としている。
【００２２】
上記構成によれば、１個毎にスレッショルド電圧の制御が可能な上記第１のＭＯＳトランジスタと、複数個毎に素子分離を行うことで１個当たりの面積が小さい上記第２のＭＯＳトランジスタとを備えると共に、上記ＭＯＳトランジスタにおけるオン時にチャネルが形成される半導体領域を該当するＭＯＳトランジスタの上記ゲートに電気的に接続しているので、上記第１のＭＯＳトランジスタを配置した第１領域と、上記第２のＭＯＳトランジスタを配置した第２領域と、上記第１の電圧設定手段および上記第２の電圧設定手段を含む第３領域と、を混在させたゲートアレイを構成することによって、制御性と面積効率とがよく、且つ、動作時における貫通電流を押さえることができるゲートアレイを実現することができる。
【００２３】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。図１は、第１実施の形態のゲートアレイを構成する基本セルを示す等価回路図である。また、図２は、上記基本セル１１のレイアウトパターンを示す。
【００２４】
上記基本セル１１は、ＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１３とで構成される。尚、ＰＳはＰＭＯＳトランジスタ１２のソースまたはドレインであり、ＰＧはゲートであり、ＰＤはドレインまたはソースであり、ＮＷはバックゲートに連なるウェルである。同様に、ＮＳはＮＭＯＳトランジスタ１３のソースまたはドレインであり、ＮＧはゲートであり、ＮＤはドレインまたはソースであり、ＰＷはバックゲートに連なるウェルである。そして、ＰＭＯＳトランジスタ１２のソース(ドレイン)ＰＳ,ゲートＰＧ,ドレイン(ソース)ＰＤおよびウェルＰＷの夫々、ＮＭＯＳトランジスタ１３のソース(ドレイン)ＮＳ,ゲートＮＧ,ドレイン(ソース)ＮＳおよびウェルＰＷの夫々は、別々のノードとして電気的に独立している。また、個々のＭＯＳトランジスタ１２,１３は、図２に示すように、隣接するＭＯＳトランジスタからトレンチＴによって分離されている。
【００２５】
図３は、図２に示すレイアウトパターンを有する基本セルを規則的に配列して成るゲートアレイ部１６を矩形の基板１７の中央部に配置し、周縁に入出力インタフェース部１８を配置して構成されたゲートアレイ１５である。
【００２６】
図４は、図１および図２に示す基本セル１１を２個用いて、２個のＮＭＯＳトランジスタと２個のＰＭＯＳトランジスタを一組にした２入力ＮＡＮＤ回路の等価回路図である。また、図５は、図４のレイアウトパターンである。尚、個々のＭＯＳトランジスタ１２,１３,１２',１３'はトレンチＴにより素子分離されている。
【００２７】
図４および図５に示す２入力ＮＡＮＤ回路は、図２に示すような基本セル１１と、この基本セル１１のソース側とドレイン側を反転したレイアウトパターンを有する基本セル１１'とを併設した構造を有している。そして、上記基本セル１１を構成する第１ＰＭＯＳトランジスタ１２のゲート端子ＰＡと第１ＮＭＯＳトランジスタ１３のゲート端子ＮＡには，第１メタル配線１９が接続されている。一方、基本セル１１'を構成する第２ＰＭＯＳトランジスタ１２'のゲート端子ＰＢ'と第２ＮＭＯＳトランジスタ１３'のゲート端子ＮＢ'には，第２メタル配線２０が接続されている。
【００２８】
上記第２ＮＭＯＳトランジスタ１３'のソースＮＳ'は、ＧＮＤに接続されている。また、第１ＮＭＯＳトランジスタ１３のソースＮＳと第２ＮＭＯＳトランジスタ１３'のドレインＮＤ'は接続されている。また、第１ＰＭＯＳトランジスタ１２のドレインＰＤと第２ＰＭＯＳトランジスタ１２'のドレインＰＤ'と第１ＮＭＯＳトランジスタ１３のドレインＮＤとは接続されている。また、第１ＰＭＯＳトランジスタ１２のソースＰＳと第２ＰＭＯＳトランジスタ１２'のソースＰＳ'は電源ＶＤＤに接続されている。また、第１ＮＭＯＳトランジスタ１３のウェルＰＷと第２ＮＭＯＳトランジスタ１３'のウェルＰＷ'は制御電源ＶＰＷに接続されている。また、第１ＰＭＯＳトランジスタ１２のウェルＮＷと第２ＰＭＯＳトランジスタ１２'のウェルＮＷ'とは制御電源ＶＮＷに接続されている。ここで、制御電圧ＶＰＷ＝０Ｖ、制御電圧ＶＮＷ＝ＶＤＤの場合には、第１,第２ＰＭＯＳトランジスタ１２,１２'のスレッショルド電圧Ｖthpは−０.３Ｖであり、第１,第２ＮＭＯＳトランジスタ１３,１３'のスレッショルド電圧Ｖthnは０.３Ｖであるとする。
【００２９】
次に、上記構成を有する２入力ＮＡＮＤ回路の動作について説明する。上記第１ＰＭＯＳトランジスタ１２のゲート端子ＰＡと第１ＮＭＯＳトランジスタ１３のゲート端子ＮＡとに接続された第１メタル配線１９に入力される入力信号Ａのレベルが「Ｈ(電源電圧ＶＤＤレベル)」になると、第１ＰＭＯＳトランジスタ１２はオフする一方、第１ＮＭＯＳトランジスタ１３はオンする。また、第２ＰＭＯＳトランジスタ１２'のゲート端子ＰＢ'と第２ＮＭＯＳトランジスタ１３'のゲート端子ＮＢ'とに接続された第２メタル配線２０に入力される入力信号Ｂのレベルが「Ｈ」になると、第２ＰＭＯＳトランジスタ１２'はオフする一方、第２ＮＭＯＳトランジスタ１３'はオンする。こうして、第１,第２ＮＭＯＳトランジスタ１３,１３'がオンすると、第１ＮＭＯＳトランジスタ１３のドレインＮＤにはＧＮＤレベル(レベル「Ｌ」)の出力信号Ｙが導出される。
【００３０】
また、上記入力信号Ａのレベルが「Ｌ(ＧＮＤレベル)」になると、第１ＮＭＯＳトランジスタ１３はオフする一方、第１ＰＭＯＳトランジスタ１２はオンする。その結果、第１ＰＭＯＳトランジスタ１２のドレインＰＤにはＶＤＤレベル(レベル「Ｈ」)の出力信号Ｙが導出される。尚、入力信号Ｂのレベルが「Ｌ」の場合も同様にして、第２ＰＭＯＳトランジスタ１２'のドレインＰＤ'にレベル「Ｈ」の出力信号Ｙが導出される。さらに、両入力信号Ａ,Ｂのレベルが「Ｌ」の場合には、両ＰＭＯＳトランジスタ１２,１２'がオンして、両ドレインＰＤ,ＰＤ'にレベル「Ｈ」の出力信号Ｙが導出される。
【００３１】
ここで、上記ＮＡＮＤ回路が電源電圧ＶＤＤ＝１Ｖで動作中の場合には、制御電圧ＶＰＷ＝０.５Ｖ程度、制御電圧ＶＮＷ＝０.５Ｖ程度にしておくと、第１,第２ＰＭＯＳトランジスタ１２,１２'のスレッショルド電圧Ｖthpは−０.１Ｖ程度に小さくなる。同様に、第１,第２ＮＭＯＳトランジスタ１３,１３'のスレッショルド電圧Ｖthnは０.１Ｖ程度に小さくなる。その結果、上記スレッショルド電圧Ｖthpが−０.３Ｖ,スレッショルド電圧Ｖthnが０.３Ｖである場合に比べて駆動電流は大きくなり、より高速動作が可能になる。すなわち、電源電圧ＶＤＤを従来の３Ｖ程度から１Ｖ程度にして低消費電力化を図る際の動作速度の低下を防止できるのである。
【００３２】
また、上記ＮＡＮＤ回路が停止中の場合には、制御電圧ＶＰＷ＝０Ｖとする一方、制御電圧源ＶＮＷ＝ＶＤＤとすることによって、第１,第２ＰＭＯＳトランジスタ１２,１２'のスレッショルド電圧Ｖthpは−０.３Ｖとなり、第１,第２ＮＭＯＳトランジスタ１３,１３'のスレッショルド電圧Ｖthnは０.３Ｖとなる。そのために、ＮＡＮＤ回路が停止時のリーク電流を、スレッショルド電圧Ｖthp＝−０.１Ｖ,Ｖthn＝０.１Ｖである動作中の場合に比べて小さく抑えることができる。ここで、停止中のリーク電流を更に抑えたければ、制御電源ＶＰＷ＝−０.５Ｖとし、制御電源ＶＮＷ＝(ＶＤＤ＋０.５Ｖ)とすることによって、スレッショルド電圧Ｖthpを−０.５Ｖ程度に、スレッショルド電圧Ｖthnを０.５Ｖ程度に大きくでき、停止中のリーク電流をより抑えることができる。
【００３３】
このように、本実施の形態におけるゲートアレイは、上記ゲートＧ,ソース(ドレイン)Ｓ,ドレイン(ソース)ＤおよびウェルＷを互いに電気的に独立させると共にトレンチＴによって他のＭＯＳトランジスタと分離されたＰ型,Ｎ型の２つのＭＯＳトランジスタ１２,１３で成る基本セル１１を用いて構成している。そして、各基本セル１１のＰＭＯＳトランジスタ１２のバックゲートに連なるウェルＮＷを制御電源ＶＮＷに接続する一方、ＮＭＯＳトランジスタ１３のバックゲートに連なるウェルＰＷを制御電源ＶＰＷに接続している。
【００３４】
したがって、上記制御電源ＶＮＷの電圧および制御電源ＶＰＷの電圧を制御して上記バックゲートのウェル電位を制御することによって、ＰＭＯＳトランジスタ１２のスレッショルド電圧ＶthpとＮＭＯＳトランジスタ１３のスレッショルド電圧Ｖthnとを制御できる。すなわち、本実施の形態においては、上記基本セル１１で形成された回路の動作時の各スレッショルド電圧Ｖthp,Ｖthnをスタンバイ時(停止時)の各スレッショルド電圧Ｖthp,Ｖthnよりも低く設定することによって、低電圧動作時における各ＭＯＳトランジスタをより高速に動作させることができる。したがって、動作周波数が一定であれば動作電圧を下げて低消費電力化を図ることが可能となる。また、上記回路のスタンバイ時(停止時)の各スレッショルド電圧Ｖthp,Ｖthnをリーク電流を十分抑えることが可能な電圧に設定することによって、上記スタンバイ時における各ＭＯＳトランジスタ１２,１３のリーク電流を抑えることができる。
【００３５】
すなわち、本実施の形態によれば、上記ゲートアレイチップ内において、各ＭＯＳトランジスタ毎にスレッショルド電圧Ｖthを制御することができ、上記ゲートアレイ全体としての消費電力をより低くできるのである。また、本実施の形態における基本セル１１は、一つのＰＭＯＳトランジスタ１２と一つのＮＭＯＳトランジスタ１３とで形成されている。したがって、基本セル１１を用いてインバータ回路を形成する場合に、基本セル１１中に未使用のＭＯＳトランジスタは生じず、無駄なく効率的に回路を形成できるのである。
【００３６】
尚、上記実施の形態においては、基本セル１１を構成するＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１３との両方におけるソース(ドレイン)Ｓ,ゲートＧ,ドレイン(ソース)ＳおよびウェルＷの夫々を、別々のノードとして電気的に独立させている。しかしながら、何れか一方のＭＯＳトランジスタのみのソース(ドレイン)Ｓ,ゲートＧ,ドレイン(ソース)ＳおよびウェルＷの夫々を、別々のノードとして電気的に独立させても上記効果は得られる。また、基本セル１１を構成するＰＭＯＳトランジスタ１２のウェルＮＷおよびＮＭＯＳトランジスタ１３のウェルＰＷの電圧を、基本セル１１が属する回路(２入力ＮＡＮＤ回路)の動作中の電圧とスンバイ(停止)中の電圧との２レベルの所定電圧に切り替えるようにしている。しかしながら、この発明はこれに限定されるものではなく、電源電圧ＶＤＤの切換等に応じて２つの任意レベルの電圧に制御可能にしても差し支えない。
【００３７】
次に、この発明のゲートアレイの第２実施の形態について説明する。図６は、本実施の形態のゲートアレイにおける基本セルを示す等価回路図である。また、図７は、上記基本セル２１のレイアウトパターンを示す。
【００３８】
本実施の形態においては、ゲートアレイを複数の基本セル２１で構成する。この基本セル２１は、Ｐ型のＭＯＳトランジスタ回路とＮ型のＭＯＳトランジスタ回路とから構成されている。上記Ｐ型のＭＯＳトランジスタ回路は、第１ＰＭＯＳトランジスタ２２と、この第１ＰＭＯＳトランジスタ２２のソース側とドレイン側とを反転したレイアウトパターンを有する第２ＰＭＯＳトランジスタ２３とを併設し、周囲にトレンチＴを形成して隣接するＭＯＳトランジスタと分離している。同様に、上記Ｎ型のＭＯＳトランジスタ回路は、第１ＮＭＯＳトランジスタ２４と、この第１ＮＭＯＳトランジスタ２４のソース側とドレイン側とを反転したレイアウトパターンを有する第２ＮＭＯＳトランジスタ２５とを併設し、周囲にトレンチＴを形成して隣接するＭＯＳトランジスタと分離している。
【００３９】
上記第１,第２ＰＭＯＳトランジスタ２２,２３のバックゲートには、ウェルＮＷが連通している。同様に、第１,第２ＮＭＯＳトランジスタ２４,２５のバックゲートには、ウェルＰＷが連通している。尚、ＰＤ1,ＰＤ2,ＰＤ3は第１,第２ＰＭＯＳトランジスタ２２,２３のドレインまたはソースであり、そのうちのＰＤ2は共通ノードになっている。また、ＰＧ1は第１ＰＭＯＳトランジスタ２２のゲートであり、ＰＧ2は第２ＰＭＯＳトランジスタ２３のゲートである。さらに、ＮＤ1,ＮＤ2,ＮＤ3は第１,第２ＮＭＯＳトランジスタ２４,２５のドレインまたはソースであり、そのうちのＮＤ2は共通ノードになっている。また、ＮＧ1は第１ＮＭＯＳトランジスタ２４のゲートであり、ＮＧ2は第２ＮＭＯＳトランジスタ２５のゲートである。
【００４０】
上述の第１実施の形態では図１及び図２に示すようにＭＯＳトランジスタ１個ごとにウェル電位(バックゲート電位)の制御が可能であるのに対して、本実施の形態においては、２つのＭＯＳトランジスタ毎にウェル電位(バックゲート電位)の制御を可能にしている。つまり、第１,第２ＰＭＯＳトランジスタ２２,２３および第１,第２ＮＭＯＳトランジスタ２４,２５毎にスレッショルド電圧Ｖthpあるいはスレッショルド電圧Ｖthnを制御可能にするのである。
【００４１】
したがって、本実施の形態によれば、上記第１実施の形態のようにＭＯＳトランジスタ１個毎に細かくスレッショルド電圧Ｖthを制御することはできない。しかしながら、本実施の形態においては、ＭＯＳトランジスタ１個毎にトレンチＴによって素子分離を行う必要がないので、基本セル２１を基板上に規則的に配列して図３に示すようなゲートアレイを形成する場合に、ＭＯＳトランジスタ１個毎に素子分離を行う必要が無い分、上記ゲートアレイの面積を小さくできるという利点がある。
【００４２】
尚、上記第２実施の形態における基本セル２１では、２つのＰＭＯＳトランジスタ２２,２３のウェルＮＷおよびドレイン(ソース)ＰＤ2を共通化させ、２つのＮＭＯＳトランジスタ２４,２５のウェルＰＷおよびドレイン(ソース)ＮＤ2を共通化させしている。しかしながら、この発明におけるウェルＷ及びドレイン(ソース)Ｄを共通化させるＭＯＳトランジスタの数は、「２」に限定されるものではなく、ゲートアレイ上に実現する回路構成に応じて適宜決定すればよい。
【００４３】
ところで、上記基本セルを基板上に規則的に配列して上述したようなゲートアレイを形成する場合には、図８に示すように、ゲートアレイ部２６に、ＭＯＳトランジスタ１個毎にスレッショルド電圧Ｖthの制御が可能な図１および図２に示す基本セル１１を配置した第１領域２６aと、ＭＯＳトランジスタ２個毎に素子分離を行うのでＭＯＳトランジスタ１個当たりの面積が小さい図６および図７に示す基本セル２１を配置した第２領域２６bと、メモリやＣＰＵ(中央演算処理装置)等を配置した第３領域２７を混在させるようにする。こうして、１つのウェルにバックゲートが連通しているＭＯＳトランジスタの数が異なる何種類かの基本セルを混在させて配置することによって、制御性と面積効率のよいゲートアレイを実現できるのである。尚、２８は基板であり、２９は入出力インターフェース部である。
【００４４】
ところが、図８に示すようなゲートアレイにおける基本セル１１,２１は、上述のように、ＭＯＳトランジスタのスレッショルド電圧Ｖthを当該ＭＯＳトランジスタが属する回路が動作中の場合とスタンバイ中の場合とで２段に切り替えるようにしている。そして、上記回路が動作中の場合にはＭＯＳトランジスタのスレッショルド電圧Ｖthを小さくするようにしている。そのために、上記回路中のオフ状態にあるＭＯＳトランジスタのスレッショルド電圧Ｖthも小さくなっており、電源ＶＤＤから各ＭＯＳトランジスタを介してＧＮＤに流れる貫通電流が大きくなるという欠点がある。
【００４５】
図９は、上述の欠点を改善した第３実施の形態における２入力ＮＡＮＤ回路の等価回路図である。また、図１０は、図９のレイアウトパターンである。本実施の形態における２入力ＮＡＮＤ回路は、図４および図５に示す２入力ＮＡＮＤ回路の場合と同様に、図１および図２に示す基本セル１１を２個用いて、２個のＮＭＯＳトランジスタと２個のＰＭＯＳトランジスタを一組にして構成している。
【００４６】
但し、本実施の形態における２入力ＮＡＮＤ回路の構成は、図４および図５に示す２入力ＮＡＮＤ回路の構成と、第１,第２ＰＭＯＳトランジスタ３１,３１'のバックゲートの夫々がウェルＮＷ,ＮＷ'を介して同じＰＭＯＳトランジスタ３１,３１'のゲートＰＧ,ＰＧ'に接続されている点、および、第１,第２ＮＭＯＳトランジスタ３２,３２'のバックゲートの夫々がウェルＰＷ,ＰＷ'を介して同じＮＭＯＳトランジスタ３２,３２'のゲートＮＧ,ＮＧ'に接続されている点で異なり、その他の点では同様である。このことによって、以下に述べるようにして、０.５Ｖ程度の低い電源電圧ＶＤＤでも動作可能になり、リーク電流および貫通電流が抑えられるのである。
【００４７】
すなわち、上記第１ＰＭＯＳトランジスタ３１のゲート端子ＰＡと第１ＮＭＯＳトランジスタ３２のゲート端子ＮＡとに接続された第１メタル配線３３に入力される入力信号Ａのレベルが「Ｈ(電源電圧ＶＤＤレベル)」になると、第１ＮＭＯＳトランジスタ３２のゲート電圧のレベルが「Ｈ」になってオンする。その場合、上記バックゲートに連なるウェルＰＷのレベルも電源電圧ＶＤＤレベルになり、第１ＮＭＯＳトランジスタ３２のスレショルド電圧ＶthnはウェルＰＷのレベルがＧＮＤレベルである場合に比べて低くなる。したがって、第１ＮＭＯＳトランジスタ３２は電源電圧ＶＤＤが０.５Ｖであっても高速に動作できるのである。
【００４８】
同様に、上記第２ＰＭＯＳトランジスタ３１'のゲート端子ＰＢ'と第２ＮＭＯＳトランジスタ３２'のゲート端子ＮＢ'とに接続された第２メタル配線３４に入力される入力信号Ｂのレベルが「Ｈ」になると、第２ＮＭＯＳトランジスタ３２'のゲート電圧のレベルが「Ｈ」になってオンする。その場合、バックゲートに連なるウェルＰＷ'のレベルも電源電圧ＶＤＤレベルになり、第２ＮＭＯＳトランジスタ３２'のスレショルド電圧Ｖthn'はウェルＰＷ'のレベルがＧＮＤレベルである場合に比べて低くなる。したがって、第２ＮＭＯＳトランジスタ３２'は電源電圧ＶＤＤが０.５Ｖであっても高速に動作できる。こうして、第１,第２ＮＭＯＳトランジスタ３２,３２'がオンすると、第１ＮＭＯＳトランジスタ３２のドレインＮＤにはＧＮＤレベルの出力信号Ｙが導出される。
【００４９】
一方、上記入力信号Ａ,Ｂのレベルは「Ｈ」であるから、第１,第２ＰＭＯＳトランジスタ３１,３１'のゲート電圧のレベルが「Ｈ」となってオフする。その場合、第１,第２ＰＭＯＳトランジスタ３１,３１'のバックゲートに連なるウェルＮＷ,ＮＷ'のレベルは、ゲート電圧と同じ電源電圧ＶＤＤレベルになっている。したがって、両スレッショルド電圧Ｖthp,Ｖthp'は、ウェルＮＷ,ＮＷ'のレベルがＧＮＤレベルである場合と比べて低くはならない。したがって、オフ状態の第１,第２ＰＭＯＳトランジスタ３１,３１'のリーク電流、および、電源ＶＤＤから各ＭＯＳトランジスタを介してＧＮＤに流れる貫通電流が抑えられる。
【００５０】
次に、上記入力信号Ａのレベルが「Ｌ(ＧＮＤレベル)」である場合には、第１ＮＭＯＳトランジスタ３２はオフすると共に、ウェルＰＷのレベルはゲートＮＧのレベルと同じＧＮＤレベルになる。したがって、第１ＮＭＯＳトランジスタ３２のスレショルド電圧Ｖhtnは、ウェルＰＷのレベルが電源電圧ＶＤＤレベルである場合に比べて低くはならない。一方、第１ＰＭＯＳトランジスタ３１はオンしてドレインＰＤにはＶＤＤレベルの出力信号Ｙが導出される。その場合、ウェルＮＷのレベルはゲートＰＧのレベルと同じＧＮＤレベルになり、第１ＰＭＯＳトランジスタ３１のスレッショルド電圧ＶthpはウェルＮＷのレベルが電源電圧ＶＤＤレベルである場合に比べて低くなる。したがって、第１ＰＭＯＳトランジスタ３１は電源電圧ＶＤＤが０.５Ｖであっても高速に動作できるのである。
【００５１】
このとき、上述のごとく上記第１ＮＭＯＳトランジスタ３２のスレッショルド電圧Ｖthnは高くなっているので、オフ状態の第１ＮＭＯＳトランジスタ３２のリーク電流、及び、電源ＶＤＤから各ＭＯＳトランジスタを介してＧＮＤに流れる貫通電流が抑えられる。
【００５２】
尚、上記入力信号Ｂのレベルが「Ｌ」の場合、および、両入力信号Ａ,Ｂのレベルが「Ｌ」の場合も、第１実施の形態の場合と同様に動作して、ＶＤＤレベルの出力信号Ｙが導出される。その場合にも、上述の同じ理由によってオフ状態のＮＭＯＳトランジスタのリーク電流、及び、電源ＶＤＤから各ＭＯＳトランジスタを介してＧＮＤに流れる貫通電流が抑えられる。
【００５３】
上述のように、本実施の形態におけるゲートアレイは、第１実施の形態の場合と同様に、図１及び図２に示す基本セル１１を用いて構成している。そして、各基本セル１１のＰＭＯＳトランジスタ３１およびＮＭＯＳトランジスタ３２のバックゲートの夫々を、ウェルＰＷ,ＮＷを介して同じＭＯＳトランジスタ３１,３２のゲートＰＧ,ＮＧに接続している。したがって、ＰＭＯＳトランジスタ３１のスレッショルド電圧Ｖthpは、オン時にはウェル電位が電源電圧ＶＤＤである場合よりも低くなる一方、オフ時にはウェル電位がＧＮＤである場合よりも低くはならない。また、ＮＭＯＳトランジスタ３２のスレッショルド電圧Ｖthnは、オン時にはウェル電位がＧＮＤである場合よりも低くなる一方、オフ時にはウェル電位が電源電圧ＶＤＤである場合よりも低くはならない。
【００５４】
したがって、上記基本セル１１を用いて形成された回路が動作中であっても、オフ状態のＭＯＳトランジスタのスレッショルド電圧Ｖthを可能な限り高くして上記リーク電流および貫通電流を抑えることができる。さらに、オン状態のＭＯＳトランジスタのスレッショルド電圧Ｖthを可能な限り低くして、０.５Ｖの低い電源電圧ＶＤＤであっても高速に動作可能にできる。すなわち、本実施の形態によれば、さらに低消費電力なゲートアレイを実現できるのである。
【００５５】
すなわち、上記バックゲートがウェルを介してゲートに接続されている本実施の形態におけるＭＯＳトランジスタを用いて、ＭＯＳトランジスタ１個毎にスレッショルド電圧Ｖthの制御が可能な図１および図２に示すような第１の基本セルを形成する。また、バックゲートがウェルを介してゲートに接続されている本実施の形態におけるＭＯＳトランジスタを用いて、ＭＯＳトランジスタ複数個毎に素子分離を行うことでＭＯＳトランジスタ１個当たりの面積が小さい図６および図７に示すような第２の基本セルを形成する。そして、上記第１の基本セルを配置した第１領域と、上記第２の基本セルを配置した第２領域と、メモリやＣＰＵ等を配置した第３領域とを混在させた、図８に示すようなゲートアレイを形成することによって、制御性と面積効率とがよく、且つ、動作時における上記貫通電流を抑えることができるゲートアレイを実現できるのである。
【００５６】
尚、上記各実施の形態においては、各ＭＯＳトランジスタがウェル上に形成されており、バックゲートが上記ウェルに連なっている場合を例に説明している。しかしながら、この発明はこれに限定されるものではなく、各ＭＯＳトランジスタが半導体基板上に形成されている場合でも適用可能である。但し、その場合には、個々のＭＯＳトランジスタがオンした場合にチャネルが形成される半導体領域が、他のＭＯＳトランジスタの上記チャネルが形成される半導体領域と電気的に独立している必要がある。
【００５７】
また、上記基本セルの構成は、上記各実施の形態における基本セルの構成(等価回路,レイアウトパターン)に限定されるものではない。
【００５８】
【発明の効果】
以上より明らかなように、請求項１に係る発明のゲートアレイは、互いに電気的に独立したゲート,ソースおよびドレインを有するＭＯＳトランジスタを含む基本セルが配列されて形成され、上記ゲート,ソースおよびドレインは各トランジスタ毎に電気的に独立しているので、上記ＭＯＳトランジスタは、単独で本ゲートアレイ上に形成する回路の構成要素と成る得る。したがって、本ゲートアレイ上に回路を形成する場合に各ＭＯＳトランジスタを無駄なく使用でき、効率よく回路を形成できる。
【００５９】
さらに、上記ＭＯＳトランジスタにおけるオン時にチャネルが形成される半導体領域が各ＭＯＳトランジスタ毎に電気的に独立しており、電圧設定手段によって上記半導体領域の電圧を上記ソースの電圧とは独立して設定するので、個々のＭＯＳトランジスタ毎に、上記半導体領域の電圧を、従来ゲートアレイの制御電圧としてよく用いられている電源電圧ＶＤＤやＧＮＤ以外の電圧に設定できる。したがって、各ＭＯＳトランジスタのスレッショルド電圧を、このＭＯＳトランジスタが属する回路の動作時には低く、スタンバイ(停止)時には高く設定して、動作電圧を低くして低消費電力化を図る際のＭＯＳトランジスタの高速動作を可能にすると共に、スタンバイ時のリーク電流を抑えて低消費電力化を図ることができる。
【００６０】
さらに、上記オン時にチャネルが形成される半導体領域は、該当するＭＯＳトランジスタの上記ゲートと電気的に接続されているので、上記各ＭＯＳトランジスタにおけるオン時にチャネルが形成される半導体領域には、上記ゲートと同じ電圧を印加できる。したがって、個々のＭＯＳトランジスタのスレッショルド電圧を、オン時には低く、オフ時には高くなるように制御できる。すなわち、この発明によれば、本ゲートアレイ上に形成された回路が動作中であっても電源ＶＤＤからＧＮＤへの電流の経路中にオフ状態のＭＯＳトランジスタが在れば貫通電流を抑制でき、更なる低消費電力化を図ることができる。
【００６１】
また、請求項２に係る発明のゲートアレイにおける上記電圧設定手段は、各ＭＯＳトランジスタ毎に個別に上記オン時にチャネルが形成される半導体領域の電圧を制御可能になっているので、各ＭＯＳトランジスタのスレッショルド電圧を個別に動作電圧等に応じて所望の値に設定できる。
【００６２】
また、請求項３に係る発明のゲートアレイは、ＭＯＳトランジスタを含む基本セルが配列されて形成されて、上記ＭＯＳトランジスタにおけるオン時にチャネルが形成される半導体領域が複数のＭＯＳトランジスタ毎に電気的に独立しており、電圧設定手段によって、上記半導体領域の電圧を各上記ＭＯＳトランジスタのソースの電圧とは独立して設定するので、各ＭＯＳトランジスタのスレッショルド電圧を、複数のＭＯＳトランジスタ単位で所望の値に設定できる。したがって、動作電圧を低くして低消費電力化を図る際のＭＯＳトランジスタの高速動作を可能にすると共に、スタンバイ時のリーク電流を抑えることができる。また、上記複数のＭＯＳトランジスタの間には、上記ＭＯＳトランジスタを分離する分離帯を形成する必要がないので、その分だけ本ゲートアレイの面積を小さくできる。
【００６３】
さらに、上記複数のＭＯＳトランジスタ毎に電気的に独立している上記半導体領域の夫々を、各半導体領域に属している個々の上記ＭＯＳトランジスタの上記ゲートと電気的に接続しているので、上記半導体領域の夫々には上記ゲートと同じ電圧が印加される。したがって、個々のＭＯＳトランジスタを、オン時にはスレッショルド電圧が低下する一方、オフ時には上記スレッショルド電圧が高くなるように制御することができる。その結果、本ゲートアレイ上に形成された回路が動作中であっても電源ＶＤＤからＧＮＤへの電流の経路中にオフ状態のＭＯＳトランジスタが在れば、そのオフ状態のＭＯＳトランジスタによって貫通電流を抑制することができる。
【００６４】
また、請求項４に係る発明のゲートアレイは、互いに電気的に独立したゲート,ソースおよびドレインを有する複数のＭＯＳトランジスタにおけるオン時にチャネルが形成される半導体領域を、該当するＭＯＳトランジスタの上記ゲートと電気的に接続し、上記複数のＭＯＳトランジスタは、上記半導体領域が各上記ＭＯＳトランジスタ毎に電気的に独立している第１のＭＯＳトランジスタと、上記半導体領域が複数の上記ＭＯＳトランジスタ毎に電気的に独立している第２のＭＯＳトランジスタとを含み、第１,第２の電圧設定手段によって、上記第１,第２のＭＯＳトランジスタにおける上記半導体領域の電圧を、当該第１,第２のＭＯＳトランジスタの上記ソースの電圧とは独立して設定するので、１個毎にスレッショルド電圧の制御が可能な上記第１のＭＯＳトランジスタを配置した第１領域と、複数個毎に素子分離を行うことで１個当たりの面積が小さい上記第２のＭＯＳトランジスタを配置した第２領域と、上記第１の電圧設定手段および上記第２の電圧設定手段を含む第３領域と、を混在させたゲートアレイを構成することによって、制御性と面積効率とがよく、且つ、動作時における貫通電流を押さえることができるゲートアレイを実現することができる。
【図面の簡単な説明】
【図１】  この発明のゲートアレイを構成する基本セルの一実施の形態を示す等価回路図である。
【図２】  図１に示す基本セルのレイアウトパターンを示す図である。
【図３】  図１および図２に示す基本セルを用いたゲートアレイを示す図である。
【図４】  図１および図２に示す基本セルを用いて形成された２入力ＮＡＮＤ回路の等価回路図である。
【図５】  図４に示す２入力ＮＡＮＤ回路のレイアウトパターンを示す図である。
【図６】  図１とは異なる基本セルの等価回路図である。
【図７】  図６に示す基本セルのレイアウトパターンを示す図である。
【図８】  図１,図２に示す基本セルと図６,図７に示す基本セルとを用いたゲートアレイを示す図である。
【図９】  図１,図２に示す基本セルを用いて形成された図４,図５とは異なる２入力ＮＡＮＤ回路の等価回路図である。
【図１０】  図９に示す２入力ＮＡＮＤ回路のレイアウトパターンを示す図である。
【図１１】  従来の基本セルが搭載されたゲートアレイを示す図である。
【図１２】  図１１のゲートアレイに搭載された基本セルのレイアウトパターンを示す図である。
【図１３】  図１２に示す基本セルの等価回路図である。
【図１４】  図１２および図１３に示す基本セル上に実現したインバータ回路のレイアウトパターンを示す図である。
【符号の説明】
１１,１１',２１…基本セル、
１２,１２',２２,２３,３１,３１'…ＰＭＯＳトランジスタ、
１３,１３',２４,２５,３２,３２'…ＮＭＯＳトランジスタ、
１５…ゲートアレイ、                １６,２６…ゲートアレイ部、
１９,２０,３３,３４…メタル配線、
ＰＧ,ＮＧ,ＰＧ1,ＮＧ1,ＰＧ',ＮＧ'…ゲート、
ＰＳ,ＰＤ,ＮＳ,ＮＤ,ＰＳ',ＰＤ',ＮＳ',ＮＤ'
,ＰＤ1〜ＰＤ3,ＮＤ1〜ＮＤ3…ソースまたはドレイン、
ＮＷ,ＰＷ,ＮＷ',ＰＷ'…ウェル、     Ｔ…トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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