(57)【特許請求の範囲】
【請求項１】
それぞれが、第１のトランジスタと、
ソース又はドレインが前記第１のトランジスタのソース又はドレインの一の部分と接続される第２のトランジスタと、
ソース又はドレインが前記第１のトランジスタのソース又はドレインの他の部分と接続される第３のトランジスタとを有する複数のメモリセルを備え、
前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタは同一導電型のトランジスタあって、
前記第２のトランジスタ及び前記第３のトランジスタのソース又はドレインと、前記第１のトランジスタのソース及びドレインとは、拡散層で共有され、
前記第１のトランジスタは、前記第２のトランジスタ又は前記第３のトランジスタを介して転送される電荷をチャネルに蓄積し、
且つ、前記第１のトランジスタに蓄積された電荷は、前記第２のトランジスタ又は前記第３のトランジスタを介して放電されることを特徴とするダイナミックランダムアクセスメモリ。
【請求項２】
前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタはｐチャネル型のトランジスタであることを特徴とする請求項１に記載のダイナミックランダムアクセスメモリ。
【請求項３】
前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタはｎチャネル型のトランジスタであることを特徴とする請求項１に記載のダイナミックランダムアクセスメモリ。
【請求項４】
前記第１のトランジスタは、電源がオンにされた状態で常に導通可能となるようにゲートに所定の電圧が印加されることを特徴とする請求項１〜３のうちのいずれか１項に記載のダイナミックランダムアクセスメモリ。
【請求項５】
前記第１のトランジスタはディプレッション型トランジスタであることを特徴とする請求項１〜４のうちのいずれか１項に記載のダイナミックランダムアクセスメモリ。
【請求項６】
前記複数のメモリセルにおける前記第２のトランジスタのゲートとそれぞれ接続された複数の第１のワード線と、
前記複数のメモリセルにおける前記第３のトランジスタのゲートとそれぞれ接続された複数の第２のワード線とをさらに備え、
前記複数の第１のワード線のうちの１本と前記複数の第２のワード線のうちの１本とが交互に活性化が開始されることを特徴とする請求項１〜５のうちのいずれか１項に記載のダイナミックランダムアクセスメモリ。
【請求項７】
前記複数の第１のワード線及び前記複数の第２のワード線のうち、互いに異なるメモリセルに接続された第１のワード線と第２のワード線とは、それぞれの活性化期間が重複する一方、同一のメモリセルと接続された第１のワード線と第２のワード線とは、それぞれの活性化期間が異なることを特徴とする請求項６に記載のダイナミックランダムアクセスメモリ。
【請求項８】
同一のメモリセルと接続された第１のワード線と第２のワード線のうち、先に活性化状態にある一方のワード線は、他方のワード線の活性化状態と重複しないように不活性状態とされることを特徴とする請求項７に記載のダイナミックランダムアクセスメモリ。
【請求項９】
前記第２のトランジスタにおけるソース及びドレインのうちの前記第１のトランジスタと接続されていない方とそれぞれ接続された複数の第１のビット線と、
前記第３のトランジスタにおけるソース及びドレインのうちの前記第１のトランジスタと接続されていない方とそれぞれ接続された複数の第２のビット線とをさらに備え、
前記メモリセルは、前記第１及び第２のワード線が延びる方向には素子分離領域を挟んで配列される一方、前記第１及び第２のビット線が延びる方向には第２のトランジスタと第３のトランジスタを交互に入れ替えて連続した活性領域中に配列されており、
前記第２のトランジスタと前記第１のビット線とを接続するコンタクトは、隣接するメモリセルにおいて互いに向かい合う第２のトランジスタ同士の間で共有され、
前記第３のトランジスタと前記第２のビット線とを接続するコンタクトは、隣接するメモリセルにおいて互いに向かい合う第３のトランジスタ同士の間で共有されていることを特徴とする請求項６〜８のうちのいずれか１項に記載のダイナミックランダムアクセスメモリ。
【請求項１０】
前記第２のトランジスタは、そのチャネル幅が前記第１のビット線を跨ぐように形成されており、
前記第３のトランジスタは、そのチャネル幅が前記第２のビット線を跨ぐように形成されていることを特徴とする請求項９に記載のダイナミックランダムアクセスメモリ。
【請求項１１】
前記第１のトランジスタのゲート電極は、前記第１のワード線と前記第２のワード線との間に前記第１及び第２のワード線と並行に配置されていることを特徴とする請求項９に記載のダイナミックランダムアクセスメモリ。
【請求項１２】
前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタは、それぞれのチャネル幅が前記第１のビット線と前記第２のビット線とを跨ぐように形成されていることを特徴とする請求項９に記載のダイナミックランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷を蓄積する手段としてＭＩＳトランジスタを用いたＤＲＡＭセルを有し、高速でデータの転送が可能な半導体メモリ装置に関する。
【０００２】
【従来の技術】
従来、大容量のデータを保持できる半導体メモリ装置として、電荷を蓄積するキャパシタと、キャパシタに電荷を転送するスイッチトランジスタとによって構成されたＤＲＡＭセルを有する半導体メモリ装置が用いられている。しかし、例えばスタック型のＤＲＡＭセルのように、微細化や高性能化に伴ってＤＲＡＭセルの構成は極めて複雑化しており、特にシステムＬＳＩに用いる場合には製造コストの増大が問題となっている。
【０００３】
そこで、近年では、コストを低減するために、電荷を蓄積する手段としてＭＩＳトランジスタを用いた半導体メモリ装置が用いられている。
【０００４】
以下、従来例として、米国特許第５，６００，５９８号公報に開示されているＭＩＳトランジスタに電荷を蓄積するＤＲＡＭセルを用いた半導体メモリ装置について図面を参照しながら説明する。
【０００５】
図１１は、従来例に係る半導体メモリ装置のＤＲＡＭセルの回路構成を示している。図１１に示すＤＲＡＭセル２００は、ｎチャネル型のＭＩＳトランジスタである第１のトランジスタ２０１のゲートにバイアス電圧Ｖｃｐを印加することによりチャネルを形成し、チャネルに生じた容量に電荷を蓄積するように構成される。このような構成において、ビット線ＢＬにデータとなる信号を入力し、ワード線ＷＬを駆動して第２のトランジスタ２０２をオンにすることにより、ビット線ＢＬと第１のトランジスタ２０１のチャネルとの間において電荷が転送され、データを書き込むことができる。また、ビット線ＢＬを所定の電圧にプリチャージし、ワード線ＷＬを駆動して第２のトランジスタ２０２をオンにすると、第１のトランジスタのチャネルにおける電荷の有無によってビット線ＢＬの電位が変化し、この電位変化をセンス増幅することによってビット線ＢＬにデータが出力される。
【０００６】
従来例の半導体メモリ装置は、第１のトランジスタ２０１と第２のトランジスタ２０２とをプレーナ型の構造によって実現するので、複雑な製造技術を必要とせず、製造コストの低減を可能としている。
【０００７】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体メモリ装置において、ワード線ＷＬの活性化期間が終了した後すぐに別にＤＲＡＭセルにアクセスすると、ワード線ＷＬが活性化されてビット線の電位変化がセンス増幅された後、ビット線ＢＬにデータが読み出され、その後プリチャージ動作により所定の電位に達するまでに一定の時間が必要とされるため、ビット線ＢＬの電位と第１のトランジスタのチャネルの電荷とが影響し、データが破壊される危険性がある。つまり、前記従来の半導体メモリ装置は、ＤＲＡＭセル２００にアクセスした後の一定の時間はＤＲＡＭセル２００にアクセスすることができず、書き込み動作及び読み出し動作におけるデータの転送速度を向上させることが困難であるという問題を有している。
【０００８】
本発明は、前記従来の問題を解決し、電荷を蓄積する手段としてＭＩＳトランジスタを用いた半導体メモリ装置において、データの転送速度を向上できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、電荷を蓄積するトランジスタに対し、２つのトランジスタを用いてアクセスする構成とする。
【００１０】
具体的に、本発明に係る第１の半導体メモリ装置は、それぞれが、第１のトランジスタと、ソース又はドレインが第１のトランジスタのソース又はドレインの一の部分と接続される第２のトランジスタと、ソース又はドレインが第１のトランジスタのソース又はドレインの他の部分と接続される第３のトランジスタとを有する複数のメモリセルを備え、第１のトランジスタは、第２及び第３のトランジスタから転送される電荷をチャネルに蓄積する。
【００１１】
本発明の第１の半導体メモリ装置によると、第１のトランジスタに対する電荷の転送を２つのトランジスタによってそれぞれ独立に制御することができるため、第２のトランジスタ及び第３のトランジスタのうちの一方によってデータを転送した後、他方のトランジスタによって第１のトランジスタにアクセスすることが可能となるので、データの転送速度を向上することができる。
【００１２】
第１の半導体メモリ装置において、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタは同一導電型のトランジスタであることが好ましい。このようにすると、メモリセル同士の間に素子分離を施す必要がなく、データの転送速度に優れた半導体メモリ装置をより低コストに実現することができる。
【００１３】
第１の半導体メモリ装置において、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタはｐチャネル型のトランジスタであることが好ましい。このようにすると、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタにおいてリーク電流を少なくすることができ、消費電力が少なく且つデータの転送速度に優れた半導体メモリ装置を低コストに実現することができる。
【００１４】
第１の半導体メモリ装置において、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタはｎチャネル型のトランジスタであることが好ましい。このようにすると、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタにおいてチャネルにおけるキャリアの移動度を向上させることができ、より高速動作が可能な半導体メモリ装置を実現できる。
【００１５】
第１の半導体メモリ装置において、第１のトランジスタは、電源がオンにされた状態で常に導通可能となるようにゲートに所定の電圧が印加されることが好ましい。このようにすると、ゲートとチャネルとの間の容量に電荷を蓄積することができる。
【００１６】
第１の半導体メモリ装置において、第１のトランジスタはディプレッション型トランジスタであることが好ましい。このようにすると、ゲートとチャネルの間の容量に電荷を蓄積することが消費電力をより少なくして実現できる。
【００１７】
第１の半導体メモリ装置は、複数のメモリセルにおける第２のトランジスタのゲートとそれぞれ接続された複数の第１のワード線と、複数のメモリセルにおける第３のトランジスタのゲートとそれぞれ接続された複数の第２のワード線とをさらに備え、複数の第１のワード線のうちの１本と複数の第２のワード線のうちの１本とが交互に活性化が開始されることが好ましい。
【００１８】
第１の半導体メモリ装置において、複数の第１のワード線及び複数の第２のワード線のうち、互いに異なるメモリセルに接続されてた第１のワード線と第２のワード線とは、それぞれの活性化期間が重複する一方、同一のメモリセルと接続された第１のワード線と第２のワード線とは、それぞれの活性化期間が異なることが好ましい。
【００１９】
第１の半導体メモリ装置において、同一のメモリセルと接続された第１のワード線と第２のワード線のうち、先に活性化状態にある一方のワード線は、他方のワード線の活性化状態と重複しないように不活性状態とされることが好ましい。
【００２０】
第１の半導体メモリ装置は、第２のトランジスタにおけるソース及びドレインのうちの第１のトランジスタと接続されていない方とそれぞれ接続された複数の第１のビット線と、第３のトランジスタにおけるソース及びドレインのうちの第１のトランジスタと接続されていない方とそれぞれ接続された複数の第２のビット線とをさらに備え、メモリセルは、第１及び第２のワード線が延びる方向には素子分離領域を挟んで配列される一方、第１及び第２のビット線が延びる方向には第２のトランジスタと第３のトランジスタを交互に入れ替えて連続した活性領域中に配列されており、第２のトランジスタと第１のビット線とを接続するコンタクトは、隣接するメモリセルにおいて互いに向かい合う第２のトランジスタ同士の間で共有され、第３のトランジスタと第２のビット線とを接続するコンタクトは、隣接するメモリセルにおいて互いに向かい合う第３のトランジスタ同士の間で共有されていることが好ましい。このようにすると、ビット線方向に隣接するメモリセル同士の間に素子分離を施す必要がなく、高密度なメモリセルアレイを得ることができる。
【００２１】
第１の半導体メモリ装置において、第２のトランジスタは、そのチャネル幅が第１のビット線を跨ぐように形成されており、第３のトランジスタは、そのチャネル幅が第２のビット線を跨ぐように形成されていることが好ましい。このようにすると、第２のトランジスタ及び第３のトランジスタにおけるチャネル領域の面積を小さくすることができ、リーク電流を抑制することができる。
【００２２】
第１の半導体メモリ装置において、第１のトランジスタのゲート電極は、第１のワード線と第２のワード線との間に第１及び第２のワード線と並行に配置されていることが好ましい。
【００２３】
第１の半導体メモリ装置において、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタは、それぞれのチャネル幅が第１のビット線と第２のビット線とを跨ぐように形成されていることが好ましい。
【００２４】
また、本発明に係る第２の半導体メモリ装置は、第１のトランジスタと、それぞれのソース又はドレインが第１のトランジスタのゲートと接続される第２の及び第３のトランジスタとをそれぞれが有する複数のメモリセルを備え、第２及び第３のトランジスタは、それぞれが第１のトランジスタのゲートに電荷を転送する。
【００２５】
本発明の第２の半導体メモリ装置によると、第１の半導体メモリ装置と同様に、第１のトランジスタに対する電荷の転送を２つのトランジスタによってそれぞれ独立に制御することができるため、第２のトランジスタ及び第３のトランジスタのうちの一方によってデータを転送した後、他方のトランジスタによって第１のトランジスタにアクセスすることが可能となるので、データの転送速度を向上することができる。
【００２６】
第２の半導体メモリ装置において、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタはいずれも同一導電型のトランジスタであることが好ましい。
【００２７】
第２の半導体メモリ装置において、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタはいずれもｐチャネル型のトランジスタであることが好ましい。
【００２８】
第２の半導体メモリ装置において、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタはいずれもｎチャネル型のトランジスタであることが好ましい。
【００２９】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３０】
本実施形態の半導体メモリ装置は、ＤＲＡＭセルからなるメモリセルアレイと、該メモリセルアレイにデータを入出力するための周辺回路とを備えている。ここでは、まず、本実施形態の半導体メモリ装置を構成するＤＲＡＭセルについて説明する。
【００３１】
図１は、本発明の第１の実施形態に係る半導体メモリ装置におけるＤＲＡＭセルの回路構成を示している。図１に示すように、本実施形態のＤＲＡＭセル１０は、電荷を蓄積するためのｐチャネル型ＭＩＳトランジスタからなる第１のトランジスタ１１と、ソースが第１のトランジスタ１１のソース又はドレインと接続されるｐチャネル型ＭＩＳトランジスタからなる第２のトランジスタ１２と、ソースが第１のトランジスタ１１のソース又はドレインと接続されるｐチャネル型ＭＩＳトランジスタからなる第３のトランジスタ１３とによって構成され、第２のトランジスタ１２はゲートが第１のワード線ＷＬａと接続されると共にドレインが第１のビット線ＢＬａと接続され、また第３のトランジスタ１３はゲートが第２のワード線ＷＬｂと接続されると共にドレインが第２のビット線ＢＬｂと接続されている。
【００３２】
なお、ＤＲＡＭセル１０において、第１のトランジスタ１１は電荷を両方向に移動できるように構成されているため、第１のトランジスタ１１におけるゲートを除く２つの端子は、一方がソースであり且つ他方がドレインであるという構成には限られず、両方がソース又は両方がドレインであってもよい。
【００３３】
第１のトランジスタ１１は、半導体メモリ装置の電源がオンにされた状態では常に導通するように、ゲートにバイアス電圧Ｖｃｐとして負の電圧が印加されている。これにより、第１のトランジスタ１１において、チャネルとゲートとの間の容量に電荷を蓄積し、電荷の有無としてデータを保持することが可能である。
【００３４】
また、第２のトランジスタ１２及び第３のトランジスタ１３は、それぞれのゲートに接続された第１のワード線ＷＬａ及び第２のワード線ＷＬｂが低電位状態となって活性化されることにより、それぞれのドレインに接続された第１のビット線ＢＬａ及び第２のビット線ＢＬｂから第１のトランジスタ１１へのアクセスを可能とする。
【００３５】
次に、前記のような回路構成を有するＤＲＡＭセル１０が配列されてなるメモリセルアレイの構成について図面を参照しながら説明する。
【００３６】
図２は、本実施形態に係る半導体メモリ装置におけるメモリセルアレイの回路構成を示している。
【００３７】
図２に示すように、本実施形態の半導体メモリ装置において、メモリセルアレイ２０が列方向に２つ配列され、それぞれのビット線ＢＬａ，ＢＬｂがセンスアンプ２１と接続されている。
【００３８】
メモリセルアレイ２０は、第１のトランジスタ１１、第２のトランジスタ１２及び第３のトランジスタ１３によって構成されたＤＲＡＭセル１０がｍ×ｎ（ｍ及びｎは正の整数）の行列状に配列されている。メモリセルアレイ２０において、行方向に並ぶｍ個の第２のトランジスタ１２が１本の第１のワード線ＷＬａによって接続されると共に、列方向に並ぶｎ個の第２のトランジスタ１２が１本の第１のビット線ＢＬａによって接続されている。同様に、ｍ個の第３のトランジスタ１３が１本の第２のワード線ＷＬｂによって接続されると共に、ｎ個の第３のトランジスタ１３が１本の第２のビット線ＢＬｂによって接続されている。また、図示は省略しているが、行方向に並ぶｍ個の第１のトランジスタ１１のゲート同士は互いに接続されている。
【００３９】
なお、図２に示す第１及び第２のワード線ＷＬａ，ＷＬｂと第１及び第２のビット線ＢＬａ，ＢＬｂとにおいて、接尾に付された（ｋ：ｌ）はそれぞれワード線のロウアドレス（行アドレス）とビット線のカラムアドレス（列アドレス）とを示しており、ｋはメモリセルアレイ２０のいずれかを指定し、ｌはｋに指定されたメモリセルアレイ２０におけるワード線又はビット線のアドレスを指定する。
【００４０】
本実施形態の半導体メモリ装置の特徴は、ＤＲＡＭセル１０が電荷を蓄積する第１のトランジスタ１１と、該第１のトランジスタに電荷を転送する第２のトランジスタ１２及び第３のトランジスタ１３とからなり、第２のトランジスタ１２に接続された第１のワード線ＷＬａ及び第１のビット線ＢＬａを用いる経路（以下、ポートａと称する）と、第３のトランジスタ１３に接続された第２のワード線ＷＬｂ及び第２のビット線ＢＬｂを用いる経路（以下、ポートｂと称する）との２つのポートを用いてＤＲＡＭセル１０にアクセスし、データの書き込み及び読み出しを可能としていることにある。
【００４１】
なお、図示はしていないが、第１のワード線群ＷＬａは、第１のワード線ＷＬａ（１：１）〜ＷＬａ（２：ｎ）のうちのいずれかを選択するための第１のロウデコーダと接続され、第２のワード線群ＷＬｂは、第２のワード線ＷＬｂ（１：１）〜ＷＬｂ（２：ｎ）のうちのいずれかを選択するための第２のロウデコーダと接続されている。また、第１のビット線群ＢＬａ及び第２のビット線群ＢＬｂは、スイッチ又はアンプを介してそれぞれデータバスと接続され、外部とのデータの入出力を行う。
【００４２】
次に、前述したような回路構成を有するメモリセルアレイ２０の具体的な構成について図面を参照しながら説明する。
【００４３】
図３（ａ）は第１の実施形態に係る半導体メモリ装置におけるメモリセルアレイ２０の平面構成を示しており、図３（ｂ）及び図３（ｃ）は、それぞれ図３（ａ）のIIIb−IIIb線及びIIIc−IIIc線における断面構成を示している。なお、図３（ａ）は、メモリセルアレイ２０のうちの３×３個のＤＲＡＭセルのみを図示しており、２点鎖線で囲まれた領域が１つのＤＲＡＭセルである。
図３（ａ）〜図３（ｃ）に示すように、例えば、シリコンからなる半導体基板に形成されたｎ型ウエル３１には、酸化シリコンによって形成された複数の素子分離絶縁膜３２が互いに間隔を置いてほぼ同一の方向に延びることにより、素子分離絶縁膜３２同士の間に活性領域３３がストライプ状に区画されている。ｎ型ウエル３１の上には、活性領域３３と交差する方向に、酸化シリコンからなるゲート絶縁膜３４を介して多結晶シリコンからなる複数の第１のゲート電極３５が互いに並行に且つ間隔を置いて形成されており、各第１のゲート電極３５における一方の側方には多結晶シリコンからなる第２のゲート電極３６が、他方の側方には多結晶シリコンからなる第３のゲート電極３７が、それぞれ第１のゲート電極３５と並行に且つ互いに間隔を置いて形成されている。
【００４４】
ここで、互いに隣接する第１のゲート電極３５において、それぞれの両側方にに形成された第２のゲート電極３６と第３のゲート電極３７とは、第１のゲート電極３５に対する相対的な位置を入れ替えて形成されている。つまり、第１のゲート電極３５は、一方の側方に隣接する第１のゲート電極３５との間には２本の第２のゲート電極３６が形成され、他方の側方に隣接する第１のゲート電極３５との間には２本の第３のゲート電極３７が形成された状態となる。
【００４５】
また、各ゲート電極（第１のゲート電極３５、第２のゲート電極３６及び第３のゲート電極３７）同士の間の活性領域３３にはｐ型不純物が拡散された不純物拡散領域３８が形成され、さらに互いに並行に延びる活性領域３３のそれぞれの上には、各ゲート電極の上に形成された酸化シリコンからなる層間絶縁膜３９を介して、活性領域３３に沿って延びるアルミニウム（Ａｌ）又は銅（Ｃｕ）等からなる第１の金属配線４０及び第２の金属配線４１が互いに並行に且つ間隔を置いて形成されている。
【００４６】
不純物拡散領域３８における第２のゲート電極３６同士の間に形成された領域は、タングステン等からなるコンタクト４２により第１の金属配線４０と接続され、また不純物拡散領域３８における第３のゲート電極３７同士の間に形成された領域は、コンタクト４２により第２の金属配線４１と接続されている。これにより、隣接するメモリセル同士の間でコンタクト４２を共有してコンパクトなレイアウトが可能となる。
【００４７】
ここで、第１のゲート電極３５とその両側の不純物拡散領域３８とによって第１のトランジスタ１１が構成され、同様に第２のゲート電極３６とその両側の不純物拡散領域３８とによって第２のトランジスタ１２が、第３のゲート電極３７とその両側の不純物拡散領域３８とによって第３のトランジスタ１３が構成され、各トランジスタ（第１のトランジスタ１１、第２のトランジスタ１２及び第３のトランジスタ１３）のチャネル幅は、第１の金属配線４０及び第２の金属配線４１の下部を含む活性領域３３の幅となる。
【００４８】
また、第２のゲート電極３６及び第３のゲート電極３７は、それぞれ第１のワード線ＷＬａ及び第２のワード線ＷＬｂとなり、活性領域３３における第１のゲート電極３５と、第１のゲート電極３５の両側に形成された第２のゲート電極３６及び第３のゲート電極３７とを含む領域が１つのＤＲＡＭセルとなる。
【００４９】
このような構成において、メモリセルアレイ２０は、ワード線方向においては同様の構成が活性領域ごとに形成され、ビット線方向においては、隣接するＤＲＡＭセル１０は１８０度回転されて設けられている。ことのき、行方向に互いに隣接するＤＲＡＭセル１０の第２のトランジスタ１２又は第３のトランジスタ１３同士は互いに対向するように形成され、第１のワード線ＷＬａ（ｊ）と隣接する第１のワード線ＷＬａ（ｊ−１）は互いに向かい合うように形成されると共に、第２のワード線ＷＬａ（ｊ）と隣接する第１のワード線ＷＬａ（ｊ＋１）は互いに向かい合うように形成される。また、コンタクト４２と接続される不純物拡散領域３８をそれぞれ第２のトランジスタ１２及び第３のトランジスタ１３を共有してそれぞれのソース又はドレインとすることができる。
【００５０】
このようにメモリセルアレイ２０を構成すると、活性領域３３においてビット線方向に隣接するＤＲＡＭセル１０同士の間に素子分離を施す必要がなく、高密度なメモリセルアレイを得ることができる。
【００５１】
以下に、前述のように構成された本実施形態の半導体メモリ装置の動作について図面を参照しながら説明する。
【００５２】
図４は、図２に示すメモリセルアレイの読み出し動作に係る動作タイミングのを示しており、一例としてそれぞれのロウアドレスが（１：１）、（２：２）、（２：ｍ）及び（１：２）である４つのＤＲＡＭセルに対する読み出す場合の動作タイミングを示している。
【００５３】
図４に示す動作において、半導体メモリ装置の外部から、制御信号に読み出し動作の命令が入力され、ポート選択信号にポートａ、ポートｂの順に繰り返し指定する信号が入力され、ロウアドレス信号に（１：１）、（２：２）、（２：ｍ）及び（１：２）が順次入力される。
【００５４】
まず、ポート選択信号がポートａを指定することにより、同期信号と同期する活性化信号が第１のロウデコーダに入力され、ロウアドレス信号に基づいて第１のワード線ＷＬａ（１：１）が選択されて第１のワード線ＷＬａ（１：１）が所定の期間だけ活性化状態となる。なお、ここではＤＲＡＭセルがｐチャネル型として構成されているため、各ワード線は低電位状態が活性化状態となるように設計されている。
【００５５】
ここで、第１及び第２のロウデコーダは、ロウアドレス信号に基づいてそれぞれ１本の第１及び第２のワード線ＷＬａ，ＷＬｂを選択し、同期信号に基づいて選択されたワード線を所定の期間だけ活性化する。
【００５６】
第１のワード線ＷＬａ（１：１）が活性化状態となることにより、第１のワード線ＷＬａ（１：１）に接続されたｎ個のメモリセルにおいて、第２のトランジスタはすべてオン状態となり、それぞれの第２のトランジスタと第１のトランジスタ１１との間を電荷が移動することにより、第１のビット線ＢＬａ（１：１）〜ＢＬａ（１：ｎ）の電位が変化する。このとき、各第１のビット線ＢＬａの電位変化がセンスアンプ２１により増幅され、データバスを介してデータが出力される。その後、第１のワード線ＷＬａが非活性化し、第１のビット線ＢＬａは所定の電位となるまでプリチャージされる。
【００５７】
以上のようにして１つのＤＲＡＭセルに対する読み出し動作が終了するが、第１のワード線の非活性化に伴って、ポート選択信号がポートｂを選択し、第２のワード線が活性化されるため、第２のロウデコーダが駆動して第２のワード線ＷＬｂ（２：２）が活性化状態となる。これにより、第２のワード線ＷＬｂ（２：２）に接続された第３のトランジスタがオン状態となり、それぞれの第１のトランジスタに蓄積された電荷がそれぞれの第３のトランジスタ１３と接続された第２のビット線ＢＬｂ（２：１）〜ＢＬａ（２：ｎ）に出力されて、センスアンプ２１により増幅され、データバスを介してデータが出力される。
【００５８】
以下同様にして、ロウアドレスが（２：ｍ）及び（１：２）であるＤＲＡＭセルの情報を順次読み出すことができる。このように、第２のトランジスタ１２を用いるポートａと第３のトランジスタ１３を用いるポートｂとの２つのポートによる読み出し動作及び書き込み動作が可能であるため、一方のポートにおいて例えばプリチャージ動作が行われている間に、他方のポートにおいてワード線を活性化することが可能である。つまり、データの転送速度を従来の半導体メモリ装置と比べて約２倍にすることが可能である。
【００５９】
さらに、本実施形態の半導体メモリ装置において、例えば遅延回路等を用いてワード線ＷＬａ，ＷＬｂの活性化期間を拡張することにより、第１のトランジスタ１１に十分な電荷を蓄積してＤＲＡＭセル１０に保持されるデータの信頼性を向上することが可能である。これにより、第１のワード線と第２のワード線との活性化期間が重複するようにする。しかし、このようにすると同一のセルに連続でアクセスした場合には、該ＤＲＡＭセルにおいて第２のトランジスタと第３のトランジスタが同時にオンされることになるので、第１のトランジスタに記憶されたデータが破壊されてしまう。そこで、本実施形態では、第１及び第２のワード線ＷＬａ，ＷＬｂと第１及び第２のロウデコーダとの間に、第１のワード線と第２のワード線とが排他的に活性化させるためのワード線ドライバを設けている。
【００６０】
図５（ａ）は、本実施形態のワード線ドライバの回路構成を示している。
【００６１】
図５（ａ）に示すように、ワード線ドライバ５０は、第１のワード線ＷＬａを選択する第１のロウデコーダ５１及び第２のワード線ＷＬｂを選択する第２のロウデコーダ５２と第１及び第２のワード線ＷＬａ，ＷＬｂとの間に設けられ、第２のロウデコーダ５２の出力信号を反転して出力する第１のインバータ５３と、第１のロウデコーダ５１の出力信号を反転して出力する第２のインバータ５４と、第１のロウデコーダ５１の出力信号及び第１のインバータ５３の出力信号を入力とする第１のＮＡＮＤ回路５５と、第２のロウデコーダ５２の出力信号及び第２のインバータ５４の出力信号を入力とする第２のＮＡＮＤ回路５６とによって構成されている。
【００６２】
なお、このワード線ドライバ５０は、第１のワード線ＷＬａ（１：１）〜ＷＬａ（２：ｎ）と第２のワード線ＷＬｂ（１：１）〜ＷＬｂ（２：ｎ）とのそれぞれの対ごとに設けられている。
【００６３】
図５（ｂ）及び図５（ｃ）は、本実施形態のワード線ドライバ５０の動作について、ロウアドレスが異なるＤＲＡＭセルに順次アクセスする場合とロウアドレスが同一のＤＲＡＭセルに順次アクセスする場合との動作の違いを説明するタイミングチャートである。
【００６４】
図５（ｂ）に示すように、それぞれのロウアドレスが（１：１）のＤＲＡＭセルにアクセスした後、（１：２）である２つセルに順次アクセスした場合のワード線の動作波形を示している。
【００６５】
まず、ポート選択信号によりポートａが選択されて第１のロウデコーダ５１が駆動し、アドレス信号に基づいて第１のワード線ＷＬａ（１：１）と接続されるワード線ドライバ５０の一方の端子に高電位信号が入力される。一方、第２のロウデコーダ５２は駆動せず第２のワード線ＷＬｂ（１：１）と接続されるワード線ドライバ５０の他方の端子は低電位状態である。これにより、第１のＮＡＮＤ回路５５の一方の端子には第１のロウデコーダ５１から高電位信号が入力され、他方の端子には第２のロウデコーダ５２から第２のインバータ５４を介して高電位信号が入力されるので、第１のＮＡＮＤ回路５５は低電位信号を出力する。これにより、第１のワード線ＷＬａ（１：１）が活性化される。
【００６６】
続いて、ポート選択信号によりポートｂが選択されて第２のロウデコーダ５２が駆動し、第２のワード線ＷＬｂ（１：２）と接続されるワード線ドライバ５０の一方の端子に高電位信号が入力される。一方、第１のロウデコーダ５１は駆動せず第１のワード線ＷＬａ（１：２）と接続されるワード線ドライバ５０の他方の端子は低電位状態である。これにより、第２のＮＡＮＤ回路５６の一方の端子には第１のロウデコーダ５１から高電位信号が入力され、他方の端子には第２のロウデコーダ５１から第１のインバータ５３を介して高電位信号が入力されるので、第２のＮＡＮＤ回路５６は低電位信号を出力する。これにより、第２のワード線ＷＬｂ（１：２）が活性化される。
【００６７】
ここで、第１のワード線ＷＬａ（１：１）と第２のワード線（１：２）との活性化期間は、それぞれが遅延回路等により延長されるので、第１のロウデコーダ５１が非活性化し、次に第２のロウデコーダ５２駆動して第２のワード線が活性化を開始する時点で、第１のワード線ＷＬａ（１：１）は非活性化せず、両者の活性化期間が重複している。なお、両者のロウアドレスが異なるので、ワード線の活性化期間を長くしても互いの動作には影響がない。
【００６８】
また、図５（ｃ）に示すように、ロウアドレスが（１：１）の同一のＤＲＡＭセルに連続してアクセスする場合には、まず図５（ｂ）に示すのと同様にして第１のＮＡＮＤ回路５５が低電位信号を出力し、第１のワード線ＷＬａ（１：１）が活性化される。次に、第１のロウデコーダ５１が非活性化すると共に、第２のロウデコーダ５２が駆動して、ワード線ドライバ５０に高電位信号が入力される。これにより、第１のＮＡＮＤ回路５５の一方の端子には第１のロウデコーダ５１から低電位信号が入力され、他方の端子には第２のロウデコーダ５１から第１のインバータ５３を介して低電位信号が入力されるので、第１のＮＡＮＤ回路５５は高電位信号を出力して第１のワード線ＷＬａ（１：１）が非活性化される。同時に、第２のＮＡＮＤ回路５６の一方の端子には第２のロウデコーダ５２から高電位信号が入力され、他方の端子には第１のロウデコーダ５１から第２のインバータ５４を介して高電位信号が入力されるので、第２のＮＡＮＤ回路５６は低電位信号を出力して第２のワード線ＷＬｂ（１：１）が活性化される。
【００６９】
このように、ワード線ドライバ５０によるとそれぞれが異なるメモリセルに接続された第１のワード線ＷＬａと第２のワード線ＷＬｂとが連続して活性化される場合おいては、先に活性化された一方のワード線が活性化状態であっても後に活性化される他方のワード線の活性化され、同一のメモリセルに接続された第１のワード線ＷＬａと第２のワード線ＷＬｂとが連続して活性化される場合おいては、先に活性化された一方のワード線を不活性状態とすることにより両方のワード線の活性化期間が重複しないようにすることができる。
【００７０】
以上説明したように、本実施形態の半導体メモリ装置によると、データを保持する手段としてＭＩＳトランジスタである第１のトランジスタ１１に対して、第２のトランジスタ１２を用いるポートａと、第２のトランジスタを用いるポートｂとによってアクセスが可能であるため、従来の半導体メモリ装置と比べて約２倍の転送速度を実現できる。
【００７１】
また、本実施形態の半導体メモリ装置において、スタック型キャパシタ等の複雑な構成を用いず、プレーナ型のＤＲＡＭセルを実現できるため、低コストで高性能の半導体メモリ装置を実現できる。
【００７２】
さらに、ｐチャネル型のＭＩＳトランジスタとして形成するため、リーク電流が少ない半導体メモリ装置が可能である。
【００７３】
なお、第１の実施形態のＤＲＡＭセル１０の構成において、第２のトランジスタ１２及び第３のトランジスタ１３は必ずしもｐ型半導体である必要はなく、いずれか又は両方のトランジスタがｎ型であってもよい。勿論この場合にはメモリセルアレイの具体的な構成とワード線ＷＬａ，ＷＬｂに印加される電圧は変更する必要があるが、前述したようなデータ転送速度の高速化の効果に関して同様の効果を得られる。
【００７４】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態に係る半導体メモリ装置の変形例として、ＤＲＡＭセルの素子構成を変更する変形例とメモリセルアレイのレイアウトを変更する変形例について、図面を参照しながら説明する。
【００７５】
─メモリセルアレイの一変形例─
図６（ａ）〜図６（ｃ）は、第１の実施形態に係る半導体メモリ装置におけるメモリセルアレイの一変形例を示しており、図６（ａ）は平面構成を示し、図６（ｂ）及び図６（ｃ）は、それぞれ図６（ａ）のVIｂ−VIｂ線及びVIｃ−VIｃ線における構成断面図である。なお、図６（ａ）〜図６（ｃ）において、図３（ａ）〜図３（ｃ）に示すメモリセルアレイと同一の部材については同一の符号を付すことにより説明を省略する。
【００７６】
図６（ａ）〜図６（ｃ）に示すように、本変形例では、ｎ型ウエル３１に、例えば酸化シリコンからなる複数の素子分離絶縁膜６１が、第１の実施形態の素子分離絶縁膜３２と同様のストライプ状の領域と、第１のゲート電極３５の側方における第１の金属極４０の下部であって第２のゲート電極３６の下部を含む領域と、第１のゲート電極３５の他方の側方における第２の金属配線４２の下部であって第３のゲート電極４２の下部を含む領域とに形成されている。これにより、第１のゲート電極３５同士の間の領域において、活性領域６２は、第１の金属配線４０の下部には形成され且つ第２の金属配線４１の下部には形成されない領域と、逆に第１の金属配線４０の下部には形成されず且つ第２の金属配線４１の下部には形成された領域とが交互に繰り返されるパターンとなる。
【００７７】
このような構成において、第２のトランジスタ１２は、第２のゲート電極３６とその両側の不純物拡散領域３８とによって構成され、チャネル幅が第１の金属配線４０の下部とその周囲の活性領域６２を含む程度の幅となり、同様に、第３のトランジスタ１３は、第３のゲート電極３７とその両側の不純物拡散領域３８とによって構成され、チャネル幅が第２の金属配線４１の下部とその周囲の活性領域３７を含む程度の幅となる。このようにすると、第１の実施形態と比べてチャネル領域の面積を小さくすることができるため、第２のトランジスタ１２及び第３のトランジスタ１３のそれぞれにおいてリーク電流を抑制することが可能となる。
【００７８】
─ＤＲＡＭセルの一変形例─
図７は第１の実施形態に係るＤＲＡＭセルの一変形例を示している。なお、図７において、第１の実施形態と同一の部材については同一の符号を付すことにより説明を省略する。
【００７９】
図７に示すように、第１の実施形態に係るＤＲＡＭセルの一変形例は、ディプレッション型のｐチャネル型の第１のトランジスタ７１に電荷を蓄積するする構成とし、第２のトランジスタ１２及び第３のトランジスタ１３は第１の実施形態と同様である。
【００８０】
第１の実施形態に一変形例係るのＤＲＡＭセルによると、第１のトランジスタ７１はディプレッション型であるため、ゲート電圧Ｖｃｐを０Ｖ程度としても常に導通可能な状態となり、第１のトランジスタ７１のゲートとチャネルとの間の容量に電荷を蓄積することが可能である。第１の実施形態の半導体メモリ装置よりも消費電力を低くすることができる。
【００８１】
なお、本変形例は、第１の実施形態の半導体メモリ装置のＤＲＡＭセルにおいて第１のＤＲＡＭセルをディプレッション型にするだけでり、メモリセルアレイの構成と動作とは第１の実施形態と同様である。
【００８２】
本変形例によると、第１の半導体メモリ装置と同様の効果を得られるのゲートに電圧を印加しなくてもよく、消費電力の少ない半導体メモリ装置として実現することができる。
【００８３】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００８４】
図８（ａ）は第２の実施形態に係るＤＲＡＭセルの回路構成を示している。図８（ａ）に示すように、第２の実施形態のＤＲＡＭセル８０は、ｎチャネル型の第１のトランジスタ８１、ｎチャネル型の第２のトランジスタ８２及びｎチャネル型の第３のトランジスタ８３からなり、第１の実施形態と同様に、第２のトランジスタ８２のゲートが第１のワード線ＷＬａと接続されると共にドレインが第１のビット線ＢＬａと接続され、また第３のトランジスタ８３はゲートが第２のワード線ＷＬｂと接続されると共にドレインが第２のビット線ＢＬｂと接続されている。
【００８５】
本実施形態では、ｎチャネル型のトランジスタを用いているため、ワード線が高電位状態となって活性化すると、第２のトランジスタ８２及び第３のトランジスタ８３がオンされる。また、第１のトランジスタ８１のゲートには正の電圧が印加されることにより、チャネルを導通状態としている。
【００８６】
なお、第２の実施形態の一変形例として、第１の実施形態のＤＲＡＭセルの変形例のようにディプレッション型のトランジスタを用いることができる。
【００８７】
図８（ｂ）は第２の実施形態に係るＤＲＡＭセルの構成を変形した例を示している。なお、図８（ｂ）において、図８（ａ）と同一の部材については同一の符号を付すことにより説明を省略する。
【００８８】
図８（ｂ）に示すように、第２の実施形態のＤＲＡＭセル８０の変形例は、第２の実施形態における第１のトランジスタ８１に替えて、ディプレッション型のチャネルを有するｎチャネル型の第１のトランジスタ８４を用いている。
【００８９】
本変形例によると、第１のトランジスタ８４はディプレッション型であるため、のゲートに正の電圧を印加することなく、０Ｖの状態でチャネルを導通状態とすることが可能であり、第２の変形例の半導体メモリ装置よりも消費電力を低くすることができる。
【００９０】
なお、本実施形態の半導体メモリ装置においてＤＲＡＭセル８０が配列されてなるメモリセルアレイの回路構成は第１の実施形態と同様に実施可能である。
【００９１】
本実施形態によると、第１の実施形態と同様に、ＤＲＡＭセル８０を構成するトランジスタをｎチャネル型のトランジスタで形成しているため、チャネルにおける電子の移動度が向上し、より動作速度の早い半導体メモリ装置が可能である。
【００９２】
次に、本実施形態のＤＲＡＭセルの具体的な構成について説明する。
【００９３】
図９（ａ）〜図９（ｃ）は、第２の実施形態に係る半導体メモリ装置におけるＤＲＡＭセルの具体的な構成を示しており、図９（ａ）は平面構成を示し、図９（ｂ）及び図９（ｃ）はそれぞれ図９（ａ）のIXｂ−IXｂ線及びIXｃ−IXｃ線における断面構成を示している。
【００９４】
本実施形態のＤＲＡＭセル８０は、例えば、シリコンからなる半導体基板に形成されたｐ型ウエル９１に素子分離絶縁膜を形成することによりストライプ状に区画された活性領域３３が形成されており、第１のゲート電極３５、第２のゲート電極３６及び第３のゲート電極３７のそれぞれの側部のｐ型ウエル９１にはｎ型不純物が拡散された不純物拡散領域９２が形成されている。ここで、第１のゲート電極３５とその両側の不純物拡散領域９２とによって第１のトランジスタ８１が構成され、同様に第２のゲート電極３６とその両側の不純物拡散領域９２とによって第２のトランジスタ８２が、第３のゲート電極３７とその両側の不純物拡散領域９２とによって第３のトランジスタ８３が構成されている。本実施形態では、第１のトランジスタ８１、第２のトランジスタ８２及び第３のトランジスタ８３はそれぞれ第２のゲート電極３６及び第３のゲート電極３７において、第１の金属配線４０と第２の金属配線４１との両方を含むような領域をチャネル幅として形成されている。
【００９５】
なお、図９（ａ）〜図９（ｃ）において、図３（ａ）〜図３（ｃ）に示す第１の実施形態のメモリセルアレイの構成部材と同一の部材については同一の符号を付すことにより説明を省略する。また、図９（ａ）〜図９（ｃ）には、１つのＤＲＡＭセルのみを示したが、本実施形態のメモリセルアレイは図３（ａ）〜図３（ｃ）示すのと同様にメモリセルアレイを構成することができる。
【００９６】
また、図６（ａ）〜図６（ｃ）に示す第１の実施形態のメモリセルアレイの変形例のように、素子分離絶縁膜を第１の金属配線４０又は第２の金属配線４１の下部にも形成することにより、第２のトランジスタ８２と第３のトランジスタ８３とのチャネル領域の面積を小さくするように構成してもよい。
【００９７】
なお、第２の実施形態のＤＲＡＭセル８０の構成において、第２のトランジスタ８２及び第３のトランジスタ８３は必ずしもｐ型半導体である必要はなく、いずれか又は両方のトランジスタがｎ型であってもよい。勿論この場合にはメモリセルアレイの具体的な構成とワード線ＷＬａ，ＷＬｂに印加される電圧は変更する必要があるが、前述したようなデータ転送速度の高速化の効果に関して同様の効果を得られる。
【００９８】
以上説明したように、第２の実施形態の半導体メモリ装置によると、第１の実施形態及びその変形例と同様の効果を得られるのに加えて、第１の実施形態のＤＲＡＭセルをｎチャネル型ＭＩＳトランジスタによって形成することができ、より動作速度に優れた半導体メモリ装置を実現することができる。
【００９９】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【０１００】
図１０（ａ）は本発明の第３の実施形態に係るＤＲＡＭセルの回路構成を示している。
【０１０１】
図１０（ａ）に示すように、本実施形態のＤＲＡＭセル１００は、電荷を蓄積するためのｐチャネル型の第１のトランジスタ１０１と、ソースが第１のトランジスタ１０１のゲートと接続されるｐチャネル型の第２のトランジスタ１０２と、ソースが第１のトランジスタ１０１のゲートと接続されるｐチャネル型の第３のトランジスタ１０３とからなり、第２のトランジスタ１０２はゲートが第１のワード線ＷＬａと接続されると共ともにドレインが第１のビット線ＢＬａと接続され、また第３のトランジスタ１０３はゲートが第２のワード線ＷＬｂと接続されると共にドレインが第２のビット線ＢＬｂと接続されている。
【０１０２】
第１のトランジスタ１０１において、ソース及びドレインにバイアス電圧Ｖｃｐを印加することにより、チャネルとゲートとの間の容量に電荷を蓄積し、電荷の有無としてデータを保持することが可能である。
【０１０３】
また、第２のトランジスタ１０２及び第３のトランジスタ１０３は、それぞれのゲートに接続された第１のワード線ＷＬａ及び第２のワード線ＷＬｂが低電位状態となって活性化されることにより、それぞれのドレインに接続された第１のビット線ＢＬａ及び第２のビット線ＢＬｂから第１のトランジスタ１１へのアクセスを可能とする。
【０１０４】
本実施形態の半導体メモリ装置において、ＤＲＡＭセル１００を行列状に配列することにより、メモリセルアレイを構成し、第１の実施形態と同様に、第１のワード線ＷＬａと第１のビット線を用いるａポートと、第２のワード線と第２のビット線とを用いるｂポートとを交互に選択することにより、データの転送速度を向上させることが可能である。勿論、図５（ａ）に示すワード線ドライバ５０を用いることにより、書き込み時間を長くしてデータの信頼性を向上することもできる。
【０１０５】
また、本実施形態のＤＲＡＭセルをｎチャネル型とした変形例も可能である。
【０１０６】
図１０（ｂ）は、本実施形態の半導体メモリ装置は、本発明の第３の実施形態に係るＤＲＡＭセルの変形例の回路構成を示している。
【０１０７】
図１０（ｂ）に示すように、本実施形態の変形例のＤＲＡＭセル１１０は、電荷を蓄積するためのｎチャネル型の第１のトランジスタ１１１と、ソースが第１のトランジスタ１１１のゲートと接続されるｎチャネル型の第２のトランジスタ１１２と、ソースが第１のトランジスタ１１１のゲートと接続されるｎチャネル型の第３のトランジスタ１１３とからなり、第２のトランジスタ１１２はゲートが第１のワード線ＷＬａと接続されると共ともにドレインが第１のビット線ＢＬａと接続され、また第３のトランジスタ１１３はゲートが第２のワード線ＷＬｂと接続されると共にドレインが第２のビット線ＢＬｂと接続されている。
【０１０８】
以上説明したように、第３の実施形態の半導体メモリ装置によると、第１の実施形態及びその変形例と同様の効果を得られるのに加えて、ゲートに電荷を蓄積するため、蓄積された電荷の流出を抑えることができ、ＤＲＡＭセル１１０に保持されたデータの高信頼性化することができる。
【０１０９】
【発明の効果】
本発明の半導体メモリ装置によると、ＤＲＡＭセルにアクセスするためのポートを２つ備え、それを交互に利用することができるため、データの転送速度を従来の２倍にすることができる。さらに、３つのトランジスタをプレーナ型の構造により実現できるため、高速動作が可能な優れた半導体メモリ装置を低コストに提供する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体メモリ装置におけるＤＲＡＭセルの構成を示す回路図である。
【図２】本発明の第１の実施形態に係る半導体メモリ装置におけるメモリセルアレイの構成を示す回路図である。
【図３】（ａ）は第１の実施形態に係る半導体メモリ装置におけるメモリセルアレイの構成を示す平面図であり、（ｂ）及び（ｃ）は、それぞれ（ａ）におけるIIIb−IIIb線及びIIIc−IIIc線における構成断面図である。
【図４】本発明の第１の実施形態に係るメモリセルアレイの読み出し動作を示すタイミングチャート図である。
【図５】（ａ）は本発明の第１の実施形態に係るワード線ドライバの構成を示す回路図であり、（ｂ）及び（ｃ）は（ａ）に示すワード線ドライバの動作を示すタイミングチャート図である。
【図６】（ａ）は本発明の第１の実施形態に係る半導体メモリ装置におけるメモリセルアレイの一変形例を示す平面図であり、（ｂ）及び（ｃ）は、それぞれ（ａ）におけるVIｂ−VIｂ線及びVIｃ−VIｃ線における断面構成図である。
【図７】本発明の第１の実施形態に係る半導体メモリ装置におけるＤＲＡＭセルの一変形例を示す回路図である。
【図８】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体メモリ装置におけるＤＲＡＭセルの構成例を示す回路図である。
【図９】（ａ）は図８（ａ）の回路図に示すＤＲＡＭセルの具体的な構成を示す平面図であり、（ｂ）及び（ｃ）は、それぞれ（ａ）におけるXIｂ−XIｂ線及びXIｃ−XIｃ線における断面構成図である。
【図１０】（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体メモリ装置におけるＤＲＡＭセルの構成例を示す回路図である。
【図１１】従来の半導体メモリ装置におけるＤＲＡＭセルの構成を示す回路図である。
【符号の説明】
１０    ＤＲＡＭセル（メモリセル）
１１    第１のトランジスタ
１２    第２のトランジスタ
１３    第３のトランジスタ
２０    メモリセルアレイ
２１    センスアンプ
３１    ｐ型ウエル
３２    素子分離絶縁膜
３３    活性領域
３４    ゲート絶縁膜
３５    第１のゲート電極
３６    第２のゲート電極
３７    第３のゲート電極
３８    不純物拡散領域
３９    層間絶縁膜
４０    第１の金属配線
４１    第２の金属配線
４２    コンタクト
５０    ワード線ドライバ
５１    第１のロウデコーダ
５２    第２のロウデコーダ
５３    第１のインバータ
５４    第２のインバータ
５５    第１のＮＡＮＤ回路
５６    第２のＮＡＮＤ回路
６１    素子分離絶縁膜
６２    活性領域
７１    第１のトランジスタ
８０    ＤＲＡＭセル（メモリセル）
８１    第１のトランジスタ
８２    第２のトランジスタ
８３    第３のトランジスタ
８４    第１のトランジスタ
９１    ｐ型ウエル
９２    不純物拡散領域
１００    ＤＲＡＭセル（メモリセル）
１０１    第１のトランジスタ
１０２    第２のトランジスタ
１０３    第３のトランジスタ
１１０    ＤＲＡＭセル（メモリセル）
１１１    第１のトランジスタ
１１２    第２のトランジスタ
１１３    第３のトランジスタ
ＢＬａ    第１のビット線
ＢＬｂ    第２のビット線
ＷＬａ    第１のワード線
ＷＬｂ    第２のワード線
Ｖｃｐ    バイアス電圧
【図１】
0004323749.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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