(57)【特許請求の範囲】
【請求項１】
ＳＲＡＭセルアレイにおいて、
複数のメモリセルが設けられており、これらのメモリセルはそれぞれ少なくとも第１トランジスタ（Ｓｔ１）、第２トランジスタ（Ｓｔ２）、第３トランジスタ（Ｓｔ３）、第４トランジスタ（Ｓｔ４）、第５トランジスタ（Ｓｔ５）、および第６トランジスタ（Ｓｔ６）を有しており、
第１トランジスタ（Ｓｔ１）、第２トランジスタ（Ｓｔ２）、第３トランジスタ（Ｓｔ３）および第４トランジスタ（Ｓｔ４）によりフリップフロップ回路が形成され、該フリップフロップ回路は、第５トランジスタ（Ｓｔ５）および第６トランジスタ（Ｓｔ６）を介して制御され、該フリップフロップ回路は、第１電圧端子と第２の電圧端子との間に接続されており、
第３トランジスタ（Ｓｔ３）および第４トランジスタ（Ｓｔ４）は、第１トランジスタ（Ｓｔ１）および第２トランジスタ（Ｓｔ２）に対し相補的な導電形を有しており、
第５トランジスタ（Ｓｔ５）および第６トランジスタ（Ｓｔ６）はワードライン（Ｗ）を介して制御され、
第５トランジスタ（Ｓｔ５）の第２ソース／ドレイン領域は第１ビットライン（Ｂ１）と接続されており、
第６トランジスタ（Ｓｔ６）の第２ソース／ドレイン領域は第２ビットライン（Ｂ２）と接続されており、
第１ビットライン（Ｂ１）および第２ビットライン（Ｂ２）はワードライン（Ｗ）を横切る方向で延在しており、
第１トランジスタ（Ｓｔ１）、第２トランジスタ（Ｓｔ２）、第３トランジスタ（Ｓｔ３）および第４トランジスタ（Ｓｔ４）は、１つの四角形のコーナーに配置されており、第１トランジスタの配置されているコーナーと第４トランジスタの配置されているコーナーは対角線上に向き合っており、
第１トランジスタ（Ｓｔ１）と第５トランジスタ（Ｓｔ５）との間に第３トランジスタ（Ｓｔ３）が配置されており、
第４トランジスタ（Ｓｔ４）と第６トランジスタ（Ｓｔ６）との間に第２トランジスタ（Ｓｔ２）が配置されており、
第１トランジスタ（Ｓｔ１）と第３トランジスタ（Ｓｔ３）と第５トランジスタ（Ｓｔ５）はワードライン方向に相前後して並置されており、
第２トランジスタ（Ｓｔ２）と第４トランジスタ（Ｓｔ４）と第６トランジスタ（Ｓｔ６）はワードライン方向に相前後して並置されており、
第１トランジスタ（Ｓｔ１）の配置されているコーナーと第２トランジスタ（Ｓｔ２）の配置されているコーナーとの間の接続ラインは、ワードライン方向を横切る方向で延びるｚ軸（ｚ）に対し平行に延在しており、
第３トランジスタ（Ｓｔ３）の配置されているコーナーと第４トランジスタ（Ｓｔ４）の配置されているコーナーとの間の接続ラインはｚ軸（ｚ）に対し平行に延在しており、
第１メモリセルにおける第６のトランジスタ（Ｓｔ６）と、第２メモリセルにおける第５のトランジスタ（Ｓｔ５）との間の接続ラインはｚ軸（ｚ）に対し平行に延びており、
これら第１メモリセルと第２メモリセルは、互いに並進対称または１８０゜の回転対称となるよう形成されており、
第１のメモリセルにおける第６トランジスタ（Ｓｔ６）と第２のメモリセルにおける第５トランジスタ（Ｓｔ５）との間にワードライン（Ｗ）が配置されており、
第１メモリセルにおける第６トランジスタ（Ｓｔ６）のゲート電極（Ｇａ６）と、第２メモリセルにおける第５トランジスタのゲート電極（Ｇａ５″）は、第１導電性構造体（Ｌ１）を介して互いに接続されており、
該第１導電性構造体（Ｌ１）は、第１コンタクト（Ｋ１）を介してワードライン（Ｗ１）と接続されており、
第１トランジスタ（Ｓｔ１）、第２トランジスタ（Ｓｔ２）、第３トランジスタ（Ｓｔ３）、第４トランジスタ（Ｓｔ４）、第５トランジスタ（Ｓｔ５）および／または第６トランジスタ（Ｓｔ６）は、バーティカルＭＯＳトランジスタであり、
第３トランジスタ（Ｓｔ３）および第４トランジスタ（Ｓｔ４）におけるチャネル領域の高さは、基板（１）の表面に対し垂直に延在するｙ軸（ｙ）に関して互いに一致しており、
第１トランジスタ（Ｓｔ１）および第２トランジスタ（Ｓｔ２）におけるチャネル領域の高さは、前記ｙ軸（ｙ）に関して互いに一致しており、
第１トランジスタ（Ｓｔ１）のチャネル領域の前記高さと第３トランジスタ（Ｓｔ３）のチャネル領域の前記高さは互いに異なることを特徴とする、
ＳＲＡＭセルアレイ。
【請求項２】
ｐチャネルトランジスタ（Ｋａ３，Ｋａ４）のチャネル幅は、ｎチャネルトランジスタ（Ｋａ１，Ｋａ２，Ｋａ５，Ｋａ６）のチャネル幅の２倍の大きさである、請求項１記載のＳＲＡＭセルアレイ。
【請求項３】
第５トランジスタ（Ｓｔ５）の第２ソース／ドレイン領域は第１ビットライン（Ｂ１）の一部分として構成されており、
第６トランジスタ（Ｓｔ６）の第２ソース／ドレイン領域は第２ビットライン（Ｂ２）の一部分として構成されており、
これら第１ビットライン（Ｂ１）と第２ビットライン（Ｂ２）はそれぞれストライプ状に基板（１）に配置されており、
第１トランジスタ（Ｓｔ１）の第１ソース／ドレイン領域は、基板（１）に配置されたストライプ状の第１ドーピング領域（Ｇｅ１）を介して、第２トランジスタ（Ｓｔ２）の第１ソース／ドレイン領域（２Ｓ／Ｄ１）および第１電圧端子と接続されており、
第３トランジスタ（ＳＴ３）の第２ソース／ドレイン領域は、基板（１）に配置されたストライプ状の第２ドーピング領域（Ｇｅ２）を介して、第４トランジスタ（Ｓｔ４）の第２ソース／ドレイン領域（４Ｓ／Ｄ２）および第２電圧端子と接続されており、
第１ドーピング領域（Ｇｅ１）、第２ドーピング領域（Ｇｅ２）、第１ビットライン（Ｂ１）および第２ビットライン（Ｂ２）は、ｚ軸（ｚ）に対し実質的に平行に延在している、
請求項１または２記載のＳＲＡＭセルアレイ。
【請求項４】
ＳＲＡＭセルアレイの製造方法において、
第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタおよび第６トランジスタをそれぞれ有するメモリセルを形成し、
第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタがフリップフロップ回路を成し、該フリップフロップ回路が第５トランジスタと第６トランジスタを介して制御されるよう、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタおよび第６トランジスタを互いに接続し、
前記フリップフロップ回路を第１電圧端子および第２電圧端子と接続し、
第３トランジスタおよび第４トランジスタを、第１トランジスタおよび第２トランジスタに対し相補的なトランジスタとして構成し、
第５トランジスタと第６トランジスタを制御するワードライン（Ｗ）を形成し、
第５トランジスタの第２ソース／ドレイン領域を、前記ワードライン（Ｗ）を横切る方向で延びる第１ビットライン（Ｂ１）と接続し、
第６トランジスタの第２ソース／ドレイン領域を、前記ワードライン（Ｗ）を横切る方向で延びる第２ビットライン（Ｂ２）と接続し、
１つの四角形の各コーナーに第１トランジスタと第２トランジスタと第３トランジスタと第４トランジスタを形成し、第１トランジスタの配置されたコーナーと第４トランジスタの配置されたコーナーを対角線上に向き合わせて配置し、
第１トランジスタと第５トランジスタの間に第３トランジスタを形成し、
第４トランジスタと第６トランジスタの間に第２トランジスタを形成し、
第１トランジスタと第３トランジスタと第５トランジスタを、それらがワードライン方向に相前後して配置されるように形成し、
第２トランジスタと第４トランジスタと第６トランジスタを、それらがワードライン方向に相前後して配置されるように形成し、
第１トランジスタと第２トランジスタを、第１トランジスタの形成されるコーナーと第２トランジスタの形成されるコーナーとの間の接続ラインがワードライン方向を横切って延びるｚ軸（ｚ）に対し平行に延在するよう形成し、
第３トランジスタと第４トランジスタを、第３トランジスタの形成されるコーナーと第４トランジスタの形成されるコーナーとの間の接続ラインがｚ軸（ｚ）に対し平行に延在するよう形成し、
第１メモリセルにおける第６のトランジスタと第２メモリセルにおける第５のトランジスタとの間の接続ラインが前記ｚ軸（ｚ）に対し平行に延在するよう、各メモリセルを形成し、
第１メモリセルと第２メモリセルを、それらが互いに並進対称または１８０゜の回転対称となるよう形成し、
第１のメモリセルにおける第６トランジスタと第２のメモリセルにおける第５トランジスタとの間にワードライン（Ｗ）を形成し、
第１メモリセルにおける第６トランジスタのゲート電極（Ｇａ６）と、第２メモリセルにおける第５トランジスタのゲート電極（Ｇａ５″）を互いに接続する第１導電性構造体（Ｌ１）を形成し、
該第１導電性構造体（Ｌ１）をワードライン（Ｗ）と接続する第１コンタクト（Ｋ１）を形成し、
第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタおよび／または第６トランジスタを、バーティカルＭＯＳトランジスタとして構成し、
一連の層を形成し、該層は少なくとも、第１導電形でドーピングされた第１層（Ｓ１）と、その上に位置し第１導電形とは逆の第２導電形でドーピングされた第２層（Ｓ２）と、その上に位置し第１導電形でドーピングされた第３層（Ｓ３）と、その上に位置し第２導電形でドーピングされた第４層（Ｓ２）から成り、
前記一連の層における多段のマスクによるエッチングによって、少なくとも第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタを形成するための半導体構造体（Ｓｔ１，Ｓｔ２，Ｓｔ３，Ｓｔ４）を生成し、
第２層（Ｓ２）と第３層（Ｓ３）からチャネル領域を生じさせ、第３トランジスタと第４トランジスタにおけるチャネル領域の高さを、基板（１）の表面（Ｏ）に対し垂直に延びるｙ軸（ｙ）に関して互いに一致させ、第１トランジスタと第２トランジスタにおけるチャネル領域の高さを、前記ｙ軸（ｙ）に関して互いに一致させ、第１トランジスタにおけるチャネル領域の高さと第３トランジスタにおけるチャネル領域の高さを異ならせることを特徴とする、
ＳＲＡＭセルアレイの製造方法。
【請求項５】
第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタおよび第６トランジスタを、ｐチャネルトランジスタ（Ｋａ３，Ｋａ４）のチャネル幅がｎチャネルトランジスタ（Ｋａ１，Ｋａ２，Ｋａ５，Ｋａ６）のチャネル幅の２倍となるよう形成する、
請求項４記載の方法。
【請求項６】
第１トランジスタの第１ソース／ドレイン領域と、第２トランジスタの第１ソース／ドレイン領域（２Ｓ／Ｄ１）を、ストライプ状の第１ドーピング領域（Ｇｅ１）の一部分として生成し、
第３トランジスタの第２ソース／ドレイン領域と、第４トランジスタの第２ソース／ドレイン領域（４Ｓ／Ｄ２）を、ストライプ状の第２ドーピング領域（Ｇｅ２）の一部分として生成し、
第５トランジスタの第２ソース／ドレイン領域、第６トランジスタの第２ソース／ドレイン領域、第１ビットライン（Ｂ１）、第２ビットライン（Ｂ２）および第１ドーピング領域（Ｇｅ１）を、第２層（Ｓ２）または第１層（Ｓ１）に形成し、
第２ドーピング領域（Ｇｅ２）を第１層（Ｓ１）または第２層（Ｓ２）に形成し、該第２ドーピング領域（Ｇｅ２）は、第１ドーピング領域（Ｇｅ１）の形成される層には形成しない、
請求項４記載の方法。
【請求項７】
一連の層を形成した後、第１補助層（Ｈ１）を析出し、
該第１補助層（Ｈ１）に、ｚ軸（ｚ）に対し平行に延在する溝を形成し、
材料の析出ならびにエッチバックにより、前記溝の側面にスペーサ（Ｓｐ）を生じさせ、
ワードライン（Ｗ）に対し平行に延在するストライプ状の領域を覆うマスクを用いてエッチングを行い、これによって前記スペーサ（Ｓｐ）から第１マスク（Ｍ１）を生じさせ、
該第１マスク（Ｍ１）を用いて前記一連の層をエッチングすることにより、少なくとも第１トランジスタと第２トランジスタまたは第３トランジスタと第４トランジスタを形成するための少なくとも半導体構造体（Ｓｔ１，Ｓｔ２，Ｓｔ３，Ｓｔ４）を生じさせる、
請求項４〜６のいずれか１項記載の方法。
【請求項８】
第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタおよび第６トランジスタのために、それぞれ少なくとも１つの半導体構造体（Ｓｔ１，Ｓｔ２，Ｓｔ３，Ｓｔ４，Ｓｔ５，Ｓｔ６）を形成し、
ゲート誘電体（Ｇｄ）の形成後、導電性材料を析出し、各トランジスタの間の領域を覆う第６マスクを用いてエッチングを行い、これにより、
ａ）各々の半導体構造体（Ｓｔ１，Ｓｔ２，Ｓｔ３，Ｓｔ４，Ｓｔ５，Ｓｔ６）を取り囲むゲート電極（Ｇａ１，Ｇａ２，Ｇａ３，Ｇａ４，Ｇａ５，Ｇａ６）と、
ｂ）第１導電性構造体（Ｌ１）を生じさせ、
ｃ）第１トランジスタと第２トランジスタの間に、第２トランジスタのゲート電極（Ｇａ２）とオーバラップする第２導電性構造体（Ｌ２）を生じさせ、
ｄ）第２トランジスタと第４トランジスタの間に、第２トランジスタのゲート電極（Ｇａ２）および第４トランジスタのゲート電極（Ｇａ４）とオーバラップする第３構造体（Ｌ３）を生じさせ、
ｅ）第３トランジスタと第４トランジスタの間に、第３トランジスタのゲート電極（Ｇａ３）とオーバラップする第４導電性構造体（Ｌ４）を生じさせ、
ｆ）第１トランジスタと第３トランジスタの間に、第１トランジスタのゲート電極（Ｇａ１）および第３トランジスタのゲート電極（Ｇａ３）とオーバラップする第５導電性構造体（Ｌ５）を生じさせる、
請求項４〜７のいずれか１項記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＲＡＭセルアレイおよび該ＳＲＡＭセルアレイの製造方法に関する。
【０００２】
【従来の技術】
ＳＲＡＭセルアレイは、記憶された情報に対しランダムアクセスの行われるメモリセルアレイである。この場合、情報を規則的な間隔でリフレッシュする必要のあるＤＲＡＭセルアレイとは異なり、情報はスタティックに記憶される。
【０００３】
ＳＲＡＭセルアレイの場合、いわゆる６Ｔメモリセルすなわち６つのトランジスタを有するメモリセルの使用されることが多くなってきている。６Ｔメモリセルは、フリップフロップとして結線された４つのＭＯＳトランジスタと２つの選択トランジスタを有している。フリップフロップは２つの安定状態のうちの１つにおかれている。そしてこのフリップフロップの状態によって、０または１の論理値が表される。ワードラインを介した選択トランジスタの制御により、２つのビットラインを介して状態を特定するつまり情報を読み出すこともできるし、状態を変えるすなわち新たな情報を記憶させることもできます。メモリジェネレーションが代わるごとに記憶密度が増加するので、６Ｔメモリセルの所要面積をジェネレーションが代わるごとに縮小していかねばならない。
【０００４】
Semiconductor International (11.1996) p.19 - 20 において、５５Ｆ2 の面積で製造可能な６Ｔメモリセルが紹介されている。ここでＦは個々の技術で製造可能な最小の構造の大きさ（フィーチャサイズ）である。この場合、セルフアライメントされたすなわちアライメントすべきマスクを用いることなく製造されたコンタクトならびに局部的な接続ラインつまりセル内に位置する接続ラインが用いられる。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、メモリセルとして６Ｔメモリセルを有し、従来技術よりもパッケージ密度を高めて製造可能なＳＲＡＭセルアレイを提供することである。さらに本発明の課題は、このようなＳＲＡＭセルアレイの製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明によればこの課題は、請求項１記載のＳＲＡＭセルアレイならびに請求項４記載のＳＲＡＭの製造方法により解決される。その他の請求項には本発明の有利な実施形態が示されている。
【０００７】
【発明の実施の形態】
本発明による回路装置によれば、１つのメモリセルは少なくとも第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、および第６トランジスタを有している。第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタによりフリップフロップ回路が形成され、このフリップフロップ回路は、第５トランジスタおよび第６トランジスタを介して制御され、このフリップフロップ回路は、第１電圧端子と第２の電圧端子との間に接続されている。第３トランジスタおよび第４トランジスタは、第１トランジスタおよび第２トランジスタに対し相補的である。第５トランジスタおよび第６トランジスタはワードラインを介して制御される。第５トランジスタの第２ソース／ドレイン領域は第１ビットラインと接続されており、第６トランジスタの第２ソース／ドレイン領域は第２ビットラインと接続されている。第１ビットラインおよび第２ビットラインは、ワードラインを横切る方向で延在している。第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタは、１つの四角形のコーナーに配置されており、第１トランジスタの配置されているコーナーと第４トランジスタの配置されているコーナーは対角線上に向き合っている。また、第１トランジスタと第５トランジスタとの間に第３トランジスタが配置されており、第４トランジスタと第６トランジスタとの間に第２トランジスタが配置されている。
【０００８】
このような配置構成により得られる利点とは、ワードライン、第１ビットライン、第２ビットライン、第１電圧端子への接続ライン、第２電圧端子への接続ラインを、実質的に直線的なストライプ状の構造体として構成できることである。ストライプ状の構造体は近くに並べて配置させることができるので、パッケージ密度の高められたＳＲＡＭメモリセルを製造することができる。
【０００９】
しかもこの場合、第１ビットラインと第２ビットラインを互いに並べて配置することができるので、それらを基板の一部分として形成することができる。ビットラインを基板の上に配置した場合、それらが並置されていれば両方のビットラインをただ１つの金属化平面により形成することができ、このことはプロセスの簡単化を意味する。
【００１０】
第１トランジスタと第３トランジスタと第５トランジスタの間の接続ラインは、ワードラインに対し平行に延在している。第６トランジスタと第２トランジスタと第４トランジスタの間の接続ラインは、ワードラインに対し平行に延在している。また、第１トランジスタと第２トランジスタの間の接続ラインは、ワードラインと交差するｚ軸に対し平行に延在している。さらに第３トランジスタと第４トランジスタの間の接続ラインは、このｚ軸に対し平行に延在している。第５トランジスタと第６トランジスタの間の接続ラインはｚ軸と交差しており、ワードラインの方向を横切って延在している。
【００１１】
本発明によれば、ＳＲＡＭセルアレイの種々の特性を改善するため、メモリセルにおける６つのトランジスタに加えてさらに別の構成素子たとえばコンデンサ、抵抗、ダイオードあるいはさらに別のトランジスタなどが、メモリセル中に集積される。
【００１２】
第１トランジスタ、第３トランジスタならびに第５トランジスタを、ワードライン方向で並置させることができる。第２トランジスタ、第４トランジスタならびに第６トランジスタも、ワードライン方向に並置させることができる。第１トランジスタの配置されているコーナーと第２トランジスタの配置されているコーナーとの間の接続ラインを、ｚ軸に対し平行に延在させることができる。また、第３トランジスタの配置されているコーナーと第４トランジスタの配置されているコーナーとの間の接続ラインを、ｚ軸に対し平行に延在させることができる。このような配置構成の場合パッケージ密度を高めるのに有利であるのは、第１ビットライン、第２ビットライン、第１電圧端子への接続ライン、第２電圧端子への接続ラインがストライプ状であり、実質的にｚ軸に対し平行に延在させることである。第１電圧端子への接続ラインを、第１トランジスタの配置されているコーナーおよび第２トランジスタの配置されているコーナーとオーバラップさせることができる。また、第２電圧端子への接続ラインを、第３トランジスタの配置されているコーナーおよび第４トランジスタの配置されているコーナーとオーバラップさせることができる。
【００１３】
このような四角形を長方形とすることができ、したがってこの場合、その４つの辺は実質的に直角を成す。
【００１４】
ワードラインに沿って互いに隣り合う第１メモリセルと第２メモリセルを、並進対称（translationssymmetrical）または１８０゜の回転対称となるよう互いに構成することができる。これによりパッケージ密度を高めることができる。なぜならば、平面を損失することなく各メモリセルを相前後して整列させることができるからである。第１メモリセルにおける各トランジスタの１つと第２メモリセルにおける各トランジスタの１つとの間の接続ラインは、ｚ軸に平行に延びている。この場合、第１メモリセルにおける上記のトランジスタを、第５トランジスタまたは第６トランジスタとすることができる。このことは、第２メモリセルにおける上記のトランジスタについてもあたはまる。有利には、第１メモリセルにおける上記のトランジスタが第１メモリセルの第５トランジスタであれば、第２メモリセルにおける上記のトランジスタは第２メモリセルの第６トランジスタであるし、第１メモリセルの上記のトランジスタが第１メモリセルの第６トランジスタであれば、第２メモリセルにおける上記のトランジスタは第２メモリセルの第５トランジスタである。パッケージ密度を高めるため、第１メモリセルにおける第１ビットラインは第２メモリセルの第２ビットラインとして用いられる。
【００１５】
パッケージ密度を高めるために有利であるのは、ワードラインに対する第１コンタクトが、ワードラインに沿って隣り合う２つのメモリセルにおいて第６トランジスタのゲート電極（以下では”第６ゲート電極”と称する）とも接触し、第５トランジスタのゲート電極（以下では”第５ゲート電極”と称する）とも接触するように構成することである。このことで、メモリセルあたりワードラインに対し２つの半分のコンタクトしか生じないようになる。
【００１６】
さらに本発明によれば、第１ビットライン、第２ビットライン、第１電圧端子への接続ライン、および／または第２電圧端子への接続ラインが、ドーピング領域として基板中に形成される。択一的に、それらのラインを導電性構造体として基板の上に、および／または基板に接するように形成することもできる。
【００１７】
さらに、パッケージ密度を高めるために有利であるのは、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、および／または第６トランジスタを、バーティカルＭＯＳトランジスタとして形成することである。
【００１８】
さらに本発明によれば、少なくとも１つの半導体構造体の側面にトランジスタが配置される。半導体構造体の横断面は任意のものとすることができる。たとえば半導体構造体をリング状とすることができ、このことにより著しく高いパッケージ密度と同時に大きいチャネル幅が得られる。
【００１９】
トランジスタの下方のソース／ドレイン領域を半導体構造体内部に配置させることができる。パンチスルーあるいはそれぞれ上方と下方のソース／ドレイン領域により形成される容量を回避するために有利であるのは、下方のソース／ドレイン領域を半導体構造体の横にその側面と接して配置することである。この場合、１つのトランジスタにおける上方のソース／ドレイン領域と下方のソース／ドレイン領域を同時に、相互間でおよび半導体構造体に対しセルフアライメントして、つまり調整すべきマスクを用いることなく、インプランテーションにより形成することができる。このことによりプロセスの煩雑さが少なくなるとともに、著しく小さい構造サイズも可能となる。それというのも、調整許容範囲を考慮する必要がないからである。
【００２０】
さらに本発明によれば、複数のトランジスタが１つの半導体構造体のところに配置される。これにより、各トランジスタのソース／ドレイン領域間の接続ラインを半導体構造体内で延在させることができるようになり、このことでプロセスの煩雑さが少なくなるとともに、パッケージ密度も高くなる。各ソース／ドレイン領域を互いに分離するために、半導体構造体中に凹部を形成することができる。
【００２１】
ｐチャネルトランジスタとｎチャネルトランジスタの対称的なスイッチング動作のために有利であるのは、ｐチャネルトランジスタのチャネル幅がｎチャネルトランジスタのチャネル幅のほぼ２倍の大きさとなるように構成することである。たとえば第３トランジスタと第４トランジスタのチャネル幅を、第１トランジスタと第２トランジスタのチャネル幅の２倍の大きさにすることができる。プロセスを簡単にするため、同じ大きさの半導体構造体を生成し、ｐチャネルトランジスタをそれぞれ２つの半導体構造体の側面に配置し、ｎチャネルトランジスタをそれぞれ１つの半導体構造体の側面に配置することができる。
【００２２】
パッケージ密度を高めるために有利であるのは、第５トランジスタと第６トランジスタをｎチャネルトランジスタとして構成することである。
【００２３】
半導体構造体を形成するため、一連の層を形成することができる。この一連の層は少なくとも、第１導電形にドーピングされた第１層と、その上に位置し第１導電形とは逆の第２導電形にドーピングされた第２層と、その上に位置し第１導電形にドーピングされた第３層と、その上に位置し第２導電形にドーピングされた第４層を有している。本発明によれば、これらの層の間に補助層が配置される。この一連の層を多段のマスクによりエッチングすることで、半導体構造体が形成される。ＮＭＯＳトランジスタであってもＰＭＯＳトランジスタであってもこの一連の層から形成できるようにする目的で、互いに相補的なトランジスタがそれぞれ異なる高さに配置される。各半導体構造体中に位置する第２層と第３層の一部分は、たとえばチャネル領域として適している。さらに本発明によれば、一連の層の一部分として別のドーピング層が形成され、互いに相補的ではないトランジスタもそれぞれ異なる高さに配置される。この場合にも、互いに相補的なトランジスタのチャネル領域を、一連の層における互いに隣接しない層中に形成することができる。
【００２４】
第１層をｎ形またはｐ形にドーピングされたものとすることができる。また、一連の層を、たとえばエピタキシャルおよび／またはインプランテーションにより形成することができる。均一にドーピングされた層の代わりに、ドーピング領域を有する層を用いてもよい。これは予備構造化を成すものであり、これによって一連の層の構造化ならびにたとえばビットラインなど導電性構造体の形成に関するプロセスの煩雑さが低減される。
【００２５】
チャネル電流がチャネル領域全体に広がるようにすれば、寄生的なバイポーラトランジスタに起因するリーク電流を抑圧できる。したがって、半導体構造体を通ってチャネル電流に対し垂直に延びる横断面を著しく小さく構成するのが有利である。この目的で、使用される技術で製造可能な最小構造サイズ（フィーチャサイズ）Ｆよりも小さい寸法のマスクを用いて、半導体構造体を形成することができる。このマスクはたとえば、構造化された層のアンダーカットにより形成できる。択一的に、このマスクをたとえばスペーサ状とすることができる。スペーサ状のマスクはたとえば、材料の析出ならびにエッチバックにより、構造化された補助層の縁に形成される。次に、これにより生じたスペーサをさらに構造化することができる。
【００２６】
本発明によれば、各トランジスタは少なくとも１つの半導体構造体のところに形成される。半導体構造体を形成するため、たとえば一連の層の上に第１補助層が析出される。この第１補助層中に、ｚ軸に平行に延在する溝が形成される。材料の析出とエッチバックにより、溝の側面にスペーサが形成される。そしてこれらのスペーサは、溝を横切る方向で延びる領域を覆うマスクによって構造化され、これによりスペーサから第１マスクが形成される。第１マスクを用いることで一連の層は、第２層が部分的に露出するまでエッチングされる。
【００２７】
これにより、第１導電形にドーピングされたチャネル領域をもつトランジスタの半導体構造体と、一時的な半導体構造体とが生じる。一時的な半導体構造体からは、第２導電形にドーピングされたチャネル領域をもつトランジスタの半導体構造体が形成され、これは次のようにして形成される。すなわちこの場合、第１導電形にドーピングされたチャネル領域をもつトランジスタの半導体構造体と周辺領域を少なくとも覆う第２マスクを用いることで、第１層が部分的に露出するまで一連の層がエッチングされる。この場合、第２マスクがストライプ状であり、そのストライプがｚ軸に対し平行に延在していると有利である。これにより、第１層と第２層の一部分から、たとえばビットラインのような導電性構造体を形成することができる。
【００２８】
隣り合うトランジスタを互いに分離するために有利であるのは、第１導電形にドーピングされたチャネル領域をもつトランジスタの半導体構造体と周辺領域を少なくとも覆うマスクを用いることで、第３層と基板が部分的に露出するまで一連の層がエッチングされることである。ここで別の利点として挙げられるのは、これにより第２導電形にドーピングされたチャネル領域をもつトランジスタの半導体構造体において、第４層の過剰部分が除去されることである。
【００２９】
さらに本発明によれば、ストライプ状の第４マスクを用いることでインプランテーションが実行される。このマスクのストライプはｚ軸に対し平行に延在しており、第１導電形でドーピングされたチャネル領域をもつトランジスタと周辺領域を覆うものである。これにより、半導体構造体上部ならびに側方においてそれらに隣接して、第２導電形でドーピングされたチャネル領域をもつトランジスタのソース／ドレイン領域におけるドーパント濃度がセルフアライメントされて、つまり調整すべき付加的なマスクを用いることなく、高められることになる。さらにこの場合、第１層中に延在するストライプ状のドーピング領域が形成される。第４マスクに対し相補的な第５マスクを用いてインプランテーションを行うことで、第１導電形でドーピングされたチャネル領域をもつトランジスタのソース／ドレイン領域におけるドーパント濃度が高められる。この場合、第１層中にストライプ状のドーピング領域が生じる。ストライプ状のドーピング領域のうち第１ドーピング領域は、第１トランジスタの第１ソース／ドレイン領域と第２トランジスタの第１ソース／ドレイン領域を有しており、この第１ドーピング領域は第１電圧端子と接続されている。この第１ドーピング領域は、第１層中または第２層中に形成することができる。また、ストライプ状のドーピング領域のうち第２ドーピング領域は、第３トランジスタの第２ソース／ドレイン領域と第４トランジスタの第２ソース／ドレイン領域を有しており、この第２ドーピング領域は第２電圧端子と接続されている。第６トランジスタの第２ソース／ドレイン領域または第５トランジスタの第２ソース／ドレイン領域を有するストライプ状のドーピング領域におけるその他の領域は、第２ビットラインまたは第１ビットラインとして適している。
【００３０】
ゲート電極およびその下に位置するソース／ドレイン領域により形成される容量を低減するのに有利であるのは、ソース／ドレイン領域上に間隔層を形成することである。この目的で、たとえば異方性で絶縁材料が被着され、等方性で再び除去され、その結果、半導体構造体の側面では材料が完全に除去され、水平平面には間隔層が形成される。
【００３１】
さらに本発明によれば、ゲート誘電体形成後、導電性材料が析出され、各トランジスタ間の領域を覆う第６マスクを用いてエッチングされる。これによれば、半導体構造体を取り囲むゲート電極と、第６ゲート電極およびワードラインに沿って隣り合うメモリセルにおける第５ゲート電極とオーバラップする第１導電性構造体が形成される。さらに、第１トランジスタと第２トランジスタとの間に第２トランジスタのゲート電極（”第２ゲート電極”）とオーバラップする第２導電性構造体が、第２トランジスタと第４トランジスタとの間に第２ゲート電極および第４トランジスタのゲート電極（”第４ゲート電極”）とオーバラップする第３導電性構造体が形成され、さらに第３トランジスタと第４トランジスタとの間に第３トランジスタのゲート電極（”第３ゲート電極”）とオーバラップする第４導電性構造体が、第１トランジスタと第３トランジスタとの間に第１ゲート電極および第３ゲート電極とオーバラップする第５導電性構造体が形成される。
【００３２】
投入する電圧を調整するために、傾斜インプランテーションによりチャネル領域をドーピングすることができる。
【００３３】
また、ソース／ドレイン領域とコンタクトないし導電性構造体の間の抵抗を減少させるため、該当するソース／ドレイン領域上の珪化によりシリサイド層を形成するのが有利である。
【００３４】
さらに、一連の層がシリコン層および／またはＳｉ（１−ｘ）Ｇｅｘ層を有するように構成できる。
【００３５】
基板はたとえば半導体基板としてもよいし、あるいはＳＯＩ基板すなわちＳｉＯ２層の上に薄い単結晶シリコン層を有する基板とすることもできる。
【００３６】
次に、図面を参照しながら実施例に基づき本発明について詳細に説明する。なお、各図面は縮尺どおりではない。
【００３７】
【実施例】
出発材料は、約１０17ｃｍ-3のドーパント濃度を有するシリコンから成るｎ形ドーピング基板１である。この基板１の上に一連の層が形成され、これは次のように行われる。すなわち、その場的なドーピングを伴うエピタキシャルにより、約１００ｎｍの厚さのｐ形ドーピングされた第１層Ｓ１、約１００ｎｍの厚さのｎ形ドーピングされた第２層Ｓ２、約１００ｎｍの厚さのｐ形ドーピングされた第３層Ｓ３、さらに約１００ｎｍの厚さのｎ形ドーピングされた第４層Ｓ４を成長させる。これら第１層Ｓ１、第２層Ｓ２、第３層Ｓ３ならびに第４層Ｓ４のドーパント濃度は、約１０18ｃｍ-3である。これら一連の層の上に、約２００ｎｍの厚さを有しＳｉＯ2 から成る補助層Ｈが析出される。ホトリソグラフィ手法により補助層Ｈが構造化され、その際、互いに平行に延在する第１の溝Ｇ１および第２の溝Ｇ２が形成される。第１の溝Ｇ１および第２の溝Ｇ２はｚ軸ｚに対し平行に延在している（図１および図１１参照）。第１の溝Ｇ１は約７００ｎｍの幅であり、第２の溝Ｇ２は約３００ｎｍの幅である。互いに隣り合う溝の中央線間の間隔は約９００ｎｍである。
【００３８】
スペーサＳｐを形成するため、窒化シリコンが析出されエッチバックされる。スペーサＳｐから第１マスクＭ１が生じ、この場合、窒化シリコンにおいて、ｚ軸ｚに対し垂直なｘ軸ｘに平行に延在するストライプが形成されるようエッチングされる。それらのストライプは約９００ｎｍの幅であって、隣り合うストライプの中央線間の間隔は約１２００ｎｍである（図２および図１１参照）。
【００３９】
第１マスクＭ１を用いてシリコンがエッチングされる。この場合、第４層Ｓ４と第３層Ｓ３が貫通して切断され、第２層Ｓ２が露出する（図２参照）。これにより第１トランジスタ、第２トランジスタ、第５トランジスタおよび第６トランジスタの半導体構造体Ｓｔ１，Ｓｔ２，Ｓｔ５，Ｓｔ６、ならびに第３トランジスタおよび第４トランジスタの一時的な半導体構造体が生じる。ストライプ状の第２マスクを形成するため、ＳｉＯ２が析出され、ホトリソグラフィ手法により構造化される（図２参照）。この第２マスクＭ２のストライプ幅は約３００ｎｍでありｚ軸ｚに平行に延在し、第１トランジスタ、第２トランジスタ、第５トランジスタおよび第６トランジスタならびに周辺領域を覆うものである。第２マスクＭ２および第１マスクＭ１を用いて、第１層Ｓ１が部分的に露出するまでシリコンがエッチングされる（図２参照）。このことで、第３トランジスタおよび第４トランジスタにおける一時的な半導体構造体から、第３トランジスタおよび第４トランジスタの半導体構造体Ｓｔ３，Ｓｔ４が生じる。マスクＭ２により、メモリセルの第１トランジスタと第２トランジスタとの間、ならびにｘ軸ｘに沿って隣り合うメモリセルの第６トランジスタと第５トランジスタとの間において、第２層Ｓ２の一部分が保護される。
【００４０】
次に、第１マスクＭ１と第２マスクＭ２がたとえばＮＨ４Ｆ／ＨＦによって除去され、ついで１５０゜でＨ３ＰＯ４によって除去される。その後、第１補助構造体ＨＳ１が形成され、これはＳｉＯ２を厚さ約１００ｎｍで析出し、第２マスクＭ２よりもいくらか幅の広いストライプをもつストライプ状の第３マスク（図示せず）を用いて、第３トランジスタおよび第４トランジスタの半導体構造体Ｓｔ３，Ｓｔ４において第４層Ｓ４が露出するまでエッチングすることによって行われる。たとえばＣｌ２／ＣＨＦ３を用いてＳｉＯ２に対し選択的にシリコンをエッチングすることによって、第３層Ｓ３と基板１が部分的に露出するまで第４層Ｓ４と第１層Ｓ１が部分的に除去される。このことで、ｘ軸ｘに沿って隣り合うトランジスタが互いに分離される。
【００４１】
第３マスクに類似したストライプ状の第４マスク（図示せず）を用いて、たとえばＣＨＦ３／ＣＦ４を用いてシリコンに対し選択的に、第３トランジスタと第４トランジスタの半導体構造体Ｓｔ３，Ｓｔ４の側面に接する第１補助構造体ＨＳ１の一部分が除去されるまで、ＳｉＯ２がエッチングされる（図４参照）。
【００４２】
さらに第１補助構造体ＨＳ１をマスクとして用いてインプランテーションを行うことにより、第３トランジスタの半導体構造体Ｓｔ３における第３層Ｓ３の一部分に第３トランジスタの第１ソース／ドレイン領域が形成され、第４トランジスタの半導体構造体Ｓｔ４における第３層Ｓ３の一部分に第４トランジスタの第１ソース／ドレイン領域４Ｓ／Ｄ１が形成され、さらに第１層Ｓ１の一部分に第２ドーピング領域Ｇｅ２の一部として第３トランジスタの半導体構造体Ｓｔ３の側面に接して第３トランジスタの第２ソース／ドレイン領域が、さらに第２ドーピング領域Ｇｅ２の一部分として第４トランジスタの半導体構造体Ｓｔ４の側面に接して第４トランジスタの第２ソース／ドレイン領域４Ｓ／Ｄ２が形成される（図４参照）。このようにしてこれらのソース／ドレイン領域は互いにセルフアライメントされて形成され、つまり調整すべき付加的なマスクを用いることなく形成される。次に、たとえばＮＨ４Ｆ／ＨＦを用いシリコンに対し選択的にＳｉＯ２をエッチングすることで、第１補助構造体ＨＳ１が除去される。
【００４３】
第２補助構造体ＨＳ２を形成するため、ＳｉＯ２が約１００ｎｍの厚さで析出され、第４マスクに対し相補的な第５マスクを用いて構造化される。第２補助構造体ＨＳ２はストライプ状であり、第３トランジスタの半導体構造体Ｓｔ３，Ｓｔ４ならびに周辺領域を覆うものである。そしてこの第２補助構造体ＨＳ２をマスクとして用いてインプランテーションを行うことにおり、第１トランジスタの半導体構造体Ｓｔ１中に存在する第４層Ｓ４の一部分に、ｎ形にドーピングされた第１トランジスタの第２ソース／ドレイン領域が形成され、第２トランジスタ半導体構造体Ｓｔ２中に存在する第４層Ｓ４の一部分に、第２トランジスタの第２ソース／ドレイン領域２Ｓ／Ｄ２が形成され、第５トランジスタの半導体構造体Ｓｔ５中に存在する第４層の一部分に、第５トランジスタの第１ソース／ドレイン領域が形成され、第６トランジスタの半導体構造体Ｓｔ６中に存在する第４層Ｓ４の一部分に、第６トランジスタの第１ソース／ドレイン領域が形成される。また、第２トランジスタの半導体構造体Ｓｔ２および第１トランジスタの半導体構造体Ｓｔ１とオーバラップしている第２層Ｓ２のストライプ状部分に、第１ドーピング領域Ｇｅ１が形成され、さらに、ｘ軸ｘに沿って隣り合うメモリセルにおける第５トランジスタと第６トランジスタの半導体構造体Ｓｔ５，Ｓｔ６とオーバラップしている第２層Ｓ２のストライプ状部分に、第１ビットラインＢ１と第２ビットラインＢ２が形成される（図５および図１１参照）。
【００４４】
この場合、第１ビットラインＢ１は、ｘ軸ｘに沿って最初に隣り合うメモリセルにとって第２ビットラインとして用いられる。したがって、最初に隣り合うメモリセルにおける第６トランジスタの第２ソース／ドレイン領域６Ｓ／Ｄ２′は、第１ビットラインＢ１の一部分となる。また、第２ビットラインＢ２は、ｘ軸ｘに沿って２番目に隣り合うメモリセルにとって、第１ビットラインとして用いられる。したがって、２番目に隣り合うメモリセルにおける第５トランジスタの第２ソース／ドレイン領域は、第２ビットラインＢ２の一部分となる。次に、第２補助構造体ＨＳ２がたとえばＮＨ４Ｆ／ＨＦを用いたエッチングにより除去される。
【００４５】
ＳｉＯ２の異方性の被着、およびたとえばＮＨ４Ｆ／ＨＦを用いて半導体構造体Ｓｔ１，Ｓｔ２，Ｓｔ３，Ｓｔ４，Ｓｔ５，Ｓｔ６の側面からＳｉＯ２が除去されるまでＳｉＯ２を等方性エッチングすることにより、水平平面に約２０ｎｍの厚さの間隔層Ａが生じる（図６参照）。
【００４６】
洗浄ステップの後、熱酸化により約５ｎｍの厚さのゲート電極Ｇｄが形成される（図６参照）。
【００４７】
ゲート電極および導電性構造体を形成するため、その場的にドーピングされたポリシリコンが析出され、スペーサ状のゲート電極がチャネル領域の高さでトランジスタの半導体構造体Ｓｔ１，Ｓｔ２，Ｓｔ３，Ｓｔ４，Ｓｔ５，Ｓｔ６を取り囲むまで、第６マスク（図示せず）を用いてエッチングが行われる。この第６マスクは、ｚ軸ｚに沿って隣り合うメモリセルにおける第５トランジスタと第６トランジスタとの間の部分を、第１導電性構造体たとえばＬ１またはＬ１′が生じるように覆っており、この第１導電性構造体はそれらのトランジスタの第５ゲート電極たとえばＧａ５またはＧａ５″および第６ゲート電極たとえばＧａ６またはＧａ６′とオーバラップしている。さらにこの第６マスクは第２トランジスタと第１トランジスタとの間の領域を、第２導電性構造体Ｌ２が生じるように覆っており、この第２導電性構造体は第２トランジスタの第２ゲート電極Ｇａ２とオーバラップしている。さらに第６マスクは第２トランジスタと第４トランジスタとの間の領域を、第３導電性構造体Ｌ３が生じるように覆っており、この第３導電性構造体は第２トランジスタの第２ゲート電極Ｇａ２および第４トランジスタの第４ゲート電極Ｇ４とオーバラップしている。また、第６マスクは第４トランジスタと第３トランジスタとの間の領域を、第４導電性構造体Ｌ４が生じるように覆っており、この第４導電性構造体は第３トランジスタの第３ゲート電極Ｇａ３とオーバラップしている。第６マスクは第１トランジスタと第３トランジスタとの間の領域を、第５導電性構造体Ｌ５が生じるように覆っており、この第５導電性構造体は第１ゲート電極Ｇａ１および第３ゲート電極Ｇａ３を覆っている（図１１参照）。間隔層Ａにより、ゲート電極およびその下に位置するソース／ドレイン領域によりそれぞれ形成される容量が小さくされる。
【００４８】
第１絶縁構造体Ｉ１を形成するため、ＳｉＯ２が約１００ｎｍの厚さで析出され、第３トランジスタの第１ソース／ドレイン領域、第４トランジスタの第１ソース／ドレイン領域４Ｓ／Ｄ１、第６トランジスタの第１ソース／ドレイン領域、第５トランジスタの第１ソース／ドレイン領域、第１トランジスタの第２ソース／ドレイン領域、第２トランジスタの第２ソース／ドレイン領域２Ｓ／Ｄ２が露出するまで、エッチバックされる（図７および図８参照）。第３導電性構造体Ｌ３および第５導電性構造体Ｌ５において場合によっては露出した部分を絶縁する目的で、第２絶縁性構造体Ｉ２が形成され、これは窒化シリコンを約１００ｎｍの厚さで析出し、第７マスク（図示せず）を用いてエッチングを行うことにより形成される。この場合、第７マスクは、第１トランジスタの第２ソース／ドレイン領域、第２トランジスタの第２ソース／ドレイン領域２Ｓ／Ｄ２、第３トランジスタの第１ソース／ドレイン領域、第４トランジスタの第１ソース／ドレイン領域４Ｓ／Ｄ１、第５トランジスタの第１ソース／ドレイン領域、第６トランジスタの第１ソース／ドレイン領域、第１導電性構造体Ｌ１の一部分、第２導電性構造体Ｌ２の一部分、ならびに第４導電性構造体Ｌ４の一部分を覆っていないものである。
【００４９】
次に選択的な珪化が実行され、これによってシリコンから成る露出平面にシリサイド層Ｓが生じる。
【００５０】
ついでアルミニウムが約３００ｎｍの厚さで析出されて構造化され、これによってＬ字状の第６導電性構造体Ｌ６、Ｌ字状の第７導電性構造体Ｌ７、ならびに第１導電性構造体Ｌ１，Ｌ１′と接する第１コンタクトＫ１，Ｋ１′の下部が形成される。第６導電性構造体Ｌ６により、第６トランジスタの第１ソース／ドレイン領域、第２トランジスタの第２ソース／ドレイン領域２Ｓ／ＤＳ、第４トランジスタの第１ソース／ドレイン領域４Ｓ／Ｄ１、ならびに第４導電性構造体Ｌ４が互いに接続される。また、第７導電性構造体Ｌ７により、第２導電性構造体Ｌ２、第１トランジスタの第２ソース／ドレイン領域、第３トランジスタの第１ソース／ドレイン領域、ならびに第５トランジスタの第１ソース／ドレイン領域が互いに接続される（図１２参照）。
【００５１】
さらにその次に、ＳｉＯ２を約３００ｎｍの厚さで被着させることにより第３絶縁構造体Ｉ３が形成される。たとえばＣＨＦ３／Ｏ２を用いてエッチングを行うことにより、第１コンタクトＫ１，Ｋ１′の下部まで達するコンタクトホールが形成される。ついでアルミニウムが析出されて構造化され、このことでコンタクトホール内に第１コンタクトＫ１，Ｋ１′の上部およびそれに接してｘ軸ｘに対し平行に延びるワードラインＷが形成される（図１１参照）。
【００５２】
以下、この実施例のＳＲＡＭセルアレイにおける各トランジスタの部分間の接続についてまとめる：
第１トランジスタの第１ソース／ドレイン領域は、第２トランジスタの第１ソース／ドレイン領域および第１電圧端子と接続されている。第１トランジスタの第２ソース／ドレイン領域は、第３トランジスタの第１ソース／ドレイン領域、第５トランジスタの第１ソース／ドレイン領域、第２ゲート電極、ならびに第４ゲート電極と接続されている。第１ゲート電極は、第２トランジスタの第２ソース／ドレイン領域、第４トランジスタの第１ソース／ドレイン領域、第３ゲート電極、ならびに第６トランジスタの第１ソース／ドレイン領域と接続されている。第３トランジスタの第２ソース／ドレイン領域は、第４トランジスタの第２ソース／ドレイン領域および第２電圧端子と接続されている。第５トランジスタの第２ソース／ドレイン領域は、第１ビットラインと接続されている。第５ゲート電極は、第６ゲート電極ならびにワードラインと接続されている。第６トランジスタの第２ソース／ドレイン領域は、第２ビットラインと接続されている。なお、第３トランジスタと第４トランジスタは、第１トランジスタ、第２トランジスタ、第５トランジスタおよび第６トランジスタに対し相補的である。
【００５３】
この実施例の多数の実施形態が考えられ、それらも本発明の枠内に入るものである。たとえば既述の層、領域、マスクおよび構造体の寸法を、個々の必要条件に整合させることができる。これと同じことは、提案したドーパント濃度についてもあてはまる。半導体構造体は必ずしもウェブ状でなくてもよく、個々の必要条件に合わせて整合させることができる。また、半導体構造体の側面が半導体構造体表面に対し垂直に延在していなくてもよく、半導体構造体の表面と任意の角度を成すように構成してもよい。さらにビットラインとワードラインが必ずしも互いに垂直に延在してなくてもよく、それらが任意の角度を成すように構成することができる。ＳｉＯ２から成るマスクと層は、熱酸化あるいは析出プロセスよって生成させることができる。析出中にも析出後にもポリシリコンをドーピングすることができる。さらに、ドーピングされたポリシリコンの代わりに、金属シリサイドおよび／または金属を用いてもかまわない。
【図面の簡単な説明】
【図１】基板の断面図であって、第１層の次に第２層、第３層ならびに第４層をエピタキシャル成長させ、さらに第１補助層を析出させて構造化し、スペーサを形成する様子を示す図である。
【図２】図１の断面から出発し、第１マスクと第２マスクと半導体構造体を形成する様子を示す図である。
【図３】図２の断面から出発し、第１マスクと第２マスクの除去し、第１補助構造体を形成し、第１層および第４層の一部分を除去する様子を示す図である。
【図４】図３の断面から出発し、第１補助構造体を部分的に除去し、第３トランジスタ（図示せず）および第４トランジスタのソース／ドレイン領域ならびに第２ドーピング領域を形成する様子を示す図である。
【図５】図４の断面から出発し、第２補助構造体、第１トランジスタ（図示せず）と第２トランジスタと第５トランジスタ（図示せず）と第６トランジスタのソース／ドレイン領域、第１ドーピング領域、第１ビットライン、ならびに第２ビットラインを形成する様子を示す図である。
【図６】図５の断面から出発し、間隔層とゲート誘電体を形成する様子を示す図である。
【図７】図６の断面から出発し、ゲート電極と導電性構造体と第１絶縁構造体を形成する様子を示す図である。
【図８】図７の断面図から出発し、第２絶縁構造体を形成する様子を示す図である。
【図９】図８の断面図から出発し、導電性構造体、第３絶縁構造体、シリサイド層、コンタクト（図示せず）、ならびにワードライン（図示せず）を形成する様子を示す図である。
【図１０】補助層と溝とスペーサを形成した後の基板平面図である。
【図１１】図１０をもとに、半導体構造体、ゲート電極、ゲート電極とオーバラップした導電性構造体、ならびにビットラインを示す基板平面図である。
【図１２】図１１をもとに、半導体構造体と導電性構造体を示す基板平面図である。
【図１３】図１２をもとに、メモリセルの配置構成を描いた図である。
【符号の説明】
１  基板
Ｈ１，Ｈ２  補助構造体
Ｍ１，Ｍ２  マスク
Ｓｔ１〜Ｓｔ６  半導体構造体
Ｋａ１〜Ｋａ６  トランジスタ
Ｇｄ  ゲート誘電体
Ｇｅ１〜２  ドーピング領域
Ａ  間隔層
Ｓ／Ｄ１  ソース／ドレイン領域
Ｉ１〜Ｉ３  絶縁構造体
Ｌ１〜Ｌ７  導電性構造体
Ｂ１，Ｂ２  ビットライン
【図１】
0004212692.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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