(57)【特許請求の範囲】
【請求項１】
基準回路（２００）であって、
第１電流Ｉ1および第１電流密度Ｊ1を有し、第１ベース−エミッタ間電圧｜ＶBE1｜を与える第１トランジスタ（２１６）と、
第２電流Ｉ2および第２電流密度Ｊ2を有し、第２ベース−エミッタ間電圧｜ＶBE2｜を与える第２トランジスタ（２２６）と、
前記第１トランジスタ（２１６）に結合された第１電圧転送部（２６０）と、
前記第２トランジスタ（２２６）に結合された第２電圧転送部（２７０）と、
値Ｒ1を有する第１抵抗（２１０）と、を備え、
前記第１抵抗（２１０）は、第３電流ＩR1＝（｜ＶBE1｜−｜ＶBE2｜）／Ｒ1が当該第１抵抗（２１０）を流れるように前記第１電圧転送部（２６０）の出力と前記第２電圧転送部（２７０）の出力との間に結合されており、前記第３電流ＩR1が、実質的に前記第１電流Ｉ1及び前記第２電流Ｉ2の代わりに前記第１及び第２のベース−エミッタ電圧｜ＶBE1｜及び｜ＶBE2｜から導出され、
値Ｒ2を有する第２抵抗（２２０）を更に備え、
前記第２抵抗（２２０）は、第４電流ＩR2が当該第２抵抗（２２０）を流れるように前記第１電圧転送部（２６０）の出力と前記第１トランジスタ（２１６）のベースとの間に結合されており、前記第４電流ＩR2が、実質的に前記第１電流Ｉ1の代わりに前記第１ベース−エミッタ電圧｜ＶBE1｜から導出され、
前記基準回路（２００）において、前記第３電流ＩR1と前記第４電流ＩR2とが加算され、基準電流ＩMとして与えられる
ことを特徴とする基準回路（２００）。
【請求項２】
前記の値Ｒ1、Ｒ2、Ｊ1及びＪ2が、前記第３電流ＩR1及び前記第４電流ＩR2が実質的に等しいがしかし反対の温度係数、即ち
ｄＴＩR1／ｄＴ≒−ｄＴＩR2／ｄＴ
を有するように選択される請求項１記載の基準回路（２００）。
【請求項３】
カレント・ミラー（２４０）と、Ｒ3を有する第３抵抗（２３０）とを更に有し、
前記基準電流ＩMは、実質的に当該基準電流ＩMに影響を及ぼさない出力電圧が前記第３抵抗（２３０）の両端間で利用可能であるように前記第３抵抗（２３０）へミラーリングされる
請求項１記載の基準回路（２００）。
【請求項４】
前記第１電圧転送部（２６０）及び前記第２電圧転送部（２７０）のそれぞれが、１対のｎ−チャネル電界効果トランジスタ（２５１，２５２，ｎ−ＦＥＴ）を備え、
前記第１電圧転送部（２６０）及び前記第２電圧転送部（２７０）のそれぞれのｎ−ＦＥＴ（２５１）のゲートが、前記第１トランジスタ（２１６）及び第２トランジスタ（２２６）のそれぞれのエミッタに対応して結合され、
前記ｎ−ＦＥＴ（２５１，２５２）が、
ＶGS＞Ｖth＋ＶDS SAT
である活性領域で動作し、
ここで、ＶGSがゲート−ソース間電圧であり、Ｖthがスレッショルド電圧であり、ＶDS SATが飽和電圧である
請求項１記載の基準回路（２００）。
【請求項５】
前記第１及び第２の電圧転送部（２６０，２７０）が、ｎ−チャネル電界効果トランジスタ（２５１，２５２，ｎ−ＦＥＴ）を有する入力段を有し、
前記第１及び第２の電圧転送部（２６０，２７０）のうちの少なくとも１つが、前記ｎ−ＦＥＴの飽和電圧ＶDS SATに実質的に等しい制御電圧を受け取る
請求項１記載の基準回路（２００）。
【請求項６】
前記第１及び第２の電圧転送部（２６０，２７０）が、ｎ−チャネル電界効果トランジスタ（２５１，２５２，ｎ−ＦＥＴ）を備え、
前記基準回路（２００）が更に、前記第１及び第２の電圧転送部（２６０，２７０）のうちの１つと前記第１及び第２のトランジスタ（２１６，２２６）とに結合された制御部（２４１）を備え、
前記制御部（２４１）が、前記第１及び第２のベース−エミッタ間電圧｜ＶBE1｜及び｜ＶBE2｜の値を変えずに、当該第１及び第２のベース−エミッタ間電圧｜ＶBE1｜及び｜ＶBE2｜をシフトさせ、それにより前記第１及び第２の電圧転送部（２６０，２７０）の入力電圧が、ｎ−ＦＥＴの飽和電圧ＶDS SAT及びスレッショルド電圧Ｖthより実質的に大きく、それにより前記ＦＥＴが飽和領域で動作する
請求項１記載の基準回路（２００）。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に、電子回路に関し、更に特定すれば、温度に独立した基準電圧を与える回路に関するものである。
【０００２】
【従来の技術】
電子技術分野では、複雑な回路およびシステムと共に、基準電圧を用いることが一般的である。基準電圧を発生する種々の回路が既知であり、温度補償を採用して、かなり広い範囲にわたって基準電圧を温度にほぼ独立させたものが含まれる。
【０００３】
例えば、以下の文献からバンドギャップ基準回路は既知である。
[1] Horowitz, P., Hill, W.: The art of electronics, 第２版、Cambridge University Press, 第６．１５章：Bandgap(VBE) reference, ３３５ないし３４１ページ；
[2] Ahuja, B. et. al.: A programmable CMOS Dual Channel Interface Processor for Telecommunications Applications, IEEE Journal of Solid State Circuits, vol. SC-19, no. 6, １９８４年１２月；
[3] Song, B.S., Gray, P. R. : A Precision Curvature-Compensated CMOS Bandgap Reference, IEEE Journal of Solid-State Circuits, vol. SC-18, No. 6,１９８３年１２月, ６３４ないし６４３ページ；
[4] Ulmer et. al. の米国特許番号第４，３７５，５９５号；および
[5] Ruszynak, A.: CMOS Bandgap Circuit, Motorola Technical Developments,volume 30,１９９７年３月３０日、Motorola Inc., (Schaumburg, Illinois 60196) 発行、１０１ないし１０３ページ。
【０００４】
[1] および[2] に記載されている回路に用いられている原理は、多くの他の同様の回路におけるように、温度係数が逆の符号を有する２つの電圧を加算することを基本とする。一方の電圧は、ダイオードまたはバイポーラ・トランジスタを流れる所与の量の電流によって発生し結果的に負の温度係数を得る。他方の電圧は抵抗間で得て、正の温度係数を有する。
【０００５】
図１は、当技術分野では既知の基準回路１００の簡略回路図である。回路１００は、ライン１０１，１０２間で電源電圧を受電する。回路１００は、抵抗Ｒa ，Ｒb ，演算増幅器ＯＡ，バイポーラ・トランジスタＱ1 ，Ｑ2 ，および、例えば図１に示すように結合された電流源Ｉ1 ，Ｉ2 から成る。例えば、[1] ，[2] ，または[4] のような種々の刊行物が、いかにして回路１００がほぼ温度に独立した電圧Ｖout をライン１１０に供給するのかについて説明している。抵抗Ｒa ，Ｒb を示す矢印１０５は、例えば、シリコン基板を通じて、回路１００に侵入するスパイクまたはその他のノイズを象徴する。かかるスパイクは、特に、デジタル部分付近にアナログ部分（例えば、回路１００）を有する集積回路において発生する。スパイクを受け入れる感度は、抵抗Ｒa ，Ｒb の幾何学的大きさと共に上昇する。また、スパイクは、トランジスタＱ1 ，Ｑ2 、またはｐｎ−接合を有する寄生成分を含むその他のものによって整流可能である。
【０００６】
スパイクだけが唯一の問題という訳ではない。最近の集積回路の傾向は、０．８ないし０．９ボルトまたはそれ以下というように、電源電圧を低下させる方向に向かっている。例えば、１．１ないし１．２ボルトの出力電圧は、スイチッド・キャパシタ(switched capacitor)によって発生するが、スパイクには非常に敏感である。
【０００７】
回路１００におけるように、従来技術の回路では、電流Ｉ1 ，Ｉ2 は、トランジスタＱ1 ，Ｑ2 および抵抗Ｒa ，Ｒb を通過するので、トランジスタＱ1 ，Ｑ2 に負荷を与える。抵抗Ｒa ，Ｒb は、必要な電圧降下を得るためには、大きな抵抗値（例えば、メガオーム単位）を有さなければならない。また、これらは、電流Ｉ1 ，Ｉ2 を搬送するための十分なチップ面積を有することも必要である。しかしながら、チップ面積は貴重であり、しかも寄生容量を発生し、上述のスパイクに対する回路の感度を更に高めることになる。
【０００８】
【発明が解決しようとする課題】
したがって、当技術分野において既知のこれらおよびその他の欠陥を克服する基準回路を有することが、現在必要とされている。
なお、特許公開Ｎｏ．ＥＰ０３２１２２６Ａ１から、半導体チップにおいて電源電位と接地電位との間の中間の電位を発生する回路が既知である。
特許公開Ｎｏ．ＷＯ９３／１６４２７Ａ１から、フィールド・プログラマブル・ゲート・アレイとの使用に適合可能な電圧レギュレータが既知である。
米国特許Ｎｏ．５，３５２，９７３から、温度補償バンドギャップ電圧基準回路が既知である。
【課題を解決するための手段】
本発明に従って、基準回路であって、第１電流Ｉ1および第１電流密度Ｊ1を有し、第１ベース−エミッタ間電圧｜ＶBE1｜を与える第１トランジスタと、第２電流Ｉ2および第２電流密度Ｊ2を有し、第２ベース−エミッタ間電圧｜ＶBE2｜を与える第２トランジスタと、前記第１トランジスタに結合された第１電圧転送部と、前記第２トランジスタに結合された第２電圧転送部と、値Ｒ1を有する第１抵抗であって、第３電流ＩR1＝（｜ＶBE1｜−｜ＶBE2｜）／Ｒ1が実質的に前記第１電流Ｉ1または前記第２電流Ｉ2から導出されずに当該第１抵抗を流れるように前記第１電圧転送部の出力と前記第２電圧転送部の出力とに結合されている前記第１抵抗と、値Ｒ2を有する第２抵抗であって、第４電流ＩR2が実質的に前記第１電流Ｉ1から導出されずに当該第２抵抗を流れるように前記第１電圧転送部の出力に結合されている前記第２抵抗と、を備え、前記基準回路において、前記第３電流ＩR1と前記第４電流ＩR2とが加算され、基準電流ＩMとして与えられることを特徴とする基準回路が提供される。
【０００９】
【発明の実施の形態】
図２は、本発明による基準回路２００の簡略ブロック図である。基準回路２００は、電流Ｉ1 ，Ｉ2 をそれぞれ発生する電流源２１５，２２５，バイポーラ・トランジスタ２１６，２２６，電圧転送部２６０，２７０，値Ｒ1 を有する抵抗２１０，値Ｒ2 を有する抵抗２２０，およびノード２０５から成る。図２およびその他の図における矢印は、電圧または電流を示す。これらの矢印の方向は、説明の都合上選択したに過ぎない。当業者は、逆方向の電流および電圧を定義することができよう。以下の説明を異なるタイプの半導体デバイス（例えば、ダイオード，ｐｎｐ−トランジスタ，ｎｐｎ−トランジスタ）に適用可能とするために、１つ以上のｐｎ−接合間の電圧（例えば、ＶBE）は、絶対値を表す「｜｜」記号内に示すことにする。
【００１０】
電流Ｉ1 ，Ｉ2 は、それぞれ、バイポーラ・トランジスタ２１６，２２６を通過する。トランジスタ２１６における電流密度Ｊ1 およびトランジスタ２２６における電流密度Ｊ2 が異なると仮定すると、ベース−エミッタ間電圧｜ＶBE1 ｜，｜ＶBE2 ｜も異なり、以下の電圧差を発生する。
【００１１】
ΔＶ＝｜ＶBE1 ｜−｜ＶBE2 ｜                                （１）
ΔＶは、抵抗２１０の両端にある各電圧転送部２６０，２７０によって、抵抗２１０に印加される。すると、ΔＶが抵抗２１０間に印加されるので、次の電流ＩR1が発生する。
【００１２】
ＩR1＝ΔＶ／Ｒ1                                             （２）
この式で斜線は割り算を表す。ＩR1はＩ1 ，Ｉ2 と干渉しないことは重要である。したがって、バイポーラ・トランジスタ２１６，２２６は、抵抗２１０の負荷電流ＩR1を搬送しない。
【００１３】
簡略化のために、転送部２６０間のゼロ電圧降を仮定すると、バイポーラ・トランジスタ２１６のＶBE1が、抵抗２２０間に印加されることになる。同様に、次の電流ＩR2が発生する。
【００１４】
ＩR2＝｜ＶBE1 ｜／Ｒ2                                     （３）
ＩR2は、Ｉ1 またはＩ2 から導出されないことは重要である。ノード２０５において、電流ＩR1，ＩR2が加算され、基準電流ＩM （「出力電流ＩM 」）となる。
【００１５】
ＩM ＝ＩR1＋ＩR2                                           （４）
ＩM ＝ΔＶ／Ｒ1 ＋｜ＶBE1 ｜／Ｒ2                           （５）
ＩM ＝ｋ* Ｔ／ｅ0*Ｒ1*ｌｎ（Ｊ1 ／Ｊ2 ）＋｜ＶBE1 ｜／Ｒ2   （６）
ここで、ｋ＝１．３８* １０-23 ジュール／ケルビン、ｅ0 ＝１．６０* １０-19 クーロン、およびＴは回路２００の実際の動作温度（単位はケルビン）である。「ｋ* Ｔ／ｅ0 」という項は、温度電圧ＶT である。室温（Ｔ＝３００Ｋ）において、ＶT は約２６ｍＶ（ミリボルト）である。
【００１６】
式（４）ないし（６）の第１および第２項は、それぞれ、温度係数ＴＣ1 ，ＴＣ2 を有し、これらは、近似的に次の関係を有する。
【００１７】
｜ＴＣ1 ｜≒−｜ＴＣ2 ｜                                    （７）
ここで、ＴＣ1 ＝ｄＴＩR1／ｄＴ、およびＴＣ2 ＝ｄＴＩR2／ｄＴは、温度Ｔの偏差である。結果的に得られるＩM の温度係数ＴＣtotal は、無視することができ、ＩM は基準として用いることができる。
【００１８】
本発明の好適実施例を、図３ないし図５との関連において説明する。この実施例の動作については、図を説明した後に説明する。
【００１９】
図３は、本発明の好適実施例における、図２の基準回路の簡略回路図である。基準回路２００’（以後回路２００’）は、電源電圧Ｖsupplyを受電するための電源ライン２０１，２０２を有する。回路２００’は、、好ましくは、基準電圧ＶBG（「ＢＧ」は「バンドギャップ」を意味する）を出力ライン２０３に供給する。回路２００’は、電流源２１５，２２５，２３５，バイポーラ・トランジスタ２１６，２２６，電圧転送部２６０，２７０（「転送部」または「オペ・アンプ」），値Ｒ1 ，Ｒ2 ，Ｒ3 をそれぞれ有する抵抗２１０，２２０，２３０，トランジスタ２１７，２２７，２３７（例えば、「ＦＥＴ」でもよい），比較器２８０，ノード２０５，電圧源２９０から成る。エレメント２０５，２１０，２１５，２２０，２２５，２１６，２２６，２６０，２７０は、既に、図２に関して説明済みである。トランジスタ２３７，電流源２３５，電圧源２９０，および比較器２８０のようなエレメントは、制御部２４１（破線枠で囲まれている）を形成する。制御部２４１は、ΔＶの共通モード・ドリフトに対する対策を与える。トランジスタ２１７，２２７は、カレント・ミラー２４０（破線で囲まれている）の機能を有する。転送部２６０，２７０の好都合な実施態様を、一例として、図４に示す。また、電圧源２９０を図５に示す。
【００２０】
回路２００’のエレメントをどのように結合するのかを説明する前に、エレメント２１５，２１６，２１７，２２５，２２６，２２７，２３７，２６０，２７０，２８０について説明する。電流源２１５，２２５は、多くの方法で実施することができ、例えば、抵抗またはトランジスタによって実施可能である。バイポーラ・トランジスタ２１６，２２６は、好ましくは、エミッタ電極（「エミッタ」または「Ｅ」），コレクタ電極（「コレクタ」または「Ｃ」）およびベース電極（「ベース」または「Ｂ」）を有するｐｎｐ−トランジスタである。しかしながら、この説明に基づいて、当業者は、ｎｐｎ−トランジスタまたはｐｎ−接合を有するダイオードのような他のコンポーネントを用いることもできよう。ここで用いる場合、「バイポーラ・トランジスタ」という用語は、温度依存性電圧を供給する他のあらゆるデバイスを含むことを意図するものである。
【００２１】
転送部２６０，２７０は、好ましくは、電圧フォロワとして構成された演算増幅器である。しかし、これは必須ではない。「転送部」という用語は、第１ノードにおいて第１電圧を測定し、第２ノードに第２電圧を供給するあらゆるデバイスを含むことを意図しており、第２電圧は、第１電圧にゲイン・ファクタ(gain factor) を乗算したものである。説明を簡略化するために、ゲイン・ファクタは１とするが、他の値を用いることも可能である。転送部の第２ノードは、第１ノードからの電力を消費しない。転送部２６０において、入力２６１は好ましくは反転入力（「−」）であり、入力２６２は好ましくは非反転入力（「＋」）である。転送部２７０において、入力２７１は好ましくは非反転入力（「＋」）であり、２７２は好ましくは反転入力（「−」）である。比較器２８０は、好ましくは、非反転入力２８１（「＋」）および反転入力２８２（「−」）を有する演算増幅器として実施する。
【００２２】
トランジスタ２１７，２２７は、好ましくは、ｐ−チャネル型電界効果トランジスタ（ｐ−ＦＥＴ）である。トランジスタ２３７は、好ましくは、ｎ−チャネル型ＦＥＴ（ｎ−ＦＥＴ）である。ｐ−ＦＥＴおよびｎ−ＦＥＴを用いると都合がよいが、必須ではない。ＦＥＴは、ゲート電極（「ゲート」または「Ｇ」），ならびにドレインおよびソース電極（「Ｄ」および「Ｓ」）を有する。どの電極がドレインＤで、どの電極がソースＳであるかは、印加する電圧に依存するので、ＤおよびＳは、ここでは説明の都合上区別するに過ぎない。後に図３との関連において説明するが、トランジスタ２３７は、好ましくは、転送部２６０，２７０の入力２６１，２６２，２７１，２７２において、ＦＥＴと同じタイプのもの（ｎまたはｐ）である。
【００２３】
電流源２１５，２２５は、電源ライン２０１とバイポーラ・トランジスタ２１６，２２６のエミッタＥとの間にそれぞれ結合されている。バイポーラ・トランジスタ２１６，２２６のコレクタＣは、電源ライン２０２に結合されている。トランジスタ２１６，２２６のベースは互いに結合されている。転送部２６０の入力２６１は、バイポーラ・トランジスタ２１６のＥに結合され、転送部２７０の入力２７１は、バイポーラ・トランジスタ２２６のＥに結合されている。転送部２６０の入力２６２は、ノード２０５に結合されている。転送ゲート２６０の出力２６３は、ＦＥＴ２１７，２２７のゲートＧに結合されている。転送ゲート２７０の入力２７２は、転送ゲート２７０の出力２７３に結合され、この出力２７３は抵抗２１０に結合されている。抵抗２１０は、更に、ノード２０５を介して抵抗２２０に結合されている。抵抗２２０は、更に、バイポーラ・トランジスタ２１６，２２６のベースに結合されている。ＦＥＴ２１７のソース−ドレイン（Ｓ−Ｄ）経路は、電源ライン２０１とノード２０５との間に結合されている。ＦＥＴ２２７は、そのＳが電源ライン２０１に結合され、そのＤが出力ライン２０３に結合されている。出力ライン２０３も、抵抗２３０を介して、電源ライン２０２に結合されている。ＦＥＴ２３７は、そのＤが電源ライン２０１に結合され、そのＳが電流源２３５に結合されており、電流源２３５は、更に、電源ライン２０２に結合されている。ＦＥＴ２３７のゲートＧは、転送部２７０の入力２７１に結合されている。比較器２８０の入力２８２は、ＦＥＴ２３７のＳに結合されている。比較器２８０の入力２８１は、電圧源２９０の出力２９１に結合されている。比較器２８０の出力２８３は、バイポーラ・トランジスタ２１６，２２６のベースＢに結合されている。
【００２４】
電圧および電流について説明することが好都合である。電圧差ΔＶは、バイポーラ・トランジスタ２１６，２２６のＥの間で測定する。これは、転送部２６０の入力２６１と、転送部２７０の入力２７１との間である。電流源２１５，２２５がそれぞれ発生する電流Ｉ1，Ｉ2は、定義では、トランジスタ２１６，２２６のエミッタＥにそれぞれ流れる。電流ＩMがｐ−ＦＥＴ２１７から来て、ノード２０５において、抵抗２１０に流れる電流ＩR1および抵抗２２０に流れる電流ＩR2に分割される。ノード２０５と入力２６２との間の電流は無視する。カレント・ミラー２４０においてＩMをミラーすることによって発生したミラー電流Ｉoutが、トランジスタ２２７および抵抗２３０を通過する。出力電圧（即ち、基準電圧）ＶBGが、出力ライン２０３と電源ライン２０２との間の抵抗２３０間に定義される。電圧Ｖ3は、ライン２０２を基準とするｎ−ＦＥＴ２３７のソースＳにおける電圧であり、比較器２８０の入力２８２に印加される。電圧源２９０が、その出力２９１にＶDSREFを供給し、比較器２８０の入力２８１において得られる。ＶB（「Ｂ」は「ベース」を表す）は、ライン２０２を基準とするバイポーラ・トランジスタ２１６，２２６のベース電圧である。電源ライン２０２を基準とする（ここでは、コレクタＣに結合されている）バイポーラ・トランジスタ２１６，２２６のエミッタＥにおける電圧は、｜ＶEC1｜および｜ＶEC2｜、あるいは一般的には｜ＶEC｜である。｜ＶEC1｜および｜ＶEC2｜も、入力２６１，２７１にそれぞれ現れる。
【００２５】
図４は、図３の回路２００’の転送部２６０，２７０に都合よく用いられる入力段２５０の簡略回路図である。入力段２５０は、ｎ−ＦＥＴ２５１，２５２，２５３から成る。ダッシュを付した参照番号を用い、ライン２０１’，２０２’によって示されるように、入力段２５０は、好ましくは、図３の電源ライン２０１，２０２に結合される。ライン２０１’／２０１と２０２’／２０２との間には、究極的には他のコンポーネントも結合可能であることは、必須ではないが、当業者には理解されよう。ライン２０１’を示す矢印で示すように、ｎ−ＦＥＴ２５１，２５２のドレインＤは、転送部２６０，２７０の後続段に電流を供給する。ｎ−ＦＥＴ２５１，２５２のソースＳは共にｎ−ＦＥＴ２５３のドレインＤに結合されている。ｎ−ＦＥＴ２５３のソースＳはライン２０２’に結合されている。ｎ−ＦＥＴ２５１のゲートＧは、入力２６１または入力２７１であり、ｎ−ＦＥＴ２５２のＧは入力２６２または入力２７２である。ｎ−ＦＥＴ２５３のＧは、バイアス電圧を受信する。バイアス電圧は、ここで説明することが必須ではないので、簡略化のために除外する。
【００２６】
好ましくは、ｎ−ＦＥＴ２５１，２５２，２５３は、飽和領域（「活性領域」）において動作する。したがって、ｎ−ＦＥＴ２５１のゲート−ソース間電圧ＶGS1 およびｎ−ＦＥＴ２５２のＶGS2 は、スレシホルド電圧Ｖthとｎ−ＦＥＴのドレイン−ソース飽和電圧ＶDSSAT との和よりも大きいか、あるいはほぼ等しい。
【００２７】
ＶGS1 ≧Ｖth＋ＶDSSAT   および                              （８）
ＶGS2 ≧Ｖth＋ＶDSSAT                                       （９）
ｎ−ＦＥＴ２５３にバイアスをかけることにより、そのドレイン−ソース間電圧ＶDS3 は、次のドレイン−ソース飽和電圧よりも大きいか、あるいはほぼ等しくなる。
【００２８】
ＶDS3 ≧ＶDSSAT                                             （１０）
転送部２６０，２７０の入力２６１，２６２，２７１，２７２における入力電圧は、バイポーラ・トランジスタ２１６，２２６のエミッタ−コレクタ電圧｜ＶEC1 ｜，｜ＶEC2 ｜であり、ここで、｜ＶEC｜は、
｜ＶEC｜≧２* ＶDSSAT ＋Ｖth                                （１１）
である（飽和電圧の２倍およびスレシホルド電圧）。飽和電圧ＶDSSAT は、温度に依存する。したがって、温度が変化した場合、これを調節しなければならない。これは、図５の回路において行われる。
【００２９】
図５は、図３の基準回路２００’に用いる電圧源２９０の簡略回路図である。電圧源２９０は、出力２９１に電圧ＶDSFER を与える。ＶDSREF （図５）およびＶDSSAT （図４参照）は温度Ｔと、同様に製造プロセスとに依存する。好ましくは、電圧源２９０は、電流源２９６，およびライン２０１’と２０２’（図４参照）との間に直列に結合されたｎ−ＦＥＴ２９３，２９５から成る。詳細には、電流源がライン２０１’と、ｎ−ＦＥＴ２９３のドレインＤとに結合され、ｎ−ＦＥＴ２９３のソースＳが出力２９１において、ｎ−ＦＥＴ２９５のドレインＤに結合され、ｎ−ＦＥＴ２９５のソースＳがライン２０２’に結合されている。ｎ−ＦＥＴ２９３，２９５のゲートＧは、共にｎ−ＦＥＴ２９３のＤに結合されている。当業者は、他のコンポーネントによって同様の電圧源を提供し、更にここの説明に基づいて、回路２００内において同じまたは同様の機能で電圧源を用いることができよう。
【００３０】
以下で説明するが、ＶDSREF は、バイポーラ・トランジスタ２１６，２２６の共通ベース電圧｜ＶB ｜（図３参照）を制御するために用いられる。この電圧｜ＶB ｜は、入力段２６０，２７０のｎ−ＦＥＴ２５１，２５２における電圧｜ＶEC｜に影響を与える。ＶDSREF はＦＥＴのパラメータから得られたのであり、バイポーラ・トランジスタから得られたのではないことは、本発明の実施例の重要な特徴である。
【００３１】
回路２００（図２）および回路２００’は、基準電流ＩM を与える。この基準電流ＩM は、温度変化にほぼ独立している。電流源２１５，２２５，バイポーラ・トランジスタ２１６，２２６，転送部２６０，２７０，抵抗２１０，２２０は、図２に関して説明したように動作する。
【００３２】
カレント・ミラー２４０は、基準電流ＩM を、抵抗２３０を介して、Ｉout に転送する。出力ライン２０３における抵抗２３０間の出力電圧ＶBG＝Ｉout*Ｒ3 は、基準電流ＩM に重大な影響は与えない。
【００３３】
電圧差ΔＶおよび｜ＶBE｜は、温度変化を受ける。また、転送部２６０，２７０における入力電圧ＶEC1 ，ＶEC2 も、例えば、トランジスタ２３７および転送部２６０，２７０内のトランジスタ（例えば、トランジスタ２５１，２５２のような）のスレシホルド電圧Ｖthに依存する。したがって、ΔＶの共通モード・ドリフトが、ある入力電圧（例えば、｜ＶEC｜≧２* ＶDSSAT ＋Ｖth）を必要とする転送部２６０，２７０の入力段２５０に作用する。電圧ドリフトは、それ自体、例えば、｜ＶBE1 ｜および｜ＶBE2 ｜の同時増大または減少を表す。制御部２４１（トランジスタ２３７，電流源２３５，電圧源２９０および比較器２８０）は、以下の段階から成る本発明の方法にしたがって、共通モード・ドリフトを補償する。
【００３４】
バイポーラ・トランジスタ２１６，２２６の一方の１つの電極（例えば、２２６のＥ）における第１電圧（｜ＶEC1 ｜または｜ＶEC2 ｜）を測定する段階；
第１電圧（｜ＶEC1 ｜または｜ＶEC2 ｜）に重大な影響をあたえない第２電圧Ｖ3 に、第１電圧（｜ＶEC1 ｜または｜ＶEC2 ｜）を線形的に変換する（例えば、電流源２３５およびｎ−ＦＥＴ２３７によって）段階；
必要な入力電圧（例えば、≧２* ＶDSSAT ＋Ｖth）に関係する基準電圧（例えば、電圧源２９０によるＶDSREF ）を与える段階；および
第２電圧（例えば、Ｖ3 ）を基準電圧（例えば、ＶDSREF ）と比較し、バイポーラ・トランジスタ２１６，２２６を制御する共通電圧（例えば、｜ＶB ｜）を変化させる段階。
【００３５】
言い換えると、制御部２４１は、ベース−エミッタ電圧｜ＶBE1 ｜および｜ＶBE2 ｜の値を変化させることなく、これらをシフトし、電圧転送部２６０，２７０における入力電圧がｎ−ＦＥＴの飽和電圧ＶDSSAT およびスレシホルド電圧Ｖthよりも大幅に高くなるようにして、ＦＥＴを飽和領域内で動作させる。
【００３６】
基準電圧を与える段階において、基準電圧を電界効果トランジスタ（例えば、電圧源２９０のｎ−ＦＥＴ２９３，２９５）のスレシホルド電圧Ｖthから得ることは、本発明の利点の１つである。
【００３７】
更に、電源電圧Ｖsupplyを０．７ボルトないし０．８ボルトという低さにできることが、本発明の別の利点である。スパイク、例えば、バイポーラ・トランジスタ（またはその他）を介して結合される共通モード信号は、基準電圧ＶBGに重大な影響を与えない。
【００３８】
本発明の基準回路を従来技術の解決策と比較した場合、本発明の以下の利点が明白となろう。
（ａ）抵抗（Ｒ1 ，Ｒ2 のような）が演算増幅器の出力に位置する。バイポーラ・トランジスタは、これらの抵抗から切断され、搬送する電流負荷が小さくなる。
（ｂ）バイポーラ・トランジスタを実施する寸法を小さくすることができるので、チップ空間を節約し、容量が小さくなるので、スパイクの侵入をほぼ防止することができる。
（ｃ）電源電圧を、例えば、０．７ないし０．８ボルトに低下させることができる。
（ｄ）基準回路は、最近の低電圧用途（例えば、ＣＭＯＳ回路）に用いることができる。
【００３９】
以上本発明の特定実施例の１つを詳細に記載したに過ぎないが、本発明の範囲から逸脱することなく、本明細書の教示に基づけば、種々の変更や改良が当業者には可能であろう。したがって、当業者に想起されるかかる変更は、請求の範囲に含まれることを意図するものである。
【図面の簡単な説明】
【図１】当技術分野において既知の基準回路の簡略回路図。
【図２】本発明による基準回路の簡略ブロック図。
【図３】本発明の好適実施例における、図２の基準回路の簡略回路図。
【図４】図３の基準回路に用いる入力段の簡略回路図。
【図５】図３の基準回路に用いる電圧源の簡略回路図。
【符号の説明】
１００    基準回路
１０１，１０２，１１０    ライン
２００    基準回路
２００’    基準回路
２０１，２０２    電源ライン
２０１’，２０２’    ライン
２０３    出力ライン
２０５    ノード
２１０，２２０，２３０    抵抗
２１５，２２５，２３５    電流源
２１６，２２６    バイポーラ・トランジスタ
２１７，２２７，２３７    トランジスタ
２５０    入力段
２５１，２５２，２５３    ｎ−ＦＥＴ
２６０，２７０    電圧転送部
２６１，２６２，２７１，２７２，２８１，２８２    入力
２６３，２７３，２８３，２９１    出力
２８０    比較器
２９０    電圧源
２９６ 電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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