(57)【特許請求の範囲】
【請求項１】
行アドレス及び列アドレスを同一とするセルを有する複数のセル・ブロックを有し、かつ、セルフ・リフレッシュ機能を備えたダイナミック・ランダム・アクセス・メモリにおいて、
前記複数のセル・ブロックに対応して設けられた供給可能電流量可変回路を通してセル・プレート電圧を各セル・ブロックのセル・プレートに供給するセル・プレート電圧供給回路と、
前記セル・ブロックを選択する信号に応じて前記供給可能電流量可変回路を制御するセル・プレート電圧供給制御回路を備え、
前記供給可能電流量可変回路は、
前記セル・プレート電圧供給制御回路により導通、非導通が制御され、前記セル・プレート電圧供給回路が出力するセル・プレート電圧を、対応するセル・ブロックのセル・プレートに供給する第１のスイッチ素子と、
前記第１のスイッチ素子と並列接続されて常に導通とされ、供給可能電流量を前記第１のスイッチ素子と異にする第２のスイッチ素子を備え、
前記セル・プレート電圧供給制御回路は、
非セルフ・リフレッシュ・モード時には、全てのセル・ブロックに対応する前記供給可能電流量可変回路の前記第１のスイッチ素子を導通とすることにより、全てのセル・ブロックに対応する前記供給可能電流量可変回路の供給可能電流量を第１の電流量に制御し、
セルフ・リフレッシュ・モード時には、セルフ・リフレッシュの対象として選択されたセル・ブロックに対応する前記供給可能電流量可変回路の前記第１のスイッチ素子を導通とし、セルフ・リフレッシュの対象として選択されなかったセル・ブロックに対応する前記供給可能電流量可変回路の前記第１のスイッチ素子を非導通とすることにより、前記セルフ・リフレッシュの対象として選択されたセル・ブロックに対応する前記供給可能電流量可変回路の供給可能電流量を前記第１の電流量に制御し、前記セルフ・リフレッシュの対象として選択されなかったセル・ブロックに対応する前記供給可能電流量可変回路の供給可能電流量を、前記第１の電流量よりも小さく、かつ、セル・プレートのジャンクション・リークを補償するのに必要な第２の電流量に制御することを特徴とするダイナミック・ランダム・アクセス・メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタを記憶媒体とするダイナミック・ランダム・アクセス・メモリ（Ｄynamic Ｒandom Ａccess Ｍemory．以下、ＤＲＡＭという）のうち、セルフ・リフレッシュ機能を備えたＤＲＡＭに関する。
【０００２】
近年、ＤＲＡＭは、高速化・高機能化と共に、ＯＡ機器のダウンサイジング化によるノート型パソコンなどの普及により、高実装・低消費電力化が強く要求されており、セルフ・リフレッシュ機能を備えたＤＲＡＭにおいては、セルフ・リフレッシュ・モード時の消費電流の削減による消費電力の低減化を検討する必要がある。
【０００３】
【従来の技術】
従来、セルフ・リフレッシュ機能を備えたＤＲＡＭとして、図７に、その要部を示すようなものが知られている。
【０００４】
図７中、ＷＬ０、ＷＬ１はメモリ・セル、いわゆる、セルの選択を行うワード線、ＢＬ、／ＢＬはデータ伝送路をなすビット線、１はセルが配列されたセル・アレーである。
【０００５】
また、セル・アレー１において、２、３はセルであり、４、５は記憶媒体であるキャパシタ、６、７は転送ゲートをなすｎＭＯＳトランジスタからなるセル・トランジスタである。
【０００６】
また、ＶＣＰはキャパシタ４、５等の対向電極、いわゆる、セル・プレートに印加される電圧、いわゆる、セル・プレート電圧であり、この例では、ＶＣＰ＝ＶＣＣ（内部電源電圧）／２である。
【０００７】
ここに、内部電源電圧ＶＣＣとしては、外部から供給される外部電源電圧がそのまま内部電源電圧として使用される場合と、外部から供給される外部電源電圧を降圧した電圧が内部電源電圧として使用される場合とがある。以下、発明の実施の形態の項においても、同様である。
【０００８】
また、８はデータの読出し時、ビット線ＢＬ、／ＢＬ間の電圧差を増幅することにより、選択されたセルから読み出されたデータの検出を行うセンスアンプである。
【０００９】
また、９はビット線プリチャージ電圧ＶＰＲとしてＶＣＣ／２を供給するプリチャージ電圧線である。
【００１０】
また、１０はビット線ＢＬ、／ＢＬのリセット時、ビット線ＢＬ、／ＢＬをビット線プリチャージ電圧ＶＰＲにプリチャージするためのビット線プリチャージ回路であり、１１、１２はビット線リセット信号ＢＲＳにより導通（以下、ＯＮという）、非導通（以下、ＯＦＦという）が制御されるｎＭＯＳトランジスタからなるプリチャージ・トランジスタである。
【００１１】
また、１３はビット線ＢＬ、／ＢＬのリセット時、ビット線ＢＬ、／ＢＬをショートするためのビット線ショート回路であり、１４、１５はビット線リセット信号ＢＲＳによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタからなるショート・トランジスタである。
【００１２】
このＤＲＡＭにおいては、非セルフ・リフレッシュ・モード時においても、セルフ・リフレッシュ・モード時においても、ビット線ＢＬ、／ＢＬをリセットする場合には、ワード線ＷＬ０、ＷＬ１を始めとするワード線が接地電圧ＶＳＳとされ、セル・トランジスタ６、７を始めとするセル・トランジスタがＯＦＦ状態とされると共に、センスアンプ８が非活性とされた状態の下で、ビット線リセット信号ＢＲＳ＝高レベル（以下、Ｈレベルという）とされる。
【００１３】
この結果、プリチャージ・トランジスタ１１、１２及びショート・トランジスタ１４、１５がＯＮ状態とされ、ビット線ＢＬ、／ＢＬは、ショートされた状態でプリチャージ電圧ＶＰＲにプリチャージされる。
【００１４】
その後、ビット線リセット信号ＢＲＳ＝低レベル（以下、Ｌレベルという）とされ、プリチャージ・トランジスタ１１、１２及びショート・トランジスタ１４、１５はＯＦＦ状態とされる。
【００１５】
【発明が解決しようとする課題】
セルフ・リフレッシュ機能を有する従来のＤＲＡＭにおいては、内部ロウアドレス・ストローブ信号発生回路や、セルフ・リフレッシュ・アドレス信号発生回路など、セルフ・リフレッシュ動作のための専用回路が設けられるが、セルフ・リフレッシュ時に、前述したビット線リセット信号ＢＲＳなど、非セルフ・リフレッシュ・モード時に使用するタイミング信号をそのまま使用したり、セルフ・リフレッシュ・モード時には動作させる必要のない回路までを動作させるようにしているため、セルフ・リフレッシュ・モード時においては、無駄な電力を消費しているという問題点があった。
【００１６】
本発明は、かかる点に鑑み、セルフ・リフレッシュ・モード時の消費電流を削減し、消費電力の低減化を図ることができるようにしたＤＲＡＭを提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明は、第１〜第５の発明を含むものであり、第１の発明は、セルが接続され、データ読出し時、その電圧差が増幅される対をなす第１、第２のビット線と、これら第１、第２のビット線を内部電源電圧の２分の１ないし略２分の１にプリチャージするためのビット線プリチャージ回路と、第１、第２のビット線をショートするためのビット線ショート回路とを有し、かつ、セルフ・リフレッシュ機能を備えたＤＲＡＭを改良するものであり、セルフ・リフレッシュ・モード時における第１、第２のビット線のリセット時、ビット線ショート回路により第１、第２のビット線がショートされた後、第１、第２のビット線に対するプリチャージ動作を開始するように、ビット線プリチャージ回路を制御するビット線プリチャージ制御回路を備えるというものである。
【００１８】
ここに、内部電源電圧としては、外部から供給される外部電源電圧がそのまま内部電源電圧として使用される場合と、外部から供給される外部電源電圧を降圧した電圧が内部電源電圧として使用される場合とがある。第２の発明においても、同様である。
【００１９】
この第１の発明においては、セルフ・リフレッシュ・モード時における第１、第２のビット線のリセット時、第１、第２のビット線は、ショートされた後、プリチャージされるので、第１又は第２のビット線からプリチャージ電圧を供給する配線に流れてしまう電流及び第１、第２のビット線のプリチャージに必要な電流は削減される。
【００２０】
また、第２の発明は、行アドレス及び列アドレスを同一とするセルを有すると共に、セルが接続され、データ読出し時、その電圧差が増幅される対をなす第１、第２のビット線と、これら第１、第２のビット線を内部電源電圧の２分の１ないし略２分の１にプリチャージするためのビット線プリチャージ回路とを有する複数のセル・ブロックを有し、かつ、セルフ・リフレッシュ機能を備えたＤＲＡＭを改良するものであり、セルフ・リフレッシュ・モード時、セルフ・リフレッシュの対象として選択されたセル・ブロックの第１、第２のビット線に対してのみ、プリチャージ動作を行い、セルフ・リフレッシュの対象として選択されなかったセル・ブロックの第１、第２のビット線に対しては、プリチャージ動作を行わないように、各セル・ブロックのビット線プリチャージ回路を制御するビット線プリチャージ制御回路を備えるというものである。
【００２１】
この第２の発明においては、セルフ・リフレッシュ・モード時、セルフ・リフレッシュの対象として選択されなかったセル・ブロックの第１、第２のビット線はプリチャージされないので、消費電流は削減する。
【００２２】
また、第３の発明は、行アドレス及び列アドレスを同一とするセルを有する複数のセル・ブロックを有し、かつ、セルフ・リフレッシュ機能を備えたＤＲＡＭを改良するものであり、スイッチ素子を通してセル・プレート電圧を各セル・ブロックのセル・プレートに供給するセル・プレート電圧供給回路と、このセル・プレート電圧供給回路のスイッチ素子のＯＮ、ＯＦＦを制御して、セルフ・リフレッシュ・モード時には、セルフ・リフレッシュの対象として選択されたセル・ブロックのセル・プレートに対してのみ、セル・プレート電圧を供給し、セルフ・リフレッシュの対象として選択されなかったセル・ブロックのセル・プレートに対しては、セル・プレート電圧を供給しないように、セル・プレート電圧の供給を制御するセル・プレート電圧供給制御回路とを備えるというものである。
【００２３】
この第３の発明においては、セルフ・リフレッシュ・モード時、セルフ・リフレッシュの対象として選択されなかったセル・ブロックのセル・プレートには、セル・プレート電圧が供給されないので、消費電流は削減される。
【００２４】
また、第４の発明は、行アドレス及び列アドレスを同一とするセルを有する複数のセル・ブロックを有し、かつ、セルフ・リフレッシュ機能を備えたＤＲＡＭを改良するものであり、供給可能電流量可変回路を通してセル・プレート電圧を各セル・ブロックのセル・プレートに供給するセル・プレート電圧供給回路と、このセル・プレート電圧供給回路の供給可能電流量可変回路を制御して、セルフ・リフレッシュ・モード時には、セルフ・リフレッシュの対象として選択されたセル・ブロックのセル・プレートに対してのみ、供給可能電流量を削減しないセル・プレート電圧を供給し、セルフ・リフレッシュの対象として選択されなかったセル・ブロックのセル・プレートに対しては、供給可能電流量を削減したセル・プレート電圧を供給するように、セル・プレート電圧の供給を制御するセル・プレート電圧供給制御回路とを備えるというものである。
【００２５】
この第４の発明においては、セルフ・リフレッシュ・モード時、セルフ・リフレッシュの対象として選択されなかったセル・ブロックのセル・プレートに対しては、供給可能電流量を削減したセル・プレート電圧が供給されるので、消費電流は削減される。
【００２６】
また、第５の発明は、セルの選択を行うワード線のリーク電流による電圧低下を補償するリーク補償回路を有し、かつ、セルフ・リフレッシュ機能を備えたＤＲＡＭを改良するものであり、セルフ・リフレッシュ・モード時、リーク補償回路を動作停止状態に制御するリーク補償制御回路を備えるというものである。
【００２７】
この第５の発明においては、セルフ・リフレッシュ・モード時、リーク補償回路は動作停止状態とされるので、その分、消費電流は削減される。
【００２８】
【発明の実施の形態】
以下、図１〜図６を参照して、第１〜第５の発明の実施の形態の一例について説明する。なお、図１において、図７に対応する部分には同一符号を付し、その重複説明は省略する。
【００２９】
第１の発明の実施の形態の一例・・図１、図２
図１は第１の発明の実施の形態の一例の要部を示す回路図であり、第１の発明の実施の形態の一例は、ビット線プリチャージ制御回路１７を設け、このビット線プリチャージ制御回路１７の出力によってプリチャージ・トランジスタ１１、１２のＯＮ、ＯＦＦを制御するようにし、その他については、図７に示す従来のＤＲＡＭと同様に構成したものである。
【００３０】
このビット線プリチャージ制御回路１７において、１８はビット線リセット信号ＢＲＳと、セルフ・リフレッシュ信号ＳＥＬＦと反転関係にあるセルフ・リフレッシュ信号／ＳＥＬＦとをＡＮＤ処理するＡＮＤ回路である。
【００３１】
なお、ビット線リセット信号ＢＲＳは、ビット線ＢＬ、／ＢＬのリセット時にはＨレベル、ビット線ＢＬ、／ＢＬの非リセット時にはＬレベルとされ、セルフ・リフレッシュ信号／ＳＥＬＦは、非セルフ・リフレッシュ・モード時にはＨレベル、セルフ・リフレッシュ・モード時にはＬレベルとされる。
【００３２】
また、１９はビット線リセット信号ＢＲＳとセルフ・リフレッシュ信号／ＳＥＬＦとをセルフ・リフレッシュ信号／ＳＥＬＦを反転してＡＮＤ処理するＡＮＤ回路である。
【００３３】
また、２０はＡＮＤ回路１９の出力を遅延する遅延回路であり、２１、２２はインバータ、２３、２４は抵抗、２５、２６はキャパシタである。
【００３４】
また、２７はＡＮＤ回路１８の出力と遅延回路２０の出力とをＯＲ処理して、プリチャージ・トランジスタ１１、１２のＯＮ、ＯＦＦを制御するＯＲ回路である。
【００３５】
図２は第１の発明の実施の形態の一例の動作を説明するための波形図であり、図２Ａはセルフ・リフレッシュ信号／ＳＥＬＦがＨレベルに立ち上げられ、非セルフ・リフレッシュ・モードとされた場合において、ビット線リセット信号ＢＲＳがＨレベルに立ち上げられた場合を示し、図２Ｂはセルフ・リフレッシュ信号／ＳＥＬＦがＬレベルとされ、セルフ・リフレッシュ・モードとされている場合において、ビット線リセット信号ＢＲＳがＨレベルに立ち上げられた場合を示している。
【００３６】
即ち、セルフ・リフレッシュ信号／ＳＥＬＦ＝Ｈレベルに立ち上げられ、非セルフ・リフレッシュ・モードとされた場合において、ビット線リセット信号ＢＲＳ＝Ｌレベルとされている場合には、ショート・トランジスタ１４、１５はＯＦＦ状態とされると共に、ＡＮＤ回路１８の出力＝Ｌレベル、ＡＮＤ回路１９の出力＝Ｌレベル、インバータ２１の出力＝Ｈレベル、インバータ２２の出力＝Ｌレベル、ＯＲ回路２７の出力＝Ｌレベルとされ、プリチャージ・トランジスタ１１、１２はＯＦＦ状態とされる。
【００３７】
この状態から、ビット線ＢＬ、／ＢＬのリセット時、ビット線リセット信号ＢＲＳがＨレベルに立ち上がると、ショート・トランジスタ１４、１５はＯＮ状態となり、ビット線ＢＬ、／ＢＬがショートされる。
【００３８】
また、ＡＮＤ回路１８の出力＝Ｈレベル、ＯＲ回路２７の出力＝Ｈレベルとなり、プリチャージ・トランジスタ１１、１２は、ショート・トランジスタ１４、１５に対して、ＡＮＤ回路１８及びＯＲ回路２７の遅延時間だけ遅延してＯＮ状態となり、プリチャージ電圧線９とビット線ＢＬ、／ＢＬとが電気的に接続され、ビット線ＢＬ、／ＢＬは、プリチャージ電圧ＶＰＲにプリチャージされる。
【００３９】
他方、セルフ・リフレッシュ信号／ＳＥＬＦ＝Ｌレベルとされ、セルフ・リフレッシュ・モードとされている場合において、ビット線リセット信号ＢＲＳ＝Ｌレベルとされている場合においても、ショート・トランジスタ１４、１５はＯＦＦ状態とされると共に、ＡＮＤ回路１８の出力＝Ｌレベル、ＡＮＤ回路１９の出力＝Ｌレベル、インバータ２１の出力＝Ｈレベル、インバータ２２の出力＝Ｌレベル、ＯＲ回路２７の出力＝Ｌレベルとなり、プリチャージ・トランジスタ１１、１２はＯＦＦ状態とされる。
【００４０】
この状態から、ビット線ＢＬ、／ＢＬのリセット時、ビット線リセット信号ＢＲＳがＨレベルに立ち上がると、ショート・トランジスタ１４、１５がＯＮ状態となり、ビット線ＢＬ、／ＢＬがショートされる。
【００４１】
また、ＡＮＤ回路１９の出力＝Ｈレベル、インバータ２１の出力＝Ｌレベル、インバータ２２の出力＝Ｈレベル、ＯＲ回路２７の出力＝Ｈレベルとなり、プリチャージ・トランジスタ１１、１２は、ショート・トランジスタ１４、１５に対して、ＡＮＤ回路１９、遅延回路２０及びＯＲ回路２７の遅延時間だけ遅延してＯＮ状態となり、プリチャージ電圧線９とビット線ＢＬ、／ＢＬとが電気的に接続され、ビット線ＢＬ、／ＢＬは、プリチャージ電圧ＶＰＲにプリチャージされる。
【００４２】
ここに、図７に示す従来のＤＲＡＭは、セルフ・リフレッシュ・モード時におけるビット線ＢＬ、／ＢＬのリセット時、ショート・トランジスタ１４、１５及びプリチャージ・トランジスタ１１、１２が同時にＯＮ状態となるように構成されている。
【００４３】
この結果、ビット線ＢＬ、／ＢＬのリセット前、ビット線ＢＬが内部電源電圧ＶＣＣ、ビット線／ＢＬが接地電圧ＶＳＳにされていると、ビット線ＢＬ、／ＢＬのリセット時、ビット線ＢＬからショート・トランジスタ１４及びプリチャージ・トランジスタ１１を通じてプリチャージ電圧線９側に電流が流れてしまう。
【００４４】
また、ビット線ＢＬ、／ＢＬのリセット前、ビット線ＢＬが接地電圧ＶＳＳ、ビット線／ＢＬが内部電源電圧ＶＣＣにされていると、ビット線ＢＬ、／ＢＬのリセット時、ビット線／ＢＬからショート・トランジスタ１４及びプリチャージ・トランジスタ１２を通じてプリチャージ電圧線９側に電流が流れてしまう。
【００４５】
しかし、第１の発明の実施の形態の一例においては、セルフ・リフレッシュ・モード時におけるビット線ＢＬ、／ＢＬのリセット時、プリチャージ・トランジスタ１１、１２は、ショート・トランジスタ１４、１５に対して、ＡＮＤ回路１９、遅延回路２０及びＯＲ回路２７の遅延時間だけ遅延してＯＮ状態となるようにされている。
【００４６】
この結果、第１の発明の実施の形態の一例においては、ショート・トランジスタ１４、１５がＯＮ状態となった後、プリチャージ・トランジスタ１１、１２がＯＮ状態となるまでの間、ビット線ＢＬ、／ＢＬ間にはビット線ＢＬ、／ＢＬの電圧を平衡化する方向の電流が流れ、ビット線ＢＬ、／ＢＬ間の電圧差が縮小されてから、ビット線ＢＬ、／ＢＬのプリチャージが行われることになる。
【００４７】
したがって、第１の発明の実施の形態の一例によれば、セルフ・リフレッシュ・モード時におけるビット線ＢＬ、／ＢＬのリセット時、ビット線ＢＬ、／ＢＬ側からプリチャージ電圧線９に流れてしまう電流、及び、プリチャージ電圧線９からビット線ＢＬ、／ＢＬ側に供給する電流を削減することができ、消費電力を低減化することができる。
【００４８】
なお、第１の発明の実施の形態の一例においては、ショート・トランジスタとして、ショート・トランジスタ１４、１５を設けているが、いずれか一方のみを設けるようにしても良い。
【００４９】
第２の発明の実施の形態の一例・・図３
図３は第２の発明の実施の形態の一例の要部を示す回路図であり、第２の発明の実施の形態の一例は、行アドレス及び列アドレスを同一とするセルを有し、３ビットのブロック・アドレス信号ＢＡ０〜ＢＡ２により選択される８個のセル・ブロックＢＬＫ１〜ＢＬＫ８を有するセルフ・リフレッシュ機能を備えたＤＲＡＭに第２の発明を適用したものである。
【００５０】
図３中、２９はブロック・アドレス信号ＢＡ０＝Ｈレベル、ＢＡ１＝Ｈレベル、ＢＡ２＝Ｈレベルの場合に選択されるセル・ブロックＢＬＫ１の１つのコラムを示している。
【００５１】
コラム２９において、ＷＬ００、ＷＬ０１はセルの選択を行うワード線、ＢＬｎ、／ＢＬｎはデータ伝送路をなすビット線、３０はセルが配列されてなるセル・アレーである。
【００５２】
また、セル・アレー３０において、３１、３２はセルであり、３３、３４は記憶媒体であるキャパシタ、３５、３６は転送ゲートをなすｎＭＯＳトランジスタからなるセル・トランジスタである。
【００５３】
また、３７はデータの読出し時、ビット線ＢＬｎ、／ＢＬｎ間の電圧差を増幅することにより、選択されたセルから読み出されたデータの検出を行うセンスアンプである。
【００５４】
また、３８はビット線プリチャージ電圧ＶＰＲとしてＶＣＣ／２を供給するプリチャージ電圧線である。
【００５５】
また、３９はビット線ＢＬｎ、／ＢＬｎのリセット時、ビット線ＢＬｎ、／ＢＬｎをビット線プリチャージ電圧ＶＰＲにプリチャージするためのビット線プリチャージ回路であり、４０、４１は後述するビット線プリチャージ制御回路によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタからなるプリチャージ・トランジスタである。
【００５６】
また、４２はビット線ＢＬｎ、／ＢＬｎのリセット時、ビット線ＢＬｎ、／ＢＬｎをショートするためのビット線ショート回路であり、４３はビット線リセット信号ＢＲＳによってＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタからなるショート・トランジスタである。
【００５７】
また、４４はブロック・アドレス信号ＢＡ０、ＢＡ１、ＢＡ２をデコードするＡＮＤ回路である。
【００５８】
ここに、コラム２９を含むセル・ブロックＢＬＫ１が選択される場合には、ブロック・アドレス信号ＢＡ０〜ＢＡ２の全てがＨレベルとされ、ＡＮＤ回路４４の出力ＢＬＯＣＫ１＝Ｈレベルとなる。
【００５９】
これに対して、コラム２９を含むセル・ブロックＢＬＫ１が非選択とされ、他のセル・ブロックＢＬＫ２〜ＢＬＫ８のいずれかが選択される場合には、ブロック・アドレス信号ＢＡ０〜ＢＡ２のいずれか１個又は２個又は全てがＬレベルとされ、ＡＮＤ回路４４の出力ＢＬＯＣＫ１＝Ｌレベルとなる。
【００６０】
また、４５はビット線プリチャージ回路３９を制御するビット線プリチャージ制御回路であり、４６はセルフ・リフレッシュ信号ＳＥＬＦとＡＮＤ回路４４の出力ＢＬＯＣＫ１とをＡＮＤ処理するＡＮＤ回路である。
【００６１】
また、４７はセルフ・リフレッシュ信号ＳＥＬＦを反転するインバータ、４８はインバータ４７の出力とＡＮＤ回路４６の出力とをＯＲ処理するＯＲ回路である。
【００６２】
また、４９はビット線リセット信号ＢＲＳとＯＲ回路４８の出力とをＡＮＤ処理し、プリチャージ・トランジスタ４０、４１のＯＮ、ＯＦＦを制御するＡＮＤ回路である。
【００６３】
ここに、セルフ・リフレッシュ信号ＳＥＬＦ＝Ｌレベルとされ、非セルフ・リフレッシュ・モードとされる場合には、ＡＮＤ回路４６の出力＝Ｌレベル、インバータ４７の出力＝Ｈレベル、ＯＲ回路４８の出力＝Ｈレベルとなり、ＡＮＤ回路４９は、ビット線リセット信号ＢＲＳに対してスルー回路として動作することになる。
【００６４】
この状態で、ビット線リセット信号ＢＲＳ＝Ｌレベルとされ、ビット線ＢＬｎ、／ＢＬｎの非リセット時とされている場合には、ショート・トランジスタ４３はＯＦＦ状態となると共に、ＡＮＤ回路４９の出力＝Ｌレベルとなり、プリチャージ・トランジスタ４０、４１もＯＦＦ状態となる。
【００６５】
この状態から、ビット線リセット信号ＢＲＳ＝Ｈレベルとされ、ビット線ＢＬｎ、／ＢＬｎのリセット時とされると、ショート・トランジスタ４３はＯＮ状態となり、ビット線ＢＬｎ、／ＢＬｎがショートされると共に、ＡＮＤ回路４９の出力＝Ｈレベルとなり、プリチャージ・トランジスタ４０、４１はＯＮ状態とされ、ビット線ＢＬｎ、／ＢＬｎは、プリチャージ電圧ＶＰＲにプリチャージされる。
【００６６】
他方、セルフ・リフレッシュ信号ＳＥＬＦ＝Ｈレベルとされ、セルフ・リフレッシュ・モードとされる場合には、ＡＮＤ回路４６は、ＡＮＤ回路４４の出力ＢＬＯＣＫ１に対してスルー回路として動作することになる。
【００６７】
ここに、ブロック・アドレス信号ＢＡ０〜ＢＡ２が全てＨレベルとされ、コラム２９を含むセル・ブロックＢＬＫ１が選択される場合には、ＡＮＤ回路４４の出力ＢＬＯＣＫ１＝Ｈレベル、ＡＮＤ回路４６の出力＝Ｈレベル、ＯＲ回路４８の出力＝Ｈレベルとなり、ＡＮＤ回路４９は、ビット線リセット信号ＢＲＳに対してスルー回路として動作することになる。
【００６８】
この状態で、ビット線リセット信号ＢＲＳ＝Ｈレベルとされると、ショート・トランジスタ４３はＯＮ状態となり、ビット線ＢＬｎ、／ＢＬｎがショートされると共に、ＡＮＤ回路４９の出力＝Ｈレベルとなり、プリチャージ・トランジスタ４０、４１はＯＮ状態とされ、ビット線ＢＬｎ、／ＢＬｎは、プリチャージ電圧ＶＰＲにプリチャージされる。
【００６９】
これに対して、ブロック・アドレス信号ＢＡ０〜ＢＡ２のいずれか１個又は２個又は全てがＬレベルとされ、コラム２９を含むセル・ブロックＢＬＫ１以外のセル・ブロックＢＬＫ２〜ＢＬＫ８のいずれかが選択される場合には、ＡＮＤ回路４４の出力ＢＬＯＣＫ１＝Ｌレベル、ＡＮＤ回路４６の出力＝Ｌレベル、ＯＲ回路４８の出力＝Ｌレベルとなり、ＡＮＤ回路４９の出力は、ビット線リセット信号ＢＲＳの論理に関係なくＬレベルとなり、プリチャージ・トランジスタ４０、４１は、ビット線リセット信号ＢＲＳの論理に関係なく、ＯＦＦ状態を維持することになる。
【００７０】
即ち、セルフ・リフレッシュ・モード時、セル・ブロックＢＬＫ１においては、セル・ブロックＢＬＫ１がブロック・アドレス信号ＢＡ０〜ＢＡ２により選択された場合のみ、ビット線のプリチャージが行われ、非選択とされた場合には、ビット線のプリチャージは行われない。なお、他のセル・ブロックＢＬＫ２〜ＢＬＫ８についても、同様のことがいえるように構成される。
【００７１】
このように、第２の発明の実施の形態の一例によれば、セルフ・リフレッシュ・モード時においては、ブロック・アドレス信号ＢＡ０〜ＢＡ２により選択されたセル・ブロックのビット線のみをプリチャージし、ブロック・アドレス信号ＢＡ０〜ＢＡ２により選択されなかったセル・ブロックのビット線はプリチャージしないようにしているので、消費電流を削減し、消費電力を低減化することができる。
【００７２】
なお、第２の発明の実施の形態の一例においては、ショート・トランジスタとして、セル・アレー３０のセンスアンプ３７側の外側にショート・トランジスタ４３を設けているが、セル・アレー３０のビット線プリチャージ回路３９側の外側にのみショート・トランジスタを設けるようにしても良く、また、ショート・トランジスタ４３を設けると共に、セル・アレー３０のビット線プリチャージ回路３９側の外側にもショート・トランジスタを設けるようにしても良い。
【００７３】
第３の発明の実施の形態の一例・・図４
図４は第３の発明の実施の形態の一例の要部を示す回路図であり、第３の発明の実施の形態の一例は、第２の発明の実施の形態の一例と同様に、行アドレス及び列アドレスを同一とするセルを有し、３ビットのブロック・アドレス信号ＢＡ０〜ＢＡ２により選択される８個のセル・ブロックＢＬＫ１〜ＢＬＫ８を有するセルフ・リフレッシュ機能を備えたＤＲＡＭに第３の発明を適用したものである。
【００７４】
図４中、５１はセル・ブロックＢＬＫ１〜ＢＬＫ８のセル・プレートにセル・プレート電圧ＶＣＰを供給するセル・プレート電圧供給回路であり、５２はセル・プレート電圧ＶＣＰ（＝ＶＣＣ／２）を発生するＶＣＰレギュレータである。
【００７５】
また、５３−１はセル・プレート電圧ＶＣＰのセル・ブロックＢＬＫ１のセル・プレートへの供給を制御するスイッチ素子をなすｎＭＯＳトランジスタ、５３−２はセル・プレート電圧ＶＣＰのセル・ブロックＢＬＫ２のセル・プレートへの供給を制御するスイッチ素子をなすｎＭＯＳトランジスタ、５３−８はセル・プレート電圧ＶＣＰのセル・ブロックＢＬＫ８のセル・プレートへの供給を制御するスイッチ素子をなすｎＭＯＳトランジスタである。
【００７６】
なお、セル・プレート電圧ＶＣＰのセル・ブロックＢＬＫ３〜ＢＬＫ７のセル・プレートへの供給を制御するスイッチ素子をなすｎＭＯＳトランジスタ５３−３〜５３−７は、図示を省略している。
【００７７】
また、５４〜５６は、それぞれ、ブロック・アドレス信号ＢＡ０〜ＢＡ２を伝送するブロック・アドレス信号線、５７〜５９は、それぞれ、ブロック・アドレス信号ＢＡ０〜ＢＡ２と反転関係にあるブロック・アドレス信号／ＢＡ０〜／ＢＡ２を伝送するブロック・アドレス信号線である。
【００７８】
また、６０−１はブロック・アドレス信号ＢＡ０、ＢＡ１、ＢＡ２をデコードするＡＮＤ回路であり、セル・ブロックＢＬＫ１に対応して設けられているものである。
【００７９】
また、６０−２はブロック・アドレス信号ＢＡ０、ＢＡ１、／ＢＡ２をデコードするＡＮＤ回路であり、セル・ブロックＢＬＫ２に対応して設けられているものである。
【００８０】
また、６０−８はブロック・アドレス信号／ＢＡ０、／ＢＡ１、／ＢＡ２をデコードするＡＮＤ回路であり、セル・ブロックＢＬＫ８に対応して設けられているものである。
【００８１】
なお、セル・ブロックＢＬＫ３〜ＢＬＫ７に対応して設けられているブロック・アドレス信号デコード用のＡＮＤ回路６０−３〜６０−７は、図示を省略している。
【００８２】
また、６１−１はセル・ブロックＢＬＫ１に対応して設けられているセル・プレート電圧供給制御回路であり、６２−１はＡＮＤ回路６０−１の出力ＢＬＯＣＫ１とセルフ・リフレッシュ信号ＳＥＬＦとをＡＮＤ処理するＡＮＤ回路、６３−１はセルフ・リフレッシュ信号ＳＥＬＦを反転するインバータ、６４−１はＡＮＤ回路６２−１の出力とインバータ６３−１の出力とをＯＲ処理し、ｎＭＯＳトランジスタ５３−１のＯＮ、ＯＦＦを制御するＯＲ回路である。
【００８３】
また、６１−２はセル・ブロックＢＬＫ２に対応して設けられているセル・プレート電圧供給制御回路であり、６２−２はＡＮＤ回路６０−２の出力ＢＬＯＣＫ２とセルフ・リフレッシュ信号ＳＥＬＦとをＡＮＤ処理するＡＮＤ回路、６３−２はセルフ・リフレッシュ信号ＳＥＬＦを反転するインバータ、６４−２はＡＮＤ回路６２−２の出力とインバータ６３−２の出力とをＯＲ処理し、ｎＭＯＳトランジスタ５３−２のＯＮ、ＯＦＦを制御するＯＲ回路である。
【００８４】
また、６１−８はセル・ブロックＢＬＫ８に対応して設けられているセル・プレート電圧供給制御回路であり、６２−８はＡＮＤ回路６０−８の出力ＢＬＯＣＫ８とセルフ・リフレッシュ信号ＳＥＬＦとをＡＮＤ処理するＡＮＤ回路、６３−８はセルフ・リフレッシュ信号ＳＥＬＦを反転するインバータ、６４−８はＡＮＤ回路６２−８の出力とインバータ６３−８の出力とをＯＲ処理し、ｎＭＯＳトランジスタ５３−８のＯＮ、ＯＦＦを制御するＯＲ回路である。
【００８５】
なお、セル・ブロックＢＬＫ３〜ＢＬＫ７に対応して設けられているセル・プレート電圧供給制御回路６１−３〜６１−７、及び、ＡＮＤ回路６２−１、６２−２、６２−８に対応するＡＮＤ回路６２−３〜６２−７、インバータ６３−１、６３−２、６３−８に対応するインバータ６３−３〜６３−７、ＯＲ回路６４−１、６４−２、６４−８に対応するＯＲ回路６４−３〜６４−７は、図示を省略している。
【００８６】
ここに、セルフ・リフレッシュ信号ＳＥＬＦ＝Ｌレベルとされ、非セルフ・リフレッシュ・モードとされる場合には、インバータ６３−１〜６３−８の出力＝Ｈレベル、ＯＲ回路６４−１〜６４〜８の出力＝Ｈレベルとなるので、ｎＭＯＳトランジスタ５３−１〜５３−８はＯＮ状態となり、セル・ブロックＢＬＫ１〜ＢＬＫ８のセル・プレートに対してセル・プレート電圧ＶＣＰが供給される。
【００８７】
他方、セルフ・リフレッシュ信号ＳＥＬＦ＝Ｈレベルとされ、セルフ・リフレッシュ・モードとされる場合には、インバータ６３−１〜６３−８の出力＝Ｌレベルとなり、ＯＲ回路６４−１〜６４−８は、それぞれ、ＡＮＤ回路６２−１〜６２〜８の出力に対してスルー回路として動作することになる。
【００８８】
ここに、ブロック・アドレス信号ＢＡ０〜ＢＡ２が全てＨレベルとされ、セル・ブロックＢＬＫ１が選択される場合には、ＡＮＤ回路６０−１の出力ＢＬＯＣＫ１＝Ｈレベル、ＡＮＤ回路６０−２〜６０−８の出力ＢＬＯＣＫ２〜ＢＬＯＣＫ８＝Ｌレベルとなる。
【００８９】
この結果、セル・プレート電圧供給制御回路６１−１においては、ＡＮＤ回路６２−１の出力＝Ｈレベル、ＯＲ回路６４−１の出力＝Ｈレベルとなり、セル・プレート電圧供給回路５１のｎＭＯＳトランジスタ５３−１はＯＮ状態とされ、セル・ブロックＢＬＫ１のセル・プレートに対してセル・プレート電圧ＶＣＰが供給される。
【００９０】
これに対して、セル・プレート電圧供給制御回路６１−２〜６１−８においては、ＡＮＤ回路６２−２〜６２〜８の出力＝Ｌレベル、ＯＲ回路６４−２〜６４−８の出力＝Ｌレベルとなり、セル・プレート電圧供給回路５１のｎＭＯＳトランジスタ５３−２〜５３−８は、ＯＦＦ状態とされ、セル・ブロックＢＬＫ２〜ＢＬＫ８のセル・プレートに対しては、セル・プレート電圧ＶＣＰは供給されないことになる。
【００９１】
この結果、セルフ・リフレッシュ・モード時、選択されたセル・ブロックに、セル・プレートとショートしているビット線を有するビット線対が存在する場合においても、選択されたセル・ブロックのセル・プレートには十分な電流が供給されるので、セル・プレートとショートしていないビット線からなるビット線対を正常にリセットすることができる。
【００９２】
他方、セルフ・リフレッシュ・モード時、非選択とされたセル・ブロックのセル・プレートに電流は供給されないので、非選択とされたセル・ブロックに、セル・プレートとショートしているビット線を有するビット線対が存在する場合、無駄な電流の消費を避けることができる。
【００９３】
また、たとえ、非選択とされたセル・ブロックに、セル・プレートとショートしているビット線が存在しない場合においても、非選択とされたセル・ブロックのセル・プレートに電流は供給されないので、ジャンクション・リークを補償するような電流消費も避けることができる。
【００９４】
このように、第３の発明の実施の形態の一例によれば、セルフ・リフレッシュ・モード時、選択されたセル・ブロックのセル・プレートに対してのみ、セル・プレート電圧ＶＣＰが供給され、非選択とされたセル・ブロックのセル・プレートに対しては、セル・プレート電圧ＶＣＰは供給されないので、セルフ・リフレッシュ・モード時の消費電流を削減し、消費電力を削減することができる。
【００９５】
第４の発明の実施の形態の一例・・図５
図５は第４の発明の実施の形態の一例の要部を示す回路図であり、第４の発明の実施の形態の一例は、ｎＭＯＳトランジスタ５３−１〜５３−８とドレイン及びソースを共通とするｎＭＯＳトランジスタ６６−１〜６６−８（但し、ｎＭＯＳトランジスタ６６−３〜６６−７は、図示を省略している）を設け、その他については、図４に示す第３の発明の実施の形態の一例と同様に構成したものである。
【００９６】
ここに、ｎＭＯＳトランジスタ６６−ｉ（但し、ｉ＝１、２、・・・、８）は、ドレイン及びソースを共通とするｎＭＯＳトランジスタ５３−ｉがＯＦＦ状態とされる場合に、セル・ブロックＢＬＫｉのセル・プレートのジャンクション・リークによる電圧低下を防ぐための電流を供給するものであり、ｎＭＯＳトランジスタ６６−１〜６６−８のゲートには、ＶＣＣ／２＋ＶＴＨ（ｎＭＯＳトランジスタ６６−１〜６６−８のスレッショルド電圧）が印加されるように構成されている。
【００９７】
即ち、第４の発明の実施の形態の一例においては、ｎＭＯＳトランジスタ５３−ｉとｎＭＯＳトランジスタ６６−ｉとで供給可能電流量可変回路が構成されている。
【００９８】
そこで、第４の発明の実施の形態の一例においては、セルフ・リフレッシュ・モード時、選択されたセル・ブロックのセル・プレートに対しては、供給可能電流量の大きいセル・プレート電圧ＶＣＰが供給され、非選択とされたセル・ブロックのセル・プレートに対しては、セル・プレートのジャンクション・リークを補償するだけの電流が供給されることになる。
【００９９】
この結果、セルフ・リフレッシュ・モード時、選択されたセル・ブロックに、セル・プレートとショートしているビット線を有するビット線対が存在する場合においても、選択されたセル・ブロックのセル・プレートには十分な電流が供給されるので、セル・プレートとショートしていないビット線からなるビット線対を正常にリセットすることができる。
【０１００】
他方、セルフ・リフレッシュ・モード時、非選択とされたセル・ブロックのセル・プレートには、ジャンクション・リークを補償するだけの電流しか供給されないので、非選択とされたセル・ブロックに、セル・プレートとショートしているビット線を有するビット線対が存在する場合、無駄な電流消費を避けることができる。
【０１０１】
このように、この第４の発明の実施の形態の一例によれば、セルフ・リフレッシュ・モード時、選択されたセル・ブロックのセル・プレートに対しては、供給可能電流量の大きいセル・プレート電圧ＶＣＰが供給され、非選択とされたセル・ブロックのセル・プレートに対しては、供給可能電流量を削減されたセル・プレートのジャンクション・リークを補償するだけの電流が供給されるので、消費電流を削減し、消費電力を削減することができる。
【０１０２】
第５の発明の実施の形態の一例・・図６
図６は第５の発明の実施の形態の一例の要部を示す回路図である。図６中、６８は非セルフ・リフレッシュ・モード時には外部から供給されるロウアドレス・ストローブ信号／ＲＡＳが供給され、セルフ・リフレッシュ・モード時には、内部回路から発生されるロウアドレス・ストローブ信号／ＲＡＳが供給される内部端子である。
【０１０３】
また、６９は内部端子６８を通してロウアドレス・ストローブ信号／ＲＡＳを入力し、ロウアドレス・ストローブ信号／ＲＡＳと反転関係にあるワード線駆動信号ＷＤを発生するワード線駆動信号発生回路、いわゆる、ＷＤジュネレータであり、７０〜７２はインバータである。
【０１０４】
また、７３はワード線を駆動するワード線駆動電圧ＷＤＤ１を発生するワード線駆動電圧発生回路、いわゆる、ＷＤＤジェネレータであり、７４はｎＭＯＳトランジスタからなるキャパシタ、７５はＶＣＣ電源線、７６はダイオード接続されたｎＭＯＳトランジスタである。
【０１０５】
このＷＤＤジェネレータ７３は、ワード線駆動信号ＷＤがＬレベルからＨレベルに立ち上がった場合に、ポンピング作用によりノード７７の電圧を上昇させ、ワード線駆動電圧ＷＤＤ１を発生するというものである。
【０１０６】
また、７８はＷＤＤジェネレータ７３から発生されるワード線駆動電圧ＷＤＤ１により立ち上げられたワード線のジャンクション・リークによる電圧低下を補償するリーク補償回路であり、７９〜８４はｎＭＯＳトランジスタ、８５、８６はｎＭＯＳトランジスタからなるキャパシタである。
【０１０７】
また、８７は一定周波数のパルス信号ＰＵＬＳＥを発生するパルス信号発生回路、８８はパルス信号ＰＵＬＳＥを反転するインバータであり、パルス信号発生回路８７は、ワード線駆動信号ＷＤ＝Ｈレベルの場合、活性状態、ワード線駆動信号ＷＤ＝Ｌレベルの場合、非活性状態となるように構成されている。
【０１０８】
このリーク補償回路７８は、パルス信号ＰＵＬＳＥをキャパシタ８５の一方の電極８５Ａに印加すると共に、パルス信号／ＰＵＬＳＥをキャパシタ８６の一方の電極８６Ａに印加し、ポンピング作用により、ノード８９の電圧を上昇させ、ワード線駆動電圧ＷＤＤ１によって立ち上げられたワード線のジャンクション・リークによる電圧低下を補償するワード線駆動電圧ＷＤＤ２を発生するというものである。
【０１０９】
また、９０はリーク補償回路７８を制御するリーク補償制御回路であり、９１はセルフ・リフレッシュ信号ＳＥＬＦを反転するインバータ、９２はワード線駆動信号ＷＤとインバータ９１の出力とをＡＮＤ処理して、リーク補償回路７８に対する内部電源電圧ＶＣＣの供給を制御するＡＮＤ回路である。
【０１１０】
また、９３はロウアドレス信号をデコードしてワード線ＷＬｎの選択、駆動を行うワード・デコーダであり、９４はロウアドレス信号をデコードするＮＡＮＤ回路、９５はＮＡＮＤ回路９４の出力を反転するインバータである。
【０１１１】
また、９６はワード線ＷＬｎが選択された場合にワード線ＷＬｎにワード線駆動電圧ＷＤＤ１、ＷＤＤ２を供給するｎＭＯＳトランジスタ、９７はワード線ＷＬｎが非選択とされる場合に、ワード線ＷＬｎを接地電圧ＶＳＳに維持するためのｎＭＯＳトランジスタ、９８はｎＭＯＳトランジスタ９６のゲート電圧を制御するｎＭＯＳトランジスタである。
【０１１２】
第５の発明の実施の形態の一例においては、非セルフ・リフレッシュ・モード時、セルフ・リフレッシュ信号ＳＥＬＦ＝Ｌレベル、インバータ９１の出力＝Ｈレベルとなり、ＡＮＤ回路９２は、ワード線駆動信号ＷＤに対してスルー回路として動作すると共に、ＷＤジェネレータ６９には外部から供給されるロウアドレス・ストローブ信号／ＲＡＳが入力される。
【０１１３】
ここに、ロウアドレス・ストローブ信号／ＲＡＳがＨレベルにある場合においては、ワード線駆動信号ＷＤ＝Ｌレベル、ＡＮＤ回路９２の出力＝Ｌレベル（ＶＳＳ）、パルス信号発生回路８７は非活性状態とされ、リーク補償回路７８は動作停止状態にある。
【０１１４】
その後、ロウアドレス・ストローブ信号／ＲＡＳがＬレベルに反転すると、ワード線駆動信号ＷＤ＝Ｈレベルとなり、ＷＤＤジェネレータ７３からワード線駆動電圧ＷＤＤ１が発生する。
【０１１５】
この場合において、ワード線ＷＬｎが選択されると、ＮＡＮＤ回路９４の出力＝Ｌレベル、インバータ９５の出力＝Ｈレベルとなり、ｎＭＯＳトランジスタ９６はＯＮ状態、ｎＭＯＳトランジスタ９７はＯＦＦ状態とされ、ワード線ＷＬｎにワード線駆動電圧ＷＤＤ１が供給され、ワード線ＷＬｎが立ち上げられ、セルの選択が行われる。
【０１１６】
他方、ＡＮＤ回路９２の出力＝Ｈレベル（ＶＣＣ）となると共に、パルス信号発生回路８７が活性化され、パルス信号ＰＵＬＳＥがキャパシタ８５の電極８５Ａに印加されると共に、パルス信号／ＰＵＬＳＥがキャパシタ８６の電極８６Ａに印加され、ノード８９にワード線駆動電圧ＷＤＤ２が出力され、このワード線駆動電圧ＷＤＤ２がワード線ＷＬｎに供給され、ワード線ＷＬｎのジャンクション・リークによる電圧低下が補償される。
【０１１７】
これに対して、セルフ・リフレッシュ・モード時には、セルフ・リフレッシュ信号ＳＥＬＦ＝Ｈレベル、インバータ９１の出力＝Ｌレベルとなり、ＡＮＤ回路９２の出力は、ワード線駆動信号ＷＤの論理に関係なく、Ｌレベル（ＶＳＳ）に固定され、リーク補償回路７８は動作停止状態が維持されると共に、ＷＤジェネレータ６９には内部回路から出力されるロウアドレス・ストローブ信号／ＲＡＳが入力される。
【０１１８】
ここに、ロウアドレス・ストローブ信号／ＲＡＳがＨレベルにある場合には、ワード線駆動信号ＷＤ＝Ｌレベルにあるが、この状態から、ロウアドレス・ストローブ信号／ＲＡＳがＬレベルに反転すると、ワード線駆動信号ＷＤ＝Ｈレベルとなり、ワード線駆動電圧ＷＤＤ１が発生する。
【０１１９】
この場合において、ワード線ＷＬｎが選択されると、ＮＡＮＤ回路９４の出力＝Ｌレベル、インバータ９５の出力＝Ｈレベルとなり、ｎＭＯＳトランジスタ９６はＯＮ状態、ｎＭＯＳトランジスタ９７はＯＦＦ状態とされ、ワード線ＷＬｎにワード線駆動電圧ＷＤＤ１が供給され、ワード線ＷＬｎが立ち上げられ、セルの選択が行われる。
【０１２０】
この場合、リーク補償回路７８は動作停止状態とされているので、ワード線ＷＬｎのジャンクション・リークによる電圧低下は補償されないが、セルフ・リフレッシュ動作期間は短いので、何ら問題は生じない。
【０１２１】
このように、第５の発明の実施の形態の一例によれば、リーク補償回路７８は、非セルフ・リフレッシュ・モード時にのみ動作し、セルフ・リフレッシュ・モード時には動作停止状態とされるので、消費電流を削減し、消費電力を低減化することができる。
【０１２２】
【発明の効果】
以上のように、第１の発明によれば、セルフ・リフレッシュ・モード時におけるビット線のリセット時、対をなす第１、第２のビット線は、ショートされた後、プリチャージされるので、第１又は第２のビット線からプリチャージ電圧を供給する配線に流れてしまう電流及び第１、第２のビット線のプリチャージに必要な電流を削減し、消費電力を低減化することができる。
【０１２３】
また、第２の発明によれば、セルフ・リフレッシュ・モード時、セルフ・リフレッシュの対象として選択されなかったセル・ブロックのビット線はプリチャージされないので、消費電流を削減し、消費電力を低減化することができる。
【０１２４】
また、第３の発明によれば、セルフ・リフレッシュ・モード時、セルフ・リフレッシュの対象として選択されなかったセル・ブロックのセル・プレートにはセル・プレート電圧が供給されないので、消費電流を削減し、消費電力を低減化することができる。
【０１２５】
また、第４の発明によれば、セルフ・リフレッシュ・モード時、セルフ・リフレッシュの対象として選択されなかったセル・ブロックのセル・プレートには供給可能電流量を削減したセル・プレート電圧が供給されるので、消費電流を削減し、消費電力を低減化することができる。
【０１２６】
また、第５の発明によれば、セルフ・リフレッシュ・モード時、リーク補償回路は動作停止状態にされるので、消費電流を削減し、消費電力を低減化することができる。
【図面の簡単な説明】
【図１】第１の発明の実施の形態の一例の要部を示す回路図である。
【図２】第１の発明の実施の形態の一例の動作を説明するための波形図である。
【図３】第２の発明の実施の形態の一例の要部を示す回路図である。
【図４】第３の発明の実施の形態の一例の要部を示す回路図である。
【図５】第４の発明の実施の形態の一例の要部を示す回路図である。
【図６】第５の発明の実施の形態の一例の要部を示す回路図である。
【図７】セルフ・リフレッシュ機能を備えた従来のＤＲＡＭの一例の要部を示す回路図である。
【符号の説明】
（図１）
１０  ビット線プリチャージ回路
１３  ビット線ショート回路
１７  ビット線プリチャージ制御回路
（図３）
３９  ビット線プリチャージ回路
４２  ビット線ショート回路
４５  ビット線プリチャージ制御回路
（図４、図５）
６１−１  セル・プレート電圧供給制御回路
６１−２  セル・プレート電圧供給制御回路
６１−８  セル・プレート電圧供給制御回路
【図１】
0004223078.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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