(57)【特許請求の範囲】
【請求項１】
デジタルコンパレータ（ＤＣ）とフェイル・マルチプレクサ（ＦＭＵＸ）と２系統の第１、第２のデジタル・キャプチャー・メモリ（ＤＣＡＰ）とを備え、被試験デバイス（ＤＵＴ）の複数ピンからテスト周期における所定サイクルに出力される複数ビット幅の出力信号は該ＦＭＵＸでインターリーブ方式のデータに分相した２相の第１、第２の分相コードデータとして出力し、該ＤＣから出力される格納すべきコードデータを示す格納信号も該ＦＭＵＸで２相の第１、第２の分相格納信号として出力し、両分相コードデータ及び両分相格納信号を受けて、２系統の該ＤＣＡＰへ両分相コードデータを所定に整列して順次格納する半導体試験装置において、
該ＦＭＵＸと第１、第２のＤＣＡＰ間に格納データ整列分配手段を挿入して備え、該格納データ整列分配手段は該ＤＣからの分相した第１、第２の分相格納信号を受けて、分相格納信号の有効信号を検出し、当該有効信号の検出の都度、当該有効信号に対応する該第１、第２の分相コードデータ及び当該分相格納信号を第１、第２のＤＣＡＰへ交互に分配出力することを特徴とする半導体試験装置。
【請求項２】
格納データ整列分配手段は、
両分相コードデータ及び両分相格納信号の位相タイミングを一方の分相クロックで整時するタイミング整時手段と、
交互に分配出力する状態保持手段を備え、タイミング整時後の両分相格納信号を受けて両分相格納信号の一方が有効信号の都度、前記状態保持手段を反転させ、前記状態保持手段と、両分相格納信号とを受けて所定にデコードした切替え信号を出力する切替えデコード部と、
該タイミング整時手段から位相タイミングを整時した両分相コードデータ及び両分相格納信号を受けて、切替えデコード部からの該切替え信号に対応する一方の分相コードデータ及び一方の分相格納信号を選択して第１のＤＣＡＰへ出力し、他方の分相格納信号及び他方の分相コードデータを選択して第２のＤＣＡＰへ出力する切替え手段を備えることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
デジタルコンパレータ（ＤＣ）とフェイル・マルチプレクサ（ＦＭＵＸ）と１系統のデジタル・キャプチャー・メモリ（ＤＣＡＰ）とを備え、被試験デバイス（ＤＵＴ）の複数ピンからテスト周期における所定サイクルに出力される複数ビット幅の出力信号は該ＦＭＵＸでインターリーブ方式のデータに分相した２相の第１、第２の分相コードデータとして出力し、該ＤＣから出力される格納すべきコードデータを示す格納信号も該ＦＭＵＸで２相の第１、第２の分相格納信号として出力し、両分相コードデータ及び両分相格納信号を受けて、１系統の該ＤＣＡＰへ両分相コードデータを整列して順次格納する半導体試験装置において、
半導体試験装置が発生するテスト周期が該半導体試験装置の最高速度のテスト周期の１／２以下の低速度のテスト周期の場合において適用され、
該ＦＭＵＸと１系統のＤＣＡＰ間に格納データ整列分配手段を挿入して備え、該格納データ整列分配手段は該ＦＭＵＸからの分相した第１、第２の分相格納信号及び第１、第２の分相格納信号を受けて、テスト周期であるシステムクロック毎に交互に両分相信号を切替えて１系統のＤＣＡＰへ出力することを特徴とする半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、被試験デバイス（ＤＵＴ）から連続的に出力される複数ビットのコードデータを記憶装置へ格納する格納手段を備える半導体試験装置に関する。特に、インターリーブ方式の回路構成を備えてＤＵＴから高速で出力されるコードデータを記憶装置へ格納する半導体試験装置に関する。
【０００２】
【従来の技術】
ＤＵＴから連続的に出力されるコードデータのデータレートは数百ＭＨｚにも及ぶデバイスがある。このコードデータを連続的に格納可能とする為に、所定のインターリーブ相数のデジタル・キャプチャー・メモリで格納可能とする記憶装置を構成している。以下の説明では相数の具体例として２相のインターリーブ構成のデジタル・キャプチャー・メモリを備える半導体試験装置の場合とし、また、ＤＵＴとしてはＭ＝１０ビットパラレルのコードデータを出力する高速のＡＤ変換器とした具体例により以下に説明する。尚、半導体試験装置は公知であり技術的に良く知られている為、システム全体の説明は省略する。
【０００３】
先ず、本願のデジタル・キャプチャー・メモリに係る要部構成について、図６の要部構成図と、図７のタイミングチャートを参照して説明する。
要部構成は、パターン発生器ＰＧと、波形整形器ＦＣと、任意波形発生器ＡＷＧと、デジタルコンパレータＤＣと、フェイル・マルチプレクサＦＭＵＸと、デジタル・キャプチャー・メモリＤＣＡＰ１、ＤＣＡＰ２とで成る。
【０００４】
パターン発生器ＰＧは、ＤＵＴ試験を行う所定の試験パターンを発生して、ＦＣとＡＷＧとＤＣへ供給する。
波形整形器ＦＣは、ＰＧからの試験パターンを受けてＴＧによる所定のタイミングで整形した波形をドライバを介してＤＵＴのロジック入／出力端子へ供給する。
任意波形発生器ＡＷＧは、例えば高速のＤＡ変換器であり、ＰＧからの試験パターンであるコードデータ、あるいは専用の記憶装置（ＤＡＷ（Digital Arbitray Waveform Generator））からのコードデータを連続的に受けて対応するアナログ信号に変換して、ＡＤ変換器であるＤＵＴのアナログ入力端子へ供給する。
【０００５】
アナログのコンパレータは、ＤＵＴからのＭ＝１０ビットの出力信号をハイ側（閾値ＶＯＨ）／ロー側（閾値ＶＯＬ）の２系統のアナログのコンパレータにより各々デジタルデータに変換した両データＦＨ，ＦＬをＤＣへ供給する。
【０００６】
デジタルコンパレータ（Digital Comparator）ＤＣは、上記アナログのコンパレータからの１０×２本のデジタルデータＦＨ，ＦＬを受け、パターン発生器側の対応する１０本の期待値データＥＸＰとを受けて、両信号の対応するビット同士で所定の論理比較をし、期待値と不一致（ＦＡＩＬ）となったビットは”Ｈ”レベルを出力し、期待値と一致（ＰＡＳＳ）したビットは”Ｌ”レベルを出力する。前記で変換された１０ビットデータはＦＡＩＬ／ＰＡＳＳに係わらず出力される。この出力は、ＤＵＴがＡＤ変換したコードデータＦＤ０と一致する。
このとき、前記コードデータＦＤ０をメモリへ格納する為に、未使用の１つのコンパレータチャンネルを用いて格納信号Ｗ０をＤＣから同時に発生させる必要がある。この為に、当該コンパレータチャンネルに対して例えばニモニック”Ｚ”を記述して必ず”Ｈ”信号が発生されるようにプログラムしておく。
【０００７】
フェイル・マルチプレクサＦＭＵＸは、数百ＭＨｚにも及ぶ高速のフェイルデータ列を受けて、２相のインターリーブにより低速コードデータに交互に分配し、後段のＤＣＡＰ１，ＤＣＡＰ２へ供給する。即ち、ＤＣから出力される高速のコードデータＤ０列及び格納信号Ｗ０を受けて、半導体試験装置のテスト周期であるシステムクロックＳｃｌｋによって無条件に２相のインターリーブにより交互に２分配した２相の低速コードデータ、即ちＯＤＤデータ（分相コードデータ）ＦＤ１、ＥＶＥＮデータ（分相コードデータ）ＦＤ２、及びＯＤＤ格納信号（分相格納信号）Ｗ１、ＥＶＥＮ格納信号（分相格納信号）Ｗ２を対応する後段のＤＣＡＰ１，ＤＣＡＰ２へ供給する。ここで、半導体試験装置のユーザから見た場合は、上記した２相インターリーブの回路上の都合でＯＤＤ／ＥＶＥＮに分割されてメモリへ格納されることを意識させないことが求められている。尚、ＦＭＵＸは、上記以外に入力端と出力端の間で、所望のピンに割り付けするセレクタ機能も備えている。
【０００８】
デジタル・キャプチャー・メモリ（Digital Capture Memory）ＤＣＡＰ１は２相インターリーブ回路の一方であり、その要部原理構成は、図６に示すように、書込み制御部５１と、アドレス発生部６１と、メモリ部７１とを備えている。尚、実際にはリタイミングの為のフリップ・フロップが所定の位置に備えられ、また、ＣＰＵからの読出し、初期化書き込みの為のアドレス切替え等の制御回路を備え、更に、高速動作を可能とする為にパイプライン構成とした複雑な構成であるが、説明を簡明とする為に省略してある。
【０００９】
書込み制御部５１は、上記ＦＭＵＸからのＯＤＤ格納信号Ｗ１を受けた都度、メモリ部７１への書込み信号５１ｓを供給する。また前記書込み信号５１ｓはアドレス発生部６１へのアドレス・インクリメント用の信号でもある。
アドレス発生部６１は、前記書込み信号５１ｓを受けてアドレスカウンタの値をインクリメントする。前記アドレスカウンタのアドレス値６１ｓはメモリ部７１のアドレス入力端へ供給される。またアドレスカウンタの初期値は外部からゼロリセットしたり、あるいは任意初期値に設定可能である。
メモリ部７１はＤＵＴに対応して格納する所定ビット幅のメモリであり、書込み信号５１ｓの発生の都度、対応するアドレスへ上記ＦＭＵＸからのＯＤＤデータＦＤ１を連続的に格納する。
【００１０】
他方のデジタル・キャプチャー・メモリＤＣＡＰ２も上記ＤＣＡＰ１と同様であり、書込み制御部５２とアドレス発生部６２とメモリ部７２とを備えて、上記ＦＭＵＸからのＥＶＥＮデータＦＤ２を受けて、対応するアドレスへ連続的に格納する。
【００１１】
次に、上記動作を図７のタイミングチャートを参照して説明する。この場合は格納すべき有効データが連続している場合とする。
先ず、パターンプログラムの記述において、格納信号Ｗ０が図７Ａの区間に発生するものとし、この期間においてＤＵＴから出力される６個のコードデータＦＤ０は順番にＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６と仮定し、また、ＤＣＡＰ１、ＤＣＡＰ２内のアドレス発生部のアドレス値６１ｓ、６２ｓの初期値は”０”に初期化してあるものとする。尚、ＤＵＴへ印加するアナログ信号は任意波形発生器ＡＷＧから所望の信号が印加されて試験実施されるものとする。
【００１２】
デバイス試験が実行され、図７Ａの有効データが連続している区間で格納信号Ｗ０が発生する（図７Ｂ参照）。
一方のＤＣＡＰ１側では、インターリーブにより奇数側のコードデータＦＤ１であるＤ１，Ｄ３，Ｄ５の供給を受け（図７Ｅ参照）、これに対応するＯＤＤ格納信号Ｗ１を受ける（図７Ｄ参照）。そして前記ＯＤＤ格納信号Ｗ１から書込み信号５１ｓが生成（図７Ｆ参照）されてアドレス値”０”へ最初のコードデータＤ１が格納される。前記書込み信号５１ｓの後縁でアドレス＋１されてアドレス値”１”となる（図７Ｇ参照）。以後、同様にしてアドレス値”１”へコードデータＤ３が格納され、アドレス値”２”へコードデータＤ５が格納されることとなる。
【００１３】
他方のＤＣＡＰ２側では、インターリーブにより偶数側のＥＶＥＮデータＦＤ２であるＤ２，Ｄ４，Ｄ６の供給を受け（図７Ｊ参照）、これに対応するＥＶＥＮ格納信号Ｗ２を受ける（図７Ｈ参照）。そして前記ＥＶＥＮ格納信号Ｗ２から書込み信号５２ｓが生成（図７Ｋ参照）されてアドレス値”０”へ最初のコードデータＤ２が格納される。前記書込み信号５２ｓの後縁でアドレス＋１されてアドレス値”１”となる（図７Ｌ参照）。以後、同様にしてアドレス値”１”へコードデータＤ４が格納され、アドレス値”２”へコードデータＤ６が格納されることとなる。
【００１４】
ところで、従来の構成においては、パターンプログラムの記述において、格納信号Ｗ０を与える為のニモニック記述が任意の位置へ記述できない難点がある。これを図８のタイミングチャートを参照して説明する。この場合は格納すべき６個の有効データが不連続に存在している場合とする。尚、図８におけるコードデータＦＤ０の中のＤ９９は無効データを示す。
仮定として、図８Ｂに示す位置へは格納信号Ｗ０が発生せず、代わりに図８Ｃに示す位置へ格納信号Ｗ０を与える場合とする。するとＤＣＡＰ１側では図８Ｄの位置へコードデータＤ４及びＯＤＤ格納信号Ｗ１が分配され、更に、図８Ｅの位置へコードデータＤ６及びＯＤＤ格納信号Ｗ１が分配されてしまう不具合を生じている。逆に、ＤＣＡＰ２側では図８Ｆの位置へコードデータＤ５及びＥＶＥＮ格納信号Ｗ２が分配されてしまう。このように、２相のインターリーブ条件が崩れるような格納信号Ｗ０のパターンプログラムが記述された場合には、正常な順番で格納されなくなる難点が生じることが判る。
ＤＵＴの評価解析は、両ＤＣＡＰへ交互に格納されているものと見なしているので、パターンプログラムの条件によって、格納順序が変わる変則的な格納となることは、正常な評価解析ができなくなり、好ましくない。
【００１５】
【発明が解決しようとする課題】
上述説明したように従来技術においては、ＤＵＴから非連続に出力されるコードデータの格納において、デジタル・キャプチャー・メモリＤＣＡＰ１、ＤＣＡＰ２へ正常な順番で格納されない場合があり、この点において実用上の難点がある。また、パターンプログラムの作成時において、上述難点を回避するようにデバイス試験プログラムを作成する必要がある、という難点がある。
そこで、本発明が解決しようとする課題は、ＤＵＴから非連続的にあるいは間欠的に出力されるコードデータを受けてもインターリーブ方式のデジタル・キャプチャー・メモリへの格納をパターンプログラムの条件に依存することなく正常な順番で順次格納可能とする半導体試験装置を提供することである。
【００１６】
【課題を解決するための手段】
第１に、上記課題を解決するために、本発明の構成では、デジタルコンパレータ（ＤＣ）とフェイル・マルチプレクサ（ＦＭＵＸ）と２系統の第１、第２のデジタル・キャプチャー・メモリ（ＤＣＡＰ）とを備え、被試験デバイスの複数ピンからテスト周期における所定サイクルに出力される複数ビット幅の出力信号はＦＭＵＸでインターリーブ方式のデータに分相した２相の第１、第２の分相コードデータＦＤ１，ＦＤ２として出力し、上記ＤＣから出力される格納すべきコードデータを示す格納信号もＦＭＵＸで２相の第１、第２の分相格納信号Ｗ１，Ｗ２として出力し、両分相コードデータ及び両分相格納信号を受けて、２系統のＤＣＡＰへ両分相コードデータを所定に整列して順次格納する半導体試験装置において、
ＦＭＵＸと第１、第２のＤＣＡＰ間に格納データ整列分配手段３１を挿入して備え、前記格納データ整列分配手段３１は上記ＤＣからの分相した第１、第２の分相格納信号Ｗ１、Ｗ２を受けて、分相格納信号Ｗ１、Ｗ２の有効信号を検出し、当該有効信号の検出の都度、当該有効信号に対応する上記第１、第２の分相コードデータＦＤ１、ＦＤ２及び当該分相格納信号を第１、第２のＤＣＡＰへ交互に分配出力することを特徴とする半導体試験装置である。
上記発明によれば、ＤＵＴから連続的に出力されるコードデータを受けてインターリーブ方式のデジタル・キャプチャー・メモリＤＣＡＰ１、ＤＣＡＰ２への格納をパターンプログラムの条件に依存することなく正常な順番で順次格納可能とする半導体試験装置が実現できる。
【００１７】
第２図は、本発明に係る解決手段を示している。
上述格納データ整列分配手段３１としては、両分相コードデータＦＤ１、ＦＤ２及び両分相格納信号Ｗ１、Ｗ２の位相タイミングを一方の分相クロックＨｃｌｋ２で整時するタイミング整時手段（例えばフリップ・フロップ４１，４３）を具備し、交互に分配出力する状態保持手段を備え、タイミング整時後の両分相格納信号（Ｗ１ｓ、Ｗ２）を受けて両分相格納信号Ｗ１ｓ、Ｗ２の一方が有効信号の都度、前記状態保持手段を反転させて保持し、前記状態保持手段と、両分相格納信号Ｗ１ｓ、Ｗ２とを受けて所定にデコードした切替え信号４５ｓを出力する切替えデコード部４５を具備し、上記タイミング整時手段から位相タイミングを整時した両分相コードデータ（ＦＤ１ｓ、ＦＤ２）及び両分相格納信号（Ｗ１ｓ、Ｗ２）を受けて、切替えデコード部４５からの切替え信号４５ｓに対応する一方の分相コードデータ（ＦＤ１ｓ又はＦＤ２）及び一方の分相格納信号（Ｗ１ｓ又はＷ２）を選択して第１のＤＣＡＰへ出力し、他方の分相格納信号（Ｗ１ｓ又はＷ２）及び他方の分相コードデータ（ＦＤ１ｓ又はＦＤ２）を選択して第２のＤＣＡＰへ出力する切替え手段９０（例えばマルチプレクサ４７ａ、４７ｂ、４８ａ、４８ｂ）を備えることを特徴とする上述半導体試験装置がある。
【００１８】
第９図は、本発明に係る他の解決手段を示している。
第２に、上記課題を解決するために、本発明の構成では、デジタルコンパレータ（ＤＣ）とフェイル・マルチプレクサ（ＦＭＵＸ）と１系統のデジタル・キャプチャー・メモリ（ＤＣＡＰ）とを備え、被試験デバイスの複数ピンからテスト周期における所定サイクルに出力される複数ビット幅の出力信号はＦＭＵＸでインターリーブ方式のデータに分相した２相の第１、第２の分相コードデータＦＤ１，ＦＤ２として出力し、上記ＤＣから出力される格納すべきコードデータを示す格納信号もＦＭＵＸで２相の第１、第２の分相格納信号Ｗ１，Ｗ２として出力し、両分相コードデータ及び両分相格納信号を受けて、１系統のＤＣＡＰへ両分相コードデータを整列して順次格納する半導体試験装置において、
半導体試験装置が発生するテスト周期が半導体試験装置の最高速度のテスト周期の１／２以下の低速度のテスト周期の場合において適用され、ＦＭＵＸと１系統のＤＣＡＰ間に格納データ整列分配手段を挿入して備え、格納データ整列分配手段はＦＭＵＸからの分相した第１、第２の分相格納信号及び第１、第２の分相格納信号を受けて、テスト周期であるシステムクロックＳｃｌｋ毎に交互に両分相信号を切替えて１系統のＤＣＡＰへ出力することを特徴とする半導体試験装置がある。
【００１９】
【発明の実施の形態】
以下に本発明の実施の形態を実施例と共に図面を参照して詳細に説明する。
【００２０】
本発明について、図１のデジタル・キャプチャー・メモリに係る要部構成例と、図２の格納データ整列部の内部構成例と、図３の切替えデコード部の内部構成例と、図４のインターリーブ出力をＨｃｌｋ２で位相合わせを示すタイミングチャート例と、図５の格納データ整列部の動作を説明するタイミングチャート例と、を参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付す。
【００２１】
本発明の構成は、図１に示すように、従来の構成要素に格納データ整列分配手段３１を追加した構成で成る。
格納データ整列分配手段３１は、ＦＭＵＸとＤＣＡＰ間に挿入され、ＤＣからの分相した分相格納信号Ｗ１、Ｗ２を受けて、少なくとも何れか一方の分相格納信号Ｗ１、Ｗ２が有効信号のとき、有効信号に対応する分相コードデータＦＤ１、ＦＤ２及び分相格納信号Ｗ１、Ｗ２を有効信号の検出の都度、交互に分配し直してＤＣＡＰ１、ＤＣＡＰ２へ出力する。
【００２２】
上記格納データ整列分配手段３１について、具体的な内部構成例を図２に示し、図４、図５のタイミングチャートと共に、更に説明する。尚、図４における格納信号Ｗ０とコードデータＦＤ０（図４Ｃ，Ｄ参照）は、従来の図８の条件と同一条件での発生とする。
格納データ整列分配手段３１の内部構成の一例は、図２に示すように、タイミング整時手段８０と、切替えデコード部４５と、切替え手段９０とで成る。
タイミング整時手段８０は、例えばフリップ・フロップ４１，４３で成り、ＦＭＵＸで２相に分相された分相コードデータＦＤ１、ＦＤ２（図４Ｆ，Ｋ参照）及び分相格納信号Ｗ１、Ｗ２（図４Ｅ，Ｊ参照）における一方の位相タイミングを分相クロックＨｃｌｋ２（図４Ａ参照）に合わせる為にリタイミング（整時）する。即ち、フリップ・フロップ４１は分相コードデータＦＤ１を分相クロックＨｃｌｋ２でリタイミングした分相コードデータＦＤ１ｓ（図４Ｈ参照）を出力し、フリップ・フロップ４３は分相格納信号Ｗ１を分相クロックＨｃｌｋ２でリタイミングした分相格納信号Ｗ１ｓ（図４Ｇ参照）を出力する。この結果、分相された両者の信号は同一タイミングに整時される。尚、ＤＣＡＰ１、ＤＣＡＰ２の両方へ供給するクロックは、リタイミングに使用した分相クロックＨｃｌｋ２を供給することは言うまでもない。
この段階における、一方の分相コードデータＦＤ１ｓ側の出力順番は、Ｄ１，Ｄ３，Ｄ４，Ｄ６（図４Ｈ参照）であり、他方の分相コードデータＦＤ２側の出力順番は、Ｄ２，Ｄ９９，Ｄ５（図４Ｋ参照）と、従来同様である。
【００２３】
切替えデコード部４５は、交互に分配出力する状態保持手段を備え、リタイミング後の両分相格納信号Ｗ１ｓ、Ｗ２（図４Ｇ，Ｊ参照）を受けて、一方が有効信号の都度、前記状態保持手段を反転させた信号を生成し、この状態保持信号と、両分相格納信号Ｗ１ｓ、Ｗ２とを受けて所定にデコードした切替え信号４５ｓを切替え手段９０の選択制御入力端へ供給する。
これについて、図３の具体構成例を参照して、更に説明する。
切替えデコード部４５の一例としては、状態保持手段１４０と、デコード部１４４とで成る。
状態保持手段１４０は、この具体例ではＸＯＲゲート１４１、１４３と、フリップ・フロップ１４２とで成る。ＸＯＲゲート１４１は両分相格納信号Ｗ１ｓ、Ｗ２の一方が有効信号”Ｈ”のときに”Ｈ”信号を次段のＸＯＲゲート１４３へ供給する。ＸＯＲゲート１４３は前段のＸＯＲゲート１４１の出力信号が”Ｌ”の場合はフリップ・フロップ１４２のＱ出力状態を出力し、”Ｈ”の場合はフリップ・フロップ１４２のＱ出力状態を反転した信号を出力する。この結果、両分相格納信号Ｗ１ｓ、Ｗ２の一方が有効信号”Ｈ”のときにのみフリップ・フロップ１４２のＱ出力状態は反転動作する。このＱ出力状態をデコード部１４４のａ入力端へ供給する。
デコード部１４４は、一方の分相格納信号Ｗ１ｓをｂ入力端に受け、他方の分相格納信号Ｗ２をｃ入力端に受けて、真理値表に示すデコード条件でデコードした切替え信号４５ｓを出力する。尚、両分相格納信号Ｗ１ｓ、Ｗ２の両方とも有効信号となる場合は、交互に分配されるようにデコードしている。
【００２４】
次に、図２に示す切替え手段９０は、４系統の２入力１出力のセレクタであり、マルチプレクサ４７ａ、４７ｂ、４８ａ、４８ｂで成る。マルチプレクサ４７ａはＤＣＡＰ１へ出力するものであり、両分相コードデータＦＤ１ｓ、ＦＤ２を受けて、上記切替え信号４５ｓが”Ｌ”のときは分相コードデータＦＤ１ｓ側を出力し、切替え信号４５ｓが”Ｈ”のときは分相コードデータＦＤ２側を出力する。
一方、マルチプレクサ４７ｂはＤＣＡＰ２へ出力するものであり、両分相コードデータＦＤ１ｓ、ＦＤ２を受けて、上記切替え信号４５ｓが”Ｈ”のときに分相コードデータＦＤ１ｓ側を出力し、切替え信号４５ｓが”Ｌ”のときに分相コードデータＦＤ２側を出力する。
マルチプレクサ４８ａ、４８ｂについても上記同様であり、分相格納信号Ｗ１ｓ、Ｗ２を上記切替え信号４５ｓにより対応するＤＣＡＰ１、ＤＡＣＰ２へ選択して出力する。
【００２５】
上記の構成を備えた結果、有効信号の都度、ＤＣＡＰ１、ＤＣＡＰ２へ交互に再分配し直されて出力される。即ち、図５において、一方の分相コードデータＦＤ１ｓ側の出力順番は、Ｄ１，Ｄ３，Ｄ４，Ｄ６（図５Ｃ参照）と乱れたデータ列であり、他方の分相コードデータＦＤ２側の出力順番も、Ｄ２，Ｄ９９，Ｄ５（図５Ｅ参照）と乱れたデータ列であったものが、本発明の格納データ整列分配手段３１を通過後に出力されるデータ列は、一方のＤＣＡＰ１へ出力される分相コードデータＦＤ１ａの出力順番は、Ｄ１，Ｄ３，Ｄ５（図５Ｇ参照）となり、他方のＤＣＡＰ２へ出力される分相コードデータＦＤ２ｂの出力順番は、Ｄ２，Ｄ４，Ｄ６（図５Ｊ参照）となる。このデータ列は、一方が奇数データ列の出力であり、他方が偶数データ列であり、目的とする交互に整列されたデータ列で出力されている。
【００２６】
尚、本発明の実現手段の応用として、図９、図１０に示すように、１系統のＤＣＡＰのみで構成可能とする応用構成例がある。これはテスト周期であるシステムクロックＳｃｌｋが半導体試験装置の最高速度のテスト周期の１／２以下の低速度の場合に適用できる。ここで、分相クロックＨｃｌｋ２をデューティ比を５０％（図１１Ａ参照）と仮定すると、分相クロックＨｃｌｋ２で切替えデコード部４５が出力する切替え信号４５ｓを反転制御する信号反転手段４６を挿入して備えることで実現可能である。この結果、図１１のタイムチャートに示すように、両方の分相コードデータ及び分相格納信号（図１１Ｂ，Ｃ参照）は分相クロックＨｃｌｋ２の"Ｈ／Ｌ"レベルにより交互に切替えられて、集合したデータ列（図１１Ｄ，Ｅ参照）となってＤＣＡＰ１へ出力される。このように、テスト周期が１／２以下の低速度の場合には、２系統のＤＣＡＰを備える必要が無く、１系統のＤＣＡＰのみで良い為、安価となる利点が得られる。
【００２７】
【発明の効果】
本発明は、上述の説明内容から、下記に記載される効果を奏する。
上述説明したように本発明によれば、ＦＭＵＸから出力される両分相格納信号Ｗ１、Ｗ２の有効信号の有無を検出して、奇数／偶数データ列に交互に再分配し直してＤＣＡＰ１、ＤＣＡＰ２へ供給する構成を具備したことにより、非連続的にあるいは間欠的にコードデータを格納する利用形態の場合においても格納順序が乱れることなく、正常に２相のＤＣＡＰへ順次格納されることとなる。この結果、パターンプログラムの作成時において従来のような制限を考慮したデバイス試験プログラムを作成するという難点を解消可能となる大きな利点が得られる。
従って本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図１】本発明の、デジタル・キャプチャー・メモリに係る要部構成例。
【図２】図１の格納データ整列部の内部構成例。
【図３】図２の切替えデコード部の内部構成例。
【図４】インターリーブ出力をＨｃｌｋ２で位相合わせを示すタイミングチャート。
【図５】格納データ整列部の動作を説明するタイミングチャート。
【図６】デジタル・キャプチャー・メモリに係る要部構成例。
【図７】図６の動作を説明するタイミングチャート。
【図８】図６の構成により不具合を生じるタイミングチャート。
【図９】１系統のＤＣＡＰのみを備えて格納する他の構成例。
【図１０】図９の格納データ整列部の内部構成例。
【図１１】図１０の動作を説明するタイミングチャート。
【符号の説明】
ＤＣＡＰ１，ＤＣＡＰ２  デジタル・キャプチャー・メモリ（ＤＣＡＰ）
３１      格納データ整列分配手段
４１，４３，１４２  フリップ・フロップ
４５      切替えデコード部
４７ａ，４７ｂ，４８ａ，４８ｂ  マルチプレクサ
５１，５２  書込み制御部
６１，６２  アドレス発生部
７１，７２  メモリ部
８０      タイミング整時手段
９０      切替え手段
１４０    状態保持手段
１４１，１４３  ＸＯＲゲート
１４４    デコード部
ＦＣ      波形整形器
ＦＭＵＸ  フェイル・マルチプレクサ
ＰＧ      パターン発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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