(57)【特許請求の範囲】
【請求項１】
集積回路に内蔵される機能マクロの試験を行うための装置であって、
少なくとも１つ以上の試験パターンにおいて論理レベルが変化しない信号、上記集積回路の特定の外部入力端子から入力される信号の逆論理の信号、上記集積回路の特定の外部入力端子から入力される信号より一定量だけ遅れた信号、又は上記集積回路の特定の外部入力端子から入力される信号の逆論理の信号より一定量だけ遅れた信号を発生させる信号発生回路と、
上記信号発生回路で発生された信号を上記機能マクロの入力端子に選択的に供給する選択回路とを備えることを特徴とする集積回路の試験装置。
【請求項２】
上記選択回路は、少なくとも１つ以上の試験パターンにおいて論理レベルが互いに同一の信号が入力される機能マクロの複数の入力端子に対して、上記集積回路の特定の外部入力端子から入力した信号を選択的に供給するようにしたことを特徴とする請求項１に記載の集積回路の試験装置。
【請求項３】
集積回路に内蔵される機能マクロの試験を行うための装置であって、
上記機能マクロの出力端子から出力される信号と、論理レベルが変化しない信号、上記集積回路の特定の外部入力端子から入力される信号、上記集積回路の特定の外部入力端子から入力される信号の逆論理の信号、又は上記集積回路の特定の外部入力端子から入力される信号より一定量だけ遅れた信号を試験の期待値信号として比較することにより、上記機能マクロの１つ以上の出力端子から出力される信号毎に試験結果の良否を判定し、それぞれの判定結果をまとめて上記集積回路の特定の外部出力端子に選択的に供給する内部判定回路を備えることを特徴とする集積回路の試験装置。
【請求項４】
上記集積回路が備える上記特定の外部出力端子以外の外部出力端子は、上記機能マクロの複数の出力端子から出力される信号を１つの外部出力端子で同時に使用しない限り、当該１つの外部出力端子を上記機能マクロの複数の出力端子で共有するようにしたことを特徴とする請求項３に記載の集積回路の試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路の試験装置に関し、特に、１つの機能を実現する回路をマクロ化して他の回路と同一の集積回路に内蔵したいわゆるシステムＬＳＩの試験方式に関するものである。
【０００２】
【従来の技術】
従来、ＣＰＵやＤＳＰあるいはＤＲＡＭなどの回路は、それぞれ異なるボード上に独立デバイスとして実装されていた。ところが、近年では、それら回路の微細化や高度化等に伴って、当該回路をマクロ化し、検証済機能マクロとして他の回路と同一の集積回路に内蔵する製品、いわゆるシステムＬＳＩが増加してきている。しかも、１つの集積回路内に複数の機能マクロを内蔵する場合も増加してきている。
【０００３】
独立デバイスをマクロ化した機能マクロは、そのレイアウトが固定されていることが多い。そのため、いわゆるロジックスキャン等の試験容易化回路を機能マクロ内に後から追加することは難しい。このことから、機能マクロを含むシステムＬＳＩの動作試験は、外部から命令や必要な信号を与えて機能マクロを実際に動作させ、その処理結果を外部に取り出すといったファンクション試験によって行われることが多い。
【０００４】
図２０は、機能マクロに対してファンクション試験を行うための従来の原理を示す構成図である。なお、ここでは、機能マクロの入力側のみを代表として示している。図２０に示すように、機能マクロ１００には、複数の入力端子ＩＮ0 ，ＩＮ1 ，…，ＩＮn-1 ，ＩＮn が備えられている。また、これら複数の入力端子ＩＮ0 ，ＩＮ1 ，…，ＩＮn-1 ，ＩＮn のそれぞれに対応して、複数のセレクタＳ0 ，Ｓ1 ，…，Ｓn-1 ，Ｓn が備えられている。
【０００５】
各セレクタＳ0 〜Ｓn は、機能マクロ１００を含んで構成される集積回路の外部入力端子からファンクション試験動作時に入力される信号（ファンクション試験のための命令や必要な信号）と、集積回路に含まれる機能マクロ１００以外の他の回路等から当該集積回路の通常動作時に入力される信号とを２入力とし、その何れかを選択して機能マクロ１００の各入力端子ＩＮ0 〜ＩＮn に供給する。このとき各セレクタＳ0 〜Ｓn は、その制御端子に入力される制御信号に応じて２入力の選択状態を切り換える。
【０００６】
すなわち、各セレクタＳ0 〜Ｓn は、上記制御信号としてテストモードが設定されているときは、集積回路の外部入力端子からファンクション試験動作時に入力される信号を選択して機能マクロ１００の各入力端子ＩＮ0 〜ＩＮn に供給する。一方、テストモードが設定されていないとき、すなわち、通常動作モードが設定されているときは、各セレクタＳ0 〜Ｓn は、集積回路に含まれる機能マクロ１００以外の他の回路等から入力される信号を選択して機能マクロ１００の各入力端子ＩＮ0 〜ＩＮn に供給する。
【０００７】
このように、図２０に示す構成においては、集積回路に内蔵した検証済機能マクロ１００についても、独立デバイスに対して行っていた既存のファンクション試験を同様に行うことが可能となるように、テスト動作時に機能マクロ１００の全入力端子ＩＮ0 〜ＩＮn を集積回路の外部入力端子と接続するように、各セレクタＳ0 〜Ｓn によって端子定義の変更を行っている。
【０００８】
図２１は、１つの集積回路内に異なる２つの機能マクロを内蔵した場合の従来の構成例を示す図である。図２１に示す構成では、１つの集積回路内に２つの機能マクロＡ，Ｂ（１０１，１０２）とこれ以外のユーザロジック１０３とを内蔵しており、これらに対して集積回路の外部入力端子１０７から必要な信号を与えることにより、ファンクション試験を順次行う。そして、各機能マクロ１０１，１０２での処理結果を集積回路の外部出力端子１０８から出力することにより、ファンクション試験の結果を得る。
【０００９】
例えば、最初に機能マクロ１０１，１０２のファンクション試験を順次に行った後、ユーザロジック１０３のファンクション試験を行う。ここで、機能マクロ１０１のファンクション試験を行うときには、機能マクロＡセレクト端子１０４から機能マクロ１０１に対してセレクト信号を供給する。また、機能マクロ１０２のファンクション試験を行うときには、機能マクロＢセレクト端子１０５から機能マクロ１０２に対してセレクト信号を供給する。また、ユーザロジック１０３のファンクション試験を行うときには、制御信号入力端子１０６からユーザロジック１０３に対してテストモードであることを示す信号を供給する。
【００１０】
機能マクロ１０１のファンクション試験を行うときには、集積回路の外部入力端子１０７から入力された信号を機能マクロ１０１に供給する。このとき、複数ある外部入力端子１０７の一部から入力された信号は、当該入力信号とユーザロジック１０３で処理された信号との何れかを選択的に出力するセレクタ１０９を介して機能マクロ１０１に供給される。そして、この機能マクロ１０１で処理された結果を、当該機能マクロ１０１で処理された信号と、機能マクロ１０２で処理された信号と、通常動作時の出力信号との何れかを選択的に出力するセレクタ１１１を介して集積回路の外部出力端子１０８から外部に出力する。
【００１１】
また、機能マクロ１０２のファンクション試験を行うときには、集積回路の外部入力端子１０７から入力された信号を機能マクロ１０２に供給する。このとき、複数ある外部入力端子１０７の一部から入力された信号は、当該入力信号とユーザロジック１０３で処理された信号との何れかを選択的に出力するセレクタ１１０を介して機能マクロ１０２に供給される。そして、この機能マクロ１０２で処理された結果を上記セレクタ１１１を介して集積回路の外部出力端子１０８から外部に出力する。なお、複数ある外部出力端子１０８の中には、例えば機能マクロ１０２で処理された信号のみを出力する専用の端子もある。
【００１２】
また、ユーザロジック１０３のファンクション試験を行うときには、集積回路の外部入力端子１０７から入力された信号をユーザロジック１０３に供給する。このとき、ユーザロジック１０３で処理された信号は、上述のセレクタ１０９，１１０を介して機能マクロ１０１，１０２に供給される。そして、これらの機能マクロ１０１，１０２で処理された結果を上記セレクタ１１１を介して、あるいは介することなく集積回路の外部出力端子１０８から外部に出力する。
このような構成において、機能マクロ１０１，１０２のみとつながる集積回路の外部端子は試験用端子である。
【００１３】
【発明が解決しようとする課題】
上記図２０に示したように、従来のシステムＬＳＩ等の集積回路では、当該集積回路に内蔵した機能マクロについても既存のファンクション試験を行えるようにするために、機能マクロの各入力端子に対して試験用の各種信号を外部から供給するための試験用端子（外部入力端子）を集積回路に備えることが必要であった。このことは、機能マクロでの処理結果を出力する各出力端子についても同様である。そのため、通常動作時には使わない試験用の外部端子を集積回路に数多く設ける必要があり、集積回路のコストアップを招くという問題があった。
【００１４】
また、上記図２１に示したように、複数の機能マクロを内蔵する集積回路においては、試験対象となる機能マクロの入出力端子を集積回路の試験用外部端子に選択的に接続して、各機能マクロのファンクション試験を順番に行っていた。そのため、全ての機能マクロを試験するのにかかる時間が増大するという問題があった。
【００１５】
このような試験時間の増大を防止するための手段としては、図２２に示すように、機能マクロを選択するためのセレクト信号をマクロセレクト端子１１２から２つの機能マクロ１０１，１０２に同時に供給することにより、２つの機能マクロ１０１，１０２でファンクション試験を同時並列的に行うようにすることが考えられる。
【００１６】
しかしながら、このように構成した場合には、少なくとも試験動作時には、各機能マクロ１０１，１０２の入出力端子を全て集積回路の試験用外部端子に接続するようにする必要があることから、集積回路の試験用外部端子を増やす必要があった。そのため、試験用端子数の増大によるコストアップという問題は更に大きなもとのなってしまう。
【００１７】
本発明は、このような問題を解決するために成されたものであり、集積回路の試験用外部端子の増大を抑制してコストの削減を図ることを目的とする。
また、本発明は、複数の機能マクロを内蔵する集積回路の試験において、試験用外部端子の増大を抑制してコストの削減を図るとともに、各機能マクロを同時並列的に試験することで試験時間の短縮を図ることを目的とする。
【００１８】
【課題を解決するための手段】
本発明による集積回路の試験装置は、集積回路に内蔵される機能マクロの試験を行うための装置であって、少なくとも１つ以上の試験パターンにおいて論理レベルが変化しない信号、集積回路の特定の外部入力端子から入力される信号の逆論理の信号、集積回路の特定の外部入力端子から入力される信号より一定量だけ遅れた信号、又は集積回路の特定の外部入力端子から入力される信号の逆論理の信号より一定量だけ遅れた信号を発生させる信号発生回路と、信号発生回路で発生された信号を機能マクロの入力端子に選択的に供給する選択回路とを備えることを特徴とする。
このように構成することにより、論理レベルが変化しない信号や、集積回路の特定の外部入力端子から入力される一の信号と特定の関係にある信号については集積回路の内部で発生させることが可能となることから、そのような信号を入力するための外部入力端子を集積回路に設けなくても済む。
【００１９】
例えば、本発明の１つの態様では、少なくとも１つ以上の試験パターンにおいて論理レベルの変化しない信号が入力される機能マクロの入力端子に対して、集積回路の内部で発生させた論理レベル固定の信号を選択的に供給するようにしたことを特徴とする。
このように構成することにより、機能マクロの試験時に使用する論理レベル固定の信号を、集積回路の内部で発生させることが可能となることから、そのような論理固定信号を集積回路の外部入力端子から入力しなくても済む。
【００２０】
本発明の他の態様では、論理レベルが変化する信号を入力する集積回路の外部入力端子は、そこから入力される信号を機能マクロの２つ以上の入力端子で同時に使用しない限り、１つの外部入力端子を当該同時に使用しない端子を含む機能マクロの複数の入力端子で共有するようにしたことを特徴とする。
このように構成することにより、共有した１つの外部入力端子から機能マクロの複数の入力端子に対して、各試験パターン毎に対応する信号を適宜供給することが可能となる。
【００２１】
本発明のその他の態様では、少なくとも１つ以上の試験パターンにおいて論理レベルが互いに同一の信号が入力される機能マクロの複数の入力端子に対して、集積回路の特定の外部入力端子から入力した信号を選択的に供給するようにしたことを特徴とする。
このように構成することにより、共有した１つの外部入力端子から機能マクロの複数の入力端子に対して同一の信号を供給することが可能となる。
【００２２】
本発明のその他の態様では、少なくとも１つ以上の試験パターンにおいて論理レベルが一の信号とは逆の信号が入力される機能マクロの入力端子に対して、上記一の信号からその逆論理の信号を集積回路の内部で発生させて選択的に供給するようにしたことを特徴とする。
このように構成することにより、機能マクロの複数の入力端子に対して一の信号とその逆論理の信号とを１つの外部入力端子から供給することが可能となる。
【００２３】
本発明のその他の態様では、少なくとも１つ以上の試験パターンにおいて一の信号より一定量だけ遅れた信号またはその逆論理の信号が入力される機能マクロの入力端子に対して、上記一の信号から一定量だけ遅れた信号またはその逆論理の信号を集積回路の内部で発生させて選択的に供給するようにしたことを特徴とする。
ここで、特定の外部入力端子より入力した一の信号の立ち上がりおよび立ち下がりの遅延量をそれぞれ独立に設定するようにしても良い。
このように構成することにより、機能マクロの複数の入力端子に対して一の信号とその信号から一定量だけ遅れた信号またはその逆論理の信号とを１つの外部入力端子から供給することが可能となる。また、上記一の信号から一定量だけ遅れた信号として、立ち上がり側と立ち下がり側の遅延量を異ならせた信号を供給することが可能となる。
【００２４】
本発明のその他の態様では、上記に示したような各構成において、機能マクロの入力端子に対して入力する信号の選択状態をレジスタに設定された制御情報に従って制御することを特徴とする。ここで、上記レジスタに対する制御情報の設定は、機能マクロとも接続される共通バスを介して行うようにしても良い。
このように構成することにより、機能マクロの入力端子に対して入力する信号の選択状態を制御するために特別な外部端子を集積回路に設けなくても済む。
【００２５】
また、本発明による集積回路の試験装置は、集積回路に内蔵される機能マクロの試験を行うための装置であって、機能マクロの出力端子から出力される信号と、論理レベルが変化しない信号、集積回路の特定の外部入力端子から入力される信号、集積回路の特定の外部入力端子から入力される信号の逆論理の信号、又は集積回路の特定の外部入力端子から入力される信号より一定量だけ遅れた信号を試験の期待値信号として比較することにより、機能マクロの１つ以上の出力端子から出力される信号毎に試験結果の良否を判定し、それぞれの判定結果をまとめて集積回路の特定の外部出力端子に選択的に供給する内部判定回路を備えることを特徴とする。
このように構成することにより、試験結果を出力する出力端子が機能マクロに多数備えられていても、それらの出力端子から出力された試験結果を集積回路の内部で判定して特定の外部出力端子から出力するので、機能マクロの各出力端子から得られた試験結果を外部に出力するために数多くの外部出力端子を集積回路に設けなくても済む。
【００２６】
例えば、本発明の１つの態様では、少なくとも１つ以上の試験パターンにおいて機能マクロの出力端子から出力される論理レベルの変化しない信号と、集積回路の内部で発生させた論理レベル固定の期待値信号とを比較することにより、機能マクロの１つ以上の出力端子から出力される信号毎に試験結果の良否を判定し、それぞれの判定結果をまとめて集積回路の特定の外部出力端子に選択的に供給するようにしたことを特徴とする。
このように構成することにより、試験結果を出力する出力端子が機能マクロに多数備えられていても、それらの出力端子から出力された試験結果を集積回路の内部で判定して特定の外部出力端子から出力することが可能となる。また、比較対象となる論理固定の期待値信号を集積回路の内部で発生しているので、そのような論理固定信号を集積回路の外部入力端子から入力しなくても済む。
【００２７】
本発明のその他の態様では、集積回路が備える特定の外部出力端子以外の外部出力端子は、機能マクロの複数の出力端子から出力される信号を１つの外部出力端子で同時に使用しない限り、当該１つの外部出力端子を機能マクロの複数の出力端子で共有するようにしたことを特徴とする。
このように構成することにより、機能マクロの複数の出力端子から共有した１つの外部出力端子に対して、各試験パターン毎に対応する試験結果の信号を適宜供給することが可能となる。
【００２８】
本発明のその他の態様では、少なくとも１つ以上の試験パターンにおいて機能マクロの複数の出力端子から出力される論理レベル同一の信号と、集積回路の特定の外部入力端子より入力された期待値信号とを比較することにより、機能マクロの１つ以上の出力端子から出力される信号毎に試験結果の良否を判定し、それぞれの判定結果をまとめて集積回路の特定の外部出力端子に選択的に供給するようにしたことを特徴とする。
このように構成することにより、試験結果を出力する出力端子が機能マクロに多数備えられていても、それらの出力端子から出力された試験結果を集積回路の内部で判定して特定の外部出力端子から出力することが可能となる。また、機能マクロの１つ以上の出力端子から出力される信号との比較対象となる期待値信号を特定の外部入力端子より共通に入力しているので、論理レベルが同一の期待値信号を入力するために多数の外部入力端子を集積回路に設けなくても済む。
【００２９】
本発明のその他の態様では、少なくとも１つ以上の試験パターンにおいて一の期待値信号と論理レベルが逆となる期待値信号を上記一の期待値信号から集積回路の内部で発生させ、機能マクロの出力端子から出力される信号と、一の期待値信号およびこれと論理レベルが逆の期待値信号とを夫々比較することにより、機能マクロの１つ以上の出力端子から出力される信号毎に試験結果の良否を判定し、それぞれの判定結果をまとめて集積回路の特定の外部出力端子に選択的に供給するようにしたことを特徴とする。
このように構成することにより、試験結果を出力する出力端子が機能マクロに多数備えられていても、それらの出力端子から出力された試験結果を集積回路の内部で判定して特定の外部出力端子から出力することが可能となる。また、特定の外部入力端子より入力された期待値信号からそれとは逆論理の期待値信号を集積回路の内部で発生しているので、論理レベルが互いに逆の期待値信号を入力するために多数の外部入力端子を集積回路に設けなくても済む。
【００３０】
本発明のその他の態様では、上記一の期待値信号は、リセット信号と同一またはこれと論理レベルが逆の信号であることを特徴とする。
このように構成することにより、期待値信号を入力する端子をリセット端子が兼ねることが可能となる。
【００３１】
本発明のその他の態様では、少なくとも１つ以上の試験パターンにおいて一の期待値信号より一定量だけ遅れた期待値信号またはその逆論理の期待値信号を上記一の期待値信号から集積回路の内部で発生させ、機能マクロの出力端子から出力される信号と、一の期待値信号およびこれから一定量だけ遅れた期待値信号またはその逆論理の期待値信号とを夫々比較することにより、機能マクロの１つ以上の出力端子から出力される信号毎に試験結果の良否を判定し、それぞれの判定結果をまとめて集積回路の特定の外部出力端子に選択的に供給するようにしたことを特徴とする。
ここで、上記特定の外部入力端子より入力した一の期待値信号の立ち上がりおよび立ち下がりの遅延量をそれぞれ独立に設定するようにしても良い。
このように構成することにより、試験結果を出力する出力端子が機能マクロに多数備えられていても、それらの出力端子から出力された試験結果を集積回路の内部で判定して特定の外部出力端子から出力することが可能となる。また、特定の外部入力端子より入力された期待値信号から一定量だけ遅れた期待値信号またはその逆論理の期待値信号を集積回路の内部で発生しているので、一の期待値信号と一定量だけ遅れた期待値信号等を入力するために多数の外部入力端子を集積回路に設けなくても済む。また、上記一の信号から一定量だけ遅れた信号として、立ち上がり側と立ち下がり側の遅延量を異ならせた信号を集積回路の内部で発生することが可能となる。
【００３２】
本発明のその他の態様では、上記に示したような各構成において、機能マクロの出力端子から出力される信号毎に行われる試験結果の良否判定をレジスタに設定された制御情報に従って制御することを特徴とする。ここで、上記レジスタに対する制御情報の設定は、機能マクロとも接続される共通バスを介して行うようにしても良い。
このように構成することにより、機能マクロでの試験結果の良否判定を制御するために特別な外部端子を集積回路に設けなくても済む。
【００３３】
【発明の実施の形態】
以下、本発明の一実施形態を図面に基づいて説明する。
システムＬＳＩ等の集積回路に用いられる検証済機能マクロ、特にプロセッサコア等は、動作モード信号、割込信号、エラー信号等の多数の信号を扱う。機能マクロのファンクション試験は、機能単位で分割した幾つかのテストパターン信号を入力して行うが、上述の多数の信号は、大部分のテストパターンにおいて、ある入力信号が固定または他の入力信号と共通、あるいは、ある出力信号が固定または他の出力信号と共通になる等の性質を有する。
【００３４】
例えば、ある特定のテストパターンでファンクション試験を行うときには、割込信号用の端子に入力されるテスト信号は論理レベルが時間経過と共に変化するが、エラー信号用の端子に入力されるテスト信号は論理レベルが固定されるといった具合いである。
以下に述べる各実施形態では、このような性質を考慮して端子情報の入出力を工夫することにより、ファンクション試験に必要な外部端子の削減を図るものである。
【００３５】
（第１の実施形態）
図１は、機能マクロに対してファンクション試験を行う第１の実施形態による原理を示す構成図である。図１に示すように、機能マクロ１には、複数の入力端子ＩＮ0 ，…，ＩＮm ，ＩＮm+1 ，…，ＩＮn が備えられている。また、これら複数の入力端子ＩＮ0 ，…，ＩＮm ，ＩＮm+1 ，…，ＩＮn のそれぞれに対応して、複数のセレクタＳ0 ，…，Ｓm ，Ｓm+1 ，…，Ｓn が備えられている。
【００３６】
これら複数の入力端子ＩＮ0 〜ＩＮn のうち、０番目からｍ番目までの入力端子ＩＮ0 〜ＩＮm は、全てのテストパターンで値が“Ｈ”または“Ｌ”に固定されない（時間経過と共に“Ｈ”または“Ｌ”に論理レベルが変化する）信号を入力する入力端子であるとする。これらの入力端子ＩＮ0 〜ＩＮm に対応するセレクタＳ0 〜Ｓm は、集積回路の外部入力端子ＥＸＴ0 〜ＥＸＴm からファンクション試験動作時に入力される論理レベルが変化する信号（ファンクション試験のための命令や必要な信号）と、集積回路に含まれる機能マクロ１以外の他の回路等から通常動作時に入力される信号とを２入力とし、その何れかを選択して機能マクロ１の各入力端子ＩＮ0 〜ＩＮm に供給する。
【００３７】
また、機能マクロ１のｍ＋１番目からｎ番目までの入力端子ＩＮm+1 〜ＩＮn は、少なくとも１つ以上のテストパターンにおいて値が“Ｈ”または“Ｌ”に固定されることがある信号を入力する入力端子であるとする。これらの入力端子ＩＮm+1 〜ＩＮn に対応するセレクタＳm+1 〜Ｓn は、集積回路の外部入力端子ＥＸＴm+1 〜ＥＸＴk （ｋ＜ｎ）からファンクション試験動作時に入力される論理変動信号と、機能マクロ１以外の他の回路等から通常動作時に入力される信号との他に、“Ｈ”または“Ｌ”の論理固定信号をも入力とし、それらの何れかを選択して機能マクロ１の各入力端子ＩＮm+1 〜ＩＮn に供給する。
【００３８】
ここで、複数ある外部入力端子ＥＸＴ0 〜ＥＸＴk のうち、入力信号の固定が可能な入力端子ＩＮm+1 〜ＩＮn に対応して設けられたセレクタＳm+1 〜Ｓn と接続する外部入力端子ＥＸＴm+1 〜ＥＸＴk は、ここから入力される試験用のパターン信号を機能マクロ１の２つ以上の入力端子で同時に使用しない限り、１つの外部入力端子を当該同時に使用しない端子を含む機能マクロ１の複数の入力端子で共有する。
【００３９】
上記複数のセレクタＳ0 〜Ｓn は、テストモードの設定時においてその制御端子に試験制御レジスタ２から入力されるそれぞれの制御情報に応じて、複数入力の選択状態を切り換える。この試験制御レジスタ２には、機能マクロ１とも接続されている集積回路の共通バスを介して、ファンクション試験の各機能単位（各テストパターン）毎に各セレクタＳ0 〜Ｓn の選択状態を制御するための制御情報が、テストモードの設定前にあらかじめ格納される。
【００４０】
図２は、上記図１に示した原理構成において、機能マクロ１の入力端子がＩＮ0 〜ＩＮ5 までの６個、論理レベルが変動する試験用パターン信号を入力する外部入力端子がＥＸＴ0 〜ＥＸＴ2 までの３個の場合の構成例を示す図である。また、図３は、これらの入力端子ＩＮ0 〜ＩＮ5 および外部入力端子ＥＸＴ0 〜ＥＸＴ2 に入力される信号の例を示すタイミングチャートである。以下に、この図２および図３を用いて説明する。
【００４１】
図３に示す例においては、所定の機能単位で成るファンクションとして、ＦＮ00〜ＦＮ03の４つのテストパターンで試験を順次行うものとする。ここで、第１のテストパターンＦＮ00では、機能マクロ１の入力端子ＩＮ3 ，ＩＮ4 ，ＩＮ5 に供給される信号が“Ｈ”または“Ｌ”に固定され、第２のテストパターンＦＮ01では、機能マクロ１の入力端子ＩＮ2 ，ＩＮ4 ，ＩＮ5 に供給される信号が“Ｈ”または“Ｌ”に固定されている。また、第３のテストパターンＦＮ02では、機能マクロ１の入力端子ＩＮ1 ，ＩＮ2 ，ＩＮ3 に供給される信号が何れも“Ｈ”に固定され、第４のテストパターンＦＮ03では、機能マクロ１の入力端子ＩＮ2 ，ＩＮ3 ，ＩＮ4 ，ＩＮ5 に供給される信号が“Ｈ”または“Ｌ”に固定されている。
【００４２】
以上のことから、図２に示す機能マクロ１が備えている６個の入力端子ＩＮ0 〜ＩＮ5 のうち、０番目の入力端子ＩＮ0 は、ＦＮ00〜ＦＮ03の全てのテストパターンにおいて値が“Ｈ”または“Ｌ”に固定されず、時間経過と共に値が変動する信号を入力する入力端子である。よって、この入力端子ＩＮ0 に対応するセレクタＳ0 は、集積回路の外部入力端子ＥＸＴ0 からファンクション試験動作時に入力される試験用パターン信号と、機能マクロ１以外の他の回路等から通常動作時に入力される信号とを２入力とし、それらの何れかを選択して機能マクロ１の入力端子ＩＮ0 に供給する。したがって、この場合において外部入力端子ＥＸＴ0 は、機能マクロ１の入力端子ＩＮ0 専用の外部端子ということになる。
【００４３】
また、機能マクロ１の０番目の入力端子ＩＮ0 を除く他の入力端子ＩＮ1 〜ＩＮ5 は、少なくとも１つ以上のテストパターンにおいて値が“Ｈ”または“Ｌ”に固定されることがある信号を入力する入力端子である。よって、これらの入力端子ＩＮ1 〜ＩＮ5 に対応するセレクタＳ1 〜Ｓ5 は、集積回路の外部入力端子ＥＸＴ1 ，ＥＸＴ2 からファンクション試験動作時に入力される信号と、機能マクロ１以外の他の回路等から通常動作時に入力される信号と、“Ｈ”または“Ｌ”の固定論理信号とを入力とし、それらの何れかを選択して機能マクロ１の各入力端子ＩＮ1 〜ＩＮ5 に供給する。
【００４４】
ここで、何れかのテストパターンにおいて入力信号の固定が可能な入力端子ＩＮ1 〜ＩＮ5 に対応して設けられたセレクタＳ1 〜Ｓ5 と接続する外部入力端子ＥＸＴ1 ，ＥＸＴ2 のうち、一方の外部入力端子ＥＸＴ1 は、機能マクロ１の２つの入力端子ＩＮ1 ，ＩＮ4 で共有し、他方の外部入力端子ＥＸＴ2 は、機能マクロ１の３つの入力端子ＩＮ2 ，ＩＮ3 ，ＩＮ5 で共有する。
【００４５】
すなわち、ＦＮ00〜ＦＮ03の全てのテストパターンにおいて、外部入力端子ＥＸＴ1 から入力される試験用パターン信号は、２つの入力端子ＩＮ1 ，ＩＮ4 で同時に使用することはない（一方は必ず“Ｈ”に固定されている）。また、外部入力端子ＥＸＴ2 から入力される試験用パターン信号は、３つの入力端子ＩＮ2 ，ＩＮ3 ，ＩＮ5 のうち２つ以上で同時に使用することはない（何れか２つは必ず“Ｈ”または“Ｌ”に固定されている）。よって、上述のように１つの外部入力端子を機能マクロ１の複数の入力端子で共有することが可能である。
【００４６】
上記試験制御レジスタ２には、テストモードの設定前に、機能マクロ１とも接続されている共通バスを介して、それぞれのテストパターンＦＮ00〜ＦＮ03毎に各セレクタＳ0 〜Ｓ5 の選択状態を制御するための制御情報を格納する。すなわち、試験制御レジスタ２自体に専用のアドレスを与え（アドレス空間の一部を試験制御レジスタ２に割り当てる）、機能マクロ１が外部とデータのやり取りをするのと同様の手順に従って、必要な制御情報を試験制御レジスタ２に書き込む。その後テストモードが設定されると、この試験制御レジスタ２内に格納された制御情報が各セレクタＳ0 〜Ｓ5 の制御端子に対して各テストパターン毎に順次与えられる。これらのセレクタＳ0 〜Ｓ5 は、この試験制御レジスタ２から入力されるそれぞれの制御情報に応じて、複数入力の選択状態を切り換える。
【００４７】
すなわち、第１のテストパターンＦＮ00による試験実行時においては、セレクタＳ0 〜Ｓ2 では外部入力端子ＥＸＴ0 〜ＥＸＴ2 からの試験用パターン信号を選択し、セレクタＳ3 ，Ｓ4 では“Ｈ”の論理固定信号を選択し、セレクタＳ5 では“Ｌ”の論理固定信号を選択する。また、次の第２のテストパターンＦＮ01による試験実行時においては、セレクタＳ0 ，Ｓ1 ，Ｓ3 では外部入力端子ＥＸＴ0 〜ＥＸＴ2 からの試験用パターン信号を選択し、セレクタＳ4 では“Ｈ”の論理固定信号を選択し、セレクタＳ2 ，Ｓ5 では“Ｌ”の論理固定信号を選択する。
【００４８】
また、第３のテストパターンＦＮ02による試験実行時においては、セレクタＳ0 ，Ｓ4 ，Ｓ5 では外部入力端子ＥＸＴ0 〜ＥＸＴ2 からの試験用パターン信号を選択し、セレクタＳ1 〜Ｓ3 では“Ｈ”の論理固定信号を選択する。また、次の第４のテストパターンＦＮ03による試験実行時においては、セレクタＳ0 ，Ｓ1 では外部入力端子ＥＸＴ0 ，ＥＸＴ1 からの試験用パターン信号を選択し、セレクタＳ4 では“Ｈ”の論理固定信号を選択し、セレクタＳ2 ，Ｓ3 ，Ｓ5 では“Ｌ”の論理固定信号を選択する。
【００４９】
以上のように、図１に示す第１の実施形態においては、機能マクロ１が備える複数の入力端子ＩＮ0 〜ＩＮn のうち、少なくとも１つ以上のテストパターンにおいて値が“Ｈ”または“Ｌ”に固定される信号を入力する入力端子ＩＮm+1 〜ＩＮn については、集積回路内部の試験制御回路（図示せず）で発生させた論理固定信号を選択的に供給し、集積回路の外部入力端子ＥＸＴ0 〜ＥＸＴk からそのような論理固定信号を入力しなくても済むようにしている。
【００５０】
さらに、集積回路が備える複数の外部入力端子ＥＸＴ0 〜ＥＸＴk のうち、入力信号の固定が可能な入力端子ＩＮm+1 〜ＩＮn に対応して設けられたセレクタＳm+1 〜Ｓn と接続する外部入力端子ＥＸＴm+1 〜ＥＸＴn は、ここから入力される試験用パターン信号を機能マクロ１の２つ以上の入力端子で同時に使用しない限り、１つの外部入力端子を当該同時に使用しない端子を含む機能マクロ１の複数の入力端子で共有するようにしている。
【００５１】
これにより、試験用パターン信号を入力するための外部入力端子ＥＸＴ0 〜ＥＸＴk は、機能マクロ１が備える入力端子ＩＮ0 〜ＩＮn と同数設ける必要がなく（ｋ＜ｎ）、外部入力端子の数を削減することができる。図２の構成例では、ファンクション試験時に必要な外部入力端子はＥＸＴ0 〜ＥＸＴ2 の３個で良く、端子数を３個削減することができる。特に、機能マクロ１がプロセッサの場合は、特定の試験で入力信号の値を固定可能な端子は十数〜数十本になることが多いため、外部入力端子数を大幅に削減することができる。
【００５２】
また、本実施形態では、機能マクロ１の入力側に設けた各セレクタＳ0 〜Ｓn の制御を、試験制御レジスタ２に設定した制御情報に従って行うようにし、この試験制御レジスタ２内の制御情報の設定は、集積回路の共通バスを使用して行うようにしている。したがって、集積回路の外部から試験制御レジスタ２に制御情報を書き込むための特別な端子を集積回路に設ける必要がなく、外部入力端子数の増大を抑制することができる。また、既に定義してあるトランザクションに従って試験制御レジスタ２内に制御情報を書き込めば良いので、特別な手続きを新たに用意しなくても良いというメリットも有する。この共通バスを用いたメリットは、以下に述べる各実施形態においても同様に得られるものである。
【００５３】
（第２の実施形態）
図４は、機能マクロに対してファンクション試験を行う第２の実施形態による原理を示す構成図である。図４に示すように、機能マクロ１には、複数の入力端子ＩＮ0 ，…，ＩＮm ，ＩＮm+1 ，…，ＩＮn-1 ，ＩＮn が備えられている。また、これら複数の入力端子ＩＮ0 ，…，ＩＮm ，ＩＮm+1 ，…，ＩＮn-1 ，ＩＮn のそれぞれに対応して、複数のセレクタＳ0 ，…，Ｓm ，Ｓm+1 ，…，Ｓn-1 ，Ｓn が備えられている。
【００５４】
これら複数の入力端子ＩＮ0 〜ＩＮn のうち、０番目からｍ番目までの入力端子ＩＮ0 〜ＩＮm は、全てのテストパターンにおいて他の端子とは異なる独自の信号を入力する入力端子であるとする。これらの入力端子ＩＮ0 〜ＩＮm に対応するセレクタＳ0 〜Ｓm は、集積回路の外部入力端子ＥＸＴ1 〜ＥＸＴm+1 からファンクション試験動作時に入力される試験用パターン信号と、集積回路に含まれる機能マクロ１以外の他の回路等から通常動作時に入力される信号とを２入力とし、その何れかを選択して機能マクロ１の各入力端子ＩＮ0 〜ＩＮm に供給する。
【００５５】
また、機能マクロ１のｍ＋１番目からｎ番目までの入力端子ＩＮm+1 〜ＩＮn は、少なくとも１つ以上のテストパターンにおいて、互いに同一の信号を入力し得る入力端子であるとする。これらの入力端子ＩＮm+1 〜ＩＮn に対応するセレクタＳm+1 〜Ｓn は、外部入力端子ＥＸＴ0 からファンクション試験動作時に入力される１つの試験用パターン信号と、他の外部入力端子から入力される異なる試験用パターン信号と、集積回路に含まれる機能マクロ１以外の他の回路等から通常動作時に入力される信号とを３入力とし、それらの何れかを選択して機能マクロ１の各入力端子ＩＮm+1 〜ＩＮn に供給する。
【００５６】
このうちセレクタＳn-1 ，Ｓn は、ファンクション試験動作時においては、機能マクロ１の各入力端子ＩＮm+1 〜ＩＮn に対応して設けられた各セレクタＳm+1 〜Ｓn に共通に接続する外部入力端子ＥＸＴ0 から入力される試験用パターン信号と、各入力端子ＩＮn-1 ，ＩＮn に対応して設けられた各セレクタＳn-1 ，Ｓn に共通に接続する外部入力端子ＥＸＴk から入力される試験用パターン信号との何れかを選択し、対応する入力端子ＩＮn-1 ，ＩＮn に供給する。
【００５７】
このように、本実施形態においては、機能マクロ１が備える複数の入力端子ＩＮ0 〜ＩＮn のうち、少なくとも１つ以上のテストパターンにおいて同じ試験用パターン信号を入力し得る複数の入力端子間で１つの外部入力端子を共有する（複数の入力端子ＩＮm+1 ，…，ＩＮn-1 ，ＩＮn 間で１つの外部入力端子ＥＸＴ0 を共有し、２つの入力端子ＩＮn-1 ，ＩＮn 間で１つの外部入力端子ＥＸＴk を共有する）。ここで、１つのセレクタに入力される複数の試験用パターン信号は、そのセレクタに対応する機能マクロ１の入力端子で同時には使用しないものである。
【００５８】
上記複数のセレクタＳ0 〜Ｓn は、テストモードの設定時においてその制御端子に試験制御レジスタ２から入力されるそれぞれの制御情報に応じて、複数入力の選択状態を切り換える。この試験制御レジスタ２には、機能マクロ１とも接続されている集積回路の共通バスを介して、ファンクション試験の各テストパターン毎に各セレクタＳ0 〜Ｓn の選択状態を制御するための制御情報が、テストモードの設定前にあらかじめ格納される。
【００５９】
図５は、上記図４に示した原理構成において、機能マクロ１の入力端子がＩＮ0 〜ＩＮ5 までの６個、試験用パターン信号を入力する外部入力端子がＥＸＴ0 〜ＥＸＴ2 までの３個の場合の構成例を示す図である。また、図６は、これらの入力端子ＩＮ0 〜ＩＮ5 および外部入力端子ＥＸＴ0 〜ＥＸＴ2 に入力される信号の例を示すタイミングチャートである。以下に、この図５および図６を用いて説明する。
【００６０】
図６に示す例では、所定の機能単位で成るファンクションとして、ＦＮ00〜ＦＮ02の３つのテストパターンで試験を順次行うものとする。ここで、第１のテストパターンＦＮ00では、機能マクロ１の入力端子ＩＮ1 ，ＩＮ2 ，ＩＮ4 に対してある１つの試験用パターン信号が共通に供給され、入力端子ＩＮ3 ，ＩＮ5 に対してこれと異なる試験用パターン信号が共通に供給され、入力端子ＩＮ0 には全く別の試験用パターン信号が供給されている。
【００６１】
また、第２のテストパターンＦＮ01では、機能マクロ１の入力端子ＩＮ1 〜ＩＮ3 に対してある１つの試験用パターン信号が共通に供給され、入力端子ＩＮ4 ，ＩＮ5 に対してこれと異なる試験用パターン信号が共通に供給され、入力端子ＩＮ0 には全く別の試験用パターン信号が供給されている。さらに、第３のテストパターンＦＮ02では、機能マクロ１の入力端子ＩＮ1 〜ＩＮ4 に対してある１つの試験用パターン信号が共通に供給され、入力端子ＩＮ0 ，ＩＮ5 にはこれと異なる試験用パターン信号がそれぞれ別個に供給されている。
【００６２】
以上のことから、図５に示す機能マクロ１が備えている６個の入力端子ＩＮ0 〜ＩＮ5 のうち、０番目の入力端子ＩＮ0 は、ＦＮ00〜ＦＮ02の全てのテストパターンにおいて独自の試験用パターン信号を入力する入力端子である。よって、この入力端子ＩＮ0 に対応するセレクタＳ0 は、集積回路の外部入力端子ＥＸＴ0 からファンクション試験動作時に入力される試験用パターン信号と、機能マクロ１以外の他の回路等から通常動作時に入力される信号とを２入力とし、それらの何れかを選択して機能マクロ１の入力端子ＩＮ0 に供給する。したがって、この場合において外部入力端子ＥＸＴ0 は、機能マクロ１の入力端子ＩＮ0 専用の外部端子ということになる。
【００６３】
また、機能マクロ１の１番目〜４番目の入力端子ＩＮ1 〜ＩＮ4 は、少なくとも１つ以上のテストパターン（例えばＦＮ02）において同一の試験用パターン信号を入力し得る入力端子である。よって、これらの入力端子ＩＮ1 〜ＩＮ4 に対応するセレクタＳ1 〜Ｓ4 に対して、集積回路の外部入力端子ＥＸＴ1 を共通に接続する。また、３番目〜５番目の入力端子ＩＮ3 〜ＩＮ5 も、少なくとも１つ以上のテストパターンにおいて同一の試験用パターン信号（第１のテストパターンＦＮ00で入力端子ＩＮ3 とＩＮ5 、第２のテストパターンＦＮ01で入力端子ＩＮ4 とＩＮ5 、第３のテストパターンＦＮ02で入力端子ＩＮ3 とＩＮ4 が共通）を入力し得る入力端子である。よって、これらの入力端子ＩＮ3 〜ＩＮ5 に対応するセレクタＳ3 〜Ｓ5 に対して、集積回路の外部入力端子ＥＸＴ2 を共通に接続する。
【００６４】
このように構成すると、機能マクロ１の２つの入力端子ＩＮ3 ，ＩＮ4 に対応するセレクタＳ3 ，Ｓ4 には、それぞれ２つの外部入力端子ＥＸＴ1 ，ＥＸＴ2 から２つの試験用パターン信号が入力されることになるが、これらの試験用パターン信号は、それぞれの入力端子ＩＮ3 ，ＩＮ4 で同時には使用しないものである。
【００６５】
上記試験制御レジスタ２には、テストモードの設定前に、機能マクロ１とも接続されている共通バスを介して、それぞれのテストパターンＦＮ00〜ＦＮ02毎に各セレクタＳ0 〜Ｓ5 の選択状態を制御するための制御情報を格納する。その後テストモードが設定されると、この試験制御レジスタ２内に格納された制御情報が各セレクタＳ0 〜Ｓ5 の制御端子に対して各テストパターン毎に順次与えられる。これらのセレクタＳ0 〜Ｓ5 は、この試験制御レジスタ２から入力されるそれぞれの制御情報に応じて、複数入力の選択状態を切り換える。
【００６６】
すなわち、第１のテストパターンＦＮ00による試験実行時においては、セレクタＳ0 では外部入力端子ＥＸＴ0 からの試験用パターン信号を選択し、セレクタＳ1 ，Ｓ2 ，Ｓ4 では外部入力端子ＥＸＴ1 からの試験用パターン信号を選択し、セレクタＳ3 ，Ｓ5 では外部入力端子ＥＸＴ2 からの試験用パターン信号を選択する。
【００６７】
また、次の第２のテストパターンＦＮ01による試験実行時においては、セレクタＳ0 では外部入力端子ＥＸＴ0 からの試験用パターン信号を選択し、セレクタＳ1 〜Ｓ3 では外部入力端子ＥＸＴ1 からの試験用パターン信号を選択し、セレクタＳ4 ，Ｓ5 では外部入力端子ＥＸＴ2 からの試験用パターン信号を選択する。
【００６８】
また、次の第３のテストパターンＦＮ02による試験実行時においては、セレクタＳ0 では外部入力端子ＥＸＴ0 からの試験用パターン信号を選択し、セレクタＳ1 〜Ｓ4 では外部入力端子ＥＸＴ1 からの試験用パターン信号を選択し、セレクタＳ5 では外部入力端子ＥＸＴ2 からの試験用パターン信号を選択する。
【００６９】
以上のように、図４に示す第２の実施形態においては、機能マクロ１が備える複数の入力端子ＩＮ0 〜ＩＮn のうち、少なくとも１つ以上のテストパターンにおいて同じ試験用パターン信号を入力し得る複数の入力端子間で１つの外部入力端子を共有し、集積回路の異なる外部入力端子から同じ試験用パターン信号を入力しなくても済むようにしている。
【００７０】
これにより、ファンクション試験において試験用パターン信号を入力するための外部入力端子ＥＸＴ0 〜ＥＸＴk は、機能マクロ１が備える入力端子ＩＮ0 〜ＩＮn と同数設ける必要がなく（ｋ＜ｎ）、外部入力端子の数を削減することができる。図５の構成例では、ファンクション試験時に必要な外部入力端子はＥＸＴ0 〜ＥＸＴ2 の３個で良く、端子数を３個削減することができる。
【００７１】
（第３の実施形態）
図７は、機能マクロに対してファンクション試験を行う第３の実施形態による原理を示す構成図である。第３の実施形態では、あるテストパターンで使用する２つの試験用パターン信号が互いに逆論理の信号である場合に、その一方の信号のみを外部入力端子から入力して機能マクロ１の入力端子に供給し、他方の逆論理の信号は、その入力した信号をインバータに通すことによって集積回路の内部で生成する。
【００７２】
図７に示す第３の実施形態でも、機能マクロ１には、複数の入力端子ＩＮ0 〜ＩＮn が備えられている。また、これら複数の入力端子ＩＮ0 〜ＩＮn のそれぞれに対応して、複数のセレクタＳ0 〜Ｓn が備えられている。
これら複数の入力端子ＩＮ0 〜ＩＮn のうち、ｍ番目の入力端子ＩＮm に入力される試験用パターン信号と、ｍ＋１番目からｎ番目までの入力端子ＩＮm+1 〜ＩＮn に入力される試験用パターン信号は互いに逆論理の信号であるとする。
【００７３】
さらに、ｍ＋１番目からｎ番目までの入力端子ＩＮm+1 〜ＩＮn は、少なくとも１つ以上のテストパターンにおいて同一の信号を入力し得る入力端子であるとする。よって、この場合は、第２の実施形態と同様に、これらの入力端子ＩＮm+1 〜ＩＮn 間で１つの外部入力端子ＥＸＴ0 を共有し、対応するセレクタＳm+1 〜Ｓn に対して共通の外部入力端子ＥＸＴ0 を接続する。また、この外部入力端子ＥＸＴ0 から入力された試験用パターン信号を論理反転するインバータ３を設け、このインバータ３の出力信号を入力端子ＩＮm に対応するセレクタＳm に入力するようにする。
【００７４】
このように、本実施形態では、ファンクション試験で使用する２つの試験用パターン信号が互いに逆論理の信号である場合に、その一方の信号のみを外部入力端子から入力し、他方の逆論理の信号はその入力した信号からインバータ３を用いて内部で生成する。そして、機能マクロ１が備える複数の入力端子ＩＮ0 〜ＩＮn のうち、少なくとも１つ以上のテストパターンにおいて互いに逆論理の試験用パターン信号を入力し得る複数の入力端子間で１つの外部入力端子を共有するようにしている。
【００７５】
これにより、ファンクション試験において試験用パターン信号を入力するための外部入力端子ＥＸＴ0 〜ＥＸＴk は、機能マクロ１が備える入力端子ＩＮ0 〜ＩＮn と同数設ける必要がなく（ｋ＜ｎ）、外部入力端子の数を削減することができる。
【００７６】
なお、上記図７の例では、第２の実施形態と同様に、機能マクロ１が備える複数の入力端子ＩＮ0 〜ＩＮn のうち、少なくとも１つ以上のテストパターンにおいて同じ試験用パターン信号を入力し得る複数の入力端子間で１つの外部入力端子を共有するようにしているが、本実施形態を必ずしも第２の実施形態と組み合わせて適用する必要はない。また、上記図７の実施形態では、インバータ３で逆論理をとった試験用パターン信号は、機能マクロ１の１つの入力端子にのみ入力しているが、複数の入力端子に入力するようにしても良い。
【００７７】
（第４の実施形態）
図８は、機能マクロに対してファンクション試験を行う第４の実施形態による原理を示す構成図である。第４の実施形態では、あるテストパターンで使用する２つの試験用パターン信号が、一方の試験用パターン信号に対して他方の試験用パターン信号が一定クロックだけ遅れた信号またはその逆論理の信号である場合に、その一方の信号のみを外部入力端子から入力して機能マクロ１の入力端子に供給し、他方の一定クロック遅れた信号またはその逆論理の信号は、その入力した信号を遅延回路に通すことによって集積回路の内部で生成する。
【００７８】
図８に示す第４の実施形態でも、機能マクロ１には、複数の入力端子ＩＮ0 〜ＩＮn が備えられている。また、これら複数の入力端子ＩＮ0 〜ＩＮn のそれぞれに対応して、複数のセレクタＳ0 〜Ｓn が備えられている。
これら複数の入力端子ＩＮ0 〜ＩＮn のうち、ｍ番目の入力端子ＩＮm に入力される試験用パターン信号は、ｍ＋１番目からｎ番目までの入力端子ＩＮm+1 〜ＩＮn に入力される試験用パターン信号から一定クロックだけ遅れた信号またはその逆論理の信号であるとする。
【００７９】
さらに、ｍ＋１番目からｎ番目までの入力端子ＩＮm+1 〜ＩＮn は、少なくとも１つ以上のテストパターンにおいて同一の信号を入力し得る入力端子であるとする。よって、この場合は、第２の実施形態と同様に、これらの入力端子ＩＮm+1 〜ＩＮn 間で１つの外部入力端子ＥＸＴ0 を共有し、対応するセレクタＳm+1 〜Ｓn に対して共通の外部入力端子ＥＸＴ0 を接続する。また、この外部入力端子ＥＸＴ0 から入力された試験用パターン信号を遅延させる遅延回路４を設け、この遅延回路４の出力信号を入力端子ＩＮm に対応するセレクタＳm に入力するようにする。
【００８０】
上記遅延回路４は、その出力信号として、外部入力端子ＥＸＴ0 から入力された試験用パターン信号を一定クロックだけ遅延させた信号を端子Ｑから出力するとともに、当該端子Ｑから出力される試験用パターン信号の逆論理の信号を端子Ｑバーから出力する。ここで、遅延回路４における一定クロックの遅延量は、試験制御レジスタ２から与えられる制御情報に基づいて調整される。
【００８１】
このように、本実施形態では、ファンクション試験で使用するある試験用パターン信号が他の試験用パターン信号から一定クロックだけ遅れた信号またはその逆論理の信号である場合に、その一方の信号のみを外部入力端子から入力し、他方の一定クロックだけ遅れた信号またはその逆論理の信号は、その入力した信号から遅延回路４を用いて内部で生成する。そして、機能マクロ１が備える複数の入力端子ＩＮ0 〜ＩＮn のうち、少なくとも１つ以上のテストパターンにおいて上述のように互いに関連する試験用パターン信号を入力し得る複数の入力端子間で１つの外部入力端子を共有するようにしている。
【００８２】
これにより、ファンクション試験において試験用パターン信号を入力するための外部入力端子ＥＸＴ0 〜ＥＸＴk は、機能マクロ１が備える入力端子ＩＮ0 〜ＩＮn と同数設ける必要がなく（ｋ＜ｎ）、外部入力端子の数を削減することができる。
【００８３】
なお、上記図８の例では、第２の実施形態と同様に、機能マクロ１が備える複数の入力端子ＩＮ0 〜ＩＮn のうち、少なくとも１つ以上のテストパターンにおいて同じ試験用パターン信号を入力し得る複数の入力端子間で１つの外部入力端子を共有するようにしているが、本実施形態を必ずしも第２の実施形態と組み合わせて適用する必要はない。また、上記図８の実施形態では、遅延回路４で遅延させた試験用パターン信号は、機能マクロ１の１つの入力端子にのみ入力しているが、複数の入力端子に入力するようにしても良い。
【００８４】
図９は、上記遅延回路４の一構成例およびその動作例を示す図であり、（ａ）は遅延回路４の構成を示す回路図であり、（ｂ）はその動作を示すタイミングチャートである。図９（ａ）に示す遅延回路４の例では、クロックの立ち上がりタイミングを一定クロック（時間ｔ1 ）だけ遅延させるための遅延部４１と、クロックの立ち下がりタイミングを一定クロック（時間ｔ2 ）だけ遅延させるための遅延部４２とを備えている。
【００８５】
この遅延回路４はまた、遅延部４１の出力信号と遅延を受ける前の元信号とのＡＮＤをとるゲート４３と、遅延部４２の出力信号と遅延を受ける前の元信号の逆論理の信号とのＡＮＤをとるゲート４４と、上記２つのゲート４３，４４の出力信号のＯＲをとるゲート４５とを備えている。
上記２つの遅延部４１，４２の遅延量ｔ1 ，ｔ2 は、図８の試験制御レジスタ２から与えられる制御情報に従って決められる。
【００８６】
図９（ａ）中に示す各ノードＡ〜Ｆに現れる信号を示したのが、図９（ｂ）である。この例によれば、遅延回路４に入力されるノードＡの元信号から、時間ｔ1 だけ立ち上がりを遅延させるとともに、時間ｔ2 だけ立ち下がりを遅延させた信号が生成され、ノードＦに出力されている。このように遅延回路４を構成した場合には、ファンクション試験で使用するある試験用パターン信号が、他の試験用パターン信号の立ち上がりと立ち下がりの両方の遅延量を変えた信号である場合にも、１つの外部入力端子を機能マクロ１の複数の入力端子で共有することが可能となる。
【００８７】
（第５の実施形態）
図１０は、機能マクロに対してファンクション試験を行う第５の実施形態による原理を示す構成図である。この図１０に示す第５の実施形態は、上述した第１〜第４の実施形態を全て組み合わせたものである。
【００８８】
この図１０に示す例では、機能マクロ１が備える複数の入力端子ＩＮ0 〜ＩＮn のうち、例えば０番目の入力端子ＩＮ0 には、外部入力端子ＥＸＴ0 から入力される試験用パターン信号と、それをインバータ３で論理反転した試験用パターン信号と、上記インバータ３で論理反転した信号を更に遅延回路４ａで一定クロックだけ遅延させた信号およびその逆論理の信号と、他の外部入力端子ＥＸＴ1 から入力される試験用パターン信号と、“Ｈ”および“Ｌ”の論理固定信号と、通常動作時の入力信号と、リセット端子ＲＥＳＥＴから入力されるリセット信号との中からセレクタＳ0 によって選択された何れか１つの信号が入力される。
【００８９】
また、ｎ−１番目の入力端子ＩＮn-1 には、外部入力端子ＥＸＴ0 から入力される試験用パターン信号と、それをインバータ３で論理反転した試験用パターン信号と、上記インバータ３で論理反転した信号を更に遅延回路４ｂで一定クロックだけ遅延させた信号およびその逆論理の信号と、他の外部入力端子ＥＸＴk から入力される試験用パターン信号と、“Ｈ”および“Ｌ”の論理固定信号と、通常動作時の入力信号と、リセット端子ＲＥＳＥＴから入力されるリセット信号との中からセレクタＳn-1 によって選択された何れか１つの信号が入力される。
【００９０】
また、ｎ番目の入力端子ＩＮn にも、外部入力端子ＥＸＴ0 から入力される試験用パターン信号と、それをインバータ３で論理反転した試験用パターン信号と、上記インバータ３で論理反転した信号を更に遅延回路４ｃで一定クロックだけ遅延させた信号およびその逆論理の信号と、他の外部入力端子ＥＸＴk から入力される試験用パターン信号と、“Ｈ”および“Ｌ”の論理固定信号と、通常動作時の入力信号と、リセット端子ＲＥＳＥＴから入力されるリセット信号の中からセレクタＳn によって選択された何れか１つの信号が入力される。
【００９１】
このように構成した本実施形態においても、ファンクション試験において試験用パターン信号を入力するための外部入力端子ＥＸＴ0 〜ＥＸＴk は、機能マクロ１が備える入力端子ＩＮ0 〜ＩＮn と同数設ける必要がなく（ｋ＜ｎ）、外部入力端子の数を削減することができる。本実施形態の場合、機能マクロ１が備える複数の入力端子間で共有できる外部入力端子の数が多くなるので、上述した各実施形態をそれぞれ単独で適用する場合に比べて、外部入力端子数を大幅に削減することができる。
【００９２】
（第６の実施形態）
図１１は、機能マクロに対してファンクション試験を行う第６の実施形態による原理を示す構成図である。上記図１０に示した第５の実施形態では、外部入力端子の数を大幅に削減することができるが、各セレクタＳ0 〜Ｓn の規模が大きくなるとともに、当該セレクタＳ0 〜Ｓn の選択状態を制御する試験制御レジスタ２内の制御情報が大きなものとなってしまう。
【００９３】
これに対して、図１１に示す第６の実施形態は、各セレクタＳ0 〜Ｓn に対して必要最小限の信号を入力することにより、各セレクタＳ0 〜Ｓn の規模が必要以上に大きくなり過ぎないようにするとともに、当該セレクタＳ0 〜Ｓn の選択状態を制御する試験制御レジスタ２内の制御情報の情報量も少なくすることができるようにしている。なお、この図１１に示す第６の実施形態は、上述した第１および第２の実施形態を組み合わせたものであるが、実施形態の組み合わせ方はこれに限定されない。
【００９４】
（第７の実施形態）
図１２は、機能マクロに対してファンクション試験を行う第７の実施形態による原理を示す構成図である。上記第１〜第６の実施形態では、ファンクション試験動作時に集積回路の外部入力端子から入力される、あるいは集積回路内部で発生される１つ以上の試験用パターン信号と、集積回路に含まれる機能マクロ１以外の他の回路等から通常動作時に入力される信号とを１つのセレクタに供給し、当該１つのセレクタによってそれら複数の入力の中から使用する信号を一度に選択するようにしていた。
【００９５】
これに対して、第７の実施形態では、機能マクロ１が備える１つの入力端子に対応して、セレクタを２段構成にして設ける。そして、２段構成の一方のセレクタにおいて、複数の試験用パターン信号の中から使用する信号を選択するとともに、他方のセレクタにおいて、上記一方のセレクタで選択した試験用パターン信号と、通常動作時の入力信号との何れかを選択して、機能マクロ１の対応する入力端子に供給するようにする。
【００９６】
図１２に示す例においては、機能マクロ１が備えている複数の入力端子ＩＮ0 〜ＩＮn のそれぞれに対応して、２段構成で成る複数のセレクタＳ0 〜Ｓn が備えられる。これらのうち、例えば０番目のセレクタＳ0 は、２つのセレクタＳ01，Ｓ02を備えている。初段のセレクタＳ01は、外部入力端子ＥＸＴ0 から入力される試験用パターン信号と、“Ｌ”レベルに固定された試験用パターン信号とを２入力とし、その何れかを選択して後段のセレクタＳ02に供給する。
【００９７】
この後段のセレクタＳ02は、上記初段のセレクタＳ01で選択された試験用パターン信号と、集積回路に含まれる機能マクロ１以外の他の回路等から通常動作時に入力される信号とを２入力とし、その何れかを選択して機能マクロ１の対応する入力端子ＩＮ0 に供給する。
【００９８】
この場合、初段のセレクタＳ01における選択状態は、試験制御レジスタ２から与えられる制御情報に従って制御される。また、後段のセレクタＳ02における選択状態は、図示しない試験制御回路から与えられるテストモード信号に従って制御される。すなわち、テストモードが設定されている場合は、初段のセレクタＳ01から供給された試験用パターン信号を選択し、テストモードが設定されていない場合は、集積回路に含まれる機能マクロ１以外の他の回路等から入力される通常動作時の信号を選択する。
【００９９】
上記のようにセレクタＳ0 を構成すれば、その内部の各セレクタＳ01，Ｓ02は何れも２入力の選択動作となる。よって、その選択状態を制御する試験制御レジスタ２内の制御情報は、１つのセレクタＳ0 に対して１ビット長とすることができるので、制御情報の情報量を少なくすることができるとともに、セレクタＳ0 の負担を軽減することができる。
【０１００】
なお、ｎ番目のセレクタＳn のように、初段のセレクタＳn1で選択し得る試験用パターン信号の数が３つ（２つの外部入力端子ＥＸＴ0 ，ＥＸＴ1 から入力される試験用パターン信号と、“Ｈ”に固定された試験用パターン信号の３つ）ある場合は、初段のセレクタＳn1は３入力となる。また、場合によっては、初段のセレクタが更に多くの入力を有することもあり得る。
【０１０１】
（第８の実施形態）
以上に述べた第１〜第７の実施形態では、機能マクロ１の入力側に着目し、試験用パターン信号を入力する集積回路の外部入力端子数を削減することについて説明してきた。これに対して、以下に述べる第８の実施形態を含む各実施形態では、機能マクロ１の出力側に着目し、ファンクション試験の結果を出力する集積回路の外部出力端子数を削減することについて説明する。
【０１０２】
図１３は、機能マクロに対してファンクション試験を行う第８の実施形態による原理を示す構成図である。図１３に示すように、機能マクロ１には、複数の出力端子ＯＵＴ0 ，…，ＯＵＴm-1 ，ＯＵＴm ，…，ＯＵＴn-1 ，ＯＵＴn が備えられている。
【０１０３】
これら複数の出力端子ＯＵＴ0 〜ＯＵＴn のうち、０番目からｍ−１番目までの出力端子ＯＵＴ0 〜ＯＵＴm-1 は、集積回路の外部出力端子ＥＸＴ0 ′〜ＥＸＴm-1 ′と直接接続され、機能マクロ１で処理されたファンクション試験の結果がそのまま出力される。
【０１０４】
また、ｍ番目からｎ番目までの出力端子ＯＵＴm 〜ＯＵＴn のそれぞれに対応して、複数の比較器Ｃm 〜Ｃn が備えられている。これらの比較器Ｃm 〜Ｃn は、それぞれ対応する出力端子ＯＵＴm 〜ＯＵＴn から出力された試験結果の信号と、各比較器Ｃm 〜Ｃn に対応して設けられた複数のセレクタＳm 〜Ｓn によって選択された“Ｈ”または“Ｌ”の論理固定信号とを比較し、両者が一致する場合に“Ｈ”の信号を出力する。
【０１０５】
上記セレクタＳm 〜Ｓn は、“Ｈ”および“Ｌ”の論理固定信号を２入力として、その何れかを試験制御レジスタ２から与えられる制御情報に従って選択するものである。この試験制御レジスタ２には、テストモードの設定前に、機能マクロ１とも接続されている集積回路の共通バスを介して、ファンクション試験の各テストパターン毎に各セレクタＳm 〜Ｓn の選択状態を制御するための制御情報が格納される。
【０１０６】
ここで、各セレクタＳm 〜Ｓn にそれぞれ入力される２つの論理固定信号は、機能マクロ１においてファンクション試験を行ったときにその結果として期待される正解値である。ある試験用パターン信号を用いてファンクション試験を行った結果が固定値として出力されるような場合、各比較器Ｃm 〜Ｃn は、各出力端子ＯＵＴm 〜ＯＵＴn から出力された試験結果の論理固定信号と、対象となるテストパターンに応じて各セレクタＳm 〜Ｓn で選択された“Ｈ”または“Ｌ”の期待値信号とを比較し、その比較結果をＡＮＤゲート５に出力する。
【０１０７】
本実施形態では、集積回路のｍ番目からｋ番目までの外部出力端子ＥＸＴm ′〜ＥＸＴk ′（ｋ＜ｎ）のそれぞれに対応して、複数のセレクタＳm ′〜Ｓk ′が備えられている。このうちｍ番目のセレクタＳm ′は、上記ＡＮＤゲート５から出力される信号と、集積回路に含まれる機能マクロ１以外の他の回路等から通常動作時に出力される信号とを２入力とし、その何れかを選択して集積回路のｍ番目の外部出力端子ＥＸＴm ′に供給する。
【０１０８】
また、ｍ＋１番目からｋ番目までのセレクタＳm+1 ′〜Ｓk ′は、機能マクロ１の各出力端子ＯＵＴm 〜ＯＵＴn から出力されるファンクション試験の結果の信号と、集積回路に含まれる機能マクロ１以外の他の回路等から通常動作時に出力される信号とを入力とし、その何れかを選択して集積回路のｍ＋１番目からｋ番目までの外部出力端子ＥＸＴm+1 ′〜ＥＸＴk ′に供給する。
【０１０９】
すなわち、ある試験用パターン信号を用いてファンクション試験を行った結果が固定値として出力されるような場合には、機能マクロ１の各出力端子ＯＵＴm 〜ＯＵＴn から出力される試験結果を各比較器Ｃm 〜Ｃn で比較した後、ＡＮＤゲート５でまとめて外部出力端子ＥＸＴm ′に出力する。一方、ファンクション試験を行った結果が論理レベルの変動する信号として出力されるような場合には、機能マクロ１の各出力端子ＯＵＴm 〜ＯＵＴn から出力される試験結果を外部出力端子ＥＸＴm+1 ′〜ＥＸＴk ′より外部に出力し、集積回路の外部において試験結果を判定する。
【０１１０】
ここで、集積回路が備える特定の外部出力端子ＥＸＴm ′以外の複数の外部出力端子ＥＸＴm+1 ′〜ＥＸＴk ′は、機能マクロ１の複数の出力端子ＯＵＴm 〜ＯＵＴn から出力される試験結果の信号を１つの外部出力端子で同時に使用しない限り、当該１つの外部出力端子を機能マクロ１の複数の出力端子で共有する。図１３の例では、機能マクロ１の２つの出力端子ＯＵＴn-1 ，ＯＵＴn で１つの外部出力端子ＥＸＴk ′を共有している。
【０１１１】
以上のように、第８の実施形態においては、論理レベルが“Ｈ”または“Ｌ”に固定された期待値信号を比較基準として選択的に入力する比較器Ｃm 〜Ｃn を機能マクロ１の出力側に接続し、当該期待値信号の選択を行うセレクタＳm 〜Ｓn と比較器Ｃm 〜Ｃn とを試験制御レジスタ２内の制御情報によって制御する。そして、特定の試験用パターン信号で試験を行ったときの期待値が論理固定となる場合に、機能マクロ１の出力端子ＯＵＴm 〜ＯＵＴn に接続されている比較器Ｃm 〜Ｃn の比較結果をＡＮＤゲート５でまとめて１つの外部出力端子ＥＸＴm ′に出力するようにしている。
【０１１２】
さらに、集積回路が備える複数の外部出力端子ＥＸＴ0 ′〜ＥＸＴk ′のうち、ＡＮＤゲート５の出力信号が選択的に供給される外部出力端子ＥＸＴm ′以外の外部出力端子ＥＸＴm+1 ′〜ＥＸＴk ′は、機能マクロ１の複数の出力端子ＯＵＴm 〜ＯＵＴn から出力される試験結果の信号を１つの外部出力端子で同時に使用しない限り、当該１つの外部出力端子を機能マクロ１の複数の出力端子で共有するようにしている。
【０１１３】
これにより、機能マクロ１での試験結果の信号を出力するための外部出力端子ＥＸＴ0 ′〜ＥＸＴk ′は、機能マクロ１が備える出力端子ＯＵＴ0 〜ＯＵＴn と同数設ける必要がなく（ｋ＜ｎ）、ファンクション試験に必要な外部出力端子の数を削減することができる。また、比較対象となる論理固定の期待値信号を集積回路の内部で発生しているので、そのような論理固定信号を入力するための外部入力端子を集積回路に設けなくても済み、端子数の増大を抑制できる。
【０１１４】
また、本実施形態では、機能マクロ１の出力側に設けた各セレクタＳm 〜Ｓn ，Ｓm ′〜Ｓk ′の制御を、試験制御レジスタ２に設定した制御情報に従って行うようにし、この試験制御レジスタ２内の制御情報の設定は、集積回路の共通バスを使用して行うようにしている。したがって、集積回路の外部から試験制御レジスタ２に制御情報を書き込むための特別な端子を集積回路に設ける必要がなく、外部入力端子数の増大を抑制することができる。また、既に定義してあるトランザクションに従って試験制御レジスタ２内に制御情報を書き込めば良いので、特別な手続きを新たに用意しなくても良いというメリットも有する。この共通バスを用いたメリットは、以下に述べる各実施形態においても同様に得られる。
【０１１５】
（第９の実施形態）
図１４は、機能マクロに対してファンクション試験を行う第９の実施形態による原理を示す構成図である。図１４に示す第９の実施形態においても、上述した第８の実施形態と同様に、機能マクロ１が備えている複数の出力端子ＯＵＴ0 〜ＯＵＴn のうち、０番目からｍ−１番目までの出力端子ＯＵＴ0 〜ＯＵＴm-1 が集積回路の外部出力端子ＥＸＴ0 ′〜ＥＸＴm-1 ′と直接接続されるとともに、ｍ番目からｎ番目までの出力端子ＯＵＴm 〜ＯＵＴn のそれぞれに対応して複数の比較器Ｃm 〜Ｃn が接続されている。
【０１１６】
また、第８の実施形態と同様に、集積回路のｍ番目からｋ番目までの外部出力端子ＥＸＴm ′〜ＥＸＴk ′（ｋ＜ｎ）のそれぞれに対応して、複数のセレクタＳm ′〜Ｓk ′が備えられている。このうちｍ番目のセレクタＳm ′は、各比較器Ｃm 〜Ｃn から出力された試験判定結果のＡＮＤをとるＡＮＤゲート５から出力される信号と、集積回路に含まれる機能マクロ１以外の他の回路等から通常動作時に出力される信号との何れかを選択して、集積回路のｍ番目の外部出力端子ＥＸＴm ′に供給する。
【０１１７】
また、ｍ＋１番目からｋ番目までのセレクタＳm+1 ′〜Ｓk ′は、機能マクロ１の各出力端子ＯＵＴm 〜ＯＵＴn から出力されるファンクション試験の結果の信号と、集積回路に含まれる機能マクロ１以外の他の回路等から通常動作時に出力される信号とを入力とし、その何れかを選択して集積回路のｍ＋１番目からｋ番目までの外部出力端子ＥＸＴm+1 ′〜ＥＸＴk ′に供給する。
【０１１８】
本実施形態における各比較器Ｃm 〜Ｃn は、それぞれ機能マクロ１の対応する出力端子ＯＵＴm 〜ＯＵＴn から出力された試験結果の信号と、集積回路の１つの外部入力端子から共通に入力されるファンクション試験の１つの期待値信号とを比較し、両者が一致する場合に“Ｈ”の信号をＡＮＤゲート５に出力する。これらの比較器Ｃm 〜Ｃn は、試験制御レジスタ２から与えられる制御情報に従って制御される。
【０１１９】
すなわち、ある試験用パターン信号を用いて機能マクロ１でファンクション試験を行った結果、機能マクロ１の各出力端子ＯＵＴm 〜ＯＵＴn から同じ信号が処理結果として出力されるような場合、各比較器Ｃm 〜Ｃn は、試験制御レジスタ２からの制御情報に従って、各出力端子ＯＵＴm 〜ＯＵＴn から出力された試験結果の信号と、外部入力端子から入力された一の期待値信号とを比較し、その比較結果をＡＮＤゲート５に出力する。そして、これらの比較器Ｃm 〜Ｃn から出力されたそれぞれの比較結果をＡＮＤゲート５でまとめて、外部出力端子ＥＸＴm ′に選択的に出力する。
【０１２０】
一方、機能マクロ１においてファンクション試験を行った結果、機能マクロ１の各出力端子ＯＵＴm 〜ＯＵＴn の全てあるいは一部から出力される信号が同一にはならない場合には、そのように信号が同一とならない出力端子から出力される試験結果の信号を外部出力端子ＥＸＴm+1 ′〜ＥＸＴk ′より外部に出力し、集積回路の外部において試験結果を判定することになる。
【０１２１】
本実施形態においても、集積回路が備える特定の外部出力端子ＥＸＴm ′以外の複数の外部出力端子ＥＸＴm+1 ′〜ＥＸＴk ′は、機能マクロ１の複数の出力端子ＯＵＴm 〜ＯＵＴn から出力される試験結果の信号を１つの外部出力端子で同時に使用しない限り、当該１つの外部出力端子を機能マクロ１の複数の出力端子で共有する。図１４の例でも、機能マクロ１の２つの出力端子ＯＵＴn-1 ，ＯＵＴn で１つの外部出力端子ＥＸＴk ′を共有している。
【０１２２】
以上のように、第９の実施形態においては、比較基準となる期待値信号として機能マクロ１の各出力端子ＯＵＴm 〜ＯＵＴn に共通の信号を入力する比較器Ｃm 〜Ｃn を機能マクロ１の出力側に接続し、当該比較器Ｃm 〜Ｃn を試験制御レジスタ２内の制御情報によって制御する。そして、特定の試験用パターン信号で試験を行ったときの期待値信号が機能マクロ１の各出力端子ＯＵＴm 〜ＯＵＴn で同一となる場合に、当該出力端子ＯＵＴm 〜ＯＵＴn に接続されている比較器Ｃm 〜Ｃn の比較結果をＡＮＤゲート５でまとめて１つの外部出力端子ＥＸＴm ′に出力するようにしている。
【０１２３】
さらに、集積回路が備える複数の外部出力端子ＥＸＴ0 ′〜ＥＸＴk ′のうち、ＡＮＤゲート５の出力信号が選択的に供給される外部出力端子ＥＸＴm ′以外の外部出力端子ＥＸＴm+1 ′〜ＥＸＴk ′は、機能マクロ１の複数の出力端子ＯＵＴm 〜ＯＵＴn から出力される試験結果の信号を１つの外部出力端子で同時に使用しない限り、当該１つの外部出力端子を機能マクロ１の複数の出力端子で共有するようにしている。
【０１２４】
これにより、機能マクロ１での試験結果の信号を出力するための外部出力端子ＥＸＴ0 ′〜ＥＸＴk ′は、機能マクロ１が備える出力端子ＯＵＴ0 〜ＯＵＴn と同数設ける必要がなく（ｋ＜ｎ）、ファンクション試験に必要な外部出力端子の数を削減することができる。また、集積回路の１つの外部入力端子から入力した１つの期待値信号を機能マクロ１の複数の出力端子に共通に入力しているので、論理レベルが同一の期待値信号を入力するために多数の外部入力端子を集積回路に設けなくても済み、端子数の増大を抑制することができる。
【０１２５】
なお、本実施形態において各比較器Ｃm 〜Ｃn に対して入力する共通の期待値信号は、リセット信号と同一の信号であっても良い。機能マクロ１が備える各出力端子ＯＵＴ0 〜ＯＵＴn のうち、特定の試験用パターン信号に基づくファンクション試験で出力対象とならない出力端子の期待値は、リセット端子の論理レベルと密接に関係している場合がある。そのため、このようなときには、該当する出力端子に対応して設けられた比較器のリファレンス用にリセット信号を共通に供給することにより、特に期待値信号を入力するための外部入力端子を設けることが不要となり、端子数の増大を抑制することができる。
【０１２６】
（第１０の実施形態）
図１５は、機能マクロに対してファンクション試験を行う第１０の実施形態による原理を示す構成図である。第１０の実施形態では、ファンクション試験を行った結果得られる２つ以上の信号が互いに逆論理の信号となる場合に、その一方の信号のみを集積回路の外部入力端子から期待値信号として入力して各比較器に供給し、他方の逆論理の期待値信号は、その入力した信号をインバータ６に通すことによって集積回路の内部で生成する。
【０１２７】
図１５に示す例では、集積回路の外部入力端子から入力された共通の期待値信号をｍ＋１番目からｎ番目までの比較器Ｃm+1 〜Ｃn に供給するとともに、その入力された期待値信号をインバータ６に通すことにより逆論理の期待値信号を発生させ、それをｍ番目の比較器Ｃm に供給している。その他の構成は、図１４に示した第９の実施形態と同様であるので、ここでは重複する説明を省略する。
【０１２８】
このように、本実施形態では、ファンクション試験の結果としての２つ以上の期待値信号が互いに逆論理の信号である場合に、その一方の期待値信号のみを外部入力端子から入力し、他方の逆論理の期待値信号はその入力した信号から内部で生成して比較器Ｃm 〜Ｃn に供給する。そして、第８、第９の実施形態と同様に、比較器Ｃm 〜Ｃn の比較結果をＡＮＤゲート５でまとめて１つの外部出力端子ＥＸＴm ′に選択的に出力するようにしている。
【０１２９】
これにより、機能マクロ１での試験結果の信号を出力するための外部出力端子ＥＸＴ0 ′〜ＥＸＴk ′は、機能マクロ１が備える出力端子ＯＵＴ0 〜ＯＵＴn と同数設ける必要がなく（ｋ＜ｎ）、ファンクション試験に必要な外部出力端子の数を削減することができる。また、外部入力端子より入力された期待値信号からそれとは逆論理の期待値信号を集積回路の内部で発生しているので、論理レベルが互いに逆の期待値信号を入力するために多数の外部入力端子を集積回路に設けなくても済み、端子数の増大を抑制することができる。
なお、本実施形態においても、外部入力端子から入力する期待値信号をリセット信号と同一の信号としても良い。
【０１３０】
（第１１の実施形態）
図１６は、機能マクロに対してファンクション試験を行う第１１の実施形態による原理を示す構成図である。第１１の実施形態では、ファンクション試験の結果得られる２つの信号が、一方の信号に対して他方の信号が一定クロックだけ遅れた信号またはその逆論理の信号である場合に、その一方の信号のみを集積回路の外部入力端子から期待値信号として入力して各比較器に供給し、他方の一定クロック遅れた期待値信号またはその逆論理の期待値信号は、その入力した信号を遅延回路７に通すことによって集積回路の内部で生成する。
【０１３１】
図１６に示す例では、集積回路の外部入力端子から入力された共通の期待値信号をｍ＋１番目からｎ番目までの比較器Ｃm+1 〜Ｃn に供給するとともに、その入力された期待値信号を遅延回路７に通すことによって一定クロックだけ遅れた期待値信号およびその逆論理の期待値信号を発生させている。そして、この遅延回路７の端子Ｑから出力される一定クロック遅れた期待値信号と、端子Ｑバーから出力されるこれとは逆論理の期待値信号との何れかをセレクタＳt で選択し、ここで選択した期待値信号をｍ番目の比較器Ｃm に供給している。
【０１３２】
ここで、上記セレクタＳt における選択状態は、試験制御レジスタ２から与えられる制御情報に従って制御される。また、遅延回路７における一定クロックの遅延量も、試験制御レジスタ２から与えられる制御情報に従って調整される。その他の構成は、図１４に示した第９の実施形態と同様であるので、ここでは重複する説明を省略する。
【０１３３】
このように、本実施形態では、ファンクション試験の結果としてのある期待値信号が他の期待値信号から一定クロックだけ遅れた信号またはその逆論理の信号である場合に、その一方の期待値信号のみを外部入力端子から入力し、他方の一定クロックだけ遅れた期待値信号またはその逆論理の期待値信号は、外部入力端子より入力した期待値信号から内部で生成する。そして、第８、第９の実施形態と同様に、これらの期待値信号を各比較器Ｃm 〜Ｃn に供給し、そこでの比較結果をＡＮＤゲート５でまとめて１つの外部出力端子ＥＸＴm ′に選択的に出力するようにしている。
【０１３４】
これにより、機能マクロ１での試験結果の信号を出力するための外部出力端子ＥＸＴ0 ′〜ＥＸＴk ′は、機能マクロ１が備える出力端子ＯＵＴ0 〜ＯＵＴn と同数設ける必要がなく（ｋ＜ｎ）、ファンクション試験に必要な外部出力端子の数を削減することができる。また、外部入力端子より入力された期待値信号から一定量だけ遅れた期待値信号またはその逆論理の期待値信号を集積回路の内部で発生しているので、一の期待値信号と一定量だけ遅れた期待値信号等を入力するために多数の外部入力端子を集積回路に設けなくても済み、端子数の増大を抑制することができる。
【０１３５】
なお、本実施形態における遅延回路７も、図９に示したように構成することが可能である。このように遅延回路７を構成すれば、遅延回路７に入力される元信号から、立ち上がりタイミングと立ち下がりタイミングとを異なる量で遅延させた期待値信号を生成することができる。
また、本実施形態においても、外部入力端子から入力する期待値信号をリセット信号と同一の信号としても良い。
【０１３６】
（第１２の実施形態）
図１７は、機能マクロに対してファンクション試験を行う第１２の実施形態による原理を示す構成図である。この図１７に示す第１２の実施形態は、上述した第８〜第１１の実施形態を全て組み合わせたものである。
【０１３７】
この図１７に示す例では、機能マクロ１が備える複数の出力端子ＯＵＴ0 〜ＯＵＴn は、ファンクション試験の結果を集積回路の外部で判定するときのために外部出力端子ＥＸＴ1 ′〜ＥＸＴk ′に接続されるとともに、ファンクション試験の結果を集積回路の内部で判定するときのために複数の比較器Ｃ0 〜Ｃn の一方の入力端子に接続される。この比較器Ｃ0 〜Ｃn の他方の入力端子には、それぞれセレクタＳ0 〜Ｓn の出力が接続される。
【０１３８】
例えば、０番目のセレクタＳ0 は、外部入力端子から入力される試験結果の期待値信号と、それをインバータ６ａで論理反転した期待値信号と、リセット端子から入力されるリセット信号と、それをインバータ６ｂで論理反転した信号と、上記外部入力端子およびリセット端子から入力された信号の何れか（セレクタＳa によって選択される）を遅延回路７ａで一定クロックだけ遅延させた信号およびその逆論理の信号と、“Ｈ”および“Ｌ”に論理固定された期待値信号とを入力とし、それらの中から試験制御レジスタ２より与えられる制御情報に従って何れか１つを選択する。
【０１３９】
また、ｎ番目のセレクタＳn は、外部入力端子から入力される試験結果の期待値信号と、それをインバータ６ａで論理反転した期待値信号と、リセット端子から入力されるリセット信号と、それをインバータ６ｂで論理反転した信号と、上記外部入力端子およびリセット端子から入力された信号の何れか（セレクタＳb によって選択される）を遅延回路７ｂで一定クロックだけ遅延させた信号およびその逆論理の信号と、“Ｈ”および“Ｌ”に論理固定された期待値信号とを入力とし、それらの中から試験制御レジスタ２より与えられる制御情報に従って何れか１つを選択する。
【０１４０】
各比較器Ｃ0 〜Ｃn は、機能マクロ１の各出力端子ＯＵＴm 〜ＯＵＴn から出力された試験結果の信号と、対象となるテストパターンに応じて各セレクタＳ0 〜Ｓn で選択された期待値信号とを比較し、両者が一致するか否かの比較結果をセレクタＳ0 ′〜Ｓn ′に出力する。そして、各セレクタＳ0 ′〜Ｓn ′は、この比較器Ｃ0 〜Ｃn から出力された比較結果の信号と“Ｈ”の論理固定信号との何れかを選択して、ＡＮＤゲート５に出力する。
【０１４１】
ここで、各セレクタＳ0 ′〜Ｓn ′は、試験制御レジスタ２から与えられる制御情報に従って入力信号の選択状態を切り換える。すなわち、機能マクロ１の各出力端子ＯＵＴ0 〜ＯＵＴn から出力される試験結果の信号を外部出力端子ＥＸＴ1 ′〜ＥＸＴk ′より出力して集積回路の外部で判定を行うときは、各セレクタＳ0 ′〜Ｓn ′は“Ｈ”の論理固定信号を選択する。一方、機能マクロ１の各出力端子ＯＵＴ0 〜ＯＵＴn から出力される試験結果を比較器Ｃm 〜Ｃn やＡＮＤゲート５を用いて集積回路の内部で判定するときは、各セレクタＳ0 ′〜Ｓn ′は、比較器Ｃm 〜Ｃn の出力を選択してＡＮＤゲート５に供給する。
【０１４２】
上記ＡＮＤゲート５は、各セレクタＳ0 ′〜Ｓn ′から供給される信号のＡＮＤをとることにより、機能マクロ１によるファンクション試験の結果が全ての出力端子ＯＵＴ0 〜ＯＵＴn において期待値と一致するかどうかを判定し、その結果を集積回路の０番目の外部出力端子ＥＸＴ0 ′から出力する。
【０１４３】
このように構成した本実施形態においても、機能マクロ１での試験結果の信号を出力するための外部出力端子ＥＸＴ0 ′〜ＥＸＴk ′は、機能マクロ１が備える出力端子ＯＵＴ0 〜ＯＵＴn と同数設ける必要がなく（ｋ＜ｎ）、ファンクション試験に必要な外部出力端子の数を削減することができる。本実施形態の場合、機能マクロ１が備える複数の出力端子間で共有できる外部出力端子の数が多くなるので、上述した第８〜第１１の実施形態をそれぞれ単独で適用する場合に比べて、外部出力端子の数を大幅に削減することができる。
【０１４４】
（第１３の実施形態）
図１８は、機能マクロに対してファンクション試験を行う第１３の実施形態による原理を示す構成図である。上記図１７に示した第１２の実施形態では、外部出力端子の数を大幅に削減することができるが、各セレクタＳ0 〜Ｓn の規模が大きくなるとともに、当該セレクタＳ0 〜Ｓn の選択状態を制御する試験制御レジスタ２内の制御情報が大きなものとなってしまう。
【０１４５】
これに対して、図１８に示す第１３の実施形態は、各比較器Ｃ0 〜Ｃn において機能マクロ１の出力信号と比較するリファレンス側に接続する各セレクタＳ0 〜Ｓn に対して、必要最小限の期待値信号を入力することにより、各セレクタＳ0 〜Ｓn の規模が必要以上に大きくなり過ぎないようにするとともに、当該セレクタＳ0 〜Ｓn の選択状態を制御する試験制御レジスタ２内の制御情報の情報量も少なくすることができるようにしている。
【０１４６】
なお、この図１８に示す第１３の実施形態は、上述した第８の実施形態と第９の実施形態とを組み合わせたものに相当する。すなわち、各セレクタＳ0 〜Ｓn では、“Ｈ”または“Ｌ”に固定された期待値信号と、外部入力端子から入力される共通の期待値信号との何れかを選択し、それを各比較器Ｃ0 〜Ｃn に供給する。ここでは第８、第９の実施形態の組み合わせを示したが、実施形態の組み合わせ方はこれに限定されない。
【０１４７】
また、この図１８に示す第１３の実施形態では、上記図１２に示した第７の実施形態と同様に、まず最初に複数のセレクタＳ0 〜Ｓn によって複数の期待値信号の中から使用する信号を選択し、比較器Ｃ0 〜Ｃn やＡＮＤゲート５を用いて機能マクロ１での試験結果を内部判定する。そして、ＡＮＤゲート５の後段に設けたセレクタＳにおいて、上述のファンクション試験の判定結果と通常動作時の出力信号との何れかを選択して、機能マクロ１の外部出力端子から出力するようにする。
【０１４８】
上記のようにセレクタＳ0 〜Ｓn を構成すれば、それらは何れも２入力の選択動作となる。よって、その選択状態を制御する試験制御レジスタ２内の制御情報は、１つのセレクタに対して１ビット長とすることができるので、制御情報の情報量を少なくすることができるとともに、各セレクタＳ0 〜Ｓn の負担を軽減することができる。なお、セレクタＳ0 〜Ｓn で選択し得る期待値信号の数が３つ以上ある場合は、それらのセレクタは３つ以上の入力となる。
【０１４９】
（第１４の実施形態）
図１９は、機能マクロに対してファンクション試験を行う第１４の実施形態による原理を示す構成図である。本実施形態は、１つの集積回路内に複数の機能マクロを内蔵する場合の構成例を示すものである。
【０１５０】
図１９に示す構成では、１つの集積回路１０内に２つの機能マクロＡ，Ｂ（１１，１２）とこれ以外のユーザロジック１３とを内蔵しており、これらに対して集積回路１０の外部入力端子１７から必要な信号を与えることによって、ファンクション試験を行う。このとき、２つの機能マクロ１１，１２を同時に選択することにより、当該機能マクロ１１，１２のファンクション試験を並列的に同時実行する。そして、各機能マクロ１１，１２での試験結果を集積回路１０の外部出力端子１８から出力することにより、ファンクション試験の結果を得る。
【０１５１】
図１９では図示を簡略化しているが、機能マクロ１１，１２およびユーザロジック１３の入力側は、上記図１〜図１２に示した第１〜第７の実施形態の何れかと同様に構成する。すなわち、集積回路１０の各外部入力端子は、機能マクロ１１，１２およびユーザロジック１３の入力側に設けられたセレクタの入力等に接続され、当該セレクタの制御端子に試験制御回路１４から与えられる制御情報によって入力信号が選択される。機能マクロ１１，１２の入力端子には、集積回路の外部入力端子と常に接続する端子と、通常動作時にはユーザロジック１３から信号を入力し、ファンクション試験動作時には外部入力端子からの試験パターン信号または内部発生した論理固定信号を入力する端子とがある。
【０１５２】
また、機能マクロ１１，１２およびユーザロジック１３の出力側は、上記図１３〜図１８に示した第８〜第１３の実施形態の何れかと同様に構成する。すなわち、集積回路１０の各外部出力端子は、機能マクロ１１，１２およびユーザロジック１３の出力側に設けられたセレクタの出力等に接続され、当該セレクタや比較器の制御端子に試験制御回路１４から与えられる制御情報によって試験結果の良否判定の動作が制御される。機能マクロ１１，１２の出力端子には、集積回路の外部出力端子と常に接続する端子と、通常動作時にはユーザロジック１３と接続するが、ファンクション試験動作時には比較器およびＡＮＤゲートを介して特定の外部出力端子と接続したり、それ以外の外部出力端子と接続する端子とがある。
【０１５３】
以下に、２個の機能マクロ１１，１２を内蔵する集積回路に本発明を適用する場合の手順の例を説明する。
まず最初に、集積回路が内蔵する機能マクロ１１，１２の良否を判定する試験において、当該機能マクロ１１，１２の各入出力端子について、各試験パターン毎に入力信号や出力信号が常に“Ｈ”または“Ｌ”に固定される端子、複数の端子間で入力または出力される信号が同一となる端子グループ、この端子グループの信号に対して論理が反転している信号を入力または出力する端子、立ち上がりが常に一定の遅延で変わる信号を入力または出力する端子、立ち下がりが常に一定の遅延で変わる信号を入力または出力する端子等の調査を行う。そして、この調査結果と使用可能な集積回路の外部入出力端子数とから、機能マクロ１１，１２の入力側および出力側に対して上述した第１〜第１３の実施形態のどの構成を適用するかを決定する。ここでは、例えば、なるべく構成が簡単となる実施形態を選択する。
【０１５４】
次に、上述の調査結果に基づいて、機能マクロ１１，１２が備える各入出力端子（以下、マクロ端子と称する）の中から、集積回路の１つの外部端子を同時に使用しない端子の組み合わせを選択する。そして、各マクロ端子毎に、それに対応して設けられたセレクタの入力に必要な信号と、当該セレクタや比較器の制御方法とを決定する。このとき、試験制御回路１４（試験制御レジスタ２）のリセットにより、機能マクロ１１，１２の入力側は通常動作の入力信号が選択され、比較器の出力をＡＮＤゲートでまとめた信号が集積回路の外部に出力されない構成とする。
【０１５５】
次に、試験に必要なクロック数（ＦＮ00〜ＦＮ03で示したそれぞれのテストパターンの長さ）を決定するとともに、そのテストパターンの長さや使用する共通の端子数等を考慮して、複数の機能マクロ１１，１２で同時に試験するテストパターンの組み合わせを選択する。このとき、一方の機能マクロにおいて用いるクロック数が多い試験パターンに対しては、試験制御回路１４内の試験制御レジスタ２に設定される制御情報が同一である試験パターンを他方の機能マクロ用の試験パターンの中から幾つか選択して連結することにより、全体のテストパターンの長さを調節する。
【０１５６】
次に、このようにして選択した各機能マクロ１１，１２の試験パターンの組み合わせをもとに、使用する外部入出力端子を削減した並列試験用の試験パターンを作成する。そして、各機能マクロ１１，１２の入力端子に信号を入力する方法と、各機能マクロ１１，１２の出力端子から出力される信号の判定方法とを設定するファンクション、つまり、各エッジパターンＦＮ00，ＦＮ01，…毎に設定する制御情報のシーケンスを試験制御回路１４内の試験制御レジスタ２に作成する。このとき、試験制御レジスタ２への制御情報の書き込みは、機能マクロ１１または１２と接続される共通バス１５を介して行う。
【０１５７】
なお、この制御情報のシーケンスを作成する際、２組目以降のテストパターンＦＮ01，…は、試験制御レジスタ２に設定するデータの一部または全部を必要に応じて変更するだけで作成することが可能である。
【０１５８】
最後に、このようにして作成したファンクションの後ろに、上記作成した並列試験用パターンを連結して完成となる。そして、このようにして作成した試験パターンをシミュレーションで確認し、一連のファンクション試験が完了する。
なお、以上の手順において、他の端子の共通化が難しいアドレスバスの下位ビットやデータバスは端子数削減の対象とせず、また、２つの機能マクロ１１，１２で端子を共有しないようにすることにより、２つの機能マクロ１１，１２の並列試験パターンを比較的少ない手間で作成することが可能となる。
【０１５９】
以上のように、第１４の実施形態によれば、各機能マクロ１１，１２のファンクション試験を同時並列的に実行することによって試験時間の短縮を図ることができるとともに、試験用に必要な集積回路１０の外部端子の数を少なくしてコストの削減を図ることができる。
【０１６０】
なお、以上に説明した各実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【０１６１】
【発明の効果】
本発明は上述したように、集積回路に内蔵される機能マクロの入力側においては、集積回路の内部で発生可能な信号については内部で発生させて機能マクロの入力端子に供給し、あるいは、複数の入力端子で共通に使用可能な信号については１つの外部入力端子から入力するようにしているので、機能マクロの試験動作時に必要な集積回路の外部入力端子の数を削減し、コストダウンを図ることができる。
また、集積回路に内蔵される機能マクロの出力側においては、機能マクロの各出力端子から出力される試験結果を集積回路の内部で判定し、その判定結果得られた信号を特定の外部出力端子から出力するようにしているので、機能マクロの試験動作時に必要な集積回路の外部出力端子の数を削減し、コストダウンを図ることができる。
また、１つの集積回路内に複数の機能マクロが内蔵される場合に、これらの機能マクロの入出力側を上述したように構成するとともに、これら機能マクロの試験を同時並列的に行うようにすることにより、試験で使用する外部端子の数を少なく抑えつつ、複数の機能マクロの試験を短時間で行うことができる。
【図面の簡単な説明】
【図１】機能マクロに対してファンクション試験を行う第１の実施形態による原理を示す構成図である。
【図２】図１に示した原理構成において、機能マクロの入力端子が６個、試験用パターン信号を入力する外部入力端子が３個の場合の構成例を示す図である。
【図３】図２に示した入力端子および外部入力端子に入力される信号の例を示すタイミングチャートである。
【図４】機能マクロに対してファンクション試験を行う第２の実施形態による原理を示す構成図である。
【図５】図４に示した原理構成において、機能マクロの入力端子が６個、試験用パターン信号を入力する外部入力端子が３個の場合の構成例を示す図である。
【図６】図５に示した入力端子および外部入力端子に入力される信号の例を示すタイミングチャートである。
【図７】機能マクロに対してファンクション試験を行う第３の実施形態による原理を示す構成図である。
【図８】機能マクロに対してファンクション試験を行う第４の実施形態による原理を示す構成図である。
【図９】図８中に示した遅延回路の構成例およびその動作例を示す図であり、（ａ）は遅延回路の構成を示す回路図であり、（ｂ）はその動作を示すタイミングチャートである。
【図１０】機能マクロに対してファンクション試験を行う第５の実施形態による原理を示す構成図である。
【図１１】機能マクロに対してファンクション試験を行う第６の実施形態による原理を示す構成図である。
【図１２】機能マクロに対してファンクション試験を行う第７の実施形態による原理を示す構成図である。
【図１３】機能マクロに対してファンクション試験を行う第８の実施形態による原理を示す構成図である。
【図１４】機能マクロに対してファンクション試験を行う第９の実施形態による原理を示す構成図である。
【図１５】機能マクロに対してファンクション試験を行う第１０の実施形態による原理を示す構成図である。
【図１６】機能マクロに対してファンクション試験を行う第１１の実施形態による原理を示す構成図である。
【図１７】機能マクロに対してファンクション試験を行う第１２の実施形態による原理を示す構成図である。
【図１８】機能マクロに対してファンクション試験を行う第１３の実施形態による原理を示す構成図である。
【図１９】１つの集積回路内に異なる２つの機能マクロを内蔵した第１４の実施形態による構成例を示す図である。
【図２０】機能マクロに対してファンクション試験を行うための従来の原理を示す構成図である。
【図２１】１つの集積回路内に異なる２つの機能マクロを内蔵した場合の従来の構成例を示す図である。
【図２２】１つの集積回路内に異なる２つの機能マクロを内蔵した場合の他の構成例を示す図である。
【符号の説明】
１  機能マクロ
２  試験制御レジスタ
３，６  インバータ
４，７  遅延回路
５  ＡＮＤゲート
１０  集積回路
１１，１２  機能マクロ
１３  ユーザロジック
１４  試験制御回路
１５  共通バス
１７  集積回路の外部入力端子
１８  集積回路の外部出力端子
ＩＮ0 〜ＩＮn   機能マクロの入力端子
ＯＵＴ0 〜ＯＵＴn   機能マクロの出力端子
ＥＸＴ0 〜ＥＸＴk   集積回路の外部入力端子
ＥＸＴ0 ′〜ＥＸＴk ′  集積回路の外部出力端子
Ｓ0 〜Ｓn   セレクタ
Ｓ0 ′〜Ｓk ′  セレクタ
Ｃ0 〜Ｃn   比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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