(57)【特許請求の範囲】
【請求項１】
一対の基板と、
前記一対の基板に挟持された液晶層と、
前記一対の基板の第一基板には、複数の走査信号配線とそれらにマトリクス状に交差する複数の映像信号配線と、これらの配線のそれぞれの交点に対応して形成された複数の薄膜トランジスタとを有し、
前記複数の走査信号配線および、前記映像信号配線で囲まれるそれぞれの領域で少なくとも一つの画素が構成され、それぞれの画素には複数の画素にわたって共通信号配線により接続された対向電極と、対応する薄膜トランジスタに接続された画素電極とを有し、
前記対向電極と前記画素電極は同一フォトマスクによりパターニングされ、前記対向電極と前記画素電極間に印加される電圧により、前記液晶層には前記第一基板に対して支配的に平行な成分を持った電界が発生する液晶表示装置であって、
前記画素電極の一部は、少なくとも一層の層間絶縁膜を介して前記画素電極が接続されている薄膜トランジスタ側の前記走査信号配線の少なくとも１箇所で重畳して容量を形成し、
前記画素電極の一部は、前記少なくとも一層の層間絶縁膜を介して前記共通信号配線と重畳して保持容量を形成していることを特徴とする液晶表示装置。
【請求項２】
前記薄膜トランジスタのソース電極及びドレイン電極が前記走査信号配線に対して自己整合的に形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記薄膜トランジスタのソース電極及びドレイン電極が前記走査信号配線に対して非自己整合的に形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記画素電極と前記薄膜トランジスタ側の走査信号配線の間に形成する容量部が１箇所であることを特徴とする請求項１乃至３の何れかに記載の液晶表示装置。
【請求項５】
前記画素電極と前記薄膜トランジスタ側の走査信号配線の間で形成する容量部の数と画素電極の本数が等しいことを特徴とする請求項１乃至４の何れかに記載の液晶表示装置。
【請求項６】
前記画素電極と対向電極が、前記薄膜トランジスタの表面保護膜としての機能を有する絶縁膜上に形成されることを特徴とする請求項１乃至５の何れかに記載の液晶表示装置。
【請求項７】
前記画素電極と前記走査信号配線間に形成された前記層間絶縁膜が少なくとも２種類の層から成り、そのうちの少なくとも１層が有機絶縁膜であることを特徴とする請求項１乃至６の何れかに記載の液晶表示装置。
【請求項８】
前記有機絶縁膜の比誘電率が３．５以下であることを特徴とする請求項７に記載の液晶表示装置。
【請求項９】
一対の基板と、
前記一対の基板に挟持された液晶層と、
前記一対の基板の第一基板には、複数の走査信号配線とそれらにマトリクス状に交差する複数の映像信号配線と、これらの配線のそれぞれの交点に対応して形成された複数の薄膜トランジスタとを有し、前記複数の走査信号配線および、前記映像信号配線で囲まれるそれぞれの領域で少なくとも一つの画素が構成され、それぞれの画素には複数の画素にわたって共通信号配線により接続された対向電極と、対応する薄膜トランジスタに接続された画素電極とを有し、
前記対向電極と前記画素電極は同一フォトマスクによりパターニングされ、
前記対向電極が、前記映像信号配線または前記走査信号配線のうちの少なくともいずれかの配線と層間絶縁膜を介して重ね合わさり、この重ね合わさった部分に容量を形成し、
前記対向電極と前記画素電極間に印加される電圧により、前記液晶層には前記第一基板に対して支配的に平行な成分を持った電界が発生する液晶表示装置であって、
前記画素電極の一部が、少なくとも一層の層間絶縁膜を介して前記画素電極が接続されている薄膜トランジスタ側の前記走査信号配線の少なくとも１箇所で重畳して付加容量を形成し、
前記画素電極の一部は、前記少なくとも一層の層間絶縁膜を介して前記共通信号配線と重畳して保持容量を形成していることを特徴とする液晶表示装置。
【請求項１０】
前記薄膜トランジスタのソース電極及びドレイン電極が前記走査信号配線に対して自己整合的に形成されていることを特徴とする請求項９に記載の液晶表示装置。
【請求項１１】
前記薄膜トランジスタのソース電極及びドレイン電極が前記走査信号配線に対して非自己整合的に形成されていることを特徴とする請求項９に記載の液晶表示装置。
【請求項１２】
前記画素電極と前記薄膜トランジスタ側の前記走査信号配線の間で形成する容量部が１箇所であることを特徴とする請求項９乃至１１の何れかに記載の液晶表示装置。
【請求項１３】
前記画素電極と前記薄膜トランジスタ側の前記走査信号配線の間で形成する容量部の数と画素電極の本数が等しいことを特徴とする請求項９乃至１２の何れかに記載の液晶表示装置。
【請求項１４】
前記画素電極と対向電極が、前記薄膜トランジスタの表面保護膜としての機能を有する絶縁膜上に形成されることを特徴とする請求項９乃至１３の何れかに記載の液晶表示装置。
【請求項１５】
前記画素電極と前記走査信号配線間に形成された前記層間絶縁膜が少なくとも２種類の層から成り、そのうちの少なくとも１層が有機絶縁膜であることを特徴とする請求項９乃至１４の何れかに記載の液晶表示装置。
【請求項１６】
前記有機絶縁膜の比誘電率が３．５以下であることを特徴とする請求項１５に記載の液晶表示装置。
【請求項１７】
前記走査信号配線のうち、前記画素電極との重畳部とその周囲１μｍ以上の領域を除いた部分が、前記対向電極と層間絶縁膜を介して重ね合わさり、この重ね合わさった部分に容量が形成されていることを特徴とする請求項９乃至１６の何れかに記載の液晶表示装置。
【請求項１８】
一対の基板と、
前記一対の基板に挟持された液晶層と、
前記一対の基板の第一基板には、複数の走査信号配線とそれらにマトリクス状に交差する複数の映像信号配線と、これらの配線のそれぞれの交点に対応して形成された複数の薄膜トランジスタとを有し、
前記複数の走査信号配線および前記映像信号配線で囲まれるそれぞれの領域で少なくとも一つの画素が構成され、それぞれの画素には複数の画素にわたって共通信号配線により接続された対向電極と、対応する薄膜トランジスタに接続された画素電極とを有し、
前記対向電極と前記画素電極及び薄膜トランジスタのソース電極はそれぞれ異なる層にパターニングされ、
前記対向電極と前記画素電極間に印加される電圧により、前記液晶層には前記第一基板に対して支配的に平行な成分を持った電界が発生する液晶表示装置であって、
前記画素電極の一部が少なくとも一層の層間絶縁膜を介して、前記画素電極が接続されている薄膜トランジスタ側の前記ゲート配線と少なくとも１箇所で重畳して容量を形成し、
前記画素電極の一部は、前記少なくとも一層の層間絶縁膜を介して前記共通信号配線と重畳して保持容量を形成していることを特徴とする液晶表示装置。
【請求項１９】
前記薄膜トランジスタのソース電極及びドレイン電極が前記走査信号配線に対して自己整合的に形成されていることを特徴とする請求項１８に記載の液晶表示装置。
【請求項２０】
前記薄膜トランジスタのソース電極及びドレイン電極が前記走査信号配線に対して非自己整合的に形成されていることを特徴とする請求項１８に記載の液晶表示装置。
【請求項２１】
前記画素電極と前記薄膜トランジスタ側の走査信号配線の間に形成する容量部が１箇所であることを特徴とする請求項１８乃至２０の何れかに記載の液晶表示装置。
【請求項２２】
前記画素電極と前記薄膜トランジスタ側の走査信号配線の間に形成する容量部の数と画素電極の本数が等しいことを特徴とする請求項１８乃至２０の何れかに記載の液晶表示装置。
【請求項２３】
前記対向電極が、前記薄膜トランジスタの表面保護膜としての機能を有する絶縁膜上に形成されることを特徴とする請求項１８乃至２２の何れかに記載の液晶表示装置。
【請求項２４】
前記画素電極と前記走査信号配線間に形成された前記層間絶縁膜が少なくとも２種類の層から成り、そのうちの少なくとも１層が有機絶縁膜であることを特徴とする請求項１８乃至２３の何れかに記載の液晶表示装置。
【請求項２５】
前記有機絶縁膜の比誘電率が３．５以下であることを特徴とする請求項２４に記載の液晶表示装置。
【請求項２６】
一対の基板と、
前記一対の基板に挟持された液晶層と、
前記一対の基板の第一基板には、複数の走査信号配線とそれらにマトリクス状に交差する複数の映像信号配線と、これらの配線のそれぞれの交点に対応して形成された複数の薄膜トランジスタとを有し、
前記複数の走査信号配線および、前記映像信号配線で囲まれるそれぞれの領域で少なくとも一つの画素が構成され、それぞれの画素には複数の画素にわたって共通信号配線により接続された対向電極と、対応する薄膜トランジスタに接続された画素電極とを有し、
前記対向電極と前記画素電極及び薄膜トランジスタのソース電極はそれぞれ異なる層にパターニングされ、
前記対向電極が、前記ドレイン配線または前記ゲート配線のうちの少なくともいずれかの配線と層間絶縁膜を介して重ね合わさり、この重ね合わさった部分に容量を形成し、
前記対向電極と前記画素電極間に印加される電圧により、前記液晶層には前記第一の基板に対して支配的に平行な成分を持った電界を発生する液晶表示装置であって、
前記画素電極の一部が、少なくとも一層の層間絶縁膜を介して前記画素電極が接続されている薄膜トランジスタ側の前記走査信号配線に少なくとも１箇所で重畳して容量を形成し、
前記画素電極の一部は、前記少なくとも一層の層間絶縁膜を介して前記共通信号配線と重畳して保持容量を形成し、
前記保持容量に対する前記画素電極と前記走査信号配線とで形成する容量の割合が１％以上、２０％以下であることを特徴とする液晶表示装置。
【請求項２７】
前記薄膜トランジスタのソース電極及びドレイン電極が前記走査信号配線に対して自己整合的に形成されていることを特徴とする請求項２６に記載の液晶表示装置。
【請求項２８】
前記薄膜トランジスタのソース電極及びドレイン電極が前記走査信号配線に対して非自己整合的に形成されていることを特徴とする請求項２６に記載の液晶表示装置。
【請求項２９】
前記画素電極と前記薄膜トランジスタ側の走査信号配線の間に形成する容量部が１箇所であることを特徴とする請求項２６乃至２８の何れかに記載の液晶表示装置。
【請求項３０】
前記画素電極と前記薄膜トランジスタ側の走査信号配線の間に形成する容量部の数と画素電極の本数が等しいことを特徴とする請求項２６乃至２８の何れかに記載の液晶表示装置。
【請求項３１】
前記画素電極と前記対向電極が、前記薄膜トランジスタの表面保護膜としての機能を有する絶縁膜上に形成されることを特徴とする請求項２６乃至２８の何れかに記載の液晶表示装置。
【請求項３２】
前記画素電極と前記走査信号配線間に形成された前記層間絶縁膜が少なくとも２種類の層から成り、そのうちの少なくとも１層が有機絶縁膜であることを特徴とする請求項２６乃至２９の何れかに記載の液晶表示装置。
【請求項３３】
前記有機絶縁膜の比誘電率が３．５以下であることを特徴とする請求項３０に記載の液晶表示装置。
【請求項３４】
前記走査信号配線のうち、前記画素電極との重畳部とその周囲１μｍ以上の領域を除いた部分が、前記対向電極と層間絶縁膜を介して重ね合わさり、この重ね合わさった部分に容量が形成されていることを特徴とする請求項２６乃至３１の何れかに記載の液晶表示装置。
【請求項３５】
前記画素電極が、前記走査信号配線との重畳部において、少なくとも５つの屈曲部を有することを特徴とする請求項１乃至３３の何れかに記載の液晶表示装置。
【請求項３６】
前記走査信号配線に一定の重畳面積を保持して重畳する前記画素電極は、当該画素電極の外縁周長または外縁周長と内縁周長の総計が４つの折曲点を有する矩形形状の外縁周長より大である形状を有することを特徴とする請求項１乃至３３の何れかに記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係り、特に所謂、横電界方式を用いたアクティブマトリクス型の液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、例えば一対の基板の間に液晶層を挟持し、当該基板の内面に画素選択のための電極や配線を形成した液晶パネルに駆動回路チップ、制御回路等を組み合わせ、さらに必要に応じて照明光源装置を組み込んで構成される。この液晶表示装置として、マトリクス配列された多数の画素で構成する表示領域に当該画素選択用の薄膜トランジスタ (ＴＦＴ:  Thin Film Transistors）を設けた構造のアクティブマトリックス方式が多く採用されている。この種の液晶表示装置の表示方式の１つに、液晶パネルを構成する一対の基板の一方（第一基板：薄膜トランジスタ基板））に並設した画素電極と対向電極との間に、当該基板面に対してほぼ平行な（支配的に平行な）電界成分を液晶に印加する横電界方式（インプレインスイッチング方式、以下これをＩＰＳ方式とも略称する）がある。
【０００３】
このＩＰＳ方式を採用した液晶表示装置では、基板面にほぼ垂直な縦電界を液晶に印加する縦電界方式（ツイストネマチック方式、ＴＮ方式とも略記する）に比べて、広視野角化と高コントラスト化が可能である。しかし、液晶パネルの基板内に形成された電極仕上がり寸法のばらつきにより、画素電極と対向電極との間隔がばらつく。これによって液晶に印加される電界の大きさも画素間でばらつき、表示輝度むらが発生するという問題があった。
【０００４】
このため、特開２０００−１９５４３号に記載されているように、スイッチング素子に非晶質シリコン薄膜トランジスタを採用し、薄膜トランジスタのソース・ドレイン電極と画素電極または対向電極を同一フォトマスクでパターニングすることにより、画素電極と対向電極との間隔（後述するＬ）、およびゲート信号線とソース電極間の容量（同Ｃgs）を同時に変動させ、液晶に印加する電界に対するお互いの影響を相殺、補償し、表示輝度むらを低減する対策が取られている。
【０００５】
【発明が解決しようとする課題】
しかし、例えば、特願平１０−５４３７１３（ＷＯ９８／４７０４４）号公報のように、低電圧駆動を目的として画素電極と対向電極を共にアクティブ素子である薄膜トランジスタの表面保護絶縁膜上に配置するような、薄膜トランジスタＴＦＴのソース・ドレイン電極と画素電極または対向電極とを別のフォトマスクでパターニングする画素構造や、例えば、トップゲート型多結晶シリコン薄膜トランジスタＴＦＴのように、走査信号配線とソース電極間の容量（Ｃgs）がない自己整合電極構造の薄膜トランジスタＴＦＴを用いた場合は、画素電極と対向電極との間隔（Ｌ）と走査信号配線とソース電極間の容量Ｃgsとが連動しないため、液晶に印加される電界の大きさが画素間でばらつき、表示輝度むらが発生するという問題があった。
【０００６】
本発明は、これらの問題を解決するためになされたもので、その目的は表示の輝度むらを低減して高輝度、高精細の高品質表示を可能としたアクティブマトリクス型の液晶表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、画素電極や対向電極と容量を形成する電極部分が加工の際に同時加工されることに着目し、加工による電極間隔の加工量の変動を容量を形成する電極部分の加工量の変動に連動させることで液晶に印加される電界の大きさのばらつきを無くし、表示輝度むらの発生を回避した。
【０００８】
以下に、本発明の概要を説明する。本発明による液晶表示装置は、例えば、一対の基板と、この基板間に挟持された液晶層と、前記一対の基板の第一基板には、複数の走査信号配線（以下、ゲート線とも言う）とそれらにマトリクス状に交差する複数の映像信号配線（以下、ドレイン線とも言う）と、これらの配線のそれぞれの交点に対応して形成された複数の薄膜トランジスタとを有し、前記複数の走査信号配線および、前記映像信号配線で囲まれるそれぞれの領域で少なくとも一つの画素が構成され、それぞれの画素には複数の画素にわたって共通信号配線（以下、コモン線とも言う）により接続された対向電極と、対応する薄膜トランジスタに接続された画素電極とを有し、前記対向電極と前記画素電極間に印加される電圧により、前記液晶層には前記第一基板に対して支配的に平行な成分を持った電界を発生させる構成とした液晶表示装置であって、
前記画素電極の一部が少なくとも一層の層間絶縁膜を介して、前記画素電極が接続されている薄膜トランジスタ側の前記ゲート線と少なくとも１箇所で重畳し、前記画素電極と前記ゲート線の間に容量部を形成した。
【０００９】
このように構成された本発明の液晶表示装置によれば、画素電極をゲート線に重ねることで新たに形成された容量Ｃgpの変動が画素電極と対向電極との間隔Ｌの変動と連動するため、薄膜トランジスタのソース・ドレイン電極と画素電極または対向電極とを別のフォトマスクでパターニングした画素構造や、ゲート線とソース電極間の容量Ｃgsがない自己整合電極構造の薄膜トランジスタを用いた場合にも表示輝度むらを低減することができる。
【００１０】
ここで、ゲート線とソース電極間の容量Ｃgsがない自己整合電極構造の薄膜トランジスタを用いた場合を例に挙げ、電極間隔変動ΔＬと容量変動ΔＣgpの輝度むらに対する補償関係を説明する。
【００１１】
輝度は液晶に印加する横電界Ｅの大きさに依存し、輝度と電界との関係（Ｔ−Ｅ特性）は一般的にしきい値電界（Ｅth）を用いて次式のように直線近似できる。
Ｔ（Ｅ）＝α（Ｅ−Ｅth) 、  αは比例定数          ・・・・（１）
さらに、Ｅを電極間隔（Ｌ）、液晶に印加される実効電圧ＶLCを用いて
Ｅ＝ＶLC／Ｌ                                      ・・・・（２）
と近似すると、輝度―電圧（Ｔ−ＶLC）特性は
Ｔ（ＶLC）＝（α／Ｌ）（ＶLCｄ−ＥthＬ)           ・・・・（３）
と表すことができる。
【００１２】
上式から、各パラメータの微小変動による透過率の変動（ΔＴ）は
0004252255.tif 000002
となる。
【００１３】
右辺第２項（ΔＬの項）が電極間隔Ｌの変動の項で、表示輝度むらの主原因である。また、右辺第１項（ΔＶLCの項）は容量Ｃgp変動が寄与する項である。電極間隔Ｌの変動による表示輝度むらを容量Ｃgp変動によって相殺するには
α／ＬΔＶLC＝αＶ／Ｌ2ΔＬ                      ・・・・（５）
つまり、
（ＶLC／Ｌ）ΔＬ＝ΔＶLC                            ・・・・（６）
の関係が成り立てばよい。
【００１４】
例として、図１７にコモン配線の電圧ＶCを固定したコモン固定駆動の駆動波形を示す。ドレイン電圧ＶD は画像信号電圧ＶSIGの正書き込み（ＶD + ）と負書き込み（ＶD - ）に対応して
ＶD±＝±ＶSIG ＋ＶD-CENTER                      ・・・・（７）
と表すことができる。
【００１５】
また、液晶に印加される実効駆動電圧は式
ＶLC＝ＶSIG ［１＋ΔＣf ／Ｃtot ］                ・・・・（８）
のように表すことができる。ここで、Ｃtot は総容量、ΔＣf はＴＦＴオン・オフ時のフィールドスルー容量であり、以下のように定義できる。すなわち、
Ｃtot ＝Ｃgp＋Ｃstg ＋Ｃlc                        ・・・・（９）
ΔＣf ＝Ｃfon −Ｃgp                              ・・・・（１０）
【００１６】
ここで、Ｃlcは液晶容量、Ｃstg は保持容量、Ｃfon は薄膜トランジスタがオン状態におけるフィールドスルー容量である。このフィールドスルー容量を介してゲート配線から画素電極にフィールドスルー電圧Ｖf が入る。
【００１７】
液晶の駆動方式にはコモン固定駆動のほかに、コモン信号配線の電圧を交流化したコモン交流駆動等があるが、いずれの方式も液晶に印加される実効駆動電圧ＶLCは（８）式と同様な形で次式のように一般化できることが知られている。
ＶLC＝Ｖ’SIG ［１＋ΔＣ’ｆ／Ｃtot ]             ・・・・（１１）
【００１８】
ここで、
▲１▼コモン固定駆動では
Ｖ’SIG＝ＶSIG                                   ・・・・（１２）
ΔＣ’f ＝ΔＣf ＝Ｃfon −Ｃgp                    ・・・・（１３）
【００１９】
▲２▼ゲートロー電位、ゲートハイ電位共に交流化されたフルコモン交流駆動では
Ｖ’SIG ＝ＶSIG ＋ＶCPP ／２                      ・・・・（１４）
ΔＣ’f ＝ΔＣf ＝Ｃfon −Ｃgp                    ・・・・（１５）
【００２０】
▲３▼ゲートローのみが交流化された通常のコモン交流駆動では
Ｖ’SIG ＝ＶSIG ＋ＶCPP ／２                      ・・・・（１６）
0004252255.tif 000003
なお、ＶCPPはゲート配線に重畳するパルスである。
【００２１】
容量Ｃgpの変動が画素電極と対向電極との間隔Ｌの変動と連動することにより表示輝度むらを低減することができる理由は、例えば画素電極と対向電極との間隔Ｌが設計値よりも大きくなった場合、（２）式より、液晶に印加される電界Ｅが減少する方向に働く一方で、容量Ｃgpは連動して設計値よりも小さくなるため、（８）式より、液晶に印加される実効電圧ＶLCが増加する方向に働くからである。
【００２２】
特許請求の範囲の欄の請求項１から請求項２０に記述されたように、画素電極と対向電極が同じ層上に形成された構造の場合、仮に画素電極幅の設計値からの変動量をΔＬとすると、これに連動する対向電極の変動量もΔＬとなり、画素電極間隔Ｌの変動量は２ΔＬになる。ここで、説明を簡単にするために画素電極とゲート信号線の重畳部の形状を、図５のように幅Ｗ、長さＤの長方形とすると、重畳部の変動量はΔＷ＝−２ΔＬ、ΔＤ＝−ΔＬになる。
【００２３】
一方、請求項２１から請求項３７に記述されたように、画素電極と対向電極が異なる層上に形成された構造の場合、仮に画素電極幅の設計値からの変動量をΔＬとすると、画素電極間隔Ｌの変動量はΔＬになる。画素電極とゲート信号線の重畳部の形状が、幅Ｗ、長さＤの長方形のとき、重畳部の変動量はΔＷ＝−２ΔＬ、ΔＬ＝−ΔＬになる。
【００２４】
実効駆動電圧ＶLCの式中のＣtotに含まれる液晶画素容量ＣLCの変化、画素電極と対向電極の重なりで形成されている蓄積容量Ｃstのオーバーラップ面積Ｓの変化ΔＳが生じ、実行駆動電圧の変化は次式で与えられる。
【００２５】
0004252255.tif 000004
【００２６】
上式で、蓄積容量Ｃstを形成している電極重なり部分の形状を短辺Ｌst、長辺ａＬstの長方形とし、ΔＬの２次の項を無視し、
0004252255.tif 000005
とした。
これを（６）式に代入し、各辺微分項を評価し、後で定義するＬtot を用いて整理すると、補償条件として次式を得る。
（１／Ｄ）（１＋ΔＣ' f ／Ｃtot ）＝（１／Ｃtot ）（Ｃgp／Ｄ＋Ｃgp／Ｗ＋ΔＣ' f ／Ｌtot ）                                ・・・・（２０）
【００２７】
上式は左辺が画素電極間隔変動、右辺がフィールドスルー電圧起因の駆動電圧変動の項で、これら２つの寄与が補償し合いトータルの透過率変動が見かけ上０になる条件を示している。
【００２８】
更に、各項について説明すると、左辺第１項は画素電極変動で第２項はフィールドスルー電圧による実効駆動電圧の変化に起因する補正項である。
【００２９】
一方、右辺第１、２項はそれぞれ画素電極とゲート信号線の重畳部の幅Ｗ及び長さＤの変化の寄与、第３項はオフ時の総負荷容量Ｃtotの変化の項で、その変化の係数である１／Ｌtotは次式で定義される。
１／Ｌtot＝（１／Ｃtot）［Ｃgp／Ｄ＋２Ｃgp／Ｗ＋ＣLC／Ｌ＋２｛（１＋ａ）／ａ｝Ｃst／Ｌst］                              ・・・・（２１）
【００３０】
ここで、容量Ｃgpによるフィールドスルー電圧が大きくなると、いわゆるＤＣ残像が発生するという問題がある。このため容量Ｃgpはできるだけ小さく抑えて、Ｃgpの変動による補償量は確保する必要がある。そこで、画素電極のうちゲート配線と重なっている部分の屈曲部の数を５個以上にし、画素電極とゲート配線との重畳部の一定の面積に対し、前記画素電極のうち、ゲート配線との重畳部の外周長をできるだけ長くなる形状することにより、電極加工の際の容量Ｃgpの変動量ができるだけ大きくなるようにした。
【００３１】
本発明では、画素電極とゲート配線の間に２から４層の絶縁膜を介在させて補正容量を形成するため、従来例のように、ソース電極とゲート配線の間に１層の絶縁膜を介在させて補正容量を形成する場合に比べて大きな面積で同じ容量を形成することができるようになった。これによって、重なり部分を図６や図７のように複雑な形状に加工することも可能になった。
【００３２】
容量Ｃgpはフィールドスルー電圧を発生させ、このフィールドスルー電圧が残留することによる表示ぼやけの原因になるため、保持容量Ｃstg に対して１％以上、２０％以下にすることが望ましい。ここで、１％以上とは現行製品のボトムゲート型薄膜トランジスタを用いた液晶表示装置におけるソース電極とゲート配線との重なり容量Ｃgsの保持容量Ｃstg に対する割合と比較して算出した値である。また、２０％とは、これを超えるとユーザーが表示ぼやけを認識する値である。
【００３３】
以上はスイッチング素子として、例えばトップゲート型多結晶シリコン薄膜トランジスタのような自己整合型薄膜トランジスタを用いた場合を例に挙げて説明したが、例えば非晶質シリコン薄膜トランジスタのような非自己整合型薄膜トランジスタを用いた場合にも同様の補償作用が働く。非自己整合型薄膜トランジスタではソース電極とゲート配線との重なり部に容量Ｃgsを形成するので、液晶に印加される実行駆動電圧は次式のように表すことができる。
ＶLC＝Ｖ' SIG ｛１＋（ΔＣ' f −Ｃgs）／Ｃtot ｝  ・・・・（２２）
【００３４】
自己整合ＴＦＴの場合と同様に、
▲１▼コモン固定駆動では
Ｖ' SIG＝ＶSIG                                  ・・・・（２３）
ΔＣ' f ＝ΔＣf ＝Ｃfon −Ｃgp                    ・・・・（２４）
▲２▼ゲートロー電位、ゲートハイ電位共に交流化されたフルコモン交流駆動では
Ｖ' SIG ＝ＶSIG ＋ＶCPP ／２                      ・・・・（２５）
ΔＣ' f ＝ΔＣf ＝Ｃfon −Ｃgp                    ・・・・（２６）
▲３▼ゲートローのみが交流化された通常のコモン交流駆動では
Ｖ' SIG ＝ＶSIG＋ＶCPP ／２                      ・・・・（２７）
0004252255.tif 000006
となる。
【００３５】
また、補償効果を表す式は（２１）式で定義したＬtot を用いて
（１／Ｌ）｛１＋（ΔＣ' f −Ｃgs）／Ｃtot ｝＝（１／Ｃtot ）（Ｃgp／Ｄ＋Ｃgp／Ｗ＋ΔＣ' f ／Ｌtot ）                      ・・・・（２９）
となる。
【発明の実施の形態】
【００３６】
以下、本発明による液晶表示装置の実施の形態について、実施例の図面を用いて詳細に説明する。
【００３７】
図１は本発明の第１の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。また、図２は図１のＡ−Ａ’線に沿って切断した断面図、図３は図１のＢ−Ｂ' 線に沿って切断した断面図である。図１〜図３において、参照符号１０１は多結晶シリコン層、１０２は走査信号配線（ゲート線）、１０２’は隣接する走査信号配線、１１３は薄膜トランジスタ（ＴＦＴ）、１０４はソース電極、１０５は映像信号配線（ドレイン線）を示す。また、参照符号１１１は画素電極、１１２は対向電極であり、低誘電率絶縁膜２１０上の同一平面に複数宛形成されている。
【００３８】
図２に示したように、一般に薄膜トランジスタ基板（ＴＦＴ基板）と称する第一基板２０１には、図１中のｘ方向に延在しｙ方向に並設された複数のゲート線１０２、およびｙ方向に延在しｘ方向に並設された複数のドレイン線１０８が形成されている。これらゲート線１０２とドレイン線１０８の各配線で囲まれる領域が画素領域となり、これら画素領域の集合により表示部を形成している。また、画素領域をｘ方向に延在してｙ方向に並設された複数の共通信号配線（以下、コモン線）が形成されている。
【００３９】
更に画素領域は、ゲート線１０２からの電圧供給によって駆動するＴＦＴ１１３と、このＴＦＴ１１３を介してドレイン線１０８から信号電圧が供給される画素電極１１１、コモン線１０３から映像信号に対して基準となる電圧が供給される対向電極１１２から構成されている。画素電極１１１、及び対向電極１１２の少なくとも一部は画素内で櫛歯状に複数に分割、またはスリット状に加工されており、画素電極１１１、及び対向電極１１２の櫛歯電極部分はｙ方向に延在し、ドレイン線１０８の延在方向に一致している。
【００４０】
このような構造により、画素電極１１１と隣接する対向電極１１２との間に基板２０１に対してほぼ平行な電界（第一基板２０１に対して支配的に平行な成分を持った電界）を発生し液晶に印加する。印加する電界によって液晶の光透過率を制御する。また、画素電極１１１とコモン配線１０３との間には保持容量１０９が形成され、この保持容量１０９によって前記ＴＦＴ１１３がオフ状態になった際にも映像信号電圧を保持することができる。
【００４１】
図２、図３に示した第一基板２０１は絶縁基板（例えばガラスやプラスチック）からなり、例えばＳｉＮとＳｉＯ2 の積層膜から成る第１絶縁膜２０２及び第２絶縁膜２０３が形成されている。その上に、半導体層である多結晶シリコン層１０１が島状に形成されている。この多結晶シリコン層１０１にはＰ（燐）を低いドーズ量（１×１０17〜１×１０19atoms/cm3）でイオン・ドーピングしたＬＤＤ領域２０４とその両端にＰイオンを高いドーズ量（１×１０19〜１×１０21atoms/cm3 ）でイオン・ドーピングしたｎ+のソース領域２０５およびドレイン領域２０６が形成されている。
【００４２】
多結晶シリコン層１０１はＳｉＯ2 などの第３絶縁膜２０７で覆われ、第３絶縁膜２０７の上面にはゲート線１０２及びコモン線１０３が形成されている。このゲート線１０２及びコモン線１０９は例えばＣｒ（クロム）あるいはその合金から成っている。前記多結晶シリコン層１０１にＰをドーピングする際には、前記ゲート線１０２がマスクとなり、ＬＤＤ領域２０４とゲート線１０２は自己整合化される。
【００４３】
前記ゲート線１０２及びコモン線１０３は第４絶縁膜２０８で覆われている。第４絶縁膜２０８上にはソース電極１０４及びドレイン電極１０５が形成されており、スルーホール１０６及び１０７を介して前記ｎ＋のソース領域２０５とドレイン領域２０６に接続されている。ソース電極１０４及びドレイン電極１０５はドレイン線１０８と同時に形成され、例えばＣｒあるいはその合金から成っている。ここで、前記ソース電極１０４をコモン線１０３や前段のゲート線１０２’と重畳させることによって、この重畳部分に保持容量１０９や付加容量１１０を形成してもよい。
【００４４】
さらにこの全体を、例えばＳｉＮ（窒化シリコン）から成る第５絶縁膜２０９と第６絶縁膜であるポリイミド等の低誘電率有機膜２１０の２層からなる保護絶縁膜で覆い、その上に画素電極１１１と対向電極１１２が形成されている。ここで、有機膜２１０は電極間の容量を低減するために比誘電率３．５以下の低誘電率膜を用いることが望ましい。
【００４５】
画素電極１１１と対向電極１１２は同時に、例えばＩＴＯ(Indium-Tin-Oxide)等の透明導電膜で形成されている。また、画素電極１１１はスルーホール１０６を介してソース電極１０４に接続され、対向電極１１２はスルーホール１１４を介してコモン線１０３に接続されている。スルーホール１１４をコモン線１０３上に形成することによって、開口率の低下を回避する工夫がなされている。
【００４６】
画素電極１１１は、２層の絶縁膜２０８、２１０を介してコモン線１０３と重畳することにより保持容量１０９を形成している。なお、絶縁膜２０８と絶縁膜２１０の間にもう１層の絶縁膜を成膜してもよい。
【００４７】
対向電極１１２の一部はドレイン線１０８を完全に覆うように設けられている。これにより、ドレイン線１０８による電界の液晶への影響を遮断し、輝度むら等の表示不良を防ぐことができる。前記保護絶縁膜に低誘電率有機膜２１０を用いるのは、このように重畳させた対向電極１１２とドレイン線１０８間の容量を低く抑えるためである。
【００４８】
また、画素電極１１１の一部は２層の絶縁膜２０８、２１０を介してゲート線１０２と重畳することにより、表示むら低減用の容量Ｃgp１１５を形成している。図１では容量Ｃgp１１５は一箇所で形成している。より精度良く画素電極を加工することができる場合は、容量Ｃgp１１５を分割して形成することにより補償効果を高めることができる。
【００４９】
図４は本発明の第２の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。本実施例は画素電極１１１の本数と同数の容量Ｃgp１１５を形成した例である。
【００５０】
図５は画素電極１１１のうち、ゲート線１０２との重畳部に容量Ｃgp１１５  を形成するためにゲート線１０２に重畳する画素電極１１１の形状説明図である。図５において、画素電極１１１のゲート線１０２に重畳する重畳部分１１１’の一辺（幅）がＷ、他辺（長さ）Ｄを有する略矩形であり、屈曲部はａ，ｂ，ｃ，ｄの４つである。したがって、ゲート線と重畳する画素電極１１１の重畳部分１１１’の外周長は各辺の長さの合計（ａ−ｂ−ｃ−ｄ）である。重畳部分１１１’の面積で容量Ｃgp１１５の値が決まる。
【００５１】
上記の外周長（および、内周長）は電極加工の際の容量Ｃgp１１５の変動量に影響する。したがって、この外周長が大きい程、電極加工の再の各電極の加工変動量に相対的に追従させることで、加工した電極の特にその幅の変動があっても、当該変動に応じた容量Ｃgp１１５の設定がなされることになる。
【００５２】
そのため、画素電極１１１のうち、ゲート線１０２との重畳部１１１’における屈曲部を５つ以上として画素電極１１１のうち、ゲート線１０２との重畳部１１１’の外周長をできるだけ長くなる形状し、電極加工の際の容量Ｃgp１１５の変動量ができるだけ大きくなるようにした方が望ましい。
【００５３】
図６は画素電極１１１のゲート線１０２との重畳部における屈曲部を７つにして電極加工の際の容量Ｃgp１１５の変動量ができるだけ大きくした例を説明する要部平面図である。この構成では、重畳部分１１１’の形状は画素電極１１１の本体部分から略Ｌ字形に屈曲しており、その屈曲部はａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇの７つである。したがって、ゲート線と重畳する画素電極１１１の重畳部分１１１’の外周長は各辺の長さの合計（ａ−ｂ−ｃ−ｄ−ｅ−ｆ−ｇ）である。重畳部分１１１’の面積で容量Ｃgp１１５の値が決まる。
【００５４】
また、図７は画素電極１１１のゲート線１０２との重畳部における屈曲部を８つにして電極加工の際の容量Ｃgp１１５の変動量ができるだけ大きくした例を説明する要部平面図である。この構成では、画素電極１１１とゲート線１０２との重畳部１１１’が図５と同様の略矩形の外形を有し、さらに内部に矩形開口を設けて略ロ字形とした。したがって、ゲート線と重畳する画素電極１１１の重畳部分１１１’の外周長は各辺の長さ（ａ−ｂ−ｃ−ｄ）で、かつ内周長が矩形開口の各内辺の長さ（ｅ−ｆ−ｇ−ｈ−ｅ）であり、当該重畳部１１１’の内外周長の合計（ａ−ｂ−ｃ−ｄ−ｅ−ｆ−ｇ−ｈ−ｅ）である。重畳部分１１１’の面積で容量Ｃgp１１５の値が決まる。
【００５５】
なお、ゲート線と重畳する画素電極１１１の重畳部分１１１’の形状は上記したような屈曲部を持つ多角形に限るものではなく、曲線で形成される定型あるいは不定型な形状、あるいは定型あるいは不定型な形状と１以上の屈曲部を持つ周縁で形成されるものでもよい。要は、ゲート線上に一定の重畳面積を保持して重畳する画素電極が、当該画素電極の外縁周長または外縁周長と内縁周長の総計が４つの折曲点を有する矩形形状の外縁周長より大である形状を持たせることで電極加工の際の電極部分の加工量の変動にこの重畳部分の加工量を連動させるようにすることである。
【００５６】
ここで、図１および図４中、ｙ方向にするドレイン線１０８、対向電極１１２、画素電極１１１はいずれもその一端から他端にかけてｙ方向に対して角度θ（０°≦θ≦９０°）で屈曲された後、角度−θで屈曲されこれを繰り返すことによってジグザグ状に形成されている。このような形状にするのは同一画素内に電界の方向が異なる領域を形成することによって、異なる方向から表示面を観察した場合の色調の変化を抑えるためである。
【００５７】
なお、図１および図２で説明した第１および第２実施例においては、１つの画素を２本の画素電極１１１とドレイン線１０８と重畳する部分も含めた３本の対向電極１１２で４分割した構成になっているが、電極本数を変更することによって分割数を変更することができる。特に、テレビ等の動画を表示するディスプレイでは、静止画を表示するディスプレイに比べて画素を大きくし、６分割・８分割、それ以上の分割にすることも可能である。
【００５８】
図８は本発明の第３の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。また、図９は図８中のＡ−Ａ’線に沿って切断した断面図、図１０は図８中のＢ−Ｂ’線に沿って切断した断面図である。本実施例は、画素電極１１１を対向電極１１２と異なる層に形成したもので、画素電極１１１覆う第５絶縁膜２１０の上に対向電極１１２を形成している。この構成とすることにより、駆動電圧は高くなるが、画素電極１１１と対向電極１１２とが短絡する可能性が低減し、スループット向上を図ることができる。
【００５９】
図１１は本発明の第４の実施例を示すアクティブマトリックス型の液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。本実施例では対向電極１１２は液晶パネル全体から見るとメッシュ状になっており、ドレイン線１０８及びゲート線１０２に層間絶縁膜を介して重ね合わせ、容量を形成した構造にしてもよい。この際、画素電極１１１と対向電極１１２の短絡を防ぐため、対向電極１１２とゲート線１０２とが重なるのは、画素電極１１１とゲート線１０２の重畳部とその周囲の所定量（例えば１μｍ）の部分を除いた部分である。
【００６０】
以上に述べたような構成を用いることによって、画素電極１１１と対向電極１１２の間隔変動により発生する表示輝度むらを、これと連動する容量１１５の変動が相殺、補償することによって低減することができる。
【００６１】
図１２は本発明の第５の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。図１と異なる構成は、例えば透明電極ＩＴＯからなる画素電極１１１は、第４絶縁膜２０８、第５絶縁膜２１０を介してコモン線１０３及び前段のゲート線１０２’と重畳することにより保持容量１０９及び付加容量１１０を形成している点である。
【００６２】
図１で説明した実施例１のように、低誘電率有機膜を含む何層かの絶縁膜介して画素電極１１１とコモン線１０３とで保持容量を形成した場合、保持容量の不足のために、液晶に印加された電圧を保持しきれなくなり輝度むら等の表示不良を引き起こす可能性がある。
【００６３】
これに対し、本実施例のように付加容量１１０を加えることにより、液晶に印加された電圧を十分に保持できるようになり、表示不良を防ぐことができる。
本実施例においても実施例１と同様に、より精度良く画素電極を加工することができる場合は、図６や図７のように容量Ｃgp１１５を分割して形成することにより電極間隔変動の補償効果を高めることができる。
【００６４】
また、画素電極１１１のうち、ゲート線１０２との重畳部における屈曲部を図６や図７で説明したように５つ以上にすることにより、画素電極１１１のうち、ゲート線１０２との重畳部の外周長をできるだけ長くなる形状し、電極加工の際の容量１１５の変動量ができるだけ大きくなるようにした方が望ましい。また、画素電極１１１を対向電極１１２と異なる層に形成することにより、駆動電圧は高くなるが、画素電極１１１と対向電極１１２が短絡する可能性が低減し、スループット向上を図ることができる。
【００６５】
図１３は本発明の第５の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。また、図１４は図１３のＡ−Ａ’線に沿って切断した断面図である。本実施例が前記各実施例と大きく異なる点は、本実施例では非自己整合型のボトムゲート型ＴＦＴを用いている点である。絶縁基板（例えば、ガラスやプラスチック）２０１上には、ゲート線１０２及びコモン線１０３が形成されている。このゲート線１０２及びコモン線１０３は例えばＣｒあるいはその合金から成っている。その上を例えばＳｉＮ等のゲート絶縁膜２０７で覆う。ゲート絶縁膜２０７上には、半導体層である非晶質シリコン層９０１が島状に形成されている。
【００６６】
尚、この非晶質シリコン半導体層９０１は、ＴＦＴの形成領域だけでなく、ドレイン線１０８領域にも形成することにより、該ドレイン線１０８とゲート線１０２及びコモン線１０３の交差部の耐圧を向上させることができる。非晶質シリコン半導体層９０１の上には燐をドープしたｎ＋の非晶質シリコンコンタクト層１００１を介してソース電極１０４及びドレイン電極１０５が形成されている。ソース電極１０４及びドレイン電極１０５はドレイン配線１０８と同時に形成され、例えばＣｒあるいはその合金から成っている。
【００６７】
ここで、前記ソース電極１０４をコモン線１０３や前段のゲート線１０２’と重畳させることによって保持容量１０９や付加容量１１０を形成してもよい。さらに全体を、例えばＳｉＮから成る絶縁膜２０９と低誘電率有機膜２１０の２層からなる保護絶縁膜で覆い、その上に画素電極１１１と対向電極１１２を形成する。画素電極１１１と対向電極１１２は同時に、例えばＩＴＯ(Indium-Tin-Oxide)等の透明導電膜で形成されている。また、画素電極１１１はスルーホール１０６を介してソース電極１０４接続され、対向電極１１２はスルーホール１１４を介してコモン線１０３と接続されている。
【００６８】
スルーホール１１４はコモン線１０３上に形成することによって、開口率の低下を回避する工夫がなされている。対向電極１１２の一部はドレイン線１０８を完全に覆うように設けられている。これにより、ドレイン配線１０８による電界の液晶への影響を遮断し、前記したような表示不良を防ぐことができる。前記保護絶縁膜に低誘電率有機膜２１０を用いるのは、このように重畳させた対向電極１１２とドレイン配線１０８間の容量を低く抑えるためである。
【００６９】
また、画素電極１１１の一部はゲート線１０２と重畳することにより、表示むら低減用の容量Ｃgp１１５を形成している。この容量１１５は図６や図７で説明したものと同様に、画素電極１１１のうち、ゲート線１０２との重畳部における屈曲部を５つ以上にすることにより、画素電極１１１のうち、ゲート線１０２との重畳部の外周長をできるだけ長くなる形状し、電極加工の際の容量１１５の変動量ができるだけ大きくなるようにした方が望ましい。
【００７０】
本実施例は、画素電極１１１を対向電極１１２と異なる層に形成することにより、駆動電圧は高くなるが、画素電極１１１と対向電極１１２が短絡する可能性が低く、スループット向上のために用いられる構造にしても良い。
【００７１】
また、本実施例は、対向電極１１２をメッシュ状にし、ドレイン線１０８及びゲート線１０２に層間絶縁膜を介して重ね合わせ、容量を形成した構造にしてもよい。この際、画素電極１１１と対向電極１１２の短絡を防ぐため、対向電極１１２とゲート電極１０２とが重なるのは、画素電極１１１とゲート線１０２の重畳部とその周囲１μｍを部分を除いた部分である。
【００７２】
更に、前記実施例のように、例えば透明電極ＩＴＯからなる画素電極１１１は、絶縁膜２０８、２０９、２１０を介してコモン線１０３及び前段のゲート線１０２’と重畳させて保持容量１０９及び付加容量１１０を形成してもよい。
【００７３】
本実施例においても、前記各実施例と同様に、より精度良く画素電極を加工することができる場合は、図６や図７のように容量Ｃgp１１５を分割して形成することで電極間隔変動の補償効果を高めることができる。また、画素電極１１１のうち、ゲート線１０２との重畳部における屈曲部を５つ以上にすることにより、画素電極１１１のうち、ゲート線１０２との重畳部の外周長（および内周長）をできるだけ長くなる形状し、電極加工の際の容量１１５の変動量ができるだけ大きくなるようにした方が望ましい。
【００７４】
図１５は本発明の第６の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。また、図１６は図１５のＡ−Ａ’線に沿って切断した断面図である。本実施例では、図１５に示すように画素電極１１１を対向電極１１２と異なる層に形成することで、駆動電圧は高くなるが、画素電極１１１と対向電極１１２が短絡する可能性が低減し、スループット向上を図ることができる。
【００７５】
以上に述べたような構成を用いることによって、電極加工で生じる画素電極１１１と対向電極１１２の間隔変動により発生する表示輝度むらは、これと連動する容量１１５を形成する重畳部分の加工による変動で相殺、補償することによって低減することができる。
【００７６】
図１８は本発明による液晶表示装置の全体構成例を説明する展開斜視図である。また、図１９は図１８のＣ−Ｃ’線の沿った断面図である。この液晶表示装置は、所謂サイドライト型バックライトを備えたものである。図１９および図２０中、参照符号３０１は前記実施例で説明した液晶パネルであり、その背面に第１拡散シート３０２、プリズムシート３０３、第２拡散シート３０４のを積層した光学補償部材３０２０が設置されている。この光学補償部材３０２０のさらに背面にはバックライトを構成する導光板３０５、反射板３０６が設置されている。
【００７７】
液晶パネル３０１の周縁の隣接する２辺にはドレイン線駆動回路チップ３０１１、ゲート線駆動回路チップ３０１２がテープキャリアパッケージ、あるいはＦＣＡ実装で搭載されている。これらの駆動回路チップにはフレキシブルプリント基板３０１３、３０１４を介して外部信号源から表示用信号や電圧が供給される。
【００７８】
導光板３０５の一側縁（サイドエッジ）に沿って冷陰極蛍光ランプ３０９が設置されおり、冷陰極蛍光ランプ３０９の導光板３０５に対向する面を除いてランプ反射シート３０９０が取り付けられてサイドライト型バックライトを構成している。なお、この冷陰極蛍光ランプ３０９はケーブル３１０を介して図示しない電源（インバータ）に接続されている。参照符号３０７は樹脂モールドで成形した下フレームであり、その周縁に堤形状を有し、上記の反射板３０６、導光板３０５、冷陰極蛍光ランプ３０９などのバックライト構成材はこの堤形状で形成される下フレーム３０７の内部に収納される。
【００７９】
バックライト構成材の上に光学補償部材３０２０を載置し、さらにその上に液晶パネル３０１を積層し、上フレーム３０８を被せる。上フレーム３０８は、その主要部分に窓を有し、液晶パネル３０８の表示領域を露呈させる。当該窓の周縁は額縁と称し、この額縁部分の外側は下フレーム３０７方向に折り曲げられ、その部分に爪等の係合部材が形成される。この係合部材を下フレームに有する係合部に係合させて一体化した液晶表示装置が組み立てられる。なお、図１９における参照符号３１０１は冷陰極蛍光ランプ３０９への給電ケーブルの一方を示し、下フレーム３０７に設けた溝を通して図１８に示したケーブル３１０として引き出される。
【００８０】
上記図１８および図１９で説明した液晶表示装置は一例である。本発明は上記この他に液晶パネルの直下に複数の光源を設置してバックライトとする、所謂直下型、携帯端末や携帯電話機に多く用いられる反射型、半透過反射型等、様々な表示方式の液晶表示装置に対して、前記した本発明の液晶パネル構造を適用できる。
【００８１】
図２０は本発明の液晶表示装置の駆動システムの一例を説明するブロック図である。参照符号ＡＲは液晶パネル３０１の表示領域を示し前記実施例における参照符号と同一符号は同一機能部分に対応する。表示領域ＡＲのｘ方向に延びるゲート線１０２は走査回路４０１で駆動され、表示領域ＡＲのｙ方向に延びるドレイン線１０８は映像信号駆動回路４０２で駆動される。走査回路４０１、映像信号駆動回路４０２、コモン線１０３のコモン電圧Ｖｃｏｍは液晶駆動電源回路４０３から供給される。ＣＰＵ等の外部信号源４０５から入力された映像表示用信号はコントローラ（表示制御回路）４０４で液晶パネルでの表示に適用した信号データに変換され、また各種の表示用クロック信号等が生成され、それぞれ制御信号、表示データとして液晶パネル３０１に供給される。
【００８２】
上記の実施例で説明した本発明の液晶表示装置によれば、電極の重畳部分で形成される容量変化が当該電極の加工量の変動に連動させることで液晶に印加される電界の大きさのばらつきが無くなり、表示輝度むらの発生を回避され、高品質の映像表示を得ることができる。
【００８３】
なお、本発明は、上記説明した構成に限定されるものではなく、本発明の技術思想を逸脱することなく、種々の変形が可能であることは言うまでもない。
【００８４】
【発明の効果】
以上に説明したように、本発明による液晶表示装置によれば、画素電極をゲート配線に重ねることで新たに形成された容量Ｃgpの変動が画素電極と対向電極との間隔Ｌの変動と連動するため、薄膜トランジスタのソース・ドレイン電極と画素電極または対向電極とを別のフォトマスクでパターニングした画素構造や、ゲート信号線とソース電極間の容量Ｃgsがない自己整合電極構造の薄膜トランジスタを用いた場合にも表示輝度むらを低減することができ、残像やと表示むら、もしくは駆動電圧と表示輝度むらを低減した高品質の液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。
【図２】図１のＡ−Ａ’線に沿って切断した断面図である。
【図３】図１のＢ−Ｂ' 線に沿って切断した断面図である。
【図４】本発明の第２の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。
【図５】画素電極のうち、ゲート線との重畳部に容量を形成するためにゲート線に重畳する画素電極の形状説明図である。
【図６】画素電極のゲート線との重畳部における屈曲部を６つにして電極加工の際の容量の変動量ができるだけ大きくした例を説明する要部平面図である。
【図７】画素電極のゲート線との重畳部における屈曲部を８つにして電極加工の際の容量の変動量ができるだけ大きくした例を説明する要部平面図である。
【図８】本発明の第３の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。
【図９】図８中のＡ−Ａ’線に沿って切断した断面図である。
【図１０】図８中のＢ−Ｂ’線に沿って切断した断面図である。
【図１１】本発明の第４の実施例を示すアクティブマトリックス型の液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。
【図１２】本発明の第５の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。
【図１３】本発明の第５の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。
【図１４】図１３のＡ−Ａ’線に沿って切断した断面図である。
【図１５】本発明の第６の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。
【図１６】図１５のＡ−Ａ’線に沿って切断した断面図である。
【図１７】コモン配線の電圧を固定したコモン固定駆動の駆動波形の説明である。
【図１８】本発明による液晶表示装置の全体構成例を説明する展開斜視図である。
【図１９】図１８のＣ−Ｃ’線の沿った断面図である。
【図２０】本発明の液晶表示装置の駆動システムの一例を説明するブロック図である。
【符号の説明】
１０１・・・多結晶シリコン層、１０２・・・ゲート配線、１０３・・・コモン配線、１０４・・・ソース電極、１０５・・・ドレイン電極、１０６，１０７，１１４・・・スルーホール、１０８・・・ドレイン配線、１０９・・・保持容量、１１０・・・付加容量、１１１・・・画素電極、１１２・・・対向電極、１１３・・・薄膜トランジスタ（ＴＦＴ）、１１５・・・容量Ｃgp、２０１，２０２・・・絶縁基板（第一基板、第二基板）、２０２・・・第１絶縁膜、２０３・・・第２絶縁膜、２０４・・・ＬＤＤ領域、２０５・・・ソース領域、２０６・・・ドレイン領域、２０７・・・第３絶縁膜、、２０８・・・第４絶縁膜、２１０・・・第５絶縁膜（低誘電率絶縁膜）、９０１・・・非晶質シリコン層、１００１・・・ｎ＋非晶質シリコン層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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