(57)【特許請求の範囲】
【請求項１】
電気部品の試験に用いる試験パターンを発生するパターン発生器であって、
複数の前記試験パターンをアドレスに対応付けて格納するパターンメモリと、
前記パターンメモリから読み出された前記試験パターンを格納する複数のメモリバンクと、
前記試験パターンを発生させる順序を規定するベクトル命令を格納するベクトルメモリと、
前記ベクトルメモリから読み出された前記ベクトル命令に基づいて、発生させるべき前記試験パターンの前記パターンメモリ上のアドレスがジャンプするか否かを検出するジャンプ検出部と、
前記ジャンプ検出部によりジャンプすると検出された場合に、ジャンプ先のアドレスにジャンプした後においてアドレスが更にジャンプするジャンプ先のアドレスを検出するアドレス検出部と、
前記パターンメモリから、前記アドレス検出部により検出された前記アドレス以降の前記試験パターンを読み出して前記メモリバンクに転送する転送制御部と、
前記ベクトルメモリから読み出された前記ベクトル命令に基づいて、前記メモリバンクから前記試験パターンを取り出して発生する発生部と
を備え、
前記転送制御部は、前記発生部により、前記ジャンプ先のアドレスの試験パターンが格納されている前記メモリバンクに格納されている前記試験パターンが発生されている間に、前記アドレス検出部により検出された前記アドレス以降の前記試験パターンを、ジャンプ先のアドレスの試験パターンが格納されている前記メモリバンクと異なる前記メモリバンクに転送することを特徴とするパターン発生器。
【請求項２】
前記アドレス検出部は、ジャンプ先のアドレスにジャンプした後において次にアドレスがジャンプするジャンプ先のアドレスを検出する
ことを特徴とする請求項1に記載のパターン発生器。
【請求項３】
前記ベクトル命令により規定される順序において、発生させるべき前記試験パターンの前記パターンメモリ上のアドレスがジャンプするジャンプ部分と、当該ジャンプ部分のジャンプ先のアドレスにジャンプした後においてアドレスが更にジャンプするジャンプ先のアドレスとを対応付ける対応付け情報を記憶するアドレス記憶部を更に備え、
前記アドレス検出部は、前記アドレス記憶部の対応付け情報に基づいて、前記ジャンプ検出部によりジャンプすると検出されたジャンプ部分に対応する、アドレスが更にジャンプするジャンプ先のアドレスを検出する
ことを特徴とする請求項１又は２に記載のパターン発生器。
【請求項４】
前記対応付け情報を前記アドレス記憶部に設定するアドレス設定部
を更に備えたことを特徴とする請求項３に記載のパターン発生器。
【請求項５】
前記アドレス設定部は、使用者からの指示に基づいて前記対応付け情報を設定する
ことを特徴とする請求項４に記載のパターン発生器。
【請求項６】
前記アドレス設定部は、前記ベクトル命令を解析することにより前記対応付け情報を設定する
ことを特徴とする請求項４に記載のパターン発生器。
【請求項７】
前記アドレス設定部は、前記発生部が前記試験パターンを発生する前に解析を済ませる
ことを特徴とする請求項６に記載のパターン発生器。
【請求項８】
前記ベクトル命令には、ジャンプ元のアドレスと、ジャンプ先のアドレスと、後にアドレスがジャンプする際のジャンプ先のアドレスとが対応付けられており、
前記アドレス検出部は、ベクトル命令から、後にアドレスがジャンプする際のジャンプ先の前記アドレスを検出する
ことを特徴とする請求項７に記載のパターン発生器。
【請求項９】
前記転送制御部は、前記アドレス検出部により検出された前記アドレス以降の前記試験パターンを、ジャンプ元のアドレスの試験パターンが格納されている前記メモリバンクに転送する
ことを特徴とする請求項１から８の何れかに記載のパターン発生器。
【請求項１０】
前記複数のメモリバンクは、複数のメモリグループに分けられており、
前記転送制御部は、前記アドレス検出部により検出された前記アドレス以降の前記試験パターンを、ジャンプ先のアドレスの試験パターンが格納されている前記メモリバンクが属する前記メモリグループと異なる前記メモリグループの前記メモリバンクに転送する
ことを特徴とする請求項１から８の何れかに記載のパターン発生器。
【請求項１１】
前記転送制御部は、前記アドレス検出部により検出された前記アドレス以降の前記試験パターンを、ジャンプ元のアドレスの試験パターンが格納されている前記メモリバンクが属する前記メモリグループの前記メモリバンクに転送する
ことを特徴とする請求項１０に記載のパターン発生器。
【請求項１２】
前記複数のメモリグループには、それぞれ複数のメモリバンクが属する
ことを特徴とする請求項１０又は１１に記載のパターン発生器。
【請求項１３】
前記転送制御部は、前記発生部により前記ジャンプ先の試験パターンが発生されるとほぼ同時に、前記アドレス検出部により検出された前記アドレス以降の前記試験パターンを前記パターンメモリから前記メモリバンクに転送し始める
ことを特徴とする請求項１から１２のいずれかに記載のパターン発生器。
【請求項１４】
前記メモリバンクは、バイポーラ系又はメタル・オキサイド・セミコンダクタ系のランダムアクセスメモリである
ことを特徴とする請求項１から１３のいずれかに記載のパターン発生器。
【請求項１５】
電気部品の試験に用いる試験パターンを発生するパターン発生器であって、
複数の前記試験パターンをアドレスに対応付けて格納するパターンメモリと、
前記パターンメモリから読み出された前記試験パターンを格納する複数のメモリバンクと、
前記試験パターンを発生させる順序を規定するベクトル命令を格納するベクトルメモリと、
前記ベクトルメモリから読み出された前記ベクトル命令に基づいて、発生させるべき前記試験パターンの前記パターンメモリ上のアドレスがジャンプするか否かを検出するジャンプ検出部と、
前記ジャンプ検出部によりジャンプすると検出された場合に、ジャンプ先のアドレスにジャンプした後に生成されるべき前記試験パターンのアドレスを検出するアドレス検出部と、
前記パターンメモリから、前記アドレス検出部により検出された前記アドレス以降の前記試験パターンを読み出して、ジャンプ元のアドレスの試験パターンが格納されていた前記メモリバンクに転送する転送制御部と、
前記ベクトルメモリから読み出された前記ベクトル命令に基づいて、前記メモリバンクから前記試験パターンを取り出して発生する発生部と
を備えたことを特徴とするパターン発生器。
【請求項１６】
前記アドレス検出部は、ジャンプ先のアドレスより１つの前記メモリバンクが収容可能な数後のアドレスを検出する
ことを特徴とする請求項１５に記載のパターン発生器。
【請求項１７】
電気部品を試験する試験装置であって、
前記試験のために前記電気部品に与える入力試験パターンと、当該入力試験パターンを前記電気部品に与えたときに前記電気部品から出力されると期待される期待値パターンとを含む試験パターンを格納するパターンメモリと、
前記パターンメモリから読み出された前記試験パターンを格納する複数のメモリバンクと、
前記試験パターンを発生させる順序を規定するベクトル命令を格納するベクトルメモリと、
前記ベクトルメモリから読み出された前記ベクトル命令に基づいて、発生させるべき前記試験パターンの前記パターンメモリ上のアドレスがジャンプするか否かを検出するジャンプ検出部と、
前記ジャンプ検出部によりジャンプすると検出された場合に、ジャンプ先のアドレスにジャンプした後においてアドレスが更にジャンプするジャンプ先のアドレスを検出するアドレス検出部と、
前記パターンメモリから、前記アドレス検出部により検出された前記アドレス以降の前記試験パターンを読み出して前記メモリバンクに転送する転送制御部と、
前記ベクトルメモリから読み出された前記ベクトル命令に基づいて、前記メモリバンクから前記試験パターンを取り出して発生する発生部と、
前記発生部により発生された前記試験パターンを前記電気部品の電気的端子のピン配列に合わせて並べ替えるピンデータセレクタと、
前記ピンデータセレクタから出力された前記試験パターンに含まれる、前記入力試験パターンの波形を整形する波形整形器と、
前記波形整形器により整形された前記入力試験パターンを前記電気部品に与えるとともに、前記電気部品から出力された出力信号を受け取るデバイス差込部と、
前記デバイス差込部が受け取った出力信号と前記期待値パターンとを比較する比較器と
を備え、
前記転送制御部は、前記発生部により、前記ジャンプ先のアドレスの試験パターンが格納されている前記メモリバンクに格納されている前記試験パターンが発生されている間に、前記アドレス検出部により検出された前記アドレス以降の前記試験パターンを、ジャンプ先のアドレスの試験パターンが格納されている前記メモリバンクと異なる前記メモリバンクに転送することを特徴とする試験装置。
【請求項１８】
前記アドレス検出部は、ジャンプ先のアドレスにジャンプした後において次にアドレスがジャンプするジャンプ先のアドレスを検出する
ことを特徴とする請求項１７に記載の試験装置。
【請求項１９】
前記ベクトル命令により規定される順序において、発生させるべき前記試験パターンの前記パターンメモリ上のアドレスがジャンプするジャンプ部分と、当該ジャンプ部分のジャンプ先のアドレスにジャンプした後においてアドレスが更にジャンプするジャンプ先のアドレスとを対応付ける対応付け情報を記憶するアドレス記憶部を更に備え、
前記アドレス検出部は、前記アドレス記憶部の対応付け情報に基づいて、前記ジャンプ検出部によりジャンプすると検出されたジャンプ部分に対応する、アドレスが更にジャンプするジャンプ先のアドレスを検出する
ことを特徴とする請求項１７又は１８に記載の試験装置。
【請求項２０】
電気部品の試験に用いる試験パターンを発生するパターン発生方法であって、
複数の前記試験パターンをアドレスに対応付けてパターンメモリに格納するステップと、
前記試験パターンを発生させる順序を規定するベクトル命令をベクトルメモリに格納する命令格納ステップと、
前記ベクトルメモリから読み出された前記ベクトル命令に基づいて、発生させるべき前記試験パターンの前記パターンメモリ上のアドレスがジャンプするか否かを検出するジャンプ検出ステップと、
発生させるべき前記試験パターンの前記パターンメモリ上のアドレスがジャンプすると検出された場合に、ジャンプ先のアドレスにジャンプした後においてアドレスが更にジャンプするジャンプ先のアドレスを検出するアドレス検出ステップと、
前記パターンメモリから、前記アドレス検出ステップで検出された前記アドレス以降の前記試験パターンを読み出してメモリバンクに転送するパターン転送ステップと、
前記ベクトルメモリから読み出された前記ベクトル命令に基づいて、前記メモリバンクから前記試験パターンを取り出して発生する発生ステップと
を備え、
前記ジャンプ先のアドレスの試験パターンが格納されている前記メモリバンクに格納されている前記試験パターンが発生されている間に、前記アドレス検出ステップで検出された前記アドレス以降の前記試験パターンを、ジャンプ先のアドレスの試験パターンが格納されている前記メモリバンクと異なる前記メモリバンクに転送することを特徴とするパターン発生方法。
【請求項２１】
前記アドレス検出ステップは、ジャンプ先のアドレスにジャンプした後において次にアドレスがジャンプするジャンプ先のアドレスを検出する
ことを特徴とする請求項２０に記載のパターン発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気部品の試験を行う試験装置に用いるパターン発生器、パターン発生方法及び試験装置に関する。
【０００２】
【従来の技術】
従来、半導体メモリ等の電気部品を試験するために用いられる試験装置は、電気部品の試験に使用するための試験パターンを発生するパターン発生器を備える。パターン発生器においては、試験パターンを記憶するためにＳＲＡＭ（Static Random Access Memory）を備え、ＳＲＡＭの容量では足りない場合には大容量のＤＲＡＭ（Dynamic Random Access Memory）を備えていた。
パターン発生器において、試験パターンを記憶するためにＤＲＡＭを用いる場合には、一定時間毎のリフレッシュ動作が必要であり、ＲＯＷ（ロウ）アドレスの異なるアドレスをアクセスする際に時間が掛かる等のＤＲＡＭの不都合を回避するために、ＤＲＡＭの後段にキャッシュメモリを備え、当該キャッシュメモリを介して試験パターンを発生させていた。
【０００３】
図１は、従来の、試験パターンをＳＲＡＭに格納するパターン発生器の構成を示す図である。このパターン発生器９９は、ベクトルメモリ１０１と、読み出し制御部１０２と、ベクトルメモリバンク１０３、１０４と、ベクトル命令マルチプレクサ（ＭＵＸ）１０５と、アドレス展開部１０６とを有するシーケンス制御部１００と、ＳＲＡＭで構成されたパターンメモリを有するパターン信号生成部１０８とを備える。
【０００４】
ベクトルメモリ１０１は、発生する試験パターンの順序を規定するベクトル命令（パターンプログラム）を記憶する。読み出し制御部１０２は、ベクトルメモリ１０１に格納されたベクトル命令を読み出し、ベクトルメモリバンク１０３又はベクトルメモリ１０４に格納する。ベクトル命令マルチプレクサ１０５は、ベクトルメモリバンク１０３又はベクトルメモリ１０４に格納されたベクトル命令を選択してアドレス展開部１０６へ転送する。アドレス展開部１０６は、ベクトル命令をアドレス展開し、当該アドレス展開によって得られたアドレス信号１０７をパターン信号生成部１０８へ転送する。パターン信号生成部１０８は、アドレス信号１０７に対応するパターンメモリに格納された試験パターン信号を取り出して、当該試験パターン信号を電気部品の試験用のパターン信号１０９として発生する。
【０００５】
図２は、ベクトルメモリ１０１に格納されるパターンプログラムの一例を示す図である。当該パターンプログラムにおいて、「ＧＯＳＵＢ  Ａ」は、当該の命令のアドレスをアドレス信号として出力した後に、ラベルＡ（図中のＡ：）で示されるサブルーチン（アドレス＃１１〜１５に格納された命令）へジャンプする命令である。「ＲＥＴＵＲＮ」はサブルーチンが終了したことを意味する命令であり、当該命令のアドレスをアドレス信号を出力した後、当該サブルーチンへのジャンプ元の「ＧＯＳＵＢ」の次の行、すなわち、「ＧＯＳＵＢ」のアドレスに１加算したアドレスに戻る命令である。「ＲＥＰＥＡＴ  ｎ（ｎは、任意の整数）」は、当該アドレスに対応するアドレス信号をｎ回繰り返して発生させる命令である。「ＮＥＸＴ」は、現在のアドレスをアドレス信号として出力し、アドレスを次に進める、すなわち、アドレスに１を加算する命令である。「ＳＴＯＰ」は試験パターンの発生を終了する命令である。これらの命令を組み合わせることによって、電気部品を試験するための試験パターンを発生させる順序を規定することができる。
【０００６】
図３は、ベクトルメモリ１０１に格納される圧縮されたパターンプログラムの一例を示す図である。実際のパターンプログラムは非常に長いので、すべての命令を格納するためには、ベクトルメモリ１０１の容量を大きくしておかなければならない。そこで、ベクトルメモリ１０１に必要とされる容量を抑えるために、図２に示すパターンプログラムを圧縮してベクトルメモリ１０１に格納することとしている。具体的には、パターンプログラム中の「ＮＥＸＴ」命令を省略し、他の命令について各命令のアドレスを書き加えることにより圧縮してベクトルメモリ１０１に格納している。
【０００７】
図３において「ＧＯＳＵＢ  Ａ  ＃０  ＃１１」は、アドレス信号＃０を出力し、次にアドレス信号＃１１を出力する命令を示す。「ＲＥＰＥＡＴ  ３  ＃３」は、アドレス信号＃３を３回繰り返して出力する命令を示す。ここで、「ＧＯＳＵＢ  Ａ」と「ＲＥＰＥＡＴ  ３」との間には、アドレス信号＃１と、アドレス信号＃２を出力する「ＮＥＸＴ」命令が省略されている。
【０００８】
図４は、パターン信号生成部１０８のパターンメモリに格納された試験パターンを示す図である。パターン信号生成部１０８のパターンメモリには、複数の試験パターンＰＡＴ０、ＰＡＴ１、…が格納されている。例えば、パターンメモリのアドレス＃２にはＰＡＴ２が格納され、また、パターンメモリのアドレス＃ＦにはＰＡＴＦが格納されている。パターン信号生成部１０８のパターンメモリに試験パターンを格納する場合には、例えば、試験パターンＰＡＴ０、ＰＡＴ１、…を図示しないハードディスク等の外部記憶装置に予め記憶させておき、パターン発生器の起動時に外部記憶装置から読み出してアドレス＃０、＃１、・・・に順次格納するようにすればよい。
【０００９】
図５は、従来のパターン発生器の動作を示す図である。図５は、ベクトルメモリ１０３、１０４のそれぞれが格納できるワード数（命令数）が３つの場合における動作を示している。パターン発生器９９において、試験パターンを発生する試験処理を行う前に、読み出し制御部１０２がベクトルメモリ１０１からベクトル命令を読み出してベクトルメモリバンク１０３に書き込む初期化処理を行う。
【００１０】
すなわち、読み出し制御部１０２がベクトルメモリ１０１に格納されている命令について、シーケンス（順序）を考慮して取り出して、ベクトルメモリバンク１０３に転送する。ベクトルメモリ１０１のアドレス＃１は「ＧＯＳＵＢ  Ａ  ＃０  ＃１１」の命令であり、当該命令はラベルＡにジャンプする命令なので、読み出し制御部１０２は、当該「ＧＯＳＵＢ  Ａ  ＃０  ＃１１」の命令の次に、ジャンプ先の命令「ＲＥＰＥＡＴ２  ＃１３」をベクトルメモリバンク１０３に格納する。
そして、読み出し制御部１０２は、「ＲＥＰＥＡＴ２  ＃１３」の命令の次に、次に実行される次のアドレスの「ＲＥＴＵＲＮ＃１５、＃１」の命令をベクトルメモリバンク１０３に格納する。本例では、パターンプログラムの最初の３ワードを命令をベクトルメモリバンク１０３に書き込むことにより初期化処理を終了する。
【００１１】
この初期化処理が終了した後に、試験処理が開始される。この試験処理において、アドレス展開部１０６が初期化処理によってベクトルメモリバンク１０３に格納された圧縮命令を展開してアドレス信号１０７を出力する。アドレス展開部１０６が初期化処理によりベクトルメモリバンク１０３に格納された命令を展開すると、まず、「ＧＯＳＵＢ  Ａ  ＃０、＃１１」の命令からアドレス信号として＃０を出力した後、＃１１を出力する。次に「ＲＥＰＥＡＴ２  ＃１３」の命令からアドレス信号として＃１２から＃１３までを順次出力し、再度＃１３を出力する。次に、「ＲＥＴＵＲＮ＃１５  ＃１」の命令からアドレス信号として、＃１４を出力した後、＃１５を出力し、その後＃１を出力する。
アドレス展開部１０６が出力したアドレス信号１０７は、ＳＲＡＭによって構成されているパターンメモリを有するパターン生成部１０８に供給される。パターン生成部１０８は、供給されたアドレス信号１０７に基づいて、パターンメモリに格納されている試験パターンを出力する。この出力された試験パターンが電気部品に印可される。
【００１２】
試験処理においては、ベクトル命令マルチプレクサ１０５が、既にベクトル命令が書き込まれているベクトルメモリバンク１０３又は１０４から選択的に圧縮命令をアドレス展開部１０６に供給する。具体的には、ベクトルメモリバンク１０３に格納された命令に基づく試験パターンの発生が終了した後、ベクトルメモリバンク１０４に格納された命令をアドレス展開部１０６に供給する。
【００１３】
また、試験処理においては、ベクトルメモリバンク１０３に格納された命令に基づいて試験パターンの発生が行われている間に、読み出し制御部１０２が次に実行するベクトル命令をベクトルメモリ１０１からベクトルメモリバンク１０４に転送する。次いで、ベクトルメモリバンク１０４に格納された命令に基づく試験パターンの発生が終了した後、ベクトル命令マルチプレクサ１０５がベクトルメモリバンク１０３に格納された命令をアドレス展開部１０６に供給する。
【００１４】
そして、ベクトルメモリバンク１０４に格納された命令に基づいて試験パターンの発生が行われている間には、読み出し制御部１０２が、次に実行するベクトル命令をベクトルメモリ１０１からベクトルメモリバンク１０３に転送する。次いで、ベクトルメモリバンク１０４に格納された命令に基づく試験パターンの発生が終了した後、ベクトル命令マルチプレクサ１０５がベクトルメモリバンク１０３に格納された命令をアドレス展開部１０６に供給する。このような動作を繰り返して行うことにより、絶え間なく試験パターンを発生することができる。
【００１５】
このパターン発生器では、試験パターンを発生させるためのパターンプログラムにおいて、共通するベクトル命令を、例えば「ＧＯＳＵＢ」命令及び「ラベルＡ」で表されるようなサブルーチンによって実現しているので、パターンプログラムに要するメモリ量を削減することができ、パターンプログラムを格納するベクトルメモリ１０１に必要な容量を低減することができる。また、同一の試験パターンについて重複してパターンメモリ１１０に記憶しておく必要がないのでパターンメモリ１１０に必要な容量を抑えることができる。
【００１６】
図６は、従来の、試験パターンをＤＲＡＭに格納するパターン生成部１０８の構成を示す図である。パターン生成部１０８は、ＤＲＡＭによって構成されるパターンメモリ１１０と、転送制御部１１１と、パターンメモリ用のマルチプレクサ（ＭＵＸ）１１２、１１３と、パターンメモリバンク１１４及び１１５と、マルチプレクサ（ＭＵＸ）１１６とを有する。
パターン生成部１０８において、シーケンス制御部１００から出力されたアドレス信号１０７は、マルチプレクサ１１２、１１３及び１１６と、転送制御部１１１とに入力される。転送制御部１１１は、アドレス信号１０７が入力されると、アドレス信号１０７に対応する試験パターンをパターンメモリ１１０からマルチプレクサ１１２、１１３に向けて出力させる。
【００１７】
マルチプレクサ１１２、１１３は、アドレス信号１０７の基準となる所定のビット値に基づいて、マルチプレクサ１１２又は１１３のいずれかが選択されて動作を開始し、マルチプレクサ１１２が選択された場合にはパターンメモリ１１０から出力された試験パターンをパターンメモリバンク１１４に出力し、マルチプロセッサ１１３が選択された場合にはパターンメモリ１１０から出力された試験パターンをパターンメモリバンク１１５に出力する。マルチプレクサ１１６は、入力されたアドレス信号１０７に基づいて、例えば、アドレス信号１０７の上位ビットの相違に基づいて、パターンメモリバンク１１４又は１１５のいずれかを選択して、選択したパターンメモリバンク１１４又は１１５から試験パターンのパターン信号を読み出して生成する。
【００１８】
【発明が解決しようとする課題】
上記のようにパターン信号生成部１０８において試験パターンを記憶するパターンメモリとしてＳＲＡＭを用いた場合には、パターンプログラムにサブルーチン等の命令を用いることにより、パターンメモリに必要な容量を抑えることができる。ところで、近年、電気部品の大規模化及び多機能化に伴って、一つの電気部品の試験に必要な試験パターン数が増加している。このため、ＳＲＡＭの容量では、これら試験パターンを記憶するために不十分であるという状況が発生しており、試験パターンを記憶するためにＤＲＡＭを用いざるを得ないようになっている。
【００１９】
一般に、ＤＲＡＭからは、連続したアドレスのデータしか高速に転送できない。このため、試験パターンをＤＲＡＭによって構成されたパターンメモリ１１０に格納している場合においては、連続したアドレスの試験パターンしか、パターンメモリバンク１１４又は１１５に高速に転送することができない。したがって、パターンプログラムにパターンメモリバンク１１４又は１１５に格納されていない試験パターンを含むサブルーチンへジャンプする命令が記述されている場合においては、試験パターンを遅滞なく発生することができないという事態が発生してしまう。
【００２０】
図７は、従来の、ＤＲＡＭによって構成されたパターンメモリ１１０に格納された試験パターンの一例を示す図である。上記事態を避けるために、図７に示すように、パターンメモリ１１０には、試験において用いる試験パターンが順番に格納されている。このため、例えば、初期化処理に使用されるような同一の試験パターンであっても複数のアドレスに記憶されることとなり、パターンメモリ１１０として非常に大きな容量のＤＲＡＭを用いなければならないという問題がある。
【００２１】
そこで本発明は、試験パターンを格納するパターンメモリに必要な容量を抑えることのできるパターン発生器、パターン発生方法及び試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の形態に係るパターン発生器は、電気部品の試験に用いる試験パターンを発生するパターン発生器であって、複数の試験パターンをアドレスに対応付けて格納するパターンメモリと、パターンメモリから読み出された試験パターンを格納する複数のメモリバンクと、試験パターンを発生させる順序を規定するベクトル命令を格納するベクトルメモリと、ベクトルメモリから読み出されたベクトル命令に基づいて、発生させるべき試験パターンのパターンメモリ上のアドレスがジャンプするか否かを検出するジャンプ検出部と、ジャンプ検出部によりジャンプすると検出された場合に、ジャンプ先のアドレスにジャンプした後においてアドレスが更にジャンプするジャンプ先のアドレスを検出するアドレス検出部と、パターンメモリから、アドレス検出部により検出されたアドレス以降の試験パターンを読み出してメモリバンクに転送する転送制御部と、ベクトルメモリから読み出されたベクトル命令に基づいて、メモリバンクから試験パターンを取り出して発生する発生部とを備えたことを特徴とする。
【００２３】
アドレス検出部は、ジャンプ先のアドレスにジャンプした後において次にアドレスがジャンプするジャンプ先のアドレスを検出するようにしてもよい。
また、ベクトル命令により規定される順序において、発生させるべき試験パターンのパターンメモリ上のアドレスがジャンプするジャンプ部分と、当該ジャンプ部分のジャンプ先のアドレスにジャンプした後においてアドレスが更にジャンプするジャンプ先のアドレスとを対応付ける対応付け情報を記憶するアドレス記憶部を更に備え、アドレス検出部は、アドレス記憶部の対応付け情報に基づいて、ジャンプ検出部によりジャンプすると検出されたジャンプ部分に対応する、アドレスが更にジャンプするジャンプ先のアドレスを検出するようにしてもよい。
【００２４】
対応付け情報をアドレス記憶部に設定するアドレス設定部を更に備えるようにしてもよい。アドレス設定部は、使用者からの指示に基づいて対応付け情報を設定するようにしてもよい。また、アドレス設定部は、ベクトル命令を解析することにより対応付け情報を設定するようにしてもよい。また、アドレス設定部は、記発生部が試験パターンを発生する前に解析を済ませるようにしてもよい。
また、ベクトル命令には、ジャンプ元のアドレスと、ジャンプ先のアドレスと、
後にアドレスがジャンプする際のジャンプ先のアドレスとが対応付けられており、
アドレス検出部は、ベクトル命令から、後にアドレスがジャンプする際のジャンプ先のアドレスを検出するようにしてもよい。
【００２５】
また、転送制御部は、アドレス検出部により検出されたアドレス以降の試験パターンを、ジャンプ先のアドレスの試験パターンが格納されているメモリバンクと異なるメモリバンクに転送するようにしてもよい。また、転送制御部は、アドレス検出部により検出されたアドレス以降の試験パターンを、ジャンプ元のアドレスの試験パターンが格納されているメモリバンクに転送するようにしてもよい。
【００２６】
複数のメモリバンクは、複数のメモリグループに分けられており、転送制御部は、アドレス検出部により検出されたアドレス以降の試験パターンを、ジャンプ先のアドレスの試験パターンが格納されているメモリバンクが属するメモリグループと異なるメモリグループのメモリバンクに転送するようにしてもよい。また、  転送制御部は、アドレス検出部により検出されたアドレス以降の試験パターンを、ジャンプ元のアドレスの試験パターンが格納されているメモリバンクが属するメモリグループのメモリバンクに転送するようにしてもよい。各メモリグループには、複数のメモリバンクが属するようにしてもよい。
【００２７】
転送制御部は、発生部により、ジャンプ先のアドレスの試験パターンが格納されているメモリバンクに格納されている試験パターンが発生されている間に、アドレス検出部により検出されたアドレス以降の試験パターンをパターンメモリからメモリバンクに転送するようにしてもよい。また、転送制御部は、発生部によりジャンプ先の試験パターンが発生されるとほぼ同時に、アドレス検出部により検出されたアドレス以降の試験パターンをパターンメモリからメモリバンクに転送し始めるようにしてもよい。メモリバンクは、バイポーラ系又はメタル・オキサイド・セミコンダクタ（ＭＯＳ）系のＲＡＭとしてもよい。
【００２８】
上記目的を達成するために、本発明の第２の形態に係るパターン発生器は、電気部品の試験に用いる試験パターンを発生するパターン発生器であって、複数の試験パターンをアドレスに対応付けて格納するパターンメモリと、パターンメモリから読み出された試験パターンを格納する複数のメモリバンクと、試験パターンを発生させる順序を規定するベクトル命令を格納するベクトルメモリと、ベクトルメモリから読み出されたベクトル命令に基づいて、発生させるべき試験パターンのパターンメモリ上のアドレスがジャンプするか否かを検出するジャンプ検出部と、ジャンプ検出部によりジャンプすると検出された場合に、ジャンプ先のアドレスにジャンプした後に生成されるべき試験パターンのアドレスを検出するアドレス検出部と、パターンメモリから、アドレス検出部により検出されたアドレス以降の試験パターンを読み出して、ジャンプ元のアドレスの試験パターンが格納されていたメモリバンクに転送する転送制御部と、ベクトルメモリから読み出されたベクトル命令に基づいて、メモリバンクから試験パターンを取り出して発生する発生部とを備えたことを特徴とする。
アドレス検出部は、ジャンプ先のアドレスより１つのメモリバンクが収容可能な数後のアドレスを検出するようにしてもよい。
【００２９】
上記目的を達成するために、本発明に係る試験装置は、電気部品を試験する試験装置であって、試験のために電気部品に与える入力試験パターンと、当該入力試験パターンを電気部品に与えたときに電気部品から出力されると期待される期待値パターンとを含む試験パターンを格納するパターンメモリと、パターンメモリから読み出された試験パターンを格納する複数のメモリバンクと、試験パターンを発生させる順序を規定するベクトル命令を格納するベクトルメモリと、ベクトルメモリから読み出されたベクトル命令に基づいて、発生させるべき試験パターンのパターンメモリ上のアドレスがジャンプするか否かを検出するジャンプ検出部と、ジャンプ検出部によりジャンプすると検出された場合に、ジャンプ先のアドレスにジャンプした後においてアドレスが更にジャンプするジャンプ先のアドレスを検出するアドレス検出部と、パターンメモリから、アドレス検出部により検出されたアドレス以降の試験パターンを読み出してメモリバンクに転送する転送制御部と、ベクトルメモリから読み出されたベクトル命令に基づいて、メモリバンクから試験パターンを取り出して発生する発生部と、発生部により発生された試験パターンを電気部品の電気的端子のピン配列に合わせて並べ替えるピンデータセレクタと、ピンデータセレクタから出力された試験パターンに含まれる、入力試験パターンの波形を整形する波形整形器と、波形整形器により整形された入力試験パターンを電気部品に与えるとともに、電気部品から出力された出力信号を受け取るデバイス差込部と、デバイス差込部が受け取った出力信号と期待値パターンとを比較する比較器とを備えることを特徴とする。
【００３０】
アドレス検出部は、ジャンプ先のアドレスにジャンプした後において次にアドレスがジャンプするジャンプ先のアドレスを検出するようにしてもよい。また、ベクトル命令により規定される順序において、発生させるべき試験パターンのパターンメモリ上のアドレスがジャンプするジャンプ部分と、当該ジャンプ部分のジャンプ先のアドレスにジャンプした後においてアドレスが更にジャンプするジャンプ先のアドレスとを対応付ける対応付け情報を記憶するアドレス記憶部を更に備え、アドレス検出部は、アドレス記憶部の対応付け情報に基づいて、ジャンプ検出部によりジャンプすると検出されたジャンプ部分に対応する、アドレスが更にジャンプするジャンプ先のアドレスを検出するようにしてもよい。
【００３１】
上記目的を達成するために、本発明に係るパターン発生方法は、電気部品の試験に用いる試験パターンを発生するパターン発生方法であって、複数の試験パターンをアドレスに対応付けてパターンメモリに格納するステップと、試験パターンを発生させる順序を規定するベクトル命令をベクトルメモリに格納する命令格納ステップと、ベクトルメモリから読み出されたベクトル命令に基づいて、発生させるべき試験パターンのパターンメモリ上のアドレスがジャンプするか否かを検出するジャンプ検出ステップと、発生させるべき試験パターンのパターンメモリ上のアドレスがジャンプすると検出された場合に、ジャンプ先のアドレスにジャンプした後においてアドレスが更にジャンプするジャンプ先のアドレスを検出するアドレス検出ステップと、パターンメモリから、アドレス検出ステップで検出されたアドレス以降の試験パターンを読み出してメモリバンクに転送するパターン転送ステップと、ベクトルメモリから読み出されたベクトル命令に基づいて、メモリバンクから試験パターンを取り出して発生する発生ステップとを備えたことを特徴とする。アドレス検出ステップは、ジャンプ先のアドレスにジャンプした後において次にアドレスがジャンプするジャンプ先のアドレスを検出するようにしてもよい。
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００３２】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図８は、本発明に係る試験装置の全体構成を示す図である。本試験装置は、シーケンス制御部６２とパターン生成部２６とを有するパターン発生器６０と、ピンデータセレクタ６６と、波形整形器７２と、電気部品７６を差し込み可能な差込口７８を有するデバイス差込部８０と、比較器８４とを備える。パターン発生器６０は、電気部品の電気的試験７６の為に電気部品７６に与える入力試験パターンと、当該入力試験パターンを正常な電気部品７６に与えたときに電気部品７６から出力されるべき期待値パターンとを有する試験パターンの信号２８（試験パターン信号）をピンデータセレクタ６６に転送する。
【００３３】
ここで、「電気部品」とは、電流又は電圧に応じて所定の作用を行う部品をいい、例えば、ＩＣ（Integrated Circuit）やＬＳＩ（Large‐Scale Integrated circuit）のような能動素子から成る半導体部品のみならず、受動素子、各種センサー等の部品も含み、更に、これら部品を結合して一つのパッケージに収めた部品や、これら部品をプリント基板に装着して所定の機能を実現したブレッドボード等の部品も含む。また、「入力試験パターン」とは、電気試験を行うために電気部品への入力するデジタル信号の時間的又は空間的な配列をいい、「期待値パターン」とは、所定の試験パターンを電気部品に入力した場合に出力として予測されるデジタル信号の時間的又は空間的な配列をいう。
【００３４】
ピンデータセレクタ６６は、パターン発生器６０から転送された試験パターン信号２８の物理的位置を電気部品７６の電気的端子の配列に合わせて並べ替え、試験パターン信号２８中の入力試験パターン６８を波形整形器７２に転送する一方、期待値パターン７０を比較器８４に転送する。波形整形器７２は、ピンデータセレクタ６６から転送された入力試験パターン６８の波形を整形してデバイス差込部８０に転送する。
【００３５】
デバイス差込部８０は、波形整形器７２から転送された入力試験パターン７４を差込口７８に差し込まれた電気部品７６の入力端子に供給する。これにより、電気部品７６は、自己の機能に基づいて入力端子から入力された試験パターンに応じた出力パターンを所定の出力端子からデバイス差込部８０へ出力する。また、デバイス差込部８０は、差込口７８に差し込まれた電気部品７６の出力端子から入力された出力パターン８２を比較器８４に転送する。
【００３６】
比較器８４は、デバイス差込部８０から転送された出力パターン８２と、ピンデータセレクタ６６から転送された期待値パターン７０とを比較し、出力パターン８０と期待値パターン７０とが一致していれば、電気部品７６は正常に動作すると判断する一方、一致していなければ電気部品７６は正常に動作をしないと判断する。
【００３７】
図９は、本発明の第１の実施形態に係るパターン発生器の構成を示す図である。本パターン発生器６０は、シーケンス制御部６２と、パターン生成部２６とを備える。シーケンス制御部６２は、ベクトルメモリ１２と、読み出し制御部１４と、アドレス展開部２２と、アドレス設定部２３と、アドレスメモリ３３と、ジャンプアドレス転送制御部３１とを有する。パターン生成部２６は、パターンメモリ３２と、転送制御部３４と、パターンメモリ用マルチプレクサ（ＭＵＸ）３６、３７、３８、３９と、パターンキャッシュメモリ５４と、マルチプレクサ（ＭＵＸ）４４、４５及び４６とを有する。ここで、特許請求の範囲にいうジャンプ検出部は、主にアドレス展開部２２によって構成され、特許請求の範囲にいうアドレス検出部は、主にジャンプ転送制御部３１によって構成され、特許請求の範囲にいう発生部は、主に転送制御部３４及びマルチプレクサ４４〜４６によって構成される。
ベクトルメモリ１２は、例えば、高速なＳＲＡＭで構成され、試験パターンの順序を規定するパターンプログラムを格納する。
【００３８】
図１０は、本発明の第１の実施形態に係るパターン発生器のベクトルメモリ１２が記憶するパターンプログラムの一例を示す図である。パターンプログラムにおいて、「ＳＴＡＲＴ  ＃１１」は、アドレス信号＃１１に対応する試験パターンから試験を開始させる命令である。「ＲＥＰＥＡＴ  ２  ＃１３」は、アドレス信号＃１３に対応する試験パターンを２回繰り返して生成させた後に次のアドレス信号に対応する試験パターンを出力させる命令である。「ＪＵＭＰ  Ａ（ジャンプ元のアドレス信号の値）  Ｂ（ジャンプ先のアドレス信号の値）」は、アドレス信号Ａに対応する試験パターンの次に、アドレス信号Ｂに対応する試験パターンを生成させる命令である。
【００３９】
本実施の形態のパターンプログラム中においては、「ＮＥＸＴ  Ｃ（アドレス信号の値）」、すなわち、アドレス信号Ｃを出力して、アドレス信号の値を１進めるという命令を省略している。図９に示すパターンプログラムでは、例えば、「ＳＴＡＲＴ  ＃１１」と「ＲＥＰＥＡＴ  ２  ＃１３」との間には、「ＮＥＸＴ  ＃１２」が省略され、「ＲＥＰＥＡＴ  ２  ＃１３」と「ＪＵＭＰ  ＃１Ｄ＃３１」との間には、「ＮＥＸＴ  ＃１４」〜「ＮＥＸＴ  ＃１Ｃ」が省略されている。
【００４０】
図９に戻り、読み出し制御部１４は、ベクトルメモリ１２に格納されたパターンプログラムの命令を先頭から読み出して、アドレス展開部２２に転送する。
アドレス展開部２２は、転送された命令に基づいて、アドレス展開を行ってアドレス信号２４を出力する。また、アドレス展開部２２は、アドレス信号２４がジャンプするか否かを検出して、ジャンプを検出した場合には、ジャンプが発生したことを示す”１”のＬＳＴ信号を出力する。なお、本実施形態では、パターンの発生を開始する際についても”１”を出力するようにしている。
また、アドレス展開部２２は、発生させる試験パターンを出力させるパターン生成部２６のキャッシュメモリを選択するＢＫＳＬ信号３０を出力する。本実施形態では、アドレス展開部２２は、アドレス信号がジャンプすることを検出する毎に、ＢＫＳＬ信号を”１”又は”０”の間で切り替えて出力する。
【００４１】
アドレスメモリ３３は、例えば、高速なＳＲＡＭで構成され、ベクトルメモリ１２に格納されるパターンプログラムによって規定される順序において、アドレス信号がジャンプするジャンプ先のアドレス信号を記憶している。図１０に示すパターンプログラムがベクトルメモリ１２に記憶されている場合には、＃３１、＃５１、＃７１が記憶領域の先頭から順番に記憶されている。
アドレス設定部２３は、アドレスメモリ３３に記憶させるアドレス信号を受け付けて、アドレスメモリ３３に記憶させる。アドレス設定部２３を、パターン発生器の使用者からマウス、キーボード等の入力装置により直接アドレス信号を受け付けて記憶させるようにしてもよく、ベクトルメモリ１２に格納されるパターンプログラムを解析することによりアドレス信号を検出して、アドレスメモリ３３に記憶させるようにしてもよい。なお、本実施形態では、後述する試験処理以前にアドレス信号をアドレスメモリ３３に設定している。
【００４２】
ジャンプ転送制御部３１は、アドレス展開部２２から、ジャンプが発生したことを示す”１”のＬＳＴ信号が入力されると、次に発生するジャンプのジャンプ先のアドレス信号を検出してパターン信号生成器２６に出力する。本実施形態では、試験パターンを発生した直後及び各ジャンプを検出した際にアドレスメモリ３３の先頭から順次アドレスを取り出していくことにより、次に発生するジャンプのジャンプ先のアドレス信号を取得する。
【００４３】
パターンメモリ３２は、ＤＲＡＭで構成されており、複数の試験パターンを記憶する。パターンメモリ３２は、転送制御部３４から入力される信号に対応するアドレスの試験パターン及びそのアドレスを出力する。
パターンキャッシュメモリ５４は、第１パターンキャッシュメモリ５０と、第２パターンキャッシュメモリ５２とを有する。第１パターンキャッシュメモリ及び第２パターンキャッシュメモリは、高速にデータの読み書きができるＲＡＭ、例えば、バイポーラ系又はＭＯＳ系のＲＡＭで構成される。
【００４４】
第１パターンキャッシュメモリ５０は、連続するアドレスの試験パターンを記憶するための同一のグループとなる、２つのパターンメモリバンク４０、４１を有する。また、第２パターンキャッシュメモリ５２は、連続するアドレスの試験パターンを記憶するための同一のグループとなる、２つのパターンメモリバンク４２、４３を有する。各パターンメモリバンク４０〜４３は、例えば、転送制御部３４からＲ（ＲＥＡＤ：読み出し指示）信号が入力されると、前段のマルチプレクサ３６〜３９から入力されるアドレスに対応する自己の領域から試験パターンを取り出して、後段のマルチプレクサ４４、４５に読み出す。
【００４５】
また、各パターンメモリバンク４０〜４３は、／Ｗ（／は反転論理：ＷＲＩＴＥ：書込み指示）信号が入力されると、前段のマルチプレクサ３６〜３９から入力されるアドレスに対応する自己の領域に、パターンメモリ３２から入力される試験パターンを書き込む。本実施形態では、各パターンメモリバンク４０〜４３は、例えば、４つのアドレスを有し、各アドレスに１つの試験パターンを格納することができる。
【００４６】
転送制御部３４は、アドレス展開部２２から入力されたアドレス信号に基づいて、所定のパターンメモリバンク４０〜４３に試験パターンを格納させる制御を行う。本実施形態では、転送制御部３４は、入力されたアドレス信号に基づいて、試験パターンをパターンメモリ３２から出力させるとともに、格納対象となるパターンメモリバンク４０〜４３に対して書込み動作を指示する／Ｗ信号を出力するとともに、当該パターンメモリバンクの前段のマルチプレクサ３６〜３９に、パターンメモリ３２から出力されたアドレスを選択させるＳＥＬ信号を出力する。
【００４７】
また、転送制御部３４は、アドレス展開部２２から入力されたアドレス信号に基づいて、当該アドレスに対応する試験パターンをパターンメモリバンク４０〜４３から読み出させる制御を行う。本実施形態では、転送制御部３４は、入力されたアドレス信号に基づいて、読み出し対象の試験パターンが格納されたパターンメモリバンク４０〜４３に対して読み出し動作を指示するＲ信号を出力するとともに、当該パターンメモリバンクの前段のマルチプレクサ３６〜３９に、アドレス展開部２２から出力されたアドレス信号を選択させるＳＥＬ信号を出力する。
【００４８】
また、転送制御部３４はジャンプ転送制御部３１から次に発生するジャンプのジャンプ先のアドレス信号が入力されると、直前のジャンプ先の試験パターンを書き込んだパターンメモリバンクのグループと異なるグループのパターンメモリバンクに対して該当する次に発生するジャンプ先のアドレスの試験パターンを書き込む制御を行う。本実施形態では、転送制御部３４は該当するアドレスの試験パターンをパターンメモリ３２から出力させるとともに、直前のジャンプ先の試験パターンを書き込んだパターンメモリバンクのグループと異なるグループのパターンメモリバンク４０〜４３に対して書込み動作を指示する／Ｗ信号を出力するとともに、当該パターンメモリバンクの前段のマルチプレクサに、パターンメモリ３２から出力されたアドレスを選択させるＳＥＬ信号を出力する。
【００４９】
マルチプレクサ３６〜３９は、転送制御部３４から入力されたＳＥＬ信号に基づいて、アドレス展開部２２から入力されるアドレス信号又はパターンメモリ３２から入力されるアドレス信号のいずれかを後段のパターンメモリバンク４０〜４３へ転送する。
【００５０】
マルチプレクサ４４は、アドレス展開部２２から入力されたアドレスに基づいて、パターンメモリバンク４０から読み出された試験パターン又はパターンメモリバンク４１から読み出された試験パターンを選択してマルチプレクサ４６に出力する。マルチプレクサ４５は、アドレス展開部２２から入力されたアドレスに基づいて、パターンメモリバンク４２から読み出された試験パターン又はパターンメモリバンク４３から読み出された試験パターンのいずれかを選択してマルチプレクサ４６に出力する。
【００５１】
マルチプレクサ４６は、アドレス展開部２２から入力されるＢＫＳＬ信号３０に基づいて、マルチプレクサ４４から入力された第１パターンキャッシュメモリ５０の試験パターン又はマルチプレクサ４５から入力された第２パターンキャッシュメモリ５２の試験パターンのいずれかを選択して出力する。本実施形態では、ＢＫＳＬ信号が”０”の場合は、第１パターンキャッシュメモリ５０の試験パターンを選択し、ＢＫＳＬ信号が”１”の場合は、第２パターンキャッシュメモリ５２の試験パターンを選択する。
【００５２】
図１１は、本発明の第１の実施形態に係るパターン発生器の動作を示す図である。図１１は、図１０に示すパターンプログラムがベクトルメモリ１２に格納されている場合の動作を示す。まず、予め試験パターンをいずれかのパターンメモリバンクに格納させておく初期処理を行う。初期処理において、読み出し制御部１４がベクトルメモリ１２から命令「ＳＴＡＲＴ  ＃１１」を取り出してアドレス展開部２２に転送する。アドレス展開部２２は、命令「ＳＴＡＲＴ  ＃１１」をアドレス展開してアドレス信号＃１１を出力する。転送制御部３４はアドレス信号＃１１を受け取ると、パターンメモリ３２からアドレス＃１１以降の４つの試験パターンＰＡＴ１１〜ＰＡＴ１４を読み出させ、当該試験パターンをパターンメモリバンク４０に書き込ませる。更に、転送制御部３４は、パターンメモリ３２からアドレス信号＃１５〜＃１８の試験パターンＰＡＴ１５〜１８を読み出させ、当該試験パターンをパターンメモリバンク４１に書き込ませる。
【００５３】
初期処理が終わると、試験処理を行う。試験処理では、読み出し制御部１４がベクトルメモリ１２から命令「ＳＴＡＲＴ  ＃１１」から順次命令を取り出してアドレス展開部２２に転送する。アドレス展開部２２は、命令「ＳＴＡＲＴ  ＃１１」を受け取ると、アドレス展開してアドレス信号＃１１及び”０”のＢＫＳＬ信号を出力すると共に、”１”のＬＳＴ信号をジャンプ転送制御部３１に出力する。次いで、アドレス展開部２２は、後続する命令についても順次アドレス展開して、アドレス＃１２、＃１３、＃１３、＃１４、＃１５、＃１６、…を出力し、”０”のＢＫＳＬ信号を出力すると共に、”０”のＬＳＴ信号を出力する。ジャンプ転送制御部３１は、アドレス展開部２２から”１”のＬＳＴ信号が入力されると、アドレスメモリ３３から先頭に格納されているアドレス＃３１を取り出して、転送制御部３４に出力する。
【００５４】
転送制御部３４はアドレス展開部２２からアドレス信号＃１１を受け取ると、パターンメモリバンク４０からアドレス＃１１に対応するＰＡＴ１１を読み出させ、次いで、アドレス展開部２２から＃１１以降のアドレス信号＃１２、＃１３、＃１３、＃１４を受け取ると、これらアドレス信号に対応する試験パターンＰＡＴ１２、ＰＡＴ１３、ＰＡＴ１３、ＰＡＴ１４も同様にしてパターンメモリバンク４０から読み出させる。このように読み出された試験パターンＰＡＴ１１、ＰＡＴ１２等は、マルチプレクサ４４及び４６に選択されてピンデータセレクタ６６へ出力される。
【００５５】
また、転送制御部３４はジャンプ転送制御部３１からアドレス＃３１を受け取ると、上記動作と並行して、パターンメモリ３２からアドレス＃３１以降の試験パターンを読み出させ、現在読み出しを行っているパターンメモリバンク４０が含まれている第１パターンキャッシュメモリ５０以外のパターンキャッシュメモリ、すなわち第２パターンキャッシュメモリ５２にこれら試験パターンを書き込ませる。具体的には、パターンメモリバンク４２に、ＰＡＴ３１〜３４を書き込ませ、パターンメモリバンク４３に、ＰＡＴ３５〜３８を書き込ませる。
【００５６】
そして、転送制御部３４はアドレス展開部２２からアドレス信号＃１５を受け取ると、パターンメモリバンク４１からアドレス＃１５に対応するＰＡＴ１５を読み出させる。また、転送制御部３４は、アドレス展開部２２からアドレス信号＃１５以降に受け取るアドレス信号＃１６、＃１７、＃１８に対応する試験パターンＰＡＴ１６、ＰＡＴ１７、ＰＡＴ１８も同様にしてパターンメモリバンク４１から読み出させる。また、転送制御部３４は、アドレス展開部２２からアドレス信号＃１５を受け取ると、上記動作と並行してパターンメモリ３２からアドレス＃１９〜＃１Ｃまでの試験パターンを読み出させ、現在読み出しを行っているパターンメモリバンク４１が含まれている第１パターンキャッシュメモリ５０の中の他のパターンメモリバンク、すなわちパターンメモリバンク４０にこれら試験パターンＰＡＴ１９〜ＰＡＴ１Ｃを書き込ませる。
【００５７】
そして、ジャンプ転送制御部３１からアドレス信号が入力されなければ、転送制御部３４は、上記同様にして、試験パターンを読み出している間に、当該試験パターンを読み出しているパターンメモリバンクと同一グループの他のパターンメモリバンクに後続の試験パターンを書き込ませる。
【００５８】
ここで、アドレス展開部２２が、＃１Ｄを出力した後に＃３１を出力するといったアドレスがジャンプすることを検出すると、アドレス＃３１を出力するとともに、ＢＫＳＬ信号を”１”に切り替えて出力し、更に、”１”のＬＳＴ信号をジャンプ転送制御部３１に出力する。ジャンプ転送制御部３１は、アドレス展開部２２から”１”のＬＳＴ信号が入力されると、アドレスメモリ３３から前回取り出したアドレスの次のアドレス＃５１を取り出して、転送制御部３４に出力する。
【００５９】
転送制御部３４はアドレス展開部２２からアドレス信号＃３１を受け取ると、パターンメモリバンク４２からアドレス＃３１に対応するＰＡＴ３１を読み出させ、次いで、アドレス展開部２２からアドレス＃３１以降のアドレス信号＃３２、＃３３、＃３４を受け取ると、これらアドレス信号に対応する試験パターンＰＡＴ３２、ＰＡＴ３３、ＰＡＴ３４も同様にしてパターンメモリバンク４２から読み出させる。このように読み出された試験パターンＰＡＴ３１、ＰＡＴ３２等は、マルチプレクサ４４及び４６に選択されてピンデータセレクタ６６へ出力される。
【００６０】
また、転送制御部３４はジャンプ転送制御部３１から次のジャンプのジャンプ先のアドレス＃５１を受け取ると、上記動作と並行して、パターンメモリ３２からアドレス＃５１以降の試験パターンを読み出させ、現在読み出しを行っているパターンメモリバンク４２が含まれている第２パターンキャッシュメモリ５２以外のパターンキャッシュメモリ、すなわち、第１パターンキャッシュメモリ５０にこれら試験パターンを書き込ませる。具体的には、パターンメモリバンク４０に、ＰＡＴ５１〜５４を書き込ませ、パターンメモリバンク４１に、ＰＡＴ５５〜５８を書き込ませる。
【００６１】
本実施形態では、発生させる試験パターン＃３１が含まれているパターンメモリバンク４２内の試験パターンが発生される時間の半分より少ない時間で、次のジャンプ先＃５１以降の試験パターンを他の２つのパターンメモリバンク４０、４１に転送させることが必要となっている。このため、次のジャンプ先以降の試験パターンを当該の２つのパターンメモリバンクへ書き込み可能になった時点からできるだけ速い時点、例えば、ジャンプ先の試験パターンを発生するとほぼ同時に転送を開始することが望ましい。
【００６２】
このように、パターンメモリバンク４０、４１に書き込まれた試験パターンは、アドレス展開部２２から当該試験パターンのアドレス信号が転送制御部に入力された場合に、転送制御部３４により該当するパターンメモリバンク４０、４１から読み出されて、マルチプレクサ４４及び４６に選択されてピンデータセレクタ６６へ遅滞なく出力される。
【００６３】
そして、このような動作をベクトルメモリ１２に格納された命令を実行するまで行う。
上記のように、本パターン発生器によると、パターンメモリ３２において離れたアドレスに格納されている次の試験パターンを遅滞なく発生させることができ、同一の試験パターンをパターンメモリ３２に重複して記憶しておく必要がなく、パターンメモリ３２に必要な容量を抑えることができる。
【００６４】
図１２は、本発明の第２の実施形態に係るパターン発生器の構成を示す図である。なお、図９に示す第１の実施形態に係るパターン発生器と異なる機能要素について詳細に説明する。本パターン発生器は、シーケンス制御部６２と、パターン生成部２６とを備える。シーケンス制御部６２は、ベクトルメモリ１２と、読み出し制御部１４と、アドレス展開部２２とを有する。パターン生成部２６は、パターンメモリ３２と、転送制御部３４と、パターンメモリ用マルチプレクサ３６、３７、３８、３９と、パターンキャッシュメモリ５４と、マルチプレクサ４４、４５及び４６とを有する。
【００６５】
図１３は、本発明の第２の実施形態に係るパターン発生器のベクトルメモリ１２に格納されているパターンプログラムの一例を示す図である。本実施の形態に係るパターンプログラムは、第１の実施形態に係るパターンプログラムと、「ＳＴＡＲＴ」及び「ＪＵＭＰ」命令の記述形式が異なっている。「ＳＴＡＲＴ  ＡＢ」は、アドレス信号Ａに対応する試験パターンから試験を開始させ、アドレス信号Ｂに対応する試験パターンをキャッシュメモリに読み出す命令である。
【００６６】
「ＪＵＭＰ  Ａ（ジャンプ元のアドレス信号の値）  Ｂ（ジャンプ先のアドレス信号の値）  Ｃ（次のジャンプのジャンプ先のアドレス信号の値）」は、アドレス信号Ａに対応する試験パターンの次に、アドレス信号Ｂに対応する試験パターンを生成させ、アドレス信号Ｃに対応する試験パターンをキャッシュメモリに読み出す命令である。例えば、「ＪＵＭＰ  ＃３９  ＃５１  ＃７１」は、アドレス信号＃３９に対応する試験パターンの次に、アドレス信号＃５１に対応する試験パターンを生成させ、アドレス信号＃７１に対応する試験パターンをキャッシュメモリに読み出す命令である。
【００６７】
アドレス展開部２２は、第１の実施形態のアドレス展開部２２において、アドレス信号２４がジャンプするか否かを検出して、ジャンプを検出した場合にジャンプが発生したことを示す”１”のＬＳＴ信号を出力する機能に変えて、ＳＴＡＲＴ命令に記述された開始アドレスを出力する際に、ＳＴＡＲＴ命令に記述された読み出させる試験パターンのアドレスを出力し、ＪＵＭＰ命令のジャンプ元のアドレス信号値を出力した後に、次のジャンプ先のアドレス信号値を転送制御部３４に出力する機能を有するようにしたものである。
転送制御部３４は、第１の実施形態に係る転送制御部３４において、ジャンプ転送制御部３１から入力されたアドレス信号に基づいて行う動作について、アドレス展開部２２により入力されたアドレスに基づいて動作するようにしたものである。本実施形態によるパターン発生器によると、図１１に示す上記の第１実施形態に係るパターン発生器と同様な動作を行うことができる。
【００６８】
図１４は、本発明の第３の実施形態に係るパターン発生器の構成を示す図である。なお、第１の実施形態に係るパターン発生器と異なる機能要素について詳細に説明する。本パターン発生器は、シーケンス制御部６２と、パターン生成部２６とを備える。シーケンス制御部６２は、ベクトルメモリ１２と、読み出し制御部１４と、アドレス展開部２２とを有する。パターン生成部２６は、パターンメモリ３２と、アドレスメモリ５６と、転送制御部３４と、パターンメモリ用マルチプレクサ（ＭＵＸ）３６、３７、３８と、パターンキャッシュメモリ５４と、マルチプレクサ（ＭＵＸ）４４及び４６とを有する。
【００６９】
図１５は、本発明の第３の実施形態に係るパターン発生器のベクトルメモリ１２に格納されているパターンプログラムの一例を示す図である。本実施の形態に係るパターンプログラムは、第１の実施形態に係るパターンプログラムと、「ＪＵＭＰ」命令の記述形式が異なっている。「ＪＵＭＰＡ（ジャンプ先のアドレス信号の値）  Ｂ（ジャンプ元のアドレス信号値）」は、アドレス信号Ｂに対応する試験パターンの次に、アドレス信号Ａに対応する試験パターンを生成させる命令である。本実施形態では、ジャンプ先は＃１１のみとなっており、「ＪＵＭＰ１１  Ｂ」の命令だけが記述されている。
パターンキャッシュメモリ５４は、３つのメモリバンク４０、４１、４２を有する。本実施形態では、各メモリバンク４０〜４２は、４つの試験パターンを記憶することができる。
【００７０】
アドレスメモリ５６は、ジャンプ先のアドレスから１つのメモリバンクに格納可能な試験パターン数分先のアドレスを記憶する。本実施形態では、ジャンプ先のアドレスは、常に＃１１であり、各メモリバンク４０〜４２は４つの試験パターンを格納可能なので、＃１５が記憶されている。
アドレス展開部２２は、第１の実施形態のアドレス展開部２２において、アドレス信号２４がジャンプするか否かを検出して、ジャンプを検出した場合にジャンプが発生したことを示す”１”のＬＳＴ信号を出力する機能に変えて、ＪＵＭＰ命令のジャンプ元のアドレス信号値を出力した後に、ジャンプすることを示す”１”の信号を転送制御部３４に出力する機能を有する。また、アドレス展開部２２は初期処理において、ジャンプ先となるジャンプ先のアドレスを出力する機能を有する。また、アドレス展開部２２は、アドレス＃１１〜＃１４を出力する場合にＢＫＳＬ信号を”１”にして出力し、これ以外のアドレスを出力する場合にはＢＫＳＬ信号を”０”にして出力する。
【００７１】
転送制御部３４は、第１の実施形態の転送制御部３４において、アドレス展開部２２により入力された信号に基づいて、アドレスメモリ５６からアドレスを取り出す機能を更に有し、更に、第１の実施形態の転送制御部３４において、ジャンプ転送制御部３１から入力されたアドレス信号に基づいて行う動作について、アドレスメモリ５６から取り出したアドレスに基づいて動作するようにしたものである。
【００７２】
図１６は、本発明の第３の実施形態に係るパターン発生器の動作を示す図である。まず、予め試験パターンをいずれかのパターンメモリバンクに格納させておく初期処理を行う。初期処理において、読み出し制御部１４がベクトルメモリ１２から命令「ＳＴＡＲＴ  ＃０」を取り出してアドレス展開部２２に転送する。アドレス展開部２２は、命令「ＳＴＡＲＴ  ＃０」をアドレス展開してアドレス信号＃０を出力し、更に、命令に含まれているＪＵＭＰ先のアドレス信号＃１１を出力する。
【００７３】
転送制御部３４はアドレス信号＃０を受け取ると、パターンメモリ３２からアドレス＃０以降の４つの試験パターンＰＡＴ０〜ＰＡＴ３を読み出させ、当該試験パターンをパターンメモリバンク４０に書き込ませる。更に、転送制御部３４は、パターンメモリ３２からアドレス＃１１を受け取るとパターンメモリ３２からアドレス信号＃１１〜＃１４の試験パターンＰＡＴ１１〜１４を読み出させ、当該試験パターンをパターンメモリバンク４２に書き込ませる。
【００７４】
初期処理が終わると、試験処理を行う。試験処理では、読み出し制御部１４がベクトルメモリ１２から命令「ＳＴＡＲＴ  ＃０」から順次命令を取り出してアドレス展開部２２に転送する。アドレス展開部２２は、命令「ＳＴＡＲＴ  ＃０」を受け取ると、アドレス展開してアドレス信号＃０及び”０”のＢＫＳＬ信号を出力する。次いで、アドレス展開部２２は、後続する命令についても順次アドレス展開して、アドレス＃１、＃１１、＃１２…を出力する。この際、アドレス展開部２２は、ジャンプが発生した場合、例えば、＃１の直後の＃１１を出力する場合には、ジャンプすることを示す”１”のＬＳＴ信号を転送制御部３４に出力する。
【００７５】
転送制御部３４はアドレス展開部２２からアドレス信号＃０、＃１を受け取ると、パターンメモリバンク４０からアドレス＃０、＃１に対応するＰＡＴ０、ＰＡＴ１を読み出させ、アドレス展開部２２からアドレス信号＃１１、＃１２…を受け取ると、パターンメモリバンク４２からアドレス＃１１、＃１２…に対応する試験パターンＰＡＴ１１、ＰＡＴ１２…を読み出させる。
また、転送制御部３４はアドレス展開部２２からジャンプすることを示す”１”のＬＳＴ信号を受け取ると、上記アドレス＃１１に対応する試験パターンを読み出す動作と並行して、アドレスメモリ５６からアドレス＃１５を取り出して、当該アドレス以降のアドレス＃１５、＃１６、＃１７、＃１８に対応する試験パターンＰＡＴ１５、ＰＡＴ１６、ＰＡＴ１７、ＰＡＴ１８をパターンメモリ３２から読み出させ、当該試験パターンを＃１１へのジャンプ元の＃１が書き込まれていたパターンメモリバンク４０に書き込ませる。
【００７６】
以降、ジャンプが発生しない場合においては、パターンメモリバンク４０の試験パターンが読み出されている時に、パターンメモリバンク４１に後続の試験パターンを書込ませ、パターンメモリバンク４１の試験パターンが読み出されている時に、パターンメモリバンク４０に後続の試験パターンを書込ませる。一方、ジャンプが発生した場合には、上記同様に、アドレスメモリ５６からアドレス＃１５を取り出して、当該アドレス以降のアドレス＃１５、＃１６、＃１７、＃１８に対応する試験パターンＰＡＴ１５、ＰＡＴ１６、ＰＡＴ１７、ＰＡＴ１８をパターンメモリ３２から読み出させ、当該試験パターンをジャンプ先の試験パターンが書き込まれているパターンメモリバンク以外のパターンメモリバンク、例えば、ジャンプ元のアドレスが書き込まれていたパターンメモリバンクに書き込ませる。これにより、後にこれら試験パターンを遅滞なく発生させることができる。なお、上記した試験パターンＰＡＴ１５、ＰＡＴ１６、ＰＡＴ１７、ＰＡＴ１８を常に同じパターンメモリバンク（例えば、パターンメモリバンク４０）に書き込ませるようにしてもよく、このようにすると、ジャンプ先の試験パターンのパターンメモリバンクに格納されている試験パターンの次に読み出す試験パターンが常に同じパターンメモリバンクに格納されていることになり、次に読み出すべき試験パターンを格納したパターンメモリバンクを特定するための情報を把握しておく構成が必要なく、装置構成が簡単になる。
【００７７】
このような動作を、ベクトルメモリ１２に格納された命令が終了するまで行う。
このように、本パターン発生器によると、上記した第１及び第２の実施形態に係るパターン発生器より簡易な構成で、パターンメモリ３２において離れたアドレスに格納されている次の試験パターンを遅滞なく発生させることができ、同一の試験パターンをパターンメモリ３２に重複して記憶しておく必要がなく、パターンメモリ３２に必要な容量を抑えることができる。
【００７８】
本発明は上記の実施形態に限定されるものではなく、種々の変形が可能である。例えば、上記第１の実施形態では、アドレスメモリ３３において、先頭からの順番と次のジャンプのジャンプ先のアドレスとを対応させておき、アドレス展開部２２によりジャンプが検出された場合に、ジャンプ転送制御部３１が先頭から次のジャンプのジャンプ先のアドレスを検出するようにしていたが、本発明はこれに限られず、例えば、アドレスメモリ３３において、ジャンプ先のアドレスと、次のジャンプ先のアドレスとを対応させ、アドレス展開部２２にジャンプを検出した場合に、ジャンプ先のアドレスを出力するようにさせ、ジャンプ転送制御部３１に、アドレス展開部２２からのアドレスに対応する次のジャンプ先のアドレスをアドレスメモリ３３から検出させるようにしてもよく、要は、ジャンプすると検出した場合に次のジャンプ先のアドレスを検出できればよい。
【００７９】
また、上記第１及び第２の実施形態では、次のジャンプのジャンプ先のアドレス以降の試験パターンをパターンメモリバンクに書き込むようにしていたが、本発明はこれに限られず、次のジャンプ先のアドレス以降のジャンプ先のアドレスの試験パターンをパターンメモリバンクに書き込むようにしてもよい。また、上記第１及び第２の実施形態では、試験処理が開始された後に、最初のジャンプのジャンプ先の試験パターンをパターンメモリバンクに格納させるようにしていたが、本発明はこれに限られず、初期処理において、最初のジャンプ先の試験パターンをパターンメモリバンクに格納させるようにしてもよい。
【００８０】
また、上記第１及び第２の実施形態では、パターンメモリバンクのグループとして２つのグループを備えていたが、本発明はこれに限られず、より多くのグループを備えるようにしてもよい。また、上記第１及び第２の実施形態では、１つのグループのパターンメモリバンクの数を２にしていたが、本発明はこれに限られず、各グループに任意の数のメモリバンクを備えるようにしてもよい。
【００８１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８２】
【発明の効果】
上記説明から明らかなように、本発明のパターン発生器、パターン発生方法及び試験装置によれば、試験パターンを格納するパターンメモリに必要な容量を抑えることができる。
【図面の簡単な説明】
【図１】  従来の、試験パターンをＳＲＡＭに格納するパターン発生器の構成を示す図である。
【図２】  ベクトルメモリに格納されるパターンプログラムの一例を示す図である。
【図３】  ベクトルメモリに格納される圧縮されたパターンプログラムの一例を示す図である。
【図４】  パターン信号生成部のパターンメモリに格納された試験パターンの一例を示す図である。
【図５】  従来のパターン発生器の動作を示す図である。
【図６】  従来の、試験パターンをＤＲＡＭに格納するパターン発生器の構成を示す図である。
【図７】  従来の、ＤＲＡＭによって構成されたパターンメモリに格納された試験パターンの一例を示す図である。
【図８】  本発明の一実施形態に係る試験装置の全体構成を示す図である。
【図９】本発明の第１の実施形態に係るパターン発生器の構成を示す図である。
【図１０】  本発明の第１の実施形態に係るパターン発生器のベクトルメモリに格納されたパターンプログラムの一例を示す図である。
【図１１】本発明の第１の実施形態に係るパターン発生器の動作を示す図である。
【図１２】本発明の第２の実施形態に係るパターン発生器の構成を示す図である。。
【図１３】本発明の第２の実施形態に係るパターン発生器のベクトルメモリに格納されたパターンプログラムの一例を示す図である。
【図１４】本発明の第３の実施形態に係るパターン発生器の構成を示す図である。
【図１５】本発明の第３の実施形態に係るパターン発生器のベクトルメモリに格納されたパターンプログラムの一例を示す図である。
【図１６】本発明の第３の実施形態に係るパターン発生器の動作を示す図である。
【符号の説明】
１２    ベクトルメモリ
１４    読み出し制御部
２２    アドレス展開部
２４    アドレス信号
２６    パターン生成部
３０    ＢＫＳＬ信号
３１    ジャンプ転送制御部
３２    パターンメモリ
３３、５６  アドレスメモリ
３４    転送制御部
３６、３７、３８、３９  パターンメモリ用マルチプレクサ
４０、４１、４２、４３  パターンメモリバンク
４４    第１パターンマルチプレクサ
４５    第２パターンマルチプレクサ
４６    マルチプレクサ
５０    第１パターンキャッシュメモリ
５２    第２パターンキャッシュメモリ
５４    パターンキャッシュメモリ
６０    パターン発生器
６２    シーケンス制御部
６６    ピンデータセレクタ
７２    波形整形器
７６    電気部品
８０    デバイス差込部
８４    比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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