(57)【特許請求の範囲】
【請求項１】
複数のゲートライン及び複数のデータラインと、
前記ゲートラインと前記データラインとが交差する領域に形成された画素を有する液晶パネルと、
前記液晶パネルのゲートラインを順次走査するための信号を印加するゲート駆動部と、
画像データに応じて前記液晶パネルの各画素に印加するための階調電圧を選択して出力するソース駆動部と、
ＤＣＣ処理部、タイミング再分配ブロック及び制御信号生成ブロックを有するタイミング制御部とを備え、
前記ＤＣＣ処理部は、外部のグラフィックソースから入力される画像データのうちの一部データに対してだけ動的キャパシタンス補償（DCC:dynamic capacitance compensation、以下ＤＣＣという）を適用し、
前記タイミング再分配ブロックは、前記ＤＣＣ処理部でＤＣＣ変換されたデータが前記ソース駆動部で処理可能となるように、データフォーマットを変換し、
前記制御信号生成ブロックは、画面表示動作に必要な制御信号を生成する、
液晶表示装置。
【請求項２】
前記ＤＣＣ処理部は、前記画像データによって表現される液晶画面の奇数行では奇数データに対してだけＤＣＣを適用し、偶数行では偶数データに対してだけＤＣＣを適用する、請求項１に記載の液晶表示装置。
【請求項３】
前記ＤＣＣ処理部は前記画像データによって表現される液晶画面の奇数行では偶数データに対してだけＤＣＣを適用し、偶数行では奇数データに対してだけＤＣＣを適用する、請求項１に記載の液晶表示装置。
【請求項４】
前記ＤＣＣ処理部は、
ＤＣＣ法を適用するデータが入力されれば、現在フレームデータと直前フレームデータを比較してルックアップテーブルから対応する変換データを出力するＤＣＣブロックと、
前記ＤＣＣ法が適用される間に、入力データを遅延させるバイパスブロックと、
画像データの奇数データと偶数データを各々受け入れ、これらデータの行位置情報に基づき、前記奇数データと偶数データとを前記ＤＣＣブロック及び前記バイパスブロックに分配する分配手段と、
前記ＤＣＣブロックとバイパスブロックとで処理されたデータを各々受け入れ、これらデータの行位置情報によって前記ＤＣＣブロックまたは前記バイパスブロックの出力を選択して変換偶数データと変換奇数データとを出力する合成手段と、
前記画像データが示す液晶画面の行の数をカウントして、前記分配手段と前記合成手段に行位置情報を提供するラインカウンタと、
現在フレームデータと直前フレームデータを各々蓄積するための２つのフレームメモリと、
前記分配手段によって前記ＤＣＣブロックに提供されるデータを現在フレームデータとして前記フレームメモリのうちのいずれか一方に蓄積し、前記フレームメモリのうちの他方に蓄積されている直前フレームデータを前記ＤＣＣブロックに供給するメモリ制御器と、
をさらに備える、請求項２に記載の液晶表示装置。
【請求項５】
前記分配手段は、前記偶数データと奇数データを同時に受け入れて前記ラインカウンタの出力によってその中の一方を選択するように構成された２つのマルチプレクサで構成され、
前記合成手段は、前記ＤＣＣブロックと前記バイパスブロックの出力を同時に受け入れて前記ラインカウンタの出力によってその中の一方を選択するように構成された２つのマルチプレクサで構成される、
請求項４に記載の液晶表示装置。
【請求項６】
前記ＤＣＣ処理部は、前記画像データによって表現される任意の行の連続する２つの画素の中で１つに対してだけＤＣＣ法を適用し、前記ＤＣＣ法が適用される画素の位置は連続する２つの画素単位で偶数データと奇数データが交互に選択されるようにし、少なくとも１行単位で前記選択順序が変わるようにすることを特徴とする、請求項１に記載の液晶表示装置。
【請求項７】
前記ＤＣＣ処理部は、
ＤＣＣ法を適用するデータが入力されれば、現在フレームデータと直前フレームデータとを比較してＤＣＣ変換を行うＤＣＣブロックと、
前記ＤＣＣブロックでＤＣＣ変換が行われる間に、入力データを遅延させるバイパスブロックと、
画像データの奇数データと偶数データとを各々受け入れ、これらデータの行/画素位置情報によって連続する２つの画素の奇数データと偶数データとを前記ＤＣＣブロック及び前記バイパスブロックに分配し、連続する２つの画素からなる奇数データまたは偶数データが２つの画素単位で交互に前記ＤＣＣブロックに分配されるようにする分配手段と、
前記ＤＣＣブロックとバイパスブロックとで処理されたデータを各々受け入れ、これらデータの行/画素位置情報によって前記ＤＣＣブロックまたは前記バイパスブロックの出力を選択して変換偶数データと変換奇数データとを出力する合成手段と、
前記画像データが示す液晶画面の行及び画素数をカウントして、前記分配手段と前記合成手段に行/画素位置情報を提供するためのライン/画素カウンタと、
現在フレームデータと直前フレームデータとを各々蓄積するための２つのフレームメモリと、
前記分配手段によって前記ＤＣＣブロックに提供されるデータを現在フレームデータとして前記フレームメモリのうちのいずれか一方に蓄積し、前記フレームメモリのうちの他方に蓄積されている直前フレームデータを前記ＤＣＣブロックに伝送するメモリ制御器と、
をさらに備える、請求項６に記載の液晶表示装置。
【請求項８】
前記ライン/画素カウンタは、前記入力される偶数データと奇数データとが示す液晶画面の少なくとも１行以上のライン単位で行をカウントする、請求項７に記載の液晶表示装置。
【請求項９】
前記分配手段は、前記偶数データと奇数データとを同時に受け入れ、前記ライン/画素カウンタの出力に基づき、連続する２つの画素からなる偶数データまたは奇数データのうちの一方を選択するように構成された２つのマルチプレクサで構成され、
前記合成手段は、前記ＤＣＣブロックと前記バイパスブロックの出力を同時に各々受け入れ、前記ライン/画素カウンタの出力に基づき、前記出力の一方を選択するように構成された２つのマルチプレクサで構成されている、
請求項７に記載の液晶表示装置。
【請求項１０】
前記ＤＣＣ処理部は、前記画像データによって表現される液晶画面の連続する２つの画素単位でＤＣＣ適用とＤＣＣ非適用が交互に繰り返されるようにし、少なくとも１行以上の単位で前記ＤＣＣ適用とＤＣＣ非適用の順序が変わるようにする、請求項１に記載の液晶表示装置。
【請求項１１】
前記ＤＣＣ処理部は、連続する２つの画素のデータに対してＤＣＣ法を適用する場合、ある１つの画素に対してＤＣＣ法を適用する間に他の画素を遅延させ、その次の連続する２つの画素に対してＤＣＣ法を適用せずバイパスさせ、この期間内に前記遅延された他の画素に対してＤＣＣ法を適用する、請求項１０に記載の液晶表示装置。
【請求項１２】
前記ＤＣＣ処理部は、
ＤＣＣ法を適用するデータが入力されれば、現在フレームデータと直前フレームデータとを比較してＤＣＣ変換を行うＤＣＣブロックと、
前記ＤＣＣブロックでＤＣＣ変換が行われる間に、入力データを遅延させるバイパスブロックと、
画像データの奇数データと偶数データとを各々受け入れ、これらデータの行/画素位置情報に基づいて連続する２つの画素単位で前記ＤＣＣブロック及び前記バイパスブロックに分配する分配手段と、
前記ＤＣＣブロックとバイパスブロックとで処理されたデータを各々受け入れ、これらデータの行/画素位置情報によって前記ＤＣＣブロックまたは前記バイパスブロックの出力を選択して変換偶数データと変換奇数データとを出力する合成手段と、
前記画像データが示す液晶画面の行及び画素数をカウントし、前記分配手段と前記合成手段とに行/画素位置情報を提供する第１ライン/画素カウンタと、
前記分配手段とＤＣＣブロックとの間に位置し、前記分配手段から出力される連続する２つの画素のデータのうちの１つを所定時間遅延させる第１遅延器と、行/画素位置情報によって、前記分配手段から出力される２つの画素のデータのうちの他の１つと前記第１遅延器の出力を順次に選択して前記ＤＣＣブロックに出力する第１マルチプレクサと、
前記ＤＣＣブロックと前記合成手段の間に位置し、連続する２つの画素のデータの中で時間遅延なく前記ＤＣＣブロックに入力されたデータを所定時間遅延させる第２遅延器と、
行/画素位置情報によって、前記ＤＣＣブロックから出力されるデータのうち前記第２遅延器に供給するデータを選択する第２マルチプレクサと、
前記画像データが示す液晶画面の行及び画素数をカウントし、連続する２つの画素の順序に関する行/画素位置情報を前記第１及び第２マルチプレクサに提供する第２ライン/画素カウンタと、
現在フレームデータと直前フレームデータとを各々蓄積するための２つのフレームメモリと、
前記分配手段によって前記ＤＣＣブロックに提供されるデータを現在フレームデータとして前記フレームメモリのうちのいずれか一方に蓄積し、前記フレームメモリのうちの他の一方に蓄積されている直前フレームデータを前記ＤＣＣブロックに伝送するメモリ制御器と、
をさらに含む、請求項１１に記載の液晶表示装置。
【請求項１３】
前記第１ライン/画素カウンタは、前記入力される偶数データと奇数データとが表す液晶画面の少なくとも１行以上のライン単位で行をカウントする、請求項１２に記載の液晶表示装置。
【請求項１４】
前記分配手段は、前記偶数データと奇数データとを同時に受け入れ、前記第１ライン/画素カウンタの出力に基づいて連続する２つの画素を前記バイパスブロックまたは前記ＤＣＣブロックに出力するように構成されたマルチプレクサで構成され、
前記合成手段は、前記ＤＣＣブロックと前記バイパスブロックからの出力を同時に受け入れ、前記第１ライン/画素カウンタの出力に基づいて前記２つの出力のうちの１つを選択するマルチプレクサで構成されている、
請求項１２に記載の液晶表示装置。
【請求項１５】
外部のグラフィックソースから画像データを受信し、前記画像データによって表現される液晶画面の奇数行では奇数データに対してだけＤＣＣを適用し、偶数行では偶数データに対してだけＤＣＣを適用する液晶表示装置の駆動方法であって、
前記画像データの奇数データと偶数データとを各々受け入れ、これらデータの行位置情報に基づいて前記奇数データと偶数データとに対するＤＣＣ適用の可否を決定して分配する第１段階と、
前記第１段階でＤＣＣを適用すると決定されたデータが入力されれば、現在フレームデータと直前フレームデータとを比較してルックアップテーブルから対応する変換データを出力するＤＣＣ変換を行う第２段階と、
前記第２段階でＤＣＣが適用される間に、ＤＣＣを適用しないと決定されたデータを所定時間遅延させる第３段階と、
前記第２段階でＤＣＣが適用された出力データと前記第３段階で遅延されたデータとを受け入れ、これらデータの行位置情報に基づいて、前記ＤＣＣ適用データと遅延されたデータとを、変換偶数データと変換奇数データとして合成する第４段階と、
を含む液晶表示装置の駆動方法。
【請求項１６】
外部のグラフィックソースから画像データを受信し、前記画像データによって表現される液晶画面の任意の行の連続する２つの画素の中で１つに対してだけＤＣＣ法が適用されるようにし、前記ＤＣＣ法が適用される画素の位置は２つの画素単位で偶数データと奇数データとが交互に選択されるようにし、少なくとも１行単位で前記選択順序が変わるようにした液晶表示装置の駆動方法であって、
前記画像データの奇数データと偶数データとを各々受け入れ、これらデータの行/画素位置情報に基づいて連続する２つの画素の奇数データと偶数データとに対するＤＣＣ適用の可否を決定して分配し、連続する２つの画素からなる奇数データまたは偶数データが連続する２つの画素単位で交互に選択されるようにして前記ＤＣＣを適用する第１段階と、
前記第１段階でＤＣＣを適用すると決定されたデータが入力されれば、現在フレームデータと直前フレームデータとを比較してルックアップテーブルから対応する変換データを出力するＤＣＣ変換を行う第２段階と、
前記第２段階でＤＣＣが適用される間に、ＤＣＣを適用しないと決定されたデータを所定時間遅延させる第３段階と、
前記第２段階でＤＣＣが適用された出力データと前記第３段階で遅延されたデータとを受け入れ、これらデータの行/画素位置情報に基づいて、前記ＤＣＣ適用データと遅延されたデータとを、変換偶数データと変換奇数データとして合成させる第４段階と、
を含む液晶表示装置の駆動方法。
【請求項１７】
外部のグラフィックソースから画像データを受信し、前記画像データによって表現される液晶画面の連続する２つの画素単位でＤＣＣ適用と非適用が交互に繰り返されるようにし、少なくとも１行以上の単位で前記ＤＣＣ適用とＤＣＣ非適用の順序が変わるようにする液晶表示装置の駆動方法であって、
前記画像データの奇数データと偶数データとを各々受け入れて、これらデータの行/画素位置情報に基づいて連続する２つの画素単位でＤＣＣの適用の可否を決定して分配する第１段階と、
前記第１段階でＤＣＣを適用すると決定されたデータが入力されれば、連続する２つの画素のデータの中で１つのデータは所定時間遅延されるようにすることによって２つの画素のデータに対して順次にＤＣＣが適用されるようにし、ＤＣＣが適用される場合には現在フレームデータと直前フレームデータとを比較してルックアップテーブルから対応する変換データを出力するＤＣＣ変換を行う第２段階と、
前記第２段階でＤＣＣが適用される間に、ＤＣＣを適用しないと決定されたデータを所定時間遅延させる第３段階と、
前記第２段階でＤＣＣが適用されたデータの中で時間遅延なくＤＣＣ処理されたデータを所定時間遅延させる第４段階と、
前記第２段階及び第４段階でＤＣＣが適用された出力データと前記第３段階で遅延されたデータとを受け入れて、これらデータの行/画素位置情報に基づいて、前記ＤＣＣ適用データとＤＣＣ非適用データとを、変換偶数データと変換奇数データとして合成する第５段階と、
を含む液晶表示装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に関し、さらに詳しくは動的キャパシタンス補償（DCC:dynamic capacitance compensation）方法の適用により、解像度が向上したデュアル入力モード液晶表示装置に関する。
【０００２】
【従来の技術】
最近、パソコンやテレビなどの軽量化及び薄形化によって表示装置分野にも軽量化及び薄形化が要求されている。このような要求を充足させるために陰極線管（CRT:cathode-ray tube）の代りに液晶表示装置（LCD:liquid crystal display）のようなフラットパネル表示装置（flat panel display）が開発されて様々な分野において実用化されている。
【０００３】
液晶表示装置では、二枚の基板の間に注入されている異方性誘電率を有する液晶物質に電界を印加し、この電界の強さを時間と基板上の位置に応じて調節することにより基板を透過する光の量を制御し、所望の画像（image）に対する表示を行う。
【０００４】
このような液晶表示装置は、現在ノートブックコンピュータだけでなく、デスクトップ（desktop）コンピュータでもその使用が拡大している。現在のコンピュータユーザらは、発展したマルチメディア環境でコンピュータを利用して動映像を視聴しようとする欲求を持っている。このような要求を充足させるためには、液晶表示装置の応答速度向上が必要である。
【０００５】
液晶表示装置の応答速度を向上させるための方法として、動的キャパシタンス補償（以下、"ＤＣＣ"とする）方法が知られている。次に前記ＤＣＣ法について詳細に説明する。
【０００６】
前記ＤＣＣ法は、任意の画素に対する直前フレームの階調値と現在フレームでの階調値を比較し、その差よりも更に大きな値が直前フレームの階調値に加えられるようにＲＧＢデータの処理を行うことである。一般に、１フレームの持続時間は１６．７ｍｓｅｃである。任意の画素で液晶物質両端に電圧が加えられる時、液晶物質が応答するのには時間がかかる。したがって、意図する階調値が表現されるためには時間遅延が必然的である。前記ＤＣＣ法は元来の階調値よりさらに大きな値が画素に印加されるようにして、このような時間遅延を最少化するための技術である。
【０００７】
図１には従来のシングル入力モード液晶表示装置でＤＣＣ法が実現された例が示されている。図１に示されたハードウェアはＤＣＣ処理部であって、液晶表示装置のタイミング制御部に内蔵されている。
【０００８】
図１に示すＤＣＣ処理部の構成はデータ処理ブロックの一部であって、液晶表示装置のタイミング制御部内に位置する。ここで、シングル入力モードとは１クロック当り１つのデータを伝送する伝送モードを言う。また、デュアル入力モードとは１クロック当り２つのデータを伝送するもので、シングル入力モードよりクロック周波数を１/２に減少させることができる長所がある。したがって、前記デュアル入力モード伝送方式は１クロック毎に偶数及び奇数画像データを同時に伝送する。なお、図1の場合には、画像データがフレームデータであり、クロックがフレーム同期信号であって、ＮＴＳＣ方式のＴＶでは各々フィールドデータと垂直同期信号に対応させることが可能である。またデュアル入力モードとしては、前記のように、クロックとともに奇数画像データと偶数画像データが同時に並列回線により入力される方式の他に、時分割で1回線により直列入力する方式も考えられる。
【０００９】
図１のＤＣＣ処理部はＤＣＣブロック１１、メモリ制御器１２及び２つのフレームメモリＡ１３、フレームメモリＢ１４で構成される。
【００１０】
前記ＤＣＣブロック１１には外部のグラフィックソース（図示せず）から現在フレームデータが入力されるとともに、メモリ制御器１２から直前フレームデータが入力される。この直前フレームデータはフレームメモリＢ１４に蓄積されていたものである。ＤＣＣブロック１１は、現在フレームデータと直前フレームデータとを比較し、その比較結果によって内蔵されているルックアップテーブル（LUT:look-up table）に記憶されているＤＣＣ変換データ群から１つを選択して出力する。ルックアップテーブルには、現在フレームデータ及び直前フレームデータに対する最適のＤＣＣデータが予め設定されている。一方、入力される現在フレームデータは、メモリ制御器１２を介してフレームメモリＡ１３にも記憶される。上述のように、従来のシングル入力モード液晶表示装置にＤＣＣ法を適用する場合には、現在フレームデータと直前フレームデータとを蓄積するための２つのフレームメモリＡ，Ｂが必要である。通常、解像度の低いＶＧＡ(Video Graphics Array)、ＷＸＧＡ解像度ではシングル入力モードの液晶表示装置でも実現できるが、ＳＸＧＡ(Super eXtended Graphics Array; 1280×1024ピクセル)解像度以上の場合には、液晶パネルのデータラインの数が大幅に増加するため、データ処理に必要なクロック周波数が高くなりすぎる。したがって、このような場合にはデュアル入力モード伝送方式を採択しなければならない。
【００１１】
図２にはデュアル入力モード液晶表示装置に従来型ＤＣＣ法を適用した例が示されている。図２に示されたハードウェアはＤＣＣ処理部であって、液晶表示装置のタイミング制御部に内蔵されている。
【００１２】
図２によると、ＤＣＣ処理部は、偶数画像データと奇数画像データを各々独立して並列処理するために、２つの同形式ブロックで構成され、各ブロックの構成は図１のＤＣＣ処理部と同一である。つまり、現在フレーム偶数画像データを処理するために、ＤＣＣブロック２１、メモリ制御器２２、フレームメモリＣ２３及びフレームメモリＤ２４が使用され、現在フレーム奇数画像データを処理するために、ＤＣＣブロック３１、メモリ制御器３２、フレームメモリＡ３３及びフレームメモリＢ３４が使用される。
【００１３】
前記図２に示すように、デュアル入力モード液晶表示装置に従来型ＤＣＣ法を適用する場合には、４つのフレームメモリＡ〜Ｄが必要である。そのため、フレームメモリを増加させなければならないという問題点がある。データを処理するのに必要な、このようなフレームメモリが増加する問題点を解決するために、高解像度の液晶表示装置でもシングル入力モードが採択される場合、タイミング制御部内部でデータを処理するクロック周波数を増加させる方法が考えられる。しかし、この方法では、データ処理時に高周波数による電磁気障害（EMI）の問題が発生し、また、ＥＭＩの抑制のためにタイミング制御部とフレームメモリとの間にフィルター素子を追加構成しなければならない。このような場合タイミング制御部を実装するための印刷回路基板面積が増加して製品の原価上昇を招く。
【００１４】
【発明が解決しようとする課題】
本発明は先に説明した技術的背景から導出されたものであって、データ処理のためのクロック周波数を増加させずに、従来のシングル入力モードの液晶表示装置と同数のフレームメモリを使用するデュアル入力モードの液晶表示装置を提供することにその目的がある。
【００１５】
【課題を解決するための手段】
前記目的を達成するための本発明の液晶表示装置は、高解像度のデュアル入力モード液晶表示装置にＤＣＣ法を適用する場合に、液晶画面を構成する画素のうち所定の方法によって決められた半分の画素に対してＤＣＣ法を適用する。具体的には、本発明の液晶表示装置は、
・複数のゲートライン及び複数のデータラインと、
・前記ゲートラインと前記データラインとの交差により形成される各領域に形成された画素を有する液晶パネルと、
・前記ゲートラインを順次に走査するための信号を印加するゲート駆動部と、
・外部のグラフィックソースから入力される画像データに応じ、前記各画素に印加するための階調電圧を選択して前記データラインに出力するソース駆動部と、
・タイミング制御部と、
を含む。
前記タイミング制御部は、
・前記画像データのうちの一部のデータに対してだけＤＣＣ法を適用するＤＣＣ処理部と、
・前記ＤＣＣ処理部でＤＣＣ変換されたデータが前記ソース駆動部で処理可能なようにデータフォーマットを変換するタイミング再分配ブロックと、
・画面表示動作に必要な制御信号を生成する制御信号生成ブロックと、
を有している。
【００１６】
前記のように構成される本発明の液晶表示装置では液晶画面の一部、より具体的には、適切に選定された約半数の画素に対してだけＤＣＣ法が適用されるようにして、フレームメモリを２個だけ使用してデュアル入力モードの解像度を有する液晶表示装置にＤＣＣ法を円滑に適用することができる。ここで、前記の約半数とは全画素数が奇数の場合の半数、又は全画素の内の有効画面の画素数の半数を含む
【００１７】
また、タイミング制御部のフレームメモリでデータを処理するのに必要なクロック信号の周波数がタイミング制御部に入力されるクロック信号の周波数と同一であっても構わないので、たとえば入力クロックのタイミングを調整しただけのクロックで処理しても、電磁波障害を増加させる要因を発生させない。
【００１８】
本発明の特徴によると、液晶画面の半分の画素に対してＤＣＣ法を適用するための様々なパターンが提供される。
【００１９】
これまで説明してきた本発明の目的、技術的構成及びその効果は下記の実施例に関する説明からより明白になる。
【００２０】
【発明の実施の形態】
以下、添付図面を参照して本発明の好ましい実施例を詳細に説明する。
【００２１】
図３には本発明を適用する液晶表示装置の全体構成が示されている。
【００２２】
図３に示されているように、液晶表示装置は、液晶パネル１、ゲート駆動部２、ソース駆動部３、電圧発生部４及びタイミング制御部５を含む。
【００２３】
図３には詳細構造が示されていないが、液晶パネル１は複数のゲートラインとこれに交差する複数のデータライン、各ゲートラインと各データラインとが交差する各領域に形成された画素で構成される。ゲートラインが順次走査されるたびに、画面表示のためのアナログ電圧（階調電圧という）がデータラインを経て対応する画素に印加される。
【００２４】
タイミング制御部５は、ＤＣＣ処理部５１、タイミング再分配ブロック５２及び制御信号生成ブロック５３を含んで構成される。 タイミング制御部５には、外部のグラフィックソースから、ＲＧＢデータ、データイネーブル信号（DE）、同期信号（SYNC）及びクロック信号（CLK）が入力される。ＲＧＢデータは、タイミング制御部５のＤＣＣ処理部５１に入力されてＤＣＣ変換が行われる。その次に、ＤＣＣ変換されたデータは、タイミング再分配ブロック５２に入力され、ソース駆動部３に合うようにデータフォーマットが変換される。タイミング再分配ブロック５２で処理されたデータは、ソース駆動部３に提供される。一方、制御信号生成ブロック５３では データイネーブル信号（DE）、同期信号（SYNC）及びクロック信号（CLK）を利用して表示動作を制御するための多様な制御信号が生成され、これら制御信号は液晶表示装置の各構成要素に伝送される。
【００２５】
電圧発生部４は、ゲートラインを走査するためのゲートオン／オフ電圧を生成してゲート駆動部２に出力する。また電圧発生部４は、基準アナログ電圧をソース駆動部３内部の階調電圧発生部（図示せず）に出力する。ソース駆動部３は、タイミング制御部５から伝送されたＲＧＢデータに応じてそれに見合う階調電圧を生成し、液晶パネル１に印加する。
【００２６】
本発明は、液晶表示装置のタイミング制御部５にＤＣＣ法を適用することにおいて、液晶画面の全画素に対してＤＣＣ法を適用することなく、予め決められた約半分の画素に対してだけＤＣＣ法を適用する。本発明の第１〜第４実施例はＤＣＣ法を適用する画素のパターン（画素の組み合わせ）をどのように構成するかによって区分される。
【００２７】
［第１実施例］
まず、図４〜図６を参照して本発明の第１実施例を説明する。
【００２８】
図４には、本発明の第１実施例を説明するための画素処理・非処理パターンが示されている。図５には、本発明によるＤＣＣ適用時及びＤＣＣ非適用時の、また、その平均値としての輝度レベルを表示した曲線が示されており、図６には本発明の第１実施例を実現するための液晶表示装置のＤＣＣ処理部に対する構成が詳細に示されている。
【００２９】
図４によれば、本発明の第１実施例は１ｘ１（=１列＊１行）パターンを単位として適用パターンと非適用パターンを混在させる新規なＤＣＣ法を適用する技術である。具体的には、奇数行では奇数番目画素のデータだけＤＣＣ法を適用し、偶数行では偶数番目画素のデータだけＤＣＣを適用する技術である。したがって、ＲＧＢデータの奇数データと偶数データが同時にタイミング制御部に入力されるデュアル入力モードである場合にも、前記奇数データと偶数データのうちの一方に対してだけＤＣＣ法を適用することが可能になる。
【００３０】
したがって、本実施例は次のような長所を有する。
【００３１】
第一に、タイミング制御部５で奇数データと偶数データのうちの一方に対してだけＤＣＣ法が適用されるので、デュアル入力モードの液晶表示装置にＤＣＣ法が適用されても、シングル入力モード液晶表示装置の場合と同様に２つのフレームメモリだけでＤＣＣを実現することができる。
【００３２】
第二に、タイミング制御部５のフレームメモリでＲＧＢデータを伝送するのに使用されるクロック周波数と、液晶表示装置のメインクロック周波数とを一致させて使用できる。
【００３３】
第三に、全てのＲＧＢデータの中で約半分の画像データにだけＤＣＣ法を適用するので、フレームメモリに記憶するデータも約半分に減少し、必要なメモリ容量が約半分に減少する。
【００３４】
一方、図５に示すように、本発明では全ての画像データに対してＤＣＣ法を適用することなく、約半分の画像データに対してだけＤＣＣ法を適用するので、ＤＣＣ適用時及び非適用時の平均応答速度によって画面を表示する。
【００３５】
したがって、シングル入力モードの解像度を有する液晶表示装置でＤＣＣ法が適用される時のルックアップテーブル値よりさらに大きな値を適切に選択することによって、前記平均輝度曲線の目標レベルが調整できる。つまり、従来のシングル入力モードの解像度を有する液晶表示装置では、全ての画素に対してＤＣＣ法を適用して図５の平均輝度曲線と同じ曲線を得ていたが、本発明では全ての画像データの約半分に対してだけＤＣＣ法を適用しても、ＤＣＣ適用の時のルックアップテーブル値を適切に選択することによって、同様の結果が得られる。
【００３６】
次に、図６を参照し、本発明の第１実施例を実現するための液晶表示装置のＤＣＣ処理部５１について説明する。先に図４について説明したように、本発明の第１実施例では奇数行では奇数データに対してだけＤＣＣ法が適用され、偶数行では偶数データに対してだけＤＣＣ法が適用される。
【００３７】
図６に示されているように、本発明の第１実施例によるＤＣＣ処理部５は、下記ａ）〜ｇ）を含んで構成される。
ａ）現在フレームの偶数データ及び奇数データを同時に受け入れ、偶数データと奇数データをＤＣＣ適用の可否によって分配する分配手段として作用する２つのマルチプレクサ６１１、６１２、
ｂ）マルチプレクサ６１１の出力端に連結されたバイパスブロック６２１、
ｃ）マルチプレクサ６１２の出力端に連結されたＤＣＣブロック６３１、
ｄ）バイパスブロック６２１及びＤＣＣブロック６３１の出力を同時に受け入れ、バイパスブロック６２１及びＤＣＣブロック６３１の出力を変換奇数データ及び変換偶数データに合成する合成手段として作用する２つのマルチプレクサ６５１、６５２、
ｅ）マルチプレクサ６１２の出力を受け入れ、かつＤＣＣブロック６３１に直前フレームデータを提供するメモリ制御器６６１、
ｆ）メモリ制御器６６１によってアクセス可能なように連結されてＤＣＣ法が適用される現在フレームデータと直前フレームデータを各々記憶するフレームメモリＡ６７１、フレームメモリＢ６７２、
ｇ）各マルチプレクサ６１１、６１２、６５１、６５２を制御するためのラインカウンタ６４１。
【００３８】
動作が始まれば、ＲＧＢデータがタイミング制御部５に入力されて本発明の第１実施例によるＤＣＣ処理部５１に到達する。ＲＧＢデータは、現在フレームの偶数データ及び奇数データで構成される。ここで、第１実施例における偶数データとは、液晶画面を構成する各行の偶数番目画素を表示するためのデータであり、奇数データとは各行の奇数番目画素を表示するためのデータである。
【００３９】
現在偶数データ及び奇数データは、それぞれマルチプレクサ６１１、６１２に同時に入力される。前記マルチプレクサ６１１、６１２は、現在フレームの行位置情報を提供するラインカウンタ６４１の出力に応じ、偶数データと奇数データのうちのいずれかを各々選択する。現在フレームの行位置情報とは、フレームデータが偶数行に位置しているか奇数行に位置するかに対する情報である。先に説明したように、本発明の第１実施例では奇数行の奇数データ及び偶数行の偶数データに対してだけＤＣＣ法が適用される。したがって、現在フレームデータが奇数行である場合、奇数データがＤＣＣブロック６３１に入力され、偶数データがバイパスブロック６２１に入力される。逆に、現在フレームデータが偶数行である場合、奇数データがバイパスブロック６２１に入力され、偶数データがＤＣＣブロック６３１に入力されなければならない。マルチプレクサ６１１は、現在フレームデータの中でバイパスブロック６２１に入力するデータを選択する。マルチプレクサ６１２は、現在フレームデータの中でＤＣＣブロック６３１に入力するデータを選択する。
【００４０】
バイパスブロック６２１では、ＤＣＣブロック６３１でＤＣＣ法が行われる間、一時的にデータが遅延させられる。マルチプレクサ６１２から出力されたデータは、ＤＣＣブロック６３１に入力される一方、メモリ制御器６６１を通じてフレームメモリＡ６７１に蓄積される。また、メモリ制御器６６１の制御によってフレームメモリＢ６７２に蓄積されていた直前フレームのＤＣＣ適用データは、ＤＣＣブロック６３１に送られる。一方、フレームメモリＡ６７１に蓄積されていた現在フレームのＤＣＣ適用データは、メモリ制御器６６１によってフレームごとにフレームメモリＢ６７２に移される。ＤＣＣブロック６３１では現在フレームデータと直前フレームデータとを受け取り、この両入力に対するＤＣＣ法が行われる。ＤＣＣ変換値は現在フレームデータと直前フレームデータとによって液晶の反応速度を最大化させるために予め設定された値である。
【００４１】
バイパスブロック６２１とＤＣＣブロック６３１に各々連結されたマルチプレクサ６５１は、ＤＣＣ適用されたデータとバイパスされたデータとを偶数データと奇数データに再び整列するためのものである。図４の画素構成で第１行を例として説明すれば、現在フレームの奇数データはＤＣＣブロック６３１によってＤＣＣ適用され、現在フレームの偶数データはバイパスブロック６２１によって所定時間遅延させられる。したがって、マルチプレクサ６５１は、ＤＣＣブロック６３１とバイパスブロック６２１の出力を受け取り、バイパスブロック６２１の出力を選択した後、変換偶数データとして提供する。マルチプレクサ６５２は、前記ＤＣＣブロック６３１とバイパスブロック６２１の出力を受け取り、ＤＣＣブロック６３１の出力を選択した後、変換奇数データとして提供する。各マルチプレクサ６５１、６５２の選択動作は、ラインカウンタ６４１から出力される現在フレームの行位置情報によって制御される。もし、図４の画素パターンで第２行のデータが入力される場合には、偶数データがＤＣＣブロック６３１によってＤＣＣ処理され、奇数データはバイパスブロック６２１によって所定時間遅延させられる。したがって、マルチプレクサ６５１は、ＤＣＣブロック６３１の出力を選択して変換偶数データとして提供し、マルチプレクサ６５２はバイパスブロック６２１の出力を選択して変換奇数データとして提供する。
【００４２】
結果的に、第１実施例によるＤＣＣ処理部では、全ての画像データの約半分に対してだけＤＣＣ法を適用することによって、ＳＸＧＡ級以上の解像度を実現しなければならないデュアル入力モード液晶表示装置に２つのフレームメモリを用いてＤＣＣ法を適用することができる。第１実施例によるＤＣＣ処理部５１ではシングル入力モードでのクロック周波数と同じクロック周波数を使用するので、電磁波障害の増加を抑制することができる。このような技術的特徴は、マルチプレクサ、ラインカウンタ及びバイパスブロックを簡単に構成することによって実現できる。
【００４３】
［第２実施例］
次に、図７及び図８を参照し、本発明の第２実施例によるＤＣＣ処理部について説明する。
【００４４】
図７（ａ）、（ｂ）には本発明の第２実施例を示す画素パターンが各々示されている。図８には、本発明の第２実施例を実現するための液晶表示装置のＤＣＣ処理部５１の構成が詳細に示されている。
【００４５】
本発明の第２実施例では、図７（ａ）を参照すれば、２ｘ１（=２列＊１行）パターン方式でＤＣＣを適用する。具体的に、第１行では２つの画素を単位として数え、偶数番目データに対してだけＤＣＣを適用し、第２行では２つの画素を単位として数え、奇数番目データに対してだけＤＣＣを適用する。もちろん、このような適用基準とは反対の基準でも適用できることは自明である。また、連続する２つの画素の中で１つに対してだけＤＣＣ法を適用する。本発明の第２実施例では、連続する２つの画素単位で偶数データまたは奇数データが交互に選択され、行が変われば前記選択順序も変わる。全体画面を観察すれば、１つの画面を構成する全ての画素の半分に対してＤＣＣ法が適用されることが分かる。
【００４６】
図７（ｂ）の画素パターンでは２ｘ２（=２列＊２行）パターンでＤＣＣを適用する技術を示している。いくつの行単位でこのような規則を適用するかということは簡単な設計変更を通じて当業者が容易に変更できる。
【００４７】
図８に示すＤＣＣ処理部５１は、本発明による第２実施例を実現したものである。
【００４８】
図８を参照すれば、本発明の第２実施例によるＤＣＣ処理部５１は、ラインカウンタの代りにライン/画素カウンタ８４１を設けているという点で第１実施例によるＤＣＣ処理部５１と異なる。つまり、ライン/画素カウンタ８４１は、入力される現在フレームデータの行と画素の位置を検出し、ライン/画素カウンタ８４１の出力によってマルチプレクサ８１１、８１２、８５１、８５２の選択動作が制御される。
【００４９】
図７（ａ）に示す画素パターンに対して、例えば、ライン/画素カウンタ８４１は各行をカウントするとともに、同一行の連続する２つの画素単位でカウントする。マルチプレクサ８１１、８１２は、ライン/画素カウンタ８４１のカウント情報に基づいて連続する２画素の奇数データと偶数データを交互に選択し、連続する２画素をバイパスブロック８２１またはＤＣＣブロック８３１に分配する。より具体的には、図７（ａ）の奇数行の２画素がライン/画素カウンタ８４１によってカウントされれば、奇数データであればマルチプレクサ８１１によって選択されてバイパスブロック８２１に伝送され、偶数データであればマルチプレクサ８１２により選択されてＤＣＣブロック８３１に伝送される。偶数行の２画素では、奇数データであればマルチプレクサ８１２により選択されてＤＣＣブロック８３１に伝送され、偶数データであればマルチプレクサ８１１によって選択されてバイパスブロック８２１に伝送される。
出力側では、２つのマルチプレクサ８５１、８５２がライン/画素カウンタ８４１のカウント情報によってバイパスブロック８２１とＤＣＣブロック８３１の出力を選択してフレームデータを再構成する。図７（ａ）の画素パターンに対して、上記のように、奇数行の２画素の奇数データはバイパスブロック８２１で処理され、偶数データはＤＣＣブロック８３１で処理される。したがって、マルチプレクサ８５１はこのようなライン/画素カウント情報によってＤＣＣブロック８３１の出力を選択し、変換偶数データを提供する。また、マルチプレクサ８５２は、バイパスブロック８２１の出力を選択し、変換奇数データを提供する。偶数行の場合は、マルチプレクサ８５１がバイパスブロック８２１の出力を選択し、マルチプレクサ８５２がＤＣＣブロック８３１の出力を選択する。
【００５０】
図７（ｂ）の画素パターンは図７（ａ）の画素パターンに対して２行単位でＤＣＣ法を適用すれば実現できる。したがって、図８のＤＣＣ処理部でライン/画素カウンタ８４１が２行単位でカウントを行い、これにより各マルチプレクサ８１１、８１２、８５１、８５２の選択動作が制御される。表現を変えると、画素の組み合わせパターンの列と行を考えて、パターン列とパターン行を、第１実施例の画素列と画素行の様に扱えばよい。
【００５１】
図８に示されたＤＣＣ処理部５１の残りの構成要素はその機能と連結関係が第１実施例のＤＣＣ処理部５１の構成要素と同一である。
【００５２】
先に説明した第２実施例は、全体画面のうちの半分の画素に対してＤＣＣ法が適用できる種々の例を提供するということに特徴がある。このような第２実施例に係る液体表示装置は、前記第１実施例と同様の作用効果を奏する。
【００５３】
［第３実施例］
次に、図９〜図１２を参照し、本発明の第３実施例によるＤＣＣ処理部を説明する。
【００５４】
図９（ａ）、（ｂ）は、本発明の第３実施例を説明するための画素パターンをそれぞれ示す。図１０は、本発明の第３実施例でのデータ入出力関係を示す。図１１は、本発明の第３実施例でのデータ処理の流れの一例を示す。図１２は、本発明の第３実施例によるＤＣＣ処理部の詳細な構成を示す。
【００５５】
本発明の第３実施例では、連続する２つの画素単位でＤＣＣ適用とＤＣＣ非適用が交互に繰り返されるということが特徴がある。上述したように、本発明はＳＸＧＡ級以上の高解像度が要求されるデュアル入力モード液晶表示装置に関し、連続する２つの画素単位で前記方法を適用するためには同時に入力される偶数データと奇数データ全てに対してＤＣＣ法が適用されなければならない。幸いに、連続する２つの画素単位でＤＣＣ適用と非適用が繰り返されるので、最初２つの画素に対してＤＣＣ法が適用される場合には、その次の２つの画素に対してはＤＣＣ法が適用されない。したがって、本発明の第３実施例ではＤＣＣ法を適用しなければならない２つの画素のうちの１つは時間的に遅延させて、次の２つの画素（ＤＣＣ非適用）に対するデータが入力される時、前記遅延させられた画素のデータに対してＤＣＣ法が行なわれるようにする。
【００５６】
図９（ａ）の画素パターンは、２つの画素単位でＤＣＣ適用と非適用が交互に繰り返されると共に、１行単位でＤＣＣ適用と非適用の順序が変更されることを示す。つまり、１行では最初２つの画素に対してＤＣＣ法が適用されるが、その次の行では最初２つの画素に対してＤＣＣ法が適用されない。図９（ｂ）の画素パターンは上記のＤＣＣ適用と非適用の順序変更が２行単位で行われることを示す。
【００５７】
図１０は図９（ａ）の第１行の入力データ及び出力データの関係を示している。図１０で数字は画素の位置を示す。図１０を参照すれば、入力データの中で１、２、５、６番目データに対してはＤＣＣ法が適用されなければならない。図１０の出力データを得るためのデータ処理過程が図１１に示されている。図１１では、ＤＣＣ法を適用するのに２クロックが使用されると仮定している。
【００５８】
図１１によれば、同時に入力される１、２番目画素のデータに対しては全てＤＣＣ法が適用されなければならない。まず、１番目の画素のデータに対してＤＣＣ法が適用されて、２番目画素のデータは１クロック遅延させられた後、ＤＣＣ法が適用される。このことは、その次の２つの画素、つまり３、４番目の画素のデータに対してはＤＣＣ法が適用されないので可能である。５、６番目の画素のデータには、前記１、２番目画素のデータに対する処理過程が繰り返される。
【００５９】
図１２には、第３実施例によるＤＣＣ処理部５１の構成が詳細に示されている。
【００６０】
図１２に示されているように、第３実施例によるＤＣＣ処理部５１は基本的にバイパスブロック９３１、ＤＣＣブロック９３４、メモリ制御器９６１及び２つのフレームメモリＡ９７１、フレームメモリＢ９７２を含む。
【００６１】
入力側には、偶数データと奇数データを２画素単位でＤＣＣブロック９３４またはバイパスブロック９３１に分配するためのマルチプレクサ９１１が設けられている。ライン/画素カウンタ９１２は、前記マルチプレクサ９１１が２画素単位で選択できるように２画素単位の行/画素カウント情報を提供する。
同様に、出力側には、バイパスブロック９３１とＤＣＣブロック９３４の出力を変換偶数データと変換奇数データとして再構成するためのマルチプレクサ９５１が設けられている。ライン/画素カウンタ９５２は、マルチプレクサ９５１の選択動作を制御するために２画素単位の行/画素カウント情報を提供する。図９（ａ）の画素パターンでは１行単位でＤＣＣ適用と非適用の順序変更が行われ、図９（ｂ）の画素パターンでは２行単位で前記順序変更が行われる。１行または２行単位で順序変更をすることはライン/画素カウンタ９１２、９５２の内部設定を変更することによって容易に実現できる。ライン/画素カウンタ９１２とライン/画素カウンタ９５２とは共通に使用することも可能である。
【００６２】
一方、マルチプレクサ９１１の出力は、ＤＣＣブロック９３４に入力される前に、マルチプレクサ９３３を通る。マルチプレクサ９１１の２つの出力のうちの１つは、遅延器９２１によって１クロック遅延された後にマルチプレクサ９３３に入力され、他の１つは直ちにマルチプレクサ９３３に入力される。マルチプレクサ９３３は、ライン/画素カウンタ９３２から提供される行/画素カウント情報に基づき、遅延されていない入力を先に選択してＤＣＣブロック９３４に出力し、その次に１クロック遅延された入力を選択してＤＣＣブロック９３４に出力する。ライン/画素カウンタ９３２は、ＤＣＣ法が適用される２つの画素の中でどれに対して先にＤＣＣ法を適用するかを決定するための行/画素カウント情報を提供する。
同様に、ＤＣＣブロック９３４の出力端では、先にＤＣＣ法が適用された画素のデータが遅延器９４１によって１クロック遅延させられる。したがって、マルチプレクサ９３５は、先にＤＣＣ法が適用された画素を選択し、遅延器９４１に出力する。先に説明した以外の他の構成要素は、第１実施例で説明したものと同じ構成を有し、その動作も同様である。第３実施例に係る液晶表示装置は、前述した第１実施例と同様の作用効果を奏する。
【００６３】
［第４実施例］
次に、図１３を参照して本発明の第４実施例を説明する。
【００６４】
図１３（ａ）、（ｂ）は、本発明の第４実施例を示す画素パターンを示す。前記第４実施例の画素パターンは、前記第２実施例と第３実施例の画素パターンを混合したものである。前記第４実施例に示されたような画素パターンに対してＤＣＣ法を適用するためのＤＣＣ処理部５１は、前記図１１に示す第３実施例によるＤＣＣ処理部５１の内部ハードウェアを多少変更すれば容易に得られる。
【００６５】
前記図１３（ａ）を参照すれば、縦方向にＤＣＣ法が適用される画素の間に３つ以上のＤＣＣ非適用画素が存在することが見受けられる。ＤＣＣ適用画素の間にＤＣＣ非適用画素があまり多くなれば、集まっているＤＣＣ非適用画素が帯の形状で表示されるおそれがある。したがって、ＤＣＣ非適用画素の数を４つ以下に制限することが視認性維持のために有用である。第４実施例にかかる液晶表示装置は、前述した第１実施例と同様の作用効果を奏する。
【００６６】
【発明の効果】
以上説明したように、全ての画像データのおおむね半分に対してだけＤＣＣ法を適用することにより、２つのフレームメモリだけを使用してＳＸＧＡ級以上の高解像度が要求されるデュアル入力モード液晶表示装置にＤＣＣ法を円滑に適用することができる。また、シングル入力モードの液晶表示装置で使用されるクロック周波数と同一のクロック周波数をデュアル入力モードの液晶表示装置で使用できるので、ＥＭＩを改善するためにタイミング制御部とフレームメモリの間に他の構成要素を追加する必要がない。また、前記技術的特徴はマルチプレクサ、ラインカウンタ及びバイパスブロックを構成することによって簡単に実現できる。
【図面の簡単な説明】
【図１】従来のシングル入力モード液晶表示装置でＤＣＣ法が実現された例を示した図面。
【図２】従来のデュアル入力モード液晶表示装置でＤＣＣ法が実現された例を示した図面。
【図３】本発明による液晶表示装置の全体構成を示した図面。
【図４】本発明の第１実施例を説明するための画素処理・非処理パターンを示した図面。
【図５】本発明の原理を説明するための輝度曲線を示した図面。
【図６】本発明の第１実施例を実現するための液晶表示装置ＤＣＣ処理部の構成を詳細に示した図面。
【図７】（ａ），（ｂ）本発明の第２実施例を説明するための画素処理・非処理パターンを示した図面。
【図８】本発明の第２実施例を実現するための液晶表示装置ＤＣＣ処理部の構成を詳細に示した図面。
【図９】（ａ），（ｂ）本発明の第３実施例を説明するための画素処理・非処理パターンを示した図面。
【図１０】本発明の第３実施例でのデータ入出力関係を示した図面。
【図１１】本発明の第３実施例でのデータ処理流れを示した図面。
【図１２】本発明の第３実施例を実現するための液晶表示装置ＤＣＣ処理部の構成を詳細に示した図面。
【図１３】（ａ），（ｂ）本発明の第４実施例を説明するための画素処理・非処理パターンを示した図面。
【符号の説明】
１    液晶パネル
２    ゲート駆動部
３    ソース駆動部
４    電圧発生部
５    タイミング制御部
１１、２１、３１    ＤＣＣブロック
１２、２２、３２    メモリ制御器
１３、１４、２３、２４、３３、３４    フレームメモリ
５１    ＤＣＣ処理部
５２    タイミング再分配ブロック
５３    制御信号生成ブロック
６１１、６１２、６５１、６５２    マルチプレクサ
６２１    バイパスブロック
６３１    ＤＣＣブロック
６４１    ラインカウンタ
６６１    メモリ制御器
６７１、６７２  フレームメモリ
【図１】
0004294973.tif 000002
【図２】
0004294973.tif 000003
【図３】
0004294973.tif 000004
【図４】
0004294973.tif 000005
【図５】
0004294973.tif 000006
【図６】
0004294973.tif 000007
【図７】
0004294973.tif 000008
【図８】
0004294973.tif 000009
【図９】
0004294973.tif 000010
【図１０】
0004294973.tif 000011
【図１１】
0004294973.tif 000012
【図１２】
0004294973.tif 000013
【図１３】
0004294973.tif 000014