(57)【特許請求の範囲】
【請求項１】
基板上の絶縁層に複数の絶縁ゲート電界効果トランジスタが形成され、
上記複数の絶縁ゲート電界効果トランジスタの各々が、
上記絶縁層上に形成されている裏面ゲート絶縁膜と、
上記裏面ゲート絶縁膜上に形成されている半導体活性層と、
上記裏面ゲート絶縁膜を介して上記半導体活性層と対向して上記絶縁層内に形成されている裏面ゲート電極と、
上記半導体活性層上に形成されている表面ゲート絶縁膜と、
上記表面ゲート絶縁膜上に形成されている表面ゲート電極と、を有し、
上記複数の絶縁ゲート電界効果トランジスタは、
上記裏面ゲート電極および上記表面ゲート電極が絶縁分離された第１絶縁ゲート電界効果トランジスタと、
上記裏面ゲート電極および上記表面ゲート電極が電気的に接続された第２絶縁ゲート電界効果トランジスタと、を含み、
上記第２絶縁ゲート電界効果トランジスタの裏面ゲート絶縁膜が、上記第１絶縁ゲート電界効果トランジスタの裏面ゲート絶縁膜より薄く設定されている
半導体装置。
【請求項２】
上記第１絶縁ゲート電界効果トランジスタは、その裏面ゲート電極が所定電圧の供給線に接続され、表面ゲート電極が信号入力線に接続され、
上記第２絶縁ゲート電界効果トランジスタは、その裏面ゲート電極と表面ゲート電極が共に信号入力線に接続されている
請求項１に記載の半導体装置。
【請求項３】
上記複数の絶縁ゲート電界効果トランジスタの複数の上記裏面ゲート電極は、導電型が互いに異なる２種類の裏面ゲート電極を含み、
上記２種類の裏面ゲート電極のうち一方の裏面ゲート電極に接する裏面ゲート絶縁膜が、他方の裏面ゲート電極に接する裏面ゲート絶縁膜より薄く設定されている
請求項１に記載の半導体装置。
【請求項４】
隣接する上記裏面ゲート絶縁膜が相対的に厚い他方の裏面ゲート電極は、ホウ素を不純物として含む半導体材料からなる
請求項３に記載の半導体装置。
【請求項５】
基板上の絶縁層に複数の絶縁ゲート電界効果トランジスタが形成され、
上記複数の絶縁ゲート電界効果トランジスタの各々が、
上記絶縁層上に形成されている裏面ゲート絶縁膜と、
上記裏面ゲート絶縁膜上に形成されている半導体活性層と、
上記裏面ゲート絶縁膜を介して上記半導体活性層と対向して上記絶縁層内に形成されている裏面ゲート電極と、
上記半導体活性層上に形成されている表面ゲート絶縁膜と、
上記表面ゲート絶縁膜上に形成されている表面ゲート電極と、を有し、
上記複数の絶縁ゲート電界効果トランジスタは、
所定電圧の供給線に裏面ゲート電極が接続され、信号入力線に表面ゲート電極が接続された第１絶縁ゲート電界効果トランジスタと、
印加電圧値を導通時と非導通時で切り換えるバイアス切換回路に裏面ゲート電極が接続され、信号入力線に表面ゲート電極が接続されている第２絶縁ゲート電界効果トランジスタと、を含み、
上記第２絶縁ゲート電界効果トランジスタの裏面ゲート絶縁膜が、上記第１絶縁ゲート電界効果トランジスタの裏面ゲート絶縁膜より薄く設定されている
半導体装置。
【請求項６】
被研磨基板に複数の凸部を形成する工程と、
一の上記凸部上の第１領域と、他の上記凸部上に形成され上記第１領域より膜厚が薄い第２領域とを有する裏面ゲート絶縁膜を上記被研磨基板上に形成する工程と、
上記第１領域上に第１の裏面ゲート電極を形成し、上記第２領域上に第２の裏面ゲート電極を形成する工程と、
上記裏面ゲート絶縁膜と上記第１および第２の裏面ゲート電極との周囲を覆って上記被研磨基板上に絶縁層を堆積する工程と、
上記裏面ゲート絶縁膜と上記第１および第２の裏面ゲート電極と上記絶縁層とが形成された被研磨基板を、上記絶縁層側から支持基板と張り合わせる工程と、
上記支持基板と張り合わされた被研磨基板を、上記支持基板との張り合わせ面と反対側の面から研削および／または研磨して薄膜化し上記複数の凸部を分離することによって複数の半導体活性層を形成する工程と、
上記複数の半導体活性層の上記支持基板と反対側の面に表面ゲート絶縁膜を介して表面ゲート電極を形成する工程と、を含み、
上記表面ゲート電極を形成する工程が、上記第２領域、上記半導体活性層および上記表面ゲート絶縁膜を介して互いに対向する上記第２の裏面ゲート電極と上記表面ゲート電極とを電気的に接続し、上記第１領域、他の上記半導体活性層および上記表面ゲート絶縁膜を介して互いに対向する上記第１の裏面ゲート電極と他の上記表面ゲート電極とを電気的に非接続とする工程を含む
半導体装置の製造方法。
【請求項７】
上記裏面ゲート絶縁膜の形成工程は、上記被研磨基板上に第１層目の裏面ゲート絶縁膜を成膜する工程と、
上記第１層目の裏面ゲート絶縁膜の一部を除去する工程と、
残りの第１層目のゲート絶縁膜部分上、および、上記除去により表出した被研磨基板部分上に第２層目の裏面ゲート絶縁膜を成膜する工程と
を含む請求項６に記載の半導体装置の製造方法。
【請求項８】
上記第１および第２の裏面ゲート電極を形成する工程では、上記第１領域上にｐ型の上記第１の裏面ゲート電極を形成し、上記第２領域上にｎ型の上記第２の裏面ゲート電極を形成する
請求項６に記載の半導体装置の製造方法。
【請求項９】
上記第１の裏面ゲート電極は、ホウ素を不純物として含む半導体材料からなる
請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、素子能動領域となる半導体活性層がたとえばＳＯＩ型の基板分離構造を有し、基板分離用の絶縁層内に裏面ゲート電極が埋め込まれた絶縁ゲート電界効果トランジスタを有する半導体装置およびその製造方法に関する。特定的に、本発明は、裏面ゲート絶縁膜の膜厚を変えることによる半導体装置の特性改善に関する。
【０００２】
【従来の技術】
ＳＯＩ（Silicon on Insulator）構造によって素子間同士の完全分離が容易になり、またソフトエラーやＣＭＯＳトランジスタに特有なラッチアップの抑制が可能になることが知られており、比較的早くから５００ｎｍ程度のシリコン活性層の厚さのＳＯＩ構造によって、ＣＭＯＳトランジスタ・ＬＳＩの高速化，高信頼性化の検討が行われてきた。
最近、ＳＯＩの表面層をさらに１００ｎｍ程度にまで薄く、またチャネルの不純物濃度も比較的低い状態に制御して、ほぼシリコン活性層全体が空乏化するような条件にすると、短チャネル効果の抑制やＭＯＳトランジスタの電流駆動能力の向上などさらに優れた性能が得られることがわかってきた。
【０００３】
このＳＯＩ層の形成方法として、近年はＳＩＭＯＸ(Separation by Implanted Oxgen) 法とウエハ張り合わせ法の代表的な２つの方法の完成度が上がりつつあり、注目を浴びている。
【０００４】
しかしながら、これら２つの方法には、現時点ではそれぞれ一長一短が有る。
ＳＩＭＯＸ法では、ＳＯＩ膜厚の均一性が優れている反面、埋込酸化膜との界面の急峻性が悪くトランジスタの動作性能，信頼性等に問題が残る。
一方、ウエハ張り合わせ法にて作製したＳＯＩ基板は、埋込酸化膜界面の特性は良いが、工程が複雑なうえ、ＳＯＩ膜を研磨により薄膜化することから研磨の終点検出精度が悪いとＳＯＩ膜厚の制御性が問題となる。
【０００５】
ウエハ張り合わせ法には、ＳＯＩ層を全面に形成する場合と、ＳＯＩ層を平面方向で分離し孤立パターンとして形成する場合がある。後者の場合、張り合わせ前の被研磨基板に段差を設け、その凹部に充填された絶縁物の層（平面方向の分離領域）をストッパとして研磨の終点検出に用いることができる。
【０００６】
これらに共通したＳＯＩ基板作製のプロセスフローは、おおまかには次の４つのステップからなる。
（ａ）張り合わせ面の平坦化研磨と表面処理
（ｂ）張り合わせおよびアニール
（ｃ）研削
（ｄ）研磨（又は、選択研磨）
【０００７】
このようにして作製したＳＯＩ基板は、埋込絶縁膜の厚さ等を比較的自由に設定できるだけでなく、張り合わせ前に被研磨基板の活性層となる部分上に素子を形成して配線等を行い、これを絶縁膜中に予め埋め込んでおくことにより、活性層の厚み方向両側に素子を３次元的に配置した高い集積度のＬＳＩを作製することが可能となる。
また、ＭＯＳＦＥＴを作製する場合、シリコン活性層の表面側にゲート絶縁膜を介して配置する表面ゲート電極のほかに、第２のゲート電極を絶縁膜中に埋め込んで形成することができる。この絶縁膜埋込型のゲート電極を“裏面ゲート電極”という。表面ゲート電極を信号入力用としたときに、この裏面ゲート電極からの制御によって短チャネル効果を抑制することができ、また、トランジスタの閾値，スイング幅または利得の制御が可能となる。さらに、表面ゲートと裏面ゲートを共に信号入力用に用いて２チャネルモードのトランジスタとしたＸ−ＭＯＳ（“Ｄｏｕｂｌｅ  Ｇａｔｅ  ＭＯＳ”ともいう）への応用が可能となる。
【０００８】
裏面ゲート電極にバイアス電圧を印加する場合、従来、一定電圧を印加する固定バイアス方式のみであったが、近年、この裏面ゲート電極に印加するバイアス電圧を制御して（変化させて）トランジスタ特性を改善する技術が提案され、注目を浴びている。
このバイアス印加方式を採用した“Ｄｙｎａｍｉｃ  Ｖｔｈ  ＭＯＳ”と称されるトランジスタでは、その裏面ゲート電極の印加電圧値を入力信号に応じて動的に制御し、トランジスタがオフの時は閾値Ｖｔｈを相対的に高くしてオフ時のリーク電流を減少させ、またトランジスタがオンの時は閾値Ｖｔｈを相対的に低くして駆動能力を向上させる。
したがって、この“Ｄｙｎａｍｉｃ  Ｖｔｈ”の手法を用いれば、トランジスタの動作速度を低下させずに電源電圧を低減でき、かつスタンバイ時のリーク電流を低減して、当該トランジスタを能動素子に用いた半導体装置の低消費電力化が可能となる。
【０００９】
図１２に、従来構成の半導体装置の要部を断面図で示す。この図１２は、動作モードが異なる２つのトランジスタ、即ち“Ｄｙｎａｍｉｃ  Ｖｔｈ  ＭＯＳトランジスタ”（以下、ＤＶ−ＭＯＳ）と、通常のＭＯＳトランジスタ（以下、ＣＯＮ−ＭＯＳ）とを示す。
【００１０】
図１２に示す半導体装置１００は、支持基板１０１上に接着層１０２を介して絶縁層１０３が形成されている。
絶縁層１０３内の表面側に、ＣＯＮ−ＭＯＳ用のシリコン活性層１０４およびＤＶ−ＭＯＳ用のシリコン活性層１０５が互いに離れて形成されている。各シリコン活性層１０４，１０５には、所定の不純物が比較的低濃度に添加されている。
絶縁層１０２内に、ＣＯＮ−ＭＯＳ用のシリコン活性層１０４の下面に裏面ゲート絶縁膜１０６を介して対向する裏面ゲート電極１０７と、ＤＶ−ＭＯＳ用のシリコン活性層１０５の下面に裏面ゲート絶縁膜１０８を介して対向する裏面ゲート電極１０９とが、互いに離れて埋め込まれている。各裏面ゲート絶縁膜１０６，１０８は、同じ膜厚の酸化シリコン膜からなる。また、各裏面ゲート電極１０７，１０９はポリシリコンからなり、それぞれ所定の不純物が比較的高濃度に添加されている。
【００１１】
シリコン活性層１０４または１０５上に、それぞれ表面ゲート絶縁膜１１０を介してトランジスタのゲート電極１１１が形成されている。また、シリコン活性層１０４，１０５内の表面側に、図示しないがＬＤＤ構造のソース・ドレイン不純物領域が形成されている。全面に層間絶縁膜１１２が堆積され、層間絶縁膜１１２内を貫いてプラグ１１３が埋め込まれ、その上に配線層１１４が形成されている。
【００１２】
【発明が解決しようとする課題】
ところが、この従来の半導体装置１００では、異なる動作モードの２種類の絶縁ゲート電界効果トランジスタ（ＣＯＮ−ＭＯＳとＤＶ−ＭＯＳ）を混在させて集積回路を形成した場合、この回路の電気特性は、各トランジスタの性能を十分に引き出したものとならないという課題があった。
これは、上記動作モードが異なる２種類のトランジスタは、特性上それぞれ一長一短があることに起因している。つまり、低電圧動作、低消費電力などのスペック上で見ればＤＶ−ＭＯＳがＣＯＮ−ＭＯＳより優れているが、ＤＶ−ＭＯＳは、通常、裏面ゲート電極と表面ゲート電極を短絡して用いるため、信号入力側からみたゲート容量が大きくなってしまうといった不利益がある。
【００１３】
たとえば、比較的長い配線、あるいは多くのトランジスタが後段に接続され、これらを同時に駆動する必要があるなど負荷が大きい場合は、ゲート容量の増大は余り問題とならず、むしろＤＶ−ＭＯＳの特長（低電圧動作、低消費電力）が生かされる。
しかし、逆に配線が比較的短かったり、後段のトランジスタが数少なく負荷が小さい場合は、ゲート容量の小さいＣＯＮ−ＭＯＳを用いた方が、回路特性が良くなることがある。
【００１４】
したがって、実際のＩＣを設計する場合には、１つのチップ内で異なる動作モードのトランジスタ（ＣＯＮ−ＭＯＳとＤＶ−ＭＯＳ）を、負荷容量などに応じて適所に配置することによって、回路全体としての特性を向上させることがなされる。
ところが、このような設計の最適化を幾ら行っても、現実には、回路全体としての特性が期待したほど向上しないのが実情であった。
【００１５】
本発明の目的は、裏面ゲート電極への印加電圧を動的に変化させるトランジスタと、裏面ゲート電極への印加電圧が一定のトランジスタとが混在する場合に、当該トランジスタを組み合わせて用いた集積回路の特性を更に向上できる半導体装置と、その製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明に係る半導体装置は、異なる動作モードのトランジスタ間で、裏面ゲート絶縁膜厚を変えることにより、集積回路の特性向上を図るものである。
【００１７】
すなわち、本発明に係る半導体装置は、基板上の絶縁層に複数の絶縁ゲート電界効果トランジスタが形成され、上記複数の絶縁ゲート電界効果トランジスタの各々が、上記絶縁層上に形成されている裏面ゲート絶縁膜と、上記裏面ゲート絶縁膜上に形成されている半導体活性層と、上記裏面ゲート絶縁膜を介して上記半導体活性層と対向して上記絶縁層内に形成されている裏面ゲート電極と、上記半導体活性層上に形成されている表面ゲート絶縁膜と、上記表面ゲート絶縁膜上に形成されている表面ゲート電極と、を有し、上記複数の絶縁ゲート電界効果トランジスタは、上記裏面ゲート電極および上記表面ゲート電極が絶縁分離された第１絶縁ゲート電界効果トランジスタと、上記裏面ゲート電極および上記表面ゲート電極が電気的に接続された第２絶縁ゲート電界効果トランジスタと、を含み、上記第２絶縁ゲート電界効果トランジスタの裏面ゲート絶縁膜が、上記第１絶縁ゲート電界効果トランジスタの裏面ゲート絶縁膜より薄く設定されている。
【００１８】
具体的には、たとえば、上記第１絶縁ゲート電界効果トランジスタは、その裏面ゲート電極が所定電圧の供給線に接続され、表面ゲート電極が信号入力線に接続され、上記第２絶縁ゲート電界効果トランジスタは、その裏面ゲート電極と表面ゲート電極が共に信号入力線に接続されている。
【００１９】
また、本発明に係る半導体装置では、好適には、上記複数の絶縁ゲート電界効果トランジスタの複数の上記裏面ゲート電極は、導電型が互いに異なる２種類の裏面ゲート電極を含み、上記２種類の裏面ゲート電極のうち一方の裏面ゲート電極に接する裏面ゲート絶縁膜が、他方の裏面ゲート電極に接する裏面ゲート絶縁膜より薄く設定されている。たとえば、隣接する上記裏面ゲート絶縁膜が相対的に厚い他方の裏面ゲート電極は、ホウ素を不純物として含む半導体材料からなる。拡散係数が大きなホウ素が裏面ゲート絶縁膜を突き抜けて半導体活性層に達することを有効に防止するためである。
【００２０】
本発明に係る他の半導体装置は、基板上の絶縁層に複数の絶縁ゲート電界効果トランジスタが形成され、上記複数の絶縁ゲート電界効果トランジスタの各々が、上記絶縁層上に形成されている裏面ゲート絶縁膜と、上記裏面ゲート絶縁膜上に形成されている半導体活性層と、上記裏面ゲート絶縁膜を介して上記半導体活性層と対向して上記絶縁層内に形成されている裏面ゲート電極と、上記半導体活性層上に形成されている表面ゲート絶縁膜と、上記表面ゲート絶縁膜上に形成されている表面ゲート電極と、を有し、上記複数の絶縁ゲート電界効果トランジスタは、所定電圧の供給線に裏面ゲート電極が接続され、信号入力線に表面ゲート電極が接続された第１絶縁ゲート電界効果トランジスタと、印加電圧値を導通時と非導通時で切り換えるバイアス切換回路に裏面ゲート電極が接続され、信号入力線に表面ゲート電極が接続されている第２絶縁ゲート電界効果トランジスタと、を含み、上記第２絶縁ゲート電界効果トランジスタの裏面ゲート絶縁膜が、上記第１絶縁ゲート電界効果トランジスタの裏面ゲート絶縁膜より薄く設定されている。
【００２１】
このような構成の半導体装置では、裏面ゲート電極と表面ゲート電極が電気的に短絡した第２絶縁ゲート電界効果トランジスタが、いわゆる“ＤｙｎａｍｉｃＶｔｈ”動作する。つまり、たとえばｎチャネル型では、入力信号がローレベルでトランジスタが非導通のときは閾値が相対的に上がりオフ時のリーク電流が低減される一方で、入力信号がハイレベルでトランジスタが導通するときは閾値が相対的に下がって駆動能力が向上する。このような効果を大きくするには、裏面ゲート絶縁膜を薄くして裏面ゲート電極の半導体活性層に対する“制御性”を高めることが有効である。したがって本発明では、第２絶縁ゲート電界効果トランジスタの裏面ゲート絶縁膜が相対的に薄く設定されている。
一方、裏面ゲート電極に一定電圧を印加する第１絶縁ゲート電界効果トランジスタでは、裏面ゲート絶縁膜の膜厚が余り薄すぎると、トランジスタのサブスレショルド特性が悪くなり、即ちサブスレショルド電流を１桁変化させるのに要するゲート電圧変化量（サブスレショルド係数）が大きくなり、好ましくない。また、裏面ゲート電極からの不純物の拡散、絶縁特性などの信頼性面を考慮すると、むしろ裏面ゲート絶縁膜は厚いほうが好ましい。したがって、本発明では、第１絶縁ゲート電界効果トランジスタの裏面ゲート絶縁膜が相対的に厚く設定されている。
このように、本発明に係る半導体装置では、第１および第２絶縁ゲート電界効果トランジスタ間で、裏面ゲート絶縁膜厚が最適化される結果、当該絶縁ゲート電界効果トランジスタを用いた集積回路の特性が高められる。
【００２２】
本発明に係る半導体装置の製造方法は、被研磨基板に複数の凸部を形成する工程と、一の上記凸部上の第１領域と、他の上記凸部上に形成され上記第１領域より膜厚が薄い第２領域とを有する裏面ゲート絶縁膜を上記被研磨基板上に形成する工程と、上記第１領域上に第１の裏面ゲート電極を形成し、上記第２領域上に第２の裏面ゲート電極を形成する工程と、上記裏面ゲート絶縁膜と上記第１および第２の裏面ゲート電極との周囲を覆って上記被研磨基板上に絶縁層を堆積する工程と、上記裏面ゲート絶縁膜と上記第１および第２の裏面ゲート電極と上記絶縁層とが形成された被研磨基板を、上記絶縁層側から支持基板と張り合わせる工程と、上記支持基板と張り合わされた被研磨基板を、上記支持基板との張り合わせ面と反対側の面から研削および／または研磨して薄膜化し上記複数の凸部を分離することによって複数の半導体活性層を形成する工程と、上記複数の半導体活性層の上記支持基板と反対側の面に表面ゲート絶縁膜を介して表面ゲート電極を形成する工程と、を含み、上記表面ゲート電極を形成する工程が、上記第２領域、上記半導体活性層および上記表面ゲート絶縁膜を介して互いに対向する上記第２の裏面ゲート電極と上記表面ゲート電極とを電気的に接続し、上記第１領域、他の上記半導体活性層および上記表面ゲート絶縁膜を介して互いに対向する上記第１の裏面ゲート電極と他の上記表面ゲート電極とを電気的に非接続とする工程を含む。
【００２３】
上記裏面ゲート絶縁膜の形成工程は、たとえば、上記被研磨基板上に第１層目の裏面ゲート絶縁膜を成膜する工程と、上記第１層目の裏面ゲート絶縁膜の一部を除去する工程と、残りの第１層目のゲート絶縁膜部分上、および、上記除去により表出した被研磨基板部分上に第２層目の裏面ゲート絶縁膜を成膜する工程とを含む。
【００２４】
好適には、上記第１および第２の裏面ゲート電極を形成する工程では、上記第１領域上にｐ型の上記第１の裏面ゲート電極を形成し、上記第２領域上にｎ型の上記第２の裏面ゲート電極を形成するとよい。この場合、上記第１の裏面ゲート電極は、たとえば、ホウ素を不純物として含む半導体材料からなる。拡散係数が大きなホウ素を含む裏面ゲート電極に対応する裏面ゲート絶縁膜を相対的に厚くすることで、ホウ素が裏面ゲート絶縁膜を突き抜けて半導体活性層に拡散することを有効に防止できるからである。
【００２５】
このような半導体装置の製造方法では、裏面ゲート絶縁膜に膜厚差を設ける工程が、たとえば、リソグラフィとエッチングの組み合わせで達成でき、何ら特別な工程を要しない。
【００２６】
【発明の実施の形態】
図１は、本発明の実施形態に係る半導体装置の要部を示す断面図である。この図１に示す構造例では、２つの異なる動作モードのＭＯＳトランジスタ、即ち“Ｄｙｎａｍｉｃ  Ｖｔｈ  ＭＯＳトランジスタ”（以下、ＤＶ−ＭＯＳ）と、通常のＭＯＳトランジスタ（以下、ＣＯＮ−ＭＯＳ）とを示す。
【００２７】
図１に示す半導体装置１では、支持基板２上に接着層３を介して絶縁層４が形成されている。支持基板２は、シリコンウエハなどの半導体基板のほか、ガラス基板などであってもよい。支持基板２がシリコンウエハの場合、通常、接着層３としてポリシリコンが用いられ、絶縁層４として酸化シリコン系の絶縁膜が用いられる。
【００２８】
絶縁層４内の表面側に、ＣＯＮ−ＭＯＳ用のシリコン活性層５およびＤＶ−ＭＯＳ用のシリコン活性層６が互いに離れて形成されている。各シリコン活性層５，６は、たとえば、単結晶シリコンからなり、それぞれｐ型不純物（たとえばホウ素）またはｎ型不純物（リンまたは砒素）が比較的低濃度に添加されている。
【００２９】
絶縁層４内に、ＣＯＮ−ＭＯＳ用のシリコン活性層５の下面に裏面ゲート絶縁膜７ａを介して対向する裏面ゲート電極８と、ＤＶ−ＭＯＳ用のシリコン活性層６の下面に裏面ゲート絶縁膜７ｂを介して対向する裏面ゲート電極９とが、互いに離れて埋め込まれている。
【００３０】
各裏面ゲート電極８，９は、たとえば、３００ｎｍ程度の厚みを有し、不純物が添加されたドープド・ポリシリコン(Doped Poly Silicon)からなる。ここで、ＣＯＮ−ＭＯＳの裏面ゲート電極８は、ｎ型チャネルのＭＯＳトランジスタ（ＮＭＯＳ）の場合、ｐ型不純物が比較的高濃度にドープされ、ｐ型チャネルのＭＯＳトランジスタ（ＰＭＯＳ）の場合、ｎ型不純物が比較的高濃度にドープされている。一方、ＤＶ−ＭＯＳの裏面ゲート電極９は、ＮＭＯＳ，ＰＭＯＳともにｎ型不純物が比較的高濃度にドープされている。
【００３１】
裏面ゲート絶縁膜７ａ，７ｂは、たとえば、酸化シリコンからなる。裏面ゲート絶縁膜７ａ，７ｂは互いに分離されていてもよいが、本実施形態では１つの裏面ゲート絶縁膜７の膜厚が異なる２つの領域を示す。本発明では、膜厚がたとえば６０ｎｍと相対的に厚いＣＯＮ−ＭＯＳ側の裏面ゲート絶縁膜７ａを“裏面ゲート絶縁膜７の第１領域”、膜厚がたとえば６ｎｍと相対的に薄いＤＶ−ＭＯＳ側の裏面ゲート絶縁膜７ｂを“裏面ゲート絶縁膜７の第２領域”という。
【００３２】
シリコン活性層５または６上に、それぞれ表面ゲート絶縁膜１０（厚さ：４ｎｍ）を介してトランジスタのゲート電極１１が形成されている。ゲート電極１１は、たとえば、チャネルと同じ導電型の不純物が添加された下層のポリシリコン１１ａ（厚さ：１００ｎｍ）と、ＷＳｉX などの上層の高融点金属シリサイド１１ｂ（厚さ：１００ｎｍ）とからなる。
とくに図示しないが、シリコン活性層５，６内の表面側にＬＤＤ構造のソース・ドレイン不純物領域が形成されている。
全面に層間絶縁膜１２が堆積され、層間絶縁膜１２内を貫いてプラグ１３が埋め込まれ、その上に配線層１４が形成されている。
【００３３】
このような断面構造の半導体装置１において、ＣＯＮ−ＭＯＳは、その裏面ゲート電極８と表面ゲート電極１１が絶縁分離され、裏面ゲート電極８が所定のバイアス電圧供給線に接続されているのに対し、表面ゲート電極１１が入力信号線に接続されている。その一方、ＤＶ−ＭＯＳでは、その裏面ゲート電極９と表面ゲート電極１１が、図示しない箇所で電気的に接続され、共に入力信号線に接続されている。
【００３４】
このような構成の半導体装置１において、ＤＶ−ＭＯＳは、その裏面および表面ゲート電極に入力信号が印加され同相で制御されるため、いわゆる“Ｄｙｎａｍｉｃ  Ｖｔｈ”動作する。つまり、入力信号がローレベルでトランジスタが非導通のときは閾値Ｖｔｈが相対的に上がりオフ時のリーク電流が低減される一方で、入力信号がハイレベルでトランジスタが導通するときは閾値Ｖｔｈが相対的に下がって駆動能力が向上する。本実施形態では、このような効果を大きくするために、裏面ゲート絶縁膜７ｂを６ｎｍと相対的に薄くして裏面ゲート電極９の半導体活性層６に対する“制御性”を高めている。
【００３５】
一方、裏面ゲート電極８に一定電圧を印加するＣＯＮ−ＭＯＳでは、裏面ゲート絶縁膜７ａの膜厚が余り薄すぎると、トランジスタのサブスレショルド特性が悪くなり、即ちサブスレショルド電流を１桁変化させるのに要するゲート電圧変化量（サブスレショルド係数）が大きくなり、好ましくない。また、裏面ゲート電極８からの不純物（ホウ素）の拡散、裏面ゲートの絶縁特性などの信頼性面を考慮すると、むしろ裏面ゲート絶縁膜７ａは厚いほうが好ましい。このような理由から、本実施形態では、ＣＯＮ−ＭＯＳの裏面ゲート絶縁膜７ａを６０ｎｍと相対的に厚く設定している。その結果、サブスレショルド係数を最大でも６０ｍＶ／Ｄｅｃ．と理想的な値にまで低くすることができた。
【００３６】
このように、本発明の実施形態に係る半導体装置１では、２つの動作モードが異なるトランジスタ（ＤＶ−ＭＯＳ，ＣＯＮ−ＭＯＳ）間で裏面ゲート絶縁膜厚が最適化されている。その結果、当該半導体装置１において、２つの動作モードが異なるトランジスタを用いて形成した集積回路の特性向上（低電圧、低消費電力、高駆動能力、低リーク電流）が達成されている。
【００３７】
この半導体装置１では、上述した動作モードが異なるという理由のほかに、ＣＭＯＳトランジスタなど、裏面ゲート電極の導電型が異なることを理由として裏面ゲート絶縁膜に膜厚差が設定されている。つまり、ＣＯＮ−ＭＯＳ同士、或いはＤＶ−ＭＯＳ同士であっても、たとえば、ｐチャネルＭＯＳとｎチャネルＭＯＳでは裏面ゲート絶縁膜に膜厚差が設定されている。
【００３８】
図２は、半導体装置１において、ＣＯＮ−ＭＯＳによって構成されたＣＭＯＳトランジスタ部分を示す断面図である。
この図２におけるトランジスタの基本構造は図１と同様であるが、ＮＭＯＳの裏面ゲート電極８ａにｐ型不純物（ホウ素）が比較的高濃度にドープされているのに対し、ＰＭＯＳの裏面ゲート電極８ｂにｎ型不純物（リンまたは砒素）が比較的高濃度にドープされている。そして、ｐ+ 裏面ゲート電極８ａに接する裏面ゲート絶縁膜７の領域７ｃが、ｎ+ 裏面ゲート電極８ｂに接する裏面ゲート絶縁膜７の領域７ｄより厚く設定されている。具体的に、たとえば、裏面ゲート絶縁膜７の領域７ｄが６０ｎｍ程度であるのに対し、領域７ｃは１００ｎｍ程度となっている。
【００３９】
一般に、ＣＭＯＳトランジスタの作製時に、シリコン活性層と絶縁層との界面付近でのチャネル形成を回避して短チャネル効果に強い表面チャネル型のデバイスとするためには、裏面ゲート電極の材料に、仕事関数の関係からＮＭＯＳではｐ+ ポリシリコンを、ＰＭＯＳではｎ+ ポリシリコンを用いる必要がある。つまり、裏面ゲート電極を形成する際に、ポリシリコンに対しｐ+ 不純物とｎ+ 不純物を打ち分けるデュアルゲートプロセスの採用が不可欠となる。
【００４０】
ところが、従来のＣＭＯＳトランジスタの形成方法では、デュアルゲートプロセスによって裏面ゲート電極となるポリシリコンに不純物を添加した後、基板張り合わせ等の工程において高温、長時間の熱処理がなされることから、この熱処理中に、とくにｐ+ ポリシリコン中のホウ素が熱拡散して、裏面ゲート絶縁膜を突き抜けシリコン活性層にまで達することがある。ホウ素は、リンや砒素などのｎ型不純物と比較してシリコン中および絶縁膜中の拡散係数が大きいためである。
このホウ素のシリコン活性層への熱拡散は、ＮＭＯＳの閾値のズレを引き起すのみならず、オフ時のリーク電流を増大させ、また、場合によっては部分空乏型のトランジスタができて短チャネル効果に弱くなったり駆動能力低下などの不利益をもたらす。
【００４１】
図２に示すように、本発明の実施形態に係る半導体装置１では、ｐ+ 裏面ゲート電極８ａ側（ＮＭＯＳ側）の裏面ゲート絶縁膜領域７ｃを、ｎ+ 裏面ゲート電極８ｂ側（ＰＭＯＳ側）の裏面ゲート電極領域７ｄに比べて厚くすることで、上述したホウ素拡散による特性の変動および低下を有効に防止している。
同時に、とくにＮＭＯＳでｐ+ 裏面ゲート電極が用いることができる結果、裏面ゲート電極８ａが零バイアスでバックチャネルの形成が抑制され、短チャネル効果にともなうパンチスルーが起こりにくいといった利益が得られる。
【００４２】
つぎに、この半導体装置１の製造方法についての一実施形態を図面を参照しながら説明する。
図３〜図１０は、半導体装置１において、裏面ゲート絶縁膜に膜厚差が設けられた２つのトランジスタ部分の例として、ＤＶ−ＭＯＳとＣＯＮ−ＭＯＳの製造途中の断面図である。
【００４３】
図３において、たとえばシリコンウエハ等の被研磨基板２０を用意し、その上にレジストパターンＲ１を形成して、これをマスクに被研磨基板２０の表面をエッチング（たとえばＲＩＥ）することによって、後でシリコン活性層となる凸部２０ａを形成する。凸部２０ａの段差は、たとえば７０ｎｍ程度とする。
【００４４】
レジストパターンＲ１を除去後、図４において、たとえば、熱酸化法によって、被研磨基板２０の凸部２０ａが形成された面の表面に酸化シリコンからなる第１層目の裏面ゲート絶縁膜７-1を、６０ｎｍほど形成する。この熱酸化は、たとえば、常圧の縦型酸化炉を用い、導入ガスＨ2 ：Ｏ2 ＝１：１、炉内温度９５０℃の条件にて行う。
【００４５】
図５において、裏面ゲート絶縁膜７-1上に、ＣＯＮ−ＭＯＳ部分のみ覆うレジストパターンＲ２を形成し、これをマスクとしたウエットエッチングによって、ＤＶ−ＭＯＳ部分の裏面ゲート絶縁膜７-1を除去する。
【００４６】
レジストパターンＲ２を除去後、図６において、たとえば、熱酸化法によって、上記工程でウエットエッチングによって表出したＤＶ−ＭＯＳ部分の基板領域上に、酸化シリコンからなる第２層目の裏面ゲート絶縁膜７-2を、６ｎｍほど形成する。この熱酸化は、たとえば、常圧の縦型酸化炉を用い、導入ガスＨ2 ：Ｏ2 ＝１：１、炉内温度８５０℃の条件にて行う。この熱酸化ではＣＯＮ−ＭＯＳ部分では熱酸化が殆ど進行しない。
その結果、膜厚が約６０ｎｍほどのＣＯＮ−ＭＯＳ部分（図１の領域７ａ）、および、膜厚が約６ｎｍほどのＤＶ−ＭＯＳ部分（図１の領域７ｂ）とを有した、膜厚が部分的に異なる裏面ゲート絶縁膜７が完成する。
【００４７】
図７において、裏面ゲート電極となるポリシリコンを３００ｎｍほど堆積（ＣＶＤ）し、たとえば図示しないレジストパターンをマスクとした異なるイオン種の打ち分けによって、必要な不純物をポリシリコンの所定領域に導入する。その後、図示しない他のレジストパターンをポリシリコン上に形成し、これをマスクとしてポリシリコンをエッチングし、レジストパターンを除去する。これにより、ＣＯＮ−ＭＯＳ用の裏面ゲート電極８と、ＤＶ−ＭＯＳ用の裏面ゲート電極９とが、裏面ゲート絶縁膜７上に互いに分離して形成される。
【００４８】
図８において、たとえば、酸化シリコンからなる絶縁層４を比較的厚く堆積して、裏面ゲート電極８，９を埋め込む。また、絶縁層４上に、たとえば、ポリシリコンを堆積し、表面を研磨することにより接着層３を形成する。
【００４９】
図９において、たとえば、接着層３の平坦化面から被研磨基板２０を、予め用意したシリコンウエハなどからなる支持基板２と張り合わせ、熱処理する。このときの熱処理は、たとえば、酸素雰囲気中の電気炉内で１１００℃，６０ｍｉｎの条件にて行う。
【００５０】
このようにして形成した張り合わせＳＯＩ基板を、被研磨基板２０の裏面側から研削し、研磨（ＣＭＰ）する。ＣＭＰでは、被研磨基板２０の凸部２０ａ間に裏面ゲート絶縁膜７が表出した時点で、これがストッパとして機能する。したがって、以後は余り研磨が進まないことになり、研磨の終点が検出される。この選択研磨によって、被研磨基板２０の凸部２０ａが互いに分離される。
その後、この分離された凸部２０ａに対し、たとえば図示しないレジストパターンをマスクとした異なるイオン種の打ち分けによって、必要な不純物を凸部２０ａをなすシリコンに導入する。これにより、図１０に示すように、ＣＯＮ−ＭＯＳのシリコン活性層５と、ＤＶ−ＭＯＳのシリコン活性層６とが互いに絶縁分離して形成される。
【００５１】
その後、図１に示すように、ＭＯＳトランジスタを形成する。
まず、シリコン活性層５，６の表面を熱酸化して、厚さ４ｎｍの表面ゲート絶縁膜１０を形成する。全面にゲート電極となるポリサイド膜を形成し、これをパターンニングしてゲート電極１１を形成する。ゲート電極１１をマスクとしたイオン注入により、シリコン活性層５，６内の表面にＬＤＤ領域（不図示）を形成した後、ゲート電極１１の両側にサイドウォール絶縁層（不図示）を形成する。サイドウォール絶縁層およびゲート電極１１をマスクとしたイオン注入により、シリコン活性層５，６内の表面にソース・ドレイン不純物領域（不図示）を形成する。
【００５２】
ＭＯＳトランジスタを含む全面に、層間絶縁膜１２を厚く堆積した後、コンタクトホールを開口して、コンタクトホール内にタングステンまたはポリシリコン等からなるプラグ１３を埋め込む。そして、層間絶縁膜１２上に配線層１４を形成して、当該半導体装置１の基本構造を完成させる。
【００５３】
本発明の実施形態に係る半導体装置の製造方法では、裏面ゲート絶縁膜７に膜厚差を設ける工程（図４〜図６）が、たとえば、リソグラフィとエッチングの組み合わせで達成でき、何ら特別な工程を要しない。このため、製造コストが大幅に増加することがない。
【００５４】
図１１は、本発明の実施形態の変形例に係る半導体装置の要部断面図である。
この変形例では、ＤＶ−ＭＯＳの裏面および表面のゲート電極９，１１が直接電気的に接続されないで、裏面ゲート電極９に、たとえば、入力信号から制御信号を生成するバイアス切換回路３０が接続されている。このため、制御信号は、たとえば、表面ゲート電極１１に入力される入力信号と同相であるが振幅を大きくすることによって、裏面ゲート電極９のシリコン活性層６に対する制御性を高めることができる。したがって、本変形例では、それだけＤＶ−ＭＯＳにおける裏面ゲート絶縁膜７ｂの絶対膜厚値を大きくでき、ホウ素がシリコン活性層６に熱拡散することを抑制できる利点がある。
バイアス切換回路３０は、たとえば、シリコン活性層５，６と同時に形成された他のシリコン活性層内に形成された集積回路から構成される。
【００５５】
【発明の効果】
本発明に係る半導体装置およびその製造方法によれば、動作モードの異なるトランジスタについて、それぞれに最適な膜厚の裏面ゲート絶縁膜を有し、その結果、当該動作モードの異なるトランジスタを用いる集積回路の設計の自由度が高まるうえ、集積回路の特性を向上させることができる。具体的には、低電圧、低消費電力、高駆動能力、低リーク電流に優れた半導体装置を実現できる。
【００５６】
加えて、裏面ゲート電極への導入不純物の種類に応じて裏面ゲート絶縁膜の膜厚を変えているため、拡散係数が大きなホウ素などの半導体活性層への突き抜けを防止して、オフ時のリーク電流発生およびトランジスタの閾値の変動が防止できる。
また、半導体活性層を完全空乏化することの利点、たとえば短チャネル効果（およびパンチスルー）の抑制、電流駆動能力の向上などの利点が損なわれることがない。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の、異なる動作モードのトランジスタ部分を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の、ＣＭＯＳトランジスタ部分を示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造において、被研磨基板の凸部形成時のエッチング後の断面図である。
【図４】図３に続く、第１層目の裏面ゲート絶縁膜の成膜後の断面図である。
【図５】図４に続く、第１層目の裏面ゲート絶縁膜の部分的なエッチング後の断面図である。
【図６】図５に続く、第２層目の裏面ゲート絶縁膜の成膜後の断面図である。
【図７】図６に続く、裏面ゲート電極形成後の断面図である。
【図８】図７に続く、絶縁層および接着層の成膜、研磨後の断面図である。
【図９】図８に続く、基板張り合わせ後の断面図である。
【図１０】図９に続く、被研磨基板のＣＭＰ後の断面図である。
【図１１】本発明の実施形態の変形例に係る半導体装置の、異なる動作モードのトランジスタ部分を示す断面図である。
【図１２】従来構成の半導体装置の、異なる動作モードのトランジスタ部分を示す断面図である。
【符号の説明】
１…半導体装置、２…支持基板、３…接着層、４…絶縁層、５，６…シリコン活性層（半導体活性層）７…裏面ゲート絶縁膜、７ａ，７ｄ…第１領域、７ｂ，７ｃ…第２領域、７-1…第１層目の裏面ゲート絶縁膜、７-2…第２層目の裏面ゲート絶縁膜、８，８ａ，８ｂ，９…裏面ゲート電極、１０…表面ゲート絶縁膜、１１…ゲート電極、１１ａ…ポリシリコン、１１ｂ…ポリサイド、１２…層間絶縁膜、１３…プラグ、１４…配線層、２０…被研磨基板、２０ａ…凸部、３０…バイアス切換回路、ＣＯＮ−ＭＯＳ…通常動作モードのＭＯＳトランジスタ（第１絶縁ゲート電界効果トランジスタ）、ＤＶ−ＭＯＳ…Ｄｙｎａｍｉｃ  ＶｔｈＭＯＳトランジスタ（第２絶縁ゲート電界効果トランジスタ）、Ｒ１，Ｒ２…レジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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