(57)【特許請求の範囲】
【請求項１】
ペイロードを有するＡＴＭセルからＡＴＭパケットを再構成するＡＴＭ装置において、
各仮想チャンネルに対応し、上記ＡＴＭパケットから導出されるインタリーブされた上記ＡＴＭセルが供給される入力手段と、
上記ＡＴＭパケットのＡＴＭセルに含まれるＡＴＭパケットトレーラ情報に関する、選択された仮想チャンネルの該ＡＴＭパケットのＡＴＭセルをチェックするチェック手段とを備え、
上記チェック手段は、上記仮想チャンネル数を減らした新たな仮想チャンネルを含むＡＴＭセルのヘッダを生成し、
上記新たな仮想チャンネルを含むＡＴＭセルのヘッダ及び上記ＡＴＭセルのペイロードを、インタリーブされた元の状態で出力することを特徴とするＡＴＭ装置。
【請求項２】
上記チェック手段は、上記チェックの結果を表すチェックデータを生成し、
上記チェックデータを、対応するＡＴＭセルのペイロードとともに出力することを特徴とする請求項１記載のＡＴＭ装置。
【請求項３】
上記チェック手段は、少なくとも上記チェックデータを含む変更されたＡＴＭセルのヘッダを生成し、
上記ＡＴＭセルのヘッダを、対応するＡＴＭセルのペイロードとともに出力することを特徴とする請求項２記載のＡＴＭ装置。
【請求項４】
上記変更されたＡＴＭセルのヘッダは、エラー訂正コードを含まないことを特徴とする請求項３記載のＡＴＭ装置。
【請求項５】
上記変更されたＡＴＭセルのヘッダは、対応するＡＴＭセルのペイロードが属する仮想チャンネルを示す変更されたコードを含むことを特徴とする請求項３又は４記載のＡＴＭ装置。
【請求項６】
上記入力手段は、上記ＡＴＭセルのヘッダを読み出して、各ＡＴＭセルがいずれの仮想チャンネルに属しているかを判定し、選択された仮想チャンネルのみの上記ＡＴＭセルのペイロードを上記チェック手段に供給することを特徴とする請求項１乃至５のうちのいずれか１項記載のＡＴＭ装置。
【請求項７】
上記入力手段は、上記ＡＴＭセルからヘッダを分離し、
得られるＡＴＭセルのペイロードを出力することを特徴とする請求項１乃至６のうちのいずれか１項記載のＡＴＭ装置。
【請求項８】
少なくともＡＴＭセルのペイロードが供給される手段と、
各ＡＴＭパケットのＡＴＭパケットトレーラ情報を生成する手段と、
上記生成されたＡＴＭパケットトレーラ情報を含む、複数の仮想チャンネルのインタリーブされたＡＴＭセルを出力する手段とを備え、
ＡＴＭパケットをＡＴＭセルに分割することを特徴とする請求項１乃至７のうちのいずれか１項記載のＡＴＭ装置。
【請求項９】
１つの集積回路として構成されていることを特徴とする請求項１乃至８のうちのいずれか１項記載のＡＴＭ装置。
【請求項１０】
ＡＴＭセルからＡＴＭパケットを再構成するＡＴＭ再構成装置において、
請求項１乃至９のうちのいずれか１項記載のＡＴＭ装置と、
全体を制御するメインプロセッサと、
ＡＴＭパケットのデインタリーブされたＡＴＭセルを記憶するメモリとを備え、
上記メインプロセッサは、上記ＡＴＭ装置から出力される上記ＡＴＭセルのペイロードを、上記メモリに記憶させることによって、上記ＡＴＭセルのペイロードをデインタリーブすることを特徴とするＡＴＭ再構成装置。
【請求項１１】
請求項１乃至９のうちのいずれか１項記載のＡＴＭ装置又は請求項１０記載のＡＴＭ再構成装置を備えるデジタルセットアップボックス。
【請求項１２】
それぞれペイロードを有するインタリーブされたＡＴＭセルから、各仮想チャンネルに対応したＡＴＭパケットを構成するＡＴＭパケット構成方法において、
上記インタリーブされたＡＴＭセルが供給されるステップと、
上記ＡＴＭパケットのＡＴＭセルに含まれるＡＴＭパケットトレーラ情報に関する、選択された仮想チャンネルのＡＴＭパケットの各ＡＴＭセルをチェックするチェックステップと、
上記チェックステップの結果を表すチェックデータをＡＴＭセル毎に生成するステップと、
上記仮想チャンネル数を減らした新たな仮想チャンネルを含むＡＴＭセルのヘッダを生成するステップと、
上記新たな仮想チャンネルを含むＡＴＭセルのヘッダ及び上記インタリーブされたＡＴＭセルのペイロードを、上記チェックデータとともにメインプロセッサに出力するステップと、
各仮想チャンネルのＡＴＭセルのペイロードをデインタリーブして、各仮想チャンネルのＡＴＭパケットを構成するように上記メインプロセッサを動作させるステップとを有するＡＴＭパケット構成方法。
【請求項１３】
ペイロードを有するインタリーブされたＡＴＭセルから、各仮想チャンネルに対応したＡＴＭパケットを構成するＡＴＭ構成装置の負荷を低減するＡＴＭ構成装置の負荷低減方法において、
上記ＡＴＭ構成装置により、上記ＡＴＭパケットのＡＴＭセルに含まれるＡＴＭトレーラ情報に関する、選択された仮想チャンネルのＡＴＭパケットのインタリーブされた各ＡＴＭセルを、該ＡＴＭセルをデインタリーブすることなくチェックし、該チェックの結果を表す各ＡＴＭセルのチェックデータを生成し、該仮想チャンネル数を減らした新たな仮想チャンネルを含むＡＴＭセルのヘッダを生成し、該新たな仮想チャンネルを含むＡＴＭセルのヘッダ及び該インタリーブされたＡＴＭセルのペイロードを該チェックデータとともにプロセッサに供給し、
上記プロセッサにより、上記供給されるＡＴＭセルのペイロードをデインタリーブされた状態でメモリに記憶させるＡＴＭ構成装置の負荷低減方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＡＴＭ装置及びＡＴＭパケット構成方法に関し、特にＡＴＭ装置の構成が簡単となるようにしたものである。
【０００２】
【従来の技術】
非同期転送モード（Asynchronous transfer mode、以下、ＡＴＭという。）は、ここ数年の間に、音声及びデータのトラフィックを通信ネットワーク内で転送する電気通信産業において、より重要な役割を担うようになってきた。また、ＡＴＭは、イーサーネットに代わって、パーソナルコンピュータと他の機器を接続するためのローカルエリアネットワークにおいても用いられ始めた。これらのネットワークはすべて、より高いビットレートの実現を目指しており、両方のネットワークとも、ネットワークの総ビットレート及びユーザごとのビットレートで評価される。また、各物理的リンク上には多数の仮想チャンネルが設けられている。
【０００３】
ＡＴＭのさらに別の用途としては、例えばデジタルセットトップボックス（set top box、以下、ＳＴＢという。）又は他の同様な民生用機器との間でオーディオ／ビデオ及び他のデータの送受信を行うことが挙げられる。
【０００４】
一般の民生用機器にとっては、コストは重要な問題である。また、オーディオ／ビデオセットトップボックスのような装置においては、ビットレートと仮想チャンネルの数を制限して、他の産業用機器で用いられる数より少なくすることもできる。
【０００５】
さらに、ＡＴＭ信号を分割して再構成（segmentation and re-assembly、以下、ＳＡＲという。）する回路を集積回路に入れることは可能である。これらのＳＡＲ集積回路は、受信されたＡＴＭセルが、使用中の仮想チャンネルに属するものであるか否かを判定し、要求されるＡＴＭセルのペイロードを抽出して、抽出されたデータを、前に受信されたデータの最後に付加する。さらに、ＳＡＲ集積回路は、ＡＴＭセルがパケットの最後のＡＴＭセルである場合、パケット全体を次の処理段階に送る前に、そのパケットのパケット長とエラー訂正コードをチェックする。
【０００６】
【発明が解決しようとする課題】
ＡＴＭパケットを再構成するために、その全てのデータをバッファリングするには、かなり多くのメモリが必要とされる。また、パケットの分割処理では、伝送されるデータパケットを保持するバッファ用のメモリがさらに必要である。
【０００７】
個別の集積回路それぞれに専用のメモリを搭載することもできるが、装置のコストが上昇することになる。また、メインメモリをプロセッサと共有することもできるが、この場合、メモリバスも共有となるため、プロセッサの性能に影響を及ぼす虞れがある。また、いずれの方法にも、ＳＡＲ集積回路がメモリバスを駆動するためのピンを備える必要があるという問題がある。
【０００８】
したがって、現在入手可能な集積回路は、特に、高いビットレートと、多数の仮想チャンネルを処理するように設計されているという理由から、比較的複雑で高価なものとなっている。
【０００９】
本発明は、上述した実情に鑑みてなされたものであり、本発明の目的は、回路構成を簡単にするとともに、メモリの容量を少なくすることができるＡＴＭ装置及びＡＴＭパケット構成方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明に係るＡＴＭ構成装置の負荷低減方法は、ＡＴＭ構成装置により、ＡＴＭパケットのＡＴＭセルに含まれるＡＴＭトレーラ情報に関する、選択された仮想チャンネルのＡＴＭパケットのインタリーブされた各ＡＴＭセルを、ＡＴＭセルをデインタリーブすることなくチェックし、チェックの結果を表す各ＡＴＭセルのチェックデータを生成し、仮想チャンネル数を減らした新たな仮想チャンネルを含むＡＴＭセルのヘッダを生成し、新たな仮想チャンネルを含むＡＴＭセルのヘッダ及びインタリーブされたＡＴＭセルのペイロードを、チェックデータとともに、プロセッサに供給する。そして、プロセッサにより、供給されるＡＴＭセルのペイロードをデインタリーブされた状態でメモリに記憶させる。これにより、ＡＴＭペイロードを有するインタリーブされたＡＴＭセルから、各仮想チャンネルに対応したＡＴＭパケットを構成するＡＴＭ構成装置の負荷を低減する。
【００１１】
また、本発明に係るＡＴＭパケット構成方法は、インタリーブされたＡＴＭセルが供給され、ＡＴＭパケットのＡＴＭセルに含まれるＡＴＭパケットトレーラ情報に関する、選択された仮想チャンネルのＡＴＭパケットの各ＡＴＭセルをチェックする。そして、チェックステップの結果を表すチェックデータをＡＴＭセル毎に生成し、仮想チャンネル数を減らした新たな仮想チャンネルを含むＡＴＭセルのヘッダを生成し、新たな仮想チャンネルを含むＡＴＭセルのヘッダ及びインタリーブされたＡＴＭセルのペイロードを、チェックデータとともにメインプロセッサに出力する。各仮想チャンネルのＡＴＭセルのペイロードをデインタリーブして、各仮想チャンネルのＡＴＭパケットを構成するようにメインプロセッサを動作させる。これにより、それぞれペイロードを有するインタリーブされたＡＴＭセルから、各仮想チャンネルに対応したＡＴＭパケットを構成する。
【００１２】
また、本発明に係るＡＴＭ装置は、各仮想チャンネルに対応したＡＴＭパケットから導出されるインタリーブされたＡＴＭセルが供給される入力手段と、ＡＴＭパケットのＡＴＭセルに含まれるＡＴＭパケットトレーラ情報に関する、選択された仮想チャンネルのＡＴＭパケットのＡＴＭセルをチェックするチェック手段とを備える。そして、チェック手段は、仮想チャンネル数を減らした新たな仮想チャンネルを含むＡＴＭセルのヘッダを生成し、新たな仮想チャンネルを含むＡＴＭセルのヘッダ及びＡＴＭセルのペイロードを、インタリーブされた元の状態で出力して、ペイロードを有するＡＴＭセルからＡＴＭパケットを再構成する。
【００１３】
また、本発明に係るＡＴＭ再構成装置は、上述したＡＴＭ装置と、全体を制御するメインプロセッサと、ＡＴＭパケットのデインタリーブされたＡＴＭセルを記憶するメモリとを備える。メインプロセッサは、ＡＴＭ装置から出力されるＡＴＭセルのペイロードを、メモリに記憶させることによって、ＡＴＭセルのペイロードをデインタリーブする。
【００１４】
上述のように構成することにより、大容量のバッファメモリを必要とせず、ＡＴＭ装置を簡素化することができる。
【００１５】
ＡＴＭ装置は、ＡＴＭパケットのＡＴＭセルをデインタリーブせずに、ＡＴＭセルのヘッダをチェックして、所望の仮想チャンネルのＡＴＭセルを識別するとともに、ＡＴＭパケットのパケット長及びエラー訂正コードをチェックする。ＡＴＭセルがＡＴＭ装置に供給されるにつれて、完全なパケットのＣＲＣ情報が生成され、またパケット長がカウントされる。したがって、ＡＴＭ装置は、パケットの最後のＡＴＭセルが供給されたときに、パケットが完全なものか、正確なものであるかどうかを確認することができ、次の処理に指示を出す。ＡＴＭ装置は、これらの処理が終えるまで、パケット全体をデインタリーブしたり、或いは記憶させたりする必要がないため、大容量のバッファメモリを用いる必要がない。
【００１６】
オーディオ／ビデオのアプリケーションでは、データレートは比較的に低い。このようなアプリケーションにおいては、メインプロセッサは、必要とされるデータレートで処理を行うことができるため、とりわけ上述した利点を生かすことができる。特に、メインプロセッサは、その能力を十分に発揮していなかったので、ＡＴＭセルのデインタリーブの指示に用いることができる。
【００１７】
ＡＴＭセルのヘッダは、ＡＴＭパケットをチェックした結果を表すデータのみを伴ってＡＴＭ装置から出力される。なお、この処理の前に、ＡＴＭセルのペイロードのエラーの有無がチェックされ、ＡＴＭセルのヘッダは変更されて、この変更されたヘッダには、ＡＴＭセルのエラー訂正コードは含まれていない。
【００１８】
一般的に、従来のＡＴＭ装置は、オーディオ／ビデオ等のアプリケーションにおいては、多数の仮想チャンネルを想定して設計されているが、実際には、そのうち少数の仮想チャンネルしか処理しない。このような状況の下では、仮想チャンネルをより簡単に表すように、ＡＴＭセルのヘッダを変更することが望ましい。特に、識別すべき仮想チャンネルの数が少なくてすむため、これらの仮想チャンネルを表すコードを短くすることができる。
【００１９】
ＡＴＭ装置は、単一の集積回路で構成することが望ましい。このような集積回路は、比較的容易に製造することができ、セットトップボックスに用いた場合は、通常のセットトップボックスに比して、コストを安くすることができる。
【００２０】
【発明の実施の形態】
以下、本発明に係るＡＴＭ装置及びＡＴＭパケット構成方法について、図面を参照しながら詳細に説明する。
【００２１】
データパケットを複数の非同期転送モード（Asynchronous Transfer Mode、以下、ＡＴＭという。）セルに分割する最もよく知られた方法は、国際電気通信連合−電気通信標準化部門（International Telecommunication Union-Telecommunication Standardization Sector：ＩＴＵ−Ｔ）におけるＩ．３６３：Ｂ−ＩＳＤＮ ＡＴＭアダプテーション層（Adoption Layer、以下、ＡＡＬという。）規格に準拠したＡＴＭアダプテーション層５（以下、ＡＡＬ５という。）を用いる方法である。
【００２２】
図１に示すように、データをＡＴＭによって伝送するためのＡＴＭパケット（以下、データパケットともいう。）１は、データブロック２と、ＡＡＬ５のプロトコルデータユニット（Protocol Data Unit、以下、ＰＤＵという。）トレーラ３とから構成される。さらに、トレーラ３は、長さコード４、エラー訂正コードであるサイクリックリダンダンシィチェック（Cyclic redundancy Check、以下、ＣＲＣという）５、バッファデータ６を含む様々なコードから構成される。
【００２３】
図１のデータパケット１は、図２に示すように、複数のＡＴＭペイロード１１に分割される。各ＡＴＭペイロード１１の長さは、４８バイトである。したがって、バッファデータ６は、トレーラ３の中に含まれており、バッファデータ６の長さを調節することにより、データパケット１の長さは、必ず４８バイトの倍数となっている。
【００２４】
現在のシステムでは、トレーラ３のコード長が４８バイト以上になることはなく、したがって、トレーラ３に含まれるバッファデータ６は、最後のＡＴＭペイロード１１が４８バイトとなるような長さであればよい。
【００２５】
次に、図３に示すように、ＡＴＭセルのＡＴＭペイロード１１は、５バイトのヘッダ１３が付加され、ＡＴＭセル１４を形成する。
【００２６】
ＡＴＭセル１４は、エラー訂正コードと、ＡＴＭセル１４が属する仮想チャンネルを表す情報と、ＡＴＭセル１４が最後のＡＴＭセルであるか否かを示す少なくとも１ビットの情報とを有する。そして、受信機が、一旦ある仮想チャンネルの最後のＡＴＭセル１４を受信すると、そのデータパケット１に対応する全てのＡＴＭセル１４が受信されたことになる。
【００２７】
図４に示すように、ある仮想チャンネルのＡＴＭセル１４は、伝送される際に、他の仮想チャンネルのＡＴＭセル１５,１６によってインタリーブされる。受信機は、ＡＴＭセル１４，１５，１６の各ヘッダ１３の情報によって、異なる仮想チャンネルのＡＴＭセル１４，１５，１６を識別することができる。なお、図４は、３つの仮想チャンネルの場合を示している。
【００２８】
ＡＴＭセル１４，１５，１６が、セットトップボックスにおいて受信されると、使用中の仮想チャンネルに対応したＡＴＭセル１４が抽出され、各仮想チャンネルのデータが復号され、元のデータパケット１が形成される。この処理は再構成（re-assembly）と呼ばれ、また、伝送のためのその逆の処理は分割（segmentation）と呼ばれる。これらの分割と再構成を合わせた（segmentation and re-assembly、以下、ＳＡＲという）処理が、低コストの端末を実現するキーである。
【００２９】
図７に示す従来のＳＡＲ装置は、以下のようにして、仮想チャンネルＸからＡＴＭセル１４を、仮想チャンネルＹからＡＴＭセル１５を再構成する。
【００３０】
ＳＡＲ装置４１は、ＡＴＭセル１４，１５，１６を受信し、少なくともそれらのヘッダ１３をチェックして、それらが属する仮想チャンネルを特定する。
【００３１】
ＳＡＲ装置４１は、仮想チャンネルＸのＡＴＭセル１４を受信すると、ＡＴＭセル１４からＡＴＭペイロード１１を分離して、メモリ４２に記憶する。続いて、ＳＡＲ装置４１は、仮想チャンネルＹのＡＴＭセル１５を受信すると、同様に、ＡＴＭセル１５からＡＴＭペイロード１１を分離して、メモリ４２の他の領域に記憶する。このようにして、ＳＡＲ装置４１は、メモリ４２の２つの領域に、それぞれの仮想チャンネルＸ，Ｙに対応したデインタリーブされた２つのデータパケット１を生成する。
【００３２】
ＳＡＲ装置４１は、データパケット１の最後のＡＴＭセルであることを示すヘッダ１３を有するＡＴＭセル１４又はＡＴＭセル１５を一旦受信すると、ＳＡＲ装置４１は、メモリ４２に記憶されている、その仮想チャンネルのデインタリーブされたデータが完全なデータパケットであると認識する。そして、ＳＡＲ装置４１は、そのデータパケット１のパケット長が正しいかどうかを長さコード４に基づいてチェックし、また、ＣＲＣ５に基づいてエラーの有無をチェックする。これらの処理が全て完了すると、ＳＡＲ装置４１は、ある仮想チャンネルの未加工の伝送データブロック２を、システム内の次の処理に供給する。
【００３３】
上述の説明からも明らかなように、従来のＳＡＲ装置４１では、データパケット１を再構成する際に、それらを記憶させるために多くのバッファ又はメモリ領域が必要とされ、それは、かなりの量である。例えば、データパケット１のパケット長が２ｋバイトであり、仮想チャンネルの数が１６個である場合、少なくとも３２ｋバイトのメモリ容量が必要であり、実際には、さらに多くのメモリ容量が必要とされる。さらに、データパケット１の長さを６４ｋバイト以下とすると、さらに多くのメモリ容量が必要とされる。
【００３４】
本発明は、このような従来のＳＡＲ装置の問題を解決するためになされたものであり、図５は、本発明を適用したＡＴＭ処理装置の構成を示すブロック図である。
【００３５】
この本発明を適用したＡＴＭ処理装置は、従来のＳＡＲ装置とは異なる専用のＡＴＭ用のＳＡＲ装置２０と、メインプロセッサ３１とを備え、ＡＴＭ処理はこれらの装置間で共同して行われる。また、メインプロセッサ３１は、アプリケーションコードを実行するためにも用いられる。このことは、特に上述したアプリケーションにおいて有効であり、ＡＴＭセルのビットレートは比較的低く、メインプロセッサ３１は、その処理能力の一部を用いて、ＡＴＭトラフィックを処理することができる。また、この点に関し、高性能のメインプロセッサ３１は、図７に示す高性能が要求されるＳＡＲ装置４１よりもはるかに安い。
【００３６】
ＳＡＲ装置２０は、ＳＡＲ装置４１と同様、受信されたＡＴＭセル１４が使用中の仮想チャンネルに対応していることをチェックし、ＡＴＭセル１４のＡＴＭペイロード１１を抽出する。そして、ＳＡＲ装置２０は、抽出したＡＴＭペイロード１１がＡＡＬ５のデータパケット１の最後のＡＴＭセル１４のときは、ＡＡＬ５のトレーラ３（長さコード４）の情報をチェックする。一方、ＳＡＲ装置２０は、ＳＡＲ装置４１とは異なり、その後、各ＡＴＭペイロード１１に対する新たなヘッダ１３を生成し、各ＡＴＭペイロード１１を、これらの新たなヘッダ１３とともにメインプロセッサ３１に供給する。新たなヘッダ１３は、それぞれデインタリーブされた簡単な情報を含み、一方、各ＡＴＭセル１４に対応したエラー訂正コードは含んでいない。また、新たなヘッダ１３は、通常のヘッダとは異なり、ＡＡＬ５におけるトレーラ３の現在状態を示す情報のチェックを含んでいる。
【００３７】
メインプロセッサ３１は、ＳＡＲ装置２０から変更されたＡＴＭセルが供給され、それらから新たなヘッダを分離し、この新たなヘッダの仮想チャンネル情報に基づいて、ＡＴＭペイロード１１をシステムメモリ３２に記憶する。具体的には、メインプロセッサ３１は、例えば最初にＡＴＭセルを、それらの新たなヘッダとともに１つのバッファ領域内に記憶し、次に後処理としてヘッダを分離するとともに、異なる仮想チャンネルのＡＴＭセルをデインタリーブして、離れたバッファ領域に記憶する。
【００３８】
このようにして、メインプロセッサ３１は、ＡＡＬ５におけるトレーラ３の情報自体をチェックすることなく、ＡＴＭセルをデインタリーブする。ＳＡＲ装置２０からメインプロセッサ３１に供給された新たなヘッダが、ＡＴＭパケットのパケット長又はパケット内のデータが正しくないことを示しているときは、メインプロセッサ３１は、例えばデータを訂正したり、それを無視する等の適切な処理を行う。
【００３９】
次に、図５に示したＳＡＲ装置２０の具体的な構成について、図６を参照しながら説明する。
【００４０】
ＡＴＭセル１４，１５，１６は、ＡＴＭセルインタフェース（図示せず）からＳＡＲ装置２０の入力回路２１に供給される。入力回路２１は、ＡＴＭセル１４，１５，１６の各エラー訂正コードをチェックするとともに、ヘッダ１３に基づいて、どのＡＴＭセル１４，１５，１６が使用中の仮想チャンネルに対応しているかを識別する。なお、エラー訂正コードのチェックは、前段のＡＴＭセルインタフェースで行うようにしてもよい。
【００４１】
ここで、上述した従来のＳＡＲ装置４１にならって、仮想チャンネルＸ，Ｙにそれぞれ対応したＡＴＭセル１４，１５の抽出に関するＳＡＲ装置２０について説明する。
【００４２】
入力回路２１に、仮想チャンネルＸ，Ｙにそれぞれ対応したＡＴＭセル１４，１５が供給されると、入力回路２１は、ＡＴＭセル１４，１５のヘッダ１３及びＡＴＭペイロード１１を抽出してトレーラ検出器２２に供給する。使用中の仮想チャンネルが、例えば仮想チャンネルＸ，Ｙのとき、トレーラ検出器２２は、現在のデータパケット１の長さ及びＣＲＣの状態の記録を継続的に付ける。なお、ＡＴＭパケット１の最終的な状態は、最後のＡＴＭセル１４が受信されるまでは確定しない。
【００４３】
また、入力回路２１は、図６に示すように、ＡＴＭペイロード１１を受信バッファ２３にも直接供給する。
【００４４】
トレーラ検出器２２は、上述した新たなＡＴＭセルのヘッダを生成して、受信バッファ２３に供給する。
【００４５】
したがって、ＡＴＭセル１４，１５のＡＴＭペイロード１１が、ＡＴＭセル１４，１５が受信される順番で、それぞれの新たなヘッダとともに受信バッファ２３に供給される。
【００４６】
なお、新たなヘッダは、例えばＡＡＬ５におけるトレーラ３のチェックに成功したことを表すことを除いては、標準のヘッダと同じであるようにしてもよい。または、新たなヘッダは、実質的に異なるフォーマットを有するようにしてもよい。新たなヘッダは、ＡＴＭセル１４，１５自体に対するエラー訂正コードを有する必要はない。新たなヘッダは、最後のＡＴＭセルが供給されたときに、メインプロセッサ３１にＡＴＭパケットの最後のＡＴＭセルであることを示すビット数を含んでいる。なお、他の方法によって、そのことをメインプロセッサ３１に通知するようにしてもよい。また、新たなヘッダは、あるＡＴＭセルが適用される仮想チャンネルを識別する簡単な識別データを含んでいる。例えば、ＡＴＭセルインタフェースから１６仮想チャンネルのＡＴＭセルが供給され、そのうちの４仮想チャンネルのＡＴＭセルを、ＳＡＲ装置２０及びメインプロセッサ３１によって処理する場合には、新たなヘッダは、１６仮想チャンネルではなく、４仮想チャンネル間を識別する識別データを含んでいる。
【００４７】
受信バッファ２３は、メインプロセッサ３１に対する単なるバッファであり、ダイレクトメモリアクセス（Direct Memory Access、以下、ＤＭＡという。）要求を発行する。受信バッファ２３の容量は、例えば１つの変更されたＡＴＭセルを保持するのに十分な大きさであればよいが、より少なくすることも可能である。勿論、ＡＴＭパケット全体をバッファリングする必要はなく、実際、このような容量のバッファを用いても、様々な仮想チャンネルのＡＴＭセルは、依然としてインタリーブされた状態である。
【００４８】
受信バッファ２３は、ＤＭＡ要求信号をメインプロセッサ３１に発行して、ＡＴＭセルのＡＴＭペイロード１１と変更されたヘッダとからなる読み出されるべきデータがあることを通知する。
【００４９】
メインプロセッサ３１は、このＤＭＡ要求信号が供給されると、データを読み出して、適切な仮想チャンネルに分割する。また、メインプロセッサ３１は、新たなヘッダを分離し、その情報に基づいて元のデータを再構成するとともに、その妥当性を、新たなヘッダに含まれているＣＲＣの状態に基づいてチェックする。
【００５０】
一方、ある仮想チャンネルを介してデータを伝送する場合、メインプロセッサ３１は、データを適切な長さ、例えば４８バイトに分割してＡＴＭペイロード１１を形成するとともに、仮想チャンネルの識別子と、最後のＡＴＭセルであることを示す情報を有するヘッダを付加する。このヘッダ情報は、上述した変更された種類の情報であってもよい。なお、パケットのＣＲＣに関する情報は全く必要とされないので、ヘッダは、ＡＴＭセルに対するエラー訂正コードを有するようにしてもよく、また、標準のＡＴＭセルのヘッダ１３と同じようにしてもよい。メインプロセッサ３１は、これらのＡＴＭセルを、他の仮想チャンネルのＡＴＭセルと混合、すなわちインタリーブする。
【００５１】
ＳＡＲ装置２０内に設けられた送信バッファ２４は、空き領域があるときには、メインプロセッサ３１が次のＡＴＭセルを書き込むようにＤＭＡ要求信号を発行する。
【００５２】
メインプロセッサ３１から供給されるＡＴＭセルのＡＴＭペイロード１１及びヘッダは、送信バッファ２４を介してトレーラ生成器２５に供給される。トレーラ生成器２５は、それぞれの仮想チャンネルの１パケットのＡＴＭセルのＣＲＣ情報及び長さ情報の記録を継続的に付ける。トレーラ生成器２５は、メインプロセッサ３１から供給されるＡＴＭセルのヘッダが最後のデータセルであることを示すときには、そのＡＴＭパケットの処理された以前のデータに基づいて、ＡＡＬ５における適切なトレーラ３を生成する。
【００５３】
ＳＡＲ装置２０に設けられた出力回路２６は、ＡＴＭセルを形成して、上述したＡＴＭセルインタフェースに出力する。具体的には、出力回路２６には、送信バッファ２４からＡＴＭセルのＡＴＭペイロード１１が、それらのヘッダとともに供給され、トレーラ生成器２５からＡＬＬ５におけるトレーラ３が供給される。そして、出力回路２６は、これらのＡＴＭペイロード１１及びトレーラ３からＡＴＭセルを形成して、ＡＴＭセルインタフェースに供給する。
【００５４】
メインプロセッサ３１から供給されたヘッダが、変更されたものである場合、出力回路２６は、このヘッダを、通常のフォーマットのＡＴＭヘッダ１３に変換する。トレーラ生成器２５によって生成されて付加されたＡＴＭセル１４は、いかなる場合にも、それぞれのＡＴＭパケット１の最後のＡＴＭセル１４Ａであることを示していなければならない。
【００５５】
なお、上述の具体例では、ヘッダを送信バッファ２４から直接出力回路２６に供給しているが、例えばヘッダを送信バッファ２４からトレーラ生成器２５に供給し、トレーラ生成器２５から出力回路２６に供給するようにしてもよい。この場合、トレーラ生成器２５が、このヘッダをＡＴＭヘッダに変換する処理を行うことも可能である。
【００５６】
【発明の効果】
本発明に係るＡＴＭ装置は、各仮想チャンネルに対応したＡＴＭパケットから導出されるインタリーブされたＡＴＭセルが供給される入力手段と、ＡＴＭパケットのＡＴＭセルに含まれるＡＴＭパケットトレーラ情報に関する、選択された仮想チャンネルのＡＴＭパケットのＡＴＭセルをチェックするチェック手段とを備える。そして、チェック手段は、仮想チャンネル数を減らした新たな仮想チャンネルを含むＡＴＭセルのヘッダを生成し、新たな仮想チャンネルを含むＡＴＭセルのヘッダ及びＡＴＭセルのＡＴＭペイロードを、インタリーブされた元の状態で出力する。このように構成することにより、大容量のバッファメモリを用いる必要がなく、例えばセットトップボックスのコストを安くすることができる。
【図面の簡単な説明】
【図１】  ＡＴＭパケットのフォーマットを示す図である。
【図２】  ＡＴＭセルのＡＴＭペイロードを示す図である。
【図３】  ＡＴＭセルのフォーマットを示す図である。
【図４】  インタリーブされたＡＴＭセルを示す図である。
【図５】  本発明を適用したＡＴＭ処理装置の構成を示すブロック図である。
【図６】  ＡＴＭ処理装置を構成するＳＡＲ装置の具体的な構成を示すブロック図である。
【図７】  従来のＳＡＲ装置の構成を示すブロック図である。
【符号の説明】
２１  入力回路、２２  トレーラ検出器、２３  受信バッファ、２４  送信バッファ、２５  トレーラ生成器、２６  出力回路
【図１】
0004223610.tif 000002
【図２】
0004223610.tif 000003
【図３】
0004223610.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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