(57)【特許請求の範囲】
【請求項１】
被測定デバイスの不良要因を検索して該被測定デバイスの試験評価を行うためのデバイス試験評価システムであって、
前記被測定デバイスの各端子に対する試験条件を設定する試験条件設定情報に基づき、各端子を複数の端子種別に分類する端子種別分類手段と、
該複数の端子種別毎に前記試験条件を可変にして該試験条件のマージンのデータを取得する端子種別毎試験条件データ取得手段と、
前記試験条件のマージンのデータに応じて特定の端子種別の不良要因を検索し、該特定の端子種別から不良端子を検知するための端子種別不良要因検索手段と、
を備えることを特徴とするデバイス試験評価システム。
【請求項２】
前記端子種別が、クロック入力端子のグループと、データ入力およびアドレス入力端子のグループと、データ出力端子のグループと、制御信号入力端子のグループとにより構成される請求項１記載のデバイス試験評価システム。
【請求項３】
前記試験条件が、前記被測定デバイスの電源電圧、入力レベル、出力レベル、および信号のタイミングに関する条件を少なくとも含む請求項１記載のデバイス試験評価システム。
【請求項４】
前記試験条件のマージンのデータが、前記複数の端子種別の各々の電源電圧、入力レベルおよび出力レベルを可変にし、かつ、信号のタイミングのエッジをずらして得られるデータである請求項２記載のデバイス試験評価システム。
【請求項５】
被測定デバイスの不良要因を検索して該被測定デバイスの試験評価を行うためのデバイス試験評価方法であって、
前記被測定デバイスの各端子に対する試験条件を設定する試験条件設定情報に基づき、各端子を複数の端子種別に分類し、
該複数の端子種別毎に前記試験条件を可変にして該試験条件のマージンのデータを取得し、
前記試験条件のマージンのデータに応じて特定の端子種別の不良要因を検索し、該特定の端子種別から不良端子を検知することを特徴とするデバイス試験評価方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（大規模集積回路：large scale integrated circuit）デバイス等の被測定デバイスの不良要因を検索して上記被測定デバイスの試験評価を行うためのデバイス試験評価システムおよびデバイス試験評価方法に関する。
近年、顧客により設計されるＬＳＩデバイスの開発および試験評価においては、ますます短納期化が要求される傾向にある。この要求に応えるために、ＥＷＳ（エンジニアリング・ワークステーション：engineering work-station）ツールにより予め生成された設計データや試験データを含む試験プログラムに従ってＬＳＩの試験評価を短時間で行い、不良要因となる不良試験パターンまたは不良試験条件を抽出してＬＳＩの製造工程および設計工程に速やかにフィードバックをかけることが必要になってくる。
【０００２】
【従来の技術】
顧客により設計されるＬＳＩデバイス、特にＡＳＩＣデバイス（特殊用途ＩＣデバイス：application specific integrated circuit device）の開発および試験評価は、一般に以下の手順（１）〜（７）を踏んで遂行される。
（１）顧客よりＬＳＩデバイスの設計データを入手する。
【０００３】
（２）ＣＡＤ（コンピュータ利用設計：computer aided design ）により設計データを検証する。
（３）検証された設計データをもとにデバイスデータおよび試験データを作成する。
（４）この試験データをもとに試験プログラムを作成する。
【０００４】
（５）設計データに基づいて作成したＬＳＩ試作品を試験プログラムにより評価する。
（６）ＬＳＩ試作品の評価結果をデザインデータ／プロセス（製造工程および設計工程）にフィードバックする。
このようにしてフィードバックされた結果より、デバイスデータおよび試験データの再作成を行い、手順（４）に戻る。
【０００５】
（７）ＬＳＩデバイスの開発および試験評価が完了する。
上記のようなＡＳＩＣデバイス等のＬＳＩデバイスの開発および試験評価の手順において、設計データおよび試験データはＥＷＳツール等を用いて自動的に生成されるようになっている。したがって、ＬＳＩデバイスの試験評価に携わる者は、その回路機能や回路構成要素を意識せずに試験プログラムを作成することが可能であり、ＬＳＩデバイスの設計者でさえ顧客の設計データの中身を知らなくても設計可能である。
【０００６】
上記のとおり、ＬＳＩデバイスの試験評価に関しては、設計データ及びＣＡＤデータを使用することはなく、試験データの事情のみで評価を行うこととなる。このため、ＬＳＩデバイスの試験を実施し不良ＬＳＩデバイスが発生した場合には、試験条件設定情報（ピン（端子）、タイミング，入力レベル、電源電圧等）を変更し、良品ＬＳＩデバイスとなる条件を探し出す必要がある。換言すれば、不良試験パターンまたは不良試験条件をＬＳＩデバイスの製造工程および設計工程等にフィードバックし、これらの設計工程や製造工程等で問題となる箇所を速やかに修正する必要がある。
【０００７】
このようにＬＳＩデバイスの試験評価においては、任意に試験条件を振って良品ＬＳＩデバイスとなる条件を検索することになるので、ＬＳＩデバイスの試験評価に多大な時間を要することとなる。近年、ＬＳＩデバイスの端子数（ピン数）の増加（多ピン化）や高密度化が進んでいることもあり、ＬＳＩ試験装置（ＬＳＩテスタ）を用いたＬＳＩデバイスの試験評価には今後更なる時間増が予想されてきている。このようなＬＳＩ試験装置の多機能化および高価格化が進んでいく中で、ＬＳＩデバイスの試験評価に要する時間を縮小することが、ＬＳＩデバイスの開発および試験評価の短納期化に通ずることになる。
【０００８】
実際にＬＳＩデバイスの試験評価を行う場合、ＬＳＩデバイスの試験のシミュレーション環境と実際の試験環境との違いによって、電源電圧、入力レベル、入力タイミング、および出力タイミングが実際の試験条件と微妙にずれている場合が生ずる。
このため、従来方式によりＬＳＩデバイス等の被測定デバイスの試験評価を行う場合、ピン毎（端子毎）に試験条件をずらしながらＬＳＩデバイスの良／不良を判定し、良品ＬＳＩデバイスとなる条件を見つけ出すことで被測定デバイスの不良要因を検索するようにしていた。換言すれば、人間が判断した上でピン毎に試験条件をずらしていくことによってＬＳＩデバイスの全てのピンに対するデバッグを行っていた。
【０００９】
さらに詳しく説明すると、従来の試験評価方法によって良品ＬＳＩデバイスとなる条件を検索する場合、この検索に要する工数は、単純に以下の計算式により算出することができる。
検索時間＝１パイロットの論理検証時間×ピン数×１ピン毎のタイミングエッジ（ＴＥ）数×ステップ数
例えば、１００ピンのＩ／Ｏピン（入力／出力ピン）を有するＬＳＩデバイスにおける検索時間を求める。
【００１０】
１パイロットの論理検証時間を１００ｍｓ（ミリ秒）とし、タイミングエッジに対し、１ｎｓ（ナノ秒）毎に４０ステップの論理検証を実行すると、
0004371488.tif 000002
【００１１】
近年のＬＳＩデバイスでは３００ピンから５００ピンが主流となりつつあり、上記の検索時間より３倍から５倍（３００ピン〜５００ピン）の検索時間がかかることが推定される。また一方で、上記の試験評価方法によって良品ＬＳＩデバイスとなる条件を検索することができるのは、不良要因となる不良ピンが必ず１ピンであるときに限られている。したがって、不良ピンが複数存在する場合は、これらの不良ピンを全て検索するために、試験条件の組み合わせを考慮して手作業で試験条件を設定しなければならないので、さらに膨大な工数が必要になり、良品ＬＳＩデバイスとなる条件を検索することが事実上不可能な場合が生じてくる。
【００１２】
【発明が解決しようとする課題】
上記のとおり、従来のデバイス試験評価方法によって良品ＬＳＩデバイスとなる条件を検索する場合、その検索時間が膨大であり、不良ピンが複数存在するときには不良要因が見つけ出せないこともある。また一方で、このようなデバイス試験評価を行う際は、試験評価者の判断が入り込むために技術的なノウハウが必要であり、誰もが同じ評価結果を得ることが困難である。
【００１３】
本発明は上記問題点に鑑みてなされたものであり、ＬＳＩデバイス等の被測定デバイスの試験評価を行うに際し、自動的にかつ高速に試験条件を可変にして不良要因を検索することが可能なデバイス試験評価システムおよびデバイス試験評価方法を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
図１は、本発明の原理構成を示すブロック図である。ただし、ここでは、本発明のデバイス試験評価システムの構成を簡略化して示す。
上記問題点を解決するために、被測定デバイスの不良要因を検索して上記被測定デバイスの試験評価を行うための本発明のデバイス試験評価システム１は、上記被測定デバイスの各種の試験条件に関係する試験条件設定情報に基づき、複数の端子種別に分類する端子種別分類手段２と、上記複数の端子種別毎に上記試験条件を可変にして上記試験条件のマージンのデータを取得する端子種別毎試験条件データ取得手段３と、上記試験条件のマージンのデータに応じて特定の端子種別の不良要因を検索し、この特定の端子種別から不良端子を検知するための端子種別不良要因検索手段４とを備える。
【００１５】
好ましくは、本発明のデバイス試験評価システムにおいて、上記端子種別は、クロック入力端子のグループと、データ入力およびアドレス入力端子のグループと、データ出力端子のグループと、制御信号入力端子のグループとにより構成される。
さらに、好ましくは、本発明のデバイス試験評価システムにおいて、上記試験条件は、上記被測定デバイスの電源電圧、入力レベル、出力レベル、および信号のタイミングに関する条件を少なくとも含む。これらの試験条件に関係する試験条件設定情報は、試験条件設定情報格納部５に格納されており、必要に応じて読み出される。
【００１６】
さらに、好ましくは、本発明のデバイス試験評価システムにおいて、上記試験条件のマージンのデータは、上記複数の端子種別の各々の電源電圧、入力レベルおよび出力レベルを可変にし、かつ、信号のタイミングのエッジをずらして得られるデータである。
また一方で、本発明のデバイス試験評価方法が、被測定デバイスの不良要因を検索して上記被測定デバイスの試験評価を行うための試験評価方法であって、上記被測定デバイスの各種の試験条件に関係する試験条件設定情報に基づき、複数の端子種別に分類し、これらの複数の端子種別毎に上記試験条件を可変にして上記試験条件のマージンのデータを取得し、上記試験条件のマージンのデータに応じて特定の端子種別の不良要因を検索し、この特定の端子種別から不良端子を検知する。
【００１７】
本発明のデバイス試験評価システムおよびデバイス試験評価方法においては、ＬＳＩデバイス等の被測定デバイスの各種の試験条件の設定情報を読み取って全端子を複数の端子種別にグループ化し、このグループ化された端子種別に対し試験条件を可変にして不良要因となる特定の端子種別を検索し、この特定の端子種別の中から不良端子（不良ピン）を検知するようにしているので、比較的短時間で被測定デバイスの不良要因を確実に見つけ出すことが可能になる。
【００１８】
【発明の実施の形態】
以下、添付図面（図２〜図１９）を参照しながら、本発明の好ましい実施の形態を説明する。
図２は、本発明の一実施例のシステム構成を示すブロック図である。ここでは、本発明のデバイス試験評価システムの一実施例として、ＬＳＩテスタ本体７に取り付けられたＬＳＩデバイス（被測定デバイス７４）を試験評価するためのＬＳＩ試験評価システム１０の全体的な構成を示す。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【００１９】
図２に示すＬＳＩ試験評価システム１０は、ＬＳＩデバイスの複数のピン（端子）に入力される試験条件（入力条件）を可変にして上記ＬＳＩデバイスの不良要因を特定するための一連の動作を制御したり、上記ＬＳＩデバイスの試験評価結果の書き込み動作および読み出し動作を制御したりするシステムコントローラ６を備えている。このシステムコントローラ６は、好ましくは、ＭＰＵ（マイクロプロセッサ・ユニット：microprocessor unit ）により構成される。ここで、システムコントローラ６の初期状態は、ＲＡＭ（ランダム・アクセス・メモリ）等からなる外部条件設定部６０により設定される。この外部条件設定部６０の内容は、外部から変更することも可能である。
【００２０】
さらに、図２に示すＬＳＩ試験評価システム１０は、ＬＳＩデバイスの各種の試験条件を設定するための試験条件設定情報を記憶したり、この試験条件設定情報をシステムコントローラ６に送出したりする試験条件設定情報取得および格納部５０を備えている。ここで、ＬＳＩデバイスの試験条件には、上記ＬＳＩデバイスに供給される電源電圧、入力を与えるための入力レベル、出力を判定するための出力レベル、および、信号のタイミングに関する条件等が含まれており、これらの試験条件を設定するための試験条件設定情報が、ＬＳＩテスタ本体７から試験条件を読み込むときに数値化される。さらに、ＬＳＩ試験評価システム１０は、各々のピンのＬＳＩ試験条件設定情報に基づき、同一の試験条件データを有するピン同士をグループ化して複数のピン種別に分類するピン分類処理および格納部２０を備えている。複数のピン種別に分類されたピン分類データは、ピン分類処理および格納部２０のＲＡＭ等に記憶される。
【００２１】
さらに、図２に示すＬＳＩ試験評価システム１０は、ピン分類処理および格納部２０に記憶されたピン分類データに基づき、各種の試験条件を２次元で変化させてシュムーデータ（SHMOO data）を取得して記憶するシュムーデータ取得および格納部３０と、ピン分類処理および格納部２０により分類されたピン種別毎に信号のタイミングを振って試験条件のマージンのデータを取得するピン種別マージン取得部３９とを備えている。ここで、シュムーデータとは、例えば、縦軸にて電源電圧等の試験条件を変化させ、横軸にて信号のタイミング等の試験条件を変化させたときに、良品ＬＳＩデバイスとなる条件の検索範囲を判定するための２次元のデータを意味している。
【００２２】
さらに、ＬＳＩ試験評価システム１０は、ピン種別マージン取得部３９でピン種別毎に得られる試験条件のマージンのデータに応じて入力信号のタイミングのエッジを変化させ、不良要因となる不良ピンを特定するためのピン・タイミングサーチ部４０を備えている。このピン・タイミングサーチ部４０は、好ましくは、不良要因となる不良ピンを検知するために、この不良ピンを含む特定のピン種別のピングループを半分ずつのサブグループに分割し、さらに、このサブグループを半分ずつのサブグループに分割して上記不良ピンが存在する箇所を追い込んでいくようなアルゴリズムにより実現される。
【００２３】
上記の試験条件設定情報取得および格納部５０、ピン分類処理および格納部２０、シュムーデータ取得および格納部３０、ピン種別マージン取得部３９、およびピン・タイミングサーチ部４０の動作は、システムコントローラ６により制御される。
ＬＳＩ試験評価システム１０内で変更された試験条件のデータは、ライン７０を介してＬＳＩテスタ本体７の第１のシステムコントローラ７１に供給される。この第１のテスタコントローラ７１は、ＬＳＩ試験評価システム１０とＬＳＩテスタ本体７との間のインタフェースの機能を有しており、第２のテスタコントローラ７２に試験条件のデータを送り込む。この第２のテスタコントローラ７２は、試験用テスタ７３に固定された被測定デバイス７４（例えば、ＬＳＩデバイス）の各々のピンに対し、試験条件のデータに対応する試験信号を供給する。
【００２４】
上記実施例においては、ＬＳＩデバイス等の被測定デバイスの各種の試験条件を読み取って全てのピンを複数のピン種別にグループ化し、ピン・タイミングサーチ部により試験条件を変化させて不良要因となる特定のピン種別を検索するようにしているので、全てのピンを端から順に試験するような従来の方法よりもはるかに短い時間でもって、被測定デバイスの不良要因となる不良ピンを確実に見つけ出すことが可能になる。
【００２５】
図３は、図２のピン分類処理および格納部の詳細な構成を示すブロック図である。
図３に示すように、本実施例のピン分類処理および格納部２０は、ＬＳＩデバイスの全てのピンのＬＳＩ試験条件設定情報に関するデータをピン毎に抽出するピン毎データ抽出部２２と、分類条件データ２３に基づきＬＳＩ試験条件設定情報を集めてピン毎に並べ替え、同一の試験条件データを有するピン同士を同一のピングループとして複数のピングループに分類する分類処理部２４とを有する。
【００２６】
ここで、ピン毎データ抽出部２２に読み込まれるＬＳＩ試験条件設定情報のデータには、複数の信号のタイミングのエッジに関係するピン毎のタイミングセットデータ２１−１、パルス、データまたはストローブ等に関係するピン毎の波形フォーマット２１−２、個々の信号の立ち上がりおよび立ち下がりのタイミングに関係するピン毎のタイミングデータ２１−３、および、入力を与えるためのピン毎の入力レベルデータ２１−４が含まれる。また一方で、全てのピンを複数のピングループに分類する際に使用される分類条件データ２３には、複数の信号のタイミングセットのデータや、波形フォーマットのデータや、信号のタイミングのデータや、入力レベルのデータが含まれる。
【００２７】
さらに、図３のデータ分類処理部２４においては、タイミングセット、波形フォーマット、タイミングおよび入力レベル等に関する試験条件データが同一になっているピン同士を複数のピングループに分類してグループ化し、このグループ化されたピングループのデータをピン分類データとしてＲＡＭ等に記憶する。本実施例においては、ピングループ＃１（２５−１）、ピングループ＃２（２５−２）、ピングループ＃３（２５−２）およびピングループ＃４（２５−４）の４つのピングループに分類している。
【００２８】
図４は、図２のシュムーデータ取得および格納部の詳細な構成を示すブロック図である。
図４に示すように、本実施例のシュムーデータ取得および格納部３０は、システムコントローラ６（図２）により選定された複数の計算式からなるシュムー条件（ここでは、シュムー条件１（３３−１）、シュムー条件２（３３−２）、およびシュムー条件３（３３−３））に基づき、タイミングセット、波形フォーマット、タイミングおよび入力レベル等に関する試験条件データを２次元的に変化させてシュムーデータを取得するシュムーデータ取得部３４を有する。ここで、上記のシュムー条件は、ピン分類処理および格納部２０に記憶されたピン分類データと、電源や入力レベルや出力レベルやタイミング関連データ等の測定プログラム設定データ３１を考慮して選定される。シュムーデータ取得部３４により得られたシュムーデータは、ＬＳＩデバイス等の被測定デバイスの試験条件を変更するために、システムコントローラ６を介してＬＳＩテスタ本体７に送出される。
【００２９】
さらに、図４のシュムーデータ取得および格納部３０は、システムコントローラ６を介して、シュムーデータにより変化する試験条件に対する試験評価結果（すなわち、シュムー結果）の書き込みおよび読み込みを行うためのシュムーデータ取り込みメモリ３５を有する。このシュムーデータ取り込みメモリ３５に取り込まれた試験評価結果は、シュムー結果のパス領域形状判定部３６にて良品ＬＳＩデバイスとなるパス領域の形状を判定するために使用される。この場合、パス領域形状判定部３６は、パス領域の形状に基づき、各々のピングループに対して良品ＬＳＩデバイスとなる試験条件のマージンのデータを取得する。
【００３０】
図５、図６および図７は、本実施例にて入力条件を可変させて不良ピンを特定するための詳細な手順を示す流れ図（その１、その２およびその３）である。
図５〜図７では、本実施例にてＬＳＩデバイスの入力条件を可変にして上記ＬＳＩデバイスの不良要因となる不良ピンを特定するためのピン・タイミングサーチ部４０（図２）の動作を説明する。換言すれば、ここでは、ＬＳＩデバイス等の被測定デバイスを測定する際に、シミュレーションの結果（パス（良品：pass）またはフェイル（不良品（fail））をもとに検索範囲のどの部分が不良（フェイル）の原因となるピン（すなわち、不良ピン）であるかを高速にて見つけ出すための具体的な手順を説明する。
【００３１】
まず、図５のステップＳ１において、各々の入力条件の検索数を設定する。このような検索数として、ＬＳＩデバイスのピン数、テスタユニット数、タイミングセット数およびベクターステップ数が挙げられる。例えば、第１番目に、ＬＳＩデバイスのピン番号の最高値Ｎ（すなわち、ピン数、Ｎは２以上の正の整数）を特定のピングループの検索数として定義した場合、当該ピングループ内の所定数のピン（例えば、Ｎ／２より多いピン）に対し良品となる緩和条件（パスする条件、測定パス）を入力し、残りのピンに対し不良品となる緩和無しの条件（フェイルする条件、測定フェイル）を入力することによってＬＳＩデバイスの測定を行う。第２番目に、緩和条件を入力すべきピンと、緩和無しの条件を入力すべきピンとを取り替えることによって、第１番目の裏の条件を入力し、ＬＳＩデバイスの測定を行う。第１番目および第２番目の両方の入力条件による測定結果に基づき、次の緩和条件および緩和無しの条件を決定する。
【００３２】
つぎに、図５のステップＳ２において、第１番目に、Ｎ（ピン数）に相当する検索範囲の半分の検索範囲（変数ｂｂ＝Ｎ／２）に対してステップＳ１で決定した緩和条件を入力し、もう半分の検索範囲に対し緩和無しの条件を入力することによってＬＳＩデバイスの測定を行う。第２番目に、緩和条件を入力すべきピンと、緩和無しの条件を入力すべきピンとを取り替えることによって、第１番目の裏の条件を入力し、ＬＳＩデバイスの測定を行う。ここでも、ステップＳ１の場合と同じように、第１番目および第２番目の両方の入力条件による測定結果に基づき、次の緩和条件および緩和無しの条件を決定する。
【００３３】
さらに、図６のステップＳ３において、第１番目に、Ｎ／２に相当する検索範囲の半分の検索範囲（変数ｂｂ＝ｂｂ／２）に対してステップＳ２で決定した緩和条件を入力し、残りの検索範囲に対し緩和無しの条件を入力することによってＬＳＩデバイスの測定を行う。第２番目に、緩和条件を入力すべきピンと、緩和無しの条件を入力すべきピンとを取り替えることによって、第１番目の裏の条件を入力し、ＬＳＩデバイスの測定を行う。ここでも、ステップＳ２の場合と同じように、第１番目および第２番目の両方の入力条件による測定結果に基づき、次の緩和条件および緩和無しの条件を決定する。ただし、この場合は、ピン番号９〜Ｎの検索範囲では、良品となる緩和条件を入力したにもかかわらず測定結果がフェイルになっているので、この検索範囲内に不良ピンが存在することが予想される。
【００３４】
さらに、図６のステップＳ４において、第１番目に、ステップＳ３の検索範囲の半分の検索範囲に対してステップＳ３で決定した緩和無しの条件を入力し、残りの検索範囲（ピン番号９〜Ｎの検索範囲以外）に対し緩和条件を入力することによってＬＳＩデバイスの測定を行う。第２番目に、緩和無しの条件を入力すべきピンと、緩和条件を入力すべきピンとを取り替えることによって、第１番目の裏の条件を入力し、ＬＳＩデバイスの測定を行う。ここでも、前述の場合と同じように、第１番目および第２番目の両方の入力条件による測定結果に基づき、次の緩和条件および緩和無しの条件を決定する。
【００３５】
さらに、図７のステップＳ５において、第１番目に、ステップＳ４の検索範囲の半分の検索範囲に対してステップＳ４で決定した緩和無しの条件を入力し、残りの検索範囲（ピン番号９〜Ｎの検索範囲以外）に対し緩和条件を入力することによってＬＳＩデバイスの測定を行う。第２番目に、緩和無しの条件を入力すべきピンと、緩和条件を入力すべきピンとを取り替えることによって、第１番目の裏の条件を入力し、ＬＳＩデバイスの測定を行う。ここでも、前述の場合と同じように、第１番目および第２番目の両方の入力条件による測定結果に基づき、次の緩和条件および緩和無しの条件を決定する。
【００３６】
さらに、図７のステップＳ６において、第１番目に、ステップＳ５の検索範囲の半分の検索範囲に対してステップＳ５で決定した緩和無しの条件を入力し、残りの検索範囲（ピン番号９〜Ｎの検索範囲以外）に対し緩和条件を入力することによってＬＳＩデバイスの測定を行う。第２番目に、緩和無しの条件を入力すべきピンと、緩和条件を入力すべきピンとを取り替えることによって、第１番目の裏の条件を入力し、ＬＳＩデバイスの測定を行う。ここでも、前述の場合と同じように、第１番目および第２番目の両方の入力条件による測定結果に基づき、次の緩和条件および緩和無しの条件を決定する。ただし、この場合は、ピン番号１〜３の検索範囲では、良品となる緩和条件を入力したにもかかわらず測定結果がフェイルになっているので、この検索範囲内に不良ピンが存在することが予想される。
【００３７】
さらに、図７のステップＳ７において、第１番目に、ステップＳ６の検索範囲の半分の検索範囲に対してステップＳ６で決定した緩和無しの条件を入力し、残りの検索範囲（ピン番号１〜３とピン番号９〜Ｎの検索範囲以外）に対し緩和条件を入力することによってＬＳＩデバイスの測定を行う。第２番目に、緩和無しの条件を入力すべきピンと、緩和条件を入力するすべきピンとを取り替えることによって、第１番目の裏の条件を入力し、ＬＳＩデバイスの測定を行う。この後は、ピン番号１〜３を１ピンずつ検索して不良ピンを特定する。
【００３８】
また一方で、ピン番号９〜Ｎの検索範囲に対しては、良品となる他の緩和条件をさらなるステップにて見つけ出すことによって、不良ピンを追い込んでいく。換言すれば、測定結果がフェイルとなる不良ピンが多数存在する場合でも、これらの不良ピンを再帰的に検知することが可能である。
図８および図９は、図２のシステムコントローラの総合的な動作を説明するための流れ図（その１およびその２）である。ここでは、主要な工程▲１▼〜▲７▼の順にシステムコントローラ６（図２）を動作させることにより、ＬＳＩデバイスの入力条件を可変にしてＬＳＩデバイスの試験評価を行い、この試験評価結果に基づき上記ＬＳＩデバイスの不良要因を特定するための手順を制御する様子を説明する。
【００３９】
図８のステップＳ９に示すように、システムコントローラ６を動作させてＬＳＩデバイス等の被測定デバイスの試験評価を行う場合、まず、設定情報格納メモリへ初期設定値（または現在の設定値）を書き込んで記憶させる（ステップＳ１０）。つぎに、ＬＳＩデバイスの全てのピンのＬＳＩ試験条件設定情報に関するデータを集め、同一の試験条件データを有するピン同士を同一のピングループとして複数のピングループに分類することによって、ピン分類化を行う（ステップＳ１１）。
【００４０】
さらに、システムコントローラ６の切り替え動作により選定されたシュムー条件に基づき（ステップＳ１２）、タイミングセット、波形フォーマット、タイミングおよび入力レベル等に関する試験条件データを２次元的に変化させてシュムーデータを取得する（ステップＳ１３）。システムコントローラ６は、前述のステップＳ１３にて取得されたシュムーデータに基づいてＬＳＩデバイスの試験評価を実行させ、試験評価結果のパス領域が有るか否かを判定する（ステップＳ６２）。試験評価結果のパス領域が無いと判定された場合、シュムー条件を切り替えた後のシュムー条件に基づき、ＬＳＩデバイスの試験評価を行うための下記の工程（▲１▼または▲２▼）が決定される（ステップＳ６０）。
【００４１】
ここで、工程▲１▼に示すように、シュムー条件を切り替えることにより良品デバイスとなるパス領域が見つかる可能性がある限り、シュムー条件を何回でも切り替えることができる。また一方で、工程▲２▼に示すように、シュムー条件を切り替えてもパス領域が見つかる可能性が無い場合、もしくは、シュムー条件がなくなった場合は、シュムーデータによるＬＳＩデバイスの試験評価を停止させる（ステップＳ６１）。
【００４２】
ＬＳＩデバイスの試験評価結果のパス領域が有ると判定された場合、シュムーデータ取得および格納部３０（図４）において、図１２および図１３にて後述するようなパス領域の形状の判定が遂行される（ステップＳ１４）。このようなパス領域の形状は、２次元のグラフ上のどの部分にパス領域が存在するかによって複数のモード（例えば、モード１〜モード４）に分類される。さらに、システムコントローラ６は、２次元のグラフ上でパスする条件を表すパス条件ポイント、および、フェイルする条件を表すフェイル条件ポイントを、ＬＳＩテスタの試験条件として読み取る（ステップＳ６３）。このようにして読み取られたＬＳＩテスタの試験条件のマージンのデータを取得するための次の工程（▲３▼または▲４▼）が決定される（ステップＳ６４）。
【００４３】
ここで、ピングループの数が少ない場合、図８の工程▲３▼に示すように、ピン・タイミングサーチにより不良要因となるピングループを特定することなく、ピン分類マージンのデータを取得するようにしている（図９のステップＳ１５）。また一方で、ピングループの数が多い場合、試験評価に要する時間を短縮するために、図９の工程▲４▼に示すように、ピン・タイミングサーチを起動し、どのピングループが不良要因になっているかを見つけ出すようにしている（図９のステップＳ１６）。
【００４４】
さらに、システムコントローラ６は、工程▲３▼を通してステップＳ１５により得られたピン分類マージンのデータより、パス条件ポイントおよびフェイル条件ポイントを、ＬＳＩテスタの試験条件として読み取る（ステップＳ６５）。
また一方で、工程▲４▼を通してステップＳ１６によりピン・タイミングサーチを行った後は、工程▲５▼を通してステップＳ１５によりピン分類マージンのデータを取得する。さらに、他の試験条件を変化させてＬＳＩデバイスを調査したい場合、工程▲６▼を通して図８のステップＳ１２によりシュムー条件の切り替えを行い、前述と同様のＬＳＩデバイスの試験評価を行うようにしている。
【００４５】
全ての試験条件を変化させてＬＳＩデバイスの試験評価を行った場合、工程▲７▼に示すように、全ての工程が終了する（図９のステップＳ１７）。この時点で、設定情報格納メモリに格納されている初期設定値をＬＳＩテスタ本体へ戻すようにしている（図９のステップＳ１８）。
図１０および図１１は、本実施例に係るデバイス試験評価方法により不良ピンを検知する手順を説明するための流れ図（その１およびその２）、図１２は、モード１およびモード２におけるパス領域の形状とピン分類マージンの例を示す図、そして、図１３は、モード３およびモード４におけるパス領域の形状とピン分類マージンの例を示す図である。
【００４６】
図１０において、本実施例に係るデバイス試験評価方法を実行する場合、ＬＳＩデバイスの試験評価を開始してから（ステップＳ２０）、設定情報格納メモリへ初期設定値（または現在の設定値）を書き込んで記憶させる（ステップＳ２１）。つぎに、ＬＳＩデバイスの全てのピンのＬＳＩ試験条件設定情報に関するデータを集め、同一の試験条件データを有するピン同士を同一のピングループとして複数のピングループに分類することによって、ピン分類化を行う（ステップＳ２２）。
【００４７】
さらに、ステップＳ２３において、予め選定されたシュムー条件に基づき、タイミングセット、波形フォーマット、タイミングおよび入力レベル等に関する試験条件データを２次元的に変化させてタイミングシュムーデータを取得する。
このタイミングシュムーデータの一例を図１２の（ａ）、（ｂ）、または図１３の（ａ）、（ｂ）に示す。図１２の（ａ）、（ｂ）、または図１３の（ａ）、（ｂ）においては、縦軸にて電源電圧等の試験条件を標準値（Ｔｙｐｉｃａｌ）から条件＋１、＋２、または条件−１、−２へと変化させ、横軸にて信号の全タイミングを標準値のＫ倍（Ｋは実数、代表的にＫ＝０．５〜１．５）まで変化させたときに、良品ＬＳＩデバイスとなる条件に対応するポイント（（すなわち、パス条件ポイント）Ｐをプロットする。２次元のグラフ上でパス条件ポイントＰにより形成される領域が、パス領域として定義される。
【００４８】
さらに、ステップＳ２４において、前述のステップＳ２３にて取得されたタイミングシュムーデータに基づいてＬＳＩデバイスの試験評価を行い、試験評価結果のパス領域が有るか否かを判定する。試験評価結果のパス領域が無いと判定された場合、パス領域が見つかる可能性が無いときにはタイミングシュムーデータによるＬＳＩデバイスの試験評価を停止させる（ステップＳ２５）。
【００４９】
ＬＳＩデバイスの試験評価結果のパス領域が有ると判定された場合、ステップＳ２６において、図１２および図１３に示すようなパス領域の形状の判定を実行する。このようなパス領域の形状の例を図１２の（ａ）、（ｂ）、および図１３の（ａ）、（ｂ）に示す。図１２の（ａ）は、グラフの右側に存在するパス領域を示すモード１のパス領域を表しており、図１２の（ｂ）は、グラフの左側に存在するパス領域を示すモード２のパス領域を表している。さらに、図１３の（ａ）は、グラフの下側に存在するパス領域を示すモード３のパス領域を表しており、図１２の（ｂ）は、グラフの上側に存在するパス領域を示すモード４のパス領域を表している（ステップＳ２７）。
【００５０】
さらに、図１１のステップＳ２８において、図１２および図１３のモード１〜モード４のパス領域に存在する電源条件、上記パス領域内のパス条件ポイント、および上記パス領域外のフェイル条件ポイントを取り込む。さらに、図１１のステップＳ２９において、分類条件毎のピン分類マージンのデータを取得する。
これらのピン分類マージンのデータの例を図１２の（ｃ）および図１３の（ｃ）に示す。図１２の（ｃ）は、モード１のパス領域で複数のピングループ（＃１および＃２）毎にタイミング（Ｔ１、Ｔ２およびＴ３）を変化させた場合のタイミングのマージンのデータを表しており、図１２の（ｃ）は、モード３のパス領域で複数のピングループ（＃１および＃２）に対してタイミング（Ｔ１、Ｔ２およびＴ３）を変化させた場合のピン分類マージンのデータを表しており、図１３の（ｃ）は、モード３のパス領域で複数のピングループ（＃１および＃２）に対して入力レベル（Ｖｔ）や出力レベル（Ｏｕｔ）や電流（ＩＬ）を変化させた場合のピン分類マージンのデータを表している。
【００５１】
さらに、図１１のステップＳ３０において、前述のステップＳ２９にて取得されたピン分類マージンのデータに基づいてＬＳＩデバイスの試験評価を行い、試験評価結果のパス領域が有るか否かを判定する。試験評価結果のパス領域が無いと判定された場合、ピン分類マージンが無いとみなしてＬＳＩデバイスの試験評価を停止させる（ステップＳ３１）。
【００５２】
ＬＳＩデバイスの試験評価結果のパス領域が有ると判定された場合、図１１のステップＳ３２において、上記パス領域に存在するピン分類のデータ（分類条件を含む）を取り込むと共に、上記パス領域内のパス条件ポイント、および上記パス領域外のフェイル条件ポイントを取り込む。さらに、図１１のステップＳ３３において、ピン・タイミングサーチを行い、不良要因になっているピングループ内の特定の不良ピンを追い込む。さらに、このような不良ピンを追い込んだ結果を出力する（ステップＳ３４）。
【００５３】
電源条件、入力レベル、出力レベル、信号のタイミング、および電流等の各種の試験条件を変化させてＬＳＩデバイスの試験評価を行った後に、設定情報格納メモリに格納されている初期設定値をＬＳＩテスタ本体へ戻すことによって不良ピンを検知する手順が完了する（図１１のステップＳ３５およびＳ３６）。
図１４および図１５は、本発明のデバイス試験評価システム内のプログラムを動作させて不良要因を特定する手順を説明するための流れ図（その１およびその２）である。ここでは、ＬＳＩデバイスの入力条件を可変にして得られるシミュレーションの結果（パスまたはフェイル）をもとに、検索範囲のどの部分が不良要因となる不良ピンであるかを高速にて見つけ出すためのプログラムの流れを説明する。
【００５４】
図１４において、ＬＳＩデバイスの入力条件の検索数５１を変数ＫＰとして定義する。このような検索数ＫＰとして、ＬＳＩデバイスのピン数、テスタユニット数、タイミングセット数およびベクターステップ数が挙げられる。
ここで、ＬＳＩデバイスの試験評価用のプログラムを動作させてＬＳＩデバイスの試験評価を開始する（ステップＳ４０）。さらに、ステップＳ４１において、ＬＳＩデバイスの特定のピングループのピン番号Ｎを初期値０に設定する（Ｎ＝０）。また一方で、変数ａａを初期値０に設定し、変数ｂｂ、ｃｃの各々を最高値（Ｍａｘ＃）に設定する。
【００５５】
さらに、ＬＳＩデバイスの現在の検索範囲の半分の検索範囲（変数ｂｂ＝ｂｂ／２）に対して（ステップＳ４２）良品となる緩和条件（パスする条件）を入力する。すなわち、検索範囲を半分ずつに分割していくことによって、不良要因となる不良ピンを高速にて見つけ出すようにしている。より詳しくいえば、ステップＳ４５に示すように、検索数ＫＰ＝ａａ＋１，…，ａａ＋ｂｂの検索範囲で緩和条件を入力することによってＬＳＩデバイスの測定を行う（１項）。この測定が完了した後は、変数ａａ、ｂｂを初期設定値に戻す。
【００５６】
さらに、ステップＳ４５の検索範囲以外の検索範囲に対して緩和条件を入力する。より詳しくいえば、ステップＳ４６に示すように、検索数ＫＰ＝ａａ＋ｂｂ＋１，…，ｃｃの検索範囲で緩和条件を入力することによってＬＳＩデバイスの測定を行う（２項）。この測定が完了した後は、変数ａａ、ｂｂおよびｃｃを初期設定値に戻す。
【００５７】
さらに、前述の１項および２項の測定結果の両方共パスになっている場合（ステップＳ４７）、このままでは不良要因を特定することができないので、エラー処理を行ってＬＳＩデバイスの測定を停止させる（ステップＳ４８）。また一方で、前述の１項および２項の測定結果のいずれか一方がフェイルになっている場合（ステップＳ４９）、現在の検索範囲が最後の一つのピンしかなく（ｂｂ＝１）これ以上分割できない状態になっていない限り（ステップＳ５２）、前述の１項および２項の測定結果に基づき、次に行うべき検索範囲の緩和条件（１項パス：ｃｃ＝ａａ＋ｂｂ，２項パス：ａａ＝ａａ＋ｂｂ）を決定する（ステップＳ５３）。その後、ステップＳ４２に戻って現在の検索範囲の半分の検索範囲（変数ｂｂ＝ｂｂ／２）に対して上記の緩和条件を入力し、ＬＳＩデバイスの測定を行う。
【００５８】
各々の検索範囲で入力される種々の緩和条件は、図１５のステップＳ４３に示すように、変数ＫＰ、ａａ、ｂｂおよびｃｃの値がピン毎に記憶されたパラメータメモ１、パラメータメモ２、パラメータメモ３，…，パラメータメモＮとして、緩和状態記憶（Ａ）に保持されている。ＬＳＩデバイスの各々のピンの試験評価を行う場合、図１５のステップＳ４４に示すように、対応するパラメータメモを順次取り出すようにしている（パラメータメモＮｏ．，ａａ＝ａａ,N＋ｂｂ,N，ｃｃ＝ｃｃ,N，ｂｂ＝ｂｂ,N，Ｎ＝Ｎ─１）。
【００５９】
前述の図１４のステップ４９において、１項および２項の測定結果の両方共フェイルになっている場合、現在の検索範囲が最後の一つのピンしかなく（ｂｂ＝１）これ以上分割できない状態になっているときは（図１５のステップＳ５０）、エラー処理を行ってＬＳＩデバイスの測定を停止させる（図１５のステップＳ５１）。
【００６０】
前述の図１４のステップＳ５２において、１項および２項の測定結果の両方共フ現在の検索範囲が最後の一つのピンしかなく（ｂｂ＝１）これ以上分割できない状態になっているときは、測定結果としてパスになっているピン番号を記憶し、このピン番号に対する緩和条件のマージンのデータを出力する（図１５のステップＳ５４）。さらに、現在の緩和条件に設定したままでＫＰの番号を保存する（（図１５のステップＳ５５）。
【００６１】
ここで、緩和状態記憶（Ａ）に設定されているパラメータメモが残っている場合（図１５のステップＳ５６）、ステップＳ４４に移行して上記パラメータメモを取り出す。また一方で、緩和状態記憶（Ａ）に設定されているパラメータメモが残っていない場合、緩和条件の設定値を元に戻すことによってＬＳＩデバイスの試験評価が終了する（図１５のステップＳ５７）。
【００６２】
図１６は、本実施例による試験評価の対象となるＬＳＩデバイスの一例を概略的に示す平面図、図１７は、図１６のＬＳＩデバイスの試験条件の一例を示すタイミングチャート、図１８は、全タイミングを実数倍した値と電源電圧とを変化させた場合の良否判定のプロットを示すグラフ、そして、図１９は、ピングループ毎に取得されるピン分類マージンの様子を示す図である。ここでは、図１６のＬＳＩデバイスＬの試験評価を実例にして、本実施例に係るデバイス試験評価システムの具体的な動作を説明する。
【００６３】
図１６に示すように、ＬＳＩデバイスＬの複数のピンＰは、クロック入力ピン（ＣＬＫ）、データ入力ピン（ＤＩ０〜ＤＩ３５）、アドレス入力ピン（Ａ０〜Ａ３）、データ出力ピン（ＤＯ０〜ＤＯ３５）、およびライトイネーブル入力ピン（ＷＥ：制御信号入力ピン）を含む。ただし、これらのピンの種類は、試験評価を行う前の段階では識別することができない。
【００６４】
ＬＳＩデバイスＬに供給される電源電圧、入力を与えるための入力レベル（ＶＩＨ、ＶＩＬ）、出力を判定するための出力レベル（ＶＯＨ、ＶＯＬ）、信号の書き込みおよび読み出しのタイミング（Ｔ１、Ｔ２およびＴ３）、および周期（Ｔ＝１００ｎｓ）等の試験条件が、（ａ）クロックＣＬＫ、（ｂ）データ入力信号ＤＩ０〜ＤＩ３５、（ｃ）アドレスＡ０〜Ａ３、（ｄ）データ出力信号ＤＯ０〜ＤＯ３５、および（ｅ）ライトイネーブル信号ＷＥに対し、図１７のように設定される。
【００６５】
ここで、ピン分類化の基礎となる各種の試験条件を、下記の表１にまとめて示す。
【００６６】
【表１】
0004371488.tif 000003
表１に示すような試験条件は、ＬＳＩテスタ本体から試験条件設定情報を読み込むときに、ピン番号（Ｎｏ．１〜Ｎｏ．７８）毎に数値化される。この場合、空欄の項（ＮＵＬＬの項）は数値０を代入する。
【００６７】
より具体的にいえば、表１の波形フォーマットに関しては、パルス（ＰＵＬＳＥ）→１、データ（ＤＡＴＡ）→２、ストローブ（ＳＴＲＢ）→３に設定する。入力レベル（ＶＩＨ、ＶＩＬ）および出力レベル（ＶＯＨ、ＶＯＬ）に関しては、２．４Ｖ→１、０．５Ｖ→２、２．０Ｖ→３、０．８Ｖ→４に設定する。信号のタイミング（Ｔ１、Ｔ２）に関しては、４０ｎｓ→１、２０ｎｓ→２、８０ｎｓ→３、１０ｎｓ→４、９０ｎｓ→５に設定する。
【００６８】
さらに、上記の数値化された値を分類し、同一の値を有するピン同士を同一種類のピングループとしてグループ化する。この結果、
・ピングループ＃１＝ピン番号（Ｎｏ．１）：ピン名（ＣＬＫ）
・ピングループ＃２＝ピン番号（Ｎｏ．７８）：ピン名（ＷＥ）
・ピングループ＃３＝ピン番号（Ｎｏ．２，３，４，…，３６，３７，３８，３９，４０，４１）：ピン名（ＤＩ０〜ＤＩ３５、Ａ０〜Ａ３）
・ピングループ＃４＝ピン番号（Ｎｏ．４２，４３，... ，７６，７７）：ピン名（ＤＯ０〜ＤＯ３５）
の４つのピングループに分類することができる。
【００６９】
ここで、ピン種別が予めわかっている場合、外部から情報を入力することで、ピングループ＃３をデータ入力ピン（ＤＩ０〜ＤＩ３５）とアドレス入力ピン（Ａ０〜Ａ３）に区別させることも可能であるが、ピン情報が全く無い場合には上記のような分類となる。
この場合は、ピン番号Ｎｏ．３（３ピン）とピン番号Ｎｏ．３８（３８ピン）のＴ１のタイミングのマージンが無い（Ｔ１タイミングマージンレス）場合を例として、不良ピンをサーチするためのフローを説明する。
【００７０】
まず、図１８に示すように、グラフの横軸にて全タイミングを標準値のＫ倍（Ｋは実数、Ｋ＝０．５〜３．５）まで変化させると共に、縦軸にて電源電圧を変化させたときに（２．７Ｖ〜３．５Ｖ）、良品となる条件に対応するポイント（すなわち、パス条件ポイント）Ｐをプロットする。これによって、ＬＳＩデバイスの良否判定を行うためのタイミングシュムーデータを取得する。このシュムーデータを示す２次元のグラフ上でパス条件ポイントＰにより形成される領域が、パス領域として定義される。
【００７１】
図１８のタイミングシュムーデータのモードより、タイミングマージンレスであることが判明する。すなわち、この場合は、１．５倍以上のタイミングに設定することで良品の確認ができることがわかる。
つぎに、各々のピン種別（ピングループ）毎にタイミングを振り、ピン分類マージンを取得する。ここでは、１．５倍以上のタイミングで良品となることを考慮し、タイミングのサーチ幅を最適化する。この結果、図１９のようなピン種別毎のピン分類マージンが得られる。なお、図１９において、ＴＹＰ、ＳＴ、ＳＰおよびＤＬは、それぞれ、標準値、最低値、最高値および遅延時間を表している。さらに、Ｆは、不良品となる条件に対応するポイント（すなわち、フェイル条件ポイント）を表している。
【００７２】
図１９に示すように、ピングループ＃３のＴ１（標準値ＴＹＰ＝２０ｎｓ）を１０ｎｓでパスになることがわかる。
つぎに、入力タイミングを可変させて不良ピンを特定する。
ピングループ＃３＝Ｎｏ．２，３，４，５，…，３８，３９，４０，４１（アンダーラインのピンが不良ピン）
このＬＳＩデバイスが良品となるパス条件をＴ１＝５ｎｓとして、ピングループ＃３の要素である複数のピンを半分ずつ条件変更してパス／フェイルの判定を行う（正規条件はＴ１＝２０ｎｓ）。
【００７３】
0004371488.tif 000004
どちらもフェイルになることから、左右両方の箇所に不良ピンが存在することがわかる。
【００７４】
さらに、右辺Ｔ１＝２０nsに固定し、左辺について不良条件検索を続ける。
0004371488.tif 000005
ピン番号Ｎｏ．２〜Ｎｏ．１１の側の条件を良品となるパス条件（Ｔ１＝５ｎｓ）に設定したときにパスになるので、ピン番号Ｎｏ．２〜Ｎｏ．１１の中に不良ピンが存在し、ピン番号Ｎｏ．１２〜Ｎｏ．２１には不良ピンは存在しないことがわかる。したがって、ピン番号Ｎｏ．２〜Ｎｏ．１１について不良条件検索を続ける。
【００７５】
0004371488.tif 000006
ピン番号Ｎｏ．２〜Ｎｏ．６の側の条件を良品となるパス条件（Ｔ１＝５ｎｓ）に設定したときにパスになるので、ピン番号Ｎｏ．２〜Ｎｏ．６の中に不良ピンが存在し、ピン番号Ｎｏ．７〜Ｎｏ．１１には不良ピンは存在しないことがわかる。
【００７６】
この時点で、要素であるピン数が８以下なので、ピン番号Ｎｏ．２〜Ｎｏ．６については１ピンずつスキャンして検索する。
0004371488.tif 000007
上記の結果よりピン番号Ｎｏ．３（３ピン）が不良ピンであることが判明する。
【００７７】
この３ピンが良品となるパス条件（T1＝５ns）に設定し、ピン番号Ｎｏ．２２〜Ｎｏ．４１について不良条件検索を続ける。
0004371488.tif 000008
ピン番号Ｎｏ．３２〜Ｎｏ．４１に不良ピンが存在し、ピン番号Ｎｏ．２２〜Ｎｏ．３１には不良ピンは存在しない。さらに、ピン番号Ｎｏ．２２〜Ｎｏ．４１について不良条件検索を続ける。
【００７８】
0004371488.tif 000009
ピン番号Ｎｏ．３７〜Ｎｏ．４１に不良ピンが存在し、ピン番号Ｎｏ．３２〜Ｎｏ．３６には不良ピンは存在しない。
【００７９】
この時点で、要素であるピン数が８ピン以下なので、ピン番号Ｎｏ．３７〜Ｎｏ．４１については１ピンずつスキャンして検索する。
0004371488.tif 000010
上記の結果よりピン番号Ｎｏ．３（３ピン）とピン番号Ｎｏ．３８（３８ピン）が不良ピンであることが判明する。この場合、試験判定を行った回数は合計２１回である。本実施例の手法を用いることによって、ＬＳＩデバイスの複数のピンの端から順に試験評価を行った場合に比べて、試験判定の回数が大幅に節減される。
【００８０】
ここで、多数のピンを有するボールグリッドアレイ（ball grid array ）型のＬＳＩデバイスの試験評価を行うための試験評価時間を、従来の試験評価方法と本発明の試験評価方法とで比較してみる。このようなボールグリッドアレイ型のＬＳＩデバイスの例として、電源ピンが８２ピン、アースピン（ＧＮＤピン）が８４ピン、信号ピンが５０６ピンの計６７２ピンのＬＳＩデバイスを試験評価の対象とする。このＬＳＩデバイスについて、ピン分類化の基礎となる各種の試験条件を、下記の表２にまとめて示す。
【００８１】
【表２】
0004371488.tif 000011
表２に示すような試験条件は、ピン数の合計が異なるのみで、前述の表１の試験条件と実質的に同じである。したがって、ここでは、表２の試験条件に関する詳細な説明は省略する。
【００８２】
上記のＬＳＩデバイスは機能試験で不良となる。信号ピンの２つのピンを５ｎｓ以上ずらすことによって良品となる。
第１に、従来の試験評価方法では、２ピン以上のタイミングエッジをずらす必要がある場合は、単純にピンマージンを取得しただけでは、パス条件のサーチができないため、まずタイミングシュムーデータを取得し、パスになるタイミングを検索する。この場合、電源電圧の方向に２０ポイント、タイミングの方向に４００ポイント取得する。１ポイントの試験評価時間を１００ｍｓとすると、
0004371488.tif 000012
になる。
【００８３】
パス条件で不良になった場合のピンマージンのデータを取得する際は、このピンマージンのデータは１ピン毎に２０ポイント取得する。１ポイントの試験時間を約１００ｍｓとすると
0004371488.tif 000013
トータル２９．９分（１７９４秒）になる。
【００８４】
第２に、本発明の試験評価方法では、上記の表２より５０６ピンをピン種別に分類することによって４種類のピングループに分類できる。
まず、４種類のピン分類に対して従来の試験評価方法と同等のスケールでピン分類マージンを取得すると、その試験評価時間は、
４×１００（ｍｓ）×２０＝８秒
になる。
【００８５】
ピン分類マージンよりパスになるタイミングの検索を行い、そのタイミングで不良条件の検索を行う。ピン分類は４分類均等のピン数とし、１分類当たり１２６ピンについて不良条件を検索すると、１ピンに対する試験評価時間は、
log 2 （１２６×２×１００（ｍｓ））＝１．４秒
になる。
【００８６】
今回想定したパス条件は、２つのピンについてタイミングを変更する必要があり、一つの試験判定に２回の測定が必要なため、その評価時間は、
log 2（１２６×２×１００（ｍｓ）×２）＝２．８秒
トータル１０．８秒になる。
したがって、被測定デバイスの試験評価時間の観点からすれば、本発明の試験評価方法では、従来の試験評価方法に比べて１００倍以上の効果が得られる。
【００８７】
【発明の効果】
以上説明したように、本発明によれば、ＬＳＩデバイス等の被測定デバイスの各種の試験条件の設定情報を読み取って全端子を複数の端子種別にグループ化し、このグループ化された端子種別に対し、シュムーデータ等を使用して試験条件を可変にして不良要因となる不良端子を検索するようにしているので、従来の試験評価方法よりもはるかに短い時間で被測定デバイスの不良要因を確実に見つけ出すことが可能になる。
【図面の簡単な説明】
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の一実施例のシステム構成を示すブロック図である。
【図３】図２のピン分類処理および格納部の詳細な構成を示すブロック図である。
【図４】図２のシュムーデータ取得および格納部の詳細な構成を示すブロック図である。
【図５】本実施例にて入力条件を可変させて不良ピンを特定するための詳細な手順を示す流れ図（その１）である。
【図６】本実施例にて入力条件を可変させて不良ピンを特定するための詳細な手順を示す流れ図（その２）である。
【図７】本実施例にて入力条件を可変させて不良ピンを特定するための詳細な手順を示す流れ図（その３）である。
【図８】図２のシステムコントローラの総合的な動作を説明するための流れ図（その１）である。
【図９】図２のシステムコントローラの総合的な動作を説明するための流れ図（その２）である。
【図１０】本実施例に係るデバイス試験評価方法により不良ピンを検知する手順を説明するための流れ図（その１）である。
【図１１】本実施例に係るデバイス試験評価方法により不良ピンを検知する手順を説明するための流れ図（その２）である。
【図１２】モード１およびモード２におけるパス領域の形状とピン分類マージンの例を示す図である。
【図１３】モード３およびモード４におけるパス領域の形状とピン分類マージンの例を示す図である。
【図１４】本発明のデバイス試験評価システム内のプログラムを動作させて不良要因を特定する手順を説明するための流れ図（その１）である。
【図１５】本発明のデバイス試験評価システム内のプログラムを動作させて不良要因を特定する手順を説明するための流れ図（その２）である。
【図１６】本実施例による試験評価の対象となるＬＳＩデバイスの一例を概略的に示す平面図である。
【図１７】図１６のＬＳＩデバイスの試験条件の一例を示すタイミングチャートである。
【図１８】全タイミングを実数倍した値と電源電圧とを変化させた場合の良否判定のプロットを示すグラフである。
【図１９】ピングループ毎に取得されるピン分類マージンの様子を示す図である。
【符号の説明】
１…デバイス試験評価システム
２…端子種別分類手段
３…端子種別毎試験条件データ取得手段
４…端子種別不良要因検索手段
５…試験条件設定情報格納部
６…システムコントローラ
７…ＬＳＩテスタ本体
１０…ＬＳＩ試験評価システム
２０…ピン分類処理および格納部
２１−１…ピン毎のタイミングセットデータ
２１−２…ピン毎の波形フォーマット
２１−３…ピン毎のタイミングデータ
２１−４…ピン毎の入力レベルデータ
２２…ピン毎データ抽出部
２３…分類条件データ
２４…分類処理部
２５−１〜２５−４…ピングループ
３０…シュムーデータ取得および格納部
３１…測定プログラム設定データ
３２…ピン分類データ
３３−１〜３３−３…シュムー条件
３４…シュムーデータ取得部
３５…シュムーデータ取り込みメモリ
３６…シュムー結果のパス領域形状判定部
３９…ピン種別マージン取得部
４０…ピン・タイミングサーチ部
５０…試験条件設定情報取得および格納部
５１…検索数
６０…外部条件設定部
７０…ライン
７１…第１のテスタコントローラ
７２…第２のテスタコントローラ
７３…試験用ヘッド
７４…被測定デバイス
【図１】
0004371488.tif 000014
【図２】
0004371488.tif 000015
【図３】
0004371488.tif 000016
【図４】
0004371488.tif 000017
【図５】
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【図６】
0004371488.tif 000019
【図７】
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【図８】
0004371488.tif 000021
【図９】
0004371488.tif 000022
【図１０】
0004371488.tif 000023
【図１１】
0004371488.tif 000024
【図１２】
0004371488.tif 000025
【図１３】
0004371488.tif 000026
【図１４】
0004371488.tif 000027
【図１５】
0004371488.tif 000028
【図１６】
0004371488.tif 000029
【図１７】
0004371488.tif 000030
【図１８】
0004371488.tif 000031
【図１９】
0004371488.tif 000032