(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して入力ノードの正電荷または負電荷を出力ノードに転送させるチャージポンプ回路であって、
前記入力ノードと前記出力ノードの間に接続された第１または第２の導電形式の第１のトランジスタ、
前記入力ノードと前記第１のトランジスタの入力電極との間に接続された第２の導電形式の第２のトランジスタ、
前記クロック信号の各１周期内の第１の期間に前記入力ノードを予め定められた第１の電圧だけ昇圧または降圧させる第１の駆動回路、
前記第１の期間内の第２の期間は前記第２のトランジスタの入力電極を前記第１のトランジスタの入力電極に接続して前記第２のトランジスタを非導通にし、それ以外の期間は前記第２のトランジスタの入力電極に活性化電位を与えて前記第２のトランジスタを導通させる第１の切換回路、および
前記第２の期間内の第３の期間に前記第１のトランジスタの入力電極を予め定められた第２の電圧だけ昇圧または降圧させて前記第１のトランジスタを導通させ、前記入力ノードの正電荷または負電荷を出力ノードに転送させる第２の駆動回路を備える、チャージポンプ回路。
【請求項２】
前記予め定められた第１の電圧は電源電圧であり、
前記予め定められた第２の電圧は前記電源電圧よりも大きく、
前記第２の駆動回路は、
前記クロック信号と同じ周期を有し、各１周期内において前記第３の期間は第１の電位になり、それ以外の期間は第２の電位になり、その振幅が前記電源電圧である基準クロック信号を受け、その基準クロック信号の振幅を前記予め定められた第２の電圧に変換して出力する振幅変換回路、および
その一方電極が前記振幅変換回路の出力クロック信号を受け、その他方電極が前記第１のトランジスタの入力電極に接続された第１のキャパシタを含む、請求項１に記載のチャージポンプ回路。
【請求項３】
前記予め定められた第２の電圧は、前記電源電圧の２倍の電圧であり、
前記振幅変換回路は、
第２のキャパシタ、
前記基準クロック信号が前記第２または第１の電位である期間は前記第２のキャパシタの一方電極に電源電位を与えるとともにその他方電極に接地電位を与え、前記第２のキャパシタを電源電圧に充電する充電回路、および
前記基準クロック信号が前記第１または第２の電位である期間は前記充電回路によって充電された前記第２のキャパシタの他方電極に前記電源電位を与えるとともにその一方電極を前記第１のキャパシタの一方電極に接続し、前記基準クロック信号が前記第２または第１の電位である期間は前記第１のキャパシタの一方電極に前記接地電位を与える第２の切換回路を含む、請求項２に記載のチャージポンプ回路。
【請求項４】
前記振幅変換回路は、
内部電源ノードに正電荷を供給する内部チャージポンプ回路、
前記内部電源ノードが予め定められた基準電位になるように前記内部チャージポンプ回路を制御する制御回路、および
前記基準クロック信号が前記第１または第２の電位である期間は前記第１のキャパシタの一方電極を前記内部電源ノードに接続し、前記基準クロック信号が前記第２または第１の電位である期間は前記第１のキャパシタの一方電極に前記接地電位を与える第２の切換回路を含む、請求項２に記載のチャージポンプ回路。
【請求項５】
請求項１から請求項４のいずれかに記載のチャージポンプ回路、および
前記チャージポンプ回路からデータ書込用電圧またはデータ消去用電圧を受けるメモリセルを備える、不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はチャージポンプ回路およびそれを用いた不揮発性半導体記憶装置に関し、特に、クロック信号に同期して入力ノードの正電荷または負電荷を出力ノードに転送させるチャージポンプ回路と、それを用いた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、フラッシュメモリには、データ書込およびデータ消去用の高電圧を生成するための正チャージポンプ回路および負チャージポンプ回路が設けられている（図１参照）。
【０００３】
図１９（ａ）〜（ｃ）は、従来の正チャージポンプ回路の構成を示す回路ブロック図である。
【０００４】
図１９（ａ）において、この正チャージポンプ回路は、ＮチャネルＭＯＳトランジスタ１０１と、直列接続されたＮ段（ただし、Ｎは偶数である）のチャージポンプ単位回路１０２．１〜１０２．Ｎとを含む。ＮチャネルＭＯＳトランジスタ１０１は、電源電位ＶＣＣのラインと初段のチャージポンプ単位回路１０２．１の入力ノードとの間にダイオード接続される。
【０００５】
奇数段のチャージポンプ単位回路１０２．１，１０２．３，…，１０２．Ｎ−１は、それぞれクロック信号ＣＬＫ１１，ＣＬＫ１２に同期して後段のチャージポンプ単位回路１０２．２，１０２．４，…，１０２．Ｎに正電荷を供給する。偶数段のチャージポンプ単位回路１０２．２，１０２．４，…，１０２．Ｎは、それぞれクロック信号ＣＬＫ１３，ＣＬＫ１４に同期して後段のチャージポンプ単位回路１０２．３，１０２．５，…，１０２．Ｎ−１および出力ノードに正電荷を供給する。最終段のチャージポンプ単位回路１０２．Ｎの出力電位が、この正チャージポンプ回路の出力電位ＶＯとなる。
【０００６】
チャージポンプ単位回路１０２．１は、図１９（ｂ）に示すように、ＮチャネルＭＯＳトランジスタ１０３、抵抗素子１０４およびキャパシタ１０５，１０６を含む。ＮチャネルＭＯＳトランジスタ１０３は、チャージポンプ単位回路１０２．１の入力ノードＮ１０２と出力ノードＮ１０３の間に接続される。抵抗素子１０４は、ＮチャネルＭＯＳトランジスタ１０３のゲートと入力ノードＮ１０２との間に接続される。キャパシタ１０５の一方電極はクロック信号ＣＬＫ１１を受け、その他方電極は入力ノードＮ１０２に接続される。キャパシタ１０６の一方電極はクロック信号ＣＬＫ１２を受け、その他方電極はＮチャネルＭＯＳトランジスタ１０３のゲートに接続される。
【０００７】
他の奇数段のチャージポンプ単位回路１０２．３，１０２．５，…，１０２．Ｎ−１の各々は、チャージポンプ単位回路１１２．１と同じ構成である。偶数段のチャージポンプ単位回路１０２．２，１０２．４，…，１０２．Ｎの各々は、図１９（ｃ）に示すように、クロック信号ＣＬＫ１１，ＣＬＫ１２がクロック信号ＣＬＫ１３，ＣＬＫ１４で置換されるだけで、その他はチャージポンプ単位回路１０２．１と同じである。
【０００８】
図２０はクロック信号ＣＬＫ１１〜ＣＬＫ１４の波形図、図２１は奇数段のチャージポンプ単位回路１０２．１，１０２．３，…，１０２．Ｎ−１の入力ノードＮ１０１の電位ＶＩ、ＮチャネルＭＯＳトランジスタ１０３のゲート電位ＶＧおよび出力ノードＮ１０３の電位ＶＯの波形図である。以下、図２０および図２１に従って正チャージポンプ回路の動作について説明する。
【０００９】
まず図２０を参照して、クロック信号ＣＬＫ１１は、所定の周期を有し、そのデューティ比は５０％である。図２０では、クロック信号ＣＬＫ１１は、時刻ｔ１〜ｔ３，ｔ５〜ｔ７で「Ｈ」レベルとなり、時刻ｔ３〜ｔ５で「Ｌ」レベルとなっている。他のクロック信号ＣＬＫ１２〜ＣＬＫ１４の各々は、クロック信号ＣＬＫ１１と同じ周期を有する。クロック信号ＣＬＫ１２は、クロック信号ＣＬＫ１１が「Ｈ」レベルになっている期間の後半の期間（時刻ｔ２〜ｔ３，ｔ６〜ｔ７）で「Ｈ」レベルとなり、それ以外の期間は「Ｌ」レベルとなる。クロック信号ＣＬＫ１３，ＣＬＫ１４は、それぞれクロック信号ＣＬＫ１１，ＣＬＫ１２を１／２周期だけ遅延させた信号である。
【００１０】
時刻ｔ１よりも前の時刻では、クロック信号ＣＬＫ１１，ＣＬＫ１２はともに「Ｌ」レベルになっている。このためＶＩ，ＶＧはともに「Ｈ」レベルとなり、キャパシタ１０５，１０６はそれぞれ電源電圧ＶＣＣで充電されている。
【００１１】
時刻ｔ１においてクロック信号ＣＬＫ１１が「Ｌ」レベルから「Ｈ」レベルに立上がると、キャパシタ１０５を介して入力ノードＮ１０２が電源電圧ＶＣＣだけ昇圧され、入力ノードＮ１０２の電位ＶＩは抵抗素子１０４を介してＮチャネルＭＯＳトランジスタ１０３のゲートに伝達され、ゲート電位ＶＧは回路の時定数で決まる曲線に沿って上昇する。
【００１２】
時刻ｔ２においてクロック信号ＣＬＫ１２が「Ｌ」レベルから「Ｈ」レベルに立上がると、キャパシタ１０６を介してゲート電位ＶＧが電源電圧ＶＣＣだけ昇圧され、ＮチャネルＭＯＳトランジスタ１０３の抵抗値が小さくなって入力ノードＮ１０２から出力ノードＮ１０３に正電荷が移動し、入力電位ＶＩが下降し出力電位ＶＯが上昇する。
【００１３】
時刻ｔ３においてクロック信号ＣＬＫ１１，ＣＬＫ１２が「Ｈ」レベルから「Ｌ」レベルに立下がると、時刻ｔ１よりも前の時刻と同じ状態に戻る。
【００１４】
時刻ｔ３〜ｔ５ではクロック信号ＣＬＫ１１，ＣＬＫ１２は「Ｌ」レベルに固定され、奇数段のチャージポンプ単位回路１０２．１，１０２．３，…，１０２．Ｎ−１は動作しない。この時刻ｔ３〜ｔ５では、偶数段のチャージポンプ単位回路１０２．２，１０２．４，…，１０２．Ｎは時刻ｔ１〜ｔ３における奇数段のチャージポンプ単位回路１０２．１，１０２．３，…，１０２．Ｎ−１と同様に動作する。
【００１５】
このように、この正チャージポンプ回路では、クロック信号ＣＬＫ１１〜ＣＬＫ１４に同期して奇数段のチャージポンプ単位回路１０２．１，１０２．３，…，１０２．Ｎ−１と偶数段のチャージポンプ単位回路１０２．２，１０２．４，…，１０２．Ｎとが交互に動作し、各チャージポンプ単位回路から次段のチャージポンプ単位回路に正電荷が供給され、各チャージポンプ単位回路で昇圧されて最終段のチャージポンプ単位回路１０２．Ｎからは高レベルの正電位ＶＯが出力される。
【００１６】
図２２（ａ）〜（ｃ）は、従来の負チャージポンプ回路の構成を示す回路ブロック図である。
【００１７】
図２２（ａ）において、この負チャージポンプ回路は、ＰチャネルＭＯＳトランジスタ１１１と、直列接続されたＮ段のチャージポンプ単位回路１１２．１〜１１２．Ｎとを含む。ＰチャネルＭＯＳトランジスタ１１１は、初段のチャージポンプ単位回路１１２．１の入力ノードと接地電位ＶＳＳのラインとの間にダイオード接続される。
【００１８】
奇数段のチャージポンプ単位回路１１２．１，１１２．３，…，１１２．Ｎ−１は、それぞれクロック信号ＣＬＫ３１，ＣＬＫ３２に同期して後段のチャージポンプ単位回路１１２．２，１１２．４，…，１１２．Ｎに負電荷を供給する。偶数段のチャージポンプ単位回路１１２．２，１１２．４，…，１１２．Ｎ−２は、それぞれクロック信号ＣＬＫ３３，ＣＬＫ３４に同期して後段のチャージポンプ単位回路１１２．３，１１２．５，…，１１２．Ｎ−１および出力ノードに負電荷を供給する。最終段のチャージポンプ単位回路１１２．Ｎの出力電位が、この負チャージポンプ回路の出力電位ＶＯとなる。
【００１９】
チャージポンプ単位回路１１２．１は、図２２（ｂ）に示すように、ＰチャネルＭＯＳトランジスタ１１３、抵抗素子１１４およびキャパシタ１１５，１１６を含む。ＰチャネルＭＯＳトランジスタ１１３は、チャージポンプ単位回路１１２．１の入力ノードＮ１１２と出力ノードＮ１１３の間に接続される。抵抗素子１１４は、ＰチャネルＭＯＳトランジスタ１１３のゲートと入力ノードＮ１１２との間に接続される。キャパシタ１１５の一方電極はクロック信号ＣＬＫ３１を受け、その他方電極は入力ノードＮ１１２に接続される。キャパシタ１１６の一方電極はクロック信号ＣＬＫ３２を受け、その他方電極はＮチャネルＭＯＳトランジスタ１１３のゲートに接続される。
【００２０】
他の奇数段のチャージポンプ単位回路１１２．３，１１２．５，…，１１２．Ｎ−１の各々は、チャージポンプ単位回路１１２．１と同じ構成である。偶数段のチャージポンプ単位回路１１２．２，１１２．４，…，１１２．Ｎの各々は、図２２（ｃ）に示すように、クロック信号ＣＬＫ３１，ＣＬＫ３２がクロック信号ＣＬＫ３３，ＣＬＫ３４で置換されるだけで、その他はチャージポンプ単位回路１１２．１と同じである。
【００２１】
図２３はクロック信号ＣＬＫ３１〜ＣＬＫ３４の波形図、図２４は奇数段のチャージポンプ単位回路１１２．１，１１２．３，…，１１２．Ｎ−１と入力ノードＮ１１２の電位ＶＩ、ＰチャネルＭＯＳトランジスタ１１３のゲート電位ＶＧおよび出力ノードＮ１１３の電位ＶＯの波形図である。以下、図２３および図２４に従って負チャージポンプ回路の動作について説明する。
【００２２】
まず図２３を参照して、クロック信号ＣＬＫ３１は、所定の周期を有し、そのデューティ比は５０％である。図２３では、クロック信号ＣＬＫ３１は、時刻ｔ１〜ｔ３で「Ｌ」レベルとなり、時刻ｔ３〜ｔ５で「Ｈ」レベルとなっている。他のクロック信号ＣＬＫ３２〜ＣＬＫ３４の各々は、クロック信号ＣＬＫ３１と同じ周期を有する。クロック信号ＣＬＫ３２は、クロック信号ＣＬＫ３１が「Ｌ」レベルになる期間の後半の期間（時刻ｔ２〜ｔ３）で「Ｌ」レベルとなり、それ以外の期間は「Ｈ」レベルとなる。クロック信号ＣＬＫ３３，ＣＬＫ３４は、それぞれクロック信号ＣＬＫ３１，ＣＬＫ３２を１／２周期だけ遅延させた信号である。
【００２３】
時刻ｔ１よりも前の時刻では、クロック信号ＣＬＫ３１，ＣＬＫ３２はともに「Ｈ」レベルになっている。このためＶＩ，ＶＧはともに「Ｌ」レベルとなり、キャパシタ１１５，１１６はそれぞれ電源電圧−ＶＣＣで充電されている。
【００２４】
時刻ｔ１においてクロック信号ＣＬＫ３１が「Ｈ」レベルから「Ｌ」レベルに立下がると、キャパシタ１１５を介して入力ノードＮ１１２が電源電圧ＶＣＣだけ降圧され、入力ノードＮ１１２の電位ＶＩは抵抗素子１１４を介してＮチャネルＭＯＳトランジスタ１１３のゲートに伝達され、ゲート電位ＶＧは回路の時定数で決まる曲線に沿って下降する。
【００２５】
時刻ｔ２においてクロック信号ＣＬＫ３２が「Ｈ」レベルから「Ｌ」レベルに立下がると、キャパシタ１１６を介してゲート電位ＶＧが電源電位ＶＣＣだけ降圧され、ＰチャネルＭＯＳトランジスタ１１３の抵抗値は小さくなって入力ノードＮ１１２から出力ノードＮ１１３に負電荷が移動し、入力電位ＶＩが上昇し出力電位ＶＯが下降する。
【００２６】
時刻ｔ３においてクロック信号ＣＬＫ３１，ＣＬＫ３２が「Ｌ」レベルから「Ｈ」レベルに立上がると、時刻ｔ１よりも前の時刻と同じ状態になる。
【００２７】
時刻ｔ３〜ｔ５ではクロック信号ＣＬＫ３１，ＣＬＫ３２は「Ｈ」レベルに固定され、奇数段のチャージポンプ単位回路１１２．１，１１２．３，…，１１２．Ｎ−１は動作しない。この時刻ｔ３〜ｔ５では、偶数段のチャージポンプ単位回路１１２．２，１１２．４，…，１１２．Ｎは時刻ｔ１〜ｔ３における奇数段のチャージポンプ単位回路１１２．１，１１２．３，…，１１２．Ｎ−１と同様に動作する。
【００２８】
このように、この負チャージポンプ回路では、クロック信号ＣＬＫ３１〜ＣＬＫ３４に同期して奇数段のチャージポンプ単位回路１１２．１，１１２．３，…，１１２．Ｎ−１と偶数段のチャージポンプ単位回路１１２．２，１１２．４，…，１１２．Ｎとが交互に動作し、各チャージポンプ単位回路から次段のチャージポンプ単位回路に負電荷が供給され、各チャージポンプ単位回路で降圧されて最終段のチャージポンプ単位回路１１２．Ｎからは負の高電位ＶＯが出力される。
【００２９】
【発明が解決しようとする課題】
ところで、近年の半導体製品の低電源電圧化に伴い、フラッシュメモリにも低電源電圧化が求められている。上述のように、フラッシュメモリには、高電圧を生成するためのチャージポンプ回路が設けられているが、電源電圧が低減化されると（特に２Ｖ以下になると）、従来のチャージポンプ回路では高電圧を生成することが困難になってくる。
【００３０】
すなわち、図１９の正チャージポンプ回路では、ＮチャネルＭＯＳトランジスタ１０３を導通させるためにはＶＧ−ＶＯ＞Ｖｔｈｎ（ただし、ＶｔｈｎはＮチャネルＭＯＳトランジスタ１０３のしきい値電圧である）の条件を満たさなければならないが、最終段に近いほどいわゆる基板効果によってＶｔｈｎが大きくなり、ＮチャネルＭＯＳトランジスタ１０３が導通しにくくなるため、正電荷を効率よく次段に転送できなくなる。
【００３１】
同様に図２２の負チャージポンプ回路では、ＰチャネルＭＯＳトランジスタ１１４を導通させるためにはＶＧ−ＶＯ＜Ｖｔｈｐ（ただし、ＶｔｈｐはＰチャネルＭＯＳトランジスタ１１３のしきい値電圧である）の条件を満たさなければならないが、最終段に近いほど基板効果によってＶｔｈｐが大きくなり、ＰチャネルＭＯＳトランジスタ１１３が導通しにくくなるため、負電荷を効率よく次段に転送できなくなる。
【００３２】
それゆえに、この発明の主たる目的は、電荷を効率よく転送できるチャージポンプ回路と、それを用いた不揮発性半導体記憶装置を提供することである。
【００３３】
【課題を解決するための手段】
請求項１に係る発明は、クロック信号に同期して入力ノードの正電荷または負電荷を出力ノードに転送させるチャージポンプ回路であって、第１の導電型式の第１のトランジスタ、第２の導電型式の第２のトランジスタ、第１の駆動回路、第１の切換回路、および第２の駆動回路を備える。第１の導電型式の第１のトランジスタは、入力ノードと出力ノードの間に接続される。第２の導電型式の第２のトランジスタは、入力ノードと第１のトランジスタの入力電極との間に接続される。第１の駆動回路は、クロック信号の各１周期内の第１の期間に入力ノードを予め定められた第１の電圧だけ昇圧または降圧させる。第１の切換回路は、第１の期間内の第２の期間は第２のトランジスタの入力電極を第１のトランジスタの入力電極に接続して第２のトランジスタを非導通にし、それ以外の期間は第２のトランジスタの入力電極に活性化電位を与えて第２のトランジスタを導通させる。第２の駆動回路は、第２の期間内の第３の期間に第１のトランジスタの入力電極を予め定められた第２の電圧だけ昇圧または降圧させて第１のトランジスタを導通させ、入力ノードの正電荷または負電荷を出力ノードに転送させる。
【００３４】
請求項２に係る発明では、請求項１に係る発明の予め定められた第１の電圧は電源電圧であり、予め定められた第２の電圧は電源電圧よりも大きく、第２の駆動回路は、振幅変換回路および第１のキャパシタを含む。振幅変換回路は、クロック信号と同じ周期を有し、各１周期内において第３の期間は第１の電位になり、それ以外の期間は第２の電位になり、その振幅が電源電圧である基準クロック信号を受け、その基準クロック信号の振幅を予め定められた第２の電圧に変換して出力する。第１のキャパシタの一方電極は振幅変換回路の出力クロック信号を受け、その他方電極は第１のトランジスタの入力電極に接続される。
【００３５】
請求項３に係る発明では、請求項２に係る発明の予め定められた第２の電圧は電源電圧の２倍の電圧であり、振幅変換回路は、第２のキャパシタ、充電回路および第２の切換回路を含む。充電回路は、基準クロック信号が第２または第１の電位である期間は第２のキャパシタの一方電極に電源電位を与えるとともにその他方電極に接地電位を与え、第２のキャパシタを電源電圧に充電する。第２の切換回路は、基準クロック信号が第１または第２の電位である期間は充電回路によって充電された第２のキャパシタの他方電極に電源電位を与えるとともにその一方電極を第１のキャパシタの一方電極に接続し、基準クロック信号が第２または第１の電位である期間は第１のキャパシタの一方電極に接地電位を与える。
【００３６】
請求項４に係る発明では、請求項２に係る発明の振幅変換回路は、内部チャージポンプ回路、制御回路および第２の切換回路を含む。内部チャージポンプ回路は、内部電源ノードに正電荷または負電荷を供給する。制御回路は、内部電源ノードが予め定められた基準電位になるように内部チャージポンプ回路を制御する。第２の切換回路は、基準クロック信号が第１または第２の電位である期間は第１のキャパシタの一方電極を内部電源ノードに接続し、基準クロック信号が第２または第１の電位である期間は第１のキャパシタの一方電極に接地電位を与える。
【００４１】
請求項５に係る発明の不揮発性半導体記憶装置は、請求項１から４のいずれかに記載のチャージポンプ回路と、チャージポンプ回路からデータ書込用電圧またはデータ消去用電圧を受けるメモリセルを備える。
【００４２】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるフラッシュメモリの構成を示すブロック図である。図１を参照して、このフラッシュメモリは、メモリアレイ１、アドレスバッファ２、Ｘデコーダ３、Ｙデコーダ４、書込／読出回路５、入出力バッファ６、複数の正チャージポンプ回路７、複数の負チャージポンプ回路８、ディストリビュータ９および制御回路１０を備える。
【００４３】
メモリアレイ１は、複数のメモリブロックＢＬＫ０〜ＢＬＫｍ（ただし、ｍは自然数である）を含む。複数のメモリブロックＢＬＫ０〜ＢＬＫｍは、それぞれ半導体基板の複数のウェルの表面に形成されている。
【００４４】
メモリブロックＢＬＫ０〜ＢＬＫｍの各々は、複数行，複数列（図では、図面の簡単化のため２行１列のみが示される）に配列された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各隣接する２つの行に対応して設けられたソース線ＳＬと、各列に対応して設けられた副ビット線ＳＢＬと、各列に対応して設けられた選択ゲートＳＧ（ＮチャネルＭＯＳトランジスタ）とを含む。また、複数のメモリブロックＢＬＫ０〜ＢＬＫｍに共通に、各列に対応して主ビット線ＭＢＬが設けられる。各副ビット線ＳＢＬは、選択ゲートＳＧを介して主ビット線ＭＢＬに接続される。
【００４５】
各メモリセルＭＣは、図２（ａ）（ｂ）に示すように、半導体基板のウェル１１表面の上方に絶縁層を介して浮遊ゲート１３を形成し、さらにその上方に絶縁層を介して制御ゲート１４を形成し、ゲート１３，１４の両側のウェル１１表面にそれぞれソース１２ｓおよびドレイン１２ｄを形成したものである。制御ゲート１４、ドレイン１２ｄおよびソース１２ｓは、それぞれ対応のワード線ＷＬ、副ビット線ＳＢＬおよびソース線ＳＬに接続される。
【００４６】
書込動作時は、表１上段に示すように、メモリセルＭＣのドレイン１２ｄおよび制御ゲート１４にそれぞれ＋６Ｖおよび−８Ｖが印加され、ソース１２ｓはオープン（フローティング）にされ、ウェル１１は接地される。これにより、図２（ａ）に示すように、トンネル効果によって浮遊ゲート１３からドレイン１２ｄに電子が引き抜かれ、図３に示すように、メモリセルＭＣのしきい値電圧Ｖｔｈが２Ｖに下がる。すなわち、データ「０」が書込まれる。
【００４７】
【表１】
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【００４８】
消去動作時は、表１中段に示すように、メモリセルＭＣの制御ゲート１４に＋１０Ｖが印加され、ソース１２ｓおよびウェル１１に−８Ｖが印加され、ドレイン１２ｄはオープンにされる。これにより、図２（ｂ）に示すように、トンネル効果によってソース１２ｓおよびウェル１１から浮遊ゲート１７に電子が注入され、図３に示すように、メモリセルＭＣのしきい値電圧Ｖｔｈが約６Ｖに上がる。すなわち、データ「１」が書込まれる。
【００４９】
読出動作時は、表１下段に示すように、メモリセルＭＣのドレイン１２ａに１Ｖが印加され、制御ゲート１４に＋３．３Ｖが印加され、ソース１２ｓおよびウェル１１に０Ｖが印加されて、図３に示すように、ドレイン１２ｄとソース１２ｓの間にしきい値電流Ｉｔｈ（通常は数十μＡ）が流れるか否かが検出される。メモリセルＭＣにデータ「０」が書込まれている場合は電流Ｉｔｈが流れ、そうでない場合は電流Ｉｔｈは流れない。
【００５０】
図１に戻って、アドレスバッファ２は、外部から与えられるアドレス信号ＡｄｄをＸデコーダ３およびＹデコーダ４に選択的に与える。Ｘデコーダ３は、アドレス信号Ａｄｄに従って複数のメモリブロックＢＬＫ０〜ＢＬＫｍのうちのいずれかのメモリブロック（たとえばＢＬＫ０）を選択し、選択したメモリブロックＢＬＫ０の選択ゲートＳＧを導通させて、選択したメモリブロックＢＬＫ０の副ビット線ＳＢＬを主ビット線ＭＢＬに結合させる。また、Ｘデコーダ３は、動作モードに応じて、選択したメモリブロックＢＬＫ０のウェル電圧ＶＷを０Ｖまたは−８Ｖにするとともに、そのソース線ＳＬをオープン，０Ｖまたは−８Ｖにする。
【００５１】
さらに、Ｘデコーダ３は、アドレス信号Ａｄｄに従って複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬに動作モードに応じた電圧−８Ｖ，＋１０Ｖまたは＋３．３Ｖを印加する。Ｙデコーダ４は、アドレス信号Ａｄｄに従って、複数の主ビット線ＭＢＬのうちのいずれかの主ビット線ＭＢＬを選択する。
【００５２】
書込／読出回路５は、書込動作時に、入出力バッファ６を介して外部から与えられたデータＤＩに従って、Ｙデコーダ４によって選択された主ビット線ＭＢＬに書込電圧（＋６Ｖ）を与え、デコーダ３，４によって選択されたメモリセルＭＣにデータを書込む。また、書込／読出回路５は、読出動作時に、デコーダ３，４によって選択された主ビット線ＭＢＬ、選択ゲートＳＧおよび副ビット線ＳＢＬを介して選択されたメモリセルＭＣのドレイン１２ｄに１Ｖを印加し、電流が流入するか否かを検出し、検出結果に応じたデータＤＯを入出力バッファ６を介して外部に出力する。
【００５３】
チャージポンプ回路７，８は、書込、読出、消去の各動作時にＸデコーダ３および書込／読出回路５で用いられる種々の電圧を生成する。正チャージポンプ回路７は正電圧を生成し、負チャージポンプ回路８は負電圧を生成する。ディストリビュータ９は、動作モードに応じて、チャージポンプ回路７，８で生成された電圧をＸデコーダ３および書込／読出回路５に分配する。制御回路１０は、外部から与えられるコマンド信号ＣＭＤに従って所定の動作モードを選択し、フラッシュメモリ全体を制御する。
【００５４】
次に、このフラッシュメモリの動作について説明する。まず、コマンド信号ＣＭＤが制御回路１０に与えられて動作モードが設定される。
【００５５】
書込動作時は、アドレス信号Ａｄｄで指定されたメモリセルＭＣに対応するワード線ＷＬに−８Ｖが印加され、そのメモリセルＭＣが選択ゲートＳＧを介して主ビット線ＭＢＬに接続され、ソース線ＳＬがオープンにされ、ウェル電圧ＶＷが０Ｖにされる。この状態で書込／読出回路５によって主ビット線ＭＢＬに＋６Ｖが与えられ、選択されたメモリセルＭＣにデータ「０」が書込まれる。
【００５６】
消去動作時は、ソース線ＳＬおよびウェル電圧ＶＷが−８Ｖにされる。この状態で、アドレス信号Ａｄｄで指定されたワード線ＷＬに＋１０Ｖが与えられ、ワード線ＷＬに接続されたメモリセルＭＣのデータが消去される。
【００５７】
読出動作時は、アドレス信号Ａｄｄで指定されたメモリセルＭＣが副ビット線ＳＢＬ、選択ゲートＳＧおよび主ビット線ＭＢＬを介して書込／読出回路５に接続されるとともに、そのメモリセルＭＣに対応するワード線ＷＬに＋３．３Ｖが印加される。メモリセルＭＣのデータは、書込／読出回路５によって読出され、入出力バッファ６を介して外部に出力される。
【００５８】
以下、この実施の形態１の特徴となる正チャージポンプ回路７について詳細に説明する。正チャージポンプ回路７は、図４（ａ）に示すように、ＮチャネルＭＯＳトランジスタ２１と、直列接続されたＮ段のチャージポンプ単位回路２２．１〜２２．Ｎとを含む。ＮチャネルＭＯＳトランジスタ２１は、電源電位ＶＣＣのラインと初段のチャージポンプ単位回路２２．１の入力ノードとの間に接続され、そのゲートは電源電位ＶＣＣのラインに接続される。ＮチャネルＭＯＳトランジスタ２１は、ダイオードとして動作し、電源電位ＶＣＣのラインからの正電荷を初段のチャージポンプ単位回路２２．１の入力ノードに与える。
【００５９】
奇数段のチャージポンプ単位回路２２．１，２２．３，…，２２．Ｎ−１は、それぞれクロック信号ＣＬＫ１〜ＣＬＫ３に同期して後段のチャージポンプ単位回路２２．２，２２．４，…，２２．Ｎに正電荷を供給する。偶数段のチャージポンプ単位回路２２．２，２２．４，…，２２．Ｎは、それぞれクロック信号ＣＬＫ４〜ＣＬＫ６に同期して後段のチャージポンプ単位回路２２．３，２２．５，…，２２．Ｎ−１および出力ノードに正電荷を供給する。最終段のチャージポンプ単位回路２２．Ｎの出力電位がこの正チャージポンプ回路７の出力電位ＶＯとなる。
【００６０】
チャージポンプ単位回路２２．１は、図４（ｂ）に示すように、ＮチャネルＭＯＳトランジスタ２３，２４、ＰチャネルＭＯＳトランジスタ２５、キャパシタ２６，２７、切換回路２８、および倍電圧回路３６を含む。ＮチャネルＭＯＳトランジスタ２３は、チャージポンプ単位回路２２．１の入力ノードＮ２２と出力ノードＮ２３の間に接続される。ＮチャネルＭＯＳトランジスタ２４は、電源電位ＶＣＣのラインとＮチャネルＭＯＳトランジスタ２３のゲート（ノードＮ２４）との間に接続され、そのゲートは電源電位ＶＣＣのラインに接続される。ＮチャネルＭＯＳトランジスタ２４は、ダイオードとして動作し、ノードＮ２４に正電荷を供給する。
【００６１】
ＰチャネルＭＯＳトランジスタ２５は、入力ノードＮ２２とノードＮ２４との間に接続され、そのゲートは切換回路２８の出力ノードＮ３２に接続される。キャパシタ２６の一方電極はクロック信号ＣＬＫ１を受け、その他方電極は入力ノードＮ２２に接続される。キャパシタ２７の一方電極は倍電圧回路３６の出力クロック信号ＣＬＫ２′を受け、その他方電極はノードＮ２４に接続される。
【００６２】
切換回路２８は、ＰチャネルＭＯＳトランジスタ３１，３２、ＮチャネルＭＯＳトランジスタ３３，３４およびインバータ３５を含む。ＭＯＳトランジスタ３１と３３、３２と３４は、それぞれノードＮ２４と接地電位ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ３１のゲートはＰチャネルＭＯＳトランジスタ３２のドレイン（ノードＮ３２）に接続され、ＰチャネルＭＯＳトランジスタ３２のゲートはＰチャネルＭＯＳトランジスタ３１のドレイン（ノードＮ３１）に接続される。クロック信号ＣＬＫ３は、ＮチャネルＭＯＳトランジスタ３４のゲートに入力されるとともに、インバータ３５を介してＮチャネルＭＯＳトランジスタ３３のゲートに入力される。
【００６３】
クロック信号ＣＬＫ３が「Ｌ」レベルの期間は、ＭＯＳトランジスタ３２，３３が導通し、ＭＯＳトランジスタ３１，３４は非導通になって、ＰチャネルＭＯＳトランジスタ２５のゲートがＰチャネルＭＯＳトランジスタ３２を介してノードＮ２４の電位ＶＧを受ける。クロック信号ＣＬＫ３が「Ｈ」レベルの期間は、ＭＯＳトランジスタ３１，３４が導通し、ＭＯＳトランジスタ３２，３３は非導通になって、ＰチャネルＭＯＳトランジスタ２５のゲートがＮチャネルＭＯＳトランジスタ３４を介して接地電位ＶＳＳを受ける。
【００６４】
倍電圧回路３６は、図５に示すように、インバータ４１，４２、キャパシタ４３、ＰチャネルＭＯＳトランジスタ４４〜４６、およびＮチャネルＭＯＳトランジスタ４７，４８を含む。インバータ４１，４２、キャパシタ４３およびＰチャネルＭＯＳトランジスタ４６は、倍電圧回路３６の入力ノードＮ４１と出力ノードＮ４６との間に直列接続される。ＰチャネルＭＯＳトランジスタ４６のゲートは、インバータ４１の出力を受ける。
【００６５】
ＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４７は、キャパシタ４３およびＰチャネルＭＯＳトランジスタ４６間のノードＮ４３と接地電位ＶＳＳのラインとの間に直列接続され、各々のゲートはインバータ４１の出力を受ける。ＰチャネルＭＯＳトランジスタ４５は、電源電位ＶＣＣのラインとノードＮ４３との間に接続され、そのゲートはＭＯＳトランジスタ４４と４７の間のノードＮ４４に接続される。ＮチャネルＭＯＳトランジスタ４８は、出力ノードＮ４６と接地電位ＧＮＤのラインとの間に接続され、そのゲートはインバータ４１の出力を受ける。
【００６６】
入力ノードＮ４１には、クロック信号ＣＬＫ２が入力される。クロック信号ＣＬＫ２は、図６（ａ）に示すように、電源電圧ＶＣＣの振幅を有する。クロック信号ＣＬＫ２が「Ｌ」レベルの期間は、インバータ４１の出力が「Ｈ」レベルとなり、インバータ４２の出力が「Ｌ」レベルとなる。また、ＰチャネルＭＯＳトランジスタ４４は非導通になりＮチャネルＭＯＳトランジスタ４７が導通してノードＮ４７が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタ４５が導通してノードＮ４３が「Ｈ」レベルになる。これにより、キャパシタ４３が電源電圧ＶＣＣで充電される。また、ＰチャネルＭＯＳトランジスタ４６が非導通になり、ＮチャネルＭＯＳトランジスタ４８が導通して出力ノードＮ４６が「Ｌ」レベルになる。
【００６７】
クロック信号ＣＬＫ２が「Ｈ」レベルに立上がると、インバータ４１の出力が「Ｌ」レベルに立下がる。これにより、ＰチャネルＭＯＳトランジスタ４４が導通しＮチャネルＭＯＳトランジスタ４７が非導通になってノードＮ４４が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタ４５が非導通になる。また、ＰチャネルＭＯＳトランジスタ４６が導通し、ＮチャネルＭＯＳトランジスタ４８が非導通になる。同時に、インバータ４２の出力が「Ｈ」レベル（電源電位ＶＣＣ）に立上がり、これにキャパシタ４３の充電電圧ＶＣＣを加えた電圧２ＶＣＣが出力ノードＮ４６に出力される。したがって、倍電圧回路３６の出力信号は、図６（ｂ）に示すように、クロック信号ＣＬＫ２の振幅を２倍にしたクロック信号ＣＬＫ２′となる。
【００６８】
他の奇数段のチャージポンプ単位回路２２．３，２２．５，…，２２．Ｎ−１もチャージポンプ単位回路２２．１と同じ構成である。偶数段のチャージポンプ単位回路２２．２，２２．４，…，２２．Ｎは、クロック信号ＣＬＫ１〜ＣＬＫ３がクロック信号ＣＬＫ４〜ＣＬＫ６で置換されるだけで、その他はチャージポンプ単位回路２２．１と同じである。
【００６９】
図７はクロック信号ＣＬＫ１〜ＣＬＫ６の波形図、図８は奇数段のチャージポンプ単位回路２２．１，２２．３，…，２２．Ｎ−１の入力ノードＮ２２の電位ＶＩ、ＮチャネルＭＯＳトランジスタ２３のゲート電位ＶＧおよび出力ノードＮ２３の電位ＶＯの波形図である。以下、図７および図８に従って、正チャージポンプ回路７の動作について説明する。
【００７０】
まず図７を参照して、クロック信号ＣＬＫ１は、所定の周期を有し、そのデューティ比は５０％である。図７では、クロック信号ＣＬＫ１は、時刻ｔ１〜ｔ６で「Ｈ」レベルとなり、時刻ｔ６〜ｔ１１で「Ｌ」レベルとなっている。他のクロック信号ＣＬＫ２〜ＣＬＫ６の各々は、クロック信号ＣＬＫ１と同じ周期を有する。クロック信号ＣＬＫ３は、クロック信号ＣＬＫ１が「Ｈ」レベルとなる期間の中間の期間（時刻ｔ２〜ｔ５）に「Ｌ」レベルとなり、それ以外の期間は「Ｈ」レベルとなる。
【００７１】
クロック信号ＣＬＫ２は、クロック信号ＣＬＫ３が「Ｌ」レベルとなる期間の中間期間（時刻ｔ３〜ｔ４）に「Ｈ」レベルとなり、それ以外の期間は「Ｌ」レベルとなる。クロック信号ＣＬＫ４〜ＣＬＫ５は、それぞれクロック信号ＣＬＫ１〜ＣＬＫ３を１／２周期だけ遅延させた信号である。
【００７２】
時刻ｔ１よりも前の時刻では、クロック信号ＣＬＫ１，ＣＬＫ２が「Ｌ」レベルとなり、クロック信号ＣＬＫ３は「Ｈ」レベルとなっている。このため、切換回路２８ではＭＯＳトランジスタ３１，３４が導通しＭＯＳトランジスタ３２，３３が非導通となってノードＮ３２が「Ｌ」レベルとなり、ＰチャネルＭＯＳトランジスタ２５は導通している。また、電源電位ＶＣＣのラインからＮチャネルＭＯＳトランジスタ２４およびＰチャネルＭＯＳトランジスタ２５を介して入力ノードＮ２５に正電荷が流入し、キャパシタ２６は電源電圧ＶＣＣで充電されている。また、倍電圧回路３６の出力クロック信号は「Ｌ」レベルになり、キャパシタ２７は電源電圧ＶＣＣで充電されている。
【００７３】
時刻ｔ１においてクロック信号ＣＬＫ１が「Ｌ」レベルから「Ｈ」レベルに立上がると、キャパシタ２６を介して入力ノードＮ２２が電源電圧ＶＣＣだけ昇圧され、入力ノードＮ２２の電位ＶＩは導通状態のＰチャネルＭＯＳトランジスタ２５を介してノードＮ２４に伝達され、ノードＮ２４の電位ＶＧも電源電圧ＶＣＣだけ昇圧される。
【００７４】
次いで時刻ｔ２においてクロック信号ＣＬＫ３が「Ｈ」レベルから「Ｌ」レベルに立下がると、切換回路２８のＭＯＳトランジスタ３２，３３が導通しＭＯＳトランジスタ３１，３４が非導通になって、「Ｈ」レベルのゲート電位ＶＧがＰチャネルＭＯＳトランジスタ３２を介してＰチャネルＭＯＳトランジスタ２５のゲートに与えられ、ＰチャネルＭＯＳトランジスタ２５が非導通になる。
【００７５】
次に時刻ｔ３においてクロック信号ＣＬＫ２が「Ｌ」レベルから「Ｈ」レベルに立上がると、倍電圧回路３６の出力クロック信号ＣＬＫ２′が高電位２ＶＣＣに立上がり、その分だけゲート電位ＶＧが昇圧される。これによりＮチャネルＭＯＳトランジスタ２３の抵抗値が十分に小さくなり、入力ノードＮ２２から出力ノードＮ２３に正電荷が移動し、入力電位ＶＩが低下し出力電位ＶＯが上昇する。
【００７６】
次いで時刻ｔ４においてクロック信号ＣＬＫ２が「Ｌ」レベルに立下がると、ゲート電位ＶＧが２ＶＣＣだけ降圧され、ＮチャネルＭＯＳトランジスタ２３の抵抗値が大きくなって正電荷の移動が少なくなる。
【００７７】
次に時刻ｔ５においてクロック信号ＣＬＫ３が「Ｈ」レベルに立上がると、切換回路２８のＭＯＳトランジスタ３１，３４が導通しＭＯＳトランジスタ３２，３３が非導通になってＰチャネルＭＯＳトランジスタ２５のゲートが「Ｌ」レベルとなり、ＰチャネルＭＯＳトランジスタ２５が導通する。これにより、ＭＯＳトランジスタ２４，２５を介して入力ノードＮ２２が「Ｈ」レベルにプリチャージされる。次いで時刻ｔ６においてクロック信号ＣＬＫ１が「Ｌ」レベルになると、時刻ｔ１よりも前の時刻と同じ状態になる。
【００７８】
時刻ｔ６〜ｔ１１では、クロック信号ＣＬＫ１，ＣＬＫ２は「Ｌ」レベルに固定され、クロック信号ＣＬＫ３が「Ｈ」レベルに固定され、奇数段のチャージポンプ単位回路２２．１，２２．３，…，２２．Ｎ−１は動作しない。この時刻ｔ６〜ｔ１１では、偶数段のチャージポンプ単位回路２２．２，２２．４，…，２２．Ｎは、時刻ｔ１〜ｔ６における奇数段のチャージポンプ単位回路２２．１，２２．３，…，２２．Ｎ−１と同様に動作し、入力ノードＮ２２の正電荷を出力ノードＮ２３に供給する。
【００７９】
このように、この正チャージポンプ回路７では、クロック信号ＣＬＫ１〜ＣＬＫ６に同期して奇数段のチャージポンプ単位回路２２．１，２２．３，…，２２．Ｎ−１と偶数段のチャージポンプ単位回路２２．２，２２．４，…，２２．Ｎとが交互に動作し、各チャージポンプ単位回路から次段のチャージポンプ単位回路に正電荷が供給され、各チャージポンプ単位回路で昇圧されて最終段のチャージポンプ単位回路２２．Ｎからは高レベルの正電位が出力される。
【００８０】
この実施の形態では、倍電圧回路３６によってクロック信号ＣＬＫ２の２倍の振幅を有するクロック信号ＣＬＫ２′を生成し、このクロック信号ＣＬＫ２′を用いてＮチャネルＭＯＳトランジスタ２３のゲート電位ＶＧを昇圧するので、クロック信号ＣＬＫ２でＮチャネルＭＯＳトランジスタ１０３のゲート電位ＶＧを昇圧していた従来に比べ、ゲート電位ＶＧが高くなり、ＮチャネルＭＯＳトランジスタ２３の導通抵抗値が小さくなる。また、ＮチャネルＭＯＳトランジスタ２３のゲート−ドレイン間にＰチャネルＭＯＳトランジスタ２５を接続し、切換回路２８によってＰチャネルＭＯＳトランジスタ２５をオン／オフ制御するので、ＮチャネルＭＯＳトランジスタ１０３のゲート／ドレイン間を抵抗素子１０４で接続していた従来のようにＮチャネルＭＯＳトランジスタ１０３のゲートから入力ノードＮ１０２に正電荷が逆流してゲート電位ＶＧが低下することもない。したがって、チャージポンプ単位回路２２．１〜２２．Ｎの各々における正電荷の伝達効率が高くなり、フラッシュメモリの電源電圧ＶＣＣの低減化が進められた場合でも高レベルの正電圧を容易に生成できる。
【００８１】
なお、この実施の形態では、チャージポンプ単位回路２２．１〜２２．Ｎの各々に倍電圧回路３６および切換回路２８を設けたが、倍電圧回路３６および切換回路２８を複数のチャージポンプ単位回路に共通に設けてもよい。たとえば奇数段のチャージポンプ単位回路２２．１，２２．３，…，２２．Ｎ−１に共通の倍電圧回路３６および切換回路２８を設け、偶数段のチャージポンプ単位回路２２．２，２２．４，…，２２．Ｎに共通の倍電圧回路３６および切換回路２８を設けてもよい。
【００８２】
また、この実施の形態では、偶数段のチャージポンプ単位回路２２．１〜２２．Ｎを設けたが、奇数段のチャージポンプ単位回路２２．１〜２２．Ｎ−１を設けてもよいことは言うまでもない。
【００８３】
図９は、実施の形態１の変更例による正チャージポンプ回路の要部を示す図である。この正チャージポンプ回路が図４の正チャージポンプ回路７と異なる点は、倍電圧回路３６か振幅変換回路５０で置換される点である。図９において、この振幅変換回路５０は、正チャージポンプ回路５１、電位検出回路５２および切換回路５３を含む。
【００８４】
正チャージポンプ回路５１は、電位検出回路５２によって制御され、内部電源ノードＮ５１に正電荷を供給する。電位検出回路５２は、内部電源ノードＮ５１が予め定められた高電位ＶＣＰになるように正チャージポンプ回路５１を制御する。すなわち電位検出回路５２は、内部電源ノードＮ５１がＶＣＰに到達したことに応じて正チャージポンプ回路５１を停止させ、内部電源ノードＮ５１の電位がＶＣＰよりも低下したことに応じて正チャージポンプ回路５１を駆動させる。
【００８５】
切換回路５３は、ＰチャネルＭＯＳトランジスタ５４，５５、ＮチャネルＭＯＳトランジスタ５６，５７およびインバータ５８を含む。ＭＯＳトランジスタ５４と５６，５５と５７は、それぞれノードＮ５１と接地電位ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ５４のゲートはＰチャネルＭＯＳトランジスタ５５のドレイン（ノードＮ５５）に接続され、ＰチャネルＭＯＳトランジスタ５５のゲートはＰチャネルＭＯＳトランジスタ５４のドレイン（ノードＮ５４）に接続される。クロック信号ＣＬＫ２は、ＮチャネルＭＯＳトランジスタ５６のゲートに直接入力されるとともに、インバータ５８を介してＮチャネルＭＯＳトランジスタ５７のゲートに入力される。
【００８６】
クロック信号ＣＬＫ２が「Ｌ」レベルの期間は切換回路５３のＭＯＳトランジスタ５４，５７が導通してノードＮ５５が「Ｌ」レベルになり、クロック信号ＣＬＫ２が「Ｈ」レベルの期間は切換回路５３のＭＯＳトランジスタ５５，５６が導通してノードＮ５５が高電位ＶＣＰとなる。したがって、ノードＮ５５には、図１０に示すように、振幅が高電圧ＶＣＰのクロック信号ＣＬＫ２′が現われる。このクロック信号ＣＬＫ２′は、図４の倍電圧回路３６の出力クロック信号ＣＬＫ２′の代わりにキャパシタ２７に与えられる。ＶＣＰの値は、図４のＮチャネルＭＯＳトランジスタ２３の抵抗値を十分に小さくすることができるような値（たとえば３ＶＣＣ）に設定される。
【００８７】
この変更例では、クロック信号ＣＬＫ２′の振幅を２ＶＣＣよりも大きな所望の値に設定できるので、電源電圧ＶＣＣの低減化がさらに進められた場合でも、高電位ＶＯを容易に生成できる。
【００８８】
［実施の形態２］
図１１（ａ）（ｂ）は、この発明の実施の形態２による正チャージポンプ回路の構成を示す回路ブロック図である。
【００８９】
図１１（ａ）において、この正チャージポンプ回路は、ＮチャネルＭＯＳトランジスタ６１と、直列接続されたＮ段のチャージポンプ単位回路６２．１〜６２．Ｎとを含む。ＮチャネルＭＯＳトランジスタ６１は、電源電位ＶＣＣのラインと初段のチャージポンプ単位回路６２．１の入力ノードとの間にダイオード接続される。
【００９０】
奇数段のチャージポンプ単位回路６２．１，６２．３，…，６２．Ｎ−１は、それぞれクロック信号ＣＬＫ１１，ＣＬＫ１２に同期して後段のチャージポンプ単位回路６２．２，６２．４，…，６２．Ｎに正電荷を供給する。偶数段のチャージポンプ単位回路６２．２，６２．４，…，６２．Ｎは、それぞれクロック信号ＣＬＫ１３，ＣＬＫ１４に同期して後段のチャージポンプ単位回路６２．３，６２．５，…，６２．Ｎ−１および出力ノードに正電荷を供給する。クロック信号ＣＬＫ１１〜ＣＬＫ１４は、図２０で示したクロック信号と同じである。最終段のチャージポンプ単位回路６２．Ｎの出力電位がこの正チャージポンプ回路の出力電位ＶＯとなる。
【００９１】
チャージポンプ単位回路６２．１は、図１１（ｂ）に示すように、ＮチャネルＭＯＳトランジスタ６３、抵抗素子６４、キャパシタ６５，６６、および倍電圧回路６７を含む。ＮチャネルＭＯＳトランジスタ６３は、チャージポンプ単位回路６２．１の入力ノードＮ６２と出力ノードＮ６３の間に接続される。抵抗素子６３は、ＮチャネルＭＯＳトランジスタ６３のゲートと入力ノードＮ６２との間に接続される。キャパシタ６５の一方電極はクロック信号ＣＬＫ１１を受け、その他方電極は入力ノードＮ６２に接続される。キャパシタ６６の一方電極は倍電圧回路６７の出力クロック信号ＣＬＫ１２′を受け、その他方電極はＮチャネルＭＯＳトランジスタ６３のゲートに接続される。倍電圧回路６７は、クロック信号ＣＬＫ１２の振幅を２倍にしたクロック信号ＣＬＫ１２′を生成する。
【００９２】
クロック信号ＣＬＫ１１が「Ｌ」レベルから「Ｈ」レベルに立上がると、入力ノードＮ６２が電源電圧ＶＣＣだけ昇圧され、入力ノードＮ６２の電位ＶＩは抵抗素子６４を介してＮチャネルＭＯＳトランジスタ６３のゲートに伝達される。次いでクロック信号ＣＬＫ１２が「Ｌ」レベルから「Ｈ」レベルに立上がると、倍電圧回路６７の出力クロック信号ＣＬＫ１２′が「Ｌ」レベルから高電位２ＶＣＣに立上がり、これによってＮチャネルＭＯＳトランジスタ６３のゲート電位ＶＧが２ＶＣＣだけ昇圧され、ＮチャネルＭＯＳトランジスタ６３の抵抗値は十分小さくなる。これにより入力ノードＮ６２の正電荷が出力ノードＮ６３を介して次段のチャージポンプ単位回路６２．２に供給される。
【００９３】
他の奇数段のチャージポンプ単位回路６２．３，６２．５，…，６２．Ｎ−１の各々は、チャージポンプ単位回路６２．１と同じ構成である。偶数段のチャージポンプ単位回路６２．２，６２．４，…，６２．Ｎの各々は、クロック信号ＣＬＫ１１，ＣＬＫ１２がクロック信号ＣＬＫ１３，ＣＬＫ１４で置換されるだけで、その他はチャージポンプ単位回路６２．１と同じである。
【００９４】
したがって、この正チャージポンプ回路が図１９で示した従来の正チャージポンプ回路と異なるのは、チャージポンプ単位回路６２．１〜６２．Ｎの各々に倍電圧回路６７が設けられている点である。この倍電圧回路６７によってクロック信号ＣＬＫ１２の２倍の振幅を有するクロック信号ＣＬＫ１２′を生成し、このクロック信号ＣＬＫ１２′を用いてＮチャネルＭＯＳトランジスタ６３のゲート電位ＶＧを昇圧するので、クロック信号ＣＬＫ２でＮチャネルＭＯＳトランジスタ１０３のゲート電位ＶＧを昇圧していた従来に比べ、ゲート電位ＶＧが高くなりＮチャネルＭＯＳトランジスタの導通抵抗値が小さくなる。したがって、チャージポンプ単位回路６２．１〜６２．Ｎの各々における正電荷の伝達効率が高くなり、電源電圧ＶＣＣの低減化が進められた場合でも高レベルの正電圧を容易に生成できる。
【００９５】
実施の形態１と比較すると、ＰチャネルＭＯＳトランジスタ２５を抵抗素子６４で置換したので昇圧時にＮチャネルＭＯＳトランジスタ６３のゲートから抵抗素子６４を介して入力ノードＮ６２に正電荷がリークする点で劣るが、クロック信号ＣＬＫの数が少なくて済む点、および回路構成が簡単になる点で優れている。
【００９６】
図１２は、実施の形態２の変更例による正チャージポンプ回路の初段のチャージポンプ単位回路６８．１の構成を示す回路ブロック図である。図１２において、このチャージポンプ単位回路６８．１が図１１（ｂ）のチャージポンプ単位回路６２．１と異なる点は、抵抗素子６４がダイオード６９で置換されている点である。ダイオード６９のアノードは入力ノードＮ６２に接続され、そのカソードはＮチャネルＭＯＳトランジスタ６３のゲートに接続される。
【００９７】
この変更例では、抵抗素子６４をダイオード６９で置換したので、ＮチャネルＭＯＳトランジスタ６３のゲートの正電荷はダイオード６９で阻止され、入力ノードＮ６２にリークすることがない点で図１１のチャージポンプ単位回路６２．１よりも優れている。しかし、クロック信号ＣＬＫ１１が「Ｈ」レベルに立上がったときに、入力ノードＮ６２の電位ＶＩからダイオード６９の拡散電位Ｖｄを減算した電位ＶＩ−Ｖｄにしかゲート電位ＶＧが昇圧されない点で、そのときにゲート電位ＶＧが入力電位ＶＩに等しくなる図１１のチャージポンプ単位回路６２．１よりも劣る。
【００９８】
［実施の形態３］
図１３（ａ）（ｂ）は、この発明の実施の形態３による負チャージポンプ回路の構成を示す回路ブロック図である。図１３（ａ）において、この負チャージポンプ回路は、ＰチャネルＭＯＳトランジスタ７１と、直列接続されたＮ段のチャージポンプ単位回路７２．１〜７２．Ｎとを含む。ＰチャネルＭＯＳトランジスタ７１は、接地電位ＶＳＳのラインと初段のチャージポンプ単位回路７２．１の入力ノードとの間に接続され、そのゲートは接地電位ＶＳＳのラインに接続される。ＰチャネルＭＯＳトランジスタ７１は、ダイオードとして動作し、接地電位ＶＳＳのラインからの負電荷を初段のチャージポンプ単位回路７２．１の入力ノードに与える。
【００９９】
奇数段のチャージポンプ単位回路７２．１，７２．３，…，７２．Ｎ−１は、それぞれクロック信号ＣＬＫ２１〜ＣＬＫ２３に同期して後段のチャージポンプ単位回路７２．２，７２．４，…，７２．Ｎに負電荷を供給する。偶数段のチャージポンプ単位回路７２．２，７２．４，…，７２．Ｎは、それぞれクロック信号ＣＬＫ２４〜ＣＬＫ２６に同期して後段のチャージポンプ単位回路７２．３，７２．５，…，７２．Ｎ−１および出力ノードに負電荷を供給する。最終段のチャージポンプ単位回路７２．Ｎの出力電位は、この負チャージポンプ回路の出力電位ＶＯとなる。
【０１００】
チャージポンプ単位回路７２．１は、図１３（ｂ）に示すように、ＰチャネルＭＯＳトランジスタ７３、ＮチャネルＭＯＳトランジスタ７４、キャパシタ７５，７６、信号重畳回路７７および倍電圧回路７８を含む。ＰチャネルＭＯＳトランジスタ７３は、チャージポンプ単位回路７２．１の入力ノードＮ７２と出力ノードＮ７３の間に接続される。ＮチャネルＭＯＳトランジスタ７４は、ＰチャネルＭＯＳトランジスタ７３のゲート（ノードＮ７４）と入力ノードＮ７２との間に接続され、そのゲートは信号重畳回路７７の出力クロック信号／ＣＬＫ２３を受ける。
【０１０１】
キャパシタ７５の一方電極はクロック信号ＣＬＫ２１を受け、その他方電極は入力ノードＮ７２に接続される。キャパシタ７６の一方電極は倍電圧回路７８の出力クロック信号ＣＬＫ２２′を受け、その他方電極はノードＮ７４に接続される。
【０１０２】
信号重畳回路７７は、図１４に示すようにインバータ８１、ＰチャネルＭＯＳトランジスタ８２〜８５およびＮチャネルＭＯＳトランジスタ８６，８７を含む。ＭＯＳトランジスタ８４と８６，８５と８７は、それぞれ電源電位ＶＣＣのラインとノードＮ８６との間に直列接続される。ノードＮ８６は、ノードＮ７４およびＮチャネルＭＯＳトランジスタ７４のウェルに接続される。ＭＯＳトランジスタ８４，８６のゲートとＭＯＳトランジスタ８５のドレインとは共通接続される。ＭＯＳトランジスタ８５と８７のゲートとＭＯＳトランジスタ８４のドレインとは、出力ノードＮ８７に接続される。インバータ８１およびＰチャネルＭＯＳトランジスタ８２は、入力ノードＮ８１とＰチャネルＭＯＳトランジスタ８４のドレイン（ノードＮ８７）との間に接続され、ＰチャネルＭＯＳトランジスタ８３は入力ノードＮ８１とＰチャネルＭＯＳトランジスタ８５のドレインとの間に接続される。ＰチャネルＭＯＳトランジスタ８２，８３のゲートは接地される。ＰチャネルＭＯＳトランジスタ８２，８３の各々は、ダイオードとして動作し、電流が入力ノードＮ８１側に逆流するのを防止する。入力ノードＮ８１には、クロック信号ＣＬＫ２３が入力される。
【０１０３】
クロック信号ＣＬＫ２３が「Ｌ」レベルの期間は、ＭＯＳトランジスタ８４，８７が導通しＭＯＳトランジスタ８５，８６が非導通になって、出力ノードＮ８７が「Ｈ」レベルになる。クロック信号ＣＬＫ２３が「Ｈ」レベルの期間は、ＭＯＳトランジスタ８５，８６が導通しＭＯＳトランジスタ８４，８７が非導通になって、出力ノードＮ８７はノードＮ８６の電位ＶＧになる。したがって、図１３のＮチャネルＭＯＳトランジスタ７４のゲート−ソース間にはクロック信号ＣＬＫ２３の反転信号／ＣＬＫ２３が与えられる。
【０１０４】
倍電圧回路７８は、クロック信号ＣＬＫ２２の振幅を２倍にしてクロック信号ＣＬＫ２２′を生成する。
【０１０５】
他の奇数段のチャージポンプ単位回路７２．３，７２．５，…，７２．Ｎ−１の各々は、チャージポンプ単位回路７２．１と同じ構成である。偶数段のチャージポンプ単位回路７２．２，７２．４，…，７２．Ｎの各々は、クロック信号ＣＬＫ２１〜ＣＬＫ２３がクロック信号ＣＬＫ２４〜ＣＬＫ２６で置換されるだけであり、その他はチャージポンプ単位回路７２．１と同じである。
【０１０６】
図１５はクロック信号ＣＬＫ２１〜ＣＬＫ２６の波形図、図１６は奇数段のチャージポンプ単位回路７２．１，７２．３，…，７２．Ｎ−１の入力ノードＮ７２の電位ＶＩ、ＰチャネルＭＯＳトランジスタ７３のゲート電位ＶＧおよび出力ノードＮ７３の電位ＶＯの波形図である。以下、図１５および図１６に従って、負チャージポンプ回路の動作について説明する。
【０１０７】
図１５を参照して、クロック信号ＣＬＫ２１は、所定の周期を有し、そのデューティ比は５０％である。図１５では、クロック信号ＣＬＫ２１は、時刻ｔ１〜ｔ６で「Ｌ」レベルとなり、時刻ｔ６〜ｔ１１で「Ｈ」レベルとなる。他のクロック信号ＣＬＫ２２〜ＣＬＫ２６の各々は、クロック信号ＣＬＫ２１と同じ周期を有する。クロック信号ＣＬＫ２３は、クロック信号ＣＬＫ２１が「Ｌ」レベルとなる期間の中間の期間（時刻ｔ２〜ｔ５）に「Ｈ」レベルとなり、それ以外の期間は「Ｈ」レベルとなる。クロック信号ＣＬＫ２２は、クロック信号ＣＬＫ２３が「Ｈ」レベルとなる期間の中間の期間（時刻ｔ３〜ｔ４）に「Ｌ」レベルとなり、それ以外の期間は「Ｈ」レベルとなる。クロック信号ＣＬＫ２４〜ＣＬＫ２６は、それぞれクロック信号ＣＬＫ２１〜ＣＬＫ２３を１／２周期だけ遅延させた信号である。
【０１０８】
時刻ｔ１よりも前の時刻では、クロック信号ＣＬＫ２１，ＣＬＫ２２が「Ｈ」レベルとなりクロック信号ＣＬＫ２３は「Ｌ」レベルとなっている。このためクロック信号／ＣＬＫ２３は「Ｈ」レベルとなり、ＮチャネルＭＯＳトランジスタ７４は導通している。また、キャパシタ７５，７６は、それぞれ電源電圧−ＶＣＣおよび高電圧−２ＶＣＣで充電されている。
【０１０９】
時刻ｔ１においてクロック信号ＣＬＫ２１が「Ｈ」レベルから「Ｌ」レベルに立下がると、キャパシタ７５を介して入力ノードＮ７２が電源電圧ＶＣＣだけ降圧され、入力ノードＮ７２の電位ＶＩは導通状態のＮチャネルＭＯＳトランジスタ７４を介してノードＮ７２に伝達され、ノードＮ７０の電位ＶＧも電源電圧ＶＣＣだけ降圧される。
【０１１０】
次いで時刻ｔ２においてクロック信号ＣＬＫ２３が「Ｌ」レベルから「Ｈ」レベルに立上がると、信号重畳回路７７のＭＯＳトランジスタ８５，８６が導通しＭＯＳトランジスタ８４，８７が非導通になってＮチャネルＭＯＳトランジスタ７４のゲート電位とソース電位が等しくなり、ＮチャネルＭＯＳトランジスタ７４が非導通になる。
【０１１１】
次に時刻ｔ３においてクロック信号ＣＬＫ２２が「Ｈ」レベルから「Ｌ」レベルに立下がると、倍電圧回路７８の出力クロック信号ＣＬＫ２２′が高電位２ＶＣＣから「Ｌ」レベルに立下がり、その分だけゲート電位ＶＧが降圧される。これにより、ＰチャネルＭＯＳトランジスタ７３の抵抗値が十分に小さくなり、入力ノードＮ７２から出力ノードＮ７３に負電荷が移動し、入力電位ＶＩは上昇し出力電位ＶＯが低下する。
【０１１２】
次いで時刻ｔ４においてクロック信号ＣＬＫ２２が「Ｈ」レベルに立上がると、ゲート電位ＶＧが２ＶＣＣだけ昇圧され、ＰチャネルＭＯＳトランジスタ７３の抵抗値が大きくなって負電荷の移動が少なくなる。
【０１１３】
次に時刻ｔ５においてクロック信号ＣＬＫ２３が「Ｌ」レベルに立下がると、信号重畳回路７７のＭＯＳトランジスタ８４，８７が導通しＭＯＳトランジスタ８５，８６が非導通になってクロック信号／ＣＬＫ２３が「Ｈ」レベルになり、ＭＯＳトランジスタ７４が導通する。次いで時刻ｔ６においてクロック信号ＣＬＫ２１が「Ｈ」レベルに立上がると、時刻ｔ１よりも前の時刻と同じ状態になる。
【０１１４】
時刻ｔ６〜ｔ１１では、クロック信号ＣＬＫ２１，ＣＬＫ２２は「Ｈ」レベルに固定され、クロック信号ＣＬＫ２３は「Ｌ」レベルに固定され、奇数段のチャージポンプ単位回路７２．１，７２．３，…，７２．Ｎ−１は動作しない。この時刻ｔ６〜ｔ１１では、偶数段のチャージポンプ単位回路７２．２，７２．４，…，７２．Ｎは、時刻ｔ１〜ｔ６における奇数段のチャージポンプ単位回路７２．１，７２．３，…，７２．Ｎ−１と同様に動作し、入力ノードＮ７２の負電荷を出力ノードＮ７３に供給する。
【０１１５】
このように、この負チャージポンプ回路では、クロック信号ＣＬＫ２１〜ＣＬＫ２６に同期して奇数段のチャージポンプ単位回路７２．１，７２．３，…，７２．Ｎ−１と偶数段のチャージポンプ単位回路７２．２，７２．４，…，７２．Ｎとが交互に動作し、各チャージポンプ単位回路から次段のチャージポンプ単位回路に負電荷が供給され、各チャージポンプ単位回路で降圧されて最終段のチャージポンプ単位回路７２．Ｎからは負の高電位が出力される。
【０１１６】
この実施の形態では、倍電圧回路７８によってクロック信号ＣＬＫ２２の２倍の振幅を有するクロック信号ＣＬＫ２２′を生成し、このクロック信号ＣＬＫ２２′を用いてＰチャネルＭＯＳトランジスタ７３のゲート電位ＶＧを降圧するので、クロック信号ＣＬＫ２２でＰチャネルＭＯＳトランジスタ１１３のゲート電位ＶＧを降圧していた従来に比べ、ゲート電位ＶＧが低くなりＰチャネルＭＯＳトランジスタの導通抵抗値が低くなる。また、ＰチャネルＭＯＳトランジスタ７３のゲート−ドレイン間にＮチャネルＭＯＳトランジスタ７４を接続し、信号重畳回路７７によってＮチャネルＭＯＳトランジスタ７４をオン／オフ制御するので、ＰチャネルＭＯＳトランジスタ１１３のゲート−ドレイン間を抵抗素子１１４で接続した従来のようにＰチャネルＭＯＳトランジスタ１１３の負電荷が入力ノードＮ１１２に逆流してゲート電位が上昇することもない。したがって、チャージポンプ単位回路７２．１〜７２．Ｎの各々における負電荷の伝達効率が高くなり、フラッシュメモリの電源電圧ＶＣＣの低減化が進められた場合でも負の高電圧を容易に生成できる。
【０１１７】
なお、この実施の形態では、チャージポンプ単位回路７２．１〜７２．Ｎの各々に倍電圧回路７８および信号重畳回路７７を設けたが、倍電圧回路７８および信号重畳回路７７の複数のチャージポンプ単位回路に共通に設けてもよい。たとえば奇数段のチャージポンプ単位回路７２．１，７２．３，…，７２．Ｎ−１に共通の倍電圧回路７８および信号重畳回路７７を設け、偶数段のチャージポンプ単位回路７２．２，７２．４，…，７２．Ｎに共通の倍電圧回路７８および信号重畳回路７７を設けてもよい。
【０１１８】
また、この実施の形態では、偶数段のチャージポンプ単位回路７２．１〜７２．Ｎを設けたが、奇数段のチャージポンプ単位回路７２．１〜７２．Ｎ−１でもよいことは言うまでもない。
【０１１９】
また、倍電圧回路７８を図９で示したような振幅変換回路５０で置換してもよい。
【０１２０】
［実施の形態４］
図１７（ａ）（ｂ）は、この発明の実施の形態４による負チャージポンプ回路の構成を示す回路ブロック図である。
【０１２１】
図１７（ａ）において、この負チャージポンプ回路は、ＰチャネルＭＯＳトランジスタ９１と、直列接続されたＮ段のチャージポンプ単位回路９２．１〜９２．Ｎとを含む。ＰチャネルＭＯＳトランジスタ９１は、初段のチャージポンプ単位回路９２．１の入力ノードＮと接地電位ＶＳＳのラインとの間にダイオード接続される。
【０１２２】
奇数段のチャージポンプ単位回路９２．１，９２．３，…，９２．Ｎ−１は、それぞれクロック信号ＣＬＫ３１，ＣＬＫ３２に同期して後段のチャージポンプ単位回路９２．２，９２．４，…，９２．Ｎに負電荷を供給する。偶数段のチャージポンプ単位回路９２．２，９２．４，…，９２．Ｎは、それぞれクロック信号ＣＬＫ３３，ＣＬＫ３４に同期して後段のチャージポンプ単位回路９２．３，９２．５，…，９２．Ｎ−１に負電荷を供給する。クロック信号ＣＬＫ３１〜ＣＬＫ３４は、図２３に示したものと同じ信号である。最終段のチャージポンプ単位回路９２．Ｎの出力電位が、この負チャージポンプ回路の出力電位ＶＯとなる。
【０１２３】
チャージポンプ単位回路９２．１は、図１７（ｂ）に示すように、ＰチャネルＭＯＳトランジスタ９３、抵抗素子９４、キャパシタ９５，９６および倍電圧回路９７を含む。ＰチャネルＭＯＳトランジスタ９３は、チャージポンプ単位回路９２．１の入力ノードＮ９２と出力ノードＮ９３の間に接続される。抵抗素子９４は、ＰチャネルＭＯＳトランジスタ９３のゲートと入力ノードＮ９２との間に接続される。キャパシタ９５の一方電極はクロック信号ＣＬＫ３１を受け、その他方電極は入力ノードＮ９２に接続される。キャパシタ９６の一方電極は倍電圧回路９７の出力クロック信号ＣＬＫ３２′を受け、その他方電極はＰチャネルＭＯＳトランジスタ９３のゲートに接続される。倍電圧回路９７は、クロック信号ＣＬＫ３２の振幅を２倍したクロック信号ＣＬＫ３２′を生成する。
【０１２４】
クロック信号ＣＬＫ３１が「Ｈ」レベルから「Ｌ」レベルに立下がると、入力ノードＮ９２が電源電圧ＶＣＣだけ降圧され、入力ノードＮ９２の電位ＶＩは抵抗素子９４を介してＮチャネルＭＯＳトランジスタ９３のゲートに伝達される。次いでクロック信号ＣＬＫ３２が「Ｈ」レベルから「Ｌ」レベルに立下がると、倍電圧回路９７の出力クロック信号ＣＬＫ３２′が高電位２ＶＣＣから「Ｌ」レベルに立下がり、これによってＰチャネルＭＯＳトランジスタ９３のゲート電位ＶＧが２ＶＣＣだけ降圧され、ＰチャネルＭＯＳトランジスタ９３の抵抗値が十分に小さくなる。これにより入力ノードＮ９２の負電荷が出力ノードＮ９３を介して次段のチャージポンプ単位回路９２．２に供給される。
【０１２５】
他の奇数段のチャージポンプ単位回路９２．３，９２．５，…，９２．Ｎ−１の各々は、チャージポンプ単位回路９２．１と同じ構成であり、偶数段のチャージポンプ単位回路９２．２，９２．４，…，９２．Ｎの各々は、クロック信号ＣＬＫ３１，ＣＬＫ３２がクロック信号ＣＬＫ３３，ＣＬＫ３４で置換されるだけで、その他はチャージポンプ単位回路９２．１と同じである。
【０１２６】
したがって、この負チャージポンプ回路が図２２で示した従来の負チャージポンプ回路と異なるのは、チャージポンプ単位回路９２．１〜９２．Ｎの各々に倍電圧回路９７が設けられている点である。この倍電圧回路９７によってクロック信号ＣＬＫ３２の２倍の振幅を有するクロック信号ＣＬＫ３２′を生成し、このクロック信号ＣＬＫ３２′を用いてＰチャネルＭＯＳトランジスタ９３のゲート電位ＶＧを降圧するので、クロック信号ＣＬＫ３２でＰチャネルＭＯＳトランジスタ１１３のゲート電位ＶＧを降圧していた従来に比べ、ゲート電位ＶＧが低くなりＰチャネルＭＯＳトランジスタの導通抵抗値が小さくなる。したがって、チャージポンプ単位回路９２．１〜９２．Ｎの各々における負電荷の伝達効率が高くなり、フラッシュメモリの電源電圧ＶＣＣの低減化が進められた場合でも負の高電圧を容易に生成できる。
【０１２７】
実施の形態３と比較すると、ＮチャネルＭＯＳトランジスタ７４は抵抗素子９４で置換したので降圧時に負電荷が抵抗素子９４を介して入力ノードＮ９２にリークする点で劣るが、クロック信号ＣＬＫの数が少なくて済む点および回路構成が簡単になる点で優れている。
【０１２８】
なお、この実施の形態４では、倍電圧回路９７をチャージポンプ単位回路９２．１〜９２．Ｎの各々に設けたが、倍電圧回路９７を複数のチャージポンプ単位回路に共通に設けてもよい。また、倍電圧回路９７を図９で示したような振幅変換回路５０で置換してもよい。
【０１２９】
また、この実施の形態４では、偶数段のチャージポンプ単位回路９２．１〜９２．Ｎを設けたが、奇数段のチャージポンプ単位回路９２．１〜９２．Ｎ−１を設けてもよい。
【０１３０】
図１８は、実施の形態４の変更例による負チャージポンプ回路の初段のチャージポンプ単位回路９８．１の構成を示す回路ブロック図である。図１８において、このチャージポンプ単位回路９８．１が図１７（ｂ）のチャージポンプ単位回路９２．１と異なる点は、抵抗素子９４がダイオード９９で置換されている点である。ダイオード９９のアノードはＰチャネルＭＯＳトランジスタ９３のゲートに接続され、そのカソードは入力ノードＮ９２に接続される。
【０１３１】
この変更例では、抵抗素子９４をダイオード９９で置換したので、ＰチャネルＭＯＳトランジスタ９３のゲートの負電荷はダイオード９９で阻止され、入力ノードＮ９２にリークすることがない点で図１７（ｂ）のチャージポンプ単位回路９２．１よりも優れている。しかし、クロック信号ＣＬＫ３１が「Ｌ」レベルに立下がったときに、入力ノードＮ９２の電位ＶＩにダイオード９９の拡散電位Ｖｄを加算した電位ＶＩ＋Ｖｄにしかゲート電位ＶＧが降圧されない点で、そのときにゲート電位ＶＧが入力電位ＶＩに等しくなる図１７（ｂ）のチャージポンプ単位回路９２．１よりも劣る。
【０１３２】
なお、今回開示された実施の形態は全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３３】
【発明の効果】
以上のように、請求項１に係る発明では、入力ノードと出力ノードの間に接続された第１の導電型式の第１のトランジスタと、入力ノードと第１のトランジスタの入力電極との間に接続された第２の導電型式の第２のトランジスタと、クロック信号の各１周期内の第１の期間に入力ノードを第１の電圧だけ昇圧または降圧させる第１の駆動回路と、第１の期間内の第２の期間は第１および第２のトランジスタの入力電極を接続して第２のトランジスタを非導通にし、それ以外の期間は第２のトランジスタの入力電極に活性化電位を与えて導通させる第１の切換回路と、第２の期間内の第３の期間に第１のトランジスタの入力電極を第２の電圧だけ昇圧または降圧させて第１のトランジスタを導通させる第２の駆動回路とを備える。したがって、入力ノードと第１のトランジスタの入力電極との間に抵抗素子を接続していた従来のように第１のトランジスタの入力電極を昇圧または降圧したときに第１のトランジスタの入力電極の正電荷または負電荷が入力ノードに逆流しないので、、第１のトランジスタの抵抗値を小さくすることができ、電荷の転送を効率よく行なうことができる。
【０１３４】
請求項２に係る発明では、請求項１に係る発明の第１の電圧は電源電圧であり、第２の電圧は電源電圧よりも大きく、第２の駆動回路は、第３の期間は第１の電位になり、それ以外の期間は第２の電位になり、その振幅が電源電圧である基準クロック信号を受け、その基準クロック信号の振幅を第２の電圧に変換して出力する振幅変換回路と、その一方電極が振幅変換回路の出力クロック信号を受け、その他方電極が第１のトランジスタの入力電極に接続された第１のキャパシタとを含む。この場合は、第１のトランジスタの抵抗値を一層小さくすることができ、電荷の転送を一層効率よく行なうことができる。
【０１３５】
請求項３に係る発明では、請求項２に係る発明の第２の電圧は電源電圧の２倍の電圧であり、振幅変換回路は、第２のキャパシタと、基準クロック信号が第２または第１の電位である期間は第２のキャパシタの一方電極に電源電位を与えるとともにその他方電極に接地電位を与えて第２のキャパシタを電源電圧に充電する充電回路と、基準クロック信号が第１または第２の電位である期間は充電回路によって充電された第２のキャパシタの他方電極に電源電位を与えるとともにその一方電極を第１のキャパシタの一方電極に接続し、基準クロック信号が第２または第１の電位である期間は第１のキャパシタの一方電極に接地電位を与える第２の切換回路とを含む。この場合は、第１のトランジスタの入力電極を電源電圧の２倍の電圧だけ昇圧または降圧させることができ、第１のトランジスタの抵抗値を十分に小さくできる。
【０１３６】
請求項４に係る発明では、請求項２に係る発明の振幅変換回路は、内部電源ノードに正電荷を供給する内部チャージポンプ回路と、内部電源ノードが予め定められた基準電位になるように内部チャージポンプ回路を制御する制御回路と、基準クロック信号が第１または第２の電位である期間は第１のキャパシタの一方電極を内部電源ノードに接続し、基準クロック信号が第２または第１の電位である期間は第１のキャパシタの一方電極に接地電位を与える第２の切換回路とを含む。この場合は、基準電位を所望のレベルに設定することで第１のトランジスタの入力電極を所望の電圧だけ昇圧または降圧させることができ、第１のトランジスタの抵抗値を十分に小さくできる。
【０１４１】
請求項５に係る発明の不揮発性半導体記憶装置は、請求項１から４のいずれかに記載のチャージポンプ回路と、チャージポンプ回路からデータ書込用電圧またはデータ消去用電圧を受けるメモリセルを備える。この場合は、不揮発性半導体記憶装置の電源電圧の低減化が進められた場合でも、データ書込またはデータ消去用の高電圧を容易に生成できる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるフラッシュメモリの構成を示すブロック図である。
【図２】  図１に示したメモリセルの構成およびその動作を説明するための断面図である。
【図３】  図２に示したメモリセルの動作を説明するための図である。
【図４】  図１に示した正チャージポンプ回路の構成を示す回路ブロック図である。
【図５】  図４に示した倍電圧回路の構成を示す回路図である。
【図６】  図５に示した倍電圧回路の動作を示すタイムチャートである。
【図７】  図４に示したクロック信号ＣＬＫ１〜ＣＬＫ６の波形図である。
【図８】  図４に示したチャージポンプ単位回路の動作を示す波形図である。
【図９】  実施の形態１の変更例を示す回路ブロック図である。
【図１０】  図９に示した振幅変換回路の動作を示すタイムチャートである。
【図１１】  この発明の実施の形態２による正チャージポンプ回路の構成を示す回路ブロック図である。
【図１２】  実施の形態２の変更例を示す回路ブロック図である。
【図１３】  この発明の実施の形態３による負チャージポンプ回路の構成を示す回路ブロック図である。
【図１４】  図１３に示した信号重畳回路の構成を示す回路図である。
【図１５】  図１３に示したクロック信号ＣＬＫ２１〜ＣＬＫ２６の波形図である。
【図１６】  図１３に示したチャージポンプ単位回路の動作を示す波形図である。
【図１７】  この発明の実施の形態４による負チャージポンプ回路の構成を示す回路ブロック図である。
【図１８】  実施の形態４の変更例を示す回路ブロック図である。
【図１９】  従来の正チャージポンプ回路の構成を示す回路ブロック図である。
【図２０】  図１９に示したクロック信号ＣＬＫ１１〜ＣＬＫ１４の波形図である。
【図２１】  図１０に示したチャージポンプ単位回路の動作を示す波形図である。
【図２２】  従来の負チャージポンプ回路の構成を示す回路ブロック図である。
【図２３】  図２２に示したクロック信号ＣＬＫ３１〜ＣＬＫ３４の波形図である。
【図２４】  図２２に示したチャージポンプ単位回路の動作を示す波形図である。
【符号の説明】
１  メモリアレイ、２  アドレスバッファ、３  Ｘデコーダ、４  Ｙデコーダ、５  書込／読出回路、６  入出力バッファ、７  正チャージポンプ回路、８  負チャージポンプ回路、９  ディストリビュータ、１０  制御回路、ＷＬ  ワード線、ＳＬ  ソース線、ＳＧ  選択ゲート、ＳＢＬ  副ビット線、ＭＢＬ  主ビット線、ＢＬＫ  メモリブロック、１１  ウェル、１２ｄ  ドレイン、１２ｓ  ソース、１３  浮遊ゲート、１４  制御ゲート、２１，２３，２４，３３，３４，４７，４８，５６，５７，６１，６３，７４，８６，８７，１０１，１０３  ＮチャネルＭＯＳトランジスタ、２２，６２，６８，７２，９２，９８，１０２，１１２  チャージポンプ単位回路、２５，３１，３２，４４〜４６，５４，５５，７１，７３，８２〜８５，９１，９３，１１３  ＰチャネルＭＯＳトランジスタ、２６，２７，４３，６５，６６，７５，７６，９５，９６，１０５，１０６，１１５，１１６  キャパシタ、２８，５８  切換回路、３５，４１，４２，５８  インバータ、３６，６７，７８，９７  倍電圧回路、５２  電位検出回路、６４，９４，１０４，１１４  抵抗素子、６９，９９  ダイオード、７７  信号重畳回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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