(57)【特許請求の範囲】
【請求項１】
処理されたデータを発生するフィルタセルを有するディジタルフィルタであって、該フィルタセルが、
一組の係数に対応する一組の係数値を巡回させて、前記一組の係数の各々が所定期間中に１回出力されるように配列された複数の係数レジスタであって、前記一組の係数が複数の係数を含み、前記一組の係数値が複数の係数値を含む係数レジスタと；
少なくとも前記所定期間である時間に亘ってデータ値を巡回させるように配列され、前記一組の係数のうちの異なる係数が出力される毎に前記データ値を出力する１つ以上のデータレジスタと；
前記出力されるデータ値の各々および前記出力される係数を受信し、前記出力されるデータ値の各々を前記出力される係数の各々で処理することにより、処理されたデータを発生する回路と；
前記巡回される一組の係数値の少なくとも１つの係数値及び少なくとも１つの外部入力から少なくとも１つの新たな係数値を発生し、さらに、前記少なくとも１つの新たな係数値を前記係数レジスタに対して巡回用に出力し、前記新たな係数値を前記一組の係数値に含めるように構成された少なくとも１つの論理段と
を具えることを特徴とするディジタルフィルタ。
【請求項２】
前記論理段を複数具え、前記複数の論理段の各々が前記複数の係数レジスタ間に配置され、前記一組の係数値を処理して、前記複数の係数レジスタにより出力される前記一組の係数の各係数を発生することを特徴とする請求項１に記載のディジタルフィルタ。
【請求項３】
前記論理段は、特定データ値の変化に従って前記一組の係数値の少なくとも１つの係数値を更新する処理を行うことを特徴とする請求項２に記載のディジタルフィルタ。
【請求項４】
前記複数の論理段の少なくとも１つの論理段が、前記係数レジスタから出力される前記一組の係数値の少なくとも１つの係数値に対して最小平均二乗アルゴリズムを実行して、前記少なくとも１つの係数値を更新することを特徴とする請求項２に記載のディジタルフィルタ。
【請求項５】
前記１つ以上のデータレジスタに直列に配列され、前記フィルタセルに対し外部的に設けられたソースから追加のデータ値を受ける入力データレジスタをさらに具え、前記所定期間中、前記入力データレジスタは、前記追加のデータ値を前記１つ以上のデータレジスタにシフトして、前記１つ以上のデータレジスタが前記追加のデータ値を巡回させることを特徴とする請求項１に記載のディジタルフィルタ。
【請求項６】
前記１つ以上のデータレジスタは、複数のデータ値を巡回させる複数のデータレジスタで構成され、前記複数のデータレジスタは、前記所定期間に相当する時間に亘り第１組のデータ値を巡回させ、前記所定期間後に、前記所定期間に相当する時間に亘り第２組のデータ値を巡回させ、この第２組のデータ値は前記入力データレジスタからの前記追加のデータ値を含むとともに前記第１組のデータ値と同一数のデータ値を有することを特徴とする請求項５に記載のディジタルフィルタ。
【請求項７】
前記入力データレジスタと前記１つ以上のデータレジスタとの間に配置されたマルチプレクサをさらに具え、このマルチプレクサを用いて、前記所定期間に対応する信号に基づいて、前記追加のデータ値を前記１つ以上のデータレジスタにシフトするか否かを決めることを特徴とする請求項５に記載のディジタルフィルタ。
【請求項８】
前記所定期間は、前記ディジタルフィルタの１サンプリング周期に相当することを特徴とする請求項５に記載のディジタルフィルタ。
【請求項９】
前記回路は、前記出力されるデータ値の各々に前記出力される係数の各々を乗算して出力積を発生する乗算器回路で構成されることを特徴とする請求項５に記載のディジタルフィルタ。
【請求項１０】
ディジタルフィルタセルにおいて処理されたデータを発生させるに当たり、
前記ディジタルフィルタセルの複数の係数レジスタ間に一組の係数値を巡回させるステップであって、前記一組の係数値が複数の係数値を含み、前記係数値の各々が一組の係数のそれぞれの係数に対応し、前記一組の係数の各係数を、所定期間中に１回出力するステップと；
前記所定期間中に、前記巡回させる一組の係数値の少なくとも１つの係数値及び少なくとも１つの外部入力から少なくとも１つの新たな係数値を発生させ、前記新たな係数値のそれぞれを、前記ディジタルフィルタセル内の前記複数の係数レジスタに対して出力してこれらの係数レジスタ間に巡回させるステップと；
少なくとも前記所定期間である時間に亘って、１つ以上のデータレジスタ間にデータ値を巡回させて、前記一組の係数のうちの異なる係数が出力される毎に、前記１つ以上のデータレジスタから前記データ値を出力するステップと；
前記出力されるデータ値の各々および前記出力される係数の各々を処理して、処理されたデータ値を発生するステップと
を具えることを特徴とする処理データ発生方法。
【請求項１１】
前記ディジタルフィルタセルに外部接続されたソースから入力レジスタに、追加のデータ値を受信するステップと；
前記追加のデータ値を所定期間中に前記１つ以上のデータレジスタにシフトして、前記１つ以上のデータレジスタが前記追加のデータ値を巡回させるステップと
をさらに具えることを特徴とする請求項１０に記載の処理データ発生方法。
【請求項１２】
前記シフトするステップは、複数のデータ値を複数の前記データレジスタ間に巡回させ、第１組のデータ値は前記所定期間に相当する時間に亘り巡回させ、第２組のデータ値は、前記所定期間後に、前記所定期間に相当する時間に亘り巡回させ、前記第２組のデータ値は、前記入力レジスタからの前記追加のデータ値を含むとともに前記第１組のデータ値と同一数のデータ値を有することを特徴とする請求項１１に記載の処理データ発生方法。
【請求項１３】
前記所定期間に対応するクロック信号に基づいて、前記追加のデータ値を前記１つ以上のデータレジスタにシフトするか否かを決めるステップをさらに具えることを特徴とする請求項１１に記載の処理データ発生方法。
【請求項１４】
各々が複数のデータ値を複数の係数値とともに処理してフィルタセルの出力を発生する複数のフィルタセルと；
前記複数のフィルタセルの各々からの前記フィルタセル出力を加算してフィルタ出力を発生する加算回路とを具え；
前記複数のフィルタセルの各々は、
一組の係数に対応する一組の係数値を巡回させて、前記一組の係数の各々が所定期間中に１回出力されるように配列された複数の係数レジスタであって、前記一組の係数が複数の係数を含み、前記一組の係数値が複数の係数値を含む係数レジスタと；
少なくとも前記所定期間である時間に亘ってデータ値を巡回させるように配列され、前記一組の係数のうちの異なる係数が出力される毎に前記データ値を出力する１つ以上のデータレジスタと；
前記巡回される一組の係数値の少なくとも１つの係数値及び少なくとも１つの外部入力から少なくとも１つの新たな係数値を発生し、さらに、前記少なくとも１つの新たな係数値を前記係数レジスタに対して巡回用に出力し、前記新たな係数値を前記一組の係数値に含めるように構成された少なくとも１つの論理段と；
前記出力されるデータ値の各々および前記出力される複数の係数の各々を受信し、前記出力されるデータ値の各々と前記出力される係数の各々との出力積を発生する乗算回路と；
前記出力積を記憶する記憶レジスタと；
前記記憶レジスタに記憶された前記出力積どうしを加算して前記フィルタセルのフィルタセル出力を発生する加算回路と
を具えることを特徴とするディジタルフィルタ。
【発明の詳細な説明】
発明の技術分野
本発明はディジタルフィルタで共有するリソースに関するものである。特に本発明は複数のデータ値および同一の回路を用いるフィルタ係数を処理するセルを具えるディジタルフィルタに関するものである。
発明の背景
有限インパルス応答（以下、“FIR”と称する）のような慣例のディジタルフィルタは複数のフィルタセルまたは直列配置の“タップ”セルで構成される。慣例のフィルタセルはサンプル化ディジタル値を記憶するデータレジスタおよび特定のセルの係数を記憶する係数レジスタを含む。作動に当たり、同一のサンプル化データ値を各フィルタセルに逐次入力させるとともにこれにセルの係数を乗算する。これら乗算の結果を出力するとともに合成してフィルタの出力を発生させるようにする。
これら異なる型のフィルタ出力には異なる数のフィルタセルを必要とする。例えば、簡単な低域通過フィルタの影響をシミュレートするには唯２つのフィルタセルを用いるだけである。出射一層複雑なフィルタ処理を行うにはフィルタセルを追加する必要がある。この点について、一般に、フィルタの機能が複雑になればなる程、フィルタのセルの数が増大し、これによりフィルタの大きさが増大するようになる。これは、特に、多数のフィルタセルが要求され、しかも利用可能なスペースの大きさが制限されている場合には、問題となる。
効率を低減させることなく、フィルタの大きさを低減させるにはいくつかの異なる手段がある。例えば、米国特許第4,862,402（Shah et al）に記載されているように、かかるフィルタから乗算回路を除去することができる。乗算回路を除去することなく、フィルタの大きさを低減する１つの手段はリソース共有として既知である。慣例のリソース共有には同一の乗算回路を用いて異なるデータ値を異なる係数で乗算することが含まれる。乗算回路は代表的にはディジタルフィルタの最も大きなコンポーネントであるため、リソース共有によるフィルタの乗算回路の数を減少するとによって、その可能性を減少することなく、フィルタの寸法（大きさ）を著しく減少させることができる。
しかし、この寸法の減少に基づく利点は慣例のリソース共有により乗算回路の数を減少する手段によって緩和される。
特に、慣例のリソース共有では、２のマルチプレクサを用いてどのデータ値およびどの係数が乗算回路に伝送されるかを制御する。これらマルチプレクサによって伝搬遅延をフィルタセルに導入しこれによりフィルタが作動し得る最大クロック周波数を減少する。さらに、マルチプレクサは追加のスペースを必要とし、これにより乗算回路の数の減少により達成されるスペース節約を損なうようになる。
上述した所に加えて、慣例のリソース共有は適応ディジタルフィルタに固有の問題を適宜に処理しない。この点で、適応ディジタルフィルタは各タップセルに適応回路を含み、この適応回路は、データ伝送に影響を与えるチャネル特性等のような種々のファクタに基づき各タップセルの係数を更新するように設計されている。この適応回路によりフィルタの機能性を高めるものの、この適応回路もフィルタの寸法を増大する。
さらに、既知の最小平均二乗（以下“LMS”と称する）アルゴリズムのような“適応”係数のアルゴリズムは多数の乗算および／または加算作動を係数で行う必要がある。これがため、追加の計算を行うためには各タップセルに数個の乗算および／または加算回路を必要とする。上述した理由で、この追加の回路によりフィルタの全数を著しく増大する。
発明の概要
本発明の目的はフィルタの作動に悪影響を与えることなく、適応ディジタルフィルタに用いられる回路の数を低減し得る手段を提供せんとするにある。
本発明は、ディジタルフィルタの単一フィルタセル内の係数適応回路および乗算回路を共有する手段を提供することによって上述した要求を処理する。本発明によればフィルタセル内の複数のレジスタによって前記係数に対応する値を巡回させ、フィルタセルの１つ以上のデータレジスタがデータ値を巡回させて係数の異なるものが出力される度毎に、データ値が出力されるようにする。次いで、セル内の乗算回路のような回路によってデータ値および係数を処理する。
上述した配列によれば、単一フィルタセル内で、同一の処理回路を用いて複数の係数によりデータ値を処理することができる。従って、フィルタセルに少数の回路を用いてフィルタの能力を減少させることなく、かかるセルを含むフィルタの大きさを低減させることができる。
これがため、あるアスペクトによれば、本発明は請求項１に規定されたディジタルフィルタである。
本発明の好適な例は請求項２に規定されている。
本発明のこの特徴によれば、システムへのデータの入力を促進してフィルタセルのリソースを追加のデータ値によって共有することができる。
本発明の特に好適な例は請求項６に規定されている。
本発明のこの特徴によれば、単一のフィルタセルの係数を更新する回路を共有し、これによりフィルタの大きさを更に低減させることができる。
たのアスペクトによれば、本発明によって請求項１０に規定されているようにディジタルフィルタセルに処理データを発生する方法を提供する。
この方法によれば単一フィルタセル内にフィルタ係数適用回路およびこれら係数の処理に用いられる回路の双方を含めることによって、フィルタセルに必要な回路の大きさを低減させることができる。これがため、この方法によればフィルタに必要なフィルタセルの数を低減し、これにより、フィルタ全体の大きさをも低減させることができる。
他のアスペクトによれば、本発明は請求項１５に規定されたディジタルフィルタを提供する。
この概要を記載することにより本発明の特性を迅速に理解することができる。
【図面の簡単な説明】
図１は本発明適応ＦＩＲフィルタを示すブロック図である。
図２は図１の適応ＦＩＲフィルタに用いられるフィルタセルの第１例を示すブロック図である。
図３は図２のフィルタセルにおけるデータ値および係数値の巡回を示すタイミング表である。
図４は図１のＦＩＲフィルタに用いられるフィルタセルの第２例を示すブロック図である。
発明を実施するための最良の形態
第１例：
先ず最初に、本発明は任意の型のディジタルフィルタに用いることができるが本発明は適応ＦＩＲフィルタの態様で説明する。この点について、図１は本発明に従って共有するリソースを実行するフィルタセルを有する適応ＦＩＲフィルタを示す。図１に示すように、ディジタルフィルタ１は加算回路２および複数のフィルタセル４（4a,4b,...）を含む。これらフィルタ任意数のセル４はフィルタの所望の機能に応じてディジタルフィルタ１に含めることができる。
ディジタルフィルタ１は所定のサンプリング比で信号からデータをサンプリングし、図１に記号６で示されるサンプル化されたデータをサンプリングクロック信号に従ってフィルタセル４の各々に逐次シフトすることによって作動する。例えば、サンプリング化されたデータ６は第１サンプリングクロックパルスに応答してフィルタセル４内にシフトされる。次いで、追加のデータを次のサンプリングクロックパルスでサンプル化すると、この追加のデータはフィルタセル4aにシフトされ、フィルタセル4aに既に存在するデータはフィルタセル4bにシフトされ、これを繰返す。
フィルタセル４の各々はサンプリングクロック信号の単一周期内にサンプル化データを処理する。この処理は図１に示す外部入力７を考慮に入れることができ、その例を以下に詳細に示す。サンプル化データが一つのフィルタセルで処理された後、発生する処理されたデータは加算回路２に出力される。加算回路２はフィルタセル４の各々からの出力データを組合せてフィルタ１の出力を発生する。
図２は図１に示されるフィルタセル4aの内部回路を示す。フィルタセル４は構造的に同一とし、簡潔のために、フィルタセル4aのみをここでは記載する。図２に示すように、フィルタセル4aは入力レジスタ９、マルチプレクサ１０、データレジスタ１１、および処理回路１２、好適には乗算回路、係数レジスタ１４（14a,14b,14c,14d）および論理段１５、１６、１７並びに１８を含む。図２に示す配列はフィルタセル4aにシフトされたデータ値を処理回路１２および係数レジスタ１４により出力された係数の双方を次の記載から明らかなように共有し得るようにする。
図２に示すように、入力レジスタ９はマルチプレクサ１０およびデータレジスタ１１（11a,11b,11c,）と直列に配列する。入力レジスタ９およびデータレジスタ１１は、クロック信号に応答してデータをシフトする慣例のシフトレジスタを具えることができる。この点について、以下に詳細に記載するように、入力レジスタ９によって上述したサンプリングクロック信号に応答してデータをシフトする。これに対し、データレジスタ１１によって巡回クロック信号に応答してデータをシフトし、この巡回クロック信号はサンプリングクロック信号の周波数の倍の周波数を有する。この配置によって入力レジスタ９の１回のシフト毎にデータレジスタ１１の各々を２回シフトする。
データレジスタ11aは各巡回クロックパルスで処理回路１２にデータ値を出力する。図２に示すように、この同一のデータ値はフィードバック経路２０を経てマルチプレクサ１０にフィードバックする。また、マルチプレクサ１０は選択信号２１および入力レジスタ９からの出力を受信する。選択信号２１はマルチプレクサ１０によりサンプリングクロックパルス中フィードバック経路２０からのデータをシフトするとともにマルチプレクサ１０により巡回クロックパルス中フィードバック経路２０からのデータをシフトする。この配置により巡回クロックパルス中データ値はデータレジスタ内を巡回する。しかし、各サンプリングクロックパルスで入力レジスタ９からの追加のデータ値をデータレジスタ１１内にシフトし、ここで追加のデータ値は巡回する。これがため、要約するに、データレジスタ１１は所定時間に亘りデータ値の第２組を巡回するとともにこの所定時間に続き、データレジスタ１１は所定時間に亘り（追加のデータ値を含む）データ値の第２組を巡回し、これを続ける。
この点で、データレジスタ１１は同一数のデータレジスタ値を巡回するように設計されている。従って、追加のデータ値をデータレジスタ１１に入力する度毎に、データレジスタ１１内に既にあるデータ値の一つを除去する。特に、フィードバック経路２０のデータ値（例えば、処理回路１２への最終出力であったデータ値）は除去される。その理由はデータ値がデータレジスタ１１に逆に入力しないからである。サンプリングクロック周期当たり一つのデータ値のみを除去するため、一般にデータレジスタ１１はデータ値が除去されるまえの複数のサンプリングクロック周期に亘り一つのデータ値を巡回する。この一般的ルール以外は単一データ値が単一データレジスタ内で巡回する場合である。この場合には、データ値は以下に明らかになる理由で、一つのサンプリングクロック周期に亘り巡回する必要があるだけである。一つのデータレジスタのみを有するフィルタセルの例を以下第２例に示す。
係数レジスタ１４は、複数の係数に相当する複数の係数値を巡回して複数の係数値の各々を所定周期中に一回出力するように配列する。さらに具体的に言えば、係数値を係数レジスタ１４間でシフトして、好適には巡回クロック信号の周期に相当する所定周期に係数レジスタ１４aは処理回路１２に係数を出力する。これがため、巡回クロック信号の各周期に処理回路１２はデータレジスタ１１aからデータ値を受けるとともに係数レジスタ１４aから係数を受ける。この時点で、処理回路１２はこれら２つの値を処理し（即ち、乗算し）てフィルタセル用の出力を発生する。この点に関し、乗算回路をここに述べるが、処理回路１２は、勿論本発明を実行し、係数の型を共有するフィルタセルの型に依存する任意の型の回路を具えることができる。
図２に示すように、係数レジスタ１４に関し、この係数レジスタ１４はフィードバック経路２２に沿って係数出力を処理回路１２にフィードバックすることによって係数値を巡回する。この配列によって同一の係数を係数レジスタ１４間で巡回することができ、これによりこれら係数をデータレジスタ１１のデータ値で共有することができる。即ち、上述したように、データレジスタ１１はデータ値が除去される前に、複数のサンプリングクロック周期に対してデータ値を巡回する。これがため、同一のデータ値は数個のサンプリングクロック信号周期に亘り処理回路１２に数回出力する。同一のデータ値が処理回路１２に出力される度毎に異なる係数値が係数レジスタ１４aから処理回路に出力される。これがため、各係数値は各係数で処理される。この処理を図２および図３につき以下に示す。
図２に示す本発明の好適な例では、複数の論理段１５，１６，１７および１８を係数レジスタ１４間に配列する。これら論理段は外部入力２５，２６，２７および２８をそれぞれ受けて、必要に応じ、係数レジスタ１４により出力された係数に相当する更新された係数値を計算する。特に、上述したように、フィルタセル４aは適応フィルタセルであり、その中の係数が周期的に更新され、例えば、伝送チャネルの変化等により生ずるデータ値の不所望な変化を補正する。本発明では、これらの更新は論理段１５乃至１８を経て行い、これら論理段では外部入力２５乃至２８はフィルタエラー（即ち、期待フィルタ出力および実際のフィルタ出力間の差）等を具え得るようになる。
これがため、本発明では、係数計算は各々が適宜の係数レジスタ間で達成される個別のパイプ−ライン段に“分割”される。従って、本発明のこれらの例では、係数レジスタ１４b、１４cおよび１４dの係数値は実際の係数、従ってC2,C3およびC4のダッシュ記号表示を具える必要はない。むしろ、これら係数レジスタの係数値は実際の係数の計算による瞬時値を表わすことができる。本発明のこの特徴は有利である。その理由は、係数巡回および係数更新を同時に行い、これによりフィルタセル４ａを実現するに必要なハードウエアの数をさらに減少するからである。
本発明の好適な例では、論理段１５乃至１８によって既知のＬＭＳアルゴリズムを用いて係数を更新する。しかし、本発明はこのアルゴリズムを用いる係数の更新に限定されるものではなく、任意のこの種アルゴリズムを用いることができる。
図３は１乃至８のデータ値および１乃至４の係数値に対する時間T0乃至T13からのディジタルフィルタセル４aの作動を説明するために用いられるタイムテーブルを示す。特に、図３に示すように、時間T0では、１、２、３および４の係数値はデータレジスタ１４a、１４b、１４cおよび１４dにそれぞれ在るが、１、２および３のデータ値はデータレジスタ１１a、１１bおよび１１cにそれぞれ在り、４のデータ値は入力レジスタ９に在る。次いで、処理回路１２および１、２、３および４の係数値の共有を示すために、フィルタセル4aを経てデータ値４の経路をトレースする。しかし、データ値４に関する次の記載はフィルタセル4aへの全てのデータ値（データ値１、２、３、５、６、．．．）入力に等しく適用されること明らかである。
先ず始めに、時間T1で、サンプリングクロックパルスが発生したことを示す信号に応答して、データ値４をデータレジスタ１１cにシフトし、データ値５を外部ソース（図示せず）から入力レジスタ９にシフトする。これによりデータ値２、３および４がデータレジスタ１１で巡回することを保持する。これらデータ値の巡回時間は図３に括弧３０によって示す。即ち、図３に示すように、時間T1で、データ値４がデータレジスタ１１cに在り、時間T2で、データ値４がデータレジスタ１１bに在り、時間T3で、データ値４はデータレジスタ１１aに在る。データレジスタ１１aから、データ値４は処理回路１２に出力し、マルチプレクサ１０にフィードバックする。上述したように、（サンプリングクロックパルスとは相違して）巡回クロックパルスによってデータレジスタ１１a、１１bおよび１１c間でデータ値４のシフトを制御する。
データ値４の前述した巡回がデータレジスタ１１内に生じると同時に、１乃至４の係数値は、巡回クロック信号に従って係数レジスタ４内で巡回する。即ち、図３に示すように時間T1で、係数値２は係数レジスタ１４aに在り、時間T2で、係数値３は係数レジスタ１４aに在り、時間T3で、係数値４は係数レジスタ１４aに在る。これがため、時間T3で（即ち、データ値４がデータレジスタ１１aから出力されると同時に）係数値４は処理回路１２に出力され、ここで係数値４をデータ値４とともに処理する。
時間T3に続き、時間T4では、データ値４をデータレジスタ１１cに戻して巡回し、（その理由は選択信号２１がサンプリングクロックパルスの受信を示していないので）且つ係数値１を係数レジスタ１４aから出力する。これがため、時間T4後に４つの係数値（即ち、１、２、３および４）全部は、データ値４がデータレジスタ１１で巡回した時間中に１回出力する。従って、時間T5で（即ち、サンプリングクロックパルスの入力時に）、係数値は新たな巡回サイクルを開始し、図３に括弧３１で示される２−３−４−１の順序で巡回する。
また、時間T5で選択信号２１はサンプリングクロックパルスが受信されたことをマルチプレクサ１０に示す。これがため、時間T5でデータ値５を入力レジスタ９からデータレジスタ１１cにシフトするが、同時にデータ値２をデータレジスタ１１から除去する。即ち、この時点で、データ値２はマルチプレクサ１０に入力され、このマルチプレクサ１０によってデータ値５を選択するが、データレジスタ１１cにシフトされるデータ値２は選択しない。これによりデータ値３、４および５はデータレジスタ１１で巡回を保持され、サンプリングクロックパルスで入力されたデータ値６は入力レジスタ９に保持される。データ値３、４および５に対する巡回時間は図３に括弧３２で示す。データ値３、４および５の巡回は係数レジスタ１４の係数値１、２、３および４と同時に上述したように継続される。これらの状況の結果、時間T6で、データ値４は処理回路１２に出力され、且つ係数値３も処理回路１２に出力される。
その後、データ値３、４および５の巡回はデータ値６が時間T9でデータレジスタ１１cにシフトされるまで継続される。この点でデータ値６はサンプリングクロックパルスが受信されたことの表示に応答してデータレジスタ１１cにシフトされる。また、サンプリングクロックパルスによってデータ値７を図示のように入力レジスタ９に入力する。また、時間T9でデータ値４は係数レジスタ１４aからの係数値２とともに処理回路１２に出力される。その後、データレジスタ１１のデータ値４、５および６の巡回は（図３に括弧３４で示されるように）継続するが、係数は係数レジスタ１４で同時に巡回され続ける。図３に示すように、この同一巡回サイクル中、時間T12でデータ値４および係数値１をデータレジスタ１１cおよび係数レジスタ１４aを経て処理回路１２にそれぞれ出力する。その後、時間T13でデータ値４を上述したようにデータレジスタ１１から除去する。
これがため、上述した例から明らかなように、フィルタセル４aは係数１、２、３および４の各々によりデータ値４を処理する。これは図３の円内の数値によって強調表示される。さらに、フィルタセル４aは同一の処理回路を用いてかかる処理を行う。従って、本発明によって単一のフィルタセル内で係数値および処理回路１２の双方の共有を達成する。
第２例：
この時点で、本発明は、上述したように、４つのデータ値および４つの係数を用いることに限定されるものではない。むしろ、係数を巡回して異なる係数を出力する度毎にデータ値を出力する期間と少なくとも同一の長さの時間に亘りフィルタセル内のデータレジスタがデータ値を巡回する限り、任意数の係数およびデータ値を一つのフィルタセルに用いることができる。さらに、本発明は係数レジスタ間に散在する論理段を用いて実現する必要はない。
この点で、図４は異なる種々の論理段が係数レジスタ間に散在しない２つの係数および１つのデータレジスタを用いるフィルタの例を示す。図４に示す本発明の例、即ち、フィルタセル４０は入力レジスタ４１、データレジスタ４２、マルチプレクサ４４、４５、４６および４７、記憶レジスタ４８、四捨五入回路４９、乗算回路５０、加算回路５１、係数更新（結合）回路５２および係数レジスタ５３および５４を具える。本例において、フィルタセル４０の作動は本質的には図２に示すフィルタセル４aと同じである。従って、ここでは上述したフィルタセル４aの作動とは異なるフィルタセル４０の作動について説明する。
この点で、入力レジスタ４１、マルチプレクサ４５および係数レジスタ５３および５４は上述した関連特性の機能、作動とほぼ同一である。従って、その詳細な説明は便宜上ここでは省略する。しかし、フィルタセル４０において（複数のデータ値でなく）単一のデータ値がサンプリングクロック信号周期中データレジスタ４２内で巡回することに価値がある。さらに、マルチプレクサ４４は入力レジスタ４１に直列に設けて入力レジスタ４１に対する入力にデータ値を選択し得るようにする。同様に配置されたマルチプレクサを上述したフィルタセル４aに加えることもできる。
フィルタセル４０は上述したフィルタセル４aに含まれない記憶レジスタ４８を具える。この記憶レジスタ４８はデータ値と各係数との積を記憶する。所定の時間周期で、即ち、各サンプリングクロックパルスでマルチプレクサ４７によってこれらの値を加算回路５１に供給してこの加算回路によってこれらの値を加算してその積の和をフィルタセル４０から発生する。四捨五入回路４９によってもデータ値との乗算前に更新係数値を四捨五入する。係数更新回路５２を用いて例えばフィルタエラー（即ち、期待フィルタ出力および実際のフィルタ出力間の差）、前のフィルタセルまたは孔とのフィルタセルからの出力等に基づいて係数値を更新する。また、読取り／書込みタップ信号５６により制御されるマルチプレクサ４６によってフィルタセル４０がフィルタセルから係数を読取り且つフィルタセルに係数を書込み得るようにする。
作動に当たり、フィルタセル４０は係数レジスタ５３および５４で係数を巡回させるとともにデータレジスタ４２でデータ値を巡回させる。この巡回は係数更新回路５２が散在論理段よりもむしろ係数の値を更新することを除いて、上述した巡回と同様である。同様に入力レジスタ９へのおよびからの追加のデータの共有は上述した共有と同様である。従って、便宜上これら処理の詳細な説明はここでは省略する。
本発明は特に図示の例について説明した。本発明は上述した例にのみ限定されるものではなく、要旨を変更しない範囲内で種々の変形や変更が可能である。請求の範囲において括弧内の記号または符号は請求の範囲を限定するものではない。また、請求の範囲において“具える”なる表現は請求の範囲に記載した構成素子、工程以外の構成素子や工程をも含めるものとする。
【図１】
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【図２】
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【図３】
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【図４】
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