(57)【特許請求の範囲】
【請求項１】
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素からなる基板（１）と、
前記基板（１）の前記主表面（１ａ）上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の上に配置され、該ドリフト層（２）におけるセル部に開口部（３ａ）が形成された絶縁膜（３）と、
前記セル部に形成され、前記絶縁膜（３）の開口部（３ａ）を通じて、前記ドリフト層（２）の表面とショットキー接触するように形成されたショットキー電極（４）と、前記基板（１）の裏面（１ｂ）に形成されたオーミック電極（５）とを備えてなるショットキーバリアダイオード（１０）と、
前記ショットキー電極（４）のうち前記ドリフト層（２）と接する領域の下方に、前記ドリフト層（２）の表面において前記ショットキー電極（４）と接続されるように形成され、かつ、互いに離間して配置された複数の第２導電型層（８）とを備え、
前記複数の第２導電型層（８）と前記ドリフト層（２）とによりＰＮダイオードが構成され、
前記複数の第２導電型層（８）のチャージ量と前記ドリフト層（２）のうち前記複数の第２導電型層（８）の間に挟まれた領域のチャージ量とが一致するように、前記複数の第２導電型層（２）の寸法および第２導電型不純物濃度と前記ドリフト層（２）のうち前記複数の第２導電型層（８）の間に挟まれた領域の寸法および第１導電型不純物濃度とが設定されていることを特徴とするジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項２】
前記複数の第２導電型層（８）の第２導電型不純物濃度が前記ドリフト層（２）のうち前記複数の第２導電型層（８）の間に挟まれた領域の第１導電型不純物濃度よりも高くされていることを特徴とする請求項１に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項３】
前記ショットキー電極（４）のうち前記ドリフト層（２）と接する領域の中心に対する径方向において、前記複数の第２導電型層（８）の幅（Ｗ２）が該複数の第２導電型層（８）の間隔（Ｗ１）よりも狭くされていることを特徴とする請求項１または２に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項４】
前記複数の第２導電型層（８）は、前記ショットキー電極（４）のうち前記ドリフト層（２）と接する領域の中心に位置する中心部（８ａ）と、該中心部（８ａ）を中心として囲むように配置されていると共に該中心部（８ａ）を中心として点対称とされた複数の環状部（８ｂ〜８ｅ）とを有し、前記複数の環状部（８ｂ〜８ｅ）の最も前記中心部（８ａ）の外周側に配置されるものを外周部（８ｅ）とすると、前記中心部（８ａ）を中心として径方向に切断した断面において、前記複数の環状部（８ｂ〜８ｅ）のうち前記中心部（８ａ）と前記外周部（８ｅ）の間に位置する内周部（８ｂ〜８ｄ）が、前記中心部（８ａ）と前記外周部（８ｅ）の間で対称となる形状とされていることを特徴とする請求項１ないし３のいずれか１つに記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項５】
前記複数の第２導電型層（８）は、前記中心部（８ａ）を中心とした同心円状に並べられていることを特徴とする請求項４に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項６】
前記複数の第２導電型層（８）は、前記中心部（８ａ）が角を丸めた正多角形で構成されていると共に、前記環状部（８ｂ〜８ｅ）も前記中心部（８ａ）と同じ角を丸めた正多角形とされていることを特徴とする請求項４に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項７】
前記セル部の外周領域における前記ドリフト層（２）の表層部において、前記セル部を囲むように形成された第２導電型のリサーフ層（６）を含む終端構造が形成され、
前記外周部（８ｅ）は前記リサーフ層（６）の内側の端部と接触もしくは前記リサーフ層（６）の内部に含まれることを特徴とする請求項４ないし６のいずれか１つに記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）を用いて構成されたジャンクションバリアショットキーダイオード（以下、ＪＢＳという）を備えるＳｉＣ半導体装置に関するものである。
【背景技術】
【０００２】
従来より、ショットキーバリアダイオード（以下、ＳＢＤという）では、ショットキー電極と半導体と界面において、電極材料となる金属と半導体との仕事関数差が小さいため、物性上、ＰＮダイオードと比べて逆方向電圧印加時のリーク電流が大きくなるという問題を有している。
【０００３】
これに対し、従来、特許文献１において、ショットキー接合の一部にＰＮダイオードを作り込み、逆方向電圧印加時のリーク電流を抑制する構造が提案されている。具体的には、ショットキー電極とｎ型半導体層とがショットキー接触させられている領域を囲む周辺部に枠形状のｐ型のリサーフ層を備えると共に、このリサーフ層の内部に高不純物濃度とされたｐ型層をストライプ状に配置もしくは点在させ、このｐ型層がショットキー電極と接する構造とすることで、ＰＮダイオードを作り込んだ構造としている。
【特許文献１】特開２０００−２５２４７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に示されるようなＪＢＳでは、ｐ型層を設計するに当たり、シミュレーションを用いた耐圧設計を行い、各ｐ型層の幅や間隔を適宜調整することでＪＢＳの耐圧が得られるようにしているため、高耐圧を得ることとｐ型層を低抵抗にすることの両立を図ることが難しく、汎用性に乏しいという問題がある。
【０００５】
本発明は上記点に鑑みて、高耐圧を得ることとＰＮダイオードを構成するためにドリフト層の表面に形成される半導体層を低抵抗にすることの両立を図ることができるＪＢＳを備えたＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明では、絶縁膜（３）の開口部（３ａ）を通じて、ドリフト層（２）の表面とショットキー接触するように形成されたショットキー電極（４）と、基板（１）の裏面（１ｂ）に形成されたオーミック電極（５）とを備えてなるショットキーバリアダイオード（１０）がセル部に形成されている共に、ショットキー電極（４）のうちドリフト層（２）と接する領域の下方に、ドリフト層（２）の表面においてショットキー電極（４）と接続されるように、かつ、互いに離間するように配置された複数の第２導電型層（８）が形成され、複数の第２導電型層（８）とドリフト層（２）とによりＰＮダイオードが構成されたジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置において、複数の第２導電型層（８）のチャージ量とドリフト層（２）のうち複数の第２導電型層（８）の間に挟まれた領域のチャージ量とが一致するように、複数の第２導電型層（２）の寸法および第２導電型不純物濃度とドリフト層（２）のうち複数の第２導電型層（８）の間に挟まれた領域の寸法および第１導電型不純物濃度とを設定することを特徴としている。
【０００７】
このように、チャージ量を一致させることを前提として各部の設計を行うことで、各部の設計を容易に行うことが可能となり、高耐圧を得ることとＰＮダイオードを構成するためにドリフト層（２）の表面に形成される複数の第２導電型層（８）を低抵抗にすることの両立を図ることができるＪＢＳを容易に設計することが可能となる。
【０００８】
この場合、複数の第２導電型層（８）の第２導電型不純物濃度がドリフト層（２）のうち複数の第２導電型層（８）の間に挟まれた領域の第１導電型不純物濃度よりも高くされるようにすると好ましい。このようにすれば、オフ時に複数の第２導電型層（８）から延びる空乏層によってドリフト層（２）のうち複数の第２導電型層（８）の間に挟まれた領域を完全空乏化し易くすることができると共に、オン抵抗の低減を図ることが可能となる。
【０００９】
さらに、ショットキー電極（４）のうちドリフト層（２）と接する領域の中心に対する径方向において、複数の第２導電型層（８）の幅（Ｗ２）が該複数の第２導電型層（８）の間隔（Ｗ１）よりも狭くなるようにすると好ましい。このようにすれば、オン抵抗の低減を図ることが可能となる。
【００１０】
このような複数の第２導電型層（８）としては、例えば、ショットキー電極（４）のうちドリフト層（２）と接する領域の中心に位置する中心部（８ａ）と、該中心部（８ａ）を中心として囲むように配置されていると共に該中心部（８ａ）を中心として点対称とされた複数の環状部（８ｂ〜８ｅ）とを有した構造とし、複数の環状部（８ｂ〜８ｅ）の最も中心部（８ａ）の外周側に配置されるものを外周部（８ｅ）とすると、中心部（８ａ）を中心として径方向に切断した断面において、複数の環状部（８ｂ〜８ｅ）のうち中心部（８ａ）と外周部（８ｅ）の間に位置する内周部（８ｂ〜８ｄ）が、中心部（８ａ）と外周部（８ｅ）の間で対称となる形状とすることができる。
【００１１】
この場合、複数の第２導電型層（８）は、中心部（８ａ）を中心とした同心円状に並べたレイアウトとしても良いし、中心部（８ａ）を角を丸めた正多角形とし、環状部（８ｂ〜８ｅ）も中心部（８ａ）と同じ角を丸めた正多角形としたレイアウトとしても良い。
【００１２】
また、ドリフト層（２）の表層部において、セル部を囲むように形成された第２導電型のリサーフ層（６）を含む終端構造を形成し、複数の第２導電型層（８）のうち最も中心部（８ａ）に対して外周側に位置する外周部（８ｅ）をリサーフ層（６）の内側の端部に接触させることができる。
【００１３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１５】
（第１実施形態）
本発明の第１実施形態について説明する。図１に、本実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図を示す。また、図２に、図１に示すＳｉＣ半導体装置の上面レイアウト図を示す。図１は、図２のＡ−Ａ断面に相当する断面図である。以下、これらを参照して、本実施形態のＳｉＣ半導体装置について説明する。
【００１６】
図１に示すように、ＳｉＣ半導体装置は、例えば２×１０18〜１×１０21ｃｍ-3程度不純物濃度とされた炭化珪素からなるｎ+型基板１を用いて形成されている。ｎ+型基板１の上面を主表面１ａ、主表面１ａの反対面である下面を裏面１ｂとすると、主表面１ａ上には、基板１よりも低いドーパント濃度、例えば５×１０15（±５０％）ｃｍ-3程度の不純物濃度とされた炭化珪素からなるｎ-型ドリフト層２が積層されている。これらｎ+型基板１およびｎ-型ドリフト層２のセル部にＳＢＤ１０が形成されていると共に、その外周領域に終端構造が形成されることでＳｉＣ半導体装置が構成されている。
【００１７】
具体的には、ｎ-型ドリフト層２の表面には、セル部において部分的に開口部３ａが形成されたシリコン酸化膜などで構成された絶縁膜３が形成され、この絶縁膜３の開口部３ａにおいてｎ-型ドリフト層２と接触するように、例えばＭｏ（モリブデン）、Ｎｉ（ニッケル）もしくはＴｉ（チタン）またはその合金にて構成されたショットキー電極４が形成されている。絶縁膜３に形成された開口部３ａは、図２に示すように円形状とされており、ショットキー電極４はこの円形状の開口部３ａにおいてｎ-型ドリフト層２にショットキー接続されている。そして、ｎ+型基板１の裏面と接触するように、例えばＮｉ、Ｔｉ等により構成されたオーミック電極５が形成されている。これにより、ＳＢＤ１０が構成されている。
【００１８】
また、ＳＢＤ１０の外周領域に形成された終端構造として、ショットキー電極４の両端位置において、ショットキー電極４と接するように、ｎ-型ドリフト層２の表層部にｐ型リサーフ層６が形成されていると共に、ｐ型リサーフ層６の外周をさらに囲むように複数個のｐ型ガードリング層７等が配置され、終端構造が構成されている。ｐ型リサーフ層６は、例えばＡｌを不純物として用いて構成されたものであり、例えば、５×１０16〜１×１０18ｃｍ-3程度の不純物濃度で構成されている。これらｐ型リサーフ層６やｐ型ガードリング層７は、図２に示すようにセル部を囲むように円環状とされ、これらを配置することにより、ＳＢＤ１０の外周において電界が広範囲に延びるようにでき、電界集中を緩和できるため、耐圧を向上させることができる。
【００１９】
さらに、終端構造を構成する部分のうち最もセル部側に位置しているｐ型リサーフ層６の内側（内周側）の端部よりもさらに内側に、ショットキー電極４と接するように構成されたｐ型層８が形成されることで、ｐ型層８とｎ-型ドリフト層２によるＰＮダイオードが作り込まれたＪＢＳを構成している。ｐ型層８は、図２に示すように、セル部の外縁（ショットキー電極４の外縁）に沿うような円環状とされ、ショットキー電極４のうちｎ-型ドリフト層２と接触する領域の中心に位置する円形状の中心部８ａを中心として、同心円状に複数個（本実施形態では４個）の円環状部８ｂ〜８ｅが配置されている。また、複数個の円環状部８ｂ〜８ｅのうちの最も外周側に位置する外周部８ｅがｐ型リサーフ層６の内側の端部と接触もしくはリサーフ層６の内部に含まれるように配置されている。そして、中心部８ａと外周部８ｅとの間に配置される内周部８ｂ〜８ｄが、中心部８ａを中心とする径方向に切断する断面において、対称的に配置されるように、各ｐ型層８ａ〜８ｅが等しい間隔Ｗ１だけ空けた配置とされ、かつ、各ｐ型層８ａ〜８ｅの幅Ｗ２（図２の径方向寸法）も等しくされた構造とされている。
【００２０】
これら各ｐ型層８ａ〜８ｅとｎ-型ドリフト層２のうち各ｐ型層８ａ〜８ｅの間に挟まれる領域は、これらのチャージ量が一致するような設計、すなわち各ｐ型層８ａ〜８ｅのチャージ量（正孔電荷量）とｎ-型ドリフト層２のうち各ｐ型層８ａ〜８ｅの間に挟まれる領域のチャージ量（電子電荷量）とが一致する設計とされている。そして、オフ時に各ｐ型層８ａ〜８ｅからｎ-型ドリフト層２に向かって伸びる空乏層により、ｎ-型ドリフト層２のうち各ｐ型層８ａ〜８ｅに挟まれた領域が完全空乏化するように、各ｐ型層８ａ〜８ｅの不純物濃度がｎ-型ドリフト層２の不純物濃度よりも高くされている。さらに、各ｐ型層８ａ〜８ｅの幅Ｗ２および不純物濃度がオン抵抗に寄与し、幅Ｗ２が狭く各ｐ型層８ａ〜８ｅの不純物濃度が狭いほどオン抵抗を低くできるため、少なくとも各ｐ型層８ａ〜８ｅの幅Ｗ２が間隔Ｗ１よりも狭くされている。
【００２１】
例えば、上記のようにｎ-型ドリフト層２が５×１０15（±５０％）ｃｍ-3程度の不純物濃度とされる場合、各ｐ型層８は、５×１０17〜１×１０20ｃｍ-3程度の不純物濃度で構成され、各ｐ型層８の間隔Ｗ１が２．０±０．５μｍ程度とされ、幅Ｗ２が１．５±０．５μｍ程度とされる。
【００２２】
このような構造のＪＢＳを備えたＳｉＣ半導体装置では、ショットキー電極４をアノードとオーミック電極５をカソードとして、ショットキー電極４に対してショットキー障壁を超える電圧を印加すると、ショットキー電極４とオーミック電極の間に電流が流れる。
【００２３】
一方、オフ時には、ショットキー電極４の下方に配置した複数個のｐ型層８からｎ-型ドリフト層２に向かって伸びる空乏層により、ｐ型層８に挟まれたｎ-型ドリフト層２が完全空乏化する。このため、逆方向電圧印加時のリーク電流を低減することが可能となる。
【００２４】
次に、本実施形態にかかるＳｉＣ半導体装置の製造方法について説明する。図３は、図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。なお、図３中では図を簡略化してｐ型ガードリング層７を省略してある。
【００２５】
まず、図３（ａ）に示す工程では、ｎ+型基板１の主表面１ａにｎ-型ドリフト層２をエピタキシャル成長させる。続いて、図３（ｂ）に示す工程では、ＬＴＯ（low-temperature oxide）等で構成されたマスク１１を配置したのち、フォトリソグラフィ・エッチング工程にてマスク１１のうちｐ型リサーフ層６およびｐ型ガードリング層７の形成予定領域を開口させる。そして、このマスク１１を用いて例えばＡｌなどのｐ型不純物をイオン注入し、熱処理などによって活性化することでｐ型リサーフ層６およびｐ型ガードリング層７を形成する。
【００２６】
次に、図３（ｃ）に示す工程では、マスク１１を除去したのち、再びＬＴＯ等で構成されたマスク１２を配置し、フォトリソグラフィ・エッチング工程にてマスク１２のうちｐ型層８の形成予定領域を開口させる。そして、このマスク１２を用いて例えばＡｌなどのｐ型不純物をイオン注入し、熱処理などによって活性化することでｐ型層８ａ〜８ｅを形成する。
【００２７】
このｐ型層８ａ〜８ｅの形成に当たり、各ｐ型層８ａ〜８ｅとｎ-型ドリフト層２のうち各ｐ型層８ａ〜８ｅの間に挟まれる領域のチャージ量が一致するように設計を行う。すなわち、各ｐ型層８ａ〜８ｅのチャージ量（正孔電荷量）とｎ-型ドリフト層２のうち各ｐ型層８ａ〜８ｅの間に挟まれる領域のチャージ量（電子電荷量）を予め同じ値に決めておき、そのチャージ量となるように各ｐ型層８ａ〜８ｅの濃度や間隔Ｗ１を設計する。このとき、チャージ量を予め決めておけば、ｐ型層８ａ〜８ｅの不純物濃度および各ｐ型層８ａ〜８ｅの幅Ｗ２が決まり、さらにｎ-型ドリフト層２に基づいて各ｐ型層８ａ〜８ｅの間隔Ｗ１も決まる。このため、ｐ型層８ａ〜８ｅの設計を容易に行うことが可能となる。
【００２８】
なお、ここでは図３（ｂ）に示す工程と図３（ｃ）に示す工程を別工程としたが、マスク１１、１２を１つのマスクとし、このマスクのうちｐ型リサーフ層６、ｐ型ガードリング層７およびｐ型層８の形成予定領域を開口させたのち、マスク上からｐ型不純物をイオン注入すると共に活性化することでｐ型リサーフ層６、ｐ型ガードリング層７およびｐ型層８を同時に形成することもできる。
【００２９】
その後、図３（ｄ）に示す工程では、マスク１２を除去したのち、ｎ+型基板１の裏面１ｂ側にＮｉ、Ｔｉ等により構成される金属層を形成することにより、オーミック電極５を形成する。さらに、例えば、犠牲酸化でＳｉＣ表面を清浄化した後、プラズマＣＶＤによりシリコン酸化膜を成膜したのち、これをリフロー処理することで絶縁膜３を成膜し、フォトリソグラフィ・エッチング工程を経て、絶縁膜３に対して開口部３ａを形成する。
【００３０】
そして、図３（ｅ）に示す工程では、開口部３ａ内を含めて絶縁膜３の上にＭｏ、ＮｉもしくはＴｉで構成される金属層を形成したのち、この金属層をパターニングすることでショットキー電極４を形成する。これにより、図１に示したＪＢＳを備えたＳｉＣ半導体装置が完成する。
【００３１】
以上説明した本実施形態のＳｉＣ半導体装置では、これら各ｐ型層８ａ〜８ｅとｎ-型ドリフト層２のうち各ｐ型層８ａ〜８ｅの間に挟まれる領域は、これらのチャージ量が一致するような設計、すなわち各ｐ型層８ａ〜８ｅのチャージ量（正孔電荷量）とｎ-型ドリフト層２のうち各ｐ型層８ａ〜８ｅの間に挟まれる領域のチャージ量（電子電荷量）とが一致する設計としている。このようにチャージ量を一致させることを前提とすれば、各部の設計を容易に行うことが可能となると共に、以下の効果を得ることが可能となる。これについて、図４〜図１２を参照して説明する。
【００３２】
図４は、各ｐ型層８ａ〜８ｅの間隔Ｗ１を変化させてＪＢＳの耐圧の変化を調べた結果を示すグラフである。また、図５は、ｎ-型ドリフト層２の濃度を変化させてＪＢＳの耐圧の変化を調べた結果を示すグラフである。
【００３３】
これら図４、図５に示されるように、各ｐ型層８ａ〜８ｅの間隔Ｗ１を変化させたり、ｎ-型ドリフト層２の濃度を変化させたりしても、ＪＢＳの耐圧の変化がほとんど無いことが分かる。したがって、チャージ量を一致させることを前提として各部の設計を行えば、各部の設計を容易に行うことが可能となり、かつ、各ｐ型層８ａ〜８ｅの間隔Ｗ１やｎ-型ドリフト層２の濃度に拘わらず、高い耐圧のＪＢＳとすることが可能となる。
【００３４】
また、ｐ型層８ａ〜８ｅのｐ型不純物濃度を５×１０15ｃｍ-3とし、ｎ-型ドリフト層２のｎ型不純物濃度を５×１０15ｃｍ-3としたシミュレーションモデル１と、ｐ型層８ａ〜８ｅのｐ型不純物濃度を１×１０16ｃｍ-3とし、ｎ-型ドリフト層２のｎ型不純物濃度を５×１０15ｃｍ-3としたシミュレーションモデル２とを想定して、ＪＢＳでの電界分布や等電位分布、および、ドレイン電圧−ドレイン電流特性を調べた。図６〜図８は、シミュレーションモデル１の結果を示す図、図９〜図１１は、シミュレーションモデル２の結果を示した図である。
【００３５】
図６、図９に示すＪＢＳでの電界分布や図７、図１０に示すＪＢＳでの等電位分布から分かるように、ｐ型層８ａ〜８ｅの不純物濃度に拘わらず、ＪＢＳの直下、つまりｐ型層８ａ〜８ｅの下方でのｎ-型ドリフト層２内において電界や等電位線がフラットな特性を示している。これは、定格以上の電圧または電流が印加されるような所謂サージ発生時などの特別な状態に対して高い耐量を得ることができることを意味している。そして、図８、図１１に示すドレイン電圧−ドレイン電流特性から分かるように、耐圧が共に２０００Ｖ以上という高い値になっている。
【００３６】
このように、チャージ量を一致させることを前提として各部の設計を行うことで、各部の設計を容易に行うことが可能となり、高耐圧を得ることとＰＮダイオードを構成するためのｐ型層８ａ〜８ｅを低抵抗にすることの両立を図ることができるＪＢＳを容易に設計することが可能となる。
【００３７】
（第２実施形態）
本発明の第２実施形態について説明する。図１２は、本実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の上面レイアウト図である。この図のＢ−Ｂ断面が図１と一致する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＪＢＳおよび終端構造のレイアウト構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００３８】
図１２に示すように、本実施形態では、ｐ型リサーフ層６の内側の端部を角を丸めた正方形とし、各ｐ型層８ａ〜８ｅもその形状に合わせて角を丸めた正方形状としている。換言すると、中心部８ａが角を丸めた正方形とされ、それを囲むように他のｐ型層８ｂ〜８ｅも角を丸めた正方形の枠状とされている。このような構成にしても、上記第１実施形態と同様の効果を得ることができる。
【００３９】
（第３実施形態）
本発明の第３実施形態について説明する。図１３は、本実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の上面レイアウト図である。この図のＣ−Ｃ断面がほぼ図１と一致する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＪＢＳおよび終端構造のレイアウト構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００４０】
図１３に示すように、本実施形態では、ｐ型リサーフ層６の内側の端部を正六角形とし、その内側に正六角形とされたｐ型層８を多数ハニカム状に配置した構造としている。各ｐ型層８は同サイズとされ、各ｐ型層８の間（各ｐ型層８の周囲を囲む部分）のｎ-型ドリフト層２は等間隔とされている。そして、各ｐ型層８は、ショットキー電極４の中心に対して点対称に配置されている。なお、図１３のＣ−Ｃ断面中において、ｐ型層８は６個しか配置されていないため、実際には図１の断面とｐ型層８の個数が異なるが、図１３で示したｐ型層８の個数などは単なる例示であり、これ以上の数であっても構わない。このような構成にしても、上記第１実施形態と同様の効果を得ることができる。
【００４１】
（第４実施形態）
本発明の第４実施形態について説明する。図１４は、本実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の上面レイアウト図である。この図のＤ−Ｄ断面がほぼ図１と一致する。本実施形態のＳｉＣ半導体装置は、第２実施形態に対してＪＢＳや終端構造のレイアウト構成を変更したものであり、その他に関しては第２実施形態と同様であるため、異なる部分についてのみ説明する。
【００４２】
図１４に示すように、本実施形態では、ｐ型リサーフ層６の内側のｐ型層８を一方向に沿って延びる線状にし、それを複数本並べることでストライプ形状に配置している。各ｐ型層８は同サイズとされ、各ｐ型層８の間（各ｐ型層８に挟まれる部分）のｎ-型ドリフト層２は等間隔とされている。そして、各ｐ型層８は、ショットキー電極４の中心として点対称（紙面上下方向に中心線を引いたとすると線対称）に配置されている。なお、ｐ型リサーフ層６やｐ型ガードリング層７の形状もそれに合せて四角形としているが、第２実施形態と同様に四隅を丸めても構わない。このような構成にしても、上記第１実施形態と同様の効果を得ることができる。
【００４３】
（他の実施形態）
上記各実施形態では、各図においてｐ型層８の数の一例を示したが、これに限るものではない。また、第３実施形態において、ｐ型リサーフ層６の内側の端部の形状やｐ型層８の形状として、角を丸めた正方形を例に挙げて説明したが、その他の角を丸めた正多角形としても構わない。
【００４４】
また、上記各実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とするＳｉＣ半導体装置について説明したが、各導電型を反転させた構造としても良い。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の上面レイアウト図を示す。
【図３】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図４】各ｐ型層の間隔Ｗ１を変化させてＪＢＳの耐圧の変化を調べた結果を示すグラフである。
【図５】ｎ-型ドリフト層の濃度を変化させてＪＢＳの耐圧の変化を調べた結果を示すグラフである。
【図６】シミュレーションモデル１のＪＢＳでの電界分布を示した模式図である。
【図７】シミュレーションモデル１のＪＢＳでの等電位分布を示した模式図である。
【図８】シミュレーションモデル１のＪＢＳでのドレイン電圧−ドレイン電流特性を示した模式図である。
【図９】シミュレーションモデル２のＪＢＳでの電界分布を示した模式図である。
【図１０】シミュレーションモデル２のＪＢＳでの等電位分布を示した模式図である。
【図１１】シミュレーションモデル２のＪＢＳでのドレイン電圧−ドレイン電流特性を示した模式図である。
【図１２】本発明の第２実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の上面レイアウト図である。
【図１３】本発明の第３実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の上面レイアウト図である。
【図１４】本発明の第４実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の上面レイアウト図である。
【符号の説明】
【００４６】
１…ｎ+型基板、１ａ…主表面、１ｂ…裏面、２…ｎ-型ドリフト層、３…絶縁膜、３ａ…開口部、４…ショットキー電極、５…オーミック電極、６…ｐ型リサーフ層、７…ｐ型ガードリング層、８…ｐ型層、８ａ…中心部、８ｂ〜８ｄ…内周部、８ｅ…外周部、１０…ＳＢＤ、１１…マスク、１２…マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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