(57)【特許請求の範囲】
【請求項１】
複数のメモリセルが配列されたメモリセルアレイを備え、
前記メモリセルは、しきい値電圧が４値以上に設定可能なトランジスタを有し、
前記メモリセルアレイにおいて、４以上の前記メモリセルをひとまとめとしてデータの一単位が構成され、
前記データの一単位に属する複数の前記メモリセルにおける前記トランジスタの前記しきい値電圧は、全て異なる値に設定されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記トランジスタの前記しきい値電圧はＮ値（Ｎは４以上の自然数）に設定可能であり、
Ｍ個（Ｍは４以上Ｎ以下の自然数）の前記メモリセルをひとまとめとして前記データの一単位が構成されていることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
Ｎ＝Ｍであることを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記Ｍ個のメモリセルは、前記不揮発性半導体記憶装置が形成される基板内において隣接して形成されていることを特徴とする、請求項２又は３に記載の不揮発性半導体記憶装置。
【請求項５】
請求項１に記載の不揮発性半導体記憶装置からのデータの読み出し方法であって、
（ａ）前記データの一単位に属する複数の前記メモリセルの中から、リファレンスメモリセルを一つ特定するステップと、
（ｂ）前記リファレンスメモリセル以外の前記メモリセルが有する前記トランジスタの前記しきい値電圧が、前記リファレンスメモリセルが有する前記トランジスタの前記しきい値電圧よりも相対的に高いか低いかを判定するステップと、
（ｃ）前記ステップ（ａ）及び（ｂ）を、前記データの一単位に属する複数の前記メモリセルの全てが前記リファレンスメモリセルとなるまで繰り返し実行するステップと
を備える、不揮発性半導体記憶装置からのデータの読み出し方法。
【請求項６】
前記不揮発性半導体記憶装置は、前記トランジスタのコントロールゲートとドレインとの間を選択的に短絡する短絡回路をさらに備え、
前記ステップ（ａ）においては、前記短絡回路によって前記コントロールゲートと前記ドレインとが短絡された前記メモリセルを前記リファレンスメモリセルとして特定する、請求項５に記載の不揮発性半導体記憶装置からのデータの読み出し方法。
【請求項７】
請求項１に記載の不揮発性半導体記憶装置へのデータの書き込み方法であって、
前記トランジスタは、コントロールゲートとフローティングゲートとを有し、前記フローティングゲートへ注入された電荷の量によって前記しきい値電圧が可変に設定され、
前記フローティングゲートへの前記電荷の注入時間、及び、前記フローティングゲートへ前記電荷を注入するために前記コントロールゲートへ印加する電圧値のうちの少なくともいずれか一方を、前記データの一単位に属する複数の前記メモリセル間で相対的に異ならせることを特徴とする、不揮発性半導体記憶装置へのデータの書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、特に、しきい値電圧が多値に設定されるトランジスタをそれぞれ備える複数のメモリセル（以下、単に「セル」と称す）をひとまとめとしてデータの一単位が構成される不揮発性半導体多値記憶装置に関するものである。さらにこの発明は、該不揮発性半導体記憶装置からのデータの読み出し方法、及び該不揮発性半導体記憶装置へのデータの書き込み方法に関するものである。
【０００２】
【従来の技術】
従来の不揮発性半導体多値記憶装置は、例えば特開平９−９１９７１号公報に記載されている。図９は、上記公報に記載された従来の不揮発性半導体多値記憶装置に関して、データの書き込み方法を説明するための図である。図９では、１本のワード線Ｗに４個のＭＯＳトランジスタ１０１〜１０４が接続されて、４個のセルＣ１〜Ｃ４でデータの一単位を構成する場合を想定している。ＭＯＳトランジスタ１０１〜１０４はコントロールゲートとフローティングゲートとをそれぞれ有しており、フローティングゲート内に存在する電荷の量によって、しきい値電圧ＶｔｈをそれぞれＶｔｈ１〜Ｖｔｈ４（Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３＜Ｖｔｈ４）の４値に設定可能である。ここでは、ＭＯＳトランジスタ１０１，１０２，１０３，１０４の各しきい値電圧Ｖｔｈが、それぞれＶｔｈ４，Ｖｔｈ３，Ｖｔｈ２，Ｖｔｈ１に設定される場合の書き込み動作について説明する。
【０００３】
まず、図９（Ａ）に示すように、全てのＭＯＳトランジスタ１０１〜１０４のしきい値電圧Ｖｔｈを、最も高い値であるＶｔｈ４に設定する。このとき、ＭＯＳトランジスタ１０１〜１０４の各フローティングゲート内には、十分に電子が蓄積されている。次に、図９（Ｂ）に示すように、ＭＯＳトランジスタ１０２〜１０４の各フローティングゲート内から所定量の電子を放出することにより、ＭＯＳトランジスタ１０２〜１０４の各しきい値電圧ＶｔｈをＶｔｈ３に設定し、その後検証動作を行う。次に、図９（Ｃ）に示すように、ＭＯＳトランジスタ１０３，１０４の各フローティングゲート内から所定量の電子を放出することにより、ＭＯＳトランジスタ１０３，１０４の各しきい値電圧ＶｔｈをＶｔｈ２に設定し、その後検証動作を行う。最後に、図９（Ｄ）に示すように、ＭＯＳトランジスタ１０４のフローティングゲート内から所定量の電子を放出することにより、ＭＯＳトランジスタ１０４のしきい値電圧ＶｔｈをＶｔｈ１に設定し、その後検証動作を行う。
【０００４】
図１０は、上記公報に記載された従来の不揮発性半導体多値記憶装置に関して、データの読み出し方法を説明するための図である。従来の不揮発性半導体多値記憶装置における読み出し動作では、しきい値電圧ＶｔｈがＶ６以上の範囲に属するＭＯＳトランジスタは、しきい値電圧Ｖｔｈ４を有するＭＯＳトランジスタと判断され、しきい値電圧ＶｔｈがＶ４以上Ｖ５以下の範囲に属するＭＯＳトランジスタは、しきい値電圧Ｖｔｈ３を有するＭＯＳトランジスタと判断され、しきい値電圧ＶｔｈがＶ２以上Ｖ３以下の範囲に属するＭＯＳトランジスタは、しきい値電圧Ｖｔｈ２を有するセルとＭＯＳトランジスタされ、しきい値電圧ＶｔｈがＶ１以下の範囲に属するＭＯＳトランジスタは、しきい値電圧Ｖｔｈ１を有するＭＯＳトランジスタと判断される。
【０００５】
【発明が解決しようとする課題】
このように従来の不揮発性半導体多値記憶装置では、複数のＭＯＳトランジスタの各しきい値電圧を、Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３，Ｖｔｈ４（あるいはＶ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６）という電圧の絶対的な値（絶対値）を用いて管理・制御している。ところで、チップ上に複数のＭＯＳトランジスタが形成されている場合、全てのＭＯＳトランジスタが全く同一の物理特性を有することはなく、各ＭＯＳトランジスタ間で少なからず特性のばらつきが生じているのが現実である。このため、書き込みの早いＭＯＳトランジスタ（これは、同じ書き込みストレスに対して、フローティングゲートからの電荷の放出量、あるいはフローティングゲートへの電荷の注入量が他のＭＯＳトランジスタよりも多く、しきい値電圧が大きくシフトするＭＯＳトランジスタを意味する）もあれば、逆に書き込みの遅いＭＯＳトランジスタも存在する。
【０００６】
従って、従来の不揮発性半導体多値記憶装置のように、特性の異なる複数のＭＯＳトランジスタの各しきい値電圧を電圧の絶対値を用いて制御するためには、上記のように、書き込み時間を複数の微小単位時間に分割し、各微小単位時間ごとに所定の書き込みストレスを印加してしきい値電圧をシフトさせ、その都度しきい値電圧を検証し、さらに、しきい値電圧が規定範囲内に達していなければ再度書き込みストレスを印加するというフローを繰り返す必要がある。このように従来の不揮発性半導体多値記憶装置によると、特にデータの書き込み動作において処理に長時間がかかるという問題がある。
【０００７】
また、不揮発性半導体多値記憶装置においては、各ＭＯＳトランジスタの多値数を増加させることによって、単位面積あたりの記憶容量（即ち記憶密度）を増大することができる。しかし、上記した従来の不揮発性半導体多値記憶装置においてＭＯＳトランジスタの多値数が増加すると、書き込み動作の所要時間が一層長くなるとともに、ＭＯＳトランジスタのしきい値電圧が一層細分化されるため、処理速度の低下及びデータ処理の正確性の低下の観点から、ＭＯＳトランジスタの多値化による記憶密度の向上を図ることが困難であるという問題もある。
【０００８】
本発明はこれらの問題を解決するために成されたものであり、特にデータの書き込み動作の所要時間の短縮化、及びＭＯＳトランジスタの多値化による記憶密度の向上を実現し得る不揮発性半導体記憶装置を得ることを目的とするものである。また、本発明は、該不揮発性半導体記憶装置からのデータの読み出し方法、及び該不揮発性半導体記憶装置へのデータの書き込み方法を得ることを目的とするものである。
【０００９】
【課題を解決するための手段】
この発明のうち請求項１に記載の不揮発性半導体記憶装置は、複数のメモリセルが配列されたメモリセルアレイを備え、メモリセルは、しきい値電圧が４値以上に設定可能なトランジスタを有し、メモリセルアレイにおいて、４以上のメモリセルをひとまとめとしてデータの一単位が構成され、データの一単位に属する複数のメモリセルにおけるトランジスタのしきい値電圧は、全て異なる値に設定されていることを特徴とするものである。
【００１０】
また、この発明のうち請求項２に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置であって、トランジスタのしきい値電圧はＮ値（Ｎは４以上の自然数）に設定可能であり、Ｍ個（Ｍは４以上Ｎ以下の自然数）のメモリセルをひとまとめとしてデータの一単位が構成されていることを特徴とするものである。
【００１１】
また、この発明のうち請求項３に記載の不揮発性半導体記憶装置は、請求項２に記載の不揮発性半導体記憶装置であって、Ｎ＝Ｍであることを特徴とするものである。
【００１２】
また、この発明のうち請求項４に記載の不揮発性半導体記憶装置は、請求項２又は３に記載の不揮発性半導体記憶装置であって、Ｍ個のメモリセルは、不揮発性半導体記憶装置が形成される基板内において隣接して形成されていることを特徴とするものである。
【００１３】
また、この発明のうち請求項５に記載の不揮発性半導体記憶装置からのデータの読み出し方法は、請求項１に記載の不揮発性半導体記憶装置からのデータの読み出し方法であって、（ａ）データの一単位に属する複数のメモリセルの中から、リファレンスメモリセルを一つ特定するステップと、（ｂ）リファレンスメモリセル以外のメモリセルが有するトランジスタのしきい値電圧が、リファレンスメモリセルが有するトランジスタのしきい値電圧よりも相対的に高いか低いかを判定するステップと、（ｃ）ステップ（ａ）及び（ｂ）を、データの一単位に属する複数のメモリセルの全てがリファレンスメモリセルとなるまで繰り返し実行するステップとを備えるものである。
【００１４】
また、この発明のうち請求項６に記載の不揮発性半導体記憶装置からのデータの読み出し方法は、請求項５に記載の不揮発性半導体記憶装置からのデータの読み出し方法であって、不揮発性半導体記憶装置は、トランジスタのコントロールゲートとドレインとの間を選択的に短絡する短絡回路をさらに備え、ステップ（ａ）においては、短絡回路によってコントロールゲートとドレインとが短絡されたメモリセルをリファレンスメモリセルとして特定することを特徴とするものである。
【００１５】
また、この発明のうち請求項７に記載の不揮発性半導体記憶装置へのデータの書き込み方法は、請求項１に記載の不揮発性半導体記憶装置へのデータの書き込み方法であって、トランジスタは、コントロールゲートとフローティングゲートとを有し、フローティングゲートへ注入された電荷の量によってしきい値電圧が可変に設定され、フローティングゲートへの電荷の注入時間、及び、フローティングゲートへ電荷を注入するためにコントロールゲートへ印加する電圧値のうちの少なくともいずれか一方を、データの一単位に属する複数のメモリセル間で相対的に異ならせることを特徴とするものである。
【００１６】
【発明の実施の形態】
本発明は、しきい値電圧を多値に設定可能なＭＯＳトランジスタをそれぞれ備える複数のセルをひとまとめとして、データの一単位（以下「１デジット」と称する）が構成される不揮発性半導体多値記憶装置に関するものである。しかし、以下では説明の容易化のため、４個のセルをひとまとめとして１デジットが構成され、各セルの備えるＭＯＳトランジスタのしきい値電圧がそれぞれ４値に設定可能である不揮発性半導体多値記憶装置を例にとり説明する。
【００１７】
図１は、本発明の実施の形態に係る不揮発性半導体記憶装置の全体構成を示す回路図である。メモリセルアレイは、それぞれが１デジットを構成する複数のグループ２１〜２ｍ（図１に示した例の場合、ｍは３以上の自然数）に分割されている。以下、グループ２１に着目して構成・動作を説明する。
【００１８】
グループ２１は、４個のセルＣ１〜Ｃ４によって構成されている。セルＣ１〜Ｃ４はそれぞれ、コントロールゲート及びフローティングゲートを有するＭＯＳトランジスタ１０〜１３を備えている。ＭＯＳトランジスタ１０〜１３の各コントロールゲートは、ワード線Ｗ１に共通に接続されている。ここで、１デジットを構成する４個のセルＣ１〜Ｃ４は、チップ内において隣接して形成されることが望ましい。これにより、ＭＯＳトランジスタ１０〜１３に関して、チップ内の形成位置に起因する製造上のばらつきを低減することができる。その結果、製造歩留まりが向上し、コストの低減を図ることができる。
【００１９】
周辺回路１は、定電流源及び電圧センス部としての機能を有する。周辺回路１には複数のビット線が接続されている。但し図１では、４本のビット線Ｂ１〜Ｂ４のみが示されている。ビット線Ｂ１〜Ｂ４には、データの読み出し時にリファレンスセルを選択するためのＭＯＳトランジスタ４１〜４４の各第１電極（ＰＭＯＳの場合はソース）がそれぞれ接続されている。ＭＯＳトランジスタ４１〜４４の各第２電極（ＰＭＯＳの場合はドレイン）は、信号線５０にそれぞれ接続されている。信号線５０には、データの読み出し時に所望のワード線を選択するためのＭＯＳトランジスタ５１〜５ｍの各第１電極（ＰＭＯＳの場合はソース）がそれぞれ接続されている。ＭＯＳトランジスタ５１〜５ｍの各第２電極（ＰＭＯＳの場合はドレイン）は、ワード線Ｗ１〜Ｗｍにそれぞれ接続されている。
【００２０】
ビット線Ｂ１〜Ｂ４には、ＭＯＳトランジスタ３１〜３４の各第１電極（ＰＭＯＳの場合はソース）がそれぞれ接続されている。ＭＯＳトランジスタ３１〜３４の各第２電極（ＰＭＯＳの場合はドレイン）は、ＭＯＳトランジスタ１０〜１３の各ドレインに接続されている。ＭＯＳトランジスタ１０〜１３の各ソースは、信号線７１〜７４をそれぞれ介して、ＭＯＳトランジスタ６１〜６４の各第１電極（ＰＭＯＳの場合はソース）にそれぞれ接続されている。ＭＯＳトランジスタ６１〜６４の各第２電極（ＰＭＯＳの場合はドレイン）は、信号線８０にそれぞれ接続されている。
【００２１】
図２は、しきい値電圧を４値に設定可能なＭＯＳトランジスタに関して、ゲート電圧−ドレイン電流特性を示すグラフである。ＭＯＳトランジスタのしきい値電圧は、ドレイン電流がある一定値Ｉ０の時のゲート電圧の値として認識することができる。図２に示した例によると、ＭＯＳトランジスタのしきい値電圧は、Ｖｔｈ１〜Ｖｔｈ４（Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３＜Ｖｔｈ４）の４値に設定可能である。しきい値電圧がＶｔｈ１の状態は、データの書き込み動作終了後にフローティングゲートに存在する電荷量が最も少ない状態であり、逆にしきい値電圧がＶｔｈ４の状態は、データの書き込み動作終了後にフローティングゲートに存在する電荷量が最も多い状態である。
【００２２】
セルＣ１〜Ｃ４へのデータの書き込み時には、ＭＯＳトランジスタ１０〜１３の各しきい値電圧がいずれも異なるものとなるように、フローティングゲート内への電荷の注入量を調整する。ここでは、ＭＯＳトランジスタ１０，１１，１２，１３の各しきい値電圧を、それぞれＶｔｈ２、Ｖｔｈ１、Ｖｔｈ３、Ｖｔｈ４に設定するものとする。この例のように、４個のセルをひとまとめとして１デジットが構成され、各セルの備えるＭＯＳトランジスタのしきい値電圧がそれぞれ４値に設定可能である場合、１デジットがとり得る状態の数（即ち、１データ単位で表現できる数）Ｄは、Ｄ＝４×３×２×１＝２４通りとなる。
【００２３】
図３は、セルＣ１〜Ｃ４からのデータの読み出し動作を説明するための図である。以下、図１，３を参照して、データの読み出し動作について説明する。まず、セルＣ１〜Ｃ４の中から、リファレンスセルを一つ特定する。ここでは、セルＣ１を特定するものとする。次に、特定したセルＣ１に対応するビット線Ｂ１に接続されているＭＯＳトランジスタ４１をＯＮする。また、グループ２１に対応するワード線Ｗ１に接続されているＭＯＳトランジスタ５１をＯＮする。次に、周辺回路１からビット線Ｂ１〜Ｂ４に定電流Ｉ０をそれぞれ流すとともに、ＭＯＳトランジスタ３１〜３４をＯＮする。また、ＭＯＳトランジスタ６１〜６４をＯＮするとともに、信号線８０の電位を接地電位ＧＮＤに設定する。これにより、ＭＯＳトランジスタ１０のゲートとドレインとが、ＭＯＳトランジスタ３１，４１，５１、ビット線Ｂ１、信号線５０、及びワード線Ｗ１を介して短絡され（この短絡関係は、図３においては符号Ｓを以て表されている。）、定電流Ｉ０がＭＯＳトランジスタ１０のソースに流れる（図３（Ａ））。その結果、ＭＯＳトランジスタ１０のゲート−ソース間電圧ＶＣ１はしきい値電圧Ｖｔｈ２に等しくなり、ワード線Ｗ１を介して、この電圧ＶＣ１が他のＭＯＳトランジスタ１１〜１３のゲートに印加される。
【００２４】
図４は、周辺回路１の具体的な構成の一例を示す回路図である。ＭＯＳトランジスタ８１〜８４の各第１電極（ＰＭＯＳの場合はソース）は電源Ｖｄｄにそれぞれ接続されており、各第２電極（ＰＭＯＳの場合はドレイン）はビット線Ｂ１〜Ｂ４にそれぞれ接続されている。ＭＯＳトランジスタ８１〜８４は、各ゲートに所定の電圧を印加することによって、ビット線Ｂ１〜Ｂ４にそれぞれ定電流Ｉ０を供給可能である。また、ビット線Ｂ１〜Ｂ４には、ビット線Ｂ１〜Ｂ４の各電圧を検出するための電圧センス回路９１〜９４がそれぞれ接続されている。
【００２５】
図３（Ａ）に示したように、セルＣ１をリファレンスセルとして特定した場合、ＭＯＳトランジスタ１０のしきい値電圧Ｖｔｈ２に等しい電圧ＶＣ１が、他のＭＯＳトランジスタ１１〜１３のゲートに印加される。すると、ＭＯＳトランジスタ１１のしきい値電圧はＶｔｈ１であり、Ｖｔｈ２よりも低いため、ゲートへの電圧ＶＣ１の印加によってＭＯＳトランジスタ１１はＯＮする。その結果、ビット線Ｂ２は、ＭＯＳトランジスタ３２，１１、信号線７２、及びＭＯＳトランジスタ６２をこの順に介して信号線８０に導通し、ビット線Ｂ２の電圧はほぼ接地電位ＧＮＤに等しくなる。一方、ＭＯＳトランジスタ１２，１３のしきい値電圧はそれぞれＶｔｈ３，Ｖｔｈ４であり、Ｖｔｈ２よりも高いため、ゲートへの電圧ＶＣ１の印加によってもＭＯＳトランジスタ１２，１３はＯＮしない。その結果、ビット線Ｂ３，Ｂ４には定電流Ｉ０が流れず、ビット線Ｂ３，Ｂ４の電圧はほぼ電源電位Ｖｄｄのままである。ビット線Ｂ２〜Ｂ４の各電圧は電圧センス回路９２〜９４によってそれぞれ検出され、ビット線の電圧が接地電位ＧＮＤに変化したか電源電位Ｖｄｄのままであるかによって、ＭＯＳトランジスタ１１〜１３の各しきい値電圧がＭＯＳトランジスタ１０のしきい値電圧よりもそれぞれ高いか低いかを相対的に判断することができる。
【００２６】
図３（Ｂ）〜（Ｄ）に示すように、以上の動作を、残りのセルＣ２〜Ｃ４を順番にリファレンスセルとして繰り返し実行することにより、ＭＯＳトランジスタ１０〜１３のしきい値電圧の高低を相対的に判断することができる。換言すれば、セルＣ１〜Ｃ４からデータを読み出すことができる。
【００２７】
なお、一般的に、ＭＯＳトランジスタのしきい値電圧がＮ段階（Ｎは２以上の自然数）に設定可能な場合に、１デジットを構成する複数のセル内において、複数のＭＯＳトランジスタの各しきい値電圧をいずれも異なる値に設定するためには、Ｍ個（Ｍは２以上Ｎ以下の自然数）のセルをひとまとめとして１デジットを構成すれば足りる。但し、メモリセルアレイの単位面積あたりの記憶容量を最大限に増大するためには、Ｎ＝Ｍとするのが望ましい。
【００２８】
セルＣ１〜Ｃ４へのデータの書き込み動作、及びデータの消去動作に関しては従来と同様の方法によっても行うことができるが、ここでは、本実施の形態に係る不揮発性半導体記憶装置に特に適した、データの書き込み方法を提案する。
【００２９】
図５は、ファウラー・ノルトハイムトンネル効果を用いてデータの書き込みを行うために、ＭＯＳトランジスタの各電極に印加する電圧関係を示す図である。ソースをオープンとした状態で、コントロールゲート−ドレイン間に高電圧ＶＧを印加する。例えば、ドレインに０Ｖを、コントロールゲートに１７Ｖを印加する。
【００３０】
図６は、データの書き込み時にＭＯＳトランジスタ１０〜１３の各コントロールゲート−ドレイン間に印加する書き込みパルスの波形を示すタイミングチャートである。しきい値電圧をＶｔｈ１に設定したいＭＯＳトランジスタ１１には、書き込みパルスを印加しない。この動作は、図１において、ワード線Ｗ１に高電圧ＶＧが印加されている状態で、ビット線Ｂ２にも高電圧ＶＧを印加し続けることにより実現できる。これにより、ＭＯＳトランジスタ１１は、フローティングゲートに電荷が注入されていない状態になる。また、しきい値電圧をＶｔｈ２に設定したいＭＯＳトランジスタ１０には、パルス幅がＴ２の書き込みパルスＰ２を印加する。この動作は、図１において、ワード線Ｗ１に高電圧ＶＧが印加されている状態で、パルス幅Ｔ２に相当する時間だけビット線Ｂ２に０Ｖを印加することにより実現できる。同様に、しきい値電圧をそれぞれＶｔｈ３、Ｖｔｈ４に設定したいＭＯＳトランジスタ１２，１３には、パルス幅がそれぞれＴ３、Ｔ４（Ｔ２＜Ｔ３＜Ｔ４）の書き込みパルスＰ３，Ｐ４をそれぞれ印加する。このとき、書き込みパルスＰ２〜Ｐ４の各電圧値（即ち、コントロールゲート−ドレイン間の電圧値）はＶＧで一定である。
【００３１】
図７は、データの書き込み時にＭＯＳトランジスタ１０〜１３の各コントロールゲート−ドレイン間に印加する他の書き込みパルスの波形を示すタイミングチャートである。上記と同様に、しきい値電圧をＶｔｈ１に設定したいＭＯＳトランジスタ１１には書き込みパルスを印加しない。また、しきい値電圧をＶｔｈ２に設定したいＭＯＳトランジスタ１０には電圧値がＶＧ２の書き込みパルスＰ２を印加する。同様に、しきい値電圧をそれぞれＶｔｈ３、Ｖｔｈ４に設定したいＭＯＳトランジスタ１２，１３には、電圧値がそれぞれＶＧ３、ＶＧ４（ＶＧ２＜ＶＧ３＜ＶＧ４）の書き込みパルスＰ３，Ｐ４をそれぞれ印加する。このとき、書き込みパルスＰ２〜Ｐ４のパルス幅は一定である。
【００３２】
図６，７に示したように、書き込みパルスのパルス幅及び電圧値のうちの少なくともいずれか一方をセルＣ１〜Ｃ４間で相対的に異ならせることにより、ＭＯＳトランジスタ１０〜１３間のしきい値電圧の高低関係を相対的に確定することができる。換言すれば、セルＣ１〜Ｃ４にデータを書き込むことができる。
【００３３】
以上の説明では、各セルの備えるＭＯＳトランジスタのしきい値電圧がそれぞれ４値に設定される場合について述べたが、５値以上に設定することもできる。図８は、ＭＯＳトランジスタの多値数Ｎ及び１デジットを構成するセル数ＭをＮ＝Ｍの条件下で様々に変化させた場合の、１データ単位で表現できる数を表した図である。図８には、本願発明との比較のため、従来装置に関して、多値数Ｎを一定値４としてセル数Ｍを様々に変化させた場合に、１データ単位で表現できる数を併記している。図８を参照すると、Ｎ＝Ｍ＝９以上で、本願発明の方が従来装置よりも１データ単位で表現できる数が多くなっていること、即ち多くの情報を記憶できることが分かる。
【００３４】
このように本実施の形態に係る不揮発性半導体記憶装置によれば、１デジットを構成する複数のセル内において、複数のＭＯＳトランジスタの各しきい値電圧は、いずれも異なる値に設定されている。従って、データの読み出し動作においては、ＭＯＳトランジスタ間のしきい値電圧の高低関係を相対的に比較して判定することにより、容易にデータを読み出すことができる。また、データの書き込み動作においては、ＭＯＳトランジスタ間のしきい値電圧の高低関係を単に相対的に確定すればよいため、一度の書き込み動作によって短時間でデータの書き込みを行うことができる。
【００３５】
また、１デジットを構成する複数のメモリセル内においては、ＭＯＳトランジスタ間のしきい値電圧の高低関係が単に相対的に確定されていればよく、この相対的な高低関係は、各ＭＯＳトランジスタの物理的特性のばらつきによる影響を受けにくい。従って、複数のＭＯＳトランジスタの各しきい値電圧を電圧の絶対値を用いて制御する従来の不揮発性半導体多値記憶装置と比較すると、ＭＯＳトランジスタの多値数を容易に増加することができるため、大容量の不揮発性半導体多値記憶装置を容易に得ることができる。
【００３６】
また、本実施の形態に係る不揮発性半導体記憶装置からのデータの読み出し方法によれば、リファレンスセルが備えるＭＯＳトランジスタのしきい値電圧に対して、他のＭＯＳトランジスタのしきい値電圧が高いか低いかは、従来のように電圧の絶対値を用いて判定されるのではなく、単に相対的に比較して判定される。従って、その判定が容易であり、処理時間の短縮化を図ることができる。
【００３７】
さらに、本実施の形態に係る不揮発性半導体記憶装置へのデータの書き込み方法によれば、一度の書き込み動作によって、ＭＯＳトランジスタ間のしきい値電圧の高低関係を相対的に確定することができるため、データの書き込み動作の所要時間の短縮化を図ることができる。
【００３８】
【発明の効果】
この発明のうち請求項１に係るものによれば、データの一単位を構成する４以上のメモリセル内において、複数のトランジスタの各しきい値電圧は全て異なる値に設定されている。従って、データの読み出し動作においては、トランジスタ間のしきい値電圧の高低関係を相対的に比較して判定することにより、容易にデータを読み出すことができる。また、データの書き込み動作においては、トランジスタ間のしきい値電圧の高低関係を単に相対的に確定すればよいため、一度の書き込み動作によって短時間でデータの書き込みを行うことができる。
【００３９】
また、データの一単位を構成する複数のメモリセル内においては、トランジスタ間のしきい値電圧の高低関係が単に相対的に確定されていればよく、この相対的な高低関係は、各トランジスタの物理的特性のばらつきによる影響を受けにくい。従って、トランジスタの多値数を容易に増加することができるため、大容量の不揮発性半導体記憶装置を容易に得ることができる。
【００４０】
また、この発明のうち請求項２に係るものによれば、トランジスタのしきい値電圧がＮ段階に設定可能な場合に、Ｎ以下のＭ個のメモリセルをひとまとめとしてデータの一単位を構成することにより、データの一単位を構成する複数のメモリセル内において、複数のトランジスタの各しきい値電圧を、全て異なる値に設定することができる。
【００４１】
また、この発明のうち請求項３に係るものによれば、トランジスタのしきい値電圧がＮ段階に設定可能な場合に、Ｎ個のメモリセルをひとまとめとしてデータの一単位を構成することにより、単位面積あたりの記憶容量を最大限に増大することができる。
【００４２】
また、この発明のうち請求項４に係るものによれば、データの一単位を構成する複数のメモリセルを隣接して形成することにより、上記複数のメモリセル内に含まれる複数のトランジスタに関して、基板内の形成位置に起因する製造上のばらつきを低減することができる。
【００４３】
また、この発明のうち請求項５に係るものによれば、リファレンスメモリセルが有するトランジスタのしきい値電圧に対して、他のトランジスタのしきい値電圧が高いか低いかは、電圧の絶対値を用いて判定されるのではなく、単に相対的に比較して判定される。従って、その判定が容易であり、処理時間の短縮化を図ることができる。
【００４４】
また、この発明のうち請求項６に係るものによれば、短絡回路を用いた簡単な構成・動作によって、リファレンスメモリセルを特定することができる。
【００４５】
また、この発明のうち請求項７に係るものによれば、一度の書き込み動作によって、トランジスタ間のしきい値電圧の高低関係を相対的に確定することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態に係る不揮発性半導体記憶装置の全体構成を示す回路図である。
【図２】  しきい値電圧を４値に設定可能なＭＯＳトランジスタに関して、ゲート電圧−ドレイン電流特性を示すグラフである。
【図３】  セルＣ１〜Ｃ４からのデータの読み出し動作を説明するための図である。
【図４】  周辺回路の具体的な構成の一例を示す回路図である。
【図５】  データの書き込みを行うために、ＭＯＳトランジスタの各電極に印加する電圧関係を示す図である。
【図６】  データの書き込み時にＭＯＳトランジスタのコントロールゲート−ドレイン間に印加する書き込みパルスの波形を示すタイミングチャートである。
【図７】  データの書き込み時にＭＯＳトランジスタのコントロールゲート−ドレイン間に印加する他の書き込みパルスの波形を示すタイミングチャートである。
【図８】  ＭＯＳトランジスタの多値数Ｎ及び１デジットを構成するセル数ＭをＮ＝Ｍの条件下で様々に変化させた場合の、１データ単位で表現できる数を表した図である。
【図９】  従来の不揮発性半導体多値記憶装置に関して、データの書き込み方法を説明するための図である。
【図１０】  従来の不揮発性半導体多値記憶装置に関して、データの読み出し方法を説明するための図である。
【符号の説明】
１０〜１３  ＭＯＳトランジスタ、Ｃ１〜Ｃ４  セル。
【図１】
0004252183.tif 000002
【図２】
0004252183.tif 000003
【図３】
0004252183.tif 000004
【図４】
0004252183.tif 000005
【図５】
0004252183.tif 000006
【図６】
0004252183.tif 000007
【図７】
0004252183.tif 000008
【図８】
0004252183.tif 000009
【図９】
0004252183.tif 000010
【図１０】
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