(57)【特許請求の範囲】
【請求項１】
複数の画素を有する発光装置であって、
前記複数の画素はそれぞれ複数の副画素を有しており、
前記複数の副画素は発光素子、第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ、ソース信号線、書き込み用ゲート信号線及び消去用ゲート信号線をそれぞれ有しており、
前記複数の副画素は同一画素内において電源供給線を共有しており、
前記第１のＴＦＴのゲート電極は前記書き込み用ゲート信号線に接続されており、
前記第１のＴＦＴのソース領域とドレイン領域は、一方は前記ソース信号線に、もう一方は前記第２のＴＦＴのゲート電極に接続されており、
前記第２のＴＦＴのソース領域は前記電源供給線に、ドレイン領域は前記発光素子が有する画素電極に接続されており、
前記第３のＴＦＴのゲート電極は前記消去用ゲート信号線に接続されており、
前記第３のＴＦＴのソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は前記第２のＴＦＴのゲート電極に接続されており、
前記複数の副画素は、有効発光面積が互いに等しく、
１フレーム期間内に前記複数の副画素のそれぞれにおいて前記発光素子が発光している時間の総和により、階調表示が行われ、
前記１フレーム期間は、複数のサブフレーム期間と、前記複数の副画素における前記発光素子を非発光状態とする非表示期間とを有し、
前記非表示期間は、前記複数のサブフレーム期間のうち最も長さの短いサブフレーム期間の直後に少なくとも設けられており、
前記複数の副画素のそれぞれは、前記複数のサブフレーム期間の出現する順序が互いに異なることを特徴とする発光装置。
【請求項２】
複数の画素を有する発光装置であって、
前記複数の画素はそれぞれ複数の副画素を有しており、
前記複数の副画素は発光素子、第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ、ソース信号線及び消去用ゲート信号線をそれぞれ有しており、
前記複数の副画素は、同一画素内において書き込み用ゲート信号線及び電源供給線を共有しており、
前記第１のＴＦＴのゲート電極は前記書き込み用ゲート信号線に接続されており、
前記第１のＴＦＴのソース領域とドレイン領域は、一方は前記ソース信号線に、もう一方は前記第２のＴＦＴのゲート電極に接続されており、
前記第２のＴＦＴのソース領域は前記電源供給線に、ドレイン領域は前記発光素子が有する画素電極に接続されており、
前記第３のＴＦＴのゲート電極は前記消去用ゲート信号線に接続されており、
前記第３のＴＦＴのソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は前記第２のＴＦＴのゲート電極に接続されており、
前記複数の副画素は、有効発光面積が互いに等しく、
１フレーム期間内に前記複数の副画素のそれぞれにおいて前記発光素子が発光している時間の総和により、階調表示が行われ、
前記１フレーム期間は、複数のサブフレーム期間と、前記複数の副画素における前記発光素子を非発光状態とする非表示期間とを有し、
前記非表示期間は、前記複数のサブフレーム期間のうち最も長さの短いサブフレーム期間の直後に少なくとも設けられており、
前記複数の副画素のそれぞれは、前記複数のサブフレーム期間の出現する順序が互いに異なることを特徴とする発光装置。
【請求項３】
請求項１または請求項２に記載された発光装置を用いることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板上に形成された発光素子を、該基板とカバー材の間に封入した表示用パネルに関する。また、該表示用パネルにＩＣを実装した表示用モジュールに関する。なお本明細書において、表示用パネル及び表示用モジュールを発光装置と総称する。本発明はさらに、該発光装置の駆動方法及び該発光装置を用いた電子機器に関する。
【０００２】
【従来の技術】
発光素子は自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、近年、発光素子を用いた発光装置はＣＲＴやＬＣＤに代わる表示装置として注目されている。
【０００３】
発光素子は、電場を加えることで発生するルミネッセンス（Electro Luminescence）が得られる有機化合物を含む層（以下、有機化合物層と記す）と、陽極層と、陰極層とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置では、どちらの発光を用いていても良い。
【０００４】
なお、本明細書では、陽極と陰極の間に設けられた全ての層を有機化合物層と定義する。有機化合物層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的に発光素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００５】
また本明細書において、発光素子を発光させることを、発光素子を駆動すると呼ぶ。また、本明細書中では、陽極、有機化合物層及び陰極で形成される素子を発光素子と呼ぶ。
【０００６】
ところで、発光素子を有する発光装置の駆動方法には、主にアナログ駆動とデジタル駆動とがある。特にデジタル駆動は、放送電波のデジタル化に対応して、画像情報を有するデジタルのビデオ信号（デジタルビデオ信号）を、アナログに変換せずにそのまま用いて画像を表示することが可能なため、有望である。
【０００７】
デジタルビデオ信号が有する２値の電圧により階調表示を行う駆動方法には、画素の点灯する長さを制御することで階調表示を行う時間分割駆動法がある。
【０００８】
時間分割駆動法では、１フレーム期間を複数のサブフレーム期間に分割する。そして、各サブフレーム期間において、デジタルビデオ信号により各画素が点灯するかしないかが選択される。１フレーム期間中に出現する全てのサブフレーム期間の内、画素が点灯したサブフレーム期間の長さを積算することで、該画素の階調が求められる。
【０００９】
【発明が解決しようとする課題】
以下、一般的な発光装置の画素部の構造と、その駆動方法について説明する。
【００１０】
一般的なの発光装置の画素部７０００の拡大図を図１７（Ａ）に示す。画素部７０００はソース信号線Ｓ１〜Ｓｘ、電源供給線Ｖ１〜Ｖｘ、ゲート信号線Ｇ１〜Ｇｙを有している。
【００１１】
ソース信号線Ｓ１〜Ｓｘと、電源供給線Ｖ１〜Ｖｘと、ゲート信号線Ｇ１〜Ｇｙとを１つずつ備えた領域が画素７００１に相当する。画素部７０００にはマトリクス状に複数の画素７００１が配置されている。
【００１２】
画素７００１の拡大図を図１７（Ｂ）に示す。画素７００１はソース信号線Ｓｉ（Ｓ１〜Ｓｘのうちのいずれか１つ）と、電源供給線Ｖｉ（Ｖ１〜Ｖｘのうちのいずれか１つ）と、ゲート信号線Ｇｊ（Ｇ１〜Ｇｙのうちのいずれか１つ）とを有している。
【００１３】
画素７００１はスイッチング用ＴＦＴ７００２と、駆動用ＴＦＴ７００３と、発光素子７００４と、コンデンサ７００５とを有している。
【００１４】
スイッチング用ＴＦＴ７００２のゲート電極は、ゲート信号線Ｇｊに接続されている。またスイッチング用ＴＦＴ７００２のソース領域とドレイン領域は、一方がソース信号線Ｓｉに、もう一方が駆動用ＴＦＴ７００３のゲート電極、各画素が有するコンデンサ７００５にそれぞれ接続されている。
【００１５】
また、駆動用ＴＦＴ７００３のソース領域とドレイン領域は、一方が電源供給線Ｖｉに接続され、もう一方は発光素子７００４の画素電極に接続される。電源供給線Ｖｉはコンデンサ７００５に接続されている。
【００１６】
発光素子７００４は陽極と陰極と、陽極と陰極の間に設けられた有機化合物層とを有する。陽極が駆動用ＴＦＴ７００３のソース領域またはドレイン領域と接続している場合、陽極を画素電極、陰極を対向電極とする。逆に陰極が駆動用ＴＦＴ７００３のソース領域またはドレイン領域と接続している場合、陰極を画素電極、陽極を対向電極とする。
【００１７】
発光素子７００４の対向電極には一定の電位（対向電位）が与えられている。また電源供給線Ｖｉには一定の電位（電源電位）が与えられている。電源電位と対向電位は、表示用パネルの外付けのＩＣ等により設けられた電源によって与えられる。
【００１８】
次に、図１７に示した構成を有する発光装置で、時間分割駆動法を用いて表示を行った場合について、図１８を用いて説明する。時間分割駆動法では、１フレーム期間内に複数のサブフレーム期間が設けられている。図１８は、図１７に示した構成を有する発光装置において、サブフレーム期間の出現するタイミングを示しており、横軸はタイムスケールを、縦軸はゲート信号線の位置を示している。
【００１９】
図１８では、１フレーム期間中にｎ個（ｎは自然数）のサブフレーム期間ＳＦ１〜ＳＦｎが設けられている。そしてｎ個のサブフレーム期間のそれぞれにおいて、１ビット分のデジタルビデオ信号が各画素に入力されている。該デジタルビデオ信号によって、各画素の発光素子が発光するかしないかが選択される。
【００２０】
上記動作をより詳しく説明すると、ゲート信号線Ｇ１〜Ｇｙが順に選択されることで、各ゲート信号線に接続されたスイッチング用ＴＦＴ７００２がオンになる。なお本明細書において信号線が選択されるとは、該信号線にゲート電極が接続されたＴＦＴが全てオンになることを意味する。
【００２１】
そして各ゲート信号線が選択されているときに、ソース信号線Ｓ１〜Ｓｙからオンのスイッチング用ＴＦＴ７００２を介して、駆動用ＴＦＴ７００３のゲート電極に１ビット分のデジタルビデオ信号が入力される。
【００２２】
駆動用ＴＦＴ７００３はデジタルビデオ信号によってスイッチングが制御される。駆動用ＴＦＴ７００３がオンだと、電源電位が発光素子７００４の画素電極に与えられ、電源電位と対向電位の電位差により発光素子７００４が発光する。逆に、駆動用ＴＦＴ７００３がオフだと、電源電位は発光素子７００４の画素電極に与えられないので発光素子７００４は発光しない。なお本明細書において発光素子が発光している状態を発光状態と呼び、発光していない状態を非発光状態と呼ぶ。
【００２３】
全ての画素にデジタルビデオ信号が入力されると、１つのサブフレーム期間が終了し、次のサブフレーム期間が開始される。そして上述した動作が繰り返され、サブフレーム期間ＳＦ１〜ＳＦｎのそれぞれにおいて、各画素の発光素子７００４が発光するかしないかが選択される。これにより、各画素の表示する階調の高さが制御され、１フレーム期間で１つの画像が表示される。
【００２４】
ところで上述した駆動方法では、ｎビットのデジタルビデオ信号を用いて表示を行う場合、１フレーム期間内に少なくともｎ個のサブフレーム期間を設ける必要がある。よって画像の階調数を高くするためにデジタルビデオ信号のビット数を多くすると、１フレーム期間内に設けるサブフレーム期間の数が増える。
【００２５】
通常の発光装置では、１秒間に６０以上のフレーム期間を設けることが好ましい。１秒間に表示される画像の数が６０より少なくなると、視覚的に画像のちらつきが目立ち始めることがある。そこで、画像のちらつきを抑えるためにフレーム周波数を落とさずに階調数の高い画像を表示しようとした場合、サブフレーム期間の長さを短くする必要がある。
【００２６】
しかしサブフレーム期間の長さを短くしていくと、画素へデジタルビデオ信号を入力する速度が、サブフレーム期間の長さに対応しきれないという問題が生じる。この問題について、以下に図１９を用いて詳しく説明する。
【００２７】
図１９は一般的な時間分割駆動法におけるサブフレーム期間ＳＦ（ｋ−１）、ＳＦｋ、ＳＦ（ｋ＋１）（ｋは任意の自然数）の出現するタイミングを示しており、横軸はタイムスケールを、縦軸はゲート信号線の位置を示している。またｔ１はサブフレーム期間ＳＦｋにおいて、全ての画素に１ビット分のデジタルビデオ信号が入力される期間の長さを示しており、ｔ２は各ラインの画素におけるサブフレーム期間ＳＦｋの長さを示している。なお１ライン分の画素は、同じゲート信号線を有している。
【００２８】
図１９（Ａ）はｔ１≦ｔ２の場合を示しており、図１９（Ｂ）はｔ１＞ｔ２の場合を示している。
【００２９】
図１９（Ａ）に示したｔ１≦ｔ２の場合、ｋ番目のサブフレーム期間ＳＦｋが終了し、次の（ｋ＋１）番目のサブフレーム期間ＳＦ（ｋ＋１）が開始されるまでに、全ての画素に１ビット分のデジタルビデオ信号が入力されている。よって１ビット分のデジタルビデオ信号の画素への入力と、次の１ビット分のデジタルビデオ信号の画素への入力とが、同じ画素部において並行して行われることがない。
【００３０】
しかし図１９（Ｂ）に示したｔ１＞ｔ２の場合、ｋ番目のサブフレーム期間ＳＦｋが終了しても画素への１ビット分のデジタルビデオ信号の入力が終了していない。つまり１ビット分のデジタルビデオ信号の画素への入力と並行して、次の１ビット分のデジタルビデオ信号の画素への入力を開始しなくてはならない。
【００３１】
階調数を高くするためにサブフレーム期間ｔ２を短くしていくとｔ１＞ｔ２となり、図１９（Ｂ）に示した駆動を行わなくてはならないが、図１７で示した構成の発光装置では不可能であった。サブフレーム期間ｔ２を短くしてもｔ１≦ｔ２とするためには、全ての画素に１ビット分のデジタルビデオ信号を入力する期間ｔ１の長さを短くする必要が生じる。
【００３２】
ｔ１を短くするためには、ソース信号線へのデジタルビデオ信号の入力を制御しているソース信号線駆動回路の駆動周波数を高くする必要がある。しかし、ソース信号線駆動回路の駆動周波数を高くしすぎると、ソース信号線駆動回路が有するトランジスタが駆動周波数に対応しきれなくなり、動作が不可能か、または信頼性の上で難が出てくる可能性があった。
【００３３】
上述した問題に鑑み、階調数の高い画像の表示を行うことが可能な、新しい構成の発光装置が所望されている。
【００３４】
【課題を解決するための手段】
本発明の発光装置は、１つの画素が複数の副画素を有し、各副画素は実際に発光が得られる面積（有効発光面積）は互いに等しい。なお、発光素子の有効発光面積は、発光素子が有する画素電極のうち、発せられる光が基板上に形成されたＴＦＴ、配線等の光を透過しないものに遮られない領域の面積を指す。
【００３５】
そして本発明では、各副画素においてそれぞれ出現するサブフレーム期間を全て用いて、当該画素の階調を制御する。
【００３６】
上記構成によって、１フレーム期間に設けるサブフレーム期間の数を増やしても、各サブフレーム期間の長さが短くなるのを抑えることができる。よって画素のデジタルビデオ信号を入力する期間（書きこみ期間）が短くなるのを抑えることができる。したがって、フレーム周波数を落とさず、なおかつソース信号線駆動回路の駆動周波数が高くなるのを抑えつつ、階調数の高い画像を表示することが可能になる。
【００３７】
また一般的な面積分割駆動法とは異なり、副画素の有効発光面積はほぼ同じである。一般的な面積分割駆動法では、一番小さい副画素にデザインルールをあてはめて設計するので高精細化が難しかった。しかし本発明の発光装置は階調数が増加しても副画素の有効発光面積がほぼ同じであるので、高精細化が可能である。
【００３８】
さらに本発明の発光装置では、例えば二進コード法による時間階調を行う場合、特定ビットのサブフレーム期間を複数のサブフレーム期間に分割し、分割したサブフレーム期間を連続して出現させず、間に他のビットのサブフレーム期間または表示を行わない期間（非表示期間）を設けていても良い。なお非表示期間においては、画素部の全ての画素において発光素子は発光しない。
【００３９】
上記構成により、動画擬似輪郭の発生を防ぐことができる。
【００４０】
なおかつ本発明の発光装置では、動画擬似輪郭の発生を防ぐためにサブフレーム期間を分割しても、１つのサブフレーム期間の長さが短くなるのを抑えることができ、ソース信号線駆動回路の駆動周波数の高さを抑えることができる。
【００４１】
以下に、本発明の構成を示す。
【００４２】
本明細書で開示する発明は、
複数の画素を有する発光装置であって、
前記複数の画素はそれぞれ複数の副画素を有しており、
前記複数の副画素は発光素子をそれぞれ有しており、
前記複数の副画素は、有効発光面積が互いに等しいことを特徴とする発光装置である。
【００４３】
本明細書で開示する発明は、
複数の画素を有する発光装置であって、
前記複数の画素はそれぞれ複数の副画素を有しており、
前記複数の副画素は発光素子をそれぞれ有しており、
前記複数の副画素は、有効発光面積が互いに等しくなっており、
前記複数の副画素のそれぞれにおいて前記発光素子が発光状態である期間の長さが、デジタルビデオ信号によって制御されることで、前記複数の画素のそれぞれにおいて表示される階調が制御されていることを特徴とする発光装置である。
【００４４】
本明細書で開示する発明は、
複数の画素を有する発光装置であって、
前記複数の画素はそれぞれ複数の副画素を有しており、
前記複数の副画素は発光素子をそれぞれ有しており、
前記複数の副画素は、有効発光面積が互いに等しくなっており、
前記複数の副画素において、１フレーム期間中に複数のサブフレーム期間が出現し、
前記複数のサブフレーム期間のそれぞれにおいて、デジタルビデオ信号の各ビットによって、前記複数の副画素の前記発光素子が発光状態になるか非発光状態になるかが選択され、
前記複数の副画素のそれぞれにおいて前記発光素子が発光状態にあるサブフレーム期間の長さの総和が長くなればなるほど、前記複数の画素のそれぞれにおいて表示される階調数が高くなることを特徴とする発光装置である。
【００４５】
本明細書で開示する発明は、
複数の画素を有する発光装置であって、
前記複数の画素はそれぞれ複数の副画素を有しており、
前記複数の副画素は発光素子及びＴＦＴをそれぞれ有しており、
前記発光素子に流れる電流は、前記ＴＦＴによって制御されており、
前記複数の副画素は、有効発光面積が互いに等しいことを特徴とする発光装置である。
【００４６】
本明細書で開示する発明は、
複数の画素を有する発光装置であって、
前記複数の画素はそれぞれ複数の副画素を有しており、
前記複数の副画素は発光素子、第１のＴＦＴ、第２のＴＦＴ及び第３のＴＦＴをそれぞれ有しており、
前記複数の副画素の全てにおいて、同じ期間に前記第１のＴＦＴがオンになり、
前記第１のＴＦＴがオンのときにデジタルビデオ信号の電位が前記第２のＴＦＴのゲート電極に与えられ、
前記デジタルビデオ信号の電位によって前記第２のＴＦＴのスイッチングが制御されることで、前記発光素子が発光状態になるか非発光状態になるかが選択され、
前記第３のＴＦＴがオンのときに前記発光素子は非発光状態になり、
前記複数の副画素のそれぞれにおいて前記発光素子が発光状態である期間の長さが、前記デジタルビデオ信号によって制御されることで、前記複数の画素のそれぞれにおいて表示される階調が制御され、
前記複数の副画素は、有効発光面積が互いに等しいことを特徴とする発光装置である。
【００４７】
本明細書で開示する発明は、
複数の画素を有する発光装置であって、
前記複数の画素はそれぞれ複数の副画素を有しており、
前記複数の副画素は発光素子、第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ、ソース信号線、書き込み用ゲート信号線、消去用ゲート信号線及び電源供給線をそれぞれ有しており、
前記第１のＴＦＴのゲート電極は前記書き込み用ゲート信号線に接続されており、
前記第１のＴＦＴのソース領域とドレイン領域は、一方は前記ソース信号線に、もう一方は前記第２のＴＦＴのゲート電極に接続されており、
前記第２のＴＦＴのソース領域は前記電源供給線に、ドレイン領域は前記発光素子が有する画素電極に接続されており、
前記第３のＴＦＴのゲート電極は前記消去用ゲート信号線に接続されており、
前記第３のＴＦＴのソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は前記第２のＴＦＴのゲート電極に接続されており、
前記複数の画素がそれぞれ有する書き込み用ゲート信号線は同じ期間に選択され、
前記複数の副画素のそれぞれにおいて前記発光素子が発光状態である期間の長さが、前記ソース信号線に入力されるデジタルビデオ信号によって制御されることで、前記複数の画素のそれぞれにおいて表示される階調が制御され、
前記複数の副画素は、有効発光面積が互いに等しいことを特徴とする発光装置である。
【００４８】
本明細書で開示する発明は、
複数の画素を有する発光装置であって、
前記複数の画素はそれぞれ複数の副画素を有しており、
前記複数の副画素は発光素子、第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ、ソース信号線、消去用ゲート信号線及び電源供給線をそれぞれ有しており、
前記複数の副画素は、同一画素内において書き込み用ゲート信号線を共有しており、
前記第１のＴＦＴのゲート電極は前記書き込み用ゲート信号線に接続されており、
前記第１のＴＦＴのソース領域とドレイン領域は、一方は前記ソース信号線に、もう一方は前記第２のＴＦＴのゲート電極に接続されており、
前記第２のＴＦＴのソース領域は前記電源供給線に、ドレイン領域は前記発光素子が有する画素電極に接続されており、
前記第３のＴＦＴのゲート電極は前記消去用ゲート信号線に接続されており、
前記第３のＴＦＴのソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は前記第２のＴＦＴのゲート電極に接続されており、
前記複数の画素がそれぞれ有する書き込み用ゲート信号線は同じ期間に選択され、
前記複数の副画素のそれぞれにおいて前記発光素子が発光状態である期間の長さが、前記ソース信号線に入力されるデジタルビデオ信号によって制御されることで、前記複数の画素のそれぞれにおいて表示される階調が制御され、
前記複数の副画素は、有効発光面積が互いに等しいことを特徴とする発光装置である。
【００４９】
本明細書で開示する発明は、
複数の画素を有する発光装置であって、
前記複数の画素はそれぞれ複数の副画素を有しており、
前記複数の副画素は発光素子、第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ、ソース信号線、書き込み用ゲート信号線及び消去用ゲート信号線をそれぞれ有しており、
前記複数の副画素は同一画素内において電源供給線を共有しており、
前記第１のＴＦＴのゲート電極は前記書き込み用ゲート信号線に接続されており、
前記第１のＴＦＴのソース領域とドレイン領域は、一方は前記ソース信号線に、もう一方は前記第２のＴＦＴのゲート電極に接続されており、
前記第２のＴＦＴのソース領域は前記電源供給線に、ドレイン領域は前記発光素子が有する画素電極に接続されており、
前記第３のＴＦＴのゲート電極は前記消去用ゲート信号線に接続されており、
前記第３のＴＦＴのソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は前記第２のＴＦＴのゲート電極に接続されており、
前記複数の画素がそれぞれ有する書き込み用ゲート信号線は同じ期間に選択され、
前記複数の副画素のそれぞれにおいて前記発光素子が発光状態である期間の長さが、前記ソース信号線に入力されるデジタルビデオ信号によって制御されることで、前記複数の画素のそれぞれにおいて表示される階調が制御され、
前記複数の副画素は、有効発光面積が互いに等しいことを特徴とする発光装置である。
【００５０】
本明細書で開示する発明は、
複数の画素を有する発光装置であって、
前記複数の画素はそれぞれ複数の副画素を有しており、
前記複数の副画素は発光素子、第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ、ソース信号線及び消去用ゲート信号線をそれぞれ有しており、
前記複数の副画素は、同一画素内において書き込み用ゲート信号線及び電源供給線を共有しており、
前記第１のＴＦＴのゲート電極は前記書き込み用ゲート信号線に接続されており、
前記第１のＴＦＴのソース領域とドレイン領域は、一方は前記ソース信号線に、もう一方は前記第２のＴＦＴのゲート電極に接続されており、
前記第２のＴＦＴのソース領域は前記電源供給線に、ドレイン領域は前記発光素子が有する画素電極に接続されており、
前記第３のＴＦＴのゲート電極は前記消去用ゲート信号線に接続されており、
前記第３のＴＦＴのソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は前記第２のＴＦＴのゲート電極に接続されており、
前記複数の画素がそれぞれ有する書き込み用ゲート信号線は同じ期間に選択され、
前記複数の副画素のそれぞれにおいて前記発光素子が発光状態である期間の長さが、前記ソース信号線に入力されるデジタルビデオ信号によって制御されることで、前記複数の画素のそれぞれにおいて表示される階調が制御され、
前記複数の副画素は、有効発光面積が互いに等しいことを特徴とする発光装置である。
【００５１】
本発明は、前記複数の副画素がそれぞれ有する前記第１のＴＦＴの極性が全て同じであることを特徴としていても良い。
【００５２】
本発明は、前記複数の副画素がそれぞれ有する前記第２のＴＦＴの極性が全て同じであることを特徴としていても良い。
【００５３】
本発明は、前記複数の副画素がそれぞれ有する前記第３のＴＦＴの極性が全て同じであることを特徴としていても良い。
【００５４】
本発明は、前記発光装置を用いることを特徴とする電子機器であっても良い。
【００５５】
【発明の実施の形態】
図１と図２を用いて、本発明の発光装置の構造について説明する。図１（Ａ）は本発明の発光装置に含まれる表示用パネルのブロック図である。基板（図示せず）上に、画素部１００と、ソース信号線駆動回路１０１と、書き込み用ゲート信号線駆動回路１０２と、消去用ゲート信号線駆動回路１０３とが設けられている。
【００５６】
なお、本実施の形態では、画素部１００と、駆動回路群（ソース信号線駆動回路１０１、書き込み用ゲート信号線駆動回路１０２及び消去用ゲート信号線駆動回路１０３が含まれる）とが同一基板上に形成されているが、本発明はこの構成に限定されない。画素部１００と駆動回路群とが異なる基板上に形成され、ＦＰＣ等のコネクターを介して互いに接続されていてもよい。
【００５７】
また、ソース信号線駆動回路１０１とゲート信号線駆動回路（書き込み用ゲート信号線駆動回路１０２及び消去用ゲート信号線駆動回路１０３が含まれる）の数は、図１（Ａ）に示した数に限定されない。ソース信号線駆動回路１０１は１つ以上設けられていれば良い。またゲート信号線駆動回路も１つ以上設けられていれば良く、書き込み用ゲート信号線駆動回路１０２と消去用ゲート信号線駆動回路１０３とを、１つのゲート信号線駆動回路で代用しても良い。
【００５８】
画素部１００には複数の画素１０４がマトリクス状に設けられており、各画素１０４は複数の副画素を有している。なお各画素が有する副画素の数は、作製が可能な限りいくつでも良い。本実施の形態では説明を分かり易くするために、１つの画素１０４が第１副画素１０５と、第２副画素１０６の２つの副画素を有している例について説明する。
【００５９】
図１（Ｂ）に画素の回路図を示す。画素１０４が有する第１副画素１０５と第２副画素１０６は、１つの電源供給線Ｖ＿ｉ（ｉは１〜ｘの任意の数）と、１つの書き込み用ゲート信号線Ｇａ＿ｊ（ｊは１〜ｙの任意の数）とを共有している。なお電源供給線は、必ずしも全ての副画素で共有する必要はない。ただしこの場合、全ての副画素が有する電源供給線は同じ電位に保たれる。
【００６０】
また、第１副画素１０５と第２副画素１０６は、異なるソース信号線を１つずつ有しており、本実施の形態では、第１副画素１０５が有するソース信号線を第１ソース信号線ＳＬ＿ｉ（ｉは１〜ｘの任意の数）、第２副画素１０６が有するソース信号線を第２ソース信号線ＳＲ＿ｉ（ｉは１〜ｘの任意の数）とする。
【００６１】
また、第１副画素１０５と第２副画素１０６は、異なる消去用ゲート信号線を１つずつ有しており、本実施の形態では、第１副画素１０５が有する消去用ゲート信号線を第１消去用ゲート信号線ＧｅＬ＿ｊ（ｊは１〜ｙの任意の数）、第２副画素１０６が有する消去用ゲート信号線を第２消去用ゲート信号線ＧｅＲ＿ｊ（ｊは１〜ｙの任意の数）とする。
【００６２】
また各副画素は、それぞれスイッチング用ＴＦＴ（第１のＴＦＴ）１１０、駆動用ＴＦＴ（第２のＴＦＴ）１１１、消去用ＴＦＴ（第３のＴＦＴ）１１２、発光素子１１３、コンデンサ１１４を有している。
【００６３】
各副画素が有するスイッチング用ＴＦＴ１１０のゲート電極は、書き込み用ゲート信号線Ｇａ＿ｊに接続されている。また各副画素が有するスイッチング用ＴＦＴ１１０のソース領域とドレイン領域は、一方は各副画素が有するソース信号線に、もう一方は各副画素が有する駆動用ＴＦＴ１１１のゲート電極に接続されている。本実施の形態の場合、第１副画素１０５が有するスイッチング用ＴＦＴ１１０のソース領域とドレイン領域は、一方は第１ソース信号線ＳＬ＿ｉに、もう一方は第１副画素１０５が有する駆動用ＴＦＴ１１１のゲート電極に接続されている。また、第２副画素１０６が有するスイッチング用ＴＦＴ１１０のソース領域とドレイン領域は、一方は第２ソース信号線ＳＲ＿ｉに、もう一方は第２副画素１０６が有する駆動用ＴＦＴ１１１のゲート電極に接続されている。
【００６４】
各副画素が有する駆動用ＴＦＴ１１１のソース領域は電源供給線Ｖ＿ｉに、ドレイン領域は各副画素が有する発光素子１１３の画素電極にそれぞれ接続されている。
【００６５】
また、各副画素が有する消去用ＴＦＴ１１２は、各副画素が有する消去用ゲート信号線にそれぞれ接続されている。本実施の形態の場合、第１副画素１０５が有する消去用ＴＦＴ１１２のゲート電極は、第１消去用ゲート信号線ＧｅＬ＿ｊに接続されており、第２副画素１０６が有する消去用ＴＦＴ１１２のゲート電極は、第２消去用ゲート信号線ＧｅＲ＿ｊに接続されている。
【００６６】
また各副画素が有する消去用ＴＦＴ１１２のソース領域とドレイン領域は、一方は電源供給線Ｖ＿ｉに、もう一方は各副画素が有する駆動用ＴＦＴ１１１のゲート電極に接続されている。
【００６７】
図２に、図１（Ａ）に示した画素部１００の回路図を示す。画素部１００には第１ソース信号線ＳＬ＿１〜ＳＬ＿ｘと、第２ソース信号線ＳＲ＿１〜ＳＲ＿ｘと、電源供給線Ｖ＿１〜Ｖ＿ｘと、書き込み用ゲート信号線Ｇａ＿１〜Ｇａ＿ｙと、第１消去用ゲート信号線ＧｅＬ＿１〜ＧｅＬ＿ｙと、第２消去用ゲート信号線ＧｅＲ＿１〜ＧｅＲ＿ｙとが設けられている。
【００６８】
なお、画素部１００が有する第１ソース信号線と電源供給線の数は必ずしも同じであるとは限らない。画素部１００が有する第２ソース信号線と電源供給線の数も、必ずしも同じであるとは限らない。また、画素部１００が有する書き込み用ゲート信号線と第１消去用ゲート信号線の数が必ずしも同じであるとは限らない。画素部１００が有する書き込み用ゲート信号線と第２消去用ゲート信号線の数も、必ずしも同じであるとは限らない。
【００６９】
次に、図１及び図２に示した構造を有する本発明の発光装置の、駆動方法について説明する。なお本実施の形態では、６ビットのデジタルビデオ信号を用いて表示を行った場合について説明するが、本発明の発光装置が用いるデジタルビデオ信号のビット数は、これに限定されない。
【００７０】
図３に、各画素１０４が有する第１副画素１０５と第２副画素１０６における、サブフレーム期間の出現するタイミングを示す。第１副画素１０５では、１フレーム期間内にサブフレーム期間ＳＦ６＿１、ＳＦ２、ＳＦ４＿１、ＳＦ５＿２、ＳＦ４＿２が順に出現する。第２副画素１０６では、１フレーム期間内にサブフレーム期間ＳＦ５＿１、ＳＦ１、ＳＦ６＿２、ＳＦ３、ＳＦ６＿３が順に出現する。
【００７１】
なお、サブフレーム期間ＳＦ１〜ＳＦ３は、１ビット目〜３ビット目のデジタルビデオ信号にそれぞれ対応している。また、サブフレーム期間ＳＦ４＿１と、ＳＦ４＿２は共に４ビット目のデジタルビデオ信号に対応している。また、サブフレーム期間ＳＦ５＿１と、ＳＦ５＿２は共に５ビット目のデジタルビデオ信号に対応している。また、サブフレーム期間ＳＦ６＿１と、ＳＦ６＿２と、ＳＦ６＿３は共に６ビット目のデジタルビデオ信号に対応している。
【００７２】
第１副画素１０５においてサブフレーム期間ＳＦ６＿１が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ５＿１が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ２が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ１が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ４＿１が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ６＿２が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ５＿２が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ３が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ４＿２が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ６＿３が開始されるタイミングは同じである。
【００７３】
また表１に、各副画素において出現するサブフレーム期間の出現する順序と、長さの比を示す。なお括弧内の数字は当該サブフレーム期間の、他のサブフレーム期間に対する長さの比に相当する。
【００７４】
【表１】
0004323124.tif 000002
【００７５】
本実施の形態では、ＳＦ１：ＳＦ２：ＳＦ３：（ＳＦ４＿１＋ＳＦ４＿２）：（ＳＦ５＿１＋ＳＦ５＿２）：（ＳＦ６＿１＋ＳＦ６＿２＋ＳＦ６＿３）＝２0：２1：２2：２3：２4：２5となっている。そして、どのサブフレーム期間において発光素子が発光するかはデジタルビデオ信号によって決まり、発光するサブフレーム期間の組み合わせで２6階調のうち所望の階調表示を行うことができる。なおｎビットのデジタルビデオ信号を用いて駆動を行うとき、各ビットに対応するサブフレーム期間の長さの比は、２0：２1：…：２(n-1)となる。
【００７６】
なお、サブフレーム期間の出現する順序や、各副画素において出現するサブフレーム期間の対応するビットは、設計者が適宜選択可能である。
【００７７】
なお本実施の形態では、４ビット目のデジタルビデオ信号に対応するサブフレーム期間を、ＳＦ４＿１とＳＦ４＿２の２つに分割している。また、５ビット目のデジタルビデオ信号に対応するサブフレーム期間を、ＳＦ５＿１とＳＦ５＿２の２つに分割しているまた、６ビット目のデジタルビデオ信号に対応するサブフレーム期間を、ＳＦ６＿１とＳＦ６＿２とＳＦ６＿３の３つに分割している。しかし本発明において分割するサブフレーム期間が対応するデジタルビデオ信号のビット数は、必ずしもこれに限定されない。
【００７８】
分割するサブフレーム期間は１つでも複数でも良い。ただし上位ビットに対応するサブフレーム期間、言いかえると長さの長いサブフレーム期間から順に分割することが好ましい。
【００７９】
また、サブフレーム期間の分割数は設計者が適宜選択可能であるが、いくつまで分割するかは、発光装置の駆動速度と、要求される画像の表示品質とのバランスによって決めるのが好ましい。
【００８０】
また同じビットのデジタルビデオ信号に対応する、分割したサブフレーム期間の長さは同じであることが望ましいが、本発明はこれに限定されない。分割したサブフレーム期間の長さは必ずしも同じである必要はない。
【００８１】
また分割数もこれに限定されない。そして、サブフレーム期間を分割し、分割したサブフレーム期間同士が同じ副画素において連続して出現しないように、間に他のサブフレーム期間または表示を行わない期間（非表示期間）を設けていても良い。なお非表示期間においては、画素部の全ての画素において発光素子は発光しない。
【００８２】
上記構成により、動画擬似輪郭が発生するのを防ぐことができる。ただし、本発明はこの構成に限定されず、必ずしもサブフレーム期間を分割する必要はない。
【００８３】
次に、各サブフレーム期間における画素の動作について説明する。各サブフレーム期間が開始されると、全ての画素に順にデジタルビデオ信号が入力される。そして、該デジタルビデオ信号の有する１または０の情報によって、第１副画素１０５と、第２副画素１０６がそれぞれ有する発光素子が、発光するかしないかが選択される。
【００８４】
上記動作についてより詳しく説明する。まず各画素が有する書き込み用ゲート信号線が順に選択される。なお、書き込み用ゲート信号線は１つずつ選択され、同時に２つ以上の書き込み用ゲート信号線は選択されない。例えば書き込み用ゲート信号線Ｇａ＿ｊが選択されると、書き込み用ゲート信号線Ｇａ＿ｊにゲート電極が接続されたスイッチング用ＴＦＴ１１０が全てオンになる。
【００８５】
そして全てのソース信号線（本実施例では第１ソース信号線と第２ソース信号線）に、各サブフレーム期間に対応するビットのデジタルビデオ信号が入力される。つまり、ＳＦ１〜ＳＦ３では、それぞれ１ビット目〜３ビット目のデジタルビデオ信号が入力される。また、ＳＦ４＿１と、ＳＦ４＿２では共に４ビット目のデジタルビデオ信号が入力され、ＳＦ５＿１と、ＳＦ５＿２では共に５ビット目のデジタルビデオ信号が入力され、ＳＦ６＿１と、ＳＦ６＿２と、ＳＦ６＿３では共に６ビット目のデジタルビデオ信号が入力される。ただし、第１ソース信号線には、第１副画素において出現するサブフレーム期間に対応するビットのデジタルビデオ信号が入力され、第２ソース信号線には、第２副画素において出現するサブフレーム期間に対応するビットのデジタルビデオ信号が入力される。
【００８６】
図１（Ｂ）に示した画素においては、第１ソース信号線ＳＬ＿ｉに、第１副画素において出現するサブフレーム期間に対応するビット数のデジタルビデオ信号が入力される。また、第２ソース信号線ＳＲ＿ｉに、第２副画素において出現するサブフレーム期間に対応するビット数のデジタルビデオ信号が入力される。
【００８７】
各副画素において、デジタルビデオ信号はオンのスイッチング用ＴＦＴ１１０を介して、駆動用ＴＦＴ１１１のゲート電極に入力される。駆動用ＴＦＴ１１１は、入力されたデジタルビデオ信号によってそのスイッチングが制御される。
【００８８】
駆動用ＴＦＴ１１１がオンだと、電源供給線の電位（電源電位）が駆動用ＴＦＴ１１１を介して発光素子１１３の画素電極に与えられる。よって発光素子１１３が有する有機化合物層に電源電位と対向電位の電位差（発光素子駆動電圧）が印加され、発光素子１１３が発光する。
【００８９】
逆に駆動用ＴＦＴ１１１がオフだと、電源電位は発光素子１１３の画素電極に与えられない。よって発光素子駆動電圧が有機化合物層に印加されないため、発光素子１１３は発光しない。
【００９０】
上記動作が画素部の全ての画素において行われ、全ての画素、具体的には各副画素にデジタルビデオ信号が入力される。なお本明細書において画素、または副画素にデジタルビデオ信号が入力されるとは、当該画素または副画素の駆動用ＴＦＴのゲート電極にデジタルビデオ信号の電位が与えられることを意味する。なお、本明細書では、全ての画素にデジタルビデオ信号を入力するまでの期間を書き込み期間Ｔａと呼ぶ。
【００９１】
次に、書き込み期間Ｔａが終了する前、もしくは終了した後に、第１消去用ゲート信号線または第２消去用ゲート信号線が選択される。第１消去用ゲート信号線が選択されると、第１消去用ゲート信号線にゲート電極が接続された第１副画素１０５の消去用ＴＦＴ１１２が全てオンになり、電源電位が第１副画素１０５の駆動用ＴＦＴ１１１のゲート電極に与えられる。よって、第１副画素１０５の駆動用ＴＦＴ１１１は、ゲート電極とソース領域の電位が等しくなるのでオフになり、第１副画素１０５の発光素子１１３は非発光状態になる。そして、第１副画素１０５においてサブフレーム期間が終了する。
【００９２】
同様に、第２消去用ゲート信号線が選択されると、第２消去用ゲート信号線にゲート電極が接続された第２副画素１０６の消去用ＴＦＴ１１２が全てオンになり、電源電位が第２副画素１０６の駆動用ＴＦＴ１１１のゲート電極に与えられる。よって、第２副画素１０６の駆動用ＴＦＴ１１１は、ゲート電極とソース領域の電位が等しくなるのでオフになり、第２副画素１０６の発光素子１１３は非発光状態になる。そして、第２副画素１０６においてサブフレーム期間が終了する。
【００９３】
なお、同じ画素においても、第１消去用ゲート信号線と第２消去用ゲート信号線の選択されるタイミングは同じであるとは限らない。第１消去用ゲート信号線と第２消去用ゲート信号線の選択されるタイミングは、当該副画素において出現するサブフレーム期間の長さによって決まる。
【００９４】
なお本明細書では、全ての第１消去用ゲート信号線が選択されるまでの期間、または全ての第２消去用ゲート信号線が選択されるまでの期間を、消去期間Ｔｅと呼ぶ。なお第１消去用ゲート信号線の選択は１つずつ行われ、同時に２つ以上選択されない。同様に、第２消去用ゲート信号線の選択は１つずつ行われ、同時に２つ以上選択されない。
【００９５】
図４（Ａ）に、書き込み期間Ｔａにおいて、書き込み用ゲート信号線が選択されるタイミングを示す。また図４（Ｂ）に、第１副画素１０５において出現した消去期間Ｔｅにおいて、第１消去用ゲート信号線が選択されるタイミングを示す。なお、第２副画素１０６において出現した消去期間において、第２消去用ゲート信号線が選択されるタイミングは、第１副画素１０５と同じであるので、図４（Ｂ）を参照できる。
【００９６】
そして、同じ画素が有する複数の副画素のうち、先にサブフレーム期間が終了した副画素においては、他の副画素においてサブフレーム期間が終了するまで、発光素子が非表示状態になっている。そして全ての副画素においてサブフレーム期間が終了した後に、当該画素が有する全ての副画素において次のサブフレーム期間が一斉に開始される。なお、先のサブフレーム期間が終了してから、次のサブフレーム期間が開始されるまでの、発光素子が非発光状態にある期間を、非表示期間ＢＦと呼ぶ。
【００９７】
また、サブフレーム期間を分割することで、サブフレーム期間どうしの長さの差を縮めることができる。よって同じ画素が有する複数の副画素のそれぞれにおいて同時に開始されるサブフレーム期間の長さの差を縮めることができ、１フレーム期間における非表示期間の長さを短くし、コントラストを高めることもできる。
【００９８】
なお上述した動作において、サブフレーム期間が書き込み期間よりも長い場合、言いかえると書き込み期間Ｔａが終了した後にサブフレーム期間が終了する場合、第１消去用ゲート信号線または第２消去用ゲート信号線を選択せずに、次のサブフレーム期間を開始しても良い。この場合、サブフレーム期間とサブフレーム期間の間に非表示期間ＢＦは出現しない。
【００９９】
なお、画素におけるサブフレーム期間の出現するタイミングは、各ラインの画素毎に異なっている。なお本発明において１ライン分の画素は、同じ書き込み用ゲート信号線を有している。図５に各ラインの画素毎のサブフレーム期間の出現するタイミングを示す。横軸はタイムスケールを、縦軸は書き込み用ゲート信号線の位置を示している。
【０１００】
１番最初のラインの画素においてサブフレーム期間が開始されてから、最後のラインの画素においてサブフレーム期間が開始されるまでの期間が、書き込み期間Ｔａに相当する。また、１番最初のラインの画素において非表示期間が開始されてから、最後のラインの画素において非表示期間が開始されるまでの期間が消去期間Ｔｅに相当する。本実施の形態においては、サブフレーム期間ＳＦ２、ＳＦ４＿１、ＳＦ４＿２、ＳＦ５＿１、ＳＦ１、ＳＦ３が終了した直後に非表示期間が出現している。本発明において非表示期間は、必ずしも上述したサブフレーム期間の直後に開始されるとは限らない。ただし少なくとも、書き込み期間よりも長さの短いサブフレーム期間の直後に、非表示期間は設けられる。
【０１０１】
本発明の発光装置では、各副画素に消去用ＴＦＴ１１２を設けることで、非表示期間ＢＦを出現させることができる。そのため、図１７に示した一般的な発光装置とは異なり、サブフレーム期間を全ての画素に１ビット分のデジタルビデオ信号が入力される期間の長さ、（本発明の発光装置では書き込み期間の長さに相当する）よりも短くすることができる。
【０１０２】
図６は本発明の発光装置において、時間分割駆動法を用いて表示を行った際に、サブフレーム期間ＳＦ（ｋ−１）、ＳＦｋ、ＳＦ（ｋ＋１）（ｋは任意の自然数）の出現するタイミングを示している。横軸はタイムスケールを、縦軸は各ラインの画素の位置を示している。またｔ１はサブフレーム期間ＳＦｋにおいて、全ての画素に１ビット分のデジタルビデオ信号が入力される書き込み期間の長さを示しており、ｔ２は各ラインの画素におけるサブフレーム期間ＳＦｋの長さを示している。なお１ライン分の画素は、同じゲート信号線を有している。
【０１０３】
ｔ３は各ラインの画素における非表示期間ＢＦの長さである。非表示期間の長さｔ３は、ＳＦｋと重なっている書き込み期間と、ＳＦ（ｋ＋１）と重なっている書き込み期間とが、互いに重ならないような長さであることが重要である。つまりｔ３≧ｔ１−ｔ２とすることが重要である。
【０１０４】
上記動作により、階調数を高くするためにサブフレーム期間ｔ２を短くし、ｔ１＞ｔ２となっても、１ビット分のデジタルビデオ信号の画素への入力と並行して、同じ画素部内において次の１ビット分のデジタルビデオ信号の画素への入力を開始する必要がない。
【０１０５】
また、本発明の発光装置では、画素が有する複数の副画素のそれぞれにおいて出現するサブフレーム期間において、各副画素の発光素子が発光するかしないかで階調表示を行っている。そのため、副画素を設けない一般的な発光装置で時間分割駆動を行う場合に比べて、サブフレーム期間が短くなるのを抑えることができる。よって、サブフレーム期間の数が増加しても、ソース信号線駆動回路の駆動周波数が高くなるのを抑えることができる。したがって、フレーム周波数を落とさず、なおかつソース信号線駆動回路の駆動周波数が高くなるのを抑えつつ、階調数の高い画像を表示することが可能になる。
【０１０６】
また、フレーム周波数を落とさず、なおかつソース信号線駆動回路の駆動周波数が高くなるのを抑えつつ、動画擬似輪郭の視認されずらい画像を表示することが可能になる。
【０１０７】
【実施例】
以下に、本発明の実施例について説明する。
【０１０８】
（実施例１）
本実施例では、図１（Ｂ）に示した本発明の発光装置の画素の上面図について説明する。図７に本実施例の画素の上面図を示す。
【０１０９】
２０５は第１副画素、２０６は第２副画素を示しており、各副画素にはスイッチング用ＴＦＴ２１０、駆動用ＴＦＴ２１１、消去用ＴＦＴ２１２が形成されている。
【０１１０】
また、第１副画素２０５と第２副画素２０６は、書き込み用ゲート信号線Ｇａ＿ｊ及び電源供給線Ｖ＿ｉを共有している。そして第１副画素２０５は第１消去用ゲート信号線ＧｅＬ＿ｊを有しており、第２副画素２０６は第２消去用ゲート信号線ＧｅＲ＿ｊを有している。
【０１１１】
各副画素において、スイッチング用ＴＦＴ２１０のソース領域とドレイン領域は、一方は各副画素が有するソース信号線に、もう一方は接続配線２２５を介してゲート配線２２２に接続されている。ゲート配線２２２の一部は駆動用ＴＦＴ２１１のゲート電極として用いられている。
【０１１２】
また駆動用ＴＦＴ２１１のソース領域は電源供給線Ｖ＿ｉに、ドレイン領域は発光素子の画素電極２２０に接続されている。なお本実施例では図示していないが、画素電極に接して有機化合物層が形成されており、該有機化合物層に接して対向電極が形成されている。
【０１１３】
ゲート配線２２２は書き込み用ゲート信号線及び消去用ゲート信号線と同じ層に形成される。そしてゲート配線２２２はゲート絶縁膜（図示せず）を間に介してＴＦＴの活性層と同じ層に形成された容量用活性層２２１と重なっている。容量用活性層２２１は電源供給線Ｖ＿ｉと接続されており、電源電位が与えられている。ゲート配線２２２と容量用活性層２２１とでコンデンサ２１４が形成される。
【０１１４】
また、ゲート配線２２２は層間絶縁膜（図示せず）を間に介して電源供給線Ｖ＿ｉとも重なっており、ゲート配線２２２と電源供給線Ｖ＿ｉとの間に形成される容量を用いて、駆動用ＴＦＴ２１１のゲート電極の電位を保持するようにしても良い。
【０１１５】
また消去用ＴＦＴ２１２のソース領域とドレイン領域は、一方は接続配線２２４を介してゲート配線２２２に接続され、もう一方は電源供給線Ｖ＿ｉに接続されている。なお、接続配線２２５と２２４は、ソース信号線及び電源供給線と同じ層に形成されている。
【０１１６】
また消去用ＴＦＴ２１２のゲート電極は、各副画素が有する消去用ゲート信号線に接続されている。
【０１１７】
なお本実施例は本発明の一実施例を示しただけであり、本発明の発光装置は本実施例で示した構成に限定されない。
【０１１８】
（実施例２）
本実施例では、図１（Ｂ）に示した構成を有する本発明の発光装置において、６ビットのデジタルビデオ信号を用いて表示を行った場合について説明する。ただしサブフレーム期間は分割せずに、デジタルビデオ信号のビット数と同じ数のサブフレーム期間を用いて表示を行う例について説明する。
【０１１９】
表２に、各副画素において出現するサブフレーム期間の出現する順序と、長さの比を示す。なお括弧内の数字は当該サブフレーム期間の、他のサブフレーム期間に対する長さの比に相当する。
【０１２０】
【表２】
0004323124.tif 000003
【０１２１】
第１副画素１０５では、１フレーム期間内にサブフレーム期間ＳＦ６、ＳＦ３、ＳＦ１が順に出現する。第２副画素１０６では、１フレーム期間内にサブフレーム期間ＳＦ５、ＳＦ４、ＳＦ２が順に出現する。
【０１２２】
なお、サブフレーム期間ＳＦ１〜ＳＦ６は、１〜６ビット目のデジタルビデオ信号にそれぞれ対応している。
【０１２３】
第１副画素１０５においてサブフレーム期間ＳＦ６が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ５が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ３が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ４が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ１が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ２が開始されるタイミングは同じである。
【０１２４】
本実施例では、ＳＦ１：ＳＦ２：ＳＦ３：ＳＦ４：ＳＦ５：ＳＦ６＝２0：２1：２2：２3：２4：２5となっている。このサブフレーム期間の組み合わせで２6階調のうち所望の階調表示を行うことができる。なおｎビットのデジタルビデオ信号を用いて駆動を行うとき、各ビットに対応するサブフレーム期間の長さの比は、２0：２1：…：２(n-1)となる。
【０１２５】
サブフレーム期間の出現する順序や、各副画素において出現するサブフレーム期間の対応するビットは、設計者が適宜選択可能である。
【０１２６】
本発明の発光装置では、画素が有する複数の副画素のそれぞれにおいて出現するサブフレーム期間において、各副画素の発光素子が発光するかしないかで階調表示を行っている。そのため、副画素を設けない一般的な発光装置で時間分割駆動を行う場合に比べて、サブフレーム期間が短くなるのを抑えることができる。よって、サブフレーム期間の数が増加しても、ソース信号線駆動回路の駆動周波数が高くなるのを抑えることができる。したがって、フレーム周波数を落とさず、なおかつソース信号線駆動回路の駆動周波数が高くなるのを抑えつつ、階調数が高い画像を表示することが可能になる。
【０１２７】
なお本発明は６ビットのデジタルビデオ信号のみ用いることができるわけではない。対応するビット数は、設計者が適宜設定することが可能である。
【０１２８】
本実施例は、実施例１と自由に組み合わせて実施することが可能である。
【０１２９】
（実施例３）
本実施例では、図１（Ｂ）に示した構成を有する本発明の発光装置において、８ビットのデジタルビデオ信号を用いて表示を行った場合について説明する。
【０１３０】
表３に、各副画素において出現するサブフレーム期間の出現する順序と、長さの比を示す。なお括弧内の数字は当該サブフレーム期間の、他のサブフレーム期間に対する長さの比に相当する。
【０１３１】
【表３】
0004323124.tif 000004
【０１３２】
第１副画素１０５では、１フレーム期間内にサブフレーム期間ＳＦ８＿１、ＳＦ２、ＳＦ６＿１、ＳＦ７＿２、ＳＦ８＿３、ＳＦ１が順に出現する。第２副画素１０６では、１フレーム期間内にサブフレーム期間ＳＦ４、ＳＦ７＿１、ＳＦ８＿２、ＳＦ３、ＳＦ５、ＳＦ６＿２が順に出現する。
【０１３３】
なお、サブフレーム期間ＳＦ１〜ＳＦ５は、１〜５ビット目のデジタルビデオ信号にそれぞれ対応している。また、サブフレーム期間ＳＦ６＿１と、ＳＦ６＿２は共に６ビット目のデジタルビデオ信号に対応している。また、サブフレーム期間ＳＦ７＿１と、ＳＦ７＿２は共に７ビット目のデジタルビデオ信号に対応している。また、サブフレーム期間ＳＦ８＿１と、ＳＦ８＿２と、ＳＦ８＿３は共に８ビット目のデジタルビデオ信号に対応している。
【０１３４】
第１副画素１０５においてサブフレーム期間ＳＦ８＿１が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ４が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ２が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ７＿１が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ６＿１が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ８＿２が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ７＿２が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ３が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ８＿３が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ５が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ１が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ６＿２が開始されるタイミングは同じである。
【０１３５】
本実施例では、ＳＦ１：ＳＦ２：ＳＦ３：ＳＦ４：ＳＦ５：（ＳＦ６＿１＋ＳＦ６＿２）：ＳＦ（ＳＦ７＿１＋ＳＦ７＿２）：（ＳＦ８＿１＋ＳＦ８＿２＋ＳＦ８＿３）＝２0：２1：２2：２3：２4：２5：２6：２7となっている。このサブフレーム期間の組み合わせで２8階調のうち所望の階調表示を行うことができる。なおｎビットのデジタルビデオ信号を用いて駆動を行うとき、各ビットに対応するサブフレーム期間の長さの比は、２0：２1：…：２(n-1)となる。
【０１３６】
サブフレーム期間の出現する順序や、各副画素において出現するサブフレーム期間の対応するビットは、設計者が適宜選択可能である。
【０１３７】
なお本実施例では、６ビット目のデジタルビデオ信号に対応するサブフレーム期間を、ＳＦ６＿１とＳＦ６＿２の２つに分割している。また、７ビット目のデジタルビデオ信号に対応するサブフレーム期間を、ＳＦ７＿１とＳＦ７＿２の２つに分割している。また、８ビット目のデジタルビデオ信号に対応するサブフレーム期間を、ＳＦ８＿１とＳＦ８＿２とＳＦ８＿３の３つに分割している。しかし本発明において分割するサブフレーム期間が対応するデジタルビデオ信号のビット数は、必ずしもこれに限定されない。
【０１３８】
分割するサブフレーム期間は１つでも複数でも良い。ただし上位ビットに対応するサブフレーム期間、言いかえると長さの長いサブフレーム期間から順に分割することが好ましい。
【０１３９】
また、サブフレーム期間の分割数は設計者が適宜選択可能であるが、いくつまで分割するかは、発光装置の駆動速度と、要求される画像の表示品質とのバランスによって決めるのが好ましい。
【０１４０】
また同じビットのデジタルビデオ信号に対応する、分割したサブフレーム期間の長さは同じであることが望ましいが、本発明はこれに限定されない。分割したサブフレーム期間の長さは必ずしも同じである必要はない。
【０１４１】
また分割数もこれに限定されない。そして、サブフレーム期間を分割し、分割したサブフレーム期間同士が同じ副画素において連続して出現しないように、間に他のサブフレーム期間または表示を行わない期間（非表示期間）を設けていても良い。なお非表示期間においては、画素部の全ての画素において発光素子は発光しない。
【０１４２】
上記構成により、動画擬似輪郭の発生を防ぐことができる。ただし、本発明はこの構成に限定されず、必ずしも分割する必要はない。
【０１４３】
また、サブフレーム期間を分割することで、サブフレーム期間どうしの長さの差を縮めることができる。よって同じ画素が有する複数の副画素のそれぞれにおいて同時に開始されるサブフレーム期間の長さの差を縮めることができ、１フレーム期間における非表示期間の長さを短くし、コントラストを高めることもできる。
【０１４４】
本発明の発光装置では、画素が有する複数の副画素のそれぞれにおいて出現するサブフレーム期間において、各副画素の発光素子が発光するかしないかで階調表示を行っている。そのため、副画素を設けない一般的な発光装置で時間分割駆動を行う場合に比べて、サブフレーム期間が短くなるのを抑えることができる。よって、サブフレーム期間の数が増加しても、ソース信号線駆動回路の駆動周波数が高くなるのを抑えることができる。したがって、フレーム周波数を落とさず、なおかつソース信号線駆動回路の駆動周波数が高くなるのを抑えつつ、階調数が高い画像を表示することが可能になる。
【０１４５】
なお本発明は８ビットのデジタルビデオ信号のみ用いることができるわけではない。対応するビット数は、設計者が適宜設定することが可能である。
【０１４６】
本実施例は、実施例１と自由に組み合わせて実施することが可能である。
【０１４７】
（実施例４）
本実施例では、図１（Ｂ）に示した構成を有する本発明の発光装置において、各副画素において出現するサブフレーム期間を、フレーム期間毎に互いに入れ替える場合について説明する。
【０１４８】
表４に、各副画素において出現するサブフレーム期間の出現する順序と、長さの比を示す。なお括弧内の数字は当該サブフレーム期間の、他のサブフレーム期間に対する長さの比に相当する。
【０１４９】
【表４】
0004323124.tif 000005
【０１５０】
第１副画素１０５では、先に出現する第１フレーム期間内に、サブフレーム期間ＳＦ３、ＳＦ１が順に出現する。第２副画素１０６では、先に出現する第１フレーム期間内に、サブフレーム期間ＳＦ４＿１、ＳＦ２、ＳＦ４＿２が順に出現する。
【０１５１】
また、第１副画素１０５では、後に出現する第２フレーム期間内に、サブフレーム期間ＳＦ４＿１、ＳＦ２、ＳＦ４＿２が順に出現する。第２副画素１０６では、後に出現する第２フレーム期間内に、サブフレーム期間ＳＦ３、ＳＦ１が順に出現する。
【０１５２】
なお、サブフレーム期間ＳＦ１〜ＳＦ３は、１〜３ビット目のデジタルビデオ信号にそれぞれ対応している。また、サブフレーム期間ＳＦ４＿１と、ＳＦ４＿２は、共に４ビット目のデジタルビデオ信号に対応している。
【０１５３】
サブフレーム期間ＳＦ３が開始されるタイミングと、サブフレーム期間ＳＦ４＿１が開始されるタイミングは同じである。また、サブフレーム期間ＳＦ１が開始されるタイミングと、サブフレーム期間ＳＦ２が開始されるタイミングは同じである。また、片方の副画素においてサブフレーム期間ＳＦ４＿２が出現しているとき、もう片方の副画素において非表示ＢＦが出現している。
【０１５４】
本実施例では、ＳＦ１：ＳＦ２：ＳＦ３：（ＳＦ４＿１＋ＳＦ４＿２）＝２0：２1：２2：２3となっている。このサブフレーム期間の組み合わせで２4階調のうち所望の階調表示を行うことができる。
【０１５５】
本実施例では、各副画素において出現するサブフレーム期間を、フレーム期間毎に互いに入れ替えており、これによって各副画素が有する発光素子の発光する期間を、互いに同じぐらいにすることができる。
【０１５６】
なお、本実施例においてサブフレーム期間の出現する順序や、各副画素において出現するサブフレーム期間の対応するビットは、設計者が適宜選択可能である。
【０１５７】
また、本実施例では４ビット目のデジタルビデオ信号に対応するサブフレーム期間を、ＳＦ４＿１とＳＦ４＿２の２つに分割している。しかし本実施例において分割するサブフレーム期間が対応するデジタルビデオ信号のビット数は、必ずしもこれに限定されない。また分割数もこれに限定されない。
【０１５８】
分割するサブフレーム期間は１つでも複数でも良い。ただし上位ビットに対応するサブフレーム期間、言いかえると長さの長いサブフレーム期間から順に分割することが好ましい。
【０１５９】
また、サブフレーム期間の分割数は設計者が適宜選択可能であるが、いくつまで分割するかは、発光装置の駆動速度と、要求される画像の表示品質とのバランスによって決めるのが好ましい。
【０１６０】
なお本実施例は４ビットのデジタルビデオ信号のみ用いることができるわけではない。対応するビット数は、設計者が適宜設定することが可能である。
【０１６１】
本実施例は、実施例１〜３と自由に組み合わせて実施することが可能である。
【０１６２】
（実施例５）
本実施例では、本発明の発光装置において、図１（Ｂ）に示したのとは異なる構成の画素について、図８を用いて説明する。
【０１６３】
図８に本実施例の画素の回路図を示す。画素３０４が有する第１副画素３０５と第２副画素３０６は、１つの電源供給線Ｖ＿ｉ（ｉは１〜ｘの任意の数）を共有している。
【０１６４】
また、第１副画素３０５と第２副画素３０６は、異なるソース信号線を１つずつ有しており、本実施例では、第１副画素３０５が有するソース信号線を第１ソース信号線ＳＬ＿ｉ（ｉは１〜ｘの任意の数）、第２副画素３０６が有するソース信号線を第２ソース信号線ＳＲ＿ｉ（ｉは１〜ｘの任意の数）とする。
【０１６５】
また、第１副画素３０５と第２副画素３０６は、異なる書き込み用ゲート信号線を１つずつ有しており、本実施例では、第１副画素３０５が有する書き込み用ゲート信号線を第１書き込み用ゲート信号線ＧａＬ＿ｊ（ｊは１〜ｙの任意の数）、第２副画素３０６が有する書き込み用ゲート信号線を第２書き込み用ゲート信号線ＧａＲ＿ｊ（ｊは１〜ｙの任意の数）とする。
【０１６６】
また、第１副画素３０５と第２副画素３０６は、異なる消去用ゲート信号線を１つずつ有しており、本実施例では、第１副画素３０５が有する消去用ゲート信号線を第１消去用ゲート信号線ＧｅＬ＿ｊ（ｊは１〜ｙの任意の数）、第２副画素３０６が有する消去用ゲート信号線を第２消去用ゲート信号線ＧｅＲ＿ｊ（ｊは１〜ｙの任意の数）とする。
【０１６７】
また各副画素は、それぞれスイッチング用ＴＦＴ３１０、駆動用ＴＦＴ３１１、消去用ＴＦＴ３１２、発光素子３１３、コンデンサ３１４を有している。
【０１６８】
各副画素が有するスイッチング用ＴＦＴ３１０のゲート電極は、各副画素が有する書き込み用ゲート信号線Ｇａ＿ｊに接続されている。本実施例の場合、第１副画素３０５が有するスイッチング用ＴＦＴ３１０のゲート電極は、第１書き込み用ゲート信号線ＧａＬ＿ｊに接続されている。また、第２副画素３０６が有するスイッチング用ＴＦＴ３１０のゲート電極は、第２書き込み用ゲート信号線ＧａＲ＿ｊに接続されている。
【０１６９】
また各副画素が有するスイッチング用ＴＦＴ３１０のソース領域とドレイン領域は、一方は各副画素が有するソース信号線に、もう一方は各副画素が有する駆動用ＴＦＴ３１１のゲート電極に接続されている。本実施例の場合、第１副画素３０５が有するスイッチング用ＴＦＴ３１０のソース領域とドレイン領域は、一方は第１ソース信号線ＳＬ＿ｉに、もう一方は第１副画素３０５が有する駆動用ＴＦＴ３１１のゲート電極に接続されている。また、第２副画素３０６が有するスイッチング用ＴＦＴ３１０のソース領域とドレイン領域は、一方は第２ソース信号線ＳＲ＿ｉに、もう一方は第２副画素３０６が有する駆動用ＴＦＴ３１１のゲート電極に接続されている。
【０１７０】
各副画素が有する駆動用ＴＦＴ３１１のソース領域は電源供給線Ｖ＿ｉに、ドレイン領域は各副画素が有する発光素子３１３の画素電極にそれぞれ接続されている。
【０１７１】
また、各副画素が有する消去用ＴＦＴ３１２は、各副画素が有する消去用ゲート信号線にそれぞれ接続されている。本実施例の場合、第１副画素３０５が有する消去用ＴＦＴ３１２のゲート電極は、第１消去用ゲート信号線ＧｅＬ＿ｊに接続されており、第２副画素３０６が有する消去用ＴＦＴ３１２のゲート電極は、第２消去用ゲート信号線ＧｅＲ＿ｊに接続されている。
【０１７２】
また各副画素が有する消去用ＴＦＴ３１２のソース領域とドレイン領域は、一方は電源供給線Ｖ＿ｉに、もう一方は各副画素が有する駆動用ＴＦＴ３１１のゲート電極に接続されている。
【０１７３】
本実施例では、書き込み期間において第１書き込み用ゲート信号線ＧａＬ＿ｊと第２書き込み用ゲート信号線ＧａＲ＿ｊが同時に選択される。
【０１７４】
本実施例では、図１（Ｂ）に示した構成に比べ、１つの書き込み用ゲート信号線に接続されているスイッチング用ＴＦＴの数が半分になる。よって書き込み用ゲート信号線の負荷が小さくなるので、該信号線を選択する際の応答速度が早くなる。
【０１７５】
本実施例は、実施例１〜４と自由に組み合わせて実施することが可能である。
【０１７６】
（実施例６）
本実施例では、本発明の発光装置において、各画素に副画素が３つずつ設けられている場合について説明する。
【０１７７】
図９を用いて、本発明の発光装置の構造について説明する。図９（Ａ）は本発明の発光装置に含まれる表示用パネルのブロック図である。基板（図示せず）上に、画素部４００と、ソース信号線駆動回路４０１と、書き込み用ゲート信号線駆動回路４０２と、消去用ゲート信号線駆動回路４０３とが設けられている。
【０１７８】
なお、本実施例では、画素部４００と、駆動回路群（ソース信号線駆動回路４０１、書き込み用ゲート信号線駆動回路４０２及び消去用ゲート信号線駆動回路４０３が含まれる）とが同一基板上に形成されているが、本発明はこの構成に限定されない。画素部４００と駆動回路群とが異なる基板上に形成され、ＦＰＣ等のコネクターを介して互いに接続されていてもよい。
【０１７９】
また、ソース信号線駆動回路４０１とゲート信号線駆動回路（書き込み用ゲート信号線駆動回路４０２及び消去用ゲート信号線駆動回路４０３が含まれる）の数は、図９（Ａ）に示した数に限定されない。ソース信号線駆動回路４０１は１つ以上設けられていれば良い。またゲート信号線駆動回路も１つ以上設けられていれば良く、書き込み用ゲート信号線駆動回路４０２と消去用ゲート信号線駆動回路４０３とを、１つのゲート信号線駆動回路で代用しても良い。
【０１８０】
画素部４００には複数の画素４０４がマトリクス状に設けられており、各画素４０４は複数の副画素を有している。なお各画素が有する副画素の数は、作製が可能な限りいくつでも良い。本実施例では１つの画素４０４が第１副画素４０５と、第２副画素４０６と、第３副画素４０７の３つの副画素を有している。
【０１８１】
図９（Ｂ）に画素の回路図を示す。画素４０４が有する第１副画素４０５と、第２副画素４０６と、第３副画素４０７は、１つの電源供給線Ｖ＿ｉ（ｉは１〜ｘの任意の数）と、１つの書き込み用ゲート信号線Ｇａ＿ｊ（ｊは１〜ｙの任意の数）とを共有している。
【０１８２】
また、第１副画素４０５と、第２副画素４０６と、第３副画素４０７は、異なるソース信号線を１つずつ有しており、本実施例では、第１副画素４０５が有するソース信号線を第１ソース信号線ＳＬ＿ｉ（ｉは１〜ｘの任意の数）、第２副画素４０６が有するソース信号線を第２ソース信号線ＳＲ＿ｉ（ｉは１〜ｘの任意の数）、第３副画素４０７が有するソース信号線を第３ソース信号線ＳＴ＿ｉ（ｉは１〜ｘの任意の数）とする。
【０１８３】
また、第１副画素４０５と、第２副画素４０６、第３副画素４０７は、異なる消去用ゲート信号線を１つずつ有しており、本実施例では、第１副画素４０５が有する消去用ゲート信号線を第１消去用ゲート信号線ＧｅＬ＿ｊ（ｊは１〜ｙの任意の数）、第２副画素４０６が有する消去用ゲート信号線を第２消去用ゲート信号線ＧｅＲ＿ｊ（ｊは１〜ｙの任意の数）、第３副画素４０７が有する消去用ゲート信号線を第３消去用ゲート信号線ＧｅＴ＿ｊ（ｊは１〜ｙの任意の数）とする。
【０１８４】
また各副画素は、それぞれスイッチング用ＴＦＴ４１０、駆動用ＴＦＴ４１１、消去用ＴＦＴ４１２、発光素子４１３、コンデンサ４１４を有している。
【０１８５】
各副画素が有するスイッチング用ＴＦＴ４１０のゲート電極は、書き込み用ゲート信号線Ｇａ＿ｊに接続されている。また各副画素が有するスイッチング用ＴＦＴ４１０のソース領域とドレイン領域は、一方は各副画素が有するソース信号線に、もう一方は各副画素が有する駆動用ＴＦＴ４１１のゲート電極に接続されている。本実施例の場合、第１副画素４０５が有するスイッチング用ＴＦＴ４１０のソース領域とドレイン領域は、一方は第１ソース信号線ＳＬ＿ｉに、もう一方は第１副画素４０５が有する駆動用ＴＦＴ４１１のゲート電極に接続されている。また、第２副画素４０６が有するスイッチング用ＴＦＴ４１０のソース領域とドレイン領域は、一方は第２ソース信号線ＳＲ＿ｉに、もう一方は第２副画素４０６が有する駆動用ＴＦＴ４１１のゲート電極に接続されている。また、第３副画素４０７が有するスイッチング用ＴＦＴ４１０のソース領域とドレイン領域は、一方は第１ソース信号線ＳＴ＿ｉに、もう一方は第３副画素４０７が有する駆動用ＴＦＴ４１１のゲート電極に接続されている。
【０１８６】
各副画素が有する駆動用ＴＦＴ４１１のソース領域は電源供給線Ｖ＿ｉに、ドレイン領域は各副画素が有する発光素子４１３の画素電極にそれぞれ接続されている。
【０１８７】
また、各副画素が有する消去用ＴＦＴ４１２は、各副画素が有する消去用ゲート信号線にそれぞれ接続されている。本実施例の場合、第１副画素４０５が有する消去用ＴＦＴ４１２のゲート電極は、第１消去用ゲート信号線ＧｅＬ＿ｊに接続されており、第２副画素４０６が有する消去用ＴＦＴ４１２のゲート電極は、第２消去用ゲート信号線ＧｅＲ＿ｊに接続されている。また、第３副画素４０７が有する消去用ＴＦＴ４１２のゲート電極は、第３消去用ゲート信号線ＧｅＴ＿ｊに接続されている。
【０１８８】
また各副画素が有する消去用ＴＦＴ４１２のソース領域とドレイン領域は、一方は電源供給線Ｖ＿ｉに、もう一方は各副画素が有する駆動用ＴＦＴ４１１のゲート電極に接続されている。
【０１８９】
このように本発明では、各画素が有する副画素の数を任意に設定することが可能である。副画素の数が多ければ多いほど、サブフレーム期間の長さを抑えることができる。
【０１９０】
本実施例は、実施例１〜５と自由に組み合わせて実施することが可能である。
【０１９１】
（実施例７）
本実施例では、本発明の発光装置の駆動回路群に含まれる、ソース信号線駆動回路、書き込み用ゲート信号線駆動回路及び消去用ゲート信号線駆動回路の詳しい構成について説明する。
【０１９２】
図１０に本実施例の発光装置の駆動回路のブロック図を示す。図１０（Ａ）はソース信号線駆動回路６０１であり、シフトレジスタ６０２、ラッチ（Ａ）６０３、ラッチ（Ｂ）６０４を有している。
【０１９３】
ソース信号線駆動回路６０１において、シフトレジスタ６０２にクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ６０２は、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ等（図示せず）を通して後段の回路へタイミング信号を順次入力する。
【０１９４】
シフトレジスタ６０２からのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が入力される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。なおバッファは必ずしも設ける必要はない。
【０１９５】
バッファによって緩衝増幅されたタイミング信号は、ラッチ（Ａ）６０３に入力される。ラッチ（Ａ）６０３は、ｎビットデジタルビデオ信号を処理する複数のステージのラッチを有している。ラッチ（Ａ）６０３は、前記タイミング信号が入力されると、ソース信号線駆動回路６０１の外部から入力されるｎビットのデジタルビデオ信号を順次取り込み、保持する。
【０１９６】
なお、ラッチ（Ａ）６０３にデジタルビデオ信号を取り込む際に、ラッチ（Ａ）６０３が有する複数のステージのラッチに、順にデジタルビデオ信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）６０３が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０１９７】
ラッチ（Ａ）６０３の全てのステージのラッチにデジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０１９８】
１ライン期間が終了すると、ラッチ（Ｂ）６０４にラッチシグナル（Latch Signal）が入力される。この瞬間、ラッチ（Ａ）６０３に書き込まれ保持されているデジタルビデオ信号は、ラッチ（Ｂ）６０４に一斉に送出され、ラッチ（Ｂ）６０４の全ステージのラッチに書き込まれ、保持される。
【０１９９】
デジタルビデオ信号をラッチ（Ｂ）６０４に送出し終えたラッチ（Ａ）６０３には、シフトレジスタ６０２からのタイミング信号に基づき、デジタルビデオ信号の書き込みが順次行われる。
【０２００】
この２順目の１ライン期間中には、ラッチ（Ｂ）６０４に書き込まれ、保持されているデジタルビデオ信号がソース信号線に入力される。
【０２０１】
図１０（Ｂ）は書き込み用ゲート信号線駆動回路の構成を示すブロック図である。
【０２０２】
書き込み用ゲート信号線駆動回路６０５は、それぞれシフトレジスタ６０６、バッファ６０７を有している。また場合によってはレベルシフトを有していても良い。
【０２０３】
書き込み用ゲート信号線駆動回路６０５において、シフトレジスタ６０６からのタイミング信号がバッファ６０７に入力され、対応する書き込み用ゲート信号線（第１書き込み用ゲート信号線と第２書き込み用ゲート信号線を含む）に入力される。書き込み用ゲート信号線には、１ライン分の画素のスイッチング用ＴＦＴのゲート電極が接続されている。そして、１ライン分の画素のスイッチング用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０２０４】
なお消去用ゲート信号線駆動回路は書き込み用ゲート信号線駆動回路の構成と同じであるので、図１０（Ｂ）を参照する。ただし消去用ゲート信号線駆動回路の場合、バッファからの出力は消去用ゲート信号線（第１消去用ゲート信号線と第２消去用ゲート信号線を含む）に入力される。また消去用ゲート信号線には、１ライン分の画素の消去用ＴＦＴのゲート電極が接続されている。そして、１ライン分の画素の消去用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０２０５】
本実施例は実施例１〜６と自由に組み合わせて実施することが可能である。
【０２０６】
（実施例８）
本発明の発光装置が有するＴＦＴの作製方法の一例について、図１１〜図１３を用いて説明する。ここでは、本発明の発光装置の画素部に設けられたスイッチング用ＴＦＴおよび駆動用ＴＦＴと、画素部の周辺に設けられる駆動部のＴＦＴを同時に作製する方法について、工程に従って詳細に説明する。また消去用ＴＦＴは、スイッチング用ＴＦＴと同様に作製することができるので、ここでは説明を省略した。
【０２０７】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板９００を用いる。なお、基板９００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【０２０８】
次いで、図１１（Ａ）に示すように、基板９００上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜９０１を形成する。本実施例では下地膜９０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜９０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜９０１ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成する。本実施例では、膜厚５０ｎｍの酸化窒化珪素膜９０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜９０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜９０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜９０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【０２０９】
次いで、下地膜９０１上に半導体層９０２〜９０５を形成する。半導体層９０２〜９０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層９０２〜９０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素（シリコン）またはシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した後、ニッケルを含む溶液を非晶質珪素膜上に保持させた。この非晶質珪素膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質珪素膜を形成した。そして、この結晶質珪素膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層９０２〜９０５を形成した。
【０２１０】
また、半導体層９０２〜９０５を形成した後、ＴＦＴのしきい値を制御するために、半導体層９０２〜９０５に微量な不純物元素（ボロンまたはリン）をドーピングしてもよい。
【０２１１】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ2(代表的には２００〜３００ｍＪ／ｃｍ2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ2(代表的には３５０〜５００ｍＪ／ｃｍ2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０％として行えばよい。
【０２１２】
次いで、半導体層９０２〜９０５を覆うゲート絶縁膜９０６を形成する。ゲート絶縁膜９０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０２１３】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosiliｃate）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０２１４】
そして、ゲート絶縁膜９０６上にゲート電極を形成するための耐熱性導電層９０７を２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）の厚さで形成する。耐熱性導電層９０７は単層で形成しても良いし、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。耐熱性導電層にはＴａ、Ｔｉ、Ｗから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜が含まれる。これらの耐熱性導電層はスパッタ法やＣＶＤ法で形成されるものであり、低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とすると良い。本実施例ではＷ膜を３００ｎｍの厚さで形成する。Ｗ膜はＷをターゲットとしてスパッタ法で形成しても良いし、６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９％または９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０２１５】
一方、耐熱性導電層９０７にＴａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、スパッタ時のガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲート電極とするには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、Ｔａ膜の下地にＴａＮ膜を形成すればα相のＴａ膜が容易に得られる。また、図示しないが、耐熱性導電層９０７の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、耐熱性導電層９０７が微量に含有するアルカリ金属元素が第１の形状のゲート絶縁膜９０６に拡散するのを防ぐことができる。いずれにしても、耐熱性導電層９０７は抵抗率を１０〜５０μΩｃｍの範囲ですることが好ましい。
【０２１６】
次に、フォトリソグラフィーの技術を使用してレジストによるマスク９０８を形成する。そして、第１のエッチング処理を行う。本実施例ではＩＣＰエッチング装置を用い、エッチング用ガスにＣｌ2とＣＦ4を用い、１Ｐａの圧力で３．２Ｗ／ｃｍ2のＲＦ（１３.５６ＭＨｚ）電力を投入してプラズマを形成して行う。基板側（試料ステージ）にも２２４ｍＷ／ｃｍ2のＲＦ（１３.５６ＭＨｚ）電力を投入し、これにより実質的に負の自己バイアス電圧が印加される。この条件でＷ膜のエッチング速度は約１００ｎｍ／ｍｉｎである。第１のエッチング処理はこのエッチング速度を基にＷ膜がちょうどエッチングされる時間を推定し、それよりもエッチング時間を２０％増加させた時間をエッチング時間とした。
【０２１７】
第１のエッチング処理により第１のテーパー形状を有する導電層９０９〜９１２が形成される。導電層９０９〜９１２のテーパー部の角度は１５〜３０°となるように形成される。残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させるオーバーエッチングを施すものとする。Ｗ膜に対する酸化窒化シリコン膜（ゲート絶縁膜９０６）の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされる。（図１１（Ｂ））
【０２１８】
そして、第１のドーピング処理を行い一導電型の不純物元素を半導体層に添加する。ここでは、ｎ型を付与する不純物元素添加の工程を行う。第１の形状の導電層を形成したマスク９０８をそのまま残し、第１のテーパー形状を有する導電層９０９〜９１２をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ｎ型を付与する不純物元素をゲート電極の端部におけるテーパー部とゲート絶縁膜９０６とを通して、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2とし、加速電圧を８０〜１６０ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により第１の不純物領域９１４〜９１７には１×１０20〜１×１０21atoｍiｃ／ｃｍ3の濃度範囲でｎ型を付与する不純物元素が添加される。（図１１（Ｃ））
【０２１９】
この工程において、ドーピングの条件によっては、不純物が第１の形状の導電層９０９〜９１２の下に回りこみ、第１の不純物領域９１４〜９１７が第１の形状の導電層９０９〜９１２と重なることも起こりうる。
【０２２０】
次に、図１１（Ｄ）に示すように第２のエッチング処理を行う。エッチング処理も同様にＩＣＰエッチング装置により行い、エッチングガスにＣＦ4とＣｌ2の混合ガスを用い、ＲＦ電力３．２Ｗ／ｃｍ2(１３.５６ＭＨｚ)、バイアス電力４５ｍＷ／ｃｍ2(１３.５６ＭＨｚ)、圧力１．０Ｐａでエッチングを行う。この条件で形成される第２の形状を有する導電層９１８〜９２１が形成される。その端部にはテーパー部が形成され、該端部から内側にむかって徐々に厚さが増加するテーパー形状となる。第１のエッチング処理と比較して基板側に印加するバイアス電力を低くした分等方性エッチングの割合が多くなり、テーパー部の角度は３０〜６０°となる。マスク９０８はエッチングされて端部が削れ、マスク９２２となる。また、図１１（Ｄ）の工程において、ゲート絶縁膜９０６の表面が４０ｎｍ程度エッチングされる。
【０２２１】
そして、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13／ｃｍ2のドーズ量で行い、不純物濃度が大きくなった第１の不純物領域９２４〜９２７と、前記第１の不純物領域９２４〜９２７に接する第２の不純物領域９２８〜９３１とを形成する。この工程において、ドーピングの条件によっては、不純物が第２の形状の導電層９１８〜９２１の下に回りこみ、第２の不純物領域９２８〜９３１が第２の形状の導電層９１８〜９２１と重なることも起こりうる。第２の不純物領域における不純物濃度は、１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3となるようにする。（図１２（Ａ））
【０２２２】
そして、図１２（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する半導体層９０２、９０５に一導電型とは逆の導電型の不純物領域９３３（９３３ａ、９３３ｂ）及び９３４（９３４ａ、９３４ｂ）を形成する。この場合も第２の形状の導電層９１８、９２１をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する半導体層９０３、９０４は、レジストのマスク９３２を形成し全面を被覆しておく。ここで形成される不純物領域９３３、９３４はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。不純物領域９３３、９３４のｐ型を付与する不純物元素の濃度は、２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3となるようにする。
【０２２３】
しかしながら、この不純物領域９３３、９３４は詳細にはｎ型を付与する不純物元素を含有する２つの領域に分けて見ることができる。第３の不純物領域９３３ａ、９３４ａは１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3の濃度でｎ型を付与する不純物元素を含み、第４の不純物領域９３３ｂ、９３４ｂは１×１０17〜１×１０20ａｔｏｍｓ／ｃｍ3の濃度でｎ型を付与する不純物元素を含んでいる。しかし、これらの第４の不純物領域９３３ｂ、９３４ｂのｐ型を付与する不純物元素の濃度を１×１０19ａｔｏｍｓ／ｃｍ3以上となるようにし、第３の不純物領域９３３ａ、９３４ａにおいては、ｐ型を付与する不純物元素の濃度をｎ型を付与する不純物元素の濃度の１．５から３倍となるようにすることにより、第３の不純物領域でｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【０２２４】
その後、図１２（Ｃ）に示すように、第２の形状を有する導電層９１８〜９２１およびゲート絶縁膜９０６上に第１の層間絶縁膜９３７を形成する。第１の層間絶縁膜９３７は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１の層間絶縁膜９３７は無機絶縁物材料から形成する。第１の層間絶縁膜９３７の膜厚は１００〜２００ｎｍとする。第１の層間絶縁膜９３７として酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳとＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。また、第１の層間絶縁膜９３７として酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Ｐａ、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、第１の層間絶縁膜９３７としてＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【０２２５】
そして、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板５０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい。
【０２２６】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層にある１０16〜１０18/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、半導体層９０２〜９０５中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良い。
【０２２７】
そして、有機絶縁物材料からなる第２の層間絶縁膜９３９を１．０〜２．０μｍの平均膜厚で形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで３００℃で焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンで２５０℃で６０分焼成して形成することができる。
【０２２８】
このように、第２の層間絶縁膜９３９を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減できる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜９３７として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【０２２９】
その後、所定のパターンのレジストマスクを形成し、それぞれの半導体層に形成されソース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コンタクトホールはドライエッチング法で形成する。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜９３９をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜９３７をエッチングする。さらに、半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えて第３の形状のゲート絶縁膜５７０をエッチングすることによりコンタクトホールを形成することができる。
【０２３０】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、マスクでパターニングし、その後エッチングすることで、ソース配線９４０〜９４３とドレイン配線９４４〜９４６を形成する。図示していないが、本実施例ではこの配線を、そして、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜で形成した。
【０２３１】
次いで、その上に透明導電膜を８０〜１２０ｎｍの厚さで形成し、パターニングすることによって画素電極９４７を形成する（図１３（Ａ））。なお、本実施例では、透明電極として酸化インジウム・スズ（ＩＴＯ）膜や酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いる。
【０２３２】
また、画素電極９４７は、ドレイン配線９４６と接して重ねて形成することによって駆動用ＴＦＴ９６３のドレイン領域と電気的な接続が形成される。
【０２３３】
次に、図１３（Ｂ）に示すように、画素電極９４７に対応する位置に開口部を有する第３の層間絶縁膜９４９を形成する。第３の層間絶縁膜９４９は絶縁性を有していて、バンクとして機能し、隣接する画素の有機化合物層を分離する役割を有している。本実施例ではレジストを用いて第３の層間絶縁膜９４９を形成する。
【０２３４】
本実施例では、第３の層間絶縁膜９４９の厚さを１μｍ程度とし、開口部は画素電極９４７に近くなればなるほど広くなる、所謂逆テーパー状になるように形成する。これはレジストを成膜した後、開口部を形成しようとする部分以外をマスクで覆い、ＵＶ光を照射して露光し、露光された部分を現像液で除去することによって形成される。
【０２３５】
本実施例のように、第３の層間絶縁膜９４９を逆テーパー状にすることで、後の工程において有機化合物層を成膜した時に、隣り合う画素同士で有機化合物層が分断されるため、有機化合物層と、第３の層間絶縁膜９４９の熱膨張係数が異なっていても、有機化合物層がひび割れたり、剥離したりするのを抑えることができる。
【０２３６】
なお、本実施例においては、第３の層間絶縁膜としてレジストでなる膜を用いているが、場合によっては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）、酸化珪素膜等を用いることもできる。第３の層間絶縁膜９４９は絶縁性を有する物質であれば、有機物と無機物のどちらでも良い。
【０２３７】
次に、有機化合物層９５０を蒸着法により形成し、更に蒸着法により陰極（ＭｇＡｇ電極）９５１および保護電極９５２を形成する。このとき有機化合物層９５０及び陰極９５１を形成するに先立って画素電極９４７に対して熱処理を施し、水分を完全に除去しておくことが望ましい。なお、本実施例では発光素子の陰極としてＭｇＡｇ電極を用いるが、公知の他の材料であっても良い。
【０２３８】
なお、有機化合物層９５０としては、公知の材料を用いることができる。本実施例では正孔輸送層（Hole transporting layer）及び発光層（Emitting layer）でなる２層構造を有機化合物層とするが、正孔注入層、電子注入層若しくは電子輸送層のいずれかを設ける場合もある。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。
【０２３９】
本実施例では正孔輸送層としてポリフェニレンビニレンを蒸着法により形成する。また、発光層としては、ポリビニルカルバゾールに１，３，４−オキサジアゾール誘導体のＰＢＤを３０〜４０％分子分散させたものを蒸着法により形成し、緑色の発光中心としてクマリン６を約１％添加している。
【０２４０】
また、保護電極９５２でも有機化合物層９５０を水分や酸素から保護することは可能であるが、さらに好ましくは保護膜９５３を設けると良い。本実施例では保護膜９５３として３００ｎｍ厚の窒化珪素膜を設ける。この保護膜も保護電極９５２の後に大気解放しないで連続的に形成しても構わない。
【０２４１】
また、保護電極９５２は陰極９５１の劣化を防ぐために設けられ、アルミニウムを主成分とする金属膜が代表的である。勿論、他の材料でも良い。また、有機化合物層９５０、陰極９５１は非常に水分に弱いので、保護電極９５２までを大気解放しないで連続的に形成し、外気から有機化合物層を保護することが望ましい。
【０２４２】
なお、有機化合物層９５０の膜厚は１０〜４００[ｎｍ]（典型的には６０〜１５０[ｎｍ]）、陰極９５１の厚さは８０〜２００[ｎｍ]（典型的には１００〜１５０[ｎｍ]）とすれば良い。
【０２４３】
こうして図１３（Ｂ）に示すような構造の発光装置が完成する。なお、画素電極９４７、有機化合物層９５０、陰極９５１の重なっている部分９５４が発光素子に相当する。
【０２４４】
ｐチャネル型ＴＦＴ９６０及びｎチャネル型ＴＦＴ９６１は駆動回路９７０が有するＴＦＴであり、ＣＭＯＳを形成している。スイッチング用ＴＦＴ９６２及び駆動用ＴＦＴ９６３は画素部９７１が有するＴＦＴであり、駆動回路９７０のＴＦＴと画素部９７１のＴＦＴとは同一基板上に形成することができる。
【０２４５】
なお、発光素子を用いた発光装置の場合、駆動回路の電源の電圧が５〜６Ｖ程度、最大でも１０Ｖ程度で十分なので、ＴＦＴにおいてホットエレクトロンによる劣化があまり問題にならない。また駆動回路を高速で動作させる必要があるので、ＴＦＴのゲート容量は小さいほうが好ましい。よって、本実施例のように、発光素子を用いた発光装置の駆動回路では、ＴＦＴの半導体層が有する第２の不純物領域９２９と、第４の不純物領域９３３ｂとが、それぞれゲート電極９１８、９１９と重ならない構成にするのが好ましい。
【０２４６】
本発明の発光装置の作製方法は、本実施例において説明した作製方法に限定されない。本発明の発光装置は公知の方法を用いて作製することが可能である。
【０２４７】
なお本実施例は、実施例１〜７と自由に組み合わせて実施することが可能である。
【０２４８】
（実施例９）
本実施例では、実施例８とは異なる発光装置の作製方法について説明する。
【０２４９】
第２の層間絶縁膜９３９を形成するまでの工程は、実施例５と同じである。図１４（Ａ）に示すように、第２の層間絶縁膜９３９を形成した後、第２の層間絶縁膜９３９に接するように、パッシベーション膜９３９を形成する。
【０２５０】
パッシベーション膜９３９は、第２の層間絶縁膜９３９に含まれる水分が、画素電極９４７や、第３の層間絶縁膜９８２を介して、有機化合物層９５０に入るのを防ぐのに効果的である。第２の層間絶縁膜９３９が有機樹脂材料を有している場合、有機樹脂材料は水分を多く含むため、パッシベーション膜９３９を設けることは特に有効である。
【０２５１】
本実施例では、パッシベーション膜９３９として、窒化珪素膜を用いた。
【０２５２】
その後、所定のパターンのレジストマスクを形成し、それぞれの半導体層に形成されソース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コンタクトホールはドライエッチング法で形成する。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜９３９をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜９３７をエッチングする。さらに、半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えて第３の形状のゲート絶縁膜５７０をエッチングすることによりコンタクトホールを形成することができる。
【０２５３】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、マスクでパターニングし、その後エッチングすることで、ソース配線９４０〜９４３とドレイン配線９４４〜９４６を形成する。図示していないが、本実施例ではこの配線を、そして、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜で形成した。
【０２５４】
次いで、その上に透明導電膜を８０〜１２０ｎｍの厚さで形成し、パターニングすることによって画素電極９４７を形成する（図１４（Ａ））。なお、本実施例では、透明電極として酸化インジウム・スズ（ＩＴＯ）膜や酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いる。
【０２５５】
また、画素電極９４７は、ドレイン配線９４６と接して重ねて形成することによって駆動用ＴＦＴのドレイン領域と電気的な接続が形成される。
【０２５６】
次に、図１４（Ｂ）に示すように、画素電極９４７に対応する位置に開口部を有する第３の層間絶縁膜９８２を形成する。本実施例では、開口部を形成する際、ウエットエッチング法を用いることでテーパー形状の側壁とした。実施例５に示した場合と異なり、第３の層間絶縁膜９８２上に形成される有機化合物層は分断されないため、開口部の側壁が十分になだらかでないと段差に起因する有機化合物層の劣化が顕著な問題となってしまうため、注意が必要である。
【０２５７】
なお、本実施例においては、第３の層間絶縁膜９８２として酸化珪素でなる膜を用いているが、場合によっては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）といった有機樹脂膜を用いることもできる。
【０２５８】
そして、第３の層間絶縁膜９８２上に有機化合物層９５０を形成する前に、第３の層間絶縁膜９８２の表面にアルゴンを用いたプラズマ処理を施し、第３の層間絶縁膜９８２の表面を緻密化しておくのが好ましい。上記構成によって、第３の層間絶縁膜９８２から有機化合物層９５０に水分が入るのを防ぐことができる。
【０２５９】
次に、有機化合物層９５０を蒸着法により形成し、更に蒸着法により陰極（ＭｇＡｇ電極）９５１および保護電極９５２を形成する。このとき有機化合物層９５０及び陰極９５１を形成するに先立って画素電極９４７に対して熱処理を施し、水分を完全に除去しておくことが望ましい。なお、本実施例では発光素子の陰極としてＭｇＡｇ電極を用いるが、公知の他の材料であっても良い。
【０２６０】
なお、有機化合物層９５０としては、公知の材料を用いることができる。本実施例では正孔輸送層（Hole transporting layer）及び発光層（Emitting layer）でなる２層構造を有機化合物層とするが、正孔注入層、電子注入層若しくは電子輸送層のいずれかを設ける場合もある。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。
【０２６１】
本実施例では正孔輸送層としてポリフェニレンビニレンを蒸着法により形成する。また、発光層としては、ポリビニルカルバゾールに１，３，４−オキサジアゾール誘導体のＰＢＤを３０〜４０％分子分散させたものを蒸着法により形成し、緑色の発光中心としてクマリン６を約１％添加している。
【０２６２】
また、保護電極９５２でも有機化合物層９５０を水分や酸素から保護することは可能であるが、さらに好ましくは保護膜９５３を設けると良い。本実施例では保護膜９５３として３００ｎｍ厚の窒化珪素膜を設ける。この保護膜も保護電極９５２の後に大気解放しないで連続的に形成しても構わない。
【０２６３】
また、保護電極９５２は陰極９５１の劣化を防ぐために設けられ、アルミニウムを主成分とする金属膜が代表的である。勿論、他の材料でも良い。また、有機化合物層９５０、陰極９５１は非常に水分に弱いので、保護電極９５２までを大気解放しないで連続的に形成し、外気から有機化合物層を保護することが望ましい。
【０２６４】
なお、有機化合物層９５０の膜厚は１０〜４００[ｎｍ]（典型的には６０〜１５０[ｎｍ]）、陰極９５１の厚さは８０〜２００[ｎｍ]（典型的には１００〜１５０[ｎｍ]）とすれば良い。
【０２６５】
こうして図１４（Ｂ）に示すような構造の発光装置が完成する。なお、画素電極９４７、有機化合物層９５０、陰極９５１の重なっている部分９５４が発光素子に相当する。
【０２６６】
ｐチャネル型ＴＦＴ９６０及びｎチャネル型ＴＦＴ９６１は駆動回路９７０が有するＴＦＴであり、ＣＭＯＳを形成している。スイッチング用ＴＦＴ９６２及び駆動用ＴＦＴ９６３は画素部９７１が有するＴＦＴであり、駆動回路９７０のＴＦＴと画素部９７１のＴＦＴとは同一基板上に形成することができる。
【０２６７】
本発明の発光装置の作製方法は、本実施例において説明した作製方法に限定されない。本発明の発光装置が有するＴＦＴは、公知の方法を用いて作製することが可能である。
【０２６８】
なお本実施例は、実施例１〜８と自由に組み合わせて実施することが可能である。
【０２６９】
（実施例１０）
本発明において、三重項励起子からの燐光を発光に利用できる有機化合物材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０２７０】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。 (T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０２７１】
上記の論文により報告された有機化合物材料（クマリン色素）の分子式を以下に示す。
【０２７２】
【化１】
0004323124.tif 000006
【０２７３】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０２７４】
上記の論文により報告された有機化合物材料（Ｐｔ錯体）の分子式を以下に示す。
【０２７５】
【化２】
0004323124.tif 000007
【０２７６】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０２７７】
上記の論文により報告された有機化合物材料（Ｉｒ錯体）の分子式を以下に示す。
【０２７８】
【化３】
0004323124.tif 000008
【０２７９】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０２８０】
なお、本実施例の構成は、実施例１〜実施例９のいずれの構成とも自由に組み合わせて実施することが可能である。
【０２８１】
（実施例１１）
本実施例では、本発明の発光装置を作製した例について、図１５を用いて説明する。
【０２８２】
図１５（Ａ）は、表面に発光素子やＴＦＴが形成された基板（ＴＦＴ基板）を、シーリング材によって封止することによって形成された発光装置の上面図であり、図１５（Ｂ）は、図１５（Ａ）のＡ−Ａ’における断面図、図１５（Ｃ）は図１５（Ａ）のＢ−Ｂ’における断面図である。
【０２８３】
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、書き込み用及び消去用ゲート信号線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、書き込み用及び消去用ゲート信号線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、書き込み用及び消去用ゲート信号線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０２８４】
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、書き込み用及び消去用ゲート信号線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図１５（Ｂ）では代表的に、下地膜４０１０上に形成された、ソース信号線駆動回路４００３に含まれる駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれる駆動用ＴＦＴ（発光素子への電流を制御するＴＦＴ）４２０２を図示した。ＴＦＴ４２０１及び４２０２は下地膜４０１０上に形成される。
【０２８５】
本実施例では、駆動回路用ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、駆動用ＴＦＴ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２には駆動用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０２８６】
駆動回路用ＴＦＴ４２０１及び駆動用ＴＦＴ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上に駆動用ＴＦＴ４２０２のドレイン領域と電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２８７】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機化合物層４２０４が形成される。有機化合物層４２０４は、電場を加えることで発生するルミネッセンスが得られる公知の有機化合物材料または無機化合物材料を用いることができる。また、有機化合物材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２８８】
有機化合物層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機化合物層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２８９】
有機化合物層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と有機化合物層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機化合物層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０２９０】
以上のようにして、画素電極（陽極）４２０３、有機化合物層４２０４及び陰極４２０５からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、発光素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２９１】
４００５ａは電源供給線に接続された引き回し配線であり、駆動用ＴＦＴ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４４０１に電気的に接続される。
【０２９２】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２９３】
但し、発光素子からの光の放射方向がシーリング材側に向かう場合にはシーリング材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２９４】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０２９５】
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制できる。
【０２９６】
図１５（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０２９７】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４４０１とが、導電性フィラー４３００ａによって電気的に接続される。
【０２９８】
本実施例は、実施例１〜１０と自由に組み合わせて実施することが可能である。
【０２９９】
（実施例１２）
発光装置は自発光型であるため、液晶表示装置に比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
【０３００】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図１６に示す。
【０３０１】
図１６（Ａ）はエレクトロルミネッセンス表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置は表示部２００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶表示装置よりも薄い表示部とすることができる。なお、エレクトロルミネッセンス表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０３０２】
図１６（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の発光装置は表示部２１０２に用いることができる。
【０３０３】
図１６（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の発光装置は表示部２２０３に用いることができる。
【０３０４】
図１６（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の発光装置は表示部２３０２に用いることができる。
【０３０５】
図１６（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明の発光装置はこれら表示部Ａ、Ｂ２４０３、２４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０３０６】
図１６（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の発光装置は表示部２５０２に用いることができる。
【０３０７】
図１６（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の発光装置は表示部２６０２に用いることができる。
【０３０８】
ここで図１６（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の発光装置は表示部２７０３に用いることができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。
【０３０９】
なお、将来的に有機化合物層の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０３１０】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。電場を加えることで発生するルミネッセンスが得られる有機化合物材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０３１１】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０３１２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１１に示したいずれの構成の発光装置を用いても良い。
【０３１３】
【発明の効果】
本発明は上記構成によって、１フレーム期間に設けるサブフレーム期間の数を増やしても、各サブフレーム期間の長さが短くなるのを抑えることができる。よって画素のデジタルビデオ信号を入力する期間（書きこみ期間）が短くなるのを抑えることができ、ソース信号線駆動回路の駆動周波数を抑えつつ、サブフレーム期間の数を増やすことができる。
【０３１４】
よって、フレーム周波数を落とさず、なおかつソース信号線駆動回路の駆動周波数が高くなるのを抑えつつ、階調数の高い画像を表示することが可能になる。
【０３１５】
また一般的な面積分割駆動法とは異なり、副画素の画素ピッチはほぼ同じである。一般的な面積分割駆動法では、一番小さい副画素にデザインルールをあてはめて設計するので高精細化が難しかった。しかし本発明の発光装置は階調数が増加しても副画素の画素ピッチがほぼ同じであるので、高精細化が可能である。
【０３１６】
さらに本発明の発光装置では、サブフレーム期間を分割し、分割したサブフレーム期間を連続して出現させず、間に他のサブフレーム期間または表示を行わない期間（非表示期間）を設けていても良い。なお非表示期間においては、画素部の全ての画素において発光素子は発光しない。
【０３１７】
上記構成により、動画擬似輪郭の発生を防ぐことができる。
【０３１８】
なおかつ本発明の発光装置では、動画擬似輪郭の発生を防ぐためにサブフレーム期間を分割しても、１つのサブフレーム期間の長さが短くなるのを抑えることができ、ソース信号線駆動回路の駆動周波数の高さを抑えることができる。
【図面の簡単な説明】
【図１】  本発明の発光装置のブロック図及び画素の回路図。
【図２】  本発明の発光装置の画素部の回路図。
【図３】  副画素におけるサブフレーム期間の出現するタイミングを示す図。
【図４】  書き込み用ゲート信号線と、第１及び第２消去用ゲート信号線のタイミングチャート。
【図５】  画素部におけるサブフレーム期間の出現するタイミングを示す図。
【図６】  画素部におけるサブフレーム期間の出現するタイミングを示す図。
【図７】  本発明の発光装置の画素の上面図。
【図８】  本発明の発光装置の画素の回路図。
【図９】  本発明の発光装置のブロック図及び画素の回路図。
【図１０】  本発明の発光装置の駆動回路群のブロック図。
【図１１】  本発明の発光装置が有するＴＦＴの作製工程を示す図。
【図１２】  本発明の発光装置が有するＴＦＴの作製工程を示す図。
【図１３】  本発明の発光装置が有するＴＦＴの作製工程を示す図。
【図１４】  本発明の発光装置が有するＴＦＴの作製工程を示す図。
【図１５】  本発明の発光装置の上面図及び断面図。
【図１６】  本発明の発光装置を用いた電子機器の図。
【図１７】  一般的な発光装置の画素部及び画素の回路図。
【図１８】  一般的な発光装置のサブフレーム期間の出現するタイミングを示す図。
【図１９】  一般的な発光装置のサブフレーム期間の出現するタイミングを示す図。
【図１】
0004323124.tif 000009
【図２】
0004323124.tif 000010
【図３】
0004323124.tif 000011
【図４】
0004323124.tif 000012
【図５】
0004323124.tif 000013
【図６】
0004323124.tif 000014
【図７】
0004323124.tif 000015
【図８】
0004323124.tif 000016
【図９】
0004323124.tif 000017
【図１０】
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【図１１】
0004323124.tif 000019
【図１２】
0004323124.tif 000020
【図１３】
0004323124.tif 000021
【図１４】
0004323124.tif 000022
【図１５】
0004323124.tif 000023
【図１６】
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【図１７】
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【図１８】
0004323124.tif 000026
【図１９】
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