(57)【特許請求の範囲】
【請求項１】
マスクアドレス信号を入力として書き込みデータのマスクを行うマスク機能を有し、テストモード時にデータ入出力端子数とアドレス入力端子数を可変する半導体記憶装置であって、
前記半導体記憶装置のマスクアドレス入力端子が、テストモード時に前記データ入出力端子の減少に対応して前記データ入出力端子をデコードするために設けられる前記アドレス入力端子の増加分の少なくとも一部と同一であることを特徴とする半導体記憶装置。
【請求項２】
前記半導体記憶装置は、
データ書込み時に、選択されたデータ入力端子からのデータをメモリセルアレイに書き込むために、テストモード時に入力される前記マスクアドレス信号と前記半導体記憶装置が既存に有するアドレス入力端子からの通常アドレス信号とに基づいて書き込み選択信号を生成する書込み選択信号発生回路と、
データ読み出し時に、前記マスクアドレス信号と前記通常アドレス信号とにより選択された出力端子からデータを外部に出力する出力回路とを備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記半導体記憶装置は、
前記マスクアドレス入力端子をテストモード時に前記データ入出力端子の減少に対して対応して設けられるテストモード時の前記アドレス入力端子とするために、テストモード時に入力される全ての前記マスクアドレス信号の代わりに、前記マスクアドレス信号のうち必要数のビットをデコードして生成されたマスクアドレスデコード信号を、第１のテストモード活性化信号に基づいて選択し、コラムアドレスとして出力する第１のマスクアドレス信号デコード回路を備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置は、
前記マスクアドレス入力端子をテストモード時に前記データ入出力端子の減少に対して対応して設けられるテストモード時の前記アドレス入力端子とするために、テストモード時に入力される全ての前記マスクアドレス信号の代わりに、前記マスクアドレス信号のうち必要数のビットをデコードして生成されたマスクアドレスデコード信号を、第１のテストモード活性化信号と、外部または内部発生のコマンド信号とにより生成される第２のテストモード活性化信号に基づいて選択し、コラムアドレスとして出力する第２のマスクアドレス信号デコード回路を備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記書き込み選択信号発生回路を介して、テストモード時の前記マスクアドレス信号を全て活性状態として、前記メモリセルアレイへのデータ書き込みを一括して実施することを特徴とする請求項２記載の半導体記憶装置。
【請求項６】
前記第２のマスクアドレス信号デコード回路は、テストモード時の前記マスクアドレス信号を全て活性状態として、前記メモリセルアレイへのデータ書き込みを一括して実施する手段を有することを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、特にデータの書き込みマスク機能を有するメモリにおける書き込みマスク機能のテストに関し、特にＬＳＩに内蔵される内蔵メモリのテストに関する。
【０００２】
【従来の技術】
近年のＬＳＩの規模の増加及び内蔵機能の複雑化は目覚しく、処理の高速化及びＬＳＩに内臓するメモリの量は種別を問わず増大している。処理の高速化に伴いメモリの容量及びその入出力端子数は増大しつづけている。同時に、ＬＳＩの動作に関するテストの重要性、技術的困難性、テスト回路及びテスト時間が増大する。入出力端子数の増加にともない、ＬＳＩの処理としては、部分的に入出力端子をマスクして書き込みを行う必要があり、一方、メモリテストでは、ＤＭＡ(Direct Memory Access)等の手段を用いて、入出力端子数を減少させ、減少分の入出力をアドレスによりデコードしてテストを実施する。
【０００３】
【発明が解決しようとする課題】
従って、メモリテスト（ＤＭＡ）を使用して、書き込みマスク機能のテストを行う場合、入出力端子数の減少分に対応するアドレス端子数の増加と同時に、マスク機能のアドレスを準備することとなり、端子数の増加が無視できなくなる。また、実使用状態でのテストを十分には実施できない上、テスト時間の増大を招く結果となる。
【０００４】
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、メモリテスト（ＤＭＡ）を使用して書き込みマスク機能のテストを行う際に、端子数を増加させずテスト時間を短縮した半導体記憶装置を提供することにある。
【０００５】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体記憶装置は、マスクアドレス信号を入力として書き込みデータのマスクを行うマスク機能を有し、テストモード時にデータ入出力端子数とアドレス入力端子数を可変する半導体記憶装置であって、半導体記憶装置のマスクアドレス入力端子が、テストモード時に前記データ入出力端子の減少に対応して前記データ入出力端子をデコードするために設けられる前記アドレス入力端子の増加分の少なくとも一部と同一であることを特徴とする。
【０００６】
この構成によれば、書き込みデータのマスクを実施するマスクアドレスがそのままテストモード時のアドレスとなるため、実使用状態でのマスク機能を有する書き込み動作が、そのままテストモード時の書き込み動作となるため、実使用状態での書き込みマスク機能検査を他に準備することもなく、また、そのためのアドレス入力を増加させる必要がなくなる。
【０００７】
本発明に係る半導体記憶装置は、データ書込み時に、選択されたデータ入力端子からのデータをメモリセルアレイに書き込むために、テストモード時に入力されるマスクアドレス信号と半導体記憶装置が既存に有するアドレス入力端子からの通常アドレス信号とに基づいて書き込み選択信号を生成する書込み選択信号発生回路と、データ読み出し時に、マスクアドレス信号と通常アドレス信号とにより選択された出力端子からデータを外部に出力する出力回路とを備えることが好ましい。
【０００８】
この構成によれば、書き込み時のアドレスと読み出し時のアドレスの一致させることができ、かつ、メモリテストでの入出力端子数を減少させることができる。
【０００９】
また、本発明に係る半導体記憶装置は、マスクアドレス入力端子をテストモード時にデータ入出力端子の減少に対して対応して設けられるテストモード時の前記アドレス入力端子とするために、テストモード時に入力される全てのマスクアドレス信号の代わりに、マスクアドレス信号のうち必要数のビットをデコードして生成されたマスクアドレスデコード信号を、第１のテストモード活性化信号に基づいて選択し、コラムアドレスとして出力する第１のマスクアドレス信号デコード回路を備えることが好ましい。
【００１０】
この構成によれば、外部から入力された書き込みマスクアドレス信号をそのままメモリテストでのアドレス入力信号として使用する場合に、実使用状態でのマスクアドレス信号がすでにデコードされた形態ではなく、また書き込み時にマスクを指定する信号である場合に、メモリテストでの読み出し時のアドレスと書き込み時のアドレスに差異を生じず、実使用状態でのマスクアドレス本数が多い場合に、特にマスクアドレス本数の低減効果がある。
【００１１】
また、本発明に係る半導体記憶装置は、マスクアドレス入力端子をテストモード時にデータ入出力端子の減少に対して対応して設けられるテストモード時のアドレス入力端子とするために、テストモード時に入力される全てのマスクアドレス信号の代わりに、マスクアドレス信号のうち必要数のビットをデコードして生成されたマスクアドレスデコード信号を、第１のテストモード活性化信号と、外部または内部発生のコマンド信号とにより生成される第２のテストモード活性化信号に基づいて選択し、コラムアドレスとして出力する第２のマスクアドレス信号デコード回路を備えることが好ましい。
【００１２】
この構成によれば、メモリテストの目的に応じて、入力された全てのマスクアドレス信号とマスクアドレスデコード信号を選択して使用することが可能となる。
【００１３】
また、本発明に係る半導体装置において、書き込み選択信号発生回路を介して、テストモード時のマスクアドレス信号を全て活性状態として、メモリセルアレイへのデータ書き込みを一括して実施することが好ましく、この場合、第２のマスクアドレス信号デコード回路が、一括データ書み込み手段を有することが好ましい。
【００１４】
この構成によれば、実使用状態と同様の書き込み動作を実施できるようになり、特に大容量メモリにおいて、テストモード時に高速な書き込み動作を実施することが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。図１は、本発明の一実施形態に係る半導体記憶装置の構成例を示すブロック図である。なお、説明を簡素化しかつ具体性を保つために、メモリデバイスの実使用状態およびテスト時での構成を図１のように例示する。
【００１６】
図１において、１はメモリセルアレイ、２は入力レジスタ、３はロウデコーダ、４はコラムデコーダ、５はセンスアンプ、６はマルチプレクサ、７は出力レジスタ、８はクロックジェネレータである。
【００１７】
実使用状態では、ＤＩＮ［０−１２７］が１２８ビットの入力データ、ＤＯＵＴ［０−１２７］が１２８ビットの出力データ、ＤＱＭ［０−７］が、１６ビット単位で入力データＤＩＮ［０−１２７］をマスクする８ビットのマスクアドレス信号、１６ビットのアドレス信号Ａ［０−１５］のうち、１２ビットのＡ［０−１１］がロウアドレス信号、４ビットのＡ［１２−１５］がコラムアドレス信号となる。
【００１８】
これに対して、テストモード時は、ＰＤＩＮ［０−１］が２ビットの入力データ、ＰＤＯＵＴ［０−１］が２ビットの出力データ、ＰＤＱＭ［０−７］が８ビットのマスクアドレス信号、２０ビットのアドレス信号ＰＡ［０−１９］のうち、１２ビットのＰＡ［０−１１］がロウアドレス信号、８ビットのＰＡ［１２−１９］がコラムアドレス信号となる。
【００１９】
ここで、テストモード時には、入力データＰＤＩＮ［０−１］および出力データＰＤＯＵＴ［０−１］をそれぞれ２ビットにしているため、実使用状態でＤＱＭ［０−７］にてデコード可能となる入力データＤＩＮ［０−１２７］、ＤＯＵＴ［０−１２７］のビット数が１６ビットであるのに対して、コラムアドレス信号ＰＡ［１２−１９］は４ビット上昇してデコードを可能とする。
【００２０】
図２は、図１の半導体記憶装置における入力レジスタ２内のデータ入力回路２１の構成を示す回路図である。
【００２１】
実使用状態に１２８ビットであるデータ入力ＤＩＮ［０−１２７］は、テストモード時には２ビットのデータ入力ＰＤＩＮ［０−１］となり、データ入力数が縮小されるため、図２に示すＤＩＮ［０−６３］は、テストモード活性化信号ＰＴＥＳＴが論理Ｈｉｇｈレベルである場合、ＰＤＩＮ［０］として入力される。従って、入力データＤＩＮ［０−６３］としては、ＰＤＩＮ［０］と同一のデータが入力され、また、入力データＤＩＮ［６４−１２７］としては、ＰＤＩＮ［１］と同一のデータが入力される。これが、テストモード活性化信号ＰＴＥＳＴが論理Ｈｉｇｈレベルである場合、図３に示すように、後述するがアドレス入力回路２２に入力されるコラムアドレス信号ＰＡ［１６−１９］と、後述するがマスク入力回路２３に入力されるマスクアドレス信号ＰＤＱＭ［０−７］によってメモリセルアレイ１内の位置が選択されて、メモリセルアレイ１に供給される。また、メモリセルアレイからのデータは、同様のコラムアドレス信号ＰＡ［１６−１９］とマスクアドレス信号ＰＤＱＭ［０−７］によって位置が選択されて、メモリ外部へ出力データとして出力される。
【００２２】
図３は、図１の半導体記憶装置における入力レジスタ２内のアドレス入力回路２２およびマスクアドレス信号入力回路２３の構成を示す回路図である。図３において、テストモード活性化信号ＰＴＥＳＴが論理Ｈｉｇｈレベルである場合に、マスクアドレス信号ＤＱＭ［０−７］は、ＮＡＮＤ回路２３０によって内部への信号遷移が止められ、ＮＡＮＤ回路２３１によってＰＤＱＭ［０−７］が内部に供給される。したがって、メモリデバイス内部には、マスクアドレス信号ＰＤＱＭ［０−７］が内部マスクアドレス信号ＩＤＱＭ［０−７］として供給される。この内部マスクアドレス信号ＩＤＱＭ［０−７］が、入力データＤＩＮ［０−１２７］、出力データＤＯＵＴ［０−１２７］を選択する信号として使用される。コラムアドレス信号ＰＡ［１２−１９］も同様に内部コラムアドレス信号ＩＡ［１２−１９］として供給されるが、１６ビットのデータを選択するため、コラムアドレス信号ＰＡ［１２−１９］はテストモード時にのみ使用する信号として対応する端子に供給される。
【００２３】
図４は、図１の半導体記憶装置における出力レジスタ７内の出力回路７１の構成を示す回路図である。
【００２４】
図４において、実使用状態での出力データＤＯＵＴ［０−６３］は、テストモード活性化信号ＰＴＥＳＴが論理Ｈｉｇｈレベルである場合に、図３に示す内部マスクアドレス信号ＩＤＱＭ［０−７］と、図７に示し後述するアドレスデコード回路１０により、図６に示す内部コラムアドレス信号ＩＡ［１６−１９］をデコードした内部コラムアドレス信号ＩＡＤ［０−１５］とにより選択されて出力される。ＤＯ［０−６３］はメモリ内部で読み出したデータである。テストモード活性化信号ＰＴＥＳＴ、内部マスクアドレス信号ＩＤＱＭ［０］、および内部コラムアドレスデコード信号ＩＡＤ［０］が論理Ｈｉｇｈレベルである場合に、テストモード時の読み出しデータＤＯ［０］が出力回路部７１０から出力され、出力端子が出力回路部７１０と共通接続されている出力回路部７１１の出力インピーダンスはＨｉｇｈインピーダンス状態となる。同様に、テストモード活性化信号ＰＴＥＳＴ、内部マスクアドレス信号ＩＤＱＭ［７］、および内部コラムアドレスデコード信号ＩＡＤ［１５］が論理Ｈｉｇｈレベルである場合に、読み出しデータＤＯ［６３］が出力回路部７１１から出力され、出力端子が出力回路部７１１と共通接続されている出力回路部７１０の出力インピーダンスはＨｉｇｈインピーダンス状態なって、新たにアドレス入力をしなくとも、選択が可能となる。
【００２５】
図５は、図１の半導体記憶装置におけるコラムデコーダ４内の書き込み選択信号発生回路４１の構成を示す回路図である。図５において、書き込み選択信号発生回路４１は、内部コラムアドレスデコード信号ＩＡＤ［０−１５］と、内部マスクアドレス信号ＩＤＱＭ［０−７］との論理積をとることにより、書き込み選択信号Ｙ［０−１２７］を発生する回路である。書き込み選択信号発生回路４１により、入力データＤＩＮ［０−１２７］を選択するのに必要な書き込み選択信号Ｙ［０−１２７］が、内部マスクアドレス信号ＩＤＱＭ［０−７］によって得られる。内部マスクアドレス信号ＩＤＱＭ［０］が論理Ｈｉｇｈレベルである場合に、内部コラムアドレスデコード信号ＩＡＤ［０−１５］のいずれかの信号が、論理Ｈｉｇｈレベルとなり、それにより入力データＤＩＮ［０−７］のうち選択されたデータがメモリセルアレイ１に書き込まれることになる。
【００２６】
図６は、図１の半導体記憶装置におけるコラムデコーダ４内のアドレスデコード信号発生回路４２の構成を示す回路図である。図６において、内部コラムアドレス信号ＩＡ［１６−１９］から、インバータ回路４２０によってそれぞれの反転信号である反転内部コラムアドレス信号ＩＡ［１６−１９］Ｘが生成される。デコード用に設けられたＮＡＮＤ回路４２１に、選択信号としての組み合わせに従って、内部コラムアドレス信号ＩＡ［１６−１９］と反転内部コラムアドレス信号ＩＡ［１６−１９］Ｘが入力されてデコードが行われ、内部コラムアドレスデコード信号ＩＡＤ［０−１５］が生成される。この内部コラムアドレスデコード信号ＩＡＤ［０−１５］が、図４に示す出力回路７１に入力され、選択信号として機能し、読み出しデータＤＯ［０−１２７］のうち選択されたデータが出力データ（ＤＯＵＴ）としてメモリ外部に出力される。また、内部コラムアドレスデコード信号ＩＡＤ［０−１５］は、図５に示す書き込み選択信号発生回路４１に入力され、選択信号として機能し、入力データＤＩＮ［０−１２７］のうち選択されたデータがメモリセルアレイ１に書き込まれる。
【００２７】
図７は、図１の半導体記憶装置に追加されるマスクアドレス信号デコード回路１０の構成を示す回路図である。マスクアドレス信号線の本数は、実使用でのマスクビット数と、内臓する入力データ線および出力データ線の本数によっては、メモリテスタ等の設備上の制約のためにその本数を減少させる必要がある。そのため、図７に示すように、メモリデバイス内部において、必要な数の内部マスクアドレス信号ＩＤＱＭをデコードして、前述した書き込み選択信号発生回路４１に供給する必要がある。
【００２８】
図７のインバータ列１００は、マスク入力回路２３からの内部マスクアドレス信号ＩＤＱＭ［０−７］のうち、必要な数、例えば３ビットの内部マスクアドレス信号ＩＤＱＭ［０−２］を反転した内部マスクアドレス信号ＩＤＱＭ［０−２］Ｘを生成する。この反転内部マスクアドレス信号ＩＤＱＭ［０−２］Ｘと内部マスクアドレス信号ＩＤＱＭ［０−２］とを所定の組合せでＮＡＮＤ回路１０１に入力し、ＮＡＮＤ回路の出力信号を選択信号として用いることにより、メモリ内部で、８ビットの内部マスクデコード信号ＩＤＱＭＤ［０−７］を生成することができ、テストモード活性化信号ＰＴＥＳＴが論理Ｈｉｇｈレベルの場合に、内部マスクデコード信号ＩＤＱＭＤ［０−７］として内部へ供給することが可能となる。また、テストモード活性化信号ＰＴＥＳＴが論理Ｌｏｗレベルの場合には、内部マスクアドレス信号ＩＤＱＭ［０−７］はそのまま、同位相の信号として内部へ供給される。
【００２９】
図８は、図７のマスクアドレス信号デコード回路の変形例を示す回路図である。図８において、図７と異なるのは、テストモード活性化信号ＰＴＥＳＴ２が、テストモード活性化信号ＰＴＥＳＴと、外部あるいは内部発生のコマンド信号とにより生成されて、マスクアドレス信号デコード回路１１に供給される点にある。テストモード活性化信号ＰＴＥＳＴ２が論理Ｌｏｗレベルの場合は、内部マスクアドレス信号ＩＤＱＭ［０−７］がそのままメモリ内部に供給され、テストモード活性化信号ＰＴＥＳＴ２が論理Ｈｉｇｈレベルの場合は、内部マスクアドレス信号ＩＤＱＭ［０−２］をデコードして得られた信号が、内部マスクデコード信号ＩＤＱＭＤ［０−７］としてメモリ内部に供給される。実使用状態の場合は、テストモード活性化信号ＰＴＥＳＴを論理Ｌｏｗレベルに、テストモード活性化信号ＰＴＥＳＴ２を論理Ｈｉｇｈレベルに選択する。
【００３０】
図９は、図７のDQM信号デコード回路の更なる変形例を示す回路図である。図９において、図７と異なるのは、テストモード活性化信号ＰＴＥＳＴ２が、テストモード活性化信号ＰＴＥＳＴから、外部あるいは内部のコマンド信号により発生され、マスクアドレス信号デコード回路１１に供給される点と、内部マスクデコード信号ＩＤＱＭＤ［０−７］を出力する最終段の２入力ＮＡＮＤ回路を３入力ＮＡＮＤ回路として、この３入力ＮＡＮＤ回路の１つの入力端子に信号ＡＷＴが供給される点にある。
【００３１】
信号ＡＷＴを論理Ｌｏｗレベルにした場合、ＩＤＱＭＤ［０−７］はすべて活性状態である論理Ｈｉｇｈレベルとなる。一方、信号ＡＷＴが論理Ｈｉｇｈレベルで、かつテストモード活性化信号ＰＴＥＳＴ２が論理Ｈｉｇｈレベルである場合、内部マスクアドレス信号ＩＤＱＭ［０−２］をデコードして得られた信号が、内部マスクデコード信号ＩＤＱＭＤ［０−７］としてメモリ内部に供給される。これにより、信号ＡＷＴを論理Ｌｏｗレベルにすることで、実使用状態と同様の書き込み動作を実施できるようになり、特に大容量メモリにおいて、テストモード時に高速な書き込み動作を実施することが可能となる。
【００３２】
【発明の効果】
以上のように、本発明によれば、メモリテスト（ＤＭＡ）を使用して、書き込みマスク機能のテストを行う場合、入出力端子数の減少に対応するアドレス端子数の増大以上に、端子数の増加を招くことなく、また、マスク機能の実使用でのテストを十分に実施することができる。また、実使用状態に近い形での書き込みを行うことで、品質レベルの向上と共にテスト時間の短縮が可能になる。
【図面の簡単な説明】
【図１】  本発明の一実施形態に係る半導体記憶装置の構成例を示すブロック図
【図２】  図１の半導体記憶装置における入力レジスタ２内のデータ入力回路２１の構成を示す回路図
【図３】  図１の半導体記憶装置における入力レジスタ２内のアドレス入力回路２２およびマスクアドレス信号入力回路２３の構成を示す回路図
【図４】  図１の半導体記憶装置における出力レジスタ７内の出力回路７１の構成を示す回路図
【図５】  図１の半導体記憶装置におけるコラムデコーダ４内の書き込み選択信号発生回路４１の構成を示す回路図
【図６】  図１の半導体記憶装置におけるコラムデコーダ４内のアドレスデコード信号発生回路４２の構成を示す回路図
【図７】  図１の半導体記憶装置に追加されるマスクアドレス信号デコード回路の構成を示す回路図
【図８】  図７のマスクアドレス信号デコード回路の変形例を示す回路図
【図９】  図７のマスクアドレス信号デコード回路の更なる変形例を示す回路図
【符号の説明】
１  メモリセルアレイ
２  入力レジスタ
２１  データ入力回路
２２  アドレス入力回路
２３  マスクアドレス信号入力回路
３  ロウデコーダ
４  コラムデコーダ
４１  書き込み選択信号発生回路
４２  アドレスデコード回路
５  センスアンプ
６  マルチプレクサ
７  出力レジスタ
７１  出力回路
８  クロックジェネレータ
１０、１１、１２  マスクアドレス信号デコード回路
【図１】
0004323738.tif 000002
【図２】
0004323738.tif 000003
【図３】
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【図４】
0004323738.tif 000005
【図５】
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【図６】
0004323738.tif 000007
【図７】
0004323738.tif 000008
【図８】
0004323738.tif 000009
【図９】
0004323738.tif 000010