(57)【特許請求の範囲】
【請求項１】
複数の第１のデコーディング信号に応答してイネーブルされた複数のワードラインと、前記第１のデコーディング信号と複数の第２のデコーディング信号とを組み合わせることでイネーブルされる複数のサブワードラインを前記複数のワードラインのそれぞれに対して備え、前記複数のサブワードラインと前記複数のビットライン対間に接続された複数のメモリセルを備えるメモリセルアレーブロックと、
複数のリダンダントワードラインイネーブル信号に応答してイネーブルされた複数のリダンダントワードラインと、前記第２のデコーディング信号と前記複数のリダンダントワードラインイネーブル信号を組み合わせることでイネーブルされる複数のリダンダントサブワードラインを前記複数のリダンダントワードラインのそれぞれに対して備え、前記複数のリダンダントサブワードラインと前記複数のビットライン対間に接続された複数のリダンダントメモリセルを備えるリダンダントメモリセルアレーブロックと、
前記複数のメモリセルの不良ローアドレスがプログラムされ、入力されるローアドレスがプログラムされたローアドレスと一致したら複数のリダンダントイネーブル信号中の該当リダンダントイネーブル信号を前記リダンダントワードラインイネーブル信号としてイネーブルするための不良アドレスプログラム手段と、
前記複数のリダンダントイネーブル信号に対応する選択信号がプログラムされ、前記リダンダントワードラインイネーブル信号としてイネーブルされた前記該当リダンダントイネーブル信号に対応する前記選択信号を制御信号として発生するための選択信号発生手段と、
前記制御信号に応答して前記リダンダントメモリセルアレーブロックに印加された前記第２のデコーディング信号を選択的にマッピングするための選択手段と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記不良アドレスプログラム手段は、
前記複数のメモリセルの不良アドレスをヒューズプログラムするための複数の不良アドレスプログラム回路を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記選択信号発生手段は、
電源電圧に接続されているソースとパワーアップ信号が印加されたゲートを有する第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレインと第１の信号発生ノードとの間に接続されている一側を有するヒューズと、
前記第１の信号発生ノードに接続されているドレインと前記パワーアップ信号が印加されたゲートと接地電圧が印加されたソースを有する第１のＮＭＯＳトランジスタと、
前記第１の信号発生ノードに接続されているドレインと第２の信号発生ノードの信号が印加されたゲートと接地電圧が印加されたソースを有する第２のＮＭＯＳトランジスタと、
前記パワーアップ信号と前記第１の信号発生ノードの信号を非論理合して前記第２の信号発生ノードに信号を伝送するための非論理合ゲートを備えている選択信号発生回路と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記選択信号発生回路は、
前記複数の不良アドレスプログラム回路のそれぞれに対して少なくとも一つ以上備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記選択信号発生回路は、
前記複数の不良アドレスプログラム回路を所定数のグループに分離し、前記グループそれぞれに対して少なくとも一つ以上備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記選択手段は、
前記制御信号に応答して前記リダンダントメモリセルアレーブロックに印加される前記第２のデコーディング信号を選択的にマッピングするための所定数のマルチフレクサを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
複数の第１及び第２のデコーディング信号を組み合わせることでイネーブルされた複数のワードラインと、前記複数のワードラインと複数のビットライン対間に接続された複数のメモリセルを備えるメモリセルアレーブロックと、
複数のリダンダントワードラインイネーブル信号と前記第２のデコーディング信号とを組み合わせることでイネーブルされた複数のリダンダントワードラインと、前記複数のリダンダントワードラインと前記複数のビットライン対間に接続された複数のリダンダントメモリセルを備えるリダンダントメモリセルアレーブロックと、
前記複数のメモリセルの不良ローアドレスがプログラムされ、入力されたローアドレスがプログラムされたローアドレスと一致したら複数のリダンダントイネーブル信号中の該当リダンダントイネーブル信号を前記リダンダントワードラインイネーブル信号としてイネーブルするための不良アドレスプログラム手段と、
前記複数のリダンダントイネーブル信号に対応する選択信号がプログラムされ、前記リダンダントワードラインイネーブル信号としてイネーブルされた前記該当リダンダントイネーブル信号に対応する前記選択信号を制御信号として発生するための選択信号発生手段と、
前記制御信号に応答して前記リダンダントメモリセルアレーブロックに印加された前記第２のデコーディング信号を選択的にマッピングするための選択手段と、
を備えることを特徴とする半導体メモリ装置。
【請求項８】
前記不良アドレスプログラム手段は、
前記複数のメモリセルの不良アドレスをヒューズプログラムするための複数の不良アドレスプログラム回路を備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記選択信号発生手段は、
電源電圧に接続されているソースとパワーアップ信号が印加されたゲートを有する第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレインと第１の信号発生ノードとの間に接続されている一側を有するヒューズと、
前記第１の信号発生ノードに接続されているドレインと前記パワーアップ信号が印加されたゲートと接地電圧が印加されたソースを有する第１のＮＭＯＳトランジスタと、
前記第１の信号発生ノードに接続されているドレインと第２の信号発生ノードの信号が印加されたゲートと接地電圧が印加されたソースを有する第２のＮＭＯＳトランジスタと、
前記パワーアップ信号と前記第１の信号発生ノードの信号を非論理合して前記第２の信号発生ノードに信号を伝送するための非論理合ゲートを備える選択信号発生回路と、
を備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記選択信号発生回路は、
前記複数の不良アドレスプログラム回路のそれぞれに対して少なくとも一つ以上備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記選択信号発生回路は、
前記複数の不良アドレスプログラム回路を所定数のグループに分離して前記グループそれぞれに対して少なくとも一つ以上備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１２】
前記選択手段は、
前記制御信号に応答して前記リダンダントメモリセルアレーブロックに印加される前記第２のデコーディング信号を選択的にマッピングするための所定数のマルチフレクサを備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１３】
複数の第１及び第２のデコーディング信号を組み合わせることでイネーブルされる複数のワードラインと、前記複数のワードラインと複数のビットライン対間に接続されている複数のメモリセルを備えるメモリセルアレーブロックと、
複数のリダンダントワードラインイネーブル信号と前記第２のデコーディング信号とを組み合わせることでイネーブルされる複数のリダンダントワードラインと、前記複数のリダンダントワードラインと前記複数のビットライン対間に接続された複数のリダンダントメモリセルを備えるリダンダントメモリセルアレーブロックと、を備える半導体メモリ装置のリダンダント方法において、
前記複数のメモリセル中の不良メモリセルのローアドレス及び選択信号をプログラムする段階と、
入力されるローアドレスが前記プログラムされたローアドレスと一致したら複数のリダンダントイネーブル信号中の該当リダンダントイネーブル信号を前記リダンダントワードラインイネーブル信号としてイネーブルし、前記該当リダンダントイネーブル信号に対応してプログラムされた前記選択信号を制御信号として発生する段階と、
前記制御信号に応答して前記リダンダントメモリセルアレーブロックに印加された第２のデコーディング信号を選択的にマッピングする段階と、
前記複数のリダンダントイネーブル信号と前記第２のデコーディング信号を組み合わせることで前記複数のリダンダントワードラインイネーブル信号を発生する段階と、
を備えることを特徴とする半導体メモリ装置のリダンダント方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に不良であるノーマルメモリセルをリダンダントメモリセルに代えることができる半導体メモリ装置及びこの装置の不良を救済するためのアドレスする方法に関する。
【０００２】
【従来の技術】
一般的に、半導体メモリ装置は、ノーマルメモリセルとリダンダントメモリセルを備え、ノーマルメモリセルに不良が発生すると不良であるノーマルメモリセルをリダンダントメモリセルに代えることによって半導体メモリ装置の不良を救済する。
【０００３】
ところで、従来の半導体メモリ装置は、不良であるワードラインをリダンダントワードラインに代える時、不良が発生したワードラインに対応するリダンダントワードラインだけで代替が可能であるために、不良であるワードラインと同一なデコーディング信号を有するリダンダントワードラインに連結されたリダンダントメモリセルに不良が存在する場合には救済が不可能である。
【０００４】
また、従来の半導体メモリ装置は、不良であるワードラインの数が不良であるワードラインに対応するリダンダントワードラインの数より多い場合には救済が不可能である。この際、不良であるワードラインと同一なデコーディング信号を有しないリダンダントワードラインが用いられないでいるにもかかわらず、不良であるワードラインをリダンダントワードラインに代えられないために、救済効率が低くなるという問題点があった。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、不良のノーマルワードラインを他のデコーディング信号を有するリダンダントワードラインに代替が可能であることによって不良救済効率を増やすことができる半導体メモリ装置を提供することにある。
また、本発明の他の目的は、前記目的を達成するための半導体メモリ装置の不良を救済するためのアドレスする方法を提供することにある。
【０００６】
【課題を解決するための手段】
前記目的を達成するための本発明の半導体メモリ装置は、複数の第１のデコーディング信号に応答してイネーブルされた複数のワードラインと、前記第１のデコーディング信号と複数の第２のデコーディング信号とを組み合わせることでイネーブルされる複数のサブワードラインを前記複数のワードラインのそれぞれに対して備え、前記複数のサブワードラインと前記複数のビットライン対間に接続された複数のメモリセルを備えるメモリセルアレーブロックと、複数のリダンダントワードラインイネーブル信号に応答してイネーブルされた複数のリダンダントワードラインと、前記第２のデコーディング信号と前記複数のリダンダントワードラインイネーブル信号を組み合わせることでイネーブルされる複数のリダンダントサブワードラインを前記複数のリダンダントワードラインのそれぞれに対して備え、前記複数のリダンダントサブワードラインと前記複数のビットライン対間に接続された複数のリダンダントメモリセルを備えるリダンダントメモリセルアレーブロックと、前記複数のメモリセルの不良ローアドレスがプログラムされ、入力されるローアドレスがプログラムされたローアドレスと一致したら複数のリダンダントイネーブル信号中の該当リダンダントイネーブル信号を前記リダンダントワードラインイネーブル信号としてイネーブルするための不良アドレスプログラム手段と、前記複数のリダンダントイネーブル信号に対応する選択信号がプログラムされ、前記リダンダントワードラインイネーブル信号としてイネーブルされた前記該当リダンダントイネーブル信号に対応する前記選択信号を制御信号として発生するための選択信号発生手段と、前記制御信号に応答して前記リダンダントメモリセルアレーブロックに印加された前記第２のデコーディング信号を選択的にマッピングするための選択手段と、を備えることを特徴とする。
【０００７】
また、本発明の半導体メモリ装置は、複数の第１及び第２のデコーディング信号を組み合わせることでイネーブルされた複数のワードラインと、前記複数のワードラインと複数のビットライン対間に接続された複数のメモリセルを備えるメモリセルアレーブロックと、複数のリダンダントワードラインイネーブル信号と前記第２のデコーディング信号とを組み合わせることでイネーブルされた複数のリダンダントワードラインと、前記複数のリダンダントワードラインと前記複数のビットライン対間に接続された複数のリダンダントメモリセルを備えるリダンダントメモリセルアレーブロックと、前記複数のメモリセルの不良ローアドレスがプログラムされ、入力されたローアドレスがプログラムされたローアドレスと一致したら複数のリダンダントイネーブル信号中にの該当リダンダントイネーブル信号を前記リダンダントワードラインイネーブル信号としてイネーブルするための不良アドレスプログラム手段と、前記複数のリダンダントイネーブル信号に対応する選択信号がプログラムされ、前記リダンダントワードラインイネーブル信号としてイネーブルされた前記該当リダンダントイネーブル信号に対応する前記選択信号を制御信号として発生するための選択信号発生手段と、前記選択信号に応答して前記リダンダントメモリセルアレーブロックに印加された前記第２のデコーディング信号を選択的にマッピングするための選択手段と、を備えることを特徴とする。
【０００８】
本発明の半導体メモリ装置のリダンダント方法は、複数の第１及び第２のデコーディング信号を組み合わせることでイネーブルされる複数のワードラインと、前記複数のワードラインと複数のビットライン対間に接続されている複数のメモリセルを備えるメモリセルアレーブロックと、複数のリダンダントワードラインイネーブル信号と前記第２のデコーディング信号とを組み合わせることでイネーブルされる複数のリダンダントワードラインと、前記複数のリダンダントワードラインと前記複数のビットライン対間に接続された複数のリダンダントメモリセルを備えるリダンダントメモリセルアレーブロックと、を備える半導体メモリ装置のリダンダント方法において、前記複数のメモリセル中の不良メモリセルのローアドレス及び選択信号をプログラムする段階と、入力されるローアドレスが前記プログラムされたローアドレスと一致したら複数のリダンダントイネーブル信号中の該当リダンダントイネーブル信号を前記リダンダントワードラインイネーブル信号としてイネーブルし、前記該当リダンダントイネーブル信号に対応してプログラムされた前記選択信号を制御信号として発生する段階と、前記制御信号に応答して前記リダンダントメモリセルアレーブロックに印加された第２のデコーディング信号を選択的にマッピングする段階と、前記複数のリダンダントイネーブル信号と前記第２のデコーディング信号を組み合わせることで前記複数のリダンダントワードラインイネーブル信号を発生する段階と、を備えることを特徴とする。
【０００９】
【発明の実施の形態】
以下、添付した図面を参考として本発明の半導体メモリ装置及び方法の実施例を説明する前に従来の半導体メモリ装置及び不良救済方法を説明すると次の通りである。
【００１０】
図１は従来の半導体メモリ装置の構成を示すブロック図であって、メモリセルアレーブロックＢＬＫ１〜ＢＬＫ４、リダンダントメモリセルアレーブロックＲＢＬＫ、第１、２プリデコーダ１０−１、１０−２、第１ローデコーダ１２−１〜１２−６、第２ローデコーダ１４−１〜１４−４、リダンダントローデコーダ１６、プログラム手段１８、及び論理和回路２０で構成されている。
【００１１】
メモリセルアレーブロックＢＬＫ１〜ＢＬＫ４の各々は、サブメモリセルアレーブロックＭＣＡとサブワードラインドライバＳＷＤが交代で配置されて構成されていて、リダンダントメモリセルアレーブロックＲＢＬＫはサブリダンダントメモリセルアレーブロックＲＭＣＡとリダンダントサブワードラインドライバＲＳＷＤが交代で配置されて構成されている。
【００１２】
図１に示したブロックの各々の機能を説明すると次の通りである。
第１プリデコーダ１０−１は、ａビットの下位ローアドレスＡ１１〜Ａ１ａをプリデコーディングしてｃ個の第１プリデコーディング信号を発生する。第２プリデコーダ１０−２はｂビットの上位ローアドレスＡ２１〜Ａ２ｂをプリデコーディングしてｄ個の第２プリデコーディング信号を発生する。第１ローデコーダ１２−１、１２−３、１２−５の各々はｃ個の第１プリデコーディング信号中上位ｃ／２個の第１プリデコーディング信号とｄ個の第２プリデコーディング信号中ブロック選択と関連するｅ個の第２プリデコーディング信号をデコーディングしてｆ個の上位第１デコーディング信号を発生する。第１ローデコーダ１２−２、１２−４、１２−６の各々はｃ個の第１プリデコーディング信号中下位ｃ／２個の第１プリデコーディング信号とｄ個の第２プリデコーディング信号中ブロック選択と関連するｅ個の第２プリデコーディング信号をデコーディングしてｆ個の下位第１デコーディング信号を発生する。第１ローデコーダ１２−２〜１２−５の各々は隣接するメモリセルアレーブロックに共有されるデコーダであって、該メモリセルアレーブロックが選択される時選択されてデコーディング作動を遂行する。第２ローデコーダ１４−１〜１４−４はｄ個の第２プリデコーディング信号をデコーディングして各々ｇ個のワードラインイネーブル信号を発生することによって一つのノーマルワードラインを選択する。プログラム手段１８はヒューズによって不良であるメモリセルのローアドレス情報がプログラムされて、読出し及び書込み動作時に入力されるローアドレス情報がプログラムされたローアドレス情報と一致すると、ｈ個のリダンダントイネーブル信号を発生する。論理和回路２０はｈ個のリダンダントイネーブル信号を論理和して第１ローデコーダ１２−１〜１２−４と第２ローデコーダ１４−１〜１４−４の作動をディスエーブルする。リダンダントローデコーダ１６はｈ個のリダンダントイネーブル信号をデコーディングしてｉ個のリダンダントワードラインイネーブル信号を発生することによって一つのリダンダントワードラインを選択する。
【００１３】
図１に示した半導体メモリ装置は、メモリセルアレーブロックＢＬＫ１〜ＢＬＫ４の全体に対して一つのリダンダントメモリセルアレーブロックＲＢＬＫを備える構成を示したが、メモリセルアレーブロックＢＬＫ１〜ＢＬＫ４の各々がリダンダントメモリセルアレーブロックを含むように構成しても良い。
【００１４】
図２は、図１に示した半導体メモリ装置の一つのメモリセルアレーブロックＢＬＫ４とリダンダントメモリセルアレーブロックＲＢＬＫの構成を示すブロック図であって、第１ローデコーダ１２−１、１２−３、１２−５の各々から上位第１デコーディング信号ＰＸ１、ＰＸ２が発生して、第１ローデコーダ１２−２、１２−４、１２−６の各々から下位第１デコーディング信号ＰＸ３、ＰＸ４が発生する場合の回路図である。そして、リダンダントメモリセルアレーブロックＲＢＬＫが一つのリダンダントワードラインＲＮＷＥを備える場合のブロック図である。
【００１５】
図２で、上部第１デコーディング信号ＰＸ１、ＰＸ２は、前記第１ローデコーダ２１−１、１２−３、１２−５の各々から発生して、下部第１デコーディング信号ＰＸ３、ＰＸ４は前記第１ローデコーダ１２−２、１２−４、１２−６の各々から発生する。リダンダントメモリセルアレーブロックＲＢＬＫは一つのリダンダントワードラインＲＮＷＥを含んで、メモリセルアレーブロックＢＬＫはｋ個のワードラインＮＷＥ１−ＮＷＥｋを含む。前述したように、ワードラインＮＷＥｑの各々は第１サブワードラインドライバＳＷＤｑ１、サブメモリセルアレーブロックＭＣＡ、第２サブワードラインドライバＳＷＤｑ２及びサブメモリセルアレーブロックＭＣＡを交代で限定するローを定義する（ここで、ｑは１、．．．、ｋ）。類似に、前記リダンダントワードラインＲＮＷＥは第１リダンダントサブワードラインドライバＲＳＷＤ１、リダンダントメモリセルアレーブロックＲＭＣ、第２リダンダントサブワードラインドライバＲＳＷＤ２及びリダンダントメモリセルアレーブロックＲＭＣを交代で限定するローを定義する。
【００１６】
各々のサブメモリセルアレーブロックＭＣＡは、（ｉ）第１ビットラインＢＬ１及びＢＬ１Ｂ及び第１ないし第４サブワードラインＷＬｑ１−ＷＬｑ４と連結されている第１メモリセルＭＣ１のアレーから、（ｉｉ）ｙ番目ビットラインＢＬｙ及びＢＬｙＢ及び第１ないし第４サブワードラインＷＬｑ１−ＷＬｑ４と連結されている第２メモリセルＭＣｙのアレーまでを含む。類似に、リダンダントサブメモリセルアレーブロックＲＭＣＡは、（ｉ）第１ビットラインＢＬ１及びＢＬ１Ｂ及び第１ないし第４リダンダントサブワードラインＷＬ１−ＷＬ４と連結されている第１リダンダントメモリセルＲＭＣ１のアレーから、（ｉｉ）ｙ番目ビットラインＢＬｙ及びＢＬｙＢ及び第１ないし第４リダンダントサブワードラインＷＬ１−ＷＬ４と連結されている第２リダンダントメモリセルＭＣｙのアレーまでを含む。各コラムにある第１からｙ番目ビットラインＢＬ１、ＢＬ１ＢないしＢＬｙ、ＢＬｙＢが説明を単純にするために同一な参照番号を用いた反面、各コラムにあるビットラインは異なるということを注意しなければならない。
【００１７】
前記サブワードラインドライバＳＷＤｑ１の各々はＡＮＤゲートＡＮＤ１、ＡＮＤ２を含む。ＡＮＤゲートＡＮＤ１は第１デコーディング信号ＰＸ１とワードラインＮＷＥ１ないしＮＷＥｋ中、連結されている一つのワードラインに伝えられた信号を論理積して、サブワードラインＷＬｋ１を選択する。ＡＮＤゲートＡＮＤ２は第１デコーディング信号ＰＸ３とワードラインＮＷＥ１ないしＮＷＥｋ中、連結されている一つのワードラインに伝えられた信号を論理積して、第２サブワードラインＷＬｋ３を選択する。
【００１８】
サブワードラインドライバＳＷＤｑ２各々はＡＮＤゲートＡＮＤ３、ＡＮＤ４を含む。ＡＮＤゲートＡＮＤ３各々は第１デコーディング信号ＰＸ２とワードラインＮＷＥ１ないしＮＷＥｋ中連結されている一つのワードラインに伝えられた信号を論理積して、第３サブワードラインＷＬｋ２を選択する。ＡＮＤゲートＡＮＤ４各々は第１デコーディング信号ＰＸ４とワードラインＮＷＥ１ないしＮＷＥｋ中連結されている一つのワードラインに伝えられた信号を論理積して、第４ワードラインＷＬｋ４を選択する。
【００１９】
第１リダンダントサブワードラインドライバＲＳＷＤ１の各々は、ＡＮＤゲートＡＮＤ５、ＡＮＤ６を含む。ＡＮＤゲートＡＮＤ５の各々は第１デコーディング信号ＰＸ１とリダンダントワードラインＲＮＷＥに伝えられた信号を論理積して第１リダンダントサブワードラインＲＷＬ１を選択する。ＡＮＤゲートＡＮＤ６の各々は第１デコーディング信号ＰＸ３とリダンダントワードラインＲＮＷＥに伝えられた信号を論理積して第３リダンダントサブワードラインＲＷＬ３を選択する。
【００２０】
第２リダンダントサブワードラインドライバＲＳＷＤ２の各々は、ＡＮＤゲートＡＮＤ７、ＡＮＤ８を含む。ＡＮＤゲートＡＮＤ７は第１デコーディング信号ＰＸ２とリダンダントワードラインＲＮＷＥに伝えられた信号を論理積して第２リダンダントサブワードラインＲＷＬ２を選択する。ＡＮＤゲートＡＮＤ８は第１デコーディング信号ＰＸ４とリダンダントワードラインＲＮＷＥに伝えられた信号を論理積して第４リダンダントサブワードラインＲＷＬ４を選択する。
【００２１】
図２に示した半導体メモリ装置の作動を説明すると次の通りである。
もしもノーマルメモリセルアレーブロックＢＬＫ内のメモリセルに不良が発生するとプログラム手段１８のヒューズ（図示せず）をカッティングすることによって不良であるノーマルメモリセルのローアドレス情報を各々プログラムする。ヒューズを利用して不良ローアドレス情報をプログラムするプログラム手段１８の構成は一般的に公知である。
【００２２】
プログラム手段１８は、第１及び第２プリデコーダ１０−１、１０−２から出力されるローアドレス情報とプログラムされたローアドレス情報が一致するとリダンダントワードラインイネーブル信号ＲＷＥＮを発生する。リダンダントワードラインイネーブル信号ＲＷＥＮが発生するとリダンダントワードラインＲＮＷＥがイネーブルされて第１ローデコーダ１２−１〜１２−４と第２ローデコーダ１４−１〜１４−４の作動がディスエーブルされる。したがって、不良であるノーマルメモリセルがアクセスされないでリダンダントワードラインＲＮＷＥに連結されたリダンダントメモリセルがアクセスされる。
【００２３】
例えば、メモリセル▲１▼、▲２▼、▲３▼に不良が発生してプログラム手段１８に不良であるノーマルメモリセル▲１▼、▲２▼、▲３▼のローアドレス情報がプログラムされていると仮定して説明すると次の通りである。
【００２４】
読出し及び書込み動作時に入力されるローアドレス情報がプログラム手段１８にプログラムされたローアドレス情報と一致するとリダンダントワードラインイネーブル信号ＲＷＥＮが発生する。これにより、不良のノーマルワードラインＮＷＥ１が選択されないでリダンダントワードラインＲＮＷＥが選択される。ＡＮＤゲートＡＮＤ５はリダンダントワードラインＲＮＷＥに伝送される信号と第１デコーディング信号ＰＸ１を論理積して第１リダンダントサブワードラインＲＷＬ１を選択する。この場合に、不良のノーマルワードラインＮＷＥ１が第１リダンダントサブワードラインＲＷＬ１に代えられる。
【００２５】
同様の方法で、外部から入力されるローアドレス情報がプログラムされた不良メモリセル▲２▼、▲３▼のローアドレス情報と一致すると第２サブワードラインＷＬ２２を第２リダンダントワードラインＲＷＬ２に代えて、第３サブワードラインＷＬ２３を第３リダンダントワードラインＲＷＬ３に代える。
【００２６】
図２に示した半導体メモリ装置は、４個の相互に別の第１デコーディング信号を有したサブワードラインに不良が発生した場合には救済が可能である。
【００２７】
ところで、リダンダントサブワードラインＲＷＬ１は、一つであるが第１デコーディング信号は同じであるが第２デコーディング信号が他の２個以上のサブワードラインＷＬ１１、ＷＬ２１に連結されたメモリセルに不良が発生すると救済が不可能である。すなわち、代替されなければならない第１デコーディング信号が同一なサブワードラインの数が、同一な第１デコーディング信号を有するリダンダントサブワードラインの数より多い場合には救済が不可能である。
【００２８】
また、第１サブワードラインＷＬ１１に連結されたメモリセルに不良が発生したが、これを代えるための第１リダンダントサブワードラインＲＷＬ１に連結されたリダンダントメモリセルに不良が発生すると救済が不可能である。すなわち、同一な第１デコーディング信号を有するサブワードラインとリダンダントサブワードラインにすべて不良が発生すると救済が不可能である。
【００２９】
すなわち、従来の半導体メモリ装置は、ローアドレス情報をプログラムすることによって各々のサブワードライン別にリペアを遂行することはあるが、第１デコーディング信号が固定されることによって不良であるサブワードラインを同一な第１デコーディング信号を有したリダンダントサブワードラインだけで代替が可能である。したがって、救済効率が低くなる。
【００３０】
図３は、本発明の実施例による半導体メモリ装置の構成を示すブロック図であって、図１に示した半導体メモリ装置のプログラム手段１８をプログラム及び選択信号発生手段３０、及び選択回路３２に代えて構成されている。
図３に示したブロック各々の機能を説明すると次の通りである。
【００３１】
図３に示したブロック中、図１に示したブロックと同一な番号を有するブロックの機能は図１に示したブロックの説明を参考とすることを望む。
プログラム及び選択信号発生手段３０は、ヒューズによって不良であるノーマルメモリセルのローアドレス情報がプログラムされて、読出し及び書込み動作時に外部から入力されるローアドレス情報がプログラムされたローアドレス情報と一致すると、ｈ個のリダンダントイネーブル信号を発生する。また、ｊ個の選択信号を発生する。選択回路３２はｊ個の選択信号に応答して特定第１デコーディング信号でｃ個の第１プリデコーディング信号を連結したりまたはマッピング（ｍａｐｐｉｎｇ）することを変えて、再マッピング（ｒｅｍａｐｐｉｎｇ）された第１プリデコーディング信号を出力する。この際、発生したｃ個の第１プリデコーディング信号中ｃ／２個の第１プリデコーディング信号は第１ローデコーダ１２−１、１２−３、１２−５に伝送して、残りｃ／２個の第１プリデコーディング信号は第１ローデコーダ１２−２、１２−４、１２−６に伝送する。
【００３２】
すなわち、図３に示した半導体メモリ装置は、不良であるノーマルメモリセルに連結されたサブワードラインと同一な第１プリデコーディング信号を有するリダンダントサブワードラインに連結されたリダンダントメモリセルに不良が発生した場合にも、選択回路３２によって特定第１デコーディング信号を有する第１プリデコーディング信号をマッピングすることによって、不良であるノーマルメモリセルに連結されたサブワードラインを他の第１プリデコーディング信号を有したリダンダントサブワードラインに代替が可能である。したがって、救済効率が増加される。
【００３３】
図４は、図３に示した半導体メモリ装置のプログラム及び選択信号発生手段３０の実施例のブロック図であって、プログラム回路４０−１〜４０−４、選択信号発生回路４２−１〜４２−４、論理積回路４４−１〜４４−４、及び論理和回路４６、４８で構成されている。
【００３４】
図４に示した実施例のブロック図は、図３に示した実施例のリダンダントメモリセルアレーブロックＲＢＬＫのリダンダントワードラインＲＮＷＥを駆動するためのリダンダントワードラインイネーブル信号ＲＷＥＮを発生するための回路構成を示すものである。
【００３５】
図４で、ＰＲＡ１、ＰＲＡ２は、第１、２プリデコーディング信号を、ＰＷはパワーアップ信号を各々示す。
図４に示したブロック各々の機能を説明すると次の通りである。
【００３６】
プログラム回路４０−１〜４０−４の各々は、ヒューズプログラムによって不良であるノーマルメモリセルのローアドレス情報がプログラムされて、読出し及び書込み動作時に入力されるローアドレス情報がプログラムされたローアドレス情報と一致すると、リダンダントイネーブル信号ＲＥＮを発生する。このようなプログラム回路４０の構造作動は先行技術のプログラム手段１８と同一であるために、プログラム回路４０の詳細な説明は重複を避けるために省略する。
【００３７】
この際、リダンダントイネーブル信号ＲＥＮが発生すると第１ローデコーダ１２−１〜１２−４と第２ローデコーダ１４−１〜１４−４の作動がディスエーブルされる。選択信号発生回路４２−１〜４２−４の各々はヒューズによってプログラムされてパワーアップ信号ＰＷに応答して第１選択信号ＳＥＬ１〜ＳＥＬ４を発生する。パワーアップ信号ＰＷは電源電圧ＶＤＤ印加時に電源電圧ＶＤＤのレベル変化を沿って増加している途中で所定時間後に一定レベルに至るようになれば"ロー"レベルに落ちる信号である。論理積回路４４−１〜４４−４の各々はリダンダントイネーブル信号ＲＥＮ１〜ＲＥＮ４の各々と選択信号ＳＥＬ１〜ＳＥＬ４の各々を論理積して第２選択信号Ｓ１〜Ｓ４を発生する。論理和回路４６は論理積回路４４−１〜４４−４の出力信号を論理和して制御信号ＣＯＮを発生する。論理和回路４８はリダンダントイネーブル信号ＲＥＮ１〜ＲＥＮ４を論理和してリダンダントワードラインイネーブル信号ＲＷＥＮを発生する。
【００３８】
図４に示した実施例のプログラム手段について、プログラム回路の各々が選択信号発生回路を備える構成を例に挙げて説明したが、一部のプログラム回路４０−１ないし４０−４は選択信号発生回路４２−１ないし４２−４を備えるように構成して、残り一部のプログラム回路は選択信号発生回路を備えないように構成する場合もある。
【００３９】
図５は、図４に示した選択信号発生回路の実施例の回路図であって、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、Ｎ２、ヒューズＦ、及びＮＯＲゲートＮＯＲで構成されている。
図５に示した回路の作動を説明すると次の通りである。
【００４０】
ヒューズＦがカッティングされた場合に電源電圧ＶＤＤが印加されると初期にパワーアップ信号ＰＷに応答してＮＭＯＳトランジスタＮ１がオンされて、ノードＡに“ロー”レベルの信号を発生する。以後、パワーアップ信号ＰＷが“ロー”レベルに遷移されると、ＮＯＲゲートＮＯＲは“ハイ”レベルの第１選択信号ＳＥＬを発生する。すなわち、ヒューズＦがカッティングされる場合にパワーアップ信号ＰＷが印加されると、第１選択信号ＳＥＬが“ロー”レベルから“ハイ”レベルに遷移するようになる。以後、ＮＭＯＳトランジスタＮ２が“ハイ”レベルの第１選択信号ＳＥＬに応答してオンされてノードＡが“ロー”レベルに維持されるためにパワーアップ信号ＰＷが“ロー”レベルを維持する間、第１選択信号ＳＥＬは“ハイ”レベルを維持するようになる。すなわち、ヒューズＦをカッティングした場合には、“ハイ”レベルの第１選択信号ＳＥＬが発生する。
【００４１】
ヒューズＦがカッティングされない場合に電源電圧ＶＤＤが印加されると、初期にパワーアップ信号ＰＷに応答してＮＭＯＳトランジスタＮ１がオンされて、ノードＡに“ロー”レベルの信号を発生する。以後、パワーアップ信号ＰＷが“ロー”レベルに遷移されると、ＰＭＯＳトランジスタＰ１がオンされてノードＡに“ハイ”レベルの信号を発生する。ＮＯＲゲートＮＯＲは“ロー”レベルのパワーアップ信号ＰＷと“ハイ”レベルのノードＡの信号を非論理和して“ロー”レベルの第１選択信号ＳＥＬを発生する。パワーアップ信号ＰＷが“ロー”レベルを維持する間、第１選択信号ＳＥＬは“ロー”レベルを維持するようになる。すなわち、ヒューズＦがカッティングされない場合には、ロー"レベルの第１選択信号ＳＥＬが発生する。
【００４２】
図６は、図３に示した選択回路３２の実施例のブロック図であって、マルチプレクサ５０−１〜５０−４で構成されている。
図６に示したブロックの作動を説明すると次の通りである。
【００４３】
図６の選択回路３２には第１プリデコーディング信号ＰＲＡ１１、ＰＲＡ１２、ＰＲＡ１３、ＰＲＡ１４が入力される。ここで第１プリデコーディング信号ＰＲＡ１１は図２のサブワードラインＷＬｋ１を一般的にアドレスし、第１プリデコーディング信号ＰＲＡ１２はサブワードラインＷＬｋ２を一般的にアドレスし、第１プリデコーディング信号ＰＲＡ１３はサブワードラインＷＬｋ３を一般的にアドレスし、第１プリデコーディング信号ＰＲＡ１４はサブワードラインＷＬｋ４を一般的にアドレスする。
【００４４】
前記マルチプレクサ５０−１ないし５０−４は、制御信号が“０”である時、第１デコーディング信号ＰＲＡ１１、ＰＲＡ１２、ＰＲＡ１３、ＰＲＡ１４を制御信号ＣＯＮに応答して第１デコーディング信号ＰＸ１ないしＰＸ４に選択的に各々マッピングする。マルチプレクサ５０−１ないし５０−４はまた制御信号が“１”である時、制御信号ＣＯＮに応答して第１デコーディング信号ＰＸ１ないしＰＸ４で第１デコーディング信号ＰＲＡ１１、ＰＲＡ１２、ＰＲＡ１３、ＰＲＡ１４を選択的に各々マッピングする。
【００４５】
すなわち、図６の選択回路は、ローレベルの制御信号に応答してそのまま第１プリデコーディング信号ＰＲＡ１１、ＰＲＡ１２、ＰＲＡ１３、ＰＲＡ１４を出力する。図６の選択回路は第１デコーディング信号ＰＸ３及びＰＸ４で第１プリデコーディング信号ＰＲＡ１１、ＰＲＡ１２をマッピングして、制御信号がハイレベルである時制御信号に応答して第１デコーディング信号ＰＸ１及びＰＸ２で第１プリデコーディング信号ＰＲＡ１３及びＰＲＡ１４をマッピングしたり連結する。すなわち、選択回路３２は第１デコーディング信号ＰＸ１ないしＰＸ４を生成する第１プリデコーディング信号をデコーディングする時、選択回路３２がない際より第１プリデコーディング信号中、他の一つから発生することができるように第１プリデコーディング信号の順序を平行するように選択的に変化させる。
【００４６】
図６の選択回路を用いる時、図４の選択信号発生回路４２−１ないし４２−４の各々は、第１選択信号ＳＥＬ１ないしＳＥＬ４を発生するように図５の一つの回路を含む。第１プリデコーディング信号を第１デコーディング信号にマッピングする効果は図７に示した選択回路３２の一実施例と関連して次のように説明できる。
【００４７】
図７は、図３に示した選択回路の他の実施例のブロック図であって、マルチプレクサ６０−１〜６０−４で構成されている。
図７に示したブロックの作動を説明すると次の通りである。
【００４８】
マルチプレクサ６０−１〜６０−４は、制御信号ＣＯＮ１、ＣＯＮ２が“００”であれば第１プリデコーディング信号ＰＲＡ１１、ＰＲＡ１２、ＰＲＡ１３、ＰＲＡ１４を、制御信号ＣＯＮ１、ＣＯＮ２が“０１”であれば第１プリデコーディング信号ＰＲＡ１２、ＰＲＡ１３、ＰＲＡ１４、ＰＲＡ１１を、制御信号ＣＯＮ１、ＣＯＮ２が“１０”であれば第１プリデコーディング信号ＰＲＡ１３、ＰＲＡ１４、ＰＲＡ１１、ＰＲＡ１２を、制御信号ＣＯＮ１、ＣＯＮ２が“１１”であれば第１プリデコーディング信号ＰＲＡ１４、ＰＲＡ１１、ＰＲＡ１２、ＰＲＡ１３を第１デコーディング信号ＰＸ１〜ＰＸ４で出力する。
【００４９】
図７に示した他の実施例の選択回路は、制御信号ＣＯＮ１、ＣＯＮ２に応答して第１プリデコーディング信号ＰＲＡ１１、ＰＲＡ１２、ＰＲＡ１３、ＰＲＡ１４の順序を変えて第１デコーディング信号ＰＸ１〜ＰＸ４で出力する。
【００５０】
図７に示した選択回路を用いる場合には、図４に示した選択信号発生回路４２−１〜４２−４の各々が図５に示した回路を２個ずつ備えて２個ずつの選択信号ＳＥＬ１〜ＳＥＬ４を発生するように構成すればよい。
【００５１】
図７に示したマルチプレクサ６０−１〜６０−４は、２個の制御信号ＣＯＮ１、ＣＯＮ２に応答して４個の第１プリデコーディング信号ＰＲＡ１１、ＰＲＡ１２、ＰＲＡ１３、ＰＲＡ１４中の一つの信号を選択して第１デコーディング信号ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４で発生するように構成されているが、マルチプレクサ６０−１〜６０−４の構成を異なるようにすることによって４個の制御信号に応答して４個のプリデコーディング信号ＰＲＡ１１、ＰＲＡ１２、ＰＲＡ１３、ＰＲＡ１４中の一つの信号を選択して第１デコーディング信号ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４で発生するように構成しても良い。すなわち、マルチプレクサの構成は多様に変形可能である。
【００５２】
図４ないし図７に示した実施例の回路は、図２に示した実施例のリダンダントメモリセルアレーブロックＲＢＬＫのリダンダントワードラインＲＮＷＥを駆動するための回路構成を示すものである。
【００５３】
図４、５、及び７に示した実施例の回路が図２に示した半導体メモリ装置に適用される場合の不良救済作動を図３を利用して説明すると次のどおりである。
【００５４】
一例として、同一な第１デコーディング信号を有したメモリセル▲１▼及びリダンダントメモリセル▲５▼に不良が発生した場合に、図４に示したプログラム回路４０−１に不良が生じたノーマルメモリセル▲１▼のローアドレス情報をプログラムして、選択信号発生回路４２−１のヒューズをカッティングすることによって“１１”の選択信号ＳＥＬ１が発生するようにする。
【００５５】
すなわち、不良が生じたノーマルメモリセル▲１▼に連結されたサブワードラインＷＬ１１とリダンダントメモリセル▲５▼に連結されたリダンダントサブワードラインＲＷＬ１が同一な第１デコーディング信号を有する位置にあるので、サブワードラインＷＬ１１をリダンダントサブワードラインＲＷＬ１に代えるために選択信号発生回路４２−１をプログラムして第１選択信号ＳＥＬ１が“１１”になるようにプログラムする。
【００５６】
不良が生じたノーマルメモリセル（１）のローアドレス情報が入力されると図４のプログラム回路４０−１が"ハイ"レベルのリダンダントイネーブル信号ＲＥＮ１を発生する。選択信号発生回路４２−１は"１１"の第１選択信号ＳＥＬ１を発生する。論理和回路４６は"１１"の制御信号ＣＯＮを発生して、論理和回路４８は"ハイ"レベルのリダンダントイネーブル信号ＲＥＮ１を発生する。図７のマルチプレクサ６０−１〜６０−４は"１１"の制御信号ＣＯＮ１、ＣＯＮ２に応答して第１プリデコーディング信号ＰＲＡ２２、ＰＲＡ１１、ＰＲＡ２１、ＰＲＡ１２を第１デコーディング信号ＰＸ１〜ＰＸ４にマッピングする。図２に示したＡＮＤゲートＡＮＤ７は"ハイ"レベルのリダンダントワードラインイネーブル信号ＲＷＥＮと"ハイ"レベルの第１デコーディング信号ＰＸ２を論理積してリダンダントサブワードラインＲＷＬ２を選択する。したがって、サブワードラインＷＬ１１がリダンダントサブワードラインＲＷＬ２に代えられる。
したがって、図１に示した従来の半導体メモリ装置では救済できない不良が図３に示した本発明の実施例による半導体メモリ装置で救済できる。
【００５７】
他の例として、メモリセル▲１▼、▲２▼、▲３▼、▲４▼に不良が発生した場合に、図４に示したプログラム回路４０−１〜４０−４に不良が生じたノーマルメモリセル▲１▼、▲２▼、▲３▼、▲４▼のローアドレス情報を順序どおりにプログラムして、選択信号発生回路４２−４のヒューズをカッティングすることによって“１０”の第１選択信号ＳＥＬ４が発生するようにする。第１選択信号は不良がないメモリセルを含まないリダンダントメモリセルの有用なローに不良が生じたメモリセルを含む一般的に連結されているアドレス情報（例えば、プリデコーディング信号）をマッピングする。
【００５８】
すなわち、不良が生じたノーマルメモリセル▲３▼、▲４▼のサブワードラインＷＬ２３、ＷＬｋ３が同一な第１デコーディング信号を有する位置にあるので、不良メモリセル▲３▼のサブワードラインＷＬ２３のみリダンダントサブワードラインＲＷＬ３に代えて、不良メモリセル▲４▼のサブワードラインＷＬｋ３はリダンダントサブワードラインＲＷＬ３に代替できない。したがって、選択信号発生回路４２−４のヒューズＦをカッティングして選択信号ＳＥＬ４を“１１”に固定する。
【００５９】
不良が生じたノーマルメモリセル▲１▼、▲２▼、▲３▼のローアドレス情報が入力されるとサブワードラインＷＬ１１、ＷＬ２２、ＷＬ２３が選択されないでリダンダントサブワードラインＲＷＬ１、ＲＷＬ２、ＲＷＬ３が選択される。そして、不良が生じたノーマルメモリセル▲４▼のローアドレス情報が入力されると図４のプログラム回路４０−４から“ハイ”レベルのリダンダントイネーブル信号ＲＥＮ４が発生する。論理積回路４４−４は“ハイ”レベルのリダンダントイネーブル信号ＲＥＮ４と“１１”の第１選択信号ＳＥＬ４を各々論理積して“１１”レベルの第４選択信号Ｓ４を発生する。論理和回路４６は“１１”の第２選択信号Ｓ４を制御信号ＣＯＮで発生して、論理和回路４８は“ハイ”レベルのリダンダントワードラインイネーブル信号ＲＷＥＮを発生する。“１１”の制御信号ＣＯＮが発生すると図７のマルチプレクサ６０−１〜６０−４によって第１プリデコーディング信号ＰＲＡ１４、ＰＲＡ１１、ＰＲＡ１２、ＰＲＡ１３を第１デコーディング信号ＰＸ１〜ＰＸ４にマッピングする。図２に示したＡＮＤゲートＡＮＤ６は“ハイ”レベルのリダンダントワードラインイネーブル信号ＲＷＥＮと“ハイ”レベルの第１デコーディング信号ＰＸ４を論理積してリダンダントサブワードラインＲＷＬ４を選択する。したがって、不良であるノーマルメモリセル▲４▼のローアドレス情報が入力されると、サブワードラインＷＬｋ３がリダンダントサブワードラインＲＷＬ４に代えられる。
したがって、図１に示した従来の半導体メモリ装置では救済できない不良が図３に示した本発明の実施例による半導体メモリ装置では救済できる。
【００６０】
すなわち、本発明の実施例による半導体メモリ装置及びこの装置の不良救済方法は、不良が発生したサブワードラインやサブワードラインに連結された不良メモリセルをリダンダントサブワードラインやリダンダントサブワードラインに連結されたリダンダントメモリセルに代える時に同一な第１デコーディング信号を有したリダンダントサブワードラインに連結されたリダンダントメモリセルに代えられない場合には他の第１デコーディング信号を有するリダンダントサブワードラインに連結されたリダンダントメモリセルに代えることが可能であるので救済効率を増加できる。
【００６１】
図８は、図３に示した半導体メモリ装置の一つのノーマルメモリセルアレーブロックＢＬＫ４及びリダンダントメモリセルアレーブロックＲＢＬＫの実施例のブロック図であって、第１ローデコーダ１２−１、１２−３、１２−５の各々から上位第１デコーディング信号ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４が発生して、第１ローデコーダ１２−２、１２−４、１２−６の各々から下位第１デコーディング信号ＰＸ５、ＰＸ６、ＰＸ７、ＰＸ８が発生する場合の回路図である。そして、リダンダントメモリセルアレーブロックＲＢＬＫが一つのリダンダントワードラインＲＮＷＥを備える場合のブロック図である。
【００６２】
図８で、サブワードラインドライバＳＷＤ１１は、ワードラインＮＷＥ１に伝送される信号と第１デコーディング信号ＰＸ１、ＰＸ３、ＰＸ５、ＰＸ７を論理積してサブワードラインＷＬ１１、ＷＬ１３、ＷＬ１５、ＷＬ１７の各々を駆動するためのＡＮＤゲートＡＮＤ９、ＡＮＤ１０、ＡＮＤ１１、ＡＮＤ１２で構成されて、サブワードラインドライバＳＷＤ１２はワードラインＮＷＥ９に伝送される信号と第１デコーディング信号ＰＸ２、ＰＸ４、ＰＸ６、ＰＸ８を論理積してサブワードラインＷＬ１２、ＷＬ１４、ＷＬ１６、ＷＬ１８の各々を駆動するためのＡＮＤゲートＡＮＤ１３、ＡＮＤ１４、ＡＮＤ１５、ＡＮＤ１６で構成されている。サブワードラインドライバＳＷＬｋ１、ＳＷＬｋ２の各々の構成は、サブワードラインドライバＳＷＤ１１、ＳＷＤ１２の構成と同一であり、単にワードラインＮＷＥ１に伝送される信号の代りにワードラインＮＷＥｋに伝送される信号を入力して、サブワードラインＷＬ１１〜ＷＬ１８を駆動する代わりにサブワードラインＷＬｋ１〜ＷＬｋ８を駆動することが相異なる。リダンダントサブワードラインドライバＲＳＷＤ１、ＲＳＷＤ２の各々は、リダンダントワードラインＲＮＷＥに伝送される信号と第１デコーディング信号ＰＸ１、ＰＸ３、ＰＸ５、ＰＸ７とＰＸ２、ＰＸ４、ＰＸ６、ＰＸ８の各々を論理積してリダンダントサブワードラインＲＷＬ１、ＲＷＬ３、ＲＷＬ５、ＲＷＬ７とＲＷＬ２、ＲＷＬ４、ＲＷＬ６、ＲＷＬ８の各々を駆動するためのＡＮＤゲートＡＮＤ１７、ＡＮＤ１８、ＡＮＤ１９、ＡＮＤ２０とＡＮＤ２１、ＡＮＤ２２、ＡＮＤ３、ＡＮＤ２４で構成されている。
【００６３】
図９は、図８に示した半導体メモリ装置の選択回路３２の実施例のブロック図であって、８個のマルチプレクサ７０−１〜７０−８で構成されている。
【００６４】
図９で、信号ＰＲＡ１１、ＰＲＡ１２、ＰＲＡ１３、ＰＲＡ１４は、上位第１プリデコーディング信号を、信号ＰＲＡ１５、ＰＲＡ１６、ＰＲＡ１７、ＰＲＡ１８は下位第１プリデコーディング信号を各々示す。一般的に、第１プリデコーディング信号ＰＲＡ１１ないしＰＲＡ１８はサブワードラインＷＬｋ１ないしＷＬｋ８を各々アドレスして、第１デコーディング信号ＰＸ１ないしＰＸ８で一般的にマッピングされる。
【００６５】
図９に示した選択回路は、図４に示した論理和回路４６から３ビットの制御信号ＣＯＮ１、ＣＯＮ２、ＣＯＮ３を発生する。この場合に、図４に示した選択信号発生回路４２−１〜４２−４の各々が図５に示した回路を３個ずつ備えて構成されなければならない。
図９に示したブロックの作動を説明すると次の通りである。
【００６６】
制御信号ＣＯＮ１、ＣＯＮ２、ＣＯＮ３の各々が“０００”であれば、マルチプレクサ７０−１〜７０−８は第１プリデコーディング信号ＰＲＡ１１〜ＰＲＡ１４、ＰＲＡ１５〜ＰＲＡ１８を第１デコーディング信号ＰＸ１〜ＰＸ８で発生する。制御信号ＣＯＮ１、ＣＯＮ２、ＣＯＮ３の各々が“００１”であれば、マルチプレクサ７０−１〜７０−８は第１プリデコーディング信号ＰＲＡ１２〜ＰＲＡ１４、ＰＲＡ１５〜ＰＲＡ１８、ＰＲＡ１１を第１デコーディング信号ＰＸ１〜ＰＸ８で発生する。そして、制御信号ＣＯＮ１、ＣＯＮ２、ＣＯＮ３の各々が“１１１”であれば、マルチプレクサ７０−１〜７０−８は第１プリデコーディング信号ＰＲＡ１８、ＰＲＡ１１〜ＰＲＡ１４、ＰＲＡ１５〜ＰＲＡ１７を第１デコーディング信号ＰＸ１〜ＰＸ８で発生する。このような方法で、制御信号ＣＯＮ１、ＣＯＮ２、ＣＯＮ３に応答して第１プリデコーディング信号ＰＲＡ１１〜ＰＲＡ１４、ＰＲＡ１５〜ＰＲＡ１８の順序を変えて第１デコーディング信号ＰＸ１〜ＰＸ８にマッピングする。
【００６７】
図１０は、図８に示した半導体メモリ装置の選択回路３２の他の実施例のブロック図であって、マルチプレクサ８０−１〜８０−４で構成されている。
図１０に示した選択回路は、図４に示した論理和回路４６から２ビットの制御信号ＣＯＮ１、ＣＯＮ２、ＣＯＮ３を発生する。この場合に、図４に示した選択信号発生回路４２−１〜４２−４の各々が図５に示した回路を二個ずつ備えて構成されなければならない。
【００６８】
図１０に示した選択回路は、第１プリデコーディング信号ＰＲＡ１１、ＰＲＡ１２、ＰＲＡ１５、ＰＲＡ１６が第１デコーディング信号ＰＸ１、ＰＸ２、ＰＸ５、ＰＸ６に変換して出力して、第１プリデコーディング信号ＰＲＡ１３、ＰＲＡ１４、ＰＲＡ１７、ＰＲＡ１８の順序を調節して第１デコーディング信号ＰＸ３、ＰＸ４、ＰＸ７、ＰＸ８で選択的にマッピングする。
図１０に示したブロックの作動を説明すると次の通りである。
【００６９】
制御信号ＣＯＮ１、ＣＯＮ２が“００”であれば、マルチプレクサ８０−１〜８０−４は第１プリデコーディング信号ＰＲＡ１３、ＰＲＡ１４、ＰＲＡ１７、ＰＲＡ１８を第１デコーディング信号ＰＸ３、ＰＸ４、ＰＸ７、ＰＸ８に変換して出力し、“０１”であれば、マルチプレクサ８０−１〜８０−４は第１プリデコーディング信号ＰＲＡ１４、ＰＲＡ１７、ＰＲＡ１８、ＰＲＡ１３を第１デコーディング信号ＰＸ３、ＰＸ４、ＰＸ７、ＰＸ８に変換して出力する。
【００７０】
制御信号ＣＯＮ１、ＣＯＮ２が“１０”であれば、マルチプレクサ８０−１〜８０−４は第１プリデコーディング信号ＰＲＡ１７、ＰＲＡ１８、ＰＲＡ１３、ＰＲＡ１４を第１デコーディング信号ＰＸ３、ＰＸ４、ＰＸ７、ＰＸ８に変換して出力し、制御信号ＣＯＮ１、ＣＯＮ２が“１１”であれば、マルチプレクサ８０−１〜８０−４は第１プリデコーディング信号ＰＲＡ２４、ＰＲＡ１３、ＰＲＡ１４、ＰＲＡ２３を第１デコーディング信号ＰＸ３、ＰＸ４、ＰＸ７、ＰＸ８に変換して出力する。
【００７１】
すなわち、本発明の実施例による選択回路は、第１プリデコーディング信号中、一部の第１プリデコーディング信号のみマルチプレクサを通して選択的にマッピングされて、他の一部の第１プリデコーディング信号はマルチプレクサを通過しないでそのままマッピングされるように構成する場合もある。
【００７２】
本発明の実施例による半導体メモリ装置及びこの装置の不良救済方法をサブワードラインを備える場合を例に挙げて説明したが、サブワードライン構成を有しない場合にも本発明の方法が適用できる。
【００７３】
図１１は、図３に示した半導体メモリ装置のメモリセルアレーブロックとリダンダントメモリセルアレーブロックの他の実施例のブロック図であって、メモリセルアレーブロックＢＬＫ４とリダンダントメモリセルアレーブロックＲＢＬＫがサブワードライン構成を有しない場合の構成を示すものである。
【００７４】
図１１で、ワードラインドライバＷＤ１、．．．、ＷＤｋの各々は、ワードラインＮＷＥ１、．．．、ＮＷＥｋに伝送される信号の各々と第１デコーディング信号ＰＸ１〜ＰＸ４を論理積してワードラインＮＷＥ１１〜ＮＷＥ１４、．．．、ＮＷＥｋ１〜ＮＷＥｋ４の各々を駆動するためのＡＮＤゲートＡＮＤ２５〜ＡＮＤ２８で構成されている。リダンダントワードラインドライバＲＷＤはリダンダントワードラインＲＮＷＥに伝送される信号と第１デコーディング信号ＰＸ１〜ＰＸ４を論理積してリダンダントワードラインＲＮＷＥ１〜ＲＮＷＥ４を各々駆動するためのＡＮＤゲートＡＮＤ２９〜ＡＮＤ３２で構成されている。メモリセルアレーブロックＢＬＫ４はワードラインＮＷＥ１１〜ＮＷＥ１４、．．．、ＮＷＥｋ１〜ＮＷＥｋ４とビットライン対ＢＬ１、ＢＬ１ＢとＢＬ２、ＢＬ２Ｂと．．．とＢＬｚ、ＢＬｚＢの間に各々連結されたノーマルメモリセルで構成されていて、リダンダントメモリセルアレーブロックＲＢＬＫはリダンダントワードラインＲＮＷＥ１〜ＲＮＷＥ４とビットライン対ＢＬ１、ＢＬ１ＢとＢＬ２、ＢＬ２Ｂと．．．とＢＬｚ、ＢＬｚＢの間に各々連結されたリダンダントメモリセルで構成されている。
【００７５】
図３に示した半導体メモリ装置のメモリセルアレーブロックが図１１に示した実施例のメモリセルアレーブロックで構成されて、図３に示したプログラム及び選択信号発生手段と選択回路が図４ないし図７に示した実施例の構成を有するように構成される場合に、不良であるワードラインと他の第１デコーディング信号を有するリダンダントワードラインに代替が可能である。
【００７６】
前記では本発明の望ましい実施例を参照して説明したが、該技術分野の熟練した当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解できることである。
【００７７】
【発明の効果】
したがって、本発明の半導体メモリ装置及び方法は、不良であるサブワードライン（ワードライン）を対応しない他のデコーディング信号を有するリダンダントサブワードライン（ワードライン）に代えることが可能であるので救済効率を増加することができる。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の構成を示すブロック図である。
【図２】図１に示した半導体メモリ装置の一つのメモリセルアレーブロックとリダンダントメモリセルアレーブロックの構成を示すブロック図である。
【図３】本発明の実施例による半導体メモリ装置の構成を示すブロック図である。
【図４】図３の半導体メモリ装置のプログラム及び選択信号発生回路の実施例を示すブロック図である。
【図５】図４の選択信号発生回路の実施例を示す回路図である。
【図６】図３の選択回路の実施例を示すブロック図である。
【図７】図３の選択回路の他の実施例を示すブロック図である。
【図８】図３の半導体メモリ装置の一つのノーマルメモリセルアレーブロック及びリダンダントメモリセルアレーブロックの実施例を示すブロック図である。
【図９】図８の半導体メモリ装置の選択回路の実施例を示すブロック図である。
【図１０】図８の半導体メモリ装置の選択回路の他の実施例を示すブロック図である。
【図１１】図３の半導体メモリ装置のメモリセルアレーブロックとリダンダントメモリセルアレーブロックの他の実施例を示すブロック図である。
【符号の説明】
３０  プログラム及び選択信号発生手段
３２  選択回路
【図１】
0004212833.tif 000002
【図２】
0004212833.tif 000003
【図３】
0004212833.tif 000004
【図４】
0004212833.tif 000005
【図５】
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【図６】
0004212833.tif 000007
【図７】
0004212833.tif 000008
【図８】
0004212833.tif 000009
【図９】
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【図１０】
0004212833.tif 000011
【図１１】
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