(57)【特許請求の範囲】
【請求項１】
行列状に配置される不揮発性の複数のメモリトランジスタを含むメモリブロックと、
前記メモリトランジスタの行を選択する複数のワード線と、
前記メモリトランジスタの列に対応して設けられる複数のビット線と、
前記複数のワード線、前記複数のビット線、前記複数のメモリトランジスタの基板部およびソースに与える電位を発生する電位発生部と、
前記電位発生部の発生する電位を制御し前記メモリブロックのデータ消去を行なう書込消去制御部とを備え、
前記書込消去制御部は、前記メモリブロックが保持する情報を消去する際に、イレース状態のメモリトランジスタとプログラム状態のメモリトランジスタとを両方含み得る状態の前記複数のメモリトランジスタに一括して第１の消去パルスを与えた後に前記複数のメモリトランジスタに一括して書込を行ない、さらに前記複数のメモリトランジスタが消去状態になるまで第２の消去パルスを前記複数のメモリトランジスタに一括して繰り返し与え、前記消去状態が確認されると、過消去状態になった前記メモリトランジスタに対して、選択的に書き戻し動作を行なう、不揮発性半導体記憶装置。
【請求項２】
前記メモリトランジスタは、フローティングゲートを有するＭＯＳトランジスタであり、
前記第１の消去パルスの印加による前記メモリトランジスタのしきい値電圧のシフト量は、前記第２の消去パルスを一括して繰り返し与えることによる前記メモリトランジスタのしきい値電圧のシフト量よりも少ない、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の消去パルスは、前記メモリブロックが保持する情報を一回消去する際に一回与えられる、請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリトランジスタはＮ型であり、
前記書込消去制御部は、前記メモリトランジスタのドレイン−ソース間に電位差を与えて流れる電流を検出することによって前記消去状態を確認する際に、前記メモリトランジスタのサブスレッショルド電流を小さくする負電位を前記基板部に与える、請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
行列状に配置された不揮発性の複数のメモリトランジスタを含むメモリブロックと、前記メモリトランジスタの行を選択する複数のワード線と、前記メモリトランジスタの列に対応して設けられる複数のビット線と、前記複数のワード線、前記複数のビット線、前記メモリトランジスタの基板部およびソースに与える電位を発生する電位発生部と、前記電位発生部を制御して前記メモリブロックのデータ消去を行なう書込消去制御部とを備える不揮発性半導体記憶装置のデータ消去方法であって、
イレース状態のメモリトランジスタとプログラム状態のメモリトランジスタとを両方含み得る状態の前記複数のメモリトランジスタに一括して第１の消去パルスを与えた後に前記複数のメモリトランジスタに一括して書込を行なうステップと、
前記複数のメモリトランジスタが消去状態になるまで第２の消去パルスを前記複数のメモリトランジスタに一括して繰り返し与えるステップと、
前記消去状態が確認されると、過消去状態になった前記メモリトランジスタに対して、選択的に書き戻し動作を行なうステップとを備える、不揮発性半導体記憶装置のデータ消去方法。
【請求項６】
前記メモリトランジスタは、フローティングゲートを有するＭＯＳトランジスタであり、
前記第１の消去パルスの印加による前記メモリトランジスタのしきい値電圧のシフト量は、前記第２の消去パルスを一括して繰り返し与えることによる前記メモリトランジスタのしきい値電圧のシフト量よりも少ない、請求項５に記載の不揮発性半導体記憶装置のデータ消去方法。
【請求項７】
行列状に配置された不揮発性の複数のメモリトランジスタを含むメモリブロックと、前記メモリトランジスタの行を選択する複数のワード線と、前記メモリトランジスタの列に対応して設けられる複数のビット線と、前記複数のワード線、前記複数のビット線、前記メモリトランジスタの基板部およびソースに与える電位を発生する電位発生部と、前記電位発生部を制御して前記メモリブロックのデータ消去を行なう書込消去制御部とを備える不揮発性半導体記憶装置のデータ消去方法であって、
前記複数のメモリトランジスタに対して一括して第１の消去パルスを与える動作を前記複数のメモリトランジスタが消去状態になるまで繰り返すステップと、
前記複数のメモリトランジスタに対して、一括して第１の書込パルスを与えた後に一括して第２の消去パルスを与えるステップと、
過消去状態になった前記メモリトランジスタに対して、選択的に書き戻し動作を行なうステップとを備え、
前記メモリトランジスタは、フローティングゲートを有するＭＯＳトランジスタであり、
前記第２の消去パルスの印加による前記メモリトランジスタのしきい値電圧のシフト量は、最後に与えられた前記第１の消去パルスの印加による前記メモリトランジスタのしきい値電圧のシフト量以下である、不揮発性半導体記憶装置のデータ消去方法。
【請求項８】
行列状に配置された不揮発性の複数のメモリトランジスタを含むメモリブロックと、前記メモリトランジスタの行を選択する複数のワード線と、前記メモリトランジスタの列に対応して設けられる複数のビット線と、前記複数のワード線、前記複数のビット線、前記メモリトランジスタの基板部およびソースに与える電位を発生する電位発生部と、前記電位発生部を制御して前記メモリブロックのデータ消去を行なう書込消去制御部とを備える不揮発性半導体記憶装置のデータ消去方法であって、
一括して前記複数のメモリトランジスタに対して第１の消去パルスを与える動作を前記複数のメモリトランジスタが第１の消去状態になるまで繰り返すステップと、
前記第１の消去状態にある前記複数のメモリトランジスタに対して一括して書込パルスを与えるステップと、
前記書込みパルスが印加された後に、一括して前記複数のメモリトランジスタに対して第２の消去パルスを与える動作を前記複数のメモリトランジスタが第２の消去状態になるまで繰り返すステップと、
前記第２の消去状態が確認されると、過消去状態になった前記メモリトランジスタに対して、選択的に書き戻し動作を行なうステップと、
第１の消去パルスを与える動作を繰返すステップに先立って、前記複数のメモリトランジスタに対して一括して消去前の予備書込を行なう予備書込パルスを与えるステップとを備え、
前記メモリトランジスタは、フローティングゲートを有するＭＯＳトランジスタであり、
前記書込みパルスの印加による前記メモリトランジスタのしきい値電圧のシフト量は、前記予備書込みパルスの印加による前記メモリトランジスタのしきい値電圧のシフト量よりも小さく、
前記第１の消去状態は、前記メモリトランジスタのしきい値電圧が第１の値以下となる状態であり、
前記第２の消去状態は、前記メモリトランジスタのしきい値電圧が前記第１の値より小さい第２の値以下となる状態であり、
最初に与えられた前記第２の消去パルスの印加による前記メモリトランジスタのしきい値電圧のシフト量は、最後に与えられた前記第１の消去パルスの印加による前記メモリトランジスタのしきい値電圧のシフト量以下である、不揮発性半導体記憶装置のデータ消去方法。
【請求項９】
前記第１の消去パルスは、前記複数のメモリトランジスタが第１の消去状態になるまでに、段階的に強度が強められる、請求項８に記載の不揮発性半導体記憶装置のデータ消去方法。
【請求項１０】
前記第２の消去パルスは、前記複数のメモリトランジスタが第２の消去状態になるまでに、段階的に強度が強められる、請求項９に記載の不揮発性半導体記憶装置のデータ消去方法。
【請求項１１】
行列状に配置された不揮発性の複数のメモリトランジスタを含むメモリブロックと、前記メモリトランジスタの行を選択する複数のワード線と、前記メモリトランジスタの列に対応して設けられる複数のビット線と、前記複数のワード線、前記複数のビット線、前記メモリトランジスタの基板部およびソースに与える電位を発生する電位発生部と、前記電位発生部を制御して前記メモリブロックのデータ消去を行なう書込消去制御部とを備える不揮発性半導体記憶装置のデータ消去方法であって、
前記複数のメモリトランジスタに対して一括して第１の消去パルスを与える動作を前記複数のメモリトランジスタが第１の消去状態になるまで繰り返すステップと、
前記第１の消去状態にある前記複数のメモリトランジスタに対して、一括して書込パルスを与えた後に一括して第２の消去パルスを与える動作を第２の消去状態になるまで繰返すステップと、
前記第２の消去状態が確認されると、過消去状態になった前記メモリトランジスタに対して、選択的に書き戻し動作を行なうステップとを備え、
前記メモリトランジスタは、フローティングゲートを有するＭＯＳトランジスタであり、
前記第１の消去状態は、前記メモリトランジスタのしきい値電圧が第１の値以下となる状態であり、
前記第２の消去状態は、前記メモリトランジスタのしきい値電圧が前記第１の値より小さい第２の値以下となる状態である、不揮発性半導体記憶装置のデータ消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、より特定的には、フラッシュ型の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
フラッシュ型の不揮発性半導体記憶装置すなわち、フラッシュメモリは、機能的には、一括消去型の電気的に書込消去が可能な不揮発性半導体記憶装置であるが、その低コスト性、電気的消去機能を有することから携帯機器等に大きな需要があり、近年最も盛んに研究開発が行なわれている不揮発性半導体記憶装置である。フラッシュメモリは、メモリセルとして、フローティングゲートを有し、しきい値電圧を変化させることができるトランジスタ（以下、メモリトランジスタと称する）を使用する。
【０００３】
現在、フラッシュメモリの主流となっているのはＮＯＲ型のフラッシュメモリである。ＮＯＲ型のフラッシュメモリは、たとえばＤＩＮＯＲ型などと比べると、チャネルホットエレクトロンで書込を行なうため、書込速度が速いという利点がある。
【０００４】
ＮＯＲ型のフラッシュメモリは、消去時には、メモリトランジスタのしきい値電圧を高から低に変化させる。一方、ＤＩＮＯＲ型は、消去時にはメモリトランジスタのしきい値電圧を低から高へ変化させる。したがって、ＤＩＮＯＲ型のフラッシュメモリは、消去時にはメモリトランジスタがしきい値電圧が低くなり過ぎることによるデプレッション型トランジスタになることはなく、消去速度が速いという利点がある。
【０００５】
ＮＯＲ型のフラッシュメモリの中でも現在主流となっているのは、消去時にフローティングゲートの電子をソース領域に引き抜くエッジ引抜き型のフラッシュメモリであるが、本発明では例としてチャネル全面に電子を引抜いて消去を行なうＮＯＲ型のフラッシュメモリの場合の印加電圧を示している。かかるチャネル全面引抜き型消去のＮＯＲ型フラッシュメモリは、従来のエッジ引抜き型のフラッシュメモリに比べセルサイズをスケーリングできる、つまり比例縮小できるという利点がある。
【０００６】
図４７は、従来のフラッシュメモリの最もシンプルな消去シーケンスの例を示したフローチャートである。
【０００７】
図４７を参照して、ステップＳ１０１において消去コマンドが入力されると、続くステップＳ１０２において所定のパルス幅を有する消去パルスがメモリトランジスタに印加される。
【０００８】
そして、その後ステップＳ１０３において消去されたかどうかを判定するイレースベリファイ機能による判定が行なわれる。
【０００９】
ステップＳ１０３においてメモリセルの保持情報が消去されていないと判断された場合には、ステップＳ１０２に戻り、メモリトランジスタのしきい値電圧が消去判定電圧以下となるまでステップＳ１０２、Ｓ１０３を繰返し通ることにより消去パルスの印加とイレースベリファイを繰返し行なう。
【００１０】
ステップＳ１０３においてメモリトランジスタのしきい値電圧が消去判定電圧以下になったときにはステップＳ１０４に進み消去動作が終了する。
【００１１】
図４８は、図４７におけるステップＳ１０２で行なわれる消去パルスを与えている時の印加電圧を説明するためのメモリブロックの回路図である。
【００１２】
図４８を参照して、このメモリブロックには、ｎ行ｍ列に配置された各々がフローティングゲートを有するメモリトランジスタが示されている。消去パルスを印加するときには、ソース線電位ＶSLおよびウェル電位Ｖwellはともに８Ｖに設定される。そして、各行のメモリトランジスタを活性化するワード線はすべて−１０Ｖに設定される。また、各列のメモリトランジスタからデータを読出すためのビット線ＢＬ１〜ＢＬｍはすべて開放状態に設定される。
【００１３】
図４９は、消去パルスが印加されている場合のメモリトランジスタに印加されている電圧を説明するための図である。
【００１４】
図４９を参照して、メモリトランジスタのソースに与えられるソース線電位ＶSLおよびメモリトランジスタの基板部に与えられるウエル電位Ｖwellはともに８Ｖに設定される。メモリトランジスタを選択するためのワード線に印加されるワード線電位ＶWLは−１０Ｖに設定される。メモリトランジスタのドレインはこのときは開放状態にされている。ゲートとソース間だけでなく、ゲートと基板間にも高電界が印加されているので、メモリトランジスタのチャネル全面に電子が引抜かれ、消去が行なわれる。
【００１５】
図５０は、図４７に示したシーケンスにおいてステップＳ１０３で行なわれるイレースベリファイの場合に印加される電圧を説明するための回路図である。
【００１６】
図５０を参照して、ウェル電位Ｖwellおよびソース線電位ＶSLはともに０Ｖに設定される。選択ビットに対応するメモリトランジスタを選択するワード線ＷＬｉは３．５Ｖに設定され、他のワード線はすべて０Ｖに設定される。選択ビットに対応するメモリトランジスタに接続されたビット線ＢＬｊは１．０Ｖに設定され、他のビット線はすべて０Ｖに設定される。このような電位に設定し、メモリトランジスタに流れる電流を確認することにより、メモリトランジスタＭＴ（ｉ，ｊ）の消去が行なわれたか否かが確認される。
【００１７】
図５１は、図５０の選択ビットに対応したメモリトランジスタに印加される電圧を示した図である。
【００１８】
図５１を参照して、選択されたメモリトランジスタＭＴ（ｊ，ｉ）のソースおよびウェルはともに０Ｖに設定される。メモリトランジスタのゲートには３．５Ｖが与えられドレインには１．０Ｖが与えられる。
【００１９】
次に、従来のフラッシュメモリにおけるリード時の電圧設定を説明しておく。
図５２は、従来のフラッシュメモリのリード時の電圧設定を説明するための回路図である。
【００２０】
図５２を参照して、選択ビットに対応するメモリトランジスタのゲートに接続されるワード線ＷＬｉは４．５Ｖに設定され、他にワード線はすべて０Ｖに設定される。このとき、ソース線電位ＶSLおよびウェル電位Ｖwellはともに０Ｖに設定されている。
【００２１】
図５３は、図５２に示したリード時の選択されたメモリトランジスタに与えられる電位を示した図である。
【００２２】
図５３を参照して、選択ビットに相当するメモリトランジスタのソースおよびウェルはともに０Ｖに設定されている。そしてドレインには１．０Ｖが与えられゲートには４．５Ｖが与えられる。このときに、メモリトランジスタのしきい値電圧が高いとドレインからソースへは電流が流れず、逆にメモリトランジスタのしきい値電圧が低い場合には、ドレインからソースに電流が流れる。この電流を検出することによりメモリトランジスタにデータが書込まれているか否かが判別できる。
【００２３】
【発明が解決しようとする課題】
図４７に示した従来のフラッシュメモリの消去シーケンスを使用すると、メモリトランジスタの一部が過消去状態となってしまうという問題が生じる。以降この過消去状態について説明する。
【００２４】
図５４は、消去パルス印加前のしきい値電圧の分布を示す図である。
図５４を参照して、図４７のステップＳ１０１において消去コマンドが入力される直前の状態、つまり消去時における初期状態では、プログラム状態すなわちメモリトランジスタに“０”が記憶されている状態とイレース状態すなわちメモリトランジスタに“１”が記憶されている状態とが存在する。図の縦軸は、メモリブロックにおいて各しきい値電圧を保持しているメモリトランジスタの数を示している。
【００２５】
なお、ＮＯＲ型フラッシュメモリでは、しきい値電圧が高い状態にある場合がプログラム状態、すなわち、“０”を保持している状態に対応している。一方、しきい値電圧が低い状態がイレース状態、すなわち、“１”を保持している状態に対応している。
【００２６】
図５４で示した状態は、それまでのシーケンスによりメモリブロックにデータが記憶されている状態であり、その記憶状態に応じてプログラム状態、イレース状態のメモリトランジスタ数が定まっている。また、プログラム状態のメモリトランジスタは、しきい値電圧が５．５Ｖ以上に分布しており、イレース状態のメモリトランジスタはしきい値電圧が３．５Ｖ以下に分布している。
【００２７】
図５５は、図４７の消去シーケンスにおいて消去パルスが印加されても、完全に全ビットのデータが消去されていない不完全な消去状態を示した図である。
【００２８】
図４７、図５５を参照して、ステップＳ１０２では、所定の幅の消去パルスをメモリブロック内のメモリトランジスタに一括して与えることにより、ＦＮ（ファウラーノルドハイム）トンネル電流を用いてメモリブロック単位で消去が行なわれる。したがって、図５４で示したように１ブロックの中にイレース状態のメモリトランジスタとプログラム状態のメモリトランジスタがある場合に、ブロック単位で消去パルスが印加されると、イレース状態のメモリセルもプログラム状態のメモリセルもともに図５４においてしきい値電圧が低くなる方にシフトしていく。
【００２９】
図５６は、図４７のステップＳ１０３においてイレースベリファイが完了した場合のしきい値電圧の分布を示した図である。
【００３０】
図５６を参照して、イレースベリファイが完了すると、メモリブロック中のメモリトランジスタのしきい値電圧は、すべて３．５Ｖ以下になっている。しかし、メモリブロックにおける各メモリトランジスタのしきい値電圧は、この場合にはかなりばらつきが生じていることがわかる。すなわち、図５６において、しきい値電圧の分布幅が広くなってしまっている。
【００３１】
その結果、しきい値電圧が１Ｖ以下であるメモリセル、つまり、過消去状態にあるメモリトランジスタが存在することが斜線部に示されている。過消去状態では、メモリトランジスタは、ゲート電圧が０Ｖであってもドレイン電流が流れるデプレッション型トランジスタとなってしまう場合がある。
【００３２】
このばらつきは、図５４においてイレース状態にあるメモリトランジスタのしきい値電圧のばらつきおよびプログラム状態にあるメモリトランジスタのしきい値電圧のばらつきにも起因するが、イレース状態にあるメモリトランジスタとプログラム状態にあるメモリトランジスタに同じ消去パルスを印加することによって、さらに、ばらつきが増大する。
【００３３】
図５７は、消去状態の各しきい値電圧を有するメモリトランジスタのゲート電圧とドレイン電流の特性を表わした図である。
【００３４】
図５７を参照して、しきい値電圧が１．５Ｖおよび３．５Ｖの場合、ゲート電圧Ｖｇが０Ｖのときには、ドレイン電流は判定値よりも小さい。しかし、しきい値電圧が０Ｖの場合には、ゲート電圧Ｖｇが０Ｖの場合にも、メモリトランジスタに所定の判定値に等しい電流が流れてしまう。さらに、しきい値電圧が−１．０Ｖのメモリトランジスタでは、ゲート電圧をかなり負電位に設定しないとドレイン電流が流れてしまう状態が起こっている。
【００３５】
このような過消去のメモリトランジスタと正常な消去状態のメモリトランジスタを比較すると、過消去状態のメモリトランジスタがデプレッショントランジスタとなってゲート電圧が０Ｖの場合つまり、メモリトランジスタが非選択状態にある場合にもリーク電流が多く流れることがわかる。
【００３６】
このような過消去状態のメモリトランジスタが存在すると、図５１、図５３で示した電圧でベリファイおよびリードを行なうときに同一ビット線上に非選択の過消去状態のメモリトランジスタによるリーク電流が多く流れてしまい、このリーク電流の総和で選択されたメモリトランジスタの電流値がわからなくなってしまう。つまり、読出不能になってしまう。そのため、正確なベリファイおよびリードができなくなってしまうという問題点があった。
【００３７】
図５８は、図４７で示した消去シーケンスの過消去の問題に対する対策を施したフローを示したフローチャートである。
【００３８】
図５８を参照して、ステップＳ１１１で消去コマンドが入力されると、ステップＳ１１２でメモリブロックに一括して消去パルスが印加されＦＮトンネル電流によるしきい値電圧の変更が行なわれる。続いて、ステップＳ１１３でイレースベリファイが実行される。すべてのメモリセルのイレースが確認されるまでステップＳ１１３とＳ１１２とが繰返される。ステップＳ１１３ですべてのメモリセルのイレースが確認されるとステップＳ１１４に進む。
【００３９】
ステップＳ１１４ではメモリトランジスタが過消去状態になっていないかを確認するオーバイレースベリファイが行なわれる。すなわち、消去ベリファイが完了した後に、しきい値電圧がある値（たとえば１．５Ｖ）以下になっているメモリトランジスタを検出する。過消去状態にあるメモリトランジスタを検出するとステップＳ１１５に進み、ビットごとのオーバイレースリカバーが行なわれる。オーバイレースリカバーとは、ビットごとにチャネルホットエレクトロン（ＣＨＥ）を用いてデータを書き戻す機能、つまり、メモリトランジスタ毎にしきい値電圧を正方向に大きくする機能である。そしてステップＳ１１６に進み、再び過消去状態にあるメモリトランジスタがあるかどうかが判定される。
【００４０】
次に過消去状態のメモリトランジスタが存在しないことが確認されたらステップＳ１１７に進む。ステップＳ１１７では、ステップＳ１１５において行なわれたオーバイレースリカバー機能により過剰に書き戻された「過書き戻し」の可能性があるため再び過書き戻しベリファイが行なわれる。過書き戻しが検出されると、再びステップＳ１１２に進む。一方過書き戻しのメモリトランジスタが存在しない場合にはステップＳ１１８に進み消去が終了する。
【００４１】
図５９は、図５８のステップＳ１１４において実行されたオーバイレースベリファイ時にメモリブロックに与えられる電圧を説明するための回路図である。
【００４２】
図５９を参照して、オーバイレースベリファイ時には、選択ビットに対応するメモリトランジスタを選択するためのワード線ＷＬｉには１．５Ｖが与えられ、他のワード線には０Ｖが与えられる。一方、選択ビットに対応するメモリトランジスタのドレインに接続されるビット線ＢＬｊには１．０Ｖが与えられ、他のビット線には０Ｖが与えられる。ソース線電位ＶSLおよびウェル電位Ｖwellは０Ｖに設定されている。
【００４３】
図６０は、オーバイレースベリファイ時における選択ビットに対応するメモリトランジスタに与えられる電圧を示した図である。
【００４４】
図６０を参照して、選択ビットのメモリトランジスタは、そのソースおよび基板部には０Ｖが与えられる。そしてゲートには１．５Ｖが与えられ、ドレインには１．０Ｖが与えられる。
【００４５】
このように、読出時よりもやや低い電圧をゲートに与えてソースドレイン間に電流が流れるか否かを検出することにより過消去状態にあるメモリトランジスタを検出することができる。
【００４６】
図６１は、図５８のステップＳ１１５に示したビット毎オーバイレースリカバー時におけるメモリブロックに与える電圧を示した回路図である。
【００４７】
図６１を参照して、ビット毎オーバイレースリカバー時には、選択ビットに対応するメモリトランジスタを選択するワード線ＷＬｉには７Ｖが与えられ、他のワード線には０Ｖが与えられる。一方、選択ビットに対応するメモリトランジスタのドレインに接続されるビット線ＢＬｊには４Ｖが与えられ、他のビット線は０Ｖに設定される。ソース線電位ＶSLおよびウェル電位Ｖwellはともに０Ｖに設定される。
【００４８】
ゲート電圧を通常読み出し時（たとえば４．５Ｖ）より高く設定すれば、しきい値電圧が通常の“０”状態にあるメモリトランジスタにもドレイン電流が流れる。このような電圧を選択ビットに対応するメモリトランジスタに与えた場合に電流が流れないことを検出することで、過消去状態になったメモリトランジスタを検出することができる。
【００４９】
以上、図５８で示した消去シーケンスの場合には、過消去のメモリトランジスタに対しては書き戻しを行なうため、正確なベリファイおよびリードはできるが、その代わり、ビットごとに行なうオーバイレースリカバー動作およびそのベリファイに時間を要するため、合計の消去時間が長くなってしまうという問題点があった。
【００５０】
図６２は、図５８の消去シーケンスの消去時間をさらに短縮する消去シーケンスを説明するためのフローチャートである。
【００５１】
図６２を参照して、ステップＳ１１１において消去コマンドが入力されると、次にステップＳ１２１に進みチャネルホットエレクトロンを用いた消去前のビット毎書込を行なう。この消去前ビット毎書込は、図５４で示したようなイレース状態にあるビットを最初に書込状態にして消去パルスが印加される前のしきい値電圧を揃えておくためのものであり、チャネルホットエレクトロンを用いてしきい値電圧の変更が行なわれる。これにより、消去ベリファイが完了した後にしきい値電圧の分布幅が狭くなり、オーバイレースリカバーの対象となるメモリトランジスタの数が少なくなる。したがって、合計の消去時間が短くなる。ステップＳ１１２〜Ｓ１１８は、図５８で示した場合と同様な動作であるので説明は繰返さない。
【００５２】
しかしながら、図６２で示した消去前ビット毎書込を行なう消去シーケンスの場合でも、消去前ビット毎書込にかかる時間が多く、それほどトータルの消去時間は短くならないという問題点があった。
【００５３】
図６３は、図６２に示した消去シーケンスの消去時間のさらなる短縮を図ったフローチャートである。
【００５４】
図６３を参照して、この消去シーケンスには、図６２に示したフローチャートのステップＳ１２１に代えてステップＳ１３１が設けられる。ステップＳ１３１では、消去パルスを与える前にメモリブロック単位で消去前の一括書込が実施される。
【００５５】
このようにすれば、図６２に示したようなビットごとの書込を行なわないため消去時間を短縮することができる。
【００５６】
図６４は、図６３のステップＳ１３１における消去前一括書込を行なう場合のメモリブロックに与える電圧を説明するための回路図である。
【００５７】
図６４を参照して、ソース線電位ＶSLおよびウェル電位Ｖwellはともに−８Ｖに設定される。ワード線ＷＬ１〜ＷＬｎはすべて＋１０Ｖに設定される。またビット線ＢＬ１〜ＢＬｍはすべて開放状態とされる。
【００５８】
図６５は、図６４に示した消去前一括書込時においてメモリトランジスタに印加される電圧を説明するための図である。
【００５９】
図６５を参照して、メモリトランジスタのソースおよびウェルには−８Ｖが与えられ、ゲートには＋１０Ｖが与えられる。またドレインは開放状態にされる。このように設定すれば、トランジスタのチャネル部とゲートとの間に高電界がかかるため、チャネル部からフローティングゲートに対して電子が注入され、しきい値電圧が大きくなり、メモリブロックのメモリトランジスタに一括して書込が行なわれることになる。
【００６０】
図６６は、図６３の消去シーケンスにおいてステップＳ１３１の消去前一括書込を行なう前のしきい値電圧の分布を示した図である。
【００６１】
図６６を参照して、“１”を記憶しているメモリトランジスタはしきい値が３．５Ｖ以下になっている。一方、“０”を記憶しているメモリトランジスタはしきい値電圧が５．５Ｖ〜７Ｖの間に分布している。
【００６２】
図６７は、消去前一括書込をしている途中のメモリトランジスタのしきい値電圧の分布を示した図である。
【００６３】
図６７を参照して、消去前一括書込が実施されると、図６６に示した“１”を保持しているメモリトランジスタのしきい値と“０”を保持しているメモリトランジスタのしきい値はともに大きくなる方向にシフトする。
【００６４】
図６８は、消去前一括書込が終了した後のしきい値電圧の分布を示した図である。
【００６５】
すべてのメモリトランジスタのしきい値電圧が５．５Ｖ以上になったときには、しきい値電圧のばらつきにより、しきい値電圧が９Ｖ程度に高くなってしまっているメモリトランジスタも存在していることがわかる。このようなしきい値電圧が高くなってしまったメモリトランジスタは、メモリセルのトンネル酸化膜に非常に高電界がかかるため、信頼性を劣化させてしまうという問題点があった。
【００６６】
本発明は、これらの従来のフラッシュメモリの消去シーケンスの問題点を解決するためになされた発明であって、トータルの消去時間の短縮および高信頼性の確保を実現することができる不揮発性半導体記憶装置を提供することを目的とする。
【００６７】
【課題を解決するための手段】
この発明のある局面における不揮発性半導体記憶装置は、行列状に配置される不揮発性の複数のメモリトランジスタを含むメモリブロックと、メモリトランジスタの行を選択する複数のワード線と、メモリトランジスタの列に対応して設けられる複数のビット線と、複数のワード線、複数のビット線、複数のメモリトランジスタの基板部およびソースに与える電位を発生する電位発生部と、電位発生部の発生する電位を制御しメモリブロックのデータ消去を行なう書込消去制御部とを備え、書込消去制御部は、メモリブロックが保持する情報を消去する際に、イレース状態のメモリトランジスタとプログラム状態のメモリトランジスタとを両方含み得る状態の複数のメモリトランジスタに一括して第１の消去パルスを与えた後に複数のメモリトランジスタに一括して書込を行ない、さらに複数のメモリトランジスタが消去状態になるまで第２の消去パルスを複数のメモリトランジスタに一括して繰り返し与え、消去状態が確認されると、過消去状態になったメモリトランジスタに対して、選択的に書き戻し動作を行なう。
【００６８】
好ましくは、メモリトランジスタは、フローティングゲートを有するＭＯＳトランジスタであり、第１の消去パルスの印加によるメモリトランジスタのしきい値電圧のシフト量は、第２の消去パルスを一括して繰り返し与えることによるメモリトランジスタのしきい値電圧のシフト量よりも少ない。
【００６９】
より好ましくは、第１の消去パルスは、メモリブロックが保持する情報を一回消去する際に一回与えられる。
【００７０】
好ましくは、メモリトランジスタはＮ型であり、書込消去制御部は、メモリトランジスタのドレイン−ソース間に電位差を与えて流れる電流を検出することによって消去状態を確認する際に、メモリトランジスタのサブスレッショルド電流を小さくする負電位を基板部に与える。
【００７４】
この発明の他の局面における不揮発性半導体記憶装置のデータ消去方法は、行列状に配置された不揮発性の複数のメモリトランジスタを含むメモリブロックと、メモリトランジスタの行を選択する複数のワード線と、メモリトランジスタの列に対応して設けられる複数のビット線と、複数のワード線、複数のビット線、メモリトランジスタの基板部およびソースに与える電位を発生する電位発生部と、電位発生部を制御してメモリブロックのデータ消去を行なう書込消去制御部とを備える不揮発性半導体記憶装置のデータ消去方法であって、イレース状態のメモリトランジスタとプログラム状態のメモリトランジスタとを両方含み得る状態の複数のメモリトランジスタに一括して第１の消去パルスを与えた後に複数のメモリトランジスタに一括して書込を行なうステップと、複数のメモリトランジスタが消去状態になるまで第２の消去パルスを複数のメモリトランジスタに一括して繰り返し与えるステップと、消去状態が確認されると、過消去状態になったメモリトランジスタに対して、選択的に書き戻し動作を行なうステップとを備える。
【００７５】
好ましくは、メモリトランジスタは、フローティングゲートを有するＭＯＳトランジスタであり、第１の消去パルスの印加によるメモリトランジスタのしきい値電圧のシフト量は、第２の消去パルスを一括して繰り返し与えることによるメモリトランジスタのしきい値電圧のシフト量よりも少ない。
【００８１】
この発明のさらに他の局面における不揮発性半導体記憶装置のデータ消去方法は、行列状に配置された不揮発性の複数のメモリトランジスタを含むメモリブロックと、メモリトランジスタの行を選択する複数のワード線と、メモリトランジスタの列に対応して設けられる複数のビット線と、複数のワード線、複数のビット線、メモリトランジスタの基板部およびソースに与える電位を発生する電位発生部と、電位発生部を制御してメモリブロックのデータ消去を行なう書込消去制御部とを備える不揮発性半導体記憶装置のデータ消去方法であって、複数のメモリトランジスタに対して一括して第１の消去パルスを与える動作を複数のメモリトランジスタが消去状態になるまで繰り返すステップと、複数のメモリトランジスタに対して、一括して第１の書込パルスを与えた後に一括して第２の消去パルスを与えるステップと、過消去状態になったメモリトランジスタに対して、選択的に書き戻し動作を行なうステップとを備える。メモリトランジスタは、フローティングゲートを有するＭＯＳトランジスタであり、第２の消去パルスの印加によるメモリトランジスタのしきい値電圧のシフト量は、最後に与えられた第１の消去パルスの印加によるメモリトランジスタのしきい値電圧のシフト量以下である。
【００８３】
この発明のさらに他の局面における不揮発性半導体記憶装置のデータ消去方法は、行列状に配置された不揮発性の複数のメモリトランジスタを含むメモリブロックと、メモリトランジスタの行を選択する複数のワード線と、メモリトランジスタの列に対応して設けられる複数のビット線と、複数のワード線、複数のビット線、メモリトランジスタの基板部およびソースに与える電位を発生する電位発生部と、電位発生部を制御してメモリブロックのデータ消去を行なう書込消去制御部とを備える不揮発性半導体記憶装置のデータ消去方法であって、一括して複数のメモリトランジスタに対して第１の消去パルスを与える動作を複数のメモリトランジスタが第１の消去状態になるまで繰り返すステップと、第１の消去状態にある複数のメモリトランジスタに対して一括して書込パルスを与えるステップと、書込みパルスが印加された後に、一括して複数のメモリトランジスタに対して第２の消去パルスを与える動作を複数のメモリトランジスタが第２の消去状態になるまで繰り返すステップと、第２の消去状態が確認されると、過消去状態になったメモリトランジスタに対して、選択的に書き戻し動作を行なうステップと、第１の消去パルスを与える動作を繰返すステップに先立って、複数のメモリトランジスタに対して一括して消去前の予備書込を行なう予備書込パルスを与えるステップとを備え、前記メモリトランジスタは、フローティングゲートを有するＭＯＳトランジスタであり、書込みパルスの印加によるメモリトランジスタのしきい値電圧のシフト量は、予備書込みパルスの印加によるメモリトランジスタのしきい値電圧のシフト量よりも小さく、第１の消去状態は、メモリトランジスタのしきい値電圧が第１の値以下となる状態であり、第２の消去状態は、メモリトランジスタのしきい値電圧が第１の値より小さい第２の値以下となる状態であり、最初に与えられた第２の消去パルスの印加によるメモリトランジスタのしきい値電圧のシフト量は、最後に与えられた第１の消去パルスの印加によるメモリトランジスタのしきい値電圧のシフト量以下である。
【００８７】
好ましくは、第１の消去パルスは、複数のメモリトランジスタが第１の消去状態になるまでに、段階的に強度が強められる。
【００８８】
より好ましくは、第２の消去パルスは、複数のメモリトランジスタが第２の消去状態になるまでに、段階的に強度が強められる。
【００９０】
この発明のさらに他の局面における不揮発性半導体記憶装置のデータ消去方法は、行列状に配置された不揮発性の複数のメモリトランジスタを含むメモリブロックと、メモリトランジスタの行を選択する複数のワード線と、メモリトランジスタの列に対応して設けられる複数のビット線と、複数のワード線、複数のビット線、メモリトランジスタの基板部およびソースに与える電位を発生する電位発生部と、電位発生部を制御してメモリブロックのデータ消去を行なう書込消去制御部とを備える不揮発性半導体記憶装置のデータ消去方法であって、複数のメモリトランジスタに対して一括して第１の消去パルスを与える動作を複数のメモリトランジスタが第１の消去状態になるまで繰り返すステップと、第１の消去状態にある複数のメモリトランジスタに対して、一括して書込パルスを与えた後に一括して第２の消去パルスを与える動作を第２の消去状態になるまで繰返すステップと、第２の消去状態が確認されると、過消去状態になったメモリトランジスタに対して、選択的に書き戻し動作を行なうステップとを備え、メモリトランジスタは、フローティングゲートを有するＭＯＳトランジスタであり、第１の消去状態は、メモリトランジスタのしきい値電圧が第１の値以下となる状態であり、第２の消去状態は、メモリトランジスタのしきい値電圧が第１の値より小さい第２の値以下となる状態である。
【００９７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００９８】
［実施の形態１］
図１は、本発明の不揮発性半導体記憶装置１の概略構成を示すブロック図である。
【００９９】
図１を参照して、不揮発性半導体記憶装置１は、内部にＲＯＭを用い、このＲＯＭに保持しているプログラムコードに基づき書込および消去の制御を行なう書込＆消去制御部２と、書込＆消去制御部２からスタンバイ信号ＣＸＨＲＤＹおよびチャージポンプ活性化信号ＰＰＵＭＰＥ、リセット信号ＲＳＴＥを受けてこれらに応じて出力電位Ｖｏｕｔ＋、Ｖｏｕｔ−、ＶWLを発生して出力する電圧発生部３と、外部からアドレス信号ＡＤＲを受けるアドレスバッファ１６と、アドレスバッファ１６から内部アドレス信号を受け電圧発生部３から電位の供給を受けセレクトゲート線ＳＧＬ、ワード線ＷＬ０，ＷＬ１，ソース線ＳＬおよびウェルの各電位を決定するＸデコーダ１８と、データ入出力信号ＤＩＯを授受するための入出力バッファ２２と、アドレスバッファ１６からアドレス信号を受けデコードするＹデコーダ２０と、Ｙデコーダ２０の出力に応じてデータ入出力信号に対応しメインビット線ＭＢＬに高電圧を印加するＹ系制御回路２４とを含む。
【０１００】
電圧発生部３は、書込＆消去制御部２からスタンバイ信号ＣＸＨＲＤＹおよびチャージポンプ活性化信号ＰＰＵＭＰＥ、リセット信号ＲＳＴＥを受けてこれらに応じて出力電位Ｖｏｕｔ＋を発生させる正電圧発生回路４と、スタンバイ信号ＣＸＨＲＤＹ、リセット信号ＲＳＴＥおよびチャージポンプ活性化信号ＮＰＵＭＰＥを受けて出力電位Ｖｏｕｔ−を発生させる電圧発生回路８と、ワード線電位ＶWLを発生させるＷＬブースト回路１２と、書込＆消去制御部２によって制御され出力電位Ｖｏｕｔ＋、Ｖｏｕｔ−およびワード線電位ＶWLを受けて各内部回路に分配するディストリビュータ１４とを含む。
【０１０１】
Ｘデコーダは、図示しないが、ワード線を選択するためのＷＬデコーダと、セレクトゲートを選択するためのＳＧデコーダと、選択されたメモリブロックに対応するウェル領域を選択するＷＥＬＬデコーダと、ソース線を選択するためのＳＬデコーダとを含む。
【０１０２】
Ｙ系制御回路２４は、読出時にカラム選択を行ないセンスアンプで読出作業を行なうＹＧ＆センスアンプとラッチ回路と、ラッチしているデータに基づき書込時のメインビット線ＭＢＬに高電位を印加するかどうかを決定するページバッファとを含む。
【０１０３】
ＷＬブースト回路１２は、高速アクセスを実現するために読出時に選択されたワード線ＷＬおよび選択されたセレクトゲートＳＧに与える昇圧電位を発生する回路である。
【０１０４】
不揮発性半導体記憶装置１は、さらに、メモリアレイ２６を含む。メモリアレイ２６は、それぞれが分離されたウェルの内部に形成されるメモリブロックＢＬＯＣＫ０〜ＢＬＯＣＫｎを含む。
【０１０５】
メモリブロックＢＬＯＣＫ０は、メモリセル３０，３２と、セレクトゲート２８とを含む。メモリブロックＢＬＯＣＫ０では、Ｘデコーダ１８によって選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０，ＷＬ１およびソース線ＳＬに対応するメモリセルが選択され、メインビット線ＭＢＬからデータに対応する信号を受けてデータ保持が行なわれる。図１では、選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０，ＷＬ１およびソース線ＳＬに対応するセレクトゲート２８、メモリセル３０，３２が代表的に図示されている。
【０１０６】
図２は、図１の書込＆消去制御部２が制御するフラッシュメモリの消去シーケンスを示したフローチャートである。
【０１０７】
図２を参照して、ステップＳ１において消去コマンドが入力される。続くステップＳ２においては、後に説明するブロック単位でＦＮトンネル電流を用いた消去パルスが印加される。その後、ステップＳ３においてＦＮトンネル電流を用いてブロック単位で一括書込を行なう消去前一括書込が実施される。この消去前一括書込時には、たとえば、図６４で説明した電圧がメモリブロックに与えられる。
【０１０８】
続いて、ステップＳ４においてＦＮトンネル電流を用いてブロック単位で消去を行なうために所定のパルス幅の消去パルスが印加される。この消去パルス印加時には、たとえば、図４８で説明した電圧がメモリブロックに与えられる。
【０１０９】
そして、ステップＳ５においてメモリブロックのすべてのメモリトランジスタのデータ消去が実施されたか否かを確認するためのイレースベリファイが行なわれる。このイレースベリファイ時には、たとえば、図５０で説明した電圧がメモリブロックに与えられる。
【０１１０】
消去が完了していないときは、再びステップＳ４に戻り消去パルスの印加が行なわれる。
【０１１１】
一方、メモリトランジスタのデータ消去が確認されると、ステップＳ６に進みオーバイレースベリファイが実施される。オーバイレースベリファイではすべてのメモリセルが過消去状態になっていないかが確認される。このオーバイレースベリファイ時には、たとえば、図５９で説明した電圧がメモリブロックに与えられる。
【０１１２】
過消去状態にあるメモリトランジスタが存在する場合には、ステップＳ７に進みビット毎オーバイレースリカバーが行なわれる。ビット毎オーバイレースリカバーでは、チャネルホットエレクトロンを用いてメモリトランジスタを選択的に書き戻す作業、すなわち、低くなりすぎたしきい値電圧を高くする作業が行なわれる。
【０１１３】
実際には、バイト単位（８ｂｉｔ）またはワード単位（１６ｂｉｔ）でベリファイの読出を行ない、過消去状態にあるか否かが判断される。過消去状態にあると判断されたビットについて書き戻し動作が行なわれる。書き戻し動作のばあいでもベリファイ時と同様にバイト単位またはワード単位で選択処理が行なわれ、そのうち書き戻し対象となったビットに書き戻しのための電圧が印加される。
【０１１４】
このビット毎オーバイレースリカバーを行なう時には、たとえば、図６１で説明した電圧がメモリブロックに与えられる。
【０１１５】
そして、ステップＳ８に進みオーバイレースベリファイが行なわれる。オーバイレースベリファイではステップＳ６と同様にブロック内のすべてのメモリトランジスタが過消去状態になっていないかがチェックされる。過消去状態にあるメモリトランジスタが残っているときには、再びステップＳ７に戻る。
【０１１６】
一方、過消去状態のメモリトランジスタが存在していない場合には、ステップＳ９に進み過書き戻しベリファイが行なわれ、過書き戻しになっているメモリトランジスタがあるかどうかが確認される。過書き戻しのメモリトランジスタがあった場合には、再びステップＳ４に戻り消去パルスの印加が行なわれる。
【０１１７】
一方、過書き戻しのメモリトランジスタがなかった場合には、ステップＳ１０に進み消去が終了する。
【０１１８】
実施の形態１のフローチャートの特徴は、図６３で示した従来の消去シーケンスの場合に比べてステップＳ２において消去前一括書込の前にブロック単位でＦＮトンネル電流を用いた消去パルスを印加することである。
【０１１９】
図３は、図２の消去シーケンスにおいてステップＳ１の消去コマンド入力前のしきい値電圧の分布を示した図である。
【０１２０】
本発明の不揮発性半導体記憶装置は、ＮＯＲ型フラッシュメモリを例として示している。しきい値電圧が５．５Ｖ以上のメモリトランジスタは“０”を保持することに対応する。一方、しきい値電圧が３．５Ｖ以下のメモリトランジスタは“１”を保持していることに対応している。また、“１”の状態がイレース状態に対応し“０”の状態がプログラム状態に対応する。また“１”の状態から“０”の状態にすることを書込と呼ぶ。
【０１２１】
図４は、図２におけるステップＳ２が実施された後の消去パルス印加後のメモリブロック内のしきい値電圧の分布を示した図である。
【０１２２】
図４を参照して、消去パルスを印加すると、図３に示したプログラム状態にあったメモリトランジスタがイレース状態に近づく。また、イレース状態になったメモリトランジスタはしきい値電圧がより小さくなる方向にシフトする。
【０１２３】
しかしながら、ステップＳ２で与えられる消去パルスは、メモリトランジスタのしきい値のシフト量がステップＳ４、Ｓ５が完了した場合のシフト量に比べて少ない。つまり、メモリブロックの“０”の状態にあるメモリトランジスタ全体が完全に消去されるまでパルスが印加されるわけではないのでデプレッション状態にあるメモリトランジスタは存在していない。つまり、図２のステップＳ４で使用される消去パルスをたとえば一回のみ印加することで、このようなしきい値電圧の分布を実現することができる。さらに、消去パルス幅を小さくすることでしきい値電圧のシフト量を小さくしてもよい。
【０１２４】
図２に示したステップＳ２における消去パルスの印加の電圧は、図４８に示した消去パルスの印加電圧と同じ電圧で実現することができるが、さらに、異なる電圧でも構わない。たとえば、フローティングゲートから電子の引き抜きが少しずつ行なわれるように、ゲート電位を−１０Ｖよりもソース電位に近づけても良い。
【０１２５】
図５は、図２のステップＳ３が終了し、消去前一括書込が終わった後のメモリトランジスタのしきい値分布を示した図である。
【０１２６】
図５を参照して、メモリトランジスタのしきい値電圧の分布は、図６８に示した従来の消去シーケンスの一括書込終了後のしきい値電圧の分布と比べると、しきい値電圧が非常に高くなってしまったメモリトランジスタの存在がなくなり、メモリトランジスタのトンネル酸化膜にかかる電圧を低く抑えることができ信頼性が向上する。
【０１２７】
以上説明したように、消去前一括書込の前にブロック単位で消去パルスを印加することにより、消去パルス印加後のしきい値電圧の分布幅が狭くなるので、オーバイレースリカバーの処理がされる対象となるメモリトランジスタが少なくなり、合計の消去時間を短くすることができる。
【０１２８】
［実施の形態２］
図６は、実施の形態２の不揮発性半導体記憶装置において行なわれる消去シーケンスを示したフローチャートである。
【０１２９】
図６を参照して、この消去シーケンスのフローチャートは、図２で示した実施の形態１において用いられる消去シーケンスのフローチャートにおいてステップＳ２の消去パルス印加に代えてステップＳ４とステップＳ５の間に一括書込パルスを与えるステップＳ２０を備える点が異なる。他の点は図２に示した消去シーケンスのフローチャートと同様な処理が行なわれるので説明は繰返さない。
【０１３０】
ステップＳ２０では、ステップＳ４の消去パルス印加後にブロック単位のＦＮトンネル電流を用いた一括書込パルスを印加することが行なわれる。
【０１３１】
図７は、消去パルス印加後のしきい値電圧の分布を示した図である。
図７を参照して、消去パルス印加後では、しきい値電圧はかなりばらついており、グラフの形は裾野が広い山形になっている。
【０１３２】
図８は、図６のステップＳ２０の一括書込パルスを与えた後のしきい値電圧の分布を示した図である。
【０１３３】
図８を参照して、一括書込パルスを印加すると、図７に示されたしきい値電圧の分布のうちしきい値電圧が低い部分に分布していたメモリトランジスタのしきい値は、しきい値電圧が高くなるように書き戻しが行なわれることになる。したがって、しきい値電圧の分布幅は図７と比べると狭くなる。ただし、この状態では、図６のステップＳ５に進むと３．５Ｖよりしきい値電圧が大きいメモリトランジスタが多数存在し、イレースベリファイが完了しないため、再びステップＳ６に戻り消去パルスが印加されることになる。
【０１３４】
図９は、再びステップＳ４で消去パルスが印加された後のしきい値電圧分布を示した図である。
【０１３５】
図９を参照して、消去パルスが印加されたことにより、しきい値電圧が３．５Ｖより大きいメモリトランジスタは存在しなくなっている。
【０１３６】
図１０は、図９に示したしきい値電圧の分布をとっていたメモリブロックにさらにステップＳ２０の一括書込パルスを与え、ステップＳ５のイレースベリファイが完了した後のメモリトランジスタのしきい値電圧の分布を示した図である。
【０１３７】
図１０を参照して、ステップＳ２０の一括書込パルスを印加しているので、一括書込パルスを加えない場合に比べてしきい値電圧の分布幅が狭くなっていることがわかる。したがって、過消去になっているメモリトランジスタの数も少ないので、オーバイレースリカバーの処理の対象となるメモリトランジスタの数が少なくなり、合計の消去時間が短くなる。
【０１３８】
このときのステップＳ２０の一括書込パルスの印加電圧は、通常のデータ書込み時よりもしきい値電圧のシフト量が少なくなるように設定されている。通常は、ステップＳ４の消去パルス印加によるしきい値電圧のシフト量よりもシフト量は少ない。したがって、ステップＳ４の消去パルス印加後にステップＳ２０において一括書込パルスを印加してもステップＳ４の消去パルス印加前よりしきい値電圧が大きくなってしまう可能性は少ない。
【０１３９】
このときの印加電圧は、ステップＳ３の消去前一括書込時の電圧と同じでもよいが、異なる電圧を印加しても実現は可能である。たとえば、しきい値電圧のシフト量を小さくするために、ワード線電位を１０Ｖからソース電位にすこし近づけても良い。さらに、書込パルス幅を小さくすることでしきい値電圧のシフト量を小さくしてもよい。
【０１４０】
以上説明したように、一回の消去パルスを印加するごとにＦＮトンネル電流を用いた一括書込パルスによる軽い書込を実施することにより、ＦＮトンネル電流を用いた一括消去を実施して広くなったしきい値電圧の分布幅を一回の消去パルスを印加するごとに狭くする。したがって、オーバイレースリカバーの処理の対象となるメモリトランジスタの数が少なくなるとともに、オーバイレースリカバーの対象となったメモリトランジスタに対しては、チャネルホットエレクトロンにより高速で書き戻すことができるので、合計の消去シーケンスの完了時間を短くすることが可能となる。
【０１４１】
［実施の形態３］
図１１は、実施の形態３においてイレースベリファイ時にメモリブロックに印加される電圧の設定を説明するための回路図である。
【０１４２】
図１１を参照して、このメモリブロックには、ｎ行ｍ列に配置された各々がフローティングゲートを有するメモリトランジスタが示されている。各行のメモリセルを選択するためにワード線ＷＬ１〜ＷＬｎが設けられている。各列のメモリトランジスタのドレインは列毎にそれぞれビット線ＢＬ１〜ＢＬｍに接続されている。
【０１４３】
また、メモリブロックに含まれるメモリトランジスタのソースはすべてソース線ＳＬに接続され、ソース線ＳＬにはソース線電位ＶSLが与えられる。一つのメモリブロック内のメモリトランジスタは、共通したウエル内に形成されており、このウエルにはウェル電位Ｖwellが与えられる。
【０１４４】
選択ビットに対応するメモリトランジスタを選択するためのワード線ＷＬｉには３．５Ｖが与えられる。その他のワード線には０Ｖが与えられる。選択ビットに対応するメモリトランジスタのドレインに接続されるビット線ＢＬｊには１．０Ｖが与えられ他のビット線には０Ｖが与えられる。そして、ソース線電位ＶSLは０Ｖに設定され、ウェル電位Ｖwellは−１．５Ｖに設定される。
【０１４５】
図１２は、図１１の回路図の選択されたメモリトランジスタに与えられる電位を説明するための図である。
【０１４６】
図１２を参照して、選択されたメモリトランジスタのゲートには３．５Ｖが与えられ、ソースには０Ｖが与えられ、ドレインには１．０Ｖが与えられる。そして、基板部には−１．５Ｖが与えられる。
【０１４７】
すなわち、ベリファイリード時に基板部の電位、すなわち、ウェル電位Ｖwellを０Ｖよりも小さく設定することが特徴となっている。
【０１４８】
図１３は、実施の形態３におけるオーバイレースベリファイ時のメモリブロックの電圧設定を説明するための回路図である。
【０１４９】
図１３を参照して、選択ビットに対応するメモリトランジスタを選択するためのワード線ＷＬｉには１．５Ｖが与えられ、他のワード線には０Ｖが与えられる。一方、選択ビットに対応するメモリトランジスタのドレインに接続されているビット線ＢＬｊには１．０Ｖが与えられ、他のビット線には０Ｖが与えられている。またソース線電位ＶSLとして０Ｖが与えられ、ウェル電位Ｖwellは−１．５Ｖに設定される。
【０１５０】
図１４は、図１３に示した選択ビットに対応するメモリトランジスタの設定電位を説明するための図である。
【０１５１】
図１４を参照して、選択されたメモリトランジスタのゲートには１．５Ｖが与えられ、ソースには０Ｖが与えられ、ドレインには１．０Ｖが与えられる。そして、ウェルには−１．５Ｖが与えられている。
【０１５２】
図１５は、実施の形態３におけるリード時の電圧設定を説明するための回路図である。
【０１５３】
図１５を参照して、選択ビットに対応するメモリトランジスタを選択するためのワード線ＷＬｉには４．５Ｖが与えられ、他のワード線には０Ｖが与えられている。また、選択ビットに対応するメモリトランジスタのドレインに接続されているビット線ＢＬｊには１．０Ｖが与えられ、他のビット線には０Ｖが与えられている。また、ソース線電位ＶSLとして０Ｖが与えられ、ウェル電位Ｖwellは−１．５Ｖに設定される。
【０１５４】
図１６は、リード時の選択ビットに対応するメモリトランジスタの設定電位を説明するための図である。
【０１５５】
図１６を参照して、リード時には、選択されたメモリトランジスタのゲートには４．５Ｖが与えられ、ソースには０Ｖが与えられ、ドレインには１．０Ｖが与えられる。そして、ウェルには−１．５Ｖが与えられている。
【０１５６】
図１７は、しきい値電圧Ｖｔｈを２．０Ｖに設定した場合のメモリトランジスタのゲート電位とドレイン電流の基板電位の依存性を示した図である。
【０１５７】
図１８は、図１７の縦軸を対数表示にした図である。
図１７、図１８を参照して、基板部分に負電位を与えることにより、サブスレッショルド係数（S. factor）が小さくなることが示される。
【０１５８】
図１９、図２０は、基板電位Ｖｂが０Ｖの状態でしきい値電圧Ｖｔｈを２．０Ｖにした場合と、基板電位Ｖｂが−１．５Ｖの状態でしきい値電圧Ｖｔｈを２．０Ｖにした場合のゲート電位とドレイン電流の関係を示す図である。
【０１５９】
図１９、図２０を参照すると、基板電位Ｖｂを負にした場合には、基板電位Ｖｂが０Ｖの場合よりもサブスレッショルド係数が小さいため、同じしきい値電圧でもオフリーク電流、すなわちゲート電位が０Ｖのときのドレイン電流Ｉｄは小さくなることがわかる。
【０１６０】
これにより、従来例の課題であった同一ビット線上にある非選択セルのオフリーク電流の総和によるベリファイおよびリードの誤動作を回避することができる。
【０１６１】
また、実施の形態１、２と併せて用いれば、イレースベリファイ時のしきい値電圧の分布幅も狭くなるので、オーバイレースリカバーおよびそのベリファイに要する時間を短縮することができ、トータルの消去完了時間を短くすることができる。
【０１６２】
以上はＮ型フラッシュメモリの場合の例を示したが、Ｐ型フラッシュメモリにおいては、基板部分すなわちウェルには正の電位を印加することで同様な効果を得ることができる。
【０１６３】
以上説明したように、基板部分に負電位を印加することで、メモリセルのゲート電位−ドレイン電流特性におけるサブスレッショルド係数が小さくなるので、同じしきい値電圧でもオフリークを抑制することができる。
【０１６４】
これにより、しきい値電圧が低いメモリトランジスタをベリファイおよびリードする際に、同一ビット線上にある非選択メモリトランジスタのオフリークの総和によって生じるオーバイレースリカバーの誤動作を防ぐことができる。また、しきい値電圧の分布幅も狭くすることができるのでオーバイレースリカバーおよびそのベリファイに要する時間を短縮でき、トータルの消去完了時間を短くすることができる。
【０１６５】
［実施の形態４］
実施の形態１〜３では、動作の基本として、消去しようとするメモリセル領域（ブロック）に対して消去前書込と呼ばれる動作を行なうことを説明した。この動作は、消去をするために選択したブロックのメモリセルに対して、一括して書込時に与える電圧に相当する電圧を印加することで行なう。消去前書込の動作により、消去状態にあったメモリセルを消去パルスを印加する前に書込状態にすることで、消去パルスが印加されたときにしきい値電圧Ｖｔｈが下がりすぎ、過消去状態になりにくくすることができる。
【０１６６】
さらに、実施の形態２においては、図６に示したように消去前一括書込よりは弱い強度の電圧パルスを消去パルスと組合せて与え、消去状態を確認しつつ与えるというステップを繰返している。
【０１６７】
この消去パルスと一括書込パルスとを組合せて与える動作により、従来から行なわれている消去パルスのみを印加する場合と比べて、しきい値電圧が低くなりすぎた過消去状態のメモリセルの数を大きく減らすことができる。
【０１６８】
しかし、過消去状態のメモリセル数を削減するために図６のステップＳ４，Ｓ２０を繰返しても、メモリセル特性のばらつきによりすべてのメモリトランジスタのしきい値電圧を設定した範囲内に入れるのは困難な場合もあり得る。
【０１６９】
図２１は、設定したしきい値電圧の範囲内に入れるのが困難なメモリトランジスタのしきい値電圧の変化を説明するための図である。
【０１７０】
図６、図２１を参照して、時刻ｔ１において、消去コマンドが入力される前には、メモリセルは消去状態、すなわちしきい値電圧が低い状態あった場合について説明する。
【０１７１】
ステップＳ３の消去前一括書込によって時刻ｔ２においては、メモリトランジスタは、しきい値電圧が消去判定電圧の上限値であるＶｍａｘ（３．５Ｖ）よりかなり高い状態になる。続いて、ステップＳ４において消去パルスがそのメモリトランジスタに印加されると、時刻ｔ３において、しきい値電圧はやや低くなり消去判定電圧の上限値であるＶｍａｘ（３．５Ｖ）に近づく。
【０１７２】
次に、ステップＳ２０において一括書込パルスが印加されると、時刻ｔ４においてしきい値電圧は再び大きくなり消去判定電圧Ｖｍａｘから遠ざかる。そしてステップＳ５においてイレースベリファイが行なわれるが、このメモリトランジスタの存在により、イレースベリファイの結果は未消去であるという判定となる。
【０１７３】
そして、再びステップＳ４の消去パルスが印加されると、しきい値電圧は小さくなり、一旦は判定電圧であるＶｍａｘよりも小さくなる。しかし、ステップＳ２０において一括書込パルスが印加されるため、時刻ｔ６において再びしきい値電圧は判定電圧であるＶｍａｘを超えてしまう。そしてステップＳ５のイレースベリファイが実施され、消去が未完了であると判定される。
【０１７４】
メモリトランジスタは、製造ばらつきにより、トンネル効率やフローティングゲートに蓄積される電荷量がさまざまであるため、ステップＳ４の消去パルスの印加によるしきい値電圧の低下と、ステップＳ２０の一括書込パルス印加によるしきい値電圧の上昇とが判定電位であるＶｍａｘ付近で均衡してしまうメモリトランジスタが存在する。このようなメモリトランジスタは、時刻ｔ６で消去未完了と判定されると、ステップＳ４，ステップＳ２０を経て再び時刻ｔ８で消去未完了と判定され、最悪の場合には、ステップＳ４，Ｓ２０，Ｓ５のループを何度も繰返す、いわゆる無限ループ状態に陥ってしまう。
【０１７５】
図２２は、実施の形態４の不揮発性半導体記憶装置において行なわれる消去のシーケンスを示したフローチャートである。
【０１７６】
図２２のフローチャートは、図６に示した実施の形態２の場合の消去シーケンスのフローチャートにおいて、ステップＳ３，Ｓ４，Ｓ２０，Ｓ５に代えてステップＳ３０〜Ｓ３４を備える。ステップＳ６〜Ｓ１０は、図６に示したフローチャートと同様であるため説明は繰返さない。
【０１７７】
図２３は、図２２に示したフローチャートのシーケンスによって消去する場合に、メモリトランジスタのゲート電圧すなわちワード線電位ＶWLの変化を示した波形図である。
【０１７８】
図２４は、図２２のフローチャートに従う消去シーケンスにおけるメモリトランジスタのしきい値電圧の変化を示した図である。
【０１７９】
図２３、図２４を参照して、時刻ｔ１において、図２２のステップＳ３０の消去前一括書込によってメモリトランジスタのゲート電位は１０Ｖに設定される。このとき、たとえば図６５によって示したように、ソース電位およびウェル電位は−８Ｖに設定され、ビット線はオープンに設定されている。この書込パルスの印加によって、図２４の時刻ｔ１〜ｔ２に示されるように、しきい値電圧は、イレースベリファイの消去判定電圧であるＶｍａｘよりも大きくなる。ここで、図２４において、Ａで示したのは、消去されるメモリブロックにおいてしきい値電圧が変化しにくいメモリトランジスタのしきい値電圧の挙動であり、Ｂで示したのは、同じメモリブロック中のしきい値電圧が変化しやすいメモリトランジスタのしきい値電圧の挙動である。
【０１８０】
再び図２３を参照して、時刻ｔ２において図２２のステップＳ３１に示される消去パルスの印加が開始される。このとき、たとえば図４９によって示したように、ワード線電位は−１０Ｖに設定され、ソース電位およびウェル電位は８Ｖに設定され、ビット線はオープンに設定される。
【０１８１】
消去パルスの印加に応じて、図２４の時刻ｔ２〜ｔ３において、しきい値電圧は小さくなる。
【０１８２】
時刻ｔ３において、一括書込パルスがステップＳ３２で印加される。この一括書込パルスは、ステップＳ３の消去前一括書込より強度が弱い。一括書込パルスの印加により、図２４の時刻ｔ３〜ｔ４に示されるように、再びしきい値電圧は上昇する。
【０１８３】
時刻ｔ４では、ステップＳ３３に示される消去パルスの印加がなされる。この消去パルスの印加により、図２４の時刻ｔ４〜ｔ５に示すように、しきい値電圧は再び小さくなる。
【０１８４】
時刻ｔ５においては、ステップＳ３４のイレースベリファイが実施される。イレースベリファイでは、たとえば、図５１において説明したように、ワード線の電位は３．５Ｖに設定され、ソース電位およびウェル電位は０Ｖに設定され、ビット線の電位は１．０Ｖに設定されている。しかしながら、図２４のＡで示されるメモリトランジスタのしきい値電圧は、判定値であるＶｍａｘよりもまだ大きいため、図２２のフローチャートに従い再びステップＳ３２が実施される。
【０１８５】
時刻ｔ６においては、ステップＳ３２の一括書込パルスの印加が開始される。図２４の時刻ｔ６〜ｔ７に示されるように、一括書込パルスの印加によって、再びしきい値電圧は大きくなる。続いて時刻ｔ７において、ステップＳ３３の消去パルスの印加がなされると、図２４の時刻ｔ７〜ｔ８に示されるように、しきい値電圧は、再び小さくなり、Ａで示されるメモリトランジスタもステップＳ３４のイレースベリファイをパスすることになる。なおＢで示されるメモリトランジスタは判定電圧Ｖｍｉｎ（１．５Ｖ）を下回っているため後に選択的にオーバーイレースリカバーが行なわれることになる。
【０１８６】
他にも、消去されにくいメモリトランジスタが存在し、ベリファイ時に判定電圧Ｖｍａｘよりもそのメモリトランジスタのしきい値電圧が大きい場合には、図２３の時刻ｔ１０以降に示すように一括書込パルスと消去パルスおよびイレースベリファイのためのパルスの印加が繰返され、消去するメモリブロック内のメモリトランジスタの大部分のしきい値電圧が消去半定電位Ｖｍａｘ以下となるまでステップＳ３２〜Ｓ３４の処理が続けられる。
【０１８７】
このように、一括書込パルスをステップＳ３２で与えた後にステップＳ３３で消去パルスを与え、そしてステップＳ３４においてイレースベリファイを実施するようにすれば、図２１に示したような判定値Ｖｍａｘ付近でしきい値電圧が上下を繰返してしまうようなメモリトランジスタの場合でも、ステップＳ３４のイレースベリファイをパスすることになる。
【０１８８】
したがって、消去コマンドの入力がされてからイレースベリファイが完了するまでのパルス印加数を少なくすることができ、消去時間を短縮することができる。
【０１８９】
［実施の形態４の変形例］
図２５は、実施の形態４の不揮発性半導体記憶装置の消去シーケンスの変形例を示すフローチャートである。
【０１９０】
図２５に示したフローチャートは、図２２に示した実施の形態４のフローチャートにおいて、ステップＳ３４のイレースベリファイが消去未完了と判定された場合において、パルス強度変更を行なうステップＳ３５をさらに有する。他の部分は、図２２で示したフローチャートと同様であるため説明は繰返さない。
【０１９１】
図２６は、図２５のフローチャートに従った消去動作を説明するためのワード線電位の変化を示した波形図である。
【０１９２】
図２５、図２６を参照して、時刻ｔ２においてステップＳ３１で印加される消去パルスは、たとえば、ワード線電位が−５Ｖ程度に設定される。そしてステップＳ３２の一括書込パルス印加を経て、時刻ｔ４においてステップＳ３３の消去パルスが印加される場合には、この消去パルスはステップＳ３１で印加されたパルスに比べて、たとえば０．５Ｖ程度絶対値が大きく設定される。ステップＳ３４においてイレースベリファイが消去未完了と判定されると、ステップＳ３５においてパルス強度がさらに０．５Ｖ程度絶対値が大きくなるように設定され、応じて次のステップＳ３３における消去パルス印加時には、時刻ｔ７に示されるようにさらに消去パルスの強度が強く設定される。このように、ステップＳ３４のイレースベリファイにおいて消去未完了と判定されると、ステップＳ３５において次に印加される消去パルスの強度がさらに強く設定され、時刻ｔ１０，ｔ１３，ｔ１６，ｔ１９に示されるように段階的に消去パルスの強度が大きくなる。このようにして、消去パルスを段階的に強くすることで、繰返し与えるパルスの合計回数を少なくすることができる。したがって、さらに不揮発性半導体記憶装置の消去時間の短縮をすることができる。
【０１９３】
図２７は、図２６の波形においてさらに、一括書込パルスを段階的に強くした場合の波形を示す図である。
【０１９４】
図２７には、時刻ｔ３以降に繰返し印加されるステップＳ３２の一括書込パルスを消去パルスの強度の変化に応じて段階的に強くすることが示されている。消去時間の短縮を図るとともに、一括書込パルスの強度を調節することでステップＳ３４のイレースベリファイ完了後におけるメモリトランジスタのしきい値電圧の分布幅のより狭帯化をすることができる。
【０１９５】
このように、ステップＳ３５において一括書込パルスの強度と消去パルスの強度とを同時に段階的に強度を強くすることによってしきい値電圧の分布が狭くなるため、ステップＳ６のオーバイレースベリファイにおいてビットごとオーバイレースリカバーに分岐するメモリセルの数が減り、合計の消去時間を短縮することができる。
【０１９６】
［実施の形態５］
図２８は、実施の形態５の不揮発性半導体記憶装置における消去シーケンスを説明するためのフローチャートである。
【０１９７】
図２９は、図２８のフローチャートに従い消去動作を行なった場合のワード線電位の変化を示した波形図である。
【０１９８】
図２８、図２９を参照して、実施の形態５における消去フローは、図６に示した消去動作のフローチャートにおいてステップＳ３，Ｓ４，Ｓ２０，Ｓ５に代えて、ステップＳ４０〜Ｓ４４を備える点が異なる。ステップＳ６〜Ｓ１０は図６に示したフローチャートと同様であり説明は繰返さない。
【０１９９】
時刻ｔ１において消去コマンドが入力されると、ステップＳ４０の一括書込パルスが印加される。
【０２００】
続いて時刻ｔ２においてステップＳ４１の消去パルスが印加される。続いて時刻ｔ３においてステップＳ４２の消去ベリファイが行なわれる。消去が指定されたブロックの消去が完了していないため、時刻ｔ４〜時刻ｔ１０では、ステップＳ４１の消去パルスの印加とステップＳ４２の消去ベリファイとが繰返し行なわれる。
【０２０１】
そして、時刻ｔ１１においてステップＳ４２の消去ベリファイが行なわれ、消去が指定されたブロックの消去が完了したと判定されると、ステップＳ４３に進み時刻ｔ１２において一括書込パルスが印加される。この一括書込パルスの印加により、ステップＳ４１，Ｓ４２の消去動作によって消去ベリファイ電圧以下において広く分布していたメモリブロック中のメモリトランジスタのしきい値電圧は、分布幅が狭くなる。
【０２０２】
時刻ｔ１３においてステップＳ４４の消去パルスが印加されるが、この消去パルスの強度を適切な強度に設定しておけば、時刻ｔ１４においてステップＳ６のオーバイレースベリファイにおいて過消去と判定され、ステップＳ７以降のビットごとオーバイレースリカバーの処理がなされるメモリセルの数を少なくすることができる。
【０２０３】
以上説明したように、実施の形態５において示した消去動作のシーケンスは、ステップＳ４０〜Ｓ４２において、まず消去動作を先に完了させておき、その後、ステップＳ４３、ステップＳ４４のパルス印加によって過消去状態にばらついたメモリセルの分布を狭める。このようにして、ビットごとのオーバイレースリカバーの処理をしなければならないメモリセルの数を減らすことにより、時間短縮を図るものである。ステップＳ４１，Ｓ４２の消去動作の中に一括書込パルスを印加するステップがないため、ステップＳ４２の消去ベリファイが完了するまでの時間の短縮を図ることができる。
【０２０４】
［実施の形態５の変形例］
図３０は、実施の形態５の変形例における消去動作を説明するためのフローチャートである。
【０２０５】
図３１は、図３０に示したフローチャートに従った消去動作を説明するためのワード線電位の変化を示す波形図である。
【０２０６】
図３０に示したフローチャートは、図２８に示したフローチャートにおいて、ステップＳ４２の消去ベリファイにおいて消去が未完了であると判定された場合に、消去パルスの強度を変更するステップＳ４５をさらに備える点が異なる。他の部分は図２８に示したフローチャートと同様であり、説明は繰返さない。
【０２０７】
図３０に示したフローチャートの消去シーケンスに従うと、図３１の時刻ｔ２において第１回目に与えられるステップＳ４１の消去パルスの強度を小さく設定しておき、消去ベリファイがパスしない場合にステップＳ４５においてパルス強度を変更し、時刻ｔ４においてはさらに強い消去パルスを与えている。このように、消去ベリファイがパスしない場合にはさらに強い消去パルスを次に印加するため、ステップＳ４２の消去ベリファイにおいてパスするまでに印加する消去パルスの数を少なくすることができ、時間短縮を図ることができる。
【０２０８】
図３２は、図３１に示した波形で表わされる消去シーケンスの変形例を示した波形図である。
【０２０９】
図３１、図３２を参照して、図３１では、時刻ｔ１３において印加されるステップＳ４４の消去パルスは、ステップＳ４２の消去ベリファイがパスした場合におけるステップＳ４１の消去パルスの強度と同じである。これに対して、図３２の波形においては、時刻ｔ１３において印加されるステップＳ４４の消去パルスの強度は、消去ベリファイが完了した場合における最後に与えられたステップＳ４１の消去パルスの強度よりも弱く設定されている。
【０２１０】
これは、一旦消去が完了したメモリブロックに対してステップＳ４３の一括書込が行なわれた際に、一括書込によりしきい値電圧が消去判定電圧を再び超してしまうメモリトランジスタは、フローティングゲートのカップリングが他のセルよりもよく、消去もされやすいので、時刻ｔ１０において印加されていた消去パルスの強度よりも時刻ｔ３で印加する消去パルスの強度を弱くしても、しきい値電圧の分布の狭帯化に十分効果を発揮するためである。
【０２１１】
［実施の形態６］
図３３は、実施の形態６の不揮発性半導体記憶装置の消去シーケンスを示すフローチャートである。
【０２１２】
図３３に示したフローチャートは、図６に示した実施の形態２の消去シーケンスを示すフローチャートにおいて、ステップＳ３，Ｓ４，Ｓ２０，Ｓ５に代えて、ステップＳ４０〜Ｓ４６を備える点が異なる。ステップＳ６〜Ｓ１０は図６に示したフローチャートと同様であるので説明は繰返さない。
【０２１３】
図３４は、図３３に示したフローチャートの動作を説明するためのワード線電位の変化を示した波形図である。
【０２１４】
図３３、図３４を参照して、時刻ｔ１においてステップＳ４０に示す消去コマンドが入力された後の一括書込パルスの印加が開始される。
【０２１５】
続いて時刻ｔ２においてステップＳ４１における消去パルスの印加が開始される。そして、時刻ｔ３において消去ベリファイが行なわれ（ステップＳ４２）、メモリブロックの消去が完了していないと判定され、再び時刻ｔ４においてステップＳ４１の消去パルスの印加がなされる。以降、時刻ｔ５〜ｔ１３までは消去ベリファイと消去パルス印加が繰返し実施される。
【０２１６】
そして、時刻ｔ１３の消去ベリファイ（ステップＳ４２）においてメモリブロックの消去が完了したと判定されると、時刻ｔ１４においてステップＳ４３の一括書込パルスが印加される。この書込パルスはステップＳ４０において印加された書込パルスよりも強度が弱い。ステップＳ４３の一括書込パルスの印加によってしきい値電圧の分布がかなり狭帯域化されることがわかっている。たとえば、しきい値電圧が１．５Ｖ以下のメモリトランジスタの数も従来と比べてかなり減っている。
【０２１７】
続いて時刻ｔ１５においてステップＳ４４の消去パルスが印加され、時刻ｔ１６において消去ベリファイが行なわれる。そして、消去ベリファイがパスするまでステップＳ４４とステップＳ４６が繰返される（時刻ｔ１７〜ｔ２０）。
【０２１８】
すなわち、実施の形態６の消去シーケンスにおいては、時間の短縮のため、一括書込パルスは消去ベリファイのループの中には入れず、ステップＳ４３に示すようにステップＳ４２の消去ベリファイの後に１回だけ実施する。その後の消去パルスの印加の効果をステップＳ４６の消去ベリファイを実施することにより、確認する。したがって、実施の形態５に示した消去シーケンスよりもさらに高精度にしきい値電圧を制御することができる。
【０２１９】
また、図３４では、時刻ｔ３〜ｔ１４の間に与えられるステップＳ４２の消去ベリファイ時のワード線電位は４．０Ｖ程度に設定され、一方、時刻ｔ１６〜ｔ２０において与えられるステップＳ４６の消去ベリファイ時のワード線電位は３．５Ｖ程度に設定されている。
【０２２０】
これにより、時刻ｔ１４において印加開始されるステップＳ４３の一括書込パルス印加前には、メモリブロックに含まれるメモリトランジスタのしきい値電圧が４．０Ｖ以下になる程度まで消去が行なわれる。その後、ステップＳ４３の一括書込によりメモリブロック内のメモリトランジスタのしきい値電圧の分布を狭くする。その後、さらに、しきい値電圧が３．５Ｖ以下となるように消去パルスの印加（ステップＳ４４）と消去ベリファイ（ステップＳ４６）とが行なわれる。
【０２２１】
このように２段階に制御することにより、しきい値電圧の分布を狭めつつ、高精度にしきい値電圧の制御を行なうことができる。
【０２２２】
図３５は、図３４に示したワード線電位の変化を示す波形の変形例を示した図である。
【０２２３】
図３５に示した波形は、時刻ｔ２〜ｔ１３の間に印加されるステップＳ４１の消去パルスの強度がやや弱く設定され、時刻ｔ１５〜ｔ２０で与えられるステップＳ４４の消去パルスの強度の方が強く設定されている点が、消去パルスの強度に特に変化を付けられていない図３４に示した波形と異なる。
【０２２４】
つまり、ベリファイを行なう判定電圧付近までしきい値電圧を変化させるために、ベリファイを行なう判定電圧に対応して最適と思われる強度に消去パルスの強度を変化させて与えても良い。
【０２２５】
［実施の形態６の変形例］
図３６は、実施の形態６の変形例の消去シーケンスを示したフローチャートである。
【０２２６】
図３６に示したフローチャートは、図３３に示したフローチャートの構成において、ステップＳ４２の消去ベリファイにおいて消去が未完了であると判定された場合にパルス強度を変更するステップＳ４７と、ステップＳ４６の消去ベリファイにおいて消去が未完了であると判定された場合に、パルス強度を変更するステップＳ４８とをさらに備える点が異なる。他のステップは図３３に示したフローチャートと同様であり、説明は繰返さない。
【０２２７】
図３７は、図３６に示したフローチャートに従う消去シーケンスの動作を説明するためにワード線電位の変化を示した第１の波形図である。
【０２２８】
図３７を参照して、ステップＳ４１の消去パルスが第１回目に印加される時刻ｔ２においては、消去パルスの強度は弱く設定され、時刻ｔ２〜ｔ１４においてステップＳ４２の消去ベリファイで消去未完了と判定されるたびごとに、消去パルスの強度がステップＳ４７において増加される。
【０２２９】
このようにすることにより、過消去になるメモリセルを最小限に抑えつつもステップＳ４２の消去ベリファイが完了するまでの時間を短縮することができる。そして、この波形例においては、時刻ｔ１５において印加されるステップＳ４４の消去パルスは、時刻ｔ１２において印加された消去パルスよりもやや強い強度に設定され、時刻ｔ１５〜ｔ２０では、ステップＳ４６の消去ベリファイにおいて消去未完了と判定されるたびごとにステップＳ４８においてパルス強度が強くなるように変更されている。このようにすることにより、ステップＳ４６の消去ベリファイが完了する時間も短縮することができ、かつ、ステップＳ６において過消去と判定されるメモリセルの数も減らすことができる。
【０２３０】
図３８は、図３６に示したフローチャートに従う消去シーケンスの第２の波形例を示した図である。
【０２３１】
図３８に示した波形では、時刻ｔ５以降に印加されるステップＳ４４の消去パルスの初期値が、時刻ｔ２において第１回目に印加されるステップＳ４１の消去パルスの強度と同じ強度から再び印加開始される点が、消去パルスの強度が連続的に増加する図３７に示した波形と異なる。このように変更することにより、図３７に示した波形を印加する場合よりもステップＳ６において過消去と判定されるメモリトランジスタの数を減らすことができる。
【０２３２】
図３９は、図３６のフローチャートに従う消去シーケンスの第３の波形例を示した図である。
【０２３３】
図３９に示した波形では、時刻ｔ１５において与えられるステップＳ４４の消去パルスの第１回目の強度は、ステップＳ４１において第１回目に与えられる消去パルスの強度よりもさらに小さく設定される点が図３８の波形の場合と異なっている。このように設定することにより、ステップＳ４１、Ｓ４２においては大まかに速く消去を完了させ、ステップＳ４４、Ｓ４６では高精度にしきい値電圧を制御しつつ消去動作を完了させることができる。
【０２３４】
［実施の形態７］
図４０は、実施の形態７の不揮発性半導体記憶装置の消去シーケンスのフローチャートである。
【０２３５】
図４０に示したフローチャートは、図６に示した実施の形態２の消去シーケンスのフローチャートにおいて、ステップＳ３，Ｓ４，Ｓ２０，Ｓ５に代えてステップＳ５０〜Ｓ５６を備える点が図６に示したフローチャートと異なる。ステップＳ６〜Ｓ１０については、図６に示したフローチャートと同様であるので説明は繰返さない。
【０２３６】
図４１は、図４０に示したフローチャートに従う消去シーケンスを説明するためのワード線電位の変化を示す波形図である。
【０２３７】
図４０、図４１を参照して、ステップＳ１において消去コマンドが入力され、時刻ｔ１において一括書込パルスが与えられる（ステップＳ５０）。
【０２３８】
続いて時刻ｔ２においてステップＳ５１の消去パルスの印加がされる。そして、ステップＳ５２の消去ベリファイのために時刻ｔ３において３．５Ｖ程度の電位がワード線に印加される。以降、時刻ｔ４〜ｔ１２まではステップＳ５１、ステップＳ５２が繰返される。
【０２３９】
時刻ｔ１１の消去ベリファイにおいてしきい値電圧が３．５Ｖ以下になったことが確認されると、ステップＳ５３に進み時刻ｔ１２において一括書込パルスが与えられる。そして、時刻ｔ１３においてステップＳ５４の書き戻しベリファイが実施される。このときには、ステップＳ５２の消去ベリファイの場合よりも低い１．５Ｖ程度のゲート電位が与えられる。
【０２４０】
そして、時刻ｔ１５において書き戻しベリファイが完了した場合には、時刻ｔ１６においてステップＳ５５の消去パルスが印加される。そしてステップＳ５６の消去ベリファイが完了するまで繰返しステップＳ５５の消去パルスの印加がされる。
【０２４１】
以上説明したように、ステップＳ５１、ステップＳ５２においてまず消去を完了する。そして、ステップＳ５３、ステップＳ５４において過消去状態となったメモリトランジスタの書き戻しが実行されたことを確認する。そして、再びステップＳ５５、ステップＳ５６においてメモリブロック内のメモリトランジスタの消去が完了したことを確認する。このようにすることにより、より確実にメモリブロック内のメモリトランジスタのしきい値電圧の分布幅を狭めることができ、ステップＳ６においてビットごとオーバイレースリカバーの実行を行なわなければならないメモリトランジスタの数を減らすことができ、全体的には消去時間の短縮を行なうことができる。
【０２４２】
さらに、ステップＳ５４の書き戻しベリファイの判定条件をメモリトランジスタの数で規定することも可能である。
【０２４３】
すなわち、通常は、メモリブロックに書込みパルスを印加し、しきい値電圧がたとえば１．５Ｖより小さい過消去状態にあるメモリトランジスタがメモリブロック内になくなったときに、書き戻しベリファイが完了したと判定する。
【０２４４】
これに対して、過消去状態にあるメモリトランジスタの数を調べる。この過消去状態にあるメモリトランジスタの数が所定の数より少なければ書き戻しベリファイが完了したと判定することも可能である。
【０２４５】
たとえば、ステップＳ７〜Ｓ９のメモリセルのオーバイレースリカバーに１ビットあたり１０μｓ程度かかるとすると、通常の消去動作を行った後に１万ビットの過消去のメモリセルがあった場合には、１００ｍｓの処理時間が必要となる。このときステップＳ５４の判定条件として、たとえば、所定の数として１００ビットを設定したときには、１００ビットまでの過消去状態のメモリトランジスタが容認され、オーバイレースリカバーの処理時間は１ｍｓに減ることになる。
【０２４６】
つまり、ステップＳ５４の処理をある程度で切り上げたとしても合計の消去時間の短縮には十分効果がある。したがって、ステップＳ５４において、過消去のメモリセルをすべて書き戻すのに要する時間との兼ね合いによって、所定数の過消去状態のメモリトランジスタを容認するようにしても良い。
【０２４７】
図４２は、実施の形態７の変形例のフローチャートである。
図４２のフローチャートは、図４０のフローチャートの構成に加えて、ステップＳ５２において消去未完了と判定された場合にパルス強度を変更するステップＳ５７と、ステップＳ５４において書き戻しが未完了と判定された場合にパルス強度を変更するステップＳ５８と、ステップＳ５６において消去が未完了と判定された場合にパルス強度を変更するステップＳ５９をさらに備える。他のステップは、図４０に示したフローチャートと同様であるため説明は繰返さない。
【０２４８】
図４３、図４４は、図４２に示したフローチャートの動作を説明するために、ワード線電位の変化を示した第１、第２の波形図である。
【０２４９】
図４３を参照して、まずステップＳ５７によって時刻ｔ２〜ｔ１１の間に印加される消去パルスは、ステップＳ５２において消去ベリファイが未完了であると判定されるたびごとに強くなるように段階的に強度が変更される。このようにすることにより、過消去となるメモリトランジスタ数を抑制しつつ、消去時間の短縮を図ることができる。
【０２５０】
また、時刻ｔ１６〜ｔ２２において印加される消去パルスは、ステップＳ５６の消去ベリファイにおいて消去未完了と判定されるたびごとに、ステップＳ５９においてパルス強度が段階的に強くされる。したがって、過消去となるメモリトランジスタ数を抑制しつつも、ステップＳ５６の消去ベリファイが完了するまでの所要時間を短くすることができる。
【０２５１】
さらに、図４４においては、時刻ｔ１２〜ｔ１５において印加されるステップＳ５３の一括書込パルスも、ステップＳ５４の書き戻しベリファイにおいて書き戻しが未完了であると判定されるたびごとに、ステップＳ５８においてパルス強度が強く段階的に設定されるため、過剰に書込戻されるメモリトランジスタの数を抑制しつつ、ステップＳ５４の書き戻しベリファイが完了する時間を短くすることができる。
【０２５２】
［実施の形態８］
図４５は、実施の形態８の不揮発性半導体記憶装置の消去シーケンスを示したフローチャートである。
【０２５３】
図４６は、図４５のフローチャートの動作を説明するための、ワード線電位の変化を示した波形図である。
【０２５４】
図４５に示したフローチャートは、図６に示したフローチャートの構成においてステップＳ３，Ｓ４，Ｓ２０，Ｓ５に代えて、ステップＳ６０〜Ｓ６５を備える点が図６に示したフローチャートと異なる。ステップＳ６〜Ｓ１０については図６に示したフローチャートと同様であり説明は繰返さない。
【０２５５】
図４５、図４６を参照して、消去コマンドがステップＳ１において入力されると、時刻ｔ１において消去前の一括書込が実施される（ステップＳ６０）。そして、時刻ｔ２において消去パルスが印加される（ステップＳ６１）。
【０２５６】
続いて、時刻ｔ３においてステップＳ６２の消去ベリファイのためにパルスが印加される。このパルスは４．０Ｖ程度の電位をワード線に与えるパルスである。そして、このベリファイが完了するまで繰返しステップＳ６１の消去パルスが時刻ｔ４〜ｔ１２の間印加される。
【０２５７】
時刻ｔ１２においてステップＳ６２の消去ベリファイにおいて消去が完了されたと判定されると、時刻ｔ１４においてステップＳ６３の一括書込パルスが印加される。そして時刻ｔ１５においてステップＳ６４の消去パルスが印加され、時刻ｔ１６においてステップＳ６５の消去ベリファイが実施される。ステップＳ６５の消去ベリファイにおいてはワード線の電位は３．５Ｖ程度に設定され、完全に消去されたか否かが判定される。そして時刻ｔ１７〜時刻ｔ２０においてはステップＳ６５の消去ベリファイが完了するまでステップＳ６３、ステップＳ６４の一括書込パルス、消去パルスの印加が繰返し実施されることになる。
【０２５８】
このような構成にすることにより、ステップＳ６１、Ｓ６２において第１回目の消去パルスによる消去を実施し、その後さらに高精度にしきい値電圧を小さくする消去動作をステップＳ６３〜Ｓ６５で行なう。実施の形態８に示した消去シーケンスでも、実施の形態６、７と同様に、従来に比べてしきい値電圧の分布幅を狭くしつつ消去時間を短縮することができる。
【０２５９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２６０】
【発明の効果】
この発明のある局面における不揮発性半導体記憶装置は、消去前一括書込の前にブロック単位で消去パルスを印加することにより、消去パルス印加後のしきい値電圧の分布幅が狭くなるので、オーバイレースリカバーの処理がされる対象となるメモリトランジスタが少なくなり、合計の消去時間を短くすることができる。
【０２６１】
上記効果に加えて、しきい値電圧が低いメモリトランジスタをベリファイおよびリードする際に、同一ビット線上にある非選択メモリトランジスタのオフリークの総和によって生じるオーバイレースリカバーの誤動作を防ぐことができる。
【０２６４】
この発明の他の局面における不揮発性半導体記憶装置のデータ消去方法は、消去前一括書込の前にブロック単位で消去パルスを印加することにより、消去パルス印加後のしきい値電圧の分布幅が狭くなるので、オーバイレースリカバーの処理がされる対象となるメモリトランジスタが少なくなり、合計の消去時間を短くすることができる。
【０２６８】
この発明のさらに他の局面における不揮発性半導体記憶装置のデータ消去方法は、まず消去動作を先に完了させておき、パルス印加によって過消去状態にばらついたメモリセルの分布を狭めるので、ビットごとのオーバイレースリカバーの処理をしなければならないメモリセルの数を減らすことができ、時間短縮を図ることができる。
【０２６９】
この発明のさらに他の局面における不揮発性半導体記憶装置のデータ消去方法は、２段階にわたり消去ベリファイを行なうので、より高精度なしきい値電圧の制御が可能である。
【０２７０】
上記効果に加えて、消去パルスを最初に加える前に予備書込を行なうので、さらに消去時間の短縮を図ることができる。
【０２７１】
また、上記効果に加えて、予備書込パルスに対して消去パルスを与えた後に印加する書込パルスは、印加によって生ずるメモリトランジスタのしきい値電圧のシフト量が小さいので、より高精度なしきい値電圧の制御が可能である。
【０２７２】
また、上記効果に加えて、消去時に印加するパルス数を少なくできるので、さらに消去時間を短縮することができる。
【０２７３】
この発明のさらに他の局面における不揮発性半導体記憶装置のデータ消去方法は、２段階にわたり消去ベリファイを行ない、消去ベリファイ時に書込パルスと消去パルスを組合せて印加するので、より高精度なしきい値電圧の制御が可能である。
【図面の簡単な説明】
【図１】  本発明の不揮発性半導体記憶装置１の概略構成を示すブロック図である。
【図２】  図１の書込＆消去制御部２が制御するフラッシュメモリの消去シーケンスを示したフローチャートである。
【図３】  図２の消去シーケンスにおいてステップＳ１の消去コマンド入力前のしきい値電圧の分布を示した図である。
【図４】  図２におけるステップＳ２が実施された後の消去パルス印加後のメモリブロック内のしきい値電圧の分布を示した図である。
【図５】  図２のステップＳ３が終了し、消去前一括書込が終わった後のメモリトランジスタのしきい値分布を示した図である。
【図６】  実施の形態２の不揮発性半導体記憶装置において行なわれる消去シーケンスを示したフローチャートである。
【図７】  消去パルス印加後のしきい値電圧の分布を示した図である。
【図８】  図６のステップＳ２０の一括書込パルスを与えた後のしきい値電圧の分布を示した図である。
【図９】  再びステップＳ４で消去パルスが印加された後のしきい値電圧分布を示した図である。
【図１０】  図９に示したしきい値電圧の分布をとっていたメモリブロックにさらにステップＳ２０の一括書込パルスを与え、ステップＳ５のイレースベリファイが完了した後のメモリトランジスタのしきい値電圧の分布を示した図である。
【図１１】  実施の形態３においてイレースベリファイ時にメモリブロックに印加される電圧の設定を説明するための回路図である。
【図１２】  図１１の回路図の選択されたメモリトランジスタに与えられる電位を説明するための図である。
【図１３】  実施の形態３におけるオーバイレースベリファイ時のメモリブロックの電圧設定を説明するための回路図である。
【図１４】  図１３に示した選択ビットに対応するメモリトランジスタの設定電位を説明するための図である。
【図１５】  実施の形態３におけるリード時の電圧設定を説明するための回路図である。
【図１６】  リード時の選択ビットに対応するメモリトランジスタの設定電位を説明するための図である。
【図１７】  しきい値電圧Ｖｔｈを２．０Ｖに設定した場合のメモリトランジスタのゲート電位とドレイン電流の基板電位の依存性を示した図である。
【図１８】  図１７の縦軸を対数表示にした図である。
【図１９】  基板電位Ｖｂが０Ｖの状態でしきい値電圧Ｖｔｈを２．０Ｖにした場合と、基板電位Ｖｂが−１．５Ｖの状態でしきい値電圧Ｖｔｈを２．０Ｖにした場合のゲート電位とドレイン電流の関係を示す図である。
【図２０】  図１９の縦軸を対数表示にした図である。
【図２１】  設定したしきい値電圧の範囲内に入れるのが困難なメモリトランジスタのしきい値電圧の変化を説明するための図である。
【図２２】  実施の形態４の不揮発性半導体記憶装置において行なわれる消去のシーケンスを示したフローチャートである。
【図２３】  図２２に示したフローチャートのシーケンスによって消去する場合に、メモリトランジスタのゲート電圧すなわちワード線電位ＶWLの変化を示した波形図である。
【図２４】  図２２のフローチャートに従う消去シーケンスにおけるメモリトランジスタのしきい値電圧の変化を示した図である。
【図２５】  実施の形態４の不揮発性半導体記憶装置の消去シーケンスの変形例を示すフローチャートである。
【図２６】  図２５のフローチャートに従った消去動作を説明するためのワード線電位の変化を示した波形図である。
【図２７】  図２６の波形においてさらに、一括書込パルスを段階的に強くした場合の波形を示す図である。
【図２８】  実施の形態５の不揮発性半導体記憶装置における消去シーケンスを説明するためのフローチャートである。
【図２９】  図２８のフローチャートに従い消去動作を行なった場合のワード線電位の変化を示した波形図である。
【図３０】  実施の形態５の変形例における消去動作を説明するためのフローチャートである。
【図３１】  図３０に示したフローチャートに従った消去動作を説明するためのワード線電位の変化を示す波形図である。
【図３２】  図３１に示した波形で表わされる消去シーケンスの変形例を示した波形図である。
【図３３】  実施の形態６の不揮発性半導体記憶装置の消去シーケンスを示すフローチャートである。
【図３４】  図３３に示したフローチャートの動作を説明するためのワード線電位の変化を示した波形図である。
【図３５】  図３４に示したワード線電位の変化を示す波形の変形例を示した図である。
【図３６】  実施の形態６の変形例の消去シーケンスを示したフローチャートである。
【図３７】  図３６に示したフローチャートに従う消去シーケンスの動作を説明するためにワード線電位の変化を示した第１の波形図である。
【図３８】  図３６に示したフローチャートに従う消去シーケンスの第２の波形例を示した図である。
【図３９】  図３６のフローチャートに従う消去シーケンスの第３の波形例を示した図である。
【図４０】  実施の形態７の不揮発性半導体記憶装置の消去シーケンスのフローチャートである。
【図４１】  図４０に示したフローチャートに従う消去シーケンスを説明するためのワード線電位の変化を示す波形図である。
【図４２】  実施の形態７の変形例のフローチャートである。
【図４３】  図４２に示したフローチャートの動作を説明するために、ワード線電位の変化を示した第１の波形図である。
【図４４】  図４２に示したフローチャートの動作を説明するために、ワード線電位の変化を示した第２の波形図である。
【図４５】  実施の形態８の不揮発性半導体記憶装置の消去シーケンスを示したフローチャートである。
【図４６】  図４５のフローチャートの動作を説明するための、ワード線電位の変化を示した波形図である。
【図４７】  従来のフラッシュメモリの最もシンプルな消去シーケンスの例を示したフローチャートである。
【図４８】  図４７におけるステップＳ１０２で行なわれる消去パルスを与えている時の印加電圧を説明するためのメモリブロックの回路図である。
【図４９】  消去パルスが印加されている場合のメモリトランジスタに印加されている電圧を説明するための図である。
【図５０】  図４７に示したシーケンスにおいてステップＳ１０３で行なわれるイレースベリファイの場合に印加される電圧を説明するための回路図である。
【図５１】  図５０の選択ビットに対応したメモリトランジスタに印加される電圧を示した図である。
【図５２】  従来のフラッシュメモリのリード時の電圧設定を説明するための回路図である。
【図５３】  図５２に示したリード時の選択されたメモリトランジスタに与えられる電位を示した図である。
【図５４】  消去パルス印加前のしきい値電圧の分布を示す図である。
【図５５】  図４７の消去シーケンスにおいて消去パルスが印加されても、完全に全ビットのデータが消去されていない不完全な消去状態を示した図である。
【図５６】  図４７のステップＳ１０３においてイレースベリファイが完了した場合のしきい値電圧の分布を示した図である。
【図５７】  消去状態の各しきい値電圧を有するメモリトランジスタのゲート電圧とドレイン電流の特性を表わした図である。
【図５８】  図４７で示した消去シーケンスの過消去の問題に対する対策を施したフローを示したフローチャートである。
【図５９】  図５８のステップＳ１１４において実行されたオーバイレースベリファイ時にメモリブロックに与えられる電圧を説明するための回路図である。
【図６０】  オーバイレースベリファイ時における選択ビットに対応するメモリトランジスタに与えられる電圧を示した図である。
【図６１】  図５８のステップＳ１１５に示したビット毎オーバイレースリカバー時におけるメモリブロックに与える電圧を示した回路図である。
【図６２】  図５８の消去シーケンスの消去時間をさらに短縮する消去シーケンスを説明するためのフローチャートである。
【図６３】  図６２に示した消去シーケンスの消去時間のさらなる短縮を図ったフローチャートである。
【図６４】  図６３のステップＳ１３１における消去前一括書込を行なう場合のメモリブロックに与える電圧を説明するための回路図である。
【図６５】  図６４に示した消去前一括書込時においてメモリトランジスタに印加される電圧を説明するための図である。
【図６６】  図６３の消去シーケンスにおいてステップＳ１３１の消去前一括書込を行なう前のしきい値電圧の分布を示した図である。
【図６７】  消去前一括書込をしている途中のメモリトランジスタのしきい値電圧の分布を示した図である。
【図６８】  消去前一括書込が終了した後のしきい値電圧の分布を示した図である。
【符号の説明】
１  不揮発性半導体記憶装置、２  消去制御部、３  電圧発生部、４  正電圧発生回路、８  電圧発生回路、１２  ＷＬブースト回路、１４  ディストリビュータ、１６  アドレスバッファ、１８  Ｘデコーダ、２０  Ｙデコーダ、２２  入出力バッファ、２４  Ｙ系制御回路、２６  メモリアレイ、２８  セレクトゲート、ＢＬ１〜ＢＬｍ  ビット線、ＢＬＯＣＫ０〜ＢＬＯＣＫｎ  メモリブロック、ＭＢＬ  メインビット線、ＭＴ  メモリトランジスタ、Ｓ１〜Ｓ１３１  ステップ、ＳＧ  セレクトゲート、ＳＧＬ  セレクトゲート線、ＳＬ  ソース線、ＷＬ０〜ＷＬｎ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６７】
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【図６８】
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