(57)【特許請求の範囲】
【請求項１】
いくつかの入力情報信号のうちの１つを選択するための信号セレクタ装置であって、前記入力情報信号は信号の速度および信号の利得における変化から結果として生じるエラーを有し、前記装置は、
いくつかの入力情報信号のうちの１つを選択された情報信号として受取り、選択する信号選択回路（１０８）と、
前記選択された情報信号を受取り、これを選択された量だけ制限し、信号の速度から発生したエラー成分を発生する第１のリミッタ（３１４）を有する速度計算回路（３１０）と、
前記選択された情報信号を受取り、これに所定の利得定数を乗じ、信号の利得から発生したエラー成分を発生する第１の乗算器（３２４）を有し、かつ信号の利得から発生したエラー成分を可変制限速度だけ減じる第１の減算器（３２８）を有する利得計算回路（３２０）と、
前記速度計算回路（３１０）および前記利得計算回路（３２０）に結合され、信号の速度から発生したエラー成分および信号の利得から発生したエラー成分を加え、全エラー成分信号を発生する第１の加算器（３３８）と、
前記全エラー成分信号を受取り、遅延された減衰速度信号を発生する保存フィルタ（３４０，３４４）と、
前記全エラー成分信号および前記減衰速度信号を受取り、前記全エラー成分および前記減衰速度信号のうち大きい方を動的しきい値成分信号として出力する第１の最大値選択回路（３４６，３４８，３６５，３６８）と、
前記第１の最大値選択回路（３４６，３４８，３６５，３６８）に結合され、前記動的しきい値成分信号に第１の定数値を加え、全しきい値成分信号を発生する第２の加算器（３７１）と、
前記全しきい値成分信号が選択された情報信号の動的トラッキングエラーの絶対値より大きければ０の値を出力信号として出力し、前記動的トラッキングエラーの絶対値が前記第１の定数値よりも小さい場合はデクリメント値を出力信号として出力し、前記動的トラッキングエラーの絶対値が前記全しきい値成分信号よりも大きい場合は乗算回路（３７８）からの可変速度を出力信号として出力するコンパレータ（３７２，３７３）と、
前記出力信号を積分してしきい値外積分信号を生成する積分器（３００）と、
前記しきい値外積分信号を受取り、前記しきい値外積分信号が選択された最大値を超える場合は前記選択された情報信号をラッチし、前記信号選択回路（１０８）がラッチされた前記情報信号を選択できないようにする第１のラッチング回路（３８０）とを含む、信号セレクタ装置。
【請求項２】
前記動的しきい値成分信号からロー信号アクティビティしきい値を減じ、減じられた動的しきい値成分信号を発生する第２の減算器（２６０）と、
第２の定数に減じられた動的しきい値成分信号を乗じ、第１の乗じられたしきい値成分信号を発生する第２の乗算器（２６４）と、
前記第２の乗算器（２６４）に結合され、第３の定数および第１の乗じられたしきい値成分信号のうち大きい方を可変制限速度として出力する第２の最大値選択回路（２６８）と、
前記第２の最大値選択回路（２６８）に結合され、前記可変制限速度を第４の定数で割り、割られた可変制限速度信号を発生する第１の割算器回路（２７０）と、
前記第１の割算器回路（２７０）に結合され、前記割られた可変制限速度信号および第４の定数のうち大きい方を出力し、ドリフト修正のための可変等化速度を発生する第３の最大値選択回路（２７２）と、
前記第３の最大値選択回路（２７２）に結合され、前記ドリフト修正のための可変等化速度に第５の定数を乗じ、可変制限クロスチャネル等化速度を発生する第３の乗算器（２７６）とをさらに含む、請求項１に記載の信号セレクタ装置。
【請求項３】
前記選択された情報信号から第１の非選択情報信号を減じ、第１の減じられたクロスチャネル信号を発生する第３の減算器（４２４，４２６）と、
前記選択された情報信号から第２の非選択情報信号を減じ、第２の減じられたクロスチャネル信号を発生する第４の減算器（４２８，４３０）と、
前記第１および第２の減じられたクロスチャネル信号を受取り、第１のスイッチ信号を発生する第１のコンパレータ（４４１，４４２）と、
前記第１のスイッチ信号に基づいて前記第１および第２の減じられたクロスチャネル信号のうちの１つを与える第２のスイッチ（４４６，４５２）と、
前記可変制限クロスチャネル等化速度に基づいて前記第１および第２の減じられたクロスチャネル信号のうちの１つを制限し、第１のクロスチャネル制限された信号を発生する第２のリミッタ（４４８，４５４）と、
前記第１のクロスチャネル制限された信号に応答してクロスチャネル等化信号を発生する出力回路（４５０，４５６）とをさらに含む、請求項２に記載の信号セレクタ装置。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明は、電気信号処理技術に関し、より特定的には、信号選択および障害検出処理に関する。
【０００２】
【発明の背景】
冗長チャネル信号処理は先行技術でよく知られている。特定の例は航空技術であり、ここで、各々が同じ飛行機パラメータを検知するいくつかのセンサが対応する出力信号を与える。処理回路は、冗長信号を受取り、実際の飛行機パラメータを表わすであろう信号または信号の組合せを選択する手段を含む。
【０００３】
冗長信号処理に対する１つの先行技術のアプローチにおいて、処理ネットワークにより出力される信号は、ほかの入力信号間の中間値を有する信号である。さまざまなセンサ間のナルオフセットを除去するための、すべての信号の等化は、１次遅れ回路を介して達成される。信号監視は、チャネル上の障害を検出し、そのような障害を検出すると、障害のある入力信号の代わりに０を置換える。
【０００４】
このアプローチには多くの欠点があった。第１に、遅れ回路による等化は障害過渡現象を完全に除去しなかった。第２に、第１の障害の分離後、出力は、約０のデッドゾーンを伴なう。このデッドゾーンは、かなりの期間、０置換された信号が中間値信号であるという事実から結果として生じ、この中間値０信号が監視されているパラメータを表わすものとして出力される。最後に、このシステムにおける障害監視は最適ではない。
【０００５】
第２のアプローチにおいては、入力の平均値である出力が発生される。このアプローチの欠点は、それが障害過渡現象からの保護のために信号監視に大きく依存することである。障害が検出され分離される前に、大きい制御エラー過渡現象が起こり得る。監視しきい値を超えると平均プロセスから疑わしい信号を取出し、その後時間遅延を監視してその信号が永久に閉め出されるべきかまたは平均プロセスに戻されるべきかを決定するための、複雑な機構が考案される。より小さい監視しきい値を用いるのを可能にするために遅れ等化が行なわれる場合があるが、遅れ等化が平均値選択と組合されると、スローオーバ障害により、障害が検出され得る前に出力に大きいエラーが発生するという欠点がある。
【０００６】
第３の先行技術のアプローチにおいては、出力がマスタチャネルとして選択され、監視により、マスタチャネルに障害があれば、システムが代替チャネルに切換わる。このプロセスは、監視が第１の障害に対して１００％の保護を行なうことができないという点で制限される。さらに、マスタチャネルの存在を必要とするので、選択および制御がすべての３つのチャネル上で同じになり得ない。
【０００７】
第４のアプローチにおいては、出力が入力の中間値として選択され、信号間のスタティックオフセットを完全に除去するために積分等化が用いられる。しかしながら、このシステムにおける欠点は、等化積分器がドリフトし、出力信号が、障害のない入力信号によって規定される境界を超えてしまうおそれがあることである。これは、検知されているパラメータを正確に表さない出力信号をもたらす。
【０００８】
米国特許第４，２７６，６４８号に記載される最後のアプローチにおいては、信号セレクタ装置がいくつかの入力信号のうちの１つを選択する。この装置は、複数個の入力と出力とを有する中間値セレクタを含む。中間値セレクタは、ほかの入力信号の間の値を有する入力信号をその出力に与える。等化器は、各入力信号を処理し、その中に含まれるナルオフセットを除去する。等化器はさらに、中間値セレクタ出力で発生する信号が、中間値より高い値および中間値より低い値を有する入力信号によって境界をつけられる、入力等化された信号の１つの中間値となるように中間値セレクタと等化器とを相互結合する手段を含む。
【０００９】
好ましくは、等化器は、各入力信号ごとの等化チャネルを含む。各等化チャネルは、積分器、結合器および第２の中間値セレクタを含む。結合器は、等化チャネルの入力での信号とを中間値セレクタの出力とを結合し、結果として生じる信号を積分器の入力に伝える。第２の中間値セレクタは、すべての等化チャネル積分器から出力を受取り、ほかの信号の間の値を有する信号をその出力に伝える。中間値セレクタからの伝えられた出力は、積分器の入力に結合される。
【００１０】
この最後のアプローチは、自動操縦入力信号処理要求に応じるという点では成功したが、ボーイング７７７機などの高度な航空機の主操縦信号を処理するのに必要な厳しい性能には応じなかった。ボーイング７７７機は、本質的に飛行機のすべてのパラメータを自動化するために、多数の主操縦装置（「ＰＦＣ」）を用いる。ＰＦＣは本質的には、（飛行機内のバス相互接続システムに与えられる）さまざまな冗長信号における障害のある信号の検出およびその信号からの保護が桁違いに少なくないといけない。
【００１１】
以前の自動操縦の応用では、発振障害保護に対する厳しい要求がなかった。なぜなら、受入可能でない発振が発生すれば、自動操縦が手動で切断され得たからである。発振障害は、おそらくは残りの飛行の間、航空機の構造モードを過度に刺激するかもしれない。７７７機のＰＦＣは手動で切断できるが、飛行機の性能が悪くなり、切断が発振障害を分離しないかもしれない。したがって、障害が発生した後、引続き飛行機の安全な飛行および着陸を確実にするために、厳しい障害阻止および障害検出システムが必要である。
【００１２】
飛行機上のすべての検知システムは、ある静的トラッキング許容範囲を規定している。障害検出における以前のアプローチは、通常の動的トラッキング許容範囲外の障害を検出した。しかしながら、時には、利得許容範囲がＰＦＣのいくつかの信号の許容される発振障害レベルより大きいかもしれない。先行技術の方法で静的トラッキング許容範囲より下の障害を検出しようとすれば、障害が存在したことを間違って示すという厄介な障害がよく発生した。しかしながら、この検出された「障害」は、障害として間違って検出された信号を発生したシステムの許容範囲にはしばしば受入れられた。
【００１３】
さらに、ボーイング７７７機は、多数の冗長ＰＦＣを用い、したがって、ＰＦＣに用いられるさまざまな冗長信号選択障害検出回路からの信号のクロスチャネルトラッキングを必要とする。ＰＦＣは、冗長チャネル間のトラッキングを確実にするために、信号選択および障害検出プロセスからのクロスチャネル等化された信号を必要とする。そのようなクロスチャネル等化は、ＰＦＣのチャネルの非同期動作では特に困難である。
【００１４】
【発明の概要】
この発明は、１つ以上の制御素子の障害の後、引続いて安全動作を確実にするために、各検知、測定または計算の要件に対して２つ以上の冗長素子が設けられる安全臨界制御要件に対する信号選択および障害検出（「ＳＳＦＤ」）処理システムを提供する。ＳＳＦＤは、入力データの利用可能性および完全性の要件に応じるのに必要な２ないし３の冗長入力信号をとり、それらを処理し、制御目的に適切であり、すべての冗長制御チャネルにわたって一致する、選択された出力を与える。この発明下のＳＳＦＤシステムは、一般に、３つの入力信号を用いて、第１の障害の検出後、２つの入力信号で動作を続け、第２の障害が特定の信号に対して特定され得ると、最後の残りの入力でさらに動作を続ける使用に関して説明される。しかしながら、ここで展開された概念は、さらなる利用可能性および完全性をもたらすように４つの入力で開始するＳＳＦＤプロセスに等しく適用可能である。
【００１５】
この発明は、入力信号の静的トラッキング許容範囲の１０％未満である障害を検出できる可変障害監視しきい値を与え、また厄介な障害の検出がまず起こらないことを確実にする。この発明は、（１）入力信号の間の利得許容範囲により信号の不一致が増す動的条件下でさえ、ＳＳＦＤ出力から発振障害を十分に阻止することと、（２）入力信号がナルオフセットおよび大きい利得許容範囲の両方を有する動的条件下で、ＳＳＦＤ出力の高信号分解能を維持することとを確実にする可変等化速度をもたらす。この発明はまた、ＳＳＦＤ選択された出力信号のクロスチャネル等化を行ない、非同期チャネルがＳＳＦＤの２つの入力動作に対して同じ定常状態出力を与えるのを確実にし、また障害阻止能力を最大にする。
【００１６】
この発明はまた、以下の付加的な特徴をもたらす。第１に、この発明は、すべての適用できる処理要件に用いられ得る共通アルゴリズムを規定し、したがって、適用要件が変化するごとに異なるアルゴリズムを有効にしようとする努力を最小にする。第２に、この発明は好ましくは、さまざまなトランスデューサまたは構成要素（航空機上のラインリプレイサブルユニットＬＲＵなど）によって発生される信号から信号有効性フラグを用い、これは、この発明が２つの動作入力信号のうちの１つを分離するのを可能にし、したがって最後の有効入力信号で動作を続けるのを可能にする。第３に、この発明は好ましくは、データバス監視から信号禁止フラグを用い、データバス障害を分離し、データバス障害がソースセンサに対して障害をラッチできないようにし、したがって、障害特定能力を最適化する。
【００１７】
第４に、この発明は好ましくは、入力信号の監視を阻止するように用いられ得る外部モニタ禁止入力信号を用いるが、信号が監視に適していない状態のときは、信号選択を使用に対してアクティブのままにする。外部モニタ禁止信号は、横転姿勢が大きくなった場合は無線高度信号などの航空機センサ信号に、力センサが機械的限界に達した場合は操縦桿および操縦輪力信号に、流れの剥離が起こる場合は横方向の突風デルタ圧力検知に役立つことが見出されている。
【００１８】
第５に、この発明は好ましくは、障害のある入力信号の等化および監視を続け、入力信号の動作が通常に戻れば、限られた数のラッチされた障害をクリアするのを可能にする。この特徴は、障害のないＬＲＵが修理場に回されることにより生じる、費用のかかるメンテナンスを大幅に少なくできる。
【００１９】
第６に、この発明は好ましくは、スタートアップ時と信号禁止から回復する時とに、高速等化を用い、そのため信号が迅速にかつ厄介な障害なしでラインに戻る。第７に、この発明は好ましくは、修理がメンテナンステストによって確かめられた後、障害ラッチをクリアするように、メンテナンスリセットを用いる。第８に、この発明は好ましくは、障害計数および障害ラッチングを阻止するバイパスラッチングＢＰＬ入力を用いるが、飛行機が、飛行機運転停止手順またはメンテナンス作用によって障害が誘起され得る地上状態にある場合は、障害検出および通知をアクティブのままにする。
【００２０】
この発明のほかの特徴および関連する利点は、添付の図面とともに次の詳細な説明を読むと明らかになるであろう。
【００２１】
【詳細な説明】
この発明を一般に論理回路の点からここで説明する。しかしながら、この発明の代替の好ましい実施例は、主操縦装置または少なくともマイクロプロセッサおよびメモリを有するほかの適切なコンピュータなどのコンピュータシステム上で実行するソフトウェアルーチンとして実現される。ここに与えられるこの発明の詳細な説明は、回路の点から与えられ、当業者がこの発明のソフトウェア実現例を構成するのを可能にするであろう。
【００２２】
図１を参照すると、信号選択および障害検出（「ＳＳＦＤ」）システム１００は、レフト、センター、およびライト入力信号ＳＬ、ＳＣ、およびＳＲをそれぞれ受取る３つの冗長入力信号等化回路またはブロック１０２、１０４、および１０６を有する。ここで一般に用いられるように、信号に対するさまざまな頭字語の文字「Ｌ」、「Ｃ」、および「Ｒ」は、それぞれレフト、センター、およびライトの頭字である。上で述べたように、この発明は好ましくは、レフト、センター、およびライトチャネルを有する冗長チャネル信号処理において用いられる。
【００２３】
レフト入力信号等化ブロック１０２は、各入力信号等化ブロックの基本的な構成要素を示し、レフト、センター、およびライト入力信号等化ブロック１０２、１０４、および１０６はそれぞれ、等しく動作する。したがって、レフト入力信号等化ブロック１０２だけを説明する。当業者は、同じ説明がセンターおよびライト入力信号等化ブロック１０４および１０６に適用されることを認めるであろう。
【００２４】
レフト入力信号等化ブロック１０２は、等化された信号ＥＱＳＬを中間値信号選択および障害分離ブロック１０８に出力する。中間値信号選択および障害分離ブロック１０８は、以下で説明するように、選択された出力信号ＳＯとして出力されるべき信号ＥＱＳＬ、ＥＱＳＣ、およびＥＱＳＲのうちの１つを選択する。
【００２５】
レフト入力信号等化ブロック１０２は、レフト入力信号ＳＬに、限られた積分等化ブロック１１２によって発生される等化信号ＥＬの負の値を加えるか、またはレフト入力信号ＳＬから等化信号ＥＬを減じて、レフト等化された信号ＥＱＳＬを発生する加算器１１０を含む。等化された信号ＥＱＳＬは加算器１１４に入力され、加算器１１４はそれから選択された出力信号ＳＯを減じ、レフト入力信号等化ブロック１０２のレフト動的トラッキングエラー信号ＤＴＥＬを発生する。
【００２６】
等化速度リミッタ１１６は、レフト動的トラッキングエラー信号ＤＴＥＬを受取り、それを可変制限等化速度ＶＬＥＲによって規定される範囲内に制限し、等化速度制限された信号を加算器１１８に出力する。加算器１１８はそれからクロスチャネル等化信号ＥＱＣＲを減じ、クロスチャネル等化された信号を発生し、これは制限された積分等化器１１２に入力される。制限された積分等化器１１２は、レフト等化信号ＥＬを出力し、これは加算器１１０および等化ドリフト修正器１２０の両方に入力される。
【００２７】
等化ドリフト修正器１２０はまた、可変等化計算ブロック１２２からドリフト修正に対する可変制限等化許可信号ＶＬＥＡを受取り、ライトおよびセンターチャネルから等化信号ＥＲおよびＥＣを受取り、これらはそれぞれライトおよびセンター入力信号等化ブロック１０６および１０４から出力される。等化ドリフト修正器１２０は信号を出力し、これは加算器１２４において、クロスチャネル等化ブロック１２６によって発生されるクロスチャネル等化信号に加えられ、クロスチャネル等化信号ＥＱＣＲを発生する。レフト、センター、およびライト入力信号等化ブロック１０２、１０４、および１０６、中間値信号選択および障害分離ブロック１０８、等化ドリフト修正器１２０、ならびに加算器１２４を、図６、図８および図９に対して以下でより詳細に包括的に説明する。
【００２８】
中間値信号選択および障害分離ブロック１０８は、それぞれのレフト、センター、およびライト入力信号等化ブロック１０２、１０４、および１０６から、選択された出力信号ＳＯになるべき、レフト、センターまたはライト等化された信号ＥＱＳＬ、ＥＱＳＣまたはＥＱＳＲを選択する。これら全部で３つまでの等化された信号が有効であれば、ブロック１０８は、ボーティングモード選択ブロック１３０から出力されるデフォルト信号セレクタ出力信号ＤＦＳＳＯに基づいて、出力信号ＳＯを選択する。ボーティングモード選択ブロック１３０は、選択された出力信号ＳＯを受取り、３つの信号、すなわち（１）過去の値モードスイッチ位置信号ＰＶＭＤ、（２）分離された入力に対する過去の値に代わって用いるための公称値ＮＯＭＶＡＬ、または（３）過去の値に与えられるバイアスＰＶＢＩＡＳのうちの１つに基づいて、デフォルト信号セレクタ出力信号ＤＦＳＳＯを発生し、これは選択された出力信号ＳＯに与えられる。ボーティングモード選択ブロック１３０を、一般に図１８を参照して以下でより詳細に説明する。
【００２９】
可変しきい値計算ブロック１３４は、選択された出力信号ＳＯを受取り、トラッキング許容範囲しきい値ＤＴＴＴの動的成分を発生する。動的トラッキング許容範囲しきい値ＤＴＴＴは、可変等化計算ブロック１２２と、レフト、センターならびにライト障害検出および分離ブロック１３６、１３８ならびに１４０とにそれぞれに入力される。可変しきい値計算ブロック１３４を、一般に図１２を参照して以下でより詳細に説明する。
【００３０】
可変等化計算ブロック１２２は、動的トラッキング許容範囲しきい値信号ＤＴＴＴを受取り、それに応答して、ドリフト修正に対する可変制限等化許可信号ＶＬＥＡを等化ドリフト修正器１２０に出力し、可変制限等化速度信号ＶＬＥＲを、レフト、センターおよびライト入力信号等化ブロック１０２、１０４および１０６の各々における等化速度リミッタ１１６に出力する。可変等化計算ブロック１２２はまた、可変制限クロスチャネル等化信号ＶＬＸＥをクロスチャネル等化ブロック１２６に出力する。可変等化計算ブロック１２２を、一般に図１０を参照して以下でより詳細に説明する。クロスチャネル等化ブロック１２６を、一般に図８、図９および図２０を参照して以下で説明する。
【００３１】
レフト障害検出および分離ブロック１３６は、レフト動的トラッキングエラー信号ＤＴＥＬを受取り、これはレフト入力信号等化ブロック１０２の加算器１１４から出力される。レフト障害検出および分離ブロック１３６はまた、レフト信号禁止信号ＳＩＮＬおよびレフト信号有効信号ＳＶＬを受取る。入力信号に応答して、レフト障害検出および分離ブロック１３６は、レフトチャネル内の障害を検出しかつ分離し、レフト分離信号ＩＳＬを発生し、これは中間値信号選択および障害分離ブロック１０８に入力され、障害の検出の際に間違ったチャネルを分離する。レフト障害検出および分離ブロック１３６はまた、レフト障害ラッチ信号ＦＬを出力する。
【００３２】
センター障害検出および分離ブロック１３８と、ライト障害検出および分離ブロック１４０とは、同様に、動的トラッキング許容範囲しきい値ＤＴＴＴと、それぞれのセンターおよびライト動的トラッキングエラー信号ＤＴＥＣおよびＤＴＥＲと、信号禁止信号ＳＩＮＣおよびＳＩＮＲと、信号有効信号ＳＶＣおよびＳＶＲとを受取る。それに応答して、センター障害検出および分離回路１３８と、ライト障害検出および分離回路１４０とは同様に、センターならびにライト分離信号および障害ラッチ信号ＩＳＣおよびＦＣならびにＩＳＲおよびＦＲをそれぞれ出力する。障害検出および分離ブロック１３６、１３８、１４０を、一般に図１１および図１６を参照して以下でより詳細に説明する。
【００３３】
レフト、センターおよびライト分離信号ＩＳＬ、ＩＳＣおよびＩＳＲは、出力状態論理ブロック１４２に入力される。それに応答して、出力状態論理ブロック１４２は、全ての入力が分離されていない出力信号有効信号ＯＳＶを発生する。２つの信号が分離されると、出力状態論理ブロック１４２は、２信号分離信号Ｉ２ＮＤを出力する。出力状態論理ブロック１４２を、一般に図１８を参照して以下でより詳細に説明する。
【００３４】
図２を参照すると、この図は、この発明のＳＳＦＤシステム１００（図１）を示し、この発明がその後の詳細な回路に対してどのように編成されるかを示す。さらに重要なことに、図２のブロック図は、図３ないし図２０に対して詳細に示されかつ説明されるさまざまな回路とサブシステムとの間の配線の概観を与える。図２のブロック図は、図３ないし図２１に対してここに詳細に示されかつ説明されるさまざまな回路およびサブシステムに入力されるさまざまな信号ならびにその回路およびサブシステムから出力されるさまざまな信号を示す。図２およびほかの図に示されるさまざまな信号は、図２５、図２６、図２７、図２８、図２９および図３０に見出される表に簡単に説明される。図２に示されるさまざまなブロックを、ここで、図３ないし図２１により詳細に示されるそれらの対応する回路に関して説明する。
【００３５】
図３の（Ａ）および（Ｂ）を参照すると、スタートアップ初期設定論理回路１６０および１７０がそれぞれ示される。論理回路１６０および１７０は一般に見ればわかる。回路１６０は、システム１００に対して初期設定トリガ信号ＳＳＦＤＴＲＩＧパルスを発生し、これは、この発明のシステム１００の下でＳＳＦＤプロセスを開始するための初期設定トリガである。システム１００は、レフト、センターおよびライトメンテナンスリセット信号ＭＲＬ、ＭＲＣおよびＭＲＲ、リスタート信号ＲＥＳＴＡＲＴ、またはスタートアップトリガ信号ＳＵＴＲＩＧのいずれかによって起動でき、それらのすべては、メモリにストアされるプログラムエグゼクティブ（program executive ）から初期設定をトリガする。
【００３６】
ＲＥＳＴＡＲＴ信号は、ＳＳＦＤシステム１００内（たとえば図４）で発生され、スタートアップが完了する前に最後の２つの有効入力が不一致であると検出されると、ＳＳＦＤプロセスをリスタートするディスクリート信号である。ＳＳＦＤシステム１００は、スタートアッププロセスがうまく完了し、有効信号を発生するまで、スタートアップモードのままであるように設計される。３つのメンテナンスリセット信号ＭＲすべてをともにパルスすることは、スタートアッププロセスをトリガする第３の方法である。これにより、整備員が、ＳＳＦＤシステム１００が３つのラッチされた障害によって遮断されていた後で、このシステムをリスタートできる。
【００３７】
図３の（Ｂ）の初期設定論理回路１７０は、以下で図１１および図１３を参照して説明される障害検出カウンタに対して、レフト、センターおよびライト初期条件信号ＩＣＯＴＩＬ、ＩＣＯＴＩＣおよびＩＣＯＴＩＲを決定する。初期設定論理１７０は、レフト、センターおよびライト不揮発性障害ラッチ信号ＮＶＦＬ、ＮＶＦＣおよびＮＶＦＲそれぞれを受取る。初期設定論理回路１７０は、以下のとおりに、しきい値外積分器に対する初期条件信号ＩＣＯＴＩＬ、ＩＣＯＴＩＣおよびＩＣＯＴＩＲを決定する。ＳＳＦＤシステム１００の前の動作で障害が不揮発性メモリ（図示せず）に記録されると、しきい値外積分器計数ＯＴＩが予め定められた積分トリップレベルＩＴＬに初期設定される。それ以外の場合は、ＯＴＩ計数は０に初期設定される。この発明下のしきい値外積分プロセスを、以下で図１１ないし図１５を参照して詳細に説明する。
【００３８】
図４を参照すると、スタートアップタイミング論理回路１９０が示される。この論理回路は一般にこの図を見ればわかる。図１−２１は、この発明の好ましい実施例を示す概略またはブロック図である。これらの概略図は一般に、従来の記号表示法および名称を用い、したがって、類似した記号および名称は類似したまたは同じ機能を有する。図２５−３０は、図１−２２において用いられる信号の頭字語を簡単に説明する。おそらくはあまり知られていない記号または名称によって表わされるいくつかの回路素子を、ここにより詳細に説明する。明晰さを犠牲にせずに、しかし簡潔のために、当業者をここで用いられる記号および名称に適応させるために、図４およびこの中のほかの図のいくつかの部分を詳細に説明する。選択された図のいくつかの部分および回路素子の詳細な説明から、当業者は、残りの図の類似した構成要素を容易に理解して、この発明を理解しかつ実施することができる。
【００３９】
ＯＲゲート１９２は、ＤＥＬＡＹ  ＯＮ回路１９４からの出力信号と、２信号分離信号Ｉ２ＮＤの反転または「Ｎｏｔ」とを受取る。ＤＥＬＡＹ  ＯＮ回路１９４は、予め選択された遅延量によって入力信号の出力を遅延する。ＤＥＬＡＹＯＮ回路１９４に対する予め選択された遅延量は、予め定められた付加的な有効入力遅延ＡＶＩＤＬと等しいフレームの数ＮＦに対応する。入力信号が論理「１」の値になった後、選択された遅延期間、出力信号は論理「０」の値のままであるか、またはローもしくはＦＡＬＳＥ状態を維持する。入力が論理「０」の値に反転すると、出力が同時に論理「０」の値に反転する。
【００４０】
ＤＥＬＡＹ  ＯＮ回路１９４は、図３の（Ａ）のスタートアップ初期設定論理回路１６０から初期設定トリガ信号ＳＳＦＤＴＲＩＧを受取る。ＤＥＬＡＹ  ＯＮ回路１９４は、初期条件ＩＣ信号定数ＫＦＡＬＳＥを受取る。ＤＥＬＡＹ  ＯＮ回路１９４は、初期条件ＫＦＡＬＳＥ信号のため、スタートアップの際に入力に対して出力を遅延しない。ここで一般に用いられるように、接頭文字「Ｋ」は定数を指し、したがって、信号ＫＦＡＬＳＥは、論理ＦＡＬＳＥ値を有する定数を指す。
【００４１】
ＤＥＬＡＹ  ＯＮ回路１９４は、遅延素子１９５によって、遅延の量を決定するか、または遅延の量を把握する。遅延素子１９５は、前の計数ＣＴを付加的な有効入力フレーム計数信号ＡＶＩＣＮＴとしてストアする。ＡＶＩＣＮＴ信号の前の値、またはＡＶＩＣＮＴＰは、ＤＥＬＡＹ  ＯＮ回路１９４の入力信号の現在の遅延の量を決定する。ここで頭字語において用いられるように、接尾文字「Ｐ」は所与の信号に対する前の値を指す。遅延素子１９５は、０の初期条件またはＫＺＥＲＯを有する。
【００４２】
Ｉ２ＮＤ信号が論理「０」またはＦＡＬＳＥ信号であるか、もしくはＤＥＬＡＹ  ＯＮ回路１９４からの出力信号が論理「１」またはＴＲＵＥ値であれば、ＯＲゲート１９２は、ＡＮＤゲート１９６にＴＲＵＥ信号を出力する。ＡＮＤゲート１９６はまた、Ｓ−Ｒラッチ論理フリップフロップ１９８からのＳＴＡＲＴラッチフラグ信号と、外部モニタ禁止信号ＥＭＩＮＨの反転またはＮｏｔ値とを受取る。ＡＮＤゲート１９６への３つの入力すべてがＴＲＵＥであれば、ＴＲＵＥ値がＤＥＬＡＹ  ＯＮ回路２００に入力される。ＤＥＬＡＹ  ＯＮ回路２００は、ＤＥＬＡＹ  ＯＮ回路１９４のように、初期設定トリガ信号ＳＳＦＤＴＲＩＧを受取る。ＤＥＬＡＹ  ＯＮ回路２００は、ＲＥＳＥＴ  ＳＴＡＲＴ状態ラッチ信号を出力し、これは、遅延素子１９７にストアされたスタートアップフェーズアウト信号ＳＵＰＯＣＮＴに基づいて遅延素子１９７に前にストアされた前の計数信号ＣＴＰに基づく遅延値によって、入力信号から遅延される。
【００４３】
ＲＥＳＥＴ  ＳＴＡＲＴ信号は、ＳＲラッチ論理１９８のＲＥＳＥＴ入力に入力される前に、遅延素子２０２で遅延される。ＲＥＳＥＴ  ＳＴＡＲＴ信号ははじめは遅延素子２０２によって遅延されない。初期設定されると遅延素子に与えられる初期条件ＩＣ信号ＫＦＡＬＳＥのためである。ＲＥＳＥＴ  ＳＴＡＲＴ信号を受取ると、Ｓ−Ｒラッチ論理１９８はＳＴＡＲＴ信号を出力する。ＳＴＡＲＴ信号は、遅延素子２０４において遅延され、前の値または「ＰＶ」としてＳ−Ｒラッチ論理１９８に入力し戻される。
【００４４】
スタートアップタイミング論理１９０は、バイパスラッチング信号ＢＰＬを発生する回路と、ＳＳＦＤシステム１００を十分な時間そのスタートアップモードに保持し、選択された出力信号ＳＯが有効と示される前に入力信号ＳＬ、ＳＣおよびＳＲの間で比較障害を検出するのを可能にする、スタートアップ機能のためのタイミング回路とを含む。ＢＰＬラッチ信号は、論理ＴＲＵＥに初期設定され、スタートアップが完了すると論理ＦＡＬＳＥにリセットされるか、または外部ＢＰＬＳＥＴディスクリートによってＴＲＵＥに保持され得る。なぜなら、セット入力がＳ−Ｒラッチまたはフリップフロップのリセット入力を無効にするからである。ＢＰＬラッチ信号は、信号ソースＬＲＵがまだスタートアップを完了していないために無効であるかもしれない入力信号が、障害としてラッチされないように、スタートアップに対して論理ＴＲＵＥとして初期設定されなければならない。ＳＴＡＲＴ信号はＳＳＦＤＴＲＩＧ信号によってＴＲＵＥ値に初期設定される。それは、ＤＥＬＡＹ  ＯＮ回路２００のＮＦ端子への入力であるスタートアップフェーズアウト遅延ＳＵＰＯＤＬが、タイムアウトしてスタートアップの完了を知らせると、ＦＡＬＳＥにリセットされる。
【００４５】
遅延ＳＵＰＯＤＬの量は、有効入力信号ＳＬ、ＳＣまたはＳＲの２つだけがあれば障害を検出するために、ＳＳＦＤシステム１００における比較監視に十分な時間を可能にするように選択される。上で説明されたゲート１９２および１９６に基づいて、ＳＵＰＯＤＬ遅延は、以下の条件がある場合だけ遅延時間をカウントアップできる。すなわち、ＥＭＩＮＨ信号がＦＡＬＳＥであり、ＳＴＡＲＴ信号がＴＲＵＥであり、Ｉ２ＮＤ信号がＦＡＬＳＥである（２つの有効入力を示す）か、または３信号分離信号Ｉ３ＲＤＮがＦＡＬＳＥでありかつＩ２ＮＤ信号がＴＲＵＥであり（１つの有効入力を示し）、ＡＶＩＤＬ遅延信号がＤＥＬＡＹ
ＯＮ回路１９４をタイムアウトして、第１の入力信号が有効になってから第２の入力信号が有効になるまでに十分な待ち時間を示す場合である。ＳＵＰＯＤＬ遅延が実行している間、第２の入力信号が分離されると、Ｉ２ＮＤ信号がＴＲＵＥになり、ＡＮＤゲート２０６がスタートアップ初期設定論理回路１６０に対してＲＥＳＴＡＲＴパルス信号を発生し、これは新しいＳＳＦＤＴＲＩＧを発生し、スタートアッププロセスが再び始まる。
【００４６】
図５を参照すると、有効性状態論理回路２１０は、スタートアップタイミング論理回路１９０からＳＲＡＲＴ信号を受取る。有効性状態論理回路２１０は一般に見ればわかる。それは、ＤＥＬＡＹ  ＯＮ回路のように、入力信号が変化して論理「０」の値に戻った後、選択された遅延期間、論理「１」の値を維持するかまたはハイ状態を維持する信号を出力するＤＥＬＡＹ  ＯＦＦ回路２１２を含む。
【００４７】
有効性状態論理回路２１０は、以下の信号、すなわち少なくとも２つの有効入力ＡＬ２Ｖと、有効でない信号ｉに対する少なくとも２つの有効入力ＡＬ２ＶＮＶ（ｉ＝Ｌ、Ｃ、Ｒ）とを発生する。スタートアップの間、「有効」は完全に有効であることを意味し、これは有効でありかつ禁止されていないことを意味する。言い換えると、上流監視が入力信号を無効であるかまたは不良であると認識していない点で有効である。信号は、信号禁止信号ＳＩＮＩおよび禁止信号選択信号ＩＮＨＳＳＩによって禁止される。スタートアップで、すべての入力信号が無効と初期設定される。次に、有効性状態論理回路２１０は、信号有効信号ＳＶがＴＲＵＥでありかつ信号禁止信号ＳＩＮがＦＡＬＳＥである場合、入力信号をオンラインに戻す。スタートアップ後、有効信号は、信号が有効であり（ＳＶがＴＲＵＥであり）、（図６および図７を参照して以下で説明される）信号選択回路によって分離されていないことを意味する。
【００４８】
図６を参照すると、出力選択論理回路２２０が示される。この回路は、レフト、センターおよびライト入力信号ＳＬ、ＳＣおよびＳＲを受取り、それらから、加算器１１０のレフト、センターおよびライト等化信号ＥＬ、ＥＣおよびＥＲを減じ、レフト、センターおよびライト等化された信号ＥＱＳＬ、ＥＱＳＣおよびＥＱＳＲを発生する。レフト、センターおよびライト等化された信号ＥＱＳＬ、ＥＱＳＣおよびＥＱＳＲは信号選択アセンブリ２３０に入力され、これは、過去の置換ボート信号ＰＳＴＶまたはデフォルト信号セレクタ出力信号ＤＦＳＳＯのいずれかに基づいて、３つの信号のうちの１つを選択し、出力信号ＳＯとして出力する。ケーススイッチ２２２は、過去の値モードスイッチ位置信号ＰＶＭＤに基づく位置信号ＰＯＳに基づいて、３つの信号のうちの１つを選択する。図６（および図７）の回路は、どの入力信号が選択された出力信号ＳＯとして出力されるかを決定する。実際には、それらの図の回路をボーティングモードで動作させ、３つの等化された入力信号ＥＱＳＬ、ＥＱＳＣまたはＥＱＳＲのうちのどれが、選択された出力信号ＳＯとして選択されるかを、選択する。
【００４９】
当業者が理解するように、（以下で図７に関して説明される）中間値信号選択回路は、３つの冗長信号のうち、ほかの２つの信号の間にある信号を選択する。冗長入力信号の１つに障害があると、もはや中間値信号が利用できないので、選択された出力信号がどの値をとるかを決定するのに付加的な回路が必要である。出力選択論理回路２２０により行なわれるボーティングモード選択は、以下のとおりに、第１の障害のある入力と置換えられるべき選択された信号またはボートに対して３つのオプションを与える。
【００５０】
第１に、出力選択論理回路２２０は、遅延ユニット２２４を介して選択された出力信号ＳＯを遅延させることによって発生される選択された出力の過去の値ＳＯＰを選択できる。過去の値ボートＳＯＰは、不良な入力信号における発振障害を最良に阻止する。しかしながら、ＳＯＰボートには、出力信号ＳＯが最高ピーク値にとめられる（ratchet ）のを許してしまうという欠点がある。残りの「良好な」（すなわち障害のない）選択された入力信号が、「不良な」入力信号において発生しているハードオーバ障害の方向に移動するからである。ハードオーバ第２の障害が分離されると、選択された出力信号は良好な入力信号に戻る。
【００５１】
第２に、公称値ボートＮＯＭＶＡＬは、ハードオーバ障害である第２の障害に対して最良の保護を与える。なぜなら、選択された出力信号ＳＯは、良好な入力信号が公称値と不良な入力信号におけるハードオーバ障害値との間にある場合、公称値のままであるか、または良好な入力信号に従うからである。第３に、バイアスされた過去の値ボートＰＶＢＩＡＳは、過去の値出力ＳＯＰにバイアスを加え、置換ボートを発生する。これは、着陸進入の間、航空機の無線高度信号など、通常の変化速度を有するように期待される信号に対して、非常によく働く。２つの残りの入力信号上で第２の障害が検出され分離されている間でさえ、選択された出力信号ＳＯは、残りの良好な信号に従うか、または公称降下速度で降下し続ける。
【００５２】
全体として、出力選択論理回路２２０の機能は図６を見ると明らかである。注目に値する出力選択論理回路２２０の１つの特徴は、信号選択および等化において乗算器が用いられないことである。等化されたおよび選択された信号の利得は１に実質上セットされる。動的性能を制御するために速度制限が用いられる。これの利点は、出力選択論理が単精度固定点算術演算で切捨て誤差なしに機械的になされ得ることである。雑音がない場合、等化は完全であり、すなわち最小位ビットに等化する。
【００５３】
図７を参照すると、信号選択アセンブリ回路２３０は、先行技術において知られているいくつかの中間値セレクタ回路から選択され得る中間値セレクタ２３２を含む。信号選択アセンブリ回路２３０は、本質的に２つの機能を行なう。第１に、それは、レフト、セントラルおよびライト分離フラグ信号ＩＳＬ、ＩＳＣおよびＩＳＲ（図１６）を用いて、それぞれの選択スイッチ２３１、２３２および２３３によって、中間値セレクタ２３２への第１の障害のある入力信号ＳＬ、ＳＲまたはＳＣを、中間値セレクタへの入力である等化された入力信号（ＩＮＬ、ＩＮＣ、ＩＮＲ）から置換ボート信号ＤＦＳＳＯに切換える。
【００５４】
第２に、（ＴＲＵＥ値を有するＩ２ＮＤ信号によって決定されるように）入力信号における第２の障害および入力信号の分離が起こると、信号選択アセンブリ回路２３０は、中間値選択された出力信号ＭＶＳまたは出力信号ＳＯを、最後の有効な等化された入力に切換える。次に、ここで説明されるように、等化されたドリフト修正器１２０が、遅い速度で残りの分離されていない入力信号上で等化器から信号を引き出す。
【００５５】
中間値セレクタ２３２は、以下の式（ここでＩ１、Ｉ２およびＩ３はそれぞれ等化された入力ＥＱＳＬ、ＥＱＳＣおよびＥＱＳＲに対応する）に基づいて、等化された入力ＥＱＳＬ、ＥＱＳＣおよびＥＱＳＲ（またはＩＮＬ、ＩＮＣおよびＩＮＲ）から選択された出力を選ぶ。
【００５６】
【数１】
0004285787.tif 000002
【００５７】
入力信号が分離フラグ信号ＩＳＬ、ＩＳＣ、またはＩＳＲのうちの１つによって中間値選択から分離されると、ここで説明されるボーティングモード選択によって決定されるように置換ボートが用いられる。
【００５８】
図８および図９を参照すると、入力等化回路２４０が示される。この回路は、加算器１１４（図１および図６）からレフト、センターおよびライト動的トラッキングエラー信号ＤＴＥＬ、ＤＴＥＣおよびＤＴＥＲを受取り、それらからレフト、センターおよびライト等化された信号ＥＬ、ＥＣおよびＥＲを発生する。入力等化回路２４０によって行なわれる基本的な信号等化は、上で参照された米国特許に記載されたものと同様である。しかしながら、重要なことに、入力等化回路２４０は、可変等化計算回路１２２（図１および図１０）によって発生される可変等化速度を用いる。可変等化速度と、それらがどのように等化されたドリフト修正器１２０およびクロスチャネル等化回路１２６（図２０）に分布されるかとを、一般に図１０を参照してここに詳細に説明する。
【００５９】
また、入力等化回路２４０は、一般に図８および図９を参照するとわかる。多くの構成要素を図１を参照して上で説明している。入力等化回路２４０はまた、２つのタイミング回路、すなわち交互のフレームイネーブル回路２４２および３つ目ごとのフレームイネーブル回路２４４を含む。上で言及されたように、この発明は好ましくは、ＰＦＣなどのコンピュータ上で実行するソフトウェアにおいて実現される。ソフトウェアは一般に、最短実行時間または「フレーム」（たとえば約１０−１５ミリセカンド）の整数倍数に対応する実行時間を各々が有するサブルーチンに分けられる。したがって、サブルーチンは１つのフレーム内に発生する最も短い時間量で行なわれることができ、一方ほかのサブルーチンは、好ましくは２、４、または８のフレームにおいて行なわれる。
【００６０】
コンパレータ２４６はフレームイネーブル回路２４２および２４４を可能化する。コンパレータ２４６は、両方の入力信号（可変制限等化速度ＶＥＬＲ）が第２の信号（定数１）に等しいと、ＴＲＵＥ出力を与える。フレームイネーブル回路２４２は、１つおきのフレームでＴＲＵＥまたは論理「１」の値を出力し、一方フレームイネーブル回路２４４は、３つ目のフレームごとにＴＲＵＥまたは論理「１」の値を出力する。フレームイネーブル回路２４２および２４４によって出力されるイネーブル信号は、それぞれ、等化されたドリフト修正器１２０および許可回路２４８のスイッチに入力され、最も長いフレームサイクル（たとえば８×１２．５＝１００ミリセカンド）の間、信号の過修正または等化を本質的に禁止する。
【００６１】
また、許可回路２４８は一般に図８および図９を参照するとわかる。上で言及されたように、当業者が許可回路２４８およびこの発明で示されるほかの回路を迅速に理解するのを手助けするために、回路の部分を詳細に説明する。除算回路２５０は、分子Ｎ（可変制限クロスチャネル等化ＶＬＸＥ）を分母Ｄ（フレーム速度比ＲＦＲ）で割る。その結果は最大値選択回路２５２に入力され、これは、除算の結果と定数１（ＫＯＮＥ）との間で最大値を選択する。次に、最大値が用いられ、加算器２５６から出力されるクロスチャネル等化信号ＸＣＥＱ８０を制限するリミッタ２５４の限界を確立する。
【００６２】
入力等化回路２４０のいくつかの重要な特徴は、以下のことを含む。第１に、イネーブル高速等化信号ＥＦＥＱＬ、ＥＦＥＱＣ、またはＥＦＥＱＲによっていかなる入力信号に対しても高速等化が可能化されると、割算器回路２５８によって可変ドリフト修正速度制限ＶＬＥＡも等化速度制限の半分の速度まで増す（すなわち、等化速度制限に対するスタートアップ値の半分ＳＵＬＥＲ／２）。これは、中間値入力信号への、または２つの入力により形成される境界への、ハイおよびロー入力信号の高速等化を確実にする。第２に、信号禁止信号ＩＳＬ、ＩＳＣ、もしくはＩＳＲが真であるか、または信号有効信号ＳＶＬＮ、ＳＶＣＮ、もしくはＳＶＲＮがＦＡＬＳＥであると、等化がいかなる入力信号上でも凍結される。これは、等化が飽和してアバランシェ警告（図２１）を誤ってトリップするのを防ぐためであり、さらに、信号が再び有効になり、中間値または選択された信号に戻らなければならないときに、不必要に長い時間を回避するためである。
【００６３】
第３に、外部モニタ禁止信号ＥＭＩＮＨがＴＲＵＥであると、等化がすべての入力信号上で凍結される。これは、入力信号が、起こっているかもしれないワイルド信号動作に誤って等化されないようにするためである。第４に、上の第２および第３の項目における等化の凍結はまた、ドリフト修正およびクロスチャネル等化によって引き起こされるいかなる等化変化も阻止する。第５に、上の第２および第３の項目において説明された等化凍結のいずれかが除去されると、分離リセット遅延ＩＲＤＬＹパラメータによって可能化される高速等化のフレームはほとんどない。これにより、間違った等化によって引き起こされる厄介な障害というリスクなしで、入力信号がライン上に戻ることができる。
【００６４】
オフセットが発生すると、可変制限された等化速度ＶＬＥＲが計算され、利得許容範囲によって引き起こされるオフセットを等化できるようにする。この発明では、許可された等化速度が利得許容範囲に対する設計限界に制限されることができ、そのため、設計限界を超える利得変形が障害として検出され得る。ドリフト修正に関する速度制限も可変等化速度許可ＶＬＥＡに比例して可変である。可変等化速度ＶＬＥＲ、ＶＬＥＡおよびＶＬＸＥの計算を、一般に図１０を参照してここに説明する。
【００６５】
図１０を参照すると、可変等化計算回路１２２は、動的トラッキング許容範囲しきい値ＤＴＴＴを受取る。加算器２６０によって一定のロー信号アクティビティ値ＬＳＡＴＨがＤＴＴＴから減じられ、等化速度が増加し始める前にデッドゾーンを与えられる。ＬＳＡＴＨは通常、ＤＴＴＴ信号に対する信号雑音の影響を、デッドゾーンで除外するよう選択され、そのため、雑音が絶えず許可された等化速度をオープンする（増加する）ことはない。加算器２６０によって出力される信号は、割算器２６２において定数４（ＫＦＯＵＲ）で割られ、その結果は、定数乗算器２６４において一定の利得値ＧＬＥＲを乗じられる。定数ＧＬＥＲは、等化速度制限を計算するように用いられる利得である。そのような乗算の結果は、次に割算器回路２６６において定数３２で割られる。可変制限等化速度ＶＬＥＲは、最大値１として、または加算器２６０、割算器２６２および２６６ならびに定数乗算器２６４によってＤＴＴＴ信号に対して行なわれた計算の結果として、選択される。言い換えると、ＶＬＥＲは、最大値１かまたは
（ＤＴＴＴ−ＬＳＡＴＨ）×ＧＬＥＲ／１２８
と等しい。ここでＧＬＥＲ／１２８は好ましくは、利得許容範囲により生じたオフセットに比例して可変等化速度制限ＶＬＥＲを増加するように選択される。
【００６６】
計算された可変等化ドリフト修正ＣＶＬＥＡは、割算器２７０によって可変制限等化速度ＶＬＥＲの半分にされる。ＣＶＬＥＡは次に、最大値選択回路２７２によって、ＶＬＥＲの半分かまたは定数１（ＫＯＮＥ）のいずれかの最大値として選択される。ＣＶＬＥＡは最小値１を有し得るが、可変制限等化速度ＶＬＥＲが１に等しいと、交互のフレーム選択回路２４２（図８および図９）が中間値等化ＭＶＥＱ修正の１つおきのフレームを除去するので、ＣＶＬＥＡは実際に０．５に等しくなる。
【００６７】
同様に、クロスチャネル等化速度ＶＬＸＥは、まず、計算された可変等化ドリフト修正ＣＶＬＥＡをリミッタ回路２７４によって定数値２内に最初に制限することによって、計算される。結果として生じる制限された信号は、定数乗算器２７６において定数ＲＦＲを乗じられ、ここでＲＦＲは、ＳＳＦＤ更新プロセスを行なうのに必要なフレームの数とクロスチャネル等化プロセスを行なうのに必要なフレームの数とのフレーム速度比に等しい。
【００６８】
定数乗算器２７６からの値は、割算器回路２７８において定数値２（ＫＴＷＯ）で割られる。そのような除算の結果と定数値１との間の最大値が、最大値選択回路２８０によって選択され、可変クロスチャネル等化速度ＶＬＸＥになる。要約すると、ＶＬＸＥは以下のとおりに計算される。
【００６９】
もしＣＶＬＥＡ＝１であればＶＬＸＥ＝ＲＦＲ／２
またはもしＣＶＬＥＡ＞１であればＶＬＸＥ＝ＲＦＲ
また、フレーム選択論理２４４（図８および図９）により、ＶＬＥＲ＝１であると、ＳＳＦＤシステムのプロセスサイクル下でクロスチャネル等化が３つ目のフレームごとにしかインクリメントされないようになっている。これは、等化ドリフト修正１２０下のドリフト修正が、常にクロスチャネル等化回路１２６（図１）のクロスチャネル等化に勝るように、支配関係を確実にする。さらに、図８および図９の論理回路は、可変制限クロスチャネル等化速度ＶＬＸＥから、発生するクロスチャネルインクリメントを減じ、そのため、全修正が決してＶＬＸＥを超えることができない。これらの特徴は、１つのチャネル内で出力信号ＳＯ上に検出されない誤った値を引き起こすであろうレフト、センターまたはライトチャネルにおける障害が、クロスチャネル等化によって交差結合して出力がほかの２つの入力信号の境界の外に引かれてしまうことが決してないようにするものである。
【００７０】
図１１を参照すると、しきい値計算回路２９０が示される。具体的には、図１１は、さまざまなしきい値計算回路１３４としきい値外積分回路３００との間の配線を示す。たとえば、（図１２でより詳細に示される）可変しきい値計算回路１３４は、選択された出力信号ＳＯ、前の選択された出力信号ＳＯＰおよび可変制限等化速度ＶＥＬＲを受取り、レフト、センターおよびライトしきい値外積分回路３００に、動的トラッキング許容範囲しきい値ＤＴＴＴを出力する。レフト、センターおよびライトしきい値外積分回路３００は、それぞれレフト、センターおよびライトチャネルに対して絶対値動的トラッキングエラー信号を受取る。絶対値動的トラッキングエラー信号ＡＤＴＥは、その出力が入力の絶対値に等しい絶対値回路３０２によって発生される。
【００７１】
図１２を参照すると、動的トラッキング許容範囲しきい値ＤＴＴＴを発生する可変しきい値計算回路１３４が示される。ＤＴＴＴは本質的には、２つの成分、すなわち信号速度に正比例する成分ＲＧＥＮと、信号大きさの変化に正比例する成分ＧＧＥＮとからなる。速度から発生した成分ＲＧＥＮはタイムスキュー効果およびフィルタ許容範囲の補償をし、一方、利得から発生した成分ＧＧＥＮは利得許容範囲の補償をする。
【００７２】
速度から発生した成分回路３１０は、その出力がリミッタ回路３１４に与えられる加算器３１２において選択された出力信号ＳＯから前の選択された出力信号ＳＯＰを減じる。加算器３１２においての出力は、フレーム変更限界ＦＲＭＣＨＧＬＮに等しい最大値に制限され、潜在的なオーバフローを回避する。制限された信号は、割算器３１６において定数８で割られ、定数乗算器３１７において、信号速度Ｋ１ＴＴによって変化するＤＴＴＴに対する一定の利得を乗じられ、次に割算器３１８において定数値２で割られる。本質的には、定数値Ｋ１ＴＴは信号スケーリング目的のために１６で割られる。なぜなら、この発明のプロセスは好ましくは固定点整数算術演算において実現されるからである。パラメータＫ１ＴＴ／１６は、信号速度の関数であるトラッキングエラーの最悪の場合に等しいように選択される。割算器３１８によって出力される信号の絶対値は、絶対値回路３１９に入力され、信号速度成分ＲＧＥＮになる。ＲＧＥＮ成分は本質的には以下のとおりに計算される。
【００７３】
【数２】
0004285787.tif 000003
【００７４】
ここでＡＢＳは、大括弧内の量の絶対値がとられることを意味し、ＬＭは、丸括弧内の値が限定されることを意味する。
【００７５】
利得から発生した成分回路３２０は、選択された出力信号ＳＯを割算器３２２において定数値１６で割り、定数乗算器３２４においてそれからの結果にＫ２ＴＴの大きさで変化するＤＴＴＴ信号に対する一定の利得を乗じ、その結果を割算器３２６においての定数８で割る。割算器３２６からの結果は、加算器３２８に入力され、次に、加算器からの絶対値は、絶対値回路３３６によってとられると、利得から発生した成分ＧＧＥＮになる。利得から発生した成分回路３２０はまた、（可変制限等化速度ＶＬＥＲによってセットされる速度で制限される）リミッタ３３０、加算器３３２、遅延素子３３４、および加算器３２８からなるウォッシュアウト回路を含む。ウォッシュアウト回路は、可変等化速度ＶＬＥＲと同じ厳密な速度で機能し、そのため、等化が信号オフセットによって生じた利得許容範囲を減少するに従って、利得から発生した成分ＧＧＥＮが減少する。その結果、利得から発生した成分ＧＧＥＮは、以下の式に基づいて計算される。
【００７６】
ＧＧＥＮ＝ＡＢＳ［ＳＯ×Ｋ２ＴＴ×（Wash Out）］
ＲＧＥＮおよびＧＧＥＮ成分は、加算器３３８によって加算されて、組合された成分信号ＲＧＧＥＮを発生し、次に、デジタル積分器３４０および１次フィルタ３４４を含む保存フィルタによって処理される。デジタル積分器３４０は、遅延素子またはメモリ３４１および加算器３４２を含む。デジタル積分器はこの技術分野においてよく知られている。１次フィルタ３４４は、２つの割算器回路３６３および３６４と、加算器回路３６５と、乗算器回路３６６とを含み、乗算器回路３６６は、割算器回路３６３からの出力に、可変しきい値ＤＴＴＴの減衰速度に対する一定の利得（Ｋ２ＢＯ）を乗じる。１次減衰は、障害のある信号が、たとえば０に、迅速に降下すると、入力等化回路２４０が追いつくのを可能にする。
【００７７】
コンパレータ３４６および最大値選択回路３４８は、組合された成分信号ＲＧＧＥＮが増大するのを可能にし、したがって、可変しきい値ＤＴＴＴが遅延せずに増大するのを可能にするが、１次フィルタ３４４に基づいて、可変しきい値ＤＴＴＴが減少し得る速度を制限する。そのような減少速度は、本質的には減衰速度に対する一定の利得Ｋ２ＢＯによって調整される。ＤＴＴＴの最大値は、そのしきい値が動的トラッキング許容範囲しきい値限界ＤＴＴＴＬＭによってセットされるリミッタ３６８によって制限される。選択スイッチ３５０およびコンパレータ３６７は、しきい値ＤＴＴＴの可変成分が公称値ＮＯＭＴＨに固定されるのを可能にする。ＮＯＭＴＨが０でなければ、しきい値ＤＴＴＴの可変成分がＮＯＭＴＨの値に固定される。
【００７８】
図１３を参照すると、しきい値外積分回路３００は、しきい値外積分器十信号ＯＴＩを発生する。ＯＴＩ計数は、リミッタ回路３６０によって、積分トリップレベル値ＩＴＬに（加算器３５９からの）定数１を加えたものによって最大値で制限される。ＯＴＩ計数は、定数値０（ＫＺＥＲＯ）によって最小値で制限される。その結果、ＯＴＩ計数は予測可能であり、したがってしきい値外積分のトラッキング回数が予測可能である。
【００７９】
ＯＴＩＩ計数の過去の値ＯＴＩＩＰは、遅延素子３６１によって発生される。積分器はＯＴＩカウンタを形成する加算器３６３によって、過去のしきい値外積分値ＯＴＩＩＰに出力信号ＯＵＴＰＵＴを加える。各図には示されないが、信号に対する過去の値は一般に、そのいくつかは図に示されない遅延素子によって発生され、ここでは頭字「Ｐ」を付して示す。したがって、動的トラッキングエラーの絶対値ＡＤＴＥＩは、遅延素子（図示せず）によって発生され、信号ＡＤＴＥＩＰになる（ここでＩはＬ、ＣまたはＲに等しい）。
【００８０】
検出されたデータバス障害が（上で説明された）信号選択プロセスからすぐに除去されるように、禁止信号選択信号ＩＮＨＳＳＩが与えられ、それにより、データをバスに置くすべてのソースセンサに対して障害の誤ったラッチングを回避する。ＩＮＨＳＳＩ信号はＯＲゲート３６２において信号有効信号ＳＶｉでＯＲ処理され、そのため、信号が禁止されると、信号の有効性が失われることによって障害がセットされ得ない。同様に、信号が禁止されるかまたは外部モニタ禁止信号ＥＭＩＮＨがＴＲＵＥであると、障害監視ディセーブル信号ＦＭＯＮＤＩは、入力信号の間の比較誤りがＯＴＩ計数を増すのを妨げる。ＥＭＩＮＨは信号の有効性が失われるために障害のセッティングを阻止できない。なぜなら、ＥＭＩＮＨ信号が用いられる場合、信号有効信号ＳＶｉが障害の正しい表示を与えているはずだからである。所与のチャネルに対する信号禁止信号ＩＮＨＳＳＩがセットされると、信号有効信号ＳＶｉは信頼できるとはみなされない。信号有効メンテナンスリセット信号の過去の値ＳＶＭＲＩＰにより、拡張されたインターバルメンテナンスリセット入力信号ＥＩＭＲＩは、（おそらくは潜在的な論理レース問題を正すのに必要な）２フレームの持続期間を有するパルスとされる。メンテナンスリセット入力信号ＭＲＩにより、しきい値外積分計数ＯＴＩＩは０になり、それにより強制的に障害をクリアする。
【００８１】
そのようなシステムでは、入力信号が障害があると検出された後、信号等化および監視が継続し得る。信号動作が特定の時間、選択された出力の一致を再開すると、障害がアンラッチされ、入力信号を選択プロセスに回復させる。アンラッチングは特定できる回数に制限され、そのため、間欠的なかつモード依存障害が、メンテナンス作用によってリセットされるまで永久にラッチアウトされ得る。これは、不必要なメンテナンス除去を回避し、信号の利用を最大にしようとするものである。
【００８２】
図１４および図１５を参照すると、可変モニタドライバ回路３７０は、しきい値を大幅に超えるトラッキングエラーが、最小監視しきい値をかろうじて超えるトラッキングエラーよりはるかに高速に障害をトリップするように、時間大きさしきい値機能を実現する。時間大きさしきい値機能のプロットは図１５に示される。機能を機械的にする論理回路は図１４に示される。監視しきい値は、加算器３７１によって可変部分ＤＴＴＴに加えられる一定部分ＴＴＴ０からなる。図１２を参照して上で説明したように、可変部分ＤＴＴＴは、フィルタ許容範囲およびタイムスキュー効果によって引き起こされるトラッキングエラーを見越した信号速度で変化し、信号利得許容範囲によって引き起こされるトラッキングエラーを見越した信号大きさで変化する。変形ＤＴＴＴの大きさ部分は、等化が起こるのが可能となるのと同じ速度で消える（washes out）。
【００８３】
コンパレータ３７２によって、動的トラッキングエラーの絶対値ＡＤＴＥＩが監視しきい値の固定部分ＴＴＴ０より大きいかまたはこれに等しければ、一定のしきい値外積分器デクリメント値ＤＥＣが信号ＯＵＴＰＵＴとしてＯＴＩカウンタ３６３に出力される。それ以外の場合は、スイッチ３７７が、可変速度をＯＴＩカウンタ３６３に出力するように状態を変更する。
【００８４】
最小値選択回路３７４によって、しきい値外積分器速度信号ＯＩＳＤＩの最大値がＯＴＩカウンタが１フレームでインクリメントされ得る一定の最大値（すなわちＭＸＩＮＣ３２ＤＫＦＩ）をスケーリング係数３２で除したものによって確立される。絶対動的トラッキングエラー信号ＡＤＴＥＩの最小値またはＭＸＩＮＣ３２ＤＫＦＩは乗算回路３７８に入力され、これは、最小の選択された値に、図１５に示されたＫＦＩの傾斜率を乗じる。乗算器回路３７８は、しきい値超過を障害計数に関連させる一定の利得（すなわちＫＦＩ）を乗じ、その量を３２で割る。
【００８５】
ＡＮＤゲート３７６は、トラッキング許容範囲しきい値超過信号ＯＩＳＤＩと、ＯＩＳＤＩの前の値（ＯＩＳＤＩＰ）とを受取る。ＡＮＤゲート３７６は、第１のフレーム排他演算論理として機能し、これは、しきい値外積分器信号ＯＴＩがカウントアップして障害検出を始める前に、監視しきい値を連続して２つのフレームだけ超えることを必要とする。ＡＮＤゲート３７８への両方の入力がＴＲＵＥであれば、スイッチ３７９は状態を変更し、乗算器回路３７８からの可変速度が信号ＯＵＴＰＵＴとしてＯＴＩカウンタ３６３に出力される。これは、非同期動作に対して保護をもたらし、そのため、時間的に先行するチャネルが最初にステップ変化を経ても、ほかのチャネルがそのステップ変化を認識するだけの時間がたつまで、障害を検出し始めない。
【００８６】
図１６を参照すると、障害ラッチング論理回路３７５が示される。図１６は具体的には、レフト、センターおよびライト信号障害ラッチング回路３８０を備えた障害ラッチング論理回路３７５の配線を示す。障害ラッチング論理回路３７５は一般に見るとわかる。障害ラッチング論理３７５は、３つの障害が検出されかつＢＰＬがＦＡＬＳＥであると、障害計数リセット禁止ＦＣＲＰ値に障害計数ＦＣＴをロードする。この目的は、（たとえば飛行中に）全障害が発生した後、（たとえば地上で）ＢＰＬ信号がＴＲＵＥになりかつ１つ以上の入力が公称値と一致するとき、信号が進み（tracking in ）リセットするのを妨げることである。
【００８７】
受動的な障害が、Ｆ２ＢＶ信号によって両方の残りの入力に対して障害をセットする「Ｆ２ＢＶ障害事象」を引き起こすと、障害ラッチング論理３７５は、メンテナンステストが実行され、良好な入力信号に対して障害をクリアするのを可能にする。その後、障害ラッチング論理３７５は、受動的に障害のある入力信号が進みクリアするのを妨げる。障害ラッチング論理３７５は、いくつかのチャネルがＦＣＲＰ限界にカウントアップしており、ほかのものがＦＣＲＰ限界にカウントアップしていない場合、３つの障害がラッチされる併合障害状態の問題を回避する。
【００８８】
図１７を参照すると、信号障害ラッチング回路３８０は、障害ラッチ信号ＦＩ（Ｉ＝Ｌ、Ｃ、Ｒ）を出力するＯＲゲート３８２によって障害ラッチを実現する。ＦＩの過去の値（すなわちＦＩＰ）は同じＯＲゲート３８２にフィードバックされる。前の値によるリセットおよびリセット障害ラッチ信号ＲＳＴＳＷＩＰによって駆動される選択スイッチ３８４は、障害をセットする入力のどれもＴＲＵＥでなければ、フィードバックループをオープンし、障害表示がアンラッチする（ＦＩ信号を中断する）のを可能にする。ＯＲゲート３８２へのいくつかの入力は、ラッチをセットするかまたは障害表示ＦＩを保持することができる。第１は、コンパレータ３８６による、ＩＴＬと等しいかまたはこれより大きいＯＴＩＩ（最後のＩ＝Ｌ、Ｃ、Ｒ）と少なくとも２の有効ＯＲ信号Ｉが有効でないことを示す信号ＡＬ２ＶＮＶＩとによる障害のセットである。ＡＬ２ＶＮＶＩ信号とのインタロックは如何なる最初の障害もセットするのを可能にする。しかしながら、第２の障害については、それは、無効信号だけを障害にセットするのを可能にするか、または両方が有効である場合、Ｆ２ＢＶパルスが両方の信号に対して障害をセットするのを可能にする。無効信号に対する第２の障害の正しい識別を得るために、信号障害ラッチング回路３８０におけるタイミングが問題である。したがって、上流信号ソース有効性監視は、ＳＳＦＤ比較監視より高速でなければならない。しかしながら、ＳＳＦＤ有効性持続時間がＳＳＦＤ比較監視持続時間より短くなくてもよい。
【００８９】
ＯＲゲート３８２への第２の入力は、コンパレータ３８８による、障害計数信号ＦＣＴＩと障害計数リセット禁止信号ＦＣＲＰとの比較から導き出される。コンパレータ３８８から結果として生じる信号は、障害計数ＦＣＴＩが障害計数リセット禁止限界ＦＣＲＰに等しくなると、障害をラッチされた状態に保持する。選択スイッチ３９０は、障害計数トリガＦＣＣＴと信号Ｉに対する拡張されたインターバルメンテナンスリセットＥＩＭＲＩとを受取るＯＲゲート３８９からの出力によって駆動される。選択スイッチは、ＦＣＴＩ計数を、（不揮発性メモリ内にストアされる）不揮発性障害計数ＮＶＦＣＩの初期設定値にロードする。障害状態統合は典型的には障害計数ＦＣＴＩを０かまたはＦＣＲＰにセットする。メンテナンステストは、障害計数を０にセットし、障害ラッチをクリアする。障害がまだセットされていない場合、障害計数ＦＣＴＩをＦＣＲＰの値にロードすると、障害をセットする。この特徴は、すべての動作チャネルにわたって障害計数値を０かまたはＦＣＲＰに統合するだけで、信号障害ラッチング回路３８０が障害ラッチ状態を統合するのを可能にする。
【００９０】
ＯＲゲート３８２への第３の入力は、ＡＮＤゲート３９２による、（２つの障害および両方の入力が有効であるときに発生する）セットパルスＳＦ２ＢＶとＩＮＨＳＳＩとのＡＮＤ演算から導き出される。ＡＮＤゲート３９２からの出力は、セット障害２両方有効信号ＳＦ２ＢＶが発生すると、すべての信号に対して障害をラッチする。ＳＦ２ＢＶ信号が発生するときに入力信号が禁止されると、そのようなラッチングが阻止され、すなわち、禁止が信号の既存の障害状態に対するいかなる変化も妨げる。
【００９１】
リセット障害ラッチ信号ＲＳＴＳＷＩは、２つの条件下でラッチを不能化するかまたはオープンする。第１に、ＯＴＩカウンタが０にデクリメントして戻され、ＦＣＴ信号がＦＣＲＰ信号より小さく、すべての３つの入力が分離されない場合である。第２に、拡張された内部メンテナンスリセット信号ＥＩＭＲＩがパルスされた場合である。３つの入力すべてが分離されると、ＯＴＩカウントダウンによって障害ラッチがリセットされない。なぜなら、入力信号が追従すべき（track in）有効出力がないからである。しかしながら、信号は、障害ラッチのセットなしに信号禁止によって分離され得る。
【００９２】
禁止された信号は、禁止がなくなると信号セレクタアセンブリ２３０に回復される。ＥＩＭＲＩ信号は、強制的にＯＴＩカウントを０にクリアし、そのため、それは常に障害をアンラッチできる。障害が依然としてアクティブであれば、それは再びセットされる。
【００９３】
信号障害ラッチング回路３８０では、ＢＰＬ信号がＴＲＵＥにセットされるときにチャネルに対するそれぞれの障害ラッチがラッチされなければ、ＢＰＬ信号が再びＦＡＬＳＥにセットされるまで、（ＲＳＴＳＷ信号によって駆動される）ラッチイネーブルスイッチがオープンし、オープンのままである。ラッチイネーブルスイッチがオープンであるので、ＯＴＩ計数が積分トリップレベルＩＴＬに等しいかまたはこれより大きいと障害が示され、ＯＴＩ計数がＩＴＬ未満にデクリメントされると表示がすぐにクリアされる。これにより、整備員には、地上メンテナンス動作により引き起こされる障害がいつ修正されるかが迅速に表示される。たとえば、コネクタをオープンすることによって地上で障害が引き起こされると、コネクタが再び接続された後、障害表示が迅速にクリアされる。
【００９４】
ＢＰＬ信号がＦＡＬＳＥにセットされた状態でラッチする障害（たとえばインエアーモード）は、ＢＰＬ信号がＴＲＵＥにセットされた状態で障害表示（ＦＩおよびＦＡＩの両方）が地上でクリアされる前に、０までデクリメントされなければならない。これが生じるのは、ＦＩフラグがＦＡＬＳＥにセットされるまでＲＳＴＳＷスイッチがオープンしないからである。信号アクティビティならびに間欠およびモード依存障害でしか検出可能でない受動的障害に対するラッチされた障害状態を維持するために、ＦＣＲＰパラメータは好ましくは、１回の飛行の間、障害計数がＦＣＲＰ値にインクリメントされるのに十分小さいように、選択される。
【００９５】
ケーススイッチ３９２は、障害計数が３つのモードのうちのどれで動作するかを決定する。３つのモードは障害計数イネーブル信号ＦＣＮＴＥＮによって選択される。ＦＣＮＴＥＮが１にセットされる第１のモードでは、障害がカウントされない。このモードは、制限されないトラックインおよび障害リセット能力を有することが望まれる場合に選択されるべきである。第２のモードにおいては、ＦＣＮＴＥＮが２にセットされると、有効性および比較障害の両方がカウントされる。このモードは、間欠有効性障害に対して永久的な障害をラッチすることが望ましい場合に選択されるべきである。第３のモードにおいては、ＦＣＮＴＥＮが３にセットされると、比較障害だけがカウントされる。このモードは、信号ソースにおける有効性監視がそのモード依存および間欠障害を永久的にラッチすることが期待される場合、または、間欠有効性障害が動作上の問題を引き起こさない場合に選択されるべきである。
【００９６】
図１８を参照すると、出力状態論理回路１４２が示され、これは一般に見るとわかる。出力信号有効信号ＯＳＶは、ＡＮＤゲート４００によって１つのフレーム遅延でそれ自身の過去の値とＡＮＤ処理され、ＯＳＶ信号がＴＲＵＥになるのを可能にする。この遅延は、すべての有効な入力が禁止されている状態から回復する際に、出力がまだＮＯＭＶＡＬにセットされている間に１フレームに対する出力信号ＳＯが有効であると宣言してしまうのを避けるために必要なものである。ＮＯＲゲート４０２は、出力が有効信号ＳＯＶでなければ、またはＳＳＦＤシステム１００がＳＴＡＲＴ信号に基づくそのＳＴＡＲＴモードでなければ、ブロック等化信号ＢＬＫＥＱを発生し、高速等化が起こるのを阻止する。ＮＯＲゲート４０２へのＯＳＶ入力においては遅延の付加的なフレームを有する必要がない。なぜなら、この発明の計算シーケンスが好ましくは、（図２２に示されるように）等化の後、出力状態論理を処理するからである。
【００９７】
図１９を参照すると、クロスチャネル等化シーケンサ回路４１０が示され、これは一般に見るとわかる。この論理は、クロスチャネル等化がデータバスに与える影響が最小になるように、ＶＬＸＥ信号の計算が１００ｍｓｅｃ（最長フレーム時間）ごとに起こるようシーケンスする。
【００９８】
図２０を参照すると、クロスチャネル等化回路４２０が示される。この回路は、２入力動作に対して、冗長チャネルに対する出力が同じ選択された静的値に追従するのを確実にするという問題を解決する。出力が追従すべき何らかの規定されたターゲットまたはクロスチャネル等化のいずれもなければ、チャネル間のＳＳＦＤ出力は入力間の差と同じだけ異なり得る。
【００９９】
２入力動作に対して冗長チャネルからのＳＳＦＤ出力を追従させるという問題に対する以前の解決策では、一般に２つの入力に対するローパス値の平均を出力のローパス値に対するターゲットとして用いている。このアプローチの欠点は、いずれかの入力上のスロードリフト障害が、障害が検出される前に、入力の通常の境界を超える方向に出力を引いてしまうことである。さらに、このアプローチは、チャネルトラッキングを確実にするのに、冗長制御チャネル間で入力障害を反対称的に発生させないことに依存する。したがって、すべての冗長チャネルにわたってＳＳＦＤ出力のトラッキングを確実にするのに、ある種のフルタイムクロスチャネル障害状態統合が必要である。
【０１００】
クロスチャネル等化回路４２０は、いくつかの利点をもたらす。２つの入力のうちの１つがスロードリフト障害を引き起こすと、出力は典型的にはスロードリフトに従わず、したがって、出力の最小ドリフトで障害が検出される。クロスチャネルデータは非常に低速度で（たとえば１００ｍｓｅｃごとに）交換でき、したがって、チャネル間のタイムスキューが等化エラーを引き起こさない。チャネル出力は、障害がチャネル間で反対称的に検出される場合でさえ、依然として追従するように強制される。したがって、フルタイム障害状態統合がなければ良好なチャネルトラッキングが得られる。
【０１０１】
どのようにクロスチャネル修正が計算されるかについての詳細は図２０に示される。選択された出力信号ＳＯは、遅延素子４２２によって、８番目のマイナーフレームごとに遅延されるかまたはサンプリングされ、クロスチャネル等化において用いられるＳＯの前の状態信号ＳＯ８Ｐを発生する。２つの非選択チャネルからの信号（他の１および他の２の信号）は、遅延素子（図示せず）によって同様にサンプリングされ、８番目のマイナーフレーム（たとえば１００ｍｓｅｃ）ごとにサンプリングされると、他のチャネル１および２に対する選択された出力信号である信号ＳＯ８ＯＴＨ１およびＳＯ８ＯＴＨ２を発生する。ＳＯ８ＯＴＨ１およびＳＯ８ＯＴＨ２信号は、それぞれ加算器４２４および４２６によってＳＯ８Ｐ信号から減じられる。同様に、ＳＯ８ＯＴＨ１およびＳＯ８ＯＴＨ２信号は、それぞれ加算器４２８および４３０によって選択された出力信号ＳＯから減じられる。加算器４２４、４２６、４２８および４３０によるそのような減算の結果の絶対値は、それぞれ絶対値回路４３４、４３６、４３８および４４０によってとられる。
【０１０２】
１００ｍｓｅｃサンプル速度では非常に重大であるかもしれないタイムスキュー効果を等化するのを防ぐために、コンパレータ４４１および４４２は、それぞれＳＯ８ＯＴＨ１およびＳＯ８ＯＴＨ２信号からの最後のサンプルと、選択された出力信号ＳＯを発生する選択されたチャネルからの最後のサンプル、および選択されたチャネルＳＯ８Ｐからの前のサンプルの両方とを比較する。コンパレータ４４１による比較が、他のチャネル１が選択されたチャネルほど正でないことを示すと、スイッチ４４６が状態を変更し、２つの比較のうちの小さいものが、リミッタ４４８によって可変制限クロスチャネル等化速度ＶＬＸＥを超えないように制限される。同様に、コンパレータ４４２による比較が、他のチャネル２が選択されたチャネルほど正でないことを示すと、スイッチ４５２が状態を変更し、２つの比較のうちの小さいものが、リミッタ４５４によってＶＬＸＥを超えないように制限される。リミッタ４４８および４５４からの値は、加算器４５０において合計され、他のチャネルに対する等化修正を生じる。割算器回路４５６は、他のチャネル１および他のチャネル２に対する等化修正を平均することによって、クロスチャネル等化信号ＸＣＥＱ８０を発生する。
【０１０３】
加算器４２４、４２６、４２８および４３０からの出力は、それぞれ符号回路４６４、４６６、４６８および４７０の転送のＹ入力に入力される。定数値１は、符号回路４６４、４６６、４６８および４７０の転送のＸ入力に入力される。符号回路の転送は、Ｙ入力信号が正の値を有すると、Ｘ信号がそれから出力されるように、動作する。それ以外の場合は、Ｙ信号入力が負の値を有すると、Ｘ入力の負の値がそれから出力される。
【０１０４】
他のチャネル１に対応する符号回路４６４および４６８の転送に対する出力は、コンパレータ４７１に入力され、一方、他のチャネル２に対する符号回路４６６および４７０の転送からの出力は、コンパレータ４７２に入力される。コンパレータ４７１および４７２への２つの入力が等しくなければ、コンパレータはそれぞれＯＲゲート４７３および４７４に信号を出力する。他のチャネル１および他のチャネル２に対する障害信号（ＦＯＴＨ１およびＦＯＴＨ２）はまた、それぞれＯＲゲート４７３および４７４に入力される。ＯＲゲート４７３からの出力は選択スイッチ４７６および４７８に与えられ、このため、スイッチが状態を変更し、０の定数値をそれぞれ絶対値回路４３８および４３４に入力する。同様に、ＯＲゲート４７４の出力は選択スイッチ４８０および４８２に与えられ、選択スイッチ４８０および４８２はそれに応答して状態を変更し、０の定数値をそれぞれ絶対値回路４３６および４４０に与える。
【０１０５】
ローカルサンプルの現在の値と過去の値との比較が逆の符号であり、したがってコンパレータ４７１および４７２において等しくないと認識されると、チャネルの差はタイムスキュー効果より小さいので、等化は必要ではない。他のチャネル１および他のチャネル２に対する等化が逆の符号であれば、ローカルチャネルが中間値チャネルであり、そのため、等化が必要ではない。両方の差が限界値ＶＬＸＥより大きく、逆の符号を有すると、リミッタ４４８および４５４からの出力が打ち消され、中間値チャネルの移動が起こらない。リミッタ４４８および４５４からの出力が等しく、同じ値を有すると、ＸＣＥＱ８０信号は＋または−ＶＬＸＥ速度の限界値を有する。３つのチャネルが動作しているので、等化は、チャネルが非常に近くなるまで２つの外側のチャネルを中間値チャネルの方向に引くように働き、次に、すべてのチャネルが一致するまで各チャネルが他の２つのチャネルの間を移動しようとする。チャネルの１つに障害があれば、チャネルが一致するまで各ローカルチャネルが他の動作チャネルの方向に引かれる。
【０１０６】
図２１を参照すると、レフト、センターおよびライトチャネルから等化信号ＥＬ、ＥＣおよびＥＲを受取るアバランシェモニタ回路４９０が示される。等化信号ＥＬ、ＥＣおよびＥＲは、図２１に示されるように、互いに加えられるかまたは互いから減じられ、ＴＲＵＥ／ＦＡＬＳＥ回路４９２、４９４および４９６に入力される。ＴＲＵＥ／ＦＡＬＳＥ回路４９２、４９４および４９６は、入力信号がしきい値ＴＨを超えると、アバランシェ条件信号ＡＶＬＣ（すなわちＴＲＵＥ値）を出力する。
【０１０７】
しきい値ＴＨは、限界静的等化ＬＳＥの値にセットされ、１を減じられ、そのため、ＬＳＥ限界に飽和するいかなる信号等化器１０２、１０４または１０６も、アバランシェモニタ回路４９０を連続的にトリップされる（ＡＶＬＣ信号を連続的に出力する）状態に保持できる。アバランシェモニタ回路４９０では、２つの入力のいかなる組合せもそのため中間値入力に障害がおき得るような十分な静的ひろがりを有すると、すべての入力のアバランシェ障害が発生するかもしれないので、ＡＶＬＣ信号が出力される。アバランシェモニタ回路４９０は３つの入力動作だけに適用可能である。アバランシェ監視または警告回路は当業者に公知である。
【０１０８】
図２２を参照すると、この発明のＳＳＦＤシステム１００がフローチャート形式において示され、上述の回路によって行なわれる一連の動作を示す。上で言及されたように、この発明の代替の好ましい実施例は上述の回路をソフトウェアプログラムに組入れ、ソフトウェアプログラムは１つ以上のコンピュータ上で動作する。図２２のフローチャートは見たとおりである。
【０１０９】
図２３を参照すると、ＳＳＦＤシステム１００は、さまざまな入力および出力信号を有する１つのブロックとして示される。図２４は、図２３の入力および出力信号を簡単に説明する。図２３および図２４は、ＳＳＦＤシステム１００に必要な入力信号と、システムがそれから発生する信号とを示す。
【０１１０】
上の詳細な説明を一部分は特定の回路の点から表わしているが、当業者は、この開示された発明の目的を達成するために回路の多くの他の変更例が用いられ得ることを理解するであろう。当業者は、この発明の上述の回路がソフトウェアプログラムにおいて用いるのに容易に適用可能であり、回路の同じ機能をもたらすことを認識するであろう。したがって、上述の実施例のさまざまな等価な変形例がこの発明の精神および範囲から逸脱せずに行なわれ得ることが理解される。したがって、この発明は前掲の特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【図１】この発明の信号選択および障害検出システムのハイレベルなブロック図である。
【図２】この発明の信号選択および障害検出システムのブロック図であり、図１のシステムを後の詳細な図において編成されるように示す。
【図３】（Ａ）は図２のシステムのためのスタートアップ初期設定論理回路を示す概略図であり、（Ｂ）は図２のシステムのためのスタートアップ初期設定論理回路を示す概略図である。
【図４】図２のシステムのためのスタートアップタイミング論理回路の概略図である。
【図５】図２のシステムのための有効性状態論理回路の概略図である。
【図６】図２のシステムのための出力選択論理回路の部分概略ブロック図である。
【図７】図２のシステムのための信号選択回路の部分概略ブロック図である。
【図８】図２のシステムのための入力等化回路の部分概略ブロック図の上部分である。
【図９】図２のシステムのための入力等化回路の部分概略ブロック図の下部分である。
【図１０】図８および図９の入力等化回路のための可変等化計算回路の概略図である。
【図１１】図２のシステムのためのしきい値計算回路の部分概略ブロック図である。
【図１２】図１１のしきい値計算回路のための可変しきい値計算回路の概略図である。
【図１３】図１１のしきい値計算回路のためのしきい値外積分回路の部分概略ブロック図である。
【図１４】図２のしきい値外積分回路のための可変モニタドライバ回路の概略図である。
【図１５】図１４の可変モニタドライバ回路の出力対入力のプロットを含むブロック図である。
【図１６】図２のシステムのための障害ラッチング論理回路の部分ブロック概略図である。
【図１７】図１６の障害ラッチング論理回路のための信号障害ラッチング回路の概略図である。
【図１８】図２のシステムにおいて用いるための出力状態論理回路の概略図である。
【図１９】図２のシステムで用いるためのクロスチャネル等化シーケンサ回路の概略図である。
【図２０】図２のシステムにおいて用いるためのクロスチャネル等化回路の概略図である。
【図２１】図２のシステムにおいて用いるためのアバランシェモニタ回路の概略図である。
【図２２】図２のシステム下の動作のシーケンスを示すブロック図である。
【図２３】この発明の信号選択および障害検出システムのための入力および出力信号を示す図１のシステムのアイコンの図である。
【図２４】図２３の入力および出力信号ならびに対応する値および定義の表の図である。
【図２５】図１ないし図２２に示される信号ならびに信号の対応するタイプおよび説明の表の図である。
【図２６】図１ないし図２２に示される信号ならびに信号の対応するタイプおよび説明の表の図である。
【図２７】図１ないし図２２に示される信号ならびに信号の対応するタイプおよび説明の表の図である。
【図２８】図１ないし図２２に示される信号ならびに信号の対応するタイプおよび説明の表の図である。
【図２９】図１ないし図２２に示される信号ならびに信号の対応するタイプおよび説明の表の図である。
【図３０】図１ないし図２２に示される信号ならびに信号の対応するタイプおよび説明の表の図である。
【符号の説明】
１００  信号選択および障害検出システム
１０２  レフト入力信号等化ブロック
１０８  中間値信号選択および障害分離ブロック
１１０  加算器
１１２  積分等化器
１１４  加算器
１１６  等化速度リミッタ
１１８  加算器
１２０  等化ドリフト修正器
１２２  可変等化計算ブロック
１２４  加算器
１２６  クロスチャネル等化ブロック
１３０  ボーティングモード選択ブロック
１３４  可変しきい値計算ブロック
１３６  レフト障害検出および分離ブロック
１４２  出力状態論理ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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