(57)【特許請求の範囲】
【請求項１】
メモリセルのアレーを収容するためのメモリセルアレー領域と、論理デバイスを収容するための周辺領域とを有する半導体基板にメモリデバイスを形成する方法において、
隣接する前記半導体基板の部分とは異なる導電型を有する複数の第１領域を前記半導体基板に形成し、
前記半導体基板のメモリセルアレー領域上に配置されてそこから絶縁された導電性材料の複数のフローティングゲートをその一部が前記第１領域に部分的に重畳するように形成し、
前記フローティングゲート上に第１絶縁材料を形成し、
前記第１絶縁材料上に配置された第１部分、前記フローティングゲートの１つに隣接して前記半導体基板のその表面に垂直な断面から見て横方向にそれぞれ配置されそしてそこから絶縁され、前記第１部分に隣接する第２部分、及び前記基板の周辺領域上に配置されてそこから絶縁され、前記第２部分に隣接する第３部分を有する第１導電性材料を前記半導体基板上に形成し、
前記第１導電性材料の第１部分、第２部分、及び第３部分上に各々配置された第１、第２、及び第３部分を有する第２絶縁材料を前記第１導電性材料の上に形成し、
前記第２絶縁材料の第３部分の上にパターン化されたダミー材料を形成し、
化学的−機械的研磨プロセスを適用して、
前記第２絶縁材料の第１部分と、
前記第１導電性材料の第１部分と、
前記パターン化されたダミー材料と、
前記第１絶縁材料の上部と、
前記第１導電性材料の第２部分の上部と、
前記第２絶縁材料の第２部分の上部と、
前記第２絶縁材料の第３部分の上部と、
を除去し、
前記第１絶縁材料と、前記第１導電性材料の第２部分と、前記第２絶縁材料の第２部分及び第３部分とは、全て、その上面部分が露出されて互いに実質的に同一平面である状態で残され、
エッチングプロセスを適用して、前記第２絶縁材料の第２部分と第３部分を除去し、前記第１導電性材料の第３部分を除去し、
前記第１導電性材料の第２部分は制御ゲートを構成するものであり、そして
前記半導体基板に複数の第２領域を形成し、その各々がそれに隣接する基板の部分とは異なる導電型を有し、前記第２領域の各々が前記第１領域から離間され、前記フローティングゲート及び前記制御ゲートが前記半導体基板の前記メモリセルアレー領域上に形成された前記第１領域と前記第２領域の間の前記半導体基板上の領域にあるようにする、
という段階を備えた方法。
【請求項２】
前記エッチングプロセスを適用して、前記第２絶縁材料の第２部分と第３部分を除去し、前記第１導電性材料の第３部分を除去する前記段階は、前記化学的−機械的研磨プロセスの後に、前記第１導電性材料の第２部分の露出された上面部分の上に材料の保護層を形成し、
前記第２絶縁材料の残り部分を除去し、そして
材料の前記保護層の下に配置されてそれにより保護されるものでない第１導電性材料の部分を除去し、前記第１導電性材料のブロックが、各々、１つのフローティングゲートに隣接して前記半導体基板のその表面に垂直な断面から見て横方向に配置されてそこから絶縁されて残されるようにする段階を更に含む請求項１に記載の方法。
【請求項３】
前記保護層の形成は、前記第１導電性材料の第２部分の露出された上面部分を酸化することを含む請求項２に記載の方法。
【請求項４】
前記第１絶縁材料の形成は、前記フローティングゲートの上面を酸化する段階を含む請求項１に記載の方法。
【請求項５】
前記第１絶縁材料の形成は、前記フローティングゲートの酸化された各上面の上に絶縁材料のスペーサを形成する段階を更に含む請求項４に記載の方法。
【請求項６】
前記第１導電性材料のブロックの各々は、
前記フローティングゲートの１つに隣接して前記半導体基板のその表面に垂直な断面から見て横方向に配置されそしてそこから絶縁された下部と、
前記絶縁材料のスペーサの１つに隣接して前記半導体基板のその表面に垂直な断面から見て横方向に配置されそして部分的に前記フローティングゲートの内の１つの上にまで延びる上部と、
を備えた請求項５に記載の方法。
【請求項７】
前記パターン化されたダミー材料は、当該ダミー材料の上面の前記半導体基板より上側の高さが、前記第２絶縁材料の第１部分の上面の高さに実質的に等しいように形成される請求項１に記載の方法。
【請求項８】
前記パターン化されたダミー材料の形成は、更に、
前記第２絶縁材料の上にダミー材料の層を形成し、
前記第２絶縁材料の上にマスキング材料の層を形成し、そして
前記第２絶縁材料の所定のパターンを選択的に除去するためのマスキングプロセスを実行し、残留する前記ダミー材料が、前記第２絶縁材料の第３部分の上に所定のパターンで配置されて残されるようにする、
という段階を含む請求項７に記載の方法。
【請求項９】
前記所定のパターンは、ストライプである請求項８に記載の方法。
【請求項１０】
前記ダミー材料層の形成は、
前記第２絶縁材料の上に第１材料層を形成し、そして
前記第１材料層の上に第２材料層を形成するという段階を含み、
前記第１材料及び前記第２材料は互いに異なるが、一緒に前記ダミー材料を構成するものである請求項８に記載の方法。
【請求項１１】
前記化学的−機械的研磨プロセスの後で、前記基板に前記第２領域を形成する前に、前記基板の周辺領域の上に配置されてそこから絶縁された複数の導電性材料ブロックを形成し、そして
前記基板に複数の第３領域及び第４領域を形成し、その各々は、それに隣接する基板の部分とは異なる導電型を有し、当該第３領域の各々は、当該第４領域の１つから離間されて、それらの間にチャンネル領域を画成し、そして前記複数の導電性材料ブロックの各々は、前記チャンネル領域の１つの上に配置されてそこから絶縁されるようにする、
という段階を含む請求項１に記載の方法。
【請求項１２】
前記基板のメモリセルアレー領域は、更に、ストラップセルを収容するためのストラップ領域を含み、更に、
前記化学的−機械的研磨プロセスの前に、前記基板のストラップ領域の上に絶縁材料層を形成し、及び
前記絶縁材料層の上に複数の絶縁材料ブロックを形成する、という段階を含み、
前記第１導電性材料の形成は、更に、前記ストラップ領域上に第１導電性材料の第４部分を形成することを含み、そして前記化学的−機械的研磨プロセスは、更に、前記複数の絶縁材料ブロックの上部及び前記第１導電性材料の第４部分の上部を除去して、その上面部分を露出させそして互いに実質的に同一平面として残すようにすることを含む請求項１に記載の方法。
【請求項１３】
前記化学的−機械的研磨プロセスは、更に、前記複数の絶縁材料ブロックの上面部分及び前記第１導電性材料の第４部分の上面部分を、前記第１絶縁材料の上面部分、前記第１導電性材料の第２部分、及び前記第２絶縁材料の第３部分と実質的に同一平面にする請求項１２に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に、半導体不揮発性メモリセルのアレーを、それらのメモリセルとの電気的接点を形成するためのストラップ領域、及びそのメモリセルアレーの動作に関する論理デバイスを収容するための周辺領域と一緒に形成する方法に係る。
【０００２】
【従来の技術】
電荷を蓄積するためのフローティングゲートを使用する不揮発性半導体メモリセル、及び半導体基板に形成されたこのような不揮発性メモリセルのメモリアレーは、この分野で良く知られている。典型的に、このようなフローティングゲートメモリセルは、スプリットゲート型、スタックゲート型、又はその組み合わせである。
半導体フローティングゲートメモリセルアレーの製造に直面した問題の１つは、ソース、ドレイン、制御ゲート及びフローティングゲートのような種々の要素の整列である。半導体集積処理のデザインルールが緩和されて最小リソグラフィー特徴が減少するにつれて、正確な整列の必要性がより厳密になってきた。又、種々の部品の整列は、半導体製品の製造の収率も決定する。
【０００３】
自己整列は、この分野で良く知られている。自己整列とは、１つ以上の材料を伴う１つ以上のステップを処理する行為で、そのステップ処理において特徴が互いに自動的に整列されることを言う。従って、自己整列は、メモリセル構造体を形成するのに必要なマスキングステップの数を最小にし、そしてこのような構造体をより小さな寸法へスケールダウンする能力を向上させる。
【０００４】
メモリセルアレーの製造においては、メモリセルの全アレーを横切って延びるセルエレメントを形成することも知られている。例えば、アレーが分離領域及び活性領域のインターレースされた列を有し、そして各活性領域に複数のメモリセルがある状態では、制御ゲート、ソース領域、ドレイン領域等のメモリセルエレメントを、メモリセルの全行又は列を横切って連続的に延びるように形成することができる。ターゲット行／列の全メモリセルに対してこのようなエレメントに等しい電圧を確保するために、ストラップ領域を使用して、連続的に形成されたメモリセルエレメントの長さに沿って多数の電気的接続を設け、その影響を受ける行／列の全メモリセルに均一な電圧が印加されるようにしている。
【０００５】
図１は、既知のストラップ領域デザインを示す。ストラップ領域１は、メモリセルアレー２に並んで形成される。メモリセルアレー２は、活性領域３の列が、分離領域４の列とインターレースされたものを含む。メモリセル対５の行は、ワードライン６及びソースライン７がメモリセルの行に沿って延びる状態で形成され、メモリセルの各対は、２つのワードライン６を有し、単一のソースライン７を共用している。（当業者であれば、ソース及びドレインという語は、交換可能であることが分かろう。更に、ワードラインは、フローティングゲートメモリセルの制御ゲートに接続される。従って、制御ゲート又は制御ゲートラインという語は、ワードラインという語と交換可能に使用してもよい。）通常、ワードライン及びソースラインは、ポリシリコン又はポリシリサイド又はサリサイド材料で形成される。従って、これらのラインをストラップするのに純粋な金属ラインが使用される。ストラップセル８は、ストラップ領域１を横切るときに制御ゲート６及びソースライン７上に形成される。次いで、電気接点９ａ及び９ｂが、制御ゲート（ワード）ライン６及びソースライン７上に金属ライン（図示せず）によって各々形成され、この金属ラインは、図１に示すアレー上に配置されてワードライン方向に延びそしてそこから電気的に絶縁されて、制御ゲート６及びソースライン７の種々の行に所望の電圧を供給する。
【０００６】
【発明が解決しようとする課題】
理想的には、大きなメモリアレーの場合、複数のストラップ領域がメモリセルアレー内でインターレースされる（例えば、ワードライン方向に１２８セルごとに１つのストラップ領域がある）。ストラップ領域は、メモリセルアレーを形成するのに使用されるプロセスステップで同時に形成されるのが好ましい。
デバイスの幾何学形状が小さくなるにつれて、ストラップ領域８への電気的接続を確実に形成することが益々困難になる。ワードライン６は、ソースライン７に非常に接近しており、そして小さなデバイス形状では更に接近する。制御ゲートライン６とソースライン７との間の距離が縮まるにつれて、接点９ａ及び９ｂを適切に形成することが更に困難になる。例えば、制御ゲートライン６の接点の１つがその隣接ソースライン７に向かって僅かにシフトしただけでも、ワードライン６及びソースライン７の両方の上に接点が形成され、従って、それら２つを短絡させることになる。更に、接点形成ステップの許容度を高めるためにストラップセルを拡大しそして分離する余裕が単に存在しない。
【０００７】
又、メモリセル及びストラップ領域が形成されるときには１つ以上の論理又は周辺領域も基板上に形成される。周辺領域は、通常、同じシリコン基板上にメモリセルアレーに隣接して形成される。論理デバイス（即ちＭＯＳＦＥＴ等）は、これら領域に形成されて、メモリセルアレーを動作するか、又はメモリセルアレーに関連した論理機能を遂行する。メモリセルアレーに並んでこのような論理デバイスを形成するために、メモリセル、論理デバイス及びストラップ領域が同じ処理ステップの幾つかを使用して形成される。例えば、論理デバイス及びメモリセルに対するポリ層のようなあるエレメントは、しばしば、同じ処理ステップで形成され、従って、これらエレメントの形成が一緒に結合される。これは、メモリセルのエレメントに悪影響を及ぼすことなく論理デバイスのエレメントを最適化することを困難にし、そしてその逆のこともいえる。更に、全構造体の１つの領域において構造体を変更するのに使用される比較的簡単な製造ステップは、他の領域に他の構造体が存在することにより複雑になる。例えば、ＣＭＰ（化学的−機械的研磨）は、特定の構造体の全エレメントを平坦化するための公知技術である。しかしながら、構造体の隣接領域間に著しいトポロジー高さの相違がある場合には、ＣＭＰプロセスの研磨パッドが構造体の低い部分を実際上過剰に研磨するような「皿効果(dishing effect)」が発生する。それ故、不揮発性メモリデバイスを形成する方法は、ＣＭＰプロセスの前に、著しいトポロジー高さの差を回避している。集積回路デバイスの分離領域を形成するのに使用されるＣＭＰプロセスに対しダミー材料のパターンを形成することが知られているが、ワードラインのような不揮発性メモリセルエレメントの形成にダミー材料を使用することは知られていない。
【０００８】
従って、同じプロセスステップを使用してメモリセル、論理デバイス及びストラップセルを効率的に形成する製造方法が要望される。更に、論理ポリゲートがメモリセルにおけるものと接続されないようなメモリセルアレーに隣接して論理／周辺領域を形成することが要望される。
【０００９】
【課題を解決するための手段】
本発明は、改良されたメモリセル、論理デバイス及びストラップセルの製造方法であって、化学的−機械的平坦化を向上し、そして論理デバイスをデカップル式に形成するような方法を提供する。
本発明は、メモリセルのアレーを収容するためのメモリセルアレー領域と、論理デバイスを収容するための周辺領域とを有する半導体基板にメモリデバイスを形成する方法に関する。この方法は、半導体基板のメモリセルアレー領域の上に配置されてそこから絶縁された導電性材料の複数のフローティングゲートを形成し、これらフローティングゲート上に第１絶縁材料を形成し、この第１絶縁材料上に配置された第１部分、上記フローティングゲートの１つに隣接して横方向に配置されそしてそこから絶縁された第２部分、及び上記基板の周辺領域上に配置されてそこから絶縁された第３部分を有する第１導電性材料を上記半導体基板上に形成し、この第１導電層の第１、第２及び第３部分上に各々配置された第１、第２及び第３部分を有する第２絶縁材料を上記第１導電性材料の上に形成し、この第２絶縁材料の第３部分の上にパターン化されたダミー材料を形成し、化学的−機械的研磨プロセスを適用して、上記第２絶縁材料及び第１導電性材料の第１部分と、上記パターン化されたダミー材料と、上記第１絶縁材料の上部、上記第１導電性材料の第２部分の上部、及び上記第２絶縁材料の第２及び第３部分の上部とを除去し（ここで、上記第１絶縁材料、第１導電性材料の第２部分、及び第２絶縁材料の第２部分は、全て、その上面部分が露出されて互いに実質的に同一平面である状態で残され）、そして上記基板に複数の第１及び第２領域を形成し、その各々がそれに隣接する基板の部分とは異なる導電型を有し、第２領域の各々が第１領域から離間されるようにするという段階を備えている。
【００１０】
【発明の実施の形態】
本発明の他の目的及び特徴は、添付図面を参照した以下の詳細な説明及び特許請求の範囲から明らかとなろう。
本発明は、ストラップセル領域におけるストラップセル及び周辺領域における論理デバイスと一緒に不揮発性メモリセルのアレーを製造する方法に係る。又、本発明は、不揮発性メモリデバイスの形成に使用される改良されたＣＭＰ製造方法にも係る。ストラップセルは、メモリセルのアレーを形成するのに使用される同じ処理ステップを使用して形成される。ストラップセルを収容するストラップセル領域は、不揮発性メモリセルの行を横切って延びるワードライン及びソースラインを有する不揮発性メモリセルのアレー間でインターレースされる。本発明の譲受人に共通に譲渡された参考としてここに取り上げる２００１年７月２６日に出願された特許出願第０９／９１７，０２３号は、スプリットゲート不揮発性メモリセルアレーを形成するための自己整列方法を開示している。好ましい実施形態では、本発明のストラップセル領域は、このようなスプリットゲート不揮発性メモリセルアレーの形成に関して開示するが、本発明は、ソース（又はドレイン）ラインの行がアレーを横断しそしてそれに平行にワードラインの行があるような他の形式のメモリセルアレーでも実施できることが明らかであろう。メモリセルアレーに隣接して論理／周辺領域に形成される論理デバイスは、論理デバイス及びメモリセルのポリエレメントを別々に最適化できるようにデカップル式に形成されると共に、部分的に形成されるメモリセル構造体の平坦化を向上するように形成される。
【００１１】
分離領域の形成
図２Ａは、好ましくはＰ型の、良く知られた半導体基板１０（又は半導体ウェル）の上面図である。図２Ｂに示すように、その上には二酸化（酸化）シリコンのような第１絶縁材料層１２が付着される。この第１絶縁層１２は、酸化又は付着（例えば、化学蒸着即ちＣＶＤ）のような良く知られた技術によって基板１０上に形成され、好ましくは８０Å厚みの酸化物層が形成される。この第１絶縁材料層１２の上には、第１ポリシリコン層１４（以下「ポリ」という）が付着される（例えば、７００ないし８００Å厚み）。第１絶縁層１２の上に第１ポリシリコン層１４を付着しそして形成することは、低圧力ＣＶＤ即ちＬＰＣＶＤのような公知のプロセスで行うことができる。ポリシリコン層１４の上には、好ましくはＣＶＤにより、窒化シリコン層１８（以下「窒化物」という）が付着される（例えば、１０００Å厚み）。この窒化物層１８は、分離形成中に活性領域を画成するのに使用される。もちろん、上述したパラメータ及び以下に述べるパラメータは、全て、デザインルール及びプロセス技術世代に依存する。ここでは、０．１８ミクロンプロセスについて説明する。しかしながら、当業者であれば、本発明は、特定のプロセス技術世代や、以下に述べるプロセスパラメータの特定値に限定されるものでないことが理解されよう。
【００１２】
第１絶縁層１２、第１ポリシリコン層１４及び窒化シリコン１８が形成されると、適当なホトレジスト材料１９が窒化シリコン層１８に付着され、そしてマスキングステップが行われて、ある領域からホトレジスト材料が選択的に除去される（ストライプ１６）。ホトレジスト材料１９が除去されると、窒化シリコン１８、ポリシリコン１４及びその下の絶縁材料１２が、標準的なエッチング技術（即ち、非等方性エッチングプロセス）を使用して、図２Ｃに示すように、Ｙ即ち列方向に形成されたストライプ１６においてエッチング除去される。隣接ストライプ１６間の距離Ｗは、使用するプロセスの最小リソグラフィック特徴と同程度に小さくすることができる。ホトレジスト１９が除去されない場所では、窒化シリコン１８、第１ポリシリコン領域１４及びその下の絶縁領域１２が維持される。それにより形成された構造体が図２Ｄに示され、活性領域１７が分離領域１６とインターレースされている。以下に述べるように、分離領域の形成には、ＬＯＣＯＳ及びＳＴＩの２つの実施形態がある。ＳＴＩ実施形態では、エッチングが所定の深さまで基板１０へと続けられる。
【００１３】
この構造体は、残りのホトレジスト１９を除去するように更に処理される。次いで、二酸化シリコンのような分離材料２０ａ又は２０ｂが領域即ち「グルーブ」１６に形成される。次いで、窒化物層１８が選択的に除去されて、図２Ｅに示す構造体が形成される。公知のＬＯＣＯＳプロセスにより分離部を形成して、局部的フィールド酸化物２０ａを生じさせることもできるし（例えば、露出された基板を酸化することにより）、或いは浅いトレンチプロセス（ＳＴＩ）によって分離部を形成して、領域２０ｂに二酸化シリコンを形成することもできる（例えば、酸化物層を付着するのに続いて、化学的−機械的研磨即ちＣＭＰエッチングを行うことにより）。ＬＯＣＯＳ形成中には、局部的フィールド酸化物を形成する間にポリ層１４の側壁を保護するためにスペーサが必要となる。
【００１４】
残りの第１ポリシリコン層１４及びその下の第１絶縁材料１２は、活性領域を形成する。従って、この点において、基板１０は、活性領域及び分離領域の交互のストライプを有し、分離領域は、ＬＯＣＯＳ絶縁材料２０ａ又は浅いトレンチ絶縁材料２０ｂのいずれかで形成される。図２Ｅは、ＬＯＣＯＳ領域２０ａ及び浅いトレンチ領域２０ｂの両方の形成を示しているが、ＬＯＣＯＳプロセス（２０ａ）又は浅いトレンチプロセス（２０ｂ）の片方しか使用されない。好ましい実施形態では、浅いトレンチ２０ｂが形成される。浅いトレンチ２０ｂは、小さいデザインルールでも正確に形成できるので好ましい。
【００１５】
図２Ｅの構造体は、自己整列型の構造体を表わしており、これは、非自己整列方法によって形成された構造体よりもコンパクトである。図２Ｅに示す構造体を形成する従来の良く知られた非自己整列方法は、次の通りである。分離領域２０を先ず基板１０に形成する。これは、基板１０に窒化シリコンの層を付着し、ホトレジストを付着し、第１マスキングステップを使用して窒化シリコンをパターン化して基板１０の選択的部分を露出し、そしてシリコントレンチの形成及びトレンチの充填に関連した場所ではＬＯＣＯＳプロセス又はＳＴＩプロセスのいずれかを使用してその露出した基板１０を酸化することにより行うことができる。その後、窒化シリコンが除去され、そして二酸化シリコンの第１層１２（ゲート酸化物を形成するための）が基板１０上に付着される。このゲート酸化物１２の上にポリシリコンの第１層１４が付着される。ポリシリコンの第１層１４は、次いで、第２マスキングステップを使用してパターン化され、そして選択的部分が除去される。従って、ポリシリコン１４は、分離領域２０と自己整列されず、第２のマスキングステップが必要とされる。更に、この付加的なマスキングステップは、ポリシリコン１４の寸法が分離領域２０に対して整列許容度を有することを必要とする。この非自己整列方法は、窒化物層１８を利用しないことに注意されたい。
【００１６】
上記の処理ステップでは、１つ以上の分離領域がストラップ領域２４として示され、そこに、ワードライン及びソースラインに対するストラップセルが形成される。この場合も、ここで使用するソースラインという語は、ドレインラインも含むものとする。ストラップ領域２４の巾は、ストラップセルの形成を受け入れるために、分離領域１６の巾より広いのが好ましい。従って、それにより生じる構造体は、活性領域及び分離領域のインターレースされた列のセットを含み、活性／分離領域のセット間にストラップ領域２４の列がインターレースされる。好ましい実施形態では、１２８又は２５６の活性及び分離領域１７／１６の各セット間にストラップ領域の列が形成される。
【００１７】
メモリアレーの形成
自己整列方法又は非自己整列方法のいずれかを使用して図２Ｅに示す構造体が形成されると、この構造体は、更に、次のように処理される。図３Ａないし３Ｓは、図２Ｂ及び２Ｅに直交する方向から見た活性領域構造体１７の断面図であり、そして図４Ａないし４Ｓは、同じ直交方向から見たストラップ領域構造体２４の断面図であり、本発明のプロセスの次々のステップが両領域において同時に行われるときのものである。単一の活性領域１７及び単一のストラップ領域２４しか示されていないが、以下に示す処理ステップはこのような領域のアレーを形成することが明らかである。
絶縁層２２が、先ず、構造体に形成される。より詳細には、窒化物層２２が、構造体の全面にわたって付着される（例えば、３０００Å厚み）。それにより生じる活性領域構造体が図３Ａに示され、そしてそれにより生じるストラップ領域構造体が図４Ａに示されている。
【００１８】
活性／分離領域１７／１６と、ストラップ領域２４の両方において、窒化物層２２の上にホトレジスト２３を最初に付着することによりマスキング動作が実行される。マスキングステップは、図５に示すように、マスク３０を使用して構造体に適用される。マスク３０は、材料を除去すべきところの構造体上のマスキング領域を画成するためのパターン化された孔３１を含む不透明なマスキング材料（金属のような）で形成される。マスク３０は、第１マスク領域３２（ワードライン（ＷＬ）ストラップセルを画成するための）と、第２マスク領域３３（ソースライン（ＳＬ）ストラップセルを画成するための）と、第３マスク領域３４（メモリセルアレーを形成するための）とを備えている。図５に示すマスク３０は、単一のストラップ領域行と、メモリセルの単一行とを画成するのに使用される。従って、幾何学形状のアレーを有するマスク３０は、本発明のストラップ領域を含むメモリセルアレーを画成するのに使用される。
【００１９】
マスク領域３４は、Ｘ即ち行方向に延びる活性及び分離領域１７／１６上に平行なストライプのマスキング領域を画成するための単一直線孔を含む。隣接ストライプ間の距離は、製造されるべきデバイスの必要性により決定されるサイズである。マスク領域３４が活性領域１７（図３Ａに示す）上に像形成された後、露出されたマスキング領域におけるホトレジスト２３が除去され（即ち、行方向におけるストライプ）、露出された窒化物層２２の行が残される。露出された窒化物層の部分は、ポリ層１４が観察される（これはエッチングストッパーとして働く）まで、窒化物非等方性エッチングプロセスを使用して除去される。残留ホトレジスト２３の下にまだある層１２、１４及び２２の部分は、このエッチングプロセスにより影響されない。以下の説明から、本発明のプロセスは、鏡像型メモリセルの多数対の列を形成することが明らかであろう。メモリセルの各対ごとに、この窒化物エッチングプロセスは、図３Ｂに示すように、ポリシリコン層１４まで延びる単一の第１トレンチ２６を形成する。
【００２０】
マスク領域３２の各々は、単一の直線的な孔を含み、これに一対のＬ字型部材３５が突出する。これら部材３５は、孔３１の両側から延び、そして互いに向かって曲げられて、「Ｈ」型の孔を形成する（文字「Ｈ」の形状は、図５を９０°回転することにより分かる）。マスク領域３２は、アレーにおいてメモリセルの行の１つに各々整列されたストラップ領域２４にＷＬストラップセルを画成するのに使用される。マスク領域３２は、ストラップ領域上に像形成され、ここでは、ストラップ領域２４の各行において窒化物非等方性エッチングステップによって「Ｈ」型トレンチパターンが形成される。図４Ｂは、図５の「Ｈ」型マスクパターンの４Ｂ−４Ｂ線部分により像形成される窒化物エッチングステップの後のストラップ領域２４を示す断面図である。「Ｈ」型パターンの２つの平行な部分は、図４Ｂに示すように、ストラップ領域２４に一対のトレンチ４０を形成する。
【００２１】
マスク領域３３の各々は、ストラップ領域２４にＳＬストラップセルを形成するための単一の直線的な孔を含む。各ＳＬストラップセルは、アレーにおいてメモリセルの１つの行に整列される。マスク領域３３の各々は、以下に説明するように、「Ｈ」型トレンチパターンの１つとメモリセルの行の１つとの間の構造体へとダウン方向に像形成される。
【００２２】
残留ホトレジスト２３が構造体から除去され、その後、任意の酸化プロセスが行われる。活性領域１７の場合に、この酸化プロセスは、トレンチ２６内でポリ層１４の露出部分を酸化し、ポリ層１４の上にレンズ形状の酸化物層４２を形成する（図３Ｃを参照）。図示されていないが、任意のポリエッチングプロセスは、層４２の形成の前に実行することができる。この任意のカスタマイズされた非等方性ポリエッチングプロセスは、ポリ層１４の上面の一部分をエッチング除去するが、残留窒化物層２２に隣接する領域においてその上面にテーパー形状を残す。次いで、トレンチ２６内に酸化物スペーサ４４が形成される。このスペーサの形成は、公知であり、構造体の輪郭に材料を付着し（図３Ｃに示すように）、その後、非等方性エッチングプロセス（例えば、ＲＩＥ）を実行し、それにより、構造体の水平面から材料を除去するが、構造体の垂直方向の面では材料がほぼそのまま残される。酸化物スペーサ４４を形成するために、厚い酸化物層が構造体に付着され、その後、非等方性酸化物エッチングを行って、トレンチ２６内のスペーサ４４を除き、付着した酸化物を除去する。この酸化物エッチングステップは、各トレンチ２６から酸化物層４２の中央部分も除去する。この酸化物エッチングステップは、窒化物層２２をエッチングストッパーとして使用する。これにより活性領域１７内に生じる構造体が図３Ｄに示されている。
【００２３】
ストラップ領域２４については、活性領域１７に酸化物層４２を形成するのに使用される酸化プロセスが何の影響も及ぼさない。活性領域にスペーサ４４を形成するのに使用される酸化物付着及びエッチングステップは、ストラップ領域２４のトレンチ４０に酸化物を充填して酸化物ブロック４６を形成するのを終了する。より詳細には、酸化物付着は、トレンチ４０を完全に充填し（図４Ｃを参照）、そして酸化物エッチングは、トレンチ４０以外の酸化物を除去する（図４Ｄ参照）。トレンチ４０は、それが充分に狭い巾Ｗ’を有する限り、それらの側壁に沿って、酸化物スペーサではなく、酸化物で完全に充填される。例えば、多数の用途では、各トレンチ４０の巾Ｗ’が付着酸化物の厚みＴの約２倍以下である場合には、トレンチ４０は、酸化物が充填されて、酸化物ブロック４６を形成する。一般に、好ましい実施形態の場合に、ストラップ領域２４にパターン化された孔を像形成することにより形成されるトレンチパターンにおけるトレンチの巾は、酸化物付着／エッチングステップによりトレンチパターンが酸化物で充填されるよう確保するに足る狭さであればよい。
【００２４】
次いで、この構造体において非等方性ポリエッチングプロセスが実行される。活性領域１７については、このエッチングは、トレンチ２６の底において対向する絶縁スペーサ４４間に露出されたポリ層１４の部分を除去する。酸化物層１２は、エッチングストッパーとして働く。このポリエッチングは、ストラップ領域に何ら影響を及ぼさない。次いで、薄い酸化物エッチングが実行され、これは、トレンチ２６の底においてスペーサ４４間の薄い酸化物層１２の露出部分を除去し、基板１０を露出させる。スペーサ４４を使用すると、トレンチ２６の上部を最初に画成するために使用されたマスキングステップの巾より小さい巾をポリ層１４に有するトレンチ２６を形成することができる。これにより得られる活性領域構造体が図３Ｅに示されている。酸化物エッチングは、図４Ｅに示すようにストラップ領域２４では無視できる量の酸化物ブロック４６しか除去しない。
【００２５】
次いで、酸化ステップが実行され、活性領域１７では、ポリシリコン層１４の側部と、トレンチ２６内に露出された基板の表面とが酸化されて、ポリ層１４の側部に酸化物側壁４８を形成すると共に、トレンチ２６内に露出した基板１０上に酸化物層１２を再形成する。次いで、構造体の全面にわたって適当なイオンインプランテーションが実行される。イオンがトレンチ２６の酸化物層１２を貫通するに充分なエネルギーをもつ場所では、基板１０に第１領域（即ちソース領域）５０を形成する。他の全ての領域では、イオンが既存の構造体によって吸収され、何の影響も及ぼさない。次いで、トレンチ２６の内部に、酸化物層を付着することにより絶縁（例えば酸化物）スペーサ５２が形成され、その後、非等方性酸化物エッチングを行って、スペーサ５２を除く付着酸化物を除去する。又、この酸化物エッチングステップは、各トレンチ２６から酸化物層１２の中央部分を除去し、基板１０を再露出させる。それにより生じる活性領域構造体が図３Ｆに示されている。上述した酸化、イオンインプランテーション、及び酸化物付着／エッチングステップは、図４Ｆに示すように、ストラップ領域構造体２４には、著しい正味作用を及ぼさない。
【００２６】
次いで、ポリ付着ステップが実行され、図３Ｇ及び４Ｇに各々示すように、活性領域１７及びストラップ領域２４上にポリシリコンの厚い層５４が残される。その後、ポリ平坦化ステップ（好ましくはＣＭＰ）が行われ、これは、ポリ層５４を窒化物層２２までエッチングし、トレンチ２６に（活性領域１７に）ポリブロック５６を残す。又、ポリブロック５６は、分離領域１６上をトレンチ２６に沿って延びる。その後、ポリエッチングバックステップが行われて、ポリブロック５６の上部を窒化物層２２の上部より下にくぼませ、過剰なポリシリコン（及びストラップ領域２４に残留するポリシリコン）をトレンチ２６の外部へ除去する。ポリシリコンは、本来の方法によるか又は従来のインプランテーションにより適切にドープされる。次いで、ポリブロック５６の上部を酸化することにより酸化物層５８が形成され、これは、ストラップ領域２４には何ら影響を及ぼさない。それにより生じる活性領域構造体が図３Ｈに示され、そしてそれにより生じるストラップ領域構造体が図４Ｈに示されている。
【００２７】
次いで、窒化物エッチングが行われて、図３Ｉ及び４Ｉに示すように、活性領域１７、分離領域１６及びストラップ領域２４から窒化物層２２が除去される。ストラップ領域２４から窒化物層２２を除去すると、酸化物ブロック４６間に巾Ｗ”のトレンチ４７が形成される。その後、非等方性ポリエッチングが行われて、活性領域１７において酸化物スペーサ４４及び酸化物層５８によりカバーされないポリ層１４の部分が除去される（図３Ｊ）。ポリエッチングは、ストラップ領域２４に何ら影響を及ぼさない（図４Ｊ）。窒化物及びポリエッチングステップは、活性領域１７においてメモリセルの鏡像対の各側に１つづつ第２のトレンチ６０を効果的に形成すると共に、ポリ層１４の側縁に上方に突出する先鋭な縁６２を形成する。次いで、制御式の等方性酸化物エッチングが実行されて、酸化物層１２の露出部分を除去すると共に、先鋭な縁６２の真上にあるスペーサ４４の小さな部分を除去する。この酸化物エッチングは、ストラップ領域２４に無視できる程度の影響しか及ぼさない。これにより生じる構造体が図３Ｊ及び４Ｊに示されている。
【００２８】
次のステップは、ポリ層１４の露出端に酸化物層６４を形成する酸化プロセスである（ストラップ領域２４には影響ない）。酸化物層６４は、酸化物層４２と接合し、ポリシリコン層１４上に及びそれに隣接して横方向に配置された絶縁層を形成する。先鋭な縁６２と、酸化物層６４／４２により形成される絶縁層の厚みとにより、電荷のホウラー−ノードハイム(Fowler-Nordheim)トンネル作用を許す。又、酸化プロセスは、基板１０の露出部分上に酸化物層１２を再形成する。その後、図３Ｋ及び４Ｋに示すように、活性領域及びストラップ領域の構造体上に厚いポリ層６６が付着される。トレンチ４７には、巾Ｗ”が充分に小さい限り、ポリ６６がいっぱいに充填される。例えば、巾Ｗ”が、付着されたポリ層６６の厚みＴ’の約２倍以下である場合には、トレンチ４７にポリ６６が完全に充填される。
【００２９】
上記の図には示されていないが、基板１０の少なくとも１つの周辺領域１３０は、メモリセルアレーに隣接して配置される。低又は高電圧ＭＯＳＦＥＴのような論理デバイスは、メモリセルアレーの動作に関連した周辺領域に形成される。図３Ｌからスタートして示されたように、周辺領域１３０は、基板１０に形成された分離領域１３２（上述したＳＴＩ分離のような）により活性領域１７の１つから分離されるのが好ましい。活性領域１７上に形成されるポリ層６６は、周辺領域１３０上に延びる。図４Ｌは、図４Ｋに示したものと同じストラップ領域２４を示している。
【００３０】
図３Ｍ及び４Ｍに示すように、比較的厚い（〜１５００Å）窒化物層１３４がポリ層６６上に形成された後、比較的薄い（〜５００Å）アモルファスシリコン（例えば、ポリ）層１３６がその窒化物層１３４上に形成され、その後、比較的厚い（〜１０００Å）窒化物層１３８がそのポリ層１３６上に形成される。次いで、マスキングステップが実行されて、構造体上にホトレジストが形成され、そして周辺領域１３０においてホトレジストのある形状のパターン部分（例えば、長方形、ストライプ又は他の形状）を除いて除去される。次いで、窒化物（非等方性）エッチングプロセスが行われて、窒化物層１３８の露出部分が除去される（ポリ層１３６をエッチングストッパーとして使用して）。次いで、ポリ（非等方性）エッチングプロセスが実行されて、ポリ層１３６の露出部分が除去される（窒化物層１３４をエッチングストッパーとして使用して）。それにより生じる構造体が図３Ｎ及び４Ｎに示されている。周辺領域１３０に残留しているポリ層１３６及び窒化物層１３８は、以下に述べるＣＭＰ平坦化を良好に行えるようにするダミー材料のパターン化された層を構成する。皿効果(dishing effect)を最小にするために、窒化物層１３８の上面の高さは、酸化物スペーサ４４上に配置された窒化物層１３４の部分の高さと実質的に同じであるのが好ましい。図３Ｎに示すパターンは、ストライプ形状に見えるが、ＣＭＰ平坦化の間に周辺領域１３０におけるダミー材料の量を減少するものであれば、いかなるパターン形状でも使用できる。好ましい実施形態に使用されるパターンは、ワッフルパターンに類似した複数の長方形又は方形である。
【００３１】
ホトレジスト１４０が除去された後、全構造体は、次いで、好ましくは酸化物層５８を研磨ストッパーとして使用する化学的−機械的研磨（ＣＭＰ）プロセスを使用して平坦化されるのが好ましい（酸化物層５８が研磨除去されそして以下に述べる酸化プロセスにおいて再び再形成される場合には時間モードベースのＣＭＰプロセスを使用することができる）。図３Ｏに示すように、活性、分離及び周辺領域１７／１６／１３０における酸化物スペーサ４４、ポリ層６６及び窒化物層１３４は、それらの露出上面が酸化物層５８と実質的に同一平面となるように研磨されて、窒化物層１３４が周辺領域１３０においてポリ層６６をカバーしそして活性及び分離領域１７／１６においてポリ層６６を部分的にカバーするように残す。図４Ｏに示すように、酸化物ブロック４６、ポリ層６６及び窒化物層１３４は、上面がストラップ領域２４において互いに実質的に同一平面となるように研磨され、ポリブロック７２が酸化物ブロック４６間に配置され、そして窒化物層１３４が酸化物ブロック４６の各側でポリ層６６を部分的にカバーするようにする。周辺領域１３０にパターン化されたダミー材料（ポリ層１３６及び窒化物層１３８）を使用すると、ＣＭＰプロセスが向上される。というのは、周辺領域から研磨除去する必要のある材料の量を減少する一方、ＣＭＰ研磨パッドが周辺領域１３０において材料を過剰研磨させる皿効果を防止するからである。
【００３２】
次いで、酸化プロセスが実行されて、ポリ層６６（即ち活性領域１７において酸化物スペーサ４４に隣接しそしてストラップ領域２４において酸化物ブロック４６に隣接する）及びポリブロック７２（ストラップ領域２４における）の全露出面に酸化物層１４２を形成する。窒化物エッチングプロセスを使用して、窒化物層１３４の全ての残留部分が除去される。次いで、図３Ｐ及び４Ｐに示すように、乾式ポリエッチングを行って、酸化物層１４２で保護されないポリ層６６の全露出部分を除去し、（活性領域１７において）酸化物ブロック４４に隣接するポリブロック１４４と、（ストラップ領域２４において）酸化物ブロック４６に隣接するポリブロック１４６とを残す。
【００３３】
活性、周辺及びストラップ領域１７／１３０／２４上に窒化物層１４８が形成される。マスキングステップを使用して、活性及びストラップ領域１７／２４を保護し、その間に、窒化物エッチングを使用して、窒化物層１４８を周辺領域１３０のみから除去する（図３Ｑ及び４Ｑに示すように）。マスキング材料が除去されると、周辺領域１３０を除いて構造体をマスキングシそして酸化物層１２を経て適当なイオンインプランテーション（即ち、ウェルインプラント、パンチスルーインプラント及びＶｔインプラント）を行うことにより基板１０の周辺領域１３０にウェル領域１５０が形成され、図３Ｑに示すように、１つ以上のウェル領域１５０が形成される。このウェル領域１５０は、ＰチャンネルＭＯＳＦＥＴトランジスタの場合にはＮ型である。ＮチャンネルＭＯＳＦＥＴトランジスタの場合には、この技術で良く知られた従来のＩＣ慣習により同様のマスキングステップを行って他の形式のウェル（例えば、Ｐ型）を形成することができる。
【００３４】
マスキング材料が除去された後に、酸化物エッチングを使用して、酸化物層１２の露出部分を周辺領域１３０から除去する（基板１０をエッチングストッパーとして使用して）。次いで、ゲート酸化物層１５２が、熱酸化物プロセスを使用して基板１０の露出面に形成され、その厚みは、周辺領域１３０に形成される論理デバイスの電圧要求に適したものである。次いで、構造体上にポリシリコン層が付着され、その後、そのポリシリコン層の上にホトレジスト１５４が形成される。次いで、マスキングステップを使用して、周辺領域１３０にトランジスタ（論理）ゲートを形成すべき場所を除いてホトレジスト１５４を除去する。次いで、乾式ポリエッチングプロセスを使用し、窒化物層１４８の垂直部分に隣接する残留ポリスペーサ１５６と、ホトレジスト１５４の残留部分の下のポリブロック１５８を除いて、付着されたポリ層を除去する。残留ポリスペーサ１５６は、デバイスにおける電気的短絡を防止するために除去されねばならず、そしてポリブロック１５８は、周辺領域１３０に形成された論理デバイスの論理（トランジスタ）ゲートを形成する。これにより生じる構造体が図３Ｒ及び４Ｒに示されている。
【００３５】
残留ホトレジスト１５４が除去される。新たなホトレジスト１６０が構造体の上に形成される。マスキングステップを使用して、周辺領域１３０を除きホトレジスト１６０を除去する。次いで、ポリエッチングプロセスを使用して、残留ポリスペーサ１５６を含む残留ポリシリコンを除去し、その結果が図３Ｓ及び４Ｓに示されている。酸化物及びポリエッチングを実行して、ワードライン上の酸化物を清掃し、そしてメモリセル対の行（図示せず）の端末において終端領域で上下のワードラインを切断することができる。ホトレジスト１６０が除去された後に、窒化物エッチングプロセスを実行して、図３Ｔ及び４Ｔに示すように、窒化物層１４８が除去される。その後、熱酸化ステップを行って、ポリブロック１４４／１５８／１４６の露出部分に酸化物層１６２を形成し、これらポリブロックをカプセル化する。それにより生じる構造体が図３Ｕ及び４Ｕに示されている。
【００３６】
次いで、活性領域１７（又は一般にメモリアレー領域）をホトレジストでマスクする一方、イオンインプランテーションを使用して、第１領域５０を形成したのと同様に、図３Ｖに示すように、ウェル領域１３６にソース及びドレイン領域（第３及び第４領域）１２２／１２４を形成する。次いで、構造体上に窒化物を付着し、その後、非等方性窒化物エッチング（ＲＩＥ乾式エッチングのような）を行って、酸化物層１６２の垂直部分に対して形成されたスペーサ１６４を除いて全ての付着窒化物を除去する（活性領域１７、分離領域１６におけるポリブロック１４４、周辺領域１３０におけるポリブロック１５８、及びストラップ領域２４におけるポリブロック１４６に隣接する）。次いで、周辺領域１３０におけるＰＦＥＴをホトレジストでマスクする一方、イオンインプランテーション（例えば、砒素のインプラントにより形成されたＮ＋領域）を使用して、図３Ｖに示すように、活性領域基板１０に第２領域（即ちドレイン領域）７８を形成する。第１及び第２領域５０／７０は、基板１０とは異なる導電型（例えば、Ｎ型）を有する。同様に、第３及び第４領域１２２／１２４は、ウェル領域１５０とは異なる導電型（例えば、Ｐ型）を有する。これらイオンインプランテーションは、ストラップ領域２４には影響を及ぼさない。
【００３７】
薄い非等方性酸化物エッチングを行って、活性及び周辺領域１７／１３０において基板１０上の酸化物層１２及び１５２の露出部分を除去する。又、この酸化物エッチングは、ポリブロック１４４／５６／１４６／７２上に付着された酸化物層１４２／５８と、ポリブロック１５８上に付着された酸化物層１６２の部分も除去する。次いで、金属付着ステップを実行して、活性、周辺及びストラップ領域の構造体に金属（例えば、タングステン、コバルト、チタン、ニッケル、白金又はモリブデン）が付着される。次いで、構造体をアニールし、高温金属が流れて基板１０の露出した上部へと浸み込み、側壁スペーサ１６４に隣接して基板上に金属化シリコン（シリサイド）の導電層８０を形成することができる。金属化シリコン領域８０は、スペーサ１６４により第２領域７８及び第３／第４領域１２２／１２４に自己整列するので自己整列シリサイド（即ち、サリサイド）と称することができる。又、高温金属は、ポリブロック１４４（活性領域１７における）、ポリブロック５６（活性領域１７における）、ポリブロック１５８（周辺領域１３０における）、ポリブロック１４６（ストラップ領域２４における）及びポリブロック７２（ストラップ領域２４における）の露出した上部に金属化ポリシリコン（ポリサイド）の導電層８２も形成する。残留構造体に付着された金属の残り部分は、金属エッチングプロセスにより除去される。
【００３８】
ＢＰＳＧ８４のような不活性化を使用して、構造体をカバーする。マスキングステップを実行して、第２領域７８（活性領域１７における）及びポリブロック７２（ストラップ領域２４における）上にエッチング領域を画成する。ＢＰＳＧ８４は、エッチング領域において選択的にエッチングされ、理想的には第２領域７８及びポリブロック７２上にセンタリングされたコンタクト開口を形成する。これらコンタクト開口は、次いで、金属付着及び平坦化エッチングバックにより導体金属コンタクト８６及び１０２が充填される。サリサイド及びポリサイド層８０／８２は、導体８６／１０２と、第２領域７８又はポリブロック７２との間の導通を向上させる。活性領域１７の各々において、ビットライン８８が金属マスキングによりＢＰＳＧ８４上に追加されて、活性領域においてコンタクト８６を一緒に接続する。ストラップ領域において、ストラップジャンパー９０が金属マスキングによりＢＰＳＧ８４上に追加され、コンタクト１０２に接続する。又、ＢＰＳＧ８４を経てコンタクト（図示せず）が形成されて、論理デバイス１６６に接続される。
【００３９】
金属ソースラインストラップ１１２、及び一対の金属ワードラインストラップ１１４及び１１６が、好ましくは、ビットライン８８を形成するのに使用される同様の金属マスキングプロセスにより、メモリセルの各行の上に形成されてそれに平行に延びる。ストラップ領域２４では、ストラップジャンパー９０を適当なストラップ１１２／１１４／１１６に接続するために、金属通路１１８が形成される。図４Ｖに示された金属通路１１８は、ストラップジャンパー９０をワードラインストラップ１１６に接続する。金属ストラップ１１２／１１４／１１６、ジャンパー９０及び金属通路１１８は、酸化物のような適当な絶縁材料１２０によって取り巻かれる。最終的な活性領域メモリセル構造体が図３Ｖに示され、そして最終的なストラップ領域構造体が図４Ｖに示されている。
【００４０】
図３Ｖに示すように、第１及び第２領域５０／７８は、各メモリセルに対するソース及びドレインを形成する（ソース及びドレインは、動作中に切り換えできることが当業者に明らかである）。各セルのチャンネル領域９２は、ソース及びドレイン５０／７８間にある基板の部分である。ポリブロック１４４は、制御ゲートを構成し、そしてポリ層１４は、メモリセルのフローティングゲートを構成する。制御ゲート１４４は、フローティングゲート１４に隣接して横方向に配置された（酸化物層６４によりそこから絶縁された）下方の第１部分１４４ａと、フローティングゲート１４の先鋭な縁６２上に突出する上方の第２部分１４４ｂとを有する。フローティングゲート１４は、チャンネル領域９２の一部分の上に配置され、一端において制御ゲート１４４により部分的に重畳され、そして他端では第１領域５０に部分的に重畳する。本発明のプロセスは、互いに鏡像関係にあるメモリセルの対を形成し、メモリセルの各対は、単一のソース領域５０を共用する。不揮発性のメモリセルは、米国特許第５，５７２，０５４号に全て開示されたように、ゲートトンネル作用を制御するためのフローティングゲートを有するスプリットゲート型のものであり、その開示は、そのような不揮発性メモリセル及びそれにより形成されたアレーの動作に関して参考としてここに援用するものである。
【００４１】
又、図３Ｖには、周辺領域１３０に形成された論理デバイス１６６も示されている。この論理デバイス１６６は、ウェル領域１５０上に配置されてゲート酸化物層１５２によりそこから絶縁されたポリゲート１５８を含む。このポリゲート１５８は、第３及び第４領域１２２／１２４間に配置された基板１０のウェル領域１５０のチャンネル領域９３を選択的にアクチベート（即ち、ターンオン）する。論理デバイスは、低電圧デバイス（例えば、〜３Ｖ）の傾向となるが、上記方法により形成される論理デバイス１６６は、低又は高電圧ＭＯＳＦＥＴデバイスの形成を含むか又はそれに置き換えることもでき、ここで、酸化物層１５２の厚みと、第３及び第４領域１２２／１２４のインプランテーション深さ及び密度は、論理又はＭＯＳＦＥＴデバイスのブレークダウン電圧を指示する。
【００４２】
上記方法及びそれにより形成されたメモリセルアレーは多数の効果を有する。第１に、図３Ｎに示すように周辺領域１３０においてポリ層１３６及び窒化物層１３８のダミーパターンを形成するのに使用されるマスキングステップは、図３Ｏの構造体を形成するのに使用されるＣＭＰ平坦化を良好に行えるようにする。ダミーパターンが形成されない場合には、ポリ層１３６及び窒化物層１３８は、周辺領域１３０における内実の材料層であり、ＣＭＰ平坦化を困難にする。第２に、制御ゲート１４４は、垂直に方向付けされたバック壁を有し、スペーサ１６４を容易に形成できるようにする。ポリ層６６の一部分のみをカバーする自己整列式の酸化物層１４２は、非等方性ポリエッチングと組み合わされて、過剰エッチングの心配なく、制御ゲート１４４の垂直方向バック壁を形成できるようにする。従って、これらの垂直バック壁を形成するポリエッチングは、最終的構造体に妥協することなく、残留ポリシリコンの構造体（ポリ張材を含む）を広範囲に清掃するのに使用できる。第３に、論理デバイスゲートポリ１５８（及び論理ゲート酸化物層１５２）は、メモリセル制御ゲートポリ１４４（及びポリゲート酸化物層１２）とは個別に形成され、従って、それら各厚みの互いの関連性を弱めそして別々に最適化することができる。最後に、本発明のメモリ構造体は、比較的少数のマスキングステップを使用して形成される。
【００４３】
ストラップ領域
図４Ｖは、ストラップ領域２４に形成された「Ｈ」型トレンチパターンの一部分を示す最終断面図である（図５におけるマスク３０の４Ｂ−４Ｂ線に対応する）。図６Ａ、６Ｂ及び６Ｃは、ストラップ領域２４に形成されたトレンチパターンの他の部分を示す断面図で、それらは、図５におけるマスク３０の６Ａ−６Ａ、６Ｂ−６Ｂ及び６Ｃ−６Ｃ線に各々対応し、そして図７に示されている。これらの図は、マスク３０の適切な寸法が与えられると、マスク領域３２の不透明部分内に像形成されたストラップ領域部分に導電性ポリシリコンが一般に形成され、そしてマスク領域３２の透明孔部分の下に像形成されたストラップ領域部分に二酸化シリコンが一般に形成されることを示している。
【００４４】
従って、構造体の最終レイアウトが図７に示されている。ストラップ領域２４の列は、メモリセルアレー９８の列とインターレースされ、ここで、メモリセルアレー９８は、活性領域１７の列が分離領域１６の列とインターレースされたものを含む。各ストラップ領域２４の各行は、一対のＳＬストラップセル２９間に配置されたＷＬストラップセル２８を含み、それらは全てメモリセル行の１つに整列される。ＷＬストラップセル２８に直に隣接した活性領域１７は、実際には、活性メモリセルを含まないダミー領域であるが、ストラップ領域２４の一部分であって、ＳＬストラップセル２９を形成するのに使用される。
【００４５】
メモリセルの各行に対する制御ゲート１４４は、メモリセルのその行にある全制御ゲート１４４を一緒に接続する単一ワードライン６９として連続的に形成される。ワードライン６９の各々は、ストラップ領域２４を通過する。「Ｌ」字型コンタクトリード１００（マスク３０の「Ｌ」字型部材３５の１つに対応する）は、各ワードライン６９からＷＬストラップセル２８の中心に向かって延び、そしてそこに形成された電気コンタクト１０２に終端される。ワードラインストラップ１１４／１１６の各々は、ワードライン６９の１つに平行に延び、それらの間にはストラップ領域２４において金属コンタクト１０２、金属ジャンパー９０及び金属通路１１８により間欠的な電気的接触が形成される（図４Ｖを参照）。金属ワードラインストラップ１１４／１１６は、各ワードライン６９の全長に沿って均一な電圧が印加されるように確保する。
【００４６】
メモリセル対の各行に対するポリブロック５６（ソース領域５０の上に配置された）は、メモリセル対のその行において全てのポリブロック５６（及びそれに接続されたソース領域５０）を一緒に接続する単一ソースライン５７として連続的に形成される。ソースライン５７の各々は、ＳＬストラップセル２９において終端され、ストラップ領域２４を通過しない。むしろ、各ソースライン５７は、図７に示すように、ビットラインコンタクト８６と同様に、ＳＬストラップセル２９の中心付近に形成された電気的コンタクト１０４に終端される。金属ソースラインストラップ１１２は、金属通路１１８及び金属ストラップジャンパー９０を経てストラップセル２９におけるコンタクト１０４を一緒に接続する（図６Ｃを参照）。好ましい実施形態では、金属ソースラインストラップ１１２は、各々ソースライン５７に平行に延び、ストラップセル２９におけるコンタクト１０４によりその下のソースライン５７に接触する。或いは又、ソースラインストラップ１１２は、１つのＳＬストラップセル２９から、ＷＬストラップセル２８の上又は周辺を経て、同じストラップ領域２４の他のＳＬストラップセル２９へ単に延びてもよい。いずれにせよ、ワードラインストラップ１１４／１１６、ソースラインストラップ１１２及びビットライン８８は、全て、互いに干渉せず、しかも、適当な電圧ソースとストラップ領域との間を最小のスペース要求で接続するようにＢＰＳＧ内及びその上で三次元的に構成された（横方向間隔及びメモリセルアレー上の高さ）メタルコンジットである。
【００４７】
図８は、ワードライン６９を互いに短絡したり又はソースライン５７に短絡したりせずに、電気的コンタクト１０２及び１０４を最良に形成するように最適化できるストラップ領域２４の種々の寸法を示す。Ｗ１ないしＷ７（及びＬ１ないしＬ６）は、ストラップ領域のいずれかのエレメントが偶発的に水平（及び／又は垂直）方向にシフトして、不適切に形成される接触や偶発的な短絡を生じることがないように理想的に設定される。しかしながら、ある寸法は、ストラップ領域２４におけるソースライン５７の形成を防止するに充分なほど小さくなければならない。例えば、多くのアプリケーションでは、導電性エレメント（例えば、Ｌ１、Ｌ２、Ｗ２）間の寸法は、それらの間に絶縁を形成するために付着される絶縁層の厚みＴの約２倍以下でなければならない。従って、付着された絶縁体は、これら領域における導電性材料の形成を防止するために、その後のエッチング段階によって除去されない。
【００４８】
本発明では、ソースライン５７が横断しないのでストラップ領域２４内に付加的な余地が作られる。この付加的な余地は、ストラップセル２８及びそれと共に形成されるコンタクトを、図１に示すように隣接メモリセルの行に向かって延びるのではなく、メモリセル行の「有効巾」内で且つ行の中心線に沿って形成できるようにする。メモリセル行の「有効巾」とは、基板より上に形成される導電性メモリセル部品（例えば、フローティングゲート、ソースライン、制御ゲート、制御ライン等）によりとられる距離（Ｙ方向における）である。従って、図示された鏡像セルの場合には、各行の「有効巾」は、メモリセルの各行における２つのワードライン６９間の距離（距離Ｌ4、Ｌ5及びＬ6）と、２つのワードライン６９自体の巾との和である。これが重要となるのは、図１のワードライン電気的コンタクト９ａを、メモリセルの対応行の有効巾以外に形成しなければならないからである。その結果、「Ｙ」方向に沿ったメモリセルアレーの縮小が禁止される。というのは、これら電気的コンタクトのための余地を残すために、メモリセルの行間に余計な（浪費）スペースが必要となるからである。本発明は、ストラップセル２８をメモリセル行の有効巾内に形成し、そしてある実施形態では、各行のワードライン対間の距離内に形成して、アレー内のメモリセルの行を互いにより接近して（Ｙ方向に）形成できるようにすることにより、この制約を排除する。更に、所与のサイズのストラップセル領域２４に対し、この余計な余地は、ワード又はソースラインを短絡するおそれを低減するようにコンタクト１０２を更に離れて形成できるようにする。最終的に、ストラップ領域２４内の余計な余地は、それら及びメモリセルアレー全体を、Ｘ（行）及びＹ（列）の両方向のサイズについて安全に縮小できるようにする。
【００４９】
上述したのと同じ概念に従うことにより、マスク３０の他の構成を使用して、本発明によりストラップ領域２４を形成できることに注意されたい。例えば、図９Ａ、１０Ａ、１１Ａ及び１２Ａは、マスク３０の別の実施形態であり、パターン化された孔は、「Ｓ」形状（図９Ａ）、「＄」形状（図１０Ａ）、「Ｉ」形状（図１１Ａ）、又は変形「Ｓ」形状（図１２Ａ）とされる。
【００５０】
図９Ａの「Ｓ」形状マスク３０は、孔３１の両側から延び出して「Ｓ」字型の孔を形成する一対のタブ部材１０６を含む。それによりタブ部材１０６の下に像形成される構造体の断面が図９Ｂに示されており、そしてそれにより生じる最終構造体のレイアウトが図９Ｃに示されている。
図１０Ａの「＄」形状マスク３０は、図９Ａに示したものと同様であるが、孔３１の両側から延び出して「＄」形状の孔３１を形成する対向タブ部材１０８ａ及び１０８ｂを更に含む。それによりタブ部材１０６及びタブ部材１０８ａ／ｂの下に像形成される構造体の断面が図１０Ｂ及び１０Ｃに各々示されており、そしてそれにより形成される最終的な構造体のレイアウトが図１０Ｄに示されている。
【００５１】
図１１Ａの「Ｉ」形状のマスク３０は、孔３１の両側から延び出して「Ｉ」形状の孔３１を形成する一対の直接対向するタブ部材１１０を含む。それによりタブ部材１１０の下に像形成される構造体の断面が図１１Ｂに示されており、そしてそれにより生じる最終的な構造体のレイアウトが図１１Ｃに示されている。
図１２Ａの変形「Ｓ」字型マスク３０は、図５に示した「Ｌ」字型タブ３５と同様の一対の「Ｌ」字型タブ部材１０６を含む。このタブ１０６は、孔３１の両側から延び出し、次いで、互いに離れるように延びて、「Ｓ」字型の孔を形成する。これによりタブ部材１０６の下に像形成される構造体の断面が図１２Ｂに示されており、そしてそれにより生じる最終的な構造体のレイアウトが図１２Ｃに示されている。
図９Ａ、１０Ａ、１１Ａ又は１２Ａに示されたマスクの各々は、ソースライン５７が横断しないストラップ領域２４を形成し、これは、互いに且つ他のストラップ領域エレメントから充分に離間されたワードライン及びソースラインコンタクト１０２／１０４を形成するための場所を与える。
【００５２】
本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲内に入る全ての変更を包含することを理解されたい。例えば、上記の方法は、適当にドープされたポリシリコンを、メモリセル並びに導電性ワード／ソースラインの形成に使用される導電性材料として使用することを述べたが、当業者であれば、いかなる適当な導電性材料も使用できることが明らかであろう。それ故、特許請求の範囲で使用される「導電性材料」という語は、このような全ての導電性材料（例えば、ポリシリコン、ポリシリサイド、サリサイド等）を包含する。更に、二酸化シリコン又は窒化シリコンに代わって、適当な絶縁材を使用することができる。更に、エッチング特性が二酸化シリコン（又は絶縁体）及びポリシリコン（又は導体）とは相違する何らかの適当な材料を、窒化シリコンに代わって使用することができる。更に、請求の範囲から明らかなように、全ての方法ステップを、図示された又は請求の範囲に示された厳密な順序で実行する必要はなく、本発明のメモリセルを適切に形成できればいかなる順序で実行してもよい。更に、図示して説明されたマスクは、パターン化されたマスク孔３１を経て露光されたホトレジストの下の材料が最終的に除去されるようなポジティブなマスキングステッププロセスに使用される。しかしながら、パターン化されたマスク孔を経て露光されなかったホトレジストの下の材料が最終的に除去されるようなネガティブなホトレジストプロセスも公知であり、本発明に使用することができる。このようなネガティブなホトレジストプロセスでは、マスクが反転されて、不透明なマスク材料が透明な孔に置き換わるか又はその逆のことが行われる。ワード及びソースラインは、連続的な巾又は形状を有する必要がなく、まっすぐである必要もなく、そしてスペーサとして形成される必要もなく、適当なメモリセル行における各メモリセル又はメモリセル対に有効に接続するものであればいかなるサイズ及び形状でもよい。ソース及びドレイン領域、及び／又はソース及びビットラインは、交換可能である。均一にドープされた基板が図示されたが、そこに形成される領域のいずれか及び／又は全部（ソース、ドレイン、チャンネル領域、ウェル領域１５０等）を、１つ以上のウェル領域（異なる状態でドープされたシリコンの）に形成できることを理解されたい。最後に、本発明のストラップセルの方法及び設計は、メモリセルの行又は列に沿って延びそしてそれに接続されるポリシリコンのラインを有するいかなる形式又は設計のメモリセルアレーにも適用できる。
【図面の簡単な説明】
【図１】不揮発性メモリセルのアレーと、それに隣接して形成された従来のストラップ領域とを示す上面図である。
【図２Ａ】分離領域を形成するための本発明方法の第１ステップに使用される半導体基板の上面図である。
【図２Ｂ】１−１線に沿った構造体の断面図で、本発明の初期の処理ステップを示す図である。
【図２Ｃ】図２Ｂの構造体の処理において分離領域を形成する次のステップを示す構造体の上面図である。
【図２Ｄ】図２Ｃの構造体の１−１線に沿った断面図で、構造体に形成された分離ストライプを示す図である。
【図２Ｅ】図２Ｃの構造体の１−１線に沿った断面図で、半導体基板に形成できる２つの形式の分離領域、即ちＬＯＣＯＳ又は浅いトレンチを示す図である。
【図３Ａ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｂ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｃ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｄ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｅ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｆ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｇ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｈ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｉ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｊ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｋ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｌ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｍ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｎ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｏ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｐ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｑ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｒ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｓ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｔ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｕ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｖ】図２Ｃの２−２線に沿った断面図で、スプリットゲート型のフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図４Ａ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｂ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｃ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｄ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｅ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｆ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｇ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｈ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｉ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｊ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｋ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｌ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｍ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｎ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｏ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｐ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｑ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｒ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｓ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｔ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｕ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図４Ｖ】ストラップ領域の断面図で、図５のマスクの４Ｂ−４Ｂ線部分により像形成されるストラップ領域構造体の処理における次のステップを示す図である。
【図５】活性領域に第１トレンチをそしてストラップ領域に「Ｈ」型ストラップセルを形成するのに使用されるマスクの一部分を示す上面図である。
【図６Ａ】図５のマスクの６Ａ−６Ａ線部分によって像形成される完成したストラップ領域構造体の断面図である。
【図６Ｂ】図５のマスクの６Ｂ−６Ｂ線部分によって像形成される完成したストラップ領域構造体の断面図である。
【図６Ｃ】図７の６Ｃ−６Ｃ線に沿った完成したストラップ領域構造体の断面図である。
【図７】本発明のストラップセル及びその隣接メモリセルアレーの上面図である。
【図８】本発明のストラップ領域のＷＬストラップセル及びＳＬストラップセル構造体を示す上面図である。
【図９Ａ】活性領域に第１トレンチをそしてストラップ領域に「Ｓ」字型ストラップセルを形成するのに使用されるマスクの第１の別の実施形態を示す上面図である。
【図９Ｂ】図９Ｃの９Ｂ−９Ｂ線に沿った「Ｓ」字型ストラップ領域構造体を示す断面図である。
【図９Ｃ】「Ｓ」字型ストラップセル構造体の上面図である。
【図１０Ａ】活性領域に第１トレンチをそしてストラップ領域に「＄」型ストラップセルを形成するのに使用されるマスクの第２の別の実施形態を示す上面図である。
【図１０Ｂ】図１０Ｄの１０Ｂ−１０Ｂ線に沿った「＄」型ストラップ領域構造体を示す断面図である。
【図１０Ｃ】図１０Ｄの１０Ｃ−１０Ｃ線に沿った「＄」型ストラップ領域構造体を示す断面図である。
【図１０Ｄ】「＄」型ストラップセル構造体の上面図である。
【図１１Ａ】活性領域に第１トレンチをそしてストラップ領域に「Ｉ」字型ストラップセルを形成するのに使用されるマスクの第３の別の実施形態を示す上面図である。
【図１１Ｂ】図１１Ｃの１１Ｂ−１１Ｂ線に沿った「Ｉ」字型ストラップ領域構造体の断面図である。
【図１１Ｃ】「Ｉ」字型ストラップセル構造体の上面図である。
【図１２Ａ】活性領域に第１トレンチをそしてストラップ領域に「Ｓ」字型ストラップセルを形成するのに使用されるマスクの第４の別の実施形態を示す上面図である。
【図１２Ｂ】図１２Ｃの１２Ｂ−１２Ｂ線に沿った「Ｓ」字型ストラップ領域構造体の断面図である。
【図１２Ｃ】「Ｓ」字型ストラップセル構造体の上面図である。
【符号の説明】
１０：半導体基板
１２：第１絶縁層
１４：第１ポリシリコン層
１６：ストライプ（分離領域）
１７：活性領域
１８：窒化シリコン層
１９：ホトレジスト材料
２０ａ、２０ｂ：分離材料
２２：絶縁層
２３：ホトレジスト
２４：ストラップ領域
２６：第１トレンチ
３０：マスク
３１：パターン化された孔
３２：第１マスク領域
３３：第２マスク領域
３４：第３マスク領域
３５：Ｌ字型部材
４０：トレンチ
４２：レンズ形状の酸化物層
４４：酸化物スペーサ
４６：酸化物ブロック
４８：酸化物側壁
５０：ソース領域
５２：スペーサ
５４：ポリ層
５６：ポリブロック
６０：トレンチ
６２：先鋭な縁
６４：酸化物層
６６：ポリ層
１３０：周辺領域
１３２：分離領域
１３４、１３８：窒化物層
１３６：アモルファスシリコン層
１４０：ホトレジスト
１４６：ポリブロック
１４８：窒化物層
１５０：ウェル領域
１５２：ゲート酸化物層
１５６：ポリスペーサ
１５８：ポリブロック
１６０：ホトレジスト
【図１】
0004388266.tif 000002
【図２Ａ】
0004388266.tif 000003
【図２Ｂ】
0004388266.tif 000004
【図２Ｃ】
0004388266.tif 000005
【図２Ｄ】
0004388266.tif 000006
【図２Ｅ】
0004388266.tif 000007
【図３Ａ】
0004388266.tif 000008
【図３Ｂ】
0004388266.tif 000009
【図３Ｃ】
0004388266.tif 000010
【図３Ｄ】
0004388266.tif 000011
【図３Ｅ】
0004388266.tif 000012
【図３Ｆ】
0004388266.tif 000013
【図３Ｇ】
0004388266.tif 000014
【図３Ｈ】
0004388266.tif 000015
【図３Ｉ】
0004388266.tif 000016
【図３Ｊ】
0004388266.tif 000017
【図３Ｋ】
0004388266.tif 000018
【図３Ｌ】
0004388266.tif 000019
【図３Ｍ】
0004388266.tif 000020
【図３Ｎ】
0004388266.tif 000021
【図３Ｏ】
0004388266.tif 000022
【図３Ｐ】
0004388266.tif 000023
【図３Ｑ】
0004388266.tif 000024
【図３Ｒ】
0004388266.tif 000025
【図３Ｓ】
0004388266.tif 000026
【図３Ｔ】
0004388266.tif 000027
【図３Ｕ】
0004388266.tif 000028
【図３Ｖ】
0004388266.tif 000029
【図４Ａ】
0004388266.tif 000030
【図４Ｂ】
0004388266.tif 000031
【図４Ｃ】
0004388266.tif 000032
【図４Ｄ】
0004388266.tif 000033
【図４Ｅ】
0004388266.tif 000034
【図４Ｆ】
0004388266.tif 000035
【図４Ｇ】
0004388266.tif 000036
【図４Ｈ】
0004388266.tif 000037
【図４Ｉ】
0004388266.tif 000038
【図４Ｊ】
0004388266.tif 000039
【図４Ｋ】
0004388266.tif 000040
【図４Ｌ】
0004388266.tif 000041
【図４Ｍ】
0004388266.tif 000042
【図４Ｎ】
0004388266.tif 000043
【図４Ｏ】
0004388266.tif 000044
【図４Ｐ】
0004388266.tif 000045
【図４Ｑ】
0004388266.tif 000046
【図４Ｒ】
0004388266.tif 000047
【図４Ｓ】
0004388266.tif 000048
【図４Ｔ】
0004388266.tif 000049
【図４Ｕ】
0004388266.tif 000050
【図４Ｖ】
0004388266.tif 000051
【図５】
0004388266.tif 000052
【図６Ａ】
0004388266.tif 000053
【図６Ｂ】
0004388266.tif 000054
【図６Ｃ】
0004388266.tif 000055
【図７】
0004388266.tif 000056
【図８】
0004388266.tif 000057
【図９Ａ】
0004388266.tif 000058
【図９Ｂ】
0004388266.tif 000059
【図９Ｃ】
0004388266.tif 000060
【図１０Ａ】
0004388266.tif 000061
【図１０Ｂ】
0004388266.tif 000062
【図１０Ｃ】
0004388266.tif 000063
【図１０Ｄ】
0004388266.tif 000064
【図１１Ａ】
0004388266.tif 000065
【図１１Ｂ】
0004388266.tif 000066
【図１１Ｃ】
0004388266.tif 000067
【図１２Ａ】
0004388266.tif 000068
【図１２Ｂ】
0004388266.tif 000069
【図１２Ｃ】
0004388266.tif 000070