(57)【特許請求の範囲】
【請求項１】
ポリシリコン膜を用いた抵抗素子を備えた半導体装置において、
前記抵抗素子は、下地絶縁膜上に形成された絶縁性の第１のポリシリコン膜と、前記第１のポリシリコン膜の両端に隣接したコンタクトホールが形成される領域に形成された導電性の第２のポリシリコン膜と、前記第１のポリシリコン膜上に形成された抵抗素子用絶縁膜と、前記第２のポリシリコン膜上及び前記抵抗素子用絶縁膜上に連続して形成された抵抗値を決定するための第３のポリシリコン膜とを備え、前記第３のポリシリコン膜の前記第２のポリシリコン膜上の領域に不純物が導入された低抵抗部が形成されており、
前記第１のポリシリコン膜の表面に一方の前記第２のポリシリコン膜と電気的に接続され、他方の前記第２のポリシリコン膜とは間隔をもって形成された下層導電体層を備えていることを特徴とする半導体装置。
【請求項２】
前記抵抗素子用絶縁膜の端部位置に対応する前記第３のポリシリコン膜の段差部にも前記低抵抗部が形成されている請求項１に記載の半導体装置。
【請求項３】
入力電圧の出力を制御する出力ドライバと、出力電圧を分圧して分圧電圧を供給するための分圧抵抗と、基準電圧を供給するための基準電圧発生回路と、前記分圧抵抗からの分圧電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路を備えた定電圧発生回路を備え、前記分圧抵抗を構成する抵抗素子として、請求項１又は２に記載の抵抗素子を備えていることを特徴とする半導体装置。
【請求項４】
入力電圧を分圧して分圧電圧を供給するための分圧抵抗と、基準電圧を供給するための基準電圧発生回路と、前記分圧抵抗からの分圧電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路を備えた電圧検出回路を備え、前記分圧抵抗を構成する抵抗素子として、請求項１又は２に記載の抵抗素子を備えていることを特徴とする半導体装置。
【請求項５】
ポリシリコン膜を用いた抵抗素子を備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｄ）を含むことを特徴とする製造方法。
（Ａ）半導体基板表面に形成された下地絶縁膜上に絶縁性の第１のポリシリコン膜を形成し、さらにその上に抵抗素子用絶縁膜を形成するための絶縁材料膜を形成し、その絶縁材料膜を写真製版技術によりパターニングして抵抗素子の高抵抗領域に対応する領域に抵抗素子用絶縁膜を形成する工程、
（Ｂ）半導体基板上全面に、抵抗値を決定するための第３のポリシリコン膜を形成する工程、
（Ｃ）前記抵抗素子用絶縁膜が形成されている領域の前記第３のポリシリコン膜上に写真製版技術によりマスク材を形成し、そのマスク材をマスクとして前記第３のポリシリコン膜及びその下層の前記第１のポリシリコン膜に不純物を導入して、コンタクトホールが形成される領域を含む前記第３のポリシリコン膜の領域に低抵抗部を形成し、前記低抵抗部の下層の前記第１のポリシリコン膜を低抵抗化して第２のポリシリコン膜を形成する工程、
（Ｄ）前記第３のポリシリコン膜、前記抵抗素子用絶縁膜、前記第２のポリシリコン膜及び前記第１のポリシリコン膜をパターニングして、前記下地絶縁膜上に前記第１のポリシリコン膜、前記第２のポリシリコン膜、前記抵抗素子用絶縁膜及び前記第３のポリシリコン膜からなる抵抗素子を形成する工程。
【請求項６】
前記工程（Ａ）での写真製版と、前記工程（Ｃ）での写真製版において、同じフォトマスクを用いる請求項５に記載の製造方法。
【請求項７】
前記マスク材を抵抗素子の長さ方向に関して前記抵抗素子用絶縁膜よりも短く形成する請求項５に記載の製造方法。
【請求項８】
前記工程（Ａ）は、前記絶縁材料膜を形成する前に、前記第１のポリシリコン膜の表面の、後工程の前記工程（Ｃ）で形成される一方の前記第２のポリシリコン膜の形成領域と一部重複し、他方の前記第２のポリシリコン膜とは間隔をもつ領域に不純物を導入して下層導電体層を形成する工程を含む請求項５、６又は７のいずれかに記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にポリシリコン膜を用いた抵抗素子を備えた半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来の技術では、ポリシリコン膜を用いて高抵抗素子を形成する場合、同じ半導体基板上に形成されるトランジスタ素子のポリシリコンゲート電極と同じポリシリコン膜を用い、不純物の導入量の差により高抵抗素子とポリシリコンゲート電極とを作り分けていた。従来の製造方法では、高抵抗素子となるべきポリシリコン膜の膜厚がポリシリコンゲート電極と同じ３０００Å〜５０００Å程度になるため、例えば１０ＫΩ／□程度の高抵抗を得るにはリンを３×１０14〜５×１０14ｃｍ-2程度のドーズ量で注入していた。
【０００３】
高抵抗のポリシリコン膜を形成する場合、シート抵抗値とドーズ量の関係は、ドーズ量が多くなるほど抵抗値の変化量は小さくなることが知られており、抵抗値のバラツキを抑制するために、なるべく多くの不純物を導入することが好ましい。そこで、抵抗素子のポリシリコン膜の膜厚を薄くすることにより、同じ抵抗値を設定する場合であっても多くの不純物を導入することができ、抵抗値のバラツキを抑制することができる。薄いポリシリコン膜を用いた抵抗素子は例えば特開平９−３２１２２９号公報に開示されている。
【０００４】
図１２は、膜厚が薄いポリシリコン膜を使用した高抵抗素子と、その抵抗素子と金属配線とを接続するコンタクトホールを示す断面図である。
半導体基板上に形成された下地絶縁膜３上に、Ｎ型不純物又はＰ型不純物を含有したポリシリコン膜からなる高抵抗部４１が形成されており、高抵抗部４１を覆うようにして層間絶縁膜４３が形成されている。高抵抗部４１にコンタクトを形成する場合、通常、電気的接続を良好にするために高抵抗部４１の両端に、高濃度に不純物を含有しているポリシリコン膜からなる低抵抗部４５が形成されている。低抵抗部４５上の層間絶縁膜４３にはコンタクトホール４７が形成されている。層間絶縁膜４３上にはメタル配線４９が形成されている。コンタクトホール４７内には、低抵抗部４５とメタル配線４９を電気的に接続するための導電材料が充填されている。
【０００５】
高抵抗部４１の抵抗値を安定させるために高抵抗部４１及び低抵抗部４５を構成するポリシリコン膜の膜厚を薄くすると、コンタクトホール４７を形成するためのドライエッチングによって、図１３に示すように、低抵抗部４５もエッチングされて、コンタクトホール４７の底部が低抵抗部４５を貫通して下地絶縁膜３に達してしまうことがある。この場合、コンタクトホール４７に充填された導電材料５１と低抵抗部４５との接触面積がコンタクトホール４７の側面部分４７ａのみとなってコンタクト抵抗が上昇してしまう。そのため、所望の抵抗値を得るために高抵抗部４１の長さや幅を設計しても、コンタクト抵抗の上昇やバラツキなどが大きく影響し、所望の抵抗値が正確に得られないという不具合があった。
【０００６】
【発明が解決しようとする課題】
そこで本発明は、ポリシリコン膜を用いた抵抗素子を備えた半導体装置及びその製造方法において、抵抗素子のコンタクト抵抗の安定化を図ることができる半導体装置及びその製造方法を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
本発明にかかる半導体装置はポリシリコン膜を用いた抵抗素子を備えた半導体装置であって、上記抵抗素子として、下地絶縁膜上に形成された絶縁性の第１のポリシリコン膜と、上記第１のポリシリコン膜の両端に隣接したコンタクトホールが形成される領域に形成された導電性の第２のポリシリコン膜と、上記第１のポリシリコン膜上に形成された抵抗素子用絶縁膜と、上記第２のポリシリコン膜上及び上記抵抗素子用絶縁膜上に連続して形成された抵抗値を決定するための第３のポリシリコン膜とを備え、上記第３のポリシリコン膜の上記第２のポリシリコン膜上の領域に不純物が導入された低抵抗部が形成されている抵抗素子を備えたものである。
【０００８】
本発明の半導体装置を構成する抵抗素子では、コンタクトホールが形成される領域である第３のポリシリコン膜の低抵抗部の下層に、低抵抗の第２のポリシリコン膜が形成されている。これにより、抵抗素子の抵抗値を決定するための第３のポリシリコン膜を薄く形成しても、コンタクトホールを形成するためのエッチング時の下地絶縁膜の損傷や、コンタクト抵抗の上昇やバラツキなどを抑制することができ、抵抗素子のコンタクト抵抗の安定化を図ることができる。
さらに、第３のポリシリコン膜厚を薄くできるので、同じ抵抗値を得るにも従来の膜厚（３０００Å〜５０００Å程度）で形成したポリシリコン膜で形成する場合と比べて多くの不純物を導入することができる。これにより、不純物導入時のドーズの相対的なバラツキを減らすことができ、ひいては抵抗値のバラツキを抑制することができる。
【０００９】
本発明にかかる半導体装置の製造方法は、ポリシリコン膜を用いた抵抗素子を備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｄ）を含む。
（Ａ）半導体基板表面に形成された下地絶縁膜上に絶縁性の第１のポリシリコン膜を形成し、さらにその上に抵抗素子用絶縁膜を形成するための絶縁材料膜を形成し、その絶縁材料膜を写真製版技術によりパターニングして抵抗素子の高抵抗領域に対応する領域に抵抗素子用絶縁膜を形成する工程、
（Ｂ）半導体基板上全面に、抵抗値を決定するための第３のポリシリコン膜を形成する工程、
（Ｃ）上記抵抗素子用絶縁膜が形成されている領域の上記第３のポリシリコン膜上に写真製版技術によりマスク材を形成し、そのマスク材をマスクとして上記第３のポリシリコン膜及びその下層の上記第１のポリシリコン膜に不純物を導入して、コンタクトホールが形成される領域を含む上記第３のポリシリコン膜の領域に低抵抗部を形成し、上記低抵抗部の下層の上記第１のポリシリコン膜を低抵抗化して第２のポリシリコン膜を形成する工程、
（Ｄ）上記第３のポリシリコン膜、上記抵抗素子用絶縁膜、上記第２のポリシリコン膜及び上記第１のポリシリコン膜をパターニングして、上記下地絶縁膜上に上記第１のポリシリコン膜、上記第２のポリシリコン膜、上記抵抗素子用絶縁膜及び上記第３のポリシリコン膜からなる抵抗素子を形成する工程。
【００１０】
本発明の製造方法により形成される抵抗素子は、コンタクトホールが形成される領域が第３のポリシリコン膜の低抵抗部と、導電性の第２のポリシリコン膜の積層構造になっているので、第３のポリシリコン膜を薄く形成し、コンタクトホールを形成する際に第３のポリシリコン膜を貫通してしまっても、コンタクトホールに充填される配線材と第２及び第３のポリシリコン膜の良好な電気的接触が得られ、コンタクト抵抗の安定化を図ることができる。
【００１１】
【発明の実施の形態】
本発明の半導体装置を構成する抵抗素子において、第３のポリシリコン膜には抵抗素子用絶縁膜の端部に対応する位置に段差部が形成されている。第３のポリシリコン膜では、両端に形成された低抵抗部の間の領域が抵抗値を決定する高抵抗部になるが、高抵抗部に上記段差部が含まれていると、段差部の膜厚の不均一性などに起因して抵抗値がばらつく可能性がある。
そこで、本発明の半導体装置において、上記抵抗素子用絶縁膜の端部位置に対応する上記第３のポリシリコン膜の段差部にも上記低抵抗部が形成されていることが好ましい。その結果、第３のポリシリコンにおいて高抵抗部は、抵抗素子用絶縁膜上の平坦な領域のみで構成されるので、抵抗値のバラツキを抑制することができる。
【００１２】
一方、ポリシリコン膜を用いた抵抗素子では、電圧ストレスによる抵抗値のドリフト現象を抑制して抵抗値を安定させるために、抵抗値を決定するポリシリコン膜の下層に絶縁膜を介して下層導電体層を設け、抵抗値を決定するポリシリコン膜と下層導電体層を同電位にすることが好ましい。このような構成の抵抗素子は例えば特開平９−３２１２２９号公報に開示されている。
しかし、特開平９−３２１２２９号公報に記載の半導体装置では、下層導電体層に抵抗値を決定するポリシリコン膜と同じ電位を供給するために、抵抗素子以外の領域に下層導電体層と接続するための配線を形成しており、チップサイズ増加につながっていた。
【００１３】
そこで、本発明の半導体装置において、上記第１のポリシリコン膜の表面に一方の上記第２のポリシリコン膜と電気的に接続され、他方の上記第２のポリシリコン膜とは間隔をもって形成された下層導電体層を備えているようにした。その結果、第３のポリシリコン膜の抵抗値を決定する領域の下層に、抵抗素子用絶縁膜を介して、第３のポリシリコン膜と同電位の上記下層導電体層を配置することができ、電圧ストレスによる抵抗値のドリフト現象を抑制できる。この構成によれば、上記下層導電体層に電位を供給するための配線を別途設ける必要がないので、チップサイズを増加させることなく、抵抗値の安定化を図ることができる。
【００１４】
本発明を構成する抵抗素子は、例えば定電圧発生回路に適用できる。
入力電圧の出力を制御する出力ドライバと、出力電圧を分圧して分圧電圧を供給するための分圧抵抗と、基準電圧を供給するための基準電圧発生回路と、上記分圧抵抗からの分圧電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路を備えた定電圧発生回路を備えた本発明の半導体装置では、上記分圧抵抗を構成する抵抗素子として、本発明を構成する抵抗素子を備えている。
本発明を構成する抵抗素子では、コンタクト抵抗の安定化、ひいては抵抗値の安定化を実現しているので、分圧抵抗からの分圧電圧の精度を向上させることができる。
【００１５】
本発明を構成する抵抗素子は、例えば定電圧発生回路にも適用できる。
入力電圧を分圧して分圧電圧を供給するための分圧抵抗と、基準電圧を供給するための基準電圧発生回路と、上記分圧抵抗からの分圧電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路を備えた電圧検出回路を備えた本発明の半導体装置では、上記分圧抵抗を構成する抵抗素子として、本発明を構成する抵抗素子を備えている。
本発明を構成する抵抗素子では、コンタクト抵抗の安定化、ひいては抵抗値の安定化を実現しているので、分圧抵抗からの分圧電圧の精度を向上させることができる。
【００１６】
本発明の製造方法において、上記工程（Ａ）での写真製版と、上記工程（Ｃ）での写真製版において、同じフォトマスクを用いることが好ましい。その結果、２回の写真製版工程を１枚のフォトマスクで行なうので、製造コストを低減することができる。（必要に応じて修正及び補充をお願いします）
【００１７】
本発明の製造方法において、上記マスク材を抵抗素子の長さ方向に関して上記抵抗素子用絶縁膜よりも短く形成することが好ましい。その結果、第３のポリシリコン膜の抵抗素子用絶縁膜の端部に対応する位置の段差部に確実に不純物を導入して低抵抗化することができ、段差部に起因する抵抗値のバラツキを抑制することができる。
【００１８】
本発明の製造方法において、上記工程（Ａ）は、上記絶縁材料膜を形成する前に、上記第１のポリシリコン膜の表面の、後工程の上記工程（Ｃ）で形成される一方の上記第２のポリシリコン膜の形成領域と一部重複し、他方の上記第２のポリシリコン膜とは間隔をもつ領域に不純物を導入して下層導電体層を形成する工程を含むことが好ましい。その結果、第３のポリシリコン膜の抵抗値を決定する領域の下層に、抵抗素子用絶縁膜を介して、第３のポリシリコン膜と同電位の上記下層導電体層を形成することができる。これにより、チップサイズを増加させることなく、電圧ストレスによる抵抗値のドリフト現象を抑制して抵抗値の安定化を図ることができる。
【００１９】
【実施例】
図１は半導体装置の一実施例の抵抗素子部分を示す断面図である。図２はこの実施例の抵抗素子部分を示す上面図である。図１（Ａ）は図２のＹ−Ｙ’位置での断面を示し、（Ｂ）は図２のＸ−Ｘ’位置での断面を示す。図１及び図２を参照してこの実施例を説明する。
【００２０】
シリコン基板１表面に下地絶縁膜３が形成されている。下地絶縁膜３上の高抵抗領域５に、不純物が含まれておらず絶縁性の第１のポリシリコン膜９が形成されている。低抵抗領域７に、第１のポリシリコン膜９の両端側に隣接して、不純物が高濃度に導入されて低抵抗化された導電性の第２のポリシリコン膜１１，１１が形成されている。本明細書において、高抵抗領域５とは抵抗値を決定するためのポリシリコン膜からなる高抵抗部が形成される領域をいい、低抵抗領域７とは高抵抗部に隣接して設けられ、不純物が導入されて低抵抗化されたポリシリコン膜からなる低抵抗部が形成される領域をいう。
【００２１】
第１のポリシリコン膜９上及び第１のポリシリコン膜９に隣接する部分の第２のポリシリコン膜１１上に抵抗素子用絶縁膜としてのシリコン酸化膜１３が形成されている。
シリコン酸化膜１３上に、高抵抗値を得るための不純物が導入されたポリシリコン膜からなる抵抗値を決定するための高抵抗部１５が形成されている。高抵抗部１５の両端側にそれぞれ隣接して、シリコン酸化膜１３上から第２のポリシリコン膜１１上に連続して、不純物が高濃度に導入されて低抵抗化されたポリシリコン膜からなる低抵抗部１７が形成されている。高抵抗部１５及び低抵抗部１７，１７は第３のポリシリコン膜を構成する。
【００２２】
下地絶縁膜３上、高抵抗部１５上及び低抵抗部１７上に層間絶縁膜１９が形成されている。層間絶縁膜１９には、低抵抗部１７及び第２のポリシリコン膜１１が積層されている領域に対応する位置にコンタクトホール２１が形成されている。層間絶縁膜１９上に、例えばアルミニウムからなるメタル配線２３が形成されている。コンタクトホール２１内には、低抵抗部１７とメタル配線２３を電気的に接続するための導電材料が充填されている。
【００２３】
シリコン酸化膜１３の下層に位置する第１のポリシリコン膜９は、不純物を含有していないので、ほぼ絶縁状態になっている。したがって、抵抗素子としては、シリコン酸化膜１３の下にある第１のポリシリコン膜９は電気伝導に寄与せず、不純物が導入されたポリシリコン膜からなる高抵抗部１５の抵抗値により決定される。
【００２４】
この実施例では、コンタクトホール２１が形成される領域である低抵抗部１７の下層に、低抵抗の第２のポリシリコン膜１１が形成されている。これにより、抵抗素子の抵抗値を決定するための高抵抗部１５を薄く形成しても、コンタクトホールを形成するためのエッチング時の下地絶縁膜３の損傷や、コンタクト抵抗の上昇やバラツキなどを抑制することができ、抵抗素子のコンタクト抵抗の安定化を図ることができる。
さらに、この実施例において、高抵抗部１５の膜厚は例えば１０００Åであり、従来技術と比べて多くの不純物を導入することができ、抵抗値のバラツキを抑制することができる。
【００２５】
さらに、この実施例では第３のポリシリコン膜を構成する高抵抗部１５及び低抵抗部１７，１７のうち、抵抗素子用絶縁膜３の両端部位置に対応する段差部には低抵抗部１７，１７が形成されている。すなわち、高抵抗部１５は抵抗素子用絶縁膜１３上の平坦な領域のみに形成されているので、抵抗素子用絶縁膜３の両端部位置に対応する段差部に起因する膜厚のばらつきがなく、抵抗値のバラツキを抑制することができる。
【００２６】
図３は製造方法の一実施例を示す工程断面図である。図４（Ａ）及び（Ｂ）は図３の工程の続きを示す断面図である。図４（Ａ）は図２のＹ−Ｙ’位置での断面図、（Ｂ）は図２のＸ−Ｘ’位置での断面図である。図１、図３及び図４を参照して製造方法の一実施例を説明する。
【００２７】
（Ａ）シリコン基板１表面に形成された下地絶縁膜３上に、例えばＣＶＤ（化学的気相成長）法により、不純物を含んでいない絶縁性の（ノンドープの）第１のポリシリコン膜９を１０００〜５０００Å程度、ここでは２５００Åの膜厚で形成する。ここで、第１のポリシリコン膜９は不純物を全く含んでいないものに限定されるものではなく、十分な絶縁性を得られるものであれば少量の不純物を含んでいてもよい。
【００２８】
第１のポリシリコン膜９上に、例えばＬＰＣＶＤ（減圧ＣＶＤ）法によってシリコン酸化膜１３を３００〜１０００Å、ここでは５００Åの膜厚で形成し、写真製版技術及びエッチング技術を用いて抵抗素子の高抵抗領域５に対応する領域に選択的にシリコン酸化膜１３を残す。シリコン酸化膜１３の膜厚は、後工程での加工性を考慮すると薄いほどよい。
【００２９】
（Ｂ）シリコン基板１上全面に、例えばＣＶＤ法により、ノンドープのポリシリコン膜を５００〜２０００Å程度、ここでは１０００Åの膜厚で形成する。所望の高抵抗値が得られるように、そのポリシリコン膜全面に例えばイオン注入法によりリンなどの不純物を導入し、抵抗素子の抵抗値を決定するための第３のポリシリコン膜１４を形成する。
【００３０】
（Ｃ）第３のポリシリコン膜１４上全面に、例えばＬＰＣＶＤ法により、マスク材としてのシリコン酸化膜１６を１５００Å程度の膜厚で形成し、写真製版技術及びエッチング技術を用いて高抵抗領域５に対応する領域に選択的にシリコン酸化膜１６を残す。
この実施例では、工程（Ａ）での写真製版で用いるフォトマスクと、工程（Ｃ）での写真製版で用いるフォトマスクについて、同じフォトマスクを用いている。これにより、製造コストを低減することができる。
【００３１】
（Ｄ）シリコン酸化膜１６をマスクとして、例えばリンを用いた固相拡散法により、第３のポリシリコン膜１４及び第１のポリシリコン膜９の高抵抗領域５以外の低抵抗領域７を含む領域に不純物を導入する。これにより、第３のポリシリコン膜１４は、不純物が導入されなかった部分は高抵抗部１５になり、不純物が導入された部分は低抵抗化されて低抵抗部１７になる。また、第１のポリシリコン膜９の不純物が導入された部分は低抵抗化されて第２のポリシリコン膜１１になる。
【００３２】
このとき、第３のポリシリコン膜１４及び第１のポリシリコン膜９では、熱拡散により不純物がシリコン酸化膜１３，１６の端部より内側にも拡散する。第３のポリシリコン膜１４では、シリコン酸化膜１３に起因する段差部に不純物が注入されて、段差部を含む領域は低抵抗部１７になる。すなわち、高抵抗部１５は、抵抗素子用絶縁膜１３上の平坦な領域のみに形成されているので、抵抗素子用絶縁膜３の両端部位置に対応する段差部に起因する膜厚のばらつきがなく、抵抗値のバラツキを抑制することができる。
【００３３】
シリコン酸化膜１６を例えばふっ酸水溶液を用いたウエットエッチングにより除去する。図４（Ａ）及び（Ｂ）に示すように、写真製版技術により素子形状に対応するレジストパターン１８を形成する。レジストパターン１８をマスクとしてエッチングを行ない、高抵抗部１５、低抵抗部１７、シリコン酸化膜１３、第１のポリシリコン膜９及び第２のポリシリコン膜１１を抵抗素子の形状にパターニングする。このとき、シリコン酸化膜１３上のポリシリコン膜からなる高抵抗部１５及び低低後部１７をエッチングした後、シリコン酸化膜１３をエッチングし、さらに第１のポリシリコン膜９及び第２のポリシリコン膜１１をエッチングする。
このとき、シリコン基板１のトランジスタ素子の領域では、下層が第２のポリシリコン膜１１、上層が低抵抗部１７からなるポリシリコンゲート電極（図示は省略）が同時に形成される。
【００３４】
シリコン基板１上全面に層間絶縁膜１９を堆積する。層間絶縁膜１９の、第２のポリシリコン膜１１と低抵抗部１７が積層している領域の所望の位置にコンタクトホール２１を形成する。その後、層間絶縁膜１９上及びコンタクトホール２１内にメタル配線２３を形成する（図１参照）。
図１に示すように、コンタクトホール２１が上層の低抵抗部１７を貫通して下層の第２のポリシリコン膜１１に到達しても、後工程でコンタクトホール２１に充填される配線材と第２及び第３のポリシリコン膜の良好な電気的接触が得られる。
この製造方法の実施例によれば、図１に示した抵抗素子を製造することができる。
【００３５】
上記の実施例では、工程（Ａ）で、第１のポリシリコン膜９上にシリコン酸化膜１３及びマスク材としてのシリコン酸化膜１６をＬＰＣＶＤ法によって形成しているが、本発明はこれに限定されるものではなく、熱酸化法や常圧ＣＶＤ法など、他の方法によってシリコン酸化膜１３，１６を形成してもよい。また、シリコン酸化膜１３，１６をパターニングする方法は、ドライエッチング法や、例えばふっ酸溶液を用いたウエットエッチング法などを用いることができる。
【００３６】
また、上記の実施例の工程（Ｄ）で、第３のポリシリコン膜１４及び第１のポリシリコン膜９に不純物を導入して低抵抗部１７及び第２のポリシリコン膜１１を形成する方法として固相拡散法を用いているが、本発明はこれに限定されるものではなく、例えばイオン注入法を用いてもよい。
【００３７】
上記の実施例では、工程（Ａ）で抵抗素子用絶縁膜としてのシリコン酸化膜１３を形成するための写真製版で用いるフォトマスクと、工程（Ｃ）でマスク材としてのシリコン酸化膜１６を形成するための写真製版で用いるフォトマスクに関し、同じフォトマスクを用いている。これにより、シリコン酸化膜１３が形成されている領域にシリコン酸化膜１３と同じパターン寸法のシリコン酸化膜１６を形成しているが、本発明の製造方法はこれに限定されるものではない。
【００３８】
図５は半導体装置の他の実施例の抵抗素子部分を示す断面図である。図１と同じ機能を果たす部分には同じ符号を付し、詳細な説明は省略する。
シリコン基板１表面に形成された下地絶縁膜３上の高抵抗領域５に第１のポリシリコン膜９が形成されている。低抵抗領域７に第２のポリシリコン膜１１，１１が形成されている。第１のポリシリコン膜９上及び第１のポリシリコン膜９に隣接する部分の第２のポリシリコン膜１１上にシリコン酸化膜１３が形成されている。
【００３９】
シリコン酸化膜１３上に、高抵抗値を得るための不純物が導入されたポリシリコン膜からなる抵抗値を決定するための高抵抗部１５ａが形成されている。高抵抗部１５ａは、図１の実施例の高抵抗部１５に比べて、長さ寸法が短く形成されている。
高抵抗部１５の両端側にそれぞれ隣接して、シリコン酸化膜１３上から第２のポリシリコン膜１１上に連続して、不純物が高濃度に導入されて低抵抗化されたポリシリコン膜からなる低抵抗部１７ａが形成されている。高抵抗部１５ａ及び低抵抗部１７ａ，１７ａは第３のポリシリコン膜を構成する。
下地絶縁膜３上、高抵抗部１５上及び低抵抗部１７ａ上に層間絶縁膜１９が形成されている。層間絶縁膜１９にはコンタクトホール２１が形成されている。層間絶縁膜１９上にメタル配線２３が形成されている。コンタクトホール２１内には導電材料が充填されている。
【００４０】
図６は、図５の装置の実施例を製造する製造方法の一実施例を示す工程断面図である。図３の実施例と同じ機能をもつ部分には同じ符号を付し、その詳細な説明は省略する。
（Ａ）シリコン基板１表面に形成された下地絶縁膜３上に、ノンドープの第１のポリシリコン膜９を形成する。第１のポリシリコン膜９上の高抵抗領域５に対応する領域に選択的にシリコン酸化膜１３を形成する。
（Ｂ）シリコン基板１上全面に第３のポリシリコン膜１４を形成する。
【００４１】
（Ｃ）第３のポリシリコン膜１４上全面に、マスク材としてのシリコン酸化膜１６ａを１５００Å程度の膜厚で形成する。写真製版技術及びエッチング技術を用いて、シリコン酸化膜１３の周辺部に対応する第３のポリシリコン膜１４上がシリコン酸化膜１６ａでは覆われないように、シリコン酸化膜１３上の領域に、少なくとも抵抗素子の長さ方向に関してシリコン酸化膜１３よりも小さいパターン寸法で選択的にシリコン酸化膜１６ａを残す。
【００４２】
（Ｄ）シリコン酸化膜１６ａをマスクとして、固相拡散法又はイオン注入法により、第３のポリシリコン膜１４及び第１のポリシリコン膜９の高抵抗領域５以外の低抵抗領域７を含む領域に不純物を導入する。これにより、第３のポリシリコン膜１４は、不純物が導入されなかった部分は高抵抗部１５ａになり、不純物が導入された部分は低抵抗化されて低抵抗部１７ａになる。また、第１のポリシリコン膜９の不純物が導入された部分は低抵抗化されて第２のポリシリコン膜１１になる。
【００４３】
このとき、第３のポリシリコン膜１４では、熱拡散により不純物がシリコン酸化膜１６ａの端部より内側にも拡散する。
この実施例では、シリコン酸化膜１６ａがシリコン酸化膜１３よりも小さいパターン寸法で形成されているので、第３のポリシリコン膜１４では、シリコン酸化膜１３に起因する段差部に不純物が確実に注入されて、段差部を含む領域は低抵抗部１７ａになる。すなわち、高抵抗部１５ａは抵抗素子用絶縁膜１３上の平坦な領域のみに形成され、抵抗素子用絶縁膜３の両端部位置に対応する段差部に起因する膜厚のばらつきがなく、抵抗値のバラツキを抑制することができる。
【００４４】
シリコン酸化膜１６ａを除去した後、図４（Ａ）及び（Ｂ）と同様にして、高抵抗部１５ａ、低抵抗部１７ａ、シリコン酸化膜１３、第１のポリシリコン膜９及び第２のポリシリコン膜１１を抵抗素子の形状にパターニングする。その後、図３の製造方法の説明と同様にして、層間絶縁膜１９、コンタクトホール２１及びメタル配線２３を形成する（図５参照）。
【００４５】
一方、ポリシリコン膜を用いた抵抗素子では、電圧ストレスによる抵抗値のドリフト現象を抑制して抵抗値を安定させるために、抵抗値を決定するポリシリコン膜の下層に絶縁膜を介して下層導電体層を設け、抵抗値を決定するポリシリコン膜と下層導電体層を同電位にすることが好ましい。
図７は、半導体装置のさらに他の実施例の抵抗素子部分を示す断面図である。図８はこの実施例の抵抗素子部分を示す上面図である。図７（Ａ）は図８のＹ−Ｙ’位置での断面を示し、（Ｂ）は図８のＸ−Ｘ’位置での断面を示す。図７及び図８を参照してこの実施例を説明する。図１と同じ機能を果たす部分には同じ符号を付し、詳細な説明は省略する。
【００４６】
シリコン基板１表面に形成された下地絶縁膜３上の高抵抗領域５に絶縁性の第１のポリシリコン膜９が形成されている。低抵抗領域７には第１のポリシリコン膜９の両端側にそれぞれ隣接して、導電性の第２のポリシリコン膜１１，１１が形成されている。第１のポリシリコン膜９表面及び一方の第２のポリシリコン膜１１表面にわたって、他方の第２のポリシリコン膜１１とは間隔をもって、不純物が導入された下層導電体層２５が形成されている。下層導電体層２５は一方の第２のポリシリコン膜１１とは電気的に接続され、他方の第２のポリシリコン膜１１とは電気的に絶縁されている。高抵抗領域５及び高抵抗領域５に隣接する低抵抗領域７の一部分に位置する第１のポリシリコン膜９上、第２のポリシリコン膜１１上及び下層導電体層２５上に、シリコン酸化膜１３が形成されている。
【００４７】
シリコン酸化膜１３上に抵抗値を決定するための高抵抗部１５が形成されている。高抵抗部１５の両端側にそれぞれ隣接して、シリコン酸化膜１３上から第２のポリシリコン膜１１上及び下層導電体層２５上に連続して、低抵抗部１７が形成されている。高抵抗部１５及び低抵抗部１７，１７は第３のポリシリコン膜を構成する。
下地絶縁膜３上、高抵抗部１５上及び低抵抗部１７上に層間絶縁膜１９が形成されている。層間絶縁膜１９には、コンタクトホール２１が形成されている。コンタクトホール２１は下層導電体層２５に一部重複するように形成されている。層間絶縁膜１９上にメタル配線２３が形成されている。コンタクトホール２１内に導電材料が充填されている。
【００４８】
この実施例では、抵抗値を決定する高抵抗部１５の下層に、シリコン酸化膜１３を介して、下層導電体層２５が形成されている。下層導電体層２５は一方の第２のポリシリコン膜１１と電気的に接続されているので、高抵抗部１５の電位と下層導電体層２５の電位が同じになる。これにより、電圧ストレスによる抵抗値のドリフト現象を抑制することができ、抵抗値を安定させることができる。
さらに、下層導電体層２５への電位の供給は、高抵抗部１５へ電位を供給するためのコンタクトホール２１内のメタル配線２３により行なっているので、下層導電体層２５に電位を供給するための配線を別途設ける必要がない。これにより、チップサイズを増加させることなく、抵抗値の安定化を図ることができる。
【００４９】
図９は図７及び図８の装置の実施例を製造する製造方法の一実施例を示す工程断面図である。図３の実施例と同じ機能をもつ部分には同じ符号を付し、その詳細な説明は省略する。
（Ａ）シリコン基板１表面に形成された下地絶縁膜３上にノンドープの第１のポリシリコン膜９を形成する。第１のポリシリコン膜９上にレジストパターン２７を形成する。レジストパターン２７は、高抵抗領域５の一方の低抵抗領域７に隣接する領域、及び一方の低抵抗部７の高抵抗領域５に隣接する領域に開口部をもち、高抵抗領域５の他方の低抵抗領域７に隣接する領域、及び他方の低抵抗領域７を覆うように形成する。レジストパターン２７をマスクとして、例えばイオン注入法によりヒ素を第１のポリシリコン膜９に導入して下層導電体層２５を形成する。
【００５０】
（Ｂ）第１のポリシリコン膜９上及び下層導電体層２５上の高抵抗領域５に対応する領域に、シリコン酸化膜１３を形成する。
（Ｃ）図３の工程（Ｂ）から（Ｄ）と同様にして、第２のポリシリコン膜１１、高抵抗部１５及び低抵抗部１７を形成し、図４（Ａ）及び（Ｂ）と同様にして、高抵抗部１５ａ、低抵抗部１７ａ、シリコン酸化膜１３、第１のポリシリコン膜９及び第２のポリシリコン膜１１を抵抗素子の形状にパターニングする。
図３の製造方法の説明と同様にして、層間絶縁膜１９、コンタクトホール２１及びメタル配線２３を形成する（図７参照）。
この製造方法の実施例によれば、図８の装置の実施例を製造することができ、チップサイズを増大させることなく、抵抗値の安定化を図ることができる。
【００５１】
この実施例では、コンタクトホール２１は下層導電体層２５に一部重複するように形成されているが、本発明はこれに限定されるものではなく、コンタクトホール２１と下層導電体層２５が重複していなくても、コンタクトホール２１内に充填された導電材料の電位が下層導電体層２５に供給される構成、例えば第２のポリシリコン膜１１を介して電位が供給される構成であってもよい。
【００５２】
図１から図８の実施例では、抵抗素子用絶縁膜としてシリコン酸化膜１３を用いているが、本発明はこれに限定されるものではなく、シリコン窒化膜や、シリコン窒化膜とシリコン酸化膜の積層膜など、他の絶縁性の膜を用いてもよい。
【００５３】
図１０は、定電圧発生回路を備えた一実施例を示す回路図である。
直流電源２９からの電源を負荷３０に安定して供給すべく、定電圧発生回路３１が設けられている。定電圧発生回路３１は、直流電源２９が接続される入力端子（Ｖbat）３２、基準電圧発生回路（Ｖref）３３、演算増幅器３４、出力ドライバを構成するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）３５、分圧抵抗Ｒ１，Ｒ２及び出力端子（Ｖout）３６を備えている。
【００５４】
定電圧発生回路３１の演算増幅器３４では、出力端子がＰＭＯＳ３５のゲート電極に接続され、反転入力端子に基準電圧発生回路３３から基準電圧Ｖrefが印加され、非反転入力端子に出力電圧Ｖoutを分圧抵抗Ｒ１とＲ２で分圧した電圧が印加され、分圧抵抗Ｒ１，Ｒ２からの分圧電圧が基準電圧Ｖrefに等しくなるように制御される。
【００５５】
定電圧発生回路３１において、分圧抵抗Ｒ１，Ｒ２を構成する抵抗素子としては、本発明を構成する抵抗素子が用いられる。本発明を構成する抵抗素子では、コンタクト抵抗の安定化、ひいては抵抗値の安定化を実現しているので、分圧抵抗Ｒ１，Ｒ２からの分圧電圧の精度を向上させることができる。
【００５６】
図１１は、電圧検出回路を備えた一実施例を示す回路図である。
３４は演算増幅器で、その反転入力端子に基準電圧発生回路３３が接続され、基準電圧Ｖrefが印加される。入力端子（Ｖsens）３８から入力される測定すべき端子の電圧が分圧抵抗Ｒ１とＲ２によって分圧されて演算増幅器３４の非反転入力端子に入力される。演算増幅器３４の出力は出力端子（Ｖout）３９を介して外部に出力される。
【００５７】
電圧検出回路３７において、測定すべき端子の電圧が高く、分圧抵抗Ｒ１とＲ２により分圧された電圧が基準電圧Ｖrefよりも高いときは演算増幅器３４の出力がＨを維持し、測定すべき端子の電圧が降下してきて分圧抵抗Ｒ１とＲ２により分圧された電圧が基準電圧Ｖref以下になってくると演算増幅器３４の出力がＬになる。
【００５８】
電圧検出回路３７において、分圧抵抗Ｒ１，Ｒ２を構成する抵抗素子として、本発明を構成する抵抗素子が用いられる。本発明を構成する抵抗素子では、コンタクト抵抗の安定化、ひいては抵抗値の安定化を実現しているので、分圧抵抗Ｒ１，Ｒ２からの分圧電圧の精度を向上させることができる。
【００５９】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００６０】
【発明の効果】
請求項１に記載の半導体装置では、抵抗素子は、下地絶縁膜上に形成された絶縁性の第１のポリシリコン膜と、第１のポリシリコン膜の両端に隣接したコンタクトホールが形成される領域に形成された導電性の第２のポリシリコン膜と、第１のポリシリコン膜上に形成された抵抗素子用絶縁膜と、第２のポリシリコン膜上及び抵抗素子用絶縁膜上に連続して形成された抵抗値を決定するための第３のポリシリコン膜とを備え、第３のポリシリコン膜の第２のポリシリコン膜上の領域に不純物が導入された低抵抗部が形成されているので、コンタクトホールが形成される領域には低抵抗部と第２のポリシリコン膜が積層されており、抵抗素子の抵抗値を決定するための第３のポリシリコン膜を薄く形成してもコンタクトホールを形成するためのエッチング時の下地絶縁膜の損傷や、コンタクト抵抗の上昇やバラツキなどを抑制することができ、抵抗素子のコンタクト抵抗の安定化を図ることができる。さらに、第３のポリシリコン膜厚を薄くできるので、同じ抵抗値を得るにも従来の膜厚で形成したポリシリコン膜で形成する場合と比べて多くの不純物を導入することができ、抵抗値のバラツキを抑制することができる。
【００６１】
請求項２に記載の半導体装置では、抵抗素子用絶縁膜の端部位置に対応する第３のポリシリコン膜の段差部にも低抵抗部が形成されているようにしたので、第３のポリシリコンにおいて抵抗値を決定する領域は、抵抗素子用絶縁膜上の平坦な領域のみで構成され、抵抗値のバラツキを抑制することができる。
【００６２】
請求項１に記載の半導体装置では、第１のポリシリコン膜の表面に一方の第２のポリシリコン膜と電気的に接続され、他方の第２のポリシリコン膜とは間隔をもって形成された下層導電体層を備えているようにしたので、第３のポリシリコン膜の抵抗値を決定する領域の下層に、抵抗素子用絶縁膜を介して、第３のポリシリコン膜と同電位の下層導電体層を配置することができ、電圧ストレスによる抵抗値のドリフト現象を抑制できる。さらに、下層導電体層に電位を供給するための配線を別途設ける必要がないので、チップサイズを増加させることなく、抵抗値の安定化を図ることができる。
【００６３】
請求項３に記載の半導体装置では、出力ドライバと、分圧抵抗と、基準電圧発生回路と、比較回路を備えた定電圧発生回路を備え、上記分圧抵抗を構成する抵抗素子として、本発明を構成する抵抗素子を備えているようにしたので、分圧抵抗からの分圧電圧の精度を向上させることができる。
【００６４】
請求項４に記載の半導体装置では、分圧抵抗と、基準電圧発生回路と、比較回路を備えた電圧検出回路を備え、上記分圧抵抗を構成する抵抗素子として、本発明を構成する抵抗素子を備えているようにしたので、分圧抵抗からの分圧電圧の精度を向上させることができる。
【００６５】
請求項５に記載の製造方法では、半導体基板表面に形成された下地絶縁膜上に絶縁性の第１のポリシリコン膜を形成し、さらにその上に絶縁材料膜を形成し、その絶縁材料膜を写真製版技術によりパターニングして抵抗素子の高抵抗領域に対応する領域に抵抗素子用絶縁膜を形成し（工程（Ａ））、抵抗値を決定するための第３のポリシリコン膜を形成し（工程（Ｂ））、写真製版技術によりマスク材を形成し、そのマスク材をマスクとして第３のポリシリコン膜及びその下層の第１のポリシリコン膜に不純物を導入して、コンタクトホールが形成される領域を含む第３のポリシリコン膜の領域に低抵抗部を形成し、低抵抗部の下層の第１のポリシリコン膜を低抵抗化して第２のポリシリコン膜を形成し（工程（Ｃ））、第３のポリシリコン膜、抵抗素子用絶縁膜、第２のポリシリコン膜及び第１のポリシリコン膜をパターニングして抵抗素子を形成する（工程（Ｄ））ようにしたので、本発明の製造方法により形成される抵抗素子は、コンタクトホールが形成される領域が第３のポリシリコン膜の低抵抗部と、導電性の第２のポリシリコン膜の積層構造になっており、第３のポリシリコン膜を薄く形成し、コンタクトホールを形成する際に第３のポリシリコン膜を貫通してしまっても、コンタクトホールに充填される配線材と第２及び第３のポリシリコン膜の良好な電気的接触が得られ、コンタクト抵抗の安定化を図ることができる。
【００６６】
請求項６に記載の製造方法では、工程（Ａ）での写真製版と、工程（Ｃ）での写真製版において、同じフォトマスクを用いるようにしたので、２回の写真製版技術を１枚のフォトマスクで行なうので、製造コストを低減することができる。
【００６７】
請求項７に記載の製造方法では、マスク材を抵抗素子の長さ方向に関して抵抗素子用絶縁膜よりも短く形成するようにしたので、第３のポリシリコン膜の抵抗素子用絶縁膜の端部に対応する位置の段差部に確実に不純物を導入して低抵抗化することができ、段差部に起因する抵抗値のバラツキを抑制することができる。
【００６８】
請求項８に記載の製造方法では、工程（Ａ）は、絶縁材料膜を形成する前に、第１のポリシリコン膜の表面の、後工程の工程（Ｃ）で形成される一方の第２のポリシリコン膜の形成領域と一部重複し、他方の第２のポリシリコン膜とは間隔をもつ領域に不純物を導入して下層導電体層を形成する工程を含むようにしたので、第３のポリシリコン膜の抵抗値を決定する領域の下層に、抵抗素子用絶縁膜を介して、第３のポリシリコン膜と同電位の下層導電体層を形成することができ、チップサイズを増加させることなく、電圧ストレスによる抵抗値のドリフト現象を抑制して抵抗値の安定化を図ることができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例の抵抗素子部分を示す断面図である。
【図２】同実施例の抵抗素子部分を示す上面図である。
【図３】製造方法の一実施例を示す工程断面図である。
【図４】製造方法の同実施例の続きを示す断面図である。
【図５】半導体装置の他の実施例の抵抗素子部分を示す断面図である。
【図６】図６の半導体装置の実施例を製造する製造方法の一実施例を示す工程断面図である。
【図７】半導体装置のさらに他の実施例の抵抗素子部分を示す断面図である。
【図８】同実施例の抵抗素子部分を示す上面図である。
【図９】図７及び図８の装置の実施例を製造する製造方法の一実施例を示す工程断面図である。
【図１０】定電圧発生回路を備えた一実施例を示す回路図である。
【図１１】電圧検出回路を備えた一実施例を示す回路図である。
【図１２】従来の抵抗素子とコンタクトホールを示す断面図である。
【図１３】従来の抵抗素子における不具合を示す断面図である。
【符号の説明】
１      シリコン基板
３      下地絶縁膜
５      高抵抗領域
７      低抵抗領域
９      第１のポリシリコン膜
１１      第２のポリシリコン膜
１３      抵抗素子用絶縁膜としてのシリコン酸化膜
１４      第３のポリシリコン膜
１５      高抵抗部
１６      マスク材としてのシリコン酸化膜
１７      低抵抗部
１８，２７  レジストパターン
１９      層間絶縁膜
２１      コンタクトホール
２３      メタル配線
２５      下層導電体層
【図１】
0004363802.tif 000002
【図２】
0004363802.tif 000003
【図３】
0004363802.tif 000004
【図４】
0004363802.tif 000005
【図５】
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【図６】
0004363802.tif 000007
【図７】
0004363802.tif 000008
【図８】
0004363802.tif 000009
【図９】
0004363802.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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