(57)【特許請求の範囲】
【請求項１】
基板と、回路パターンと、貫通電極と、拡散領域とを含む回路基板であって、
前記回路パターンは、前記基板の厚み方向の一面に設けられており、
前記貫通電極は、Ｓｎ（錫）を主成分とし、前記基板に設けられた貫通孔内に充填され、一端が前記回路パターンに接合されており、
前記拡散領域は、前記回路パターン及び前記貫通電極に対する貴金属成分の拡散及び合金化により、両者を接合する領域である、
回路基板。
【請求項２】
請求項１に記載された回路基板であって、前記貴金属成分は、Ａｕ（金）、Ｐｔ（白金）又はＰｄ（パラジウム）から選択された少なくとも一種を含む、回路基板。
【請求項３】
順次に積層された複数の層を含む回路基板であって、そのうちの少なくとも一層は、請求項１又は２に記載された前記回路パターンと、前記貫通電極と、前記拡散領域とを含んでいる、回路基板。
【請求項４】
請求項１乃至３の何れかに記載された回路基板であって、前記貫通電極は、ビスマス（Ｂｉ）を含有する、回路基板。
【請求項５】
回路基板と、集積回路LSIとを有する電子デバイスであって、
前記回路基板は、請求項１乃至４の何れかに記載されたものであり、
前記集積回路LSIは、前記回路基板と積層されている、電子デバイス。
【請求項６】
請求項５に記載された電子デバイスであって、センサーモジュル、光電気モジュール、ＦＥＴ、ＭＯＳ−ＦＥＴ、ＣＭＯＳ−ＦＥＴ、メモリーセルもしくは集積回路素子又はこれらのチップである、電子デバイス。
【請求項７】
回路基板の製造方法であって、
一面に回路パターンを有する基板を準備し、
前記基板の前記回路パターンと対応する位置において、前記基板の他面側から前記回路パターンに達する貫通孔を穿孔し、
前記貫通孔内に、少なくとも表面に貴金属が現れ、粒径がナノ化された貴金属微粒子を供給して、前記貫通孔の底部に貴金属粒子層を形成し、
次に、前記貫通孔内に、Ｓｎを主成分とする溶融金属を注入して前記貫通孔内を充填する貫通電極を形成し、前記貴金属微粒子を前記回路パターン及び前記貫通電極に熱拡散させて合金化領域を生じさせる、
工程を含む、製造方法。
【請求項８】
請求項７に記載された製造方法であって、前記貴金属微粒子は、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）から選択された少なくとも一種を含む、製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板、電子デバイス及びそれらの製造方法に関する。
【背景技術】
【０００２】
電子デバイスの例としては、例えば、各種スケールの集積回路、各種半導体素子もしくはそのチップ等を挙げることができる。
【０００３】
この種の電子デバイスにおいて、その三次元回路配置を実現する手法として、回路基板上にＬＳＩを配置し、その間を多層の配線で接続する方法がとられてきた。しかし、この方法では、実装面積がＬＳＩの数とともに増加し、配線長の増加から、ＬＳＩ間の信号遅延が大きくなる。
【０００４】
そこで、一面に回路パターンを設ける一方、回路パターンに導通し、かつ、厚み方向に貫通する貫通電極を設けた回路基板を利用する技術が提案されている。
【０００５】
このような回路基板として、例えば、特許文献１には、多層回路基板の孔又は非孔に液状粘性材料を充填せしめる方法において、前記液状粘性材料を真空雰囲気下で前記回路基板上に孔版印刷した後、前記真空雰囲気の真空度を低下せしめるか若しくは前記真空雰囲気を通常の大気圧雰囲気にせしめて差圧充填を行う液状粘性材料の充填方法が開示されている。
【０００６】
また、特許文献２には、光励起電解研磨法により回路基板に高アスペクト比の孔を形成し、この孔の内壁を酸化処理して絶縁層としての酸化膜を形成し、次いで、前記孔に溶融金属埋め戻し法により金属を充填して、貫通電極を形成する方法が開示されている。
【０００７】
特許文献３には、雰囲気圧差による微細孔への金属充填方法が開示され、特許文献４には、微細孔に導電性ペーストを充填する充填方法が記載されている。更に、特許文献５には、メッキ埋め込み工程の前後に直接孔に金属を埋め込む貫通電極の形成方法が開示されている。
【０００８】
ところで、この種の電子デバイスにおいて、回路パターンに貫通電極を接合させた構造を実現する手法には、大別して、２つの手法がある。第１の手法は、回路基板に、予め、Ｓｎ(錫）を主成分とする貫通電極を形成しておき、次に回路パターンを形成する手法である。第２の手法は、回路基板に、予め、回路パターンを形成しておき、この回路基板の回路パターンと対応する位置に貫通孔を穿孔し、次に、貫通孔内に溶融したＳｎ(錫）等の金属材料を注入して貫通電極を形成する手法である。
【０００９】
回路パターンは、ＣＶＤ（Chemical Vapor Deposition  化学気相成長)法や、スパッタ法などで代表される薄膜形成技術を適用して形成される。これらの薄膜形成技術では、回路基板が高温に曝されるから、第１の手法を適用した場合には、この薄膜形成工程において、Ｓｎなどを主成分とする貫通電極が溶融してしまう。
【００１０】
一方、第２の手法を適用した場合には、回路パターンを形成した後に、貫通電極を形成することになるので、第１の手法で問題となる貫通電極の溶融を回避することができるという点で、第１の手法に優位する。
【００１１】
しかし、回路基板の一面に、回路パターンを形成する工程は、真空雰囲気中で実行されるものの、この工程の後、貫通孔形成工程及び溶融金属材料注入工程において、回路基板が空気中に取り出される。このため、貫通孔の内底面に存在する回路パターンの表面が酸化される。
【００１２】
貫通電極の接続される回路パターンの表面が酸化されると、回路パターンと貫通電極との間の接合が不十分になってしまい、特性不良、歩留りの低下など、この種の電子デバイスでは、到底看過することできない重大な問題を生じる。
【００１３】
この酸化の問題を解決する手段として、フラックスを用い、フラックスの還元作用を利用して、回路パターンの酸化膜を還元する技術が知られている。
【００１４】
しかし、このフラックス還元技術を適用した場合には、次のような重大な問題点を生じる。即ち、貫通孔内に、溶融金属材料とともにフラックスを注入すると、フラックスガスが発生する。この種の電子デバイスにおいて、貫通孔は、その孔径が、例えば数十μｍの極微小孔であり、しかも、アスペクト比がかなり高くなっている。このような形状の貫通孔内でフラックスガスが発生すると、そのガス抜けが当然悪くなり、貫通電極の周りに、フラックスガスに起因するボイドが発生し、貫通電極の断面積の減少、電気抵抗の増大、更には回路パターンに対する接続不良、接合抵抗の増大などを招いてしまう。
【特許文献１】特開平１１−２９８１３８号公報
【特許文献２】特開２０００−２２８４１０号公報
【特許文献３】特開２００２−１５８１９１号公報
【特許文献４】特開２００３−２５７８９１号公報
【特許文献５】特開２００６−１１１８９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の課題は、回路パターンの表面における酸化膜の発生を抑制した回路基板、電子デバイス及びそれらの製造方法を提供することである。
【００１６】
本発明のもう一つの課題は、貫通孔内におけるボイドの発生を抑制した回路基板、電子デバイス及びそれらの製造方法を提供することである。
【課題を解決するための手段】
【００１７】
上述した課題を解決するため、本発明は、回路基板、電子デバイス及びそれらの製造方法を開示する。
【００１８】
＜回路基板＞
本発明に係る回路基板は、基板と、回路パターンと、貫通電極とを含んでいる。前記回路パターンは、前記基板の厚み方向の一面に設けられており、前記貫通電極は、前記基板に設けられた貫通孔内に充填され、一端が前記回路パターンに接合されている。前記回路パターン及び前記貫通電極は、それぞれ、貴金属成分を含有する領域を有し、前記領域によって互いに接合されている。
【００１９】
この構造によれば、回路パターンの表面に酸化膜を生じることなく、貫通電極を回路パターンに接合することができる。その理由は、回路パターンの表面に仮に酸化膜が生じていたとしても、貴金属成分、代表的にはＡｕ（金）が、回路パターンを構成する金属成分中に熱拡散する際に、貴金属の有する触媒作用により、酸化膜が還元されるためと推測される。
【００２０】
しかも、酸化膜に対する還元作用が、貴金属の触媒作用に基づくものであって、還元のためにフラックスを用いる必要がないから、フラックスガスに起因するボイドの発生を回避することができる。
【００２１】
本発明に係る回路基板は、順次に積層された複数層で構成されていて、そのうちの少なくとも１層が、前記回路パターン及び前記貫通電極の組み合わせを含んでいてもよい。
【００２２】
＜電子デバイス＞
本発明に係る電子デバイスは、回路基板と、回路機能部とを有する。前記回路基板は、本発明に係る回路基板である。前記回路機能部は、前記回路基板と組み合わされている。
【００２３】
本発明に係る電子デバイスは、本発明に係る回路基板を有するので、回路基板の有する作用効果をそのまま奏することができる。
【００２４】
本発明に係る電子デバイスには、センサーモジュル、光電気モジュール、ＦＥＴ、ＭＯＳ−ＦＥＴ、ＣＭＯＳ−ＦＥＴ、メモリーセル、ＦＣ(Field Complementary)もしくは集積回路素子又はこれらのチップが含まれる。
【００２５】
＜回路基板又は電子デバイスの製造方法＞
本発明に係る回路基板を製造するに当たっては、まず、一面に回路パターンを有する基板を準備する。次に、前記基板の前記回路パターンと対応する位置において、前記基板の他面側から前記回路パターンに達する貫通孔を穿孔する。次に、前記貫通孔内に、少なくとも表面が貴金属で覆われた貴金属微粒子を供給する。次に、前記貫通孔内に、溶融した金属材料を注入して貫通電極を形成する。電子デバイスの製造方法においても、その回路基板の製造に当たっては、本発明に係る製造方法が適用される。
【００２６】
上述した製造方法によれば、貫通孔の底面に現れる回路パターンの表面が酸化されていても，貫通孔内に溶融した金属材料を注入して貫通電極を形成する工程において、貴金属微粒子が、溶融熱エネルギーを受けて溶融し、回路パターン及び貫通電極中に熱拡散する。この結果、回路パターン及び貫通電極のそれぞれには、その組成分中に貴金属成分を拡散させた領域が生じ、回路パターン及び貫通電極は、貴金属成分を拡散させた領域によって互いに接合されることになる。
【００２７】
貴金属材料は、一般に、その融点が貫通電極材料の融点よりも高くなるが、粒径を微小化（ナノ化）することにより、融点が著しく低下し、溶融した貫通電極材料から受けた熱によって溶融する。
【００２８】
貫通電極のための溶融金属材料を注入する前、貫通孔の底面に現れる回路パターンの表面に生じていた酸化膜は、貴金属微粒子の有する触媒作用により、還元される。従って、還元のためにフラックスを用いる必要がないから、フラックスガスに起因するボイドの発生を回避することができる。
【００２９】
回路パターン、貫通電極及び貴金属微粒子の組成分は、先に例示したとおりである。貴金属微粒子は、全体が貴金属で構成されていてもよいし、核となる部分を、例えばＳｎ(錫）で構成し、その表面を貴金属の膜で覆った構造であってもよい。
【００３０】
本発明の他の目的、構成及び利点については、添付図面を参照し、更に詳しく説明する。但し、添付図面は、単なる例示に過ぎない。
【発明を実施するための最良の形態】
【００３１】
＜回路基板＞
図１を参照すると、簡単な構成の回路基板が示されているのみであるが、実際には、回路基板の種類に応じた機能、及び、構造を満たすべく、より複雑な構造がとられる。図示された回路基板では、基板１に回路パターン２と、貫通電極３とによる三次元回路を構成してある。基板１は、各種半導体基板、誘電体基板、絶縁基板又は磁性基板などで構成される。実施例の基板１は、シリコンウエハ等の半導体基板である。シリコンウエハなどの半導体基板である場合は、その両面及び貫通電極３と基板１との界面に、絶縁膜を設ける。絶縁膜は、金属酸化物、例えばSiO2又はAl2O3などの膜であり、すでに知られた化学的処理によって、必要な箇所に必要な厚さ(深さ）で形成することができる。
【００３２】
回路パターン２は、薄膜であって、基板１の少なくとも一面上に設けられている。図１では、基板１の他面側にも、回路パターン４が設けられている。回路パターン２は、要求される機能に応じて、種々の平面パターンをとる。回路パターン２の周りは、必要に応じ、絶縁膜によって埋められていてもよい。回路パターン２は、公知の材料、例えば銅（Ｃｕ)を主成分とする金属材料によって構成される。必要に応じて、インジウム（Ｉｎ）、アルミニウム（Ａｌ)又はビスマス（Ｂｉ)などを含有していてもよい。この回路パターン２は、CVD法やスパッタ法等の薄膜形成技術によって形成される。これらの薄膜形成技術は、加熱しながら真空成膜する技術である。
【００３３】
貫通電極３は、基板１の一面からその厚み方向に延びる貫通孔３０の内部に充填され、一端が回路パターン２に接合されている。貫通電極３は、公知の材料、例えば錫（Ｓｎ)を主成分とする金属材料によって構成され、必要に応じて、インジウム（Ｉｎ）、アルミニウム（Ａｌ)又はビスマス（Ｂｉ)などを含有していてもよい。図の貫通電極３は、１つの回路パターン２に対して１つだけ備えられている場合を例示しているが、これに限定する趣旨ではない。１つの回路パターン２に対して複数の貫通電極３を備えていてもよい。貫通孔３０の深さＬ及び底部の直径ｄは、直径ｄが１００μｍ以下、アスペクト比（Ｌ／ｄ）が１以上、特に好ましくは、直径ｄが２５μｍ以下で、アスペクト比 （Ｌ／ｄ）が５以上となるように選定する。このような貫通孔３０は、たとえば、レーザ穿孔又は化学的処理によって形成することができる。
【００３４】
回路パターン２及び貫通電極３は、それぞれ、共通の貴金属成分を含有する拡散領域ＡＬ１、ＡＬ２を有し、拡散領域ＡＬ１、ＡＬ２によって互いに接合されている。貴金属成分の含有量（拡散量）は、拡散領域ＡＬ１と、拡散領域ＡＬ２との境界でもっとも高く、境界から離れるに従って低くなる濃度勾配をもって拡散している。図１において、拡散領域ＡＬ１、ＡＬ２は、一点鎖線によって、画定された領域のように表示されているが、これは説明のための便宜的表示に過ぎない。実際には、明確な境界があるわけではない。
【００３５】
貴金属には、金 (Ａｕ)、銀 (Ａｇ)、白金 (Ｐｔ)、パラジウム (Ｐｄ)、ロジウム (Ｒｈ)、イリジウム (Ｉｒ)、ルテニウム (Ｒｕ)、オスミウム (Ｏｓ) の各元素が含まれる。このうちでも、Ａｕ（金）、Ｐｔ（白金）又はＰｄ（パラジウム）から選択された少なくとも一種を含むことが好ましい。
【００３６】
この構造によれば、回路パターン２の表面に酸化膜を生じることなく、貫通電極３を回路パターン２に接合することができる。回路パターン２は、上述した薄膜形成技術の適用により、真空中において成膜されるので、成膜工程において酸化されることはないが、貫通孔３０及び貫通電極３を形成する工程において、空気中に曝されるので、貫通孔３０を通して酸化される。このようにして、回路パターン２の表面に仮に酸化膜が生じたとしても、貴金属成分、代表的にはＡｕ(金）が、回路パターン２を構成する金属成分中に熱拡散する際に、貴金属の有する触媒作用により酸化膜を還元する働きが生じる。このため、回路パターン２の表面に酸化膜を生じることなく、貫通電極３を回路パターン２に接合することができる。
【００３７】
しかも、酸化膜に対する還元作用は、貴金属の触媒作用に基づくものであって、還元のためにフラックスを用いる必要がないから、フラックスガスに起因するボイドの発生を回避することができる。
【００３８】
次に、本発明の効果を、図２〜図８の実験データを参照し、従来の電子デバイスと比較しながら、具体的に説明する。図２は、比較例としての従来の電子デバイスのＳＥＭ像、図３は、図２に示したＳＥＭ像を拡大して示す図である。図４は、本発明に係る電子デバイスのＳＥＭ像、図５は、図４に示したＳＥＭ像を拡大して示す図、図６は、図４に示したＳＥＭ像を更に拡大して示す図である。
【００３９】
図２及び図３に図示された電子デバイスは、シリコン基板１の一面にＣｕを主成分とする回路パターン２を形成し、貫通電極３の一端を回路パターン２に直接に接合した構造となっている。回路パターン２の表面の酸化膜を還元するため、フラックスを用いて、溶融したＳｎを主成分とする溶融した電極材料を、貫通孔３０の内部に充填して貫通電極３を形成したものである。
【００４０】
図２及び図３から明らかなように、貫通電極３の外周と、貫通孔３０の内壁面との間には、かなり大きなボイド（Void)が生じている。フラックス還元技術を適用した場合には、回路パターン２の表面の酸化膜を還元することができるが、貫通孔３０内に、溶融金属材料とともにフラックスを注入すると、フラックスガスが発生する。この種の電子デバイスにおいて、貫通孔３０は、その孔径が、例えば数十μｍの極微小孔であり、しかも、アスペクト比がかなり高くなっている。このような形状の貫通孔３０内でフラックスガスが発生すると、そのガス抜けが当然悪くなる。このため、貫通電極３の周りに、フラックスガスに起因するボイド（Void）が発生し、貫通電極３の断面積の減少、電気抵抗の増大、更には回路パターン２に対する接続不良、接合抵抗の増大などを招いてしまうのである。
【００４１】
これに対して、本発明に係る電子デバイスでは、図４〜図６に図示するように、貫通電極３の外周面が、基板１に設けられた貫通孔３０の内壁面に密着しており、両者間には殆どボイド（Void)が見られない。回路パターン２と貫通電極３との接触面との間に、ボイド（Void)のような影が見えるが、これは、ＳＥＭ像をとるに当たって研磨した際に生じた欠けであり、ボイド（Void)ではない。
【００４２】
図７は、図６のＰ１領域をＥＤＡＸ装置を用いて分析した結果を示す図である。Ｐ１領域は、貫通電極２の中央領域であり、貫通電極３が、Ｓｎを主成分とし、更に、Ｉｎ,Ｃｕ,Ｂｉを含有していることを示している。
【００４３】
図８は、図６のＰ２領域をＥＤＡＸ装置を用いて分析した結果を示す図である。Ｐ２領域は、貫通電極３のうち、シリコン基板１に近い位置に設定されている。貫通電極３の主要な成分であるＳｎについては、ＳｎＬの欄に、１７．４２wt%,  ３．２９at%と表示されている。また、Ａｕについては、ＡｕＬの欄に１．２４wt%,  ０．１４at%と表示されている。これから明らかなように、貫通電極３には、Ａｕが１．２４wt%,  ０．１４at%の微量で拡散している。
【００４４】
貫通電極３にビスマス（Ｂｉ)を含有させた場合は、ビスマス（Ｂｉ)は、溶融状態から凝固する際に、体積が３〜３．５％程膨張するから、貫通孔３０の内壁面と、この貫通孔３０内に充填された貫通電極３との間に発生すべき隙間を、Ｂｉの体積膨張により解消することができる。
【００４５】
Ｓｎ、Ｉｎ，Ｃｕ及びＢｉを含有する系では、５０wt%以上のビスマス（Ｂｉ）と、３０wt%以下のインジウム（Ｉｎ）と、３０wt%以下の錫（Ｓｎ）と、１〜５wt%の範囲で選択された銅（Ｃｕ）とを含有すると、隙間発生防止に極めて有効であることが確認されている。
【００４６】
このＢｉ含有による隙間発生防止効果と、フラックスを用いないことによるボイド発生防止効果との相乗作用により、貫通電極３が貫通孔３０の内面に密着することになる。
【００４７】
次に、図９及び図１０に図示された多層回路基板は、任意数の回路基板Ａ１〜Ａ６を、順次に積層した構造となっている。そのうちの少なくとも１層は、回路パターン２及び貫通電極３を含んでいる構造を採用することができる。
【００４８】
図示の実施例では、回路基板Ａ１〜Ａ６のそれぞれが、基板１に、回路パターン２及び貫通電極３を設けた構造となっている。回路パターン２は、回路基板Ａ１〜Ａ６のそれぞれの一面に形成されている。また、回路パターン２のいくつかは、隣接する複数の貫通電極３にまたがって配置されている。
【００４９】
回路基板Ａ１〜Ａ６は、積層界面において、接着剤によって接着されている。図では、貫通電極３は、回路基板Ａ１〜Ａ６の間において、全て連なっているが、回路構成によっては連ならない場合もあり得る。更に、最外側の回路基板Ａ１、Ａ６には、必要に応じて、バンプ（取出電極）６０〜６９が設けられる。図９及び図１０に示した多層積層構造は、複雑な三次元回路を有する回路基板を実現するのに適している。
【００５０】
＜製造方法＞
次に、図１１〜図１７を参照し、本発明に係る回路基板の製造方法を説明する。本発明に係る回路基板の製造方法に当たっては、まず、図１１に示すように、一面に回路パターン２を形成した基板１（ウエハ）を準備する。回路パターン２は、例えば、ＣＶＤ法又はスパッタ法などの薄膜形成技術を適用して形成される。
【００５１】
次に、図１２に示すように、この基板１の他面上にレジスト５を塗布した後、周知のフォトリソグラフィ工程を実行し、図１３に示すように、開口ｄ１を有するレジストマスク５１を形成する。
【００５２】
続いて、レジストマスク５１によって囲まれた抜きパターン５２内の所定位置に、例えば、レーザ照射又は化学反応エッチング方法により、図１４に図示するように、貫通孔３０を形成する。貫通孔３０は、開口ｄ２を有する底部に、回路パターン２の表面が露出するように形成する。開口ｄ２は、製造方法にもようるが、一般には、ｄ２＜ｄ１となる。
【００５３】
次に、図１５に示すように、貫通孔３０の内部に、例えばスクリーン印刷法などの手段によって、少なくとも表面が貴金属で覆われた貴金属微粒子４を供給する。貴金属微粒子４は、その全体が貴金属で構成されていてもよいし、Ｓｎなどを核として、その表面を貴金属で被覆したものであってもよい。貴金属微粒子の具体例については、既に述べたとおりである。また、貴金属微粒子４は、ナノ化による融点低下効果などを利用できるよう、ナノ粒子を用いる。貴金属微粒子４は、例えば、回路パターン２の表面に１〜３層程度の貴金属微粒子層ができる程度の微量でよい。
【００５４】
次に、図１６に示すように、貫通孔３０内に、溶融金属材料を注入して貫通電極３を形成する。この工程では、真空チャンバ内の真空雰囲気の中に回路基板を配置し、基板１（ウエハ）に、超音波振動Ｆ１を与えながら、溶融金属材料を、その溶融流圧を利用して、貫通孔３０の内部に充填する。金属材料の充填にあたっては、回路基板１上で粉末を溶かし、流速溶解と振動で微細孔に含浸させる。流圧のコントロールは、回転スクリュー又はポンプの動作を制御することによって調整することができる。
【００５５】
この溶融金属充填工程において、貴金属成分、代表的にはＡｕ(金）が、溶融熱エネルギーを受け、回路パターン２を構成する金属成分中に熱拡散して合金化される。その際に、貴金属の有する触媒作用により、回路パターン２の表面に存在することのある酸化膜を還元する働きが生じる。このため、回路パターン２の表面に酸化膜を生じさせることなく、貫通電極３を回路パターン２に接合することができる。
【００５６】
しかも、酸化膜に対する還元作用が、貴金属の触媒作用に基づくものであって、還元のためにフラックスを用いる必要がないから、フラックスガスに起因するボイドの発生を回避することができる。
【００５７】
しかも、真空雰囲気中で、基板１（ウエハ）に超音波振動を与えながら、溶融金属材料を、その溶融流圧を利用して、貫通孔３０の内部に充填すればよいので、フォトリソグラフィ工程及び薄膜形成技術等を用いて、微細化された多段積層構造を持つ薄膜を形成する方法と異なって、技術的な難度が低く、設備投資も少なくて済む。このため、コストダウンを図ることが可能になる。
【００５８】
＜電子デバイス＞
本発明に係る電子デバイスには、センサーモジュル、光電気モジュール、ユニポーラトランジスタ、ＭＯＳ  ＦＥＴ、ＣＭＯＳ  ＦＥＴ、メモリーセル、ＦＣ(Field Complementary)のチップ、もしくは、それらの集積回路部品（ＩＣ）、又は各種スケールのＬＳＩ等、凡そ、電子回路を機能要素とするほとんどのものが含まれ得る。
【００５９】
特に、本発明に係る基板を、インターポーザとして用いた集積回路ＬＳＩが、その代表例として、好適である。本発明において、集積回路ＬＳＩと称する場合、小規模集積回路、中規模集積回路、大規模集積回路、超大規模集積回路ＶＬＳＩ、ＵＬＳＩ等の全てを含む。
【００６０】
図１８を参照すると、本発明に係る回路基板を利用した第１のインターポーザＩｎＴ１の一面上に、回路機能部としての第１の集積回路ＬＳＩ１が実装されており、第１の集積回路ＬＳＩ１の一面上に、本発明に係る基板を利用した第２のインターポーザＩｎＴ２が実装されており、第２のインターポーザＩｎＴ２の一面上に、第２の集積回路ＬＳＩ２が実装されている。
【００６１】
もっとも、第１及び第２のインターポーザＩｎＴ１、ＩｎＴ２の数、内部配線、厚み、形状などは任意である。第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２も同様である。
【００６２】
第１の集積回路ＬＳＩ１から上部の第２の集積回路ＬＳＩ２への信号は、バンプと呼ばれる接続部分を通して第２のインターポーザＩｎＴ２に伝達される。第２のインターポーザＩｎＴ２の内部では、内部の配線２、３を通じて、目的のバンプ６５〜６９まで伝達し、バンプ６５〜６９を通じて、第２の集積回路ＬＳＩ２に信号を伝える。下部の第１の集積回路ＬＳＩ１への信号伝達も同様に行うことができる。
【００６３】
図１８に示したように、本発明に係る回路基板を、第１及び第２のインターポーザＩｎＴ１、ＩｎＴ２とし、これに第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２を重ねて一つのチップとして動作させることにより、ＩＴ機器の心臓となる電子回路の超小型実装と、第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２間の高速信号伝送を実現することができる。
【００６４】
しかも、第２のインターポーザＩｎＴ２は、第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２を重ねた層間に配置し、高密度・高速の信号伝達を可能にする。
【００６５】
また、集積回路の内部クロックは、最近のＣＰＵでは数ＧＨｚと高速であるのに対し、チップの外との信号伝達クロックは数百ＭＨｚであることから、配線遅延が大きな問題となっているが、本発明に係る回路基板を、第１及び第２のインターポーザＩｎＴ１、ＩｎＴ２として用いることにより、配線長を最小化し、配線遅延に起因する問題を解決することができる。
【００６６】
更に、外部に信号を出すためのバッファ回路での遅れと、駆動のための消費電力も無視できないが、本発明に係る基板を、第１及び第２のインターポーザＩｎＴ１、ＩｎＴ２として用いることにより、消費電力も低減することができる。
【００６７】
また、ＣＰＵ、キャッシュ・メインメモリ、ＩＯチップなどを一つのチップ上に積層すれば、超小型・高性能のマイクロコンピュータシステムが実現できる。
【００６８】
図１８では、本発明に係る回路基板を、第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２から独立するものとして構成してあるが、第１及び第２の集積回路ＬＳＩ１、ＬＳＩ２の内部構造、特に、そのローカル配線部に本発明を適用することもできる。更に、能動回路素子に限らず、受動回路素子の内部配線構造にも適用が可能である。
【００６９】
以上、好ましい実施例を参照して本発明を詳細に説明したが、本発明はこれらに限定されるものではなく、当業者であれば、その基本的技術思想および教示に基づき、種々の変形例を想到できることは自明である。
【図面の簡単な説明】
【００７０】
【図１】本発明に係る回路基板の構造を概略的に示す断面図，
【図２】比較例としての従来の回路基板のSEM（Scanning Electron Microscope）像である。
【図３】図１に示したSEM像を拡大して示す図である。
【図４】本発明に係る回路基板のSEM像である。
【図５】図４に示したSEM像を拡大して示す図である。
【図６】図４に示したSEM像を更に拡大して示す図である。
【図７】図６のＰ１領域をEDAX（エネルギー分散型X線分析）装置を用いて分析した結果を示す図である。
【図８】図６のＰ２領域をEDAX装置によって分析した結果を示す図である
【図９】本発明に係る回路基板の他の実施形態における分解図である。
【図１０】図９に示した回路基板の構造を概略的に示す断面図である。
【図１１】本発明に係る回路基板の製造工程を示す図である。
【図１２】図１１に示した工程の後の工程を示す図である。
【図１３】図１２に示した工程の後の工程を示す図である。
【図１４】図１３に示した工程の後の工程を示す図である。
【図１５】図１４に示した工程の後の工程を示す図である。
【図１６】図１５に示した工程の後の工程を示す図である。
【図１７】図１６に示した工程の後の工程を示す図である。
【図１８】本発明に係る電子デバイスを概略的に示す断面図である。
【符号の説明】
【００７１】
１                基板
２                回路パターン
３                貫通電極
３０                貫通孔
ＡＬ１              拡散領域
ＡＬ２              拡散領域
【図１】
0004386458.tif 000002
【図９】
0004386458.tif 000003
【図１０】
0004386458.tif 000004
【図１１】
0004386458.tif 000005
【図１２】
0004386458.tif 000006
【図１３】
0004386458.tif 000007
【図１４】
0004386458.tif 000008
【図１５】
0004386458.tif 000009
【図１６】
0004386458.tif 000010
【図１７】
0004386458.tif 000011
【図１８】
0004386458.tif 000012
【図２】
0004386458.tif 000013
【図３】
0004386458.tif 000014
【図４】
0004386458.tif 000015
【図５】
0004386458.tif 000016
【図６】
0004386458.tif 000017
【図７】
0004386458.tif 000018
【図８】
0004386458.tif 000019