(57)【特許請求の範囲】
【請求項１】
外部接続端子につながる信号線路にソースが、グランドにドレインが接続された第１のＰチャンネル型のＭＯＳトランジスタと、ドレインが前記第１のＭＯＳトランジスタのゲートに接続され、ソースが第１抵抗を介して電源ラインに接続され、ゲートが第２抵抗を介してグランドに接続されたＰチャンネル型の第２のＭＯＳトランジスタと、から成る半導体集積回路装置における静電破壊保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置における静電破壊保護回路に関するものである。
【０００２】
【従来の技術】
ＬＳＩ等の半導体集積回路装置の入出力端子に例えば人の手指が触れると、異常な静電気が内部回路に印加されるので、半導体集積回路装置が破損することがある。尚、このような手指の接触による静電気が印加されるのは、半導体集積回路装置が不作動状態のとき、例えば半導体集積回路装置の回路基板への実装又はそれに至る作業時に起こりやすい。
【０００３】
静電気による破壊を防止するために半導体集積回路装置内には簡単な保護回路が設けられている。図７は従来の保護回路を示している。同図において、１００はバッファ等を含む入出力回路であり、１０１はパッド１０２につながる信号線路である。パッド１０２は更に外部接続出力端子に接続される。１０３はドレインが信号線路１０１に接続され、ソースがグランドに接続されたＮチャンネルＭＯＳトランジスタであり、そのゲートはグランドに接続されている。
【０００４】
この回路において、今パッド１０２に外部より異常な静電気が与えられた場合、ドレイン・ソース間のパンチスルー（ＭＯＳトランジスタ１０３の通常のＯＮ動作でなく、ソース・ドレイン間に高電圧がかかることによりソース・ドレインがつながって電流が流れる現象）によって、その静電気がグランドへ側路される。これによって入出力回路１００及び他の内部回路の破壊が防止される。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来例では、異常な静電気が印加されたとき、トランジスタ１０３のドレインＤとゲートＧ間に大きな静電圧がかかって、トランジスタ１０３のゲート絶縁膜が破壊されてしまうという欠点があった。更に上記問題を鑑み、信号線に印加された異常な耐性を強くする手法として特開昭６４−５０４５９号公報や、特開平０５−２７５６２４号公報に記載されているように、信号線につながるトランジスタ１０３のゲートに保護用トランジスタを電源・ゲートもしくはグランド・ゲート間に設けるものがある。
【０００６】
本発明はこのような点に鑑みなされたものであって電源ラインへの異常静電気の印加によって保護用のトランジスタが破壊しないように工夫した新規且つ有効な静電破壊保護回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するため請求項１の発明による静電破壊保護回路は、外部接続端子につながる信号線路にソースが、グランドにドレインが接続された第１のＰチャンネル型のＭＯＳトランジスタと、ドレインが前記第１のＭＯＳトランジスタのゲートに接続され、ソースが第１抵抗を介して電源ラインに接続され、ゲートが第２抵抗を介してグランドに接続されたＰチャンネル型の第２のＭＯＳトランジスタとから成っている。
【０００８】
このような構成によると、外部接続端子を通して異常な静電気が印加されると、第１のＭＯＳトランジスタのソース・ドレイン間にパンチスルーが生じ、信号線路と、グランド間に電流が流れ、異常静電気が急速に緩和される。また、第１のＭＯＳトランジスタのソースとゲート間に前記異常電圧がかかることない。従って、そのゲート絶縁膜が破壊することもない。
【０００９】
一方、第２のＭＯＳトランジスタについて電源ラインに異常な静電気が印加されたとき、その電源ラインとグランド間には大きな電圧が生じるが、第１、第２抵抗に分担される分だけ、第２のＭＯＳトランジスタのソース・ゲート間電圧は小さくなり、第２のＭＯＳトランジスタのゲート絶縁膜は破壊されない。
【００１３】
【発明の実施の形態】
図１は本発明の第１の実施形態を示している。同図において、１はバッファを含む入出力回路、２は信号線路、３は入出力用パッドである。パッド３は半導体集積回路装置から露出する外部接続端子に接続される。Ｔ１はソースＳが信号線路２に接続され、ドレインＤがグランドに接続されたＰチャンネルＭＯＳトランジスタであり、そのゲートＧはＰチャンネルＭＯＳトランジスタＱ１のドレインＤに接続されている。トランジスタＱ１のソースＳは抵抗Ｒ１を介して電源ライン４に接続され、ゲートＧは抵抗Ｒ２を介してグランドに接続されている。
【００１４】
外部接続端子からパッド３を介して異常な静電気が与えられると、ＭＯＳトランジスタＴ１のドレインＤとソースＳ間にパンチスルーが発生し、静電気が信号線路からトランジスタＴ１を通してグランドへ側路される。これによって、入出力回路１やその他の回路が破壊から防止される。
【００１６】
次に、電源ライン４に異常な静電気が発生したとき、もし抵抗Ｒ１、Ｒ２がなければトランジスタＱ１のソース・ゲート間に大きな異常電圧がかかってトランジスタＱ１のゲート絶縁膜が破壊してしまうが、抵抗Ｒ１、Ｒ２が存在するため電源ライン４とグランド間にかかる電圧を抵抗Ｒ１、Ｒ２が分担するので、その分、ゲート絶縁膜にかかる電圧が軽減される。よって、電源ライン４への異常な静電気の印加によるトランジスタＱ１の破壊も生じない。
【００１７】
図２は本発明の第２の実施形態を示している。図１と同一部分には同一の符号を付してある。上記第１の実施形態が保護回路としてＰチャンネルＭＯＳトランジスタＴ１、Ｑ１を用いているのに対し、この第２の実施形態ではＮチャンネルＭＯＳトランジスタＴ２、Ｑ２を用いている。
【００１８】
トランジスタＴ２のドレインは信号線路２に接続され、ソースはグランドに接続されている。また、ゲートはトランジスタＱ２のドレインに接続されている。トランジスタＱ２はそのゲートが抵抗Ｒ３を介して電源ライン４に接続され、ソースが抵抗Ｒ４を介してグランドに接続されている。
【００１９】
ここで、トランジスタＴ２の役割は第１実施形態のトランジスタＴ１の役割と同一であり、またトランジスタＱ２、抵抗Ｒ３、Ｒ４の役割は第１実施形態のトランジスタＱ１、抵抗Ｒ１、Ｒ２の役割とそれぞれ同じである。従って、図２についての保護動作の説明は省略する。
【００２０】
次に、図３は本発明の第３の実施形態を示している。同図において、図１、図２と同一部分には同一の符号を付してある。図３は信号線路２に対し実質的に図１の保護回路と図２の保護回路を接続した構成となっている。ただし、トランジスタＴ１のドレインを信号線路２に接続し、ソースを電源ライン４に接続している。
【００２１】
この第３実施形態は外部からパッド３に与えられる静電気に対し保護用のトランジスタＴ１、Ｔ２が反応するので、図１、図２の実施形態に比し異常な静電気に対する耐圧が高く、その分、信頼性に優れている。
【００２２】
図４は半導体集積回路装置の要部のレイアウト図であり、１０はコア部分、１１ａ〜１１ｄはＩ／Ｏ部分を示している。１２はＩ／Ｏ部分１１ａ内の１つのＩ／Ｏセルを示している。このＩ／Ｏセル１２について保護回路部分を図５に示す。図５において、Ｔ１、Ｔ２、Ｑ１、Ｑ２は図３に示される保護回路のトランジスタである。
【００２３】
図６は図５のトランジスタＱ１、Ｑ２と抵抗Ｒ１〜Ｒ４の具体的構造を模式的に示している。同図において、２０はＰ-基板であり、２１はＰチャンネルＭＯＳトランジスタ用のＮウエルである。このＮウエル２１の一部にトランジスタＱ１が形成されている。２３、２４はそれぞれソース・ドレイン領域である。そのソースは配線２５によって抵抗体膜２６に接続されている。
【００２４】
抵抗体膜２６の一端は配線２８によって抵抗体膜２７の一端に接続されている。抵抗体膜２７の他端は配線２９を介して第２層配線としての電源ラインＶDDに接続される。この電源ラインＶDDは図３の電源ライン４に相当する。
【００２５】
抵抗体膜２６は配線３０、４１と第２層の配線４０によってトランジスタＱ２のゲート電極３１にも接続されている。３２はトランジスタＱ２のソース領域、３３は同じくドレイン領域である。このソース領域３２は配線３４によってトランジスタＱ１のゲート電極２２に接続されるとともに、抵抗体膜３５の一端に接続される。
【００２６】
その抵抗体膜３５の他端は配線３７を介してコ字状の抵抗体膜３６の一端に接続されている。この抵抗体膜３６の他端は第２層配線としてのグランドラインＶSSに接続される。図６において、点模様で示す部分（４５）は分離層である。
【００２７】
本実施例では、抵抗体膜２６にトランジスタＱ１のソース領域とトランジスタＱ２のゲート電極３１を接続することによって抵抗体膜２６、２７を図３の抵抗Ｒ１、Ｒ３として兼用している（即ち抵抗体膜２６と２７を合成した抵抗がＲ１であり、且つＲ３である）。また、抵抗体膜３５をトランジスタＱ１のゲート電極２２とトランジスタＱ２のソース領域に結合することによって抵抗体膜３５、３６を図３の抵抗Ｒ２、Ｒ４として兼用している（即ち抵抗体膜３５、３６を合成した抵抗がＲ２であり、Ｒ３である）。
【００２８】
このように、抵抗体膜を兼用することにより抵抗体膜を少なくでき、その分、半導体集積回路装置の小型化に役立つとともに、第１層配線の自由度を損なわなくて済むというメリットを享受できる。
【００２９】
【発明の効果】
以上説明したように本発明によれば、信号線路に接続した静電気保護用のＭＯＳトランジスタのゲート絶縁膜が外部から与えられた静電気によって破壊されることがなく、またそのゲートと電源ライン又はグランドに接続されたＭＯＳトランジスタのゲートにかかる電圧が抵抗によって軽減されることにより、電源ラインからの異常静電気によってゲート膜の破壊が防止される。このように、本発明によれば、信頼性の高い保護回路を実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態にかかる半導体集積回路装置の静電破壊保護回路部分の回路構成図。
【図２】本発明の第２実施形態にかかる半導体集積回路装置の静電破壊保護回路部分の回路構成図。
【図３】本発明の第３実施形態にかかる半導体集積回路装置の静電破壊保護回路部分の回路構成図。
【図４】本発明の半導体集積回路装置の概略模式図。
【図５】そのＩ／Ｏセルのレイアウト図。
【図６】その静電破壊保護回路部分の一部の構造図。
【図７】従来の静電破壊保護回路の回路構成図。
【符号の説明】
１  入出力回路
２  信号線路
３  入出力用パッド
４  電源ライン
Ｔ１、Ｑ１  Ｐチャンネル型ＭＯＳトランジスタ
Ｔ２、Ｑ２  Ｎチャンネル型ＭＯＳトランジスタ
Ｒ１〜Ｒ４  抵抗
２０  Ｐ-基板
２１  Ｎウエル
２２、３１  ゲート電極
２６、２７  抵抗体膜
３５、３６  抵抗体膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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