(57)【特許請求の範囲】
【請求項１】
出力信号として電流が出入する第１の電極及び第２の電極と、前記第１の電極及び第２の電極の中間位置にあって入力信号により前記電流を制御する第３の電極とが一つの又はそれぞれ異なる半導体層上に形成された半導体装置において、
接地電位に接続される前記第１の電極と繋がるシールド電極が、前記第２の電極の上部に、該第２の電極と同じ幅でかつ完全に重なった状態で、形成されていることを特徴とする半導体装置。
【請求項２】
前記シールド電極及び前記第２の電極間に絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の電極はソース電極であり、前記第２の電極はドレイン電極であり、前記第３の電極はゲート電極であることを特徴とする請求項１又は２のいずれか１項に記載の半導体装置。
【請求項４】
前記第１の電極はエミッタ電極であり、前記第２の電極はコレクタ電極であり、前記第３の電極はベース電極であることを特徴とする請求項１又は２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、更に詳しく言えば、高周波で用いられるＦＥＴ（Field Effect Transistor:電界効果型トランジスタ）、ＨＢＴ（Heterojunction Bipolar Transistor:ヘテロ接合型バイポーラ・トランジスタ）に関する。
【０００２】
【従来の技術】
近年、移動体通信、衛星通信分野等急速な発展に伴い、マイクロ波帯からミリ波帯の高周波用デバイスが盛んに開発されている。これらのデバイスでは、特に、高い周波数帯での利得が重要な特性とされている。このような高い周波数帯では、ガリウム砒素（ＧａＡｓ）を用いた電界効果型トランジスタ（以下、ＦＥＴと称する）や、ヘテロ接合型バイポーラトランジスタ（以下、ＨＢＴと称する）等が用いられている。
【０００３】
上記のデバイスのうちＦＥＴを例にとり、その構造について説明する。
図４は、従来のＦＥＴを説明するための構造図である。この図４に示される従来のＦＥＴは、基板１上にチャネル層２が形成され、このチャネル層２上にゲート電極４が形成され、その両側にソース電極３及びドレイン電極５が形成されている。ここで、ソース電極３及びゲート電極４間の距離は２〜２．５μｍ、ゲート電極４及びドレイン電極５間の距離は３μ、ゲート電極４の幅は０．５〜１μｍとされる。
【０００４】
一般に、ゲート・ドレイン間容量Ｃgdは、チャネル層２内の空乏層に起因するゲート・ドレイン間容量Ｃgd（int)と、電極の幾何学的配置に起因するゲート・ドレイン間容量Ｃgd(ext) とに分離して考えることができる。ゲート・ドレイン間容量Ｃgd(ext) は、図４に示されるように、ゲート電極４及びドレイン電極５間の電気力線によって生じる。図４に示す例においては、上記ゲート・ドレイン間容量Ｃgd(ext) は、概ね単位ゲート幅あたり０．１ｐＦである。
【０００５】
ところで、ある周波数での最大有能電力利得（Ｇamax）は、近似的に下記の式で表現できる。
Ｇamax＝（ｇm ／２πｆＣgs）2 ・（１／（Ｋ1 Ｃgd＋Ｋ2 ））
ここで、
ｆ：周波数
Ｃgs：ゲート・ソース間容量
Ｃgd：ゲート・ドレイン間容量
ｇm ：相互コンダクタンス
Ｋ1 ，Ｋ2 ：定数
上式から、ＦＥＴの利得を増大させるためには、相互コンダクタンスｇm を増加させるか、ゲート・ソース間容量Ｃgs、ゲート・ドレイン間容量Ｃgdを低減させる必要がある。
【０００６】
以下、図５，図６を参照して、最大有能電力利得（Ｇamax）の向上を図るための対策が採られた従来のＦＥＴについて説明する。説明の便宜上、以下、上記ゲート・ドレイン間容量Ｃgdの低減に着目して説明する。
図５は、上記図４に示す電気力線を遮断することにより、ゲート・ドレイン間容量Ｃgdの低減を図った例を示すＦＥＴの構造図である。この図５に示される従来のＦＥＴは、基板１１上にチャネル層１２が形成され、このチャネル層１２上にソース電極１３、ゲート電極１４及びドレイン電極１５が形成されてなる。また、ゲート電極１４を被覆して絶縁膜１６が形成される。この例では、図５に示されるように、ゲート電極１４を覆うようにソース電極１３を形成し、配置しているので、ゲート電極１４及びドレイン電極１５からそれぞれ発生した電気力線はソース電極１３に終端する。従って、ゲート電極１４及びドレイン電極１５間は互いに電気的に分離され、これによって、ゲート・ドレイン間容量Ｃgd（ext ）が理想的には“０”になる。しかしながら、この図５に示すような構造の場合には、逆にゲート・ソース間容量Ｃgsが増加してしまう。
【０００７】
そこで、図６に示すような構造のＦＥＴが提案された。この図６は、上記図５に示すＦＥＴの欠点を補うべく提案された例で、ゲート・ソース間容量Ｃdsを増加させることなく、ゲート・ドレイン間容量Ｃgdの低減を図った例を示すＦＥＴの構造図である。この図６に示される従来のＦＥＴは、基板２１上にチャネル層２２が形成され、このチャネル層２２上にソース電極２３、ゲート電極２４及びドレイン電極２５がそれぞれ形成され、更にこれらを覆うように絶縁膜２６が形成され、この絶縁膜２６上、且つ、ゲート電極２４とドレイン電極２５の中間位置にソース電極２７が形成されてなる。この図６に示されるように、この例では、ゲート電極２４及びドレイン電極２５からそれぞれ発生した電気力線はゲート電極２４とドレイン電極２５の中間位置に配置されたソース電極２７に終端する。従って、ゲート電極２４とソース電極２３との間の容量である、ゲート・ソース間容量Ｃgsを増加させることなく、ゲート・ドレイン間容量Ｃgdを低減することができる。
【０００８】
【発明が解決しようとする課題】
ところで、図６に示した構造のＦＥＴをもってしても電界の遮断効果は完全ではない。即ち、図６のゲート電極２４及びドレイン電極２５間に破線で示されているように、これら間では電気力線が発生しているので、ゲート・ドレイン間容量Ｃgdの低減が不十分となっている。従って、ＦＥＴの利得の増大を十分に得ることができない。
【０００９】
本発明は以上の問題点に鑑み、ゲート・ドレイン間容量Ｃgdを十分に低減してＦＥＴの利得の増大を図ることを目的とする。
【００１０】
【課題を解決するための手段】
上記した課題は、第１の発明である、出力信号として電流が出入する第１の電極及び第２の電極と、前記第１の電極及び第２の電極の中間位置にあって入力信号により前記電流を制御する第３の電極とが一つの又はそれぞれ異なる半導体層上に形成された半導体装置において、接地電位に接続される前記第１の電極と繋がるシールド電極が、前記第２の電極の上部に、該第２の電極と同じ幅でかつ完全に重なった状態で、形成されていることを特徴とする半導体装置によって解決され、
第２の発明である、前記シールド電極及び前記第２の電極間に絶縁膜が形成されていることを特徴とする第１の発明に記載の半導体装置によって解決され、
第３の発明である、前記第１の電極はソース電極であり、前記第２の電極はドレイン電極であり、前記第３の電極はゲート電極であることを特徴とする第１又は第２の発明のいずれかに記載の半導体装置によって解決され、
第４の発明である、前記第１の電極はエミッタ電極であり、前記第２の電極はコレクタ電極であり、前記第３の電極はベース電極であることを特徴とする第１又は第２の発明のいずれかに記載の半導体装置によって解決される。
【００１１】
本発明の半導体装置によれば、出力信号として電流が出入する第１の電極及び第２の電極と、第１の電極及び第２の電極の中間位置にあって入力信号により電流を制御する第３の電極とを有する半導体装置であって、第２の電極の上部に接地電位に接続される第１の電極と繋がるシールド電極が形成されている。
即ち、第２の電極の上部に接地電位に接続される第１の電極と繋がるシールド電極が形成されているので、第２の電極と第３の電極に電位差が発生した場合、第２の電極から第３の電極に至る、又は逆に第３の電極から第２の電極に至る電気力線はシールド電極によって遮蔽される。
【００１２】
これにより、第２の電極と第３の電極間、即ち入出力間の容量を大幅に低減することができる。例えば、第２の電極をドレイン電極とし、第３の電極をゲート電極とした場合、Ｃgdを低減することができる。このため、最大有能電力利得を向上させることができる。また、入力と出力のアイソレーション特性を改善することができるので、素子の安定度が増し、また、回路設計の自由度が増す。
【００１３】
また、第１の電極と第２の電極とをほぼ同じ幅にすることで、シールドの効果を一層高めることができる。
【００１４】
【発明の実施の形態】
次に、図を参照しながら本発明の実施例について説明する。
（第１の実施の形態）
図１は本発明の第１の実施例に係る半導体装置を説明するための構造断面図、図２はその平面図である。
【００１５】
図１及び図２に示されるＦＥＴは、基板１０１上にチャネル層１０２が形成され、このチャネル層１０２上にゲート電極（第３の電極）１０４を挟んでソース電極（第１の電極）１０３及びドレイン電極（第２の電極）１０５が形成されている。そして、これらを覆うように絶縁膜１０６が形成され、この絶縁膜１０６上、且つ、ドレイン電極１０５の真上の位置にドレイン電極１０５とほぼ同じ幅のシールド電極１０７が形成されてなる。
【００１６】
ここで、シールド電極１０７はソース電極１０３と接続され、ソース電極１０３及びシールド電極１０７は、ともに接地電位に接続されている。
ゲート電極１０４は信号入力部に接続され、ドレイン電極１０５は信号出力部に接続されている。また、上記ドレイン電極１０５は、ＡｕＧｅ／ＮｉＡｕもしくはＡｕＧｅ／Ａｕ（＜１μ）を材料とし、上記シールド電極１０７は、Ｔｉ／ＡｕもしくはＴｉＷ／Ａｕ（＜１μ）を材料とすることが好ましい。また、上記ドレイン電極１０５及びシールド電極１０７の幅はそれぞれ例えば１０μｍで互いに同じ構造とすることが好ましい。
【００１７】
この例においては、図１に示されるように、同じ幅のドレイン電極１０５とシールド電極１０７とが上下、且つ、ゲート電極１０４とシールド電極１０７間が例えば図６に示した従来のＦＥＴの場合と比較して離れるよう配置されているので、ゲート電極１０４で発生した電気力線はシールド電極１０７とドレイン電極１０５にわずかに終端するのみである。
【００１８】
つまり、図６に示した従来のＦＥＴのように、ゲート電極２４で発生し、ソース電極２７を超えてドレイン電極２５に到達する電気力線がない。本実施例の図１に示すＦＥＴの例で言えば、ゲート電極１０４で発生し、シールド電極１０７を超えてドレイン電極１０５に到達する電気力線がない。そして、ドレイン電極１０５で発生した電気力線は、殆ど真上に配置されているシールド電極１０７に終端する。
【００１９】
従って、ゲート・ソース間容量Ｃgsを殆ど無視できる程低減でき、且つ、ゲート・ドレイン間容量Ｃgdを大幅に低減することができる。
Ｃgdの低減によって、最大有能電力利得を向上させることが出来る。さらに、入力と出力のアイソレーションを改善することができるので、素子の安定度が増し、また、回路設計の自由度が増す。
【００２０】
（第２の実施の形態）
図３は、本発明の第２の実施例に係るＨＢＴの構造図である。
この図３に示されるＨＢＴは、ｎ+ −ＧａＡｓからなる基板２０１上にｉ−ＧａＡｓ若しくはｎ−ＧａＡｓからなるコレクタ層２０２と、ｐ−ＧａＡｓからなるベース層２１３と、ｎ+ −ＡｌＧａＡｓ又はＩｎＧａＡｓからなるエミッタ層２１４とが順に積層されてなる。
【００２１】
このエミッタ層２１４上にエミッタ電極（第１の電極）２１２が形成され、ベース層２１３上にベース電極（第３の電極）２０７及び２０８がそれぞれ形成され、コレクタ層２０２上にコレクタ電極（第２の電極）２０５及び２０６が形成されている。また、コレクタ層２０２内に拡散層２０３及び２０４が形成され、拡散層２０３及び２０４とコレクタ電極２０５及び２０６が接続している。
【００２２】
そして、これらを覆うように絶縁膜２１１が形成されている。この絶縁前２１１上、コレクタ電極２０５及び２０６の殆ど真上にコレクタ電極２０５及び２０６とほぼ同じ幅のシールド電極２０９及び２１０がそれぞれ形成されている。
ここで、上記シールド電極２０９、２１０及びエミッタ電極２１２はともに接地電位に接続され、上記ベース電極２０７及び２０８は、信号入力部に接続され、上記コレクタ電極２０５及び２０６は、信号出力部に接続される。
【００２３】
この例においては、図３に示されるように、同じ幅のシールド電極２０９とコレクタ電極２０５、並びにシールド電極２１０とコレクタ電極２０６とがそれぞれ上下に配置されているので、ベース電極２０７及び２０８でそれぞれ発生した僅かな量の電気力線はシールド電極２０９及び２１０に終端するのみである。
つまり、本実施例の図３に示すＨＢＴの例で言えば、ベース電極２０７及び２０８で発生し、シールド電極２０９及び２１０を超えてコレクタ電極２０５及び２０６に到達する電気力線がない。そして、コレクタ電極２０５及び２０６で発生した電気力線は、殆ど真上に配置されているシールド電極２０９及び２１０に終端する。
【００２４】
従って、ベース・エミッタ間容量Ｃbeを殆ど無視できる程低減でき、且つ、ベース・コレクタ間容量Ｃbcを大幅に低減することができる。このため、最大有能電力利得を向上させることが出来る。
更に、Ｃbcの低減によって、入力と出力のアイソレーションを改善することができるので、素子の安定度が増し、また、回路設計の自由度が増す。
【００２５】
なお、上記実施の形態では、接合型ＦＥＴやバイポーラトランジスタに本発明を適用しているが、絶縁ゲート型ＦＥＴにも適用することができる。
【００２６】
【発明の効果】
本発明の半導体装置によれば、出力信号として電流が出入する第１の電極及び第２の電極と、第１の電極及び第２の電極の中間位置にあって入力信号により電流を制御する第３の電極とを有する半導体装置であって、第２の電極の上部に接地電位に接続される第１の電極と繋がるシールド電極が形成されている。
【００２７】
これにより、第２の電極と第３の電極間、即ち入出力間の容量を大幅に低減することができる。このため、最大有能電力利得を向上させることができ、また、入出力間のアイソレーション特性を改善することができるので、素子の安定度が増し、さらに、回路設計の自由度が増す。
また、前記第１の電極と第２の電極とはほぼ同じ幅にすることで、シールドの効果を一層高めることができる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施例に係るＦＥＴの構造断面図である。
【図２】図２は本発明の第１の実施例に係るＦＥＴの平面図である。
【図３】図３は本発明の第１の実施例に係るＨＢＴの構造断面図である。
【図４】図４は従来例に係るＦＥＴの構造断面図である。
【図５】図５は従来例に係るＦＥＴの構造断面図である。
【図６】図６は従来例に係るＦＥＴの構造断面図である。
【符号の説明】
１０１，２０１  基板、
１０２  チャネル層、
１０３、１０７  ソース電極、
１０４  ゲート電極、
１０５  ドレイン電極、
１０６  絶縁膜、
２０２  コレクタ層、
２０３，２０４  拡散層、
２０５，２０６  コレクタ電極、
２０７，２０８  ベース電極、
２０９，２１０  シールド電極、
２１１  絶縁膜、
２１２  エミッタ電極、
２１３  ベース層、
２１４  エミッタ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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