(57)【特許請求の範囲】
【請求項１】
ソースが高電圧電源に接続された第１及び第２のＰチャネルトランジスタと、
ソースがグランドに接続された第１及び第２のＮチャネルトランジスタとを含み、
低電源電圧動作回路からの入力信号と同位相及び逆位相の相補の入力信号が、各々、前記第１及び第２のＮチャネルトランジスタのゲートに接続され、
前記第１のＮチャネルトランジスタのドレインは、前記第１のＰチャネルトランジスタのドレイン及び前記第２のＰチャネルトランジスタのゲートに接続され、
前記第２のＮチャネルトランジスタのドレインは、前記第２のＰチャネルトランジスタのドレイン及び前記第１のＰチャネルトランジスタのゲートに接続され、
更に、前記第１のＮチャネルトランジスタのドレインと前記第２のＮチャネルトランジスタのドレインとを接続する抵抗を有し、
前記第２のＮチャネルトランジスタのドレインは、高電源電圧動作回路への出力端子となり、
前記抵抗が、電流経路の一端が前記第１のＮチャネルトランジスタのドレインに接続され、前記電流経路の他端が前記第２のＮチャネルトランジスタのドレインに接続され、ゲートが固定電圧源に接続されたトランジスタで形成された
ことを特徴とするレベルシフト回路。
【請求項２】
前記請求項１記載のレベルシフト回路において、
前記抵抗は、Ｐチャネルトランジスタで構成され、
前記Ｐチャネルトランジスタは、
ゲートがグランドに、ソースが前記第１のＮチャネルトランジスタのドレインに、ドレインが前記第２のＮチャネルトランジスタのドレインに各々接続されて、常時ＯＮ状態となっている
ことを特徴とするレベルシフト回路。
【請求項３】
前記請求項１記載のレベルシフト回路において、
前記抵抗は、Ｎチャネルトランジスタで構成され、
前記Ｎチャネルトランジスタは、
ゲートが高電圧電源に、ソースが前記第１のＮチャネルトランジスタのドレインに、ドレインが前記第２のＮチャネルトランジスタのドレインに各々接続されて、常時ＯＮ状態となっている
ことを特徴とするレベルシフト回路。
【請求項４】
前記請求項１記載のレベルシフト回路において、
前記抵抗は、Ｐチャネルトランジスタで構成され、
前記Ｐチャネルトランジスタは、
ゲートにＯＮ/ＯＦＦ動作切換信号が入力され、ソースが前記第１のＮチャネルトランジスタのドレインに、ドレインが前記第２のＮチャネルトランジスタのドレインに各々接続される
ことを特徴とするレベルシフト回路。
【請求項５】
前記請求項１記載のレベルシフト回路において、
前記抵抗は、Ｎチャネルトランジスタで構成され、
前記Ｎチャネルトランジスタは、
ゲートにＯＮ/ＯＦＦ動作切換信号が入力され、ソースが前記第１のＮチャネルトランジスタのドレインに、ドレインが前記第２のＮチャネルトランジスタのドレインに各々接続される
ことを特徴とするレベルシフト回路。
【請求項６】
前記請求項４又は５記載のレベルシフト回路において、
前記ＯＮ/ＯＦＦ動作切換信号は、外部から入力される動作モード切換信号である
ことを特徴とするレベルシフト回路。
【請求項７】
前記請求項１〜６の何れか１項に記載のレベルシフト回路において、
前記第１及び第２のＮチャネルトランジスタの両ドレインは、前記高電源電圧動作回路への差動出力端子となる
ことを特徴とするレベルシフト回路。
【請求項８】
前記請求項１〜７の何れか１項に記載のレベルシフト回路を備えた
ことを特徴とする半導体集積回路。
【請求項９】
前記請求項１記載のレベルシフト回路において、
前記第２のＰチャンネルトランジスタ、前記抵抗及び前記第１のＮチャンネルトランジスタの直列接続の合計抵抗値の値に対する前記抵抗及び前記第１のＮチャンネルトランジスタの直列接続の合計抵抗値の比を前記高電圧電源の電圧値に掛けた値が、前記高電源電圧動作回路を駆動するに必要な電圧よりも高くなるように、前記抵抗の値が、前記第２のＰチャンネルトランジスタ及び前記第１のＮチャンネルトランジスタのＯＮ抵抗値に対して選択される
ことを特徴とするレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる電源電圧を有する半導体集積回路で必要なレベルシフト回路に関するものである
【背景技術】
【０００２】
従来のレベルシフト回路について説明する。
【０００３】
図５は従来のレベルシフト回路を示す。同図において、ＢＵＦ１は低電源電圧動作で動作するインバータＩＮＶ１、ＩＮＶ２を含むバッファ、ＢＵＦ２は高電源電圧で動作するインバータＩＮＶ３、ＩＮＶ４を含むバッファ、ＶＤＤＨ、ＶＤＤＬは各々高電圧電源、低電圧電源、ＶＳＳＨ、ＶＳＳＬは各々高電圧電源、低電圧電源に対するグランド（０Ｖ）、Ｔｎ１、Ｔｎ２は第１、第２Ｎチャネル(以下Ｎｃｈという)ＭＯＳトランジスタ、Ｔｐ１、Ｔｐ２は第１、第２Ｐチャネル(以下Ｐｃｈという)ＭＯＳトランジスタ、ＩＮは入力信号端子、ＯＵＴは出力信号端子、Ａは前記ＮｃｈＭＯＳトランジスタＴｎ１のドレインとＰｃｈＭＯＳトランジスタＴｐ１のドレインとＰｃｈＭＯＳトランジスタＴｐ２のゲートとが接続されたノード、Ｂは前記ＮｃｈＭＯＳトランジスタＴｎ２のドレインとＰｃｈＭＯＳトランジスタＴｐ２のドレインとＰｃｈＭＯＳトランジスタＴｐ１のゲートとが接続されたノードである。
【０００４】
前記ＮｃｈＭＯＳトランジスタＴｎ１、Ｔｎ２のソースとＰｃｈＭＯＳトランジスタＴｐ１、Ｔｐ２のソースとは、各々、低電圧電源ＶＳＳＨ及び高電圧電源ＶＤＤＨに接続される。ＩＮは前記バッファＢＵＦ１への低電源電圧の入力信号用の入力端子であって、バッファＢＵＦ１の２個のインバータＩＮＶ１、ＩＮＶ２からの逆相及び同相の入力信号ＩＮは、各々、前記ＮｃｈＭＯＳトランジスタＴｎ１、Ｔｎ２のゲートに入力される。出力側のバッファＢＵＦ２の入力側は前記ノードＢに接続され、その出力側は出力信号端子ＯＵＴに接続される。
【０００５】
以上のように構成された従来のレベルシフト回路について、以下、その動作について説明する。
【０００６】
バッファＢＵＦ１の入力信号端子ＩＮの入力信号ＩＮが低レベルから高レベルに変化した時、バッファＢＵＦ１のインバータＩＮＶ１、ＩＮＶ２の出力から入力信号ＩＮと逆相及び同相の信号がＮｃｈＭＯＳトランジスタＴｎ１、Ｔｎ２のゲート電圧に各々入力される。その時、入力信号と逆相の信号、即ち、高レベルから低レベルに変化する信号がゲートに印加されたＮｃｈＭＯＳトランジスタＴｎ２は、徐々にＯＮ抵抗が上昇し、ＮｃｈＭＯＳトランジスタＴｎ２のドレイン−ソース間の電圧が上昇する。これとほぼ同時に、入力信号ＩＮと同相の信号がゲートに印加されたＮｃｈＭＯＳトランジスタＴｎ１は導通し、徐々にそのＯＮ抵抗が低くなり、ＮｃｈＭＯＳトランジスタＴｎ１のドレイン−ソース間の電圧が低下する。
【０００７】
以上の２個のＮｃｈＭＯＳトランジスタＴｎ１、Ｔｎ２の動作に伴い、ＰｃｈＭＯＳトランジスタＴｐ２のゲート電圧が低下して、そのドレイン電圧が上昇する。これにより、ＰｃｈＭＯＳトランジスタＴｐ１のゲート電圧が上昇する。最終的にバッファＢＵＦ１への入力信号ＩＮが高レベルになると、ＮｃｈＭＯＳトランジスタＴｎ１のドレイン−ソース間が完全に導通し、ノードＡは０Ｖとなる。また、ＮｃｈＭＯＳトランジスタＴｎ２のドレイン−ソース間が完全に非導通となると共に、ＰｃｈＭＯＳトランジスタＴｐ２のソース−ドレイン間が導通して、ノードＢの電圧が高電源電圧ＶＤＤＨと等しくなる。この際、高電源電圧ＶＤＤＨで動作するバッファＢＵＦ２は、ノードＢの電圧が高電源電圧ＶＤＤＨへ移行するのに伴い、出力信号端子ＯＵＴからの出力信号の電位を高電源電圧ＶＤＤＨにして、この出力信号を図示しない高電源電圧動作回路へ供給する。
【０００８】
一方、入力信号端子ＩＮの入力信号が高レベルから低レベルに変化した際、バッファＢＵＦ１のインバータＩＮＶ１、ＩＮＶ２の出力からは、入力信号ＩＮと逆相及び同相の信号がＮｃｈＭＯＳトランジスタＴｎ１、Ｔｎ２のゲートに各々入力される。その時、入力信号と逆相の信号、即ち、低レベルから高レベルに変化する信号がゲートに印加されたＮｃｈＭＯＳトランジスタＴｎ２は導通し、徐々にＯＮ抵抗が低くなって、そのドレイン−ソース間の電圧が低下する。これとほぼ同時に、入力信号ＩＮと同相の信号がゲートに印加されたＮｃｈＭＯＳトランジスタＴｎ１は、徐々にＯＮ抵抗が高くなって、そのドレイン−ソース間の電圧が上昇する。
【０００９】
以上の２個のＮｃｈＭＯＳトランジスタＴｎ１、Ｔｎ２の動作に伴い、ＰｃｈＭＯＳトランジスタＴｐ１のゲート電圧が低下して、そのドレイン電圧が上昇する。これにより、ＰｃｈＭＯＳトランジスタＴｐ２のゲート電圧が上昇する。最終的にバッファＢＵＦ１への入力信号ＩＮが高レベルになると、ＮｃｈＭＯＳトランジスタＴｎ２のドレイン−ソース間が完全に導通して、ノードＢの電圧は０Ｖとなる。この時、高電源電圧ＶＤＤＨで動作するバッファＢＵＦ２は、ノードＢの電圧が０Ｖへ移行するのに伴い、出力信号端子ＯＵＴからの出力信号の電位を０Ｖにして、この出力信号を図示しない高電源電圧動作回路へ供給する。一方、ＮｃｈＭＯＳトランジスタＴｎ１のドレイン−ソース間が完全に非導通となると共に、ＰｃｈＭＯＳトランジスタＴｐ１のソース−ドレイン間が導通して、ノードＡの電圧は高電源電圧ＶＤＤＨと等しくなる。
【００１０】
このように、従来のレベルシフト回路により、低電源電圧動作回路からの出力信号を高電源電圧ＶＤＤＨの信号にレベルシフトして高電源電圧動作回路に入力することが可能となった。
【００１１】
しかしながら、前記従来の構成では、例えば入力信号端子ＩＮへの入力信号が高レベルから低レベルへと変化した際に、ＮｃｈＭＯＳトランジスタＴｎ２のソース−ドレインが導通し、これによりノードＢの電位が低下するのに１ステップ、更にこの状態からＰｃｈＭＯＳトランジスタＴｐ１のソース−ドレインが導通して、ノードＡの電位が低レベルから高レベルに変化するのに更に１ステップ必要であって、ＮｃｈＭＯＳトランジスタＴｎ１、Ｔｎ２及びＰｃｈＭＯＳトランジスタＴｐ１、Ｔｐ２の各端子の電位状態が変化して出力状態が高レベルか低レベルかが決定されるのに２ステップ必要であり、高速動作が難しいという課題があった。
【００１２】
そこで、従来、この問題の改善を図ったレベルシフト回路として、特許文献１に記載されるレベルシフト回路がある。この回路を図６に示す。同図に示すレベルシフト回路では、図５に示したレベルシフト回路の２個のＰｃｈＭＯＳトランジスタＴｐ１、Ｔｐ２に各々ＮｃｈＭＯＳトランジスタＴｎ３、Ｔｎ４を並列に接続して付加し、それ等のＰｃｈＭＯＳトランジスタＴｐ１、Ｔｐ２の各ゲートにバッファＢＵＦ１からの相補の入力信号を与える構成としている。
【００１３】
前記の構成により、同図のレベルシフト回路では、低電源電圧動作するバッファＢＵＦ１からの相補入力信号が反転した際には、一対のＮｃｈＭＯＳトランジスタＴｎ１、Ｔｎ２の一方（例えばＴｎ１）のＯＮ動作により、一方のノードＡが低レベルになると同時に、追加した２個のＮｃｈＭＯＳトランジスタＴｎ３、Ｔｎ４の一方（Ｔｎ３）のＯＮ動作により、他方のノードＢを高電源電圧ＶＤＤＨの高レベルにして、出力状態を高レベルにするのに１ステップで済むようにしている。
【特許文献１】特開平５−３３２５９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記図６に示した従来のレベルシフト回路では、高速動作に必要となる２個のＮｃｈＭＯＳトランジスタＴｎ３、Ｔｎ４を付加することにより、面積が増大するという課題がある。更に、ＮｃｈＭＯＳトランジスタＴｎ３、Ｔｎ４のドレインを高電圧電源ＶＤＤＨに直接接続すると、半導体素子の製造プロセスによっては、高電源電圧ＶＤＤＨ分の逆バイアスがそれ等ＮｃｈＭＯＳトランジスタＴｎ３、Ｔｎ４のバックゲートとドレインに印加されるため、それ等の信頼性が低下するという課題がある。
【００１５】
更に、前記従来のレベルシフト回路では、入力信号ＩＮの周波数に関係なく、高速化のために付加した前述の２個のＮｃｈＭＯＳトランジスタＴｎ３、Ｔｎ４を動作させなければならないため、入力信号ＩＮが低周波数で高速レベルシフト動作が不要な場合には、それ等余剰なＮｃｈＭＯＳトランジスタＴｎ３、Ｔｎ４の動作分、消費電力が増大するという課題がある。
【００１６】
本発明は、前記技術的課題に着目し、その第１の目的は、従来よりも少ない素子数で且つその素子の信頼性を高く確保しつつレベルシフト回路の動作の高速化を図ることにある。
【００１７】
また、本発明の第２の目的は、前記第１の目的に加えて、低速なレベルシフト動作で十分な場合には、付加する素子の動作を停止させて、低消費電力化を図ることにある。
【課題を解決するための手段】
【００１８】
前記第１の目的を達成するために、本発明では、図４に示した従来のレベルシフト回路において、２つのノードＡ、Ｂ間を抵抗で接続する構成を採用する。
【００１９】
また、本発明では、前記第２の目的を達成するために、前記別途付加する抵抗を常時ＯＮ状態の１個のトランジスタで構成し、このトランジスタを必要に応じてＯＦＦ制御する構成を採用する。
【００２０】
具体的に、請求項１記載の発明のレベルシフト回路は、ソースが高電圧電源に接続された第１及び第２のＰチャネルトランジスタと、ソースがグランドに接続された第１及び第２のＮチャネルトランジスタとを含み、低電源電圧動作回路からの入力信号と同位相及び逆位相の相補の入力信号が、各々、前記第１及び第２のＮチャネルトランジスタのゲートに接続され、前記第１のＮチャネルトランジスタのドレインは、前記第１のＰチャネルトランジスタのドレイン及び前記第２のＰチャネルトランジスタのゲートに接続され、前記第２のＮチャネルトランジスタのドレインは、前記第２のＰチャネルトランジスタのドレイン及び前記第１のＰチャネルトランジスタのゲートに接続され、更に、前記第１のＮチャネルトランジスタのドレインと前記第２のＮチャネルトランジスタのドレインとを接続する抵抗を有し、前記第２のＮチャネルトランジスタのドレインは、高電源電圧動作回路への出力端子となり、前記抵抗が、電流経路の一端が前記第１のＮチャネルトランジスタのドレインに接続され、前記電流経路の他端が前記第２のＮチャネルトランジスタのドレインに接続され、ゲートが固定電圧源に接続されたトランジスタで形成されたことを特徴とする。
【００２１】
請求項２記載の発明は、前記請求項１記載のレベルシフト回路において、前記抵抗は、Ｐチャネルトランジスタで構成され、前記Ｐチャネルトランジスタは、ゲートがグランドに、ソースが前記第１のＮチャネルトランジスタのドレインに、ドレインが前記第２のＮチャネルトランジスタのドレインに各々接続されて、常時ＯＮ状態となっていることを特徴とする。
【００２２】
請求項３記載の発明は、前記請求項１記載のレベルシフト回路において、前記抵抗は、Ｎチャネルトランジスタで構成され、前記Ｎチャネルトランジスタは、ゲートが高電圧電源に、ソースが前記第１のＮチャネルトランジスタのドレインに、ドレインが前記第２のＮチャネルトランジスタのドレインに各々接続されて、常時ＯＮ状態となっていることを特徴とする。
【００２３】
請求項４記載の発明は、前記請求項１記載のレベルシフト回路において、前記抵抗は、Ｐチャネルトランジスタで構成され、前記Ｐチャネルトランジスタは、ゲートにＯＮ/ＯＦＦ動作切換信号が入力され、ソースが前記第１のＮチャネルトランジスタのドレインに、ドレインが前記第２のＮチャネルトランジスタのドレインに各々接続されることを特徴とする。
【００２４】
請求項５記載の発明は、前記請求項１記載のレベルシフト回路において、前記抵抗は、Ｎチャネルトランジスタで構成され、前記Ｎチャネルトランジスタは、ゲートにＯＮ/ＯＦＦ動作切換信号が入力され、ソースが前記第１のＮチャネルトランジスタのドレインに、ドレインが前記第２のＮチャネルトランジスタのドレインに各々接続されることを特徴とする。
【００２５】
請求項６記載の発明は、前記請求項４又は５記載のレベルシフト回路において、前記ＯＮ/ＯＦＦ動作切換信号は、外部から入力される動作モード切換信号であることを特徴とする。
【００２６】
請求項７記載の発明は、前記請求項１〜６の何れか１項に記載のレベルシフト回路において、前記第１及び第２のＮチャネルトランジスタの両ドレインは、前記高電源電圧動作回路への差動出力端子となることを特徴とする。
【００２７】
請求項８記載の発明の半導体集積回路は、前記請求項１〜７の何れか１項にレベルシフト回路を備えたことを特徴とする。
【００２８】
請求項９記載の発明は、前記請求項１記載のレベルシフト回路において、前記第２のＰチャンネルトランジスタ、前記抵抗及び前記第１のＮチャンネルトランジスタの直列接続の合計抵抗値の値に対する前記抵抗及び前記第１のＮチャンネルトランジスタの直列接続の合計抵抗値の比を前記高電圧電源の電圧値に掛けた値が、前記高電源電圧動作回路を駆動するに必要な電圧よりも高くなるように、前記抵抗の値が、前記第２のＰチャンネルトランジスタ及び前記第１のＮチャンネルトランジスタのＯＮ抵抗値に対して選択されることを特徴とする。
【００２９】
以上により、本発明では、高速信号が入力された場合において、その入力信号が反転すると、低電位側のノードと高電位側のノードＡ、Ｂのうち、高電位側になろうとしている低電位側のノードに対して高電位側のノードから電流が抵抗を通じて供給されるので、この低電位側のノードが素早く電位上昇して、高電位になる。従って、低電位側のノードの高電位化への高速化が図られる。しかも、別途付加する抵抗は、１個のトランジスタから成る１個の素子の抵抗で構成できるので、図５に示した従来例と比較して、素子数が１個削減される。しかも、前記抵抗が１個のトランジスタで構成される場合に、そのバックゲートとドレインとの間には、高電源電圧分の逆バイアスが印加されることがないので、信頼性は高く確保される。
【００３０】
特に、本発明では、低速入力信号が入力される場合には、抵抗を構成する１個のトランジスタがＯＦＦ（非導通）制御されて、高速動作が停止するので、この別途付加したトランジスタ（抵抗）での余剰な消費電力が省かれる。
【発明の効果】
【００３１】
以上説明したように、本発明のレベルシフト回路及び半導体集積回路によれば、１個の素子で且つその素子に高電源電圧がかかることを防止してその信頼性を高く確保しつつ、高電位側になろうとしている低電位側のノードに対して高電位側のノードから電流を抵抗を通じて供給することによってレベルシフト回路の高速化を図ることが可能である。
【００３２】
特に、本発明のレベルシフト回路によれば、低速入力信号が入力される場合には、別途付加したトランジスタ（抵抗）をＯＦＦ動作させて、その余剰な消費電力の削減を図ることが可能である。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態のレベルシフト回路を図面に基づいて詳細に説明する。
【００３４】
（実施形態１）
図１は本発明の実施形態１のレベルシフト回路の構成図を示す。
【００３５】
同図において、ＢＵＦ１は低電源電圧ＶＤＤＬ及びこの電圧に対するグランド（０Ｖ）ＶＳＳＬで動作するインバータＩＮＶ１、ＩＮＶ２を含む入力側のバッファ、ＢＵＦ２は高電源電圧ＶＤＤＨで動作するインバータＩＮＶ３、ＩＮＶ４を含む出力側のバッファである。これ等バッファＢＵＦ１、ＢＵＦ２の回路構成は、バッファ機能を有していれば良く、必ずしもインバータを多段接続した回路でなくても良い。
【００３６】
また、図１において、Ｔｎ１、Ｔｎ２は第１及び第２のＮｃｈＭＯＳトランジスタであって、そのソースは前記高電圧電源ＶＳＳＨに対するグランド（０Ｖ）ＶＳＳＨに接続される。Ｔｐ１、Ｔｐ２は第１及び第２のＰチャネルＰｃｈＭＯＳトランジスタであって、そのソースは前記高電圧電源ＶＤＤＨに接続される。ＩＮは入力側のバッファＢＵＦ１への低電源電圧の入力信号用の入力端子（以下、入力信号も同符号ＩＮで示す）であって、図示しない低電源電圧動作回路から入力信号ＩＮが供給される。
【００３７】
前記入力側のバッファＢＵＦ１の前段のインバータＩＮＶ１の出力、即ち、入力信号ＩＮと逆相の信号は前記第２のＮｃｈＭＯＳトランジスタＴｎ２のゲートに入力され、後段のインバータＩＮＶ２の出力、即ち、入力信号ＩＮと同相の信号は前記第１のＮｃｈＭＯＳトランジスタＴｎ１のゲートに入力される。
【００３８】
更に、前記ＮｃｈＭＯＳトランジスタＴｎ１のドレインは、前記ＰｃｈＭＯＳトランジスタＴｐ１のドレインに接続され、この接続点をノードＡとする。前記ノードＡは、前記ＰｃｈＭＯＳトランジスタＴｐ２のゲートに接続される。同様に、前記ＮｃｈＭＯＳトランジスタＴｎ２のドレインは、前記ＰｃｈＭＯＳトランジスタＴｐ２のドレインに接続され、この接続点をノードＢとする。このノードＢは、前記ＰｃｈＭＯＳトランジスタＴｐ１のゲートに接続される。
【００３９】
前記バッファＢＵＦ２の前段のインバータＩＮＶ３には、前記ノードＢが接続され、一方、後段のインバータＩＮＶ４からの高電源電圧ＶＤＤＨである出力信号は、出力端子ＯＵＴ（以下、出力信号もＯＵＴで示す）から外部出力される。
【００４０】
そして、前記２つのノードＡ、Ｂは、抵抗としてのＰｃｈＭＯＳトランジスタＴｐ３により接続される。このＰｃｈＭＯＳトランジスタ（抵抗）Ｔｐ３は、具体的には、そのソースがノードＡに、ドレインがノードＢに各々接続され、そのゲートには高電圧電源ＶＳＳＨが接続されて、常時ＯＮ動作している。
【００４１】
以下、本レベルシフト回路について、その動作を説明する。
【００４２】
入力信号端子ＩＮの入力信号が低レベルから高レベルに変化した際、低電源電圧動作回路であるバッファＢＵＦ１では、２個のインバータＩＮＶ１、ＩＮＶ２からは前記入力信号と逆相及び同相の信号が各々ＮｃｈＭＯＳトランジスタＴｎ１、Ｔｎ２のゲート電圧に入力される。この時、入力信号ＩＮと逆相の信号、即ち、高レベルから低レベルに変化する信号がゲートに印加されたＮｃｈＭＯＳトランジスタＴｎ２は、徐々にＯＮ抵抗が増大し、このＮｃｈＭＯＳトランジスタＴｎ２のドレイン−ソース間電圧が上昇して、ノードＢのレベルが高くなり始める。これとほぼ同時に、入力信号ＩＮと同相の信号がゲートに印加されたＮｃｈＭＯＳトランジスタＴｎ１が導通し始めて、ノードＡから電流がこのＮｃｈＭＯＳトランジスタＴｎ１を通じて接地ＶＳＳＨに流れ始め、徐々にこのＮｃｈＭＯＳトランジスタＴｎ１のＯＮ抵抗が低下すると、ＮｃｈＭＯＳトランジスタＴｎ１のドレイン−ソース間の電圧が低下して、ノードＡのレベルが低くなる。
【００４３】
更に、前記ノードＡの低レベルへの遷移に伴い、ＰｃｈＭＯＳトランジスタＴｐ２のゲート電圧が低下して、ＯＮ動作し始め、ＰｃｈＭＯＳトランジスタＴｐ２のドレイン電圧、即ち、ノードＢのレベルが上昇する。ここで、この高レベル側に遷移するノードＢでは、そのレベルは、入力信号ＩＮの変化前には低レベルにあり、一方、低レベル側に遷移するノードＡのレベルは、入力信号ＩＮの変化前には高レベルにあったので、前記ＰｃｈＭＯＳトランジスタＴｐ２のＯＮ動作し始めと同時又はその前段階から、高レベル側のノードＡから電流が抵抗（ＰｃｈＭＯＳトランジスタ）Ｔｐ３を通じて低レベル側のノードＢに流れ込み、これにより、高レベル側に遷移するノードＢの電位上昇が促進される。
【００４４】
前記高レベル側に遷移するノードＢでは、その電位上昇の促進により、高電源電圧動作する出力側のバッファＢＵＦ２の前段のインバータＩＮＶ３のスレショルド電圧を越えるまでの時間が短縮されて、バッファＢＵＦ２の出力端子ＯＵＴからの出力信号は早期に高電源電圧ＶＤＤＨとなる。一方、前記ノードＢの電位上昇に伴い、ＰｃｈＭＯＳトランジスタＴｐ１は、そのゲート電圧が上昇して、ＯＦＦし始め、高電源電圧ＶＤＤＨの供給がされ難くなって、ノードＡのレベル低下が継続される。ここで、高レベル側に遷移するノードＢは、高電圧電源ＶＤＤＨからＰｃｈＭＯＳトランジスタＴｐ２、抵抗（ＰｃｈＭＯＳトランジスタ）Ｔｐ３及びＮｃｈＭＯＳトランジスタＴｎ１を通じて接地に至る接地経路の途中に位置するものの、抵抗（ＰｃｈＭＯＳトランジスタ）Ｔｐ３の上流側に位置するので、この抵抗Ｔｐ３の抵抗値を適宜設定すれば、高レベル側に遷移したノードＢの電位レベルが一旦出力側のバッファＢＵＦ２の前段のインバータＩＮＶ３のスレショルド電圧を越えた後に、そのスレショルド電圧未満に低下することを防止できる。
【００４５】
一方、前記とは逆に、入力信号端子ＩＮの入力信号が高レベルから低レベルに変化した際の動作については、既述の動作と逆の動作が行われる。即ち、入力信号ＩＮと逆相の信号、即ち、低レベルから高レベルに変化する信号がゲートに印加されたＮｃｈＭＯＳトランジスタＴｎ２は、導通し始めて、ノードＢから電流がこのＮｃｈＭＯＳトランジスタＴｎ２を通じて接地ＶＳＳＨに流れ始め、徐々にこのＮｃｈＭＯＳトランジスタＴｎ２のＯＮ抵抗が低下すると、ＮｃｈＭＯＳトランジスタＴｎ２のドレイン−ソース間の電圧が低下して、ノードＢのレベルが低くなる。これとほぼ同時に、入力信号ＩＮと同相の信号がゲートに印加された他方のＮｃｈＭＯＳトランジスタＴｎ１は徐々にＯＮ抵抗が増大し、このＮｃｈＭＯＳトランジスタＴｎ１のドレイン−ソース間電圧が上昇して、ノードＡのレベルが高くなり始める。
【００４６】
更に、前記ノードＢの低レベルへの遷移に伴い、ＰｃｈＭＯＳトランジスタＴｐ１のゲート電圧が低下して、ＯＮ動作し始め、ＰｃｈＭＯＳトランジスタＴｐ１のドレイン電圧、即ち、ノードＡのレベルが上昇する。ここで、この高レベル側に遷移するノードＡでは、そのレベルは、入力信号ＩＮの変化前には低レベルにあり、一方、低レベル側に遷移するノードＢのレベルは、入力信号ＩＮの変化前には高レベルにあったので、前記ＰｃｈＭＯＳトランジスタＴｐ１のＯＮ動作し始めと同時又はその前段階から、高レベル側のノードＢから電流が抵抗（ＰｃｈＭＯＳトランジスタ）Ｔｐ３を通じて低レベル側のノードＡに流れ込み、これにより、高レベル側に遷移するノードＡの電位上昇が促進される。
【００４７】
前記高レベル側に遷移するノードＡの電位上昇の促進により、ＰｃｈＭＯＳトランジスタＴｐ２は、そのゲート電圧が素早く上昇して、早期にＯＦＦし始め、高電源電圧ＶＤＤＨの供給がされ難くなって、ノードＢのレベル低下が促進される。その結果、このノードＢのレベルが高電源電圧動作するバッファＢＵＦ２の前段のインバータＩＮＶ３のスレショルド電圧未満になるまでの時間が短縮されて、バッファＢＵＦ２の出力端子ＯＵＴからの出力信号は早期に接地電圧ＶＤＤＬとなる。
【００４８】
図１に示した本実施形態のレベルシフト回路では、高レベル側にあるノードＡ又はＢでは、その電位は、ＯＮ状態にある３つの直列接続のトランジスタ（Ｔｐ１、Ｔｐ３及びＴｎ２）、（Ｔｐ２、Ｔｐ３及びＴｎ１）の抵抗分割で決定される電位であって、高電源電圧ＶＤＤＨにならないので、別途付加したトランジスタＴｐ３では、従来のように高電源電圧分の逆バイアスがバックゲートとドレインに印加されることがなく、信頼性が良好に確保される。
【００４９】
（実施形態２）
次に、本発明の実施形態２のレベルシフト回路について説明する。
【００５０】
図２は本実施形態２のレベルシフト回路の構成を示す。同図に示したレベルシフト回路が図１のレベルシフト回路と異なる点は、抵抗を構成するトランジスタが、図１ではＰｃｈＭＯＳトランジスタＴｐ３であったのに対し、本実施形態では、ＮｃｈＭＯＳトランジスタＴｎ３で構成している。このＮｃｈＭＯＳトランジスタ（抵抗）Ｔｎ３は、具体的には、そのソースがノードＡに、そのドレインがノードＢに各々接続され、そのゲートは高電圧電源ＶＤＤＨに接続されていて、常時ＯＮ動作している。
【００５１】
従って、本実施形態においても、前記実施形態１と同一の作用効果を奏する。
【００５２】
（実施形態３）
次に、本発明の実施形態３のレベルシフト回路について説明する。
【００５３】
図３は本実施形態３のレベルシフト回路の構成を示す。同図に示したレベルシフト回路は、出力信号を差動出力信号としたものであって、図１のレベルシフト回路と異なる点は、図１のレベルシフト回路に対して、更に、出力側のバッファＢＵＦ３を配置したものである。
【００５４】
前記出力側のバッファＢＵＦ３は、高電源電圧ＶＤＤＨ及びこれに対応する低電源電圧ＶＳＳＨで動作する２個のインバータＩＮＶ５、ＩＮＶ６を含み、前段のインバータＩＮＶ５はノードＡに接続される。出力側の２個のバッファＢＵＦ２及びＢＵＦ３の出力側は、各々、入力信号ＩＮと同相の信号を出力する出力端子ＯＵＴＰ、及び入力信号ＩＮと逆相の信号が出力される出力端子ＯＵＴＮに接続されて、この両出力端子ＯＵＴＰ、ＯＵＴＮにより一対の差動出力端子が構成される。
【００５５】
尚、本実施形態では、図１のレベルシフト回路に対して一対の差動出力端子ＯＵＴＰ、ＯＵＴＮを設けた例を示したが、図２に示したレベルシフト回路に対しても同様に適用できるのは勿論である。
【００５６】
（実施形態４）
図４は、本発明の実施形態４のレベルシフト回路を示す。
【００５７】
同図に示したレベルシフト回路の構成は、図１に示したレベルシフト回路の構成と同様であり、異なる点は、２つのノードＡ、Ｂを接続するＰｃｈＭＯＳトランジスタＴｐ４において、そのゲートに、ＯＮ/ＯＦＦ動作切換信号として待機モード信号Ｓｔｂが入力される点である。この待機モード信号（動作モード切換信号）Ｓｔｂは、入力端子ＩＮから高周波数の高速信号が入力される通常動作モードには、低レベルＶＳＳＨとなって、別途付加したＰｃｈＭＯＳトランジスタ（抵抗）Ｔｐ４を常時ＯＮ状態とする一方、入力端子ＩＮから低周波数の低速信号が入力される待機モードでは、高レベルＶＤＤＨとなって、ＰｃｈＭＯＳトランジスタ（抵抗）Ｔｐ４を常時ＯＦＦ状態とするものである。この待機モード信号Ｓｔｂは、本レベルシフト回路が備えられるＬＳＩ（半導体集積回路）から供給される。
【００５８】
従って、本実施形態では、待機モードでは、入力端子ＩＮから低周波数の低速信号が入力されて、レベルシフト回路のレベルシフト動作は高速である必要はなく、通常速度で良い状況となる。この状況では、高レベルＶＤＤＨの待機モード信号Ｓｔｂが入力されて、ＰｃｈＭＯＳトランジスタ（抵抗）Ｔｐ４が常時ＯＦＦ状態となるので、高レベル側のノードからの電流供給によって高レベルへ遷移するノードの電位上昇を促進させる動作が中止されて、本レベルシフト回路は通常速度のレベルシフト動作を行う。従って、待機モードでは、従来のように余剰な動作がなく、従来に比して低消費電力化が図られる。
【００５９】
尚、本実施形態では、ＰｃｈＭＯＳトランジスタ（抵抗）Ｔｐ４に待機モード信号Ｓｔｂを入力したが、スリープモード信号等であっても良い。また、本実施形態では、図１のレベルシフト回路を変形したが、その他、図２及び図３のレベルシフト回路を変形しても良いのは勿論である。この場合、ＮｃｈＭＯＳトランジスタ（抵抗）Ｔｎ２では、待機モード時には、低レベルＶＳＳＬの待機モード信号Ｓｔｂを入力すれば良い。
【００６０】
以上、図１〜図４を用いて本発明のレベルシフト回路を説明したが、本発明は、このようなレベルシフト回路と、低電源電圧動作回路と、高電源電圧動作回路とを備えて、その低電源電圧動作回路からの出力信号を高電源電圧ＶＤＤＨにレベルシフトして前記高電源電圧動作回路に出力する半導体集積回路も含まれる。
【産業上の利用可能性】
【００６１】
本発明は、１個の抵抗を付加するだけでその抵抗の信頼性を良好に確保しつつ高速なレベルシフト動作が可能であるので、異なる電源電圧を持つ複数の回路部間で信号を伝搬させる場合に、低電圧の信号を高速に高電圧の信号にレベルシフトする小型なレベルシフト回路、及びそのようなレベルシフト回路や前記複数の回路部を備えた半導体集積回路として有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施形態１のレベルシフト回路を示す図である。
【図２】本発明の実施形態２のレベルシフト回路を示す図である。
【図３】本発明の実施形態３のレベルシフト回路を示す図である。
【図４】本発明の実施形態４のレベルシフト回路を示す図である。
【図５】従来のレベルシフト回路を示す図である。
【図６】図５のレベルシフト回路を改良した従来のレベルシフト回路を示す図である。
【符号の説明】
【００６３】
Ｔｐ１                  第１のＰｃｈＭＯＳトランジスタ
Ｔｐ２                  第２のＰｃｈＭＯＳトランジスタ
Ｔｎ１                  第１のＮｃｈＭＯＳトランジスタ
Ｔｎ２                  第２のＮｃｈＭＯＳトランジスタ
Ｔｐ３、Ｔｐ４          ＰｃｈＭＯＳトランジスタ（抵抗）
Ｔｎ３                  ＮｃｈＭＯＳトランジスタ（抵抗）
Ｔｎ４                  ＮｃｈＭＯＳトランジスタ
ＢＵＦ１、
ＢＵＦ２、ＢＵＦ３    バッファ
Ａ、Ｂ                  ノード
ＩＮ                    入力端子
ＯＵＴ                  出力端子
ＯＵＴＰ、ＯＵＴＮ      差動出力端子
ＶＤＤＨ                高電源電圧
ＶＤＤＬ                低電源電圧
ＶＳＳＨ                高電源電圧側のグランド
ＶＳＳＬ                低電源電圧側のグランド
Ｓｔｂ                  待機モード信号
（ＯＮ/ＯＦＦ切換信号及び動作モード切換信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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