(57)【特許請求の範囲】
【請求項１】
第１のシリコン層（３）と、該第１のシリコン層上に配置された第１の絶縁膜（４）と、第１の絶縁膜上に形成された第２のシリコン層（５）とを有してなるＳＯＩ基板（６）と、
前記第２のシリコン層に形成され、電源電圧が印加される複数の第１の半導体素子（１）と、
前記第２のシリコン層に形成され、接地電位が印加される複数の第２の半導体素子（２）と、
前記第２のシリコン層を貫通して前記第１の絶縁膜に達するように形成され、前記複数の第１の半導体素子のそれぞれを別々に囲むように形成された絶縁分離用の複数の第１のトレンチ（２０）と、
前記第２のシリコン層を貫通して前記第１の絶縁膜に達するように形成され、前記複数の第２の半導体素子のそれぞれを別々に囲むように形成された絶縁分離用の複数の第２のトレンチ（２１）と、
前記第２のシリコン層を貫通して前記第１の絶縁膜に達するように形成され、前記複数の第１のトレンチを囲む絶縁分離用の第３のトレンチ（２３）と、
前記第２のシリコン層を貫通して前記第１の絶縁膜に達するように形成され、前記複数の第２のトレンチを囲む絶縁分離用の第４のトレンチ（２４）とを有し、
前記第３のトレンチと前記第１のトレンチの間における前記第２のシリコン層は、前記電源電圧とされていることを特徴とする半導体装置。
【請求項２】
前記複数の第１の半導体素子はそれぞれが隣接するように配置されていると共に、隣接し合う該第１の半導体素子は、これらの半導体素子を囲む前記第１のトレンチを部分的に共有しており、
前記複数の第２の半導体素子はそれぞれが隣接するように配置されていると共に、隣接し合う該第２の半導体素子は、これらの半導体素子を囲む前記第２のトレンチを部分的に共有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のシリコン層を貫通して前記第１の絶縁膜に達するように形成されていると共に、前記第３、第４のトレンチの少なくとも一方を囲むように形成された絶縁分離用の第５のトレンチ（４１、４２、４３、５１、５２、５３）を備えていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第３のトレンチおよび前記第４のトレンチより外側において、前記第２のシリコン層はフローティング状態とされていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
前記各トレンチの内壁には、酸化膜（２２）が形成されており、該酸化膜の膜厚と、該酸化膜が破壊される破壊電界強度と、前記電源電圧との関係が、酸化膜厚＜電源電圧／破壊電界強度とされていることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１の半導体素子のコンタクト部のうち、前記第１のトレンチの内側の最も該トレンチ寄りの部分（１１）に前記電源電圧が印加されるように、前記複数の第１の半導体素子が配置されていることを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置。
【請求項７】
前記第１の半導体素子および前記第２の半導体素子は、ＬＤＭＯＳトランジスタ或いはＬ−ＩＧＢＴトランジスタ或いはサイリスタであることを特徴する請求項１乃至６のいずれか１つに記載の半導体装置。
【請求項８】
第１のシリコン層（３）と、
該第１のシリコン層上に配置された第１の絶縁膜（４）と、
該第１の絶縁膜上に形成された第２のシリコン層（５）とを有してなるＳＯＩ基板（６）と、
前記第２のシリコン層に形成され、所定電位以上の電位が印加される複数の第１の半導体素子（１）と、
前記第２のシリコン層に形成され、前記所定電位よりも低い電位が印加される複数の第２の半導体素子（２）と、
前記第２のシリコン層を貫通して前記第１の絶縁膜に達するように形成され、前記複数の第１の半導体素子のそれぞれを別々に囲むように形成された絶縁分離用の複数の第１のトレンチ（２０）と、
前記第２のシリコン層を貫通して前記第１の絶縁膜に達するように形成され、前記複数の第２半導体素子のそれぞれを別々に囲むように形成された絶縁分離用の複数の第２のトレンチ（２１）と、
前記第２のシリコン層を貫通して前記第１の絶縁膜に達するように形成され、前記複数の第１のトレンチを囲む絶縁分離用の第３のトレンチ（２３）と、
前記第２のシリコン層を貫通して前記第１の絶縁膜に達するように形成され、前記複数の第２のトレンチを囲む絶縁分離用の第４のトレンチ（２４）とを有し、前記第３のトレンチと第１のトレンチとの間における前記第２のシリコン層は、前記所定電位以上の電位とされていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有する半導体装置に関するもので、例えばフラットパネルディスプレイとりわけエレクトロルミネッセンス（ＥＬ）ディスプレイやプラズマディスプレイ等に用いられる高電圧で複数の出力段を有する駆動用ＩＣに適したものである。
【０００２】
【従来の技術】
従来のＳＯＩ構造を有する高電圧ＩＣを図１４、図１５に示す。なお、図１４は、高電圧ＩＣの配置パターンの該略図であり、図１５は、図１４のＺ−Ｚ’矢視断面図である。これらの図に示すように、従来、複数の高耐圧素子を有する誘電体分離型の高電圧ＩＣにおいては、電源電圧が印加される電源ライン或いは接地電位とされるＧＮＤラインの各々に接続された複数の素子１０１、１０２のそれぞれをトレンチ１０３で囲むことにより、電源ラインに接続された素子１０１とＧＮＤラインに接続された素子１０２とを絶縁分離している。
【０００３】
【発明が解決しようとする課題】
従来の高電圧ＩＣにおいて、トレンチ１０３より外側を例えばＧＮＤ電位に固定した場合、ＧＮＤラインに接続されている素子１０２のトレンチ１０３には電圧がかからないが、他方の電源ラインに接続されている素子１０１のトレンチ１０３には電源電圧がかかることになる。
【０００４】
このような場合、電源電圧がかかってもトレンチ１０３内に形成される分離用の熱酸化膜１０４が絶縁破壊されないように、熱酸化膜１０４を厚くして高耐圧にする必要がある。
しかしながら、熱酸化膜１０４を厚くすると、素子１０１、１０２が形成されているシリコン層１０５と熱酸化膜１０４の熱膨張係数の相違から、シリコン層１０５と熱酸化膜１０４の界面に結晶欠陥を発生させるという問題がある。
【０００５】
本発明は上記問題に鑑みて成され、絶縁分離用のトレンチ内に形成される酸化膜の薄膜化が図れる構造の半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記問題を解決するために、本発明者らは、以下の検討を行なった。
上述したように、図１４、１５に示した高電圧ＩＣのトレンチ１０３の外側をＧＮＤ電位に固定した場合には、電源ラインに接続されている素子１０１のトレンチ１０３に電源電圧がかかってしまうが、トレンチ１０３の外側をフローティング状態にすれば、トレンチ１０３に電源電圧がかからなくすることができると考えられる。
【０００７】
しかしながら、トレンチ１０３の外側がフローティング状態で、かつ半導体素子１０１同士（あるいは半導体素子１０２同士）が近接して形成されていると、半導体素子１０１同士、半導体素子１０２同士で動作が干渉し合い、各半導体素子１０１、１０２の制御に影響を与えるということが判った。
そこで、請求項１に記載の発明においては、電源電圧が印加される複数の第１の半導体素子（１）をそれぞれ別々に第１のトレンチ（２０）で囲むと共に、接地電位が印加される複数の第２の半導体素子（２）をそれぞれ別々に第２のトレンチ（２１）で囲み、また複数の第１のトレンチを第３のトレンチ（２３）で囲むと共に、複数の第２のトレンチを第４のトレンチ（２４）で囲み、さらに第３のトレンチと第１のトレンチとの間における第２のシリコン層（５）を、電源電圧とすることを特徴とする。
【０００８】
このように、複数の第１のトレンチをさらに第３のトレンチで囲み、この第３のトレンチと第１のトレンチとの間を電源電圧にすれば、第１のトレンチの両側に電源電圧がかからないようにできる。これにより、第１のトレンチを薄くすることができ、トレンチ内の絶縁膜とシリコン層との熱膨張係数の相違による結晶欠陥を抑制することができる。この場合、電源電圧ー接地電位は第３、第４の２枚のトレンチで支えることになる。
【０００９】
例えば、請求項５に示すように各トレンチの内壁の酸化膜（２２）の膜厚が、酸化膜厚＜電源電圧／破壊電界強度とできる。
請求項２に記載の発明においては、複数の第１の半導体素子はそれぞれが隣接するように配置されていると共に、隣接し合う該第１の半導体素子は、これらの半導体素子を囲む第１のトレンチを部分的に共有しており、複数の第２の半導体素子はそれぞれが隣接するように配置されていると共に、隣接し合う該第２の半導体素子は、これらの半導体素子を囲む第２のトレンチを部分的に共有していることを特徴としている。
【００１０】
このように、隣接する第１、第２のトレンチを部分的に共有することによって、半導体素子の配列方向において半導体装置の小型化を図ることができる。
請求項３に記載の発明においては、第３、第４のトレンチの少なくとも一方を第５のトレンチ（４１、４２、４３、５１、５２、５３）で囲むことを特徴としている。
【００１１】
このように、第３、第４のトレンチをさらに第５のトレンチで囲むようすれば、高耐圧をさらに多数のトレンチで支えればよくなるため、トレンチ内の絶縁膜のさらに薄くすることができる。
なお、請求項４に示すように、第３のトレンチおよび第４のトレンチの外側において、第２のシリコン層はフローティング状態とされる。
【００１４】
このように、同電位とされるコンタクト部を共有すれば、さらなる半導体装置の小型化を図ることができる。上記請求項１乃至５に記載の発明は、請求項６に示すように、第１の半導体素子のコンタクト部のうち、第１のトレンチの内側の最も該トレンチよりの部分（１１）に電源電圧が印加されるように、複数の第１の半導体素子が配置されている場合に特に有効である。
【００１５】
なお、第１、第２の半導体素子としては、例えば、請求項７に示すように、ＬＤＭＯＳトランジスタ或いはＬ−ＩＧＢＴトランジスタ或いはサイリスタを採用することができる。
請求項８に記載の発明においては、所定電位以上の電位が印加される複数の第１の半導体素子（１）をそれぞれ別々に第１のトレンチ（２０）で囲むと共に、所定電位よりも低い電位が印加される複数の第２の半導体素子（２）をそれぞれ別々に第２のトレンチ（２１）で囲み、また複数の第１のトレンチを第３のトレンチ（２３）で囲むと共に、複数の第２のトレンチを第４のトレンチ（２４）で囲み、さらに第３のトレンチと第１のトレンチとの間における第２のシリコン層（５）を、電源電圧とすることを特徴とする。
【００１６】
このように、所定電位よりも高電位が印加される第１の半導体素子を第３のトレンチで囲み、それよりも低い電位が印加される第２の半導体素子を第４のトレンチで囲むようにすれば第１、第２の半導体素子に印加される電位が一定であるか否かに係わらず、トレンチの両側に高電圧がかかることを防止することができる。
【００１７】
なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【００１８】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
（第１実施形態）
図１に本発明の一実施形態を適用した半導体装置の配置パターンを示し、図２に図１のＡ−Ａ矢視断面図を示す。  以下、図１、図２に基づいて本実施形態の半導体装置の構造について説明する。
【００１９】
図１に示すように、高電圧ＩＣは、複数の半導体素子を隣接させて規則的に整列させた構成となっている。これら複数の半導体素子は、高耐圧ＰｃｈＭＯＳトランジスタ１と高耐圧ＮｃｈＭＯＳトランジスタ２とから構成されており、図中の一方の列（紙面左側の列）がＰｃｈＭＯＳトランジスタ１で構成され、図中の他方の列（紙面右側の列）がＮｃｈＭＯＳトランジスタ２で構成されている。
【００２０】
図２に示されるように、ＰｃｈＭＯＳトランジスタ１は、シリコン基板（第１のシリコン層）３上に酸化膜（第１の絶縁膜）４とｎ- 型のシリコン層（第２のシリコン層）５とが順に積層されたＳＯＩ基板６に形成されている。
シリコン層５の表層部にはｐ- 型層７が形成されており、このｐ- 型層７の表層部の中央にはドレインコンタクトとしてのｐ型層８が形成されている。このｐ型層８の上部にはドレイン電極９が配置されている。このドレイン電極９が出力Ｖｏｕｔを発生する。
【００２１】
また、Ｐ型層８の両側にはＬＯＣＯＳ酸化膜１０が形成されており、さらにこれらＬＯＣＯＳ酸化膜１０の両側にはｎ型ウェル層１１が形成されている。ｎ型ウェル層１１は、深い拡散工程と基板表面付近の拡散工程との２回の拡散工程にて形成される。このｎ型ウェル層１１の表層部には、ソースコンタクトとしてのｐ型層１２およびソースとｎ型ウェル層１１とのコンタクトを取るためのｎ+ 型層１３が形成されており、これらｐ型層１２およびｎ+ 型層１３の上部にはソース電極１４が配置されている。
【００２２】
また、ｐ- 型層７とｐ型層１２との間のｎ型ウェル層１１の上部には、ゲート酸化膜１５を介してゲート電極層１６が延設されており、このゲート電極層１６上にゲート電極１７が配置されている。
なお、図示していないが、高電圧ＩＣには、制御回路が１チップ上に集積されており、この制御回路によって各ＭＯＳトランジスタ１、２が制御されるようになっている。
【００２３】
ＰｃｈＭＯＳトランジスタ１は上記構造を有しており、ｐ- 型層７とｐ型層１２との間のｎ型ウェル層１１の表層部をチャネル領域としてＭＯＳ動作を行なうように構成されている。
このように構成されたＰｃｈＭＯＳトランジスタ１のソース電極１４は電源ラインに接続されて電源電圧Ｖｄｄ１（例えば２００Ｖ）が印加されるようになっており、ドレイン電極９が各出力Ｖｏｕｔに接続され、ゲート電極１７が制御回路に接続されている。
【００２４】
また、図１に示すようにＮｃｈＭＯＳトランジスタ２のソース電極１８はＧＮＤラインに接続されており、ドレイン電極１９が各出力Ｖｏｕｔに接続され、ゲート電極が制御回路に接続されている。
このように構成されたＰｃｈＭＯＳトランジスタ１の１つ１つが第１のトレンチ２０で囲まれていると共に、ＮｃｈＭＯＳトランジスタ２の１つ１つが第２のトレンチ２１で囲まれ（図１参照）ており、これら第１、第２のトレンチ２１の内壁を熱酸化することによって形成された熱酸化膜２２にて各ＭＯＳトランジスタ１、２の絶縁分離が成されている。
【００２５】
また、各第１のトレンチ２０をまとめて囲むように第３のトレンチ２３が形成されていると共に、各第２のトレンチ２１をまとめて囲むように第４のトレンチ２４が形成されており、これら第３、第４のトレンチ２３、２４内壁を熱酸化することによって形成された熱酸化膜にて第３、第４のトレンチ２３、２４の内外の絶縁分離が成されている。この熱酸化膜は熱酸化膜２２と同じ工程で形成される。
【００２６】
そして、図１に示すように、第３のトレンチ２３より内側に電源ラインに接続された電極２５が配置されており、第３のトレンチ２３より内側（第３のトレンチ２３と第１のトレンチ２０との間）におけるシリコン層５に電源電圧Ｖｄｄｌが印加されるようになっている。さらに、第４のトレンチ２４より内側にＧＮＤラインに接続された電極２６が配置されており、第４のトレンチ２４より内側（第４のトレンチ２４と第２のトレンチ２１との間）におけるシリコン層５が電位零となるようになっている。そして、第３のトレンチ２３および第４のトレンチ２４より外側においては、シリコン層５はフローティング状態とされている。
【００２７】
このように、電源電圧Ｖｄｄ１とされる第１のトレンチ２０より内側に合わせて、第２のトレンチ２１より内側におけるシリコン層５に電源電圧Ｖｄｄ１を印加しているため、第１のトレンチ２０の内外を同電位にすることができる。このため、第１のトレンチ２０に電源電圧Ｖｄｄ１がかからず、また半導体素子が形成されたシリコン層５（第１のトレンチ２０より内側）とその周囲のシリコン層５（第１のトレンチ２０より外側）を同電位にできるため、半導体素子への影響をなくすことができる。
【００２８】
また、電源電圧Ｖｄｄ１とＧＮＤ間の２００Ｖの高耐圧は、第３のトレンチ２３及び第４のトレンチ２４という２つのトレンチ内の熱酸化膜２２で支えることができるため、これら第３、第４のトレンチ２３、２４内に形成する熱酸化膜２２の膜厚を薄くすることができる。
例えば、熱酸化膜２２にかかる電界強度を３（ＭＶ／ｃｍ）以下に設計したとき、従来技術のように１つのトレンチで電源電圧Ｖｄｄ１支えた場合には酸化膜厚が２００（Ｖ）／３（ＭＶ／ｃｍ）＝６７０ｎｍ必要となるが、本実施形態のように２つのトレンチで電源電圧Ｖｄｄ１で支えた場合には、３３５ｎｍの酸化膜厚でよいことになる。
【００２９】
このように、熱酸化膜２２の膜厚を薄くできることから、熱酸化膜２２とシリコン層５との間の熱膨張係数の差に基づいて生じる結晶欠陥を低減することができる。
本実施形態では、電源電圧Ｖｄｄｌが印加される電源ラインにＰｃｈＭＯＳトランジスタ１を接続している場合を説明しているが、図３に示すように、電源ラインにＮｃｈＭＯＳトランジスタを接続する場合においても本実施形態を適用することが可能である。なお、ＮｃｈＭＯＳトランジスタの場合、図３に示すように、ドレイン３０側を電源ラインに接続するようになっているが、このようにドレイン３０側に電源電圧Ｖｄｄ１とする場合でも適用可能である。
【００３０】
また、ＭＯＳトランジスタ１、２の代わりに、図４に示すように、図２におけるｐ型層８をｎ型層３１に変えたようなＩＧＢＴを用いる場合においても本実施形態を適用することが可能である。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態における高電圧ＩＣの構成は、第１実施形態とほぼ同様であるため、同様の部分には第１実施形態と同じ符号を付し、異なる部分についてのみ説明する。図５に本実施形態を適用した高電圧ＩＣの配置パターンを示す。又、図６に図５のＢ−Ｂ’矢視断面図を示す。
【００３１】
図５、図６に示すように、本実施形態では、隣接し合うＰｃｈＭＯＳトランジスタ１を囲む第１のトレンチ２０が部分的に重なっており、隣り合うＰｃｈＭＯＳトランジスタ１同士で第１のトレンチ２０を共有している。
また、隣接し合うＮｃｈＭＯＳトランジスタ２を囲む第２のトレンチ２１が部分的に重なっており、隣り合うＮｃｈＭＯＳトランジスタ２同士で第２のトレンチ２１を共有している。
【００３２】
このように、第１のトレンチ２０や第２のトレンチ２１を部分的に重ね合わせて共有させることにより、第１実施形態と同様の効果が得られ、さらにＰｃｈＭＯＳトランジスタ１やＮｃｈＭＯＳトランジスタ２の配列方向において、高電圧ＩＣの集積化を図ることができ、素子配置の面積効率を向上させることができる。
【００３３】
例えば、図１４、図１５に示した従来技術に対して図５、図６に示す本実施形態の場合には、１素子当たり１５μｍ程度小さくなる。この様な素子が複数個隣接するように配置されるため、それら複数個分のサイズ縮小を図ることができる。
（第３実施形態）
本発明の第３の実施形態について説明する。本実施形態における高電圧ＩＣの構成は、第１実施形態とほぼ同様であるため、同様の部分には第１実施形態と同じ符号を付し、異なる部分についてのみ説明する。図７に本実施形態を適用した高電圧ＩＣの配置パターンを示す。又、図８に図７のＣ−Ｃ’矢視断面図を示す。
【００３４】
図７、図８に示すように、本実施形態では、第１実施形態に対して各ＭＯＳトランジスタ１、２を個々に囲んだ第１、第２のトレンチ２１をなくし、隣接し合うＰｃｈＭＯＳトランジスタ１のソース部分（ｐ型層１２など）を共有化することによって、ＰｃｈＭＯＳトランジスタ１の配列方向において、高電圧ＩＣの集積化を図ることができ、素子配置の面積効率を向上させることができる。
【００３５】
例えば、図１４、図１５に示した従来技術に対して図７、図８に示す本実施形態の場合には、１素子当たり３０μｍ程度小さくなる。この様な素子が複数個隣接するように配置されるため、それら複数個分のサイズ縮小を図ることができる。このとき、第３のトレンチ２３及び第４のトレンチ２４の外側の半導体層５はフローティングである。
【００３６】
なお、本実施形態の場合においても、第１実施形態と同様に、第３のトレンチ２３より内側の電源電圧Ｖｄｄ１と第４のトレンチ２４より内側のＧＮＤ間の２００Ｖの高耐圧は、第３のトレンチ２３及び第４のトレンチ２４という２つのトレンチ内の熱酸化膜２２で支えることができるため、第１実施形態と同様の効果が得られる。また、ＰｃｈＭＯＳトランジスタ１のソース部分が共有化されているので、第３のトレンチ２３内および第４のトレンチ２４内のトランジスタ同士が動作したときに干渉し制御に悪影響を与えることはない。
【００３７】
本実施形態では、電源電圧Ｖｄｄｌが印加される電源ラインにＰｃｈＭＯＳトランジスタ１を接続している場合を説明しているが、他の半導体素子に適用しても良い。つまり、同電位に固定される部分を共有化させることができる半導体素子であれば、ＰｃｈＭＯＳトランジスタ１に限らず本実施形態を適用可能である。
【００３８】
例えば、図９に示すように、電源ラインにＮｃｈＭＯＳトランジスタを接続する場合においても本実施形態を適用することが可能である。なお、ＮｃｈＭＯＳトランジスタの場合、図９に示すように、ドレイン部分を共有化すればよい。
また、ＭＯＳトランジスタ１の代わりにＩＧＢＴを用いる場合、例えば、図１０に示すように、図８に示すｐ型層８およびｎ- 型層５以外の各不純物層の導電型を反転させたｎチャネルタイプのＩＧＢＴを用いる場合においても本実施形態を適用することが可能である。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態における高電圧ＩＣの構成は、第１実施形態とほぼ同様であるため、同様の部分には第１実施形態と同じ符号を付し、異なる部分についてのみ説明する。図１１に本実施形態を適用した高電圧ＩＣの配置パターンを示す。
【００３９】
図１１に示すように、本実施形態では、第３のトレンチ２３を囲むように第５、第６のトレンチ４１、４２が形成されており、第４のトレンチ２４を囲むように第７のトレンチ４３が形成されている。
そして、第５のトレンチ４１より内側（第５のトレンチ４１と第３のトレンチとの間）、第６のトレンチ４２、及び第７のトレンチ４３より内側（第６のトレンチ４２と第４のトレンチ２４との間及び第６のトレンチ４２と第７のトレンチ４３との間）はフローティング状態にされている。
【００４０】
本実施形態の場合においては、第３のトレンチ２３より内側の電源電圧Ｖｄｄ１と第４のトレンチ２４より内側のＧＮＤ間の２００Ｖの高耐圧は、第３のトレンチ２３、第５のトレンチ４１、第６のトレンチ４２、第７のトレンチ４３及び第４のトレンチ２４という５つのトレンチ内の熱酸化膜２２で支えることができるため、第１実施形態と比べてさらに、熱酸化膜２２の膜厚をさらに薄くすることができる。このため、トレンチ近傍の結晶欠陥をより低減することができる。
【００４１】
なお、第１実施形態では、第３、第４のトレンチ２３、２４より外側をフローティング状態としているが、第３、第４のトレンチ２３、２４より外側をＧＮＤ電位にする場合がある。このような場合には、第３のトレンチ２３の両側に電源電圧Ｖｄｄ１がかかることになってしまうため、第３のトレンチ２３を本実施形態のように第５のトレンチ４１、さらには第６のトレンチ４２で囲み、これら第５、第６のトレンチ４１、４２より内側をフローティング状態にすれば、電源電圧Ｖｄｄ１を２以上のトレンチで支えるようにできる。
（他の実施形態）
上記実施形態では、各半導体素子１、２が電源ラインとＧＮＤライン接続される場合を例に挙げて説明しているが、本発明は必ずしもこのような電位のラインに接続される場合のみに適用されるものではなく、電源ラインから電圧降下した電位に接続される半導体素子に本発明を適用しても良い。
【００４２】
また、上記実施形態では、各半導体素子１、２が同電位のラインに接続されるような場合、つまりＰｃｈＭＯＳトランジスタ１が電源電圧Ｖｄｄ１となり、ＮｃｈＭＯＳトランジスタ２がＧＮＤ電位となる場合を例に挙げて説明したが、各トレンチでひとまとめとされる各半導体素子（例えば、図１に示す第３のトレンチ２３でまとめられる各ＰｃｈＭＯＳトランジスタ１）のそれぞれに異なる電圧が印加される場合においても本発明を適用することができる。
【００４３】
このような場合には、例えば、電源電圧Ｖｄｄ１とＧＮＤ電位の中点電位よりも高い電圧が印加される半導体素子を１つのトレンチ内にまとめると共に、該トレンチより内側を電源ラインに接続し、中点電位よりも低い電圧が印加される半導体素子をもう１つのトレンチ内にまとめると共に、該トレンチより内側をＧＮＤラインで接続するようにすればよい。なお、トレンチより内側の電位は必ずしも電源ラインやＧＮＤラインに接続する必要はなく、各トレンチの両側にかかる電圧が電源電圧Ｖｄｄ１以下となるように各トレンチ内外の電位を設定できれば、どのような電位としてもよい。
【００４４】
第４実施形態では、第３のトレンチ２３を第５、第６のトレンチで囲み、第４のトレンチ２４を第７のトレンチで囲んでいるが、複数の高耐圧ＰｃｈＭＯＳトランジスタ１をまとめて二重或いは三重以上のトレンチで囲み、同様にＧＮＤに繋がる複数の高耐圧ＮｃｈＭＯＳトランジスタ２をまとめて二重或いは三重以上のトレンチで囲むようにしてもよい。また、第２実施形態のように第１、第２のトレンチ２１を共有化したものにおいても、図１２に示すように、第３、第４のトレンチ２３、２４を二重、三重のトレンチ５１、５２、５３で囲うようにしてもよい。さらに、第３実施形態に示すように第１、第２のトレンチ２１をなくし、同電位となる部分を共有化させたものにおいても、図１３に示すように、第４、第５のトレンチを二重、三重のトレンチ６１、６２、６３で囲むようにしても良い。
【図面の簡単な説明】
【図１】本発明の第１実施形態における高電圧ＩＣの上面模式図である。
【図２】図１に示す高電圧ＩＣのＡ−Ａ’矢視断面図である。
【図３】ＮｃｈＭＯＳトランジスタ２を電源ラインに接続する場合を説明するための図である。
【図４】ＩＧＢＴを電源ラインに接続する場合を説明するための図である。
【図５】本発明の第２実施形態における高電圧ＩＣの上面模式図である。
【図６】図５に示す高電圧ＩＣのＢ−Ｂ’矢視断面図である。
【図７】本発明の第３実施形態における高電圧ＩＣの上面模式図である。
【図８】図７に示す高電圧ＩＣのＣ−Ｃ’矢視断面図である。
【図９】ＮｃｈＭＯＳトランジスタ２を電源ラインに接続する場合を説明するための図である。
【図１０】ＩＧＢＴを電源ラインに接続する場合を説明するための図である。
【図１１】本発明の第４実施形態における高電圧ＩＣの上面模式図である。
【図１２】他の実施形態における高電圧ＩＣの上面模式図である。
【図１３】他の実施形態における高電圧ＩＣの上面模式図である。
【図１４】従来の高電圧ＩＣの上面模式図である。
【図１５】図１４に示す高電圧ＩＣのＺ−Ｚ’矢視断面図である。
【符号の説明】
１…ＰｃｈＭＯＳトランジスタ、２…ＮｃｈＭＯＳトランジスタ、
６…ＳＯＩ基板、１８…ソース電極、１９…ドレイン電極、
２０…第１のトレンチ、２１…第２のトレンチ、２２…熱酸化膜、
２３…第３のトレンチ、２４…第４のトレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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