(57)【特許請求の範囲】
【請求項１】
シグマ−デルタ変調器（１０）であって：
第１入力，第２入力および出力を有する加算器（１３）；
前記加算器（１３）の前記出力に結合される入力と、出力とを有する第１フィルタ（１４）；
前記第１フィルタ（１４）の前記出力に結合される入力と、出力とを有する第２フィルタ（２１）；
前記第１フィルタ（１４）の前記出力に結合される第１端子と、前記第２フィルタ（２１）の前記出力に結合される第２端子と、第３端子とを有する第１スイッチ（２４）；
前記第１スイッチ（２４）の前記第３端子に結合される入力と、出力とを有する量子化装置（３１）；および
前記量子化装置（３１）の前記出力に結合される入力と、前記加算器（１３）の前記第２入力に結合される出力とを有するデジタル−アナログ変換器（ＤＡＣ）（３３）；
を具備することを特徴とするシグマ−デルタ変調器（１０）。
【請求項２】
シグマ−デルタ変調器であって：
入力，第１出力および第２出力を有する第１シグマ−デルタ変調器（７４）；
前記第１シグマ−デルタ変調器（７４）の前記第１出力に選択的に結合される入力と、出力とを有する第２シグマ−デルタ変調器（７６）；
前記第１シグマ−デルタ変調器（７４）の前記第２出力に結合される第１端子と、第２端子と、第３端子とを有する第１スイッチ（７８）；および
前記第１シグマ−デルタ変調器（７４）の前記第２出力に結合される第１入力と、前記第２シグマ−デルタ変調器（７６）の前記出力に結合される第２入力と、前記第１スイッチ（７８）の前記第２端子に結合される出力とを有する信号プロセッサ（７７）；
を具備し、
前記信号プロセッサ（７７）は、前記第１シグマ−デルタ変調器（７４）の前記第１出力が前記第２シグマ−デルタ変調器（７６）の入力に結合される場合、前記第１シグマ−デルタ変調器（７４）から出力される第１デジタル信号と、前記第２シグマ−デルタ変調器（７６）から出力される第２デジタル信号とを合成してデジタル出力信号を生成することを特徴とするシグマ−デルタ変調器。
【請求項３】
前記第１フィルタの出力は前記第２フィルタの入力に結合されかつ第２スイッチを介して前記第１スイッチの第１端子に結合され、かつ前記第２スイッチは前記第１フィルタの出力に結合された第１端子、前記第２フィルタの入力に結合された第２端子、および前記第１スイッチの第１端子に結合された第３端子を有することを特徴とする請求項１に記載のシグマ−デルタ変調器。
【請求項４】
前記第１スイッチは単投二極スイッチであることを特徴とする請求項１記載のシグマ−デルタ変調器。
【請求項５】
前記第１フィルタおよび前記第２フィルタは四次帯域通過フィルタであることを特徴とする請求項１記載のシグマ−デルタ変調器。
【請求項６】
前記量子化装置は単ビット量子化装置であり、かつ前記デジタル−アナログ変換器（ＤＡＣ）は単ビットＤＡＣであることを特徴とする請求項１記載のシグマ−デルタ変調器。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般にアナログ−デジタル変換器（ADC: Analog-to-Digital Converters）に関し、さらに詳しくは、シグマ−デルタ・アナログ−デジタル変換器に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
アナログ−デジタル変換器（ADC）を構築するには２つの基本的な方法、すなわち開ループ法と帰還法とがある。開ループ変換器は、入力電圧が印加されると直接的にデジタル・コードを生成し、動作中は非同期であるのが一般的である。帰還変換器は、入力信号からデジタル・コードのシーケンスを生成し、これらのデジタル・コードをアナログ信号に再変換する。
【０００３】
シグマ−デルタADCは帰還法を用いる。シグマ−デルタ法は、開ループ変換器に用いられる抵抗やキャパシタなど、精密に整合されるオンチップ部品を用いる代わりに精密なタイミングにより高解像度を実現するので魅力的である。このため、シグマ−デルタ法は、多くの集積回路用途に関して選定される方法となる。
【０００４】
基本的なシグマ−デルタADCはアナログ入力信号を受信し、このアナログ入力信号から帰還信号を減じて誤差信号とする。誤差信号は、低域通過フィルタ内で処理され、量子化されてデジタル出力信号を形成する。帰還デジタル−アナログ変換器（DAC: Digital-to-Analog Converter）が、デジタル出力信号をアナログ形式に変換してから帰還信号を設ける。帰還DACの他には、基本的なシグマ−デルタADCは、演算増幅器，比較器および切換キャパシタ・フィルタなどの従来のアナログ部品により構築される。基本的なシグマ−デルタADCは通常、高解像度をもたらすが、これは集積回路のクロック速度によりアナログ入力信号を高度にオーバーサンプリングすることが可能になるためである。基本的なシグマ−デルタADCは、信号対雑音比（SNR: Signal-to-Noise Ratio）も高いが、これは低域通過フィルタが量子化ノイズを帯域外に整形し、これが従来の濾波法により充分に減衰されるためである。
【０００５】
基本的なシグマ−デルタADCを従来の集積回路処理において実現することは容易であり、一般に性能も高いが、ある用途に関しては理想的とは言えない。たとえば、基本的なシグマ−デルタADCを有する受信機は、符号分割多重接続（CDMA: Code Division Multiple Access），時分割多重接続（TDMA: Time Division Multiple Access），汎ヨーロッパ・デジタル化移動体通信システム（GSM: Global System for Mobile Communication），アンプス（AMPS: Advanced Mobile Phone Service）などの多重通信プロトコルを受信するには理想的ではない。これらのプロトコルは、各々が異なる情報帯域幅を有する。たとえばCDMA信号の情報帯域幅は約１メガヘルツ（MHz）であり、GSM信号の情報帯域幅は約２００キロヘルツ（kHz）である。多重通信プロトコルを受信する基本的なシグマ−デルタADCを有する受信機の問題は、シグマ−デルタADCのダイナミック・レンジが被受信信号の情報帯域幅に伴って可変することである。シグマ−デルタADCのダイナミック・レンジは、被受信信号の情報帯域幅が大きくなるにつれて小さくなる。
【０００６】
従って、多重プロトコルを受信するシグマ−デルタADCおよび方法を有することが有益である。シグマ−デルタADCが、シグマ−デルタADCのダイナミック・レンジを維持しながら調整可能な情報帯域幅を有することがさらに有利である。
【０００７】
【実施例】
一般に、本発明は、プロトコルを有するアナログ信号をデジタル化するシグマ−デルタ変調器と方法とを提供する。本発明により、シグマ−デルタ変調器は、信号のプロトコルに応じて信号経路を選択する少なくとも１つのスイッチを具備する。シグマ−デルタ変調器の次数は、信号のプロトコルにより変わる。さらに詳しくは、シグマ−デルタ変調器の次数は、広い情報帯域幅を有するプロトコルに関しては大きくなる。あるいは、シグマ−デルタ変調器の次数は、狭い情報帯域幅を有するプロトコルに関しては小さくなる。このようにしてシグマ−デルタ変調器の次数を改変することにより、可変する情報帯域幅を有する信号を受信しながらダイナミック・レンジを維持するシグマ−デルタ変調器が得られる。言い換えると、シグマ−デルタ変調器のダイナミック・レンジは、情報帯域幅が狭い信号の受信に関しても情報帯域幅の広い信号の受信に関しても実質的に一定である。
【０００８】
図１は、本発明の第１実施例によるシグマ−デルタ変調器１０のブロック図である。シグマ−デルタ変調器１０は、アナログ入力信号VINを受信する入力端子１１と出力端子１２とを有する。また、シグマ−デルタ変調器１０は、入力端子１１に接続される正入力と負入力と出力とを有する加算器１３を備える。当業者には認識頂けようが、加算器１３の機能は、反転利得段を前段とする２つの正入力を有する加算器を用いても達成することができる。加算器１３の出力はフィルタ１４の入力に接続され、フィルタ１４の出力はスイッチ１６に接続される。たとえば、フィルタ１４は四次低域通過フィルタであり、スイッチ１６は複数の端子１７，１８，１９を有する単投二極スイッチである。端子１７はフィルタ１４の出力に、端子１８は四次低域通過フィルタ２１の入力に、端子１９は伝送経路２２の第１端子に接続される。伝送経路２２の第２端子は、複数の端子２６，２７，２８を有する単投二極スイッチ２４に接続される。端子２６は伝送経路２２の第２端子に、端子２７はフィルタ２１の出力に、端子２８は量子化装置３１の入力に接続される。量子化装置３１の出力は、出力端子１２と、デジタル−アナログ変換器（DAC）３３の入力とに共通して接続される。DAC３３の出力は、加算器１３の負入力に接続される。この例では、量子化装置３１は、単ビット量子化装置であり、DAC３３は単ビットDACである。量子化装置３１が多重ビット量子化装置であっても、DAC３３が多重ビットDACであってもよいことに注目されたい。
【０００９】
スイッチ１６，２４は単投二極スイッチとして図示されるが、これは本発明の制約事項ではない。たとえば、スイッチ１６，２４を伝送ゲートとすることもできる。スイッチ１６，２４の位置により、フィルタ１４の出力は伝送経路２２を介して量子化装置３１の入力に結合されるか、あるいはフィルタ１４の出力はフィルタ２１を介して量子化装置３１の入力に結合される。言い換えると、フィルタ１４の出力から量子化装置３１の入力への信号経路は、スイッチ１６，２４の位置をトグル操作することにより選択される。
【００１０】
スイッチ１６，２４の位置は、制御装置（図示せず）によって２つの位置のいずれかに制御される。適切な制御装置の例としては、中央処理装置（CPU），特定用途向け集積回路（ASIC），デジタル信号プロセッサ（DSP）などがある。スイッチ１６が第１位置にあるとき、フィルタ１４の出力はフィルタ２１の入力に電気的に接続される。一方で、スイッチ１６が第２位置にあるとき、フィルタ１４の出力は伝送経路２２の第１端子に電気的に接続される。同様に、スイッチ２４が第１位置にあるとき、フィルタ２１の出力は量子化装置３１の入力に電気的に接続される。スイッチ２４が第２位置にあるとき、量子化装置３１の入力は伝送経路２２の第２端子に電気的に接続される。
【００１１】
シグマ−デルタ変調器１０の構造は、スイッチ１６，２４の位置を変更することにより改変される。さらに詳しくは、、シグマ−デルタ変調器１０の次数は、スイッチ１６，２４の位置を変更することにより改変される。たとえば、スイッチ１６，２４が第１位置にあるとき、シグマ−デルタ変調器１０は八次シグマ−デルタ変調器である。スイッチ１６，２４が第２位置にあるときシグマ−デルタ変調器１０は四次シグマ−デルタ変調器である。フィルタ１４，２１は四次帯域通過フィルタとして説明されるが、これは本発明の制約事項ではない。フィルタ１４，２１は、一次の低域通過フィルタでも、二次の低域通過フィルタなどでもよい。また、フィルタ１４，２１は異なる次数を有することができる。たとえば、フィルタ１４を二次低域通過フィルタとし、フィルタ２１を四次低域通過フィルタとすることもできる。
【００１２】
スイッチ１６，２４の位置は、アナログ入力信号VINの通信プロトコルに応じて設定される。ある例では、制御装置（図示せず）がアナログ入力信号VINの通信プロトコルを決定する。制御装置は、スイッチ１６，２４を第１位置に設定して２００kHzの広い情報帯域幅を有する通信プロトコルに関して、より高次のシグマ−デルタ変調器を提供する。スイッチ１６，２４は制御装置により第２位置に設定されて、１０kHzの狭い情報帯域幅を有する通信プロトコルについてはより低次のシグマ−デルタ変調器を提供する。シグマ−デルタ変調器１０の次数を大きくすることにより、変調器１０のダイナミック・レンジを、情報帯域幅の狭いアナログ信号の受信時にも情報帯域幅の広いアナログ信号の受信時にも実質的に一定にすることができる。また、第１位置と第２位置との間でスイッチ１６，２４をトグル操作しながら、シグマ−デルタ変調器１０の非能動部分の電力を削減したり、オフにして電力の節約をすることができる。この例では、スイッチ１６，２４が第２位置にあるとき、フィルタ２１が変調器１０の非能動部分となる。従って、フィルタ２１の能動要素をオフにすることができる。
【００１３】
さらに図１を参照して、シグマ−デルタ変調器１０はアナログ信号VINをデジタル化することによって出力端子１２においてデジタル信号を生成する。さらに詳しくは、加算器１３がアナログ入力信号VINから帰還信号を減じることにより誤差信号を生成する。帰還信号はDAC３３によって生成され、DAC３３の出力から加算器１３の負入力に伝送される。誤差信号は加算器１３の出力からフィルタ１４の入力に伝送される。フィルタ１４が誤差信号を処理して、第１被濾波信号を生成する。スイッチ１６が第１位置にあり、スイッチ２４が第１位置にある場合、第１被濾波信号はフィルタ１４の出力からフィルタ２１の入力に伝送される。フィルタ２１は、第１被濾波信号を処理して、第２被濾波信号を生成し、この信号が量子化装置３１の入力に伝送される。スイッチ１６が第２位置にあり、スイッチ２４が第２位置にある場合は、第１被濾波信号はフィルタ１４の出力から量子化装置３１の入力に伝送される。スイッチ１６，２４の位置によって、量子化装置３１は第１被濾波信号または第２被濾波信号のいずれか一方をデジタル化し、デジタル信号を生成する。デジタル信号は、出力端子１２とDAC３３の入力へと伝送される。DAC３３は、デジタル信号から帰還信号を生成する。
【００１４】
シグマ−デルタ変調器１０は、その次数を改変するために２つのスイッチ、すなわち１６，２４を有して図示されるが、これは本発明の制約事項ではない。シグマ−デルタ変調器１０は、その設定を改変するために１つだけのスイッチ、すなわちスイッチ２４を有することもある。１つのスイッチを有するシグマ−デルタ変調器１０の例においては、フィルタ１４の出力は、フィルタ２１の入力とスイッチ２４の端子とに共通して接続される。また、シグマ−デルタ変調器１０は、３個，４個，５個またはそれ以上のスイッチを有することもある。
【００１５】
図２は、本発明の第２実施例による入力端子４１と出力端子４２とを有するシグマ−デルタ変調器４０のブロック図である。変調器４０は、入力端子４１に接続される入力と、スイッチ４６に接続されるアナログ出力と、スイッチ４７および信号プロセッサ４８に共通して接続されるデジタル出力とを有するシグマ−デルタ変調器４４を備える。たとえば、シグマ−デルタ変調器４４は、二次シグマ−デルタ変調器であり、信号プロセッサ４８はデジタル・フィルタであり、スイッチ４７は複数の端子５１，５２，５３を有する単投二極スイッチである。シグマ−デルタ変調器４４のデジタル出力は、端子５１と信号プロセッサ４８の第１入力とに共通して接続される。端子５２は、出力端子４２に接続される。スイッチ４６はシグマ−デルタ変調器４４のアナログ出力に接続される端子５６と、シグマ−デルタ変調器５９に接続される端子５７とを有する。シグマ−デルタ変調器５９は、たとえば、端子５７に接続される入力と、信号プロセッサ４８の第２入力に接続される出力とを有する二次シグマ−デルタ変調器である。信号プロセッサ４８の出力は、スイッチ４７の端子５３に接続される。
【００１６】
スイッチ４６が第１位置にあるとき、端子５６は端子５７に電気的に接続される。一方で、スイッチ４６が第２位置にあるときは端子５６は端子５７から電気的に分離される。スイッチ４７が第１位置にあるときは端子５３が端子５２に電気的に接続され、スイッチ４７が第２位置にあるときは端子５１が端子５２に電気的に接続される。
【００１７】
動作中は、入力端子４１がアナログ入力信号を受信する。制御装置（図示せず）がアナログ入力信号の通信プロトコルを判定し、アナログ入力信号の通信プロトコルに応じてスイッチ４６，４７を設定する。たとえば、２００kHzの広い情報帯域幅を有する通信プロトコルについては、制御装置はスイッチ４６，４７を第１位置に設定する。一方で、１０kHzの狭い情報帯域幅を有する通信プロトコルについては制御装置はスイッチ４６，４７を第２位置に設定する。
【００１８】
シグマ−デルタ変調器４４は、入力端子４１からアナログ入力信号を受信する。シグマ−デルタ変調器４４は、アナログ入力信号をデジタル化することによって第１デジタル信号を生成する。
【００１９】
スイッチ４６，４７が第２位置にあるときは、第１デジタル信号はシグマ−デルタ変調器４４のデジタル出力から出力端子４２へ伝送される。これはスイッチ４７が第２位置にあるためである。また、スイッチ４６，４７が第２位置に設定されると、シグマ−デルタ変調器４０の非能動部分が電力遮断され、電力を節約する。すなわち信号プロセッサ４８とシグマ−デルタ変調器５９とが電力遮断される。
【００２０】
スイッチ４６，４７が第１位置にあるとき、第１デジタル信号はシグマ−デルタ変調器４４のデジタル出力から信号プロセッサ４８の第１入力に伝送される。また、シグマ−デルタ変調器４４はアナログ出力信号を生成し、このアナログ出力信号をシグマ−デルタ変調器４４のアナログ出力からシグマ−デルタ変調器５９の入力に伝送する。シグマ−デルタ変調器５９は、アナログ出力信号をデジタル化することにより、第２デジタル信号を生成する。第２デジタル信号はシグマ−デルタ変調器５９の出力から、信号プロセッサ４８の第２入力へ伝送される。信号プロセッサ４８は、第１デジタル信号と第２デジタル信号とを合成することによりデジタル出力信号を生成し、第１デジタル信号からの量子化ノイズを打ち消す。スイッチ４７が第１位置にあるので、デジタル出力信号は、信号プロセッサ４８の出力から出力端子４２に伝送される。
【００２１】
信号プロセッサ４８はデジタル・フィルタとして説明されるが、これは本発明の制約事項ではない。信号プロセッサ４８は、デジタル信号プロセッサ、またはフリップフロップおよび論理ゲートによって構成されるデジタル回路を用いても実現することができる。
【００２２】
変調器４０は、アナログ信号をデジタル化する装置を提供する。スイッチ４６，４７は、被受信アナログ信号の通信プロトコルに応じて変調器４０の次数を改変する手段を提供する。変調器４０の次数を改変することによって、次数が固定されるシグマ−デルタ変調器に比較して多重プロトコルの受信に関して、変調器４０のダイナミック・レンジが改善される。さらに詳しくは、変調器４０のSNRは、情報帯域幅の広いアナログ信号の受信時にも情報帯域幅の狭いアナログ信号の受信時にも実質的に一定になる。また、変調器４０は少なくとも２つのシグマ−デルタ変調器を縦続接続して、広い情報帯域幅を有するアナログ信号を受信するためのより高次の変調器を作成する。少なくとも２つのシグマ−デルタ変調器を縦続接続することにより、変調器４０は、より高次の単ループ変調器がもつ安定性の問題を削減する。
【００２３】
シグマ−デルタ変調器４４，５９の次数は、本発明の制約事項ではないことに留意されたい。用途によっては、シグマ−デルタ変調器４４，５９を一次変調器，四次変調器などにすることができる。また、シグマ−デルタ変調器４４，５９は異なる次数にすることもできる。たとえば、シグマ−デルタ変調器４４を一次変調器とし、シグマ−デルタ変調器５９を二次変調器とすることができる。
【００２４】
シグマ−デルタ変調器４０は、その次数を改変するために２つのスイッチ、すなわち４６，４７を有して図示されるが、これは本発明の制約事項ではない。シグマ−デルタ変調器４０は、その設定を改変するために１つだけのスイッチ、すなわちスイッチ４７を有してもよい。１つのスイッチを有するシグマ−デルタ変調器４０の例においては、シグマ−デルタ変調器４４のアナログ出力は、シグマ−デルタ変調器５９の入力に接続される。
【００２５】
図３は、本発明の第３実施例による入力端子７１と出力端子７２とを有する縦続接続シグマ−デルタ変調器７０のブロック図である。変調器７０は、２つの縦続接続シグマ−デルタ変調器７４，７６と、デジタル信号プロセッサ（DSP）７７と、スイッチ７８とを有する。たとえば、シグマ−デルタ変調器７４，７６は、四次帯域通過シグマ−デルタ変調器であり、スイッチ７８は複数の端子８１，８２，８３を有する単投二極スイッチである。シグマ−デルタ変調器７４は、入力端子７１に接続される入力と、シグマ−デルタ変調器７６の入力に結合されるアナログ出力と、DSP７７の第１入力およびスイッチ７８の端子８１に共通して接続されるデジタル出力とを有する。スイッチ７８の端子８３は、出力端子７２に接続される。シグマ−デルタ変調器７６の出力はDSP７７の第２入力に接続され、DSP７７の出力はスイッチ７８の端子８２に接続される。
【００２６】
シグマ−デルタ変調器７４は、シグマ−デルタ変調器７４の入力に接続される正入力と、負入力と、フィルタ８７に接続される出力とを有する加算器８６を備える。を有する。フィルタ８７は、たとえば、加算器８６の出力に接続される入力と、アナログ−デジタル変換器（ADC）８８の入力およびスイッチ９１に共通して接続される出力とを有する四次帯域通過フィルタである。スイッチ９１はフィルタ８７の出力に接続される端子９２と、端子９３とを有する。ADC８８の出力は、シグマ−デルタ変調器７４のデジタル出力と、DAC９６の入力とに共通して接続される。DAC９６の出力は、加算器８６の負入力とスイッチ９７とに共通して接続される。スイッチ９７は、DAC９６の出力に接続される端子９８と、加算器１０１に接続される端子９９とを有する。加算器１０１は、スイッチ９７の端子９９に接続される正入力と、スイッチ９１の端子９３に接続される負入力と、シグマ−デルタ変調器７４のアナログ出力に接続される出力とを有する。
【００２７】
シグマ−デルタ変調器７６は、シグマ−デルタ変調器７６の入力に接続される正入力と、負入力と、フィルタ１０７に接続される出力とを有する加算器１０６を備える。フィルタ１０７は、たとえば、加算器１０６の出力に接続される入力と、ADC１０８の入力に接続される出力とを有する四次帯域通過フィルタである。ADC１０８の出力は、シグマ−デルタ変調器７６の出力と、DAC１０９の入力とに共通して接続される。DAC１０９の出力は、加算器１０６の負入力に接続される。
【００２８】
シグマ−デルタ変調器７４，７６の次数は、本発明の制約事項ではないことに留意されたい。用途によっては、シグマ−デルタ変調器７４，７６を一次変調器，二次変調器などにすることができる。また、シグマ−デルタ変調器７４，７６は異なる次数にすることもできる。たとえば、シグマ−デルタ変調器７４を二次変調器とし、シグマ−デルタ変調器７６を四次変調器とすることができる。さらに、シグマ−デルタ変調器７４，７６は、帯域通過シグマ−デルタ変調器ではなく、低域通過シグマ−デルタ変調器とすることもできる。
【００２９】
スイッチ９１が第１位置にあるとき、端子９２は端子９３に電気的に接続される。一方で、スイッチ９１が第２位置にあるとき、端子９２は端子９３から電気的に分離される。同様に、スイッチ９７が第１位置にあるとき、端子９８が端子９９に電気的に接続される。スイッチ９７が第２位置にあると、端子９８は端子９９から電気的に分離される。スイッチ７８が第１位置にあると、スイッチ７８の端子８２が端子８３に電気的に接続され、スイッチ７８が第２位置にあると端子８１が端子８３に電気的に接続される。
【００３０】
動作中は、入力端子７１がアナログ入力信号を受信する。制御装置（図示せず）がアナログ入力信号の通信プロトコルを判定し、アナログ入力信号の通信プロトコルによってスイッチ７８，９１，９７を設定する。たとえば、アナログ入力信号の通信プロトコルが２００kHzの広い情報帯域幅を有すると制御装置が判断すると、スイッチ７８，９１，９７は第１位置に設定される。一方、アナログ入力信号の通信プロトコルが１０kHzの狭い情報帯域幅を有すると制御装置が判断すると、スイッチ７８，９１，９７は第２位置に設定される。
【００３１】
シグマ−デルタ変調器７４は、入力端子７１からアナログ入力信号を受信する。加算器８６は、アナログ入力信号から第１帰還信号を減ずることによって第１誤差信号を生成する。第１帰還信号は、DAC９６により生成され、DAC９６の出力から、加算器８６の負入力に伝送される。第１誤差信号は加算器８６の出力からフィルタ８７の入力に伝送される。フィルタ８７が第１誤差信号を処理して、第１被濾波信号を生成する。第１被濾波信号は、フィルタ８７の出力からADC８８の入力に伝送される。ADC８８は第１被濾波信号をデジタル化し、第１デジタル信号を生成する。第１デジタル信号はシグマ−デルタ変調器７４のデジタル出力と、DAC９６の入力へと伝送される。DAC９６は第１デジタル信号から第１帰還信号を生成し、第１帰還信号を加算器８６の負入力に伝送する。
【００３２】
スイッチ７８，９１，９７が第２位置に設定されると、第１デジタル信号は、スイッチ７８が第２位置にあるので出力端子７２に伝送される。
【００３３】
スイッチ７８，９１，９７が第１位置にあると、第１デジタル信号はDSP７７の第１入力に伝送される。また、第１被濾波信号が、フィルタ８７の出力から、加算器１０１の負入力に伝送され、DAC９６は第１帰還信号を加算器１０１の正入力に伝送する。加算器１０１は、第１被濾波信号を第１帰還信号から減ずることによって第２誤差信号を生成する。第２誤差信号は、シグマ−デルタ変調器７４のアナログ出力に伝送され、シグマ−デルタ変調器７６の入力、すなわち加算器１０６の正入力に伝送される。
【００３４】
加算器１０６は、第２誤差信号から第２帰還信号を減ずることによって、第３誤差信号を生成する。第２帰還信号はDAC１０９によって生成され、DAC１０９の出力から加算器１０６の負入力に伝送される。第３誤差信号は加算器１０６の出力から、フィルタ１０７の入力に伝送される。フィルタ１０７は、第３誤差信号を処理して、第２被濾波信号を生成する。第２被濾波信号はフィルタ１０７の出力からADC１０８の入力に伝送される。ADC１０８は第２被濾波信号をデジタル化し、第２デジタル信号を生成する。第２デジタル信号は、シグマ−デルタ変調器７６の出力と、DAC１０９の入力へと伝送される。また、第２デジタル信号は、DSP７７の第２入力に伝送される。DAC１０９は第２デジタル信号から第２帰還信号を生成する。
【００３５】
DSP７７は、第１デジタル信号と第２デジタル信号とを合成することによりデジタル出力信号を生成して、第１デジタル信号からの量子化ノイズを打ち消す。デジタル出力信号は、スイッチ７８が第１位置にあるので、DSP７７の出力から出力端子７２に伝送される。
【００３６】
図２の変調器４０と同様に、変調器７０がアナログ信号をデジタル化する装置を提供する。スイッチ７８，９１，９７は、被受信アナログ信号の通信プロトコルに応じて変調器７０の次数を改変する手段となる。変調器７０の次数を改変することにより、変調器７０のSNRは、情報帯域幅の広いアナログ信号の受信時にも情報帯域幅の狭いアナログ信号の受信時にも実質的に一定になる。変調器７０は少なくとも２つのシグマ−デルタ変調器を縦続接続して、広い情報帯域幅を有するアナログ信号を受信するためのより高次の変調器を作成する。少なくとも２つのシグマ−デルタ変調器を縦続接続することにより、変調器７０は、より高次の単ループ変調器がもつ安定性の問題を削減する。
【００３７】
図４は、本発明の第４実施例による入力端子１２１と出力端子１２２とを有する単ループ・シグマ−デルタ変調器１２０のブロック図である。変調器１２０は、入力端子１２１に接続される入力と、加算器１２６に接続される出力とを有する利得段１２４を備える。加算器１２６は正入力，負入力および出力を有し、加算器１２６の正入力は利得段１２４の出力に接続される。加算器１２６の出力はフィルタ１２７の入力に接続され、フィルタ１２７の出力は利得段１２９の入力に接続される。利得段１２９の出力は加算器１３１の正入力に接続される。加算器１３１の出力はフィルタ１３３の入力に接続され、フィルタ１３３の出力はスイッチ１３４に接続される。
【００３８】
たとえば、フィルタ１２７，１３３は二次フィルタであり、スイッチ１３４は複数の端子１３７，１３８，１３９を有する単投二極スイッチである。端子１３７はフィルタ１３３の出力に、端子１３８は伝送経路１４１の第１端子に、端子１３９は利得段１４２の入力に接続される。利得段１４２の出力は加算器１４４の正入力に接続される。加算器１４４の出力は二次フィルタ１４６の入力に接続され、フィルタ１４６の出力は利得段１４７の入力に接続される。利得段１４７の出力は加算器１４８の正入力に接続される。加算器１４８の出力は二次フィルタ１４９の入力に接続され、フィルタ１４９の出力は、複数の端子１５２，１５３，１５４を有する単投二極スイッチ１５１に接続される。詳しくは、端子１５２はフィルタ１４９の出力に、端子１５３は送信経路１４１の第２端子に、端子１５４はADC１５６の入力に接続される。ADC１５６の出力は、出力端子１２２とDAC１５７の入力とに共通して接続される。DAC１５７の出力は、利得段１６１，１６２，１６３，１６４の入力群に共通して接続される。利得段１６１，１６２，１６３，１６４の出力群は、加算器１２６，１３１，１４４，１４８の負入力にそれぞれ接続される。
【００３９】
スイッチ１３４が第１位置にあるとき、フィルタ１３３の出力が利得段１４２の入力に電気的に接続される。一方で、スイッチ１３４が第２位置にあると、フィルタ１３３の出力は、伝送経路１４１の第１端子に電気的に接続される。スイッチ１５１が第１位置にあると、ADC１５６の入力はフィルタ１４９の出力に電気的に接続される。スイッチ１５１が第２位置にあると、ADC１５６の入力は伝送経路１４１の第２端子に電気的に接続される。
【００４０】
シグマ−デルタ変調器１２０の動作は、図１のシグマ−デルタ変調器１０の動作と同様である。シグマ−デルタ変調器１２０は、入力端子１２１において入力信号を受信し、アナログ入力信号をデジタル化することにより出力端子１２２においてデジタル出力信号を生成する。図１のシグマ−デルタ変調器１０と同様に、シグマ−デルタ変調器１２０の次数は、スイッチ１３４，１５１の位置を変更することにより改変される。たとえば、スイッチ１３４，１５１が第１位置にあるとき、シグマ−デルタ変調器１２０は八次シグマ−デルタ変調器である。スイッチ１３４，１５１が第２位置にあるとき、シグマ−デルタ変調器１２０は四次シグマ−デルタ変調器である。
【００４１】
フィルタ１２７，１３３，１４６，１４９の次数は本発明の制約事項ではないことに留意されたい。用途によって、フィルタ１２７，１３３，１４６，１４９を一次フィルタ，四次フィルタなどとすることができる。また、フィルタ１２７，１３３，１４６，１４９は異なる次数を有することができる。たとえば、フィルタ１２７，１３３が一次フィルタであり、フィルタ１４６，１４９を二次フィルタとすることができる。
【００４２】
図５は、本発明の第５実施例による入力端子１８１および出力端子１８２を有するシグマ−デルタ変調器１８０のブロック図である。変調器１８０は、入力端子１８１に接続される入力と加算器１８６に接続される出力とを有する利得段１８４を具備する。加算器１８６は正入力，負入力および出力を有し、加算器１８６の正入力は利得段１８４の出力に接続される。加算器１８６の出力は、フィルタ１８７の入力に接続され、フィルタ１８７の出力は、利得段１８９の入力と利得段１９１の入力とに共通して接続される。利得段１９１の出力は、順方向加算器（feedforward summing device）１９２に接続される。加算器１９２は、複数の入力と、スイッチ１９４に接続される出力とを有する。スイッチ１９４は複数の端子１９６，１９７，１９８を有する。端子１９６は加算器１９２の出力に、端子１９８はADC２０１の入力に接続される。ADC２０１の出力は、出力端子１８２とDAC２０２の入力とに共通して接続される。DAC２０２の出力は、利得段２０３，２０４の入力群に共通して接続される。利得段２０３の出力は、加算器１８６の負入力に、利得段２０４の出力は端子２０７，２０８を有するスイッチ２０６に接続される。特に、端子２０７は利得段２０４の出力に、端子２０８は加算器２０９の負入力に接続される。
【００４３】
加算器２０９の正入力は利得段１８９の出力に、加算器２０９の出力はフィルタ２１１の入力に接続される。フィルタ２１１の出力は、利得段２１３，２１４の入力群と、スイッチ１９４の端子とに共通して接続される。利得段２１４の出力は、加算器１９２の第２入力に接続される。利得段２１３の出力はフィルタ２１６の入力に接続され、フィルタ２１６の出力は、利得段２１７，２１８の入力群に共通して接続される。利得段２１８の出力は、加算器１９２の第３入力に接続される。利得段２１７の出力はフィルタ２２１に、フィルタ２２１の出力は利得段２２２の入力に接続される。利得段２２２の出力は加算器１９２の第４入力に接続される。たとえば、フィルタ１８７，２１１，２１６，２２１は二次フィルタである。フィルタ１８７，２１１，２１６，２２１の次数は本発明の制約事項ではないことに留意されたい。用途によっては、フィルタ１８７，２１１，２１６，２２１を一次フィルタ，四次フィルタなどとすることができる。
【００４４】
スイッチ２０６が第１位置にあるとき、利得段２０４の出力は加算器２０９の負入力から電気的に分離される。一方で、スイッチ２０６が第２位置にあるとき、利得段２０４の出力は加算器２０９の負入力に電気的に接続される。スイッチ１９４が第１位置にあるときは、スイッチ１９４の端子１９６が端子１９８に電気的に接続され、スイッチ１９４が第２位置にあるときは端子１９７が端子１９８に電気的に接続される。
【００４５】
シグマ−デルタ変調器１８０の動作は、図１のシグマ−デルタ変調器１０の動作と同様である。シグマ−デルタ変調器１８０は、入力端子１８１においてアナログ入力信号を受信し、このアナログ入力信号をデジタル化することによって出力端子１８２においてデジタル出力信号を生成する。また、シグマ−デルタ変調器１８０は順方向加算を有するので、シグマ−デルタ変調器１８０を低電圧用途に用いることができる。図１のシグマ−デルタ変調器１０と同様に、シグマ−デルタ変調器１８０の次数は、スイッチ１９４，２０６の位置をトグル操作することにより改変される。たとえば、スイッチ１９４，２０６が第１位置にあるとき、シグマ−デルタ変調器１８０は八次シグマ−デルタ変調器である。スイッチ１９４，２０６が第２位置にあるとき、シグマ−デルタ変調器１８０は四次シグマ−デルタ変調器である。
【００４６】
以上、シグマ−デルタ変調器と、アナログ信号をデジタル化する方法とが提供されたことが理解頂けよう。本発明の利点は、多重プロトコルを有するアナログ信号を受信することのできるシグマ−デルタ変調器を提供することである。本発明の別の利点は、受信されるアナログ信号のプロトコルに基づいて、シグマ−デルタ変調器の次数を改変する方法を提供することである。受信されるアナログ信号のプロトコルに応じてシグマ−デルタ変調器の次数を改変することにより、シグマ−デルタ変調器のSNRは、広い情報帯域幅を有するプロトコルに関しても狭い情報帯域幅を有するプロトコルに関しても実質的に一定になる。プロトコルに応じてシグマ−デルタ変調器の次数を改変することは自動的な動作として説明されるが、シグマ−デルタ変調器の次数をユーザまたはオペレータによって手動で選択することもできる。本発明のさらに別の利点は、電力節約手段を提供することである。
【図面の簡単な説明】
【図１】本発明の第１実施例によるシグマ−デルタ変調器のブロック図である。
【図２】本発明の第２実施例によるシグマ−デルタ変調器のブロック図である。
【図３】本発明の第３実施例による縦続接続シグマ−デルタ変調器のブロック図である。
【図４】本発明の第４実施例による単ループ・シグマ−デルタ変調器のブロック図である。
【図５】本発明の第５実施例によるシグマ−デルタ変調器のブロック図である。
【符号の説明】
１０  シグマ−デルタ変調器
１１  入力端子
１２  出力端子
１３  加算器
１４，２１  フィルタ
１６，２４  スイッチ
１７，１８，１９，２６，２７，２８  スイッチ端子
２２  伝送経路
３１  量子化装置
３３  デジタル−アナログ変換器（DAC）
VIN  入力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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