(57)【特許請求の範囲】
【請求項１】
基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力する位相検出回路と、
この位相検出回路から出力された位相差信号を所定の電圧信号に変換する変換回路と、
この変換回路から出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力する電圧制御発振回路と、
前記帰還クロック信号の位相を変動させる変調制御信号を生成する変調信号発生回路と、
前記電圧制御発振回路から出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生回路から出力された変調制御信号を多重化することにより帰還クロック信号を前記位相検出回路に出力する分周回路と、
を備えたことを特徴とする位相変動発生回路。
【請求項２】
前記変調信号発生回路は、
所定周波数で所定振幅の正弦波信号を発生する信号源と、
この信号源から出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換するＡ／Ｄ変換回路と、
このＡ／Ｄ変換回路から出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較する比較回路と、
前記比較回路の比較によるアップ制御信号あるいはダウン制御信号が入力され、当該入力されたアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力するビットシフト回路と、を備え、
前記分周回路は、前記ビットシフト回路から出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相を変動させることを特徴とする請求項１記載の位相変動発生回路。
【請求項３】
前記分周回路は、マルチプレクサにより構成したことを特徴とする請求項１あるいは２記載の位相変動発生回路。
【請求項４】
基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力する位相検出工程と、
この位相検出工程により出力された位相差信号を所定の電圧信号に変換する変換工程と、
この変換工程により出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力する電圧制御発振工程と、
前記帰還クロック信号の位相を変動させる変調制御信号を生成する変調信号発生工程と、
前記電圧制御発振工程により出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生工程により出力された変調制御信号を多重化することにより帰還クロック信号を出力する分周工程と、
を含むことを特徴とする位相変動発生方法。
【請求項５】
前記変調信号発生工程は、
所定周波数で所定振幅の正弦波信号を発生する信号発生工程と、
この信号発生工程により出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換するＡ／Ｄ変換工程と、
このＡ／Ｄ変換工程により出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較する比較工程と、
前記比較工程の比較によるアップ制御信号あるいはダウン制御信号が入力され、当該入力されたアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力するビットシフト工程と、を含み、
前記分周工程は、前記ビットシフト工程により出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相を変動させることを特徴とする請求項４記載の位相変動発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速デジタル通信方式に対応する伝送装置や基幹網における伝送品質を測定する際に好適な位相変動発生回路、及び位相変動発生方法に関する。
【０００２】
【従来の技術】
近時、情報通信の需要の急増に伴い、伝送速度の高速化と伝送容量の大容量化に対応する通信技術の開発が急務となっている。このような通信技術を評価するための測定技術の確立も要望されており、高速デジタル通信方式に対応する伝送装置や基幹網等の伝送系における伝送品質を評価する測定としては、例えば、その伝送系において発生する位相のゆらぎ成分であるジッタ（高周波数成分）やワンダ（低周波数成分）を検出する位相差測定が行われている。
【０００３】
また、高速デジタル通信方式に対応する伝送系に利用される伝送装置や基幹網等の装置のクロック系を評価するために、評価対象となる装置に入力する送信データ信号に位相変動を与える必要があり、従来は、ＰＬＬ回路を利用して送信データ信号を生成する送信クロック信号に位相変動である上記ジッタやワンダを与えていた。
【０００４】
従来のＰＬＬ回路を利用して位相変動を与える位相変動発生回路１００の回路構成例を図５に示す。図５に示す位相変動発生回路１００では、１段目のＰＬＬ回路１０１が、３２ＫＨｚ（キロヘルツ）の入力信号を、その周波数を２７０倍して８．６４ＭＨｚ（メガヘルツ）の信号を出力し、２段目のＰＬＬ回路１０２が、ＰＬＬ回路１０１から入力された８．６４ＭＨｚの信号の周波数を更に２８８倍して２４８８．３２ＭＨｚの信号を出力するように構成されている。
【０００５】
そして、この２４８８．３２ＭＨｚの出力信号に対して、位相変動を与える回路構成はＰＬＬ回路１０１内に含まれており、その回路構成を図６に示す。図６に示すＰＬＬ回路１０１は、位相検出器（ＰＤ）１１１と、抵抗Ｒ１、Ｒ２による加算回路１１２及び抵抗Ｒ３、コンデンサＣ１を接続した反転増幅器１１３により構成されたループフィルタ回路１１４と、電圧制御発振器（ＶＣＯ）１１５と、分周器１１６とにより構成されている。
【０００６】
位相検出器（ＰＤ）１１１は、基準クロックとなる入力信号（３２ＫＨｚ）と分周器１１６から入力された分周信号との位相差を検出して、その位相差に相当するパルス幅の位相差信号をループフィルタ回路１１４に出力し、ループフィルタ回路１１４は、抵抗Ｒ２に位相変動信号（正弦波による変調信号）が入力されない場合は、抵抗Ｒ１を介して入力された位相差信号を反転増幅して電圧制御発振器１１５に出力し、電圧制御発振器１１５は、反転増幅器１１３から入力された反転増幅信号の電圧変動に応じて、その出力信号の周波数を８．６４ＭＨｚに維持する。
【０００７】
すなわち、ＰＬＬ回路１０１は、電圧制御発振器１１５の出力信号を分周器１１６にも出力し、分周器１１６により１／２７０に分周された分周信号を位相検出器１１１に帰還入力させることにより、その位相変動分を常に補正して出力信号の周波数を一定に維持するように構成されている。
【０００８】
また、ループフィルタ回路１１４において、抵抗Ｒ２に位相変動信号（正弦波による変調信号）が入力された場合は、その入力時点における電圧振幅が位相成分として抵抗Ｒ１に入力された位相差信号が積分された電圧に加算されて、反転増幅器１１３から出力されて電圧制御発振器１１５の出力周波数を変動させるが、電圧制御発振器１１５の出力は分周器１１６により１／２７０に分周されて位相検出器１１１に帰還入力されることにより、抵抗Ｒ１に入力される位相差信号は抵抗Ｒ２に入力した電圧を打ち消すようにＰＬＬ回路１０１を動作させる。その結果、位相検出器１１１に入力される基準クロック信号と帰還クロック信号の位相差は、抵抗Ｒ２に入力される電圧に比例した値となるため、電圧制御発振器１１５からは、抵抗Ｒ２に入力される電圧で制御された位相差を含んだ出力信号が出力される。
【０００９】
このＰＬＬ回路１０１の構成により、位相変動発生回路１００では、その出力信号にワンダを発生させることを可能にしている。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来のＰＬＬ回路により構成された位相変動発生回路１００にあっては、ループフィルタ回路１１４に含まれたアナログ的な加算回路によってワンダを発生させる位相変動を加算する回路構成になっていたため、その位相変動の最大可変量はＰＬＬ回路１０１の位相比較周波数の範囲で決定されるため、入力信号を３２ＫＨｚ程度の低い周波数に設定するＰＬＬ回路１０１が必要となり、その位相変動量を自由に設定することができないという問題があった。
【００１１】
このため、例えば、ＩＴＵ−Ｔ（国際電気通信連合）勧告のＯ．１７１，２で規定されたＳＤＨ（Synchronuos Digital Hierarchy：同期デジタル・ハイアラーキ）の２．５ＧＨｚのビットレートに対応させる伝送系においては、５７６００ＵＩ（ユニットインターバル）という非常に大きなワンダを評価対象の装置に与える必要があるが、上記従来のＰＬＬ回路により構成された位相変動発生回路１００では、位相変動の最大可変量が位相比較器１０１の位相比較可能な周波数の範囲で制限されるため、ループフィルタ回路１１４に含まれた加算回路に加算する変調信号の振幅も制限されることになり、非常に大きなワンダを発生させることは困難であった。
【００１２】
本発明の課題は、ＰＬＬ回路のように位相変動の最大可変量が位相比較周波数の範囲で制限されることなく、任意の位相変動を発生させることができる位相変動発生回路、及び位相変動発生方法を提供することである。
【００１３】
【課題を解決するための手段】
請求項１記載の発明は、
基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力する位相検出回路（例えば、位相検出器２）と、
この位相検出回路から出力された位相差信号を所定の電圧信号に変換する変換回路（例えば、ループフィルタ回路３）と、
この変換回路から出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力する電圧制御発振回路（例えば、電圧制御発振器４）と、
前記帰還クロック信号の位相を変動させる変調制御信号を生成する変調信号発生回路（例えば、変調信号発生部６）と、
前記電圧制御発振回路から出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生回路から出力された変調制御信号を多重化することにより帰還クロック信号を前記位相検出回路に出力する分周回路（例えば、マルチプレクサ５）と、
を備えたことを特徴としている。
【００１４】
この請求項１記載の発明の位相変動発生回路によれば、
位相検出回路が、基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力し、変換回路が、この位相検出回路から出力された位相差信号を所定の電圧信号に変換し、電圧制御発振回路が、この変換回路から出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力し、変調信号発生回路が、前記帰還クロック信号の位相を変動させる変調制御信号を生成し、分周回路が、前記電圧制御発振回路から出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生回路から出力された変調制御信号を多重化することにより帰還クロック信号を前記位相検出回路に出力する。
【００１５】
請求項４記載の発明は、
基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力する位相検出工程と、
この位相検出工程により出力された位相差信号を所定の電圧信号に変換する変換工程と、
この変換工程により出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力する電圧制御発振工程と、
前記帰還クロック信号の位相を変動させる変調制御信号を生成する変調信号発生工程と、
前記電圧制御発振工程により出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生工程により出力された変調制御信号を多重化することにより帰還クロック信号を出力する分周工程と、
を含むことを特徴としている。
【００１６】
この請求項４記載の発明の位相変動発生方法によれば、
位相検出工程により基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力し、変換工程により位相検出工程により出力された位相差信号を所定の電圧信号に変換し、電圧制御発振工程により変換工程により出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力し、変調信号発生工程により前記帰還クロック信号の位相を変動させる変調制御信号を生成し、分周工程により前記電圧制御発振工程により出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生工程により出力された変調制御信号を多重化することにより帰還クロック信号を出力する。
【００１７】
したがって、位相検出における比較周波数範囲に制限されることなく、出力するクロック信号の位相を自由に変動させることができる。
【００１８】
また、この場合、請求項２に記載する発明のように、請求項１記載の位相変動発生回路において、前記変調信号発生回路は、所定周波数で所定振幅の正弦波信号を発生する信号源（例えば、ＤＤＳ６１、Ｄ／Ａコンバータ６２、乗算器６３）と、この信号源から出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換するＡ／Ｄ変換回路（例えば、Ａ／Ｄコンバータ６４）と、このＡ／Ｄ変換回路から出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較する比較回路と（例えば、コンパレータ６５１）、前記比較回路の比較によるアップ制御信号あるいはダウン制御信号が入力され、当該入力されたアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力するビットシフト回路（例えば、制御部６５）と、を備え、前記分周回路は、前記ビットシフト回路から出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相をシフトさせることが有効である。
【００１９】
この請求項２記載の発明の位相変動発生回路によれば、
前記変調信号発生回路では、信号源が、所定周波数で所定振幅の正弦波信号を発生し、Ａ／Ｄ変換回路が、この信号源から出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換し、比較回路が、このＡ／Ｄ変換回路から出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較し、ビットシフト回路が、前記比較回路の比較によるアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力し、前記分周回路では、前記ビットシフト回路から出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相をシフトさせる。
【００２０】
また、この場合、請求項５に記載する発明のように、請求項４記載の位相変動発生方法において、前記変調信号発生工程は、所定周波数で所定振幅の正弦波信号を発生する信号発生工程と、この信号発生工程により出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換するＡ／Ｄ変換工程と、このＡ／Ｄ変換工程により出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較する比較工程と、前記比較工程の比較によるアップ制御信号あるいはダウン制御信号が入力され、当該入力されたアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力するビットシフト工程とを含み、前記分周工程は、前記ビットシフト工程により出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相をシフトさせることが有効である。
【００２１】
この請求項５記載の発明の位相変動発生方法によれば、
前記変調信号発生工程では、信号発生工程により所定周波数で所定振幅の正弦波信号を発生し、Ａ／Ｄ変換工程により信号発生工程により出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換し、比較工程によりＡ／Ｄ変換工程により出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較し、ビットシフト工程により前記比較工程の比較によるアップ制御信号あるいはダウン制御信号が入力され、当該入力されたアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力し、前記分周工程では、前記ビットシフト工程により出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相をシフトさせる。
【００２２】
したがって、位相比較周波数に関係なく任意な位相変動を出力信号に与えることが可能になり、例えば、非常に大きなワンダを高速ビットレートの伝送系に与えることが可能になる。
【００２３】
また、請求項３に記載する発明のように、請求項１あるいは２記載の位相変動発生回路において、前記分周回路は、マルチプレクサにより構成したことにより、位相可変量を位相検出回路に入力される基準クロック信号に基づく位相比較周波数と関係なく設定できるため、帰還クロック信号の分周比を従来のＰＬＬ回路よりも小さく設定でき、位相変動発生回路の設計が容易になる。
【００２４】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
図１〜図４は、本発明を適用した位相変動発生回路の一実施の形態を示す図である。
【００２５】
まず、構成を説明する。
図１は、本実施の形態における位相変動発生回路１の回路構成を示すブロック図である。図１において、位相変動発生回路１は、位相検出器（ＰＤ）２、ループフィルタ回路（ＬＦ）３、電圧制御発振器（ＶＣＯ）４、マルチプレクサ（ＭＵＸ）５、及び変調信号発生部６により構成されたＰＬＬ回路である。
【００２６】
位相検出器（ＰＤ）２は、入力信号（３１１．０４ＭＨｚのクロック信号）とマルチプレクサ５から入力された位相変動信号との位相差を検出して、その位相差に相当するパルス幅の位相差信号をループフィルタ回路３に出力する。
【００２７】
ループフィルタ回路３は、位相検出器２から入力された位相差信号を積分して、位相差に応じた所定の電圧信号を電圧制御発振器４に出力する。
【００２８】
電圧制御発振器４は、ループフィルタ回路３から入力された電圧信号の電圧変動に応じて、その出力信号の周波数を２４８８．３２ＭＨｚに維持する。
【００２９】
マルチプレクサ５は、電圧制御発振器４から入力される出力信号の周波数を基準クロックとして動作し、変調信号発生部６から入力される８ビットパラレルのビットデータを８ビットのシリアルデータに多重化し、位相変動信号として位相検出器２に出力する。すなわち、本実施の形態では、マルチプレクサ５を１／８の分周カウンタとして動作させる。
【００３０】
変調信号発生部６は、図２に示すように、ダイレクトデジタルシンセサイザ（以下、ＤＤＳという）６１、Ｄ／Ａコンバータ６２、乗算器６３、Ａ／Ｄコンバータ６４、及び制御部６５により構成されている。
【００３１】
ＤＤＳ６１は、例えば、３２ビットの分解能を持ち、（２32÷１０6 ）Ｈｚのクロックで動作可能なものを使用すると、その動作クロックの１／１０であるおよそ４００ＫＨｚから１μＨｚまでの正弦波信号を１μＨｚの設定分解能で乗算器６３に出力する。
【００３２】
Ｄ／Ａコンバータ６２は、ＤＤＳ６１から出力される正弦波信号に所望の電圧振幅を与えるための電圧信号を生成して乗算器６３に出力する。
【００３３】
乗算器６３は、ＤＤＳ６１から入力された正弦波信号にＤ／Ａコンバータ６２から入力された電圧信号を乗算して所定電圧振幅の正弦波信号としてＡ／Ｄコンバータ６４に出力する。
【００３４】
Ａ／Ｄコンバータ６４は、例えば、１６ビットの分解能を持ったものを使用すると、乗算器６３から入力された所定電圧振幅の正弦波信号をサンプリングして１６ビット（６５５３６ステップ）のデジタルデータにＡ／Ｄ変換して制御部６５に出力する。
【００３５】
したがって、乗算器６３からは所望の周波数と振幅の正弦波信号を出力させて、Ａ／Ｄコンバータ６４の仕様により所望の分解能のデジタルデータを制御部６５に入力させることができる。
【００３６】
制御部６５は、図３に示すように、コンパレータ（ＣＯＭＰ）６５１、１／Ｎカウンタ６５２、シフトレジスタ（ＳＲ）６５３、及び監視部６５４により構成されている。
【００３７】
コンパレータ６５１は、Ａ／Ｄコンバータ６４から入力された１６ビットのデジタルデータと、自己の出力であるアップ制御信号（Ｕ）またはダウン制御信号（Ｄ）により、１／Ｎカウンタ６５２でアップダウンカウントされた１６ビットのカウントデータとを比較し、その比較結果がＡ／Ｄコンバータ６４から入力された１６ビットのデータの方が小さければ、図中のアップ制御信号（Ｕ）からハイレベルを１／Ｎカウンタ６５２とシフトレジスタ６５３に出力し、その比較結果がＡ／Ｄコンバータ６４から入力された１６ビットのデータの方が大きければ、図中のダウン制御信号（Ｄ）からハイレベルを１／Ｎカウンタ６５２とシフトレジスタ６５３に出力する。
【００３８】
１／Ｎカウンタ６５２は、１／Ｎ（２16（６５５３６））アップダウンカウンタであり、コンパレータ６５１から入力された２本のアップ／ダウン制御信号に応じてアップダウンカウントし、そのカウントデータをコンパレータ６５１の入力側に出力する。
【００３９】
シフトレジスタ６５３は、８ビットのシフトレジスタであり、コンパレータ６５１から入力された２本のアップ／ダウン制御信号により巡回制御された８ビットのパラレルデータを出力する。シフトレジスタ６５３の出力は監視部６５４により監視され、その８ビットパラレル出力が１６進表示で“０ｆ”，“１ｅ”，“３ｃ”，“７８”，“ｆ０”，“ｅ１”，“ｃ３”，“８７”の何れかでない場合、監視部６５４から入力されるロード信号により“０Ｆ”がシフトレジスタ６５３にロードされる。その結果、シフトレジスタ６５３は、その出力の最上位ビットと最下位ビットが連続したリング条の８ビットデータとした場合、連続した４ビットの“１”と、連続した４ビットの“０”が出力される。
【００４０】
したがって、コンパレータ５６１に入力される１／Ｎカウンタ６５２の１６ビットデータよりＡ／Ｄコンバータ６４から出力される１６ビットのデータの方が小さい場合は、コンパレータ５６１からはダウン制御信号（Ｄ）がシフトレジスタ６５３に出力され、シフトレジスタ６５３では、ローテーションした、例えば、“０ｆ”が“１Ｅ”に変化して出力される。
【００４１】
この制御部６５内のシフトレジスタ６５３から出力される８ビットのパラレルカウント値を位相変調制御信号としてマルチプレクサ５に入力させることにより、通常は１／８分周カウンタと同等に機能して動作するが、上記アップカウントにより１ビットローテイトされた８ビットパラレルデータがシフトレジスタ６５３からマルチプレクサ５に入力されることになり、１回だけその分周比は１／７となり、マルチプレクサ５の出力は１クロックだけ位相が進んだ帰還クロック信号として位相検出器２に出力される。
【００４２】
次に、本実施の形態の動作を説明する。
図１において、位相検出器２は、入力信号（３１１．０４ＭＨｚのクロック信号）とマルチプレクサ５から入力された帰還クロック信号との位相差を検出して、その位相差に相当するパルス幅の位相差信号をループフィルタ回路３に出力する。
【００４３】
ループフィルタ回路３は、位相検出器２から入力された位相差信号を積分して、位相差に応じた所定の電圧信号を電圧制御発振器４に出力すると、電圧制御発振器４は、ループフィルタ回路３から入力された電圧信号の電圧変動に応じて、その出力信号の周波数を２４８８．３２ＭＨｚに維持する。
【００４４】
また、マルチプレクサ５は、電圧制御発振器４から入力される出力信号の周波数を基準クロックにより１／８の分周カウンタとして動作し、変調信号発生部６から入力される８ビットパラレルのビットデータを８ビットのシリアルデータに多重化し、帰還クロック信号として位相検出器２に出力する。
【００４５】
次いで、図２の変調信号発生部６において、ＤＤＳ６１は、１μＨｚの設定分解能で正弦波信号を乗算器６３に出力し、Ｄ／Ａコンバータ６２は、所定の電圧信号を生成して乗算器６３に出力すると、乗算器６３は、ＤＤＳ６１から入力された正弦波信号にＤ／Ａコンバータ６２から入力された電圧信号を乗算して所定電圧振幅の正弦波信号としてＡ／Ｄコンバータ６４に出力する。
【００４６】
Ａ／Ｄコンバータ６４は、乗算器６３から入力された所定電圧振幅の正弦波信号をサンプリングして、１６ビットの分解能でサンプリングした正弦波信号をＡ／Ｄ変換してデジタルデータを制御部６５に出力する。
【００４７】
次いで、図３の制御部６５において、コンパレータ６５１は、Ａ／Ｄコンバータ６４から入力された１６ビットのデジタルデータと、自己の出力であるアップ制御信号（Ｕ）またはダウン制御信号（Ｄ）により、１／Ｎカウンタ６５２でアップダウンカウントされた１６ビットのカウントデータとを比較し、その比較結果がＡ／Ｄコンバータ６４から入力された１６ビットのデータの方が小さければ、図中のアップ制御信号（Ｕ）からハイレベルを１／Ｎカウンタ６５２とシフトレジスタ６５３に出力し、その比較結果がＡ／Ｄコンバータ６４から入力された１６ビットのデータの方が大きければ、図中のダウン制御信号（Ｄ）からハイレベルを１／Ｎカウンタ６５２とシフトレジスタ６５３に出力する。
【００４８】
シフトレジスタ６５３は、１／Ｎカウンタ６５２とＡ／Ｄコンバータ６４のそれぞれ１６ビットデータの比較によるアップ制御信号あるいはダウン制御信号がコンパレータ６５１から入力されることにより、その２本の制御信号に応じた８ビットパラレルのリング条にシフトするシフトデータをマルチプレクサ５に出力する。
【００４９】
この制御部６５内のシフトレジスタ６５３から出力される８ビットのパラレルカウント値を位相変調制御信号としてマルチプレクサ５に入力させることにより、通常は１／８分周カウンタと同等に機能して動作するが、例えば、上記アップ制御信号あるいはダウン制御信号により１ビットローテイトされた８ビットパラレルデータがシフトレジスタ６５３からマルチプレクサ５に入力される。
【００５０】
例えば、図４に示すように、通常“０Ｆ”ｈの８ビットデータ（０が４ビット、１が４ビット）が出力されていたとすれば、その最上位ビットを最下位ビットにローテーションさせて、一時的に“０”が３ビットの“１Ｅ”ｈになって８ビットのパラレルカウント値が位相変調信号としてマルチプレクサ５に入力されることになり、マルチプレクサ５の出力は１回だけ分周比−１された状態、すなわち、１クロックだけ位相が進んだ位相変動信号として位相検出器２に出力される。
【００５１】
位相検出器２に入力される位相変動信号の分周比が“−１”変化したことにより、位相検出器２からは１クロック分進んだ位相差信号がループフィルタ回路３に出力され、ループフィルタ回路３からは１クロック分進んだ電圧信号が電圧制御発振器４に出力されて、電圧制御発振器４からは１クロック分進んだ位相を補正しようとして出力信号周波数を下げ、帰還クロック信号は少しずつ位相が引き戻される。そして、位相検出回路２に入力される基準クロック信号と帰還クロック信号との位相が所定の位相に戻ったときに、電圧制御発振器４の出力は１クロック分遅れたことになる。
【００５２】
したがって、変調信号発生部６からマルチプレクサ５に与えられる変調信号である８ビットパラレルデータを連続的にローテーションさせるようにすれば、マルチプレクサ５から位相検出器２に１／８の分周比で出力される帰還クロック信号を連続的にシフトさせることができ、電圧制御発振器４から出力される出力信号のクロックを任意なクロック分位相変動させた状態で出力させることが可能になる。
【００５３】
以上のように、本実施の形態における位相変動発生回路１では、位相検出器２に入力させる出力信号の分周信号（位相変動信号）を、位相検出器２における比較周波数範囲に制限されないマルチプレクサ５及び変調信号発生部６により生成する構成としたため、出力信号の位相を自由に変動させることができる。
【００５４】
特に、位相変動発生回路１では、位相比較周波数に関係なく１クロック分の位相変動を出力信号に与えることを可能としたことにより、上記ＩＴＵ−Ｔ勧告のＯ．１７１，２で規定されたＳＤＨの２．５ＧＨｚのビットレートに対応させる伝送系において、５７６００ＵＩ（ユニットインターバル）という非常に大きなワンダを評価対象の装置に与えることが可能になる。
【００５５】
その結果、位相検出器２に入力させる分周クロック信号の分周比を従来のＰＬＬ回路よりも小さく設定でき、位相変動発生回路の設計が容易になる。
【００５６】
なお、上記実施の形態の位相変動発生回路１において設定した入力信号や出力信号の周波数や、位相変動信号のビット数などは、特に限定されるものではなく、位相変動発生回路１が利用される伝送系に対応させて設定変更可能であることは勿論である。
【００５７】
【発明の効果】
請求項１記載の発明の位相変動発生回路、及び請求項４記載の発明の位相変動発生方法によれば、位相検出における比較周波数範囲に制限されることなく、出力するクロック信号の位相を自由に変動させることができる。
【００５８】
請求項２記載の発明の位相変動発生回路、及び請求項５記載の発明の位相変動発生方法によれば、位相比較周波数に関係なく任意な位相変動を出力信号に与えることが可能になり、例えば、非常に大きなワンダを高速ビットレートの伝送系に与えることが可能になる。
【００５９】
請求項３記載の発明の位相変動発生回路によれば、位相可変量を位相検出回路に入力される基準クロック信号に基づく位相比較周波数と関係なく設定できるため、帰還クロック信号の分周比を従来のＰＬＬ回路よりも小さく設定でき、位相変動発生回路の設計が容易になる。
【図面の簡単な説明】
【図１】本発明を適用した一実施の形態における位相変動発生回路１の回路構成を示すブロック図である。
【図２】図１の変調信号発生部６内の回路構成を示すブロック図である。
【図３】図２の制御部６５内の回路構成を示すブロック図である。
【図４】図１の位相変動発生回路１から出力されたビットデータの一例を示した図である。
【図５】従来の位相変動発生回路１００の回路構成を示すブロック図である。
【図６】図５のＰＬＬ回路１０１内の回路構成を示す図である。
【符号の説明】
１    位相変動発生回路
２    位相検出器
３    ループフィルタ回路
４    電圧制御発振器
５    マルチプレクサ
６    変調信号発生器
６１    ＤＤＳ
６２    Ｄ／Ａコンバータ
６３    乗算器
６４    Ａ／Ｄコンバータ
６５    制御部
６５１  コンパレータ
６５２  １／Ｎカウンタ
６５３  シフトレジスタ
６５４  監視部
【図１】
0004206558.tif 000002
【図２】
0004206558.tif 000003
【図３】
0004206558.tif 000004
【図４】
0004206558.tif 000005
【図５】
0004206558.tif 000006
【図６】
0004206558.tif 000007