(57)【特許請求の範囲】
【請求項１】
所定のクロック信号の立ち上がり又は立ち下がりエッジの一方をトリガとして駆動するとともに第１のパラレルデータを元シリアルデータパルスに変換する第１のパラレルシリアル変換手段と、
上記所定のクロック信号の立ち上がり又は立ち下がりエッジの他方をトリガとして駆動するとともに第２のパラレルデータをパルス幅調整用シリアルデータパルスに変換する第２のパラレルシリアル変換手段と、
上記元シリアルデータパルスの少なくとも一方側のエッジとパルス幅調整用シリアルデータパルスのエッジとの間において上記元シリアルデータパルスの幅を増減させるパルス幅調整手段と、
上記パルス幅調整手段にて幅が調整されたパルスをシリアルデータパルスとして出力するシリアルデータ出力手段と、
上記所定のクロック信号線に対して複数の信号遅延素子を介在させて当該クロック信号の立ち上がりと立ち下がりエッジが遅延した複数のタイミングの遅延パルスを得る第ｎ段クロック信号遅延手段（ｎは自然数）と、
当該複数のタイミングの遅延パルスのなかで、上記クロック信号の半周期の１／Ｎ（Ｎはｎの最大値＋１）を単位とした遅延量を得るための遅延パルスであって、パルス波形成形装置の駆動時に使用される特定の遅延パルスを指示するタイミング選択信号によって当該指示された遅延パルスを通過させる第ｎ段遅延パルスゲート（ｎは自然数）と、
上記第ｎ段遅延パルスゲートを通過した遅延パルスを第ｎ＋１段クロック信号遅延手段のクロック信号線に入力することによって当該遅延パルスをより後段に入力する回路をｎ段（ｎは自然数）繰り返す遅延パルス入力手段と、
上記第ｎ段遅延パルスゲートが出力する複数のタイミングの遅延パルスのそれぞれについて上記クロック信号の半周期遅延させて出力する遅延部と、
上記クロック信号の半周期の１／Ｎ（Ｎはｎの最大値＋１）を単位としてパルス幅を増加させるべく上記第ｎ段遅延パルスゲートのいずれかを指示する遅延クロック選択信号に応じて上記第ｎ段遅延パルスゲートあるいは上記遅延部が出力するいずれかの遅延パルスを選択出力する遅延クロック選択手段と、
上記シリアルデータ出力手段が出力するシリアルデータパルスの少なくとも一方側のエッジと上記遅延クロック選択手段にて選択出力された遅延パルスのエッジとの間において上記シリアルデータパルスの幅を増減させ、高分解能シリアルデータパルスとして出力する高分解能シリアルデータパルス出力手段とを具備することを特徴とするパルス波形成形装置。
【請求項２】
上記高分解能シリアルデータパルスは、レーザープリンタにおける主走査方向のレーザー幅を調整するデータとして使用されることを特徴とする上記請求項１に記載のパルス波形成形装置。
【請求項３】
上記第２のパラレルシリアル変換手段は上記立ち上がり又は立ち下がりエッジの一方で駆動するシフトレジスタとその出力をラッチするとともに上記立ち上がり又は立ち下がりエッジの他方で駆動するフリップフロップとを具備することを特徴とする上記請求項１または請求項２のいずれかに記載のパルス波形成形装置。
【請求項４】
上記パルス幅調整手段と高分解能シリアルデータパルス出力手段とのいずれか又は組み合わせにおいて、幅が調整されるパルスのエッジと比較されるパルスのエッジとが異なるタイミングであることを特徴とする上記請求項１〜請求項３のいずれかに記載のパルス波形成形装置。
【請求項５】
上記信号遅延素子は、偶数個のインバータ素子を備えるバッファであることを特徴とする上記請求項１〜請求項４のいずれかに記載のパルス波形成形装置。
【請求項６】
上記タイミング選択信号は、各ビットのオンオフによって遅延パルスを指示するレジスタからのパラレル出力信号であることを特徴とする上記請求項１〜請求項５のいずれかに記載のパルス波形成形装置。
【請求項７】
上記複数の信号遅延素子は、当該複数の信号遅延素子によって最も遅延された信号と無遅延の信号との時間間隔が遅延パルスの必要遅延時間間隔の３／２以下であるような個数であることを特徴とする上記請求項１〜請求項６のいずれかに記載のパルス波形成形装置。
【請求項８】
各ドット毎の階調に対応した主走査方向のレーザー幅を指示したシリアルビデオデータによってプリンタエンジンでのレーザー出力を制御して印刷を行うレーザープリンタであって、
所定のクロック信号の立ち上がり又は立ち下がりエッジの一方をトリガとして駆動するとともに第１のパラレルデータを上記シリアルビデオデータにおいて必要とする分解能より低分解能であって上記クロック信号の周期と同じ長さを単位としてパルス幅が変動する元シリアルデータパルスに変換する第１のパラレルシリアル変換手段と、
上記所定のクロック信号の立ち上がり又は立ち下がりエッジの他方をトリガとして駆動するとともに、第２のパラレルデータを上記元シリアルデータパルスの少なくとも一方側のエッジに対して上記所定のクロック信号の半周期分離れたエッジを有し上記クロック信号の周期と同じ長さを単位としてパルス幅が変動するパルス幅調整用シリアルデータパルスに変換する第２のパラレルシリアル変換手段と、
上記元シリアルデータパルスの少なくとも一方側のエッジとパルス幅調整用シリアルデータパルスのエッジとの間において上記元シリアルデータパルスの幅を増減させるパルス幅調整手段と、
上記パルス幅調整手段にて幅が調整されたパルスをシリアルデータパルスとして出力するシリアルデータ出力手段と、
上記所定のクロック信号線に対して複数の信号遅延素子を介在させて当該クロック信号の立ち上がりと立ち下がりエッジが遅延した複数のタイミングの遅延パルスを得る第ｎ段クロック信号遅延手段（ｎは自然数）と、
当該複数のタイミングの遅延パルスのなかで、上記クロック信号の半周期の１／Ｎ（Ｎはｎの最大値＋１）を単位とした遅延量を得るための遅延パルスであって、レーザプリンタの駆動時に使用される特定の遅延パルスを指示するタイミング選択信号によって当該指示された遅延パルスを通過させる第ｎ段遅延パルスゲート（ｎは自然数）と、
上記第ｎ段遅延パルスゲートを通過した遅延パルスを第ｎ＋１段クロック信号遅延手段のクロック信号線に入力することによって当該遅延パルスをより後段に入力する回路をｎ段（ｎは自然数）繰り返す遅延パルス入力手段と、
上記第ｎ段遅延パルスゲートが出力する複数のタイミングの遅延パルスのそれぞれについて上記クロック信号の半周期遅延させて出力する遅延部と、
上記シリアルデータパルスに対して上記クロック信号の半周期の１／Ｎ（Ｎはｎの最大値＋１）を単位としてパルス幅を増加させるべく上記第ｎ段遅延パルスゲートのいずれかを指示する遅延クロック選択信号に応じて上記第ｎ段遅延パルスゲートあるいは上記遅延部が出力するいずれかの遅延パルスを選択出力する遅延クロック選択手段と、
上記シリアルデータ出力手段が出力するシリアルデータパルスの少なくとも一方側のエッジと上記遅延クロック選択手段にて選択出力された遅延パルスのエッジとの間において上記シリアルデータパルスの幅を増減させ、高分解能のシリアルビデオデータとしてプリンタエンジンに出力する高分解能シリアルビデオデータ出力手段とを具備することを特徴とするレーザープリンタ。
【請求項９】
所定のクロック信号の立ち上がり又は立ち下がりエッジの一方をトリガとして駆動する回路にて第１のパラレルデータを元シリアルデータパルスに変換し、
上記所定のクロック信号の立ち上がり又は立ち下がりエッジの他方をトリガとして駆動する回路にて第２のパラレルデータをパルス幅調整用シリアルデータパルスに変換し、
上記元シリアルデータパルスの少なくとも一方側のエッジと上記パルス幅調整用シリアルデータパルスのエッジとの間において上記元シリアルデータパルスの幅を増減させ、
当該幅が調整されたパルスをシリアルデータパルスとして出力し、
上記所定のクロック信号を複数の信号遅延素子にて遅延させて当該クロック信号の立ち上がりと立ち下がりエッジが遅延した複数のタイミングの遅延パルスを生成して所定の遅延パルスゲートに上記複数のタイミングの遅延パルスのなかで、上記クロック信号の半周期の１／Ｎ（Ｎはｎの最大値＋１）を単位とした遅延量を得るための遅延パルスであって、パルス波形成形装置の駆動時に使用される特定の遅延パルスを指示するタイミング選択信号を入力して当該指示された遅延パルスを通過させるとともに当該遅延パルスをより後段に入力する回路をｎ段（ｎは自然数）繰り返し、かつ、この複数のタイミングの遅延パルスのそれぞれについて上記クロック信号の半周期遅延させ、上記クロック信号の半周期の１／Ｎ（Ｎはｎの最大値＋１）を単位としてパルス幅を増加させるべく上記ｎ段の遅延パルスゲートのいずれかを指示する遅延クロック選択信号に応じて上記第ｎ段遅延パルスゲートあるいは上記遅延部が出力するいずれかの遅延パルスを選択出力し、
上記シリアルデータパルスの少なくとも一方側のエッジと上記選択出力された遅延パルスのエッジとの間において上記シリアルデータパルスの幅を増減させ、高分解能シリアルデータパルスとして出力することを特徴とするパルス波形成形方法。
【請求項１０】
各ドットに対応した主走査方向のレーザー幅を指示したシリアルビデオデータによってプリンタエンジンでのレーザー出力を制御して印刷を行うレーザープリンタのシリアルビデオデータ生成方法であって、
所定のクロック信号の立ち上がり又は立ち下がりエッジの一方をトリガとして駆動する回路にて、第１のパラレルデータを上記シリアルビデオデータにおいて必要とする分解能より低分解能であって上記クロック信号の周期と同じ長さを単位としてパルス幅が変動する元シリアルデータパルスに変換し、
上記所定のクロック信号の立ち上がり又は立ち下がりエッジの他方をトリガとして駆動する回路にて、第２のパラレルデータを上記元シリアルデータパルスの少なくとも一方側のエッジに対して上記所定のクロック信号の半周期分離れたエッジを有し上記クロック信号の周期と同じ長さを単位としてパルス幅が変動するパルス幅調整用シリアルデータパルスに変換し、
上記元シリアルデータパルスの少なくとも一方側のエッジと上記パルス幅調整用シリアルデータパルスのエッジとの間において上記元シリアルデータパルスの幅を増減させ、
上記幅が調整されたパルスをシリアルデータパルスとして出力し、
上記所定のクロック信号を複数の信号遅延素子にて遅延させて当該クロック信号の立ち上がりと立ち下がりエッジが遅延した複数のタイミングの遅延パルスを生成して所定の遅延パルスゲートに上記複数のタイミングの遅延パルスのなかで、上記クロック信号の半周期の１／Ｎ（Ｎはｎの最大値＋１）を単位とした遅延量を得るための遅延パルスであって、レーザプリンタの駆動時に使用される特定の遅延パルスを指示するタイミング選択信号を入力して当該指示された遅延パルスを通過させるとともに当該遅延パルスをより後段に入力する回路をｎ段（ｎは自然数）繰り返し、かつ、この複数のタイミングの遅延パルスのそれぞれについて上記クロック信号の半周期遅延させ、上記シリアルデータパルスに対して上記クロック信号の半周期の１／Ｎ（Ｎはｎの最大値＋１）を単位としてパルス幅を増加させるべく上記第ｎ段の遅延パルスゲートのいずれかを指示する遅延クロック選択信号に応じて上記第ｎ段遅延パルスゲートあるいは上記遅延部が出力するいずれかの遅延パルスを選択出力し、
上記シリアルデータパルスの少なくとも一方側のエッジと上記選択出力された遅延パルスのエッジとの間において上記シリアルデータパルスの幅を増減させ、高分解能のシリアルビデオデータとしてプリンタエンジンに出力することを特徴とするレーザープリンタのシリアルビデオデータ生成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パルス波形成形装置、レーザープリンタ、パルス波形成形方法およびレーザープリンタのシリアルビデオデータ生成方法に関し、特にレーザープリンタのビデオ信号の生成に使用して好適なパルス波形成形装置、レーザープリンタ、パルス波形成形方法およびレーザープリンタのシリアルビデオデータ生成方法に関する。
【０００２】
【従来の技術】
レーザープリンタで高画質の印刷を行うために、従来からプリンタエンジンの解像度以上の分解能でレーザー出力を制御する技術が開示されている。すなわちプリンタエンジンでの１ドットについて１ビットよりさらに高分解能のシリアルデータを与え、当該高分解能のシリアルデータでレーザー出力を制御することによって１ドットについてより精細な階調表現を行っている。この高分解能のシリアルデータはパルス波形成形装置によって生成され、所定のビデオクロックより細かい分解能のデータである。カラーレーザープリンタで充分な画質を得るために、例えば、プリンタエンジンでの解像度が６００ｄｐｉである場合に１／６４程度の分解能が要求される。
【０００３】
【発明が解決しようとする課題】
上述した従来の技術においては、例えば２１ＭＨｚのビデオクロックについて１／６４の分解能を実現しようとすると１３４４ＭＨｚ（立ち上がり／立ち下がりの双方を使用する場合は６７２ＭＨｚ）という非常に高周波のクロック発生回路が必要である。この周波数を有するクロック信号を得るために従来はＰＬＬ等の分周によって周波数を変調する高性能変調用ＩＣを使用していたが、このＩＣは回路規模が大きいとともに高コストである。
本発明は、上記課題にかんがみてなされたもので、簡易な構成によって低コストで必要とする分解能を得ることが可能なパルス波形成形装置、レーザープリンタ、パルス波形成形方法およびレーザープリンタのシリアルビデオデータ生成方法の提供を目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するため、所定のクロック信号の立ち上がり又は立ち下がりエッジの一方をトリガとして駆動するとともに第１のパラレルデータを元シリアルデータパルスに変換する第１のパラレルシリアル変換手段と、上記所定のクロック信号の立ち上がり又は立ち下がりエッジの他方をトリガとして駆動するとともに第２のパラレルデータをパルス幅調整用シリアルデータパルスに変換する第２のパラレルシリアル変換手段と、上記元シリアルデータパルスの少なくとも一方側のエッジとパルス幅調整用シリアルデータパルスのエッジとの間において上記元シリアルデータパルスの幅を増減させるパルス幅調整手段と、上記パルス幅調整手段にて幅が調整されたパルスをシリアルデータパルスとして出力するシリアルデータ出力手段とを具備する構成を採用可能である。
【０００５】
すなわち、第１のパラレルシリアル変換手段と第２のパラレルシリアル変換手段との駆動エッジが異なっているので、第１のパラレルシリアル変換手段が出力する元シリアルデータパルスと第２のパラレルシリアル変換手段が出力するパルス幅調整用シリアルデータパルスとでは異なるタイミングにエッジが存在する。従って、信号周期の半周期毎に立ち上がりエッジと立ち下がりエッジが出現する所定のクロック信号においては、元シリアルデータパルスの少なくとも一方側のエッジとパルス幅調整用シリアルデータパルスのエッジとの間において元シリアルデータパルスの幅を増減することによって当該元シリアルデータについて上記所定のクロック信号の半周期を単位としてパルス幅を調整したシリアルデータパルスを得ることができる。かかる構成は、高性能のＰＬＬを必要とせず、構成が容易であるとともに低コストで実現可能である。
【０００６】
ここで、所定のクロック信号は一定周期のパルス信号であれば良く、所定の発振器の発振出力を使用する他、当該発振出力に対して第１，第２のパラレルシリアル変換手段に入力する前段において簡易なＰＬＬで比較的低倍率の周波数逓倍を行っても良い。また、第１，第２のパラレルシリアル変換手段はパラレルシリアル変換を実施することができればよく、シフトレジスタまたはシフトレジスタと他の回路との組み合わせ等によって構成することができる。一般の同期回路設計では立ち上がりエッジを使用するので、回路を構成する要素をできるだけ立ち上がりエッジで駆動する構成が好ましい。
【０００７】
パルス幅調整手段では、２つのパルスのエッジ間において一方のパルスの幅を増減させることができればよく、幅調整後のパルス波形を崩さないためには２つのパルスについて双方とも立ち上がりエッジで比較するか、双方とも立ち下がりエッジで比較する構成にすることが好ましい。また、パルスのハイレベル部分を基準にして考えると、ハイレベルの時間が増えるようにパルス幅を調整したときにパルスを付加したと言え、ハイレベルの時間が減少するようにパルス幅を調整したときにパルスを一部削除したと言える。ローレベルを基準にして考えると、ローレベルの時間が増えるようにパルス幅を調整したときにパルスを付加したと言え、ローレベルの時間が減少するようにパルス幅を調整したときにパルスを一部削除したと言える。
【０００８】
これらのいずれの処理についても２つのパルスのエッジ間で元シリアルデータパルスの幅を増減することによって実現されると言える。一方、上記ハイレベル基準，ローレベル基準のいずれにおいても２つのパルスを所定の論理回路に入力する構成等によってパルス幅調整を実現することができるが、論理回路においてパルス幅の付加と一部削除を行うためにはパルス幅を付加するためのパルス幅調整用シリアルデータパルスとパルス幅を一部削除するためのパルス幅調整用シリアルデータパルスとを生成すると好適である。
【０００９】
また、本発明の目的を達成するため、所定のクロック信号線に対して複数の信号遅延素子を介在させて当該クロック信号の立ち上がりと立ち下がりエッジが遅延した複数のタイミングの遅延パルスを得るクロック信号遅延手段と、当該複数のタイミングの遅延パルスのいずれかを指示するタイミング選択信号によって当該指示された遅延パルスを通過させる遅延パルスゲートとを具備する構成としてもよい。すなわち、遅延素子を使用すればクロック信号を遅延させた遅延パルスを得ることができ、この遅延パルスとクロック信号とを組み合わせることにより遅延パルスの遅延量を単位としてクロック信号のパルス幅を増減させたシリアルデータを容易に得ることができる。
【００１０】
また、信号遅延素子は複数個使用され、複数の遅延量すなわち複数のタイミングの遅延パルスを得るとともに、タイミング選択信号によって遅延パルスのいずれかを指示する。従って、回路作成後においても遅延パルスの遅延時間は限定されず、目的にあった所望の遅延時間となっている遅延パルスを選択することができる。一般に、遅延素子による遅延時間は温度や素子配置等に影響され、積極的に所望の遅延値になるように制御することは困難であるが、本発明においては複数の遅延パルスの中から所望の遅延パルスを選択することができるので、本発明によって得られる遅延パルスの使用目的に最もふさわしい遅延量を容易に選択することができる。
【００１１】
ここで、遅延素子はクロック信号を遅延させることができれば良く、種々の素子が採用可能である。例えば、バッファやＮＯＴ，ＮＡＮＤ等の素子や信号線の距離，負荷等によって実現可能である。遅延パルスゲートは上記複数のタイミングの遅延パルスのいずれかを通過させることができればよく、タイミング選択信号と特定の遅延パルスとを入力としたＡＮＤゲートの組み合わせであっても良いし、むろん他の素子によって論理回路を形成しても良い。
【００１２】
このようにして遅延パルスを得ると遅延素子数を増やすことによって選択可能な遅延時間も増加させることができるが、単に選択可能な遅延時間を増加させるだけではなく、上記高分解能のシリアルデータを生成するために好適な構成の一例として、上記クロック信号遅延手段および遅延パルスゲートと略同構成の回路を少なくとも１つ以上構成して第ｎ段の遅延回路（ｎは２以上の自然数）とし、第ｎ−１段の遅延パルスゲートを通過した遅延パルスを第ｎ段の遅延回路のクロック信号線に入力する構成としてもよい。
【００１３】
すなわち、クロック信号遅延手段と遅延パルスゲートとの組み合わせを１段として２段以上の組み合わせを構成することによって、複数の遅延パルスを利用可能になる。例えば、３段の組み合わせを構成すれば、無遅延のパルスと１〜３段の遅延パルスとを得ることができ、無遅延のパルスのエッジから所定時間間隔に１〜３段目の遅延パルスのエッジが存在するように構成することにより、当該所定時間間隔の１／４の分解能を実現することができる。むろん、１〜３段の各遅延パルスにおいては各段の遅延パルスゲートで適宜所望の遅延パルスを選択することによって遅延量を微調整することができる。また、各段に対するタイミング選択信号を同一にして全段で同数の信号遅延素子を使用しても良いし、各段でタイミング選択信号を変更して各段での信号遅延素子数を任意数としても良い。
【００１４】
上述の構成においては容易に所定のクロック信号の半周期を単位としてパルス幅を増減させたシリアルデータパルスを得ることができ、また、遅延によってより高分解能のエッジを有するクロック信号を容易に得ることができる。これらを組み合わせると、非常に容易に高分解能のシリアルデータパルスを得ることができる。かかる構成として請求項１にかかる発明は、所定のクロック信号の立ち上がり又は立ち下がりエッジの一方をトリガとして駆動するとともに第１のパラレルデータを元シリアルデータパルスに変換する第１のパラレルシリアル変換手段と、上記所定のクロック信号の立ち上がり又は立ち下がりエッジの他方をトリガとして駆動するとともに第２のパラレルデータをパルス幅調整用シリアルデータパルスに変換する第２のパラレルシリアル変換手段と、上記元シリアルデータパルスの少なくとも一方側のエッジとパルス幅調整用シリアルデータパルスのエッジとの間において上記元シリアルデータパルスの幅を増減させるパルス幅調整手段と、上記パルス幅調整手段にて幅が調整されたパルスをシリアルデータパルスとして出力するシリアルデータ出力手段と、上記所定のクロック信号線に対して複数の信号遅延素子を介在させて当該クロック信号の立ち上がりと立ち下がりエッジが遅延した複数のタイミングの遅延パルスを得る第ｎ段クロック信号遅延手段（ｎは自然数）と、当該複数のタイミングの遅延パルスのなかで、上記クロック信号の半周期の１／Ｎ（Ｎはｎの最大値＋１）を単位とした遅延量を得るための遅延パルスであって、パルス波形成形装置の駆動時に使用される特定の遅延パルスを指示するタイミング選択信号によって当該指示された遅延パルスを通過させる第ｎ段遅延パルスゲート（ｎは自然数）と、上記第ｎ段遅延パルスゲートを通過した遅延パルスを第ｎ＋１段クロック信号遅延手段のクロック信号線に入力することによって当該遅延パルスをより後段に入力する回路をｎ段（ｎは自然数）繰り返す遅延パルス入力手段と、上記第ｎ段遅延パルスゲートが出力する複数のタイミングの遅延パルスのそれぞれについて上記クロック信号の半周期遅延させて出力する遅延部と、上記クロック信号の半周期の１／Ｎ（Ｎはｎの最大値＋１）を単位としてパルス幅を増加させるべく上記第ｎ段遅延パルスゲートのいずれかを指示する遅延クロック選択信号に応じて上記第ｎ段遅延パルスゲートあるいは上記遅延部が出力するいずれかの遅延パルスを選択出力する遅延クロック選択手段と、上記シリアルデータ出力手段が出力するシリアルデータパルスの少なくとも一方側のエッジと上記遅延クロック選択手段にて選択出力された遅延パルスのエッジとの間において上記シリアルデータパルスの幅を増減させ、高分解能シリアルデータパルスとして出力する高分解能シリアルデータパルス出力手段とを具備する構成としてある。
【００１５】
すなわち、上述の構成によってクロック信号の立ち上がりおよび立ち下がりのいずれのタイミングにおいてもエッジを有するシリアルデータパルスを生成し、クロック信号の周波数より高分解能の遅延パルスを得るとともに、上記シリアルデータパルスの少なくとも一方側のエッジと上記遅延パルスのエッジとの間において上記シリアルデータパルスの幅を増減する。従って、シリアルデータパルスの両端の少なくとも一方にてパルス幅を調整することができる。この増減幅は遅延パルスとシリアルデータパルスとのずれ量に依存しているので、クロック信号の１／２周期を単位としたシリアルデータパルスの幅をさらに高分解能で制御して高分解能シリアルデータパルスを生成することができる。
【００１６】
具体的には、シリアルデータパルスにおいてはクロック信号の立ち上がりおよび立ち下がりエッジを使用するのでクロック信号の１／２の分解能になる。ここで、遅延パルスとして第１〜第３の遅延パルスのエッジがクロック信号の隣り合う立ち上がりおよび立ち下がりエッジの時間間隔内に存在するように構成することによって、この時間間隔の１／４の分解能でパルス幅を調整して高分解能シリアルデータパルスとすることができるので、クロック信号から見ると１／８の分解能のデータパルスを使用することができる。レーザープリンタに本発明を使用する場合、簡易な構成のＰＬＬ等でビデオクロックを１／８の分解能としておき、この信号を上記所定のクロック信号とすれば、非常に簡易な構成で高分解能シリアルデータパルスをビデオクロックの１／６４の分解能とすることができる。
【００１７】
さらに、請求項２にかかる発明では、上記高分解能シリアルデータパルスは、レーザープリンタにおける主走査方向のレーザー幅を調整するデータとして使用される構成としてある。すなわち、所定のビデオクロックの周期でドットのオンオフを指示して階調を表現するレーザープリンタにおいて、各ドットについて高分解能シリアルデータパルスで主走査方向のレーザー幅を指定することによって、各ドットについてのオンオフのみならず、さらに詳細な階調表現をすることができる。むろん、ビデオクロックを前もって簡易なＰＬＬ等で分周した後に本発明を適用して高分解能の階調表現をしても良い。
【００１８】
上記第２のパラレルシリアル変換手段は、第１のパラレルシリアル変換手段と異なるエッジをトリガとして駆動してパラレルシリアル変換を行うことができればよく、その具体例として請求項３にかかる発明では、上記第２のパラレルシリアル変換手段は上記立ち上がり又は立ち下がりエッジの一方で駆動するシフトレジスタとその出力をラッチするとともに上記立ち上がり又は立ち下がりエッジの他方で駆動するフリップフロップとを具備する構成としてある。
【００１９】
すなわち、パラレルシリアル変換を実施可能なシフトレジスタと当該シフトレジスタの駆動エッジと異なるエッジをトリガとして駆動するフリップフロップにて第２のパラレルシリアル変換手段を構成している。かかる構成によれば、シフトレジスタの駆動エッジを上記第１のパラレルシリアル変換手段と同一エッジに構成しつつもフリップフロップによってそのエッジと異なるエッジで第２のパラレルシリアル変換手段からの出力を得ることができる。この結果、例えば同期回路の大半を立ち上がりエッジによる駆動に統一しつつ、一部のフリップフロップのみを立ち下がりエッジによる駆動にして回路を構成することが可能になり、同期回路の構成上便利である。
【００２０】
さらに、本発明においてパルスの幅を調整するに当たり、好適な構成例として請求項４にかかる発明では、上記パルス幅調整手段と高分解能シリアルデータパルス出力手段とのいずれか又は組み合わせにおいて、幅が調整されるパルスのエッジと比較されるパルスのエッジとが異なるタイミングである構成としてある。ここで、幅が調整されるパルスは上記第１のパラレルシリアル変換手段が出力する元シリアルデータパルスやシリアルデータ出力手段が出力するシリアルデータパルスである。比較されるパルスは上記第２のパラレルシリアル変換手段が出力するパルス幅調整用シリアルデータパルスや上記遅延パルスである。
【００２１】
すなわち、パルス幅の増減はクロック信号の立ち上がりまたは立ち下がりエッジをトリガとして実行されるが、同じタイミングにエッジが存在するパルス同士を組み合わせてパルスの付加や削除を行うとグリッチの原因となるところ、エッジタイミングの異なるパルス同士を比較することによってグリッチを防止することができる。例えば、同一タイミングに立ち下がりエッジが存在するパルスと立ち上がりエッジが存在するパルスとでＯＲを取ると、ＯＲの結果生成されたパルスにおいて当該エッジのタイミングでスパイク状のレベル変動が現れたり、あるタイミングに立ち下がりエッジが存在するパルスから同一タイミングに立ち上がりエッジが存在するパルスを削除すると、この結果生成されたパルスから離れたタイミングでスパイク状のレベル変動が現れたりするが、かかるレベル変動の発生を防止することができる。
【００２２】
さらに、上記信号遅延素子は信号の立ち上がりおよび立ち下がりエッジのタイミングを遅らせることができればよいが、その好適な具体例として請求項５にかかる発明では、上記信号遅延素子は、偶数個のインバータ素子を備えるバッファである構成としてある。すなわち、信号線に種々の素子を介装すること等によって遅延素子として機能させることができるが、偶数個のインバータ素子によれば信号を遅延させるとともに信号の入出力によってレベル反転をさせることなく信号を伝達することができる。さらに、インバータ素子や反転を伴わないバッファにおいて一般的には立ち上がりエッジと立ち下がりエッジとで遅延量が異なるので、奇数個のインバータ素子や反転を伴わないバッファにて遅延を行うとパルスの両エッジの形状が変化し、パルス波形が崩れるが、偶数個のインバータ素子によれば、元のパルスの立ち上がりおよび立ち下がりエッジについて同数回の反転がなされるので、両エッジの形状が維持される。
【００２３】
さらに、請求項６にかかる発明では、上記タイミング選択信号は、各ビットのオンオフによって遅延パルスを指示するレジスタからのパラレル出力信号である構成としてある。すなわち、レジスタのパラレル出力信号を利用すれば、当該パラレル出力信号の各ビットのオンオフによって容易に遅延パルスを指示することができる。また、所望のビットをオンオフするようにレジスタをセットすることができればよいので、当該ビットのオンオフを示すデータを予め不揮発性のＲＯＭやＥＥＰＲＯＭ等に記録しておくことによって、パルス波形成形装置の作成者所望の遅延パルスを選択することができる。パルス波形成形装置を組み込んだレーザープリンタ等を使用中に、ソフトウェア等によってレジスタのビット値を調整する構成とすることにより、パルス波形成形装置の出荷後においてエンドユーザー所望の遅延パルスを選択可能に構成することもできる。
【００２４】
さらに、請求項７にかかる発明では、上記複数の信号遅延素子は、当該複数の信号遅延素子によって最も遅延された信号と無遅延の信号との時間間隔が遅延パルスの必要遅延時間間隔の３／２以下であるような個数である構成としてある。すなわち、信号遅延素子の数を増加すると遅延時間を任意に増加させることができるが、本発明において複数の信号遅延素子を設けるのは、複数の信号遅延素子によればそのいずれかの遅延時間が必要遅延時間に合致しているからであり、必要遅延時間と比較して非常に長い時間の遅延となるように信号遅延素子を設けるのは無駄である。
【００２５】
そこで、無遅延の信号と最も遅延された信号との時間間隔が必要遅延時間間隔の３／２以下程度になるような信号遅延素子数とすれば充分である。具体的には、ある周期の１／４の分解能で高分解能シリアルデータパルスを得る場合には、当該周期の１／４が遅延パルスの必要遅延時間となり、最も遅延した遅延パルスのエッジが無遅延のパルスのエッジから３／８周期以下に存在すれば充分である。むろん、実際の遅延時間は温度や素子配置等に影響を受け、組み付け後でなければ正確な遅延時間が分からないが、この目安を採用することによって信号遅延素子数を必要以上に多くすることなく回路を構成することができる。
【００２６】
また、請求項８にかかる発明のように、シリアルデータ出力手段によってクロック信号の立ち上がりのみならず立ち下がりにもエッジが存在しうるシリアルデータパルスを得るとともに、このシリアルデータパルスと遅延パルスとのずれ量を単位としてパルス幅を増減することによってクロック信号と比較してより高分解能のシリアルビデオデータを得ることができ、レーザープリンタにおいてより高精細に画像を印刷することができる。むろんここでも、ビデオクロックを前もって簡易なＰＬＬ等で分周した後に上記所定のクロック信号とする構成等を採用可能である。むろん、請求項８にかかる発明において請求項３〜請求項７に対応させた構成を採用することも可能である。
【００２７】
このように駆動エッジの異なる回路，遅延素子またはこれらの組み合わせにてクロック信号の周期より高分解能のパルス波形を成形する手法は必ずしも実体のあるパルス波形成形装置，レーザープリンタに限られる必要はなく、その方法としても機能することは容易に理解できる。このため、請求項９〜請求項１０にかかる発明は、上述したパルス波形成形装置やレーザープリンタを実現する方法を提供する構成としてある。すなわち、必ずしも実体のある装置に限らず、方法としても有効である。むろん、請求項２〜請求項７に対応させた構成とすることも可能である。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、目的にあった所望の遅延時間となっている遅延パルスを選択することができ、遅延量を単位としてクロック信号のパルス幅を増減させることが可能なパルス波形成形装置およびパルス波形成形方法を提供することができる。
さらに、高分解能でパルス幅を増減させつつパルス波形を成形することができる。
【００２９】
さらに、請求項１，請求項９にかかる発明によれば、信号周期の半周期毎に立ち上がりエッジと立ち下がりエッジが出現する所定のクロック信号を使用して、容易かつ低コストに当該クロック信号の半周期を単位としてパルス幅を増減させたシリアルデータパルスを生成可能なパルス波形成形装置およびパルス波形成形方法を提供することができる。また、容易かつ低コストに高分解能のシリアルデータパルスを得ることができる。
さらに、請求項２にかかる発明によれば、各ドットについてのオンオフのみならず、さらに詳細な階調表現をすることが可能なレーザープリンタを提供することができる。
さらに、請求項３にかかる発明によれば、大半の回路を共通の駆動エッジとして同期回路を簡易に構成しつつ容易にパラレルシリアル変換手段を構成することができる。
さらに、請求項４にかかる発明によれば、グリッチを防止することができる。
【００３０】
さらに、請求項５にかかる発明によれば、パルスの形状を維持することができる。
さらに、請求項６にかかる発明によれば、容易に遅延パルスを指示することができ、パルス波形成形装置の作成者所望の遅延パルスを選択したり、エンドユーザー所望の遅延パルスを選択できるように構成可能である。
さらに、請求項７にかかる発明によれば、必要充分な信号遅延素子数とすることができる。
さらに、請求項８，請求項１０にかかる発明によれば、高精細に画像を印刷可能なレーザープリンタを容易に提供可能であり、また、当該レーザープリンタのシリアルビデオデータ生成方法を容易に提供可能である。
【００３１】
【発明の実施の形態】
ここでは、下記の順序に従って本発明の実施の形態について説明する。
（１）レーザープリンタの構成：
（２）パルス波形成形装置の構成：
（３）基本波形生成回路の構成：
（４）遅延波形生成回路の構成：
（５）高分解能シリアルデータ生成回路の構成：
（６）パルス波形成形動作：
【００３２】
（１）レーザープリンタの構成：
図１は本発明にかかるパルス波形成形装置を具備したレーザープリンタの構成を示すブロック図である。レーザープリンタ１０は、データ処理を担う処理系１１とレーザービームの出力や印刷用紙の走査等を担うプリンタエンジン３０等のメカ系とから構成されている。処理系１１ではパソコン等のホスト２０から入力される入力データを処理して画像データに変換する。当該画像データはビデオＩ／Ｆ４０でさらに変換されてプリンタエンジン３０に出力される。プリンタエンジン３０はビデオＩ／Ｆ４０が出力するデータに基づき印刷用紙上に文字やグラフィック等のイメージを印刷する機構であり、各ドット毎に当該データに応じた幅のレーザービームを生成し、当該レーザービームによって走査を行いながら感光ドラムを適宜照射する。
【００３３】
本発明において処理系１１に入力される入力データはパラレルデータであり、処理系１１において各画素の主走査方向のレーザー幅に対応したパラレルデータである画像データが生成される。本発明にかかるパルス波形成形装置はビデオＩ／Ｆ４０に備えられており、当該ビデオＩ／Ｆ４０がシリアルデータの画像データを生成してプリンタエンジン３０に出力する。このために、処理系１１はバスによって接続された入力Ｉ／Ｆ１２とＣＰＵコントローラ１３とメモリコントローラ１４とビデオＩ／Ｆ４０とを備え、さらにＣＰＵコントローラ１３に接続されたＣＰＵ１５とメモリコントローラ１４に接続されたＲＯＭ１６とＲＡＭ１７とを備えている。
【００３４】
本実施形態において入力Ｉ／Ｆ１２は双方向パラレルインターフェースであり、同入力Ｉ／Ｆ１２を介してレーザープリンタ１０とホスト２０とが接続される。ＲＯＭ１６はプログラム収納用のＲＯＭとフォント収納用のＲＯＭとを具備しており、プログラム収納用のＲＯＭには上記ホストから入力される入力データを解釈し、画像データに変換する印刷プログラムとＩＰＬ（Initial Program Loader）等が収納され、フォント収納用のＲＯＭには上記入力データを画像データに変換するためのフォントのビットマップデータ等が収納されている。
【００３５】
ＣＰＵ１５は上記ＲＡＭ１７をワークエリアとして使用しつつ上記ＲＯＭ１６に記憶された印刷プログラムに従って処理を行う。すなわち、このＲＡＭ１７はＣＰＵ１５が入力データを画像データに変換処理する際のワークエリアとなり、入力データが画像データに変換される際の中間データ等が格納されるイメージバッファとなる。この画像データは、ドットマトリクスで表現された画像の各ドットについての主走査方向のレーザー幅すなわち各ドットの階調に対応したパラレルデータ（VD）であり、上記ビデオＩ／Ｆ４０で生成される。
【００３６】
この処理系１１での主な処理は、ホスト２０上で稼働するアプリケーションプログラム等にて実施することも可能である。また、ホスト２０としてはパソコン以外にもデジタルカメラ等種々の機器を採用可能である。さらに、処理系１１の構成としても上記構成に限定されることはなく、例えば入力Ｉ／Ｆ１２としてはパラレルインターフェース以外にもＵＳＢインターフェース等を採用可能である。この場合ＵＳＢコントローラがホストから取得したシリアルデータをパラレルデータに変換し、バスに対して出力する。従ってビデオＩ／Ｆで行う変換はやはりパラレルシリアル変換である。
【００３７】
一方、ビデオＩ／Ｆ４０は画像処理モジュール４１とパルス波形成形部５０とを備えている。画像処理モジュール４１はバスを介して上記入力Ｉ／Ｆ１２から直接的に上記入力データを受信し、色調整やスムージング処理を実行した後に主走査方向のレーザー幅に対応したパラレルデータVDを生成する。さらに当該パラレルデータVDを所定のパラレルデータに変換して出力する。当該変換して出力されるパラレルデータは、後述するようにパルス波形成形部５０にて高分解能のシリアルデータを生成するためにシフトレジスタ等にロードされるデータであり、種々のパラレルデータが生成出力される。パルス波形成形部５０は、画像処理モジュール４１から入力されるパラレルデータおよび所定周波数で発振しているビデオクロックに基づいて上記VDにて指示されたとおりの主走査方向のレーザー幅に対応した各ドットについてのシリアルデータを生成して出力する回路である。ここで出力するシリアルデータは１ドットについて１／６４の分解能で階調を指定可能なデータである。本実施形態において、上記パルス波形成形部５０が本発明にかかるパルス波形成形装置を構成している。
【００３８】
（２）パルス波形成形装置の構成：
以下、パルス波形成形部５０の構成を説明する。図２は、パルス波形成形部５０の構成を示すブロック図である。同図に示すように、パルス波形成形部５０は、基本波形生成回路５１と遅延波形生成回路５２と高分解能シリアルデータ生成回路５３およびレジスタ５４，ＰＬＬ回路５５を備えている。ＰＬＬ回路５５はビデオクロック発振器６０から２１ＭＨｚの発振信号を受信して８逓倍して出力するように構成された回路である。すなわち、ＰＬＬ回路５５からの出力HSCLKは１６８ＭＨｚのクロック信号であり、HSCLKの半周期毎に立ち上がりエッジと立ち下がりエッジとが出現する信号である。また、上記画像処理モジュール４１は、上記VDを変換してPWMDOT,CUTDOT,ADDDOT,PWMSEL,CUTSEL,ADDSEL,WAVESELの各パラレルデータを出力するようになっており、これらのパラレルデータは上記基本波形生成回路５１と高分解能シリアルデータ生成回路５３とに適宜入力される。それぞれの信号の態様は後述する。
【００３９】
基本波形生成回路５１は、シフトレジスタ部５１０とパルス幅調整部５１１とを備えている。シフトレジスタ部５１０は後に詳述するように、パラレルデータを元シリアルデータパルスとパルス幅調整用シリアルデータパルスとに変換する３つのシフトレジスタを備えており、各シフトレジスタは上記HSCLKの立ち上がりエッジで駆動されるように構成されている。それらの２つの出力線はさらに上記HSCLKの立ち下がりエッジで駆動するフリップフロップに接続されている。従って、これら３つのシフトレジスタのうち一つではHSCLKの立ち上がりに同期してエッジが現れる出力が得られ、残りの２つのシフトレジスタに関してはシフトレジスタおよびフリップフロップによってHSCLKの立ち下がりに同期してエッジが現れる出力が得られる。
【００４０】
すなわち、シフトレジスタ部５１０においてはHSCLKの立ち上がりエッジに同期した元シリアルデータパルスとHSCLKの立ち下がりエッジに同期したパルス幅調整用シリアルデータパルスとを生成する。これらのパルスは上記パルス幅調整部５１１に入力されるようになっており、同パルス幅調整部５１１はこれらのパルスを組み合わせてシリアルデータパルス（後述のvideopwm）を生成する。パルス幅調整部５１１は後述する論理回路によって構成されており、上記シフトレジスタ部５１０が出力する元シリアルデータパルスとパルス幅調整用シリアルデータパルスのエッジに挟まれた時間にて元シリアルデータパルスの幅を増減させて出力するようになっている。基本波形生成回路５１においては、上記PWMDOT,CUTDOT,ADDDOTの各パラレルデータを調整することによってHSCLKの半周期を単位とした任意位置にエッジを有するシリアルデータパルスを出力することができる。尚、図２においてHSCLKと記載したブロックからシフトレジスタ部５１０に矢印が付してあるが、これは上記ＰＬＬ回路５５の出力信号がシフトレジスタ部５１０に入力されることを示している。
【００４１】
遅延波形生成回路５２は、第１〜第３段遅延回路５２０〜５２２と遅延部５２３とを備えている。また、パルス波形成形部５０のレジスタ５４には、第１〜第３段遅延回路５２０〜５２２において遅延された遅延パルスを選択するためのパラレルデータがロードされており、第１〜第３段遅延回路５２０〜５２２のそれぞれに入力される。本実施形態においては、レーザープリンタ１０の工場において予め遅延パルスが決定され、レジスタ５４にロードするパラレルデータも決定されており、上記ＲＯＭ１６に記憶された当該パラレルデータがレーザープリンタ１０の起動時にロードされる。従って、本実施形態において遅延パルスはレーザープリンタ１０の作成者が任意に選択することができ、起動時には常に特定の遅延パルスが使用される。むろん、レーザープリンタ１０の起動中にレジスタ５４へのロードデータを変更可能に構成し、利用者所望の遅延パルスを選択可能に構成すること等も可能である。
【００４２】
また、レジスタ５４におけるロードデータは図２に示すHSCLKSET1〜3であり、それぞれのデータ値を同値にして第１〜第３段遅延回路５２０〜５２２の各段の遅延量が同じになるようにしても良いし、HSCLKSET1〜3のデータ値を異なる値として各段で異なる遅延量になるよう構成しても良い。第１〜第３段遅延回路５２０〜５２２は複数の遅延素子を備えており、上記レジスタ５４のロードデータに指示されるゲートによって複数の遅延量の信号からいずれかを選択して通過させることができる。従って、第１〜第３段遅延回路５２０〜５２２においては入力された信号にレジスタ５４のデータに応じた所望の遅延を与えて出力することができる。本実施形態において第１〜第３段遅延回路５２０〜５２２の各回路を構成する素子はほぼ同様であり、各段でほぼ同程度の遅延量とすることができる。このように、本実施形態においてはレジスタ５４が上記遅延クロック選択手段を構成する。
【００４３】
また、第１〜第３段遅延回路５２０〜５２２においては、それぞれの入力と出力とが異なっている。すなわち、第１段遅延回路５２０には上記HSCLKが入力され、第２段遅延回路５２１には当該第１段遅延回路５２０の出力信号が入力され、第３段遅延回路５２２には当該第２段遅延回路５２１の出力信号が入力される。従って、第１段遅延回路５２０からHSCLKに所定の遅延を与えた遅延パルス（HSCLK1）が出力されると、第２段遅延回路５２１ではHSCLK1をさらに遅延させた遅延パルス（HSCLK2)が出力され、第３段遅延回路５２２ではHSCLK2をさらに遅延させた遅延パルス（HSCLK3）が出力されることになる。
【００４４】
さらに、これらの遅延パルスHSCLK1〜3は分岐され、遅延部５２３を介して出力されている。この遅延部５２３は入力される各信号に対して上記HSCLKの半周期に相当する遅延を与えて出力する回路であり、HSCLK1〜7の周期はHSCLKと同一であるから、遅延部５２３においては各信号を反転させていると言うこともできる。尚、HSCLK5はHSCLK1から半周期遅れ、HSCLK6はHSCLK2から半周期遅れ、HSCLK7はHSCLK3から半周期遅れた信号である。遅延部５２３においては入力信号にHSCLKの半周期に相当する遅延を与えることができればよく、種々の回路構成を採用可能である。例えば、信号線の長さを調整して信号が伝達する時間を調整することによってHSCLKの半周期分の遅延を与えても良いし、信号線に所定の負荷を介在させて遅延を与えても良い。
【００４５】
また、上記第１段遅延回路５２０はHSCLKの半周期の１／４の遅延量で遅延を与えるようになっている（微調整は上記HSCLKSET1にて行われる）。従って、同回路にて構成される第２段遅延回路５２１では、さらに１／４の遅延量が与えられ、上記HSCLKに対してはその半周期の１／２の遅延量となり、同様に第３段遅延回路５２１ではHSCLKの半周期の３／４の遅延量となる。HSCLK5〜7ではそれぞれHSCLKの半周期の５／４，３／２，７／４の遅延量となる。
【００４６】
高分解能シリアルデータ生成回路５３は、シフトレジスタ部５３０とセレクタ部５３１とパルス幅調整部５３２とを備えている。シフトレジスタ部５３０は上記シフトレジスタ部５１０と同様の構成を採用している。但し、シフトレジスタ部５３０に入力される信号は、PWMSEL,CUTSEL,ADDSELであってシフトレジスタ部５１０に対する入力信号と異なっている。従って、シフトレジスタ部５１０が出力するシリアルデータパルスのパターンと無関係にHSCLKの半周期分ずれたタイミングにエッジを有するパルスを生成することができる。
【００４７】
パルス幅調整部５３２においてもその一部は上記パルス幅調整部５１１と同様の回路構成を備えており、加えて上記基本波形生成回路５１にて生成されたシリアルデータパルスに上記遅延波形生成回路５２にて生成した遅延パルスを付加するための回路を備えている。パルス幅調整部５１１と同様の回路構成に対しては、上記シフトレジスタ部５３０にて生成されたパルスが入力され、その結果、これらのパルスのいずれかの幅が増減されてHSCLKの半周期を単位としてパルス幅を調整したタイミング指示用シリアルデータパルスが得られる。
【００４８】
このタイミング指示用シリアルデータパルスは、パルス幅調整部５３２にてパルス幅調整処理を行う時間領域を指示するパルスである。すなわち、遅延波形生成回路５２において出力する遅延パルスは上記HSCLKを遅延させたものであり、一定周期の連続したパルス列であるので、パルス幅調整部５３２においてパルス幅調整処理を行う時間領域を指示することにより、遅延パルス列から適切なパルスを抽出して組み合わせを行うことができるようになっている。
【００４９】
セレクタ部５３１は、上記遅延波形生成回路５２にて生成された遅延パルスの中からいずれかのパルスを選択するための回路構成を備えており、その選択は画像処理モジュール４１が出力するWAVESEL信号に基づいて行われる。すなわち、セレクタ部５３１はWAVESEL信号を入力してロードするレジスタを備えるとともにそのビットに応じて遅延波形生成回路５２の各出力のいずれかを通過させるゲートを備えている。従って、セレクタ部５３１からは、WAVESEL信号の内容に応じて遅延パルスのいずれかが出力される。
【００５０】
この遅延パルスからは、さらにパルス幅調整部５３２において上記タイミング指示用シリアルデータパルスによって所定時間内に存在するパルスが抽出される。そして、パルス幅調整部５３２ではこの抽出されたパルスと上記基本波形生成回路５１の出力信号（シリアルデータパルス）とのエッジに挟まれた時間にて当該シリアルデータパルスの幅を増減する。従って、上述のようにHSCLKの半周期の１／４単位でパルス幅を調整することができる。すなわち、基本波形生成回路５１から出力されるシリアルデータパルスを基本波形として高分解能でパルス幅を調整した高分解能シリアルデータパルスを得ることができる。このように、パルス幅調整部５３２が上記高分解能シリアルデータパルス出力手段を構成する。
【００５１】
以上のように、パルス波形成形部５０は画像処理モジュール４１が出力するPWMDOT,CUTDOT,ADDDOT,PWMSEL,CUTSEL,ADDSEL,WAVESELの各パラレルデータに基づいて、高分解能シリアルデータを出力することができる。ここで、ビデオクロック発振器６０が出力するビデオクロックはＰＬＬ回路５５によって１／８の周期のHSCLKとされ、さらに基本波形生成回路５１はこのHSCLKの半周期毎にパルス幅が可変のシリアルデータパルスを生成する。遅延波形生成回路５２ではHSCLKの半周期の１／４毎にパルス幅が可変の遅延パルスを生成する。従って、これらのシリアルデータパルスと遅延パルスとを組み合わせることによって上記ビデオクロック周期の１／６４の分解能でパルス幅が可変の高分解能シリアルデータを生成することができる。
【００５２】
また、本実施形態において上記ビデオクロックの１周期が１ドットの階調値を指定可能な周期に対応しており、上述のようにビデオクロック周期の１／６４の分解能のシリアルデータを生成することによって１ドットについて６４階調の表現が可能になる。そこで、本実施形態においては１ドットの階調値を６ビットのデータで使用するようになっており、上記VDにおける所定の６桁が１ドットの階調値を指定するデータとなっている。
【００５３】
図３〜図５は、上記VDにおいて１ドットの階調値を指定する部分とそれに対応して生成される高分解能シリアルデータパルスを示している。尚、図においてVD[7:2]はVDの中で右から３桁目から８桁目までのデータであることを示している。また図の横軸は１ドット（HSCLKの８周期分）に対応しており、各パルスの横方向への長さが高分解能シリアルデータパルス幅を示すとともに各ドットの主走査方向のレーザー幅に対応している。本実施形態において当該高分解能シリアルデータパルスは負論理であり、上記図３〜図５に示すハッチ部分がパルス列においてローレベルとなる。また、ドットマトリクス状の画像データで隣り合うドットを組み合わせることによって、高画質での印刷が実現される。例えば、図３のVD[7:2]=000001では、１ドットについて１／６４のレーザー幅を指定していることになるが、１ドット単独でこのように弱いレーザー幅を指定してもレーザー自体が照射されない場合がある。しかし、となりのドットをVD[7:2]=111111とすれば２ドット合わせてレーザーを照射することができ、高画質での印刷を行うことができる。
【００５４】
また、図において高分解能シリアルデータパルスを交差する斜線のハッチと単一方向の斜線から成るハッチとによって示している。交差する斜線のハッチは上記基本波形生成回路５１によって生成されるパルスを示しており、一方向の斜線から成るハッチは上記遅延波形生成回路５２によって生成された遅延パルスが付加された部分を示している。すなわち、基本波形生成回路５１によって生成されるパルスで大部分を担っており、遅延パルスはより細かい分解能で階調値を表すために使用されている。また、主にVD[7:4]が上記基本波形生成回路５１の生成パルスを指定し、VD[4:2]が上記遅延波形生成回路５２の遅延パルスを指定するとともにVD[7:5]が遅延パルスを付加するタイミング、すなわち、連続する遅延パルスのうちいずれのタイミングを使用し、上記基本波形生成回路５１の出力パルスに対して付加するのかを指定している。
【００５５】
画像処理モジュール４１では、このようなVD[7:2]の構造に基づいて所定の回路によってPWMDOT,CUTDOT,ADDDOT,PWMSEL,CUTSEL,ADDSEL,WAVESELの各パラレルデータを出力する。すなわち、VD[7:4]に応じてPWMDOT,CUTDOT,ADDDOTを生成し、VD[7:2]に応じてPWMSEL,CUTSEL,ADDSEL,WAVESELを生成する。例えば、図３に示すデータ態様にてVD[7:4]=0001のとき、HSCLKの８周期を単位として最初の立ち上がりエッジで立ち上がり、最初の立ち下がりエッジで立ち下がるようなシリアルデータパルスが基本波形生成回路５１で生成されるようにPWMDOT,CUTDOT,ADDDOTを生成する。また、図３に示すデータ態様にてVD[7:2]=000101のとき、HSCLKの８周期を単位として最初の立ち上がりエッジから次の立ち上がりエッジまでに存在するHSCLK5が付加されるようにPWMSEL,CUTSEL,ADDSEL,WAVESELを生成する。
【００５６】
尚、図３〜図５においては、VD[7:2]に示された階調値の増加に伴って１ドットの高分解能シリアルデータパルスが左から逓増する構成（図３）と右から逓増する構成（図４）と中央から逓増する構成（図５）を示している。このように高分解能シリアルデータパルスのデータ態様としては種々の態様を採用可能であり、VD[7:2]以外のビットによって図３〜図５のいずれかを指定するように構成し総ての態様を使用可能に構成しても良いし、図３〜図５のいずれかのデータ態様のみを使用するように構成しても良い。
【００５７】
（３）基本波形生成回路の構成：
次に、上記基本波形生成回路５１の構成を詳細に説明する。図６は基本波形生成回路５１を構成するシフトレジスタ部５１０とパルス幅調整部５１１との内部構成を示す回路図である。シフトレジスタ部５１０は、シフトレジスタ５１０ａ〜５１０ｃおよびフリップフロップ５１０ｄ，５１０ｅを備えている。シフトレジスタ５１０ａ〜５１０ｃは８ビットのパラレルデータを入力するシフトレジスタであり、HSCLKLOAD信号によって当該パラレルデータをロードし、上記HSCLKの立ち上がりエッジをトリガとして当該パラレルデータをシリアルデータに変換する回路である。
【００５８】
同図においてはHSCLKの立ち上がりエッジと立ち下がりエッジとを明確にするためにHSCLKを立ち上がりエッジとして示し、立ち下がりエッジはHSCLKNEGとして示している。上記シフトレジスタ５１０ａ〜５１０ｃは立ち上がりエッジをトリガとして駆動するので、図においてはHSCLKが入力するように示してある。また、シフトレジスタ５１０ａは上記画像処理モジュール４１が出力するPWMDOTが入力され、sftdotとしてロードすることを示している。
【００５９】
それぞれのデータにおける[7:0]は、そのパラレルデータに１桁目（０）から８桁目（７）まで存在し、８ビットのデータであることを示している。シフトレジスタ５１０ｂ，５１０ｃも同様の構成であるが、入力データが異なっており、シフトレジスタ５１０ｂには上記画像処理モジュール４１が出力するCUTDOT，シフトレジスタ５１０ｃには上記画像処理モジュール４１が出力するADDDOTがそれぞれ入力される。シフトレジスタ５１０ａ〜５１０ｃの出力線に示した[7]はシリアルデータが８ビット（[0]〜[7]）であることを示している。
【００６０】
上記フリップフロップ５１０ｄ，５１０ｅは立ち下がりエッジをトリガとして駆動するフリップフロップであり、図においてはHSCLKNEGが入力するように示してある。当該フリップフロップ５１０ｄ，５１０ｅは立ち下がりエッジで駆動するので、上記シフトレジスタ５１０ｂ，５１０ｃから出力されるビット列を一旦ラッチし、立ち下がりエッジで出力することとなる。従って、これらの出力は上記シフトレジスタ５１０ａの出力と比較してHSCLKの半周期分ずれた単位でレベルが変動するシリアルデータとなる。
【００６１】
以上のように、シフトレジスタ５１０ａが上記第１のパラレルシリアル変換手段に該当し、シフトレジスタ５１０ｂおよびフリップフロップ５１０ｄとシフトレジスタ５１０ｃおよびフリップフロップ５１０ｅとが上記第２のパラレルシリアル変換手段に該当する。また、PWMDOTが第１のパラレルデータに該当し、CUTDOTとADDDOTが第２のパラレルデータに該当する。尚、シフトレジスタ５１０ａ〜５１０ｃの出力データをsftdot,sftcut,sftaddとし、各ビットの区別をする際には[]を付して説明する。また、フリップフロップ５１０ｄ，５１０ｅを介して出力されたデータはそれぞれnegsftcut,negsftaddとして説明する。
【００６２】
パルス幅調整部５１１は、上記sftdot,negsftcutを反転して入力するとともにＮＡＮＤ出力する素子５１１ａと、当該ＮＡＮＤ出力と上記negsftaddを反転して入力するとともにＮＯＲ出力する素子５１１ｂとを備えている。この論理回路によってsftdotとnegsftcutとのエッジ間で当該sftdotの幅を調整し、あるいはsftdotとnegsftaddとのエッジ間で当該sftdotの幅を調整し、videopwm信号として出力することができる。この結果、videopwmはsftdotに対してHSCLKの半周期分の幅のパルスが付加あるいは削除されたパルスとなる。尚、videopwmは上記図３〜図５において交差する斜線で示すハッチ部分を構成するシリアルデータパルスである。
【００６３】
図７，図８はパルス幅調整部５１１による信号処理例を示すタイミングチャートであり、図の最上部にはHSCLKの立ち上がりエッジを示している。図７はsftdot=01111111,negsftcut=11000000,negsftadd=11111111の場合を示している。sftdotはHSCLKの立ち上がりエッジに同期してレベルが変動するパルスであるので、８桁目（sftdot[7]）のデータ”０”に対応して左端のレベルが”０”、それ以外が”１”になる。negsftcutはHSCLKの立ち下がりエッジに同期してレベルが変動するパルスであるので、そのエッジはHSCLKの立ち上がりの中間に位置するとともに７，８桁目（sftdot[7],[6]）のデータ”１”に対応して左端のレベルが”１”、それ以外が”０”となる。negsftaddのレベルは全ビットに渡って”１”である。
【００６４】
素子５１１ａに上記sftdotとnegsftcutとが入力すると、その出力Ａは図７に示すようにHSCLKの隣り合う立ち上がりおよび立ち下がりにエッジを有し、左端が”０”レベルのパルスとなる。このパルスと上記negsftaddとが素子５１１ｂに入力すると、図７に示すようにHSCLKの隣り合う立ち上がりおよび立ち下がりにエッジを有し、左端が”０”レベルとなったvideopwmが得られる。当該videopwmは上述のように負論理であり、上記処理によってsftdotの”０”レベルのパルス幅が一部カットされたことになる。
【００６５】
図８はsftdot=10000000,negsftcut=00000000,negsftadd=00111111の場合を示している。このときsftdotは８桁目（sftdot[7]）のデータ”１”に対応して左端のレベルが”１”、それ以外が”０”になる。negsftcutのレベルは全ビットに渡って”０”である。negsftaddのエッジはHSCLKの立ち上がりの中間に位置するとともに７，８桁目（sftdot[7],[6]）のデータ”０”に対応して左端のレベルが”０”、それ以外が”１”となる。素子５１１ａに上記sftdotとnegsftcutとが入力すると、その出力Ａはsftdotと同一になる。この出力Ａと上記negsftaddとが素子５１１ｂに入力すると、図８に示すようにHSCLKの隣り合う立ち上がりおよび立ち下がりにエッジを有し、左端が”１”レベルとなったvideopwmが得られる。当該videopwmは上述のように負論理であり、上記処理によってsftdotの”０”レベルのパルス幅が一部付加されたことになる。
【００６６】
このように、パルス幅調整部５１１においては、negsftcutによってsftdotのパルス幅を減じ、negsftaddによってsftdotのパルス幅を増大させることができる。従って、上記画像処理モジュール４１にて適宜PWMDOT,CUTDOT,ADDDOTのデータ値を調整することによってHSCLKの半周期毎にパルス幅が変動する任意のvideopwmを生成することができる。図９〜図１１は上記VD[7:2]に対応（一部の例外を除き、VD[7:4]に対応）して出力されるvideopwmを模式的に示しており、図９〜図１１のそれぞれが上記図３〜図５のデータ態様のそれぞれに対応している。
【００６７】
例えば、図３のデータ態様を採用する場合にはVD[7:2]によって図９に示すvideopwmが生成される。図において横軸方向はパルス幅を示しており、各格子の横幅はHSCLKの半周期に対応、すなわち、各格子の縦線はそれぞれ立ち上がりエッジおよび立ち下がりエッジのタイミングに該当している。また、図９〜図１１において「−」を付した格子はnegsftcutによって減じられる部分を示し、「＋」を付した格子はnegsftaddによって付加される部分を示している。図に示すように、いずれの幅のパルスについても立ち上がりエッジをパルス両端としたsftdotからHSCLKの半周期分のパルスを増減することによってHSCLKの半周期を単位としてパルス幅が調整されたvideopwmを得ることができる。このようにパルス幅調整部５１１が上記パルス幅調整手段及びシリアルデータ出力手段を構成する。
【００６８】
本実施形態においては、negsftcutおよびnegsftaddにてHSCLKの半周期を単位としてsftdotのパルス幅を増減させることができればよいが、グリッチの発生を防止するため、negsftcutおよびnegsftaddのパルス幅を充分に長くして、sftdotのエッジと同タイミングにnegsftcutおよびnegsftaddのエッジが該当しないようにしてある。図１２はグリッチの発生原因例を示すタイミングチャートである。同図の上部に示すsftdotA,negsftcutA,videopwmAにおいて、sftdotAの立ち上がりエッジとnegsftcutAの立ち下がりエッジとが略同一タイミングとなっている場合、図１２のようにnegsftcutAの立ち下がりエッジがsftdotAの立ち上がりエッジの手前に存在すると、両者の組み合わせによって得られるvideopwmAにはグリッチＧａが発生してしまう。
【００６９】
同様に、図１２の下部に示すsftdotB,negsftaddB,videopwmBにおいて、sftdotBの立ち下がりエッジとnegsftaddBの立ち上がりエッジとが略同一タイミングとなっている場合、図１２のようにnegsftaddBの立ち上がりエッジがsftdotBの立ち下がりエッジの手前に存在すると、両者の組み合わせによって得られるvideopwmBにはグリッチＧｂが発生してしまう。そこで、本実施形態では確実にグリッチの発生を防止するために、negsftcutおよびnegsftaddのパルス幅が必要充分な長さになるようにしてあり、上記画像処理モジュール４１においては当該必要充分なパルス幅となるように上記CUTDOTとADDDOTとを生成するようになっている。
【００７０】
（４）遅延波形生成回路の構成：
次に、上記遅延波形生成回路５２の要部構成を詳細に説明する。図１３は遅延波形生成回路５２を構成する第１〜第３段遅延回路５２０〜５２２の内部構成を示す回路図である。上述のように第１〜第３段遅延回路５２０〜５２２は同様の回路で構成されており、その入出力が異なっている。第１段遅延回路５２０は、５個のバッファ５２０ａ〜５２０ｅと６個のＮＡＮＤ素子５２０ｆ〜５２０ｋおよびＮＡＮＤ素子５２０ｌとを備えている。第１段遅延回路５２０では上記HSCLKを入力としており、上記ＮＡＮＤ素子５２０ｆ〜５２０ｋでは当該HSCLKおよび上記バッファ５２０ａ〜５２０ｅの出力のそれぞれを入力の一つとしている。
【００７１】
また、これらのＮＡＮＤ素子５２０ｆ〜５２０ｋの他方の入力は上記レジスタ５４から出力されるHSCLKSET1である。当該HSCLKSET1は６ビットのパラレルデータであり、各ビット（HSCLKSET1[0]〜[5]）が上記ＮＡＮＤ素子５２０ｆ〜５２０ｋのそれぞれに入力される。従って、上記HSCLKSET1のうち”１”を示すビットに対応した信号のみがＮＡＮＤ素子５２０ｆ〜５２０ｋおよびＮＡＮＤ素子５２０ｌを通過する。従って、ＮＡＮＤ素子５２０ｆ〜５２０ｋおよびＮＡＮＤ素子５２０ｌが上記遅延パルスゲートに該当する。
【００７２】
ＮＡＮＤ素子５２０ｌを通過するパルスは上記バッファ５２０ａ〜５２０ｅおよびＮＡＮＤ素子５２０ｆ〜５２０ｌを通過する間に所定の遅延を受ける。従って、これらの素子が上記クロック信号遅延手段に該当する。また、ＮＡＮＤ素子５２０ｆ〜５２０ｋを通過する信号のそれぞれにおいては、ＮＡＮＤ素子５２０ｆ〜５２０ｋのそれぞれに到達するまでに介在されたバッファの数が異なっている。従って、ＮＡＮＤ素子５２０ｆ〜５２０ｋのそれぞれから出力されるパルスは遅延量が異なっており、上記HSCLKSET1にて所望のビットを”１”にすることによって所望の遅延量を選択して出力させることができる。尚、第１段遅延回路５２０から出力される遅延パルスがHSCLK1である。
【００７３】
第２段遅延回路５２１には所定のクロック信号として上記HSCLK1が入力され、第３段遅延回路５２２には所定のクロック信号として上記HSCLK2が入力される。従って、HSCLK2はHSCLK1よりさらに遅延され、HSCLK3はHSCLK2よりさらに遅延されていることになる。また、第１〜第３段遅延回路５２０〜５２２はほぼ同様の素子で構成されるので各段での遅延量は略同量であり、本実施形態における各段での遅延量はHSCLKの半周期の１／４である。但し、遅延量の微調整は各段に入力するHSCLK1〜3にて行うことができる。
【００７４】
図１４は、HSCLKおよび遅延波形生成回路５２にて生成される各遅延パルスHSCLK1〜3を示すタイミングチャートである。HSCLKの半周期は、図１４に示すようにHSCLKにてレベルがほぼ一定となっている時間間隔である。従って、第１段遅延回路５２０にてHSCLKの半周期の１／４分の遅延を受けてHSCLK1が生成されると、第２段遅延回路５２１ではHSCLK1に対してさらに１／４分の遅延を与えてHSCLK2を生成する。この結果、HSCLK2はHSCLKと比較して１／２分の遅延を受けている。同様に第３段遅延回路５２２ではHSCLKに３／４分の遅延を与えてHSCLK3としている。
【００７５】
また、図１４のＢはHSCLK1の立ち上がりエッジの拡大図である。同拡大図においては上記第１段遅延回路５２０のＮＡＮＤ素子５２０ｈにて遅延パルスが通過されていることを想定しており、実線で示している。ＮＡＮＤ素子５２０ｆ，５２０ｇ，５２０ｉ〜５２０ｋを通過して得られるパルスのエッジは破線によって示している。また、ＮＡＮＤ素子５２０ｆ，５２０ｇを通過したパルスはＮＡＮＤ素子５２０ｈを通過したパルスより遅延量が少ないのでそのエッジは実線で示すエッジより時間的に前に存在し、ＮＡＮＤ素子５２０ｉ〜５２０ｋを通過したパルスはＮＡＮＤ素子５２０ｈを通過したパルスより遅延量が多いのでそのエッジは実線で示すエッジより時間的に後に存在する。
【００７６】
このように、各ＮＡＮＤ素子５２０ｆ〜５２０ｋを通過した各遅延パルスのエッジ位置が異なるので、レーザープリンタ１０の作成者が工場においてオシロスコープ等で最も適切なエッジのタイミングを選び出すなどして微調整を行うことができる。遅延パルスの選択は上記レジスタ５４のパラレルデータを適宜変更することによって実現されるので、非常に容易に行うことができる。
【００７７】
図１５は、本実施形態におけるバッファ５２０ａ〜５２０ｅの構成を示す説明図である。すなわち、バッファ５２０ａ〜５２０ｅのそれぞれは２個のＮＯＴ素子にて構成されている。従って、あるパルスＰは前段のＮＯＴ素子にて反転されてパルスＰ１となり、後段のＮＯＴ素子にて反転されてパルスＰ２となる。このとき、パルスＰの立ち上がりエッジは１回目の反転で立ち下がりエッジ１ａとなり２回目の反転で立ち上がりエッジ２ａとなる。また、パルスＰの立ち下がりエッジは１回目の反転で立ち上がりエッジ１ｂとなり２回目の反転で立ち下がりエッジ２ｂとなる。
【００７８】
すなわち、パルスＰの両エッジでは同数回の反転が行われる。一般に、ＮＯＴ素子において信号の反転を行うに当たり、立ち上がりエッジが立ち下がりエッジに反転される際の遅延量と立ち下がりエッジが立ち上がりエッジに反転される際の遅延量とが異なっている。また、反転を伴わない単なるバッファにおいても立ち上がりエッジが立ち下がりエッジに反転される際の遅延量と立ち下がりエッジが立ち上がりエッジに反転される際の遅延量とが異なっている。従って、奇数個のＮＯＴ素子や反転を伴わない単なるバッファにて遅延を行うと、遅延前後でパルスの両エッジの遅延量が異なり、パルス幅が変動してしまう。しかし、偶数個のＮＯＴ素子にて遅延を行うとパルスの両エッジのそれぞれが反転される回数が同一である。この結果、パルス幅の変動を防止することができ、遅延前後でパルス波形が崩れることを防止することができる。本実施形態において上記バッファ５２０ａ〜５２０ｅを２個のＮＯＴ素子にて構成することによってHSCLK1〜3の波形を略同一に維持することができる。
【００７９】
（５）高分解能シリアルデータ生成回路の構成：
次に、上記高分解能シリアルデータ生成回路５３の構成を詳細に説明する。図１６は高分解能シリアルデータ生成回路５３を構成するシフトレジスタ部５３０とセレクタ部５３１とパルス幅調整部５３２との内部構成を示す回路図である。シフトレジスタ部５３０は上記基本波形生成回路５１のシフトレジスタ部５１０と同様の回路にて構成されている。すなわち、シフトレジスタ部５３０はHSCLKの立ち上がりエッジでパラレルデータをロードするシフトレジスタ５３０ａ〜５３０ｃおよび立ち下がりエッジをトリガとして駆動するフリップフロップ５３０ｄ，５３０ｅを備えている。
【００８０】
但し、シフトレジスタ５３０ａ〜５３０ｃに対する入力信号はPWMSEL,CUTSEL,ADDSELであって上記シフトレジスタ部５１０と異なっている。従って、上記シフトレジスタ部５１０と異なるパターンでシリアルデータを生成することができる。また、パルス幅調整部５３２は上記パルス幅調整部５１１の素子５１１ａ，５１１ｂとほぼ同様の素子５３２ａ，５３２ｂを備えており、素子５３２ｂの出力が反転していない構成となっている点で異なっている。従って、シフトレジスタ部５３０と素子５３２ａ，５３２ｂとによって、HSCLKの半周期を単位としてパルス幅が変動するタイミング指示用シリアルデータパルス（addvideosel）を生成することができる。
【００８１】
セレクタ部５３１は、レジスタ５３１ａとＮＡＮＤ素子５３１ｂ〜５３１ｇとＮＡＮＤ素子５３１ｈを備えている。レジスタ５３１ａは、HSCLKの立ち上がりエッジをトリガとして駆動するようになっており、HSCLKLOAD信号によって上記画像処理モジュール４１が出力するWAVESEL[5:0]をロードし、各ビット出力をＮＡＮＤ素子５３１ｂ〜５３１ｇそれぞれの入力信号とする。尚、図１６においては簡略化のためにレジスタ５３１ａの出力を１本の線で示しているが、レジスタ５３１ａはパラレルデータを出力する回路であり、各ビット独立のデータ（WAVESEL[0]〜[5]）がＮＡＮＤ素子５３１ｂ〜５３１ｇに入力される。
【００８２】
ＮＡＮＤ素子５３１ｂ〜５３１ｇの他方の入力は上記HSCLK1〜3およびHSCLK5〜7のそれぞれである。従って、WAVESEL[5:0]のいずれかを”１”（ハイレベル）にすることにより、HSCLK1〜3およびHSCLK5〜7から所望の信号を選択することができ、当該選択された信号がＮＡＮＤ素子５３１ｈからaddwaveとして出力される。図３〜図５において単一方向の斜線から成るハッチで示した部分のパルス幅調整はHSCLK1〜3およびHSCLK5〜7の選択に依存している。従って、画像処理モジュール４１においては図３〜図５の各データ態様においてVDの内容に応じてHSCLK1〜3およびHSCLK5〜7から適切な遅延パルスを選択するようにWAVESELを決定するようになっている。
【００８３】
図１７は図３〜図５に示す各データ態様におけるVDとWAVESELとの対応を示す図である。図３と図４に示すデータ態様ではWAVESELはVD[4:2]に依存しており、図５に示すデータ態様ではWAVESELはVD[5:2]に依存している。例えば、図３においてはVD[7:2]=000001，001001の双方ともHSCLKの周期を単位としたパルスに当該HSCLKの半周期の１／４の長さのパルスを付加した様になっており、双方ともHSCLK3のエッジを利用して生成される。図３においてはVDの値が増加しても高分解能シリアルデータパルスの右端の形状は周期的に変化するのみであり、VD[4:2]によってHSCLK1〜3，HSCLK5〜7のいずれを選択すればよいのかを決定することができる。
【００８４】
図４に示すデータ態様では同じくVD[4:2]によって選択を実施可能であり、図５に示すデータ態様ではHSCLKの半周期の１／４の長さのパルスを付加する際のパターンが２種類（左側に付加する場合と右側に付加する場合）存在することからVD[5:2]によって選択を実施可能である。そこで、画像処理モジュール４１は図１７に示す様にVD[4:2]あるいはVD[5:2]に応じてWAVESELを出力するように構成してある。尚、WAVESELにおいては”０”がローレベル、”１”がハイレベルである。
【００８５】
上記パルス幅調整部５３２は上記基本波形生成回路５１から出力される上記videopwmと上記ＮＡＮＤ素子５３１ｈから出力されるaddwaveとを組み合わせて上記高分解能シリアルデータパルスを出力する。しかし、上記addwaveは連続するパルスであることから、連続するパルスのそのままをvideopwmと組み合わせて上記図３〜図５に示すように特定幅のパルスを生成するのは困難であり、本実施形態においては上記addvideoselによって組み合わせを実施する時間領域を指定する。
【００８６】
すなわち、上記addwaveはaddvideoselとともにＮＡＮＤ素子５３２ｃに入力される。従って、当該addwaveはaddvideoselがハイレベルとなっているときのみＮＡＮＤ素子５３２ｃを通過し、当該通過した信号（addvideo）と上記videopwmとを素子５３２ｄによって組み合わせることにより、適切な時間領域においてのみパルス幅調整処理を行うことができ、また、両パルスのエッジに挟まれた部分でパルス幅の増減を行うことが可能になる。
【００８７】
図１８〜図２０は上記図３〜図５それぞれのデータ態様に対応したaddvideoselを上記VD[7:4]のデータ値毎に模式的に示す図である。図１８〜図２０において交差する斜線で示すハッチ部分はaddvideoselのパルス幅を示しており、これらの図においてはこのハッチ部分がハイレベルになる。また、図における各格子の横幅がHSCLKの半周期に該当する。上述のようにVD[4:2]は主にHSCLKの半周期の１／４の分解能でパルス幅を指定するためのデータであり、パルス全体の幅は主にVD[7:4]に依存している。そこで、画像処理モジュール４１は、VD[7:4]の値に応じて図３〜図５の各データ態様にて図１８〜図２０のそれぞれに示すパルス幅となるようにPWMSEL,CUTSEL,ADDSELを決定し、出力する。
【００８８】
例えば、図３においてVD[7:4]=0001のパルスは４種類存在し、その総てがHSCLKの左端の１周期分のパルス幅である。図１８におけるVD[7:4]=0001ではaddvideoselのパルス幅がHSCLKの８周期において左端の１周期分である。従って、このタイミングにおけるHSCLK1〜3およびHSCLK5〜7のみが通過し、このタイミングにおいてのみ上記videopwmとの組み合わせが行われる。すなわち、図３のVD[7:4]=0001のいずれかを生成可能であることが分かる。
【００８９】
以上のように、高分解能シリアルデータ生成回路５３では、パルス幅調整処理を行う時間領域を指定するタイミング指示用シリアルデータパルスを生成し、当該時間領域において上記基本波形生成回路５１に上記遅延波形生成回路５２で生成したパルスを付加する処理を行う。この結果、１ドット（HSCLKの８周期）の１／６４単位で階調値を指定可能な高分解能シリアルデータパルスを生成することができる。
【００９０】
（６）パルス波形成形動作：
次に、上記構成において高分解能シリアルデータパルスが生成される様子をタイミングチャートに即して説明する。まず、上記基本波形生成回路５１においてvideopwmを生成する際の動作を説明する。本実施形態においては、図２１〜２３のようにあるドットについて図４に示すデータ態様のVD[7:2]=0101XXを指定し、その隣のドットについて図３に示すデータ態様のVD[7:2]=1011XXを指定するなど、図３〜図５のデータ態様のいずれを使用することもできる。これらのデータにおいては基本波形生成回路５１での動作がVD[3:2]に依存しないので、XXとして任意であることを示している。
【００９１】
ここでは、図４に示すデータ態様のVD[7:2]=0101XXについて基本波形生成回路５１の動作を説明する。図２１はシフトレジスタ５１０ａの入出力データ、図２２はシフトレジスタ５１０ｂの入出力データ、図２３はシフトレジスタ５１０ｃの入出力データをそれぞれ示している。また、各図の上部にはHSCLKとビデオクロック（VCLK)とHSCLKLOADとを示している。VCLKの１周期は１ドットに該当しているので、HSCLKの８周期が１ドットに該当する。図４におけるVD[7:2]=0101XXの処理を行う際に、画像処理モジュール４１には当該VD[7:2]=0101XXが入力され図２１に示すPWMDOT[7:0]=11111000を出力する。
【００９２】
このパラレルデータが時刻ｔ１のHSCLKLOADによってシフトレジスタ５１０ａにロードされると、次のHSCLKの立ち上がりから当該ロードデータのシリアル出力が開始される。すなわち、HSCLKの立ち上がりエッジ毎にシフトレジスタ５１０ａからsftdot[0]〜[7]が順次出力され、シリアル出力を始めてHSCLKが８クロック分出力されると、最終的にはsftdot[7]に示すように先の３クロック分がローレベル，後の５クロック分がハイレベルとなった元シリアルデータパルスが生成される。
【００９３】
また、画像処理モジュール４１に当該VD[7:2]=0101XXが入力されると図２２に示すCUTDOT[7:0]=00011000を出力する。このパラレルデータが時刻ｔ１のHSCLKLOADによってシフトレジスタ５１０ｂにロードされると、次のHSCLKの立ち上がりから当該ロードデータのシリアル出力が開始され、最終的にはsftcut[7]に示すように先の３クロック分がローレベル，続く２クロック分がハイレベルさらに続く３クロック分がローレベルとなったパルスが生成される。フリップフロップ５１０ｄではこのシリアルデータをラッチして立ち下がりエッジで出力するので、negsftcutはsftcutと比較してHSCLKの半周分遅れたパルス幅調整用シリアルデータパルスとなる。
【００９４】
このとき画像処理モジュール４１からはADDDOT[7:2]=11111111が出力されるので、図２３に示すように時刻ｔ１のHSCLKLOAD信号後の８クロック分ではsftadd，negsftaddともにローレベルを維持する。このnegsftaddは反転されて上記素子５１１ｂに入力されるので、この例ではパルス幅調整部５１１の出力結果に影響を与えない。一方、図２１に示すsftdotと図２２に示すnegsftcutとは反転されて素子５１１ａに入力されＮＡＮＤ処理されるので、この例では図２３の最下段に示すvideopwmとなり、図２１に示すsftdotのタイミングＴ部分のエッジが半周期分ずれることとなる。従って、sftdotのローレベル部分が一部削除され、videopwmにおいてはHSCLKの立ち下がりエッジと同タイミングにエッジが存在するようになる。
【００９５】
次に、VD[7:2]=010110の場合に遅延波形生成回路５２および高分解能シリアルデータ生成回路５３が出力するデータを説明する。図２４はVD[7:2]=010110の場合の各信号を説明するためのタイミングチャートである。レーザープリンタ１０の駆動時には、上述のようにしてレジスタ５４にロードするHSCLKSET1〜3が予め決められており、当該HSCLKSET1〜3のデータ値によって予めHSCLK1〜3が適切な遅延量、すなわち図２４に示すようにHSCLKの半周期の１／４毎にHSCLK1〜3それぞれのエッジが存在するような遅延量とされている。
【００９６】
このように第１〜第３段遅延回路５２０〜５２２からは連続する遅延パルスHSCLK1〜3が出力され続けており、これらがセレクタ部５３１に入力するとともに遅延部５２３による遅延を受けてHSCLK5〜7が生成され、これらHSCLK5〜7もセレクタ部５３１に入力される。上記画像処理モジュール４１は、VD[7:2]=010110が入力されると、上記図１７に示すようにWAVESEL[5:0]=000010を出力する。このWAVESELがレジスタ５３１ａにロードされると、ＮＡＮＤ素子５３１ｃへの信号が通過するので、HSCLK2がaddwaveとして使用されることとなる。
【００９７】
一方、この例ではVD[7:4]=0101であるから、図１９に示すように１ドット分のデータにおいて先の３クロック分がハイレベルとなったaddvideoselが出力される。従って、addvideoは当該先の３クロック分でHSCLK2が反転された信号となる。このとき、対応するvideopwmは上記図２３（図２４に再掲）の通りであり、１ドット分のデータにおいて先の２．５クロック分がローレベルとなった信号である。上記HSCLK2は上述のようにHSCLKの立ち上がりエッジからその半周期の１／２遅延しているので、videopwmのエッジからもHSCLKの半周期の１／２離れている。従って、これらのaddvideoとvideopwmとが素子５３２ｄに入力すると、videopwmにおけるローレベルのパルス幅がHSCLKの半周期の１／２分増加する。この結果得られる信号がvideooutであり、１ドット（HSCLKの８クロック分）の階調をパルス幅で表現するに当たり非常に高分解能でパルス幅を制御することができる。
【００９８】
上記例では図４のデータ態様におけるVD[7:2]=010110について説明したが、むろん、他のVDについても同様の処理によって高分解能シリアルデータパルスが生成されるし、図３，図５においても高分解能シリアルデータパルスが生成される様子は同様である。ここではさらに、図３のデータ態様におけるVD[7:2]=000101について説明する。図２５はVD[7:2]=000101の場合の各信号を説明するためのタイミングチャートである。むろん、この場合もレジスタ５４にロードするHSCLKSET1〜3が予め決められており、HSCLK1〜3のそれぞれは図２５に示すようにHSCLKの半周期の１／４毎にエッジが存在するような遅延量とされている。
【００９９】
上記画像処理モジュール４１は、VD[7:2]=000101が入力されると、上記図１７に示すようにWAVESEL[5:0]=000001を出力する。このWAVESELがレジスタ５３１ａにロードされると、ＮＡＮＤ素子５３１ｂへの信号が通過し、HSCLK1がaddwaveとなる。この例ではVD[7:4]=0001であるから、図１８に示すように１ドット分のデータにおいて最後の１クロック分がハイレベルとなったaddvideoselが出力される。従って、addvideoは当該最後の１クロック分でHSCLK1が反転された信号となる。このとき、対応するvideopwmは上記図９に示す通り（図２５に再掲）であり、１ドット分のデータにおいて最後の０．５クロック分がローレベルとなった信号である。
【０１００】
上記HSCLK1は上述のようにHSCLKの立ち上がりエッジからその半周期の１／４遅延しているので、videopwmのエッジからもHSCLKの半周期の１／４離れている。従って、これらのaddvideoとvideopwmとが素子５３２ｄに入力すると、videopwmにおけるローレベルのパルス幅がHSCLKの半周期の１／４分増加する。このように、図３のデータ態様においても１ドット（HSCLKの８クロック分）の階調をパルス幅で表現するに当たり非常に高分解能でパルス幅を制御することができる。
【０１０１】
このように、本発明においては、立ち上がりエッジと立ち下がりエッジとのそれぞれに同期したシリアルデータによって基本波形を生成し、遅延素子によって遅延して生成した複数タイミングの遅延クロックを生成し、これら基本波形と遅延クロックとを重ね合わせる。従って、高度なＰＬＬ回路等を組むことなく、簡易な構成によって低コストで必要とする分解能を得ることができる。
【図面の簡単な説明】
【図１】レーザープリンタの構成を示すブロック図である。
【図２】パルス波形成形部の構成を示すブロック図である。
【図３】  VDと高分解能シリアルデータパルスの対応関係例を示す図である。
【図４】  VDと高分解能シリアルデータパルスの対応関係例を示す図である。
【図５】  VDと高分解能シリアルデータパルスの対応関係例を示す図である。
【図６】基本波形生成回路の回路図である。
【図７】パルス幅調整部による信号処理例を示すタイミングチャートである。
【図８】パルス幅調整部による信号処理例を示すタイミングチャートである。
【図９】  VDに対応して出力されるvideopwmを模式的に示す図である。
【図１０】  VDに対応して出力されるvideopwmを模式的に示す図である。
【図１１】  VDに対応して出力されるvideopwmを模式的に示す図である。
【図１２】グリッチの発生原因例を示すタイミングチャートである。
【図１３】遅延波形生成回路の要部構成を示す回路図である。
【図１４】遅延パルスHSCLK1〜3を示すタイミングチャートである。
【図１５】バッファ５２０ａ〜５２０ｅの構成を示す説明図である。
【図１６】高分解能シリアルデータ生成回路の回路図である。
【図１７】  VDとWAVESELとの対応例を示す図である。
【図１８】  addvideoselの例を模式的に示す図である。
【図１９】  addvideoselの例を模式的に示す図である。
【図２０】  addvideoselの例を模式的に示す図である。
【図２１】シフトレジスタの入出力データを示すタイミングチャートである。
【図２２】シフトレジスタの入出力データを示すタイミングチャートである。
【図２３】シフトレジスタの入出力データを示すタイミングチャートである。
【図２４】遅延波形生成回路および高分解能シリアルデータ生成回路が出力するデータを説明する説明図である。
【図２５】遅延波形生成回路および高分解能シリアルデータ生成回路が出力するデータを説明する説明図である。
【符号の説明】
１０…レーザープリンタ
１１…制御系
１２…入力Ｉ／Ｆ
１３…ＣＰＵコントローラ
１４…メモリコントローラ
１５…ＣＰＵ
１６…ＲＯＭ
１７…ＲＡＭ
２０…ホスト
３０…プリンタエンジン
４０…ビデオＩ／Ｆ
４１…画像処理モジュール
５０…パルス波形成形部
５１…基本波形生成回路
５２…遅延波形生成回路
５３…高分解能シリアルデータ生成回路
５４…レジスタ
５５…ＰＬＬ回路
６０…ビデオクロック発振器
５１０…シフトレジスタ部
５１０ａ〜５１０ｃ…シフトレジスタ
５１０ｄ，５１０ｅ…フリップフロップ
５１１…パルス幅調整部
５１１ａ，５１１ｂ…素子
５２０…第１段遅延回路
５２０ａ〜５２０ｅ…バッファ
５２０ｆ〜５２０ｌ…ＮＡＮＤ素子
５２１…第２段遅延回路
５２２…第３段遅延回路
５２３…遅延部
５３０…シフトレジスタ部
５３０ａ〜５３０ｃ…シフトレジスタ
５３０ｄ，５３０ｅ…フリップフロップ
５３１…セレクタ部
５３１ａ…レジスタ
５３１ｂ〜５３１ｈ…ＮＡＮＤ素子
５３２…パルス幅調整部
５３２ａ，５３２ｂ，５３２ｄ…素子
５３２ｃ…ＮＡＮＤ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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