(57)【特許請求の範囲】
【請求項１】
外部クロックと内部クロックとの位相差を検出する位相検出器と、
前記位相検出器の出力に応答して制御信号を発生する遅延器制御部と、
前記制御信号に応答して前記外部クロックを遅延させて、前記外部クロックに同期した前記内部クロックを発生する可変遅延器とを具備し、
前記可変遅延器は、
前記外部クロックが所定の周波数以上の場合で使われる第１群の遅延素子と、
前記外部クロックが所定の周波数以下の場合で前記第１群の遅延素子と共に使われる第２群の遅延素子と、
前記制御信号に応答して、前記第１群の遅延素子と前記第２群の遅延素子とを前記可変遅延器の第１出力ライン及び前記可変遅延器の第２出力ラインに各々連結/分離するスイッチトランジスタと、
前記第１群の遅延素子のうち一つの使用を示す遅延使用信号に応答して、前記第１出力ライン及び前記第２出力ラインを連結/分離するスイッチとを含むことを特徴とする遅延同期回路。
【請求項２】
前記遅延使用信号は、
前記スイッチが位置する位置の直前に配置される前記遅延素子の使用を示す信号であることを特徴とする請求項１に記載の遅延同期回路。
【請求項３】
前記遅延使用信号は、
前記スイッチが位置する位置から少なくとも一つ前に配置される前記遅延素子の使用を示す信号であることを特徴とする請求項１に記載の遅延同期回路。
【請求項４】
外部クロックと内部クロックとの位相差を検出する位相検出器と、
前記位相検出器の出力に応答して制御信号を発生する遅延器制御部と、
前記制御信号に応答して前記外部クロックを遅延させて、前記外部クロックに同期した前記内部クロックを発生する可変遅延器とを具備し、
前記可変遅延器は、
前記外部クロックが所定の周波数以上の場合で使われる第１群の遅延素子と、
前記外部クロックが所定の周波数以下の場合で前記第１群の遅延素子と共に使われる第２群の遅延素子と、
前記制御信号に応答して、前記第１群の遅延素子と前記第２群の遅延素子とを前記可変遅延器の第１出力ライン及び前記可変遅延器の第２出力ラインに各々連結/分離するスイッチトランジスタと、
前記第１出力ライン及び前記第２出力ラインを連結/分離するスイッチと、
前記第１群の遅延素子のうち一つの使用を示す遅延使用信号及びリセット信号に応答して、前記スイッチのターンオン/ターンオフを制御する制御回路とを含むことを特徴とする遅延同期回路。
【請求項５】
前記可変遅延器は、
外部リセット命令、使用中の前記遅延素子の個数増加を示すアップ信号、及び、使用中の前記遅延素子の個数減少を示すダウン信号に応答して、前記リセット信号を発生するリセット回路をさらに具備することを特徴とする請求項４に記載の遅延同期回路。
【請求項６】
前記可変遅延器は、
前記制御回路から出力されるプリチャージ信号に応答して、前記第２出力ラインの電位を所定の電位にプリチャージするプリチャージ回路をさらに具備することを特徴とする請求項４に記載の遅延同期回路。
【請求項７】
前記制御回路は、
前記遅延使用信号に応答して出力端をセットし、前記リセット信号に応答して前記出力端をリセットするラッチ部と、
前記ラッチ部の出力に応答して、前記スイッチを制御するスイッチ制御信号を発生するバッファとを具備することを特徴とする請求項４に記載の遅延同期回路。
【請求項８】
前記リセット回路は、
前記アップ信号をカウンティングして、カウント値が所定値以上であれば出力を活性化させるアップ信号検出回路と、
前記ダウン信号をカウンティングして、カウント値が所定値以上であれば出力を活性化させるダウン信号検出回路と、
前記外部リセット命令、前記アップ信号検出回路の出力及び前記ダウン信号検出回路の出力に応答して、前記リセット信号を発生する論理和回路とを具備することを特徴とする請求項５に記載の遅延同期回路。
【請求項９】
前記アップ信号検出回路及び前記ダウン信号検出回路は、各々カウンタを具備することを特徴とする請求項８に記載の遅延同期回路。
【請求項１０】
前記プリチャージ回路は、
PMOSトランジスタを具備することを特徴とする請求項６に記載の遅延同期回路。
【請求項１１】
前記スイッチは、
PMOSトランジスタを具備することを特徴とする請求項４ないし請求項１０のうちいずれか一つに記載の遅延同期回路。
【請求項１２】
外部クロックと内部クロックとの位相差を検出する位相検出器と、
前記位相検出器の出力に応答して制御信号を発生する遅延端制御部と、
前記制御信号に応答して前記外部クロックを遅延させて、前記外部クロックに同期した前記内部クロックを発生する可変遅延器とを具備し、
前記可変遅延器は、
前記外部クロックが所定の周波数以上の場合で使われる第１群の遅延素子と、
前記外部クロックが所定の周波数以下の場合で前記第１群の遅延素子と共に使われる第２群の遅延素子と、
前記制御信号に応答して、前記第１群の遅延素子と前記第２群の遅延素子とを前記可変遅延器の第１出力ライン及び前記可変遅延器の第２出力ラインに各々連結/分離するスイッチトランジスタと、
前記第１出力ライン及び前記第２出力ラインを連結/分離するスイッチと、
使用中の前記遅延素子の個数変化を示す遅延変化信号に応答して、前記スイッチのターンオン/ターンオフを制御する制御回路とを含むことを特徴とする遅延同期回路。
【請求項１３】
前記可変遅延器は、
前記制御回路から出力されるプリチャージ信号に応答して、前記第２出力ラインの電位を所定電位にプリチャージするプリチャージ回路をさらに具備することを特徴とする請求項１２に記載の遅延同期回路。
【請求項１４】
前記制御回路は、
前記遅延変化信号のうち前記遅延素子の個数増加を示すアップ信号及び前記遅延変化信号のうち前記遅延素子の個数減少を示すダウン信号に応答して、可変電圧を発生する遅延検出回路と、
前記可変電圧が第１電圧以上であるときは前記可変電圧を前記第１電圧として出力し、前記可変電圧が第２電圧以下であるときは前記可変電圧を接地電圧として出力して、前記プリチャージ信号を発生するシュミットトリガバッファと、
前記プリチャージ信号を反転させて、前記スイッチを制御するスイッチ制御信号を発生するインバータとを備えることを特徴とする請求項１２または請求項１３に記載の遅延同期回路。
【請求項１５】
前記プリチャージ回路は、
PMOSトランジスタを具備することを特徴とする請求項１３に記載の遅延同期回路。
【請求項１６】
前記遅延検出回路は、
チャージポンプを具備することを特徴とする請求項１４に記載の遅延同期回路。
【請求項１７】
前記スイッチは、
PMOSトランジスタを具備することを特徴とする請求項１４に記載の遅延同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係り、特に遅延同期回路の高周波動作時における可変遅延器の負荷を減少させ、外部クロックに安定的に同期する遅延同期回路に関する。
【０００２】
【従来の技術】
SDRAMはクロックに同期してデータをメモリセルに入力したりメモリセルデータを有効データ区間において出力したりする。クロックは一本のピンに入力されてSDRAMに分配されるが、入力ピンから比較的遠く離れた部分に到達するクロックは、入力ピンに隣接した部分のクロックと比較すればかなり遅延する恐れがある。このような遅延はSDRAM内部の各部分間の同期を維持し難くする。
【０００３】
このような同期を維持するために遅延同期回路が使われるが、遅延同期回路は外部クロックの位相に同期した内部クロックを発生する。遅延同期回路はSDRAMの動作速度とほぼ同じ速度で動作する。遅延同期回路は、所定の周波数以上で動作する場合(以下、高周波動作という)及び前記周波数以下で動作する場合(以下、低周波数動作という)を満足せねばならない。
【０００４】
図１は、一般の遅延同期回路１００を示す図面である。遅延同期回路１００は位相検出器１１０、遅延器制御部１２０、可変遅延器１３０を含む。位相検出器１１０は外部クロックECLKと内部クロックICLKとの位相差を検出する。遅延器制御部１２０は位相検出器１１０の出力に応答して、可変遅延器１３０に入力される外部クロックECLKの遅延時間を決定する制御信号CNTを発生する。可変遅延器１３０は制御信号CNTに応答して外部クロックECLKに同期した内部クロックICLKを発生する。
【０００５】
図２は、図１の可変遅延器１３０を示す図面である。可変遅延器１３０は、遅延素子２０１〜２０８及びスイッチトランジスタ２１１〜２１８を含む。それぞれの遅延素子２０１〜２０８はスイッチトランジスタ２１１〜２１８に連結され、スイッチトランジスタ２１１〜２１８は可変遅延器１３０の出力ラインOL１に連結される。遅延素子２０１〜２０８は外部クロックECLKを遅延させる。
【０００６】
一方、遅延素子２０１〜２０８の個数は図１の遅延同期回路１００の動作周波数に依存する。高周波動作では、遅延素子の個数は低周波数動作に比べて少なく設定される。低周波数動作の場合、あらゆるスイッチトランジスタ２１１〜２１８が制御信号CNTに応答してターンオンされ、あらゆる遅延素子２０１〜２０８が出力ラインOL１に連結されるので、出力ラインOL１は大きな負荷を有する。一方、高周波動作の場合、遅延素子２０１〜２０８の一部２０５〜２０８は制御信号CNTに応答してターンオフされて可変遅延器１３０の出力端に連結されないので、出力ラインOL１は相対的に小さな負荷を有する。
【０００７】
ところが、図２の可変遅延器１３０は、高周波動作のために遅延素子２０５〜２０８が出力ラインOL１に連結されなくても、出力ラインOL１の物理的長さが有するライン負荷とターンオフされるスイッチトランジスタ２１５〜２１８が有するジャンクション負荷とをそのまま有する。そのため、可変遅延器１３０は高周波動作には不適当である。これにより遅延同期回路(図１)１００が最終的に発生する内部クロックICLKにジッタが生じてデューティ特性が劣化する。そのため、これに基づいて動作するSDRAMの全体が誤動作する可能性がある。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、高周波動作時に可変遅延器の出力ライン負荷を減少させうる遅延同期回路を提供することである。
【０００９】
本発明の他の目的は、可変遅延器に含まれたスイッチのターンオン/ターンオフを安定的に行う遅延同期回路を提供することである。
【００１０】
【課題を解決するための手段】
前記目的を達成するために本発明の遅延同期回路は、外部クロックと内部クロックとの位相差を検出する位相検出器と、前記位相検出器の出力に応答して制御信号を発生する遅延器制御部と、前記制御信号に応答して前記外部クロックを遅延させて、前記外部クロックに同期した前記内部クロックを発生する可変遅延器とを具備する。前記可変遅延器は、所定の周波数以上で使われる第１群の遅延素子と、所定の周波数以下で前記第１群の遅延素子と共に使われる第２群の遅延素子と、前記制御信号に応答して、前記第１群の遅延素子と前記第２群の遅延素子とを前記可変遅延器の第１出力ライン及び前記可変遅延器の第２出力ラインに各々連結/分離するスイッチトランジスタと、前記第１群の遅延素子のうち一つの使用を示す遅延使用信号に応答して、前記第１出力ライン及び前記第２出力ラインを連結/分離するスイッチとを含む。
【００１１】
前記他の目的を達成するために本発明の遅延同期回路は、外部クロックと内部クロックとの位相差を検出する位相検出器と、前記位相検出器の出力に応答して制御信号を発生する遅延器制御部と、前記制御信号に応答して前記外部クロックを遅延させて、前記外部クロックに同期した前記内部クロックを発生する可変遅延器とを具備する。前記可変遅延器は、所定の周波数以上で使われる第１群の遅延素子と、所定の周波数以下で前記第１群の遅延素子と共に使われる第２群の遅延素子と、前記制御信号に応答して、前記第１群の遅延素子と前記第２群の遅延素子とを前記可変遅延器の第１出力ライン及び前記可変遅延器の第２出力ラインに各々連結/分離するスイッチトランジスタと、前記第１出力ライン及び前記第２出力ラインを連結/分離するスイッチと、前記第１群の遅延素子のうち一つの使用を示す遅延使用信号及びリセット信号に応答して、前記スイッチのターンオン/ターンオフを制御する制御回路とを含む。
【００１２】
前記他の目的を達成するために本発明の遅延同期回路は、外部クロックと内部クロックとの位相差を検出する位相検出器と、前記位相検出器の出力に応答して制御信号を発生する遅延器制御部と、前記制御信号に応答して前記外部クロックを遅延させて、前記外部クロックに同期した前記内部クロックを発生する可変遅延器とを具備する。前記可変遅延器は、所定の周波数以上で使われる第１群の遅延素子と、前記周波数以下で前記第１群の遅延素子と共に使われる第２群の遅延素子と、前記制御信号に応答して、前記第１群の遅延素子と前記第２群の遅延素子とを前記可変遅延器の第１出力ライン及び前記可変遅延器の第２出力ラインに各々連結/分離するスイッチトランジスタと、前記第１出力ライン及び前記第２出力ラインを連結/分離するスイッチと、使用中の前記遅延素子の個数変化を示す遅延変化信号に応答して、前記スイッチのターンオン/ターンオフを制御する制御回路とを含む。
【００１３】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を示す添付図面及び添付図面に記載された内容を参照せねばならない。
【００１４】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面において、同じ参照符号は同じ部材を示す。
【００１５】
図３は、本発明の一実施形態に係る可変遅延器３００を示す図面である。可変遅延器３００は図１の遅延同期回路１００の可変遅延器１３０の代りに使われ、位相検出器１１０及び遅延器制御部１２０は本発明の遅延同期回路の構成要素となる。可変遅延器３００は第１群の遅延素子３０１〜３０４、第２群の遅延素子３０５〜３０８、スイッチトランジスタ３１１〜３１８及びスイッチ３２０を具備する。可変遅延器３００は図１の可変遅延器１３０と比較すれば、スイッチ３２０をさらに具備する。
【００１６】
高周波動作の場合に第１出力ラインOL２が使われ、低周波数動作の場合に第１出力ラインOL２及び第２出力ラインOL３が使われる。
【００１７】
第１群の遅延素子３０１〜３０４は高周波動作で使われ、第２群の遅延素子３０５〜３０８は第１群の遅延素子３０１、３０２、３０３、３０４と共に低周波数動作で使われる。スイッチトランジスタ３１１〜３１８は図１の遅延器制御部１２０が発生する制御信号CNTに各々応答して、遅延された外部クロックECLKを第１出力ラインOL２及び第２出力ラインOL３に伝達する。
【００１８】
スイッチ３２０は、第１出力ラインOL２及び第２出力ラインOL３の間に配置される。スイッチ３２０は、その直前に配置される遅延素子、例えば遅延素子３０４によって制御される。遅延素子３０４は、高周波動作時に使われる第１群の遅延素子のうち最後の遅延素子に該当する。遅延素子３０４の使用を示す遅延使用信号DMAXは低周波数動作を示す。スイッチ３２０がオンされて低周波数動作を行えば、出力ラインOL２、OL３の負荷が大きくなる。
【００１９】
一方、スイッチ３２０は、スイッチ３２０の位置から少なくとも一つ前に配置される遅延素子の使用を示す遅延使用信号DMAXによっても制御される。本発明の実施形態では、スイッチ３２０が遅延素子３０２の使用を示す遅延使用信号DMAXにより制御される。高周波動作が行われる時、半導体メモリ装置の動作によって電源電圧の変化と温度変化とが生じる可能性がある。そのため、可変遅延器３００の第１出力ラインOL２に遅延素子をさらに連結せねばならないが、遅延素子３０２の以後にある遅延素子３０３、３０４を余裕分として持ってマージンを有するようにする。
【００２０】
したがって、可変遅延器３００を含む本発明の遅延同期回路が高周波動作を行う時、スイッチトランジスタ３１５〜３１８が連結された第２出力ラインOL３が分離されて第１出力ラインOL２の負荷が減少する。そのため、本発明の遅延同期回路は高周波動作が安定的に行われる。
【００２１】
一方、本発明の一実施形態に係る遅延同期回路が第１群の遅延素子３０１〜３０４及び第２群の遅延素子３０５〜３０８のうち一つを使用して低周波数動作を行う時、雑音による電圧変化及び温度変化は遅延素子の遅延時間を増加させうる。すると、第１群の遅延素子３０１〜３０４のうち最後の遅延素子３０４がオン/オフを繰り返すので、スイッチ３２０がオン/オフを繰り返してスイッチの不連続性が増加する。その結果、可変遅延器３００の出力ラインOL２でジッタが生じて雑音余裕度が低下する。
【００２２】
スイッチ３２０の不連続性を防止するための本発明の他の実施形態に係る遅延同期回路が後述される。本発明の他の実施形態に係る遅延同期回路は、スイッチがオン状態にされると継続してオン状態を維持し、リセット信号のみによって前記スイッチをオフする。
【００２３】
図４は、本発明の他の実施形態に係る可変遅延器を示す図面である。可変遅延器４００は図１の遅延同期回路１００の可変遅延器１３０の代りに使われ、図１の位相検出器１１０及び遅延器制御部１２０は本発明の遅延同期回路の構成要素となる。
【００２４】
図４を参照すれば、可変遅延器４００は第１群の遅延素子４０１〜４０４、第２群の遅延素子４０５〜４０８、スイッチトランジスタ４１１〜４１８、スイッチ４２０、プレチャージ回路４３０、制御回路４４０及びリセット回路４７０を含む。可変遅延器４００は、図３の可変遅延器３００と比較すれば、プリチャージ回路４３０、制御回路４４０及びリセット回路４７０をさらに具備する。遅延素子４０１〜４０８及びスイッチトランジスタ４１１〜４１８についての説明は図３の説明と同一なので省略する。
【００２５】
高周波動作の場合には第１出力ラインOL４が使われ、低周波数動作の場合には第１出力ラインOL４及び第２出力ラインOL５が使われる。
【００２６】
スイッチ４２０は、スイッチ制御信号SW１に応答して、可変遅延器４００の第１出力ラインOL４及び可変遅延器４００の第２出力ラインOL５を連結/分離する。スイッチ４２０はPMOSトランジスタを具備する。
【００２７】
プリチャージ回路４３０は、プリチャージ信号PC１に応答して、第２出力ラインOL５の電位を電源電圧VCCにプリチャージする。プリチャージ回路４３０はソースに電源電圧VCCが連結されたPMOSトランジスタを具備する。
【００２８】
制御回路４４０は遅延使用信号DMAX及びリセット信号RSに応答して、スイッチ制御信号SW１及びプリチャージ信号PC１を出力する。遅延使用信号DMAXは、遅延素子４０４があらかじめ指定した遅延時間を使用することを示す信号であり、リセット信号RSは、スイッチ４２０のターンオフを制御する信号である。本発明の実施形態では遅延素子４０２が遅延使用信号DMAXを発生する場合もある。
【００２９】
リセット回路４７０は、外部リセット命令RS_CMD、アップ信号UP及びダウン信号DOWNに応答してリセット信号RSを出力する。外部リセット命令RS_CMDは、外部からスイッチ４２０のターンオフを制御する信号である。そして、アップ信号UPは使用中の遅延素子の個数増加を示す信号であり、ダウン信号DOWNは動作中の遅延素子の個数減少を示す信号である。アップ信号UP及びダウン信号DOWNは別の制御回路(図示せず)が発生する。
【００３０】
図５は、図４の制御回路の構成を示す図面である。図５を参照すれば、制御回路４４０はラッチ部４４１及びインバータ４４３、４４５を具備する。ラッチ部４４１は二つのNORゲートを含む。
【００３１】
ラッチ部４４１は遅延使用信号DMAXに応答してラッチ部４４１の出力端NOをセットし、リセット信号RSに応答して出力端NOをリセットする。インバータ４４３は出力端NOの信号を反転させてプリチャージ信号PC１を発生し、インバータ４４５はプリチャージ信号PC１を反転させてスイッチ制御信号SW１を発生する。
【００３２】
図６は、図４の制御回路の動作を示すタイミング図である。図６では、高周波動作区間と低周波数動作区間とが交互に示されている。リセット信号RSが活性化されれば、遅延使用信号DMAXが非活性化される。すると、プリチャージ信号PC１が活性化されてプリチャージが行われ、スイッチ制御信号SW１が非活性化されてスイッチ４２０がターンオフされ、高周波動作が行われる。すなわち、本発明の遅延同期回路は、高周波数の外部クロックに同期する内部クロックを発生する。
【００３３】
その後、外部クロックECLKの周波数が減少するにつれて図４の遅延素子４０４が動作して遅延使用信号DMAXが活性化される。すると、プリチャージ信号PC１が非活性化されてプリチャージが解除され、スイッチ制御信号SW１が活性化されてスイッチ４２０がオンになり低周波数動作が行われる。
【００３４】
したがって、可変遅延器４００を含む本発明の遅延同期回路はリセット信号RSによりスイッチのターンオン/ターンオフを安定的に制御して、低周波数動作及び高周波動作間の動作変更が安定的に繰り返される。
【００３５】
図７は、図４のリセット回路の構成を示す図面である。図７を参照すれば、リセット回路４７０は、アップ信号検出回路４７１、ダウン信号検出回路４７３及び論理和回路４７５を含む。アップ信号検出回路４７１及びダウン信号検出回路４７３はカウンタを具備する。
【００３６】
アップ信号検出回路４７１は、遅延素子の増加個数を示す連続的なアップ信号UPの個数をカウンティングして所定のアップ信号UPの個数を超過すれば"ハイ"状態に活性化する。
【００３７】
ダウン信号検出回路４７３は、遅延素子の減少個数を示す連続的なダウン信号DOWNの個数をカウンティングして所定のダウン信号DOWNの個数を超過すれば"ハイ"状態に活性化する。
【００３８】
論理和回路４７５は外部リセット命令RS_CMD、アップ信号検出回路４７１の出力及びダウン信号検出回路４７３の出力が"ハイ"状態に活性化されれば、リセット信号RSを生じる。
【００３９】
図８は、本発明のさらに他の実施形態に係る可変遅延器を示す図面である。本発明の可変遅延器８００は第１群の遅延素子８０１〜８０４、第２群の遅延素子８０５〜８０８、スイッチトランジスタ８１１〜８１８、スイッチ８２０、プリチャージ回路８３０及び制御回路８４０を含む。
【００４０】
高周波動作の場合に第１出力ラインOL６が使われ、低周波数動作の場合に第１出力ラインOL６及び第２出力ラインOL７が使われる。
【００４１】
スイッチ８２０及びプレチャージ回路８３０は図４のスイッチ４２０及びプリチャージ回路４３０の構成とほぼ同一なので、これについての説明は省略する。第２出力ラインOL７の電位はプリチャージ回路８３０により電源電圧VCCにプリチャージされる。
【００４２】
制御回路８４０はアップ信号UP及びダウン信号DOWNに応答して、スイッチ８２０のターンオン/ターンオフを制御するスイッチ制御信号SW２及び第２出力ラインOL７をプリチャージするプリチャージ信号PC２を出力する。アップ信号UPは遅延素子の個数増加を示す信号であり、ダウン信号DOWNは遅延素子の個数減少を示す信号である。すなわち、制御回路８４０は外部クロックECLKの周波数変化を感知して、スイッチ８２０及びプレチャージ回路８３０を制御する。
【００４３】
図９は、図８の制御回路の構成を示す図面である。図９には遅延検出回路８４１の入力端/出力端及びシュミットトリガバッファ８４３の出力端で示される信号波形の例が示される。図９を参照すれば、制御回路８４０は遅延検出回路８４１、シュミットトリガバッファ８４３及びインバータ８４５を具備する。
【００４４】
遅延検出回路８４１は、アップ信号UPの個数に比例し、ダウン信号DOWNの個数に反比例する可変電圧を出力する。遅延検出回路８４１はチャージポンプを具備する。
【００４５】
シュミットトリガバッファ８４３は、可変電圧が第１電圧Vm+以上であるときは該可変電圧を第１電圧Vm+として出力し、可変電圧が第２電圧以下Vm-であるときは該可変電圧を接地電圧として出力する。第１電圧Vm-と第２電圧Vm+との間の電圧はヒステリシス電圧であり、ヒステリシス電圧における遅延変化は無視される。第１電圧Vm+は高周波動作から低周波数動作に変更されることを示す臨界電圧に設定され、第２電圧Vm-は低周波数動作から高周波動作に変更されることを示す臨界電圧に設定される。
【００４６】
シュミットトリガバッファ８４３の出力はプリチャージ信号PC２になり、シュミットトリガバッファ８４３の出力はインバータ８４５により反転されてスイッチング信号SW２になる。
【００４７】
シュミットトリガバッファ８４３の入力端/出力端で示される信号図を参照すれば、シュミットトリガバッファ８４３の出力は時間T０までは"ロー"状態になってスイッチ８２０がオフされ、第２出力ラインOL７がプリチャージされる。この場合には高周波動作が行われる。シュミットトリガバッファ８４３の出力は時間T０から時間T１までは"ハイ"状態になってスイッチ８２０がオンされ、第２出力ラインOL７のプリチャージが解除される。この場合には低周波数動作が行われる。シュミットトリガバッファ８４３の出力は時間T１で"ロー"状態に下降し始めて高周波動作が行われる。
【００４８】
したがって、可変遅延器８００を含む本発明の遅延同期回路は、ヒステリシス電圧における遅延変化を無視することによってスイッチのターンオン/ターンオフを安定的に行える。そのため、外部クロックの周波数が高周波数及び低周波数の間で変化しても、本発明の遅延同期回路は各動作周波数で安定した動作を行える。
【００４９】
本発明は図面に示したいくつかの実施形態を参考して説明されたが、これは例示的なものに過ぎず、当業者であればこれより多様な変形及び均等な他の実施形態が可能であるという点を理解しうる。したがって、本発明の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【００５０】
【発明の効果】
本発明の遅延同期回路は、高周波動作の場合にスイッチをオフして出力ラインの負荷を減少させて高周波動作を安定的に行う。
【００５１】
また、本発明の遅延同期回路は、スイッチのターンオン/ターンオフを安定的に制御してスイッチの不連続性を減少させることによって、高周波動作と低周波数動作との動作変更が安定的に行われる。
【図面の簡単な説明】
【図１】一般の遅延同期回路を示す図面である。
【図２】図１の可変遅延器を示す図面である。
【図３】本発明の一実施形態に係る可変遅延器を示す図面である。
【図４】本発明の他の実施形態に係る可変遅延器を示す図面である。
【図５】図４の制御回路の構成を示す図面である。
【図６】図４の制御回路の動作を示すタイミング図である。
【図７】図４のリセット回路の構成を示す図面である。
【図８】本発明のまた他の実施形態に係る可変遅延器を示す図面である。
【図９】図８の制御回路の構成を示す図面である。
【符号の説明】
３００  可変遅延器
３０１〜３０４  第１群の遅延素子
３０５〜３０８  第２群の遅延素子
３１１〜３１８  スイッチトランジスタ
３２０  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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