(57)【特許請求の範囲】
【請求項１】
基体の表面にシリコンを含む半導体膜を成膜する第１の工程と、
前記シリコンを含む半導体膜上に第１の酸化膜を形成する第２の工程と、
前記シリコンを含む半導体膜上にレジストパターンを形成する第３の工程と、
前記シリコンを含む半導体膜をパターン形成して島状の半導体層を形成する第４の工程と、
前記レジストパターンをアッシングするとともに前記島状の半導体層の側壁に第２の酸化膜を形成する第５の工程と、
前記レジストパターンをレジスト剥離液により剥離する第６の工程と、
前記第１及び第２の酸化膜を除去する第７の工程と、
前記半導体層を被覆する様にゲート絶縁膜を堆積する第８の工程と、
前記ゲート絶縁膜上にゲート電極膜を堆積する第９の工程と、
前記ゲート電極膜をパターン形成してゲート電極を形成する第１０の工程と、
一導電型の不純物元素をドーピングすることにより前記ゲート電極の外側に対応する前記半導体層にソース領域及びドレイン領域を形成する第１１の工程と、
前記ゲート電極を被覆する様に第１の層間絶縁膜を堆積する第１２の工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を成膜する第１３の工程と、
前記第２の層間絶縁膜上にレジストパターンを形成する第１４の工程と、
前記レジストパターンをマスクに前記ゲート絶縁膜と前記第１の層間絶縁膜と前記第２の層間絶縁膜とから成る積層膜をドライエッチング処理しコンタクトホールを形成する第１５の工程と、
前記コンタクトホールの底部に存在する前記島状の半導体層の露出した表面に有機系のレジスト剥離液に対する保護膜を成膜する第１６の工程と、
前記レジスト剥離液により前記レジストパターンを剥離する第１７の工程とを有することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１に於いて、前記保護膜として、シリコン酸化膜を成膜することを特徴とする半導体装置の作製方法。
【請求項３】
請求項２に於いて、前記シリコン酸化膜は、オゾン含有水で処理することにより成膜することを特徴とする半導体装置の作製方法。
【請求項４】
請求項２に於いて、前記シリコン酸化膜は、過酸化水素水で処理することにより成膜することを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一項に於いて、前記第１の層間絶縁膜として、膜厚５０〜３００ｎｍのシリコン酸窒化膜又はシリコン窒化膜を堆積することを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至４のいずれか一項に於いて、前記第１の層間絶縁膜として、膜厚１００〜２００ｎｍのシリコン酸窒化膜又はシリコン窒化膜を堆積することを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至６のいずれか一項に於いて、前記第２の層間絶縁膜として、膜厚０．７〜３μｍのアクリル樹脂膜を成膜することを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至６のいずれか一項に於いて、前記第２の層間絶縁膜として、膜厚１〜２μｍのアクリル樹脂膜を成膜することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の作製方法に関し、特にレジスト剥離液によるシリコン系半導体膜のエッチング損傷を防止することのできる半導体装置の作製方法に関する。また、本発明は、当該作製方法で使用するレジスト剥離装置に関する。尚、本明細書で半導体装置とは、薄膜トランジスタ（Thin-Film-Transistor以下、ＴＦＴと略記）で回路構成される半導体装置全般を指し、例えばアクティブマトリクス形の液晶表示装置又は有機ＥＬ（Electro-luminescenceの略）表示装置等の半導体表示装置をその範疇に含むものである。
【０００２】
【従来の技術】
近年、ガラス基板等の透明絶縁性基板上にＴＦＴで回路構成されたアクティブマトリクス型の液晶表示装置が量産され、特に最近ではアクティブマトリクス型の有機ＥＬ表示装置が次世代の半導体表示装置として注目されている。従来、これらの半導体表示装置の構成素子であるＴＦＴの活性層（島状の半導体層）には、非晶質シリコン膜が適用されてきたが、最近では電界効果移動度の大きい多結晶シリコン膜が適用される様になってきた。多結晶シリコン膜で構成された半導体表示装置は、画素用トランジスタのみでなく周辺回路である駆動回路も一体化できる利点を有する為、半導体表示装置の開発に携わる各社で精力的に研究が進められている。
【０００３】
この様な半導体表示装置の作製工程では、レジストパターンをマスクにドライエッチング処理又は不純物イオンのドーピング処理が行われ、これらの処理が終了した後のレジストパターンの除去には、アッシング工程又はレジスト剥離工程から成るレジスト除去処理が行われている。
【０００４】
基板上のレジストパターンは、ドライエッチング等のプラズマ処理又は不純物イオンのドーピング処理を経ることにより、レジストを構成する高分子とエッチングガスとの反応又はドーピング不純物との反応、更には高分子間の架橋反応が進み、レジストパターンの表面に除去が困難な変質層が生成される。当該変質層は耐アッシング性を有し、アッシング時間が長くなる傾向にあり、アッシングガスである酸素に一定量の窒素や水素を添加することでアッシング速度の向上が図られている。また、アッシングガスである酸素にＣＦ4等のハロゲンガスを添加することでも、アッシング速度の向上することが知られているが、レジストパターンと下地の基板との選択比の点で下地基板が損傷する問題が有る為、適用工程を限定して利用されている。
【０００５】
この様にアッシング速度の改善が図られているが、アッシング工程のみでは所望のスループットで確実にレジストパターンを除去することが困難であり、有機系のレジスト剥離液によるレジスト剥離工程との併用でレジストパターンの除去処理が行われている。当該レジスト剥離工程は、アッシング処理後の基板を所定温度（６０〜９０℃程度）のレジスト剥離液が充填された処理槽に１０分間程度の浸漬処理をすることで、レジスト剥離液による溶解作用を利用してレジストパターンを溶解除去するものである。尚、当該レジスト剥離工程に於いては、複数の基板を一括して処理するバッチ処理方式と基板を１枚ずつ順次処理する枚葉処理方式がある。枚葉処理方式は処理装置の面積効率又はレジスト剥離液の消費量削減に有利な為、比較的大型の基板の場合に利用されている方式である。
【０００６】
ところで、半導体表示装置の作製工程では、ソース領域又はドレイン領域又はチャネル領域の構成領域である島状の半導体層を非晶質シリコン又は多結晶シリコン等のシリコン系半導体膜で形成しており、これらのシリコン系半導体膜から成る半導体層をドライエッチング処理でパターン形成している。当該半導体層が形成された以降のレジスト剥離工程に於いては、工程によってはエッチング処理により半導体層の露出部分が形成され、当該露出部分で半導体層と有機系のレジスト剥離液が直に接触する場合がある。半導体層とレジスト剥離液が直に接触する場合に於いて、レジスト剥離液によっては、レジスト剥離液の吸湿作用によりレジスト剥離液に数％程度の水分が含まれる場合があり、水分の含有によりレジスト剥離液が強アルカリ性となり、シリコン系半導体膜から成る半導体層をエッチング損傷したり、極端な場合はエッチングにより半導体層が消失する現象が大きな問題となっている。尚、本明細書でエッチング損傷とは、本来、残膜すべきシリコン系半導体膜がレジスト剥離液によりエッチングされ、所望の残膜厚に比べ残膜厚が薄くなる現象を示している。
【０００７】
この様な背景の下、当該問題の対策として、レジスト剥離液材料及び半導体表示装置のプロセス改善の視点で関連業界により様々な対策技術が公開されており、その主な対策技術の要旨を以下に記載する。
【０００８】
先ず、レジスト剥離液の材料に関する対策技術としては、例えば、特開２０００−２４１９９１号公報に「アルカノールアミン類と糖類と水溶性有機溶媒とベンゾトリアゾール又はその誘導体と水を含有して成るホトレジスト用剥離液組成物、及び当該剥離液組成物を使用したホトレジスト剥離方法」が開示されている。また、特開２００１−１８３８４９号公報に「ヒドロキシルアミン類と芳香族ヒドロキシ化合物とベンゾトリアゾール又はその誘導体と、２５℃の水溶液に於ける酸解離定数（ｐＫａ）が７．５〜１３のアミン類、並びに水溶性有機溶媒及び／又は水を含有して成るホトレジスト用剥離液組成物、及び当該剥離液組成物を使用したホトレジスト剥離方法」が開示されている。また、特開２００１−１８８３６３号公報に「含窒素有機ヒドロキシ化合物と水溶性有機溶媒と水と特定のベンゾトリアゾール系化合物を含有して成るホトレジスト用剥離液、及び当該剥離液を使用したホトレジスト剥離方法」が開示されている。また、特開２００１−２０９１９０号公報には、「一級、二級若しくは三級のアルキルアミン又は一級、二級若しくは三級のアルカノールアミンと極性有機溶剤と水と２，３，６−トリメチルフェノール又は２，４−ジ−tert−ブチルフェノールの内の１種又はそれらの混合物とを主成分とするフォトレジスト剥離剤組成物、及び当該フォトレジスト剥離剤組成物の使用方法」が開示されている。
【０００９】
また、半導体表示装置のプロセス改善に関する対策技術としては、特開２００１−３０８３４２号公報に「基板上に形成された半導体膜の表面にオゾン含有水を接触させて前記表面に表面酸化層を形成する工程と、前記半導体膜上に所定パターンのマスクを形成する工程と、前記マスクを用いてエッチング及び不純物イオンのドーピングから選ばれる何れかの処理を行う工程と、少なくとも露出した前記半導体膜の表面に前記表面酸化層が形成されている状態で前記マスクを除去する工程とを含むことを特徴とする薄膜トランジスタの製造方法」が開示されている。
【００１０】
【発明が解決しようとする課題】
図１５は、半導体表示装置の構成素子であるｎチャネル型ＴＦＴの構造を示す断面図及び平面図である。図１５に於いて、ガラス基板７０１上に所定膜厚のシリコン酸窒化膜から成る下地膜７０２が堆積され、当該下地膜７０２の上にｎチャネル型ＴＦＴが形成されている。ｎチャネル型ＴＦＴは、所定膜厚のシリコン系半導体膜から成る半導体層７０３と、所定膜厚のシリコン酸化膜から成るゲート絶縁膜７０４と、所定膜厚の高融点金属膜（具体的には、Ｗ膜）から成るゲート電極７０５とがガラス基板７０１側から順に積層される様に形成されている。また、シリコン系半導体膜から成る前記半導体層７０３には、ゲート電極７０５の真下に位置する実質的に真性な領域であるチャネル領域７０６と、チャネル領域７０６の両側に位置するｎ型の導電型を有するソース領域（ｎ＋領域）７０７及びドレイン領域（ｎ＋領域）７０８とが配置されている。また、ＴＦＴの表面は、無機膜から成る所定膜厚の第１の層間絶縁膜７０９と、その上にアクリル樹脂膜等の有機樹脂膜から成る第２の層間絶縁膜７１０とが積層され、これらの積層膜を貫通し、ソース領域（ｎ＋領域）７０７及びドレイン領域（ｎ＋領域）７０８に到達する様にコンタクトホール７１１ａ，７１２ａが各々形成されている。各コンタクトホール７１１ａ，７１２ａを埋設する様に、導電性の金属配線７１１ｂ，７１２ｂがパターン形成されている。尚、第１の層間絶縁膜７０９は、シリコン系半導体膜から成る半導体層７０３上にゲート絶縁膜７０４を挟んでゲート電極７０５を形成した後に全面に成膜されるもので、水分やナトリウム（Ｎａ）等のアルカリ金属の拡散を防止する機能が求められる為、所定膜厚の無機膜であるシリコン窒化膜又はシリコン酸窒化膜が好適である。一方、第２の層間絶縁膜７１０は、平坦性と透光性の点で有利なアクリル樹脂膜等の有機樹脂膜が好適である（図１５参照）。
【００１１】
図１５に示される様なｎチャネル型ＴＦＴの各コンタクトホール７１１ａ，７１２ａの形成工程に於いては、ドライエッチング処理後の不要なレジストパターンの除去工程で、レジストパターンと下地の有機樹脂膜である第２の層間絶縁膜７１０との選択比を確保できない為、アッシング工程を適用することは不可能である。従って、有機系のレジスト剥離液によるレジスト剥離工程のみでレジスト除去することになるが、コンタクトホール７１１ａ，７１２ａの底部でシリコン系半導体膜が露出している為、シリコン系半導体膜とレジスト剥離液が直に接触し、接触部分からシリコン系半導体膜のエッチング損傷が生じたり、極端な場合にはエッチングによりシリコン系半導体膜の消失が発生する場合がある。コンタクトホール７１１ａ，７１２ａの底部でシリコン系半導体膜のエッチング損傷が生じると、コンタクトホール７１１ａ，７１２ａの底部近傍でのソース領域（ｎ＋領域）７０７及びドレイン領域（ｎ＋領域）７０８のシリコン系半導体膜の膜厚が変動する為、コンタクト抵抗のバラツキ要因となり、最終的にＴＦＴの電気特性のバラツキに影響することになる。また、コンタクトホール７１１ａ，７１２ａの底部でシリコン系半導体膜のエッチングによる消失が生じると、半導体装置の歩留にも影響を及ぼすことになる。この様に、コンタクトホール７１１ａ，７１２ａの底部でのシリコン系半導体膜のエッチング損傷やエッチング消失は、半導体装置の電気特性や歩留に大きな影響を及ぼす為、プロセス上の大きな問題となっている。
【００１２】
尚、シリコン系半導体膜のエッチング損傷の対策技術として、例えば特開２０００−２４１９９１号公報、特開２００１−１８３８４９号公報、特開２００１−１８８３６３号公報、特開２００１−２０９１９０号公報等にシリコン系半導体膜のエッチング損傷防止に有効な有機系のレジスト剥離液が開示されているが、シリコン系半導体膜のエッチング損傷は対策できるが、肝心のレジスト剥離性に問題がある場合が多く、現時点ではレジスト剥離性能とシリコン系半導体膜のエッチング損傷防止性能を共に満足するレジスト剥離液は存在しないと認識している。従って、半導体装置のプロセス改善の視点で、シリコン系半導体膜のエッチング損傷防止対策を図ることが求められている。
【００１３】
本発明は、上記従来技術の問題点を解決することを課題とする。より特定すれば、本発明は、レジスト剥離液によるシリコン系半導体膜のエッチング損傷を防止することのできる半導体装置の作製方法と、当該作製方法で使用するレジスト剥離装置を提供することを課題とする。
【００１４】
【課題を解決する為の手段】
上記の課題を解決する為、半導体装置の作製方法に関する発明と当該作製方法で使用するレジスト剥離装置に関する発明が考えられ、当該発明の主な構成を以下に記載する。
【００１５】
〔半導体装置の作製方法に関する発明〕
本発明の構成は、基体の表面にシリコン系半導体膜を成膜する第１の工程と、前記シリコン系半導体膜をパターン形成して薄膜トランジスタの活性層となる半導体層を形成する第２の工程と、前記半導体層を被覆する様にゲート絶縁膜を堆積する第３の工程と、前記ゲート絶縁膜上にゲート電極膜を堆積する第４の工程と、前記ゲート電極膜をパターン形成してゲート電極を形成する第５の工程と、一導電型の不純物元素をドーピングすることにより前記ゲート電極の外側に対応する前記半導体層にソース領域及びドレイン領域を形成する第６の工程と、前記ゲート電極を被覆する様に第１の層間絶縁膜を堆積する第７の工程と、前記第１の層間絶縁膜上に第２の層間絶縁膜を成膜する第８の工程と、前記第２の層間絶縁膜上にレジストパターンを形成する第９の工程と、前記レジストパターンをマスクに前記ゲート絶縁膜と前記第１の層間絶縁膜と前記第２の層間絶縁膜とから成る積層膜をドライエッチング処理しコンタクトホールを形成する第１０の工程と、有機系のレジスト剥離液により前記レジストパターンを剥離する第１１の工程とを備えた半導体装置の作製方法に於いて、前記第１１の工程は、前処理として前記コンタクトホールの底部に存在する前記シリコン系半導体膜の露出した表面に前記レジスト剥離液に対する保護膜を成膜することを特徴としている。
【００１６】
本発明の他の構成は、基体の表面にシリコン系半導体膜を成膜する第１の工程と、レジストパターンをマスクにエッチング処理を行う第２の工程と、前処理として前記シリコン系半導体膜の露出した表面に有機系のレジスト剥離液に対する保護膜を成膜し、前記レジスト剥離液により前記レジストパターンを剥離する第３の工程とを備えたことを特徴としている。別言すると、基体の表面にシリコン系半導体膜を成膜する第１の工程と、レジストパターンをマスクにエッチング処理を行う第２の工程と、有機系のレジスト剥離液により前記レジストパターンを剥離する第３の工程とを備えた半導体装置の作製方法に於いて、前記第３の工程は、前処理として前記シリコン系半導体膜の露出した表面に前記レジスト剥離液に対する保護膜を成膜することを特徴としている。
【００１７】
上記構成の発明に於いて、前記基体としては半導体装置の作製面が平坦面であるガラス基板や石英基板のみでなく、当該作製面が曲面であるガラス体や石英体を含み、更にはフィルム状のプラスチック基板をもその範疇に含むものである。また、前記シリコン系半導体膜としては、シリコンを含む非晶質半導体膜又はシリコンを含む非晶質半導体膜を熱処理して得られるシリコンを含む多結晶半導体膜又は結晶化の助長作用を有する触媒元素を添加した後、熱処理して得られるシリコンを含む結晶質半導体膜が代表的であるが、シリコンを含む半導体特性を有する薄膜であれば何でも良い。尚、本明細書に於いては、シリコンを含む非晶質半導体膜、シリコンを含む多結晶半導体膜、及びシリコンを含む結晶質半導体膜なる技術用語を区別して用いている為、各技術用語の定義について明確にする。シリコンを含む非晶質半導体膜とは、半導体特性を有する非晶質状態のシリコンを含む半導体膜のことで、非晶質シリコン膜も当然に含まれるが、シリコンを含む非晶質半導体膜は全て含まれる。例えば、ＳｉxＧｅ1-x（０＜Ｘ＜１）の形式で記載されるシリコンとゲルマニウムの化合物から成る非晶質膜も含まれる。また、シリコンを含む結晶質半導体膜とは、シリコンを含む非晶質半導体膜に結晶化の助長作用を有する触媒元素を添加して得られる結晶質半導体膜のことで、通常のシリコンを含む多結晶半導体膜と比較し、結晶粒が概略同一方向に配向しており、高い電界効果移動度を有する等の特徴がある為、敢えてシリコンを含む多結晶半導体膜と区別して、シリコンを含む結晶質半導体膜と記載している。
【００１８】
また、上記構成の発明に於いて、前記第１の層間絶縁膜としては、プラズマＣＶＤ法により、膜厚５０〜３００ｎｍ、好ましくは膜厚１００〜２００ｎｍのシリコン窒化膜又はシリコン酸窒化膜を堆積している。第１の層間絶縁膜は、堆積後の熱処理時に膜中に存在する水素によりＴＦＴの活性層を水素化する目的と、上層膜からの水分やＮａ元素等のアルカリ金属をブロッキングする目的で成膜されている。また、前記第２の層間絶縁膜としては、膜厚０．７〜３μm、好ましくは膜厚１〜２μmの有機樹脂膜をスピン塗布法により塗布し、しかる後に所定の温度でベークすることにより成膜している。第２の層間絶縁膜は、層間膜が有する電気容量の低減と基板の平坦化を目的として成膜されており、材料的にはアクリル樹脂膜やポリイミド樹脂膜やＢＣＢ（ベンゾシクロブテン）樹脂膜等の有機樹脂膜が挙げられるが、特に透明性の点でアクリル樹脂膜が当該有機樹脂膜の好適な一例として挙げられる。
【００１９】
この様な構造の層間絶縁膜（即ち、第１の層間絶縁膜と第２の層間絶縁膜）と下地膜であるシリコン酸化膜から成るゲート絶縁膜との積層膜へのコンタクトホール形成工程に於いては、ドライエッチング処理後の不要なレジストパターンを除去する際に、アッシング工程を適用できない。その理由は、アッシング工程の場合、レジストパターンと下地の有機樹脂膜から成る第２の層間絶縁膜との間で、選択比を確保できない為である。この為、有機系のレジスト剥離液によるレジスト剥離工程のみで、当該レジストパターンの除去処理を行うことになる。
【００２０】
また、上記構成の発明に於いて、前記レジスト剥離液としては有機系のレジスト剥離液が一般的に使用されており、有機系のレジスト剥離液であれば材料的な制限は特に無いが、本発明の目的が保護膜の成膜によるシリコン系半導体膜のエッチング損傷の防止であることから、レジスト剥離液への水分混入により強アルカリ性を示し、シリコン系半導体膜に対しエッチング作用を有するに至る様なレジスト剥離液の場合に、本発明は有効である。この点で、前記レジスト剥離液としては、レジスト剥離液への水分混入により強アルカリ性を示し、シリコン系半導体膜に対しエッチング作用を有するに至る様なレジスト剥離液が主な対象である。また、前記レジスト剥離液によるレジスト剥離工程は、所定温度（６０〜９０℃程度）に保持されたレジスト剥離液によるレジスト剥離液処理工程とレジスト剥離液を置換洗浄する為のイソプロピルアルコール（以下、ＩＰＡと略記）によるＩＰＡ処理工程と水洗工程とから成っている。尚、ＩＰＡ処理工程は省略しても弊害が無い場合に限り省略することも可能であるが、基体の表面近傍での水洗時のレジスト剥離液と純水との混合液の生成を防止する作用があり、基体の表面に露出しているシリコン系半導体膜や金属配線へのエッチング損傷防止に有利に作用する為、一般的にはＩＰＡ処理工程を導入した方が好ましい。
【００２１】
また、上記構成の発明に於いて、前記シリコン系半導体膜の露出部分を保護する前記保護膜としては、レジスト剥離液の吸湿作用により強アルカリ性を示すに至ったレジスト剥離液に対する耐浸食性が必要で、膜厚０．５〜５ｎｍ程度のシリコン酸化膜が成膜方法の簡便性の点で好適であるが、シリコン酸化膜に限らず、膜厚０．５〜５ｎｍ程度のシリコン酸窒化膜やシリコン窒化膜も適用可能である。当該シリコン酸化膜は、オゾン含有水や過酸化水素水による洗浄処理で簡便に成膜できるし、また酸素を含む雰囲気中で紫外線を照射し、オゾンを発生させることによっても簡便に成膜できる。また、当該シリコン酸窒化膜は、露出したシリコン系半導体膜の表面を直接に酸窒化処理する為、成膜方法に困難が伴うが、基本的には窒素原子と酸素原子を含む反応性ガスの雰囲気中、例えば窒素酸化物の雰囲気中でのプラズマ処理により酸窒化処理を適用することができる。また、当該シリコン窒化膜についても、窒素原子を含み酸素原子を含まない反応性ガスの雰囲気中、例えばアンモニアガス雰囲気中でのプラズマ処理により、同様に窒化処理することが可能である。
【００２２】
以上の様に構成された発明によれば、エッチング後のレジスト剥離工程に於いて、レジスト剥離液による剥離処理の前に、膜厚０．５〜５ｎｍ程度のシリコン酸化膜又はシリコン酸窒化膜又はシリコン窒化膜から成る保護膜をシリコン系半導体膜の露出部分であるコンタクトホールの底部に成膜することが可能である。これらの保護膜は、コンタクトホール底部のシリコン系半導体膜の表面を酸化又は酸窒化又は窒化処理することにより成膜する為、シリコン系半導体膜の露出部分に選択的に成膜されることになる。また、これらの保護膜は、シリコン系半導体膜に比較し、強アルカリに対する耐浸食性が圧倒的に大きいことが判っている。従って、本発明は、有機系のレジスト剥離液によるコンタクトホール底部のシリコン系半導体膜のエッチング損傷やエッチングによる消失を確実に防止することが可能で、半導体装置の電気特性の安定化や歩留の向上に有効である。
【００２３】
〔レジスト剥離装置に関する発明〕
本発明の構成は、基体の表面にレジスト剥離液に対する保護膜を成膜する為の成膜手段と前記基体の表面に形成されているレジストパターンをレジスト剥離液により除去する為のレジスト剥離液処理手段とを備えたことを特徴としている。この場合に於いて、前記基体の表面に付着している前記レジスト剥離液を洗浄する為の（ＩＰＡ処理手段及び）水洗手段と前記基体を乾燥する為の乾燥手段とを備えたことを特徴としている。尚、ＩＰＡ処理手段を（    ）内に記載したのは、場合によっては当該処理手段を省略した構成も適用可能な為である。
【００２４】
上記発明の構成に於いて、前記レジスト剥離液処理手段と（前記ＩＰＡ処理手段と）前記水洗手段は、複数の基板を纏めて処理する為のバッチ処理方式の処理槽で構成しても良いし、基板を１枚ずつ順次処理する為の枚葉処理方式の連続処理槽又はスピン処理部で構成しても良い。また、前記乾燥手段は、バッチ処理方式の乾燥手段であるスピン乾燥部又はＩＰＡ蒸気乾燥部で構成しても良いし、枚葉処理方式の乾燥手段であるスピン乾燥部又はエアーナイフ乾燥部で構成しても良い。尚、レジスト剥離装置の各処理手段はバッチ処理方式か又は枚葉処理方式で構成することになるが、基板処理の都合上、バッチ処理方式と枚葉処理方式の処理手段毎の混載は避けた方が好ましい。即ち、レジスト剥離装置の各処理手段はバッチ処理方式で統一するか、枚葉処理方式で統一することが装置構成上好ましい。
【００２５】
また、上記発明の構成に於いて、前記成膜手段としてはシリコン酸化膜成膜部とシリコン酸窒化膜成膜部とシリコン窒化膜成膜部が挙げられる。シリコン酸化膜成膜部としては、オゾン含有水で基板を処理する為のオゾン含有水処理部、又は過酸化水素水で基板を処理する為の過酸化水素水処理部、又は酸素を含む雰囲気中で基板に紫外線照射処理する為の紫外線照射処理部が代表的であるが、他の構成であっても構わない。何れの構成の処理部でも、露出したシリコン系半導体膜の表面に膜厚０．５〜５ｎｍ程度のシリコン酸化膜を簡便な方法で成膜することが可能である。尚、シリコン酸化膜成膜部の具体的処理部であるオゾン含有水処理部と過酸化水素水処理と紫外線照射処理部は、バッチ処理方式と枚葉処理方式のどちらを適用しても良い。一方、他の成膜手段であるシリコン酸窒化膜成膜部は、窒素原子と酸素原子を含む反応性ガスの雰囲気中、例えば窒素酸化物の雰囲気中で基板をプラズマ処理するプラズマ処理部で構成されており、またシリコン窒化膜成膜部は、窒素原子を含み酸素原子を含まない反応性ガスの雰囲気中、例えばアンモニアガスの雰囲気中で基板をプラズマ処理するプラズマ処理部で構成されている。これらのプラズマ処理部でプラズマ処理することにより、露出したシリコン系半導体膜の表面を酸窒化処理したり窒化処理することができ、膜厚０．５〜５ｎｍ程度のシリコン酸窒化膜やシリコン窒化膜を成膜することが可能である。
【００２６】
尚、シリコン酸窒化膜成膜部やシリコン窒化膜成膜部のプラズマ処理部の装置構成はバッチ処理方式と枚葉処理方式とが考えられ、どちらの処理方式を採用しても構わないが、他の処理手段の処理方式との統一を図る必要がある。
【００２７】
以上の様に構成された発明によれば、レジスト剥離前の保護膜成膜工程とレジスト剥離工程とを連続処理で行うことが可能となり、レジスト剥離工程に於けるレジスト剥離液によるシリコン系半導体膜のエッチング損傷を確実に防止できる。また、連続処理が可能な当該レジスト剥離装置は、レジスト剥離工程の処理能力の点でも有効である。
【００２８】
【発明の実施の形態】
本発明の実施形態について、図１〜１７に基づき具体的に説明する。
【００２９】
〔実施形態１〕
本実施形態では、図１〜４に基づき、ＴＦＴの作製工程であるコンタクトホールの形成工程に本発明のレジスト剥離工程を適用した場合について記載する。尚、図１〜２はＴＦＴの作製工程を示す工程断面図で、図３は多結晶シリコン膜の成膜工程を示す工程断面図、図４は触媒元素を利用して得られる結晶質シリコン膜の成膜工程を示す工程断面図である。
【００３０】
先ず、ガラス基板１０１に、膜厚２０〜２００ｎｍ、好ましくは膜厚３０〜７０ｎｍのシリコン系半導体膜１０２をプラズマＣＶＤ法又は減圧ＣＶＤ法により成膜する。本実施形態では、膜厚５０ｎｍのシリコン系半導体膜１０２をプラズマＣＶＤ法により成膜している。当該シリコン系半導体膜１０２の表面には、シリコン系半導体膜１０２の成膜時に図示しない膜厚５ｎｍ以下の自然酸化膜が成膜されている（図１−Ａ参照）。
【００３１】
此処で、シリコン系半導体膜１０２の範疇には、既に記載した様に、シリコンを含む非晶質半導体膜とシリコンを含む非晶質半導体膜を熱処理して得られるシリコンを含む多結晶半導体膜と結晶化の助長作用を有する触媒元素を添加した後、熱処理して得られるシリコンを含む結晶質半導体膜とが含まれる為、各シリコン系半導体膜１０２の成膜方法について図３〜４に基づき詳細に記載する。尚、本実施形態では、シリコンを含む非晶質半導体膜の例として非晶質シリコン膜、シリコンを含む多結晶半導体膜の例として多結晶シリコン膜、シリコンを含む結晶質半導体膜の例として結晶質シリコン膜を記載する。
【００３２】
多結晶シリコン膜１０２ｆは、図３に示す様に、ガラス基板１０２ａ上に所定膜厚（例えば５３ｎｍ）の非晶質シリコン膜１０２ｂをプラズマＣＶＤ法又は減圧ＣＶＤ法で堆積し、堆積の際に表面に付着している自然酸化膜１０２ｃを希フッ酸洗浄により除去し、しかる後にファーネス炉での熱結晶化処理（多結晶シリコン膜１０２ｄ）とレーザー結晶化処理を経て多結晶シリコン膜１０２ｆを成膜する。一方、触媒元素を利用して得られる結晶質シリコン膜１０２ｍは、図４に示す様に、ガラス基板１０２ｇ上に所定膜厚（例えば５３ｎｍ）の非晶質シリコン膜１０２ｈをプラズマＣＶＤ法又は減圧ＣＶＤ法で堆積し、堆積の際に表面に付着している自然酸化膜１０２ｉを希フッ酸洗浄により除去し、オゾン含有水処理により清浄な膜厚０．５〜５ｎｍ程度のシリコン酸化膜１０２ｊを非晶質シリコン膜１０２ｈ上に成膜する。その後、非晶質シリコン膜１０２ｈ（厳密にはシリコン酸化膜１０２ｊ）の全面にスピン添加法により結晶化の助長作用を有する触媒元素を含む溶液（以下、触媒元素溶液と略記）を添加し、シリコン酸化膜１０２ｊの表面に触媒元素の含有層１０２ｋを均一に付着させ、しかる後にファーネス炉での熱結晶化処理（結晶質シリコン膜１０２ｌ）とレーザー結晶化処理を経て結晶質シリコン膜１０２ｍを成膜する。此処で、結晶質シリコン膜１０２ｍは、通常の多結晶シリコン膜１０２ｆと比較し、結晶粒が概略同一方向に配向しており、高い電界効果移動度を有する等の特徴がある為、本明細書では敢えて多結晶半導体膜１０２ｆと区別して記載している。また、多結晶シリコン膜１０２ｆと結晶質シリコン膜１０２ｍの出発材料である非晶質シリコン膜１０２ｂ，１０２ｈは、微細な結晶化領域が全く存在しない非晶質状態のシリコン膜のことである（図３〜４参照）。
【００３３】
上記の様なシリコン系半導体膜１０２の表面には成膜時に自然酸化膜（図示せず）が成膜されており、自然酸化膜（図示せず）を希フッ酸処理により除去する。その後、オゾン含有水で処理することにより、シリコン系半導体膜１０２の表面に膜厚０．５〜５ｎｍ程度のシリコン酸化膜１０３を成膜する。当該シリコン酸化膜１０３は、次に形成するレジストパターンの密着性改善の為、及びシリコン系半導体膜１０２の疎水性の改善と汚染防止の為、及びシリコン系半導体膜１０２の表面の清浄度を保持することにより界面準位の低減を図る為等の理由で成膜されるが、有機系のレジスト剥離液からのエッチング損傷の防止機能についても勿論有している。尚、本実施形態では、膜厚０．５〜５ｎｍ程度のシリコン酸化膜１０３をオゾン含有水による処理で成膜しているが、過酸化水素水で処理しても良いし、酸素を含む雰囲気中で紫外線を照射することによりオゾンを発生させ、オゾンによる酸化作用でシリコン系半導体膜１０２の表面を酸化しても良い。その後、通常のフォトリソグラフィ処理により、所定寸法のレジストパターン１０４を形成する（図１−Ｂ参照）。
【００３４】
次に、当該レジストパターン１０４をマスクにシリコン系半導体膜１０２とその表層膜であるシリコン酸化膜１０３をドライエッチング処理し、膜厚５０ｎｍのシリコン系半導体膜１０２から成る島状の半導体層１０５を形成する。この半導体層１０５はＴＦＴの活性層となる島状の領域で、後にＴＦＴのソース領域とドレイン領域が形成される領域である。当該半導体層１０５の形成の際、ＲＩＥ型のドライエッチング装置を使用し、エッチングガスであるＣＦ4とＯ2のガス流量比が５０：４５のエッチング条件でドライエッチング処理を行っている為、ドライエッチング処理時にレジストパターンの後退現象が生じ、被エッチング膜である半導体層１０５はテーパーエッチングされ、半導体層１０５の側壁部には順テーパー形状が形成されている。そして、順テーパー形状の半導体層１０５の側壁部は、エッチングガスに酸素が含まれている為、ドライエッチング時の側壁保護ポリマーの付着は殆ど無く、シリコン系半導体膜の表面が露出した状態（又は若干のシリコン酸化膜の成膜もあり得る）になっている。尚、半導体層１０５をテーパーエッチングする理由は、後工程で成膜されるゲート絶縁膜やゲート電極膜の段差部での被覆性を改善する為である（図１−Ｃ参照）。
【００３５】
次に、ドライエッチング後のレジストパターン（図示せず）を除去する為、酸素プラズマ処理であるアッシング処理を行う。アッシング処理は、レジストパターンの半分程度をアッシングするハーフアッシング方式を採用している。この為、アッシング処理後のレジストパターン（図示せず）は、半分程度に膜減りが進み、レジストパターン形状が変形している。このアッシング処理の際、順テーパー形状をしている半導体層１０５の側壁部には、シリコン系半導体膜が露出している為、膜厚０．５〜５ｎｍ程度のシリコン酸化膜１０６が成膜される。当該シリコン酸化膜１０６は、次工程のレジスト剥離液処理時のレジスト剥離液からのエッチング損傷を防止する機能を有している（図１−Ｃ参照）。
【００３６】
次に、残ったレジストパターン（図示せず）を完全に除去する為、有機系のレジスト剥離液によるレジスト剥離工程を行う。当該レジスト剥離工程は、レジスト剥離液処理とＩＰＡ洗浄処理と水洗処理と乾燥処理とから成っている。レジスト剥離液処理は、６０〜９０℃程度の温度に保持したレジスト剥離液で所定時間（１０分程度）処理して、レジストパターンを完全に除去する処理である。レジスト剥離液処理の後、ＩＰＡ洗浄処理を行うことにより、基板表面に付着しているレジスト剥離液をＩＰＡで置換する。当該ＩＰＡ洗浄処理は、省略しても弊害が無い場合に限り省略することも可能であるが、基板表面近傍での水洗時のレジスト剥離液と純水との混合液の生成を防止する作用があり、基板上に露出しているシリコン系半導体膜や金属配線へのエッチング損傷防止に有利に作用する為、一般的にはＩＰＡ洗浄処理を導入した方が好ましい。ＩＰＡ洗浄処理の後、所定時間の水洗処理を行うことにより、基板上に付着しているＩＰＡやレジスト剥離液を徹底的に洗浄し、最後に基板を乾燥する。尚、当該レジスト剥離工程に於いては、シリコン系半導体膜の露出が無い為、基本的に本発明の発明特定事項であるシリコン系半導体膜の露出面へのレジスト剥離液に対する保護膜の成膜処理は不要である（図１−Ｃ参照）。
【００３７】
次に、当該基板を希フッ酸で所定時間洗浄することにより、シリコン系半導体膜から成る半導体層１０５の表面と側壁部に成膜されている膜厚０．５〜５ｎｍ程度のシリコン酸化膜１０３，１０６を除去する。その後、半導体層１０５を被覆する様に、膜厚３０〜２００ｎｍ、好ましくは膜厚８０〜１３０ｎｍのシリコン酸化膜又はシリコン酸窒化膜から成るゲート絶縁膜１０７をプラズマＣＶＤ法又は減圧ＣＶＤ法により堆積する。本実施形態では、膜厚１００ｎｍのシリコン酸化膜から成るゲート絶縁膜１０７をプラズマＣＶＤ法で堆積している。尚、ゲート絶縁膜１０７の膜厚は、後工程で成膜する上層のゲート電極膜からの応力を回避する為、８０ｎｍ以上の膜厚が必要であることが知られており、この点を考慮して設定した（図１−Ｄ参照）。
【００３８】
次に、ゲート電極用の電極材料を堆積する為、スパッタ法により膜厚２００〜６００ｎｍ、好ましくは膜厚３００〜５００ｎｍのアルミニウム系合金膜、又は高融点金属と高融点金属化合物との積層膜を堆積する。アルミニウム系合金膜としては、主成分のアルミニウム（Ａｌ）に１〜３％程度の銅（Ｃｕ）やスカンジウム（Ｓｃ）やネオジム（Ｎｄ）等を含んだ合金が挙げられ、高融点金属と高融点金属化合物との積層膜としては、例えばＷ膜／ＴａＮ膜が挙げられる。本実施形態では、銅含有率が０．５％のアルミニウム系合金膜を４０ｎｍの膜厚で堆積している。此処で堆積しているアルミニウム系合金膜は、アルミニウムの比抵抗値が０〜１００℃の温度範囲で２．５〜３．５５μΩｃｍであることから、電気抵抗が低いという特徴を有している。この為、ＴＦＴで回路構成される半導体表示装置に於いて、ゲート配線の信号遅延の抑制に有効である（図１−Ｅ参照）。
【００３９】
次に、通常のフォトリソグラフィ処理により所定寸法のレジストパターン（図示せず）を形成し、しかる後にレジストパターン（図示せず）をマスクに膜厚４０ｎｍのアルミニウム系合金膜から成るゲート電極膜をドライエッチング処理して所定寸法のゲート電極１０８を形成する。当該ドライエッチング処理に於いては、ＲＩＥ型のドライエッチング装置が適用され、ドライエッチング処理時には、シリコン酸化膜から成るゲート絶縁膜１０７は選択比との関係である程度の膜減りが進み、ゲート絶縁膜１０９の形状に変形している。その後、不要なレジストパターン（図示せず）を除去する為、アッシング工程とレジスト剥離工程を行う。アッシング工程とレジスト剥離工程は、既に記載した半導体層１０５の形成工程と基本的に同様である（図１−Ｅ参照）。
【００４０】
次に、ドーピング装置を使用して、ゲート電極１０８をマスクにＰ（即ち、リン）元素から成る高ドーズ量のｎ型不純物をドーピング処理する。当該ドーピング処理により、ゲート電極１０８の外側の領域に対応する半導体層１０５に、ソース領域及びドレイン領域として機能するｎ型不純物の高濃度不純物領域（ｎ＋領域）１１０，１１１を形成する。この際、ｎ型不純物の高濃度不純物領域（ｎ＋領域）１１０，１１１の形成では、所謂スルードープ法により上層膜であるゲート絶縁膜１０９を介してドーピングしている。尚、ドーピング条件としては、イオン源にホスフィン（ＰＨ3）希釈率３〜２０％濃度のホスフィン（ＰＨ3）／水素（Ｈ2）を使用し、加速電圧３０〜９０ｋＶでドーズ量６×１０14〜１．５×１０16atoms／cm2が考えられるが、本実施形態ではホスフィン（ＰＨ3）希釈率５％濃度のホスフィン（ＰＨ3）／水素（Ｈ2），加速電圧６５ｋＶ，ドーズ量３×１０15atoms／cm2のドーピング条件でドーピングしている（図１−Ｅ参照）。
【００４１】
次に、膜厚５０〜３００ｎｍ、好ましくは膜厚１００〜２００ｎｍのシリコン窒化膜又はシリコン酸窒化膜から成る第１の層間絶縁膜１１３を堆積する。本実施形態では、膜厚１５０ｎｍのシリコン窒化膜から成る第１の層間絶縁膜１１３をプラズマＣＶＤ法により堆積している。その後、半導体層１０５にドーピングされたｎ型不純物（Ｐ元素）の熱活性化の為、ファーネス炉に於いて、６００℃−１２時間の熱活性化処理を行う。尚、当該熱活性化処理は第１の層間絶縁膜１１３の堆積前に行っても良いが、ゲート電極に低電気抵抗を有するアルミニウム系合金膜を使用しており、ゲート電極材料の耐熱性が弱い為、第１の層間絶縁膜１１３の堆積後に行う方が好ましい。当該熱活性化処理に続いて、半導体層１１３のダングリングボンドを終端させる為、４１０℃−１時間の水素化処理を水素３％含有の窒素雰囲気中で行う（図１−Ｆ参照）。
【００４２】
次に、第１の層間絶縁膜１１３の上に、膜厚０．７〜３μm、好ましくは膜厚１〜２μmの透明有機樹脂膜から成る第２の層間絶縁膜１１４を成膜する。本実施形態では、膜厚１．６μmのアクリル樹脂膜から成る第２の層間絶縁膜１１４を成膜している。当該アクリル樹脂膜は、スピン塗布法でアクリル樹脂膜を塗布し、プリベークを行った後、オーブンベーク炉で熱処理することにより成膜される。その後、通常のフォトリソグラフィ処理により、コンタクトホール形成用のレジストパターン１１５ａを形成する（図２−Ａ参照）。
【００４３】
次に、レジストパターン１１５ａをマスクにドライエッチング処理を行い、アクリル樹脂膜から成る第２の層間絶縁膜１１４とシリコン酸窒化膜から成る第１の層間絶縁膜１１３、更に下側のシリコン酸化膜から成るゲート絶縁膜１０９を貫通する様に、所定寸法のコンタクトホール１１６を形成する。当該ドライエッチング処理は、ＲＩＥ型のドライエッチング装置を使用し、ＣＦ4を添加した酸素プラズマ処理により第２の層間絶縁膜１１４であるアクリル樹脂膜をエッチングし、続いてＣＨＦ3プラズマ処理により第１の層間絶縁膜１１３であるシリコン酸窒化膜とゲート絶縁膜１０９であるシリコン酸化膜をエッチングしている。尚、ドライエッチング処理後は、コンタクトホール１１６の底部に於いて、半導体層１０５であるシリコン系半導体膜の表面が露出した状態になっている。また、ドライエッチング処理のマスクとなったレジストパターン１１５ａは、膜減りが大幅に進んだレジストパターン１１５ｂの形状に変形している（図２−Ｂ参照）。
【００４４】
次に、ドライエッチング後のレジストパターン１１５ｂを除去する為、有機系のレジスト剥離液によるレジスト剥離工程を行う。レジストパターンの除去工程は、通常アッシング工程とレジスト剥離工程とから成っているが、当該除去工程でアッシング工程を適用すると、第２の層間絶縁膜１１４であるアクリル樹脂膜も同時にアッシング除去される為、当該除去工程ではレジスト剥離工程のみでレジストパターン１１５ｂの除去処理を行っている。従って、コンタクトホール１１６の底部に露出しているシリコン系半導体膜の表面に、アッシング処理によるシリコン酸化膜が成膜されることもない。この為、レジスト剥離液処理時に、コンタクトホール１１６の底部に露出しているシリコン系半導体膜とレジスト剥離液が直に接触することになり、レジスト剥離液処理の前処理として本発明の発明特定事項であるレジスト剥離液に対する保護膜を成膜する必要がある。当該保護膜としては、レジスト剥離液の吸湿作用により強アルカリ性を示すに至ったレジスト剥離液に対する耐浸食性が必要で、例えば膜厚０．５〜５ｎｍ程度のシリコン酸化膜が代表例として挙げられ、本実施形態では、オゾン含有水による処理で膜厚０．５〜５ｎｍ程度のシリコン酸化膜１１７の成膜処理を行っている。また、膜厚０．５〜５ｎｍ程度のシリコン酸化膜１１７の成膜処理は、過酸化水素水による処理で成膜しても良いし、酸素を含む雰囲気中で紫外線を照射し、オゾンを発生させることにより成膜しても構わない（図２−Ｃ参照）。
【００４５】
尚、膜厚０．５〜５ｎｍ程度のシリコン酸化膜１１７以外の保護膜としては、膜厚０．５〜５ｎｍ程度のシリコン酸窒化膜やシリコン窒化膜も候補として挙げられる。シリコン酸窒化膜やシリコン窒化膜の成膜は、露出したシリコン系半導体膜の表面を直接に酸窒化処理したり窒化処理したりする為、成膜方法に困難が伴うが、基本的には反応性ガスの雰囲気中でのプラズマ処理により酸窒化処理や窒化処理を行うことが可能である。シリコン酸窒化膜の場合は、窒素原子と酸素原子を含む反応性ガスの雰囲気中、例えば窒素酸化物の雰囲気中でのプラズマ処理により酸窒化処理を行うことができる。シリコン窒化膜の場合は、窒素原子を含み酸素原子を含まない反応性ガスの雰囲気中、例えばアンモニアガスの雰囲気中でのプラズマ処理により窒化処理を行うことができる。この際、プラズマ処理の温度は、成膜速度の点では高い方が好ましいが、高すぎるとレジストパターンが変質しレジスト剥離液処理で剥離困難となることが予想される為、１００〜２００℃の温度範囲でプラズマ処理する必要がある。
【００４６】
上記の様な方法で膜厚０．５〜５ｎｍ程度のシリコン酸化膜１１７から成る保護膜を成膜した後、レジスト剥離液処理を行い、ドライエッチング後のレジストパターン１１５ｂを除去する。当該レジスト剥離液処理は、６０〜９０℃程度の温度に保持したレジスト剥離液で所定時間（１０分程度）処理し、レジストパターン１１５ｂを完全に除去する処理である。此処で使用するレジスト剥離液としては、例えば特開２０００−２４１９９１号公報、特開２００１−１８３８４９号公報、特開２００１−１８８３６３号公報、特開２００１−２０９１９０号公報等に開示されている様なシリコン系半導体膜に対するエッチング損傷の少ないレジスト剥離液の方が好ましい。但し、シリコン系半導体膜に対するエッチング損傷の少ないレジスト剥離液は、肝心のレジスト剥離性能に問題がある場合が多く、レジスト剥離性能とシリコン系半導体膜に対するエッチング損傷防止性能とを共に満足する様なレジスト剥離液が好適である。レジスト剥離液処理の後、ＩＰＡ洗浄処理を行うことにより、基板表面に付着しているレジスト剥離液をＩＰＡで置換する。当該ＩＰＡ洗浄処理は、省略しても弊害が無い場合に限り省略することも可能であるが、基板表面近傍での水洗時のレジスト剥離液と純水との混合液の生成を防止する作用があり、基板上に露出しているシリコン系半導体膜や金属配線へのエッチング損傷防止に有利に作用する為、一般的にはＩＰＡ洗浄処理を導入した方が好ましい。ＩＰＡ洗浄処理の後、所定時間の水洗処理を行うことにより、基板上に付着しているＩＰＡやレジスト剥離液を徹底的に洗浄し、最後に基板を乾燥する（図２−Ｄ参照）。
【００４７】
以上の様に、シリコン系半導体膜から成る半導体層を有するＴＦＴの作製工程でのコンタクトホール形成工程に於いて、本発明のレジスト剥離工程を適用することが可能である。本発明は、レジスト剥離液処理の前処理として、シリコン系半導体膜の露出した表面にレジスト剥離液に対する保護膜を成膜するというものであり、本発明の適用によりシリコン系半導体膜のレジスト剥離液によるエッチング損傷を確実に防止することが可能である。従って、本発明の適用は、ＴＦＴの電気特性の安定化及び半導体装置の歩留向上に有効である。
【００４８】
〔実施形態２〕
本実施形態では、実施形態１のレジスト剥離工程で使用するレジスト剥離装置について図５〜７に基づき記載する。尚、図５はレジスト剥離装置の全体概略を示す平面図で、図６〜７は本発明の特徴部分を成す保護膜成膜ユニットの具体的構成を示す側面断面図である。
【００４９】
図５は実施形態１で記載した本発明のレジスト剥離工程を連続処理することのできるレジスト剥離装置の全体概略を示す平面図で、被処理基板を１枚ずつ連続的に処理することのできる枚葉処理方式のレジスト剥離装置２０１を示している。当該レジスト剥離装置２０１は、複数の被処理基板２０２を収納可能（通常：２０枚程度収納）なローダー側キャリア２０３と、被処理基板２０２を処理する為の複数の処理ユニット２０４〜２０８と、処理済基板２０９を収納可能なアンローダー側キャリア２１０と、被処理基板２０２を搬送する為の基板搬送ユニット（図示せず）とから成っており、ローダー側キャリア２０３に収納された被処理基板２０２が基板搬送ユニット（図示せず）により図中の矢印（→）で示した方向に１枚ずつ順次搬送され、各処理ユニット２０４〜２０８で処理される構成になっている。当該レジスト剥離装置２０１の各処理ユニット２０４〜２０８は、被処理基板２０２上のシリコン系半導体膜の露出した表面にレジスト剥離液に対する保護膜を成膜する為の保護膜成膜ユニット２０４と、被処理基板２０２上のレジストパターンを除去する為のレジスト剥離液処理ユニット２０５と、被処理基板２０２上に付着しているレジスト剥離液をＩＰＡで置換洗浄する為のＩＰＡ処理ユニット２０６と、被処理基板２０２を水洗する為の水洗ユニット２０７と、水洗後の被処理基板２０２を乾燥する為の乾燥ユニット２０８とで構成されている（図５参照）。
【００５０】
この様な構成のレジスト剥離装置について、各処理ユニットの具体的構成を処理の流れに沿って説明する。最初の処理ユニットである保護膜成膜ユニット２０４は、被処理基板２０２の表面に露出しているシリコン系半導体膜とレジスト剥離液が直に接触するのを防止する為、シリコン系半導体膜の表面にレジスト剥離液に対する保護膜を成膜する為の処理ユニットである。当該保護膜としては、レジスト剥離液の吸湿作用により強アルカリ性を示すに至ったレジスト剥離液に対する耐浸食性が必要で、例えば膜厚０．５〜５ｎｍ程度のシリコン酸化膜が代表例として挙げられる。この為、保護膜成膜ユニット２０４の装置構成は、図６に示す様にオゾン含有水や過酸化水素水等の酸化作用を及ぼす薬液を被処理基板２０２（３０７）上にスピン添加するスピン添加方式３０１の装置構成を適用することができる。また、他の装置構成として、図７に示す様に酸素を含む雰囲気中で紫外線を照射することによりオゾンを発生させ、オゾンの酸化作用により被処理基板２０２（４０７）上のシリコン系半導体膜の表面を酸化する紫外線照射によるオゾン酸化方式４０１の装置構成としても良い（図６〜７参照）。
【００５１】
スピン添加方式３０１の装置構成は、図６に示す様に、具体的には処理カップ３０２と処理カップ３０２内に配設された回転駆動軸３０３で軸支されたスピンチャック３０４とオゾン含有水や過酸化水素水等の酸化作用を及ぼす薬液を供給する為の薬液供給ノズル３０５と前記薬液を処理カップ３０２の下側に排液する為の排液管３０６とから成っており、薬液供給ノズル３０５からオゾン含有水や過酸化水素水等の酸化作用を及ぼす薬液がスピンチャック３０４上に載置された被処理基板２０２（３０７）に供給され、当該薬液は被処理基板２０２（３０７）上に液盛り状態で保持され、所定時間経過後に被処理基板２０２（３０７）がスピン乾燥される構成となっている。また、紫外線照射によるオゾン酸化方式４０１の装置構成は、図７に示す様に、具体的には処理チャンバ４０２と処理チャンバ４０２内に配設された基板載置ステージ４０３と基板載置ステージ４０３の上方に位置する紫外線照射灯４０４と処理チャンバ４０２に酸素を含むガスを供給する為のガス供給管４０５と紫外線照射灯４０４に電力を供給する為の電力供給ライン４０６とから成っており、基板載置ステージ４０３上に載置された被処理基板２０２（４０７）の上方に位置する紫外線照射灯４０４から紫外線が照射され、同時にガス供給管４０５から酸素を含むガスが処理チャンバ４０２内に供給され、紫外線照射により発生したオゾンが処理チャンバ４０２内に充満することにより、被処理基板２０２（４０７）の表面のシリコン系半導体膜が表面酸化される構成となっている（図６〜７参照）。
【００５２】
尚、膜厚０．５〜５ｎｍ程度のシリコン酸化膜以外の保護膜としては、膜厚０．５〜５ｎｍ程度のシリコン酸窒化膜やシリコン窒化膜も候補として挙げられる。シリコン酸窒化膜やシリコン窒化膜の成膜は、露出したシリコン系半導体膜の表面を直接に酸窒化処理したり窒化処理する為、反応性ガスの雰囲気中でのプラズマ処理により酸窒化処理や窒化処理する保護膜成膜ユニット２０４がある。保護膜成膜ユニット２０４では、窒素原子と酸素原子を含む反応性ガスの雰囲気中、例えば窒素酸化物の雰囲気中でのプラズマ処理によりシリコン系半導体膜の表面を酸窒化処理し、シリコン酸窒化膜を成膜することが可能となる。また、保護膜成膜ユニット２０４では、窒素原子を含み酸素原子を含まない反応性ガスの雰囲気中、例えばアンモニアガスの雰囲気中でのプラズマ処理によりシリコン系半導体膜の表面を窒化処理し、シリコン窒化膜を成膜することが可能である。
【００５３】
次の処理ユニットであるレジスト剥離液処理ユニット２０５は、被処理基板２０２上のエッチングや不純物ドーピングのマスクとなった不要なレジストパターンを除去する為の処理ユニットで、適用するレジスト剥離液としては有機系のレジスト剥離液が一般的である。また、次の処理ユニットであるＩＰＡ処理ユニット２０６は、被処理基板２０２上に付着しているレジスト剥離液をＩＰＡで置換洗浄する為の処理ユニットである。また、次の処理ユニットである水洗ユニット２０７は、被処理基板２０２上に付着しているレジスト剥離液やＩＰＡを水洗により徹底的に洗浄する為の処理ユニットである。これらの処理ユニット２０５〜２０７は、当該レジスト剥離装置２０１に於いては、枚葉処理方式の処理ユニットで構成されており、具体的な装置構成として連続処理槽の装置構成とスピン処理部の装置構成とがある（図５参照）。
【００５４】
特に図示しないが、レジスト剥離液処理ユニット２０５とＩＰＡ処理ユニット２０６に於ける連続処理槽の装置構成は、具体的には連続処理槽内に充填されたレジスト剥離液やＩＰＡに被処理基板２０２が移動しながら浸漬され所定時間の連続処理が行われる構成となっている。そして、レジスト剥離液処理ユニット２０５に於いては、連続処理槽に昇温機構が付設されており、連続処理槽内に充填されたレジスト剥離液は６０〜９０℃程度の所定温度に保持された状態で、被処理基板２０２が処理される構成となっている。また、水洗ユニット２０７に於ける連続処理槽の装置構成は、連続処理槽が複数の独立した処理槽に区分され、各処理槽に於いて、被処理基板２０２が１枚ずつ独立にＱＤＲ（Quick-Dump-Rinseの略）方式で水洗処理される構成となっている。尚、上記に記載した連続処理槽の装置構成は単なる一例であり、他の具体的構成も考えられることは言うまでもない（図５参照）。
【００５５】
また、レジスト剥離液処理ユニット２０５とＩＰＡ処理ユニット２０６と水洗ユニット２０７とに於ける枚葉処理方式のスピン処理部の装置構成は、保護膜成膜ユニット２０４に於ける図６の装置構成と基本的に同じである。レジスト剥離液処理ユニット２０５に於いては、６０〜９０℃程度の所定温度に保持されたレジスト剥離液が、上方に位置する薬液供給ノズルからスピンチャック上に載置された被処理基板２０２上に供給され、液盛り状態で所定時間保持され、所定時間後に被処理基板２０２のスピン回転によりレジスト剥離液が被処理基板２０２の周囲に飛散除去される構成となっている。ＩＰＡ処理ユニット２０６に於いては、上方に位置する薬液供給ノズルからスピン回転状態の被処理基板２０２上にＩＰＡが供給され、被処理基板２０２上に付着しているレジスト剥離液がＩＰＡで置換洗浄され、所定時間後に被処理基板２０２のＩＰＡがスピン乾燥される構成となっている。水洗ユニット２０７に於いては、上方に位置する純水供給ノズルからスピン回転状態の被処理基板２０２上に純水が供給され、被処理基板２０２上に付着しているレジスト剥離液やＩＰＡが純水で流水洗浄され、その後被処理基板２０２がスピン乾燥される構成となっている。尚、水洗ユニット２０７をスピン処理部で構成する場合は、水洗処理の後に被処理基板２０２はスピン乾燥される為、後述の乾燥ユニット２０８は省略可能である（図５参照）。
【００５６】
次の処理ユニットである乾燥ユニット２０８は被処理基板２０２上に付着している少量の水分を乾燥させる為の処理ユニットで、枚葉処理方式のエアーナイフ乾燥部又はスピン乾燥部で構成されている。スピン乾燥部については、上記のスピン処理部から成る水洗ユニット２０７と装置構成が同じである為、此処ではエアーナイフ乾燥部の装置構成について記載する。特に図示しないが、エアーナイフ乾燥部から成る乾燥ユニット２０８に於いては、被処理基板２０２の表面にエアーナイフノズルからエアーブローが供給され、エアーブローにより付着した水分が乾燥される構成となっている（図５参照）。
【００５７】
ところで、上記実施形態に於いては、枚葉処理方式のレジスト剥離装置について具体的に説明したが、本発明のレジスト剥離装置は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、特に図示しないが、バッチ処理方式のレジスト剥離装置も当然に可能である。この場合、保護膜成膜ユニットは膜厚０．５〜５ｎｍ程度のシリコン酸化膜を成膜するバッチ処理方式の処理ユニットとなり、例えばオゾン含有水や過酸化水素水等の酸化作用を及ぼす薬液が充填された処理槽内で複数の被処理基板が一括して処理される装置構成と、酸素を含む雰囲気中で紫外線を照射することによりオゾンを発生させ、オゾンの酸化作用により複数の被処理基板（厳密にはシリコン系半導体膜の表面）が一括して酸化される装置構成とが考えられる。また、膜厚０．５〜５ｎｍ程度のシリコン酸窒化膜やシリコン窒化膜を成膜する為のバッチ処理方式のプラズマ処理部から成る保護膜成膜ユニットの装置構成も考えられ、複数の被処理基板がサセプタやボートに載置された状態で、処理チャンバ内に内挿され、反応性ガスの雰囲気中で複数の被処理基板が一括してプラズマ処理される装置構成が挙げられる。尚、反応性ガスとしては、シリコン酸窒化膜を成膜する為の反応性ガスである窒素原子と酸素原子を含む反応性ガス（例えば窒素酸化物）と、シリコン窒化膜を成膜する為の反応性ガスである窒素原子を含み酸素原子を含まない反応性ガス（例えばアンモニアガス）とがある。
【００５８】
また、保護膜成膜ユニット以外の処理ユニットであるレジスト剥離液処理ユニットとＩＰＡ処理ユニットと水洗ユニットとしては、各々該当する処理液（レジスト剥離液又はＩＰＡ又は純水）が充填された処理槽から成るバッチ処理方式の処理ユニットがある。また、バッチ処理方式の乾燥ユニットとしては、複数の被処理基板を一括してスピン乾燥させるスピン乾燥部と複数の被処理基板を一括してＩＰＡ蒸気で乾燥させるＩＰＡ蒸気乾燥部とがある。
【００５９】
以上の様に構成された枚葉処理方式やバッチ処理方式のレジスト剥離装置によると、レジスト剥離液処理前の保護膜成膜処理とレジスト剥離液処理とを連続処理で行うことが可能となり、レジスト剥離工程に於けるシリコン系半導体膜のエッチング損傷を高スループットで確実に防止することができる。ＴＦＴで回路構成される半導体表示装置の量産工程に於いては、レジスト剥離工程に於けるシリコン系半導体膜のピンホール状の露出は、何らかのトラブル等により予期せずに生じることが考えられ、この場合にもシリコン系半導体膜のエッチング損傷を高スループットで確実に防止することができる。この為、本発明のレジスト剥離装置は、半導体表示装置の量産工程に於けるＴＦＴの電気特性の安定化及び歩留向上に有効である。
【００６０】
〔実施形態３〕
本実施形態では、図８〜１４の液晶表示装置の作製工程を示す工程断面図に基づき、ＧＯＬＤ構造ＴＦＴとＬＤＤ構造ＴＦＴとを共に有するアクティブマトリクス型の液晶表示装置の作製工程に本発明のレジスト剥離装置を適用した場合について記載する。尚、本実施形態の液晶表示装置は、ＴＦＴの活性層である半導体層に触媒元素を利用して結晶化される結晶質シリコン膜を適用し、ＬＤＤ構造の画素ＴＦＴとＧＯＬＤ構造のｎチャネル型又はｐチャネル型駆動回路とを有する場合を例に記載している。
【００６１】
先ず、ガラス基板５０１上にプラズマＣＶＤ法により、各々組成比の異なる膜厚５０ｎｍの第１層目のシリコン酸窒化膜５０２ａと膜厚１００ｎｍの第２層目のシリコン酸窒化膜５０２ｂを堆積し、下地膜５０２を成膜する。尚、此処で用いるガラス基板５０１としては、石英ガラス又はバリウムホウケイ酸ガラス又はアルミノホウケイ酸ガラス等が有る。次に、前記下地膜５０２（５０２ａと５０２ｂ）上に、プラズマＣＶＤ法又は減圧ＣＶＤ法により、膜厚２０〜２００ｎｍ、好ましくは膜厚３０〜７０ｎｍの非晶質シリコン膜５０３ａを堆積する。本実施形態では、膜厚５３ｎｍの非晶質シリコン膜５０３ａをプラズマＣＶＤ法で堆積している。この際、非晶質シリコン膜５０３ａの表面は、処理雰囲気中に混入した空気中の酸素の影響により極薄の自然酸化膜（図示せず）が成膜されている。尚、本実施形態ではプラズマＣＶＤ法で非晶質シリコン膜５０３ａを堆積しているが、減圧ＣＶＤ法で堆積しても構わない（図８−Ａ参照）。
【００６２】
ところで、非晶質シリコン膜５０３ａの堆積に際しては、空気中に存在する炭素、酸素及び窒素が混入する可能性がある。これらの不純物ガスの混入は、最終的に得られるＴＦＴの特性劣化を引き起こすことが経験的に知られており、前記不純物ガスの混入は結晶化の阻害要因として作用する。従って、前記不純物ガスの混入は徹底的に排除すべきであり、具体的には炭素及び窒素の場合は共に５Ｅ１７atoms／cm3以下に、酸素の場合は１Ｅ１８atoms／cm3以下に制御することが好ましい（図８−Ａ参照）。
【００６３】
次に、当該基板を希フッ酸で所定時間洗浄することにより、非晶質シリコン膜５０３ａの表面に成膜されている自然酸化膜（図示せず）を除去する。その後、オゾン含有水で所定時間の処理を行うことにより、非晶質シリコン膜５０３ａの表面に膜厚０．５〜５ｎｍ程度の清浄な極薄のシリコン酸化膜（図示せず）を成膜する。尚、本実施形態では、オゾン含有水の処理により当該シリコン酸化膜（図示せず）を成膜しているが、過酸化水素水による処理で成膜しても構わない。また、当該シリコン酸化膜（図示せず）は、後に触媒元素溶液であるＮｉ（ニッケル）元素水溶液をスピン添加法で添加する際、Ｎｉ元素を均一に付着させる為、非晶質シリコン膜５０３ａに対する濡れ性を改善する目的で成膜される（図８−Ａ参照）。
【００６４】
次に、非晶質シリコン膜５０３ａ（厳密には、極薄のシリコン酸化膜）の全面に、スピン添加法により結晶化の助長作用を有する触媒元素溶液であるＮｉ元素水溶液を添加する。本実施形態では、Ｎｉ化合物であるニッケル酢酸塩を純水に溶解し、重量換算で１０ppmの濃度に調整したものをＮｉ元素水溶液として使用しており、非晶質シリコン膜５０３ａ（厳密には極薄のシリコン酸化膜）の全面にＮｉ含有層（図示せず）を均一に付着させている（図８−Ａ参照）。
【００６５】
次に、非晶質シリコン膜５０３ａ中の含有水素量を５atom％以下に制御する為、非晶質シリコン膜５０３ａ中の含有水素の脱水素化処理を行う。当該脱水素化処理は、ファーネス炉を使用して窒素雰囲気中での４５０℃−１時間の熱処理により行われる。その後、ファーネス炉内で５５０℃−４時間の熱処理を行うことにより、非晶質シリコン膜５０３ａの結晶化を促進し、膜厚５０ｎｍの結晶質シリコン膜５０３ｂを成膜する。引き続き、得られた結晶質シリコン膜５０３ｂの結晶性を更に改善させる為、パルス発振型のＫｒＦエキシマレーザー（波長２４８ｎｍ）照射による結晶化を行う。尚、本明細書に於いては、触媒元素であるＮｉ元素を利用して結晶化される多結晶シリコン膜を通常の多結晶シリコン膜と区別する為に、結晶質シリコン膜と称している。此処で、多結晶とせずに結晶質と称している理由は、通常の多結晶シリコン膜と比較し、結晶粒が概略同一方向に配向しており、高い電界効果移動度を有する等の特徴がある為、多結晶シリコン膜と区別する趣旨である（図８−Ａ参照）。
【００６６】
次に、希フッ酸洗浄とオゾン含有水洗浄による所定時間のチャネルドープ前洗浄を行い、結晶質シリコン膜５０３ｂの表面に膜厚０．５〜５ｎｍ程度の清浄な極薄のシリコン酸化膜（図示せず）を再び成膜する。当該シリコン酸化膜（図示せず）は、チャネルドープ処理の際に水素イオン（イオン源であるジボラン（B2H6）と水素との混合ガスから発生）で結晶質シリコン膜５０３ｂがエッチングされるのを防止する為のものである。その後、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴのしきい値電圧を制御する為、ドーピング装置を使用して第１のドーピング処理であるチャネルドープ処理を行う。チャネルドープ処理は、低ドーズ量のｐ型不純物であるＢ（即ち、ボロン）元素を基板全面にドーピングすることで行われる。この際のドーピング条件としては、イオン源にジボラン（Ｂ2Ｈ6）希釈率０．０１〜１％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2）を使用し、加速電圧５〜３０ｋＶでドーズ量８×１０13〜２×１０15atoms／cm2が考えられ、本実施例では結晶質シリコン膜５０３ｂ中のＢ濃度を１×１０17atoms／cm3程度とする為、ジボラン（Ｂ2Ｈ6）希釈率０．１％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2），加速電圧１５ｋＶ，ドーズ量４×１０14atoms／cm2のドーピング条件でＢ元素をドーピングしている（図８−Ｂ参照）。
【００６７】
次に、チャネルドープ処理の前処理として成膜した極薄のシリコン酸化膜（図示せず）を希フッ酸で処理することにより、当該シリコン酸化膜（図示せず）を除去する。その後、オゾン含有水で所定時間の処理を行うことにより、結晶質シリコン膜５０３ｂの表面に膜厚０．５〜５ｎｍ程度の極薄のシリコン酸化膜５０４ａ〜５０８ａを再び成膜する。当該シリコン酸化膜５０４ａ〜５０８ａは、次に形成するレジストパターンの密着性改善の為、及び結晶質シリコン膜５０３ｂの疎水性の改善と汚染防止の為、及び結晶質シリコン膜５０３ｂの表面の清浄度を保持することにより界面準位の低減を図る為等の理由で成膜されるが、有機系のレジスト剥離液からのエッチング損傷の防止機能についても勿論有している。尚、本実施形態では、膜厚０．５〜５ｎｍ程度のシリコン酸化膜５０４ａ〜５０８ａをオゾン含有水による処理で成膜しているが、過酸化水素水で処理しても良いし、酸素を含む雰囲気中で紫外線を照射することによりオゾンを発生させ、オゾンによる酸化作用で結晶質シリコン膜５０３ｂの表面を酸化しても良い。その後、通常のフォトリソグラフィ処理により、所定寸法のレジストパターン（図示せず）を形成する（図８−Ｂ参照）。
【００６８】
次に、当該レジストパターン（図示せず）をマスクに結晶質シリコン膜５０３ｂとその表層膜であるシリコン酸化膜５０４ａ〜５０８ａをドライエッチング処理し、膜厚５０ｎｍの結晶質シリコン膜５０３ｂから成る島状の半導体層５０４〜５０８を形成する。この半導体層５０４〜５０８はＴＦＴの活性層となる島状の領域で、後にＴＦＴのソース領域とドレイン領域が形成される領域である。ドライエッチング処理の際、ＲＩＥ型のドライエッチング装置を使用し、エッチングガスであるＣＦ4とＯ2のガス流量比が５０：４５のエッチング条件でドライエッチング処理しており、レジスト後退方によるテーパーエッチング処理が行われている。この為、被エッチング膜である半導体層５０４〜５０８の側壁部には、特に便宜上図示してないが、順テーパー形状が形成されている（図中では便宜上矩形状で表記）。また、順テーパー形状の側壁部は、エッチングガスに酸素が含まれている為、ドライエッチング時の側壁保護ポリマーの付着は殆ど無く、結晶質シリコン膜５０３ｂの表面が露出した状態（又は若干のシリコン酸化膜の成膜もあり得る）になっている。尚、半導体層５０４〜５０８を順テーパー形状に形成する理由は、後工程で成膜されるゲート絶縁膜やゲート電極膜の段差部での被覆性を改善する為である（図８−Ｂ参照）。
【００６９】
次に、ドライエッチング後のレジストパターン（図示せず）を除去する為、酸素プラズマ処理であるアッシング処理を行う。アッシング処理は、レジストパターンの半分程度をアッシングするハーフアッシング方式を採用している。この為、アッシング処理後のレジストパターン（図示せず）は、半分程度に膜減りが進み、レジストパターン形状が変形している。このアッシング処理の際、順テーパー形状をしている半導体層５０４〜５０８の側壁部には、結晶質シリコン膜５０３ｂが露出している為、膜厚０．５〜５ｎｍ程度のシリコン酸化膜５０４ｂ〜５０８ｂが成膜される。当該シリコン酸化膜５０４ｂ〜５０８ｂは、次工程のレジスト剥離液処理時のレジスト剥離液からのエッチング損傷を防止する機能を有するものとがある（図８−Ｂ参照）。
【００７０】
次に、残ったレジストパターン（図示せず）を完全に除去する為、本発明のレジスト剥離装置を使用してレジスト剥離工程を行う。本発明のレジスト剥離装置はレジスト剥離液処理の前に保護膜成膜処理を行うことが可能であるが、当該レジスト剥離工程の場合は、結晶質シリコン膜５０３ｂから成る半導体層５０４〜５０８の表面と側面に膜厚０．５〜５ｎｍ程度のシリコン酸化膜５０４ａ〜５０８ａ，５０４ｂ〜５０８ｂが既に成膜されている為、半導体層５０４〜５０８に対する保護膜の成膜処理は不要である。この場合は、レジスト剥離装置の処理プログラムを保護膜成膜処理の無いプログラムに変更して処理することになり、レジスト剥離工程の一層の高スループット化を図ることが可能である。従って、この場合の当該レジスト剥離装置によるレジスト剥離工程の具体的処理は、レジスト剥離液処理とＩＰＡ洗浄処理と水洗処理と乾燥処理とから成る連続処理で処理されることになる。尚、レジスト剥離液処理の後、連続的にＩＰＡ洗浄処理が行われるが、当該ＩＰＡ洗浄処理は省略しても弊害が無い場合に限り省略することも可能である。但し、当該ＩＰＡ洗浄処理は基板表面近傍での水洗時のレジスト剥離液と純水との混合液の生成を防止する作用があり、水分の混入によるレジスト剥離液の強アルカリ性化を防止する作用がある為、一般的にはＩＰＡ洗浄処理を導入した方が好ましい（図８−Ｂ参照）。
【００７１】
次に、当該基板を希フッ酸で所定時間洗浄することにより、結晶質シリコン膜５０３ｂから成る半導体層５０４〜５０８の表面と側壁部に成膜されている膜厚０．５〜５ｎｍ程度のシリコン酸化膜５０４ａ〜５０８ａ，５０４ｂ〜５０８ｂを除去する。その後、半導体層５０４〜５０８を被覆する様に、膜厚３０〜２００ｎｍ、好ましくは膜厚８０〜１３０ｎｍのシリコン酸化膜又はシリコン酸窒化膜から成るゲート絶縁膜５０９をプラズマＣＶＤ法又は減圧ＣＶＤ法により堆積する。本実施形態では、膜厚１００ｎｍのシリコン酸化膜から成るゲート絶縁膜５０９をプラズマＣＶＤ法で堆積している。尚、ゲート絶縁膜５０９の膜厚は、後工程で成膜する上層のゲート電極膜からの応力を回避する為、８０ｎｍ以上の膜厚が必要であることが知られており、この点を考慮して設定している（図９−Ａ参照）。
【００７２】
次に、ゲート電極用の電極材料を堆積する為、スパッタ法により膜厚２００〜６００ｎｍ、好ましくは膜厚３００〜６００ｎｍのアルミニウム系合金膜、又は高融点金属と高融点金属窒化物との積層膜を堆積する。本実施形態では、第１層ゲート電極膜５１０として膜厚３０ｎｍのＴａＮ膜を堆積し、その後第２層ゲート電極膜５１１として膜厚３７０ｎｍのＷ膜とを堆積している。尚、第１層ゲート電極膜５１０であるＴａＮ膜の膜厚は、ドライエッチング時のテーパー形状領域に於ける残膜厚の制御性、及びスルードープ法によりＴａＮ膜を通過させて不純物元素をドーピングする際のドーピング特性の両方を考慮して設定している。また、第２層ゲート電極膜５１１であるＷ膜の膜厚は、不純物元素をドーピングする際のＷ膜のチャネリング現象を防止する為、３４０ｎｍ以上の膜厚が必要なことが知られており、この点を考慮して設定している（図９−Ａ参照）。
【００７３】
次に、通常のフォトリソグラフィ処理を行うことにより、上記の金属積層膜上にゲート電極と保持容量用電極とソース配線等を形成する為の所定寸法のレジストパターン（図示せず）を形成する。その後、レジストパターン（図示せず）をマスクに、膜厚３０ｎｍのＴａＮ膜から成る第１層ゲート電極膜５１０と膜厚３７０ｎｍのＷ膜から成る第２層ゲート電極膜５１１とから成る金属積層膜をドライエッチング処理する。当該ドライエッチング処理により、第１層ゲート電極５１２ｃ〜５１５ｃと第２層ゲート電極５１２ｂ〜５１５ｂとから成る所定寸法のゲート電極を形成し、同時に第１層保持容量電極５１６ｃと第２層保持容量電極５１６ｂとから成る所定寸法の保持容量電極、第１層ソース配線用電極５１７ｃと第２層ソース配線用電極５１７ｂとから成る所定寸法のソース配線用電極を形成する。当該ドライエッチング工程に於いて、第２層電極５１２ｂ〜５１７ｂ（第２層ゲート電極５１２ｂ〜５１５ｂと第２層保持容量電極５１６ｂと第２層ソース配線用電極５１７ｂとから成る電極の総称）は第１層電極５１２ｃ〜５１７ｃ（第１層ゲート電極５１２ｃ〜５１５ｃと第１層保持容量電極５１６ｃと第１層ソース配線用電極５１７ｃとから成る電極の総称）よりチャネル方向の寸法が短く形成されている。また、第２層電極５１２ｂ〜５１７ｂからの露出領域に該当する第１層電極５１２ｃ〜５１７ｃは、端部に近づくにつれ徐々に薄膜化したテーパー形状に形成されている。尚、現像後のレジストパターン（図示せず）は、ドライエッチング時の膜減りによりレジストパターン５１２ａ〜５１７ａの形状となり、ゲート絶縁膜５０９はドライエッチング時の膜減りにより、ゲート絶縁膜５１８の形状に変形している（図９−Ｂ参照）。
【００７４】
次に、ドライエッチング後のレジストパターン５１２ａ〜５１７ａを除去する為、ハーフアッシング方式によるアッシング処理を行う。当該アッシング処理でレジストパターン５１２ａ〜５１７ａを半分程度にアッシング除去した後、残ったレジストパターン（図示せず）を完全に除去する為、本発明のレジスト剥離装置を使用してレジスト剥離工程を行う。本発明のレジスト剥離装置はレジスト剥離液処理の前に保護膜成膜処理を行うことが可能であるが、当該レジスト剥離工程の場合は、半導体層５０４〜５０８を被覆する様にゲート絶縁膜５１８が存在している為、半導体層５０４〜５０８とレジスト剥離液が直に接触することは通常あり得ず、保護膜の成膜処理は不要である。この場合は、レジスト剥離装置の処理プログラムを保護膜成膜処理の無いプログラムに変更して処理することになり、レジスト剥離工程の一層の高スループット化を図ることが可能である。従って、この場合の当該レジスト剥離装置によるレジスト剥離工程の具体的処理は、レジスト剥離液処理とＩＰＡ洗浄処理と水洗処理と乾燥処理とから成る連続処理で処理される。尚、レジスト剥離液処理の後、連続的にＩＰＡ洗浄処理が行われるが、当該ＩＰＡ洗浄処理は省略しても弊害が無い場合に限り省略することも可能である。但し、当該ＩＰＡ洗浄処理は基板表面近傍での水洗時のレジスト剥離液と純水との混合液の生成を防止する作用があり、水分の混入によるレジスト剥離液の強アルカリ性化を防止する作用がある為、一般的にはＩＰＡ洗浄処理を導入した方が好ましい（図１０−Ａ参照）。
【００７５】
次に、ドーピング装置を使用して、第１層電極５１２ｃ〜５１６ｃをマスクに第２のドーピング処理であるＰ元素から成る低ドーズ量のｎ型不純物をドーピングする。当該第２のドーピング処理により、第１層電極５１２ｃ〜５１６ｃの外側の領域に対応する半導体層５０４〜５０８にｎ型不純物の低濃度不純物領域（ｎ−−領域）５１９〜５２３が形成される。この際、低濃度不純物領域（ｎ−−領域）５１９〜５２３の形成に於いては、所謂スルードープ法により上層膜であるゲート絶縁膜５１８を介してドーピングしている。尚、ドーピング条件としては、イオン源にホスフィン（ＰＨ3）希釈率３〜２０％濃度のホスフィン（ＰＨ3）／水素（Ｈ2）を使用し、加速電圧３０〜９０ｋＶでドーズ量６×１０12〜１．５×１０14atoms／cm2が考えられるが、本実施形態ではホスフィン（ＰＨ3）希釈率５％濃度のホスフィン（ＰＨ3）／水素（Ｈ2），加速電圧５０ｋＶ，ドーズ量３×１０13atoms／cm2のドーピング条件でドーピングしている（図１０−Ｂ参照）。
【００７６】
次に、通常のフォトリソグラフィ処理により、不純物をドーピング処理する為のマスクであるレジストパターン５２４〜５２５を形成する。当該レジストパターン５２４〜５２５は、ＧＯＬＤ構造の駆動回路６０６であるｐチャネル型ＴＦＴ６０２とＬＤＤ構造の画素ＴＦＴ６０４の作製領域に形成され、ＧＯＬＤ構造の駆動回路６０６であるｎチャネル型ＴＦＴ６０１，６０３並びに保持容量６０５の作製領域には形成されない。この際、ＧＯＬＤ構造のｐチャネル型ＴＦＴ６０２の作製領域に於いては、レジストパターン５２４の端部が、半導体層５０５の外側に位置する様に、即ち半導体層５０５を完全に被覆する様に形成される。また、ＬＤＤ構造の画素ＴＦＴ６０４の作製領域に於いては、レジストパターン５２５の端部が半導体層５０７の内側で第１層ゲート電極５１５ｃから所定の距離だけ外側に位置する様に、即ち第１層ゲート電極５１５ｃの端部からＬｏｆｆ領域（詳細は後の工程で説明）の分だけ外側に位置する様に形成される（図１１−Ａ参照）。
【００７７】
次に、ドーピング装置を使用して、第３のドーピング処理であるＰ元素から成る高ドーズ量のｎ型不純物をドーピングする。この際、ＧＯＬＤ構造の駆動回路６０６であるｎチャネル型ＴＦＴ６０１，６０３の作製領域に於いては、第１層ゲート電極５１２ｃ，５１４ｃの外側に対応する半導体層５０４，５０６には、既にｎ型不純物の低濃度不純物領域（ｎ−−領域）５１９，５２１が形成されているが、その上からｎ型不純物の高濃度不純物領域（ｎ＋領域）５２６，５２８が形成され、同時に第１層ゲート電極５１２ｃ，５１４ｃの第２層ゲート電極５１２ｂ，５１４ｂからの露出領域に対応する半導体層５０４，５０６に、ｎ型不純物の低濃度不純物領域（ｎ−領域）５２７，５２９が形成される。この様にして形成される高濃度不純物領域（ｎ＋領域）５２６，５２８はＧＯＬＤ構造のソース領域又はドレイン領域としての機能を有し、低濃度不純物領域（ｎ−領域）５２７，５２９はＧＯＬＤ構造のＬｏｖ領域（ゲート電極とオーバーラップしている電界緩和領域のこと）である電界緩和領域としての機能を有することになる。また、保持容量６０５の作製領域に於いても、同様にｎ型不純物の高濃度不純物領域（ｎ＋領域）５３２と低濃度不純物領域（ｎ−領域）５３３が形成される。此処で形成されたｎ型不純物の高濃度不純物領域（ｎ＋領域）５３２と低濃度不純物領域（ｎ−領域）５３３は、当該領域がＴＦＴでなく保持容量６０５の作製領域である為、容量形成用電極の片側としての機能を有している（図１１−Ａ参照）。
【００７８】
一方、ＬＤＤ構造の画素ＴＦＴ６０４の作製領域に於いては、当該第３のドーピング処理により、レジストパターン５２５の外側に対応する半導体層５０７にｎ型不純物の高濃度不純物領域（ｎ＋領域）５３０が形成される。当該半導体層５０７には、既にｎ型不純物の低濃度不純物領域（ｎ−−領域）５２２が形成されているが、高濃度不純物領域（ｎ＋領域）５３０の形成に伴い、当該低濃度不純物領域（ｎ−−領域）５２２は、高濃度不純物領域（ｎ＋領域）５３０と結果として形成される低濃度不純物領域（ｎ−−領域）５３１とに区分されることになる。この様にして形成される高濃度不純物領域（ｎ＋領域）５３０はＬＤＤ構造のソース領域又はドレイン領域としての機能を有し、低濃度不純物領域（ｎ−−領域）５３１はＬＤＤ構造のＬｏｆｆ領域（ゲート電極とオーバーラップしてない電界緩和領域のこと）である電界緩和領域としての機能を有することになる。尚、ドーピング条件としては、イオン源にホスフィン（ＰＨ3）希釈率３〜２０％濃度のホスフィン（ＰＨ3）／水素（Ｈ2）を使用し、加速電圧３０〜９０ｋＶでドーズ量６×１０14〜１．５×１０16atoms／cm2が考えられるが、本実施形態ではホスフィン（ＰＨ3）希釈率５％濃度のホスフィン（ＰＨ3）／水素（Ｈ2），加速電圧６５ｋＶ，ドーズ量３×１０15atoms／cm2のドーピング条件でドーピングしている（図１１−Ａ参照）。
【００７９】
上記の高濃度不純物領域（ｎ＋領域）５２６，５２８，５３０，５３２と低濃度不純物領域（ｎ−領域）５２７，５２９，５３３は、上層膜を介してドーピングする所謂スルードープ法で形成されている。スルードープ法とは上層膜を介して目的物質層に不純物をドーピングするドーピング法のことで、上層膜の膜質と膜厚に依存して目的物質層の不純物濃度を変化できる特徴がある。従って、同一のドーピング条件で不純物をドーピングするにも拘わらず、上層膜がイオン阻止能の小さいゲート絶縁膜５１８で構成されている領域に高濃度不純物領域（ｎ＋領域）５２６，５２８，５３０，５３２を形成し、上層膜がイオン阻止能の大きい第１層電極（ＴａＮ膜）５１２ｃ，５１４ｃ，５１６ｃとゲート絶縁膜５１８との積層膜で構成されている領域に低濃度不純物領域（ｎ−領域）５２７，５２９，５３３を同時に形成することが可能となっている（図１１−Ａ参照）。
【００８０】
尚、ＧＯＬＤ構造の駆動回路６０６であるｎチャネル型ＴＦＴ６０１，６０３の作製領域に於いては、上記の高濃度不純物領域（ｎ＋領域）５２６，５２８と低濃度不純物領域（ｎ−領域）５２７，５２９の形成に伴い、半導体層５０４，５０６に於ける第２層ゲート電極５１２ｂ，５１４ｂと重なる領域に、ＴＦＴのチャネル領域が画定されることになる。また、同様にして、ＬＤＤ構造の画素ＴＦＴ６０４の作製領域に於いて、半導体層５０７に於ける第１層ゲート電極５１５ｃと重なる領域に、ＴＦＴのチャネル領域が画定されることになる（図１１−Ａ参照）。
【００８１】
次に、ドーピング処理後のレジストパターン５２４〜５２５を除去する為、ハーフアッシング方式によるアッシング処理を行う。当該アッシング処理でレジストパターン５２４〜５２５を半分程度にアッシング除去した後、残ったレジストパターン（図示せず）を完全に除去する為、本発明のレジスト剥離装置を使用してレジスト剥離工程を行う。尚、レジスト剥離工程の詳細は、上記のドライエッチング処理後の保護膜成膜処理の無いレジスト剥離工程と同様である為、此処では記載を省略する。その後、通常のフォトリソグラフィ処理により、不純物をドーピング処理する為のマスクであるレジストパターン５３４〜５３６を形成する。この際、当該レジストパターン５３４〜５３６は、ＧＯＬＤ構造の駆動回路６０６であるｐチャネル型ＴＦＴ６０２と保持容量６０５の作製領域を開口する様に形成される（図１１−Ｂ参照）。
【００８２】
次に、ドーピング装置を使用して、第４のドーピング処理であるＢ元素から成る高ドーズ量のｐ型不純物をスルードープ法でドーピングする。当該第４のドーピング処理により、ＧＯＬＤ構造の駆動回路６０６であるｐチャネル型ＴＦＴ６０２の作製領域に於いては、第１層ゲート電極５１３ｃの外側に対応する半導体層５０５に、ｐ型不純物の高濃度不純物領域（ｐ＋領域）５３７が形成される。また、第１層ゲート電極５１３ｃの第２層ゲート電極５１３ｂからの露出領域に対応する半導体層５０５に、ｐ型不純物の低濃度不純物領域（ｐ−領域）５３８が同時に形成される。この様にして形成される高濃度不純物領域（ｐ+領域）５３７はＧＯＬＤ構造のソース領域又はドレイン領域としての機能を有し、低濃度不純物領域（ｐ−領域）５３８はＧＯＬＤ構造のＬｏｖ領域（ゲート電極とオーバーラップしている電界緩和領域のこと）である電界緩和領域としての機能を有することになる。一方、保持容量６０５の作製領域に於いても、同様に、容量形成用電極の片側として機能する高濃度不純物領域（ｐ＋領域）５３９と低濃度不純物領域（ｐ−領域）５４０とが形成されている（図１１−Ｂ参照）。
【００８３】
ところで、ｐチャネル型ＴＦＴ６０２の作製領域に於けるｐ型不純物の高濃度不純物領域（ｐ＋領域）５３７には、既にｎ型不純物の低濃度不純物領域（ｎ−−領域）５２０が形成されているが、ｎ型不純物の濃度以上のｐ型不純物がドーピングされる為、全体としてｐ型の導電型を有する高濃度不純物領域（ｐ＋領域）５３７が形成されることになる。また、保持容量６０５の作製領域に於いても、既にｎ型不純物の高濃度不純物領域（ｎ＋領域）５３２と低濃度不純物領域（ｎ−領域）５３３とが形成されているが、ｎ型不純物の濃度以上のｐ型不純物がドーピングされる為、全体としてｐ型の導電型を有する高濃度不純物領域（ｐ＋領域）５３９と低濃度不純物領域（ｐ−領域）５４０とが形成されている。尚、ｐ型不純物の高濃度不純物領域（ｐ＋領域）５３７，５３９と低濃度不純物領域（ｐ−領域）５３８，５４０は、ｎ型不純物領域の場合と同様に、上層膜の膜質や膜厚の違いを利用してスルードープ法により同時に形成されている。また、この際のドーピング条件としては、イオン源にジボラン（Ｂ2Ｈ6）希釈率３〜２０％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2）を使用し、加速電圧６０〜１００ｋＶでドーズ量４×１０15〜１×１０17atoms／cm2が考えられるが、本実施形態ではジボラン（Ｂ2Ｈ6）希釈率５％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2），加速電圧８０ｋＶ，ドーズ量２×１０16atoms／cm2のドーピング条件でドーピングしている（図１１−Ｂ参照）。
【００８４】
次に、ドーピング処理後のレジストパターン５３４〜５３６を除去する為、ハーフアッシング方式によるアッシング処理を行う。当該アッシング処理でレジストパターン５３４〜５３６を半分程度にアッシング除去した後、残ったレジストパターン（図示せず）を完全に除去する為、本発明のレジスト剥離装置を使用してレジスト剥離工程を行う。尚、レジスト剥離工程の詳細は、上記のドライエッチング処理後の保護膜成膜処理の無いレジスト剥離工程と同様である為、此処では記載を省略する。その後、膜厚５０〜３００ｎｍ、好ましくは膜厚１００〜２００ｎｍのシリコン酸窒化膜又はシリコン窒化膜から成る第１の層間絶縁膜５４１をプラズマＣＶＤ法により堆積する。本実施形態では、膜厚１５０ｎｍのシリコン窒化膜から成る第１の層間絶縁膜５４１をプラズマＣＶＤ法により堆積している。しかる後に、半導体層５０４〜５０８にドーピングされたｎ型不純物（Ｐ元素）又はｐ型不純物（Ｂ元素）の熱活性化の為、ファーネス炉に於いて、６００℃−１２時間の熱処理を行う。当該熱処理は、ｎ型又はｐ型不純物の熱活性化処理の為に行うものであるが、ゲート電極の真下に位置するチャネル領域に存在する触媒元素（Ｎｉ元素）を前記不純物によりゲッタリングする目的も兼ねている。尚、第１の層間絶縁膜５４１の堆積前に当該熱活性化処理を行っても良いが、ゲート電極等の配線材料の耐熱性が弱い場合は、第１の層間絶縁膜５４１の堆積後に行う方が好ましい。当該熱処理に続いて、半導体層５０４〜５０８のダングリングボンドを終端させる為、４１０℃−１時間の水素化処理を水素３％含有の窒素雰囲気中で行う（図１２−Ａ参照）。
【００８５】
次に、前記第１の層間絶縁膜５４１の上に、膜厚０．７〜３μm、好ましくは膜厚１〜２μmのアクリル樹脂膜から成る第２の層間絶縁膜５４２を成膜する。本実施形態では、膜厚１．６μmのアクリル樹脂膜から成る第２の層間絶縁膜５４２を成膜している。当該アクリル樹脂膜の成膜は、スピン塗布法でアクリル樹脂膜を塗布した後、オーブンベーク炉で熱処理することにより成膜される。その後、通常のフォトリソグラフィ処理により、アクリル樹脂膜から成る第２の層間絶縁膜５４２上に所定寸法のコンタクトホールを形成する為のレジストパターン５４３ａを形成する（図１２−Ｂ参照）。
【００８６】
次に、レジストパターン５４３ａをマスクに、アクリル樹脂膜から成る第２の層間絶縁膜５４２とシリコン窒化膜から成る第１の層間絶縁膜５４１とシリコン酸化膜から成るゲート絶縁膜５１８の積層膜をドライエッチング処理する。当該ドライエッチング処理により、第２の層間絶縁膜５４２と第１の層間絶縁膜５４１とゲート絶縁膜５１８とを貫通する様に、所定寸法のコンタクトホール５４４が形成される。この際、当該ドライエッチング処理工程に於いては、酸素とＣＦ4のガス流量比が１９：１のガス混合条件でのドライエッチング処理により第２の層間絶縁膜５４２であるアクリル樹脂膜がエッチングされ、酸素とＣＦ4のガス流量比が１：１のガス混合条件でのドライエッチング処理により第１の層間絶縁膜５４１であるシリコン窒化膜がエッチングされ、ＣＨＦ3ガスによるドライエッチング処理によりゲート絶縁膜５１８であるシリコン酸化膜がエッチング処理される。この様に、ドライエッチング処理の最終段階で、ＣＨＦ3ガスプラズマが適用されている為、コンタクトホール５４４の底部に存在する結晶質シリコン膜５０３ｂから成る半導体層５０４〜５０８に対し高選択比のドライエッチング処理が実現されている。また、ドライエッチング後に於いては、レジストパターン５４３ａは酸素（厳密には５％のＣＦ4含有）プラズマ処理で大幅に膜減りが進んだ結果、レジストパターン５４３ｂの形状に変形している。尚、コンタクトホール５４４は、ｎ型不純物の高濃度不純物領域（ｎ＋領域）５２６，５２８，５３０及びｐ型不純物の高濃度不純物領域（ｐ＋領域）５３７，５３９、更にはソース配線として機能するソース配線用電極５１７ｂｃ（第１層ソース配線用電極５１７ｃと第２層ソース配線用電極５１７ｂとで構成）に接続する様に形成されている（図１３−Ａ参照）。
【００８７】
次に、ドライエッチング処理後の不要なレジストパターン５４３ｂを除去する為、本発明のレジスト剥離装置を使用してレジスト剥離工程を行う。此処では、第２の層間絶縁膜５４２に有機系のアクリル樹脂膜が適用されている為、レジスト除去処理にアッシング工程を導入することができず、レジスト剥離工程のみでレジストパターンの除去処理を行っている。本発明のレジスト剥離装置は、レジスト剥離液処理の前に膜厚０．５〜５ｎｍ程度のシリコン酸化膜から成る保護膜の成膜処理を行うことが可能で、当該レジスト剥離工程に於いては、保護膜成膜処理を有する処理条件でレジスト剥離工程を処理することになる。当該レジスト剥離装置によるレジスト剥離工程は、レジスト剥離液処理前の保護膜成膜処理とレジスト剥離液処理とＩＰＡ洗浄処理と水洗処理と乾燥処理とから成っており、レジスト剥離液処理前の保護膜成膜である膜厚０．５〜５ｎｍ程度の極薄のシリコン酸化膜成膜処理とレジスト剥離液処理とを連続処理で行うことが可能である。従って、レジスト剥離液処理前に、コンタクトホール５４４の底部に露出している結晶質シリコン膜５０３ｂから成る半導体層５０４〜５０８の表面にレジスト剥離液に対する保護膜５４５である膜厚０．５〜５ｎｍ程度の極薄のシリコン酸化膜を成膜することができ、レジスト剥離液による結晶質シリコン膜５０３ｂのエッチング損傷を高スループットで確実に防止することが可能である。尚、此処で使用するレジスト剥離液としては、例えば特開２０００−２４１９９１号公報、特開２００１−１８３８４９号公報、特開２００１−１８８３６３号公報、特開２００１−２０９１９０号公報等に開示されている様な結晶質シリコン膜に対するエッチング損傷の少ないレジスト剥離液の方が好ましい。但し、結晶質シリコン膜に対するエッチング損傷の少ないレジスト剥離液は、肝心のレジスト剥離性能に問題がある場合が多く、レジスト剥離性能とシリコン系半導体膜に対するエッチング損傷防止性能とを共に満足する様なレジスト剥離液が好適で、当該レジスト剥離液を適用することが好ましい。また、レジスト剥離液処理の後、連続的にＩＰＡ洗浄処理が行われるが、当該ＩＰＡ洗浄処理は省略しても弊害が無い場合に限り省略することも可能である。但し、当該ＩＰＡ洗浄処理は基板表面近傍での水洗時のレジスト剥離液と純水との混合液の生成を防止する作用があり、基板上に露出している結晶質シリコン膜や金属配線へのエッチング損傷防止に有利に作用する為、一般的にはＩＰＡ洗浄処理を導入した方が好ましい（図１３−Ｂ参照）。
【００８８】
次に、スパッタ前洗浄として希フッ酸処理を行い、コンタクトホール５４４の底部に露出している結晶質シリコン膜５０３ｂ表面の保護膜（シリコン酸化膜）５４５を除去する。その後、Ｔｉ（１００ｎｍ）／Ａｌ（３５０ｎｍ）／Ｔｉ（１００ｎｍ）の３層膜から成る金属積層膜をスパッタ法により堆積する。尚、当該金属積層膜に於いて、膜厚１００ｎｍの１層目のＴｉ膜はコンタクト抵抗の低抵抗化とシリコンとアルミニウムの相互拡散を防止する目的で堆積され、膜厚１００ｎｍの３層目のＴｉ膜はアルミニウム配線表面のヒロックを防止する目的で堆積されている。金属積層膜を堆積した後、通常のフォトリソグラフィ処理により、金属積層膜上に所定寸法の配線形成用のレジストパターン（図示せず）を形成する（図１４−Ａ参照）。
【００８９】
次に、塩素系のエッチングガスを使用してドライエッチング処理を行うことにより、所定寸法の金属積層膜配線５４６〜５５１と接続電極５５２，５５４，５５５とゲート配線５５３とを同時に形成する。金属積層膜配線５４６〜５５１は、駆動回路６０６の高濃度不純物領域（ｎ＋領域）５２６，５２８と高濃度不純物領域（ｐ＋領域）５３７とに電気的に接続する様に形成されている。また、接続電極５５２は、画素ＴＦＴ６０４の高濃度不純物領域（ｎ＋領域）５３０とソース配線として機能する第２層ソース配線用電極５１７ｂとを電気的に接続する様に形成されている。また、接続電極５５４は、画素ＴＦＴ６０４の高濃度不純物領域（ｎ＋領域）５３０と電気的に接続する様に形成されており、接続電極５５５は保持容量６０５の高濃度不純物領域（ｐ＋領域）５３９と電気的に接続する様に形成されている。また、ゲート配線５５３は、画素ＴＦＴ６０４の複数の第２層ゲート電極５１５ｂを電気的に接続する様に形成されている。ドライエッチング処理の後、不要なレジストパターン（図示せず）を除去する為、本発明のレジスト剥離装置を使用してレジスト剥離工程を行う。此処では、第２の層間絶縁膜５４２に有機系のアクリル樹脂膜が適用されている為、レジスト除去処理にアッシング工程を導入することができず、レジスト剥離工程のみでレジストパターンの除去処理を行っている。尚、レジスト剥離工程の詳細は、上記のドライエッチング処理後のレジスト剥離工程と同様である為、此処では記載を省略する（図１４−Ａ参照）。
【００９０】
次に、膜厚８０〜１３０ｎｍ、好ましくは膜厚１００〜１２０ｎｍの透明導電膜であるＩＴＯ（Indium−Ti−Oxideの略）膜をスパッタ法により堆積する。本実施形態では、膜厚１１０ｎｍのＩＴＯ膜をスパッタ法により堆積している。その後、通常のフォトリソグラフィ処理により、所定寸法の画素電極用のレジストパターン（図示せず）を形成する。しかる後、関東化学（株）製の商品名「ＩＴＯ−０４Ｎ」のエッチング液を使用して、ウェットエッチング処理を行う。当該ウェットエッチング処理により、ＩＴＯ膜から成る所定寸法の画素電極５５６が接続電極５５４，５５５に接続される様に形成される。画素電極５５６は、接続電極５５４を介して、画素ＴＦＴ６０４のソース領域又はドレイン領域として機能する高濃度不純物領域（ｎ＋領域）５３０と電気的に接続されており、更に接続電極５５５を介して、保持容量６０５の高濃度不純物領域（ｐ＋領域）５３９とも電気的に接続されている。ウェットエッチング処理の後、不要なレジストパターン（図示せず）を除去する為、本発明のレジスト剥離装置を使用してレジスト剥離工程を行う。此処では、第２の層間絶縁膜５４２に有機系のアクリル樹脂膜が適用されている為、レジスト除去処理にアッシング工程を導入することができず、レジスト剥離工程のみでレジストパターン（図示せず）の除去処理を行っている。尚、レジスト剥離工程の詳細は、上記のドライエッチング処理後の保護膜成膜処理の無いレジスト剥離工程と同様である為、此処では記載を省略する（図１４−Ｂ参照）。
【００９１】
以上の様に、アクティブマトリクス型液晶表示装置のレジスト剥離工程に本発明のレジスト剥離装置を適用することにより、レジスト剥離液による結晶質シリコン膜から成る半導体層のエッチング損傷を高スループットで確実に防止することが可能である。尚、レジスト剥離工程によっては、結晶質シリコン膜の露出が全く有り得ない工程もあり、レジスト剥離装置の処理プログラムを保護膜成膜処理の無いプログラムに変更して処理することが可能である。この様に本発明のレジスト剥離装置は、レジスト剥離工程により保護膜成膜処理の有無をプログラム設定で簡単に変更可能で、高スループットを維持した状態で、結晶質シリコン膜から成る半導体層のエッチング損傷を確実に防止することが可能である。尚、本実施形態に於いては、アクティブマトリクス型液晶表示装置の作製方法について具体的に説明したが、アクティブマトリクス型の有機ＥＬ表示装置の作製方法にも適用可能であることは言うまでもない。
【００９２】
〔実施形態４〕
本実施形態では、本発明のレジスト剥離工程やレジスト剥離装置を適用して作製される半導体表示装置を組み込んだ電子機器の具体例について記載する。当該半導体表示装置としては、アクティブマトリクス型の液晶表示装置及びＥＬ表示装置等があり、様々な電子機器の表示部に適用されている。此処では、半導体表示装置が表示部に適用された電子機器の具体例を図１６〜１８に基づき記載する。
【００９３】
尚、半導体表示装置が表示部に適用された電子機器としては、ビデオカメラとデジタルカメラとプロジェクター（リア型又はフロント型）とヘッドマウントディスプレイ（ゴーグル型ディスプレイ）とゲーム機とカーナビゲーションとパーソナルコンピュータと携帯情報端末（モバイルコンピュータ，携帯電話，電子書籍等）等が挙げられる。
【００９４】
図１６−Ａは、本体１００１と映像入力部１００２と表示装置１００３とキーボード１００４とで構成されたパーソナルコンピューターである。当該表示装置１００３及び他の回路に、本発明の半導体表示装置を適用することができる。
【００９５】
図１６−Ｂはビデオカメラであり、本体１１０１と表示装置１１０２と音声入力部１１０３と操作スイッチ１１０４とバッテリー１１０５と受像部１１０６とで構成される。当該表示装置１１０２及び他の回路に、本発明の半導体表示装置を適用することができる。
【００９６】
図１６−Ｃはモバイルコンピュータ（モービルコンピュータ）であり、本体１２０１とカメラ部１２０２と受像部１２０３と操作スイッチ１２０４と表示装置１２０５とで構成される。当該表示装置１２０５及び他の回路に、本発明の半導体表示装置を適用することができる。
【００９７】
図１６−Ｄはゴーグル型ディスプレイであり、本体１３０１と表示装置１３０２とアーム部１３０３とで構成される。当該表示装置１３０２及び他の回路に、本発明の半導体表示装置を適用することができる。
【００９８】
図１６−Ｅはプログラムを記録した記録媒体（以下、記録媒体と略記）に用いるプレーヤーであり、本体１４０１と表示装置１４０２とスピーカー部１４０３と記録媒体１４０４と操作スイッチ１４０５とで構成される。尚、この装置は記録媒体としてＤＶＤ及びＣＤ等が用いられ、音楽鑑賞又はゲーム又はインターネットに利用可能である。当該表示装置１４０２及び他の回路に、本発明の半導体表示装置を適用することができる。
【００９９】
図１６−Ｆは携帯電話であり、表示用パネル１５０１と操作用パネル１５０２と接続部１５０３と表示部１５０４と音声出力部１５０５と操作キー１５０６と電源スイッチ１５０７と音声入力部１５０８とアンテナ１５０９とで構成される。表示用パネル１５０１と操作用パネル１５０２は、接続部１５０３で接続されている。表示用パネル１５０１の表示部１５０４が設置されている面と操作用パネル１５０２の操作キー１５０６が設置されている面との角度θは、接続部１５０３に於いて任意に変えることができる。尚、当該表示部１５０４に、本発明の半導体表示装置を適用することができる（図１６参照）。
【０１００】
図１７−Ａはフロント型プロジェクターであり、光源光学系及び表示装置１６０１とスクリーン１６０２とで構成される。当該表示装置１６０１及び他の回路に、本発明の半導体表示装置を適用することができる。
【０１０１】
図１７−Ｂはリア型プロジェクターであり、本体１７０１と光源光学系及び表示装置１７０２とミラー１７０３〜１７０４とスクリーン１７０５とで構成される。当該表示装置１７０２及び他の回路に、本発明の半導体表示装置を適用することができる。
【０１０２】
尚、図１７−Ｃは、図１７−Ａに示された光源光学系及び表示装置１６０１と図１７−Ｂに示された光源光学系及び表示装置１７０２に於ける構造の一例を示した図である。光源光学系及び表示装置１６０１，１７０２は、光源光学系１８０１とミラー１８０２，１８０４〜１８０６とダイクロイックミラー１８０３と光学系１８０７と表示装置１８０８と位相差板１８０９と投射光学系１８１０とで構成される。投射光学系１８１０は、投射レンズを備えた複数の光学レンズで構成される。この構成は、表示装置１８０８を３個使用している為、三板式と呼ばれている。また、同図の矢印で示した光路に於いて、光学レンズ及び偏光機能を有するフィルム又は位相差を調整する為のフィルム又はＩＲフィルム等を適宜に配設しても良い。
【０１０３】
図１７−Ｄは、図１７−Ｃに於ける光源光学系１８０１の構造の一例を示した図である。本実施例に於いては、光源光学系１８０１はリフレクター１８１１と光源１８１２とレンズアレイ１８１３〜１８１４と偏光変換素子１８１５と集光レンズ１８１６とで構成される。尚、同図に示した光源光学系１８０１は単なる一例であり、当該構成に限定されないことは言うまでもない。例えば、光源光学系１８０１に、光学レンズ及び偏光機能を有するフィルム又は位相差を調整するフィルム又はＩＲフィルム等を適宜に付設しても良い（図１７参照）。
【０１０４】
図１８−Ａは、単板式の例を示したものである。同図に示した光源光学系及び表示装置は、光源光学系１９０１と表示装置１９０２と投射光学系１９０３と位相差板１９０４とで構成される。投射光学系１９０３は、投射レンズを備えた複数の光学レンズで構成される。同図に示した光源光学系及び表示装置は、図１７−Ａと図１７−Ｂに於ける光源光学系及び表示装置１６０１，１７０２に適用できる。また、光源光学系１９０１は、図１７−Ｄに示した光源光学系を使用しても良い。尚、表示装置１９０２にはカラーフィルター（図示しない）が付設されており、表示映像のカラー化が図られている。
【０１０５】
図１８−Ｂに示した光源光学系及び表示装置は図１８−Ａの応用例であり、カラーフィルターを付設する代わりに、ＲＧＢの回転カラーフィルター円板１９０５を適用して表示映像をカラー化している。同図に示した光源光学系及び表示装置は、図１７−Ａと図１７−Ｂに於ける光源光学系及び表示装置１６０１，１７０２に適用できる。
【０１０６】
図１８−Ｃに示した光源光学系及び表示装置は、カラーフィルターレス単板式と呼ばれている。この方式は、表示装置１９１６にマイクロレンズアレイ１９１５を付設し、ダイクロイックミラー（緑）１９１２とダイクロイックミラー（赤）１９１３とダイクロイックミラー（青）１９１４とを適用して表示映像をカラー化している。投射光学系１９１７は、投射レンズを備えた複数の光学レンズで構成される。同図に示した光源光学系及び表示装置は、図１７−Ａと図１７−Ｂに於ける光源光学系及び表示装置１６０１，１７０２に適用できる。また、光源光学系１９１１としては、光源の他に結合レンズ及びコリメーターレンズを用いた光学系を適用しても良い（図１８参照）。
【０１０７】
以上の様に、本発明は、その適用範囲が極めて広く、アクティブマトリクス型の液晶表示装置及びＥＬ表示装置等の半導体表示装置を組み込んだ様々な電子機器に適用可能である。
【０１０８】
【発明の効果】
本発明の効果について、以下に列記する。第１の効果は、レジスト剥離工程に於いて、レジスト剥離液によるＴＦＴのシリコン系半導体膜のエッチング損傷を確実に防止できることである。第２の効果は、ＴＦＴのシリコン系半導体膜のエッチング損傷を確実に防止できる為、ＴＦＴの電気特性の安定化と半導体装置の歩留向上にも有効なことである。第３の効果は、本発明のレジスト剥離装置を適用することにより、第１の効果と第２の効果を維持した状態で、レジスト剥離工程の高スループット化を図ることが可能なことである。
【図面の簡単な説明】
【図１】  ＴＦＴの作製工程を示す工程断面図である。
【図２】  ＴＦＴの作製工程を示す工程断面図である。
【図３】  多結晶シリコン膜の成膜工程を示す工程断面図である。
【図４】  触媒元素を利用して得られる結晶質シリコン膜の成膜工程を示す工程断面図である。
【図５】  レジスト剥離装置の全体概略を示す平面図である。
【図６】  保護膜成膜ユニットの具体的構成を示す側面断面図である。
【図７】  保護膜成膜ユニットの具体的構成を示す側面断面図である。
【図８】  アクティブマトリクス型液晶表示装置の作製工程を示す工程断面図である。
【図９】  アクティブマトリクス型液晶表示装置の作製工程を示す工程断面図である。
【図１０】アクティブマトリクス型液晶表示装置の作製工程を示す工程断面図である。
【図１１】アクティブマトリクス型液晶表示装置の作製工程を示す工程断面図である。
【図１２】アクティブマトリクス型液晶表示装置の作製工程を示す工程断面図である。
【図１３】アクティブマトリクス型液晶表示装置の作製工程を示す工程断面図である。
【図１４】アクティブマトリクス型液晶表示装置の作製工程を示す工程断面図である。
【図１５】ｎチャネル型ＴＦＴの構造を示す断面図及び平面図である。
【図１６】半導体表示装置を組み込んだ電子機器の例を示す概略図である。
【図１７】半導体表示装置を組み込んだ電子機器の例を示す概略図である。
【図１８】半導体表示装置を組み込んだ電子機器の例を示す概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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