(57)【特許請求の範囲】
【請求項１】
外部交流電源を全波整流して得られた脈流電源を電源供給ラインに供給する電源回路を備え、ランプと、ＣＰＵからの制御信号の出力に応じて前記ランプを個別に点灯させる表示用ドライバとが直列に接続されてなるランプ回路を複数有し、前記電源供給ラインに接続されるランプ電源供給ラインと、接地されているアースラインとの間に対して前記複数のランプ回路がそれぞれ並列に接続され、
前記電源供給ラインと前記ランプ電源供給ラインとの間に、
前記電源供給ラインに直列に接続され、前記電源供給ラインを通じて流れる電流に応じた電圧差を生成するシャント抵抗と、
前記シャント抵抗と前記ランプ電源供給ラインとの間に直列に接続されたスイッチング用の半導体素子と、
前記シャント抵抗によって生じる電位差が所定電圧より小さい場合に、前記スイッチング用の半導体素子をオン状態とする一方、前記シャント抵抗によって生じる電位差が所定電圧以上となった場合に、前記スイッチング用の半導体素子をオフ状態とする半導体素子オンオフ回路と、を備えた保護回路が設けられ、
前記保護回路は、定常状態時は、前記半導体オンオフ回路が前記半導体素子をオン状態とすることにより、前記電源供給ラインの前記脈流電源を前記ランプ電源供給ラインに供給する一方、
前記複数のランプ回路のうちの少なくとも１つのランプがショートしたものである場合、該ショートを含むランプ回路の表示用ドライバがオンする度に前記電源供給ラインに発生する過電流に応じて前記シャント抵抗によって生じる電位差が所定電圧以上となり、前記半導体オンオフ回路が前記半導体素子をオフ状態とすることにより、前記電源供給ラインの前記脈流電源の前記ランプ電源供給ラインへの供給をオフするものである、
ことを特徴とするパチンコ機。
【請求項２】
前記保護回路は、前記ショートを含むランプ回路の表示用ドライバがオフする度に、前記脈流電源の電圧変化に応じ、過電流によりオフとなっていた前記脈流電源の前記ランプ電源供給ラインへの供給をオンする自己復帰型のものであることを特徴とする請求項１に記載のパチンコ機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、複数のランプを点灯するために設けられた各ドライバの過電流に対する破損を防止するランプドライバ保護回路に関するものである。
【０００２】
【従来の技術】
例えば、特公平５−６８２７８号には、ランプ配線のショート等に起因して発生する過電流に対して、ランプを点灯するための表示用ドライバを構成しているトランジスタの破損を防止する保護回路が記載されている。
【０００３】
このものは、複数のランプを点灯を制御するための各ランプ毎に設けられたトランジスタを過電流から保護するために、各トランジスタ毎にそれぞれ保護回路を設けた構成となっている。
【０００４】
そのため、例えば、パチンコ遊技機のようにランプの数が多数となる場合には、保護回路がランプの数だけ必要となるので、製造コストが増大するという難点がある。
【０００５】
ところで、ランプの電源に正電圧の脈流を使用した場合でも、脈流の周期が短くランプの点灯状態が常時点灯されているように視認されることから、ランプの電源として正電圧の脈流を使用することが可能である。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、各ランプの表示用ドライバを構成する各制御トランジスタ毎に過電流に対する保護回路を設ける構成を回避し、ランプの数が多数となる場合に、保護回路の数を削減して製造コストを低減できるパチンコ機を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１に係る遊技機は、上記課題を解決するために、外部交流電源を全波整流して得られた脈流電源を電源供給ラインに供給する電源回路を備え、ランプと、ＣＰＵからの制御信号の出力に応じて前記ランプを個別に点灯させる表示用ドライバとが直列に接続されてなるランプ回路を複数有し、前記電源供給ラインに接続されるランプ電源供給ラインと、接地されているアースラインとの間に対して前記複数のランプ回路がそれぞれ並列に接続され、前記電源供給ラインと前記ランプ電源供給ラインとの間に、前記電源供給ラインに直列に接続され、前記電源供給ラインを通じて流れる電流に応じた電圧差を生成するシャント抵抗と、前記シャント抵抗と前記ランプ電源供給ラインとの間に直列に接続されたスイッチング用の半導体素子と、前記シャント抵抗によって生じる電位差が所定電圧より小さい場合に、前記スイッチング用の半導体素子をオン状態とする一方、前記シャント抵抗によって生じる電位差が所定電圧以上となった場合に、前記スイッチング用の半導体素子をオフ状態とする半導体素子オンオフ回路と、を備えた保護回路が設けられ、前記保護回路は、定常状態時は、前記半導体オンオフ回路が前記半導体素子をオン状態とすることにより、前記電源供給ラインの前記脈流電源を前記ランプ電源供給ラインに供給する一方、前記複数のランプ回路のうちの少なくとも１つのランプがショートしたものである場合、該ショートを含むランプ回路の表示用ドライバがオンする度に前記電源供給ラインに発生する過電流に応じて前記シャント抵抗によって生じる電位差が所定電圧以上となり、前記前記半導体オンオフ回路が前記半導体素子をオフ状態とすることにより、前記電源供給ラインの前記脈流電源の前記ランプ電源供給ラインへの供給をオフするものであることを特徴とする。
請求項２に係る遊技機は、請求項１に係るものにおいて、前記保護回路は、前記ショートを含むランプ回路の表示用ドライバがオフする度に、過電流によりオフとなっていた前記脈流電源の電圧変化に応じ、前記脈流電源の前記ランプ電源供給ラインへの供給をオンする自己復帰型のものとしたものである。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明を適用したパチンコ機のランプ点灯に係わる回路部の第１実施形態を示す回路ブロック図である。図１において、整流回路１は、例えば、両波ブリッジ整流回路で構成され、入力側の両端子が外部交流電源２（ＡＣ２４Ｖ）に接続され、出力側の接地端子（−端子）は、グランド接地されているアースラインＧＮＤに接続されている。整流回路１の後段には保護回路３が配備されている。
【０００９】
整流回路１は、外部交流電源２（ＡＣ２４Ｖ）を整流し、＋出力端子から整流して生成された脈流、即ち、２４Ｖ×（２）1/2 で、ほぼ３４Ｖを保護回路３に＋入力端子に供給する。また、保護回路３の−入力端子にはアースラインＧＮＤに接続されており接地レベルが維持されている。なお、整流回路１により、請求項１に記載の電源回路が構成されている。
【００１０】
保護回路３の＋出力端子にはランプ電源供給ライン４が接続され、常態においては＋入力端子に供給された脈流をランプ電源供給ライン４に供給する。保護回路３の−出力端子は、−入力端子に接続されたアースラインＧＮＤに接続されており接地レベルが維持されている。
【００１１】
ランプ電源供給ライン４とアースラインＧＮＤ間には、複数のランプＬＭ１，ＬＭ２，ＬＭ３及びこれらのランプを点灯するために各ランプ毎に設けられ、前記脈流を各ランプに導通させるための複数の表示用ドライバ（トランジスタ）ＴＲ１，ＴＲ２，ＴＲ３が接続され、複数のランプ回路が構成されている。
【００１２】
詳しくは、ランプＬＭ１の接続配線の一方がランプ電源供給ライン４と接続され、ランプＬＭ１の接続配線の他方が表示用ドライバＴＲ１のコレクタと接続され、表示用ドライバＴＲ１のエミッタは、アースラインＧＮＤに接続されている。表示用ドライバＴＲ１のベースは、ＣＰＵ５に連絡されており、ＣＰＵ５からの制御信号により表示用ドライバＴＲ１がオンすると、ランプＬＭ１にランプ電源供給ライン４からの電流がアースラインＧＮＤへ流れ、ランプＬＭ１を点灯するよう構成されている。
【００１３】
また、ランプＬＭ２及び表示用ドライバＴＲ２と、ランプ電源供給ライン４及びアースラインＧＮＤとの接続も前述のランプＬＭ１及び表示用ドライバＴＲ１の場合と同等であり、ランプＬＭ３及び表示用ドライバＴＲ３と、ランプ電源供給ライン４及びアースラインＧＮＤとの接続も前述のランプＬＭ１及び表示用ドライバＴＲ１の場合と同等であり、ランプＬＭ１及び表示用ドライバＴＲ１、ランプＬＭ２及び表示用ドライバＴＲ２、ランプＬＭ３及び表示用ドライバＴＲ３は、互いに並列接続の関係にある。
【００１４】
また、図１において保護回路３は、例えば、ランプＬＭ１乃至ランプＬＭ３のうちの少なくとも１つの配線がショートすることによって、ランプ電源供給ライン４に向けて過電流が流れ込もうとする場合に、この過電流に応じて電源供給をオフし、表示用ドライバＴＲ１乃至ＴＲ３の破損を防止するものである。
【００１５】
図２は、主として保護回路３を具体的に示す回路図である。まず、保護回路３において、＋入力端子と＋出力端子間とは、整流回路１から＋入力端子を介して脈流３４Ｖが供給される＋電源供給ライン４′により連絡されている。また、−入力端子と−出力端子とは、グランド接地されたアースラインＧＮＤにより連絡されている。
【００１６】
＋電源供給ライン４′には、＋入力端子側から＋出力端子側に向けて接続点Ｐ１、Ｐ２、Ｐ３、Ｐ４が順に設けられ、アースラインＧＮＤには、−入力端子側から−出力端子側に向けて接続点Ｐ５、Ｐ６、Ｐ７が順に設けられている。
【００１７】
＋電源供給ライン４′の接続点Ｐ１，Ｐ２間にはシャント抵抗Ｒ１が接続されている。＋電源供給ライン４′の接続点Ｐ４にはＦＥＴ１のソースＳが接続され、＋出力端子にはＦＥＴ１のドレインＤが接続されている。ＦＥＴ１は、Ｐチャンネル型かつエンハンス型のＭＯＳ型ＦＥＴにより構成されており、請求項１に記載の過電流に応じて電源供給をオフするスイッチング素子を構成するものである。
【００１８】
＋電源供給ライン４′とアースラインＧＮＤとの間には、＋電源供給ライン４′の過電流に応じてＦＥＴ１の導通状態をオフするための３つのトランジスタＴｒ１，Ｔｒ２，Ｔｒ３が配備されている。なお、トランジスタＴｒ１及びＴｒ３はＰＮＰ型であり、トランジスタＴｒ２はＮＰＮ型である。
【００１９】
詳細に説明すると、＋電源供給ライン４′の接続点Ｐ１には、トランジスタＴｒ１のエミッタが接続され、トランジスタＴｒ１のコレクタとアースラインＧＮＤの接続点Ｐ５との間には、直列接続されているブリーダ抵抗ｒ１及びｒ２が接続されている。
【００２０】
また、＋電源供給ライン４′の接続点Ｐ２とトランジスタＴｒ２のコレクタとの間には、直列接続されているブリーダ抵抗ｒ３及びｒ４が接続されており、トランジスタＴｒ２のエミッタがアースラインＧＮＤの接続点Ｐ６に接続されている。
【００２１】
そして、トランジスタＴｒ１のベースが、ブリーダ抵抗ｒ３とｒ４との間の接続点Ｐ８に接続され、トランジスタＴｒ２のベースが、抵抗ｒ５を介してブリーダ抵抗ｒ１とｒ２との間の接続点Ｐ９に接続されている。即ち、ブリーダ抵抗ｒ３及びｒ４は、トランジスタＴｒ１のベース電圧を作り出すためのものであり、ブリーダ抵抗ｒ１及びｒ２は、トランジスタＴｒ２のベース電圧を作り出すためのものである。
【００２２】
また、ＦＥＴ１のソースと接続された＋電源供給ライン４′の接続点Ｐ４とアースラインＧＮＤの接続点Ｐ７との間には、直列接続されているブリーダ抵抗ｒ８及びｒ９が接続されており、ブリーダ抵抗ｒ８とｒ９との間の接続点Ｐ１０にＦＥＴ１のゲートＧが接続されている。したがって、ＦＥＴ１のソースＳとアースラインＧＮＤとの間に印加される電圧を、ブリーダ抵抗ｒ８及びｒ９の抵抗値の比によって分割し、ブリーダ抵抗ｒ８の降下電圧分によってＦＥＴ１のゲート電圧を作り出している。
【００２３】
さらに、ＦＥＴ１のソースに対して接続点Ｐ４と等価である＋電源供給ライン４′の接続点Ｐ３と、トランジスタＴｒ２のコレクタとブリーダ抵抗ｒ４との接続点Ｐ１１との間には、直列接続されているブリーダ抵抗ｒ６及びｒ７が接続されている。そして、ＦＥＴ１のソースＳに対して接続点Ｐ４（接続点Ｐ３）と等価である接続点Ｐ３′には、トランジスタＴｒ３のエミッタが接続され、ＦＥＴ１のソースＳに対して接続点Ｐ１０と等価である接続点Ｐ１０′にはトランジスタＴｒ３のコレクタが接続されており、このトランジスタＴｒ３のベースが、ブリーダ抵抗ｒ６とｒ７との間の接続点Ｐ１２に接続されている。即ち、ブリーダ抵抗ｒ６及びｒ７は、トランジスタＴｒ３のベース電圧を作り出すためのものである。
【００２４】
次に、保護回路３の動作について説明する。なお、保護回路３の出力側において、ランプＬＭ１及びこの表示用ドライバＴＲ１とランプＬＭ２及びこの表示用ドライバＴＲ２がそれぞれランプ電源供給ライン４とアースラインＧＮＤとの間に接続されているものとする。
【００２５】
図２において、トランジスタＴｒ１，ＴＲ２及びＴｒ３は、それぞれオフ状態となっている。保護回路３の＋入力端子に脈流３４Ｖが入力されると、電流は、シャント抵抗Ｒ１、接続点Ｐ４、ブリーダ抵抗ｒ８、ブリーダ抵抗ｒ９、接続点Ｐ７、アースラインＧＮＤを経由してグランド接地に流れる。この結果、ブリーダ抵抗ｒ８による降下電圧が、ＦＥＴ１のソースＳ〜ゲートＧ間に印加されてＦＥＴ１がオンし、保護回路３の＋出力端子に接続されたランプ電源供給ライン４と、アースラインＧＮＤとの間に所定の電圧が印加されることとなる。
【００２６】
なお、電流がシャント抵抗Ｒ１を流れることにより、接続点Ｐ１〜接続点Ｐ２間に電位差を生じるが、この電位差は、トランジスタＴｒ１を導通させるだけの電位差（０．６Ｖ以上）に達していないものとする。
【００２７】
従って、図１に示すように、ＣＰＵ５からの制御信号の出力に応じて、例えば、表示用ドライバＴＲ１がオンすると、ランプＬＭ１にランプ電源供給ライン４からの電流がランプＬＭ１及び表示用ドライバＴＲ１を経由してアースラインＧＮＤへ流れ、ランプＬＭ１が点灯する。また、ＣＰＵ５からの制御信号の出力に応じて表示用ドライバＴＲ２がオンすると、ランプＬＭ２及び表示用ドライバＴＲ２にランプ電源供給ライン４からの電流がアースラインＧＮＤへ流れ、ランプＬＭ２が点灯する。
【００２８】
図２において、ランプＬＭ１及びランプＬＭ２の少なくとも１つの配線がショートしている場合には、配線ショートに起因して電源供給ライン４に過電流が流れ込もうとする。
【００２９】
この場合には、シャント抵抗Ｒ１を過電流が流れる結果、シャント抵抗Ｒ１に過電流が流れることによって生じるよる降下電圧が、即ち、接続点Ｐ１〜接続点Ｐ２間に生じる電位差が、トランジスタＴｒ１を導通させるだけの電位差（０．６Ｖ以上）に達する。また、この時点では、接続点Ｐ２〜接続点Ｐ８間には、電流が流れていないので、接続点Ｐ８の電位は、接続点Ｐ２と同電位である。従って、接続点Ｐ１〜接続点Ｐ２間に生じた電位差（０．６Ｖ以上）は、そのまま接続点Ｐ１〜接続点Ｐ８間に印加され、即ち、トランジスタＴｒ１のエミッタ〜ベース間に印加され、トランジスタＴｒ１がオンとなる。
【００３０】
トランジスタＴｒ１がオンすると、電流がトランジスタＴｒ１、ブリーダ抵抗ｒ１、ブリーダ抵抗ｒ２、接続点Ｐ５、アースラインＧＮＤを経由してグランド接地に流れる。この結果、ブリーダ抵抗ｒ２を流れる電流によって生じる降下電圧が、抵抗ｒ５を介してトランジスタＴｒ２のベース〜エミッタ間に印加され、トランジスタＴｒ２がオンとなる。
【００３１】
トランジスタＴｒ２がオンすると、トランジスタＴｒ２のコレクタ側の接続点Ｐ１１と＋電源供給ライン４′の接続点Ｐ２との間および接続点Ｐ１１と＋電源供給ライン４′の接続点Ｐ３との間がそれぞれ導通する。この結果、ブリーダ抵抗ｒ３に流れる電流によって生じる降下電圧が、トランジスタＴｒ１のエミッタ〜ベース間に印加されてトランジスタＴｒ１をオン状態にラッチする。同時に、ブリーダ抵抗ｒ６に流れる電流によって生じる降下電圧が、トランジスタＴｒ３のエミッタ〜ベース間に印加され、トランジスタＴｒ３がオンとなる。
【００３２】
トランジスタＴｒ３がオンすると、ＦＥＴ１のソースＳと接続されている接続点Ｐ４と同電位である接続点Ｐ３′と、ＦＥＴ１のゲートＧと接続されている接続点Ｐ１０と同電位である接続点Ｐ１０′がトランジスタＴｒ３を介してショートされることとなり、ＦＥＴ１のソースＳ〜ＦＥＴ１のゲートＧ間の電位差が０となる結果、ＦＥＴ１がオフとなる。即ち、保護回路３内で過電流をアースラインＧＮＤにバイパスし、保護回路３の＋出力端子に接続されたランプ電源供給ライン４への電力供給が遮断される。
【００３３】
要約すると、ランプＬＭ１及びランプＬＭ２の少なくとも１つの配線がショートしている場合、シャント抵抗Ｒ１に過電流が流れることによって生じるよる降下電圧により、トランジスタＴｒ１がオンし、トランジスタＴｒ１がオンすることにより、トランジスタＴｒ２及びトランジスタＴｒ３がオンし、トランジスタＴｒ３がオンすることにより、ＦＥＴ１がオフするので、＋出力端子側には過電流が流れない。
【００３４】
したがって、図２のランプＬＭ１を点灯するための表示用ドライバを構成しているトランジスタＴＲ１及びランプＬＭ２を点灯するための表示用ドライバを構成しているトランジスタＴＲ２の破損を防止することができる。
【００３５】
次に、配線がショートしているランプの発見方法について説明する。図１において、ランプＬＭ１及びＬＭ３の配線が正常であって、ランプＬＭ２の配線のみがショートしている場合を一例として説明する。
【００３６】
ＣＰＵ５による制御信号の出力を、ランプＬＭ１に対してだけオフとし、ランプＬＭ２及びＬＭ３に対していずれもオンとする。即ち、ランプＬＭ１に対応する表示用ドライバＴＲ１は、常時オフであり、ランプＬＭ２に対応する表示用ドライバＴＲ２及びランプＴＲ３に対応する表示用ドライバＴＲ３がオンされる。
【００３７】
この場合、ランプＬＭ２の配線ショートに起因する過電流が、保護回路３に流れ込むことにより、保護回路３が出力側への電源供給を遮断するので、ランプＬＭ１〜ＬＭ３が全て消灯状態となる。ランプＬＭ１の点灯のみをオフしたにもかかわらず、ランプＬＭ１〜ＬＭ３が全て消灯状態となる結果、ランプＬＭ２及びランプＬＭ３の少なくとも１つが配線ショートであることが認識できる。
【００３８】
次いで、ＣＰＵ５による制御信号の出力を、ランプＬＭ２に対してだけオフとし、ランプＬＭ１及びＬＭ３に対していずれもオンとする。即ち、ランプＬＭ２に対応する表示用ドライバＴＲ２は、常時オフであり、ランプＬＭ１に対応する表示用ドライバＴＲ１及びランプＴＲ３に対応する表示用ドライバＴＲ３がオンされる。
【００３９】
この場合は、ランプＬＭ１及びランプＬＭ３の配線が正常であるから、保護回路３が出力側への電源供給を行うので、ランプＬＭ１及びランプＬＭ３が点灯され、ランプＬＭ２が消灯状態となる。この結果、ランプＬＭ１及びランプＬＭ３の配線ショートではないことが認識できると共に、ランプＬＭ２が配線ショートであることが認識できる。
【００４０】
ところで、保護回路３の＋入力端子に供給される入力電圧（電源電圧）は、脈流３４Ｖである。図３は、保護回路３に入力される脈流とＦＥＴ１のオン・オフの関係を示すタイミングチャートである。図３に示すように、電源電圧は、０Ｖから増加し、ピーク電圧３４Ｖに達すると、再び０Ｖに向けて減少する。このように、電源電圧は所定周期で０Ｖと３４Ｖとの間で増加減少を繰り返す。
【００４１】
図４は、図３の要部拡大図である。図３及び図４において、電圧Ｖ１は、図２の保護回路３におけるトランジスタＴｒ１をオンさせるに必要な一定電圧で、電源電圧が電圧Ｖ１以下となると、シャント抵抗Ｒ１に流れる電流による降下電圧が０．６Ｖに達しなくなり、トランジスタＴｒ１がオフする。従って、ＦＥＴ１が再びオンとなる。脈流の電圧が０Ｖから増加して電圧Ｖ１を超えると、再びトランジスタＴｒ１がオンとなり、この結果、ＦＥＴ１が再びオフとなる。
【００４２】
図３においては、上記のランプＬＭ２及びＬＭ３の配線が正常であって、ランプＬＭ１の配線のみがショートする場合を示している。ランプＬＭ１の表示用ドライバＴＲ１へのＣＰＵ５による制御信号をオンした時点では、ランプＬＭ１の配線が正常であるから保護回路３のＦＥＴ１がオン状態であって保護回路３により正常に出力側に電源供給が行われる。この後、ランプＬＭ１の配線ショートが発生すると、ランプＬＭ１の配線ショートによる過電流が保護回路３に流れ込み、前述したようにＦＥＴ１がオフし、電力供給が遮断される。この後、ランプＬＭ１に対応する表示用ドライバＴＲ１へのＣＰＵ５による制御信号の出力がオフされると、表示用ドライバＴＲ１をオフした直後の脈流の谷において、図４を用いて説明したようにＦＥＴ１がオンに戻り、この後、表示用ドライバＴＲ１をオンしないかぎり、過電流が保護回路３に流れないから、ＦＥＴ１のオン状態が維持され、正常に出力側に電源供給が行われる。
【００４３】
また、図５は、ランプＬＭ１の配線がショートしている状態での電源電圧とランプＬＭ１〜ＬＭ３の点灯状態の関係を示すタイミングチャートである。図５において、ランプＬＭ１の表示用ドライバＴＲ１がオンすると、過電流により保護回路３のＦＥＴ１がオフとなって電源供給が遮断される。従って、表示用ドライバＴＲ２及びＴＲ３がオンされても、図５において鎖線で示すようにランプＬＭ２及びＬＭ３は、消灯状態となる。そして、ランプＬＭ１の表示用ドライバＴＲ１がオフすると、表示用ドライバＴＲ１がオフされた直後の電源電圧（脈流）の谷により保護回路３のＦＥＴ１がオンに戻り、正常に出力側に電源供給が行われ、表示用ドライバＴＲ２のオン動作に応じてランプＬＭ２が点灯する。ランプＬＭ１の配線がショートしていても、ランプＬＭ１の表示用ドライバＴＲ１がオンしない限り、電源供給が行われるため、ランプＬＭ２およひＬＭ３の点灯に影響がない。
【００４４】
図６は、本発明を適用したパチンコ機のランプ点灯に係わる回路部の第２実施形態を示す回路ブロック図である。図６において、メイン制御基板７には、図１を用いて説明した整流回路１、保護回路３が配備されると共に、整流回路１が整流した脈流を平滑する平滑回路５、平滑回路５から平滑された電源を受けてパチンコ機の遊技制御を主として行うメイン制御部６及びメイン制御部６からの制御信号の出力に応じて作動する表示用ドライバＴＲ１〜ＴＲ３が配備されている。
【００４５】
また、第１ランプ基板８には、表示用ドライバＴＲ１〜ＴＲ３の作動に各々対応して点灯される複数のランプに対応する表示灯Ａ、表示灯Ｂ、表示灯Ｃが配設されている。
【００４６】
枠制御基板９には、主としてパチンコ機の枠側に配設されている電気部品の動作制御を行う枠制御部１０及び枠制御部１０からの制御信号の出力に応じて作動する表示用ドライバＴＲ４〜ＴＲ７が配備されている。また、第２ランプ基板１１には、表示用ドライバＴＲ４〜ＴＲ７の作動に各々対応して点灯される複数のランプに対応する当り表示灯１２、賞球切れ表示灯１３、賞球払出し表示灯１４及び金枠開放表示灯１５が配設されている。
【００４７】
保護回路３からのランプ電源供給ライン４は、メイン制御基板７上において２つに分岐し、一方のランプ電源供給ライン４ａは、第１ランプ基板７に配備された表示灯Ａ、表示灯Ｂ、表示灯Ｃの各々に接続されている。また、他方のランプ電源供給ライン４ｂは、枠制御基板９を経由して第２ランプ基板１１に配備された当り表示灯１２、賞球切れ表示灯１３、賞球払出し表示灯１４、金枠開放表示灯１５の各々に接続されている。
【００４８】
なお、枠制御部１０の作動電源は、メイン制御基板７側の平滑回路５から平滑された電源により供給される。また、メイン制御部６から枠制御部１０に対して当り表示灯１２の点灯に必要な当り情報が供給される。
【００４９】
なお、図６において、保護回路３、トランジスタＴＲ１〜ＴＲ７の各接地は脈流３４Ｖに対する接地であるため共通ラインである。また、平滑回路５、メイン制御部６及び枠制御部１０の各接地は、制御電源電圧５Ｖに対する接地であるため共通ラインであって、保護回路３、トランジスタＴＲ１〜ＴＲ７の各接地の共通ラインとは別個に設けられているため異なる記号で示してある。
【００５０】
第２実施形態では、第１ランプ基板８に配設された表示灯Ａ乃至表示灯Ｃの各々に、メイン制御基板７に設けた保護回路３を経由した後のランプ電源供給ライン４ａを介して点灯用電源を一括して供給すると共に、第１ランプ基板８とは別個に配備された第２ランプ基板１１に配備された各種表示灯１２〜１５の各々に、メイン制御基板７に設けた保護回路３を経由した後のランプ電源供給ライン４ｂを介して点灯用電源を一括して供給するよう構成した実施形態を示すものであり、保護回路３は、表示灯Ａ乃至表示灯Ｃと各種表示灯１２〜１５の計７つのランプに電源を一括して供給し、前記の７つのランプの少なくとも１つに配線ショートが発生した場合、該配線ショートに起因して流れる過電流に応じてランプ電源供給ライン４ａ，４ｂへの電源供給をオフし、各表示用ドライバＴＲ１〜ＴＲ７の破損を防止する。
【００５１】
本実施形態のように、ランプの電源として脈流を用いると、脈流の電圧が所定周期で０Ｖになる毎に、トランジスタＴｒ１〜Ｔｒ３及びＦＥＴ１がオフ状態に戻される。配線ショートしたランプに対応する表示用ドライバを常時オフとすることにより、過電流を保護回路３に流れ込まないようにすれば、脈流の電圧が０Ｖから３４Ｖに向けて増大するに伴って、保護回路３のＦＥＴ１がオンに戻ることから、再び正常に出力側に電源供給を行うことができる。
【００５２】
【発明の効果】
本発明のランプドライバ保護回路によれば、電源回路の出力側に、過電流に応じて電源供給をオフするスイッチング素子を有する保護回路を設け、保護回路を経由して複数のランプに電源を一括して供給するので、各ランプの表示用ドライバを構成する各制御トランジスタ毎に過電流に対する保護回路を設ける必要がなくなり、ランプの数が多数となる場合に、保護回路の数を削減して製造コストを低減できる。
【図面の簡単な説明】
【図１】本発明を適用したパチンコ機のランプ点灯に係わる回路部の第１実施形態を示す回路ブロック図
【図２】主として保護回路を示す回路図
【図３】保護回路に入力される脈流とＦＥＴ１のオン・オフの関係を示すタイミングチャート
【図４】図３の要部拡大図
【図５】ランプＬＭ１の配線がショートしている状態での電源電圧とランプＬＭ１〜ＬＭ３の点灯状態の関係を示すタイミングチャート
【図６】本発明を適用したパチンコ機のランプ点灯に係わる回路部の第２実施形態を示す回路ブロック図
【符号の説明】
１  整流回路
２  外部交流電源
３  保護回路
４  ランプ電源供給ライン
４′  ＋電源供給ライン
５  平滑回路
６  メイン制御部
７  メイン制御基板
８  第１ランプ基板
９  枠制御基板
１０  枠制御部
１１  第２ランプ基板
１２  当り表示灯
１３  賞球切れ表示灯
１４  賞球払出し表示灯
１５  金枠開放表示灯
ＧＮＤ  アースライン
ＬＭ１  ランプ
ＬＭ２  ランプ
ＬＭ３  ランプ
ＴＲ１  表示用ドライバ
ＴＲ２  表示用ドライバ
ＴＲ３  表示用ドライバ
ＴＲ４  表示用ドライバ
ＴＲ５  表示用ドライバ
ＴＲ６  表示用ドライバ
ＴＲ７  表示用ドライバ
Ｒ１  シャント抵抗
ＦＥＴ１  Ｐチャンネル型かつエンハンス型のＭＯＳ型ＦＥＴ（スイッチング素子）
Ｔｒ１  トランジスタ
Ｔｒ２  トランジスタ
Ｔｒ３  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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