(57)【特許請求の範囲】
【請求項１】
半導体基板の主表面上に複数のメモリセルトランジスタがマトリクス状に配置された不揮発性半導体記憶装置であって、
前記半導体基板の主表面に、それぞれ所定方向に延出するように形成された複数の溝部と、
前記複数の溝部により区画された前記半導体基板の主表面上の複数の素子領域にそれぞれ設けられるとともに、前記所定方向に沿ってそれぞれトンネル絶縁膜を介して設けられた複数の浮遊ゲート電極と、
前記所定方向に延出し、その上面が前記複数の素子領域の前記半導体基板の主表面より突出するように、前記複数の溝部内にそれぞれ絶縁膜を介して形成された複数の埋め込み電極と、
前記複数の埋め込み電極および前記複数の浮遊ゲート電極の上部に、それぞれ層間絶縁膜を介して、前記所定方向に直交する直交方向に設けられた複数の制御ゲート電極と、
前記所定方向に延出し、前記複数の素子領域のそれぞれに対応して前記複数の制御ゲート電極上に形成されたビット線と、
を具備し、
前記メモリセルトランジスタにデータが書き込まれる場合、誤書き込みを防止するために、書き込み選択された前記メモリセルトランジスタの前記制御ゲート電極に印加される書き込み電圧と書き込み非選択の前記メモリセルトランジスタのチャネル電位との差を小さくするための電圧が、前記書き込み非選択の前記メモリセルトランジスタに隣接する前記埋め込み電極に印加されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記埋め込み電極は前記ビット線と対応して設けられ、前記書き込み選択された前記メモリセルトランジスタに接続された前記ビット線の電位はグランド電位に設定され、前記メモリセルトランジスタに第１の書き込み状態が書き込まれる場合、そのメモリセルトランジスタに隣接する前記埋め込み電極には第１の電位が与えられ、前記メモリセルトランジスタに前記第１の書き込み状態よりしきい値の大きい第２の書き込み状態が書き込まれる場合、そのメモリセルトランジスタに隣接する前記埋め込み電極には前記第１の電位より大きい第２の電位が与えられることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルトランジスタは複数の書き込み状態に対応して複数のしきい値を示し、前記書き込み選択された前記メモリセルトランジスタに接続された前記ビット線の電位はグランド電位に設定され、前記メモリセルトランジスタにしきい値が最も大きい第１の書き込み状態が書き込まれる場合、そのメモリセルトランジスタに隣接する前記埋め込み電極には第１の電位が与えられ、前記メモリセルトランジスタに前記第１の書き込み状態よりしきい値が小さい第２の書き込み状態が書き込まれる場合、そのメモリセルトランジスタに隣接する前記埋め込み電極の少なくとも一方には前記第１の電位が与えられることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板の主表面上に複数のメモリセルトランジスタがマトリクス状に配置された不揮発性半導体記憶装置であって、
前記半導体基板の主表面に、それぞれ所定方向に延出するように形成された複数の溝部と、
前記複数の溝部により区画された前記半導体基板の主表面上の複数の素子領域にそれぞれ設けられるとともに、前記所定方向に沿ってそれぞれトンネル絶縁膜を介して設けられた複数の浮遊ゲート電極と、
前記所定方向に延出し、その上面が前記複数の素子領域の前記半導体基板の主表面より突出しないように、前記複数の溝部内にそれぞれ絶縁膜を介して形成された複数の埋め込み電極と、
前記所定方向に直交する直交方向に延出し、前記複数の浮遊ゲート電極の上部および前記複数の浮遊ゲート電極の相互間に対応する前記複数の埋め込み電極の上部に、それぞれ層間絶縁膜を介して設けられた複数の制御ゲート電極と、
前記所定方向に延出し、前記複数の素子領域のそれぞれに対応して前記複数の制御ゲート電極上に形成されたビット線と、
を具備し、
前記メモリセルトランジスタにデータが書き込まれる場合、誤書き込みを防止するために、書き込み選択された前記メモリセルトランジスタの前記制御ゲート電極に印加される書き込み電圧と書き込み非選択の前記メモリセルトランジスタのチャネル電位との差を小さくするための電圧が、前記書き込み非選択の前記メモリセルトランジスタに隣接する前記埋め込み電極に印加されることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記埋め込み電極は前記ビット線と対応して設けられ、前記メモリセルトランジスタは複数の書き込み状態に対応して複数のしきい値を示し、前記書き込み選択された前記メモリセルトランジスタに接続された前記ビット線の電位は最も大きいしきい値に対応した書き込み状態の場合にはグランド電位に設定され、それ以外のしきい値に対応した書き込み状態の場合にはグランド電位より大きい所定の電位に設定され、前記メモリセルトランジスタに第１の書き込み状態が書き込まれる場合、そのメモリセルトランジスタに隣接する前記埋め込み電極には第１の電位が与えられ、前記メモリセルトランジスタに前記第１の書き込み状態よりしきい値の大きい第２の書き込み状態が書き込まれる場合、そのメモリセルトランジスタに隣接する前記埋め込み電極には前記第１の電位より小さい第２の電位が与えられることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関するもので、特に、ＳＴＩ（Shallow Trench Isolation）構造を有し、フローティングチャネル書き込み方式により、２値以上のデータの電気的書き換えが可能なメモリセルを用いたＮＡＮＤセル型のＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory ）に関するものである。
【０００２】
【従来の技術】
従来より、データの電気的書き換えが可能で、かつ、高集積化が可能な不揮発性半導体記憶装置として、複数個のメモリセルを直列に接続したＮＡＮＤセル型のＥＥＰＲＯＭが知られている。
【０００３】
この場合、メモリセルのそれぞれは、半導体基板上に絶縁膜を介して浮遊ゲートと制御ゲートとが積層されたスタック型ゲート構造を有して構成されている。そして、メモリセルのそれぞれが、隣接するセルどうしでソース・ドレイン拡散層を共有する形で直列に接続されている。この直列に接続された複数個のメモリセルを１単位とする、複数個のメモリセルがビット線（データ線）に接続されてＮＡＮＤ型セルが構成され、さらに、このＮＡＮＤ型セルがマトリクス状に配置されてメモリセルアレイが構成されている。
【０００４】
すなわち、メモリセルアレイの列方向に並ぶＮＡＮＤ型セルは、その一端側のドレイン拡散層がそれぞれ選択ゲートを介してビット線に接続され、他端側のソース拡散層が選択ゲートを介してソース線（基準電位配線）となる共通ソース線に接続されている。
【０００５】
また、メモリセルの制御ゲートおよび選択ゲートの各ゲート電極は、メモリセルアレイの行方向に対し、それぞれ、制御ゲート線（ワード線）、選択ゲート線として共通に接続されている。
【０００６】
ＮＡＮＤセル型ＥＥＰＲＯＭの書き込み動作方式においては、より低電圧動作を実現することで、たとえば、ビット線に接続されているカラムデコーダなどを構成するトランジスタを全てＶｃｃ系トランジスタで構成することができ、ひいては周辺回路の面積を減少して、チップサイズの縮小化を図ることが可能となる。こうした観点から、近年、フローティングチャネル書き込み方式が提案され、実用化されている。このフローティングチャネル書き込み方式の動作方法は、次の通りである。
【０００７】
図３１は、ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセル部の等価回路を示すものである。なお、ＢＬはビット線、ＳＧは選択ゲート、ＣＧはワード線、ＳＬはソース線である。
【０００８】
複数のデータ書き込みにおいて、通常の場合はビット線ＢＬよりも遠いセルから書き込み動作が順に行われる（ランダム書き込みの場合は、ビット線ＢＬとソース線ＳＬとの間の任意のセルの書き込みがランダムに行われる）。
【０００９】
まず、ソース線ＳＬ側の選択ゲートＳＧに０Ｖを与えてトランジスタをカットオフさせた状態において、”０”データを書き込むべきメモリセルが接続されているＮＡＮＤ型セルのビット線ＢＬには０Ｖを与え、”１”データを書き込むメモリセルが接続されているＮＡＮＤ型セルのビット線ＢＬには、ドレイン拡散層側の選択ゲート電圧と同じかそれ以上の電圧、あるいは、ドレイン拡散層側の選択ゲート電圧より小さくてもドレイン拡散層側の選択ゲートＳＧが十分にカットオフする電位を与えて、各ビット線ＢＬごとに書き込みの選択と非選択との区別を行う。
【００１０】
すなわち、この状態において、選択ブロックの全てのワード線ＣＧにメモリセルがオン状態となる電位（書き込み電圧Ｖｐｐあるいは非選択ワード線の電圧Ｖｐａｓｓが与えられるとき、その電圧パルスの立ち上がりの過程のある電位においてメモリセルがオン状態となる）が与えられると、”０”データの書き込みを行うビット線ＢＬに接続されたＮＡＮＤ型セルのチャネルには０Ｖが転送される。また、”１”データの書き込みを行うビット線ＢＬに接続されたＮＡＮＤ型セルのチャネルには、ビット線ＢＬから、ビット線ＢＬ側の選択ゲートＳＧを介して、ビット線ＢＬの電位から選択ゲートＳＧのしきい値分だけを差し引いた、ある初期電位が転送されて、フローティングの状態となる。このとき、ソース線ＳＬには、０Ｖ、あるいは、ソース拡散層側の選択ゲートＳＧを十分にカットオフさせるために、ある正の電位が与えられている。
【００１１】
次に、”０”データの書き込みを行うメモリセルが接続されている選択ワード線に書き込み電圧Ｖｐｐが与えられると、０Ｖが与えられている選択ビット線に接続されている選択メモリセルには”０”データが書き込まれる。このとき、この選択ワード線に接続され、かつ、”０”データの書き込みを行わない書き込み非選択のメモリセル（ビット線ＢＬ側の選択ゲートＳＧがカットオフし、チャネルがフローティング状態となっているメモリセル）のチャネル電位は、”０”データの書き込みが行われないように（しきい値変動が許容範囲以下となるように）、十分に大きい必要がある（このメモリセルに対しては、書き込み電圧Ｖｐｐとチャネル電位Ｖｃｈの差が小さいほどしきい値の変動は少ない）。
【００１２】
このため、”０”データの書き込みを行わない非選択ワード線にはある電圧Ｖｐａｓｓを与え、この非選択ワード線および選択ワード線とフローティング状態となっているチャネルとの容量結合により、チャネルの電位を初期電位からある電位まで、上昇させている。したがって、電圧Ｖｐａｓｓが大きいほどこのメモリセルのしきい値変動は少なくなる。
【００１３】
また、ビット線ＢＬに０Ｖが与えられている選択ビット線に接続されているメモリセルのうち、”０”データの書き込みを行わないメモリセルに対しても、この電圧Ｖｐａｓｓが与えられている。したがって、この電圧Ｖｐａｓｓが大きいほどしきい値の変動が起こり易くなる。したがって、これらを考慮して電圧Ｖｐａｓｓの最小値と最大値が決定される。
【００１４】
通常、この電圧Ｖｐａｓｓと電圧Ｖｐｐは”０”データのメモリセルのしきい値の分布を小さくし、かつ、誤書き込みを少なくするために、それぞれ、ある初期電圧、ステップ電圧、最終電圧、パルス幅などが最適化されている、ステップアップ方式が採用されている。
【００１５】
一方、データの消去は、ＮＡＮＤ型セル内の全てのメモリセルに対して同時に行われる（一括消去）か、あるいは、あるバイト単位ごとに行われる（ブロック消去）のいずれかである。
【００１６】
すなわち、全ての（あるいは、選択されたブロック内において全ての）制御ゲートを０Ｖとし、（ブロック消去の場合は、非選択ブロックの制御ゲートに電圧Ｖｐｐ（たとえば、２０Ｖ）を印加するか浮遊状態とし）、全ての選択ゲートＳＧに電圧Ｖｐｐを印加するか浮遊状態とし、ビット線およびソース線ＳＬを浮遊状態とし、Ｐウェル領域に高電圧（たとえば、２０Ｖ）を印加する。これにより、全ての（あるいは、選択されたブロック内において全ての）メモリセルにおいて、浮遊ゲートの電子がＰウェル領域に放出されて、しきい値が負方向に移動する。
【００１７】
データの読み出しは、選択ゲートトランジスタおよび選択メモリセル以外の非選択メモリセルのワード線ＣＧに読み出し電圧（たとえば、４．５Ｖ）が印加されることによってオン状態となり、選択メモリセルのワード線ＣＧに０Ｖが与えられる。このとき、ビット線ＢＬ側に流れる電流を検出することにより、”０”、”１”の判定がなされる。
【００１８】
このような、従来から用いられているＮＡＮＤセル型ＥＥＰＲＯＭの書き込み方式（フローティングチャネル書き込み方式）においては、次のような問題が生じていた。
【００１９】
図３２は、フローティングチャネル書き込み時のメモリセルの各電極、および、セルＡ（チャネルがフローティングかつワード線ＣＧに電圧Ｖｐｐが与えられ、”１”データの書き込みが行われる書き込み非選択のメモリセル）、セルＢ（ビット線ＢＬに０Ｖかつワード線ＣＧに電圧Ｖｐａｓｓが与えられる非選択メモリセル）を示す、ＮＡＮＤセル型ＥＥＰＲＯＭの等価回路図である。
【００２０】
なお、ＶBLはビット線電圧、ＶSGは選択ゲート電圧、ＶCGはワード線に与えられる電圧、ＶSLはソース線に与えられる電圧である。また、ここでは、ビット線ＢＬ側から数えて２番目のワード線ＣＧを選択ワード線としたが、通常の書き込み動作時は任意のメモリセルが選択される。
【００２１】
図３３は、図３２に対応する、各電極の電圧とそのタイミングを示すものである。
【００２２】
図３３を用いて説明すると、まず、ビット線ＢＬには書き込むべきデータに対応して０Ｖあるいは電源電圧Ｖｃｃ（たとえば、３．３Ｖ）、ソース線ＳＬ、ビット線ＢＬ側の選択ゲートＳＧにはそれぞれ電源電圧Ｖｃｃ（たとえば、３．３Ｖ）、ソース拡散層側の選択ゲートＳＧには０Ｖが与えられる。この状態で、”０”データを書き込まないビット線（ＶBL1 ）のＮＡＮＤ型セルのチャネルはフローティングとなる。この後、選択ワード線に電圧Ｖｐｐ、非選択ワード線に電圧Ｖｐａｓｓが与えられ、フローティング状態となっているチャネルがある電位Ｖｃｈにブートされる。このときのチャネル電位と各電極の電位との関係は次式で示される。
【００２３】
Ｖｃｈ＝ＶSG−ＶSGｔｈ（Ｖｃｈｉｎｉｔ）
＋Ｃｒ１（Ｖｐａｓｓ−Ｖｐａｓｓｔｈ（Ｖｃｈ））
＋Ｃｒ２（Ｖｐｐ−Ｖｐａｓｓｔｈ（Ｖｃｈ））
ただし、ＶSGｔｈ（Ｖｃｈｉｎｉｔ）はチャネル電位がＶｃｈｉｎｉｔであるときのドレイン拡散層側の選択ゲートＳＧのしきい値、Ｃｒ１はチャネルのブート比（電圧Ｖｐａｓｓが与えられるメモリセルの容量と電圧Ｖｐａｓｓによりチャネル下に広がる空乏層の容量との比）、Ｃｒ２はチャネルのブート比（電圧Ｖｐｐが与えられるメモリセルの容量と電圧Ｖｐｐによりチャネル下に広がる空乏層の容量との比）、Ｖｐａｓｓｔｈ（Ｖｃｈ）はチャネル電位がＶｃｈであるときの電圧Ｖｐａｓｓが与えられるメモリセルがオン状態になるために必要な電位を示している。
【００２４】
しかしながら、ここでは、選択ゲートＳＧやメモリセル、および、これらを形成する半導体基板中の不純物濃度（Ｐウェル領域に形成するときは、ボロンの不純物濃度など）のプロファイル、選択ゲートＣＧやメモリセルのチャネル部に導入されるイオン・インプラなどの不純物濃度、選択ゲートＣＧやメモリセルのソース・ドレイン拡散層の濃度プロファイルなどの、選択ゲートＣＧやメモリセルを形成する際の様々な条件により、ビット線ＢＬからチャネルに転送される初期電圧Ｖｃｈｉｎｉｔの低下、チャネル下の空乏層やその他の０Ｖ端子−チャネル間の容量の増大によるチャネルブート効率（Ｃｒ１，Ｃｒ２）の低下などが生じやすい。この結果、十分なチャネル電位が得られず、”１”データを書き込むメモリセルのしきい値が変動し、誤書き込みを招く恐れがある。
【００２５】
図３４は、このような誤書き込みが起こる場合の、電圧ＶｐａｓｓとセルＡ，セルＢのしきい値との関係を示すものである。
【００２６】
電圧Ｖｐａｓｓを十分に大きくしないと、セルＡ（”１”データを書き込むメモリセル）のしきい値は正側に変動する。また、電圧Ｖｐａｓｓを余り大きくしすぎると、今度はセルＢのしきい値が変動してしまう。
【００２７】
さらに、このようなしきい値の変動は、メモリセルのゲート幅、ゲート長、ウイング幅、トンネル酸化膜厚、インターポリ絶縁膜厚などのばらつきにより生じる、書き込み特性のばらつきが大きくなると顕著になる傾向にあり、特に、書き込み時の選択ブロックのビット数が大きくなるほど起こり易くなってくる。また、フローティング状態のチャネルやソース・ドレイン拡散層とウェル領域間、あるいは、隣接するビット線ＢＬ間のリーク電流が大きいと、しきい値変動はさらに大きくなる。また、ビット線ＢＬの電位をチャネルに転送する、選択ゲートトランジスタの特性のばらつきも大きく影響する。
【００２８】
このように、メモリセルや選択ゲートトランジスタの特性が図３４に示すような誤書き込み特性を悪化させることが分かっており、その改善のために、たとえば、１９９６年に、ＩＥＥＥ発行の、「Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＳＬＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ」の、第２３８頁〜に、Ｊ．Ｄ．Ｃｈｏｉらによる、「Ａ  Ｎｏｖｅｌ  ＢＯＯＳＴＥＲ  Ｐｌａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  ｉｎ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ  ｆｏｒ  Ｖｏｌｔａｇｅ  Ｓｃａｌｉｎｇ−Ｄｏｗｎ  ａｎｄ  Ｚｅｒｏ  Ｐｒｏｇｒａｍ  Ｄｉｓｔｕｒｂａｎｃｅ（文献１）」の論文が、または、同誌の第２３６頁〜に、Ｄ．Ｊ．Ｋｉｍらによる、「Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＳＬＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ」の「ＰｒｏｃｅｓｓＩｎｔｅｇｒａｔｉｏｎ  ｆｏｒ  ｔｈｅ  Ｈｉｇｈ  Ｓｐｅｅｄ  ＮＡＮＤＦｌａｓｈ  Ｍｅｍｏｒｙ  Ｃｅｌｌ（文献２）」の論文が、それぞれ発表されている。
【００２９】
しかし、このような誤書き込み特性の悪化を改善する方法の場合、工程の複雑化、工程数の増加、チップサイズの増大などの問題が生じてくる。また、このしきい値の変動が存在すると、読み出しや放置時のメモリセルのデータ保持特性に大きく影響し、信頼性の低下を招くという問題もある。
【００３０】
すなわち、誤書き込みに対する従来の対策法は文献１にも示されている通り、ブースターポリなる層を制御ゲート上に形成し、正の高電圧（９〜１７Ｖ程度）を印加することにより、書き込み非選択のメモリセルのチャネル部の電位をブートさせ、かつ、セル部のカップリング特性を向上させ、書き込みスピードの向上を狙うとともに、多値メモリにも対応していた。
【００３１】
しかしながら、高電圧であるがゆえ、チャージポンプ回路およびロウ／カラムデコーダ部の面積の増加は免れず、チップサイズの増大を招く結果、いわゆるビットコストが増加する。
【００３２】
【発明が解決しようとする課題】
上記したように、従来においては、ブースターポリなる層を制御ゲート上に形成することで誤書き込み特性の悪化を改善できるものの、チップサイズの増大を招くため、ビットコストが増加するという問題があった。
【００３３】
そこで、この発明は、ビットコストを増加させることなく、誤書き込み特性の悪化を防止できるとともに、書き込みスピードを向上させることが可能な不揮発性半導体記憶装置を提供することを目的としている。
【００３４】
【課題を解決するための手段】
本願発明の一態様によれば、半導体基板の主表面上に複数のメモリセルトランジスタがマトリクス状に配置された不揮発性半導体記憶装置であって、前記半導体基板の主表面に、それぞれ所定方向に延出するように形成された複数の溝部と、前記複数の溝部により区画された前記半導体基板の主表面上の複数の素子領域にそれぞれ設けられるとともに、前記所定方向に沿ってそれぞれトンネル絶縁膜を介して設けられた複数の浮遊ゲート電極と、前記所定方向に延出し、その上面が前記複数の素子領域の前記半導体基板の主表面より突出するように、前記複数の溝部内にそれぞれ絶縁膜を介して形成された複数の埋め込み電極と、前記複数の埋め込み電極および前記複数の浮遊ゲート電極の上部に、それぞれ層間絶縁膜を介して、前記所定方向に直交する直交方向に設けられた複数の制御ゲート電極と、前記所定方向に延出し、前記複数の素子領域のそれぞれに対応して前記複数の制御ゲート電極上に形成されたビット線と、を具備し、前記メモリセルトランジスタにデータが書き込まれる場合、誤書き込みを防止するために、書き込み選択された前記メモリセルトランジスタの前記制御ゲート電極に印加される書き込み電圧と書き込み非選択の前記メモリセルトランジスタのチャネル電位との差を小さくするための電圧が、前記書き込み非選択の前記メモリセルトランジスタに隣接する前記埋め込み電極に印加されることを特徴とする不揮発性半導体記憶装置が提供される。
【００３５】
また、本願発明の一態様によれば、半導体基板の主表面上に複数のメモリセルトランジスタがマトリクス状に配置された不揮発性半導体記憶装置であって、前記半導体基板の主表面に、それぞれ所定方向に延出するように形成された複数の溝部と、前記複数の溝部により区画された前記半導体基板の主表面上の複数の素子領域にそれぞれ設けられるとともに、前記所定方向に沿ってそれぞれトンネル絶縁膜を介して設けられた複数の浮遊ゲート電極と、前記所定方向に延出し、その上面が前記複数の素子領域の前記半導体基板の主表面より突出しないように、前記複数の溝部内にそれぞれ絶縁膜を介して形成された複数の埋め込み電極と、前記所定方向に直交する直交方向に延出し、前記複数の浮遊ゲート電極の上部および前記複数の浮遊ゲート電極の相互間に対応する前記複数の埋め込み電極の上部に、それぞれ層間絶縁膜を介して設けられた複数の制御ゲート電極と、前記所定方向に延出し、前記複数の素子領域のそれぞれに対応して前記複数の制御ゲート電極上に形成されたビット線と、を具備し、前記メモリセルトランジスタにデータが書き込まれる場合、誤書き込みを防止するために、書き込み選択された前記メモリセルトランジスタの前記制御ゲート電極に印加される書き込み電圧と書き込み非選択の前記メモリセルトランジスタのチャネル電位との差を小さくするための電圧が、前記書き込み非選択の前記メモリセルトランジスタに隣接する前記埋め込み電極に印加されることを特徴とする不揮発性半導体記憶装置が提供される。
【００３６】
この発明の不揮発性半導体記憶装置によれば、トレンチ内に埋め込まれた電極に低電圧を印加することによって、書き込み非選択のメモリセルのチャネル部の電位を十分にブートさせることができるようになる。これにより、チップサイズの増大を招くことなしに、選択ワード線に接続されている”１”データを書き込むべきメモリセルのしきい値変動を抑えることが可能となるものである。
【００３７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００３８】
図１は、本発明の実施の第一の形態にかかる、ＳＴＩ（Shallow Trench Isolation）構造を有する、フローティングチャネル書き込み方式のＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory ）のセル部の概略構成を示すものである。
【００３９】
たとえば、Ｓｉ基板（第１導電型の半導体基板あるいは第２導電型の半導体基板に形成された第１導電型のウェル領域のいずれかに形成された、第２導電型のウェル領域）１１の表面には、トンネル酸化膜１２を介して、電荷蓄積層としての複数の浮遊ゲート電極（フローティングゲート）１３が選択的に設けられている。
【００４０】
浮遊ゲート電極１３の相互間に対応する、上記Ｓｉ基板１１の主表面部には、トレンチ（溝）１４がそれぞれ設けられている。各トレンチ１４内には、側壁酸化膜１５を介して、その底部に埋め込み用のＣＶＤ−ＳｉＯ2 膜１６が設けられている。また、各トレンチ１４内の、上記ＣＶＤ−ＳｉＯ2 膜１６の上部には、側壁ＣＶＤ−ＳｉＯ2 膜１７を介して、導電性材料（３ポリ）を埋め込んでなる埋め込み（側壁ポリ）電極１８が形成されている。
【００４１】
この場合、埋め込み電極１８は、その上面が、上記Ｓｉ基板１１の表面より突出するように設けられている。そして、埋め込み電極１８の上面には、ＣＶＤ−ＳｉＯ2 膜１９が埋め込まれている。
【００４２】
この埋め込み電極１８上の、上記ＣＶＤ−ＳｉＯ2 膜１９の上部、および、上記浮遊ゲート電極１３の上部には、シリコン酸化膜、シリコン窒化膜、および、シリコン酸化膜の積層構造でなるＯＮＯ膜（層間絶縁膜）２０を介して、制御ゲート電極（２ポリ）２１が設けられている。
【００４３】
そして、この制御ゲート電極２１上には、マスク用窒化シリコン（ＳｉＮ）膜２２、層間膜２３、および、Ａｌ配線２４がそれぞれ形成され、さらに、パッシベーション膜２５によって全面が被覆されてなる構成とされている。
【００４４】
なお、上記浮遊ゲート電極１３に対応する、上記Ｓｉ基板１１の表面には、ソース・ドレイン拡散層（図示していない）が選択的に設けられている。そして、そのソース・ドレイン拡散層を隣接するセルどうしが共有するように直列に接続されたＮＡＮＤ型のセルがマトリクス状に配列されて、メモリセルアレイが構成されている。
【００４５】
このような、ＳＴＩ構造を有する、フローティングチャネル書き込み方式のＮＡＮＤ型セルによれば、制御ゲート電極２１に書き込み電圧を印加する一方、埋め込み電極１８に低電圧を印加してセルのチャネルの電位を制御することによって、上記浮遊ゲート電極１３と上記Ｓｉ基板１１との間で、それぞれ、電荷の授受により２値または４値によるデータの書き換えが可能となっている。
【００４６】
次に、図２〜図４を参照して、上記した構成のＥＥＰＲＯＭの製造方法について説明する。
【００４７】
まず、上記Ｓｉ基板１１上に、セルＴｒ（トランジスタ）、周辺Ｔｒ、および、セレクト（選択）ゲートＴｒ用のトンネル酸化膜１２を成膜する（図２（ａ）参照）。
【００４８】
次いで、上記トンネル酸化膜１２上に、浮遊ゲート電極１３を形成するための１ポリ１３´を、たとえば、２０００オングストローム程度の膜厚となるようにデポする（図２（ｂ）参照）。
【００４９】
次いで、上記１ポリ１３´上に、トレンチ形成用マスクとなるＣＶＤ−ＳｉＯ2 膜３１を、たとえば、３０００オングストローム程度の膜厚となるようにデポする（図２（ｃ）参照）。
【００５０】
次いで、上記ＣＶＤ−ＳｉＯ2 膜３１をパターニングした後、それをマスクに反応性イオンエッチング法によりエッチングを行って、浮遊ゲート電極１３を形成するとともに、所望の深さ（たとえば、Ｓｉ基板１１の表面から０．４μｍ程度の深さ）のトレンチ１４を形成する（図２（ｄ）参照）。
【００５１】
次いで、上記ＣＶＤ−ＳｉＯ2 膜３１を除去した後、側壁酸化膜１５を、たとえば、１００オングストローム程度の膜厚となるように熱酸化により形成する。また、その後、埋め込み用のＣＶＤ−ＳｉＯ2 膜を全面にデポし、エッチバックを行って、トレンチ１４の底部のみにＣＶＤ−ＳｉＯ2 膜１６が残るようにする（図３（ａ）参照）。
【００５２】
次いで、浮遊ゲート電極１３を保護するための側壁ＣＶＤ−ＳｉＯ2 膜１７を、たとえば、５０オングストローム程度の膜厚となるようにデポした後に、埋め込み電極１８となるポリシリコン（導電性材料）１８´を、たとえば、２０００オングストローム程度の膜厚となるようにデポし、トレンチ１４内を埋め込む（図３（ｂ）参照）。
【００５３】
次いで、ポリシリコン１８´を高選択比ＲＩＥ（Reactive Ion Etching）法によりエッチバックし、埋め込み電極１８を形成するとともに、浮遊ゲート電極１３の上端部を露出させる。そして、浮遊ゲート電極１３を覆う側壁酸化膜１５および側壁ＣＶＤ−ＳｉＯ2 膜１７を、たとえば、フッ化アンモニウム液を用いて除去する（図３（ｃ）参照）。
【００５４】
このとき、Ｓｉ基板１１の電位および浮遊ゲート電極１３の電位を共にブートさせるため、ポリシリコン１８´のエッチバックを浮遊ゲート電極１３の側面の途中まででとどめ、埋め込み電極１８の上面がＳｉ基板１１の表面より突出するようにする。
【００５５】
次いで、たとえば、２０００オングストローム程度の膜厚となるように全面にＣＶＤ−ＳｉＯ2 膜１９´をデポした後（図４（ａ）参照）、浮遊ゲート電極１３の上端部が露出するまで高選択比ＲＩＥ法によりエッチバックし、ＣＶＤ−ＳｉＯ2 膜１９を形成する（図４（ｂ）参照）。
【００５６】
次いで、ＯＮＯ膜２０を成膜した後、制御ゲート電極２１となる２ポリを、たとえば、２０００オングストローム程度の膜厚となるようにデポする。さらに、マスク用ＳｉＮ膜２２を、たとえば、３０００オングストローム程度の膜厚となるようにデポした後（図４（ｃ）参照）、このＳｉＮ膜２２をマスクにセルフ・アライン・エッチングを行ってゲート電極部３２（図８参照）を形成する。
【００５７】
また、たとえば図８に示すように、５００オングストローム程度の膜厚となるように、ＳＡＣ用側壁ＳｉＮ膜３３をデポした後、層間膜２３（２３ａ）をデポし、セルフ・アライン・コンタクト（ＳＡＣ）を形成する。
【００５８】
そして、層間膜２３（２３ｂ）をデポし、さらに、Ａｌ配線２４を形成した後、パッシベーション膜２５を成膜することで、図１に示した構成のＥＥＰＲＯＭのセル部が完成する。
【００５９】
なお、図には示していないが、このセルの一端部のドレイン拡散層は１つあるいは複数のセレクトゲート（ＳＧ）を介して列方向に延在するビット線に接続され、また、もう一端部のソース拡散層は１つあるいは複数のセレクトゲートを介して１つまたは複数のＮＡＮＤ型セルによって共有されるソース線に接続され、制御ゲート電極２１は行方向に並ぶ全てのセルに連続的に配設されてワード線を構成するようになっている。
【００６０】
図５は、上記したプロセスに対するＥＥＰＲＯＭの、セル部におけるコンタクト配線の配置例を示すものである。なお、図中のＩ−Ｉ線に沿う断面が図１に対応している。
【００６１】
この場合、セル領域（活性領域）４１の相互間に、側壁ポリである埋め込み電極１８を交互にずらして配設することにより、ビット線コンタクト４２を、２つのＮＡＮＤ列に対して１個、かつ、列方向に隣接する２つのＮＡＮＤセルで共通に取るようになっている。
【００６２】
また、ソース線コンタクト４３は、１つのＮＡＮＤ列ごとに、列方向に隣接する２つのＮＡＮＤセルで共通に取るようにする。
【００６３】
また、側壁ポリコンタクト４４は、たとえば図５のVI−VI線に沿う図６に断面で示すように、ロウ（Ｒｏｗ）方向に関して、ビット線コンタクト４２と同じ場所で１つおきに取るようにする。
【００６４】
このようなパターン配置とすることにより、コンタクトピッチの緩和が可能となる。なお、ここでは、ロウ方向に隣接し、ビット線コンタクト４２を共有する２つのＮＡＮＤセルのいずれかに対する書き込みあるいは読み出しが可能となるように、たとえば、各ＮＡＮＤセルは互いにしきい値の異なる複数のセレクトゲートを介してビット線およびソース線に接続される。
【００６５】
図７は、コンタクト配線のＡｌ配線２４への引き出し方を示すものである。
【００６６】
この場合、ビット線コンタクト４２および側壁ポリコンタクト４４が交互に配列されることに起因して、Ａｌ配線２４を直にビット線コンタクト４２に落とすことはできない。
【００６７】
このような場合、たとえば、ポリシリコンからなる引き出し部４５を用いてビット線コンタクト４２を脇に引き出し、この引き出し部４５を介して、Ａｌ配線２４とのコンタクト４６を取るようにする。
【００６８】
図８は、上記した図５のVIII−VIII線に沿うセル部の断面構造を概略的に示すものである。
【００６９】
たとえば、ソース線コンタクト４３は、層間膜２３ａ上に設けられた埋め込み層４７、および、層間膜２３ｂに形成されたコンタクト配線４８を介して、上記Ａｌ配線２４とコンタクトされるようになっている。
【００７０】
図９は、２本のビット線に対してビット線コンタクト４２を１個ずつ取るための、セレクトゲートＴｒの配置例を示すものである。
【００７１】
２つのＮＡＮＤセル列に対して、ビット線コンタクト４２を共有して１つ取るためには、たとえば、セルのセレクトゲートを、Ｅ−タイプＴｒおよびＤ−タイプＴｒの２種類のトランジスタで構成する必要がある。
【００７２】
すなわち、図中の、選択ＴｒＡがＥ−タイプＴｒ、選択ＴｒＢがＤ−タイプＴｒとなるようにイオン・インプラを打ち分けることにより、ドレイン拡散層側のセレクトゲート４９の導電型をＥ−タイプおよびＤ−タイプにすることができ、セレクトゲート４９のゲート電極にたとえば０Ｖまたは電源電圧Ｖｃｃを交互に印加することによって、ロウ方向に隣接する２つのＮＡＮＤセルのうち、どちらか一方を選択できる。
【００７３】
以下に、セル動作時の電圧印加方法について述べる。
【００７４】
図１０は、４値のデータを書き込む場合と２値のデータを書き込む場合の、ビット数に対するセルのしきい値分布を示すものである。
【００７５】
たとえば、しきい値Ｖthを４つに分けるようにした場合には、同図（ａ）に示すように、”０，０”、”０，１”、”１，０”、”１，１”の４値のデータを書き込むことができる。
【００７６】
たとえば、しきい値Ｖthを２つに分けるようにした場合には、同図（ｂ）に示すように、”０”、”１”の２値のデータを書き込むことができる。
【００７７】
図１１は、プログラム（データの書き込み）時の、主要な電極に対する電圧の印加のタイミングを示すものである。
【００７８】
なお、電圧は所望の電圧であり、また、電圧の印加のタイミング、特に、電圧Ｖｐｐ（同図（ａ）参照）を印加するタイミングも所望のタイミングである。また、プログラム時以外のセル部の電圧は従来と同様であるため、ここでは省略する。
【００７９】
後掲する表１に示すように、データの書き込み時において、まず、２値のデータを書き込む場合（同（ａ）参照）、埋め込み電極１８には、書き込み選択，非選択のメモリセルで共にハイレベルＨの電圧ＶH （たとえば、３〜１０Ｖ）を印加する。
【００８０】
すなわち、書き込み非選択のメモリセル（非選択セル）は、埋め込み電極１８に電圧ＶH を印加してチャネル電圧を昇圧させることで、誤書き込みを防ぐ。
【００８１】
一方、書き込み選択されたメモリセル（選択セル）は、チャネルにビット線コンタクト４２からグランド電位が転送されている。浮遊ゲート電極（１ポリ）１３の側面の途中にまで埋め込み電極１８が形成されていない場合（１ポリ側壁なし）には、埋め込み電極１８の電圧は無関係であるが、隣接するビット線が非選択（電源電圧Ｖｃｃ）である場合もあるため、ハイレベルＨの電圧ＶH を印加する。
【００８２】
浮遊ゲート電極１３の側面の途中にまで埋め込み電極１８が形成されている場合（１ポリ側壁あり）も、同様に、ハイレベルＨの電圧ＶH を印加する。このとき、浮遊ゲート電極１３は埋め込み電極１８の電圧により昇圧されるので、書き込み速度の改善が期待できる。
【００８３】
４値のデータを書き込む場合（同（ｂ）参照）は、２回に分けて書き込みを行う（データを書き込む前（初期状態）は全ビットともセルは”１，１”状態である）。
【００８４】
１回目に、”０，０”に書き込むセルのビット線コンタクト４２をグランド電位にする。それ以外は、電源電圧Ｖｃｃを供給する。埋め込み電極１８には、全てハイレベルＨの電圧ＶH を印加する。浮遊ゲート電極１３の側面の途中にまで埋め込み電極１８が形成されているため、書き込み特性は改善される（２値の場合と同様）。
【００８５】
２回目に、”０，０”状態のセルと”１，１”状態のセルのビット線コンタクト４２に電源電圧Ｖｃｃ（非選択）を印加するとともに、”０，１”状態のセルと”１，０”状態のセルのビット線コンタクト４２をグランド電位（選択）にする。
【００８６】
埋め込み電極１８は、どちらか一方にハイレベルＨの電圧ＶH 、他方にロウレベルＬ（もちろん、ハイレベルＨでも良い）の電圧ＶL （グランド電位）を印加する。”０，１”状態のセルと”１，０”状態のセルの書き込みは、プログラム電圧（Ｖｐｐ）とその印加時間などを変えることにより、所望の状態に書き分けることができる。
【００８７】
【表１】
0004330670.tif 000002
【００８８】
一方、データの読み出し／消去においては、隣接するセルのチャネル領域との寄生容量による電位変動などを考慮し、埋め込み電極１８の電位はロウレベルＬの電圧ＶL に設定する。
【００８９】
その他は、従来と同様である。
【００９０】
上記したように、本発明によれば、ＳＴＩ構造を有し、かつ、フローティングチャネル書き込み方式により２値またはそれ以上のデータを書き込む、書き換え可能型のＥＥＰＲＯＭにおいて、トレンチ内に埋め込んだ側壁ポリ電極に印加する電圧を制御することで、選択ワード線に接続されている”１”データを書き込むべきメモリセルのしきい値変動を大幅に減らし、しかも、”０”データを他のセルに書き込むような誤書き込みを防ぐことができるようになる。
【００９１】
また、書き込み時に非選択ワード線に与える電圧も小さくできるため、非選択ワード線に接続されているメモリセルのしきい値変動も減らすことができ、同様に、誤書き込みを防ぐことが可能となる。
【００９２】
特に、側壁酸化膜および側壁ＣＶＤ−ＳｉＯ2 膜は非常に薄いため、セル動作が低電圧の印加によって容易に可能であり、ブースターポリ（埋め込み（側壁ポリ）電極）のセルとのカップリング特性を向上できる結果、書き込みスピードの向上とともに、チップサイズ（ビットコスト）を増大させることもなく、ＮＡＮＤ方向のシュリンク（小パターン化）も容易である。
【００９３】
なお、上記した本発明の実施の第一の形態においては、浮遊ゲート電極の側面の途中にまで埋め込み電極が形成されている場合（１ポリ側壁あり）を例に説明したが、これに限らず、たとえば図１２に示すように、埋め込み電極１８の上面がＳｉ基板１１の表面より突出しない（１ポリ側壁なし）ように形成することも可能である。
【００９４】
すなわち、埋め込み電極１８がＳｉ基板１１のブート電極だけになるように、浮遊ゲート電極１３の側面の途中にまでＯＮＯ膜２０および制御ゲート電極２１を形成することにより、特性の向上を図ったのが本発明の実施の第二の形態である。
【００９５】
この第二の形態にかかるセルは、たとえば、上記した第一の形態で示した図３（ｃ）の工程において、ポリシリコン１８´のエッチバックをＳｉ基板１１の表面まででとどめた後、ＣＶＤ−ＳｉＯ2 膜１９を形成する（図１２（ａ）参照）。このとき、所望のカップリング特性が得られるまで、ＣＶＤ−ＳｉＯ2 膜１９をエッチバックすることが重要である。
【００９６】
この後、上記した図４（ｃ）以降の工程と同様のプロセスを行うことで（図１２（ｂ）参照）、容易に形成できる。
【００９７】
このような、浮遊ゲート電極１３の側面の途中にまで埋め込み電極１８が形成されていない場合にも、上記した通り、ハイレベルＨの電圧ＶH を印加することで、書き込み速度の改善が期待できる。
【００９８】
また、たとえば図１３に示すように、埋め込み電極１８をＳｉ基板１１のブート電極および浮遊ゲート電極１３のブート電極に用い、かつ、浮遊ゲート電極１３の側面の途中にまでＯＮＯ膜２０および制御ゲート電極２１を形成することも可能である。
【００９９】
すなわち、本発明の実施の第三の形態にかかるセルは、上記した第一の形態で示した図２（ｂ）の工程において、浮遊ゲート電極１３を形成するための１ポリ１３´を、たとえば、４０００オングストローム程度の膜厚となるようにデポする。
【０１００】
そして、上記した図３（ｃ）の工程において、所望のセル特性が得られるように、ポリシリコン１８´を浮遊ゲート電極１３の側面の途中までエッチバックする。その後、ＣＶＤ−ＳｉＯ2 膜１９を、所望のカップリング特性が得られるようにエッチバックする（以上、図１３（ａ）参照）。
【０１０１】
こうして、浮遊ゲート電極１３の側面を露出させた後に、さらに、上記した図４（ｃ）以降の工程と同様のプロセスを行うことで（図１３（ｂ）参照）、容易に形成できる。
【０１０２】
また、トレンチ１４内を全て導電性材料で埋め込む場合に限らず、たとえば図１４および図１５に示すように、トレンチ１４の側壁に沿ってのみ、埋め込み電極１８を形成してなる構成としても良い。
【０１０３】
すなわち、本発明の実施の第四の形態にかかるセルは、上記した第一の形態で示した図３（ａ）までの各工程を経た後、浮遊ゲート電極１３の上端部に、たとえば、５０オングストローム程度の膜厚となるように熱酸化膜５１を形成する。そして、側壁ＳｉＮ膜５２を、たとえば、１０００オングストローム程度の膜厚となるようにデポする。さらに、ＣＶＤ−ＳｉＯ2 膜５３を、たとえば、２０００オングストローム程度の膜厚となるようにデポする（以上、図１４（ａ）参照）。
【０１０４】
次いで、ＣＶＤ−ＳｉＯ2 膜５３をエッチバックし（図１４（ｂ）参照）、側壁ＳｉＮ膜５２の上端部を露出させる。
【０１０５】
次いで、その側壁ＳｉＮ膜５２を、高選択比反応性イオンエッチングを用いてエッチバックする（図１４（ｃ）参照）。このとき、中央部のＣＶＤ−ＳｉＯ2 膜５３を残し、かつ、トレンチ１４の底部に、上記側壁ＳｉＮ膜５２を残すようにする。
【０１０６】
次いで、埋め込み電極１８となるポリシリコン１８´を、たとえば、２０００オングストローム程度の膜厚となるようにデポした後（図１４（ｄ）参照）、さらに、浮遊ゲート電極１３の側面の途中の深さまでエッチバックし、トレンチ１４の側壁に沿うように側壁残しで埋め込み電極１８を形成する（図１４（ｅ）参照）。
【０１０７】
次いで、全面にＣＶＤ−ＳｉＯ2 膜１９´をデポした後（図１５（ａ）参照）、高選択比ＲＩＥ法によりエッチバックし、ＣＶＤ−ＳｉＯ2 膜１９を形成するとともに、熱酸化膜５１を除去して浮遊ゲート電極１３の上端部を露出させる（図１５（ｂ）参照）。
【０１０８】
その後、上記した図４（ｃ）以降の工程と同様のプロセスを行うことで（図１５（ｃ），（ｄ）参照）、容易に形成できる。
【０１０９】
なお、この第四の形態にかかるセルの場合、埋め込み電極１８へのコンタクト（側壁ポリコンタクト４４）は、たとえば図１６に示すように、チャネル領域５５に隣接するセルのパターン端部５６で所定数のブロック毎に取るようになっている。
【０１１０】
このような構成のセルによれば、各ビット線と対応して形成された埋め込み電極１８に対して、別個に電圧を印加することが可能となる。
【０１１１】
また、側壁残しにより、トレンチ１４の側壁に沿ってのみ、埋め込み電極１８を形成するようにしてなるセルにおいては、たとえば図１７に示すように、上記した第二の形態にかかるセルの場合と同様に、埋め込み電極１８の上面がＳｉ基板１１の表面より突出しないように形成することも可能である。
【０１１２】
すなわち、本発明の実施の第五の形態にかかるセルは、上記した第四の形態で示した図１４（ｅ）の工程において、ポリシリコン１８´のエッチバックをＳｉ基板１１の表面まででとどめた後（図１７（ａ）参照）、さらに、図１５（ａ），（ｂ）の工程において、ＣＶＤ−ＳｉＯ2 膜１９を形成する（図１７（ｂ）参照）。このとき、所望のカップリング特性が得られるまで、ＣＶＤ−ＳｉＯ2 膜１９を、ＣＶＤ−ＳｉＯ2 膜５３ごとエッチバックすることが重要である。
【０１１３】
この後、図１５（ｃ）以降の工程と同様のプロセスを行うことで、容易に形成できる（図１７（ｃ）参照）。
【０１１４】
また、たとえば図１８に示すように、埋め込み電極１８をＳｉ基板１１のブート電極および浮遊ゲート電極１３のブート電極に用い、かつ、浮遊ゲート電極１３の側面の途中にまでＯＮＯ膜２０および制御ゲート電極２１を形成することも可能である。
【０１１５】
すなわち、本発明の実施の第六の形態にかかるセルは、上記した第一の形態で示した図２（ｂ）の工程において、浮遊ゲート電極１３を形成するための１ポリ１３´を、たとえば、４０００オングストローム程度の膜厚となるようにデポする。そして、上記した図１４（ｅ）の工程において、所望のセル特性が得られるように、ポリシリコン１８´を浮遊ゲート電極１３の側面の途中までエッチバックする（以上、図１８（ａ）参照）。
【０１１６】
その後、ＣＶＤ−ＳｉＯ2 膜１９を埋め込んで、所望のカップリング特性が得られるように、側壁酸化膜１５およびＣＶＤ−ＳｉＯ2 膜５３ごとエッチバックする（図１８（ｂ）参照）。
【０１１７】
こうして、浮遊ゲート電極１３の側面の一部を露出させた後に、さらに、上記した図１５（ｃ）以降の工程と同様のプロセスを行うことで（図１８（ｃ）参照）、容易に形成できる。
【０１１８】
図１９は、側壁残しにより埋め込み電極１８が形成されてなる各セルの、プログラム時の、主要な電極に対する電圧の印加のタイミングを示すものである。なお、電圧は所望の電圧であり、また、プログラム時以外のセル部の電圧は従来と同様であるため、ここでは省略する。
【０１１９】
後掲する表２に示すように、たとえば、上記した第四，第六の形態にかかるセルに対して、４値のデータを書き込む場合（同（ａ）参照）は、埋め込み電極１８が浮遊ゲート電極１３の側面の途中にまで形成されているため、浮遊ゲート電極１３は、埋め込み電極１８の電圧によっても昇圧される。
【０１２０】
それゆえ、埋め込み電極１８に印加する電圧をＶH 、ＶM 、ＶL と分けることで、”０，０”、”０，１”、”１，０”と書き分けることが可能になる。
【０１２１】
たとえば、上記した第五の形態にかかるセルに対して、４値のデータを書き込む場合（同（ｂ）参照）は、浮遊ゲート電極１３は昇圧されない。したがって、”０，０”状態のセルへのデータの書き込みは、トンネル酸化膜１２にかかる電圧が最大になるように、ビット線コンタクト４２および埋め込み電極１８をグランド電位にする。
【０１２２】
また、”０，１”、”１，０”状態のセルへのデータの書き込みは、ビット線コンタクト４２に電源電圧Ｖｃｃを印加し、セル領域４１を浮遊状態にした上で、埋め込み電極１８の電圧でセルのチャネル領域５５の電位を制御する。
【０１２３】
すなわち、埋め込み電極１８に所望の電圧を印加して、チャネル領域５５の電位を制御し、これにより、トンネル酸化膜１２にかかる電圧を制御して、書き込み特性を変化させることで、”０，１”、”１，０”状態を書き分けることができる。
【０１２４】
たとえば、上記した第四，第五，第六の形態にかかるセルに対して、２値のデータを書き込む場合（同（ｃ）参照）は、非選択セルは、埋め込み電極１８にハイレベルＨの電圧ＶH を印加して所望のセルのチャネル領域５５を昇圧させることで、誤書き込みを防ぐ。
【０１２５】
選択セルは、チャネル領域５５の電位がグランドなので、埋め込み電極１８の電圧はハイレベルＨでもロウレベルＬでもかまわない。埋め込み電極１８が、浮遊ゲート電極１３の側面の途中にまで形成されている場合は、書き込み特性の向上が見込まれるため、埋め込み電極１８の電位はハイレベルＨの方が良い。
【０１２６】
【表２】
0004330670.tif 000003
【０１２７】
一方、データの読み出し／消去においては、上記した第一の形態にかかるセルの場合と同様に、隣接するセルのチャネル領域との寄生容量による電位変動などを考慮し、埋め込み電極１８の電位はロウレベルＬに設定する。
【０１２８】
その他は、従来と同様である。
【０１２９】
さらに、上記したコンタクト配線の形成に際しては、たとえば図２０に示すように、コンタクト配線のロウ方向の合わせずれに対するマージンを持たせるために、埋め込み電極１８にフリンジ１８ａを設けるようにしても良い。一方、列方向については、ＳＡＣプロセスにより合わせずれの問題ない。
【０１３０】
さらに、図２１〜図２２は、本発明の実施の第七の形態にかかる、ＳＴＩ構造を有する、フローティングチャネル書き込み方式のＥＥＰＲＯＭのセル部の概略構成を示すものである。なお、図２１はセル部の平面図であり、図２２（ａ）は図２１のＡ−Ａ線に沿う断面図、図２２（ｂ）は図２１のＢ−Ｂ線に沿う断面図、図２２（ｃ）は図２１のＣ−Ｃ線に沿う断面図である。
【０１３１】
たとえば、図２１および図２２（ａ）に示すように、各セル領域４１においては、Ｓｉ基板（第１導電型の半導体基板あるいは第２導電型の半導体基板に形成された第１導電型のウェル領域のいずれかに形成された、第２導電型のウェル領域）１１の表面に、トンネル酸化膜１２をそれぞれ介して、電荷蓄積層としての複数の浮遊ゲート電極（フローティングゲート）１３が選択的に設けられている。
【０１３２】
上記浮遊ゲート電極１３の上部には、ＯＮＯ膜（層間絶縁膜）２０を介して、制御ゲート電極（２ポリ）２１が設けられて、それぞれ、ゲート電極部３２が構成されている。
【０１３３】
上記ゲート電極部３２の側壁部分には、それぞれ、ＳＡＣ用側壁ＳｉＮ膜３３が形成されている。
【０１３４】
また、上記ゲート電極部３２の相互間に対応する、上記Ｓｉ基板１１の表面には、それぞれ、ソース・ドレイン拡散層６１が選択的に設けられている。そして、そのソース・ドレイン拡散層６１を隣接するセルどうしが共有するように直列に接続されたＮＡＮＤ型のセルがマトリクス状に配列されて、メモリセルアレイが構成されている。
【０１３５】
なお、図２１，２２には示していないが、このセル領域４１の一端部のドレイン拡散層６１は１つあるいは複数のセレクトゲート（ＳＧ）４９を介して列方向に延在するビット線に接続され、また、もう一端部のソース拡散層６１は１つあるいは複数のセレクトゲート４９を介して１つまたは複数のＮＡＮＤ型セルによって共有されるソース線に接続され、制御ゲート電極２１は行方向に並ぶ全てのセルに連続的に配設されてワード線を構成するようになっている。
【０１３６】
さらに、上記ソース・ドレイン拡散層６１に対応する、上記ゲート電極部３２の相互間には、それぞれ、後酸化膜６２を介して、導電性材料（３ポリ）を埋め込んでなる埋め込み（側壁ポリ）電極１８が形成されている。
【０１３７】
一方、各ワード線部においては、たとえば図２１および図２２（ｂ）に示すように、上記Ｓｉ基板１１の表面に、トンネル酸化膜１２をそれぞれ介して、上記浮遊ゲート電極１３が選択的に設けられている。
【０１３８】
上記浮遊ゲート電極１３の相互間に対応する、上記Ｓｉ基板１１の主表面部には、トレンチ（溝）１４がそれぞれ設けられている。各トレンチ１４内には、側壁酸化膜１５を介して、埋め込み用のＣＶＤ−ＳｉＯ2 膜１６が設けられている。
【０１３９】
各トレンチ１４内の、上記ＣＶＤ−ＳｉＯ2 膜１６の上部、および、上記浮遊ゲート電極１３上には、上記ＯＮＯ膜２０を介して、上記制御ゲート電極（２ポリ）２１が設けられている。
【０１４０】
各ワード線部の相互間においては、たとえば図２１および図２２（ｃ）に示すように、上記Ｓｉ基板１１の表面に、上記ソース・ドレイン拡散層６１が選択的に設けられている。
【０１４１】
上記ソース・ドレイン拡散層６１の相互間に対応する、上記Ｓｉ基板１１の主表面部には上記トレンチ１４が選択的に設けられ、それぞれのトレンチ１４内には、上記側壁酸化膜１５を介して、上記埋め込み用のＣＶＤ−ＳｉＯ2 膜（埋め込み絶縁膜）１６が埋め込まれている。
【０１４２】
各トレンチ１４内の、上記ＣＶＤ−ＳｉＯ2 膜１６の上部、および、上記ソース・ドレイン拡散層６１上には、上記埋め込み電極１８が形成されている。上記ソース・ドレイン拡散層６１と上記埋め込み電極１８との間には、上記後酸化膜６２が形成されている。
【０１４３】
上記埋め込み酸化膜１８は、上記Ｓｉ基板１１を昇圧するための電極であり、そのために、一部が上記トレンチ１４内に達する所定の深さを有して埋め込まれている。
【０１４４】
そして、ビット線コンタクト４２は、上記セレクトゲート（ＳＧ）４９の相互間に対応する、チャネル領域５５内において、列方向に隣接する２つのＮＡＮＤセルで共通に取るようになっている。
【０１４５】
なお、図２１，２２には示していないが、上述したように、上記制御ゲート電極２１上および上記埋め込み酸化膜１８上には、マスク用窒化シリコン（ＳｉＮ）膜２２、層間膜２３、および、Ａｌ配線２４がそれぞれ形成され、さらに、パッシベーション膜２５によって全面が被覆されてなる構成とされている。
【０１４６】
次に、図２３〜図３０を参照して、上記した構成のＥＥＰＲＯＭの製造方法について説明する。なお、各図において、図（ａ）は図２１のＡ−Ａ線に沿う断面に、図（ｂ）は図２１のＢ−Ｂ線に沿う断面に、また、図（ｃ）は図２１のＣ−Ｃ線に沿う断面に、それぞれ対応するものである。
【０１４７】
まず、上記Ｓｉ基板１１上に、セルＴｒ（トランジスタ）、周辺Ｔｒ、および、セレクト（選択）ゲートＴｒ用のトンネル酸化膜１２を成膜した後、そのトンネル酸化膜１２上に、浮遊ゲート電極１３を形成するための１ポリ１３´を、たとえば、２０００オングストローム程度の膜厚となるようにデポする。続いて、上記１ポリ１３´上に、トレンチ形成用マスクとなるＣＶＤ−ＳｉＯ2 膜３１を、たとえば、３０００オングストローム程度の膜厚となるようにデポする（図２３（ａ），（ｂ），（ｃ）参照）。
【０１４８】
次いで、上記ＣＶＤ−ＳｉＯ2 膜３１をパターニングした後、それをマスクに反応性イオンエッチング（ＲＩＥ）法によりエッチングを行って、ワード線部およびワード線部の相互間に、それぞれ、所望の深さ（たとえば、Ｓｉ基板１１の表面から０．４μｍ程度の深さ）のトレンチ１４を形成する。
【０１４９】
また、上記ＣＶＤ−ＳｉＯ2 膜３１を除去した後、側壁酸化膜１５を、たとえば、１００オングストローム程度の膜厚となるように熱酸化により形成し、全面を被覆する（以上、図２４（ｂ），（ｃ）参照）。
【０１５０】
次いで、埋め込み用のＣＶＤ−ＳｉＯ2 膜１６を全面にデポし、このＣＶＤ−ＳｉＯ2 膜１６によって、上記側壁酸化膜１５が形成されている、上記トレンチ１４内を完全に埋め込む（図２５（ａ），（ｂ），（ｃ）参照）。
【０１５１】
次いで、上記埋め込み用のＣＶＤ−ＳｉＯ2 膜１６をエッチバックして、上記１ポリ１３´の側壁部分を所望の量だけ露出させるとともに、上記１ポリ１３´の上面に残る、上記側壁酸化膜１５を除去する。この後、上記１ポリ１３´の側壁部分に残る上記側壁酸化膜１５を、たとえば、フッ化アンモニウム液を用いて除去する（図２６（ｂ），（ｃ）参照）。
【０１５２】
次いで、ＯＮＯ膜２０を全面に成膜した後、さらに、制御ゲート電極２１となる２ポリを、たとえば、２０００オングストローム程度の膜厚となるようにデポする（図２７（ａ），（ｂ），（ｃ）参照）。
【０１５３】
次いで、上記２ポリをパターニングし、ワード線部に、制御ゲート電極２１を形成する（図２８（ａ），（ｂ）参照）。
【０１５４】
次いで、ワード線部を除く、上記制御ゲート電極２１の相互間に露出する、上記ＯＮＯ膜２０をＲＩＥにより除去する。その際、ＲＩＥ時のオーバエッチングによって、上記トレンチ１４内に埋め込まれた、上記ＣＶＤ−ＳｉＯ2 膜１６の一部を所望の深さに応じて除去する（図２９（ａ），（ｃ）参照）。
【０１５５】
次いで、上記１ポリ１３´をパターニングして浮遊ゲート電極１３を形成した後、不純物をイオン注入し、上記Ｓｉ基板１１の表面に、上記ソース・ドレイン拡散層６１を形成する（図３０（ａ），（ｃ）参照）。
【０１５６】
さらに、ワード線部の相互間に露出する上記トンネル酸化膜１２を除去し、上記ソース・ドレイン拡散層６１に対応する部位に、それぞれ、上記後酸化膜６２を形成し直した後、側壁残しによりＳＡＣ用側壁ＳｉＮ膜３３を形成する。
【０１５７】
そして、導電性材料（３ポリ）を埋め込んで、平坦化し、上記ソース・ドレイン拡散層６１に対応する、上記浮遊ゲート電極１３および上記制御ゲート電極２１の相互間に、それぞれ、埋め込み（側壁ポリ）電極１８を形成することで、上述の図２１，２２に示した構成のＥＥＰＲＯＭのセル部が得られる。
【０１５８】
しかる後、Ａｌ配線２４の形成などが、上記した第一〜第六の形態と同様にして行われることにより、ＥＥＰＲＯＭのセル部が完成する。
【０１５９】
なお、埋め込み電極１８は、浮遊ゲート電極１３および制御ゲート電極２１の各相互間毎に必ずしも分離させなくともよく、たとえば図２１のように、埋め込み電極１８を平坦化して分離することなく、メモリセルアレイにおける各ブロックなどと対応させて埋め込み電極１８をパターニングすることも可能である。
【０１６０】
このような構成によっても、制御ゲート電極２１に書き込み電圧を印加する一方、埋め込み電極１８に低電圧を印加してセルのチャネルの電位を制御することによって、上記浮遊ゲート電極１３と上記Ｓｉ基板１１との間で、それぞれ、電荷の授受により２値または４値によるデータの書き換えが可能である。
【０１６１】
しかも、この構成によれば、トレンチ１４内に埋め込まれたＣＶＤ−ＳｉＯ2 膜１６を、ソース・ドレイン拡散層６１が形成されている部位まで掘り下げることで、埋め込み電極１８とＳｉ基板１１との接合面積を増加できるようになる。
【０１６２】
この結果、ブート比を向上できるようになるため、埋め込み電極１８に印加する電圧を下げることが可能となる。したがって、周辺回路（チャージポンプ回路およびロウ／カラムデコーダ部など）の面積を減少でき、信頼性の向上とともに、チップサイズの増大を抑えることが可能となるものである。
【０１６３】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【０１６４】
【発明の効果】
以上、詳述したようにこの発明によれば、ビットコストを増加させることなく、誤書き込み特性の悪化を防止できるとともに、書き込みスピードを向上させることが可能な不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】この発明の実施の第一の形態にかかる、ＥＥＰＲＯＭのセル部の構成を示す要部の概略断面図。
【図２】同じく、かかるＥＥＰＲＯＭの製造方法について説明するために示す要部の概略断面図。
【図３】同じく、かかるＥＥＰＲＯＭの製造方法について説明するために示す要部の概略断面図。
【図４】同じく、かかるＥＥＰＲＯＭの製造方法について説明するために示す要部の概略断面図。
【図５】同じく、ＥＥＰＲＯＭのセル部におけるコンタクト配線の配置例を示す概略平面図。
【図６】同じく、ＥＥＰＲＯＭのセル部の構造を概略的に示す要部の断面図。
【図７】同じく、ＥＥＰＲＯＭのセル部におけるコンタクト配線の引き出し方を示す概略平面図。
【図８】同じく、ＥＥＰＲＯＭのセル部の構造を概略的に示す要部の断面図。
【図９】同じく、ＥＥＰＲＯＭのセル部におけるコンタクトのための、セレクトゲートＴｒの配置例を示す概略平面図。
【図１０】同じく、セルのしきい値分布を説明するために示す概略図。
【図１１】同じく、プログラム時の電圧の印加のタイミングを説明するために示すタイミングチャート。
【図１２】本発明の実施の第二の形態にかかる、ＥＥＰＲＯＭのセル部の構成を示す要部の概略断面図。
【図１３】本発明の実施の第三の形態にかかる、ＥＥＰＲＯＭのセル部の構成を示す要部の概略断面図。
【図１４】本発明の実施の第四の形態にかかる、ＥＥＰＲＯＭの製造方法を説明するために示す要部の概略断面図。
【図１５】同じく、第四の形態にかかる、ＥＥＰＲＯＭの製造方法を説明するために示す要部の概略断面図。
【図１６】同じく、第四の形態にかかる、ＥＥＰＲＯＭのセル部におけるコンタクトの方法を示す概略平面図。
【図１７】本発明の実施の第五の形態にかかる、ＥＥＰＲＯＭの製造方法を説明するために示す要部の概略断面図。
【図１８】本発明の実施の第六の形態にかかる、ＥＥＰＲＯＭの製造方法を説明するために示す要部の概略断面図。
【図１９】第四，第五，第六の形態にかかる、プログラム時の電圧の印加のタイミングを説明するために示すタイミングチャート。
【図２０】ＥＥＰＲＯＭのセル部におけるコンタクト配線を形成するための、他のパターン例を示す概略平面図。
【図２１】本発明の実施の第七の形態にかかる、ＥＥＰＲＯＭのセル部の構成を示す概略平面図。
【図２２】同じく、第七の形態にかかる、ＥＥＰＲＯＭのセル部の構成を示す概略断面図。
【図２３】同じく、かかるＥＥＰＲＯＭの製造方法について説明するために示す概略断面図。
【図２４】同じく、かかるＥＥＰＲＯＭの製造方法について説明するために示す概略断面図。
【図２５】同じく、かかるＥＥＰＲＯＭの製造方法について説明するために示す概略断面図。
【図２６】同じく、かかるＥＥＰＲＯＭの製造方法について説明するために示す概略断面図。
【図２７】同じく、かかるＥＥＰＲＯＭの製造方法について説明するために示す概略断面図。
【図２８】同じく、かかるＥＥＰＲＯＭの製造方法について説明するために示す概略断面図。
【図２９】同じく、かかるＥＥＰＲＯＭの製造方法について説明するために示す概略断面図。
【図３０】同じく、かかるＥＥＰＲＯＭの製造方法について説明するために示す概略断面図。
【図３１】従来技術とその問題点を説明するために、ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセル部の等価回路を示す概略図。
【図３２】同じく、かかるセル動作を説明するために示す等価回路の概略図。
【図３３】同じく、かかるセル動作を説明するために示すタイミングチャート。
【図３４】同じく、誤書き込みが起こる場合の、電圧ＶｐａｓｓとセルＡ，Ｂのしきい値との関係を示す概略図。
【符号の説明】
１１…Ｓｉ基板
１２…トンネル酸化膜
１３…浮遊ゲート電極
１３´…１ポリ
１４…トレンチ
１５…側壁酸化膜
１６…ＣＶＤ−ＳｉＯ2 膜（埋め込み用）
１７…側壁ＣＶＤ−ＳｉＯ2 膜
１８…埋め込み（側壁ポリ）電極
１８´…ポリシリコン（３ポリ）
１８ａ…フリンジ
１９，１９´…ＣＶＤ−ＳｉＯ2 膜
２０…ＯＮＯ膜
２１…制御ゲート電極（２ポリ）
２２…マスク用窒化シリコン膜
２３，２３ａ，２３ｂ…層間膜
２４…Ａｌ配線
２５…パッシベーション膜
３１…ＣＶＤ−ＳｉＯ2 膜（トレンチ形成用マスク）
３２…ゲート電極部
３３…ＳＡＣ用側壁ＳｉＮ膜
４１…セル領域
４２…ビット線コンタクト
４３…ソース線コンタクト
４４…側壁ポリコンタクト
４５…引き出し部
４６…コンタクト
４７…埋め込み層
４８…コンタクト配線
４９…セレクトゲート
５１…熱酸化膜
５２…側壁ＳｉＮ膜
５３…ＣＶＤ−ＳｉＯ2 膜
５５…チャネル領域
５６…パターン端部
６１…ソース・ドレイン拡散層
６２…後酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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