(57)【特許請求の範囲】
【請求項１】
ｐｎｐｎ構造の３端子スイッチ素子多数個を配列した３端子スイッチ素子アレイの各スイッチ素子の制御電極を互いに第１の電気的手段にて接続すると共に、各スイッチの素子の制御電極に電源ラインを第２の電気的手段を用いて接続し、かつ各スイッチ素子の残りの２端子の一方にクロックラインを接続して形成した自己走査型スイッチ素子アレイと、
ｐｎｐｎ構造の３端子発光素子多数個を配列した発光素子アレイと、
分離溝で島状に分離された前記ｐｎｐｎ構造の部分の上に形成されるクロスアンダー配線である金属配線構造とを有し、
前記発光素子アレイの各制御電極と前記スイッチ素子の制御電極とを接続し、各発光素子の残りの２端子の一方に発光のための電流を印加する書き込み信号ラインを設けた自己走査型発光装置において、
前記金属配線構造は、
前記ｐｎｐｎ構造の最上層の上に設けられた下部配線と、
前記下部配線に接続された上部配線とを有し、
前記上部配線は、前記ｐｎｐｎ構造の最上層に対し一層下の層に接続されていることを特徴とする自己走査型発光装置。
【請求項２】
ｐｎｐｎ構造の３端子スイッチ素子多数個を配列した３端子スイッチ素子アレイの各スイッチ素子の制御電極を互いに第１の電気的手段にて接続すると共に、各スイッチの素子の制御電極に電源ラインを第２の電気的手段を用いて接続し、かつ各スイッチ素子の残りの２端子の一方にクロックラインを接続して形成した自己走査型スイッチ素子アレイと、
ｐｎｐｎ構造の３端子発光素子多数個を配列した発光素子アレイと、
分離溝で島状に分離された前記ｐｎｐｎ構造の部分の上に形成されるクロスアンダー配線である金属配線構造とを有し、
前記発光素子アレイの各制御電極と前記スイッチ素子の制御電極とを接続し、各発光素子の残りの２端子の一方に発光のための電流を印加する書き込み信号ラインを設けた自己走査型発光装置において、
前記金属配線構造は、
前記ｐｎｐｎ構造の最上層の上に設けられた下部配線と、
前記下部配線に接続された上部配線とを有し、
前記下部配線は、前記ｐｎｐｎ構造の最上層と非オーミック接触を形成する材料よりなることを特徴とする自己走査型発光装置。
【請求項３】
ｐｎｐｎ構造の３端子スイッチ素子多数個を配列した３端子スイッチ素子アレイの各スイッチ素子の制御電極を互いに第１の電気的手段にて接続すると共に、各スイッチの素子の制御電極に電源ラインを第２の電気的手段を用いて接続し、かつ各スイッチ素子の残りの２端子の一方にクロックラインを接続して形成した自己走査型スイッチ素子アレイと、
ｐｎｐｎ構造の３端子発光素子多数個を配列した発光素子アレイと、
分離溝で島状に分離された前記ｐｎｐｎ構造の部分の上に形成されるクロスアンダー配線である金属配線構造とを有し、
前記発光素子アレイの各制御電極と前記スイッチ素子の制御電極とを接続し、各発光素子の残りの２端子の一方に発光のための電流を印加する書き込み信号ラインを設けた自己走査型発光装置において、
前記金属配線構造は、
前記ｐｎｐｎ構造の最上層の上に設けられた絶縁層と、
前記絶縁層の上に設けられた下部配線と、
前記下部配線に接続された上部配線とを有する、
ことを特徴とする自己走査型発光装置。
【請求項４】
ｐｎｐｎ構造の３端子スイッチ素子多数個を配列した３端子スイッチ素子アレイの各スイッチ素子の制御電極を互いに第１の電気的手段にて接続すると共に、各スイッチの素子の制御電極に電源ラインを第２の電気的手段を用いて接続し、かつ各スイッチ素子の残りの２端子の一方にクロックラインを接続して形成した自己走査型スイッチ素子アレイと、
ｐｎｐｎ構造の３端子発光素子多数個を配列した発光素子アレイと、
分離溝で島状に分離された前記ｐｎｐｎ構造の部分の上に形成されるクロスアンダー配線である金属配線構造とを有し、
前記発光素子アレイの各制御電極と前記スイッチ素子の制御電極とを接続し、各発光素子の残りの２端子の一方に発光のための電流を印加する書き込み信号ラインを設けた自己走査型発光装置において、
分離溝で島状に分離された部分の前記ｐｎｐｎ構造は、最上層が除去されて、ｐｎｐ構造またはｎｐｎ構造となっており、
前記金属配線構造は、
前記ｐｎｐ構造またはｎｐｎ構造の最上層の上に設けられた下部配線と、
前記下部配線に接続された上部配線とを有する、
ことを特徴とする自己走査型発光装置。
【請求項５】
請求項１〜４のいずれかに記載の自己走査型発光装置を備える書き込み用光源。
【請求項６】
請求項５に記載の書き込み用光源を備える光プリンタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、自己走査型発光装置、特にクロスアンダー配線を用いた自己走査型発光装置の金属配線構造に関する。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタ等の書き込み用光源として利用されている。本発明者らは発光素子アレイの構成要素としてｐｎｐｎ構造を持つ発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特開平１−２３８９６２号公報、特開平２−１４５８４号公報、特開平２−９２６５０号公報、特開平２−９２６５１号公報）し、光プリンタ用光源として実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな発光装置を作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイを転送部として、発光素子（発光サイリスタ）アレイと分離した構造の自己走査型発光装置を提案している（特開平２−２６３６６８号）。
【０００４】
図１に、この自己走査型発光装置の等価回路図を示す。この発光装置は、スイッチ素子Ｔ（１）〜Ｔ（４）、書き込み用発光素子Ｌ（１）〜Ｌ（４）からなる。スイッチ素子部分の構成は、ダイオード接続を用いている。ＶGAは電源（通常５Ｖ）であり、負荷抵抗ＲL を経て各スイッチ素子のゲート電極Ｇ1 〜Ｇ3 に接続されている。また、スイッチ素子のゲート電極Ｇ1 〜Ｇ3 は、書き込み用発光素子のゲート電極にも接続される。スイッチ素子Ｔ（１）のゲート電極にはスタートパルスφS が加えられ、スイッチ素子のアノード電極には、交互に転送用クロックパルスφ1 ，φ2 が加えられ、書き込み用発光素子のアノード電極には、書き込み信号φI が加えられている。
【０００５】
動作を簡単に説明する。まず転送用クロックパルスφ1 の電圧がハイレベルで、スイッチ素子Ｔ（２）がオン状態であるとする。このとき、ゲート電極Ｇ2 の電位はＶGKの５Ｖからほぼ零Ｖにまで低下する。この電位降下の影響はダイオードＤ2 によってゲート電極Ｇ3 に伝えられ、その電位を約１Ｖに（ダイオードＤ2 の順方向立上り電圧（拡散電位に等しい））に設定する。しかし、ダイオードＤ1 は逆バイアス状態であるためゲート電極Ｇ1 への電位の接続は行われず、ゲート電極Ｇ1 の電位は５Ｖのままとなる。発光サイリスタのオン電位は、ゲート電極電位＋ｐｎ接合の拡散電位（約１Ｖ）で近似されるから、次の転送用クロックパルスφ2 のＨレベル電圧は約２Ｖ（スイッチ素子Ｔ（３）をオンさせるために必要な電圧）以上でありかつ約４Ｖ（スイッチ素子Ｔ（５）をオンさせるために必要な電圧）以下に設定しておけばスイッチ素子Ｔ（３）のみがオンし、これ以外のスイッチ素子はオフのままにすることができる。従って２本の転送用クロックパルスでオン状態が転送されることになる。
【０００６】
スタートパルスφS は、このような転送動作を開示させるためのパルスであり、スタートパルスφS をＬレベル（約０Ｖ）にすると同時に転送用クロックパルスφ2 をＨレベル（約２〜約４Ｖ）とし、スイッチ素子Ｔ（１）をオンさせる。その後すぐ、スタートパルスφS はＨレベルに戻される。
【０００７】
いま、スイッチ素子Ｔ（２）がオン状態にあるとすると、ゲート電極Ｇ2 の電位は、ＶGK（ここでは５ボルトと想定する）より低下し、ほぼ０Ｖとなる。したがって、書き込み信号φI の電圧が、ｐｎ接合の拡散電位（約１Ｖ）以上であれば、発光素子Ｌ（２）を発光状態とすることができる。
【０００８】
これに対し、ゲート電極Ｇ1 は約５Ｖであり、ゲート電極Ｇ3 は約１Ｖとなる。したがって、発光素子Ｌ（１）の書き込み電圧は約６Ｖ、発光素子Ｌ（３）の書き込み電圧は約２Ｖとなる。これから、発光素子Ｌ（２）のみに書き込める書き込み信号φI の電圧は、１〜２Ｖの範囲となる。発光素子Ｌ（２）がオン、すなわち発光状態に入ると、発光強度は書き込み信号φI に流す電流量で決められ、任意の強度にて画像書き込みが可能となる。また、発光状態を次の発光素子に転送するためには、書き込み信号φI ラインの電圧を一度０Ｖまでおとし、発光している発光素子をいったんオフにしておく必要がある。
【０００９】
このような自己走査型発光装置は、例えば６００ｄｐｉ／１２８発光点のチップ（長さ約５．４ｍｍ）を、複数個並べることによって作製される。このようなチップは、ウェファ上に作製され、ダイシングすることにより得られる。
【００１０】
自己走査型発光装置のチップ内の素子配置の一例を、図２に示す。図中、Ｌは発光素子を、Ｔはスイッチ素子を、φ1 ，φ2 はクロックパルス用ボンディングパッドを、φS はスタートパルス用ボンディングパッドを、φI は書き込み信号用ボンディングパッドを、ＶGAは電源用ボンディングパッドを、Ｄout は出力用ボンディングパッドを、それぞれ示している。
【００１１】
このような素子配置では、発光素子およびスイッチ素子をアレイ状に接続するため、多数の金属配線が必要となる。特に、チップ中央部に設けられたクロックパルスφ1 ，φ2 用ボンディングパッドおよび書き込み信号φI 用ボンディングパッドの周辺は、図示のように、φ1 ，φ2 ，φGA，結合ダイオード出力線の４本の配線が迂回している。
【００１２】
図３は、φ1 ボンディングパッドの周辺の拡大図である。この図ではφ1 用電流制限抵抗７（Ｒ1 ，図１参照）をチップ内に集積化した場合の例を示す。図中、１はφ1 ボンディングパッドを、２はφ1 配線を、３はφ2 配線を、４はφGA配線を、５は結合ダイオード出力線を示している。
【００１３】
このような配線の迂回は、チップサイズを大きくする要因となっている。この問題を改善するためには図４のように配線を二重化する手段が考えられる。すなわち、φGA配線４および結合ダイオード出力線５を、φ1 配線２およびφ2 配線３の下側に配線する。図４では、配線４，５がφ1 ，φ2 配線２，３と交差する部分を、クロスアンダー配線部分６として示している。またφ1 ，φ2 の配線が交差する部分６も、φ2 配線３をφ1 配線２の下側に配置する。図４ではφ1 配線２がφ2 配線３と交差する部分をクロスアンダー配線部分８として、点線で示している。
【００１４】
図５は、図４のクロスアンダー配線部分８の断面図である。素子を構成するｐｎｐｎ構造をそのまま利用し、基板と配線との間を電気的に分離する。すなわち、ｐ型半導体基板１０の上に、ｐ型半導体層３０，ｎ型半導体層３２，ｐ型半導体層３４，ｎ型半導体層３６が積層されており、分離溝２２で島状に分離された部分の上に下部配線１８を設ける。ｐｎｐｎ構造上に金属配線１８を形成すると、ｐｎｐｎ構造によって金属配線１８は基板１０と電気的に分離される。
【００１５】
下部配線１８の上に、さらに絶縁膜１４を形成し、コンタクトホール２０を介して、上部配線１６と接続することにより、クロスアンダー配線を形成する。上部配線１６と下部配線１８とで、１本の配線、例えばφGA配線４または結合ダイオード出力線５を形成する。図中、２４は、これら配線と交差する１本の配線、例えばφ1 配線２またはφ2 配線３である。
【００１６】
このように下層の配線１８は、上層の配線２５と絶縁膜１４によって電気的に分離され、両配線の交差が可能となる。
【００１７】
【発明が解決しようとする課題】
自己走査型発光装置はｐｎｐｎ構造の発光サイリスタを基本としているので、図５に示したようにこのｐｎｐｎ構造上に金属配線１８を形成すると、ｐｎｐｎ構造によって金属配線１８は基板１０と電気的に分離される。しかし、ｐｎｐｎ構造のサイリスタは、電圧印加によりラッチアップと呼ばれる現象を生じる。ラッチアップが起きると、サイリスタが正常に動作できなくなるだけでなく、素子に大電流が流れ、破壊が起こる危険性がある。
【００１８】
本発明の目的は、ｐｎｐｎ構造の一部を用いて、クロスアンダー配線を構成する場合に、ラッチアップを防止できる金属配線構造を提供することにある。
【００１９】
【課題を解決するための手段】
本発明は、ｐｎｐｎ構造の３端子スイッチ素子多数個を配列した３端子スイッチ素子アレイの各スイッチ素子の制御電極を互いに第１の電気的手段にて接続すると共に、各スイッチの素子の制御電極に電源ラインを第２の電気的手段を用いて接続し、かつ各スイッチ素子の残りの２端子の一方にクロックラインを接続して形成した自己走査型スイッチ素子アレイと、ｐｎｐｎ構造の３端子発光素子多数個を配列した発光素子アレイとからなり、前記発光素子アレイの各制御電極と前記スイッチ素子の制御電極とを接続し、各発光素子の残りの２端子の一方に発光のための電流を印加する書き込み信号ラインを設けた自己走査型発光装置において、分離溝で島状に分離された前記ｐｎｐｎ構造の部分の上に形成されるクロスアンダー配線部分の金属配線構造である。
【００２０】
本発明によれば、分離溝で島状に分離されたｐｎｐｎ構造上に、クロスアンダー配線を形成する際に、ｐｎｐｎ構造の発光サイリスタに電圧印加によるラッチアップが生じることを防止するには、次のような手段をとることができる。
（１）ｐｎｐｎ構造の上部２層に、電位差が生じないようにする。
（２）ｐｎｐｎ構造の最上層と、この上に設けられる下部配線とは、非オーミック接触となるように、下部配線の材料を選ぶ。
（３）ｐｎｐｎ構造の最上層と、この上に設ける下部配線との間に、絶縁型の半導体層を形成する。
（４）ｐｎｐｎ構造の最上層を除去してｐｎｐまたはｎｐｎ構造にして、この上にクロスアンダー配線を形成する。
【００２１】
このような手段による本発明の金属配線構造の第１の態様によれば、ｐｎｐｎ構造の最上層の上に設けられた下部配線と、下部配線に接続された上部配線とを有し、上部配線は、最上層の下層に接続されている。
【００２２】
第２の態様によれば、ｐｎｐｎ構造の最上層の上に設けられた下部配線と、下部配線に接続された上部配線とを有し、下部配線は、最上層と非オーミック接触を形成する材料よりなる。
【００２３】
第３の態様によれば、ｐｎｐｎ構造の最上層の上に設けられた絶縁層と、絶縁層の上に設けられた下部配線と、下部配線に接続された上部配線とを有している。
【００２４】
第４の態様によれば、ｐｎｐｎ構造の部分は最上層が除去されて、ｐｎｐ構造またはｎｐｎ構造となっており、ｐｎｐ構造またはｎｐｎ構造の最上層の上に設けられた下部配線と、下部配線に接続された上部配線とを有している。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて説明する。
【００２６】
【実施例１】
図６は、第１の実施例を示す断面図である。図６において、図５と同一の構成要素には、同一の参照番号を付して示している。
【００２７】
半導体基板１０にはｐ型ＧａＡｓが、ｐ型半導体層３０，３４にはｐ型ＧａＡｓが、ｎ型半導体層３２，３６にはｎ型ＧａＡｓが、絶縁膜１４にはＳｉＯ2 が用いられている。また、分離溝２２で分離された島状のｐｎｐｎ構造上に設けられた上部配線１６にはＡｌが、下部配線１８にはＡｕＺｎが用いられている。
【００２８】
この実施例では、ｐｎｐｎ構造サイリスタのラッチアップを防止するために、ｐｎｐｎ構造の上層の半導体層３４，３６に電位差が生じないような構造とする。すなわち、ｐ型半導体層３４とｎ型半導体層３６とを同電位とする。このためには、ｐ型半導体層３４上に、この半導体層とオーミック接触のとれる電極２４を設け、上部配線１６を介して下部配線１８と短絡する。これにより、半導体層３６と３４は常に同電位となり、半導体層３０，３２，３４，３６からなるｐｎｐｎ構造サイリスタがラッチアップすることはない。
【００２９】
【実施例２】
ｐｎｐｎ構造サイリスタのラッチアップを防ぐ他の方法としては、ｐｎｐｎ構造において保持電流を流せないようにすればよい。このためには、従来例として示した図５の構造において、下部配線１８の材料を、ｎ型ＧａＡｓよりなる最上層のｎ型半導体層３６とオーミック接触ではなく、非オーミック接触（例えば、ショットキー接触）となるものを選ぶ。
【００３０】
具体的には、下部配線１８にＡｕＺｎを使った。この場合、金属−半導体（ｎ型）間の整流特性は、金属側が＋になったときに順方向となる。これは、ｐ型基板１０上のｐｎｐｎ構造の順方向とは対向するので、保持電流を流すことはできない。
【００３１】
このような下部配線１８は、ｐ型半導体層３４用の電極材料を使うことが望ましい。これは、ｐ型半導体層用電極と同時に形成することによって、工程を簡略化できるからである。
【００３２】
【実施例３】
図５の従来の金属配線構造において、ｐｎｐｎ構造の上に絶縁型の半導体層（図示せず）を形成し、この上に下部配線１８を設ける。半導体層の材料としては、ノンドープＧａＡｓ層を用いることができる。
【００３３】
このような構造によれば、絶縁型半導体層が存在するために、ｐｎｐｎ構造には電圧が印加されないので、ラッチアップが起こらない。
【００３４】
【実施例４】
この実施例では、ｐｎｐｎ構造の最上層のｎ型半導体層を除去して、ｐｎｐ構造を使って、下部配線を基板から分離する。
【００３５】
図７は、この実施例の断面を示す。図５において、ｎ型ＧａＡｓ層３６が除去された構造である。ｐｎｐ構造（３０，３２，３４）によって、下部配線１８は、ｐ型ＧａＡｓ基板から分離されている。このようなｐｎｐ構造とすることによって、ｐｎｐｎ構造サイリスタに特有のラッチアップの発生の問題はなくなる。
【００３６】
以上本発明の実施の形態を４つの実施例で説明したが、本発明は、ｐｎｐｎ構造を基本とする集積素子であれば、自己走査型発光装置に限らず利用できる。またＧａＡｓ／ＡｌＧａＡｓ系以外の材料系、例えばＳｉ，ＩｎＰ系であっても同様に利用できる。
【００３７】
【発明の効果】
本発明によれば、自己走査型発光装置の金属配線構造において、配線の二重化において配線が交差する部分におけるｐｎｐｎ構造サイリスタのラッチアップの発生を防止することが可能となる。
【図面の簡単な説明】
【図１】自己走査型発光装置の等価回路図である。
【図２】自己走査型発光装置のチップ内の素子配置の一例を示す図である。
【図３】φ1 ボンディングパッドの周辺の拡大図である。
【図４】二重化された配線を示す図である。
【図５】クロスアンダー配線部分の断面図である。
【図６】一実施例を示す断面図である。
【図７】他の実施例を示す断面図である。
【符号の説明】
１  φ1 ボンディングパッド
２  φ1 配線
３  φ2 配線
４  φGA 配線
５  結合ダイオード出力線
６，８  クロスアンダー配線部分
７  抵抗
１０  ｐ型半導体基板
１４  絶縁膜
１６  上部配線
１８  下部配線
２０  コンタクトホール
２２  分離溝
３０，３４  ｐ型半導体層
３２，３６  ｎ型半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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