(57)【特許請求の範囲】
【請求項１】
ラムバス（Ｒａｍｂｕｓ）ＤＲＡＭのモジュール上でＳＣＰ（Ｓｅｃｏｎｄａｒｙ  ｃｏｎｔｒｏｌｐａｃｋｅｔ）命令パケットに命令印加時、選択されたラムバスＤＲＡＭが有しているアドレス値と印加されたＣＯＬＣパケットのデバイスアドレス値を比較検出した第１比較信号と、前記選択されたラムバスＤＲＡＭが有するアドレス値と印加されたＣＯＬＸパケットのデバイスアドレス値を比較検出した第２比較信号中、何れか一つが活性化され、前記印加された命令がリード命令、又はカレントコントロール命令の場合イネーブル信号を生成する入力信号検出手段と、
前記第１比較信号と前記第２比較信号中何れか一つが活性化されると、内部データを外部に出力するよう制御するクロックイネーブル信号を生成する信号発生手段と、
前記リード命令又はカレントコントロール命令時、前記信号発生手段で生成されたクロックイネーブル信号が、引続き保持されるよう制御する信号を前記信号発生手段に出力する出力信号保持手段と、
前記入力信号検出手段で出力された前記イネーブル信号により印加された命令がリード命令やカレントコントロール命令でない場合、前記信号発生手段で出力されるクロックイネーブル信号を発生させないようにする制御信号を、前記信号発生手段に出力する出力信号制御手段とを含んで構成されることを特徴とするラムバスＤＲＡＭのクロック制御回路。
【請求項２】
前記入力信号検出手段は、前記ＣＯＬＣパケットの命令語コードであるＣＯＰ［３：０］で、リードやカレントコントロール命令を意味するビットのＣＯＰ［１］信号（ｒｑｉｎ２＜１＞信号）と、前記第１比較信号を入力する第１ＮＡＮＤゲートと、
前記ＣＯＬＸパケットの命令語コードであるＣＯＰ［３：０］で、リードやカレントコントロール命令を意味するビットのＣＯＰ［１］信号（ｒｑｉｎ３＜３＞信号）と、前記第２比較信号を入力する第２ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力信号の反転信号と、
前記第２ＮＡＮＤゲートの出力信号の反転信号を入力にするＯＲゲートとで構成されることを特徴とする請求項１記載のラムバスＤＲＡＭのクロック制御回路。
【請求項３】
前記出力信号制御手段は、前記入力信号検出手段で出力された前記イネーブル信号を入力信号に入力し、クロック信号をクロック入力にする第１フリップフロップと、
前記第１フリップフロップの出力信号の反転信号を入力信号に入力し、前記クロック信号をクロック入力にする第２フリップフロップと、
前記第２フリップフロップの出力信号を入力信号に入力し、前記クロック信号をクロック入力にする第３フリップフロップと、
前記第３フリップフロップの出力信号の反転信号とリセットバー信号の反転信号を入力にするＯＲゲートと、
前記入力信号検出手段の出力信号をイネーブル信号に入力し、前記ＯＲゲートの出力信号をセット信号に入力し、接地電圧を入力信号に入力し前記信号発生手段に出力信号を出力する第４フリッププロップとで構成されることを特徴とする請求項１記載のラムバスＤＲＡＭのクロック制御回路。
【請求項４】
前記信号発生手段は、前記第１比較信号の反転信号と、
前記第２比較信号の反転信号と、
前記出力信号制御手段の出力信号の反転信号、及び前記出力信号保持手段の出力信号の反転信号を入力し、前記クロックイネーブル信号を発生するＯＲゲートとで構成されることを特徴とする請求項１記載のラムバスＤＲＡＭのクロック制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ラムバス（Ｒａｍｂｕｓ）ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のクロック制御回路に関し、特にリード（Ｒｅａｄ）やカレントコントロール（ｃｕｒｒｅｎｔ  ｃｏｎｔｒｏｌ）命令印加時にのみ内部データを外部に出力させるためのクロック信号（‘ｔｃｌｋ’）を発生させることにより、パワー消耗を減少させたラムバスＤＲＡＭのクロック制御回路に関するものである。
【０００２】
【従来の技術】
一般に、ラムバスＤＲＡＭはパケット（ｐａｃｋｅｔ）状のデータ及びコントロール信号を伝送するパケット駆動型メモリ素子であり、ラムバスチャンネル（ｃｈａｎｎｅｌ）上に多数のラムバスＤＲＡＭ等が連結されている。これら各ラムバスＤＲＡＭは、ラムバスチャンネルを介して一つのラムバスメモリコントローラーにより制御を受けることになる。
【０００３】
ラムバスＤＲＡＭで具現された命令語パケットにはＰＣＰ（Ｐｒｉｍａｒｙ  ｃｏｎｔｒｏｌ  ｐａｃｋｅｔ）とＳＣＰ（Ｓｅｃｏｎｄａｒｙ  ｃｏｎｔｒｏｌ  ｐａｃｋｅｔ）の二種類がある。このうちＳＣＰパケットにはリード（ｒｅａｄ）、カレントコントロール等とともに幾多の命令等がある。ラムバスＤＲＡＭにリードやカレントコントロール命令が印加される時、内部のクロック信号（ｔｃｌｋ）がイネーブルされ、内部データを外部に出力させるため用いられることになる。
【０００４】
従来においては、ＳＣＰパケットが印加されれば、無条件にクロック信号（ｔｃｌｋ）がイネーブルされる。命令語復号化を介して印加された命令信号が、リードやカレントコントロール命令でなければ、クロック信号（ｔｃｌｋ）をディスエーブル（ｄｉｓａｂｌｅ）させ、もし、命令信号がリードやカレントコントロール命令であればクロック信号（ｔｃｌｋ）はそのまま保持させる。
【０００５】
したがって、多量のＳＣＰパケットが印加され、印加されたＳＣＰパケットの命令がリードやカレントコントロール命令でない他の命令であれば、不要なクロック信号（ｔｃｌｋ）を発生させるため、多量の電力がを消耗することになる。
【０００６】
以下に、添付の図面を参照しながら従来のクロック制御回路の動作及び問題点に対し詳しく説明する。
図１及び図２で示されるように、ラムバスＤＲＡＭの命令印加方式中、ＳＣＰのタイプは、ＣＯＬＣパケット（図１）とＣＯＬＸパケット（図２）の二つに分類される。
【０００７】
図示したように、ＳＣＰはＣＦＭクロックに同期され、連続的に５個のピン（ＣＯＬ０、ＣＯＬ１、．．、ＣＯＬ４）を介して命令が印加される。
ＣＯＬＣパケット（図１）で、ＤＣ［４：０］は命令を実行しなければならないデバイスアドレスを示し、ＣＯＰ［３：０］は命令語ＯＰ＿ｃｏｄｅを示す（ここで、ＯＰ＿ｃｏｄｅはデバイスが行わなければならない命令語コードを意味する）。なお、ＢＣ［３：０］はバンクアドレス、Ｃ［５：０］はカラムアドレスをそれぞれ示す。
【０００８】
ＣＯＬＸパケット（図２）では、ＤＸ［４：０］がデバイスアドレスを示し、ＸＯＰ［４：０］は、やはり命令語ＯＰ＿ｃｏｄｅを示すものである。なお、ＢＸ［３：０］はバンクアドレスを示す。
【０００９】
ＣＯＬＣパケットのＣＯＰ［３：０］に従い、リード（Ｒｅａｄ）、ライト（Ｗｒｉｔｅ）、プレチャージ（Ｐｒｅｃｈａｒｇｅ）等の幾多の命令を実行することができ、ＣＯＬＸパケットのＸＯＰ［４：０］に従い、カレントコントロール、プレチャージの命令を行うことができる。
【００１０】
なお、ＣＯＬＣパケットとＣＯＬＸパケットは一つに合せられ同時に印加されることもあるが、この場合、ＳＣＰは同時に２つのデバイスに命令を印加することができる。
【００１１】
図３は、従来の、クロック信号（ｔｃｌｋ）を発生するためのクロックイネーブル（ｔｃｌｋ＿ｅｎ）信号発生回路図である。図示されたように、従来のクロックイネーブル（ｔｃｌｋ＿ｅｎ）信号発生回路は、ＤＣ［４：０］の値が自分のアドレスと一致するか否かを検出した信号（ｉｄｈｉｔ＿ｃａｓ＿ｆｆ１）と、ＤＸ［４：０］の値が自分のデバイスアドレスと一致するか否かを検出した信号（ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ）を受け、この二つの信号中、少なくとも何れか一つの信号がイネーブルされれば、出力信号（ｅｔｃｋ＿ｅｎ）をイネーブルさせる入力信号検出部１０と、リード命令又はカレントコントロール命令時に出力されるクロックイネーブル（ｔｃｌｋ＿ｅｎ）信号が、引続きイネーブル状態を保持するよう制御する信号（ｔｅｎ＿ｉｎ１＿ｂ）を発生する出力信号保持部２０と、入力信号検出部１０から出力信号（ｅｔｃｋ＿ｅｎ）を受け、リード命令又はカレントコントロール命令でない場合、出力信号（ｔｃｌｋ＿ｅｎ）をディスエーブルさせるよう制御する信号（ｔｅｎ＿ｉｎ２＿ｂ）を発生する出力信号制御部３０と、ｉｄｈｉｔ＿ｃａｓ＿ｆｆ１信号、ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ信号、入力信号検出部２０の出力信号（ｔｅｎ＿ｉｎ１＿ｂ）及び出力信号制御部３０の出力信号（ｔｅｎ＿ｉｎ２＿ｂ）を入力し、クロックイネーブル（ｔｃｌｋ＿ｅｎ）信号を発生する信号発生部４０でなる。
【００１２】
ラムバスＤＲＡＭのモジュール（最大３２個のデバイス）上でＳＣＰ命令パケットに命令を印加すると、モジュールに挿入されている各ラムバスＤＲＡＭはＤＣ［４：０］とＤＸ［４：０］を参照して自分が有するデバイスアドレスと比較し、ＤＣ［４：０］の値が自分のアドレスと一致すれば‘ｉｄｈｉｔ＿ｃａｓ＿ｆｆ１’信号を‘ハイ’にし、若しＤＸ［４：０］と自分のデバイスアドレスが一致すれば‘ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ’信号を‘ハイ’にする。
【００１３】
従来のクロックイネーブル（ｔｃｌｋ＿ｅｎ）信号発生回路は図示されたように、‘ｉｄｈｉｔ＿ｃａｓ＿ｆｆ１’信号と‘ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ’信号中何れか一つが‘ハイ’になれば、信号発生部４０のＮＡＮＤゲートＮＡ３の出力信号（ｔｃｌｋ＿ｅｎ）が‘ハイ’となり、クロック（ｔｃｌｋ）信号を無条件に発生させる。なお、入力信号検出部１０のＮＡＮＤゲートＮＡ１の出力信号（ｅｔｃｋ＿ｅｎ）も‘ハイ’となり、ラッチ回路であるフリップフロップＦＦ４のイネーブル端子ＥＮを‘ハイ’にする。したがって、フリップフロップＦＦ４の出力信号（ｔｅｎ＿ｉｎ２＿ｂ）は‘ロー’となり、セット端子Ｓを介してセット（Ｑ＝‘１’）にならない限り、ＮＡＮＤゲートＮＡ３の出力信号（ｔｃｌｋ＿ｅｎ）を‘ハイ’状態に保持させる。
【００１４】
もし、特定の命令が印加されて造られる出力信号保持部２０の出力信号（ｔｅｎ＿ｉｎ１＿ｂ）が‘ハイ’状態であれば（リード命令又はカレントコントロール命令でない場合）、出力信号制御部３０のフリップフロップＦＦ４の出力信号（ｔｅｎ＿ｉｎ２＿ｂ）は、３サイクル後セットされるため（‘ｅｔｃｋ＿ｅｎ’信号が引続き伝達され‘ｅｔｃｋ＿ｅｎ＿ｒｓｔ’信号が“１”となるため）、クロックイネーブル（ｔｃｌｋ＿ｅｎ）信号の‘ハイ’値を‘ロー’に変換される。
【００１５】
即ち、モジュール上で３２個のデバイス中一つのデバイスでＣＯＬＣパケットやＣＯＬＸパケット中何れか一つのパケットにのみ命令を印加するシークエンス（ｓｅｑｕｅｎｃｅ）を引続き実行される場合、残りの一つのパケットが有するデバイスアドレス値（ＣＯＬＣパケットのＤＣ［４：０］やＣＯＬＸパケットのＤＸ［４：０］値）と一致する或る任意のデバイス内部では、不要なクロック（ｔｃｌｋ）信号のトグリングが３サイクルのあいだ生じることになる。
【００１６】
例えば、モジュールに３２個のラムバスＤＲＡＭが挿入されているとすれば、外部でＣＯＬＣパケットにのみ１０番デバイスに（ＤＣ＝‘０１０１０’）リード命令（ＣＯＰ＝‘００１１’）を印加する場合、ＣＯＬＸパケットの値をＤＸ＝‘０００００’、ＸＯＰ＝‘０００００’にすることになるのが普通であるが、このような場合、ＤＸ値が‘０’であるため、０番デバイス内部でデバイスＩＤがマッチされたとの信号（ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ）が‘ハイ’となり、元来は１０番デバイスでのみクロック（ｔｃｌｋ）信号がトグリングすべきであるが、０番デバイスでもクロック（ｔｃｌｋ）信号のトグリングが生じながらＸＯＰが‘０’であるのを見て３サイクル後、再びクロック（ｔｃｌｋ）信号をディスエーブルさせる動作が発生する。
【００１７】
図４は、従来技術に係るラムバスＤＲＡＭのＣＯＬパケットの動作タイミングを示すものである。
ＣＯＬＸパケットに命令が印加され‘ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ’信号（ｈ）が‘ハイ’となれば、その瞬間、クロックイネーブル（ｔｃｌｋ＿ｅｎ）信号（ｄ）が‘ハイ’となり、クロック（ｔｃｌｋａ）信号（ｅ）とクロック（ｔｃｌｋｂ）信号（ｆ）が動作してパルスを発生する。しかし、命令がリード命令やカレントコントロール命令でないと判断される場合、３サイクル以後クロックイネーブル（ｔｃｌｋ＿ｅｎ）信号（ｄ）がディスエーブルされ、クロック（ｔｃｌｋａ及びｔｃｌｋｂ）信号（ｅ、ｆ）の発生を制御する。
【００１８】
このように構成された従来のラムバスＤＲＡＭにおいては、ＳＣＰパケット命令が印加されると内部のクロックイネーブル（ｔｃｌｋ＿ｅｎ）信号を‘ハイ’にし、クロック（ｔｃｌｋ）信号を動作するようにしたあとで命令を分析した結果、印加された命令がリード命令又はカレントコントロール命令でなければ３サイクル以後、クロックイネーブル（ｔｃｌｋ＿ｅｎ）信号をディスエーブルするため、クロック（ｔｃｌｋ）信号が不要に３サイクルの間トグリングし多量の電流を消耗することになるという問題点があった。
【００１９】
【発明が解決しようとする課題】
したがって、本発明は、従来のランバスＤＲＡＭのクロック制御回路における問題点に鑑みてなされたものであって、印加される命令がリードやカレントコントロール命令である否かを予め判断し、リードやカレントコントロール命令でのみ内部データを外部に出力させるためのクロック信号をイネーブルさせることにより、パワー消耗を減少させたラムバスＤＲＡＭのクロック制御回路を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明によるラムバスＤＲＡＭのクロック制御回路は、ラムバス（Ｒａｍｂｕｓ）ＤＲＡＭのモジュール上でＳＣＰ（Ｓｅｃｏｎｄａｒｙ  ｃｏｎｔｒｏｌｐａｃｋｅｔ）命令パケットに命令印加時、選択されたラムバスＤＲＡＭが有しているアドレス値と印加されたＣＯＬＣパケットのデバイスアドレス値を比較検出した第１比較信号と、前記選択されたラムバスＤＲＡＭが有するアドレス値と印加されたＣＯＬＸパケットのデバイスアドレス値を比較検出した第２比較信号中、何れか一つが活性化され、前記印加された命令がリード命令、又はカレントコントロール命令の場合イネーブル信号を生成する入力信号検出手段と、前記第１比較信号と前記第２比較信号中何れか一つが活性化されると、内部データを外部に出力するよう制御するクロックイネーブル信号を生成する信号発生手段と、前記リード命令又はカレントコントロール命令時、前記信号発生手段で生成されたクロックイネーブル信号が、引続き保持されるよう制御する信号を前記信号発生手段に出力する出力信号保持手段と、前記入力信号検出手段で出力された前記イネーブル信号により印加された命令がリード命令やカレントコントロール命令でない場合、前記信号発生手段で出力されるクロックイネーブル信号を発生させないようにする制御信号を、前記信号発生手段に出力する出力信号制御手段とを含んで構成されることを特徴とする。
【００２１】
また、前記入力信号検出手段は、前記ＣＯＬＣパケットの命令語コードであるＣＯＰ［３：０］で、リードやカレントコントロール命令を意味するビットのＣＯＰ［１］信号（ｒｑｉｎ２＜１＞信号）と、前記第１比較信号を入力する第１ＮＡＮＤゲートと、前記ＣＯＬＸパケットの命令語コードであるＣＯＰ［３：０］で、リードやカレントコントロール命令を意味するビットのＣＯＰ［１］信号（ｒｑｉｎ３＜３＞信号）と、前記第２比較信号を入力する第２ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力信号の反転信号と、前記第２ＮＡＮＤゲートの出力信号の反転信号を入力にするＯＲゲートとで構成されることを特徴とする。
【００２２】
また、前記出力信号制御手段は、前記入力信号検出手段で出力された前記イネーブル信号を入力信号に入力し、クロック信号をクロック入力にする第１フリップフロップと、前記第１フリップフロップの出力信号の反転信号を入力信号に入力し、前記クロック信号をクロック入力にする第２フリップフロップと、前記第２フリップフロップの出力信号を入力信号に入力し、前記クロック信号をクロック入力にする第３フリップフロップと、前記第３フリップフロップの出力信号の反転信号とリセットバー信号の反転信号を入力にするＯＲゲートと、前記入力信号検出手段の出力信号をイネーブル信号に入力し、前記ＯＲゲートの出力信号をセット信号に入力し、接地電圧を入力信号に入力し前記信号発生手段に出力信号を出力する第４フリッププロップとで構成されることを特徴とする。
【００２３】
また、前記信号発生手段は、前記第１比較信号の反転信号と、前記第２比較信号の反転信号と、前記出力信号制御手段の出力信号の反転信号、及び前記出力信号保持手段の出力信号の反転信号を入力し、前記クロックイネーブル信号を発生するＯＲゲートとで構成されることを特徴とする。
【００２４】
【発明の実施の形態】
次に、本発明にかかるラムバスＤＲＡＭのクロック制御回路の実施の形態の具体例を図面を参照しながら説明する。なお、実施例を説明するための全ての図面で同じ機能を有するものは同じ符号を用い、その反復的な説明は省略する。
【００２５】
図５は、本発明によるラムバスＤＲＡＭのｔｃｌｋ＿ｅｎ信号発生回路図であり、リード命令又はカレントコントロール命令状態で‘ｉｄｈｉｔ＿ｃａｓ＿ｆｆ１’信号と‘ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ’信号中何れか一つが‘ハイ’であるとき、出力信号（ｅｔｃｋ＿ｅｎ）を‘ハイ’にする入力信号検出部１００と、リード命令又はカレントコントロール命令である場合、イネーブルされた出力信号（ｔｃｌｋ＿ｅｎ）を引続き保持させるための出力信号保持部２００と、入力信号検出部１００の出力信号（ｅｔｃｋ＿ｅｎ）を入力にして印加された命令がリード命令やカレントコントロール命令でない場合、出力信号（ｔｃｌｋ＿ｅｎ）をディスエーブルさせるよう制御する信号を発生する出力信号制御部３００と、‘ｉｄｈｉｔ＿ｃａｓ＿ｆｆ１’信号、‘ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ’信号、出力信号保持部２００の出力信号（ｔｅｎ＿ｉｎ１＿ｂ）、及び出力信号制御部３００の出力信号（ｔｅｎ＿ｉｎ２＿ｂ）の入力を受けリード命令やカレントコントロール命令でのみ‘ｔｃｌｋ＿ｅｎ’信号を発生させる信号発生部４００で構成される。
【００２６】
入力信号検出部１００は、ＣＯＬＣパケットのｏｐ＿ｃｏｄｅであるＣＯＰ［３：０］でリードやカレントコントロール命令を意味するビットのＣＯＰ［１］信号（ｒｑｉｎ２＜１＞信号）と、‘ｉｄｈｉｔ＿ｃａｓ＿ｆｆ１’信号の入力を受け、リード命令又はカレントコントロール命令（ｒｑｉｎ２＜１＞信号が‘ハイ’状態）時に、‘ｉｄｈｉｔ＿ｃａｓ＿ｆｆ１’信号が‘ハイ’であれば‘ロー’論理信号を発生させるＮＡＮＤゲートＮＡ９と、ＣＯＬＸパケットのｏｐ＿ｃｏｄｅであるＣＯＰ［３：０］でリードやカレントコントロール命令を意味するビットのＣＯＰ［１］信号（ｒｑｉｎ３＜３＞信号）と、‘ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ’信号の入力を受け、リード命令又はカレントコントロール命令（ｒｑｉｎ３＜３＞信号が‘ハイ’状態）時、‘ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ’信号が‘ハイ’であれば‘ロー’論理信号を発生させるＮＡＮＤゲートＮＡ１０と、ＮＡＮＤゲートＮＡ９、ＮＡ１０の出力信号中何れか一つが‘ロー’であれば‘ハイ’論理信号（ｅｔｃｋ＿ｅｎ）を出力するＯＲゲートＮＡ１で構成される。
【００２７】
出力信号保持部２００は、リード命令又はカレントコントロール命令である場合、信号発生部４００の出力信号（ｔｃｌｋ＿ｅｎ）が‘ハイ’に保持されるよう信号発生部４００に‘ロー’信号を出力する。
【００２８】
出力信号制御部３００は、入力信号検出部１００の出力信号（ｅｔｃｋ＿ｅｎ）を入力信号に入力し、クロック（ｒｃｌｋ）信号をクロック入力にするフリップフロップＦＦ１と、フリップフロップＦＦ１の出力信号の反転信号（ｔｅｎ＿ｈｌｄｌ＿ｂ）を入力信号に入力し、クロック（ｒｃｌｋ）信号をクロック入力にするフリップフロップＦＦ２と、フリップフロップＦＦ２の出力信号（ｔｅｎ＿ｈｌｄ２＿ｂ）を入力信号に入力し、クロック（ｒｃｌｋ）信号をクロック入力にするフリップフロップＦＦ３と、フリップフロップＦＦ３の出力信号（ｔｅｎ＿ｈｌｄ２ｎＬ＿ｂ）の反転信号とリセットバー（Ｒｅｓｅｔ＿ｂ）信号の反転信号を入力にするＯＲゲートＮＡ２と、入力信号検出部１００の出力信号（ｅｔｃｋ＿ｅｎ）をイネーブル信号に入力し、ＯＲゲートＮＡ２の出力信号（ｅｔｃｋ＿ｅｎ＿ｒｓｔ）をセット信号に入力し、接地電圧（Ｖｓｓ＿ｄｕｍ）を入力信号に入力にし、信号発生部４００のＯＲゲートＮＡ３に出力信号（ｔｅｎ＿ｉｎ２＿ｂ）を出力するフリップフロップＦＦ４とで構成される。
【００２９】
信号発生部４００は、‘ｉｄｈｉｔ＿ｃａｓ＿ｆｆ１＿ｂ’信号の反転信号、‘ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ＿ｂ’信号の反転信号、出力信号制御部３００の出力信号（ｔｅｎ＿ｉｎ２＿ｂ）の反転信号、及び出力信号保持部２００の出力信号（ｔｅｎ＿ｉｎ１＿ｂ）の反転信号を入力し、クロックイネーブル（ｔｃｌｋ＿ｅｎ）信号を発生するＯＲゲートＮＡ３で構成される。
【００３０】
ラムバスＤＲＡＭのモジュール（最大３２個のデバイス）上でＳＣＰ命令パケットに命令を印加すると、モジュールに挿入されている各ラムバスＤＲＡＭはＤＣ［４：０］とＤＸ［４：０］を参照して自分が有するデバイスアドレスと比較し、ＤＣ［４：０］の値が自分のアドレスと一致すれば‘ｉｄｈｉｔ＿ｃａｓ＿ｆｆ１’信号を‘ハイ’にし、もしＤＸ［４：０］と自分のデバイスアドレスが一致すれば‘ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ’信号を‘ハイ’にする。
【００３１】
もし、‘ｉｄｈｉｔ＿ｃａｓ＿ｆｆ１’信号が‘ハイ’であり、リード命令を意味するｒｑｉｎ２＜１＞信号が‘ハイ’であればＮＡＮＤゲートＮＡ９の出力信号は‘ロー’となり、‘ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ’信号及びカレントコントロール命令を意味するｒｑｉｎ３＜３＞信号を入力にするＮＡＮＤゲートＮＡ１０の出力信号にかかわらず、ＯＲゲートＮＡ１の出力信号（ｅｔｃｋ＿ｅｎ）を‘ハイ’にしクロックイネーブル（ｔｃｌｋ＿ｅｎ）信号を発生させる。このとき、リード命令を意味するｒｑｉｎ２＜１＞信号が‘ロー’であれば前記ＮＡＮＤゲート（ＮＡ９）は‘ｉｄｈｉｔ＿ｃａｓ＿ｆｆ１’信号の状態とかかわらず‘ハイ’を出力することになり、ＯＲゲート（ＮＡ１）の出力信号（ｅｔｃｋ＿ｅｎ）を‘ロー’にして‘ｔｃｌｋ＿ｅｎ’信号を発生させないようにする。
【００３２】
なお、‘ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ’信号が‘ハイ’であり、カレントコントロール命令を意味するｒｑｉｎ３＜３＞信号が‘ハイ’であればＮＡＮＤゲートＮＡ１０の出力信号は‘ロー’となり、‘ｉｄｈｉｔ＿ｃａｓ＿ｆｆ１’信号及びリード命令を意味するｒｑｉｎ２＜１＞信号を入力にするＮＡＮＤゲートＮＡ９の出力信号にかかわらず、ＯＲゲートＮＡ１の出力信号（ｅｔｃｋ＿ｅｎ）を‘ハイ’にしクロックイネーブル（ｔｃｌｋ＿ｅｎ）信号を発生させる。このとき、カレントコントロール命令を意味するｒｑｉｎ３＜３＞信号が‘ロー’であればＮＡＮＤゲートＮＡ１０は‘ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ’信号の状態にかかわらず‘ハイ’を出力することになり、ＯＲゲートＮＡ１の出力信号（ｅｔｃｋ＿ｅｎ）を‘ロー’にして‘ｔｃｌｋ＿ｅｎ’信号を発生させないようにする。
【００３３】
即ち、リード命令時に‘ｉｄｈｉｔ＿ｃａｓ＿ｆｆ１’信号が‘ハイ’の時と、カレントコントロール命令時に‘ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ’信号が‘ハイ’の時、クロックイネーブル（ｔｃｌｋ＿ｅｎ）信号を‘ハイ’にしてクロック（ｔｃｌｋ）信号を発生させ、リード命令状態やカレントコントロール命令状態でないときは、‘ｉｄｈｉｔ＿ｃａｓ＿ｆｆ１’信号と‘ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ’信号中何れか一つが‘ハイ’となっても、クロックイネーブル（ｔｃｌｋ＿ｅｎ）信号を‘ロー’にしてクロック（ｔｃｌｋ）信号の発生を抑制するようにした。
【００３４】
図６は、本発明によるラムバスＤＲＡＭのＣＯＬパケットの動作タイミング図を示すものである。
ＣＯＬＸパケットにより‘ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ’信号（ｈ）が‘ハイ’となるが、リードやカレントコントロール命令であるのを示すビットのｒｑｉｎ＜１＞、ｒｑｉｎ＜３＞が‘ロー’であるため、‘ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ＿ｂ’信号（ｊ）は‘ロー’となることができない。したがって、クロックイネーブル（ｔｃｌｋ＿ｅｎ）信号（ｄ）は引続き‘ロー’となる。
【００３５】
図６の波形には示されていないが、リードやカレントコントロール命令が印加されていれば、勿論クロックイネーブル（ｔｃｌｋ＿ｅｎ）信号は‘ハイ’となりクロック（ｔｃｌｋ）信号が正常に動作することになる。したがって、不要なクロック（ｔｃｌｋ＿）のトグルが無くなるため電力消費を減少させることができる。
【００３６】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００３７】
【発明の効果】
上述したように、本発明によるラムバスＤＲＡＭのクロック制御回路によれば、ＣＯＬＣパケットのｏｐ＿ｃｏｄｅであるＣＯＰ［３：０］でリード命令を意味するビットのＣＯＰ［１］信号（ｒｑｉｎ２＜１＞信号）と、ｉｄｈｉｔ＿ｃａｓ＿ｆｆ１信号をナンド（ＮＡＮＤ）論理演算させその出力が‘ロー’となるとき、クロックイネーブル（ｔｃｌｋ＿ｅｎ）を‘ハイ’にする方式と、ＣＯＬＣパケットのｏｐ＿ｃｏｄｅであるＸＯＰ［４：０］でカレントコントロール命令であることを意味するＸＯＰ［３］信号（ｒｑｉｎ３＜３＞信号）と、ｉｄｈｉｔ＿ｃａｓ＿ｏｔｈｒ信号をナンド（ＮＡＮＤ）論理演算させその出力が‘ロー’となるとき、クロックイネーブル（ｔｃｌｋ＿ｅｎ）を‘ハイ’にする方式に具現し、リードやカレントコントロール命令でない場合はクロック（ｔｃｌｋ）信号が動作しないようにしたため、カレント消耗を減少させることができる効果がある。
【図面の簡単な説明】
【図１】従来技術に係るラムバスＤＲＡＭのＣＯＬＣパケット構造図である。
【図２】従来技術に係るラムバスＤＲＡＭのＣＯＬＸパケット構造図である。
【図３】従来のクロックイネーブル（ｔｃｌｋ＿ｅｎ）信号発生回路図である。
【図４】従来技術に係るラムバスＤＲＡＭのＣＯＬパケットの動作タイミング図である。
【図５】本発明に係るラムバスＤＲＡＭのクロックイネーブル（ｔｃｌｋ＿ｅｎ）信号発生回路図である。
【図６】本発明に係るラムバスＤＲＡＭのＣＯＬパケットの動作タイミング図である。
【符号の説明】
１００                  入力信号検出部
２００                  出力信号保持部
３００                  出力信号制御部
４００                  信号発生部
ＮＡ４、５、９、１０        ＮＡＮＤゲート
ＮＡ１、２、３、６、７、８  ＯＲゲート
ＦＦｎ                      フリップフロップ
【図１】
0004272807.tif 000002
【図２】
0004272807.tif 000003
【図３】
0004272807.tif 000004
【図４】
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【図５】
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【図６】
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