(57)【特許請求の範囲】
【請求項１】
単一供給電圧レール及び接地レールへ接続している集積回路であって、ある数の細分化ブロックに形成されているフローティングゲートメモリセルからなる第一マトリクスが設けられており、各ブロックは前記セル内に格納可能な情報を読取り、プログラム及び消去するためにアドレスデコーディングの夫々の階層的構造によってアクセスされる複数個のワード線及びビット線によって個別的に選択可能なある数のビットのある数のワードに構成されており、あるブロックに属する全てのセルは分離用埋込領域によって及び周辺分離領域によって閉じ込められている半導体基板の領域内に実現されており前記分離埋込領域及び周辺分離領域は、両方とも前記基板の閉じ込められた領域の導電型と反対の導電型であり、フローティングゲートメモリセルからなる第二マトリクスがある数の細分化ブロック内に形成されており、各ブロックは前記セル内に格納可能な情報を読取り、プログラムし且つ消去するためにアドレスデコーディングの夫々の階層的構造によってアクセスされる複数個のワード線及びビット線によって個別的に選択可能なある数のビットのある数のワードに構成されており、あるブロックに属するセルは分離用埋込領域によって及び周辺分離領域によって閉じ込められている前記半導体基板の１つの領域において実現されており、前記分離埋込領域及び周辺分離領域は、両方とも、前記基板の前記閉じ込められた領域の導電型と反対の導電型であり、前記供給電圧と同一の極性の第一のブーストした電圧を発生する少なくとも１個の第一電荷ポンプ回路が設けられており、前記供給電圧の符号と反対の符号の電圧を発生する少なくとも１個の第二電荷ポンプ回路が設けられており、
前記第二マトリクスにおいて、前記情報は頁で編成され、各頁は前記マトリクスの細分化の前記ブロックの１つの１行のメモリセル内に包含されており、前記第二の階層的構造が前記ブロックの選択した行の全てのセルのワード線をアドレスし前記行の単一のセルを選択する列デコータと共同する行デコーダを有しており、前記単一の供給電圧の反対の極性の前記第二のブーストした電圧が消去フェーズ期間中に前記行デコータによって選択された単一のワード線へ印加されて前記第一のブーストした電圧を前記ブロックの全てのセルの共通ソースへ且つ前記ブロックの全てのセルを包含する前記基板の分離された領域へ印加することによって前記情報を頁消去し、
１つ又はそれ以上の行又は頁が消去された後に前記ブロックの消去されなかった行の論理０情報を包含する各セルのプログラムされた状態を確認し、前記基板の前記閉じ込められた分離領域及び前記ブロックの全てのセルの共通ソースを接地電圧に維持しながら先に存在するプログラムした状態を確認するために一度に１つ又はそれ以上のビット線へ前記供給電圧を且つ一度に１つのワード線へ前記第一のブーストした電圧を印加する論理回路が設けられている、
ことを特徴とする集積回路。
【請求項２】
請求項１において、前記第二の頁消去可能且つ再プログラム可能なマトリクスの細分化の各ブロックの最大寸法が、前記消去、１つ又はそれ以上のセル行の再書込及び前記ブロックの消去しなかった行の全てのプログラムしたセルのプログラミング状態の確認を実施するために許容される時間によって専ら制限されていることを特徴とする集積回路。
【請求項３】
請求項１において、前記補助回路がバイト又はワード消去可能性及び再書込可能性を実現するために前記第二マトリクスの１つのブロックの１行のセルのものに対応するバイト又はワード容量を有するＳＲＡＭレジスタを有していることを特徴とする集積回路。
【請求項４】
請求項１において、前記単一の供給電圧と同一の符号の第三のブーストした電圧を発生する第三電荷ポンプ回路が設けられており、前記第三のブーストした電圧はプログラムされているセルのプログラムされている状態を確認するために選択された行の一度に１つ又はそれ以上のビット線へ印加されることを特徴とする集積回路。
【請求項５】
請求項１において、前記供給電圧と反対の符号の第二電圧を発生し且つそれをＥＥＰＲＯＭ機能でメモリの１つのブロックのプログラミング又はプログラミングの確認の頁毎のフェーズ期間中に前記基板へ印加させる第四電荷ポンプ回路が設けられていることを特徴とする集積回路。
【請求項６】
請求項１において、フラッシュＥＰＲＯＭブロックをプログラムするために使用される前記第一供給電圧よりも一層高い電圧の第三供給レールが設けられていることを特徴とする集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、頁消去可能なメモリブロックのフラッシュＥＰＲＯＭメモリを包含するか又は付加的な処理段階を必要とすることなしに単一の供給源を具備するフラッシュＥＰＲＯＭメモリの通常の製造プロセスと完全に互換性即ち適合性を有する態様で実質的にＥＥＰＲＯＭメモリのハードウエア機能を具備する集積回路に関するものである。
【０００２】
【従来の技術】
ターンオンスレッシュホールドを変化させるために電界効果トランジスタ（セル）の分離した（フローティング）ゲート内に電荷をトラップすることの原理に基づく非揮発性メモリの開発は、集積化したシステムの寸法が小さいこと、速度及び低電力消費であることのレベルを益々増加させる上で従来においても又現在においても極めて重要である。
【０００３】
このようなメモリの開発は、同時に適切な製造技術を開発すること、及びしばしばセルの完全な構成体（トランジスタ）のゲート誘電体をも構成する分離用誘電体を介してフローティングゲート内に電荷を注入するために実際的に使用することが可能な物理的なメカニズムと深く結びついている。関連性のメカニズムとしては、
※比較的低い酸化物層の場合に動作し且つ強い電界を必要とする所謂ファウラ・ノルトハイム（ＦＮ）トンネル動作メカニズム；
※比較的薄い酸化物層及び比較的低い電界の場合に動作し電荷を維持するために重要であり、非揮発性メモリにおけるゲート酸化膜スケーリングのより低いレベルを確立する直接トンネル動作メカニズム（ＤＴ）；
※電気ストレスによって形成される誘電体内の電荷トラップによって助けられ且つ多数回のプログラミング即ち書込及び消去サイクルが行われるＥＥＰＲＯＭセル及びフラッシュセルにおける電荷損失の主要なメカニズムを表すトンネル動作メカニズム（ＩＮ）；
※充分な範囲の誘電体厚さ及び電界強度にわたって動作するホットチャンネルキャリア注入メカニズム、
等である。
【０００４】
勿論、上述したメカニズムは、最後のものを除いて、フローティングゲートから電荷を抽出するため、即ちセルを消去するためにも理論的に使用することが可能なものであるが、電圧レベルはセルの物理的・電気的構造と適合性を有するものでなければならない。フローティングゲートの充電及び放電メカニズムは、メモリセル及びオーバーヘッド回路の構造、特に書込、読取及び究極的にはメモリの消去回路に関して影響を与え、読取りのために必要とされる条件の他に、メモリ内に格納するデータのプログラミング及び究極的に消去のために必要な電圧及び電流レベルの個別的な精密な条件を必要とすることが明らかである。
【０００５】
所謂ＥＰＲＯＭメモリの場合におけるようにメモリ全体を再プログラムすることの必要性なしに単一の「ワード」（ここでは、例えば８，１６，３２等のある数のビットから構成される情報単位を表すことを意図している）だけメモリの内容を変更させることの必要性、従って、他のメモリセルの情報内容を変化させることなしにある選択したセルを消去することの必要性は、所謂ＥＥＰＲＯＭ又はＥ2ＰＲＯＭセル、即ち電気的に消去可能プログラム可能リードオンリメモリを開発することとなった。典型的に、フローティングゲートを充電し且つ究極的にその中に格納されている電荷を放電させるために制御ゲートと容量結合しているフローティングゲート及び半導体基板をバイアスすることの必要性に関連している問題は、薄いトンネル動作酸化膜を介して基板のドレイン領域とフローティングゲートとの間の容量結合ゾーンを設けることによって満足されている。このようなトンネル動作用ウインドウを介して、消去フェーズ及びプログラミングフェーズの両方の期間中に分離されているゲートからドレイン領域の電子の流れが、１つの極性又は反対の極性の充分に高い電圧を印加することによって所謂ファウラ・ノルトハイムトンネル動作メカニズムによって発生する。
【０００６】
公知の如く、ＥＥＰＲＯＭメモリのバイト毎の消去可能性は、メモリセルマトリクスの寸法を犠牲にしており、これらのセルは各セルと関連して選択トランジスタを組込むことを必要としているので、同一の製造技術の場合にＥＰＲＯＭセルの３倍乃至４倍の大きさである。公知のＥＥＰＲＯＭメモリの製造プロセスは、ＥＰＲＯＭプロセスよりも著しく複雑であり、且つＥＥＰＲＯＭメモリは電圧倍増器を組込むことのみならずより複雑なオーバーヘッド回路を必要とする。
【０００７】
製造技術の改良により１００Åよりも著しく小さい酸化膜の平均厚さへ、欠陥が発生しないことを信頼性を持って確保しながら分離されているゲートと単結晶シリコン基板との間の絶縁用酸化膜の最小厚さを更に減少させることが可能とされている。
【０００８】
誘電体との界面における電位障壁に打ち勝つことが可能であり、その後に電界によってフローティングゲートに向かって吸引される高エネルギ（ホット）エレクトロンからなる電流をシリコン内に発生させるのに適した強い電界をセルのチャンネル領域内に発生させるために、ゲート電極（制御ゲート）を充分に高い正の電圧（例えば、１２Ｖの程度）及びドレインを約６Ｖの電圧でバイアスさせることによって、分離したゲート内へホットチャンネルエレクトロンを注入されるメカニズムを介してフラッシュセルをプログラムすることが可能である。
【０００９】
ゲート誘電体の厚さが極めて薄いので、他方の電極を接地に位置しながら比較的高い電圧（製造技術に依存して最大で１２Ｖ）をソースへ印加することによって、フローティングゲートへ注入されるエレクトロン即ち電子はファウラ・ノルトハイムトンネル動作メカニズムに従ってその薄い誘電体を横断し且つメモリの消去フェーズ期間中にソース領域において「放電」することが可能である。
【００１０】
ＵＶ光へ露光させるためにプリント回路基板から脱装することなしにメモリ装置を電気的に消去することの可能性はＥＰＲＯＭメモリの最も厳しい問題を解消している。このような制限を解消することによって、ＥＰＲＯＭメモリの全ての本質的な利点、例えば極めて小型であること、速度及びとりわけ低コストであることは極めて広範な適用分野を広げている。一方、通常、フラッシュメモリはブロック消去可能なものであるために、消去フェーズ期間中に、他のものよりもより速い幾つかのセルが過剰消去され且つ負のスレッシュホールド電圧をとる可能性がある。メモリセルは選択トランジスタを有しているものではないので、このように過剰消去されたセルが存在することは読取エラーを発生させる。実際に、読取フェーズは、他の全てのワード線を接地した状態で選択したワード線へ正の電圧を印加し且つ選択したビット線によって吸収される電流を検証することによって行われ、過剰消去されたセルはそのワード線が接地されている場合であっても電流を供給し、同一のビット線のその他の全てのセルが「０」としてプログラムされている場合であっても「１」として読取らせる。このために、フラッシュメモリの消去プロセスは本質的に臨界的なものであり且つ、通常、セルの幾つかを不本意に過剰消去することを回避するために、メモリの全てのセルの消去を完了するまで一連の消去バイアスパルスとそれに続く検証とによって実施される。
【００１１】
消去フェーズを完了すると、選択トランジスタが設けられており消去されたセルの読取電流はセルのスレッシュホールド電圧によるものではなく選択トランジスタによって供給することの可能な電流によって決定されるＥＥＰＲＯＭセルの場合と異なり、個々のフラッシュＥＰＲＯＭセルは一様及び一定でないスレッシュホールド電圧値を取り、それはある変動範囲内にある。換言すると、セルのスレッシュホールド値にはバラツキがあり、そのバラツキの範囲は製造プロセスのパラメータに関連している。このようなセルのスレッシュホールド値のバラツキはメモリのオーバーヘッド回路によって考慮されるものでなければならない。
【００１２】
このフラッシュＥＰＲＯＭメモリの欠点を解消するために、特定のセル構造が提案されおり、その場合に、メモリの各制御ゲート線（ワード線）はその行のセルの関連するフローティングゲート上のその幅の一部に対してのみ上側に存在しており（それは容量結合されている）、一方他の部分は各々がその行の夫々のセルの構造と関連している複数個の選択トランジスタのゲートを構成している。このように、寸法が小型であることを犠牲するものであるが、１個の選択トランジスタが各セルと関連しており、従ってメモリアレイの消去が実施されると全てのセルのスレッシュホールド値は実質的に一様なものとなる。この技術は１９８７年２月２５日のＩＥＥＥ国際ソリッドステート回路会議において発表されたＧｅｏｒｇｅ  Ｓａｍａｃｈｉｓａ、Ｃｈｉｅｎ−Ｓｈｅｎｇ  Ｓｕ、Ｙｕ−Ｓｈｅｎｇ  Ｋａｏ、Ｇｅｏｒｇｅ  Ｓｍａｒａｎｄｏｉｕ、Ｔｉｎｇ  Ｗｏｎｇ、Ｃｈｅｎｍｉｎｇ  Ｈｕによる「二重ポリシリコン技術を使用した１２８ＫフラッシュＥＥＰＲＯＭ（Ａ  １２８Ｋ  Ｆｌａｓｈ−ＥＥＰＲＯＭ  ｕｓｉｎｇ  Ｄｏｕｂｌｅ  Ｐｏｌｙｓｉｌｉｃｏｎ  Ｔｅｃｈｎｏｌｏｇｙ）」という題名の文献において記載されている。
【００１３】
フラッシュＥＲＰＲＯＭメモリの低コスト、速度及び小型性にも拘わらず、頻繁に変更される（アップデートされる）ことを必要とするデータを格納するフラッシュＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリブロック（典型的に、より低い容量のもの）と関連付けることを必要とするこのようなメモリの幾つかの特定の適用例が存在している。
【００１４】
これらの条件は、通常、永久的な態様で格納されるデータの小さい部分のみが頻繁にアップデートされることが必要であるに過ぎず、一方大部分のデータは時間と共に変化しないものとされているか又は比較的長い期間においてのみ修正されるか又は例外的なイベントの場合にのみ修正されるものであるシステムにおいて通常発生する。この種類の状況は自動制御、調整、自己診断システムの分野においては一般的なことであり、該システムは自動車産業及び同様の産業において益々使用されており、その場合に、ある動作パラメータ等の値のテスト、維持、修正に関して周期的にデータを修正／アップデートすることが必要である。
【００１５】
ブロック消去可能なフラッシュＥＰＲＯＭメモリはこれらの市場の要求を満足するために提案されている。これらの技術のうちの１つによれば、メモリのブロック消去の可能性は、ソース線（拡散部）をセグメント化し、ソース線の異なる部分又はセグメントが相互接続態様で接続される更なる次数のメタリゼーション線を実現し、且つ消去すべきメモリブロックを選択するための付加的なデコーダによって得られている。このような技術は米国特許第５，２８９，４３２号に記載されている。
【００１６】
これらのシステムは最適な方法でユーザの異なる条件を満足するのには本質的に柔軟性がなく、且つメタリゼーションレベルの数が増加されており且つ同一のレベルの線の間での交差点において多数の「クロスオーバー」を実現することのために、メモリのレイアウトを著しく複雑なものとさせることを暗示している。多くの場合において、同一のチップに典型的により容量の大きいフラッシュＥＰＲＯＭメモリを包含しており、従って２つの別個のメモリ装置を使用することの必要性を回避しており、適切な寸法のＥＥＰＲＯＭメモリブロックを実現することによって最適な方法でユーザの要求を満足することが可能である。
【００１７】
構造的な差及びオーバーヘッド回路の電圧レベル及び電流能力の点での異なった条件のために、同一の装置においてフラッシュＥＰＲＯＭメモリとＥＥＰＲＯＭメモリとを互換性を持って集積化することの困難性は公知である。互換性即ち適合性の問題は、単一供給源製造プロセスの場合により顕著であり、従って、プログラミング（書込）フェーズ及び消去フェーズ期間中に必要とされる比較的高い電圧を発生するために電荷ポンプ回路及び電圧倍増器をメモリ装置上に集積化させることを必要とする。
【００１８】
必要に応じて製造プロセスを複雑なものとさせ（多数の付加的なマスキングステップを使用することにより）及び必要とされる場合に２つの異なるメモリの書込、読取及び消去フェーズ期間中に必要とされる異なる電圧を発生するための回路を複製し又は多数設けることによって互換性の問題が解消されると仮定する場合であっても、このような複雑なプロセスの歩留まり、従って装置コストは落胆するようなものである。擬似ＥＥＰＲＯＭ性能（装置機能性）を提供する解決であっても、異なるサポート上のデータを瞬時にシフトさせ、前に消去したフラッシュＥＰＲＯＭメモリ内においてそれらを補正又はアップデートし且つ再書込することに基づくソフトウエア方法を使用することによってフラッシュＥＰＲＯＭメモリを実質的に実現するものであるが、システムマイクロプロセサに対して必要とされるかなりの時間の点で厄介なものである。本願出願人の欧州特許出願ＥＰＡ０７０４８５１号において、ＥＥＰＲＯＭメモリ互換性フラッシュＥＰＲＯＭが記載されている。この欧州特許出願に開示されている発明によれば、通常のメモリアーキテクチャに従って複数個のワード線及びビット線を介して個別的に選択可能（プログラミング及び読取フェーズ期間中に）な行及び列の形態で編成したフラッシュＥＰＲＲＯＭセルマトリクスを使用することによってバイト毎に消去可能なメモリ（ＥＥＰＲＯＭ）が実現されている。
【００１９】
セルをプログラミング（書込）及び消去するメカニズムは通常のフラッシュＥＰＲＯＭセルのものと同じであり、即ち、プログラミングフェーズにおいては、ドレイン拡散部に近いゾーンにおいて行われるセルのフローティングゲートへのチャンネル領域からのホットエレクトロンの注入メカニズム、及び消去フェーズにおいては、ソース領域上のフローティングゲートのオーバーラップゾーンにおいて行われるファウラ・ノルトハイムトンネル動作メカニズムである。メモリのバイト毎の消去可能性は、バイト選択トランジスタを有する補助バイト選択構造を実現することによって与えられ、その電流端子は共通してあるバイトを構成するマトリクスの１つの行のセルのソースが接続しており、且つ他方の電流端子はオーバーヘッド回路によって個別的に選択可能な複数個のソースバイアス線の夫々の線へ接続している。マトリクスの同一の行に沿って配列されている全てのバイト選択トランジスタは、それらのゲートはメモリマトリクスの同数のワード線における複数個の選択線の夫々の線を介して共通的に駆動される。
【００２０】
バイト消去動作は、消去すべき選択されたバイトのメモリセルのソースへ直列接続されているバイト選択トランジスタを介してバイアスすることによって行われ、該セルのソース及び相対的ワード（その行の全てのセルの制御ゲート）は該セルのフローティングゲートからそれらの夫々のソース領域へ電子のＦＮトンネル動作電流を発生するのに適した電圧が与えられ、一方該電圧を分割する。実際に、ワード線に対して同一のワード線の他の選択されなかったメモリセル上にソフト消去動作減少を発生させるのに不充分な値を有する負の電圧を印加し、一方、選択トランジスタを介してソースへは「相補的な」正の電圧、即ち制御ゲートへ印加されるべき負のトンネル動作用電圧の絶対値と比較した場合に比例的に減少される電圧（フローティングゲートセル構造の容量比で乗算される）を印加する。消去フェーズ期間中に、セルのドレインは接地させるか又はフローティングのままとすることが可能である。
【００２１】
フラッシュセルのコンパクト性を向上させながら製造技術における継続する改善は、一方において、メモリブロックの消去動作が隣接するブロック内のデータを消失させることがないように、分離タブ（所謂、トリプルウエルアーキテクチャ）において互いに分離されている個別的に消去可能なブロックにおいて全体的なフラッシュメモリの分離を必要とさせる。細分化ブロック（マトリクス細分性）の寸法は分離構造を設けるために必要とされるシリコン面積の増加と記録されているデータのリフレッシュ動作を必然的に包含せねばならない消去動作に対して必要な時間との間の妥協を元にして確立される。この別個のタブ内に実現されている電気的に分離されたブロック内に分割されている更なるコンパクト即ち小型なマトリクスアーキテクチャに向けての進化は、あるフラッシュメモリブロックの全てのセルのチャンネル領域をホイストするタブを正バイアスし該タブを隣接するタブから電気的に分離する可能性のために、フラッシュメモリセルを消去するためにセルソース領域上のフローティングゲートの適宜のオーバーラップゾーン上でファウラ・ノルトハイム（ＦＮ）トンネル動作メカニズムの代わりにフローティングゲートから該セルのチャンネル領域へのトンネル動作（ＦＮ）メカニズムを使用することを可能とする。更に、チャンネル消去動作は吸収される電流を減少させることを暗示し、且つ傾斜ソース結合の必要性を取除いているのでセルのゲート長をスケールダウンすることを可能としている。このようなチャンネル・ゲート手法に従うソース・ゲート種類の代わりにファウラ・ノルトハイムトンネル動作技術による消去動作態様の変化は、前述した欧州特許出願ＥＰＡ０７０４８５１号に記載されている技術的解決方法を動作不能なものでないとしても、少なくとも製造プロセスにおいての重要なる変化及び付加的なマスクを使用することを必要とし、その後者は２つの実質的に異なる種類のメモリセルの性能を最適化し、従って、夫々の製造プロセスからのある逸脱を導入する。
【００２２】
製造プロセスの技術的な進化が、フラッシュＥＰＲＯＭメモリ装置のスタンダードな製造プロセスと完全な互換性即ち適合性を有する態様でハードウエアを介してＥＥＰＲＯＭメモリ機能を実現する目的を再び提案していることは自然の成り行きである。
【００２３】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、新世代のフラッシュＥＲＰＯＭメモリ装置のスタンダードの標準プロセスと完全に互換性即ち適合性を有する頁消去可能なＥＥＰＲＯＭを実現する技術を提供することを目的とする。
【００２４】
【課題を解決するための手段】
頁毎のＥＥＰＲＯＭ機能（消去機能）で、１頁が分離されているタブ内において実現されているメモリブロックの単一の行の情報内容と一致している点は、一時的な格納バッファを使用する必要性なしにハードウエアを介して実現することが可能である。バイト毎に消去可能であることを必要とする適用例においては、単一の頁に制限されている容量のバッファレジスタ（典型的に、ＳＲＡＭレジスタ）を使用することが必要である。
【００２５】
実質的に、本発明は、フラッシュＥＲＰＯＭメモリブロックを消去するために使用される技術と比較した場合にＥＥＰＲＯＭメモリブロックを消去する異なる技術を使用することに基づいており、それは、レイアウトに関する限り、有益的なことにほぼ同一である。
【００２６】
２つの異なる種類のメモリブロックに属するセルに対する消去メカニズムが同一であるが、夫々のオーバーヘッド回路は２つの種類のブロックに対して異なるものである。フラッシュＥＰＲＯＭメモリブロックの全てのセルは、典型的に、基板（１つのブロック内に含まれる全てのメモリセルに共通な分離された本体領域）ヘ、該セルの共通ソース及びドレインの端子へ正の電圧を印加し、且つＥＥＰＲＯＭメモリブロックの場合には全てのワード線へ負の電圧を印加することによって一体的に消去されるが、該負の電圧は消去されるべきセルのうちの単一のワード線へ印加される。このように、ＥＥＰＲＯＭブロックの全ての他の行のセル内に記憶されているデータは失われることはない。
【００２７】
ＥＥＰＲＯＭブロックの各行が編成されたデータの１頁と一致する場合には、バッファとしてＲＡＭレジスタを必要とすることなしに頁毎の消去動作のＥＥＰＲＯＭ機能を実現することが可能である。
【００２８】
一方、特定のアプリケーションがバイト毎の消去可能性を必要とする場合には、ＥＥＰＲＯＭブロックの各行の上に存在するセルの数と同一のセルの数によって構成されるＲＡＭバッファレジスタで充分である。
【００２９】
本発明方法によれば、バイト毎の又は頁毎のアップデート動作は選択した行（頁）の消去動作及び再書込動作に制限されるものではない。実際に、ＥＥＰＲＯＭブロックの他の行は１つ又は幾つかの行を順番に消去動作する期間中にその中に格納されているデータを失うものではないが、それらは共通基板の正の電圧でのバイアス動作によって電気的ストレスを受ける。消去動作及び再書込動作サイクルによって発生されるこのようなストレスはデータ損失を発生する場合があり、特に、「０」のデータ損失、即ち論理０情報内容を有するセルの「プログラムされた」状態の劣化を発生する。不当な損失に対処するために、ＥＥＰＲＯＭブロックにおける各バイト毎の又は頁毎の消去動作及び再プログラミングサイクルの後に、該ブロックの全てのゼロは、消去動作及び究極的な再書込動作が行われなかった全ての頁（行）の全てのバイトを読取且つ再書込することによって再確認される。
【００３０】
ゼロリフレッシュ動作は特定の適用例において許容可能な最長の消去時間を考慮して、ＥＥＰＲＯＭブロックが有することの可能な最大寸法を支配する。
【００３１】
ＥＥＰＲＯＭブロックに対して許容される消去時間は、通常、フラッシュＥＰＲＯＭブロックの消去電圧に対して通常必要とされるものよりも約１桁低いものであるので、フラッシュＥＰＲＯＭにおいて使用されているものよりも一層高い電圧をオプションとしてＥＥＰＲＯＭブロックにおいて使用することが可能であり、更に、より有益的な容量比を有するセルを消去処理の速度を向上させるためにＥＥＰＲＯＭブロックにおいて使用することが可能である。
【００３２】
本発明のメモリアーキテクチャの上に示した特徴が共存する結果は、「細分性」、即ちフラッシュメモリ部分とＥＥＰＲＯＭメモリ部分の両方が分割されている「トリプルウエル」分離型ブロックの寸法が１つの消去再プログラミングサイクル（全体的なメモリブロックのゼロをリフレッシュする動作を含む）を完成するのに必要な時間によって確立される最大制限に到達するまで著しく粗いものとすることが可能であるという点である。ゼロリフレッシュ動作を使用することによって過剰に細かいものではない細分性を使用することの可能性は、より臨界性の少ないレイアウトとすることを可能とし且つ優れた信頼性を確保しながら著しくコストを減少させる。
【００３３】
特に、二重機能性が同一の装置において得られ、２つのタイプのメモリブロックの寸法（格納容量）が異なる可能性を除いて、フラッシュＥＰＲＯＭ機能性を有するブロックとＥＥＰＲＯＭ機能性を有するブロックの両方に対して電気的な観点から実質的に同一のままであるメモリセルのレイアウトを有するものである。ＥＥＰＲＯＭ機能性の実現は、分離構造の数をコストの観点からは許容不可能なレベルのものとさせる単一の頁によるか又は単一バイトによる「細分性」（セルの分離されたブロックの寸法）を課すものではない。
【００３４】
【発明の実施の形態】
比較目的のために、図１において、集積回路の構造的詳細の最小画定幅が０．３５μｍである市販されている装置の一般的な製造プロセスに従うフローティングゲートフラッシュメモリセルの構造と、最小画定幅が０．２５μｍに減少されている更なる技術的に洗練されている将来市販される装置のフローティングゲートフラッシュメモリセルの構造が夫々概略的に示されている。次世代セルの構造においては、ソース及びドレイン拡散Ｓ及びＤの深さ及びゲート誘電体の厚さ及びフローティングゲートＦＧと制御ゲートＷ（ワード線）との間のポリ間誘電体の厚さは比例的に減少されている。
【００３５】
フラッシュメモリアレイを複数個のセクタ又はブロックへ分割することの必要性は、単一の装置の格納（記憶）容量がより大きい場合に増加する。その分割は、所謂二重ウエル構造を形成することによって半導体基板の他の領域から電気的に分離されているウエル領域Ｂ（セルの共通本体）内部にブロックの全てのセルを構成することによってより差し迫ったものとなりより効果的なものであり、その場合に、Ｂ領域は基板の導電型と同一であり領域Ｂの導電型と反対の導電型の分離領域ＩＳＯによって残りの基板から電気的に分離される。
【００３６】
例示的な目的のために、単一のセルの構造を基板の分離したＢ領域内に示してあるが、実際には、各分離領域内側に、格納可能なデータのある容量のメモリブロックを構成するためにセルの行及び列のマトリクス又はアレイにおける標準的な態様で編成されたある数のメモリセルが形成される。
【００３７】
比較目的のために、夫々の消去及び書込技術を図２に示してある。電圧値は例示的なものであって、ある０．３５μｍ製造技術及びある０．２５μｍ製造技術との互換性即ち適合性を反映している。
【００３８】
図２の技術を比較することによって理解されるように、現在の０．３５μｍライン幅の装置においては、基板は書込フェーズ及び消去フェーズの期間中の両方において接地電圧ＧＮＤに維持されるが、０．２５μｍライン幅の新しい装置の場合には、メモリブロックの分離が該ブロックのセルの本体領域Ｂを正の電圧でバイアスすることを可能とさせる。
【００３９】
消去フェーズ期間中に本体領域をこのような正の電圧でバイアスすることは、ワード線ＷをフローティングゲートＦＤに対して、従って、セルのチャンネル領域に対して容量結合させるデリケートなポリ間誘電体層に発生する電気的ストレスを好都合に再分布させることを可能とし、該誘電体を介しての電荷転送プロセスの適切な速度を確保している。
【００４０】
電荷転送メカニズムは両方の場合において同じままであり、即ち、書込フェーズにおけるフローティングゲートＦＧ内への電荷注入メカニズムはチャンネルホットエレクトロン（ＣＨＥ）を介してのものであり、一方書込フェーズにおいては、フローティングゲートＦＧの放電メカニズムはファウラ・ノルトハイウム（ＦＮ）トンネル動作メカニズムである。然しながら、０．２５μｍ技術構造に対するアルゴリズムの場合には、電荷転送はセルチャンネル領域を介してフローティングゲートＦＧから発生し、一方、０．３５μｍ技術構造の場合には、それはフローティングゲートＦＧからソース領域Ｓへ発生し且つフローティングゲートＦＧの端部の充分下側に拡散分布を横方向に拡大させるために二重拡散ソースを必要とする。
【００４１】
０．２５μｍ技術の書込フェーズを記述するアルゴリズムは、領域Ｂを接地電圧に維持する代わりに約−１Ｖの負の電圧を領域Ｂヘ印加し、従って多少修正した態様で、制御ゲート（ワード線）Ｗ及び相対的ビット線（ドレイン）ヘ印加される電圧を分割することによって更に改善することが可能である。
【００４２】
実際に、ブロックの全てのセルの共通基板領域へ比較的小さな負の電圧を印加し、且つビット線（ドレイン）ヘ印加される電圧及びワード線（制御ゲート）ヘ印加される電圧を等しい量だけ減少させることによって、フローティングゲートＦＧにおける電荷注入のメカニズムは高速化され、従ってプログラミング時間を減少させることが判明した。
【００４３】
図２の夫々の技術において、セルに対する書込電圧の２つの概略的な印加技術が示されている（そのうちの１つは括弧内）。
【００４４】
本発明の基本的な側面によれば、単一メモリ装置はフラッシュＥＰＲＯＭ機能性を有するフローティングゲートメモリセルからなる第一マトリクスを包含しており、それはマトリクスの細分化のある数のブロックに従来技術によって実現されており、各ブロックは、従来のアーキテクチャの夫々の階層的アドレスデコード構造によって選択された複数個のワード線及びビット線を介してアドレスされるある数のビットからなるある数のバイトに編成されている。この装置は、従来のタイプの階層的アドレスデコード構造によって選択される複数個のワード線及びビット線を介してアドレスされるある数のビットのある数のバイトに各ブロックが編成されているある数のマトリクス細分化ブロックに実現されているＥＥＰＲＯＭ機能性を具備するフローティングゲートメモリセルからなる第二マトリクスを包含している。
【００４５】
少なくとも電気的観点から、各分離されたブロックの行及び列におけるセル及びその構成は実質的に同一であり、従って、完全に製造プロセスの点で互換性を有している。
【００４６】
レイアウトもフラッシュＥＰＲＯＭ機能性を及びＥＥＰＲＯＭ機能性を夫々有するメモリセルからなる２つのタイプのブロックにとって実質的に同様であり、且つ補助アドレス回路も実質的に同様である。好適には、これらの回路は、図３において一般的な態様で示した技術に従って、メインのワード線からローカルの行デコーダへ及び同様にメインのビットデコーディングからローカルのコラムデコーティングへカスケードデコード動作を行う所謂階層的タイプのものである。
【００４７】
単一セルをアドレスするための階層的デコーティング回路の詳細な説明は本発明の基本的な側面の完全な例示のために必要なものではなく、且つ当業者に公知の如くメモリマトリクスのセルをアドレスするための効率的な回路を実現する主題に関しては豊富な文献が存在している。フラッシュＥＰＲＯＭ機能性を有するメモリブロックにおいて及びＥＥＰＲＯＭ機能性を有するメモリブロックにおいて記憶されているデータの消去、書込及び読取アルゴリズムの条件を満足する限り、任意のアドレスアーキテクチャを本発明装置において使用することが可能である。
【００４８】
本発明の好適実施例によれば、ＥＥＰＲＯＭ機能性は、ＥＥＰＲＯＭ機能性を有するメモリマトリクスにおける情報を頁に編成することにより完全にハードウエアを介して得られ、各頁の情報内容は１つのブロックの複数個のメモリセルからなる単一の行内に包含される。相対的な階層的デコーティング構造が、消去フェーズ期間中に消去すべき情報の頁に対応するブロックの単一のワード線を選択することが可能な行デコーダを有しており、該ブロックのその他の頁（行）内に包含される情報は不変のまま残存させる。
【００４９】
次の２つの表はフラッシュＥＰＲＯＭメモリブロック及びＥＥＰＲＯＭブメモリロックの書込及び消去性能を示している。
【００５０】
【表１】
0004330057.tif 000002
【００５１】
【表２】
0004330057.tif 000003
【００５２】
第一のオプション及び別のオプション（括弧内に示された電圧）に従う電圧値は完全に例示的なものであって、現在の製造技術に基づく実際に好適な値に対応している。当然、電圧値の選択に依存して、外部印加供給電圧から異なる電圧を発生するために専用の適宜の電荷ポンプ回路が使用される。
【００５３】
２つのタイプのメモリブロックに対するバイアス条件を比較することによって、ＥＥＰＲＯＭブロックの他の頁に書込まれている情報を不変のままとしながら、消去すべきデータの頁に対応する単一の行のワード線（制御ゲート）ヘ負の電圧を印加するために夫々の行デコーダによって行が個別に選択されるＥＥＰＲＯＭ機能性を有するメモリブロックの消去アルゴリズムを除いて、これらの技術は実質的に同一である。
【００５４】
消去すべき行の選択は、ローカルな行デコーダ回路によって行われる。例えば、デコーダ回路は「ブロックの行サブグループの選択的消去が可能なフラッシュＥＥＰＲＯＭメモリ装置用の行デコーダ（Ｒｏｗ  ｄｅｃｏｄｅｒ  ｆｏｒ  ａＦＬＡＳＨ−ＥＥＰＲＯＭ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ｗｉｔｈ  ｐｏｓｓｉｂｉｌｉｔｙ  ｏｆ  ｓｅｌｅｃｔｉｖｅ  ｅｒａｓｉｎｇ  ｏｆ  ａ  ｒｏｗ  ｓｕｂｇｒｏｕｐ  ｏｆ  ａ  ｂｌｏｃｋ）」という名称の同一出願人の出願による１９９７年１１月２６日に出願した特許出願ＥＰ９７８３０６２５．６に記載されている構造を有することが可能である。
【００５５】
勿論、本発明に基づく場合であっても、より多くの行又は頁の情報を同時的消去のために選択することが可能である。
【００５６】
本発明方法の基本的に側面に基づけば、ＥＥＰＲＯＭマトリクスの細分化のあるブロックの１つ又はそれ以上の行の消去動作は、論理０を有しているブロックの全てのメモリセルの「プログラムされている」状態の確認即ちリフレッシュ動作によって完了され、該ブロックの消去されないセルのプログラムされた状態が劣化する可能性を取除いている。消去されなかったセルのプログラミング状態の段階的な劣化のために情報が失われる可能性、即ちそのブロックの１つ又はそれ以上の行の消去動作期間中に被る繰返しの電気的ストレスのためにプログラムされているセルのフローティングゲートの電荷の部分的な喪失は実効的に防止される。
【００５７】
１つ又はそれ以上の頁のデータの消去動作の終わりにおいてブロックの全ての消去されない頁におけるゼロ確認即ちリフレッシュ動作は、消去されない頁の全てのバイトを読取り且つ論理０を有する全てのセルを書込むことによって実行される。
【００５８】
ブロックの全ての０を確認することに制限されているこのようなリフレッシュ動作は、明らかにある時間を必要とし、それは該ブロックの１つ又はそれ以上の行（頁）の消去動作によって取られる時間へ加えられ、消去動作のために必要な全体的な時間を与える。
【００５９】
この全体的な消去時間に課される制限は、各ＥＥＰＲＯＭブロックの最大寸法を決定する唯一の拘束条件となる。
【００６０】
実際に、このタイプのメモリ装置の通常の適用の場合には、消去動作の全体的な時間拘束条件は数ミリ秒の程度であることを考慮すると、ブロック内のＥＥＰＲＯＭ機能性を有するメモリ部分即ちマトリクスを数キロバイト（Ｋｂｙｔｅ）の寸法で実現することが可能であり、即ち従来のアプローチの場合におけるように単一頁細分性と比較して、経済的な犠牲が著しく低い細分性である。
【００６１】
図６はフラッシュＥＰＲＯＭマトリクス６００ＡとＥＥＰＲＯＭマトリクス６００Ｂの両方を包含する本発明の集積回路の１例のブロック図を示している。これらのマトリクスの各々は、行デコーダ６０１Ａ／６０１Ｂ、共通ソース６０２Ａ／６０２Ｂデコーダ、列マルチプレクサ６０３Ａ／６０３Ｂ、センスアンプ６０４Ａ／６０４Ｂ、プログラミングスイッチ６０５Ａ／６０５Ｂ、列デコーダ６０６Ａ／６０６Ｂからなるアレイを有している。
【００６２】
通常、これらのコンポーネントは従来の種類のものとすることが可能であり、且つ、好適には、ブーストされているか否かに拘わらず種々の電圧の供給源への接続を除いて階層的アーキテクチャを有することが可能であり、且つ、アドレスされたビット線及びワード線以外に、ソース及び本体（ブロックの分離された領域）コンタクトをバイアスするために上述し且つ夫々の表に示したように、本発明の方法に従って書込及び消去動作を実行するのに必要な適宜の符号のものとすることが可能である。
【００６３】
各メモリマトリクスはアドレスバス６５０に対して及びデータバス６４０に対してインターフェースされている。データバス６４０は論理命令インターフェース６３０に対してインターフェースされており、該インターフェース６３０は消去／書込制御論理６２０に対してインターフェースされている。
【００６４】
消去／書込制御論理６２０は、通常負及び正の電圧を発生するための電荷ポンプ回路と関連する電圧調整器とを包含しており所要の電圧を発生する回路６１０を駆動する。回路６１０によって発生された本装置の供給電圧の符号と反対の符号であり及び／又はブーストされた電圧はプログラミングスイッチ６０５Ａ／６０５Ｂへ、行デコーダ６０１Ａ／６０１Ｂへソースデコーダ６０２Ａ／６０２Ｂへ、且つ適宜のコンタクトによって、メモリマトリクスの細分化の異なるブロックの分離した基板へ供給される。
【００６５】
好適には、ＥＥＰＲＯＭ機能性を有するブロックの頁毎（行毎）の消去用アルゴリズムは、フラッシュＥＰＲＯＭブロックに使用する消去用アルゴリズムと異なるものであって、その場合に、そのブロックのセルが消去テストを検証するまで、増分的に長い期間の間フラッシュＥＰＲＯＭブロックの場合におけるように消去用電圧が印加されることはない。このような典型的な消去方法は装置の履歴に依存して装置毎に異なる消去時間を決定し、且つこのようなシステムはＥＥＰＲＯＭ機能性を有するメモリの消去用の使用と互換性即ち適合性を殆ど有するものではない。ＥＥＰＲＯＭマトリクスのブロックは、好適には、段階的に増加するレベルの消去電圧からなるパルスのシーケンスを印加することによって、且つ各パルスの後に消去チェックを実施することによって頁毎に消去される。このような方法は「過剰消去」を回避し且つ処理のバラツキ及び消去サイクルの履歴に起因する消去時間のバラツキを著しく減少させる。
【００６６】
本発明方法及びアーキテクチャは、完全にハードウエアを介して、メモリアレイの細分化の決定したブロックの一列のセルの情報内容と一致するデータの頁によって消去可能なＥＥＰＲＯＭ機能性を有するメモリアレイを提供している。
【００６７】
それにも拘わらず、適用例がバイト毎の消去可能性を必要とする場合には、そのことは、ハードウエアを介して部分的に達成可能であるに過ぎず、且つ修正したデータでアップデート可能なＲＡＭバッファ内に頁全体の情報（例えば、メモリセルの単一の選択した行に包含されているバイト）を読取り且つコピーすることからなるソフトウエアの労作が必要とされる。
【００６８】
この種類の適用例においてさえも、本発明方法はＲＡＭバッファがＥＥＰＲＯＭのあるブロックのメモリセルからなる単一の行に対応する単一の頁の情報内容を受付けるために制限されている寸法を有しており、且つセルの消去した行においてバッファレジスタにおいてそれらをアップデートした後にデータを描きなおすための時間は比較的に短い。
【００６９】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】  ０．３５μｍライン幅の現在使用されている製造技術に基づくフラッシュメモリセルの機能的構造と、０．２５μｍライン幅の製造技術で構成した「トリプルウエル」分離を有する新世代のフラッシュセルの構造とを比較した概略図。
【図２】  図１のフラッシュセルの２つのタイプに対する書込及び消去動作を示した概略図。
【図３】  フラッシュメモリ部分とＥＥＰＲＯＭブロックの両方に対する階層的デコーディング構造を使用した本発明のメモリマトリクスのアーキテクチャを示した概略図。
【図４】  本発明に基づいてフラッシュメモリセルからなるアレイとＥＥＲＯＭアレイとを集積化した装置を示した概略ブロック図。
【図１】
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【図２】
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【図３】
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【図４】
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