(57)【特許請求の範囲】
【請求項１】
基板面に直交方向に配置され、ソース電極と、ドレイン電極と、これらの両電極間に設けられた半導体チャネル部を有し、前記ソース、ドレイン電極のうち下部に配置される一方は高濃度に不純物をドーピングした多結晶シリコン層の上に金属層を積層した積層構造からなる蓄積ノードとなる電極である縦形トランジスタからなる第１の絶縁ゲート型電界効果トランジスタと、
前記基板面に平行方向に形成されるチャネル領域が、前記第１の絶縁ゲート型電界効果トランジスタの半導体チャネル部と基板面において交差する位置に配置された第２の絶縁ゲート型電界効果トランジスタとを有し、
前記蓄積ノードとなる電極と前記半導体チャネル部の間に前記蓄積ノードとなる金属電極に接してトンネル絶縁膜が配置され、
前記蓄積ノードとなる電極が前記第２の絶縁ゲート型電界効果トランジスタのゲート電極として機能し、
前記第１の絶縁ゲート型電界効果トランジスタと前記第２の絶縁ゲート型電界トランジスタが互いに異なる導電型を持つことを特徴とする半導体記憶装置。
【請求項２】
請求の範囲第１項に記載の半導体記憶装置において、
前記第１の絶縁ゲート型電界効果トランジスタのゲート電極を不純物を高濃度に含むことにより金属化された多結晶シリコンで構成することを特徴とする半導体記憶装置。
【請求項３】
請求の範囲第１項または第２項に記載の半導体記憶装置において、
前記第１の絶縁ゲート型電界効果トランジスタが書き込み素子であり、前記第２の絶縁ゲート型電界効果トランジスタが読み出し素子であることを特徴とする半導体記憶装置。
【請求項４】
請求の範囲第３項に記載の半導体記憶装置において、
前記書き込み素子のゲート電極と、前記ソース、ドレイン電極のうち前記蓄積ノードとなる電極でない方の電極と、前記読み出し素子のソース電極、およびドレイン電極の４端子に独立に電位を与えることができるように配線されたことを特徴とする半導体記憶装置。
【請求項５】
請求の範囲第４項に記載の半導体記憶装置において、
情報読み出し時に、前記書き込み素子のゲート電極電位を変えることなく、前記読み出し素子のソース、ドレイン電極電位を変化させることにより、読み出し操作を行うことを特徴とする半導体記憶装置。
【請求項６】
基板面に直交方向に配置されたチャネルを持つ縦形トランジスタからなる第１の絶縁ゲート型電界効果トランジスタと、
基板面に平行方向に形成されるチャネル領域が基板面に対して前記第１の絶縁ゲート型電界効果トランジスタのチャネルと重なる位置に配置された第２の絶縁ゲート型電界効果トランジスタとを少なくとも有し、かつ、
前記第１の絶縁ゲート型電界効果トランジスタのソース、ドレイン電極のうちの一方の電極が、前記第２の絶縁ゲート型電界効果トランジスタのゲート電極として機能し、
前記第１の絶縁ゲート型電界効果トランジスタと前記第２の絶縁ゲート型電界効果トランジスタが互いに異なる導電型を持ち、
前記第１の絶縁ゲート型電界効果トランジスタを情報の書き込み素子とし、前期第２の絶縁ゲート型電界効果トランジスタを情報の読み出し素子とする半導体記憶装置を複数用いてアレイ状に配置され、
さらに、前記書き込み素子のゲートと接地電位との間に、装置電源切断時にゲート電位を固定するための抵抗が配置され、
前記読み出し素子のソース、ドレイン電極に接続された配線層が直交するように平面配置されていることを特徴とする集積半導体記憶装置。
【発明の詳細な説明】
技術分野
本発明は、大規模集積化が可能な絶縁ゲート型電界効果トランジスタを用いた半導体記憶装置に関する。
背景技術
現在の代表的集積半導体記憶装置として、一つの電界効果トランジスタと一つの容量素子で構成するメモリセルからなるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）がある。図１に、このＤＲＡＭで用いるメモリセルの等価回路図を示す。このメモリセルは、容量素子Ｃ１の持つ電荷量を、情報として保持させる構成である。ワード線ＷＬによりトランジスタＴ１をオン状態とすることで、容量素子Ｃ１の電極に外からアクセスし、電荷量を変えることができる。このメモリセルを用いた集積半導体記憶装置では、容量Ｃ１に貯えた電荷をデータ線ＤＬに読み出し、そのデータ線の電位変化を読み取ることで、情報の読み出し操作が行われる。しかし、高集積化を進めるためにセルを微細化すると、容量素子のもつ容量も小さくなり、読み出し信号が小さくなることが知られている。
これを回避する方法として、読み出しの際、保持していた電荷量に比べ大きな信号電荷量を取り出すゲインセルと呼ばれる、電荷を増幅させるメモリセル方式がある。例えば、図２に等価回路図で示すよりな３素子のダイナミックメモリセル方式が考えられてきた。ここで，ＲＷは読み出しワード線、ＷＷは書き込みワード線、ＲＢは読み出しデータ線、ＷＢは書き込みデータ線である。トランジスタＴ１を介してトランジスタＴ２のゲート電極に電荷を保持する。このゲートの電位をトランジスタＴ３，Ｔ２を介して読み出す。このとき、トランジスタＴ２のゲートに保持された電荷は読み出し動作の影響を受けずに、駆動されたチャネル電荷により信号として取り出されている。すなわちトランジスタＴ２のゲート電荷は、トランジスタＴ２，Ｔ３により増幅されたものとみることができる。
しかし、この方式では、３つのトランジスタが必要となるため、集積性が、図１に示したセル構造に比べると低い。また、情報保持性能の信頼性を向上させるには、トランジスタＴ２のゲートにつながる容量素子を設けるなどの構成を用いることが必要となる。
そこで、２つのトランジスタで動作するゲインセル構造が提案されている。この構造については、１９９２年インターナショナル  エレクトロン  デバイス  ミーティングのテクニカル  ダイジェスト、１００６頁から１００８頁（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，ｐｐ．１００６−１００８，１９９２）に記載されている。その等価回路を図３に示す。ビット線ＢＬにつながる書き込みトランジスタＴ１を介してトランジスタＴ２のゲートＧ１の電荷を変化させる。トランジスタＴ２は、積層したゲートＧ１とゲートＧ２を持っている。そのため、ゲートＧ２の電位を変化させることで、連結した容量を介してゲートＧ１の電位を変化させ、トランジスタＴ２のチャネルを電界効果トランジスタ動作させることができる。このときゲートＧ１の電位は、ゲートＧ１中に保持された電荷量により変えることができる。
この構成の特徴は、書き込みトランジスタＴ１をＰＭＯＳで作り、読み出しトランジスタＴ２をＮＭＯＳで構成している点である。そのため、書き込み、読み出しおよび待機時のワード線操作は、図４に示したようになる。すなわち、書き込み時は書き込みトランジスタＴ１をオンさせるため、ワード線ＷＬの電圧ＶＷＬを低い書き込み電圧Ｖｗ（Ｗ）にし、待機時には保持電圧Ｖｗ（Ｓ）に、読み出し時は書き込みとは反対に高い読み出し電圧Ｖｗ（Ｒ）に設定する。読み出し時、書き込みトランジスタはオフ状態となるため、メモリセルの持つ情報を非破壊に読み出すことができる。なお、図中Ｉ（ＲＭ‘１’）は読み出し値が‘１’となる場合のドレイン電流、Ｉ（ＲＭ‘０’）は読み出し値が‘０’となる場合のドレイン電流を示している。
しかし、この構成ではビット線ＢＬが書き込みトランジスタＴ１および読み出しトランジスタＴ２の両方の電極につながっており共用されている。そのため、書き込み時にビット線電位によって、読み出しトランジスタＴ２がオン状態となり、消費電流が増大する。また、読み出しトランジスタを多結晶シリコンを用いたＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）で構成しているため、読み出し電流が小さい。素子配置においても、平面レイアウトにおいて、２つのトランジスタを並列配置しており、大きな面積が必要となる。
また、特開平１０−２００００１号公報の図２０には、高速・高集積性を実現するメモリデバイスとして、電界効果型トランジスタと縦型構造素子とからなるメモリデバイスが開示されている。縦型構造素子は、電界効果型トランジスタのソース・ドレイン経路上のゲートに相当する部分をメモリノードとし、このメモリノード上に多重トンネル障壁構造からなるトンネル障壁構造を設け、多重トンネル障壁構造の上部に制御電極を、側壁にゲートを設けた素子構造である。
このメモリデバイスは、制御電極とメモリノード間に電圧を加え、制御電極の電圧を変化させることにより、制御電極からトンネル障壁構造を通り抜けてメモリノードへ達する電子の個数すなわち電荷量を制御できるようにし、さらに側壁に設けたゲートを用いて多重トンネル障壁構造に付加的な電界を印加することにより、電子が多重トンネル障壁構造を通り抜けてメモリノードへ蓄積されるのを制御して書き込むものである。メモリノードに書き込まれた電荷により電界効果型トランジスタのソース・ドレイン経路の伝導性が影響を受けるので、これをモニタすることによりデータを読み出すことができる。
この縦型構造素子は、側壁に設けたゲートに印加する電圧で多重トンネル障壁構造の障壁の高さを変化させることにより、多重トンネル障壁構造を通り抜ける電子の個数即ち電荷の量を制御する、キャリアがＮ型の素子とみることができる。また、この多重トンネル障壁構造を用いた縦型構造素子には、キャリアとして正孔（ホール）を制御するという概念は無く、Ｐ型の電界効果型トランジスタ動作をする縦型構造素子については考慮されていない。
発明の開示
本発明の目的は、消費電力を抑え、良好な読み出し特性を持ち、そして情報保持能力にすぐれた、集積性の高い半導体記憶装置を提供することである。
本発明に係る半導体記憶装置は、基板面に形成される絶縁ゲート型電界効果トランジスタを読み出しトランジスタとし、この読み出しトランジスタのチャネル領域と重なる位置に基板面と直交方向にチャネルを有する絶縁ゲート型電界効果トランジスタ、すなわち縦形構造に形成した絶縁ゲート型電界効果トランジスタを書き込みトランジスタとした積層構造であり、かつ、書き込みトランジスタと読み出しトランジスタとを反対導電型を用いて形成する。また、積層構造を利用することにより、書き込みトランジスタのビット線と読み出しトランジスタのビット線とを分離する。
本発明の代表的素子構造を示した図５を用いて、これにより得られる効果について説明する。図５において、基板１００に作られた拡散層電極２２０と３２０をソース、ドレインとし、層３５０をゲート電極としたＮＭＯＳ電界効果トランジスタＴ２が形成されている。また、絶縁膜９８０を介してチャネルとなる層（以下、チャネル部と呼ぶ）１５０に電界効果を及ぼすゲート電極５００と、電極３５０と２５０をソース、ドレインとした縦形配置の電界効果トランジスタＴ１が配置されている。電極２５０は高濃度にＰ型不純物をドーピングすることで導電化された拡散層電極であり、層９７６はシリコン酸化物で形成された絶縁層である。
この図５に示した構造のメモリセルの等価回路を図６に示す。本素子構造においてトランジスタＴ１が書き込み素子、トランジスタＴ２が読み出し素子である。両トランジスタは、互いに反対導電型で構成されており、そのため、前述の公知例と同様に、それぞれのゲート電極は、電気的に反対方向に動作するため、情報を破壊することなく読み出すことができる。また、両トランジスタは積層されているため、面積を小さくすることができている。読み出し素子Ｔ２は、基板をチャネル部としたトランジスタにより形成されているため、良好な読み出し電流を確保することができる。
メモリセル動作について述べる。ここで、Ｄ１は読み出しビット線、Ｄ２は書き込みワード線、Ｄ３は書き込みデータ線、Ｄ４は読み出しビット（ワード）線である。書き込みワード線Ｄ２によりトランジスタＴ１をオンさせることで、記憶保持部（ゲート電極３５０）に書き込みデータ線Ｄ３の電位を書き込み、ワード線Ｄ２によりトランジスタＴ１をオフすることで、電荷を保持させる。このとき、読み出しトランジスタＴ２のゲート電位が決められる。例えば、ゲート電位がトランジスタＴ２の閾値を超えている場合、読み出しビット線Ｄ１，Ｄ４間に電位差を与えると電流が流れる。一方、ゲート電位が閾値より低い場合、読み出しビット線Ｄ１，Ｄ４間に電位差を与えても電流は流れない。そのため、この電流によって、ゲート電位を読み出すことができる。
この構造では、書き込み部と読み出し部が、動作上分離されているため、集積化しても、読み出し動作が他のセルの情報を破壊する問題は生じてこない。ここでは、読み出しビット線Ｄ１と書き込みワード線Ｄ２、書き込みデータ線Ｄ３と読み出しビット（ワード）線Ｄ４が平行になるように配置しているが、読み出しと書き込みが分離されているため、読み出しビット線Ｄ１と読み出しビット（ワード）線Ｄ４、書き込みワード線Ｄ２と書き込みデータ線Ｄ３が直交するように配置されていればよい。これについては、あとで実施例においてさらに説明を加える。
また、書き込みと読み出しのワード線を兼用させることができる。動作を説明するために、図６に破線を用いて容量素子を描き加えているが、実際の構造においては、電極間にオーバーラップが存在するため、プロセスを追加することなく容量素子を形成することができる。例えば、書き込み素子をＰ型、読み出し素子をＮ型としたとき、書き込み素子Ｔ１はワード線Ｄ２に負電位を加えることでオン状態となり、データ線Ｄ３の電位が書き込まれる。一方、読み出し素子Ｔ２においては、ワード線Ｄ２に正電位を加えることで、チャネルはオン状態となる。すなわち、ワード線Ｄ２に正電位を加えることで、容量カップリングにより読み出し素子Ｔ２のゲートに正電位を与えることができる。このとき、書き込み素子Ｔ１においては、よりオフ状態が強まるため、電荷リークを抑えることができる。
これに対して図２に示した従来のゲインセルでは、相補的動作ができなかったため、書き込み（消去）時に、最も高いゲート電圧を与え、その情報を破壊しないように、それより、低い電圧で読み出す必要があった。そのため、情報として使える電位範囲が狭く、多値情報を持たせることが困難であった。
相補的動作においては、読み出し時のワード線Ｄ２の電位には、こうした制約がないため、少なくとも３つ以上の情報、すなわち多値の情報（多段階の電位状態）を用いることができる。また、読み出し時のゲート電位にデータ破壊による制約がないことから、自由に印加電位を与えることができるため、保持電荷状態を、デジタル化したものではなく連続した状態として読み出すこともできる。また、ゲート印加電圧と保持電荷状態により読み出し結果が与えられることから、これを用いて演算処理を行うことができる。
発明を実施するための最良の形態
以下、本発明について添付図面を参照しながら詳細に説明する。
＜実施例１＞
図７は本発明に係る半導体記憶装置の代表的な素子断面構造を示す図、また図８は二つのメモリセルを用いて基本単位とした場合の平面レイアウトの一例を示した図である。図８中に示した破線の矩形領域は、２ビットの領域を示している。また、図８中の参照符号１０で示した部分は読み出し素子Ｔ２の一方の拡散層電極（ソース又はドレイン電極）と配線層Ｄ４とを接続するコンタクトホール、１１は読み出し素子Ｔ２の他方の拡散層電極（ドレイン又はソース電極）と配線層Ｄ１とを接続するコンタクトホール、斜線で示した領域１２は書き込み素子Ｔ１の柱状領域であり、１３は浅溝素子分離絶縁膜の境界領域である。なお、Ｄ１は図６の読み出しビット線Ｄ１に対応する配線層、Ｄ２は図６の書き込みワード線Ｄ２に対応する配線層、Ｄ３は図６の書き込みデータ線Ｄ３に対応する配線層、Ｄ４は図６の読み出しビット（ワード）線Ｄ４に対応する配線層である。
さらに、図８には一点鎖線のＡ−Ａ線およびＢ−Ｂ線により、以下に図９から図１２を用いて説明する製造工程の断面位置を示した。これらの図９から図１２において左側がＡ−Ａ線に沿った断面、右側がＢ−Ｂ線に沿った断面である。
図７において、参照符号２５０，３５０は縦型構造トランジスタのソース、ドレインとなる層である。ゲート５００が、チャネル部１５０に対して絶縁膜９８０を介して電界効果を両側から及ぼしている。これが、書き込み用トランジスタＴ１を形成する。また、単結晶基板１００に形成された拡散層電極２２０および３２０をソース、ドレインとし、書き込み用トランジスタＴ１の層３５０をゲートとするトランジスタは、絶縁膜９７０を介してゲート３５０がソース、ドレイン間のチャネルに電界効果をおよぼし、電界効果型トランジスタ動作を得ることができる。これが、読み出し用トランジスタＴ２を形成する。
この図７に示した構造では、拡散層２２０，３２０と、拡散層２５０，３５０とは反対導電型不純物により形成された拡散層電極のため、異なる導電型を持ったトランジスタの積層が実現できている。拡散層２５０と、金属シリサイドにより形成された層２５１とは図６の書き込みデータ線Ｄ３に対応する積層された配線層であり、参照符号９７６で示した層は絶縁膜層、９８５は層間絶縁膜、９８６は絶縁膜、６００は図６の配線Ｄ４に対応する配線層である。
以下、図９から図１２を用いてその製造工程を説明する。先ず、図９に示したように、Ｐ型シリコン基板１００を用いて、既知の浅溝アイソレーション法により、素子分離層９００を形成する。ここで、イオン打ち込み法を用いてチャネルドーピングすることにより、読み出し素子Ｔ２の必要な閾値に設定することができる。基板表面を酸化し、さらにＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてシリコン窒化膜を積層することにより、ゲート絶縁膜９７０を形成する。その後、読み出し素子Ｔ２のゲート、かつ、書き込み素子Ｔ１のソースまたはドレイン電極となるＰ型不純物をドーピングした多結晶シリコン３５０と、微量のＮ型不純物を含んだ多結晶シリコン層１５０とを堆積する。そして、図８に示したＡ−Ａ線と平行方向に周知のホトリソグラフィ技術を用いてパターニング加工することにより溝を形成する。これにより、Ｂ−Ｂ線に沿った断面においては、絶縁膜層９７０が現れる。
次に、図１０に示すように、絶縁膜９７５を堆積後、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて、溝以外に堆積した絶縁膜９７５を取り除くことにより、多結晶シリコン層１５０の頭部が現れるように平坦化する。ＣＶＤ法を用いてＰ型不純物をドーピングした多結晶シリコン層２５０およびタングステンシリサイド層２５１を積層し、さらにシリコン窒化物層９７６を堆積する。
次に、図１１に示すように、これらの積層膜を図８に示したＢ−Ｂ線と平行方向に溝状にパターニング加工することにより、多結晶シリコン層２５０と金属シリサイド層２５１からなるデータ線Ｄ３および、書き込み素子Ｔ１の縦形構造を形成する。そして、該積層構造をマスクとしてＮ型不純物をイオン打ち込みすることにより読み出し素子Ｔ２の拡散層電極２２０，３２０を形成した後、表面に窒化物を積層したゲート絶縁膜層９８０を堆積する。
次に、図１２に示すように、書き込み素子Ｔ１のゲートとなる不純物を高濃度にドーピングすることにより金属化した層５００を堆積し、パターニング加工することでワード線Ｄ２を加工する。
以下、層間絶縁膜を堆積し、さらに２層配線を行うことにより、読み出し素子Ｔ２の拡散層電極２２０，３２０に対する配線Ｄ１，Ｄ４を形成する。これにより、図７に示した構造のメモリセルを得ることができる。
本構造では、書き込み素子Ｔ１が多結晶シリコンを用いたＰ型のＭＯＳＦＥＴ、読み出し素子Ｔ２が基板単結晶シリコンを用いたＮ型のＭＯＳＦＥＴにより構成されており、優れた読み出し特性を有する積層構造の２トランジスタメモリセルが形成できている。図６におけるワード線Ｄ２の電位を、負側に動作させることにより、書き込みトランジスタＴ１をオン状態とし、データ線Ｄ３の電位を書き込むことができる。一方、ワード線Ｄ２を正側とすることにより、読み出しトランジスタＴ２をオン状態にすることができる。このとき、書き込み素子Ｔ１は、よりオフ状態となるため、読み出し素子Ｔ２のゲートに書き込まれた情報は破壊されることがない。このときの保持電荷量により、読み出し素子Ｔ２の状態を変えることができる。
また、読み出し素子Ｔ２の拡散層電極２２０，２３０が別々のビット線Ｄ１，Ｄ４により引き出され、さらに、この実施例では直交配置されている。そのため、ビット線Ｄ１，Ｄ４により読み出すセルの選択を行うことができる。すなわち、ワード線Ｄ２の電位を変えなくても、ゲート３５０に対する拡散層電位を変えることにより、ゲート３５０に保持された電荷量を読み出すことができる。もちろん、ワード線Ｄ２の電位と組み合わせて動作させることもできる。
図１３は、従来のいわゆる不揮発性メモリ（例えばＥＥＰＲＯＭやＦＬＡＳＨと呼ばれる）を用いたゲインセルでの動作を示すものである。ここでは、多値動作を示す例として３値、‘−１’、‘０’、‘１’とし、縦軸にドレイン電流、横軸にワード線の電圧ＶＷＬをとり、それぞれの読み出し時の状態を模式的に表わしている。なお、図中Ｉ（ＲＭ‘１’）は読み出し値が‘１’となる場合のドレイン電流、Ｉ（ＲＭ‘０’）は読み出し値が‘０’となる場合のドレイン電流、Ｉ（ＲＭ‘−１’）は読み出し値が‘−１’となる場合を示している。また、Ｖｗ（Ｓ）は保持電圧、Ｖｗ（Ｒ）は読み出し電圧である。
書き込み（消去）時に、最も高いゲート電圧を与え、その情報を破壊しないように、それより、低い電圧で読み出す必要があった。ワード線の書き込み電圧Ｖｗ（Ｗ）をＶｍ１、保持している情報を破壊せずに読み出すための動作マージンがＶｍ２である。そのため、情報として使える電位範囲はＶｍ１とＶｍ２の差で示される狭い範囲になってしまっている。さらに多値情報を持たせるには、この電位範囲を分割する必要があり、メモリ動作させることが困難であった。相補的動作においては、読み出し時のワード線電位には、こうした制約がないため、多値の情報（多段階の電位状態）を用いることができる。
また、書き込み動作においても、これまでの不揮発性メモリでは、高電界により発生するキャリアの注入量により、保持する電荷量を変えていた。そのため、多値動作させるには、例えば書き込み注入量を時間等で制御し、ベリファイと呼ばれる検証動作を繰り返しながら書き込む必要があった。本発明構造の多値動作では、基本的には注入電荷量を制御するというより、トランジスタのチャネルを用いて書き込むため、電位そのものを制御することができる。すなわち、書き込み素子Ｔ１のデータ線Ｄ３の電位を書き込むものであり、こうした検証動作は行わずに例えば、少なくとも３つの複数のメモリセルがある場合に１回のサイクルで少なくとも３つの電荷状態を書き込む動作、すなわち多値動作をさせることができる。
図１４はメモリセルの配置例を示したもので、図８に示した基本単位２つを配置する例を示している。読み出し素子Ｔ２の配線は２層配線をとっているため、交互に繰り返す配置をとることで、図中ハッチングで示したＤ１配線を、高密度にレイアウトすることができる。ここでは、２層配線に引き上げているが、片方を基板に形成した拡散層配線により形成してもよい。この場合、配線層形成工程を１層分低減することができる。
また、読み出し素子のビット配線Ｄ１，Ｄ４は、一方を基板電位と同じ電位に固定して動作させることができる。この場合、拡散層と基板を電気的に短絡させ、同電位に固定することができる。この方式においても基板を給電部とすることができるため配線形成を容易にすることができる。
この構造では、すべての拡散層電極に個別配線をおくことができることから、さまざまなメモリアレイ配置をとることが可能になる。図１５に読み出しビット線Ｄ１，書き込みデータ線Ｄ３，読み出しビット（ワード）線Ｄ４配線が平行に置かれ、これらと直交するように書き込みワード線Ｄ２が置かれた例を示す。１ビットのメモリセルにより、実際のレイアウト例を図１６に示す。なお、図１５の回路図において、縦型構造素子の書き込み素子Ｔ１については、通常のＭＯＳトランジスタと区別するため、通常のＭＯＳトランジスタ記号に代えて、チャネル部に相当する部分を点線にしたトランジスタ記号で示している。
また、読み出しビット線Ｄ１、書き込みワード線Ｄ２、読み出しビット（ワード）線Ｄ４を平行に配置し、これらと直交して書き込みトランジスタＴ１のデータ線Ｄ３を配置する例を、図１７に等価回路図を用いて示す。このときの実際のレイアウト例を１ビットのメモリセルを用いて図１８に示した。
本発明メモリセルの特徴は、前述したように、すべての端子が別れて引き出すことができており、かつ、非破壊にデータを読み出すことにある。この特徴は、メモリセルを用いて演算ができることを示している。代表的なＯＲ演算の構成例を図１９に示す。すなわち、読み出し線Ｄ１，Ｄ４を共有するように、メモリセルを並列配置させることができる。これにより、メモリセルの読み出し操作によってＯＲ演算回路を実現することができる。ここでは、ワード線Ｄ２をセル毎に配置したが、書き込み素子Ｔ１のデータ線Ｄ３が分離されているため、ワード線は共有させることができる。
図２０にＡＮＤ演算を行わせるための縦積みしたセル配置例を示す。すべてのセルの読み出しトランジスタＴ２がオン状態のときと、それ以外を演算処理する回路構成となる。ここでは、それぞれのセルのワード線Ｄ２を分離することにより、書き込み素子Ｔ１のデータ線Ｄ３を共用できる例を示したが、もちろん、図２１に示すように、ワード線Ｄ２を共通化し、個別の書き込み素子Ｔ１へのデータ線Ｄ３を置くことができる。
ここで示したＯＲおよびＡＮＤの演算回路の構成例は演算の基本であり、これらを組み合わせることにより様々な演算処理ゲートを組むことができる。
＜実施例２＞
本発明構造のメモリセルの電荷保持能力を高くすることで、いわゆる不揮発性メモリのようにした第２の実施例を図２２に示す。なお、図２２において、第１の実施例の図５に示した構成部分と同じ構成部分には同じ参照符号を付してある。
図２２の素子構造は、図５に示した本発明の代表的素子構造において、電極３５０とチャネル部１５０との間に絶縁膜９３１を挟んだ構造となっている。すなわち、電極３５０は周囲を絶縁膜により囲まれているため、いわゆるフローティングゲートのような構造になっている。
一方、書き込み素子動作を得るために、絶縁膜９３１は極めて薄くし、電荷がトンネル現象により透過できるようにしてある。これにより、絶縁膜９３１を挟んでいても、書き込み素子Ｔ１の基本動作は前記実施例と同じものを得ることができる。
この場合の特徴は、トンネル絶縁膜９３１を挟んで置かれたチャネル部１５０がゲート５００の電界効果により制御されているため、電極３５０からの電荷リークを極めて低くすることができることである。また、電極３５０を金属材料を用いて形成することにより絶縁膜９３１との障壁高さを調整することができるので、これによりトンネル電流を制御することができる。
この素子の動作について、以下考察する。この素子構造では、記憶保持部となる電極３５０の電荷リークを抑えるため、金属と半導体の間に電荷のリークを妨げる障壁となる絶縁層を挟む構造をとっているものとみることができる。すなわち、ショットキー接合ではショットキーバリアと呼ばれる障壁Ｐｍによりリーク電流を抑えている。そこに、ショットキー障壁Ｐｍに比べ、より大きな障壁高さＰｉを持った絶縁膜９３１をはさむことにより、金属側から半導体側に通り抜けるキャリアを低減することができる。
このショットキー接合に代えて絶縁層を挟んだ構造の接合は、ＭＩＳ接合として知られている。例えば、Ｓｚｅ著のフィジックス  オブ  セミコンダクタ  デバイシーズ、第２版、ジョンウイリー  アンド  サンズ（Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ，ｓｅｃｏｎｄ  ｅｄｉｔｉｏｎ，ＪＯＨＮ  ＷＩＬＥＹ  ＆  ＳＯＮＳ）の５４０頁から５５３頁に記述されている。このように高い障壁高さＰｉを持つ絶縁層を挟んでも、絶縁層の膜厚を極めて薄くすることにより、トンネル現象を促進できることから、接合のスイッチング動作をさせることができる。
一般に、この絶縁膜をトンネル現象により通り抜けるキャリアは、障壁高さ、膜厚、およびキャリアのエネルギーに依存している。デバイス構造としては、金属材と絶縁膜間の障壁高さ、絶縁膜の膜厚、非平衡状態のポテンシャル分布を制御することにより、リーク電流を制御することができる。また、これまで、読み出し素子Ｔ２の性能を良好にするため、読み出し素子にＮ型を用いてメモリセルを構成してきた。しかし、ここで示したトンネルを用いた電界効果トランジスタを書き込み素子Ｔ１として用いた場合には、書き込み素子の駆動力が良いことから、書き込み素子をＮ型で形成し、読み出し素子をＰ型で形成することで優れた特性を得ることができる。
本実施例の構造では、縦形のチャネル配置をとることにより、平面面積を増やすことなくチャネル長の大きなデバイスを形成している。これにより、短チャネル化によるリーク電流の増大を抑えることができる。さらに、ゲートを両側に配置することで、より有効に電界効果を活かすことができるようになる。この縦形構造をとることで、従来困難であった非対称型系のトランジスタを容易に形成することができるようになっている。そのため、絶縁膜９３１による障壁は縦型構造素子の蓄積ノードとなる片側の電極３５０のみに接して形成することができており、駆動力の低下を抑制することができている。
図２２に示した構造の代表的なメモリセルの製造方法を図２３から図２８を用いて、工程順に説明する。これらの図は断面構造を示しており、また、中央のギャップを挟んで左右でそれぞれ別の断面での様子を示している。
先ず、図２３に示すように、シリコン基板１００上に通常のＭＯＳＬＳＩ形成に用いられる浅溝素子分離法により、素子分離絶縁膜９００を形成した後、露出したシリコン表面を熱酸化し、読み出し素子Ｔ２用ゲート絶縁膜９７０を形成する。その上に、記憶ノードとなる金属電極３５０およびトンネル膜９３１、チャネル部となる層１５０を積層する。
この場合、障壁高さは絶縁膜９３１との界面により決められるため、金属電極３５０を積層構造にすることができる。すなわち、ゲート絶縁膜９７０上に高濃度に不純物をドーピングし活性化した多結晶シリコン層を置いてから、金属層たとえばチタンシリサイドを堆積し、さらにチタン酸化膜を堆積した後、チャネル部１５０となる多結晶シリコン層を置くことができる。
チャネル部となる多結晶シリコン堆積前にニッケル薄膜を堆積し、その後、アモルファス状のシリコンを堆積し、５００℃〜６００℃の低温熱処理を加えてアモルファスの結晶化をさせることにより、良好な結晶性をもったチャネル部を形成することができる。結晶化後、表面側に移動してきたニッケル層を除去することができる。
次に、図２４に示すように、チャネル部となる多結晶シリコン層１５０、トンネル膜９３１および電極３５０をホトレジスト法によりパターニング加工し、イオン打ち込み法により拡散層２２０を形成する。
次に、図２５に示すように、基板上に酸化膜９２１を堆積した後、ＣＭＰ法により平坦化し、多結晶シリコン１５０が露出するまでエッチバックする。
次に、図２６において、不純物拡散抑制のために薄い窒化膜（不図示）を形成したのち、書き込み素子Ｔ１のデータ線Ｄ３となる高濃度不純物をドーピングした多結晶シリコン２５０と、電極保護膜９５０とを積層し、この積層膜をパターニング加工する。このときドーピングする不純物により、書き込み素子Ｔ１の導電型を決めることができる。Ｎ型とする場合には、例えばヒ素をドーピングし、Ｐ型とする場合にはボロンをドーピングすればよい。多結晶シリコンに代えて、シリコン・ゲルマニウム混晶に、Ｎ型の場合はヒ素を、Ｐ型の場合はボロンをドーピングしたものを用いることができる。これにより、低温でも不純物を活性化することができる。
次に、図２７に書き込み素子Ｔ１のゲート形成部の酸化膜をエッチングして溝を形成し、露出したチャネル部１５０の側面等にゲート絶縁膜９８０を堆積する。拡散層上に形成した絶縁膜は、耐圧劣化が大きいことが知られている。そのため、ここでは、スペーサとなる絶縁膜９３５を置いて耐圧向上を図っている。スペーサおよび拡散層を除き、基板上にゲート絶縁膜を形成することで、拡散層２２０の代わりにゲートの電界効果による反転層によりソース、ドレインを形成してもよい。
次に、図２８に示すように、ゲートとなる電極層５００を堆積後、書き込み素子Ｔ１のワード線Ｄ２としてゲート電極層５００をパターニング加工する。
以上のようにして本メモリセルは、シリコン基板１００上に形成されているので、従来のＭＯＳＦＥＴと整合性よく集積することができる。
上記とは異なる本実施例のメモリセルの製造方法を、図２９から図３５を用いて説明する。これらの図においては、前記と同じく、２つの断面構造を合わせて示している。
先ず、図２９に示すように、素子分離領域９００を形成したシリコン基板１００上に、読み出し素子Ｔ２のゲート絶縁膜９７０、記憶ノードとなる電極３５０、トンネル膜９３１、チャネル部となる多結晶シリコン１５０、上部電極２５０、電極保護膜９５０を積層する。
次に、図３０に示すように、読み出しデータ線方向に溝状に積層膜をパターニング加工し、イオン打ち込み法により拡散層２２０を形成する。
次に、図３１に示すように、データ線と直交するワード線方向にワード線パターンにより積層膜を加工する。
次に、図３２に示すように、ゲート絶縁膜９８０を形成後、ゲートとなる電極層５００を堆積しエッチングすることにより、柱状積層膜周囲にスペーサ状のゲート電極５００を形成する。この時、図中右に示したようにワード線方向の柱間隔を、データ線方向（図中左）に比べ狭くし、かつ、ゲート電極層５００の堆積厚さをワード線方向間隔の１／２以上、データ線方向間隔の１／２以下とすることで、ワード線方向のみ、自己整合的にゲート電極を接続することができる。
次に、図３３に示すように、層間絶縁膜９２１を堆積後、平坦化し、電極保護膜９５０を露出させる。
次に、図３４に示すように、電極保護膜９５０を除去し、金属配線層６２５を堆積後、パターニング加工することにより、書き込み素子Ｔ１のデータ線Ｄ３を形成することができる。
また、本メモリセルの製造方法において、ゲート電極層５００の形成前（図３１の後）に、一旦酸化膜で平坦化し、エッチバックすることにより、図３５に示すように、スペーサ層９３５を形成することができる。このスペーサ層９３５により、書き込み素子Ｔ１と読み出し素子Ｔ２の相互干渉を減らし、また読み出し素子Ｔ２の耐圧を向上することができる。スペーサ層９３５の材料としては、例えば、シリコン酸化膜を用いることができる。
本実施例の素子構造では、図３６に示すように、多段のメモリセルを積み重ねる、いわゆるＮＡＮＤ型のアレイを組むことが有効である。相補的に働かせることができるため、同一の読み出しデータ線であるＢ００、Ｂ１１、Ｂ２２に連なるセルを、Ａ００からＡ７７に順次電圧を加えることにより読み出すことができるためである。そのため、データ線Ｂ００、Ｂ１１、Ｂ２２が、拡散層とチャネルによって形成されるので、配線およびコンタクトの形成を減らすことができる。したがって、メモリセルの微細化が容易になり、高集積化することが可能になる。なお、Ｄ００、Ｄ１１、Ｄ２２は書き込みデータ線である。
図３７は、本実施例のメモリセルをアレイ状に配置した一例を示したものである。同図において、参照符号Ｃ０は書き込みワード線のドライバ部、Ｃ１は書き込みデータ線のドライバ部、Ｃ２は読み出しワード線のドライバ部、Ｃ３は読み出しデータ線のセンス部である。
本メモリ素子の構造におけるリーク電流の抑制は、電極３５０とチャネル部１５０に挟まれた絶縁膜９３１のトンネル現象をゲート電極５００により有効に制御することで成り立っている。すなわち、書き込み素子Ｔ１のゲート５００と記憶保持部である電極３５０の電位関係を保持することが、リーク電流低減において重要である。そこで、本メモリ素子応用において、書き込みワード線をある電位状態で安定化することができる装置Ｒをおくことにより、電力を使わずに、常にリークを抑えた状態を維持することができる。これにより、不揮発性メモリ的な動作が可能となるため極めて有効である。例えば、装置Ｒとして抵抗を接続することで、電位を通常、接地電位となるようにすることができる。すなわち、この記憶装置が電源から切り離されても、ワード線は接地電位に固定されてリーク電流を抑制できるため、長時間、情報を保持し続けることができる。装置Ｒとして抵抗を用いた場合、動作状態、すなわちワード線が選択された状態では、消費電力を増大させることになるが、選択されるワード線は最大でもアレイ中一本であり、適当な大きさの抵抗を選ぶことにより、それほど消費電力を増大させることなく良好な情報保持特性を得ることができる。
＜実施例３＞
本発明に係るメモリセルのその他の製造方法を、図３８から図４８を用いて説明する。図４８はメモリセルのレイアウト例であり、ここでは、１２セルを用いて示している。また、図３８から図４７は図４８に示したＡ−Ａ線、Ｂ−Ｂ線に沿った断面を、それぞれ左、右に分けて同時に示したものである。なお、レイアウト図において、参照符号Ａ１１〜Ａ６６は書き込みデータ線、Ｂ１１〜Ｂ４４は読み出しビット線、Ｄ００〜Ｄ３３は読み出しビット線または読み出しワード線である。書き込みワード線は横方向ハッチング部上に置かれる。
先ず、図３８に示すように、本実施例ではＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いてメモリセルを形成する方法を示す。勿論、前記メモリセルにおいても、読み出し素子Ｔ２をＳＯＩ基板に形成できることは明白である。埋め込み酸化膜９６０上にシリコン層（ＳＯＩ）１０１、および、保護層９１０を持ったウエハを用いる。
次に、図３９に示すように、既知の浅溝分離法により素子分離領域９００および保護膜９１０を再び形成する。
次に、図４０に示すように、コンタクト形成部の保護膜９１０を開口し、高濃度ドープした多結晶シリコン３６０を堆積し、読み出しワード線（図中左側）および引き出し層（図中右側）をパターニング加工する。その後、多結晶シリコン３６０の表面及び側面に絶縁膜９１１，９１２を形成する。
次に、図４１に示すように、引き出し層上部にコンタクトを開口し、再び高濃度ドープした多結晶シリコン６６０を堆積し、読み出しデータ線（図４１の右側に示した図）を形成する。また、熱処理を加えることにより多結晶シリコン３６０を拡散源として必要な拡散層２２０を形成する。なお、参照符号９１３は絶縁膜であり、この層をマスクに多結晶シリコン６６０をパターン以外の所から完全に取り除くことができる。これにより図４８の配線Ｄ００，Ｄ１１，Ｄ２２，Ｄ３３を形成することができる。
次に、図４２に示すように、層間絶縁膜９２２および９２３を堆積した後、表面をＣＭＰ法により平坦化する。
次に、図４３に示すように、書き込み素子形成部の層間絶縁膜９２２，９２３および保護膜９１０を除去し、シリコン層１０１の表面を露出させる。
次に、図４４に示すように、ゲート酸化膜９７０を形成後、金属電極３５０、トンネル膜９３１、多結晶シリコン１５０を積層する。
次に、図４５に示すように、該積層膜を層間絶縁膜９２３表面まで柱状に加工した後、層間絶縁膜９２１を堆積し、エッチバックすることにより、多結晶シリコン層１５０を露出させる。
次に、図４６に示すように、絶縁膜９２４をもった書き込みデータ線２５０を形成し、層間絶縁膜９２６により平坦化する。
次に、図４７に示すように、層間絶縁膜９２６，９２１にゲートパターンによる溝を形成し、ゲート絶縁膜９８０および書き込みワード線５００を形成する。
上述した製造方法により、すぐれた書き込み、記憶保持性能を有する半導体記憶装置を形成することができる。
＜実施例４＞
図４９に読み出し素子Ｔ２の異なる実施例を示す。書き込み時には、読み出し素子表面が、ワード線５００により蓄積状態となり、強くオフ状態に保たれている。また、保持状態においてもワード線が読み出し素子特性を制御することになり、ワード線による制御性を高くすることができる。そのため読み出し素子の電極電位設定の自由度を大きくすることができる。
ここでは読み出し素子Ｔ２のゲート３５０を層Ｌ１とＬ２の積層構造とすることで、閾値を設定できることを示している。すなわちゲート３５０は、シリコン・ゲルマニウム混晶の層Ｌ１とタングステンシリサイドの層Ｌ２との積層により形成されている。このとき混晶の組成を変えることにより仕事関数を変えることができるため、読み出し素子の閾値を変えることができる。
産業上の利用可能性
したがって、本発明に係る半導体記憶装置は、２つの電界効果型トランジスタを用いて書き込み素子と読み出し素子を形成した半導体記憶装置において、２つの電界効果型トランジスタを互いに反対導電型の素子により形成することにより、相補的動作を行うことができ、情報を非破壊的に読み出すことができるようになる。また、一方を縦形構造のトランジスタを用いることにより２つのトランジスタを積層することができ、集積性の優れた半導体記憶装置の実現に有効である。
【図面の簡単な説明】
図１は従来の半導体記憶装置を示すメモリセルの等価回路図、
図２は従来の半導体記憶装置を示す別のメモリセルの等価回路図、
図３は従来の半導体記憶装置を示すまた別のメモリセルの等価回路図、
図４は図３に示したメモリセルの動作を説明する電位関係図、
図５は本発明の代表的素子構造を説明する素子断面模式図、
図６は図５に示した本発明素子構造の等価回路図、
図７は本発明に係る半導体記憶装置の第１の実施例を示すメモリセルの断面構造図、
図８は図７に示したメモリセルの平面配置の一例を示す平面レイアウト図、
図９は図７に示したメモリセルの製造方法を工程順に説明する最初の断面構造図、
図１０は図９に示した製造工程の次の工程を説明する断面構造図、
図１１は図１０に示した製造工程の次の工程を説明する断面構造図、
図１２は図１１に示した製造工程の次の工程を説明する断面構造図、
図１３は従来の不揮発性メモリを用いたゲインセルでの多値動作を示す電位関係図、
図１４は図７に示したメモリセルの平面配置の別の例を示す平面レイアウト図、
図１５は図７に示したメモリセルの別の配線例を示す等価回路図、
図１６は図１５に示した配線例の平面レイアウト図、
図１７は図７に示したメモリセルのまた別の配線例を示す等価回路図、
図１８は図１７に示した配線例の平面レイアウト図、
図１９はＯＲゲートを構成する場合のメモリセルの配線例を示す等価回路図、
図２０はＡＮＤゲートを構成する場合のメモリセルの配線例を示す等価回路図、
図２１はＡＮＤゲートを構成する場合のメモリセルの別の配線例を示す等価回路図、
図２２は本発明に係る半導体記憶装置の第２の実施例を示すメモリセルの断面構造図、
図２３は図２２に示したメモリセルの製造方法を工程順に説明する最初の断面構造図、
図２４は図２３に示した製造工程の次の工程を説明する断面構造図、
図２５は図２４に示した製造工程の次の工程を説明する断面構造図、
図２６は図２５に示した製造工程の次の工程を説明する断面構造図、
図２７は図２６に示した製造工程の次の工程を説明する断面構造図、
図２８は図２７に示した製造工程の次の工程を説明する断面構造図、
図２９は図２２に示したメモリセルの別の製造方法を工程順に説明する最初の断面構造図、
図３０は図２９に示した製造工程の次の工程を説明する断面構造図、
図３１は図３０に示した製造工程の次の工程を説明する断面構造図、
図３２は図３１に示した製造工程の次の工程を説明する断面構造図、
図３３は図３２に示した製造工程の次の工程を説明する断面構造図、
図３４は図３３に示した製造工程の次の工程を説明する断面構造図、
図３５は図３４に示した製造工程の次の工程を説明する断面構造図、
図３６はメモリセルアレイの一例を示す等価回路図、
図３７はメモリセルアレイの別の例を示す等価回路図、
図３８はメモリセルのまた別の製造方法を工程順に説明する最初の断面構造図、
図３９は図３８に示した製造工程の次の工程を説明する断面構造図、
図４０は図３９に示した製造工程の次の工程を説明する断面構造図、
図４１は図４０に示した製造工程の次の工程を説明する断面構造図、
図４２は図４１に示した製造工程の次の工程を説明する断面構造図、
図４３は図４２に示した製造工程の次の工程を説明する断面構造図、
図４４は図４３に示した製造工程の次の工程を説明する断面構造図、
図４５は図４４に示した製造工程の次の工程を説明する断面構造図、
図４６は図４５に示した製造工程の次の工程を説明する断面構造図、
図４７は図４６に示した製造工程の次の工程を説明する断面構造図、
図４８はメモリセルのまた別の平面配置例を示す平面レイアウト図、
図４９は本発明に係る半導体記憶装置のメモリセルの更に別の実施例を示すメモリセルの断面構造図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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