(57)【特許請求の範囲】
【請求項１】
外部から入力する第１１アドレス信号及び第１２アドレス信号を夫々ディコーディングし、複数のアドレスストローブ信号中、選択された何れか一つの信号とローアドレスストローブ信号とにより各制御信号を夫々出力するモジュール制御回路と、
前記モジュール制御回路から出力する制御信号により選択され、外部から入力する第１〜第１０アドレス信号、ライトイネーブル信号、出力イネーブル信号及び複数のコラムアドレスストローブ信号によりデータの書込み又は読取り動作を行う複数のＤＲＡＭが並列連結されたメモリモジュール部と、を備えて構成されたことを特徴とするモジュール制御回路を備えたメモリモジュールであって、
前記モジュール制御回路は、前記第１１アドレス信号及び前記第１２アドレス信号を夫々ディコーディングするディコーディング部と、
前記ディコーディング部の各出力信号を前記ローアドレスストローブ信号により夫々ラッチするラッチ部と、
前記ラッチ部の各出力信号と、前記複数のコラムアドレスストローブ信号中、選択された一つの信号及び前記ローアドレスストローブ信号を受けて、前記メモリモジュール部に制御信号を夫々出力するＣＢＲ検出部と、を備えて構成されたことを特徴とするモジュール制御回路を備えたメモリモジュール。
【請求項２】
前記ディコーディング部は、第１インバータ及び第２インバータから反転された前記第１１アドレス信号と前記第１２アドレス信号とを否定論理積して、第３インバータに出力する第１ＮＡＮＤゲートと、
前記第１１アドレス信号と反転された前記第１２アドレス信号とを否定論理積して、第４インバータに出力する第２ＮＡＮＤゲートと、
反転された前記第１１アドレス信号と前記第１２アドレス信号とを否定論理積して、第５インバータに出力する第３ＮＡＮＤゲートと、
前記第１１アドレス信号と前記第１２アドレス信号とを否定論理積して、第６インバータに出力する第４ＮＡＮＤゲートと、を備えて構成されたことを特徴とする請求項１記載のモジュール制御回路を備えたメモリモジュール。
【請求項３】
前記ラッチ部は、前記ローアドレスストローブ信号により、前記ディコーディング部の各出力信号を夫々ラッチする第１〜第４ラッチにて構成され、
前記第１〜第４ラッチは、前記ローアドレスストローブ信号を夫々反転する第７インバータ及び第８インバータと、
前記ディコーディング部の出力信号を反転する第９インバータと、
前記ローアドレスストローブ信号及び前記第７インバータの出力信号により同期され、前記第９インバータの出力を反転する第１クロックドインバータと、
前記第１クロックドインバータの出力信号と、第２クロックドインバータの出力信号とを反転する第１０インバータと、
前記ローアドレスストローブ信号及び前記第７インバータの出力信号により同期され、前記第１０インバータの出力信号を反転して、前記第１０インバータの入力信号に出力する前記第２クロックドインバータと、
前記第８インバータと前記第１０インバータとの出力信号を否定論理積する第５ＮＡＮＤゲートと、を備えて構成されたことを特徴とする請求項１記載のモジュール制御回路を備えたメモリモジュール。
【請求項４】
前記ＣＢＲ検出部は、第１〜第４ＣＢＲ検出器にて構成され、それら各前記第１〜第４ＣＢＲ検出器は、前記複数のコラムアドレスストローブ信号中、選択された何れか一つの信号を反転する第１１インバータと、前記ローアドレスストローブ信号を反転する第１２インバータ及び第１３インバータと、
前記ローアドレスストローブ信号により前記第１１インバータの出力信号を反転する第１インバーティング部と、
前記第１インバーティング部の出力信号及び第２インバーティング部の出力信号を夫々反転する第１４インバータ及び第１５インバータと、
前記ローアドレスストローブ信号により前記第１４インバータの出力信号を反転する前記第２インバーティング部と、
前記第１３インバータと前記第１５インバータとの出力信号を否定論理積する第６ＮＡＮＤゲートと、
前記第６ＮＡＮＤゲートの出力信号と前記ラッチ部の出力信号とを否定論理積して、第１６インバータに出力する第７ＮＡＮＤゲートと、を備えて構成されたことを特徴とする請求項１記載のモジュール制御回路を備えたメモリモジュール。
【請求項５】
前記第１インバーティング部は、電源電圧と接地電圧間に、第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタとが直列に順次連結され、
前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタの各ゲートには、前記第１１インバータの出力信号が夫々印加し、前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタの各ゲートには、前記第１２インバータの出力信号及び前記ローアドレスストローブ信号が夫々印加することを特徴とする請求項４記載のモジュール制御回路を備えたメモリモジュール。
【請求項６】
前記第２インバーティング部は、電源電圧と接地電圧間に、第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタと、第４ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタとが直列に順次連結され、
前記第３ＰＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタの各ゲートには、前記第１４インバータの出力信号が夫々印加し、前記第４ＰＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタの各ゲートには、前記ローアドレスストローブ信号及び前記第１２インバータの出力信号が夫々印加することを特徴とする請求項４記載のモジュール制御回路を備えたメモリモジュール。
【請求項７】
前記複数のＤＲＡＭは、１６個のＤＲＡＭである、請求項１〜６のいずれか１項記載のモジュール制御回路を備えたメモリモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリモジュールに係るもので、詳しくは、モジュール制御回路を備えて、メモリモジュールの動作ディバイス数を減らし、駆動電流を低減し得るモジュール制御回路を備えたメモリモジュールに関するものである。
【０００２】
【従来の技術】
従来のメモリモジュールの一例においては、図１０に示したように、外部から各制御信号が入力する四つの６４M  ＤＲＡＭ（4K Refresh×16）（Ｍ１〜Ｍ４）にて１ＢＡＮＫ  ８ＣＡＳ  ４M×６４モジュールを構成していた。
【０００３】
そして、従来のメモリモジュールの他の一例においては、図１１に示したように、外部から各制御信号が入力する１６個の１６M  ＤＲＡＭ（4K Refresh×4）（Ｍ１１〜Ｍ２６）にて１ＢＡＮＫ  ８ＣＡＳ  ４M×６４モジュールを構成していた。このとき、前記各制御信号とは、ローアドレスストローブ信号／ＲＡＳ、複数のアドレス信号Ａ０〜Ａ１１、ライトイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥ、複数のコラムアドレスストローブ信号／ＣＡＳ０〜／ＣＡＳ７及びデータ入出力信号ＩＯ０〜ＩＯ６３を夫々意味する。
【０００４】
以下、このように構成された従来のメモリモジュールの二つの例に対する動作を説明する。
【０００５】
先ず、従来のメモリモジュールの第一例においては、図１０に示したように、ローアドレスストローブ信号／ＲＡＳがローレベルの場合、各ＤＲＡＭ  Ｍ１〜Ｍ４は、夫々アドレス信号Ａ０〜Ａ１１を受けて、内部的にＸアドレス（X-address）を選択する。
【０００６】
その後、前記ＤＲＡＭ  Ｍ１〜Ｍ４は、コラムアドレスストローブ信号／ＣＡＳ０〜／ＣＡＳ７によりアドレス信号Ａ０〜Ａ９を受けて、内部的にＹアドレス（Y-address）を選択するが、このとき、ライトイネーブル信号／ＷＥがローレベルであると、前記ＤＲＡＭ  Ｍ１〜Ｍ４は全てデータ入出力信号ＩＯ０〜ＩＯ６３によりライト（書込み）動作を行い、出力イネーブル信号／ＯＥがローレベルであると、前記ＤＲＡＭ  Ｍ１〜Ｍ４は、全てリード（読取り）動作を行う。
【０００７】
一方、前記コラムストローブ信号ＣＡＳ０〜／ＣＡＳ７がローアドレスストローブ信号／ＲＡＳよりも先にローレベルに入力すると、前記ＤＲＡＭ  Ｍ１〜Ｍ４は夫々リフレッシュ動作を行う。
【０００８】
且つ、従来のメモリモジュールの第二の例は、前述の一例の動作と類似しており、外部から印加するローアドレスストローブ信号／ＲＡＳ及びコラムアドレスストローブ信号ＣＡＳ０〜／ＣＡＳ７により１６M  ＤＲＡＭ  Ｍ１１〜Ｍ２６が同時にリード及びライト動作を行うため、詳しい説明は省略する。
【０００９】
又、前記従来の第一例の６４M  ＤＲＡＭ４個の価格は、従来の第二の例の１６M  ＤＲＡＭ１６個の価格よりも高いため、メモリモジュールの製造原価を減らすため、時々１６M  ＤＲＡＭ１６個を用いて３２Mバイトのモジュールを製造していた。
【００１０】
【発明が解決しようとする課題】
然るに、このような従来のメモリモジュールにおいては、製造原価を減らすため、６４M  ＤＲＡＭを４個用いる代わりに１６M  ＤＲＡＭを１６個用いると、駆動電流が約４倍程に増加するという不都合な点があった。
【００１１】
そこで、本発明は、このような従来の課題に鑑みてなされたもので、１６M  ＤＲＡＭ（1K Refresh×16）を用いて１ＢＡＮＫ  ４M×６４モジュールを構成し、動作ディバイス数を減らして駆動電流を低減し得るモジュール制御回路を備えたメモリモジュールを提供することを目的とする。
【００１２】
【課題を解決するための手段】
このような目的を達成するため、本発明に係るモジュール制御回路を備えたメモリモジュールにおいては、１６個の１６M  ＤＲＡＭ（1K Refresh×16）と、該１６M  ＤＲＡＭ（1K Refresh×16）中、データのリード／ライト動作に必要なＤＲＡＭのみを選択するモジュール制御回路とを備えて構成されている。
【００１３】
このように構成すると、モジュール制御回路により１６個の１６M  ＤＲＡＭ中、必要な４個のＤＲＡＭのみを動作させて、駆動電流を減少（約１／４程に）することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態に対し、図面を用いて説明する。
【００１５】
本発明に係るモジュール制御回路を備えたメモリモジュールにおいては、図１に示したように、外部から入力する第１１及び第１２アドレス信号Ａ１０、Ａ１１をディコーディングし、複数のアドレスストローブ信号／ＣＡＳ０〜／ＣＡＳ７中、選択された何れか一つの信号とローアドレスストローブ信号／ＲＡＳとにより各制御信号／ＲＡＳ０〜／ＲＡＳ３を夫々出力するモジュール制御回路１００と、
該モジュール制御回路１００から出力される制御信号／ＲＡＳ０〜／ＲＡＳ３により選択され、外部から入力される第１〜第１０アドレス信号Ａ０〜Ａ９、ライトイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥ及び複数のコラムアドレスストローブ信号／ＣＡＳ０〜／ＣＡＳ７によりデータのライト又はリード動作を行う複数のＤＲＡＭ  Ｍ３１〜Ｍ４６が並列連結されたメモリモジュール部２００と、を備えて構成されている。
【００１６】
又、前記モジュール制御回路１００においては、図２に示したように、第１１及び第１２アドレス信号Ａ１０、Ａ１１をディコーディングするディコーディング部１１０と、該ディコーディング部の出力信号ｉＡ０〜ｉＡ３をローアドレスストローブ信号／ＲＡＳによりラッチするラッチ部１２０と、該ラッチ部１２０の出力信号ｉＲＡＳ０〜ｉＲＡＳ３を受けて、コラムアドレスストローブ信号／ＣＡＳ０〜／ＣＡＳ７中、選択された一つのコラムアドレスストローブ信号及びローアドレスストローブ信号／ＲＡＳによりＣＢＲ状態であるかの与否を検出するＣＢＲ検出部１３０と、を備えて構成されている。
【００１７】
このとき、前記ＣＢＲとは、ＣＡＳ Before ＲＡＳの略称で、ローアドレストローブ信号／ＲＡＳがローレベルに入力する以前に、コラムアドレスストローブ信号／ＣＡＳが入力する状態を意味し、このような状態で各メモリはリフレッシュ（Refresh）動作を行う。
【００１８】
更に、前記ディコーディング部１１０においては、図３に示したように、第１及び第２インバータＩＮ１、ＩＮ２から反転された第１１アドレス信号／Ａ１０と第１２アドレス信号／Ａ１１とを否定論理積して、第３インバータＩＮ３に出力する第１ＮＡＮＤゲートＮＤ１と、第１１アドレス信号Ａ１０と反転された第１２アドレス信号／Ａ１１とを否定論理積して、第４インバータＩＮ４に出力する第２ＮＡＮＤゲートＮＤ２と、反転された第１１アドレス信号／Ａ１０と第１２アドレス信号Ａ１１とを否定論理積して、第５インバータＩＮ５に出力する第３ＮＡＮＤゲートＮＤ３と、前記第１１アドレス信号Ａ１０と第１２アドレス信号Ａ１１とを否定論理積して、第６インバータＩＮ６に出力する第４ＮＡＮＤゲートＮＤ４と、を備えて構成されている。
【００１９】
そして、前記ラッチ部１２０は、ローアドレスストローブ信号／ＲＡＳにより、ディコーディング部１１０の各出力信号ｉＡ０〜ｉＡ３を夫々ラッチする第１〜第４ラッチ１２１〜１２４にて構成され、ＣＢＲ検出部１３０は、ラッチ部１２０から出力信号ｉＲＡＳ０〜ｉＲＡＳ３を受けて、コラムアドレスストローブ信号／ＣＡＳ０〜／ＣＡＳ７中、選択された何れか一つの信号及びローアドレスストローブ信号／ＲＡＳによりＣＢＲを検出する第１〜第４ＣＢＲ検出器１３１〜１３４にて構成されている。
【００２０】
且つ、前記第１〜第４ラッチ１２１〜１２４においては、図５に示したように、ローアドレスストローブ信号／ＲＡＳを夫々反転する第７及び第８インバータＩＮ７、ＩＮ８と、前記ディコーディング部の出力信号ｉＡｉを反転する第９インバータＩＮ９と、ローアドレスストローブ信号／ＲＡＳ及び第７インバータＩＮ７の出力信号により同期され、第９インバータＩＮ９の出力を反転する第１クロックドインバータ（Clocked inverter）（ＣＩＮ１）と、該第１クロックドインバータＣＩＮ１の出力信号を反転する第１０インバータＩＮ１０と、ローアドレスストローブ信号／ＲＡＳ及び第７インバータＩＮ７の出力信号により同期され、前記第１０インバータＩＮ１０の出力信号を反転して、該第１０インバータＩＮ１０の入力信号に出力する第２クロックドインバータＣＩＮ２と、前記第８インバータＩＮ８と第１０インバータＩＮ１０との出力信号を否定論理積する第５ＮＡＮＤゲートＮＤ５と、を備えて構成されている。
【００２１】
更に、前記第１〜第４ＣＢＲ検出器１３１〜１３４においては、図７に示したように、コラムアドレスストローブ信号／ＣＡＳ０〜／ＣＡＳ７中、選択された何れか一つの信号を反転する第１１インバータＩＮ１１と、ローアドレスストローブ信号／ＲＡＳを夫々反転する第１２及び第１３インバータＩＮ１２、ＩＮ１３と、ローアドレスストローブ信号／ＲＡＳにより前記第１１インバータＩＮ１１の出力信号を反転する第１インバーティング部１３５と、該第１インバーティング部１３５の出力信号を夫々反転する第１４及び第１５インバータＩＮ１４、ＩＮ１５と、ローアドレスストローブ信号／ＲＡＳにより前記第１４インバータＩＮ１４の出力信号を反転する第２インバーティング部１３６と、前記第１３インバータＩＮ１３と第１５インバータＩＮ１５との出力信号を否定論理積する第６ＮＡＮＤゲートＮＤ６と、該第６ＮＡＮＤゲートＮＤ６の出力信号と前記ラッチ部１２０の出力信号ｉＲＡＳｉとを否定論理積して、第１６インバータＩＮ１６に出力する第７ＮＡＮＤゲートＮＤ７と、を備えて構成されている。
【００２２】
このとき、前記第１インバーティング部１３５においては、電源電圧ＶＣＣと接地電圧ＶＳＳ間に、第１及び第２ＰＭＯＳトランジスタＰ１、Ｐ２と第２及び第１ＮＭＯＳトランジスタＮ２、Ｎ１が直列に順次連結され、前記第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１の各ゲートには前記第１１インバータＩＮ１１の出力信号が夫々印加し、前記第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２の各ゲートには、第１２インバータＩＮ１２の出力信号及びローアドレスストローブ信号／ＲＡＳが夫々印加するようになっている。
【００２３】
且つ、前記第２インバーティング部１３６においては、電源電圧ＶＣＣと接地電圧ＶＳＳ間に、第３及び第４ＰＭＯＳトランジスタＰ３、Ｐ４と、第４及び第３ＮＭＯＳトランジスタＮ４、Ｎ３とが直列に順次連結され、前記第３ＰＭＯＳトランジスタＰ３及び第３ＮＭＯＳトランジスタＮ３の各ゲートには、前記第１４インバータＩＮ１４の出力信号が夫々印加し、前記第４ＰＭＯＳトランジスタＰ４及び第４ＮＭＯＳトランジスタＮ４の各ゲートには、ローアドレスストローブ信号／ＲＡＳ及び第１２インバータＩＮ１２の出力信号が夫々印加するようになっている。
【００２４】
このとき、前記第１インバーティング部１３５と第２インバーティング部１３６との出力端子は、相互連結されている。
又、前記メモリモジュール部２００においては、図１に示したように、前記モジュール制御回路１００から出力する複数の制御信号／ＲＡＳ０〜／ＲＡＳ３により選択される１６個のＤＲＡＭ  Ｍ３１〜Ｍ４６が並列連結され、それらの複数の制御信号／ＲＡＳ０〜／ＲＡＳ３によりＤＲＡＭが夫々４個ずつ選択されるようになっている。このとき、前記各ＤＲＡＭ  Ｍ３１〜Ｍ４６は、夫々１６個のＤＲＡＭ（1K Refresh×16）である。
【００２５】
以下、このように構成された本発明に係るモジュール制御回路を備えたメモリモジュールの動作に対し、説明する。
【００２６】
先ず、図３及び図４に示したように、外部から入力する第１１及び第１２アドレス信号Ａ１０、Ａ１１によりディコーディング部１１０の出力信号ｉＡ０〜ｉＡ３中、一つの信号のみがハイレベルになり、その他の信号はローレベルになる。即ち、図４に示したように、例えば、第１１及び第１２アドレス信号Ａ１０が全てローレベルであると、インバータＩＮ３の出力信号ｉＡ０のみがハイレベルになり、その他の各信号ｉＡ１〜ｉＡ３はローレベルになる。よって、前記ディコーディング部１１０は、外部から入力する第１１及び第１２アドレス信号Ａ１０、Ａ１１をディコーディングして、不足なアドレス信号を補う。
【００２７】
次いで、図５及び図６に示したように、ラッチ部１２０は、ローアドレスストローブ信号／ＲＡＳがハイレベルの場合、第８インバータＩＮ８と第５ＮＡＮＤゲートＮＤ５との動作により前記ディコーディング部１１０から入力する信号ｉＡｉに拘らず、恒常、ハイレベルの出力信号ｉＲＡＳｉを出力する。
【００２８】
このとき、前記ディコーディング部１１０の出力信号ｉＡｉは、第９インバータＩＮ９を経て、ハイレベルのローアドレスストローブ信号／ＲＡＳによりターンオンされた第１クロックドインバータＣＩＮ１及び第１０インバータＩＮ１０を通って第５ＮＡＮＤゲートＮＤ５への入力を待機する。
【００２９】
その後、ローアドレスストローブ信号／ＲＡＳがハイレベルからローレベルに遷移されると、第１０インバータＩＮ１０の出力信号が第５ＮＡＮＤゲートＮＤ５に入力して、出力信号ｉＲＡＳｉが出力され、ローレベルのローアドレスストローブ信号／ＲＡＳ及び第７インバータＩＮ７の出力信号により第１クロックドインバータＣＩＮ１はオフされ、前記第２クロックドインバータＣＩＮ２はオンされるため、前記ラッチ部１２０は、それ以上ディコーディング部１１０の出力信号ｉＡｉを受けずに、既に入力された信号をラッチする。
【００３０】
このとき、ローアドレスストローブ信号／ＲＡＳがハイレベルからローレベルに遷移されるとき、前記ディコーディング部１１０の出力信号ｉＡｉがハイレベルであると、第１〜第４ラッチ１２１〜１２４の出力信号ｉＲＡＳｉはハイレベルになるが、該ディコーディング部１１０の出力信号ｉＡｉがローレベルであると、第１〜第４ラッチ１２１〜１２４の出力信号ｉＲＡＳｉはローレベルになる。
【００３１】
次いで、ＣＢＲ検出部１３０のＣＢＲ検出器１３１〜１３４の動作を説明すると次のようである。
【００３２】
先ず、図８（Ａ）〜（Ｄ）及び図９（Ａ）〜（Ｄ）に示したように、ローアドレスストローブ信号／ＲＡＳがハイレベルの場合は、ラッチ部１２０の出力信号ｉＲＡＳｉもハイレベルになるため、複数のコラムアドレスストローブ信号／ＣＡＳ０〜／ＣＡＳ７中、選択された一つの信号に拘らず、第６ＮＡＮＤゲートＮＤ６の出力信号は恒常ハイレベルになり、第１６インバータＩＮ１６の出力信号の各ＣＢＲ検出器１３１〜１３４の出力信号／ＲＡＳｋもハイレベルになる。
【００３３】
しかし、ローアドレスストローブ信号／ＲＡＳがハイレベルからローレベルに遷移されると、ローアドレスストローブ信号／ＲＡＳ及び複数のコラムアドレスストローブ信号／ＣＡＳ０〜／ＣＡＳ７中、選択された一つの信号により、図８（Ｃ）及び図９（Ｃ）に示したように、第６ＮＡＮＤゲートＮＤ６の出力信号が変化され、図５の第１〜第４ラッチ１２１〜１２４の出力信号ｉＲＡＳｉにより各ＣＢＲ検出器の出力信／ＲＡＳｋも変化される。
【００３４】
且つ、前記ローアドレスストローブ信号／ＲＡＳがハイレベルからローレベルに遷移され、ＣＢＲ検出が行われる場合は、言い換えると、図８（Ａ）及び図８（Ｂ）に示したように、複数のコラムアドレス信号／ＣＡＳ０〜／ＣＡＳ７中、選択された一つの信号が、ローアドレスストローブ信号／ＲＡＳより先にローレベルになる場合は、図８（Ｃ）に示したように、第６ＮＡＮＤゲートＮＤ６の出力信号は、前記ローアドレスストローブ信号／ＲＡＳによりローレベルになり、前記各ＣＢＲ検出器１３１〜１３４の出力信号／ＲＡＳｋは、図８（Ｄ）に示したように、前記第１〜第４ラッチ１２１〜１２４の出力信号ｉＲＡＳｉに拘らず、全てローレベルになる。
【００３５】
又、ローアドレスストローブ信号／ＲＡＳがローレベルの普通動作の場合は、言い換えると、図９（Ａ）、（Ｂ）に示したように、ローアドレスストローブ信号／ＲＡＳが複数のコラムアドレス信号／ＣＡＳ０〜／ＣＡＳ７よりも先にローレベルになる場合は、図９（Ｃ）に示したように、第６ＮＡＮＤゲートＮＤ６の出力信号は、恒常ハイレベルになり、前記第１〜第４ラッチ１２１〜１２４の出力信号ｉＲＡＳｉがローレベルであると、図９（Ｄ）に示したように、各ＣＢＲ検出器１３１〜１３４の出力信号／ＲＡＳｋはローレベルになり、該第１〜第４ラッチ１２１〜１２４の各出力信号ｉＲＡＳｉがハイレベルであると、各ＣＢＲ検出器１３１〜１３４の出力信号／ＲＡＳｋはハイレベルになる。
【００３６】
以下、このような動作に従うモジュール制御部１００の全体動作を説明する。
【００３７】
先ず、アドレス発生部（図示されず）から第１１及び第１２アドレス信号Ａ１０、Ａ１１が入力すると、ディコーディング部１１０はディコーディング動作を行って、出力信号ｉＡ０〜ｉＡ３を夫々出力するが、図４に示したように、前記第１１及び第１２アドレス信号Ａ１０、Ａ１１によりディコーディング部１１０の出力信号ｉＡ０〜ｉＡ３中、一つの信号はハイレベルに、その他の三つの信号はローレベルになる。
【００３８】
その後、前記ディコーディング部１１０の出力信号ｉＡ０〜ｉＡ３が夫々第１〜第４ラッチ１２１〜１２４に入力すると、該各第１〜第４ラッチ１２１〜１２４の出力信号ｉＲＡＳ０〜ｉＲＡＳ３は、図６に示したように、ローアドレスストローブ信号／ＲＡＳがハイレベルの場合、ディコーディング部１１０の出力信号ｉＡ０〜ｉＡ３に拘らず、全てハイレベルになる。
【００３９】
このとき、前記ローアドレスストローブ信号／ＲＡＳがローレベルに遷移されると、前記ディコーディング部１１０の各出力信号ｉＡ０〜ｉＡ３により各第１〜第４ラッチ１２１〜１２４の出力信号ｉＲＡＳ０〜ｉＲＡＳ３は夫々変化される。即ち、前記ディコーディング部１１０の出力信号ｉＡ０〜ｉＡ３がハイレベルであると、前記各第１〜第４ラッチ１２１〜１２４の出力信号ｉＲＡＳ０〜ｉＲＡＳ３もハイレベルになり、該ディコーディング部１１０の出力信号ｉＡ０〜ｉＡ３がローレベルであると、それら第１〜第４ラッチ１２１〜１２４の出力信号ｉＲＡＳ０〜ｉＲＡＳ３もローレベルになる。
【００４０】
次いで、前記各第１〜第４ラッチ１２１〜１２４の出力信号ｉＲＡＳ０〜ｉＲＡＳ３が複数のＣＢＲ検出器１３１〜１３４に夫々入力すると、それらＣＢＲ検出器１３１〜１３４は、後述するように、出力信号／ＲＡＳ０〜／ＲＡＳ３を夫々出力する。
【００４１】
先ず、各コラムアドレスストローブ信号／ＣＡＳ０〜／ＣＡＳ７がローアドレスストローブ信号／ＲＡＳよりも先にローレベルになる場合、前記各ＣＢＲ検出器１３１〜１３４の出力信号／ＲＡＳ０〜／ＲＡＳ３は全てローレベルになって、全てのＤＲＡＭ  Ｍ３１〜Ｍ４６を選択するが、このとき、メモリモジュール２００部はリフレッシュ動作を行う。
【００４２】
一方、前記ローアドレスストローブ信号／ＲＡＳが各コラムアドレスストローブ信号／ＣＡＳ０〜／ＣＡＳ７よりも先にローレベルになる場合、前記各ＣＢＲ検出器１３１〜１３４は、前記第１〜第４ラッチ１２１〜１２４の出力信号ｉＲＡＳ０〜ｉＲＡＳ３により各出力信号／ＲＡＳ０〜／ＲＡＳ３中、何れか一つの信号のみをローレベルに出力し、その他の三つの信号はハイレベルに夫々出力するが、このとき、前記メモリモジュール部２００は、前記一つのローレベル信号により選択されたメモリ（４個）のみに対し、外部から印加するライトイネーブル信号／ＷＥ又は出力イネーブル信号／ＯＥによりライト（書込み）又はリード（読取り）動作を行う。
【００４３】
従って、ローアドレスストローブ信号／ＲＡＳが複数のコラムアドレスストローブ信号／ＣＡＳ０〜／ＣＡＳ７よりも先にローレベルになるノーマルリード／ライト動作時に、モジュール制御回路１００は、外部のアドレス発生部から入力する第１１及び第１２アドレス信号Ａ１０、Ａ１１により各出力信号／ＲＡＳ０〜／ＲＡＳ３中、何れか一つの信号のみをローレベルに出力し、その他の三つの信号はハイレベルに出力して、必要な４個のＤＲＡＭのみを選択する。
【００４４】
且つ、前記ローアドレスストローブ信号／ＲＡＳが各コラムアドレスストローブ信号／ＣＡＳ０〜／ＣＡＳ７よりも遅くローレベルになるＣＢＲリフレッシュ動作時に、前記モジュール１００は、外部のアドレス発生部から入力する第１１及び第１２アドレス信号Ａ１０、Ａ１１に拘らず、各出力信号／ＲＡＳ０〜／ＲＡＳ３を全てローレベルに出力して、全てのメモリＭ３１〜Ｍ４６を夫々選択する。
【００４５】
【発明の効果】
以上説明したように、請求項1記載の発明によると、１６個の１６M  ＤＲＡＭ（1K Refresh×16）を用いて、モジュール制御回路を備えたメモリモジュールを構成し、該メモリモジュールを制御して、１６M  ＤＲＡＭ中、必要な４個のＤＲＡＭのみを動作させて、駆動電流を１／４程減少し得るという効果がある。
【００４６】
そして、請求項２記載の発明によると、第１１及び第１２アドレスＡ１０、Ａ１１をディコーディングし、外部から印加するローアドレスストローブ信号／ＲＡＳ及びコラムアドレスストローブ信号／ＣＡＳによりメモリモジュール部２００を制御する制御信号／ＲＡＳ０〜／ＲＡＳ３を夫々出力し得るという効果がある。
【００４７】
且つ、請求項３記載の発明によると、外部から印加する第１１及び第アドレスＡ１０、Ａ１１をディコーディングして、不足なアドレス信号を補充し得るという効果がある。
【００４８】
又、請求項４記載の発明によると、外部から入力するローアドレスストローブ信号／ＲＡＳとモジュール制御回路１００から出力する制御信号／ＲＡＳ０〜／ＲＡＳ３とのタイミングを合致し得るという効果がある。
【００４９】
更に、請求項５〜請求項７の発明によると、第１１及び第１２アドレス信号Ａ１０、Ａ１１がディコーディング部１１０及びラッチ部１２０を経て変化された信号と、ローアドレスストローブ信号／ＲＡＳ及びコラムアドレスストローブ信号／ＣＡＳによりメモリモジュール部２００を制御する制御信号／ＲＡＳ０〜／ＲＡＳ３を出力し得るという効果がある。
【００５０】
且つ、請求項８記載の発明によると、モジュール制御回路から出力する制御信号／ＲＡＳ０〜／ＲＡＳ３により必要なＤＲＡＭのみを選択して、メモリモジュール全体の駆動電流を減らし得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るモジュール制御回路を備えたメモリモジュールを示したブロック図である。
【図２】図１のモジュール制御回路を示したブロック図である。
【図３】図２のディコーディング部を示した回路図である。
【図４】図３のディコーディング部の入／出力信号の関係を示したテーブルである。
【図５】図２のラッチ部を示した回路図である。
【図６】図５のラッチ部の入／出力信号の関係を示したテーブルである。
【図７】図２のＣＢＲ検出部を示した回路図である。
【図８】（Ａ）〜（Ｄ）、図７のＣＢＲ検出部のＣＢＲ動作時の信号タイミング図である。
【図９】（Ａ）〜（Ｄ）、図７のＣＢＲ検出部の普通動作時の信号タイミング図である。
【図１０】従来のメモリモジュールの一例を示したブロック図である。
【図１１】従来のメモリモジュールの他の例を示したブロック図である。
【符号の説明】
１００：モジュール制御部
２００：メモリモジュール部
１１０：ディコーディング部
１２０：ラッチ部
１２１〜１２４：第１〜第４ラッチ
１３０：ＣＢＲ検出部
１３１〜１３４：第１〜第４ＣＢＲ検出器
１３５：第１インバーティング部
１３６：第２インバーティング部
Ｍ３１〜Ｍ４６：ＤＲＡＭ
ＩＮ１〜ＩＮ１６：第１〜第１６インバータ
ＮＤ１〜ＮＤ７：第１〜第７ＮＡＮＤゲート
Ｐ１〜Ｐ２：第１〜第２ＰＭＯＳトランジスタ
Ｎ１〜Ｎ２：第１〜第２ＮＭＯＳトランジスタ
ＣＩＮ１〜ＣＩＮ２：第１〜第２クロックドインバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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