(57)【特許請求の範囲】
【請求項１】
データパスを有するメモリアレイを含む集積回路装置であって、
Ｎ本のコラム選択線と、
前記Ｎ本のコラム選択線上の信号に応答して、第１および第２の相補のローカルデータ線対にそれぞれ結合可能なＮ個のセンスアンプからなる第１および第２のグループと、
前記第１および第２の相補のローカルデータ線対にそれぞれ結合された第１および第２のローカル読出書込回路と、
前記第１および第２のローカル読出書込回路に与えられた相補の第１および第２のイネーブル信号に応答して、前記第１および第２の相補のローカルデータ線対のうちいずれかに選択的に結合可能な相補のグローバルデータ線対とを備え、
前記第１のローカル読出書込回路は、
前記第１のイネーブル信号に応答して、前記第１の相補のローカルデータ線対を前記相補のグローバルデータ線対に選択的に結合するための第１のスイッチングデバイスと、
前記第１のイネーブル信号の反転信号に応答する第３のスイッチングデバイスとを含み、
前記第２のローカル読出書込回路は、
前記第２のイネーブル信号に応答して、前記第２の相補のローカルデータ線対を前記相補のグローバルデータ線対に選択的に結合するための第２のスイッチングデバイスと、
前記第２のイネーブル信号の反転信号に応答する第４のスイッチングデバイスとを含み、
前記第１および第２のローカル読出書込回路の一方が前記第１または第２の相補のローカルデータ線対のうち対応する１つを読出および書込のいずれにも使用される前記相補のグローバルデータ線対に結合するときに、同時に前記第１および第２のローカル読出書込回路の他方がもう１つの前記第１または前記第２の相補のローカルデータ線対を選択的に短絡し、さらに
前記Ｎ本のコラム線上の前記信号に応答して、前記センスアンプのうち指定のものを前
記第１および第２の相補のローカルデータ線対に選択的に結合するための第５および第６のスイッチングデバイスを備える、集積回路装置。
【請求項２】
Ｎ＝８である、請求項１に記載の集積回路装置。
【請求項３】
前記Ｎ本のコラム選択線は、プリデコードされた読出書込コラム選択線を含む、請求項１に記載の集積回路装置。
【請求項４】
前記第５および第６のスイッチングデバイスはＭＯＳトランジスタを含む、請求項１に記載の集積回路装置。
【請求項５】
前記ＭＯＳトランジスタはＮチャネルデバイスを含む、請求項４に記載の集積回路装置。
【請求項６】
前記第１および第２のスイッチングデバイスはＭＯＳトランジスタを含む、請求項１に記載の集積回路装置。
【請求項７】
前記ＭＯＳトランジスタはＮチャネルトランジスタを含む、請求項６に記載の集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の背景】
この発明は、一般的に、集積回路（“ＩＣ”）メモリデバイス、特に混載ダイナミックランダムアクセスメモリ（“ＤＲＡＭ”）を組込むＩＣの分野に関する。より特定的には、この発明はＤＲＡＭデバイスと、混載メモリアレイを組込むＩＣとに特に適用可能であるデータパスデコード技術に関する。
【０００２】
典型的な混載ＤＲＡＭアーキテクチャでは、ローカルおよびグローバルデータ読出／書込線がしばしば用いられる。動作時に、データバス競合を防ぐためにさまざまなサブアレイを選択および非選択するのに、ローカル読出／書込線をグローバル読出／書込線と選択的に接続および非接続とする必要がある。ローカルデータ線はほとんどの設計で比較的長くなる傾向にあり、その結果、これに伴って抵抗およびキャパシタンスが大きくなる。さらに、ページ長が長くなると、チップ上の面積の多くがコラムアドレス線のルート付けに消費される。たとえば１６ビットコラム設計では、コラム線Ｙ０〜Ｙ１５を、一般的にセンスアンプ領域そのものを通してルート付けしなくてはならない。
【０００３】
【発明の概要】
この発明のデータパスデコード技術およびアーキテクチャは、これら先行技術の設計の欠点を、本質において第２のレベルのデコードとなるものを提供することによって、有利に回避する。これにより、必要なコラム選択線が少なくなり、かつ必要なローカルデータ線が短くなるという独自の結果がもたらされる。さらに、この発明の技術およびアーキテクチャでは、先行技術のそれに比べチップ上の面積を追加する必要がなく、かつ、重要な読出データおよび書込データパスに対して、新たなゲート遅延またはパスゲートを追加することもない。これは、読出／書込イネーブル（“ＲＷＥＮ”）信号、または個別の読出イネーブル（“ＲＥＮ”）信号および書込イネーブル（“ＷＥＮ”）信号にアドレス機能を効果的に組込むことで達成される。よって、これにより第２のレベルのコラムデコードが与えられるので、センスアンプにルート付けする必要のあるコラム選択線は半分となる。
【０００４】
ここで特に開示されるのは、Ｎ本のコラム線と、Ｎ本のコラム線上の信号に応答して第１および第２の相補のローカルデータ線対にそれぞれ結合可能なＮ個のセンスアンプからなる第１および第２のグループとを含むデータパスを有するメモリアレイを含む集積回路装置である。第１および第２のローカル読出／書込回路が第１および第２の相補のローカルデータ線対にそれぞれ結合され、相補のグローバルデータ線が、第１および第２のローカル読出／書込回路に与えられた第１および第２のイネーブル信号に応答して、第１および第２の相補のローカルデータ線対のうちいずれかに選択的に結合可能である。
【０００５】
ここでさらに開示されるのは、Ｎ本の読出コラム線およびＮ本の書込コラム線を含むデータパスを有するメモリアレイを含む集積回路装置である。Ｎ個のセンスアンプからなる第１および第２のグループは、Ｎ本の読出コラム線上の信号に応答して第１および第２の相補のローカルデータ読出線対にそれぞれ結合可能であり、かつＮ本の書込コラム線上の信号に応答して第１および第２の相補のローカルデータ書込線対にそれぞれ結合可能である。第１および第２のローカル読出回路が、第１および第２の相補のローカルデータ読出線対にそれぞれ結合され、同様に第１および第２のローカル書込回路が、第１および第２の相補のローカルデータ書込線対にそれぞれ結合される。相補のグローバルデータ読出線が、第１および第２のローカル読出回路に与えられた第１および第２の読出イネーブル信号に応答して、第１および第２の相補のローカルデータ線対のうちいずれかに選択的に結合可能であり、相補のグローバルデータ書込線が、第１および第２のローカル書込回路に与えられた第１および第２の書込イネーブル信号に応答して、第１および第２の相補のローカルデータ書込線対のうちいずれかに選択的に結合可能である。
【０００６】
この発明の前述および他の特徴点と目的、ならびにこれらを達成する態様がより明らかとなり、この発明自体が最もよく理解されるように、好ましい実施例の以下の説明を添付の図面とともに参照する。
【０００７】
【代表的な実施例の説明】
まず図１を参照して、先行技術のメモリデータパス１０のデコードアーキテクチャの、簡略化された機能ブロックが示される。データパス１０は、混載メモリアレイの一部を形成することができ、８本のプリデコードされた読出／書込コラム線１２と、８個のセンスアンプ１４0〜１４7とを示す。センスアンプ１４0〜１４7は、対応するＮチャネルトランジスタであるパストランジスタ１６0〜１６7および２０0〜２０7を介して、相補のローカルデータ線１８、２２（“ＬＤ”および“ＬＤＢ”）に結合される。単一のローカル読出／書込（“ＬＲＷ”）回路２４が、線２６上の単一の読出／書込イネーブル（“ＲＷＥＮ”）信号に応答して、相補のグローバル線対２８、３０（“ＧＤ”および“ＧＤＢ”）に結合される。
【０００８】
図２を次に参照して、混載メモリアレイのための先行技術のメモリアレイデータパス１００のデコードアーキテクチャの、追加の簡略化された機能ブロック図が示される。例示のように、データパス１００は１６本のプリデコードされた読出／書込コラム線１１２、および１６個の対応するセンスアンプ１１４0〜１１４15を含む。センスアンプ１１４0〜１１４15は、対応するＮチャネルパストランジスタ１１６0〜１１６15および１２０0〜１２０15を介して、相補のＬＤ線およびＬＤＢ線１１８、１２２に結合される。単一のローカルＬＲＷ回路１２４は、線１２６上の単一のＲＷＥＮ信号に応答して、ＧＤ線１２８およびＧＤＢ線１３０に結合される。
【０００９】
上の図で例示したアーキテクチャで見て取れるように、これら設計を実現するのに必要なコラム選択線の数とセンスアンプの数との間には直接の対応があり、単一のＬＲＷ回路がすべてのセンスアンプと関連して用いられる。このＬＲＷ回路は単一のＲＷＥＮ信号に応答する。したがって、ルート付けされるべきコラム選択線の数は比較的多く、一方でローカルデータ線の長さは比較的長くなる。
【００１０】
図３を次に参照して、混載メモリアレイのための先行技術のメモリアレイデータパス２００のデコードアーキテクチャの、さらなる簡略化された機能ブロック図が示される。例示のデータパス２００は、１６個のセンスアンプ２１６0〜２１６15と関連付けられた、１６本のプリデコードされた「書込」コラム（“ＹＷ”）線２１２および１６本のプリデコードされた「読出」コラム（“ＹＲ”）線２１４を含む。センスアンプ２１６0〜２１６15は、それぞれ対応するＮチャネルパストランジスタ２２６0〜２２６15および２３０0〜２３０15を介し、相補のローカルデータ読出線（“ＬＤＲ”および“ＬＤＲＢ”）２２８および２３２に結合される。同様に、センスアンプ２１６0〜２１６15は、それぞれ対応するＮチャネルパストランジスタ２１８0〜２１８15および２２２0〜２２２15を介し、相補のローカルデータ書込線（“ＬＤＷ”および“ＬＤＷＢ”）２２０および２２４に結合される。
【００１１】
ＬＤＲおよびＬＤＲＢ線２２８、２３２は、線２３６上の読出イネーブル（“ＲＥＮ”）信号に応答する単一のローカル読出（“ＬＲＥＡＤ”）回路２３４に結合される。ＬＲＥＡＤ回路２３４の出力は、それぞれ相補のグローバルデータ読出線対（“ＧＤＲ”および“ＧＤＲＢ”）２４２および２４４に結合される。同様に、ＬＤＷおよびＬＤＷＢ線２２０、２２４は、線２４０上の書込イネーブル（“ＷＥＮ”）信号に応答する単一のローカル書込（“ＬＷＲＩＴＥ”）回路２３８に結合される。ＬＷＲＩＴＥ回路２３８の出力は、それぞれ相補のグローバルデータ書込線対（“ＧＤＷ”および“ＧＤＷＢ”）２４６および２４８に結合される。
【００１２】
この特定の設計で見て取れるように、１６本のＹＷ線２１２およびＹＲ線２１４を、センスアンプ２１６0〜２１６15へとルート付けしなければならない。単一のＬＲＥＡＤ回路２３４およびＬＷＲＩＴＥ回路２３８は、センスアンプ２１６0〜２１６15のすべてと関連付けられる。したがって、さらに多数のコラム選択線をセンスアンプにルート付けしなければならず、一方でローカルデータ読出およびローカルデータ書込線の長さはやはり比較的長くなる。
【００１３】
図４を次に参照して、この発明に従うデコード技術を採用したメモリアレイデータパス３００の代表的な実施例の、簡略化された機能ブロック図が示される。図に示すように、データパス３００は８本のプリデコードされたコラム読出／書込線３０２（Ｙ＜０＞〜Ｙ＜７＞）と、１６個のセンスアンプ３０４0〜３０４15とを含み、センスアンプ３０４0〜３０４15は、８個ずつ２つの別個のグループ、たとえばセンスアンプ３０４0〜３０４7およびセンスアンプ３０４8〜３０４15に分けられる。８個のセンスアンプからなるグループは各々が関連のＬＲＷ回路を有し、こうしてセンスアンプ３０４0〜３０４7はＬＲＷ回路３１４＜０＞と関連付けられ、その一方でセンスアンプ３０４8〜３０４15はＬＲＷ回路３１４＜１＞と関連付けられる。
【００１４】
Ｎチャネルパストランジスタ３０６0〜３０６7は、センスアンプ３０４0〜３０４7を、ＬＤ＜０＞線３０８＜０＞を通じてＬＲＷ回路３０４＜０＞に結合し、一方で、Ｎチャネルパストランジスタ３１０0〜３１０7も同様に、センスアンプ３０４0〜３０４7を、ＬＤＢ＜０＞線３１２＜０＞を通じてＬＲＷ回路３１４＜０＞へと結合する。ＬＲＷ回路３１４＜０＞は、グローバルデータ線、すなわちＧＤ線３１８およびＧＤＢ線３２０に結合され、ＲＷＥＮ＜０＞線３１６＜０＞上の読出／書込イネーブル信号を受取る。
【００１５】
同様に、Ｎチャネルパストランジスタ３０６8〜３０６15は、センスアンプ３０４8〜３０４15を、ＬＤ＜１＞線３０８＜１＞を通じてＬＲＷ回路３１４＜１＞に結合し、その一方で、Ｎチャネルパストランジスタ３１０8〜３１０15も同様に、センスアンプ３０４8〜３０４15を、ＬＤＢ＜１＞線３１２＜１＞を通じてＬＲＷ回路３１４＜１＞に結合する。ＬＲＷ回路３１４＜１＞はまた、ＧＤ線３１８およびＧＤＢ線３２０に結合され、ＲＷＥＮ＜１＞線３１６＜１＞上の別個の読出／書込イネーブル信号を受取る。
【００１６】
確認できるように、８本のプリデコードされたコラム読出／書込線３０２（Ｙ＜０＞〜Ｙ＜７＞）のみを、１６個のセンスアンプ３０４0〜３０４15にルート付けすればよい。さらに、これらが８個ずつ２つの別個のグループ、たとえばセンスアンプ３０４0〜３０４7およびセンスアンプ３０４8〜３０４15に効果的に分割され、各々のグループが関連のＬＲＷ回路３１４＜０＞および３１４＜１＞を有しているので、ローカルデータ線３０８＜０＞／３０８＜１＞および３１２＜０＞／３１２＜１＞の長さもまた、先行技術の設計のそれに比べて減少している。別個のＲＷＥＮ＜０＞およびＲＷＥＮ＜１＞信号は、２個のＬＲＷ回路３１４＜０＞および３１４＜１＞のうちいずれかを選択的にイネーブルし、かつ対応するローカルデータ線対をグローバルデータ線３１８および３２０に結合することにより、第２のレベルのデコードを効果的にもたらす。
【００１７】
図５を次に参照して、この発明に従うデコード技術を利用したメモリアレイデータパス４００のさらなる代表的な実施例の、別の簡略化された機能ブロック図が示される。例示のデータパス４００は、８本ずつの別個のプリデコードされたＹＷ線４０２（ＹＷ＜０＞〜ＹＷ＜７＞）およびＹＲ線４０４（ＹＲ＜０＞〜ＹＲ＜７＞）を組込み、これらは８個ずつ２つの別個のグループ、たとえばセンスアンプ４０６0〜４０６7およびセンスアンプ４０６8〜４０６15に分割された１６個のセンスアンプ４０６0〜４０６15に結合される。センスアンプ４０６0〜４０６15からなる２つのグループは各々が別個の関連したＬＲＥＡＤ回路およびＬＷＲＩＴＥ回路を有し、こうしてセンスアンプ４０６0〜４０６7はＬＲＥＡＤ回路４２４＜０＞およびＬＷＲＩＴＥ回路４２６＜０＞と関連付けられ、その一方でセンスアンプ４０６8〜４０６15はＬＲＥＡＤ回路４２４＜１＞およびＬＷＲＩＴＥ回路４２６＜１＞と関連付けられる。
【００１８】
Ｎチャネルパストランジスタ４０８0〜４０８7は、センスアンプ４０６0〜４０６7を、ＬＤＷ＜０＞線４１０＜０＞を通じてＬＷＲＩＴＥ回路４２６＜０＞に結合し、その一方でＮチャネルパストランジスタ４１２0〜４１２7は、センスアンプ４０６0〜４０６7を、ＬＤＷＢ＜０＞線４１４＜０＞を通じて、ＬＷＲＩＴＥ回路４２６＜０＞に結合する。これに対応して、Ｎチャネルパストランジスタ４１６0〜４１６7は、センスアンプ４０６0〜４０６7を、ＬＤＲ＜０＞線４１８＜０＞を通じてＬＲＥＡＤ回路４２４＜０＞に結合し、その一方でＮチャネルパストランジスタ４２０0〜４２０7は、センスアンプ４０６0〜４０６7を、ＬＤＲＢ＜０＞線４２２＜０＞を通じてＬＲＥＡＤ回路４２４＜０＞に結合する。
【００１９】
同様に、Ｎチャネルパストランジスタ４０８8〜４０８15は、センスアンプ４０６8〜４０６15を、ＬＤＷ＜１＞線４１０＜１＞を通じてＬＷＲＩＴＥ回路４２６＜１＞に結合し、その一方でＮチャネルパストランジスタ４１２8〜４１２15は、センスアンプ４０６8〜４０６15を、ＬＤＷＢ＜１＞線４１４＜１＞を通じてＬＷＲＩＴＥ回路４２６＜１＞に結合する。最後に、Ｎチャネルパストランジスタ４１６8〜４１６15は、センスアンプ４０６8〜４０６15を、ＬＤＲ＜１＞線４１８＜１＞を通じてＬＲＥＡＤ回路４２４＜１＞に結合し、その一方でＮチャネルパストランジスタ４２０8〜４２０15は、センスアンプ４０６8〜４０６15を、ＬＤＲＢ＜１＞線４２２＜１＞を通じてＬＲＥＡＤ回路４２４＜１＞に結合する。
【００２０】
ＬＲＥＡＤ回路４２４＜０＞および４２４＜１＞は、相補のグローバルデータ読出線対、すなわちＧＤＲ線４３２およびＧＤＲＢ線４３４に結合され、一方でＬＷＲＩＴＥ回路４２６＜０＞および４２６＜１＞は、相補のグローバルデータ書込線対、ＧＤＷ線４３６およびＧＤＷＢ線４３８に結合される。ＬＲＥＡＤ回路４２４＜０＞は、線４３０＜０＞上の読出イネーブル信号ＲＥＮ＜０＞に応答し、対応するＬＲＥＡＤ回路４２４＜１＞は、線４３０＜１＞上のＲＥＮ＜１＞に応答する。同様に、ＬＷＲＩＴＥ回路４２６＜０＞は、線４２８＜０＞上の書込イネーブル信号ＷＥＮ＜０＞に応答し、その一方で対応するＬＷＲＩＴＥ回路４２６＜１＞は、線４２８＜１＞上のＷＥＮ＜１＞に応答する。
【００２１】
確認できるように、この設計では８本の別個のプリデコードされたＹＷ線４０２（ＹＷ＜０＞〜ＹＷ＜７＞）および８本のＹＲ線４０４（ＹＲ＜０＞〜ＹＲ＜７＞）のみを、１６個のセンスアンプ４０６0〜４０６15にルート付けすればよい。センスアンプ４０６0〜４０６15は、８個ずつ２つの別個のグループ、たとえばセンスアンプ４０６0〜４０６7およびセンスアンプ４０６8〜４０６15に分割され、こうして相補のローカルデータ読出およびローカルデータ書込線対の長さを減らすのに役立つ。２個のＬＲＥＡＤ回路４２４＜０＞／４２４＜１＞の対応する一方ずつにルート付けされた別個の読出イネーブル信号と、２個のＬＷＲＩＴＥ回路４２６＜０＞／４２６＜１＞に各々ルート付けされた書込イネーブル信号とが、効果的な第２のレベルのデコードを提供する。動作においてこれは、２個のＬＲＥＡＤ回路４２４＜０＞および４２４＜１＞のうちいずれかを選択的にイネーブルして、対応するローカルデータ読出線対をグローバルデータ読出線４３２、４３４に結合し、かつ、２個のＬＷＲＩＴＥ回路４２６＜０＞および４２６＜１＞のうちいずれかを選択的にイネーブルして、対応するローカルデータ書込線対をグローバルデータ書込線４３６、４３８に結合することで達成される。
【００２２】
図６を次に参照して、この発明の特定の実施例に従うＬＲＷ回路５００の詳細な概略図が示される。ＬＲＷ回路５００は、たとえば上述の図４のデータパス３００と関連して用いられ得る。
【００２３】
例示のように、ＬＲＷ回路５００は相補のローカルデータ線に結合され、ここでＬＤ信号は線５０２に結合され、一方でＬＤＢ信号は線５０４に結合される。読出／書込イネーブル信号は入力としてＲＷＥＮ線５０６上に供給される。Ｎチャネルトランジスタ５０８が、ＬＤ線５０２を、直接グローバルデータ（“ＧＤ”）線５１０に選択的に結合し、一方で別のＮチャネルトランジスタ５１４が、ＬＤＢ線５０４を相補のＧＤＢ線５１６に選択的に結合する。トランジスタ５０８および５１４のゲート端子は、論理レベル「ハイ」の信号がこれらを「オン」にして、ローカルデータ線ＬＤ線５０２およびＬＤＢ線５０４を、それぞれグローバルデータ線ＧＤ線５１０およびＧＤＢ線５１６に結合するように、ＲＷＥＮ線５０６に結合される。ＲＷＥＮ線５０６上の信号の論理レベルが「ロー」の場合、ローカルデータ線とグローバルデータ線とは接続されない。
【００２４】
追加のＮチャネルトランジスタ５１２は、ＬＤ線５０２および５０４にわたって結合され、これのゲート端子はインバータ５１８の出力に接続され、このインバータの入力はＲＷＥＮ線５０６に結合される。このため、ＲＷＥＮ線５０６上における論理レベル「ロー」の信号が、トランジスタ５１２のゲート端子において対応する論理レベル「ハイ」を引起し、ＬＤ線５０２およびＬＤＢ線５０４を効果的に短絡させる。論理レベル「ハイ」の信号がＲＷＥＮ線５０６で受取られると、トランジスタ５１２は「オフ」となる。なお、ＬＲＷ回路５００の他の実現例では、トランジスタ５１２およびインバータ５１８の代わりに単一のＰチャネルデバイスを用いてもよい。いずれにせよ、応用例によっては、この発明の特定の実現例の動作速度に依存して、トランジスタ５１２は必要であることも、または必要でないこともある。
【００２５】
以上、この発明の原理を特定のメモリアレイアーキテクチャとの関連で説明したが、上の説明は単に例としてなされたものであり、この発明の範囲に対する限定としてなされたものではないと明確に理解すべきである。特に、上の開示の教示は当業者に他の変形例を示唆するであろうことが認められる。このような変形例は、それ自体公知であり、かつここに既に記載の特徴点の代わりにまたはこれに加えて用いられ得る、他の特徴点をも含み得る。この明細書の特許請求の範囲は、特徴の特定の組合せに対して作成されているが、ここにおける開示の範囲が、当業者に明らかとなるであろうような、明示的または黙示的に開示されたいかなる新規の特徴、もしくは特徴のいかなる新規の組合せ、またはこれらのいかなる普遍化もしくは変形をも含むものであり、またここで、このようなものが、ここにある請求項のいずれかで請求されるのと同じ発明に関するものであるか否かには拘わらず、かつこの発明が直面するのと同じ技術的課題のいずれかまたはこれらのすべてを軽減するか否かには拘わらないことを、理解すべきである。出願人は、この出願またはこれに派生するさらなるいかなる出願の手続中にも、このような特徴点および／またはこのような特徴点の組合せに対して、新たな特許請求の範囲を作成する権利を留保する。
【図面の簡単な説明】
【図１】  混載メモリアレイのための先行技術のメモリデータパスのデコードアーキテクチャの、簡略化された機能ブロック図であって、８本のプリデコードされた読出／書込コラム線と、８個のセンスアンプと、単一の読出／書込イネーブル（“ＲＷＥＮ”）信号に応答し、かつ相補のグローバルデータ線対（“ＧＤ”および“ＧＤＢ”）に結合された単一のローカル読出／書込（“ＬＲＷ”）回路とを、例示する図である。
【図２】  混載メモリアレイのための先行技術のメモリアレイデータパスのデコードアーキテクチャの、追加の簡略化された機能ブロック図であって、１６本のプリデコードされた読出／書込コラム線と、１６個のセンスアンプと、単一のＲＷＥＮ信号に応答し、かつ相補のグローバルデータ線対に結合された単一のＬＲＷ回路とを、例示する図である。
【図３】  混載メモリアレイのための先行技術のメモリアレイデータパスのデコードアーキテクチャの、さらなる簡略化された機能ブロック図であって、１６本のプリデコードされた「読出」コラム（“ＹＲ”）線および１６本のプリデコードされた「書込」コラム（“ＹＷ”）線と、１６個のセンスアンプと、それぞれ別個の読出イネーブル（“ＲＥＮ”）信号および書込イネーブル（“ＷＥＮ”）信号に応答し、かつ相補のグローバルデータ読出（“ＧＤＲ”および“ＧＤＲＢ”）線およびグローバルデータ書込（“ＧＤＷ”および“ＧＤＷＢ”）線に結合された、別個のローカル読出（“ＬＲＥＡＤ”）回路およびローカル書込（“ＬＷＲＩＴＥ”）回路とを、例示する図である。
【図４】  この発明に従うデコード技術を利用したメモリアレイデータパスの、代表的な実施例の簡略化された機能ブロック図であって、８本のプリデコードされたコラム読出／書込線と、８個ずつ２つの別個のグループに分割された１６個のセンスアンプとを例示し、各々のグループは、それぞれ別個の読出／書込イネーブル（“ＲＷＥＮ＜０＞”および“ＲＷＥＮ＜１＞”）信号に応答しかつ相補のグローバルデータ線に結合された、関連のＬＲＷ回路を有する、図である。
【図５】  この発明に従うデコード技術を利用したメモリアレイデータパスの、さらなる代表的実施例の別の簡略化された機能ブロック図であって、８本の別個のプリデコードされたＹＷおよびＹＲ線と、８個ずつ２つの別個のグループに分割された１６個のセンスアンプとを例示し、各々のグループは、それぞれ別個のＲＥＮ＜０＞／ＲＥＮ＜１＞信号およびＷＥＮ＜０＞／ＷＥＮ＜１＞信号に応答しかつ相補のＧＤＲ／ＧＤＲＢおよびＧＤＷ／ＧＤＷＢグローバルデータ線対に結合された、別個のＬＲＡＥＤ回路およびＬＷＲＩＴＥ回路を有する、図である。
【図６】  この発明の特定の実施例に従うＬＲＷ回路の詳細な概略図である。
【符号の説明】
３０２  コラム読出／書込線、３０４，４０６  センスアンプ、３０６，４０８，４１２，４１６，４２０  Ｎチャネルパストランジスタ、３０８，３１２，５０２，５０４  ローカルデータ線、３１０  Ｎチャネルパストランジスタ、３１４  ＬＲＷ回路、３１８，３２０，５１０  グローバルデータ線、４０２  書込コラム線、４０４  読出コラム線、４１０，４１４  ローカルデータ書込線、４１８，４２２  ローカルデータ読出線、４２４  ＬＲＥＡＤ回路、４２６  ＬＷＲＩＴＥ回路、４３２，４３４  グローバルデータ読出線、４３６，４３８  グローバルデータ書込線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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