(57)【特許請求の範囲】
【請求項１】
複合母材の中に２次元または３次元の導電構造体または半導電構造体を生成する方法であって、前記複合母材は空間的に分離しかつ均一な１つまたは複数の材料構造体を備え、各材料構造体において前記複合母材は１つまたは複数の材料を有し、前記材料が電界の印加に応答して非導電状態から導電状態または半導電状態に遷移するまたはその逆に遷移する状態の特定の物理的変化または化学的変化を行うことができ、前記材料構造体のおのおのが薄層の形式に作成されていて、前記生成する方法が、
分離した薄層に所定の電界強度または特性を有する電界を加える段階を備え、該所定の電界強度または特性は電界を印加されて前記材料が特定の応答をする電界強度または特性であり、更に、
材料構造体の中の導電構造体または半導電構造体の予め定められたパターンを表す定められた明細に従ってそれぞれの場合に電界を空間的に変調する段階を備え、印加された電界に応答して前記薄層の中に２次元の導電構造体または半導電構造体が前記明細によって予め定められたパターンでもって生成され、更に、
分離した複数の薄層が隣接してなる前記複合母材が３次元の導電構造体または半導電構造体を有するように薄層を２つまたはそれより多く作成して積層構造の形式で提供する段階を備えることを特徴とする前記生成する方法。
【請求項２】
請求項１記載の生成する方法において、パターンに作成された電極を備えた電極装置により薄層と平行な面内で電界を空間的に変調する段階を備え、前記電極装置は定められた明細に従い電圧を前記電極装置の電極に選択的に印加することにより導電構造体または半導電構造体を生成する点電位、線電位または面積領域電位を生ずることを特徴とする前記生成する方法。
【請求項３】
請求項１記載の生成する方法において、各薄層中に導電構造体または半導電構造体を生成した２つまたはそれより多くの薄層を組み合わせて多重層構造体に積層化することにより、３次元の導電構造体または半導電構造体を有する複合母材を生成することを特徴とする前記生成する方法。
【請求項４】
請求項３記載の生成する方法において、２つまたはそれより多くの自己保持層を積層して積層構造化することにより前記多重層構造体を形成することを特徴とする前記生成する方法。
【請求項５】
請求項４記載の生成する方法において、１つの薄層を隣接する薄層に積層した後、明細に従い該１つの薄層の中の２次元の２つまたはそれより多くの導電構造体または半導電構造体が前記隣接する薄層の中の２次元の１つまたは複数の導電構造体または半導電構造体と整合するように前記１つの薄層を前記隣接する薄層に対して位置決めし、それにより１つまたは複数の垂直な導電チャンネルまたは半導電チャンネルがこれらの層を貫通する交差方向に生成されることを特徴とする前記生成する方法。
【請求項６】
請求項５記載の生成する方法において、薄層の中の１つまたは複数の２次元の導電構造体または半導電構造体との導電性接続または半導電性接続部に、明細に従って前記薄層を貫通する垂直チャンネルを形成する導電構造体または半導電構造体を作成することを特徴とする前記生成する方法。
【請求項７】
請求項６記載の生成する方法において、各チャンネルを複数の層の間で一定である導電度で生成することを特徴とする前記生成する方法。
【請求項８】
請求項６記載の生成する方法において、各チャンネルを複数の層の間で異なる導電度で生成することを特徴とする前記生成する方法。
【請求項９】
複合母材の中に２次元または３次元に生成された導電構造体または半導電構造体を大域的に消去する方法であって、前記複合母材は空間的に分離しかつ均一な１個または複数個の材料構造体を備え、各材料構造体において前記複合母材は１つまたは複数の材料を有し、印加された電界に応答して前記材料が非導電状態から導電状態または半導電状態にまたはその逆に遷移する状態の特定の物理的変化または化学的変化を受けることができ、材料構造体のおのおのが薄層の形式に作成されている前記複合母材であって、前記消去する方法が、
所定の強度または特性を有する電界を、印加された前記電界に応答して前記複合母材中の前記材料が全て非導電状態に到達するまで前記複合母材全体に印加する段階を備え、前記電界の前記所定の強度または特性は電界を印加された前記材料が特定の応答をする電界強度または特性であることを特徴とする前記消去する方法。
【請求項１０】
複合母材中に２次元または３次元の導電構造体または半導電構造体をパターンに作成および生成するために電界を発生し変調する装置であって、前記複合母材は空間的に分離しかつ均一な１つまたは複数の材料構造体を有し、前記複合母材は各材料構造体において１つまたは複数の材料を有し、印加された電界に応答して前記材料が非導電状態から導電状態または半導電状態にまたはその逆に遷移する状態の特定の物理的変化または化学的変化を行うことができ、材料構造体のおのおのが薄層の形式に作成されていて、前記電界を発生し変調する装置が、
第１の面内に備えられた複数の平行なストリップ電極を備えた第１電極装置と、該第１電極装置から一定の距離の位置に備えられ前記第１の面と平行でかつ重なっている第２の面内に複数個の平行なストリップ電極を備えた第２電極装置とを有し、前記第１電極装置と第２電極装置の電極が互いに直交して配向され行列状に構成されていて、交差接続デバイスを介して第１と第２の電極装置が制御可能な電源と接続され、前記第１と第２の電極装置の間の空間を通って供給される離散部品またはテープの形式の薄膜材料が前記第１と第２の電極装置に実質的に平行な面内で該第１と第２の電極装置から離れておよび該第１と第２の電極装置の間で位置決めおよび整合が同時になされながら前記第１と第２の電極装置に接触することなく該電極装置間の前記空間に受け入れるようにされていて、それにより前記第１と第２の電極装置内の選択された電極に交差接続デバイスを介して電力が供給される時該選択された電極の間に生ずる点電位、線電位または面積領域電位により導電構造体または半導電構造体を定められた明細に従って生成されることを特徴とする前記電界を発生し変調する装置。
【請求項１１】
請求項１０記載の電界を発生し変調する装置において、前記第１と第２の電極装置の中の電極が、相互に対面する基板の表面上または表面内に備えられることを特徴とする前記電界を発生し変調する装置。
【請求項１２】
請求項１１記載の電界を発生し変調する装置において、ストリップ電極が基板の一部分として作成されそして基板材料の中に導電構造体を形成することを特徴とする前記電界を発生し変調する装置。
【請求項１３】
請求項１０記載の電界を発生し変調する装置において、電極装置の間の距離が薄膜材料の厚さに応じて制御可能であることを特徴とする前記電界を発生し変調する装置。
【請求項１４】
請求項１０記載の電界を発生し変調する装置において、電極装置のおのおのの中の電極が０．１μｍと１．０μｍとの間の相互距離をもって備えられることを特徴とする前記電界を発生し変調する装置。
【請求項１５】
請求項１０記載の電界を発生し変調する装置において、電極装置のおのおのの中の電極が０．１μｍないし１．０μｍの実質的に一定の幅を有して作成されることを特徴とする前記電界を発生し変調する装置。
【発明の詳細な説明】
【０００１】
本発明は、複合マトリックス（複合母材）の中に２次元または３次元の導電構造体または半導電構造体を生成する方法に関する。このマトリックスは空間的に分離しそして均一な材料構造体の中に備えられた１個または複数個の材料を有する。これらの材料は、エネルギの供給に応答して、非導電状態から導電状態または半導電状態にまたはその逆に遷移する、状態の特定の変化および／または化学変化、または材料の導電モードの変化、を行うことができる。材料構造体のおのおのは、薄い層の形式に作成される。本発明はまた、複合マトリックスの中で２次元または３次元に生成された導電構造体または半導電構造体を大域的に消去する方法に関する。このマトリックスは空間的に分離しそして均一な材料構造体の中に備えられた２個またはさらに多数個の材料を有する。これらの材料は、エネルギの供給に応答して、非導電状態から導電状態または半導電状態にまたはその逆に遷移する、状態の特定の変化および／または化学変化、または材料の導電モードの変化、を行うことができる。材料構造体のおのおのは薄い層の形式に作成される。最後に、本発明は複合マトリックスの中の２次元または３次元の導電構造体または半導電構造体をパターンに作成するおよび生成するための電界発生器／変調器（ＥＦＧＭ、electric field generator/modulator）に関する。このマトリックスは、空間的に分離しそして均一な１個または複数個の材料構造体の中にそれぞれ備えられた１個または複数個の材料を有する。これらの材料はエネルギの供給に応答して、非導電状態から導電状態または半導電状態にまたはその逆に遷移する、状態の特定の変化および／または化学変化、または材料の導電モードの変化、を行うことができる。材料構造体のおのおのは、薄い層の形式に作成される。
【０００２】
さらに詳細にいえば本発明は、電子回路に用いられる２次元および３次元の分離用構造体、抵抗性構造体、導電体および／または半導電体のパターンの製造、および最も具体的に薄膜の１個または複数個の積層された層で構成される電子回路に用いられる構造体の製造に関する。
【０００３】
マイクロ電子技術の発展は常に、デバイスの寸法を小さくしそしてコストを低下させる方向に進んでいる。十分に実証された予測によれば、特性は増大する方向に進み、一方ユニット当たりまたはデバイス当たりの価格は減少する方向に進むことを示している。けれども、今日のマイクロ電子技術は実質的には結晶シリコンに基づいており、そして超高分解能のリソグラフィの複雑さに伴う固有の制限を主な理由として、かける費用の割に得られる効果が少ないという傾向が増大しており、そして材料処理の要求が増大する傾向がある。したがって、結晶シリコンに基づく現在の技術を延長することでは、特性または価格のいずれかに関して劇的な進展があるとは期待できなく、そして将来の改良には極めて費用がかかる製造設備と製造装置が必要とされるであろう。
【０００４】
他方、薄膜技術に基づくマイクロ電子装置は、価格だけでなく特性に関して、実際の画期的進展を表す製品を近い将来に供給することを確信をもって予言することができる。結晶性の無機半導体から微結晶、多結晶またはアモルファスの無機半導体または有機の半導体への移行は、マイクロ電子装置の製造に関し、および特に大きな面積領域を可能にする形状因子を有するブランクスにより、すなわち基板が限定された寸法のブランクスから切り出されたウエハの代わりに大きなシートであることができることにより、および近い将来の電子技術の期待される発展において本質的な因子であるであろうアーキテクチャに関する大きな柔軟性により、全く新規な境界条件を導入するであろう。本発明では、大きな面積領域および精密に制御することが可能な厚さを有する多重層ブランクス（multilayer blanks）を用いることと要求された材料の性質を化学的に調製するためのそれらの大きな潜在能力とに基づいてそれらを処理することができる容易さにより、有機材料を用いることを特に強調して説明する。
【０００５】
具体的には、アモルファス材料に基づく電子装置の利用がそれらの期待される潜在能力を実現することができる前に、一定の領域における開発がもっと要求される。最近、有機半導体薄膜材料の半導体の性質を改良することが行われている。現在は有機物に基づくトランジスタがアモルファス・シリコンに基づくトランジスタと競合できる点まで、有機半導体薄膜材料はトランジスタの特性において劇的にそして急速に増大している。（例えば、Ｙ．Ｙ．リン（Y.Y.Lin)、Ｄ．Ｊ．ガンドラック(D.J.Gundlach)、Ｓ．Ｆ．ネルソン(S.F.Nelson)およびＴ．Ｎ．ジャクソン(T.N.Jackson) 名の論文「ペンタセンに基づく有機薄膜トランジスタ(Pentacene-Based Organic Thin Film Transistors) 」、ＩＥＥＥトランスアクションズ・オン・エレクトロン・デバイス(IEEE Transactions on Electron Devices) 、1997年８月、を見よ。）他の進行中の計画は、低温において有機半導体およびアモルファス・シリコン半導体を生成するために、そしてひろい範囲の有機基板材料および無機基板材料と両立する、薄膜のための被覆工程に導くであろう。これは、大量生産法を用いることに基づく大きな面積領域を有する極めて廉価な電子デバイスの開発に導いている。
【０００６】
この開発にもかかわらず、電子回路を形成する薄膜構造体の中の電気的接続の低コストで順応性のある大量生産のためにどのように製造技術を改変しそして適切にするかに対する十分に満足な解決法はなお欠けている。最近の薄膜デバイスは、リソグラフィおよび真空メタライゼーションのような従来の方法でパターンに作成された電流路および導電体でもって製造されたアモルファス・シリコンに基づいている。有機物を基本とする半導体薄膜デバイスの立証のために、リソグラフィおよび真空メタライゼーションのような従来の方法が以前に回路に応用されたことがある。（例えばＡ．Ｒ．ブラウン（A.R.Brown）ほか名の論文「ポリマ・トランジスタから作成された論理ゲートおよびリング発振器のそれらの利用（Logic gates made from polymer transistors and their use of ring oscillators）」、サイエンス（Science）、第270巻972頁〜974頁（1995年）を見よ。）またはそれとは異なって、導電性の「インキ」でのスクリーン印刷が柔軟なポリマ基板の上にトランジスタを作成するのに用いられた。（例えばＦ．ガーニア（F.Garier）ほか名の論文「印刷技術によって実現された全部ポリマの電界効果トランジスタ（All-polymer field-effect transistor realized by printing techniqes）」、サイエンス（Science）、第 265巻、1884頁〜1886頁（1994年）を見よ。）リソグラフィにより高分解能が得られるけれども、それは比較的に複雑であり、そして典型的な場合には多重層有機物薄膜構造体の大量生産には好ましくない湿式化学段階を有している。インキでのスクリーン印刷は、「湿式」法であること以外に、低分解能ないし中程度の分解能が得られるだけであるので、また理想的な製造法であることからは遠い。
【０００７】
入手可能な特許文献から明らかである先行技術の実施例として、米国特許第5,043,251号（ゾンネンシャイン（Sonnenschein）ほか）をあげることができる。この特許は、ポリマ材料の中に一時的な永久パターンを生成するためのアモルファス・ポリマの３次元リソグラフィに対する工程を開示している。この特許は、不純物が添加された非結晶層または人間が操作する状態の下で安定なアモルファス状態にあるポリマの膜を得るための段階を有する。パターンを製造する際、膜が光学的にマスクされ、そしてこのマスクを通して十分な強度を有する放射線で露光が行われ、それにより膜の中に明確な３次元印刷が生成されるように露出が行われた部分の除去が行われる。この工程はとりわけ、光データ記憶ディスクの製造に用いるために提案されている。さらに、米国特許第5,378,916号（マンテル（Mantell））は単結晶構造体の形式の感光性デバイスを開示している。ここでは、この構造体の異なる部分は異なる組成を有することができる。具体的には、この構造体は２次元アレイを形成し、そして第１感光部分は、それが予め定められた第１波長領域の中の光で露光が行われる時、電子・ホールの対を生成する材料を有する。一方また別の感光部分は、それが第１波長領域とは明確に異なるまた別の波長領域の中の光で露光が行われる時、電子・ホールの対を生成するのに適合した材料を有する。なおさらに、米国特許第5,677,041号（サミリング（Samyling））は、基板の上に放射線に敏感な材料の不純物添加された層を形成することにより作成されるトランジスタ・デバイスを開示している。放射線に敏感な材料はとりわけ、ポリイミド、ポリマ、有機誘電体、導電体または半導体であることができる。基板はシリコン、石英、ヒ化ガリウム、ガラス、セラミック、金属またはポリアミド（polyamid）であることができる。また別の放射線に敏感な材料の中性層すなわち不純物が添加されていない層が、不純物が添加された層の上に形成される。次に、第１ソース／ドレイン領域および第２ソース／ドレイン領域がこの中性層の中に形成され、そして不純物が添加された層の頂部にまで下方に延長される。第１ソース／ドレイン領域と第２ソース／ドレイン領域との間の中性層の頂部の中にゲート領域が形成され、それにより不純物が添加された層の中のチヤンネル領域がゲート領域の下に得られる。ドレイン／ソース電極およびゲート電極は、要求された電極パターンに従ってパターンに作成されたマスクを通して最も上の中性層を照射することにより形成され、そしてそれが放射線を強度変調するようにして実現される。それに加えて、このマスクをまた位相シフト・マスクとして実現することができる。
【０００８】
最後に、Ｄ．Ｍ．デ・リュー（D.M.de Leeuw）ほか名の論文「ポリマ集積回路および発光ダイオード（Polymeric integrated circuits and light-emitting diodes）」、ＩＥＤＭ、331頁〜336頁、（1997年）は、全体がポリマで実現され、そしてＵＶ放射線で露光することにより要求された電気的性質が与えられたポリマ材料を用いた、ＭＩＳＦＥＴを開示している。製造の際には、不純物が添加された導電性ポリアニリン（polyaniline）膜、いわゆるＰＡＮＩ薄膜、の光化学パターン作成が用いられる。これらの膜は適切な溶液の中で溶解され、その後、ポリイミド膜のような適切な基板の上に置かれた溶液に光開始剤が加えられる。その後、マスクを通して深ＵＶ放射線でＰＡＮＩ薄膜に露光を行うことにより、最初に導電体であったポリアニリンが露光された面積領域の中で非導電体のロイコメラルダイン（leucoemeraldine）の形に転換する。したがって、ここでの出発点は導電性のポリマ材料である。この導電性のポリマ材料の面積抵抗値は、最初は１キロオーム／平方であるが、しかし露光の後は1013オーム／平方以上の面積抵抗値が得られる。このように、導電性のマトリックスの中に、誘電体の構造体を生成することができる。図１は、リューほかによるＭＩＳＦＥＴを示した図である。このＭＩＳＦＥＴは、ＰＡＮＩ薄膜を備えたポリイミド基板１を有する。ＰＡＮＩ薄膜は、適切なマスクを通してＵＶ光で照射された後、照射を受けなければ導電体である薄膜材料３の中に、分離構造体６を形成する。ＰＡＮＩ膜の中でなお導電体である領域３はそれぞれ、ＭＩＳＦＥＴトランジスタのソース電極およびドレイン電極を定める。ＰＡＮＩ膜の上に、また別の層４がポリチエニレンビニレン（polythienylenevinylene）、すなわち、ＰＴＶの薄膜の形式で沈着される。ＰＴＶは、有機半導体材料である。この層４は、ＭＩＳＦＥＴトランジスタの電気的パラメータを実質的に決定する。ＰＴＶ膜４の上に、ポリビニルフェノール（polyvinyl phenol）ＰＶＰが沈着される。このＰＶＰの膜５はこのトランジスタのゲート分離体を形成し、そしてＵＶ光線および可視光線に対して不透明である。また別のＰＡＮＩ膜がＰＴＶ膜５の上に再び沈着され、そして分離構造体６が形成されるようにＵＶ光線で照射が行われることによってパターンに作成される。なお別の導電性領域２は、ＭＩＳＦＥＴ構造体のゲート電極を形成する。
【０００９】
前記で説明したこの種の複数個のトランジスタがもし積層された薄膜の形式で実現される集積回路に中で組み合わされるならば、例えば１つのトランジスタの中のソース電極およびドレイン電極とまた別のトランジスタの中のゲート電極との間に、垂直電流路が用いられなければならない。このような垂直電流路は原理的には、例えばこの構造体の中に垂直にエッチングを行う段階の後に金属膜を沈着することにより、機械的に実現することができる。そうでない場合には密接な類似として、回路ボードの上側側面の電流路と下側側面の電流路との間に垂直接続を実現するために、回路ボードの中にメッキされた貫通ホールを用いることである。
【００１０】
本発明の主要な目的は、マイクロ電子部品の中の導電性の接続体および電極に対する改良された製造法を得ることである。特に、低いコストで大量生産と組み合わされた工程により、柔軟な基板の上に大きな面積領域を有するマイクロ電子デバイスに対する改良された製造法を得ることである。具体的に言えば本発明の１つの目的は、層状の物理的デバイスに用いることができる、例えば多数個の隣接する積層された薄膜層の形式で、したがって３次元回路構造体を生成するのに用いることができる、このような製造法を得ることである。本発明により柔軟でかつ廉価な製造法が可能であるが、しかし同時に、平面のディスプレイ・デバイス、論理回路、メモリ・デバイスなどのようなデバイスの特に簡単で精密な製造法がまた可能である。
【００１１】
さらにまた本発明の１つの目的は、このような３次元回路構造体をその場で消去する方法を得ることである。この方法では、構造体の中の材料が最初の新鮮な状態に戻るように転換され、その後、適切な方法により、３次元の導電構造体および／または半導電構造体の形式に再構成することができるが、しかしもととは異なるまた別のパターンまたはまた別の構造体に再構成することができる。
【００１２】
前記で説明した特徴および利点は、本発明に従う方法により実現される。本発明に従う方法は、電界により供給されるエネルギに対する材料の特定の応答に適合した与えられた電界強度および／または特性を有する電界を分離した層に加える段階と、関与する材料構造体の中に導電構造体および／または半導電構造体の予め定められたパターンを表す定められたプロトコルに従ってそれぞれの場合に電界を空間的に変調する段階とを有することを特徴とし、それにより電界により供給されるエネルギに応答して層の中に２次元の導電構造体および／または半導電構造体がプロトコルによって予め定められたパターンに従って生成され、そして次に、分離した隣接する層により形成される複合マトリックスが３次元の導電構造体および／または半導電構造体で得られるように積層された構成体の中に２個またはさらに多数個の層がオプションで得る段階とを有することを特徴とする。
【００１３】
さらに、本発明に従う利点は、パターンに作成された電極を有する電極デバイスにより、層と実質的に平行な面内で電界を空間的に変調することである。この電極デバイスは、点電位または線電位を生成する定められたプロトコルに従って電極に電圧を選択的に供給することにより、導電構造体および／または半導電構造体を生成する。
【００１４】
本発明に従う利点は、それぞれの層の中に導電構造体および／または半導電構造体を生成した後、２個またはさらに多数個の層によって積層された構成体が形成されて層状化した多重層構造体に組み合わされ、３次元の導電構造体および／または半導電構造体を有する複合マトリックスが形成されることである。
【００１５】
また本発明に従う利点は、２個またはさらに多数個の自己保持層の層状体によって形成された多重層を積層構成体の中に位置決めする段階である。隣接する層に対する層状化の後、次に、プロトコルに従って前記第１層の中の２個またはさらに多数個の２次元の導電構造体および／または半導電構造体が隣接する層の１個または複数個の２次元の導電構造体および／または半導電構造体と整合するように、層が配置されることが好ましい。それにより、これらの層を通り交差する方向に、１個または複数個の垂直導電チヤンネルおよび／または垂直半導電チヤンネルが生成される。
【００１６】
最後に本発明に従う利点は、プロトコルに従って層を貫通する垂直チヤンネルを形成する導電構造体および／または半導電構造体を、この層の中の１個または複数個の導電構造体および／または半導電構造体と導電性接続および／または半導電性接続を行う段階を得ることである。それぞれのチヤンネルは、これらの層の間で一定である導電度または導電モードを有し、またはこれらの層の間で変化する導電度または導電モードを有して、生成されることが好ましい。
【００１７】
本発明に従う大域的に消去する方法は、複合マトリックスの中の材料がそれらの全体に電界により供給されるエネルギに応答して非導電状態に到達するまで、電界により供給されるエネルギに対する材料の特定の応答に適合した与えられた電界強度および／または特性を有する電界を複合マトリックスに大域的に加える段階により特徴付けられる。
【００１８】
本発明に従う電界発生器／変調器は、１つの面内に備えられた複数個の平行なストリップ電極を有する第１電極装置を有することと、第１面と平行な第２面の中で第１電極から離れた位置でかつそれに重なるように備えられた複数個の平行なストリップ電極を有する第２電極装置を有することと、ここでこれらの電極が相互に実質的に直交してマトリックス状（行列状）の配置に配向し、交差接続デバイスの上の電極装置が制御可能な電源に接続されることとを特徴とする。電極装置の間の空間の中の電界発生器／変調器は、それに実質的に平行な面内で電極装置から離れておよび電極装置の間で位置決めおよび整合を同時に行って電極装置に接触することなく、連続的にまたは間欠的に空間を通って供給される離散(discrete)部品または連続テープの形式の薄膜材料を受け入れるのに適合している。それにより、定められたプロトコルに従って導電構造体または半導電構造体を生成することができ、そして交差接続デバイスの上の選定された電極に電力が供給される時、電極装置の中の選定された電極の間に点電位、線電位または面積領域電位が生成される。それぞれの電極装置の中の電極は、それぞれの基板の表面の上または表面の中で相互に対面して備えられることが好ましい、および／またはその接続の中で基板の一部分として作成されそして基板材料の中の導電構造体を形成することが好ましい。
【００１９】
さらに本発明に従う利点は、電極装置の間の距離が薄膜材料の厚さに応じて制御可能であることである。
【００２０】
最後に本発明に従う利点は、電極装置のおのおのの中の電極が0.1μｍと1.0μｍとの間の相互距離を有して備えられ、そして電極装置のおのおのの中の電極が0.1μｍないし1.0μｍの実質的に一定の幅を有して作成されることである。
【００２１】
次に、本発明の基本原理の概観と関連して、および添付図面を参照して例示された実施例と関連して、本発明をさらに詳細に説明する。
【００２２】
本発明に従う方法の基本原理により、明確に定められたモードおよび大きさの電気伝導を有する３次元構造体が転換可能な材料（ＣＭ、convertible material）の中でその場で空間的に制御されたパターン作成により生成される。転換可能な材料は、放射線、熱、または電界の効果により可逆的にまたは非常可逆的にそれらの電子的性質が転換する性質を有する材料である。本発明に従いこのような構造体を生成する方法は、直流電界または交流電界のいずれかの電界を用いることに基づいている。最初に、単一の層に直接に局所的電界を加えることにより、３次元導電構造体および／または半導電構造体をこの種の２次元構造体として生成することができ、そしてこれらの単一の層を多層構造体に結合することにより３次元構造体となる。典型的には、電界により転換可能な材料（ＥＦＣＭ、electric field-convertible material）は、例えば、分子、オリゴマ（oligomer）またはポリマのような有機材料であるであろう。これらの材料は、例えば与えられた電界強度または与えられた周波数の電界を加えると、最初の第１状態から新しい第２状態への相転換が起こる。下記で説明されるように、第１状態から第２状態に起こる最も重要な変化は電気伝導度の大きさであることが前提条件として必要とされる。下記において、電界により導電構造体および／または半導電構造体を生成および消去する方法を図面を参照しながら全体的に説明し、およびまた具体例について個別的に説明する。
【００２３】
ポリアニリン（polyaniline）のようなポリマの場合、デ・リーウ（de Leeuw）ほか名の前記論文に開示されているように、観測された２つの状態の間の導電度の比は1010の程度に大きい。この場合、単一の電子回路の中に電気的接続を生成するために、放射線で転換可能な材料で作成された単一層を導電状態から非導電状態にその場で転換することに関している。不純物が添加されたポリアニリン膜（ＰＡＮＩ膜、polyaniline film）の中の電気的接続は、パターンに作成されたマスクを通しての深ＵＶ放射線で照射することにより定められた。
【００２４】
柔軟であることができるまたは剛直的であることができる、または導電体または非導電体であることができる基板の上に、電界により転換可能な異なる材料の多層積層体を備えることができる。多数個の単一層の電界により転換可能な材料を空間的に制御可能な電界の中に置くことにより、電界により転換可能な材料が要求されたパターンを有する導電体、半導電体または分離体に作成され、そして後でこれらの層が組み合わされて多重層積層体にされる。電界により転換可能な材料の多重層積層体は、多重層薄膜回路に関連して特に興味がある。多重層薄膜回路では、１つの層の中の導電構造体がその上または下に配置される層の中の導電構造体に対して精密に制御された空間的関係を有するように、複数個の層の中の導電線路、電流路、接続点または電極を生成することが要求される。１つの例は薄膜電界効果トランジスタ（ＴＦＥＴ、thin-film field effect transistors）である。この場合には、１つの層の中のソース電極およびドレイン電極は、ゲート電極や介在する分離層および半導電層に対して正しく配置されなければならない。また別の例はこれらの層の間の電気的接続である。この場合には、多くの場合における従来の解決法は不十分である。それは例えば、異なる層の中で電気的に接続される適切な点の間にチャンネルまたは孔を開けるように作成し、そして回路ボードの正面から回路ボードの裏面への接続を得るために回路ボードの中にメッキされたホールを用いるように、これらのチャンネルを導電材料で後で充填または蓋をする、といった多数個の段階を組み込むことによるためである。第３の場合は、分離層によって分離された２つの層の間で相互に対向して整合した導電領域を定めることにより、静電容量の生成である。明らかに高度に導電体であるだけでなく、また多重層構造体の中の抵抗体パターンと半導電体パターンを分離することは、非常に重要である。下記でさらに詳細に説明されるように、本発明に従う導電構造体または半導電構造体の構造体またはパターンを生成するための方法を用いることにより、この種のパターンを生成することができる。けれども精度と明確度とに関して、非常に良い導電体または非常に悪い導電体のいずれかであるパターンおよび３次元構造体をどのようにして定めるかを強調することにより、下記の説明が行われるであろう。
【００２５】
前記で説明した多重層構造体は、完成した回路を作成するために薄膜半導体と集積化が行われる時、特に興味がある。通常のシリコン基板の半導体的性質を活用するマイクロ電子回路を製造するための現在の標準的な工程は、すべての活性デバイスに対して基板を利用することができる種類に実現可能なアーキテクチャを自動的に限定する。３次元の導電構造体および／または半導電構造体を転換された１個の積層された単一層によって生成するために、もし本発明に従う方法が用いられるならば、さらに多数個の層をこの積層体に結合することによりスケーリングが全く簡単に行われるので、寸法および複雑度に関して本質的な制限がなんらないような方式で、デバイス全体を生成することができる。それぞれの層の厚さが例えば10ｎｍ〜100ｎｍの程度に薄く作成されるので、回路パターンに対する最終の容積密度、したがって単位重量当たりまたは単位容積当たりの特性は、極めて高いであろう。さらに、電界で転換された電子構造体を有する層を用いて混成アーキテクチャを実現することができる。この電界で転換された電子構造体は、従来のシリコンをベースとする電子回路の上に作成され、そしてこの従来のシリコンをベースとする電子回路と協力して機能する。
【００２６】
本発明の基本的な目的は、前記の構造体が点電位、線電位または面積領域電位の形式で電界を用いて生成されるように、多重層材料の中にモノリシックな形式で３次元の導電構造体、半導電構造体および／または抵抗構造体を生成することである。電界を用いて生成する方法の１つの実施例が、図２ａ〜図２ｆに示されている。
【００２７】
図２ａは、本発明に従う電界発生器／変調器の横断面図である。この電界発生器／変調器は、電界により転換可能な材料に対して電気的にパターンを作成するデバイスとして機能する。この電界発生器／変調器は、電界を発生し、およびそれに加えてこの電界を空間的、すなわち面内でまたは２次元の中で、変調することができることとの両方を実行する。この電界発生器／変調器は、この面内で要求されたパターンを有する導電構造体および／または半導電構造体を生成することができる。したがって下記において、この電界発生器／変調器をＥＦＧＭ（electric field generator/modulator）と略称することにする。ＥＦＧＭ２０は、図２ａの横断面図および図２ｂの平面図に示されているように、薄くて平行な電極２１から構成される第１電極装置Ｅ１と、電極装置Ｅ１から間隔距離を有しそしてそれに平行な面内に備えられたまた別の電極装置Ｅ２とを有する。電極装置Ｅ２は同様に薄くて平行な電極２２から構成されるが、電極装置Ｅ１の電極２１に対して実質的に直角に配向するように備えられる。電極装置Ｅ１、Ｅ２は電源２３に接続される。電源２３はここでは直流電源であるとして示されているが、電源２３はまた交流電源であることもできる。電源２３は、それぞれの交差接続デバイス２１、２４を通して、電極装置Ｅ１、Ｅ２の電極２１、２２に接続される。電極装置Ｅ１、Ｅ２の間の間隔距離により、ＳＳ１で示された図２ａの電界で転換可能な材料ＥＦＣＭの薄膜を電極装置Ｅ１、Ｅ２の間に、これらに接触することなく、挿入することが可能である。電極装置Ｅ１、Ｅ２は自己保持型に作成することができる、または薄膜を保持することができる。ここで、いずれの場合の電極２１、２２も膜材料の中に埋め込まれる。同様に、電界で転換可能な材料ＥＦＣＭの層ＳＳ１は、ＥＦＧＭ２０の中で実質的に電極装置Ｅ１、Ｅ２の間に挿入された、連続的に移動する連続したテープであることができる。例えば電極装置Ｅ１の中の電極２１および電極装置Ｅ２の中の電極２２に電圧を加えることにより、電極２１と電極２２との間の交点で層ＳＳ１に垂直な電界が形成され、そして電極２１、２２の間の電界によって影響を受ける面積領域の中で、電界で転換可能な材料ＳＳ１が非導電状態から導電状態に転換することができるであろう。もし１つの電極２１とまた別の電極２２のそれぞれがこの方式でアドレスされるならば、それらの間の交点に１つの近似的な点電位が得られる。もし例えば電極デバイスＥ１の中の１つの電極２１および電極デバイスＥ２の中のすべての電極２２がアドレスされるならば、着目している電極２１に沿って実質的に線電位の形状の電界が得られ、それに対応して電極デバイスＥ１、Ｅ２の間に配置された層ＳＳ１の中に線状の導電構造体が生成されるであろう。もし電極デバイスＥ１の中で相互に近接して配置された多数個の電極２１および電極デバイスＥ２の中で相互に近接して配置された対応する複数個の電極２２があるならば、電極の交点の間に生ずる電界は面積領域電位を生成し、そして層ＳＳ１の中に例えば電気面積領域構造体を生成することができる。図２ａ、図２ｂでは、このような導電構造体が例えば実質的に面積領域構造体として生成されるが、しかし電界が生成��れる方式に応じて、線構造体の点として生成されることもまた理解されるべきである。
【００２８】
図２ｃおよび図２ｄは、ＥＦＧＭ２０の電極装置Ｅ１、Ｅ２を適切な方式でアドレス指定することにより、例えば第２層の中に導電構造体９を生成するためにＥＦＧＭ２０がどのように用いられるかを示した、それぞれ横断面図および平面図である。それに対応して図２ｅ、図２ｆはまた、ここでは例えば半導電構造体１０でパターンに作成された第３層ＳＳ３を備えたＥＦＧＭ２０の横断面図および平面図である。図２ａ〜図２ｆに示されているように、電界で転換可能な材料ＥＦＣＭのパターン作成は、分離した層ＳＳ１、ＳＳ２、ＳＳ３のおのおのに対して行われるが、しかし前記で説明したようにこれらの層はＥＦＣＭの自己保持の単一膜の形式で存在することができ、および図３の概要図に示されているように多重層積層体に組み立てることができる。ＥＦＣＭの導電構造体および／または半導電構造体で実現される回路の製造は、図示されているように連続した経路の中でＥＦＣＭのテープで行うことができる。図３では、テープのおのおのまたは膜のおのおのは３個の膜ＥＦＣＭ１、ＥＦＣＭ２、ＥＦＣＭ３として示されており、そして電界により経路のおのおのに対する分離したＥＦＧＭ２０の中の要求された空間パターンに転換される。次に、例えば接着または加熱によって層状構造にすることにより、多重層構造体ＭＬＳ（multilayer structure）に組み立てられる。もちろん電界がなにも加えられていない基板の上に多重層構造体ＭＬＳを十分に備えることができるが、しかし同じ工程段階で多重層構造体ＭＬＳに層状化される。それぞれの場合に、例えば単一の回路を作成するために、折り返すまたはコイル状にするまたはセグメントに切断するのいずれかを行うことができる柔軟なテープＭＬＳが得られる。図３に示されているように、３個のテープまたは膜の形式の電界で転換可能な材料ＥＦＣＭであるＥＦＣＭ１、ＥＦＣＭ２、ＥＦＣＭ３がそれぞれのロールＲaから引き出され、そしてそれぞれのラインの中の整合ロールＲb1、Ｒb2、Ｒb3、Ｒb4によって別々のラインの中に運ばれ、そしてＥＦＧＭ２０を通るテープに張力が与えられおよび位置が定められる。完成してパターンに作成された膜ＥＦＣＭ１、ＥＦＣＭ２、ＥＦＣＭ３が案内ロールの組Ｒcの上を運ばれ、そしてできればさらに位置調整の後、層状化段階Ｒdを通って層状化されて多重層構造体ＭＬＳになる。前記で説明したように、この多重層構造体は別のラインのまた別のロールＲaから引き出された基板１を有し、そして層状化段階Ｒdで転換された膜材料ＥＦＣＭと一緒に層状化される。このような方式で一緒に層状化されそして図２ａ〜図２ｆに示されたようにして転換された３個の層に対して、次に図４の横断面概要図に示されているように、基板１の上に備えられる回路構造体を得ることができる。図に示されているように、導電構造体９および半導電構造体は相互に垂直方向に接触する、または層ＳＳ１、層ＳＳ２、層ＳＳ３のおのおのの中で水平方向に延長され、そしてこの種の３次元構造体が一緒になって要求されたパターンを形成する。
【００２９】
例えば図２ａおよび図２ｂに示されているように、非導電材料の基板の中または上に電界発生器／変調器ＥＦＧＭ２０の中の電極装置Ｅ１、Ｅ２を作成することができ、そして次に電極２１、２２を基板の反対側の表面の上に備えることができる、または基板の中に埋め込むことができる。それらはまた、基板材料それ自身の中に導電構造体を形成することができる。電極の幅および電極装置Ｅ１、Ｅ２のおのおのの中の電極２１、２２の間の相互距離が、導電構造体および／または半導電構造体のパターン作成の空間分解能と達成可能なピッチとに対して決定されるであろう。したがって現在の半導体技術により、0.1μｍと1.0μｍとの間の幅とそれに対応する相互距離とを有する電極２１、２２が実現される。現在の技術では、例えば基板の上に備えられた薄膜の中で、例えば印刷に対するナノ技術により、または化学法によって、0.1μｍまたはそれ以下の電極幅を実現することが全体的には可能である。本発明に従う方法によってＥＦＧＭ２０で実現される回路パターンは、シリコンをベースとする回路技術の例えばマイクロリソグラフィを用いることによって最適に達成可能である回路パターンと少なくとも寸法的には矛盾しないであろう。導電構造体および／または半導電構造体、すなわち回路パターン、がその中に生成される薄膜材料の厚さに応じて、電極の間に形成される電位を最適に定めるために、電極デバイスＥ１、Ｅ２の間の距離を制御することができる。この制御は、図示されていないが当業者には周知であるマイクロ機械によるサーボ制御装置により行うことができる。回路パターンを生成している期間中、電極の間のブレークダウンを防止するために、電極の間のスペースに大きな誘電強度を有する分離用ガスを充填することができる。
電界誘起転換に対する候補材料について示されたように、明確に定められた電界強度において高度な再現性でもってこの転換を実行することができる。典型的な場合には、この転換を誘起するのに必要な電界強度は5,000,000Ｖ／ｍの程度である。このことは、200〜300ｎｍの範囲の膜厚に対しおよびこの厚さの膜を収容するのに十分に大きい電極装置Ｅ１、Ｅ２の間の隙間に対し、電極装置Ｅ１、Ｅ２に加わる電位差が３〜６ボルトの程度であることを意味する。この電界は実質的に薄膜に垂直な方向に加えられることにまた注意しなければならない。ただし原理的には、電界は他の方向に加えることもできる。明確に定められた電界強度を得るためにもまた要求された精度の空間分解能を得るためにも、電界を薄膜に垂直な方向に加えることが好ましいと思われる。
【００３０】
例えば図２ａおよび図２ｂに示されているようなＥＦＧＭ２０の中の電源２３は、直流電流源または交流電流源のいずれかであることができる。電源２３は制御された電源として実現されることが好ましく、そして異なるモードおよび異なる特性の電流を電極装置Ｅ１、Ｅ２に供給できることが好ましい。したがってこの目的のために、電源２３と交差接続装置２４、２５との両方が要求された回路パターンに対するプロトコルに従ってプログラムすることができる図示されていない外部制御デバイスに接続され、そして電極装置Ｅ１、Ｅ２の間の層材料または薄膜材料の中の要求された導電構造体および／または半導電構造体の生成を対応して制御する。任意の外部源から図示されていない制御デバイスにプロトコルおよび要求されたソフトウエアをロードすることができ、そしてしたがってＥＦＧＭ２０を用いての回路の製造を遠隔の場所から管理することを妨げるものは何もない。
【００３１】
本発明に従う方法に用いることができる電界で転換可能な材料ＥＦＣＭと前記方法の実施例に用いることができる特定の技術とに関して、次に詳細に説明する。材料をその場で電界により転換することの基本原理は、空間的に変調された電界および／または強度が変調された電界により導電構造体および／または半導電構造体を生成することである。それに加えて、この転換それ自身は可逆的または不可逆的であることができる。その具体例を下記で説明する。現在のＥＦＣＭは初期の開発段階にあり、そしてこの分野の進行中の研究および開発の努力は利用可能な材料の数を劇的に増大させることが期待できるであろうことを述べておかなくてはならない。
【００３２】
本発明において、それらに電界が再び加えられて材料が最初の状態に戻るまで、電界を加えることによりこの状態に止まるＥＦＣＭを用いることは、特に好ましい。これはとりわけ、異なる有機マクロ分子の場合であり、および分子電子材料として全体的に知られている他の材料の場合である。この種類の材料の場合が、Ｚ．Ｙ．ヒュー（Z.Y.Hue）およびＧ．Ｒ．チェン（G.R.Chen）名の論文「光学的、電気的および電子的薄膜メモリのための新規な材料（A new material for optical,electrical and electronic thin film memories）」、バキューム（Vacuum）、第43巻、第11号、1019頁〜1023頁（1992年）に開示されている。この材料はＴＣＮＱ（7,7,8,8−テトラシアノキノジメタン（7,7,8,8-tetracyanoquinodimetan）、Ｃ12Ｈ4Ｎ4）により作成された有機金属電荷移動錯体Ｍ（ＴＣＮＱ）である。この錯体は、電子リッチのドナーとして異なる金属と共に、電子アクセプタ分子として機能する。この金属はＬｉ、Ｎａ、Ｋ、Ａｇ、ＣｕまたはＦｅであることができる。Ｍ（ＴＣＮＱ）は、電界を加えることによりおよびまた熱または光線の形式でエネルギを供給することにより、高インピーダンス状態から低インピーダンス状態に転換する。全体的に言えば、この反応は下記のように書くことができる。
【化１】
0004272353.tif 000002
熱、電界または光子放射線の形式でエネルギεを加えることにより逆の反応を得ることができるので、この工程は可逆的である。これが可逆的反応であるために、Ｍ（ＴＣＮＱ）を用いて、例えば消去可能なメモリ材料である２安定スイッチング媒体を生成することができる。本発明に従う方法では、電界だけが用いられ、放射線は用いられない。例えば厚さが100ｎｍ〜200ｎｍの薄い層では、Ｍ（ＴＣＮＱ）は電圧・電流特性が非線形であり、そのあるものはＲＯＭ型およびＲＡＭ型のメモリを実現するのに用いることができる。この目的に対しては、Ｍ（ＴＣＮＱ）は安定でありそして再現性のよい電流制御２安定スイッチングが可能である点で特に興味深い。電気的にアドレス可能なメモリでは、例えば高インピーダンス状態は２進値１を表すのに用いることができ、そして低インピーダンス状態は２進値０を表すのに用いることができる。２つのこのような状態の間の遷移時間は 400ｎｓ以下である。関連する材料のまた別の例は、Ｗ．シュー（W.Xu）ほか名の論文「電気的２安定状態を有する２つの新規な全有機錯体（Two new all-organic complexes with electrical bistable states）」、アップライド・フィジックス・レターズ（Appl. Phys. Lett.）、第67巻、2241頁〜2242頁（1995年）に開示されている。この論文には関連する文献が紹介されている。言及されている材料は、電界を用いた場合に導電状態から非導電状態への転換およびその逆の転換に対して、２安定でありそして明確に定められた閾値を有する。
【００３３】
ＴＣＮＱを含む電界で転換可能な材料では、熱の形式でエネルギが供給された時に非導電状態から導電状態への転換がまた起こることができる。電界で転換可能な材料は基本的に誘電体または抵抗率の大きな材料であるので、電極に適切な周波数を有する交流電界がこの材料に加えられると、電位領域に熱を誘起することがあり、そしてこの時にこの領域の中の非導電状態から導電状態への材料の転換に伴う加熱が起こることが可能である。この時に電源が交流電源として動作しなければならなく、そしてこの熱転換は電界によって有機された２次効果と見なされなければならない。生成された導電構造体および／または半導電構造体を空間的に良好に定めることを得るために、交流電界により材料の中に誘起される熱領域を精密に制御しなければならない。この熱領域はすなわち材料の中を伝搬し、そして温度を増大させ、そして生成された構造体の空間的広がりを理想的には定めるであろう電位領域の外の材料の電気的性質に影響を与えることがある。もし電界で転換される材料が無限に薄い層であると見なされるならば、活性化された電極の交点の範囲内の例えば点電位から、下記の式により定められる熱拡散長を有する距離まで温度の増大自身を感ずるであろう。
【数１】
0004272353.tif 000003
ここで、次の材料パラメータが用いられている。
κ＝熱伝導率
ｆ＝１／τは特性周波数であり、パルスの持続時間τの逆数にほぼ等しい、
ρ＝材料の密度、
ｃ＝材料の比熱。
【００３４】
熱拡散を小さくするためにおよび要求された導電構造体および／または半導電構造体を空間的に尖鋭に定めるために、大きな電界強度を供給し、そして電界で転換可能な材料の結果としての高速転換を伴う電位領域の中の高速温度増大を提供する、交流電流パルスを用いなければならないことが式１から分かる。このことは、高い周波数を有する大きな電界強度と、厚さが 100ｎｍの薄膜の形式の電界で転換可能な材料を用いることとを組み合わせることにより達成することができる。せいぜい数マイクロ秒の交流電流パルスを用いることにより、好ましくない熱拡散を効果的に避けることができると考えられる。この関連において、生成された導電構造体および／または半導電構造体を理想的に定める電位領域に、要求された大きさの導電度に電界の特性がまた適合しなければならない。
【００３５】
薄膜材料または他の種類の電子材料の中の異なる層の間の電気的接続は、マイクロ電子装置の製造に対して大きな難問を提出する。それぞれの層面の中およびこれらの面に垂直な方向の導電路の位置を精密に定めることは最も重要である。精密な位置決定は、層に垂直な方向の接続を得るために、典型的には導電材料で充填することができる孔またはホールを作成する段階を有する。先行技術におけるホールの物理的製造では、孔開け、打ち抜きまたはエッチングの手段によって行われ、そして導電材料が機械的充填、電気メッキなどによって加えられる。この種類の非常に精密な工程は大幅に複雑であり、そして付随する限定された精度と共にコストが大幅に増大する。
【００３６】
本発明では、接続および能動デバイスや受動デバイスは、導電構造体および／または半導電構造体をそれぞれの層の中に定めるのと同じ工程のシーケンスで生成することができる。すなわち、また別の製造段階や他の種類の製造段階に頼るのではなく、構造体それ自身と同じ種類の空間的精度でもって生成することができる。図５は、例えば層ＳＳ５の中の導電構造体の一部分とそれから離れた位置にある層ＳＳ８の中のまた別の導電構造体９の一部分との間に単一の導電路９が生成されるという特定の場合に対して、その基本原理を示した図である。導電構造体および／または半導電構造体の終端点の間の複数個の隣接する層のおのおのの同じ位置に小さな面積領域の転換を繰り返すことにより、導電材料の柱状体９′が図５に示されているように作成され、そして第１導電構造体を含む出発層ＳＳ５から第２導電構造体を含む最終層ＳＳ８まで導電度が階段的に得られる。柱状体９′の横断面は、選定された電界のパターンにより任意に定めることができる。この工程をそのまま拡張することにより、多数個の平行な導電柱状体を生成することができる。図５から分かるように、これらの柱状体はそれぞれ異なる層に始まりそして異なる層で終わることができる。垂直導電構造体９′の１個または複数個の導電柱状体と接続している導電構造体９で寄与する与えられた層では、垂直導電構造体９′は、この層の中で、例えば図５のＳＳ６の中で、パターンに作成される他の導電構造体９および／または他の半導電構造体１０と同時に作成されるであろう、すなわち他の処理工程段階または異なる処理工程段階を実行することなく作成されるであろう。非導電状態から導電状態への転換またはその逆の転換の程度は、典型的には、電界強度および／または電界の持続時間に多分またよるその時間特性によって制御することができる。したがって、２つの異なる層の中の点を接続する柱状体は、その柱状体に沿って層から層へのセグメントの中の導電度の大きさを選定することにより、それが回路の中の抵抗器として機能するように作成することができる。
【００３７】
３次元に生成された導電構造体および／または半導電構造体を消去する方法は、本発明の一部分を形成する。
【００３８】
図２ａ〜図２ｆのいずれかに示されたようなＥＦＧＭ２０と適切なスペクトル変調とを用いて、原理的に、単一層の中の導電構造体および／または半導電構造体を選択的に消去することができる。けれども、多重層構造体ＭＬＳを単一層に結合した後、現在の消去は多重層構造体により大域的に実行できるだけであり、マトリックスの場合には、与えられた電界の強度および／または特性でもって電界が大域的に加えられる、および電界により供給されるエネルギに対する材料の固有の応答に多分適応される。次に、そのマトリックスが全体として非導電状態、もしそれが例えばＭ（ＴＣＮＱ）のような材料で作成されている場合の状態、に到達するまで、このマトリックスの中の材料は再び転換されるであろう。その後、多重層構造体またはＭ（ＭＴＣＮＱ）材料のマトリックスは新しい導電体構造体および／または半導構造体で再構成されるが、しかし電界を用いることによりこれはいまは可能ではない。けれども、同時に出願された国際特許出願第ＰＣＴ／ＮＯ９９／０００２３号に開示されているような生成方法を用いることができる。この国際特許出願第ＰＣＴ／ＮＯ９９／０００２３号は、本出願に属する。
【００３９】
本発明に従う生成法は適切な材料を分離状態から半導電状態にまたはその逆に直接または間接のいずれかで（例えば間接の場合に同時の局所的加熱により）変換することを可能にするので、抵抗器およびコンデンサと電気的に接続して完全な活性電子回路を作成するために、例えばダイオードおよびトランジスタに対する製造法に応用することが可能であるであろう。活性部品およびそれで作成される回路のさらに具体的な実施例は、下記の実施例によって開示されるであろう。
【００４０】
実施例１
図６は、本発明に従う方法によって生成され、そして４個の層ＳＳ１〜ＳＳ４を有する薄膜技術で実現された、導電構造体および／または半導電構造体を有する順方向にバイアスされたＰＮ接合の図である。層ＳＳ２および層ＳＳ３は、部分層ＳＳ１および部分層ＳＳ４のそれぞれの中の電極１１の間に備えられた活性半導電性材料を有する。部分層ＳＳ２の中の活性材料１０はＮ形不純物が添加された半導体であり、一方部分層ＳＳ３の中の活性材料１０′はＰ形不純物が添加された半導体である。層ＳＳ１および層ＳＳ４の中の電極１１は、同じ層の中の水平導電構造体すなわち導電路９に接触する。図６のダイオード構造体の中の分離層の厚さは典型的には約100ｎｍであり、その構造体の全体は１μｍ以下の厚さを有する多重層構造体を形成する。このダイオード構造体の面積領域の水平方法の広がりはＥＦＧＭを用いて実現される空間分解能によって決定されるであろうが、しかし図２ａ〜図２ｆに示されたような電極装置Ｅ１、Ｅ２でもって、従来のリソグラフィ法によりまたは前記の国際特許出願第ＰＣＴ／ＮＯ９９／０００２３号に開示されているような放射線で転換可能な材料および方法を用いることにより、ピッチの大きさが0.2μｍ〜1.0μｍの程度である電極２１、２２を作成することが可能であるであろう。特別の印刷法またはナノ技術および化学法を用いることにより、さらに１桁小さい電極構造体を実現することがなおまた可能であるであろう。現実的には、電極デバイスを作成するための利用可能な技術を用いて、点電位および線電位を空間的に２次元で最小寸法0.1μｍにまで変調することが可能であると考えられる。
【００４１】
実施例２−ＭＯＳＦＥＴ
図７は、本発明に用いられそして薄膜技術の中で有機材料で全体的に実現されるＭＯＳＦＥＴの概要図である。ゲート電極１２が部分層ＳＳ１の中に備えられそして水平導電構造体９と接続され、一方部分層ＳＳ２はゲート分離体１３を形成する。活性半導電性材料１０が部分層ＳＳ３の中に備えられ、そしてゲート電極１０と整合している。ソース電極およびドレイン電極１４はそれに続く上側層ＳＳ４の中に備えられ、そして同じ層の中の水平導電構造体９と接触する。これらの層のおのおのは、導電構造体および／または半導電構造体のいずれかおよび誘電体領域を有する。この種のＭＯＳＦＥＴの厚さは１／２μｍであることができ、一方本発明の技術で実現することができるような水平面の中の広がりはせいぜい数μｍから１μｍ以下であるであろう。実施例１での説明を参照されたい。
【００４２】
実施例３−論理ＣＭＯＳ反転器
図７に示されたＭＯＳＦＥＴは、論理ゲート、例えば図８に示されているようにＣＭＯＳ技術の中の論理反転器、に用いることができる。この種の反転器は、共通のゲート電極を有して、背中合わせ構造のＮ形ＭＯＳＦＥＴおよびＰ形ＭＯＳＦＥＴのそれぞれの中のドレイン電極およびソース電極を並列接続することにより形成される。この目的のために、垂直導電構造体１５が生成される。垂直導電構造体１５は、部分層ＳＳ１〜ＳＳ７の全部を貫通しそして電極１４′に接続される。この反転器からの出力信号は、導電構造体１５を通って、図の左の水平接続構造体９に送られる。ＭＯＳＦＥＴの共通ゲート電極は、図の右の部分層ＳＳ４の中の水平な導電構造体９を通して、入力信号を受け取る。この時、すべての部分層の厚さは１μｍ以下であり、典型的には約0.7μｍの厚さで実現されるであろう。一方反転器の水平方向の広がりは、図７のＭＯＳＦＥＴ構造体に関連して前記で説明したのと同じ寸法を有するであろう。
【００４３】
実施例４−ＣＭＯＳ  ＡＮＤゲート
図７に示されたＭＯＳＦＥＴ構造体と同様の活性部品を用いて、要求された電気的性質を有しそして有機薄膜技術で全体的に実現される構造体を有する部分層の積層することによって、集積回路を作成することができる。具体的に言えば下記の実施例は、図７に示されたようなトランジスタ構造体を用いてＣＭＯＳ技術で実現されるＡＮＤゲートに関する実施例である。電界効果トランジスタのような活性デバイスが多重層構造体の中で例えば論理ゲートのような機能デバイスの中にどのように組み合わせることができるかの理解を容易にするために、図９が参照される。図９は、相補形ＭＯＳ技術（ＣＭＯＳ技術）で実現されるＡＮＤゲートに対する回路図である。このＣＭＯＳ  ＡＮＤゲートは、エンリッチ型のＮ形ＭＯＳＦＥＴおよびＰ形ＭＯＳＦＥＴをそれぞれスイッチとして用いて実現される。２つの入力信号Ａおよび入力信号ＢがＰ形ＭＯＳのＱ1およびＱ2のゲート電極に送られ、およびＮ形ＭＯＳのＱ3およびＱ4のゲート電極に送られる。もし入力信号スイッチＡおよびＢの両方が高レベルであるならば、出力信号Ｘバーは低レベルであるであろう。この場合、Ｑ3およびＱ4は両方ともオンでありそしてＰ形ＭＯＳスイッチＱ1およびＱ2は両方ともオフであるであろう、すなわち電流は流れなく、したがって出力信号Ｘバーは低レベルに進む。もしそれとは異なって、入力信号Ａまたは入力信号Ｂのいずれかまたは両方が低レベルであるであるならば、それに対応してＰ形ＭＯＳトランジスタＱ1とそれぞれＱ2はオンにスイッチされ、そして直列に接続されたＮ形ＭＯＳのＱ3およびＱ4の一方または両方がオフでありそして電流は流れないので、出力信号Ｘバーは高レベルに進む。容易に分かるように、デバイスＱ1、Ｑ2、Ｑ3、Ｑ4はＮＡＮＤゲートを実現し、そしてＡＮＤゲートを実現するためにはＮＡＮＤゲートの出力を論理反転器と接続することが必要であり、このことはまた並列に接続されたＰ形ＭＯＳスイッチＱ2とＮ形ＭＯＳＱ6スイッチとをそれぞれ用いてＣＭＯＳ技術で実現される。これは標準的ＣＭＯＳ反転器であり、そしてもしその入力信号Ｘバーが高レベルであるならば、その出力信号Ｘは入力信号Ｘバーの反転である、したがって低レベルであるであろう。逆に、低レベル入力信号Ｘバーは反転されて高レベル出力信号Ｘになるであろう。このことは、ＮＡＮＤゲートに対する入力信号ＡおよびＢは両方とも高レベルであることに対応する。換言すれば、図９に示されたような回路はＡＮＤゲートを実現することが容易に分かり、そしてそれに対応して論理ＯＲゲートおよび論理ＮＯＲゲートが任意の数の入力を有して実現できることが、当業者には理解されるであろう。けれども原理的には、すべてのブール関数は、１つの種類のゲートと、例えば図７に示されたようなトランジスタ構造体を用いてＣＭＯＳ技術で実現される１個または複数個の反転器とを、組み合わせて実現することができる。
【００４４】
ＡＮＤゲートは純粋に実際的に、図１０ａ〜図１０ｄに示されたような薄膜技術の中で図７に示された構造体に対応するＭＯＳＦＥＴを用いて実施することができる。図１０ａ〜図１０ｄは、４個の部分層ＳＳ１、ＳＳ３〜ＳＳ５の中に備えられた能動デバイスおよび受動デバイスでもって薄膜技術で全体的に実現されるＡＮＤゲートの図である。第１部分層ＳＳ１（図１０ａ）はゲート電極ｇ1〜ｇ6を有する。ここで、下付添字は図９のＭＯＳＦＥＴＱ1〜Ｑ6に対応する添字を示す。入力Ａおよび入力Ｂは、水平導電構造体すなわち電流路９を通して、ゲート電極ｇ1、ｇ3およびｇ2、ｇ4にそれぞれ送られる。それに対応して、反転器の中のゲート電極ｇ5、ｇ6は水平電流路９に接続される。垂直導電構造体が１５で示されている。記号△は、垂直導電構造体１５が部分層ＳＳ１から垂直方向の上向きに延長されていることを示す。図１０ｂにおいて、記号△および記号▽は、部分層ＳＳ３の中の垂直導電構造体１５がこの層を通って垂直方向に上向きと下向きとの両方に延長されていることを示す。層ＳＳ３は活性半導体材料ｂ1〜ｂ6を備えた領域（図７の１０に対応する）を有する。これらの領域は、層ＳＳ１の中の対応するゲート電極ｇ1〜ｇ6のそれぞれに割り当てられそして整合している。層ＳＳ２は、この部分層を通って垂直方向に上向きと下向きとの両方にまた延長されている垂直導電構造体１５を除いて、全体が誘電体材料で埋められていることに注意されたい。この誘電体材料は、ＡＮＤゲートを実現するＭＯＳＦＥＴのＱ1〜Ｑ6のための共通ゲート分離体を形成する。もちろん、層ＳＳ２はＳＳ１とＳＳ３との間に配置されるが、しかし図面では省略されている。図１０ｃの層ＳＳ４は、層ＳＳ３の上でそれに隣接して備えられ、そして対応するＭＯＳＦＥＴのＱ1〜Ｑ6に対してソース電極ｓ1〜ｓ6およびドレイン電極ｄ1〜ｄ6をそれぞれ有する。層ＳＳ３の中に配置された活性半導体材料ｄ1〜ｄ6は、ここでは点線で示されている。垂直電流路１５がまた層ＳＳ４を通り上方向と下方向との両方に延長され、および図１０ｄに示されているように部分層ＳＳ５の中の水平電流路９に接触する。この水平電流路は、対応するＭＯＳＦＥＴのＱ2、Ｑ3に対するドレイン電極のｄ2とｄ3との間の接続に対応し、およびＱ1のドレイン電極ｄ1と付加的にまた接続される。また別の水平電流路９は、Ｑ3のソース電極ｓ3とＱ4のドレイン電極ｄ4との間の直列接続を実現する。ソース電極ｓ4およびｓ6はまた別の水平電流路９を通してアースに接続され、一方層ＳＳ５の中の最も右の水平電流路９は電圧Ｖddを供給し、およびＱ1、Ｑ2およびＱ5をそれぞれのソース電極ｓ1、ｓ2、ｓ5を接続する。図１０ｄの最も上のまた別の水平電流路９は、Ｑ5、Ｑ6のドレイン電極ｄ5、ｄ6とＸで示された出力線路との間の並列接続を形成する。Ｑ1、Ｑ2、Ｑ3、Ｑ4で構成されるＮＡＮＤゲートからの出力信号Ｘバーは、垂直電流路１５に送られる。図１１は、図１０のそれぞれの層がどのように積層されるかを示した概要図である。この図には、ゲート分離体である層ＳＳ２も示されている。けれども図を明確にするために、この積層体は分離した部分層ＳＳ１〜ＳＳ５に分解して示されているが、しかし正しく整合して配置されており、すべての部分��を貫通する垂直電流路１５が点線で示されている。下側の図示されていない誘電体層の上に備えられたゲート電極層ＳＳ１〜ＳＳ５の場合、図１１に示されたＡＮＤ構造体の全体の厚さは0.75μｍであることができ、そしてその面積領域は約100μｍ2（12.8μｍ2）であることができる。したがって、この構造体の容積は約75μｍ3である。控え目な空間分解能の場合、このことは１ｍｍ2の面積領域の上に10000個のこの種の論理ゲートを実現することができ、そしてその厚さは１μｍ以下である。それに対応して、電流路９、１５の長さは合わせて60μｍになる。
【００４５】
実施例５−垂直に積層されたＣＭＯＳ回路を有するＡＮＤゲート
電流路の長さを短くしそしてＡＮＤゲートの構造を大幅に単純化することは、図１２に示されたようにＭＯＳＦＥＴ構造体を垂直に積層することにより達成することができる。図１２では、図１０および図１１と同じ参照番号が用いられている。この垂直ＡＮＤゲートは、トランジスＱ1、Ｑ3のゲート電極ｇ1およびｇ3が同じ共通電位にあり、Ｑ2、Ｑ4のゲート電極ｇ2およびｇ4がまた別の共通電位にあり、およびＱ5、Ｑ6のゲート電極ｇ5およびｇ6が第３の共通電位にあるという事実を利用していることが分かるであろう。したがって、対応するＭＯＳＦＥＴ構造体Ｑ1、Ｑ3；Ｑ2、Ｑ4；Ｑ5、Ｑ6に対して共通ゲート電極ｇ1、ｇ3；ｇ2、ｇ4 ；ｇ5、ｇ6により、対になった背中合わせの構成のＣＭＯＳ回路としてトランジスタＱ1〜Ｑ6を実施される。ＣＭＯＳ回路のおのおのは分離層の上に備えられる。この分離層は図１２において、ＭＯＳＦＥＴ構造体のおのおのの中のＱ3の下、Ｑ1とＱ4の間およびＱ2とＱ5の間に配置される。もちろんゲート電極ｇはまた、それぞれのゲート分離体を構成する明確には図示されていない分離層により、活性半導体材料ｂから分離される。図１０および図１１の水平電流路はここでは実質的に垂直電流路によって置き換えられている。この垂直電流路はこれらの層を貫通して延長され、そして図９の等価回路に示されたのと同じ接続を有する。特に、図１０の構成体で垂直にまた実現された電流路１５が示されており、そして電流路１５は図から分かるように、Ｑ2、Ｑ3のドレイン電極ｄ2、ｄ3とＱ1のドレイン電極ｄ1との間の接続と共に、Ｑ5、Ｑ6のゲート電極ｇ5、ｇ6を前記のように接続する。
【００４６】
基板１を有する図１２の垂直ＡＮＤゲート構造体は、合計で２４個の部分層を生成する。その中の６個の比較的に厚い分離層はゲート分離体を形成し、そして３個の対応する厚い分離層はＭＯＳＦＥＴ構造体の対になった組合せ体を相互に分離する。したがって、図１１の説明に関連して示されたのと同じ寸法の場合、図１２の積層構造体の全体の厚さは約3.0μｍであり、そして16μｍ2の面積領域の上に備えられる。したがって、全容積は50μｍ3以下であり、図１１の構成体に比べて１／３の容積の減少である。けれども、最も重要なのは電流路である。図１１の構成体では、示された寸法から電流路の長さは52μｍであるが、図１２の構成体では、最適の実施例では約15μｍで十分である。このことは、約70％の減少を意味する。このことに関連して特に注意したいことは、図１２は概要図であることと、明確に示すために垂直電流路が水平面内で相互にずれていることである。けれども、これらは同じ面内にあり、構造体の１つの側面に平行に配置される。
【００４７】
現在の薄膜技術の範囲内で、そして転換可能な有機材料を照射することにより薄膜の中に導電構造体および／または半導電構造体を生成するために前記で説明した技術を用いて、水平方向の寸法を小さくし部品集積度を少なくとも１桁増大させることが全体的に可能である。このことは、図１１の構成体が１ｍｍ2の上に前記で説明した種類の論理ゲートを約105個実現し、そして層の厚さは十分に１μｍ以下であるが、一方図１２の構成体では、同じ面積領域の上に約6×105個またはその何倍かが実現され、デバイスの集積度は図１１の構成体に比べて約33％増加する。
【００４８】
単一層の処理工程、すなわち導電構造体および／または半導電構造体の処理工程は、電界による転換が行われた後、そして図２ａ〜図２ｆおよび図３に示されたように実行される時、可能な後処理および補正を有することができる、例えば、分離した層が多重層に結合された前に可能な熱処理を行いそして積層された回路構成体を作成することができる。
【００４９】
例えば転換の後の単一層の熱処理を制御することにより、導電体および／または半導体の性質を制御することができる、例えばモノマのオリゴマまたはポリマへの転換、不純物添加、結晶化などを制御することができる。このような処理工程は周知であり、そして広い応用を有している。したがって、具体例はここでは取り上げないことにする。熱処理は、例えば放射線により実行することができる。また別の可能性は、交流電界を用いることである。原理的には、交流電界を用いてＥＦＣＭの電界による転換をまた実行することができる。この場合にはもちろん、図２ａ〜図２ｆに示された電源２３は交流電源でなければならない。その関連において、交流電界が加えられる抵抗材料が加熱されることに注目されたい。非導電状態から例えば導電状態への遷移を生成するために交流電圧を用いることにより、このようにして生成された導電構造体の加熱を行うことができ、そして可能な要求された熱処理をその場で行うことができ、そして同時に転換工程を行うことができる。
【００５０】
層の中に例えば有機材料を用いることによりそして転換により導電造体および／または半導電構造体を生成することにより、および本発明に従い電界の手段により、今日の無機半導体技術でもって可能であるよりもはるかに簡単でかつ廉価な電子デバイスの製造法を得ることができる。図７に示されているように、回路の製造においてもしリール対リールの配置体が用いられるならば、大量にそして高速におよび本質的に寸法の制限がなく製造を行うことができる。けれども、分離した層を多重層構造体に結合しそして積層された構成体を作成する場合、分離した層の中の垂直導電構造体が相互に確実に整合するために、および例えば電極と半導体構造体の中の活性半導体材料とが確実に整合するために、層の間の整合がとりわけ重要である。整合精度に対する要求は、導電構造体および／または半導電構造体の製造の中で実現することができるが、しかしまた実際には、制御および位置決めに対する干渉法、光学的に記録可能なマーキング、または機械的または電気的なナノ技術を用いることにより実現することができる、ピッチにより与えられるであろう。けれども、このような計測は本発明の範囲外であり、したがって詳細には考察されないが、しかし当業者には周知であるはずである。
【００５１】
本発明に従う生成法を用いることにより、多重層の設計の中における与えられた回路構成体に対するプロトコルは回路の製造場所から遠隔で生成されそしてそれに送信されて、製造場所における物理的回路パターンの生成をその場で制御する例えば制御デバイスにダウンロードすることができる。したがってそれによりユーザは、必要な命令および情報を送信することにより、固有の明細書に従って遠隔処理により回路を生成および生産することができる。したがって本発明により、根本的に新規な内容を有する概念応用の回路製造および顧客指定の回路製造を提供することができる。
【図面の簡単な説明】
【図１】  先行技術による光で転換可能な材料で作成された電極を有するＭＩＳＦＥＴの図。
【図２ａ】  本発明に従う電界発生器／変調器（ＥＦＧＭ）の実施例であって本発明に従う生成法の第１段階で使用された該実施例の横断面概要図。
【図２ｂ】  本発明に従う電界発生器／変調器（ＥＦＧＭ）の実施例であって本発明に従う生成法の第１段階で使用された該実施例の平面概要図。
【図２ｃ】  図２ａと図２ｂに示されかつ本発明に従う生成法の第２段階で使用されたＥＦＧＭの横断面概要図。
【図２ｄ】  図２ａと図２ｂに示されかつ本発明に従う生成法の第２段階で使用されたＥＦＧＭの平面概要図。
【図２ｅ】  図２ａと図２ｂに示されかつ本発明に従う生成法の第３段階で使用されたＥＦＧＭの横断面概要図。
【図２ｆ】  図２ａと図２ｂに示されかつ本発明に従う生成法の第３段階で使用されたＥＦＧＭの平面概要図。
【図３】  単一層の層状体を多重層構造体に組み合わせる、本発明に従う生成法の実施例の概要図。
【図４】  図２ａ〜図２ｆに示された段階により生成された導電構造体および／または半導電構造体を有する多重層構造体の横断面図。
【図５】  本発明に従う方法により生成された導電構造体および／または半導電構造体を有する層状化された多重層構造体の横断面図。
【図６】  本発明に従う方法により生成されたダイオード構造体の横断面図。
【図７】  本発明に従う方法により生成されたＭＯＳＦＥＴ構造体の横断面図。
【図８】  図７のＭＯＳＦＥＴ構造体に基づきおよび本発明に従う方法により生成された論理反転器構造体の横断面図。
【図９】  ＣＭＯＳ技術で実現されたＡＮＤゲートの等価回路図。
【図１０ａ】  図７に示されたＭＯＳＦＥＴ構造体を用いそして本発明に従う方法により生成され及び本発明に従う等価回路図に従うＡＮＤゲート構造体の１つの部分層の平面図。
【図１０ｂ】  図７に示されたＭＯＳＦＥＴ構造体を用いそして本発明に従う方法により生成され及び本発明に従う等価回路図に従うＡＮＤゲート構造体の別の部分層の平面図。
【図１０ｃ】  図７に示されたＭＯＳＦＥＴ構造体を用いそして本発明に従う方法により生成され及び本発明に従う等価回路図に従うＡＮＤゲート構造体の更に別の部分層の平面図。
【図１０ｄ】  図７に示されたＭＯＳＦＥＴ構造体を用いそして本発明に従う方法により生成され及び本発明に従う等価回路図に従うＡＮＤゲート構造体の更に別の部分層の平面図。
【図１１】  積層された多重層構成体としてであるが別々の部分層に分解された図１０のＡＮＤゲート構造体の図。
【図１２】  垂直型構成体に相互に接続された分離したＭＯＳＦＥＴ構造体を有する図１０のＡＮＤゲート構造体のまた別の変更実施例の概要図。
【図１】
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【図４】
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【図５】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図２ｆ】
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【図３】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１０ｄ】
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【図１１】
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【図１２】
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