(57)【特許請求の範囲】
【請求項１】
カラムアドレスストローブ信号の１サイクル動作により内部データの読取り／書き込みを行う半導体メモリ装置であって、
複数本のビットラインにそれぞれ接続された複数のメモリセルから構成されたメモリセルアレイと、
前記複数本のビットラインと入出力データラインとの間にそれぞれ接続され、カラムアドレスストローブ信号の非活性区間で発生されるソースカラム選択信号に応答して、前記カラムアドレスストローブ信号が活性化されるタイミングで前記メモリセルアレイのソースアドレスから読み出されたソースデータを前記入出力データラインに伝送し、前記ソースカラム選択信号に続いて前記カラムアドレスストローブ信号の活性区間で発生される目的地カラム選択信号に応答して、前記カラムアドレスストローブ信号の活性区間に、前記入出力データラインに印加された前記ソースデータを前記メモリセルアレイの目的地アドレスに伝送する複数のカラム選択手段と、
入力端が前記入出力データラインに直接接続され、前記ソースアドレスから読み出された前記ソースデータを入力して増幅するデータ増幅手段と、
入力端が前記データ増幅手段の出力端にラッチ手段を介することなく直接接続され、出力端が前記入出力データラインに直接接続され、前記データ増幅手段から出力された前記ソースデータを入力し、前記目的地アドレスへの書き込みデータとして前記入出力データライン上に直接出力する書き込み駆動手段と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記入出力データラインは、前記ソースカラム選択信号と前記目的地カラム選択信号とが各アクティブの間にはプリチャージ動作によりプリチャージされないことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記書き込み駆動手段は、前記目的地カラム選択信号がアクティブにされるタイミングで前記データ増幅手段の出力を入力することを特徴とする請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１サイクル動作内部データ読取り／書込み機能を有する半導体メモリ装置に係り、特に従来より使用してきたラッチを取り除くことによりチップサイズを縮め、データ移動速度を向上させうる１サイクル動作内部データ読取り／書込み機能を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
現在、ビデオＲＡＭ（以下、ＶＲＡＭという）の登場とともに多くのシステム製作者はシステムの性能向上のためにビデオＲＡＭのようなグラフィックバッファを用いてきた。ＶＲＡＭの登場以降機能を大幅に向上させたウィンドウＲＡＭ（以下、ＷＲＡＭという）が登場して既存のＶＲＡＭを代替しつつあり、このＷＲＡＭの機能のうち固有機能の「ＤＲＡＭからラッチへ、ラッチからＤＲＡＭへ」はスクリ−ンディスプレイ機能のうちブロック移動やスクロ−ルなどのような機能において画期的なものであってＷＲＡＭの代表的な機能である。
【０００３】
図３は従来の内部データ読取り／書込み機能を有する半導体メモリ装置を説明するための構成を示した回路図である。
同図において、前述のメモリ装置は複数本のビットラインに接続された複数のメモリセルから構成されたメモリセルアレイ１０と、複数本のビットラインと入出力データラインＬとの間にそれぞれ接続され、ソースカラム選択信号に応答して対応するソースから読み出されたデータを入出力データラインＬに伝送し、ソースカラム選択信号ＣＳＬ１に続いて発生される目的地カラム選択信号ＣＳＬ２に応答して入出力データラインＬに印加されたデータを目的地に伝送する複数のカラム選択部２０と、入出力データラインに接続され、読み出されたソースデータを増幅するデータ増幅部４０と、データ増幅部４０から出力されたデータをラッチするラッチ部６０と、ラッチ部６０のデータを入出力データラインに出力する書き込み駆動部８０とから構成される。
【０００４】
次に、前記メモリ装置の動作を説明する。
ピクセルデータ（以下、データとはピクセルデータを称する）を読み出そうとするソースアドレスによりメモリセルアレイ１０の当該ビットラインが指定され、カラム選択部２０にソースカラム選択信号ＣＳＬ１が入力されれば、スイッチングトランジスタがターンオンされ、メモリセルアレイ１０の内部データはスイッチングトランジスタを通して複数ビットの入出力バスに載せられる。入出力バスに載せられたデータはデータ増幅部４０、すなわちセンスアンプで一定レベルに増幅された後、ラッチ部６０にラッチされる。
【０００５】
次いで、図４に図示のように、スクリーン上のテキスト文字の移動を説明すれば、ラッチ部６０から出力されたデータがスクリーン上にディスプレイされると、そのデータをスクリーン上の別の場所に移動させる際データを貯蔵しているフレ−ムバッファ（すなわち、ＶＲＡＭ、ＷＲＡＭとＤＲＡＭなど）ではデータのアドレスの移動が必要である。
この際、データのアドレス移動はデータをメモリから読み出し、他のアドレスに書き込む過程をチップ内部で行われるように内部移動(INTERNAL MOVE) がフレ−ムバッファの「ＤＲＡＭからラッチへ」、「ラッチからＤＲＡＭへ」のようなデータ移動経路を供するラッチセルを通してなされる。
【０００６】
前記データを移動してほしいアドレスの目的地アドレスに貯蔵するために目的地カラム選択信号ＣＳＬ２をカラム選択部２０に供すれば、該当するスイッチングトランジスタがターンオンされ、ラッチ部６０に保持されていたデータが書き込み駆動部８０、すなわち書き込みドライブＷＲＤＲＶを通して入出力データラインＬに載せられ、スイッチングトランジスタを通してメモリセルアレイ１０の該当アドレスにデータが貯蔵される。
【０００７】
図５のタイミング図に基づき説明すれば、ソースカラム選択信号ＣＳＬ１と読み出し駆動信号ＵＦＢＲがアクティブされ、カラムアドレスストロ−ブＣＡＳＢ信号が「ロ−」にアクティブされる１サイクル間メモリセルアレイ１０からデータが読み出され、駆動スイッチングトランジスタと入出力データラインとデータ増幅部４０（センスアンプ）を経由してラッチ部６０に保たれる。次いで、Ｄｏｎ’ｔ  ｃａｒｅ（ドントケア）を一定区間保ってから目的地カラム選択信号ＣＳＬ２と書き込み駆動信号ＵＦＢＷＬがアクティブされ、カラムアドレスストロ−ブＣＡＳＢ信号が「ロ−」にアクティブされる他のサイクル間、ラッチ部６０に保たれていたデータは書き込み駆動部８０と入出力データラインＬと駆動スイッチングトランジスタを経由してメモリセルアレイに貯蔵される。これによって、２サイクル間メモリ内部におけるデータ移動が行われる。
【０００８】
このような２サイクル間のデータ移動方法により達成されたデータ伝送量を数値的に計算するため、例えばデータ出力が３２ビットであり、四つのメモリコアブロックで同時選択信号ＣＳＬ開放がそれぞれ八つであり、サイクルタイムが２０ｎｓの場合を挙げて説明すれば、１サイクルにおける内部バスを通したデータの移動は最大１．６ギガバイト／秒（８×３２ビット／２０ｎｓ）であり、８×３２ビットのコアセル内のデータ移動時間は４０ｎｓ（２サイクル）を必要として１秒間のデータ移動は０．８ＧＢとなる。
【０００９】
また、特表平８−５０５２４４号公報（以下、第１公報という）には、中央処理装置またはグラフィック加速回路によって与えられるデータ線上のデータをマルチプレクサで選択して、フレームバッファのアレイに転送し、フレームバッファから１行のデータを読み出して、内部データバス上で出力レジスタに転送し、出力レジスタから画素データを表示装置に転送するとともに、内部データバス上のデータは４つのデータラッチに保持することにより、フレームバッファの１行のデータの読み出しを１回の行アクセスストローブと４回の列アクセスストローブの動作で行うことを開示している。
【００１０】
さらに、大画面のスクロールを高速に行う表示装置の表示制御回路が、特開昭６３ー１３３１９２号公報（以下、第２公報という）により開示されている。
この第２公報には、ＣＰＵとＶＲＡＭをデータバスで接続し、ＶＲＡＭのデータ入力端と８ビットの第１ラッチ回路のデータ出力端とを対応させて接続し、第１ラッチ回路の０番目から６番目のデータ入力端をＣＰＵの１番目から７番目のデータ出力端に接続し、第１ラッチ回路の７番目のデータ入力端をＣＰＵのデータ０番目のデータ出力端に接続し、ＶＲＡＭのデータをＣＰＵにより順次読み出すと同時に、第１、第２ラッチ回路の保持信号を与えた後に、第１ラッチ回路の出力を制御回路によりＶＲＡＭに書き込むようにしている。
【００１１】
また、メモリから読み出されたデータをラッチに保持した後に、スクリーン上にディスプレイし、そのデータをスクリーン上の別の位置にスクロールさせる従来例として、特開昭６１ー１５６９８７号公報（以下、第３公報という）を挙げることができる。
この第３公報の場合には、ディスプレイの画面上のデータをスクロールさせる際に、ビデオＲＡＭのアドレスをＣＰＵでアドレス指定して読み出し、ラッチ回路で一時的に記憶した後に、ＣＰＵによりスイッチをオンにすると同時にイクスクルシブオア回路をバッファ回路として作動させ、ビデオＲＡＭのアドレスをスクロールするアドレスにアドレス指定してラッチ回路の内容をビデオＲＡＭに書き込み、このビデオＲＡＭに書き込まれたデータを意図する位置に表示してスクロールするようにしている。
【００１２】
【発明が解決しようとする課題】
前述したように、図３で示した従来の内部データ読取り／書込み機能を有する半導体メモリ装置の場合には、データはソースと目的地選択信号ＣＳＬ１、ＣＳＬ２により入出力データラインＬに載せられる。ゲートされる選択信号の数と対応して入出力データラインＬ、データ増幅部４０のセンスアンプＳ／Ａ、書き込み駆動部８０の入出力ドライブＩＯＤＲＶおよびラッチの数が同一に増える。その数が増えるほどデータ伝送量は増えるが、レイアウトの増加によってチップサイズが大きくなり、またコストアップの要因となる。
同様にして、上記第１ないし第３公報の場合もいずれもラッチを使用しており、ラッチを使用することがコストアップ要因となることは、図３の従来例の場合と同様である。
【００１３】
本発明は前述した従来の課題を解決するために案出されたもので、その目的は従来より使用してきたラッチを取り除くことにより、チップサイズを縮め、データ移動速度を向上させうる１サイクル動作内部データ読取り／書込み機能を有する半導体メモリ装置を提供することである。
【００１４】
【課題を解決するための手段】
前述した目的を達成するために、本発明の１サイクル動作内部データ読取り／書込み機能を有する半導体メモリ装置は、複数本のビットラインに接続された複数のメモリセルからメモリセルアレイを構成する。
複数のビットラインと入出力データとの間にそれぞれ複数のカラム選択手段を接続して、ソースカラム選択信号に応答して対応するソースから読み出されたソースデータを入出力データラインに伝送する。
カラム選択手段はソースカラム選択信号に続いて発生される目的地カラム選択信号に応答して入出力データラインに印加されたソースデータを目的値に伝送する。
カラム選択手段で読み出されたソースデータをデータ増幅手段で増幅し、その出力で書き込み駆動手段を駆動して入出力データラインに出力する。
【００１５】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい一実施の形態をさらに詳しく説明する。
図１は本発明による１サイクル動作内部データ読取り／書込み機能を有する半導体メモリ装置を説明するための構成を示した回路図である。
【００１６】
同図において、前記メモリ装置は複数本のビットラインに接続された複数のメモリセルから構成されたメモリセルアレイ１０と、複数本のビットラインと入出力データラインＬとの間にそれぞれ接続され、ソースカラム選択信号に応答して対応するソースから読み出されたデータを前記入出力データラインＬに伝送し、ソースカラム選択信号ＣＳＬ１に続いて発生される目的地カラム選択信号ＣＳＬ２に応答して前記入出力データラインＬに印加されたデータを目的地に伝送する複数のカラム選択手段２０と、入出力データラインに接続され、読み出されたソースデータを増幅するデータ増幅部４０と、データ増幅部４０のデータを前記入出力データラインＬに出力する書込み駆動部７０とから構成される。
【００１７】
次いで、本発明による望ましい一実施の形態の全般的な動作について説明する。
まず、データを読み出そうとするソースアドレスによりメモリセルアレイ１０のセルが指定され、カラム選択部２０にソースカラム選択信号ＣＳＬ１が入力されれば、該当するスイッチングトランジスタがターンオンされ、メモリコアセルのデータは複数ビットの入出力データラインＬに載せられる。入出力データラインＬに載せられたデータはデータ増幅部４０に入力され、一定レベルに増幅されてから前記データをメモリセルアレイ１０の目的地アドレスに貯蔵するために目的地アドレスを指定すれば、カラム選択部２０のスイッチングトランジスタが目的地カラム選択信号ＣＳＬ２により駆動され、データ増幅部４０のデータがラッチされず、直ちに書き込み駆動部７０の入出力ドライブＩＯＤＲＶを経由してメモリセルアレイ１０の目的地アドレスに貯蔵される。
【００１８】
また、図２は本発明による内部データ読取り／書込み機能を説明するためのタイミング図である。同図において、ソースカラム選択信号ＣＳＬ１と書き込み駆動部７０の入力を制御する読取り／書込み駆動信号ＵＦＢＲＷがアクティブされ、カラムアドレスストローブＣＡＳＢ信号が「ロー」にアクティブされるサイクル区間の先端においてメモリセルアレイ１０からデータが読み出され、カラムアドレスストローブＣＡＳＢ信号のアクティブ区間で目的地カラム選択信号ＣＳＬ２がソースカラム選択信号ＣＳＬ１の入力以後アクティブし続けると、データ増幅部４０と書き込み駆動部７０を経由してメモリセルアレイ１０の目的地アドレスに貯蔵される。
【００１９】
この際、入出力データラインＬはソースカラム選択信号ＣＳＬ１と目的地カラム選択信号ＣＳＬ２との各アクティブ間にプリチャージ動作によりプリチャージされない。
つまり、前述した動作過程において１サイクル周期の間データの読取りおよび書込みが行われる。
【００２０】
【発明の効果】
以上述べたように、本発明の１サイクル動作内部データ読取り／書込み機能を有する半導体メモリ装置では、メモリセルアレイから読み出されたデータをラッチせず直ちに目的地アドレスに書き込むので、ラッチセルが不要になって、チップサイズが縮まり、かつ、１サイクルの間に読み出しおよび書き込み動作の両方がなされるので、サイクルタイムが短縮されてバンド幅が増加してシステム性能を向上することができる。
【図面の簡単な説明】
【図１】本発明による１サイクル内部データ読取り／書込み機能を有する半導体メモリ装置の構成を示した回路図。
【図２】本発明による１サイクル内部データ読取り／書込み機能を説明するためのタイミング図。
【図３】従来の内部データ読取り／書込み機能を有する半導体メモリ装置の構成を示した回路図。
【図４】スクリーン上におけるテキスト文字移動の一例を示した図。
【図５】従来の内部データ読取り／書込み機能を説明するためのタイミング図。
【符号の説明】
１０  メモリセルアレイ
２０  カラム選択部
４０  データ増幅部
６０  書込み駆動部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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