(57)【特許請求の範囲】
【請求項１】
外部インピーダンスに接続したノンデータ信号出力バッファのインピーダンスを該外部インピーダンスに整合するためのインピーダンス制御信号を生成するデジタルフィードバック制御回路を具備し、この制御回路は、前記インピーダンス制御信号によって、オンザフライ方式で、インターフェース回路出力バッファの非送信側のインピーダンスを調節するため、前記インピーダンス制御信号を前記インターフェース回路出力バッファがトライステートにあるときに該インターフェース回路出力バッファに出力するよう構成したレジスタに、前記インピーダンス制御信号を供給することを特徴とする集積回路。
【請求項２】
インタフェース回路出力バッファのインピーダンスを調節する方法において、
外部インピーダンスに接続されたノンデータ信号出力バッファのインピーダンスを該外部インピーダンスに整合させるためのインピーダンス制御信号を出力するデジタルフィードバック制御回路によりデジタル的に調節するステップと、
前記インタフェース回路出力バッファのインピーダンスを、前記インピーダンス制御信号によって、オンザフライ方式で、該インターフェース回路出力バッファの非送信側のインピーダンスをデジタル的に調節するため、前記インピーダンス制御信号を前記インターフェース回路出力バッファがトライステートにあるときに該インターフェース回路出力バッファに出力するよう構成したレジスタに、前記インピーダンス制御信号を供給するステップと
を具備したことを特徴とする方法。
【発明の詳細な説明】
発明の背景
【０００１】
１．発明の分野
本発明は、インピーダンス制御回路に関し、より詳しくは、回路コンポーネントのインピーダンスを外部カップリングのインピーダンスに、少なくとも一部、基づいて調節する制御回路に関する。
【０００２】
２．背景情報
例えば、マイクロプロセッサシステムやサーバシステム用のようなデジタルシステムのコンポーネント間のインタフェースを取るための回路は周知である。しかしながら、５００メガビット／秒のオーダーでの転送というような信号速度の高速化に伴って、これらのインタフェース回路はますます複雑化して来た。例えば、信号速度の高速化の故に、サーバシステムの送信増幅器と制御インピーダンス信号カップリングとの間におけるように、システムのコンポーネント間のインピーダンスを整合することによって、起こり得る信号反射の量を低減することが望ましい場合がある。
【０００３】
上記のようなインピーダンス制御回路は周知である。しかしながら、ディジタル信号標本がインタフェース回路を介して送信中でも、調節あるいは制御対象の回路インピーダンスを更新することが可能なフィードバック制御回路のオンチップ実装を安価に達成することは、当技術分野において望まれるところであろう。
【０００４】
発明の要約
要約して言うと、本発明は、その一実施態様として、外部インピーダンスに接続したインタフェース回路出力バッファのインピーダンスをノンデータ信号出力バッファのインピーダンスが調節されていることに、少なくとも一部、基づいて調節するディジタルフィードバック制御回路を具備した集積回路である。
【０００５】
要約して言うと、他の実施態様としての本発明は、インタフェース回路出力バッファのインピーダンスをデジタル的に調節する方法であって、外部インピーダンスに接続されたノンデータ信号出力バッファのインピーダンスをデジタル的に調節するステップと、インタフェース回路出力バッファのインピーダンスをデジタル的に調節されたノンデータ信号出力バッファのインピーダンスに、少なくとも一部、基づいてデジタル的に調節するステップとを具備した方法である。
【０００６】
本願において発明と見るべき内容は、特許請求の範囲に詳細に記載し、明確に請求されている。しかしながら、本発明は、構成についても作用についても、さらには目的、特徴及び効果に関しても、以下の詳細な説明を添付図面を参照して読むことにより最も良く理解することができるであろう。
【０００７】
発明の詳細な説明
以下の詳細な説明においては、発明の完全な理解を図るため、特定の詳細事項が記載されている。しかしながら、関連技術に習熟した当業者ならば、本発明がこれらの特定の詳細事項の記載なしでも実施可能であることは理解されよう。他の場合においては、本発明が不明瞭にならないよう、周知の方法、手順、コンポーネント及び回路については詳細な説明を省く。
【０００８】
シリコン処理技術の進歩に伴って、シリコン製論理素子の速度は絶えず速くなり続けている。その結果、これらの高速化した速度で動作することができる集積回路チップへ、あるいはそこからディジタル信号のような電気信号を転送するのに高速インタフェース回路を持つことが望まれている。高速電気信号をインタフェース回路によって送信するためには、正しく終端された制御インピーダンス回路を用いることが望ましい。これを達成するための終端回路あるいは構造は、オンチップでもオフチップでも実施することができる。しかしながら、通常は、オンチップ終端技術の方がオフチップ終端法に比べてコスト及び速度の点で有利である。
【０００９】
図１は、ソース終端方式と並列終端方式を共に図解した概略図である。本発明の実施形態ではどちらの方式でも採用することができる。しかしながら、以下に説明する実施形態はコスト及び速度面での長所を採り入れ、かつ利用するためにソース終端回路の形で実施される。図１に示すように、どちらの方式でも、この特定の実施形態のデジタル信号のような電気信号は、１１０あるいは２５０のような発信元ドライバから１５０あるいは２６０のような宛先ドライバへ伝達される。同様に、これらの信号は、インピーダンスＺ０を有する１４０あるいは２４０のようなカップリングを介して送信される。これらの方式では、周知のインピーダンス整合技術を用いれば、他の方法と比べて相対的に性能が改善される。カップリング１４０あるいは２４０のインピーダンスを整合することによって、宛先ドライバによって反射され得る電気信号が正しく終端される。これに関して、このことは、カップリングのソース端でほとんど電気信号反射が起こらないということを意味する。
【００１０】
図１に示すように、ソース終端方式あるいは並列終端方式を採用することができる。ソース終端方式では、１４０のようなカップリングのインピーダンスは１１０のような発信元ドライバのインピーダンスによって整合される。並列終端方式では、インピーダンスは、２１０のような整合インピーダンスのカップリングを介して２４０のような整合しようとするカップリングのインピーダンスに整合される。
【００１１】
本発明は、デスクトップ・パーソナルコンピュータあるいはサーバコンフィギュレーションで使用するのに、信号バスと共にインタフェース回路を採用することができるが、この点、本発明の範囲はこれに限定されるものではない。例えば、サーバ用として望ましいような速度を得るためには、前に説明したようなインピーダンス整合方式を採用することができる。しかしながら、前に述べたように、コスト及び速度要因から、基板あるいはその他でソース終端方式を用いることは並列終端方式を用いるより望ましくないことがある。そのために、例えばここで説明する特定の実施形態においては、そのような望ましい信号速度を達成するために、ドライバのインピーダンスを例えばネットワークとの外部カップリングのインピーダンスに整合させる。
【００１２】
金属酸化物半導体（ＭＯＳ）技術が用いられる場合、インピーダンス整合は、所与のインピーダンスをＭＯＳトランジスタの動作を表す非線形の電流‐電圧（Ｉ／Ｖ）特性曲線上の特定の点に関連したインピーダンスに整合させることが必要になる場合がある。このような特性曲線は、各々のＭＯＳトランジスタと関連づけられ、図７に示すように、Ｙ軸沿いのドレイン‐ソース電流をＸ軸沿いのドレイン‐ソース電圧に対してプロットしたものである。
【００１３】
このインピーダンス整合を行うためには、ＭＯＳトランジスタの動作範囲を限定する、あるいは少なくともＭＯＳトランジスタの動作をほぼ線形化するための回路を採用するというようないくつかの技術的方法を用いることができる。本発明は特定の方法に限定されるものではない。しかしながら、この特定の実施形態においては、むしろ実施の容易さの故に、整合しようとするインピーダンスはＭＯＳトランジスタの電流対電圧（Ｉ／Ｖ）特性曲線上の選択された点に対して整合される。このような方法によれば、出力バッファとして反転させる相補型金属酸化物半導体（ＣＭＯＳ）バッファを用いることが可能になる。しかしながら、トランジスタの動作の飽和領域のようなＩ／Ｖ曲線の他の部分への移行を結果的にもたらすノイズ源が正しく終端されず、そのために符号間干渉の原因になる場合があるという一つの短所がある。
【００１４】
外部カップリングのインピーダンスのＣＭＯＳ出力バッファのインピーダンスによる近似はいくつかの方法で行うことができる。例えば、カスコード型素子あるいは直列ゲート方式を用いることが可能である。回路は、デジタル制御あるいはアナログ制御のいずれかができるように実装することができる。この特定の実施形態の場合、電子信号にとって潜在的にノイズの多い環境を考慮して、デジタル方式が用いられるがこの点、本発明はこれに限定されるものではない。
【００１５】
一実施形態においては、回路は、全体的な構造の実効インピーダンスを調節または制御するために一次出力増幅器と直列にカスコード型素子を用いて実装することができるが、この点、本発明はこれに限定されるものではない。カスコード型素子は、個々にイネーブルにすることが可能な複数の並列カップリングを含む構成であってもよい。
【００１６】
出力バッファの実効インピーダンスを調節するためのこれらの素子の加重は種々の方法で行うことが可能であるが、本発明は、特定の技術的方法に限定されるものではない。しばしば使用される２つ方法のとして、２進加重法及び線形加重法がある。デバイス全体のサイズは、実装することができるインピーダンス利用可能範囲に影響することがあるが、インピーダンスの最小間隔は、例えば図３に示すような最も小さい素子のサイズによって左右されるであろう。２進加重の一つの利点は、線形加重と比較した場合、所与の最小間隔に対するインピーダンス範囲をより大きくすることができるということである。しかしながら、これには、以下により詳しく説明するように、インピーダンスの「オンザフライ」更新に関する短所がある。
【００１７】
前に説明したように、もう一つの方法では、直列ゲート方式を用いて出力バッファのインピーダンスを制御する仕方を採用することも可能である。図３に示す実施形態では、他ならぬこの方法が使用されるが、本発明はこの特定の方法に限定されるものではない。出力バッファを実装するために用いられる特定の方法は、静電放電（ＥＳＤ）感度による最も小さいレッグのサイズ及び、同様に、バッファが占めるチップの面積を含めて、実装上のその他の考慮条件に影響を与え得る。例えば、カスコード方式は、直列ゲート方式と比べて相対的に大きい面積を使用する。
【００１８】
図３に示すように、増幅器は入力信号が個々のレッグのイネーブル信号でゲーティングされるマルチレッグ素子である。ここで、レッグという用語は、増幅器構成を実装するために使用される一次トランジスタ（例えば、４６０、４７０、４８０、４９０、５１０、５２０、５３０と５４０）を意味するものとする。これに対して、カスコード方式では、増幅器全体のサイズは小さくなる。しかしながら、４３０あるいは４４０のようなプリドライバはより複雑であり、それだけ余分の遅延が導入されるので、速度面での不利を招く。
【００１９】
発生する電子デジタル信号についてのスルーレートも調節あるいは制御することが可能である。この場合も、アナログ技術及びデジタル技術を含めて、種々の技術を用いることができる。図３に示す実施形態の場合、インピーダンス調節及びスルーレート調節の技術がどちらも組み込まれている。この特定の実施形態においては、インピーダンス制御カップリングの一部を用いてスルーレートが制御される。この方法では、インピーダンス制御とスルーレート制御が共に同じバッファに組み込まれる技術と比較して制御回路及びカップリングが小さくなる。この特定の実施形態においては、４ビットの２ビット・スルーレート制御による４ビット制御方式が用いられる。スルーレート調節は、例えば、デジタル出力信号をオンにするかまたは発生する素子の側について、プリドライバの２本のレッグを用いて行うことができる。例えば、ＰＭＯＳプリドライバの場合、Ｎ形素子は複数のレッグを有する。素子４５０の詳細図である図８に示すように、素子７００及び７１０がプリドライバのＮ形ＭＯＳ（ＮＭＯＳ）素子にカスコード状に付加されている。インバータ４５２についても、ＰＭＯＳ素子を用いて同様の方法を採ることができる。図８の素子７００及び７１０は、素子４６０、４７０等出力バッファのインピーダンスを制御するのに用いられるのと同様の方法により、プリドライバのインピーダンスを制御するために使用される。素子４６０、４７０等によるような出力バッファのキャパシタンスを駆動するこのインピーダンスによって、出力バッファのスルーレートは制限される。この実施形態では、出力バッファはソース終端構成で使用されるようになっているため、出力バッファのターンオン・スルーレートだけが制御される。あるいは、並列終端型の態様を用いる場合は、少なくとも一部カップリングの静電流のためにターンオフ・スルーレートも制御されることになる。
【００２０】
図３に示す出力バッファの実施形態の場合、スルーレート調節用にｅｎ３とｅｎ２が用いられる。インピーダンス調節とスルーレート調節における公称値間のオフセット値は、後でより詳細に説明するように、制御論理回路で用いることができる。そのために、プリドライバのインピーダンスが満足に制御されるならば、ドライバのスルーレートも確実に制御することができる。
【００２１】
デジタル制御ループを用いて、前に説明したようなデジタル制御可能なバッファの例えばプロセス及び環境中の変動を補償することが可能である。前述のデジタル制御可能なバッファを用いることができるが、もちろん本発明はここで説明する特定の実施形態に限定されるものではないことは理解されよう。任意のデジタル制御可能なバッファを用いることができ、あるいはデジタル的に制御できない制御可能バッファであっても用いることができる。ノイズは図４に示す信号サンプリング・インタフェースに存在するので、ループ帯域幅を制限して、このノイズに対する感度を低減することが望ましい。ループ帯域幅を制限するためのフィルタは、この実施形態では素子３３０、３４０及び３６０の接続点のサンプリングピンの部分、あるいは制御論理回路ブロック３１０中等に、様々な仕方で実装することができる。これには、比較的低速の回路コンポーネントを使用することができ、サンプリング速度を準安定状態整定時間を見込めるように下げることができるというもう一つの利点があるが、これについては後で説明する。
【００２２】
図２は、本発明によるインピーダンス制御回路の一実施形態３００を図解したブロック図であるが、本発明はこの特定の実施形態に限定されるものではない。図示実施形態のインピーダンス制御回路３００は集積回路（ＩＣ）チップ上に実装されたものとして示されているが、この点に関しても本発明はこれに限定されるものではない。図示のように、この制御回路は外部導入クロック信号によって駆動される。このクロック信号はまず分周器４４２によって分周される。出力バッファ３２０は、インタフェース回路出力バッファを具備し、他方、出力バッファ３３０はノンデータ信号または「ダミー」出力バッファを具備する。出力バッファ３３０のインピーダンスを外部カップリング３４０のインピーダンスに、少なくとも一部、基づいて調節するために、増幅器３６０及びインピーダンス制御論理回路３１０を含むフィードバック制御ループが接続されている。フィードバック制御回路は、バッファ３３０のインピーダンスを、この特定の実施形態では、概ね外部抵抗器３４０のインピーダンスに整合するよう動作する。同様に、この実施形態においては、抵抗器３７０と３５０が事実上増幅器３６０の電圧信号基準レベルを設定する。少なくとも一部増幅器３６０の出力信号に基づいて動作するインピーダンス制御論理回路３１０は、バッファ３３０のインピーダンスを上方に調節するべきか下方に調節するべきか、すなわちバッファのインピーダンスをを増加させるか、あるいは減少させるかを制御する。同様に、この制御信号情報はバッファ３２０にも供給される。また、フィードバック制御回路は、バッファ３３０を含むフィードバック・ループの動作から発生するインピーダンス制御信号に基づきバッファ３２０のスルーレートを調節するための制御信号を発生する。同様に、以下により詳細に説明するように、バッファ３２０を「オンザフライ」更新することができるように、レジスタ４１０が設けられている。
【００２３】
図４は、図２の実施形態の一部を図解したものである。この実施形態の図４に示す部分に関しては、精密外部抵抗器３４０がノンデータ信号（ダミー）出力バッファ３３０の出力ポートに接続されてる。そして、前述のフィードバック回路の動作によってバッファ３３０のために得られるインピーダンス値を用いて、出力バッファ３２０のインピーダンスが調節される。この実施形態のフィードバック回路の場合、増幅器３６０の基準電圧信号レベルが作り出される。この基準電圧信号レベルは、この実施形態では、図４の抵抗器３５０と３７０によって実現される。基準電圧信号レベルは増幅器３６０のスレッショルドを設定する。この基準値は、事実上バッファ３３０のインピーダンスが整合されるＭＯＳトランジスタのＩ／Ｖ特性曲線上の点を設定する。抵抗器３４０は、バッファ３２０の外部カップリングの公称値に近似した値に選択される。さらには、抵抗器３４０の代わりに外部導入カップリングを用いるか、あるいは別の方法を用いることももちろん可能である。
【００２４】
次に、この実施形態のフィードバック制御回路の動作について説明する。まず、標本インピーダンス信号値が入力ラッチ３０５によって取り込まれる。第１の所定の期間を経過させて、この間にラッチにおける全ての準安定状態を整定させる。得られた信号標本値と抵抗器３４０に対するバッファ３３０のインピーダンスに基づいて、バッファ３３０のインピーダンスを調節する方向、すなわちインピーダンスを大きくするか、あるいは小さくするかに関する判断がなされる。これは、後で説明するように、例えば、インピーダンス制御論理回路３１０でアップ／ダウンカウンタあるいはシフトレジスタの値をバッファ３３０のインピーダンスを制御するように調節することにより実現することが可能である。そのために、インピーダンス制御論理回路３１０は、次のインピーダンス値を得るためにバッファ３３０に印加される信号を発生する。次に、第２の所定長さの時間を経過させて、バッファ３３０の出力ポートで調節後のインピーダンス値の変動を整定させると共に、入力増幅器３６０を通して伝播させる。このプロセスが、インピーダンス（この特定の実施形態では抵抗器３４０）が所望の通りに整合が見られるまで繰り返される。この実施形態では、整合が見られたその時点で、制御回路３１０がバッファ３３０のインピーダンスを所望のインピーダンス値±最下位制御ビットだけ変化させるという結果がもたらされる。
【００２５】
この実施形態においては、図４に示すように、準安定状態整定及び出力バッファ３３０の遷移の整定を見込んだ時間がクロック分周器によって与えられる。図示のように、制御ループの論理動作はこの分周クロック信号によってクロッキングされる。クロックあるいはサンプリング速度は、入力ラッチ３０５の準安定状態によるサンプリング誤差率がかなり低くなるように設定することが望ましい。これらの準安定状態は、クロックを基準とするどのような時点でもダミーピン上のノイズから起こり得、従って、ラッチ３０５のセットアップ及びホールド条件に反することも起こり得る。ラッチの平均故障間隔の計算には、プロセス技術、ラッチ設計、許容整定時間及びクロックを基準としたラッチデータのエッジタイミングの確率分布のようなパラメータが関係する。これらのパラメータに関する許容限界及び許容誤差率を用いて、許容整定時間を計算することができる。例えば、一様に分布する非同期データ信号を約４３３メガヘルツの周波数でサンプリングするラッチ（簡単化のためのいくつかの仮定を含む）の場合、発生するサンプリング・クロックパルスの少なくとも２パルスでクロックを分周することが望ましいが、この点に関して、本発明の範囲はこれに限定されるものではない。このように、この実施形態の場合、分周器４４２によってターゲットプロセスにとっての許容整定時間が確保されるが、この点に関して、本発明はこれに限定されるものではない。
【００２６】
この実施形態のもう一つの態様は、サンプリング速度の２分の１より高い周波数をフィルタして、ナイキストレートまたはそれ以上の周波数のノイズ源を低減する技術を用いたものである。フィルタしない場合、このような周波数はエイリアシングを生じることがある。図５は、この実施形態で使用されるフィルタを図解したものであるが、この場合も、本発明の範囲はフィルタを使用すること、あるいはこの特定の実施形態に限定されるものではない。同様に、フィルタの極を配置する際には、不安定性が生じないようにすることが望ましい。そのためは、更新後にループ時間を設定できるよう、インピーダンスはループの帯域幅より低い速度で更新することが望ましい。この特定の実施形態においては、アナログフィルタの極はサンプリング周波数の２分の１より低く、更新速度の少なくとも２倍の点に配置されるが、この点に関して、本発明はこれに限定されるものではない。従って、時間ドメイン応答では、インピーダンスが更新されてから２フィルタ時定数後に次のサンプリング事象が起こる。もちろん、次のサンプリング事象前のフィルタ時定数の数は２より大きくしてもよいが、そうすると、制御ループのロック時間が増大することにもなる。
【００２７】
制御ループの動作及び出力バッファ３２０のインピーダンスが正確に整合しないことが起こる状況のために、制御ループが整合点から１ビット変動してロックし、そのために発振してしまうことが起こり得る。この振動成分は、バッファ３２０により発生する実際の出力信号から除去することが望ましい。これは種々の方法で達成することが可能であるが、一つの方法として、単純なデジタルノッチフィルタを用いることができる。例えば、簡単な排他的論理和回路を用いてもよい。連続したデジタル標本値が同じならば、バッファ３２０の更新が行われるが、連続した標本値が同じでないならば、最後の更新値がバッファ３２０によって保持される。この特定の実施形態は図６に図解されている。図示のように、インピーダンス制御論理回路ブロック３１０は出力バッファ３３０に信号を供給する。同様に、ローパスフィルタ６１０の出力信号はノッチフィルタ６２０に供給される。ノッチフィルタ６２０は、ブロック４０７に信号を供給する。ノッチフィルタ６２０に供給される連続した標本によって、インピーダンス制御回路３１０によって発生するインピーダンス制御信号もブロック４０７によりレジスタ６４０に供給され、従ってレジスタ４１０に、そして最終的にバッファ３２０に供給される。
【００２８】
インピーダンス制御ブロック３０７の実装形態は、少なくとも一部出力バッファのレッグの加重方式によって決まる。例えば、素子が線形加重される場合は、シフトレジスタを使用することが可能である。しかしながら、素子が２進加重される場合は、このブロックはアップ／ダウンカウンタとして実装することができる。線形加重型バッファの場合、シフトレジスタの１ビットが各インピーダンス更新毎に変化し、バッファのインピーダンスを概ね同一量だけ変化させることになる。２進加重型バッファの場合は、カウンタが更新されて、バッファインピーダンスを制御するもう一つの２進デジタル信号値を生じさせる。従って、このような実施形態では、カウンタの全ビットが１回のインピーダンス更新で変化することもある。図６に示すように、加算器６５０は、公称スルーレート値を公称インピーダンス値に対してずらす、すなわちオフセットするために使用される。このオフセット値は、様々な技術によって内部的にあるいは外部的に設定することが可能である。例えば、オフセット値は外部の供給源からレジスタにロードすることもできるし、あるいはヒューズを用いて実現することも可能である。例えば、同じ出力バッファを選択可能ないくつかのインピーダンスとの整合を取るように使いたい場合、また概ね一定のスルーレートを維持することが望まし場合は、このオフセット値を修正できるようにすることが望ましいであろう。
【００２９】
前に説明したように、この実施形態には、出力バッファがデータ信号を送信している間に出力バッファのインピーダンスを調節することができる構成が含まれる。この「オンザフライ」更新における一つの問題は、更新が時間的に例えば送出データ信号のエッジの近くで起こると、エッジのタイミングが変わり得るということである。そのために、好ましくないタイミングジッタを生じることがある。例えば、５本のレッグを持つ２進加重型出力バッファの場合、１クロックサイクルで出力バッファのインピーダンスの有意な変化が起こることがある。線形コード化の場合は、一時に１ビットずつしか変化しないから、この効果の影響は小さい。しかしながら、線形コード化では、インピーダンス値の範囲がより小さくなる。同様に、スルーレート制御が用いられる場合は、インピーダンスの大きな変化の後、一部の出力バッファレッグがスルーレート制御によって比較的ゆっくりターンオンすることがあるため、結果としてもう一つ別の問題が生じる可能性がある。これは、この実施形態では、ソース終端型バッファの場合、レッグの「ターンオフ」は迅速に行われるが、レッグの「ターンオン」はスルーレート制御を行うように緩慢に行われるために起こり得る。例えば、制御回路３１０からのインピーダンス制御信号値は１回のインピーダンス更新で１０００から０１１１に変わることがある。そして、最上位ビットが最初に変化すると、バッファが瞬間的にトライステートになり得る。バッファがトライステートになっている時、信号伝送カップリングにノンゼロの電流があると、伝送路が切り換わることになる。すると、残留インピーダンス制御ビットが切り換わり、バッファを再びオンにすると共に、カップリングをほぼその元の状態に戻すが、この動作は緩慢である。そのために、伝送路が障害を起こす。これが起こっている時出力バッファがデータ信号を送信中であると、性能低下を来すことがある。
【００３０】
図８に示す実施形態の場合、オンザフライ更新は、出力バッファがトライステートの間に更新することにより、ＣＭＯＳ出力バッファの「オフ」側あるいは非送信側（例えば、この実施形態では、出力信号がハイの間はＮＭＯＳ素子、出力信号がローの間はＰＭＯＳ素子）を更新することによって行われる。この方法を実施するために、例えばこの実施形態では、図２のレジスタ４１０を用いて出力バッファの個々のレッグにそれぞれラッチが設けられる。レジスタ４１０で用いられるラッチは、各信号出力ポートに全く同様に形成される。しかしながら、これらのラッチは比較的小さくすることができる。図２に示す実施形態の場合、「オンザフライ」更新がトライステートの間あるいはリセットの間に行われるように、信号ＲＥＳＥＴ及びＯＥｎが用いられる。この特定の実施形態では、オンザフライ更新は出力バッファのインピーダンスに関してだけ使用されるが、この点に関しても、本発明はこれに限定されるものではない。スルーレート制御の制御分解能が比較的粗な用途の場合、例えばプロセス変動を除去するためにリセット後２、３クロックサイクルの間スルーレート制御を動作させた後、スルーレート値をロックすることも可能である。あるいは、スルーレートのオンザフライ更新も同様に用いることができるが、これはやはりタイミングジッタを生じることがある。
【００３１】
図２に図解する出力バッファ３２０のようなインタフェース回路出力バッファのインピーダンスを調節する方法の実施形態は、以下のように達成することが可能である。前に説明したように、図２の抵抗器３４０のような外部インピーダンスに接続された図２の出力バッファ３３０のようなノンデータ信号出力バッファのインピーダンスは、デジタル的に調節することが可能である。図２の出力バッファ３２０のようなインタフェース回路出力バッファのインピーダンスは、ノンデータ信号出力バッファのデジタル的に調節されたインピーダンスに少なくとも一部基づいてデジタル的に調節することができる。同様に、インタフェース回路出力バッファのインピーダンスは、ノンデータ信号出力バッファのインピーダンスのデジタル的な調節に、少なくとも一部、基づいていてデジタル的に調節することができる。これについても、やはり図２に示す出力バッファ３２０に関連して前に説明した。同様に、インタフェース回路出力バッファのインピーダンスはオンザフライ方式でデジタル的に調節することができる。例えば、図２に示す実施形態においては、インタフェース回路出力バッファの非送信側のインピーダンスはオンザフライ方式でデジタル的に調節することができる。前に説明したように、ノンデータ信号出力バッファのインピーダンスのデジタル的な調節は、図２のバッファ３３０のようなノンデータ信号出力バッファのインピーダンスを図２の抵抗器３４０のような外部カップリングのインピーダンスに概ね整合することよりなる。同様に、この特定の実施形態においては、本発明はこの点に関しても範囲が限定されるものではないが、ノンデータ信号出力バッファのインピーダンスは外部インピーダンスがソース終端されるようにデジタル的に調節される。同様に、外部インピーダンスに接続されたノンデータ信号出力バッファのインピーダンスのデジタル的な調節は、インピーダンスを２進加重インクリメントでデジタル的に調節することよりなるが、やはり、本発明はこの点に関して範囲が限定されるものではない。
【００３２】
以上、本願においては本発明の一定の特徴を説明したが、当業者ならば、多くの修正態様、代替態様、変更態様及び等価態様を想到し得よう。従って、それらの修正態様及び変更態様等は、特許請求の範囲に記載するところに基づき全て本発明の真の精神の範囲に包括されるものとする。
【図面の簡単な説明】
【図１】  終端方式の２つの態様を図解した概略図であ。
【図２】  本発明によるインピーダンス制御回路の一実施形態を図解したブロック図である。
【図３】  図２の出力バッファを詳細に図解した回路図である。
【図４】  図２の実施形態の一部を詳細に図解したブロック図である。
【図５】  図２の実施形態の一部を詳細に図解したブロック図である。
【図６】  図２の実施形態の一部を詳細に図解したブロック図である。
【図７】  典型的な金属酸化物半導体（ＭＯＳ）トランジスタの電流対電圧（Ｉ／Ｖ）特性をプロットして示したグラフである。
【図８】  図３の実施形態の一部を詳細に図解した回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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