(57)【特許請求の範囲】
【請求項１】
（ａ）基材を、それぞれの中に配置された少なくとも１つの材料堆積物源とシャドーマスクとを有する複数の直列接続された堆積真空容器に通過させる工程と、
（ｂ）各堆積真空容器に配置された少なくとも前記１つの材料堆積物源からの材料を、該堆積真空容器に配置された前記シャドーマスクを通して真空下で前記基材上に堆積し、電子素子のアレイから成る回路を前記基材上に形成する工程であって、ここで、前記回路を成す前記電子素子のアレイは、前記基材上での材料の連続堆積によってのみ形成される工程と、を有する電子装置を形成する方法。
【請求項２】
前記基材は、（ｉ）導電性、（ｉ）フレキシブル、及び（ｉｉｉ）透明の少なくとも１つの性質を有する請求項１に記載の電子装置を形成する方法。
【請求項３】
前記基材は導電性であり、電気絶縁体によって前記回路は前記基材から分離される請求項２に記載の電子装置を形成する方法。
【請求項４】
前記基材は、その長さ方向に沿って前記複数の堆積真空容器を通過する長手シートであり、前記基材の少なくとも１つの部分が各堆積真空容器を連続的に通過進行し、そして、
前記基材の前記１つの部分は、前記堆積真空容器内に位置する前記材料堆積物源から材料の堆積を受ける請求項１に記載の電子装置を形成する方法。
【請求項５】
前記基材は、その長さ方向に沿って、前記複数の堆積真空容器を通過進行する複数の互いに離間した部分を形成し、各部分は、各堆積真空容器内に位置する前記材料堆積物源から材料の堆積を受ける請求項４に記載の電子装置を形成する方法。
【請求項６】
前記電子素子は薄膜トランジスタ（ＴＦＴ）であり、そして、
前記工程（ｂ）は、
各ＴＦＴの半導体材料層を堆積する工程と、
各ＴＦＴの前記半導体材料層を堆積した後、各ＴＦＴのソースとドレインとを形成するように第１導体材料層を堆積する工程と、
各ＴＦＴの前記半導体材料層、前記ソース及び前記ドレインのそれぞれの少なくとも一部分上に第１ゲート絶縁体層を堆積する工程と、
各ＴＦＴの前記第１ゲート絶縁体層の少なくとも一部上に、ゲートを形成するように第２導体材料層を堆積する工程と、
各ＴＦＴの前記第２導体材料層上方に、前記第１導体材料層の少なくとも一部分が第２絶縁体層を通して露出するように、第２絶縁体層を堆積する工程とを有する請求項１に記載の電子装置を形成する方法。
【請求項７】
前記工程（ｂ）は、少なくとも１つのＴＦＴの出力パッドを形成するべく第３導体材料層を堆積する工程を有し、前記第３導体材料層は、前記第２絶縁体層と前記第１導体材料層の露出部分とをカバーして、前記第１導体材料層の露出部分と電気連通する請求項６に記載の電子装置を形成する方法。
【請求項８】
前記第１導体材料は、少なくとも１つのＴＦＴの前記ソースと前記ドレインとの一方とともに列バスを形成するように堆積され、
前記第２導体材料は、少なくとも１つのＴＦＴの前記ソースと前記ドレインとの他方とともに行選択バスを形成するように堆積され、そして、
前記列バス及び前記行選択バスのそれぞれは個々にアドレス可能である請求項６に記載の電子装置を形成する方法。
【請求項９】
前記第１導体材料層は、少なくとも１つのＴＦＴの前記ソースと前記ドレインとの一方とともに列バスを形成するように堆積され、
前記第２導体材料層は、少なくとも１つのＴＦＴの前記ソースと前記ドレインとの他方とともに行選択バスを形成するように堆積され、そして、
ＴＦＴの各列又は各行のＴＦＴは、前記回路の共通の前記列バス又は前記行選択バスに接続され、そして、
前記列バス又は前記行選択バスのそれぞれは個々にアドレス可能である請求項６に記載の電子装置を形成する方法。
【請求項１０】
前記半導体材料層は、セレン化カドミウム（ＣｄＳｅ）により形成される請求項６に記載の電子装置を形成する方法。
【請求項１１】
前記第１絶縁体層、前記第２導体材料層及び前記第２絶縁体層は、各ＴＦＴの前記ソースと前記ドレインの一方を形成する前記第１導体材料層の少なくとも一部分を露出状態に残すように堆積される請求項６に記載の電子装置を形成する方法。
【請求項１２】
前記電子素子は薄膜トランジスタ（ＴＦＴ）であり、そして、
前記工程（ｂ）にて形成される前記回路は、複数の堆積された発光素子を有し、前記ＴＦＴは前記基材と前記発光素子との間に配置される請求項１に記載の電子装置を形成する方法。
【請求項１３】
前記工程（ｂ）は、
前記ＴＦＴを形成する工程として、各ＴＦＴの半導体材料層を堆積する工程と、各ＴＦＴの前記半導体材料層を堆積した後、各ＴＦＴのソースとドレインとを形成するように第１導体材料層を堆積する工程と、各ＴＦＴの前記半導体材料層、前記ソース及び前記ドレインのそれぞれの少なくとも一部分上に第１ゲート絶縁体層を堆積する工程と、各ＴＦＴの前記第１ゲート絶縁体層の少なくとも一部上に、ゲートを形成するように第２導体材料層を堆積する工程と、各ＴＦＴの前記第１導体材料層、前記第１ゲート絶縁体層及び前記第２導体材料層上方に、前記第１導体材料層の少なくとも一部分が第２絶縁体層を通して露出するように、第２絶縁体層を堆積する工程と、を有し、
少なくとも１つのＴＦＴの出力パッドを形成するべく、前記第２絶縁体層と前記第１導体材料層の露出部分とをカバーして、前記第１導体材料層の前記露出部分と電気連通する第３導体材料層を堆積させる工程を有し、
前記発光素子を形成する工程として、前記第３導体材料層上に、各発光素子の正孔輸送材料層を、前記発光素子に関連するＴＦＴの電源端子として機能する前記第１導体材料層の前記露出部分と電気連通状態に堆積する工程と、各発光素子の発光材料層を、前記正孔輸送材料層の少なくとも一部分上方に堆積する工程と、各発光素子の電子輸送材料層を、各発光素子の前記発光材料層の少なくとも一部分上方に堆積する工程と、各発光素子の導体材料層を、前記電子輸送材料層の少なくとも一部分上方に堆積する工程とを有する請求項１２に記載の電子装置を形成する方法。
【請求項１４】
前記発光素子の導体材料層は、前記回路全体上に堆積される請求項１３に記載の電子装置を形成する方法。
【請求項１５】
前記複数の発光素子は、複数の赤色、複数の緑色、及び複数の青色の発光素子から構成される請求項１３に記載の電子装置を形成する方法。
【請求項１６】
前記電子素子は薄膜トランジスタ（ＴＦＴ）であり、そして、
前記工程（ｂ）は、
前記基材上に半導体材料層を堆積する工程と、
各薄膜トランジスタのソースとドレインとを形成するように、前記半導体材料層と前記基材とに対して第１導体材料層を堆積する工程と、
前記薄膜トランジスタの第１ゲート絶縁体層を形成するように、前記半導体材料層と前記ソースと前記ドレインとに対して第１絶縁体層を堆積する工程と、
前記薄膜トランジスタのゲートを形成するように、前記第１ゲート絶縁体層と前記半導体材料層と前記ソースと前記ドレインとに対して第２導体材料層を堆積する工程とを有する請求項１に記載の電子装置を形成する方法。
【請求項１７】
前記工程（ｂ）は、
前記第２導体材料層と前記第１絶縁体層とに対して、第２絶縁体層を、前記第１導体材料層の少なくとも一部分が、前記第２絶縁体層に形成された窓を通して露出されるように堆積する工程と、
前記第２絶縁体層に形成された前記窓を通して、第３導体材料層を堆積して出力パッドを形成する工程とを更に有する請求項１６に記載の電子装置を形成する方法。
【請求項１８】
前記電子素子のアレイを真空下でテストする工程と、
そのようなテストの合格又は失格の関数として、前記基材をそれに応じて明示する工程とを更に有する請求項１に記載の電子装置を形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置を形成する方法に関する。
【背景技術】
【０００２】
アクティブマトリクスバックプレーンは、フラットパネルディスプレーにおいて、可視画像を作り出すために信号をディスプレーの画素にルーティングすることに広く使用されている。現在、フラットパネルディスプレー用のアクティブマトリクスバックプレーンは、一連の処理を行うことによって形成されている。ポリシリコンアクティブマトリクスバックプレーンを製造するための処理工程の具体例は以下の工程を含む。
【０００３】
ポリシリコンバックプレーンの製造
工程 処理
１    底ガラスのクリーニング
２    検査
３    Ｓｉの堆積
４    フォトレジストのコーティング
５    ソフトベーキング（ｓｏｆｔ  ｂａｋｅ）
６    露光
７    現像
８    ハードベーキング（ｈａｒｄ  ｂａｋｅ）
９    エッチング
１０    ストリッピング
１１    アニーリング／脱水素化
１２    レーザ再結晶化
１３    絶縁体（ＳｉＯ２）堆積
１４    ＳｉＮｘ堆積
１５    ゲート金属堆積
１６    フォトレジストのコーティング
１７    ソフトベーキング
１８    露光
１９    現像
２０    ハードベーキング
２１    エッチング
２２    ストリッピング
２３    ゲート金属の陽極処理
２４    イオンドーピング
２５    ドーパント活性化
２６    バスライン金属堆積
２７    フォトレジストのコーティング
２８    露光
２９    ソフトベーキング
３０    露光
３１    現像
３２    ハードベーキング
３３    エッチング
３４    ストリッピング
３５    ＩＴＯ堆積
３６    フォトレジストのコーティング
３７    ソフトベーキング
３８    画素電極の露光
３９    現像
４０    ハードベーキング
４１    エッチング
４２    ストリッピング
４３    フォトレジストのコーティング
４４    ソフトベーキング
４５    接点開放露光（ｅｘｐｏｓｅ  ｃｏｎｔａｃｔ  ｏｐｅｎ）
４６    現像
４７    ハードベーキング
４８    エッチング
４９    ストリッピング
５０    ＳｉＮｘパッシベーション堆積
５１    フォトレジストのコーティング
５２    ソフトベーキング
５３    接点開放露光
５４    現像
５５    ハードベーキング
５６    エッチング
５７    ストリッピング
５８    金属堆積部の相互接続
５９    フォトレジストのコーティング
６０    ソフトベーキング
６１    金属の露光
６２    現像
６３    ハードベーキング
６４    エッチング
６５    ストリッピング
【０００４】
お判りの通り、ポリシリコンアクティブマトリクスバックプレーンの製造は、バックプレーンの適切なパターンを形成するための多数の堆積及びエッチング工程を必要とする。
ポリシリコンアクティブマトリクスバックプレーンを形成するために必要とされる工程の数のために、ポリシリコンバックプレーンを大量生産するのに適した能力の製造設備は非常に高価である。以下は、ポリシリコンアクティブマトリクスバックプレーンを製造するために必要な装置例の一部リストである。
【０００５】
装置
ガラス取り扱い装置
ガラス洗浄装置
プラズマＣＶＤ
スパッタリング装置
レジストコーター
現像装置
露光システム
ドライエッチングシステム
ウェットエッチングシステム
ウエット／ドライストリッピング装置
ウェット洗浄装置
レーザ結晶化装置
イオンインプラント装置
レジストストリッピング装置
粒子検査装置
アレイフィレ（filet）／修復装置
ＥＳＤ防止装置
クリーンオーブン
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記ポリシリコンアクティブマトリクスバックプレーン製造方法の特性により、前記装置は、クラス１又はクラス１０ルームにおいて使用されなければならない。加えて、必要な装置の量と、各装置のサイズとにより、そのクリーンルームは、比較的大きな空間を必要とし、これは比較的高価となり得る。
【０００７】
更に、ポリシリコンは、アモルファスシリコンの再結晶化によって再生される。これにより、粒子サイズとキャリア移動度とが不均一となり、これが、更に、特に大型の回路においては、薄膜トランジスタ閾値電圧の制御不良をもたらす。これらに要因によって、ＬＣＤプロジェクタに使用される小面積のバックプレーンにポリシリコンを使用することはこれまで制限されてきた。
【０００８】
従って、本発明の課題は、被制御素子を制御するために利用可能な電子素子が形成された基材を含む電子装置であって、前記電子装置を前記基材上に形成する方法が、上述したポリシリコンアクティブマトリクスバックプレーン製造法よりも複雑でなく安価である装置を提供することによって、上述した限界及びその他の限界を克服することにある。その他の課題は、以下の詳細説明を読み理解することによって当業者に明らかとなるであろう。
【課題を解決するための手段】
【０００９】
上記課題を解決するための本発明に係る電子装置を形成する方法の特徴構成は、（ａ）基材を、それぞれの中に配置された少なくとも１つの材料堆積物源とシャドーマスクとを有する複数の直列接続された堆積真空容器に通過させる工程と、（ｂ）各堆積真空容器に配置された少なくとも前記１つの材料堆積物源からの材料を、該堆積真空容器に配置された前記シャドーマスクを通して真空下で前記基材上に堆積し、電子素子のアレイから成る回路を前記基材上に形成する工程であって、ここで、前記回路を成す前記電子素子のアレイは、前記基材上での材料の連続堆積によってのみ形成される工程と、を有する点にある。
【００１０】
上記電子装置を形成する方法において、前記基材は、（ｉ）導電性、（ｉ）フレキシブル、及び（ｉｉｉ）透明の少なくとも１つの性質を有するようにできる。
また、前記基材は導電性であり、電気絶縁体によって前記回路は前記基材から分離されるようにできる。
【００１１】
上記電子装置を形成する方法において、前記基材は、その長さ方向に沿って前記複数の堆積真空容器を通過する長手シートであり、前記基材の少なくとも１つの部分が各堆積真空容器を連続的に通過進行し、そして、前記基材の前記１つの部分は、前記堆積真空容器内に位置する前記材料堆積物源から材料の堆積を受けるようにできる。
また、前記基材は、その長さ方向に沿って、前記複数の堆積真空容器を通過進行する複数の互いに離間した部分を形成し、各部分は、各堆積真空容器内に位置する前記材料堆積物源から材料の堆積を受けるようにできる。
【００１２】
上記電子装置を形成する方法において、前記電子素子は薄膜トランジスタ（ＴＦＴ）であり、そして、前記工程（ｂ）は、各ＴＦＴの半導体材料層を堆積する工程と、各ＴＦＴの前記半導体材料層を堆積した後、各ＴＦＴのソースとドレインとを形成するように第１導体材料層を堆積する工程と、各ＴＦＴの前記半導体材料層、前記ソース及び前記ドレインのそれぞれの少なくとも一部分上に第１ゲート絶縁体層を堆積する工程と、各ＴＦＴの前記第１ゲート絶縁体層の少なくとも一部上に、ゲートを形成するように第２導体材料層を堆積する工程と、各ＴＦＴの前記第２導体材料層上方に、前記第１導体材料層の少なくとも一部分が第２絶縁体層を通して露出するように、第２絶縁体層を堆積する工程とを有するようにできる。
また、前記工程（ｂ）は、少なくとも１つのＴＦＴの出力パッドを形成するべく第３導体材料層を堆積する工程を有し、前記第３導体材料層は、前記第２絶縁体層と前記第１導体材料層の露出部分とをカバーして、前記第１導体材料層の露出部分と電気連通するようにできる。
【００１３】
更に、前記第１導体材料は、少なくとも１つのＴＦＴの前記ソースと前記ドレインとの一方とともに列バスを形成するように堆積され、前記第２導体材料は、少なくとも１つのＴＦＴの前記ソースと前記ドレインとの他方とともに行選択バスを形成するように堆積され、そして、前記列バス及び前記行選択バスのそれぞれは個々にアドレス可能であるようにできる。
また更に、前記第１導体材料層は、少なくとも１つのＴＦＴの前記ソースと前記ドレインとの一方とともに列バスを形成するように堆積され、前記第２導体材料層は、少なくとも１つのＴＦＴの前記ソースと前記ドレインとの他方とともに行選択バスを形成するように堆積され、そして、ＴＦＴの各列又は各行のＴＦＴは、前記回路の共通の前記列バス又は前記行選択バスに接続され、そして、前記列バス又は前記行選択バスのそれぞれは個々にアドレス可能であるようにできる。
また更に、前記半導体材料層は、セレン化カドミウム（ＣｄＳｅ）により形成されるようにできる。
また更に、前記第１絶縁体層、前記第２導体材料層及び前記第２絶縁体層は、各ＴＦＴの前記ソースと前記ドレインの一方を形成する前記第１導体材料層の少なくとも一部分を露出状態に残すように堆積されるようにできる。
【００１４】
上記電子装置を形成する方法において、前記電子素子は薄膜トランジスタ（ＴＦＴ）であり、そして、前記工程（ｂ）にて形成される前記回路は、複数の堆積された発光素子を有し、前記ＴＦＴは前記基材と前記発光素子との間に配置されるようにできる。
また、前記工程（ｂ）は、前記ＴＦＴを形成する工程として、各ＴＦＴの半導体材料層を堆積する工程と、各ＴＦＴの前記半導体材料層を堆積した後、各ＴＦＴのソースとドレインとを形成するように第１導体材料層を堆積する工程と、各ＴＦＴの前記半導体材料層、前記ソース及び前記ドレインのそれぞれの少なくとも一部分上に第１ゲート絶縁体層を堆積する工程と、各ＴＦＴの前記第１ゲート絶縁体層の少なくとも一部上に、ゲートを形成するように第２導体材料層を堆積する工程と、各ＴＦＴの前記第１導体材料層、前記第１ゲート絶縁体層及び前記第２導体材料層上方に、前記第１導体材料層の少なくとも一部分が第２絶縁体層を通して露出するように、第２絶縁体層を堆積する工程と、を有し、少なくとも１つのＴＦＴの出力パッドを形成するべく、前記第２絶縁体層と前記第１導体材料層の露出部分とをカバーして、前記第１導体材料層の前記露出部分と電気連通する第３導体材料層を堆積させる工程を有し、前記発光素子を形成する工程として、前記第３導体材料層上に、各発光素子の正孔輸送材料層を、前記発光素子に関連するＴＦＴの電源端子として機能する前記第１導体材料層の前記露出部分と電気連通状態に堆積する工程と、各発光素子の発光材料層を、前記正孔輸送材料層の少なくとも一部分上方に堆積する工程と、各発光素子の電子輸送材料層を、各発光素子の前記発光材料層の少なくとも一部分上方に堆積する工程と、各発光素子の導体材料層を、前記電子輸送材料層の少なくとも一部分上方に堆積する工程とを有するようにできる。
【００１５】
更に、前記発光素子の導体材料層は、前記回路全体上に堆積されるようにできる。
また更に、前記複数の発光素子は、複数の赤色、複数の緑色、及び複数の青色の発光素子から構成されるようにできる。
【００１６】
上記電子装置を形成する方法において、前記電子素子は薄膜トランジスタ（ＴＦＴ）であり、そして、前記工程（ｂ）は、前記基材上に半導体材料層を堆積する工程と、各薄膜トランジスタのソースとドレインとを形成するように、前記半導体材料層と前記基材とに対して第１導体材料層を堆積する工程と、前記薄膜トランジスタの第１ゲート絶縁体層を形成するように、前記半導体材料層と前記ソースと前記ドレインとに対して第１絶縁体層を堆積する工程と、前記薄膜トランジスタのゲートを形成するように、前記第１ゲート絶縁体層と前記半導体材料層と前記ソースと前記ドレインとに対して第２導体材料層を堆積する工程とを有するようにできる。
また、前記工程（ｂ）は、前記第２導体材料層と前記第１絶縁体層とに対して、第２絶縁体層を、前記第１導体材料層の少なくとも一部分が、前記第２絶縁体層に形成された窓を通して露出されるように堆積する工程と、前記第２絶縁体層に形成された前記窓を通して、第３導体材料層を堆積して出力パッドを形成する工程とを更に有するようにできる。
【００１７】
上記電子装置を形成する方法において、前記電子素子のアレイを真空下でテストする工程と、そのようなテストの合格又は失格の関数として、前記基材をそれに応じて明示する工程とを更に有するようにできる。
【発明を実施するための最良の形態】
【００１９】
本発明は、電子装置と別体化又は一体化することが可能な単数又は複数の被制御素子を制御するための基材上に堆積された単数又は複数の電子素子を含む電子装置と、その製造方法である。以下の説明において、記載される電子装置は、アクティブマトリクスバックプレーン上に堆積されてそれによって選択的に制御される有機発光ダイオード（ＯＬＥＤ）のアレイを有するアクティブマトリクスバックプレーンである。但し、これは本発明を限定するものと見なされてはならない。というのは、基材上に形成可能な、または、基材上に形成されない任意のタイプの被制御素子を制御するために、薄膜トランジスタ、ダイオード、コンデンサ又はメモリ素子等のいかなるタイプの電子素子も、基材上に形成することができるからである。以下、本発明を、類似の参照番号が類似の部材に対応している貼付の図面を参照して説明する。
【００２０】
図１を参照すると、本発明による電子装置、例えば、ＯＬＥＤを備えるアクティブマトリクスバックプレーンを製造するための製造システム２の一例は、直列接続された複数の真空容器を有する。これら複数の真空容器は、複数の堆積真空容器４とアニーリング真空容器２０とテスト真空容器２２とを備えている。各堆積真空容器４は、この堆積真空容器４内に同様に配置されたシャドーマスク１２を介して基材１０上に堆積される所望の材料がチャージされる堆積物源８を有する。
【００２１】
各シャドーマスク１２−１〜１２−１２は、シート１６に形成された開口部１４、例えば、スロット、穴等のパターンを有する。図２は、堆積真空容器４−１の堆積物源８−１から見た、シャドーマスク１２−１の図を示している。各シャドーマスク１２−１〜１２−１２のシート１６に形成されている開口部１４のパターンは、基材１０が各堆積真空容器４−１〜４−１２を通過される際に、それぞれ、堆積真空容器４−１〜４−１２の堆積物源８−１〜８−１２から基材１０上に堆積される材料の所望のパターンに対応している。
【００２２】
図１に図示されている製造システム２の実施例において、真空容器４−１〜４−６は、基材１０上に単数又は複数の電子素子を形成するべく、基材１０上に材料を堆積させるために利用される。各電子素子は、薄膜トランジスタ（ＴＦＴ）、ダイオード、メモリ素子又はコンデンサとすることができる。下記の説明の目的のために、前記単数又は複数の電子素子はＴＦＴのマトリクスとして説明される。ただし、これは本発明を限定するものと見なされてはならない。真空容器４−７〜４−１１は、堆積真空容器４−１〜４−６内で堆積された前記ＴＦＴマトリクスによって制御可能な単数又は複数の被制御素子、例えば、ＯＬＥＤを基材１０上に堆積させるために利用される。堆積真空容器４−１２は、前記ＴＦＴマトリクスと、その上に堆積された前記被制御素子とを、湿気や、ゴミ、泥等の望ましくない異物から保護するための保護シールを基材１０上に堆積させるために使用される。前記堆積真空容器４−１〜４−６内で堆積される前記単数又は複数の電子素子が真空容器４−７〜４−１１内で基材１０上に堆積されない被制御素子を制御するために利用される場合は、これらの真空容器４−７〜４−１１は省略することができ、堆積真空容器４−１２を、基材１０がテスト真空容器２２から搬送される時にこの基材を受け入れるように配置することができる。或いは、真空容器２２及び４−７〜４−１２を省略して、基材１０がアニーリング真空容器２０から搬送される時にこの基材を受け入れるように収納容器３９を配置することができる。例示の目的のために、堆積真空容器４−７〜４−１１を、基材１０上にＯＬＥＤを形成するのに必要な材料を堆積するものとして記載する。但し、これは本発明を限定するものと見なされてはならない。更に、真空容器４，２０及び２２の数、目的、配置は、特定の用途に必要とされる単数又は複数種類の材料を堆積させるために当業者によって必要に応じて変えることが可能であるので、真空容器４，２０及び２２の数、目的、配置は、本発明を限定するものと見なされてはならない。
【００２３】
アニーリング真空容器２０は、基材１０が堆積真空容器４−６から搬送される時に、この基材を受け入れるように配置されている。アニーリング真空容器２０は、堆積真空容器４−１〜４−６内において基材１０上に堆積された前記材料を適当なアニーリング温度にまで加熱するために利用できる加熱部材２４を有する。アニーリング後、基材１０はテスト真空容器２２内へと搬送され、この容器２０は、基材１０上に堆積された前記ＴＦＴマトリクスをテスト装置２８によるテストのために、必要に応じてこのマトリクスと接触又は非接触状態へと移動させることが可能な複数のプローブ（図示せず）を備えるプローブアセンブリ２６を有している。
【００２４】
テスト真空容器２２内での基材１０上の前記ＴＦＴマトリクスのテストが完了すると、基材１０は、堆積真空容器４−７〜４−１７を通して搬送され、ここで、前記ＯＬＥＤを形成するための材料が前記ＴＦＴマトリクス上に堆積され、前記シールコートがこれらＴＦＴとＯＬＥＤとの上に堆積される。
【００２５】
各真空容器４，２０および２２は、その内部に適当な真空状態を形成するために真空源（図示せず）に接続されている。より具体的には、前記真空源は、堆積物源８−１〜８−１２に配置された所望の材料を、シャドーマスク１２−１〜１２−１２のシート１６に形成された前記開口部１４を通して、スパッタリング、気相堆積等の公知の方法で、基材１０上に堆積させることを可能にするための適当な真空を堆積真空容器４−１〜４−１２内に形成する。
【００２６】
製造システム２の一例の下記の記載において、基材１０は、基材１０を堆積真空容器４−１に送り込むディスペンサリール３４上に最初配置される連続フレキシブルシートとして記載される。ディスペンサリール３４は、その内部に適当な真空を形成するために真空源（図示せず）に接続されているプリロード真空容器３５内に配置されている。但し、製造システム２を、複数の基材１０をそれぞれ連続的に処理するように構成することも可能である。各堆積真空容器４は、基材１０が堆積真空容器４−１〜４−１２を通過搬送される時にこの基材１０のたるみを防止する支持体又はガイド３６を備えている。
【００２７】
製造システム２の作動において、各堆積物源８−１〜８−１２に配置される材料は、基材１０が堆積真空容器４−１〜４−１２を通過搬送される時に、適当な真空状態の存在下でこの基材１０上に堆積され、これによって、複数の漸進的パターンが基材１０上に形成される。より具体的には、基材１０は、各真空容器４，２０及び２２内において所定の間隔、位置決めされる複数の部分を有する。この所定間隔中、対応する堆積真空容器４内に位置する基材１０の部分上に単数又は複数の堆積物源８から材料が堆積され、アニーリング真空容器２０内に位置する基材１０の部分上に堆積された材料は、アニーリングされ、テスト真空容器２２内に位置する基材１０の部分上に堆積されたＴＦＴマトリクスはテストされるのである。この所定の間隔後、基材１０はステップ前進され、これにより基材１０の複数の部分は、必要に応じて追加の処理のために次の真空容器４，２０又は２２へと連続に進行される。このステップ前進は、基材１０の各部分が全ての真空容器４，２０及び２２を通過し終わるまで続けられる。その後、堆積真空容器４−１２から出た基材１０の各部分は、カッター３６によって基材１０の残りの部分から分離され、この基材１０の切断された部分は、収納真空容器３９内に配置された適当な収納手段３８上にフラットに収納される。或いは、堆積真空容器４−１２から出た基材１０の各部分は、収納真空容器３９内に配設された巻取りリール（図示せず）上に受け取られる。収納真空容器３９は、その内部に適当な真空状態を形成するために真空源（図示せず）に接続されている。
【００２８】
基材１０を連続フレキシブルシートとして記載したが、これは本発明を限定するものと見なされてはならない。なぜなら、基材１０は、リジッドおよび／又は所望のサイズ又は形状のもの、例えば、単数又は複数の真空容器４，２０及び２２内に同時に位置することが可能な単数又は複数の個々のシートとすることも可能であるからである。例えば、基材１０は、リジッドで、単数又は複数の真空容器４，２０及び２２内に位置決め可能な長手矩形形状にすることができる。
【００２９】
次に、アクティブマトリクスＯＬＥＤディスプレーを形成するために使用される一連の工程について、図３−図９と、引き続き図１とを参照して説明する。
【００３０】
図３に図示されているように、基材１０は、その表面上に絶縁体５２を備える導電層５０を有する。基材１０の一部分が、導電層５０を堆積物源８−１に向けた状態で堆積真空容器４−１に送り込まれる。この堆積手順例において、堆積源８−１には、半導体材料５４がチャージされる。この半導体材料５４は、シャドーマスク１２−１を通して、導電層５０の反対側の電気絶縁体層５２の表面上に、堆積物源８−１によって堆積される。図４は、図７に最もよく図示されているように、トランジスタ対７０及び７４を形成するべく前記電気絶縁体５２の表面上に半導体材料５４の堆積を受けた基材１０の部分を分離して図示している。
【００３１】
各シャドーマスク１２を、対応の堆積真空容器４内に配置された基材１０の部分に対してアライメントすることが必須である。この目的のために、各堆積真空容器４内に位置する基材１０の部分に、各堆積真空容器４内に配置されたアライメント手段（図示せず）が、堆積真空容器４に受け入れられた基材１０の部分に対して対応のシャドーマスク１２を位置決めするために利用可能な、単数又は複数の起点マーク又はポイント（図示せず）を備えることができる。各アライメント手段は、対応の堆積真空容器４内に受け入れられた基材１０の部分上の起点マークに対して対応のシャドーマスクを位置決めするための光学又は機械手段を備えることができる。各アライメント手段は、更に、対応のシャドーマスクに接続されて、基材１０の部分上の前記単数又は複数の起点マークに対するこのシャドーマスク１２のｘ及びｙ位置決めを行うための駆動手段も備えることができる。この駆動手段は、更に、前記シャドーマスク１２を、その上への材料の堆積のために基材１０の一部分と接触する状態に移動させるための手段も備えることができる。各堆積真空容器４内での基材１０上への材料の堆積が完了すると、前記駆動手段は、対応のシャドーマスク１２をそれに受け入れられた基材１０の部分から分離させることができる。この分離によって、基材１０が次の真空容器４， ２０又は２２へと搬送される時に、シャドーマスク１２が基材１０上に堆積された材料に接触することを回避する。
【００３２】
堆積真空容器４−１内での電気絶縁体層５２上での半導体材料５４の堆積後、堆積真空容器４−１内の基材１０の部分は、堆積真空容器４−２内へと進行される。この堆積真空容器４−２内の堆積物源８−２には、シャドーマスク１２−２を通して堆積真空容器４−２内の基材１０の部分上に堆積されて図５に図示されている導体材料５６のパターンを形成する半導体適合導体材料５６がチャージされる。
【００３３】
基材１０が長手形状の場合は、基材１０の複数の部分を二つ以上の堆積真空容器４，２０又は２２内に位置させることができ、基材１０の一部分を堆積真空容器４−１から堆積真空容器４−２内へと進行させることによって、基材１０の別の部分を堆積真空容器４−１内へと進行させる。このようにすることで、異なる堆積真空容器４内の材料を、同時又はほぼ同時に、基材１０の異なる部分上に堆積させることができる。同様に、基材１０の種々の部分上に堆積された電子素子のアニーリングとテストを、単数又は複数種の材料が基材１０の別の部分上に堆積させる時と同時、又はほぼ同時に行うことができる。このように、図１に図示されている製造システム２の一例は、基材１０の複数の部分を同時に処理可能で、これによって、基材１０のそれぞれの部分を処理して完全な電子装置を作り出す速度を最大化するという利点を有する。
【００３４】
図３及び図５に図示されているように、導体材料５６の一部が、半導体材料部分５４−１〜５４−２の両側又は両端部に重ね合わされて堆積されて、それぞれ、トランジスタ７４及び７０のソース構造５８−１及び５８−２とドレイン構造６０−１〜６０−２とを形成する。
【００３５】
基材１０の導電層５０は、用途に応じて、電源用バス又はアースバスとして利用することができる。この目的のために、図３に図示されているように、各ソース５８を形成している導体材料５６を、電気絶縁体層５２に形成された貫通穴又は通路（ｖｉａ）６３を介して基材１０の導電層５０と電気連通状態にすることができる。各ソース５８を導電層５０に接続するために利用される前記通路６３は、基材１０を任意の真空容器４，２０又は２２内に導入する前に、電気絶縁体層５２に形成することができる。
【００３６】
以上の説明において、各ソース５８は、電気絶縁体層５２に形成された通路６３を介して導電層５０に接続されるものとして記載した。但し、各ソース５８を、二つ以上の通路６３を介して、導電層５０に接続することができる。或いは、用途によっては、各ドレイン６０を、電気絶縁体層５２に形成された二つ以上の通路６３を介して導電層５０に接続し、これに対して、各ソース５８を、電気絶縁体層５２によって導電層５０から電気絶縁状態に維持することも可能である。各ソース５８又は各ドレイン６０を、電気絶縁体層５２の単数又は複数の通路６３を介して導電層５０に接続するか否かの決定は、とりわけ、基材１０上に形成される電子素子の意図される用途、および／又は、導電層５０の電源用バス又はアースバスとしての意図される用途に応じて、当業者によって容易に行うことが可能な決定である。
【００３７】
導体材料５６の堆積が完了すると、堆積真空容器４−２内の基材１０の部分を、堆積真空容器４−３へと進行させる。堆積物源８−３には、シャドーマスク１２−３を通して堆積真空容器４−３内の基材１０の部分上に堆積されて図６に図示されているパターンを形成する絶縁材料６２がチャージされる。
【００３８】
図３及び図６に図示されているように、絶縁材６２は、半導体材料５４上での導体材料５６の堆積によって形成された各ソース５８又は各ドレイン６０の全部分又は一部分上をカバーすることができる。更に、絶縁材料６２は、各ソース５８−２のための電源用バス６２を構成することになる導体材料５６の部分をカバーすることもできる。
【００３９】
次に、堆積真空容器４−３内に位置する基材１０の部分は、堆積真空容器４−４へと進行される。堆積物源８−４は、シャドーマスク１２−４を通して堆積真空容器４−４内の基材１０の部分上に堆積されて図７に図示されているパターンを形成する導体材料６６がチャージされる。各ソース５８−２の右側延出部分と導体材料６６−４の部分にアライメントされている導体材料５６とに重なる導体材料５６によって、各ソース５８−２と、ソース５８−２と同じ列の類似のソース（図示せず）とのための電源用バスが完成する。各ソース５８−２の左側の導体材料部分６６−２は、ソース５８−１とソース５８−２と同じ列の類似のソース（図示せず）とに対する列バス６８を形成する。前記導体材料部分６６−２は、ドレイン６０−１に接続され、ソース５８−２とドレイン６０−２とを部分的にカバーしている絶縁材料６２の一部分をカバーし、かつ、半導体材料５４−２に対して平行に離間している。導体材料部分６６−２は、ゲート構造６９を形成し、これは、ソース５８−２、ドレイン６０−２、絶縁材料部分６２−２及び半導体材料５４−２と共にトランジスタ７０を形成する。
【００４０】
水平向きの絶縁材料部分６０−１に重なる各トランジスタ７０上に堆積される導体材料部分６６−１は、行選択バス７２を形成する。より具体的には、各トランジスタ７０の上方の導体材料部分６６−１は、ソース５８−１と、ドレイン６０−１と、半導体材料５４−１と絶縁材料６２−１との間に、トランジスタ７４のドレイン６０−１に接続されたゲート構造６９を有するトランジスタ７０の導電状態を制御するトランジスタ７４を形成する。例えば、トランジスタ７４−１は、トランジスタ７０−１の導電状態を制御し、トランジスタ７４−２はトランジスタ７０−２の導電状態を制御する。
【００４１】
図７において、各図示されているトランジスタ７０の下方の行選択バス７２は、図７中に図示されているものの下方のトランジスタ７４の行を選択するのに利用される。この目的のために、図７は、二対のトランジスタ７４及び７０を形成するのに利用される材料の部分のみを有する基材１０の分離部分しか図示していないことが明記される。図示の簡略化のために、アクティブマトリクスの他の対のトランジスタ７４及び７０を形成するために利用される材料は図４−図９から省略されている。
【００４２】
続けて図７を参照すると、トランジスタ７０−１及び７０−２の上方の行選択バス７２が選択されると、トランジスタ７０−１及び７０−２は、各トランジスタ７４−１及び７４−２にそれぞれ関連付けられている列バス６８に与えられる電圧に応答する。このように、図示のトランジスタ７０の上方の行選択バス７２に対して適当な電圧が付与されると、対応の列バス６８を介してトランジスタ７４−１及び７４−２のソース５８−１に付与される電圧によって、トランジスタ７０−１及び７０−２にそれぞれ流れる電流の量が制御される。従って、対応の行バスに適当な電圧が付与される時に、各列バス６８に対して付与される電圧を制御するだけで、各トランジスタ７０に流れる電流の量を選択的に制御することができる。
【００４３】
尚、導体材料部分６６、ソース５８、ドレイン６０及び絶縁材料部分６２のそれぞれによって１つのコンデンサが形成されることが明記される。より具体的には、導体材料部分６６は、絶縁材料部分６２が、そのそれぞれ又は協働でそのコンデンサの第２プレートを形成するソース５８とドレイン６０とに対して離間関係を保持するコンデンサの第１プレートを形成する。その洩れ電流が十分に小さい場合は、各コンデンサは、二値メモリ素子として利用可能である。
【００４４】
図８と、引き続き図１及び図３−図７を参照すると、導体材料６６の堆積の完了後、堆積真空容器４−４内の基材１０の部分は、堆積真空容器４−５内に進行される。堆積物源８−５には、基材１０上に既に堆積された材料の実質的に全部の上に、図８に図示されているパターンで堆積される絶縁材料７６がチャージされる。しかし、このパターンにおいては、トランジスタ７０−１と７０−２とのそれぞれのドレイン６０−２の部分７８−１及び７８−２は、絶縁材料７６によってカバーされない。更に、各電源用バス６４の入力端部と各列バス６８の入力端部は、絶縁材料７６によってカバーされない。又、各行バス７２の入力端部（図示せず）も絶縁材料７６によってカバーされない。図４−図９に図示の実施例において、各電源用バス６４の入力端部と各列バス６８の入力端部とは、図面の上部にあり、各行選択バス７２の入力端部（図示せず）は、図の右側にある。
【００４５】
絶縁材料７６の堆積が完了すると、堆積真空容器４−５内の基材１０の部分は、堆積真空容器４−６内へと進行される。堆積物源８−６には、図９に図示のパターンでシャドーマスク１２−６を通して基材１０上に堆積される導体材料８０がチャージされる。図３に図示されているように、絶縁材料７６が堆積真空容器４−５内で堆積されない各部分７８は、それを通して導体材料８０が対応のトランジスタ７０のドレイン６０−２と接触する通路を形成する。各トランジスタ７０の上方に堆積される導体材料８０は、出力パッド８４を形成し、その電圧は、対応対のトランジスタ７０及び７４、例えばトランジスタ７０−１と７４−１、によって制御可能である。
【００４６】
導体材料８０が堆積された後、前記基材１０の部分は、堆積真空容器４−６からアニーリング真空容器２０へと進行され、ここで、単数又は複数の加熱部材２４を制御して、堆積真空容器４−１〜４−６内で基材１０の一部分上に堆積された材料に対して適当なアニーリング熱を提供する。
【００４７】
上述した堆積工程と材料、及び、それらによって作り出される回路は、例示目的のためのものであって、本発明を限定するものと解釈されてはならない。なぜなら、前記堆積手順、堆積材料および／又はそれらによって作り出される回路は、当業者によって行われることが可能な設計事項であるからである。例えば、各トランジスタのソースとドレイン構造は逆転することができ、前記回路を形成するＴＦＴの構造と相互接続部は、特定の用途に適合するべく改変することができ、各ＴＦＴは、個々にアドレスしたり、或いはＴＦＴのグループを所望のパターンでアドレス可能としたり等が可能である。
【００４８】
各列バス６８と行選択バス５２とは、その上に各トランジスタ７０と各トランジスタ７４が形成される時と同時に、基材１０上に形成することが可能な適当な行及び列制御論理回路（図示せず）に接続することができる。具体的には、各シャドーマスク１２は、各トランジスタ７０及び各トランジスタ７４が形成される時と同時に基材１０上に適当な行及び列制御論理回路を形成することを可能にする、適当なパターンの開口部１４をシート１６中に備えることができる。
【００４９】
複数の薄膜トランジスタ７０及び７４が形成された基材１０の意図される用途に応じて、前記アニーリング工程を、前記基材１０の部分が受ける最後の工程とすることができる。その場合、アニーリング真空容器２０の出力部は、後続の処理又は使用のために、基材１０のその部分を収納する収納手段３８に接続される。但し、基材１０の部分が追加の処理工程、例えば、出力パッド８４上にＯＬＥＤを形成するための処理工程、を受ける場合には、前記基材１０の部分は、そのテストのためにテスト真空容器２２内へと進行させることができる。
【００５０】
テスト真空容器２２内において、プローブアセンブリ２６のプローブが、必要に応じて、種々のバス６４，６８及び７２及び出力パッド８４との接触又は非接触状態へと移動される。その後、プローブアセンブリ２６を介したテスト装置２８の制御下で、各出力パッド８４に関連するトランジスタ対７０及び７４をテストすることができる。
【００５１】
もしもそのようなテスト結果が失格の場合には、そのテストに失格した基材１０の部分が明らかにされるか、又は、そのように明示され、好ましくは、それ以上の処理を受けない。但し、そのテスト結果が合格の場合には、この基材１０の部分は、図１に図示されているように更に処理を受けることができる。
【００５２】
各出力パッドがＯＬＥＤを形成するための堆積を受ける場合、前記基材１０部分は、テスト真空容器２２から更に堆積真空容器４−７内へと進行される。堆積物源８−７は、図３に図示されている各出力パッド８４上に正孔輸送材料層９０を形成するべくシャドーマスク１２−７を通して堆積される、ＮＰＢ（Ｃ４４Ｈ３２Ｎ２）等の正孔輸送材料がチャージされる。
【００５３】
正孔輸送層９０の堆積後、前記基材１０部分は、堆積真空容器４−８内に進行される。堆積物源８−８には、一方の堆積物源によって堆積されるエミッタ材料と、他方の堆積物源によって堆積されるドーパント材料とから成るからエミッタ層９２を堆積するための二つの別々に制御可能な堆積物源を含む。堆積物源８−８が、赤色発光ダイオードを形成するために利用される場合、前記エミッタ材料は、９８〜９９．５重量％のＤＣＭ（Ｃ２３Ｈ２１Ｎ３Ｏ）、及び、２〜０.５重量％のＤＭＱＡ（Ｃ２２Ｈ１６Ｎ２Ｏ３）から構成することができる。堆積中、堆積物源８−８を制御して、前記エミッタ材料と前記ドーパントとを上述した百分率で堆積して、各第３出力パッド８４の正孔輸送層９０上にエミッタ層９２を形成する。
【００５４】
エミッタ層９２が十分な程度に堆積された後、堆積物源８−８を制御して、エミッタ材料の堆積を継続させながら、ドーパント材料の堆積を終了させる。このドーパント無しのエミッタ材料の継続堆積によって、図３に図示されているように堆積されたエミッタ層９２の真上に電子輸送層９４が形成される。
【００５５】
堆積真空容器４−８内での材料の堆積が完了すると、前記基材部分は、複数の堆積真空容器４−９及び４−１０を通して順次ステップ搬送され、そこで、堆積物源８−９及び８−１０が、それぞれ、上述したような方法で、緑色と青色のエミッタ材料９２と、電子輸送層９４とを堆積し、前記基材１０部分上に複数の三色組（color triads）を形成する。各三色組は、別々に制御可能な、赤色、緑色及び青色ＯＬＥＤを含む。
【００５６】
緑色ＯＬＥＤを形成するために、堆積物源８−９は、Ａｌｑ３（Ｃ２７Ｈ１８ＡｌＮ３Ｏ３）等のエミッタ材料と、クマリン１５３（Ｃ１６Ｈ１４Ｆ３Ｏ２）等のドーパントとを同時堆積して、緑色発光ダイオードのエミッタ層９２を形成するとともに、前記エミッタ材料のみを堆積して緑色発光ダイオードの電子輸送層９４を形成する。青色ＯＬＥＤを形成するために、堆積物源８−１０は、ＰＰＤ（Ｃ５２Ｈ３６Ｎ２）等のエミッタ材料と、ペリレン（Ｃ２０Ｈ１２）等のドーパントとを同時堆積して、青色発光ダイオードのエミッタ層９６を形成するとともに、前記エミッタ材料のみを堆積して前記青色発光ダイオードの電子輸送層９４を形成する。
【００５７】
各層９０，９２及び９４が出力パッド８４上に堆積されて上述した三色組を形成した後、前記基材１０の部分は、堆積真空容器４−１１内へと進行される。堆積物源８−１１には、シャドーマスク１２−１１を通して、各ＯＬＥＤの電子輸送材料９４の層上に堆積される導体材料９６がチャージされる。より好ましくは、導体材料９６が各出力パッド８４を形成している導体材料８０のいずれにも接触しない場合、導体材料９６は、基材１０の部分上に形成された全てのＯＬＥＤ上の隣接層として堆積される。このようにすることによって、基材１０の部分上に形成されたＯＬＥＤの全てのための陰極９８を形成するために、少数のポイントにおいてのみ、導体材料のこの隣接層に接触すればよいことになる。この構成において、導体材料９６の層は、基材１０の部分上に形成された全てのＯＬＥＤのための共通の陰極構造として作用し、各ＯＬＥＤに関連する出力パッド８４は、それに関連するＯＬＥＤ構造のための陽極として作用する。もしも導体材料９６が、各出力パッド８４に関連するＯＬＥＤ構造上にのみ堆積されるならば、導体材料９６の各堆積を適当な陰極バイアス源に接続することが必要となる。
【００５８】
導体材料９６の堆積後、基材１０部分は、堆積真空容器４−１１から堆積真空容器４−１２へと進行される。堆積物源８−１２には、基材１０の部分上に堆積された材料の実質的に全部の露出表面の上にシャドーマスク１２−１２を通して堆積されるシール材料９８がチャージされる。バス６４，６８，７２と導体材料９６の単数又は複数の堆積部との電気接触を可能にするために、バス６４，６８，７２の入力端部にはシール材料９８は堆積されず、導体材料９６の単数又は複数の堆積部の全部又は一部上にもシール材９８は堆積されない。シール材料９８は、湿気と粒子物の、意図的に露出状態に残されている堆積材料の部分以外で堆積材料のいずれとの接触も回避するように構成されている。
【００５９】
或いは、堆積真空容器４−１２は、堆積真空容器４−１１と収納真空容器３９との間に配設される複数の直列接続された堆積真空容器を代表するものと考えることができる。これらの直列接続された堆積真空容器のそれぞれは、基材１０の単数又は複数の部分上に、それが通過進行される時に、シャドーマスク１２を通して、その上に保護シールを形成するべく、堆積される適当な材料がチャージされる堆積物源８を備えることができる。図１に図示の製造システム２の実施例に使用されるように構成可能なシステムは、カリフォルニア、サンホセのＶｉｔｅｃ  Ｓｙｓｔｅｍｓ社によって設計されたＧｕａｒｄｉａｎＴＭである。このシステムは、基材１０の部分上に堆積された材料の露出表面の実質的に全部の上に液体モノマーを堆積して顕微鏡的にフラットな表面を形成するための直列接続された堆積真空容器を備えている。次に、前記液体モノマーは、固化（重合）されて固体ポリマー膜になる。その後、透明セラミックの第１層が堆積されて第１バリアを形成し、このバリアを保護するために第２ポリマー層が塗布されて第２フラット表面を形成する。このバリア／ポリマーの組み合わせは、所望レベルの不透過性が達成されるまで繰り返される。
【００６０】
上記説明において、基材１０は連続シートであることを前提とした。シール材料９８が堆積された後、堆積真空容器４−１２内の基材１０の部分は、そこから進行され、カッター３６によってこの基材１０の部分が基材１０の残り部分から切断される。その後、この基材１０の切断部分は、後の処理又は使用のために、収納真空容器３９の収納手段３８に収納される。或いは、カッター３６を、基材１０が堆積真空容器４−１２から進行される時に、この基材１０を受け取る巻き取りリール（図示せず）と置き換えることができる。
【００６１】
上述したシャドーマスク１２を通した材料の堆積は、本発明を例示する目的のものであり、いかなる点においても本発明を限定するものと解釈されてはならない。当業者にとって明らかなように、記載したパターンを形成するために１つの堆積真空容器４内において１つ以上のシャドーマスク１２が必要とされるように構成することも可能である。例えば、図８に図示したように絶縁材料７６を堆積するために、二つ以上のシャドーマスク１２を、同時又は一度に１つ使用して、図示の絶縁材料７６のパターンを堆積することができる。この目的のために、堆積真空容器４−５に、図示の絶縁材料７６のパターンを堆積するために必要な種々のシャドーマスクを交換するための手段（図示せず）を備えさせてもよい。或いは、堆積真空容器４−５は、堆積真空容器４−４と４−６との間に配設される複数の直列接続された堆積真空容器を代表するものと考えることができる。これらの直列接続された堆積真空容器のそれぞれは、基材１０の選択された部分上に、それが通過進行される時に、シャドーマスク１２を通して堆積される絶縁材料７６がチャージされる堆積物源８を備えることができる。集合的に、これらの直列接続された堆積真空容器による絶縁材料７６の堆積によって、図８に図示される絶縁材料７６のパターンが形成されことになる。同様に、導体材料部分６６−１〜６６−４を形成するための導体材料６６の堆積が、複数のシャドーマスク１２を必要とするように構成し、各シャドーマスクが、そこに、堆積真空容器４−４内に相互交換可能に位置決め可能な開口部１４の異なるパターンを備えるように構成することもできる。或いは、堆積真空容器４−４は、堆積真空容器４−３と４−５との間に配設される複数の直列接続された堆積真空容器を代表するものと考えることができる。これらの直列接続された堆積真空容器のそれぞれは、基材１０の選択された部分上に、それが通過進行される時に、シャドーマスクの１つを通して堆積される導体材料６６がチャージされる堆積物源８を備えることができる。集合的に、これらの直列接続された堆積真空容器による導体材料６６の堆積によって、図７に図示される導体材料７６のパターンが形成されことになる。同様のコメントが、その開口部１４の量が、シャドーマスク１２を形成するシート１６の構造的剛性に悪影響を与えるその他すべてのシャドーマスク１２にも当てはまる。
【００６２】
以上から理解できるように、本発明は、単数又は複数の電子素子の基材上での形成を、基材上の材料の連続堆積によって可能にする。重要なことは、各電子素子が、減算的処理、即ち、材料の除去の必要無く形成されることである。これは、これらの電子素子の形成を、堆積の連続的シーケンスによって行うことが出来る点において従来技術に対する重要な改良を表すものであり、これによって、そのような電子素子が形成された基材を製造するスループット率が大幅に改善される。更に、本発明は、完全なシステム、例えば、ディスプレー用の三色組のアレイ、を形成するために、前記電子素子上に、ＯＬＥＤ等のある種の被制御素子を堆積することを可能にする。
【００６３】
以上のようにして基材１０上に形成された電子素子は、ディスプレーの画素形成用のＯＬＥＤ以外の多数の用途に利用可能である。例えば、基材上に堆積された前記電子素子は、音響又はＸ線撮像用の大面積アレイ、光学的画像処理用のアレイ、プラズマディスプレーや大面積適合学習ネットワーク用の高電圧アレイ、用に使用することができる。更に、基材１０は、導電層５０上に重なる電気絶縁体層５２を備えるものに限定されない。この目的のために、基材１０は、紙やプラスチック、又はその上に適当な材料を堆積することが可能な、その他の材料から形成することができる。
【００６４】
本発明を一好適実施例を参照して説明した。上述の詳細説明を読み理解することによって他者は、自明な改造及び変更に想到するであろう。例えば、特定の用途に適合するために、必要に応じて、記載した順序を変更することができる。この目的の為に、先ず、被制御素子を、堆積し、その後、電子素子を堆積することができる。従って、本発明は、いかなる点においても上記説明によって限定されるものではなく、むしろ、本発明は、それらが貼付の請求項の範囲又はその均等物の範囲内である限りにおいて、そのような改造及び変更の全てを含むものと解釈されることが意図される。
【図面の簡単な説明】
【００６５】
【図１】本発明による基材上の電子素子と非制御素子との製造のためのインライン製造システムの例の略図
【図２】図１に図示の製造システムに使用されるシャドーマスクの絶縁部の図
【図３】図１に図示の製造システムによって堆積された電子素子と被制御素子とを備える図１に図示の基材の一部分の断面図
【図４】図１に図示の製造システムによって電子素子を形成するための図１の基材の一部分上での材料の連続堆積の図
【図５】図１に図示の製造システムによって電子素子を形成するための図１の基材の一部分上での材料の連続堆積の図
【図６】図１に図示の製造システムによって電子素子を形成するための図１の基材の一部分上での材料の連続堆積の図
【図７】図１に図示の製造システムによって電子素子を形成するための図１の基材の一部分上での材料の連続堆積の図
【図８】図１に図示の製造システムによって電子素子を形成するための図１の基材の一部分上での材料の連続堆積の図
【図９】図１に図示の製造システムによって電子素子を形成するための図１の基材の一部分上での材料の連続堆積の図
【図１】
0004246153.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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