(57)【特許請求の範囲】
【請求項１】
大きな消費電流で大きな駆動電力を内部回路に供給する第１降圧レギュレータと、小さな消費電流で小さな駆動電力を前記内部回路に供給する第２降圧レギュレータと、前記内部回路に外部電源電圧を供給するオーバドライブ駆動回路と、を備える半導体装置の内部電源電圧生成回路の制御方法であって、
スタンバイ又はパワーダウンモード状態時に、前記第１及び第２降圧レギュレータのうち前記第２降圧レギュレータのみを活性化するとともに、前記オーバドライブ駆動回路を活性化し、
アクティブモードのアクティブ状態時に、前記第１及び第２降圧レギュレータのうち少なくとも前記第１降圧レギュレータを活性化するとともに、前記オーバドライブ駆動回路を所定の期間において活性化し、
前記アクティブモードのアクティブポーズ状態時に、前記第１及び第２降圧レギュレータのうち前記第２降圧レギュレータのみを活性化するとともに、前記オーバドライブ駆動回路を非活性化し、
前記アクティブモード中において前記アクティブポーズが解除された時に、前記第１及び第２降圧レギュレータのうち少なくとも前記第１降圧レギュレータを活性化するとともに、前記オーバドライブ駆動回路を非活性のまま維持する、
ことを特徴とした半導体装置の内部電源電圧生成回路の制御方法。
【請求項２】
大きな消費電流で大きな駆動電力をセンスアンプを含むセンスアンプ系内部回路に供給する第１降圧レギュレータと、小さな消費電流で小さな駆動電力を前記センスアンプ系内部回路に供給する第２降圧レギュレータと、前記センスアンプ系内部回路に外部電源電圧を供給するオーバドライブ駆動回路と、を備える半導体記憶装置の内部電源電圧生成回路の制御方法であって、
スタンバイ又はパワーダウンモード状態時に、前記第１及び第２降圧レギュレータのうち前記第２降圧レギュレータのみを活性化するとともに、前記オーバドライブ駆動回路を活性化し、
アクティブモードのアクティブ状態時に、前記第１及び第２降圧レギュレータのうち少なくとも前記第１降圧レギュレータを活性化するとともに、前記オーバドライブ駆動回路を所定の期間において活性化し、
前記アクティブモードのアクティブポーズ状態時に、前記第１及び第２降圧レギュレータのうち前記第２降圧レギュレータのみを活性化するとともに、前記オーバドライブ駆動回路を非活性化し、
前記アクティブモード中において前記アクティブポーズが解除された時に、前記第１及び第２降圧レギュレータのうち少なくとも前記第１降圧レギュレータを活性化するとともに、前記オーバドライブ駆動回路を非活性のまま維持する、
ことを特徴とした半導体記憶装置の内部電源電圧生成回路の制御方法。
【請求項３】
請求項２に記載の半導体記憶装置の内部電源電圧生成回路の制御方法において、
前記第２降圧レギュレータは、前記スタンバイ又はパワーダウンモード時に最小限必要な前記センスアンプの駆動電力を供給するレギュレータであることを特徴とする半導体記憶装置の内部電源電圧生成回路の制御方法。
【請求項４】
請求項２に記載の半導体記憶装置の内部電源電圧生成回路の制御方法において、
前記内部電源電圧生成回路を、昇圧電圧検出回路、基板電圧検出回路、ビット線プリチャージ電圧発生回路、基板電圧発生回路のうちの少なくともいずれか１つの内部電源電圧生成回路としたことを特徴とする半導体記憶装置の内部電源電圧生成回路の制御方法。
【請求項５】
センスアンプを含むセンスアンプ系内部回路に駆動電力を供給する半導体記憶装置の内部電源電圧生成回路であって、
大きな消費電流で大きな駆動電力を前記センスアンプ系内部回路に供給する第１降圧レギュレータと、
小さな消費電流で小さな駆動電力を前記センスアンプ系内部回路に供給する第２降圧レギュレータと、
前記センスアンプ系内部回路に外部電源電圧を供給するオーバドライブ駆動回路と、
を備え、
スタンバイ又はパワーダウンモード状態時に、前記第１及び第２降圧レギュレータのうち前記第２降圧レギュレータのみを活性化するとともに、前記オーバドライブ駆動回路を活性化し、
アクティブモードのアクティブ状態時に、前記第１及び第２降圧レギュレータのうち少なくとも前記第１降圧レギュレータを活性化するとともに、前記オーバドライブ駆動回路を所定の期間において活性化し、
前記アクティブモードのアクティブポーズ状態時に、前記第１及び第２降圧レギュレータのうち前記第２降圧レギュレータのみを活性化するとともに、前記オーバドライブ駆動回路を非活性化し、
前記アクティブモード中において前記アクティブポーズが解除された時に、前記第１及び第２降圧レギュレータのうち少なくとも前記第１降圧レギュレータを活性化するとともに、前記オーバドライブ駆動回路を非活性のまま維持する、
ことを特徴とする半導体記憶装置の内部電源電圧生成回路。
【請求項６】
請求項５に記載の半導体記憶装置の内部電源電圧生成回路において、
前記第２降圧レギュレータは、前記スタンバイ又はパワーダウンモード時に最小限必要な前記センスアンプの駆動電力を供給するレギュレータであることを特徴とする半導体記憶装置の内部電源電圧生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部電源電圧を降圧した内部電源電圧を生成して内部回路に供給する半導体装置の内部電源電圧生成回路の制御方法、半導体記憶装置の内部電源電圧生成回路の制御方法及び半導体記憶装置の内部電源電圧生成回路に関するものである。
【０００２】
【従来の技術】
近年の半導体記憶装置においてはスタンバイ電流やセルフフレッシュ電流時の消費電流削減が求められている。その低消費電流技術の一つとして、半導体記憶装置には、前記内部電源電圧が供給される内部回路に対して内部電源電圧生成回路が２つ設けられている。詳述すると、大きな消費電流で大きな駆動電力を供給する第１降圧レギュレータと、大きな消費電流で小さな駆動電力を供給する第２降圧レギュレータとを備えている。そして、半導体記憶装置のアクティブモード時には、第１及び第２降圧レギュレータの２つを同時に動作させ、両降圧レギュレータから内部回路に駆動電力を供給する。一方、例えばスタンバイモード時やパワーダウンモード時には、第１降圧レギュレータを非活性にし第２降圧レギュレータのみ動作させて、第２降圧レギュレータから内部回路に駆動電力を供給する。
【０００３】
つまり、スタンバイモード時やパワーダウンモード時には、小さな消費電流の第２降圧レギュレータのみ動作させ大きな消費電流の第１降圧レギュレータを休止させて、半導体記憶装置に設けた内部電源電圧生成回路の低消費電力化を図っている。
【０００４】
ところで、ＭＰＵやメモリコントローラからの指示（アクティブコマンド）等によって、半導体記憶装置がアクティブモードになったままホールド状態となる場合が多い。例えば、アクティブコマンドでワード線が活性化し、センスアンプが動作した後から半導体記憶装置がリセット（プリチャージ）動作に入るまでの間に、リードコマンドやライトコマンド等がない場合に何も動作しないアクティブポーズがある。このアクティブポーズの期間は、その周辺内部回路はＣＭＯＳトランジスタで構成されていることから大きな消費電力を必要しない。
【０００５】
しかしながら、アクティブポーズの期間中もアクティブモードであるので、大きな消費電流が流れる第１降圧レギュレータが動作するため消費電力の低減を図る上で問題となる。
【０００６】
そこで、例えば特開平７−１０５６８２号公報においては、半導体記憶装置のアクティブモード時には最も消費電流を必要とするセンスアンプ動作時に大きな駆動電力を供給するレギュレータを動作させ、その後はそれよりも駆動電力は小さいが最小でないレギュレータを動作させている。つまり、その後のライト動作やリード動作などのコマンド動作時にも能力不足とならないように低消費電力化を図るようにしている。
【０００７】
具体的には、３つの降圧レギュレータを備え、スタンバイモード時には１つの降圧レギュレータのみ活性化させ、アクティブモード時にはセンスアンプを駆動させるのに大きな電力を必要とすることから、残る２つの降圧レギュレータも同時に活性化させてセンスアンプを速やかに立ち上げる。そして、一定時間経過しセンスアンプが立ち上がって安定した時、即ちアクティブポーズ時に、同時に活性化された２つの降圧レギュレータのうちの１つを非活性にして次のコマンド動作に対応するようにしたものである。
【０００８】
【発明が解決しようとする課題】
しかしながら、この３つの降圧レギュレータを設けた場合、アクティブポーズ時には次のコマンド動作に対応するために駆動電力が小さいが最小でないレギュレータを動作させているため（２個の降圧レギュレータを活性化させているため）、内部電源電圧生成回路の消費電力を最小にすることはできなかった。しかも、３つの降圧レギュレータを設けなければならないことから回路規模が増大するとともに制御が複雑になる。
【０００９】
本発明の第１の目的は、アクティブモード時であってアクティブポーズ期間中の消費電力を最小限にすることができる半導体装置の内部電源生成回路の制御方法、半導体記憶装置の内部電源生成回路の制御方法及び半導体記憶装置の内部電源生成回路を提供することにある。
【００１０】
又、本発明の第２の目的は、アクティブモード時の内部電源の能力不足を招来することなく、かつ、アクティブポーズ時の消費電力を最小限にすることができる半導体記憶装置の内部電源生成回路の制御方法及び半導体記憶装置の内部電源生成回路を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１に記載の発明によれば、アクティブモードであってアクティブポーズになった時には、第１降圧レギュレータを非活性化することから、アクティブポーズになると、内部電源電圧生成回路はスタンバイモード又はパワーダウンモード時と同じ消費電力となり、消費電力の低減が図れる。
【００１２】
又、アクティブポーズ中に該アクティブポーズが解除された時、第１降圧レギュレータは活性化することから、例えばリード動作やライト動作に必要な駆動電力を内部回路に十分に供給できる。
加えて、アクティブモードになった時には、センスアンプに立ち上げに必要な大きな電力がオーバドライブ駆動回路を介して供給されることからセンスアンプの立ち上げを速くすることができる。
【００１３】
請求項２〜４に記載の発明によれば、アクティブモードであってアクティブポーズになった時には、第１降圧レギュレータを非活性化することから、アクティブポーズになると、内部電源電圧生成回路はスタンバイモード又はパワーダウンモード時と同じ消費電力となり、消費電力の低減が図れる。
【００１４】
又、アクティブポーズ中に該アクティブポーズが解除された時、第１降圧レギュレータは活性化することから、例えばリード動作やライト動作に必要な駆動電力をセンスアンプ系内部回路に十分に供給できる。
【００１５】
加えて、アクティブモードになった時には、センスアンプに立ち上げに必要な大きな電力がオーバドライブ駆動回路を介して供給されることからセンスアンプの立ち上げを速くすることができる。
【００１７】
請求項５，６に記載の発明によれば、アクティブモードであってアクティブポーズになった時には、第１降圧レギュレータが非活性化されることから、アクティブポーズになると、内部電源電圧生成回路はスタンバイモード又はパワーダウンモード時と同じ消費電力となり、消費電力の低減が図れる。
【００１８】
又、アクティブポーズ中に該アクティブポーズが解除された時、第１降圧レギュレータは活性化されることから、例えばリード動作やライト動作に必要な駆動電力をセンスアンプ系内部回路に十分に供給できる。
【００１９】
加えて、アクティブモードになった時には、センスアンプに立ち上げに必要な大きな電力がオーバドライブ駆動回路を介して供給されることからセンスアンプの立ち上げを速くすることができる。
【００２０】
【発明の実施の形態】
以下、本発明を半導体記憶装置としてのシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭという）に内蔵されたオーバドライブセンス方式の内部電源電圧生成回路に具体化した一実施形態を図面に従って説明する。
【００２１】
図２は、メモリアレイ（コア）部の内部電源電圧生成回路１０を説明するための要部ブロック回路図である。内部電源電圧生成回路１０は、大きな消費電流で大きな駆動電力を供給する第１降圧レギュレータ１１及び小さな消費電流で小さな駆動電力を供給する第２降圧レギュレータ１２を備えている。第１降圧レギュレータ１１及び第２降圧レギュレータ１２は、外部電源装置から供給される外部電源電圧Ｖｄｄを所定の電位に降圧した内部電源電圧（基準電圧Ｖｉｉ）を生成し、その生成した内部電源電圧（基準電圧Ｖｉｉ）をセンスアンプ電源電圧Ｖｓａとして内部電源線Ｌ１に供給する。
【００２２】
尚、本実施形態では、第２降圧レギュレータ１２の駆動電流は５０μＡであって、ＳＤＲＡＭがスタンバイモード又はパワーダウンモード時のセンスアンプ系内部回路１５に必要な最小の駆動電力が供給できる能力に設定されている。そして、このときの第２降圧レギュレータ１２の消費電流は２μＡである。これに対して、第１降圧レギュレータ１１は駆動能力が１０ｍＡであって、消費電流が５００μＡである。従って、第１降圧レギュレータ１１を構成するトランジスタ等の回路素子は第２降圧レギュレータ１２の回路素子よりサイズが大きく構成されている。ちなみに、本実施形態では、外部電源電圧Ｖｄｄを３．３Ｖ、基準電圧Ｖｉｉを２．６Ｖとしている。
【００２３】
又、内部電源電圧生成回路１０は、オーバドライブ駆動回路１３を備えている。オーバドライブ駆動回路１３は、オーバドライブコントローラ１４からの第１タイミング信号φ１に基づいて外部電源電圧Ｖｄｄを前記内部電源線Ｌ１に供給するようになっている。本実施形態では、第１タイミング信号φ１がＨレベルのとき、オーバドライブ駆動回路１３は非活性となり、内部電源線Ｌ１への外部電源電圧Ｖｄｄの供給を遮断する。又、第１タイミング信号φ１がＬレベルのとき、オーバドライブ駆動回路１３は活性化し、内部電源線Ｌ１への外部電源電圧Ｖｄｄを供給する。
【００２４】
オーバドライブコントローラ１４は、センスアンプ系内部回路１５のセンスアンプ１６につながるビット線対の電位を検出する。そして、オーバドライブコントローラ１４は、ビット線対にデータが出力されてそのビット線対のいずれか一方のビット線の電圧が基準電圧Ｖｉｉになった時にはＨレベル、それ以外の時にはＬレベルの第１タイミング信号φ１を出力する。従って、ＳＤＲＡＭがスタンバイモード時やパワーダウンモード時には、ビット線対はショートし基準電圧Ｖｉｉ以下のショート電圧Ｖｐｒになっているため、前記内部電源線Ｌ１には外部電源電圧Ｖｄｄがセンスアンプ電源電圧Ｖｓａとして供給されていることになる。
【００２５】
前記内部電源線Ｌ１にはセンスアンプ１６を含むメモリアレイ（コア）部のセンスアンプ系内部回路１５が接続されている。このセンスアンプ系内部回路（Ｓ／Ａ系回路）１５は内部電源線Ｌ１に供給される第１降圧レギュレータ１１及び第２降圧レギュレータ１２からの内部電源電圧（基準電圧Ｖｉｉ）や、オーバドライブ駆動回路１３から供給される外部電源電圧Ｖｄｄをセンスアンプ電源電圧Ｖｓａとして入力する。
【００２６】
図１は、内部電源電圧生成回路１０の要部回路図を示す。
第１降圧レギュレータ１１は、差動アンプであって、差動増幅部としての第１及び第２ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Ｑ１，Ｑ２を有し、両ＮＭＯＳトランジスタＱ１，Ｑ２のソースは共通の電流制御用ＮＭＯＳトランジスタＱ３を介してグランド電圧が印加されているグランド電源線に接続されている。電流制御用ＮＭＯＳトランジスタＱ３のゲートは第３タイミング信号φ３が入力され、同第３タイミング信号φ３に基づいて第１降圧レギュレータ１１が活性・非活性に制御される。
【００２７】
第３タイミング信号φ３は、図示しない活性化信号生成回路にて生成され出力される。活性化信号生成回路は、図３に示すように、ＳＤＲＡＭがスタンバイモード又はパワーダウンモードになると第３タイミング信号φ３をＬレベルにする。又、活性化信号生成回路は、図３に示すように、ＳＤＲＡＭがスタンバイモード又はパワーダウンモードからアクティブコマンドＡＣＴＶに応答してアクティブモードになった時、第３タイミング信号φ３をＨレベルにし、一定時間経過した後（アクティブポーズになった時）に第３タイミング信号φ３をＨレベルからＬレベルにする。さらに、活性化信号生成回路は、アクティブポーズの期間中に外部コマンド（例えば、リードコマンドＲＤ、ライトコマンドＷＴ、プリチャージコマンドＰＲＥ）によりリード／ライド動作やプリチャージ動作が実行されるとき、その外部コマンドに応答して第３タイミング信号φ３をＬレベルからＨレベルにする。
【００２８】
又、両ＮＭＯＳトランジスタＱ１，Ｑ２のドレインは、それぞれＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｑ４，Ｑ５を介して外部電源電圧Ｖｄｄが印加されている電源線に接続されている。ＰＭＯＳトランジスタＱ４，Ｑ５のゲートは、互いに接続されているとともに第２ＮＭＯＳトランジスタＱ２のドレインに接続されている。
【００２９】
第１ＮＭＯＳトランジスタＱ１のゲート（反転入力端子）には、図示しない基準電圧生成回路からの基準電圧Ｖｉｉが入力される。第２ＮＭＯＳトランジスタＱ２のゲート（非反転入力端子）には、前記内部電源線Ｌ１に接続されている。
【００３０】
第１ＮＭＯＳトランジスタＱ１のドレインは駆動用のＰＭＯＳトランジスタＱ６のゲートに接続され、その第１ＮＭＯＳトランジスタＱ１のドレイン電圧がＰＭＯＳトランジスタＱ６のゲートに印加される。駆動用のＰＭＯＳトランジスタＱ６は、ドレインが内部電源線Ｌ１に接続され、ソースが外部電源電圧Ｖｄｄが印加されている電源線に接続されている。
【００３１】
又、駆動用のＰＭＯＳトランジスタＱ６のゲートと外部電源電圧Ｖｄｄが印加されている電源線との間には、ＰＭＯＳトランジスタＱ７が接続されている。ＰＭＯＳトランジスタＱ７は、そのゲートに前記第３タイミング信号φ３が入力される。
【００３２】
従って、第１降圧レギュレータ１１は、第３タイミング信号φ３がＨレベルの時に活性化され、第３タイミング信号φ３がＬレベルの時に非活性化となる。そして、活性時には、第１降圧レギュレータ１１は、第２ＮＭＯＳトランジスタＱ２のゲート（非反転入力端子）に入力される電圧、即ち、内部電源線Ｌ１にかかるセンスアンプ電源電圧Ｖｓａを基準電圧Ｖｉｉと同じレベルとなるように動作する。一方、非活性の時には、第１降圧レギュレータ１１は、ＰＭＯＳトランジスタＱ６がオフし、内部電源線Ｌ１への内部電源電圧（基準電圧Ｖｉｉ）の供給を遮断する。
【００３３】
第２降圧レギュレータ１２は、差動アンプであって、差動増幅部としての第１及び第２ＮＭＯＳトランジスタＱ１１，Ｑ１２を有し、両ＮＭＯＳトランジスタＱ１１，Ｑ１２のソースは共通の電流制御用ＮＭＯＳトランジスタＱ１３を介してグランド電源線に接続されている。電流制御用ＮＭＯＳトランジスタＱ１３のゲートは第１ＮＭＯＳトランジスタＱ１１のゲートに接続されている。
【００３４】
又、両ＮＭＯＳトランジスタＱ１１，Ｑ１２のドレインは、それぞれＰＭＯＳトランジスタＱ１４，Ｑ１５を介して外部電源電圧Ｖｄｄが印加されている電源線に接続されている。ＰＭＯＳトランジスタＱ１４，Ｑ１５のゲートは、互いに接続されているとともに第２ＮＭＯＳトランジスタＱ１２のドレインに接続されている。
【００３５】
第１ＮＭＯＳトランジスタＱ１１のゲート（反転入力端子）には、図示しない基準電圧生成回路からの基準電圧Ｖｉｉが入力される。従って、第２降圧レギュレータ１２は、常時活性化されている。第２ＮＭＯＳトランジスタＱ１２のゲート（非反転入力端子）には、前記内部電源線Ｌ１に接続されている。
【００３６】
第１ＮＭＯＳトランジスタＱ１１のドレインは駆動用のＰＭＯＳトランジスタＱ１６のゲートに接続され、その第１ＮＭＯＳトランジスタＱ１１のドレイン電圧がＰＭＯＳトランジスタＱ１６のゲートに印加される。駆動用のＰＭＯＳトランジスタＱ１６は、ドレインが内部電源線Ｌ１に接続され、ソースが外部電源電圧Ｖｄｄの電源線に接続されている。
【００３７】
従って、第２降圧レギュレータ１２は、常に第２ＮＭＯＳトランジスタＱ１２のゲート（非反転入力端子）に入力される電圧、即ち、内部電源線Ｌ１にかかるセンスアンプ電源電圧Ｖｓａを基準電圧Ｖｉｉと同じレベルとなるように動作する。
【００３８】
オーバドライブ駆動回路１３は、ＰＭＯＳトランジスタＱ１８にて構成され、そのドレインが前記内部電源線Ｌ１に接続され、ソースが外部電源電圧Ｖｄｄの電源線に接続されている。そして、ＰＭＯＳトランジスタＱ１８のゲートに入力される第１タイミング信号φ１に基づいてオン・オフ動作される。そして、ＰＭＯＳトランジスタＱ１８がオンされているとき、同ＰＭＯＳトランジスタＱ１８を介して内部電源線Ｌ１に外部電源電圧Ｖｄｄがセンスアンプ電源電圧Ｖｓａとして供給される。
【００３９】
センスアンプ系内部回路１５は、内部電源線Ｌ１にかかるセンスアンプ電源電圧Ｖｓａをセンスアンプ１６に供給する入力回路部を有している。入力回路部は、ＰＭＯＳトランジスタＱ２１、３個のＮＭＯＳトランジスタＱ２２〜Ｑ２４及びインバータ回路１７をとからなる。ＰＭＯＳトランジスタＱ２１は、そのソースが内部電源線Ｌ１に接続され、ドレインが３個のＮＭＯＳトランジスタＱ２２〜Ｑ２４を介してグランド電源線に接続されている。ＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２，Ｑ２３のゲートは第２タイミング信号φ２が入力される。又、最もグランド電源線側に設けられたＮＭＯＳトランジスタＱ２４のゲートは、インバータ回路１７を介して第２タイミング信号φ２が入力される。
【００４０】
そして、ＰＭＯＳトランジスタＱ２１のソースと最もグランド電源線側に設けられたＮＭＯＳトランジスタＱ２４との間にセンスアンプ１６が接続され、第２タイミング信号φ２に基づいて内部電源線Ｌ１にかかるセンスアンプ電源電圧Ｖｓａがセンスアンプ１６に供給されるようになっている。つまり、第２タイミング信号φ２がＬレベルのとき、ＭＯＳトランジスタＱ２１，Ｑ２４がオンし、ＭＯＳトランジスタＱ２２，Ｑ２３がオフすることにより、センスアンプ１６に内部電源線Ｌ１にかかるセンスアンプ電源電圧Ｖｓａが供給される。そして、センスアンプ１６は活性化される。反対に、第２タイミング信号φ２がＨレベルのとき、ＭＯＳトランジスタＱ２１，Ｑ２４がオフし、ＭＯＳトランジスタＱ２２，Ｑ２３がオンすることにより、センスアンプ１６は電源ショートされた状態になり、内部電源線Ｌ１からのセンスアンプ電源電圧Ｖｓａの供給が遮断される。そして、センスアンプ１６は非活性の状態になる。
【００４１】
第２タイミング信号φ２は、図示しない活性化信号生成回路にて生成され出力される。そして、活性化信号生成回路は、図３に示すように、ＳＤＲＡＭがアクティブコマンドＡＣＴＶに応答してアクティブモードになった時、第２タイミング信号φ２をＬレベルにし、スタンバイモードやパワーダウンモードになった時には、第２タイミング信号φ２をＨレベルにするようになっている。
【００４２】
従って、アクティブモードの時には、センスアンプ１６は内部電源線Ｌ１からのセンスアンプ電源電圧Ｖｓａが供給される。又、スタンバイモードやパワーダウンモードになった時には、センスアンプ１６は内部電源線Ｌ１からのセンスアンプ電源電圧Ｖｓａが供給されず、電源ショートされた状態（非活性状態）になっている。このセンスアンプ１６が非活性状態では、ビット線対は互いにショートしていて、その時の電圧（ショート電圧Ｖｐｒ）は基準電圧Ｖｉｉの１／２となる。
【００４３】
次に、上記のように構成したオーバドライブセンス方式の内部電源電圧生成回路１０の作用について説明する。
今、スタンバイモード又はパワーダウンモードのとき、第３タイミング信号φ３はＬレベルであって、第１降圧レギュレータ１１は非活性の状態にある。又、第２タイミング信号φ２はＨレベルであって、センスアンプ１６が電源がショートした非活性の状態になりビット線対の電圧はショート電圧Ｖｐｒ（＜Ｖｉｉ）となっている。従って、第１タイミング信号φ１はＬレベルであって、オーバドライブ駆動回路１３は活性化されている。その結果、内部電源線Ｌ１にかかるセンスアンプ電源電圧Ｖｓａとしては基準電圧Ｖｉｉより高い電位の外部電源電圧Ｖｄｄとなる。尚、この状態では、センスアンプ１６が非活性の状態なので、オーバドライブ駆動回路１３を介して流れる電流はない。つまり、内部電源電圧生成回路１０が消費する消費電流は、第２降圧レギュレータ１２の内部で流れる小さな消費電流だけとなる。
【００４４】
このスタンバイモード又はパワーダウンモードからアクティブコマンドＡＣＴＶが入力されてアクティブモードになると、第２タイミング信号φ２はＬレベルに立ち下がり、第３タイミング信号φ３はＨレベルに立ち上がる。その結果、センスアンプ１６は活性化され、内部電源線Ｌ１からのセンスアンプ電源電圧Ｖｓａが供給される。このとき、センスアンプ電源電圧Ｖｓａは外部電源電圧Ｖｄｄであるため、センスアンプ１６は、オーバドライブ駆動回路１３を介して外部電源電圧Ｖｄｄが供給される。そして、センスアンプ１６が動作を開始するとともに、センスアンプ１６に流れる電流が大きくなりセンスアンプ電源電圧Ｖｓａ（外部電源電圧Ｖｄｄ）の電位は下がる。つまり、ビット線対の一方のビット線の電圧psaは上昇し、他方のビット線の電圧nsaは下降する。
【００４５】
やがて、ビット線対のいずれか一方であって電位が上昇する方のビット線の電圧psaが基準電圧Ｖｉｉまで到達すると、即ち、センスアンプ１６の動作が安定し消費電流が小さくなると、第１タイミング信号φ１がＨレベルに立ち上がる。第１タイミング信号φ１がＨレベルに立ち上がると、オーバドライブ駆動回路１３は非活性化となり、内部電源線Ｌ１への外部電源電圧Ｖｄｄの供給を停止する。
【００４６】
従って、第１降圧レギュレータ１１と第２降圧レギュレータ１２による内部電源電圧（基準電圧Ｖｉｉ）が内部電源線Ｌ１に供給される。その結果、内部電源線Ｌ１にかかるセンスアンプ電源電圧Ｖｓａは基準電圧Ｖｉｉが保持される。
【００４７】
やがて、アクティブポーズになって、第３タイミング信号φ３がＬレベルに立ち下がると、第１降圧レギュレータ１１は非活性の状態となり、第２降圧レギュレータ１２による内部電源電圧（基準電圧Ｖｉｉ）が内部電源線Ｌ１に供給される。
【００４８】
従って、アクティブポーズの期間中は、第２降圧レギュレータ１２による内部電源電圧（基準電圧Ｖｉｉ）がセンスアンプ電源電圧Ｖｓａとしてセンスアンプ１６に供給される。その結果、内部電源電圧生成回路１０が消費する消費電流は、第２降圧レギュレータ１２の内部で流れる小さな消費電流だけとなる。
【００４９】
尚、アクティブポーズ（アクティブモード）からスタンバイモード又はパワーダウンモードになると、第２タイミング信号φ２はＨレベルに立ち上がり、センスアンプ１６が非活性状態、即ち電源がショートした状態になりビット線対の電圧はショート電圧Ｖｐｒ（＜Ｖｉｉ）となる。一方、第１タイミング信号φ１はＬレベルに立ち下がってオーバドライブ駆動回路１３が活性化されて、内部電源線Ｌ１にかかるセンスアンプ電源電圧Ｖｓａは基準電圧Ｖｉｉから外部電源電圧Ｖｄｄにとなる。
【００５０】
又、アクティブポーズ（アクティブモード）からリード／ライト動作のコマンドが入力されたり、プリチャージ動作のコマンドが入力されると、第３タイミング信号φ３がＨレベルに立ち上がる。従って、直ちに、第１降圧レギュレータ１１が活性化され、同第１降圧レギュレータ１１から内部電源電圧（基準電圧Ｖｉｉ）が内部電源線Ｌ１に供給されることから、リード／ライト動作やプリチャージ動作に支障をきたすことはない。
【００５１】
次に、上記のように構成した内部電源電圧生成回路１０の特徴を以下に記載する。
（１）本実施形態では、アクティブポーズになると、内部電源電圧生成回路１０の消費電流は、第２降圧レギュレータ１２の内部で流れる小さい消費電流だけとなる。つまり、アクティブモードであってアクティブポーズの時の内部電源電圧生成回路１０の消費電流は、スタンバイモード又はパワーダウンモードの時の消費電流と同じなる。
【００５２】
従って、アクティブモードであってアクティブポーズの期間においても、内部電源電圧生成回路１０はスタンバイモード又はパワーダウンモードの時と同じ最小の消費電流で駆動するため消費電力の低減を図ることができる。
【００５３】
（２）アクティブポーズ中に該アクティブポーズを解除するコマンドが入力された時、第１降圧レギュレータ１１が活性化するため、リード動作やライト動作又はプリチャージ動作に必要な駆動電力をセンスアンプ１６に十分に供給できる。
【００５４】
（３）スタンバイモード又はパワーダウンモードからアクティブモードになると、第１降圧レギュレータ１１が活性されるが、オーバドライブセンス方式によってオーバドライブ駆動回路１３が活性化されていてオーバドライブ駆動回路１３を介してセンスアンプ系内部回路１５に大きな電圧が供給されるようにした。従って、センスアンプ１６の動作の立ち上がりに大きな電力が供給されセンスアンプ１６を短時間にかつ確実に立ち上げることができる。
【００５５】
そして、ビット線対が第１及び第２降圧レギュレータ１１，１２が供給する内部電源電圧（即ち基準電圧Ｖｉｉ）と同じ電圧になると、即ち、センスアンプ１６の動作が安定し大きな電力を必要でなくなる状態になると、オーバドライブ駆動回路１３は非活性になる。従って、アクティブモードの開始時における大きな消費電流が継続しないので、その分だけ消費電力の低減を図ることができる。
【００５６】
（４）スタンバイモード又はパワーダウンモードの時にはオーバドライブ駆動回路１３は活性化されているが、センスアンプ系内部回路１５は非活性な状態になているため、オーバドライブ駆動回路１３を介して電流は流れない。従って、スタンバイモード又はパワーダウンモードの時に、オーバドライブ駆動回路１３が活性化されているこによる無駄な消費電流は発生しない。
【００５７】
（５）内部電源電圧生成回路１０は、２つの降圧レギュレータ（第１降圧レギュレータ１１及び第２降圧レギュレータ１２）とオーバドライブ駆動回路１３にて構成され、オーバドライブ駆動回路１３は１つのＰＭＯＳトランジスタＱ１８にて構成したので、回路規模の大型化することなく低消費電力化を図ることができる。
【００５８】
尚、発明の実施の形態は、上記実施形態に限定されるものではなく以下のように実施してもよい。
・上記実施形態では、オーバドライブセンス方式のセンスアンプ電源の内部電源電圧生成回路１０に具体化したが、ノンオーバドライブセンス方式のセンスアンプ電源の内部電源生成回路に応用してもよい。
【００５９】
つまり、オーバドライブ駆動回路１３がなく、スタンバイモードのときには、第２降圧レギュレータ１２からの内部電源電圧（基準電圧Ｖｉｉ）が内部電源線Ｌ１に供給され、アクティブになると第１降圧レギュレータ１１が活性化される。そして、アクティブポーズになると、第２降圧レギュレータ１２は非活性となる。
【００６０】
・上記実施形態の内部電源電圧生成回路１０はセンスアンプの電源として使用したが、センスアンプ以外、例えば、アクティブポーズ時に消費電流が生じない昇圧電圧検出回路や基板電圧検出回路の内部電源電圧生成回路等に応用してもよい。又、ビット線プリチャージ電圧発生回路、基板電圧発生回路、基準電圧生成回路等に応用してもよい。つまり、アクティブモードと、スタンバイ又はパワーダウンモードとで、検出速度が速い検出回路部と検出速度が遅い検出回路部を備えた昇圧電圧検出回路や基板電圧検出回路の内部電源電圧生成回路等では、アクティブポーズになったら、検出速度が速い検出回路部を非活性にし、検出速度の遅い検出回路部を常時活性化するようにして実施する。この場合にも、前記実施形態と同様な効果を奏する。
【００６１】
・上記実施形態では、アクティブモード時には、第１降圧レギュレータ１１及び第２降圧レギュレータ１２を共に活性化させたが、アクティブモード時には、第１降圧レギュレータ１１を活性化し第２降圧レギュレータ１２を非活性にして実施してもよい。
【００６２】
・上記実施形態では、第１降圧レギュレータ１１及び第２降圧レギュレータ１２は、帰還式の降圧レギュレータに具体化したが、ソースフロア式の降圧レギュレータで具体化してもよく、外部電源電圧Ｖｄｄに対して基準電圧Ｖｉｉを内部電源電圧として生成することのできるレギュレータであれば特に限定されるものでない。
【００６３】
・上記実施形態では、半導体記憶装置としてＳＤＲＡＭに具体化したが、これに限定されるものではなく、その他の半導体記憶装置に応用してもよい。
【００６４】
【発明の効果】
請求項１〜６に記載の発明によれば、内部電源電圧生成回路の消費電力の低減が図ることができる。
【００６５】
加えて、オーバドライブ駆動回路により、センスアンプの立ち上げを速くすることができる。
【図面の簡単な説明】
【図１】本発明を具体化した内部電源電圧生成回路の回路図
【図２】内部電源電圧生成回路の構成を示すブロック回路図
【図３】内部電源電圧生成回路の動作を説明するためのタイミング波形図
【符号の説明】
１０  内部電源電圧生成回路
１１  第１降圧レギュレータ
１２  第２降圧レギュレータ
１３  オーバドライブ駆動回路
１４  オーバドライブコントローラ
１５  センスアンプ系内部回路
１６  センスアンプ
φ１  第１タイミング信号
φ２  第２タイミング信号
φ３  第３タイミング信号
Ｌ１  内部電源線
Ｖｄｄ  外部電源線
Ｖｉｉ  基準電圧
Ｖｓａ  センスアンプ電源電圧
Ｖｐｒ  ショート電圧
【図１】
0004271812.tif 000002
【図２】
0004271812.tif 000003
【図３】
0004271812.tif 000004