(57)【特許請求の範囲】
【請求項１】
圧縮された画像データをブロック単位で伸張する伸張手段と、
上記伸張手段によって伸張されたブロック画像データを水平方向に分割してラスタ画像データに変換して出力する変換手段と、
上記変換手段により出力されたラスタ画像データを水平方向、垂直方向に変倍する変倍手段と、
上記変倍手段により変倍されたラスタ画像データを蓄積する蓄積手段と、
上記変倍手段により変倍されて順次に得られるラスタ画像データを上記蓄積手段の連続する領域に順次転送する制御手段と、
を設けたことを特徴とする画像処理装置。
【請求項２】
上記変換手段から出力されるラスタ画像データの水平方向のピクセル数をａ、上記圧縮された画像データのＭＣＵ（Ｍｉｎｉｍｕｍ  Ｃｏｄｅｄ  Ｕｎｉｔ）の水平方向のピクセル数をｂ、上記変倍手段における水平方向の変倍比率をｄ／ｃとするとき、ａがｂとｃの最小公倍数の整数倍になるように制御することを特徴とする請求項１に記載の画像処理装置。
【請求項３】
上記変換手段から出力されるラスタ画像データの水平方向のピクセル数をａ、上記変倍手段における水平方向の変倍比率をｄ／ｃとするとき、ｄ／ｃを切り上げた値で近似して変倍することを特徴とする請求項１に記載の画像処理装置。
【請求項４】
上記変倍手段による変倍が画像の縮小であることを特徴とする請求項１〜３のいずれか１項に記載の画像処理装置。
【請求項５】
上記変倍手段による変倍が画像の拡大であることを特徴とする請求項１〜３のいずれか１項に記載の画像処理装置。
【請求項６】
圧縮された画像データをブロック単位で伸張する伸張処理と、
上記伸張されたブロック画像データを水平方向に分割してラスタ画像データに変換して出力する変換処理と、
上記ラスタ画像データを水平方向、垂直方向に変倍する変倍処理と、
上記変倍されたラスタ画像データを蓄積手段に蓄積する蓄積処理と、
上記変倍処理により変倍されて順次に得られるラスタ画像データを上記蓄積手段の連続する領域に順次転送する制御処理と、
をコンピュータに実行させるためのプログラムを記憶したことを特徴とするコンピュータ読み取り可能な記憶媒体。
【請求項７】
圧縮された画像データをブロック単位で伸張する伸張ステップと、
上記伸張されたブロック画像データを水平方向に分割してラスタ画像データに変換して出力する変換ステップと、
上記ラスタ画像データを水平方向、垂直方向に変倍する変倍ステップと、
上記変倍されたラスタ画像データを蓄積手段に蓄積する蓄積ステップと、
上記変倍ステップにより変倍されて順次に得られるラスタ画像データを上記蓄積手段の連続する領域に順次転送する制御ステップと、
を有することを特徴とする画像処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像信号の記録再生処理装置で用いられ圧縮画像データの伸張再生処理を行う場合に用いて好適な画像処理装置、画像処理方法及びコンピュータ読み取り可能な記録媒体に関するものである。
【０００２】
【従来の技術】
デジタル画像の圧縮には、ＪＰＥＧ（Ｊｏｉｎｔ  ＰｈｏｔｏｇｒａｐｈｉｃＥｘｐｅｒｔ  Ｇｒｏｕｐ）などのＤＣＴ（Ｄｉｓｃｒｅｔｅ  ＣｏｓｉｎｅＴｒａｎｓｆｏｒｍ）を利用してブロック単位で圧縮する方式が一般的に行われている。ＤＣＴで圧縮したデータを伸張して表示する場合は、伸張データに対してブロック→ラスタ変換を行う必要がある。ブロックラスタ変換を行うためには、最低でも画像データの水平ピクセル数をＨａとするときＨａ×８（ライン）ワード分の変換用メモリを必要とする。従って、変換用メモリの大きさが伸張可能な画像データサイズを制限していたが、変換用メモリの大きさに依存せずに任意の画素サイズの伸張を行う方法が提案されている。
【０００３】
図２０は、任意の画素サイズの伸張を行う従来の伸張装置の例である。同図において、２００１はメモリカード等の記録媒体、２００２は記録媒体２００１のためのインタフェース（Ｉ／Ｆ）回路、２００３はＪＰＥＧデータをブロック単位で伸張する伸張回路、２００４は伸張データをブロック→ラスタ変換するブロックラスタ変換回路、２００５はＨａ×８ワードの大きさを持つブロックラスタ変換用のバッファメモリ、２００７は伸張した画像データを蓄積するＤＲＡＭ、２００６は、ＤＲＡＭ２００６を制御するコントローラである。
【０００４】
記録媒体２００１に蓄積されたＪＰＥＧデータを再生する場合、まずＩ／Ｆ回路２００２を通して読み出された圧縮データは伸張回路２００３によって伸張され、ブロック順の伸張画像データとなる。伸張画像データは、ブロックラスタ変換回路２００４によってバッファメモリ２００５にブロック順で書き込まれ、ラスタ順で読み出されることによって、ラスタ画像データに変換され、メモリコントローラ２００６を通してＤＲＡＭ２００７に蓄積される。
【０００５】
図２１は、ＤＲＡＭ上において処理可能な水平ピクセル数Ｈｐが画像データの水平ピクセル数Ｈａより大きい場合のＤＲＡＭ２００７上での処理の概念を表す図である。例えば、Ｈｐ＝１０２４、Ｈａ＝６４０の場合、従来では、図２１に示すように画像データを６４０ピクセル×８ライン、３８４ピクセル×８ラインの領域に分割して伸張処理を行う。すなわち、伸張回路２００３によって６４０×８ライン分のＭＣＵ（Ｍｉｎｉｍｕｍ  Ｃｏｄｅ  Ｕｎｉｔ）の画像データが伸張され、ブロックラスタ変換回路２００４によってバッファメモリ２００５に書き込まれたならば、ブロックラスタ変換を行い、ＤＲＡＭコントローラ２００６によって図２１のポインタＰ１から６４０ピクセル×８ラインのラスタ画像データをラスタ１の領域に書き込み、次の３８４×８ライン分の画像データが伸張され、バッファメモリ２００５に書き込まれたならば、ブロックラスタ変換を行い、ＤＲＡＭコントローラ２００６によって図２１のポインタＰ２から３８４ピクセル×８ラインのラスタ画像データをラスタ２の領域に書き込む。以降同様にラスタ３、ラスタ４、ラスタ５．．．と順次処理することによってバッファメモリ２００５の大きさに依存せずに任意の画素サイズの伸張を行うことができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来例では、デジタルカメラ等で生成される可能性のある非正方画素の画像データを正方画素へ変換するための考慮がなされていない。また、伸張された画像をＴＶ等に表示するためには、７６０×４９０ピクセル程度に画像データを縮小、拡大する処理が必要となるが、そのための考慮がなされていない。すなわち従来例では、例えば１０２４×７６８ピクセルに伸張したときのデータ量は、ＹＵＶ４２２フォーマットとして１０２４×７６８×２×８＝１２５８２９１２（ｂｉｔ）、２０４８×１５３６ピクセルでは、５０３３１６４８（ｂｉｔ）となり、表示のために必要とされるデータ量、約４Ｍｂｉｔと比較してあまりにも大きなメモリ（ＤＲＡＭ）及び多くのＤＲＡＭアクセスを必要とし、処理速度、消費電力およびコストの面から効率が悪いという問題があった。
【０００７】
本発明は、以上の問題に鑑みてなされたもので、任意の画像サイズのＪＰＥＧ圧縮画像データをより少ないメモリを用いて高速に、伸張し、変倍して再生することができるようにすることを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る画像処理装置は、圧縮された画像データをブロック単位で伸張する伸張手段と、上記伸張手段によって伸張されたブロック画像データを水平方向に分割してラスタ画像データに変換して出力する変換手段と、上記変換手段により出力されたラスタ画像データを水平方向、垂直方向に変倍する変倍手段と、上記変倍手段により変倍されたラスタ画像データを蓄積する蓄積手段と、上記変倍手段により変倍されて順次に得られるラスタ画像データを上記蓄積手段の連続する領域に順次転送する制御手段とを設けている。
【０００９】
本発明に係るコンピュータ読み取り可能な記憶媒体は、圧縮された画像データをブロック単位で伸張する伸張処理と、上記伸張されたブロック画像データを水平方向に分割してラスタ画像データに変換して出力する変換処理と、上記ラスタ画像データを水平方向、垂直方向に変倍する変倍処理と、上記変倍されたラスタ画像データを蓄積手段に蓄積する蓄積処理と、上記変倍処理により変倍されて順次に得られるラスタ画像データを上記蓄積手段の連続する領域に順次転送する制御処理とをコンピュータに実行させるためのプログラムを記憶している。
【００１０】
本発明に係る画像処理方法は、圧縮された画像データをブロック単位で伸張する伸張ステップと、上記伸張されたブロック画像データを水平方向に分割してラスタ画像データに変換して出力する変換ステップと、上記ラスタ画像データを水平方向、垂直方向に変倍する変倍ステップと、上記変倍されたラスタ画像データを蓄積手段に蓄積する蓄積ステップと、上記変倍ステップにより変倍されて順次に得られるラスタ画像データを上記蓄積手段の連続する領域に順次転送する制御ステップとを有している。
【００１７】
【発明の実施の形態】
図１は、本発明の第１の実施の形態を示す。図１において、１０１はシステム全体をコントロールするＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）、１０２はＣＰＵ１０１のためのインタフェース回路、１０３はメモリカード等の記録媒体、１０４は記録媒体１０３のためのインタフェース回路、１０５は、画像データを記憶するためのＤＲＡＭ、１０６はシステムのシーケンシャルな制御やバスアービトレーション等のコントロールを司るシステムコントローラ、１０８はＪＰＥＧデータをブロック単位で伸張する公知の伸張回路である。
【００１８】
１０７はＤＲＡＭ１０５上のデータを伸張回路１０８へ転送するためのダイレクトメモリアクセスコントローラ（以下ＤＭＡＣ）、１０９は伸張回路１０８によって伸張されたブロックスキャンの画像データをラスタスキャン画像データに変換するためのブロックラスタ変換回路、１１０はブロックラスタ変換用のバッファメモリで、Ｈａ×８ワードの容量を持つ。従ってブロックラスタ変換回路１０９は、水平ピクセルＨａまでのブロックスキャンデータを一度にラスタデータに変換することができる。１１１は線形補間等によって水平方向に縮小を行う変倍手段を構成する水平縮小回路であり、内部構成等は後述する。１１３は線形補間等によって垂直方向に縮小を行う変倍手段を構成する垂直縮小回路であり、内部構成等は後述する。
【００１９】
１１４は垂直縮小回路１１３のためのバッファメモリであり、Ｈｂワードの容量、すなわち水平Ｈｂピクセル１ライン分のディレイラインとなる。１１２は垂直縮小回路１１３の出力をＤＲＡＭ１０５に２次元的にＤＭＡ転送するためのＤＭＡＣであり、動作等は後述する。１１５はＤＲＡＭ１０５上の画像データを再生回路１１６に転送するためのＤＭＡＣであり、これも２次元ＤＭＡＣである。１１６は画像データに対して変調、同期信号の付加、ＤＡ変換等をしてビデオ信号を生成する再生回路である。
【００２０】
１００は本発明による記憶媒体を構成するＲＯＭであり、ＣＰＵ１０１の後述する図４、６、７、９のフローチャートを含む処理を実行するためのプログラムを記憶する。この記憶媒体としては、半導体メモリ、光ディスク、光磁気ディスク、磁気媒体等を用いてよい。
【００２１】
図２は、水平縮小回路１１１の詳細図である。図２において、２０１、２０２はフリップフロップ（以下ＦＦ）であり、シフトレジスタを構成する。２０３は線形補間回路であり、入力Ｐは上記シフトレジスタでラッチされ、Ｐｉ、Ｐｉ＋１が得られる。Ｐｉ、Ｐｉ＋１は線形補間回路２０３に入力され、縮小出力Ｑｊを得る。
【００２２】
図３は縮小比率をＮ／Ｍとするとき、Ｎ／Ｍ＝３／７の時の入力画素Ｐｉと出力画素Ｑｊとの対応の縮小例を示している。また図４は、線形補間回路２０３の動作のフローチャートである。図３、図４を用いて実際の縮小動作について説明する。まず、ステップＳ４０１で定数ＫｈおよびＩｈが設定される。ＫｈおよびＩｈは初期値が与えられれば以後変化しない定数である。Ｉｈは縮小比率の逆数の整数部分ｉｎｔ（Ｍ／Ｎ）（３／７時は２）に設定され、Ｋｈは縮小比率の逆数の分数部分Ｍ／Ｎ−Ｉｈ（３／７時は１／３）に設定される。
【００２３】
次のステップＳ４０２で入力画素カウンタｉ、出力画素カウンタｊおよび補間係数ｋが０に初期化される。次のステップＳ４０３で線形補間処理
Ｑｊ＝（Ｐi+1 −Ｐi ）×ｋ＋Ｐi                     ………（１）
を行う。これは、
Ｑｊ＝Ｐi+1 ×ｋ＋Ｐi ×（１−ｋ）                  ………（２）
と展開され、線形補間そのものであり、ｉ＝０、ｊ＝０、ｋ＝０では、Ｑ０＝Ｐ０となる。
【００２４】
その後、ステップＳ４０４で、出力画素カウンタｊがインクリメントされ、入力画素カウンタｉにはＩｈが加算され、ｋにはＫｈが加算される。よってｉ＝２、ｊ＝１、ｋ＝１／３となる。
次のステップＳ４０５で、ｋは１より小さいのでＮのパスに分岐し、再びステップＳ４０３で線形補間処理を行う。このとき、
Ｑ１＝Ｐ３×１／３＋Ｐ２×２／３                      ………（３）
となる。
【００２５】
そして次のステップＳ４０４で同様にして、ｉ＝４、ｊ＝２、ｋ＝２／３となり、ステップＳ４０５で再びＮに分岐してステップＳ４０３で線形補間処理を行う。このとき、
Ｑ２＝Ｐ５×２／３＋Ｐ４×１／３                      ………（４）
となる。
【００２６】
そして次のステップＳ４０４で同様にして、ｉ＝６、ｊ＝３、ｋ＝１となり、ステップＳ４０５でＹに分岐する。そしてステップＳ４０６でｋ＝０、ｉ＝７となり、次のステップＳ４０３で線形補間処理を行う。このとき、
Ｑ３＝Ｐ７                                            ………（５）
となる。以後同様のフローによって縮小処理を行うことができる。
【００２７】
図５は垂直縮小回路１１３およびそのバッファメモリ１１４の詳細図である。図５において、バッファメモリ１１４は、前述の通りＨｂワードの容量、すなわち水平Ｈｂピクセル１ライン分のディレイラインである。５０５はバッファメモリ１１４のアドレスを生成しメモリアクセスを制御するアドレス発生回路である。バッファメモリ１１４に蓄積されたデータは、アドレス発生回路５０５によって生成されたアドレスのデータがリードされて画像データＰｉ、ｕとなり、その直後同アドレスに対して入力データＰｉ、ｕ＋１がライトされる。入力データＰｉ、ｕ＋１は同時に線形補間回路５０６にも入力される。５０２は１ラインのピクセル数：Ａを設定するレジスタ、５０３は１ラインのピクセル数：Ｂを設定するレジスタである。５０１は繰り返しのライン数を設定するライン数Ｌレジスタであり、５０４はアドレスの分割管理する数を設定する分割数Ｄレジスタである。
【００２８】
なお、バッファメモリ１１４の容量ＨｂとＡ、Ｂ、Ｄには、
Ｈｂ＝Ａ×（Ｄ−１）＋Ｂ                              ………（６）
の関係がある。
【００２９】
５０６は線形補間回路２０３と類似の線形補間回路である。但し、垂直縮小回路１１３はライン単位で処理を行うので、カウンタの更新はライン単位で行う。５０７は垂直走査の不連続点の線形補間回路５０６の状態を位相情報としてストアしたり、ロードしたりする位相記憶回路である。
【００３０】
図７はアドレス発生回路５０５の動作フローチャートである。次に図７を用いてアドレス発生回路５０５の動作について述べる。図７において、ライン数レジスタ５０１に設定された値をＬ、ピクセル数Ａ設定レジスタ５０２に設定された値をＡ、ピクセル数Ｂ設定レジスタ５０３に設定された値をＢ、分割数Ｄレジスタに設定された値をＤとしている。また、ＨはＡもしくはＢの値をとり、ｈ、ｄ、１は変数であり、ｈはピクセルカウント、Ｉはラインカウント、ｄは分割ブロック数カウントを表す。ｉはアドレス出力である。
【００３１】
まず、ステップＳ７０１で変数の初期化が行われ、また位相記憶回路５０７から線形補間回路５０６へ初期位相情報がロードされ、次のステップに進む。ステップＳ７０２では、ｈ、ｄからアドレスを計算し出力する。次のステップＳ７０３ではｈをインクリメントし、ステップＳ７０４の分岐によってＡ回のループの後、ステップＳ７０５に進み、ピクセルカウントｈはリセット、ラインカウント１がインクリメントされ、また線形補間回路５０６に対してＨＲＳＴがアサートされる。次のステップＳ７０６で、ラインカウント１が設定値Ｌと等しければ１分割ブロックの終了となる。その場合、次のステップＳ７０７でラインカウント１はリセットされブロックカウントｄがインクリメントされる。また、ここで位相記憶回路５０７から線形補間回路５０６へ位相情報がロードされる。
【００３２】
次のステップＳ７０８で、ブロックカウントｄが設定値Ｄ−１と等しかったらＨ＝Ｂとなり、最後のブロックでは１ラインのピクセル数はＢとなる。また、Ｄと等しかったならば、ブロック数ｄはリセットされ、ここで位相記憶回路５０７へ線形補間回路５０６の位相情報がストアされる。ストアされた位相情報は次回からのロード情報となる。
【００３３】
図６は垂直縮小動作のフローチャートである。図４との相違点は、ｕは入力画素カウンタ、ｖは出力画素カウンタ、ｉはバッファメモリ１１４のアドレスで水平方向の画素位置を表しており、アドレス発生回路５０５によって管理され、前記ステップＳ７０２に示されるようにｉ＝ｈ＋Ａ×ｄで与えられる。またステップＳ６０４でアドレス発生回路５０５の出力であるＨＲＳＴによってラインの終了を判定しており、Ｎの分岐を繰り返すことによって１ライン分の線形補間処理を連続して行っている。ステップＳ６０４でＹに分岐するのは１ラインの処理を終了したときである。その他は図４と同一の動作をする。
【００３４】
また、位相記憶回路５０５のロード、ストアはアドレス発生回路５０５によって制御され、ロード時は、ｕ、ｖ、ｋが位相情報として位相記憶回路５０７からロードされ、ストア時には逆にｕ、ｖ、ｋが位相情報として位相記憶回路５０７からストアされる。
【００３５】
図８はＤＭＡＣ１１２の動作概念図である。ＤＭＡＣ１１２はＤＲＡＭ１０５を２次元の平面とみなした時にＤＲＡＭ１０５上の矩形領域に対してデータ転送を行う。図８において、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６はアドレスを、Ｎはデータ転送する矩形領域のライン数を、Ｍは１ラインのピクセル数（ワード数）を示している。また、点線で示されている距離Ｊの値はすべて同じであり、Ｐ３−Ｐ２等と等しい。従って、矩形の領域のＤＭＡは、左端のポインタから始まるＭワードのＤＭＡをＮ回繰り返すことによって実現することができる。
【００３６】
図９は２次元ＤＭＡの動作フローチャートである。図９において、ＰＩ、Ｍ、Ｎ、Ｊは図８に対応しており、２次元ＤＭＡ１１２の設定レジスタにセットされる。まず、ステップＳ９０１でカウンタ値ｈ、ｌがリセットされる。次のステップＳ９０２でｈ、ｖからアドレスａが求められ、次のステップＳ９０３でアドレスａに対してデータがライトされる。ステップＳ９０４では、カウンタｈがインクリメントされ、次のステップＳ９０５でラインの終了を判定しており、Ｎの分岐を繰り返すことによって、１ライン分の線形補間処理を連続して行っている。ステップＳ９０５でＹに分岐するのは１ラインの処理を終了したときである。
【００３７】
ステップＳ９０６に進むとｈはリセットされ、１がインクリメントされる。そして次のステップＳ９０７でライン数の比較を行い、全ラインが転送されていたならば終了し、そうでなければステップＳ９０２に進んで次のラインのＤＭＡを行う。以上のフローによって２次元ＤＭＡが実現できる。
【００３８】
次にシステムの伸張再生動作を具体的に説明する。ＪＰＥＧ圧縮ファイルの元画像サイズの縦横比が４：３、水平２０４８ピクセル、垂直１５３６ピクセルで、ＹＵＶ４２２の画像データを、７５２×４８５に縮小する場合で、バッファメモリ１１０の水平方向の容量Ｈａ＝３２０、および１１４の容量Ｈｂ＝７５２とする時について考える。
【００３９】
まず縮小率は、水平方向が、
７５２／２０４８＝４７／１２８
となり、垂直方向が、
４８５／１５３６＝７／２２
となる。
【００４０】
従って、水平縮小回路１１１のＩｈ、Ｋｈは、
１ｈ＝ｉｎｔ（１２８／４７）＝２
Ｋｈ＝１２８／４７−２＝３４／４７
となり、垂直縮小回路１１３のＩｖ、Ｋｖは、
Ｉｖ＝ｉｎｔ（２２／７）＝３
Ｋｖ＝２２／７−３＝１／７
となる。
【００４１】
また、図１のブロックラスタ変換回路１０９の水平方向の処理単位Ｈａ′を２５６に設定する。これは、水平縮小率４７／１２８の分母１２８とＪＰＥＧデータのＭＣＵ（Ｍｉｎｉｍｕｍ  Ｃｏｄｅｄ  Ｕｎｉｔ）の水平方向のピクセル数１６（ＹＵＶ４２２の場合）の最小公倍数で、かつＨａの最大値である。また、図５のライン数レジスタ５０１を８（ＹＵＶ４２２の場合）に設定する。これはＪＰＥＧデータのＭＣＵの垂直方向のピクセル数である。ピクセル数レジスタ５０２および５０３を９４に設定する。これは水平縮小率４７／１２８にＨａ′を乗算したものであり、水平縮小後に２５６ピクセルが９４ピクセルになることを意味する。
【００４２】
また、分割数レジスタ５０４を８に設定する。これは元画像の水平サイズ２０４８をＨａ′で除算し切り上げした値である。また、位相記憶回路５０７の初期位相情報、ｕ、ｖ、ｋはすべて０にリセットされる。また、２次元ＤＭＡＣ１１２の設定レジスタＭはピクセル数レジスタ５０２等と同じ９４に、Ｎは３に設定される。但し、Ｎは処理の進行に合わせて２もしくは３に再設定される。それは，垂直縮小率７／２２に垂直処理単位８を乗算すると２．５程度になり、これは８ライン入力されたときに２ラインもしくは３ライン出力されることを意味するからである。また、スタートポインタＰ１は図１０のＰｂに、オフセットＪは適宜設定される。
【００４３】
以上の初期設定での動作を図１０を用いて説明する。まず、ＣＰＵ１０１はＤＲＡＭ１０５上にＪＰＥＧデータ用のメモリ領域と再縮小データ用の領域を確保する。そして記録媒体１０３に蓄積されているＪＰＥＧファイルを読み出し、ＤＲＡＭ１０５上のポインタＰａから順に書き込むことによってＪＰＥＧデータ領域に転送する。そしてＤＭＡＣ１０７はＰａから順次データをＪＰＥＧデータを読み出し伸張回路１０８へ出力する。
【００４４】
伸張回路１０８は順次伸張を行い、伸張データをブロックラスタ変換回路１０９へブロックスキャンで出力する。ブロックラスタ変換回路１０９はＨａ′×８ワード単位でブロックラスタ変換を行うので、Ｈａ′＝２５６であるから１６ＭＣＵ分伸張データが入力されたなら、順次ラスタスキャンに変換して出力していく。１６ＭＣＵ分の伸張ラスタスキャンデータは、２５６×８ワード、すなわち１ライン２５６ピクセルの８ラインのデータとなる。
【００４５】
ラスタスキャンに変換された画像データは水平縮小回路１１１に順次入力され、水平縮小処理される。ここで１ラインは２５６×４７／１２８＝９４ピクセルに縮小され、９４ピクセル×８ラインに変換されて垂直縮小回路１１３に入力される。垂直縮小回路１１３では前述の図６、７のフローチャートに従って処理を行う。ここで、ＡおよびＢは９４、Ｌは８、Ｄは８に設定されているので、アドレス発生は９４×８の矩形画像データに対して０から９３の繰り返しを８回行って垂直縮小処理し、９４×３の矩形画像データをラスタスキャンで順次出力する。２次元ＤＭＡＣ１１２は、９４×３の矩形画像データをＰｂを左上の角とする９４×３の矩形領域に転送する。これで１分割矩形領域の処理が終了する。
【００４６】
そして次の矩形領域の処理を行うため２次元ＤＭＡＣ１１２のスタートポインタＰ１を図１０のＰｃに再設定する。Ｍ、Ｎ、Ｊは変更の必要はない。また、ＰｃはＰｂ＋Ｍによって２次元ＤＭＡＣ１１２自身で再設定することもできる。２回目の矩形処理では、１回目と同様にブロックラスタ変換回路１０９から２５６ピクセル×８ラインの矩形画像データが出力され、水平縮小回路１１１から９４ピクセル×８ラインの矩形画像データが出力される。
【００４７】
垂直縮小回路１１３では、９４から１８７のアドレス発生を８回繰り返して９４×３の矩形画像データを出力し、２次元ＤＭＡＣ１１２によってＰｃを左上の角とする９４×３の矩形領域に転送されて２回目の処理が終了する。以後同様にして８回目の処理まで終了すると、元画像での２０４８ピクセル×８ライン、縮小画像にして７５２×２ラインの処理が終了する。
【００４８】
このとき、位相記憶回路５０７の位相情報、ｕ、ｖ、ｋは、ｕ＝９、ｖ＝３、ｋ＝３／７が位相記憶回路５０７にストアされ、次回の処理ではこの位相情報が最初にロードされて垂直縮小処理を行う。またこのとき、バッファメモリ１１４には元画像の８ライン目が水平７５２ピクセルに縮小されて蓄積されており、次回の垂直縮小処理に使用される。
【００４９】
次に２次元ＤＭＡＣ１１２のスタートポインタＰ１を図１０のＰｄに、Ｎを２に再設定する。ＰｄはＰｂ＋（Ｊ＋Ｍ）×Ｎによって２次元ＤＭＡＣ１１２自身で再設定することもできる。そして９回目の処理では、１回目と同様にブロックラスタ変換回路１０９から２５６ピクセル×８ラインの矩形画像データが出力され、水平縮小回路１１１から９４ピクセル×８ラインの矩形画像データが出力される。垂直縮小回路１１３では、０から９３のアドレス発生を８回繰り返して９４×２の矩形画像データを出力し、２次元ＤＭＡＣ１１２によってＰｄを左上の角とする９４×２の矩形領域に転送されて９回目の処理が終了する。
【００５０】
以後同様の処理を繰り返すことによって、元画像を水平８分割、垂直１９２分割して処理することができ、全再生縮小画像データ７５２ピクセル×４８９ラインを得る。４８９−４８５の４ラインは誤差であるので、上下２ラインを削除するもしくは下４ライン分の処理を行わない等して調整すればよい。
【００５１】
全再生縮小画像データが準備できたら、ＤＭＡＣ１１５のスタートポインタを図１０のＰｂに、水平ピクセル数を７５２に、垂直ライン数を２４３に、オフセットをＤＭＡＣ１１２に設定したＪ×２＋７５２に設定し、再生回路１１６へ１フィールド分の画像データを転送する。再生回路１１６は画像データに対して変調、同期信号の付加、ＤＡコンバート等をしてビデオ信号を生成する。
【００５２】
また、次のＴＶフィールドでは、スタートポインタをＰｂの直下のポインタに、垂直ライン数を２４２に再設定し、再生回路１１６へ１フィールド分の画像データを転送する。以後２フィールドのＤＭＡ転送を繰り返す。以上の動作によって２０４８ピクセル×１５３６ラインのＪＰＥＧ伸張データに対して４：３縦横比のままフル画面のビデオ信号を生成し再生することができる。
【００５３】
また、ブロックラスタ変換器１０９の水平方向の処理単位Ｈａ′をＨａとして処理することもできる。すなわち、水平方向の縮小率４７／１２８を１１８／３２０と近似する。そしてＨａ′＝３２０、ライン数レジスタ５０１を８（ＹＵＶ４２２の場合）ピクセル数Ａレジスタ５０２を１１８に、ピクセル数Ｂレジスタ５０３を４７に設定する。但し、画像の右端の分割矩形領域を処理するときには、Ｈａ′＝１２８に再設定される。
【００５４】
また、分割レジスタ５０４を７に設定し、位相記憶回路５０７の初期位相情報、ｕ、ｖ、ｋはすべて０にリセットされる。また、２次元ＤＭＡＣ１１２の設定レジスタＭはピクセル数レジスタ５０２等と同じ１１８に、Ｎは３に設定される。但し、Ｍは画像の右端の分割矩形領域を処理するときには４７に、Ｎは処理の進行によって適宜２もしくは３に再設定される。また、スタートポインタＰ１は図１０のＰｂに、オフセットＪは適宜設定される。
【００５５】
以上の設定で前述の分割処理と同様の処理を行うことによって、元画像を水平７分割、垂直１９２分割して処理することができ、全再生縮小画像データ７５６ピクセル×４８９ラインを得る。但し、バッファメモリ１１４の容量Ｈｂは７５６以上必要となる。また、水平方向の誤差４ピクセルと垂直方向の誤差４ラインは縮小処理後に調整すればよい。
【００５６】
また、水平縮小回路１１１をわずかに変更することで水平拡大縮小回路を実現することができる。図１１は水平方向に４／３倍拡大する処理の概念図である。図１１においてブロックラスタ変換が矩形領域Ａと矩形領域Ｂに分割されて行むれる時、矩形領域Ａ′と矩形領域Ｂ′はその拡大処理後の分割を表している。矩形領域Ｂ′の三角で示された画素は、矩形領域Ａおよび矩形領域Ｂの両方を参照しなければ補間することができない。従って、矩形領域Ａの白丸で示される画素の値とその時の補間比率Ｋｈを矩形領域Ｂを処理するときまで記憶しておく必要がある。
【００５７】
図１２は水平拡大縮小回路の詳細図である。図１２において、１２０３は線形補間回路であり、その動作は図４のフローチャートと同一である。但し、拡大の場合はＩｈは必ず０になる。１２０１および１２０２はＦＦである。１２０６は１：８のセレクタ、１２０８は８：１のセレクタ、１２０７はラッチであり、これらによりデータ記憶回路１２０９を構成する。１２０４は通常のデータフローとデータ記憶回路１２０９からのデータロードとを切り替えるセレクタ、１２０５は線形補間回路１２０３の補間比率Ｋｈのロード、ストアを行う位相記憶回路である。
【００５８】
図１１の白丸のデータをセレクタ１２０６をコントロールすることにより、ラッチ１２０７に順次蓄積し、また最下位ラインの白丸のときのＫｈを位相記憶回路１２０５にストアし、矩形領域Ｂのそれぞれのラインの先頭でＫｈを線形補間回路１２０３に対してロードし、セレクタ１２０４でデータ記憶回路１２０９側を選択し、セレクタ１２０８を適宜選択することによって白丸のデータをロードし水平拡大処理を行うことができる。
【００５９】
また、バッファメモリ１１４の容量を倍にすることで、垂直拡大縮小回路を実現することができる。図１４は垂直拡大縮小回路の詳細図である。図１４において、１４０８および１４０９はＨｂワードのラインメモリであり、その他は、図５の回路と同一構成である。また、アドレス発生回路１４０５の動作は図７のフローチャートと、線形補間回路１４０６の動作は図６のフローチャートと同じである。但し、拡大の場合はＩｖは必ず０になり、ライン数レジスタ１４０１のＬは入力のライン数ではなく出力のライン数に設定される。また、入力は片方のラインメモリにライトされるだけで、線形補間回路１４０６にはラインメモリのリードデータだけが入力される。また、ラインメモリ１４０８と１４０９はＨＲＳＴによってスワップされる。その他の動作は垂直縮小回路１１３と同様である。
【００６０】
図１３は垂直方向に５／２倍拡大する処理の概念図である。例えば出力の第２ラインおよび第３ラインはどちらも入力の第１ラインおよび第２ラインから補間される。従って、垂直の拡大処理を行いラスタ出力するためには、入力のラインバッファを２ライン分設ける必要がある。アドレス発生回路１４０５は、そのような時に第３入力ラインのバッファメモリ１４０８への書き込みディセーブルし、２つのラインメモリからのリードのみ行う。従って、図１３の場合、アドレスのスキャンを６回繰り返すことにより、垂直拡大処理を実現することができる。
【００６１】
また、拡大縮小回路の前段にＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）を挿入することによって、エイリアスの少ない、良好な縮小、拡大画像を得ることができる。図１５は水平ＬＰＦ回路の例である。図１５において１５０３および１５０４はＦＦ、１５０１および１５０２はスイッチ、１５０５、１５０６はＬＰＦの特性を決定するα、βのレジスタ、１５０７、１５０８は乗算器、１５０９、１５１０は加算器である。α、βの設定によってフィルタ係数［１２１］、［１１１］、［１０１］等のフィルタを実現することが可能である。
【００６２】
レジスタ１５０５および１５０６、乗算器１５０７および１５０８はシフト加算等の組み合わせで構成することもできる。例えば、α＝０．５、β＝０．２５とすると、出力は
０．２５×Ｐi-1 ＋０．５×Ｐi ＋０．２５×Ｐi+1 
となり、フィルタ係数［１／４、１／２、１／４］のフィルタとなる。
【００６３】
１５１１および１５１２はデータ記憶回路である。データ記憶回路１５１２は、データ記憶回路１２０９と同様に分割矩形領域の境界において右端の８つのデータを、データ記憶回路１５１１は右端の１つ手前の８つのデータを蓄積し、右隣りの矩形領域の処理を行う時に各ラインの最初にスイッチ１５０１および１５０２によってロードする。以上の動作によって分割矩形領域の境界においても出力が不連続にならずに帯域制限することができる。
【００６４】
図１６は垂直ＬＰＦ回路の例である。１６０４はアドレス発生回路、１６０１はライン数レジスタ、１６０２、１６０３はピクセル数レジスタであり、図５のそれぞれの回路と同一のものである。１６０５、１６０６はＬＰＦの特性を決定するα、βのレジスタであり、１６０７、１６０８は乗算器、１６０９、１６１０は加算器である。α、βの設定によってフィルタ係数［１２１］、［１１１］、［１０１］等のフィルタを実現することが可能である。レジスタ１６０５および１６０６、乗算器１６０７および１６０８はシフト加算等の組み合わせで構成することもできる。
【００６５】
１６１１、１６１２はバッファメモリ１１４に相当するバッファメモリであり、先に述べたように合わせてＨｂ×２ワードの容量、すなわち水平Ｈｂピクセル２ライン分のディレイラインとなる。バッファメモリ１６１１に蓄積されたデータは、アドレス発生回路１６０４によって生成されたアドレスのデータがリードされ画像データＰｉ、ｕ−１となり、その直後同アドレスに対して入力データＰｉ、ｕ−１がライトされる。
【００６６】
また、バッファメモリ１６１２に蓄積されたデータは、アドレス発生回路１６０４によって生成されたアドレスのデータがリードされ画像データＰｉ、ｕ−１となる。例えば、α＝０．５、β＝０．２５とすると、出力は
０．２５×Ｐi 、 u-1 ＋０．５×Ｐi 、 u ＋０．２５×Ｐi 、 u+1 
となり、フィルタ係数［１／４、１／２、１／４］のフィルタとなる。
【００６７】
また、アドレス発生回路１６０４においてステート７０５に相当するＨＲＳＴが発生したならば、バッファメモリ１６１１と１６１２をスワップしてデータチャネルを切り替える。また、スワップすることにより、次のラインにおいても同様のデータフローで同一係数のフィルタ処理を行うことができる。
なお、本実施の形態においては、補間方法は線形補間を用いて説明したが、キュービック補間法を用いてもよい。
【００６８】
次に第２の実施の形態を説明する。
図１７は本発明の第２の実施の形態を示す。図１７において、１７０１はシステム全体をコントロールするＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）、１７０２はＣＰＵのためのインタフェース回路、１７０３はメモリカード等の記録媒体、１７０４は記録媒体１７０３のためのインタフェース回路、１７０５は、画像データを記憶するためのＤＲＡＭ、１７０６はシステムのシーケンシャルな制御やバスアービトレーション等のコントロールを司るシステムコントローラである。
【００６９】
１７０８はＪＰＥＧデータをブロック単位で伸張する公知の伸張回路、１７０７はＤＲＡＭ１７０５上のデータを伸張回路１７０８へ転送するためのダイレクトメモリアクセスコントローラ（以下ＤＭＡＣ）、１７０９は伸張回路１７０８によって伸張されたブロックスキャンの画像データをラスタスキャン画像データに変換するためのブロックラスタ変換回路、１７１０はブロックラスタ変換用のバッファメモリで、Ｈａ×８ワードの容量を持つ。従って、ブロックラスタ変換回路１７０９は、水平ピクセル１１ａまでのブロックスキャンデータを一度にラスタデータに変換することができる。
【００７０】
１７１１は垂直方向に任意の整数比で間引きすることのできる垂直間引き回路、１７１２は水平方向に線形補間等によって任意の変倍率で変倍することのできる水平変倍回路であり、動作は図４のフローチャートと同一である。１７１３はＤＲＡＭ１７０５に２次元的にＤＭＡ転送するためのＤＭＡであり、図１のＤＭＡＣ１１２と同様の動作をする。１７１５は線形補間等によって水平方向に変倍する水平変倍回路１１３であり、動作は図４のフローチャートと同一である。
【００７１】
１７１７は線形補間等によって垂直方向に変倍する垂直変倍回路であり、図１の垂直縮小回路１１３と類似している。但し、分割処理には対応しなくてもよいので、図５のピクセル数レジスタ５０３、分割数レジスタ５０４、および位相記憶回路５０７は必要ない。１７１６は垂直変倍回路１７１７のためのバッファメモリであり、Ｈｂワードの容量、すなわち水平Ｈｂピクセル１ライン分のディレイラインとなる。１７１８は垂直変倍回路１７１７の出力をＤＲＡＭ１７０５に転送するためのＤＭＡＣである。１７１９はＫＲＡＭ１７０５の上の画像データを再生回路１７２０に転送するためのＤＭＡＣである。１７２０は画像データに対して変調、同期信号の付加、ＤＡ変換等をしてビデオ信号を生成する再生回路である。また１７００はＣＰＵ１７０１のプログラムを記憶するＲＯＭであり、図１のＲＯＭ１００と同様に構成される。
【００７２】
図１８は、第２の実施の形態の動作概念図である。次に図１８と共に伸張再生動作について説明する。ＪＰＥＧ圧縮ファイルの元画像サイズの縦横比が４：３、水平２０４８ピクセル、垂直１５３６ピクセルで、ＹＵＶ４２２の画像データを、７２４×４８５に縮小する場合で、バッファメモリ１７１０の水平方向の容量Ｈａ＝３２０、および１７１４の容量Ｈｂ＝７５２とする時について考える。また、ブロックラスタ変換回路１０９の水平方向の処理単位Ｈａ′を３２０に、垂直間引き回路１７１１の間引き率を１／３に、水平変倍回路１７１２の変倍率を３／８に、水平変倍回路１７１５の変倍率を４７／４８に、垂直変倍回路１７１７の変倍率を９７／１０２に設定する。
【００７３】
まず、ＣＰＵ１７０１はＤＲＡＭ１７０５上にＪＰＥＧデータ用のメモリ領域と再生縮小データの領域確保する。また、テンポラリデータ領域は処理の進行に合わせて適宜確保および開放を行う。そして記録媒体１７０３に蓄積されているＪＰＥＧファイルを読み出し、ＤＲＡＭ１７０５上のポインタＰａから順に書き込むことによってＪＰＥＧデータ領域に転送する。そしてＤＭＡＣ１７０７はＰａから順次データをＪＰＥＧデータを読み出し伸縮回路１７０８へ出力する。伸縮回路１７０８は順次伸縮を行い、伸縮データをブロックラスタ変換回路１７０９へブロックスキャンで出力する。
【００７４】
ブロックラスタ変換回路１７０９は３２０×８ワード単位でプロックラスタ変換を行い、垂直間引き回路１７１１に３２０ピクセル×８ラインの矩形領域のラスタスキャン画像データを出力する。垂直間引き回路１７１１は、仮想的な全伸張画像における垂直方向の位相を考慮して、垂直８ラインに対して１／３の間引きになるように２もしくは３ラインに適宜間引いて水平変倍回路１７１２へ出力する。水平変倍回路１７１２は、水平３２０ピクセルを３／８に縮小し、１２０ピクセル×２（もしくは３）ラインの縮小画像データをＤＭＡＣ１７１３へ出力する。
【００７５】
ＤＭＡＣ１７１３は、１２０ピクセル×２（もしくは３）ラインの縮小画像データをテンポラリデータ領域に対して２次元ＤＭＡを転送する。テンポラリデータ領域は、７６８ピクセル×３ライン×２個のダブルバッファで確保されており、７６８×３ラインの１つのバッファに対する全転送が終了したならば、そのバッファ領域のデータは、ＤＭＡＣ１７１４によって２次元的に読み出され、水平変倍回路１７１５に転送される。水平変倍回路１７１５は、１ライン７６８ピクセルを４７／４８に縮小し、７５２ピクセルとして垂直変倍回路１７１７へ出力する。垂直変倍回路１７１７は垂直方向に９７／１０２に縮小してＤＭＡＣ１７１８へ出力する。ＤＭＡＣ１７１８はポインタＰｄから順次縮小画像データをＤＭＡ転送する。これは２次元ＤＭＡである必要はない。
【００７６】
全伸張および縮小処理が終了すると、７５２×４８７の再生縮小データが得られる。垂直方向の誤差２ラインは上下１ラインを削除する。もしくは下２ライン分の処理を行わない等して調整する。ＤＭＡＣ１７１９はポインタＰｄからＴＶフィールド毎に順次画像データを２次元ＤＭＡ転送し再生回路１７２０へ出力する。再生回路１１６は画像データに対して変調、周期の信号の付加、ＤＡコンバート等をしてビデオ信号を生成する。以上の動作によって２０４８ピクセル×１５３６ラインのＪＰＥＧ伸張データに対して４：３縦横比のままフル画面のビデオ信号を生成し再生することができる。
【００７７】
なお、テンポラリーデータ領域を７６８ピクセル×８ライン×２個とすれば、垂直間引き回路１７１１は省略することができる。その場合垂直変倍回路１７１７の変倍率は７／２２に設定する。また、上述の動作は縮小について説明したが、ＤＭＡＣ１７１４によって１ラインの転送を何回か繰り返す制御を行うことにより、１ライン分のバッファメモリ１７１６だけで垂直拡大処理を行うことが可能である。
【００７８】
また、水平の拡大は、水辺変倍回路１７１２では行わず、水平変倍回路１７１５で行うことによってパフォーマンスが良くなる。このとき分割処理は行わないので、水平変倍回路１７１５に位相記憶回路、データ記憶回路等は必要ない。また、本実施の形態においては、変倍回路の前段のＬＰＦ回路は省略したが、ＬＰＦ回路を挿入することにより、エイリアスの少ないより良好な画像を得ることができる。また補間方法は線形補間を用いて説明したが、キュービック補間法を用いてもよい。
【００７９】
次に、第３の実施の形態を説明する。
図１９は本発明の第２の実施の形態を示す。この図１９は第２の実施の形態の図１７とほぼ同様の構成となっており、１９２１から１９２４までの４つのスイッチが追加されたところだけが異なっている。
【００８０】
垂直間引き回路１９１１と水平変倍回路１９１２を第１の変倍回路、水平変倍回路１９１５と垂直変倍回路１９１７を第２の変倍回路とするとき、スイッチ１９２１は第２の変倍回路の入力を選択するスイッチであり、ＤＭＡＣ１９１４の出力とブロックラスタ変換回路１９０９の出力とを切り替えることができる。また、スイッチ１９２２〜１９２４により水平変倍回路１９１５と垂直変倍回路１９１７の順番を切り替えることができる。すなわち、スイッチ１９２２〜１９２４をすべて１に接続すると、水平変倍回路１９１５→垂直変倍回路１９１７の順番に、すべて２に接続すると、垂直変倍回路１９１７→水平変倍回路１９１５の順番で処理が行われる。
【００８１】
次に、本実施の形態の動作について、ＩＰＥＧ圧縮ファイルの元画像サイズの縦横比が４：３、水平３２０ピクセル、垂直２４０ピクセルで、ＹＵＶ４２２の画像データを、７５２×４８５に拡大する場合で、バッファメモリ１９１０の水平方向の容量Ｈａ＝３２０、および１９１４の容量Ｈｂ＝６４０とする時を説明する。この場合、Ｈａが元画像の水平画像サイズと等しいので、水平分離処理を行う必要はない。従って、スイッチ１９２１を１に、スイッチ１９２２から１９２４をすべて２に接続し、ブロックラスタ変換回路１９０９→垂直変倍回路１９１７→水平変倍回路１９１５→ＤＭＡＣ１９１８→ＤＭＡＣ１９０５のデータフローで処理を行う。
【００８２】
まず、垂直変倍回路１９１７はバッファメモリ１９１６を図１４のように３２０ピクセル×２個のラインメモリとしてコンフィグレーションする。但し、分割処理は行わないので、図１４のようなピクセル数Ｂレジスタ１４０３、分割数レジスタ１４０４、位相記憶回路１４０７等は必要ない。そして、垂直変倍回路１９１７の変倍率を９７／４８に、水平変倍回路１９１５の変倍率を４７／２０に設定し、伸張変倍処理を行うことにより、水平は３２０×４７／２０＝７５２、垂直は２４０×９７／４８＝４８５に拡大され、図１８のテンポラリデータ領域を使用することなく、７５２×４８５の再生拡大データを得ることができる。
【００８３】
なお、本実施の形態においては、垂直変倍回路１９１７に２ラインのラインメモリを持たせることによって拡大処理を実現したが、ブロックラスタ変換回路１９０９からの１ラインの出力を複数回繰り返すように制御することによっても垂直拡大処理を実現することができる。また変倍回路の前段のＬＰＦ回路は省略したが、ＬＰＦ回路を挿入することにより、エイリアスの少ないより良好な画像を得ることができる。さらに補間方法は線形補間を用いて説明したが、キュービック補間法を用いてもよい。
【００８４】
【発明の効果】
以上説明したように、本発明によればブロックラスタ変換した画像データを変倍することにより、少量のメモリ容量で変換、変倍を行って表示等に適した画像データを得ることができる。
また、任意の画像サイズのＪＰＥＧ圧縮データを少量のメモリで高速に、伸張変換、変倍することができる、また  ＤＲＡＭ等の蓄積手段へのアクセスが減少するので低消費電力化をはかることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すブロック図である。
【図２】水平縮小回路のブロック図である。
【図３】縮小処理の概念を示す構成図である。
【図４】水平縮小処理の動作フローチャートである。
【図５】垂直縮小回路のブロック図である。
【図６】垂直縮小処理の動作フローチャートである。
【図７】アドレス発生回路の動作フローチャートである。
【図８】２次元ＤＡＭデータ転送の概念を示す構成図である。
【図９】２次元ＤＭＡＣの動作フローチャートである。
【図１０】システムの動作例の構成図である。
【図１１】分割処理における水平拡大の概念を示す構成図である。
【図１２】水平拡大縮小回路のブロック図である。
【図１３】分割処理における垂直拡大の概念を示す構成図である。
【図１４】垂直拡大縮小回路のブロック図である。
【図１５】水平ＬＰＦ回路のブロック図である。
【図１６】垂直ＬＰＦ回路のブロック図である。
【図１７】第２の実施の形態を示すブロック図である。
【図１８】第２の実施の形態の動作の概念を示す構成図である。
【図１９】第３の実施の形態を示すブロック図である。
【図２０】従来の画像処理装置のブロック図である。
【図２１】従来の動作を概念的に示す構成図である。
【符号の説明】
１００、１７００、１９００  ＲＯＭ
１０１、１７０１、１９０１  ＣＰＵ
１０５、１７０５、１９０５  ＤＲＡＭ
１０６  システムコントローラ
１０８、１７０８、１９０８  伸縮回路
１０９、１７０９、１９０９  ブロックラスタ変換回路
１１０、１７１０、１９１０  ブロックラスタ変換回路用バッファメモリ
１１１  水平縮小回路
１１３  垂直縮小回路
１１４  垂直縮小回路用バッファメモリ
１７１１、１９１１  垂直間引き回路
１７１２、１７１５、１９１２、１９１５  水平変倍回路
１７１７、１９１７  垂直変倍回路
１７１６、１９１６  垂直変倍用バッファメモリ
【図１】
0004280319.tif 000002
【図２】
0004280319.tif 000003
【図３】
0004280319.tif 000004
【図４】
0004280319.tif 000005
【図５】
0004280319.tif 000006
【図６】
0004280319.tif 000007
【図７】
0004280319.tif 000008
【図８】
0004280319.tif 000009
【図９】
0004280319.tif 000010
【図１０】
0004280319.tif 000011
【図１１】
0004280319.tif 000012
【図１２】
0004280319.tif 000013
【図１３】
0004280319.tif 000014
【図１４】
0004280319.tif 000015
【図１５】
0004280319.tif 000016
【図１６】
0004280319.tif 000017
【図１７】
0004280319.tif 000018
【図１８】
0004280319.tif 000019
【図１９】
0004280319.tif 000020
【図２０】
0004280319.tif 000021
【図２１】
0004280319.tif 000022