(57)【特許請求の範囲】
【請求項１】
半導体基板にフィールド酸化膜により囲まれた帯状領域を形成し、帯状領域の長さ方向の一方にソースを形成し、帯状領域の長さ方向の他方にドレインを形成し、ソースとドレイン間に幅が一定であるチャネル領域を形成し、チャネル領域の上方に帯状領域を横断するように半導体基板から絶縁した浮遊ゲート電極を設け、浮遊ゲート電極の上方に浮遊ゲート電極と絶縁された制御ゲート電極を設けてなる不揮発性半導体記憶装置において、上記帯状領域をドレイン形成側がソース形成側よりも面積が大きい非対称形状とし、上記フィールド酸化膜と上記浮遊ゲート電極および上記制御ゲート電極をマスクとして不純物注入することにより、上記ドレインの浮遊ゲート電極とオーバーラップするドレインオーバーラップ部と、上記ソースの浮遊ゲート電極とオーバーラップするソースオーバーラップ部とを、ドレインオーバーラップ部の面積がソースオーバーラップ部の面積よりも大きくかつオーバーラップ長が等しくなるように同時に形成して浮遊ゲート電極とドレインとのオーバーラップ部の静電容量と、浮遊ゲート電極とソースとのオーバーラップ部の静電容量とがアンバランスになるようにしたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、上記帯状領域には、上記ドレインオーバーラップ部位置に拡幅部を設けた不揮発性半導体記憶装置。
【請求項３】
請求項２記載の不揮発性半導体記憶装置において、上記拡幅部を、上記ドレインの先端よりも後退した位置に形成した不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置における、データ書き込み時の信頼性の向上に関する。
【０００２】
【従来の技術】
図５に不揮発性半導体記憶装置のメモリセルのパターンレイアウトを示す。メモリセルはＭＯＳ型トランジスタ（以下、ｎＭＯＳとして説明する）の構造を有し、半導体基板６０の、フィールド酸化膜６１で挟まれた等幅帯状の領域６２が図の前後方向に形成され、帯状領域６２にはソース６３およびドレイン６４が形成されている。ソース６３とドレイン６４の間に形成されたチャネル領域６５の上方には帯状領域６１を横断するように浮遊ゲート電極６６が形成され、その上方には制御ゲート電極６７が形成される。ソース６３およびドレイン６４は、浮遊ゲート電極６６および制御ゲート電極６７の形成後に、これらとフィールド酸化膜６１をマスクとして帯状領域６２への不純物注入により形成される。ソース６３およびドレイン６４は、横方向の拡散等により、対称に、浮遊ゲート電極６６とオーバーラップする部分（ソースオーバーラップ部６３１、ドレインオーバーラップ部６４１）を有している。
【０００３】
メモリセルは、選択トランジスタのドレイン６４への電圧印加と、制御ゲート電極６７への電圧印加とを行うと、浮遊ゲート電極６６のチャージ電荷の有無により電流が高低の二値をとり二値データとして読みだされる。
【０００４】
データの書き込みは、ドレイン６４、制御ゲート電極６７への高電圧印加により、ドレイン６４付近でホットキャリアを発生せしめ、これを浮遊ゲート電極６６へ注入することで行う。また、データの消去は、ソース６３を高電位にして浮遊ゲート電極６６とソースオーバーラップ部６３１の間の電界によりチャージ電荷をソースオーバーラップ部６３１へと引き抜き放電する。
【０００５】
【発明が解決しようとする課題】
ところで、選択トランジスタは、ドレイン６４と導通するビット線と、制御ゲート電極（ワード線）６７により指定される。しかし、指定されたメモリセルでなくとも、同じビット線でドレイン６４が接続されたメモリセルにはドレイン６４に高電圧が印加され、ドレイン６４が高電位となる。この結果、浮遊ゲート電極６６とドレインオーバーラップ部６４１の間の電界により、浮遊ゲート電極６６のチャージ電荷がドレインオーバーラップ部６４１へと引っ張られ、放電してしまう（ドレインディスターブ現象）。
【０００６】
つまり、データの消去は、ソースオーバーラップ部６３１と浮遊ゲート電極６６の間の電界を利用するのに対し、ドレインディスターブ現象は、ドレインオーバーラップ部６４１と浮遊ゲート電極６６の間の電界が原因となって生じる。したがって、従来、ドレインディスターブ現象を防止するべく、浮遊ゲート電極６６と半導体基板６０の間に介設されるトンネル酸化膜の厚さの変更等、種々の対策がとられてきたが、データの消去性能の確保と両立させるのが困難であった。
【０００７】
本発明は上記実情に鑑みなされたもので、消去性能に影響を与えることなくドレインディスターブ現象を防止することのできる不揮発性半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載の発明では、不揮発性半導体記憶装置は、ソースとドレイン間に幅が一定であるチャネル領域を形成し、半導体基板にフィールド酸化膜により囲まれた帯状領域を形成し、帯状領域の長さ方向の一方にソースを形成し、帯状領域の長さ方向の他方にドレインを形成し、ソースとドレイン間にチャネル領域を形成し、チャネル領域の上方に帯状領域を横断するように半導体基板から絶縁した浮遊ゲート電極を設け、浮遊ゲート電極の上方に浮遊ゲート電極と絶縁された制御ゲート電極を設けてなり、帯状領域をドレイン形成側がソース形成側よりも面積が大きい非対称形状とし、フィールド酸化膜と浮遊ゲート電極および制御ゲート電極をマスクとして不純物注入することにより、ドレインの浮遊ゲート電極とオーバーラップするドレインオーバーラップ部と、ソースの浮遊ゲート電極とオーバーラップするソースオーバーラップ部とを、ドレインオーバーラップ部の面積がソースオーバーラップ部の面積よりも大きくかつオーバーラップ長が等しくなるように同時に形成して浮遊ゲート電極とドレインとのオーバーラップ部の静電容量と、浮遊ゲート電極とソースとのオーバーラップ部の静電容量とがアンバランスになるようにする。
【０００９】
かかる静電容量のアンバランスにより、ドレインオーバーラップ部と浮遊ゲート電極の間における電界強度を弱くし、ソースオーバーラップ部と浮遊ゲート電極の間における電界強度を強くすることができる。したがって、データ消去性能を損なうことなく、ドレインディスターブ現象を抑制することができる。
【００１０】
請求項２記載の発明では、上記帯状領域には、上記ドレインオーバーラップ部位置に拡幅部を設ける。
【００１１】
拡幅部により拡がる幅に応じてドレインオーバーラップ部の面積を大きくすることができる。帯状領域パターンの変更だけで済むので、実施が容易である。
【００１２】
請求項３記載の発明では、上記拡幅部を、上記チャネル領域との境界である上記ドレインの先端よりも後退した位置に形成する。
【００１３】
帯状領域の拡幅部の端部は、幅が変わる折れ曲がり形状をしているから、パターン転写時に寸法がばらつきやすい。かかる端部を含まないでチャネル領域を画成するから、チャネル領域の面積ばらつきが抑えられ、トランジスタ特性が均一となる。
【００１４】
【発明の実施の形態】
図１に、本発明の不揮発性半導体記憶装置のメモリセルのパターンレイアウトを示す。図２に図１のＡ−Ａ線に沿う断面を示す。図３に図１のＢ−Ｂ線に沿う断面を示す。不揮発性半導体記憶装置は、上記図１〜図３に示すメモリセルが図１の前後方向および左右方向に枡目状に多数配列されて構成される。
【００１５】
メモリセルはＭＯＳ型のトランジスタ構造を有するもので、半導体基板たるシリコン基板１には、フィールド酸化膜２０により囲まれたＴ字状の領域１０が形成してある。Ｔ字状領域１０の図１の前後方向に形成された帯状領域１０ａは、図１の奥側部分が幅広に形成され、拡幅部１０１としてある。Ｔ字状領域１０には、拡幅部１０１のやや手前側の部分を除き、シリコン基板１と逆の導電型の不純物領域１１，１２が形成され、ソース１１およびドレイン１２としてある（例えば、シリコン基板１０がｐで、ソース１１およびドレイン１２がｎとしてｎＭＯＳを構成する）。ソース１１とドレイン１２間には図１の前後方向にチャネル領域１ａが形成される。
【００１６】
ソース１１の、図１の左右方向に延びる帯状部１１ａは、図１の左右方向に配列されたメモリセルに共通のソース線１１ａである。
【００１７】
チャネル領域１ａの上方には、帯状領域１０ａを横断するように浮遊ゲート電極たるポリシリコン膜でなるフローティングゲート３１が形成してあり、薄いトンネル酸化膜２１によりシリコン基板１と絶縁されている。フローティングゲート３１は側縁部がフィールド酸化膜２０上に形成される（図３）。フローティングゲート３１の上方には、制御ゲート電極たるポリシリコン膜でなるコントロールゲート３２が帯状領域１０ａを横断するように形成してある。コントロールゲート３２は、図１の左右方向に配列されたメモリセルに共通であり、該メモリセルのフローティングゲート３１を共通に覆っている。コントロールゲート３２は層間酸化膜２２によりフローティングゲート３１と絶縁されている。これらフローティングゲート３１およびコントロールゲート３２（以下、単にゲート３１，３２）等の側面にはスペーサ２３が形成してある。なお、５は、フローティングゲート３１形成用のポリシリコン膜形成後に、ポリシリコン膜非形成の領域をつくるためのフローティングゲート抜き部である。
【００１８】
このゲート３１，３２は、フィールド酸化膜２０とともに、上記ソース１１およびドレイン１２形成時の不純物注入に対するマスクとなり、ソース１１およびドレイン１２がセルフアラインで形成される。ソース１１にはゲート３１，３２とオーバーラップする部分（ソースオーバーラップ部）１１１ができ、ドレイン１２にはゲート３１，３２とオーバーラップする部分（ドレインオーバーラップ部）１２１ができる。これは、注入された不純物が熱処理において横方向に拡散することや不純物注入に斜め方向インプラを用いることによる。したがって、ソース１１とドレイン１２とで、オーバーラップ長は実質的に等しい。
【００１９】
次に、ソースオーバーラップ部１１１、ドレインオーバーラップ部１２１の幅について説明する。帯状領域１０ａはソース１１およびドレイン１２の平面形状を規定するが、その拡幅部１０１はゲート３１，３２とオーバーラップし、拡幅部１０１のチャネル領域１ａ側の端部がチャネル領域１ａとの境界であるドレイン１２の先端よりも後退した位置となるようにレイアウトしてある。
【００２０】
しかして、帯状領域１０ａの拡幅部１０１がドレインオーバーラップ部１２１にかかっている分、ドレインオーバーラップ部１２１は幅広となって、ドレインオーバーラップ部１２１の面積（図１視における面積）の方がソースオーバーラップ部１１１の面積よりも大きい。
【００２１】
また、ドレインオーバーラップ部１２１の先端部は、チャネル領域１ａをはさんで対向するソースオーバーラップ部１１１と同じ幅となり、チャネル領域１ａは平面形状が単純な矩形となる。これにより次の効果を奏する。拡幅部１０１の上記端部は、幅が変わる折れ曲がり形状をしているから、パターン転写時に寸法がばらつきやすい。かかる端部を含まないでチャネル領域１ａを画成するから、チャネル領域１ａの面積ばらつきが抑えられ、トランジスタ特性を均一にすることができる。
【００２２】
ゲート３１，３２等により凸部が形成されたシリコン基板１上には絶縁膜２４が堆積せしめてあり、その表面には、図示しないビット線が図１の前後方向に形成してある。ビット線は図１の前後方向に１列に配列されたメモリセルに共通に設けられ、絶縁膜２４を貫通するコンタクトホール４において各メモリセルのドレイン１２と導通している。
【００２３】
本不揮発性半導体記憶装置の作動について説明する。書き込みは上記ビット線およびソース線を介して選択トランジスタのソース１１とドレイン１２間に高電圧（例えば６Ｖ）を印加し、コントロールゲート（ワード線）３２に、ドレイン１２電位よりも高くなるように高電圧（例えば１２Ｖ）を印加し、ドレイン１２付近でホットキャリアたるホットエレクトロンを発生せしめてこれをフローティングゲート３１に注入する。しかして読み出し時には、フローティングゲート３１にチャージされた電荷による当該メモリセルのしきい値電圧の上昇でトランジスタオフを保持しデータは「１」として認識される。
【００２４】
上記書き込み時に、選択トランジスタと同じビット線にドレイン１２が接続された他のメモリセルのトランジスタの作動について説明する。ドレイン１２が高電位になると、フローティングゲート３１とドレイン１２間に印加される電圧に比例した強度のトンネル酸化膜２１における電界により、フローティングゲート３１のチャージ電荷がドレイン１２側へ吸引される。この印加電圧Ｖは容量カップリング比により決まるが、簡単にはコントロールゲート３２とフローティングゲート３１とのオーバーラップ部の静電容量Ｃ1 およびフローティングゲート３１とドレイン１２１とのオーバーラップ部の静電容量Ｃ2 を用いて表すことができる。すなわちフローティングゲート３１のチャージ電荷量をＱf 、ドレイン１２電位をＶd 、フローティングゲート３１電位をＶFGとして、式（１）と表せる。
Ｖ＝Ｖd −ＶFG
＝Ｃ1 Ｖd ／（Ｃ1 ＋Ｃ2 ）＋Ｑf ／（Ｃ1 ＋Ｃ2 ）…（１）
【００２５】
式（１）より知られるごとく、印加電圧Ｖは静電容量Ｃ2 が大きいほど小さくなる。静電容量Ｃ2 は、トンネル酸化膜２１の厚さをｔ、ドレインオーバーラップ部１２１の面積をＳ、真空の誘電率をε0 、トンネル酸化膜２１の比誘電率をεr として、式（２）と表せる。
Ｃ2 ＝εr ε0 （Ｓ／ｔ）…（２）
【００２６】
したがって、面積Ｓが大きいほど印加電圧Ｖは抑えられてフローティングゲート３１のチャージ電荷の吸引が弱められ、面積Ｓが小さいほど、印加電圧Ｖは大きくなってチャージ電荷の吸引が強くなる。
【００２７】
一方、メモリセルのデータの消去は、ソース線１１ａを高電位にしてフローティングゲート３１のチャージ電荷を引き抜き放電する。
【００２８】
データ消去時（ソース１１が高電位となった時）において、フローティングゲート３１とソース１１間に印加される電圧を、上記のごとくフローティングゲート３１とドレイン１２間に印加される電圧Ｖと同様に考えれば、ソースオーバーラップ部１１１の面積が大きいほどフローティングゲート３１とソース１１間の印加電圧は抑えられてフローティングゲート３１のチャージ電荷の吸引が弱められ、ソースオーバーラップ部１１１の面積が小さいほど、上記印加電圧は大きくなってチャージ電荷の吸引が強くなる。
【００２９】
本不揮発性半導体記憶装置では、ドレインオーバーラップ部１２１の面積がソースオーバーラップ部１１１の面積よりも大きくなるようにしたから、書き込み時の非選択トランジスタのトンネル酸化膜２１における電界強度は弱く、データ消去時の選択トランジスタのトンネル酸化膜２１における電界強度は強い。しかして、ドレインディスターブ現象防止とデータ消去性能の確保とを両立できる。
【００３０】
例えば、トンネル酸化膜２１の厚さｔを１０ｎｍ、層間酸化膜２２の厚さを２０ｎｍ、ドレインオーバーラップ部１２１のオーバーラップ長を０．１μｍとする。そして、ドレインオーバーラップ部１２１の長さ方向の０．０５μｍの範囲を幅広とし、その幅をソースオーバーラップ部１１１の２倍とすると、Ｃ1 ／Ｃ2 ≒１２となる（Ｃ1 はゲート３１，３２、層間酸化膜２２よりなる平行平板静電容量として考えれば式（２）と同じ形式で与えられる）。このとき、書き込み時の非選択トランジスタのトンネル酸化膜２１における電界強度は約９．７８ＭＶ／ｃｍであり、データ消去時の選択トランジスタのトンネル酸化膜２１における電界強度は約１０．２ＭＶ／ｃｍである。
【００３１】
なお、本実施形態では、上記のごとく拡幅部１０１のオーバーラップ長をドレイン１２のオーバーラップ長よりも短くしてチャネル領域１ａが矩形となるようにしトランジスタ特性を均一化しているが、要求仕様が高いものでなければ、図４のように、拡幅部１０１のオーバーラップ長をドレイン１２のオーバーラップ長よりも長くしてもよい。この場合、チャネル領域１ａを画成する帯状領域１０ａの範囲に、折れ曲がり部を有する拡幅部１０１の端部を含むので、チャネル領域１ａの面積はややばらつくが、ドレインオーバーラップ部１２１は、形状が幅広の単純な矩形となるので、オーバーラップ長が同じであれば、第１実施形態のものに比してソースオーバーラップ部１１１との面積差をより拡げることができる。
【００３２】
また、帯状領域に拡幅部を設けることで、ドレインオーバーラップ部の面積がソースオーバーラップ部の面積よりも大きくなるようにしているが、帯状領域を等幅とし、ドレインのオーバーラップ長をソースのオーバーラップ長よりも長くなるようにしてドレインオーバーラップ部とソースオーバーラップ部とで面積を違えるようにしてもよい。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置のメモリセルのパターンレイアウト図である。
【図２】図１のＡーＡ線に沿う断面図である。
【図３】図１のＢーＢ線に沿う断面図である。
【図４】本発明の別の不揮発性半導体記憶装置のメモリセルのパターンレイアウト図である。
【図５】従来の不揮発性半導体記憶装置のメモリセルのパターンレイアウト図の一例である。
【符号の説明】
１  シリコン基板（半導体基板）
１ａ  チャネル領域
１０ａ  帯状領域
１１  ソース
１１１  ソースオーバーラップ部
１２  ドレイン
１２１  ドレインオーバーラップ部
２０  フィールド酸化膜
３１  フローティングゲート（浮遊ゲート電極）
３２  コントロールゲート（制御ゲート電極）
【図１】
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【図２】
0004269360.tif 000003
【図３】
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【図４】
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【図５】
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