(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の少なくとも第１の領域と第２の領域上に形成されたゲート絶縁膜と、
前記第１の領域内の前記ゲート絶縁膜上に形成された第１のゲート電極を有する第１のトランジスタと、
前記第２の領域内の前記ゲート絶縁膜上に形成され、前記第１のゲート電極と電気的に絶縁された第２のゲート電極を有する第２のトランジスタと、
前記第１のゲート電極に電気的に接続された第１のゲート配線と、
前記第２のゲート電極に電気的に接続された第２のゲート配線であって、少なくとも前記第１の領域と第２の領域において前記第１のゲート配線と異なる配線層に形成された第２のゲート配線とを有することを特徴とする半導体装置。
【請求項２】
前記第１のゲート配線と、前記第２のゲート配線とは、互いに電気的に絶縁されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート配線と、前記第２のゲート配線とは、同一方向に延在することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の領域においては、平面的には、前記第１のゲート配線と、前記第２のゲート配線とは同一形状であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１のゲート配線は、少なくとも前記第１の領域と第２の領域において、第１の層間絶縁膜を介して前記第１のゲート電極と第２のゲート電極の上にそれぞれ形成され、前記第２のゲート配線は、少なくとも前記第１の領域と第２の領域において、第２の層間絶縁膜を介して前記第１のゲート配線の上に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１のゲート配線は、前記第１の層間絶縁膜に設けられた開孔を介して前記第１のゲート電極に接続された第１のゲートコンタクトを含み、前記第２のゲート配線は、前記第２の層間絶縁膜、前記第１のゲート配線、前記第１の層間絶縁膜に設けられた開孔を介して前記第２のゲート電極に接続されているとともに、前記第１のゲート配線から絶縁されている第２のゲートコンタクトを含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板の少なくとも第１の領域と第２の領域上に形成されたゲート絶縁膜と、
前記第１の領域内の前記ゲート絶縁膜上に形成された第１のゲート電極を有する第１のトランジスタと、
前記第１の領域内の前記ゲート絶縁膜上に前記第１のゲート電極と一体に形成された第２のゲート電極を有する第２のトランジスタと、
前記第２の領域内の前記ゲート絶縁膜上に形成され、前記第１のゲート電極及び第２のゲート電極と電気的に絶縁された第３のゲート電極を有する第３のトランジスタと、
前記第２の領域内の前記ゲート絶縁膜上に前記第３のゲート電極と一体に形成された第４のゲート電極を有する第４のトランジスタと、
前記第１及び第２のゲート電極に電気的に接続された第１のゲート配線と、
前記第３及び第４のゲート電極に電気的に接続された第２のゲート配線であって、少なくとも前記第１及び第２の領域において前記第１のゲート配線と異なる配線層に形成された第２のゲート配線とを有することを特徴とする半導体装置。
【請求項８】
前記第１のゲート配線と、前記第２のゲート配線とは、互いに電気的に絶縁されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１のゲート配線と、前記第２のゲート配線とは、同一方向に延在することを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記第１の領域においては、平面的には、前記第１のゲート配線と、前記第２のゲート配線とは同一形状であることを特徴とする請求項７に記載の半導体装置。
【請求項１１】
前記第１のゲート配線は、少なくとも前記第１の領域及び第２の領域において、第１の層間絶縁膜を介して前記第１ないし第４のゲート電極の上にそれぞれ形成され、前記第２のゲート配線は、少なくとも前記第１の領域と第２の領域において、第２の層間絶縁膜を介して前記第１のゲート配線の上に形成されることを特徴とする請求項７に記載の半導体装置。
【請求項１２】
前記第１のゲート配線は、前記第１の層間絶縁膜に設けられた開孔を介して前記第１及び第２のゲート電極に接続された第１のゲートコンタクトを含み、前記第２のゲート配線は、前記第２の層間絶縁膜、前記第１のゲート配線、前記第１の層間絶縁膜に設けられた開孔を介して前記第３及び第４のゲート電極に接続されるとともに、前記第１のゲート配線から絶縁された第２のゲートコンタクトを含むことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
第１のゲート電極、ソース、ドレインを有する第１のトランジスタを含む第１のメモリセルと、
前記第１のゲート電極と電気的に絶縁された第２のゲート電極、ソース、ドレインを有する第２のトランジスタを含む第２のメモリセルと、
層間絶縁膜を介して積層形成され、前記第１及び第２のゲート電極に電気的にそれぞれ接続された第１のワード線及び第２のワード線と、
前記第１のトランジスタのソース及びドレインの一方に電気的に接続された第１のビット線と、
前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、前記第１のビット線に平行に延びる第２のビット線と、
前記第１及び第２のビット線が電気的に接続された差動型センスアンプとを有し、
前記第１のワード線と前記第２のワード線とは重畳していることを特徴とする半導体装置。
【請求項１４】
ｎを整数としたときに、前記第１のワード線及び第２のワード線に沿った方向に配列された（４ｎ−３）番目から４ｎ番目のメモリセルを含み、
前記（４ｎ−３）番目と前記（４ｎ−１）番目のメモリセルが前記第１のワード線に電気的に接続され、前記（４ｎ−２）番目と４ｎ番目のメモリセルが前記第２のワード線に電気的に接続され、
前記（４ｎ−３）番目のメモリセルに接続されたビット線と前記（４ｎ−２）番目のメモリセルに接続されたビット線が第１の差動型センスアンプの差動入力に電気的に接続され、
前記（４ｎ−１）番目のメモリセルに接続されたビット線と前記４ｎ番目のメモリセルに接続されたビット線が第２の差動型センスアンプに接続されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
ｎを正の整数とした時、前記第１のワード線及び第２のワード線に沿った方向に配列された前記（４ｎ−３）番目から４ｎ番目のメモリセルを含み、
前記（４ｎ−３）番目と４ｎ番目のメモリセルが前記第１のワード線に電気的に接続され、
前記（４ｎ−２）番目と前記（４ｎ−１）番目のメモリセルが前記第２のワード線に電気的に接続され、
前記（４ｎ−３）番目のメモリセルに接続されたビット線と前記（４ｎ−２）番目のメモリセルに接続されたビット線が第１の差動型センスアンプの差動入力に電気的に接続され、
前記（４ｎ−１）番目のメモリセルに接続されたビット線と４ｎ番目のメモリセルに接続されたビット線が第２の差動型センスアンプに電気的に接続されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
前記（４ｎ−２）番目のメモリセルに含まれるトランジスタのゲート電極と前記（４ｎ−１）番目のメモリセルに含まれるトランジスタのゲート電極とが一体構造を有することを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
半導体基板の表面にゲート絶縁膜となる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の導電膜を形成する工程と、
前記第１の導電膜を、前記半導体基板の表面に沿った第１の方向において互いに分離した複数のパターンに加工する工程と、
前記半導体基板の上に第２の絶縁膜を形成する工程と、
前記第１の導電膜上の第１の所定位置に、前記第２の絶縁膜を貫通する第１の開孔を形成する工程と、
前記第１の開孔の内部を含む前記半導体基板の上に第２の導電膜を形成する工程と、
前記第２の導電膜の上に第３の絶縁膜を形成する工程と、
前記第１の所定位置に対応する第１の導電膜とは異なるパターンの前記第１の導電膜上の第２の所定位置に、前記第３の絶縁膜、前記第２の導電膜、前記第２の絶縁膜を貫通する第２の開孔を形成する工程と、
前記第２の開孔の側面に露出した少なくとも前記第２の導電膜の表面に第４の絶縁膜を形成する工程と、
前記第２の開孔の内部を含む前記半導体基板の上に第３の導電膜を形成する工程と、
前記第３の導電膜の上に第５の絶縁膜を形成する工程と、
前記第５の絶縁膜、前記第３の導電膜、前記第３の絶縁膜、前記第２の導電膜、前記第２の絶縁膜、前記第１の導電膜を前記第１の方向と直交する前記半導体基板の表面に沿った第２の方向において互いに分離した複数のパターンに加工する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１８】
前記第４の絶縁膜を形成する工程が、前記第２の開孔の内部を含む前記半導体基板の上に形成された絶縁膜を異方性エッチングすることにより、前記第２の開孔の側面に側壁絶縁膜を形成する工程を含むことを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第４の絶縁膜を形成する工程が、前記第２の開孔の側面に露出した前記第２の導電膜の表面を熱酸化することにより、前記第２の開孔の側面に熱酸化膜を形成する工程を含むことを特徴とする請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory) 等の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭにおいては、１つのバイナリーデータを１つのメモリセルに記憶するとともに、もう１つのメモリセルを基準電圧を供給するためのダミーセルとして使用することがある。
【０００３】
データ読み出し時に、これら２つのメモリセルを差動型センスアンプの差動入力端子に接続することにより、読み出されたデータの信頼性が格段に向上する。このような構成のＤＲＡＭにおけるビット線形成のための代表的な方式として、オープンビット線方式と折り返しビット線方式とがある。
【０００４】
オープンビット線方式では、相補対をなす第１と第２のビット線が差動型センスアンプを挟んでその両側に配され、各ビット線と各ワード線との交点位置にメモリセルが形成される。
【０００５】
一方、折り返しビット線方式では、差動型センスアンプの一方の側に相補対をなす第１と第２のビット線が並行して配され、第１のワード線と第１のビット線の交点、第２のワード線と第２のビット線の交点、第３のワード線と第１のビット線の交点、第４のワード線と第２のビット線の交点、…、というように交互の位置にメモリセルが形成される。
【０００６】
【発明が解決しようとする課題】
オープンビット線方式では、ワード線とビット線との交点位置に全てメモリセルを形成することができるので、集積度を高めることはできるものの、センスアンプがメモリセル情報を増幅する時に発生するノイズが、第１のビット線、半導体基板、第２のビット線を介して伝達し、あるいは、第１のビット線、ワード線、第２のビット線を介して伝達する。これらのノイズは、総称して「アレイノイズ」と呼ばれ、ノイズが動作マージンへ与える影響を無視することができないという問題があった。
【０００７】
これに対し、折り返しビット線方式では、メモリセル情報を読み出す第１のビット線と基準電圧を与える第２のビット線の相補対のビット線が隣合って配置されるので、その相補対のビット線に共通に重畳されるアレイノイズがセンスアンプでの差動増幅時に打ち消されるという利点がある。このため、この折り返しビット線方式が、２５６ｋビットＤＲＡＭ以降の標準的なビット線方式になっている。
【０００８】
しかし、折り返しビット線方式では、前述したように、相補対のビット線と１つのワード線との２つの交点の一方にしかメモリセルを形成できないという問題があり、このため、集積度の点ではオープンビット線方式に劣っていた。
【０００９】
そこで、折り返しビット線方式を使用しながら集積度を改善した半導体メモリが発明され、特開平４−３４８０７１号公報に開示されている。この半導体メモリにおいては、ｎチャンネルＭＯＳトランジスタを使用したメモリセルの列とｐチャンネルＭＯＳトランジスタを使用したメモリセルの列とを交互に配置することにより、メモリセル最小間隔で最密にレイアウトしたものである。
【００１０】
しかしながら、ｎチャンネルＭＯＳトランジスタとｐチャンネルＭＯＳトランジスタの両方を使用すれば、これらの特性の違いを揃えるためにゲート長を調節したり、２種類のマージンを設定しなければならないといった新たな問題が発生する。
【００１１】
一方、同一型のＭＯＳトランジスタを使用しながら集積度を改善したメモリ装置が、特開平５−３２６８８６号公報に開示されている。このメモリ装置においては、活性領域間の層間絶縁膜上の一対のゲート電極配線を介して重畳させることにより、活性領域間の間隔を小さくしている。しかしながら、活性領域においてはこの一対のゲート電極配線は重畳れておらず、活性領域の寸法は縮小されない問題があった。
【００１２】
そこで、本発明の目的は、折り返しビット線方式の利点を維持しつつ、オープンビット線方式と同等の集積度が得られるＤＲＡＭ等の半導体装置及びその製造方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明の半導体装置は、前記半導体基板の少なくとも第１の領域と第２の領域上に形成されたゲート絶縁膜と、前記第１の領域内の前記ゲート絶縁膜上に形成された第１のゲート電極を有する第１のトランジスタと、前記第２の領域内の前記ゲート絶縁膜上に形成され、前記第１のゲート電極と電気的に絶縁された第２のゲート電極を有する第２のトランジスタと、前記第１のゲート電極に電気的に接続された第１のゲート配線と、前記第２のゲート電極に電気的に接続された第２のゲート配線であって、少なくとも前記第１の領域と第２の領域において前記第１のゲート配線と異なる配線層に形成された第２のゲート配線とを有することを特徴とする。
また、本発明の半導体装置の他の特徴とするところは、半導体基板と、前記半導体基板の少なくとも第１の領域と第２の領域上に形成されたゲート絶縁膜と、前記第１の領域内の前記ゲート絶縁膜上に形成された第１のゲート電極を有する第１のトランジスタと、前記第１の領域内の前記ゲート絶縁膜上に前記第１のゲート電極と一体に形成された第２のゲート電極を有する第２のトランジスタと、前記第２の領域内の前記ゲート絶縁膜上に形成され、前記第１のゲート電極及び第２のゲート電極と電気的に絶縁された第３のゲート電極を有する第３のトランジスタと、前記第２の領域内の前記ゲート絶縁膜上に前記第３のゲート電極と一体に形成された第４のゲート電極を有する第４のトランジスタと、前記第１及び第２のゲート電極に電気的に接続された第１のゲート配線と、前記第３及び第４のゲート電極に電気的に接続された第２のゲート配線であって、少なくとも前記第１及び第２の領域において前記第１のゲート配線と異なる配線層に形成された第２のゲート配線とを有することを特徴とする。
また、本発明の半導体装置のその他の特徴とするところは、第１のゲート電極、ソース、ドレインを有する第１のトランジスタを含む第１のメモリセルと、前記第１のゲート電極と電気的に絶縁された第２のゲート電極、ソース、ドレインを有する第２のトランジスタを含む第２のメモリセルと、層間絶縁膜を介して積層形成され、前記第１及び第２のゲート電極に電気的にそれぞれ接続された第１のワード線及び第２のワード線と、前記第１のトランジスタのソース及びドレインの一方に電気的に接続された第１のビット線と、前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、前記第１のビット線に平行に延びる第２のビット線と、前記第１及び第２のビット線が電気的に接続された差動型センスアンプとを有し、前記第１のワード線と前記第２のワード線とは重畳していることを特徴とする。
【００１４】
本発明の半導体装置の製造方法は、半導体基板の表面にゲート絶縁膜となる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜を、前記半導体基板の表面に沿った第１の方向において互いに分離した複数のパターンに加工する工程と、前記半導体基板の上に第２の絶縁膜を形成する工程と、前記第１の導電膜上の第１の所定位置に、前記第２の絶縁膜を貫通する第１の開孔を形成する工程と、前記第１の開孔の内部を含む前記半導体基板の上に第２の導電膜を形成する工程と、前記第２の導電膜の上に第３の絶縁膜を形成する工程と、前記第１の所定位置に対応する第１の導電膜とは異なるパターンの前記第１の導電膜上の第２の所定位置に、前記第３の絶縁膜、前記第２の導電膜、前記第２の絶縁膜を貫通する第２の開孔を形成する工程と、前記第２の開孔の側面に露出した少なくとも前記第２の導電膜の表面に第４の絶縁膜を形成する工程と、前記第２の開孔の内部を含む前記半導体基板の上に第３の導電膜を形成する工程と、前記第３の導電膜の上に第５の絶縁膜を形成する工程と、前記第５の絶縁膜、前記第３の導電膜、前記第３の絶縁膜、前記第２の導電膜、前記第２の絶縁膜、前記第１の導電膜を前記第１の方向と直交する前記半導体基板の表面に沿った第２の方向において互いに分離した複数のパターンに加工する工程とを有することを特徴とする。
【００３３】
【発明の実施の形態】
以下、本発明を好ましい実施の形態に従い図面を参照して説明する。
【００３４】
図１（ａ）〜（ｃ）に、本発明の第１の実施の形態によるＤＲＡＭメモリセルの構造を示す。
【００３５】
図１（ａ）は、メモリセルアレイの概略平面図、図１（ｂ）の左図が図１（ａ）のＢ−Ｂ線に沿った断面、図１（ｂ）の右図が図１（ａ）のＣ−Ｃ線に沿った断面に夫々対応する。また、図１（ｃ）は、図１（ａ）のＤ−Ｄ線に沿った断面図である。
【００３６】
図１（ａ）〜（ｃ）に示すように、シリコン半導体基板１（例えば、ボロン含有、比抵抗１〜１２Ωｃｍ）の主表面領域にＬＯＣＯＳ法により、例えば膜厚４００ｎｍ程度のフィールド酸化膜２が形成され、このフィールド酸化膜２により素子領域１００が互いに素子分離されて画定されている。図示の如く、本実施の形態においては、各素子領域１００に、トランスファーゲートであるトランジスタの拡散層１０の１つを共有した２個のメモリセルが形成されている。
【００３７】
図１（ｂ）及び（ｃ）に示すように、各素子領域１００において、シリコン半導体基板１の表面に例えば膜厚１０〜２０ｎｍ程度のゲート酸化膜３が形成され、このゲート酸化膜３の上に、例えば、燐又は砒素を２×１０20〜６×１０20／ｃｍ3 程度含有した膜厚１００ｎｍ程度の多結晶シリコン膜からなるゲート電極４ａ、４ｂが形成されている。図１（ａ）〜（ｃ）に示すように、本実施の形態において、ゲート電極４ａ、４ｂは、メモリセル毎に互いに絶縁分離されて形成されている。
【００３８】
図１（ｂ）及び（ｃ）に示すように、ゲート電極４ａ、４ｂの上には、例えば膜厚１００ｎｍ程度のシリコン酸化膜５を介して、例えば、燐又は砒素を２×１０20〜６×１０20／ｃｍ3 程度含有した膜厚１００ｎｍ程度の多結晶シリコン膜からなる第１のゲート配線６が形成され、更に、この第１のゲート配線６の上に、例えば膜厚１００ｎｍ程度のシリコン酸化膜７を介して、例えば、燐又は砒素を２×１０20〜６×１０20／ｃｍ3 程度含有した膜厚１００ｎｍ程度の多結晶シリコン膜からなる第２のゲート配線８が形成されている。そして、第２のゲート配線８の上にキャップ絶縁膜として、例えば膜厚１００ｎｍ程度のシリコン酸化膜９が形成されている。
【００３９】
ここで、第１のゲート配線６と第２のゲート配線８はメモリセルのワード線をそれぞれ構成し、素子領域１００のゲート電極４ａ、４ｂのどちらか１つに接続している。すなわち、図１（ａ）及び（ｂ）に示すように、第１のゲート配線６は、シリコン酸化膜５に形成された第１のワードコンタクト１０１を通じて一方のゲート電極４ａに接続し、第２のゲート配線８は、シリコン酸化膜７、第１のゲート配線６及びシリコン酸化膜５に形成された第２のワードコンタクト１０２を通じて他方のゲート電極４ｂに接続している。
【００４０】
図１（ｂ）に示すように、各素子領域１００のシリコン半導体基板１の表面領域には、トランスファーゲートであるＬＤＤ（Lightly Doped Drain)構造のトランジスタのソース／ドレインとなる拡散層１０が形成されている。そして、各素子領域１００内で隣接するメモリセルにより共有されていない拡散層１０の上に、燐を高濃度にドープした多結晶シリコン膜からなるキャパシタのストレージノード（下部電極）１１がそれぞれ形成され、更に、このストレージノード１１の上に、キャパシタ誘電体膜であるシリコン窒化膜１２を介して、やはり燐を高濃度にドープした多結晶シリコン膜からなるキャパシタのセルプレート（上部電極）１３が形成されている。なお、キャパシタ誘電体膜としては、シリコン窒化膜とシリコン酸化膜の積層構造膜であるＮＯ複合膜を用いてもよい。
【００４１】
また、各素子領域１００内のメモリセルにより共有されている拡散層１０には、ＢＰＳＧ等からなる平坦化絶縁膜１４に形成されたビットコンタクト１０３を通じて、例えばタングステン膜からなるビット線１５が接続している。
【００４２】
図２に、この第１の実施の形態によるＤＲＡＭメモリセルの結線図を示す。
【００４３】
本実施の形態では、図１（ａ）〜図１（ｃ）に示した第１のゲート配線６と第２のゲート配線８に対応した各一対のワード線ＷＬ0 とＷＬ0 ′、ＷＬ1 とＷＬ1 ′、…、ＷＬm とＷＬm ′（ｍ：正の整数）が積層構造でそれぞれ１本のワード線の位置に設けられていることを示している。
【００４４】
そして、これらのワード線に直交する方向に前述したビット線１５に対応した多数のビット線が設けられているが、図２には、説明を簡単にするために、連続する４本のビット線ＢＬi 、ＢＬi ′、ＢＬi+1 、ＢＬi+1 ′（ｉ：正の整数）を示す。
【００４５】
図２において、ビット線は４本示されているので、ＢＬi+1 ′が４ｎ番目（ｎは正の整数）のビット線であるとすると、ＢＬi+1 は（４ｎ−１番目）、ＢＬi ′は（４ｎ−２番目）、ＢＬi は（４ｎ−３）番目のビット線に相当する。そして、ビット線ＢＬi とＢＬi ′の対がｉ番目の差動型センスアンプＳＡi に接続され、ビット線ＢＬi+1 とＢＬi+1 ′の対が（ｉ＋１）番目の差動型センスアンプＳＡi+1 に接続されている。
【００４６】
メモリセルは、ワード線とビット線の各交点位置に設けられる。例えば、メモリセルＭ0,4n-3は、ワード線ＷＬ0 とビット線ＢＬi との交点位置に設けられ、そのメモリセルのトランスファーゲートであるトランジスタのゲート電極がワード線ＷＬ0 に、ドレインがビット線ＢＬi にそれぞれ接続されている。また、メモリセルＭ0,4n-2は、ワード線ＷＬ0 ′とビット線ＢＬi ′との交点位置に設けられ、そのメモリセルのトランスファーゲートであるトランジスタのゲート電極がワード線ＷＬ0 ′に、ドレインがビット線ＢＬi ′にそれぞれ接続されている。以下同様にして、ビット線ＢＬi 及びＢＬi+1 に接続されたメモリセルＭ0,4n-3、からＭm,4n-3及びＭ0,4n-1からＭm,4n-1がワード線ＷＬ0 からＷＬm にそれぞれ接続され、ビット線ＢＬi ′、ＢＬi+1 ′に接続されたメモリセルＭ0,4n-2からＭm,4n-2及びＭ0,4nからＭm,4nがワード線ＷＬ0 ′からＷＬm ′にそれぞれ接続されている。なお、ワード線ＷＬ0 、ＷＬ0 ′はダミーワード線であり、これらのダミーワード線ＷＬ0 、ＷＬ0 ′に接続されたメモリセルＭ0,4n-3からＭ0,4nは、各ビット線ＢＬi 、ＢＬi ′、ＢＬi+1 、ＢＬi+1 ′に基準電圧を供給するためのダミーセルである。
【００４７】
前述したように、本実施の形態では、例えば、差動型センスアンプＳＡi に接続された相補対をなすビット線ＢＬi とＢＬi ′について、ビット線ＢＬi に接続された第１群のメモリセルＭ0,4n-3、Ｍ1,4n-3、…、Ｍm,4n-3が第１のワード線ＷＬ0 、ＷＬ1 、…、ＷＬm にそれぞれ接続され、ビット線ＢＬi ′に接続された第２群のメモリセルＭ0,4n-2、Ｍ1,4n-2、…、Ｍm,4n-2が第２のワード線ＷＬ0 ′、ＷＬ1 ′、…、ＷＬm ′にそれぞれ接続されている。
【００４８】
そして、第１群のメモリセルからデータを読み出す際には、メモリセルＭ0,4n-2をダミーセルとして用い、第２群のメモリセルからデータを読み出す際には、メモリセルＭ0,4n-3をダミーセルとして用いる。すなわち、本実施の形態の回路構成は、従来の折り返しビット線方式と等価である。したがって、既述した従来の折り返しビット線方式の動作上の利点をそのまま有する。
【００４９】
そして、本実施の形態では、第１のワード線ＷＬ0 、ＷＬ1 、…、またはＷＬm と第２のワード線ＷＬ0 ′、ＷＬ1 ′、…、またはＷＬm ′とを積層構造にして１本のワード線の位置に形成することにより、図示の如く、ワード線とビット線の交点位置に全てメモリセルを形成することができるので、従来の折り返しビット線方式の２倍、すなわち、従来のオープンビット線方式の場合と同等の集積度を実現することができる。
【００５０】
次に、図３〜図９を参照して、本実施の形態のＤＲＡＭメモリセルの製造方法を説明する。なお、図３〜図７の各図は図１（ｂ）に対応した断面図であり、図８及び図９の各図は、図１（ａ）に対応した平面図である。
【００５１】
まず、図３（ａ）及び図８（ａ）に示すように、シリコン半導体基板１の主表面にＬＯＣＯＳ法によりフィールド酸化膜２を形成し、これにより、相対的に、素子領域１００を画定する。次に、図３（ａ）に示すように、素子領域１００のシリコン半導体基板１の表面に熱酸化法によりゲート酸化膜３を形成する。次に、燐又は砒素を含有した多結晶シリコン膜をＣＶＤ法により全面に形成し、フォトリソグラフィ及びエッチングによりこの多結晶シリコン膜をパターニングして、図８（ａ）に示すように、後に形成するゲート配線（ワード線）が連続する方向において素子領域１００毎に互いに分離した複数のパターン４ａ、４ｂに加工する。次に、図３（ａ）に示すように、シリコン酸化膜５をＣＶＤ法により全面に形成する。
【００５２】
次に、図３（ｂ）及び図８（ｂ）に示すように、フォトリソグラフィ及びエッチングにより、多結晶シリコン膜のパターン４ａの上のシリコン酸化膜５の所定位置に開孔１０１を形成する。
【００５３】
次に、図３（ｃ）に示すように、燐又は砒素を含有した多結晶シリコン膜６をＣＶＤ法により開孔１０１の内部を含む全面に形成し、更に、その上に、シリコン酸化膜７を形成する。次に、図３（ｃ）及び図８（ｃ）に示すように、フォトリソグラフィ及びエッチングにより、多結晶シリコン膜のパターン４ｂの上の所定位置において、シリコン酸化膜７、多結晶シリコン膜６及びシリコン酸化膜５を貫通する開孔１０２を形成する。
【００５４】
次に、図３（ｃ）に示すように、シリコン酸化膜１０８をＣＶＤ法により開孔１０２の内部を含む全面に膜厚１００〜２００ｎｍ程度形成した後、このシリコン酸化膜１０８をＲＩＥ等により異方性エッチングして、開孔１０２の内側面に側壁絶縁膜１０８を形成する。なお、この側壁絶縁膜１０８を形成する代わりに、開孔１０２の内面に露出した多結晶シリコン膜６の部分を熱酸化し、この熱酸化時に開孔１０２の底面に露出している多結晶シリコン膜の表面に形成される熱酸化膜をＲＩＥ等の異方性エッチングで除去することにより、開孔１０２の内側面に露出した多結晶シリコン膜６の部分にのみ熱酸化膜を形成してもよい。
【００５５】
次に、図４（ａ）に示すように、燐又は砒素を含有した多結晶シリコン膜８をＣＶＤ法により開孔１０２の内部を含む全面に形成し、更に、その上に、シリコン酸化膜９を形成する。
【００５６】
次に、図４（ｂ）及び図９（ａ）に示すように、フォトリソグラフィ及びエッチングにより、シリコン酸化膜９、多結晶シリコン膜８、シリコン酸化膜７、多結晶シリコン膜６、シリコン酸化膜５及び多結晶シリコン膜のパターン４ａ、４ｂをパターニングして、これらを、後に形成するビット線が連続する方向においてメモリセル毎に分離した複数のパターンに加工する。これにより、多結晶シリコン膜のパターン４ａ、４ｂは、各メモリセルのトランスファーゲートであるトランジスタのゲート電極４ａ、４ｂを構成すべくメモリセル毎に独立分離される。
【００５７】
また、多結晶シリコン膜６及び８はそれぞれゲート配線の形状に加工され、層間絶縁膜であるシリコン酸化膜７を介して積層され且つ互いに並行して延びる第１のゲート配線６及び第２のゲート配線８を構成する。そして、第１のゲート配線６は、シリコン酸化膜５に設けられた第１のゲートコンタクトである開孔１０１を通じてゲート電極４ａに接続し、一方、第２のゲート配線８は、シリコン酸化膜７、多結晶シリコン膜６及びシリコン酸化膜５に設けられた第２のゲートコンタクトである開孔１０２を通じてゲート電極４ｂに接続している。なお、下側の第１のゲート配線６をゲート電極４ａに接続するための第１のゲートコンタクト１０１は、第１のゲート配線６の全幅に渡って設けられてもよい。
【００５８】
次に、図４（ｃ）に示すように、ゲート電極４ａ、４ｂ、第１の層間絶縁膜であるシリコン酸化膜５、第１のゲート配線６、第２の層間絶縁膜であるシリコン酸化膜７、第２のゲート配線８及びキャップ絶縁膜であるシリコン酸化膜９からなるゲート配線構造とフィールド酸化膜２をマスクとして、燐イオンを、例えば、３０〜１５０ｋｅＶのエネルギー、５×１０12〜５×１０13／ｃｍ2 程度のドーズ量で素子領域１００のシリコン半導体基板１にイオン注入し、ＬＤＤ構造トランジスタの低濃度拡散層１１２を形成する。
【００５９】
次に、図５（ａ）に示すように、シリコン酸化膜１１３をＣＶＤ法により全面に１００〜２００ｎｍ程度の膜厚に形成した後、これをＲＩＥ等により異方性エッチングして、ゲート配線構造の側面に側壁絶縁膜１１３を形成する。この時、図示の如く、フィールド酸化膜２と側壁絶縁膜１１３との間の部分のゲート酸化膜３も除去される。
【００６０】
次に、図５（ｂ）に示すように、側壁絶縁膜１１３を含むゲート配線構造とフィールド酸化膜２をマスクとして、砒素イオンを、例えば、５０〜１００ｋｅＶのエネルギー、５×１０15〜５×１０16／ｃｍ2 程度のドーズ量で素子領域１００のシリコン半導体基板１にイオン注入し、ＬＤＤ構造トランジスタの高濃度拡散層１１４を形成する。
【００６１】
次に、図５（ｃ）に示すように、シリコン酸化膜１２０をＣＶＤ法により全面に１００〜２００ｎｍ程度の膜厚に形成する。そして、フォトリソグラフィ及びエッチングにより、同じ素子領域１００内で隣接するメモリセルにより共有されていない高濃度拡散層１１４の上のシリコン酸化膜１２０にストレージコンタクトとなる開孔１３０を形成する。
【００６２】
次に、図６（ａ）に示すように、燐を高濃度にドープした多結晶シリコン膜１１をＣＶＤ法により全面に１００〜２００ｎｍ程度の膜厚に形成する。そして、フォトリソグラフィ及びエッチングにより、この多結晶シリコン膜１１を、ストレージコンタクト１３０において各メモリセルの一方の高濃度拡散層１１４に接続したキャパシタのストレージノード（下部電極）の形状に加工する。
【００６３】
次に、図６（ｂ）に示すように、キャパシタ誘電体膜となる数ｎｍ程度の膜厚のシリコン窒化膜１２をＣＶＤ法により全面に形成する。
【００６４】
次に、図６（ｃ）に示すように、燐を高濃度にドープした多結晶シリコン膜１３をＣＶＤ法により全面に１００〜２００ｎｍ程度の膜厚に形成し、フォトリソグラフィ及びエッチングにより、この多結晶シリコン膜１３をキャパシタのセルプレート（上部電極）の形状に加工する。
【００６５】
次に、図７（ａ）に示すように、平坦化用の層間絶縁膜としてＢＰＳＧ膜１４を５００ｎｍ程度の膜厚に塗布形成し、このＢＰＳＧ膜１４をリフロー処理して平坦化絶縁膜１４を形成する。また、この時の熱処理により、シリコン半導体基板１及び各膜中に導入した不純物を活性化させる。
【００６６】
次に、図７（ｂ）に示すように、フォトリソグラフィ及びエッチングにより、各素子領域１００内で隣接するメモリセルにより共有されている高濃度拡散層１１４の直上位置の平坦化絶縁膜１４にビットコンタクトのための開孔１０３を形成する。
【００６７】
次に、図７（ｃ）及び図９（ｂ）に示すように、タングステン膜１５をＣＶＤ法により開孔１０３の内部を含む全面に１００〜５００ｎｍ程度の膜厚に形成し、フォトリソグラフィ及びエッチングにより、このタングステン膜１５をビット線の形状に加工する。この後、保護膜形成等の工程を経て、ＤＲＡＭメモリセルを完成させる。
【００６８】
以上に説明した本発明の第１の実施の形態によれば、相補のビット線対に共通に重畳されるアレイノイズがセンスアンプでの差動増幅時に打ち消されるという折り返しビット線方式の利点と、ワード線とビット線の交点位置に全てメモリセルを形成することができるので集積度を高めることができるというオープンビット線方式の利点とを併せ持ったＤＲＡＭを実現することができる。
【００６９】
次に、図１０及び図１１を参照して、本発明の第２の実施の形態を説明する。
【００７０】
図１０は、前述した第１の実施の形態の図２に対応する結線図である。図１０に示すように、この第２の実施の形態においては、ｌ番目の差動型センスアンプＳＡi に接続されたビット線対ＢＬi 、ＢＬi ′に対し、（ｌ＋１）番目の差動型センスアンプＳＡi+1 に接続されたビット線対はＢＬi+1 ′、ＢＬi+1 の順番になっている。すなわち、この第２の実施の形態では、各ワード線に沿った方向における（４ｎ−１）番目のメモリセルＭ0,4n-1、Ｍ1,4n-1、…、Ｍm,4n-1が第２のワード線ＷＬ0 ′、ＷＬ1 ′、…、ＷＬm ′とビット線ＢＬi+1 ′にそれぞれ接続され、４ｎ番目のメモリセルＭ0,4n、Ｍ1,4n、…、Ｍm,4nが第１のワード線ＷＬ0 、ＷＬ1 、…、ＷＬm とビット線ＢＬi+1 にそれぞれ接続されている。
【００７１】
このように相補のビット線対を交互に反転した順に配列することにより、図１１に示すように、隣合う相補対のビット線間で隣接する２つのメモリセルのゲート電極４ａ、４ｂをそれぞれ一体に形成することができ、また、第１のゲートコンタクト１０１及び第２のゲートコンタクト１０２もそれぞれ２つのメモリセルに跨がって大きく形成することができる。図１０で言えば、メモリセルＭ0,4n-2、Ｍ1,4n-2、…、Ｍm,4n-2とメモリセルＭ0,4n-1、Ｍ1,4n-1、…、Ｍm,4n-1とがそれぞれ共通のゲート電極を有する。また、メモリセルＭ0,4n-3、Ｍ1,4n-3、…、Ｍm,4n-3は図外で隣接するメモリセルＭ0,4n-4、Ｍ1,4n-4、…、Ｍm,4n-4と、メモリセルＭ0,4n、Ｍ1,4n、…、Ｍm,4nはやはり図外で隣接するメモリセルＭ0,4n+1、Ｍ1,4n+1、…、Ｍm,4n+1とそれぞれ共通のゲート電極を有する。
【００７２】
これ以外の構成は、前述した第１の実施の形態と同一であるため、その詳細な説明は省略する。
【００７３】
この第２の実施の形態は、前述した第１の実施の形態と同様、相補のビット線対に共通に重畳されるアレイノイズがセンスアンプでの差動増幅時に打ち消されるという折り返しビット線方式の利点と、ワード線とビット線の交点位置に全てメモリセルを形成することができるので集積度を高めることができるというオープンビット線方式の利点を同時に有するとともに、前述した第１の実施の形態と比較して、ゲート電極４ａ、４ｂ、第１及び第２のゲートコンタクト１０１、１０２の設計ルールをそれぞれ緩くすることができ、更に、第１及び第２のゲートコンタクト１０１、１０２をそれぞれ大きく形成することができるので、ゲート配線６、８とゲート電極４ａ、４ｂとの間の接続抵抗を小さくできるという利点も有する。
【００７４】
【発明の効果】
本発明によれば、例えば、ＤＲＡＭ等の半導体装置において、折り返しビット線方式の動作上の利点を維持しつつ、オープンビット線方式と同等の高集積度を達成することができる。この結果、装置の動作特性を低下させることなく、メモリセルの高密度化、延いては、全体のチップ面積の縮小化を達成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＤＲＡＭメモリセルの構成を示す平面図及び断面図である。
【図２】本発明の第１の実施の形態によるＤＲＡＭメモリセルの結線図である。
【図３】本発明の第１の実施の形態によるＤＲＡＭメモリセルの製造方法を工程順に示す断面図である。
【図４】本発明の第１の実施の形態によるＤＲＡＭメモリセルの製造方法を工程順に示す断面図である。
【図５】本発明の第１の実施の形態によるＤＲＡＭメモリセルの製造方法を工程順に示す断面図である。
【図６】本発明の第１の実施の形態によるＤＲＡＭメモリセルの製造方法を工程順に示す断面図である。
【図７】本発明の第１の実施の形態によるＤＲＡＭメモリセルの製造方法を工程順に示す断面図である。
【図８】本発明の第１の実施の形態によるＤＲＡＭメモリセルの製造方法を工程順に示す平面図である。
【図９】本発明の第１の実施の形態によるＤＲＡＭメモリセルの製造方法を工程順に示す平面図である。
【図１０】本発明の第２の実施の形態によるＤＲＡＭメモリセルの結線図である。
【図１１】本発明の第２の実施の形態によるＤＲＡＭメモリセルの平面図及び断面図である。
【符号の説明】
１  シリコン半導体基板
４ａ、４ｂ  ゲート電極
５  シリコン酸化膜（第１の層間絶縁膜）
６  第１のゲート配線
７  シリコン酸化膜（第２の層間絶縁膜）
８  第２のゲート配線
９  シリコン酸化膜（キャップ絶縁膜）
１１  ストレージノード
１２  シリコン窒化膜（キャパシタ誘電体膜）
１３  セルプレート
１５  ビット線
１００  素子領域
１０１  第１のゲートコンタクト
１０２  第２のゲートコンタクト
１０３  ビットコンタクト
ＷＬ0 、…、ＷＬm 、ＷＬ0 ′、…、ＷＬm ′  ワード線
ＢＬi 、ＢＬi ′、ＢＬi+1 、ＢＬi+1 ′  ビット線
Ｍ0,4n-3、…、Ｍm,4n  メモリセル
ＳＡi 、ＳＡi+1   差動型センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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