(57)【特許請求の範囲】
【請求項１】
メモリセルにそれぞれ接続された複数のビット線と、
前記ビット線にそれぞれ接続された複数のコラムスイッチと、
前記コラムスイッチを介して前記ビット線に接続され、これ等ビット線に共通のデータバス線と、
前記コラムスイッチにそれぞれ接続されるコラム選択線と、
外部から供給される外部読み出しコマンドおよび内部読み出しコマンドに応答して活性化され、活性化から所定時間後に非活性化される複数のコラムパルスを生成するとともに、前記外部読み出しコマンドに応答して最初のコラムパルスを生成し、前記内部読み出しコマンドに応答して２番目以降のコラムパルスを生成するパルス生成回路と、
前記パルス生成回路が生成する前記コラムパルスの回数を設定する第１モード設定回路と、
前記外部読み出しコマンドを受けてから前記第１モード設定回路に設定される２以上の回数の前記コラムパルスが生成される間動作し、前記コラムパルスを受けた後に前記内部読み出しコマンドを生成する制御回路と、
前記外部読み出しコマンドに対応して供給される外部アドレスを受け、前記外部アドレスと、前記内部読み出しコマンドに同期して生成され前記外部アドレスに連続するアドレスとを内部アドレスとして順次出力するアドレスカウンタと、
前記コラムスイッチを順次オンするために、前記内部アドレスにそれぞれ対応する前記コラム選択線を、前記コラムパルスに同期して順次選択するコラムデコーダとを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記パルス生成回路が生成する前記コラムパルスの回数を設定する第１モード設定回路を備えていることを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記コラムパルスの生成周期を設定する第２モード設定回路を備えていることを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記第２モード設定回路から出力される前記生成周期を示す周期設定信号に応じて前記生成周期を調整する周期調整回路を備えていることを特徴とする半導体メモリ。
【請求項５】
請求項４記載の半導体メモリにおいて、
前記周期調整回路は、前記コラムパルスのパルス幅を調整する幅調整回路を備えていることを特徴とする半導体メモリ。
【請求項６】
請求項４記載の半導体メモリにおいて、
前記周期調整回路は、前記コラムパルスのパルス間隔を調整する間隔調整回路を備えていることを特徴とする半導体メモリ。
【請求項７】
請求項１記載の半導体メモリにおいて、
前記コラムスイッチは、ゲートが前記ビット線にそれぞれ接続され、ドレインおよびソースの一方が前記データバス線に接続されたトランジスタを備えていることを特徴とする半導体メモリ。
【請求項８】
請求項１記載の半導体メモリにおいて、
前記メモリセルに接続され、前記メモリセルのアクセス時に選択されるワード線と、
前記複数のコラムパルスの数をカウントするコラムカウンタと、
前記複数のコラムパルスのうち、前記コラムカウンタにより判定される最後のコラムパルスに応答して前記ワード線を非選択にするワード制御回路とを備えていることを特徴とする半導体メモリ。
【請求項９】
請求項１記載の半導体メモリにおいて、
前記パルス生成回路は、前記読み出しコマンドに応答して生成される前記コラムパルスのうち２番目以降のコラムパルスのパルス幅を、最初のコラムパルスのパルス幅より短く設定することを特徴とする半導体メモリ。
【請求項１０】
請求項１記載の半導体メモリにおいて、
前記ビット線、前記コラムスイッチ、前記データバス線、および前記コラム選択線を有する複数のメモリブロックと、
低電力モードまたは高速モードを設定する第３モード設定回路と、
前記内部アドレスを、前記第３モード設定回路の設定値に応じて第２内部アドレスに変換するアドレス変換回路とを備え、
前記低電力モード中に前記アドレス変換回路が出力する前記第２内部アドレスにより選択される前記メモリブロックの数は、前記高速モード中に選択される前記メモリブロックの数に比べ少ないことを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに関し、特に、高速動作を維持しつつ消費電力を低減する技術に関する。
【０００２】
【従来の技術】
一般に、半導体メモリは、ワード線に接続された複数のメモリセルから同時に読み出されたデータを、連続して出力するページ動作機能を有している。ページ動作機能により、メモリブロックを活性化した後の動作を高速にできるため、データ転送レートが向上する。
近時、データ転送レートをさらに向上するため、１回の読み出しコマンドに応答して複数ビットのデータを同時に読み出してレジスタ等に保持し、高速ページ動作機能を有する半導体メモリが開発されている。
【０００３】
図２６は、この種の高速ページ動作機能を有する半導体メモリの概要を示している。
半導体メモリは、４つのメモリブロックBLK1-BLK4を有している。メモリブロックBLK1-BLK4は、コラムアドレスに応じてコラム選択線CL1-CL4を選択するコラムデコーダCDEC1-CDEC4、ビット線BL、/BLのプリチャージ回路を有するプリチャージ部PRE1-PRE4、センスアンプSAを有するセンスアンプ部SA1-SA4、メモリセルMCを有するメモリセルアレイARY1-ARY4、リードアンプおよびライトアンプを有するアンプ部AMP1-AMP4、およびラッチ回路を有するラッチ部LTCH1-LTCH4を有している。ワード線WLは、４つのメモリブロックBLK1-BLK4に共通に配線されている。
【０００４】
この半導体メモリでは、読み出しコマンドに応じて、全てのメモリブロックBLK1-BLK4が活性化され、読み出しコマンドとともに供給されるロウアドレスに応じて、所定のワード線WLが選択される。次に、センスアンプ部SA1-SA4のセンスアンプSAが活性化され、メモリセルMCからビット線BL、/BLに読み出されたデータは増幅される。すなわち、読み出しコマンドに応答して４つのメモリブロックBLK1-BLK4が全て活性化される。
【０００５】
この後、コラムアドレスに応じてコラム選択線CL1-CL4が同時に選択され、４つのコラムスイッチCSWがオンする。センスアンプSAで増幅されたデータは、コラムスイッチCSWを介してローカルデータバス線LDB1-LDB4にそれぞれ伝達される。並列の読み出しデータは、ローカルデータバス線LDB1-LDB4からグローバルデータバス線GDB1-GDB4に伝達され、アンプ部AMP1-AMP4のリードアンプでさらに増幅される。
【０００６】
リードアンプで増幅された並列データは、並列直列変換回路で直列データに変換されデータ端子に順次出力される。１回の読み出しコマンドに応答してデータ端子に出力されるデータの出力回数は、バースト長と称されている。この例では、バースト長は、"４"である。半導体メモリは、読み出しコマンドを受信する毎に上記動作を繰り返し、読み出し動作を実行する。
【０００７】
図２７は、高速ページ動作機能を有する別の半導体メモリの概要を示している。図２６と同じ要素については同じ符号を付している。
半導体メモリは、４つのメモリブロックBLK1-BLK4を有している。ワード線WLは、４つのメモリブロックBLK毎に配線されている。そして、読み出しコマンドとともに供給されるロウアドレスに応じて、メモリブロックBLK1-BLK4のいずれかが選択され（この例ではBLK1）、選択されたメモリブロックBLK1のワード線WLが選択される。次に、メモリブロックBLK1のセンスアンプ部SA1のセンスアンプSAが活性化され、メモリセルMCからビット線BL、/BLに読み出されたデータは増幅される。すなわち、この半導体メモリでは、読み出しコマンドに応答して４つのメモリブロックBLK1-BLK4のいずれかが活性化される。
【０００８】
次に、選択されたメモリブロックBLK1において、コラム選択線CL1-CL4がコラムアドレスに応じて選択され、４つのコラムスイッチCSWが同時にオンする。センスアンプSAで増幅されたデータは、コラムスイッチCSWを介してメモリブロックBLK1内のローカルデータバス線LDB1-LDB4にそれぞれ伝達される。並列の読み出しデータは、ローカルデータバス線LDB1-LDB4からメモリブロックBLK1内のグローバルデータバス線GDB1-GDB4に伝達され、アンプ部AMP1のリードアンプでさらに増幅される。
【０００９】
リードアンプで増幅された並列データは、図２６と同様に、並列直列変換回路で直列データに変換されデータ端子に順次出力される。この例においても、バースト長は、"４"である。半導体メモリは、読み出しコマンドを受信する毎に上記動作を繰り返し、読み出し動作を実行する。
【００１０】
【発明が解決しようとする課題】
図２６に示した半導体メモリでは、読み出し動作の際に全てのメモリブロックBLKが活性化されるため、消費電力が増加するという問題があった。
図２７に示した半導体メモリでは、読み出し動作の際に活性化されるメモリブロックBLKは１つである。しかし、各メモリブロックBLK内に、グローバルデータバス線GDB1-GDB4を配線しなくてはならない。メモリブロックBLKには、図示した以外にも、電源線等が配線されている。このため、レイアウト設計において、グローバルデータバス線GDB1-GDB4の配線領域が、メモリブロックBLK内に確保できない場合、電源線の配線幅を細くするなどして、グローバルデータバス線GDB1-GDB4の配線領域を確保する必要がある。この場合、電源抵抗が増加するため、電源ノイズが発生しやすくなる。電源線の配線幅を変えない場合、各メモリブロックBLKを、グローバルデータバス線GDB1-GDB4の配線領域に合わせて大きくする必要がある。この結果、半導体メモリのチップサイズが大きくなってしまう。
【００１１】
本発明の目的は、高速ページ動作機能を有する半導体メモリにおいて、高速動作を維持しながら、動作時の消費電力を低減することにある。
本発明の別の目的は、高速ページ動作機能を有する半導体メモリにおいて、チップサイズを増加させることなく、動作時の消費電力を低減することにある。
【００１２】
【課題を解決するための手段】
本発明の半導体メモリでは、パルス生成回路は、外部から供給される読み出しコマンドに応答して、コラムパルスを複数回生成する。アドレスカウンタは、読み出しコマンドに対応して供給される外部アドレスを受け、この外部アドレスおよび外部アドレスに連続するアドレスを、内部アドレスとして順次出力する。コラムデコーダは、内部アドレスにそれぞれ対応するコラム選択線を、コラムパルスに同期して順次選択する。
あるいは、パルス生成回路は、外部から供給される読み出しコマンドおよび内部読み出しコマンドに応答して活性化され、活性化から所定時間後に非活性化されるコラムパルスを生成する。制御回路は、読み出しコマンドを受けてから所定の数のコラムパルスが生成される間動作し、コラムパルスを受けた後に内部読み出しコマンドを生成する。アドレスカウンタは、読み出しコマンドに対応して供給される外部アドレスを受け、外部アドレスと、内部読み出しコマンドに同期して生成され外部アドレスに連続するアドレスとを内部アドレスとして順次出力する。
コラム選択線の選択により、コラムスイッチは順次オンする。メモリセルからビット線に読み出されたデータは、コラムスイッチを介して順次共通のデータバス線に伝達される。すなわち、１回の読み出しコマンドに応答してメモリセルから読み出させる複数ビットのデータを、１本のデータバス線により伝達できる。この結果、データバス線の本数を最小限にでき、チップサイズが増加することを防止できる。また、１本のデータバス線で複数ビットのデータを伝達できるため、読み出しコマンドに応答して活性化するメモリ領域を最小限にできる。この結果、消費電力を削減できる。
【００１３】
１回の読み出しコマンドおよび読み出しコマンドに対応して供給される外部アドレスに応答して、コラムパルスは、半導体メモリの内部で複数回自動的に生成される。外部からの信号の供給回数を最小限にして読み出し動作が実行できるので、高速動作を維持しながら消費電力を削減できる。
本発明の半導体メモリでは、パルス生成回路が生成するコラムパルスの回数を、第１モード設定回路により自在に設定できる。このため、１種類のチップで、データ出力仕様の異なる複数種の半導体メモリを構成できる。この結果、半導体メモリの開発効率を向上でき、開発コストを削減できる。
【００１４】
本発明の半導体メモリでは、第２モード設定回路により、コラムパルスの生成周期を自在に設定できる。このため、１つのチップで、タイミング仕様の異なる複数種の半導体メモリを構成できる。この結果、半導体メモリの開発効率を向上でき、開発コストを削減できる。
本発明の半導体メモリでは、周期調整回路は、第２モード設定回路から出力される生成周期を示す周期設定信号に応じて生成周期を調整する。このため、周期調整回路を簡易に構成できる。
【００１５】
本発明の半導体メモリでは、周期調整回路の幅調整回路は、コラムパルスのパルス幅を調整する。すなわち、パルス幅を調整することでコラムパルスの生成周期を自在に設定できる。
本発明の半導体メモリでは、周期調整回路の間隔調整回路は、コラムパルスのパルス間隔を調整する。すなわち、パルス間隔を調整することでコラムパルスの生成周期を自在に設定できる。
【００１６】
本発明の半導体メモリでは、コラムスイッチは、ゲートがビット線にそれぞれ接続され、ドレインおよびソースの一方がデータバス線に接続されたトランジスタを有している。トランジスタは、ゲートをビット線に接続しているため、ビット線の電圧を増幅する機能を有している。この方式は、一般にダイレクトセンス方式と称される。ダイレクトセンス方式のコラムスイッチでは、読み出し動作時にビット線とデータバス線が直接接続されないため、データバス線の電圧によりビット線の電圧が変動することが防止される。すなわち、複数のコラムパルスを連続して生成し、コラムスイッチを連続してオンさせても、メモリセルへのデータのリストア時間が延びることはなく、読み出しサイクル時間が増加することを防止できる。
【００１７】
本発明の半導体メモリでは、ワード線は、メモリセルに接続され、メモリセルのアクセス時に選択される。ワード制御回路は、読み出しコマンドに応答して生成されるコラムパルスのうち、最後のコラムパルスに応答してワード線を非選択にする。このため、コラムパルスの出力回数またはコラムパルスの生成周期によらず、ワード線を最適なタイミングで非選択にできる。この結果、サイクル時間を最短にできる。
【００１８】
本発明の半導体メモリでは、パルス生成回路は、読み出しコマンドに応答して生成されるコラムパルスのうち２番目以降のコラムパルスのパルス幅を、最初のコラムパルスのパルス幅より短く設定する。一般に、読み出しコマンドに応答する読み出し動作において、ビット線の電圧は徐々に増幅されていく。このため、複数のコラムスイッチを順次オンさせる場合、最初にオンするコラムスイッチに対応するデータが最も読み出し難い。最初のコラムパルスの幅を十分に確保することで、最初のデータを確実に読み出すことができる。さらに、２番目以降のコラムパルスのパルス幅を短くすることで、１回の読み出し動作に対応するサイクル時間を短縮できる。
【００１９】
本発明の半導体メモリでは、複数のメモリブロックは、ビット線、コラムスイッチ、データバス線、およびコラム選択線をそれぞれ有している。第３モード設定回路は、低電力モードまたは高速モードを設定する。アドレス変換回路は、内部アドレスを、第３モード設定回路の設定値に応じて第２内部アドレスに変換する。低電力モード中にアドレス変換回路が出力する第２内部アドレスにより選択されるメモリブロックの数は、高速モード中に選択されるメモリブロックの数に比べ少ない。第３モード設定回路に設定される動作モードに応じて、１種類の半導体メモリを、消費電力の低い製品、または動作速度の速い製品にできる。したがって、半導体メモリの開発コストおよび製造コストを削減できる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体メモリの第１の実施形態を示している。図中、太線で示した信号線は、複数ビットで構成されている。図の左側の二重丸は、外部端子を示している。末尾に"Ｚ"が付いている信号は、正論理を示し、先頭に"／"の付いている信号は、負論理を示している。
この半導体メモリは、シリコン基板上にCMOSプロセスを使用してFCRAM（Fast Cycle RAM）として形成されている。
【００２１】
FCRAMは、コマンドデコーダ１０、モード設定回路１２、プログラム回路１４、アドレス入力回路１６、データ入出力回路１８、アドレスカウンタ２０、コラムカウンタ２２、間隔調整回路２４、パルス生成回路２６、ワードリセット制御回路２８、ワード制御回路３０、プリチャージ制御回路３２、センスアンプ制御回路３４、およびメモリコア３６を有している。
【００２２】
コマンドデコーダ１０は、FCRAMを動作させるために制御端子に供給される制御信号CNT（コマンド信号）をデコードし、デコード結果に応じて、アクティブ信号ACTZおよび読み出し制御信号RDZ等を出力する。アクティブ信号ACTZは、読み出し動作を実行するための制御信号（読み出しコマンド）が供給されたとき、書き込み動作を実行するときの制御信号（書き込みコマンド）が供給されたとき、およびリフレッシュ動作を実行するための制御信号（リフレッシュコマンド）が供給されたときに生成される。読み出し制御信号RDZは、読み出しコマンドが供給されたときに生成される。書き込み制御信号WRZは、書き込みコマンドが供給されたときに生成される。
【００２３】
モード設定回路１２は、FCRAMの動作モードを設定する。モード設定回路１２により第１モードおよび第２モードが設定される。第１モードでは、読み出しコマンドおよび書き込みコマンドに応答してパルス生成回路２６から出力されるコラムパルスCLPZの回数が設定される。第２モードでは、コラムパルスCLPZの生成周期（パルス幅およびパルス間隔）が設定される。すなわち、モード設定回路１２は、コラムパルスCLPZの回数を設定する第１モード設定回路、およびコラムパルスCLPZの生成周期を設定する第２モード設定回路として動作する。
【００２４】
コラムパルスCLPZの生成回数は、FCRAMの電源投入後、モード設定コマンドを示す制御信号CNTとともにアドレス端子を介して供給されるアドレス信号AD（第１設定信号）の値に応じて設定される。同様に、コラムパルスCLPZのパルス幅およびパルス間隔は、FCRAMの電源投入後、モード設定コマンドを示す制御信号CNTとともにアドレス端子を介して供給されるアドレス信号AD（第２設定信号）の値に応じて設定される。また、第１モードおよび第２モードは、FCRAMの電源投入時にプログラム回路１４から出力されるヒューズ信号FUS1-2の論理レベルに応じて初期化される。
【００２５】
モード設定回路１２は、設定された動作モードに対応するモード信号MD（MD11-12、MD21-26）を出力する。具体的には、モード設定回路１２は、設定された第１モードに応じて、第１モード信号MD11-12のいずれかを高レベルに変化し、設定された第２モードに応じて、第２モード信号MD21-23のいずれか、および第２モード信号MD24-26のいずれかを高レベルに変化する。第１モード信号MD11-12により、コラムパルスCLPZの出力回数が調整される。第２モード信号MD21-23、MD24-26により、コラムパルスCLPZのパルス間隔およびパルス幅がそれぞれ調整される。
【００２６】
プログラム回路１４は、上述したように、モード設定回路１２の初期状態を決めるためのヒューズ信号FUS1-2をモード設定回路１２に出力する。プログラム回路１４は、コラムパルスCLPZの回数の初期値を示す第１ヒューズFS1、およびコラムパルスCLPZの生成周期を示す複数の第２ヒューズFS2を有している。そして、プログラム回路１４は、第１ヒューズFS1のプログラム状態に応じてヒューズ信号FUS1（第１内部設定信号）を出力し、第２ヒューズFS2のプログラム状態に応じてヒューズ信号FUS2（第２内部設定信号）を出力する。
【００２７】
すなわち、プログラム回路１４は、コラムパルスCLPZの回数の初期値を示すヒューズ信号（第１内部設定信号）FUS1を出力する第１プログラム回路、およびコラムパルスCLPZの生成周期（パルス幅およびパルス間隔）の初期値を示すヒューズ信号（第２内部設定信号）FUS2を出力する第２プログラム回路として動作する。
アドレス入力回路１６は、アドレス端子を介してアドレス信号ADを受信し、受信したアドレス信号ADをロウアドレス信号RADおよびコラムアドレス信号CADとして出力する。このFCRAMでは、ロウアドレス信号RADおよびコラムアドレス信号CADは、同時にアドレス端子に供給される（アドレス非マルチプレクス）。
【００２８】
データ入出力回路１８は、読み出し動作時にメモリコア３２から読み出され、コモンデータバス線CDB上に伝達された読み出しデータ（CDB上では並列データ）を直列データに変換し、データ端子DQに順次出力する。また、データ入出力回路２０は、書き込み動作時にデータ端子DQを介して順次供給される直列の書き込みデータを並列データに変換し、コモンデータバスCDBを介してメモリコア３２に出力する。データ端子DQは、８ビット（DQ0-7）で構成されている。なお、以下では、１ビットのデータ信号DQに対応する回路および動作について説明する。実際の回路は、８ビットのデータ信号DQに対応して形成されている。
【００２９】
アドレスカウンタ２０は、コラムアドレス信号CADの下位ビット（下位コラムアドレス信号CAD）を内部コラムアドレス信号CAD2として出力する。また、アドレスカウンタ２０は、内部読み出し制御信号IRDZに同期して、下位コラムアドレス信号CADを１ずつ増加させ、増加させた信号を内部コラムアドレス信号CAD2として順次出力する。例えば、下位コラムアドレス信号CADは、２ビットで構成される。
【００３０】
読み出しコマンドに対応して２進数で"00"の下位コラムアドレス信号CADが供給されたとき、内部コラムアドレス信号CAD2として、２進数の"00"、"01"、"10"、"11"が順次出力される。また、読み出しコマンドに対応して２進数で"10"の下位コラムアドレス信号CADが供給されたとき、内部コラムアドレス信号CAD2として、２進数の"10"、"11"、"00"、"01"が順次出力される。すなわち、アドレスカウンタ２０は、２進カウンタの機能を有している。
【００３１】
コラムカウンタ２２は、読み出し制御信号RDZおよびモード信号MD（第１モード信号MD11-12）を受け、モード信号MDが示す回数のコラムパルスCLPZが出力されるまでコラムイネーブル信号CLENを出力する。すなわち、コラムカウンタ２２は、パルス生成回路２６が出力するコラムパルスCLPZの回数を制御する回数制御回路として動作する。
【００３２】
間隔調整回路２４は、コラムイネーブル信号CLENの活性化期間（高レベル期間）に動作し、コラムパルスCLPZの立ち下がりエッジに同期して内部読み出し信号IRDZを出力する。コラムパルスCLPZの立ち下がりエッジから内部読み出し信号IRDZの立ち上がりエッジまでの間隔（＝コラムパルスCLPZのパルス間隔）は、モード信号MD（第２モード信号MD21-23）に応じて調整される。
【００３３】
パルス生成回路２６は、コラムイネーブル信号CLENの活性化期間に動作し、読み出し信号IRDZおよび内部読み出し信号IRDZに同期してコラムパルスCLPZを生成する。コラムパルスCLPZのパルス幅は、モード信号MD（第２モード信号MD24-26）に応じて調整される。すなわち、パルス生成回路２６は、コラムパルスCLPZのパルス幅を調整する幅調整回路として動作する。
【００３４】
コラムパルスCLPZのパルス間隔およびパルス幅を調整することにより、コラムパルスCLPZの生成周期が調整できる。すなわち、コラムパルスCLPZの生成周期を調整する周期調整回路が、間隔調整回路２４およびパルス生成回路２６により構成されている。
ワードリセット制御回路２８は、読み出しコマンドおよび書き込みコマンドに応答して生成されるコラムパルスCLPZのうち最後のコラムパルスCLPZに同期して終了信号ENDZ（パルス信号）を出力する。
【００３５】
ワード制御回路３０は、アクティブ信号ACTZに応答してワードパルスWLPZを立ち上げ、終了信号ENDZに応答してワードパルスWLPZを立ち下げる。ワードパルスWLPZは、後述するワード線WLの選択期間を決めるタイミング信号である。ワード線WLは、ワードパルスWLPZの高レベル期間に同期して活性化（選択）される。すなわち、ワード制御回路３０は、読み出しコマンドおよび書き込みコマンドに応答して生成されるコラムパルスCLPZのうち、最後のコラムパルスCLPZに応答して、選択されているワード線WLを非選択にする。
【００３６】
プリチャージ制御回路３２は、ワードパルスWLPZの立ち下がりエッジに同期してプリチャージ信号PREZを高レベルに変化する。プリチャージ信号PREZの高レベルへの変化により、ビット線BL、/BLは、プリチャージ電圧にプリチャージされる。
センスアンプ制御回路３４は、ワードパルスWLPZの活性化に同期してセンスアンプ活性化信号PSA、NSAを活性化する。
【００３７】
メモリコア３６は、ワードデコーダ部WDEC、センスアンプ部SA、プリチャージ部PRE、メモリセルアレイARY、コラムデコーダ部CDEC、アンプ部AMP、およびラッチ部LTCHを有している。
ワードデコーダ部WDECは、ロウアドレス信号RADに応じて動作する複数のワードデコーダを有している。メモリセルMCのアクセス時にロウアドレス信号RADにより活性化されるワードデコーダは、ワードパルスWLPZに同期してワード線WLを選択する。
【００３８】
センスアンプ部SAは、センスアンプ活性化信号PSA、NSAに応じて動作し、ビット線BL、/BLの電圧差を増幅する複数のセンスアンプを有している。また、センスアンプ部SAは、コラムアドレス信号CAD、CAD2に応じて選択されたコラム選択線に応じて動作する複数のコラムスイッチCSW（後述する図７で説明）を有している。コラムスイッチCSWは、コラムパルスCLPZに同期してオンする。
【００３９】
プリチャージ部PREは、プリチャージ信号PREZに応じて動作する複数のプリチャージ回路を有している。各プリチャージ回路の駆動能力は、第２モード信号MD21-26に応じて調整され、コラムパルスCLPZの生成周期が短いときに高くなり、生成周期が長いときに低くなる。
メモリセルアレイARYは、マトリックス状に配置された複数の揮発性のメモリセルMCと、メモリセルMCに接続された複数のワード線WLおよび複数のビット線BL、/BLとを有している。メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BL（または/BL）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。各ビット線BL、/BL対は、センスアンプおよびプリチャージ回路に接続されている。
【００４０】
コラムデコーダ部CDECは、コラムアドレス信号CAD、CAD2に応じて動作する複数のコラムデコーダを有している。コラムデコーダは、メモリセルMCのアクセス時に、コラムアドレス信号CAD、CAD2（内部アドレス）にそれぞれ対応するコラム選択線CL（後述する図６で説明）をコラムパルスCLPZに同期して順次選択する。
【００４１】
アンプ部AMPは、複数のリードアンプおよび複数のライトアンプを有している。リードアンプは、読み出し動作時にメモリセルアレイARYから出力される直列の読み出しデータを、アンプイネーブル信号AMPENに同期してそれぞれ増幅する。アンプイネーブル信号AMPENは、コラムパルスCLPZに同期して生成される。リードアンプの増幅能力は、第２モード信号MD21-26に応じて調整され、コラムパルスCLPZの生成周期が短いときに高くなり、生成周期が長いときに低くなる。ライトアンプは、書き込み動作時にデータ端子DQから順次供給される書き込みデータをそれぞれ増幅する。
【００４２】
ラッチ部LTCHは、コモンデータバス線CDBに接続されている。ラッチ部LTCHは、アンプ部AMPのリードアンプから出力される直列の読み出しデータを、コラムアドレス信号CAD2に応じてそれぞれラッチする。ラッチされたデータは、コラムアドレス信号CADに応じて並列データとしてコモンデータバス線CDBに出力される。
【００４３】
図２は、図１に示した間隔調整回路２４の詳細を示している。
間隔調整回路２４は、論理回路２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅを有している。論理回路２４ａは、コラムパルスCLPZの立ち下がりエッジに同期してパルスPLSを生成する。論理回路２４ｂは、第２モード信号MD21が高レベルのときに活性化され、コラムパルスCLPZを時間T1だけ遅らせた信号を出力する。論理回路２４ｃは、モード信号MD22が高レベルのときに活性化され、コラムパルスCLPZを時間T2だけ遅らせた信号を出力する。論理回路２４ｄは、モード信号MD23が高レベルのときに活性化され、コラムパルスCLPZを時間T3だけ遅らせた信号を出力する。時間T1、T2、T3は、論理回路２４ｂ、２４ｃ、２４ｄのインバータの数に対応して設定される。
【００４４】
論理回路２４ｅは、論理回路２４ｂ〜２４ｄの出力をOR演算する負論理のOR回路と、コラムイネーブル信号CLENが高レベルのときに活性化され、OR回路の出力を内部読み出し制御信号IRDZとして出力するAND回路とを有している。
図３は、図２に示した間隔調整回路２４の動作を示している。
図１に示したモード設定回路１２が高レベルの第２モード信号MD21および低レベルの第２モード信号MD22、23を出力するとき、コラムパルスCLPZと内部読み出し制御信号IRDZの間隔は、時間T1になる。同様に、第２モード信号MD22が高レベル、第２モード信号MD21、23が低レベルのとき、コラムパルスCLPZと内部読み出し制御信号IRDZの間隔は、時間T1より短い時間T2になる。第２モード信号MD23が高レベル、第２モード信号MD21、22が低レベルのとき、コラムパルスCLPZと内部読み出し制御信号IRDZの間隔は、時間T2より短い時間T3になる。
【００４５】
パルス生成回路２６は、内部読み出し制御信号IRDZに同期してコラムパルスCLPZを生成する。このため、第２モード信号MD21-23により、コラムパルスCLPZのパルス間隔が調整される。
図４は、図１に示したパルス生成回路２６の詳細を示している。
パルス生成回路２６は、論理回路２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ、２６ｆを有している。論理回路２６ａは、モード信号MD24が高レベルのときに活性化され、コラムパルスCLP0Zを時間T4だけ遅らせた信号を出力する。論理回路２６ｂは、モード信号MD25が高レベルのときに活性化され、コラムパルスCLP0Zを時間T5だけ遅らせた信号を出力する。論理回路２６ｃは、モード信号MD26が高レベルのときに活性化され、コラムパルスCLP0Zを時間T6だけ遅らせた信号を出力する。時間T4、T5、T6は、論理回路２６ａ、２６ｂ、２６ｃのインバータの数に対応して設定される。
【００４６】
論理回路２６ｄは、論理回路２６ａ、２６ｂ、２６ｃの出力が低レベルから高レベルに変化したときに、コラムリセット信号CLRESを高レベルから低レベルに変化する。論理回路２６ｅは、RSフリップフロップを有している。RSフリップフロップは、読み出し制御信号RDZまたは内部読み出し制御信号IRDZの立ち上がりエッジに同期してセットされ、コラムパルスCLP0Zを高レベルに変化し、コラムリセット信号CLRESの立ち下がりエッジに同期してリセットされ、コラムパルスCLP0Zを低レベルに変化する。論理回路２６ｆは、コラムイネーブル信号CLENが高レベルのときに活性化され、コラムパルスCLP0ZをコラムパルスCLPZとして出力する。
【００４７】
図５は、図４に示したパルス生成回路２６の動作を示している。
図１に示したモード設定回路１２が高レベルのモード信号MD24および低レベルのモード信号MD25、26を出力するとき、コラムパルスCLPZのパルス幅は、時間T4になる。同様に、モード信号MD25が高レベル、モード信号MD24、26が低レベルのとき、コラムパルスCLPZのパルス幅は、時間T4より短い時間T5になる。モード信号MD26が高レベル、モード信号MD24、25が低レベルのとき、コラムパルスCLPZのパルス幅は、時間T5より短い時間T6になる。すなわち、モード信号MD24-26により、コラムパルスCLPZのパルス幅が調整される。
【００４８】
図６は、図１に示したメモリコア３６の要部の概要を示している。
メモリコア３６は、４つのメモリブロックBLK（BLK1-BLK4）を有している。メモリブロックBLK1は、コラムデコーダ部CDEC1、プリチャージ部PRE1、センスアンプ部SA1、メモリセルアレイARY1、アンプ部AMP1、およびラッチ部LTCH1を有している。同様に、メモリブロックBLK2-BLK4は、コラムデコーダ部CDEC2-CDEC4、プリチャージ部PRE2-PRE4、センスアンプ部SA2-SA4、メモリセルアレイARY2-ARY4、アンプ部AMP2-AMP4、およびラッチ部LTCH2-LTCH4をそれぞれ有している。換言すれば、図１に示したコラムデコーダ部CDEC、プリチャージ部PRE、センスアンプ部SA、メモリセルアレイARY、アンプ部AMP、およびラッチ部LTCHは、それぞれ４つのブロックで構成されている。
【００４９】
メモリブロックBLK1-BLK4は、ロウアドレス信号RADの上位２ビットにより識別される。メモリブロックBLK1-BLK4の構造は、互いに同じである。
各メモリブロックBLK1-BLK4は、ビット線対BL、/BLにそれぞれ接続された複数のコラムスイッチCSW、コラムスイッチCSWを制御するコラム選択線CL1、CL2、CL3、CL4、...、コラムスイッチCSWを介してビット線対BL、/BLに接続されるローカルデータバス線LDB、およびローカルデータバス線LDBに接続されたグローバルデータバス線GDBを有している。
【００５０】
図７は、図６に示したメモリブロックBLKの要部の詳細を示している。
メモリブロックBLKには、相補のビット線対BL、/BL毎にセンスアンプおよびプリチャージ回路が形成されている。同じワード線WL（例えばWL0）には、ビット線BL、/BLにそれぞれ接続されたメモリセルMCの一方が接続されている。
センスアンプは、入力と出力とが互いに接続された２つのCMOSインバータからなるラッチと、CMOSインバータのpMOSトランジスタのソースをセンスアンプ活性化信号PSAに応じて電源線に接続するpMOSトランジスタと、CMOSトランジスタのnMOSトランジスタのソースをセンスアンプ活性化信号NSAに応じて接地線に接続するnMOSトランジスタとを有している。
【００５１】
各コラムスイッチCSWは、直列に接続された２つのnMOSトランジスタからなるスイッチ３８ａ、３８ｂ、３８ｃ、３８ｄを有している。
スイッチ３８ａは、ビット線BLを読み出しローカルデータバス線/RLDBに接続する。スイッチ３８ｂは、ビット線/BLを読み出しローカルデータバス線RLDBに接続する。スイッチ３８ｃは、ビット線BLを書き込みローカルデータバスWLDBに接続する。スイッチ３８ｄは、ビット線/BLを書き込みローカルデータバス/WLDBに接続する。
【００５２】
スイッチ３８ａのnMOSトランジスタの一方は、ソースを読み出し制御信号RCLXの信号線に接続し、ゲートをコラム選択線CL（CL1、CL2、CL3、CL4、...のいずれか）に接続している。スイッチ３８ａのnMOSトランジスタの他方は、ゲートをビット線BLに接続し、ドレインを読み出しローカルデータバス線/RLDBに接続している。同様に、スイッチ３８ｂのnMOSトランジスタの一方は、ソースを読み出し制御信号RCLXの信号線に接続し、ゲートをコラム選択線CL（CL1、CL2、CL3、CL4、...のいずれか）に接続している。スイッチ３８ｂのnMOSトランジスタの他方は、ゲートをビット線/BLに接続し、ドレインを読み出しローカルデータバス線RLDBに接続している。読み出し制御信号RCLXは、読み出し動作時にロウアドレス信号RADまたはコラムアドレス信号CADに応じて活性化される。
【００５３】
ビット線BL（または/BL）をトランジスタのゲートに接続する方式を、ダイレクトセンス方式と称している。ダイレクトセンス方式のコラムスイッチCSWは、ビット線BL（または/BL）の電圧を増幅する機能を有している。ダイレクトセンス方式のコラムスイッチCSWでは、読み出し動作時にビット線とデータバス線が直接接続されないため、読み出しローカルデータバス線RLDB、/RLDBの電圧変化によりビット線BL、/BLの電圧が変動することが防止される。すなわち、複数のコラムパルスCLPZを連続して生成し、コラムスイッチCSWを連続してオンさせても、メモリセルMCへのデータのリストア時間が延びることはなく、読み出しサイクル時間が増加することを防止できる。
【００５４】
スイッチ３８ｃのnMOSトランジスタの一方は、ソースをビット線/BLに接続し、ゲートをコラム選択線CL（CL1、CL2、CL3、CL4、...のいずれか）に接続している。スイッチ３８ｃのnMOSトランジスタの他方は、ゲートを書き込み制御信号WCLZに接続し、ドレインを書き込みローカルデータバス線WLDBに接続している。同様に、スイッチ３８ｄのnMOSトランジスタの一方は、ソースをビット線/BLに接続し、ゲートをコラム選択線CL（CL1、CL2、CL3、CL4、...のいずれか）に接続している。スイッチ３８ｄのnMOSトランジスタの他方は、ゲートを書き込み制御信号WCLZに接続し、ドレインをローカルデータバス線/WLDBに接続している。き込み制御信号WCLZは、書き込み動作時にコラムアドレス信号CADに応じて活性化される。
【００５５】
図８は、図７に示したプリチャージ回路の詳細を示している。
プリチャージ回路は、デコード回路４０ａ、第１プリチャージ回路４０ｂ、第２プリチャージ回路４０ｃ、および第３プリチャージ回路４０ｄを有している。デコード回路４０ａは、第２モード信号MD21-26を受け、第１〜第３プリチャージ信号PRE1-PRE3のいずれかを高レベルに変化する。デコード回路４０ａは、第２モード信号MD21-26の論理レベルに基づいてコラムパルスCLPZの生成周期が長いと判断したときに、第１プリチャージ信号PRE1を高レベルに変化する。デコード回路４０ａは、第２モード信号MD21-26の論理レベルに基づいてコラムパルスCLPZの生成周期が標準と判断したときに、第２プリチャージ信号PRE2を高レベルに変化する。デコード回路４０ａは、第２モード信号MD21-26の論理レベルに基づいてコラムパルスCLPZの生成周期が短いと判断したときに、第３プリチャージ信号PRE3を高レベルに変化する。
【００５６】
各第１〜第３プリチャージ回路４０ｂ、４０ｃ、４０ｄは、ビット線BL、/BLをプリチャージ電圧線VPRにそれぞれ接続するnMOSトランジスタと、ビット線BL、/BLをイコライズするnMOSトランジスタとを有している。第１〜第３プリチャージ回路４０ｂ、４０ｃ、４０ｄにおけるnMOSトランジスタのゲート幅の比は、１：５：２５に設定されている。nMOSトランジスタに示した数値は、ゲート幅の比を示している。第１〜第３プリチャージ回路４０ｂ、４０ｃ、４０ｄにおけるnMOSトランジスタのチャネル長は、互いに同じである。
【００５７】
第１プリチャージ回路４０ｂは、第１プリチャージ信号PRE1が高レベルのときに、プリチャージ信号PREZに同期してビット線BL、/BLをプリチャージ電圧線VPRに接続する。第２プリチャージ回路４０ｃは、第２プリチャージ信号PRE2が高レベルのときに、プリチャージ信号PREZに同期してビット線BL、/BLをプリチャージ電圧線VPRに接続する。第３プリチャージ回路４０ｄは、第３プリチャージ信号PRE3が高レベルのときに、プリチャージ信号PREZに同期してビット線BL、/BLをプリチャージ電圧線VPRに接続する。すなわち、プリチャージ動作は、コラムパルスCLPZの生成周期が短いほど高速に実行される。
【００５８】
図９は、図６に示したアンプ部AMPにおけるリードアンプの詳細を示している。
リードアンプは、リセット回路４２ａ、アンプ回路４２ｂ、デコード回路４２ｃ、および第１〜第３ソース回路４２ｄ、４２ｅ、４２ｆを有している。リセット回路４２ａは、リセット信号RSTの高レベル時にグローバルビット線GDB、/GDBをリセット電圧線VTに接続するnMOSトランジスタと、リセット信号RSTの高レベル時にグローバルビット線GDB、/GDBをイコライズするnMOSトランジスタとを有している。アンプ回路４２ｂは、ゲートがグローバルビット線GDB、/GDBにそれぞれ接続され、ドレインが負荷抵抗を介して電源線にそれぞれ接続され、ソースがソース回路４２ｄ、４２ｅ、４２ｆに接続された一対のnMOSトランジスタを有している。nMOSトランジスタの出力（ドレイン）は、ラッチ部LTCHに接続されている。
【００５９】
デコード回路４２ｃは、第２モード信号MD21-26を受け、第１〜第３駆動信号DRV1-DRV3のいずれかを高レベルに変化する。デコード回路４２ｃは、第２モード信号MD21-26の論理レベルに基づいてコラムパルスCLPZの生成周期が長いと判断したときに、第１駆動信号DRV1を高レベルに変化する。デコード回路４２ｃは、第２モード信号MD21-26の論理レベルに基づいてコラムパルスCLPZの生成周期が標準と判断したときに、第２駆動信号DRV2を高レベルに変化する。デコード回路４２ｃは、第２モード信号MD21-26の論理レベルに基づいてコラムパルスCLPZの生成周期が短いと判断したときに、第３駆動信号DRV3を高レベルに変化する。
【００６０】
各第１〜第３ソース回路４２ｄ、４２ｅ、４２ｆは、アンプ回路４２ｂのnMOSトランジスタのソースを接地線に接続するnMOSトランジスタを有している。第１〜第３ソース回路４２ｄ、４２ｅ、４２ｆにおけるnMOSトランジスタのゲート幅の比は、１：５：２５に設定されている。nMOSトランジスタに示した数値は、ゲート幅の比を示している。第１〜第３ソース回路４２ｄ、４２ｅ、４２ｆにおけるnMOSトランジスタのチャネル長は互いに同じである。
【００６１】
第１ソース回路４２ｄは、第１駆動信号DRV1が高レベルのときに、アンプイネーブル信号AMPENに同期してアンプ回路４２ｂを接地線に接続する。第２ソース回路４２ｅは、第２駆動信号DRV2が高レベルのときに、アンプイネーブル信号AMPENに同期してアンプ回路４２ｂを接地線に接続する。第３ソース回路４２ｆは、第３駆動信号DRV3が高レベルのときに、アンプイネーブル信号AMPENに同期してアンプ回路４２ｂを接地線に接続する。すなわち、アンプ回路４２ｂの増幅動作は、コラムパルスCLPZの生成周期が短いほど高速に実行される。
【００６２】
なお、特に図示していないが、ライトアンプもリードアンプと同様に、第２モード信号MD21-26に応じて所定の駆動信号を出力するデコード回路と、駆動信号に応じて増幅能力が変化するアンプ回路とを有している。すなわち、ライトアンプの増幅動作は、コラムパルスCLPZの生成周期が短いほど高速に実行される。
図１０は、図１に示したラッチ部LTCHの詳細を示している。
【００６３】
ラッチ部LTCHは、図９に示したアンプ部AMPのアンプ回路４２ｂに対応して、スイッチ回路４３ａ、ラッチ回路４３ｂ、スイッチ回路４３ｃ、およびバッファ回路４３ｄをそれぞれ有している。
スイッチ回路４３ａは、コラムアドレス信号CAD2に応じて順次オンし、グローバルデータバス線GDB2（または/GDB2）を、ラッチ回路４３ｂに接続する４つのCMOS伝達ゲートを有している。ラッチ回路４３ｂは、２つのインバータの入力と出力とを接続して構成され、スイッチ回路４３ａを介して伝達されるデータをそれぞれラッチする４つのラッチを有している。スイッチ回路４３ｃは、コラムアドレス信号CAD（下位ビット）に応じて順次オンし、ラッチ回路４３ｂのラッチの出力を、バッファ回路に順次接続する４つのCMOS伝達ゲートを有している。
【００６４】
バッファ回路４３ｄは、スイッチ回路４３ｃから出力されるデータを、コラムアドレス信号CAD（上位ビット）に応じて出力するために、電源線と接地線との間に直列に接続されたpMOSトランジスタおよびnMOSトランジスタを有している。
図１１は、第１の実施形態の読み出し動作の一例を示している。
この例では、モード設定回路１２には、第１モード（コラムパルスCLPZの回数）として"４"が設定され、第２モード（コラムパルスCLPZのパルス幅およびパルス間隔）として"長い"、"長い"が設定されている。このため、モード設定回路１２は、高レベルの第１モード信号MD11および高レベルの第２モード信号MD24、MD21を出力する。この状態は、FCRAMに電源が投入されたときに、モード設定回路１２が、プログラム回路１４のヒューズFS1-2の情報に基づいて初期設定された状態である。このように、ヒューズFS1-2のプログラム状態に応じて、FCRAMの初期モードを自在に設定できる。
【００６５】
まず、FCRAMは、読み出しコマンドRDおよび読み出しアドレスAD1を受信する。読み出しアドレスAD1は、連続して読み出される４ビットデータの先頭アドレスを示している。図１に示したコマンドデコーダ１０は、読み出しコマンドRDに応答してアクティブ信号ACTZおよび読み出し制御信号RDZを出力する（図１１（ａ））。ワード制御回路３０は、アクティブ信号ACTZに応答してワードパルスWLPZを高レベルに変化する（図１１（ｂ））。ワードパルスWLPZに応答して読み出しアドレスAD1に対応するワード線WLが選択され、ワード線WLに接続された複数のメモリセルMCから読み出しデータが出力される（後述する図１２で説明）。
【００６６】
コラムカウンタ２２は、読み出し制御信号RDZに応答してコラムイネーブル信号CLENを高レベルに変化する（図１１（ｃ））。パルス生成回路２６は、読み出し制御信号RDZに応答して最初のコラムパルスCLPZを出力する（図１１（ｄ））。パルス生成回路２６は、高レベルの第２モード信号MD24に応じて、パルス幅の長いコラムパルスCLPZ（図５に示したT4）を生成する。
【００６７】
コラムパルスCLPZに応答して読み出しアドレスAD1に対応するコラム選択線CLが選択され、読み出しデータがローカルデータバス線RLDBおよびグローバルデータバス線GDBを介してグローバルデータバス線GDB2、/GDB2に出力される（図１１（ｅ））。この際、図９に示したリードアンプは、第１駆動信号DRV1に応じてソース回路４２ｄをオンする。このため、アンプ回路４２ｂからグローバルデータバス線GDB2、/GDB2に出力される読み出しデータの出力時間は、ソース回路４２ｅ、４２ｆがそれぞれオンしたときよりも長いTD1になる。この結果、リードアンプの増幅時間は、ソース回路４２ｅ、４２ｆがそれぞれオンしたときに比べ長くなる。
【００６８】
リードアンプの消費電力は、ソース回路４２ｅ、４２ｆがそれぞれオンしたときに比べ小さくなる。このように、FCRAMの消費電力を小さくしたいときに、コラムパルスCLPZの生成周期を長くし、リードアンプの消費電力を小さくするために第２モード信号MD21、MD24が選択される。なお、この実施形態では、グローバルデータバス線GDB2、/GDB2のリセット時間TRは、サイクル時間に影響しないため、動作モードによらず一定にされている。
【００６９】
間隔調整回路２４は、コラムパルスCLPZの立ち下がりエッジに応答して内部読み出し制御信号IRDZを出力する（図１１（ｆ））。間隔調整回路２４は、高レベルの第２モード信号MD21に応じて、図２に示した論理回路２４ｂを活性化し、コラムパルスCLPZの立ち下がりエッジから内部読み出し制御信号IRDZまでの間隔（図３に示したT1）を長くする。
【００７０】
パルス生成回路２６は、内部読み出し制御信号IRDZに応答して２回目のコラムパルスCLPZを出力する（図１１（ｇ））。コラムパルスCLPZのパルス間隔は、高レベルの第２モード信号MD21に応じて長くなる。したがって、コラムパルスCLPZの生成周期は、最も長くなる。この後、３回目および４回目のコラムパルスCLPZが出力される（図１１（ｈ、ｉ））。すなわち、FCRAMは、１回の読み出しコマンドRDに応答して、コラムパルスCLPZを外部信号の供給を受けることなく自動的に複数回生成する。
【００７１】
コラムカウンタ２２は、４回目のコラムパルスCLPZを受けて、コラムイネーブル信号CLENを低レベルに変化する（図１１（ｊ））。パルス生成回路２６は、低レベルのコラムイネーブル信号CLENにより非活性化され、コラムパルスCLPZの生成を停止する。
ワードリセット制御回路２８は、低レベルのコラムパルスCLPZおよび低レベルのコラムイネーブル信号CLENを受け、終了信号ENDZを出力する（図１１（ｋ））。ワード制御回路３０は、終了信号ENDZに応答してワードパルスWLPZを低レベルに変化する（図１１（ｌ））。そして、ワード線WLが非選択にされ、１回の読み出しコマンドRDに対応する読み出し動作が完了する。最後のコラムパルスCLPZに応答してワード線WLが非選択にされるため、ワード線WLの選択期間を最適に設定できる。この結果、読み出しデータをメモリセルから確実に読み出しできるとともに、ビット線BL、/BLに読み出されたデータをメモリセルMCに確実にリストアできる。
【００７２】
図１２は、図１１に示した読み出し動作におけるデータの出力を示している。ビット線BL1-4は、図６のメモリブロックBLK1におけるコラム選択線CL1-4に対応するビット線対BL、/BLを示している。メモリセルMCに同じ論理のデータが保持されている場合、ビット線BL1-4の波形の変化は同じになるため、まとめて１つの波形で示している。
【００７３】
読み出しコマンドRDが供給されてワード線WLが選択されると、ビット線BL1-4にデータが読み出される（図１２（ａ））。この後、センスアンプ活性化信号PSA、NSAが変化してセンスアンプが活性化され、ビット線BL1-4上のデータが増幅されていく（図１２（ｂ））。次に、図１１に示したコラムパルスCLPZに同期してコラム選択線CL1-4が順次選択され、ビット線BL1-4上のデータは、ローカルデータバス線LDBに伝達される（図１２（ｃ、ｄ、ｅ、ｆ））。
【００７４】
ローカルデータバス線LDBに伝達されたデータは、アンプ部AMPで増幅され、コラムアドレス信号CAD2に同期してラッチ部LTCHに順次ラッチされる。ラッチ部LTCHにラッチされたデータは、図１０で説明したように、FCRAMの外部から順次供給されるコラムアドレス信号CADに応じて、コモンデータバス線CDBに出力され、データ端子DQから出力される。すなわち、ページ動作が実行される。なお、図１２においては、コラム選択線CL2、CL3、CL4に対応してラッチ部LTCHに供給されるコラムアドレス信号CADは示していない。
【００７５】
終了信号ENDZ（上述した図１１（ｋ））が出力され、ワード線WLが非選択にされた後、プリチャージ信号PREZが出力され、ビット線BL1-4はプリチャージされる（図１２（ｇ））。この際、第２モード信号MD21、MD24が高レベルのとき、図８で説明したように、トランジスタサイズの最も小さい第１プリチャージ回路４０ｂが動作する。したがって、ビット線BL1-4がプリチャージされる時間TP1は、第２、第３プリチャージ回路４０ｃ、４０ｄが動作するときよりも長くなる。この結果、プリチャージ部PREの消費電力は、第２、第３プリチャージ回路４０ｃ、４０ｄがそれぞれ動作するときに比べ小さくなり、FCRAMの消費電力は小さくなる。
【００７６】
なお、この実施形態では、ダイレクトセンス方式を採用しているため、図１２（ｃ、ｄ）に示したように、ビット線BL1-4のデータが十分に増幅されていない場合にも、データを確実に読み出すことができる。また、コラム選択線CL1-4が選択されたときに、ビット線BL1-4がローカルデータバス線LDBの影響を受けることはない。図中の括弧内は、ダイレクトセンス方式でないnMOSトランジスタのソース・ドレインにビット線とローカルデータバス線を接続したコラムスイッチを採用したときのビット線BL1-4の波形を示している。この場合、ビット線BL1-4の電圧は、コラム選択線CL1-4が選択されたときにローカルデータバス線LDBの影響を受けて変動する。このため、コラム選択線CL1-4は、ビット線BL1-4が十分に増幅された後に選択する必要があり、サイクル時間が増加してしまう。
【００７７】
図１３は、第１の実施形態の読み出し動作の別の一例を示している。図１１と同じ動作については説明を省略する。
この例では、モード設定回路１２には、第１モード（コラムパルスCLPZの回数）として"４"が設定され、第２モード（コラムパルスCLPZのパルス幅およびパルス間隔）として"短い"、"短い"が設定されている。このため、モード設定回路１２は、高レベルの第１モード信号MD11および高レベルの第２モード信号MD26、MD23を出力する。この状態は、FCRAMに電源が投入された後、モード設定回路１２が、モード設定コマンドとともに供給されるアドレス信号ADに応じて再設定された状態である。
【００７８】
この例では、パルス生成回路２６は、高レベルの第２モード信号MD26に応じて、パルス幅の短いコラムパルスCLPZ（図５に示したT6）を生成する。間隔調整回路２４は、高レベルの第２モード信号MD26に応じて、コラムパルスCLPZの立ち下がりエッジから内部読み出し制御信号IRDZまでの間隔を短く設定する（図３に示したT3）。このため、コラムパルスCLPZのパルス間隔は、高レベルの第２モード信号MD26に応じて、短くなる。したがって、コラムパルスCLPZの生成周期は、最も短くなる。
【００７９】
図９に示したリードアンプは、第３駆動信号DRV3に応じてソース回路４２ｆをオンする。このため、アンプ回路４２ｂからグローバルデータバス線GDB2、/GDB2に出力される読み出しデータの出力時間TD3は、ソース回路４２ｄ、４２ｅがそれぞれオンしたときよりも短くなる。この結果、リードアンプの消費電力は大きくなるが、リードアンプの増幅時間を短くできる。このように、FCRAMのサイクル時間を短縮したいときに、コラムパルスCLPZの生成周期を短くし、リードアンプの増幅時間を短くするために第２モード信号MD21、MD24が選択される。
【００８０】
図１４は、図１３に示した読み出し動作におけるデータの出力を示している。図１２と同じ動作については説明を省略する。
この例では、コラムパルスCLPZの生成周期が短いため、コラム選択線CL1-3が選択周期は短くなる。読み出し動作後のプリチャージ動作は、図８で説明したように、トランジスタサイズの最も大きい第３プリチャージ回路４０ｄにより実行される。したがって、ビット線BL1-4がプリチャージされる時間TP3は、第１、第２プリチャージ回路４０ｂ、４０ｃが動作するときよりも短くなる。この結果、プリチャージ部PREの消費電力は増えるが、プリチャージ動作を高速にできる。したがって、読み出し動作時のサイクル時間を短縮できる。
【００８１】
図１５は、第１の実施形態の読み出し動作の別の一例を示している。図１１と同じ動作については説明を省略する。
この例では、モード設定回路１２には、第１モード（コラムパルスCLPZの回数）として"２"が設定され、第２モード（コラムパルスCLPZのパルス幅およびパルス間隔）として"長い"、"長い"が設定されている。このため、モード設定回路１２は、高レベルの第１モード信号MD12および高レベルの第２モード信号MD24、MD21を出力する。
【００８２】
図１に示したコラムカウンタ２２は、高レベルの第１モード信号MD12を受け、２番目のコラムパルスCLPZの立ち上がりエッジに同期してコラムイネーブル信号CLENを低レベルに変化する（図１５（ａ））。このため、終了信号ENDZは、コラムパルスCLPZが２回生成された後に出力され、終了信号ENDZに同期してワードパルスWLPZが低レベルに変化する（図１５（ｂ））。したがって、２つのデータD1、D2がグローバルデータバス線GDB2、/GDB2に出力される。
【００８３】
終了信号ENDZは、常に最後のコラムパルスCLPZに応答して生成されるため、コラムパルスCLPZの出力回数が変わった場合にも、ワード線WLの非選択タイミングは最適になる。
以上、第１の実施形態では、１回の読み出しコマンドRDに応答して、コラムパルスCLPZを複数回生成し、読み出しコマンドRDとともに供給されるアドレス信号ADからコラムアドレス信号CAD2を生成することで、コラム選択線CLをFCRAM内部で自動的に連続して選択できる。メモリセルMCからビット線BL、/BLに読み出されたデータは、コラムスイッチCSWを介して順次共通のローカルデータバス線LDBに伝達される。このため、１回の読み出しコマンドRDに応答してメモリセルMCから読み出させる複数ビットの読み出しデータを、１本のローカルデータバス線LDBにより伝達できる。この結果、ローカルデータバス線LDBおよびグローバルデータバス線GDBの本数を最小限にでき、FCRAMのチップサイズが増加することを防止できる。また、１本のローカルデータバス線LDBで複数ビットのデータを伝達できるため、読み出しコマンドRDに応答して活性化するメモリブロックの数を減らすことができ、FCRAMの動作時の消費電力を削減できる。
【００８４】
コラムパルスCLPZおよびコラムアドレス信号CAD2を、FCRAMの内部で複数回自動的に生成するため、読み出し動作のためにFCRAMの外部から供給される信号を最小限にできる。この結果、外部端子に接続された入力回路等の動作頻度を下げることができ、高速動作を維持しながら消費電力を削減できる。
パルス生成回路２６が生成するコラムパルスCLPZの出力回数、パルス幅およびパルス間隔を、モード設定回路１２により自在に設定できる。このため、１種類のチップで、データ出力仕様の異なる複数種のFCRAMを構成できる。この結果、FCRAMの開発効率を向上でき、開発コストを削減できる。
【００８５】
コラムカウンタ２２から出力されるコラムイネーブル信号CLENに応じて、間隔調整回路２４およびパルス生成回路２６を動作させ、コラムパルスCLPZを出力するため、間隔調整回路２４およびパルス生成回路２６を簡易に構成できる。
ダイレクトセンス方式のコラムスイッチCSWを採用したので、複数のコラムパルスCLPZを連続して生成し、コラムスイッチCSWを連続してオンさせても、メモリセルMCへのデータのリストア時間が延びることはなく、読み出しサイクル時間が増加することを防止できる。
【００８６】
読み出しコマンドRDに応答して生成されるコラムパルスCLPZのうち、最後のコラムパルスCLPZに応答してワード線WLを非選択にするため、コラムパルスCLPZの出力回数または生成周期によらず、ワード線WLを常に最適なタイミングで非選択にできる。この結果、読み出し動作時のサイクル時間を最短にできる。
同様に、読み出しコマンドRDに応答して生成されるコラムパルスCLPZのうち、最後のコラムパルスCLPZに応答してビット線BL、/BLのプリチャージを開始するため、コラムパルスCLPZの出力回数または生成周期によらず、ビット線BL、/BLを最適なタイミングでプリチャージできる。この結果、読み出し動作時のサイクル時間を最短にできる。
【００８７】
コラムパルスCLPZの出力回数、パルス幅およびパルス間隔を、ヒューズ信号FUS1-2により初期設定できるので、FCRAMの製品仕様（動作周波数または消費電力等）に応じて、FCRAMの出荷前にコラムパルスの出力回数、パルス幅およびパルス間隔を設定できる。特に、同一のホトマスクおよび製造プロセスを使用して製造されるFCRAMを、消費電力（または動作周波数）の実力に応じて複数の製品に分類して出荷するときに有効である。
【００８８】
コラムパルスCLPZの出力回数、パルス幅およびパルス間隔は、ヒューズ信号FUS1-2により初期化されるだけでなく、アドレス端子を介して供給されるアドレス信号ADに応じて設定できる。このため、FCRAMを搭載するシステムの仕様に応じて、コラムパルスの回数、パルス幅およびパルス間隔を設定できる。換言すれば、FCRAMのユーザは、コラムパルスの回数、パルス幅およびパルス間隔を、ユーザ仕様に合わせて自在に設定できる。
【００８９】
アンプ部AMPのリードアンプは、コラムパルスCLPZの生成周期が短いときの増幅能力を、生成周期が長いときの増幅能力より高くする。このため、リードアンプは、生成周期が短く、サイクル時間が短いときにもデータバス線LDB、GDB上のデータを確実に増幅できる。
同様に、プリチャージ部PREのプリチャージ回路は、コラムパルスCLPZの生成周期が短いときの駆動能力を、生成周期が長いときの駆動能力に比べて高くする。このため、プリチャージ回路は、生成周期が短く、サイクル時間が短いときにもビット線BL、/BLを所定の電圧に確実にプリチャージできる。
【００９０】
図１６は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のプログラム回路１４の代わりにプログラム回路１４Ａが形成されている。その他の構成は、第１の実施形態と同じである。
【００９１】
プログラム回路１４Ａは、FCRAMの半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成される第１スイッチSW1および第２スイッチSW2を有している。
第１スイッチSW1は、コラムパルスCLPZの回数の初期値を示すパターン信号PAT1（第１内部設定信号）を出力する。第２スイッチは、コラムパルスCLPZの生成周期を示すパターン信号PAT2（第２内部設定信号）を出力する。すなわち、プログラム回路１４Ａは、導電パターンの接続先の電圧値に応じて設定される第１、第２スイッチSW1、SW2に応じてパターン信号PAT1、PAT2を出力する。
【００９２】
第１、第２スイッチSW1、SW2の接続仕様、すなわち、FCRAMの製造時に使用するホトマスクは、FCRAMの製品仕様（動作周波数または消費電力等）に応じて決められる。
モード設定回路１２は、FCRAMの電源の立ち上げ時に、プログラム回路１４Ａからのパターン信号PAT1、PAT2の論理レベルに応じて初期化される。初期状態では、コラムパルスCLPZの出力回数は"４"、コラムパルスCLPZの生成周期（パルス幅およびパルス間隔）は、最も長く設定されている。モード設定回路１２は、第１の実施形態と同様に、モード設定コマンドにより再設定可能である。
【００９３】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、FCRAMの製品仕様（動作周波数または消費電力等）に応じて、配線層のホトマスクを切り替えるだけで、コラムパルスの出力回数および生成周期を設定できる。特に、同一の製造プロセスを使用して製造されたFCRAMをホトマスクの切替により消費電力（または動作周波数）に応じた複数の製品として出荷する場合に有効である。
【００９４】
図１７は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のコマンドデコーダ１０およびワード制御回路３０の代わりにコマンドデコーダ１０Ｂおよびワード制御回路３０Ｂが形成されている。その他の構成は、第１の実施形態と同じである。
【００９５】
コマンドデコーダ１０Ｂは、読み出しコマンド、書き込みコマンド、およびリフレッシュコマンドを受けたときに、アクティブ信号ACTZを出力し、その後所定時間後にワード線WLを非選択にし、ビット線BL、/BLをプリチャージするためのプリチャージ信号PRZ（パルス信号）を出力する。すなわち、プリチャージ信号PRZは、ワード線WLを非選択にするためのリセット信号であり、コマンドデコーダ１０Ｂは、リセット信号（PRZ）を出力するリセット回路として動作する。
【００９６】
ワード制御回路３０Ｂは、アクティブ信号ACTZに応答してワードパルスWLPZを高レベルに変化し、終了信号ENDZまたはプリチャージ信号PRZの遅い方に応答してワードパルスWLPZを低レベルに変化させる。
図１８は、第３の実施形態の読み出し動作の一例を示している。上述した図１４（第１の実施形態）と同じ動作については説明を省略する。
【００９７】
この実施形態では、読み出しコマンドRDの供給から時間PRE1後にプリチャージ信号PRZが出力される（図１８（ａ））。図１７に示したワード制御回路３０Ｂは、プリチャージ信号PRZの受信後に終了信号ENDZを受信する。このため、ワードパルスWLPZのリセットタイミング（立ち下がりエッジ）は、終了信号ENDZに同期して設定される（図１８（ｂ））。
【００９８】
図１９は、第３の実施形態の読み出し動作の別の一例を示している。上述した図１４（第１の実施形態）と同じ動作については説明を省略する。
この例では、高レベルの第１モード信号MD12が出力され、コラムパルスCLPZの出力回数は、"２"に設定されている。ワード制御回路３０Ｂは、プリチャージ信号PRZの受信前に終了信号ENDZを受信する。このため、ワードパルスWLPZのリセットタイミング（立ち下がりエッジ）は、プリチャージ信号PRZに同期して設定される（図１９（ａ））。
【００９９】
ワード線WLは、ビット線BL1-4の電圧が十分に増幅された後に非選択される（図１９（ｂ））。このため、ビット線BL1-4上のデータは、メモリセルMCに確実にリストアされる（図１９（ｃ））。
一方、図中の破線の波形は、ワードパルスWLPZが、終了信号ENDZに同期して非活性化された場合を示している。このとき、ビット線BL1-4は、ビット線BL1-4の電圧が十分に増幅される前にプリチャージされる（図１９（ｄ））。この結果、ビット線BL1-4上のデータが、メモリセルMCに十分にリストアされず、リフレッシュ特性が悪くなる。換言すれば、リフレッシュ動作が実行される前に、メモリセルMCに保持されているデータが消失するおそれがある。
【０１００】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ワード線WLの非選択タイミングおよびプリチャージ動作の開始タイミングを、常に読み出しコマンドRDから所定の時間PRE1後に設定することで、メモリセルMCへのリストア動作を確実に実行でき、メモリセルMCにデータを確実に保持できる。
【０１０１】
図２０は、本発明の半導体メモリの第４の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態の間隔調整回路２４およびパルス生成回路２６の代わりに間隔調整回路２４Ｃおよびパルス生成回路２６Ｃが形成されている。その他の構成は、第１の実施形態と同じである。
【０１０２】
間隔調整回路２４Ｃは、２番目以降のコラムパルスCLPZのパルス間隔を、最初の２つのコラムパルスCLPZのパルス間隔より短く設定する。パルス生成回路２６Ｃは、２番目以降のコラムパルスCLPZのパルス幅を、最初のコラムパルスCLPZのパルス幅より短く設定する。
図２１は、第４の実施形態の読み出し動作の一例を示している。上述した図１１および図１２（第１の実施形態）と同じ動作については説明を省略する。
【０１０３】
この実施形態では、上述したように、２番目以降のコラムパルスCLPZのパルス幅L2は、最初のコラムパルスCLPZのパルス幅L1より短い。また、２番目以降のコラムパルスCLPZのパルス間隔L4は、最初の２つのコラムパルスCLPZのパルス間隔L3より短い。
最初のコラムパルスCLPZは、ビット線BL1-4のデータの増幅が開始された直後に出力される。このため、データを確実に読み出すために、コラムパルスCLPZに応答するコラム選択線CLの選択期間を長くして、コラムスイッチCSWのオン期間を長くする必要がある。
【０１０４】
一方、２番目以降のコラムパルスCLPZは、ビット線BL1-4のデータが十分に増幅された後に出力される。このため、コラムパルスCLPZに応答するコラム選択線CLの選択期間を短くして、コラムスイッチCSWのオン期間を短くしても、データは確実に読み出される。また、２番目以降のコラムパルスCLPZの生成周期を短くすることで、読み出し動作のサイクル時間が短くなる。
【０１０５】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、２番目以降のコラムパルスCLPZの生成周期（パルス幅およびパルス間隔）を短くすることで、１回の読み出し動作に対応するサイクル時間を短縮できる。
図２２は、本発明の半導体メモリの第５の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１０６】
この実施形態では、第１の実施形態のモード設定回路１２、プログラム回路１４、およびアドレスカウンタ２０の代わりにモード設定回路１２Ｄ、プログラム回路１４Ｄ、およびアドレスカウンタ２０Ｄが形成されている。また、アドレスカウンタ２０Ｄとコラムデコーダ部CDECとの間にアドレス変換回路４４が形成されている。その他の構成は、第１の実施形態とほぼ同じである。
【０１０７】
モード設定回路１２Ｄは、第１の実施形態と同様に、ヒューズ信号FUS1-2およびアドレス端子ADに供給される第１および第２設定信号に応じて、第１モード信号MD11-12のいずれかを高レベルに変化し、第２モード信号MD21-23のいずれか、および第２モード信号MD24-26のいずれかを高レベルに変化する。また、モード設定回路１２Ｄは、ヒューズ信号FUS3およびアドレス端子に供給されるアドレス信号AD（第３設定信号）に応じて、第３モード信号MD31-32のいずれかを高レベルに変化する。FCRAMは、第３モード信号MD31が高レベルのとき、低電力モードに移行し、第３モード信号MD32が高レベルのとき、高速モードに移行する。
【０１０８】
すなわち、モード設定回路１２Ｄは、コラムパルスCLPZの回数を設定する第１モード設定回路、コラムパルスCLPZの生成周期を設定する第２モード設定回路、およびFCRAMの動作モードを低電力モードまたは高速モードに設定する第３モード設定回路として動作する。
プログラム回路１４Ｄは、第１の実施形態と同じ第１および第２ヒューズFS1、FS2と、FCRAMの動作モードを停電力モードまたは高速モードに設定する第３ヒューズFS3を有している。そして、プログラム回路１４は、第１ヒューズFS1のプログラム状態に応じてヒューズ信号FUS1（第１内部設定信号）を出力し、第２ヒューズFS2のプログラム状態に応じてヒューズ信号FUS2（第２内部設定信号）を出力し、第３ヒューズFS3のプログラム状態に応じてヒューズ信号FUS3（第３内部設定信号）を出力する。
【０１０９】
すなわち、プログラム回路１４Ｄは、ヒューズ信号FUS1-2をそれぞれ出力する第１および第２プログラム回路、およびFCRAMの動作モードの初期状態を示すヒューズ信号FUS3を出力する第３プログラム回路として動作する。
アドレスカウンタ２０Ｄは、第１の実施形態よりビット数の多いコラムアドレス信号CADを受信する。アドレスカウンタ２０Ｄは、第１の実施形態のアドレスカウンタ２０と同様に、内部読み出し制御信号IRDZに同期して、コラムアドレス信号CADを１ずつ増加させるアドレスカウンタの機能を有している。
【０１１０】
アドレス変換回路４４は、アドレスカウンタ２０Ｄからコラムアドレス信号CAD2（内部アドレス）を受け、第３モード信号MD31-32に応じて、コラムアドレス信号CAD2のビットを入れ換え、コラムアドレス信号CAD3（第２内部アドレス）として出力する。
図２３は、図２２に示したアドレス変換回路４４の動作を示す説明図である。説明を簡単にするため、８ビットの記憶領域（メモリセル）をそれぞれ有する２つのメモリブロックBLK1-2を例にして説明する。実際のFCRAMのメモリコア３６は、上述した図６と同じ構成である。メモリブロックBLK1-2およびこれ等ブロックBLK1-2の記憶領域は、４ビットのコラムアドレスA3-0によって識別されている。
【０１１１】
第３モード信号MD31、MD32が、それぞれ高レベル、低レベルの場合（低電力モード）、メモリブロックBLK1-2は、最上位アドレスA3により識別される。例えば、読み出しコマンドRDとともに供給されるアドレス信号AD（先頭アドレス）の下位２ビットA1-0が"００"のとき、図中の枠（ａ）に示した数字の順に記憶領域からデータが読み出される。先頭アドレスの下位２ビットA1-0が"１０"のとき、図中の枠（ｂ）に示した数字の順に記憶領域からデータが読み出される。このように、低電力モードでは、読み出しコマンドRDに応答して１つのメモリブロックBLK1（またはBLK2）のみが活性化される。活性化されるメモリブロックの数が少ないため、同時に動作するセンスアンプ等の回路を少なくできる。この結果、消費電力が削減される。
【０１１２】
低電力モード時のメモリコア３６の動作は、上述した図６に示されている。低電力モードでは、図６に示したように、１回の読み出しコマンドRDに応答して、同じメモリブロック（この例ではBLK1）のコラム選択線CL1-4が順次選択され、共通のローカルデータバス線LDBおよびグローバルデータバス線GDBを介して、読み出しデータが順次出力される。
【０１１３】
一方、第３モード信号MD31、MD32が、それぞれ低レベル、高レベルの場合（高速モード）、メモリブロックBLK1-2は、アドレスA1により識別される。例えば、読み出しコマンドRDとともに供給されるアドレス信号AD（先頭アドレス）の下位２ビットA1-0が"００"のとき、図中の枠（ｃ）に示した数字の順に記憶領域からデータが読み出される。先頭アドレスの下位２ビットA1-0が"０１"のとき、図中の枠（ｄ）に示した数字の順に記憶領域からデータが読み出される。このように、高速モードでは、読み出しコマンドRDに応答して２つのメモリブロックBLK1-2が活性化される。複数のメモリブロックBLK1-2を活性化することで、メモリブロックBLK1-2からそれぞれデータを読み出せるため、消費電力は増えるが、サイクル時間を短縮できる。すなわち、読み出し動作を高速に実行できる。
【０１１４】
なお、本実施形態では、動作モードによって、活性化されるメモリブロックBLKの数が異なる。図２２および図２３には詳細を示していないが、メモリコア３６において活性化される領域は、ロウアドレス信号RADだけでなく、コラムアドレス信号CADによっても変化する。例えば、図２３に示したように、低電力モードでは、１つのメモリブロックBLKのセンスアンプ部が活性化され、高速モードでは、２つのメモリブロックBLKのセンスアンプ部が活性化される。プリチャージ部、アンプ部およびラッチ部についても同様である。
【０１１５】
図２４は、高速モード時のメモリコア３６の動作を示している。
高速モードでは、１回の読み出しコマンドRDに応答して、２つのメモリブロック（この例ではBLK1-2）のコラム選択線CL1-2、CL3-4がそれぞれ順次選択される。換言すれば、コラム選択線CL1、CL3およびコラム選択線CL2、CL4は、それぞれ同時に選択される。そして、各メモリブロックBLK1-2において、共通のローカルデータバス線LDBおよびグローバルデータバス線GDBを介して、読み出しデータが順次出力される。
【０１１６】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、、FCRAMは、モード設定回路１２Ｄにより低電力モードまたは高速モードに設定され、低電力モードにおいて読み出し動作時に活性化されるメモリブロックBLKの数は、高速モードにおいて読み出し動作時に活性化されるメモリブロックBLKの数より少ない。このため、１種類のFCRAMを、消費電力の低い製品、または動作速度の速い製品にでき、FCRAMの開発コストおよび製造コストを削減できる。
【０１１７】
低電力モードまたは高速モードは、ヒューズ信号FUS3により初期設定されるだけでなく、アドレス端子を介して供給されるアドレス信号ADに応じて設定できる。このため、FCRAMの製品仕様（動作周波数または消費電力等）を、FCRAMの出荷前に最適に設定できる。特に、同一のホトマスクおよび製造プロセスを使用して製造されるFCRAMを、消費電力（または動作周波数）の実力に応じて複数の製品に分類して出荷するときに有効である。
【０１１８】
低電力モードまたは高速モードは、アドレス端子を介して供給されるアドレス信号AD（第３設定信号）に応じて設定可能である。このため、FCRAMの出荷後に、FCRAMを搭載するシステムの仕様に応じて、FCRAMを低電力モードまたは高速モードに設定できる。このため、FCRAMの使い勝手が向上する。
図２５は、本発明の半導体メモリの第６の実施形態を示している。第１、第２および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１１９】
この実施形態では、第５の実施形態のプログラム回路１４Ｄの代わりにプログラム回路１４Ｅが形成されている。その他の構成は、第５の実施形態と同じである。
プログラム回路１４Ｅは、FCRAMの半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成される第１スイッチSW1、第２スイッチSW2および第３スイッチSW3を有している。第１スイッチSW1および第２スイッチSW2の機能は、第２の実施形態と同じため、説明を省略する。
【０１２０】
第３スイッチSW3は、FCRAMの動作モード（低電力モードまたは高速モード）を示すパターン信号PAT3（第３内部設定信号）を出力する。すなわち、プログラム回路１４Ｅは、導電パターンの接続先の電圧値に応じて設定される第１、第２、第３スイッチSW1、SW2、SW3に応じてパターン信号PAT1、PAT2、PAT3を出力する。
第１、第２スイッチSW1、SW2、SW3の接続仕様、すなわち、FCRAMの製造時に使用するホトマスクは、FCRAMの製品仕様（動作周波数または消費電力等）に応じて決められる。
【０１２１】
モード設定回路１２Ｄは、FCRAMの電源の立ち上げ時に、プログラム回路１４Ａからのパターン信号PAT1、PAT2、PAT3の論理レベルに応じて初期化される。初期状態では、コラムパルスCLPZの出力回数は"４"、コラムパルスCLPZの生成周期（パルス幅およびパルス間隔）は、最も長く設定され、動作モードは、低電力モードに設定されている。モード設定回路１２Ｄは、第１および第５の実施形態と同様に、モード設定コマンドにより再設定可能である。
【０１２２】
以上、この実施形態においても、上述した第１、第２および第５の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、本発明をFCRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をDRAMに適用してもよい。
【０１２３】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  メモリセルにそれぞれ接続された複数のビット線と、
前記ビット線にそれぞれ接続された複数のコラムスイッチと、
前記コラムスイッチを介して前記ビット線に接続され、これ等ビット線に共通のデータバス線と、
前記コラムスイッチにそれぞれ接続されるコラム選択線と、
外部から供給される読み出しコマンドに応答して、コラムパルスを複数回生成するパルス生成回路と、
前記読み出しコマンドに対応して供給される外部アドレスを受け、この外部アドレスおよび外部アドレスに連続するアドレスを内部アドレスとして順次出力するアドレスカウンタと、
前記コラムスイッチを順次オンするために、前記内部アドレスにそれぞれ対応する前記コラム選択線を、前記コラムパルスに同期して順次選択するコラムデコーダとを備えていることを特徴とする半導体メモリ。
【０１２４】
（付記２）  付記１記載の半導体メモリにおいて、
前記パルス生成回路が生成する前記コラムパルスの回数を設定する第１モード設定回路を備えていることを特徴とする半導体メモリ。
（付記３）  付記２記載の半導体メモリにおいて、
前記第１モード設定回路から出力される前記コラムパルスの回数を示す第１モード信号を受け、前記第１モード信号が示す回数の前記コラムパルスが出力されるまでイネーブル信号を出力する回数制御回路を備え、
前記パルス生成回路は、前記イネーブル信号の出力中に前記コラムパルスを生成することを特徴とする半導体メモリ。
【０１２５】
（付記４）  付記２記載の半導体メモリにおいて、
前記第１モード設定回路は、外部端子を介して供給される第１設定信号に応じて前記コラムパルスの回数を設定することを特徴とする半導体メモリ。
（付記５）  付記４記載の半導体メモリにおいて、
前記第１モード設定回路に設定される前記コラムパルスの回数を前記複数の値のうちいずれかに初期設定するための第１内部設定信号を、前記第１モード設定回路に出力する第１プログラム回路を備えていることを特徴とする半導体メモリ。
【０１２６】
（付記６）  付記５記載の半導体メモリにおいて、
前記第１プログラム回路は、第１ヒューズを有し、第１ヒューズのプログラム状態に応じて前記第１内部設定信号を出力することを特徴とする半導体メモリ。
（付記７）  付記５記載の半導体メモリにおいて、
前記第１プログラム回路は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成される第１スイッチを備え、前記導電パターンの接続先の電圧値に応じて前記第１内部設定信号を出力することを特徴とする半導体メモリ。
【０１２７】
（付記８）  付記２記載の半導体メモリにおいて、
前記コラムパルスの生成周期を設定する第２モード設定回路を備えていることを特徴とする半導体メモリ。
（付記９）  付記８記載の半導体メモリにおいて、
前記第２モード設定回路から出力される前記生成周期を示す周期設定信号に応じて前記生成周期を調整する周期調整回路を備えていることを特徴とする半導体メモリ。（４）
（付記１０）  付記９記載の半導体メモリにおいて、
前記周期調整回路は、前記コラムパルスのパルス幅を調整する幅調整回路を備えていることを特徴とする半導体メモリ。
【０１２８】
（付記１１）  付記９記載の半導体メモリにおいて、
前記周期調整回路は、前記コラムパルスのパルス間隔を調整する間隔調整回路を備えていることを特徴とする半導体メモリ。
（付記１２）  付記９記載の半導体メモリにおいて、
前記データバス線上のデータを増幅するとともに、前記生成周期が短いときの増幅能力を、前記生成周期が長いときに比べて高くするリードアンプを備えていることを特徴とする半導体メモリ。
【０１２９】
（付記１３）  付記９記載の半導体メモリにおいて、
前記ビット線を所定の電圧にプリチャージするとともに、前記生成周期が短いときの駆動能力を、前記生成周期が長いときに比べて高くするプリチャージ回路を備えていることを特徴とする半導体メモリ。
（付記１４）  付記８記載の半導体メモリにおいて、
前記第２モード設定回路は、外部端子を介して供給される第２設定信号に応じて前記生成周期を設定することを特徴とする半導体メモリ。
【０１３０】
（付記１５）  付記１４記載の半導体メモリにおいて、
前記第２モード設定回路に設定される前記生成周期を前記複数の値のうちいずれかに初期設定するための第２内部設定信号を、前記第２モード設定回路に出力する第２プログラム回路を備えていることを特徴とする半導体メモリ。
（付記１６）  付記１５記載の半導体メモリにおいて、
前記第２プログラム回路は、第２ヒューズを有し、第２ヒューズのプログラム状態に応じて前記第２内部設定信号を出力することを特徴とする半導体メモリ。
【０１３１】
（付記１７）  付記１５記載の半導体メモリにおいて、
前記第２プログラム回路は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成される第２スイッチを備え、前記導電パターンの接続先の電圧値に応じて前記第２内部設定信号を出力することを特徴とする半導体メモリ。
【０１３２】
（付記１８）  付記１記載の半導体メモリにおいて、
前記コラムスイッチは、ゲートが前記ビット線にそれぞれ接続され、ドレインおよびソースの一方が前記データバス線に接続されたトランジスタを備えていることを特徴とする半導体メモリ。
（付記１９）  付記１記載の半導体メモリにおいて、
前記メモリセルに接続され、前記メモリセルのアクセス時に選択されるワード線と、
前記読み出しコマンドに応答して生成される前記コラムパルスのうち、最後のコラムパルスに応答して前記ワード線を非選択にするワード制御回路とを備えていることを特徴とする半導体メモリ。
【０１３３】
（付記２０）  付記１９記載の半導体メモリにおいて、
前記ワード線の選択から所定の時間後に前記ワード線を非選択にするためのリセット信号を出力するリセット回路を備え、
前記ワード制御回路は、前記最後のコラムパルスおよび前記リセット信号の遅い方に応答して前記ワード線を非選択にすることを特徴とする半導体メモリ。
【０１３４】
（付記２１）  付記１記載の半導体メモリにおいて、
前記パルス生成回路は、前記読み出しコマンドに応答して生成される前記コラムパルスのうち２番目以降のコラムパルスのパルス幅を、最初のコラムパルスのパルス幅より短く設定することを特徴とする半導体メモリ。
（付記２２）  付記１記載の半導体メモリにおいて、
前記読み出しコマンドに応答して生成される前記コラムパルスのうち、最後のコラムパルスに応答して前記ビット線のプリチャージを開始するプリチャージ制御回路を備えていることを特徴とする半導体メモリ。
【０１３５】
（付記２３）  付記１記載の半導体メモリにおいて、
前記データバス線に接続され、前記読み出しコマンドに応答して、前記ビット線を介して順次伝達される読み出しデータをラッチするラッチ回路を備えていることを特徴とする半導体メモリ。
（付記２４）  付記１記載の半導体メモリにおいて、
前記ビット線、前記コラムスイッチ、前記データバス線、および前記コラム選択線を有する複数のメモリブロックと、
低電力モードまたは高速モードを設定する第３モード設定回路と、
前記内部アドレスを、前記第３モード設定回路の設定値に応じて第２内部アドレスに変換するアドレス変換回路とを備え、
前記低電力モード中に前記アドレス変換回路が出力する前記第２内部アドレスにより選択される前記メモリブロックの数は、前記高速モード中に選択される前記メモリブロックの数に比べ少ないことを特徴とする半導体メモリ。
【０１３６】
（付記２５）  付記２４記載の半導体メモリにおいて、
前記第３モード設定回路は、外部端子を介して供給される第３設定信号に応じて前記低電力モードまたは前記高速モードを設定することを特徴とする半導体メモリ。
（付記２６）  付記２４記載の半導体メモリにおいて、
前記第３モード設定回路の設定を前記低電力モードまたは前記高速モードに初期設定するための第３内部設定信号を、前記第３モード設定回路に出力する第３プログラム回路を備えていることを特徴とする半導体メモリ。
【０１３７】
（付記２７）  付記２６記載の半導体メモリにおいて、
前記第３プログラム回路は、第３ヒューズを有し、第３ヒューズのプログラム状態に応じて前記第３内部設定信号を出力することを特徴とする半導体メモリ。（付記２８）  付記２６記載の半導体メモリにおいて、
前記第３プログラム回路は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成される第３スイッチを備え、前記導電パターンの接続先の電圧値に応じて前記第３内部設定信号を出力することを特徴とする半導体メモリ。
【０１３８】
付記３の半導体メモリでは、回数制御回路は、第１モード設定回路から出力されるコラムパルスの回数を示す第１モード信号を受け、第１モード信号が示す回数のコラムパルスが出力されるまでイネーブル信号を出力する。パルス生成回路は、イネーブル信号の出力中にコラムパルスを生成すればよい。このため、パルス生成回路を簡易に構成できる。
【０１３９】
付記４の半導体メモリでは、第１モード設定回路は、外部端子を介して供給される第１設定信号に応じてコラムパルスの回数を設定する。このため、半導体メモリを搭載するシステムの仕様に応じて、コラムパルスの回数を設定できる。換言すれば、半導体メモリのユーザは、コラムパルスの回数を自在に設定できる。付記５の半導体メモリでは、第１プログラム回路は、第１モード設定回路に設定されるコラムパルスの回数を複数の値のうちいずれかに初期設定するための第１内部設定信号を、第１モード設定回路に出力する。このため、コラムパルスの回数を第１プログラム回路により確実に初期設定でき、半導体メモリの誤動作を防止できる。
【０１４０】
付記６の半導体メモリでは、第１プログラム回路は、第１ヒューズを有し、第１ヒューズのプログラム状態に応じて第１内部設定信号を出力する。このため、出荷される半導体メモリの製品仕様（動作周波数または消費電力等）に応じて、コラムパルスの回数を設定できる。
付記７の半導体メモリでは、第１プログラム回路は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成される第１スイッチを有している。第１内部設定信号は、導電パターンの接続先の電圧値に応じて出力される。このため、出荷される半導体メモリの製品仕様（動作周波数または消費電力等）に応じて、コラムパルスの回数を設定できる。
【０１４１】
付記１２の半導体メモリでは、リードアンプは、生成周期が短いときの増幅能力を、生成周期が長いときの増幅能力より高くする。このため、リードアンプは、コラムパルスの生成周期が短く、サイクル時間が短いときにもデータバス線上のデータを確実に増幅できる。
付記１３の半導体メモリでは、プリチャージ回路は、生成周期が短いときの駆動能力を、生成周期が長いときの駆動能力に比べて高くする。このため、プリチャージ回路は、コラムパルスの生成周期が短く、サイクル時間が短いときにもビット線を所定の電圧に確実にプリチャージできる。
【０１４２】
付記１４の半導体メモリでは、第２モード設定回路は、外部端子を介して供給される第２設定信号に応じて生成周期を設定する。このため、半導体メモリを搭載するシステムの仕様に応じて、コラムパルスの生成周期を設定できる。換言すれば、半導体メモリのユーザは、コラムパルスの生成周期を自在に設定できる。付記１５の半導体メモリでは、第２プログラム回路は、第２モード設定回路に設定されるコラムパルスの生成周期を複数の値のうちいずれかに初期設定するための第２内部設定信号を、第２モード設定回路に出力する。このため、コラムパルスの生成周期を第２プログラム回路により確実に初期設定でき、半導体メモリの誤動作を防止できる。
【０１４３】
付記１６の半導体メモリでは、第２プログラム回路は、第２ヒューズを有し、第２ヒューズのプログラム状態に応じて第２内部設定信号を出力する。このため、出荷される半導体メモリの製品仕様（動作周波数または消費電力等）に応じて、コラムパルスの生成周期を設定できる。特に、同一のホトマスクおよび製造プロセスを使用して製造される半導体メモリを、消費電力（または動作周波数）の実力に応じて複数の製品に分類して出荷するときに有効である。
【０１４４】
付記１７の半導体メモリでは、第２プログラム回路は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成される第２スイッチを有している。第２内部設定信号は、導電パターンの接続先の電圧値に応じて出力される。このため、出荷される半導体メモリの製品仕様（動作周波数または消費電力等）に応じて、コラムパルスの生成周期を設定できる。また、同一の製造プロセスを使用して製造され、消費電力（または動作周波数）に十分余裕がある半導体メモリを、ホトマスクの切替により消費電力（または動作周波数）に応じた複数の製品として出荷する場合に有効である。
【０１４５】
付記２０の半導体メモリでは、リセット回路は、ワード線の選択から所定の時間後にワード線を非選択にするためのリセット信号を出力する。ワード制御回路は、最後のコラムパルスまたはリセット信号の遅い方に応答してワード線を非選択にする。このため、コラムパルスの出力回数が少ない場合にもメモリセルへのデータのリストア動作を常に所定の時間だけ確実に実行できる。この結果、メモリセルにデータを確実に保持できる。
【０１４６】
付記２２の半導体メモリでは、プリチャージ制御回路は、読み出しコマンドに応答して生成されるコラムパルスのうち、最後のコラムパルスに応答してビット線のプリチャージを開始する。このため、コラムパルスの出力回数またはコラムパルスの生成周期によらず、ビット線を最適なタイミングでプリチャージできる。この結果、サイクル時間を最短にできる。
【０１４７】
付記２５の半導体メモリでは、第３モード設定回路は、外部端子を介して供給される第３設定信号に応じて低電力モードまたは高速モードを設定する。このため、半導体メモリを搭載するシステムの仕様に応じて、半導体メモリを低電力モードまたは高速モードに設定できる。換言すれば、半導体メモリのユーザが動作モードを自在に設定できる。
【０１４８】
付記２６の半導体メモリでは、第３プログラム回路は、第３モード設定回路を低電力モードまたは高速モードに初期設定するための第３内部設定信号を、第３モード設定回路に出力する。このため、半導体メモリの動作モードを第３プログラム回路により確実に初期設定でき、半導体メモリの誤動作を防止できる。
付記２７の半導体メモリでは、第３プログラム回路は、第３ヒューズを有し、第３ヒューズのプログラム状態に応じて第３内部設定信号を出力する。このため、出荷される半導体メモリの製品仕様に応じて、半導体メモリの動作モードを低電力モードまたは高速モードに設定できる。特に、同一のホトマスクおよび製造プロセスを使用して製造される半導体メモリを、消費電力の実力に応じて複数の製品に分類して出荷するときに有効である。
【０１４９】
付記２８の半導体メモリでは、第３プログラム回路は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成される第３スイッチを備え、導電パターンの接続先の電圧値に応じて第３内部設定信号を出力する。このため、出荷される半導体メモリの製品仕様に応じて、半導体メモリの動作モードを低電力モードまたは高速モードに設定できる。また、同一の製造プロセスを使用して製造され、消費電力に十分余裕がある半導体メモリを、ホトマスクの切替により消費電力に応じた複数の製品として出荷する場合に有効である。
【０１５０】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１５１】
【発明の効果】
本発明の半導体メモリでは、１回の読み出しコマンドに応答してメモリセルから読み出させる複数ビットのデータを、１本のデータバス線により伝達できる。この結果、データバス線の本数を最小限にでき、チップサイズが増加することを防止できる。また、１本のデータバス線で複数ビットのデータを伝達できるため、読み出しコマンドに応答して活性化するメモリ領域を最小限にできる。この結果、消費電力を削減できる。外部からの信号の供給回数を最小限にして読み出し動作を実行できるので、高速動作を維持しながら消費電力を削減できる。
【０１５２】
本発明の半導体メモリでは、１種類のチップで、データ出力仕様の異なる複数種の半導体メモリを構成できる。この結果、半導体メモリの開発効率を向上でき、開発コストを削減できる。
本発明の半導体メモリでは、１つのチップで、タイミング仕様の異なる複数種の半導体メモリを構成できる。この結果、半導体メモリの開発効率を向上でき、開発コストを削減できる。
【０１５３】
本発明の半導体メモリでは、周期調整回路を簡易に構成できる。
本発明の半導体メモリでは、パルス幅を調整することでコラムパルスの生成周期を自在に設定できる。
本発明の半導体メモリでは、パルス間隔を調整することでコラムパルスの生成周期を自在に設定できる。
【０１５４】
本発明の半導体メモリでは、複数のコラムパルスを連続して生成し、コラムスイッチを連続してオンさせても、メモリセルへのデータのリストア時間が延びることはなく、読み出しサイクル時間が増加することを防止できる。
本発明の半導体メモリでは、コラムパルスの出力回数またはコラムパルスの生成周期によらず、ワード線を最適なタイミングで非選択にできる。この結果、サイクル時間を最短にできる。
【０１５５】
本発明の半導体メモリでは、最初のコラムパルスの幅を十分に確保することで、最初のデータを確実に読み出すことができる。さらに、２番目以降のコラムパルスのパルス幅を短くすることで、１回の読み出し動作に対応するサイクル時間を短縮できる。
本発明の半導体メモリでは、１種類の半導体メモリを、消費電力の低い製品、または動作速度の速い製品にできる。したがって、半導体メモリの開発コストおよび製造コストを削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示した間隔調整回路の詳細を示す回路図である。
【図３】図４に示した間隔調整回路の動作を示すタイミング図である。
【図４】図１に示したパルス生成回路の詳細を示す回路図である。
【図５】図４に示したパルス生成回路の動作を示すタイミング図である。
【図６】図１に示したメモリコアの要部の概要を示すブロック図である。
【図７】図６に示したメモリブロックの要部の詳細を示す回路図である。
【図８】図７に示したプリチャージ回路の詳細を示す回路図である。
【図９】図６に示したアンプ部の詳細を示す回路図である。
【図１０】図１に示したラッチ部の詳細を示す回路図である。
【図１１】第１の実施形態の読み出し動作の一例を示すタイミング図である。
【図１２】図１１に示した読み出し動作におけるデータの出力を示すタイミング図である。
【図１３】第１の実施形態の読み出し動作の別の一例を示すタイミング図である。
【図１４】図１３に示した読み出し動作におけるデータの出力を示すタイミング図である。
【図１５】第１の実施形態の読み出し動作の別の一例を示すタイミング図である。
【図１６】本発明の第２の実施形態を示すブロック図である。
【図１７】本発明の第３の実施形態を示すブロック図である。
【図１８】第３の実施形態の読み出し動作の一例を示すタイミング図である。
【図１９】第３の実施形態の読み出し動作の別の一例を示すタイミング図である。
【図２０】本発明の第４の実施形態を示すブロック図である。
【図２１】第４の実施形態の読み出し動作の一例を示すタイミング図である。
【図２２】本発明の第５の実施形態を示すブロック図である。
【図２３】図２２に示したアドレス変換回路の動作を示す説明図である。
【図２４】第５の実施形態における高速モード時のメモリコアの動作を示す説明図である。
【図２５】本発明の第６の実施形態を示すブロック図である。
【図２６】従来の高速ページ動作機能を有する半導体メモリの概要を示すブロック図である。
【図２７】従来の高速ページ動作機能を有する別の半導体メモリの概要を示すブロック図である。
【符号の説明】
１０、１０Ｂ  コマンドデコーダ
１２、１２Ｄ  モード設定回路
１４、１４Ａ、１４Ｄ、１４Ｅ  プログラム回路
１６  アドレス入力回路
１８  データ入出力回路
２０、２０Ｄ  アドレスカウンタ
２２  コラムカウンタ
２４、２４Ｃ  間隔調整回路
２６、２６Ｃ  パルス生成回路
２８  ワードリセット制御回路
３０、３０Ｂ  ワード制御回路
３２  プリチャージ制御回路
３４  センスアンプ制御回路
３６  メモリコア
４４  アドレス変換回路
ACTZ  アクティブ信号
AD  アドレス信号
AMP  アンプ部
AMPEN  アンプイネーブル信号
ARY  メモリセルアレイ
BL、/BL  ビット線
BLK1-4  メモリブロック
CAD  コラムアドレス信号
CAD2  内部コラムアドレス信号
CDB  コモンデータバス線
CDEC  コラムデコーダ部
CLEN  コラムイネーブル信号
CLPZ  コラムパルス
CNT  制御信号
CSW  コラムスイッチ
DQ  データ端子
ENDZ  終了信号
FUS1-3  ヒューズ信号
GDB  グローバルデータバス線
IRDZ  内部読み出し制御信号
LDB  ローカルデータバス線
LTCH  ラッチ部
MC  メモリセル
MD  モード信号
PAT1-3  パターン信号
PRE  プリチャージ部
PREZ  プリチャージ信号
PSA、NSA  センスアンプ活性化信号
RAD  ロウアドレス信号
RDZ  読み出し制御信号
SA  センスアンプ部
WDEC  ワードデコーダ部
WL  ワード線
WLPZ  ワードパルス
WRZ  書き込み制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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