(57)【特許請求の範囲】
【請求項１】
基本クロック信号に従って第１および第２のクロック信号を発生するためのクロック回路、
前記第１および第２のクロック信号の一方に同期して動作し、与えられた動作指示に従って動作するメモリ回路、
前記第１および第２のクロック信号の他方のクロック信号に応答して、前記メモリ回路に対し前記動作指示を与えるための制御転送回路、および
前記メモリ回路から読出されたデータを前記第１および第２のクロック信号の前記一方のクロック信号に応答して転送するための読出転送回路を備える、半導体集積回路装置。
【請求項２】
前記クロック回路は、
可変遅延時間を有しかつ前記基本クロック信号を受けて前記第１のクロック信号を発生するための遅延線と、
一定の遅延時間を有しかつ前記基本クロック信号を受けて前記第２のクロック信号を発生するための遅延段とを備える、請求項１記載の半導体集積回路装置。
【請求項３】
前記遅延線の初期設定される遅延時間は、前記遅延段の一定の遅延時間に実質的に等しい、請求項２記載の半導体集積回路装置。
【請求項４】
前記遅延線の遅延時間を指定するためのデータを格納するためのモードレジスタをさらに備え、
前記遅延線は前記基本クロック信号を伝達するようにカスケード接続される複数の遅延素子と、前記モードレジスタに格納されたデータに従って前記カスケード接続される遅延素子のカスケード接続される段数を設定するための回路とを備える、請求項２記載の半導体集積回路装置。
【請求項５】
前記クロック回路は、
可変遅延時間を有する遅延回路と、
選択信号に応答して前記基本クロック信号と前記基本クロック信号の反転信号の一方を選択して前記遅延回路へ与えるためのセレクタを備える、請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置に関し、特に、ロジックとメモリとが混載されたシステムＬＳＩに関し、より特定的には、このシステムＬＳＩにおいてメモリを外部から直接テストするためのテストインターフェイス回路の構成に関する。
【０００２】
【従来の技術】
プロセッサまたはＡＳＩＣ（特定用途向けＩＣ）などのロジックと大記憶容量のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）とを同一半導体チップ（半導体基板）上に集積化したロジック内蔵ＤＲＡＭなどのシステムＬＳＩにおいては、１２８ビットから５１２ビットの多ビットの内部データバスでロジックとＤＲＡＭなどのメモリとを相互接続することにより、汎用ＤＲＡＭに比べて１ないし２桁以上高速のデータ転送速度を実現することができる。また、ＤＲＡＭとロジックとは内部配線で接続されており、この内部配線の長さはボード上配線に比べて十分短くまた寄生インピーダンスも小さいため、データバスの充放電電流を大幅に低減できかつ高速で信号の転送を行なうことができる。また、ロジックとＤＲＡＭとは内部配線で接続されており、ロジックに対し汎用ＤＲＡＭを外付けする方式に比べて、ロジックの外部ピン端子数を低減することができる。これらの理由により、ＤＲＡＭ混載のシステムＬＳＩは、３次元グラフィック処理、画像・音声処理などの大量のデータを取扱う処理を行なう情報機器においてその性能を向上させる上で大きく寄与している。
【０００３】
このようなロジック混載ＤＲＡＭなどのシステムＬＳＩにおいては、ロジックのみがパッドを介して端子に結合される。したがって、内蔵されたＤＲＡＭなどのメモリの機能をテストする場合、ロジックを介してテストを行なう必要がある。しかしながら、この場合、テストを行なうための制御をロジックが行なうことになり、ロジックの負荷が大きくなる。また、外部からロジックに対しＤＲＡＭなどのメモリの機能テストを行なうための命令を与え、このロジックから機能テストを行なうための制御信号をまたＤＲＡＭなどのメモリに対して与え、そのテスト結果をロジックを介して読出す必要がある。このため、ＤＲＡＭなどのメモリの機能テストは、ロジックを介して実行されることになり、ＤＲＡＭなどの動作タイミングマージンなどのテストを正確に行なうことができない。また、プログラム容量の観点からも、ロジックが発生するテストパターンの数も制限を受け、十分なテストを行なうことができず、ＤＲＡＭなどのメモリの信頼性を十分に保証するのが困難である。また、ゲート規模が大きくなると、ロジック自体の不良発生確率が高くなるため、メモリテストの信頼性が低下する。そこで、外部から直接、専用の試験装置を介してＤＲＡＭなどのメモリをテストする必要が生じる。
【０００４】
図１７は、従来のＤＲＡＭ内蔵システムＬＳＩの構成を概略的に示す図である。図１７において、システムＬＳＩ９００は、外部ピン端子群ＬＰＧＡに結合され、指令された処理を実行する大規模ロジックＬＧと、大規模ロジックＬＧと外部ピン端子群ＡＰＧの間に結合され、アナログ信号についての処理を行なうアナログコアＡＣＲと、大規模ロジックＬＧに内部配線を介して結合され、この大規模ロジックＬＧが必要とするデータを格納するＤＲＡＭコアＭＣＲと、テストモード時、大規模ロジックＬＧとＤＲＡＭコアＭＣＲとを切り離し、かつテストピン端子群ＴＰＧを介して外部のメモリテスタをＤＲＡＭコアＭＣＲに結合するテストインターフェイス回路ＴＩＣを含む。ＤＲＡＭコアＭＣＲは、電源ピン端子ＰＳＴを介して電源電圧ＶＣＣを受ける。
【０００５】
アナログコアＡＣＲは、内部のクロック信号を発生する位相同期回路（ＰＬＬ）、外部からのアナログ信号をデジタル信号に変換するアナログ／デジタル変換器、および大規模ロジックＬＧから与えられるデジタル信号をアナログ信号に変換して出力するデジタル／アナログ変換器を含む。
【０００６】
ＤＲＡＭコアＭＣＲは、クロック同期型メモリ（ＳＤＲＡＭ）であり、与えられたクロック信号に同期してデータおよび動作モード指示信号の取込みおよびデータの出力を実行する。
【０００７】
大規模ロジックＬＧは、画像／音声情報処理などの処理を実行し、またＤＲＡＭコアＭＣＲに対するアクセスを制御するためのメモリコントロールユニットを含む。
【０００８】
この図１７に示すように、テストインターフェイス回路ＴＩＣを設けることにより、ＤＲＡＭコアＭＣＲをロジック部（大規模ロジックＬＧ）から完全に分離して外部テストピン端子群ＴＰＧを介して直接アクセスすることが可能となり、ＤＲＡＭコアＭＣＲの直接外部制御および外部観測が可能となる。このようなテスト手法は、ダイレクト・メモリ・アクセス・テストと呼ばれている。このテストインターフェイス回路ＴＩＣを設けることにより、従来のメモリテスタを利用することができ、汎用ＤＲＡＭ（ＳＤＲＡＭ）とほぼ同程度のテストを行なうことができる。
【０００９】
図１８は、図１７に示すテストインターフェイス回路ＴＩＣおよびその関連の部分を構成を示す図である。図１８において、テストピン端子群ＴＰＧは、テストクロック信号ＴＣＬＫ１を受けるピン端子と、テスト動作モードを指定するテスト制御信号ＴＣＭＤを受けるピン端子と、テストモード時ＤＲＡＭコアＭＣＲのアクセスすべきメモリセルを指定するテストアドレスＴＡＤを受けるピン端子と、テストモード時の書込データＴＤｉｎを受けるピン端子と、テストモード時、テストインターフェイス回路ＴＩＣからの出力データＴＤｏｕｔを受けるピン端子を含む。このテストインターフェイス回路ＴＩＣへ与えられるテスト書込データＴＤｉｎおよびテストインターフェイス回路ＴＩＣから出力されるテストデータＴＤｏｕｔは、汎用ＤＲＡＭのそれと同様、たとえば８ビットのビット幅に設定される。
【００１０】
テストインターフェイス回路ＴＩＣは、テストクロック信号ＴＣＬＫ１に同期して、テストピン端子群ＴＰＧに与えられたテスト制御信号ＴＣＭＤ、テストアドレスＴＡＤおよびテスト書込データＴＤｉｎを取込み、テスト制御信号をＤＲＡＭコアＭＣＲに発行するための内部コマンド（動作モード指示信号）にデコードし、また、８ビット幅のテスト入力データＴＤｉｎを２５６ビットの書込データに拡張するなどの動作を行なうラッチ／コマンドデコーダ１と、ＤＲＡＭコアＭＣＲのコラムレイテンシなどの情報を格納するモードレジスタ２と、ラッチ／コマンドデコーダ１から与えられる読出選択指示信号をモードレジスタ２に格納されたコラムレイテンシ情報に従ってシフトして読出データ選択信号を生成するＣＡシフタ３と、ＣＡシフタ３からの読出データ選択信号ＲＤ＿Ｓに従ってＤＲＡＭコアＭＣＲから読出された２５６ビットのテスト読出データＴＦＩＤｏｕｔから８ビットのデータを選択する２５６：８選択回路４を含む。
【００１１】
テスト周辺回路として、テストモード指示信号ＴＥに応答して、ＤＲＡＭコアＭＣＲを大規模ロジックとテストインターフェイス回路ＴＩＣの一方に選択的に結合するセレクタ５と、通常動作モード時にたとえば大規模ロジックから与えられるクロック信号とテストモード時に与えられるテストクロック信号ＴＣＬＫ２とを受けてＤＲＡＭコアＭＣＲへクロック信号ＤＣＬＫを与えるゲート回路６と、テストモード指示信号ＴＥの活性化時、ＤＲＡＭコアＭＣＲから読出される２５６ビットの読出データＲＤをテストインターフェイス回路ＴＩＣへ伝達するゲート回路７が設けられる。ＤＲＡＭコアＭＣＲから読出された２５６ビットの読出データＲＤは、また、大規模ロジックへセレクタ５を介することなく与えられる。読出データを、通常動作モード時高速で大規模ロジックに与えるためである。
【００１２】
ＤＲＡＭコアＭＣＲは、ＤＲＡＭクロック信号ＤＣＬＫに同期して、与えられたデータおよび信号を取込み、また読出データＲＤを出力する。
【００１３】
次に、この図１８に示すテストインターフェイス回路の動作を、図１９に示すタイミングチャートを参照して説明する。
【００１４】
図１８に示すように、ＤＲＡＭコアＭＣＲは、書込データＩＮＤｉｎおよび読出データＲＤをそれぞれ別々のバスを介して転送する。テストピン端子群ＴＰＧについても、テスト時におけるテスト入力データＴＤｉｎとテスト出力データＴＤｏｕｔが別々のピン端子を介して転送される。
【００１５】
クロックサイクル♯１において、テスタかつデータ読出を指示するテスト制御信号を与える（ＤＲＡＭコアＭＣＲに対しリードコマンド（読出動作指示信号）ＲＥＡＤを与える）。クロックサイクル♯１において与えられたテスト制御信号ＴＣＭＤは、クロックサイクル♯２においてリードコマンドＲＥＡＤとしてテストインターフェイス回路ＴＩＣからセレクタ５を介してＤＲＡＭコアＭＣへ与えられる。ここで、テストモード時においてはテストモード指示信号ＴＥに従ってセレクタ５が、大規模ロジックとＤＲＡＭコアＭＣＲとを切り離し、かつテストインターフェイス回路ＴＩＣが出力するテストインターフェイスコマンド（テスト動作モード指示信号）ＴＩＦＣＭＤ、テストインターフェイスアドレスＴＩＦＡＤおよびテストインターフェイス入力データＴＩＦＤｉｎを選択してＤＲＡＭコアＭＣＲへ転送する。ゲート回路７は、テストモード指示信号ＴＥに従ってＤＲＡＭコアＭＣＲから読出されるデータＲＤをテストインターフェイス回路ＴＩＣへ伝達する。
【００１６】
また、テストクロック信号ＴＣＬＫ１およびＴＣＬＫ２は、同一周波数かつ同相のクロック信号である。
【００１７】
ＤＲＡＭコアＭＣＲは、ゲート回路６から与えられるクロック信号ＤＣＬＫに同期して、同時に与えられる内部アドレスＩＮＡＤＤに従って内部データの読出を実行する。ＤＲＡＭコアＭＣＲのコラムレイテンシＣＬが２クロックサイクルの場合、このサイクル♯２において与えられた内部リードコマンドＲＥＡＤ（ＩＮＣＭＤ）に従って、サイクル♯４のテストクロック信号ＴＣＬＫ２の立上がりエッジで有効読出データが出力される。
【００１８】
テストインターフェイス回路ＴＩＣにおいては、ＣＡシフタ３が、テストアドレスＴＡＤに含まれるコラムアドレスの上位５ビットから生成される選択信号をテストクロック信号ＴＣＬＫ１に従ってコラムレイテンシＣＬのサイクル期間（選択信号がテストアドレスＴＡＤから生成される場合、このテストインターフェイス回路ＴＩＣにおける遅延時間を合せて含む）シフトさせる。したがって、ゲート回路７を介してＤＲＡＭコアＭＣＲからの２５６ビットの読出データＲＤが選択回路４に到達したとき、ＣＡシフタ３からの選択信号ＲＤ＿Ｓも確定状態となる。この選択回路４は、２５６ビットのデータから、選択信号ＲＤ＿Ｓに従って８ビットのデータを選択してピン端子へテスト読出データＴＤｏｕｔ（Ｄ００）として伝達する。
【００１９】
クロックサイクル♯２において、外部からＤＲＡＭコアＭＣＲへ、データ書込を示すテスト制御信号ＴＣＭＤを与える。このテスト制御信号ＴＣＭＤは、ラッチ／コマンドデコーダ１により、データ書込を示すライトコマンド（動作モード指示信号）ＷＲＩＴＥにデコードされる。このライトコマンドが与えられる場合には、テストピン端子に対し、書込データＴＤｉｎ（ＤＡ）も同時に与えられる。このライトコマンドＷＲＩＴＥおよびテスト入力データＤＡもテストインターフェイス回路ＴＩＣにおいてテストクロック信号に同期して転送される。ラッチ／コマンドデコーダ１内においては、入力データＴＤｉｎに対してビット幅拡張回路が設けられており、８ビットのテスト入力データＤＡ（ＴＤｉｎ）が２５６ビットの内部書込データＤＡｉｎに変換される（８ビットのデータ線が２５６ビットのデータ線に拡張される）。
【００２０】
外部から、テスト制御信号ＴＣＭＤとして、クロックサイクル♯３において、データ読出を指示するリードコマンドＲＥＡＤにデコードされるテスト制御信号を与え、次いで次のクロックサイクル♯４においてデータ書込を指示するライトコマンドＷＲＩＴＥにデコードされるテスト制御信号を与える。この場合、クロックサイクル♯５において、内部書込データＤＢｉｎがＤＲＡＭコアＭＣＲへ与えられる。次いでクロックサイクル♯６において、ＤＲＡＭコアＭＣＲから２５６ビットのデータＤｏｕｔが読出され、次いでテストインターフェイス回路ＴＩＣの選択回路４により、クロックサイクル♯６において８ビットの読出データＤＯ１がテストデータＴＤｏｕｔとして出力される。
【００２１】
モードレジスタ２に、テストインターフェイス回路ＴＩＣにおける信号伝搬遅延（図１９に示す例においては、１クロックサイクル）とコラムレイテンシＣＬのサイクル数を示すデータを格納する。ＣＡシフタ３が、このモードレジスタ２に設定された期間シフト動作をテストクロック信号ＴＣＬＫ１に従って行なうことにより、ＤＲＡＭコアＭＣＲからの読出されるデータを正確なタイミングで選択してテストデータを読出す。
【００２２】
上述のようなテストインターフェイス回路ＴＩＣを設けることにより、ＤＲＡＭコアＭＣＲへ外部のテスタが直接アクセスすることができ、ＤＲＡＭコアＭＣＲの必要なテストを汎用ＳＤＲＡＭのテスタを用いて行なうことができる。
【００２３】
図２０は、図１８に示すラッチ／コマンドデコーダ１の構成をより具体的に示す図である。図２０において、ラッチ／コマンドデコーダ１は、テストクロック信号ＴＣＬＫ１の立上がりに応答してテスト制御信号ＴＣＭＤ、テストアドレスＴＡＤおよびテスト書込データＴＤｉｎを取込みラッチするラッチ回路１ａと、ラッチ回路１ａからのテスト制御信号ＴＣＭＤおよびテストアドレスＴＡＤの所定のビットを受けてデコードし、動作モードを指定するコマンドを生成するコマンドデコーダ１ｂと、ラッチ回路１ａからの８ビットのテスト書込データＴＤｉｎを２５６ビットのテスト書込データに拡張するビット幅拡張回路１ｃと、コマンドデコーダ１ｂおよびビット幅拡張回路１ｃの出力信号を、テストクロック信号ＴＣＬＫ１の立下がりに応答して取込みラッチするラッチ回路１ｄを含む。ラッチ回路１ｄからテストコマンドＴＩＦＣＭＤ、テストアドレスＴＩＦＡＤおよびテスト書込データＴＩＦＤｉｎが出力され、これらはセレクタ５を介してＤＲＡＭコアＭＣＲへ与えられる。コマンドデコーダ１ｂからのコマンドは、またモードレジスタ２へ与えられ、モードレジスタセットモードが指定されたとき、このモードレジスタ２に、アドレスビットまたはテストデータなどを格納させる。コマンドデコーダ１ｂは、テスト制御信号ＴＣＭＤおよび所定のアドレスビットを受け、動作モードを指定する内部コマンド、すなわちモードレジスタセットコマンドＭＲＳ、ノップコマンドＮＯＰ、バンクアクティブコマンドＡＣＴ、バンクプリチャージコマンドＰＲＥ、ライトコマンドＷＲＩＴＥ、リードコマンドＲＥＡＤ、およびオートリフレッシュコマンドＲＥＦＡなどを生成する。
【００２４】
この図２０に示すように、ラッチ回路１ａが、テストスロット信号ＴＣＬＫ１の立上がりに応答してラッチ状態（またはスルー状態）となり、またラッチ回路１ｄがテストクロック信号ＴＣＬＫ１の立下がりに応答してラッチ状態（またはスルー状態）となる。
【００２５】
図２１は、図２０に示すラッチ／コマンドデコーダ１の動作を示すタイミングチャート図である。以下、図２１を参照して図２０に示すラッチ／コマンドデコーダ１の動作について簡単に説明する。
【００２６】
ラッチ回路１ａは、たとえばアップエッジトリガ型ラッチ回路であり、テストクロック信号ＴＣＬＫ１の立上がりエッジで与えられた信号をラッチし、その出力信号（テスト制御信号ＴＣＭＤ、テストアドレスＴＡＤおよびテスト書込データＴＤｉｎ）の状態を変化させる。このラッチ回路１ａの出力信号は、テストクロック信号ＴＣＬＫ１の１クロックサイクル期間維持される。
【００２７】
ラッチ回路１ｂは、たとえばダウンエッジトリガ型のラッチ回路であり、テストクロック信号ＴＣＬＫ１の立下がりに応答して与えられた信号をラッチする。したがって、ラッチ回路１ｂの出力信号（ＴＩＦＣＭＤ、ＴＩＦＡＤ、およびＴＩＦＤｉｎ）は、テストクロック信号ＴＣＬＫ１の立下がりに同期して変化する。ラッチ回路１ａには、このテストクロック信号ＴＣＬＫ１の立上がり前に、テスト制御などの外部信号が与えられている。したがってテストインターフェイス回路ＴＩＣにおいては、図１９に示すように、外部の信号に対してテストクロック信号ＴＣＬＫ１の１クロックサイクル期間遅れてセレクタ５を介してＤＲＡＭコアＭＣＲへ、内部コマンド等が与えられる。この図２０に示すように、ラッチ回路１ａおよび１ｄを利用することにより、テストクロック信号ＴＣＬＫ１に同期して、テスト制御信号ＴＣＭＤ、テストアドレスＴＡＤおよびテスト書込データＴＤｉｎを転送することができる。
【００２８】
図２２は、ＤＲＡＭコアＭＣＲの信号入力バッファの構成の一例を示す図である。図２２において、入力回路は、ＤＲＡＭクロック信号ＤＣＬＫおよび補のＤＲＡＭクロック信号ＺＤＣＬＫに応答して導通し、入力信号ＩＮを通過させるＣＭＯＳトランスミッションゲートＧ１と、ＣＭＯＳトランスミッションゲートＧ１からの入力信号を反転するインバータ回路Ｇ２と、インバータ回路Ｇ２の出力信号を反転して内部信号ＯＵＴを生成するインバータ回路Ｇ３と、ＤＲＡＭクロック信号ＤＣＬＫおよびＺＤＣＬＫに従ってＣＭＯＳトランスミッションゲートＧと相補的に導通し、インバータ回路Ｇ２の入力部とインバータ回路Ｇ３の出力部を結合するＣＭＯＳトランスミッションゲートＧ４を含む。このＤＲＡＭクロック信号ＤＣＬＫは、図１８に示すＯＲ回路６から生成される。テストモード時には、ＤＲＡＭクロック信号ＤＣＬＫは、テストクロック信号ＴＣＬＫ２と周波数および位相が同じである。次に、この図２２に示す入力回路の動作を図２３に示すタイミングチャートを参照して説明する。
【００２９】
ＤＲＡＭクロック信号ＤＣＬＫ（テストクロック信号ＴＣＬＫ２）がＬレベルのときには、ＣＭＯＳトランスミッションゲートＧ１が導通状態、ＣＭＯＳトランスミッションゲートＧ４が非導通状態であり、入力信号ＩＮがＣＭＯＳトランスミッションゲートＧ１を通過し、インバータ回路Ｇ２およびＧ３により出力信号ＯＵＴが入力信号ＩＮに従って生成される。したがって、このＤＲＡＭクロック信号ＤＣＬＫ（テストクロック信号ＴＣＬＫ２）がＬレベルのときには、この入力回路は、与えられた入力信号ＩＮを通過させるスルー状態となる。
【００３０】
ＤＲＡＭクロック信号ＤＣＬＫ（テストクロック信号ＴＣＬＫ２）がＨレベルのときには、ＣＭＯＳトランスミッションゲートＧ１が非導通状態、ＣＭＯＳトランスミッションゲートＧ４が導通状態となる。この状態においては、入力信号ＩＮの状態は、出力信号ＯＵＴの状態に影響を及ぼさない。インバータ回路Ｇ２およびＧ３とＣＭＯＳトランスミッションゲートＧ４とにより、この出力信号ＯＵＴがラッチされる。したがって、ＤＲＡＭクロック信号ＤＣＬＫの立上がり直前の入力信号ＩＮの状態に対応する状態に出力信号ＯＵＴが保持される。すなわち、この入力回路は、ＤＲＡＭクロック信号ＤＣＬＫがＨレベルのときにはラッチ状態となる。
【００３１】
したがって、図２０に示すように、ラッチ／コマンドデコーダ１のラッチ回路１ｄからテストクロック信号ＴＣＬＫ１の立下がりに同期して内部信号を伝達し、ＤＲＡＭコアＭＣＲにおいて入力回路により、このＤＲＡＭクロック信号ＤＣＬＫの立上がりに応答してラッチすることにより、テストインターフェイス回路ＴＩＣからセレクタ５を介して与えられた信号／データを正確に取込むことができる。
【００３２】
【発明が解決しようとする課題】
ＤＲＡＭコアＭＣＲに対するＡＣ（交流）タイミングのテスト項目の中に、入力コマンド、アドレスおよび書込データに対するセットアップ時間ｔＩＳおよびホールド時間ｔＩＨがある。このセットアップ時間ｔＩＳおよびホールド時間ｔＩＨは、図２４に示すように、ＤＲＡＭコアＭＣＲにおいて正確にデータを取込むために必要とされる時間である。
【００３３】
図２４は、ＤＲＡＭコアＭＣＲが、ＤＲＡＭクロック信号ＤＣＬＫの立上がりエッジで与えられた信号ＩＮ（ＩＮＣＭＤ，ＩＮＡＤＤ，ＩＮＤｉｎ）を取込む際のセットアップ時間ｔＩＳおよびホールド時間ｔＩＨを示す図である。図２４に示すように、セットアップ時間ｔＩＳは、ＤＲＡＭクロック信号ＤＣＬＫの立上がりエッジに対し、入力信号ＩＮを確定状態に保持するために最小限必要とされる時間である。ホールド時間ｔＩＨは、ＤＲＡＭクロック信号ＤＣＬＫの立上がりエッジから入力信号ＩＮを確定状態に保持することが要求される最小限の時間である。この入力信号ＩＮの取込みタイミングに対しセットアップ時間ｔＩＳおよびホールド時間ｔＩＨの間入力信号ＩＮを確定状態に保持することにより、正確に、与えられた入力信号ＩＮを取込み、この与えられた入力信号ＩＮに対応する内部信号を生成することができる。セットアップ時間ｔＩＳおよびホールド時間ｔＩＨの仕様値が満たされているか否かを判定するために、２つのテストクロック信号ＴＣＬＫ１およびＴＣＬＫ２が用いられる。
【００３４】
今、図２５（ａ）および（ｂ）に示すように、テストクロック信号ＴＣＬＫ１の立下がりに同期して、ＤＲＡＭマクロへ信号ＩＮ（ＩＮＣＭＤ，ＩＮＡＤＤ，ＩＮＤｉｎ）が与えられる場合を考える。この場合、図２５（ｃ）に示すテストクロック信号ＴＣＬＫ２と図２５（ａ）に示すテストクロック信号ＴＣＬＫ１の位相が同一の場合、この入力信号ＩＮのセットアップ期間は、図２２に示すようにＤＲＡＭマクロＭＣＲの入力回路は、クロック信号ＤＣＬＫがＬレベルの期間スルー状態にあるため、テストクロック信号ＴＣＬＫ１（ＴＣＬＫ２）のＬレベルの期間ｔＣＬとなる。一方、この入力信号ＩＮが、テストクロック信号ＴＣＬＫ１の立下がりに同期して伝達されるため、入力信号ＩＮは、テストクロック信号ＴＣＬＫ１の立下がりに同期して変化し、したがって、この入力信号ＩＮのホールド期間は、テストクロック信号ＴＣＬＫ１（ＴＣＬＫ２）のＨレベルの期間ｔＣＨに等しくなる。
【００３５】
今、テストクロック信号ＴＣＬＫ２を、図２５（ｄ）に示すように、テストクロック信号ＴＣＬＫ１に対し時間τだけ位相を進める。この場合、ＤＲＡＭマクロにおいては、テストクロック信号ＴＣＬＫ２の立上がりに同期して与えられた入力信号ＩＮの取込みを行なう（図２２に示す入力回路は、テストクロック信号ＴＣＬＫ２（ＤＲＡＭクロック信号ＤＣＬＫ）がＨレベルとなるとラッチ状態となる）。したがって、入力信号ＩＮのセットアップ期間は、期間ｔＣＬ−τとなり、位相差に相当する時間τだけ短くなる。したがって、テストクロック信号ＴＣＬＫ２の位相を速くし、ＤＲＡＭコアからの読出データにエラーが生じたときのテストクロック信号ＴＣＬＫ２の位相からセットアップ時間ｔＩＳを求めることができる。
【００３６】
一方、図２５（ｅ）に示すように、テストクロック信号ＴＣＬＫ２の位相を、テストクロック信号ＴＣＬＫ１に対して時間τだけ遅らすと、この入力信号ＩＮのホールド期間ｔＩＨは、期間ｔＣＨ−τとなる。したがって、この場合において、ＤＲＡＭコアＭＣＲからの読出データにエラーが生じ始める位相差から、ホールド時間ｔＩＨを求めることができる。
【００３７】
このセットアップ時間ｔＩＳおよびホールド時間ｔＩＨを測定するために、２つの別々のテストクロック信号ＴＣＬＫ１およびＴＣＬＫ２を利用する必要がある。
【００３８】
図２６は、ＤＲＡＭ内蔵システムＬＳＩ９００に対するテストクロック信号の印加を概略的に示す図である。図２６において、ＤＲＡＭ内蔵システムＬＳＩ９００へはテスタ９５０から信号線９５１および９５２を介してテストクロック信号ＴＣＬＫ１およびＴＣＬＫ２が与えられる。この信号線９５１を介して伝達されるテストクロック信号ＴＣＬＫ１が、システムＬＳＩ９００内のテストインターフェイス回路ＴＩＣへ与えられ、テストクロック信号ＴＣＬＫ２が、ＤＲＡＭコアに対して設けられるゲート回路６へ与えられる。したがって、テスタ９５０から、テストクロック信号ＴＣＬＫ１およびＴＣＬＫ２が別々の経路を介してテストインターフェイス回路ＴＩＣおよびＤＲＡＭコアへ伝達される。
【００３９】
これらの信号線９５１および９５２の配線長が異なり、またシステムＬＳＩ９００内部におけるテストクロック信号ＴＣＬＫ１およびＴＣＬＫ２の伝搬配線長が異なる場合、これらのテストクロックＴＣＬＫ１およびＴＣＬＫ２の間に、伝搬遅延によるスキューδが発生する。したがって、これらのテストクロック信号ＴＣＬＫ１およびＴＣＬＫ２の本来的なスキューδにより、図２５において示した手法に従って求められたセットアップ時間ｔＩＳおよびホールド時間ｔＩＨには、誤差δが存在する。したがって、正確なセットアップ時間ｔＩＳおよびホールド時間ｔＩＨを測定することができないという問題が生じる。
【００４０】
また、図１８に示すように、ＤＲＡＭコアＭＣＲから読出された２５６ビットのデータＲＤが、選択回路４により８ビットのデータに選択される。この選択回路４の選択動作は、ＣＡシフタ３からの読出選択信号ＲＤ＿Ｓに従って行なわれる。ＣＡシフタ３は、テスタインターフェイス回路ＴＩＣに与えられるテストクロック信号ＴＣＬＫ１に従ってシフト動作を行なう。したがって、図２７に示すように、読出データ選択信号ＲＤ＿Ｓは、テストクロック信号ＴＣＬＫ１に同期して活性化される。一方、ＤＲＡＭコアＭＣＲは、テストクロック信号ＴＣＬＫ２に同期して動作しており、読出データＲＤはテストクロック信号ＴＣＬＫ２に同期して出力される。したがって、テストインターフェイス回路ＴＩＣの選択回路４において読出データ選択信号ＲＤ＿Ｓと内部読出データＩＮＤｏｕｔの確定タイミングが、テストクロック信号ＴＣＬＫ２の位相変化に応じて変化する。したがって、テストクロック信号ＴＣＬＫ２の位相変化時、この内部読出データＩＮＤｏｕｔの確定タイミングが、読出データ選択信号ＲＤ＿Ｓの確定タイミングから大きくずれてくると、外部読出データＴＤｏｕｔとして不確定のデータが出力される期間が存在する。この期間において外部の装置がテストクロック信号ＴＣＬＫ１に従ってデータサンプリングした場合、この読出データにはエラーが存在すると判定される。
【００４１】
このテストインターフェイス回路における読出データ選択信号ＲＤ＿Ｓと内部読出データＩＮＤｏｕｔの位相関係も、テストクロック信号ＴＣＬＫ１およびＴＣＬＫ２の位相関係に応じて変化するため、読出データにエラーが生じた場合、このテストインターフェイス回路ＴＩＣにおける選択回路において誤ったタイミングでデータの選択が行なわれたのか、また、ＤＲＡＭコアにおけるセットアップ期間／ホールド期間の不良により生じたのかの判定を行なうことができず、正確なセットアップ時間／ホールド時間の測定を行なうことができなくなる。
【００４２】
通常動作モード時においてはＤＲＡＭコアＭＣＲにクロック信号ＣＬＫが伝達され、このシステムＬＳＩにおいては、３つのクロック信号線が配設される。したがって、このシステムＬＳＩ内におけるクロック信号配線が複雑となる。テストクロック信号ＴＣＬＫ１およびＴＣＬＫ２のスキューの問題を解消するために、テストインターフェイス回路ＴＩＣおよびＤＲＡＭコアに共通のテストクロック信号ＴＣＬＫを供給した場合、セットアップ時間ｔＩＳおよびホールド時間ｔＩＨを測定することができなくなる。また、クロック信号ＣＬＫとテストクロック信号ＴＣＬＫ１を用いる場合、両者の配線長が異なり位相差が生じるため、正確な測定はできない。
【００４３】
それゆえ、この発明の目的は、メモリを内蔵するシステムＬＳＩにおいてメモリのセットアップ時間およびホールド時間を正確に測定することのできる半導体集積回路装置を提供することである。
【００４４】
この発明の他の目的は、クロック系統を複雑化させることなく正確にメモリの入力信号のセットアップ時間およびホールド時間を測定することのできるテストインターフェイス回路を提供することである。
【００４５】
この発明のさらに他の目的は、ＤＲＡＭ内蔵システムＬＳＩにおいてＤＲＡＭコアに対する入力信号のセットアップ時間およびホールド時間を正確に測定することのできるテストインターフェイス回路を提供することである。
【００４６】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、要約すれば、基本テストクロック信号を用いて２つの内部テストクロック信号を生成し、一方の内部テストクロック信号に従ってメモリを動作させかつテストインターフェイス回路を他方の内部テストクロック信号に同期して動作させる。
【００４７】
すなわち、請求項１にかかる半導体集積回路装置は、基本クロック信号に従って第１および第２のテストクロック信号を発生するためのクロック回路と、クロック回路からの第１および第２のテストクロック信号の一方のテストクロック信号に同期して動作し、指定された動作を行なうメモリ回路と、第１および第２のテストクロック信号の他方に従って、メモリ回路に動作モードを指定する信号を含む情報を転送するための制御転送回路と、メモリ回路から読出されたデータを第１および第２のクロック信号の一方のテストクロック信号に応答して転送するための読出転送回路を含む。
【００４８】
請求項２に係る半導体集積回路装置は、請求項１のクロック回路が、可変遅延時間を有しかつ基本クロック信号を受けて第１のテストクロック信号を発生するための遅延線と、固定遅延時間を有し基本テストクロック信号を受けて第２のテストクロック信号を発生する遅延段とを備える。
【００４９】
請求項３に係る半導体集積回路装置は、請求項２の装置において、遅延線の初期設定される遅延時間は、遅延段の固定遅延時間に実質的に等しい。
【００５０】
請求項４に係る半導体集積回路装置は、請求項２の装置が、さらに、遅延線の遅延時間を設定するためのデータを格納するためのモードレジスタを備える。遅延線は、基本テストクロック信号を伝達するようにカスケード接続される複数の遅延素子と、モードレジスタに格納されたデータに従って遅延素子の段数を設定する回路とを備える。
【００５１】
請求項５に係る半導体集積回路装置は、請求項１のクロック回路が、可変遅延時間を有し、与えられた信号を設定された遅延時間遅延して出力する遅延回路と、選択信号に従って、基本クロック信号とこの基本クロック信号の反転信号の一方を選択して遅延回路へ与えるための選択回路を備える。
【００５２】
共通の基本テストクロック信号を用いて第１および第２のテストクロック信号を生成し、これらの第１および第２のテストクロック信号の一方クロック信号に従ってメモリ回路を動作させかつメモリ回路への制御信号を他方のクロック信号に同期して転送することにより、テスタの配線等に起因するテストクロック信号の位相の固有のずれをなくすことができ、正確な位相設定を行なうことができる。またクロック回路においてこの第１および第２のテストクロック信号を位相を調整することにより、セットアップ時間およびホールド時間を測定することができる。メモリ回路および読出転送回路を同じクロック信号で同期して動作させることにより、第１および第２のテストクロック信号の位相差がテストインターフェイス回路における読出データ選択動作に悪影響を及ぼすのを防止することができる。
【００５３】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体集積回路装置の要部の構成を概略的に示す図である。図１において、テストインターフェイス回路ＴＩＣは、テストピン端子群ＴＰＧに含まれるテストクロック入力端子９に与えられる基本テストクロック信号ＴＳＴ＿ＣＬＫＭを共通に受ける遅延線１０および遅延段１２を含む。遅延線１０は、モードレジスタ２に格納されたデータに従ってその遅延時間が設定され、基本テストクロック信号ＴＳＴ＿ＣＬＫＭを設定された遅延時間遅延して第１のテストクロック信号ＴＳＴ＿ＣＬＫ１を生成してラッチ／コマンドデコーダ１へ与える。
【００５４】
遅延段２は、その遅延時間は固定されており、基本テストクロック信号ＴＳＴ＿ＣＬＫＭをその固有の遅延時間遅延して第２のテストクロック信号ＴＳＴ＿ＣＬＫ２を生成してＣＡシフタ３およびＯＲ回路６へ与える。この遅延段１２が有する遅延時間は、遅延線１０の遅延時間のデフォルト値（初期設定値）に等しい。
【００５５】
ＤＲＡＭコアＭＣＲは、ＯＲ回路６からのＤＲＡＭクロック信号ＤＣＬＫに同期して動作する。したがって、テストモード時には、このＤＲＡＭコアＭＣＲは、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２に同期して動作する。
【００５６】
テストインターフェイス回路ＴＩＣにおいてはラッチ／コマンドデコーダ１が、遅延線１０からの第１のテストクロック信号ＴＳＴ＿ＣＬＫ１に同期して動作する。したがって、このＤＲＡＭコアＭＣＲへ与えられる内部コマンドＩＮＣＭＤ、内部アドレス信号ＩＮＡＤＤおよび内部書込データＩＮＤｉｎは、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１に同期して変化する。遅延線１０の遅延時間を変更することにより、第１および第２のクロック信号ＴＳＴ＿ＣＬＫ１およびＴＳＴ＿ＣＬＫ２の位相差を変化させることができ、応じてＤＲＡＭコアＭＣＲに対する入力信号のセットアップ期間およびホールド期間を変化させて、セットアップ時間およびホールド時間を測定することができる。
【００５７】
テストインターフェイス回路ＴＩＣにおいて、ＣＡシフタ３は、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２に同期してシフト動作を行なっている。したがって、このＣＡシフタ３からの読出データ選択信号ＲＤ＿Ｓは、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２に同期して確定状態となる。したがって、ＤＲＡＭコアＭＣＲから読出されるデータＲＤが選択回路４に到達するタイミングとＣＡシフタ３からの読出データ選択信号ＲＤ＿Ｓの確定タイミングの位相差は、テストクロック信号ＴＳＴ＿ＣＬＫ１およびＴＳＴ＿ＣＬＫ２の位相差が変化しても変化せず、このテストインターフェイス回路ＴＩＣにおいて選択回路４が正確にＤＲＡＭコアＭＣＲから読出されたデータを選択して出力する。したがって、このＤＲＡＭコアＭＣＲに対する入力信号／データのセットアップ時間およびホールド時間を、テストクロック信号ＴＳＴ＿ＣＬＫ１およびＴＳＴ＿ＣＬＫ２の位相差を変化させることにより正確に測定することができる。
【００５８】
また、共通の基本テストクロック信号ＴＳＴ＿ＣＬＫＭを用いてこの半導体集積回路装置内で第１および第２のテストクロック信号ＴＳＴ＿ＣＬＫ１およびＴＳＴ＿ＣＬＫ２を生成しており、テストクロック信号がテスタから与えられる場合において、遅延線１０および遅延段１２へ与えられる基本テストクロック信号ＴＳＴ＿ＣＬＫＭの位相差は存在せず、２相のテストクロック信号ＴＳＴ＿ＣＬＫ１およびＴＳＴ＿ＣＬＫ２を用いて正確に、ＤＲＡＭコアＭＣＲの入力信号のセットアップ時間ｔＩＳおよびホールド時間ｔＩＨを測定することができる。
【００５９】
ＤＲＡＭコアＭＣＲ、セレクタ５、ＡＮＤ回路７およびＯＲ回路６は、図１８に示す従来の構成と同じである。
【００６０】
図２は、図１に示すラッチ／コマンドデコーダ１の構成を概略的に示す図である。この図２に示すラッチ／コマンドデコーダ１においては、入力段のラッチ回路１ａが、基本テストクロック信号ＴＳＴ＿ＣＬＫＭに同期して動作し、出力段のラッチ回路１ｄが、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１に同期して動作する。他の構成は、図２０に示す構成と同じであり、対応する部分には同一参照番号を付す。
【００６１】
ラッチ回路１ａへ、基本テストクロック信号ＴＳＴ＿ＣＬＫＭを与えてラッチ動作をさせることにより、このラッチ回路１ａは、テスタからのテスト制御信号ＴＣＭＤ、テストアドレスＴＡＤおよびテスト書込データＴＤｉｎを正確に取り込むことができる。この場合、テスト制御信号ＴＣＭＤ、テストアドレスＴＡＤおよびテスト書込データＴＤｉｎの基本テストクロック信号ＴＳＴ＿ＣＬＫＭに対するスキューが存在するものの、この基本テストクロック信号ＴＳＴ＿ＣＬＫＭに同期して、テスト制御信号ＴＣＭＤ、テストアドレスＴＡＤおよびテスト書込データＴＤｉｎが転送されるため、たとえば基本テストクロック信号ＴＳＴ＿ＣＬＫＭの立下がりに同期して、テスト制御信号ＴＣＭＤ、テストアドレスＴＡＤおよびテスト書込データＴＤｉｎをテスタから出力すれば、これらのテスト制御信号ＴＣＭＤ、テストアドレスＴＡＤおよびテスト書込データＴＤｉｎのラッチ回路１ａにおけるセットアップ期間およびホールド期間を、基本テストクロック信号ＴＳＴ＿ＣＬＫＭの半サイクル期間（デューティ比５０％とする）に設定することができ、ラッチ回路１ａにおいて、十分に余裕を持って正確に、テスト制御信号ＴＣＭＤ、テストアドレスＴＡＤおよびテスト書込データＴＤｉｎを取込みラッチしてコマンドデコーダ１ｂおよびビット幅拡張回路１ｃへ取込んだ信号／データを与えることができる。
【００６２】
図３は、この発明の実施の形態１におけるテストクロック信号ＴＳＴ＿ＣＬＫ１およびＴＳＴ＿ＣＬＫ２の位相関係の一例を示す図である。遅延線１０の遅延時間のデフォルト値は、遅延段１２の有する固定遅延時間に等しい。したがって、デフォルト値の遅延時間を遅延線１０が有する場合には、テストクロック信号ＴＳＴ＿ＣＬＫ１およびＴＳＴ＿ＣＬＫ２は、同相であり、ラッチ回路１ｄから出力されるコマンドＴＩＦＣＭＤ、アドレスＴＩＦＡＤおよび書込データＴＩＦＤｉｎに対するセットアップ期間およびホールド期間は、それぞれテストクロック信号ＴＳＴ＿ＣＬＫ１の半クロックサイクル（デューティ比５０％）に等しい。
【００６３】
遅延線１０の有する遅延時間をデフォルト値よりも大きくした場合、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１の基本テストクロック信号ＴＳＴ＿ＣＬＫＭに対する遅延時間が、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２のそれよりも大きくなり、したがって、図３（ｄ）に示すように、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１の位相が、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２の位相よりも遅れる。ＤＲＡＭコアＭＣＲは、この第２のテストクロック信号ＴＳＴ＿ＣＬＫ２に従って生成されるＤＲＡＭクロック信号ＤＣＬＫに同期して動作しており、したがって、遅延段１０の有する遅延時間を大きくした場合、このＤＲＡＭコアＭＣＲに与えられる信号のセットアップ期間が短くなる。
【００６４】
一方、遅延段１２の有する遅延時間よりも遅延線１０の有する遅延時間がＴｂだけ短くされた場合、図３（ｅ）に示すように、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１の位相が、時間Ｔｂだけ、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２よりも進む。この場合には、ＤＲＡＭコアＭＣＲに対する入力信号のホールド期間ｔＩＨが短くなる。したがって、遅延線１０の有する遅延時間を、遅延段１２の有する遅延時間に対して変化させることにより、セットアップ期間およびホールド期間を変化させることができ、それぞれ、読出データにエラーが生じた場合に、セットアップ時間およびホールド時間ｔＩＳおよびｔＩＨを測定することができる。
【００６５】
また、ＤＲＡＭコアＭＣＲは、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２に同期して動作して読出データＲＤを生成している。テストインターフェイス回路ＴＩＣにおいてＣＡシフタ３は、ＤＲＡＭコアＭＣＲと同様第２のテストクロック信号ＴＳＴ＿ＣＬＫ２に同期してシフト動作を実行している。したがって、図４に示すように、読出データＲＤがたとえば第２のテストクロック信号ＴＳＴ＿ＣＬＫ２の立下がりに同期して出力される場合、読出データ選択信号ＲＤ＿Ｓは第２のテストクロック信号ＴＳＴ＿ＣＬＫ２の立下がりに同期して活性化する。したがって、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２に従って２５６：８選択回路４が選択動作を行なって読出データＴＤｏｕｔを外部へ出力する。
【００６６】
外部のテスタが、基本テストクロック信号ＴＳＴ＿ＣＬＫＭに従ってデータのサンプリングを行なう場合、この遅延段１０の有する遅延時間は固定されており、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２が基本テストクロック信号ＴＳＴ＿ＣＬＫＭに対して有する遅延時間は予め知ることができる。したがって、テスト読出データＴＤｏｕｔのテスタにおけるサンプリングタイミングを、この基本テストクロック信号ＴＳＴ＿ＣＬＫＭを遅延段１０の有する遅延時間遅らせた信号に従って行なうことにより、正確なデータサンプリングを行なうことができる。したがって、ＣＡシフタ３のシフト動作を、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２に同期して行なわせることにより、テストインターフェイス回路ＴＩＣがＤＲＡＭコアＭＣＲへ信号を転送するタイミングを規定するクロック信号とＤＲＡＭコアＭＣＲが動作するタイミングを規定するクロック信号が別々のクロック信号であっても、テストインターフェイス回路ＴＩＣにおいて正確にＤＲＡＭコアＭＣＲから読出されたデータを取込み外部へ出力することができ、エラー発生時、このテストインターフェイス回路ＴＩＣの選択回路をセットアップ／ホールド時間不良要因から排除することができ、正確なセットアップ時間およびホールド時間測定を行なうことができる。
【００６７】
図５（Ａ）は、図１に示す遅延線１０の構成の一例を示す図である。図５（Ａ）において、遅延線１０は、複数（ｍ＋１個）のカスケード接続される単位遅延素子ＤＬ０−ＤＬｍを含む。単位遅延素子ＤＬ０−ＤＬｍの各々は、選択信号φ０−φｍに応答して補の基本テストクロック信号ＺＴＳＴ＿ＣＬＫＭを選択するスイッチ回路ＳＷと、スイッチ回路ＳＷから基本テストクロック信号が与えられると順次次段の基本単位遅延素子へ伝達する遅延回路ＤＥを含む。遅延回路ＤＥは、単位遅延時間τＤを有する。初段の単位遅延素子ＤＬ０においては、電源電圧ＶＣＣとスイッチ回路ＳＷからの信号とを遅延回路ＤＥが受ける。最終段の単位遅延素子ＤＬｍから、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１が出力される。
【００６８】
単位遅延素子ＤＬ０−ＤＬｍ各々の遅延回路ＤＥは、対応のスイッチ回路ＳＷからテストクロック信号が与えられたときに、補のテストクロック信号ＺＴＳＴ＿ＣＬＫＭを次段の単位遅延素子へ伝達する。対応のスイッチ回路ＳＷが、基本テストクロック信号を伝達しない場合には、遅延回路ＤＥは、前段の単位遅延素子から与えられる信号を次段へ伝達する。したがって、単位遅延素子ＤＬ０−ＤＬｍ各々においてスイッチ回路ＳＷ２をモードレジスタ２に設定された信号またはこのモードレジスタ２に設定されたデータをデコードして生成される選択信号φ０−φｍに従って１つのスイッチ回路ＳＷを導通状態とすることにより、１つの単位遅延素子に対し、基本テストクロック信号ＴＳＴ＿ＣＬＫＭが伝達されて遅延線内に取込まれ次段からの遅延回路により順次伝達される。
【００６９】
図５（Ｂ）は、図５（Ａ）に示す単位遅延素子ＤＬ０−ＤＬｍの構成の一例を示す図である。図５（Ｂ）において１つの単位遅延素子ＤＬｉの構成を代表的に示す。
【００７０】
図５（Ｂ）において単位遅延素子ＤＬｉは、選択信号φｉと基本テストクロック信号ＴＳＴ＿ＣＬＫＭを受けるＮＡＮＤ回路Ｇ１０と、前段の単位遅延素子の遅延回路の出力信号とＮＡＮＤ回路Ｇ１０の出力信号とを受けるＮＡＮＤ回路Ｇ１１と、ＮＡＮＤ回路Ｇ１１の出力信号を受けるインバータ回路Ｇ１２と、ＮＡＮＤ回路Ｇ１１の出力ノードと電源ノードの間に接続される容量素子ＣＰ１と、ＮＡＮＤ回路Ｇ１１の出力ノードと接地ノードの間に接続される容量素子ＣＰ２を含む。このＮＡＮＤ回路Ｇ１１の出力ノードに接続される容量素子ＣＰ１およびＣＰ２により、ＮＡＮＤ回路Ｇ１１の出力信号に対し遅延を与え、この容量素子ＣＰ１およびＣＰ２により、小占有面積で必要な大きさの遅延時間τＤを実現する。容量素子ＣＰ１およびＣＰ２両者が用いられているのは、このＮＡＮＤ回路Ｇ１１の出力信号の立上がりおよび立下がりをともに遅延させるためである。
【００７１】
ＮＡＮＤ回路Ｇ１０が、スイッチ回路ＳＷに相当し、ＮＡＮＤ回路Ｇ１１と、インバータ回路Ｇ１２と、容量素子ＣＰ１およびＣＰ２とが、遅延回路ＤＥに相当する。
【００７２】
この図５（Ｂ）に示す単位遅延素子ＤＬｉの構成において、選択信号φｉがＨレベルのときには、ＮＡＮＤ回路Ｇ１０がインバータバッファとして動作し、基本テストクロック信号ＴＳＴ＿ＣＬＫＭをバッファ処理して反転してＮＡＮＤ回路Ｇ１１へ与える。選択信号φ０〜φｍのうちの１つのみがＨレベルに設定され、残りの選択信号はＬレベルに設定される。したがって、この選択信号φｉがＨレベルのとき、残りの選択信号φ０−φ（ｉ−１）およびφ（ｉ＋１）〜φｍがすべてＬレベルである。したがって、これらの単位遅延素子ＤＬ０−ＤＬ（ｉ−１）およびＤＬ（ｉ＋１）−ＤＬｍにおいて、ＮＡＮＤ回路Ｇ１０の出力信号がＨレベルとなり、各遅延回路ＤＥが前段の遅延回路の出力信号を通過させる（ＮＡＮＤ回路Ｇ１１がインバータ回路として動作し、遅延回路ＤＥが２段のカスケード接続されるインバータ回路の構成と等価となる）。初段の単位遅延回路ＤＬ０においては、ＮＡＮＤ回路Ｇ１１の第１の入力にＨレベルの電源電圧ＶＣＣが与えられており、したがって、ＮＡＮＤ回路Ｇ１１の出力信号がＬレベル、インバータ回路Ｇ１２の出力信号がＨレベルとなる。すなわち、選択信号φｉがＨレベルに設定され、残りの選択信号φ０−φ（ｉ−１）およびφ（ｉ＋１）−φｍがすべてＬレベルに設定された場合、スイッチ回路ＳＷに含まれるＮＡＮＤ回路Ｇ１０の出力信号がＨレベルとなり、ＮＡＮＤ回路Ｇ１１がインバータ回路として動作し、単位遅延素子ＤＬ０−ＤＬ（ｉ−１）が、バッファ回路として動作し、この電源電圧ＶＣＣレベルのＨレベルの信号が伝達される。
【００７３】
単位遅延素子ＤＬｉにおいては、したがって、補の基本クロック信号ＺＴＳＴ＿ＣＬＫＭがＮＡＮＤ回路Ｇ１０により反転され、次いでＮＡＮＤ回路Ｇ１１およびインバータ回路Ｇ１２によりバッファ処理されて所定の遅延時間をもって次段へ伝達される。単位遅延素子ＤＬ（ｉ＋１）−ＤＬｍは、それぞれ、前段の単位遅延素子の出力信号を、それぞれに割当てられた遅延時間τＤだけ遅延して伝達する。したがって、最終段の単位遅延素子ＤＬｍからは、補の基本テストクロック信号ＺＴＳＴ＿ＣＬＫＭを反転しかつ所定時間遅延したテストクロック信号ＴＳＴ＿ＣＬＫ１が出力される。この第１のテストクロック信号ＴＳＴ＿ＣＬＫ１は、したがって、基本テストクロック信号ＴＳＴ＿ＣＬＫＭから位相がずれた信号である。補の基本テストクロック信号ＺＴＳＴ＿ＣＬＫＭは、基本テストクロック信号ＴＳＴ＿ＣＬＫＭをインバータにより反転して生成する。このインバータの遅延時間は無視できる。
【００７４】
デフォルト値においては、選択信号φｋが選択状態に保持される。このときの単位遅延素子ＤＬｋ−ＤＬｍの有する遅延時間の和τＤ・（ｍ−ｋ＋１）が遅延段１２の有する遅延時間に等しい。
【００７５】
したがって、選択信号φ０−φｍを１つ選択的に活性状態に駆動することにより、この遅延線１０における遅延時間は最大値τｍａｘから最小値τｍｉｎに変化させ、デフォルト値より遅延時間が大きいときにエラーが発生するときの遅延線の遅延時間およびデフォルト値（τ０とする）よりも短い遅延時間でエラーが生じた場合の遅延線１０の遅延時間からセットアップ時間／ホールド時間を検出する。
【００７６】
すなわち、図６（ａ）に示すように、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２は、遅延時間τ０を基本テストクロック信号ＴＳＴ＿ＣＬＫＭに対して有している。第２のテストクロック信号ＴＳＴ＿ＣＬＫ２の立上がりに応答してＤＲＡＭコアが与えられた信号のラッチ（取込み）を行なう。今、図６（ｂ）に示すように、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１を、デフォルト値の遅延時間τ０よりも長い遅延時間τ１遅延させることを考える。この場合、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１の位相は第２のテストクロック信号ＴＳＴ＿ＣＬＫ２の位相よりも遅れる。ＤＲＡＭコアへは、この第１のテストクロック信号ＴＳＴ＿ＣＬＫ１の立下がりに同期して信号／データが与えられる。したがって、この状態でエラーが初めて生じた場合、ＤＲＡＭコアに対する信号のセットアップ時間ｔＩＳが不良となっているため、この遅延時間τ１とデフォルト値の遅延時間τ０とから、セットアップ時間を求める。第１のテストクロック信号ＴＳＴ＿ＣＬＫ１の第２のテストクロック信号ＴＳＴ＿ＣＬＫ２に対する遅延時間は（τ１−τ０）であるため、セットアップ時間ｔＩＳは次式で表わされる。
【００７７】
ｔＩＳ＝ｔＣＬ−（τ１−τ０）
一方、図６（ｃ）に示すように、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１の遅延時間を短くし、遅延時間τ２で初めてエラーが発生した場合を考える。この第１のテストクロック信号ＴＳＴ＿ＣＬＫ１の遅延時間が短くなった場合、この第１のテストクロック信号ＴＳＴ＿ＣＬＫ１は第２のテストクロック信号ＴＳＴ＿ＣＬＫ２よりも時間（τ０−τ２）だけ位相が進んでいる。この第１のテストクロック信号ＴＳＴ＿ＣＬＫ１の立下がりに同期してデータ／信号がＤＲＡＭコアへ与えられるため、この遅延時間を図６（ｃ）に示すように短くして第１のテストクロック信号ＴＳＴ＿ＣＬＫ１の位相を第２のテストクロック信号ＴＳＴ＿ＣＬＫ２よりも早くした場合、ホールド期間が短くなる。したがって、ホールド時間ｔＩＨは次式で表わされる。
【００７８】
ｔＩＨ＝ｔＣＨ−（τ０−τ２）
したがって、このデフォルト値τ０を遅延線１０の有する遅延時間の中間に設定することにより、セットアップ時間およびホールド時間の探索範囲の時間幅をほぼ同じとすることができる。すなわち、セットアップ期間をｔＣＬ−（τｍａｘ−τ０）まで、またホールド期間をｔＣＨ−（τ０−τｍｉｎ）まで短くすることができる。
【００７９】
図５に示す構成の場合、デフォルト値τ０＝τＤ・（ｍ−（ｋ＋１））であり、τｍｉｎ＝単位遅延素子ＤＬの有する単位遅延時間τＤの精度で、セットアップ時間およびホールド時間をテストすることができる。
【００８０】
なお、モードレジスタへの遅延時間を示すデータの設定は、モードレジスタセットコマンドＭＲＳにデコードされる外部テスト制御信号ＴＣＭＤを与えて、テスト信号端子群からの適当な端子（たとえばアドレス信号入力端子および書込データ入力端子）から必要なデータをモードレジスタに格納する。
【００８１】
以上のように、この発明の実施の形態１に従えば、テスタからの基本テストクロック信号も遅延線および固定遅延段を用いて第１および第２のテストクロック信号を生成しているため、正確に、ＤＲＡＭコアのセットアップ時間およびホールド時間を測定することができる。また、ＤＲＡＭコアからの読出データを選択するための読出データ選択信号を生成するためのシフタには、ＤＲＡＭコアと同じテストクロック信号を与えており、ＤＲＡＭコアからの読出データと読出データ選択信号とが確定状態となるタイミングのずれを防止することができ、正確に、セットアップ時間およびホールド時間を測定することができる。
【００８２】
［実施の形態２］
図７は、この発明の実施の形態２に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図７に示す構成においては、テストインターフェイス回路ＴＩＣにおいて、遅延線１０からの第１のテストクロック信号ＴＳＴ＿ＣＬＫ１がＯＲ回路６を介してＤＲＡＭコアＭＣＲへ与えられる。また、読出データ選択信号ＲＤ＿Ｓを発生するＣＡシフタ３も、この遅延線１０からの第１のテストクロック信号ＴＳＴ＿ＣＬＫ１を受ける。一方、遅延段１２からの第２のテストクロック信号ＴＳＴ＿ＣＬＫ２が、ラッチ／コマンドデコーダ１へ与えられる。他の構成は、図１に示す実施の形態１の構成と同じであり、対応する部分には同一参照番号を付し、それらの詳細説明は省略する。
【００８３】
この図７に示す構成においては、ラッチ／コマンドデコーダ１からは、基本テストクロック信号ＴＳＴ＿ＣＬＫＭに対し固定の遅延時間を有する第２のテストクロック信号ＴＳＴ＿ＣＬＫ２に従って信号ＴＩＦＣＭＤ、ＴＩＦＡＤおよび書込データＴＩＦＤｉｎが出力される。ＤＲＡＭコアＭＣＲは、遅延線１０からの基本テストクロック信号ＴＳＴ＿ＣＬＫＭに対する遅延時間が変更可能な第１のテストクロック信号ＴＳＴ＿ＣＬＫ１に従ってセレクタ５を介して与えられる信号ＩＮＣＭＤおよびＩＮＡＤＤおよび外部書込データＩＮＤｉｎを取込み、また読出データＲＤを生成する。したがって、この場合においても、テストクロック信号ＴＳＴ＿ＣＬＫ１およびＴＳＴ＿ＣＬＫ２の位相関係は変更することができるため、同様、このＤＲＡＭコアにおける入力信号のセットアップ時間およびホールド時間を、実施の形態１と同様、正確に測定することができる。
【００８４】
図８は、図７に示すラッチ／コマンドデコーダ１の構成を概略的に示す図である。この図８に示すラッチ／コマンドデコーダ１においては、入力段のラッチ回路１ａは、先の実施の形態１と同様、基本テストクロック信号ＴＳＴ＿ＣＬＫＭに従って、外部からのテスト制御信号ＴＣＭＤ、テストアドレスＴＡＤおよびテスト書込データＴＤｉｎを取込む。一方、出力段のラッチ回路１ｄは、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２の立下がりに同期して、ＤＲＡＭコアに対する内部コマンド信号ＴＩＦＣＭＤおよび内部アドレス信号ＴＩＦＡＤおよび内部テスト書込データＴＩＦＤｉｎを出力する。すなわち、ＤＲＡＭコアＭＣＲに対しては、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２に同期して各種信号／データが与えられる。
【００８５】
図８に示すラッチ回路１ｄはテストクロック信号ＴＳＴ＿ＣＬＫ２の立下がりでラッチ状態となる通常のフリップフロップを利用するダウンエッジトリガ型ラッチ回路である。このダウンエッジトリガ型ラッチ回路は、クロック信号の立下がりに同期して与えられた信号を取込みラッチし、その出力信号はクロック信号の立下がりに同期して取込んだ信号に従って変化する。通常のダウンエッジトリガ型ラッチ回路をラッチ回路１ｄに用いることができる。しかしながら、ラッチ回路１ｄとして、テストクロック信号ＴＳＴ＿ＣＬＫ２の立上がりに同期してラッチ状態となる回路を利用することができる。
【００８６】
図９は、図８に示す出力段のラッチ回路１ｄの変更例を示す図である。図９において、ラッチ回路１ｄは、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２がＬレベルのとき導通し、与えられた信号ＩＮを通過させるＣＭＯＳトランスミッションゲート１ｄａと、ＣＭＯＳトランスミッションゲート１ｄａの出力信号を反転するインバータ回路１ｄｂと、インバータ回路１ｄｂの出力信号を反転して出力信号ＯＵＴを生成するインバータ回路１ｄｃと、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２がＨレベルのとき導通し、インバータ回路１ｄｃの出力信号をインバータ回路１ｄｂの入力に伝達するＣＭＯＳトランスミッションゲート１ｄｄを含む。
【００８７】
この図９に示すラッチ回路１ｄの構成においては、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２がＬレベルのときにＣＭＯＳトランスミッションゲート１ｄａが導通し、入力信号ＩＮに従って出力信号ＯＵＴが生成される。第２のテストクロック信号ＴＳＴ＿ＣＬＫ２がＨレベルとなると、ＣＭＯＳトランスミッションゲート１ｄａが非導通状態、一方、ＣＭＯＳトランスミッションゲート１ｄｄが導通状態となる。したがって、インバータ回路１ｄｂは入力信号ＩＮから分離されて、代わりに、出力信号ＯＵＴを受ける。すなわち出力信号ＯＵＴが、インバータ回路１ｄｂおよび１ｄｃとＣＭＯＳトランスミッションゲート１ｄｄにより保持される。ラッチ回路１ｄの入力信号は第２のテストクロック信号ＴＳＴ＿ＣＬＫ２がＨレベルのときに確定している。
【００８８】
この図９に示すラッチ回路１ｄは、テストクロック信号ＴＳＴ＿ＣＬＫ２の立上がりに同期してラッチ状態となるものの、出力信号ＯＵＴはテストクロック信号の立下がりに同期して変化しており、図８に示すダウンエッジトリガ型ラッチ回路と同様の機能を実現する。
【００８９】
図８に示す入力段のラッチ回路１ａはテストクロック信号ＴＳＴ＿ＣＬＫＭの立上がりでラッチ状態となるアップエッジトリガ型ラッチ回路であり、その入力信号がテストクロック信号ＴＳＴ＿ＣＬＫＭの立上がりで取込まれかつラッチされ、その出力信号はテストクロック信号ＴＳＴ＿ＣＬＫＭの立上がりに同期して取込まれた信号に従って変化する。このため、入力段のラッチ回路１ａも、変更例として以下の構成を利用することができる。すなわち、変更例のラッチ回路１ａは、この図９に示す出力段のラッチ回路１ｄの変更例と同様の構成を有し、基本テストクロック信号ＴＳＴ＿ＣＬＫＭがＨレベルとなるとスルー状態となり、与えられた信号ＴＣＭＤおよびＴＡＤおよび書込データＴＤｉｎを通過させ、基本テストクロック信号ＴＳＴ＿ＣＬＫＭがＬレベルとなると、ラッチ状態となる。第２のテストクロック信号ＴＳＴ＿ＣＬＫ２は、基本テストクロック信号ＴＳＴ＿ＣＬＫＭに対し、固定の遅延時間τ０を有している。したがって、コマンドデコーダ１ｂおよびビット幅拡張回路１ｃが、基本テストクロック信号ＴＳＴ＿ＣＬＫＭの立上がりに同期して与えられた信号の処理を行なった後、ラッチ回路１ｄが第２のテストクロック信号ＴＳＴ＿ＣＬＫ２の立下がりに同期してこれらの信号を通過させるため、コマンドデコーダ１ｂおよびビット幅拡張回路１ｃは、ラッチ回路１ｄがラッチ状態となる前にその出力信号を確定状態へ駆動することができる。したがって、ラッチ回路１ｄからは、正確に、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２の立下がりに同期して、信号ＴＩＦＣＭＤおよびＴＩＦＡＤおよびテスト書込データＴＩＦＤｉｎをＤＲＡＭコアへ伝達することができる。ただし、信号ＴＣＭＤ,ＴＡＤおよび書込データＴＤｉｎはテストクロック信号ＴＳＴ＿ＣＬＫＭがＨレベルの間確定状態を維持する必要がある。
【００９０】
図１０は、ＤＲＡＭコアにおける入力回路の構成の一例を示す図である。図１０において、このＤＲＡＭコアの入力回路は、ＤＲＡＭクロック信号ＤＣＬＫがＬレベルのときに導通し入力信号ＩＮを通過させるＣＭＯＳトランスミッションゲートＧ１と、ＣＭＯＳトランスミッションゲートＧ１の出力信号をバッファ処理する２段のカスケード接続されるインバータ回路Ｇ２およびＧ３と、ＤＲＡＭクロック信号ＤＣＬＫがＨレベルのとき導通し、インバータ回路Ｇ３の出力信号をインバータ回路Ｇ２の入力に伝達するＣＭＯＳトランスミッションゲートＧ４を含む。これらの構成要素が１段のエッジトリガ型Ｄラッチを構成する。すなわち、ＤＲＡＭクロック信号ＤＣＬＫ（第２のテストクロック信号ＴＳＴ＿ＣＬＫ２）がＬレベルとなると、入力信号ＩＮを内部へ取込み、このＤＲＡＭクロック信号ＤＣＬＫがＨレベルとなると、取込んだ信号をラッチする。
【００９１】
入力回路は、さらに、ＤＲＡＭクロック信号ＤＣＬＫがＨレベルのときに導通しインバータ回路Ｇ３の出力信号を通過させるＣＭＯＳトランスミッションゲートＧ５と、ＣＭＯＳトランスミッションゲートＧ５を介して与えられる信号をバッファ処理して内部信号ＯＵＴを生成する２段のカスケード接続されるインバータ回路Ｇ６およびＧ７と、ＤＲＡＭクロック信号ＤＣＬＫがＬレベルのときに導通し、インバータ回路Ｇ７からの信号ＯＵＴをインバータ回路Ｇ６の入力に伝達するＣＭＯＳトランスミッションゲートＧ８を含む。ＣＭＯＳトランスミッションゲートＧ５が、初段のエッジトリガ型Ｄラッチがラッチ状態となると、ＤＲＡＭクロック信号ＤＣＬＫに同期して導通し、インバータ回路Ｇ３の出力信号に従って内部信号ＯＵＴが生成される。
【００９２】
一方、ＤＲＡＭクロック信号ＤＣＬＫがＬレベルに立下がり、ＣＭＯＳトランスミッションゲートＧ１が導通状態となるときには、ＣＭＯＳトランスミッションゲートＧ５が非導通状態となり、かつＣＭＯＳトランスミッションゲートＧ８が導通状態となり、この２段目のエッジトリガ型Ｄラッチがラッチ状態となる。この第１のテストクロック信号ＴＳＴ＿ＣＬＫ１の位相を変化させることにより、入力信号ＩＮに対するセットアップ／ホールド期間を変更することができ、セットアップ時間ｔＩＳおよびホールド時間ｔＩＨを測定することができる。
【００９３】
図１１は、この発明の実施の形態２における第１および第２のテストクロック信号ＴＳＴ＿ＣＬＫ１およびＴＳＴ＿ＣＬＫ２のタイミング関係を示す図である。ラッチ回路１ｄは、図１１（ｂ）に示すように、この図１１（ａ）に示す第２のテストクロック信号ＴＳＴ＿ＣＬＫ２の立下がりに同期してその出力信号を変化させる。図１１（ｃ）に示すように、デフォルト値の遅延時間を遅延線１０が有する場合には、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１と第２のテストクロック信号ＴＳＴ＿ＣＬＫ２は位相が一致している。
【００９４】
一方、この遅延線１０の遅延時間をデフォルト値よりも小さくすると、図１１（ｄ）に示すように、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１の位相が第２のテストクロック信号ＴＳＴ＿ＣＬＫ２よりも進み、セットアップ期間が短くなる。
【００９５】
一方、この遅延線１０の遅延時間をデフォルト値よりも長くすると、図１１（ｅ）に示すように、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１の位相が、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２よりも遅れる。したがって、この状態においては、ホールド期間が短くなる。したがって、実施の形態１と同様、遅延線１０の有する遅延時間を最小値τｍｉｎから最大値τｍａｘにまで変化させることにより、エラーが発生した時点における遅延時間に基づいて、セットアップ時間ｔＩＳおよびホールド時間ｔＩＨを測定することができる。遅延時間τの最大値τｍａｘはテストクロック信号の半サイクル期間以下であり、遅延段数を低減できる。
【００９６】
図１２は、遅延線１０の遅延時間とセットアップ時間ｔＩＳおよびホールド時間ｔＩＨの関係を示す図である。図１２（ａ）に示すように、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２は、基本テストクロック信号ＴＳＴ＿ＣＬＫＭに対し遅延時間τ０を有している。遅延線１０の遅延時間を、時間τ３までそのデフォルト値の遅延時間τ０よりも大きくしたときに初めてエラーが発生した状態を考える。この場合、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１は、図１２（ｂ）に示すように、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２よりも位相が遅れる。第１のテストクロック信号ＴＳＴ＿ＣＬＫ１の立上がりに同期して、ＤＲＡＭコアが信号の取込を行なう。したがって、この状態では、ホールド期間が短くなる。第１および第２のテストクロック信号ＴＳＴ＿ＣＬＫ１およびＴＳＴ＿ＣＬＫ２の位相差は、τ３−τ０である（τ３＞τ０）。したがって、ホールド時間ｔＩＨは、次式で求められる。
【００９７】
ｔＩＨ＝ｔＣＨ−（τ３−τ０）
一方、遅延線１０の遅延時間をデフォルト値τ０よりも短くし、遅延時間τ４においてエラーが初めて発生した状態を考える。この場合、図１２（ｃ）に示すように第１のテストクロック信号ＴＳＴ＿ＣＬＫ１の位相は、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２よりも早く、その位相差は（τ０−τ４）で与えられる。この状態では、セットアップ期間が短くなるため、セットアップ時間ｔＩＳは、次式で求められる。
【００９８】
ｔＩＳ＝ｔＣＬ−（τ０−τ４）
したがって、この実施の形態２においても、同様、セットアップ時間およびホールド時間を測定することができる。テストインターフェイス回路ＴＩＣにおいて、ＣＡシフタは、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１に従ってシフト動作を実行しており、読出データ選択信号ＲＤ＿Ｓの確定タイミングは、ＤＲＡＭコアＭＣＲから読出される読出データＲＤの確定タイミングと同じであり、この２５６ビットから８ビットを選択する選択回路４がセットアップ時間／ホールド時間測定に悪影響を及ぼすことはない。
【００９９】
以上のように、この発明の実施の形態２においても、実施の形態１と同様、共通のテストクロック信号から遅延線を用いて２相のテストクロック信号を生成して、入力信号のホールド期間およびセットアップ期間を変更するように構成しており、１つのテストクロック信号をテスタから与えるだけで正確にセットアップ時間およびホールド時間を測定することができる。
【０１００】
［実施の形態３］
図１３は、この発明の実施の形態３に従うテストインターフェイス回路ＴＩＣの要部の構成を概略的に示す図である。図１３においては、基本テストクロック信号ＴＳＴ＿ＣＬＫＭから第１のテストクロック信号ＴＳＴ＿ＣＬＫ１を生成するために、基本テストクロック信号ＴＳＴ＿ＣＬＫＭを反転するインバータ回路２０と、モード指定信号φｍｄに従って、基本テストクロック信号ＴＳＴ＿ＣＬＫＭとインバータ回路２０の出力信号の一方を選択するマルチプレクサ（ＭＵＸ）２１と、マルチプレクサ２１の出力信号を選択信号φにより設定された遅延時間遅延する可変遅延回路２２が設けられる。この可変遅延回路２２は、その遅延時間は０から最大値τｍａｘを有する。
【０１０１】
第２のテストクロック信号ＴＳＴ＿ＣＬＫ２は、基本テストクロック信号ＴＳＴ＿ＣＬＫＭから生成される。この第２のテストクロック信号ＴＳＴ＿ＣＬＫ２は、基本テストクロック信号ＴＳＴ＿ＣＬＫＭを受けるバッファ回路から生成されてもよい。この場合、マルチプレクサ２１およびインバータ回路２０における伝搬遅延をバッファ回路により補償することができる。他の構成は、実施の形態１または２と同じである。次に、この図１３に示すテストクロック信号発生部の動作を図１４に示すタイミングチャート図を参照して説明する。
【０１０２】
図１４（ａ）に示すように、基本テストクロック信号ＴＳＴ＿ＣＬＫＭは、Ｌレベル期間ｔＣＬおよびＨレベル期間ｔＣＨを有する。インバータ２０は、図１４（ｂ）に示すようにこの基本テストクロック信号ＴＳＴ＿ＣＬＫＭを反転している。したがって、この場合、インバータ回路２０からは、基本テストクロック信号ＴＳＴ＿ＣＬＫＭと位相が１８０°ずれたクロック信号が生成される。このインバータ回路２０の出力信号を、等価的に、基本テストクロック信号ＴＳＴ＿ＣＬＫＭに対し、位相が進んだクロック信号とみなす。
【０１０３】
可変遅延回路２２は、マルチプレクサ２１から与えられる信号を、選択信号φにより設定された遅延時間遅延する。マルチプレクサ２１により、モード選択信号φｍｄにより基本テストクロック信号ＴＳＴ＿ＣＬＫＭを選択しかつ可変遅延回路２２の遅延時間を０に設定することにより、デフォルト値として、第１および第２のテストクロック信号ＴＳＴ＿ＣＬＫ１およびＴＳＴ＿ＣＬＫ２の位相を一致させることができる。マルチプレクサ２１がモード指定信号φｍｄに従って基本テストクロック信号ＴＳＴ＿ＣＬＫＭを選択し、可変遅延回路２２が、このマルチプレクサ２１からの基本テストクロック信号ＴＳＴ＿ＣＬＫＭを遅延する場合、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１は、図１４（ｃ）に示すように、可変遅延回路２２の有する遅延時間τだけ、基本テストクロック信号ＴＳＴ＿ＣＬＫＭに従って、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２の位相が遅延する。すなわち、可変遅延回路２２を有する遅延時間が、図１４（ｅ）に示す第２のテストクロック信号ＴＳＴ＿ＣＬＫ２に対する第１のテストクロック信号ＴＳＴ＿ＣＬＫ１の有する遅延時間となる。
【０１０４】
一方、マルチプレクサ２１がモード選択信号φｍｄに従ってインバータ回路２０の出力信号を選択している場合、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１と第２のテストクロック信号ＴＳＴ＿ＣＬＫ２の位相差は、時間ｔＣＬ−τまたはｔＣＨ−τとなる。したがって、この場合は、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１が、図１４（ｄ）に示すように、図１４（ｅ）に示す第２のテストクロック信号ＴＳＴ＿ＣＬＫ２に対し時間ｔＣＬ−τまたはｔＣＨ−τだけその位相が進んでいる。
【０１０５】
これらの第１および第２のテストクロック信号ＴＳＴ＿ＣＬＫ１およびＴＳＴ＿ＣＬＫ２の一方をＤＲＡＭコアおよびＣＡシフタへ与え、一方ラッチ／コマンドデコーダへは、他方のテストクロック信号を与える。これにより、セットアップ期間およびホールド期間を可変遅延回路２２を用いて変更することができ、セットアップ時間ｔＩＳおよびホールド時間ｔＩＨを測定することができる。
【０１０６】
モード選択信号φｍｄとセットアップ時間およびホールド時間測定の対応関係は、実施の形態１および実施の形態２のいずれに従って、これらのセットアップ時間およびホールド時間が測定されるかに応じて異なる。基本テストクロック信号ＴＳＴ＿ＣＬＫＭのデューティを５０％とすることにより、このインバータ回路２０の出力信号および基本テストクロック信号ＴＳＴ＿ＣＬＫＭを用いて、第１および第２のテストクロック信号ＴＳＴ＿ＣＬＫ１およびＴＳＴ＿ＣＬＫ２の位相関係を変更することができる。
【０１０７】
たとえば、ＤＲＡＭコアへ第２のテストクロック信号ＴＳＴ＿ＣＬＫ２を与え、ラッチ／コマンドデコーダへ第１のテストクロック信号ＴＳＴ＿ＣＬＫ１を与える場合、セットアップ時間測定時においては、マルチプレクサ２１に、基本テストクロック信号ＴＳＴ＿ＣＬＫＭを選択させる。この場合、可変遅延回路２２の遅延時間τが、最小値τｍｉｎから最大値τｍａｘと長くなるにつれて、セットアップ期間が短くなる。初めてエラーが出たときの可変遅延回路２２の遅延時間をτａとすると、セットアップ時間ｔＩＳは、時間ｔＣＬ−τａで与えられる。
【０１０８】
一方、ホールド時間測定時においては、マルチプレクサ２１にインバータ回路２０の出力信号を選択させ、かつ可変遅延回路２２の遅延時間を最大値τｍａｘから最小値τｍｉｎへ順次変化させる。可変遅延回路２２の遅延時間τが小さくなるにつれて、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１と第２のテストクロック信号ＴＳＴ＿ＣＬＫ２の位相差が大きくなるため、ホールド期間が順次短くなる。したがって、初めてエラーが生じたときの可変遅延回路２２の遅延時間をτｂとすると、ホールド時間ｔＩＨは、τｂで与えられる。
【０１０９】
また、逆に第１のテストクロック信号ＴＳＴ＿ＣＬＫ１をＤＲＡＭコアへ与え、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２をラッチ／コラムデコーダへ与える場合も、同様、セットアップ期間およびホールド期間を順次短くすることにより、セットアップ時間およびホールド時間を測定することができる。
【０１１０】
図１５（Ａ）は、図１３に示す可変遅延回路２２の構成を概略的に示す図である。図１５（Ａ）において、可変遅延回路２２は、複数（ｎ段）のカスケード接続される単位遅延素子ＤＬ１−ＤＬｎと、最終段の単位遅延素子ＤＬｎの出力信号と図１３に示すマルチプレクサ２１からのクロック信号ＣＬＫＭの一方を選択するマルチプレクサ２７を含む。マルチプレクサ２７は、選択信号φｄｅｆに従って、単位遅延素子ＤＬｎおよびクロック信号ＣＬＫＭの一方を選択して第１のテストクロック信号ＴＳＴ＿ＣＬＫ１を生成する。
【０１１１】
単位遅延素子ＤＬ１−ＤＬｎの各々は、それぞれ単位時間τＤを有する遅延回路ＤＥと、クロック信号ＣＬＫＭを遅延線に導入するためのスイッチ回路ＳＷを含む。初段の単位遅延素子ＤＬ１の遅延回路ＤＥは、その一方入力に接地電圧を受ける。
【０１１２】
図１５（Ｂ）は、図１５（Ａ）に示す単位遅延素子ＤＬ１−ＤＬｎの構成を概略的に示す図である。図１５（Ｂ）において、単位遅延素子ＤＬｉ（ｉ＝１〜ｎ）は、クロック信号ＣＬＫＭと選択信号φｉを受けるＡＮＤ回路Ｇ２０と、前段の単位遅延素子の出力信号とＡＮＤ回路Ｇ２０の出力信号とを受けるＮＯＲ回路Ｇ２１と、ＮＯＲ回路Ｇ２１の出力信号の立上がりおよび立下がりを遅延するための容量素子ＣＰ３およびＣＰ４と、ＮＯＲ回路Ｇ２１の出力信号を反転して次段の単位遅延素子またはマルチプレクサ２７へ伝達するインバータ回路Ｇ２２を含む。
【０１１３】
選択信号φ１−φｎの１つがＨレベルに設定されると、単位遅延時間τＤ単位で遅延時間が設定される。デフォルト状態時においては、この可変遅延回路２２の遅延時間は０であるため、マルチプレクサ２７が選択信号φｄｅｆに従ってクロック信号ＣＬＫＭを選択する。
【０１１４】
今、図１５（Ｂ）において選択信号φｉがＬレベルのときには、ＡＮＤ回路Ｇ２０の出力信号がＬレベルとなる。初段の単位遅延素子ＤＬ１は、接地電圧をＮＯＲ回路Ｇ２１が受けており、非選択時においては、ＮＯＲ回路Ｇ２１の出力信号がＨレベルとなり、応じてインバータ回路Ｇ２２からはＬレベルの信号が出力される。したがって、選択信号φｉがＨレベルのとき、選択信号φ１−φ（ｉ−１）に対応する単位遅延素子ＤＬ１−ＤＬ（ｉ−１）は、すべてＬレベルの信号を出力する。単位遅延素子ＤＬｉにおいて選択信号φｉがＨレベルとなると、ＡＮＤ回路Ｇ２０が、クロック信号ＣＬＫＭを通過させる。ＮＯＲ回路Ｇ２１は、前段の単位遅延素子ＤＬ（ｉ−１）からＬレベルの信号を受けており、したがって、ＮＯＲ回路Ｇ２１がインバータとして動作する。したがって、ＮＯＲ回路Ｇ２１およびＧ２２により、単位遅延時間τＤだけ遅延したクロック信号ＣＬＫＭが次段の単位遅延素子へ与えられる。次段以降の単位遅延素子ＤＬ（ｉ＋１）−ＤＬｎは、ＡＮＤ回路Ｇ２０の出力信号がＬレベルであり、ＮＯＲ回路Ｇ２１がインバータ回路として動作し、この単位遅延素子ＤＬｉから出力されるクロック信号をそれぞれ単位遅延時間τＤだけ遅延して出力する。したがって、選択信号φｉが選択状態に設定された場合、この可変遅延回路２２における遅延時間τは、（ｎ−ｉ＋１）・τＤで与えられる。
【０１１５】
選択信号φ１−φｎおよびφｄｅｆは、モードレジスタに設定されたデータに従って生成される。可変遅延回路２２の遅延段として、先の図５（Ａ）および（Ｂ）に示す遅延線の構成を利用することもできる。
【０１１６】
マルチプレクサ２１および２７は、それぞれモード指定信号φｍｄおよびデフォルト選択信号φｄｅｆに従って選択動作を行なえる回路であればよく、ＣＭＯＳトランスミッションゲートでたとえば構成される。また、マルチプレクサ２１および２７は、それぞれトライステートインバータバッファで構成されてもよい。この場合、マルチプレクサのゲート遅延が、トライステートインバータバッファにより与えられるため、第２のテストクロック信号ＴＳＴ＿ＣＬＫ２に対し、同様の遅延時間を有するインバータ回路２段をバッファ回路として設けることにより、デフォルト状態時において、正確に第１および第２のテストクロック信号ＴＳＴ＿ＣＬＫ１およびＴＳＴ＿ＣＬＫ２の位相を一致させることができる。
【０１１７】
図１６は、図１３に示す可変遅延回路２２の変更例を示す図である。図１６において、可変遅延回路２２は、複数のカスケード接続される単位遅延素子ＤＹ０−ＤＹｐと、単位遅延素子ＤＹ０−ＤＹｐの出力部にそれぞれ対応して設けられ、選択信号ＳＥ１−ＳＥｐに応答して導通し対応の単位遅延素子の出力信号を選択する選択ゲートＴＳ１−ＴＳ（ｐ＋１）と、選択信号ＳＥ０に従ってクロック信号ＣＬＫＭを選択する選択ゲートＴＳ０を含む。選択ゲートＴＳ０−ＴＳ（ｐ＋１）のそれぞれの出力ノードは、第１のテストクロック信号ＴＳＴ＿ＣＬＫ１を出力するクロック信号線に共通に結合される。選択信号ＳＥ０−ＳＥｐは、モードレジスタに格納された遅延時間データに従って生成される（たとえばデコーダを介してまたはデータそのものにより）。選択信号ＳＥ０−ＳＥｐの１つが活性状態へ駆動され、対応の選択ゲートが導通状態となる。
【０１１８】
この図１６に示す可変遅延回路２２の構成の場合、単位時間は０からτＤ・（ｐ＋１）の範囲で単位遅延時間τＤのステップで変更することができる。単位遅延素子ＤＹ０−ＤＹｐの各々は、たとえば遇数段（２段）のカスケード接続される遅延インバータバッファおよび遅延用の容量素子で構成される。この図１６に示す可変遅延回路の構成の場合、単位遅延素子ＤＹ０−ＤＹｐは、テスト動作時クロック信号ＣＬＫＭに従って充放電動作を行なう。しかしながら、ゲート規模を低減することができる。
【０１１９】
なお、選択ゲートＴＳ０−ＴＳ（ｐ＋１）は、ＣＭＯＳトランスミッションゲートで構成されてもよく、またトライステートインバータバッファで構成されてもよい。
【０１２０】
以上のように、この発明の実施の形態３に従えば、基本テストクロック信号およびその反転信号を利用して遅延線を構成しているため、遅延線に要求される遅延時間は、テストクロック信号の半サイクルでよく、遅延素子の段数を低減することができ、回路規模が低減される。
【０１２１】
［他の適用例］
本発明における混載メモリは、ＤＲＡＭに限定されず、クロック信号に同期して動作するバーストＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）またはフラッシュメモリなどの他のメモリであってもよい。ロジックと同一半導体基板上に集積化されるクロック同期型メモリをテストするための回路に対し本発明は適用可能である。
【０１２２】
また、上述の実施の形態においては、読出データを選択する回路は、読出データ選択信号ＲＤ＿Ｓに従って選択動作を行なっている。この読出データを選択する回路の入力段および出力段にそれぞれラッチ回路が設けられている場合でも、このメモリ回路から読出されたデータＲＤを取込むためのラッチ回路をＤＲＡＭコアと同一のテストクロック信号で動作させることにより、第１および第２のテストクロック信号の位相差にかかわらずＤＲＡＭコアから読出されたデータを取込むことができ、正確に、セットアップ時間およびホールド時間を測定することができる。
【０１２３】
また、上述の実施の形態においては、ＤＲＡＭコアは、テストクロック信号の一方のエッジに同期して動作している。しかしながら、このテストクロック信号の立上がりエッジおよび立下がりエッジ両者に同期してデータの書込および読出を実行するメモリＤＤＲ（ダブル・データ・レート）モードのＳＤＲＡＭであっても本発明は適用可能である。
【０１２４】
また、読出データ選択信号ＲＤ＿Ｓは、コラムアドレス信号の上位５ビットをデコードして生成されるが、ＣＡシフタがこの５ビットをシフトし、ＣＡシフタ出力部でデコードしてデータ読出選択信号ＲＤ＿Ｓが生成されてもよい。ＣＡシフタは、与えられたクロック信号に同期して、コラムレイテンシ期間シフト動作を行なうシフト回路であれば任意の構成が適用可能である。
【０１２５】
【発明の効果】
以上のように、この発明に従えば、１つのテストクロック信号から２つのテストクロック信号を生成しており、混載メモリの入力信号のセットアップ時間およびホールド時間を正確に測定することができる。
【０１２６】
すなわち、請求項１に係る発明に従えば、基本テストクロック信号から第１および第２のテストクロック信号を生成し、これら第１および第２のテストクロック信号の一方のテストクロック信号に同期してメモリ回路を動作させ、他方のテストクロック信号に従ってこのメモリ回路へ信号／データを与えるとともに、一方のテストクロック信号に従ってメモリ回路から読出されたデータを転送するように構成しており、１系統のテストクロック信号を用いてメモリ回路に対する入力信号のセットアップ時間およびホールド時間を正確に測定することができる。
【０１２７】
請求項２に係る発明に従えば、請求項１の装置においてクロック発生回路を固定された遅延時間を有する遅延段と可変遅延時間を有する遅延線とで構成して、これらの第１および第２のテストクロック信号を生成するように構成しており、容易に、位相差が制御された２相のテストクロック信号を生成することができ、ホールド期間およびセットアップ期間を容易に簡易な回路構成で変更することができる。
【０１２８】
請求項３に係る発明に従えば、請求項２の装置において、遅延線の可変遅延時間のデフォルト値を遅延段の固定遅延時間に設定しており、このデフォルト値を中心として、遅延線の遅延時間を変更することによりセットアップ期間およびホールド期間を対称的に変化させることができる。
【０１２９】
請求項４に係る発明に従えば、請求項２の装置において、可変遅延時間を有する遅延線を縦続接続される遅延素子で構成し、縦続接続される遅延素子のクロック信号伝搬段数をモードレジスタに格納されたデータに従って変更するように構成しており、容易に遅延線の遅延時間を外部から変更することができる。
【０１３０】
請求項５に係る発明に従えば、請求項１のクロック回路を、基本テストクロック信号とこの基本テストクロック信号の反転信号の一方を可変遅延時間を有する遅延回路で遅延して第１のテストクロック信号を生成し、基本テストクロック信号から第２のテストクロック信号を生成しているため、デフォルト値を中心として、可変遅延時間を有する遅延線の遅延時間を変更する必要がなく、遅延線に要する遅延時間を低減でき応じて遅延素子の数を低減でき、回路占有面積を低減することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図２】  図１に示すラッチ／コマンドデコーダの構成を概略的に示す図である。
【図３】  この発明の実施の形態１におけるテストクロック信号の位相関係を概略的に示す図である。
【図４】  図１に示す２５６：８選択回路の動作を示すタイミングチャート図である。
【図５】  （Ａ）は、図１に示す遅延線の構成を概略的に示し、（Ｂ）は、図５（Ａ）に示す単位遅延素子の構成を示す図である。
【図６】  この発明の実施の形態１におけるテストクロック信号の位相関係とセットアップ／ホールド時間との対応を示す図である。
【図７】  この発明の実施の形態２に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図８】  図７に示すラッチ／コマンドデコーダの構成を概略的に示す図である。
【図９】  図８に示す出力段ラッチ回路の構成の一例を示す図である。
【図１０】  図７に示すＤＲＡＭコアの信号入力回路の構成の一例を示す図である。
【図１１】  この発明の実施の形態２におけるテストクロック信号の位相関係を概略的に示す図である。
【図１２】  この発明の実施の形態２におけるテストクロック信号の位相差とセットアップ／ホールド時間との対応を概略的に示す図である。
【図１３】  この発明の実施の形態３に従うテストインターフェイス回路の要部の構成を概略的に示す図である。
【図１４】  図１３に示す回路の動作を示す信号波形図である。
【図１５】  （Ａ）は、図１３に示す可変遅延回路の構成を示し、（Ｂ）は、図１５（Ａ）に示す単位遅延素子の構成の一例を示す図である。
【図１６】  図１３に示す可変遅延回路の構成の変更例を示す図である。
【図１７】  従来のＤＲＡＭ内蔵システムＬＳＩの全体の構成を概略的に示す図である。
【図１８】  図１７に示すテストインターフェイス回路の構成を概略的に示す図である。
【図１９】  図１８に示すテストインターフェイス回路の動作を示すタイミングチャート図である。
【図２０】  図１８に示すラッチ／コマンドデコーダの構成を概略的に示す図である。
【図２１】  図２０に示すラッチ／コマンドデコーダの動作を示すタイミングチャート図である。
【図２２】  ＤＲＡＭコアの信号入力回路の構成の一例を示す図である。
【図２３】  図２２に示す信号入力回路の動作を示すタイミングチャート図である。
【図２４】  セットアップ時間およびホールド時間を示す図である。
【図２５】  従来のテストインターフェイス回路におけるセットアップ時間およびホールド時間とテストクロック信号の位相差の関係を示す図である。
【図２６】  システムＬＳＩのテスト環境を概略的に示す図である。
【図２７】  図２６に示すテスト環境の問題を示す図である。
【符号の説明】
ＴＩＣ  テストインターフェイス回路、１  ラッチ／コマンドデコーダ、２  モードレジスタ、３  ＣＡシフタ、２５６：８  選択回路、５  セレクタ、６  ＯＲ回路、７  ＡＮＤ回路、１０  遅延線、１２  遅延段、ＭＣＲ  ＤＲＡＭコア、１ａ，１ｄ  ラッチ回路、１ｂ  コマンドデコーダ、ＤＬ０−ＤＬｍ，ＤＬｎ  単位遅延素子、Ｄ  単位遅延回路、ＳＷ  スイッチ回路、２０  インバータ回路、２１  マルチプレクサ、２２  可変遅延回路、２７  マルチプレクサ、ＤＹ０−ＤＹｐ  単位遅延素子、ＴＳ０−ＴＳ（ｐ＋１）  選択ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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