(57)【特許請求の範囲】
【請求項１】
ＣＰＵにより設定されたブレーク時間、メーク時間およびパルス数値に基づき、網制御ユニットへのリレー制御信号を生成するダイヤルパルス発生回路において、
前記ブレーク時間、メーク時間およびパルス数値をそれぞれ保持するブレーク時間レジスタ、メーク時間レジスタおよびパルス数値レジスタと、
入力クロックを計数するクロック計数部と、
ブレーク状態のときは前記ブレーク時間レジスタに設定されたブレーク時間と前記クロック計数部の計数値とを比較し、またメーク状態のとき前記メーク時間レジスタに設定されたメーク時間と前記クロック計数部の計数値とを比較し、一致する毎にパルスを出力するクロック比較部と、
前記クロック比較部から出力されるパルスに応じて前記ブレーク状態と前記メーク状態を交互に切り換えるメーク／ブレーク識別部と、
前記クロック比較部の出力パルス数を計数してその計数値を出力するパルス数カウンタと、
前記パルス数値レジスタに設定されたパルス数値と前記パルス数カウンタから出力される計数値とを比較するパルス数比較部と、
前記パルス数比較部の出力に応じて前記ＣＰＵへの割込み信号を発生する割込み信号発生部と、
前記クロック比較部および前記パルス数比較部の出力に応じて網制御ユニットにリレー制御信号を出力する出力制御部と、
を備えたことを特徴とするダイヤルパルス発生回路。
【請求項２】
請求項１に記載のダイヤルパルス発生回路をＤＴＭＦ送出用のプログラマブルタイマとして用いたことを特徴とする通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ソフトウェアによる厳密なダイヤルパルスのタイミング制御を必要としない回路構成を実現し、かつ各国さまざまな規格値への対応をソフトウェアにより可能としたダイヤルパルス発生回路、およびこれを備えた通信装置に関する。
【０００２】
【従来の技術】
従来、ファクシミリ装置等の通信装置では、たとえば網制御ユニット等の通信回路によって公衆電話回線との接続を行っている。このために、通信回路はダイヤルパルスを発生する必要がある。各国の公衆電話回線規格には、ダイヤルパルスの精度について厳格な規格が定められており、ファクシミリ装置でもこの規格を遵守する必要がある。
【０００３】
たとえば、ファクシミリ装置等の電話回線を使用する通信装置の設計・製造に際しては、ダイヤルパルスの精度を各国の公衆電話回線規格に適合させるために、通信装置が使用される国ごとにハードウェアの変更を行ったり、ＲＯＭに格納されるソフトウェア等の変更を行っている。
【０００４】
ハードウェアを各国の規格に適合させる場合には、開発・設計の段階で、各国の規格に対処しなければならないため製造効率が悪くなり、これが製造コストの上昇につながる。このため、従来では、ソフトウェアにより各国の規格に適合させることで、通信装置の低製造コスト化を実現してきた。
【０００５】
しかし、近年では、ファクシミリ装置等の通信装置は高機能・多機能化しており、ダイヤルパルスを生成する際に、厳密なタイミングの制御をソフトウェアで行うことが、必ずしも、効率のよい対処手段とは言えなくなっている。このため、通信装置の低価格化が実現しにくくなっている。
【０００６】
例えば、ダイヤルパルス，ＤＴＭＦ両方式対応機能を付加する等、通信装置の機能をソフトウェア的に拡張するような場合には、高速なＣＰＵの搭載が必要となる。また、割込み処理、例外処理が増加するために、搭載するメモリの容量を大きくしなくてはならない。このため、ソフトウェアによる厳密なダイヤルパルスのタイミング制御への対処が、逆に通信装置の製造コストをアップさせてしまう。
【０００７】
近年、半導体プロセスが急速な進歩を遂げ、ＩＣには高い集積密度が実現されるようになっており、従来より大規模のハードウェアが、さほどのコストアップなく製造できるようになっている。
【０００８】
本発明の目的は、ソフトウェアによる厳密なダイヤルパルスのタイミング制御を必要としない回路構成を実現し、かつ各国さまざまな規格値への対応をソフトウェアにより可能としたダイヤルパルス発生回路を提供することにある。
【０００９】
本発明の他の目的は、そのままＤＴＭＦ方式の通信にも使用することができるダイヤルパルス発生回路を提供することにある。
【００１０】
本発明のさらに他の目的は、上記ダイヤルパルス発生回路を搭載することで、製造コストが従来に比べて安価なファクシミリ装置等の通信装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明のダイヤルパルス発生回路は、ＣＰＵにより設定されたブレーク時間、メーク時間およびパルス数値に基づき、網制御ユニットへのリレー制御信号を生成するダイヤルパルス発生回路において、前記ブレーク時間、メーク時間およびパルス数値をそれぞれ保持するブレーク時間レジスタ、メーク時間レジスタおよびパルス数値レジスタと、入力クロックを計数するクロック計数部と、ブレーク状態のときは前記ブレーク時間レジスタに設定されたブレーク時間と前記クロック計数部の計数値とを比較し、またメーク状態のとき前記メーク時間レジスタに設定されたメーク時間と前記クロック計数部の計数値とを比較し、一致する毎にパルスを出力するクロック比較部と、前記クロック比較部から出力されるパルスに応じて前記ブレーク状態と前記メーク状態を交互に切り換えるメーク／ブレーク識別部と、前記クロック比較部の出力パルス数を計数してその計数値を出力するパルス数カウンタと、前記パルス数値レジスタに設定されたパルス数値と前記パルス数カウンタから出力される計数値とを比較するパルス数比較部と、前記パルス数比較部の出力に応じて前記ＣＰＵへの割込み信号を発生する割込み信号発生部と、前記クロック比較部および前記パルス数比較部の出力に応じて網制御ユニットにリレー制御信号を出力する出力制御部とを備えたことを特徴とする。
【００１２】
本発明のダイヤルパルス発生回路は、ファクシミリ装置、コンピュータに装着される通信カード等の通信装置に適用される。
【００１５】
【発明の実施の形態】
図１は、本発明のダイヤルパルス発生回路を備えたファクシミリ装置等の通信装置の説明図である。図１では、通信装置１００には説明の便宜上、ダイヤルパルス発生回路１と、プロセッサユニット２と、網制御ユニット３とが示されており、本発明の理解に必要でない構成要素の図示は省略してある。
【００１６】
ダイヤルパルス発生回路１は、クロック計数部１１と、クロック比較部１２と、パルス数比較部１３と、出力制御部１４と、割込み信号発生部１５とからなる。図１では、プロセッサユニット２が、ブレーク時間Ｂ＿Ｔと、メーク時間Ｍ＿Ｔと、パルス数値Ｐ＿Ｑとを出力できるように構成されている。なお、プロセッサユニット２のレジスタをブレーク時間レジスタ、メーク時間レジスタおよびパルス数値レジスタとして使用してもよいし、あるいは各レジスタをプロセッサユニット２の外部（たとえば、ダイヤルパルス発生回路１内）に設けてもよい。
【００１７】
クロック計数部１１は、入力したクロックＣＬＣＫを計数しており、計数値Ｃ＿Ｃをクロック比較部１２に出力する。
【００１８】
クロック比較部１２は、プロセッサユニット２により設定されたブレーク時間Ｂ＿Ｔまたはメーク時間Ｍ＿Ｔの何れか一方と、クロック計数部１１の計数値出力Ｃ＿Ｃとを比較している。
【００１９】
クロック比較部１２は、クロック計数部１１の計数値出力Ｃ＿Ｃが、ブレーク時間Ｂ＿Ｔに達したときは検出パルスＢ＿Ｃを出力し、メーク時間Ｍ＿Ｔに達したときは検出パルスＭ＿Ｃを出力する。
【００２０】
クロック比較部１２は、検出パルスＢ＿Ｃを出力するときは、クロック計数部１１の計数値をクリアし、クロック計数部１１から新たに出力される計数値出力Ｃ＿Ｃとメーク時間Ｍ＿Ｔとの比較を行う。また、検出パルスＭ＿Ｃを出力するときは、同様にクロック計数部１１の計数値をクリアし、クロック計数部１１から新たに出力される計数値出力Ｃ＿Ｃとブレーク時間Ｂ＿Ｔとの比較を行う。
【００２１】
すなわち、クロック比較部１２は、計数値出力Ｃ＿Ｃを、ブレーク時間Ｂ＿Ｔ，メーク時間Ｍ＿Ｔと交互に比較しており、比較結果（Ｂ＿Ｃ，Ｍ＿Ｃ）を１パルスとして順次出力している。また、クロック比較部１２は、検出パルスがブレーク時間Ｂ＿Ｔについての比較結果であるのか、メーク時間Ｍ＿Ｔについての比較結果なのかを特定するメーク／ブレーク状態信号ＭＢ＿Ｓを、出力制御部１４に出力している。
【００２２】
パルス数比較部１３は、クロック比較部１２の検出パルス（Ｂ＿ＣおよびＭ＿Ｃ）を入力して計数しており、これらのパルスの計数値がプロセッサユニット２により設定されたパルス数値Ｐ＿Ｑに達したときは、出力制御部１４および割込み信号発生部１５に、比較結果Ｐ＿Ｃを出力する。
【００２３】
割込み信号発生部１５は、パルス比較部１３から比較結果Ｐ＿Ｃを受け取ったときは、所定のタイミングで（たとえば、次のクロック比較部１２の出力で）、割込み制御信号ＩＲＰＴを発生し、ストップ信号があるまでその出力を維持する。
【００２４】
出力制御部１４は、クロック比較部１２からのメーク／ブレーク状態信号ＭＢ＿Ｓが、ブレーク状態を意味しているときにはブレーク信号を出力し、メーク状態を意味しているときにはメーク信号を出力する。また、パルス比較部１３から比較結果Ｐ＿Ｃを受け取ったときは、所定のタイミングで（たとえば、次のクロック比較部１２の出力で）、出力データ設定値Ｏ＿Ｄを出力する。
【００２５】
上記の動作は、シーケンス制御部１６により制御されており、各部の動作の変更も可能ととなっている。後述するように、ダイヤルパルス発生回路１を用いて、ＤＴＭＦ方式の通信を行うこともできる。すなわち、プロセッサユニット２は、ＤＴＭＦ送出時間を、ブレーク時間Ｂ＿Ｔ、メーク時間Ｍ＿Ｔ、パルス数値Ｐ＿Ｑに換算して、ブレーク時間、メーク時間、パルス数値として設定し、出力制御部１４の動作を制限する。
【００２６】
この場合には、モデム等のＤＴＭＦ送出手段３′（図１では破線で示す）が、網制御ユニット３に代えて設けられる。出力制御部１４は、パルス数比較部１３から比較結果Ｐ＿Ｃを受け取ったときであっても、出力を更新することはない。
【００２７】
図２は、本発明のダイヤルパルス発生回路のより具体的な回路ブロック図である。
図２では、ダイヤルパルス発生回路４と、ＣＰＵ５が示されている。
図２では、ＣＰＵ５には、ブレーク時間Ｂ＿Ｔが設定されるブレーク時間レジスタ５１と、メーク時間Ｍ＿Ｔが設定されるメーク時間レジスタ５２と、パルス数値Ｐ＿Ｑが設定されるパルス数値レジスタ５３と、スタート／ストップ信号出力部５４と、出力データＯ＿Ｄが設定される出力データレジスタ５５と、モード設定信号出力部５６とを有している。なお、ブレーク時間レジスタ５１、メーク時間レジスタ５２、パルス数値レジスタ５３、スタート／ストップ信号出力部５４、出力データレジスタ５５、モード設定信号出力部５６は、ＣＰＵ５の外部のレジスタ（たとえば、ダイヤルパルス発生回路４内）に設けるようにもできる。
【００２８】
ダイヤルパルス発生回路４は、クロックカウンタ４１と、メーク／ブレーク時間切換器４２１と、クロックコンパレータ４２２と、メーク／ブレーク識別部４２３と、パルス数カウンタ４３１と、パルス数コンパレータ４３２と、出力制御部４４と、割込み信号発生部４５とからなる。
【００２９】
図２のダイヤルパルス発生回路４は、基本的に図１に示したダイヤルパルス発生回路１と同様の動作を行う。以下、図３のタイミングチャートを参照しつつ、ダイヤルパルス発生回路４の構成および動作を説明する。
【００３０】
（Ａ−１）ＣＰＵ５は、ブレーク時間レジスタ５１、メーク時間レジスタ５２、パルス数値レジスタ５３に、ブレーク時間Ｂ＿Ｔ、メーク時間Ｍ＿Ｔ、パルス数値Ｐ＿Ｑを設定し、スタートコマンドを発行する（具体的には、スタート／ストップ信号出力部５４の出力ＳＴＲＴ＿ＳＴＰをＨレベルにする）。
（Ａ−２）前記のスタートコマンドの発行により、メーク／ブレーク識別部４２３は、ブレーク状態に初期化され、スイッチ４２１がブレーク時間レジスタ５１側に閉じられる。
【００３１】
（Ａ−３）出力制御部４４は、リレー制御信号Ｒ＿ＣＮＴＲＬとして、ブレーク信号を出力する。
（Ａ−４）ＣＰＵ５がスタート信号を発行することによりクロックカウンタ４１にカウントイネーブル信号ＣＯＵＮＴ＿Ｅがアサートされ、クロックカウンタ４１は、クロックＣＬＣＫの入力に応じてカウントアップを開始する。
【００３２】
（Ａ−５）クロックコンパレータ４２２は、メーク／ブレーク信号ＭＢ＿Ｓが、ブレーク状態の場合には、クロックカウンタ４１の出力Ｃ＿Ｃと、ブレーク時間設定値Ｂ＿Ｔとを比較し、メーク／ブレーク信号ＭＢ＿Ｓが、メーク状態の場合には、クロックカウンタ４１の出力Ｃ＿Ｃと、メーク時間設定値Ｍ＿Ｔとを比較する。
（Ａ−６）クロックコンパレータ４２２は、比較結果が一致した場合（Ｃ＿ＣがＢ＿ＴまたはＭ＿Ｔに達したとき）ときに、１クロックサイクルのパルス（図３では、ＢＭ＿Ｐ）を出力する。
【００３３】
（Ａ−７）メーク／ブレーク識別部４２３は、クロックコンパレータ４２２からパルスを受け取るごとに、その出力ＭＢ＿Ｓをメーク状態／ブレーク状態に切り換える。これにより、スイッチ４２１がメーク時間レジスタ５２側とブレーク時間レジスタ５１側とに交互に閉じられる。
（Ａ−８）クロックカウンタ４１は、クロックコンパレータ４２２の一致出力でクリア（ＣＬＥＡＲ）され、ゼロから計数を再開し、（Ａ−５）〜（Ａ−６）が繰り返される。
【００３４】
（Ａ−９）パルス数カウンタ４３１は、クロックコンパレータ４２２の出力を計数し、その計数値ＰＱ＿Ｃを出力する。
（Ａ−１０）パルス数コンパレータ４３２は、パルス数値レジスタ５３に設定されているパルス数設定値Ｐ＿Ｑと、パルス数カウンタ４３１の計数値ＰＱ＿Ｃを比較し、比較結果Ｐ＿Ｃを出力する。
【００３５】
（Ａ−１１）割込み信号発生部４５は、パルス数コンパレータ４３２の比較結果Ｐ＿Ｃが一致した場合（Ｐ＿ＣがＨレベルになったとき）に、所定のタイミングで（たとえば、次のクロックコンパレータ４２２の出力で）割込み信号ＩＲＰＴを発生し、そのストップコマンドの発行（具体的には、スタート／ストップ信号出力部５４の出力状態ＳＴＲＴ＿ＳＴＰが立ち下がる）まで、その出力を保持する。
（Ａ−１２）出力制御部４４は、パルス数コンパレータ４３２の比較結果Ｐ＿Ｃが一致した場合（Ｐ＿ＣがＨレベルになったとき）に、所定のタイミングで（たとえば、次のクロックコンパレータ４２２の出力で）リレー制御信号Ｒ＿ＣＮＴＲＬとして、出力データレジスタ５５に設定されている出力データ設定値Ｏ＿Ｄを出力する。
【００３６】
以下、図２に示したダイヤルパルス発生回路４を、ＤＴＭＦ方式のプログラマブル・タイマとして使用する場合を説明する。
【００３７】
（Ｂ−１）まず、ＣＰＵ５は、ＤＴＭＦ送出時間を、ブレーク時間Ｂ＿Ｔ、メーク時間Ｍ＿Ｔ、パルス数値Ｐ＿Ｑに換算して、ブレーク時間レジスタ５１、メーク時間レジスタ５２、パルス数値レジスタ５３に設定し、モード設定信号出力部５６にて出力制御部４４の動作を制限する。
（Ｂ−２）別途設けられたモデム等のＤＴＭＦ送出手段（図示せず）にて、ＤＴＭＦの送出を開始し、スタートコマンドを発行する（具体的には、スタート／ストップ信号出力部５４の出力ＳＴＲＴ＿ＳＴＰをＨレベルにする）。
【００３８】
（Ｂ−３）スタートコマンドの発行により、メーク／ブレーク識別部４２３は、ブレーク状態に初期化され、スイッチ４２１がブレーク時間レジスタ５１側に閉じられる。
（Ｂ−４）スタートコマンドが発行されても、モード設定された出力制御部は、出力を更新しない。
【００３９】
（Ｂ−５）スタートコマンドの発行により、クロックカウンタ４１のカウントイネーブル信号ＣＯＵＮＴ＿Ｅがアサートされ、クロックカウンタ４１は、クロックＣＬＣＫの入力に応じてカウントアップを開始する。
（Ｂ−６）クロックコンパレータ４２２は、メーク／ブレーク信号ＭＢ＿Ｓが、ブレーク状態の場合には、クロックカウンタ４１の出力Ｃ＿Ｃと、ブレーク時間設定値Ｂ＿Ｔとを比較し、メーク／ブレーク信号ＭＢ＿Ｓが、メーク状態の場合には、クロックカウンタ４１の出力Ｃ＿Ｃと、メーク時間設定値Ｍ＿Ｔとを比較する。
【００４０】
（Ｂ−７）クロックコンパレータ４２２は、比較結果が一致した場合（Ｃ＿ＣがＢ＿ＴまたはＭ＿Ｔに達したとき）ときに、１クロックサイクルのパルス（図３では、ＢＭ＿Ｐ）を出力する。
（Ｂ−８）メーク／ブレーク識別部４２３は、クロックコンパレータ４２２からパルスを受け取るごとに、その出力ＭＢ＿Ｓをメーク状態／ブレーク状態に切り換える。これにより、スイッチ４２１がメーク時間レジスタ５２側／メーク時間レジスタ５１側に閉じられる。
【００４１】
（Ｂ−９）クロックカウンタ４１は、クロックコンパレータ４２２の一致出力でクリア（ＣＬＥＡＲ）され、ゼロから計数を再開し、（Ｂ−６）〜（Ｂ−７）が繰り返される。
（Ｂ−１０）パルス数カウンタ４３１は、クロックコンパレータ４２２の出力を計数し、その計数値ＰＱ＿Ｃを出力する。
【００４２】
（Ｂ−１１）パルス数コンパレータ４３２は、パルス数値レジスタ５３に設定されているパルス数設定値Ｐ＿Ｑと、パルス数カウンタ４３１の計数値ＰＱ＿Ｃを比較し、比較結果Ｐ＿Ｃを出力する。
（Ｂ−１２）割込み信号発生部４５は、パルス数コンパレータ４３２の比較結果が一致した場合（Ｐ＿ＣがＨレベルになったとき）には、所定のタイミングで（たとえば、次のクロックコンパレータ４２２の出力で）割込み信号を発生し、そのストップコマンドの発行（具体的には、スタート／ストップ信号出力部５４の出力状態ＳＴＲＴ＿ＳＴＰがＬレベルとなる）まで、その出力を保持する。
【００４３】
（Ｂ−１３）モード設定された出力制御部４４は、出力結果が一致した場合、ダイヤルパルス発信の場合とは異なり出力を変更しない。
（Ｂ−１４）ＣＰＵ５は、割込み信号により、割込み処理に入り、ＤＴＭＦ信号の送出を停止する。
【００４４】
（Ｂ−１５）以下、（Ｂ−１）〜（Ｂ−１４）を送出桁数分繰り返す。
以上のように、図２のダイヤルパルス発生回路１は、ＤＴＭＦ送信におけるプログラマブルタイマーとして使用することができる。
【００４５】
【発明の効果】
本発明のダイヤルパルス発生回路では、ＣＰＵは、ブレーク時間、メーク時間およびパルス数の設定を行ってスタートコマンドを発行した後、電話番号１桁分に相当するダイヤルパルスの発生中は割込みから抜けることができるので、処理負荷が軽減される。また、電話番号１桁分に相当するダイヤルパルスの発生終了は、割込み信号がＣＰＵに出力されるので、前記ダイヤルパルスの発生終了を監視する必要がない。
【００４６】
さらに、各国の公衆電話回線規格には、設定されるメーク時間／ブレーク時間によって対応できるので、本発明のダイヤルパルス発生回路が搭載された機器・装置等が複数国で使用される場合であっても、どの地域においても同一の構成のダイヤルパルス発生回路を使用することができる。したがって、必要以上に高性能のプロセッサユニット（ＣＰＵ）等を使用する必要がなくなり、通信装置の低コスト化を図ることができる。
【００４７】
さらに、本発明のダイヤルパルス発生回路を、ＤＴＭＦ送出用のプログラマブルタイマとして使用することで、ファクシミリ装置等の通信装置を構成する回路の冗長度を低減することができ、通信装置の低コスト化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す図であり、ダイヤルパルス発生回路を備えたファクシミリ装置等の通信装置の説明図である。
【図２】本発明のダイヤルパルス発生回路の、より具体的な回路ブロック図である。
【図３】図２のダイヤルパルス発生回路のタイミングチャートである。
【符号の説明】
１  ダイヤルパルス発生回路
２  プロセッサユニット
３  網制御ユニット
４  ダイヤルパルス発生回路
５  ＣＰＵ
１１  クロック計数部
１２  クロック比較部
１３  パルス数比較部
１４  出力制御部
１５  割込み信号発生部
１６  シーケンス制御部
４１  クロックカウンタ
４４  出力制御部
４５  割込み信号発生部
５１  ブレーク時間レジスタ
５２  メーク時間レジスタ
５３  パルス数値レジスタ
５４  スタート／ストップ信号出力部
５５  出力データレジスタ
５６  モード設定信号出力部
５１  ブレーク時間レジスタ
１００  通信装置
４２１  メーク／ブレーク時間切換器
４２２  クロックコンパレータ
４２３  メーク／ブレーク識別部
４３１  パルス数カウンタ
４３２  パルス数コンパレータ
【図１】
0004248169.tif 000002
【図２】
0004248169.tif 000003
【図３】
0004248169.tif 000004