(57)【特許請求の範囲】
【請求項１】
半導体基板上に設けられたトリミングを行なうパッド端子と、
該パッド端子に一方の端を結合する切断可能なフューズ抵抗と、
該フューズ抵抗の他方の端と接地線を結合する分割抵抗と、
該パット端子に一方の端を結合する保護抵抗と、
該保護抵抗の他方の端にドレインが結合し、ソースは接地され、かつ、ゲート電極は該フューズ抵抗と該分割抵抗の結合部に結合している保護用ＮＭＯＳトランジスタと、
該保護抵抗の該他方の端にゲート電極が結合した入力回路と、
該保護抵抗の該他方の端に結合して該入力回路のレベルを決めるための電源線に吊られたプルアップトランジスタと、
からなることを特徴としたフューズトリミング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、LCDコントローラICのように、発振回路等の合わせ込みを必要とするICのフューズトリミング回路に関するものである。
【０００２】
【従来の技術】
第２図に従来技術のフューズトリミング回路を示す。入力回路７のゲート電極のレベルを決めるために、フューズ抵抗２とプルアップトランジスタ８を基本的な構成要素として、静電破壊からインバータを守るための保護抵抗３と保護用ＮＭＯＳトランジスタから構成されていた。この時に保護用ＮＭＯＳトランジスタ４のゲート電極は接地線５に繋がれていた。
【０００３】
フューズトリミング回路に於いては、トリミングしたいパッド端子に電圧を印加することにより多結晶シリコンなどからなるフューズ抵抗に電流が流れ
抵抗＊電流＊電流
で表されるパワーに比例して発生する熱によりフューズ抵抗を溶断しトリミングしていた。
【０００４】
【発明が解決しようとする問題点】
ICの微細化が進むにつれてゲート酸化膜が薄くなり、ゲート酸化膜の耐圧は下がって来ている。例えば１００オングストロームの酸化膜の場合には１０Ｖで１０ＭＶ／ｃｍもの電界が掛かっている。熱酸化膜の真性破壊電界は約１１ＭＶ／ｃｍくらいであるので、１１Ｖもかかると素子の破壊をきたす。また真性破壊電界まで達しなくても高い電界がかかる程トンネル電流が流れる為にゲート酸化膜へのダメージが増し信頼性上問題であった。また静電気が印加された時に電流を流すための保護素子であるＮＭＯＳトランジスタ４のドレイン耐圧はゲート酸化膜の薄膜化につれて下がるが、その下がり方は緩やかであるので、ＮＭＯＳトランジスタ４が静電気を逃がす前にインバータ７のゲート酸化膜に高い電界がかかり破壊してしまっていた。
【０００５】
保護素子であるＮＭＯＳトランジスタが電流を流す過程には、ドレインのアバランシェ降伏とソース、基板、ドレイン間のバイポーラ動作がある。ＮＭＯＳトランジスタのゲート電極を接地した場合には、初めにドレインのアバランシェ降伏、次にアバランシェ降伏にて発生する基板電流をトリガーにしてソース、基板、ドレイン間のバイポーラ動作が起こり大電流を流す。バイポーラ動作時にはＮＭＯＳトランジスタのドレインには低い電圧しかかからないが、バイポーラ動作に入る前のドレインのアバランシェ降伏は通常１２―１７Ｖである為、その電圧が入力回路のゲート酸化膜にかかってしまっていた。
【０００６】
【課題を解決するための手段】
本発明においてもパワーに比例して発生する熱によりフューズ抵抗を溶断するが、保護素子であるＮＭＯＳトランジスタのゲート電極の電位を接地するのではなく、フューズ抵抗と電圧分割するための抵抗を直列に配置し、ＮＭＯＳトランジスタのゲート電極の電位がドレインと接地線の中間電位となるようにした。
【０００７】
そこで、パッド端子にかかる電圧を電圧分割したものがＮＭＯＳトランジスタのゲート電圧として供給されるために、チャネルホットキャリアにより基板電流が増えアバランシェ降伏に入らなくてもソース、基板、ドレイン間のバイポーラ動作に入り大電流が流れるようにした。これによりドレインに高い電圧がかからなくなり、しいては入力回路７のゲート酸化膜にも高い電界がかからない。またフューズ抵抗の溶断後にはＮＭＯＳトランジスタのゲート電圧は接地線に固定されるので、このＮＭＯＳトランジスタはノーマリオフの状態になる。
【０００８】
【発明の実施の形態】
（実施例１）
第１図に本発明の実施例を示す。実施例ではＰ型基板上に設けられたフューズトリミング回路を示している。トリミング用のパッド端子１と多結晶シリコンからなるフューズ抵抗２と保護抵抗３と電流を流すための保護素子として働くＮＭＯＳトランジスタ４とＮＭＯＳトランジスタのゲート電極にパッド端子１の電位と接地線５の中間電位がかかるようにする分割抵抗６と入力回路７のレベルを決めるためのプルアップトランジスタ８からなる。以下に各要素について述べる。
【０００９】
ここでは入力回路７がインバータである場合について述べる。
多結晶シリコンからなるフューズ抵抗２のトータルの抵抗値は１００Ωくらいであるが、第４図（ａ）のように電流が集中し発熱しやすいようにくびれた形状が好ましい。
ＮＭＯＳトランジスタをバイポーラ動作に入れるためのトリガーになる基板電流はドレイン構造によっても異なるが、ゲート電圧がドレイン電圧の１／２〜１／４くらいの時に最も大きくなるので、多結晶シリコンからなる分割抵抗６は１００Ω以下が良い。この時分割抵抗６は第４図（ｂ）のように電流が集中するような形状は避ける。ここでは分割抵抗６よりもフューズ抵抗２の方が電流集中し易く、溶断し易くなっていれば良い。
【００１０】
本実施例では分割抵抗６、フューズ抵抗２の材質は多結晶シリコンについて説明したが、ＷＳｉ等のシリサイド膜と多結晶シリコン膜の積層膜でも良いし、金属膜でも構わない。
保護抵抗３は１ｋΩ程度で良い。保護素子として働くＮＭＯＳトランジスタ４はトランジスタの幅が400um程度、チャネル長は1.0umくらいが目安となるが、これらのサイズはトランジスタがバイポーラ動作した状態で200mAくらいの電流を駆動できる能力があり、破壊に至らなければ良い。
【００１１】
次にトリミング（フューズ抵抗を切断）するときの動作について説明する。
パッド端子１に電圧を印加するとフューズ抵抗２と分割抵抗６を介して接地線に電流が流れる。通常は50〜100msecの電圧パルスが印加される。ＮＭＯＳトランジスタ４はゲート電極の電位がパッド端子の電圧と接地線５の電圧の抵抗分割比で決まる中間電位になり、チャネルホットキャリアによる基板電流を発生しバイポーラ動作に入る。このバイポーラ動作への入る過程を第３図に示す。第３図中のＡ点がスナップバック電圧に入る電圧、Ｂ点がバイポーラ動作に入った後の電圧を示している。第３図のカーブ▲１▼、▲２▼、▲３▼はフューズ抵抗２と分割抵抗６の抵抗比を変えた場合 を表している。▲１▼は分割抵抗６が無い場合でＮＭＯＳトランジスタでは１４―１７Ｖとなる。分割抵抗６の値を大きくすると▲２▼から▲３▼の方向へカーブが移動し、Ａ点のスナップバック電圧が小さくなる。この時Ｂ点の電圧は殆ど変わらない。
【００１２】
フューズ抵抗２の切断後にはＮＭＯＳトランジスタのゲート電極は接地線に固定されるが、ＮＭＯＳトランジスタは既にバイポーラ動作に入っているのでバイポーラ動作はパッド端子７に印加されるパルスが終わるまで続く。入力回路７のゲート酸化膜には保護用ＮＭＯＳトランジスタがバイポーラ動作に入る前に、最も高い電圧がかかるが、Ａ点のスナップバック電圧以下であり、バイポーラ動作に入っているときにはほぼＢ点の電圧に固定される。このＡ点のスナップバック電圧はフューズ抵抗２と分割抵抗６の抵抗比によって制御できるので、入力回路７のゲート酸化膜の厚みに応じてゲート酸化膜に影響を与えないような電圧となるようにＡ点を選べばよい。フューズ抵抗２が切断された後はプルアップトランジスタ８によって入力回路７のゲートのレベルが決まり、電源線９の電位、つまりＨｉｇｈに固定される。
【００１３】
次にフューズ抵抗２を切断しない場合について述べる。保護抵抗３とフューズ抵抗２と分割抵抗６の和とプルアップトランジスタ８の駆動能力の引っ張り合いにより入力回路７のゲートのレベルが決まるが、入力回路７のゲートのレベルはＬｏｗに固定されるようにプルアップトランジスタ８のサイズ、及び保護抵抗３とフューズ抵抗２と分割抵抗６の和が決められなければならない。またフューズ抵抗２を切断しない場合には保護用ＮＭＯＳトランジスタ４のゲート電極には電源線９の電圧をプルアップトランジスタ８のオン抵抗、保護抵抗３、フューズ抵抗２、分割抵抗６の比で分割して電圧がかかるが、分割抵抗６は小さいので保護用ＮＭＯＳトランジスタ４のリーク電流は非常に小さい。イオン注入により保護用ＮＭＯＳトランジスタ４のしきい値が上がるようにすれば、よりリーク電流を小さくできる。
（実施例２）
第５図に本発明の別の実施例を示す。実施例１に対して、プルアップトランジスタ８の代わりに入力回路の出力を固定するためのトランジスタ１２と入力回路の出力の初期値を決めるためのトランジスタ１３が付加された構成となっている。
【００１４】
実施例１ではフューズ２を切断しない場合にはプルアップトランジスタ８はノーマリオンになっているために、フューズ抵抗２、分割抵抗６を介して電源線９と接地線５の間に電流が流れるが、本実施例ではフューズ２を切断しない場合に入力回路７であるインバータの入力がＬｏｗに固定される為に入力回路の出力を固定するためのトランジスタ１３はオフとなり電源線９と接地線５の間に電流が流れず消費電流を増加させずに済む。またこの時保護用ＮＭＯＳトランジスタ４のゲートも接地線と同電位となるために、保護用ＮＭＯＳトランジスタ４のリーク電流の心配も無い。
【００１５】
【発明の効果】
本発明によれば、ICの微細化によりゲート酸化膜が薄くなっても、ゲート酸化膜に高い電界がかからないフューズトリミング回路を構成できる。本発明ではＰ型半導体基板上のフューズトリミング回路について述べたが、無論Ｎ型基板であっても構わない。
【図面の簡単な説明】
【図１】本発明の実施例を示した回路図である。
【図２】従来技術の回路図。
【図３】フューズトリミング時にＮＭＯＳトランジスタに流れる電流−電圧のフューズ抵抗と分割抵抗の抵抗比依存を示すための図である。
【図４】フューズ抵抗と分割抵抗の平面図を示している。
【図５】本発明の別の実施例を示した回路図である。
【符号の説明】
１  パッド端子
２  フューズ抵抗
３  保護抵抗
４  保護用ＮＭＯＳトランジスタ
５  接地線
６  分割抵抗
７  入力回路
８  プルアップトランジスタ
９  電源線
１０  多結晶シリコン
１１  コンタクト
１２  入力回路の出力を固定するためのトランジスタ
１３  入力回路の出力の初期値を決めるトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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