(57)【特許請求の範囲】
【請求項１】
複数のデバイスユニットと当該デバイスユニットを接続可能に構成されたデータバスと該デバイスユニットにタイミング信号バスを介してタイミング信号を供給可能なタイミング信号供給源と該デバイスユニットと該データバスとの間における信号の接続／切断状態を切替可能に構成されたバススイッチと当該バススイッチの接続／切断動作を制御可能なバススイッチ制御部とをそなえたバスシステムの設計方法であって、
該タイミング信号の周期と、該デバイスユニットにおける信号伝搬遅延と、該タイミング信号バスおよび該データバスにおける信号伝搬遅延と、該データバスに接続された他のデバイスユニットもしくは他のデバイスにおけるセットアップタイムとに基づいて、該データバスに前記デバイスユニットを活性接続することによって生じるノイズが、該データバスに接続された当該デバイスユニット以外のデバイスユニットもしくは該データバスに接続されたデバイスへ伝搬するタイミングを算出するノイズ伝搬計算ステップと、
該ノイズ伝搬計算ステップにおいて算出した該タイミングに基づいて、該デバイスユニットと該タイミング信号バスとが接続されてから該デバイスユニットと該データバスとを該バススイッチが接続させるまでの遅延時間を算出することにより、該デバイスユニットと該データバスとの接続タイミングを算出する接続タイミング算出ステップとをそなえ、 該ノイズ伝搬計算ステップにおいて、該タイミング信号の周期Ｔと、該タイミング信号供給源から該バススイッチ制御部までのスキューａと、該バススイッチ制御部において該タイミング信号が入力されてから該バススイッチに対して該デバイスユニットと該データバスとを接続するための接続制御信号が出力されるまでの制御用遅延時間ｂと、該バススイッチ制御部と該バススイッチとの間における信号伝搬遅延時間ｃと、該バススイッチの動作遅延時間ｄと、該ノイズのパルス幅（時間）ｅと、該デバイスユニットおよび該データバスにおける該ノイズの伝搬遅延時間ｆと、該タイミング信号供給源から当該デバイスユニット以外のデバイスユニットもしくはデバイスまでのスキューｇと、該バスシステムにおけるセットアップタイムＳとに基づいて、該ノイズが当該デバイスユニット以外の前記デバイスユニットもしくは該データバスに接続されたデバイスに到達してから該セットアップ時間が始まるまでのタイミングマージンＭ｛ただし、Ｍ＝（Ｔ＋ｇ）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ）−Ｓ｝を、該ノイズの伝搬タイミングとして算出し、
該接続タイミング算出ステップにおいて、該タイミングマージンＭが０以上となるような該制御用遅延時間ｂを算出することを特徴とする、バスシステム設計方法。
【請求項２】
複数のデバイスユニットと、
当該デバイスユニットを接続可能に構成されたデータバスと、
該デバイスユニットにタイミング信号バスを介してタイミング信号を供給可能なタイミング信号供給源と、
該デバイスユニットと該データバスとの間における信号の接続／切断状態を切替可能に構成されたバススイッチと、
該バススイッチに対して該デバイスユニットと該データバスとを接続するための接続制御信号を出力することにより、該バススイッチの接続／切断動作を制御可能なバススイッチ制御部とをそなえたバスシステムであって、
該バススイッチ制御部が、該デバイスユニットと該タイミング信号バスとが接続され、当該バススイッチ制御部において該タイミング信号が入力されてから該バススイッチに対して該接続制御信号が出力されるまでの制御用遅延時間ｂ経過後に該デバイスユニットと該データバスとを接続させるように該バススイッチを制御するものであり、
該制御用遅延時間ｂが、該タイミング信号の周期Ｔと、該タイミング信号供給源から該バススイッチ制御部までのスキューａと、該制御用遅延時間ｂと、該バススイッチ制御部と該バススイッチとの間における信号伝搬遅延時間ｃと、該バススイッチの動作遅延時間ｄと、該データバスに該デバイスユニットを活性接続することによって生じるノイズのパルス幅（時間）ｅと、該デバイスユニットおよび該データバスにおける該ノイズの伝搬遅延時間ｆと、該タイミング信号供給源から当該デバイスユニット以外のデバイスユニットもしくは該データバスに接続されたデバイスまでのスキューｇと、該バスシステムにおけるセットアップタイムＳとに基づいて、該ノイズが当該デバイスユニット以外のデバイスユニットもしくは該データバスに接続されたデバイスに到達してから該セットアップ時間が始まるまでのタイミングマージンＭ｛ただし、Ｍ＝（Ｔ＋ｇ）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ）−Ｓ｝が０以上となるような値であることを特徴とする、バスシステム。
【請求項３】
該バススイッチ制御部が、該タイミング信号供給源から該タイミング信号バスを介して供給される該タイミング信号の位相を変更可能な調整回路をそなえ、当該位相変更後の該タイミング信号に基づいて、該バススイッチに対して該接続制御信号を出力することを特徴とする、請求項２に記載のバスシステム。
【請求項４】
該調整回路がＰＬＬ（Phase Locked Loop；位相ロックループ）回路であることを特徴とする、請求項３に記載のバスシステム。
【請求項５】
該調整回路がＤＬＬ（Delay Locked Loop；遅延ロックループ）回路であることを特徴とする、請求項３に記載のバスシステム。
【請求項６】
データバスとタイミング信号供給源と当該タイミング信号供給源に接続されたタイミング信号バスとをそなえたバスユニットに取り付け可能なデバイスユニットであって、
当該デバイスユニットと該データバスとの間における信号の接続／切断状態を切替可能に構成されたバススイッチと、
該バススイッチに対して該デバイスユニットと該データバスとを接続するための接続制御信号を出力することにより、該バススイッチの接続／切断動作を制御可能なバススイッチ制御部とをそなえ、
該バススイッチ制御部が、該デバイスユニットと該タイミング信号バスとが接続され、当該バススイッチ制御部において該タイミング信号が入力されてから該バススイッチに対して該接続制御信号が出力されるまでの制御用遅延時間ｂ経過後に該デバイスユニットと該データバスとを接続させるように該バススイッチを制御するものであり、
該制御用遅延時間ｂが、該タイミング信号の周期Ｔと、該タイミング信号供給源から該バススイッチ制御部までのスキューａと、該制御用遅延時間ｂと、該バススイッチ制御部と該バススイッチとの間における信号伝搬遅延時間ｃと、該バススイッチの動作遅延時間ｄと、該データバスに当該デバイスユニットを活性接続することによって生じるノイズのパルス幅（時間）ｅと、該デバイスユニットおよび該データバスにおける該ノイズの伝搬遅延時間ｆと、該タイミング信号供給源から当該デバイスユニット以外のデバイスユニットもしくは該データバスに接続されたデバイスまでのスキューｇと、該バスシステムにおけるセットアップタイムＳとに基づいて、該ノイズが該データバスに接続された当該デバイスユニット以外のデバイスユニットもしくは該データバスに接続されたデバイスに到達してから該セットアップ時間が始まるまでのタイミングマージンＭ｛ただし、Ｍ＝（Ｔ＋ｇ）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ）−Ｓ｝が０以上となるような値であることを特徴とする、デバイスユニット。
【請求項７】
該バススイッチ制御部が、該タイミング信号供給源から該タイミング信号バスを介して供給される該タイミング信号の位相を変更可能な調整回路をそなえ、当該位相変更後の該タイミング信号に基づいて、該バススイッチに対して該接続制御信号を出力することを特徴とする、請求項６に記載のデバイスユニット。
【請求項８】
該調整回路がＰＬＬ（Phase Locked Loop；位相ロックループ）回路であることを特徴とする、請求項７に記載のデバイスユニット。
【請求項９】
該調整回路がＤＬＬ（Delay Locked Loop；遅延ロックループ）回路であることを特徴とする、請求項７に記載のデバイスユニット。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、例えばストレージシステムにおいて用いられているＰＣＩバスのように、同一バスに対して複数のデバイスユニットを接続可能なバスシステムに関し、又、当該バスシステムの設計に用いて好適なバスシステム設計方法並びにデバイスユニットに関する。
【背景技術】
【０００２】  例えば、複数のディスクユニット（磁気ディスク装置，物理デバイス）をそなえ、サーバ（ホスト）からのアクセスに応じて、サーバからのデータをこれらのディスクユニットに書き込んだり、サーバから要求されたデータをディスクユニットから読み出して転送したりするストレージ装置においては、ファイバチャネルインターフェースバスを介してサーバとのインターフェース（データ転送）を制御するホストインターフェースモジュールがそなえられている。【０００３】  このホストインターフェースモジュールは、ＰＣＩバス（インターフェースバス）を介してＰＣＩブリッジモジュールに接続され、同じくＰＣＩバスを介してＰＣＩブリッジモジュールに接続されたディスクインターフェースモジュールや管理モジュール等との間でデータ転送を行なうようになっている。
ホストインターフェースモジュールは、プリント基板上にＣＰＵやメモリ等を配設することによって構成されたユニットとして構成されており、このように構成されたホストインターフェースモジュールを、ＰＣＩバスが形成されたマザーボード上に取り付ける（挿入する）ことにより、ホストインターフェースモジュールを構成するデバイスがＰＣＩバスにデータ通信可能に接続されるようになっている。そして、必要数のインターフェースモジュールをマザーボードに取り付けることにより、必要数のホストインターフェースモジュールをそなえたストレージ装置を容易に構成することができるようになっている。【０００４】  さて、マザーボード（ＰＣＩバス）が活性状態（通電状態）のままでホストインターフェースモジュールを取り付ける（活性挿入，活性接続）と、この接続（挿入）によってＰＣＩバス上にノイズが生じ、ＰＣＩバス上に接続された他のホストインターフェースモジュールやマザーボードを構成する種々のデバイスに影響を与え、これらの他のデバイスの誤動作等の原因になる。
一般に、このような、ホストインターフェースモジュールの活性挿入による影響を防止するために、ホストインターフェースモジュールの取り付けを行なう際にはＰＣＩバスのバス動作を停止させている。又、例えば、特開平７−２５３８３４号公報（下記特許文献１）には、活性挿抜時にモジュールが故障したり誤作動したりすることを防止するために、活性挿抜時に一部のスイッチの接続又は切り離しを行なうことによりノイズの伝搬を抑止するモジュール挿抜制御装置が開示されている。【０００５】  しかしながら、ホストインターフェースモジュールを挿入するためにＰＣＩバスのバス動作を停止（非活性化）させると、この停止中にはＰＣＩバスを介したデータ転送を行なうことができずデータの転送効率が低下するという課題がある。又、ホストインターフェースモジュールがＰＣＩバスに挿入されたか否かの監視や、ＰＣＩバスを停止させるための各種の制御が必要になるので、系の制御が繁雑になるとともにシステムの設計の効率が低下するという課題もある。【０００６】  また、活性挿抜（活性接続）を行なうために専用の制御装置をそなえる場合には、この制御装置をそなえることにより、装置の製造コストが上昇したり装置が大型化したりするという課題もある。
本発明は、このような課題に鑑み創案されたもので、デバイスユニットの活性接続を行なっても、同一のデータバスに接続された他のデバイスユニットやデバイスにノイズの影響がないバスシステムおよびデバイスユニット並びに当該バスシステムの設計方法を提供することを目的とする。
【特許文献１】特開平７−２５３８３４号公報（第３−４頁、第１図，第２図）
【発明の開示】
【０００７】
上記の目的を達成するために、本発明のバスシステム設計方法は、複数のデバイスユニットとこのデバイスユニットを接続可能に構成されたデータバスとデバイスユニットにタイミング信号バスを介してタイミング信号を供給可能なタイミング信号供給源とデバイスユニットとデータバスとの間における信号の接続／切断状態を切替可能に構成されたバススイッチとこのバススイッチの接続／切断動作を制御可能なバススイッチ制御部とをそなえたバスシステムの設計方法であって、タイミング信号の周期と、デバイスユニットにおける信号伝搬遅延と、タイミング信号バスおよびデータバスにおける信号伝搬遅延と、データバスに接続された他のデバイスユニットもしくは他のデバイスにおけるセットアップタイムとに基づいて、データバスにデバイスユニットを活性接続することによって生じるノイズが、データバスに接続されたそのデバイスユニット以外のデバイスユニットもしくはそのデータバスに接続されたデバイスへ伝搬するタイミングを算出するノイズ伝搬計算ステップと、ノイズ伝搬計算ステップにおいて算出したタイミングに基づいて、デバイスユニットとタイミング信号バスとが接続されてからデバイスユニットとデータバスとをバススイッチが接続させるまでの遅延時間を算出することにより、デバイスユニットとデータバスとの接続タイミングを算出する接続タイミング算出ステップとをそなえ、ノイズ伝搬計算ステップにおいて、タイミング信号の周期Ｔと、タイミング信号供給源からバススイッチ制御部までのスキューａと、バススイッチ制御部においてタイミング信号が入力されてからバススイッチに対してデバイスユニットとデータバスとを接続するための接続制御信号が出力されるまでの制御用遅延時間ｂと、バススイッチ制御部とバススイッチとの間における信号伝搬遅延時間ｃと、バススイッチの動作遅延時間ｄと、ノイズのパルス幅（時間）ｅと、デバイスユニットおよびデータバスにおけるノイズの伝搬遅延時間ｆと、タイミング信号供給源からそのデバイスユニット以外のデバイスユニットもしくはそのデータバスに接続されたデバイスまでのスキューｇと、バスシステムにおけるセットアップタイムＳとに基づいて、ノイズがそのデバイスユニット以外のデバイスユニットもしくはそのデータバスに接続されたデバイスに到達してからセットアップ時間が始まるまでのタイミングマージンＭ｛ただし、Ｍ＝（Ｔ＋ｇ）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ）−Ｓ｝を、ノイズの伝搬タイミングとして算出し、接続タイミング算出ステップにおいて、タイミングマージンＭが０以上となるようなバススイッチの制御用遅延時間ｂを算出することを特徴としている。
【０００９】  さらに、本発明のデバイスシステムは、複数のデバイスユニットと、このデバイスユニットを活性接続可能に構成されたデータバスと、デバイスユニットにタイミング信号バスを介してタイミング信号を供給可能なタイミング信号供給源と、デバイスユニットとデータバスとの間における信号の接続／切断状態を切替可能に構成されたバススイッチと、バススイッチに対してデバイスユニットとデータバスとを接続するための接続制御信号を出力することにより、バススイッチの接続／切断動作を制御可能なバススイッチ制御部とをそなえたバスシステムであって、バススイッチ制御部が、デバイスユニットとタイミング信号バスとが接続され、そのバススイッチ制御部においてタイミング信号が入力されてからバススイッチに対して接続制御信号が出力されるまでの制御用遅延時間ｂ経過後にデバイスユニットとデータバスとを接続させるようにバススイッチを制御するものであり、制御用遅延時間ｂが、タイミング信号の周期Ｔと、タイミング信号供給源からバススイッチ制御部までのスキューａと、制御用遅延時間ｂと、バススイッチ制御部とバススイッチとの間における信号伝搬遅延時間ｃと、バススイッチの動作遅延時間ｄと、データバスにデバイスユニットを活性接続することによって生じるノイズのパルス幅（時間）ｅと、デバイスユニットおよびデータバスにおけるノイズの伝搬遅延時間ｆと、タイミング信号供給源からそのデバイスユニット以外のデバイスユニットもしくはそのデータバスに接続されたデバイスまでのスキューｇと、バスシステムにおけるセットアップタイムＳとに基づいて、ノイズがそのデバイスユニット以外のデバイスユニットもしくはそのデータバスに接続されたデバイスに到達してからセットアップ時間が始まるまでのタイミングマージンＭ｛ただし、Ｍ＝（Ｔ＋ｇ）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ）−Ｓ｝が０以上となるような値であることを特徴としている。
【００１０】  なお、バススイッチ制御部が、タイミング信号供給源からタイミング信号バスを介して供給されるタイミング信号の位相を変更可能な調整回路をそなえ、この位相変更後のタイミング信号に基づいて、バススイッチに対して接続制御信号を出力してもよい。
また、調整回路がＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；位相ロックループ）回路であってもよく、又、調整回路がＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；遅延ロックループ）回路であってもよい。
【００１１】  また、本発明のデバイスユニットは、データバスとタイミング信号供給源とこのタイミング信号供給源に接続されたタイミング信号バスとをそなえたバスユニットに取り付け可能なデバイスユニットであって、当該デバイスユニットとデータバスとの間における信号の接続／切断状態を切替可能に構成されたバススイッチと、このバススイッチに対してデバイスユニットとデータバスとを接続するための接続制御信号を出力することにより、バススイッチの接続／切断動作を制御可能なバススイッチ制御部とをそなえ、このバススイッチ制御部が、デバイスユニットとタイミング信号バスとが接続され、当該バススイッチ制御部においてタイミング信号が入力されてからバススイッチに対して接続制御信号が出力されるまでの制御用遅延時間ｂ経過後にデバイスユニットとデータバスとを接続させるようにバススイッチを制御するものであり、制御用遅延時間ｂが、タイミング信号の周期Ｔと、タイミング信号供給源からバススイッチ制御部までのスキューａと、制御用遅延時間ｂと、バススイッチ制御部とバススイッチとの間における信号伝搬遅延時間ｃと、バススイッチの動作遅延時間ｄと、データバスにデバイスユニットを活性接続することによって生じるノイズのパルス幅（時間）ｅと、デバイスユニットおよびデータバスにおけるノイズの伝搬遅延時間ｆと、タイミング信号供給源からこのデバイスユニット以外のデバイスユニットもしくはそのデータバスに接続されたデバイスまでのスキューｇと、バスシステムにおけるセットアップタイムＳとに基づいて、ノイズがこのデバイスユニット以外のデバイスユニットもしくはそのデータバスに接続されたデバイスに到達してからセットアップ時間が始まるまでのタイミングマージンＭ｛ただし、Ｍ＝（Ｔ＋ｇ）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ）−Ｓ｝が０以上となるような値であることを特徴としている。
【００１２】  なお、バススイッチ制御部が、タイミング信号供給源からタイミング信号バスを介して供給されるタイミング信号の位相を変更可能な調整回路をそなえ、この位相変更後のタイミング信号に基づいて、バススイッチに対して接続制御信号を出力してもよい。
また、調整回路がＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；位相ロックループ）回路であってもよく、又、調整回路がＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；遅延ロックループ）回路であってもよい。
【００１４】  本発明のバスシステム設計方法，バスシステムおよびデバイスユニットによれば、以下の効果ないし利点がある。
（１）データバス上でデータ通信を行なっている状態でも、そのノイズの影響を考慮することなくデバイスユニットの脱着を行なうことができるので、バスシステムの信頼性を向上させることができる他、利便性が高い。
【００１５】  （２）デバイスユニットをデータバスに活性接続することによって生じるノイズが、このデータバスに接続された他のデバイスユニットもしくはデータバスに接続されたデバイスに影響を与えることがないので、データバスにおけるデータ転送を停止させることなくデバイスユニットの活性接続を行なうことができるので、データの転送効率を向上させることができる他、デバイスユニットがデータバスに挿入されたか否かの監視や、ＰＣＩバスを停止させるための各種の制御が不要であるので、系の制御を簡素化することができ、開発・運用コストを低減することができる。
【００１６】  （３）バススイッチ制御部が、タイミング信号供給源からタイミング信号バスを介して供給されるタイミング信号の位相を変更可能な調整回路をそなえることにより、制御用遅延時間ｂを容易且つ確実に調整・実現することができ、バススイッチの接続タイミングを細かく設定することができる。
（４）デバイスユニットを他のマザーボード等に用いる際においても、そのマザーボードに対する調整回路における最適な位相の変更量を再度算出して、プログラムによって設定することにより、そのマザーボードに対してデバイスユニットを活性挿入（活性接続）しても、その活性接続によって生じるノイズが、そのマザーボード上のデバイスに影響を及ぼすことがなく、汎用性を持たせることができ経済的である。
【００１７】  （５）デバイスユニットとタイミング信号バスとが接続されてからデバイスユニットとデータバスとをバススイッチが接続させるまでの遅延時間を算出することにより、デバイスユニットとデータバスとの接続タイミングを算出することにより、デバイスユニットとデータバスとの接続タイミングを容易に決定することができる。
（６）タイミング信号の周期Ｔと、タイミング信号供給源からバススイッチ制御部までのスキューａと、バススイッチ制御部においてタイミング信号が入力されてからバススイッチに対してデバイスユニットとデータバスとを接続するための接続制御信号が出力されるまでの制御用遅延時間ｂと、バススイッチ制御部とバススイッチとの間における信号伝搬遅延時間ｃと、バススイッチの動作遅延時間ｄと、ノイズのパルス幅（時間）ｅと、デバイスユニットおよびデータバスにおけるノイズの伝搬遅延時間ｆと、タイミング信号供給源からそのデバイスユニット以外のデバイスユニットもしくはデバイスまでのスキューｇと、バスシステムにおけるセットアップタイムＳとに基づいて、ノイズがそのデバイスユニット以外のデバイスユニットもしくはデータバスに接続されたデバイスに到達してからセットアップ時間が始まるまでのタイミングマージンＭ｛ただし、Ｍ＝（Ｔ＋ｇ）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ）−Ｓ｝が０以上となるようなバススイッチの制御用遅延時間ｂを算出することにより、デバイスユニットとデータバスとの接続タイミングを容易に決定することができる。
【発明を実施するための最良の形態】
【００１８】  以下、図面を参照して本発明の実施の形態を説明する。
本発明の一実施形態としてのバスシステムは、例えば、複数のディスクユニット（磁気ディスク装置，物理デバイス）をそなえ、サーバ（ホスト）からのアクセスに応じて、サーバからのデータをこれらのディスクユニットに書き込んだり、又、サーバから要求されたデータをディスクユニットから読み出して転送したりするストレージ装置等において用いられるＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスをそなえたＰＣＩシステムであり、データ信号の送受信を行なうためのものである。【００１９】  上述したストレージ装置においては、ファイバチャネルインターフェースバスを介してサーバとのインターフェース（データ転送）を制御するホストインターフェースモジュール（デバイスユニット）がそなえられており、このホストインターフェースモジュールは、ＰＣＩバス等のインターフェースバスを介してＰＣＩブリッジモジュールに接続され、同じくＰＣＩバスを介してＰＣＩブリッジモジュールに接続されたディスクインターフェースモジュールや管理モジュール等との間でデータ転送を行なうことができるようになっている。【００２０】  また、ホストインターフェースモジュールは、プリント基板上にＣＰＵやメモリ等を配設することによって構成されたユニットとして構成されており、このようにユニットとして構成されたホストインターフェースモジュールを、ＰＣＩバスが形成されたマザーボードに脱着可能に挿入（接続）することにより、ホストインターフェースモジュールを構成するデバイスがＰＣＩバスにデータ通信可能に接続されるようになっていて、これにより所望の仕様を満たすストレージ装置を構成することができるようになっている。【００２１】  以下、本発明の一実施形態としてのバスシステムとして、ホストインターフェースモジュール等のデバイスユニットをマザーボード（バスユニット）に対して複数個取り付け可能に構成されたＰＣＩバスシステムを例に説明する。
図１は本発明の一実施形態としてのバスシステム（ＰＣＩバスシステム）の構成を模式的に示す図、図２はその斜視図である。ＰＣＩバスシステム１は、図１に示すように、マザーボード（バスユニット）２と複数（図１および図２中では３つ）のデバイスユニット３ａ，３ｂ，３ｃとをそなえて構成されている。これらのデバイスユニット３ａ，３ｂ，３ｃは、マザーボード２上に形成された取付スロット１１ａ，１１ｂ，１１ｃにそれぞれ脱着自在に構成されており、これらの取付スロット１１ａ，１１ｂ，１１ｃにそれぞれ取り付ける（挿入する）ことにより、マザーボード２のＰＣＩバス７に通信可能に接続されるようになっている。又、デバイスユニット３ａ，３ｂ，３ｃは、マザーボード２が活性状態においても脱着することができるようになっている。【００２２】  なお、以下、マザーボード２が活性している状態（活性状態，通電状態）でデバイスユニット３ａ，３ｂ，３ｃを取り付ける（接続する）ことを活性挿入又は活性接続という場合もある。又、図２中には３つの取付スロット１１が示されているが、これに限定されるものではなく、２以下もしくは４以上の取付スロット１１をそなえてもよく、又、デバイスユニット３ａ，３ｂ，３ｃは、これらのどの取付スロット１１に取り付けてもよい。【００２３】  マザーボード（バスユニット）２は、プリント基板上にＰＣＩバス７，マザーデバイス８，クロック供給源１０および取付スロット１１ａ，１１ｂ，１１ｃをそなえて構成されている。ＰＣＩバス７はデータバス７ａとクロックバス（タイミング信号バス）７ｂとをそなえて構成されている。クロック供給源（タイミング信号供給源）１０は、クロックバス７ｂを介してクロック信号（タイミング信号）を本ＰＣＩバスシステム１にそなえられた各デバイスに供給するものである。【００２４】  マザーデバイス８はＰＣＩバス７を介したデータ信号の送受信に関して種々の処理を行なうものであって、データバス７ａおよびクロックバス７ｂに通信可能に接続されており、クロック供給源１０から供給されたクロック信号を受信するようになっている。
データバス７ａはマザーデバイス８とデバイスユニット３ａ，３ｂ，３ｃとの間でデータ信号を送受信するためのデータ通路（バス）である。クロックバス７ｂはクロック供給源１０とデバイスユニット３ａ，３ｂ，３ｃやマザーデバイス８とを接続するバスであって、クロック供給源１０から供給されたクロック信号を、取付スロット１１ａ，１１ｂ，１１ｃを介してデバイスユニット３ａ，３ｂ，３ｃに供給するものである。又、データバス７ａおよびクロックバス７ｂは、いずれもその途中部分に取付スロット１１ａ，１１ｂ，１１ｃが形成されており、これらの、取付スロット１１ａ，１１ｂ，１１ｃを介してデバイスユニット３ａ，３ｂ，３ｃをそれぞれ接続することができるようになっている。【００２５】  取付スロット１１ａ，１１ｂ，１１ｃは、デバイスユニット３ａ，３ｂ，３ｃをマザーボード２に取り付ける（挿入する）ためのもの（接続部）であり、例えば接続端子をそなえたコネクタ等により構成され、デバイスユニット３ａ，３ｂ，３ｃが取り付けられた状態で、それぞれ、マザーボード２のクロックバス７ｂとデバイスユニット３ａ，３ｂ，３ｃのバス９ａとを接続するとともに、マザーボード２のデータバス７ａとデバイスユニット３ａ，３ｂ，３ｃのバス９ｂとを通信可能に接続するようになっている。なお、これらの取付スロット１１ａ，１１ｂ，１１ｃは、互いにほぼ同様の構成をそなえており、以下、取付スロットを示す符号としては、複数の取付スロットのうち１つを特定する必要があるときには符号１１ａ，１１ｂ，１１ｃを用いるが、任意の取付スロットを指すときには符号１１を用いる。【００２６】  デバイスユニット３ａ，３ｂ，３ｃは、前述したようにストレージ装置におけるホストインターフェースモジュールであって、プリント基板上にバススイッチ制御部４，バススイッチ６，ＰＣＩデバイス５およびバス９ａ，９ｂ，９ｃ，９ｄを配設することによって構成され、マザーボード２に形成された取付スロット１１ａ，１１ｂ，１１ｃに脱着可能に取り付けることができるようになっている。【００２７】  なお、これらのデバイスユニット３ａ，３ｂ，３ｃは、互いにほぼ同様の構成をそなえており、以下、デバイスユニットを示す符号としては、複数のデバイスユニットのうち１つを特定する必要があるときには符号３ａ，３ｂ，３ｃを用いるが、任意のデバイスユニットを指すときには符号３を用いる。
また、以下、本実施形態においては、取付スロット１１ａにデバイスユニット３ａを取り付けるものとし、又、取付スロット１１ｂにデバイスユニット３ｂを、更に、取付スロット１１ｃにデバイスユニット３ｃをそれぞれ取り付けるものとする。本実施形態においては、デバイスユニット３ａ，３ｂ，３ｃは、互いにほぼ同様の構成をそなえているので、取付スロット１１ａに取り付けるデバイスユニット３をデバイスユニット３ａとして特定することができ、同様に、取付スロット１１ｂに取り付けるデバイスユニット３をデバイスユニット３ｂ、取付スロット１１ｃに取り付けるデバイスユニット３をデバイスユニット３ｃとしてそれぞれ特定することができるのである。【００２８】  なお、デバイスユニット３が、ストレージ装置におけるホストインターフェースモジュールである場合には、これらの各デバイスユニット３は、上述したバススイッチ制御部４，ＰＣＩデバイス５，バススイッチ６およびバス９ａ，９ｂ，９ｃ，９ｄの他に、メモリやＣＰＵ，ファイバーチャネルインターフェースをそなえて構成されているのであるが、図１中においては、便宜上これらのメモリやＣＰＵ，ファイバーチャネルインターフェースを図示せず、ＰＣＩバス７を用いたデータ信号の送受信に関係する、バススイッチ制御部４，ＰＣＩデバイス５，バススイッチ６およびバス９ａ，９ｂ，９ｃ，９ｄのみをデバイスユニット３中に示している。【００２９】
デバイスユニット３においては、バススイッチ制御部４とバススイッチ６とがバス９ｂを介して通信可能に接続されており、又、ＰＣＩデバイス５とバススイッチ６とがバス９ｃを介して通信可能に接続されている。又、デバイスユニット３においては、このデバイスユニット３を取付スロット１１を介してマザーボード２に取り付けた際に、マザーボード２に形成されたクロックバス７ｂにバススイッチ制御部４やＰＣＩデバイス５が通信可能に接続されるようにバス９ａが形成されており、同様に、このデバイスユニット３を取付スロット１１を介してマザーボード２に取り付けた際に、バススイッチ６がデータバス７ａと通信可能に接続されるようにバス９ｄが形成されている。
【００３０】  ＰＣＩデバイス５は、ＰＣＩバス７（データバス７ａ）を介してマザーボード２や他のデバイスユニット３との間におけるデータ信号の送受信に関する種々の処理を行なうものであって、クロック供給源１０からクロックバス７ｂおよび取付スロット１１を介して供給されたクロック信号がバス９ａを介して入力されるようになっており、ＰＣＩデバイス５は、このクロック信号に基づいて動作し、バス９ｃ，バススイッチ６，バス９ｄおよび取付スロット１１を介してデータバス７ａとの間でデータ信号を入出力するようになっている。【００３１】  バススイッチ６は、ＰＣＩデバイス５とデータバス７ａ（取付スロット１１）との間にそなえられ、バス９ｃとバス９ｄとの接続／切断状態を切り替えることにより、ＰＣＩデバイス５とデータバス７ａとの間におけるデータ信号の接続／切断状態を切り替えるものである。又、このバススイッチ６は、バススイッチ制御部４による制御（接続命令，開命令等）に従ってその接続／切断状態を切り換えるようになっている。【００３２】  バススイッチ制御部４は、バススイッチ６に対してデバイスユニット３とデータバス７ａとを接続するための接続命令（接続制御信号）を出力することにより、バススイッチ６の接続／切断動作を制御するものである。このバススイッチ制御部４には、クロック供給源１０からクロックバス７ｂおよび取付スロット１１を介して供給されたクロック信号がバス９ａを介して入力されるようになっており、バススイッチ制御部４は、このクロック信号に基づいて動作するようになっている。そしてバススイッチ制御部４は、バススイッチ６の接続（開）タイミングを制御することにより、ＰＣＩデバイス５を任意のタイミングでデータバス７に接続することができるようになっている。具体的には、バススイッチ制御部４は、デバイスユニット３（バススイッチ制御部４）とクロックバス７ｂとが接続されてから予め設定された時間ｂ（制御用遅延時間ｂ；詳細は後述）経過後にデバイスユニット５（ＰＣＩデバイス５）とデータバス７ａとを接続させるようにバススイッチ６を制御するようになっている。なお、バススイッチ制御部４の構成についての詳細は後述する。【００３３】  そして、上述の如く構成されたデバイスユニット３を、図２に示すように、マザーボード２に形成された取付スロット１１に挿入することにより、デバイスユニット３におけるバス９ａの一端がマザーボード２に形成されたクロックバス７ｂに通信可能に接続されるとともに、デバイスユニット３におけるバス９ｄの一端がマザーボード２に形成されたデータバス７ａに通信可能に接続されるのである。なお、図２に示す例においては、便宜上、各デバイスユニット３にＰＣＩデバイス５のみを示し、バススイッチ制御部４やバススイッチ６等の他の構成部品は省略している。【００３４】  次に、本発明の一実施形態としてのＰＣＩバスシステム１における、バススイッチ制御部４がバススイッチ６の開制御を行なうための制御用遅延時間ｂの算出手法（バスシステム設計方法）について説明する。
図３（１）〜（７）は本発明の一実施形態としてのＰＣＩバスシステム（バスシステム）１にデバイスユニット３を活性接続した際におけるタイミングチャートを示す図であり、図３（１）はクロック供給源１０が出力するクロック（ベースクロック）信号を示す図、図３（２）はバススイッチ制御部４に入力されるクロック信号を示す図、図３（３）はバススイッチ制御部４からバススイッチ６に対する接続命令信号を示す図、図３（４）はバススイッチの接続イネーブル（Ｏｕｔ  Ｅｎａｂｌｅ）状態を示す図、図３（５）はデバイスユニット３から発生するノイズを示す図、図３（６）は他のデバイスユニットに伝搬したノイズを示す図、図３（７）は他のデバイスユニットに入力されるクロック信号を示す図である。【００３５】
なお、これらの図３（１）〜（７）においては、図１に示すＰＣＩバスシステム１においてデバイスユニット３（３ａ）をマザーボード２の取付スロット１１ａに活性接続した場合について説明するものである。
本バスシステム設計方法においては、これらの図３（１）〜（７）に示すような、クロック供給源１０のクロック周期Ｔと、デバイスユニット３における信号伝搬遅延と、ＰＣＩバス７（クロックバス７ｂ，データバス７ａ）における信号伝搬遅延と、データバス７ａに接続された他のデバイスユニット３もしくはその他のデバイス（例えばマザーボード２や他のデバイス）におけるセットアップタイムとに基づいて、データバス７ａにデバイスユニット３を活性接続することによって生じるノイズが、このデータバス７ａに接続されたデバイスユニット３以外のデバイスユニット３もしくはこのデータバス７ａに接続された他デバイス（マザーデバイス８等）へ伝搬するタイミングを算出するようになっている（ノイズ伝搬計算ステップ）。
【００３６】  例えば、マザーボード２にデバイスユニット３ａを挿入・接続することにより、デバイスユニット３ａのバス９ａがクロックバス７ｂに接続されるとともに、バス９ｄがデータバス７ａに接続される。その後、クロック供給源１０からクロック信号が出力されると（図３（１）のＡ点参照）、そのクロック信号はクロックバス７ｂおよびバス９ａを介して、デバイスユニット３ａのバススイッチ制御部４に時間ａ遅延して到達する（図３（２）のＢ点参照）。この時間ａはクロック供給源１０からバススイッチ制御部４までのクロックスキュー（スキュー）ａである。【００３７】  バススイッチ制御部４は、クロック信号が入力されてから遅延時間（制御用遅延時間）ｂ経過後にバススイッチ６に対して接続命令（開命令）信号（接続制御信号）を出力する（図３（３）のＣ点参照）。バススイッチ制御部４から出力された接続命令信号がバス９ｂを介してバススイッチ６に到達するまでに、バス９ｂにおける伝送遅延によって時間ｃ（信号伝達遅延時間ｃ）を要し、更に、バススイッチ６においては、接続命令信号を受信してからバス９ｃとバス９ｄとを接続（Ｏｕｔ  Ｅｎａｂｌｅ）状態にするまでに、開動作時間（動作遅延時間）ｄがかかる（図３（４）のＤ点参照）。【００３８】  そして、バススイッチ６が開状態になるとデバイスユニット３ａから所定のパルス幅ｅのノイズが発生する（図３（５）のＥ点参照）。なお、本実施形態においては、このノイズが発生している時間ｅのことをノイズのパルス幅というものとする。
また、このデバイスユニット３ａから発生したノイズは、バス９ｄやデータバス７ａにおける伝送遅延によって時間ｆ（ノイズの伝達遅延ｆ）だけ遅れて他のデバイスユニット３ｂ，３ｃに伝達する（図３（６）のＦ点参照）。【００３９】  一方、クロック供給源１０から供給されたクロック信号が、マザーボード２に取り付けられた複数のデバイスユニット３の内デバイスユニット３ａ以外のデバイスユニット３ｂ，３ｃに到達するまでに、クロックバス７ｂにおいて時間ｇの伝搬遅延（クロックスキュー，スキュー）が生じる（図３（７）のＧ点参照）。
なお、上述したクロックスキューａ，信号伝達遅延時間ｃ，ノイズのパルス幅ｅ，ノイズの伝達遅延ｆおよびクロックスキューｇはマザーボード２やデバイスユニット３の回路設計やプリント板の構成（例えば、回路長や材質，チップ性能等）によって定まるものであり、バススイッチ６の動作遅延時間ｄやセットアップタイムＳはデバイスユニット３の仕様によって定まるものである。【００４０】  さて、デバイスユニット３やマザーデバイス８等において、クロック供給源１０から供給されるタイミング信号（クロック信号やデータストロープ信号）に基づいて動作する各種デバイスは、そのクロック信号の立ち上がりエッジもしくは立ち下がりエッジにおいて各処理を行なっているが、一般に、このような各種デバイスにおいては、クロック信号（タイミング信号）に先立ってデータ信号を確保・保持しておく必要があり、一般に、このデータ信号の確定・保持にかかる最小限の時間をセットアップタイム（Ｓｅｔｕｐ  Ｔｉｍｅ）という。なお、図３（７）においては、このセットアップタイムＳに斜線を付して表わしている。【００４１】  このようなセットアップタイムは半導体製品毎やバス規格毎に予め規定されており、タイミング信号の立ち上がりエッジもしくは立ち下がりエッジを基準として、セットアップタイム以上前にデータ信号を確定させる必要がある。従って、マザーボード２にデバイスユニット３を活性接続するに際して、そのデバイスユニット３の活性接続によって生じるノイズが、そのデバイスユニット３が接続されるＰＣＩバス７に接続された他のデバイスユニット３やその他のデバイスにおいて、それぞれ、そのセットアップタイムＳに重ならないようにすることにより、かかるノイズの影響による不具合を無くすことができる。【００４２】  そこで、本発明のバスシステム設計方法においては、先ず、デバイスユニット３の活性接続によって生じるノイズが、デバイスユニット３が接続されるＰＣＩバス７に接続された他のデバイスユニット３やその他のデバイスへ到達時（図３（６）のＨ点参照）と、そのデバイスユニット３が接続されるＰＣＩバス７に接続された他のデバイスユニット３やその他のデバイスにおけるセットアップタイムの終了時（図３（６）のＩ点参照）との時間間隔、すなわち、ノイズが活性接続されたデバイスユニット３以外のデバイスユニット３もしくはデバイスに到達してからセットアップ時間が始まるまでの時間を、タイミングマージンＭとして算出し（ノイズ伝搬計算ステップ）、このタイミングマージンＭが０以上となるような制御用遅延時間ｂを算出するのである（タイミング算出ステップ）。具体的には、タイミングマージンＭを、以下に示す式（１）に基づいて求める。
Ｍ＝（Ｔ＋ｇ）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ）−Ｓ      ・・・（１）【００４３】  ただし、ａはクロック供給源１０からバススイッチ制御部４までのクロックスキュー、ｃは、バススイッチ制御部４から出力された接続命令信号がバス９ｂを介してバススイッチ６に到達するまでに要するバス９ｂにおけるクロック信号の伝送遅延、ｄは、バススイッチ６において、接続命令信号を受信してからバス９ｃとバス９ｄとを接続（Ｏｕｔ  Ｅｎａｂｌｅ）状態にするまでに要する開動作時間（動作遅延時間）、ｅはノイズのパルス幅（時間）、ｆは、デバイスユニット３ａから発生したノイズが他のデバイスユニット３ｂ，３ｃに伝達するまでに、バス９ｄやデータバス７ａにおいて生じる伝送遅延、ｇはクロック供給源１０から供給されたクロック信号が、マザーボード２にそなえられた複数のデバイスユニット３の内デバイスユニット３ａ以外のデバイスユニット３ｂ，３ｃに到達するまでに、クロックバス７ｂにおいて生じる伝搬遅延であり、活性接続を行なったデバイスユニット３とこのデバイスユニット３以外のデバイスユニット３もしくは同一のデータバス７ａに接続された他のデバイスとのクロックスキュー（スキュー）である。【００４４】  すなわち、上記（１）式に基づいて求められるタイミングマージンＭが０以上となるように、各パラメータ（クロック供給源のクロック周期Ｔ，クロック供給源１０からバススイッチ６の接続／切断動作を制御可能なバススイッチ制御部４までのクロックスキューａ，制御用遅延時間ｂ，バススイッチ制御部４とバススイッチ６との間における信号伝搬遅延時間ｃ，バススイッチ６の動作遅延時間ｄ，ノイズのパルス幅（時間）ｅ，デバイスユニット３およびデータバス７ａにおけるノイズの伝搬遅延時間ｆ，クロック供給源１０からそのデバイスユニット３以外のデバイスユニット３もしくはそのデータバス７ａに接続された他のデバイスまでのクロックスキューｇおよび本ＰＣＩバスシステム１におけるセットアップタイムＳ）を設定すればよい。【００４５】  本実施形態においては、バススイッチ制御部４が、デバイスユニット３（バススイッチ制御部４）とクロックバス７ｂとが接続されてからデバイスユニット５（ＰＣＩデバイス５）とデータバス７ａとを接続させるまでの時間ｂ（制御用遅延時間ｂ）を調整・設定することによりタイミングマージンＭの設定を行なう。
すなわち、制御用遅延時間ｂは、上記（１）式に基づいて求められるタイミングマージンＭが０以上となるような値として求められる。【００４６】  そして、マザーボード２に複数のデバイスユニット３をそれぞれ活性接続可能にするためには、その設計段階において、これらの複数のデバイスユニット３の活性接続によってそれぞれ生じる各ノイズが、各デバイスユニット３におけるセットアップタイムに重ならないような制御用遅延時間ｂをそれぞれ算出する必要がある。
例えば、図１に示すように、マザーボード２に３つのデバイスユニット３ａ，３ｂ，３ｃを活性接続可能にそなえるＰＣＩバスユニット１を設計するためには、各デバイスユニット３ａ，３ｂ，３ｃの活性接続によって生じるノイズが互いに影響を及ぼさないようにする必要があり、このために、デバイスユニット３ａの活性挿入により生じるノイズが、デバイスユニット３ｂ，３ｃのいずれにおいても各セットアップタイムに重ならないようにするとともに、デバイスユニット３ｂの活性挿入により生じるノイズが、デバイスユニット３ａ，３ｃのいずれにおいても各セットアップタイムに重ならないようにし、更に、デバイスユニット３ｃの活性挿入により生じるノイズが、デバイスユニット３ａ，３ｂのいずれにおいても各セットアップタイムに重ならないようにすることが重要である。【００４７】
すなわち、各デバイスユニット３ａ，３ｂ，３ｃについて、このような条件を満たす制御用遅延時間ｂをそれぞれ算出するためには、先ず、デバイスユニット３ａを活性接続するためのタイミングマージンＭ１を以下の式（２）に基づいて求めるとともに、デバイスユニット３ｂを活性接続するためのタイミングマージンＭ２を以下の式（３）に基づいて求め、更に、デバイスユニット３ｃを活性接続するためのタイミングマージンＭ３を以下の式（４）に基づいて求める。
Ｍ１＝ｍｉｎ［｛（Ｔ＋ｇ12）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ12）−Ｓ｝，
｛（Ｔ＋ｇ13）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ13）−Ｓ｝］  ・・・（２）
【００４８】
ただし、以下、式中において既述の符号と同一の符号は同一もしくは略同一の部分を示すものとし、又、式ｍｉｎ［ａ，ｂ］は、ａとｂとのうち小さい方を選択する旨を示すものである。又、ｇ12はデバイスユニット３ａとデバイスユニット３ｂとのクロックスキューであり、ｇ13はデバイスユニット３ａとデバイスユニット３ｃとのクロックスキューである。又、ｆ12はデバイスユニット３ａからデバイスユニット３ｂへのノイズの伝搬時間であり、ｆ13はデバイスユニット３ａからデバイスユニット３ｃへのノイズの伝搬時間である。
Ｍ２＝ｍｉｎ［｛（Ｔ＋ｇ21）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ21）−Ｓ｝，
｛（Ｔ＋ｇ23）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ23）−Ｓ｝］  ・・・（３）
【００４９】
ただし、ｇ21はデバイスユニット３ｂとデバイスユニット３ａとのクロックスキューであり、本実施形態においては上記ｇ12と同一である。又、ｇ23はデバイスユニット３ｂとデバイスユニット３ｃとのクロックスキューである。又、ｆ21はデバイスユニット３ｂからデバイスユニット３ａへのノイズの伝搬時間であり、本実施形態においては上記ｆ12と同一である。ｆ23はデバイスユニット３ｂからデバイスユニット３ｃへのノイズの伝搬時間である。
Ｍ３＝ｍｉｎ［｛（Ｔ＋ｇ31）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ31）−Ｓ｝，
｛（Ｔ＋ｇ32）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ32）−Ｓ｝］  ・・・（４）
【００５０】  ただし、ｇ３１はデバイスユニット３ｃとデバイスユニット３ａとのクロックスキューであり、本実施形態においては上記ｇ１３と同一である。又、ｇ３２はデバイスユニット３ｃとデバイスユニット３ｂとのクロックスキューであり、本実施形態においては上記ｇ２３と同一である。又、ｆ３１はデバイスユニット３ｃからデバイスユニット３ａへのノイズの伝搬時間であり、本実施形態においては上記ｆ１３と同一である。ｆ３２はデバイスユニット３ｃからデバイスユニット３ｂへのノイズの伝搬時間であり、本実施形態においては上記ｆ２３と同一である。【００５１】  そして、上記のタイミングマージンＭ１，Ｍ２，Ｍ３がいずれも０以上となるような制御用遅延時間ｂを算出した後、各デバイスユニット３において、バススイッチ制御部４に、デバイスユニット３（バススイッチ制御部４）とクロックバス７ｂとが接続されてから予め設定された時間ｂ（制御用遅延時間ｂ）経過後にデバイスユニット５（ＰＣＩデバイス５）とデータバス７ａとを接続させるように設定（設計）する。かかる設定は、例えば、バススイッチ制御部４に遅延回路を持たせたり、バススイッチ制御部４内においてかかる制御用遅延時間ｂに相当する伝送遅延が生じるような回路長を設計したり、クロック信号のタイミング（位相）を変更することにより実現することができる。【００５２】  本実施形態においては、スイッチ制御部４は、クロック供給源１０から供給されるクロック信号の位相を変更することにより、制御用遅延時間ｂを生成するようになっている。
図４は本発明の一実施形態としてのバスシステム（ＰＣＩバスシステム）のバススイッチ制御部４の構成例を示す図である。この図４に示すように、バススイッチ制御部４は、ＰＬＬ回路４１，バススイッチ接続条件判定回路４２および出力ＦＦ（Ｆｌｉｐ−Ｆｌｏｐ）４３をそなえて構成されている。【００５３】  バススイッチ接続条件判定回路４２は、バススイッチ６によるバス９ｃとバス９ｄとの接続を行なうか否かの判定を行なうものであり、本ＰＣＩバスシステム１における種々の状態やプログラム等の種々の状況に基づいて、予め設定されたバススイッチ接続条件が満たされているか否かを判断し、バススイッチ接続条件が満たされていると判断した時に、出力ＦＦ４３に対してＯＮ信号を出力するようになっている。
ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；位相ロックループ）回路４１は、クロック供給源１０からクロックバス７ｂを介して供給されるクロック信号の位相を変更可能な調整回路であり、その変更する位相の量をプログラム等によって調整することができるようになっている。【００５４】  ＰＬＬ回路４１は、一般に、外部から入力された基準信号と、ループ内の発振器からの出力との位相差が一定になるよう、ループ内発振器にフィードバック制御をかけて発振させるものであるが、本ＰＣＩバスシステム１においては、その位相調整機能を用いて、クロック供給源１０から供給されるクロック信号の位相を変えることにより、マザーボード２にデバイスユニット３が取り付けられて、バススイッチ制御部４にクロック信号が入力された場合に、バススイッチ制御部４にクロック信号が入力されてから制御用遅延時間ｂ経過後に、デバイスユニット３（ＰＣＩデバイス５）とデータバス７ａとを接続させるように、バススイッチ６に対して接続命令（接続制御信号）を出力するようになっている。【００５５】  また、ＰＬＬ回路４１における位相の変更量は最適な値、すなわち、バススイッチ接続条件判定回路４２からＯＮ信号が出力されている状態において、バススイッチ制御部４にクロック信号が入力されてから、そのバススイッチ制御部４からバススイッチ６に対する接続命令が出力されるまでの時間がｂとなるように、出力ＦＦ４３の内部ディレイ等を考慮して算出され、そのような位相変更を実現するようにＰＬＬ回路４１の設定が工場出荷時等に行なわれるようになっている。
また、デバイスユニット３を他のマザーボード（バスユニット）に取り付ける場合には、そのマザーボードに対するＰＬＬ回路４１における最適な位相の変更量を改めて算出し、そのような位相変更を実現するようにＰＬＬ回路４１の設定をプログラムによって行なう。【００５６】  出力ＦＦ４３には、ＰＬＬ回路４１からの出力信号とバススイッチ接続条件判定回路４２からの出力信号とが入力されるようになっており、又、この出力ＦＦ４３からの出力信号は、バススイッチ６（具体的には、バススイッチ６のアウトイネーブル端子）に入力されるようになっている。
そして、出力ＦＦ４３においては、バススイッチ接続条件判定回路４２からＯＮ信号が出力されている状態において、例えばＰＬＬ回路４１から供給される信号の立ち上がりエッジに同期してＯＮ信号（接続命令，接続制御信号）が順次出力されるようになっている。【００５７】  すなわち、バススイッチ制御部４は、ＰＬＬ回路４１による位相変更後のクロック信号に基づいて、バススイッチ４に対してデバイスユニット３とデータバス７ａとを接続するための接続制御信号を出力するのである。
なお、上述した、ＰＬＬ回路４１，バススイッチ接続条件判定回路４２および出力ＦＦ４３としての機能を１つのＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）上に形成することによりバススイッチ制御部４を構成してもよく、又、これらのＰＬＬ回路４１，バススイッチ接続条件判定回路４２および出力ＦＦ４３としての機能の一部を別々のチップに実装して構成してもよい。【００５８】  本発明の一実施形態としてのＰＣＩバスシステム（バスシステム）１によれば、上述の如くＰＣＩバスシステム１を設計することにより、マザーボード２に形成された複数の取付スロット１１のうち、いずれの取付スロット１１にデバイスユニット３を活性挿入（活性接続）しても、その活性接続によって生じるノイズが、ＰＣＩバス７上に取り付けられた他のデバイスユニット３に影響を及ぼすことがなく、ＰＣＩバスシステム１の信頼性を向上させることができる他、ＰＣＩバス７上でデータ通信を行なっている状態でも、そのノイズの影響を考慮することなくデバイスユニット３の脱着を行なうことができるので、利便性が高い。【００５９】  また、デバイスユニット３をマザーボード２に接続する際に、マザーボード２を不活性化（電源断等）する必要がなく、データ転送を効率よく行なうことができる。又、デバイスユニット３の接続に際してＰＣＩバスを停止させるための制御が不要であるので、システムを簡素化することができ製造コストや運用コストを低減することができる。
さらに、式（２）〜（４）を用いて示したように、各デバイスユニット３において、そのデバイスユニット３の活性挿入により生じるノイズがそれぞれ他のデバイスユニット３のいずれにおいても各セットアップタイムに重ならないように、各デバイスユニット３にそなえられたバススイッチ制御部４について共通の制御用遅延時間ｂを設定しているので、デバイスユニット３毎に個別の設定を行なう必要がなく、製造コストを低減することができるとともに、利便性が向上する。【００６０】  また、各デバイスユニット３が互いにほぼ同様の構成をそなえるとともに、そのバススイッチ制御部４について共通の制御用遅延時間ｂを設定しているので、各デバイスユニット３をどの取付スロット１１に取り付けてもよく利便性が高い。
さらに、バススイッチ制御部４においてクロック信号の位相を変更可能なＰＬＬ回路（調整回路）４１をそなえることにより、制御用遅延時間ｂを容易且つ確実に調整・実現することができ、バススイッチ６の接続タイミングを細かく設定することができる。【００６１】  また、デバイスユニット３を他のマザーボード等に用いる際においても、そのマザーボードに対するＰＬＬ回路４１における最適な位相の変更量を改めて算出し、そのような位相変更を実現するようにＰＬＬ回路４１の設定をプログラムによって行なうことにより、そのマザーボードに対してデバイスユニット３を活性挿入（活性接続）しても、その活性接続によって生じるノイズが、そのマザーボード上のデバイスに影響を及ぼすことがなく、汎用性を持たせることができ経済的である。
なお、上述した実施形態に関わらず、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。【００６２】  例えば、上述した実施形態においては、タイミング信号としてクロック供給源１０から供給されるクロック信号を用いているが、これに限定されるものではなく、例えばタイミング信号としてデータストロープ信号を用いてもよい。
また、上述した実施形態においては、図３（３）および図３（４）に示す例において、バススイッチ制御部４から出力される接続命令信号やバススイッチ６におけるイネーブル状態は、立ち下がりエッジを基準にしているが、これに限定されるものではなく、立ち上がりエッジを基準にしてもよい。【００６３】
同様に、図３（１），図３（２），図３（５）〜図３（７）に示す例に示す各種の信号は立ち上がりエッジを基準にしているが、これに限定されるものではなく、立ち下がりエッジを基準にしてもよい。
また、上述した実施形態においては、マザーボード２において、マザーデバイス８外部にクロック供給源（タイミング信号供給源）１０がそなえられているが、これに限定されるものではなく、マザーデバイス８の内部にクロックバス供給源１０をそなえ、このクロックバス供給源１０からクロックバス７ｂにクロック信号を供給してもよい。
【００６４】  さらに、図３を用いて説明した上述した実施形態においては、マザーボード２に３つのデバイスユニット３ａ，３ｂ，３ｃを活性接続可能にそなえるＰＣＩバスユニット１を設計するに際して、各デバイスユニット３ａ，３ｂ，３ｃの活性接続によって生じるノイズの影響を互いに受けないようにタイミングマージンＭ１，Ｍ２，Ｍ３をそれぞれ求めて、制御用遅延時間ｂを決定しているが、これに限定されるものではなく、デバイスユニット３を活性接続することによって生じるノイズが、ＰＣＩバス７に接続された他のデバイスにおけるセットアップタイムに影響を与えない、すなわち、ノイズがそのセットアップタイムに重ならないようにすることも重要である。【００６５】
以下に、ＰＣＩバス７に接続された他のデバイスとしてマザーデバイス８を考慮した場合の例を説明する。マザーボード２に３つのデバイスユニット３ａ，３ｂ，３ｃを活性接
続可能にそなえるＰＣＩバスユニット１において、デバイスユニット３ａ，３ｂ，３ｃをそれぞれ活性接続することによって生じるノイズが、それぞれ他のデバイスユニット３ａ，３ｂ，３ｃに互いに影響を与えないようにするとともに、これらのノイズがマザーデバイス８にも影響を与えないようにするためには、先ず、デバイスユニット３ａを活性接続するためのタイミングマージンＭ１′を以下の式（５）に基づいて求めるとともに、デバイスユニット３ｂを活性接続するためのタイミングマージンＭ２′を以下の式（６）に基づいて求め、更に、デバイスユニット３ｃを活性接続するためのタイミングマージンＭ３′を以下の式（７）に基づいて求める。
Ｍ１′＝ｍｉｎ［｛（Ｔ＋ｇ12）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ12）−Ｓ｝，
｛（Ｔ＋ｇ13）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ13）−Ｓ｝，
｛（Ｔ＋ｇ1m）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ1m）−Ｓ｝］・・・（５）
【００６６】
ただし、以下、式中において既述の符号と同一の符号は同一もしくは略同一の部分を示すものとし、又、式ｍｉｎ［ａ，ｂ，ｃ］は、ａ，ｂおよびｃのうち最も小さいものを選択する旨を示すものである。又、ｇ1mはデバイスユニット３ａとマザーデバイス８とのクロックスキューでありｆ1mはデバイスユニット３ａからマザーデバイス８へのノイズの伝搬時間である。
Ｍ２′＝ｍｉｎ［｛（Ｔ＋ｇ21）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ21）−Ｓ｝，
｛（Ｔ＋ｇ23）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ23）−Ｓ｝，
｛（Ｔ＋ｇ2m）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ2m）−Ｓ｝］・・・（６）
【００６７】
ただし、ｇ2mはデバイスユニット３ｂとマザーデバイス８とのクロックスキューであり、ｆ2mはデバイスユニット３ｂからマザーデバイス８へのノイズの伝搬時間である。
Ｍ３′＝ｍｉｎ［｛（Ｔ＋ｇ31）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ31）−Ｓ｝，
｛（Ｔ＋ｇ32）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ32）−Ｓ｝，
｛（Ｔ＋ｇ3m）−（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ3m）−Ｓ｝］・・・（７）
【００６８】  ただし、ｇ３ｍはデバイスユニット３ｃとマザーデバイス８とのクロックスキューであり、ｆ３ｍはデバイスユニット３ｃからマザーデバイス８へのノイズの伝搬時間である。【００６９】  そして、上記のタイミングマージンＭ１′，Ｍ２′，Ｍ３′がいずれも０以上となるように、各パラメータ（クロック供給源のクロック周期Ｔ，クロック供給源１０からバススイッチ６の接続／切断動作を制御可能なバススイッチ制御部４までのクロックスキューａ，制御用遅延時間ｂ，バススイッチ制御部４とバススイッチ６との間における信号伝搬遅延時間ｃ，バススイッチ６の動作遅延時間ｄ，ノイズのパルス幅（時間）ｅ，デバイスユニット３およびデータバス７ａにおけるノイズの伝搬遅延時間ｆ，クロック供給源１０からそのデバイスユニット３以外のデバイスユニット３もしくはそのデータバス７ａに接続された他のデバイスまでのクロックスキューｇおよび本ＰＣＩバスシステム１におけるセットアップタイムＳ）を設定する。【００７０】  これにより、マザーボード２に３つのデバイスユニット３ａ，３ｂ，３ｃを活性接続可能にそなえるＰＣＩバスユニット１において、デバイスユニット３ａ，３ｂ，３ｃをそれぞれ活性接続することによって生じるノイズが、それぞれ他のデバイスユニット３ａ，３ｂ，３ｃやマザーデバイス８に影響を与えないようなＰＣＩバスシステム１を容易に設計することができる。【００７１】  また、上述した実施形態においては、バスシステムとしてＰＣＩバスシステムを例として示したが、これに限定されるものではなく、例えば、ＩＳＡ（Ｉｎｄｕｓｔｒｙ  Ｓｔａｎｄａｒｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ）バスやＮｕＢｕｓ等の他のバスシステムに適用してもよい。
さらに、上述した実施形態においては、ＰＣＩバスシステム１が３つのデバイスユニット３ａ，３ｂ，３ｃをそなえて構成されているが、これに限定されるものではなく、２つ以下、もしくは４つ以上のデバイスユニット３をそなえてもよい。又、これらの複数のデバイスユニット３がそれぞれ異なる構成をそなえてもよい。【００７２】  また、上述した実施形態においては、バススイッチ制御部４は、クロック供給源１０から供給されるクロック信号のタイミングを変更することにより、制御用遅延時間ｂを実現するようになっているが、これに限定されるものではなく、例えば、遅延回路をそなえたり、回路張を調整することにより、制御用遅延時間ｂに相当する伝送遅延が生じさせてもよく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。【００７３】  さらに、上述した実施形態においては、クロック供給源１０からクロックバス７ｂを介して供給されるクロック信号の位相を変更する調整回路としてＰＬＬ回路４１をそなえているが、これに限定されるものではなく、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；遅延ロックループ）回路を用いてもよい。
このように、ＰＬＬ回路４１に代えてＤＬＬ回路を用いた場合においても、ＰＬＬ回路４１をそなえた場合と同様に、バススイッチ接続条件判定回路４２からＯＮ信号が出力されている状態において、バススイッチ制御部４にクロック信号が入力されてから、バススイッチ制御部４からバススイッチ６に対する接続命令が出力されるまでの時間がｂとなるように、クロック信号の位相の変更量を求め、工場出荷時等において設定・変更する。【００７４】  なお、本発明の各実施形態が開示されていれば、本発明のバスシステム設計方法，バスシステムおよびデバイスユニットを当業者によって実施・製造することが可能である。
【産業上の利用可能性】
【００７５】  例えば、ＰＣＩバス等のバスシステムにおいて、デバイスユニットを活性接続することによって生じるノイズが他のデバイスユニットや同一バスに接続された他のデバイスに影響を与えることがないようにする工夫を施すことにより、同一バスに対して複数のデバイスユニットの活性接続を実現することができる。
【図面の簡単な説明】
【００７６】
【図１】本発明の一実施形態としてのバスシステム（ＰＣＩバスシステム）の構成を模式的に示す図である。
【図２】本発明の一実施形態としてのバスシステム（ＰＣＩバスシステム）の斜視図である。
【図３】（１）〜（７）は本発明の一実施形態としてのＰＣＩバスシステム（バスシステム）にデバイスユニットを活性接続した際におけるタイミングチャートを示す図である。
【図４】本発明の一実施形態としてのバスシステム（ＰＣＩバスシステム）のバススイッチ制御部の構成例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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