(57)【特許請求の範囲】
【請求項１】
第１導電型のドレイン層と、
前記第１導電型とは反対の極性の第２導電型であって、前記ドレイン層上に配置されたボディ領域と、
前記ボディ領域表面から形成され、底部が前記ドレイン層内部に達する複数の孔と、
前記第１導電型であって、前記孔周囲に配置され、底面が前記ドレイン層とは離間したソース拡散層と、
前記孔内周と底面に形成されたゲート絶縁膜と、
前記ドレイン層と前記ボディ領域と前記ソース拡散層とは前記ゲート絶縁膜で絶縁された状態で、前記孔内に、前記ソース拡散層から前記ドレイン層に亘って充填されたゲート電極プラグと、
前記ソース拡散層に接続されたソース電極膜とを有し、
前記孔の開口形状は正方形であり、
前記孔は、前記正方形の一辺と同じ長さの間隔を開け、辺を対向させて直線上に配置された電界効果トランジスタ。
【請求項２】
前記ゲート電極プラグ間は、前記ソース電極膜とは絶縁されたゲート電極膜で接続された請求項１記載の電界効果トランジスタ。
【請求項３】
前記ボディ領域と同じ導電型であって、表面が前記ボディ領域よりも高濃度のオーミック拡散層が前記孔と前記ソース拡散層とで形成されたセル間に配置された請求項１又は請求項２のいずれか１項記載の電界効果トランジスタ。
【請求項４】
前記オーミック拡散層は前記ソース電極膜に接続された請求項３記載の電界効果トランジスタ。
【請求項５】
前記孔は矩形形状である請求項１乃至請求項４のいずれか１項記載の電界効果トランジスタ。
【請求項６】
前記ドレイン層には、ドレイン電極膜が接続された請求項１乃至請求項５のいずれか１項記載の電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電界効果型トランジスタに関し、特に、電源回路等に多用されるパワーＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
近年、パワーＭＯＳＦＥＴの構造としては、基板表面に沿って横方向にチャネルを形成するＤＭＯＳＦＥＴ構造が多く用いられているが、かかる構造では、オン抵抗低減のためユニットセルを微細化することが困難で、高集積化を図ることが困難であるという指摘がある。
【０００３】
このため、トレンチ構造のＭＯＳＦＥＴが最近注目されている。トレンチ構造のＭＯＳＦＥＴは、微細化、高集積化が容易であるため、オン抵抗の低減を図ることができる。
【０００４】
図３０、図３１(ａ)、(ｂ)の符号１０１に、従来のトレンチ型パワーＭＯＳＦＥＴを示す。図３１(ａ)は、図３０のＸ−Ｘ線断面図であり、図３１(ｂ)は、図３０のＹ−Ｙ線断面図である。なお、図３０には、後述するソース電極膜１２９は図示していない。
【０００５】
このパワーＭＯＳＦＥＴ１０１は、図３１(ａ)に示すように、Ｎ+型シリコン基板１１１上に、Ｎ-型エピタキシャル層からなるドレイン層１１２と、Ｐ型のボディ領域１１５とが順次形成されてなる半導体基板１０５を有している。
【０００６】
ボディ領域１１５には、底部がドレイン層１１２内部まで達し、断面が矩形の溝１１８1、１１８2が複数本形成されている。各溝１１８1、１１８2は、半導体基板１０５上では図３０に示すように帯状に配置されている。
【０００７】
互いに隣接する溝１１８1、１１８2の間の位置には、ボディ領域１１５の表面から所定深さにＰ+型不純物が拡散されてなるオーミック拡散層１２５1が形成されている。オーミック拡散層１２５1は、図３０に示すように、半導体基板１０５上では、溝１１８1、１１８2と平行になるように帯状に配置されている。
【０００８】
オーミック拡散層１２５1の両側には、ボディ領域１１５の表面からドレイン層１１２に達しない程度の深さまで、帯状のＮ+型のソース拡散層１２４1、１２４2が形成されている。
【０００９】
他方、各溝１１８1、１１８2の内周面及び底面にはゲート絶縁膜１１９1、１１９2がそれぞれ形成されており、各ゲート絶縁膜１１９1、１１９2の表面には、溝１１８1、１１８2内部を充填し、その上端が溝１１８1、１１８2の開口部から突き出された状態でポリシリコンゲート１３０1、１３０2が形成されている。このポリシリコンゲート１３０1、１３０2は、溝１１８1、１１８2上に配置されている。
【００１０】
ポリシリコンゲート１３０1、１３０2の上部には、ＰＳＧ(Phoso-Silicate Glass)膜１２８1、１２８2が形成され、このＰＳＧ膜１２８1、１２８2と半導体基板１０５の表面とを被覆するようにＡｌからなるソース電極膜１２９が形成されている。各ポリシリコンゲート１３０1、１３０2とソース電極膜１２９とは、ＰＳＧ膜１２８1、１２８2によって電気的に絶縁されるようにされている。
【００１１】
このような構造のパワーＭＯＳＦＥＴ１０１では、ソース電極膜１２９とドレイン層１１２との間に高電圧を印加した状態で、各ポリシリコンゲート１３０1、１３０2とソース拡散層１２４1、１２４2との間に閾値電圧以上の電圧を印加すると、ゲート酸化膜１１９1、１１９2とボディ領域１１５の界面に反転層が形成され、その反転層を通ってドレイン層１１２からソース拡散層１２４1、１２４2に電流が流れる。
【００１２】
上述したトレンチ構造のＭＯＳＦＥＴ１０１では、パターンを微細化することによりオン抵抗を低減することは可能であるが、ゲート幅が長くなるのでゲート・ドレイン間の容量が上昇してしまう。特に、パワーＭＯＳＦＥＴ１０１をＤＣ／ＤＣコンバータ等に用いた場合には、高効率化のため、オン抵抗とともにゲート・ドレイン間の容量を減少させる必要があるので、ゲート・ドレイン間の容量低減が望まれていた。
【００１３】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、オン抵抗と共にゲート・ドレイン間の容量を低減することが可能となる技術を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は電界効果トランジスタであって、第１導電型のドレイン層と、前記第１導電型とは反対の極性の第２導電型であって、前記ドレイン層上に配置されたボディ領域と、前記ボディ領域表面から形成され、底部が前記ドレイン層内部に達する複数の孔と、前記第１導電型であって、前記孔周囲に配置され、底面が前記ドレイン層とは離間したソース拡散層と、前記孔内周と底面に形成されたゲート絶縁膜と、前記ドレイン層と前記ボディ領域と前記ソース拡散層とは前記ゲート絶縁膜で絶縁された状態で、前記孔内に、前記ソース拡散層から前記ドレイン層に亘って充填されたゲート電極プラグと、前記ソース拡散層に接続されたソース電極膜とを有し、前記孔の開口形状は正方形であり、前記孔は、前記正方形の一辺と同じ長さの間隔を開け、辺を対向させて直線上に配置されている。
請求項２記載の発明は、請求項１記載の電界効果トランジスタであって、前記ゲート電極プラグ間は、前記ソース電極膜とは絶縁されたゲート電極膜で接続されている。
請求項３記載の発明は、請求項１又は請求項２のいずれか１項記載の電界効果トランジスタであって、前記ボディ領域と同じ導電型であって、表面が前記ボディ領域よりも高濃度のオーミック拡散層が前記孔と前記ソース拡散層とで形成されたセル間に配置されている。
請求項４記載の発明は、請求項３記載の電界効果トランジスタであって、前記オーミック拡散層は前記ソース電極膜に接続されている。
請求項５記載の発明は、請求項１乃至請求項４のいずれか１項記載の電界効果トランジスタであって、前記孔は矩形形状である。
請求項６記載の発明は、請求項１乃至請求項５のいずれか１項記載の電界効果トランジスタであって、前記ドレイン層には、ドレイン電極膜が接続されている。
【００１５】
本発明の電界効果トランジスタは、底部がドレイン層内部に達する複数の孔と、孔内に充填されたゲート電極プラグを有しており、ソース拡散層とドレイン層との間に高電圧を印加した状態で、ゲート電極プラグに電圧を印加すると、ドレイン層からソース拡散層へと電流が流れ、いわゆるトレンチ型の電界効果トランジスタを構成している。
【００１６】
従来のトレンチ型の電界効果トランジスタは、溝を形成して、溝の両側にチャネル領域を形成している。溝の底面積は大きいので、溝内に充填されたゲート電極が、ゲート絶縁膜を介してドレイン層と対向する面積は大きかった。
【００１７】
これに対し、本発明の電界効果トランジスタのように、溝ではなく複数の孔を半導体基板上に形成した場合には、孔の底面積は、溝の底面積に比して小さくなり、孔内に充填されたゲート電極プラグが、ドレイン層とゲート絶縁膜を介して対向する面積は、従来に比して小さくなる。ゲート・ドレイン間の容量は、ゲート電極とドレイン層との対向する面積に比例するので、ゲート・ドレイン間の容量は従来に比して小さくなる。
【００１８】
【発明の実施の形態】
以下で図面を参照し、本発明の実施の形態について説明する。
図１、図２(ａ)、(ｂ)の符号１に、本発明の一実施形態のトレンチ型パワーＭＯＳＦＥＴを示す。図２(ａ)は、図１のＡ−Ａ線断面図であり、図２(ｂ)は、図１のＢ−Ｂ線断面図である。
【００１９】
このパワーＭＯＳＦＥＴ１は、図２(ａ)に示すように、Ｎ+型のシリコン基板１１の表面に、Ｎ-型エピタキシャル層からなるドレイン層１２と、Ｐ型のボディ領域１５とが順次形成されてなる半導体基板５を有している。
【００２０】
ボディ領域１５には、ボディ領域１５の表面から所定深さに複数のオーミック拡散層２５1、２５2、２５3が形成されている。図１に示すように、半導体基板５上ではオーミック拡散層２５1、２５2、２５3は直線上に配置されており、互いに平行になっている。
【００２１】
各オーミック拡散層２５1、２５2、２５3の間には、ボディ領域１５の表面からドレイン層１２に達しない程度の深さまで、Ｎ+型のソース拡散層２４1、２４2がそれぞれ形成されている。
【００２２】
各ソース拡散層２４1、２４2には、底部がドレイン層１２内部まで達し、断面及び開口が矩形の複数の孔１８11〜１８15、１８21〜１８25がそれぞれ設けられている。それぞれの孔１８11〜１８15、１８21〜１８25は図１に示すように、半導体基板５上に所定ピッチで直線上に配置され、オーミック拡散層２５1、２５2、２５3と平行になるように配置されている。
【００２３】
各孔１８11〜１８15、１８21〜１８25には、その底面及び内周面から、開口周辺のソース拡散層２４1、２４2にわたって、帯状のゲート絶縁膜１９1、１９2がそれぞれ形成されており、各ゲート絶縁膜１９1、１９2の表面には、各孔１８11〜１８15、１８21〜１８25の内部を充填するように、ポリシリコンからなるゲート電極プラグ３０11〜３０15、３０21〜３０25がそれぞれ設けられている。各ゲート電極プラグ３０11〜３０15、３０21〜３０25は、その上端がソース拡散層２４1、２４2の下端よりも上方に位置し、下端はドレイン層１２の上端よりも下方に位置するようにされており、それぞれゲート絶縁膜１９11〜１９15、１９21〜１９25によってボディ領域１５及びソース拡散層２４1、２４2と絶縁されている。
【００２４】
各ゲート電極プラグ３０11〜３０15、３０21〜３０25の上部には、同じポリシリコンからなるゲート電極膜４０1、４０2がそれぞれ設けられている。このゲート電極膜４０1、４０2は、それぞれが孔１８11〜１８15、１８21〜１８25及びその周辺を被覆するように形成され、半導体基板５上では図１に示すように直線上に配置されている。またゲート電極膜４０1、４０2はゲート絶縁膜１９1、１９2によって、ソース拡散層２４1、２４2と電気的に絶縁されている。
【００２５】
ゲート電極膜４０1、４０2の上部には、各ゲート電極膜４０1、４０2を被覆するようにＰＳＧ(Phoso-Silicate Glass)膜からなる絶縁膜２８1、２８2が形成されており、絶縁膜２８1、２８2と半導体基板５の表面とを被覆するようにＡｌからなるソース電極膜２９が形成されている。ゲート電極膜４０とソース電極膜２９とは、絶縁膜２８1、２８2によって電気的に絶縁されている。また、半導体基板５の裏面には、金属膜からなるドレイン電極膜５１が形成されている。
【００２６】
このような構造のパワーＭＯＳＦＥＴ１では、ソース電極膜２９とドレイン電極膜５１との間に高電圧を印加した状態で、ゲート電極膜４０1、４０2とソース拡散層２４1、２４2との間に閾値電圧以上の電圧を印加すると、ゲート酸化膜１９1、１９2とボディ領域１５との界面に反転層が形成され、その反転層を通ってドレイン層１２からソース拡散層２４1、２４2に電流が流れる。
なお、本実施形態では、Ｎ型を第１導電型とし、Ｐ型を第２導電型としている。
【００２７】
以下で、図３乃至図２２を参照しながら、上述した本実施形態のパワーＭＯＳＦＥＴ１の製造工程について説明する。
なお、図３(ａ)〜図１７(ａ)は、製造工程上の図１のＡ−Ａ線に対応する断面図であり、図３(ｂ)〜図１７(ｂ)は、同様に図１のＢ−Ｂ線に対応する断面図である。
【００２８】
まず、抵抗率が３×１０-3Ω・cmであるＮ+型シリコン基板１１の表面上に、厚み４〜５μｍで抵抗率が０．３Ω・cmのＮ-型シリコン単結晶をエピタキシャル成長させ、ドレイン層１２を形成する(図３(ａ)、図３(ｂ))。
【００２９】
次に、熱酸化処理をし、ドレイン層１２の全表面にSiO2膜１３を成膜する(図４(ａ)、図４(ｂ))。そのSiO2膜１３を介してドレイン層１２の全表面にＰ型不純物であるボロンイオン(Ｂ+)を注入した後、熱処理するとＰ型不純物がドレイン層１２内で拡散し、ドレイン層１２内に、その表面から１．５μｍの深さまでボディ領域１５が形成される(図５(ａ)、図５(ｂ))。
【００３０】
次いで、半導体基板５表面に、帯状の開口部を有するレジスト膜(図示せず)を形成し、そのレジスト膜をマスクにし、開口部底面に露出するSiO2膜１３を介して、ボディ領域１５内にボロンイオンを注入すると、ボディ領域１５内に、ボロンを不純物とするＰ型の高濃度領域が形成される。
【００３１】
レジスト膜を除去した後、所定時間の熱処理をすると、Ｐ型の高濃度領域が拡散される。その平面図を図１８に示す。図１８に示すように、ボディ領域１５内には帯状のオーミック拡散層２５(図１８には３本のオーミック拡散層２５1〜２５3が示されている)が形成される。
【００３２】
図６(ａ)、(ｂ)は、その状態の断面図であり、図６(ａ)は、図１８のＣ−Ｃ線断面図、図６(ｂ)は、図１８のＤ−Ｄ線断面図である。図６(ａ)では、オーミック拡散層２５の断面が示されているが、図１８のＤ−Ｄ線はオーミック拡散層２５を横断していないので、図６(ｂ)にはオーミック拡散層２５は現れない。
【００３３】
次いで、SiO2膜１３上にレジスト膜(図示せず)を形成し、帯状のオーミック拡散層２５1、２５2、２５3の間に帯状の開口を形成する。そのレジスト膜をマスクにし、開口部底面に露出するSiO2膜１３を介して、ボディ領域１５内にリンイオン(Ｐ+)を注入すると、ボディ領域１５内に、リンイオンを不純物とするＮ型の高濃度領域が形成される。
【００３４】
レジスト膜を除去した後、所定時間の熱処理をすると、Ｎ型の高濃度領域が拡散される。その平面図を図１９に示す。図１９に示すように、オーミック拡散層２５1〜２５3の間に、ソース拡散層２４1、２４2が形成される。
【００３５】
図７(ａ)、(ｂ)は、その状態の断面図であり、図７(ａ)は、図１９のＥ−Ｅ線断面図、図７(ｂ)は、図１９のＦ−Ｆ線断面図である。図７(ａ)に示すように、ソース拡散層２４1、２４2は、ボディ領域１５の底部に達しない程度の深さまで拡散されている。図７(ａ)では、２本のソース拡散層２４1、２４2の断面が示されているが、図１９のＦ−Ｆ線は一方のソース拡散層２４2を横断していないので、図７(ｂ)には一方のソース拡散層２４2は現れない。
【００３６】
次に、レジスト膜を除去した後、ＣＶＤ法でSiO2膜１３上に厚いSiO2膜１６を成膜し(図８(ａ)、図８(ｂ))、厚いSiO2膜１６の表面に、図示しないレジスト膜を形成する。次いでレジスト膜をパターニングして、各ソース拡散層２４1、２４2の内側に、ソース拡散層２４1、２４2の幅より一辺が小さい正方形の開口を所定ピッチで列設する。
【００３７】
このレジスト膜をマスクにしてSiO2膜１６、１３をエッチング・除去すると、SiO2膜１６、１３に正方形の開口１７が所定ピッチで列設される。その平面図を図２０に示す。図２０には１０個の開口１７11〜１７15、１７21〜１７25を示しており、各開口１７11〜１７15、１７21〜１７25はここでは一辺が１μｍであり、ピッチは１μｍである。これらの開口１７11〜１７15、１７21〜１７25の底面からは、ボディ領域１５の表面の一部が露出している。
【００３８】
図９(ａ)、図９(ｂ)は、その状態の断面図であり、図９(ａ)は、図２０のＧ−Ｇ線断面図、図９(ｂ)は図２０のＨ−Ｈ線断面図である。図２０のＧ−Ｇ線は２個の開口１７21、１７11のみを横断し、Ｈ−Ｈ線も２個の開口１７12、１７11のみを横断しているので、図９(ａ)、(ｂ)には、２個の開口１７21、１７11と、２個の開口１７12、１７11のみをそれぞれ示している。
【００３９】
次いでレジスト膜を除去し、開口１７11〜１７15、１７21〜１７25が形成されたSiO2膜１６、１３をマスクにして、反応性イオンエッチング等の異方性エッチングを所定時間行う。すると各開口１７11〜１７15、１７21〜１７25の形成された領域のソース拡散層２４1、２４2及びボディ領域１５がエッチングされ、底部がドレイン層１２内部まで達し、幅が１．０μｍ程度で断面が矩形の孔１８11〜１８15、１８21〜１８25が形成される(図１０(ａ)、図１０(ｂ))。これらの孔１８11〜１８15、１８21〜１８25の深さはボディ領域１５の厚みよりも大きく、その底面は、ドレイン層１２の上端より下方に位置するようになっている。
【００４０】
この状態からSiO2膜１６、１３を除去すると、オーミック拡散層２５1〜２５3及びソース領域２４1、２４2の表面が露出する。その状態での平面図を図２１に示す。図２１に示すように、孔１８11〜１８15、１８21〜１８25はソース拡散層２４1、２４2内にそれぞれ所定ピッチ(１μｍ)で列設される。
【００４１】
図１１(ａ)、図１１(ｂ)は、その状態の断面図であり、図１１(ａ)は図２１のＫ−Ｋ線断面図、図１１(ｂ)は、図２１のＪ−Ｊ線断面図である。図１１(ａ)、(ｂ)には、孔１８の断面がそれぞれ示されているが、図２１のＫ−Ｋ線は２個の孔１８21、１８11のみを横断し、Ｊ−Ｊ線も２個の孔１８12、１８11のみを横断しているので、図１１(ａ)、(ｂ)には、２個の孔１８21、１８11と、２個の孔１８12、１８11のみをそれぞれ示している。
【００４２】
その後、熱酸化処理を行うと、シリコン酸化膜からなるゲート絶縁膜１９が全面に成膜される(図１２(ａ)、図１２(ｂ))。ここではゲート絶縁膜１９は膜厚５００Åに形成した。
【００４３】
次いで、ＣＶＤ法で、リンがドープされたポリシリコンを成長させ、孔１８11〜１８15、１８21〜１８25の内部を充填してゲート電極プラグ３０11〜３０15、３０21〜３０25を形成するとともに、半導体基板５表面を被覆するゲート電極膜４０を形成する。(図１３(ａ)、図１３(ｂ))。
【００４４】
次に、各孔１８11〜１８15、１８21〜１８25の一辺よりも幅が広い帯状のレジスト膜(図示せず)を、各ソース拡散領域２４1、２４2上に形成する。
次いでそのレジスト膜をマスクにしてゲート電極膜４０のエッチングを行い、ゲート電極膜４０をパターニングした後、レジスト膜を除去する。図２２に、その状態の平面図を示す。図２２に示すように、パターニングされたゲート電極膜４０1、４０2は、孔１８11〜１８15、１８21〜１８25を被覆するように、ソース拡散層２４1、２４2上でそれぞれ帯状に配置されている。
【００４５】
図１４(ａ)、図１４(ｂ)は、その状態の断面図であって、図１４(ａ)は図２２のＬ−Ｌ線断面図、図１４(ｂ)は図２２のＭ−Ｍ線断面図である。図１４(ａ)にはゲート電極膜４０1、４０2の断面が示されているが、図２２のＭ−Ｍ線は一方のゲート電極膜４０2を横断していないので、一方のゲート電極膜４０2は図１４(ｂ)には示されていない。
【００４６】
各ゲート電極プラグ３０11〜３０15、３０21〜３０25は各ゲート絶縁膜１９11〜１９15、１９21〜１９25とそれぞれ密着しており、下端がドレイン層１２の表面よりも下方に位置している。すなわち、ゲート電極プラグ３０11〜３０15、３０21〜３０25の上端は、孔１８11〜１８15、１８21〜１８25周辺のソース拡散層２４1、２４2の下端よりも上方に位置し、下端は上述したようにドレイン層１２の上端よりも下方に位置している。従って、ゲート電極プラグ３０11〜３０15、３０21〜３０25は、孔１８11〜１８15、１８21〜１８25の内周面で、ドレイン層１２とボディ領域１５とソース拡散層２４1、２４2に亘って配置されることになる。
【００４７】
次に、半導体基板５上全面にＰＳＧ膜をＣＶＤ法により形成して、層間絶縁膜２８を形成する(図１５(ａ)、図１５(ｂ))。
次いで、ゲート電極膜４０1、４０2上に、ゲート電極膜４０1、４０2の幅よりも幅が広い帯状のレジスト膜を形成し、このレジスト膜をマスクにして層間絶縁膜２８及びゲート絶縁膜をエッチングすると、レジスト膜で被覆されていないゲート電極膜４０1、４０2の間にある層間絶縁膜２８及びゲート絶縁膜１９が除去され、オーミック拡散層２５とソース拡散層２４1、２４2とが露出する。残存した層間絶縁膜２８1、２８2は、ゲート電極膜４０1、４０2を被覆するように残存する。その後レジスト膜を除去する(図１６(ａ)、図１６(ｂ))。
【００４８】
次に、Ａｌ薄膜を蒸着法で全面に形成し、パターニングして、Ａｌ薄膜からなるソース電極膜２９を形成する(図１７(ａ)、図１７(ｂ))。その後、スパッタ法などにより金属膜からなるドレイン電極膜５１を半導体基板５の裏面に成膜することにより、図１、図２(ａ)、(ｂ)に示したパワーＭＯＳＦＥＴ１が形成される。
【００４９】
溝１１８1、１１８2内にポリシリコンゲート１３０1、１３０2が充填された従来のパワーＭＯＳＦＥＴ１０１では、溝１１８1、１１８2の底面がドレイン層１１２とゲート絶縁膜１１９1、１１９2を介して対向する。溝１１８1、１１８2は基板表面に亘って形成されるため、溝１１８1、１１８2の底面積は比較的大きかった。
【００５０】
これに対し、上記の工程を経て形成されたパワーＭＯＳＦＥＴ１は、ゲート電極プラグ３０11〜３０15、３０21〜３０25の底面積の総計は、溝１１８1、１１８2の底面積の総計に比して小さくなる。このため、溝１１８1、１１８2を設け、その内部にポリシリコンゲート１３０1、１３０2が形成された従来のトレンチ型パワーＭＯＳＦＥＴ１０１に比して、ゲート電極プラグ３０11〜３０15、３０21〜３０25がドレイン層１２と対向する面積が小さくなり、この面積に比例するゲート・ドレイン間の容量を、従来に比して低減することができる。
【００５１】
本実施形態のパワーＭＯＳＦＥＴ１が、従来に比してどの程度ゲート・ドレイン間の容量を低減することができるかについて、以下で説明する。
本実施形態のパワーＭＯＳＦＥＴ１の孔１８は、図２３(ａ)に示すように、一辺がｘの正方形であり、互いに隣接する孔１８は、孔１８の一辺と同じ間隔ｘをおいて直線上に配置されているものとする。他方、従来のパワーＭＯＳＦＥＴ１０１の溝１１８は、図２３(ｂ)に示すように、幅がｘであるものとする。また、孔１８、溝１１８の底面は、ともにドレイン層１２、１１２の表面よりΔｚだけ低い位置に位置するものとする。
【００５２】
従来のパワーＭＯＳＦＥＴ１０１において、図２３(ｂ)に示す溝１１８を含む、長さ２ｘ、幅ｘの長方形の領域１５０では、ポリシリコンゲート１３０とドレイン層１１２とが対向する部分の面積ΔＳ101は、溝１１８の底面積と、ドレイン層に面した溝１１８の側面積との和になる。溝１１８の底面積は、図２３(ｂ)より２ｘ・ｘであって、ドレイン層に面した溝１１８の側面積は、長さ２ｘと、溝１１８のドレイン層１１２の表面からの深さΔｚとの積を２倍したものであるので、ΔＳ101は、
【００５３】
0004246334.tif 000002
となる。
【００５４】
本実施形態のパワーＭＯＳＦＥＴ１において、上述の長方形の領域１５０と同じ面積の領域を、図２３(ａ)の符号５０に示す。この領域５０は、孔１８を含む長さ２ｘ、幅ｘの長方形の領域である。
【００５５】
この領域５０において、ゲート電極プラグ３０とドレイン層１２とが対向する部分の面積ΔＳ1は、溝１８の底面積と、ドレイン層に面する孔１８の側面積との和となる。孔１８の底面積は図２３(ａ)よりｘ2であって、ドレイン層に面する孔１８の側面積は、孔１８の外周(４ｘ)と、孔１８のドレイン層１２の表面からの深さΔｚとの積であるため、ΔＳ1は、
【００５６】
0004246334.tif 000003
となる。
【００５７】
このように、ΔＳ1は、ΔＳ101に比してｘ2だけ面積が小さい。ｘを１μｍとし、Δｚを０．３μｍとすると、
0004246334.tif 000004
となり、
【００５８】
0004246334.tif 000005
となるので、ΔＳ1は、ΔＳ101の６９％になり、３１％面積を小さくすることができる。ΔＳ1、ΔＳ101はゲート・ドレイン間の容量に比例するので、ゲート・ドレイン間の容量を従来に比して３１％低減することができることがわかる。
【００５９】
このとき、領域１５０においてはチャネルは溝１１８の両側に沿って形成されるので、領域１５０のチャネル幅Ｗ101は、
0004246334.tif 000006
となる。
【００６０】
これに対し、領域５０では、チャネルは孔１８の周囲の四辺に沿って形成されるので、領域５０のチャネル幅Ｗ1は、
0004246334.tif 000007
となり、図２２(ａ)の領域５０と、図２(ｂ)の領域１５０とでは、それぞれのチャネル幅Ｗ1、Ｗ101はともに４ｘとなり、等しくなる。このように、本実施形態のパワーＭＯＳＦＥＴ１では、従来のチャネル幅Ｗ101と同じチャネル幅Ｗ1を維持しつつ、ゲート電極プラグ３０とドレイン層１２との間の容量を低減できる。かかるパワーＭＯＳＦＥＴ１をＤＣ／ＤＣコンバータ等に用いた場合には、オン抵抗を増加させることなくゲート・ドレイン間の容量を低減することができ、高効率のＤＣ／ＤＣコンバータを得ることができる。
【００６１】
なお、上述した実施形態では、図１に平面図を示すように、ゲート電極膜４０1、４０2が半導体基板５上に直線上に配置された場合について説明したが、本発明の電界効果トランジスタはこれに限らず、例えば図２４の符号７１に示すように、ゲート電極膜４０が半導体基板５上に網目状に配置された構成のパワーＭＯＳＦＥＴとしてもよい。
【００６２】
さらに、図２５の符号８１に示すように、ボディ領域１５上に矩形のソース拡散層２４1〜２４6が格子状に配置され、それぞれの中心に矩形のオーミック拡散層２５1〜２５6が配置され、各ソース拡散層２４1〜２４6の間に網目状のゲート電極膜４０が形成された構成のパワーＭＯＳＦＥＴとしてもよい。このような構成のパワーＭＯＳＦＥＴ８１では、網目状のゲート電極膜４０下に形成され、直線上に配置された孔１８11〜１８15、１８21〜１８25の間の領域であって、ゲート電極膜４０下の領域に、さらに孔１８31〜１８33を設けることもできる。
【００６３】
また、図２６の符号９１に示すように、孔１８11〜１８15、１８21〜１８25の上を被覆するように直線上に形成されたゲート電極膜４０1、４０2の間に、ソース拡散層２４1、２４2が配置され、ソース拡散層２４1、２４2上に、ゲート電極膜４０と平行になるように、所定ピッチでオーミック拡散層２５1〜２５4が配置された構成のパワーＭＯＳＦＥＴとしてもよい。
【００６４】
さらに、上述の実施形態では、パワーＭＯＳＦＥＴ１について説明しているが、本発明の電界効果トランジスタはこれに限られるものではなく、例えば、図２７(ａ)、(ｂ)にその断面図を示すように、Ｎ型のシリコン基板１１に代えてＰ+型のシリコン基板１１′を用いることで構成されるＩＧＢＴ(Insulated gate bipolar transistor)９３に適用してもよい。これと同様に、図２８(ａ)、(ｂ)にその断面図を示すように、ドレイン層１２とショットキーコンタクトをとる金属膜５２がドレイン層１２の裏面に直接形成されることで構成されるショットキーバリア型ＩＧＢＴ９５に適用してもよい。
【００６５】
また、図２９(ａ)、(ｂ)に示すように、ドレイン層１２の表面に図２(ａ)、(ｂ)に示す構造のトランジスタＰ1が形成され、裏面にトランジスタＰ1と全く同じ構成のトランジスタＰ2が形成されてなる双方向導通スイッチ９７に適用してもよい。
【００６６】
さらに、上述した実施形態において、Ｎ型を第１導電型とし、Ｐ型を第２導電型としているが、本発明はこれに限らず、Ｐ型を第１導電型とし、Ｎ型を第２導電型としてもよい。
【００６７】
また、絶縁膜２８としてＰＳＧ膜を用いているが、本発明の絶縁膜はこれに限られるものではなく、例えばシリコン窒化膜を用いてもよい。
さらに、ソース電極膜２９としてＡｌ膜を用いているが、本発明はこれに限らず、例えば銅膜などを用いてもよい。
【００６８】
また、ドレイン層１２をエピタキシャル成長で形成しているが、本発明のドレイン層１２の形成方法はこれに限らず、表面拡散で形成してもよい。
さらに、上述の実施形態ではいずれも半導体基板としてシリコン基板を用いているが、本発明の半導体基板はこれに限らず、例えばＳｉＣ等の基板に適用してもよい。
【００６９】
また、ゲート電極としてポリシリコンゲートを用いているが、本発明のゲート電極はこれに限らず、メタルゲートに適用してもよい。
さらに、ゲート絶縁膜１９1、１９2としてシリコン酸化膜を用いたが、本発明のゲート絶縁膜１９1、１９2はこれに限らず、例えばシリコン窒化膜を用いてもよいし、あるいはシリコン酸化膜とシリコン窒化膜との複合膜を用いてもよい。
【００７０】
さらに、本実施形態では、孔１８11〜１８15、１８21〜１８25の平面形状を矩形としているが、本発明はこれに限られるものではなく、他の形状、例えば六角形としてもよいし、円形にしてもよい。
【００７１】
【発明の効果】
パワーＭＯＳＦＥＴのゲート・ドレイン間容量を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態のパワーＭＯＳＦＥＴの構造を説明する平面図
【図２】(ａ)：本発明の一実施形態のパワーＭＯＳＦＥＴの構造を説明する第１の断面図
(ｂ)：本発明の一実施形態のパワーＭＯＳＦＥＴの構造を説明する第２の断面図
【図３】(ａ)：本発明の一実施形態のセルの形成工程を説明する第１の側断面図
(ｂ)：本発明の一実施形態のセルの形成工程を説明する第２の側断面図
【図４】(ａ)：図３(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図３(ｂ)に示した工程の続きの工程を説明する断面図
【図５】(ａ)：図４(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図４(ｂ)に示した工程の続きの工程を説明する断面図
【図６】(ａ)：図５(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図５(ｂ)に示した工程の続きの工程を説明する断面図
【図７】(ａ)：図６(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図６(ｂ)に示した工程の続きの工程を説明する断面図
【図８】(ａ)：図７(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図７(ｂ)に示した工程の続きの工程を説明する断面図
【図９】(ａ)：図８(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図８(ｂ)に示した工程の続きの工程を説明する断面図
【図１０】(ａ)：図９(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図９(ｂ)に示した工程の続きの工程を説明する断面図
【図１１】(ａ)：図１０(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図１０(ｂ)に示した工程の続きの工程を説明する断面図
【図１２】(ａ)：図１１(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図１１(ｂ)に示した工程の続きの工程を説明する断面図
【図１３】(ａ)：図１２(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図１２(ｂ)に示した工程の続きの工程を説明する断面図
【図１４】(ａ)：図１３(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図１３(ｂ)に示した工程の続きの工程を説明する断面図
【図１５】(ａ)：図１４(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図１４(ｂ)に示した工程の続きの工程を説明する断面図
【図１６】(ａ)：図１５(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図１５(ｂ)に示した工程の続きの工程を説明する断面図
【図１７】(ａ)：図１６(ａ)に示した工程の続きの工程を説明する断面図
(ｂ)：図１６(ｂ)に示した工程の続きの工程を説明する断面図
【図１８】本発明の一実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第１の平面図
【図１９】本発明の一実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第２の平面図
【図２０】本発明の一実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第３の平面図
【図２１】本発明の一実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第４の平面図
【図２２】本発明の一実施形態のパワーＭＯＳＦＥＴの製造工程を説明する第５の平面図
【図２３】(ａ)：本発明の実施形態のパワーＭＯＳＦＥＴの一部を示す平面図
(ｂ)：従来のパワーＭＯＳＦＥＴの一部を示す平面図
【図２４】網目状にゲート電極膜が形成された本発明の実施形態のパワーＭＯＳＦＥＴの構造を説明する第１の平面図
【図２５】網目状にゲート電極膜が形成された本発明の実施形態のパワーＭＯＳＦＥＴの構造を説明する第２の平面図
【図２６】本発明のその他の実施形態のパワーＭＯＳＦＥＴの構造を説明する平面図
【図２７】(ａ)：本発明の実施形態のＩＧＢＴを示す第１の断面図
(ｂ)：本発明の実施形態のＩＧＢＴを示す第２の断面図
【図２８】(ａ)：本発明の実施形態のショットキー型トランジスタを示す第１の断面図
(ｂ)：本発明の実施形態のショットキー型トランジスタを示す第２の断面図
【図２９】(ａ)：本発明の実施形態の双方向導通スイッチを示す第１の断面図
(ｂ)：本発明の実施形態の双方向導通スイッチを示す第２の断面図
【図３０】従来のトレンチ型のパワーＭＯＳＦＥＴの構造を説明する平面図
【図３１】(ａ)：従来のトレンチ型のパワーＭＯＳＦＥＴの構造を説明する第１の断面図
(ｂ)：従来のトレンチ型のパワーＭＯＳＦＥＴの構造を説明する第２の断面図
【符号の説明】
１……パワーＭＯＳＦＥＴ(電界効果トランジスタ)    １１……シリコン基板
１２……ドレイン層    １５……ボディ領域  １８11〜１８15、１８21〜１８25……孔    １９1、１９2……ゲート絶縁膜    ２４1、２４2……ソース拡散層
２５1、２５2、２５3……オーミック拡散層    ２８1、２８2……絶縁膜
３０1、３０2……ゲート電極プラグ  ４０1、４０2……ゲート電極膜
【図１】
0004246334.tif 000008
【図２】
0004246334.tif 000009
【図３】
0004246334.tif 000010
【図４】
0004246334.tif 000011
【図５】
0004246334.tif 000012
【図６】
0004246334.tif 000013
【図７】
0004246334.tif 000014
【図８】
0004246334.tif 000015
【図９】
0004246334.tif 000016
【図１０】
0004246334.tif 000017
【図１１】
0004246334.tif 000018
【図１２】
0004246334.tif 000019
【図１３】
0004246334.tif 000020
【図１４】
0004246334.tif 000021
【図１５】
0004246334.tif 000022
【図１６】
0004246334.tif 000023
【図１７】
0004246334.tif 000024
【図１８】
0004246334.tif 000025
【図１９】
0004246334.tif 000026
【図２０】
0004246334.tif 000027
【図２１】
0004246334.tif 000028
【図２２】
0004246334.tif 000029
【図２３】
0004246334.tif 000030
【図２４】
0004246334.tif 000031
【図２５】
0004246334.tif 000032
【図２６】
0004246334.tif 000033
【図２７】
0004246334.tif 000034
【図２８】
0004246334.tif 000035
【図２９】
0004246334.tif 000036
【図３０】
0004246334.tif 000037
【図３１】
0004246334.tif 000038