(57)【特許請求の範囲】
【請求項１】
半導体集積回路装置であって、
外部電源電位より低い内部電源電位を受けて動作する内部回路と、
前記外部電源電位を伝達する外部電源配線と、
前記内部電源電位を前記内部回路に伝達する第１の内部電源配線と、
前記外部電源配線から供給される外部電源電位を受けて前記内部電源電位に変換し、前記第１の内部電源配線に供給する第１の電圧変換手段とを備え、
前記第１の電圧変換手段は、
前記内部電源電位の基準値である参照電位を生成する参照電位発生手段と、
前記第１の内部電源配線の電位が前記参照電位より低い場合に、前記外部電源配線から前記第１の内部電源配線に、第１の電流駆動能力で電流を供給する第１の電圧降下手段と、
前記内部回路の活性化に応じて動作し、前記第１の内部電源配線の電位が前記参照電位より低い場合に、前記外部電源配線から前記第１の内部電源配線に、前記第１の電流駆動能力より高い第２の電流駆動能力で電流を供給する第２の電圧降下手段と、
前記第２の電流駆動能力を前記半導体集積回路装置の動作周波数に応じて制御する駆動能力制御手段とを含み、
前記駆動能力制御手段は、
前記内部回路の活性時に、前記動作周波数に対応した周期を有する外部クロック信号を受けて、第１の電圧レベルと第２の電圧レベルとを有する周期的な２値信号であり、前記動作周波数に応じて、前記第１の電圧レベルとなる第１の期間と前記第２電圧レベルとなる第２の期間の比率を調整した制御パルス信号を生成する制御パルス信号生成手段と、
前記制御パルス信号の前記第１の期間と前記第２の期間との比率に応じた電圧レベルを有する前記制御信号を生成する制御信号生成手段とを含み、
前記第２の電圧降下手段は、
前記内部電源電位を供給する第１の内部電源配線の電位と前記参照電位との差を増幅して出力する差動増幅手段と、
前記外部電源配線と前記第１の内部電源配線との間に接続され、前記差動増幅手段の出力を受けて、前記第１の内部電源配線の電位が前記参照電位より低い場合に前記外部電源配線から前記第１の内部電源配線に電流を供給する電流供給手段と、
前記制御信号の電圧レベルに応じた電流を前記差動増幅手段に供給することにより、前記第２の電流駆動能力を制御する電流制御手段とを含む、半導体集積回路装置。
【請求項２】
前記制御パルス信号生成手段は、
前記外部クロックを遅延させた遅延信号を出力する遅延回路と、
前記外部クロック信号と前記遅延信号とが入力され、前記制御パルス信号を出力する論理回路とを有し、
前記制御信号生成手段は、
ソースが前記第１の内部電源配線と結合する第１導電型の第１のＭＯＳトランジスタと、
前記第１導電型のＭＯＳトランジスタを介して、前記第１の内部電源配線と結合する内部ノードと、
前記第１の内部電源配線に対応する接地配線と、
前記内部ノードと前記接地配線との間に結合される第２導電型の第２のＭＯＳトランジスタと、
前記内部ノードと前記接地配線との間に結合されるキャパシタと、
前記内部ノードの電位を平滑して前記制御信号を出力するローパスフィルタとを含み、
前記第１および第２のＭＯＳトランジスタは、前記制御パルス信号を各々の制御電極に受けて導通状態が制御され、
前記キャパシタは、前記第１および第２のＭＯＳトランジスタの導通状態に応じて前記内部ノードの電位を調整する請求項１記載の半導体集積回路装置。
【請求項３】
前記制御パルス信号生成手段は、
前記外部クロック信号を分周する分周手段をさらに有し、
前記分周手段によって得られた信号の周波数に基づいて、前記制御パルス信号を生成する、請求項１記載の半導体集積回路装置。
【請求項４】
前記外部電源配線から前記外部電源電位を受けて前記内部電源電位に変換する第２の電圧変換手段と、
前記第２の電圧変換手段から前記内部電源電位を伝達する前記第２の内部電源配線とをさらに備え、
前記第１導電型の第１のＭＯＳトランジスタのソースは、前記第２の内部電源配線と結合する、請求項２に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部より供給された電源電位をより低い内部電源電位に変換する電圧降下回路（Voltage Down Converter；ＶＤＣ）を備える半導体集積回路装置に関し、動作周波数に応じた電流駆動能力を制御することができる電圧降下回路の構成に関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩメモリの低電圧動作化が進んでいる。その中で、半導体集積回路装置内部のトランジスタは、外部から印加される電源電圧よりも低い電圧によって、動作することが強く要求されるようになっている。ＬＳＩメモリの消費電力の低減およびトランジスタの微細化に伴う信頼性の確保が低電圧化の主な目的である。
【０００３】
特に、ＤＲＡＭ（Dynamic Random Access Memory）では、メモリセルにおける容量蓄積部となるキャパシタの誘電体膜の信頼性確保の面から、低電圧化は重要な課題である。
【０００４】
これらの理由によって、半導体集積回路装置の内部素子を駆動する電源電圧の上限は、世代を追うにつれて全体システムで用いられる外部電源電圧に対して低下してきている。
【０００５】
この要求に応えるために、外部電源から供給された電圧を受けて、半導体集積回路装置内部において安定した内部電源電圧を発生する回路として電圧降下回路が設けられている。
【０００６】
図１１は、従来の電圧降下回路の一般的な構成を示すための概略ブロック図である。
【０００７】
図１１を参照して、電圧降下回路１０は、外部電源電圧（以下Ｅｘｔ．Ｖｃｃという）を外部電源配線７０より受けて、変換された内部電源電圧（以下Ｉｎｔ．Ｖｃｃという）を内部電源配線８０に出力する。内部電源配線８０は、Ｉｎｔ．Ｖｃｃを周辺回路２１，アレイ制御回路２２等へ供給する。
【０００８】
電圧降下回路１０は、Ｉｎｔ．Ｖｃｃのレベルの基準値である参照電位（以下Ｖｒｅｆ．という）を生成する基準電位発生部１１と、Ｖｒｅｆ．に基づいて、Ｅｘｔ．ＶｃｃをＩｎｔ．Ｖｃｃに変換する電圧降下部１２とを含む。
【０００９】
図１２は、複数の電圧降下部を含む従来の構成の電圧降下回路２０００の回路図である。
【００１０】
図１２を参照して、電圧降下回路２０００は、電圧降下部１２として活性時用電圧降下回路４００（以下活性時用ＶＤＣという）と待機時用電圧降下回路４１０（以下待機時用ＶＤＣという）とを含む。さらに、電圧降下回路２０００は、Ｉｎｔ．Ｖｃｃを分圧し、上記活性時用ＶＤＣ４００および待機時用ＶＤＣ４１０にフィードバックする分圧回路４２０とを含む。また、内部電源配線４４０は、内部回路群に負荷電流を供給する。
【００１１】
まず、上記活性時用ＶＤＣ４００の動作を説明する。
活性時用ＶＤＣ４００は、カレントミラータイプの差動増幅器４０５を構成するトランジスタ４０１〜４０４と、トランジスタ４０１〜４０４の駆動電流を制御する電流制御トランジスタ４０６と、外部電源配線４３０と内部電源配線４４０との間に接続されるＰ型のドライバトランジスタ４０７とを備える。
【００１２】
差動増幅器４０５は、Ｖｒｅｆ．と分圧回路４２０によって分圧されたＩｎｔ．Ｖｃｃである電圧Ｖｉ′とをトランジスタ４０１および４０２のゲートに受けて、両者の差を増幅してドライバトランジスタ４０７のゲートに出力する。
【００１３】
上記Ｖｉ′がＶｒｅｆ．より低い、すなわちＩｎｔ．Ｖｃｃの電位が所望のレベルより低下している場合、差動増幅器４０５は、両者の電位差が増幅されたマイナスの電位を、ドライバトランジスタ４０７のゲートに出力する。この時、ドライバトランジスタ４０７はゲート電位の低下に見合う電流を、外部電源配線４３０から内部電源配線４４０に供給する。これにより、Ｉｎｔ．Ｖｃｃの電位は回復する。
【００１４】
一方、上記Ｖｉ′がＶｒｅｆ．とほぼ等しい場合、すなわちＩｎｔ．Ｖｃｃが所望のレベルである場合には、差動増幅器４０５によって、ドライバトランジスタ４０７は非導通となり、内部電源配線４４０には電流が供給されない。
【００１５】
上記の動作により、Ｉｎｔ．Ｖｃｃは所望の一定レベルに保たれる。
しかし、実際にはＩｎｔ．Ｖｃｃの変動をフィードバックして差動増幅器４０５で増幅し、ドライバトランジスタ４０７のゲート電位を変化させて内部電源配線４４０に電流を供給する一連の動作は、時間的な遅延を生じさせる。
【００１６】
このため、Ｉｎｔ．Ｖｃｃのレベルには、アンダーシュートやオーバーシュートといった過渡的な変動が生じる。
【００１７】
この変動を改善するために、差動増幅器４０５の応答性を向上させて、ＶＤＣの電流駆動能力を大きくする必要がある。具体的には、差動増幅器４０５を構成するトランジスタ４０１〜４０４の駆動電流を大きくすることが必要である。
【００１８】
しかし、トランジスタの駆動電流を大きくすることは、消費電力の増大につながる。
【００１９】
一般に、半導体集積回路装置は、動作選択がなされた場合（以下活性化時という）と、それ以外の場合（以下待機時という）では、内部回路群で消費される負荷電流が大きく異なる。
【００２０】
よって、負荷電流が大きい活性化時には、Ｉｎｔ．Ｖｃｃの安定化を図るためにＶＤＣの電流駆動能力を大きくする必要がある一方で、Ｉｎｔ．Ｖｃｃの変動が小さい待機時には、ＶＤＣの電流駆動能力は小さいもので十分である。
【００２１】
そこで、Ｉｎｔ．Ｖｃｃの変動に対する良好な追従性と、消費電力の低減とを両立するために、待機時用ＶＤＣ４１０が必要となる。待機時用ＶＤＣ４１０の基本的な構成および動作は活性時用ＶＤＣと同じである。
【００２２】
しかし、待機時用ＶＤＣ４１０において、電流制御トランジスタ４１６は、差動増幅器４１５を構成するトランジスタ４１１〜４１４に、常に一定の微小電流を供給するように線型領域で動作する。
【００２３】
一方、活性時用ＶＤＣ４００において、電流制御トランジスタ４０６は、活性化時に“Ｈ”レベル，待機時に“Ｌ”レベルをとる活性化信号φをゲートに受けて、活性化時にのみ導通し、待機時は非導通となるように飽和領域で動作する。これにより、活性時用ＶＤＣは、活性化時にのみ電流駆動能力が大きい状態で作動する。
【００２４】
以上のように、駆動電流の小さい差動増幅器を備えた電流駆動能力が小さく消費電流の少ない待機時用ＶＤＣと、駆動電流の大きい差動増幅器を備えた電流駆動能力の大きい活性時用ＶＤＣとを並列に配置して、必要な場合にのみ活性時用ＶＤＣを動作させることにより、常時消費されるスタンバイ電流を増加させずに、活性化時のＩｎｔ．Ｖｃｃの電圧変動に対する応答特性が良好な電圧降下回路を得ることができる。
【００２５】
このような構成の電圧降下回路については、たとえば超ＬＳＩメモリ（伊藤清男著，培風館）ｐｐ．３０７〜３１０に記載されている。
【００２６】
【発明が解決しようとする課題】
しかしながら、デバイス動作の高速化に伴い、電圧降下回路の応答特性の問題は、さらに重要視されている。
【００２７】
動作周波数に応じた外部クロック信号が印加されるたびに、データの書込や読出といった動作が行なわれるため、活性化時における半導体集積回路装置の負荷電流は、動作周波数に伴って変化する。
【００２８】
デバイスの高速化に伴って、半導体集積回路装置は、より幅広い動作周波数の下で動作するようになっており、たとえば、汎用品のメモリを考えた場合、従来の技術によって高速動作に対応するように設計された電圧降下回路を搭載した半導体集積回路装置は、組込まれたシステムの動作周波数が低い時には、無駄な電流を消費してしまう。
【００２９】
この発明は、上記のような問題点を解決するためになされたものであって、その目的は、幅広い動作周波数の下で十分な応答特性と消費電力の抑制とを両立できる構成を有する電圧降下回路を備えた、半導体集積回路装置を提供することである。
【００３０】
【課題を解決するための手段】
請求項１記載の半導体集積回路装置は、外部電源電位より低い内部電源電位を受けて動作する内部回路と、外部電源電位を伝達する外部電源配線と、内部電源電位を内部回路に伝達する第１の内部電源配線と、外部電源配線から供給される外部電源電位を受けて内部電源電位に変換し、第１の内部電源配線に供給する第１の電圧変換手段とを備え、第１の電圧変換手段は、内部電源電位の基準値である参照電位を生成する参照電位発生手段と、第１の内部電源配線の電位が参照電位より低い場合に、外部電源配線から第１の内部電源配線に、第１の電流駆動能力で電流を供給する第１の電圧降下手段と、内部回路の活性化に応じて動作し、第１の内部電源配線の電位が参照電位より低い場合に、外部電源配線から第１の内部電源配線に、第１の電流駆動能力より高い第２の電流駆動能力で電流を供給する第２の電圧降下手段と、第２の電流駆動能力を半導体集積回路装置の動作周波数に応じて制御する駆動能力制御手段とを含み、駆動能力制御手段は、内部回路の活性時に、動作周波数に対応した周期を有する外部クロック信号を受けて、第１の電圧レベルと第２の電圧レベルとを有する周期的な２値信号であり、動作周波数に応じて、第１の電圧レベルとなる第１の期間と第２電圧レベルとなる第２の期間の比率を調整した制御パルス信号を生成する制御パルス信号生成手段と、制御パルス信号の第１の期間と第２の期間との比率に応じた電圧レベルを有する制御信号を生成する制御信号生成手段とを含み、第２の電圧降下手段は、内部電源電位を供給する第１の内部電源配線の電位と参照電位との差を増幅して出力する差動増幅手段と、外部電源配線と第１の内部電源配線との間に接続され、差動増幅手段の出力を受けて、第１の内部電源配線の電位が参照電位より低い場合に外部電源配線から第１の内部電源配線に電流を供給する電流供給手段と、制御信号の電圧レベルに応じた電流を差動増幅手段に供給することにより、第２の電流駆動能力を制御する電流制御手段とを含む。
【００３１】
請求項２記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置において、制御パルス信号生成手段は、外部クロックを遅延させた遅延信号を出力する遅延回路と、外部クロック信号と遅延信号とが入力され、制御パルス信号を出力する論理回路とを有し、制御信号生成手段は、ソースが第１の内部電源配線と結合する第１導電型の第１のＭＯＳトランジスタと、第１導電型のＭＯＳトランジスタを介して、第１の内部電源配線と結合する内部ノードと、第１の内部電源配線に対応する接地配線と、内部ノードと接地配線との間に結合される第２導電型の第２のＭＯＳトランジスタと、内部ノードと接地配線との間に結合されるキャパシタと、内部ノードの電位を平滑して制御信号を出力するローパスフィルタとを含み、第１および第２のＭＯＳトランジスタは、制御パルス信号を各々の制御電極に受けて導通状態が制御され、キャパシタは、第１および第２のＭＯＳトランジスタの導通状態に応じて内部ノードの電位を調整する。
【００３３】
請求項３記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置において、制御パルス信号生成手段は、外部クロック信号を分周する分周手段をさらに有し、分周手段によって得られた信号の周波数に基づいて、制御パルス信号を生成する。
【００３４】
請求項４記載の半導体集積回路装置は、請求項２に記載の半導体集積回路装置であって、外部電源配線から外部電源電位を受けて内部電源電位に変換する第２の電圧変換手段と、第２の電圧変換手段から内部電源電位を伝達する第２の内部電源配線とをさらに備え、第１導電型の第１のＭＯＳトランジスタのソースは、第２の内部電源配線と結合する。
【００３５】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態の半導体集積回路装置１０００の全体構成を示す概略ブロック図である。
【００３６】
図１を参照して、半導体集積回路装置１０００は、外部電源配線７０より受けた外部電源電圧Ｅｘｔ．Ｖｃｃを内部電源電圧Ｉｎｔ．Ｖｃｃに変換する電圧降下回路１０と、内部電源配線８０よりＩｎｔ．Ｖｃｃを受けて動作する周辺回路２１，アレイ制御回路２２，メモリアレイ２３等からなる内部回路群２０と、クロック信号，アドレス信号，データ等を外部と授受し内部回路群２０とこれらの信号を授受する入出力回路２５とを備える。
【００３７】
図２は、図１のうち電圧降下回路１０の構成をより詳細に示すブロック図である。
【００３８】
図２を参照して、電圧降下回路１０は、Ｉｎｔ．Ｖｃｃの基準値であるＶｒｅｆ．を生成する基準電位発生回路３０と、待機時に動作する電流駆動能力の小さい電圧降下回路（以下スタンバイ用ＶＤＣという）４０と、活性化時に動作する電流駆動能力の大きい電圧降下回路（以下アクティブ用ＶＤＣという）５０と、外部クロック信号を受けて動作周波数に応じてアクティブ用ＶＤＣ５０の電流駆動能力を調整するための制御信号を生成する駆動能力制御回路６０とを備える。
【００３９】
電圧降下回路１０は、外部電源配線７０よりＥｘｔ．Ｖｃｃを受けて、Ｉｎｔ．Ｖｃｃに変換し、内部電源配線８０に供給する。
【００４０】
図３は、図２のアクティブ用ＶＤＣ５０の構成をより詳細に示すブロック図である。
【００４１】
図３を参照して、スタンバイ用ＶＤＣ４０は、構成および動作とも図１１で説明した待機時用ＶＤＣ４１０と同様である。
【００４２】
また、アクティブ用ＶＤＣ５０の基本的な構成および動作は、図１２における活性時用ＶＤＣ４００と同一である。
【００４３】
すなわち、活性時用ＶＤＣ４００におけるカレントミラータイプの差動増幅器４０５は、差動増幅器５１に対応し、電流制御トランジスタ４０６およびドライバトランジスタ４０７は、それぞれトランジスタ５２および５３に相当する。
【００４４】
アクティブ用ＶＤＣ５０は、活性時用ＶＤＣ４００に加えて駆動能力制御回路６０および動作選択トランジスタ５４をさらに備える。
【００４５】
動作選択トランジスタ５４は、ゲートに活性化信号φを受けて飽和領域で動作する。すなわち、動作選択トランジスタ５４は活性化時に導通し、待機時には非導通となる。
【００４６】
駆動能力制御回路６０は、外部クロック信号を受けて制御信号を出力する。この制御信号は、動作周波数に応じたレベルの直流電圧を有する。
【００４７】
これにより、活性化時においては、動作周波数に応じた制御信号が電流駆動トランジスタ５２のゲートに与えられる。ここで制御信号は、電流駆動トランジスタ５２を線形領域で動作させるレベルとなるように設定される。
【００４８】
よって、電流駆動トランジスタ５２が差動増幅器５１に供給する電流は、動作周波数に応じて決定される。供給される電流が大きいほど、差動増幅器５１の応答速度が向上し、アクティブ用ＶＤＣ５０の電流駆動能力は大きくなる。
【００４９】
すなわち、動作周波数に応じて電流駆動能力を調整することが可能な、アクティブ用ＶＤＣ５０が得られる。
【００５０】
図４は、図３の駆動能力制御回路６０の構成を詳細に示す概略ブロック図である。
【００５１】
図４を参照して、駆動能力制御回路６０は、外部クロック信号を受けて制御パルスを生成する制御パルス生成回路１００と、制御パルスを受けて制御信号を生成する制御信号生成回路２００とを備える。
【００５２】
駆動能力制御回路６０の動作を説明するために、まず制御パルス信号について説明する。
【００５３】
図５は、制御パルス信号について説明するための波形図である。
図５を参照して、外部クロック（以下Ｅｘｔ．ＣＬＫという）は、外部より入力されるクロック信号である。
【００５４】
Ｅｘｔ．ＣＬＫは、動作周波数に対応した信号であり、その周期はＴｃｋである。Ｅｘｔ．ＣＬＫに基づいて、制御パルス（以下／ＳＩＧ信号という）が作られる。
【００５５】
／ＳＩＧ信号は、Ｅｘｔ．ＣＬＫの立上がりタイミングで一定期間Δｔの間だけ“Ｌ”レベルとなり、その他の期間は“Ｈ”レベルとなる。
【００５６】
図６は、Ｅｘｔ．ＣＬＫにより／ＳＩＧ信号を生成する制御パルス生成回路１００の構成の具体例である。
【００５７】
Ｅｘｔ．ＣＬＫは、インバータ列１１１によって反転され、かつ一定期間Δｔだけ遅延される。インバータ列１１１によって反転、遅延されたＥｘｔ．ＣＬＫと、元のＥｘｔ．ＣＬＫとをＮＡＮＤゲート１１２に入力することにより、上記の／ＳＩＧ信号を得ることができる。
【００５８】
次に、制御信号生成回路２００の動作を説明する。
再び図４を参照して、制御信号生成回路は、ソースが内部電源配線８０と結合するＰ型トランジスタ２０１と、Ｐ型トランジスタ２０１のドレインと結合するノードＮｐと、ノードＮｐと接地配線９０との間に結合されるＮ型トランジスタ２０２とを有する。
【００５９】
さらに制御信号生成回路２００は、ノードＮｐと接地電位配線９０との間に接続されたキャパシタ２０３と、ノードＮｐの電位Ｖｐを平滑して制御信号を出力するローパスフィルタ２０４とを有する。
【００６０】
すなわち、ノードＮｐの電位Ｖｐによって制御信号のレベルが決定される。
よって制御信号は、キャパシタ２０３に蓄えられた電荷量によって決定される。
【００６１】
Ｐ型トランジスタ２０１およびＮ型トランジスタ２０２のゲートには、上記／ＳＩＧ信号が与えられる。Ｐ型トランジスタ２０１もしくはＮ型トランジスタ２０２は、／ＳＩＧ信号の“Ｌ”，“Ｈ”レベルに応じて導通し、これに伴ってキャパシタ２０３は充放電される。キャパシタ２０３に蓄えられる電荷量に応じて、ノードＮｐの電位Ｖｐも変化する。
【００６２】
図７は、ノードＮｐの電位Ｖｐとキャパシタ２０３へ充電あるいは放電される電荷量との関係を示すための概念図である。
【００６３】
図７を参照して、Ｑ（ｖ）ｐはＰ型トランジスタ２０１を通じてキャパシタ２０３に充電される電荷量であり、Ｑ（ｖ）ｎはＮ型トランジスタ２０２を通じてキャパシタ２０３から放電される電荷量である。
【００６４】
一定の／ＳＩＧ信号が与えられた下では、充電量Ｑ（ｖ）ｐと放電量Ｑ（ｖ）ｎは、釣り合った状態で平衡する。
【００６５】
すなわち、ノードＮｐの電圧Ｖｐは、図７の曲線で求められるように下式（１）が成り立つ電位ｖｏで平衡する。
【００６６】
Ｑ（ｖｏ）ｐ＝Ｑ（ｖｏ）ｎ      …（１）
また、／ＳＩＧ信号が“Ｌ”レベルであるΔｔ期間にＰ型トランジスタ２０１通じてノードＮｐに流れる電流をｉｄｓ（ｖ）ｐとし、／ＳＩＧ信号が“Ｈ”レベルとなるＴｃｋ−Δｔ期間にＮ型トランジスタ２０２を通じてノードＮｐに流れる電流をｉｄｓ（ｖ）ｎとして、さらに平衡状態におけるノードＮｐの電位をｖｏとすると、式（１）より下式（２）が成立する。
【００６７】
ｉｄｓ（ｖｏ）ｐ×Δｔ＝ｉｄｓ（ｖｏ）ｎ×（Ｔｃｋ−Δｔ）    …（２）
／ＳＩＧ信号は、“Ｌ”レベルの期間がΔｔ、“Ｈ”レベルの期間がＴｃｋ−Δｔの比率を持つ信号である。／ＳＩＧ信号は“Ｌ”レベルとなる期間Δｔは、図６のインバータ列１１１によって発生する遅延時間に等しく、ΔｔはＥｘｔ．ＣＬＫの周期によらず一定である。
【００６８】
よって、Ｅｘｔ．ＣＬＫの周期が小さい、すなわち動作周波数が高い場合には、／ＳＩＧ信号の“Ｌ”レベルとなる期間の比率が大きくなる。
【００６９】
この場合、式（２）において平衡状態のノードＮｐの電位Ｖｐが変化する。
このように動作周波数が高くなった場合における、Ｐ型トランジスタ２０１からの充電量をＱ′（ｖ）ｐ，Ｎ型トランジスタ２０２からの放電量をＱ′（ｖ）ｎとして、ノードＮｐの電位Ｖｐの変化を考える。
【００７０】
再び図７を参照して、一点鎖線で示された上記Ｑ′（ｖ）ｐおよびＱ′（ｖ）ｎを、先に説明したＱ（ｖ）ｐおよびＱ（ｖ）ｎと比較する。
【００７１】
動作周波数が高くなったことにより、Ｐ型トランジスタ２０１の導通する時間の割合が増加するので、Ｑ′（ｖ）ｐは、Ｑ（ｖ）ｐより大きい値となる。逆に、Ｑ′（ｖ）ｎはＱ（ｖ）ｎより小さい値となる。よって、ノードＮｐの電位Ｖｐは、ｖｏより高い電位ｖｏ′で平衡する。この結果、制御信号のレベルは大きくなる。
【００７２】
一方、動作周波数が低くなった場合には、／ＳＩＧ信号における“Ｌ”レベル期間の割合が小さくなるため、キャパシタ２０３の充電量は低下し、放電量が増加する。
【００７３】
この結果、ノードＮｐの電位Ｖｐはより低い電圧で平衡する。よって制御信号のレベルは小さくなる。
【００７４】
以上の様な動作によって、駆動能力制御回路６０は、動作周波数に応じてレベルが変化する直流電圧を有する制御信号を生成することができる。
【００７５】
線型領域で動作する電流駆動トランジスタ５２は、制御信号に対応した電流を、差動増幅手段５１に供給する。これにより、アクティブ用ＶＤＣ５０の電流駆動能力が制御される。
【００７６】
このように、アクティブ用ＶＤＣ５０は、高い応答特性が要求される高速動作時には、電流駆動能力を大きくする一方で、応答特性が必要とされない低速動作時には、電流駆動能力を小さくすることにより消費電流の増大を防ぐ。
【００７７】
すなわち、アクティブ用ＶＤＣ５０を備える半導体集積回路装置１０００は、組込まれるシステムに応じて電圧降下回路の設計を変形することなく、幅広い動作周波数の下で適正な応答特性を消費電力を無用に増大させることなく確保することができる。
【００７８】
また、動作周波数が変化するシステムに組込まれた場合にも、消費電力を抑制すると同時に、常に必要な応答特性を自動的に得ることができる。
【００７９】
制御信号生成回路２００において、Ｐ型トランジスタ２０１を通じてキャパシタ２０３に電流を供給する電源配線の電位が変動すると、同一の／ＳＩＧ信号の下でもキャパシタ２０３に蓄えられる電荷量すなわちノードＮｐの電位Ｖｐが変動する。
【００８０】
したがって、動作周波数に応じて安定したレベルを持つ制御信号を得るためには、より電位の変動の少ない電源を用いることが必要である。
【００８１】
よって、実施の形態１において、制御信号生成回路２００は、外部電源配線ではなく、内部電源配線によって駆動されている。
【００８２】
［実施の形態２］
実施の形態１では、制御パルス生成回路１００において、Ｅｘｔ．ＣＬＫから／ＳＩＧ信号を生成した。実施の形態２においては、／ＳＩＧ信号の生成にあたってＥｘｔ．ＣＬＫを分周した信号を用いる。
【００８３】
図８は、実施の形態２における制御パルス生成回路１０１の構成を示すブロック図である。
【００８４】
図８を参照して、制御パルス生成回路１０１は、実施の形態１の制御パルス生成回路１００と同一の構成であるワンショットパルス生成回路１１０に加えて、分周回路１２０をさらに備える。
【００８５】
図９は、図８の制御パルス生成回路１０１の動作を説明するための波形図である。
【００８６】
図８および図９を参照して、分周回路１２０は、外部クロック信号であるＥｘｔ．ＣＬＫを受けて、２分周された信号ＣＬＫＤを出力する。ＣＬＫＤはワンショットパルス生成回路１１０に与えられる。ワンショットパルス生成回路１１０の動作は、図６に示した制御パルス生成回路１００と同一であり、ＣＬＫＤ信号のパルス立上がり時に一定期間Δｔだけ“Ｌ”レベルを有する／ＳＩＧ信号が生成される。
【００８７】
上述したように、／ＳＩＧ信号のΔｔ期間はインバータ列１１１によって生成される遅延時間に相当するため、上記Δｔ期間はインバータ列１１１を構成するトランジスタの特性値に依存して決定される。
【００８８】
よって、製造プロセスのばらつきによって、インバータ列１１１を構成するトランジスタの特性が変動した場合には、／ＳＩＧ信号のΔｔ期間も影響を受けて変動する。
【００８９】
よって、動作周波数に応じて電流駆動能力の制御を正確に行なうことが困難になる。動作周波数が高くなるほど、／ＳＩＧ信号のパルス間隔は狭くなるため、トランジスタ特性の変動の影響は大きくなる。
【００９０】
ここで、Ｅｘｔ．ＣＬＫを分周して得られるＣＬＫＤに基づいて／ＳＩＧ信号を作成することにより、動作周波数が高い場合にも広いパルス間隔を確保することが可能となる。
【００９１】
これにより、制御パルス生成回路１０１は、トランジスタの特性の変動がΔｔ期間に及ぼす影響の小さい、／ＳＩＧ信号を得ることができる。
【００９２】
すなわち、実施の形態２の構成の電圧降下回路は、動作周波数が高い場合にもインバータ列１１１を構成するトランジスタの特性のばらつきの影響を軽減して制御パルス信号を得ることができ、広い動作周波数の下で安定した電流駆動能力の制御を行なうことができる。
【００９３】
なお分周器を複数用いることによって、４分周や８分周を設定することも可能である。
【００９４】
［実施の形態３］
実施の形態１では、制御信号生成回路２００は、内部電源配線８０によって駆動されていたが、実施の形態３では、制御信号生成回路２００を駆動するために、専用のＶＤＣを設ける。
【００９５】
図１０は、実施の形態３における駆動能力制御回路６１の構成を示すブロック図である。
【００９６】
図１０を参照して、駆動能力制御回路６１は、実施の形態１の駆動能力制御回路６０の構成に加えて、制御信号生成回路専用ＶＤＣ３００をさらに備える。
【００９７】
制御信号生成回路６１は、内部電源配線８０より独立した専用内部電源配線８１によって、制御信号生成回路専用ＶＤＣ３００から電源電位を供給される。
【００９８】
先に述べたように、制御信号生成回路２００を駆動する電源電位の安定性は、得られる制御信号の安定性に大きな影響を及ぼす。よって、実施の形態３の構成とすることにより、内部回路群で消費される負荷電流の影響により内部電源配線８０の電位Ｉｎｔ．Ｖｃｃが不安定なレベルとなった場合にも、安定した制御信号を生成することができる。
【００９９】
すなわち、Ｉｎｔ．Ｖｃｃレベルの変動に対して、より的確にフィードバックを施すことができ、より安定した電流駆動能力の制御性を有するＶＤＣを得ることができる。
【０１００】
制御信号生成回路専用ＶＤＣ３００は、図１２で示す従来の構成あるいは、図３で示す本発明の構成のいずれによっても実現される。
【０１０１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０２】
【発明の効果】
請求項１，２，３記載の半導体集積回路装置は、動作周波数によって電流駆動能力を制御することができる電圧降下回路を備えている。したがって、幅広い動作周波数の下で、動作周波数に応じた適正な電圧応答特性を、消費電力を無用に増大させることなく確保することができる。
【０１０３】
請求項４記載の半導体集積回路装置は、請求項３記載の半導体集積回路装置が奏する効果を、制御回路を構成するトランジスタの製造ばらつきによる影響を軽減し、広い動作周波数の下で安定して得ることができる。
【０１０４】
請求項５記載の半導体集積回路装置は、請求項３ないし４に記載の半導体集積回路装置が奏する効果に加えて、内部電源電位の変動をより安定的に制御することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態の半導体集積回路装置１０００の全体構成を示す概略ブロック図である。
【図２】  図１の電圧降下回路１０の構成をより詳細に示すブロック図である。
【図３】  図２のアクティブ用ＶＤＣ５０の構成をより詳細に示すためのブロック図である。
【図４】  図３の駆動能力制御回路６０の構成を詳細に示すための概略ブロック図である。
【図５】  制御パルス信号について説明するための波形図である。
【図６】  制御パルス生成回路１００の構成の一例を示す概略図である。
【図７】  ノードＮｐの電位とキャパシタ１０３への充放電電荷量の関係を示す概念図である。
【図８】  実施の形態２における制御パルス生成回路１０１の構成を示す概略ブロック図である。
【図９】  制御パルス生成回路１０１の動作を説明するための波形図である。
【図１０】  実施の形態３における駆動能力制御回路６１の構成を示す概略ブロック図である。
【図１１】  従来の電圧降下回路の一般的な構成を示す概略ブロック図である。
【図１２】  複数の電圧降下部を含む従来の技術の電圧降下回路２０００の構成を示す回路図である。
【符号の説明】
１０  電圧降下回路、２０  内部回路群、２１  周辺回路、２２  アレイ制御回路、２３  メモリアレイ、２５  入出力回路、３０  基準電位発生回路、４０スタンバイ用ＶＤＣ、５０  アクティブ用ＶＤＣ、５１  差動増幅器、５２電流制御トランジスタ、５３  ドライバトランジスタ、５４  動作選択トランジスタ、６０，６１  駆動能力制御回路、７０  外部電源配線、８０，８１  内部電源配線、９０  接地配線、１００，１０１  制御パルス生成回路、１１０  ワンショットパルス生成回路、１１１  インバータ列、１１２  ＮＡＮＤゲート、１２０  分周回路、２００  制御信号生成回路、２０１，２０２  トランジスタ、２０３  キャパシタ、２０４  ローパスフィルタ、３００  制御信号生成回路専用ＶＤＣ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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