(57)【特許請求の範囲】
【請求項１】
複数のＭＯＳＦＥＴをパッケージ部材の内部に収納してなる半導体モジュールであって、
前記パッケージ部材には、ドレイン接続端子と、独立した複数のゲート接続端子と、前記複数のＭＯＳＦＥＴの各々のソースとドレインの間に主電流を流すための第１のソース接続端子と、ゲート電圧供給用の第２のソース接続端子とが備えられており、
前記複数のＭＯＳＦＥＴの各ゲートは、前記複数のゲート接続端子の１つに個別的に接続され、
前記複数のＭＯＳＦＥＴの各ドレインは、前記ドレイン接続端子に共通に接続され、
前記複数のＭＯＳＦＥＴの各ソースは、それぞれ、前記第１及び第２のソース接続端子に共通に接続されている、
半導体モジュール。
【請求項２】
請求項１に記載された半導体モジュールであって、
前記ゲート接続端子は、制動回路接続用端子を構成する
半導体モジュール。
【請求項３】
半導体モジュールと、制動回路とを含む半導体装置であって、
前記半導体モジュールは、請求項２に記載されたものでなり、
前記制動回路は、前記ゲート接続端子数に対応した制動素子を含み、前記制動素子のそれぞれは、一端が前記ゲート接続端子に個別的に接続され、他端が共通に接続されている半導体装置。
【請求項４】
請求項３に記載された半導体装置であって、
前記制動素子は、抵抗を含む
半導体装置。
【請求項５】
請求項３に記載された半導体装置であって、
前記制動素子は、インダクタンスを含む
半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＭＯＳ(Metal Oxide Semiconductor)ＦＥＴ（Field Effect Transistor)を含む半導体モジュールに関する。
【０００２】
【従来の技術】
例えば、スイッチング電源、インバータ装置またはコンバータ装置等においては、電力変換部を、複数のパワーＭＯＳＦＥＴを並列接続して構成することがある。ＭＯＳＦＥＴは導通時に正の温度係数を持つ抵抗として動作するから、並列接続して用いるのに適している。ＭＯＳＦＥＴを並列接続した場合、電流が１つのＭＯＳＦＥＴに集中して流れると、ＭＯＳＦＥＴの持つ正の温度係数により、オン抵抗が増大し、電流を制限するような働きが生じる。結果として、ＭＯＳＦＥＴのそれぞれに流れる電流が均一化される。
【０００３】
複数のＭＯＳＦＥＴを含む半導体モジュールは、そのような並列接続回路を構成する場合に、回路実装密度の向上、組立工数の削減、特性改善、及びコストダウン等の観点から極めて有用である。
【０００４】
ところが、ＭＯＳＦＥＴは、高周波での利得が高く、しかも、ゲートとドレインとの間に寄生容量が存在する。このため、並列接続した場合、ターンオンまたはターンオフ時に、寄生容量に起因する高周波の発振が生じ、ＭＯＳＦＥＴが破壊したり、あるいは、ノイズを発生することがある。その対策として、各ゲートに対して、個別的に、直列抵抗または直列インダクタ等を挿入することが有効である。
【０００５】
しかし、この種の半導体モジュールは、例えば、特開平１ー２３９９６３号公報に開示されているように、複数のＭＯＳＦＥＴを封止部材の中に埋設すると共に、複数のＭＯＳＦＥＴのゲートを、封止部材の中で共通に接続し、封止部材の外部に設けられた１つのゲート接続端子に接続する構造を採用しているため、各ゲートに対して、個別的に、直列抵抗または直列インダクタ等を挿入することはできない。上記公知文献は、各ゲートを独立して設けられたゲート接続端子に個別的に接続するゲート接続端子構造を開示しているが、このゲート接続端子構造は、複数のＭＯＳＦＥＴの各ゲートに対して、異なるパルス幅の制御信号を入力するために採用されているものであって、寄生発振防止の目的で、各ゲート接続端子に対して、個別的に、直列抵抗または直列インダクタ等を挿入することは意図していない。
【０００６】
また、上記公知文献に記載されているように、従来は、複数備えられたＭＯＳＦＥＴのソースを共通に接続し、共通に接続されたソースを、１つのソース接続端子に接続してある。この構造は、ソース接続端子を、ゲート接続端子とともにゲート電圧を供給する端子、及び、ドレインとソースとの間に流れる主電流を通す端子としても利用することを前提としたものである。このため、ゲート電圧がソース接続端子とソースとの間の導体パターンによる電圧降下の影響を受けて変動してしまうという問題を生じる。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、１パッケージとして使用でき、回路実装密度の向上、組立工数の削減、特性改善、及びコストダウン等の観点から極めて有用な半導体モジュールを提供することである。
【０００８】
本発明のもう１つの課題は、電流容量の大きな半導体モジュールを提供することである。
【０００９】
本発明の更にもう１つの課題は、寄生容量に起因する発振を防止するための回路を簡単に付加し得る半導体モジュールを提供することである。
【００１０】
本発明の更にもう１つの課題は、寄生容量に起因する発振を防止するための回路を、複数備えられるＭＯＳＦＥＴのゲート毎に、個別に調整し得る半導体モジュールを提供することである。
【００１１】
本発明の更にもう１つの課題は、ドレインとソースとの間に流れる主電流によるゲート電圧の変動を最小にし得る半導体モジュールを提供することである。
【００１２】
【課題を解決するための手段】
上述した課題を解決するため、本発明に係る半導体モジュールは、パッケージ部材と、複数のＭＯＳＦＥＴとを含む。前記パッケージ部材は、外部に、ドレイン接続端子と、複数の独立するゲート接続端子と、第１のソース接続端子と、第２のソース接続端子とを備える。
【００１３】
前記複数のＭＯＳＦＥＴは、前記パッケージ部材の内部に収納されている。前記複数のＭＯＳＦＥＴのゲートは、前記ゲート接続端子のそれぞれに個別的に接続されている。ドレインは、前記ドレイン接続端子に共通に接続されている。ソースは、第１の回路を通して前記第１のソース接続端子に共通に接続され、第２の回路を通して前記第２のソース接続端子に接続されている。
【００１４】
上述したように、本発明に係る半導体モジュールでは、複数のＭＯＳＦＥＴがパッケージ部材の内部に収納されているから、１パッケージとして使用でき、回路実装密度の向上、組立工数の削減、特性改善、及びコストダウン等の観点から極めて有用な半導体モジュールが得られる。
【００１５】
複数のＭＯＳＦＥＴのドレインは、ドレイン接続端子に共通に接続されており、ソースはソース接続端子に共通に接続されている。従って、複数のＭＯＳＦＥＴを並列接続した電流容量の大きな半導体モジュールを得ることができる。
【００１６】
複数のＭＯＳＦＥＴのゲートは、ゲート接続端子のそれぞれに個別的に接続されている。従って、複数のＭＯＳＦＥＴのゲートを接続したゲート接続端子のそれぞれに対して、抵抗またはインダクタ等の制動素子を外付けすることにより、寄生容量発振を防止するための回路を簡単に付加し得る。
【００１７】
しかも、複数のＭＯＳＦＥＴのゲートを接続したゲート接続端子のそれぞれに対して接続される抵抗またはインダクタ等の制動素子を、個別的に調整もしくは選択することができるので、個々のＭＯＳＦＥＴに最適な制動素子を外付けすることができる。
【００１８】
ソースは、第１の回路を通して第１のソース接続端子に共通に接続され、第２の回路を通して第２のソース接続端子に接続されている。従って、第１の回路及び第１のソース接続端子を、主電流を流す回路部分として利用し、第２の回路及び第２のソース接続端子を、ゲート電圧を印加する回路部分として用いることができる。このため、ドレインとソースとの間に流れる主電流によるゲート電圧の変動を最小にし得る半導体モジュールを得ることができる。
【００１９】
本発明の他の目的、構成及び効果については、添付図面を参照し、更に具体的に説明する。図は単なる例示に過ぎない。
【００２０】
【発明の実施の形態】
図１は本発明に係る半導体モジュールのブロック図である。図示された半導体モジュールは、パッケージ部材１と、個数ｎのＭＯＳＦＥＴ（以下ＦＥＴと称する）３１〜３ｎとを含む。ＦＥＴ３１〜３ｎの個数ｎは任意である。通常は２〜４個である。パッケージ部材１は、外部に、ドレイン接続端子Ｄ１と、複数の独立するゲート接続端子Ｇ１〜Ｇｎと、第１のソース接続端子Ｓ１と、第２のソース接続端子Ｓ２とを備える。パッケージ部材１は、通常は、適当な絶縁性合成樹脂材料を用いて、任意の形状に成形されている。ドレイン接続端子Ｄ１、ゲート接続端子Ｇ１〜Ｇｎ、第１のソース接続端子Ｓ１、及び、第２のソース接続端子Ｓ２は、一般的なピン状端子によって構成され、樹脂モールド等の手段によって、パッケージ部材１と一体化される。
【００２１】
ＦＥＴ３１〜３ｎは、パッケージ部材１の内部に収納されている。ＦＥＴ３１〜３ｎの機械的配置は任意でよい。相互的な干渉や、動作特性の劣化等を招かないようにして、できるだけ小型化できる形状に配置する。ＦＥＴ３１〜３ｎのゲートＧは、ゲート接続端子Ｇ１〜Ｇｎのそれぞれに個別的に接続されている。ゲート接続端子Ｇ１〜Ｇｎは、後で説明するように、制動回路接続用端子を構成する。ゲート接続端子Ｇ１〜Ｇｎは、図示では、パッケージ部材１の同一辺に間隔を隔てて配置されているが、その配置に限定はない。ゲートＧからゲート接続端子Ｇ１〜Ｇｎに至る回路は導体によって構成できる。
【００２２】
ドレインＤは、ドレイン接続端子Ｄ１に共通に接続されている。ドレイン接続端子Ｄ１の配置位置に関しても、特に限定はない。この実施例では、単に図面の作成上の都合から、パッケージ部材１の上辺（図において）に対置した例を示している。ドレインＤからドレイン接続端子Ｄ１に至る回路も導体によって構成できる。
【００２３】
ソースＳは、第１の回路５、７を通して、第１のソース接続端子Ｓ１に共通に接続され、第２の回路９１〜９ｎ、１１を通して、第２のソース接続端子Ｓ２に接続されている。第１のソース接続端子Ｓ１は、ソースＳ及びドレインＤの間を流れる電流のための主電流回路に含まれる。第２のソース接続端子Ｓ２は、ゲート接続端子Ｇ１〜Ｇ１のいずれかと共に、ゲート電圧供給端子を構成する。
【００２４】
第１のソース接続端子Ｓ１の配置位置は任意である。この例では、ドレイン接続端子Ｄ１の備えられた上辺と対向する下辺（図において）に備えられた例を示している。また、図示実施例において、第１の回路５、７はＦＥＴ３１〜３ｎのソースＳを共通に接続する回路５と、この回路５を第１のソース接続端子Ｓ１に導く１つの回路７とを含む。第２の回路９１〜９ｎ、１１はソースＳから導かれたｎ個の回路９１〜９ｎと、これらの回路９１〜９ｎを共通に接続し、第２のソース接続端子Ｓ２に導く回路１１とを含んでいる。これらの回路５、７、９１〜９ｎ、１１は導体によって構成することができる。
【００２５】
上述した半導体モジュールでは、ＦＥＴ３１〜３ｎがパッケージ部材１の内部に収納されているから、１パッケージとして使用でき、回路実装密度の向上、組立工数の削減、特性改善、及びコストダウン等の観点から極めて有用な半導体モジュールが得られる。
【００２６】
ＦＥＴ３１〜３ｎのソースＳは、第１の回路５、７を通して第１のソース接続端子Ｓ１に共通に接続され、第２の回路９１〜９ｎ、１１を通して第２のソース接続端子Ｓ２に接続されている。従って、第１の回路５、７及び第１のソース接続端子Ｓ１を、主電流を流す回路部分として利用し、第２の回路９１〜９ｎ、１１及び第２のソース接続端子Ｓ２を、ゲート電圧を印加する回路部分として用いることができる。このため、ドレインＤとソースＳとの間に流れる主電流によるゲート電圧の変動を最小にし得る半導体モジュールを得ることができる。
【００２７】
ＦＥＴ３１〜３ｎのドレインＤは、ドレイン接続端子Ｄ１に共通に接続されており、ソースＳはソース接続端子に共通に接続されている。従って、ＦＥＴ３１〜３ｎを並列接続した電流容量の大きな半導体モジュールを得ることができる。
【００２８】
図２は本発明に係る半導体モジュールの他の実施例を示すブロック図である。この実施例は、第１のスイッチ回路〜第４のスイッチ回路をブリッジ接続した半導体モジュールの例を示している。第１のスイッチ回路はＦＥＴ３１及びＦＥＴ３２を並列接続して構成され、第２のスイッチ回路はＦＥＴ３３及びＦＥＴ３４を並列接続して構成され、第３のスイッチ回路はＦＥＴ３５及びＦＥＴ３６を並列接続して構成され、第４のスイッチ回路はＦＥＴ３７、３８を並列接続して構成されている。
【００２９】
ＦＥＴ３１〜３８のゲートＧは、ゲート接続端子Ｇ１〜Ｇ８のそれぞれに個別的に接続されている。ゲート接続端子Ｇ１〜Ｇ８は、制動回路接続用端子を構成する。ゲート接続端子Ｇ１〜Ｇ８の配置に限定はない。ゲートＧからゲート接続端子Ｇ１〜Ｇ８に至る回路は導体によって構成できる。
【００３０】
ＦＥＴ３１〜３４のドレインは、ドレイン接続端子Ｄ１に共通に接続されている。ドレイン接続端子Ｄ１の配置位置に関しても、特に限定はない。ＦＥＴ３１、３２のソースは第２の回路９１、９２、１１１により共通に接続され、第２のソース接続端子Ｓ２１に導かれている。同様に、ＦＥＴ３３、３４のソースは第２の回路９３、９４、１１２により共通に接続され、第２のソース接続端子Ｓ２２に接続されている。
【００３１】
ＦＥＴ３５、３６のドレインは、ＦＥＴ３１、３２のソースに接続され、接続点が第１の回路７１を通して、出力端子Ｖに接続されている。出力端子Ｖは、パッケージ部材１の外部に配置されている。ＦＥＴ３７、３８のドレインは、ＦＥＴ３３、３４のソースに接続され、接続点が第１の回路７２を介して、スイッチ出力端子Ｕに接続されている。スイッチ出力端子Ｕ、Ｖは、第１のソース接続端子としても機能するものであって、パッケージ部材１の外部に配置され、例えば、トランス巻線等に接続される。
【００３２】
ＦＥＴ３５、３６のソースは、第２の回路９５、９６、１１３を通して共通に接続され、更に第２のソース接続端子Ｓ２３に接続されている。ＦＥＴ３７、３８のソースは、第２の回路９７、９８、１１４を通して共通に接続され、第２のソース接続端子Ｓ２４に接続されている。ＦＥＴ３５〜３８のソースは、さらに、第１の回路７３を通して、第１のソース接続端子Ｓ１に共通に接続されている。
【００３３】
第１のソース接続端子Ｓ１、出力接続端子Ｕ、Ｖ及び、ドレイン接続端子Ｄ１は、ＦＥＴ３１〜３８のソース及びドレインの間を流れる電流のための主電流回路に含まれる。第２のソース接続端子Ｓ２１〜Ｓ２４は、ゲート接続端子Ｇ１〜Ｇ８のいずれかと共に、ゲート電圧供給端子を構成する。
【００３４】
ゲート接続端子Ｇ１〜Ｇ８、ドレイン接続端子Ｄ１、第１のソース接続端子Ｓ１、出力接続端子Ｕ、Ｖ、及び第２のソース接続端子Ｓ２１〜Ｓ２４の配置位置は任意である。回路７１〜７３、９１〜９８、１１１〜１１４は導体によって構成することができる。
【００３５】
図２に示した半導体モジュールでも、ＦＥＴ３１〜３８がパッケージ部材１の内部に収納されているから、１パッケージとして使用でき、回路実装密度の向上、組立工数の削減、特性改善、及びコストダウン等の観点から極めて有用な半導体モジュールが得られる。
【００３６】
ＦＥＴ３１〜３４のソースは、第１の回路７１、７２を通して出力端子Ｕ、Ｖにそれぞれ接続され、第２の回路９１〜９４、１１１、１１２を通して第２のソース接続端子Ｓ２１、Ｓ２２に、それぞれ接続されている。従って、出力端子Ｕ、Ｖを、主電流を流す回路部分として利用し、第２のソース接続端子Ｓ２１、Ｓ２２を、ゲート電圧を印加する回路部分として用いることができる。このため、ドレインとソースとの間に流れる主電流によるゲート電圧の変動を最小にし得る半導体モジュールを得ることができる。
【００３７】
ＦＥＴ３５〜３８のソースは、第１の回路７３を通して第１のソース接続端子Ｓ１に共通に接続され、第２の回路９５〜９８、１１３、１１４を通して第２のソース接続端子Ｓ２３、Ｓ２４にそれぞれ接続されている。従って、第１のソース接続端子Ｓ１を、主電流を流す回路部分として利用し、第２のソース接続端子Ｓ２３、Ｓ２４を、ゲート電圧を印加する回路部分として用いることができる。このため、ドレインとソースとの間に流れる主電流によるゲート電圧の変動を最小にし得る半導体モジュールを得ることができる。
【００３８】
また、第１のスイッチ回路〜第４のスイッチ回路は、ＦＥＴ（３１、３２）〜（３７、３８）を並列接続して構成されているので、電流容量の大きな半導体モジュールを得ることができる。
【００３９】
図３は本発明に係る半導体装置の構成を示す図である。図示された半導体装置は、図１に示した半導体モジュール１３と、制動回路１５とを含んでいる。制動回路１５はｎ個の抵抗Ｒ１〜Ｒｎを含んでいる。抵抗Ｒ１〜Ｒｎのそれぞれは、一端がゲート接続端子Ｇ１〜Ｇｎのそれぞれに個別的に接続され、他端が共通に接続されている。
【００４０】
図４は本発明に係る半導体装置の別の例を示す図である。図３に現れた構成部分と同一の構成部分については同一の参照符号を付してある。この実施例の特徴は、制動回路１５がｎ個のインダクタＬ１〜Ｌｎで構成されていることである。
【００４１】
既に述べたように、本発明に係る半導体モジュール１３において、ＦＥＴ３１〜３ｎのゲートＧは、ゲート接続端子Ｇ１〜Ｇｎのそれぞれに個別的に接続されている。従って、ゲート接続端子Ｇ１〜Ｇｎのそれぞれに対して、図３、４に示す如く、抵抗Ｒ１〜ＲｎまたはインダクタＬ１〜Ｌｎ等の制動素子を外付けすることにより、寄生容量発振を防止するための回路を簡単に付加し得る。
【００４２】
しかも、ゲート接続端子Ｇ１〜Ｇｎのそれぞれに対して接続される抵抗Ｒ１〜ＲｎまたはインダクタＬ１〜Ｌｎ等の制動素子を、個別的に調整もしくは選択することができるので、個々のＦＥＴ３１〜３ｎに最適な制動素子を外付けすることができる。
【００４３】
図示は省略するが、図２に示した半導体モジュールも、ゲート接続端子Ｇ１〜Ｇ８に抵抗またはインダクタ等の制動素子を外付けすることにより、寄生容量発振を防止するための回路を簡単に付加し得る。
【００４４】
【発明の効果】
以上述べたように、本発明によれば、次のような効果を得ることができる。
（ａ）１パッケージとして使用でき、回路実装密度の向上、組立工数の削減、特性改善、及びコストダウン等の観点から極めて有用な半導体モジュールを提供することができる。
（ｂ）電流容量の大きな半導体モジュールを提供することができる。
（ｃ）寄生容量発振を防止するための回路を簡単に付加し得る半導体モジュールを提供することができる。
（ｄ）寄生容量に起因する発振を防止するための回路を、複数備えられるＭＯＳＦＥＴのゲート毎に、個別に調整しまたは選択し得る半導体モジュールを提供することができる。
（ｅ）ドレインとソースとの間に流れる主電流によるゲート電圧の変動を最小にし得る半導体モジュールを提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体モジュールのブロック図である。
【図２】本発明に係る半導体モジュールの別の実施例を示すブロック図である。
【図３】本発明に係る半導体モジュールの使用態様を示す図である。
【図４】本発明に係る半導体モジュールの別の使用態様を示す図である。
【符号の説明】
１                      パッケージ部材
３１〜３ｎ              ＭＯＳＦＥＴ
Ｇ１〜Ｇｎ              ゲート接続端子
Ｄ１                    ドレイン接続端子
Ｓ１                    第１のソース接続端子
Ｓ２                    第２のソース接続端子
１３                    半導体モジュール
１５                    制動回路
Ｒ１〜Ｒｎ              抵抗
Ｌ１〜Ｌｎ              インダクタ
【図１】
0004367729.tif 000002
【図２】
0004367729.tif 000003
【図３】
0004367729.tif 000004
【図４】
0004367729.tif 000005