(57)【特許請求の範囲】
【請求項１】
相補接続させたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを有する第１のトランジスタ対を少なくとも有する入力側回路と、相補接続させたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを有する第２のトランジスタ対を少なくとも有する出力側回路と、第２のトランジスタ対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲート端子に、第１のトランジスタ対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲート端子に入力した入力信号とは逆位相の信号を入力するインバータ回路とを備える電圧レベル変換回路であって、
入力側回路は第１のトランジスタ対のＰＭＯＳトランジスタと電源との間にＰＭＯＳトランジスタに直列に接続された別の第１のＰＭＯＳトランジスタを有し、
出力側回路は第２のトランジスタ対のＰＭＯＳトランジスタと電源との間にＰＭＯＳトランジスタに直列に接続された別の第２のＰＭＯＳトランジスタを有し、
第１のトランジスタ対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの共通ドレイン端子が第２のＰＭＯＳトランジスタのゲート端子に接続され、かつ、第２のトランジスタ対のＰＭＳＯトランジスタ及びＮＭＯＳトランジスタの共通ドレイン端子が第１のＰＭＯＳトランジスタのゲート端子に接続され、
さらに、第１及び第２のトランジスタ対のＮＭＯＳトランジスタのソース電位がそれぞれ接地電位より低い負電位に維持され、かつ、第１及び第２のトランジスタ対のＮＭＯＳトランジスタのソース・ドレイン間電圧を低減させるために、第１及び第２のトランジスタ対のＰＭＯＳトランジスタのドレイン端子とＮＭＯＳトランジスタのドレイン端子との間にそれぞれ１段以上のノーマリオン型ＮＭＯＳトランジスタが介在し、
しかも、第２のトランジスタ対のＰＭＯＳトランジスタのドレイン端子から出力信号を出力することを特徴とする電圧レベル変換回路。
【請求項２】
第１及び第２のトランジスタ対のＰＭＯＳトランジスタのドレイン端子とＮＭＯＳトランジスタのドレイン端子との間にそれぞれ２段以上のノーマリオン型ＮＭＯＳトランジスタが介在することを特徴とする請求項１に記載の電圧レベル変換回路。
【請求項３】
第１及び第２のトランジスタ対のノーマリオン型ＭＯＳトランジスタのゲート端子がそれぞれ共通の電源電圧端子に接続されていることを特徴とする請求項１又は２に記載の電圧レベル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧レベル変換回路に関し、更に詳細には、電源電圧が低い領域でも、動作能力が高く、電圧レベル変換回路を付設した駆動回路本体の低電圧化に最適な電圧レベル変換回路に関するものである。
【０００２】
【従来の技術】
電圧レベル変換回路は、電圧の低い入力信号を同位相の電圧の高い出力信号に変換する回路であって、例えば液晶表示装置の駆動回路を構成する多結晶シリコン薄膜トランジスタのクロック信号回路等で使用されている。
つまり、多結晶シリコン薄膜トランジスタの駆動能力は、単結晶シリコンＭＯＳトランジスタに比べて低く、例えば５Ｖ、或いは３．３Ｖのクロック信号で駆動した場合、液晶ディスプレイを駆動するのに十分なスピードを得ることができない。そこで、５Ｖ、或いは３．３Ｖのクロック信号を昇圧する電圧レベル変換回路をクロック信号入力部に設けて、７Ｖ〜２０Ｖのクロック信号で多結晶シリコン薄膜トランジスタを駆動させることが多い。
【０００３】
ここで、図５及び図６を参照して、従来の電圧レベル変換回路の構成及び動作を説明する。図５は従来の電圧レベル変換回路の構成を示す回路図、及び図６は入力信号（ＩＮ）及び出力信号（ＯＵＴ）の波形を示す波形図である。
従来の電圧レベル変換回路１０は、電圧ＶＤＤの入力信号を電源の電圧ＶＰＰの電圧を有する出力信号に変換する回路であって、図５に示すように、信号の入力側に、ＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳと言う）１２及びＰＭＯＳ１２に相補接続されたＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳと言う）１４からなる第１のトランジスタ対２０と、第１のトランジスタ対２０のＰＭＯＳ１２に直列接続されたＰＭＯＳ１６と、ＰＭＯＳ１２とＮＭＯＳ１４のゲート端子に接続された共通入力端子１８とを有する。
【０００４】
更に、電圧レベル変換回路１０は、信号の出力側に、ＰＭＯＳ２２及びＰＭＯＳ２２に相補接続されたＮＭＯＳ２４からなる第２のトランジスタ対３０と、第２のトランジスタ対のＰＭＯＳ２２に直列接続されたＰＭＯＳ２６と、ＰＭＯＳ２２及びＮＭＯＳ２４のドレイン端子に接続された出力端子２８とを有する。
更に、入力端子１８は、順方向のインバータ３２を介して第２のトランジスタ対３０のＮＭＯＳ２２及びＮＭＯＳ２４のゲート端子に接続されている。
また、第１のトランジスタ対２０のＮＭＯＳ１４及び第２のトランジスタ対３０のＮＭＯＳ２４のソース端子は接地され、第１のトランジスタ対２０のＰＭＯＳ２６及び第２のトランジスタ対３０のＰＭＯＳ２６のソース端子は昇圧電位の電源３４Ａ、Ｂに接続されている。
【０００５】
そして、第１のトランジスタ対２０のＰＭＯＳ１２及びＮＭＯＳ１４の共通ドレイン端子は第２のトランジスタ対３０のＰＭＯＳ２６のゲート端子に、第２のトランジスタ対３０のＰＭＯＳ２２及びＮＭＯＳ２４の共通ドレイン端子は第１のトランジスタ対２０のＰＭＯＳ１６のゲート端子に、それぞれ、接続されている。
【０００６】
第１及び第２のトランジスタ対２０及び３０に配置されたＮＭＯＳ１４、２４のゲート入力電位はＶＤＤ／ＧＮＤレベルとなり、一方ソース電位はＧＮＤレベルであるため、入力電位がＶＤＤときのＮＭＯＳ１４のゲート・ソース間電位差はＶＤＤとなる。
以上の構成によって、入力信号（ＩＮ）がＶＤＤレベル入力時には、電圧レベル変換回路１０は、ＮＭＯＳ１４、ＰＭＯＳ２２、及びＰＭＯＳ２６がオンになり、かつＰＭＯＳ１２、ＰＭＯＳ１６及びＮＭＯＳ２４がオフになって、昇圧電位３４の電位ＶＰＰを有する所望の信号を出力する。
一方、入力信号（ＩＮ）がＧＮＤレベル入力時には、電圧レベル変換回路１０は、ＰＭＯＳ１２、ＰＭＯＳ１６及びＮＭＯＳ２４がオンになり、かつＮＭＯＳ１４、ＰＭＯＳ２２、及びＰＭＯＳ２６がオフになって、無変換で、つまり接地電位ＶＳＳを出力する。
また、ＰＭＯＳ１６及びＰＭＯＳ２６は、ＰＭＯＳ１２及びＰＭＯＳ２２がオフの状態で高電位の電源３４Ａ、ＢからＰＭＯＳ１２及びＰＭＯＳ２２に貫通電流が無がれないように、ＰＭＯＳ１２及びＰＭＯＳ２２と同時にオフになって、電源３４Ａ、Ｂを遮断する。
また、特開平１０−８４２５９号公報は、カスケード接続された２段のＣＭＯＳインバータ回路からなるレベルシフト回路であって、そのＣＭＯＳインバータ回路の駆動電圧が入力信号電圧よりも高く、かつ、初段のＣＭＯＳインバータ回路のグランドレベルが負電圧であるレベルシフト回路を開示している。
【０００７】
【発明が解決しようとする課題】
ところで、電子機器の動作電圧は、益々、低くなる傾向にあるが、より低い昇圧電位領域のＶＤＤで従来の電圧レベル変換回路を動作させたときには、ＮＭＯＳのゲート・ソース間電位が必然的に低くなるために、最終的には、このＮＭＯＳの静特性が電圧レベル変換回路の動作限界を左右し、更なるＶＤＤ低電圧化の妨げとなっていた。
更に言えば、相互の電圧差が大きい信号を扱ったときには、昇圧電位の低い領域での動作能力が低減し、電圧レベル変換回路を付設した駆動回路本体の低電圧化の妨げとなっていた。
これでは、電子機器の動作電圧を更に低下させることが難しい。
【０００８】
そこで、本発明の目的は、電源電圧の低い領域での動作能力が高い、つまり低電圧動作の限界値を改善した電圧レベル変換回路を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る電圧レベル変換回路は、相補接続させたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを有する第１のトランジスタ対を少なくとも有する入力側回路と、
相補接続させたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを有する第２のトランジスタ対を少なくとも有する出力側回路と、
第２のトランジスタ対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲート端子に、第１のトランジスタ対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲート端子に入力した入力信号とは逆位相の信号を入力するインバータ回路と
を備える電圧レベル変換回路であって、
第１及び第２のトランジスタ対のＮＭＯＳトランジスタのソース電位がそれぞれ接地電位より低い負電位に維持され、
かつ、第１及び第２のトランジスタ対のＰＭＯＳトランジスタのドレイン端子とＮＭＯＳトランジスタのドレイン端子との間に１段以上のノーマリオン型ＮＭＯＳトランジスタが介在することを特徴としている。
【００１０】
本発明は、入力信号の電圧の高低、波形に制約なく適用でき、電圧レベル変換回路の駆動電圧が入力信号電圧よりも高いときに好適である。
第１及び第２のトランジスタ対のＮＭＯＳトランジスタのソース電位をそれぞれ接地電位（ＧＮＤレベル）より低い負電位に維持することにより、ゲート・ソース間電位を従来の電圧レベル変換回路よりも負電位の絶対値分だけ大きくすることができ、低電圧化を高めることができる。
【００１１】
しかし、ＮＭＯＳのソース電位を接地電位より低い負電位に維持することにより、ＮＭＯＳのソース・ドレイン間電圧が増大し、トランジスタ特性の劣化を引き起こす等の信頼性上の問題が発生するおそれもある。
そこで、本発明では、第１及び第２のトランジスタ対のＮＭＯＳトランジスタとＰＭＯＳトランジスタのドレイン側に、それぞれ、ノーマリオン型ＮＭＯＳトランジスタを配置し、ソース電位が負電位のＮＭＯＳトランジスタのソース・ドレイン間電圧をノーマリオン型ＮＭＯＳトランジスタの閾値分だけ低下させている。
本発明では、挿入するノーマリオン型ＮＭＯＳトランジスタの段数により自在にソース電位が負電位のＮＭＯＳトランジスタのソース・ドレイン間電圧を設定することが出来るので、トランジスタ特性の劣化を回避することができる。
【００１２】
しかも、入力側回路は第１のトランジスタ対のＰＭＯＳと電源との間にＰＭＯＳに直列に接続された別の第１のＰＭＯＳを有し、出力側回路は第２のトランジスタ対のＰＭＯＳと別の電源との間にＰＭＯＳに直列に接続された別の第２のＰＭＯＳを有し、第１のトランジスタ対のＰＭＯＳ及びＮＭＯＳの共通ドレイン端子が第２のＰＭＯＳのゲート端子に接続され、かつ、第２のトランジスタ対のＰＭＯＳ及びＮＭＯＳの共通ドレイン端子が第１のＰＭＯＳのゲート端子に接続されている。これにより、電源を遮断して、高電位の電源から第１及び第２のトランジスタ対のＰＭＯＳに貫通電流が無がれないようにしている。また、第１及び第２のトランジスタ対のノーマリオン型ＭＯＳトランジスタのゲート端子がそれぞれ共通の電源電圧端子に接続されている。
【００１３】
【発明の実施の形態】
以下に、実施形態例を挙げ、添付図面を参照して、本発明の実施の形態を具体的かつ詳細に説明する。
実施形態例
本実施形態例は、本発明に係る電圧レベル変換回路の実施形態の一例であって、図１は本実施形態例の電圧レベル変換回路の構成を示す回路図、図２は入力信号（ＩＮ）及び出力信号（ＯＵＴ）の波形を示す波形図、並びに図３は図１、図４及び図５の回路図の回路素子の凡例を示す。
本実施形態例の電圧レベル変換回路４０は、次のことを除いて、従来の電圧レベル変換回路１０と同じ構成を備えている。
つまり、電圧レベル変換回路１０と電圧レベル変換回路４０との異なる構成は、第１には、第１のトランジスタ対２０のＮＭＯＳ１４のソース端子及び第２のトランジスタ対３０のＮＭＯＳ２４のソース端子がＧＮＮレベルより低い降圧電位ＶＮＮ（負電位）の電源４１Ａ、Ｂに接続されていることである。
また、第２には、第１のトランジスタ対のＰＭＯＳ１２のドレイン端子とＮＭＯＳ１４のドレイン端子との間にノーマリオン型ＮＭＯＳ４２を介在させ、かつ第２のトランジスタ対のＰＭＯＳ２２のドレイン端子とＮＭＯＳ２４のドレイン端子との間にノーマリオン型ＮＭＯＳ４４を介在させ、ＮＭＯＳ４２及びＮＭＯＳ４４のゲート端子に別の電源電圧の共通端子４６に接続させていることである。
【００１４】
本実施形態例では、ＮＭＯＳ１４及びＮＭＯＳ２４のソース電位をＧＮＤレベルより低いＶＮＮ（負電位）に維持することにより、ＮＭＯＳ１４及びＮＭＯＳ２４のゲート・ソース間電位を従来の電圧レベル変換回路１０よりもＶＮＮの絶対値分だけ大きくすることができ、図２に示すように、大きな信号電圧の出力信号を出力し、低電圧化を向上させることができる。
本実施形態例の電圧レベル変換回路４０は、従来の電圧レベル変換回路１０に比べて、動作限界値を約０．３Ｖも改善させることができる。
【００１５】
但し、ＮＭＯＳ１４及びＮＭＯＳ２４のソース電位をＧＮＤレベルより低いＶＮＮ（負電位）に維持することにより、ＮＭＯＳ１４及びＮＭＯＳ２４のソース・ドレイン間電圧が増大し、トランジスタ特性の劣化を引き起こす等の信頼性上の問題が発生するおそれもある。
そこで、本実施形態例では、第１のトランジスタ対２０のＮＭＯＳ１４のドレイン端子とＰＭＯＳ１２のドレイン端子との間に、及び、第２のトランジスタ対３０のＮＭＯＳ２４のドレイン端子とＰＭＯＳ２２のドレイン端子との間に、それぞれ、ノーマリオン型ＮＭＯＳ４２、４４を配置し、ＮＭＯＳ１４及びＮＭＯＳ２４のソース・ドレイン間電圧を、挿入したノーマリオン型ＮＭＯＳ４２、４４の閾値分だけ低下させている。
本実施形態例では、挿入するＮＭＯＳの段数により自在にＮＭＯＳ１４、２４のソース・ドレイン間電圧を設定することが出来るので、トランジスタ特性の劣化を回避することができる。
【００１６】
変形例
本変形例は、実施形態例の電圧レベル変換回路の変形例であって、図４は本実施形態例の電圧レベル変換回路の構成を示す回路である。
本実施形態例の電圧レベル変換回路５０は、第１のトランジスタ対のＰＭＯＳ１２とＮＭＯＳ１４との間にノーマリオン型ＮＭＯＳ４２が無く、また第２のトランジスタ対のＰＭＯＳ２２とＮＭＯＳ２４との間にノーマリオン型ＮＭＯＳ４４が無いことを除いて、実施形態例の電圧レベル変換回路４０と同じ構成を備えている。
本実施形態例では、ＮＭＯＳ１４のソース電位をＧＮＤレベルより低いＶＮＮ（負電位）に維持することにより、ゲート・ソース間電位を従来の電圧レベル変換回路１０よりもＶＮＮの絶対値分だけ大きくすることができ、図２に示すように、大きな信号電圧の出力信号を出力し、低電圧化を向上ささせることができる。
【００１７】
【発明の効果】
本発明によれば、第１及び第２のトランジスタ対のＮＭＯＳトランジスタのソース電位をそれぞれ接地電位より低い負電位に維持し、かつ、第１及び第２のトランジスタ対のＰＭＯＳトランジスタのドレイン端子とＮＭＯＳトランジスタのドレイン端子との間に１段以上のノーマリオン型ＮＭＯＳトランジスタを介在させることにより、従来に比べて、電圧レベル変換回路の低電圧動作の限界値を著しく改善することができる。
理論的には、使用する負電位の絶対値相当の低電圧化が可能となり、かつＮＭＯＳの特性劣化を防止して信頼性を向上させることができる。
【図面の簡単な説明】
【図１】実施形態例の電圧レベル変換回路の構成を示す回路図である。
【図２】実施形態例の電圧レベル変換回路での入力信号（ＩＮ）及び出力信号（ＯＵＴ）の波形を示す波形図である。
【図３】図１、図４及び図５の回路図の回路素子の凡例を示す。
【図４】実施形態例の変形例の電圧レベル変換回路の構成を示す回路図である。
【図５】従来の電圧レベル変換回路の構成を示す回路図である。
【図６】従来の電圧レベル変換回路での入力信号（ＩＮ）及び出力信号（ＯＵＴ）の波形を示す波形図である。
【符号の説明】
１０……従来の電圧レベル変換回路、１２……ＰＭＯＳ、１４……ＮＭＯＳ、１６……ＰＭＯＳ、１８……共通入力端子、２０……第１のトランジスタ対、２２……ＰＭＯＳ、２４……ＮＭＯＳ、２６……ＰＭＯＳ、２８……出力端子、３０……第２のトランジスタ対、３２……インバータ、３４……昇圧電位の電源、４０……実施形態例の電圧レベル変換回路、４２、４４……ノーマリオン型ＮＭＯＳ、４６……別の電源の共通端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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