(57)【特許請求の範囲】
【請求項１】
イネーブル信号によりイネーブルされ、一対のデータ入力ラインから一対の相補入力を受けて増幅し、一対のデータ出力ラインに出力する半導体装置の電流感知増幅器において、
前記イネーブル信号の活性化状態中に、前記一対のデータ入力ラインに電流を供給する電流ソース回路と、
前記一対のデータ入力ライン間の電流差を感知してその結果を電圧差に変換し、前記一対のデータ出力ラインに出力する感知器と、
前記イネーブル信号の非活性化状態中に、初期化のため前記一対のデータ出力ラインを等化させる第1等化器と、
前記イネーブル信号の状態に関係なく前記一対のデータ出力ラインに出力される出力信号の発振を防止するため、電源電圧のレベルに対応して流れる電流量を変えながら前記一対のデータ出力ラインを等化させる第2等化器と、
前記イネーブル信号の活性化状態中に、前記一対のデータ出力ラインの電流を接地端に取り出す電流シンク回路とを備えることを特徴とする半導体装置の電流感知増幅器。
【請求項２】
前記第2等化器は、
前記一対のデータ出力ライン中のいずれか一本にソースが連結され、他のいずれか一本にドレインが連結されるNMOS等化トランジスタと、
電源電圧がゲート及びドレインに印加され、前記NMOS等化トランジスタのゲートにソースが連結される第1NMOSクランプトランジスタと、
前記NMOS等化トランジスタのゲートにドレインが連結され、電源電圧がゲートに印加され、接地電圧がソースに印加される第2NMOSクランプトランジスタとを備えることを特徴とする請求項1に記載の半導体装置の電流感知増幅器。
【請求項３】
前記第2等化器は、前記一対のデータ出力ライン中のいずれか一本にソースが連結され、他のいずれか一本にドレインが連結され、電源電圧がゲートに印加されるNMOS等化トランジスタを備えることを特徴とする請求項1に記載の半導体装置の電流感知増幅器。
【請求項４】
イネーブル信号によりイネーブルされ、一対のデータ入力ラインから一対の相補入力を受けて増幅し、一対のデータ出力ラインに出力する電流感知増幅器を有する半導体装置において、
前記電流感知増幅器が、
前記イネーブル信号の活性化状態中に、前記一対のデータ入力ラインに電流を供給する電流ソース回路と、
前記一対のデータ入力ライン間の電流差を感知してその結果を電圧差に変換し、前記一対のデータ出力ラインに出力する感知器と、
前記イネーブル信号の非活性化状態中に、初期化のため前記一対のデータ出力ラインを等化させる第1等化器と、
前記イネーブル信号の状態に関係なく前記一対のデータ出力ラインに出力される出力信号の発振を防止するため、電源電圧のレベルに対応して流れる電流量を変えながら前記一対のデータ出力ラインを等化させる第2等化器と、
前記イネーブル信号の活性化状態中に、前記一対のデータ出力ラインの電流を接地端に取り出す電流シンク回路とを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にその半導体メモリ装置の電流感知増幅器に関する。
【０００２】
【従来の技術】
半導体メモリ装置の読出し動作においては、メモリセルに貯蔵されたデータが一対の入出力ライン、すなわち入出力ラインとその相補入出力ラインを経由して読出される。ところが、読出し動作時の入出力ラインと相補入出力ラインとの電圧差は非常に小さく、したがって、その小さい電圧差を感知するため感知増幅器が用いられる。
【０００３】
一方、感知増幅器には、電圧差を感知する電圧感知増幅器(Voltage Sense Amplifier ;VSAと称する)と電流差を感知する電流感知増幅器(Current Sense Amplifier ;CSAと称する)とがあり、一般に入力端に接続されるラインの負荷が大きい際には、電流感知増幅器が用いられる。半導体メモリ装置において、メモリ容量が大きい場合には、入出力ラインと相補入出力ラインの長さが長く、その負荷が非常に大きいため、電流感知増幅器が主に用いられ、また電流感知増幅器は電圧感知増幅器に比べ感知速度が速いので、小容量の半導体メモリ装置にも用いられている。
【０００４】
図1は、従来の電流感知増幅器の回路図である。
【０００５】
図1を参照すると、電流ソース回路11がイネーブル信号SAENの活性化状態、すなわち論理“ハイ”の間に、データ入力ラインINPUT及びその相補データ入力ラインINPUTBに同量の電流を供給する。この際、前記データ入力ラインINPUT及び相補データ入力ラインINPUTBにデータを載せると、前記データ入力ラインINPUTと相補データ入力ラインINPUTB間の電圧差によって前記データ入力ラインINPUTと相補データ入力ラインINPUTB間に電流差が生じる。感知器12が前記一対のデータ入力ラインINPUT、INPUTB間の電流差を感知してその結果を電圧差に変換し、データ出力ラインOUTPUT及びその相補データ出力ラインOUTPUTBに出力する。電流シンク回路14は、前記イネーブル信号SAENの活性化状態中に、前記一対のデータ出力ラインOUTPUT、OUTPUTBの電流を一部接地端VSSに取り出す役割をする。等化器13は、前記イネーブル信号SAENの非活性化状態、すなわち論理“ロー”間に、初期化のため、前記一対のデータ出力ラインOUTPUT、OUTPUTBを等化させる。
【０００６】
前記一対のデータ入力ラインINPUT、INPUTB間の電圧差に対する前記一対のデータ出力ラインOUTPUT、OUTPUTB間の電圧差の比率、すなわち増幅の程度を利得(Gain)という。利得は、前記感知器12のPMOSトランジスタP13、P14の大きさと前記電流シンク回路14のNMOSダイオードN11、N12の大きさとを調節することによって調節され、利得が大きいほど前記電流感知増幅器の感知速度が速くなる。ところが、利得が過度に大きい場合には、前記電流感知増幅器の出力、すなわち前記一対のデータ出力ラインOUTPUT、OUTPUTBの値が発振(Oscillation)をするようになり(図8参照)、場合によってOUTPUTの値とOUTPUTBの値が相互に入れ変わって誤った値が感知されるようになる。
【０００７】
一方、電源電圧VCCが高い場合にも、前記電流感知増幅器の利得が過度に大きくなることにより、前記OUTPUT及びOUTPUTBの値が発振する場合があるが、電流感知増幅器で発振が生じない最大電源電圧のレベルをHigh-VCCマージン(Margin)という。したがって、前記電流感知増幅器では、High-VCCマージンが十分に大きくなるように、前記PMOSトランジスタP13、P14の大きさと前記NMOSダイオードN11、N12の大きさとを調節して、利得が適切に調節されなければならない。
【０００８】
【発明が解決しようとする課題】
ところが、前記従来の電流感知増幅器では、感知速度を早くするため利得を大きくする場合にはHigh-VCCマージンが小さくなり、またHigh-VCCマージンを十分に大きくするため利得を小さくする場合には感知速度が落ちるという短所がある。
【０００９】
本発明が達成しようとする技術的課題は、速い感知速度を維持しながらHigh-VCCマージンが大きい電流感知増幅器及びそれを有する半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記の技術的課題を達成するための本発明による電流感知増幅器は、電流ソース回路、感知器、電流シンク回路、第1等化器、及び特に第2等化器、すなわち前記イネーブル信号の状態に関係なく一対のデータ出力ラインに出力される出力信号の発振を防止するため、電源電圧のレベルに対応して流れる電流量を変えながら前記データ出力ラインを等化させる発振防止用等化器を備えることを特徴とする。
【００１１】
前記電流ソース回路は、イネーブル信号の活性化状態中に一対のデータ入力ラインに電流を供給する。前記一対のデータ入力ラインにデータを載せると、前記感知器は、前記一対のデータ入力ライン間の電流差を感知してその結果を電圧差に変換し、前記一対のデータ出力ラインに出力する。前記第1等化器は、前記イネーブル信号の非活性化状態中に初期化のため、前記一対のデータ出力ラインを等化させる。特に、前記第2等化器は、前記一対のデータ出力ラインに出力される出力信号の発振を防止するため、前記一対のデータ出力ラインを等化させる。前記電流シンク回路は、前記イネーブル信号の活性化状態中に前記一対のデータ出力ラインの電流を接地端に取り出す。
【００１２】
前記第2等化器は、前記一対のデータ出力ライン中のいずれか一本にソースが連結され、他のいずれか一本にドレインが連結されるNMOS等化トランジスタ、電源電圧がゲート及びドレインに印加され、前記NMOS等化トランジスタのゲートにソースが連結される第1NMOSクランプトランジスタ、及び前記NMOS等化トランジスタのゲートにドレインが連結され、電源電圧がゲートに印加され、接地電圧がソースに印加される第2NMOSクランプトランジスタを備える。
【００１３】
又、前記第2等化器は、前記一対のデータ出力ライン中のいずれか一本にソースが連結され、他のいずれか一本にドレインが連結され、電源電圧がゲートに印加されるNMOS等化トランジスタを備える。
【００１４】
又、前記第2等化器は、前記一対のデータ出力ライン中のいずれか一本にソースが連結され、他のいずれか一本にドレインが連結され、接地電圧がゲートに印加されるPMOS等化トランジスタを備える。
【００１５】
又、前記第2等化器は、前記一対のデータ出力ライン中のいずれか一本にドレイン及びゲートが連結され、他のいずれか一本にソースが連結される第1NMOSクランプトランジスタ、及び前記一対のデータ出力ライン中の前記他のいずれか一本にドレイン及びゲートが連結され、前記いずれか一本にソースが連結される第2NMOSクランプトランジスタを備える。
【００１６】
又、前記第2等化器は、前記一対のデータ出力ライン中のいずれか一本にドレイン及びゲートが連結され、他のいずれか一本にソースが連結される第1PMOSクランプトランジスタ、及び前記一対のデータ出力ライン中の前記他のいずれか一本にドレイン及びゲートが連結され、前記いずれか一本にソースが連結される第2PMOSクランプトランジスタを備える。
【００１７】
したがって、前記本発明による電流感知増幅器では、前記第2等化器により前記一対のデータ出力ライン間の電圧差が縮まるので、前記一対のデータ出力ラインに出力される出力信号の発振が防止される。これにより、本発明による電流感知増幅器においては、正常的な動作電源電圧では速い感知速度が維持され、高い動作電源電圧では前記出力信号の発振が防止され、High-VCCマージンが大きくなる長所がある。
【００１８】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の望ましい実施の形態例をより詳しく説明する。しかし、本発明の実施の形態例は、多様な他の形態に変形でき、本発明の範囲が下記で詳述する実施の形態例に限定されると解釈されてはいけない。本発明の実施の形態例は、当業界で平均的な知識を有する者に本発明をより完全に説明するため提供されるものである。図面上で同一の符号及び番号は同一の要素を指す。
【００１９】
図2を参照すると、前記本実施の形態による電流感知増幅器は、電流ソース回路21、感知器22、第1等化器23、第2等化器、すなわち発振防止用等化器25、及び電流シンク回路24を備える。
【００２０】
前記電流ソース回路21は、各々のソースに電源電圧VCCが共通に印加され、各々のドレインがデータ入力ラインINPUT及びその相補データ入力ラインINPUTBに各々接続され、各々のゲートにイネーブル信号SAENの反転信号が共通に印加される一対のPMOS電流ソーストランジスタP21、P22を含む。前記一対のPMOS電流ソーストランジスタP21、P22は一般に負荷トランジスタと呼ばれる。前記電流ソース回路21のPMOS電流ソーストランジスタP21、P22は、前記イネーブル信号SAENの活性化状態、すなわち論理“ハイ”間にターンオンされ、データ入力ラインINPUT及びその相補データ入力ラインINPUTBに同量の電流を供給する。この際、前記データ入力ラインINPUT及び相補データ入力ラインINPUTBにデータを載せると、前記データ入力ラインINPUTと相補データ入力ラインINPUTBとの電圧差によって前記データ入力ラインINPUTと相補データ入力ラインINPUTBとの間に電流差が生じる。
【００２１】
前記感知器22は、一種のラッチであって、各々のソースが前記データ入力ラインINPUT及び相補データ入力ラインINPUTBに各々接続され、各々のゲートとドレインがデータ出力ラインOUTPUT及びその相補データ出力ラインOUTPUTBにクロスカップルされる一対のPMOS電流感知トランジスタP23、P24を含む。前記感知器22は、前記一対のデータ入力ラインINPUT、INPUTB間の電流差を感知して、その結果を電圧差に変換して前記一対のデータ出力ラインOUTPUT、OUTPUTBに出力する。
【００２２】
前記電流シンク回路24は、各々のドレインとゲートが前記データ出力ラインOUTPUT及び相補データ出力ラインOUTPUTBに各々共通接続される一対のNMOS電流シンクトランジスタN21、N22、及びドレインが前記一対のNMOS電流シンクトランジスタN21、N22のソースに接続され、ゲートに前記イネーブル信号SAENが印加され、ソースに接地電圧VSSが印加されるNMOS制御トランジスタN23を含む。前記NMOS電流シンクトランジスタN21、N22は一種のダイオードである。前記電流シンク回路24は、前記イネーブル信号SAENの活性化状態中、すなわち前記電流感知増幅器が動作する間に、前記NMOS制御トランジスタN23がターンオンされることにより、前記一対のデータ出力ラインOUTPUT、OUTPUTBの電流の一部を接地端VSSに取り出す役割をする。
【００２３】
前記第1等化器23は、ソースが前記一対のデータ出力ラインOUTPUT、OUTPUTBの内の一本に接続され、ドレインが前記一対のデータ出力ラインOUTPUT、OUTPUTBの内の他の一本に接続され、ゲートに前記イネーブル信号SAENが印加されるPMOS等化トランジスタP25を含む。前記PMOS等化トランジスタP25は、前記イネーブル信号SAENの非活性化状態、すなわち論理“ロー”中にターンオンされることにより、初期化のため、前記一対のデータ出力ラインOUTPUT、OUTPUTBを等化させる。いいかえれば、前記PMOS等化トランジスタP25は、前記電流感知増幅器が動作する前に前記一対のデータ出力ラインOUTPUT、OUTPUTBを同一電圧レベルで等化させる。
【００２４】
特に、前記第2等化器、すなわち発振防止用等化器25は、前記一対のデータ出力ラインOUTPUT、OUTPUTBに出力される出力信号の発振を防止するため、前記一対のデータ出力ラインOUTPUT、OUTPUTBを等化させる。もう少し詳しく説明すると、前記第2等化器25は、前記一対のデータ出力ラインOUTPUT、OUTPUTBに出力される出力信号の電圧差を縮める役割をする。すなわち、前記第2等化器25を通して、前記一対のデータ出力ラインOUTPUT、OUTPUTB中の電圧が高い方から電圧が低い側に電流が流れることになり、前記一対のデータ出力ラインOUTPUT、OUTPUTBに出力される出力信号間の電圧差が縮まる。これにより、前記電流感知増幅器の利得が過度に大きくなることが防止され、その結果として、前記一対のデータ出力ラインOUTPUT、OUTPUTBに出力される出力信号の発振が防止される。したがって、前記発振防止用等化器25により前記出力ラインOUTPUT、OUTPUTBに出力される出力信号の発振が防止されることによって、本発明による電流感知増幅器のHigh-VCCマージンが大きくなる。
【００２５】
図3は、図2に示された発振防止用等化器の第1例を示す。
【００２６】
図3を参照すると、前記第1例による発振防止用等化器は、前記一対のデータ出力ラインOUTPUT、OUTPUTB中のいずれか一本にソースが連結され、他のいずれか一本にドレインが連結されるNMOS等化トランジスタN31、電源電圧VCCがゲート及びドレインに印加され、前記NMOS等化トランジスタN31のゲートにソースが連結される第1NMOSクランプトランジスタN32、及び前記NMOS等化トランジスタN31のゲートにドレインが連結され、電源電圧VCCがゲートに印加され、接地電圧VSSがソースに印加される第2NMOSクランプトランジスタN33を含む。
【００２７】
前記第1NMOSクランプトランジスタN32は電流を供給する役割をし、前記第2NMOSクランプトランジスタN33は前記NMOS等化トランジスタN31のゲートに電荷が溜まらないように電流を取り出す役割をする。
【００２８】
前記第1例の場合では、前記第1及び第2NMOSクランプトランジスタN32、N33により、前記一対のデータ出力ラインOUTPUT、OUTPUTBに出力される出力信号の発振が生じない動作電源電圧領域では、前記NMOS等化トランジスタN31が動作せず、前記出力信号の発振が生じる高い動作電源電圧領域、すなわちハイ(High)VCCでは前記NMOS等化トランジスタN31が動作する。
【００２９】
さらに詳しく説明すると、前記第1及び第2NMOSクランプトランジスタN32、N33の大きさを調節し、動作電源電圧(Operating power supply voltage）が3.0ボルト(Volt）の場合、約2.0ボルトを前記NMOS等化トランジスタN31のゲートに印加させる。これにより、正常的な動作電源電圧、すなわち3.0ボルトでは、前記NMOS等化トランジスタN31のゲートとソース間の電圧差が小さくなって前記NMOS等化トランジスタN31があまり動作しなくなる。その結果、前記一対のデータ出力ラインOUTPUT、OUTPUTB間の電圧差が縮まらない、すなわち図2に示された電流感知増幅器の利得が減らないので、前記電流感知増幅器の速い感知速度が維持される。一方、動作電源電圧VCCが高まるほど(約4.0ボルト以上)、前記NMOS等化トランジスタN31のゲートとソース間の電圧差が大きくなって前記NMOS等化トランジスタN31がよく動作する。その結果、高い電源電圧High-VCCでは前記一対のデータ出力ラインOUTPUT、OUTPUTB間の電圧差が縮まるので、前記一対のデータ出力ラインOUTPUT、OUTPUTBに出力される前記出力信号の発振が防止される。
【００３０】
したがって、前記第1例による発振防止用等化器が採用された本実施の形態による電流感知増幅器では、正常的な電源電圧では速い感知速度が維持され、高い電源電圧では前記出力信号の発振が防止され、High-VCCマージンが大きくなる長所がある。
【００３１】
図4は、図2に示された発振防止用等化器の第2例を示す。
【００３２】
図4を参照すると、前記第2例による発振防止用等化器は、前記一対のデータ出力ラインOUTPUT、OUTPUTB中のいずれか一本にソースが連結され、他のいずれか一本にドレインが連結され、電源電圧VCCがゲートに印加されるNMOS等化トランジスタN41を含む。
【００３３】
図5は、図2に示された発振防止用等化器の第3例を示す。
【００３４】
図5を参照すると、前記第3例による発振防止用等化器は、前記一対のデータ出力ラインOUTPUT、OUTPUTB中のいずれか一本にソースが連結され、他のいずれか一本にドレインが連結され、接地電圧VSSがゲートに印加されるPMOS等化トランジスタP51を含む。
【００３５】
前記第2例及び第3例の場合には、前記NMOS等化トランジスタN41及び前記PMOS等化トランジスタP51は常に動作する。その結果、前記一対のデータ出力ラインOUTPUT、OUTPUTB間の電圧差が縮まるので、前記一対のデータ出力ラインOUTPUT、OUTPUTBに出力される前記出力信号の発振が防止される。
【００３６】
したがって、前記第2例または第3例による発振防止用等化器が採用された本実施の形態による電流感知増幅器では、高い電源電圧High-VCCで前記出力信号の発振が防止され、High-VCCマージンが大きくなる長所がある。
【００３７】
図6は、図2に示された発振防止用等化器の第4例を示す。
【００３８】
図6を参照すると、前記第4例による発振防止用等化器は、前記相補データ出力ラインOUTPUTBにドレイン及びゲートが連結され、前記データ出力ラインOUTPUTにソースが連結される第1NMOSクランプトランジスタN61、及び前記データ出力ラインOUTPUTにドレイン及びゲートが連結され、前記相補データ出力ラインOUTPUTBにソースが連結される第2NMOSクランプトランジスタN62を含む。
【００３９】
前記第4例の場合には、前記相補データ出力ラインOUTPUTBの電圧が前記データ出力ラインOUTPUTの電圧より高い場合、前記第1NMOSクランプトランジスタN61を通して前記相補データ出力ラインOUTPUTBから前記データ出力ラインOUTPUTに電流が流れる。また前記データ出力ラインOUTPUTの電圧が前記相補データ出力ラインOUTPUTBの電圧より高い場合には、前記第2NMOSクランプトランジスタN62を通して前記データ出力ラインOUTPUTから前記相補データ出力ラインOUTPUTBに電流が流れる。その結果、前記一対のデータ出力ラインOUTPUT、OUTPUTB間の電圧差が縮まるので、前記一対のデータ出力ラインOUTPUT、OUTPUTBに出力される前記出力信号の発振が防止される。
【００４０】
したがって、前記第4例による発振防止用等化器が採用された本実施の形態による電流感知増幅器では、高い電源電圧High-VCCで前記出力信号の発振が防止され、High-VCCマージンが大きくなる長所がある。
【００４１】
図7は、図2に示された発振防止用等化器の第5例を示す。
【００４２】
図7を参照すると、前記第5例による発振防止用等化器は、前記相補データ出力ラインOUTPUTBにドレイン及びゲートが連結され、前記データ出力ラインOUTPUTにソースが連結される第1PMOSクランプトランジスタP71、及び前記データ出力ラインOUTPUTにドレイン及びゲートが連結され、前記相補データ出力ラインOUTPUTBにソースが連結される第2PMOSクランプトランジスタP72を含む。
【００４３】
前記第5例の場合には、前記相補データ出力ラインOUTPUTBの電圧が前記データ出力ラインOUTPUTの電圧より高い場合、前記第2PMOSクランプトランジスタP72を通して前記相補データ出力ラインOUTPUTBから前記データ出力ラインOUTPUTに電流が流れる。また前記データ出力ラインOUTPUTの電圧が前記相補データ出力ラインOUTPUTBの電圧より高い場合には、前記第1PMOSクランプトランジスタP71を通して前記データ出力ラインOUTPUTから前記相補データ出力ラインOUTPUTBに電流が流れる。その結果、前記一対のデータ出力ラインOUTPUT、OUTPUTB間の電圧差が縮まるので、前記一対のデータ出力ラインOUTPUT、OUTPUTBに出力される前記出力信号の発振が防止される。
【００４４】
したがって、前記第5例による発振防止用等化器が採用された本実施の形態による電流感知増幅器では、高い電源電圧High-VCCで前記出力信号の発振が防止され、High-VCCマージンが大きくなる長所がある。
【００４５】
一方、前記第2例ないし第5例による発振防止用等化器が採用される場合には、正常的な電源電圧、すなわち3ボルトでも前記一対のデータ出力ラインOUTPUT、OUTPUTB間の電圧差が縮まることにより、前記電流感知増幅器の感知速度が落ちるが、図2に示された感知器22のPMOS電流感知トランジスタP23、P24の大きさと電流シンク24のNMOS電流シンクトランジスタN21、N22の大きさとを適切に調節することによって、感知速度の低下を防止できる。
【００４６】
図8は、図1に示された従来の電流感知増幅器の出力信号の波形図であり、図9は、図2に示された本実施の形態による電流感知増幅器の出力信号の波形図である。図8及び図9は、同一な条件でシミュレーションした結果を示す。
【００４７】
図8及び図9で参照符号OUTPUT1とOUTPUTB1は、電源電圧VCCが3.0ボルトの場合の前記一対のデータ出力ラインOUTPUT、OUTPUTBに出力される出力信号の波形である。参照符号OUTPUT2とOUTPUTB2は、電源電圧VCCが4.0ボルトの場合の前記一対のデータ出力ラインOUTPUT、OUTPUTBに出力される出力信号の波形である。参照符号OUTPUT3とOUTPUTB3は、電源電圧VCCが5.0ボルトの場合の前記一対のデータ出力ラインOUTPUT、OUTPUTBに出力される出力信号の波形である。
【００４８】
図8を参照すると、図1に示された従来の電流感知増幅器では、電源電圧VCCが高まるほど、前記一対のデータ出力ラインOUTPUT、OUTPUTBに出力される出力信号がより発振されるのが見られる。一方、図9を参照すると、図2に示された本実施の形態による電流感知増幅器では、電源電圧VCCが高まっても前記一対のデータ出力ラインOUTPUT、OUTPUTBに出力される出力信号は発振しないのが見られる。
【００４９】
【発明の効果】
上述のように、本発明による電流感知増幅器は、速い感知速度を維持する一方、前記イネーブル信号の状態に関係なく一対のデータ出力ラインに出力される出力信号の発振を防止するため、電源電圧のレベルに対応して流れる電流量を変えながら前記一対のデータ出力ライン間に連結される発振防止用等化器を備えることによって、高い電源電圧High-VCCで前記データ出力ラインを通して出力される出力信号の発振が防止されるのでHigh-VCCマージンが大きくなる。
【図面の簡単な説明】
【図１】従来の電流感知増幅器の回路図である。
【図２】本実施の形態による電流感知増幅器の回路図である。
【図３】図2に示された発振防止用等化器の第1例である。
【図４】図2に示された発振防止用等化器の第2例である。
【図５】図2に示された発振防止用等化器の第3例である。
【図６】図2に示された発振防止用等化器の第4例である。
【図７】図2に示された発振防止用等化器の第5例である。
【図８】図1に示された従来の電流感知増幅器の出力信号の波形図である。
【図９】図2に示された本実施の形態による電流感知増幅器の出力信号の波形図である。
【符号の説明】
21: 電流ソース
22: 感知器
23: 第1等化器
24: 電流シンク
25: 第2等化器（発振防止用等化器）
P21、P22: PMOS電流ソーストランジスタ
P23、P24: PMOS電流感知トランジスタ
P25: PMOS等化トランジスタ
N21、N22: NMOS電流シンクトランジスタ
N23: NMOS制御トランジスタ
SAEN: イネーブル信号
VSS: 接地端
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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