(57)【特許請求の範囲】
【請求項１】
出力ノードで結合され、入力電圧の極性が相互間で反転しており、異なるトランスコンダクタンス値を有する第１のＭＯＳトランジスタ差動ペアと第２のＭＯＳトランジスタ差動ペアと、第１と第２のＭＯＳトランジスタ差動ペアのそれぞれに接続している異なる電流源とを含んでなり、第１と第２の前記ペアに印加される信号電圧がトランスコンダクタへの信号電圧入力に比例しているが異なる値を有する結合型ＭＯＳトランスコンダクタ。
【請求項２】
第１トランジスタ差動ペアのコンダクタンスと第２トランジスタ差動ペアのコンダクタンスの比が８：１であり、第１トランジスタ差動ペアと第２トランジスタ差動ペアに入力される信号電圧の比が１：２である請求項１に記載のトランスコンダクタ。
【請求項３】
前記第２のＭＯＳトランジスタ差動ペアが、デバイスサイズがＷ／Ｌで、電流源の値がＩであり、ある信号入力電圧を有し、前記第１のＭＯＳトランジスタ差動ペアが、第２のＭＯＳトランジスタ差動ペアと同じデバイスサイズと電流源の値をそれぞれ有し、入力信号電圧が第２のＭＯＳトランジスタ差動ペアの入力値の半分であって、互いの出力端で並列に接続されている８個のＭＯＳトランジスタ差動ペアを備え、入力信号電圧の極性が前記第１のＭＯＳトランジスタ差動ペアと前記第２のＭＯＳトランジスタ差動ペアとの間で反転していて、前記第１のＭＯＳトランジスタ差動ペアの電流信号と前記第２のＭＯＳトランジスタ差動ペアの電流信号が互いに反対の方向性を有しており互いに引き算する関係にあることを特徴とする請求項１に記載の結合型ＭＯＳトランスコンダクタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号をアナログ信号に変換する高解像度で高速の電流モードＤ／Ａ変換器（ＤＡＣ）に関する。
【０００２】
【従来の技術】
現存する電流モード高速Ｄ／Ａ変換器（ＤＡＣ）は、バイナリスイッチ型、セグメント型、バイナリスイッチ型とセグメント型を組み合わせたものが知られている。バイナリスイッチ型のＤＡＣは、単位電流セルを数多く含んでいる。それぞれ個々の電流源として機能するこれらの単位電流セルは、ｎビットのデジタル信号を処理するものでは、１，２，４，８，．．．２n-1個のグループに分けられており、各グループごとに同時にオン、オフされる。出力電流は、通常５０または７５オームの小さな抵抗器に供給されて、対応する出力電圧が生成される。図６はこのようなデジタルアナログ変換器を単純化して示したダイアグラムである。
【０００３】
図６において、第１グループ１０１は１個の電流セルからなり、第２グループ１０２は２個、第３グループ１０３は４個というふうに、各グループの電流セルの数は、２の累乗に増えて行く。スイッチＳ1，Ｓ2，Ｓ3，．．．は、対応する電流セルのグループからの電流を出力へと流す。スイッチＳ1’，Ｓ2’，Ｓ3’，．．．は、それぞれ同じグループをグランドに接続し、通常の稼働状態に戻るのに時間のかかるような状態に陥らないようにしている。スイッチも、電流セルのグループに対応して、スイッチペアを含むグループ１１１，１１２，１１３などに分けられている。Ｓ1がオンであれば、ＬＳＢ（最小有意ビット）は１であり、Ｓ2がオンであれば２番目のＬＳＢが１であり、Ｓ３がオンであれば３番目のＬＳＢが１である。同様にして、ＳnがオンであればＭＳＢ（最大有意ビット）は１であり、Ｓn-1がオンであれば、２番目のＭＳＢが１となる。
【０００４】
このような電流モードＤＡＣは、マッチングが難しいという欠点がある。１０ビットのＤＡＣを考えると、１０２３個の単位電流セルが必要となる。実際上、それぞれのグループは、電流「ステアリング(steering)」セルと呼ばれる差動ペアとして見ることができる。
【０００５】
このようなＤＡＣの利点は、論理回路の構成が非常に単純であることである。しかし、欠点として、スイッチングの際の雑音信号であるグリッチが大きくなり、電流セルのミスマッチによる非線形性が大きいことがある。このような方式は、「バイナリスイッチ型(binary switched)」電流モードＤＡＣと呼ばれる。
【０００６】
その他、「セグメント型(segmented)」電流モードＤＡＣと呼ばれる回路が知られている。この方式の利点はグリッチ出力が相当程度低くなり、線形性がかなり改善されることにある。この回路も多くの単位電流セルからなっているが、これらの単位電流セル１２１は、電流源と２個のスイッチとを組み合わせてなる。図７に示された回路一つが、一つのデジタル信号に対応しており、図示の回路は一つのデジタル信号に直接対応することとなるＬＳＢのための回路であると考えることができる。このようなセグメント化された電流モードＤＡＣにおいては、グループとしてではなく、ひとつずつの単位電流セル１２１がオンオフされる。入力されたｎビットのデータ信号を、論理回路により２n−１個のデジタル信号に変換する。この変換の結果生成された個々のデジタル信号により、単位電流セルがオンオフされる。このｎビットの信号を２n−１個の信号に変換するデコーダ論理回路は、非常に大きなハードウエア面積を占めざるを得ず、電力消費量も大きなものとなる。
【０００７】
【発明が解決しようとする課題】
したがって、ｎの値が大きい高解像度のＤＡＣにおいては、通常、上記のバイナリスイッチ型タイプとセグメント型の回路を組み合わせて使用して、必要とされるハードウエアを小さくしている。しかし、その結果、特に高速高解像度のＤＡＣにおいては、信号のグリッチと非線形性が大きくなってしまう。さらに、単位電流セルの数が大きいので、回路のレイアウトは複雑になり、大きな面積が必要とされる問題があった。
【０００８】
このような従来技術の問題点の原因は、主に、電流セルを非連続的にオンオフすることにあったといえる。換言すれば、従来の電流モードＤＡＣにおいては、電流セルの電流が、１００％出力か、あるいは１００％グランドに流される点に問題があった。そのため、電流セルあるいは電流セル中の差動ペアは、非常に大きな信号をその入力において受け、差動ペアの「共通ソース」点において、大きな電流変動にさらされることとなり、これが非線形性とグリッチが大きくなる理由となっていた。
【０００９】
本発明は、上記のような問題を解決するための新たな回路構成を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、デジタルデコーダ回路を含む抵抗型ＤＡＣ回路と非常に線形性の高いトランスコンダクタとを組み合わせて構成された高速電流モードＤＡＣを提供する。
【００１１】
本発明の電流モードＤＡＣにおいては、差動ペアあるいはトランスコンダクタを完全にオンまたはオフにしない。すなわち、本発明は、トランスコンダクタにおけるオンとオフの中間的な状態を積極的に利用するものである。個々の差動ペアは、全入力範囲にわたって、最もオンな状態から、最もオフな状態へと、段階的に移行してゆく。この意味で、本発明の電流モードＤＡＣは、アナログ的なアプローチを採用するものである。また、各スイッチに入力される電圧の変動が比較的低い。したがって、問題となるグリッチを減らすことが出来る。
また、本発明は、線形性のきわめて高いトランスコンダクタを提供する。このトランスコンダクタは、必ずしも線形性が高くない差動ペアを２つ使用して、高い線形性を得るものである。
【００１２】
より具体的に、本発明は、（１）デジタル入力信号を受けるデジタルデコーダ回路と、該デジタルデコーダ回路からの出力に応じてオンまたはオフされる複数のスイッチと、複数の直列に接続された抵抗であって、そのそれぞれのノードが該抵抗型Ｄ／Ａ変換回路の出力に該スイッチを介して接続されている抵抗とを含む抵抗型Ｄ／Ａ変換回路と、該抵抗型Ｄ／Ａ変換回路からの電圧出力を受けて電流出力を与える線形性の高いトランスコンダクタとを含んでなる電流モードＤ／Ａ変換器と、（２）出力ノードで結合され、入力電圧の極性が下記ペアの相互間で反転しており、異なるトランスコンダクタンス値を有する第１のＭＯＳトランジスタ作動ペアと第２のＭＯＳトランジスタ作動ペアと、第１と第２のトランジスタ作動ペアのそれぞれに接続している異なる電流源とを含んでなり、第１と第２の上記ペアに印加される信号電圧がトランスコンダクタへの信号電圧入力に比例しているが異なる値を有する結合型ＭＯＳトランスコンダクタと、（３）そのようなトランスコンダクタを利用した（１）の電流モードＤ／Ａ変換器を提供する。
【００１３】
このようなトランスコンダクタは、バイポーラまたはＣＭＯＳの技術を用いて作製することができるが、実際的には、ＭＯＳトランジスタを好適に使用することができる。第１の作動トランジスタペアは、第２の作動ペアと同じ特性値を有する作動ペアを複数組み合わせて形成することができる。第１の作動ペアを第２の作動ペアと同じ特性値を有する作動ペアを複数用いて形成し、それらのペアを並列に接続するとき、回路のマッチングが向上し、誤差が小さいものとなる。
【００１４】
また、本発明の電流モードＤ／Ａ変換器には、１個の抵抗型Ｄ／Ａ変換回路と複数のトランスコンダクタが含まれていてよい。好ましくは、実際の入力デジタルビット数より小さい単一の抵抗型Ｄ／Ａ変換回路を用いることができる。このことは、例えば１２ビットのデジタル信号に対し、単一の７ビットの抵抗型Ｄ／Ａ変換回路の異なる部分を用いることにより可能となる。
【００１５】
さらに、本発明の電流モードＤ／Ａ変換器には、複数の抵抗型Ｄ／Ａ変換回路と複数のトランスコンダクタを含めることができる。これらの抵抗型Ｄ／Ａ変換回路とトランスコンダクタは複数の対を形成し、これらの対のそれぞれがｎビットのデジタル信号入力に含まれる複数のビットについてＤ／Ａ変換を実施する。例えば、１０ビット入力は二つに分割して、５ビットが各対により処理されるようにすることができ、１２ビット入力は三分割して、４ビットが各対により処理されるようにすることができ、１５ビット入力を三分割して、５ビットを各対により処理するようにすることができるなど、色々な組み合わせが考えられる。
【００１６】
上記のトランスコンダクタにおいては、第１トランジスタ差動ペアのコンダクタンスと第２トランジスタ差動ペアのコンダクタンスの比を実質的に８：１とし、第１トランジスタ差動ペアと第２トランジスタ差動ペアに入力される信号電圧の比を実質的に１：２とすることができる。このとき、第１差動ペアに接続する電流源を第２差動ペアに接続する電流源の８倍のものにすることができる。好ましくは、上記トランスコンダクタにおいて第１作動ペアを第二作動ペアにおいて用いたトランジスタと同じ特性を有するトランジスタを用いて構成することができるのと同じように、第１ペアの電流源は、第２トランジスタ作動ペアの電流源とそれぞれ同じ特性を有し、互いに並列に接続された電流源を８個用いることができる。ここでも、このように同一の単位トランジスタを用いて異なる容量の電流源を形成することにより、マッチングが容易となる。
【００１７】
【発明を実施するための形態】
図１に示すように、本発明の電流モードＤＡＣ１の基本的な実施形態は、デジタルデコーダ回路３を含む抵抗型ＤＡＣ回路２と、非常に線形性の高いトランスコンダクタ４とを含んでなるものである。ｎビットのデジタル信号が左から入力されると、ｎビットデジタルデコーダ回路３は、２n個のスイッチのいずれか一つを入力信号に対応して選択する。ここで用いられるデジタルデコーダ回路３は、一般によく知られているものであるので、ここでは説明を省略する。２n個のスイッチのどれかがはいると、２n個の直列に接続された同一の抵抗値の抵抗５により、Ｖref+−Ｖref-からＶref-−Ｖref+の範囲の２n個の電圧値のいずれかに応じた出力電圧が抵抗型ＤＡＣ回路２から出力される。これを、後述する非常に線形性の高いトランスコンダクタ４により電流出力に変換する。図１においては、省略して、スイッチを４個と抵抗を４個のみ示したが、本来は、上述の個数のスイッチと抵抗が含まれていることはいうまでもない。
【００１８】
図２に、入力ビット数が比較的に大きい高精度ＤＡＣの場合に好ましい本発明の実施形態を示す。このＤＡＣは、線形性が非常に高いトランスコンダクタ１１をｋ個有している。このトランスコンダクタ１１の構成については後に詳述する。各トランスコンダクタ１１は、アナログの入力電圧を差分電流へと、高い線形性を持って変換することができるものである。この差分電流（Ｉm+−Ｉm-）（ｍ＝１，・・・，ｋ）は、対応する入力ビットの値に比例している。そして、このトランスコンダクタの入力には、デジタル信号が入力されるデジタルデコーダ回路１２を含む抵抗器ＤＡＣ回路１３の出力がスイッチを介して接続される。
【００１９】
もしトランスコンダクタが一つだけ使用されたとすると、ｎビットのＤＡＣにおいて、デジタルデコーダは２×２n個のスイッチを制御するために２n個の出力が必要となる。ｎが１０であるとすると、１０２４個の信号と２０４８個のスイッチが必要となる。これは、ハードウエア量の点から現実的ではない。さらに大きな問題は抵抗アレイの大きさである。例えば、ｎ＝１０の場合、１０２４個の抵抗が必要となる。このように抵抗アレイ中の抵抗の数が大きくなると、ハードウエア量の問題を別にしても、線形性が決定的に悪化してしまう。
【００２０】
そこで、ｎビットを複数のグループに適当に分割して、各グループ毎に適当なトランスコンダクタと抵抗器ＤＡＣ回路の組み合わせを使用する。図２において、入力されるｎビットの信号に対して、ｎ＝ｎ1＋ｎ2＋．．．＋ｎkである。
【００２１】
本発明によれば、例えば１２ビットのＤＡＣについて、複数のトランスコンダクタを使用することができる。図３に示す例では３個（ｋ＝３）のトランスコンダクタ２１、２２、２３を用いる。この場合、個々のトランスコンダクタは、４ビットのデータ信号を一つの差動信号へと変換することとなる。図３に示すように、１２ビットの入力データ信号を４ビットの最大有意ビット（ＭＳＢ）信号と、同じく４ビットの中間有意ビット（ＭｉｄＢ）信号と、４ビットの最小有意ビット（ＬＳＢ）信号とに分け、４ビットの信号をそれぞれ一つのトランスコンダクタにより変換する。そのため、３個の抵抗型ＤＡＣ回路２４，２５，２６のそれぞれにある抵抗アレイの中の抵抗の数は１６に過ぎず、スイッチの数は１６に減少させることができる。
【００２２】
したがって、上述の出力差動電流△Ｉ1＝Ｉ1+−Ｉ1-は、ここで、４つの最大有意ビットの値に比例するものであり、次の４ビットの差動出力電圧は△Ｉ2＝Ｉ2+−Ｉ2-となる。第３の４ビットについても同様である。そして、以下に説明するように、このトランスコンダクタは線形性が高いので、同じトランスコンダクタを用いる４ビットごとのマッチングが保証される。実際上、抵抗のマッチンクが線形性の限界となる。したがって、上位のトランスコンダクタのビット数を増大させることにより線形性が向上する。
【００２３】
ここで、もしすべてのトランスコンダクタが同じトランスコンダクタンスを有していると（Ｇm1＝Ｇm2＝Ｇm3）、２12個の抵抗型ＤＡＣ回路（デジタルデコーダ回路）が必要となるか、あるいは、各抵抗型ＤＡＣ回路の基準電圧であるＶref+とＶref-が異なることとなり、必要な精度でもってＶref+とＶref-を生成することが出来なくなる。
【００２４】
例えば２4＝１６個の抵抗からなる比較的大きな抵抗型ＤＡＣ回路をいくつか使用した場合でも、２12＝４０９６個の抵抗からなる抵抗型ＤＡＣ回路を用いることに比べれば、各回路中の抵抗数は極めて小さいものである。そこで、異なるＧm値を用いることとする。ここでは、例えば、Ｇm1＝４Ｇm2＝３２Ｇm3とする。もとより、トランスコンダクタの数、トランスコンダクタンスの比、デジタルデコーダ回路のサイズなどは、すべて設計者が必要に応じて選択することができるものであるが、以下のような考察により、上記のＧm値の選定が好ましいことが看取できる。全差動出力電流を△Ｉとすると、△Ｉは次のように表される。
【数１】
0004330232.tif 000002
この式は、Ｇm1＝４Ｇm2＝３２Ｇm3という関係により、
【数２】
0004330232.tif 000003
という形に簡略化することが出来る。これは、１２ビットの電流モードＤＡＣについての厳密な式である。
【００２５】
このような関係についてさらに考えると、３個の４ビットの抵抗型ＤＡＣ回路は、入力の組み替えが可能であるので、７ビットの抵抗型ＤＡＣ回路の異なる部分を利用しているのと同じことになる。すなわち、上記のようにＧm1＝３２Ｇm3で、最大最小のトランスコンダクタンスの比が、３２（＝２5）対１であるので、抵抗型ＤＡＣ回路の抵抗アレイの大きさは、４０９６個から１２８（＝２7）個までに減らすことができる。これは、７ビット抵抗型ＤＡＣ回路の１２８個の出力うち、抵抗列の中の中央の１６の隣り合う出力（タップ５６〜７２）をＧm3のために用い、Ｇm2のために第６４番目までの４個毎の抵抗列の中央部分の出力（タップ３２〜９６）を用い、補助的ペアであるＧm1のためには１６個の８個毎の出力（タップ１〜１２８）を用いることにより実現することができる。このようにして抵抗型ＤＡＣをスケールして接続することができる。図３に示した３個の抵抗型ＤＡＣ２４，２５，２６は、図４に示すように１個の抵抗型ＤＡＣ回路２７により置き換えることができる。
【００２６】
この４０９６個の抵抗アレイというのは、実際に用いられる回路としては、ほとんど実現不可能な大きさであるが、このような大きな抵抗アレイに比べて、１２８個の抵抗アレイで済むのであれば、線形性とマッチングも相当に改善される。スイッチやその他の論理回路についても同様なことがいえる。
【００２７】
より正確に言うと、以下に説明するように二つの電圧（以下に説明する実施形態においては電圧比が２であるもの）がトランスコンダクタにおいて使用されるので、上記の７ビットは、トランスコンダクタにある補助ペアが必要とするより大きな電圧（図５のＶB+とＶB-）のための１ビットを加えて８ビットであるべきであるが、トランスコンダクタンスがもっとも小さいトランスコンダクタについては、入力電圧を差動的に行うことを省略しても（作動ペアの一方のみの電圧をすべてのステップにおいて変動させても）支障がないことが分かっているので、１ビットを省略して７ビット、１２８個の抵抗を用いることができる。
【００２８】
図４の実施例においては、１２８個の抵抗器と（２×２×１６）×３＝１９２個のスイッチとを含む単一の抵抗型ＤＡＣ回路２７と、３個のトランスコンダクタ２１，２２，２３とがある。
【００２９】
スイッチの数は、次のようにして計算することができる。以下に述べる本発明のトランスコンダクタにおいて、２個のトランスコンダクタ回路（線形性の余り高くないものでよい）を組み合わせて高い線形性を得ている。この２個のトランスコンダクタ回路は、主トランスコンダクタ回路と補助トランスコンダクタ回路と呼ばれる。差動的構成故にそれぞれのトランスコンダクタ回路用に２個のスイッチが必要であり、結合した線形トランスコンダクタ回路の一つ一つに２個のトランスコンダクタがあり、各トランスコンダクタの片側毎に１６個の状態がある（各トランスコンダクタへと抵抗型ＤＡＣから１６（２4）個の電圧端末が接続している）。したがって、各トランスコンダクタに６４個のスイッチが必要であり、これが３個のトランスコンダクタのそれぞれについて必要であるので、３倍して、１９２個のスイッチとなる。
【００３０】
したがって、本発明のＤＡＣによれば、ハードウエアの量を劇的に減少させることが出来、線形性が高められ、必要とされる電力は小さくなり、応答速度も向上する。トランスコンダクタが完全にオフになることは決してないので、信号に対して迅速に応答することが出来る。
【００３１】
上述のＧmの比や、抵抗の数、スイッチの数などは、色々な条件のもと当業者が自由に選択でき、またするべきものであり、上記の例示に限定されるものでは全くない。ある入力ビット数が与えられたとき、それに対応するトランスコンダクタの数、トランスコンダクタ比、その他の回路のパラメータは、種々の要素を考慮に入れて設計者が回路の目的に合わせて任意に選択すべきものである。
【００３２】
次に、本発明による線形性の高いトランスコンダクタについて説明する。
従来の方法により線形のＣＭＯＳトランスコンダクタを作り出すことは困難であり、複雑である。また、そのようなトランスコンダクタはフィードバックを用いるので、応答が遅くなりがちである。
【００３３】
これに対し、本発明のトランスコンダクタは線形の動作をするべく単純な数学的概念に基づいて設計されている。これは、抵抗器回路を用いて実施することが出来る。例えば、第１のペア（主ペアあるいは主トランスコンダクタ回路）に△Ｖinが入力されるとき、第２のペア（補助ペアあるいは補助トランスコンダクタ回路）には２△Ｖinの差動電圧が入力されるようにすることができる。この丁度２という比は、上述の抵抗型ＤＡＣ回路に僅かな改変を加えて公知の方式で簡単に生み出すことが出来る。すなわち、これは、デジタルデコーダからの出力を二組の異なるスイッチに、つまり一つのスイッチの組は抵抗型ＤＡＣ回路の隣り合う抵抗のタップに接続されており、別の組は抵抗型ＤＡＣ回路の一つおきのタップに接続されているようにし、それらの二組にデジタルデコーダからの出力を加えることにより容易に達成することができる。このような抵抗型ＤＡＣ回路は、２×２n個の抵抗を必要とする点に留意されたい。この比率は任意であり、３，４などの整数値を採用することもできるが、もっとも単純な２という数は、入力電圧を分割する抵抗回路の回路構成を単純化する上で効果があり、好ましい。
【００３４】
本発明のトランスコンダクタの構成例を図５に示す。この図においては、上述のように２つのトランスコンダクタ回路に加えられる電圧の比は２になっており、常に２（ＶA+−ＶA-）＝ＶB+−ＶB-である（ここで、ＶA+とＶA-は主トランスコンダクタ回路用であり、ＶB+とＶB-は補助トランスコンダクタ回路用である）。図５においてまず注目すべきであるのは、２個の差動ペア３１、３２が逆極性に接続されていることである。例えば、第１の差動ペア３１において、ＶA-が入力している側のトランジスタ３５のドレインは、ＶB+という極性が反対の電圧が加えられているトランジスタ３６のドレインに接続されている。トランジスタ３７と３８の間でも同様である。
【００３５】
また、トランスコンダクタ回路３１と３２との間でのトランスコンダクタンスの比は、８（Ｗ／Ｌ）とＷ／Ｌまたは８：１である。ここで、Ｗはトランジスターのチャンネル幅、Ｌはチャンネル長であり、しきい電圧Ｖｔとゲート面積あたりのキャパシタンスＣox、荷電移動度ｕが一定であるとき、Ｇm＝（１／２）ｕＣox（Ｗ／Ｌ）となるものである。これに対応して、第１差動ペアに接続されている電流源の大きさは第２作動ペアに接続されている電流源の大きさに対する比で、トランスコンダクタンスの比と同様に、８：１になっている。ＭＯＳ回路技術を用いて実際の回路を作成する際には、主トランスコンダクタ回路３１は、Ｗ／Ｌの大きさの８個のトランスコンダクタ回路を並列に接続して実現することが好ましい。このトランスコンダクタンス比の選定は、次のようにすることができる。
【００３６】
一般に、大信号用の差動トランスコンダクタンスを△Ｖについて多項式展開すると、本発明のトランスコンダクタ回路は△Ｖについて差動的に作動するので、△Ｖの奇数乗の項は必要がない。
【００３７】
したがって、
Ｇm＝ｇm0（１＋ａ3△Ｖ2＋ａ5△Ｖ4＋・・・）
となる。ｇm0は定数であり小信号時のトランスコンダクタンスを示す。ここで、あるトランスコンダクタについて、
△Ｉouttotal＝Ｇmp△Ｖ−２Ｇmn△Ｖ
である。これは、上述のように第１の差動ペアに△Ｖinの入力があったとき第２の差動ペアには２△Ｖinの電圧がかかるように抵抗器ＤＡＣが構成されており、図５に示すように、第１の差動ペアと第２の差動ペアは逆極性に接続されているので、各ペアを流れる電流の差が合計の電圧となる。
【００３８】
したがって、Ｇmtotalは、
Ｇmtotal＝Ｇmp−２Ｇmn
となる。ここで第１の差動ペアのトランスコンダクタンスをＧmpで表し、第２の差動ペアのトランスコンダクタンスをＧmnで表した。言い換えれば、上付のｐは第１差動ペア、上付のｎは第２差動ペアを表す。
【００３９】
ここで、さらに、
ｇm0p＝８ｇm0n
あるいは、
ｇm0n＝ｇm0p／８
とすると、
【数３】
0004330232.tif 000004
および
【数４】
0004330232.tif 000005
となる。ΔＶから独立しており定数である項に到達した。ａ3を含む項は互いにキャンセルし、ａ5は通常非常に小さいので、ａ5，ａ7などを含む項は無視することができる。したがって、上式における近似はよいものである。全体としてのＧmはｇm0pの３／４に減っているが、これは線形性を得るために効率が若干犠牲にされたことを意味する。ここで分かるのは、３次調波の影響は完全に打ち消されることである。そして、３次調波よりはるかに小さい５次調波は実用的に無視することができる。したがって、Ｇmp／Ｇmn＝８という単純な比から、入力信号が大きいときであっても非常に線形性の高いトランスコンダクタとして働く回路を作ることができる。もし、５次調波についても打ち消し合うようにする必要があるときには、ここでは２に固定した第１差動ペアの入力電圧と第２差動ペアの入力電圧の比と、８に設定したｇmpとｇmnの比とを、それぞれ変数として５次調波の項がうち消されるような条件の下で方程式を解くと、これらの変数の値が求まる。そのような値を用いれば、５次調波も消すことができ、さらに線形性が高まるが、回路構成はより複雑になる。
【００４０】
本発明の一つの実施形態においては、これらのトランスコンダクタを差動ペアのユニット回路を用いて構成することができる。これは、回路設計をより容易にし、Ｇmの比のマッチングを正確にするための工夫である。第２のトランスコンダクタ（Ｇm2）のために８個（主トランスコンダクタ回路用）と１個（補助トランスコンダクタ回路用）のユニット回路を用い、第１のトランスコンダクタ（Ｇm1）のために、３２個（主トランスコンダクタ回路用）と８個（補助トランスコンダクタ回路用）のユニット回路を用い、そして、最も小さく、ＬＳＢ（ここでは４ビット）に対応する第３のトランスコンダクタ（Ｇm3）については、１個（主トランスコンダクタ回路用）と１／８個（補助トランスコンダクタ回路用）のユニット回路を用いる。むろん、１／８個のユニット回路は製造が単位ユニット回路より困難で、精度が低くなりがちであるが、ＬＳＢに対応するものであるので、実際上は特に問題とならない。しかし、これは、単に回路の設計・製造上の工夫であるので、より高い精度を求める場合や、その他の条件が整えば、どのような数のユニット回路を用いても、またユニット回路を用いなくても、所定のトランスコンダクタンス比さえ達成できればよいことはいうまでもない。
【００４１】
【実施例】
０．６μｍのデジタルＣＭＯＳ技術を用いて、上述の本発明の実施形態にかかる回路を実際に作成した。入力ビット数は１２、この入力ビットを３つに分けて、それぞれ３個の抵抗型ＤＡＣ回路とトランスコンダクタを用いた。本発明の回路に必要な面積は０．７２ｍｍ2であり、駆動電圧は５Ｖ、消費電力は３５０ｍＷ、積分非線形性（ＩＮＬ）は±２ＬＳＢ、微分非線形性（ＤＮＬ）は±１ＬＳＢであった。クロックレート４００ＭＨｚでもデータスルーモードで作動した。最高２．９ナノ秒の立上がり立下がり時間をもつ８チャンネルのテクトロニクス２０３０パターンジェネレータを使用し、４ビットのＬＳＢをグランドして測定した結果、ＴＨＤは−５４ｄＢであり、８ビットのＤＡＣとしては理想に近い結果であった。クロックは２チャンネルのテクトロニクス２０４０パターンジェネレータを使用した。
【００４２】
【発明の効果】
本発明によれば、高解像度で高速の電流モードＤ／Ａ変換器が得られる。グリッチが小さく、精度の高い電流モードＤ／Ａ変換器が得られる。
【図面の簡単な説明】
【図１】本発明の一実施形態による、電流モードＤ／Ａ変換器を模式的に示す。
【図２】本発明の別の実施形態による、ｋ個の抵抗型ＤＡＣとトランスコンダクタを組み合わせた電流モードＤ／Ａ変換器の回路構成を示す。
【図３】本発明の一実施形態による、３個の抵抗型ＤＡＣ回路とトランスコンダクタを組み合わせた電流モードＤ／Ａ変換器のブロックダイヤグラムである。
【図４】本発明の別の実施形態による１個の抵抗型ＤＡＣ回路と３個のトランスコンダクタを組み合わせ電流モードＤ／Ａ変換器のブロックダイヤグラムである。
【図５】本発明のトランスコンダクタの一実施形態を示す回路図である。
【図６】従来のバイナリ型Ｄ／Ａ変換器の原理を示す回路図である。
【図７】従来のセグメント型Ｄ／Ａ変換器の一ユニットセルを示す回路図である。
【符号の説明】
１  電流モードＤ／Ａ変換器（電流モードＤＡＣ）
２  抵抗型ＤＡＣ回路
３  デジタルデコーダ
４  トランスコンバータ
５  抵抗
６  ｎビット入力データ信号
【図１】
0004330232.tif 000006
【図２】
0004330232.tif 000007
【図３】
0004330232.tif 000008
【図４】
0004330232.tif 000009
【図５】
0004330232.tif 000010
【図６】
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【図７】
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