(57)【特許請求の範囲】
【請求項１】
入力ピンと、
前記入力ピンに接続されたレシーバを含む入力バッファ回路と、
第１の出力ピンと、
前記第１の出力ピンに接続されたドライバを含む出力バッファ回路と、
内部ロジックと、
前記入力バッファ回路の後段に接続され、前記入力ピンを経由して入力されたデータの圧縮もしくは比較またはその両方の機能を有するデータ圧縮回路と、
前記データ圧縮回路に蓄積されたデータを外部に出力するための第２の出力ピンとを備えたことを特徴とする、半導体装置。
【請求項２】
前記出力バッファ回路の入力部に接続され、前記第１の出力ピンを経由して外部にランダムデータを出力するランダムデータ生成回路を備えたことを特徴とする、請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はテスト容易化設計に向けた半導体装置に関し、特に、高速動作するＬＳＩの試験に関するものである。
【０００２】
図８は半導体装置（以下、ＬＳＩと称す）の試験実施時の構成を示す半導体試験装置（以下、ＬＳＩテスタと称す）の構成図である。
図において、１０００はＬＳＩテスタ、１００１はタイミングジェネレータ、１００２は波形フォーマッタ、１００３は電源を備えたＤＣ測定ユニット、１００４はテスタ本体、１００５は被試験ＬＳＩまたはＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）、１００６はテストヘッド、１００７はピンエレクトロニクス、１００８はテスタドライバ、１０１６はテストコンパレータ、１０１７は期待値、１０１８はケーブルである。
【０００３】
ＬＳＩテスタ１０００は、テスタ本体１００４とテストヘッド１００６とから構成され、テスタ本体１００４はＬＳＩ試験条件として必要なタイミング信号を発生するタイミングジェネレータ１００１、波形形状を決定する波形フォーマッタ１００２、およびデバイス用電源、デバイスのＤＣ測定用ＤＣ測定ユニット１００３を有している。テストヘッド１００６はテスタ本体１００４からのケーブル１０１８を介して与えられる制御信号で被試験ＬＳＩ１００５との間で信号の授受を直接行なう。
【０００４】
次に動作について説明する。
被試験ＬＳＩ１００５の試験時には、テストヘッド１００６内に格納されているピンエレクトロニクス１００７のテスタドライバ１００８からテスト信号が発生され、そのテスト信号はポゴピン１００９、ＤＵＴボード１０１０の配線１０１１、ソケット１０１２の電極１０１３およびＬＳＩパッケージ１０１４の配線１０１５を介して被試験ＬＳＩ１００５に印加される。逆に被試験ＬＳＩ１００５の動作後の反応信号は同様の経路を介してＬＳＩテスタ１０００のテストコンパレータ１０１６に伝達され、テストコンパレータ１０１６によって期待値１０１７との比較が行われることにより被試験ＬＳＩ１００５が設計通りに動作しているかどうかをＬＳＩテスタ１０００が判定する。
【０００５】
【発明が解決しようとする課題】
従来のＬＳＩテスタに供される半導体装置およびそのテスト方式は以上のように構成されているので、ＬＳＩのＤＣ、ＡＣ、機能の試験に対して適用してきてはいるものの、被試験ＬＳＩの多ピンかつ高速化によりＬＳＩテスタは一層の高周波数化、高精度化を必要とするため高価格化してきており経済的ではないといった課題がある。
また、被試験ＬＳＩの入出力ピンの仕様が特殊なためテストデータ波形形状が実仕様と異なることと、被試験ＬＳＩが必要とするタイミング精度に対してテスタのタイミング精度が追い付いてこないことから物理現象的にも高速テストが困難になっているなどの課題がある。
【０００６】
この発明は上記のような課題を解決するためになされたもので、テストデータ生成器の外付け、もしくは内蔵により実機と同様のインタフェース仕様で自己テストおよび多ピンテストを実現し、かつ高速テストが容易にできる半導体装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る半導体装置は、入力ピンと、入力ピンに接続されたレシーバを含む入力バッファ回路と、第１の出力ピンと、第１の出力ピンに接続されたドライバを含む出力バッファ回路と、内部ロジックと、入力バッファ回路の後段に接続され、入力ピンを経由して入力されたデータの圧縮もしくは比較またはその両方の機能を有するデータ圧縮回路と、データ圧縮回路に蓄積されたデータを外部に出力するための第２の出力ピンとを備えたものである。
【０００９】
好ましくは、出力バッファ回路の入力部に接続され、第１の出力ピンを経由して外部にランダムデータを出力するランダムデータ生成回路を備える。
【００１５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体装置のテスト方式を示す回路図であり、テスト容易化に向けられている。図において、１〜５はＬＳＩテスタ２０５に含まれるドライバ、１０は半導体装置としての被試験ＬＳＩまたはＤＵＴ、１１はＤＵＴ１０の入力ピン群、１２は入力バッファ回路に含まれ入力ピン群１１と接続するレシーバ群、１３はデータの圧縮もしくは比較またはその両方の機能を有する回路であるデータ圧縮回路またはＤＣＣ（Ｄａｔａ  Ｃｏｍｐａｃｔｉｏｎ  Ｃｉｒｃｕｉｔ）、１４はテスト基板としてのＤＵＴボード、１５はＬＳＩやディスクリート素子で構成されたモジュール等からなる信号発生器としてのランダムデータ発生器であって、モジュール以外に良品と判っているＤＵＴ（製品）でも構わないものであり、１６はＤＵＴ１０の出力ピン群、１７はＤＵＴ１０の出力バッファ回路に含まれるドライバ群、１８，８０はランダムデータ生成回路またはＬＦＳＲ（Ｌｉｎｅａｒ  Ｆｅｅｄｂａｃｋ  Ｓｈｉｆｔ  Ｒｅｓｉｓｔｏｒ）、１９は出力データのタイミングを微調整可能なタイミング調整回路であって、遅延回路またはバーニア回路ともいう。
【００１６】
また、２０はランダムデータ発生器１５の外部ピン（データピン）であり、２１’は同じく外部ピンであるがバーニア回路１９を経由したクロックのモニタを行うことができるクロックモニタピン（クロックピン）である。２１はランダムデータ発生器１５とＤＵＴ１０を電気的に結線する接続線であり、例えば本図１では１１ビットのビット線を示す。
【００１７】
また、２２はクロック回路、２２１はＰＬＬ、２２２はクロックドライバ、２２３は分周回路を成しているフリップフロップであり１段でクロックの１／２分周を示し、２段であれば１／４分周となる。このクロック回路２２はフリップフロップ２２３の後段に設けられているセレクタを介してバーニア回路１９と接続する。そして、２３は試験データ出力用のＴＤＯと略称されるＤＵＴ１０の外部ピン、２４はスキャンパス、２０５はＬＳＩテスタ、２６はコンパレータ、２７は期待値、２８はフリップフロップ、２９はテストをできる環境にＬＳＩチップの内部設定を行うテストモード信号ピン、３３は試験データ入力用のＴＤＩと略称されるＤＵＴ１０の外部ピン、４０１はセレクタ、４０はランダムデータ発生器１５の出力ドライバ、５０１はＤＵＴ１０の内部ロジックまたはユーザロジック、７４はクロックピン、２２４はリセット信号ピンである。
【００１８】
この実施の形態１によれば、ＤＵＴ１０の入力バッファ回路において入力ピン１１と接続するレシーバ群１２の後段にデータ圧縮回路１３を設け、ランダムデータ発生器１５の出力ドライバ４０はランダムデータ生成回路１８と接続するもので、ＤＵＴ１０の出力ピン１６群に接続されている出力バッファ回路のドライバ１７と同じ仕様である。なお、ＤＵＴ１０の入力ピン１１群へのランダムなデータ印加はＤＵＴボード１４上に設けたランダムデータ発生器１５から供給することにより行われる。
【００１９】
このランダムデータ発生器１５は出力データのタイミングを微調整可能なバーニア回路１９を搭載し、データピン２０およびクロックモニタピン２１’におけるタイミングの位相を変化させることを可能としている。また、ランダムデータ発生器１５に内蔵するクロック回路２２はＤＵＴ１０と同等であり、ＤＵＴ１０の実動作クロック速度でランダムなデータを出力することが可能である。
【００２０】
次に動作について説明する。
ランダムデータ発生器１５の出力ピンである外部ピン２０、接続線２１と電気的に接続されたＤＵＴ１０の入力ピン１１を経由して、ランダムデータ発生器１５から出力されるテストデータを受信し、次々と供給されるランダムデータをデータ圧縮回路１３でＤＵＴ１０の実動作速度にて圧縮していく。このようなデータ圧縮動作の一連が完了した後、データ圧縮回路１３に蓄積されたデータをＤＵＴ１０の外部ピン２３に出力して検証する必要があるため、ＤＵＴ１０のデータ圧縮回路１３で圧縮したデータを例えばスキャンパス２４を利用して外部ピン２３からＬＳＩテスタ２０５に引き出して、これをＬＳＩテスタ２０５側のコンパレータ２６で期待値２７と照合し検証する。ここで、期待値２７は例えば「Ｈ」レベルのしきい値Ｖｔｈをあるレベル（例えば、１．３Ｖ以上）に設定しこれがでれば（例えば、１．５Ｖ）パスとする基準値である。
【００２１】
図２はこの発明の実施の形態１による半導体装置のテスト方式の変形例を示す回路図であり、図において、３０はセレクタ、３１は外部ピンでありユーザが共用できるものである。なお、同一符号は同一または相当部分の構成要素に対応するものでその説明は省略し、以下においても同様とする。
【００２２】
この回路構成を用いて、ＤＵＴ１０のデータ圧縮回路１３で圧縮したデータ、例えば図１では１１ビットの圧縮データを外部ピン３１に出力するようにテストモード信号ピン２９にテストモード信号を入力し、セレクタ３０を経由して出力されたデータをＬＳＩテスタ２０５のコンパレータ２６にて期待値２７と照合して検証する方法も考えられる。
【００２３】
また、図３（ａ）はバーニア回路の部分拡大図であり、図において、５１は抵抗、５２はキャパシタ、５３は１０ビットＤ／Ａコンバータ、５４は差動アンプ、５５はリファレンス入力、５７はバッファである。このバーニア回路１９は抵抗５１、キャパシタ５２、１０ビットＤ／Ａコンバータ５３、差動アンプ５４、およびスルーレート１Ｖ／１ｎｓのバッファ５７から構成されている。
【００２４】
これにより、１Ｖ／１ｎｓのスルーレートを１０００段階のステップレベルで設定できるよう１０ビットのデジタルコードで制御した電圧レベルを差動アンプ５４のリファレンス入力５５に印加し、スルーレート波形との差動動作させることにより１ＬＳＢ＝１ｐｓのレベルでのタイミング微調整が可能となる（図３（ｂ）参照）。
【００２５】
図４はこの実施の形態１による半導体装置のテスト方式の詳細を示す回路図であり、ランダムデータ生成回路１８とデータ圧縮回路の接続関係の一例を示す。図において、１３は入力側のデータ圧縮回路、１８は出力側のランダムデータ生成回路、７０，７０’はｎ個（ｎは自然数）のラッチ回路としてのフリップフロップ、７１，７１’は論理ゲートとしてのＥＯＲゲート、７２はリセット信号ピン、７３は接続線、７４はクロックピンである。このランダムデータ生成回路１８は、ｎビットのデータピンすなわち外部ピン２０に対応してｎ個のフリップフロップ７０を用意し、一部のフリップフロップ７０へのフィードバックループにおいてＥＯＲゲート７１を挿入して回路構成する。
【００２６】
次に動作について説明する。
テスト時には、先ずランダムデータ生成回路１８がＥＯＲゲート７１を介したフリップフロップ７０へのフィードバックループによりｎ２−１個のランダムデータを発生させ、接続線７３を介して伝播し、データ圧縮回路１３は前段のフリップフロップ７０とランダムデータをＥＯＲゲート７１’にて演算処理し次段のフリップフロップ７０’に結果データを格納していく。この一連の動作によりランダムデータの圧縮が実現できる。ここで、ｎ２のうち、１種類のデータが生成できないためリセット信号ピン７２からのリセット信号により初期データの不足分である１個が発生できるようにしておく。なお、信号ｎビットに対してｎ個のフリップフロップの数でなくても２ｎや任意の数でよい。なお、ＥＯＲゲート７１は他の論理ゲート、記憶装置においても代用できる。
【００２７】
以上のように、この実施の形態１によれば、ＤＵＴ１０の入力バッファ回路の後段にデータ圧縮回路１３を設けるとともに、ランダムデータ発生器１５にランダムデータ生成回路１８を設けてこれから供給されるランダムデータをデータ圧縮回路１３がＤＵＴ１０の実動作速度で圧縮し、この圧縮データを外部のＬＳＩテスタ２０５に引き出してその中のコンパレータ２６にて期待値２７と照合して検証できるように半導体のテスト方式を構成したので、高速動作でかつ高精度なタイミング生成器をもつ高価なテスタを必要とせず、ＤＵＴ１０の動作周波数の１／２もしくは１／４の周波数テスタであればよいため、半導体装置すなわちデバイステストの品質を落とすことなく、経済的な量産テスト実施が可能となる効果が得られる。
【００２８】
なお、図１に示しているが、ＤＵＴ１０自身で高速Ｉ／Ｏインタフェースを実動作速度で検証できるように、ＤＵＴ１０の出力バッファ回路側のドライバ１７の前段にランダムデータ生成回路８０を設けてこれからのランダムデータを出力させ、これを同一のＤＵＴ１０の入力ピン１１に伝達しランダムデータを圧縮するためデータ圧縮回路１３に供給するように構成することによっても上記と同様な効果が得られる。
【００２９】
実施の形態２．
図５はこの発明の実施の形態２による半導体装置のテスト方式を示す回路図であり、図において、８１はテスト基板としてのＤＵＴボード、８２はＪＴＡＧピン、８３はメインクロックピン、９０は第１ソケット、９１は第２ソケット、９２は第１半導体装置としてのＤＵＴ、９３は第２半導体装置としてのＤＵＴ、９４はランダムデータ生成回路、９５はデータ圧縮回路、９６は出力ピン、９７は入力ピン、９８はＤＵＴ９３の入力ピン９７と出力ピン９６をつなぐ配線である。
【００３０】
上記実施の形態１で述べたＤＵＴ１０は多ピンで構成され、しかも高速動作するＬＳＩであるため、多ピンで高速動作するＬＳＩテスタが必要である。しかしながら、これは非常に高価であるため経済的ではなく、前述のような高速パルスの伝播が物理的に懸念される。
【００３１】
この対応として、図５に示すように、１枚のＤＵＴボード８１上に２個の第１ソケット９０、第２ソケット９１を設ける。１つめの第１ソケット９０のピン全てをＬＳＩテスタのピンに接続する。もう１つの第２ソケット９１は高速Ｉ／Ｏインタフェースの自己テストに必要な信号ピンだけＬＳＩテスタのピンと接続する。２つめの第２ソケット９１の信号ピンは全ピンアサインした第１ソケット９０と兼用できれば共用し、共用できなければ、例えば、ＬＳＩテスタドライバの駆動能力的に、もしくは、インピーダンスミスマッチによる波形歪みが懸念される場合には、単独にＬＳＩテスタのピンにアサインする。
【００３２】
全ピンアサインした第１ソケット９０では、ＤＵＴ９２のＤＣテストやピン設定を必要とするファンクションテストに適用する。ここで良好と判断されたＤＵＴ９２は高速Ｉ／Ｏインタフェースの自己テストを実施するためもう１つの第２ソケット９１に入れ替えＤＵＴ９３として試験を行う。このとき、違うＤＵＴ９２とＤＵＴ９３が同時刻に並列にテスト実行することができる。
【００３３】
高速Ｉ／Ｏインタフェースの自己テストではＤＵＴ９３に搭載しているランダムデータ生成回路９４、データ圧縮回路９５を使用して、高速動作する出力ピン９６と入力ピン９７の高速テストを実現させる。
【００３４】
以上のように、この実施の形態２によれば、多ピンでかつ中速クラスの１台のＬＳＩテスタで、全てのピンのテストおよび高速動作による入力および出力バッファ回路の実動作テストを可能となるため、テスタ導入台数を低減でき、かつ高速のテスタを必要とせず、テスト品質が落とすことがないため、経済的な量産テストが可能となる効果が得られる。
【００３５】
実施の形態３．
図６はこの実施の形態３による半導体装置のレシーバ入力タイミング検証用の回路図であり、図において、３３は試験データを入力するための外部ピン（ＴＤＩ）、１００はダミードライバセル、１０１はレシーバセル、１０２はセルエリア、１０３は位相をずらしたクロック波形、１０４はバーニア回路、１０６はセレクタ、１０７はダミードライバ回路、１０８はレシーバ回路、１１５はレシーバセル１０１側の第２ラッチ回路としてのフリップフロップ、１１５’はダミードライバセル１００側の第１ラッチ回路としてのフリップフロップ、１１６は検証用の試験データを出力するための外部ピン（ＴＤＯ）、１１７はクロックピン、１１８はバッファ、１１９はＰＬＬ、１２０はクロックドライバ、１２１は信号ピンである。
【００３６】
この回路構成によれば、ダミードライバセル１００を、図１に示したＤＵＴ１０などの半導体装置の入力バッファ回路側のレシーバとしてのレシーバ１２群に設け、レシーバセル１０１と同じセルエリア１０２内に搭載することにより、セットアップやホールドの入力タイミングを検証するものである。
【００３７】
次に動作について説明する。
外部ピン３３より入力された試験データはダミードライバセル１００側のフリップフロップ１１５’に格納されており、クロックピン１１７より入力されたクロックＣＬＫはＰＬＬ１１９などを経由してバーニア回路１０４により微妙に位相タイミングをずらされたクロック波形１０３となり、これがフリップフロップ１１５’をたたき格納されていた試験データを出力し、ダミードライバ回路１０７を介してダミードライバセル１００よりレシーバセル１０１に向けて出力される。この位相を少しずらされた試験データをレシーバセル１０１のレシーバ回路１０８を介してフリップフロップ１１５が捕獲し、スキャンシフトして外部ピン（ＴＤＯ）１１６よりテスタにてそのレシーバセル１０１のタイミング特性を検証する。
【００３８】
以上のように、この実施の形態３によれば、半導体装置の入力ピン側に設けられたレシーバのセットアップやホールドタイムのタイミング検証として、ダミードライバ回路１０７をセルエリア１０２内に設けるように構成したので、ダミードライバセル１００から出力する試験データの波形はダミードライバ回路１０７をたたくクロックと同期して出力される。このクロックはバーニア回路１０４により微妙にタイミング制御されるので、このタイミングをスイープさせることによりレシーバのタイミング検証が可能となる。これにより、高精度なタイミングを有する高価なテスタを必要とせず経済的な量産テストが実現できる効果が得られる。
【００３９】
実施の形態４．
図７はこの実施の形態４による半導体装置の出力ピン側に設けられ、クロックから出力へ（ＣＬＫ  ｔｏ  Ｑ）の出力タイミング検証用の回路図であり、図において、３３は試験データを入力するための外部ピン（ＴＤＩ）、１１０はダミーレシーバセル、１１１はドライバセル、１１２はセルエリア、１１３は位相をずらしたクロック波形、１１４はバーニア回路、１０６はセレクタ、１２７はドライバ回路、１２８はダミーレシーバ回路、１１５はドライバセル１１１側の第３ラッチ回路としてのフリップフロップ、１１５”はダミーレシーバ側の第４ラッチ回路としてのフリップフロップ、１１６は検証用の試験データを出力するための外部ピン（ＴＤＯ）、１１７はクロックピン、１１８はバッファ、１１９はＰＬＬ、１２０はクロックドライバ、１２１は信号ピンである。
【００４０】
この回路構成によれば、ダミーレシーバセル１１０を、図１に示したＤＵＴ１０などの半導体装置の出力バッファ回路側のドライバとしてのドライバ群１７に設け、ドライバセル１１１と同じセルエリア１１２内に搭載することにより、クロックから出力への出力タイミングを検証するものである。
【００４１】
次に動作について説明する。
外部ピン３３より入力された試験データはドライバセル１１１側のフリップフロップ１１５に格納されており、クロックピン１１７より入力されたクロックＣＬＫがフリップフロップ１１５をたたき格納されていた試験データを出力しドライバ回路１２７を介してドライバセル１１１よりダミーレシーバセル１１０に向けて出力される。ここで、バーニア回路１１４により微妙に位相タイミングをずらされたクロック波形１１３が同様に試験データを格納しているフリップフロップ１１５”をたたき試験データを出力し、スキャンシフトして外部ピン（ＴＤＯ）１１６よりテスタにてドライバセル１１１からでてきたデータのタイミング特性を検証する。
【００４２】
以上のように、この実施の形態４によれば、半導体装置の出力ピン側に設けられたドライバの出力タイミング検証として、ダミーのフリップフロップ付きレシーバを設けることにより、ドライバから出力された信号をダミーレシーバで受信する際にフリップフロップのクロックをスイープさせ、捕獲できたタイミングで出力タイミングの検証を行うことが可能となる。これにより、高精度なタイミングを有する高価なテスタを必要とせず経済的な量産テストが実現できる効果が得られる。
【００４３】
【発明の効果】
以上のように、この発明によれば、入力ピンと、入力ピンに接続されたレシーバを含む入力バッファ回路と、第１の出力ピンと、第１の出力ピンに接続されたドライバを含む出力バッファ回路と、内部ロジックと、入力バッファ回路の後段に接続され、入力ピンを経由して入力されたデータの圧縮もしくは比較またはその両方の機能を有するデータ圧縮回路と、データ圧縮回路に蓄積されたデータを外部に出力するための第２の出力ピンとを備えるように構成したので、外付けないしは内蔵のランダムデータ生成回路から次々に供給されるランダムデータをデータ圧縮回路が半導体装置の実動作速度で圧縮してデータを蓄積していき、その一連の動作が完了した後、外部テスタに出力してデータの検証を行うことができる。したがって、高速・高精度の高額テスタを必要としないで実使用状態での高速テスト、低コストテストを実現することができ、これにより、テスト品質を落とすことなく経済的なテスト生産が可能となる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体装置のテスト方式の回路図である。
【図２】  この発明の実施の形態１による半導体装置のテスト方式の変形例を示す回路図である。
【図３】  この発明の実施の形態１によるバーニア回路の部分拡大図（ａ）と、タイミング波形図（ｂ）である。
【図４】  この発明の実施の形態１による半導体装置のテスト方式の詳細を示す回路図である。
【図５】  この発明の実施の形態２による半導体装置のテスト方式を示す回路図である。
【図６】  この発明の実施の形態３による半導体装置のレシーバにおける入力タイミング検証用の回路図である。
【図７】  この発明の実施の形態４による半導体装置のドライバにおける出力タイミング検証用の回路図である。
【図８】  従来の試験実施時の半導体試験装置の構成図である。
【符号の説明】
１〜５  ドライバ、１０，９２，９３  ＤＵＴ（半導体装置、第１半導体装置、第２半導体装置）、１１，９７  入力ピン、１２  レシーバ（入力バッファ回路）、１３，９５  データ圧縮回路、１４，８１  ＤＵＴボード（テスト基板）、１５  ランダムデータ発生器、１６，９６  出力ピン、１７  ドライバ（出力バッファ回路）、１８，８０，９４  ランダムデータ生成回路、１９  バーニア回路（遅延回路）、２０  外部ピン（データピン）、２１，７３  接続線、２１’，７４，１１７  クロックピン、２２  クロック回路、２３，３１  外部ピン、２４  スキャンパス、２６  コンパレータ、２７  期待値、３３  外部ピン（第１外部ピン）、５１  抵抗、５２  キャパシタ、５３  Ｄ／Ａコンバータ、５４  差動アンプ、５５  リファレンス入力、５７  バッファ（ストレートバッファ）、７０，７０’  フリップフロップ（ラッチ回路）、７１，７１’  ＥＯＲゲート（論理ゲート）、７２，２２４  リセット信号ピン、８２  ＪＴＡＧピン、８３  メインクロックピン、９０  第１ソケット、９１  第２ソケット、９６出力ピン、９７  入力ピン、９８  配線（結線）、１００  ダミードライバセル、１０１  レシーバセル、１０２  セルエリア、１０３  クロック波形（位相ずれクロック）、１０６  セレクタ、１０７  ダミードライバ回路、１０８  レシーバ回路、１１０  ダミーレシーバセル、１１１  ドライバセル、１１３  クロック波形（位相ずれクロック）、１１５  フリップフロップ（第２ラッチ回路、第３ラッチ回路）、１１５’  フリップフロップ（第１ラッチ回路）、１１５”  フリップフロップ（第４ラッチ回路）、１１８  バッファ、１１９  ＰＬＬ、１２０  クロックドライバ、１２１  信号ピン、２０５  ＬＳＩテスタ、２２３  フリップフロップ、５０１  ユーザロジック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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