(57)【特許請求の範囲】
【請求項１】
基準電圧の入力端と内部電圧の出力端とを有し、スイッチオンされると前記内部電圧を前記基準電圧と同一に保持する内部電圧発生回路と、
バンク活性命令とバンク活性信号とに応答して前記内部電圧発生回路をスイッチオンする制御部と、
前記内部電圧発生回路をスイッチオンする信号のドライビング能力を強化する手段とを備え、
前記制御部は、第１の場合と第２の場合とのいずれかの場合に前記内部電圧発生回路をスイッチオンする可変内部電圧発生器であって、
前記第１の場合は、前記バンク活性信号がイネーブルで且つ前記バンク活性命令がイネーブルの場合であり、
前記第２の場合は、前記バンク活性命令がイネーブルの場合であり、
前記内部電圧発生回路は、前記第２の場合よりも前記第１の場合により大きい駆動電流を出力し、
前記バンク活性命令は、半導体メモリ装置内部の全てのバンクをイネーブルにさせる命令であり、
前記バンク活性信号は、前記半導体メモリ装置内部の一部のバンクを指定するバンクアドレスに応答して生成される信号であって、前記バンクアドレスに対応するバンクの周辺回路に対して前記内部電圧の供給を開始させる信号であることを特徴とする可変内部電圧発生器。
【請求項２】
前記バンク活性信号は、バンクアドレスに応答して生成されることを特徴とする請求項１に記載の可変内部電圧発生器。
【請求項３】
前記制御部は、前記内部電圧発生回路に並列電流シンクとして連結される第１及び第２ＭＯＳトランジスタを備え、
前記バンク活性命令は、前記第１ＭＯＳトランジスタのゲートに印加され、前記バンク活性信号は、前記第２ＭＯＳトランジスタのゲートに印加されることを特徴とする請求項１に記載の可変内部電圧発生器。
【請求項４】
前記内部電圧発生回路は、一つの差動入力が前記基準電圧に連結されてもう一つの差動入力が前記内部電圧に連結される差動増幅器を備えることを特徴とする請求項１に記載の可変内部電圧発生器。
【請求項５】
前記内部電圧発生回路がスイッチオフされた場合に、前記内部電圧発生回路をプリチャージするためのレベル変換部をさらに備えることを特徴とする請求項１に記載の可変内部電圧発生器。
【請求項６】
それぞれがメモリセル及び周辺回路を有する、データを保存する複数のメモリバンクと、
複数の請求項１記載の可変内部電圧発生器とを備え、
前記の各可変内部電圧発生器は、それに対応するメモリバンクに対応するバンク活性命令及び所定のバンク活性信号に応答して当該メモリバンクの周辺回路に内部電圧を供給することを特徴とする半導体メモリ装置。
【請求項７】
前記バンクアドレスを受信して前記バンク活性信号を発生するデコーディング手段をさらに備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記の各可変内部電圧発生器は、
基準電圧の入力端と内部電圧の出力端とを有し、スイッチオンされると前記内部電圧を前記基準電圧と同一に保持する内部電圧発生回路と、
前記可変内部電圧発生器に対応するバンク活性命令とバンク活性信号とに応答して前記内部電圧発生回路をスイッチオンする制御部とを備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記可変内部電圧発生器の前記制御部は、前記内部電圧発生回路に並列電流シンクとして連結される第１及び第２ＭＯＳトランジスタを備え、
前記バンク活性命令は、前記第１ＭＯＳトランジスタのゲートに印加され、前記バンク活性信号は、前記第２ＭＯＳトランジスタのゲートに印加されることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記可変内部電圧発生器の前記内部電圧発生回路は、一つの差動入力が前記基準電圧に連結されてもう一つの差動入力が前記内部電圧に連結される差動増幅器を備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１１】
前記の各可変内部電圧発生器は、前記内部電圧発生回路がスイッチオフされた場合、前記内部電圧発生回路をプリチャージするためのレベル変換部をさらに備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１２】
前記バンク活性命令に応答して全てのバンクの周辺回路に内部電圧を印加するための第２内部電圧発生器をさらに備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１３】
前記の各内部電圧発生回路は、
カレントミラー部と、
対応する前記バンク活性命令及び前記バンク活性信号に応答して前記カレントミラーを通じて電流を流す電流シンク部と、
前記カレントミラー部及び前記電流シンク部間に連結され、前記電流シンク部がスイッチオンされた場合、前記内部電圧を前記基準電圧と同一に保持する差動増幅入力部とを備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１４】
前記の各内部電圧発生回路は、
ソースが共通して外部電圧に連結され、ゲートが共通して第２ＭＯＳトランジスタのドレーンに連結される第１及び第２ＭＯＳトランジスタを備えるカレントミラー部と、
第３ないし第５ＭＯＳトランジスタとを備え、
第３及び第４ＭＯＳトランジスタはソースが共通して電流シンク部に連結され、第３ＭＯＳトランジスタはゲートが基準電圧に連結されドレーンが第１ＭＯＳトランジスタのドレーンに連結され、第４ＭＯＳトランジスタはゲートが前記内部電圧に連結されドレーンが第２ＭＯＳトランジスタのドレーンに連結され、第５ＭＯＳトランジスタはゲートが第１ＭＯＳトランジスタのドレーンに連結されソースが外部電圧に連結されドレーンが内部電圧に連結されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記それぞれの内部電圧発生回路の電流シンク部は、対応するバンク活性信号及びバンク活性命令が発生した場合に発生する制御信号にゲートが連結される第６ＭＯＳトランジスタを備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記それぞれの内部電圧発生回路の電流シンク部は、ドレーンとソースとが互いに連結された第６及び第７ＭＯＳトランジスタを備え、第６ＭＯＳトランジスタはゲートにバンク活性命令が印加され、第７ＭＯＳトランジスタはゲートにバンク活性信号が印加されることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１７】
前記の各内部電圧発生回路は、前記内部電圧発生回路をプリチャージするレベル変換部をさらに備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１８】
カレントミラー部と、
バンク活性命令及び前記バンク活性信号に応答して前記カレントミラーを通じて電流を流す電流シンク部と、
前記カレントミラー部及び前記電流シンク部の間に連結され、前記電流シンク部がスイッチオンされた場合、内部電圧を基準電圧と同一に保持する差動増幅入力部とを備え、
前記電流シンク部は、前記内部電圧の生成可能範囲を拡大する手段と、前記スイッチオンする信号のドライビング能力を強化する手段とをさらに有し、
前記電流シンク部は、第１の場合と第２の場合とのいずれかの場合に前記差動増幅入力部をスイッチオンする手段をさらに有し、
前記第１の場合は、前記バンク活性信号がイネーブルで且つ前記バンク活性命令がイネーブルの場合であり、
前記第２の場合は、前記バンク活性命令がイネーブルの場合であり、
前記差動増幅入力部は、前記第２の場合よりも前記第１の場合により大きい駆動電流を出力し、
前記バンク活性命令は、半導体メモリ装置内部の全てのバンクをイネーブルにさせる命令であり、
前記バンク活性信号は、前記半導体メモリ装置内部の一部のバンクを指定するバンクアドレスに応答して生成される信号であって、前記バンクアドレスに対応するバンクの周辺回路に対して前記内部電圧の供給を開始させる信号であることを特徴とする内部電圧発生回路。
【請求項１９】
前記内部電圧発生回路は、
ソースが共通して外部電圧に連結され、ゲートが共通して第２ＭＯＳトランジスタのドレーンに連結される第１及び第２ＭＯＳトランジスタを備えるカレントミラー部と、
第３ないし第５ＭＯＳトランジスタとを備え、
第３及び第４ＭＯＳトランジスタはソースが共通して電流シンク部に連結され、第３ＭＯＳトランジスタはゲートが基準電圧に連結されドレーンが第１ＭＯＳトランジスタのドレーンに連結され、第４ＭＯＳトランジスタはゲートが前記内部電圧に連結されドレーンが第２ＭＯＳトランジスタのドレーンに連結され、第５ＭＯＳトランジスタはゲートが第１ＭＯＳトランジスタのドレーンに連結されソースが外部電圧に連結されドレーンが内部電圧に連結されることを特徴とする請求項１８に記載の内部電圧発生回路。
【請求項２０】
前記電流シンク部は、対応するバンク活性信号及びバンク活性命令が発生した場合に発生する制御信号にゲートが連結される第６ＭＯＳトランジスタを備えることを特徴とする請求項１９に記載の内部電圧発生回路。
【請求項２１】
前記電流シンク部は、ドレーンとソースとが互いに連結された第６及び第７ＭＯＳトランジスタを備え、第６ＭＯＳトランジスタはゲートにバンク活性命令が印加され、第７ＭＯＳトランジスタはゲートにバンク活性信号が印加されることを特徴とする請求項１９に記載の内部電圧発生回路。
【請求項２２】
前記第７ＭＯＳトランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項２１に記載の内部電圧発生回路。
【請求項２３】
前記第７ＭＯＳトランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項２１に記載の内部電圧発生回路。
【請求項２４】
前記内部電圧発生回路は、前記内部電圧発生回路をプリチャージするレベル変換部をさらに備えることを特徴とする請求項１９に記載の内部電圧発生回路。
【請求項２５】
複数のメモリバンクを有する半導体装置の周辺回路に電圧を供給する方法において、
（ａ）複数の請求項１記載の可変内部電圧発生器のうち一つをメモリバンクに連結し、前記連結された可変内部電圧発生器が前記メモリバンクの周辺回路に電圧を印加する段階と、
（ｂ）バンク活性命令及びバンクアドレスに応答してスイッチオンする請求項１記載の可変内部電圧発生器を選択する段階と、
（ｃ）前記選択された可変内部電圧発生器をスイッチオンする段階とを備えることを特徴とする電圧供給方法。
【請求項２６】
前記複数の可変内部電圧発生器のうち第１可変内部電圧発生器は全てのメモリバンクと連結され、前記（ｂ）段階は、前記バンク活性命令がイネーブルされると前記第１可変内部電圧発生器を選択することを特徴とする請求項２５に記載の電圧供給方法。
【請求項２７】
残りの可変内部電圧発生器はそれぞれ一つのメモリバンクと連結され、前記（ｂ）段階は、前記バンク活性命令がイネーブルされ、バンクアドレスが所定の可変内部電圧発生器と連結されたメモリバンクとマッチすると前記可変内部電圧発生器を選択する段階をさらに備えることを特徴とする請求項２６に記載の電圧供給方法。
【請求項２８】
可変内部電圧発生器はそれぞれ一つのメモリバンクと連結され、前記（ｂ）段階は、前記バンク活性命令がイネーブルされ、バンクアドレスが所定の可変内部電圧発生器と連結されたメモリバンクとマッチすると前記可変内部電圧発生器を選択することを特徴とする請求項２５に記載の電圧供給方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に所定レベルの外部電源電圧の供給を受けてこれを内部電源電圧に変換してバンクの周辺回路に電源を供給する内部電源電圧発生回路、これを備える半導体メモリ装置及び内部電源電圧の発生方法に関する。
【０００２】
【従来の技術】
最近、半導体メモリ装置では、高速動作と動作電流の減少などの半導体特性改善とのために３ボルトないし６ボルトの動作領域では外部供給電圧に関係なく一定のレベルを保持するＩＶＣ（Ｉｎｔｅｒｎａｌ  Ｖｏｌｔａｇｅ  Ｃｏｎｖｅｒｔｏｒ）発生回路を採用している。また、ＥＶＣ（Ｅｘｔｅｒｎａｌ  Ｖｏｌｔａｇｅ  Ｃｏｎｖｅｒｔｏｒ）を使用するように設計された３．３ボルトの低い電源電圧で動作する製品は高い電源電圧での脆弱さと動作電流の増大などの問題があるので、ＩＶＣを使用してこのような短所をなくした製品が脚光を浴びている。
【０００３】
ＩＶＣにはアレイ用内部電圧発生回路（ＡＩＶＣ）と周辺（ＰＥＲＩ）用内部電圧発生回路（ＰＩＶＣ）とがある。
【０００４】
ＡＩＶＣは、メモリアレイバンクにデータを保存したりまたはメモリアレイバンクからデータを読み出すために必要な所定の電圧を供給する。
【０００５】
ＰＩＶＣは、メモリアレイバンク以外のバンクの周辺回路、例えばデコーダ、入力バッファ、出力バッファ、入出力ラインなどが動作するために必要な所定の電圧を供給する。
【０００６】
ＰＩＶＣは、電源がターンオンされた後、常に動作する待機用内部電圧発生回路と、メモリバンクがイネーブルされた場合にだけ動作するアクティブ用内部電圧発生回路とに区分される。
【０００７】
しかし、従来は、ＰＩＶＣを通じて周辺回路に電圧を供給する際に、その制御を単にアクティブ状態と待機状態とに区別して行っているだけであり、メモリバンクの動作と無関係に周辺回路に対して画一的に内部電圧を供給していた。従って、ディバイスの側面から考えると、不要な電圧の供給や不十分な電圧の供給がなされるという問題がある。
【０００８】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、不要な電力消耗を防止するためにバンクアドレスを受けて動作する周辺回路用内部電圧発生回路を提供するところにある。
【０００９】
本発明が解決しようとする他の技術的課題は、不要な電力消耗を防止するためにバンクアドレスを受けて動作する周辺回路用内部電圧発生回路を備える半導体メモリ装置を提供するところにある。
【００１０】
本発明が解決しようとするさらに他の技術的課題は、不要な電力消耗を防止するためにバンクアドレスを受けて周辺回路に内部電圧を供給する電圧発生方法を提供するところにある。
【００１１】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の１つの側面による可変内部電圧発生器は、内部電圧発生回路及び制御部を備えることを特徴とする。
【００１２】
内部電圧発生回路は、基準電圧を入力されて内部電圧を出力し、スイッチオンされると前記内部電圧を前記入力電圧と同一に保持する。制御部は、バンク活性命令とバンク活性信号とに応答して前記内部電圧発生回路をスイッチオンする。
【００１３】
前記バンク活性信号は、例えば、バンクアドレスに応答して生成されうる。前記制御部は、例えば、前記バンク活性命令及び前記バンク活性信号が同時にイネーブルされる場合にのみ前記内部電圧発生回路をスイッチオンする。
【００１４】
前記制御部は、例えば、前記バンク活性命令及び前記バンク活性信号の論理積の反転を演算する反転論理積手段と、前記反転論理積手段の出力を反転させて制御信号を生成し、該制御信号を前記内部電圧発生回路に印加するインバータとで構成することができる。
【００１５】
前記制御部は、例えば、前記バンク活性命令または前記バンク活性信号のうち一つがイネーブルされる場合にのみ前記内部電圧発生回路をスイッチオンするように構成することができる。
【００１６】
前記内部電圧発生回路は、例えば、前記バンク活性命令または前記バンク活性信号のうち一つのみがイネーブルされる時よりも前記バンク活性命令及び前記バンク活性信号が共にイネーブルされる時により大きい範囲の駆動電流を内部電圧として出力する。
【００１７】
前記制御部は、例えば、前記内部電圧発生回路に並列電流シンクとして連結される第１及び第２ＭＯＳトランジスタを備えることができ、ここで、前記バンク活性命令は、前記第１ＭＯＳトランジスタのゲートに印加され、前記バンク活性信号は、前記第２ＭＯＳトランジスタのゲートに印加される。
【００１８】
前記内部電圧発生回路は、例えば、一つの差動入力が前記基準電圧に連結され、もう一つの差動入力が前記内部電圧に連結される差動増幅器を備えることができる。前記可変内部電圧発生器は、前記内部電圧発生回路がスイッチオフされた場合、前記内部電圧発生回路をプリチャージするためのレベル変換部をさらに具備してもよい。
【００１９】
前記技術的課題を達成するための本発明の他の側面による半導体メモリ装置は、データを保存する複数のメモリバンク、及びそれらにそれぞれ対応する複数の可変内部電圧発生器を備えることを特徴とする。
【００２０】
各メモリバンクは、メモリセル及び周辺回路を備える。
【００２１】
各可変内部電圧発生器は、それに対応するメモリバンクに対応するバンク活性命令及び所定のバンク活性信号に応答して当該メモリバンクの周辺回路に内部電圧を供給する。
【００２２】
前記半導体メモリ装置は、例えば、前記バンクアドレスを受信して前記バンク活性信号を発生するデコーディング手段をさらに具備することができる。
【００２３】
前記の各可変内部電圧発生器は、例えば、基準電圧を入力されて内部電圧を出力し、スイッチオンされると前記内部電圧を前記入力電圧と同一に保持する内部電圧発生回路、及び、前記可変内部電圧発生器に対応するバンク活性命令とバンク活性信号とに応答して前記内部電圧発生回路をスイッチオンする制御部を備える。
【００２４】
前記可変内部電圧発生器の前記制御部は、例えば、前記バンク活性命令及び前記バンク活性信号が同時にイネーブルされる場合にのみ前記内部電圧発生回路をスイッチオンする。
【００２５】
前記可変内部電圧発生器の前記制御部は、例えば、前記バンク活性命令及び前記バンク活性信号の論理積の反転を演算する反転論理積手段、及び、前記反転論理積手段の出力を反転させて制御信号を生成し、該制御信号を前記内部電圧発生回路に印加するインバータを備えることができる。
【００２６】
前記可変内部電圧発生器の前記制御部は、例えば、前記バンク活性命令または前記バンク活性信号のうち一つがイネーブルされる場合にのみ前記内部電圧発生回路をスイッチオンする。
【００２７】
前記可変内部電圧発生器の前記内部電圧発生回路は、例えば、前記バンク活性命令または前記バンク活性信号のうち一つのみがイネーブルされる時よりも前記バンク活性命令及び前記バンク活性信号が共にイネーブルされる時により大きい範囲の駆動電流を内部電圧として出力する。
【００２８】
前記可変内部電圧発生器の前記制御部は、前記内部電圧発生回路に並列電流シンクとして連結される第１及び第２ＭＯＳトランジスタを備え、前記バンク活性命令は、前記第１ＭＯＳトランジスタのゲートに印加され、前記バンク活性信号は、前記第２ＭＯＳトランジスタのゲートに印加されることを特徴とする。
【００２９】
前記可変内部電圧発生器の前記内部電圧発生回路は、例えば、一つの差動入力が前記基準電圧に連結され、もう一つの差動入力が前記内部電圧に連結される差動増幅器を備えることができる。
【００３０】
前記の各可変内部電圧発生器は、例えば、前記内部電圧発生回路がスイッチオフされた場合、前記内部電圧発生回路をプリチャージするためのレベル変換部をさらに備えることができる。
【００３１】
前記半導体メモリ装置は、例えば、前記バンク活性命令に応答して全てのバンクの周辺回路に内部電圧を印加するための第２内部電圧発生器をさらに具備することができる。
【００３２】
前記の各内部電圧発生回路は、例えば、カレントミラー部、対応する前記バンク活性命令及び前記バンク活性信号に応答して前記カレントミラーを通じて電流を流す電流シンク部、及び、前記カレントミラー部及び前記電流シンク部間に連結され前記電流シンク部がスイッチオンされた場合に前記内部電圧を前記基準電圧と同一に保持する差動増幅入力部を備えることができる。
【００３３】
前記の各内部電圧発生回路は、例えば、ソースが共通して外部電圧に連結され、ゲートが共通して第２ＭＯＳトランジスタに連結される第１及び第２ＭＯＳトランジスタを備えるカレントミラー部、第３ないし第５ＭＯＳトランジスタとを備えることができる。ここで、例えば、第３及び第４ＭＯＳトランジスタはソースが共通して電流シンク部に連結され、第３ＭＯＳトランジスタはゲートが基準電圧に連結されドレーンが第１ＭＯＳトランジスタのドレーンに連結され、第４ＭＯＳトランジスタはゲートが前記内部電圧に連結されドレーンが第２ＭＯＳトランジスタのドレーンに連結され、第５ＭＯＳトランジスタはゲートが第１ＭＯＳトランジスタのドレーンに連結されソースが外部電圧に連結されドレーンが内部電圧に連結される。
【００３４】
前記の各内部電圧発生回路の電流シンク部は、例えば、対応するバンク活性信号及びバンク活性命令が発生した場合に発生する制御信号にゲートが連結される第６ＭＯＳトランジスタを備える。
【００３５】
前記の各内部電圧発生回路の電流シンク部は、例えば、ドレーンとソースとが互いに連結された第６及び第７ＭＯＳトランジスタを備え、第６ＭＯＳトランジスタはゲートにバンク活性命令が印加され、第７ＭＯＳトランジスタはゲートにバンク活性信号が印加される。
【００３６】
前記の各内部電圧発生回路は、前記内部電圧発生回路をプリチャージするレベル変換部をさらに備えることを特徴とする。
【００３７】
前記技術的課題を達成するための本発明の更に他の側面による内部電圧発生回路は、カレントミラー部、電流シンク部及び差動増幅入力部を備えることを特徴とする。
【００３８】
電流シンク部は、例えば、バンク活性命令及び前記バンク活性信号に応答して前記カレントミラーを通じて電流を流す。差動増幅入力部は、例えば、前記カレントミラー部及び前記電流シンク部間に連結され、前記電流シンク部がスイッチオンされた場合、前記内部電圧を前記基準電圧と同一に保持する。
【００３９】
前記内部電圧発生回路は、ソースが共通して外部電圧に連結されゲートが共通して第２ＭＯＳトランジスタのドレーンに連結される第１及び第２ＭＯＳトランジスタを備えるカレントミラー部と、第３ないし第５ＭＯＳトランジスタとを備える。ここで、例えば、第３及び第４ＭＯＳトランジスタはソースが共通して電流シンク部に連結され、第３ＭＯＳトランジスタはゲートが基準電圧に連結されドレーンが第１ＭＯＳトランジスタのドレーンに連結され、第４ＭＯＳトランジスタはゲートが前記内部電圧に連結されドレーンが第２ＭＯＳトランジスタのドレーンに連結され、第５モストランジスタはゲートが第１ＭＯＳトランジスタのドレーンに連結されソースが外部電圧に連結されドレーンが内部電圧に連結される。
【００４０】
前記電流シンク部は、例えば、対応するバンク活性信号及びバンク活性命令が発生した場合に発生する制御信号にゲートが連結される第６ＭＯＳトランジスタを備える。
【００４１】
前記電流シンク部は、例えば、ドレーンとソースとが互いに連結された第６及び第７ＭＯＳトランジスタを備え、ここで、第６ＭＯＳトランジスタはゲートにバンク活性命令が印加され、第７ＭＯＳトランジスタはゲートにバンク活性信号が印加される。
【００４２】
前記第７ＭＯＳトランジスタは、ＮＭＯＳトランジスタであってもよいし、ＰＭＯＳトランジスタであってもよい。
【００４３】
前記内部電圧発生回路は、前記内部電圧発生回路をプリチャージするレベル変換部をさらに具備することができる。
【００４４】
前記他の技術的課題を達成するための本発明の電圧供給方法は、複数のメモリバンクを有する半導体装置の周辺回路に電圧を供給する方法において、（ａ）複数の可変内部電圧発生器のうち一つをメモリバンクに連結し、前記連結された可変内部電圧発生器が前記メモリバンクの周辺回路に電圧を印加する段階、（ｂ）バンク活性命令及びバンクアドレスに応答してスイッチオンする可変内部電圧発生器を選択する段階、及び（ｃ）前記選択された可変内部電圧発生器をスイッチオンする段階を備えることを特徴とする。
【００４５】
前記複数の可変内部電圧発生器のうち第１可変内部電圧発生器は全てのメモリバンクと連結され、前記（ｂ）段階は前記バンク活性命令がイネーブルされれば前記第１可変内部電圧発生器を選択することを特徴とする。
【００４６】
残りの可変内部電圧発生器は、それぞれ一つのメモリバンクと連結され、前記（ｂ）段階は、前記バンク活性命令がイネーブルされ、バンクアドレスが所定の可変内部電圧発生器と連結されたメモリバンクとマッチすると前記可変内部電圧発生器を選択する段階をさらに備えることができる。
【００４７】
可変内部電圧発生器はそれぞれ一つのメモリバンクと連結され、前記（ｂ）段階は、前記バンク活性命令がイネーブルされ、バンクアドレスが所定の可変内部電圧発生器と連結されたメモリバンクとマッチすると前記可変内部電圧発生器を選択することができる。
【００４８】
よって、本発明による可変内部電圧発生回路とこれを備える半導体メモリ装置及び内部電圧発生方法は、バンクアドレスにより選択されて動作しているバンクの周辺回路にのみ内部電圧を供給することができるので不要な電力消耗を防止することができ、また、内部電圧の大きさを調節することができるので常に適切な内部電圧を供給することができるという利点がある。
【００４９】
【発明の実施の形態】
以下、添付図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
【００５０】
図１を参照すれば、本発明の第１実施形態による可変内部電圧発生器１００は、メモリバンクをイネーブルさせるバンク活性命令ＢＡＣＴ及びバンク活性信号ＢＡＩＦに応答して制御信号ＣＴＲＬＳを発生する制御部１１０、及び、制御信号ＣＴＲＬＳに応答する内部電圧発生回路１２０を備える。内部電圧発生回路１２０は、基準電圧ＶＲＥＦを受信し、スイッチオンされると内部電圧ＶＩＮＴを基準電圧ＶＲＥＦと同じレベルに保持する。
【００５１】
ここで、制御信号ＣＴＲＬＳは、バンク活性命令ＢＡＣＴ及びバンク活性信号ＢＡＩＦが共にイネーブルされる場合にイネーブルされる。
【００５２】
以下、図１を参照して本発明の第１実施形態による可変内部電圧発生器１００の動作を詳細に説明する。
【００５３】
バンク活性命令ＢＡＣＴは、可変内部電圧発生器１００が組み込まれた半導体メモリ装置内部の全てのバンクをイネーブルさせる外部命令である。バンク活性命令ＢＡＣＴが印加された後、バンクアドレスによりバンクが選択されると、選択されたバンクが動作する。
【００５４】
バンク活性信号ＢＡＩＦは、バンクアドレスに応答して生成される信号である。バンク活性信号ＢＡＩＦは、バンクアドレスが入力されると活性化されるデコーディング手段（図３の３５０参照）によりイネーブルされる。
【００５５】
ここで、バンク活性信号ＢＡＩＦは、ハイレベルである時にイネーブルされた状態であってもよいし、ローレベルである時にイネーブルされた状態であってもよい。すなわち、バンク活性信号ＢＡＩＦは、バンク活性命令ＢＡＣＴを受けて動作準備がされているバンクを動作させるために、バンクアドレスが入力されるとそのバンクアドレスに応答して生成される。バンク活性信号ＢＡＩＦは、バンクアドレスに対応するバンクの周辺回路に対する内部電圧ＶＩＮＴの供給を開始させる。
【００５６】
制御部１１０は、バンク活性命令ＢＡＣＴ及びバンク活性信号ＢＡＩＦに応答して所定の制御信号ＣＴＲＬＳを発生する。すなわち、バンク活性命令ＢＡＣＴとバンク活性信号ＢＡＩＦとが同時にイネーブルされた場合、制御回路１１０により制御信号ＣＴＲＬＳがイネーブルされて、これにより内部電圧発生回路１２０がスイッチオンされる。
【００５７】
制御部１１０について更に説明すれば、制御部１１０は、バンク活性命令ＢＡＣＴ及びバンク活性信号ＢＡＩＦの論理積の反転を出力する反転論理積手段（ＮＡＮＤ回路）１１１、及び、反転論理積手段１１１の出力を反転させて制御信号ＣＴＲＬＳを発生するインバータ１１３を備える。インバータ１１３は、反転論理積手段１１１の出力信号を反転させてドライビング能力を強化する。
【００５８】
バンク活性信号ＢＡＩＦとバンク活性命令ＢＡＣＴとがどちらもハイレベルにイネーブルされれば、制御信号ＣＴＲＬＳはハイレベルとなる。制御部１１０の構成は、バンク活性命令ＢＡＣＴとバンク活性信号ＢＡＩＦとがどちらもイネーブルされる場合に制御信号ＣＴＲＬＳをイネーブルさせる機能を有するあらゆる回路構成を含むことができる。
【００５９】
内部電圧発生回路１２０は、基準電圧ＶＲＥＦを受信して、活性化された制御信号ＣＴＲＬＳに応答して基準電圧ＶＲＥＦと同じレベルの内部電圧ＶＩＮＴを出力する。内部電圧発生回路１２０は、基準電圧ＶＲＥＦを入力する差動増幅器で構成することができる。
【００６０】
内部電圧発生回路１２０の構成及び動作について説明する。内部電圧発生回路１２０は、ＮＭＯＳトランジスタ１２１，１２３，１２５とＰＭＯＳトランジスタ１２７，１２９，１３１とを備える。ＮＭＯＳトランジスタ１２１は、内部電圧発生回路１２０通じて流れる電流を一定にする電流源の役割を果たす。ＮＭＯＳトランジスタ１２３のゲートは基準電圧ＶＲＥＦに連結され、ＮＭＯＳトランジスタ１２５のゲートは内部電圧ＶＩＮＴに連結される。
【００６１】
ＰＭＯＳトランジスタ１２７，１２９のゲートは互いに連結され、ＮＭＯＳトランジスタ１２５のドレーン、すなわち第２ノードＮ２の電圧に連結される。ＮＭＯＳトランジスタ１２５のドレーン電圧がハイレベルならばＰＭＯＳトランジスタ１２７，１２９はターンオフされ、ＮＭＯＳトランジスタ１２５のドレーン電圧がローレベルならばＰＭＯＳトランジスタ１２７，１２９はターンオンされる。ＰＭＯＳトランジスタ１３１のゲートはＮＭＯＳトランジスタ１２３のドレーン、すなわち第１ノードＮ１の電圧に連結される。ＮＭＯＳトランジスタ１２３のドレーン電圧がハイレベルならばＰＭＯＳトランジスタ１３１はターンオフされ、ＮＭＯＳトランジスタ１２３のドレーン電圧がローレベルならばＰＭＯＳトランジスタ１３１はターンオンされる。ＰＭＯＳトランジスタ１２７，１２９，１３１のソースに外部電源電圧ＥＶＣが印加され、ＮＭＯＳトランジスタ１２１のソースは接地電圧ＶＳＳに連結される。
【００６２】
内部電圧発生回路１２０の動作を説明する。初期状態ではＮＭＯＳトランジスタ１２１はターンオフされている。そして、制御信号ＣＴＲＬＳの電圧がハイレベルに向けて上昇しＮＭＯＳトランジスタ１２１のスレショルド電圧を越える瞬間にＮＭＯＳトランジスタ１２１はターンオンされる。そして、基準電圧ＶＲＥＦが印加されてＮＭＯＳトランジスタ１２３のスレショルド電圧を越える瞬間にＮＭＯＳトランジスタ１２３はターンオンされる。一般的に、基準電圧ＶＲＥＦは、ＮＭＯＳトランジスタ１２３のスレショルド電圧より高く設定される。ＮＭＯＳトランジスタ１２１，１２３がターンオンされると、ＮＭＯＳトランジスタ１２３のドレーン電圧はローレベルになるので、ＰＭＯＳトランジスタ１３１がターンオンされてＰＭＯＳトランジスタ１３１のドレーンには内部電圧発生回路１２０の出力の内部電圧ＶＩＮＴが発生する。
【００６３】
そして、内部電圧発生回路１２０の内部電圧ＶＩＮＴが徐々に高まって基準電圧ＶＲＥＦを越えると、ＮＭＯＳトランジスタ１２５はＮＭＯＳトランジスタ１２３より強くターンオンされる。それにより、ＮＭＯＳトランジスタ１２５のドレーンに生じる電圧は、ローレベルに向けて低くなる。それにより、ＰＭＯＳトランジスタ１２７，１２９は、もう少し強くターンオンされ、ＮＭＯＳトランジスタ１２３のドレーン電圧はローレベルからハイレベルに向けて高まる。従って、ＰＭＯＳトランジスタ１３１は非常に弱くターンオンされる。ＰＭＯＳトランジスタ１３１が非常に弱くターンオンされると、内部電圧発生回路１２０の出力の内部電圧ＶＩＮＴは低くなり、それによりＮＭＯＳトランジスタ１２５はＮＭＯＳトランジスタ１２３より弱くターンオンされる。それにより、再びＮＭＯＳトランジスタ１２３のドレーン電圧が低くなってＰＭＯＳトランジスタ１３１はターンオンされて内部電圧発生回路１２０の内部電圧ＶＩＮＴを高める。このような過程を反復しつつ、内部電圧発生回路１２０の内部電圧ＶＩＮＴは、基準電圧ＶＲＥＦが続けて印加される限り基準電圧ＶＲＥＦと同じレベルに保持される。
【００６４】
ＮＭＯＳトランジスタ１２１が制御信号ＣＴＲＬＳによりターンオン又はターンオフされるので、バンク活性信号ＢＡＩＦとバンク活性命令ＢＡＣＴが共にイネーブルされる場合にのみ内部電圧発生回路１２０が動作する。すなわち、バンクアドレスにより選択されて動作しているバンクに対応する可変内部電圧発生器１００だけがバンクの周辺回路に内部電圧ＶＩＮＴを供給するので不要な電力消耗が防止されうる。
【００６５】
可変内部電圧発生器１００は、内部電圧発生回路１２０をプリチャージするためのレベル変換部１５０をさらに備えうる。
【００６６】
レベル変換部１５０の構成を説明する。
【００６７】
レベル変換部１５０は、ＮＭＯＳトランジスタ１５１，１５５，１６１，１６３とＰＭＯＳトランジスタ１５７，１５９，１６５，１６７及びインバータ１５３を備える。
【００６８】
ＰＭＯＳトランジスタ１５７とＮＭＯＳトランジスタ１５１は、外部電源電圧ＥＶＣと接地電圧ＶＳＳとの間に直列に連結されている。ＰＭＯＳトランジスタ１５９とＮＭＯＳトランジスタ１５５は、外部電源電圧ＥＶＣと接地電圧ＶＳＳとの間に直列に連結されている。ＰＭＯＳトランジスタ１５７のゲートはＮＭＯＳトランジスタ１５５のドレーンに連結され、ＰＭＯＳトランジスタ１５９のゲートはＮＭＯＳトランジスタ１５１のドレーンに連結される。
【００６９】
ＮＭＯＳトランジスタ１６１，１６３は、ドレーンに外部電源電圧ＥＶＣが印加され、ソースはそれぞれＰＭＯＳトランジスタ１５７，１５９のゲートに連結される。ＮＭＯＳトランジスタ１５１，１６１のゲートは、制御信号ＣＴＲＬＳにより駆動され、ＮＭＯＳトランジスタ１５５，１６３のゲートは、制御信号ＣＴＲＬＳがインバータ１５３により反転された信号により駆動される。ＰＭＯＳトランジスタ１６５，１６７のゲートは、ＮＭＯＳトランジスタ１５５のドレーンに連結される。
【００７０】
レベル変換部１５０の動作を説明する。制御信号ＣＴＲＬＳがローレベルになると、ＮＭＯＳトランジスタ１５５がターンオンされて、そのドレーン電圧はローレベルになる。それにより、ＰＭＯＳトランジスタ１５７がターンオンされ、ＮＭＯＳトランジスタ１５１のドレーン電圧はハイレベルになり、ＰＭＯＳトランジスタ１５９はターンオフされる。この時、ＮＭＯＳトランジスタ１６３は、ターンオンされていて、ＰＭＯＳトランジスタ１５９のゲートをハイレベルに固定する。ＮＭＯＳトランジスタ１５５のドレーン電圧がローレベルであるから、ＰＭＯＳトランジスタ１６５，１６７はターンオンされる。
【００７１】
ターンオンされたＰＭＯＳトランジスタ１６５，１６７は、第１ノードＮ１を外部電源電圧ＥＶＣにプレチャージし、第１ノードＮ１と第２ノードＮ２とを同じ外部電源電圧ＥＶＣに等化させる。第１ノードＮ１にゲートが連結されたＰＭＯＳトランジスタ１３１はターンオフされる。制御信号ＣＴＲＬＳがローレベルであるから、ＮＭＯＳトランジスタ１２１はターンオフされ、従って内部電圧発生回路１２０は動作しない。
【００７２】
制御信号ＣＴＲＬＳがハイレベルにイネーブルされると、ＮＭＯＳトランジスタ１５１とＰＭＯＳトランジスタ１５９とがターンオンされて、ＰＭＯＳトランジスタ１６５，１６７はターンオフされる。従って、内部電圧発生回路１２０が動作する。
【００７３】
以上のような制御部１１０、内部電圧発生回路１２０及びレベル変換部１５０の動作により、可変内部電圧発生器１００は、選択されて動作しているバンクの周辺回路にのみ内部電圧ＶＩＮＴを供給するので、不要な電力消耗を防止することができる。
【００７４】
図２に示す本発明の第２実施形態による可変内部電圧発生器２００は、カレントミラー部２１０、差動増幅入力部２２０及び電流シンク部２３０を備える。
【００７５】
カレントミラー部２１０は、外部電源電圧ＥＶＣに連結されてカレントミラーを形成する第１及び第２ＭＯＳトランジスタ２１１，２１３を備える。
【００７６】
差動増幅入力部２２０は、基準電圧ＶＲＥＦにゲートが連結される第３ＭＯＳトランジスタ２２１と、基準電圧ＶＲＥＦと同じレベルの電圧に維持される内部電圧ＶＩＮＴにゲートが連結される第４ＭＯＳトランジスタ２２３、及び外部電源電圧ＥＶＣと第４ＭＯＳトランジスタ２２３のゲートとの間に連結されて第１ＭＯＳトランジスタ２１１の一端にゲートが連結される第５ＭＯＳトランジスタ２２５を備える。
【００７７】
電流シンク部２３０は、バンク活性命令ＢＡＣＴ及びバンク活性信号ＢＡＩＦにより制御され、バンク活性信号ＢＡＩＦに応答して内部電圧ＶＩＮＴの大きさを制御する。
【００７８】
電流シンク部２３０について更に説明すれば、接地電圧ＶＳＳと第３ＭＯＳトランジスタ２２１の一端との間に連結されてバンク活性命令ＢＡＣＴ（をバッファリングした信号）がゲートに印加される第６ＭＯＳトランジスタ２３１、及び接地電圧ＶＳＳと第４ＭＯＳトランジスタ２２３の一端との間に連結されてバンク活性信号ＢＡＩＦがゲートに印加される第７ＭＯＳトランジスタ２３３を備える。
【００７９】
ここで、第７ＭＯＳトランジスタ２３３は、ＮＭＯＳトランジスタであってもよいし、ＰＭＯＳトランジスタであってもよい。
【００８０】
以下、図２を参照して本発明の第２実施形態による可変内部電圧発生器２００の動作を詳細に説明する。
【００８１】
バンク活性命令ＢＡＣＴは、図１の実施形態と同様に、半導体メモリ装置内部の全てのバンクをイネーブルさせる外部命令である。バンク活性命令ＢＡＣＴが印加された後、バンクアドレスによりバンクが選択されると、選択されたバンクが動作する。
【００８２】
バンク活性命令ＢＡＣＴは、二つのインバータ１０１，１０３を通じて第６ＭＯＳトランジスタ２３１のゲートに印加される。インバータ１０１，１０３は、バンク活性命令ＢＡＣＴの駆動能力を高める。第６ＭＯＳトランジスタ２３１は、ＮＭＯＳトランジスタであってもよいし、ＰＭＯＳトランジスタであってもよい。図２の実施形態ではＮＭＯＳトランジスタより構成される。
【００８３】
バンク活性命令ＢＡＣＴがハイレベルに駆動されると、ＮＭＯＳトランジスタ２３１がターンオンされ、内部電圧ＶＩＮＴが生成される。カレントミラー部２１０、差動増幅入力部２２０及び電流シンク部２３０を備える可変内部電圧発生器２００の動作は、本発明の第１実施形態による可変内部電圧発生器１００の動作と似ているので詳細な説明は省略する。
【００８４】
バンクアドレスに応答して生成されるバンク活性信号ＢＡＣＴがハイレベルになると、ＮＭＯＳトランジスタ２３３がターンオンされる。それにより、ＮＭＯＳトランジスタ２３１のドレーン電圧はより一層低くなって、ＰＭＯＳトランジスタ２２５を一層強くターンオンさせることができる。
【００８５】
従って、生成することができる内部電圧ＶＩＮＴの範囲が拡大する。すなわち、可変内部電圧発生器２００から出力される電圧の高さがバンク活性信号ＢＡＩＦにより調節される。従って、バンクの動作により周辺回路に供給される内部電圧ＶＩＮＴの高さが適切に調節されうる。
【００８６】
可変内部電圧発生器２００は、可変内部電圧発生器２００をプリチャージするためのレベル変換部２５０をさらに備えることができ、その構成及び動作は、第１実施形態レベル変換部１５０と同一なので詳細な説明は省略する。
【００８７】
図３は、本発明の実施形態による半導体メモリ装置３００を説明する図面である。半導体メモリ装置３００は、バンク活性命令ＢＡＣＴ及びバンク活性信号ＢＡＩＦａ，ＢＡＩＦｂ，ＢＡＩＦｃ，ＢＡＩＦｄに応答してバンク３１０ａ，３１０ｂ，３１０ｃ，３１０ｄの周辺回路３２０ａ，３２０ｂ，３２０ｃ，３２０ｄに内部電圧ＶＩＮＴａ，ＶＩＮＴｂ，ＶＩＮＴｃ，ＶＩＮＴｄをそれぞれ供給する可変内部電圧発生器３３０ａ，３３０ｂ，３３０ｃ，３３０ｄを多数備える。
【００８８】
また、半導体メモリ装置３００は、バンクアドレスＢＡを受信して多数の可変内部電圧発生器３３０ａ，３３０ｂ，３３０ｃ，３３０ｄを駆動するための多数のバンク活性信号ＢＡＩＦａ，ＢＡＩＦｂ，ＢＡＩＦｃ，ＢＡＩＦｄを生成するために、入力されるバンクアドレスＢＡをデコーディングして対応するバンク活性信号ＢＡＩＦを選択するデコーディング手段３５０をさらに備える。
【００８９】
可変内部電圧発生器３３０ａ，３３０ｂ，３３０ｃ，３３０ｄの構成は、図１に示されたのと同一であるので、詳細な説明は省略する。図１に示された可変内部電圧発生器１００は、各メモリバンク３１０ａ，３１０ｂ，３１０ｃ，３１０ｄに対応して一つずつ設置され、各メモリバンクの周辺回路に内部電圧ＶＩＮＴａ，ＶＩＮＴｂ，ＶＩＮＴｃ，ＶＩＮＴｄを供給する。半導体メモリ装置３００は、このようにバンクアドレスに応答して生成されるバンク活性信号ＢＡＩＦａ，ＢＡＩＦｂ，ＢＡＩＦｃ，ＢＡＩＦｄに応答してターンオンまたはターンオフされる可変内部電圧発生器３３０ａ，３３０ｂ，３３０ｃ，３３０ｄを多数備えることにより不要な電力消耗を防止することができる。
【００９０】
半導体メモリ装置は、バンク活性命令ＢＡＣＴに応答してバンク３１０ａ，３１０ｂ，３１０ｃ，３１０ｄの周辺回路３２０ａ，３２０ｂ，３２０ｃ，３２０ｄに内部電圧ＶＩＮＴＳを供給する第２内部電圧発生器３４０をさらに備えて、可変内部電圧発生器３３０ａ，３３０ｂ，３３０ｃ，３３０ｄと混合して使用することができる。内部電圧発生器３４０の構成は、バンク活性信号ＢＡＩＦを受信しないという点を除いては図１の可変内部電圧発生器１００と同一である。従って、詳細な説明は省略する。
【００９１】
バンク活性命令ＢＡＣＴだけにより動作する内部電圧発生回路３４０を利用して周辺回路に内部電圧ＶＩＮＴＳを供給している最中にバンク活性信号ＢＡＩＦａ，ＢＡＩＦｂ，ＢＡＩＦｃ，ＢＡＩＦｄに応答して動作する可変内部電圧発生器３３０ａ，３３０ｂ，３３０ｃ，３３０ｄにより内部電圧ＶＩＮＴａ，ＶＩＮＴｂ，ＶＩＮＴｃ，ＶＩＮＴｄをバンクアドレスにより選択されたバンクの周辺回路にさらに供給することができる。
【００９２】
ここで、図３は図１の可変内部電圧発生器を使用した例として説明されたが、図２の可変内部電圧発生器または他の適当な回路を図３に示す装置に適用することもできる。
【００９３】
上記の他の技術的課題を達成するための本発明によるメモリバンクの周辺回路に内部電圧を発生する方法を説明する。
【００９４】
この方法において、複数の可変内部電圧発生器が図３に示すように複数のバンクと連結される。この方法では、バンク活性命令ＢＡＣＴ及びバンクアドレスＢＡが入力される。ここで、バンク活性信号は、バンクアドレスに応答して生成される信号である。
【００９５】
バンク活性命令ＢＡＣＴは、半導体メモリ装置内部の全てのバンクをイネーブルさせる外部命令である。バンク活性命令ＢＡＣＴが印加された後にバンクアドレスＢＡによりバンクが選択されると、選択されたバンクが動作する。
【００９６】
本方法では、選択された可変内部電圧発生器は、バンク活性命令ＢＡＣＴ及びバンクアドレスＢＡの状態によりスイッチオンされる。例えば、図３を参考にすれば、初めはいかなる可変内部電圧発生器も選択されない。バンク活性命令ＢＡＣＴが活性化されると、内部電圧発生器３４０が選択されて内部電圧ＶＩＮＴＳを周辺回路３２０ａ，３２０ｂ，３２０ｃ，３２０ｄに供給する。
【００９７】
そして、デコーディング手段３５０が活性化されると、バンクアドレスＢＡがデコーディングされる。例えば、バンク３１０ｂに連結された周辺回路３２０ｂに内部電圧ＶＩＮＴｂを供給する可変内部電圧発生器３３０ｂを選択するバンク活性信号ＢＡＩＦｂがデコーディングされる。
【００９８】
以上のように図面と明細書で最適実施形態が開示された。ここで特定の用語が使われたが、これらは単に本発明を具体例を通して説明する目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者ならばこれから多様な変形及び均等な他の実施形態が可能であるという点が理解されるであろう。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まるべきである。
【００９９】
【発明の効果】
前述のように、本発明による可変内部電圧発生回路とこれを備える半導体メモリ装置及び内部電圧発生方法は、バンクアドレスにより選択されて動作するバンクの周辺回路にだけ内部電圧を供給するので不要な電力消耗を防止することができ、また、内部電圧の高さを調節することができるので常に適切な内部電圧を供給することができるという利点を有する。
【図面の簡単な説明】
【図１】本発明の第１実施形態による可変内部電圧発生回路を示す図である。
【図２】本発明の第２実施形態による可変内部電圧発生回路を示す図である。
【図３】本発明の実施形態による半導体メモリ装置のブロック図である。
【符号の説明】
１００    可変内部電圧発生器
１１０    制御部
１１１    反転論理積手段
１１３，１５３    インバータ
１２０    内部電圧発生回路
１２１，１２３，１２５    ＮＭＯＳトランジスタ
１２７，１２９，１３１    ＰＭＯＳトランジスタ
１５０    レベル変換部
１５１，１５５，１６１，１６３    ＮＭＯＳトランジスタ
１５７，１５９，１６５，１６７    ＰＭＯＳトランジスタ
ＢＡＩＦ    バンク活性信号
ＢＡＣＴ    バンク活性命令
ＣＴＲＬＳ    制御信号
ＶＲＥＦ    基準電圧
ＶＩＮＴ    内部電圧
ＥＶＣ    外部電圧
ＶＳＳ    接地電圧
【図１】
0004275912.tif 000002
【図２】
0004275912.tif 000003
【図３】
0004275912.tif 000004