(57)【特許請求の範囲】
【請求項１】
ソースが電源電位に、ドレインが第１のノードに、ゲートが第２のノードにそれぞれ接続された第１のトランジスタと、
ソースが接地電位に、ドレインが前記第２のノードに、ゲートが前記第１のノードにそれぞれ接続された第２のトランジスタと、
ソースが電源電位に、ドレインとゲートが前記第１のノードにそれぞれ接続された第３のトランジスタと、
配線パターンによって前記第１または第２のノードのいずれか一方を接続し、該ノードの電位をオプション設定用のモード信号として出力するパターン接続部とを、
備えたことを特徴とするオプション設定回路。
【請求項２】
ソースが電源電位に、ドレインが第１のノードに、ゲートが第２のノードにそれぞれ接続された第１のトランジスタと、
ソースが接地電位に、ドレインが前記第２のノードに、ゲートが前記第１のノードにそれぞれ接続された第２のトランジスタと、
ソースが接地電位に、ドレインとゲートが前記第２のノードにそれぞれ接続された第３のトランジスタと、
配線パターンによって前記第１または第２のノードのいずれか一方を接続し、該ノードの電位をオプション設定用のモード信号として出力するパターン接続部とを、
備えたことを特徴とするオプション設定回路。
【請求項３】
ソースが電源電位に、ドレインとゲートが前記第１のノードにそれぞれ接続された第４のトランジスタを設けたことを特徴とする請求項２記載のオプション設定回路。
【請求項４】
ソースが電源電位に、ドレインが第１のノードに、ゲートが第２のノードにそれぞれ接続された第１のトランジスタと、
ソースが接地電位に、ドレインが前記第２のノードに、ゲートが前記第１のノードにそれぞれ接続された第２のトランジスタと、
ソースが電源電位に、ドレインが前記第１のノードにそれぞれ接続され、ゲートに制御信号が与えられる第３のトランジスタと、
配線パターンによって前記第１または第２のノードのいずれか一方を接続し、該ノードの電位をオプション設定用のモード信号として出力するパターン接続部とを、
備えたことを特徴とするオプション設定回路。
【請求項５】
ソースが電源電位に、ドレインが第１のノードに、ゲートが第２のノードにそれぞれ接続された第１のトランジスタと、
ソースが接地電位に、ドレインが前記第２のノードに、ゲートが前記第１のノードにそれぞれ接続された第２のトランジスタと、
ソースが接地電位に、ドレインが前記第２のノードにそれぞれ接続され、ゲートに制御信号が与えられる第３のトランジスタと、
配線パターンによって前記第１または第２のノードのいずれか一方を接続し、該ノードの電位をオプション設定用のモード信号として出力するパターン接続部とを、
備えたことを特徴とするオプション設定回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路（以下、「ＩＣ」という）において、オプション機能を設定するためのモード信号を出力するオプション設定回路に関するものである。
【０００２】
【従来の技術】
ＩＣの集積度が向上し、１つのチップに複数の機能を持たせるようなものが多くなっている。例えば、マイクロコンピュータ等のＩＣにおいて、通常動作を行う機能と、インサーキット・エミュレータ用の機能を１つのチップ上に形成し、開発コストの低減や開発日程の短縮を図るものである。このようなＩＣを実際に使用する場合、２つの機能のうち目的に応じてどちらか一方のみを使用することになる。このために、オプション機能を設定するモード信号を出力するオプション設定回路をＩＣ上に設けておき、製造工程の最終段階でそのモード信号のレベルを“Ｌ”または“Ｈ”に設定するようにしている。
【０００３】
図２は、従来のオプション設定回路の一例を示す回路図である。
このオプション設定回路は、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１，２と、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）３，４とで構成されている。ＰＭＯＳ１，２のソースは電源電位ＶＤＤに接続され、ドレインはそれぞれＮＭＯＳ３，４のドレインに接続されている。ＮＭＯＳ３，４のソース及びゲートは接地電位ＧＮＤに接続されている。また、ＰＭＯＳ２のゲートは、ＮＭＯＳ３のドレインに接続されている。更に、ＰＭＯＳ１のゲートはＮＭＯＳ４のドレイン、即ちノードＮ１に接続され、このノードＮ１から動作モードを設定するためのモード信号ＭＯＤが出力されるようになっている。
【０００４】
このようなオプション設定回路では、ＮＭＯＳ３，４のいずれか一方のゲートにイオンを注入してディプレッション型にすることにより、モード信号ＭＯＤを“Ｈ”または“Ｌ”に設定するようにしている。
例えば、ＮＭＯＳ４をディプレッション型にすると、このＮＭＯＳ４が常時オン状態となる。ＮＭＯＳ３はオフ状態であるので、ノードＮ１のモード信号ＭＯＤは“Ｌ”に設定される。また、ＮＭＯＳ３をディプレッション型にすると、モード信号ＭＯＤは“Ｈ”に設定される。
【０００５】
しかしながら、従来のオプション設定回路では、次のような課題があった。
即ち、ＮＭＯＳ３，４のゲートが直接、電源系の接地電位ＧＮＤに接続されているため、ゲート酸化膜の破壊が起きるという問題があった。
また、設計プロセスによっては、ＮＭＯＳ３，４のゲートにイオン注入をする工程が使えない場合があるという問題があった。
【０００６】
本発明は、前記従来技術が持っていた課題を解決し、ゲート酸化膜の破壊を生ずるおそれがなく、かつイオン注入によらずモード信号の設定を行うことができるオプション設定回路を提供するものである。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、オプション設定回路において、ソースが電源電位に、ドレインが第１のノードに、ゲートが第２のノードにそれぞれ接続された第１のトランジスタと、ソースが接地電位に、ドレインが前記第２のノードに、ゲートが前記第１のノードにそれぞれ接続された第２のトランジスタと、ソースが電源電位に、ドレインとゲートが前記第１のノードにそれぞれ接続された第３のトランジスタと、配線パターンによって前記第１または第２のノードのいずれか一方を接続し、該ノードの電位をオプション設定用のモード信号として出力するパターン接続部とを備えている。
【０００８】
第２の発明は、オプション設定回路において、第１の発明と同様の第１及び第２のトランジスタと、ソースが接地電位に、ドレインとゲートが前記第２のノードにそれぞれ接続された第３のトランジスタと、第１の発明と同様のパターン接続部とを備えている。
【０００９】
第３の発明は、第２の発明のオプション設定回路に、ソースが電源電位に、ドレインとゲートが前記第１のノードにそれぞれ接続された第４のトランジスタを設けている。
【００１０】
第１〜第３の発明によれば、以上のようにオプション設定回路を構成したので、次のような作用が行われる。
電源投入により、第３（及び第４）のトランジスタがオン状態となり、第１のノードが電源電位に、第２のノードが接地電位になる。これにより、第１及び第２のトランジスタはオン状態となり、第１及び第２のノードの電位が確定する。第１及び第２のノードは、パターン接続部における配線パターンによっていずれか一方が接続され、その接続されたノードの電位がモード信号として出力される。
【００１１】
第４の発明は、オプション設定回路において、第１の発明と同様の第１及び第２のトランジスタと、ソースが電源電位に、ドレインが前記第１のノードにそれぞれ接続され、ゲートに制御信号が与えられる第３のトランジスタと、第１の発明と同様のパターン接続部とを備えている。
【００１２】
第５の発明は、オプション設定回路において、第１の発明と同様の第１及び第２のトランジスタと、ソースが接地電位に、ドレインが前記第２のノードにそれぞれ接続され、ゲートに制御信号が与えられる第３のトランジスタと、第１の発明と同様のパターン接続部とを備えている。
【００１３】
第４及び第５の発明によれば、次のような作用が行われる。
第３のトランジスタのゲートに制御信号が与えられると、この第３のトランジスタがオン状態となり、第１及び第２のノードの電位が確定する。第１及び第２のノードは、パターン接続部における配線パターンによっていずれか一方が接続され、その接続されたノードの電位がモード信号として出力される。
【００１４】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すオプション設定回路の回路図である。
このオプション設定回路は、ＰＭＯＳ１１，１２、ＮＭＯＳ１３、及びパターン接続部２０で構成されている。
【００１５】
ＰＭＯＳ１１のソースは電源電位ＶＤＤに、ドレインはノードＮＨに、ゲートはノードＮＬにそれぞれ接続されている。ＰＭＯＳ１２のソースは電源電位ＶＤＤに、ドレインとゲートはノードＮＨにそれぞれ接続されている。ＮＭＯＳ１３のドレインはノードＮＬに、ゲートはノードＮＨに、ソースは接地電位ＧＮＤにそれぞれ接続されている。
【００１６】
また、パターン接続部２０は、ＩＣの製造工程の最終段階でモード信号ＭＯＤを“Ｈ”または“Ｌ”に設定するためのパターン接続を行う箇所であり、ノードＮＨにつながれたパターンａ、ノードＮＬにつながれたパターンｂ、及びモード信号ＭＯＤを出力するパターンｃを有している。そして、コンタクトによる接続、またはメタル配線による接続によって、パターンａ，ｃ間、またはパターンｂ，ｃ間のいずれか一方が接続されるようになっている。パターン接続部２０のパターンｃは、オプション回路の入力側に接続されている。
【００１７】
次に、動作を説明する。
電源電圧ＶＤＤが印加される前、ノードＮＨ，ＮＬはいずれも“Ｌ”である。ここで、電源電圧ＶＤＤが印加されると、ＰＭＯＳ１２がオン状態となる。これにより、ノードＮＨが“Ｈ”に引き上げられ、ＮＭＯＳ１３がオン状態となり、ノードＮＬは“Ｌ”に維持される。更に、ＰＭＯＳ１１はオン状態となる。
【００１８】
ノードＮＨ，ＮＬのレベルは、パターン接続部２０のパターンａ，ｂに出力される。そして、パターン接続部２０で、パターンａ，ｂのいずれか一方に接続されたパターンｃから、このパターン接続部２０で設定されたモード信号ＭＯＤが出力される。
【００１９】
以上のように、この第１の実施形態のオプション設定回路は、電源投入時にオン状態となるＰＭＯＳ１２を有すると共に、出力側のノードＮＬ，ＮＨをそれぞれＰＭＯＳ１１及びＮＭＯＳ１３のゲートに接続している。これにより、ゲートに電源系が直接接続されず、ゲート酸化膜の破壊を生ずるおそれがなくなる。また、図２に比べてトランジスタの数が少なく、回路の簡素化ができる。更に、パターン接続部２０は、コンタクトまたは配線層によるマスクオプションを設定できるので、製造プロセスに左右されることなく（即ち、イオン注入の工程を必要とせず）、任意のモード信号ＭＯＤを設定することができる。
【００２０】
（第２の実施形態）
図３は、本発明の第２の実施形態を示すオプション設定回路の回路図であり、図１中の要素と共通の要素には共通の符号が付されている。
このオプション設定回路は、ＰＭＯＳ１１、ＮＭＯＳ１３，１４、及びパターン接続部２０で構成されている。
【００２１】
ＰＭＯＳ１１のソースは電源電位ＶＤＤに、ドレインはノードＮＨに、ゲートはノードＮＬにそれぞれ接続されている。ＮＭＯＳ１３のドレインはノードＮＬに、ゲートはノードＮＨに、ソースは接地電位ＧＮＤにそれぞれ接続されている。ＮＭＯＳ１４のドレインとゲートはノードＮＬに、ソースは接地電位ＧＮＤにそれぞれ接続されている。また、パターン接続部２０は、図１と同様である。
【００２２】
このようなオプション設定回路において、電源電圧ＶＤＤが印加されると、ＮＭＯＳ１４がオン状態となる。これにより、ノードＮＬが“Ｌ”に引き下げられ、ＰＭＯＳ１１がオン状態となり、ノードＮＨは“Ｈ”に引き上げられる。また、ＮＭＯＳ１３はオン状態となる。ノードＮＨ，ＮＬのレベルは、パターン接続部２０のパターンａ，ｂに出力され、パターンｃからこのパターン接続部２０で設定されたモード信号ＭＯＤが出力される。
【００２３】
以上のように、この第３の実施形態のオプション設定回路は、電源投入時にオン状態となるＮＭＯＳ１４を有すると共に、出力側のノードＮＨ，ＮＬをそれぞれＮＭＯＳ１３及びＰＭＯＳ１１のゲートに接続している。これにより、第１の実施形態と同様の利点を有する。
【００２４】
（第３の実施形態）
図４は、本発明の第３の実施形態を示すオプション設定回路の回路図であり、図１中の要素と共通の要素には共通の符号が付されている。
このオプション設定回路は、ＰＭＯＳ１１，１２、ＮＭＯＳ１３，１４、及びパターン接続部２０で構成されている。
【００２５】
ＰＭＯＳ１１，１２のソースは電源電位ＶＤＤに、ドレインはノードＮＨにそれぞれ接続されている。また、ＰＭＯＳ１１，１２のゲートは、それぞれノードＮＬ，ＮＨに接続されている。一方、ＮＭＯＳ１３，１４のドレインはノードＮＬに、ソースは接地電位ＧＮＤにそれぞれ接続されている。また、ＮＭＯＳ１３，１４のゲートは、それぞれノードＮＨ，ＮＬに接続されている。なお、パターン接続部２０は、図１と同様である。
【００２６】
このようなオプション設定回路において、電源電圧ＶＤＤが印加されると、ＰＭＯＳ１２とＮＭＯＳ１４がオン状態になり、ノードＮＬが“Ｌ”に引き下げられると共に、ノードＮＨが“Ｈ”に引き上げられる。これにより、ＰＭＯＳ１１とＮＭＯＳ１３がオン状態になる。ノードＮＨ，ＮＬのレベルは、パターン接続部２０のパターンａ，ｂに出力され、パターンｃからこのパターン接続部２０で設定されたモード信号ＭＯＤが出力される。
【００２７】
以上のように、この第３の実施形態のオプション設定回路は、電源投入時にオン状態となるＰＭＯＳ１２とＮＭＯＳ１４を有すると共に、出力側のノードＮＬ，ＮＨをそれぞれＰＭＯＳ１１及びＮＭＯＳ１３のゲートに接続している。これにより、電源投入時のレベル設定が安定して確実になると共に、応答速度が速くなる。また、ゲートに電源系が直接接続されていないので、ゲート酸化膜の破壊を生ずるおそれがなくなる。更に、パターン接続部２０は、コンタクトまたは配線層によるマスクオプションを設定できるので、製造プロセスに左右されることなく、任意のモード信号ＭＯＤを設定することができる。
【００２８】
（第４の実施形態）
図５は、本発明の第４の実施形態を示すオプション設定回路の回路図であり、図１中の要素と共通の要素には共通の符号が付されている。
このオプション設定回路は、図１中のＰＭＯＳ１２のゲートの接続先を、ノードＮＨから、リセット信号ＲＳＴが与えられる端子１５に変更したものである。その他の構成は、図１と同様である。
【００２９】
このようなオプション設定回路において、電源電圧ＶＤＤが印加されたときに端子１５のリセット信号ＲＳＴが“Ｈ”であると、ＰＭＯＳ１２はオフ状態となり、ＰＭＯＳ１１とＮＭＯＳ１３は不安定な状態となって、ノードＮＨ，ＮＬのレベルは確定されない。
【００３０】
次に、リセット信号ＲＳＴが“Ｌ”になると、ＰＭＯＳ１２はオン状態となり、ノードＮＨが“Ｈ”になり、ＮＭＯＳ１３がオン状態となって、ノードＮＬは“Ｌ”となる。更に、ＰＭＯＳ１１はオン状態になる。ノードＮＨ，ＮＬのレベルは、パターン接続部２０のパターンａ，ｂに出力され、パターンｃからこのパターン接続部２０で設定されたモード信号ＭＯＤが出力される。
この後、リセット信号ＲＳＴが“Ｈ”になっても、ＰＭＯＳ１１とＮＭＯＳ１３のオン状態は変わらず、モード信号ＭＯＤのレベルはそのまま維持される。
【００３１】
以上のように、この第４の実施形態のオプション設定回路は、リセット信号ＲＳＴによって制御されるＰＭＯＳ１２を有すると共に、出力側のノードＮＬ，ＮＨをそれぞれＰＭＯＳ１１及びＮＭＯＳ１３のゲートに接続している。これにより、第１の実施形態の利点に加えて、回路全体の同期を取ることが可能になり、動作の安定を図ることができる。
【００３２】
（第５の実施形態）
図６は、本発明の第５の実施形態を示すオプション設定回路の回路図であり、図３中の要素と共通の要素には共通の符号が付されている。
このオプション設定回路は、図３中のＮＭＯＳ１４のゲートの接続先を、ノードＮＬから、リセット信号ＲＳＴが与えられる端子１５に変更したものである。その他の構成は、図３と同様である。
【００３３】
このようなオプション設定回路において、電源電圧ＶＤＤが印加されたときに端子１５のリセット信号ＲＳＴが“Ｌ”であると、ＮＭＯＳ１４はオフ状態となり、ＰＭＯＳ１１とＮＭＯＳ１３は不安定な状態となって、ノードＮＨ，ＮＬのレベルは確定されない。
【００３４】
次に、リセット信号ＲＳＴが“Ｈ”になると、ＮＭＯＳ１４はオン状態となり、ノードＮＬが“Ｌ”になり、ＰＭＯＳ１１がオン状態となって、ノードＮＨは“Ｈ”となる。更に、ＮＭＯＳ１３はオン状態になる。ノードＮＨ，ＮＬのレベルは、パターン接続部２０のパターンａ，ｂに出力され、パターンｃからこのパターン接続部２０で設定されたモード信号ＭＯＤが出力される。
この後、リセット信号ＲＳＴが“Ｌ”になっても、ＰＭＯＳ１１とＮＭＯＳ１３のオン状態は変わらず、モード信号ＭＯＤのレベルはそのまま維持される。
【００３５】
以上のように、この第５の実施形態のオプション設定回路は、リセット信号ＲＳＴによって制御されるＮＭＯＳ１４を有すると共に、出力側のノードＮＬ，ＮＨをそれぞれＰＭＯＳ１１及びＮＭＯＳ１３のゲートに接続している。これにより、第２の実施形態の利点に加えて、回路全体の同期を取ることが可能になり、動作の安定を図ることができる。
【００３６】
【発明の効果】
以上詳細に説明したように、第１及び第２の発明によれば、電源投入時にオン状態となる第３のトランジスタを有すると共に、出力側の第１及び第２のノードをそれぞれ第２及び第１のトランジスタのゲートに接続している。これにより、トランジスタのゲートに電源系が直接接続されず、ゲート酸化膜の破壊を生ずるおそれがなくなる。更に、パターン接続部は、コンタクトまたは配線層によるマスクオプションを設定できるので、製造プロセスに左右されることなく任意のモード信号を設定することができる。
【００３７】
第３の発明によれば、第２の発明に電源投入時にオン状態となる第４のトランジスタを追加している。これにより、第２の発明の効果に加えて、動作の安定と設定速度の向上が図られる。
【００３８】
第４及び第５の発明によれば、制御信号が与えられたときにオン状態となる第３のトランジスタを有すると共に、出力側の第１及び第２のノードをそれぞれ第２及び第１のトランジスタのゲートに接続している。これにより、回路動作の同期を取ることができると共に、トランジスタのゲートに電源系が直接接続されず、ゲート酸化膜の破壊を生ずるおそれがなくなる。更に、パターン接続部は、コンタクトまたは配線層によるマスクオプションを設定できるので、製造プロセスに左右されることなく任意のモード信号を設定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すオプション設定回路の回路図である。
【図２】従来のオプション設定回路の一例を示す回路図である。
【図３】本発明の第２の実施形態を示すオプション設定回路の回路図である。
【図４】本発明の第３の実施形態を示すオプション設定回路の回路図である。
【図５】本発明の第４の実施形態を示すオプション設定回路の回路図である。
【図６】本発明の第５の実施形態を示すオプション設定回路の回路図である。
【符号の説明】
１１，１２    ＰＭＯＳ
１３，１４    ＮＭＯＳ
１５    端子
２０    パターン接続部
【図１】
0004296242.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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