(57)【特許請求の範囲】
【請求項１】
画素感知ＭＯＳ集積回路であって、
第１の能動型デバイスをそれぞれ含み、画素信号を提供するために照度感知オペレーションを行う画素回路のアレイと、
前記アレイの列から前記画素信号を読取るためにそれぞれ接続される複数の列増幅回路であって、単一パスを介して前記列からの前記画素信号に対して相関ダブル・サンプリング・オペレーションを行い、前記画素回路から読み出された第１の電圧と第２の電圧との差を得ることにより前記画素信号の変動を相殺するための第１の蓄積デバイスと、前記電圧差を受けて増幅する第２の能動型デバイスと、前記第２の能動型デバイスの出力信号の変動を相殺するように配置された第２の蓄積デバイスとを含む、列増幅回路と、
前記列増幅回路に結合された出力回路と、
を含む、
画素感知ＭＯＳ集積回路。
【請求項２】
画素感知ＭＯＳ集積回路であって、
感知トランジスタをそれぞれ含み、或る電圧を有する信号を提供する複数の画素回路の１つと、
前記画素回路から第１及び第２の電圧を読取ることにより前記信号の電圧に対して相関ダブル・サンプリングを行なうために前記画素回路の１つに逐次接続する列選択回路であって、前記第１及び第２の電圧を受ける第１の蓄積デバイスと前記第１の蓄積デバイスに蓄積された電圧を受けて増幅する増幅トランジスタと前記増幅トランジスタから前記増幅された電圧を受ける第２の蓄積デバイスとを含み、前記感知トランジスタと前記増幅トランジスタの閾値電圧の不整合による影響を最小化する、列選択回路と、
前記列選択回路に結合され、前記第１の電圧と第２の電圧の差を出力端子に供給する出力ドライバ回路であって、前記第２の蓄積デバイスから電圧を受ける、出力ドライバ回路と、
を含み、
それによって、固定パターン・ノイズが実質的に最小化される、
画素感知ＭＯＳ集積回路作像装置。
【請求項３】
ＣＭＯＳ領域アレイ・センサに列状に配置されており、或る電圧を有する信号をそれぞれ提供する、画素回路を低ノイズでサンプリングする方法であって、
（ａ）前記画素回路の第１のノードで第１の電圧を受取り、前記第１の電圧はフォト感知回路によって生成され、そして第１の能動型デバイスの制御端子で受取られ、前記第１の能動型デバイスは前記第１の電圧を前記第１の能動型デバイスの第２の端子に伝達し、
（ｂ）前記画素回路を読取るための準備において、画素回路の或る列に関連する列回路、及び出力回路を初期化し、前記列回路は第１及び第２の蓄積回路と第２の能動型デバイスとを有し、前記第２の能動型デバイスは、前記第１及び第２の蓄積回路の間に結合され、そして、そこに与えられる信号を増幅し、増幅された信号を前記列回路の出力信号として提供し、前記出力信号は、前記第１及び第２の蓄積回路に蓄積された電圧に従って前記第１及び第２の蓄積回路が前記第１及び第２の能動型デバイスと協働する結果であり、
（ｃ）前記列内の選択された画素の前記第１の能動型デバイスの前記第２の端子の前記第１の電圧を前記列回路に読み込み、前記第１の蓄積回路の電圧は第１のレベルまで上がり、そして前記第２の蓄積回路に補償電圧を蓄積し、
（ｄ）第２の電圧を前記列回路へ読取るための準備において前記第１及び第２の蓄積回路を安定化させ、
（ｅ）前記画素回路から第２の電圧を読み取り、そして前記列回路の出力電圧を得るために前記第２の電圧を増幅し、それにより前記第１及び第２の蓄積回路の協働を介して前記読み取り及び増幅の工程が前記第１及び第２の能動型デバイス間の閾値電圧の変動を前記列回路の出力信号から実質的に減算し、更に、
（ｆ）前記列回路の出力信号を前記出力回路の出力ノードへ送り、
それによって、前記サンプリング方法が５つより多くないクロック・サイクルで行われる、
方法。
【発明の詳細な説明】
【０００１】
【関連出願との相互関係】
この出願は、出願人が共通であり、実効的な出願日がこの出願と共通である下記の出願と共通のある図面を含んでいるが、その他の点では必ずしもそれと関係を持たない。
【０００２】
１９９７年１２月３１日に出願された米国特許出願番号６０／０７０，２２３（出願人控え番号Ｔ‐２６７５２Ｐ）、発明の名称「ＣＭＯＳ領域アレイ・センサのための不整合非依存リセット感知」
【０００３】
１９９７年１２月３１日に出願された米国特許出願番号６０／０７０，０８３（出願人控え番号Ｔ‐２７１２９Ｐ）、発明の名称「集積された相関ダブル・サンプリングを有するアレイ・センサのための高速フレーム読出しアーキテクチャ」
これらはすべて、参照のため本発明に組み込まれている。
【０００４】
【発明の属する技術分野】
この出願は、ＣＭＯＳ作像センサ（イメージング・センサ）に関する。
【０００５】
【従来の技術及びその課題】
背景：ＣＭＯＳ作像装置
過去２０年程度の間、光学的な感知の分野は電荷結合デバイス（ＣＣＤ）によって支配されてきた。しかし、ＣＣＤセンサはその製造及び利用に関連して多数の問題がある。ＣＣＤ作像装置は、標準的なＣＭＯＳ処理と両立しない特別な製造過程を必要とする。その為、ＣＣＤ作像装置は、必要な支援機能を持たせる他のチップと集積することができず、例えばＣＣＤ制御、Ａ／Ｄ変換及び信号処理を行う為に独立した支援チップを必要とする。ＣＣＤ作像装置の動作は、例えば５Ｖから１２Ｖまで変化する何種類かの高圧電源をも必要とする。電圧が一層高いことにより、ＣＣＤデバイスの消費電力が一層大きくなる。その為、ＣＣＤ画像センサ並びにそのセンサを用いる最終的なシステムのコストが高いままである。
【０００６】
ＣＭＯＳ技術の最近の進歩により、例えばディジタル・ビデオ及びスチル・カメラの機能性、電力及びコストに重要な改良をもたらす作像装置の可能性が開けた。チップ製造過程の進歩及び供給電圧の低下が、画像センサに使う為のＣＭＯＳ技術の再検討を促している。１ミクロン未満のＣＭＯＳ技術が誕生したことにより、いくつかのＦＥＴを持っていて、独自の回路である画素の寸法が、商業的なＣＣＤ作像装置で現存するものと比肩し得るものになった。標準的なＣＭＯＳプロセス・ラインで製造することにより、こういう作像装置をディジタル回路と共に完全に集積して、単一チップ・カメラ・システムを作ることができる。ＣＭＯＳ領域アレイ・センサ（又は、ＣＭＯＳ作像装置）を、例えば制御装置、Ａ／Ｄ、信号プロセッサ及びＤＳＰ等の他のシステム機能と共に製造することができる。したがって、ＣＭＯＳプロセスのコストは、ＣＣＤプロセスのコストよりも更に経済的である。ＣＭＯＳ作像装置は１種類の低電源電圧（例えば３．３Ｖ又は５Ｖ）で作動することができる。この為、ＣＣＤ作像装置よりも消費電力が低くなる。
【０００７】
背景：固定パターン・ノイズ
ＣＭＯＳ作像装置の１つの重要な欠点が、これまでその普及した応用を制限していた。それが固定パターン・ノイズ（ＦＰＮ）である。ＦＰＮは、Ｘ‐Ｙアドレスが可能なデバイスに組込まれた特性であり、ＣＭＯＳ作像チップでは、どんな種類のチップでも特に問題になる。ＦＰＮは固定パターンで現れるノイズである。これは、ノイズ・レベルがアレイ内の画素の位置、列バスの形状及び他のノイズ源の近接度に関係しているからである。（更に、画素の位置に相関しないが、検出器の固有の特性によって生ずる純粋にランダムなノイズがある。）ＦＰＮの影響は、写真ネガで作られた窓を通して場面を観るようなものである。ＦＰＮが起こるのは、プロセスの制約によってデバイスの不整合が生ずるとき及び／又はウエハ上での製造中のセンサの非一様性の為である。ＦＰＮは、画素ＦＰＮ及び列ＦＰＮの両方で構成される。各々の画素回路は、図３に示すように、少なくともフォトダイオードと感知トランジスタ（ソース・フォロワとして作動する）とで構成される。画素の間で感知トランジスタの不整合があると、所定の入力光信号に対して異なる出力レベルが発生されることがある。こういう出力レベルの変動が画素ＦＰＮと呼ばれる。更に、各列（又は、行）は別々の読取り回路を有する。異なる列（又は、行）の間のドライバの不整合により列ＦＰＮが生ずる。大抵のデバイスの不整合は、ウエハ全体にわたるＣＭＯＳトランジスタの間の閾値電圧（ＶT）の不整合が原因である。
【０００８】
ＦＰＮを抑制する従来の解決策は、メモリ・ブロックを使って、フレーム全体に対する信号データを蓄積し、フレーム全体に対するリセット電圧をサンプリングすることによってＦＰＮを減算する（subtract）ことである。この減算はフレーム毎に行われるが、その結果、フレーム速度が非常に遅くなる。
【０００９】
背景：相関ダブル・サンプリング
相関ダブル・サンプリング（ＣＤＳ）が、高性能の作像システムで何種類かのノイズを取去るのに重要な役割を果たす。基本的には、センサ出力の２つのサンプルを取出す。最初に、背景ノイズ及びデバイスの不整合に由来するノイズを含む基準サンプルを求める。背景ノイズ、デバイスの不整合及びデータ信号の２番目のサンプルを求める。２つのサンプルの減算は、両方に共通の（又は、相関する）ノイズを取去り、データ信号だけを残す。ＣＤＳは、アナログ・デバイセズ社発行の１９９６年ＩＥＥＥインターナショナル・ソリッド・ステート・サーキッツ・コンファレンス所載のクリス・マンゲルスドルフの論文に詳しく論じられている。
【００１０】
【課題を達成するための手段及び作用】
ＣＭＯＳ領域アレイ・センサのための逐次相関ダブル・サンプリング方式
本発明は、ＣＭＯＳ画像センサにおいてＦＰＮを抑制する方式を開示する。この方式は、集積された逐次相関ダブル・サンプリング（ＳＣＤＳ）アーキテクチャを用いて、画素読出しの間、画素及び列ＦＰＮを抑制し、実質的にＣＣＤ技術と同じＦＰＮレベルである０．２ｍＶまでＦＰＮレベルを減少させることができる。一般的に、ＣＤＳアーキテクチャにおいて、（図３に示すような）画素感知ＮＭＯＳトランジスタはダブル・サンプリングを行う。まず、フォトダイオード電圧が感知される。次に、既知の固定電圧、例えばＶRESが感知される。その後、ウエハ全体の画素感知ＮＭＯＳトランジスタ閾値変動によって生じる不整合の影響を抑制するため、減算が行われる。従来の方法は、ＦＰＮを抑制するために一層遅いフレーム減算方法を組み込んでいるが、本発明の方式は、一層早い画素ずつ及び列ずつのベースで逐次ＦＰＮ抑制を行う。
【００１１】
１つの利点は、従来の方法は２〜３倍の数のクロック・サイクルを用いて同じ機能を行うのに対し、ＳＣＤＳ方式は、画素及び列読取りサイクル毎に最大で５クロック・サイクル（５工程−表１）用いることである。本発明の方法は、両方の読出しを逐次行い（最初に画素、次に列）、一層高速な読出し速度（１秒当りの画素数）を可能にする。この方法はシステム設計を簡略にし、電力消費、及びその結果としてシステム・コストを低減させる。別の利点は、従来の方法は比較機能を行うための付加的な回路を必要としたのに対し、読出し及び比較機能が基本センサの内部で行われることである。別の利点は、ＣＭＯＳ技術により、作像支援機能を単一チップ上に集積できることである。別の利点は、本発明のＳＣＤＳ方式は、ＣＭＯＳ作像装置におけるＦＰＮの抑制を著しく改善し（ＳＣＤＳを用いずに得られるレベルの約１／２５〜１／２０の量）、ＣＭＯＳ作像装置の幅広い用途を促すことである。
【００１２】
【実施形態】
次に、本発明の重要な実施形態を示すとともに参照のため本明細書に組込まれる添付の図面を参照して、本発明を説明する。
この出願の色々な発明としての考えを、次に具体的に現在好ましいと考えられる実施形態について説明する。しかし、こういう種類の実施形態は、この発明の考えの色々な有利な使い方のほんの数例に過ぎないことに承知されたい。全般的に言うと、この出願の明細書で述べることは、この出願で請求される種々の発明の何れをも必ずしも制限するものではない。更に、ある説明はこの発明のある特徴には該当するが、他の特徴には該当しないことがある。
【００１３】
従来の画素アレイ
図２は、読出し支援回路を持つ典型的な画素回路のアレイを示す。このＣＭＯＳ作像装置では、各々の画素ブロックは光感知ダイオード又はその他の接合デバイスを持ち、それが光子を電荷に変換する。画素ブロック２００は、画素ブロックのアレイ（ｎ列×ｍ行）内の１個の画素ブロックを表す。列増幅器ブロック２４０は、列増幅器及び／又はドライバのアレイの内の１つで、それが個別の画素ブロック２００の列からチップ出力バッファ／増幅器ブロック２８０へのインターフェースを提供する。水平及び垂直走査レジスタ（２３０及び２２０）は、画素信号を読出し線に転送する。この信号は、この後の回路で使う為に増幅される。
【００１４】
ＣＭＯＳ技術では、異なる２種類のセンサを実現することができる。それは受動形及び能動形画素センサである。この２種類の間の違いは、受動形画素は信号の増幅を行わないのに対し、能動形画素はそれを行うことである。受動形画素センサは単にフォトダイオード（ＭＯＳ又はｐ‐ｎ接合ダイオード）と、光電式に生成された信号電荷を画素アレイの外側にある増幅器へ通すトランジスタ（感知トランジスタ、例えば、Ｎ１は受動形画素回路では存在しない）とを持つ。
【００１５】
図３は典型的な能動形画素センサ回路を示す。トランジスタＮ１のゲートがリセット・スイッチＲＥＳ及びフォトダイオードＰＤの陰極に接続される。最初、リセット・スイッチＲＥＳは閉じられ、ノードＩＮの電圧はリセット電圧ＶRESに近い。電圧ＶRESと、フォトダイオードＰＤ及びＮＭＯＳトランジスタＮ１のゲートの両方の静電容量に関係する有限の電荷がノードＩＮに存在する。スイッチＲＥＳを開くと、フォトダイオード電流がノードＩＮの電荷を放電させ、ノードＩＮの電圧が低下する。一定の積分時間の後、ノードＩＮの電圧はフォトダイオードの電圧ＶPDまで下がる。スイッチＳＥＬ（ＮＭＯＳトランジスタＮ１に関連する）を使って、ノードＩＮの電圧を読取る。
【００１６】
逐次ＣＤＳアーキテクチャ
図１は、開示された方式を用いる本発明の回路の好ましい実施形態を示す。以下の説明は、１個の画素の読取り動作を中心とするが、典型的なセンサは、図２に示すようにアレイ内に多数の画素回路を有することを承知されたい。主なブロックは、画素ブロック１００、列ブロック１４０及びチップ出力ブロック１８０である。
【００１７】
列ブロック１４０（画素の各列に対して１つずつある）の主な部品は、キャパシタＣ１，Ｃ２と、ＰＭＯＳトランジスタＰ１と、スイッチＣＤＳ，ＣＯＬと、電流源ＩPIXEL，ＩCOLとである。チップ出力ブロック１８０（チップ全体に対して１つの回路）は、この例では、ＰＭＯＳトランジスタＰ２とスイッチＣＨＩＰと電流源ＩCHIPとで構成される。０．６ミクロン・プロセスにおける典型的な大体のデバイスのパラメータは次の通りである。キャパシタＣ１，Ｃ２は１〜４ｐＦ、電流源の値はＩPIXELでは５〜１０マイクロアンペア、ＩCHIPでは２０〜１００マイクロアンペア、ＩCOLでは１０〜１００マイクロアンペア、トランジスタＰ１，Ｐ２の寸法は５０／０．６、トランジスタＮ１は大体２／０．６、トランジスタＲＥＳは約１．２５／０．６である。
【００１８】
スイッチＳＥＬを開くと、現在の画素の積分期間の間、列ブロック回路１４０及びチップ出力ブロック回路１８０を他の画素からの信号の読出しに使うことができる。
【００１９】
積分期間の初めには、スイッチＲＥＳは閉じられ、ノードＩＮの電圧は大体リセット電圧ＶRESになる。次に、スイッチＲＥＳを開くと、積分期間が開始され、フォトダイオードＰＤからの電流が入力ノードＩＮから電荷を取去ることができ、こうして、ノードＩＮの電圧がＶRESからＶPDへ下がる。
【００２０】
工程１で、スイッチＣＤＳ，ＣＯＬ，ＣＨＩＰを閉じる。スイッチＣＤＳ，ＣＯＬ，ＣＨＩＰを閉じると、入力ノードＩＮの電荷の最初の読出しに備えて、列ブロック回路１４０及びチップブロック回路１８０の両方が初期設定される。キャパシタＣ１の両端の電圧は、スイッチＣＤＳが開いているとき、大体ゼロ（電流源ＩPIXELがキャパシタＣ１から電荷を全て取去る）になり、Ｃ２の両端の電圧はＶgsP1（ＰＭＯＳトランジスタＰ１のゲート・ソース間電圧）である。出力ＯＵＴの電圧は低（ＶgsP2）である。
【００２１】
工程２の初めに、スイッチＳＥＬを閉じ、スイッチＣＯＬを開く。スイッチＳＥＬを閉じると、入力ノードＩＮに発生した電圧が列ブロック回路１４０に結合される。スイッチＣＤＳが未だ閉じていると、キャパシタＣ１が充電される。Ｃ１の両端の電圧がＶPD−ＶgsN1になる（ここで、ＶgsN1はＮＭＯＳトランジスタＮ１のゲート・ソース間電圧であり、ＶPDは積分期間の終わりにおけるノードＩＮの電圧である）。Ｃ２の両端の電圧はＶgsP1にとどまる。出力ＯＵＴの電圧は低レベル（ＶgsP2）のままである。
【００２２】
工程３で、スイッチＣＤＳ及びスイッチＣＨＩＰを開く。ノードＢ及びノードＥがこのとき浮動する（更に正確に言えば、積極的に駆動されない）。Ｃ１の両端の電圧はＶPD−ＶgsN1にとどまり、Ｃ２の両端の電圧はＶgsP1にとどまる。出力ＯＵＴの電圧は低レベル（ＶgsP2）にとどまる。このとき、列ブロック回路１４０は基準電圧ＶRESを読取る用意ができている。デバイスの閾値変動を相殺するには、両方のキャパシタＣ１，Ｃ２が必要であることに注意されたい。キャパシタＣ１が画素毎のＶTの変動を相殺し、キャパシタＣ２が列増幅器の変動を相殺する。
【００２３】
工程４で、スイッチＲＥＳ及びスイッチＣＯＬを閉じる。スイッチＳＥＬが閉じている間にスイッチＲＥＳを閉じると、列ブロック回路１４０による基準電圧ＶRESのサンプリングが開始される。トランジスタＮ１のソース電圧がＶRES−ＶgsN1になる。Ｃ１の両端の電圧はＶPD−ＶgsN1にとどまる。したがって、トランジスタＰ１のゲート電圧が、基準電圧とデータ信号電圧の差まで上昇し、（ＶRES−ＶgsN1）−（ＶPD−ＶgsN1）＝ＶRES−ＶPDになる。トランジスタＰ１のソース電圧が（ＶRES−ＶPD）−ＶgsP1になる（これはＰチャンネル・デバイスであるから、電圧ＶgsP1は負の値である）。Ｃ２の両端の電圧はＶgsP1のままである。したがって、トランジスタＰ２のゲート電圧は（ＶRES−ＶPD）−ＶgsP1＋ＶgsP1＝ＶRES−ＶPD、即ち、基準電圧とデータ信号電圧との間の電圧差になる。読出し電圧ＯＵＴはＶRES−ＶPD＋ＶgsP2であり、ここで、ＶgsP2はＰＭＯＳトランジスタＰ２のゲート・ソース間電圧である。トランジスタＰ２は全部の画素の読出しに使われる共通のデバイスであるが、チップ出力ブロック回路１８０は、広い範囲の出力回路をカバーしており、多数の他の方式、例えば差動増幅器回路、線型回路又はチップからのデータを出力する任意の形式のドライバ回路で構成することができる。
【００２４】
ＳＣＤＳ方式を使うと、ＶgsN1項及びＶgsP1項の両方が相殺される。更に、ＶgsN1及びＶgsP1の中に潜り込んでいる両方のトランジスタＮ１，Ｐ１のＶT項が上に示した式には存在していない。この為、ここに説明したこの発明の方式を用いると、ＣＭＯＳの閾値電圧の不整合の影響が著しく抑制され、ＦＰＮが大幅に減少する。
【００２５】
最後に、工程５で、スイッチＣＨＩＰを閉じ、他の全てのスイッチを開く。Ｐ２のゲートにあるＶRES及びＶPDの電圧差が低状態に引張られ、読出し電圧ＯＵＴはＶgsP2に等しくなる。スイッチＲＥＳ及びスイッチＳＥＬを開くと、次の積分期間のために画素回路がリセットされる。システムは次の画素の読出しの用意ができている。現在の画素（今の例で用いた）の積分期間の間、列ブロック回路１４０及びチップ出力ブロック回路１８０は別の画素の読出しの為に使われる。
【００２６】
下記の表１は、積分期間及び画素の読出しの間の全てのスイッチの位置をまとめたものである。
【表１】
（Ｏ＝開、Ｃ＝閉、ｘ＝ドントケア）
スイッチ        ＲＥＳ    ＳＥＬ    ＣＤＳ    ＣＯＬ    ＣＨＩＰ
積分期間          Ｏ        Ｏ        ｘ        ｘ        ｘ
読出し工程１      Ｏ        Ｏ        Ｃ        Ｃ        Ｃ
読出し工程２      Ｏ        Ｃ        Ｃ        Ｏ        Ｃ
読出し工程３      Ｏ        Ｃ        Ｏ        Ｏ        Ｏ
読出し工程４      Ｃ        Ｃ        Ｏ        Ｃ        Ｏ
読出し工程５      Ｏ        Ｏ        Ｏ        Ｏ        Ｃ
次の画素の読出しに備える
【００２７】
第１次近似では、ＶgsN1及びＶgsP1は、主に、ＩPIXEL及びＩCOLのバイアス電流に関係する。しかし、ＶgsN1及びＶgsP1はドレイン電圧及びバックゲート電圧の関数でもある。ＳＣＤＳ方式は全部のパターン・ノイズを相殺することはできないが、この方式はそれを目立って抑制する新しい方法を提供する。
【００２８】
受動形画素の構成では、感知トランジスタＮ１が存在しない。更に、キャパシタＣ１及び電流源ＩPIXELも存在しない。しかし、トランジスタＲＥＳが存在する。
【００２９】
図４は、積分及び読出し段階中の図１に示された種々のノードにおける電圧のタイミング図を示す。
【００３０】
下記の表２は、テキサス・インスツルメンツ（ＴＩ）の３３Ａ２１プロセス（０．６ミクロン、２重ポリ、３レベル金属）におけるトランジスタＮ１の閾値電圧ＶTの変動に対して、ＳＣＤＳ方式を用いた場合及び用いない場合のシミュレーションによる画素の読出しをまとめた表である。
【表２】
VT 変動(mV)    +50     +20      +6      0    -6       -20      -50
SCDSなしの    +42     +16.7    +5      0    -5.1     -16.8    -41.8
読出し変動(mV)
SCDSつきの    +1.7    +0.7     +0.2    0    -0.18    -1       -3
読出し変動(mV)
【００３１】
下記の表３は、ＴＩの５０ＢＰ２１プロセス（０．７２ミクロン、２重ポリ、３レベル金属）におけるトランジスタＮ１及びトランジスタＰ１の両方の閾値電圧ＶTの変動に対するシミュレーションによる画素読出し電圧を示す。
【表３】
VT 変動(mV)    +20     +10      +5        0    -5       -10      -20
N1による      +1.2    +0.6     +0.2      0    -0.2     -0.7     -1.2
読出し変動(mV)
P1による      +0.03  +0.01     +0.005    0    -0.005   -0.01    -0.03
読出し変動(mV)
【００３２】
シミュレーションの結果は、ＳＣＤＳ方式が、ＦＰＮを、ＳＣＤＳ方式を使わない場合の約１／２５〜１／２０に抑制することをはっきりと示している。これらの２つのプロセスでは、ウエハにおけるＶTの変動は約５〜６ｍＶである。したがって、ＳＣＤＳ方式を用いれば、ＦＰＮは０．２ｍＶという低い値にすることができる。
【００３３】
作像チップ
図５は、本発明のサンプリング・アーキテクチャを有する作像チップ（imager chip）を示す。チップ５００は、アレイ・センサ５０１を読み出す行選択回路５０４及び列選択回路５０２を有する。出力回路５０３は、列回路５０２から画素データを受取り、それを出力端子ＯＵＴに提供する。周辺領域５０５に付加的な支援回路が作られてもよい。チップ５００は電源電圧ＶDD、接地ＧＮＤ及びクロック信号ＣＬＯＣＫのための接続部も有する。
【００３４】
画像センサ・チップを用いるカメラ装置
図６は、カメラの中に設計される、本発明の読出しアーキテクチャを用いる集積回路作像チップを示す。カメラ６００は、画像センサチップ６０２上に画像を焦点合わせさせるレンズ６０１を有する。プロセッサ６０３は、画像チップ６０２からデータを受取り、それを蓄積及び出力装置６０４へ送る。
【００３５】
代替実施例：  オペアンプ実施化
本発明の実施形態に説明した種類に従って、列ブロック回路は、オペレーショナル増幅器（演算増幅器）を有していてもよい。
【００３６】
ここに説明したある種類のこの発明の実施形態では、照度感知オペレーションをそれぞれ行う画素回路のアレイと、前記アレイの列から前記画素回路を読取るためにそれぞれ接続される複数の列増幅回路とを含み、前記列増幅回路は、単一パスを介して相関ダブル・サンプリング・オペレーションを行い、前記画素の変動を相殺するため少なくとも１つの蓄積デバイスを含み、更に出力回路を含む画素感知ＭＯＳ集積回路が提供される。
【００３７】
ここに開示した別の種類の本発明の実施形態では、照度感知オペレーションをそれぞれ行う画素回路のアレイと、その中の前記画素回路を読取るために接続される列増幅スイッチング手段とを含み、前記列増幅スイッチング手段は、回路変動の相殺を行い、相関ダブル・サンプリング・オペレーションを行うため、単一パスを介して前記画素回路からの信号及びノイズレベルをクロックするよう構成され、更に、出力回路を含む画素感知ＭＯＳ集積回路が提供される。
【００３８】
ここに開示した別の種類の本発明の実施形態では、感知トランジスタをそれぞれ有する複数の画素回路の１つと、増幅トランジスタを有する列選択回路とを含み、前記列選択回路は、前記画素回路に逐次接続して相関ダブル・サンプリングを行い、そこから第１及び第２の電圧を読取り、前記列選択回路は第１及び第２の蓄積デバイスを含み、前記感知トランジスタと前記列トランジスタの両方の閾値電圧の不整合による影響は最小化され、更に出力ドライバ回路を有し、前記電圧の差は前記出力ドライバ回路を介して出力端子で提供され、それにより固定パターン・ノイズが実質的に最小化される画素感知ＭＯＳ集積回路作像装置が提供される。
【００３９】
ここに開示された別の種類の本発明の実施形態では、焦点合わせ要素と、前記焦点合せ要素からの光を受取る画素感知ＭＯＳ集積回路作像装置とを含み、これは、照度感知オペレーションをそれぞれ行う画素回路のアレイと、前記アレイの列から前記画素回路にそれぞれ接続される複数の列増幅回路とを含み、前記列増幅回路は、単一パスを介して相関ダブル・サンプリング・オペレーションを行い、前記画素の変動を相殺するため少なくとも１つの蓄積デバイスを含み、更に出力回路、前記作像装置を制御するために接続されるプロセッサ、及び前記作像装置からデータを受取り蓄積する蓄積手段とを含むフォト感知作像装置が提供される。
【００４０】
ここに開示された別の種類の本発明の実施形態では、前記画素回路の第１のノードで第１の電圧を受取り、前記電圧はフォト感知回路によって生成され、第１の能動形デバイスの制御端子で受取られ、前記画素回路の読取り準備において、前記列回路及び出力回路を初期化し、前記列回路は第１及び第２の蓄積回路、及び第２の能動形デバイスを含み、選択された画素の前記第１のノードで前記電圧を前記列回路に読み込み、前記第１の蓄積回路の電圧は第１のレベルまで上昇し、第２の電圧を前記列回路に読み込む準備において、前記第１及び第２の蓄積回路を安定化させ、前記画素回路から第２の電圧を読取り、前記電圧の差が得られ、更に、前記ディファレンシング（differencing）・オペレーションは、前記第１及び第２の能動形デバイス間の閾値電圧変動を実質的に減算し、更に前記電位差を前記出力回路の出力ノードへ送り、それによって前記サンプリング方法が５つより多くないクロック・サイクルで行われる工程を含む、ＣＭＯＳ領域アレイ・センサの画素及び列回路を低ノイズでサンプリングする方法が提供される。
【００４１】
ここに開示された別の種類の本発明の実施形態では、画素回路から画素信号を読取り、前記画素回路からノイズ信号を読取り、更に前記画素及びノイズ信号を逐次オフセットして、デバイス変動及びノイズを最小化する工程を含む、ＣＭＯＳ領域アレイ・センサの画素及び列回路を低ノイズでサンプリングする方法が提供される。
【００４２】
変更
当業者であれば理解されるように、この出願に記載したこの発明の考えは、非常に広い範囲の用途にわたって変更することができ、特許の対象の範囲は、ここに示した何ら特定の例の考えによって制限されない。
【００４３】
例えば、当業者であれば理解されるように、ここに説明した特定の回路トポロジーに、別の回路要素を付加又は別の回路要素で代替することもできる。
別の例として、当業者に周知の拘束の範囲内で、非線型デバイスをレジスタに直列に付加し（又は置換えに用い）、負荷デバイスのインピーダンスを増加させることもできる。
別の例として、当業者に周知の拘束の範囲内で、ここに示したものの代りに、種々の周知の出力ドライバ形式を使うことができる。
【００４４】
別の例として、当業者に周知の拘束の範囲内で、列読出し回路には２つ又は４つの列ブロックを用いることができる。
別の例として、当業者に周知の拘束の範囲内で、本発明のサンプリング方法及び構造は、線形アレイ形式にも適用することができる。
別の例として、当業者に周知の拘束の範囲内で、本発明のサンプリング方法及び構造は、受動形画素アレイ形式に容易に適用することができる。
【００４５】
以上の説明に関して更に次の項を開示する。
（１）  画素感知ＭＯＳ集積回路であって、
照度感知オペレーションをそれぞれ行う画素回路のアレイと、
該アレイの列から前記画素回路を読取るためにそれぞれ接続される複数の列増幅回路であって、単一パスを介して相関ダブル・サンプリング・オペレーションを行い、前記画素の変動を相殺するため少なくとも１つの蓄積デバイスを含む、列増幅回路と、
出力回路と、
を含む、画素感知ＭＯＳ集積回路。
【００４６】
（２）第１項に記載の集積回路であって、前記画素回路は能動形画素アーキテクチャである、集積回路。
（３）第１項に記載の集積回路であって、前記増幅回路はＰＭＯＳトランジスタを含む、集積回路。
（４）第１項に記載の集積回路であって、前記増幅回路はオペレーショナル増幅器を含む、集積回路。
（５）第１項に記載の集積回路であって、前記蓄積デバイスはキャパシタである、集積回路。
（６）第１項に記載の集積回路であって、前記列回路は前記画素回路を個別に読取る、集積回路。
（７）第１項に記載の集積回路であって、前記変動は画素感知トランジスタの閾値電圧変動及び列増幅器変動を含む、集積回路。
（８）第１項に記載の集積回路であって、リセット電圧及びフォトダイオード電圧が前記画素回路から読取られる、集積回路。
【００４７】
（９）画素感知ＭＯＳ集積回路作像装置であって、
感知トランジスタをそれぞれ含む複数の画素回路の１つと、
増幅トランジスタを含む列選択回路であって、前記列選択回路は、前記画素回路に逐次接続して相関ダブル・サンプリングを行い、そこから第１及び第２の電圧を読取り、前記列選択回路は第１及び第２の蓄積デバイスを含み、前記感知トランジスタと前記列トランジスタの閾値電圧の不整合による影響を最小化する、列選択回路と、
出力ドライバ回路と、を含み、
前記電圧の差は前記出力ドライバ回路を介して出力端子に現われ、
それによって、固定パターン・ノイズが実質的に最小化される、
画素感知ＭＯＳ集積回路作像装置。
【００４８】
（１０）ＣＭＯＳ領域アレイ・センサの画素及び列回路を低ノイズでサンプリングする方法であって、
（ａ）前記画素回路の第１のノードで第１の電圧を受取り、前記電圧はフォト感知回路によって生成され、第１の能動形デバイスの制御端子で受取られ、
（ｂ）前記画素回路を読取るための準備において前記列回路及び出力回路を初期化し、前記列回路は第１及び第２の蓄積回路と第２の能動形デバイスとを有し、
（ｃ）選択された画素の前記第１のノードで前記電圧を前記列回路に読み込み、前記第１の蓄積回路の電圧は第１のレベルまで上がり、
（ｄ）第２の電圧を前記列回路へ読取るための準備において前記第１及び第２の蓄積回路を安定化させ、
（ｅ）前記画素回路から第２の電圧を読取り、前記電圧の差を得、前記ディファレンシング・オペレーションは前記第１及び第２の能動形デバイス間の閾値電圧の変動を実質的に減算し、
（ｆ）前記電圧差を前記出力回路の出力ノードへ送り、
それによって、前記サンプリング方法が５つより多くないクロック・サイクルで行われる、
方法。
【００４９】
（１１）固定パターン・ノイズを減少させたＣＭＯＳ領域アレイ・センサ。列回路に逐次相関ダブル・サンプリング方式を用いて、デバイス閾値電圧変動が最小化される。
【図面の簡単な説明】
【図１】本発明の読出し方法を用いる本発明の回路の好ましい実施形態を示す図である。
【図２】ｍ画素×ｎ列の典型的なＣＭＯＳ領域アレイを示す図である。
【図３】典型的な画素回路を示す図である。
【図４】積分及び読出し段階中の図１に示した種々のノードでの電圧のタイミング図である。
【図５】本発明のサンプリング・アーキテクチャを含む作像チップを示す図である。
【図６】カメラに設計された本発明の読出しアーキテクチャを用いる集積回路作像チップを示す図である。
【符号の説明】
１００  画素ブロック
１４０  列ブロック
１８０  チップ出力ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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