(57)【特許請求の範囲】
【請求項１】
被試験対象半導体デバイスの測定に伴う判定結果を記憶する不良解析メモリを搭載した半導体試験装置において、前記不良解析メモリを一方の面に設けると共に、他方の面に表面実装用コネクタを少なくとも２個以上設けた子基板と、両面に前記子基板に設置された前記表面実装用コネクタに対応した位置に表面実装用コネクタを設置した親基板と、を備える半導体試験装置であって、２枚の前記子基板を前記親基板の両面に対して平行な位置に設けたことを特徴とする半導体試験装置。
【請求項２】
前記親基板を複数枚平行に設置し、複数枚の前記子基板を前記複数枚の親基板に対応して備えたことを特徴とする請求項１に記載の半導体試験装置。
【請求項３】
前記子基板には、複数の前記不良解析メモリが搭載されていることを特徴とする請求項１〜２のいずれか１項に記載の半導体試験装置。
【請求項４】
被試験対象半導体デバイスの測定に伴う判定結果を記憶する不良解析メモリを搭載した半導体試験装置における不良解析メモリの搭載方法において、前記半導体試験装置に設置された親基板の両面に複数の表面実装用コネクタを設置し、前記不良解析メモリが一方の面に搭載され、他方の面に前記親基板の両面に設置された複数の前記表面実装用コネクタに対応した位置に表面実装用コネクタが設けられた子基板を前記親基板に対して平行状態で着脱する不良解析メモリの搭載方法であって、前記半導体試験装置に複数枚の前記親基板を平行設置し、複数枚の前記子基板を、前記複数枚の親基板の両面に対して平行状態で着脱することを特徴とする不良解析メモリの搭載方法。
【請求項５】
不良解析メモリの種類及び容量を、被試験対象半導体デバイスの種類、容量及び一度に試験する半導体デバイスの数に応じて決定して、前記子基板の着脱を実行することを特徴とする請求項４に記載の不良解析メモリの搭載方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体試験装置において、被試験半導体デバイスの種類、容量の増大に比例し、半導体試験装置内の不良解析メモリの種類、容量、個数が増大し、半導体試験装置内の不良解析メモリの占有部分が物理的に拡大することを最小限に押さえ、被試験半導体デバイスの種類、容量等に応じて不良解析メモリ部分の変更が容易にできる半導体試験装置に関する。
【０００２】
【従来の技術】
ＩＣテスタ等の半導体試験装置では、被試験対象としての半導体デバイスに所定のデータを書き込んだ後に、当該半導体デバイスからデータを読み出し、読み出したデータが期待値と一致している（パス）か否（フェイル）かを判定することにより、半導体デバイスが正常に製造されているか否かを判断する。通常、半導体試験装置は、上記の判定結果を記憶するメモリ（不良解析メモリ）を備えている。
【０００３】
この不良解析メモリは、被試験対象の半導体デバイスの故障箇所を特定するとともに故障の傾向等を解析するために用いられる。不良解析メモリの種類、容量は、被試験対象の半導体デバイスの種類、容量及び一度に試験する半導体デバイスの数に応じて設定される。
【０００４】
図３は、従来の半導体試験装置において、親基板に対する不良解析メモリを搭載した子基板の接続構成を示す図である。図３に示した構成では、親基板１の表面に標準規格のメモリDIMM用のDIP型コネクタ４を親基板１に対して垂直に複数枚（図３では３枚）実装している。
【０００５】
また、被試験対象の半導体デバイスの種類によって子基板２を変えられるように不良解析メモリ３を表、裏に搭載した標準規格の子基板２を標準規格用のメモリDIMM用のDIP型コネクタ４に接続させ親基板１に対して垂直の関係で搭載されている。また、コネクタ４はDIP型であるため、親基板１の裏面にコネクタ４のpin５が出るため、親基板１の裏面には他の部品等を実装することは出来ない。なお、図３の構成では、親基板１に搭載される子基板２の数が３枚であるが、この子基板の枚数は必ずしも３枚である必要はなく、必要に応じて適宜変更できる。また、子基板２に搭載される不良解析メモリは、子基板の表裏に搭載されているが、必ずしも表裏に搭載する必要はなく、表又は裏の一方に搭載されても良い。
【０００６】
次に、従来の基板構成の別の例について説明する。図４は、従来の半導体試験装置における別の基板構成を示す図である。図４に示した構成では、複数枚（図４では、２枚）の親基板を用いた半導体試験装置の構成例である。
【０００７】
図４に示した構成では、２枚の親基板1-a，1-bの表面に標準規格のメモリDIMM用のDIP型コネクタ４を親基板１に対して垂直に複数枚（図３では３枚）ずつ実装している。
【０００８】
また、それぞれの親基板1-a，1-bに対して、被試験対象の半導体デバイスの種類によって子基板２を変えられるように不良解析メモリ３を表、裏に搭載した標準規格の子基板２を標準規格用のメモリDIMM用のDIP型コネクタ４に接続させ親基板１に対して垂直の関係で搭載されている。また、図４の場合にも、コネクタ４はDIP型であるため、親基板１の裏面にコネクタ４のpinが出るため、親基板1-a，1-bの裏面には他の部品等を実装することは出来ない。
【０００９】
図４において、親基板1-aと親基板1-bの間隔としては、親基板1-a，1-bの基板厚とコネクタ４のpinの長さ、コネクタ４の高さ、子基板２の高さの合計で決まる間隔が必要になる。
【００１０】
【発明が解決しようとする課題】
前述の如く、従来の半導体試験装置における不良解析メモリの搭載方法では、コネクタ４が標準規格のメモリDIP型コネクタである為、親基板１の裏面にpinが出るので、親基板１の裏面には他の部品等を実装できず、子基板２も標準規格で、大きさが決められている為、子基板２に不良解析メモリ３を実装する個数も決まってしまう問題があった。
【００１１】
また、不良解析メモリ３の種類、容量、個数は、被試験対象の半導体デバイスの種類、容量及び一度に試験する半導体デバイスの数に応じて設定されるため、容量等の増大に伴って親基板１の枚数が増加し、親基板間隔×枚数のスペースが必要となり、半導体試験装置の大きさが大きくなってしまう問題があった。
【００１２】
本発明の課題
（目的）は、被試験対象の半導体デバイスの種類の変更、容量等の増大に伴い、不良解析メモリを設けた子基板の変更ができ、親基板の枚数が増えても親基板の間隔を最小限の間隔におさえることのできる、半導体試験装置及び半導体試験装置における不良解析メモリの搭載方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
前記課題を解決するために、被試験対象半導体デバイスの測定に伴う判定結果を記憶する不良解析メモリを搭載した半導体試験装置において、前記不良解析メモリを一方の面に設けると共に、他方の面に表面実装用コネクタを少なくとも２個以上設けた子基板と、両面に前記子基板に設置された前記表面実装用コネクタに対応した位置に表面実装用コネクタを設置した親基板と、を備える半導体試験装置であって、２枚の前記子基板を前記親基板の両面に対して平行な位置に設ける。（請求項１）
【００１４】
また、前記親基板を複数枚平行に設置し、複数枚の子基板を前記複数枚の親基板に対応して備える。（請求項２）また、前記子基板には、複数の不良解析メモリが搭載されている。（請求項３）
【００１５】
また、被試験対象半導体デバイスの測定に伴う判定結果を記憶する不良解析メモリを搭載した半導体試験装置における不良解析メモリの搭載方法において、前記半導体試験装置に設置された親基板の両面に複数の表面実装用コネクタを設置し、前記不良解析メモリが一方の面に搭載され、他方の面に前記親基板の両面に設置された複数の前記表面実装用コネクタに対応した位置に表面実装用コネクタが設けられた子基板を前記親基板に対して平行状態で着脱する不良解析メモリの搭載方法であって、前記半導体試験装置に複数枚の前記親基板を平行設置し、複数枚の前記子基板を、前記複数枚の親基板の両面に対して平行状態で着脱する。（請求項４）
【００１６】
また、不良解析メモリの種類及び容量を、被試験対象半導体デバイスの種類、容量及び一度に試験する半導体デバイスの数に応じて決定して、前記子基板の着脱を実行する。（請求項５）
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について詳細に説明する。図１は、本発明の半導体試験装置における不良解析メモリを搭載した子基板と親基板との関係を示す図である。図１において、１は親基板、2-1，2-2は不良解析メモリ３が搭載された子基板である。そして、前記親基板１の表面及び裏面には、前記子基板2-1，2-2と安定した接合を行うために、少なくとも２個（図１では３個）の表面実装用コネクタ6-1が設置されている。
【００１８】
また、前記子基板２の一方の面には、不良解析メモリ３を必要個数（図１では５個）実装すると共に、他方の面に前記親基板１に設置された少なくとも２個の表面実装用コネクタ6-1に対応した位置に表面実装用コネクタ6-2が設置されている。
【００１９】
図１の前記親基板１の一方の面（表面）の表面実装用コネクタ6-1と一方の子基板2-1の表面実装用コネクタ6-2とを接合させると共に、親基板１の他方の面（裏面）の表面実装用コネクタ6-1と他方の子基板2-2の表面実装用コネクタ6-2とを接合させる。図１の構成により、１枚の親基板１に対して２枚の子基板2-1，2-2とを平行にサンドイッチ状態に接合（搭載）が可能である。
【００２０】
図１の親基板に対する子基板の搭載方法を採用することによって、被試験対象の半導体デバイスの種類の変更、容量等の増大に伴って容易に子基板の変更ができると共に、占有スペースの少ない半導体試験装置が実現できる。
【００２１】
次に、図２を用いて本発明の別の実施形態による、半導体試験装置の構成の説明をする。図２は、本発明の半導体試験装置における別の実施の形態である不良解析メモリを搭載した子基板と親基板との接合関係を示す図である。図２において、1-1，1-2は複数枚（図２では２枚）の親基板、２は不良解析メモリ３が搭載された子基板である。そして、前記親基板1-1，1-2の表面及び裏面には、前記子基板２と安定した接合を行うために、少なくとも２個（図１では３個）の表面実装用コネクタ６が設置され、子基板２の一方の面に対応した位置に設置されている表面実装用コネクタ６と接合されている状態を示している。
【００２２】
図２の構成では、２枚の親基板を用いた場合での、親基板1-1と親基板1-2との間の親基板間隔は、親基板1,-1の基板厚とコネクタ６の高さ、子基板２の基板厚と不良解析メモリ３の高さの合計長で決まる間隔ですむことになる。したがって、親基板の枚数が２枚以上に増えた場合でも、親基板の間隔を最小限の間隔におさえることのでき、半導体試験装置の占有スペースを小さくすることができる。
【００２３】
【発明の効果】
請求項１に記載の発明では、被試験対象半導体デバイスの測定に伴う判定結果を記憶する不良解析メモリを搭載した半導体試験装置において、前記不良解析メモリを一方の面に設けると共に、他方の面に表面実装用コネクタを少なくとも２個以上設けた子基板と、両面に前記子基板に設置された表面実装用コネクタに対応した位置に表面実装用コネクタを設置した親基板とを備えることによって、親基板の裏面にpinが出て、親基板の裏面には他の部品等を実装できないという問題を解決できるだけでなく、親基板と子基板の設置のスペースを少なくすることができる。
【００２４】
また、請求項２に記載の発明では、前記親基板を複数枚平行に設置し、複数枚の子基板を前記複数枚の親基板に対応して設けることによって、複数枚の親基板を設ける際にも、スペースをより少なくすることができる。また、請求項３に記載の発明では、前記子基板には、複数の不良解析メモリを搭載することによって、被試験対象の半導体デバイスの種類の変更、容量等の増大に適応した子基板の変更が可能な半導体試験装置が実現できる。
【００２５】
請求項４に記載の発明では、被試験対象半導体デバイスの測定に伴う判定結果を記憶する不良解析メモリを搭載した半導体試験装置における不良解析メモリの搭載方法において、前記半導体試験装置に設置された親基板の両面に複数の表面実装用コネクタを設置し、前記不良解析メモリが一方の面に搭載され、他方の面に前記親基板の両面に設置された複数の前記表面実装用コネクタに対応した位置に表面実装用コネクタが設けられた子基板を前記親基板に対して平行状態で着脱する不良解析メモリの搭載方法であって、前記半導体試験装置に複数枚の前記親基板を平行設置し、複数枚の前記子基板を、前記複数枚の親基板の両面に対して平行状態で着脱することにより不良解析メモリの搭載（変更）が容易にできる。
【００２６】
また、請求項５に記載の発明では、不良解析メモリの種類及び容量を、被試験対象半導体デバイスの種類、容量及び一度に試験する半導体デバイスの数に応じて決定して、前記子基板の着脱を実行することによって、被試験対象の半導体デバイスの種類の変更、容量等の増大に適応した子基板の変更ができる。
【００２７】
以上説明したように、本発明によれば、親基板と子基板を平行にサンドイッチするように搭載したものであるから、親基板に垂直に子基板を搭載した従来技術より、親基板間隔が狭くすむので、親基板の枚数が増えても、親基板間隔を最小限の間隔におさえることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体試験装置における不良解析メモリを搭載した子基板と親基板の関係の断面を示す図である。
【図２】本発明の半導体試験装置における不良解析メモリを搭載した子基板と親基板の関係の断面を示す別の例の図である。
【図３】従来の半導体試験装置における不良解析メモリを搭載した子基板と親基板の関係の断面を示す図である。
【図４】従来の半導体試験装置における不良解析メモリを搭載した子基板と親基板の関係の断面を示す別の例の図である。
【符号の説明】
１ 親基板
2,2-1,2-2 子基板
３ 不良解析メモリ
４ DIP型コネクタ
５ pin
6,6-1,6-2 表面実装用コネクタ
【図１】
0004206695.tif 000002
【図２】
0004206695.tif 000003
【図３】
0004206695.tif 000004
【図４】
0004206695.tif 000005