(57)【特許請求の範囲】
【請求項１】
第１のバスサイクルで動作する第１のアクセスモードと、前記第１のバスサイクルより長い第２のバスサイクルで動作する第２のアクセスモードとのいずれかを指定するアクセスモード値が設定される第１のレジスタと、
表示用データを格納した画像表示記憶回路と、
前記画像表示記憶回路に対するＣＰＵのアクセスモードを制御するバスインタフェースユニットが、バス上に出力したアドレスを入力し、デコードし、デコード結果を出力する画像表示記憶回路アドレスデコーダと、
前記第１のレジスタおよび前記画像表示記憶回路アドレスデコーダに接続され、前記第１のアクセスモードを示す前記アクセスモード値が前記第１のレジスタ内に格納され、前記画像表示記憶回路アドレスデコーダの前記デコード結果が前記ＣＰＵのアクセスによる前記画像表示記憶回路内のアドレスを示している場合に、前記バスインタフェースユニットへ、第１の値を出力する第１の論理回路と、
前記画像表示記憶回路内に格納された前記表示用データを読み出し、外部表示装置へ出力する制御を行う画像表示論理回路とを備え、
前記第１の論理回路が前記第１の値を前記バスインタフェースユニットへ出力することにより設定された前記第２のアクセスモード下での前記第２のバスサイクルの前半において、前記ＣＰＵは前記画像表示記憶回路をアクセスし、前記第２のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスすることを特徴とする画面表示装置を備えたマイクロコンピュータ。
【請求項２】
画像表示論理回路は、表示アクティブ状態か表示ノンアクティブ状態かのいずれかを示す値を格納する第２のレジスタを有し、
画像表示記憶回路アドレスデコーダから得られるデコード結果および前記第２のレジスタ内に格納された値を入力して演算し、演算結果を第１の論理回路へ出力する第２の論理回路とをさらに備え、
第１のアクセスモードを示すアクセスモード値が第１のレジスタ内に設定され、前記第２のレジスタ内に前記表示アクティブ状態を示す値が設定され、前記デコード結果が、ＣＰＵのアクセスによる前記画像表示記憶回路内のアドレスを示し、前記第１の論理回路が第１の値をバスインタフェースユニットへ出力することで設定された第２のアクセスモードにおける第２のバスサイクルの前半において、前記ＣＰＵは前記画像表示記憶回路をアクセスし、前記第２のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスすることを特徴とする請求項１記載の画面表示装置を備えたマイクロコンピュータ。
【請求項３】
画像表示論理回路は、表示アクティブ状態か表示ノンアクティブ状態かのいずれかを示す値を格納する第２のレジスタと、前記第２のレジスタに接続され、外部表示装置でのブロック表示期間を示すブロックアクティブ信号を生成するブロックアクティブ信号生成回路を有し、
画像表示記憶回路アドレスデコーダから得られるデコード結果および前記ブロックアクティブ信号生成回路から出力された前記ブロックアクティブ信号を入力し、演算し、演算結果を第１の論理回路へ出力する第２の論理回路とをさらに備え、
第１のアクセスモードを示すアクセスモード値が第１のレジスタ内に設定され、前記第２のレジスタ内に前記表示アクティブ状態を示す値が格納されて前記ブロックアクティブ信号生成回路から前記ブロックアクティブ信号が出力され、前記デコード結果が、ＣＰＵのアクセスによる前記画像表示記憶回路内のアドレスを示し、前記第１の論理回路が第１の値をバスインタフェースユニットへ出力することで設定された第２のアクセスモードにおける第２のバスサイクルの前半において、前記ＣＰＵは前記画像表示記憶回路をアクセスし、前記第２のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスすることを特徴とする請求項１記載の画面表示装置を備えたマイクロコンピュータ。
【請求項４】
画像表示記憶回路アドレスデコーダから得られるデコード結果および画像表示論理回路へ入力される垂直同期信号との間の論理演算を行い、演算結果を第１の論理回路へ出力する第２の論理回路とをさらに備え、
第１のアクセスモードを示すアクセスモード値が第１のレジスタ内に設定され、前記デコード結果が、ＣＰＵのアクセスによる画像表示記憶回路内のアドレスを示し、前記第１の論理回路が第１の値をバスインタフェースユニットへ出力することで設定された第２のアクセスモードにおける第２のバスサイクルの前半において、前記ＣＰＵは前記画像表示記憶回路をアクセスし、前記第２のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスすることを特徴とする請求項１記載の画面表示装置を備えたマイクロコンピュータ。
【請求項５】
第１の論理回路からバスインタフェースユニットへ第１の値が出力されることで設定された第２のアクセスモードにおける第２のバスサイクルの前半では、ＣＰＵと画像表示記憶回路とを接続し、前記第２のバスサイクルの後半では、画像表示論理回路からの要求に従って、前記画像表示論理回路と前記画像表示記憶回路とを接続する切替えスイッチを有していることを特徴とする請求項１から請求項４のうちのいずれか１項記載の画面表示装置を備えたマイクロコンピュータ。
【請求項６】
第１の値はＨレベルを示す値“１”であり、第１の論理回路はＯＲゲートであることを特徴とする請求項１記載の画面表示装置を備えたマイクロコンピュータ。
【請求項７】
第１の値はＨレベルを示す値“１”であり、第１の論理回路はＯＲゲートであり、第２の論理回路はＡＮＤゲートであることを特徴とする請求項２から請求項５のうちのいずれか１項記載の画面表示装置を備えたマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＣＰＵの処理時間を短縮し、ソフトウェア処理効率を向上可能な画面表示装置（Ｏｎ  Ｓｃｒｅｅｎ  Ｄｉｓｐｌａｙ：ＯＳＤ）を備えたマイクロコンピュータに関するものである。
【０００２】
【従来の技術】
図１１は従来の画面表示装置（ＯＳＤ）を備えたマイクロコンピュータの構成を示すブロック図であり、図において、１１１はＣＰＵ、１１２はバスインタフェースユニット（以下、ＢＩＵという。）、１１３はＲＯＭやＲＡＭ等の記憶回路、１１４はＯＳＤ専用ＲＡＭ（以下、ＯＳＤＲＡＭという。）、１１５は１ｗａｉｔレジスタ、１１６はＯＳＤの処理を制御するＯＳＤロジック、１１７はアドレス／データバス、１１８は切替えスイッチである。
【０００３】
ＢＩＵ１１２は、ＣＰＵ１１１からアドレス／データバス１１７ヘ入出力するデータの方向やアクセスサイクルを制御する。切替えスイッチ１１８は、ＢＩＵ１１２からの制御に基づいて、あるいは、ＯＳＤロジック１１６から出力されるＯＳＤＲＡＭリード要求信号ｂに基づいて、ＯＳＤＲＡＭ１１４とアドレス／データバス１１７との接続、また、ＯＳＤＲＡＭ１１４とＯＳＤロジック１１６との接続を切り替える切替えスイッチである。
【０００４】
そして、画面表示装置（ＯＳＤ）は、ＣＲＴ（図示せず）上で表示させる表示用データが蓄積されたＯＳＤＲＡＭ１１４と、ＯＳＤＲＡＭ１１４内に格納された表示用データを読み出し、外部から供給される垂直／水平同期信号（ＶＳＹＮＣ／ＨＳＹＮＣ）に同期して表示信号を生成し、ＣＲＴ等の外部表示装置へ出力するＯＳＤロジック１１６、および切替えスイッチ１１８から構成されている。
【０００５】
次に動作について説明する。
図１２は、図１１に示した従来の画面表示装置（ＯＳＤ）を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【０００６】
ＯＳＤＲＡＭ１１４は、ＣＰＵ１１１からのデータリード／ライト要求や、ＯＳＤロジック１１６からのデータリード要求に基づいてアクセスされる。ＯＳＤロジック１１６は、ＯＳＤ表示中に、切替えスイッチ１１８へＯＳＤＲＡＭリード要求信号ｂを出力し、外部から供給される垂直同期信号（ＶＳＹＮＣ）および水平同期信号（ＨＳＹＮＣ）に基づいて、ＯＳＤＲＡＭ１１４から表示用データを読み出し、読み出した表示用データを表示信号として、ＣＲＴ等の外部表示装置へ出力する。
【０００７】
一方、ＣＰＵ１１１による命令の実行で、１ｗａｉｔレジスタ１１５へはＯＳＤＲＡＭ１１４に対するアクセスモード値が書き込まれる。例えば、１ｗａｉｔレジスタ１１５内に、ＣＰＵ１１１が値“０”を設定した場合、ＢＩＵ１１２は、最短サイクルでＯＳＤＲＡＭ１１４をアクセスする。これをＮｏｗａｉｔアクセスモードという。
【０００８】
また、１ｗａｉｔレジスタ１１５内に、ＣＰＵ１１１が値“１”を設定した場合、ＢＩＵ１１２は、最短サイクルの２倍のサイクルでＯＳＤＲＡＭ１１４をアクセスする。これを１ｗａｉｔアクセスモードという。
【０００９】
ところで、ＣＰＵ１１１が、ＮｏｗａｉｔアクセスモードでＯＳＤＲＡＭ１１４をアクセスしている間に、ＯＳＤロジック１１６が、ＯＳＤＲＡＭ１１４をアクセスした場合、これらＣＰＵ１１１およびＯＳＤロジック１１６の双方によるアクセスを同時に成立させることはできず、ＯＳＤの誤作動を引き起こす等の課題があった。
【００１０】
これを回避するために、従来の画面表示装置を備えたマイクロコンピュータでは、ＯＳＤ動作中は、１ｗａｉｔアクセスモードを示す値“１”を１ｗａｉｔレジスタ１１５内に設定し、ＯＳＤロジック１１６とＣＰＵ１１１とが時分割で、ＯＳＤＲＡＭ１１４をアクセスするように設定していた。例えば、ＣＰＵ１１１は、図１２に示すタイミングチャート内のタイミングＴ１２１で示す期間中（２クロックであるＯＳＤＲＡＭアクセス期間の前半の１クロック）にＯＳＤＲＡＭ１１４をアクセスし、一方、ＯＳＤロジック１１６は、切替えスイッチ１１８に対してＯＳＤＲＡＭリード要求信号ｂを出力し、タイミングＴ１２２で示す期間中（ＯＳＤＲＡＭアクセス期間の後半の１クロック）にＯＳＤＲＡＭ１１４をアクセスしている。
【００１１】
【発明が解決しようとする課題】
従来の画面表示装置を備えたマイクロコンピュータは、以上のように構成されていたので、１ｗａｉｔアクセスモードに設定されると、全ての記憶回路ヘのアクセスがシステムクロックＣＬＫの２クロック必要となり、例えば、ＣＰＵ１１１が、ＲＯＭ／ＲＡＭ１１３をアクセスした場合も１ｗａｉｔアクセスモードで実行され、メモリ処理速度がＮｏｗａｉｔアクセスモードの場合と比較して１／２に低下するため、即ち、アクセス時間が２倍となりソフトウェア処理効率が悪くなるといった課題があった。
この発明は上記の課題を解決するためになされたもので、ＣＰＵおよびＯＳＤロジックの双方から同時にＯＳＤＲＡＭへアクセスがあった場合のみ、１ｗａｉｔアクセスモード下で、アクセス時間を時分割し、ＣＰＵとＯＳＤロジックとが交互にＯＳＤＲＡＭをアクセスし、それ以外の場合は、Ｎｏｗａｉｔアクセスモードで実行することで、ソフトウェア処理効率を向上可能な画面表示装置を備えたマイクロコンピュータを得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る画面表示装置を備えたマイクロコンピュータは、第１のバスサイクルで動作する第１のアクセスモードと、前記第１のバスサイクルより長い第２のバスサイクルで動作する第２のアクセスモードとのいずれかを指定するアクセスモード値が設定される第１のレジスタと、表示用データを格納した画像表示記憶回路と、前記画像表示記憶回路に対するＣＰＵのアクセスモードを制御するバスインタフェースユニットが、バス上に出力したアドレスを入力し、デコードし、デコード結果を出力する画像表示記憶回路アドレスデコーダと、前記第１のレジスタおよび前記画像表示記憶回路アドレスデコーダに接続され、前記第１のアクセスモードを示す前記アクセスモード値が前記第１のレジスタ内に格納され、前記画像表示記憶回路アドレスデコーダの前記デコード結果が前記ＣＰＵのアクセスによる前記画像表示記憶回路内のアドレスを示している場合に、前記バスインタフェースユニットへ、第１の値を出力する第１の論理回路と、前記画像表示記憶回路内に格納された前記表示用データを読み出し、外部表示装置へ出力する制御を行う画像表示論理回路とを備えている。そして、前記第１の論理回路が前記第１の値を前記バスインタフェースユニットへ出力することにより設定された前記第２のアクセスモード下での前記第２のバスサイクルの前半において、前記ＣＰＵは前記画像表示記憶回路をアクセスし、前記第２のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスすることで、ＣＰＵの処理時間を短縮し、ソフトウェア処理効率を向上させることを特徴とするものである。
【００１３】
この発明に係る画面表示装置を備えたマイクロコンピュータは、画像表示論理回路が、表示アクティブ状態か表示ノンアクティブ状態かのいずれかを示す値を格納する第２のレジスタを有し、画面表示装置は、画像表示記憶回路アドレスデコーダから得られるデコード結果および前記第２のレジスタ内に格納された値を入力して演算し、演算結果を第１の論理回路へ出力する第２の論理回路とをさらに備えている。そして、第１のアクセスモードを示すアクセスモード値が第１のレジスタ内に設定され、前記第２のレジスタ内に前記表示アクティブ状態を示す値が設定され、前記デコード結果が、ＣＰＵのアクセスによる前記画像表示記憶回路内のアドレスを示し、前記第１の論理回路が第１の値をバスインタフェースユニットへ出力することで設定された第２のアクセスモードにおける第２のバスサイクルの前半において、前記ＣＰＵは前記画像表示記憶回路をアクセスし、前記第２のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスすることで、ＣＰＵの処理時間を短縮し、ソフトウェア処理効率を向上させることを特徴とするものである。
【００１４】
この発明に係る画面表示装置を備えたマイクロコンピュータは、画像表示論理回路が、表示アクティブ状態か表示ノンアクティブ状態かのいずれかを示す値を格納する第２のレジスタと、前記第２のレジスタに接続され、外部表示装置でのブロック表示期間を示すブロックアクティブ信号を生成し出力するブロックアクティブ信号生成回路を有し、画像表示記憶回路アドレスデコーダから得られるデコード結果および前記ブロックアクティブ信号生成回路から出力された前記ブロックアクティブ信号を入力し、演算し、演算結果を第１の論理回路へ出力する第２の論理回路とをさらに備えている。そして、第１のアクセスモードを示すアクセスモード値が第１のレジスタ内に設定され、前記第２のレジスタ内に前記表示アクティブ状態を示す値が格納されて前記ブロックアクティブ信号生成回路から前記ブロックアクティブ信号が出力され、前記デコード結果が、ＣＰＵのアクセスによる前記画像表示記憶回路内のアドレスを示し、前記第１の論理回路が第１の値をバスインタフェースユニットへ出力することで設定された第２のアクセスモードにおける第２のバスサイクルの前半において、前記ＣＰＵは前記画像表示記憶回路をアクセスし、前記第２のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスすることで、ＣＰＵの処理時間を短縮し、ソフトウェア処理効率を向上させることを特徴とするものである。
【００１５】
この発明に係る画面表示装置を備えたマイクロコンピュータは、画像表示記憶回路アドレスデコーダから得られるデコード結果および画像表示論理回路へ入力される垂直同期信号との間の論理演算を行い、演算結果を第１の論理回路へ出力する第２の論理回路とをさらに備えている。そして、第１のアクセスモードを示すアクセスモード値が第１のレジスタ内に設定され、画像表示記憶回路アドレスデコーダから得られる前記デコード結果が、ＣＰＵのアクセスによる画像表示記憶回路内のアドレスを示して、前記第１の論理回路が第１の値をバスインタフェースユニットへ出力することで設定された第２のアクセスモードにおける第２のバスサイクルの前半において、前記ＣＰＵは前記画像表示記憶回路をアクセスし、前記第２のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスして、ＣＰＵの処理時間を短縮し、ソフトウェア処理効率を向上させるものである。
【００１６】
この発明に係る画面表示装置を備えたマイクロコンピュータは、第１の論理回路からバスインタフェースユニットへ第１の値が出力されることで設定された第２のアクセスモードにおける第２のバスサイクルの前半では、ＣＰＵと画像表示記憶回路とを接続し、前記第２のバスサイクルの後半では、画像表示論理回路からの要求に従って、前記画像表示論理回路と前記画像表示記憶回路とを接続する切替えスイッチを有していることを特徴とするものである。
【００１７】
この発明に係る画面表示装置を備えたマイクロコンピュータは、第１の値はＨレベルを示す値“１”であり、第１の論理回路はＯＲゲートであり、また、第２の論理回路はＡＮＤゲートであることを特徴とするものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による画面表示装置（ＯＳＤ）を備えたマイクロコンピュータの構成を示すブロック図であり、図において、１はＣＰＵ、２はバスインタフェースユニット（以下、ＢＩＵという）、３はＲＯＭやＲＡＭ等の記憶回路、４はＯＳＤ専用ＲＡＭ（画像表示記憶回路；以下、ＯＳＤＲＡＭという）、５は１ｗａｉｔレジスタ（第１のレジスタ）、６はＯＳＤの処理を制御するＯＳＤロジック（画像表示論理回路）であり、垂直同期信号（ＶＳＹＮＣ信号）および水平同期信号（ＨＳＹＮＣ信号）に従って表示信号をＣＲＴ（図示せず）等の外部表示装置へ出力する。
【００１９】
７はアドレス／データバス（バス）、８は切替えスイッチ、９はＯＳＤＲＡＭアドレスデコーダ（画像表示記憶回路アドレスデコーダ）、そして１０はＯＲゲート（第１の論理回路）である。そして、画面表示装置（ＯＳＤ）は、ＯＳＤＲＡＭ４、ＯＳＤロジック６、切替えスイッチ８、ＯＳＤＲＡＭアドレスデコーダ９、およびＯＲゲート１０から構成されている。
【００２０】
次に動作について説明する。
ＯＳＤＲＡＭ４内には、ＣＲＴ（図示せず）上で表示させる表示用データが格納され、ＣＰＵ１からのデータリード／ライト要求や、ＯＳＤロジック６からのデータリード要求に基づいてアクセスされる。
【００２１】
ＯＳＤロジック６は、ＯＳＤ表示中に、外部から供給される垂直同期信号（ＶＳＹＮＣ信号）および水平同期信号（ＨＳＹＮＣ信号）に同期してＯＳＤＲＡＭ４内に格納されている表示用データを読み出し、表示信号を生成し、ＣＲＴ（図示せず）等の外部表示装置へ出力する。ＯＳＤＲＡＭアドレスデコーダ９は、ＢＩＵ２が出力するアドレス／データバス７上のアドレスデータをデコードし、デコード結果が、ＯＳＤＲＡＭ４内の領域を指す場合、値“１”のＯＳＤＲＡＭアドレスデコード信号ｃをＯＲゲート１０へ出力する。
【００２２】
ＯＲゲート１０は、ＯＳＤＲＡＭアドレスデコーダ９から出力されるＯＳＤＲＡＭアドレスデコード信号ｃと、１ｗａｉｔレジスタ５から出力される１ｗａｉｔ信号ａとの間のＯＲ演算を実行し、演算結果をＢＩＵ２へ出力する。切替えスイッチ８は、ＢＩＵ２からの制御に基づいて、あるいは、ＯＳＤロジック６から出力されるＯＳＤＲＡＭリード要求信号ｂに基づいて、ＯＳＤＲＡＭ４とアドレス／データバス７との接続、また、ＯＳＤＲＡＭ４とＯＳＤロジック６との接続を切り替える。
【００２３】
ＢＩＵ２は、ＣＰＵ１からアドレス／データバス７ヘ入出力するデータの方向やアクセスサイクルを制御するものである。
【００２４】
図２は、図１に示した実施の形態１の画面表示装置（ＯＳＤ）を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【００２５】
ＣＰＵ１による命令の実行で、１ｗａｉｔレジスタ５へはＯＳＤＲＡＭ４に対するアクセスモード値が書き込まれ、例えば、ＣＰＵ１が、値“０”のアクセスモード値を１ｗａｉｔレジスタ５内に設定した場合、ＢＩＵ２は、最短サイクル（第１のバスサイクル）でＲＯＭ／ＲＡＭ３やＯＳＤＲＡＭ４をＮｏｗａｉｔアクセスモード（第１のアクセスモード）でアクセスする。
【００２６】
また、ＣＰＵ１が、値“１”（第１の値）のアクセスモード値を１ｗａｉｔレジスタ５内に設定した場合、ＢＩＵ２は、最短サイクルの２倍のサイクル（第２のバスサイクル）でＲＯＭ／ＲＡＭ３やＯＳＤＲＡＭ４を１ｗａｉｔアクセスモード（第２のアクセスモード）でアクセスする。
【００２７】
先ず、１ｗａｉｔレジスタ５には、ＣＰＵ１によって値“０”がセットされ、マイクロコンピュータはＮｏｗａｉｔアクセスモードに設定される。この状態で、ＣＰＵ１からＯＳＤＲＡＭ４に対するアクセス要求があった場合、ＯＳＤＲＡＭアドレスデコーダ９は、ＢＩＵ２がアドレス／データバス７上に出力した、ＯＳＤＲＡＭ４内のアドレスをデコードする。この場合、ＯＳＤＲＡＭアドレスデコーダ９は値“１”のＯＳＤＲＡＭアドレスデコード信号ｃをＯＲゲート１０へ出力する。
【００２８】
そして、１ｗａｉｔレジスタ５内には値“０”がセットされているので、ＯＲゲート１０の出力は値“１”（Ｈレベル）となる。このＯＲゲート１０の出力は、ＢＩＵ２へ出力される。これにより、ＢＩＵ２は、マイクロコンピュータのパスアクセスを１ｗａｉｔアクセスモードに設定する。これにより、切替えスイッチ８はＢＩＵ２により１ｗａｉｔアクセスモードに設定されるので、ＯＳＤＲＡＭ４はシステムクロックＣＬＫの２クロックでアクセスされることになる。具体的には、タイミングＴ２１に示すように、システムクロックＣＬＫの２サイクルの前半（タイミングＴ２１）でＣＰＵ１はＯＳＤＲＡＭ４に対してアクセスを行う。
【００２９】
このＣＰＵ１によるＯＳＤＲＡＭ４へのアクセスタイミングと同時に、ＯＳＤロジック６が、ＯＳＤＲＡＭ４に対するアクセスを発生すると、従来例で説明した場合と同様に、ＯＳＤロジック６は、ＯＳＤＲＡＭリード要求信号ｂを切替えスイッチ８へ出力し、これにより切替えスイッチ８が切り替わり、タイミングＴ２２（ＯＳＤＲＡＭ４へのシステムクロックＣＬＫの２サイクルの後半）でＯＳＤＲＡＭ４とＯＳＤロジック６とが接続され、ＯＳＤロジック６はＯＳＤＲＡＭ４内に格納された表示用データを読み出す。
【００３０】
図１に示した実施の形態１の構成では、ＯＲゲート１０は、ＯＳＤＲＡＭアドレスデコーダ９から出力されるＯＳＤＲＡＭアドレスデコード信号ｃと、１ｗａｉｔレジスタから出力される１ｗａｉｔ信号ａとの間のＯＲ演算を実行したが、この発明はこれに限定されるものでは無く、例えば、ＯＲゲート１０の代わりにＡＮＤゲート等他の演算素子を用いてもよい。ＯＲゲート１０をＡＮＤゲートで置き換えた場合、Ｎｏｗａｉｔアクセスモードを示す値を“１”、１ｗａｉｔアクセスモードを示す値を“０”として、Ｎｏｗａｉｔアクセスモードを示す値“１”を１ｗａｉｔレジスタ５に書き込み、ＣＰＵ１がＯＳＤＲＡＭ４をアクセスする時のみ、ＡＮＤゲートから値“１”がＢＩＵ２へ出力されるように構成して、１ｗａｉｔアクセスモードに設定するように構成すれば良い。
【００３１】
以上のように、この実施の形態１によれば、ＯＳＤＲＡＭに対するアクセスのみが１ｗａｉｔアクセスモードで実行され、それ以外の記憶回路であるＲＯＭ／ＲＡＭ等に対しては、１ｗａｉｔアクセスモードと比較して高速のＮｏｗａｉｔアクセスモードで実行されるため、ＣＰＵの処理時間が短縮され、ソフトウェア効率が向上するという効果がある。
【００３２】
実施の形態２．
図３はこの発明の実施の形態２による画面表示装置（ＯＳＤ）を備えたマイクロコンピュータの構成を示すブロック図であり、図において、３６はＯＳＤロジック、１１はＯＳＤアクティブレジスタ（第２のレジスタ）、そして、１２はＡＮＤゲート（第２の論理回路）である。尚、その他の構成要素は、図１に示した実施の形態１のものと同じなので、ここでは同一の参照符号を用いて、それらの説明を省略する。
【００３３】
次に動作について説明する。
図４は、図３に示した実施の形態２の画面表示装置を備えたマイクロコンピュータの動作を示すタイミングチャートである。
ＯＳＤアクティブレジスタ１１は、ＯＳＤロジック３６内に設けられており、ＣＰＵ１は、アドレス／データバス７を介して、ＯＳＤアクティブレジスタ１１内に値を書き込む。例えば、ＣＰＵ１が、ＯＳＤアクティブレジスタ１１内に、値“０”を書き込んだ場合、ＯＳＤの動作は行われず、ＯＳＤロジック３６からＣＲＴ（図示せず）等の外部表示装置へ表示信号が出力されない状態に設定される。即ち、表示ノンアクティブ状態となる。
【００３４】
一方、ＣＰＵ１が、ＯＳＤアクティブレジスタ１１内に、値“１”を書き込んだ場合、ＯＳＤの動作が実行され、ＯＳＤロジック３６からＣＲＴ（図示せず）等の外部表示装置へ表示信号が出力される。つまり、表示アクティブ状態となる。
【００３５】
この表示アクティブ状態では、ＯＳＤアクティブレジスタ１１から値“１”のＯＳＤアクティブレジスタ信号ｅがＡＮＤゲート１２へ出力される。そして、ＣＰＵ１からＯＳＤＲＡＭ４に対するアクセス要求があった場合、ＯＳＤＲＡＭアドレスデコーダ９は、ＢＩＵ２がアドレス／データバス７上に出力した、ＯＳＤＲＡＭ４内のアドレスをデコードする。ＯＳＤＲＡＭアドレスデコーダ９は、値“１”のＯＳＤＲＡＭアドレスデコード信号ｃ（デコード結果）を出力する。
【００３６】
ＡＮＤゲート１２は、ＯＳＤＲＡＭアドレスデコード信号ｃとＯＳＤアクティブレジスタ信号ｅとを入力する。この場合、ＯＳＤＲＡＭアドレスデコード信号ｃおよびＯＳＤアクティブレジスタ信号ｅの値はともに“１”なので、ＡＮＤゲートは値“１”をＯＲゲート１０へ出力する。その後の動作は実施の形態１で説明したものと同じである。即ち、ＣＰＵ１とＯＳＤロジック３６とが同時にＯＳＤＲＡＭ４をアクセスすると、図４のタイミングチャート内のタイミングＴ４１で示されるように、ＣＰＵ１とＯＳＤロジック３６とで、システムクロックＣＬＫの２クロックを時分割して、前半の１クロックをＣＰＵ１が、後半の１クロックをＯＳＤロジック３６が使用してＯＳＤＲＡＭ４をアクセスする。
【００３７】
一方、ＯＳＤ表示を行わない表示ノンアクティブ状態では、ＣＰＵ１は、ＯＳＤアクティブレジスタ１１内に値“０”を設定するので、ＯＳＤアクティブレジスタ信号ｅの値は“０”となる。この状態で、ＣＰＵ１からＯＳＤＲＡＭ４にアクセスがあると、ＯＳＤＲＡＭアドレスデコード信号ｃの値は“１”となり、ＡＮＤゲート１２の出力は０となる。従って、ＯＳＤＲＡＭ４へのアクセスはＮｏｗａｉｔアクセスモードである１クロックでアクセスされる（タイミングＴ４２）。
【００３８】
表示ノンアクティブ状態では、ＯＳＤロジック３６からＯＳＤＲＡＭ４へのアクセスは無いので、Ｎｏｗａｉｔアクセスモード下で、即ち、システムクロックＣＬＫの１クロックでＯＳＤＲＡＭ４をアクセスしても問題は無い。
【００３９】
尚、図３に示した実施の形態２の場合では、ＯＲゲート１０は、ＡＮＤゲート１２からの出力値と、１ｗａｉｔレジスタ５から出力される１ｗａｉｔ信号ａとの間のＯＲ演算を実行したが、この発明はこれに限定されるものでは無く、実施の形態１と同様に、ＯＲゲート１０の代わりにＡＮＤゲート等他の演算素子を用いてもよい。
【００４０】
以上のように、この実施の形態２によれば、ＯＳＤロジック内にＯＳＤアクティブレジスタを設けて、ＯＳＤが表示アクティブ状態の場合で、かつ、ＣＰＵとＯＳＤロジックとが同時にＯＳＤＲＡＭへアクセスしたときのみ、１ｗａｉｔアクセスモードでＯＳＤＲＡＭを動作し、それ以外の場合は、Ｎｏｗａｉｔアクセスモードで実行されるため、ＣＰＵの処理時間が短縮され、ソフトウェア効率がさらに向上するという効果がある。
【００４１】
実施の形態３．
図５はこの発明の実施の形態３による画面表示装置（ＯＳＤ）を備えたマイクロコンピュータの構成を示すブロック図であり、図において、５６はＯＳＤロジック、そして、１３はＯＳＤアクティブレジスタ１１からＯＳＤアクティブレジスタ信号ｅを入力し、ＣＲＴ等の外部表示装置上で表示信号をブロック単位で出力している期間を示すブロックアクティブ信号ｆを生成し出力するブロックアクティブ信号生成回路である。尚、その他の構成要素は、図３に示したものと同じなので、ここでは同一の参照符号を用いて、それらの説明を省略する。
【００４２】
次に動作について説明する。
図６は、図５に示した実施の形態３の画面表示装置を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【００４３】
図３に示した実施の形態２の場合と同様に、ＯＳＤロジック５６内にＯＳＤアクティブレジスタ１１が設けられており、ＣＰＵ１は、アドレス／データバス７を介して、ＯＳＤアクティブレジスタ１１内に値を書き込む。例えば、ＣＰＵ１が、ＯＳＤアクティブレジスタ１１内に値“１”を書き込んだ場合、ＯＳＤアクティブレジスタ１１は、ＯＳＤアクティブレジスタ信号ｅをブロックアクティブ信号生成回路１３へ出力する。そして、ＯＳＤロジック５６からＣＲＴ（図７を参照）等の外部表示装置へ表示信号が出力される（表示アクティブ状態）。そして、この表示アクティブ状態下で、ブロックアクティブ信号生成回路１３は、ＣＲＴ上で表示信号をブロック単位で出力する期間を示すブロックアクティブ信号ｆを生成し、ＡＮＤゲート１２へ出力する。
【００４４】
図７はＯＳＤロジック５６から出力される表示信号を入力し、表示画面上に“ＡＢＣＤＥＦＧＨＩ”などのデータを表示するＣＲＴ等の外部表示装置を示す説明図であり、図において、７１は外部表示装置としてのＣＲＴ、Ｔ７１は表示データ“ＡＢＣＤＥ”からなるブロックの表示期間、Ｔ７２は表示データ “ＥＦＧＨＩ”からなるブロックの表示期間を示す。
【００４５】
図７に示すように、ＯＳＤは、表示信号をブロック単位（“ＡＢＣＤＥ”や“ＥＦＧＨＩ”）でＣＲＴ７１上に表示させるため、ＣＲＴ７１の表示画面上には、表示期間Ｔ７１，Ｔ７２と、それ以外の非表示期間とが存在する。
【００４６】
ところで、ＣＰＵ１が、ＯＳＤアクティブレジスタ１１内に、値“０”を書き込んだ場合、ＯＳＤの動作は行われず、ＯＳＤロジック５６は、ＣＲＴ７１（図示せず）等の外部表示装置へ、表示信号を出力しない（表示ノンアクティブ状態）。
【００４７】
一方、ＯＳＤの表示期間（表示アクティブ状態）では、ＯＳＤアクティブレジスタ１１は、値“１”のＯＳＤアクティブレジスタ信号ｅをブロックアクティブ信号生成回路１３へ出力する。そして、ブロックアクティブ信号生成回路１３は、ＯＳＤアクティブレジスタ信号ｅの値が“１”であり、かつ、表示信号が、ＣＲＴ７１上でブロック単位で表示されている期間のみ、ブロックアクティブ信号ｆを生成し、生成したブロックアクティブ信号ｆをＡＮＤゲート１２へ出力する。
【００４８】
図８は、図７に示すＣＲＴ７１上に表示される表示信号のタイミングを示すタイミングチャートであり、特に、垂直同期信号（ＶＳＹＮＣ）、水平同期信号（ＨＳＹＮＣ）、ＯＳＤアクティブレジスタ信号ｅ、ブロックアクティブ信号ｆとの関係を示している。一般に、システムクロックＣＬＫ、ＶＳＹＮＣ、ＨＳＹＮＣの一般的な周波数は、システムクロックＣＬＫの周波数が約十数ＭＨｚ、ＨＳＹＮＣが約１５ＫＨｚ、そしてＶＳＹＮＣが約６０Ｈｚである。
【００４９】
図８に示すように、ＯＳＤがＯＳＤ表示（表示アクティブ状態）を行う場合、ＣＰＵ１は、ＯＳＤロジック５６内のＯＳＤアクティブレジスタ１１内に、アドレス／データバス７を介して値“１”を設定する。このため、ＯＳＤアクティブレジスタ１１の出力であるＯＳＤアクティブレジスタ信号ｅは、値“１”となる。この状態において、ブロック単位で表示信号がＣＲＴ７１上で表示されている期間のみ、ブロックアクティブ信号生成回路１３は値“１”のブロックアクティブ信号ｆをＡＮＤゲート１２へ出力する（タイミングＴ７１，Ｔ７２）。
【００５０】
従って、上記したブロックアクティブ信号ｆが値“１”の場合において（タイミングＴ７１，Ｔ７２）、ＣＰＵ１からＯＳＤＲＡＭ４にアクセスが発生した場合、実施の形態１および実施の形態２でも説明したように、ＯＳＤＲＡＭアドレスデコーダ９から出力されるＯＳＤＲＡＭアドレスデコード信号ｃ（デコード結果）は値“１”となり、ＡＮＤゲート１２の出力も値“１”となる。従って、ＯＳＤＲＡＭ４へのアクセスは、１ｗａｉｔアクセスモード、即ち、システムクロックＣＬＫの２サイクルでアクセスされることになる（図６のタイミングＴ６１，Ｔ６２を参照）。即ち、ＣＰＵ１とＯＳＤロジック５６とが同時にＯＳＤＲＡＭ４をアクセスした場合、実施の形態１および実施の形態２と同様に、時分割してアクセスする。
【００５１】
一方、ＯＳＤアクティブレジスタ１１内に値“０”が設定されている状態、あるいは、ＯＳＤアクティブレジスタ１１内に値“１”が設定されているが、ブロックアクティブ信号生成回路１３が、ブロックの非表示期間を示す値“０”のブロックアクティブ信号ｆを出力している期間では（図８では、タイミングＴ７１，Ｔ７２を除く期間）、ＣＰＵ１からＯＳＤＲＡＭ４へのアクセスが発生し、ＯＳＤＲＡＭアドレスデコード信号ｃの値が“１”となっても、ＡＮＤゲート１２の出力は値“０”となるので、ＯＳＤＲＡＭ４に対するアクセスはＮｏｗａｉｔアクセスモード、即ち、システムクロックＣＬＫの１サイクルで、即ち、Ｎｏｗａｉｔアクセスモードでアクセスされることになる（タイミングＴ６３）。
【００５２】
このように、ブロックの非表示期間（図６では、ブロックアクティブ信号ｆが値“０”の期間、また、図８のタイミングＴ７１，Ｔ７２を除く期間）では、ＯＳＤロジック５６からＯＳＤＲＡＭ４へのアクセスは発生しないので、Ｎｏｗａｉｔアクセスモードである１サイクルでＯＳＤＲＡＭ４をアクセスしても何も問題はないことになる。その他の動作は、実施の形態２で説明したものと同じであるので、ここでは省略する。
【００５３】
尚、図５に示した実施の形態３の場合では、ＯＲゲート１０は、ＡＮＤゲート１２からの出力値と、１ｗａｉｔレジスタ５から出力される１ｗａｉｔ信号ａとの間のＯＲ演算を実行したが、この発明はこれに限定されるものでは無く、実施の形態１と同様に、ＯＲゲート１０の代わりにＡＮＤゲート等他の演算素子を用いてもよい。
【００５４】
以上のように、この実施の形態３によれば、ＯＳＤロジック内のブロックアクティブ信号生成回路が、ＣＲＴ等の外部表示装置上で表示信号がブロック単位で出力されているブロック表示期間を示す値“１”のブロックアクティブ信号ｆを出力し、ＣＰＵおよびＯＳＤロジックによるＯＳＤＲＡＭ４へのアクセスが同時に発生したときのみ、１ｗａｉｔアクセスモードでＯＳＤＲＡＭへのアクセスを実行し、それ以外の場合は、Ｎｏｗａｉｔアクセスモード下でＯＳＤＲＡＭへのアクセスを実行するようにしたので、ＣＰＵの処理時間が短縮され、ソフトウェア効率がさらに向上するという効果がある。
【００５５】
実施の形態４．
図９はこの発明の実施の形態４による画面表示装置（ＯＳＤ）を備えたマイクロコンピュータの構成を示すブロック図であり、図において、９６はＯＳＤロジックであり、特に、垂直同期信号（ＶＳＹＮＣ信号）が、ＯＳＤロジック９６に加えて、ＡＮＤゲート１２へも出力される構成を示している。尚、その他の構成要素は、図３の実施の形態２に示したものと同じなので、ここでは同一の参照符号を用いて、それらの説明を省略する。
【００５６】
次に動作について説明する。
図１０は、図９に示した実施の形態４の画面表示装置を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【００５７】
以下の説明では、ＶＳＹＮＣ信号はロウアクティブとする。
ＯＳＤロジック９６は、ＶＳＹＮＣ信号に同期して動作し、表示信号をＣＲＴ（図示せず）へ出力する。ＶＳＹＮＣ信号がロウアクティブである場合、ＶＳＹＮＣ信号のＨレベルの期間は表示可能状態であり、Ｌレベルの期間は表示不可状態である。
【００５８】
ＶＳＹＮＣ信号がＨレベルの状態において、即ち、ＶＳＹＮＣ信号の値が“１”において、ＣＰＵ１からＯＳＤＲＡＭ４に対してアクセスが発生すると、ＯＳＤＲＡＭアドレスデコーダ９から出力されるＯＳＤＲＡＭアドレスデコード信号ｃは値“１”となる。そして、ＡＮＤゲート１２は値“１”を出力するので、図３に示した実施の形態２での説明のように、ＯＳＤＲＡＭ４は１ｗａｉｔアクセスモードで動作する。
【００５９】
この状態で、ＣＰＵ１とＯＳＤロジック９６とが同時にＯＳＤＲＡＭ４に対してアクセスした場合、図１０に示すタイミングチャートのタイミングＴ１０１で示されるように、システムクロックＣＬＫの２サイクルの前半の１クロックはＣＰＵ１が、後半の１クロックはＯＳＤロジック９６が、ＯＳＤＲＡＭ４に対してアクセスする。
【００６０】
一方、ＶＳＹＮＣ信号のレベルがＬレベルの時は、必ず非表示状態であり、ＯＳＤロジック９６からＯＳＤＲＡＭ４へのアクセスは無いので、Ｎｏｗａｉｔアクセスモード、即ち、システムクロックＣＬＫの１サイクルで、ＣＰＵ１がＯＳＤＲＡＭ４をアクセスしても問題は無い。
【００６１】
従って、ＶＳＹＮＣ信号がＬレベルの状態においては、即ち、ＶＳＹＮＣ信号の値が“０”において、ＣＰＵ１からＯＳＤＲＡＭ４に対してアクセスが発生すると、ＯＳＤＲＡＭアドレスデコーダ９から出力されるＯＳＤＲＡＭアドレスデコード信号ｃは値“１”となるが、ＡＮＤゲート１２は値“０”を出力するので、図３に示した実施の形態２で説明したように、ＯＳＤＲＡＭ４はＮｏｗａｉｔアクセスモードとなり、システムクロックＣＬＫの１サイクルでアクセスされる（タイミングＴ１０２）。
【００６２】
尚、図９に示した実施の形態４の場合では、ＯＲゲート１０は、ＡＮＤゲート１２からの出力値と、１ｗａｉｔレジスタ５から出力される１ｗａｉｔ信号ａとの間のＯＲ演算を実行したが、この発明はこれに限定されるものでは無く、実施の形態１と同様に、ＯＲゲート１０の代わりにＡＮＤゲート等他の演算素子を用いてもよい。
【００６３】
以上のように、この実施の形態４によれば、ＶＳＹＮＣ信号がＨレベルの期間中に、ＣＰＵおよびＯＳＤロジックの双方が、ＯＳＤＲＡＭに対してアクセスした場合のみ、ＯＳＤＲＡＭを１ｗａｉｔアクセスモードでアクセスし、それ以外の場合は、Ｎｏｗａｉｔアクセスモードでアクセスするように構成したので、ＣＰＵの処理時間が短縮され、ソフトウェア効率が向上するという効果がある。
【００６４】
【発明の効果】
以上のように、この発明によれば、１ｗａｉｔレジスタ内にＮｏｗａｉｔアクセスモードを示す値“０”が設定され、ＣＰＵおよびＯＳＤロジックから同時にＯＳＤＲＡＭへのアクセスが発生し、ＯＲゲートが１ｗａｉｔアクセスモードを示す値“１”をバスインタフェースユニット（ＢＩＵ）へ出力した場合、バスインタフェースユニットは、ＯＳＤＲＡＭへのアクセスを１ｗａｉｔアクセスモード下のバスサイクルのより長い第２のバスサイクルに設定する。この状態で、切替えスイッチを介して、ＣＰＵは第２のバスサイクルの前半のサイクルでＯＳＤＲＡＭをアクセスし、ＯＳＤロジックは第２のバスサイクルの後半のサイクルでＯＳＤＲＡＭをアクセスするように構成したので、ＣＰＵの処理時間を短縮することができ、かつ、ソフトウェア効率を向上することが可能であるという効果がある。
【００６５】
この発明によれば、ＯＳＤロジックからＣＲＴ等の外部表示装置へ表示信号が出力されている表示アクティブ状態下で、あるいは、ＣＲＴ等の外部表示装置上で、表示信号がブロック単位で表示されている表示期間中で、あるいは、外部から供給される垂直同期信号が供給されている期間中で、ＯＲゲートが１ｗａｉｔアクセスモードを示す第１の値“１”をバスインタフェースユニットへ出力した場合に、バスインタフェースユニットは、ＯＳＤＲＡＭへのアクセスを１ｗａｉｔアクセスモード下のバスサイクルのより長い第２のバスサイクルに設定し、切替えスイッチを介して、ＣＰＵは第２のバスサイクルの前半のサイクルでＯＳＤＲＡＭをアクセスし、ＯＳＤロジックは第２のバスサイクルの後半のサイクルでＯＳＤＲＡＭをアクセスするように構成したので、ＣＰＵの処理時間をさらに短縮することができ、かつ、ソフトウェア効率を向上することができるという効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による画面表示装置を備えたマイクロコンピュータの構成を示すブロック図である。
【図２】  実施の形態１の画面表示装置を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【図３】  この発明の実施の形態２による画面表示装置を備えたマイクロコンピュータの構成を示すブロック図である。
【図４】  実施の形態２の画面表示装置を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【図５】  この発明の実施の形態３による画面表示装置を備えたマイクロコンピュータの構成を示すブロック図である。
【図６】  実施の形態３の画面表示装置を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【図７】  ＣＲＴ等の外部表示装置の表示例、特に、表示期間と非表示期間との関係を示す説明図である。
【図８】  ＣＲＴ等の外部表示装置における表示信号のタイミングを示すタイミングチャートである。
【図９】  この発明の実施の形態４による画面表示装置を備えたマイクロコンピュータの構成を示すブロック図である。
【図１０】  実施の形態４の画面表示装置を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【図１１】  従来の画面表示装置を備えたマイクロコンピュータの構成を示すブロック図である。
【図１２】  従来の画面表示装置を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【符号の説明】
１  ＣＰＵ、２  ＢＩＵ（バスインタフェースユニット）、３  ＲＯＭ／ＲＡＭ、４  ＯＳＤＲＡＭ（画像表示記憶回路）、５  １ｗａｉｔレジスタ（第１のレジスタ）、６，３６，５６，９６  ＯＳＤロジック（画像表示論理回路）、７アドレス／データバス（バス）、８  切替えスイッチ、９  ＯＳＤＲＡＭアドレスデコーダ（画像表示記憶回路アドレスデコーダ）、１０  ＯＲゲート（第１の論理回路）、１１  ＯＳＤアクティブレジスタ（第２のレジスタ）、１２  ＡＮＤゲート（第２の論理回路）、１３  ブロックアクティブ信号生成回路、  ７１  ＣＲＴ（外部表示装置）、ａ  １ｗａｉｔ信号、ｂ  ＯＳＤＲＡＭリード要求信号、ｃ  ＯＳＤＲＡＭアドレスデコード信号、ｄ  ＯＲゲート出力信号、ｅＯＳＤアクティブレジスタ信号、ｆ  ブロックアクティブ信号。
【図１】
0004236359.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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