(57)【特許請求の範囲】
【請求項１】
トランジスタにおいて、
凹所が形成されており且つ１表面をもった誘電体基板、
前記表面上に構成されており且つ前記凹所の上方にその一側部から突出して延在する端部部分を具備するゲート電極、
前記表面上及び前記凹所内に位置されており、且つソース領域、ドレイン領域、及び、前記凹所内において前記ゲート電極の前記端部部分の下側にのみ位置されているチャンネル領域からなる半導体物質層、
前記チャンネル領域と前記ゲート電極との間に設けられた絶縁体、
を有し、
前記ゲート電極がその上に絶縁体を具備する一対の両側の垂直側部を有しており、前記ソース領域の一部が前記側部のうちの第一側部と隣接しており、且つ前記ドレイン領域の一部が前記側部のうちの第二側部と隣接しており、且つ前記絶縁体が前記ソース領域を前記第一側部から分離し且つ前記ドレイン領域を前記第二側部から分離し、前記ソース領域及び前記ドレイン領域は、ゲート電極の上で分離されていることを特徴とするトランジスタ。
【請求項２】
請求項１において、前記ソース領域の一部及び前記ドレイン領域の一部が前記凹所内にあり且つ各々の一部が前記凹所の外側の前記誘電体表面上にあることを特徴とするトランジスタ。
【請求項３】
請求項１において、前記ソース領域が前記チャンネル領域に隣接した軽度にドープしたソース領域を有しており、且つ前記ドレイン領域が前記チャンネル領域に隣接した軽度にドープしたドレイン領域を有していることを特徴とするトランジスタ。
【請求項４】
請求項３において、前記軽度にドープしたソース領域の少なくとも一部及び前記軽度にドープしたドレイン領域の一部が前記凹所内にあることを特徴とするトランジスタ。
【請求項５】
請求項１において、前記ソース領域が前記チャンネル領域及び前記第一側部に隣接した軽度にドープしたソース領域を有しており、且つ前記ドレイン領域が前記チャンネル領域及び前記第二側部に隣接した軽度にドープしたドレイン領域を有していることを特徴とするトランジスタ。
【請求項６】
請求項１において、前記チャンネル領域に直接的に隣接するソース／ドレイン領域が、前記チャンネル領域から離れたソース／ドレイン領域よりも一層大きな体積を有しており、チャンネル領域に直接的に隣接し、軽度にドープされていることを特徴とするトランジスタ。
【請求項７】
凹所が形成されており且つ１表面をもった誘電体基板、
前記表面上に構成されており且つ前記凹所の上方にその一側部から突出して延在する端部部分を具備するゲート電極、
前記表面上及び前記凹所内に位置されており、且つソース領域、ドレイン領域、及び、前記凹所内において前記ゲート電極の前記端部部分の下側にのみ位置されているチャンネル領域からなる半導体物質層、
前記チャンネル領域と前記ゲート電極との間に設けられた絶縁体、
を有し、
前記ゲート電極がその上に絶縁体を具備する一対の両側の垂直側部を有しており、前記ソース領域の一部が前記側部のうちの第一側部と隣接しており、且つ前記ドレイン領域の一部が前記側部のうちの第二側部と隣接しており、且つ前記絶縁体が前記ソース領域を前記第一側部から分離し且つ前記ドレイン領域を前記第二側部から分離し、前記ソース領域及び前記ドレイン領域は、ゲート電極の上で分離されていることを特徴とするトランジスタの製造方法において、
前記誘電体基板の前記表面上に前記ゲート電極を形成するステップ、
前記ゲート電極の前記端部部分をマスクとした等方性エッチングにより、前記表面に前記凹所を形成して前記ゲート電極の前記端部部分を前記凹所の上方にその一側部から突出させるステップ、
前記ゲート電極の露出した全ての表面部分の上に前記絶縁体を形成するステップ、
前記基板の前記表面上、前記凹所内、及び前記ゲート電極の露出したすべての前記表面部分上の前記絶縁体上に前記半導体物質層を付着形成するステップ、
前記半導体物質層の前記ソース領域及び前記ドレイン領域となる領域上にマスク層を形成するステップ、
前記半導体物質層を、前記マスク層及び前記ゲート電極の前記端部部分をマスクとして異方性エッチングして前記凹所内で且つ前記端部部分下側に前記半導体物質層のストリップ形状部分を残存させて、前記凹所内の前記半導体物質内に前記チャンネル領域を形成するステップ、
前記チャンネル領域の両端に隣接した前記半導体物質内に前記ドレイン領域及び前記ソース領域を形成するステップ、
上記各ステップを有することを特徴とする方法。
【請求項８】
請求項７において、前記ゲート電極を形成する場合に、
前記表面上にポリシリコン膜を付着形成し、
前記ポリシリコン膜上にマスク層を形成し、
前記ポリシリコン膜の露出部分をエッチングして前記ゲート電極を形成し、
前記マスク層を除去する、
ことを特徴とする方法。
【請求項９】
請求項７において、前記凹所を形成する場合に、
前記ゲート電極を形成した後に前記ゲート電極の前記端部部分及び前記端部部分の周りの前記基板表面の区域を露出させるマスク層を形成し、
前記ゲート電極の前記端部部分をアンダーカットさせるために前記露出された基板区域を等方的にエッチングする、
ことを特徴とする方法。
【請求項１０】
請求項７において、前記チャンネル領域を形成する場合に、
半導体物質層としてアモルファスシリコン膜を付着形成し、
前記ストリップ形状部分の一部をドーパントで注入して前記チャンネル領域を形成し、
前記マスク層を除去し、
前記ストリップ形状部分をポリシリコンへ変換させる、
ことを特徴とする方法。
【請求項１１】
請求項７において、前記半導体物質層を形成する場合に、
前記半導体物質層が、前記ゲート電極の上部の少なくとも一部と、前記ゲート電極の両側部と、前記ゲート電極の前記端部部分の底部とを取囲むように、前記半導体物質層を形成することを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大略、半導体装置及びその製造方法に関するものであって、更に詳細には、ＳＲＡＭメモリセルにおいて使用する誘電体基板上の半導体物質膜から形成したトランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】
薄膜トランジスタ（ＴＦＴ）は、しばしば、面積を減少させた集積回路を製造するために使用される。例えば、ＴＦＴは６トランジスタスタティックランダムアクセスメモリ（ＳＲＡＭ）セルにおけるＰチャンネルトランジスタとして使用することが可能である。６トランジスタＳＲＡＭセルにおけるＰチャンネルポリシリコントランジスタは従来公知であり、例えば米国特許第５，１３５，８８８号、第５，１８７，１１４号、第５，２０４，２７９号を参照すると良い。
【０００３】
典型的に、ＴＦＴはそのチャンネル、ドレイン領域及びソース領域が例えばＳｉＯ2 、石英又はガラス等の誘電体基板上に形成された例えばポリシリコン等の半導体物質からなるストリップから形成された電界効果トランジスタ（ＦＥＴ）である。従って、半導体基板内に形成される従来のＦＥＴと異なり、ＴＦＴは、例えばＳＲＡＭセルにおける他のトランジスタ等の半導体構造の上に積重ねて配置した状態で形成することが可能である。このような集積回路構成要素の積重ねは、しばしば、集積回路の面積において著しく面積を減少させる場合がある。積重ね型トランジスタＳＲＡＭセルは、村上等著「バッテリ動作用２１ｍＷ  ＣＭＯＳ  ＳＲＡＭ（Ａ  ２１  ｍＷ  ＣＭＯＳ  ＳＲＡＭ  ｆｏｒ  Ｂａｔｔｅｒｙ  Ｏｐｅｒａｔｉｏｎ）」、ＩＳＳＣＣ、４６頁（１９９１）、三菱電機株式会社の文献に記載されている。
【０００４】
【発明が解決しようとする課題】
ＴＦＴは、しばしば、単結晶によって構成されたもの、即ち単結晶半導体基板内におけるトランジスタと比較して寸法が大きい。更に、ＴＦＴのスイッチング速度はある適用場面においてしばしば遅すぎる場合がある。本発明は、このような従来技術の欠点を解消することを目的とする。
【０００５】
【課題を解決するための手段】
本発明の原理によれば、誘電体層の上にトランジスタが形成される。この誘電体層は、好適には、シリコン基板内の集積回路要素の上側に存在する酸化物層である。本トランジスタは該誘電体層の表面上にあり且つソース領域とドレイン領域とを有する半導体物質層を有している。チャンネル領域がソース領域とドレイン領域との間に位置されており、且つ前記表面下側で前記基板の凹所内に存在している。ゲート電極は該チャンネルと実質的に整合している。絶縁体がチャンネルとゲート電極とを分離している。ゲート電極及びチャンネルは自己整合されているので、チャンネル長を精密に形成することが可能であり、且つゲート電極幅及び絶縁体厚さの２倍よりも小さい。本発明の別の側面においては、ソース領域がチャンネルに隣接した軽度にドープしたソース領域及びドレイン領域を有しており、それらの領域は本発明に基づいて、付加的な処理ステップなしで且つ従来技術において通常必要とされる場合よりも１ステップ少ない状態で自動的に形成される。
【０００６】
本発明の１つの利点はトランジスタが従来のＴＦＴよりも小型であるということである。別の利点としては、従来のＴＦＴよりも製造が容易であるということである。
【０００７】
【発明の実施の形態】
図１は半導体構成体１０の概略断面図であり、その半導体構成体１０は、図示例においては、薄膜トランジスタ（ＴＦＴ）１１を有している。図示した如く、ＴＦＴ１１は長さＬであり且つゲート電極１４と自己整合されたチャンネル領域１２を有している。即ち、チャンネル領域１２はゲート電極１４の幅ｗと実質的に同一の長さである。
【０００８】
このような自己整合は、従来のＴＦＴと比較しＴＦＴ１１の寸法を減少させ、且つ従来の装置においては発生するようなゲート電極１４がソース領域１８及びドレイン領域２０と広範にオーバーラップすることによって発生される場合のあるミラー容量等の寄生容量を減少させる。従って、本発明のポリシリコントランジスタの構造内に組込まれたゲート電極１４とチャンネル領域１２との自己整合はＴＦＴ１１の寸法を減少させる。
【０００９】
図示した如く、ＴＦＴ１１は基板２２の上に形成され、基板２２は、典型的には、例えばＳｉＯ2 、ガラス層又は石英等の誘電体物質から形成される。典型的にはポリシリコンである半導体物質からなる層２４を基板２２の上に形成し、該層２４はチャンネル領域１２とドレイン領域１８及びソース領域２０とを有している。ポリシコン層２４を例えばゲート電極コンタクト２８等の後に形成される層から絶縁させるために、ポリシリコン層２４の上に絶縁性誘電体層２６を形成することが可能である。本発明の１側面においては、ソース領域１８は軽度にドープしたソース領域３０を有することが可能であり、且つドレイン領域２０は軽度にドープしたドレイン領域３２を有することが可能である。これらのＬＤＤ即ち軽度にドープしたドレイン領域は本明細書に説明するように本発明の１実施例に基づいてドレイン領域及びソース領域と共に単一の注入ステップで形成される。
【００１０】
本発明の１実施例においては、ＴＦＴ１１及び基板２２を有する半導体構成体１０をＳＲＡＭセル３４の上方に形成することが可能である。このような実施例においては、ＴＦＴ１１は６トランジスタＳＲＡＭセル用のＰチャンネル装置である。ＳＲＡＭセル内のその他のトランジスタと共に基板内に形成するのではなくその垂直上方にＴＦＴ１１を形成することによって、ＳＲＡＭセルの面積をＳＲＡＭセルと同一の水平面上に形成されるＰチャンネルトランジスタ装置を使用する従来のセルと比較して著しく減少させることが可能である。このＰチャンネルトランジスタは、本明細書に引用したような従来の６トランジスタＳＲＡＭ設計のＰチャンネルトランジスタを直接的に置換することが可能であり、且つ従来装置と比較して全体的により小型の面積のメモリセル寸法を与えることが可能である。
【００１１】
図２は図１の半導体構成体１０の概略平面図である。説明の便宜上、コンタクト２８及び絶縁層２６は図２においては省略してある。図２は、ソース／ドレイン１８及び２０を有しており且つ内部にチャンネル１２が形成されたポリシリコン層２４を示している。ゲート電極１４はチャンネル領域１２の上側に延在している。
【００１２】
図３は図２のＡ−Ａ線に沿ってとった半導体構成体１０の概略断面図を示している。この場合にも、説明の便宜上、絶縁体２６及びコンタクト２８は図３においては省略してある。図示した如く、チャンネル領域１２は基板２２内の凹所３６の一部に形成されている。酸化物層３８がチャンネル１２とゲート電極１４との間に形成されている。凹所３６の一部３９にはチャンネル領域が形成されていない。図示した如く、ゲート電極１４の一部４１は凹所３６の上方に延在する端部部分４１を有しており、それは酸化物層３８を介してチャンネル領域１２と隣接している。部分３９は１実施例においては同一のポリシリコン層２４で充填させることが可能であるが、ゲート電極１４から離れているので、その場合にはチャンネル領域１２の一部として効果的に機能するものではない。一方、部分３９は空洞のままとさせるか、又は例えばＳｉＯ2等の絶縁物質で充填することが可能である。
【００１３】
図４乃至１１は基板２２の上にＴＦＴ１１が形成されている半導体構成体１０を製造する方法の１実施例を示している。説明の便宜上ＳＲＡＭ３４は示していないが、半導体構成体１０はＳＲＡＭ３４の上方に形成することが可能であり、またそれとは独立的に形成することも可能であることを理解すべきであって、設計基準及びＳＲＡＭセルレイアウトは多数の可能な選択の中から当業者によって選択することが可能なものである。
【００１４】
図４を参照すると、通常シリコン基板上にＳｉＯ2 層から形成される誘電体基板２２を形成した後に、その上にゲート電極１４を形成する。本発明の１側面においては、約０．５ミクロンの厚さを有するポリシリコン膜を低圧気相成長（ＬＰＣＶＤ）によって基板２２の上に付着形成させる。次いで、ポリシリコン膜をドープしてより高い導電性のものとさせる。例えば、ポリシリコン膜はＮ＋へドープさせることが可能である。該膜をドーピングした後に、ホトリソグラフィ技術を使用してゲート電極１４へ形成させる。本発明の１側面においては、幅Ｗは約４λであり、尚λは最小の処理寸法である。
【００１５】
次に、本発明の１実施例においてはホトレジスト膜とすることが可能なマスク層６０をゲート電極１４を被覆して付着形成させる。次いでマスク層６０に開口６２を形成するが、開口６２はゲート電極１４の端部部分の上に開口を与えるように形成する。
【００１６】
次に、基板２２の露出された領域を等方的にエッチングして点線６４で示したようにアンダーカット領域を与える。例えば、基板２２がＳｉＯ2 である場合には、この等方性エッチングは、例えば緩衝酸化物エッチ（ＢＯＥ）等の希釈フッ化水素（ＨＦ）の水溶液を使用して実行し、且つ基板２２の露出された領域が所望の深さｒへエッチングされるまで継続して行なう。１実施例においては、この深さｒは約λであるが、アンダーカットを与えるためにポリシリコンのゲート電極１４の下側に適宜のエッチングを与える任意の深さとすることが可能である。例えば、約０．５ミクロンとすることが可能であり、又、Ｗ＝４λである図示した場合には、図５及び９に示した如く、約λのアンダーカット距離ｄを与えるためにその深さは約１λである。一方、ｄはより小さなものとすることが可能であり、例えば、所望により、λ／２とすることが可能である。
【００１７】
図５はＢ−Ｂ線に沿ってとった図４の構造を示した概略断面図である。図５に示した如く、この構造はホトレジスト６０と、ゲート電極１４と、凹所３６とを有しており、凹所３６は図４に関連して上に説明した等方性エッチングによって形成されたものである。このエッチングによってゲート電極１４の下側に距離ｄのアンダーカットが形成される。
【００１８】
次に、図６を参照して説明すると、ホトレジスト６０を除去し且つゲート絶縁膜１６を形成する。このゲート絶縁膜は任意の許容可能な技術によって形成することが可能である。本発明の１側面においては、ゲート絶縁膜１６はゲート電極１４の露出された表面部分の上に乾燥酸素中において成長させた酸化物とすることが可能であるが、公知のその他の熱酸化技術を使用することも可能である。ゲート酸化膜１６は約１００乃至５００Åの範囲の厚さを有することが可能である。酸化膜１６は単一のステップでゲート電極の露出部分の全ての上に形成される。ゲート電極１４の上側の酸化膜、側壁上の酸化膜、及び底部上の酸化膜は全て同時的に形成される。ゲート電極の上側の酸化膜及び下側の酸化膜と同一のステップにおいてゲート電極側壁上の酸化膜を形成することにより処理上の利点が得られる。
【００１９】
更に図６を参照して説明すると、絶縁膜１６の上及び、凹所３６内のものも含む基板２２の露出された表面領域上に半導体膜６６を形成する。本発明の１側面においては、半導体膜６６は基板２２及び絶縁膜１６の上に約７０００Åの厚さに付着形成されるアモルファスシリコン層から形成する。一方、半導体膜６６は適宜の厚さのポリシリコンとすることも可能である。アモルファスシリコン及びポリシリコンを形成する多様な技術が公知であり且つその処理に適合性を有するものとして処理設計者によって選択される任意の適宜の技術を使用することが可能である。
【００２０】
図７は図４のＣ−Ｃ線に沿ってとった概略断面図である。図示した如く、ゲート電極１４は凹所３６の上側に延在しており、凹所３６内にある半導体膜６６の一部の上側に位置している。これは、後に、トランジスタのチャンネル領域１２を形成する。
【００２１】
図８を参照して説明すると、半導体膜６６の上に第二マスク層６８を形成し標準的なホトリソグラフィプロセスを使用してエッチングを行なうことを可能とする。ホトレジスト６８を部分的に除去して開口６８を形成し、且つ半導体膜２４のソース領域及びドレイン領域となる半導体層６６の部分の上にホトレジスト６８を残存させる。次いで、半導体膜６６の露出された部分に対して異方性エッチングを行なって図９に示した如く凹所３６内にチャンネル領域１２を形成する。本発明の１側面においては、半導体膜６６の露出された部分をイオン補助プラズマエッチングプロセスを使用してエッチングする。その結果得られるＴＦＴ１１を負荷装置として使用すべき場合には、ＴＦＴ１１がオフに状態にある場合、即ちチャンネル領域１２が非導通状態にある場合に、チャンネル領域１２が充分に高い抵抗を与えるように構成すべきである。６トランジスタＳＲＡＭセルにおける活性なＰチャンネルトランジスタとして装置１１を使用する実施例においては、オフ抵抗は極めて高く、テラオーム又はそれ以上の範囲であり、実際的な回路の面からはそれは無限大に近付くものであり、且つオン抵抗が極めて高く、通常メガオーム又はそれより高い範囲内にある。Ｐチャンネルトランジスタとして、それはスイッチオンするが、オンした場合に高い電流を担持する部材として設計されるものではなく、むしろ、オンした場合にチャンネル抵抗が非常に高いので、導電状態となるが非常に低い電流を有するように設計される。
【００２２】
図９は、アンダーカット深さｄに対応する寸法ｄを有しており且つ凹所３６の深さｒに等しい全体的な最大高さを有するチャンネル領域１２を有する部分的に形成された装置を示している。チャンネル領域１２は幅狭のストリップ形状であり、ゲート電極１４の幅にほぼ等しい長さＬを有しており、その深さは、最大で凹所３６の深さとすることが可能であり、且つその厚さは最大でアンダーカットの距離ｄである。距離ｄ及び凹所深さｒは最小特徴寸法λより小さいものとすることが可能である。何故ならば、それらの寸法はスタンダードなホトリソグラフィ技術ではなくエッチステップ及びアンダーカットエッチによって形成されるからである。従って、チャンネル領域１２は従来装置と比較してこれらの臨界的な寸法において非常に小さなものとすることが可能であり、しかも、その製造ステップは、チャンネル領域１２自身が過剰にエッチングされるか又は断線が発生することがないことを確保している。何故ならば、ポリシリコンからなるゲート電極１４がチャンネル領域１２を異方性エッチングから保護するからである。膜２４の過剰なエッチングがチャンネル領域１２に対して損傷を与えることはない。何故ならば、それはゲート電極１４のオーバーハング即ち突出部４１の下側にあるからである。このことは、従来のポリシリコン膜トランジスタの場合には不可能であった処理制御ステップにおいて著しい利点を与えることが可能であり、特にその最終的な使用がＳＲＡＭの場合には特にそうである。
【００２３】
図１０は上述した異方性エッチングプロセスの後の図４のＣ−Ｃ線に沿ってとった構造の概略断面図である。チャンネル領域１２を形成した後に、イオン注入を行なってスレッシュホールド電圧を調節し且つ所望のタイプの装置、即ちＰチャンネル又はＮチャンネルの装置を形成する。例えば、本発明の１側面においては、約１０12原子数／ｃｍ2 の範囲内の燐でチャンネル領域１２をイオン注入することによってＰチャンネル装置が形成される。このイオン注入のエネルギは、上側に存在するストリップ状のゲート電極１４に浸透することが可能であるように選択される。この場合の適切な注入エネルギとしては約３００ＫｅＶである。一方、より低いエネルギを使用し且つ角度を付けてチャンネル領域１２に対してイオン注入を行なうことが可能であり、例えば、チャンネル領域１２の露出された境界即ち端部３７（図３）に対してアクセスを与えるために回転型ウエハ技術又は別の同等の技術を使用することによって行なうことが可能である。チャンネル領域１２のエッチング及びチャンネル領域のイオン注入の両方に対して同一のマスクを所定位置に位置させておくことにより、チャンネル領域の自己整合を得ることが可能である。一方、ホトレジスト６８を除去し且つ第一導電型の軽度のドーズでブランケット即ち一様なイオン注入を行ない、且つソース領域とドレイン領域とに対してカウンタドープを行なってその軽度のドーズに打ち勝たせることも可能である。
【００２４】
更に図１０を参照して説明すると、チャンネル領域１２内へのドーパントの注入の後に、ホトレジスト層６８を除去し、且つ層６６がアモルファスシリコンである場合には、それを結晶化させ、即ちポリシリコンストリップ２４へ変換させる（図１）。本発明の１側面においては、アモルファスシリコンをグレイン即ち粒界の大きなポリシリコンからなるストリップ２４へ変換させるために、層６６をＮ2 又はＡｒ内において長い低温アニールに露呈させる。このようなアニールは、典型的に、約２０乃至１００時間の範囲の期間にわたり約４７５乃至６００℃の温度において行なわれる。アニール温度はアモルファスシリコン内に付加的な核又は小さいな結晶が発生しない程度に十分低いものであるが、約５ミクロン以上のグレイン寸法とさせるために既存の結晶が固体拡散を介して成長するのに充分に高いものとすべきである。一方、レーザ技術を使用して層６６を大きなグレインのポリシリコンからなるストリップ２４へ変換させることが可能である。ポリシリコン層２４内のより大きな結晶グレインは、しばしば、改善されたＴＦＴを与えることが知られている。何故ならば、より大きなグレインは、主にグレイン境界に位置されているキャリアトラップに格納されることのある電荷数を減少させるからである。一方、層２４は、最初から許容可能なポリシリコンから形成することが可能であり、その場合には長期間のアニールを必要とすることなしに処理を行なうことが可能である。
【００２５】
図１１を参照して説明すると、ストリップ２４の露出部分の上に酸化膜７２を形成する。本発明の１側面においては、図１１の構造は約８５０℃の温度において蒸気中において軽度に酸化させて約２００Åの厚さの二酸化シリコンからなる層７２を成長させる。
【００２６】
次に、構成体１０に対してブランケット即ち一様なイオン注入を行なってドレイン領域２０及びソース領域１８を形成する。本発明の１側面においては、ＴＦＴ１１がＰチャンネル装置である場合には、構成体１０に対して約１５０ＫｅＶのエネルギにおいて約１０15原子数／ｃｍ2 のドーズ又はそれより高いドーズを使用してボロンでイオン注入を行なう。このようなイオン注入は図１１において複数個の矢印で示した如く、構成体１０の表面に対して実質的に垂直な方向に行なわれる。更に、このような注入物は軽度にドープした領域３０及び３２の外側のソース１８及びドレインの部分に良好な導電度を与えるために充分に高いドーパント濃度を与え、その不純物濃度は約１０19原子数／ｃｍ3 である。
【００２７】
イオン注入プロセスの直後においては、ＬＤＤ領域３０及び３２内に存在するボロンは非常に僅かである。何故ならば、該領域はより大きな体積を有しており且つ部分的に第二ポリシリコン層、第一ポリシリコン層、ゲート酸化膜１６の側壁の厚さによって保護されているからである。次いで、構成体１０を９００乃至９２５℃の温度範囲において約１時間の間熱処理を行ない、軽度の濃度の注入されたボロンを領域３０及び３２内へドライブし、従ってチャンネル領域１２（これは、本発明のこの側面においては、Ｎ−にドープされている）との境界近くに於いては、不純物濃度は１０17乃至１０18原子数／ｃｍ3 の範囲内か又はある実施例においてはそれより低い濃度である。このような熱処理によってＰ型のＬＤＤ領域３０及び３２が形成される。一方、このボロンをドライブインさせるステップに対してＲＴＡ即ち迅速熱アニール方法を使用することが可能である。
【００２８】
軽度にドープしたソース領域及びドレイン領域は、付加的なイオン注入ステップなしで効果的に形成される。このことが可能である理由は、就中、層２４はチャンネル領域にすぐ隣接したソース／ドレイン領域において一層厚くなっており、且つソース／ドレイン領域はチャンネル領域に隣接して一層深さが深く、チャンネル領域１２は表面下側の凹所内に存在しているからである。従って、同一の注入ドーズの場合に、イオンは拡散されるとより大きな体積に亘って拡布し、且つ最終的な不純物濃度はより低くなる。更に、表面においてのイオンドーズに対しては、イオンは下方向に拡散する。ポリシリコン層２４の一層深い領域は不純物の拡散特性を考慮に入れると、イオン注入の後に発生する熱ステップの選択的制御によってより低い最終的なドーパント濃度を有することが可能である。このことは、表面にチャンネル領域を有し且つチャンネルから離れた位置でもチャンネル近くでもソース／ドレイン領域は同一の体積を有している従来のＬＤＤ構造と比較される。このような従来の装置はＬＤＤ構造を形成するために別個のイオン注入ステップを必要とするが、本発明によれば、ＬＤＤ構造は自己的に形成される。
【００２９】
ソース／ドレイン及びＬＤＤ構造はチャンネル領域１２に対して自動的に自己整合される。何故ならば第一ポリシリコン層１４及び該層を取囲む側壁を有するゲート酸化膜１６は、拡散された場合に、ＬＤＤ構造を形成するイオン注入に対する自己整合用エッジストップとして作用するからである。該酸化物側壁は垂直方向のイオンドーズ注入に対するストップを提供し、良好なマスクエッジであって、且つ該ゲート酸化膜は後の拡散が夫々のポリシリコン層内に過剰なカウンタドーパントを配置させることを防止する。
【００３０】
１実施例においてはＬＤＤ構造を自己的に形成するために増加した体積とチャンネル領域の大きな深さの両方に依存しているが、それらのいずれか一方のみがこの目的を達成するために有用なものである場合がある。ＬＤＤ構造の自己整合はこれらの技術のいずれか一方のみを使用するか又は結合して使用することにより達成することも可能である。
【００３１】
図１１を参照して更に説明すると、ＴＦＴ１１は層２４内のグレイン境界即ち粒界においてのトラップ密度を減少させるために水素でパッシベーション即ち不動化させることが可能である。このようなトラップ密度の減少は、しばしば、スレッシュホールド電圧及びサブスレッシュホールドリーク電流を減少させる。この水素によるパッシベーションは形成用ガス又は水素（Ｈ）における長期のベークを使用し、プラズマエッジＣＶＤ（ＰＥＣＶＤ）窒化シリコン層を付与し、構成体１０を約３００℃の温度で水素プラズマ内に浸漬して実施することが可能であり、又はプロトンでの高ドーズイオン注入によって実施することが可能である。
【００３２】
図１１を参照して更に説明すると、本発明の１側面においては、チャンネル領域１２の幅と長さとの比（Ｗ／Ｌ）は約λ÷２λ＝１／２と等しい。これによりＴＦＴ１１が完成され且つ当該技術分野において公知の如く適宜の絶縁層、コンタクト、ビア及び金属膜を付加することによってその他の装置と集積化させることが可能であり、最終的な製品を図１に示してある。
【００３３】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。例えば、ＰチャンネルＴＦＴ１１を製造する方法について詳細に説明したが、本発明の技術的範囲を逸脱することなしにＮチャンネルとしてＴＦＴ１１を形成することも可能である。ゲート電極１４及び半導体膜６６は夫々第一ポリシリコン層及び第二ポリシリコン層として説明したが、このことはこれらの２つの層に対して特定の順番を必要とするものではない。更に、これらの層は第二ポリシリコン層、第三ポリシリコン層、又は第四ポリシリコン層等とすることが可能であって、特定のレベルのポリシリコンであることは本発明にとって重要なことではない。更に、ＴＦＴ１１のゲート電極を形成するストリップ１４はポリシリコン以外の導電性物質から形成することも可能である。
【図面の簡単な説明】
【図１】  本発明に基づいて製造した半導体構成体を示した概略断面図。
【図２】  図１の構成体の一部の概略平面図。
【図３】  図２のＡ−Ａ線に沿ってとった図２の構成体の概略断面図。
【図４】  エッチングした半導体構成体の状態を示した概略平面図。
【図５】  図４のＢ−Ｂ線に沿ってとった構成体の概略断面図。
【図６】  誘電体及び半導体層を形成した後の構成体を示した概略断面図。
【図７】  図５のＣ−Ｃ線に沿ってとった構成体の概略断面図。
【図８】  マスク層を配置し且つエッチングステップの後の状態の構成体を示した概略平面図。
【図９】  図８におけるＣ−Ｃ線に沿ってとった概略断面図。
【図１０】  図５のＣ−Ｃ線に沿ってとった構成体の概略断面図。
【図１１】  マスク層を除去し且つ誘電体層を付加した後の構成体を示した概略断面図。
【符号の説明】
１０  半導体構成体
１１  薄膜トランジスタ（ＴＦＴ）
１２  チャンネル領域
１８，２０  ソース／ドレイン領域
２２  基板
２４  半導体物質層
２６  絶縁膜
２８  ゲート電極コンタクト
３２  ＬＤＤ領域
３４  ＳＲＡＭ
３６  凹所
４１  オーバーハング部分
６０  マスク層
６２  開口
６６  半導体膜
６８  第二マスク層
【図１】
0004246801.tif 000002
【図２】
0004246801.tif 000003
【図３】
0004246801.tif 000004
【図４】
0004246801.tif 000005
【図５】
0004246801.tif 000006
【図６】
0004246801.tif 000007
【図７】
0004246801.tif 000008
【図８】
0004246801.tif 000009
【図９】
0004246801.tif 000010
【図１０】
0004246801.tif 000011
【図１１】
0004246801.tif 000012