(57)【特許請求の範囲】
【請求項１】
基板上に金属膜を成膜しこれをパターニングして複数の平行に間隔をあけたゲート配線の各下層および各ゲート配線に接続する複数のゲート電極の各下層を形成し、
全面に透明導電膜を成膜しこれをパターニングして前記複数のゲート配線の各下層を覆う各上層および複数のゲート電極の各下層を覆う各上層を形成するとともに各ゲート電極に対応した画素電極を複数形成し、
全面に絶縁膜、半導体膜および不純物を添加した不純物半導体膜を順次成膜した後一括パターニングして同一外形形状を持つ絶縁膜、半導体膜および不純物半導体膜からなる第１積層体、第２積層体及び第３積層体を前記ゲート電極および一部ゲート配線上に形成するとともに前記複数の画素電極を露出し、
全面に金属膜を成膜した後パターニングして
前記複数のゲート配線と前記第１積層体を介在して交差する複数の平行に間隔をあけたソース配線と、
該ソース配線に接続して前記ゲート電極と一部重なる形で前記第２積層体を構成する前記不純物半導体膜上に配したソース電極と、
前記ゲート電極と一部重なる形で前記第２積層体を構成する前記不純物半導体膜および露出している前記各画素電極間に跨ったドレイン電極と、
前記ゲート配線をはさんで隣接する画素電極の一方を駆動する前記ゲート配線上に前記第３積層体を介在し、他方の露出している画素電極と接続するように形成された補助容量電極と、
を形成し、
前記不純物半導体膜をエッチングし、オーミックコンタクト層を形成し、
前記複数のゲート配線と前記補助容量電極との間に介在した前記第３積層体と、前記各ゲート配線とソース配線との交差する部分のゲート配線とソース配線との間に介在した前記第１積層体とは分離して形成することを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項２】
前記複数のゲート配線と前記複数のソース配線とを相互に接続してこれらゲート配線とソース配線との間に介在する前記絶縁膜の絶縁破壊を防止するガードリングを、前記透明導電膜のパターニングにより前記ゲート電極およびゲート配線の上層側および画素電極と同時に形成することを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタアレイ基板とその製造方法および液晶表示装置に関し、特に、薄膜トランジスタアレイ基板の製造プロセス中の配線形成時に不具合が生じることのない保護膜を用いた配線構造とその製造方法に関するものである。
【０００２】
【従来の技術】
図９は、従来一般の薄膜トランジスタ型液晶表示装置において、ボトムゲート型の薄膜トランジスタ、ゲート配線、ソース配線等を備えた薄膜トランジスタアレイ基板の製造工程を示す断面図である。この薄膜トランジスタアレイ基板は、ガラス等からなる透明基板上に、ゲート配線とソース配線がマトリクス状に配設されており、ゲート配線とソース配線とで囲まれた領域が一つの画素となり、各画素毎に薄膜トランジスタが設けられている。
【０００３】
この薄膜トランジスタは、図９（ｆ）に示すように、透明基板６０上にゲート配線と一体形成されたゲート電極６１が設けられ、ゲート電極６１を覆うようにゲート絶縁膜６２が設けられている。ゲート電極６１上方のゲート絶縁膜６２上にアモルファスシリコン（ａ−Ｓｉ）からなる半導体能動膜６３が設けられ、リン等のｎ型不純物を含むアモルファスシリコン（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタクト層６４を介して半導体能動膜６３上からゲート絶縁膜６２上にわたってソース配線と一体形成されたソース電極６５およびドレイン電極６６が設けられている。そして、これらソース電極６５、ドレイン電極６６、ゲート電極６１等で構成される薄膜トランジスタ６７を覆うパッシベーション膜６８が設けられている。一方、透明基板６０上にインジウム錫酸化物（Indium Tin Oxide，以下、ＩＴＯと記す）等の透明導電膜からなる画素電極６９が設けられ、画素電極６９の一部を覆うゲート絶縁膜６２に形成されたコンタクトホール７０を通じて画素電極６９とドレイン電極６６とが電気的に接続されている。
【０００４】
この薄膜トランジスタアレイ基板を製造する際には、まず、図９（ａ）に示すように、透明基板６０上に導電膜を成膜し、これをパターニングしてゲート電極６１およびゲート配線を形成する。また、ゲート配線の端部にはパッドを形成する。次に、図９（ｂ）に示すように、全面にＩＴＯ膜を成膜し、これをパターニングして画素電極６９を形成する。次に、図９（ｃ）に示すように、全面にゲート絶縁膜６２を形成した後、ａ−Ｓｉ膜７１、ａ−Ｓｉ：ｎ+ 膜７２を順次連続的に成膜し、一つのフォトマスクを用いてこれらａ−Ｓｉ膜７１、ａ−Ｓｉ：ｎ+ 膜７２を一括してパターニングすることにより、ゲート電極６１上にゲート絶縁膜６２を介して半導体能動膜６３とオーミックコンタクト層６４とからなるアイランド部７３を形成する。
【０００５】
次に、図９（ｄ）に示すように、画素電極６９上のゲート絶縁膜６２の一部を開口するパターニングを行うことにより、後で形成するドレイン電極６６と画素電極６９とを接続するためのコンタクトホール７０を形成する。次に、図９（ｅ）に示すように、全面に導電膜を成膜した後、これをパターニングして導電膜からなるドレイン電極６６、ソース電極６５およびソース配線を形成し、さらにａ−Ｓｉ膜７１のチャネル部上のａ−Ｓｉ：ｎ+ 膜７２を除去してａ−Ｓｉ：ｎ+ 膜７２からなるオーミックコンタクト層６４を形成する。この時、コンタクトホール７０を通じてドレイン電極６６と画素電極６９とが接続される。
【０００６】
最後に、図９（ｆ）に示すように、全面にパッシベーション膜６８を成膜し、これをパターニングすることにより画素電極６９上のパッシベーション膜６８を一部残して開口するとともに、ゲート配線およびソース配線のパッド上のパッシベーション膜６８を開口したコンタクトホールを形成する（いわゆる端子出しと称する）。
このような工程を経て、従来の薄膜トランジスタアレイ基板が完成する。
【０００７】
【発明が解決しようとする課題】
上記の薄膜トランジスタアレイ基板の製造方法によれば、ゲート形成用のパターニング、画素電極形成用のパターニング、アイランド部形成用のパターニング、コンタクトホール形成用のパターニング、ソース／ドレイン形成用のパターニング、端子出しのパターニング、と６回のパターニング工程を必要とし、１プロセスで６枚のフォトマスクを必要としていた（以下、６枚マスクプロセスという）。ところが、薄膜トランジスタアレイ基板を製造するに際して、高価なフォトマスクを多く用い、製造プロセス中にフォトリソグラフィー工程を多く設けることは、製造コストの高騰や工期の長期化、歩留まりの低下を招く原因となって好ましくなく、使用フォトマスク数（フォトリソグラフィー工程数）をできるだけ削減することが望まれていた。
【０００８】
一方、ゲート配線、ソース配線等の配線材料には、低抵抗化を図るために銅やアルミニウム等、抵抗率が小さい金属を採用したいという要求がある。しかしながら、銅やアルミニウム等の金属はＩＴＯのエッチングに対する耐性を持っていない。そこで、例えば上記の製造方法に対してゲート配線材料に銅やアルミニウムを適用した場合、図７（ｂ）に示す画素電極のパターニング工程においてＩＴＯ膜をエッチングする際に、ゲート配線またはゲート電極の銅やアルミニウムもエッチングされてしまうという問題があった。したがって、ゲート配線材料に銅やアルミニウムを使用したければ、これらの膜をＩＴＯエッチングから保護する保護膜を用いる必要がある。ところが、その場合、配線を覆う保護膜のパターニング工程が必要となるためにフォトマスクがさらに１枚追加となり、７枚マスクプロセスとなってフォトマスクを減らしたいという要求に逆行することになる。すなわち、フォトマスク数を増やすことなくゲート配線材料に低抵抗の銅やアルミニウムを使用することは不可能であり、製造コストの低減や工期の短縮とゲート配線の低抵抗化の双方を両立させることができないという問題があった。
【０００９】
本発明は、上記の課題を解決するためになされたものであって、使用フォトマスク数を従来プロセスより低減することで製造コストの低減や工期の短縮が図れ、配線の低抵抗化にも好適な液晶表示装置用薄膜トランジスタアレイ基板の構造とその製造方法を提供することを目的とする。
【００１０】
【発明が解決しようとする課題】
上記の目的を達成するために、本発明の薄膜トランジスタアレイ基板は、基板上に複数のソース配線と金属膜表面が透明導電膜で被覆されてなる複数のゲート配線とがマトリクス状に設けられ、これらソース配線とゲート配線とで囲まれた複数の領域各々に、画素電極が透明導電膜によって形成されるとともに、画素電極をスイッチング駆動する薄膜トランジスタが設けられ、薄膜トランジスタが、ゲート配線と一体形成されたゲート電極と、ゲート電極を覆うゲート絶縁膜上の半導体膜からなる半導体能動層と、その上の不純物半導体膜からなるオーミックコンタクト層と、ゲート電極上以外に形成された絶縁膜、半導体膜および不純物半導体膜からなる積層体上に、ゲート電極と一部重なってソース配線と一体形成されたソース電極と、ゲート電極と一部重なるとともにソース電極に対峙しかつ画素電極に直接接続して形成されたドレイン電極とを具備し、各画素電極を駆動するゲート配線に隣接するゲート配線との間で補助容量を形成するよう、各画素電極に直接接続された補助容量電極が設けられ、絶縁膜、半導体膜および不純物半導体膜からなる積層体が、ゲート配線と前記ソース配線との交差部におけるこれらゲート配線とソース配線との間に介在されるとともに、この介在積層体とは分離してゲート配線上の補助容量電極の下に所望の補助容量を形成するよう配設されていることを特徴とするものである。
【００１１】
上記各膜の具体的な材料の一例としては、ゲート配線を構成する金属膜に銅、アルミニウムをはじめとする種々の金属、前記金属膜を覆うとともに画素電極を構成する透明導電膜にＩＴＯ、ゲート絶縁膜にシリコン窒化膜、半導体能動層を構成する半導体膜にアモルファスシリコン、オーミックコンタクト層を構成する不純物半導体膜にリン等のｎ型不純物を含むアモルファスシリコン等を用いることができる。また、ソース配線およびソース電極、ドレイン電極に任意の金属を用いることができ、補助容量電極は画素電極に接続させる必要からドレイン電極と同一の材料で形成することができる。なお、補助容量電極はこれに接続された画素電極を駆動するゲート配線に隣接するゲート配線との間で補助容量を形成するが、補助容量電極の下方には絶縁膜、半導体膜および不純物半導体膜があり、これら積層体とゲート配線との重なり面積によって容量値が所望の値に設定される。
【００１２】
本発明の薄膜トランジスタアレイ基板においては、特に、複数のゲート配線が金属膜表面を透明導電膜により被覆した構成となっている。したがって、金属膜材料としてＩＴＯ等の透明導電膜のエッチングに対する耐性を持たない銅やアルミニウムを用いたとしても、その表面が透明導電膜により保護されているため、透明導電膜からなる画素電極を形成する際のエッチング時に配線までエッチングされる恐れがない。そのため、製造プロセスに起因する配線の断線不良等を生じることなく、銅やアルミニウムを用いたことで配線の低抵抗化を図ることができる。また、銅やアルミニウムは勿論のこと、エッチング耐性を気にすることなく他の種々の金属材料を用いることができ、配線材料の選択の自由度が向上する。
【００１３】
上記薄膜トランジスタアレイ基板において、ゲート配線とソース配線との交差部におけるこれらゲート配線とソース配線との間に介在される介在積層体と、ゲート電極とソース電極との間に形成された絶縁膜、半導体膜および不純物半導体膜からなる積層体とを一体的に形成してもよい。
すなわち、本発明の薄膜トランジスタアレイ基板の構造の場合、ゲート配線の本体である金属膜を透明導電膜で被覆しているので、ゲート配線の上層側と画素電極とは同一層上にあることになる。一方、本発明の構造において、ドレイン電極と画素電極とのコンタクト部分は、ドレイン電極と画素電極との間の層間絶縁膜に形成したコンタクトホールを通じて接続される一般的な構造ではなく、ドレイン電極は間に層間絶縁膜を介することなく画素電極に直接接続されている。したがって、ゲート配線とソース配線との交差部にもし何も膜が存在しなければ、ドレイン電極と同一の層で構成するソース配線はゲート配線とショートしてしまう。そこで、本発明の構造においては、ゲート配線とソース配線との交差部に前記介在積層体が必要になる。この介在積層体と薄膜トランジスタの半導体能動膜の箇所を構成する積層体とは別体で形成してもよいが、同一の連続した積層体で一体的に形成してもよい。
【００１４】
本発明の薄膜トランジスタアレイ基板の製造方法は、基板上に金属膜を成膜しこれをパターニングして複数の平行に間隔をあけたゲート配線の各下層および各ゲート配線に接続する複数のゲート電極の各下層を形成し、全面に透明導電膜を成膜しこれをパターニングして複数のゲート配線の各上層および複数のゲート電極の各上層を形成するとともに各ゲート電極に対応した画素電極を複数形成し、全面に絶縁膜、半導体膜および不純物を添加した不純物半導体膜を順次成膜した後一括パターニングして同一外形形状を持つ絶縁膜、半導体膜および不純物半導体膜をゲート電極上および一部ゲート配線上に形成することにより、後に形成する補助容量電極下方に位置する絶縁膜、半導体膜および不純物半導体膜からなる積層体と、この積層体とは分離して、各ゲート配線とソース配線との交差する部分のゲート配線とソース配線との間に絶縁膜、半導体膜および不純物半導体膜からなる介在積層体とを形成し、全面に金属膜を成膜した後パターニングして複数のゲート配線と交差する複数の平行に間隔をあけたソース配線と、ソース配線に接続してゲート電極と一部重なる形で不純物半導体膜上に配したソース電極と、ゲート電極と一部重なる形で不純物半導体膜および各画素電極間に跨ったドレイン電極と、各画素電極に接続するとともにこの画素電極の隣の画素電極を駆動するゲート配線上に絶縁膜、半導体膜および不純物半導体膜を介した補助容量電極とを形成することを特徴とするものである。
【００１５】
本発明の薄膜トランジスタアレイ基板の製造方法においては、ゲート配線およびゲート電極の下層側形成用のパターニング、同上層側および画素電極形成用のパターニング、絶縁膜、半導体膜および不純物を添加した不純物半導体膜からなる積層体（以下、アイランド部という）形成用のパターニング、ソース配線およびソース電極、ドレイン電極、補助容量電極形成用のパターニング、の４回のパターニング、すなわち４枚のフォトマスクが必要である（４枚マスクプロセスとなる）。ゲート配線をエッチング耐性のある保護膜（透明導電膜）で覆った２重配線構造としたことによって、ゲート配線形成工程で２枚のフォトマスクを要するため、通常であれば、２重配線構造でないゲート配線を用いた場合に比べてフォトマスク数が１枚増えるところである。
【００１６】
ところが、本発明の方法では、ゲート配線およびゲート電極の上層側に透明導電膜を用い、ゲート配線およびゲート電極の上層と画素電極を同時にパターニングするようにしたこと、ドレイン電極を画素電極と直接接続するようにし、ドレイン電極と画素電極との導通を取るコンタクトホールの形成工程をなくしたことの効果によってフォトマスクを２枚減らすことができ、結果として従来の方法に比べてフォトマスク数を１枚減らすことができる。その結果、製造コストの低減や工期の短縮を図ることができる。なお、実際の製造工程では、上記のパターニング工程に従来の技術の項で述べたパッシベーション膜の端子出しのパターニング工程が加わり、５枚マスクプロセスとなる。
【００１７】
また、複数のゲート配線と複数のソース配線とを相互に接続してこれらゲート配線とソース配線との間に介在するゲート絶縁膜の絶縁破壊を防止するガードリングを、透明導電膜のパターニングによりゲート電極およびゲート配線の上層側および画素電極と同時に形成するようにしてもよい。
薄膜トランジスタアレイ基板の製造工程においては、基板への静電気の帯電によって、ゲート絶縁膜を挟んで対向するゲート配線とソース配線との間に高電圧が印加され、ゲート絶縁膜の絶縁破壊が生じるといった不良が発生する恐れがある。そこで、製造工程においては、配線中の電荷を逃がし、ゲート配線とソース配線とを同電位とすべくガードリングを設けておく場合がある。本発明の場合、このガードリングを透明導電膜で形成するとよい。
【００１８】
その理由は、ゲート配線の上層側が透明導電膜であるため、この透明導電膜をそのまま延ばすことによりガードリングとゲート配線との接続部分は何ら問題なく形成することができる。また、ソース配線側の端子部のパッドをガードリングと一体化した透明導電膜で形成するようにし、このパッド上にソース配線を重ね合わせれば、ドレイン電極と画素電極との接続箇所のようにコンタクトホールを設けることなく、ガードリングとソース配線とを直接接続することができる。ゲート電極やゲート配線の上層側、画素電極を形成するために透明導電膜をパターニングする工程が元々あるため、この工程で同時にガードリングを形成するようにすれば、ガードリングを設けることでフォトマスク数が増えることもない。
【００１９】
本発明の液晶表示装置は、対向配置した一対の基板の間に液晶を挟持する液晶表示装置において、基板対の一方の基板が上記本発明の薄膜トランジスタアレイ基板であることを特徴とするものである。
本発明によれば、上記薄膜トランジスタアレイ基板の使用によって応答速度が速く、しかも低コストの液晶表示装置を提供することができる。
【００２０】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の第１の実施の形態を図１ないし図５を参照して説明する。
本実施の形態の薄膜トランジスタアレイ基板は、ボトムゲート型の薄膜トランジスタにおけるゲート配線を２重配線構造とした例であり、製造プロセスを５枚マスクプロセスとした例である。
図１（ａ）ないし（ｅ）は薄膜トランジスタアレイ基板の製造工程を示す断面図、図２（ａ）ないし（ｃ）、図３（ａ）および（ｂ）は同、平面図である。
【００２１】
この薄膜トランジスタ１は、図１（ｅ）および図３（ｂ）に示すように、ガラス基板２上にゲート配線３と一体形成されたゲート電極４が設けられ、ゲート電極４を覆うようにＳｉＮx 膜からなるゲート絶縁膜５が設けられている。本実施の形態の場合、ゲート配線３およびゲート電極４は、銅またはアルミニウム膜からなる下層６の表面がＩＴＯ膜からなる上層７で被覆された２重配線構造を取っている。
【００２２】
ゲート電極４を覆うゲート絶縁膜５上にアモルファスシリコン（ａ−Ｓｉ、半導体膜）からなる半導体能動層８が設けられ、リン等のｎ型不純物を含むアモルファスシリコン（ａ−Ｓｉ：ｎ+ 、不純物半導体膜）からなるオーミックコンタクト層９を介して半導体能動層８上にはソース配線１０と一体形成されたソース電極１１、ドレイン電極１２がそれぞれ設けられている。これらソース配線１０、ソース電極１１およびドレイン電極１２は、例えばモリブデン（Ｍｏ）膜、もしくは上層アルミニウム（Ａｌ）膜、下層Ｍｏ膜からなるＡｌ積層膜で形成されている。
【００２３】
オーミックコンタクト層９は半導体能動層８上に設けられ、しかもソース配線１０、ソース電極１１およびドレイン電極１２の下にこれらと全く重なる形状に形成されている。本実施の形態の場合、オーミックコンタクト層９をなすａ−Ｓｉ：ｎ+ 膜、半導体能動層８をなすａ−Ｓｉ膜、ゲート絶縁膜５をなすＳｉＮx 膜が積層されてなる積層体１３（以下、アイランド部ともいう）は平面視Ｌ字状に形成され、ソース電極１１およびドレイン電極１２が延びる方向から曲がってゲート配線３とソース配線１０とが交差する交差部上にまで延びている（特許請求の範囲において「介在積層体」と称する部分である）。
【００２４】
また、図３（ｂ）および図４に示すように、ゲート配線３上にＳｉＮx 膜１７、ａ−Ｓｉ膜１８、ａ−Ｓｉ：ｎ+ 膜１９が順次積層された積層体１４（以下、アイランド部ともいう）が設けられ、その上にＭｏ膜もしくはＡｌ積層膜からなる補助容量電極１５が設けられている。この補助容量電極１５は前段の画素電極１６（図３（ｂ）に示した上側の画素電極）にコンタクトホールを介することなく直接接続されており、次段の画素電極１６を駆動するゲート配線３との間で補助容量を形成している。この積層体１４におけるａ−Ｓｉ膜１８は半導体能動層８を構成するａ−Ｓｉ膜と同一の層であり、ａ−Ｓｉ：ｎ+ 膜１９はオーミックコンタクト層９を構成するａ−Ｓｉ：ｎ+ 膜と同一の層であり、ＳｉＮx 膜１７はゲート絶縁膜５を構成するＳｉＮx 膜と同一の層である。したがって、この積層体１４におけるａ−Ｓｉ：ｎ+ 膜１９は、ソース電極１１およびドレイン電極１２のオーミックコンタクト層９部分の構成と同様、補助容量電極１５の下にこれと全く重なる形状に形成されている。実際の補助容量を構成するのはゲート配線３と補助容量電極１５との重なり部分となる。
【００２５】
図１（ｅ）に示すように、ガラス基板２上の薄膜トランジスタ１の側方にはＩＴＯ膜からなる画素電極１６が設けられており、ドレイン電極１２は、その端部が画素電極１６の端部の上に一部乗り上げるように形成されている。したがって、ドレイン電極１２と画素電極１６とは、層間絶縁膜に形成したコンタクトホールを通じて接続されるのではなく、間に層間絶縁膜を介することなく画素電極１６上に直接接続されている。なお、ゲート配線３およびゲート電極４の上層７を構成するＩＴＯ膜と画素電極１６を構成するＩＴＯ膜とは同一の層である。また、ＳｉＮx からなるパッシベーション膜２０が薄膜トランジスタ１を覆うように設けられているが、画素電極１６上のパッシベーション膜２０は額縁状に周辺部を残して中央部が開口している。この開口部２０ａが光の透過領域となる。
【００２６】
また、図３（ｂ）におけるゲート配線３の破断線より左側の部分および図５は、表示領域外に位置するゲート配線３端部のゲート端子パッド部２１の平面構造および断面構造をそれぞれ示している。これらの図に示すように、ゲート配線３の上層７側のＩＴＯ膜２２がゲート配線３の下層６側の金属膜２３端部からさらに先端側に延び、矩形のパッド２１ａを構成している。一方、図３（ｂ）におけるソース配線１０の破断線より上側の部分および図６は、表示領域外に位置するソース配線１０端部のソース端子パッド部２４の平面構造および断面構造をそれぞれ示している。これらの図に示すように、ソース配線１０の先端がゲート配線３の上層７側のＩＴＯ膜２２からなるパッド２４ａの端部の上に一部乗り上げるように形成され、ソース配線１０とパッド２４ａとが接続されている。ゲート側、ソース側のいずれも、パッド２１ａ、２４ａ上のパッシベーション膜２０は額縁状に周辺部を残して中央部が開口部２０ｂとなっている。
【００２７】
次に、上記構成の薄膜トランジスタアレイ基板を製造する方法について説明する。
まず、図１（ａ）および図２（ａ）に示すように、ガラス基板２上に銅またはアルミニウム膜（金属膜）を成膜し、これをフォトマスクを用いた通常のフォトリソグラフィー技術を用いてパターニングしてゲート配線３およびゲート電極４の下層６を形成する。次に、図１（ｂ）および図２（ｂ）に示すように、全面にＩＴＯ膜を成膜し、これをフォトマスクを用いてパターニングして、ゲート配線３およびゲート電極４の下層６を覆うゲート配線３およびゲート電極４の上層７、画素電極１６をそれぞれ形成する。これにより、２重配線構造のゲート配線３およびゲート電極４が形成される。この時、ゲート端子パッド部２１のパッド２１ａとソース端子パッド部２４のパッド２４ａ（図示略）も形成する。
【００２８】
次いで、図１（ｃ）および図２（ｃ）に示すように、全面にＳｉＮx 膜１７、ａ−Ｓｉ膜１８（半導体膜）、ａ−Ｓｉ：ｎ+ 膜１９（不純物半導体膜）を順次連続的に成膜し、その上にフォトレジスト（図示せず）を塗布した後、フォトマスクを用いてフォトレジストを感光、現像してレジストパターンを形成し、このレジストパターンをマスクとして上記３層を一括してエッチングして、同一形状の３層が積層された積層体１３、１４（アイランド部）を形成する。アイランド部には、上述したように、薄膜トランジスタ１の半導体能動層８をなす部分からゲート配線３とソース配線１０との交差部に延びるＬ字状のアイランド部と、ゲート配線３上の補助容量形成箇所に位置するアイランド部、の２種類のパターンがある。
【００２９】
次いで、図１（ｄ）および図３（ａ）に示すように、全面にＭｏ膜もしくはＡｌ積層膜２５（金属膜）を成膜し、その上にフォトレジスト（図示せず）を塗布した後、フォトマスクを用いてフォトレジストを感光、現像してレジストパターンを形成し、このレジストパターンをマスクとしてＭｏ膜もしくはＡｌ積層膜２５をエッチングし、さらに、Ｍｏ膜もしくはＡｌ積層膜をマスクとしてａ−Ｓｉ：ｎ+ 膜１９をエッチングする。この工程において、Ｌ字状のアイランド部１３のＭｏ膜もしくはＡｌ積層膜２５からソース配線１０およびソース電極１１、ドレイン電極１２、ゲート配線３上のアイランド部１４のＭｏ膜もしくはＡｌ積層膜２５から補助容量電極１５を形成し、Ｌ字状のアイランド部１３のａ−Ｓｉ：ｎ+ 膜１９からオーミックコンタクト層９を形成する。また、この工程においてＭｏ膜もしくはＡｌ積層膜２５を成膜する際には画素電極１６はゲート絶縁膜５に覆われることなく露出しているため、画素電極１６上にＭｏ膜もしくはＡｌ積層膜２５が直接成膜され、上記電極の形成と同時に、ドレイン電極１２と画素電極１６との電気的接続がなされるとともに、補助容量電極１５と画素電極１６との電気的接続がなされる。
【００３０】
最後に、図１（ｅ）および図３（ｂ）に示すように、全面にＳｉＮx 膜を成膜してパッシベーション膜２０とした後、これをフォトマスクを用いてパターニングし、ゲート端子パッド部２１およびソース端子パッド部２４の各パッド２１ａ、２４ａ上のパッシベーション膜２０の開口部２０ｂの形成、いわゆる端子出しと、画素電極１６上のパッシベーション膜２０の開口部２０ａの形成を行う。このような工程を経て、本実施の形態の薄膜トランジスタアレイ基板を作製することができる。そして、この薄膜トランジスタアレイ基板を作製する一方、共通電極を形成した対向基板を作製し、これら基板間に液晶を封入することによって液晶表示装置が完成する。
【００３１】
本実施の形態の薄膜トランジスタアレイ基板においては、ゲート配線３に銅やアルミニウム等の低抵抗金属膜とこれを覆うＩＴＯ膜とからなる２重配線構造を採用したため、画素電極１６形成時のエッチング時にゲート配線３までエッチングされる恐れがない。そのため、製造プロセスに起因する配線の断線不良等を生じることなく、ゲート配線３の低抵抗化を図ることができる。
【００３２】
また、この薄膜トランジスタアレイ基板を製造する際には、ゲート配線の下層側形成用のパターニング、上層側および画素電極形成用のパターニング、アイランド部形成用のパターニング、ソース／ドレイン電極および補助容量電極形成用のパターニング、端子出し用のパターニング、と５回のパターニング、すなわち５枚のフォトマスクを使用すれば済む。すなわち、ゲート配線３の上層側にＩＴＯ膜を用い、ゲート配線３の上層７と画素電極１６とを同時にパターニングする点、ドレイン電極１２と画素電極１６との接続および補助容量電極１５と画素電極１６との接続にコンタクトホールを用いない構造とした点、の２点の工夫によって、２重配線構造を採用しながらも、図８に示した従来の製造方法（６枚マスクプロセス）に比べてフォトマスク数を１枚減らすことができる。これにより、製造コストの低減や工期の短縮を図ることができる。
【００３３】
［第２の実施の形態］
以下、本発明の第２の実施の形態を図７を用いて説明する。
本実施の形態の薄膜トランジスタアレイ基板の基本的な構成は第１の実施の形態と同様であり、本実施の形態が第１の実施の形態と異なる点は、製造工程中におけるゲート絶縁膜の絶縁破壊を防止するガードリングを設けた点のみである。したがって、本実施の形態ではガードリング部分の構成のみを説明し、他の説明は省略する。
【００３４】
図７に示すように、本実施の形態の場合も、下層３５と上層３６とからなるゲート配線３０自体の構造、ゲート配線３０のゲート端子パッド部３１およびソース配線３２のソース端子パッド部３３自体の構成は第１の実施の形態と同様である。ただし、本実施の形態においては、製造工程中の基板への静電気の帯電によるゲート絶縁膜の絶縁破壊を防止するために、配線中の電荷を逃がしてゲート配線３０とソース配線３２とを同電位とすべくガードリング３４を設けている。そこで、各ゲート配線３０の上層３６、ゲート端子パッド３７、ゲート側ガード抵抗３８、ガードリング３４、ソース側ガード抵抗３９、ソース端子パッド４０が全てＩＴＯ膜で一体的に形成されており、このガードリング３４と各ゲート配線３０および各ソース配線３２とが幅の狭い各ガード抵抗３８、３９を介して電気的に接続されている。
【００３５】
本実施の形態の場合、図７に示した通り、コンタクトホールを全く設けることなく、ガードリング３４とゲート配線３０およびソース配線３２を電気的に接続することができる。第１の実施の形態で述べたように、製造工程中にゲート配線３０の上層３６側および画素電極形成時のＩＴＯ膜のパターニング工程があるため、この工程で同時にガードリング３４を形成することができるため、ガードリング３４を設けることでフォトマスク数が増えることもない。
【００３６】
また、ガードリング３４を接続したままで薄膜トランジスタアレイの動作試験を行う要求がある場合、ＩＴＯ膜からなるガード抵抗が高いために動作試験が実際に可能になり、有利である。
【００３７】
［第３の実施の形態］
以下、上記実施の形態の薄膜トランジスタアレイ基板を用いたＴＦＴ型液晶表示装置の一例を説明する。
本実施の形態の液晶表示装置は、図８に示すように、一対の透明基板４３、４４が対向して配置され、これら透明基板のうち、一方の基板４３が上記薄膜トランジスタアレイ基板、他方の基板４４が対向基板となっている。薄膜トランジスタアレイ基板４３の対向面側に画素電極１６が設けられるとともに、対向基板４４の対向面側に共通電極４５が設けられている。さらに、これら画素電極１６、共通電極４５の各々の上に配向膜４６、４７が設けられ、これら配向膜４６、４７間に液晶層４８が配設された構成となっている。そして、透明基板４３、４４の外側にそれぞれ第１、第２の偏光板４９、５０が設けられ、第１の偏光板５０の外側にはバックライト５１が取り付けられている。
【００３８】
本実施の形態のＴＦＴ型液晶表示装置においては、薄膜トランジスタアレイ基板４３のゲート配線抵抗が低いため、高い応答速度を持つ液晶表示装置を実現することができる。また、製造コストの低減を図ることができる。
【００３９】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態で示した薄膜トランジスタアレイ基板の平面的なパターン形状等は適宜設計変更が可能である。例えば上記実施の形態ではゲート配線とソース配線との交差部に設けるべきアイランド部と薄膜トランジスタ部分のアイランド部を一体的に形成したが、これらアイランド部を別体で形成してもよい。また、各膜の具体的な材料等に関しても適宜変更が可能なことは勿論である。
【００４０】
【発明の効果】
以上、詳細に説明したように、本発明によれば、薄膜トランジスタアレイ基板のゲート配線に銅やアルミニウム等の低抵抗金属膜とこれを覆う透明導電膜とからなる２重配線構造を採用したため、画素電極形成時のエッチング時にゲート配線までエッチングされる恐れがない。そのため、製造プロセスに起因する配線の断線不良等を生じることなく、ゲート配線の低抵抗化を図ることができる。また、ゲート配線の上層側に透明導電膜を用い、ゲート配線の上層と画素電極とを同時にパターニングする点、ドレイン電極と画素電極との接続および補助容量電極と画素電極との接続にコンタクトホールを用いない構造とした点等の工夫により、２重配線構造を採用しながらも、従来の製造方法に比べてフォトマスク数を低減することができる。この薄膜トランジスタアレイ基板の使用により、液晶表示装置の製造コストの低減や工期の短縮を図ることが可能になる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態である薄膜トランジスタアレイ基板の製造工程を示す断面図であり、図１（ａ）は図２（ａ）のＡ−Ａ線に沿う断面図、図１（ｂ）は図２（ｂ）のＢ−Ｂ線に沿う断面図、図１（ｃ）は図２（ｃ）のＣ−Ｃ線に沿う断面図、図１（ｄ）は図３（ａ）のＤ−Ｄ線に沿う断面図、図１（ｅ）は図３（ｂ）のＥ−Ｅ線に沿う断面図である。
【図２】  同、平面図である。
【図３】  同、平面図の続きである。
【図４】  同、薄膜トランジスタアレイ基板の補助容量部の構成を示す、図３（ｂ）のＦ−Ｆ線に沿う断面図である。
【図５】  同、薄膜トランジスタアレイ基板のゲート端子パッド部の構成を示す、図３（ｂ）のＧ−Ｇ線に沿う断面図である。
【図６】  同、薄膜トランジスタアレイ基板のソース端子パッド部の構成を示す、図３（ｂ）のＨ−Ｈ線に沿う断面図である。
【図７】  本発明の第２の実施の形態である薄膜トランジスタアレイ基板のガードリングの構成を示す平面図である。
【図８】  本発明の第３の実施の形態である液晶表示装置の構成を示す断面図である。
【図９】  従来の薄膜トランジスタアレイ基板の製造工程の一例を示す断面図である。
【符号の説明】
１  薄膜トランジスタ
２  ガラス基板
３，３０  ゲート配線
４  ゲート電極
５  ゲート絶縁膜
６，３６  （ゲート配線およびゲート電極の）下層
７，３５  （ゲート配線およびゲート電極の）上層
８  半導体能動層
９  オーミックコンタクト層
１０，３２  ソース配線
１１  ソース電極
１２  ドレイン電極
１３，１４  積層体
１５  補助容量電極
１６  画素電極
３４  ガードリング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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