(57)【特許請求の範囲】
【請求項１】
差動回路（Ｓ)と、増幅回路（Ａ)と、を含んでいる演算増幅器（１００）であって、
上記増幅回路が、ゲート電極が上記差動回路の出力に接続されており、ソース電極が正の高電位（Ｖｃｃ)の線に接続されており、且つ、ドレイン電極が演算増幅器の出力端子に増幅器（８）を介して接続されている、出力用Ｐチャンネル第１トランジスタ（６）と、第１トランジスタのドレイン電極の出力補正回路（Ｃ)と、を含んでおり、
上記出力補正回路が、１個のＰチャンネル第２トランジスタ（１２）を有しており、該第２トランジスタのゲート電極が第１トランジスタのドレイン電極に接続されており、第２トランジスタのソース電極が第１トランジスタのゲート電極に接続されており、第２トランジスタのドレイン電極が上記高電位の線よりも低電位の線（０Ｖ)に接続されており、第２トランジスタをオンにするしきい値が、差動回路の出力が第１トランジスタを完全にオフにする値となった時にドレイン電極から出力されている電位である、
ことを特徴とする演算増幅器。
【請求項２】
上記第１トランジスタのゲート電極と上記第２トランジスタのソース電極との間に、ゲート接地されているＰチャンネル第３トランジスタ（１０、１１）が１以上直列に接続されている、
請求項１に記載の演算増幅器。
【請求項３】
上記第１トランジスタのゲート・ドレイン電極間に、ＲＣ直列回路を含んでいる位相補償回路を備えている、
請求項１又は請求項２に記載の演算増幅器。
【請求項４】
差動回路（Ｓ’)と、増幅回路（Ａ’)と、を含んでいる演算増幅器（２００）であって、
上記増幅回路が、ゲート電極が上記差動回路の出力に接続されており、ドレイン電極が高電位の接地線に接続されており、且つ、ソース電極が演算増幅器の出力端子に増幅器（８’）を介して接続されている、出力用Ｎチャンネル第１トランジスタ（６’）と、第１トランジスタのソース電極の出力補正回路（Ｃ’)と、を含んでおり、
上記出力補正回路が、１個のＮチャンネル第２トランジスタ（１２’）を有しており、該第２トランジスタのゲート電極が第１トランジスタのソース電極に接続されており、第２トランジスタのドレイン電極が第１トランジスタのゲート電極に接続されており、第２トランジスタのソース電極が上記高電位の接地線よりも低電位の線（−Ｖｃｃ)に接続されており、第２トランジスタをオンにするしきい値が、差動回路の出力が第１トランジスタを完全にオフにする値となった時にソース電極から出力されている電位である、
ことを特徴とする演算増幅器。
【請求項５】
上記第１トランジスタのゲート電極と上記第２トランジスタのドレイン電極との間に、ゲート接地されているＮチャンネル第３トランジスタ（１０’、１１’）が１以上直列に接続されている、
請求項４に記載の演算増幅器。
【請求項６】
上記第１トランジスタのゲート・ソース電極間に、ＲＣ直列回路を含んでいる位相補償回路を備えている、
請求項４又は請求項５に記載の演算増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、定電圧回路等の電子回路に用いる演算増幅器に関する。
【０００２】
【従来の技術】
図４は、従来の一般的な演算増幅器３００の回路図の一例である。演算増幅器３００は、大きく分けて、差動回路Ｓと増幅回路Ａで構成される。差動回路Ｓは、Ｐチャンネルトランジスタ１，２により成るカレントミラーを備える，１対のＮチャンネルトランジスタ３，４で構成される。１対のＮチャンネルトランジスタ３，４のソースには、一定の駆動電流を流すため、ゲートに所定のバイアス電圧Ｖｂの印加されているＮチャンネルトランジスタ５が接続されている。
【０００３】
増幅回路Ａは、Ｐチャンネルトランジスタ６、及び、Ｎチャンネルトランジスタ８で構成される２段増幅器であり、差動回路Ｓの出力に応じて出力電圧Ｖｏｕｔを増減する。Ｎチャンネルトランジスタ７，９は、それぞれゲートに所定のバイアス電圧Ｖｂが印加されており、トランジスタ６，８に一定の駆動電流を流す定電流回路として働く。Ｐチャンネルトランジスタ６のゲートには、差動回路Ｓの点Ｐ１における電圧が印加される。なお、Ｐチャンネルトランジスタ６のゲート・ドレイン間に設けられ、直列に接続されたコンデンサＣ１及び抵抗Ｒ１は、位相補償用の回路として働く。
【０００４】
上記構成の演算増幅器３００では、差動回路Ｓの正相入力端子に印加される電圧Ｖｉｎ＋の値が負相入力端子に印加される電圧Ｖｉｎ−の値よりも大きくなると、点Ｐ１の電位が下がりＰチャンネルトランジスタ６のドレインの電位、即ち、Ｎチャンネルトランジスタ８のゲートに印加される電圧は増加して出力電圧Ｖｏｕｔのレベルは上がる。一方、差動回路Ｓの正相入力端子に印加される電圧Ｖｉｎ＋の値が負相入力端子に印加される電圧Ｖｉｎ−の値よりも小さくなると、点Ｐ１の電位が上がりＰチャンネルトランジスタ６のドレインの電位、即ち、Ｎチャンネルトランジスタ８のゲートに印加される電圧が減少し、出力電圧Ｖｏｕｔのレベルは下がる。
【０００５】
【発明が解決しようとする課題】
上記構成の演算増幅器３００では、正相入力端子に印加される電圧Ｖｉｎ＋の値が小さくなり点Ｐ１の電位がＶｃｃ近くまで上昇した場合、Ｐチャンネルトランジスタ６が完全にオフしてしまう。完全にオフの状態から所定のレベルまでオンさせる場合の応答速度は、僅かにオンしている状態から所定のレベルまでオンさせる場合に比べて、回路に要求される速度のレベルから見れば遅くなる可能性があり、従来の演算増幅器３００の当該特性は、集積回路の高速化を図る上で障害となる。
【０００６】
本発明は、簡単な構成で、高速応答性を示す演算増幅器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１に記載の演算増幅器は、差動回路（Ｓ)と、増幅回路（Ａ)と、を含んでいる演算増幅器（１００）であって、上記増幅回路が、ゲート電極が上記差動回路の出力に接続されており、ソース電極が正の高電位（Ｖｃｃ)の線に接続されており、且つ、ドレイン電極が演算増幅器の出力端子に増幅器（８）を介して接続されている、出力用Ｐチャンネル第１トランジスタ（６）と、第１トランジスタのドレイン電極の出力補正回路（Ｃ)と、を含んでおり、上記出力補正回路が、１個のＰチャンネル第２トランジスタ（１２）を有しており、該第２トランジスタのゲート電極が第１トランジスタのドレイン電極に接続されており、第２トランジスタのソース電極が第１トランジスタのゲート電極に接続されており、第２トランジスタのドレイン電極が上記高電位の線よりも低電位の線（０Ｖ)に接続されており、第２トランジスタをオンにするしきい値が、差動回路の出力が第１トランジスタを完全にオフにする値となった時にドレイン電極から出力されている電位である、ことを特徴とする。
請求項２に記載の演算増幅器は、請求項１に記載の演算増幅器であって、上記第１トランジスタのゲート電極と上記第２トランジスタのソース電極との間に、ゲート接地されているＰチャンネル第３トランジスタ（１０、１１）が１以上直列に接続されている、ことを特徴とする。
請求項３に記載の演算増幅器は、請求項１又は請求項２に記載の演算増幅器であって、上記第１トランジスタのゲート・ドレイン電極間に、ＲＣ直列回路を含んでいる位相補償回路を備えている、ことを特徴とする。
【０００８】
請求項４に記載の演算増幅器は、差動回路（Ｓ’)と、増幅回路（Ａ’)と、を含んでいる演算増幅器（２００）であって、上記増幅回路が、ゲート電極が上記差動回路の出力に接続されており、ドレイン電極が高電位の接地線に接続されており、且つ、ソース電極が演算増幅器の出力端子に増幅器（８’）を介して接続されている、出力用Ｎチャンネル第１トランジスタ（６’）と、第１トランジスタのソース電極の出力補正回路（Ｃ’)と、を含んでおり、上記出力補正回路が、１個のＮチャンネル第２トランジスタ（１２’）を有しており、該第２トランジスタのゲート電極が第１トランジスタのソース電極に接続されており、第２トランジスタのドレイン電極が第１トランジスタのゲート電極に接続されており、第２トランジスタのソース電極が上記高電位の接地線よりも低電位の線（−Ｖｃｃ)に接続されており、第２トランジスタをオンにするしきい値が、差動回路の出力が第１トランジスタを完全にオフにする値となった時にソース電極から出力されている電位である、ことを特徴とする。
請求項５に記載の演算増幅器は、請求項４に記載の演算増幅器であって、上記第１トランジスタのゲート電極と上記第２トランジスタのドレイン電極との間に、ゲート接地されているＮチャンネル第３トランジスタ（１０’、１１’）が１以上直列に接続されている、ことを特徴とする。
請求項６に記載の演算増幅器は、請求項４又は請求項５に記載の演算増幅器であって、上記第１トランジスタのゲート・ドレイン電極間に、ＲＣ直列回路を含んでいる位相補償回路を備えている、ことを特徴とする。
【０００９】
【発明の実施の形態】
（１）発明の概要
本発明は、演算増幅器を構成する差動回路の出力がゲートに印加されるトランジスタのドレイン・ソース間の電位差が所定値（Ｐチャンネルトランジスタの場合、ソースに印加する電圧であり、Ｎチャンネルトランジスタの場合、ドレインに印加する電圧よりも僅かに小さな値）以上となった場合に作動して、差動回路の出力を補正し、即ち、上記トランジスタのゲートに印加される電圧を補正して、上記トランジスタのドレイン・ソース間の電位差が上記所定値より小さくなるように補正する。即ち、上記トランジスタが完全にオフする前に、差動回路の出力に加減算を行い、上記トランジスタのゲートに印加する電圧を補正して当該トランジスタが僅かにオンの状態となるように修正する出力補正回路を備えることを特徴とする。当該構成を採用することで、演算増幅器の応答性能を向上する。
【００１０】
（２）実施の形態１
図１は、実施の形態１に係る演算増幅器１００の回路図である。理解の容易のため、上記「従来技術」の欄で説明した図４に示す従来の演算増幅器３００と同じ構成物には同じ参照番号を付してある。演算増幅器１００では、周知の演算増幅器３００と同様に、差動回路Ｓの正相入力端子に印加される電圧Ｖｉｎ＋の値が負相入力端子に印加される電圧Ｖｉｎ−よりも大きくなると、点Ｐ１の電位が下がりＰチャンネルトランジスタ６のドレインの電位、即ち、Ｎチャンネルトランジスタ８のゲートに印加される電圧が増加し、出力電圧Ｖｏｕｔのレベルが上がる。一方、差動回路Ｓの正相入力端子に印加される電圧Ｖｉｎ＋の値が小さくなると、点Ｐ１の電位が上がりＰチャンネルトランジスタ６のドレインの電位、即ち、Ｎチャンネルトランジスタ８のゲートに印加される電圧が下がり、出力電圧Ｖｏｕｔのレベルが下がる。
【００１１】
以下、演算増幅器１００の構成について説明する。演算増幅器１００は、大きく分けて差動回路Ｓ及び増幅回路Ａで構成される。差動回路Ｓは、Ｐチャンネルトランジスタ１，２より成るカレントミラーを備える，１対のＮチャンネルトランジスタ３，４で構成される周知の差動回路である。１対のＮチャンネルトランジスタ３，４のソースには、一定の駆動電流を流すため、ゲートに所定のバイアス電圧Ｖｂの印加されているＮチャンネルトランジスタ５が接続されている。なお、正相入力端子に印加される電圧Ｖｉｎ＋と、負相入力端子に印加される電圧Ｖｉｎ−との差に応じた電圧を次段に設ける増幅回路Ａに出力するものであれば、他の周知の差動回路を採用しても良い。
【００１２】
増幅回路Ａは、Ｐチャンネルトランジスタ６、及び、Ｎチャンネルトランジスタ８で構成される周知の２段増幅器に、出力補正回路Ｃを追加したものである。Ｐチャンネルトランジスタ６のゲートは、差動回路Ｓの出力端子（点Ｐ）に接続され、ソースは電源電圧Ｖｃｃの供給端子に印加され、ドレインはＮチャンネルトランジスタ８のゲートに接続される。Ｎチャンネルトランジスタ８のドレインは電源電圧Ｖｃｃの供給端子に接続され、ソースはＶｏｕｔ出力端子に接続されている。
【００１３】
また、Ｐチャンネルトランジスタ６のドレインには、所定のバイアス電圧Ｖｂがゲートに印加されているＮチャンネルトランジスタ７のドレインが接続されている。同様に、Ｎチャンネルトランジスタ８のソースには、所定のバイアス電圧Ｖｂがゲートに印加されているＮチャンネルトランジスタ９のドレインが接続されている。トランジスタ７，９は、トランジスタ６，８に一定の駆動電流を流す定電流回路として働く。
【００１４】
なお、Ｐチャンネルトランジスタ６のゲート・ドレイン間に設けられているコンデンサＣ１及び抵抗Ｒ１は、位相補償用の回路として働く。
【００１５】
出力補正回路Ｃは、Ｐチャンネルトランジスタ６のゲート・ドレイン間に設けられ、トランジスタ６のドレイン・ソース間の電位差が所定値（ソースに印加されるＶｃｃよりも僅か（例えば、数ｍＶ）に小さい値）以上、即ち、差動回路Ｓの出力がＰチャンネルトランジスタ６を完全にオフするような値となった場合に作動し、上記トランジスタ６のドレイン・ソース間の電位差が上記所定値よりも小さくなるように、即ち、トランジスタ６が僅かにオンしている状態となるように、差動回路Ｓの出力を補正する。
【００１６】
以下、出力補正回路Ｃの構成及び動作について詳しく説明する。出力補正回路Ｃは、Ｐチャンネルトランジスタ６のゲートに、Ｐチャンネルトランジスタ１０，１１，１２を順に直列に接続し、Ｐチャンネルトランジスタ１０，１１のゲート・ドレイン間を接続し、最も下流に位置するＰチャンネルトランジスタ１２のゲートをＰチャンネルトランジスタ６のドレインに接続し、当該トランジスタ１２のドレインを接地したものである。
【００１７】
なお、上記Ｐチャンネルトランジスタ１０，１１，１２には、Ｐチャンネルトランジスタ６が完全にオフする直前にオンになるしきい値Ｖｔｈのものを採用する。当該構成を採用することで、Ｐチャンネルトランジスタ６が完全にオフになる直前に、Ｐチャンネルトランジスタ１２，１１，１０が順にオン切り換り、Ｐチャンネルトランジスタ６のゲート電圧を降下させる。なお、Ｐチャンネルトランジスタ１０，１１，１２による電圧降下量は、Ｐチャンネルトランジスタが僅か（例えば、数ｍＶ程度）にオンしている状態を維持するものを使用する。
【００１８】
出力補正回路Ｃの上記補正作用により、差動回路Ｓの正相入力端子に印加されるＶｉｎ＋の電圧が小さくなった場合であっても、Ｐチャンネルトランジスタ６は完全にオフとならず、僅かにオンしている状態を維持する。これにより、Ｖｉｎ＋が再び高い値（Ｈｉｇｈレベル）に変化した時の回路の応答性を向上する。
【００１９】
図２は、上記構成の演算増幅器１００のＶｉｎ＋に、周期的に電位レベルがトグルする信号を印加した場合のシミュレーション結果を表すものである。図の中段には、Ｖｉｎ＋の電位変化を示し、上段には、点Ｐ２に流れる信号波形を示し、下段には、Ｐチャンネルトランジスタ６のドレインの電位（出力波形）を示す。また、出力補正回路Ｃを備えない場合の点Ｐ２に流れる信号波形、及び、Ｐチャンネルトランジスタ６のドレインの電位（出力波形）を点線で重ねて示す。本図より、出力補正回路Ｃを備えることで、Ｖｉｎ＋の電位がＨｉｇｈレベルからＬｏｗレベルに変化した場合のＰチャンネルトランジスタ６の出力の応答速度が５ｎｓ程度早くなることが確認できる。
【００２０】
（３）実施の形態２
図３は、実施の形態２に係る演算増幅器２００の回路図である。演算増幅器２００は、演算増幅器１００を負の電源電圧−Ｖｃｃ１で作動するようにしたものであり、使用するトランジスタのチャンネルをＰ⇔Ｎ変換させたものであり、基本的な構成及び動作は演算増幅器１００と同じである。各構成物に付している参照番号は、対応するＦＥＴ駆動回路１００の各構成物（トランジスタの場合、チャンネルがＰ⇔Ｎ変換されている点が相異する。）の参照番号にダッシュ（’）を付したものである。
【００２１】
演算増幅器２００の備える出力補正回路Ｃ’は、差動回路Ｓ’からの出力が大きくなりＮチャンネルトランジスタ６’のドレイン・ソース間の電位差が所定値以上となった場合、即ち、Ｎチャンネルトランジスタ６’が完全にオフする前に、差動回路Ｓ’からの出力を増加補正して、上記トランジスタ６’のドレイン・ソース間の電位差を上記所定値よりも小さくする、即ち、トランジスタ６’が僅かにオンの状態を維持するように修正する。
【００２２】
なお、演算増幅器２００の動作は、負の電源電圧−Ｖｃｃ１で動作すること以外は、実施の形態１に係る演算増幅器１００と同じであるため、これ以上の説明は省く。
【００２３】
【発明の効果】
請求項１乃至請求項６に記載の演算増幅器は、差動回路の出力がゲートに印加される第１トランジスタのドレイン・ソース間の電位差が所定値以上とならないように、上記差動回路の出力を補正する。これにより、上記第１トランジスタが完全にオフして再び所定のレベルにオンする際に時間を要することになるのを防ぎ、回路の応答速度を改善することができる。
【図面の簡単な説明】
【図１】  実施の形態１にかかる演算増幅器の回路図である。
【図２】  出力補正回路を備える場合と備えない場合における演算増幅器内部の信号を表す。
【図３】  実施の形態２に係る演算増幅器の回路図である。
【図４】  従来の演算増幅器の回路図である。
【符号の説明】
１，２，６，３’，４’，５’，７’，８’，９’，１０’，１１’，１２’  Ｐチャンネルトランジスタ、３，４，５，７，８，９，１０，１１，１２，１’，２’，６’  Ｎチャンネルトランジスタ、Ｃ１  コンデンサ、Ｒ１  抵抗、１００，２００，３００  演算増幅器、Ｓ  差動回路、Ａ  増幅回路、Ｃ  出力補正回路。
【図１】
0004250348.tif 000002
【図２】
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【図３】
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【図４】
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