(57)【特許請求の範囲】
【請求項１】
半導体テストシステムにおいて、
各イベントについて、そのタイミングが直前のイベントからの遅延時間として、割り当てられた数のデータビットを用いて記述されたタイミングデータとイベントタイプデータを格納するためのイベントメモリと、
上記イベントメモリに割り当てられたデータビット数で表現可能な時間長よりも長い総合遅延時間を有するイベントを発生するように、直前のイベントと同一タイプのイベントを連続的に発生させて同一の出力状態を維持する手段と、
上記同一タイプのイベントを連続的に発生させるために、指定イベントの直前のイベントについて規定されたタイミングデータとイベントタイプデータを繰り返す手段と、を有することにより、イベントデータに基づいてテストパターンやストローブ信号を発生するイベント型半導体テストシステム。
【請求項２】
上記イベントメモリ内のタイミングデータは、基準クロック周期の整数倍データで構成された遅延カウントデータと、基準クロック周期の端数データで構成された遅延バーニアデータと、で構成されている、請求項１に記載のイベント型半導体テストシステム。
【請求項３】
上記指定イベントの直前のイベントのタイミングデータとイベントタイプデータの繰り返しを、現在イベントの意図する長さの総合的遅延時間を達成するために複数回実行する、請求項１に記載のイベント型半導体テストシステム。
【請求項４】
半導体テストシステムにおいて、
各イベントについて、そのタイミングが直前のイベントからの遅延時間として、割り当てられた数のデータビットを用いて記述されたタイミングデータとイベントタイプデータを格納するためのイベントメモリと、
上記イベントメモリに割り当てられたデータビット数で表現可能な時間長よりも長い総合遅延時間を有するイベントを発生するように、直前のイベントと同一タイプのイベントを連続的に発生させて同一の出力状態を維持する手段と、
上記同一タイプのイベントを連続的に発生させるために、ＮＯＰ（ノンオペレーション）イベントとそのＮＯＰイベントタイプデータを挿入する手段と、を有することにより、イベントデータに基づいてテストパターンやストローブ信号を発生するイベント型半導体テストシステム。
【請求項５】
上記イベントメモリ内のタイミングデータは、基準クロック周期の整数倍データで構成された遅延カウントデータと、基準クロック周期の端数データで構成された遅延バーニアデータとで構成されている、請求項４に記載のイベント型半導体テストシステム。
【請求項６】
上記指定されたイベントに追加の遅延時間を加えるためのＮＯＰイベントとそのＮＯＰイベントタイプデータの挿入動作を、現在イベントの意図する長さの総合的遅延時間を達成するために複数回実行する、請求項４に記載のイベント型半導体テストシステム。
【請求項７】
各イベントについて、そのタイミングが直前のイベントからの遅延時間として、割り当てられた数のデータビットを用いて記述されたタイミングデータとイベントタイプデータを格納するためのイベントメモリを有してなるイベント型半導体テストシステムにより、半導体デバイスのテストに用いるイベントのタイミングデータに遅延時間を挿入する方法において、
そのイベントメモリにイベントのタイミングデータとイベントタイプデータを格納するステップと
その割り当てられたデータビット数で表現可能な時間長よりも長い総合遅延時間を有するイベントを発生するように、指定されたイベントのタイミングデータに追加の遅延時間を挿入するステップと、
により構成され、この遅延時間の挿入ステップは、指定イベントの直前のイベントについて規定されたタイミングデータとイベントタイプデータを繰り返すことにより、直前のイベントと同一タイプのイベントを連続的に発生させて同一の出力状態を維持し、あるいは指定されたイベントに追加の遅延時間を加えるためのＮＯＰ（ノンオペレーション）イベントとそのＮＯＰイベントタイプデータを挿入して同一の出力状態を維持することにより実行されることを特徴とするタイミングデータへの遅延時間の挿入方法。
【請求項８】
上記イベントメモリ内のタイミングデータは、基準クロック周期の整数倍データで構成された遅延カウントデータと、基準クロック周期の端数データで構成された遅延バーニアデータとで構成されている、請求項７に記載のタイミングデータへの遅延時間の挿入方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体デバイスをテストするためのイベント型半導体テストシステムに関する。特に本発明は、イベントデータに基づいてテストパターンやストローブ信号を発生する装置及びタイミングデータへの遅延時間の挿入方法であり、他のイベントに影響を及ぼさずに、特定のイベントのタイミングデータに容易に遅延時間を挿入できるイベント型テストシステムに関する。
【０００２】
【従来の技術】
半導体テストシステムによって、ＩＣやＬＳＩのような半導体デバイスをテストする場合には、被試験半導体デバイスにはその該当するピンに、あらかじめ定めたテストタイミングで、ＩＣテスタにより生成されたテスト信号すなわちテストパターンを供給する。そしてＩＣテスタは、被試験デバイスからのテスト信号に応答した出力信号を受信する。その出力信号を所定のタイミングによるストローブ信号でストローブすなわちサンプルし、被試験デバイスが正常に機能しているかどうかを検証するために、期待値データと比較する。
【０００３】
伝統的な半導体テストシステムでは、テスト信号やストローブ信号等のタイミングは、半導体テストシステムのテスタレートあるいはテスタサイクルを基準として規定されている。このようなテストシステムは、サイクル型テストシステムとも呼ばれている。また、イベント型テストシステムと呼ばれる別のタイプのテストシステムがあり、このテストシステムでは、テスト信号とストローブ信号は、イベントメモリからのイベントデータに基づき、各ピン毎（パーピン）に直接的に生成される。本発明は、このようなイベント型半導体テストシステムに関するものである。
【０００４】
イベント型テストシステムでは、イベントという概念が用いられている。このイベントとは被試験半導体デバイスのテストに使用するテスト信号等のロジック状態の変化点をあらわしている。例えば、このようなロジック状態の変化点には、テスト信号の立ち上がりエッジや下がりエッジ、あるいはストローブ信号のタイミングエッジ等が相当する。各イベントのタイミングは、基準時点からの時間長として定義される。一般に、このような基準時点は、直前のイベントのタイミングである。あるいは基準時点は、全イベントに共通した固定のスタート時点としてもよい。
【０００５】
イベント型テストシステムでは、タイミングメモリ（イベントメモリ）に格納するタイミングデータは、サイクル型テストシステムのように全てのテストサイクルについて個別に波形、ベクタ、遅延時間等の複雑な情報を含む必要がないので、タイミングデータの記述を大幅に単純化することができる。イベント型テストシステムでは、上述のように、イベントメモリに格納する各イベント用のタイミング（イベント）データは、一般に、現在イベントと直前イベント間の時間差（遅延時間）で表現している。このようなイベント間の時間差（デルタタイム）は、固定した共通のスタート点からの時間差（絶対時間）で表現する場合と異なり、その時間差値は小さいので、イベントメモリ内のデータのサイズを小さくでき、その結果イベントメモリの容量を減少させることができる。
【０００６】
高いタイミング精度を実現するために、イベント間の時間差（遅延時間値）は、基準クロックサイクルの整数倍データ（整数部、またはイベントカウント）と基準クロックサイクルの端数データ（端数部、またはイベントバーニア）との組み合わせにより規定している。イベントカウントとイベントバーニア間のタイミング関係を、第３図（Ａ）−第３図（Ｅ）のタイミングチャートに示す。この例では、第３図（Ａ）の基準クロック（マスタークロック、またはシステムクロックとも言う）は、クロックサイクル（周期、または時間間隔とも言う）Ｔを有している。イベント０、イベント１、イベント２は、第３図（Ｃ）に示すようなタイミング関係になっている。
【０００７】
イベント１は、イベント０を基準にして記述するために、両イベント間の時間差（遅延時間）△Ｖ1として定義し、イベントメモリに格納する。イベント２のタイミングは、イベント１からの時間差（遅延時間）△Ｖ2により定義し、イベントメモリに格納する。同様に、第３図（Ｅ）のイベント３のタイミングは、イベント２からの時間差（遅延時間）△Ｖ3により定義し、イベントメモリに格納する。イベント型テストシステムでは、イベントメモリ内のタイミングデータを読み出し、全ての以前のイベントのタイミングデータと加算して、現在のイベントの最終的なタイミングを決定する。
【０００８】
従って、第３図（Ｃ）の例では、第３図（Ｂ）のタイミング関係を、イベント１を生成するために用いる。ここで第３図（Ｂ）のタイミング関係においてＮ1Ｔは、イベントカウント値（整数部データ）であり、基準クロック周期ＴのＮ1倍をあらわしており、△1Ｔは、イベントバーニア値（端数部データ）であり、基準クロック周期Ｔの端数値をあらわしている。同様に、イベント０を基準にして第３図（Ｅ）のイベント３を生成するには、以前のイベントの全てのタイミングデータを、Ｎ3Ｔ＋△3Ｔという総合的な時間差を生成するよう加算する。ここでＮ3Ｔは、イベントカウント値であり、基準クロック周期ＴのＮ3倍をあらわしており、△3Ｔは、イベントバーニア値であり、基準クロック周期Ｔの端数値をあらわしている。
【０００９】
実際のデバイスのテストにおいては、被試験デバイスのあるピンにおいては、印加するテスト信号は長時間、例えば数百ミリセカンド等のような間にわたって何ら変化せず、一方他の大部分のピンにおけるテスト信号は、数十ナノセカンドあるいは数百ナノセカンドのようなより高いレートで変化する。すなわち２のイベント間の時間差は大きく異なり、可能な最大の時間差を表現するためには、多くのデータビット数を必要とする。半導体テストシステムは、例えば数百のテストチャンネル（ピン）を有する大きなシステムであり、その各テストチャンネルにイベントメモリを備える必要がある。したがって、テストシステムの総合的なコストを低くするためには、各イベントメモリの容量を最小にすることが望ましい。
【００１０】
【発明が解決しようとする課題】
従って、本発明の目的は、半導体テストシステムの動作に影響を及ぼさずに、２つのイベント間の時間差を拡大するために、指定されたイベントのタイミングデータに延期時間を挿入することができるイベント型半導体テストシステムおよびイベント発生方法を提供することにある。
【００１１】
また、本発明の他の目的は、イベント間の長い時間差や短い時間差を表現する少数のデータビットを用いたタイミングデータをイベントメモリに蓄積し、各種のタイミングを有するイベントを連続して生成することができるイベント型半導体テストシステムとイベント発生方法を提供することにある。
【００１２】
また、本発明の更に他の目的は、小容量のイベントメモリ内にタイミングデータを格納しそのタイミングデータを変更して、以前のイベントからのデルタタイム（時間差）を基にしたイベントを生成することができるイベント型半導体テストシステムとイベント発生方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、各種のタイミングでイベントを生成してＤＵＴにテスト信号を供給し、ストローブ信号のタイミングでＤＵＴの出力信号を評価することにより被試験電子デバイス（ＤＵＴ）をテストするためのイベント型テストシステムである。イベントのタイミングは、イベントメモリのタイミングデータを変えることによって自由に変更することができる。このようなイベントメモリは、２つのイベント間に大きな時間差のあるタイミングデータを格納する場合であっても、比較的小容量でかつ短かいワード長により構成できる。
【００１４】
本発明において、イベントデータに基づいてテストパターンやストローブ信号を発生する装置は、各イベントのタイミングデータとイベントタイプデータを格納するためのイベントメモリと、指定されたイベントのタイミングデータに遅延時間を挿入する手段とにより構成されている。イベントメモリにおける現在のイベントのタイミングデータは、直前のイベントからの遅延時間として表現され、割り当てられた数のデータビットを用いて記述している。指定されたイベントのタイミングデータに遅延時間を挿入することにより、割り当てられたデータビット数で表現可能な時間長よりも遥かに長い総合遅延時間を有するイベントを発生することができる。この遅延時間の挿入手段は、指定イベントの直前のイベントについて規定されたタイミングデータとイベントタイプデータを繰り返す手段を含んでいる。
【００１５】
本発明の他の態様において、遅延時間の挿入手段は、指定されたイベントに追加の遅延時間を加えるためのＮＯＰ（ノンオペレーション）イベントとそのＮＯＰイベントタイプデータを挿入する手段を含んでいる。これにより、テストシステムは、特別の動作を行なわずに追加の遅延時間を挿入することができる。
【００１６】
本発明の第１と第２の態様において、イベントメモリ内のタイミングデータは、基準クロック周期の整数倍データ（整数部データ）で構成された遅延カウントデータと、基準クロック周期の端数データ（端数部データ）で構成された遅延バーニアデータとで構成されている。更に、本発明の第１と第２の態様において、このような遅延時間の挿入は、現在イベントの意図する長さの総合的遅延時間を達成するために、複数回繰り返して実行することもできる。
【００１７】
また、本発明の更に他の態様は、半導体デバイスのテストに用いるイベントのタイミングデータに遅延時間を挿入する方法である。本発明の方法は、イベントメモリに各イベントのタイミングデータとイベントタイプデータを格納するステップと、指定されたイベントのタイミングデータに遅延時間を挿入するステップとにより構成されている。イベントメモリにおける現在のイベントのタイミングデータは、直前のイベントからの遅延時間として表現され、割り当てられた数のデータビットを用いて記述している。指定されたイベントのタイミングデータに遅延時間を挿入することにより、割り当てられたデータビット数で表現可能な時間長よりも遥かに長い総合遅延時間を有するイベントを発生することができる。この遅延時間の挿入ステップは、指定イベントの直前のイベントについて規定されたタイミングデータとイベントタイプデータを繰り返すことにより、あるいは指定されたイベントにＮＯＰ（ノンオペレーション）イベントを挿入するとともにイベントタイプデータとしてＮＯＰを挿入することにより、テストシステムにおいて特別の動作を行なわずに、追加の遅延時間を挿入することができる。
【００１８】
本発明によれば、イベント型半導体テストシステムは、半導体デバイスを評価するために、イベントメモリ内に格納されたイベントデータを用いて各種タイミングのイベントを形成することができる。各イベントのタイミングは、以前のイベント間との時間差（デルタタイム）により定義される。イベント間のデルタタイムは、そのイベント間に遅延時間を挿入することにより容易に拡張することができ、そのような拡張によりイベントメモリの最大ワード長により可能な遅延時間よりはるかに大きな総合的デルタタイムを形成することができる。本発明の１の態様において、本発明のイベント型テストシステムの遅延時間挿入の動作は、意図した時間長を達成するまで、現在のイベントより直前のイベントを繰り返すことにより実行する。また本発明の別の態様において、イベント型テストシステムの遅延時間挿入の動作は、意図した時間長を達成するまで、現在のイベントについてＮＯＰ（ノンオペレーション）を呼び出して行う。
【００１９】
【発明の実施の形態】
第１図は、本発明のイベント型テストシステムの基本的構成を示す概略ブロック図である。イベント型テストシステムは、システムバス１４に接続されたホストコンピュータ１２とバスインタフェース１３、インターナルバス１５、アドレスコントロールロジック１８、フェイルメモリ１７、イベントカウントメモリ２０とイベントバーニアメモリ２１により構成したイベントメモリ、イベントサミング・スケーリングロジック２２、イベント発生器２４、及びピンエレクトロニクス２６を有している。イベント型テストシステムは、被試験半導体デバイス（ＤＵＴ）２８を評価する。この被試験半導体デバイス２８は、例えばランダムアクセスメモリ（ＲＡＭ）やフラッシュメモリ等のメモリＩＣ、またはマイクロプロセッサやデジタルシグナルプロセッサ等のロジックＩＣであり、ピンエレクトロニクス２６に接続される。
【００２０】
ホストコンピュータ１２の例としては、ＵＮＩＸオペレーテイングシステムを搭載したワークステーションである。ホストコンピュータ１２は、テスト動作の開始と停止、テストプログラムや他のテストコンデイション（条件）のロード、ホストコンピュータによるテスト結果解析を行うためのユーザインタフェースとして機能する。ホストコンピュータ１２は、システムバス１４とバスインタフェース１３とを介してハードウエア・テストシステムとインタフェースする。図にはないが、ホストコンピュータ１２は、好ましくは他のテストシステムやコンピュータネットワークからテスト情報を送受信するためにコミュニケーションネットワーク（通信回線）と接続される。
【００２１】
インターナルバス１５は、ハードウエア・テストシステム内のバスであり、アドレスコントロールロジック１８、フェイルメモリ１７、イベントサミング・スケーリングロジック２２、及びイベント発生器２４のような、ほとんどの機能ブロックと接続している。アドレスコントロールロジック１８の例は、ハードウエア・テストシステム専用のテスタプロセッサであり、一般にユーザがアクセスすることはできない。アドレスコントロールロジック１８は、ホストコンピュータ１２からのテストプログラムとテスト条件に基づき、テストシステム内の他の機能ブロックにインストラクションを供給する。フェイルメモリ１７は、例えばＤＵＴ２８のフェイル情報のようなテスト結果を、アドレスコントロールロジック１８の定めるアドレスに格納する。フェイルメモリ１７に格納された情報は、被試験デバイスのフェイル解析において使用される。
【００２２】
アドレスコントロールロジック１８は、第１図に示すように、イベントカウントメモリ２０とイベントバーニアメモリ２１にアドレスデータを供給する。実際のテストシステムでは、イベントカウントメモリとイベントバーニアメモリのセットが複数個用いられ、各セットがテストシステムのテストピンに対応した構成としている。イベントカウントメモリ２０とイベントバーニアメモリ２１は、テスト信号やストローブ信号を形成する各イベント用のタイミングデータを格納する。イベントカウントメモリ２０は、基準クロックの整数倍（整数部）であるタイミングデータを格納し、イベントバーニアメモリ２１は、基準クロックの端数（端数部）であるタイミングデータを格納する。本発明の関連においては、それぞれのイベントのタイミングデータは、直前のイベントからの時間差（遅延時間、あるいはデルタタイム）であらわされている。
【００２３】
イベントサミング・スケーリングロジック２２は、イベントカウントメモリ２０とイベントバーニアメモリ２１からのデルタタイミングデータによる各イベントを用いて、該当するイベントの総合的タイミングを示すデータを生成する。基本的に、このような総合的なタイミングデータは、整数倍データと端数データを加算することによって生成する。タイミングデータを加算する過程において、端数データのキャリーオーバーオペレーション（整数データへのオフセット）が、イベントサミング・スケーリングロジック２２内で行われる。更に、総合的タイミングを生成する過程において、総合的タイミングの変更を行うために、タイミングデータにスケーリングファクタを掛ける動作としてのスケーリング機能を付加してもよい。
【００２４】
イベント発生器２４は、イベントサミング・スケーリングロジック２２からの総合的タイミングデータに基づいて、イベントを実際に生成するものである。このようにして生成したイベント（テスト信号やストローブ信号）は、ピンエレクトロニクス２６を介してＤＵＴ２８に供給される。基本的に、ピンエレクトロニクス２６は、多数のドライバ、コンパレータ、及びスイッチ等の回路部品を有しており、それらの回路部品は、ＤＵＴ２８に対して入力と出力の関係を形成するように機能する。
【００２５】
第２図は、ドライバ３５とアナログコンパレータ３６を有するピンエレクトロニクス２６のより詳細な構成を示すブロック図である。イベント発生器２４は、ドライブイベントを生成し、それをドライバ３５を介してテスト信号としてＤＵＴ２８の入力ピンに供給する。更に、イベント発生器２４は、サンプリングイベントを生成し、ＤＵＴ２８の出力信号をサンプリングするストローブ信号としてアナログコンパレータ３６に供給する。アナログコンパレータ３６の出力信号は、パターンコンパレータ３８により、イベント発生器２４からの期待データと比較される。これにより、両者間に不一致がある場合は、第１図のフェイルメモリ１７にフェイル信号を送信する。
【００２６】
ドライブイベント（テスト信号）、ＤＵＴからの出力信号、サンプリングイベント（ストローブ信号）の波形例を、それぞれ第３図（Ｃ）、第３図（Ｄ）、第３図（Ｅ）に示す。第３図（Ｃ）のドライブイベントを、ドライバ３５を介してＤＵＴ２８に与えると、それに応答して、ＤＵＴ２８は第３図（Ｄ）に示す出力信号を生成する。この出力信号は、第３図（Ｅ）に示すサンプリングイベントにより定められたタイミングでストローブされる。第３図（Ｃ）に示すように、ドライブイベントは、テストパターンの立ち上がりエッジと下りエッジのタイミングを規定している。これに対し、第３図（Ｅ）に示すように、サンプリングイベントはストローブ点のタイミングを規定している。すなわち、このようなイベントがサンプリングイベントの場合には、１のイベントのみによってストローブ信号とする。これは、ストローブ信号のパルスの幅が小さいためであり、立ち上がりエッジと下りエッジの両方を定義して、ストローブ信号を生成することは実際上できないからである。
【００２７】
第４図は、２つの近接イベント間の時間差（デルタタイム）に基づいて各種イベントの時間関係を示したタイミングチャートである。第３図（Ａ）−第３図（Ｅ）との関連において上述したように、イベント間の時間長（遅延時間値）は、基準クロック周期の整数倍（整数部、あるいは遅延カウント）と基準クロック周期の端数（端数部、あるいは遅延バーニア）との組み合わせにより規定されている。
【００２８】
第４図の例では、イベント０−７は、時間間隔Ｔ＝１を有する基準クロックを基準として表現される。例えば、イベント０のデルタ（遅延）タイム△Ｖ0は０．７５（遅延カウント「０」、遅延バーニア「０．７５」）であり、イベント１のデルタタイム△Ｖ1は１．５０（遅延カウント「１」、遅延バーニア「０．５０」）とすることができる。このような設定において、イベント１の総合的遅延は２．２５であり、テストシステムのロジックは２つのイベントクロックを「２．０」とカウントし、残りの端数遅延として遅延バーニアの合計の端数部分「０．２５」を算出する。
【００２９】
第５図は、イベント形テストシステム内のイベントメモリに、第４図に示す連続した遅延関係のイベントに対応したタイミングデータを格納する例を示すテーブルである。遅延時間△Ｖn（△Ｖ0、△Ｖ1、△Ｖ2．．．）は、第５図に示すように、遅延カウントＣｎ（Ｃ１、Ｃ２、Ｃ３．．．）と遅延バーニアＶｎ（Ｖ１、Ｖ２、Ｖ３．．．）の組み合わせにより表現されている。第６図は、第５図のイベントメモリに格納したタイミングデータを用いて発生したイベントシーケンスの波形例を示すタイミングチャートである。第５図と第６図の例では、遅延時間の挿入をしていない。
【００３０】
遅延バーニア値は基準クロック周期Ｔよりも常に小さいため、そのワード長は数ビットあればどんなイベントの端数遅延も十分に表現することが可能である。しかし、イベントカウントデータ（遅延カウント）は、例えば１から１３４，２１７，７２８までの基準クロック周期のような非常に広い範囲の整数値を表現できる必要がある。これは、実際のテスト動作において、２つのイベント間の時間長が、数十ナノ秒のような小さな値から数百ミリ秒のような大きな値までになることがあり得るからである。このような最大の時間長に必要なクロック周期の数を表現するためには、イベントメモリ内の各遅延カウントデータの構成は、例えば２７データビットを必要とする。
【００３１】
実際のデバイステストでは、上述のような多数のクロック周期を使用するような大きな時間長を用いる頻度は小さく、ほとんどの場合は少数のクロック周期で十分である。従って、各イベントカウント内の遅延カウントデータに、例えば９ビット長というより少ないビット数のデータを使用することが望ましい。したがって本発明は、少数のデータビットを用いて、多数のクロック周期を必要とするデルタタイムを得るために、遅延時間をイベント間に挿入する方法を提供するものである。すなわち本発明は、直前のイベントとの時間差が、イベントメモリにおいて割り当てられたデータビットで表現可能な時間長よりもはるかに長いイベントを発生する手段を実現するものである。
【００３２】
第４図と第５図の例において、イベント２を生成する遅延値△Ｖ2の遅延時間が不十分な長さである場合、意図する長さの遅延時間を達成するためには、既存の遅延データに追加の遅延時間を挿入することが必要である。第７図はこのような状況、すなわちイベント１とイベント２の間に十分な遅延時間を達成できるように、イベントのシーケンスに追加のイベントを挿入する状況を示すタイミングチャートである。第７図の例では、イベント２は２つのイベント２ａおよび２ｂに分離され、例えばイベント２ａは遅延時間△Ｖ2aを有し、イベント２ｂは遅延時間△Ｖ2bを有する。すなわち、最大の遅延時間を有するイベント２ａを、イベント２に挿入している。
【００３３】
本発明の第１の態様では、このような遅延時間の挿入動作を、以前のイベント、例えばイベント１を複製する（繰り返す）ことにより行う。第８図はそのようなイベントメモリ内のデータ格納の例であり、最大値の遅延カウントデータと０値のバーニアデータを有するイベント２ａが挿入されている。イベント２ａは、第８図の右端の欄に示すように、イベント１と同一のイベントタイプとなっている。第８図のイベントデータを用いることにより、例えば第９図の波形が形成される。イベント２は、遅延時間△Ｖ2a（最大値の遅延カウントと０値の遅延バーニア）を有するイベント２ａと、遅延時間△Ｖ2b（遅延カウントＣ２と遅延バーニアＶ２）を有するイベント２ｂとの組み合わせにより形成されている。
【００３４】
上記の例に示すイベント２ａの遅延カウントは、最大値の遅延カウントとなっているが、遅延カウントデータは、挿入すべき遅延時間により異なるので、最大値を取るとは限らず、最大の遅延カウントデータよりも小さな値ともなりうる。あるいは、イベント間の意図する時間長が、可能な最大値の遅延カウントデータを２以上加算することが必要な場合もあり、そのような場合には、最大値の遅延カウントデータを有するイベント１を複数回繰り返す。
【００３５】
本発明の第１の態様における解決法は、第３図（Ｃ）に示すようなテスト信号等を形成するためのドライブイベントが連続した状況において効果的である。しかし、この解決法は、サンプリングイベント（ストローブ信号）の形成の場合には問題がある。前記で簡単に説明したように、ストローブ信号は、極めて細いパルスであり、セット（立ち上がり）エッジとリセット（下り）エッジのような２個のエッジ（イベント）で形成するのではなく、単独のエッジ（イベント）により定義されている。従って、イベント１がサンプリングイベント（ストローブ信号）である場合、第９図の例においてイベントの中間点、例えばイベント２ａのタイミング点で、ストローブ信号が発生されてしまう。このようなストローブ信号は、第２図に示すアナログコンパレータに供給され、ＤＵＴの出力信号をサンプル（ストローブ）する。その結果サンプルされた出力信号は、比較器により期待値と論理的に比較される。このため、実際のＤＵＴの動作に不良がなくても、本来意図していないサンプル点での比較なので、テスト結果が不良とされる可能性がある。
【００３６】
従って、本発明の第２の態様は、上述の第１の態様とは別の解決法を用いている。この方法では、ＮＯＰ（ノンオペレーション）という新たなイベントをイベントメモリのデータに挿入する。第１０図は、本発明の第２の態様におけるイベントメモリ内のデータ格納例を示している。この例において、イベント２ａとして示されたＮＯＰイベントを、イベント１の後のイベントデータに挿入する。イベント２ａは、遅延時間△Ｖ2a（最大値の遅延カウントと０値の遅延バーニア）を有する。この新たなイベントのイベントタイプを、第１０図の右端の欄にＮＯＰと表わしている。第１０図のイベントデータを用いることにより、例えば第１１図の波形が形成される。
【００３７】
ＮＯＰイベントを呼び出した場合、テストシステムは、指定された遅延時間を形成する以外は何もしない。従って、ドライブイベントにおいて、ＮＯＰの挿入があってもテストピンの状態に変化を生じない。また同様にサンプリングイベントにおいて、ＮＯＰの挿入があってもサンプリングイベントを形成せず、したがって誤ったテスト結果も発生しない。
【００３８】
上記の例に示すイベント２ａ（ＮＯＰイベント）の遅延カウントは、最大値の遅延カウントとなっているが、遅延カウントデータは、挿入すべき遅延時間により異なるので、最大値を取るとは限らず、最大の遅延カウントデータよりも小さな値ともなりうる。あるいは、イベント間の意図する時間長が、可能な最大値の遅延カウントデータのＮＯＰイベントを２以上加算することが必要な場合もあり、そのような場合には、最大値の遅延カウントデータを有するＮＯＰイベントを複数回繰り返す。
【００３９】
好ましい実施例しか明記していないが、上述した開示に基づき、添付した請求の範囲で、本発明の精神と範囲を離れることなく、本発明の様々な形態や変形が可能である。
【００４０】
【発明の効果】
本発明によれば、イベント型半導体テストシステムは、半導体デバイスを評価するために、イベントメモリ内に格納されたイベントデータを用いて各種タイミングのイベントを形成することができる。各イベントのタイミングは、以前のイベント間との時間差（デルタタイム）により定義される。イベント間のデルタタイムは、そのイベント間に遅延時間を挿入することにより容易に拡張することができ、そのような拡張によりイベントメモリの最大ワード長により可能な遅延時間よりはるかに大きな総合的デルタタイムを形成することができる。本発明の１の態様において、本発明のイベント型テストシステムの遅延時間挿入の動作は、意図した時間長を達成するまで、現在のイベントより直前のイベントを繰り返すことにより実行する。また本発明の別の態様において、イベント型テストシステムの遅延時間挿入の動作は、意図した時間長を達成するまで、現在のイベントについてＮＯＰ（ノンオペレーション）を呼び出して行う。
【図面の簡単な説明】
【図１】本発明のイベント型テストシステムの基本的な構成を示す概略ブロック図である。
【図２】第１図のピンエレクトロニクスと、イベント発生器からのドライブイベント（テスト信号）とサンプリングイベント（ストローブ信号）についてのより詳細なブロック図である。
【図３】各種のイベントの時間関係を示すタイミングチャートであり、イベントを基にしたテストオペレーションの基本概念を示すために、基準クロックとの関係によりドライブイベントとサンプリングイベントを示している。
【図４】２つの近接イベント間の各時間差（デルタタイムまたは遅延時間）により各種のイベント間のタイミング関係をあらわしたタイミングチャートである。
【図５】イベント型テストシステムに設けられるイベントメモリにおけるデータ格納例を示す図であり、第４図に示す一連のイベント間の遅延時間をあらわすデータであり、本発明の遅延時間の挿入が行われない連合に対応している。
【図６】第５図に示すイベントメモリ内に格納されたタイミングデータ例を用いて生成されるイベントのシーケンスの波形の例を示すタイミングチャートであり、本発明の遅延時間の挿入が行われない場合に対応している。
【図７】イベント間に十分に長い遅延時間を得るために、イベントのシーケンス中に付加的なイベントを挿入する場合の時間関係を示すタイミングチャートである。
【図８】本発明の第１の態様において、イベント型テストシステム内のイベントメモリにおけるタイミングデータに遅延時間を挿入するためのデータ格納例を示す図である。
【図９】本発明の第１の態様において、第８図のイベントメモリに格納されたタイミングデータにより生成されたイベントのシーケンスの波形例を示すタイミングチャートである。
【図１０】本発明の第２の態様において、イベント型テストシステム内のイベントメモリにおけるタイミングデータに遅延時間を挿入するためのデータ格納例を示す図である。
【図１１】本発明の第２の態様において、第８図のイベントメモリに格納されたタイミングデータにより生成されたイベントシーケンスの波形例を示すタイミングチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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