(57)【特許請求の範囲】
【請求項１】
２つの離間した導電性接点層と、両接点層間を延在するアモルファスシリコン材料からなる層とを具える構造を具えたプログラムド半導体メモリデバイスを製造する方法において、前記アモルファスシリコン材料は、水素化シリコンリッチアモルファス窒化シリコン合金、水素化シリコンリッチアモルファス炭化シリコン合金、水素化シリコンリッチアモルファス酸化窒化シリコン合金からなる群から選ばれたアモルファスシリコン合金とし、プログラミング処理を前記構造の一領域に実行して、前記アモルファスシリコン材料からなる層のこの領域全体に、この領域内のキャリア輸送に対する活性化エネルギーを選択した量だけ低減する欠陥バンドを誘起させ、前記活性化エネルギーの選択した低減量はこのプログラミング処理により可変であることを特徴とするプログラムド半導体メモリデバイスの製造方法。
【請求項２】
前記プログラミング処理は、電流を前記構造に、前記アモルファスシリコン材料からなる層内に欠陥バンドを生成するに十分な電流密度で流す電流ストレス処理を含むことを特徴とする請求項１記載の方法。
【請求項３】
前記プログラミング処理は前記アモルファスシリコン材料からなる層を高エネルギー粒子で衝撃する処理を含むことを特徴とする請求項１記載の方法。
【請求項４】
前記アモルファスシリコン材料からなる層が前記２つの導電性接点層間に挟まれていることを特徴とする請求項１〜３のいずれかに記載の方法。
【請求項５】
支持体上に前記メモリデバイスのアレーを具えるメモリマトリクスアレー装置を製造する方法において、前記メモリデバイスを、前記支持体上に堆積された共通の層を用いて、請求の範囲１〜４のいずれかに記載された方法に従って製造することを特徴とするメモリマトリクスアレー装置の製造方法。
【請求項６】
前記アレーの前記メモリデバイスを行及び列に配置した前記メモリマトリクスアレー装置の製造方法であって、前記支持体上を直交して延在する重畳関係の行及び列導体の組を設け、これらの行及び列導体を、それらのクロスオーバ領域において、前記アモルファスシリコン材料からなる層により分離させ、各クロスオーバ領域に、その領域の行及び列導体の部分からなる前記２つの導電性接点層を有する前記メモリデバイスを形成することを特徴とする請求項５記載の方法。
【請求項７】
前記アモルファスシリコン材料からなる層を前記行及び列導体の組間を連続的に延在する層として設けることを特徴とする請求項６記載の方法。
【請求項８】
前記複数のメモリデバイスアレーを前記支持体上に重畳関係に順に設け、各アレーのメモリデバイスを共通の堆積層から製造することを特徴とする請求項６又は７記載の方法。
【請求項９】
２つの離間した導電性接点層と、両接点層間を延在するアモルファスシリコン材料からなる層とを具えたプログラムド半導体メモリデバイスにおいて、前記アモルファスシリコン材料が、水素化シリコンリッチアモルファス窒化シリコン合金、水素化シリコンリッチアモルファス炭化シリコン合金、水素化シリコンリッチアモルファス酸化窒化シリコン合金からなる群から選ばれたアモルファスシリコン合金であり、且つ前記アモルファスシリコン材料からなる層が該層内に生成された欠陥バンドを有し、プログラミング処理により、前記導電性接点層間のキャリア輸送に対する活性化エネルギーが該欠陥バンドにより決まる選択した量だけ低減されていることを特徴とするプログラムド半導体メモリデバイス。
【請求項１０】
２つの離間した導電性接点層と、両接点層間を延在するアモルファスシリコン半導体材料からなる層とを具えたプログラマブル半導体メモリデバイスにおいて、前記アモルファスシリコン材料が、水素化シリコンリッチアモルファス窒化シリコン合金、水素化シリコンリッチアモルファス炭化シリコン合金、水素化シリコンリッチアモルファス酸化窒化シリコン合金からなる群から選ばれたアモルファスシリコン合金であり、該アモルファスシリコン材料からなる層が、該層内に欠陥バンドを誘起させるプログラミング処理により変えうる前記接点層間のキャリア輸送に対する活性化エネルギーを有し、デバイスをプログラムしうることを特徴とするプログラマブル半導体メモリデバイス。
【請求項１１】
前記アモルファスシリコン材料からなる層が前記２つの導電性接点層間に挟まれていることを特徴とする請求の範囲９又は１０記載のデバイス。
【請求項１２】
共通の支持体上に支持された請求の範囲９〜１１のいずれかに記載された前記メモリデバイスのアレーを具えるメモリマトリクスアレー装置。
【請求項１３】
前記アレーの前記メモリデバイスが行及び列に配置され、各行内の各メモリデバイスの前記２つの導電性接点層の一方が電気的に相互接続され、各列内の各メモリデバイスの前記２つの導電性接点の他方が電気的に相互接続されていることを特徴とする請求項１２記載のメモリマトリクスアレー装置。
【請求項１４】
前記アレーは前記支持体上を延在し互いに交差する行及び列導体の組を具え、これらの行及び列導体はそれらのクロスオーバ領域において、前記アモルファスシリコン材料からなる層により分離され、各クロスオーバ領域が、その領域の行及び列導体の部分からなる前記２つの導電性接点層を有する前記メモリデバイスを形成していることを特徴とする請求項１３記載のメモリマトリクスアレー装置。
【請求項１５】
前記クロスオーバ領域における前記アモルファスシリコン材料からなる層は前記行及び列導体の組間を連続的に延在する層の一部分であることを特徴とする請求項１４記載のメモリマトリクスアレー装置。
【請求項１６】
前記支持体上に重畳された複数の前記メモリデバイスのアレーを具えることを特徴とする請求項１４又は１５記載のメモリマトリクスアレー装置。
【請求項１７】
一つの前記アレーの一組の前記行又は列導体が隣接するアレーの一組の前記行又は列導体としても作用することを特徴とする請求項１６のメモリマトリクスアレー装置。
【発明の詳細な説明】
本発明、２つの離間した導電性接点層と、両接点層間を延在するアモルファスシリコン材料からなる層とを具える半導体メモリデバイス及びその製造方法に関するものである。本発明はこのようなメモリデバイスを用いるメモリマトリクスアレー装置にも関するものである。
上述した種類の半導体メモリデバイスはＰＣＴ  ＷＯ  ９０／１３９２１に開示されている。このデバイスは、一方の表面にクロムのような第１導電層が設けられ、他方の表面にバナジウムのような選択した金属の第２導電層が堆積されたアモルファスシリコン材料の薄層を具える。このアモルファスシリコン層は、２０〜３５０ｎｍの範囲内の厚さを有する、燐がドープされた水素化ｎ型層、又はホウ素がドープされた水素化ｐ型層とすることができ、好ましくはバルク状態において少なくとも１０-6（Ω．ｃｍ）-1の導電率を有するようにドープする。このデバイスにメモリ機能を行わせるために、デバイスの両端間に電圧又は一連の電圧を供給してその構造をアナログメモリ特性を有する構造に変換する所謂フォーミング処理によりその電気的特性を変更する。このフォーミング処理はデバイスの抵抗値をこの処理前の約１０9オームから、例えば約２桁小さい値に低減する作用を有する。このフォーミング処理後、デバイスを供給電圧を表す抵抗値にセット及びリセットすることができ、この抵抗値は供給電圧の除去後も保持され、従ってプログラムしたデバイスを提供することができる。このデバイスは、この点に関し、所定の状態を保持電圧により維持されている間だけ保持するのみであるデバイス及び２つの各別の電圧レンジに応答して２つの値を有効に蓄積する既知のバイナリメモリデバイスと相違する。
このようなフォーミング処理により生ずる構造及び動作の変化は、「Philosophical Magazine」B.1994, Vol.69, No.2, pp.237-251に発表されたJ. Hajto等の論文”Metal-semiconductor transition in electroformed chrmium/morphous silicon/vanadium thin-flm structures”において、フォーミング処理が高度に導通する局部的フィラメント状領域を生成するからであると説明されている。この論文には、フィラメント状領域（０．５μm以下の直径にしうる）は、フォーミング処理中に上部金属がドープアモルファスシリコン層内に拡散して混合金属及びシリコンの領域が生成されることにより生ずるものと示唆されている。この論文には、アモルファスシリコン層が０．１１μmの厚さのアモルファスシリコンであり、直径１０μmの活性領域を有するＣｒ／ｐ+ａ−Ｓｉ：Ｈ／Ｖサンドウイッチ構造に関する実験結果が報告されている。この構造は、最初、接点における金属−半導体ショットキ障壁のために約１０9オームの低電圧抵抗値を有し、この抵抗値が、約１４Ｖまで増大する大きさの３００ｎｓ電圧パルスの系列を上部のバナジウム接点を正極性として印加するフォーミング処理により、約１０3オームに低下する。このフォーミング処理後、この構造は、１００ｎｓの持続時間及び２〜６Ｖの大きさの単電圧パルスの影響の下で１０3オームに等しいＲon及び１０6オームに等しいＲoffの不揮発性抵抗状態を生じることを証明し、高速アナログメモリスイッチング特性を示すことを証明している。上述のＰＣＴ  ＷＯ９０／１３９２１にも同様の結果が記載されている。このようにフォーミング処理したデバイスをメモリ素子として用いる既知の一実施例では、３．４Ｖ及び１００ｎｓの持続時間を有する正の書き込みパルスをクロム接点に供給して２×１０3オームのオン状態を生じさせ、続いて反対極性の消去パルスを連続的に増大する電圧で印加すると、所定のしきい値電圧において、デバイス抵抗が連続的に増大する各印加電圧とともに次第に増大し、約３．０Ｖにおいて約４×１０5オームの最終抵抗状態が達成されることが確かめられている。これらの状態はすべて不揮発性で安定であり、デバイスは最後にセットされた導電率状態を保持する。デバイス抵抗値は上側及び下側スイッチングしきい値間において主として印加電圧パルスの関数となる。このJ. Hajto等の論文に記載された実験結果によれば、異なるアナログメモリ状態に対するデバイスのＩ−Ｖ特性はほぼ対称で、線形である。このアナログメモリ半導体デバイスは、例えばアナログニューラルネットワーク内の不揮発性リプログラマブルメモリ素子として使用するのに好適である。
ＰＣＴ  ＷＯ９０／００８１７には、アモルファスシリコン又はアモルファスカーバイド、オキサイド又はナイトライドのようなアモルファスシリコン化合物を水素のような不動態化剤と反応させて形成したアモルファスシリコン化合物層と、このアモルファスシリコン化合物層の上に設けられた２つの導電性電極とを具えて電気スイッチングデバイスが開示されている。このデバイスは最初比較的高い抵抗値を有するが、同様に高電圧を印加することによりフォーミング処理を施し、電極の重畳部分の減量とともに結晶質元素シリコンのディスク状領域を形成させて、デバイスを貫通する局部的フィラメントを生成している。このように一旦フォーミング処理すると、デバイスは電圧制御負抵抗を示し、高い電圧又は電流を受けるまで低い抵抗値を有し、高い電圧又は電流を受けると高い抵抗値になる。この抵抗値の変化は、フィラメント領域におけるオーミックヒーティング及びこの領域から低電子移動度を有する領域への電子の熱電子放出及び／又は電界放出によるものとして説明されている。
本発明の目的は改善された半導体メモリデバイスを提供することにある。
本発明の他の目的はこのようなメモリデバイスを用いるメモリアレーを提供することにある。
本発明の第１の特徴は、２つの離間した導電性接点層と、両接点層間を延在するアモルファスシリコン材料からなる層とを具える構造を具えたプログラムド半導体メモリデバイスを製造する方法において、前記アモルファスシリコン材料を、水素及びシリコンに加えて少なくとも一つの他の元素を含む水素化シリコンリッチアモルファスシリコン合金とし、且つプログラミング処理を前記構造の一領域に実行して、前記水素化シリコンリッチアモルファスシリコン合金層のこの領域全体に、この領域内のキャリア輸送に対する活性化エネルギーを選択した量だけ低減する欠陥バンドを誘起させ、前記活性化エネルギーの選択した低減量はこのプログラミング処理により可変であることを特徴とする。
本発明の他の特徴は、２つの離間した導電性接点層と、両接点層間を延在するアモルファスシリコン材料からなる層とを具えたプログラマブル半導体メモリデバイスにおいて、前記アモルファスシリコン材料が、水素及びシリコンに加えて少なくとも一つの他の元素を含む水素化シリコンリッチアモルファスシリコン合金であり、該アモルファスシリコン合金層が、該層内に欠陥バンドを誘起させることにより変えうる前記接点層間のキャリア輸送に対する活性化エネルギーを有し、デバイスをプログラムしうることを特徴とする。
本発明の更に他の特徴は、２つの離間した導電性接点層と、両接点層間を延在するアモルファスシリコン材料からなる層とを具えたプログラムド半導体メモリデバイスにおいて、前記アモルファスシリコン材料が、水素及びシリコンに加えて少なくとも一つの他の元素を含む水素化シリコンリッチアモルファスシリコン合金であり、且つ前記アモルファスシリコン合金層が該層内に生成された欠陥バンドを有し、前記接点層間のキャリア輸送に対する活性化エネルギーが該欠陥バンドにより決まる選択した量だけ低減されていることを特徴とする。
欠陥バンド、もっと詳しく言うと欠陥バンド内の欠陥の濃度及びエネルギー分布を調整することにより、欠陥バンドに依存し、これにより決まるデバイスの活性化エネルギーレベルの低減量を選択的にセットしてデバイスを所望のプログラム状態にすることができる。
好適実施例においては、水素化シリコンリッチアモルファスシリコン合金材料は、窒素対シリコンの比が１．０より低く、好ましくは約０．２より大きい水素化シリコンリッチアモルファス窒化シリコンとするのが好ましい。他の実施例では、前記合金は水素化シリコンリッチアモルファス炭化シリコンとすることができる。シリコンリッチとは、合金内のシリコン原子濃度がシリコン及び水素以外の構成元素の原子の濃度より大きいことを意味する。好適実施例における合金内の少なくとも一つの他の元素、例えば窒素又は炭素の量は材料のバンドギャップを著しく増大するようにする。従って、窒素対シリコンの比は０．２より大きくするのが好ましい。欠陥バンドを具える欠陥を形成するには、前記合金材料内に、窒素又はシリコン以外に、他の元素は必要とされない。
例えば酸化シリコン又は酸化窒化シリコンを含む他の水素化シリコンリッチアモルファスシリコン合金を使用することもでき、またゲルマニウムのような他の材料を合金内に混合することもできる。前記合金はドーパント（ｎ又はｐ型）を含むこともできるが、前記合金は真性で、アンドープのものとするのが好ましい。
プログラミング処理は、２つの導電性接点層を端子として用いて電流をデバイス構造に、欠陥を生成するに十分な電流密度で流す電流ストレス処理を含むものとするのが好ましい。この場合には、プログラミング処理が実行されたデバイス構造の領域又は特に合金層の領域が電流を流す領域になる。欠陥バンド内の欠陥は合金内の価電子帯付近にシリコンダングリングボンドを具える。電流の大きさを変えることにより、及び／又は電流を供給する時間を変えることにより、その後の使用におけるデバイスの活性化エネルギーレベルを可能な値の範囲から選択し予め決定することができ、従ってデバイスをプログラムすることができる。活性化エネルギーレベルは、一定電流密度であるものとすると、例えば供給電流ストレス時間の増大につれて次第に減少する。欠陥バンドの生成は、このデバイスを、フォーミング処理により局部的フィラメントをアモルファスシリコン層内に発生させる既知のタイプのメモリデバイスと区別させる。
欠陥バンドは他の技術を用いて誘起させることもできる。特に、プログラミング処理において、接点層間の合金層の領域を、高エネルギー粒子、即ちイオン（例えば陽子）又は電子、又は高エネルギー光子により、合金材料内の内部ボンドを切断するに十分なエネルギーレベルで衝撃して欠陥バンドを形成することもできる。
この半導体メモリデバイスは不揮発性であり、一旦プログラムすると、その後の使用においてデバイスの読み出しに使用する電流をプログラミング処理に使用した電流と比較して十分低くしてプログラムされている活性化エネルギーレベルを変化しないようにすれば、そのプログラム状態を保持する。デバイスは、現在のプログラム状態に依存して、後に、電流ストレス（又は衝撃）を用いてプログラミング処理を続けてその活性化エネルギーレベルを低減させることによりある程度は再プログラムすることができる。しかし、この処理によりその活性化エネルギーレベルを上昇するよう再プログラムすることはできない。高及び低活性化エネルギーレベルの両レベルへの再プログラミングは、必要に応じ、デバイスにアニール処理を施すことにより達成することができる。アニール処理は活性化エネルギーレベルを増大し、適度に高いアニール温度を使用すると、デバイスをそのもとのストレス処理前の状態にもどすことができ、次いで新しいプログラミング処理を実行してデバイスを所望のプログラム状態にセットすることが可能になる。アニール処理をこのように使用しうることは、接点材料の拡散により生ずるフィラメント作用を用いるものでないことを明確に証明している。プログラムド半導体メモリデバイスは実際上アナログメモリデバイスである。その理由は、このデバイスではメモリ状態を決定する活性化エネルギーレベルの低減量を丁度２つの取りうる状態からではなくほぼ連続した範囲から選択することができるためである。
本発明のプログラマブル半導体デバイスは上述した既知のタイプのものと相違し、その構造及び動作はフィラメントの存在に依存するものでない。本発明デバイスの動作は、フォーミング処理の結果として導入された欠陥バンドに依存し、既知のデバイスのようなフィラメント効果ではなくバルク制御効果を有するデバイスを導くものである。
本発明は多数の利点をもたらす。重要な点は、デバイス構造及びその製造方法がフィラメント型デバイスと相違して高い再現性を有する点にある（フィラメント型デバイスでは、材料の選択及び製造処理が重要な役割を有し、且つ使用するメカニズムが明確に解明されておらず、効果を再現するのが困難である傾向があるために再現性がよくない）。本発明のメモリデバイスは、比較的広い範囲に亘って、例えば３桁以上に亘ってプログラムすることができる。他の重要な利点は、デバイス内の欠陥バンドの領域、従ってプログラマブル領域は、電流ストレスを使用する際は電流を流す領域により、衝撃を使用する際は衝撃領域により決まるため、このようなデバイスのアレー内の個々のデバイスの動作を予測することができるとともにほぼ同一にすることができるが、既知のフィラメント型デバイスでは、アレー内のデバイスごとにフィラメント導通度が大きな変化を示しうる。
本発明は、長時間電流ストレスにより生ずる水素化シリコンリッチアモルファスシリコン合金材料における過大リークを有利に使用しうるという認識に基づくものである。アクティブマトリクス液晶ディスプレイパネル内のスイッチングデバイスとして使用されているａ−ＳｉＮｘ：Ｈ及びａ−ＳｉＣｘ：Ｈ薄膜ダイオードのようなシリコンリッチアモルファスシリコン合金デバイス（同様に対向導体間に挟まれたアモルファスシリコン合金の層を具えている）において、長時間電流ストレスにより比較的高い電流密度をこれらのスイッチングデバイスに流すと、デバイスのＩ−Ｖ特性にドリフトの形のエージング効果を生じ、この効果が十分大きい場合には過大リークを示す状態への不可逆変化をデバイスに生じさせることができことが観測された。この効果を生ずる現象は正孔注入により誘起される欠陥バンドの形成のせいであると確認されている。この状態変化は、前記デバイスをアクティブマトリクスディスプレイデバイス内のスイッチングデバイスとして使用するとき、即ちしきい値効果を示す非線形抵抗素子として作用し、その目的のためにデバイスのＩ−Ｖ特性を動作駆動電圧範囲に亘ってほぼ対称に、安定に、且つ均一にする必要があるスイッチング素子として使用するとき、全く不所望であるが、本発明者は、デバイスを他の目的に使用する、即ちメモリ素子のようなプログラムド半導体デバイスとして使用することによりこの明らかに不所望な効果を有利に利用しうることを確かめた。リークを生ずる欠陥バンドの生成の原因となる現象は水素化シリコンリッチアモルファス合金において特に強い。その理由は、ａ−Ｓｉ：Ｈ内よりも無秩序置換が多いためである。欠陥バンドを電流ストレス処理中に成長させ、デバイス抵抗及びその活性化エネルギーレベルを決定することができることを認識し、この現象をプログラミング技術として利用しうることを認識した。
また、所要の欠陥バンドは電流ストレス処理以外の方法、例えばイオン衝撃により発生させることもできることを認識した。
２つの導電性接点層を水素化シリコンリッチアモルファスシリコン合金の層の同一の表面上に離間して設けることもできる。しかし、水素化シリコンリッチアモルファスシリコン合金の層は２つの導電性接点層間に挟むのが好ましい。これは、接点間のシリコン合金の量が合金層の厚さにより決まり、従って精密に制御しうる利点を有する。
導電性接点層は金属とするのが好ましいが、ＩＴＯ又はドープ、例えばｎ型、アモルファスシリコンのような他の導電性材料を使用することもできる。プログラムされた半導体デバイスの使用中、読み出し時にデバイスを流れる電流は接点材料と無関係の大きさになる。
メモリデバイスのアレーを用いてメモリマトリクスアレー装置を提供することができる。メモリデバイスのプレーナアレーは、本発明の第１の特徴のメモリデバイスを共通の支持体上に、共通の堆積層から製造するすることにより得ることができる。支持体上に行及び列に配列されたメモリデバイスを具え、各行内の各メモリデバイスの２つの接点層の第１電気的に接続され、各列内の各メモリデバイスの２つの接点層の第２接点層が互いに電気的に接続されているプレーナアレーは、慣例の薄膜技術を用いて容易に製造することができる。好ましくは、導電ストリップからなる互いに重畳する行及び列導体の組を支持体上に形成し、これらの行及び列導体間をそれらのクロスオーバ領域においてアモルファスシリコン合金の中間層で分離し、好ましくはこのアモルファスシリコン合金層をアレーに予定された面積に亘って行及び列導体の組間を延在する連続層として設け、行導体と列導体との間の各クロスオーバ領域に、その領域の行及び列導体の部分からなる２つの接点層を有するメモリデバイスを形成することができる。この構造の形成後に、行及び列導体の端部に接続された適当な電流源から関連する行及び列導体を経てアレー内の特定のメモリデバイスに電流を流すことにより、又は局部的衝撃によりメモリデバイスをプログラムすることができる。デバイスの読み出しは、メモリデバイスを行及び列導体によりアドレスすることにより達成される。このマトリクスメモリ装置はアクティブマトリクスＬＣディスプレイデバイスのような他の大面積電子デバイスに使用されている薄膜回路技術を用いて容易に製造するとことができ、例えばＥＰ−Ａ−０５８８４０２に記載されているようなＴＦＴ（薄膜トランジスタ）を用いる既知の種類の薄膜メモリアレーと相違して、極めて簡単な製造工程を必要とするのみである。
特に好適な実施例では、メモリアレー装置は共通の支持体上に互いに重畳する複数のこのようなプレーナメモリデバイスアレーを具え、大容量の３Ｄマルチプレーンメモリデバイスを構成する。複数のアレーは支持体上に順に形成することができる。アレーは各々専用の個別の行及び列導体の組を具え、隣接するアレーを窒化シリコン又はポリイミドのような絶縁材料の層により分離することができる。或いはまた、一つの組の導体、例えば行導体の組を一つのアレー内のメモリデバイスの、例えば上部接点層として作用させるとともに、隣接するアレー内のメモリデバイスの下部接点層を構成する導体の組としても作用させるのが好ましい。このようにすると、２つの隣接するメモリデバイスアレーの場合には、３組の導体、例えば２組の列導体と、１組の共有行導体を設けるだけですみ、５つの隣接するメモリデバイスアレーの場合には、６組の導体を設けるだけですむようになる。この導体組数の減少は製造の容易性を増大する。３Ｄマルチレベル構造は、一つの層の上に別の層を設けて各アレーを支持体上に順に設けることにより簡単に製造することができ、上と下のアレーを除いて、各レベルのアレーに対し導体の組を形成するのに一つのマスクを必要とするのみである。マルチレベル３Ｄアレー内のメモリデバイスのプログラミング及び読み出しは、各アレーの行及び列導体を経て電流を供給することにより達成される。
以下、図面を参照して本発明による半導体メモリデバイス、メモリアレイデバイス、及びこのようなデバイスの製造方法を実施例につき説明する。図面において、
図１は本発明によるプログラムド半導体デバイスの一実施例の簡略断面図であり、
図２は製造の中間段におけるデバイスのＩ−Ｖ特性を示すグラフであり、
図３はプログラミング処理における電流ストレス処理の結果として発生する変化を示すデバイスのＩ−Ｖ特性のグラフであり、
図４は幾つかの例のデバイスの活性化エネルギー対印加電界を示すグラフであり、
図５は半導体メモリデバイスのエネルギーバンド図であり、
図６及び図７は本発明によるメモリマトリクスアレー装置の一実施例の一部分の簡略断面図及び平面図である。
特に、図１、図６及び図７は略図であり、正しい寸法比で描かれていない。種々の層又は領域の厚さのような特定の寸法が他の寸法より大きく拡大されている。各図において同一又は類似の部分には同一の参照番号が使用されている。
図１において、半導体メモリデバイス１０は、例えばガラスの絶縁支持体１１上に支持された多層薄膜構造を具える。この構造は支持体表面上に直接堆積された、例えばクロムのような金属の下部導電接点層１２と、導電層１２を直接覆う水素化シリコンリッチアモルファス窒化シリコンの薄層１４と、層１４を直接覆う、例えばモリブデンの上部導電接点層１５とからなる。層１５は支持体上を層１２から離れる方向に横方向に延在し、第１接点領域を提供する。層１２も同様に支持体表面上を図に垂直な方向に延在し、第２接点領域を提供する。
このメモリデバイスは、下部接点材料、本例ではクロムを支持体表面上に約１００ｎｍの厚さに蒸着により堆積し（この厚さは臨界的ではない）、次いでこの層をフォトリソグラフィによりパターン化してクロムのストリップ状の層を残存させることにより製造する。次に、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapour Deposition）処理を用いて、シラン及び窒素から層１２及び支持体１１上に直接層１４を約１００ｎｍの均一な厚さに成長させる。シラン及び窒素は約２５０°の温度で真空システム内に導入され、水素化シリコンリッチアモルファス窒化シリコン（ａ−ＳｉＮｘ：Ｈ）合金層を生成する。窒素及びシリコンの割合は、得られる層内の窒素対シリコンの比が１．０より小さく且つ０．２より大きい範囲（０．２＜Ｎ：Ｓｉ＜１．０）内になるように選択し、この特定の実施例では約０．５に選択する。
次に、第２の上部導電接点層を、支持体上の構造上にモリブデンの層を約１００ｎｍの厚さに堆積し（この厚さは変えることができる）、この層をフォトリソグラフィによりパターン化して層１４の表面上を層１２とクロスオーバして延在する接点層１５を構成するストリップを残存させることにより形成する。層１２を覆う層１４の一部分をクロスオーバ領域から離れた位置において除去して層１２と接触する電気接点を形成することができる。
こうして得られた構造は、クロスオーバ領域において、対向導電層１２及び１５間に挟まれ、両面でこれらの導電層と直接接触するシリコンリッチａ−ＳｉＮｘ：Ｈの層１４からなる。クロスオーバ領域は約１０μm2である。
この金属−半導体−金属（ＭＳＭ）構造は、基本的にバック・ツー・バックショットキバリヤデバイスを構成する薄膜ダイオードデバイスを構成する。このデバイスのこの段階におけるＩ−Ｖ特性は図２に示すとおりである。この図では、接点層１２及び１５に印加される電圧がデバイスを流れる電流密度の対数に対しプロットされている。
デバイスを流れる電流は主として電子により搬送されるので、デバイスを流れる電流の大きさを決定するのは負にバイアスされたカソード接点である。もっと詳しく言うと、カソード障壁を経る量子力学トンネリングの量を決定するのは電界の大きさであり、従ってこの電界の変化が電流−電圧特性を変化する。図２を参照すると、Ｉ−Ｖ特性は低電流において指数特性に近似するとともに、約０．１ｍeのトンネリング実効質量を有する逆バイアスされた接点を経る熱電子−電界放出と一致する。
上述したデバイスに類似するＭＳＭ薄膜ダイオードデバイスがアクティブマトリクス液晶ディスプレイデバイスのスイッチング素子として使用されている。このディスプレイデバイスでは、スイッチング素子を関連する表示素子と直列に接続し、これらの直列接続の両端間に適切な駆動電圧を印加することにより表示のために表示素子の充電を制御する。
図１に示す構造を製造したのちに、プログラムした（プログラムド）半導体デバイスを提供するためにプログラミング処理を施す。この特定の実施例では、この処理は、上部及び下部導電層を接点として用い（これらの接点は電界の影響の下で層１４を通過するキャリアのソースを提供する）、この構造に電流を十分な電流密度で流して、アモルファスシリコン合金層１４に欠陥を発生させ欠陥バンドを誘発させることにより実行する。欠陥バンドは、この処理中に電流が流れた層１４の領域に生成される。この欠陥バンドの効果は、デバイスのキャリア輸送に対する活性化エネルギーを低減することにあり、その低減量は選択可能であり、欠陥の濃度及びエネルギー分布に依存し、これはこの処理中の電流ストレスの程度、特に電流密度及び通過させるキャリアの量に依存し、これにより決まる。この特性によりデバイスをプログラマブルデバイスとして使用することが可能になる。
上述の種類のＭＳＭ薄膜ダイオード（ＴＦＤ）デバイスの使用においては、一定期間の使用後に、Ｉ−Ｖ特性が電流ストレス効果のために変化しうることが観測された。まず第１に、この変化は、正及び負の電圧パルスの印加後に、図２に破線で示すようにＩ−Ｖ曲線のシフト（ほぼ対称）の形で生ずる。もっと長い電流ストレス後には、Ｉ−Ｖ特性が対称に劣化し、低電圧でリークが現れることが確かめられた。このＩ−Ｖ特性のドリフト及びリーク電流の発生はこのようなＴＦＤのディスプレイディスプレイ等におけるスイッチング素子としての性能を制限するものである。その理由は、前者は表示素子の駆動に使用する電圧を増大する必要があり、後者はディスプレイの寿命をスイッチング素子の寿命に制限するためである。本発明は、ＴＦＤをアクティブマトリクスディスプレイデバイスのスイッチング素子として使用する場合に不所望なこれらの現象を、プログラマブル半導体デバイスのような全く異なる機能用に好適なデバイスの製造に実際に有利に使用することができるという認識に基づくものである。欠陥バンドを慎重に導入することにより、上述のデバイスを用いて、例えばＰＣＴ  ＷＯ９０／１３９２１に開示されているプログラマブル半導体デバイスに類似の機能を実行させることができる。
ＴＦＤデバイスにおけるこのような電流ストレスの効果についての一つの可能な説明は以下の通りである。電流ストレスにより誘起される欠陥バンドは、電位障壁を越えて流れる電流と並列にアノードからカソードへ電流を流れさせる。ストレス印加後に観測される高い印加電圧におけるＩ−Ｖ特性のシフトはほぼ対称である。これは両辺の電界が所定の印加バイアスにおいてほぼ同一の量だけ減少したことを示唆する。このドリフトの最も簡単な説明は、価電子帯の付近にシリコンダングリングボンド（不対結合手）を具える欠陥が電流ストレス印加中に導入され、これらの欠陥がａ−ＳｉＮｘ：Ｈ層内で電子を均等にトラップし、負接点における電界を低減するものとするものである。
層１４内に欠陥を発生するメカニズムは、材料内のボンドを切断するのに必要なエネルギーを供給する正孔−電子再結合と、アノードに注入された電子を冷却し、正孔を正バイアスアノードにおける電位障壁を越えるように励起するのに必要なエネルギーを供給する電子冷却にある。欠陥中心はシリコンダングリングボンドであるものと信じられるため、欠陥中心を構成する確率は弱いＳｉ−Ｈボンド及び強いＳｉ−Ｓｉボンドの濃度に関連する。これらの濃度は材料内の水素及び窒素の濃度に依存する。
正孔−電子再結合及び電子冷却モデルを用いて、Ｉ−Ｖ特性のシフトと、電流密度、層１４の厚さ、時間及び特性及び材料により決まる定数との間の依存性を説明することができる。
シリコンリッチ窒化シリコンを用いるデバイスのＩ−Ｖ特性は、層１４と層１２及び１５との間の各界面における障壁により決まる。電流ストレス中に準安定欠陥が生成され、アモルファス窒化シリコン層１４の電子特性を変化する。欠陥の生成は、窒素の添加により増大する無秩序置換のために、ａ−Ｓｉ：Ｈと比較してシリコンリッチａ−ＳｉＮｘ：Ｈのほうが顕著である。
デバイスに長時間の電流ストレスを施すと、比較的低い電圧で接点層１２及び１５間に電流を流れさせる他の現象が発生する。電流ストレスを更に続けると、このリーク電流の大きさが増大し、ついにはＩ−Ｖ特性より優勢になる。この現象は図３にグラフで示されている。この図には、実験データを用いて電流Ｊのモジュラスの対数値が印加電圧に対しプロットされ、図２に対応する初期Ｉ−Ｖ特性が文字符号Ａで示されている。電流ストレス前のＩ−Ｖ特性はＴＦＤの代表的なものであり、約２．１ｅＶに等しい光バンドギャップ（Ｅｇ）を有する。この初期測定後に、デバイスに長時間ストレス処理を施し顕著なリーク電流を発生させた（図３の曲線（Ｂ））。この際、１０マイクロ秒の持続時間及び２．５ｋＨｚの周波数を有する５Ａｃｍ-2の正及び負電流パルスを用いて、次第に増大するストレス時間後に一組のＩ／Ｖ曲線Ｂ〜Ｄを測定した。この図から明らかなように、これらの曲線は零ボルトを中心にほぼ対称である。図３は、電流ストレスが進み、より多数の欠陥が層１４内に導入されるにつれて、リーク電流が対応して増大することも示している。印加電圧に対する活性化エネルギーＥAの測定結果は、ストレスを続けるにつれて、電流輸送に対する活性化エネルギーがバンドギャップと比較して小さい値に減少し、リーク電流の増大が導通プロセスに寄与する欠陥中心の数の増大よりも主として活性化エネルギーの変化によることを示した。図４は、活性化エネルギーＥAをデバイスのバイアス電圧Ｖ（ボルト）に対しプロットしたグラフであり、曲線１はこの電流ストレス前の値を示し、曲線２は電流ストレス後及びリークの発生時における値を示し、曲線３は連続電流ストレス後の値を示す。デバイスにリークが発生する前は、Ｉ−Ｖ特性は、図２に破線で示すように、誘起された欠陥の幾つかにおける電子トラップによりドリフトする。トラップされる電子の数が約１０18ｃｍ-3に達すると、デバイスがどのようにストレス処理されたかとは無関係に、リークが明確になり、この特性は、図４に示す活性化エネルギー曲線とともに、リーク電流の発生メカニズムはフレンケル−プール放出による導通及び欠陥バンドを経るホッピングを含むことを示唆している。電流ストレスによる活性化エネルギーの変化についての可能な説明は、欠陥バンドが広くなって、欠陥中心がバンドエッジに近づき、おそらく、欠陥中心間の平均距離が減少して、欠陥中心の電荷による反発力及び隣接荷電欠陥中心による吸引力の２つの力の影響の下で、キャリアが低い実効障壁を飛び越えるものと考えられる。欠陥バンドの効果は図５に示されており、この図は構造のエネルギーバンド図である。この図において、ＥV及びＥCは価電子帯のエネルギー及び伝導帯の下端のエネルギーをそれぞれ示し、ＥＦｎは擬フェルミ準位であり、Φ’e及びΦ’hは電子に対する障壁高さ及び正孔に対する障壁高さをそれぞれ示し、Ｅ’Aはホッピング及びフレンケル−プール放出に対する実効障壁高さであり、Ｂｄは欠陥バンドを示す。
従って、リーク現象の一つの解釈として、ストレス処理前は電流密度はアノードからの電子（Ｊe）の熱電子−電界放出に支配されるものと考えられる。デバイスの活性化エネルギー（図４）は、上部及び底部障壁の高さの間に差があるが、両障壁が電界とともに同一に変化し、その傾斜が低いトンネリング実効質量を有する電子の熱電子−電界放出と一致することを示す。正孔電流Ｊh1はアノード金属内で発生される正孔の熱電子−電界放出により決まる。欠陥バンドＢｄは電流ストレス中に成長し、ついには欠陥中心が十分に近接して正孔Ｊh2の第２の通路を与えるとともに、価電子帯に十分近接してフランケル−プールメカニズムにより正孔を放出し、リーク電流を発生する。
正孔注入により誘起され、過大のリークの原因となる欠陥バンドは電流ストレス中に成長するため、その抵抗値を決定することができる。この特徴は、図４から明らかなように活性化エネルギーレベルを所望の如くセットするようにストレスを適切に選択することによりデバイスをプログラムするのに使用することができる。活性化エネルギーのレベルは欠陥バンドにより決まる。もっと詳しく説明すると、活性化エネルギーはプログラミング処理中にセットされる欠陥の濃度及びエネルギー分布に依存し、これにより決まり、これはこの処理のパラメータの変化に従って変化させることができる。かかる後に、実際上アナログ半導体メモリデバイスであるこのデバイスは、電流ストレスに使用する電圧より低い読み出し電圧を用いて読み出し、そのプログラムされた状態を決定することができる。代表的には、デバイスは、例えば約１ボルトの読み出し電圧を接点間に供給することにより読み出される。選択されたＩ−Ｖ特性（図３）に従ってデバイスを流れる電流がプログラムされた状態を表す。
デバイスの電流と活性化エネルギーレベルＥAとの間の関係は次式で表すことができる。
Ｊ＝Ａexp-（ＥA／ｋＴ）
ここで、Ａは定数、Ｔは温度、及びｋはボルツマン定数である。
シリコンリッチアモルファス窒化シリコン合金を用いるデバイスにおける上述した効果と同一の効果が、層１４に水素化シリコンリッチアモルファス炭化シリコン（ａ−ＳｉＣｘ：Ｈ）を用いるデバイスにおいても生ずることが確かめられた。欠陥バンドによる電流輸送は水素化シリコンリッチアモルファス酸化シリコン合金又は酸化窒化シリコン合金のようなシリコンリッチアモルファスシリコン合金に共通の現象であるものと予想される。場合によっては、シリコンリッチ合金材料内の窒素又は炭素（又は酸素、又は酸素及び窒素）が欠陥バンドを誘起するのに必要な主成分であり、誘起欠陥バンドを構成する欠陥を形成するために他の元素を合金内に含める必要はない。アモルファスシリコン合金はアンドープ、真性合金を使用するのが好ましいが、ドープすることもできる。例えばゲルマニウムのような他の元素を合金内に含めることもできる。合金を形成するのに使用する窒素、炭素又は他の元素の割合は材料のバンドギャップに著しい影響を与えるのに十分な大きさにする必要がある。
半導体メモリデバイスは不揮発性であり、以後の使用において、読み出しを比較的低い動作電圧を用いて行えば、後”プログラミング”は発生しない。しかし、そのプログラミングを変化させたい場合には、これは後プログラミング処理を実行することにより達成しうるが、このような再プログラミングはストレス処理されてないデバイスの特性に対して行うことができるのみである。フル再プログラミングは、デバイスに適度に高い温度でアニール処理を施してデバイスを有効にクリーン状態にワイプし、もとのストレス処理されてない状態にもどした後に、再び適切にプログラムすることにより実施することができる。アニール処理は、デバイスをクリーン状態にワイプしないで活性化エネルギーを増大させるのに使用することもできる。
プログラムド半導体デバイスを製造するのに使用する上述のプログラミング処理は電流ストレス処理を必要とするが、他の技術を用いて所望の欠陥バンドを誘起させることができる。特に、プロトン又は光子のような電子又はイオンを用いて層１４の接点層１２及び１５間の領域に高エネルギー粒子衝撃を、内部ボンドを切断するのに十分なエネルギーレベルで実行することができる。この場合には、キャリア輸送に対する活性化エネルギーの低減量は衝撃中に消費されるエネルギー量で定義される衝撃の程度に依存する。
接点層１２及び１５の材料は変えることができる。他の材料、例えばＩＴＯ又はドープアモルファスシリコンを使用することができる。後の使用中において読み出し時にプログラムしたデバイスを流れる電流は、その動作がバルク効果により支配されるために、一般に接点材料に依存しない。上述の実施例では、層１４を特定の厚さにしたが、この層の厚さは、例えば２５ｎｍから約１μmの間で変化させることができる。厚さを増大するにつれて、長いストレス処理時間又は高い電圧が必要になる。薄い層は同一の温度レベルで高速にストレス処理することができる。窒化シリコン又は炭化シリコン合金の場合には、多量の窒素又は炭素を合金に加えれば加えるほど、無秩序置換の量がバンドギャップとともに増大し、欠陥バンドを発生しやすくなる。メモリデバイスの寸法、即ち接点１２及び１５間のオーバラップ面積を変えることもできる。
デバイスの他の構造例においては、２つの導電接点層をアモルファスシリコン合金層の一方の表面上の互いに離間した位置に設けることができる。例えば、層１４を支持体の表面に直接堆積することができる。次に、単一の金属層をこの層の表面上に堆積し、フォトリソグラフィによりパターン化して２つの導電接点層を形成する、又は２つの異なる導電材料、例えばクロム及びモリブデンを順に別々の層として堆積し、パターン化することができる。
メモリデバイスのアレーを具えるメモリマトリクス装置の一実施例を、その一部分の断面図及び平面図を示す図６及び図７を参照して説明する。本例装置は、例えばガラスの共通絶縁支持体１１上に互いに重畳関係に積層され且つ支持体表面に平行な順次の平面内に位置する複数の２−Ｄ（プレーナ）メモリデバイスアレーを具え、マルチレベル３−Ｄメモリデバイス構造を構成する。メモリデバイス１０は各アレー内に行及び列に配置され、図示の装置は５つのアレーを具える。
各アレーは、支持体上を延在する金属ストリップ２０からなる一組（Ｘ）の互いに平行な等間隔の行導体と、支持体上をＸ組の導体に対し直角に延在する金属ストリップ２２からなる一組（Ｙ）の平行な等間隔の列導体とを具え、両組の平面が水素化シリコンリッチアモルファスシリコン合金材料の中間層１４により互いに離間される。本例では層１４の材料はａ−ＳｉＮｘ：Ｈであり、その光バンドギャップＥは約２．７ｅＶである。従って、支持体表面にもっとも近い第１アレーは一組の行導体Ｘ１と、これと交差する一組の列導体Ｙ１と、これらの導体間に位置する層１４とを具える。アレー内のメモリデバイスは行及び列導体間のクロスオーバ領域に位置し、各メモリデバイスは、図７に示すようにクロスオーバ領域における行導体２０と列導体２２（図１の接点層１２及び１５を構成する）の重畳部分と、これらの部分間に挟まれた層１４の部分とからなる（層１４は２組の導体間を連続的に延在している点に注意されたい）。従って、一つの列導体２２の個々の部分からなる一列内のすべてのメモリデバイス１６の下部接点層は列導体により互いに電気的に接続され、且つ一つの行導体２０の個々の部分からなる一行内のすべてのメモリデバイス１０の上部接点層は行導体により互いに電気的に接続されている。従って、このマトリクスアレー内の個々のメモリデバイス１０は関連する行及び列導体によりアドレス指定することができる
メモリデバイスの重畳アレーも同様の構成を有する。本例では、各組の行及び列導体が隣接アレー間で共用される。即ち、上述した行導体の組Ｘ１は支持体から２番目のアレーのための一組の行導体としても作用し、このアレーは行導体の組Ｘ１と、列導体の組Ｙ２と、中間層１４とで構成され、同様にメモリデバイス１０の行及び列アレーが２組の導体、即ちＸ１及びＹ２のクロスオーバ領域により決定される。組Ｙ２のアドレス導体の位置は図６に示すように組Ｙ１の導体の位置に対し互い違いにして容量結合効果を低減させる。残りの３つのアレーも同様に設けられ、それぞれ一対のアドレス導体の組Ｙ２及びＸ２，Ｘ２及びＹ３，Ｙ３及びＸ３とそれぞれの中間層１４とで構成される。行導体の組Ｘ１，Ｘ２及びＸ３の端部は慣例の如く各組の個々の導体との接触を可能にするために梯形に配置する。列導体の組Ｙ１，Ｙ２及びＹ３も同様に終端させる。
これらのアレーは、慣例の薄膜技術を用いて、各層を順に形成することにより極めて簡単に製造することができる。金属層、例えばクロム層を支持体１１の表面上に堆積し、フォトリソグラフィによりパターン化して列導体の組Ｙ１を形成する。次に、ＰＥＣＶＤプロセスを用いてａ−ＳｉＮｘ：Ｈの層を支持体上に所要の厚さに成長させるとともに導体の組Ｙ１及び支持体の中間表面部分上に連続的に延在させて層１４を形成する。別の金属層、例えばクロム層、又はモリブデン層を堆積し、パターン化して行導体の組Ｘ１を構成する導電ストリップ２０を形成する。次に、ａ−ＳｉＮｘ：Ｈの別の層を堆積して第２アレーのための層１４を形成し、次に別のクロム層を堆積し、パターン化して第２アレーのための列導体の組Ｙ２を形成する。次に、ａ−ＳｉＮｘ：Ｈの別の層を列導体の組Ｙ２及び中間表面領域上に形成し、次に、次の行導体の組Ｘ２を形成して第３アレーを完成させ、以下同様に最後の行導体の組Ｘ３まで形成する。金属層の厚さ及びこれから形成されるストリップ２０及び２２の幅はすべてのアレーに対し均一にするともに同一にする。行及び列導体の幅により決まる各クロスオーバの面積、従ってメモリデバイスのサイズは本例でもほぼ１０μm2にすることができるが、これは必要に応じ変化させてもっと大きな又はもっと小さなサイズのメモリデバイスを提供することもできる。層１４は、前述したように、少なくともクロスオーバ領域において所要の厚さに設ける。図６の構造は簡略化して示したものであり、層１４を単に均一な厚さの連続層として堆積する場合には、実際にはそれらの表面は図に示すような完全な平面にならず、起伏を示す。必要とされる薄膜技術は極めて簡単であり、５つのアレーに対し６つのマスク処理を必要とするだけである点に注意されたい。
メモリマトリクスアレーは、各アレー内の一つの行導体及び一つの列導体に電圧を供給して関連する行及び列導体の交点に位置するメモリデバイスを経て電流を流れさせ、これによりクロスオーバ領域において層１４内に欠陥バンドを誘起させることによりプログラムする。プログラムしたデバイスの読み出しは、同様に読み出し電圧を関連する行及び列導体に供給し、発生する電流を検出することにより達成される。この読み出し動作は、マトリクスメモリデバイスに対し既知のように、例えば各アレーの各行導体を順に走査して一行のメモリデバイスを選択するとともに、列導体を走査して選択した行内の個々のメモリデバイスの状態を決定することにより各アレーを順に読み出すようにしうる。
一組の導体を隣接するアレー間で共用することにより必要とされる導体の組数が減少し、従って構造の製造が簡単になる。上述の例では、５つのアレーに対し６組のアドレス導体が必要とされるのみである。しかし、各重畳メモリデバイスアレーに専用の行及び列アドレス導体の組を設け、隣接するアレー間に、例えば窒化シリコンマトリクスポリイミドのような絶縁材料の連続層を設けて隣接するアレーを分離させてもよい。この場合には、導体の組の数が増大し、上述の例では１０になるが、この方法は発生しうるクロストークの問題を低減する利点がある。
メモリデバイスアレーの数は容易に変更することができ、丁度２つの重畳アレー又は６以上のアレーを具える具えるものとすることができる。丁度一つのアレーを具えるメモリマトリクスアレー装置を提供することもできること勿論である。
メモリデバイスの接点層を与える列及び行導体の組に使用する材料及び層１４の水素化シリコンリッチアモルファスシリコン合金材料及びそれらの厚さは前述したように変えることができる。本発明の説明を読めば、他の変更が当業者に明らかである。このような変更には、アモルファスシリコン半導体デバイスの分野において既知であってここに記載されている特徴の代わりに、又は加えて使用しうる他の特徴が含まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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