(57)【特許請求の範囲】
【請求項１】
入力したインタレース映像信号の現信号と２フィールド遅延信号との輝度の差分を検出し輝度フレーム差分信号として出力する動き検出回路１３と、この輝度フレーム差分信号からテレシネ検出回路２１にてテレシネ信号かどうかを検出し、このテレシネ検出出力で現信号と２フィールド遅延信号とのいずれかを選択し、この選択した信号と１フィールド遅延信号を合成してプログレッシブ信号として出力するために、前記テレシネ検出回路２１は、動き検出回路１３から入力した輝度フレーム差分信号と設定値とを比較して差分の小さな信号を静止画素と判定する比較器２５と、この比較器２５からの１画面分の静止画素数をカウントする静止画素積算カウンタ２７と、この１画面分の静止画素のカウント値と設定値とを比較判定し、設定値以上のときに画面一致とみなす信号を出力する比較器２９と、この比較器２９の画面一致とみなす信号と５フィールド遅延した画面の画面一致とみなす信号との一致をみるＯＲ回路３１と、このＯＲ回路３１の画面一致回数をカウントする画面一致カウンタ３２と、この画面一致カウンタ３２のカウント値と設定値とを比較し、設定値を越えるとテレシネ検出信号を出力する比較器３４とを具備してなる映像信号処理回路において、静止画素積算カウンタ２７と画面一致カウンタ３２との間に、静止画素積算カウンタ２７でカウントした静止画素数が略完全静止画のときの画素数に設定された設定値以上のときに信号を出力する比較器３７と、この比較器３７から連続して出力があったときの静止画面数をカウントする静止カウンタ３８と、この静止カウンタ３８の静止画面数が設定値を越えると、テレシネ信号でないものと判断して画面一致カウンタ３２を０セットする比較器４０とを挿入してなることを特徴とする映像信号処理回路。
【請求項２】
入力したインタレース映像信号の現信号と２フィールド遅延信号との輝度の差分を検出し輝度フレーム差分信号として出力する動き検出回路１３と、この輝度フレーム差分信号からテレシネ検出回路２１にてテレシネ信号かどうかを検出し、このテレシネ検出出力で現信号と２フィールド遅延信号とのいずれかを選択し、この選択した信号と１フィールド遅延信号を合成してプログレッシブ信号として出力するために、前記テレシネ検出回路２１は、動き検出回路１３から入力した輝度フレーム差分信号と設定値とを比較して差分の小さな信号を静止画素と判定する比較器２５と、この比較器２５からの１画面分の静止画素数をカウントする静止画素積算カウンタ２７と、この１画面分の静止画素のカウント値と設定値とを比較判定し、設定値以上のときに画面一致とみなす信号を出力する比較器２９と、この比較器２９の画面一致とみなす信号と５フィールド遅延した画面の画面一致とみなす信号との一致をみるＯＲ回路３１と、このＯＲ回路３１の画面一致回数をカウントする画面一致カウンタ３２と、この画面一致カウンタ３２のカウント値と設定値とを比較し、設定値を越えるとテレシネ検出信号を出力する比較器３４とを具備してなる映像信号処理回路において、
比較器２９と画面一致カウンタ３２との間に、静止画素積算カウンタ２７からの１画面中の静止画素数が設定値より大きいときに画面一致とみなす信号を出力する比較器２９からの画面一致信号をカウントする静止カウンタ３８と、この静止カウンタ３８の静止画面数が設定値を越えると、テレシネ信号でないものと判断して画面一致カウンタ３２を０セットする比較器４０とを挿入してなることを特徴とする映像信号処理回路。
【請求項３】
テレシネ検出信号を出力する比較器３４は、設定値入力端子３３の上限値より大きくなるとテレシネ信号と判断するが、上限値より大きくなった後に上限値より小さくなってもそのままテレシネ信号と判断し、下限値よりさらに小さくなったときにテレシネ信号以外の信号と判断し、また、下限値より小さくなった後に下限値より大きくなってもそのままテレシネ信号以外の信号と判断し、上限値より大きくなったときにテレシネ信号と判断するヒステリシス特性を有することを特徴とする請求項１または２記載の映像信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＮＴＳＣ信号がテレシネ変換されたものかどうかを検出して、映画素材に対して適切な処理を行うＩ／Ｐ（インタレース／プログレッシブ）変換処理において、映画素材からテレシネ信号かどうかを検出して処理をする映像信号処理回路に関するものである。
【０００２】
【従来の技術】
図６（ａ）に示すように、映画等の毎秒２４コマで撮影された信号は、奇数コマが２フィールドに、偶数コマが３フィールドになるように、１コマを２−３プルダウン処理をすることによって（ｂ）に示すように、毎秒６０フィールドで構成されるインタレース信号に変換され、放送、パッケージ化されている。また、奇数コマが３フィールドに、偶数コマが２フィールドになるように、１コマを３−２プルダウン処理をするのも同様である。なお、（ｂ）において、添字ｕは、「上」を表し、ｂは、「下」を表すものとする。
【０００３】
インタレース走査のＮＴＳＣ信号を、ＰＤＰ（プラズマディスプレイパネル）等のプログレッシブ走査のパネルに表示する場合、図５に示すような動き適応Ｉ／Ｐ（インタレース／プログレッシブ）変換処理が行われる。
この図５において、インタレースの映像信号入力端子１０に入力したインタレース映像信号は、遅延なしの信号と、１Ｆ遅延回路１１による１Ｆ遅延の信号と、さらに１Ｆ遅延回路１２をへた２Ｆ遅延信号とが動き検出回路１３へ送られて映像の動きが検出される。この動き検出回路１３で動きの有無を検出すると、動き適応内挿回路１６による動き適応Ｉ／Ｐ変換によって、図７（ａ）に示すようなフィールド間内挿回路１５の出力又は（ｂ）に示すようなフィールド内内挿回路１４の出力を選択する。そして、動き適応内挿回路１６によって選択された信号と１Ｆ遅延信号とがそれぞれ倍速変換回路１７と倍速変換回路１８を経て、出力が合成回路１９で合成されてプログレッシブ映像信号出力端子２０からプログレッシブの映像信号が出力する。
【０００４】
すなわち、このような従来回路では、インタレースの映像信号入力端子１０に入力した信号がテレシネ変換された信号かどうかに関係なく、静止画部分では、２つのフィールドからフィールド間内挿で１枚のフレームを構成し、また、動画部分では、１つのフィールドからフィールド内内挿で１枚のフレームを構成する。このため、テレシネ変換された信号では、ＡとＢ、ＢとＣ、ＣとＤ、…等のように、違うコマから作られたフレーム（図７において斜線の網掛けをした部分）が存在するため、画質劣化するという問題があった。
【０００５】
このような問題を解決するために、図８に示すように、動き検出回路１３の後段にテレシネ検出回路２１を挿入したものがある（特開平５−１８３８８４号、特開平８−２３７６９４号）。
この図８において、インタレース映像信号入力端子１０には、図９（ａ）に示すようなテレシネ信号が入力したものとする。この入力信号は、１Ｆ遅延回路１１と１Ｆ遅延回路１２とで遅延して、２Ｆ遅延した図９（ｂ）に示すような信号が出力する。テレシネ検出回路２１でテレシネが検出されると、これらの（ａ）と（ｂ）のうちのいずれか一方、すなわち、同じコマから作られたフィールドが選択されて図９（ｃ）に示すような信号が出力する。この信号と、１フィールド遅延した図９（ｄ）に示すような信号とがそれぞれ倍速変換回路１７、倍速変換回路１８を経て合成回路１９で合成され、図９（ｅ）に示すようなすべて同一のコマから作られたフィールド信号が出力する。
【０００６】
【発明が解決しようとする課題】
以上のように、図８に示した従来回路では、違うコマから作られたフレームが存在することによる画質劣化という問題は解決している。しかし、特開平５−１８３８８４号では、１フィールドを積分して１フィールド単位で５回に１回で検出しているので、大きなノイズ、例えば、白のノイズによる影響が大きく、大ざっぱな制御しかできないという問題があった。
【０００７】
また、フィルムから映像信号を形成したテレシネ映像信号では、フィルムのコマ送り時にモータの回転むら、ギヤなどの機械的要因にて画像にぶれが生じる場合が多くある。フィルムのコマ送りは、一般的に上下送りとなるために、ぶれの発生は、縦方向に多くあり、横方向は少なくなる。特開平８−２３７６９４号は、縦ぶれ成分の基準値を横ぶれ成分の基準値より大きく設定して、これらの基準値以下に制限して機械的要因により、テレシネ映像信号を有効に検出できないという問題点を解決しようとしているのであり、テレシネ信号のみを検出しようとする本発明とは、その目的が相違している。
【０００８】
本発明は、テレシネ検出回路において、１画素単位で、しかも、複数回で検出してよりきめの細かい制御を可能にした回路を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明は、入力したインタレース映像信号の現信号と２フィールド遅延信号との輝度の差分を検出し輝度フレーム差分信号として出力する動き検出回路１３と、この輝度フレーム差分信号からテレシネ検出回路２１にてテレシネ信号かどうかを検出し、このテレシネ検出出力で現信号と２フィールド遅延信号とのいずれかを選択し、この選択した信号と１フィールド遅延信号を合成してプログレッシブ信号として出力するために、前記テレシネ検出回路２１は、動き検出回路１３から入力した輝度フレーム差分信号と設定値とを比較して差分の小さな信号を静止画素と判定する比較器２５と、この比較器２５からの１画面分の静止画素数をカウントする静止画素積算カウンタ２７と、この１画面分の静止画素のカウント値と設定値とを比較判定し、設定値以上のときに画面一致とみなす信号を出力する比較器２９と、この比較器２９の画面一致とみなす信号と５フィールド遅延した画面の画面一致とみなす信号との一致をみるＯＲ回路３１と、このＯＲ回路３１の画面一致回数をカウントする画面一致カウンタ３２と、この画面一致カウンタ３２のカウント値と設定値とを比較し、設定値を越えるとテレシネ検出信号を出力する比較器３４とを具備してなる映像信号処理回路において、静止画素積算カウンタ２７と画面一致カウンタ３２との間に、静止画素積算カウンタ２７でカウントした静止画素数が略完全静止画のときの画素数に設定された設定値以上のときに信号を出力する比較器３７と、この比較器３７から連続して出力があったときの静止画面数をカウントする静止カウンタ３８と、この静止カウンタ３８の静止画面数が設定値を越えると、テレシネ信号でないものと判断して画面一致カウンタ３２を０セットする比較器４０とを挿入してなることを特徴とする映像信号処理回路である。
【００１０】
このような構成とすることにより、輝度フレーム差分の小さい静止画をまず、画素単位で１画面分カウントし、この１画面分の一致が設定値より大きいかどうかを判定して画面一致とみなす信号を出力し、ついで、この画面一致とみなす信号と５フィールド遅延したものとの画面の一致の回数をカウントし、この画面の一致回数が設定値より大きいかどうかでテレシネかどうかを判断するようにしたものである。
従って、きめの細かな制御ができ、画質の劣化を極力抑えることができる。
【００１１】
【発明の実施の形態】
本発明の第１実施例を図１に基づき説明する。
図１において、インタレースの映像信号入力端子１０、１Ｆ遅延回路１１、１Ｆ遅延回路１２、動き検出回路１３、フィールド選択回路２２、倍速変換回路１７、倍速変換回路１８、合成回路１９及びプログレッシブ映像信号出力端子２０については、図８と変わるところはない。
【００１２】
本発明によるテレシネ検出回路２１は、１画素単位でテレシネ信号かどうかを判断するデータを取り込むようにした回路であり、輝度フレーム差分信号入力端子２３には、動き検出回路１３から現フィールドと、１Ｆ遅延回路１１と１Ｆ遅延回路１２で２フィールド遅延したフィールドとの輝度フレーム差分信号(動き検出信号)が入力する。
比較器２５では、輝度フレーム差分信号入力端子２３に入力した輝度フレーム差分信号と設定値１入力端子２４からの設定値信号とを比較し、輝度フレーム差分が大きいときは、動画素と判定し、小さいときは静止画素と判定し、静止画素のときの信号を出力する。設定値１入力端子２４からの設定値信号は、大きくすることで雑音の多い映像においても安定したテレシネ検出ができる。
【００１３】
静止画素積算カウンタ２７では、イネーブル信号入力端子２６からの１画面分のイネーブル信号の入力時に、比較器２５からの静止画素数をカウントする。レターボックスの映画素材の場合に、イネーブルで上下の帯の部分を除いて静止画素積算カウンタ２７を動作させることで、より正確なテレシネ検出を行うことができる。
比較器２９では、静止画素積算カウンタ２７からの１画面中の静止画素数と設定値２入力端子２８からの設定値とを比較し、１画面中の静止画素数が設定値より大きいときは、画面を一応、静止画とみなす一致出力となり、小さいときは、画面を一応、動画とみなす不一致出力となる。設定値２入力端子２８からの設定値は、大きくすることで雑音の多い映像においても安定したテレシネ検出ができる。
ＯＲ回路３１では、現画面と５Ｆ遅延回路３０で５フィールド遅延した画面(フィールド)との一致をみる。この５フィールド遅延との一致をみるのは、ＴＶ信号では、静止画以外では、５フィールド遅延との一致はほとんどあり得ないが、テレシネ信号では、５フィールド遅延の一致が生じる可能性が大きいことによる。
【００１４】
画面一致カウンタ３２では、画面の一致が何回あるかがカウントされる。
比較器３４では、画面一致カウンタ３２での画面一致回数と設定値３入力端子３３の設定値とを比較し、画面一致回数が設定値より大きいときは、テレシネ信号と判定してテレシネ検出信号出力端子３５からテレシネ検出信号を出力する。設定値より小さいときは、テレシネ検出信号が現われない。
このテレシネ検出信号出力端子３５からのテレシネ検出信号は、フィールド選択回路２２へ送られる。以下の動作は、図８の場合と同様である。
前記設定値３入力端子３３からの設定値は、大きくすることで雑音の多い映像においても安定したテレシネ検出ができる。
【００１５】
以上のように、輝度フレーム差分の小さい静止画をまず、画素単位で１画面分カウントし、この１画面分の一致が設定値より大きいかどうかを判定して画面一致とみなす信号を出力し、ついで、この画面一致とみなす信号と５フィールド遅延したものとの画面の一致の回数をカウントし、この画面の一致回数が設定値より大きいかどうかでテレシネかどうかを判断するようにしたものである。
従って、このように画素単位とすることで、きめの細かな制御ができ、画質の劣化を極力抑えることができる。
【００１６】
図２は、本発明の第２実施例を示すものである。
図１に示す第１実施例における比較器３４は、設定値３入力端子３３の設定値より大きければテレシネ信号で、それより小さければテレシネ信号以外の信号と判断するようにした。従って、画面一致カウンタ３２の出力が設定値３入力端子３３の設定値の付近を上下すると、テレシネ信号と判断したり、テレシネ信号以外の信号と判断たりすることを繰り返して動作が不安定になる。
そこで、図２に示す本発明の第２実施例では、比較器３４にヒステリシス特性を持たせ、設定値３の入力端子３３からは、設定値として上限値と下限値にある幅を持たせたものである。このような構成とすることにより、ヒステリシス特性を有する比較器３４は、設定値３入力端子３３の上限値より大きくなるとテレシネ信号と判断するが、上限値より大きくなった後に上限値より小さくなってもそのままテレシネ信号と判断し、下限値よりさらに小さくなったときにテレシネ信号以外の信号と判断し、また、下限値より小さくなった後に下限値より大きくなってもそのままテレシネ信号以外の信号と判断し、上限値より大きくなったときにテレシネ信号と判断するようにしたものである。
このように設定値に幅を持たせることにより、動作が安定する。上下値と下限値の差分（ヒステリシス）を大きくすることで、雑音の多い映像においても安定したテレシネ検出ができる。
【００１７】
図３は、本発明の第３実施例を示すものである。
図１及び図２に示す実施例では、ＶＴＲ等の一時停止状態では、静止画面が連続するので、これをテレシネ信号と判断する恐れがある。このような場合には、テレシネ信号でないと判断することが必要である。
図３は、このような点を改良したもので、静止画素積算カウンタ２７と画面一致カウンタ３２との間に比較器３７、静止カウンタ３８、比較器４０を挿入したものである。
前記比較器３７では、静止画素積算カウンタ２７でカウントした静止画素数と設定値４入力端子３６の設定値とを比較し、静止画素数が設定値以上のとき出力する。
ここで、設定値４入力端子３６の設定値を、設定値２入力端子２８の設定値よりも大きく、かつ、略完全静止画のときの画素数に設定することで、前記静止カウンタ３８では、ＶＴＲ等の一時停止状態のように、連続して画面が完全に一致したような場合に、その静止画面数をカウントする。
前記比較器４０では、この静止画面数が設定値５入力端子３９の設定値と比較し、設定値を越えると、画面が一時停止等により静止しているものと判断して出力する。そして、この比較器４０の出力によって画面一致カウンタ３２を０セットし、テレシネ信号でないものとする。
このような構成とすることにより、連続して画面が一致したようなテレシネ信号以外の信号での静止画面をテレシネ信号と誤判断するのを防いでいる。
【００１８】
図４は、本発明の第４実施例を示すもので、この例では、図３における比較器３７を省略し、比較器２９の出力をＶＴＲ等の一時停止状態のような連続して画面が完全に一致した静止画面数として、静止カウンタ３８でカウントするようにしたものである。
すなわち、比較器２９からは、静止画素積算カウンタ２７からの１画面中の静止画素数が設定値２入力端子２８からの設定値より大きいときは、画面を一応、静止画とみなす一致出力となり、小さいときは、画面を一応、動画とみなす不一致出力となるので、この比較器２９からの画面一致の信号を静止カウンタ３８でカウントし、このカウント値と、設定値５入力端子３９にて設定したＶＴＲ等の一時停止状態検出用の設定値と比較し、設定値を越えると、画面が一時停止等により静止しているものと判断して比較器４０から出力し、この比較器４０の出力によって画面一致カウンタ３２を０セットし、テレシネ信号でないものとする。
【００１９】
【発明の効果】
請求項１記載の発明によれば、映像信号処理回路において、テレシネ検出回路２１は、１画面分の静止画素数をカウントする静止画素積算カウンタ２７と、この静止画素積算カウンタ２７からのカウント値が設定値以上のときの画面一致とみなす信号と５Ｆ遅延した画面との一致をみて一致回数をカウントする画面一致カウンタ３２と、この画面一致カウンタ３２のカウント値が設定値を越えるとテレシネ検出信号を出力する比較器３４とを具備し、輝度フレーム差分の小さい静止画をまず、画素単位で１画面分カウントし、この１画面分の一致が設定値より大きいかどうかを判定し、ついで、このカウント値と５フィールド遅延したものとの画面の一致の回数をカウントし、この画面の一致回数が設定値より大きいかどうかでテレシネかどうかを判断するようにしたものである。
従って、画素単位とすることで、きめの細かな制御ができ、画質の劣化を極力抑えることができる。
さらに、静止画素積算カウンタ２７と画面一致カウンタ３２との間に、静止画素積算カウンタ２７でカウントした静止画素数が略完全静止画のときの画素数に設定された設定値以上のとき出力する比較器３７と、連続して画面が一致したときの静止画面数をカウントする静止カウンタ３８と、この静止カウンタ３８の静止画面数が設定値を越えると、テレシネ信号でないものと判断して画面一致カウンタ３２を０セットする比較器４０とを挿入してなるので、連続して画面が一致したようなテレシネ信号以外の信号での静止画面をテネシネ信号と誤判断するのを防止することができる。
【００２０】
請求項２記載の発明によれば、映像信号処理回路において、テレシネ検出回路２１は、動き検出回路１３から入力した輝度フレーム差分信号と設定値とを比較して差分の小さな信号を静止画素と判定する比較器２５と、この比較器２５からの１画面分の静止画素数をカウントする静止画素積算カウンタ２７と、この１画面分の静止画素のカウント値と設定値とを比較判定し、設定値以上のときに画面一致とみなす信号を出力する比較器２９と、この比較器２９のカウント値と５Ｆ遅延した画面のカウント値との一致をみるＯＲ回路３１と、このＯＲ回路３１の画面一致回数をカウントする画面一致カウンタ３２と、この画面一致カウンタ３２のカウント値と設定値とを比較し、設定値を越えるとテレシネ検出信号を出力する比較器３４とを具備してなるので、回路構成が簡単で安価に提供できる。
さらに、静止画素積算カウンタ２７と画面一致カウンタ３２との間に、静止画素積算カウンタ２７でカウントした静止画素数が略完全静止画のときの画素数に設定された設定値以上のとき出力する比較器３７と、連続して画面が一致したときの静止画面数をカウントする静止カウンタ３８と、この静止カウンタ３８の静止画面数が設定値を越えると、テレシネ信号でないものと判断して画面一致カウンタ３２を０セットする比較器４０とを挿入してなるので、連続して画面が一致したようなテレシネ信号以外の信号での静止画面をテネシネ信号と誤判断するのを防止することができる。
【００２１】
請求項３記載の発明によれば、テレシネ検出信号を出力する比較器３４は、設定値として上限値と下限値にある幅を持たせたヒステリシス特性を有するようにしたので、画面一致カウンタ３２の出力が設定値３入力端子３３の設定値の付近を上下しても、テレシネ信号と判断したり、テレシネ信号以外の信号と判断たりすることがなく、動作が安定する。
【００２２】
請求項４記載の発明によれば、静止画素積算カウンタ２７と画面一致カウンタ３２との間に、静止画素積算カウンタ２７でカウントした静止画素数が略完全静止画のときの画素数に設定された設定値以上のとき出力する比較器３７と、連続して画面が一致したときの静止画面数をカウントする静止カウンタ３８と、この静止カウンタ３８の静止画面数が設定値を越えると、テレシネ信号でないものと判断して画面一致カウンタ３２を０セットする比較器４０とを挿入してなるので、連続して画面が一致したようなテレシネ信号以外の信号での静止画面をテネシネ信号と誤判断するのを防止することができる。
【００２３】
請求項５記載の発明によれば、比較器２９と画面一致カウンタ３２との間に、静止画素積算カウンタ２７からの１画面中の静止画素数が設定値より大きいときに画面一致とみなす信号を出力する比較器２９からの画面一致信号をカウントする静止カウンタ３８と、この静止カウンタ３８の静止画面数が設定値を越えると、テレシネ信号でないものと判断して画面一致カウンタ３２を０セットする比較器４０とを挿入してなるので、より簡単な構成により、連続して画面が一致したようなテレシネ信号以外の信号での静止画面をテネシネ信号と誤判断するのを防止することができる。
【図面の簡単な説明】
【図１】本発明による映像信号処理回路の第１実施例を示すブロック図である。
【図２】本発明による映像信号処理回路の要部であるテレシネ検出回路２１の第２実施例を示すブロック図である。
【図３】本発明による映像信号処理回路の要部であるテレシネ検出回路２１の第３実施例を示すブロック図である。
【図４】本発明による映像信号処理回路の要部であるテレシネ検出回路２１の第４実施例を示すブロック図である。
【図５】従来の映像信号処理回路のブロック図である。
【図６】毎秒２４コマで撮影された映画等の信号を２−３プルダウン処理をすることによって毎秒６０フィールドで構成されるインタレース信号に変換する説明図である。
【図７】図５に示した従来の映像信号処理回路によるＩ／Ｐ（インタレース／プログレッシブ）変換処理の説明図である。
【図８】改良後の従来の映像信号処理回路のブロック図である。
【図９】図８に示した従来の映像信号処理回路によるＩ／Ｐ（インタレース／プログレッシブ）変換処理の説明図である。
【符号の説明】
１０…インタレース映像信号入力端子、１１…１Ｆ遅延回路、１２…１Ｆ遅延回路、１３…動き検出回路、１４…フィールド内内挿回路、１５…フィールド間内挿回路、１６…動き適応内挿回路、１７…倍速変換回路、１８…倍速変換回路、１９…合成回路、２０…プログレッシブ映像信号出力端子、２１…テレシネ検出回路、２２…フィールド選択回路、２３…輝度フレーム差分信号入力端子、２４…設定値１入力端子、２５…比較器、２６…イネーブル信号入力端子、２７…静止画素積算カウンタ、２８…設定値２入力端子、２９…比較器、３０…５Ｆ遅延回路、３１…ＯＲ回路、３２…画面一致カウンタ、３３…設定値３入力端子、３４…比較器、３５…テレシネ検出信号出力端子、３６…設定値４入力端子、３７…比較器、３８…静止カウンタ、３９…設定値５入力端子、４０…比較器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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