(57)【特許請求の範囲】
【請求項１】
アナログ回路を形成する領域であるアナログ部とデジタル回路を形成する領域であるデジタル部との間を可能な限り離すとともに、
前記アナログ部と前記デジタル部との間に互いを電気的に分離するための分離層を設けた上で、前記アナログ回路と前記デジタル回路とを１つの半導体基板上に形成した半導体集積回路であって、
前記アナログ回路および前記デジタル回路ならびに前記分離層は、前記半導体基板とはキャリアが異なる半導体からなるとともに前記半導体基板上に形成されるエピタキシャル層に形成され、
前記分離層は、
前記半導体基板上に形成された第１の埋め込み層に接するとともにリング形状となるように第１のエピタキシャル層に形成される第１のコレクタウォールを有する第１の分離層と、
前記半導体基板上に形成された第２の埋め込み層に接するように第２のエピタキシャル層に形成される第２のコレクタウォールを有し且つ前記デジタル部を取り囲む形状である第２の分離層と、
からなり、
前記第１および第２のエピタキシャル層と前記第１および第２の埋め込み層と前記第１および第２のコレクタウォールは、前記半導体基板とはキャリアが異なる半導体からなるとともに、
前記第１および第２のコレクタウォールには、所定の電圧が印加されることを特徴とする半導体集積回路。
【請求項２】
互いの動作内容に関連性がある複数の回路と、共通の制御信号に基づいて前記複数の回路の動作を制御するコントロール回路とを有する半導体集積回路装置において、
前記複数の回路及び前記コントロール回路のうちのアナログ回路が形成された領域であるアナログ部と、前記複数の回路及び前記コントロール回路のうちのデジタル回路が形成された領域であるデジタル部との間が可能な限り離されているとともに、
前記アナログ部と前記デジタル部との間には互いを電気的に分離するための分離層が設けられた上で、前記複数の回路及び前記コントロール回路が１つの半導体基板上に形成された半導体集積回路であって、
前記アナログ回路および前記デジタル回路ならびに前記分離層は、前記半導体基板とはキャリアが異なる半導体からなるとともに前記半導体基板上に形成されるエピタキシャル層に形成され、
前記分離層は、
前記半導体基板上に形成された第１の埋め込み層に接するとともにリング形状となるように第１のエピタキシャル層に形成される第１のコレクタウォールを有する第１の分離層と、
前記半導体基板上に形成された第２の埋め込み層に接するように第２のエピタキシャル層に形成される第２のコレクタウォールを有し且つ前記デジタル部を取り囲む形状である第２の分離層と、からなり、
前記第１および第２のエピタキシャル層と前記第１および第２の埋め込み層と前記第１および第２のコレクタウォールは、前記半導体基板とはキャリアが異なる半導体からなるとともに、
前記第１および第２のコレクタウォールには、所定の電圧が印加されることを特徴とする半導体集積回路装置。
【請求項３】
前記第１の分離層において、前記第１の埋め込み層と前記第１のコレクタウォールとによって取り囲まれる半導体領域には、素子又は回路が形成されないことを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
【請求項４】
前記半導体基板はＰ型であって、
前記エピタキシャル層と前記第１および第２のエピタキシャル層と前記第１および第２の埋め込み層と前記第１および第２のコレクタウォールは、Ｎ型であることを特徴とする請求項１〜請求項３のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ回路とデジタル回路とを有する半導体集積回路装置、特に、同一の制御回路によりアナログ回路及びデジタル回路の動作を制御するものに関するものである。
【０００２】
【従来の技術】
従来は、クロックなどに起因してデジタル回路から発生するノイズがアナログ回路に混入し、その結果、アナログ回路の動作特性が劣化するという理由で、通常、アナログ回路とデジタル回路とを１つの半導体基板上に形成することは避けられており、アナログ回路とデジタル回路とは別々のチップになっていた。
【０００３】
このため、互いの動作内容に関連性があるアナログ回路とデジタル回路とを必要とする半導体集積回路装置においては、オーディオ装置を例に挙げると、図４に示すように、音響操作を行って負荷群３００内の負荷を駆動するオーディオ回路（アナログ回路）２０とスイッチング操作を行って負荷群３００内の負荷を駆動するスイッチ回路（デジタル回路）３０との動作を同一の制御回路であるマイクロコンピュータ（以下、「マイコン」と略記する）１００により制御する場合、マイコン１００からはオーディオ回路２０へ制御信号を送るコントロールラインＬ１とスイッチ回路３０へ制御信号を送るコントロールラインＬ２との２本のコントロールラインが必要であった。
【０００４】
【発明が解決しようとする課題】
このように、アナログ回路へのコントロールラインとデジタル回路へのコントロールラインとが別々である以上は、外来ノイズなどが原因となってアナログ回路とデジタル回路との動作タイミングの関係が狂ってしまい、誤動作につながる可能性があり、特に、マイコンで制御する必要のある回路が多くなるほど、コントロールラインが多くなるとともに、配置上どうしても、図５に示すように、コントロールラインが長くなってしまうので、外来ノイズの影響を受けやすくなり、誤動作を引き起こす可能性が大きくなる。
【０００５】
その他には、マイコンで制御する必要のある回路が多くなるほど、図６の（イ）に示すように、マイコン１００に多くのコントールポートを設ける、あるいは、図６の（ロ）に示すように、複数のマイコン１００−１、１００−２、…を設ける、または、図６の（ハ）に示すように、マイコンから制御信号を受けて複数の回路を制御するコントロール回路４００−１、４００−２、…を別途設ける必要があり、コスト的にも回路面積的にもデメリットが大きくなる。尚、コントロール回路を別途設けた場合は、コントロールラインの数が増加し、誤動作が生じる可能性はより大きくなる。
【０００６】
そこで、本発明は、アナログ回路の動作特性を劣化させることなく、アナログ回路とデジタル回路とを同一の基板上に形成した半導体集積回路を提供することを目的とする。
【０００７】
また、本発明は、互いの動作内容に関連性があるアナログ回路とデジタル回路とを有する半導体集積回路装置であって、誤動作の可能性を低減するとともに、コストダウン及び回路面積の縮小を実現した半導体集積回路装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体集積回路では、アナログ回路を形成する領域であるアナログ部とデジタル回路を形成する領域であるデジタル部との間を可能な限り離すとともに、前記アナログ部と前記デジタル部との間に互いを電気的に分離するための分離層を設けた上で、前記アナログ回路と前記デジタル回路とを１つの半導体基板上に形成した半導体集積回路であって、前記アナログ回路および前記デジタル回路ならびに前記分離層は、前記半導体基板とはキャリアが異なる半導体からなるとともに前記半導体基板上に形成されるエピタキシャル層に形成され、前記分離層は、前記半導体基板上に形成された第１の埋め込み層に接するとともにリング形状となるように第１のエピタキシャル層に形成される第１のコレクタウォールを有する第１の分離層と、前記半導体基板上に形成された第２の埋め込み層に接するように第２のエピタキシャル層に形成される第２のコレクタウォールを有し且つ前記デジタル部を取り囲む形状である第２の分離層と、からなり、前記第１および第２のエピタキシャル層と前記第１および第２の埋め込み層と前記第１および第２のコレクタウォールは、前記半導体基板とはキャリアが異なる半導体からなるとともに、前記第１および第２のコレクタウォールには、所定の電圧が印加される。
【０００９】
また、本発明の半導体集積回路装置では、互いの動作内容に関連性がある複数の回路と、共通の制御信号に基づいて前記複数の回路の動作を制御するコントロール回路とを有する半導体集積回路装置において、前記複数の回路及び前記コントロール回路のうちのアナログ回路が形成された領域であるアナログ部と、前記複数の回路及び前記コントロール回路のうちのデジタル回路が形成された領域であるデジタル部との間が可能な限り離されているとともに、前記アナログ部と前記デジタル部との間には互いを電気的に分離するための分離層が設けられた上で、前記複数の回路及び前記コントロール回路が１つの半導体基板上に形成された半導体集積回路であって、前記アナログ回路および前記デジタル回路ならびに前記分離層は、前記半導体基板とはキャリアが異なる半導体からなるとともに前記半導体基板上に形成されるエピタキシャル層に形成され、前記分離層は、前記半導体基板上に形成された第１の埋め込み層に接するとともにリング形状となるように第１のエピタキシャル層に形成される第１のコレクタウォールを有する第１の分離層と、前記半導体基板上に形成された第２の埋め込み層に接するように第２のエピタキシャル層に形成される第２のコレクタウォールを有し且つ前記デジタル部を取り囲む形状である第２の分離層と、からなり、前記第１および第２のエピタキシャル層と前記第１および第２の埋め込み層と前記第１および第２のコレクタウォールは、前記半導体基板とはキャリアが異なる半導体からなるとともに、前記第１および第２のコレクタウォールには、所定の電圧が印加される。
【００１０】
さらに、本発明の半導体集積回路装置では、前記第１の分離層において、前記第１の埋め込み層と前記第１のコレクタウォールとによって取り囲まれる半導体領域には、素子又は回路が形成されない構成であってもよい。また、前記半導体基板がＰ型半導体である場合には、前記エピタキシャル層と前記第１および第２のエピタキシャル層と前記第１および第２の埋め込み層と前記第１および第２のコレクタウォールはＮ型半導体によって構成される。
【００１１】
以上の構成により、アナログ回路とデジタル回路とが１つの半導体基板上に形成されているが、クロックなどに起因してデジタル回路から発せられるノイズがアナログ回路へ混入する経路が断たれる。また、コントロールラインは制御信号を出力する制御回路からコントロール回路への１本だけとなるので、たとえ外来ノイズの影響を受けたとしても、複数の回路のそれぞれ動作タイミングは同じだけずれることになり、複数の回路の動作タイミングの関係が狂うことはなく、また、制御する必要のある回路の数に応じて、制御回路の数を増やす、あるいは、制御回路のコントロールポートの数を増やす、または、他にコントロール回路を設けるなどの必要はなくなる。
【００１２】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。図１は本発明の一実施形態であるオーディオ装置の構成を示す図である。同図において、１はコントロール回路、２はオーディオ回路、３はスイッチ回路であって、アナログ回路であるオーディオ回路２と、デジタル回路であるコントロール回路１及びスイッチ回路３とは１つの半導体基板上に形成されており、コントロール回路１、オーディオ回路２、及び、スイッチ回路３はオーディオ用ＩＣ２００として１チップとなっている。
【００１３】
オーディオ回路２はパワーアンプ３０１を介してスピーカ３０２を駆動し、また、スイッチ回路３内のトランジスタ３１がＯＮすることによりコンデンサ３０３が放電しミュート回路２４の端子がグランド電位となりボリウム回路２３によりボリウムが絞り込まれ、また、トランジスタ３２、３３がＯＮすることによりそれぞれランプ３０３、モータ３０４が駆動される。
【００１４】
コントロール回路１はマイコン１００からコントロールラインＬを介して送られてくる制御信号に基づいてオーディオ回路２を構成するサラウンド回路２１、トーン回路２２、ボリウム回路２３、及び、ミュート回路２４の動作を制御するとともに、スイッチ回路３を構成するトランジスタ３１、３２、３３のＯＮ／ＯＦＦを切り換える。
【００１５】
以上の構成により、コントロールラインはマイコン１００からオーディオ用ＩＣ２００へのコントロールラインＬの１本だけとなるので、たとえ外来ノイズの影響を受けたとしても、オーディオ回路２とスイッチ回路３との動作タイミングはどちらか一方がずれると他方も同じだけずれることになり、オーディオ回路２とスイッチ回路３との動作タイミングの関係が狂うことはなく、例えば、ミュートするタイミングがずれるなどの誤動作の可能性を低減することができる。
【００１６】
また、図２に示すように、アナログ回路であるオーディオ回路あるいはデジタル回路であるスイッチ回路の数が多い場合であっても、１つのコントロール回路２０１により全ての回路２０２、２０３、２０４、２０５、２０６、…の動作を制御するようにしておくとともに、１つの半導体基板上にコントロール回路２０１を含めた全ての回路を１つの半導体基板上に形成しておけば、オーディオ用ＩＣ２００としてのチップ面積は当然大きくはなるが、制御する必要のある回路の数によらずマイコン１００からオーディオ用ＩＣ２００へのコントロールラインは１本であり、従来のように、制御する必要のある回路の数に応じて、マイコンのコントロールポートの数を増やす、あるいは、マイコンの数を増やす、または、外付けのコントロール回路を設けるという処置は不要となり、コストダウン及び回路面積の縮小を実現することができる。
【００１７】
そして、オーディオ用ＩＣ２００では、図３の（イ）にその上面図を示すように、アナログ回路（オーディオ回路２）を形成する領域であるアナログ部Ａと、デジタル回路（コントロール回路１及びスイッチ回路３）を形成する領域であるデジタル部Ｄとの間を可能な限り離すとともに、アナログ部Ａとデジタル部Ｄとの間に互いを電気的に分離する分離層Ｉ１、Ｉ２を設けている。
【００１８】
図３の（ロ）に示す断面図を用いて具体的に構造を説明する。Ｐ型の基板（サブストレート）Ｓｕｂ上にＮ+型の埋め込み層ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４を設けてＮ型のエピタキシャル層Ｅｐｉが形成されている。尚、Ｎ+型の埋め込み層ＢＬ３はＮ+型の埋め込み層ＢＬ４を囲むリング形状となっている。
【００１９】
Ｎ型のエピタキシャル層Ｅｐｉは、それぞれＰ型のウェル層Ｗ及びＰ型の下部分離層ＬＩからなる３つのＰ型の層により、４つの領域Ｅｐｉ１、Ｅｐｉ２、Ｅｐｉ３、Ｅｐｉ４に分離されている。尚、Ｎ型のエピタキシャル層Ｅｐｉ３はＮ型のエピタキシャル層Ｅｐｉ４を囲むリング形状となっている。
【００２０】
Ｎ型のエピタキシャル層Ｅｐｉ２には、埋め込み層ＢＬ２に接するとともにリング形状となるように、Ｎ+型のコレクタウォールＣＷが形成されており、また、Ｎ+型のコレクタウォールＣＷの上部にＮ+型のコンタクト層ＳＤが形成されている。尚、Ｎ+型のコンタクト層ＳＤは電源電圧ＶCCに接続される。
【００２１】
Ｎ型のエピタキシャル層Ｅｐｉ３には、埋め込み層ＢＬ３に接する形で、Ｎ+型のコレクタウォールＣＷが形成されており、また、コレクタウォールＣＷの上部にはＮ+型のコンタクト層ＳＤが形成されている。尚、コレクタウォールＣＷ２はＮ型のエピタキシャル層Ｅｐｉ３と同様にリング形状となっている。また、Ｎ+型のコンタクト層ＳＤは電源電圧ＶCCに接続される。
【００２２】
Ｎ型のエピタキシャル層Ｅｐｉ４は、Ｐ型のウェル層Ｗ及びＰ型の下部分離層ＬＩからなるＰ型の層により、２つ領域Ｅｐｉ４１、Ｅｐｉ４２に分離されている。尚、Ｎ型のエピタキシャル層Ｅｐｉ４１はＮ型のエピタキシャル層Ｅｐｉ４２を囲むリング形状となっている。
【００２３】
そして、アナログ部ＡがＮ型のエピタキシャル層Ｅｐｉ１、デジタル部ＤがＮ型のエピタキシャル層Ｅｐｉ４２となっている、すなわち、Ｎ型のエピタキシャル層Ｅｐｉ１にアナログ回路が、Ｎ型のエピタキシャル層Ｅｐｉ４２にデジタル回路がそれぞれ作り込まれている。
【００２４】
以上の構造により、アナログ部Ａとデジタル部Ｄとの間が可能な限り離されていることに加えて、アナログ部Ａとデジタル部Ｄとの間にＰＮ接合分離を用いた電気的な分離層Ｉ１、Ｉ２（分離層Ｉ２はデジタル部Ｄを取り囲む形状となっている）が設けられることになり、また、デジタル回路はＰ型の基板Ｓｕｂから完全に電位独立することになるので、デジタル回路のノイズがアナログ回路に混入する経路が断たれる。このようにして、アナログ回路とデジタル回路とを１つの半導体基板上に形成した際に、デジタル回路のノイズがアナログ回路に混入することにより、アナログ回路の動作特性が劣化するという、従来からの問題を回避している。
【００２５】
【発明の効果】
以上説明したように、本発明の半導体集積回路によれば、アナログ回路とデジタル回路とが１つの半導体基板上に形成されているが、クロックなどに起因してデジタル回路から発せられるノイズがアナログ回路へ混入する経路が断たれ、これにより、アナログ回路の動作特性が劣化することはない。
【００２６】
また、本発明の半導体集積回路装置によれば、外来ノイズなどに起因してアナログ回路とデジタル回路との動作タイミングの関係が狂うことはなくなり、誤動作の可能性を低減することができる。また、制御回路の数を増やす、あるいは、制御回路のコントロールポートの数を増やす、または、他にコントロール回路を設けるなどの処置を、制御する必要のある回路の数に応じて行う必要はなくなり、コストダウン及び回路面積の縮小を実現することができる。
【図面の簡単な説明】
【図１】  本発明の一実施形態であるオーディオ装置の構成を示す図である。
【図２】  本発明の一実施形態であるオーディオ装置において、制御する必要のある回路の数が多い場合の構成を示す図である。
【図３】（イ）本発明の一実施形態である半導体集積回路の上面図である。
（ロ）本発明の一実施形態である半導体集積回路の断面図である。
【図４】  従来の半導体集積回路装置の一例の構成を示す図である。
【図５】  従来の半導体集積回路装置において、マイコンで制御する必要のある回路数が多くなると、外来ノイズの影響を受けやすくなることを示す図である。
【図６】（イ）従来の半導体集積回路装置において、コントロールポートを増やして１つのマイコンで多くの回路を制御する構成を示す図である。
（ロ）従来の半導体集積回路装置において、コントロールポートを増やすことなく複数のマイコンで多くの回路を制御する構成を示す図である。
（ハ）従来の半導体集積回路装置において、コントロール回路を介在させて１つのマイコンで多くの回路を制御する構成を示す図である。
【符号の説明】
１    コントロール回路
２    オーディオ回路
３    スイッチ回路
２１    サラウンド回路
２２    トーン回路
２３    ボリウム回路
２４    ミュート回路
３１、３２、３３    トランジスタ
１００    マイコン
２００    オーディオ用ＩＣ
３００    負荷群
３０１    パワーアンプ
３０２    スピーカ
３０３    コンデンサ
３０４    ランプ
３０５    モータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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