(57)【特許請求の範囲】
【請求項１】
半導体チップ上の回路形成領域に対応する配置配線領域内へのスタンダードセルの配置および配線をデザインする配置配線方法において、
それぞれ異なる寸法が定義され内部に配置される回路の定義が欠如した複数のダミーセルと、該複数のダミーセルのそれぞれに対応した、寸法と回路が定義された複数の種類のスペアセルが配列されて同一の寸法を有するスペアセル列とを用意しておき、
前記配置配線領域に、全体として所定の機能を満足する複数のスタンダードセルを配置し、
前記配置配線領域内の、前記複数のスタンダードセルが配置された後の空き領域のうちの前記ダミーセルの寸法以上の寸法を持つ空き領域それぞれに、該ダミーセルを配置し、
配置された前記ダミーセルを、前記対応したスペアセル列に置換することを特徴とする配置配線方法。
【請求項２】
前記空き領域それぞれに、複数の寸法のダミーセルを配置するにあたり、寸法の大きなダミーセルから順に配置することを特徴とする請求項１記載の配置配線方法。
【請求項３】
前記スペアセル列は、それぞれが基本論理を実現可能な複数の種類のスペアセルの配列であることを特徴とする請求項１または２記載の配置配線方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップ上の回路形成領域に対応する配置配線領域内へのスタンダードセルの配置および配線をデザインする配置配線方法に関する。
【０００２】
【従来の技術】
従来、半導体チップ上の回路形成で用いられるセルとして、スタンダードセルのように、単独で、全体として最適化された所定の機能を有する回路が定義されたセルが知られている。このセルは、複数の半導体素子が形成された下地上にメタルによる配線がなされたものであり、セルの種類ごとに異なる下地を持ち、セルの種類ごとに特有の機能が実現されている。
【０００３】
簡単な論理変更を行うために回路の修正を行う場合、セルを必要とすることが多い。スタンダードセルの場合には、チップの下地を一度形成してしまうと同一の下地を用いて回路修正を行うことは現実的に困難であるが、回路形成領域のうちの、スタンダードセルの配置および配線で使用されない空き領域に、予備的に、これらのスタンダードセル以外の複数のセル（スペアセル）の下地を用意しておけば、後にスタンダードセルとこれらの予備的に用意したスペアセルの下地にメタルによる配線を施すだけで回路の修正を行うことができる。
【０００４】
【発明が解決しようとする課題】
しかし、このようなスペアセルが、ＮＡＮＤ、ＮＯＲ、ＦＦ（Ｆｌｉｐ−Ｆｌｏｐ）等の複数の基本論理を実現可能なポリセルである場合には、スペアセルは、様々な種類のものが存在し種類によって様々な寸法を有するため、半導体チップ上の各空き領域に各空き領域のスペースに応じて配置するスペアセルの組合せ（各スペアセルの種類、個数、および位置）の詳細な設定を行う必要が生ずる。この設定を効率良く行わなければ、レイアウト設計に要する時間であるＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）が増大してしまう。
【０００５】
本発明は上記事情に鑑み、スタンダードセルの配置配線後の空き領域に対するスペアセルの配置を効率良く設定する配置配線方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成する本発明の配置配線方法は、
半導体チップ上の回路形成領域に対応する配置配線領域内へのスタンダードセルの配置および配線をデザインする配置配線方法であって、
寸法が定義され内部に配置される回路の定義が欠如したダミーセルとそのダミーセル内に配置される回路が定義されたスペアセル列とを用意しておき、
上記配置配線領域に、全体として所定の機能を満足する複数のスタンダードセルを配置し、
上記配置配線領域内の、上記複数のスタンダードセルが配置された後の空き領域のうちの上記ダミーセルの寸法以上の寸法を持つ空き領域それぞれに、そのダミーセルを配置し、
配置された上記ダミーセルを、上記スペアセル列に置換することを特徴とする。
【０００７】
ここで、スペアセル列とは、回路が定義された複数のスペアセルの配列をいう。
【０００８】
上記本発明の配置配線方法では、ダミーセルが採用されているため、空き領域へのスペアセルの配置に際して、空き領域に１つ１つスペアセルを配置する従来の方法のようにスペアセルの寸法および個数と空き領域の寸法との大小関係を１つ１つ考慮する必要はなく、ダミーセルの寸法と空き領域の寸法とを考慮すればよい。上記本発明の配置配線方法では、このように寸法を考慮して配置したダミーセルをこのダミーセルに対応するスペアセル列に置換することにより、空き領域へのスペアセルの配置が簡単に効率良く行われる。
【０００９】
上記本発明の配置配線方法は、複数の寸法のダミーセルと、これらのダミーセルの各ダミーセル内に配置される各回路が定義された複数種類のスペアセル列とを用意することが好ましい。
【００１０】
この配置配線方法では、複数の寸法のダミーセルを適切に組み合わせることにより各空き領域の全体をダミーセルで埋め尽くすことができ、ダミーセルをスペアセル列に置換することにより、各空き領域の全体をスペアセルで埋め尽くすことができる。
【００１１】
上記複数の寸法のダミーセルを用意する配置配線方法は、上記空き領域それぞれに、複数の寸法のダミーセルを配置するにあたり、寸法の大きなダミーセルから順に配置することが好ましい。
【００１２】
この配置配線方法により、空き領域のスペースを有効に利用して、その空き領域に寸法の大きなダミーセルが配置される。このように空き領域に寸法の大きなダミーセルが配置されると、この寸法の大きなダミーセルは、全体で最適化された機能を持つ、寸法の大きなスぺアセル列に置換することができる。
【００１３】
【発明の実施形態】
以下、本発明の実施形態について説明する。
【００１４】
まず、本実施形態の配置配線方法について説明する前に、半導体チップ上の回路形成領域での上述したスタンダードセルの配置について簡単に説明する。
【００１５】
図１は、スタンダードセルが配置された半導体チップ上の回路形成領域の概略構成図である。
【００１６】
同図には、大きな長方形状の回路形成領域１００が示され、その回路形成領域１００には、回路形成領域１００の同図左端付近から同図右端付近まで左右方向に延びて同図上下方向に並ぶ横長の４つの長方形で表されるセル列部１０とこれらのセル列部１０どうしに挟まれてなる３つの配線チャネル２０とが存在する。各セル列部１０には、それぞれ複数のスタンダードセル１が配置されている。配線チャネル２０には、同図には図示しない、各スタンダードセル１どうしを接続する配線などの各種の配線が行われる。
【００１７】
上記各セル列部１０は、上記スタンダードセル１によって隙間無く埋め尽くされるわけではなく、所々に、スタンダードセル１が配置されていない空き領域２を有する。上述した、スタンダードセル以外に予備的に用意されるスペアセルは、この空き領域２に配置される。
【００１８】
本実施形態の配置配線方法は、半導体チップ上の回路形成領域に対応する配置配線領域内で、上記セル列部１０でのスタンダードセル１の配置および配線、並びにスペアセルの配置をして、これらの配置および配線をデザインする方法である。以下に、図２に示すフローチャートとともに、本実施形態の配置配線方法の説明を行う。
【００１９】
図２は、本実施形態の配置配線方法のフローチャートである。
【００２０】
ステップＳ１では、図１に示すスタンダードセルの配置と同様に、上記回路形成領域１００に対応する配置配線領域内のセル列部１０へ複数のスタンダードセル１の配置および配線を行う。次に、ステップＳ２へ進む。
【００２１】
ステップＳ２では、配置配線領域内の複数の空き領域２それぞれに、寸法が定義され内部に配置される回路の定義が欠如したダミーセルを配置する。但し、ダミーセルは、このダミーセルの寸法以上の寸法を持つ空き領域２それぞれに対してのみ配置される。これらのダミーセルは予め用意されており、例えば、図３に示すものがあげられる。
【００２２】
図３は、複数の寸法のダミーセルの一例を示す図である。
【００２３】
同図には、同図横方向の長さが互いに異なる７つの長方形それぞれによって表される７つのダミーセルｄ６４，ｄ３２，ｄ１６，ｄ８，ｄ４，ｄ２，ｄ１それぞれが示されている。これらのダミーセルｄ６４，ｄ３２，ｄ１６，ｄ８，ｄ４，ｄ２，ｄ１は、同図でこれらのダミーセルそれぞれに付された数字によって表されるように、横方向の寸法が、それぞれ、６４，３２，１６，８，４，２，１グリッドとなっている。ここでは、これらのダミーセルの縦方向の寸法は、いずれも、上記各セル列部１０の縦方向の寸法と同じ寸法であるものとする。なお、これらのダミーセルを表す長方形は、これらのダミーセルどうしの寸法の比較が容易となるように、図１に示すスタンダードセル１や空き領域２を表す長方形と比べて、横方向に大きく伸長されている。
【００２４】
上述した複数の空き領域２それぞれへの、これらの複数のダミーセルの配置を行うにあたり、寸法の大きなダミーセルから順に配置することが好ましい。このように寸法の大きなダミーセルから順に配置することにより、上記空き領域２それぞれの各スペースができるだけ分割されない形で大きなまま確保される。また、図３に示すような複数の寸法のダミーセルが用意されている場合には、これらの複数の寸法のダミーセルを適切に組み合わせることにより各空き領域の全体をダミーセルで埋め尽くすことができる。
【００２５】
次にステップＳ３へ進む。
【００２６】
ステップＳ３では、上記配置配線領域中の各空き領域２に、上述した様々な寸法のダミーセルがどの位置に配置されたかを示すダミーセル配置情報を作成する。このダミーセル配置情報は、従来のスペアセルの配置における、スペアセルの組合せ（各スペアセルの種類、個数、および位置）の情報量よりもはるかに小さな情報量を持つものであり、ステップＳ２〜ステップＳ３を通してのダミーセル配置情報の作成は容易である。次に、ステップＳ４へ進む。
【００２７】
ステップＳ４では、これらの様々な寸法のダミーセルそれぞれに対応したスペアセル列それぞれを取得する。このダミーセルそれぞれに対応したスペアセル列は、予め用意されている。
【００２８】
図４は、ダミーセルとスペアセル列との対応の一例を示す図である。
【００２９】
同図には、図３にも示すダミーセルｄ６４と、このダミーセルｄ６４と対応したスペアセル列の一例が示される。このスペアセル列は、インバータ（ｉｎｖｅｒｔｅｒ）を表す１つのスペアセルｓｐ１と、ｎａｎｄ回路を表す２つのスペアセルｓｐ２と、それぞれｎｏｒ回路を表す７つのスペアセルｓｐ３とからなる。ここでは、これらのスペアセルｓｐ１，ｓｐ２，ｓｐ３それぞれは、各々３，６，７グリッドの寸法を持つ。
【００３０】
このスペアセル列の内部構成情報は、このスペアセル列で置換されるダミーセルの左端に相当する点を基準となる原点（０，０）として、以下の、
ｓｐａｒｅ＿ｉｎｖ  （０，０）
ｓｐａｒｅ＿ｎａｎｄ（３，０）
ｓｐａｒｅ＿ｎａｎｄ（９，０）
ｓｐａｒｅ＿ｎｏｒ（１５，０）
・・・・・
ｓｐａｒｅ＿ｎｏｒ（５６，０）
のように表される。ここで、例えば、ｓｐａｒｅ＿ｎａｎｄ（３，０）は、ｎａｎｄを表すスペアセルの左端が上記原点を基準として（３，０）の位置にあることを表している。
【００３１】
以上に述べたダミーセルｄ６４の場合と同様にして、ダミーセルｄ３２，ｄ１６，ｄ８，ｄ４，ｄ２，ｄ１それぞれに対しても、対応するスペアセル列をそれぞれを用意する。また、ある寸法のダミーセルに対して複数のスペアセル列が対応していてもよい。次に、ステップＳ５へ進む。
【００３２】
ステップＳ５では、ステップＳ３で作成されたダミーセルの配置情報と、ステップＳ４で取得された、様々な寸法のダミーセルそれぞれに対応したスペアセル列それぞれの内部構成情報とを組み合わせて、上記空き領域２それぞれに配置された各ダミーセルをそれらの各ダミーセルに対応した各スペアセル列に置換する。このような、ダミーセルのスペアセル列への置換によって、本実施形態の配置配線方法による、配置配線空間内の空き領域へのスペアセルの配置が完了する。
【００３３】
以上のように、本実施形態の配置配線方法では、上記空き領域２へのスペアセルの配置に際して、空き領域に１つ１つスペアセルを配置する従来の方法のようにスペアセルの寸法および個数と空き領域の寸法との大小関係を１つ１つ考慮する必要はなく、ダミーセル単位で寸法を考慮すればよい。そして、空き領域２に寸法が考慮されて配置されたダミーセルを予め定められたスペアセル列に置換するだけで、空き領域２へのスペアセルの配置が簡単に効率良く行われる。
【００３４】
言い換えると、空き領域２に対するスペアセルの配置では、空き領域の寸法と、スペアセルの寸法の大小関係を考慮しなくてはならないという側面と、複数のスペアセルで所定の機能を持つものとなるように、それらの複数のスペアセルを１つにまとめた配置となるよう考慮すべきであるという側面との両側面から、配置を決定する必要があり、本実施形態の配置配線方法では、寸法だけが定義されたダミーセルを採用したことにより、寸法に関する側面とスペアセルをまとめて配置するという側面とを分離して扱うことができるため、スペアセルの配置が簡単にかつ効率良く行われる。このような効率の良さは、従来の方法によるスペアセルの配置における、スペアセルの組合せ（各スペアセルの種類、個数、および位置）の情報量と比較して、本実施形態の配置配線方法でスペアセルの配置を規定する、上記ダミーセル配置情報および上記スペアセルの内部構成情報の両情報は、はるかに少ない情報量で済むことからもわかる。
【００３５】
なお、上述したように寸法のみで規定されるダミーセルを全ての空き領域それぞれに隙間無く１００％埋め込むことは容易であるため、それらの空き領域それぞれをスペアセルで埋め尽くすことも容易である。
【００３６】
また、一旦ダミーセルの空き領域２への配置が決まれば、ダミーセルに対応するスペアセルの空き領域２への配置が、寸法を考慮する必要はなく、一括で行われる。
【００３７】
また、空き領域２へは、寸法のみを考慮して寸法の大きいダミーセルから順に配置することにより、後にダミーセルとスペアセル列を置換する際に、全体で所定の機能を持つ複数のスペアセルを１つのスペアセル列にまとめて配置することが容易となる。このように全体で所定の機能を持つ複数のスペアセルを１つのスペアセル列にまとめて配置された場合には、その所定の機能を実現するために必要な内部配線を短くできるため、それらの複数のスペアセルによって、ゲートアレイよりははるかに高速であり、スタンダードセルと同程度の速度での動作を実現できる。
【００３８】
以上のように、本実施形態の配置配線方法によって、空き領域２へのスペアセルの配置を簡単かつ効率よく行うことができるため、レイアウト設計のＴＡＴが短縮される。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、スタンダードセルの配置配線後の空き領域に対するスペアセルの配置を効率良く設定する配置配線方法が提供される。
【図面の簡単な説明】
【図１】スタンダードセルが配置された半導体チップ上の回路形成領域の概略構成図である。
【図２】本実施形態の配置配線方法のフローチャートである。
【図３】複数の寸法のダミーセルの一例を示す図である。
【図４】ダミーセルとスペアセル列との対応の一例を示す図である。
【符号の説明】
１  スタンダードセル
２  空き領域
１０  セル列部
２０  配線チャネル
１００  回路形成領域
【図１】
0004250299.tif 000002
【図２】
0004250299.tif 000003
【図３】
0004250299.tif 000004
【図４】
0004250299.tif 000005