(57)【特許請求の範囲】
【請求項１】
基準クロックを分周するカウンタと、
フレーム・タイミングの補正の有無を指定する補正指示信号と、該補正を複数回に分割するか一括で行なうかを指定する補正モード設定信号と、該補正においてフレーム・パルスの位相を進ませるか遅らせるかの方向を指定する補正方向指定信号とによって該カウンタのカウント値の範囲を決定し、所定の回数にわたって該カウンタのカウント値の範囲を決定する信号を生成する第一の補正タイミング生成回路と
を備えることを特徴するフレーム・タイミング補正方式。
【請求項２】
基準クロックを分周するカウンタと、
フレーム・タイミングの補正の有無を指定する補正指示信号と、該補正を複数回に分割するか一括で行なうかを指定する補正モード設定信号と、該補正においてフレーム・パルスの位相を進ませるか遅らせるかの方向を指定する補正方向指定信号とによって該カウンタのカウント値の範囲を決定し、所定の回数にわたって該カウンタのカウント値の範囲を決定する信号を生成する第一の補正タイミング生成回路と、
該カウンタの出力を分周する後段のカウンタと、
上記補正指示信号と、上記補正モード設定信号と、該後段のカウンタのカウント値と該後段のカウンタに対する設定カウント値との比較結果によって該後段のカウンタにカウント初期値を設定する第二の補正タイミング生成回路と
を備えることを特徴するフレーム・タイミング補正方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル通信システムにおいて下位に位置する伝送装置のフレーム・パルスの位相を、上位に位置する伝送装置のフレーム・パルスの位相に一致させるフレーム・タイミング補正方式に係り、特に、必要なフレーム・タイミングの補正を複数回に分割して行なうフレーム・タイミング補正方式と、必要なフレーム・タイミングの補正を、複数回に分割して行なうことと一括して行なうことを選択することが可能なフレーム・タイミング補正方式に関する。
【０００２】
デジタル通信システムにおいて最も重要なことは、下位に位置する伝送装置のフレーム・パルスの位相を上位に位置する伝送装置のフレーム・パルスの位相に一致させて動作させることである。しかも、デジタル通信システムの運用中にフレーム・パルスの位相を一致させる時には、フレーム・パルスの位相を一致させる間に生ずる周波数変動を可能な限り小さくすることが望ましく、一方、デジタル通信システムの運用開始時にフレーム・パルスの位相を一致させる時には、フレーム・パルスの位相を一致させるための時間が可能な限り短いことが望ましい。
【０００３】
従って、基本的には、デジタル通信システムの運用中にフレーム・パルスの位相を一致させる間に生ずる周波数変動を可能な限り小さくするために、必要なフレーム・タイミングの補正を複数回に分割して行なうフレーム・タイミング補正方式の実現が求められ、更に、デジタル通信システムの運用中にフレーム・パルスの位相を一致させる間に生ずる周波数変動を可能な限り小さくすると共に、デジタル通信システムの運用開始時にフレーム・パルスの位相を一致させる時には、必要なフレーム・タイミングの補正を複数回に分割して行なって周波数変動を可能な限り小さくすることと、必要なフレーム・タイミングの補正を一括して行なって補正に要する時間を短縮することを選択することが可能なフレーム・タイミング補正方式の実現が求められている。
【０００４】
【従来の技術】
従来のフレーム・タイミング補正方式においては、上位に位置する伝送装置と下位に位置する伝送装置の状態を監視する監視装置のソフトウェアからの指示によりフレーム・タイミングの補正の有無、補正量及び位相を進ませるか遅らせるかの補正方向が決定され、フレーム内の規定のタイミングで上記指示が出され、フレーム・タイミングの補正はフレームの先頭において一括して行なっていた。
【０００５】
【発明が解決しようとする課題】
従って、１回のフレーム・タイミングの補正における補正量が大きくなることがあり、フレーム・パルスの位相を一致させる間に生ずる周波数変動が大きくなって、特に、デジタル通信システムの運用中には上記周波数変動が伝送品質に悪影響をもたらすことがあった。
【０００６】
又、フレーム・パルスの位相を補正するタイミングも固定されており、柔軟性に欠けていた。
【０００７】
【課題を解決するための手段】
第一の発明は、基準クロックを分周するカウンタと、フレーム・タイミングの補正の有無を指定する補正指示信号と、該補正を複数回に分割するか一括で行なうかを指定する補正モード設定信号と、該補正の方向を指定する補正方向指定信号とによって該カウンタのカウント値の範囲を選択し、所定の回数にわたって該カウンタのカウント値の範囲を決定する信号を生成する第一の補正タイミング生成回路とを備えるフレーム・タイミング補正方式である。
【０００８】
第一の発明によれば、第一の補正タイミング生成回路によって該カウンタのカウント値の範囲を可変的に選択できるので基準クロック周期でフレーム・タイミングの補正が可能であり、且つ、該第一の補正タイミング生成回路が決定する回数にわたって必要なフレーム・タイミングの補正を分割して行なうことができるため、タイミング補正に伴う周波数変動が少なく、安定なデジタル通信システムを構築することができる。
【０００９】
第二の発明は、基準クロックを分周するカウンタと、フレーム・タイミングの補正の有無を指定する補正指示信号と、該補正を複数回に分割するか一括で行なうかを指定する補正モード設定信号と、該補正の方向を指定する補正方向指定信号とによって該カウンタのカウント値の範囲を決定し、所定の回数にわたって該カウンタのカウント値の範囲を決定する信号を生成する第一の補正タイミング生成回路と、該カウンタの出力を分周する後段のカウンタと、上記補正指示信号と、上記補正モード設定信号と、該後段のカウンタのカウント値と設定カウント値の比較結果によって該後段のカウンタにカウント初期値を設定する第二の補正タイミング生成回路とを備えるフレーム・タイミング補正方式である。
【００１０】
第二の発明によれば、必要なフレーム・タイミングの補正を複数回に分割して行なうことができると共に、該第二の補正タイミング生成回路が該後段のカウンタに設定するカウント初期値によって、必要なフレーム・タイミングの補正を一括して行なうことができるため、デジタル通信システムの運用開始時におけるフレーム・タイミング補正の時間を短縮することができ、且つ、デジタル通信システムの運用中にはデジタル通信システムの動作を安定にすることができる。更に、一括してフレーム・パルスの位相を補正するタイミングを任意に設定することができる。
【００１１】
【発明の実施の形態】
図１は、本発明の第一の実施の形態で、必要なフレーム・タイミングの補正を複数回に分割して行なうフレーム・タイミング補正方式の構成を示している。
【００１２】
図１において、１は、基準クロックをクロック端子（図では「ＣＫ」と表示している。以降も、図では同様に表示する。）に受けて、該基準クロックを分周する第一のカウンタ、２は、第一のカウンタ１のカウント値のうち特定の桁の論理和演算をする論理和回路、３は、論理和回路２の出力をクロックとして第一の所定のカウント値までカウントし、該第一の所定のカウント値に達した時にカウント値をクリアする第二のカウンタ、４は、第二のカウンタ３のキャリー出力端子（図では「ＣＯ」と表示している。以降も、図では同様に表示する。）から出力されるキャリーをクロックとして第二の所定のカウント値までカウントし、該第二の所定のカウント値に達した時にカウント値をクリアする第三のカウンタ、５は、第三のカウンタ４のキャリーをクロックとしてカウントする第四のカウンタである。そして、第四のカウンタ５の出力がフレーム・カウント値である。
【００１３】
ここで、以降の説明を具体的にするために下記の仮定をしておく。但し、下記の仮定によって本発明の技術範囲が限定されるものではない。
【００１４】
▲１▼  第一のカウンタ１は標準的には１６進カウンタであり、フレーム・タイミングの補正方向に応じて１５進カウンタ又は１７進カウンタになりうるものである。尚、カウント値の幅を可変にしうることについては、後で構成と動作を詳細に説明する。
【００１５】
▲２▼  ▲１▼の仮定に基づき、論理和回路２の入力となるのは第一のカウンタ１のカウント値のうちＱ３とＱ４である（カウンタにおいて出力端子及び出力を通常「Ｑ」と標記する。これは、複数ビットの出力端子及び出力を示すので、特定の桁の出力端子及び出力を示す時にはＱの後に特定の桁を示す数字を記載する。）。これについても、後の説明で明らかになる。
【００１６】
▲３▼  第二のカウンタ３は４０９６進カウンタであり、カウント値０からカウント値４０９５までの間でカウントするものとする。
【００１７】
▲４▼  第三のカウンタ４は８進カウンタであり、カウント値０からカウント値７までの間でカウントするものとする。
【００１８】
６は、フレーム・タイミングを複数回に分割して補正するか一括で補正するかを指示する補正モード設定信号とフレーム・タイミングを補正することを指示する補正指示信号の論理積演算をする論理積回路、７は、論理積回路６の出力と、フレーム・タイミングを進めるか遅らせるかの補正方向を指示する補正方向指定信号の論理積演算をする論理積回路、８は、該補正方向指定信号の論理レベルを反転させる論理反転回路、９は、論理積回路６の出力と論理反転回路８の出力の論理積演算をする論理積回路で、論理積回路６、論理積回路７、論理反転回路８及び論理積回路９によって補正モード選択回路を構成する。
【００１９】
ここで、以降の説明を具体的にするために下記の如き設定をしておく。但し、下記設定によって本発明の技術範囲が限定されるものではない。
【００２０】
▲５▼  補正モード設定信号は、論理レベルが“１”の時にフレーム・タイミングを複数回に分割して補正することを指示し、論理レベルが“０”の時にフレーム・タイミングを一括で補正することを意味する。
【００２１】
▲６▼  補正指示信号は、論理レベルが“１”の時にフレーム・タイミングの補正を行なうことを意味し、論理レベルが“０”の時にフレーム・タイミングを行なわないことを意味する。
【００２２】
▲７▼  補正方向指定信号は、図１の構成においては、論理レベルが“１”の時にフレーム・パルスの位相を遅らせ、論理レベルが“０”の時にフレーム・パルスの位相を進ませることを意味する。
【００２３】
１０は、第一のカウンタ１のカウント値の１４をデコードした時に論理レベル“１”のパルスを出力する第一のデコーダ、１１は、第一のカウンタ１のカウント値の１６をデコードした時に論理レベル“１”のパルスを出力する第二のデコーダ、１２は、第一のカウンタ１のカウント値の１６をデコードした時に論理レベル“１”のパルスを出力する第三のデコーダ、１３は、論理積回路９の出力と第一のデコーダの出力の論理積演算をする論理積回路、１４は、第二のデコーダ１１の出力と論理積回路７の出力の論理積演算をする論理積回路、１５は、論理積回路１３と論理積回路１４の出力の論理和演算をする論理和回路、１６は、第二のカウンタ３のキャリーをカウントする第五のカウンタ、１７は、第五のカウンタ１６のカウント値ａと補正回数設定値ｂを比較して、第五のカウンタ１６のカウント値ａが補正回数設定値ｂより小さいか等しい時に論理レベル“１”の信号を出力する第一の比較回路、１８は、第二のカウンタ３が出力するキャリーと、第一の比較回路１７の出力と、上記補正モード設定信号及び上記補正指示信号の論理積演算をする論理積回路、１９は、論理積回路１８の出力を選択信号として、論理積回路１８の出力の論理レベルが“１”の時に論理和回路１５の出力を選択し、論理積回路１８の出力の論理レベルが“０”の時に第三のデコーダ１２の出力を選択して出力する２：１セレクタで、論理積回路６、論理積回路７、論理積回路９、論理積回路１３、論理積回路１８、論理反転回路８、第一のデコーダ１０、第二のデコーダ１１、第三のデコーダ１２、論理和回路１５、第五のカウンタ１６、第一の比較回路１７及び２：１セレクタ１９によってフレーム・パルスの位相を複数回に分割して補正するタイミングを指定する第一の補正タイミング生成回路を構成する。
【００２４】
そして、第一の補正タイミング生成回路の出力である、２：１セレクタ１９の出力が第一のカウンタ１のロード端子（図では、「Ｌ」と略記している。以降も、図では同様に標記する。）。この場合第一のカンウタ１のデータ端子（図では、「Ｄ」と略記している。以降も図では同様に標記する。）にロードされるカウント値は０とするので、該データ端子はアースに接続されている。
【００２５】
最も重要なことであるので簡単に説明しておくと、２：１セレクタ１９によって選択されて出力される、第一のデコーダ乃至第三のデコーダが第一のカウンタ１のカウント値をデコードした信号のいずれかによって第一のカウンタ１がカウント値０にロードされるために、第一のカウンタ１は１５進カウンタ、１６進カウンタ、１７進カウンタのいずれかとして動作することができるのである。
【００２６】
さて、図２は、図１の構成においてタイミング補正を行なわない場合のタイムチャートである。
【００２７】
タイミング補正を行なわない場合には、先に記載した通り、補正指示信号の論理レベルは“０”である。これが、図２（イ）に示されている。
【００２８】
従って、論理積回路１８の出力即ち２：１セレクタの選択信号（図では、単に「セレクタ」と記載しているが同一の物である。以降も、図では同様に記載する。）の論理レベルは必然的に“０”であり、２：１セレクタ１９は第三のデコーダ１２の出力を選択して、第一のカウンタ１にロード信号として供給する。２：１セレクタ１９の選択信号は図２（ロ）に示されており、第三のデコーダ１２の出力は図２（ヘ）に示されている。
【００２９】
一方、第一のカウンタ１、第二のカウンタ３、第三のカウンタ４及び第四のカウンタ５は下記の如く動作している。
【００３０】
まず、各々のカウンタはパワー・オン・リセット信号（図示を省略している。）によってカウント値をリセットされて、カウント値０からカウントを開始する。
【００３１】
第一のカウンタ１は、０からカウントを開始して、２：１セレクタ１９が供給するロード信号によってカウント値０をロードされて、所定のカウント値の範囲でカウントを繰り返す。今の場合には、２：１セレクタ１９の選択信号の論理レベルが定常的に“０”であるので、第三のデコーダ１２が第一のカウンタ１のカウント値１５をデコードして出力するパルスによって０をロードされる。これが、図２（ホ）及び図２（ヘ）に示されている。
【００３２】
従って、第一のカウンタ１のカウント出力のうちＱ３とＱ４の論理和によって得られる第二のカウンタのクロックは、図２（ト）の如く、定常的に基準クロックの１６周期で１周期となる。
【００３３】
このクロックによって第二のカウンタ３はカウントを歩進してゆくが、先に記載した通り、第二のカウンタ３は４０９６進カウンタであるので、０から４０９５の間でカウントして、カウント値が４０９５の時に出力するキャリーによってカウント値を０にクリアするように構成されている。図２（ニ）には、丁度第二のカウンタ３のカウント値が４０９４、４０９５とカウントして０にクリアされる時点が示されている。
【００３４】
この時点に第二のカウンタ３が出力するキャリー（図示せず）によって第三のカウンタ４がカウントを歩進してゆく。先に記載した如く、第三のカウンタ４は８進カウンタであるので、０から７の間でカウントし、カウント値７の時にキャリーを出力する（図示せず）。
【００３５】
第四のカウンタ５は第三のカウンタ４が出力するキャリーによってカウントを歩進してゆく。図２（ハ）には第四のカウンタ５がカウントする様子を示しているが、ここでは一般的に、カウント値が（ｎ−１）、ｎ、（ｎ＋１）であるとして表示している。但し、ｎは１以上の整数である。
【００３６】
そして、第四のカウンタ５の１つのカウント値が継続する時間が１フレームに対応し、例えば、第四のカウンタ５の１つのカウント値の先頭でフレーム・パルスを生成すればよい。
【００３７】
第一のカウンタ１が定常的に１６進カウンタとして動作し、第二のカウンタ３のクロックの周期が定常的に基準クロックの１６周期あるので、第四のカウンタ５の１つのカウント値が継続する時間即ちフレーム長は一定に保たれる。即ち、図２の場合にはタイミング補正が行なわれないことが判る。
【００３８】
尚、第二のカウンタ３及び第三のカウンタ４はいずれも２m 進カウンタ（ｍは正の整数）であるとしているが、かならずしも２m 進カウンタである必要はない。もし２の巾乗ではないｑ進カウンタ（ｑは２m より小さい正の整数とする。）である場合には、ロード後にｑ回カウントした時にカウント値が（２m −１）になるようなロード値を与えてカウントし、カウント値が（２m −１）になった時に出力されるキャリーによってカウント値をクリアすればよい。
【００３９】
例えば、４８００進カウンタは、８１９２進カウンタ（２12進カウンタ）を使用して、カウント値８１９１にて出力されるキャリーによってカウント値をクリアすると共に３３９２をロード値として与えるようにすればよい。又は、同様に８１９２進カウンタを使用して、カウント値４７９９をデコードしたパルスによってカウント値をクリアすると共に０をロード値として与えるようにしてもよい。
【００４０】
図３は、図１の構成においてフレーム・タイミングを進める場合のタイムチャートである。
【００４１】
この場合にはフレーム・タイミングを進めるようにタイミング補正を行なうので、先に記載した通り、補正指示信号の論理レベルは“１”であり、補正モード設定信号の論理レベルは“１”であり、補正方向指定信号の論理レベルは“０”である。これが、図３（イ）乃至図３（ハ）に示されている。
【００４２】
補正指示信号、補正モード設定信号及び補正方向指定信号の論理レベルが上記の如く設定されるので、この場合には、第一のデコーダ１０が第一のカウンタ１のカウント値１４をデコードして出力するパルスが、２：１セレクタ１９が選択信号の論理レベルが“１”の時に選択されて出力され、第三のデコーダ１２が第一のカウンタ１のカウント値１５をデコードして出力するパルスは、２：１セレクタ１９が選択信号の論理レベルが“０”の時に選択されて出力される。
【００４３】
図１に示したように、２：１セレクタ１９の選択信号は、第二のカウンタ３のキャリー、第一の比較回路１７の出力、補正モード設定信号及び補正指示信号の論理積によって生成される。
【００４４】
ここで、第五のカウンタ１６は第二のカウンタ３のキャリーをカウントしてカウント値ａを第一の比較回路１７の一方の入力端子に供給しており、第一の比較回路１７のもう一方の入力端子には補正回数設定値ｂが供給されている。そして、第一の比較回路１７は、第五のカウンタ１６のカウント値ａが補正回数設定値ｂより小さいか等しい時に論理レベル“１”の信号を出力する。
【００４５】
従って、２：１セレクタ１９の選択信号は、第一の比較回路１７の出力の論理レベルが“１”で、且つ、第二のカウンタ３のキャリーの論理レベルが“１”の時に論理レベルが“１”になり、上記以外の場合には論理レベルが“０”になる。
【００４６】
図３では、ａ≦ｂであるものとして、第二のカウンタ３のカウント値が４０９４、４０９５、０の範囲について図示している。従って、第二のカウンタ３が図３（ヘ）の如くキャリーを出力すると、２：１セレクタ１９の選択信号は図３（ト）の如く、この時点では該キャリーと同じ波形になる。
【００４７】
一方、第二のカウンタ３のカウント値が４０９４の時には、２：１セレクタ１９の選択信号の論理レベルが“０”であるので、第三のデコーダ１２が第一のカウンタのカウント値１５をデコードしたパルスが第一のカウンタにロード信号として供給され、この結果第一のカウンタ１のカウント値は０になってカウント値を歩進してゆく。
【００４８】
この時には第二のカウンタ３のカウント値は４０９５になっており、第二のカウンタ３はキャリーを出力するので、２：１セレクタ１９の選択信号の論理レベルが“１”に遷移している。
【００４９】
従って、２：１セレクタ１９は第一のデコーダ１０が第一のカウンタ１のカウント値１４をデコードして出力するパルスを第一のカウンタ１にロード信号として供給する。このため、第一のカウンタ１のカウント値は１４の次に０になる。この様子が図３（リ）に示されている。
【００５０】
次に、第二のカウンタ３のカウント値が０になると、上記の理由で２：１セレクタ１９の選択信号の論理レベルが“０”に遷移するので、第三のデコーダ１２が第一のカウンタ１のカウント値１５をデコードして出力するパルスによって第一のカウンタ１に０がロードされる。
【００５１】
尚、この場合には、第一のカウンタ１のカウント値が１５以下に限定されるので、第二のデコーダ１１のデコード出力の論理レベルは継続的に“０”である。
【００５２】
従って、第二のカウンタ３のカウント値が４０９５の時だけ第二のカウンタ３には基準クロック１５周期のクロック波形が供給され、それ以外の時には１６クロック周期の波形が供給される。そして、この動作はａ≦ｂの間繰り返されるので、１フレームの間にｂ回上記の動作が繰り返される。
【００５３】
即ち、第二のカウンタ３のカウント値が４０９５の時の１回の補正で基準クロック１周期分の時間だけフレーム・パルスの位相が前進し、ｂ回の補正によって（基準クロック１周期分の時間）×ｂだけフレーム・パルスの位相が前進する。このため、必要なフレーム・タイミングの補正量をｂ回に分割して補正することができるので、１回の補正によって生ずる周波数の変動を小さくすることができ、デジタル通信システムの安定性を改善しながらフレーム・タイミングの補正をすることができる。
【００５４】
図４は、図１の構成においてフレーム・タイミングを遅らせる場合のタイムチャートである。
【００５５】
この場合にはフレーム・タイミングを遅らせるようにタイミング補正を行なうので、先に記載した通り、補正指示信号の論理レベルは“１”であり、補正モード設定信号の論理レベルは“１”であり、補正方向指定信号の論理レベルは“１”である。これが、図４（イ）乃至図４（ハ）に示されている。
【００５６】
補正指示信号、補正モード設定信号及び補正方向指定信号の論理レベルが上記の如く設定されるので、この場合には、第二のデコーダ１１が第一のカウンタ１のカウント値１６をデコードして出力するパルスが、２：１セレクタ１９が選択信号の論理レベルが“１”の時に選択されて出力される。一方、第三のデコーダ１２が第一のカウンタ１のカウント値１５をデコードして出力するパルスは、２：１セレクタ１９が選択信号の論理レベルが“０”の時に選択されて出力される。
【００５７】
図１に示したように、２：１セレクタ１９の選択信号は、第二のカウンタ３のキャリー、第一の比較回路１７の出力、補正モード設定信号及び補正指示信号の論理積によって生成される。
【００５８】
ここで、第五のカウンタ１６は第二のカウンタ３のキャリーをカウントしてカウント値ａを第一の比較回路１７の一方の入力端子に供給しており、第一の比較回路１７のもう一方の入力端子には補正回数設定値ｂが供給されている。そして、第一の比較回路１７は、第五のカウンタ１６のカウント値ａが補正回数設定値ｂより小さいか等しい時に論理レベル“１”の信号を出力する。
【００５９】
従って、２：１セレクタ１９の選択信号は、第一の比較回路１７の出力の論理レベルが“１”で、且つ、第二のカウンタ３のキャリーの論理レベルが“１”の時に論理レベルが“１”になり、上記以外の場合には論理レベルが“０”になる。
【００６０】
図４では、ａ≦ｂであるものとして、第二のカウンタ３のカウント値が４０９４、４０９５、０の範囲について図示している。従って、第二のカウンタ３が図４（ヘ）の如くキャリーを出力すると、２：１セレクタ１９の選択信号は図４（ト）の如く、この時点では該キャリーと同じ波形になる。
【００６１】
一方、第二のカウンタのカウント値が４０９４の時には、２：１セレクタ１９の選択信号の論理レベルが“０”であるので、第三のデコーダ１２が第一のカウンタのカウント値１５をデコードしたパルスが第一のカウンタにロード信号として供給され、この結果第一のカウンタのカウント値は０になった後改めてカウント値を歩進する。
【００６２】
この時には第二のカウンタ３のカウント値は４０９５になっており、第二のカウンタ３はキャリーを出力するので、２：１セレクタ１９の選択信号の論理レベルが“１”に遷移している。
【００６３】
従って、２：１セレクタ１９は第二のデコーダ１１が第一のカウンタ１のカウント値１６をデコードして出力するパルスを第一のカウンタ１にロード信号として供給する。このため、第一のカウンタ１は１６までカウントした後０をロードされる。この様子が図４（リ）に示されている。
【００６４】
次に、第二のカウンタ３のカウント値が０になると、上記の理由で２：１セレクタ１９の選択信号の論理レベルが“０”に遷移するので、第三のデコーダ１２が第一のカウンタ１のカウント値１５をデコードして出力するパルスによって第一のカウンタ１に０がロードされる。
【００６５】
尚、この場合には、第一のデコーダ１０が第一のカウンタ１のカウント値１４をデコードしたパルスを出力するが、２：１セレクタ１９の入力端子には供給されずにマスクされるので、動作には関係がない。
【００６６】
従って、第二のカウンタ３のカウント値が４０９５の時だけ第二のカウンタ３には基準クロック１７周期のクロック波形が供給され、それ以外の時には１６クロック周期の波形が供給される。そして、この動作はａ≦ｂの間繰り返されるので、１フレームの間にｂ回上記の動作が繰り返される。
【００６７】
即ち、第二のカウンタ３のカウント値が４０９５の時の１回の補正で基準クロック１周期分の時間だけフレーム・パルスの位相が前進し、全体では、（基準クロック１周期分の時間）×ｂだけフレーム・パルスの位相が後退する。このため、必要なフレーム・タイミングの補正量をｂ回に分割して補正することができるので、１回の補正によって生ずる周波数の変動を小さくすることができ、デジタル通信システムの安定性を改善しながらフレーム・タイミングの補正をすることができる。
【００６８】
以上で、図１の構成の動作、即ち、必要なフレーム・タイミングの補正を複数回に分割して行なうフレーム・タイミング補正方式の構成と動作の説明を終わり、以降は、必要なフレーム・タイミングの補正を必要なフレーム・タイミングの補正を、複数回に分割して行なうことと一括して行なうことを選択することが可能なフレーム・タイミング補正方式の構成と動作の説明を行なう。
【００６９】
図５は、本発明の第二の実施の形態で、必要なフレーム・タイミングの補正を必要なフレーム・タイミングの補正を、複数回に分割して行なうことと一括して行なうことを選択することが可能なフレーム・タイミング補正方式の構成を示している。
【００７０】
図５において、１は、基準クロックをクロック端子に受けて、該基準クロックを分周する第一のカウンタ、２は、第一のカウンタ１のカウント値のうち特定の桁の論理和演算をする論理和回路、３は、論理和回路２のをクロックとして第一の所定のカウント値までカウントし、該第一の所定のカウント値に達した時にカウント値をクリアする第二のカウンタ、４は、第二のカウンタ３のキャリー出力端子から出力されるキャリーをクロックとして第二の所定のカウント値までカウントし、該第二の所定のカウント値に達した時にカウント値をクリアする第三のカウンタ、５は、第三のカウンタ４のキャリーをクロックとしてカウントする第四のカウンタである。そして、第四のカウンタ５の出力がフレーム・カウント値である。
【００７１】
ここで、図１の構成において第一乃至第三のカウンタに対して仮定した▲１▼乃至▲４▼の事項は、図５の構成においても同様に適用される。
【００７２】
６は、フレーム・タイミングを分割して補正するか一括で補正するかを指示する補正モード設定信号とフレーム・タイミングを補正することを指示する補正指示信号の論理積演算をする論理積回路、７は、論理積回路６の出力と、フレーム・タイミングを進めるか遅らすかの補正方向を指示する補正方向指定信号の論理積演算をする論理積回路、８は、該補正方向指定信号の論理レベルを反転させる論理反転回路、９は、論理積回路６の出力と論理反転回路８の出力の論理積演算をする論理積回路で、論理積回路６、論理積回路７、論理反転回路８及び論理積回路９によって補正モード選択回路を構成する。
【００７３】
ここで、図１の構成の説明において設定した補正モード設定信号、補正指示信号及び補正方向指定信号に関する▲５▼乃至▲７▼の事項は、図４の構成においても同様に適用される。
【００７４】
１０は、第一のカウンタ１のカウント値の１４をデコードした時に論理レベル“１”を出力する第一のデコーダ、１１は、第一のカウンタ１のカウント値の１６をデコードした時に論理レベル“１”を出力する第二のデコーダ、１２は、第一のカウンタ１のカウント値の１６をデコードした時に論理レベル“１”を出力する第三のデコーダ、１３は、論理積回路９の出力と第一のデコーダの出力の論理積演算をする論理積回路、１４は、第二のデコーダ１１の出力と論理積回路７の出力の論理積演算をする論理積回路、１５は、論理積回路１３と論理積回路１４の出力の論理和演算をする論理和回路、１６は、第二のカウンタ３のキャリーをカウントする第五のカウンタ、１７は、第五のカウンタ１６のカウント値ａと補正回数設定値ｂを比較して、第五のカウンタ１６のカウント値ａが補正回数設定値ｂより小さいか等しい時に論理レベル“１”の信号を出力する第一の比較回路、１８は、第二のカウンタ３のキャリーと、第一の比較回路１７の出力と、上記補正モード設定信号及び上記補正指示信号の論理積演算をする論理積回路、１９は、論理積回路１８の出力を選択信号として、論理積回路１８の出力の論理レベルが“１”の時に論理和回路１５の出力を選択し、論理積回路１８の出力の論理レベルが“０”の時に論理積回路１４の出力を選択して出力する２：１セレクタで、論理積回路６、論理積回路７、論理積回路９、論理積回路１３、論理積回路１８、論理反転回路８、第一のデコーダ１０、第二のデコーダ１１、第三のデコーダ１２、論理和回路１５、第五のカウンタ１６、第一の比較回路１７及び２：１セレクタ１９によって第一の補正タイミング生成回路を構成する。
【００７５】
２０は、補正モード設定信号の論理レベルを反転する論理反転回路、２１は、該補正モード設定信号と補正指示信号の論理積演算をする論理積回路、２２は、第二のカウンタ３のカウント値と特定の設定カウント値を比較して、両者が等しい時に論理レベル“１”の信号を出力する第二の比較回路、２３は、第三のカウンタ４のカウント値と特定の設定カウント値を比較して、両者が等しい時に論理レベル“１”の信号を出力する第三の比較回路、２４は、第四のカウンタ５のカウント値と特定の設定カウント値を比較して、両者が等しい時に論理レベル“１”の信号を出力する第四の比較回路、２５は、第二の比較回路２２、第三の比較回路２３及び第四の比較回路２４の出力の論理積演算をする論理積回路、２６は、論理積回路２１の出力と論理積回路２５の出力の論理積演算をする論理積回路で、論理反転回路２０以降論理積回路２６までの構成要素によってフレーム・パルスの位相を一括で補正するタイミングを生成する第二の補正タイミング生成回路を構成する。
【００７６】
そして、論理積回路２６の出力である一括補正タイミング信号は第二のカウンタ３、第三のカウンタ４及び第四のカウンタ５のロード端子に供給される。ここで、第二のカウンタ３に供給されるロード値及び第三のカウンタ４に供給されるロード値は０とし、第四のカウンタ５に供給されるロード値は外部から供給されるカウンタ・ロード値である。
【００７７】
さて、第一のカウンタ１以降２：１セレクタ１９までの要素によって構成される回路は図１の構成と全く同じであるので、必要なフレーム・タイミングの補正を必要なフレーム・タイミングの補正を複数回に分割して行なう動作の説明は割愛し、必要なフレーム・タイミングの補正を一括して行なう動作についてのみ説明する。
【００７８】
図６は、図５の構成における一括タイミング補正のタイムチャートである。
【００７９】
一括でタイミング補正をする場合には、補正モード設定信号の論理レベルは仮定により“０”であるから、２：１セレクタ１９の選択信号の論理レベルは“０”で、第三のデコーダ１２が第一のカウンタ１のカウント値１５をデコードして出力するパルスが、定常的に第一のカウンタ１にロード信号として供給される。従って、第一のカウンタ１は基準クロック１６周期のクロック信号を第二のカウンタ３に供給している。
【００８０】
第二のカウンタ３は上記クロックによってカウント値を歩進し、カウント値４０９５において生成されるキャリーを第三のカウンタ４に供給する。第三のカウンタ４は該キャリーをクロックとしてカウント値を歩進し、０から７の範囲でカウントする。そして、第三のカウンタ４がカウント値７において生成するキャリーによって第四のカウンタ５がカウント値を歩進する。キャリーは図示していないが、上記関係が図６（ハ）、図６（ロ）及び図６（イ）に示されている。
【００８１】
今、第四のカウンタ５のカウント値に対する設定カウント値を３、第三のカウンタのカウント値に対する設定カウント値を４、第二のカウンタのカウント値に対する設定カウント値を６とすると、第二の比較回路の出力、第三の比較回路の出力及び第四の比較回路の出力は図６（ニ）乃至図６（ヘ）の如くなる。
【００８２】
これらの論理積演算の結果は図６（ヘ）と同じになる。これが、図６（ト）に示されている。
【００８３】
一方、補正モード設定信号の論理レベルが“０”で、補正指定信号の論理レベルが“１”であるので、論理積回路２１の出力の論理レベルは“１”になる。従って、論理積回路２５の出力がロード・タイミング信号として第二のカウンタ、第三のカウンタ及び第四のカウンタに供給される。第二のカウンタ及び第三のカンウタに供給さているカウント初期値は０であるので、第二のカウンタ及び第三のカウンタのカウント値は０になる（図示せず）。一方、第四のカウンタのカウント値はカウンタ・ロード値として与えられるものと仮定した１０になる。
【００８４】
これにより、第四のカウンタのカウント値が３の範囲内で、第二のカウンタのカウント値が６で第三のカウンタのカウント値が４の時に第四のカウンタのカウント値が１０に設定される。このカウント値１０は必要なタイミング補正量に対応して監視装置が決めて供給するものであるから、図５の構成によって一括してタイミング補正することができることが判る。
【００８５】
しかも、フレーム・パルスの位相を補正するタイミングは、監視装置から設定カウント値を供給することによって任意に設定することができるので、補正量及びフレーム内の補正タイミングは任意である。
【００８６】
上では説明を割愛したが、当然、図５の構成においては第一の補正タイミング生成回路側の動作によって、必要なフレーム・タイミングの補正を複数回に分割して行なうこともできる。
【００８７】
さて、図１及び図５の構成においては、第一のカウンタ１のカウント値を検出してパルスを発生する物としてデコーダを使用する例を示しているが、カウント値と設定カウント値を比較して両者が等しい時にパルスを出力する比較回路を用いることもできる。
【００８８】
逆に、図１及び図５の構成における第一の比較回路と、図５の構成における第二の比較回路、第三の比較回路及び第四の比較回路をデコーダに置き換えることも可能である。
【００８９】
又、図１及び図５の構成において、第一のカウンタの後段に２段のカウンタを用いてフレーム・パルスを生成する構成を例示しているが、この段数も２段には限定されず、カウンタのカウント範囲との関係で任意の段数にすることができる。これに伴って、図１及び図５における、分割して補正する回数を限定するために第二のカウンタのキャリーを第五のカウンタでカウントすることも唯一の構成ではないことが判る。
【００９０】
更に、図１の構成において、補正モード設定信号と補正指示信号の論理積演算をする論理積回路６を用いているが、分割補正する時に該補正モード設定信号の論理レベルが“１”である場合（図１の動作説明ではこのように設定している。）には、論理積回路６を取り除いて、該補正指示信号を直接論理積回路７の一方の入力端子に供給してもよい。
【００９１】
【発明の効果】
以上詳細に説明した如く、本発明により、下記の効果が奏されることが明らかにされた。
【００９２】
即ち、第一の発明によれば、第一の補正タイミング生成回路によって基準クロックを分周するカウンタのカウント値の範囲を選択できるので基準クロックの周期でフレーム・タイミングの補正が可能であり、且つ、該第一の補正タイミング生成回路が決定する回数にわたって必要なフレーム・タイミングの補正を分割して行なうことができるため、タイミング補正時の周波数変動が少なく、安定なデジタル通信システムを構築することができる。
【００９３】
又、第二の発明によれば、必要なフレーム・タイミングの補正を複数回に分割して行なうことができると共に、該第二の補正タイミング生成回路が該後段のカウンタに設定するカウント初期値によって、必要なフレーム・タイミングの補正を一括して行なうことができるため、デジタル通信システムの運用開始時におけるフレーム・タイミング補正の時間を短縮することができ、且つ、デジタル通信システムの運用中にはデジタル通信システムの動作を安定にすることができる。
【図面の簡単な説明】
【図１】  本発明の第一の実施の形態。
【図２】  タイミング補正を行なわない場合のタイムチャート。
【図３】  フレーム・タイミングを進める場合のタイムチャート。
【図４】  フレーム・タイミングを遅らせる場合のタイムチャート。
【図５】  本発明の第二の実施の形態。
【図６】  一括タイミング補正時のタイムチャート。
【符号の説明】
１  第一のカウンタ
２  論理和回路
３  第二のカウンタ
４  第三のカウンタ
５  第四のカウンタ
６  論理積回路
７  論理積回路
８  論理反転回路
９  論理積回路
１０  第一のデコーダ
１１  第二のデコーダ
１２  第三のデコーダ
１３  論理積回路
１４  論理積回路
１５  論理和回路
１６  第五のカウンタ
１７  第一の比較回路
１８  論理積回路
１９  ２：１セレクタ
２０  論理反転回路
２１  論理積回路
２２  第二の比較回路
２３  第三の比較回路
２４  第四の比較回路
２５  論理積回路
２６  論理積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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