(57)【特許請求の範囲】
【請求項１】
大容量記憶装置と通信する方法であって、
大容量記憶装置からブリッジ回路へのＡＴＡ／ＡＴＡＰＩ（AT Attachment/ATA Packet Interface）信号を受信するステップと、
前記ＡＴＡ／ＡＴＡＰＩ信号に組み込まれたコマンドに応じてステートマシンをアップデートするステップと、
前記ステートマシンに応答して、前記ブリッジ回路を用いて、前記大容量記憶装置からのＡＴＡ／ＡＴＡＰＩ信号をＵＳＢ信号に変換するステップと、
前記ブリッジ回路からのＵＳＢ信号を出力するステップと、を含み、
前記ブリッジ回路は、単一のブリッジチップに設けられており、該ブリッジチップは、
(a) ＵＳＢ物理インターフェーストランシーバーと、
(b) 前記ＵＳＢ物理インターフェーストランシーバーに接続されたシリアルインターフェースエンジンと、
(c) 前記シリアルインターフェースエンジンに接続された入出力インターフェースと、
(d) 前記入出力インターフェースに接続されたＲＡＭ制御回路と、
(e) 前記ＲＡＭ制御回路に接続されたディスクインターフェースと、
(f) 前記入出力インターフェースと前記ディスクインターフェースの両方に接続され、前記入出力インターフェースと前記ディスクインターフェースの両方に関するステートマシンの動作がグローバルに行われることを可能にするグローバルコントロール回路と、
(g) 前記グローバルコントロール回路と前記ディスクインターフェースに接続された変換回路と、
を含むことを特徴とする前記方法。
【請求項２】
前記ブリッジ回路は、前記大容量記憶装置のマザーボード上にある請求項１に記載の方法。
【請求項３】
前記ブリッジ回路は、セカンダリボード上にある請求項１に記載の方法。
【請求項４】
前記変換回路は、前記グローバルコントロール回路と前記ディスクインターフェースの間に設けられ、ＡＴＡＰＩ大容量記憶コマンドとＡＴＡ装置コマンド間での変換をするようになっており、前記大容量記憶装置は、ＡＴＡ／ＡＴＡＰＩ信号を出力し、前記ブリッジ回路は、前記大容量記憶装置からから前記ＡＴＡ／ＡＴＡＰＩ信号を受信し、該ＡＴＡ／ＡＴＡＰＩ信号をＵＳＢ信号に変換する請求項１に記載の方法。
【請求項５】
大容量記憶装置のためのマザーボードであって、
前記大容量記憶装置の読み取りユニットから入力信号を受信するよう構成されている入力ロジックと、
前記入力ロジックから前記入力信号を受信し、該入力信号をＵＳＢ信号に変換するよう構成されるブリッジ回路と、
前記マザーボードから前記ＵＳＢ信号を出力するよう構成されている出力回路と、
を備え、
前記ブリッジ回路は、
(a) ＵＳＢ物理インターフェーストランシーバーと、
(b) 前記ＵＳＢ物理インターフェーストランシーバーに接続されたシリアルインターフェースエンジンと、
(c) 前記シリアルインターフェースエンジンに接続された入出力インターフェースと、
(d) 前記入出力インターフェースに接続されたＲＡＭ制御回路と、
(e) 前記ＲＡＭ制御回路に接続されたディスクインターフェースと、
(f) 前記入出力インターフェースと前記ディスクインターフェースの両方に接続され、前記入出力インターフェースと前記ディスクインターフェースの両方に関するステートマシンの動作がグローバルに行われることを可能にするグローバルコントロール回路と、
(g) 前記グローバルコントロール回路と前記ディスクインターフェースに接続された変換回路と、
を含むことを特徴とする前記マザーボード。
【請求項６】
前記ブリッジ回路は、前記入力信号を前記ＵＳＢ信号に変換するためのブリッジチップを含む請求項５に記載のマザーボード。
【請求項７】
前記ブリッジチップは、
前記入力ロジックからＡＴＡ／ＡＴＡＰＩ信号を受信するよう構成されるＡＴＡ／ＡＴＡＰＩインターフェースと、
前記入力ロジックからＡＴＡ／ＡＴＡＰＩ信号を受信するよう構成されているＡＴＡ／ＡＴＡＰＩインターフェース（AT Attachment/ATA Packet Interface）と、
前記ＡＴＡ／ＡＴＡＰＩ信号を前記ＵＳＢ信号に変換するステートマシンと、を備え、
前記ディスクインターフェースは、前記ＡＴＡ／ＡＴＡＰＩインターフェースから前記ＡＴＡ／ＡＴＡＰＩ信号を受信するように構成されており、
前記ＵＳＢ物理インターフェーストランシーバーは、前記シリアルインターフェースエンジンから信号を受信し、ＵＳＢインターフェースにＵＳＢ信号を出力するように構成されており、
前記ステートマシンは、前記ＡＴＡ／ＡＴＡＰＩ信号に組み込まれたコマンドに応答して、アップデートされるようになっている請求項６に記載のマザーボード。
【請求項８】
大容量記憶装置マザーボードとホストマザーボードの間の通信を可能にするよう構成されているセカンダリボードであって、
前記大容量記憶装置マザーボードから信号を受信するためのコネクタポートと、
前記大容量記憶装置からの前記信号をＵＳＢ信号に変換するためのブリッジ回路と、
前記ＵＳＢ信号を前記ホストマザーボードに出力するためのＵＳＢコネクタポートと、を備え、前記ブリッジ回路は、
(a) ＵＳＢ物理インターフェーストランシーバーと、
(b) 前記ＵＳＢ物理インターフェーストランシーバーに接続されたシリアルインターフェースエンジンと、
(c) 前記シリアルインターフェースエンジンに接続された入出力インターフェースと、
(d) 前記入出力インターフェースに接続されたＲＡＭ制御回路と、
(e) 前記ＲＡＭ制御回路に接続されたディスクインターフェースと、
(f) 前記入出力インターフェースと前記ディスクインターフェースの両方に接続され、前記入出力インターフェースと前記ディスクインターフェースの両方に関するステートマシンの動作がグローバルに行われることを可能にするグローバルコントロール回路と、
(g) 前記グローバルコントロール回路と前記ディスクインターフェースに接続された変換回路と、
を含むことを特徴とする前記セカンダリボード。
【請求項９】
前記ブリッジ回路は、前記大容量記憶装置マザーボードからの信号を前記ＵＳＢ信号に変換するよう構成されるブリッジチップを含む請求項８に記載のセカンダリボード。
【請求項１０】
前記ブリッジチップは、前記ＡＴＡ／ＡＴＡＰＩ信号に組み込まれたコマンドに応じて、前記大容量記憶装置のマザーボードからの前記信号を前記ＵＳＢ信号に変換するように構成されたステートマシンを含み、
前記ディスクインターフェースは、ＡＴＡ／ＡＴＡＰＩインターフェースを介しＡＴＡ／ＡＴＡＰＩ信号を受信するようになっており、前記ブリッジ回路は、前記ステートマシンに応じて前記ＡＴＡ／ＡＴＡＰＩ信号をＵＳＢ２．０信号に変換するとともに、前記ＵＳＢ物理インターフェーストランシーバーを介して前記ＵＳＢ２．０信号をＵＳＢインターフェースに出力するように構成されている請求項９に記載のセカンダリボード。
【請求項１１】
ＡＴＡ／ＡＴＡＰＩ（AT Attachment/ATA Packet Interface）信号を受信するよう構成される入力と、
ＵＳＢ物理インターフェーストランシーバーと、
前記ＡＴＡ／ＡＴＡＰＩ信号をＵＳＢ信号に変換するよう構成される変換ロジックと、
前記ＵＳＢ物理インターフェーストランシーバーに接続され、前記ＵＳＢ信号を出力するよう構成された出力と、
を備え、
前記変換ロジックは、
(a) 前記ＵＳＢ物理インターフェーストランシーバーに接続されたシリアルインターフェースエンジンと、
(b) 前記シリアルインターフェースエンジンに接続された入出力インターフェースと、
(c) 前記入出力インターフェースに接続されたＲＡＭ制御回路と、
(d) 前記ＲＡＭ制御回路に接続されたディスクインターフェースと、
(e) 前記入出力インターフェースと前記ディスクインターフェースの両方に接続され、前記入出力インターフェースと前記ディスクインターフェースの両方に関するステートマシンの動作がグローバルに行われることを可能にするグローバルコントロール回路と、を
(f) 前記グローバルコントロール回路と前記ディスクインターフェースに接続された変換回路と、
を含むことを特徴とするブリッジチップ。
【請求項１２】
前記変換回路は、前記グローバルコントロール回路と前記ディスクインターフェースの間に、ＡＴＡＰＩ大容量記憶コマンドとＡＴＡ装置コマンド間での変換をするようになっている請求項１１に記載のブリッジチップ。
【請求項１３】
前記ブリッジチップは、大容量記憶装置マザーボード上に配置されている請求項１１に記載のブリッジチップ。
【請求項１４】
前記ブリッジチップは、セカンダリボード上に配置されている請求項１１に記載のブリッジチップ。
【請求項１５】
前記セカンダリボードは、前記大容量記憶装置のマザーボードからＡＴＡ／ＡＴＡＰＩ信号を受信するよう配置されている請求項１３に記載のブリッジチップ。
【請求項１６】
大容量記憶装置からの信号をＵＳＢ信号に変換する方法であって、
大容量記憶装置からブリッジチップへの信号を受信するステップと、
ステートマシンに応じて前記大容量記憶装置からの前記信号をＵＳＢ信号に変換するステップと、
前記ＵＳＢ信号を前記ブリッジチップから出力するステップと、
を含み、
前記ブリッジチップは、
(a) ＵＳＢ物理インターフェーストランシーバーと、
(b) 前記ＵＳＢ物理インターフェーストランシーバーに接続されたシリアルインターフェースエンジンと、
(c) 前記シリアルインターフェースエンジンに接続された入出力インターフェースと、
(d) 前記入出力インターフェースに接続されたラム制御回路と、
(e) 前記ＲＡＭ制御回路に接続されたディスクインターフェースと、
(f) 前記入出力インターフェースと前記ディスクインターフェースの両方に接続され、前記入出力インターフェースと前記ディスクインターフェースの両方に関するステートマシンの動作がグローバルに行われることを可能にするグローバルコントロール回路と、を
(g) 前記グローバルコントロール回路と前記ディスクインターフェースに接続された変換回路と、
を含むことを特徴とする前記方法。
【請求項１７】
前記ブリッジチップは、前記大容量記憶装置のマザーボード上に配置されている請求項１６に記載の方法。
【請求項１８】
前記ブリッジチップは、前記大容量記憶装置のマザーボードと通信するように設けられているセカンダリボード上に配置されている請求項１６に記載の方法。
【発明の詳細な説明】
【０００１】
この出願は、２０００年１１月１７日に出願された米国仮出願第６０／２４９，５３０号の優先権を主張する。その内容は、参照によってそのままこの出願に組み込まれる。
【０００２】
発明の背景技術
本発明は、一般に、大容量記憶装置を駆動する技術に関する。より詳細には、本発明は、ホストマザーボードと１以上の大容量記憶装置の間で通信する装置及び方法に関する。
【０００３】
図１は、ホストマザーボード１０と大容量記憶装置マザーボード２０の間の従来の通信インターフェースを示す。図１において、大容量装置のマザーボード２０とホストマザーボード１０の間の従来の通信は、ドライブ相互接続リボンケーブル１５を介して行われる。この通信方法を用いて、高速統合（又は情報処理機能を持つ）ドライブエレクトロニクス（ＩＤＥ：Integrated (or Intelligent) Drive Electronics）データ及び制御信号は、一般に、オンボード以外（off-board）の電子部品へコネクタや長いケーブルを介して駆動される。
【０００４】
最近では、ファイアワイヤベース（FireWire-based）の大容量記憶装置は、ブリッジ（橋絡）機能を達成するために、アダプタボードかメインボード統合のいずれかを有する構成で利用可能になった。これらの装置は、ブリッジ装置として分類される。なぜならば、大容量記憶装置ヘッドと大容量記憶装置マザーボードを接続するＩ／Ｏとの間の媒介（中間）プロトコル（すなわち、ＡＴＡ／ＡＴＡＰＩ又はＳＣＳＩのような）がまだあるからである。
【０００５】
発明の概要
本発明の種々の面及び実施形態におけるブリッジ技術は、大容量記憶装置への適用にあたって、ユニバーサルシリアルバス（ＵＳＢ：Universal Serial Bus）プロトコル、特にＵＳＢ２．０のスピード及び汎用性から利益を得ることができる。
【０００６】
本発明の一面によれば、ブリッジ回路は、大容量記憶装置マザーボードとホストマザーボード上のＵＳＢポートとの間の通信を提供するよう構成される。
【０００７】
本発明のもう一つの面によれば、大容量記憶装置マザーボードは、その中に埋め込まれる（内蔵する）ブリッジ回路を有する。
【０００８】
本発明のさらにもう一つの面によれば、チップは、ＡＴＡ／ＡＴＡＰＩ信号をＵＳＢ信号に変換するために提供される。
【０００９】
本発明の好適実施形態によれば、大容量記憶装置マザーボードは、ＡＴＡ／ＡＴＡＰＩ信号をＵＳＢ２．０信号に変換するオンボードブリッジ回路を含む。最も好ましくは、ブリッジ回路は、一つのブリッジチップを含む。一つのチップに変換機能を持たせることは、大容量記憶装置マザーボード自体に直接ＵＳＢ接続することをサポートするために、ドライブ及び入／出力（Ｉ／Ｏ）エレクトロニクスを集積化する課題（タスク）を単純化する。大容量記憶装置マザーボードは、ハードディスクドライブ、光磁気ドライブ、ＣＤドライブ、ＣＤ−ＲＷドライブ、ＤＶＤ−ＲＡＭドライブ、ＤＶＤ＋ＲＷドライブなどのあらゆる大容量記憶装置に用いることができる。
【００１０】
他の実施形態では、セカンダリボードが変換機能を提供するために用いられる。この実施形態では、セカンダリボードは、ＡＴＡ／ＡＴＡＰＩ信号をＵＳＢ信号に変換するブリッジ回路を含む。セカンダリボードは、大容量記憶装置マザーボードからＡＴＡ／ＡＴＡＰＩ信号を受信し、ＵＳＢ信号をホストマザーボードに出力する。
【００１１】
本発明のもう一つの面によれば、ＡＴＡ／ＡＴＡＰＩ−ＵＳＢ２．０変換を提供するために用いられるブリッジチップは、ＡＴＡ／ＡＴＡＰＩインターフェースポートを介して、ディスクインターフェースへのＡＴＡ／ＡＴＡＰＩ信号入力を受信し、ＵＳＢトランシーバーを介してＵＳＢインターフェースにＵＳＢ信号を出力する。
【００１２】
好ましい実施の形態の詳細な記述
本発明の目的、特徴及び利点は、添付図面を参照して進められる本発明の好適実施形態の以下の詳細な記述から、より容易に明らかになるであろう。
【００１３】
図２に示すように、本発明の一実施形態では、セカンダリボード（又はブリッジ装置）２５は、大容量記憶装置マザーボード２０からのＡＴＡ／ＡＴＡＰＩ信号をＵＳＢ信号に変換するブリッジ回路を含む。好ましくは、セカンダリボード２５は、ブリッジ回路を提供するためにブリッジチップ１００を利用する。
【００１４】
図３に示すように、本発明のもう一つの実施形態では、改良された大容量記憶装置マザーボード２０ａは、ＡＴＡ／ＡＴＡＰＩ−ＵＳＢ変換を提供するオンボードブリッジ回路を有する。前述の実施形態のように、好ましくは、ブリッジ回路は、ブリッジチップ１００を用いて実施される。ブリッジチップ１００は、ドライブ及びＩ／Ｏエレクトロニクスのすべてを統合し、ＵＳＢ接続機能を装置マザーボード２０ａ上で実現することを可能にする。
【００１５】
本発明のこれらの好適実施形態において、セカンダリボード２５及び改良された大容量記憶装置マザーボード２０ａは、ホストマザーボードと、ハードディスクドライブ、光磁気ドライブ、ＣＤドライブ、ＣＤ−ＲＷドライブ、ＤＶＤ−ＲＡＭドライブ、ＤＶＤ＋ＲＷドライブなどのドライブとの間、あるいは他の大容量記憶装置又は大容量記憶装置の組み合わせとの間のより効率的な通信を容易にするために用いることができる。本発明のこれらの及び他の面並びに実施形態は、以下に詳細に記述される。
【００１６】
図２に示す実施形態では、ブリッジチップ１００は、中間又はセカンダリ回路ボード２５を含むブリッジ装置上に配置される。ブリッジチップ１００は、ＡＴＡ／ＡＴＡＰＩ信号をＵＳＢ２．０信号に変換する。統合マザーボードよりもむしろ、ブリッジ機能を提供する分離したセカンダリボード２５を使用するのが望ましい場合がある。例えば、大容量記憶装置自体のマザーボード２０上への統合が実用的ではない場合などである。また、既存の大容量記憶装置の通信インターフェースを改良する場合は、セカンダリボードが望ましい。
【００１７】
本実施形態によれば、２つのヘッダ及び２つの結合リボンケーブルコネクタを有する中間の４０ピン（又は２．５インチドライブのための４４ピン）導体リボンケーブル１５ａは、大容量記憶装置マザーボード（又はプライマリ回路ボード）２０とセカンダリ（又はブリッジ）回路ボード２５との間に配置される。セカンダリボード２５は、中間導体リボンケーブル１５ａを介して、大容量記憶装置からＡＴＡ／ＡＴＡＰＩ信号を受信する。セカンダリボード２５は、ＡＴＡ／ＡＴＡＰＩ信号をＵＳＢ２．０信号に変換するブリッジチップ１００を含む。そして、ＵＳＢ２．０信号は、ＵＳＢコネクタ３５を介してホストマザーボード（図示せず）に供給される。
【００１８】
図３に示すように、本発明のもう一つの面では、ＵＳＢインターフェースは、ブリッジチップ１００を用いて、大容量記憶装置マザーボード２０ａ上に直接統合される。一つのチップ１００にＡＴＡ／ＡＴＡＰＩ−ＵＳＢ２．０変換機能を設けることは、この統合を単純化する。ＵＳＢプロトコルへのオンボード変換は、従来では中間リボンケーブル１５（図１参照）を通ることが必要であった信号に対する駆動特性の最適化を可能にする。それによって、オンボードでのブリッジ回路の統合は、オンボード以外の電子装置へコネクタや長いケーブルを介して高速でＩＤＥデータ及び制御信号を送る必要性がなくなるので、大容量記憶装置の電力要求を低減する。
【００１９】
また、図２及び図３において、大容量記憶装置マザーボード２０ａ上への直接的なブリッジ回路の統合は、図２のブリッジ装置２５を上回る改良を提供する。特に、ＡＴＡ／ＡＴＡＰＩ信号がプライマリ回路ボード２０ａ上に留まることを可能にすることは、中間リボンケーブル１５ａとそのヘッダの必要性を排除し、さらに、プライマリ及びセカンダリ回路ボード２０、２５上の接続用リボンケーブルコネクタの必要性を排除する。
【００２０】
前述の実施形態を上回るこの統合構造のもう一つの利益は、各回路ボード２０、２５のそれぞれで必要とされる場合がある重複する資源（リソース）の排除である。これらの資源は、必ずしもそれらに限定されるわけではないが、リセットロジック、電源スイッチ、調節用クロック生成回路、及びクロック生成用水晶を含む。また、重複する電源ケーブル及びそれらのコネクタは、大容量記憶装置がＵＳＢバスから直接、あるいは、米国特許第６，２５２，３７５号に記述されるような電流増幅によって電力が供給され得るならば、設ける必要はない。なお、この米国特許の内容は、参照によってこの出願にそのまま組み込まれる。
【００２１】
この実施形態のその他の利益は、セカンダリ回路ボード２５と、セカンダリボード２５を据え付けるのに用いられ、またそのコネクタ及びケーブルを支持するために用いられる部品などの関連するハードウェアが必要なくなることである。さらに、接続又は電源ケーブルからのＥＭＩ放射（電磁放射）を減少させるために必要な構成要素も不要になる。また、ケーブル及びコネクタがいらなくなることから、大容量記憶装置のノイズ感受性も減少する。これらの利益は、個別的にまたは全体として、より低い製造コスト、全パーツ数の減少、及び大容量記憶装置の信頼性の増加をもたらす。
【００２２】
また、ＵＳＢ技術自体は、他の通信技術を上回るいくつかの利点を提供する。それらの利点の一つは、ＵＳＢ配線を流れる電流が他の技術に比べて比較的小さいことである。また、ＵＳＢは、プラグアンドプレイを可能にするのに対し、他の技術は、ディップスイッチ設定などの手動の調整を必要とする。さらに、ＵＳＢ接続装置は、ＵＳＢバスから、あるいは電流増幅を通して電力を供給され得るのに対し、他の技術を用いる装置は、通常は、それ自身の独立した電源を通して電力を供給される。
【００２３】
図４において、一つのチップ特定用途向け集積回路（ＡＳＩＣ）１００は、好ましくは、図３の統合大容量記憶装置マザーボード２０ａと同様に、図２のセカンダリボード２５においてＡＴＡ／ＡＴＡＰＩ−ＵＳＢ２．０変換機能を実行する。ＩＳＤ３００と呼ばれるこのチップ１００は、統合ＵＳＢ２．０物理インターフェーストランシーバー（ＰＨＹ）１３０と、シリアルインターフェースエンジン（ＳＩＥ）１２５と、データバッファと、ディスクインターフェース（ＤＩＳＫ  ＩＮＴ）１１５とを有する。ブリッジチップ１００は、その入力１１０へのデータを受信し、変換機能を実行して、その出力１３５からＵＳＢ信号を出力する。
さらに、ブリッジチップ１００は、ＳＩＥ１２５に接続された入力／出力インターフェース（ＩＯ＿ＩＮＴ）１４０を含む。この入力／出力インターフェース（ＩＯ＿ＩＮＴ）１４０は、メモリ１４２とＲＡＭ制御回路（ＲＡＭＣＴＬ）１４４とグローバル制御回路（ＧＬＯＢＡＬ＿ＣＮＴＲＬ）１４６に接続されている。グローバル制御回路１４６は、変換回路（ＸＬＡＴＥ）１４８に接続されている。ディスクインターフェース１１５は、ＲＡＭ制御回路１４４とグローバル制御回路１４６と変換回路１４８に接続されている。
【００２４】
より詳細には、ＡＴＡ／ＡＴＡＰＩインターフェースは、大容量記憶装置（図示せず）の読み取りユニットからＡＴＡ／ＡＴＡＰＩ信号を受信するための入力１１０としての役割を果たす。ディスクインターフェース（ＤＩＳＫ  ＩＮＴ）１１５は、ＡＴＡ／ＡＴＡＰＩインターフェース１１０からＡＴＡ／ＡＴＡＰＩ信号を受信し、それらの信号を他の構成要素に伝送する。入力／出力インターフェース１４０、ＲＡＭ制御回路１４４、グローバル制御回路１４６及び変換回路（ＸＬＡＴＥ）１４８などの残りのチップ構成要素は、変換ロジックを提供するとともにバッファとして機能し、ＡＴＡ／ＡＴＡＰＩ信号をＵＳＢ２．０信号に変換するために用いられる。結果として生じるＵＳＢ信号は、ＵＳＢ２．０物理インターフェーストランシーバー（ＰＨＹ）１３０を介してＵＳＢインターフェース１３５に出力される。
【００２５】
ＩＳＤ３００は、チップ内のファームウェアを必要とせずに、変換機能を実行することができる。その変換は、その中で実行するコードなしに、変換機能を実行することができる状態マシン（state-machine）を用いて行われる。ＩＳＤ３００は、埋め込み制御情報などの命令（指示）をハードディスクドライブから受信するよう構成されている。その命令は、それが一旦変換ブリッジを通過すると、その情報でチップが何をするかを伝えるものである。すなわち、当該チップの状態マシンがアップデートされる。
【００２６】
本発明の種々の好適実施形態に関して本発明の原理を記述及び示したが、本発明が、そのような原理から逸脱することなく、配列（配置）及び詳細を変更可能であることは明らかである。従って、本出願人は、添付の特許請求の範囲の精神及び範囲内においてなされるすべての修正及び変更を要求する。
【図面の簡単な説明】
【図１】  大容量記憶装置マザーボードとホストマザーボード間の従来の通信インターフェースを示す概略図である。
【図２】  本発明の一実施形態における、大容量記憶装置からのＡＴＡ／ＡＴＡＰＩ信号をＵＳＢ信号に変換するためのセカンダリボード（又はブリッジ回路）を示す概略図である。
【図３】  本発明のもう一つの面における、オンボードＵＳＢ通信を有する統合大容量記憶装置マザーボードを示す概略図である。
【図４】  図２のセカンダリボード及び図３の統合大容量記憶装置マザーボードにおけるＡＴＡ／ＡＴＡＰＩ−ＵＳＢ変換を提供するために用いられるブリッジチップの構造及びレイアウト（配置）を示す概略図である。
【図１】
0004275409.tif 000002
【図２】
0004275409.tif 000003
【図３】
0004275409.tif 000004
【図４】
0004275409.tif 000005