(57)【特許請求の範囲】
【請求項１】
ＶＣパス情報を保持するＶＣパス情報保持メモリと、ＶＣパス情報保持メモリへの書込みアドレスを出力する書込みアドレス指示手段と、ＶＣパスのオーバーヘッド情報からマルチフレームパターンを検出した上、マルチフレーム同期をとるＶＣパスマルチフレーム同期手段と、ＶＣパス情報保持メモリへの読出しアドレスを出力する読出しアドレス指示手段とからなる第１，第２の受信手段を有するものとして構成された上、ＩＴＵ−Ｔ  Ｇ．７０７，７０８，７０９にて勧告された同期ディジタルハイアラーキに適合し、異なる経路を含む２つの伝送路各々を介し伝送されてくるフレーム信号を上記第１，第２の受信手段で所定に受信処理することによって、該第１，第２の受信手段間でＶＣパスが位相合せされた状態で、該第１，第２の受信手段の切替が行われるようにしたＶＣパス無瞬断切替装置であって、
上記読出しアドレス指示手段各々では、ＶＣパスマルチフレーム同期状態にもとづき、各ＶＣ毎に自系、他系間での位相差ｔ１が求められた上、支障移転等による経路長増加による位相変動を吸収すべく、前以て自系に挿入される初期遅延量をｄ１、他系に挿入される初期遅延量をｄ２として、（１）自系位相が進んでいる場合には、ｄ１と（ｄ２＋｜ｔ１｜）とを比較の上、大きい値を自系での総遅延量とする一方、（２）自系位相が遅れている場合は、ｄ１と（ｄ２−｜ｔ１｜）とを比較の上、大きい値を自系での総遅延量として、総遅延量の分だけパス情報が遅延された状態として読出されるべく、読出しアドレスが制御されることによって、上記第１，第２の受信手段間でＶＣパスが位相合せされた状態で、該第１，第２の受信手段の切替が行われるようにしたＶＣパス無瞬断切替装置。
【請求項２】
上記読出しアドレス指示手段各々では、上記伝送路の線路長変更時に、自系が非運用系であることを条件として、他系の受信手段内で設定されている、各ＶＣについての総遅延量値Ｔｍを使用の上、（１）自系位相が進んでいる場合には、Ｔｍ＋｜ｔ１｜が、（２）自系位相が遅れている場合は、Ｔｍ−｜ｔ１｜が、それぞれ総遅延量として決定されるようにした請求項１記載のＶＣパス無瞬断切替装置。
【請求項３】
上記読出しアドレス指示手段のうち、一方には初期遅延量ｄ１が、他方には初期遅延量ｄ２がそれぞれ任意値として、外部から設定されるようにした請求項１，２の何れかに記載のＶＣパス無瞬断切替装置。
【請求項４】
上記読出しアドレス指示手段各々からは、各ＶＣ毎の系間位相差と総遅延量が読取り可とされている請求項１〜３の何れかに記載のＶＣパス無瞬断切替装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、伝送網において伝送データを中断・欠落させることなく、無瞬断でＶＣ（Virtual Container）パスが切替えされるようにしたＶＣパス無瞬断切替方法とその装置に係わり、特にＩＴＵ（International Telecommunications Union：国際電気通信連合）−Ｔで標準化されたＳＤＨ（Synchronous Digital Hierarchy）、米国のＳＯＮＥＴ（Synchronous Optical Network：同期光通信網）などの伝送方式による伝送網上で、運用系伝送路が非運用系伝送路に無瞬断で切替えされるようにしたＶＣパス無瞬断切替方法とその装置に関するものである。
【０００２】
【従来の技術】
ＳＤＨの基本となるＳＴＭ（Synchronous Transport Module）−１フレームは、図９に示すように、９行２７０列の２次元バイト行列として表現されるが、このうち、先頭部分としての９行９列は、その第４行目がＡＵ（Administrative Unit）ポインタＡＵ  ＰＴＲとされたセクションオーバーヘッドＳＯＨ（Section Overhead）と称され、これに続く９行２６１列は多重化情報が収容されるペイロード（payload）と称されたものとなっている。セクションオーバーヘッドＳＯＨにはフレーム同期信号、保守情報、状態モニタ等、運用上の諸機能が具備され、また、ペイロードにはＶＣのＶＣ３が３個多重化収容されるものとなっている。この図９において、多重化されるＶＣ３がペイロードからずらされた状態として表現されているのは、これは、ＳＴＭ−１のフレーム時間位相と３個のＶＣ３のフレーム時間位相がＡＵポインタの値によって独立に変化することを意味している。これら３個のＶＣ３はそれぞれ別の伝送ルート、別装置を経由して伝送される場合があり、上記１フレーム内の位相差（ポインタ値）が独立であるだけでなく、各ＶＣ３はフレーム単位での遅延量差が生じる場合があることから、各ＶＣ３は完全に独立に扱われる必要があるものとなっている。
【０００３】
ここで、簡単乍ら、１個のＶＣ３に着目の上、図１０によりＡＵポインタ処理について説明すれば、図１０（Ａ）に示すように、ＳＴＭ−１フレーム位相とＶＣ３フレーム位相（先頭位置）が一致している場合には、ＡＵポインタ値は“０”に設定される。そのＶＣ３の先頭位置はＡＵポインタの最後のバイト（Ｈ３）直後のバイトとされているものである。これに対し、図１０（Ｂ）に示すように、ＳＴＭ−１のフレーム位相とＶＣ３フレーム位相にαμｓのずれがある場合には、ＡＵポインタ値はαμｓ遅れ相当の“ｐ”に設定された上、ＶＣ３の先頭位置はＡＵポインタの最後のバイト（Ｈ３）直後のバイトから数えてｐ＋１バイト目とされているものである。このＡＵポインタによりフレーム位相同期をとるための処理遅延時間の短縮化が図られているものである。
【０００４】
以上のＡＵポインタの説明では、説明の簡単化上、１個のＶＣ３について説明されているが、実際には３個のＶＣ３が多重されており、その場合でのマッピングの様子を図１１に示す。図１１に示すように、３個のＶＣ３（Ａ，Ｂ，Ｃ）とそれに対応するポインタがＳＴＭ−１フレーム上、１バイトずつ順番にマッピングされていることが判る。ＳＴＭ−１フレームは９行２７０列の２次元バイト行列として表現されているわけであるが、光ケーブルの伝送路上では、図１２に示すように。シリアル伝送されるものとなっている。第１行目から第９行目に向って順次シリアル伝送されているわけであるが、行各々がシリアル伝送されるに際しては、セクションオーバーヘッドＳＯＨ部分を先頭としてシリアル伝送されているものである。
【０００５】
ところで、近年、ＳＤＨが適用された基幹系伝送路上での回線品質の向上を目的として、基幹系伝送路は冗長系が具備されたものとして構成された上、必要に応じて系切替えが実行されるものとなっているが、その系切替えに際しては、無瞬断でのＶＣパス切替えが要求されているのが実情である。ＶＣパスが無瞬断で切替えされるためには、運用系（現用系、あるいはＡＣＴ系、または０系に同一）と非運用系（予備系、あるいはＳＢＹ系、または１系に同一）のＶＣ３位相を合せ、１ビット以内に系切替えが行われる必要があるものとなっている。この運用系と非運用系の位相合せ方法としては、これまでに、送信側でＪ１バイトにマルチフレームの固定パターンを挿入し、受信側で運用系、非運用系のマルチフレーム位相をＪ１バイトに同期させることで、ＶＣパスを位相合せする方法が提案されたものとなっている。
【０００６】
そのＪ１バイトについて説明すれば、図９に示すように、Ｊ１バイトはＩＴＵ−Ｔ  Ｇ．７０７，７０８，７０９にて勧告されたＳＤＨに適合したＳＴＭフレーム内のパスオーバーヘッドＰＯＨ（Path Overhead）の先頭に存在するが、このＪ１バイトに６４マルチフレーム構成で、６３，６４フレーム目に予め固有のデータを挿入の上、受信側でこれを検出することにより運用系と非運用系の異経路通過によるパスの遅延時間差、即ち、位相差が求められるものである。６４マルチフレーム構成の場合には、８ｍｓ（＝１２５μｓ×６４）までの遅延が吸収され得るものである。この際での経路長差としては、光速度を３×１０8 ｍ／ｓ、光ファイバ屈折率を１．４５とすれば、約１６００ｋｍ（≒８ｍｓ×（３×１０8 ｍ／ｓ）÷１．４５）が得られるものとなっている。
【０００７】
図１３は無瞬断切替方法が採用されてなるディジタル伝送システムの概略構成を示したものである。図１３に示すように、Ａ局、Ｃ局間では、０系伝送路はＡ局からＣ局に直接接続されているも、１系伝送路はＢ局を経由の上、Ｃ局に接続されたものとなっている。Ａ局における系対応インタフェース送信部にはマルチフレーム（ＭＦ）パターン挿入部が具備された上、系対応インタフェース送信部各々からは、伝送信号がＡ局から０系伝送路、１系伝送路各々を介し、並行してＣ局に伝送されているものである。Ｃ局では、系対応インタフェース受信部各々ではマルチフレームが検出された上、０系、１系間での位相差が調整された後、スイッチ（ＳＷ）部で系切替えが行われているものである。
【０００８】
図１４に従来技術に係るインタフェース受信部のブロック構成を示す。図示のように、系対応入力データにもとづき系対応セクション終端部では、ＳＯＨ終端処理や、伝送路８ｋフレームから装置内８ｋフレームへの乗せ替え（８ｋ位相整合）処理の他、伝送路位相のポインタから装置内位相のポインタへの変換処理が行われており、更に、０系、１系間での位相差検出が行われるべく、両系ＶＣパスの先頭位置が装置内基準フレームに合せられるものとなっている。更にまた、０系入力データに対してはパスデータ遅延メモリにより遅延が付加されているものである。一方、位相差検出部では、パスデータ遅延メモリ、１系対応セクション終端部各々からの主情報を受信の上、先ずマルチフレーム同期回路（図示せず）によりＪ１バイトの第６３，６４フレームに挿入されている固定パターンデータから、６４マルチフレームタイミング情報としてマルチフレーム番号（１〜６４）が内部で生成されるものとなっている。その後、０系、１系パスのマルチフレーム番号の比較により位相差情報が得られた上、遅延制御部に出力されているものである。遅延制御部には１系対応セクション終端部からのＶＣパスデータがメモリに保持されているが、そのＶＣパスデータのメモリからの読出しタイミングは位相差検出部からの位相差情報によるものとなっている。フレーム位相差分だけ遅延が加えられた状態として、そのメモリから１系ＶＣパスデータが読み出されているものである。このように、想定される系間位相差の分だけ、０系パスデータには予め遅延を与えておき、１系側で０系位相に合せるよう、遅延制御が行われることによって、位相合せが実現された状態で無瞬断切替えが行われ得るものである。
【０００９】
【発明が解決しようとする課題】
以上のように、従来技術による場合、運用系受信部には挿入遅延量として予めパスデータ遅延メモリが接続された上、非運用系受信部では運用系との位相差が解消されるべく、パスデータの遅延制御が行われることで、両系パスの位相合せが行われたものとなっている。しかしながら、一般的には、伝送に伴う遅延量は最小限に抑えられることが望ましいにも拘らず、従来技術では、運用上起こり得る最大位相差に相当する挿入遅延量が運用系に固定的に設定されていることから、必然的に遅延量が大きくなることは否めないものとなっている。極端な例として、運用系、非運用系各々の線路長がほぼ等しい場合には、両系間には位相差が殆ど存在しないにも拘らず、遅延メモリ分の遅延が両系の主信号に付加されてしまうといった不具合があったものである。また、このような不具合に加え、従来技術では、非運用系伝送路が支障移転等によりその線路長が変化する場合には特に問題は生じないとしても、運用系伝送路の線路長に変更が発生し位相が変化する場合には対応不可となっている。更に、遅延メモリ上で設定され得る挿入遅延量以上の位相差が運用系−非運用系間に生じる場合には、もはや、無瞬断切替が不可能とされていたものである。
【００１０】
一方、以上の従来技術とは別に、運用系、非運用系両方のパス位相を監視の上、位相合せを行い無瞬断切替を実現するものが、特開平５−１８３４６９号公報で提案されているが、これによる場合でも、無瞬断切替時での位相制御に伴って生じる遅延量を小さく抑えることや、支障移転に伴う線路長の変化については何等考慮されていないものとなっている。
【００１１】
本発明の第１の目的は、両系パスの位相が揃えられるに際し、パスデータの遅延量が最小に抑制された状態でＶＣパスが無瞬断で切替され得るＶＣパス無瞬断切替方法を供するにある。
本発明の第２の目的は、両系パスの位相が揃えられるに際し、パスデータの遅延量が最小に抑制された状態でＶＣパスが無瞬断で切替され得るＶＣパス無瞬断切替装置を供するにある。
本発明の第３の目的は、運用系、非運用系各々での支障移転等による線路長変更が許容されつつ、両系パスの位相が揃えられるに際し、パスデータの遅延量が最小に抑制された状態でＶＣパスが無瞬断で切替され得るＶＣパス無瞬断切替装置を供するにある。
本発明の第４の目的は、外部から任意な初期遅延量が設定された状態で、両系パスの位相が揃えられるに際し、パスデータの遅延量が抑制された状態でＶＣパスが無瞬断で切替され得るＶＣパス無瞬断切替装置を供するにある。
本発明の第５の目的は、各ＶＣ毎の系間位相差と総遅延量が読取り可とされた状態で、両系パスの位相が揃えられるに際し、パスデータの遅延量が抑制された状態でＶＣパスが無瞬断で切替され得るＶＣパス無瞬断切替装置を供するにある。
【００１２】
【課題を解決するための手段】
上記各種目的のうち、主たる第１の目的は、ＩＴＵ−Ｔ  Ｇ．７０７，７０８，７０９にて勧告された同期ディジタルハイアラーキに適合し、異なる経路を含む２つの伝送路各々を介し伝送されてくるフレーム信号を受信処理する第１，第２の受信手段各々では、ＶＣパス情報は順次保持されつつ、ＶＣパスのオーバーヘッド情報からは各ＶＣ毎にマルチフレーム同期がとられた上、各ＶＣ毎に自系、他系間での位相差が求められ、該位相差と自系、他系にそれぞれ事前挿入されている初期遅延量とからは各ＶＣ毎に総遅延量が決定された上、該総遅延量分だけ、保持されているパス情報が遅延された状態として読み出されるようにして、該第１，第２の受信手段間でＶＣパスが位相合せされた状態で、該第１，第２の受信手段の切替が行われることで達成される。
【００１３】
同じく、主たる第２の目的は、ＶＣパス情報を保持するＶＣパス情報保持メモリと、ＶＣパス情報保持メモリへの書込みアドレスを出力する書込みアドレス指示手段と、ＶＣパスのオーバーヘッド情報からマルチフレームパターンを検出した上、マルチフレーム同期をとるＶＣパスマルチフレーム同期手段と、ＶＣパス情報保持メモリへの読出しアドレスを出力する読出しアドレス指示手段とからなる第１，第２の受信手段を有するものとして構成されている場合に、読出しアドレス指示手段各々では、ＶＣパスマルチフレーム同期状態にもとづき、各ＶＣ毎に自系、他系間での位相差ｔ１が求められた上、支障移転等による経路長増加による位相変動を吸収すべく、前以て自系に挿入される初期遅延量をｄ１、他系に挿入される初期遅延量をｄ２として、（１）自系位相が進んでいる場合には、ｄ１と（ｄ２＋｜ｔ１｜）とを比較の上、大きい値を自系での総遅延量とする一方、（２）自系位相が遅れている場合は、ｄ１と（ｄ２−｜ｔ１｜）とを比較の上、大きい値を自系での総遅延量として、総遅延量の分だけパス情報が遅延された状態として読出されるべく、読出しアドレスが制御されることによって、上記第１，第２の受信手段間でＶＣパスが位相合せされた状態で、該第１，第２の受信手段の切替が行われるべく構成されることで達成される。
【００１４】
同じく、主たる第３の目的は、上記読出しアドレス指示手段各々では、上記伝送路の線路長変更時に、自系が非運用系であることを条件として、他系の受信手段内で設定されている、各ＶＣについての総遅延量値Ｔｍを使用の上、（１）自系位相が進んでいる場合には、Ｔｍ＋｜ｔ１｜が、（２）自系位相が遅れている場合は、Ｔｍ−｜ｔ１｜が、それぞれ総遅延量として決定されるべく構成されることで達成される。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図１から図８により説明する。
先ず本発明に係るインタフェース受信部について説明すれば、図１はその一例での構成を示したものである。図示のように、０系入力データ１１処理用としてのインタフェース受信部１は、大別してセクション終端部３と無瞬断切替部４とから構成されており、その無瞬断切替部４はまた、バッファメモリライトアドレスカウンタ部４１と、Ｊ１マルチフレーム同期部４３と、バッファメモリ部４４と、バッファメモリリードアドレス設定部４５とから構成されたものとなっている。これと同様にして、１系入力データ２１処理用としてのインタフェース受信部２も、大別してセクション終端部５と無瞬断切替部６とから構成されており、その無瞬断切替部６はまた、バッファメモリライトアドレスカウンタ部６３と、Ｊ１マルチフレーム同期部６１と、バッファメモリ部６５と、バッファメモリリードアドレス設定部６４とから構成されたものとなっている。
【００１６】
ここで、説明の簡単化上、０系について主に説明すれば、０系入力データ１１が入力されるセクション終端部３では、ＳＯＨ終端処理や伝送路８ｋフレームから装置内８ｋフレームへの乗せ替え（８ｋ位相整合）処理、伝送路位相ポインタから装置内位相ポインタへの変換処理が行われており、更に、０系、１系間での位相差検出が行われるべく、両系ＶＣパスの先頭位置が装置内基準フレームに合せられるものとなっている。また、バッファメモリライトアドレスカウンタ部４１では、セクション終端部３からの出力データ（セクション終端後の主情報１２）がバッファメモリ４４に書込まれる際でのライトアドレス１３が所定に生成されるものとなっている。そのライトアドレス１３は０からスタートされ、バッファメモリ部４４に出力データが書込まれる度に、そのライトアドレス１３はインクリメント（＋１）されるべく更新されているものであり、そのライトアドレス１３がバッファメモリ部４４上の最終アドレスまで更新された場合には、そのライトアドレス１３は再び０に戻されるといった具合に、ライトアドレス１３はその値がサイクリックに更新生成されているものである。
【００１７】
一方、Ｊ１マルチフレーム同期部４３では、３つのＶＣ３パスそれぞれに対応した同期回路により、受信Ｊ１バイトの第６３，６４フレーム目に挿入されている６４マルチフレームパターンが検出された上、マルチフレーム番号がバッファメモリリードアドレス設定部４５に対し生成されたものとなっている。そのバッファメモリリードアドレス設定部４５では、自系のＪ１マルチフレーム同期部４３、他系のＪ１マルチフレーム同期部６１各々からのＶＣ３各々についてのマルチフレーム番号を受信の上、系間位相比較によりＶＣ３各々についての位相差が求められるものとなっている。また、バッファメモリリードアドレス設定部４５には運用開始後の支障移転用に設定されている初期遅延量の値が保持された上、後述のように、ＶＣパスの系間位相差とその初期遅延量設定値とからは総遅延量が決定されるものとなっている。ライトアドレス１３からは総遅延量に相当するアドレスが減じられることで、バッファメモリ部４４へのリードアドレス１７が生成されているものである。
【００１８】
ＶＣパス情報が保持されるバッファメモリ部４４ではまた、図２に示す様なフォーマットで、６４フレーム分の情報が保持されるものとなっている。図示のように、３つのＶＣ３パス情報が１アドレス毎に順番に格納されていることが判る。ライトアドレス１３に対しリードアドレス１７がずらされることで、０〜６４フレーム分の遅延を生じさせることが可能とされているものである。具体的には、バッファメモリリードアドレス設定部４５で決定された総遅延量にもとづき、ライトアドレス１３に対するリードアドレス１７が生成されることで、ＶＣパスが遅延されているものである。両系で同様な動作が行われることで、位相合せが実現されているものである。この位相合せが実現されている状態では、セレクタ部７から出力データ２０として選択出力されている、無瞬断切替部４からの遅延制御後の０系データ１８は、無瞬断切替部６からの遅延制御後の１系データ１９に無瞬断で切替えされ得るものである。
【００１９】
ここで、バッファメモリリードアドレス設定部４５での処理について図３により詳細に説明すれば、位相比較部４５２では、両系のＶＣ３（１）各々についてのマルチフレーム番号が比較されることで、そのフレーム差が得られるものとなっている。これと同様にして、位相比較部４５３，４５４各々でも、両系のＶＣ３（２），（３）各々についてのフレーム差が得られているものである。これらフレーム差は位相比較結果として、そのうちの何れか１つが選択的にセレクタを介し遅延量算出処理部４５８に出力されているが、何れが選択出力されるかは、ＶＣ３切替信号送出部４５１からセレクタへの選択制御信号によるものとなっている。図２に示すように、バッファメモリ部４４上には３つのＶＣ３のデータが順番に書込まれるが、リードアドレス１７送出処理はライトアドレス１３に同期して行われることから、ライトアドレス１３のその値からＶＣ３（１）〜（３）の何れのパスが処理されるべきかがＶＣ３切替信号送出部４５１で認識された上、フレーム差としての位相比較結果が所望に選択出力される必要があるものである。
【００２０】
その遅延量算出処理部４５８であるが、これに関連して、その近傍には初期遅延量設定値保持部４５５やＡＣＴ状態フラグ４５６、初期設定／変更フラグ４５７が設けられたものとなっている。このうち、初期遅延量設定値保持部４５５は、運用開始後の支障移転による線路長増加に備えて、外部から任意に事前設定される初期遅延量を保持する複数ビットレジスタとして構成されており、０系、１系それぞれで任意な初期遅延量が設定され得るものとなっている。また、ＡＣＴ状態フラグ４５６は、自系が現にＡＣＴ状態にあるのか、ＳＢＹ状態にあるのか、その状態を示す識別フラグとされ、１ビットレジスタとして構成されたものとなっている。更に、初期設定／変更フラグ４５７は、遅延量算出処理モードを切り替える１ビットレジスタとしての識別フラグとされ、両系の無瞬断切替部４，６で遅延量設定処理が行われる場合には“初期設定”に、また、運用開始後の支障移転でＳＢＹ系でのみＡＣＴ系への位相合せ処理が行われる場合には“変更”に設定されるものとなっている。遅延量算出処理部４５８では、位相比較部４５２〜４５４や初期遅延量設定値保持部４５５、ＡＣＴ状態フラグ４５６、初期設定／変更フラグ４５７からの情報にもとづき、遅延量算出処理が行われているものであるが、この遅延量算出処理を図４（Ａ），（Ｂ）に示す。
【００２１】
先ず図４（Ａ）に示す初期設定時での遅延量算出処理を、図５を参照しつつ説明すれば、図５に示す例では、１系データに比し０系データの位相が進んでおり、１系との位相差τ1 は、τ1 ＝４フレームである。ここで、例えば０系初期遅延設定値が５フレームとして、また、１系初期遅延設定値が３フレームとして設定された場合での遅延量をフレーム単位に求めれば、０系については、自系初期遅延設定値“５”と他系初期遅延設定値（＝“３”）＋｜位相差｜（＝“４”）＝“７”とが比較された上、大きい値である“７”が遅延量として求められるものである。一方、１系に対しての遅延量は、自系初期遅延設定値“３”と他系初期遅延設定値（＝“５”）−｜位相差｜（＝“４”）＝“１”とが比較された上、大きい値である“３”が遅延量として求められるものである。
【００２２】
次に、線路長変更時での遅延量算出処理について説明する。遅延量算出処理部４５８には他系の無瞬断切替部内で設定されている遅延量が入力されているが、この遅延量と位相差情報を用いて線路長変更時での遅延量が算出され得るものである。但し、この処理は、ＡＣＴ状態フラグ４５６が“ＳＢＹ”で、かつ初期設定／変更フラグ４５７が“変更”の条件下でのみ実施されるものとなっている。
【００２３】
さて、先ず１系線路長変更時での遅延量算出処理についてより具体的に説明すれば、図６（Ａ）に示すように、１系が位相遅れ状態にあって、１系での遅延が１フレーム分、更に増加した場合を想定すれば、図４（Ｂ）に示す遅延量算出処理に従い、０系遅延量（＝“７”）−｜位相差｜（＝“５”）＝“２”として、１系での遅延量が求められるものとなっている。また、図６（Ｂ）に示すように、１系での遅延が５フレーム分、減少した場合には、０系遅延量（＝“７”）＋｜位相差｜（＝“１”）＝“８”として、１系での遅延量が求められるものである。
【００２４】
次に、０系線路長変更時での遅延量算出処理についてより具体的に説明すれば、それまでの０系、１系はその線路長変更に先立って、それぞれ新たな１系、０系に系切替えされた状態で、図７（Ａ）に示すように、０系（新たな１系）での遅延が３フレーム分、増加した場合には、図４（Ｂ）に示す遅延量算出処理に従い、１系（新たな０系）遅延量（＝“３”）＋｜位相差｜（＝“１”）＝“４”として遅延量が求められるものとなっている。また、０系（新たな１系）での遅延が１フレーム分、減少した場合、１系（新たな０系）遅延量（＝“３”）＋｜位相差｜（＝“５”）＝“８”として遅延量が求められているものである。
【００２５】
最後に、図３におけるアドレス設定部４６０について説明すれば、アドレス設定部４６０では、ライトアドレス１３と遅延量算出処理部４５８からの遅延量とにもとづき、バッファメモリ部４４へのリードアドレス１７が生成されるものとなっている。図５においては、０系での遅延量は７フレームであり、ＶＣ３の１フレーム当りのバイト数：８７バイトから、７フレームは６０９バイト（＝８７バイト×７）に相当するが、更に、図２に示すように、メモリ上では３つのＶＣ３パスデータが順番に並んでいるので、そのバイト数を３倍すれば、１８２７バイト（＝６０９バイト×３）が得られるものとなっている。したがって、メモリへのライトアドレス１３から１８２４を減じた番地がリードされることで、７フレーム分の遅延が与えられるものである。図８（Ａ）に示す例では、ライトアドレス１３が２３４８であるから、リードアドレス１７は２０８７−１８２７＝５２１番地となる。同様に、１系については遅延量が３フレームであるから、遅延量は３×８７×３＝７８３バイト分であり、ライトアドレス１３が２０８７である場合でのリードアドレス１７は、２３４８−７８３＝１５６５番地となる。図８（Ａ）において、“０系、１系の初期状態”を見ると、上記リードアドレス１７のメモリ内容が両系ともに４Ｆ−４（マルチフレーム番号４の４バイト目）であり、位相が揃うことが判る。なお、このアドレス設定部４６０では、ライトアドレス１３から遅延量相当アドレスを引いた結果が負の値になる場合でも、正しいリードアドレス１７が求められるよう、処理が行われるものとなっている。
【００２６】
同様に、図８（Ｂ）に示す線路長変更の場合でのリードアドレスは、１系線路長変更（１）では２３４８−（２×８７×３）＝１８２６番地、１系線路長変更（２）では２３４８−（８×８７×３）＝２６０番地となる。図７に示す線路長変更の場合でのリードアドレスは、０系線路長変更（１）では２３４８−（４×８７×３）＝１３０４番地、０系線路長変更（２）では２３４８−（８×８７×３）＝２６０番地となる。これら線路長変更時でのリードアドレスのメモリ内容は何れも線路長変更前と同じであり、位相が揃っていることが判る。
【００２７】
因みに、バッファメモリリードアドレス設定部４５内の位相比較部４５２〜４５４各々には位相差を保持するレジスタが、また、遅延量算出処理部４５８には挿入遅延量を保持するレジスタが設けられた上、それら位相差や挿入遅延量は外部から随時読取り可能となっている。
【００２８】
【発明の効果】
以上、説明したように、請求項１による場合は、両系パスの位相が揃えられるに際し、パスデータの遅延量が最小に抑制された状態でＶＣパスが無瞬断で切替され得るＶＣパス無瞬断切替方法が、また、請求項２による場合には、両系パスの位相が揃えられるに際し、パスデータの遅延量が最小に抑制された状態でＶＣパスが無瞬断で切替され得るＶＣパス無瞬断切替装置が、更に、請求項３による場合にはまた、運用系、非運用系各々での支障移転等による線路長変更が許容されつつ、両系パスの位相が揃えられるに際し、パスデータの遅延量が最小に抑制された状態でＶＣパスが無瞬断で切替され得るＶＣパス無瞬断切替装置がそれぞれ得られるものとなっている。この他、請求項４による場合には、外部から任意な初期遅延量が設定された状態で、両系パスの位相が揃えられるに際し、パスデータの遅延量が抑制された状態でＶＣパスが無瞬断で切替され得るＶＣパス無瞬断切替装置が、また、請求項５による場合は、各ＶＣ毎の系間位相差と総遅延量が読取り可とされた状態で、両系パスの位相が揃えられるに際し、パスデータの遅延量が抑制された状態でＶＣパスが無瞬断で切替され得るＶＣパス無瞬断切替装置がそれぞれ得られたものとなっている。
【図面の簡単な説明】
【図１】図１は、本発明に係るインタフェース受信部の一例での構成を示す図
【図２】図２は、その一構成要件としてのバッファメモリ部上での情報保持フォーマットを示す図
【図３】図３は、同じくその一構成要件としてのバッファメモリリードアドレス設定部の構成を示す図
【図４】図４（Ａ），（Ｂ）は、そのバッファメモリリードアドレス設定部での遅延量算出処理を、それぞれ初期設定時、線路長変更時でのものとして示す図
【図５】図５は、初期設定時での遅延量算出処理例を説明するための図
【図６】図６（Ａ），（Ｂ）は、１系線路長変更時での遅延量算出処理例を説明するための図
【図７】図７（Ａ），（Ｂ）は、０系線路長変更時での遅延量算出処理例を説明するための図
【図８】図８（Ａ），（Ｂ）は、ライトアドレスと遅延量とから、リードアドレスが求められることを説明するための図
【図９】図９は、ＩＴＵ−Ｔにて勧告されているＳＴＭ−１フレームを示す図
【図１０】図１０（Ａ），（Ｂ）は、ＳＤＨにおけるＡＵポインタ処理を説明するための図
【図１１】図１１は、ＶＣ３パスのＳＴＭ−１フレームへの多重方法を示す図
【図１２】図１２は、伝送路上のＳＴＭ−１フレームフォーマットを示す図
【図１３】図１３は、無瞬断切替方法が採用されてなるディジタル伝送システムの概略構成を示す図
【図１４】図１４は、従来技術に係るインタフェース受信部のブロック構成を示す図
【符号の説明】
１，２…インタフェース受信部、３，５…セクション終端部、４，６…無瞬断切替部、７…セレクタ部、１３…ライトアドレス、１５…マルチフレーム番号、１６…設定遅延量、１７…リードアドレス、２０…出力データ、４１，６３…バッファメモリライトアドレスカウンタ部、４３，６１…Ｊ１マルチフレーム同期部、４４，６５…バッファメモリ部、４５，６４…バッファメモリリードアドレス設定部、４５１…ＶＣ３切替信号送出部、４５２〜４５４…位相比較部ＶＣ３、４５５…初期遅延量設定値保持部、４５６…ＡＣＴ状態フラグ、４５７…初期設定／変更フラグ、４５８…遅延量算出処理部、４６０…アドレス設定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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