(57)【特許請求の範囲】
【請求項１】
複数個のノーマルチャンネルレジスタと冗長チャンネルレジスタとが１個のローカルデータバスにより共通に接続された第１乃至第４の単位チャンネルユニットからなる複数個のチャンネルブロックユニットと、前記単位チャンネルユニットのローカルデータバスとグローバルデータバスとの間に各々接続される複数の入／出力データバスコネクタ部と、前記複数個のチャンネルブロックユニットの一側に各々接続され、前記第１乃至第４の単位チャンネルユニットの動作を制御する複数個のチャンネルコントロールユニットと、前記グローバルデータバスとグローバル読み込みデータバスとの間に各々接続され、ノーマル読み込み動作と冗長動作時、入力データをセンシングする複数個のデータバスセンスアンプユニットと、前記グローバルデータバスとグローバル書き込みデータバスとの間に各々接続され、入力データをドライビングする複数個の書き込みドライバユニットとを備えてなり、
前記ノーマルチャンネルレジスタ及び冗長チャンネルレジスタは、データをセンシング及び格納するセンシング及び格納ユニットと、第１の制御信号に従い入力データ信号を前記センシング及び格納ユニットに入力する第１のデータ伝達ユニットと、第２の制御信号及びカラム選択信号に従い前記センシング及び格納ユニットでセンシングされたデータを出力する第２のデータ伝達ユニットとからなり、
前記書き込みドライバユニットは、データバスストローブバー信号が第１の電位状態である時、２つの入力信号を差動増幅した信号を第１及び第２の出力ノードに出力する差動増幅ユニットと、前記差動増幅ユニットの前記第１の出力ノードの信号に従い第１の出力端子に‘ロウ（ｌｏｗ）’または‘ハイ（ｈｉｇｈ）’信号を出力する第１の出力ユニットと、前記差動増幅ユニットの前記第２の出力ノードの信号に従い第２の出力端子に‘ロウ’または‘ハイ’信号を出力する第２の出力ユニットと、前記データバスストローブバー信号が第２の電位状態である時、前記差動増幅ユニットの前記第１及び第２の出力ノードの電位を各々電源電圧にプリチャージ及びイコライジングするプリチャージ及びイコライジングユニットとからなり、
前記データバスセンスアンプユニットは、データバスプリチャージ信号に従い前記グローバルバスラインを電源電圧にプリチャージ及びイコライジングさせるプリチャージ及びイコライジングユニットと、前記データバスプリチャージ信号を入力する前記プリチャージ及びイコライジングユニットの端子に接続されたヒューズユニットと、書き込みデータイネーブル信号とグローバル書き込みデータストローブバー信号に従い入力された書き込みデータ及び書き込みデータバー信号を各々緩衝させて、出力する第１の緩衝ユニットと、前記第１の緩衝ユニットの出力信号をラッチするラッチユニットと、前記ラッチユニットの出力信号を緩衝して前記グローバル読み込みデータバスラインに出力する第２の緩衝ユニットとからなることを特徴とするバーチャルチャンネルＤＲＡＭ。
【請求項２】
前記ノーマルチャンネルレジスタの数は１２８個であることを特徴とする請求項１記載のバーチャルチャンネルＤＲＡＭ。
【請求項３】
前記冗長チャンネルレジスタの数は４個であることを特徴とする請求項１記載のバーチャルチャンネルＤＲＡＭ。
【請求項４】
前記チャンネルブロックユニットの数は１６個であることを特徴とする請求項１記載のバーチャルチャンネルＤＲＡＭ。
【請求項５】
前記センシング及び格納ユニットは、電源電圧供給ラインと接地電圧供給ラインとの間にＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる第１のインバータと、前記第１のインバータとクロスカップルド構造（ｃｒｏｓｓ−ｃｏｕｐｌｅｄｓｔｒｕｃｔｕｒｅ）を有し、前記電源電圧供給ラインと前記接地電圧供給ラインとの間にＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる第２のインバータとからなることを特徴とする請求項１記載のバーチャルチャンネルＤＲＡＭ。
【請求項６】
前記第１のデータ伝達ユニットは、ＮＭＯＳトランジスタからなることを特徴とする請求項１記載のバーチャルチャンネルＤＲＡＭ。
【請求項７】
前記第２のデータ伝達ユニットは、第２の制御信号によりスイッチングされるＮＭＯＳトランジスタと、前記カラム選択信号によりスイッチングされるＮＭＯＳトランジスタとからなることを特徴とする請求項１記載のバーチャルチャンネルＤＲＡＭ。
【請求項８】
前記第１の電位状態は、‘ロジックハイ（ｌｏｇｉｃ  ｈｉｇｈ）’状態であり、前記第２の電位状態は、‘ロジックロウ（ｌｏｇｉｃ  ｌｏｗ）’状態であることを特徴とする請求項１記載のバーチャルチャンネルＤＲＡＭ。
【請求項９】
前記差動増幅ユニットは、クロスカップルド構造を有するＣＭＯＳ形差動増幅器であることを特徴とする請求項１記載のバーチャルチャンネルＤＲＡＭ。
【請求項１０】
前記第１の出力ユニットは、前記第１の出力ノードからの信号を反転させる第１のインバータと、前記第１のインバータからの出力信号が‘ハイ’状態である時、前記第１の出力端子の電位を接地電圧に放電させる第１のＮＭＯＳトランジスタとからなることを特徴とする請求項１記載のバーチャルチャンネルＤＲＡＭ。
【請求項１１】
前記第２の出力ユニットは、前記第２の出力ノードからの信号を反転させる第２のインバータと、前記第２のインバータからの出力信号が‘ハイ’状態である時、前記第２の出力端子の電位を接地電圧に放電させる第２のＮＭＯＳトランジスタとからなることを特徴とする請求項１記載のバーチャルチャンネルＤＲＡＭ。
【請求項１２】
前記プリチャージ及びイコライジングユニットは、前記データバスストローブバー信号に従い前記第１の出力ノードに電源電圧を供給する第１のＰＭＯＳトランジスタと、前記データバスストローブバー信号に従い前記第２の出力ノードに電源電圧を供給する第２のＰＭＯＳトランジスタと、前記データバスストローブバー信号に従い前記第１及び第２の出力ノードの信号をイコライジングさせる第３のＰＭＯＳトランジスタとからなることを特徴とする請求項１記載のバーチャルチャンネルＤＲＡＭ。
【請求項１３】
複数個のノーマルチャンネルレジスタと冗長チャンネルレジスタとを半分ずつ左右に分け、ローカルデータバスに各々連続に接続させた第１乃至第４の単位チャンネルユニットを各々備えている複数個のチャンネルブロックユニットと、前記単位チャンネルユニットのローカルデータバスとグローバルデータバスとの間に各々接続された複数の入／出力データバスコネクタ部と、前記複数個のチャンネルブロックユニットの一側に各々接続され、前記第１乃至第４の単位チャンネルユニットの動作を制御する複数個のチャンネルコントロールユニットと、前記グローバルデータバスとグローバル読み込みデータバスとの間に各々１個ずつ接続され、ノーマル読み込み動作と冗長動作の際、入力データをセンシングする複数個のデータバスセンスアンプユニットと、前記グローバルデータバスとグローバル書き込みデータバスとの間に各々接続され、入力データをドライビングする複数個の書き込みドライバユニットとを含んでなり、
前記ノーマルチャンネルレジスタ及び冗長チャンネルレジスタは、データをセンシング及び格納するセンシング及び格納ユニットと、第１の制御信号に従い入力データ信号を前記センシング及び格納ユニットに入力する第１のデータ伝達ユニットと、第２の制御信号及びカラム選択信号に従い前記センシング及び格納ユニットでセンシングされたデータを出力する第２のデータ伝達ユニットとからなり、
前記書き込みドライバユニットは、データバスストローブバー信号が第１の電位状態である時、２つの入力信号を差動増幅した信号を第１及び第２の出力ノードに出力する差動増幅ユニットと、前記差動増幅ユニットの前記第１の出力ノードの信号に従い第１の出力端子に‘ロウ’または‘ハイ’信号を出力する第１の出力ユニットと、前記差動増幅ユニットの前記第２の出力ノードの信号に従い第２の出力端子に‘ロウ’または‘ハイ’信号を出力する第２の出力ユニットと、前記データバスストローブバー信号が第２の電位状態である時、前記差動増幅ユニットの前記第１及び第２の出力ノードの電位を各々電源電圧にプリチャージ及びイコライジングするプリチャージ及びイコライジングユニットとからなり、
前記データバスセンスアンプユニットは、データバスプリチャージ信号に従い前記グローバルバスラインを電源電圧にプリチャージ及びイコライジングさせるプリチャージ及びイコライジングユニットと、前記データバスプリチャージ信号を入力する前記プリチャージ及びイコライジングユニットの端子に接続されたヒューズユニットと、書き込みデータイネーブル信号とグローバル書き込みデータストローブバー信号に従い入力された書き込みデータ及び書き込みデータバー信号を各々緩衝させて、出力する第１の緩衝ユニットと、前記第１の緩衝ユニットの出力信号をラッチするラッチユニットと、前記ラッチユニットの出力信号を緩衝して前記グローバル読み込みデータバスラインに出力する第２の緩衝ユニットとからなることを特徴とするバーチャルチャンネルＤＲＡＭ。
【請求項１４】
前記ノーマルチャンネルレジスタの数は１２８個であることを特徴とする請求項１３記載のバーチャルチャンネルＤＲＡＭ。
【請求項１５】
前記冗長チャンネルレジスタの数は４個であることを特徴とする請求項１３記載のバーチャルチャンネルＤＲＡＭ。
【請求項１６】
前記チャンネルブロックユニットの数は１６個であることを特徴とする請求項１３記載のバーチャルチャンネルＤＲＡＭ。
【請求項１７】
前記センシング及び格納ユニットは、電源電圧供給ラインと接地電圧供給ラインとの間にＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる第１のインバータと、前記第１のインバータとクロスカップルド構造を有し、前記電源電圧供給ラインと前記接地電圧供給ラインとの間にＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる第２のインバータとからなることを特徴とする請求項１３記載のバーチャルチャンネルＤＲＡＭ。
【請求項１８】
前記第１のデータ伝達ユニットは、ＮＭＯＳトランジスタからなることを特徴とする請求項１３記載のバーチャルチャンネルＤＲＡＭ。
【請求項１９】
前記第２のデータ伝達ユニットは、第２の制御信号によりスイッチングされるＮＭＯＳトランジスタと、前記カラム選択信号によりスイッチングされるＮＭＯＳトランジスタとからなることを特徴とする請求項１３記載のバーチャルチャンネルＤＲＡＭ。
【請求項２０】
前記第１の電位状態は‘ロジックハイ’状態であり、前記第２の電位状態は‘ロジックロウ’状態であることを特徴とする請求項１３記載のバーチャルチャンネルＤＲＡＭ。
【請求項２１】
前記差動増幅ユニットは、クロスカップルド構造を有するＣＭＯＳ形差動増幅器であることを特徴とする請求項１３記載のバーチャルチャンネルＤＲＡＭ。
【請求項２２】
前記第１の出力ユニットは、前記第１の出力ノードからの信号を反転させる第１のインバータと、前記第１のインバータからの出力信号が‘ハイ’状態である時、前記第１の出力端子の電位を接地電圧に放電させる第１のＮＭＯＳトランジスタとからなることを特徴とする請求項１３記載のバーチャルチャンネルＤＲＡＭ。
【請求項２３】
前記第２の出力ユニットは、前記第２の出力ノードからの信号を反転させる第２のインバータと、前記第２のインバータからの出力信号が‘ハイ’状態である時、前記第２の出力端子の電位を接地電圧に放電させる第２のＮＭＯＳトランジスタとからなることを特徴とする請求項１３記載のバーチャルチャンネルＤＲＡＭ。
【請求項２４】
前記プリチャージ及びイコライジングユニットは、前記データバスストローブバー信号に従い前記第１の出力ノードに電源電圧を供給する第１のＰＭＯＳトランジスタと、前記データバスストローブバー信号に従い前記第２の出力ノードに電源電圧を供給する第２のＰＭＯＳトランジスタと、前記データバスストローブバー信号に従い前記第１及び第２の出力ノードの信号をイコライジングさせる第３のＰＭＯＳトランジスタとからなることを特徴とする請求項１３記載のバーチャルチャンネルＤＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、バーチャルチャンネルＤＲＡＭ（Ｖｉｒｔｕａｌ  ｃｈａｎｎｅｌＤＲＡＭ）に関し、より詳細には、データの処理方式を単一化してセルの効率を高め、チップのレイアウト面積を低減し、データの処理速度を向上させたバーチャルチャンネルＤＲＡＭに関する。
【０００２】
【従来の技術】
図１は、従来の技術にかかるバーチャルチャンネルＤＲＡＭのチャンネル構造を示す構成図であって、アクティブ（Ａｃｔｉｖｅ）命令によりビットラインと導通するセル全体のデータ、または、一ユニット分のデータを一時格納する各々の４つの単位チャンネルユニット１１０〜１４０からなる１６個のチャンネルブロックユニット１００＿０〜１００＿１５と、１６個のチャンネルブロックユニット１００＿０〜１００＿１５の一側に接続され、４つの単位チャンネルユニット１１０〜１４０を制御する１６個のチャンネルコントロールユニット２０＿０〜２０＿１５を備えている。
【０００３】
そして、各々の単位チャンネルユニット１１０〜１４０には、１２８個のノーマルチャンネルレジスタ（ｎｏｒｍａｌ  ｃｈａｎｎｅｌ  ｒｅｇｉｓｔｅｒ）１と、４つの冗長チャンネルレジスタ（ｒｅｄｕｎｄａｎｃｙ  ｃｈａｎｎｅｌ
ｒｅｇｉｓｔｅｒ）２が連続に位置している。
【０００４】
その際、１２８個のノーマルチャンネルレジスタ１は、チャンネル読み込みバス（ｃｈａｎｎｅｌ  ｒｅａｄ  ｂｕｓ）３により互いに接続されており、４つの冗長チャンネルレジスタ２は、冗長チャンネル読み込みバス（ｒｅｄｕｎｄａｎｃｙ  ｃｈａｎｎｅｌ  ｒｅａｄ  ｂｕｓ）４により互いに接続されている。そして、１２８個のノーマルチャンネルレジスタ１と４つの冗長チャンネルレジスタ２とは、チャンネル書き込みバス（ｃｈａｎｎｅｌ  ｗｒｉｔｅ  ｂｕｓ）５により互いに接続されている。
【０００５】
各チャンネルコントロールユニット２０＿０〜２０＿１５とノーマルチャンネルレジスタ１との間には、読み込み用入／出力データバスコネクタ部（Ｒｅａｄｔｙｐｅ  Ｉ／Ｏ  ｄａｔａ  ｂｕｓ  ｃｏｎｎｅｃｔｏｒ）６と、書き込み用入／出力データバスコネクタ部（Ｗｒｉｔｅ  ｔｙｐｅ  Ｉ／Ｏ  ｄａｔａ  ｂｕｓ  ｃｏｎｎｅｃｔｏｒ）７とが接続される。
【０００６】
読み込み用入／出力データバスコネクタ部６は、チャンネル読み込みバス３とデータバスセンスアンプ４１、４３、４５、４７との間に各々接続され、書き込み用入／出力データバスコネクタ部７は、チャンネル書き込みバス５と書き込みドライバユニット５１〜５４との間に各々接続される。そして、冗長チャンネル読み込みバス４と冗長データバスセンスアンプユニット４２、４４、４６、４８との間に冗長用入／出力データバスコネクタ部８が各々接続される。
【０００７】
また、データバスセンスアンプユニット４１、４３、４５、４７は、読み込み動作時、チャンネル読み込みバス３を介して出力され、ノーマルチャンネルレジスタ１に格納されたデータを感知・増幅した後、グローバル読み込みデータバス（ｇｌｏｂａｌ  ｒｅａｄ  ｄａｔａ  ｂｕｓ：ｇｒｄ）に出力する。
【０００８】
一方、冗長データバスセンスアンプユニット４２、４４、４６、４８は、読み込み動作時、冗長チャンネル読み込みバス４を介して出力され、冗長チャンネルレジスタ２に格納されたデータを感知・増幅した後、グローバル読み込みデータバス（ｇｒｄ）に出力する。
【０００９】
書き込みドライバユニット５１〜５４は、書き込み動作時、グローバル書き込みデータバス（Ｇｌｏｂａｌ  ｗｒｉｔｅ  ｄａｔａ  ｂｕｓ：ｇｗｄ）を介して入力されたデータをドライビングし、書き込み用入／出力データバスコネクタ部７に出力する。
【００１０】
【発明が解決しようとする課題】
しかし、このように構成された従来のバーチャルチャンネルＤＲＡＭにおいては、１つのチャンネルコントロールユニット２０＿０〜２０＿１５に、読み込み（Ｒｅａｄ）用と書き込み（Ｗｒｉｔｅ）用の２つの入／出力データバスコネクタ部６、７が接続されていて、広いレイアウト面積を必要とする問題がある。また、読み込み動作時に使用するデータバスセンスアンプの場合にも、ノーマル用と冗長用に各々分けて使用することにより、レイアウト面積はもちろん、動作時の電流の消費が増加するという問題もある。
【００１１】
また、単位チャンネル１１０〜１４０内にある１２８個のノーマルチャンネルレジスタ１と冗長チャンネルレジスタ２とがチャンネル書き込みバス５により１つに接続されていて、読み込み動作時の負荷値が増加してデータの処理速度が遅くなるという問題があった。
【００１２】
そこで、本発明は上記従来のバーチャルチャンネルＤＲＡＭにおける問題点に鑑みてなされたものであって、データの処理方式を単一化してセルの効率を高め、チップのレイアウト面積を減らし、かつ、データの処理速度を向上させたバーチャルチャンネルＤＲＡＭを提供することを目的としている。
【００１３】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明によるバーチャルチャンネルＤＲＡＭは、複数個のノーマルチャンネルレジスタと冗長チャンネルレジスタとが１個のローカルデータバスにより共通に接続された第１乃至第４の単位チャンネルユニットからなる複数個のチャンネルブロックユニットと、前記単位チャンネルユニットのローカルデータバスとグローバルデータバスとの間に各々接続される複数の入／出力データバスコネクタ部と、前記複数個のチャンネルブロックユニットの一側に各々接続され、前記第１乃至第４のチャンネルユニットの動作を制御する複数個のチャンネルコントロールユニットと、前記グローバルデータバスとグローバル読み込みデータバスとの間に各々接続され、ノーマル読み込み動作と冗長動作時、入力データをセンシングする複数個のデータバスセンスアンプユニットと、前記グローバルデータバスとグローバル書き込みデータバスとの間に各々接続され、入力データをドライビングする複数個の書き込みドライバユニットとを備えてなり、
前記ノーマルチャンネルレジスタ及び冗長チャンネルレジスタは、データをセンシング及び格納するセンシング及び格納ユニットと、第１の制御信号に従い入力データ信号を前記センシング及び格納ユニットに入力する第１のデータ伝達ユニットと、第２の制御信号及びカラム選択信号に従い前記センシング及び格納ユニットでセンシングされたデータを出力する第２のデータ伝達ユニットとからなり、
前記書き込みドライバユニットは、データバスストローブバー信号が第１の電位状態である時、２つの入力信号を差動増幅した信号を第１及び第２の出力ノードに出力する差動増幅ユニットと、前記差動増幅ユニットの前記第１の出力ノードの信号に従い第１の出力端子に‘ロウ（ｌｏｗ）’または‘ハイ（ｈｉｇｈ）’信号を出力する第１の出力ユニットと、前記差動増幅ユニットの前記第２の出力ノードの信号に従い第２の出力端子に‘ロウ’または‘ハイ’信号を出力する第２の出力ユニットと、前記データバスストローブバー信号が第２の電位状態である時、前記差動増幅ユニットの前記第１及び第２の出力ノードの電位を各々電源電圧にプリチャージ及びイコライジングするプリチャージ及びイコライジングユニットとからなり、
前記データバスセンスアンプユニットは、データバスプリチャージ信号に従い前記グローバルバスラインを電源電圧にプリチャージ及びイコライジングさせるプリチャージ及びイコライジングユニットと、前記データバスプリチャージ信号を入力する前記プリチャージ及びイコライジングユニットの端子に接続されたヒューズユニットと、書き込みデータイネーブル信号とグローバル書き込みデータストローブバー信号に従い入力された書き込みデータ及び書き込みデータバー信号を各々緩衝させて、出力する第１の緩衝ユニットと、前記第１の緩衝ユニットの出力信号をラッチするラッチユニットと、前記ラッチユニットの出力信号を緩衝して前記グローバル読み込みデータバスラインに出力する第２の緩衝ユニットとからなることを特徴とする。
【００１４】
また、本発明による他のバーチャルチャンネルＤＲＡＭは、複数個のノーマルチャンネルレジスタと冗長チャンネルレジスタとを半分ずつ左右に分け、ローカルデータバスに各々連続に接続させた第１乃至第４の単位チャンネルユニットを各々備えている複数個のチャンネルブロックユニットと、前記単位チャンネルユニットのローカルデータバスとグローバルデータバスとの間に各々接続された複数の入／出力データバスコネクタ部と、前記複数個のチャンネルブロックユニットの一側に各々接続され、前記第１乃至第４のチャンネルユニットの動作を制御する複数個のチャンネルコントロールユニットと、前記グローバルデータバスとグローバル読み込みデータバスとの間に各々１個ずつ接続され、ノーマル読み込み動作と冗長動作の際、入力データをセンシングする複数個のデータバスセンスアンプユニットと、前記グローバルデータバスとグローバル書き込みデータバスとの間に各々接続され、入力データをドライビングする複数個の書き込みドライバユニットとを含んでなり、
前記ノーマルチャンネルレジスタ及び冗長チャンネルレジスタは、データをセンシング及び格納するセンシング及び格納ユニットと、第１の制御信号に従い入力データ信号を前記センシング及び格納ユニットに入力する第１のデータ伝達ユニットと、第２の制御信号及びカラム選択信号に従い前記センシング及び格納ユニットでセンシングされたデータを出力する第２のデータ伝達ユニットとからなり、
前記書き込みドライバユニットは、データバスストローブバー信号が第１の電位状態である時、２つの入力信号を差動増幅した信号を第１及び第２の出力ノードに出力する差動増幅ユニットと、前記差動増幅ユニットの前記第１の出力ノードの信号に従い第１の出力端子に‘ロウ’または‘ハイ’信号を出力する第１の出力ユニットと、前記差動増幅ユニットの前記第２の出力ノードの信号に従い第２の出力端子に‘ロウ’または‘ハイ’信号を出力する第２の出力ユニットと、前記データバスストローブバー信号が第２の電位状態である時、前記差動増幅ユニットの前記第１及び第２の出力ノードの電位を各々電源電圧にプリチャージ及びイコライジングするプリチャージ及びイコライジングユニットとからなり、
前記データバスセンスアンプユニットは、データバスプリチャージ信号に従い前記グローバルバスラインを電源電圧にプリチャージ及びイコライジングさせるプリチャージ及びイコライジングユニットと、前記データバスプリチャージ信号を入力する前記プリチャージ及びイコライジングユニットの端子に接続されたヒューズユニットと、書き込みデータイネーブル信号とグローバル書き込みデータストローブバー信号に従い入力された書き込みデータ及び書き込みデータバー信号を各々緩衝させて、出力する第１の緩衝ユニットと、前記第１の緩衝ユニットの出力信号をラッチするラッチユニットと、前記ラッチユニットの出力信号を緩衝して前記グローバル読み込みデータバスラインに出力する第２の緩衝ユニットとからなることを特徴とする。
【００１５】
【発明の実施の形態】
次に、本発明によるバーチャルチャンネルＤＲＡＭの実施の形態の具体例を図面を参照しながら説明する。本発明の実施例を説明する全図にわたって、同一機能を有するものは同一符号を使用し、その反復説明は省略する。
【００１６】
図２は、本発明によるバーチャルチャンネルＤＲＡＭのチャンネル構造を示す構成図である。
本発明のバーチャルチャンネルＤＲＡＭは、１２８個、或いはそれ以上のノーマルチャンネルレジスタ６２と４つの冗長チャンネルレジスタ６４とが１つのローカルデータバス６６により共通に接続されている第１乃至第４の単位チャンネルユニット２１０〜２４０を各々備えている第１乃至第１６のチャンネルブロックユニット２００＿０〜２００＿１５と、
第１乃至第１６のチャンネルブロックユニット２００＿０〜２００＿１５の一側に各々接続され、第１乃至第４の単位チャンネルユニット２１０〜２４０の動作を制御する第１乃至第１６のチャンネルコントロールユニット２２＿０〜２２＿１５と、
第１乃至第４の単位チャンネルユニット２１０〜２４０のローカルデータバス６６に各々接続された第１乃至第４の入／出力データバスコネクタ部７２、７４、７６、７８と、
第１乃至第１６のチャンネルコントロールユニット２２＿０〜２２＿１５の第１の単位チャンネルユニット２１０のローカルデータバス６６に各々接続された第１の入／出力データバスコネクタ部７２に共通に接続された第１のグローバルデータバス８２と、
第１のグローバルデータバス８２に共通に接続された第１の書き込みドライバユニット１５１及び第１のデータバスセンスアンプユニット１４１と、
第１乃至第１６のチャンネルコントロールユニット２２＿０〜２２＿１５の第２の単位チャンネルユニット２２０のローカルデータバス６６に各々接続された第２の入／出力データバスコネクタ部７４に共通に接続された第２のグローバルデータバス８４と、
第２のグローバルデータバス８４に共通に接続された第２の書き込みドライバユニット１５２及び第２のデータバスセンスアンプユニット１４２と、
第１乃至第１６のチャンネルコントロールユニット２２＿０〜２２＿１５の第３の単位チャンネルユニット２３０のローカルデータバス６６に各々接続された第３の入／出力データバスコネクタ７６部に共通に接続された第３のグローバルデータバス８６と、
第３のグローバルデータバス８６に共通に接続された第３の書き込みドライバユニット１５３及び第２のデータバスセンスアンプユニット１４３と、
第１乃至第１６のチャンネルコントロールユニット２２＿０〜２２＿１５の第４の単位チャンネルユニット２４０のローカルデータバス６６に各々接続された第４の入／出力データバスコネクタ部７８に共通に接続された第４のグローバルデータバス８８と、
第４のグローバルデータバス８８に共通に接続された第４の書き込みドライバユニット１５４及び第４のデータバスセンスアンプユニット１４４とからなる。
【００１７】
ここで、第１乃至第４の書き込みドライバユニット１５１〜１５４は、グローバル書き込みデータバス（ｇｗｄ）に接続され、第１乃至第４のデータバスセンスアンプユニット１４１〜１４４は、グローバル読み込みデータバス（ｇｒｄ）に接続される。
【００１８】
データバスセンスアンプユニット１４１〜１４４は、上記構成のように、１つのグローバルデータバスとグローバル読み込みデータバス（ｇｒｄ）との間に１個ずつ接続され、ノーマル読み込み動作と冗長動作時に同時に動作される。そして、書き込みドライバユニット１５１〜１５４は、１個のグローバルデータバスとグローバル書き込みデータバス（ｇｗｄ）との間に１個ずつ接続され、書き込み動作時に入力されたデータをドライビングする。
【００１９】
上記の構成を有する本発明によるバーチャルチャンネルＤＲＡＭの読み込み動作は次の通りである。
先ず、第１のチャンネルコントロールユニット２２＿０により第１のチャンネルブロックユニット２００＿０の第１の単位チャンネルユニット２１０のチャンネルレジスタ６２が選択されると仮定すれば、選択されたチャンネルレジスタ６２から読み込みデータがローカルデータバス６６に載ることになる。
【００２０】
ローカルデータバス６６に載った読み込みデータは、第１の入／出力データバスコネクタ部７２を介して、第１のグローバルデータバス８２に伝達される。その後、第１のグローバルデータバス８２に伝達された読み込みデータは、第１のデータバスセンスアンプユニット１４１により感知・増幅された後、グローバル読み込みデータバス（ｇｒｄ）に出力される。
【００２１】
本発明によるバーチャルチャンネルＤＲＡＭの書き込み動作は次の通りである。
グローバル書き込みデータバス（ｇｗｄ）を介して入力された書き込みデータが第１の書き込みドライバユニット（ＷＤ）１５１を介して入力されると仮定すれば、第１の書き込みドライバユニット１５１を介して入力されたデータは、読み込み動作時に読み込みデータを出力した第１のグローバルデータバス８２に伝達される。
【００２２】
第１のグローバルデータバス８２に伝達された書き込みデータは、第１のチャンネルコントロールユニット２２＿０により選択された第１のチャンネルブロックユニット２００＿０の第１の単位チャンネルユニット２１０のローカルデータバス６６に接続された第１のデータバスコネクタ部７２に伝達される。その後、第１のデータバスコネクタ部７２を介して入力されたデータは第１の単位チャンネルユニット２１０のローカルデータバス６６を介して選択されたチャンネルレジスタ６２に格納される。
【００２３】
従って、図２に示す本発明のバーチャルチャンネルＤＲＡＭは、単位チャンネルユニット２１０〜２４０を構成する複数個のチャンネルレジスタを１つのローカルデータバス６６により接続し、ローカルデータバス６６にデータを入／出力するための入／出力バスコネクタ部を各々１個ずつ配設することにより、入／出力バスコネクタ部の数を、従来に比べて半分に減らし、また、入／出力バスコネクタ部に接続されるグローバルデータバスの数も半分に減らしている。
【００２４】
そして、１つのグローバルデータバスに１つのデータバスセンスアンプユニットと１つのワードラインドライバユニットとが接続される構成とすることにより、従来のＤＲＡＭに比べてデータバスセンスアンプユニットの数を半分に減らしている。これにより、本発明のバーチャルチャンネルＤＲＡＭは、従来のものに比べてレイアウト面積を半分に減らすことができ、データの処理速度を改善することができる。
【００２５】
図３は、本発明による他のバーチャルチャンネルＤＲＡＭのチャンネル構造を示す構成図である。
図３に示されたバーチャルチャンネルＤＲＡＭは、アクティブ命令により入力されたデータを一時格納する第１乃至第４の単位チャンネルユニット４１０、４１２、４１４、４１６からなる１６個のチャンネルブロックユニット４００＿０〜４００＿１５と、１６個のチャンネルブロックユニット４００＿０〜４００＿１５の一側に接続され、第１乃至第４の単位チャンネルユニット４１０、４１２、４１４、４１６の動作を制御する１６個のチャンネルコントロールユニット４２０＿０〜４２０＿１５からなる。
【００２６】
ここで、１つの単位チャンネルユニット４１０、４１２、４１４、４１６は、単位チャンネルユニットを構成する１２８個のノーマルチャンネルレジスタ４０１と４つの冗長チャンネルレジスタ４０２を半分ずつ左右に分け、分けられた６４個のノーマルチャンネルレジスタ４０１と２つの冗長チャンネルレジスタ４０２とが１つのローカルデータバス４０３により連続に接続されている。そして、ローカルデータバス４０３は、１つの入／出力データバスコネクタ部４０４により１つのグローバルデータバス４０６と接続される。
【００２７】
そして、グローバルデータバス４０６は、１つのデータバスセンスアンプユニット４４０及び１つの書き込みドライバユニット４５０に共通に接続される。
データバスセンスアンプユニット４４０は、ノーマル読み込み動作と冗長動作時に動作され、グローバルデータバス４０６のデータをセンシングしてグローバル読み込みデータバス（ｇｒｄ）に出力する。
書き込みドライバユニット４５０は、書き込み動作時、グローバル書き込みデータバスを介して入力されたデータをドライビングしてグローバルデータバス４０６に出力する。
【００２８】
上記の構成を有するバーチャルチャンネルＤＲＡＭの読み込み動作は次の通りである。
先ず、第１のチャンネルコントロールユニット４２０＿０により第１のチャンネルブロックユニット４００＿０の第１の単位チャンネルユニット４１０のチャンネルレジスタ４０１が選択されると仮定すれば、選択されたチャンネルレジスタ４０１から読み込みデータがローカルデータバス４０３に載ることになる。
【００２９】
ローカルデータバス４０３に載った読み込みデータは、第１の入／出力データバスコネクタ部４０４を介して、第１のグローバルデータバス４０６に伝達される。その後、第１のグローバルデータバス４０６に伝達された読み込みデータは、第１のデータバスセンスアンプユニット４４０により感知・増幅された後、グローバル読み込みデータバス（ｇｒｄ）に出力される。
【００３０】
そして、バーチャルチャンネルＤＲＡＭの書き込み動作は次の通りである。
グローバル書き込みデータバス（ｇｗｄ）を介して入力された書き込みデータが、第１の書き込みドライバユニット（ＷＤ）４５０を介して入力されると仮定すれば、第１の書き込みドライバユニット４５０を介して入力されたデータは、読み込み動作時に読み込みデータを出力した第１のグローバルデータバス４０６に伝達される。
【００３１】
第１のグローバルデータバス４０６に伝達された書き込みデータは、第１のチャンネルコントロールユニット４２０＿０により選択された第１のチャンネルブロックユニット４００＿０の第１の単位チャンネルユニット４１０のローカルデータバス４０３に接続された第１のデータバスコネクタ部４０４に伝達される。その後、第１のデータバスコネクタ４０４を介して入力されたデータは、第１の単位チャンネルユニット４１０のローカルデータバス４０３を介して選択されたチャンネルレジスタ４０１に格納される。
【００３２】
図３に示すように、本発明のバーチャルチャンネルＤＲＡＭの一側に、チャンネルをコントロールするためのチャンネルコントロールユニット４２０＿０〜４２０＿１５が並列に接続され、他の一側に１２８個、或いはそれ以上のチャンネルレジスタ４０１が連続に接続されている。その際、図３に示すように、１２８個、或いはそれ以上のチャンネルレジスタ４０１は、半分（１／２）ずつに分けてドライブするように構成されているので、負荷の負担が低減されて、読み込みまたは書き込み動作時にデータの処理速度を向上させることができる。
【００３３】
図４は、図２及び図３に示す単位チャンネルユニット２１０〜２４０、４１０、４１２、４１４、４１６のチャンネルレジスタ６２、４０１の回路図である。本発明のチャンネルレジスタ６２、４０１は、データをセンシング及び格納するセンシング及び格納ユニット３００と、第１の制御信号ｂｇｃｓにより入力データ信号ｔｂ、ｔｂｂをセンシング及び格納ユニット３００に入力する第１のデータ伝達ユニット３１０と、第２の制御信号ｆｇｃｓ及びカラム選択信号Ｙｉによりセンシング及び格納ユニット３００でセンシングされたデータ１ｄｂ、１ｄｂｂを出力する第２のデータ伝達ユニット３２０からなる。
【００３４】
センシング及び格納ユニット３００は、電源電圧Ｖｃｃ供給ラインｃｒｐｐと接地電圧Ｖｓｓ供給ラインｃｒｇｐとの間にＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とからなる第１のインバータと、電源電圧Ｖｃｃ供給ラインｃｒｐｐと接地電圧Ｖｓｓ供給ラインｃｒｇｐとの間にＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とからなる第２のインバータからなる。第１のインバータと第２のインバータからなるチャンネルレジスタはクロスカップルド構造を有する。
【００３５】
第１のデータ伝達ユニット３１０は、第１の制御信号ｂｇｃｓが‘ハイ’状態の際、ターンオンされるＮＭＯＳトランジスタＮ３、Ｎ４からなる。そして、第２のデータ伝達ユニット３２０は、第２の制御信号ｆｇｃｓが‘ハイ’状態の際、ターンオンされるＮＭＯＳトランジスタＮ５、Ｎ６と、カラム選択信号Ｙｉが‘ハイ’状態の際、ターンオンされるＮＭＯＳトランジスタＮ７、Ｎ８からなる。
【００３６】
図５は図２及び図３に示す書き込みドライバユニット１５１〜１５４、４５０〜４５７を示す回路図である。
書き込みドライバユニット１５１〜１５４、４５０〜４５７は、データバスストローブバー信号ｄｂｓｔｂが‘ハイ’状態の際、入力信号ｇｄｂ、ｇｄｂｂを差動増幅した信号を出力ノードＮｄ３、Ｎｄ４に出力する差動増幅ユニット５１０と、
差動増幅ユニット５１０の出力ノードＮｄ３からの信号に従い第１の出力端子ｇｒｂに‘ロウ’信号を出力する第１の出力ユニット５３０と、
差動増幅ユニット５１０の出力ノードＮｄ４からの信号に従い第２の出力端子ｇｒｂｂに‘ロウ’信号を出力する第２の出力ユニット５４０と、
データバスストローブバー信号ｄｂｓｔｂが‘ロウ’状態の際、差動増幅ユニット５１０の出力ノードＮｄ３、Ｎｄ４の電位を‘ハイ’状態にプリチャージ及びイコライジングするプリチャージ及びイコライジングユニット５２０からなる。
【００３７】
差動増幅ユニット５１０は、出力ノードＮｄ４により電源電圧Ｖｃｃを出力ノードＮｄ３に伝達するＰＭＯＳトランジスタＰ３と、
出力ノードＮｄ３により電源電圧Ｖｃｃを出力ノードＮｄ４に伝達するＰＭＯＳトランジスタＰ４と、
出力ノードＮｄ４により出力ノードＮｄ３からの信号をノードＮｄ５に伝達するＮＭＯＳトランジスタＮ９と、
出力ノードＮｄ３により出力ノードＮｄ４からの信号をノードＮｄ６に伝達するＮＭＯＳトランジスタＮ１０と、
入力信号ｇｄｂに従いノードＮｄ５からの信号をノードＮｄ７に伝達するＮＭＯＳトランジスタＮ１１と、
入力信号ｇｄｂｂに従いノードＮｄ６からの信号をノードＮｄ７に伝達するＮＭＯＳトランジスタＮ１２と、
データバスストローブバー信号ｄｂｓｔｂに従いノードＮｄ７からの信号を接地電圧Ｖｓｓに放電するＮＭＯＳトランジスタＮ１３とからなる。
【００３８】
第１の出力ユニット５３０は、差動増幅ユニット５１０の出力ノードＮｄ３からの信号を反転するインバータＩＶ１と、インバータＩＶ１の出力信号が‘ハイ’状態の際、第１の出力端子ｇｒｂの電位を接地電圧Ｖｓｓに放電させるＮＭＯＳトランジスタＮ１４とからなる。
【００３９】
第２の出力ユニット５４０は、差動増幅ユニット５１０の出力ノードＮｄ４からの信号を反転するインバータＩＶ２と、インバータＩＶ２の出力信号が‘ハイ’状態の際、第２の出力端子ｇｒｂｂの電位を接地電圧Ｖｓｓに放電させるＮＭＯＳトランジスタＮ１５とからなる。
【００４０】
プリチャージ及びイコライジングユニット５２０は、データバスストローブバー信号ｄｂｓｔｂに従い出力ノードＮｄ３に電源電圧Ｖｃｃを供給するＰＭＯＳトランジスタＰ５と、データバスストローブバー信号ｄｂｓｔｂに従い出力ノードＮｄ４に電源電圧Ｖｃｃを供給するＰＭＯＳトランジスタＰ７と、データバスストローブバー信号ｄｂｓｔｂに従い出力ノードＮｄ３、Ｎｄ４からの信号を等化するＰＭＯＳトランジスタＰ６とからなる。
【００４１】
図４と図５を参照すると、差動増幅ユニット５１０は、データバスストローブバー信号ｄｂｓｔｂが‘ハイ’にイネーブルされる時、ＮＭＯＳトランジスタＮ１１、Ｎ１２のゲートに入力されるデータｇｄｂ、ｇｄｂｂの電圧の大きさに従い差動増幅された信号を出力ノードＮｄ３、Ｎｄ４に各々出力する。
【００４２】
もし、データｇｄｂがデータバーｇｄｂｂより大きいと、ＮＭＯＳトランジスタＮ５を介して流れる電流の量は、ＮＭＯＳトランジスタＮ６を介して流れる電流の量より多いので、出力ノードＮｄ１の電位は‘ロウ’、出力ノードＮｄ２の電位は‘ハイ’となる。
【００４３】
出力ノードＮｄ１が‘ロウ’状態の時、第１の出力ユニット５３０のＮＭＯＳトランジスタＮ１４がターンオンされ、第１の出力端子ｇｒｄに‘ロウ’レベルを出力する。その際、出力ノードＮｄ４が‘ハイ’状態にあるので、第２の出力ユニット５４０のＮＭＯＳトランジスタＮ１５がターンオフされ、第２の出力端子ｇｒｂｂは、‘ハイ’状態になる。
【００４４】
図６は、図２及び図３に示しているデータバスセンスアンプユニット１４１〜１４４、４４０〜４４７の回路図である。
図示のようにデータバスセンスアンプユニット１４１〜１４４、４４０〜４４７は、グローバルバスライン対ｇｄｂ、ｇｄｂｂをデータバスプリチャージ信号ｄｂｐｃｇに従い電源電圧Ｖｄｄにプリチャージ及びイコライジングさせるプリチャージ及びイコライジングユニット６１０と、
プリチャージ及びイコライジングユニット６１０からのデータバスプリチャージ信号ｄｂｐｃｇを受ける端子に接続されたヒューズユニット６２０と、
書き込みデータイネーブル信号ｗｄｅｎとグローバル書き込みデータストローブバー信号ｇｗｄｓｔｂに従い入力された書き込みデータｗｄａｔａ及び書き込みデータバーｗｄａｔａｂ信号の緩衝された信号をノードＮｄ１２、Ｎｄ１７に各々出力する第１の緩衝ユニット６３０と、
第１の緩衝ユニット６３０から出力されたノードＮｄ１２、Ｎｄ１７からの信号を各々ラッチするラッチユニット６４０と、
ラッチユニット６４０の出力ノードＮｄ１４、Ｎｄ１９からの信号を受け、グローバル読み込みデータバスライン対ｇｒｄ、ｇｒｄｂに緩衝された信号を各々出力する第２の緩衝ユニット６５０とからなる。
【００４５】
データバスセンスアンプユニット１４１〜１４４、４４０〜４４７は、グローバルバスライン８２〜８８、４０６を介して入力された読み込みデータを感知・増幅した後、グローバル読み込みデータバスライン対ｇｒｄ、ｇｒｄｂに出力する。
【００４６】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００４７】
【発明の効果】
以上説明のように、本発明によるバーチャルチャンネルＤＲＡＭによれば、ノーマルチャンネルレジスタと冗長チャンネルレジスタとが１個のローカルデータバス、及び１個の入／出力データバスコネクタ部に接続され、１個の入／出力データバスコネクタ部が１個のグローバルデータバスを介して１個のデータバスセンスアンプユニットと１個のワードラインドライバユニットに接続される構成により、従来のＤＲＡＭに比べてチャンネルのバスラインの数を半分に減少させることができ、また、入／出力データバスコネクタ部及びデータバスセンスアンプユニットの数を半分に減少させることができる。したがって、従来のＤＲＡＭに比べてレイアウト面積を半分に減らすことができ、データの処理速度を改善することができる。
【００４８】
また、１２８個、或いはそれ以上のチャンネルレジスタを半分ずつに分けてドライブするように構成することにより、負荷の負担が低減され、読み込み及び書き込み動作時、データの処理速度を向上させることができる。そして、チャンネルレジスタとグローバルバスラインとの間に接続される入／出力データバスコネクタ部を１個に構成して、読み込み時と書き込み時に共に使用することにより、入／出力データバスコネクタ部を従来のものに比べて半分に減らすことができる。そして、入／出力データバスコネクタ部から、グローバル読み込みデータバスまたはグローバル書き込みデータバスへのグローバルバスラインも半分に減らすことができる。
【００４９】
また、１つのグローバルデータバスに１個ずつのデータバスセンスアンプユニットと書き込みドライブユニットが接続されることから、従来のＤＲＡＭに比べてレイアウト面積を半分に減らすことができ、データの処理速度を改善することができる。
【００５０】
さらに、本発明は、データ処理時、読み込みと書き込みの経路を１つに配設する構成によりレイアウト面積を大きく減らし、動作速度を大きく向上させることができる等の優れた効果を奏する。
【図面の簡単な説明】
【図１】従来の技術にかかるバーチャルチャンネルＤＲＡＭのチャンネル構造を示す構成図である。
【図２】本発明によるバーチャルチャンネルＤＲＡＭのチャンネル構成図である。
【図３】本発明による他のバーチャルチャンネルＤＲＡＭのチャンネル構造を示す構成図である。
【図４】図２及び図３に示す単位チャンネルユニット２１０〜２４０、４１０〜４１６のチャンネルレジスタ６２、４０１の回路図である。
【図５】図２及び図３に示す書き込みドライバユニット１５１〜１５４、４５１〜４５７の回路図である。
【図６】図２及び図３に示すデータバスセンスアンプユニット１４１〜１４４、４４０〜４４７の回路図である。
【符号の説明】
６２、４０１          ノーマルチャンネルレジスタ
６４、４０２          冗長チャンネルレジスタ
６６、４０３          ローカルデータバス
７２〜７８、４０４、４０５      入／出力データバスコネクタ部
２２＿０〜２２＿１５、４２０＿０〜４２０＿１５
・・・チャンネルコントロールユニット
１３１〜１３４、４３１〜４３４  カラムデコーディングユニット
１４１〜１４４、４４０〜４４７
・・・ノーマル及び冗長データバスセンスアンプユニット
１５１〜１５４、４５１〜４５６      書き込みドライバユニット
２００＿０〜２００＿１５、４００＿０〜４００＿１５
・・・チャンネルブロックユニット
２１０〜２４０、４１０〜４１６        単位チャンネルユニット
３００          センシング及び格納ユニット
３１０          第１のデータ伝達ユニット
３２０          第２のデータ伝達ユニット
５１０          差動増幅ユニット
５２０          プリチャージ及びイコライジングユニット
５３０          第１の出力ユニット
５４０          第２の出力ユニット
６１０          プリチャージ及びイコライジングユニット
６２０          ヒューズユニット
６３０          第１の緩衝ユニット
６４０          ラッチユニット
６５０          第２の緩衝ユニット
【図１】
0004254991.tif 000002
【図２】
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【図３】
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【図４】
0004254991.tif 000005
【図５】
0004254991.tif 000006
【図６】
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