(57)【特許請求の範囲】
【請求項１】
主面上に形成するシリサイド化された活性領域と素子分離による非活性領域とを含む半導体基板と、この基板上に形成された層間絶縁膜と、この層間絶縁膜上に所定のパターンで形成した導体のパッドとを備えた半導体集積回路装置において、
上記パッドの直下で、上記半導体基板と上記層間絶縁膜の間には、上記活性領域と上記非活性領域との面積比が所定の割合で与えられ、かつ、上記活性領域がグランドに接地されたシールド／平坦化部を配置し、
上記パッドの直下の上記シールド／平坦化部の活性領域が、メッシュ状のレイアウトを有し、
上記活性領域と上記非活性領域とを含む上記シールド／平坦化部は絶縁膜をＣＭＰ処理することにより平坦化されたものであることを特徴とする半導体集積回路装置。
【請求項２】
上記所定の割合は、活性領域がパッド直下の領域の１５％〜８５％を占有することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
０．３μｍ以下のゲート長のトランジスタを備えることを特徴とする請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、特に、パッド、メタルで形成した信号ライン、スパイラルインダクタにおける高周波信号損失を低減するための半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
近年、携帯電話等のめざましい普及によって、半導体デバイスの需要が急速に拡大している。また、機能的には、高周波でも動作可能なものが要求されている。これに伴って、半導体デバイスの入出力部における損失の低減化の技術開発が進められている。このような従来例として、ＣＭＯＳ技術における典型的なパッド構造が、「Ｒ．Ｆｕｊｉｍｏｔｏ，Ｏ．Ｗａｔａｎａｂｅ，Ｆ．Ｆｕｊｉ，Ｈ．Ｋａｗａｋｉｔａ，ａｎｄ  Ｈ．Ｔａｎｉｍｏｔｏ，“Ｈｉｇｈ−Ｆｒｅｑｕｅｎｃｙ  Ｄｅｖｉｃｅ−Ｍｏｄｅｌｉｎｇ  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  ＲＦ−ＣＭＯＳ  Ｃｉｒｃｕｉｔｓ”，ＩＥＩＣＥ  Ｔｒａｎｓ．  Ｆｕｎｄａｍｅｎｔａｌｓ．，ｖｏｌ．Ｅ８４−Ａ，ｎｏ．２，ｐｐ．５２０−５２８，Ｆｅｂ．２００１」に記載されている。
【０００３】
そして、図１０（ａ）は従来の半導体集積回路装置の入出力部に用いられているパッド構成を示す平面図であり、図１０（ｂ）はＥ−Ｅ線に沿った断面図である。図において、１００はシリコン基板、１０２は酸化膜からなる層間絶縁膜、１０３は金属層によるパッド、１０４はＳＴＩ（Ｓｈａｌｌｏｗ  ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）と略称される酸化膜からなる素子分離である。
【０００４】
次に動作について説明する。
シリコン基板１００上に形成した素子分離１０４と絶縁膜１０２上にさらにメタル（金属層）でパッド１０３を形成することにより、素子分離１０４および絶縁膜１０２を層間膜とする寄生容量Ｃｐが形成され、この寄生容量Ｃｐと直列にシリコン基板１００の抵抗Ｒｓｕｂ成分が生ずる。この際、高周波信号がパッドに印可された場合、抵抗成分のうち寄生抵抗Ｒｓｕｂが信号損失や熱雑音の要因となるおそれがある。
【０００５】
また、図１１は従来の半導体集積回路装置の他のパッド構成を示す平面図であって、最近の微細半導体プロセスにより、半導体デバイスの入出力部に用いられているパッドを例示する。図１０（ａ），（ｂ）の構成と異なる点は、パッド１０３のメタルの直下にもトランジスタ構造の活性領域１０６を配置していることにある。この活性領域１０６は、パッド直近における回路に用いられているトランジスタなどの能動素子に対してダミー活性領域となる。
【０００６】
つまり、このダミー活性領域はＣＭＰ（Ｃｈｅｍｉｃａｌ  ａｎｄ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）による平坦化を行った際、パッド直近の領域の平坦性を高める役割をなす。これにより、隣接して配置されるトランジスタの仕上がりの均一性が向上する。これに関しては、下記の従来例「Ａ．Ｃｈａｔｔｅｒｊｅｅ，Ｍ．Ｎａｎｄａｋｕｍａｒ，Ｓ．Ａｓｈｂｕｒｎ，Ｖ．Ｇｕｐｔａ，Ｐ．Ｋｗｏｋ，ａｎｄ  Ｉ．−Ｃ．Ｃｈｅｎ“Ｏｎ  Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  ｆｏｒ  Ｄｅｅｐ  Ｓｕｂｍｉｓｓｉｏｎ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｉｅｓ”，Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓｏｆ  ｔｈｅ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，Ａ−８−１，ｐｐ．２８８−２８９，１９９８．」を参照するとよい。
【０００７】
次に、図１２に従来のパッド構造に対して集中定数で表したモデル回路を示す。図において、Ｃｐはパッドを形成するメタルとシリコン基板との間に生じる寄生容量を表し、ＲｓｕｂとＣｓｕｂはそれぞれシリコン基板の抵抗成分と寄生容量を表す。このモデル回路において、抵抗成分Ｒｓｕｂが信号損失の要因であり、高周波信号がこのパッドに印可された場合、その寄生抵抗によって信号が損失する。
【０００８】
【発明が解決しようとする課題】
従来の半導体集積回路装置は、以上のように構成されているので、パッドや配線などの金属層の直下はフローティングの活性領域があるか、全くないかのいずれかの場合が大半であり、等価回路でいうと、金属層による寄生抵抗成分Ｒｓｕｂが存在するため、高周波における信号の損失が大きいといった課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、パッド、メタルで形成した信号ライン、スパイラルインダクタにおける信号損失が高周波において低減し、かつ、微細半導体プロセスにおけるＣＭＰ平坦性を向上する半導体集積回路装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、主面上に形成するシリサイド化された活性領域と素子分離による非活性領域とを含む半導体基板と、この上に形成された層間絶縁膜上に所定のパターンで形成した導体のパッドとを備え、パッドの直下で、上記半導体基板と上記絶縁膜の間には、活性領域と非活性領域との面積比が所定の割合で与えられ、かつ、活性領域がグランドに接地されたシールド／平坦化部を配置し、素子分離の間に活性領域と非活性領域とを設けたものである。
【００１１】
この発明に係る半導体集積回路装置は、シールド／平坦化部の活性領域が、メッシュ状のレイアウトを有するものである。
【００１５】
この発明に係る半導体集積回路装置は、所定の割合は、活性領域がパッド直下の領域の１５％〜８５％を占有するものである。
【００２４】
この発明に係る半導体集積回路装置は、０．３μｍ以下のゲート長のトランジスタを備えるものである。
【００２５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１（ａ）はこの発明の実施の形態１による半導体集積回路装置の入出力部に用いられているパッド構成を示す平面図であり、図１（ｂ）はＡ−Ａ線に沿った断面図である。図において、１００はシリコン基板、１０１はシリサイド化されメッシュ状のレイアウトをした活性領域、１０２は酸化膜からなる層間絶縁膜、１０３は金属層により矩形や多角形のパターン形状をしたパッドであり、半導体集積回路装置の入出力部に用いられ、半導体チップの内部配線と外部とを接続する電極部をさす。なお、パッド１０３のパターン形状は多角形に限らず円形や楕円といった形状でも構わない。１０４はＳＴＩ（Ｓｈａｌｌｏｗ  ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）と略称される酸化膜からなる素子分離であり、１０４ａが後述のシールド／平坦化部においてメッシュ状のレイアウト配置で与えられる非活性領域をなすものである。また、１１ａは活性領域１０１と非活性領域１０４ａからなるシールド／平坦化部である。なお、シリサイドに用いる高融点金属としては、Ｔｉ，Ｍｏ，Ｐｔ，Ｎｉなどが挙げられる。
【００２６】
図２は、図１（ｂ）の部分拡大図であるが、素子分離１０４間にシリサイド化した活性領域１０１が形成されているのが分かる。このように、パッド１０３の直下でシリコン基板１００と層間絶縁膜１０２の間には、メッシュ状のレイアウトをした活性領域１０１は、その格子点にあたる非活性領域１０４ａとの面積比がＣＭＰによる平坦性を高める（ダミー活性領域の効果）ために適正な割合で配置され、しかもシリサイド化された活性領域１０１がグランドに接地されシールドの役割を果たすことから、シールド／平坦化部１１ａを構成する。
【００２７】
ここで、活性領域１０１と非活性領域１０４ａとの比率の最適化は、アプリケーションに依存し、▲１▼より高周波で使用するためには、活性領域の面積は小さい方がよいことと、▲２▼ＣＭＰ平坦性を高めるためには、活性領域１０１の面積がパッド１０３の直下の領域において、１５％〜８５％の範囲にあることとのトレードオフが関係する。なお、１５％〜８５％の範囲に定めたのは、その範囲内にあれば、パッド１０３の周辺に最小ゲート寸法が０．３μｍ以下のゲート長をもつトランジスタが形成されてもＣＭＰ平坦性が高く保持でき、ダミー活性領域としての効果を発揮するので周辺トランジスタのサイズなどのばらつきを許容範囲に収めることができ、これにより、パッド１０３の周辺に位置するトランジスタの仕上がりの均一性を向上できるからである。
【００２８】
ここで、ＣＭＰ処理について簡単に説明しておくと、上記のＳＴＩに基づく素子分離１０４を行う場合の絶縁膜ＣＭＰを考えるときに、実際のＬＳＩでは、パターンの疎密の程度がチップ内で異なり、ＣＭＰ研磨特性もこうした疎密の影響を受けてしまう。すなわち、孤立したパターンでは研磨レートが速く、密なパターンでは研磨レートが遅い。これらを調整するため、疎密差をなくすべく最適なダミーパターンの配置が必要となる。この役割を果たすものが本発明のシールド／平坦化部１１ａにおけるダミー活性領域としての活性領域１０１である。
【００２９】
次に動作について説明する。
シリサイド化されメッシュ状のレイアウトをした活性領域１０１が、素子分離１０４の非活性領域１０４ａとともにシールド／平坦化部１１ａとして与えられ、この上に形成される層間絶縁膜１０２上にパッド１０３が形成され、活性領域１０１がグランドに接地された装置構成では、層間絶縁膜１０２による寄生容量Ｃｐが形成され、この寄生容量Ｃｐと直列にシリコン基板の抵抗成分Ｒｓｕｂが生ずる。しかしながら、グランドに接地されているシリサイド化された活性領域１０１がシールドの役割を果たしてくれるので、基板抵抗成分Ｒｓｕｂが極小化し（Ｒｓｕｂ→０、ゼロとほぼ等しい）極めて見えにくくなる。したがって、高周波信号がパッド１０３に印可された場合でも、シリサイド化された活性領域１０１がグランドシールドしてくれるので、信号損失は低減される。
【００３０】
なお、シリサイド化された活性領域１０１の抵抗成分は自身のシート抵抗（１０Ω／□以下）が小さいことから無視できる。しかも、活性領域１０１のメッシュ状レイアウトにより、シールド／平坦化部１１ａにおける活性領域１０１と非活性領域１０４ａとの面積比がＣＭＰプロセスによる平坦性を高める適切な比率に設定することにより、パッド１０３周りの回路、特にトランジスタへの影響を軽減することができる。
【００３１】
ここで、活性領域１０１のレイアウトはメッシュ状であることが必須ではなく、重要なことは、「活性領域１０１と非活性領域１０４ａとの面積比を適正な割合にする」ことである。つまり、例えば、図３はこの実施の形態１の他のパッド構成を示すものであるが、レイアウトがストライプ状を有することも可能であり問題はなく、その他のレイアウトでも「活性領域１０１と非活性領域１０４ｂとの面積比を適正な割合」、すなわち、活性領域１０１の面積がパッド１０３直下の領域面積の１５％〜８５％の範囲にあれば、同様の効果を得ることができる。
【００３２】
次に、この実施の形態１の変形例によるパッド構成を図４（ａ），（ｂ）に示す。図４（ａ）は平面図であり、図４（ｂ）はＢ−Ｂ線に沿った断面図である。図において、１１ｃはシールド／平坦化部、１０４ｃは矩形またはストライプ状のパターンをした素子分離１０４からなる非活性領域であり、パッド１０３の各辺に沿って複数本が平行に配置され、パッド中央から各辺に向けて放射状にパターンの大小が定められるというレイアウト上の特徴がある。ここで、パッド１０３の各辺のいずれかは、内部回路とつながる配線が接続されるものとする。図４（ａ）では、ストライプ状のパターン１０４ｃがパッド１０３の中央から各辺に向かうにしたがい大きくなりホーン形状をしている。
【００３３】
この変形例によるパッド構成によれば、上記と同様にパッドに高周波信号が印可された際の信号損失の低減と、周辺トランジスタへの影響緩和の効果が得られるが、加えて、非活性領域１０４ｃの複数本の矩形パターンがパッド中央より外側に向かって放射状に配列されたレイアウトを採用しており、信号の入出力時の信号の流れ（実際には、図示の矢印の４方向の全ての方向に用いられるのではなく、１方向のみにしか信号の流れは生じない。）に対し垂直にシールド／平坦化部１１ｃを配置することから、信号損失の原因となる鏡像電流の発生を低減することができるメリットがある。この場合、各辺に向かいストライプ状のパターンが大きくなる素子分離１０４ｃのレイアウトを示したが、単に平行に並べるだけでも鏡像電流の発生を抑制する効果は得られる。
【００３４】
次に、図５は、グランドに接地したメッシュ状の活性領域１０１をパッド１０３のメタルの直下に配置した場合の実測した１００ＭＨｚから１０ＧＨｚまでＳパラメータでの値で示したスミスチャートである。このスミスチャートにおけるスミスプロットは反射係数を求めるのと等価で、インピーダンス（Ｚ）平面の右半分が半径１の円に収まるようになっている（Ｚは正規化インピーダンス＝インピーダンス／５０Ω）。これによれば、Ｓパラメータの値がスミスチャートの外枠に太線部のようにへばりついて表されており、複素数の虚数成分のみ、すなわち実数部をもたない状態になっていることを示している。すなわち、ほぼ容量成分Ｃｐしか見えない良好な特性を示していることが分かる。このような純容量のパッド１０３は５０Ω等にインピーダンス整合をとる高周波信号用出力部に有効である。
【００３５】
ここで、Ｓパラメータについて簡単に説明しておくと、一般の電気回路や電子回路では、回路の特性を表すのに、Ｚパラメータ、Ｙパラメータ、ｈパラメータなどが使用されるが、これらのパラメータは、低周波での電圧・電流での回路特性の測定・評価を前提としており、高周波では電圧や電流を測定することは不可能である。そこで、高周波領域でも安定して正確に測定可能な電力に着目して、回路に入っていく電力（入力波ａｎ）と、でていく電力（出力波ｂｎ）を関係づけて回路網をブラックボックスとして取扱うようにし、回路の各端子対（ポート）から出入りする電力に関係する波の大きさと位相によって回路の特性を規定したものがＳマトリクス（散乱行列）であり、このＳマトリクスの各要素をＳパラメータと呼ぶ。ａｎ，ｂｎは複素量で大きさと位相を持っている。例えば、Ｓマトリクスは各ポートの特性インピーダンスＺ０を使って規定されるので、Ｚ０が変更されればＳパラメータの値も変わる。
【００３６】
さらに、この実施の形態１のように、活性領域１０１でシールドすることは、パッド１０３を形成するメタルよりも下層のメタルなどでシールドする場合に比べると、容量を形成する層間絶縁膜１０２の厚さが厚くなるため、この層間絶縁膜１０２で生じるパッド１０３の寄生容量Ｃｐを低減する。また、活性領域１０１の面積を少なくすれば、より一層寄生容量Ｃｐが低減することが可能である。
【００３７】
図６に、シールドされたパッド１０３を集中定数回路によってモデル化したモデル回路を示す。従来の図１２とは異なり、シリコン基板１００の基板寄生素子Ｃｓｕｂが生じない。本モデルの寄生容量Ｃｐに関して、１００ＭＨｚから１０ＧＨｚまで実測したＳパラメータによってパラメータ抽出した結果を、全面下層メタルによるシールドパッドとメッシュ状の活性領域によるシールドパッドとで比較したものを図７の表に示す。これによれば、メッシュ状の活性領域によるシールドパッドは０．０７ｐＦであり、全面下層メタルによるシールドパッドが０．１８ｐＦであるのに比べ基板寄生容量Ｃｓｕｂが半分以下の容量となっているのが分かる。一般に、この寄生容量Ｃｓｕｂは小さい方が高周波でもインピーダンスが高いため、高速で動作する回路に用いることに適するというメリットがある。
【００３８】
以上のように、この実施の形態１によれば、シールド／平坦化部１１ａ〜１１ｃに含まれるシリサイド化された活性領域１０１がグランドに接地することで基板抵抗成分Ｒｓｕｂを極小化することができるので、高周波信号の損失を低減する効果が得られる。しかも、活性領域１０１をメッシュ状のレイアウトにしたり、非活性領域をストライプ状のレイアウトにしたりすることで、活性領域１０１と非活性領域１０４ａ〜１０４ｃとの面積比率をＣＭＰによる平坦性との関係で最適化することができるので、当該パッド１０３に隣接するトランジスタのサイズなどのばらつきを抑制することができ、パッド周辺のトランジスタの仕上がりの均一性を向上できる効果が得られる。
【００３９】
さらに、矩形パターンをした素子分離１０４ｃは、矩形をしたパッド１０３の各辺に沿って複数本が平行、かつ、パッド中央から各辺に向けて放射状にレイアウトされているので、パッド１０３を介した内部回路と外部との信号の入出力時において、鏡像電流の発生を抑制することができ、これにより、高周波信号の信号損失を低減できる効果が得られる。
【００４０】
実施の形態２．
図８（ａ）はこの発明の実施の形態２による半導体集積回路装置における配線層の構成を示す平面図であり、図８（ｂ）はＣ−Ｃ線に沿った断面図である。図において、１００はシリコン基板、１０１はシリサイド化されストライプ状のレイアウトをした活性領域、１０２は酸化膜からなる層間絶縁膜、２０３は金属層により信号ラインをなす配線層、１０４はＳＴＩとよばれる素子分離、１０４ｄはこれがストライプ状のレイアウトで配置され、非活性領域をなすものである。また、１１ｄは上記と同様に活性領域１０１と非活性領域からなるシールド／平坦化部である。
【００４１】
この実施の形態２は、本発明を信号ラインの配線層２０３に応用した事例であり、装置構成は、活性領域１０１をストライプ状にして、シールド／平坦化部１１ｄにおける活性領域１０１の非活性領域１０４に対する面積比率を下げ、ＣＭＰによる平坦性を高める構造となっている。動作については、上記実施の形態１と同様なので説明を省略する。
【００４２】
以上のように、この実施の形態２によれば、上記実施の形態１と同様に、シリコン基板１００の寄生抵抗成分Ｒｓｕｂの影響を軽減し、高周波信号損失を低減できる効果が得られ、特に、５０Ω等にインピーダンス整合をとる高周波信号用の入出力部に有効である。
【００４３】
実施の形態３．
図９（ａ）はこの発明の実施の形態３による半導体集積回路装置におけるスパイラルインダクタの構成を示す平面図であり、図９（ｂ）はＤ−Ｄ線に沿った断面図である。図において、１０４ｅは素子分離１０４による非活性領域、３０３はスパイラルインダクタをなすメタルで形成した配線層、１１ｅはシールド／平坦化部であり、他の構成要素は上記と同様であるからその説明は省略する。
【００４４】
この実施の形態３は、本発明をアルミ配線等のメタルで形成したスパイラルインダクタに応用した事例であり、装置構成には、スパイラルインダクタをなす配線層３０３の直下でシリコン基板１００と層間絶縁膜１０２の間にパターンシールドと呼ばれる所定のパターン形状をした（シリサイド化している）活性領域１０１を配置し、その活性領域１０１をグランドに接地してシールドする点に特徴がある。
【００４５】
次に動作について説明する。
スパイラルインダクタをシールドする場合、一般に、全面シールドするのではインダクタのＱ値を劣化させるため、パターンドシールドを用いているが、さらに、本発明ではシリサイド化された活性領域１０１を用いてグランドシールドするので、下層メタルでシールドする場合に比べ寄生容量Ｃｐを低減することが可能となる。これは、スパイラルインダクタのＱ値が、複素表現（虚数部／実数部）で表され、実数部は小さい方がよい方がＱ値が小さくよいことになるからで、どれだけ寄生成分が小さく純なインダクタに近いかを示す指標ともいえるからである。なお、Ｑ値の向上は寄生実数成分が小さいことでもあり、高周波信号損失の低減と等価な意味である。
【００４６】
また、上記と同様に、シールド／平坦化部１１ｅにおける活性領域１０１と非活性領域１０４ｅとの面積比を適正な割合（例えば、活性領域１０１の面積がスパイラルインダクタをなす配線層３０３の直下の領域の１５％〜８５％の範囲）に設定することにより、スパイラルインダクタ付近のＣＭＰによる平坦性を高められ、これに隣接するトランジスタの仕上がりの均一性が向上する。
【００４７】
以上のように、この実施の形態３によれば、アルミ配線で形成されたスパイラルインダクタをグランドシールドする場合に、シリサイド化された活性領域１０１を用い、シールド／平坦化部１１ｅにおける活性領域１０１と非活性領域１０４ｅとの面積比をＣＭＰによる平坦性を考慮して決定することにより、スパイラルインダクタ近くの周辺トランジスタなどの能動素子の影響を軽減できる効果が得られる。
【００４８】
【発明の効果】
以上のように、この発明によれば、パッドの直下で、上記半導体基板と上記絶縁膜の間に配置されたたシールド／平坦化部が活性領域と非活性領域との面積比が所定の割合で与えられ、かつ、当該活性領域をグランドに接地するとともに、素子分離の間に活性領域と非活性領域とを設けるように構成したので、面積比の適正化によりＣＭＰによる平坦性を向上し、しかも活性領域のグランドシールドにより基板の寄生抵抗成分Ｒｓｕｂを極小化することができる。したがって、パッドの周辺にあるトランジスタの仕上がりの均一性を向上し、高周波信号がパッドに印可されても信号損失を減少できる効果がある。
【００４９】
この発明によれば、シールド／平坦化部の活性領域が、メッシュ状のレイアウトを有するように構成したので、当該活性領域と非活性領域との面積比を要求されるＣＭＰの平坦性に合わせて設定できる効果がある。
【００５３】
この発明によれば、所定の割合は、活性領域がパッド直下の領域の１５％〜８５％を占有するように構成したので、この範囲にあれば、微細半導体プロセスに要求されるＣＭＰ平坦性を確保できる効果がある。
【００６２】
この発明によれば、０．３μｍ以下のゲート長のトランジスタを備えるように構成したので、微細半導体プロセスにおけるＣＭＰ平坦性を向上した半導体集積回路装置を提供する効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体集積回路装置におけるパッド構成を示し、（ａ）がその平面図、（ｂ）がＡ−Ａ線に沿った断面図である。
【図２】  図１（ｂ）の部分拡大図である。
【図３】  この発明の実施の形態１の他のパッド構成を示す平面図である。
【図４】  この発明の実施の形態１のパッドの変形例の構成を示し、（ａ）がその平面図、（ｂ）がＢ−Ｂ線に沿った断面図である。
【図５】  この発明の実施の形態１を説明するためのパッドのＳパラメータの実測結果を示すスミスチャートである。
【図６】  この発明の実施の形態１を説明するためのパッドのモデルの等価回路図である。
【図７】  この発明の実施の形態１を説明するためのパッドのモデルの等価回路のパラメータ抽出結果を示す表である。
【図８】  この発明の実施の形態２による半導体集積回路装置における信号ラインの構成を示し、（ａ）がその平面図、（ｂ）がＣ−Ｃ線に沿った断面図である。
【図９】  この発明の実施の形態３による半導体集積回路装置におけるスパイラルインダクタの構成を示し、（ａ）がその平面図、（ｂ）がＤ−Ｄ線に沿った断面図である。
【図１０】  従来の半導体集積回路装置におけるパッド構成を示し、（ａ）がその平面図、（ｂ）がＥ−Ｅ線に沿った断面図である。
【図１１】  従来の半導体集積回路装置における他のパッド構成を示す平面図である。
【図１２】  従来の半導体集積回路装置を説明するためのパッドのモデルの等価回路図である。
【符号の説明】
１１ａ〜１１ｅ  シールド／平坦化部、１００  シリコン基板、１０１，１０６  活性領域、１０２  層間絶縁膜、１０３  パッド、１０４  素子分離、１０４ａ〜１０４ｅ  非活性領域、２０３，３０３  配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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