(57)【特許請求の範囲】
【請求項１】
基体の表面側に形成した凹部と、
前記凹部の側壁の一部でかつ少なくとも前記凹部の底部側の側周方向に形成した食い込み部とからなり、
前記食い込み部は、前記凹部の側壁に、複数段に形成されている
結晶成長のシード。
【請求項２】
基板上に該基板よりもエッチングレートが速い第１の膜を形成する工程と、
前記第１の膜上に前記第１の膜よりもエッチングレートが遅い第２の膜を形成する工程と、
前記最上層の第２の膜から前記最下層の第１の膜を貫通する凹部を形成するとともに前記凹部の側周方向に前記第１の膜を選択的にエッチングして食い込み部を形成する工程とを備え、
前記第１の膜を形成する工程と前記第２の膜を形成する工程とを複数回繰り返し行った後、
前記最上層の第２の膜から前記最下層の第１の膜を貫通する凹部を形成するとともに前記凹部の側周方向に前記各第１の膜を選択的にエッチングして食い込み部を形成する工程を行って、前記凹部の側壁に複数の食い込み部を形成する
結晶成長のシードの形成方法。
【請求項３】
基体の表面側に形成した凹部と、前記凹部の側壁の一部でかつ少なくとも前記凹部の底部側の側周方向に形成した食い込み部とからなる結晶成長のシードよりシリコン結晶を成長させてなるもので、
前記食い込み部は前記凹部の側壁に複数段に形成されている
シリコン層。
【請求項４】
基板上に該基板よりもエッチングレートが速い第１の膜を形成する工程と、
前記第１の膜上に前記第１の膜よりもエッチングレートが遅い第２の膜を形成する工程とを複数回繰り返し行った後、
前記最上層の第２の膜から前記最下層の第１の膜を貫通する凹部を形成するとともに、前記凹部の側周方向に前記第１の膜を選択的にエッチングして食い込み部を形成する工程を行って、前記凹部の側壁に複数段の食い込み部を形成することにより結晶成長のシードを形成する工程と、
前記結晶成長のシードよりシリコン結晶を成長させてシリコン層を形成する工程と
を備えたシリコン層の形成方法。
【請求項５】
基体の表面側に形成した凹部と、前記凹部の側壁の一部でかつ少なくとも前記凹部の底部側の側周方向に形成した食い込み部とからなり、
前記食い込み部は前記凹部の側壁に複数段に形成されている結晶成長のシードを起点に結晶成長させてなるシリコン層の少なくとも一部を用いて構成される
半導体装置。
【請求項６】
前記半導体装置は絶縁ゲート型電界効果トランジスタであり、
前記絶縁ゲート型電界効果トランジスタのチャネル、ソースおよびドレインは前記シリコン層に形成されている
請求項５記載の半導体装置。
【請求項７】
基板上に該基板よりもエッチングレートが速い第１の膜を形成する工程と、
前記第１の膜上に前記第１の膜よりもエッチングレートが遅い第２の膜を形成する工程とを複数回繰り返し行った後、
前記最上層の第２の膜から前記最下層の第１の膜を貫通する凹部を形成するとともに、前記凹部の側周方向に前記第１の膜を選択的にエッチングして食い込み部を形成する工程を行って、前記凹部の側壁に複数段の食い込み部を形成してなる結晶成長のシードを形成する工程と、
前記結晶成長のシードよりシリコン結晶を成長させてシリコン層を形成する工程と、
前記シリコン層に半導体装置の少なくとも一部を形成する工程と
を備えた半導体装置の製造方法。
【請求項８】
前記半導体装置は絶縁ゲート型電界効果トランジスタであって、
前記シリコン層に不純物を選択的にドーピングすることにより前記絶縁ゲート型電界効果トランジスタのチャネル領域、ソース領域およびドレイン領域を形成する
請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、結晶成長のシードとその形成方法、シリコン層とその形成方法、および半導体装置とその製造方法に関し、詳しくは、単結晶シリコン薄膜をエピタキシャル成長により形成する際に用いる結晶成長のシードとその形成方法、そのシードを用いて形成されたシリコン層とその形成方法、およびそのシリコン層を用いて製造された半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
基板上に形成された単結晶シリコン層を用いたＭＯＳＦＥＴ（Metal-oxide-semiconductor field effect transistor の略）である薄膜トランジスタ（以下ＴＦＴという、ＴＦＴはThin  Film  Transistorの略）は、ポリシリコン層を用いたものと比べて数倍も大きい電子移動度を有し、高速動作に適していることが、例えば "First MOS transistors on Insulator by Silicon Satulated Liquid Solution Epitaxy."IEEE ELECTRON DEVICE LETTERS,13 [5] (May 1992) R.P.Zingg et al.,p.294-296、特公平４−５７０９８号公報、応用物理”薄膜トランジスタ”, 65 [8] (1996) 松村正清,p.842-848等に開示されている。
【０００３】
上記半導体素子が形成される単結晶シリコン層を基板上に形成する技術としては、種々の技術が知られている。その一例として、石英基板の上にステップ（段差）を形成し、この上にポリシリコン層を形成した後、このポリシリコン層をレーザ光またはストリップヒータで１４００℃以上に加熱することにより、加熱されたポリシリコン層が石英基板上に形成された段差を核にしてエピタキシャル成長層を形成するという技術が、”グラフォエピタキシー”電子通信学会誌，66 [5] (May 1983) 古川静二郎，p.486-489 〔以下文献１とする〕、"Crystallographic orientatin of silicon on an amorphous substrate using an artificial surface-relief grating and laser crystallization."Appl. Phys. Letter, 35  [1] (July. 1979) Geis,M.W.,et al.,p.71-74 、"Silicon graphoepitaxy" Jpn.J.Appl.Phys.,Suppl.20-1 (1981) Geis,M.W.,et al.,p.39-42 等に開示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、グラフォエピタキシー技術の成否は、基板に形成したエピタキシャル成長のシードとなるステップ（段差）底部の角部の形状に大きく依存している。上記文献１では、その角部の曲率は５ｎｍ以下が好ましいとされている。上記シードの形成方法は、基板上にエッチングマスクを形成し、そのエッチングマスクを用いて基板をエッチングして段差を形成するか、基板上に単層の薄膜を形成し、その薄膜をエッチングにより加工して段差を形成していた。このような方法では、曲率の小さい角部を形成することは難しい。特に、角部の形状は基板（ウエハ）面内でばらつきが生じ易いため、基板面内で均一にエピタキシャル成長させることは難しい。すなわち、基板面内で結晶性の不均一なシリコン層が形成されることになり、またそのようなシリコン層に半導体装置を形成した場合には、基板（ウエハ）面内で半導体装置の特性にばらつきを生じる。
【０００５】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた結晶成長のシードとその形成方法、シリコン層とその形成方法および半導体装置とその製造方法である。
【０００６】
すなわち、結晶成長のシードは、基体の表面側に形成した凹部と、その凹部の側壁の一部でかつ少なくとも凹部の底部側の側周方向に形成した食い込み部とからなり、前記食い込み部は、前記凹部の側壁に、複数段に形成されているものである。
【０００７】
上記結晶成長のシードでは、基体の表面側に形成した凹部の側壁の一部でかつ少なくともその凹部の底部側の側周方向に形成した食い込み部から結晶成長が開始される。そのため、基体（例えばウエハ）面内に複数の結晶成長のシードを形成して、液相エピタキシャル成長法、気相エピタキシャル成長法、多結晶シリコン薄膜を形成した後に結晶化熱処理を行う方法、もしくは非晶質シリコン薄膜を形成した後に結晶化熱処理を行う方法により単結晶シリコンを成長させた場合、各結晶成長のシードに食い込み部が形成されていれば、各食い込み部より結晶成長が確実に開始されるので、基体面内においては結晶成長が均一に開始されて単結晶シリコン層が形成される。一方、単に基体の深さ方向のエッチングにより段差を形成して得た従来の結晶成長のシードでは、例えばローディング効果等によりウエハ面内において段差角部の形状にばらつきを生じ易くなる。そのため、結晶の成長方向にばらつきを生じていた。しかしながら、本発明の結晶成長のシードは、所定の食い込み部が形成されていれば所定の方向に結晶成長を生じるので、基体面内で均一な結晶成長が可能となる。なお、本明細書では、単結晶とは亜粒界や転位を含むものも含めて単結晶という。
【０００８】
結晶成長のシードの形成方法は、基板上にこの基板よりもエッチングレートが速い第１の膜を形成する工程と、第１の膜上にその第１の膜よりもエッチングレートが遅い第２の膜を形成する工程と、最上層の第２の膜から最下層の第１の膜を貫通する凹部を形成するとともにその凹部の側周方向に第１の膜を選択的にエッチングして食い込み部を形成する工程とを備え、前記第１の膜を形成する工程と前記第２の膜を形成する工程とを複数回繰り返し行った後、前記最上層の第２の膜から前記最下層の第１の膜を貫通する凹部を形成するとともに前記凹部の側周方向に前記各第１の膜を選択的にエッチングして食い込み部を形成する工程を行って、前記凹部の側壁に複数の食い込み部を形成する。
【０００９】
上記結晶成長のシードの形成方法では、基体および第２の膜とのエッチングレートの差を利用して、最上層の第２の膜から最下層の第１の膜を貫通する凹部の側周方向に第１の膜を選択的にエッチングし、食い込み部を形成することから、食い込み部は確実に形成される。しかも、食い込み部の高さは第１の膜の膜厚により決定され、食い込み量はエッチング量により決定される。そのため、食い込み部を所定の形状に形成し易い。一方、基体を深さ方向にエッチングして段差を形成する従来の形成方法では、エッチング条件等により、ウエハ面内で、段差角部の形状にばらつきを生じ易い。そのため、結晶の成長方向にもばらつきを生じ易くなっていた。しかしながら、本発明の結晶成長のシードの形成方法では、上記説明したように食い込み部を所定の形状に形成し易いので、これらの問題が解決される。
【００１０】
シリコン層は、基体の表面側に形成した凹部とこの凹部の側壁の一部でかつ少なくとも凹部の底部側の側周方向に形成した食い込み部とからなる結晶成長のシードよりシリコン結晶を成長させてなるもので、前記食い込み部は前記凹部の側壁に複数段に形成されている。
【００１１】
上記シリコン層は、凹部とその側壁の一部でかつ少なくとも凹部の底部側の側周方向に形成した食い込み部とからなる結晶成長のシードよりシリコン結晶を成長させたものからなることから、食い込み部より所定の方向に結晶成長がなされたものとなっている。したがって、基体面内に複数の上記結晶成長のシードを形成しても、各結晶成長のシードから結晶成長により形成される各シリコン層は均一に所定の方向に結晶成長がなされたものとなる。
【００１２】
シリコン層の形成方法は、基板上に該基板よりもエッチングレートが速い第１の膜を形成する工程と、前記第１の膜上に前記第１の膜よりもエッチングレートが遅い第２の膜を形成する工程とを複数回繰り返し行った後、前記最上層の第２の膜から前記最下層の第１の膜を貫通する凹部を形成するとともに、この凹部の側周方向に前記第１の膜を選択的にエッチングして食い込み部を形成する工程を行って、前記凹部の側壁に複数段の食い込み部を形成することにより結晶成長のシードを形成する工程と、結晶成長のシードより結晶成長させてシリコン層を形成する工程とを備えている。
【００１３】
上記シリコン層の形成方法では、基体に形成した凹部と食い込み部とからなる結晶成長のシードよりシリコン結晶が成長を開始してシリコン層が形成されることから、結晶の成長方向のばらつきが生じ難くなる。そのため、例えば、基体（例えばウエハ）面内に複数の結晶成長のシードを形成して、液相エピタキシャル成長法、気相エピタキシャル成長法、多結晶シリコン薄膜を形成した後に結晶化熱処理を行う方法、もしくは非晶質シリコン薄膜を形成した後に結晶化熱処理を行う方法により単結晶シリコンを成長させた場合、各結晶成長のシードの食い込み部より結晶成長が均一に開始されて、単結晶シリコンのシリコン層が形成される。このように食い込み部より確実に結晶成長が始まるので、基体（ウエハ）面内においても、シリコン結晶が均一に成長してシリコン層が形成される。
【００１４】
半導体装置は、基体の表面側に形成した凹部とこの凹部の側壁の一部でかつ少なくとも凹部の底部側の側周方向に形成した食い込み部とよりなり、前記食い込み部は前記凹部の側壁に複数段に形成されている結晶成長のシードを起点に結晶成長させてなるシリコン層の少なくとも一部を用いて構成されるものである。
【００１５】
上記半導体装置では、シリコン層が、結晶成長のシードの食い込み部からシリコン結晶を成長させたものからなることから、食い込み部より所定の方向に結晶成長がなされたものとなる。したがって、基体面内に複数の上記結晶成長のシードを形成しても、各結晶成長のシードの食い込み部から結晶成長により形成される各シリコン層は均一に所定の方向に結晶成長がなされたものとなる。そのため、これら各シリコン層を用いて形成される半導体装置は、同等の特性を有するものとなる。
【００１６】
半導体装置の製造方法は、基板上に該基板よりもエッチングレートが速い第１の膜を形成する工程と、前記第１の膜上に前記第１の膜よりもエッチングレートが遅い第２の膜を形成する工程とを複数回繰り返し行った後、前記最上層の第２の膜から前記最下層の第１の膜を貫通する凹部を形成するとともに、この凹部側周方向に前記第１の膜を選択的にエッチングして食い込み部を形成する工程を行って、前記凹部の側壁に複数段の食い込み部を形成してなる結晶成長のシードを形成する工程と、結晶成長のシードよりシリコン結晶を成長させてシリコン層を形成する工程と、そのシリコン層に半導体装置の少なくとも一部を形成する工程とを備えている。
【００１７】
上記半導体装置の製造方法では、基体に形成した凹部と食い込み部とからなる結晶成長のシードよりシリコン結晶が成長を開始してシリコン層が形成される。このことから、例えば、基体（例えばウエハ）面内に複数の結晶成長のシードを形成した後、液相エピタキシャル成長法、気相エピタキシャル成長法、多結晶シリコン薄膜を形成した後に結晶化熱処理を行う方法、もしくは非晶質シリコン薄膜を形成した後に結晶化熱処理を行う方法により、各結晶成長のシードを起点にして単結晶シリコンを成長させた場合、各結晶成長のシードの食い込み部より結晶は所定の方向に均一に成長を開始して、単結晶シリコンからなるシリコン層を形成する。その際、食い込み部より結晶が成長するため、結晶の成長方向のばらつきが生じ難くなる。すなわち、各結晶成長のシードに生成されるシリコン層は均一に形成される。そして、このようなシリコン層に半導体装置の少なくとも一部を形成することから、半導体装置は均一な特性を有するものとなる。
【００１８】
【発明の実施の形態】
本発明の結晶成長のシードに係わる第１の実施の形態を、図１の概略構成破断面図によって説明する。
【００１９】
図１に示すように、基体１１は、基板１２と、その基板１２上に形成された窒化シリコン膜からなる第１の膜１３と、その第１の膜１３上に形成された酸化シリコン膜からなる第２の膜１４とから構成されている。上記基板１２は、例えばガラス基板で形成されている。上記第１の膜１３は、０．５ｎｍ〜５０ｎｍの範囲における所定の厚さに形成され、好ましくは１ｎｍ〜１０ｎｍの範囲における所定の厚さに形成されている。また上記第２の膜１４は、５ｎｍ〜１．００μｍの範囲における所定の厚さに形成されている。
【００２０】
上記基体１１の表面側には結晶成長のシード２１が形成されている。この結晶成長のシード２１は、上記第２の膜１４から上記第１の膜１３に連続して貫通する凹部２２と、その凹部２２の側壁の一部、すなわち、その底部側の側周方向に形成されている食い込み部２３とから構成されている。この食い込み部２３は、例えば第１の膜１３のみに形成されていて、その食い込み量ｗは、例えば０．１ｎｍ〜２０ｎｍの範囲における所定の量に形成され、好ましくは、例えば０．２ｎｍ〜５．０ｎｍの範囲における所定の量に形成されている。上記食い込み部２３の角部は、出来うるかぎり直角に形成されていることが好ましいが、曲率を有する状態に形成されていても結晶成長させることは可能である。また、上記凹部２２は穴もしくは溝であって、例えば１辺が１μｍ〜１０μｍ程度の穴、径が１μｍ〜１０μｍ程度の穴、もしくは幅が１μｍ〜１５μｍ程度の溝に形成されている。
【００２１】
なお、本発明における結晶成長のシードとは、いわゆる形状的なシードであって、すなわち、ある形状を起点としてその形状に対応した結晶方位に結晶成長を起こさせるものをいう。
【００２２】
上記結晶成長のシード２１では、基体１１の表面側に形成した凹部２２の側壁の一部でかつ少なくともその凹部２２の底部側の側周方向に形成した食い込み部２３から結晶成長が開始される。そのため、例えば、基体（例えばウエハ）１１面内に複数の結晶成長のシード２１を形成して、液相エピタキシャル成長法、気相エピタキシャル成長法、多結晶シリコン薄膜を形成した後に結晶化熱処理を行う方法、もしくは非晶質シリコン薄膜を形成した後に結晶化熱処理を行う方法により単結晶シリコンを成長させた場合、各結晶成長のシード２１に食い込み部２３が形成されていれば、各食い込み部２３より結晶成長が開始されるので、基体１１面内において結晶成長が均一に開始されて単結晶シリコン層（図示省略）が形成される。
【００２３】
一方、単に基体の深さ方向のエッチングにより段差を形成して得た従来の結晶成長のシードでは、例えばローディング効果等によりウエハ面内において段差角部の形状にばらつきを生じ易くなる。そのため、結晶の成長方向にばらつきを生じていた。しかしながら、本発明の結晶成長のシード２１では、所定の食い込み部２３が形成されていれば所定の方向に結晶成長を生じるので、基体１１面内で均一な結晶成長が可能となる。
【００２４】
また、上記食い込み部を複数段に設けた構成とすることも可能である。その例を結晶成長のシードに係わる第２の実施の形態として、図２の概略構成破断面図によって説明する。図２では、前記図１によって説明した構成部品と同様のものには同一符号を付与して示す。
【００２５】
図２に示すように、基体１１は、基板１２と、その基板１２上に積層された第１の膜１３〜第６の膜１８とから構成されている。上記基板１２は、例えばガラス基板で形成されている。上記第１の膜１３、第３の膜１５、第５の膜１７は、例えば窒化シリコン膜からなり、０．５ｎｍ〜５０ｎｍの範囲における所定の厚さに形成され、好ましくは１ｎｍ〜１０ｎｍの範囲における所定の厚さに形成されている。上記第２の膜１４、第４の膜１６、第６の膜１８は、例えば酸化シリコン膜からなり、５ｎｍ〜１．００μｍの範囲における所定の厚さに形成されている。
【００２６】
上記基体１１の表面側には結晶成長のシード２１が形成されている。この結晶成長のシード２１は、上記第６の膜１８から上記第１の膜１３に連続して貫通する凹部２２と、その凹部２２の側壁の一部でかつ側周方向となる第１の膜１３に形成されている食い込み部２３と、その凹部２２の側壁の一部でかつ側周方向となる第３の膜１５および第５の膜１７に形成されている食い込み部２４および食い込み部２５とから形成されていて、各食い込み部２３〜２５のそれぞれの食い込み量ｗは、例えば０．１ｎｍ〜２０ｎｍの範囲における所定の量に形成され、好ましくは、例えば０．２ｎｍ〜５．０ｎｍの範囲における所定の量に形成されている。各食い込み部２３〜２５のそれぞれの角部は、出来うるかぎり直角に形成されていることが好ましいが、曲率を有する状態に形成されていても結晶成長させることは可能である。また、上記凹部２２は穴もしくは溝であって、例えば１辺が１μｍ〜１０μｍ程度の穴、径が１μｍ〜１０μｍ程度の穴、もしくは幅が１μｍ〜１５μｍ程度の溝に形成される。
【００２７】
上記第１の実施の形態および上記第２の実施の形態では、窒化シリコン膜と酸化シリコン膜とを２層および６層に形成した場合を示したが、４層に形成することも、または８層以上に形成したものであってもよい。
【００２８】
上記結晶成長のシード２１では、各食い込み部２３〜２５より、第１の実施の形態で説明したのと同様に結晶成長が開始される。その際、複数の食い込み部２３〜２５が形成されていることから、結晶成長させて形成されるシリコン層（図示省略）は所望の厚さに速く形成される。
【００２９】
次に、本発明の結晶成長のシードの形成方法に係わる第１の実施の形態を、図３の製造工程図によって説明する。なお、図３は、破断面図で示し、前記図１によって説明した構成部品と同様のものには同一符号を付与している。
【００３０】
図３の（１）に示すように、基板１２上に第１の膜１３を、例えば化学的気相成長法（以下、ＣＶＤ法という、ＣＶＤはChemical Vapor Deposition の略である）により窒化シリコン膜で形成する。さらに上記第１の膜１３上にこの第１の膜１３よりもエッチングレートが遅い第２の膜１４を、例えばＣＶＤ法により酸化シリコン膜で形成する。このようにして基体１１を構成する。
【００３１】
次いで、第２の膜１４上に、例えば回転塗布法によりレジストを塗布してレジスト膜３１を形成した後、プリベーキング、露光、現像、ポストベーキングの各工程を経て、凹部を形成するための開口部３２を形成する。
【００３２】
そして、上記レジスト膜３１をエッチングマスクに用いてエッチングを行う。その結果、図３の（２）に示すように、上記第２の膜１４から上記第１の膜１３を貫通する凹部２２を形成するとともに、凹部２２の側周方向に第１の膜１３を選択的にエッチングして食い込み部２３を形成して、凹部２２と食い込み部２３とからなる結晶成長のシード２１を形成する。上記エッチングは、凹部２２を形成した後、食い込み部２３を選択的なエッチングにより形成してもよく、または凹部２２を形成すうエッチング時に、エッチングレートの違いを利用して食い込み部２３を選択的に形成してもよい。
【００３３】
上記食い込み部２３の食い込み量ｗは、例えば０．１ｎｍ〜２０ｎｍの範囲における所定の量に形成し、好ましくは、例えば０．２ｎｍ〜５．０ｎｍの範囲における所定の量に形成する。食い込み部２３のそれぞれの角部は、できうるかぎり直角に形成することが好ましいが、曲率を有する状態に形成されていても結晶成長させることは可能である。また、上記凹部２２は穴もしくは溝であって、例えば１辺が１μｍ〜１０μｍの穴、径が１μｍφ〜１０μｍの穴、もしくは幅が１μｍ〜１５μｍ程度の溝に形成する。
【００３４】
その後、上記エッチングマスクに用いたレジスト膜３１を除去する。このようにして、図３の（３）に示すように、凹部２２と食い込み部２３〜２５とから構成される結晶成長のシード２１が形成される。
【００３５】
上記結晶成長のシードの形成方法における第１の実施の形態では、基体１１および第２の膜１４とのエッチングレートの差を利用して、最上層の第２の膜１４から最下層の第１の膜１３を貫通する凹部２２の側周方向に第１の膜１３を選択的にエッチングし、食い込み部２３を形成することから、食い込み部２３は確実に形成される。しかも、食い込み部２３の高さは第１の膜１３の膜厚により決定され、食い込み量ｗはエッチング量により決定される。そのため、食い込み部２３を所定の形状に形成し易い。一方、基体を深さ方向にエッチングして段差を形成する従来の形成方法では、エッチング条件等により、ウエハ面内で、段差角部の形状にばらつきを生じ易い。そのため、結晶の成長方向にもばらつきを生じ易くなっていた。このような課題を上記結晶成長のシード２１は解決するものであある。すなわち、上記結晶成長のシードの形成方法では、基体１１の面内に複数の結晶成長のシードを形成した場合であっても、確実に食い込み部２３を形成することが可能になる。
【００３６】
また、上記食い込み部を複数段に形成することも可能である。その例を結晶成長のシードの形成方法に係わる第２の実施の形態として、図４の製造工程図によって説明する。なお、図４は、一例として、食い込み部を３段に形成する製造工程を破断面図で示し、前記図２によって説明した構成部品と同様のものには同一符号を付与している。
【００３７】
図４の（１）に示すように、基板１２上に第１の膜１３を、例えばＣＶＤ法により窒化シリコン膜で形成する。次いで上記第１の膜１３上にこの第１の膜１３よりもエッチングレートが遅い第２の膜１４を、例えばＣＶＤ法により酸化シリコン膜で形成する。さらに、上記同様にして、窒化シリコン膜からなる第３の膜１５、酸化シリコン膜からなる第４の膜１６、窒化シリコン膜からなる第５の膜１７、酸化シリコン膜からなる第６の膜１８を順次、積層形成する。このようにして基体１１を構成する。
【００３８】
次いで、上記第６の膜１８上に、例えば回転塗布法によりレジストを塗布してレジスト膜３１を形成した後、プリベーキング、露光、現像、ポストベーキングの各工程を経て、凹部を形成するための開口部３２を形成する。
【００３９】
そして、このレジスト膜３１をエッチングマスクに用いてエッチングを行う。その結果、図４の（２）に示すように、まず異方性エッチングにより、上記第６の膜１８から上記第１の膜１３を貫通する凹部２２を形成する。さらにその凹部２２の側周方向に第１の膜１３を選択的にエッチングして食い込み部２３を形成するとともに、その凹部２２の側周方向に第３の膜１５および第５の膜１７を選択的にエッチングして食い込み部２４および食い込み部２５を形成する。各食い込み部２３〜２５のそれぞれの食い込み量ｗは、例えば０．１ｎｍ〜２０ｎｍの範囲における所定の量に形成し、好ましくは、例えば０．２ｎｍ〜５．０ｎｍの範囲における所定の量に形成する。各食い込み部２３〜２５のそれぞれの角部は、出来うるかぎり直角に形成することが好ましいが、曲率を有する状態に形成されていても結晶成長させることは可能である。また、上記凹部２２は穴もしくは溝であって、例えば１辺が１μｍ□〜１０μｍ□の穴、径が１μｍ〜１０μｍの穴、もしくは幅が１μｍ〜１５μｍ程度の溝に形成する。
【００４０】
その後、上記エッチングマスク３１を除去する。このようにして、図４の（３）に示すように、凹部２２と食い込み部２３〜２５とから構成される結晶成長のシード２１が構成される。
【００４１】
結晶成長のシードに係わる第２の実施の形態では、前記図３によって説明した第１の実施の形態と同様に、食い込み部２３〜２５が形成されることから、食い込み部２３〜２５は確実に形成される。しかも、食い込み部２３〜２５の高さは第１，第３，第５の膜１３，１５，１７の各膜厚により決定され、食い込み量ｗはエッチング量により決定される。そのため、食い込み部２３〜２５を所定の形状に形成し易い。
【００４２】
次に、本発明のシリコン層に係わる実施の形態の一例を、図５の概略構成破断面図によって説明する。なお、図５では、前記図１によって説明した構成部品と同様のものには同一符号を付与している。
【００４３】
図５に示すように、基体１１は、基板１２と、その基板１２上に形成された窒化シリコン膜からなる第１の膜１３と、その第１の膜１３上に形成された酸化シリコン膜からなる第２の膜１４とから構成されている。上記基板１２は、例えばガラス基板で形成されている。上記第１の膜１３は、０．５ｎｍ〜５０ｎｍの範囲における所定の厚さに形成され、好ましくは１ｎｍ〜１０ｎｍの範囲における所定の厚さに形成されている。また上記第２の膜１４は、５ｎｍ〜１．００μｍの範囲における所定の厚さに形成されている。
【００４４】
上記基体１１の表面側には結晶成長のシード２１が形成されている。この結晶成長のシード２１は、上記第２の膜１４から上記第１の膜１３に連続して貫通する凹部２２と、その凹部２２の側壁の一部、すなわち、その底部側の側周方向に形成されている食い込み部２３とから構成されている。この食い込み部２３は、例えば第１の膜１３のみに形成されていて、その食い込み量ｗは、例えば０．１ｎｍ〜２０ｎｍの範囲における所定の量に形成され、好ましくは、例えば０．２ｎｍ〜５．０ｎｍの範囲における所定の量に形成されている。上記食い込み部２３の角部は、出来うるかぎり直角に形成されていることが好ましいが、曲率を有する状態に形成されていても結晶成長させることは可能である。また、上記凹部２２は穴もしくは溝であって、例えば１辺が１μｍ□〜１０μｍ□程度の穴、径が１μｍ〜１０μｍ程度の穴、もしくは幅が１μｍ〜１５μｍ程度の溝に形成されている。
【００４５】
そして上記結晶成長のシード２１よりシリコン結晶を成長させてなるシリコン層４１が上記基体１１上に形成されている。
【００４６】
上記シリコン層４１は、凹部２２とその側壁の一部でかつ少なくとも凹部２２の底部側の側周方向に形成した食い込み部２３とからなる結晶成長のシード２１よりシリコン結晶を成長させたものからなることから、食い込み部２３より所定の方向に結晶成長がなされたものとなっている。したがって、基体１１の面内に複数の上記結晶成長のシード２１を形成しても、各結晶成長のシード２１から結晶成長により形成される各シリコン層４１は均一に所定の方向に結晶成長がなされたものとなる。
【００４７】
次に、本発明のシリコン層の形成方法に係わる実施の形態の一例を、図６の製造工程図によって説明する。なお、図６は、破断面図で示し、前記図３によって説明した構成部品と同様のものには同一符号を付与している。
【００４８】
図６の（１）に示すように、基板１２上に第１の膜１３を、例えばＣＶＤ法により窒化シリコン膜で形成する。さらに上記第１の膜１３上にこの第１の膜１３よりもエッチングレートが遅い第２の膜１４を、例えばＣＶＤ法により酸化シリコン膜で形成する。このようにして基体１１を構成する。
【００４９】
次いで、第２の膜１４上に、例えば回転塗布法によりレジストを塗布してレジスト膜３１を形成した後、プリベーキング、露光、現像、ポストベーキングの各工程を経て、凹部を形成するための開口部３２を形成する。
【００５０】
そして、上記レジスト膜３１をエッチングマスクに用いてエッチングを行う。その結果、図６の（２）に示すように、上記第２の膜１４から上記第１の膜１３を貫通する凹部２２を形成するとともに、凹部２２の側周方向に第１の膜１３を選択的にエッチングして食い込み部２３を形成して、凹部２２と食い込み部２３とからなる結晶成長のシード２１を形成する。
【００５１】
その後、上記エッチングマスクに用いたレジスト膜３１を除去する。このようにして、図６の（３）に示すように、凹部２２と食い込み部２３とから構成される結晶成長のシード２１が形成される。
【００５２】
その後、図６の（４）に示すように、液相エピタキシャル成長法、気相エピタキシャル成長法、多結晶シリコン薄膜を形成した後に結晶化熱処理を行う方法、もしくは非晶質シリコン薄膜を形成した後に結晶化熱処理を行う方法により、上記結晶成長のシード２１（食い込み部２３）よりシリコン結晶を成長させて、基体１１上にシリコン層４１を形成する。
【００５３】
上記シリコン層の形成方法では、基体１１に形成した凹部２２と食い込み部２３とからなる結晶成長のシード２１よりシリコン結晶が成長を開始してシリコン層４１が形成されることから、結晶の成長方向のばらつきが生じ難くなる。そのため、例えば、基体１１の面内に複数の結晶成長のシード２１を形成して、液相エピタキシャル成長法、気相エピタキシャル成長法、多結晶シリコン薄膜を形成した後に結晶化熱処理を行う方法、もしくは非晶質シリコン薄膜を形成した後に結晶化熱処理を行う方法により単結晶シリコンを成長させた場合、各結晶成長のシード２１の食い込み部２３より結晶成長が均一に開始されて、単結晶シリコンのシリコン層４１が形成される。このように食い込み部２３より確実に結晶成長が始まるので、基体１１の面内においても、結晶方位がほぼ一定な単結晶シリコンが成長してシリコン層４１が形成される。
【００５４】
一方、従来のグラフォエピタキシーで用いられている単なる段差を利用したものでは、エッチングにより段差を形成するため、基体面内に複数の段差を形成した場合には段差角部の形状が基体面内で均一にならず、各段差を起点として結晶成長を開始した場合には、シリコン層の結晶方位が基体面内で不均一になる。このような問題を本発明の結晶性のシードは上記説明したように解決している。
【００５５】
次に、本発明の半導体装置に係わる実施の形態の一例を、図７の概略構成破断面図によって説明する。なお、図７では、一例として、複数のｎチャネルＭＯＳトランジスタを示し、前記図５によって説明した構成部品と同様のものには同一符号を付与して示す。
【００５６】
図７に示すように、基体１１は、基板１２と、その基板１２上に形成された窒化シリコン膜からなる第１の膜１３と、その第１の膜１３上に形成された酸化シリコン膜からなる第２の膜１４とから構成されている。上記基板１２は、例えばガラス基板で形成されている。上記第１の膜１３は、０．５ｎｍ〜５０ｎｍの範囲における所定の厚さに形成され、好ましくは１ｎｍ〜１０ｎｍの範囲における所定の厚さに形成されている。また上記第２の膜１４は、５ｎｍ〜１．００μｍの範囲における所定の厚さに形成されている。
【００５７】
上記基体１１の表面側には結晶成長のシード２１（２１ａ，２１ｂ）が形成されている。結晶成長のシード２１ａは、上記第２の膜１４から上記第１の膜１３に連続して貫通する凹部２２ａと、その凹部２２ａの側壁の一部、すなわち、その底部側の側周方向に形成されている食い込み部２３ａとから構成されている。一方、結晶成長のシード２１ｂは、上記第２の膜１４から上記第１の膜１３に連続して貫通する凹部２２ｂと、その凹部２２ｂの側壁の一部、すなわち、その底部側の側周方向に形成されている食い込み部２３ｂとから構成されている。各食い込み部２３ａ，２３ｂは、例えば第１の膜１３のみに形成されていて、その食い込み量ｗは、例えば０．１ｎｍ〜２０ｎｍの範囲における所定の量に形成され、好ましくは、例えば０．２ｎｍ〜５．０ｎｍの範囲における所定の量に形成されている。上記各食い込み部２３ａ，２３ｂの角部は、出来うるかぎり直角に形成されていることが好ましいが、曲率を有する状態に形成されていても結晶成長させることは可能である。また、上記各凹部２２ａ，２２ｂは穴もしくは溝であって、例えば１辺が１μｍ〜１０μｍ程度の穴、径が１μｍ〜１０μｍ程度の穴、もしくは幅が１μｍ〜１５μｍ程度の溝に形成されている。
【００５８】
さらに上記各結晶成長のシード２１（２１ａ，２１ｂ）よりシリコン結晶を成長させてなるシリコン層４１（４１ａ，４１ｂ）が上記基体１１上に形成されている。
【００５９】
上記各シリコン層４１を被覆する状態で上記基体１１上にはゲート絶縁膜５１が形成されている。このゲート絶縁膜５１は、例えば２００ｎｍの厚さの酸化シリコン膜と例えば５０ｎｍの厚さの窒化シリコン膜とを順に形成したものからなる。
【００６０】
上記シリコン層４１ａ，４１ｂにはＶth制御のためのｐ型不純物〔例えばホウ素（Ｂ+ ）〕がドーピングされている。上記シリコン層４１ａ上のゲート絶縁膜５１上にはゲート電極５２ａが形成されている。一方、上記シリコン層４１ｂ上のゲート絶縁膜５１上にはゲート電極５２ｂが形成されている。各ゲート電極５２ａ，５２ｂは、例えば５００ｎｍの厚さのモリブデン（１５％）タンタル（８５％）膜からなる。
【００６１】
さらに、上記ゲート電極５２ａの一方側のシリコン層４１ａには、ｎ型不純物をドーピング〔例えばヒ素（Ａｓ+ ）をイオン注入〕して得られたソース領域５３ａが形成され、他方側のシリコン層４１ａには、同様にｎ型不純物をドーピング〔例えばヒ素（Ａｓ+ ）をイオン注入〕して得られたドレイン領域５４ａが形成されている。そしてゲート電極５２ａ下でかつソース領域５３ａとドレイン領域５４ａとの間のシリコン層４１ａがｎチャネルＭＯＳトランジスタ５０ａのチャネル領域５５ａになる。上記の如くに、ｎチャネルＭＯＳトランジスタ５０ａが形成されている。
【００６２】
上記同様に、上記ゲート電極５２ｎの一方側のシリコン層４１ｂには、ｎ型不純物をドーピング〔例えばヒ素（Ａｓ+ ）をイオン注入〕して得られたソース領域５３ｂが形成され、他方側のシリコン層４１ｂには、同様にｎ型不純物をドーピング〔例えばヒ素（Ａｓ+ ）をイオン注入〕して得られたドレイン領域５４ｂが形成されている。そしてゲート電極５２ｂ下でかつソース領域５３ｂとドレイン領域５４ｂとの間のシリコン層４１ｂがｎチャネルＭＯＳトランジスタ５０ｂのチャネル領域５５ｂになる。上記の如くに、ｎチャネルＭＯＳトランジスタ５０ｂが形成されている。
【００６３】
上記の如くに、シリコン層４１ａに形成されたｎチャネルＭＯＳトランジスタ５０ａとシリコン層４１ｂに形成されたｎチャネルＭＯＳトランジスタ５０ｂとからなる半導体装置５０が形成されている。
【００６４】
なお、図示はしないが、上記半導体装置５０を覆う状態に、例えば２００ｎｍの厚さの酸化シリコン膜と例えば５００ｎｍの厚さのリンシリケートガラス（ＰＳＧ）膜とにより層間絶縁膜が形成されている。上記ＰＳＧ膜はリン濃度の例えば３．５ｗ％〜４．０ｗ％として形成されている。そして上記層間絶縁膜には各ゲート電極、各ソース領域、各ドレイン領域に通じる接続孔が形成され、各接続孔には電極および配線が形成されている。
【００６５】
上記半導体装置５０では、基体１１に形成した各結晶成長のシード２１の食い込み部２３ａ，２３ｂからシリコン結晶を成長させたものでシリコン層４１（４１ａ，４１ｂ）が形成されていることから、各シリコン層４１は所定の方向に結晶成長した単結晶シリコンからなる。このような各シリコン層４１にソース領域５３ａ，５３ｂ、ドレイン領域５４ａ，５４ｂおよびチャネル領域５３ａ，５３ｂを形成していることから、各ｎチャネルＭＯＳトランジスタ５０ａ，５０ｂは均一な特性を有するものとなる。
【００６６】
次に、本発明の半導体装置の製造方法に係わる実施の形態の一例を、図８〜図９の製造工程図によって説明する。なお、図８〜図９は、破断面図で示し、前記図６によって説明した構成部品と同様のものには同一符号を付与している。
【００６７】
図８の（１）に示すように、基板１２上に第１の膜１３を、例えばＣＶＤ法により窒化シリコン膜で形成する。さらに上記第１の膜１３上にこの第１の膜１３よりもエッチングレートが遅い第２の膜１４を、例えばＣＶＤ法により酸化シリコン膜で形成する。このようにして基体１１を構成する。
【００６８】
次いで、第２の膜１４上に、例えば回転塗布法によりレジストを塗布してレジスト膜３１を形成した後、プリベーキング、露光、現像、ポストベーキング等の各工程を経て、凹部を形成するための開口部３２ａ，３２ｂを形成する。
【００６９】
そして、上記レジスト膜３１をエッチングマスクに用いてエッチングを行う。その結果、図８の（２）に示すように、上記第２の膜１４から上記第１の膜１３を貫通する凹部２２ａ，２２ｂを形成するとともに、各凹部２２ａ，２２ｂの側周方向に第１の膜１３を選択的にエッチングして食い込み部２３ａ，２３ｂを形成して、凹部２２ａと食い込み部２３ａとからなる結晶成長のシード２１（２１ａ）と、凹部２２ｂと食い込み部２３ｂとからなる結晶成長のシード２１（２１ｂ）とを形成する。その後、上記エッチングマスクに用いたレジスト膜３１を除去する。この図面では、レジスト膜３１を除去した状態を示した。
【００７０】
次いで図８の（３）に示すように、液相エピタキシャル成長法、気相エピタキシャル成長法、多結晶シリコン薄膜を形成した後に結晶化熱処理を行う方法、もしくは非晶質シリコン薄膜を形成した後に結晶化熱処理を行う方法により、上記各結晶成長のシード２１ａ，２１ｂの食い込み部２３ａ，２３ｂを起点にして単結晶シリコンを結晶成長させ、シリコン層４１（４１ａ，４１ｂ）を形成する。ここでは、液相エピタキシャル成長法におけるグラフォエピタキシー技術を用いて、各シリコン層４１ａ，４１ｂを、例えば１００ｎｍの厚さに形成した。
【００７１】
次に上記各シリコン層４１ａ，４１ｂを活性領域とするｎチャネルＭＯＳトランジスタの製造方法を以下に説明する。
【００７２】
図８の（４）に示すように、上記シリコン層４１ａ，４１ｂを被覆する状態で上記基体１１上に、ゲート絶縁膜５１を形成する。このゲート絶縁膜５１は、例えばプラズマＣＶＤ法により、まず酸化シリコン膜を例えば２００ｎｍの厚さに堆積した後、次いで窒化シリコン膜を例えば５０ｎｍの厚さに堆積して形成した。そのときの各成膜温度は、例えば４００℃に設定した。
【００７３】
次いでｎチャネルＭＯＳトランジスタのＶth制御のためのチャネルイオン注入をゲート絶縁膜５１を介してシリコン層４１ａ，４１ｂに行う。イオン注入条件としては、例えば不純物にホウ素イオン（Ｂ+ ）を用い、打ち込みエネルギーを例えば３０ｋｅＶ、ドーズ量を例えば２．７×１０11ａｔｏｍｓ／ｃｍ2 に設定する。
【００７４】
次いで図９の（５）に示すように、例えばスパッタリングにより、上記ゲート絶縁膜５１上にゲート電極膜５６を、例えばモリブデン（１５％）タンタル（８５％）膜で、例えば５００ｎｍの厚さに形成する。
【００７５】
次いで、ゲート電極膜５６上にレジスト膜６１を例えば回転塗布法により形成する。そしてリソグラフィー技術により、ゲート電極が形成される領域上にレジスト膜６１（６１ａ，６１ｂ）を残す。そしてレジスト膜６１をマスクに用いてドライエッチング技術により、ゲート電極膜５６をパターニングする。その結果、図９の（６）に示すように、各シリコン層４１ａ，４１ｂ上にゲート絶縁膜５１を介してゲート電極５２ａ，５２ｂを形成する。その後、上記レジスト膜６１を除去する。なお、図面ではレジスト膜６１を除去した後の状態を示した。
【００７６】
次に図１０の（７）に示すように、ゲート電極５２ａ，５２ｂをマスクに用いて、ｎチャネルＭＯＳトランジスタのソース、ドレインイオン注入をゲート絶縁膜５１を介してシリコン層４１ａ，４１ｂに行う。イオン注入条件としては、例えば不純物にヒ素イオン（Ａｓ+ ）を用い、打ち込みエネルギーを例えば１０ｋｅＶ、ドーズ量を例えば５×１０15ａｔｏｍｓ／ｃｍ2 に設定する。
【００７７】
その後図９の（８）に示すように、ソース、ドレインの活性化アニーリングを、例えば１０００℃、１０秒間のランプ加熱により行い、上記ゲート電極５２ａの一方側のシリコン層４１ａにソース領域５３ａを形成し、他方側のシリコン層４１ａにドレイン領域５４ａを形成して、ｎチャネルＭＯＳトランジスタ５０ａが完成する。それとともに、上記ゲート電極５２ｂの一方側のシリコン層４１ｂにソース領域５３ｂを形成し、他方側のシリコン層４１ｂにドレイン領域５４ｂを形成して、ｎチャネルＭＯＳトランジスタ５０ｂが完成する。そしてゲート電極５２ａ下でかつソース領域５３ａとドレイン領域５４ａとの間のシリコン層４１ａがｎチャネルＭＯＳトランジスタ５０ａのチャネル領域５５ａになり、ゲート電極５２ｂ下でかつソース領域５３ｂとドレイン領域５４ｂとの間のシリコン層４１ｂがｎチャネルＭＯＳトランジスタ５０ｂのチャネル領域５５ｂになる。このようにして、半導体装置５０が完成する。
【００７８】
その後、図示はしないが、例えばＣＶＤ法により、上記ｎチャネルＭＯＳトランジスタ５０ａ，５０ｂ等を覆う状態に、酸化シリコン膜を例えば２００ｎｍの厚さに成膜し、さらにリンシリケートガラス（ＰＳＧ）膜を例えば５００ｎｍの厚さに成膜して、層間絶縁膜を形成する。上記ＰＳＧ膜はリン濃度の例えば３．５ｗ％〜４．０ｗ％として形成される。
【００７９】
次いで層間絶縁膜上にレジスト膜を例えば回転塗布法により成膜した後、リソグラフィー技術により、電極を形成する所定の領域上に開口部を形成してレジストマスクを形成する。その後、このレジスト膜をマスクに用いて、層間絶縁膜をエッチングし、接続孔を形成する。そして上記レジストマスクを除去した後、例えばスパッタリングにより、上記接続孔の内部を含む上記層間絶縁膜上に電極形成膜を例えばアルミニウム−シリコンを例えば１．０μｍの厚さに堆積して形成する。このスパッタリング時の基板温度は例えば１５０℃に設定した。
【００８０】
その後、上記電極形成膜上にレジスト膜を例えば回転塗布法により成膜した後、リソグラフィー技術により、上記レジスト膜をパターニングして、電極を形成する所定の領域上にレジスト膜を残す。そしてこのレジスト膜をマスクに用いて、電極形成膜をエッチングし、電極および配線を形成する。その後上記レジストマスクを除去する。
【００８１】
上記半導体装置の製造方法では、基体１１に形成した凹部２２ａと食い込み部２３ａとからなる結晶成長のシード２１ａおよび凹部２２ｂと食い込み部２３ｂとからなる結晶成長のシード２１ｂよりシリコン結晶が成長を開始して、シリコン層４１ａおよびシリコン層４１ｂが形成されることから、各食い込み部２３ａ，２３ｂより確実に結晶成長が始まるので、基体１１面内においても、シリコン結晶が均一に成長して各シリコン層４１が形成される。また、各食い込み部２３ａ，２３ｂより結晶が成長するため、結晶の成長方向のばらつきが生じ難くなる。このように、均一に形成されたシリコン層４１ａ，４１ｂにｎチャネルＭＯＳトランジスタの活性化領域（ソース領域５３ａ，５３ｂ、ドレイン領域５４ａ，５４ｂ、チャネル領域５５ａ，５５ｂ）が形成されることから、基体１１面内において、ｎチャネルＭＯＳトランジスタ５０ａ，５０ｂは均一な特性を有する状態に形成される。
【００８２】
上記説明では、ゲート電極５２ａ，５２ｂをモリブデンタンタルで形成したが、他の材料で形成してもよい。例えば上記シリコン層４１をチャネル形成領域としたポリシリコンＴＦＴ（Thin Film Transistor ）を形成することも可能である。また、上記製造方法は、シリコン層４１を用いるものであれば、上記説明した製造方法に限定されるものではなく、例えば成膜方法も、所望の膜が形成されるものであれば、ＣＶＤ法、スパッタリング、蒸着等、種々の方法を採用することが可能である。
【００８３】
上記説明では、ｎチャネルＭＯＳトランジスタを説明したが、ｐチャネルＭＯＳトランジスタであっても、ＣＭＯＳトランジスタであってもよい。または上記シリコン層４１を一方の電極として容量を形成することも可能である。また上記シリコン層４１を抵抗として形成することも可能である。その場合の抵抗値はイオン注入等の不純物ドーピングによる不純物濃度により調整する。また上記シリコン層４１でダイオードを形成することも可能である。
【００８４】
【発明の効果】
以上、説明したように本発明の結晶成長のシードによれば、基体の表面側に形成した凹部の側壁の一部でかつ少なくともその凹部の底部側の側周方向に食い込み部が形成されているので、この結晶成長のシードを用いて、液相エピタキシャル成長法、気相エピタキシャル成長法、多結晶シリコン薄膜を形成した後に結晶化熱処理を行う方法、もしくは非晶質シリコン薄膜を形成した後に結晶化熱処理を行う方法により、単結晶シリコンの結晶成長を行った場合には、食い込み部から結晶成長が開始される。そのため、基体面内に複数の本結晶成長のシードを形成して、単結晶シリコンを成長させた場合、各食い込み部より所定の方向に確実に結晶成長が生じるので、基体面内において結晶性の均一なシリコン層を得ることが可能になる。
【００８５】
本発明の結晶成長のシードの形成方法によれば、基体および第２の膜とのエッチングレートの差を利用して、最上層の第２の膜から最下層の第１の膜を貫通する凹部の側周方向に第１の膜を選択的にエッチングし、食い込み部を形成するので、食い込み部を確実に形成することができる。しかも、食い込み部の高さは第１の膜の膜厚により決定され、食い込み量はエッチング量により決定されるので、食い込み部を所定の形状に形成すことが可能になる。そのため、本発明の結晶成長のシードの形成方法により形成された結晶成長のシードを用いて単結晶シリコンを結晶成長させた場合には、結晶方向のそろったシリコン層を形成することが可能になる。
【００８６】
本発明のシリコン層によれば、結晶成長のシードの食い込み部からシリコン結晶を成長させたものからなるので、食い込み部より所定の方向に結晶成長がなされたものとなる。したがって、基体面内に複数の上記結晶成長のシードを形成しても、各結晶成長のシードから結晶成長により形成される各シリコン層は均一に所定の方向に結晶成長がなされたものとなるので、これら各シリコン層を用いることにより、同等の特性を有する半導体素子を形成することができる。
【００８７】
本発明のシリコン層の形成方法によれば、基体に形成した凹部と食い込み部とからなる結晶成長のシードよりシリコン結晶が成長を開始してシリコン層を形成するので、結晶の成長方向のばらつきが生じ難くできる。そのため、基体面内に複数の上記結晶成長のシードを形成して、各結晶成長のシードを起点にして単結晶シリコンを成長させた場合、各結晶成長のシードの食い込み部より結晶成長が均一に開始されて、単結晶シリコンのシリコン層が形成される。このように食い込み部より確実に結晶成長が始まるので、基体面内においても、シリコン結晶が均一に成長するので、同様なる特性のシリコン層を形成することができる。
【００８８】
本発明の半導体装置によれば、シリコン層は、結晶成長のシードの食い込み部からシリコン結晶を成長させたものからなるので、食い込み部より所定の方向に結晶成長がなされたものとなる。したがって、基体面内に複数の上記結晶成長のシードを形成しても、各結晶成長のシードの食い込み部から結晶成長により形成される各シリコン層は均一に所定の方向に結晶成長がなされたものとなる。そのため、これら各シリコン層を用いて形成された半導体装置は、同等の特性を有するものとなることができる。すなわち、基体に形成された複数の本発明の半導体装置は、シリコン層に関して、いずれも同等の特性を有することができる。
【００８９】
本発明の半導体装置の製造方法によれば、基体に形成した凹部と食い込み部とからなる結晶成長のシードよりシリコン結晶が成長を開始してシリコン層を形成するので、結晶の成長方向のばらつきが生じ難くできる。そのため、基体面内に複数の上記結晶成長のシードを形成して、各結晶成長のシードを起点にして単結晶シリコンを成長させた場合、各結晶成長のシードの食い込み部より結晶成長が均一に開始されて、単結晶シリコンのシリコン層が形成される。このように食い込み部より確実に結晶成長が始まるので、基体面内においても、シリコン結晶が均一に成長するので、同様なる特性のシリコン層を形成することができる。そして、このようなシリコン層に半導体装置の少なくとも一部を形成するので、均一な特性を有する半導体装置を形成することができる。
【図面の簡単な説明】
【図１】本発明の結晶成長のシードに係わる第１の実施の形態を説明する概略構成破断面図である。
【図２】本発明の結晶成長のシードに係わる第２の実施の形態を説明する概略構成破断面図である。
【図３】本発明の結晶成長のシードの形成方法に係わる第１の実施の形態を説明する製造工程図である。
【図４】本発明の結晶成長のシードの形成方法に係わる第２の実施の形態を説明する製造工程図である。
【図５】本発明のシリコン層に係わる実施の形態の一例を説明する概略構成破断面図である。
【図６】本発明のシリコン層の形成方法に係わる実施の形態の一例を説明する製造工程図である。
【図７】本発明の半導体装置に係わる実施の形態の一例を説明する概略構成破断面図である。
【図８】本発明の半導体装置の製造方法に係わる実施の形態の一例を説明する製造工程図である。
【図９】本発明の半導体装置の製造方法に係わる実施の形態の一例を説明する製造工程図（続き）である。
【符号の説明】
１１…基体、２１…結晶成長のシード、２２…凹部、２３…食い込み部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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