(57)【特許請求の範囲】
【請求項１】
半導体基板の上に半導体抵抗素子を有する半導体装置において、
前記半導体抵抗素子は少なくとも１箇所の屈曲するコーナー部を備え、前記コーナー部の上に、前記半導体抵抗素子に対してオーミック接触するコーナー電極が設けられ、前記コーナー電極が、ＡｕとＧｅを含む材料で形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体抵抗素子を有する半導体装置に関する。
【０００２】
【従来の技術】
近年，携帯電話や衛星放送等，１ＧHz以上のマイクロ波帯の利用が活発になってきている。マイクロ波帯では、高周波特性の良いＧａＡｓ等の化合物半導体基板上に、ＦＥＴ、キャパシタ、インダクタ、抵抗などが形成されたＭＭＩＣ(Microwave Monolithic Integrated Circuit）が用いられる。
【０００３】
ＭＭＩＣ内に形成されるＦＥＴでは、ＧａＡｓ基板上にＭＢＥ法やＭＯＣＶＤ法などの結晶成長方法によって、エピタキシャル成長されたＧａＡｓ層やＡｌＧａＡｓ層などの半導体能動層が複数形成されたヘテロ接合ＦＥＴが広く用いられる。
【０００４】
このＭＭＩＣでは、半導体能動層が、ウエットエッチングを用いたメサエッチングによってＦＥＴと他の素子の分離がおこなわれ、このとき半導体抵抗素子が形成される。
【０００５】
この半導体抵抗素子の抵抗値は、半導体抵抗素子の幅と長さを変えることによって所望の抵抗値に設定される。また、抵抗値の高い半導体抵抗素子は、ＭＭＩＣ内での半導体抵抗素子の占める面積をできるだけ小さくするために、幅をできるだけ細くし、さらに、ＦＥＴなどの素子の隙間に配置できるように屈曲したコーナー部が設けられる。
【０００６】
このようなＭＭＩＣ内に形成される屈曲したコーナー部を有する半導体抵抗素子の一例を図６（ａ）、（ｂ）に示す。図（ｂ）は平面図（ａ）のＣ−Ｃ’断面図を示す。なお、同一材料は同一のハッチングで示す。
【０００７】
図６（ａ）、（ｂ）に示すように、半導体基板３１の上にＧａＡｓ層やＡｌＧａＡｓ層などの半導体能動層からなる半導体抵抗素子３４が形成される。さらに半導体抵抗素子３４の両端とオーミック接触する、パターン電極３５、３６が形成され、ＭＭＩＣ内の他の素子と接続されることができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、半導体抵抗素子３４の屈曲したコーナー部３７は、レジストパターンと半導体能動層との密着性やレジストパターンの応力などの影響によって、コーナー部３７のエッチング量がばらつくため、メサエッチング後のコーナー部３７の形状がばらついてしまう。
【０００９】
このコーナー部３７の形状のばらつきは、半導体抵抗素子３４の幅が細いため、抵抗値のばらつきに大きく影響してしまい、ＭＭＩＣの特性ばらつきの大きな原因となっていた。
【００１０】
本発明の半導体装置は、上述の問題を鑑みてなされたものであり、これらの問題を解決し、エッチング量によって、半導体抵抗素子３４のコーナー部３７の形状がばらついても、抵抗値がばらつくことがない半導体抵抗素子を有する半導体装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体装置は、半導体基板の上に半導体抵抗素子を有する半導体装置において、前記半導体抵抗素子は少なくとも１箇所の屈曲するコーナー部を備え、前記コーナー部の上に、前記半導体抵抗素子に対してオーミック接触するコーナー電極が設けられ、前記コーナー電極が、ＡｕとＧｅを含む材料で形成されていることを特徴とする。
【００１３】
これにより、エッチング量によって、半導体抵抗素子のコーナー部の形状がばらついても、半導体抵抗素子の抵抗値がばらつくことはない。
【００１４】
【発明の実施の形態】
図１ないし図３は、本発明の一実施例である半導体装置における半導体抵抗素子の製造方法の各工程を説明する図である。なお各図において、図（ｂ）は平面図（ａ）のＡ−Ａ’断面図を示し、同一材料は同一のハッチングで示す。
【００１５】
図１（ａ）、（ｂ）は、ＭＭＩＣ内の半導体抵抗素子を形成するためのレジストパターン３が形成された状態を示す。
【００１６】
図１（ａ）、（ｂ）に示すように、ＧａＡｓで形成された半導体基板１の上に半導体能動層２が形成される。半導体能動層２は、ＡｌＧａＡｓで形成されたバッファ層、ＩｎＧａＡｓで形成されたチャンネル層、ＡｌＧａＡｓで形成された障壁層、ＧａＡｓで形成されたコンタクト層などの層がヘテロ接合されることによって構成される。なお、これらの化合物半導体材料は一例である。これらの層は、ＭＢＥ法やＭＯＣＶＤ法などの結晶成長方法によって、エピタキシャル成長され、形成される。
【００１７】
さらに、この半導体能動層２の上に、少なくとも１箇所の屈曲するコーナー部を有する半導体抵抗素子ができるように、レジストパターン３が形成される。
【００１８】
次に、図２（ａ）、（ｂ）は半導体抵抗素子４が形成された状態を示す。
【００１９】
図２（ａ）、（ｂ）に示すように、図１のレジストパターン３を用い、ウエットエッチングを用いたメサエッチングによって、半導体抵抗素子４が形成される。さらに、このあとレジストパターン３が除去される。
【００２０】
次に、図３（ａ）、（ｂ）はパターン電極５、６およびコーナー電極８が形成された状態を示す。
【００２１】
図３（ａ）、（ｂ）に示すように、半導体抵抗素子４の両端とオーミック接触するパターン電極５、６が形成される。さらに、半導体抵抗素子４のコーナー部の上に、半導体抵抗素子４に対してオーミック接触するコーナー電極８が形成される。パターン電極５、６およびコーナー電極８は、ＡｕとＧｅを含む材料を蒸着して形成された後、熱拡散によって半導体抵抗素子４と各電極とがオーミック接触される。
【００２２】
ここで、パターン電極５、６は、必要に応じてＦＥＴのソース電極、ドレイン電極にできるし、ＭＭＩＣ内の他の素子と金属配線などを介して接続もできる。
【００２３】
図４および図５は、本発明の一実施例である半導体抵抗素子を有する半導体装置について、ＭＭＩＣを例として説明する図である。
【００２４】
図４は、ＭＭＩＣの概略平面図である。
【００２５】
図４においてＭＭＩＣ１０は、ＦＥＴ１１、キャパシタ１２、インダクタ１３および抵抗９、１４で構成され、配置される。ここで、抵抗値の高い抵抗９は、ＭＭＩＣ１０内での抵抗の占める面積をできるだけ小さくするために、幅をできるだけ細くし、さらに、ＦＥＴなどの素子の隙間１５に配置できるように屈曲したコーナー部が設けられる。
【００２６】
図５は、図４のＢ−Ｂ’ 概略断面図であり、同一材料は同一のハッチングで示す。このＭＭＩＣは図３に示す抵抗９を有している。図５において、図３と同一もしくは同等の部分には同じ記号を符し、その説明を省略する。
【００２７】
図５は、半導体基板１の上に半導体能動層が形成され、その上にレジストパターンが形成され、さらにウエットエッチングを用いたメサエッチングによってＦＥＴ１１と抵抗９との分離がおこなわれた後、各電極が設けられた状態を示す。
【００２８】
ＦＥＴ１１は、半導体能動層２４、ソース電極２５、ドレイン電極２６およびゲート電極２７で構成されている。
【００２９】
図３および図５に示す半導体抵抗素子４のパターン電極５、６およびコーナー電極８は、ＦＥＴ１１のソース電極２５およびドレイン電極２６と同じ工程で形成される。各電極は、ＡｕとＧｅを含む材料を蒸着して形成された後、熱拡散によって半導体抵抗素子４、半導体能動層２４とオーミック接触される。
【００３０】
以上のように構成することにより、半導体抵抗素子４のコーナー部７すべてが抵抗のほとんどないコーナー電極８で覆われるので、コーナー部７の形状がエッチング量によってばらついても、半導体抵抗素子４の抵抗値がばらつくことはない。
【００３１】
また、図３（ａ）に示すように、パターン電極５の端面からコーナー電極８の端面までの半導体抵抗素子４の長さと、パターン電極６の端面からコーナー電極８の端面までの半導体抵抗素子４の長さとの和が、半導体抵抗素子４の抵抗値を決定する長さになるため、コーナー部７の半導体抵抗素子４の抵抗値を求める複雑な処理を行う必要がなく、設計の段階で容易に半導体抵抗素子４を設計することができる。
【００３２】
なお、上記実施例においては、半導体抵抗素子のコーナー部が１箇所の場合しか示さなかったが、コーナー部が複数箇所あっても上記実施例と同じように各コーナー部にコーナー電極が形成されることによって、上記実施例と同様な効果を得ることができる。
【００３３】
【発明の効果】
以上のように本発明によれば、半導体抵抗素子のコーナー部とオーミック接触し、抵抗のほとんどないコーナー電極が設けられるので、メサエッチングのエッチング量によって半導体抵抗素子の屈曲するコーナー部の形状がばらついても、半導体抵抗素子の抵抗値がばらつくことはない。
【００３４】
これによって、抵抗値のばらつきのない半導体抵抗素子が半導体装置（ＭＭＩＣ）内に形成されるため、半導体抵抗素子の抵抗値の不良による半導体装置の特性不良の発生を抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体装置内半導体抵抗素子の製造方法の一工程を示す図であり、同図（ａ）は平面図、同図（ｂ）は断面図を示す。
【図２】上記製造方法の次の工程を示す図であり、同図（ａ）は平面図、同図（ｂ）は断面図を示す。
【図３】上記製造方法のさらに次の工程を示す図であり、同図（ａ）は平面図、同図（ｂ）は断面図を示す。
【図４】本発明の一実施例である半導体装置を示す概略平面図である。
【図５】図４の半導体装置の概略断面図である。
【図６】従来の半導体装置内半導体抵抗素子を示す図であり、同図（ａ）は平面図、同図（ｂ）は断面図を示す。
【符号の説明】
１，３１                          -----  半導体基板
２，                              -----  半導体能動層
３，                              -----  レジストパターン
４，３４                          -----  半導体抵抗素子
５，６，３５，３６                -----  パターン電極
７，３７                          -----  コーナー部
８                                -----  コーナー電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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