(57)【特許請求の範囲】
【請求項１】
プラズマＣＶＤ装置のチャンバーの内壁にシーズニング膜を堆積させる工程と、
表面に多結晶シリコン膜が形成された基板を前記チャンバー内に導入し、該チャンバー内にて水素プラズマのスパッタ作用により前記シーズニング膜を飛散させて前記基板表面に堆積させつつ、前記多結晶シリコン膜に水素プラズマ処理を施す工程と、を有することを特徴とする多結晶シリコン膜の水素化処理方法。
【請求項２】
前記チャンバーの内壁にシーズニング膜を堆積させる工程の前に、前記プラズマＣＶＤ装置のチャンバーの内壁をクリーニングする工程を挿入することを特徴とする請求項１に記載の多結晶シリコン膜の水素化処理方法。
【請求項３】
前記シーズニング膜がシリコン窒化膜、シリコン酸化膜、シリコン窒化酸化膜のいずれか一種またはこれらの組み合わせからなることを特徴とする請求項１または２に記載の多結晶シリコン膜の水素化処理方法。
【請求項４】
ＲＦパワー密度が２．３８Ｗ／ｃｍ２以上の条件で前記水素プラズマ処理を行う場合に、前記チャンバー内壁に堆積させるシーズニング膜の膜厚を、当該チャンバー上部のシャワーヘッド表面での値で８０ｎｍ以上、３μｍ以下の範囲とすることを特徴とする請求項３に記載の多結晶シリコン膜の水素化処理方法。
【請求項５】
基板上に多結晶シリコン膜からなる半導体層を形成する工程と、該半導体層の少なくとも上面にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上にゲート電極を形成する工程と、該ゲート電極をマスクとして前記半導体層中に不純物イオンを注入することにより薄膜トランジスタのソース領域およびドレイン領域を形成する工程と、請求項１ないし４のいずれかに記載の多結晶シリコン膜の水素化処理方法を用いて前記半導体層の水素化処理を行う工程と、を有することを特徴とする薄膜トランジスタの製造方法。
【請求項６】
基板上に多結晶シリコン膜からなる半導体層を形成する工程と、該半導体層の少なくとも上面にゲート絶縁膜を形成する工程と、
プラズマＣＶＤ装置のチャンバーの内壁にシーズニング膜を堆積させる工程と、
表面に多結晶シリコン膜が形成された基板を前記チャンバー内に導入し、該チャンバー内にて水素プラズマのスパッタ作用により前記シーズニング膜を飛散させて前記基板表面に堆積させつつ、前記多結晶シリコン膜に水素プラズマ処理を施す工程と、を有することを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多結晶シリコン膜の水素化処理方法および薄膜トランジスタの製造方法に関し、特に工程の合理化に好適な多結晶シリコン膜の水素化処理方法に関するものである。
【０００２】
【従来の技術】
近年、液晶表示装置等のスイッチング素子として用いられる薄膜トランジスタ（Thin Film Transistor, 以下、ＴＦＴと略記することもある）は、キャリア移動度が高く、高速動作性が得られることから、半導体層として従来用いられてきた非晶質シリコンに代えて、多結晶シリコンが多用されるようになってきた。
ところが、半導体層に多結晶シリコンを用いたＴＦＴでは、多結晶シリコンの結晶粒界でＳｉダングリングボンドによるトラップ準位が存在し、キャリアの捕獲が起こり、結晶粒界に沿った障壁ポテンシャルが形成されてキャリア移動度が低下し、オン電流が小さくなるという問題を有していた。
そこで、この問題を解決するために、多結晶シリコンの結晶粒界に水素原子を導入し、Ｓｉダングリングボンドを水素と結合させてトラップ密度を小さくし、障壁ポテンシャルを低くしてキャリア移動度を向上させる、いわゆる多結晶シリコンの水素化処理が採用されている。
【０００３】
従来、水素化処理の方法としては、例えば特開平２−１８７０３７号公報等に見られるように、ＲＦグロー放電等を用いて発生させた水素プラズマに多結晶シリコン膜を晒す方法と、特開平６−２５２１７２号公報等に見られるように、基板上に形成したプラズマシリコン窒化膜等を水素拡散源として基板のアニールを行う方法とが提案されている。
【０００４】
前者の方法を採る場合、水素プラズマの作用によって特に多結晶シリコン膜にダメージが生じ、場合によっては多結晶シリコン膜が極度にエッチングされて消失してしまうことさえあった。この現象は、水素化処理の効率を上げるためにＲＦパワーを高くする程顕著になる。そこで、多結晶シリコン膜を水素プラズマダメージから保護するためにある程度の膜厚を持ったキャップ層を形成する技術が提案されている。
【０００５】
図８は、水素化処理を行う時点でのＴＦＴの素子構造を示すものである。透明基板８０上に多結晶シリコン層８１が形成され、多結晶シリコン層８１を覆うようにゲート絶縁膜８２が形成されている。ゲート絶縁膜８２上にゲート電極８３が形成され、多結晶シリコン層８１のうち、ゲート電極８３の直下の部分がチャネル領域８１ｂ、その側方がソース領域８１ａおよびドレイン領域８１ｃとなっている。また、基板全面を覆うように例えばシリコン窒化膜等からなるキャップ層８４が形成されている。そして、この図８に示す構造の基板を図９に示すプラズマ処理装置を用いて水素化処理する。
【０００６】
図９に示すプラズマ処理装置は、チャンバー９０の下部に基板保持用のサセプタ９１が設置され、チャンバー９０の上部にガス導入用のシャワーヘッド９２が設置されている。そこで、サセプタ９１上に基板Ｗを載置し、シャワーヘッド９２から水素ガスＧを導入するとともに高周波電源９３から高周波電力を印加すると、チャンバー９０内に水素プラズマＰが発生し、水素原子の侵入により多結晶シリコン層８１が水素化処理される。この際、基板Ｗの最上層にキャップ層８４が存在することで、水素プラズマによるダメージから多結晶シリコン層８１が保護される。
【０００７】
一方、図１０は、後者の水素化処理方法、特に特開平６−２５２１７２号公報に記載の方法を採る際のＴＦＴの素子構造を示している。透明基板１００上に多結晶シリコン膜１０１が形成され、多結晶シリコン膜１０１のチャネル領域１０１ｂの上部にゲート絶縁膜１０２が形成されている。ゲート絶縁膜１０２上にゲート電極１０３が形成され、チャネル領域１０１ｂの側方がソース領域１０１ａおよびドレイン領域１０１ｃとなっている。そして、このＴＦＴ１０４を覆う第１層間絶縁膜１０５が形成されるとともに、第１層間絶縁膜１０５を貫通してソース領域１０１ａに達する第１コンタクトホール１０６が形成され、第１コンタクトホール１０６を介してソース領域１０１ａに接続される金属配線電極１０７が形成されている。さらに、第１層間絶縁膜１０５上に第２層間絶縁膜１０８が形成されるとともに、第２層間絶縁膜１０８、第１層間絶縁膜１０５を貫通してドレイン領域１０１ｃに達する第２コンタクトホール１０９が形成され、第２コンタクトホール１０９を介してドレイン領域１０１ｃに接続される画素電極１１０が形成されている。そして、透明基板１００の裏面には水素拡散源となるプラズマシリコン窒化膜等の水素含有膜１１１が形成されている。この図１０に示す構造の基板をアニールすることにより水素含有膜１１１から水素原子を拡散させ、多結晶シリコン膜１０１の水素化処理を行う。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の水素化処理方法には以下のような問題点があった。
前者の方法の場合、水素プラズマ処理工程に先だって水素プラズマダメージから多結晶シリコン膜を保護するためのキャップ層を成膜する工程が必要になる。このキャップ層は水素プラズマ処理中は多結晶シリコン膜の保護層として機能するが、キャップ層自身も水素プラズマダメージを受けるため、このキャップ層をそのまま層間絶縁膜として用いることはできず、水素プラズマ処理後はキャップ層を除去しなければならない。このように、水素プラズマ処理工程前に、使用後は不要になるキャップ層の成膜工程を挿入しなければならないので、水素化処理に係る工程の複雑化、処理時間の増大を招くという問題があった。なお、仮にキャップ層を除去せずに残しておいたとしても、キャップ層のみでは層間絶縁膜となり得ないので、再度層間絶縁膜の成膜が必要である。
【０００９】
あるいは、キャップ層を用いない方法としては、水素プラズマ処理時のＲＦパワーを充分に下げることによって、水素プラズマダメージを軽減することも考えられる。ところが、通常の水素プラズマ処理ではＲＦパワーをかなり高くしたとしても、数十分といった長い処理時間が必要であり、ダメージ軽減のためにＲＦパワーを下げれば下げる程水素化の効率が低下するので、処理時間がますます長くなってしまう、という問題を抱えている。
【００１０】
また後者の方法の場合も、水素化工程中に基板裏面への水素含有膜の成膜工程が必要となるため、水素化処理に係る工程の複雑化、処理時間の増大を招く、という同様の問題を抱えていた。
【００１１】
本発明は、上記の課題を解決するためになされたものであって、工程の複雑化、処理時間の増大等の従来の問題を解決し得る多結晶シリコン膜の水素化処理方法、およびこの水素化処理方法を用いたＴＦＴの製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、本発明の多結晶シリコン膜の水素化処理方法は、チャンバーの内壁にシーズニング膜が堆積したプラズマＣＶＤ装置を用いて水素プラズマ処理を行うことによって多結晶シリコン膜の水素化処理を行うことを特徴とするものである。
【００１３】
また本発明の多結晶シリコン膜の水素化処理方法は、より具体的には、プラズマＣＶＤ装置のチャンバーの内壁にシーズニング膜を堆積させる工程と、チャンバー内に多結晶シリコン膜が形成された基板を導入し、このチャンバー内にて前記基板に水素プラズマ処理を施す工程とを有することを特徴とするものである。
【００１４】
従来の多結晶シリコン膜の水素化処理方法は、キャップ層あるいはその他の膜を水素プラズマ処理前に予め基板上に成膜しておく方法であり、この成膜工程の存在により上記の問題が生じていた。これに対して、本発明の多結晶シリコン膜の水素化処理方法は、水素プラズマ処理前に基板に対して成膜を行うのではなく、水素プラズマ処理にプラズマＣＶＤ装置を用いることとして、チャンバーの内壁にシーズニング膜が堆積した状態で水素プラズマ処理を行うというものである。
【００１５】
プラズマＣＶＤ装置の使用時にはいわゆる「シーズニング」と呼ばれる処理を行う場合がある。「シーズニング」とは、処理前にチャンバー内を例えばＮＦ3ガスを用いてクリーニングした場合、クリーニング後にチャンバー内に残留するＮＦ3ガスを閉じ込めるため、チャンバー内に基板を入れない状態で成膜を行うことである。これにより、次の処理の再現性を高めることができる。本明細書では、このシーズニング処理によってチャンバーの内壁等に堆積した膜のことを「シーズニング膜」という。よって、上記の「チャンバーの内壁にシーズニング膜を堆積させる…」という表現は、チャンバーの内壁のみにシーズニング膜を堆積させることを意味するのではなく、チャンバー内に設置した種々の部材の表面を含むチャンバーの内壁にシーズニング膜を堆積させるという意味である。ただし、導電性の確保、基板裏面の汚れ防止等の観点から、基板を載置するサセプタの上面にはシーズニング膜を堆積させないことが好ましい。
【００１６】
チャンバーの内壁にシーズニング膜が堆積した状態で水素プラズマ処理を行った場合、水素プラズマが持つスパッタ作用によりシーズニング膜がスパッタされ、このスパッタされたシーズニング膜が基板上に堆積する。この時、水素原子が多結晶シリコン膜中に侵入していき、結晶粒界でのＳｉダングリングボンドの終端処理が進行するのと同時に、基板上に堆積したシーズニング膜が保護膜として機能し、多結晶シリコン膜が水素プラズマダメージを受けることが防止される。
【００１７】
このように、チャンバー内壁にシーズニング膜が堆積した状態で水素プラズマ処理を行いさえすれば、多結晶シリコン膜への水素プラズマダメージを抑制しつつ水素化処理を実施することができるので、従来のように水素プラズマ処理に先だって基板上に成膜を行う必要がなくなる。したがって、水素プラズマ処理前の成膜工程があるために水素化処理工程が複雑化する、処理時間が増大するという従来の問題点を解決することができる。
【００１８】
なお、本発明の水素化処理方法では、従来法に比べてシーズニング膜形成工程が必須となるために結局、水素化処理工程の複雑化や処理時間の増大につながると思えるかもしれない。しかしながら、本発明の方法は、１台のプラズマＣＶＤ装置を用いてシーズニング膜形成、水素プラズマ処理を一連のシーケンスで連続的に行うことができるので、水素プラズマ処理前に全く別工程で基板上に成膜を行っていた従来の方法に比べれば、はるかに水素化処理工程の簡単化、処理時間の短縮を図ることができる。
【００１９】
さらに、チャンバー内壁からのスパッタリングにより基板上に堆積されたシーズニング膜は、ＣＶＤ法により基板上に直接成膜した膜に比べてポーラスな膜であるから、水素プラズマ処理時に保護膜として機能し、役目が終わった後に除去する場合にも、ウェットエッチング等を用いて下地の膜に対して選択性良く容易に除去できるという利点も得られる。
【００２０】
なお、シーズニング膜の堆積工程の前に、プラズマＣＶＤ装置のチャンバーの内壁をクリーニングする工程を挿入するのが好ましい。
この構成によれば、一旦チャンバーの内壁をクリーニングした後でシーズニング膜を堆積させるので、水素プラズマ処理時のスパッタリングによりシーズニング膜以外の余計な膜や不純物等が基板上に堆積することがない。
【００２１】
シーズニング膜として堆積させる膜としては、シリコン窒化膜、シリコン酸化膜、シリコン窒化酸化膜のいずれか一種またはこれらの組み合わせから構成することができる。
これらの膜はプラズマＣＶＤ法により形成し得る一般的な膜であり、他の工程へ悪影響を及ぼすこともなく、プラズマＣＶＤ装置の一般的な仕様によりシーズニング膜として形成可能なものである。
【００２２】
また、水素プラズマダメージからの多結晶シリコン膜の保護という観点から必要な膜厚は、ＲＦパワー密度が２．３８Ｗ／ｃｍ2以上の条件で水素プラズマ処理を行う場合に、チャンバー内壁に堆積させるシーズニング膜の膜厚を、当該チャンバー上部のシャワーヘッド表面での値で８０ｎｍ以上、３μｍ以下の範囲とすることが望ましい。またこの時、基板上に実際に堆積されるシーズニング膜の膜厚は、５〜２０ｎｍ程度である。
これらの数値範囲は本願発明者が行った実験に基づくものであり、後の［実施例］の項で詳述する。
【００２３】
本発明のＴＦＴの製造方法は、基板上に多結晶シリコン膜からなる半導体層を形成する工程と、半導体層の少なくとも上面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲート電極をマスクとして半導体層中に不純物イオンを注入することによりＴＦＴのソース領域およびドレイン領域を形成する工程と、上記本発明の多結晶シリコン膜の水素化処理方法を用いて半導体層の水素化処理を行う工程とを有することを特徴とするものである。
また、本発明の他のＴＦＴの製造方法は、基板上に多結晶シリコン膜からなる半導体層を形成する工程と、該半導体層の少なくとも上面にゲート絶縁膜を形成する工程と、チャンバーの内壁にシーズニング膜が堆積したプラズマＣＶＤ装置を用いて多結晶シリコン膜の水素化処理を行う工程と、を有することを特徴とするものである。
【００２４】
本発明のＴＦＴの製造方法は、上記本発明の多結晶シリコン膜の水素化処理方法を用いたものであるので、合理的な製造プロセスを有するものであり、製造期間の短縮、製造コストの低減等を図ることができる。
【００２５】
【発明の実施の形態】
以下、本発明の一実施の形態を図１ないし図３を参照して説明する。
本実施の形態のＴＦＴの製造方法は、液晶表示装置の構成要素であるアクティブマトリクス基板に用いるＴＦＴであって、トップゲート型（順スタガ型）ＴＦＴの製造方法の一例について説明する。
図１および図２は本実施の形態のＴＦＴの製造方法を工程順を追って示す工程断面図である。
【００２６】
まず、図１（ａ）に示すように、ガラス基板、石英基板等の透明基板１上にＣＶＤ法等を用いて多結晶シリコン膜を成膜し、この多結晶シリコン膜をフォトリソグラフィー、エッチングによりパターニングして島状の半導体層２を形成する。なお、多結晶シリコン膜を直接成膜することに代えて、一旦非晶質シリコン膜を形成した後、これにアニールを施して多結晶化し、多結晶シリコン膜を形成しても良い。
次に、図１（ｂ）に示すように、ゲート絶縁膜３となるシリコン酸化膜を全面に成膜する。
【００２７】
次に、図１（ｃ）に示すように、ゲート電極形成用の金属であるアルミニウム膜を成膜し、これをフォトリソグラフィー、エッチングによりパターニングしてゲート電極４を形成する。
次いで、ゲート電極４をマスクとして例えば31Ｐ+等のｎ型不純物をイオン注入することにより、ゲート電極４の側方にあたる半導体層２の両端にｎ型不純物拡散層からなるソース領域２ａ、ドレイン領域２ｃをそれぞれ形成する。ソース領域２ａ、ドレイン領域２ｃ間がチャネル領域２ｂとなる。
【００２８】
次に、図１（ｄ）に示すように、図１（ｃ）の工程が終了した基板に対して半導体層２の水素化処理を行う。この際には、図３に示したプラズマＣＶＤ装置を使用する。プラズマＣＶＤ装置は、予めチャンバー２０の内部をクリーニングして、チャンバー２０の内壁等に付着した不要な膜をエッチング除去する。クリーニングにはＮＦ3ガスを用い、処理条件は、一例としてＲＦパワー密度を１．７１Ｗ／ｃｍ2、チャンバー内圧力を２０〜７０Ｐａ、Ａｒ／ＮＦ3ガス流量を９００ｓｃｃｍ、温度を約３７０℃、電極間距離を約４０．６ｍｍ、処理時間を５分、とする。
【００２９】
クリーニング後、シャワーヘッド２１の表面等を含むチャンバー２０の内壁にシーズニング膜２２を成膜する、いわゆるシーズニング処理を行う。本実施の形態ではシーズニング膜２２としてシリコン窒化膜を成膜することにする。シーズニング処理の条件は、一例としてＲＦパワー密度を０．７６Ｗ／ｃｍ2、チャンバー内圧力を２００Ｐａ、Ｎ2ガス流量を２０００ｓｃｃｍ、ＮＨ3ガス流量を８００ｓｃｃｍ、ＳｉＨ4ガス流量を１６０ｓｃｃｍ、温度を約３７０℃、電極間距離を約３７．１ｍｍ、処理時間を１分、とする。これらクリーニング工程、シーズニング処理工程はチャンバー２０内に基板Ｗを搬入せず、空の状態で行う。
【００３０】
シーズニング処理後、チャンバー２０内に基板Ｗを搬入して水素プラズマ処理を行う。この際には、サセプタ２３上に基板Ｗを載置し、シャワーヘッド２１から水素ガスＧを導入するとともに高周波電源２４から高周波電力を印加すると、チャンバー２０内に水素プラズマＰが発生し、水素原子の侵入により半導体層２が水素化処理される。また水素プラズマ発生と同時に、図１（ｄ）に示すように、チャンバー２０内に堆積されたシーズニング膜２２がスパッタされて飛散し、基板上の全面にシリコン窒化膜５が堆積する。以上の工程により、半導体層２をなす多結晶シリコンの結晶粒界でのＳｉダングリングボンドの終端処理が進行するのと同時に、基板上に堆積したシリコン窒化膜５により半導体層２への水素プラズマダメージが防止される。水素プラズマ処理の条件は、一例としてＲＦパワー密度を２．３８Ｗ／ｃｍ2、チャンバー内圧力を４００Ｐａ、Ｈ2ガス流量を４０００ｓｃｃｍ、温度を約３７０℃、電極間距離を約２４．４ｍｍ、処理時間を３０分、とする。この条件において、基板上に実際に堆積するシリコン窒化膜５の膜厚は５〜２０ｎｍ程度となる。
【００３１】
次に、必要に応じて基板上に堆積したシリコン窒化膜５をバッファードフッ酸等を用いてエッチング除去する。なお、このシリコン窒化膜５を残しておいても後工程で特に支障がない場合には除去しなくても良い。
その後、図２（ｅ）に示すように、層間絶縁膜６を成膜し、半導体層２のソース領域２ａ、ドレイン領域２ｃに達するコンタクトホール７，８をそれぞれ開口する。次いで、スパッタ法等により全面にアルミニウム等の金属膜を成膜した後、これをフォトリソグラフィー、エッチングによりパターニングし、ソース電極９、ドレイン電極１０を形成する。
【００３２】
次に、図２（ｆ）に示すように、全面にパッシベーション膜１１を成膜した後、このパッシベーション膜１１をフォトリソグラフィー、エッチングによりパターニングし、パッシベーション膜１１を貫通してドレイン電極１０に達するコンタクトホール１２を形成する。次いで、全面にインジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）を成膜した後、このＩＴＯ膜をフォトリソグラフィー、エッチングによりパターニングし、コンタクトホール１２の部分でドレイン電極１０と電気的に接続される画素電極１３を形成する。以上の工程により、ＴＦＴが完成する。そして、このようにして作製されたＴＦＴやこれに接続された画素電極を行列状に配置することによって、アクティブマトリクス基板に用いるＴＦＴアレイ基板が完成する。
【００３３】
本実施の形態のＴＦＴの製造方法によれば、多結晶シリコン膜からなる半導体層２の水素化処理工程においてチャンバー２０内にシーズニング膜２２を堆積させた後、水素プラズマ処理を実施しているため、水素プラズマ処理と同時に、スパッタされたシーズニング膜２２であるシリコン窒化膜５が基板上に堆積し、このシリコン窒化膜５により半導体層２への水素プラズマダメージが抑制される。したがって、従来の水素化処理方法のように水素プラズマ処理に先だって基板上に成膜を行う必要がなくなり、水素プラズマ処理前の成膜工程に伴う水素化処理工程の複雑化、処理時間の増大という従来の問題点を解決することができる。
【００３４】
さらに、チャンバー２０内壁からのスパッタリングにより基板上に堆積されたシリコン窒化膜５は、ＣＶＤ法により基板上に直接成膜したシリコン窒化膜に比べてポーラスな膜であるから、除去する際にはバッファードフッ酸等に軽く晒すだけで容易に除去することができる。
【００３５】
このように、本実施の形態は合理的な製造プロセスを有するものであり、製造期間の短縮、製造コストの低減等を図ることができる。
【００３６】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば本実施の形態ではシーズニング膜の例としてシリコン窒化膜を挙げたが、シリコン酸化膜、シリコン窒化酸化膜等を用いても良い。また、本実施の形態の水素化処理工程におけるクリーニング条件、シーズニング条件、水素プラズマ条件等の諸条件に関しては適宜変更が可能である。さらに、ＴＦＴの製造方法に関しても上記実施の形態に限ることなく、適宜応用が可能である。
【００３７】
【実施例】
以下、本願発明者が行った本発明の効果を検証する実験について説明する。
［実験１］
まず最初に、シーズニング処理を施したチャンバー内で水素プラズマ処理を行ったとき、実際に基板上へのシーズニング膜の堆積が見られるかどうかを確認した。
寸法が６インチの単結晶シリコン基板を用意し、この単結晶シリコン基板に対してプラズマＣＶＤ装置を用いて水素プラズマ処理を実施した。使用したプラズマＣＶＤ装置のチャンバーには予めシリコン窒化膜によるシーズニング処理を行っておいた。
本実験でのシーズニング処理条件は、ＲＦパワー密度：０．７６Ｗ／ｃｍ2、チャンバー内圧力：２００Ｐａ、Ｎ2ガス流量：２０００ｓｃｃｍ、ＮＨ3ガス流量：８００ｓｃｃｍ、ＳｉＨ4ガス流量：１６０ｓｃｃｍ、温度：３７０℃、電極間距離：３７．１ｍｍ、とした。また、水素プラズマ処理条件は、ＲＦパワー密度：２．３８Ｗ／ｃｍ2、チャンバー内圧力：４００Ｐａ、Ｈ2ガス流量：４０００ｓｃｃｍ、温度：３７０℃、電極間距離：２４．４ｍｍ、とした。なお、本実験の目的がシーズニング膜の基板への堆積を確認することにあるため、分析のしやすさから多結晶シリコン薄膜ではなく、単結晶シリコン基板を用いることにした。
【００３８】
上記の処理が終わった基板の表面をオージェ電子分光法により分析した。オージェ電子スペクトルを図４に、デプスプロファイルを図５に示す。
図４からわかるように、基板の最表面ではシリコン（Ｓｉ）のピークと窒素（Ｎ）のピークが確認された。なお、それ以外に炭素（Ｃ）、酸素（Ｏ）、フッ素（Ｆ）等のピークも見られるが、これらは基板表面の汚染や酸化によるものと推定される。
また図５からわかるように、スパッタ時間が０分から１分４０秒程度までの範囲で窒素が検出されている。このスパッタ時間は表面から深さ２０ｎｍ程度までの領域に相当する。
これら分析データから、予めシーズニング処理を施しておいたチャンバー内で水素プラズマ処理を行うと基板上にシーズニング膜が堆積し、上記の条件においては膜厚が２０ｎｍ程度のシリコン窒化膜が堆積したことが実証された。
【００３９】
［実験２］
次に、シーズニング処理の程度と水素プラズマダメージの抑止効果との関係を調べる実験を行った。
膜厚７０ｎｍの多結晶シリコン膜を表面に形成したガラス基板を用意し、上記実施の形態で例示した条件でプラズマＣＶＤチャンバーのクリーニング処理、シーズニング処理、ついで基板の水素プラズマ処理を行った。
すなわち、クリーニング条件は、使用ガス：ＮＦ3ガス、ＲＦパワー密度：１．７１Ｗ／ｃｍ2、チャンバー内圧力：２０〜７０Ｐａ、Ａｒ／ＮＦ3ガス流量：９００ｓｃｃｍ、温度：３７０℃、電極間距離：４０．６ｍｍ、処理時間：５分、である。
水素プラズマ処理条件は、ＲＦパワー密度：２．３８Ｗ／ｃｍ2、チャンバー内圧力：４００Ｐａ、Ｈ2ガス流量：４０００ｓｃｃｍ、温度：３７０℃、電極間距離：２４．４ｍｍ、処理時間：３０分、である。
シーズニング処理条件は、ＲＦパワー密度：０．７６Ｗ／ｃｍ2、チャンバー内圧力：２００Ｐａ、Ｎ2ガス流量：２０００ｓｃｃｍ、ＮＨ3ガス流量：８００ｓｃｃｍ、ＳｉＨ4ガス流量：１６０ｓｃｃｍ、温度：３７０℃、電極間距離：３７．１ｍｍとした。
そして、シーズニング処理時間のみを０秒、１０秒、２０秒、４０秒、６０秒と変化させた５種類の試料を作成した。
【００４０】
上記５種類の試料について、水素プラズマ処理時の多結晶シリコン膜上へのシリコン窒化膜の堆積量（デポ量）、多結晶シリコン膜表面のエッチング量をそれぞれ測定した。測定方法は分光エリプソメータを用いて、水素プラズマ処理前後の多結晶シリコン膜の膜厚差と、水素プラズマ処理後のシリコン窒化膜の膜厚を求めた。ここでの各測定値は基板面内５点の測定値の平均を採用した。また、目視により膜表面の外観観察を行った。
【００４１】
結果を表１、図６および図７に示す。なお、表１中の「シャワーヘッド上の推定膜厚」とは、各実験条件毎にシャワーヘッド上に実際に堆積したシリコン窒化膜の膜厚を測定するのは些か困難であるため、チャンバー内のシャワーヘッド上に堆積するシリコン窒化膜の膜厚と、上記水素プラズマ処理条件における基板上へのシリコン窒化膜のデポ量との相関関係を予め調べておき、シリコン窒化膜のデポ量からシャワーヘッド上に堆積したシリコン窒化膜の膜厚を推定した値である。図６は横軸にシーズニング時間、縦軸にデポ量およびエッチング量をとったグラフであり、図７は横軸にシーズニング膜厚、縦軸にデポ量およびエッチング量をとったグラフである。
【００４２】
【表１】
0004382219.tif 000002
【００４３】
これらの結果から明らかなように、シーズニング処理を行わなかった場合（シーズニング時間：０秒）、エッチング量が１２．００ｎｍと大きく、基板の端部から３０ｍｍの範囲の多結晶シリコン膜が水素プラズマダメージにより消失しているのが確認された。これに対して、シーズニング時間を１０〜６０秒とした場合、シリコン窒化膜のデポ量は６〜１１ｎｍ程度の範囲で変動するが、エッチング量は６〜７ｎｍ程度の範囲に安定して抑制できている。この観点だけからすると、シーズニング時間は１０秒で良いように思えるが、基板端部の多結晶シリコン膜がダメージを受けやすく、シーズニング時間が１０秒では基板端部から２ｍｍの範囲の多結晶シリコン膜が消失し、シーズニング時間が２０秒では基板端部の多結晶シリコン膜がわずかに消失しているのが確認された。これらの点も考慮し、基板の端部でも多結晶シリコン膜が消失しないようにするためには、シーズニング時間は少なくとも４０秒、シャワーヘッド上の膜厚に換算して８０ｎｍ以上が必要であることがわかった。シャワーヘッド上の膜厚をこれ以上にすれば水素プラズマダメージから多結晶シリコン膜を充分に保護することができる。ただし、シーズニング膜が３μｍを越えると、今度はシーズニング膜がチャンバー内壁から剥がれ落ち、パーティクルの原因となることが経験的に知られており、３μｍ以下とすることが望ましい。
【００４４】
多結晶シリコン膜の保護に必要なシーズニング膜の膜厚は、水素プラズマ処理時のＲＦパワー密度に大きく依存する。よって、「シーズニング膜の膜厚がシャワーヘッド上で８０ｎｍ以上必要」というのは、あくまでも水素プラズマ処理時のＲＦパワー密度が２．３８Ｗ／ｃｍ2の場合である。しかしながら、水素プラズマ処理は比較的時間を要するため、今後のプロセスはＲＦパワー密度をより大きくして処理時間を短くする方向に進むと考えられる。そのような場合には、ＲＦパワー密度の大きさに応じて最適なシーズニング膜厚を適宜設定すればよい。
【００４５】
【発明の効果】
以上、詳細に説明したように、本発明によれば、多結晶シリコン膜からなる半導体層の水素化処理工程において、チャンバー内壁にシーズニング膜が堆積した状態で水素プラズマ処理を実施するため、水素プラズマ処理と同時に、スパッタされたシーズニング膜が基板上に堆積し、多結晶シリコン膜への水素プラズマダメージが抑制される。したがって、従来の水素化処理方法のように水素プラズマ処理に先だって基板上に成膜を行う必要がなく、水素プラズマ処理前の成膜工程に伴う水素化処理工程の複雑化、処理時間の増大という問題点を解決することができる。
【図面の簡単な説明】
【図１】  本発明の一実施の形態であるＴＦＴの製造方法を工程順を追って示す工程断面図である。
【図２】  同、工程断面図の続きである。
【図３】  本実施の形態に用いるプラズマＣＶＤ装置のチャンバーを示す模式図である。
【図４】  本発明の実施例の［実験１］から得られた分析データであって、膜表面のオージェ電子スペクトルを示すグラフである。
【図５】  同、デプスプロファイルを示すグラフである。
【図６】  本発明の実施例の［実験２］のデータであって、シーズニング時間とデポ量、エッチング量との関係を示すグラフである。
【図７】  同、シーズニング膜厚とデポ量、エッチング量との関係を示すグラフである。
【図８】  従来の水素化処理方法における処理時のＴＦＴの素子構造を示す断面図である。
【図９】  同方法に用いるプラズマ処理装置のチャンバーを示す模式図である。
【図１０】  従来の他の水素化処理方法における処理時のＴＦＴの素子構造を示す断面図である。
【符号の説明】
１  透明基板
２  半導体層
２ａ  ソース領域
２ｂ  チャネル領域
２ｃ  ドレイン領域
３  ゲート絶縁膜
４  ゲート電極
５  シリコン窒化膜（スパッタされたシーズニング膜）
２０  チャンバー
２１  シャワーヘッド
２２  シーズニング膜
２３  サセプタ
２４  高周波電源
Ｗ  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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