(57)【特許請求の範囲】
【請求項１】
センスアンプイネーブル信号により駆動されて、ビットラインの電位と内部電圧からしきい電圧を引いた基準電圧とを比較する比較部と、
該比較部から出力される信号と前記センスアンプイネーブル信号とに基づき前記内部電圧と外部電圧とを選択的にセンスアンプに供給するためのスイッチング制御信号を出力するセンスアンプ駆動部と、を含んで構成され、
前記比較部が、
さらに、ビットバーラインの電位と前記基準電圧とを比較し、
前記ビットラインの電位を前記基準電圧と比較するビットライン電位比較部と、
前記ビットバーラインの電位を前記基準電圧と比較するビットバーライン電位比較部と、
前記ビットライン電位比較部及び前記ビットバーライン電位比較部の出力を論理演算する論理演算部と、を含む
ことを特徴とするセンスアンプのオーバドライビング制御回路。
【請求項２】
前記ビットライン電位比較部及び前記ビットバーライン電位比較部それぞれが、
ソースに供給電圧が印加し、ゲートがドレインに共通連結された第１ＰＭＯＳトランジスタと、
該第１ＰＭＯＳトランジスタのゲートにゲートが共通連結され、ソースに供給電圧が印加する第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインにドレインが連結され、ゲートに前記ビットライン又は前記ビットバーラインとが連結された第１ＮＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレインにドレインが連結された第２ＮＭＯＳトランジスタと、
前記第１，第２ＮＭＯＳトランジスタのソースが共通連結されてドレインに連結され、ソースが接地電圧に連結されてゲートにセンスアンプイネーブル信号が印加する第３ＮＭＯＳトランジスタと、
ソースが前記第２ＮＭＯＳトランジスタのゲートに連結され、ゲート及びドレインが共通連結されて内部電圧が印加する第４ＮＭＯＳトランジスタと、から構成され、
前記第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタの共通連結されたドレインから出力信号が出力されるよう構成された
ことを特徴とする請求項１記載のセンスアンプのオーバドライビング制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部電圧よりも高い外部電圧をメモリのセンスアンプに供給するオーバドライビング区間を設定し、メモリのセンスアンプを速く動作させるセンスアンプのオーバドライビング制御回路に関するものである。
【０００２】
【従来の技術】
一般に、オーバドライブセンスアンプ（Over-driven  sense  amplifier  scheme）においては、センスアンプを活性化させるときに、センスアンプのデータセンシング速度を向上させるために、外部電圧VDD（例えば3.3 Ｖ）を供給した後、低く調整された内部電圧VDL（例えば2.2 Ｖ）を供給するように構成され、前記外部電圧VDD の供給開始後に、低い内部電圧VDL に切り換えられるまでの区間を、オーバドライビング区間と称している。
【０００３】
そして、従来、前記外部電圧，内部電圧の切り換え、換言すれば、前記オーバドライビング区間を制御するオーバドライビング制御回路においては、図５に示したように、センスアンプイネーブル信号SAENを遅延させる遅延部１と、該遅延部１で遅延されたセンスアンプイネーブル信号SAEND 及び前記センスアンプイネーブル信号SAENを合成して、ＮＭＯＳセンスアンプ駆動信号NSAD，ＰＭＯＳセンスアンプ駆動信号PSAD及びＰＭＯＳセンスアンプオーバドライビング信号PSAOD をそれぞれ出力する論理回路部２と、を備えていた。
【０００４】
以下、このように構成された従来のオーバドライビング制御回路の動作を説明する。
先ず、図６（Ａ）に示したようなセンスアンプイネーブル信号SAENが遅延部１に印加され、該遅延部１で所定時間遅延されたセンスアンプイネーブル信号SAEND と前記センスアンプイネーブル信号SAENとが論理回路部２に印加されると、前記遅延された期間がパルス幅となる図６（Ｃ）に示したようなＰＭＯＳセンスアンプオーバドライビング信号PSAOD が生成される。
【０００５】
次いで、該ＰＭＯＳセンスアンプオーバドライビング信号PSAOD と図６（Ｂ）に示したＮＭＯＳセンスアンプ駆動信号NSADとが調合されて、図６（Ｄ）に示したようなＰＭＯＳセンスアンプ駆動信号PSADが生成され、前記ＰＭＯＳセンスアンプオーバドライブ信号PSAOD により外部電圧VDD が所定時間供給された後、前記ＰＭＯＳセンスアンプ駆動信号PSADにより内部電圧VDL が供給される。このとき、オーバドライビング区間に相当するＰＭＯＳセンスアンプオーバドライビング信号のPSAOD のパルス幅は、遅延部１の遅延率により決定される固定値である。
【０００６】
【発明が解決しようとする課題】
然るに、このような従来のオーバドライビング制御回路においては、オーバドライビング区間が遅延部１の遅延率で決定される固定値となるため、外部電圧VDDの変化又は電源の変動（Bouncing）が発生すると、充分なオーバドライビング区間を確保することができなくなり、以て、センスアンプのデータセンシング速度を充分に向上させることができなくなる場合があった。
【０００７】
一方、このような問題点を解決するために、外部電圧VDD の変化又は電源の変動があっても常に充分なオーバドライビング区間が確保されるように、オーバドライビング区間を予め長く決めると、オーバドライビング区間が過剰に長くなり、これによって、多量の電流が流れて電力の消耗が過大になるという問題が生じる。
【０００８】
そこで、本発明は、このような従来の課題に鑑みてなされたもので、外部電圧及び電源の変動が発生しても、センスアンプのデータセンシング速度を充分に向上させ得る必要最小限のオーバドライビング区間に調節でき、充分なオーバドライビング区間の確保と電力の消耗の節減とを両立し得るセンスアンプのオーバドライビング制御回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
このような目的を達成するため、請求項１に係るセンスアンプのオーバドライビング制御回路は、センスアンプイネーブル信号により駆動されて、ビットラインの電位と内部電圧からしきい電圧を引いた基準電圧とを比較する比較部と、該比較部から出力される信号と前記センスアンプイネーブル信号とに基づき前記内部電圧と外部電圧とを選択的にセンスアンプに供給するためのスイッチング制御信号を出力するセンスアンプ駆動部と、を含んで構成され、前記比較部が、さらに、ビットバーラインの電位と前記基準電圧とを比較し、前記ビットラインの電位を前記基準電圧と比較するビットライン電位比較部と、前記ビットバーラインの電位を前記基準電圧と比較するビットバーライン電位比較部と、前記ビットライン電位比較部及び前記ビットバーライン電位比較部の出力を論理演算する論理演算部と、を含むものとした。
【００１３】
請求項２に記載の発明では、前記ビットライン電位比較部及び前記ビットバーライン電位比較部それぞれが、ソースに供給電圧が印加し、ゲートがドレインに共通連結された第１ＰＭＯＳトランジスタと、該第１ＰＭＯＳトランジスタのゲートにゲートが共通連結され、ソースに供給電圧が印加する第２ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインにドレインが連結され、ゲートに前記ビットライン又は前記ビットバーラインとが連結された第１ＮＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのドレインにドレインが連結された第２ＮＭＯＳトランジスタと、前記第１，第２ＮＭＯＳトランジスタのソースが共通連結されてドレインに連結され、ソースが接地電圧に連結されてゲートにセンスアンプイネーブル信号が印加する第３ＮＭＯＳトランジスタと、ソースが前記第２ＮＭＯＳトランジスタのゲートに連結され、ゲート及びドレインが共通連結されて内部電圧が印加する第４ＮＭＯＳトランジスタと、から構成され、前記第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタの共通連結されたドレインから出力信号が出力されるよう構成されるものとした。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
本発明に係るセンスアンプのオーバドライビング制御回路は、図１に示したように、センスアンプイネーブル信号SAENが印加して、ビットラインBL及びビットバーライン/BL の電位それぞれと、基準電圧VDL-Vtとを比較して、オーバドライビング制御信号ODEDを出力する比較部10と、該比較部10から出力するオーバドライビング制御信号ODED及び前記センスアンプイネーブル信号SAENに基づきＰＭＯＳセンスアンプ駆動信号PSAD（スイッチング制御信号）を出力するセンスアンプ駆動部20と、から構成されている。
【００１５】
そして、前記比較部10は、図２に示したように、ビットラインBLの電位を基準電圧VDL-Vtと比較するビットライン電位比較部10-1と、ビットバーライン/BL の電位を基準電圧VDL-Vtと比較するビットバーライン電位比較部10-2を備える一方、それらビットライン電位比較部10-1及びビットバーライン電位比較部10-2の出力を否定論理和するNOR ゲートNOR41 と、該NOR ゲートNOR41 の出力を反転して、オーバドライビング制御信号ODEDを出力するインバータINV41 とからなる論理演算部を備えて構成される。
【００１６】
前記ビットライン電位比較部10-1は、ソースに供給電圧VCC が印加し、ゲートがドレインに共通連結された第１ＰＭＯＳトランジスタPM41と、該第１ＰＭＯＳトランジスタPM41のゲートにゲートが共通連結され、ソースに供給電圧VCC が印加する第２ＰＭＯＳトランジスタPM42と、前記第１ＰＭＯＳトランジスタPM41のドレインにドレインが連結され、ゲートにビットラインBLが連結された第１ＮＭＯＳトランジスタNM41と、前記第２ＰＭＯＳトランジスタPM42のドレインにドレインが連結された第２ＮＭＯＳトランジスタNM42と、第１，第２ＮＭＯＳトランジスタNM41，NM42のソースが共通連結されてドレインに連結され、ソースが接地電圧VSS に連結されてゲートにセンスアンプイネーブル信号SAENが印加する第３ＮＭＯＳトランジスタNM43と、ソースが前記第２ＮＭＯＳトランジスタNM42のゲートに連結され、ゲート及びドレインが共通連結されて内部電圧VDL が印加する第４ＮＭＯＳトランジスタNM44と、から構成され、前記第２ＰＭＯＳトランジスタPM42及び第２ＮＭＯＳトランジスタNM42の共通連結されたドレインから出力信号が出力されるようになっている。
【００１７】
また、前記ビットバーライン電位比較部10-2は、前記第１ＮＭＯＳトランジスタNM41のゲートにビットバーライン/BL が連結されることを除いては、前記ビットライン電位比較部10-1と同様に構成されている。
【００１８】
更に、センスアンプ駆動部20は、図３に示したように、前記オーバドライビング制御信号ODED及び前記センスアンプイネーブル信号SAENを否定論理和するNOR ゲートNOR51 有して構成され、前記NOR ゲートNOR51 の出力端には、スイッチングの作用をするＰＭＯＳトランジスタPM51及びＮＭＯＳトランジスタNM51が連結されている。
【００１９】
以下、このように構成された本発明に係るセンスアンプのオーバドライビング制御回路の動作を説明する。
先ず、センスアンプイネーブル信号SAENが比較部10に印加すると、ビットラインBLの電位と内部電圧VDL からしきい電圧Vtを引いた基準電圧VDL-Vtとが比較され、もし、ビットラインBLの電位及びビットバーライン/BL が共に基準電圧VDL-Vtよりも低いと、ビットライン電位比較部10-1及びビットバーライン電位比較部10-2から共にローレベル信号が前記NOR ゲートNOR41 に出力されることで、前記NORゲートNOR41 からはハイレベルの信号が出力され、インバータINV41 からはローレベルのオーバドライビング制御信号ODEDがセンスアンプ駆動部20に出力される。
【００２０】
そして、ローレベルのオーバドライビング制御信号ODEDとローレベルのセンスアンプイネーブル信号SAENが印加されるNOR ゲートNOR51 （センスアンプ駆動部20）は、ハイレベルのＰＭＯＳセンスアンプ駆動信号PSAD（スイッチング制御信号）を出力する（図４参照）。
【００２１】
前記ハイレベルのＰＭＯＳセンスアンプ駆動信号PSADは、内部電圧VDL の印加のスイッチング動作を行うＰＭＯＳトランジスタPM51をターンオフさせ、外部電圧VDD の印加のスイッチング動作を行うＮＭＯＳトランジスタNM51をターンオンさせて、外部電圧VDD によりＰＭＯＳオーバドライビングを開始する。
【００２２】
即ち、ビットラインBL及びビットバーライン/BL の電位が共に基準電圧VDL-Vtよりも低い電位の間であるオーバドライビング区間（図４に示す第１区間T1）では、ＰＭＯＳセンスアンプ（図示されず）を外部電圧VDD により駆動させる。
【００２３】
一方、図４に示すようにしてビットラインBLとビットバーライン/BL との間の電位差が増幅され、一方の電位が基準電圧VDL-Vtよりも高くなると、ハイレベルのオーバドライビング制御信号ODEDがセンスアンプ駆動部20に出力され、該センスアンプ駆動部20からはローレベルのＰＭＯＳセンスアンプ駆動信号PSADが出力される。前記ローレベルのＰＭＯＳセンスアンプ駆動信号PSADは、前記ＮＭＯＳトランジスタNM51をターンオフさせてＰＭＯＳオーバドライビングを中断させ、代わりにＰＭＯＳトランジスタPM51をターンオンさせて、内部電圧VDL によりＰＭＯＳセンスアンプが駆動される（図４に示す第２区間T2）。
【００２４】
即ち、センスアンプイネーブル信号SAENの出力によって、まず、センスアンプに外部電圧を印加し、その後、ビットラインBL又はビットバーライン/BL の電位が基準電圧VDL-Vtよりも高くなった時点を、前記外部電圧VDD から内部電圧VDL への切り換え時期として判断するものである。
【００２５】
【発明の効果】
以上説明したように、請求項１又は２記載の発明によると、ビットラインとビットバーラインとの電位差の増幅状態から内部電圧への切り換え時期を決定するので、外部電圧の変動があっても、充分なオーバドライビング区間を確保しながら電力の消耗を減らし得るという効果がある。
【００２６】
また、請求項３〜５記載の発明によると、ビットラインの電位と基準電圧とを比較する比較部と、該比較部の出力とセンスアンプイネーブル信号とから外部電圧と内部電圧とをスイッチングする制御信号を出力するセンスアンプ駆動部とを備える構成としたことで、外部電圧の変動があっても、最適な時期において内部電圧への切り換え制御信号を出力させることが可能となり、以て、充分なオーバドライビング区間を確保しながら電力の消耗を減らし得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るオーバドライビング制御回路のブロック図である。
【図２】本発明に係る比較器の回路図である。
【図３】本発明に係るセンスアンプ駆動部の回路図である。
【図４】本発明に係るオーバドライビング制御回路の動作タイミングを示すタイミングチャートである。
【図５】従来のオーバドライビング制御回路のブロック図である。
【図６】従来のオーバドライビング制御回路の動作タイミングを示すタイミングチャートである。
【符号の説明】
10…比較部
20…センスアンプ駆動部
PM41，PM42，PM41′，PM42′，PM51…ＰＭＯＳトランジスタ
NM41〜NM44，NM41′〜NM44′，NM51…ＮＭＯＳトランジスタ
NOR41,NOR51 …NOR ゲート
INV41 …インバータ
【図１】
0004296555.tif 000002
【図２】
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【図３】
0004296555.tif 000004
【図４】
0004296555.tif 000005
【図５】
0004296555.tif 000006
【図６】
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