(57)【特許請求の範囲】
【請求項１】
高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロックの立ち上がり又は立ち下がりで動作し、画素クロックの位相シフト量を示す位相データ及び画素クロックの立ち上がりと前記高周波クロックの立ち上がり及び立ち下がりとの関係を示す状態信号に基づいて位相及び／又は周期の異なるクロックを複数生成するクロック生成手段であって、
前記位相データと前記状態信号とに基づいて前記クロックの位相及び／又は周期を制御するための制御データを複数生成する制御データ生成手段と、
前記クロックの状態遷移を各々検出し検出信号を生成する検出手段と、
前記検出信号を前記制御データに基づいて遅延させることにより前記クロックの状態を遷移させるタイミングを指示する制御信号を生成する制御信号生成手段と、
前記制御信号に基づいて前記クロックの状態を各々遷移させ、前記クロックの位相及び／又は周期を制御する状態遷移手段と、
を含んで成るクロック生成手段と、
前記位相データに基づいて前記クロックの何れかを選択するクロック選択手段と、
を有し、
前記クロック選択手段により選択されたクロックを画素クロックとして出力することを特徴とする画素クロック生成装置。
【請求項２】
請求項１記載の前記画素クロック生成装置において、
前記検出信号は、高周波クロックの１クロック幅のパルス信号であることを特徴とする画素クロック生成装置。
【請求項３】
請求項１又は２に記載の前記画素クロック生成装置において、
前記制御信号生成手段は、
高周波クロックに基づいて位相がシフトされた複数の信号を生成するシフトレジスタと、
前記制御データに基づいて位相がシフトされた前記信号の何れかを選択するマルチプレクサと、
を含んで成ることを特徴とする画素クロック生成装置。
【請求項４】
請求項１乃至３の何れか１項に記載の前記画素クロック生成装置において、
前記状態遷移手段は、ＪＫ−ＦＦを含んで成ることを特徴とする画素クロック生成装置。
【請求項５】
請求項１乃至３の何れか１項に記載の前記画素クロック生成装置において、
前記状態遷移手段は、同期リセットセット付きＤ−ＦＦを含んで成ることを特徴とする画素クロック生成装置。
【請求項６】
請求項１乃至５の何れか１項に記載の前記画素クロック生成装置において、
前記クロック選択手段は、位相データに基づいてトグルされた選択信号に基づいて、前記クロックの何れかを選択することを特徴とする画素クロック生成装置。
【請求項７】
請求項１乃至６の何れか１項に記載の前記画素クロック生成装置において、
前記制御データ生成手段は、前記位相データ及び前記状態信号に対応して複数の制御データを記憶することを特徴とする画素クロック生成装置。
【請求項８】
請求項１乃至７の何れか１項に記載の前記画素クロック生成装置において、
前記クロック生成手段は、前記高周波クロックの立ち上がりのタイミングで状態遷移する第１のクロックと、前記高周波クロックの立ち下がりのタイミングで状態遷移する第２のクロックと、を生成することを特徴とする画素クロック生成装置。
【請求項９】
請求項１乃至８の何れか１項に記載の前記画素クロック生成装置において、
１つ以上の位相データを記憶し、記憶している前記位相データを前記画素クロックに同期して順次出力する位相データ記憶手段を有し、
前記制御データ生成手段は、前記位相データ記憶手段から出力された位相データに基づいて前記制御データを複数生成することを特徴とする画素クロック生成装置。
【請求項１０】
請求項１乃至８の何れか１項に記載の前記画素クロック生成装置において、
１つ以上の第１の位相データを記憶し、記憶している該第１の位相データを前記画素クロックに同期して順次出力する位相データ記憶手段と、
該位相データ記憶手段から出力された第１の位相データと第２の位相データとを合成して第３の位相データを作成する位相データ合成手段と、を有し、
前記制御データ生成手段は、前記位相データ合成手段で作成された前記第３の位相データに基づいて前記制御データを複数生成することを特徴とする画素クロック生成装置。
【請求項１１】
請求項１０記載の前記画素クロック生成装置において、
前記第１及び第２の位相データは、所定ビット数で成り、
前記位相データ合成手段は、前記第１の位相データと前記第２の位相データとを加算することで、前記第３の位相データを作成することを特徴とする画素クロック生成装置。
【請求項１２】
請求項１１記載の前記画素クロック生成装置において、
前記位相データ合成手段は、加算により前記所定ビット数を越えた上位のビットの値を破棄することを特徴とする画素クロック生成装置。
【請求項１３】
請求項９記載の前記画素クロック生成装置において、
前記位相データ記憶手段は、予め１ライン分の前記位相データを記憶し、ラインを走査する度に前記画素クロックに同期して前記位相データを順次出力することを特徴とする画素クロック生成装置。
【請求項１４】
請求項１０乃至１２の何れか１項に記載の前記画素クロック生成装置において、
前記位相データ記憶手段は、予め１ライン分の前記第１の位相データを記憶し、ラインを走査する度に前記画素クロックに同期して前記第１の位相データを順次出力し、
前記位相データ合成手段は、ライン毎に与えられる前記第２の位相データと、ラインを走査する度に前記位相データ記憶手段から順次出力される前記第１の位相データとを合成して前記第３の位相データを作成することを特徴とする画素クロック生成装置。
【請求項１５】
画素クロックに基づいて光源を駆動することで被走査媒体を走査するための光束を出力するレーザ走査装置であって、
前記光束を出力する光源と、
該光源を駆動する駆動部と、
請求項１乃至１４の何れか１項に記載の前記画素クロック生成装置と、を有し、
前記駆動部は、前記画素クロック生成装置から出力された前記画素クロックに基づいて前記光源を駆動することを特徴とするレーザ走査装置。
【請求項１６】
画素クロックに基づいて複数の光源を駆動することで被走査媒体を走査するための複数の光束を出力するレーザ走査装置であって、
前記複数の光束を出力する複数の光源と、
該複数の光源を駆動する駆動部と、
請求項１乃至１４の何れか１項に記載の前記画素クロック生成装置と、を有し、
前記駆動部は、前記画素クロック生成装置から出力された前記画素クロックに基づいて前記複数の光源を駆動することを特徴とするレーザ走査装置。
【請求項１７】
請求項１６記載の前記レーザ走査装置において、
前記複数の光源は、所定の回転軸を中心として対象且つ回転可能に設けられ、
前記複数の光源の各光軸は、各光源からの光を走査する偏向器の反射面において交差するように、前記所定の回転軸に対して所定角度を有することを特徴とするレーザ走査装置。
【請求項１８】
画素クロックに基づいて１つ又は複数の光源を駆動して被走査媒体上に画像を形成する画像形成装置であって、
請求項１５乃至１７の何れか１項に記載の前記レーザ走査装置を具備することを特徴とする画像形成装置。
【請求項１９】
請求項１５乃至１７の何れか１項に記載の前記レーザ走査装置を具備し、画素クロックに基づいて複数の光源を駆動して被走査媒体上に画像を形成する画像形成装置であって、
前記複数の光源毎の位相データを保持する位相データ保持手段を有し、
前記画素クロック生成装置は、前記複数の光源毎の位相データに基づいて該複数の光源毎に画素クロックを生成し、
前記駆動部は、前記複数の光源毎に生成された前記画素クロックに基づいて前記複数の光源を駆動することを特徴とする画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画素クロック生成装置、レーザ走査装置、及び画像形成装置に関する。
【０００２】
【従来の技術】
レーザプリンタ、デジタル複合機等の画像形成装置の一般的構成を図１８に示す。図１８において、半導体レーザユニット１００９から出力されたレーザ光は、回転するポリゴンミラー１００３によりスキャンされ、走査レンズ１００２を介して被走査媒体である感光体１００１上に照射される。照射されたレーザ光は感光体１００１上で光スポットを形成し、これにより感光体１００１上に静電潜像が形成される。また、ポリゴンミラー１００３は１ラインの走査が終わる毎にレーザ光をフォトディテクタ１００４に照射する。フォトディテクタ１００４はレーザ光が照射されると、これを電気信号に変換し、この電気信号を位相同期回路１００６に入力する。位相同期回路１００６は電気信号が入力されると、次の１ライン分の画像クロック（画素クロックとも云う）を生成する。また、位相同期回路１００６には、クロック生成回路１００５から高周波クロック信号が入力されており、上記の電気信号と高周波クロックとに基づいて位相同期が図られた画像クロックが生成される。
【０００３】
生成された画像クロックは、画像処理ユニット１００７とレーザ駆動回路１００８とに供給される。画像処理ユニット１００７は画像クロックに従って画像データをレーザ駆動回路１００８に入力し、また、レーザ駆動回路１００８は、画像クロックに基づいて半導体レーザユニット１００９を駆動する。これにより、入力された画像データの静電潜像が感光体１００１上に形成される。
【０００４】
このように、図１８に示す画像形成装置では、１ライン毎に位相が設定された画像クロックに従い、半導体レーザユニット１００９における半導体レーザの発光時間をコントロールすることで、感光体１００１上の静電潜像がコントロールされる構成となっている。
【０００５】
このような構成における走査光学系では、ポリゴンスキャナ等の回動する偏向器が用いられている。しかしながら、回動する偏光器を用いた構成では、この偏光器における偏向反射面と回転軸との距離にばらつきが存在し、これにより被走査面上を走査する光スポット（走査ビーム）の走査速度にムラが生じるという問題が存在する。この走査速度ムラは画像に揺らぎを生じさせ、画像品質劣化の要因となる。従って、高品位の画質を要求する場合では走査ムラの補正を行う必要がある。
【０００６】
さらに、光源としてマルチビーム光学系を用いた場合、各発光源の発振波長に差があると露光位置ずれが発生し、各発光原に対応する光スポットの被走査媒体上での走査幅に差が生じてしまう。このため、走査幅の補正を行う必要がある。
【０００７】
上記補正を行うための技術としては、例えば、特開平１１−１６７０８１号公報や特開２００１−２２８４１５号公報に開示されているような、画像クロックの周波数を変化させることで、走査線に沿って光スポット位置を制御する方法が知られている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記した、画像クロックの周波数を変化させる従来技術（これを周波数変調方式という）では、画像クロック制御部の構成が複雑となる。また、この複雑さは、周波数変調幅が微小になるにつれて増大するものである。このため、従来技術による周波数変調方式では、きめ細かな制御が出来ないという問題が存在した。
【０００９】
本発明は係る問題に鑑みてなされたものであり、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置を提供することを目的とする。
【００１０】
更に、本発明は、上記の画素クロック生成装置を搭載したレーザ走査装置、及び画像形成装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
係る目的を達成するために、本発明による画素クロック生成装置は、高周波クロックを生成する高周波クロック生成手段と、画素クロックの位相シフト量を示す位相データと画素クロックの状態を示す状態信号と前記高周波クロックとに基づいて、位相及び／又は周期の異なるクロックを複数生成するクロック生成手段と、前記位相データに基づいて前記クロックの何れかを選択するクロック選択手段と、を有することを特徴としている。
【００１２】
これにより、本発明では、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置が提供できる。
【００１３】
更に、本発明は、上記の画素クロック生成装置において、前記クロック生成手段が、前記位相データと前記状態信号とに基づいて、前記クロックの位相及び／又は周期を制御するための制御データを複数生成する制御データ生成手段と、前記クロックの状態遷移を各々検出し、検出信号を生成する検出手段と、前記検出信号と前記制御データとに基づいて、前記クロックの位相及び／又は周期を制御するタイミングを指示する制御信号を生成する制御信号生成手段と、前記制御信号に基づいて前記クロックの状態を各々遷移させる状態遷移手段と、を含んで成ることも有効である。
【００１４】
これにより、本発明では、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置が提供できる。
【００１５】
更に、本発明は、上記の画素クロック生成装置において、前記検出信号が、高周波クロックの１クロック幅のパルス信号であることも有効である。
【００１６】
これにより、本発明では、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、検出信号を高周波クロック基づいて容易に生成することが可能となる。
【００１７】
更に、本発明は、上記の画素クロック生成装置において、前記制御信号生成手段が、高周波クロックに基づいて位相がシフトされた複数の信号を生成するシフトレジスタと、前記制御データに基づいて位相がシフトされた前記信号の何れかを選択するマルチプレクサと、を含んで成ることも有効である。
【００１８】
これにより、本発明では、比較的簡素で利便性の高いシフトレジスタとマルチプレクサとを用いて、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置を提供できる。
【００１９】
更に、本発明は、上記の画素クロック生成装置において、前記状態遷移手段が、ＪＫ−ＦＦを含んで成ることも有効である。
【００２０】
これにより、本発明では、比較的簡素で利便性の高いＪＫ−ＦＦを用いて構成することが可能となるため、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置を提供できる。
【００２１】
更に、本発明は、上記の画素クロック生成装置において、前記状態遷移手段が、同期リセットセット付きＤ−ＦＦを含んで成ることも有効である。
【００２２】
これにより、本発明では、比較的簡素で利便性の高い同期リセットセット付きＤ−ＦＦを用いて構成することが可能となるため、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置を提供できる。
【００２３】
更に、本発明は、上記の画素クロック生成装置において、前記クロック選択手段が、位相データに基づいてトグルされた選択信号に基づいて、前記クロックの何れかを選択することも有効である。
【００２４】
これにより、本発明では、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、生成した複数のクロックから画素クロックとして出力するクロックを選択するための構成を比較的簡素で実現することができる。
【００２５】
更に、本発明は、上記の画素クロック生成装置において、前記制御データ生成手段が、前記位相データ及び前記状態信号に対応して複数の制御データを記憶することも有効である。
【００２６】
これにより、本発明では、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、制御データを生成する構成をより簡素なものとすることができる。
【００２７】
更に、本発明は、上記の画素クロック生成装置において、前記クロック生成手段が、前記高周波クロックの立ち上がりのタイミングで状態遷移する第１のクロックと、前記高周波クロックの立ち下がりのタイミングで状態遷移する第２のクロックと、を生成することも有効である。
【００２８】
これにより、本発明では、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、高周波クロックの半分のピッチで位相を制御することができる。
【００２９】
更に、本発明は、上記の画素クロック生成装置において、１つ以上の位相データを記憶し、記憶している前記位相データを前記画素クロックに同期して順次出力する位相データ記憶手段を有し、前記制御データ生成手段が、前記位相データ記憶手段から出力された位相データに基づいて前記制御データを複数生成することも有効である。
【００３０】
これにより、本発明では、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、位相データを予め記憶しておく構成を有することで、同一のデータを複数回使用することが可能となるため、外部における制御回路等にかける負荷を軽減することが可能となる。
【００３１】
更に、本発明は、上記の画素クロック生成装置において、１つ以上の第１の位相データを記憶し、記憶している該第１の位相データを前記画素クロックに同期して順次出力する位相データ記憶手段と、該位相データ記憶手段から出力された第１の位相データと第２の位相データとを合成して第３の位相データを作成する位相データ合成手段と、を有し、前記制御データ生成手段が、前記位相データ合成手段で作成された前記第３の位相データに基づいて前記制御データを複数生成することも有効である。
【００３２】
これにより、本発明では、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、固定された補正を行うための位相データと任意の補正を行うための位相データとを合成する構成を有することで、固定された補正と任意の補正とに同時に対応することが可能となる。
【００３３】
更に、本発明は、上記の画素クロック生成装置において、前記第１及び第２の位相データが、所定ビット数で成り、前記位相データ合成手段が、前記第１の位相データと前記第２の位相データとを加算することで、前記第３の位相データを作成することも有効である。
【００３４】
これにより、本発明では、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、固定された補正を行うための位相データと任意の補正を行うための位相データとを合成する具体的構成を提供できる。
【００３５】
更に、本発明は、上記の画素クロック生成装置において、前記位相データ合成手段が、加算により前記所定ビット数を越えた上位のビットの値を破棄することも有効である。
【００３６】
これにより、本発明では、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、固定された補正を行うための位相データと任意の補正を行うための位相データとを合成する構成をより簡素なものとすることができる。
【００３７】
更に、本発明は、上記の画素クロック生成装置において、前記位相データ記憶手段が、予め１ライン分の前記位相データを記憶し、ラインを走査する度に前記画素クロックに同期して前記位相データを順次出力することも有効である。
【００３８】
これにより、本発明では、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、例えば走査レンズの特性により生じる走査ムラを補正するような、ライン毎に常に同じ補正を行う場合の外部における制御回路等にかける負荷を軽減することが可能となる。
【００３９】
更に、本発明は、上記の画素クロック生成装置において、前記位相データ記憶手段が、予め１ライン分の前記第１の位相データを記憶し、ラインを走査する度に前記画素クロックに同期して前記第１の位相データを順次出力し、前記位相データ合成手段が、ライン毎に与えられる前記第２の位相データと、ラインを走査する度に前記位相データ記憶手段から順次出力される前記第１の位相データとを合成して前記第３の位相データを作成することも有効である。
【００４０】
これにより、本発明では、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、例えば走査レンズの特性により生じる走査ムラを補正するような、ライン毎に常に同じ補正を行う場合の外部における制御回路等にかける負荷を軽減する際に、同時に、ポリゴンミラーの回転ムラのような、ライン毎に変化する補正にも同時に対応することが可能となる。
【００４１】
また、本発明は、画素クロックに基づいて光源を駆動することで被走査媒体を走査するための光束を出力するレーザ走査装置であって、前記光束を出力する光源と、該光源を駆動する駆動部と、上記何れかの画素クロック生成装置と、を有し、前記駆動部が、前記画素クロック生成装置から出力された前記画素クロックに基づいて前記光源を駆動することを特徴としている。
【００４２】
これにより、本発明では、上記のような効果を奏する画素クロック生成装置が組み込まれたレーザ走査装置を提供することが可能となる。
【００４３】
また、本発明は、画素クロックに基づいて複数の光源を駆動することで被走査媒体を走査するための複数の光束を出力するレーザ走査装置であって、前記複数の光束を出力する複数の光源と、該複数の光源を駆動する駆動部と、上記何れかの画素クロック生成装置と、を有し、前記駆動部が、前記画素クロック生成装置から出力された前記画素クロックに基づいて前記複数の光源を駆動することを特徴としている。
【００４４】
これにより、本発明では、上記のような効果を奏する画素クロック生成装置が組み込まれたマルチビーム光学系のレーザ走査装置を提供することが可能となる。
【００４５】
更に、本発明は、上記のレーザ走査装置において、前記複数の光源が、所定の回転軸を中心として対象且つ回転可能に設けられ、前記各光軸が、前記偏向器の反射面において交差するように、前記所定の回転軸に対して所定角度を有することも有効である。
【００４６】
これにより、本発明では、一度に複数のラインを走査できるレーザ走査装置を提供することが可能となる。
【００４７】
また、本発明は、画素クロックに基づいて１つ又は複数の光源を駆動して被走査媒体上に画像を形成する画像形成装置であって、上記何れかのレーザ走査装置を具備することを特徴としている。
【００４８】
これにより、本発明では、上記のレーザ走査装置を搭載した画像形成装置を提供することが可能となる。
【００４９】
更に、本発明は、上記の画像形成装置において、前記複数の光源毎の位相データを保持する位相データ保持手段を有し、前記画素クロック生成装置が、前記複数の光源毎の位相データに基づいて該複数の光源毎に画素クロックを生成し、前記駆動部は、前記複数の光源毎に生成された前記画素クロックに基づいて前記複数の光源を駆動することも有効である。
【００５０】
これにより、本発明では、一度に複数のラインを走査することで画像を形成する画像形成装置を提供することが可能となる。
【００５１】
【発明の実施の形態】
〔原理〕
本発明を説明するにあたり、本発明の原理について先に触れる。
【００５２】
本発明は、上述したように、簡素な構成で高精度に画素クロックの位相制御を行うためのものである。そこで本発明は、画素クロック（ＰＣＬＫ）の遷移を検出し、これと画素クロック（ＰＣＬＫ）の位相のシフト量を指示する位相データとに基づいて、画素クロック（ＰＣＬＫ）の遷移を制御する制御信号を生成する。更に、この制御信号に基づいて画素クロック（ＰＣＬＫ）の状態を遷移させる構成とする。
【００５３】
これを実現するために、本発明では例えば、画素クロック（ＰＣＬＫ）の遷移のタイミングで出力された検出信号を複数段の出力を有するシフトレジスタでシフトさせ、この複数段の出力の中から何れかをマルチプレクサで選択して出力する。尚、マルチプレクサは位相データに基づいた選択を行う。更に、検出信号をシフトさせるピッチをより細かくすることで、より詳細且つ的確に画素クロック（ＰＣＬＫ）の位相制御ができるように構成する。
【００５４】
このような構成とすることで、本発明では画素クロック生成装置の構成を簡素なものとすることが可能となる。
【００５５】
また、上記のような手順を高周波クロック（ＶＣＬＫ）に基づいて実行することで、より高精度に画素クロック（ＰＣＬＫ）の位相を制御することが可能となる。
【００５６】
以下、本発明を好適に実施した形態について図面を用いて詳細に説明する。
【００５７】
〔第１の実施例〕
まず、本発明の第１の実施例について以下に説明する。図１に本発明による画像形成装置１００のの全体構成を示す。
【００５８】
・第１の実施例の構成
図１を参照すると、画像形成装置１００は、レーザ駆動部１５０で駆動されることで任意時間幅のレーザ光を出力する半導体レーザ１０１を有している。また、半導体レーザ１０１から出力されたレーザ光は、コリメータレンズ１０２及びシリンダレンズ１０３を介することで整形され、その後、ポリゴンミラー１０４に入射することで、周期性をもって感光体１０５上を走査するように反射される。また、反射されたレーザ光は、感光体１０５に照射される前にｆθレンズ１０６及びミラー１０９及びトロイダルレンズ１０７を介することで光軸が曲げられる。
【００５９】
このように光軸が曲げられたレーザ光は、感光体１０５に照射され、光スポットを形成する。これにより感光体１０５上には、半導体レーザ１０１の出力に応じた画像（静電潜像）が形成される。
【００６０】
また、ミラー１０９の両端には、それぞれフォトディテクタ１０８ａ，１０８ｂが設けられており、走査の開始と終了とが検出されるように構成されている。即ち、ポリゴンミラー１０４により所定方向へ反射するレーザ光は、感光体１０５を１ライン走査する前に開始側のフォトディテクタ１０８ａに入射され、走査後にフォトディテクタ１０８ｂに入射される。また、フォトディテクタ１０８ａ，１０８ｂは、入射されたレーザ光を電気信号（第１／第２水平同期信号）に変換して、これをドット位置ずれ検出・制御部１１０に入力する。このようにドット位置ずれ検出・制御部１１０には、１ライン毎の走査開始のタイミングと走査終了のタイミングとが入力される。また、フォトディテクタ１０８ａから出力される第１の水平同期信号は、ライン同期信号として画像処理部１３０にも入力される。
【００６１】
ドット位置ずれ検出・制御部１１０では、フォトディテクタ１０８ａと１０８ｂとから入力される２つの電気信号の時間間隔が測定され、この測定値に基づいて１ライン毎に走査時間のずれ量が求められる。この方法としては、例えば測定された時間間隔を予め設定しておいた基準の時間と比較する等の方法を採用することができる。
【００６２】
また、ドット位置ずれ検出・制御部１１０は、求めたずれ量を補正するための位相データを生成する。ここで、位相データとは、走査レンズ等よりなる光学系の特性により生じる走査ムラを補正したり、ポリゴンミラー１０４の回転ムラによるドット位置ずれを補正したり、レーザ光の色収差によって生じるドット位置ずれを補正するためのものであり、画素クロックの位相のシフト量の指示が示されている。また、生成された位相データは画素クロック生成部１２０に入力される。
【００６３】
画素クロック生成部１２０では、入力された位相データに基づいて半導体レーザ１０１を駆動する際のタイミングとなる画素クロック（ＰＣＬＫ）を生成する。この構成については、以下において図面を用いて詳細に説明する。また、生成された画素クロック（ＰＣＬＫ）は画像処理部１３０及びレーザ駆動データ生成部１４０に与えられる。
【００６４】
画像処理部１３０は、画素クロック（ＰＣＬＫ）を基準に画像データを生成し、これをレーザ駆動データ生成部１４０に入力する。レーザ駆動データ生成部１４０は、入力された画像データから画素クロック（ＰＣＬＫ）を基準にしてレーザ駆動データ（変調データ）を生成し、これをレーザ駆動部１５０に入力する、レーザ駆動部１５０は、入力されたレーザ駆動データに従って半導体レーザ１０１を駆動する。これにより、感光体１０５には、走査幅揺らぎの解消された画像が形成される。
【００６５】
・・画素クロック生成部１２０
次に、上記した画像形成装置１００における画素クロック生成部１２０の詳細について、図面を用いて詳細に説明する。図２は、本実施例による画素クロック生成部１２０の構成を示すブロック図である。
【００６６】
図２を参照すると、画素クロック生成部１２０は、高周波クロック生成回路１２０１，第１遷移検出回路１２０２，第１制御信号生成回路１２０３，第１クロック生成回路１２０４，第２遷移検出回路１２０５，第２制御信号生成回路１２０６，第２クロック生成回路１２０７，マルチプレクサ１２０８，制御データ生成回路１２０９，ステータス信号生成回路１２１０，セレクト信号生成回路１２１１からなる。
【００６７】
上記構成において、高周波クロック生成回路１２０１は画素クロック（ＰＣＬＫ）の基準信号である高周波クロック（ＶＣＬＫ）を生成し、これを第１遷移検出回路１２０２及び第２遷移検出回路１２０５と第１制御信号生成回路１２０３及び第２制御信号生成回路１２０６と第１クロック生成回路１２０４及び第２クロック生成回路１２０７とへ供給する。
【００６８】
第１遷移検出回路１２０２は、高周波クロック（ＶＣＬＫ）の立ち上がりで動作し、第１クロック生成回路１２０４からフィードバックされる第１クロック信号の立ち上がりを検出して、高周波クロック（ＶＣＬＫ）の１クロック幅のパルス信号を検出信号１として出力する。
【００６９】
第１制御信号生成回路１２０３は、高周波クロック（ＶＣＬＫ）の立ち上がりで動作し、第１遷移検出回路１２０２から入力された検出信号１と制御データ生成回路１２０９（後述で説明）から入力された制御データ１とに基づいて制御信号１ａ及び制御信号１ｂを出力する。
【００７０】
第１クロック生成回路１２０４は、高周波クロック（ＶＣＬＫ）の立ち上がりで動作し、第１制御信号生成回路１２０３から入力された制御信号１ａ及び制御信号１ｂに基づいて第１クロックを生成する。
【００７１】
また、第２遷移検出回路１２０５は、高周波クロック（ＶＣＬＫ）の立ち下がりで動作し、第２クロック生成回路１２０７からフィードバックされる第２クロック信号の立ち上がりを検出して、高周波クロック（ＶＣＬＫ）の１クロック幅のパルス信号を検出信号２として出力する。
【００７２】
第２制御信号生成回路１２０６は、高周波クロック（ＶＣＬＫ）の立ち下がりで動作し、第２遷移検出回路１２０４から入力された検出信号２と制御データ生成回路１２０９から入力された制御データ２とに基づいて制御信号２ａ及び制御信号２ｂを出力する。
【００７３】
第２クロック生成回路１２０７は、高周波クロック（ＶＣＬＫ）の立ち下がりで動作し、第２制御信号生成回路１２０６から入力された制御信号２ａ及び制御信号２ｂに基づいて第２クロックを生成する。
【００７４】
マルチプレクサ１２０８は、セレクト信号生成回路１２１１（後述で説明）から入力されたセレクト信号に基づいて、入力された第１クロック及び第２クロックの中から何れかを選択し、これを画素クロック（ＰＣＬＫ）として出力する。
【００７５】
制御データ生成回路１２０９は、図１におけるドット位置ずれ検出・制御部１１０から与えられた位相データとステータス信号生成回路１２１０（後述で説明）から入力されたステータス信号とに基づいて制御データ１及び制御データ２を生成し、これをそれぞれ第１制御信号生成回路１２０３，第２制御信号生成回路１２０６へ出力する。
【００７６】
本実施例において、位相データを例えば３ビット（ｂｉｔ）とし、位相シフト量と位相データとを以下の表１のように対応付ける。
【００７７】
【表１】
0004246445.tif 000002
ステータス信号生成回路１２１０は、位相データのビット０が‘１’のときに、画素クロック（ＰＣＬＫ）の立ち上がりのタイミングで信号をトグルさせ、これをステータス信号として出力する。尚、ビット０とは、位相データのビット配列における最後尾ビットを指す（例えば位相データ‘００１’であれば‘１’を指す）。
【００７８】
これによりステータス信号は、高周波クロック（ＶＣＬＫ）の立ち上がり時に画素クロック（ＰＣＬＫ）が立ち上がっていれば第１のステートを示し、高周波クロック（ＶＣＬＫ）の立ち下がり時に画素クロック（ＰＣＬＫ）が立ち上がっているときは第２のステートを示す。尚、以下の説明では、第１のステートを‘０’とし、第２のステートを‘１’とする。
【００７９】
セレクト信号生成回路１２１１は、位相データのビット０が‘１’のときに、画素クロック（ＰＣＬＫ）の立ち下がりのタイミングで信号をトグルさせ、これをセレクト信号として出力する。
【００８０】
・・・第１制御信号生成回路１２０３及び第２制御信号生成回路１２０６
ここで、図３を用いて図２における第１制御信号生成回路１２０３及び第２制御信号生成回路１２０６の回路構成を説明する。図３を参照すると、第１制御信号生成回路１２０３は、複数段（図３では例としてＦＦ１０〜ＦＦ１８の９段）のフリップフロップ（以下、ＦＦと略す）で構成されたシフトレジスタ１２３１と、シフトレジスタ１２３１における何れかのＦＦから出力された信号を選択的に出力するマルチプレクサ１２３２とを有して構成される。また同様に、第２制御信号生成回路１２０６は、複数段（図３では例としてＦＦ２０〜ＦＦ２８の９段）のＦＦで構成されたシフトレジスタ１２６１と、シフトレジスタ１２６１における何れかのＦＦから出力された信号を選択的に出力するマルチプレクサ１２６２とを有して構成される。尚、図３に示すシフトレジスタ１２３１，１２６１は、位相シフトが無い場合に高周波クロック（ＶＣＬＫ）の８分周に相当するデューティ比５０％の画素クロック（ＰＣＬＫ）を生成する。
【００８１】
この構成において第１制御信号生成回路１２０３におけるシフトレジスタ１２３１は、高周波クロック（ＶＣＬＫ）の立ち上がりで動作し、また、第２制御信号生成回路１２０６におけるシフトレジスタ１２６１は、高周波クロック（ＶＣＬＫ）の立ち下がりで動作する。
【００８２】
シフトレジスタ１２３１は、入力された検出信号１を高周波クロック（ＶＣＬＫ）に基づいて位相シフトさせる。本実施例では位相シフト無しのときにデューティ比５０％の画素クロック（ＰＣＬＫ）を生成するため、シフトレジスタ１２３１は３段目のＦＦ１２から出力された信号Ｓ１２を制御信号１ａとして出力する。また同様に、シフトレジスタ１２６１は、入力された検出信号２を高周波クロック（ＶＣＬＫ）に基づいて位相シフトさせ、３段目のＦＦ２２から出力された信号Ｓ２２を制御信号２ａとして出力する。
【００８３】
マルチプレクサ１２３２には、シフトレジスタ１２３１を構成するＦＦ１４〜ＦＦ１８の出力（信号Ｓ１４〜Ｓ１８）が入力される。マルチプレクサ１２３１は入力された信号Ｓ１４〜Ｓ１８の何れかを、制御データ１に基づいて選択し、これを制御信号１ｂとして出力する。また同様に、マルチプレクサ１２６２には、シフトレジスタ１２６１を構成するＦＦ２４〜ＦＦ２８の出力（信号Ｓ２４〜Ｓ２８）が入力される。マルチプレクサ１２６２は入力された信号Ｓ２４〜Ｓ２８の何れかを、制御データ２に基づいて選択し、これを制御信号２ｂとして出力する。この構成における制御データ１又は制御データ２と制御信号１ｂ又は制御信号２ｂとの真理値表を以下の表２に示す。
【００８４】
【表２】
0004246445.tif 000003
・・・第１クロック生成回路１２０４及び第２クロック生成回路１２０７
また、図２における第１クロック生成回路１２０４及び第２クロック生成回路１２０７の回路構成を図４を用いて説明する。図４を参照すると、第１クロック生成回路１２０４はＪＫ−ＦＦ１２４１で構成され、また、第２クロック生成回路１２０７はＪＫ−ＦＦ１２７１で構成されている。この構成において、ＪＫ−ＦＦ１２４１は高周波クロック（ＶＣＬＫ）の立ち上がりで動作し、ＪＫ−ＦＦ１２７１は高周波クロック（ＶＣＬＫ）の立ち下がりで動作する。
【００８５】
従って、第１クロック生成回路１２０４は、制御信号１ａが‘Ｈ’で制御信号１ｂが‘Ｌ’である場合、高周波クロック（ＶＣＬＫ）の立ち上がりで第１クロックに‘Ｌ’を出力し、これに対して制御信号１ａが‘Ｌ’で制御信号１ｂが‘Ｈ’出有る場合、高周波クロック（ＶＣＬＫ）の立ち上がりで第１クロックに‘Ｈ’を出力する。また同様に、第２クロック生成回路１２０７は、制御信号２ａが‘Ｈ’で制御信号２ｂが‘Ｌ’である場合、高周波クロック（ＶＣＬＫ）の立ち下がりで第２クロックに‘Ｌ’を出力し、これに対して、制御信号２ａが‘Ｌ’で制御信号２ｂが‘Ｈ’である場合、高周波クロック（ＶＣＬＫ）の立ち下がりで第２クロックに‘Ｈ’を出力する。
【００８６】
また、第１クロック生成回路１２０４及び第２クロック生成回路１２０７の他の構成例を図５に示す。図５を参照すると、この例では第１クロック生成回路１２０４がクロック同期セットリセット付きのＤタイプフリップフロップ（Ｄ−ＦＦ）１２４２で構成され、また、第２クロック生成回路１２０７がクロック同期セットリセット付きのＤ−ＦＦ１２７２で構成されている。尚、本例による第１クロック生成回路１２０４及び第２クロック生成回路１２０７の動作は図４に示すものと同様である。
【００８７】
・・・制御データ生成回路１２０９
次に、図２における制御データ生成回路１２０９について説明する。制御データ生成回路１２０９は、図１におけるドット位置ずれ検出・制御部１１０から与えられた位相データと、ステータス信号生成回路１２１０から入力されたステータス信号とをデコードして制御データ１及び制御データ２を作成し、これを出力する。この制御データ生成回路１２０９の動作は、第１制御信号生成回路１２０３及び第２制御信号生成回路１２０６と関係する。即ち、図３に示す第１制御信号生成回路１２０３のシフトレジスタ１２３１の入力の順番、及び、第２制御信号生成回路１２０６のシフトレジスタ１２６１の入力の順番に依存して、制御データ生成回路１２０９のデコードの動作が決定される。尚、本実施例による位相シフト量と位相データとの対応は上述において表１を用いて説明した通りである。また、本実施例による制御データ生成回路１２０９の真理値表を以下の表３に示す。
【００８８】
【表３】
0004246445.tif 000004
・第１の実施例の動作
次に、上述した画素クロック生成回路１２０の動作について、図６のタイミングチャートを用いて詳細に説明する。尚、図６では、位相シフト量が‘０’の時（以下、位相シフト０という）と、高周波クロック（ＶＣＬＫ）の‘＋１／２’幅の時（位相シフト無しの画素クロック（ＰＣＬＫ）の１／１６幅進めることに相当：以下、位相シフト＋１／１６という）と、高周波クロック（ＶＣＬＫ）の‘−１／２幅’の時（位相シフト無しの画素クロック（ＰＣＬＫ）の１／１６幅遅らせることに相当：以下、位相シフト−１／１６という）と、について例を挙げる。
【００８９】
・・位相シフト０
まず、位相シフト量が‘０’の画素クロック（ＰＣＬＫ）を生成する際の、制御データ１及び制御データ２の生成と、第１クロックの生成と、第２クロックの生成と、画素クロック（ＰＣＬＫ）の生成と、について図６におけるタイミングｔ１’〜ｔ５を参照して説明する。
【００９０】
・・・制御データ１及び制御データ２の生成
この動作では、まず、画素クロック（ＰＣＬＫ）の立ち上がり（タイミングｔ１）に同期して、ドット位置ずれ検出・制御部１１０から画素クロック生成部１２０へ位相シフト０を示す位相データ‘０００’が与えられる。与えられた位相データ‘０００’は制御データ生成回路１２０９へ入力される。また、この際、位相データのビット０がステータス信号生成回路１２１０及びセレクト信号生成回路１２１１へ入力される（タイミングｔ１）。尚、初期の状態では、ステータス信号を‘０’とする。従って、この場合では制御データ生成回路１２０９へ入力されるステータス信号の状態が‘０’となる。
【００９１】
このように位相データ‘０００’とステータス信号‘０’とが入力されると、制御データ生成回路１２０９は、表２に示す真理値表に基づいて制御データ１‘０１０’及び制御データ２‘０１０’を生成し、制御データ１を第１制御信号生成回路１２０３へ、制御データ２を第２制御信号生成回路１２０６へそれぞれ出力する。
【００９２】
・・・第１クロックの生成
また、第１遷移検出回路１２０２は、タイミングｔ１で第１クロックの立ち上がりを検出し、図６に示すように高周波クロック（ＶＣＬＫ）１クロック幅のパルス信号を検出信号１として出力する（タイミングｔ１）。検出信号１は第１制御信号生成回路１２０３のシフトレジスタ１２３１に入力される。シフトレジスタ１２３１は検出信号１をシフトさせることで、図６に示すような信号Ｓ１０〜Ｓ１８を生成する。また、上述にあるように、生成した信号におけるＳ１２を制御信号１ａとして出力する。
【００９３】
このように制御信号１ａは、Ｓ１２そのものであるので、タイミングｔ２で‘Ｈ’へと立ち上がり始め、タイミングｔ３において‘Ｈ’の状態を維持している。従って、第１クロック生成回路１２０４は、出力している第１クロックの状態をタイミングｔ３で‘Ｈ’から‘Ｌ’に遷移させる。
【００９４】
また、第１制御信号生成回路１２０３のマルチプレクサ１２３２には、‘０１０’の制御データ１が入力されているため、シフトレジスタ１２３１におけるＳ１６が選択されて、これが制御信号１ｂとして出力される。このように制御信号１ｂは、Ｓ１６そのものであるので、タイミングｔ４で‘Ｈ’へと立ち上がり始め、タイミングｔ５において‘Ｈ’の状態を維持している。従って、第１クロック生成回路１２０４は、出力している第１クロックの状態をタイミングｔ５で‘Ｌ’から‘Ｈ’に遷移させる。
【００９５】
このように制御信号１ａ及び制御信号１ｂに基づいて信号の状態を遷移させることで、タイミングｔ１からタイミングｔ３の期間で‘１’の状態となり、タイミングｔ３からタイミングｔ５の期間で‘０’の状態となる第１クロックが生成される。
【００９６】
・・・第２クロックの生成
また、第２遷移検出回路１２０５は、タイミングｔ１’で第２クロックの立ち上がりを検出し、図６に示すように高周波クロック（ＶＣＬＫ）１クロック幅のパルス信号を検出信号２として出力する（タイミングｔ１’）。検出信号２は第２制御信号生成回路１２０６のシフトレジスタ１２６１に入力される。シフトレジスタ１２６１は検出信号２をシフトさせることで、図６に示すような信号Ｓ２０〜Ｓ２８を生成する。また、上述にあるように、生成した信号におけるＳ２２を制御信号２ａとして出力する。
【００９７】
このように制御信号２ａは、Ｓ２２そのものであるので、タイミングｔ２’で‘Ｈ’へと立ち上がり始め、タイミングｔ３’において‘Ｈ’の状態を維持している。従って、第２クロック生成回路１２０７は、出力している第２クロックの状態をタイミングｔ３’で‘Ｈ’から‘Ｌ’に遷移させる。
【００９８】
また、第２制御信号生成回路１２０６のマルチプレクサ１２６２には、‘０１０’の制御データ２が入力されているため、シフトレジスタ１２６１におけるＳ２６が選択されて、これが制御信号２ｂとして出力される。このように制御信号２ｂは、Ｓ２６そのものであるので、タイミングｔ４’で‘Ｈ’へと立ち上がり始め、タイミングｔ５’において‘Ｈ’の状態を維持している。従って、第２クロック生成回路１２０７は、出力している第２クロックの状態をタイミングｔ５’で‘Ｌ’から‘Ｈ’に遷移させる。
【００９９】
このように制御信号２ａ及び制御信号２ｂに基づいて信号の状態を遷移させることで、タイミングｔ１’からタイミングｔ３’の期間で‘１’の状態となり、タイミングｔ３’からタイミングｔ５’の期間で‘０’の状態となる第２クロックが生成される。
【０１００】
・・・画素クロック（ＰＣＬＫ）の生成
更に又、セレクト信号生成回路１２１１に入力される位相データのビット０が‘１’であるため、セレクト信号は‘Ｌ’のままである。従って、マルチプレクサ１２０８は、入力された第１クロック及び第２クロックの中から第１クロックを選択して、これを画素クロック（ＰＣＬＫ）として出力する。
【０１０１】
このように動作することで、位相シフト０の画素クロック（ＰＣＬＫ）が生成され出力される。
【０１０２】
・・位相シフト＋１／１６
次に、位相シフト量が位相シフト無しの画素クロック（ＰＣＬＫ）と比較して１／１６画素クロック幅長い画素クロック（ＰＣＬＫ）を生成する際の、制御データ１及び制御データ２の生成と、第１クロックの生成と、第２クロックの生成と、画素クロック（ＰＣＬＫ）の生成と、について図６におけるタイミングｔ５’〜ｔ９’を参照して説明する。
【０１０３】
・・・制御データ１及び制御データ２の生成
この動作では、まず、画素クロック（ＰＣＬＫ）の立ち上がり（タイミングｔ５に同期して、ドット位置ずれ検出・制御部１１０から画素クロック生成部１２０へ位相シフト＋１／１６を示す位相データ‘００１’が与えられる。与えられた位相データ‘００１’は制御データ生成回路１２０９へ入力される。また、この際、位相データのビット０が‘０’であるため、ステータス信号はトグルされず‘０’のままとなる。
【０１０４】
このように位相データ‘００１’とステータス信号‘０’とが入力されると、制御データ生成回路１２０９は、表３に示す真理値表に基づいて制御データ１‘０１０’及び制御データ２‘００１’を生成し、制御データ１を第１制御信号生成回路１２０３へ、制御データ２を第２制御信号生成回路１２０６へそれぞれ出力する。
【０１０５】
・・・第１クロックの生成
また、第１遷移検出回路１２０２は、タイミングｔ５で第１クロックの立ち上がりを検出し、図６に示すように高周波クロック（ＶＣＬＫ）１クロック幅のパルス信号を検出信号１として出力する（タイミングｔ５）。検出信号１は第１制御信号生成回路１２０３のシフトレジスタ１２３１に入力される。シフトレジスタ１２３１は検出信号１をシフトさせることで、図６に示すような信号Ｓ１０〜Ｓ１８を生成する。また、上述にあるように、生成した信号におけるＳ１２を制御信号１ａとして出力する。
【０１０６】
このように制御信号１ａは、Ｓ１２そのものであるので、タイミングｔ６で‘Ｈ’へと立ち上がり始め、タイミングｔ７において‘Ｈ’の状態を維持している。従って、第１クロック生成回路１２０４は、出力している第１クロックの状態をタイミングｔ７で‘Ｈ’から‘Ｌ’に遷移させる。
【０１０７】
また、第１制御信号生成回路１２０３のマルチプレクサ１２３２には、‘０１０’の制御データ１が入力されているため、シフトレジスタ１２３１におけるＳ１６が選択されて、これが制御信号１ｂとして出力される。このように制御信号１ｂは、Ｓ１６そのものであるので、タイミングｔ８で‘Ｈ’へと立ち上がり始め、タイミングｔ９において‘Ｈ’の状態を維持している。従って、第１クロック生成回路１２０４は、出力している第１クロックの状態をタイミングｔ９で‘Ｌ’から‘Ｈ’へ遷移させる。
【０１０８】
このように制御信号１ａ及び制御信号１ｂに基づいて信号の状態を遷移させることで、タイミングｔ５からタイミングｔ７の期間で‘１’の状態となり、タイミングｔ７からタイミングｔ９の期間で‘０’の状態となる第１クロックが生成される。
【０１０９】
・・・第２クロックの生成
また、第２遷移検出回路１２０５は、タイミングｔ５’で第２クロックの立ち下がりを検出し、図６に示すように高周波クロック（ＶＣＬＫ）１クロック幅のパルス信号を検出信号２として出力する（タイミングｔ５’）。検出信号２は第２制御信号生成回路１２０６のシフトレジスタ１２６１に入力される。シフトレジスタ１２６１は検出信号２をシフトさせることで、図６に示すような信号Ｓ２０〜Ｓ２８を生成する。また、上述にあるように、生成した信号におけるＳ２２を制御信号２ａとして出力する。
【０１１０】
このように制御信号２ａは、Ｓ２２そのものであるので、タイミングｔ６’で‘Ｈ’へと立ち上がり始め、タイミングｔ７’において‘Ｈ’の状態を維持している。従って、第２クロック生成回路１２０７は、出力している第２クロックの状態をタイミングｔ７’で‘Ｈ’から‘Ｌ’に遷移させる。
【０１１１】
また、第２制御信号生成回路１２０６のマルチプレクサ１２６２には、‘００１’の制御データ２が入力されているため、シフトレジスタ１２６１におけるＳ２７が選択されて、これが制御信号２ｂとして出力される。このように制御信号２ｂは、Ｓ２７そのものであるので、タイミングｔ８’で‘Ｈ’へと立ち上がり始め、タイミングｔ９’において‘Ｈ’の状態を維持している。従って、第２クロック生成回路１２０７は、出力している第２クロックの状態をタイミングｔ９’で‘Ｌ’から‘Ｈ’に遷移させる。
【０１１２】
このように制御信号２ａ及び制御信号２ｂに基づいて信号の状態を遷移させることで、タイミングｔ５’からタイミングｔ７’の期間で‘１’の状態となり、タイミングｔ７’からタイミングｔ９’の期間で‘０’の状態となる第２クロックが生成される。
【０１１３】
・・・画素クロック（ＰＣＬＫ）の生成
ここで本例では、セレクト信号生成回路１２１１に入力される位相データのビット０が‘１’であるため、セレクト信号は、タイミングｔ７の画素クロック（ＰＣＬＫ）の立ち下がりでトグルされて‘１’となる。よって、画素クロック（ＰＣＬＫ）の前半（セレクト信号が‘０’の期間）では、第１クロックがマルチプレクサ１２０８で選択されて画素クロック（ＰＣＬＫ）として出力され、後半（セレクト信号が‘１’の期間）では、第２クロックがマルチプレクサ１２０８で選択されて画素クロック（ＰＣＬＫ）として出力される。
【０１１４】
このように動作することで、位相シフト＋１／１６の画素クロック（ＰＣＬＫ）が生成され出力される。
【０１１５】
・・位相シフト−１／１６
次に、位相シフト量が位相シフト無しの画素クロック（ＰＣＬＫ）と比較して１／１６画素クロック幅短い画素クロック（ＰＣＬＫ）を生成する際の、制御データ１及び制御データ２の生成と、第１クロックの生成と、第２クロックの生成と、画素クロック（ＰＣＬＫ）の生成と、について図６におけるタイミングｔ９からタイミングｔ１３を参照して説明する。
【０１１６】
・・・制御データ１及び制御データ２の生成
この動作では、まず、画素クロック（ＰＣＬＫ）の立ち上がり（タイミングｔ９’）に同期して、ドット位置ずれ検出・制御部１１０から画素クロック生成部１２０へ位相シフト−１／１６を示す位相データ‘１０１’が与えられる。与えられた位相データ‘１０１’は制御データ生成回路１２０９へ入力される。また、この際、位相データのビット０が‘１’であるため、ステータス信号はトグルされて‘１’となる。
【０１１７】
このように位相データ‘１０１’とステータス信号‘１’とが入力されると、制御データ生成回路１２０９は、表２に示す真理値表に基づいて制御データ１‘０１０’及び制御データ２‘０１１’を生成し、制御データ１を第１制御信号生成回路１２０３へ、制御データ２を第２制御信号生成回路１２０６へそれぞれ入力する。
【０１１８】
・・・第１クロックの生成
また、第１遷移検出回路１２０２は、タイミングｔ９で第１クロックの立ち上がりを検出し、図６に示すように高周波クロック（ＶＣＬＫ）１クロック幅のパルス信号を検出信号１として出力する（タイミングｔ９）。検出信号１は第１制御信号生成回路１２０３のシフトレジスタ１２３１に入力される。シフトレジスタ１２３１は検出信号１をシフトさせることで、図６に示すような信号Ｓ１０〜Ｓ１８を生成する。また、上述にあるように、生成した信号におけるＳ１２を制御信号１ａとして出力する。
【０１１９】
このように制御信号１ａは、Ｓ１２そのものであるので、タイミングｔ１０で‘Ｈ’へと立ち上がり始め、タイミングｔ１１において‘Ｈ’の状態を維持している。従って、第１クロック生成回路１２０４は、出力している第１クロックの状態をタイミングｔ１１で‘Ｈ’から‘Ｌ’に遷移させる。
【０１２０】
また、第１制御信号生成回路１２０３のマルチプレクサ１２３２には、‘０１０’の制御データ１が入力されているため、シフトレジスタ１２３２におけるＳ１６が選択されて、これが制御信号１ｂとして出力される。このように制御信号１ｂは、Ｓ１６そのものであるので、タイミングｔ１２で‘Ｈ’へと立ち上がり始め、タイミングｔ１３において‘Ｈ’の状態を維持している。従って、第１クロック生成回路１２０４は、出力している第１クロックの状態をタイミングｔ１３で‘Ｌ’から‘Ｈ’へ遷移させる。
【０１２１】
このように制御信号１ａ及び制御信号１ｂに基づいて信号の状態を遷移させることで、タイミングｔ９からタイミングｔ１１の期間で‘１’の状態となり、タイミングｔ１１からタイミングｔ１３の期間で‘０’の状態となる第１クロックが生成される。
【０１２２】
・・・第２クロックの生成
また、第２遷移検出回路１２０５は、タイミングｔ９’で第２クロックの立ち上がりを検出し、図６に示すように高周波クロック（ＶＣＬＫ）１クロック幅のパルス信号を検出信号２として出力する（タイミングｔ９’）。検出信号２は第２制御信号生成回路１２０６のシフトレジスタ１２６１に入力される。シフトレジスタ１２６１は検出信号２をシフトさせることで、図６に示すような信号Ｓ２０〜Ｓ２８を生成する。また、上述にあるように、生成した信号におけるＳ２２を制御信号２ａとして出力する。
【０１２３】
このように制御信号２ａは、Ｓ２２そのものであるので、タイミングｔ１０’で‘Ｈ’へと立ち上がり始め、タイミングｔ１１’において‘Ｈ’の状態を維持している。従って、第２クロック生成回路１２０７は、出力している第２クロックの状態をタイミングｔ１１’で‘Ｈ’から‘Ｌ’に遷移させる。
【０１２４】
また、第２制御信号生成回路１２０６のマルチプレクサ１２６２には、‘０１１’の制御データ２が入力されているため、シフトレジスタ１２６１におけるＳ２５が選択されて、これが制御信号２ｂとして出力される。このように制御信号２ｂは、Ｓ２５そのものであるので、タイミングｔ１２’で‘Ｈ’へと立ち上がり始め、タイミングｔ１３’において‘Ｈ’の状態を維持している。従って、第２クロック生成回路１２０７は、出力している第２クロックの状態をタイミング１３’で‘Ｌ’から‘Ｈ’に遷移させる。
【０１２５】
このように制御信号２ａ及び制御信号２ｂに基づいて信号の状態を遷移させることで、タイミングｔ９’からタイミングｔ１１’の期間で‘１’の状態となり、タイミングｔ１１’からタイミングｔ１３’の期間で‘０’の状態となる第２クロックが生成される。
【０１２６】
・・・画素クロック（ＰＣＬＫ）の生成
ここで本例では、セレクト信号生成回路１２１１に入力される位相データのビット０が‘１’であるため、セレクト信号は、タイミングｔ１１の画素クロック（ＰＣＬＫ）の立ち下がりでトグルされて‘０’となる。よって、画素クロック（ＰＣＬＫ）の前半（セレクト信号が‘１’の期間）では、第２クロックがマルチプレクサ１２０８で選択されて画素クロック（ＰＣＬＫ）として出力され、後半（セレクト信号が‘０’の期間）では、第１クロックがマルチプレクサ１２０８で選択されて画素クロック（ＰＣＬＫ）として出力される。
【０１２７】
このように動作することで、位相シフト−１／１６の画素クロック（ＰＣＬＫ）が生成され出力される。
【０１２８】
尚、本説明では、位相シフト量が‘０’，位相シフト無しの画素クロック（ＰＣＬＫ）の‘＋１／１６クロック幅’，位相シフト無しの画素クロック（ＰＣＬＫ）の‘−１／１６クロック幅’についてのみ説明したが、図３に示す第１制御信号生成回路１２０３及び第２制御信号生成回路１２０６によれば、これに限定されず、位相シフト無しの画素クロック（ＰＣＬＫ）の‘＋２／１６クロック幅’，位相シフト無しの画素クロック（ＰＣＬＫ）の‘＋３／１６クロック幅’，位相シフト無しの画素クロック（ＰＣＬＫ）の‘−２／１６クロック幅’，位相シフト無しの画素クロック（ＰＣＬＫ）の‘−３／１６クロック幅’についても同様に制御することが可能である。更に、本実施例では、図３に示すシフトレジスタ１２３１及びシフトレジスタ１２６１のＦＦの段数を増減させることで、より大きなクロック幅で画素クロック（ＰＣＬＫ）の位相制御を行うことが可能となる。
【０１２９】
以上のように構成し、動作させることで、本実施例では、１つの画素クロック（ＰＣＬＫ）ずつ、±１／１６画素クロック幅のステップで、即ち、高周波クロックの半分のピッチステップで位相シフトされた画素クロック（ＰＣＬＫ）を生成することが可能となる。尚、図２において、第２遷移検出回路１２０５，第２制御信号生成回路１２０６，第２クロック生成回路１２０７に高周波クロックを反転させたクロックを与えるように構成することで、これらを第１遷移検出回路１２０２，第１制御信号生成回路１２０３，第１クロック生成回路１２０４と同様な部品で構成することが可能となり、コストを削減することが可能となる。
【０１３０】
〔第２の実施例〕
また、第１の実施例における画素クロック生成部１２０の他の構成を第２の実施例として以下に説明する。図７は、本実施例による画素クロック生成部１２０ａの構成を示すブロック図である。
【０１３１】
図７を参照すると、画素クロック生成部１２０ａは、第１の実施例による画素クロック生成部１２０の構成において、複数の位相データ（１）に対応する複数の位相データ（１’）を予め記憶する位相データ記憶回路１２１２が更に具備されている。尚、位相データ記憶回路１２１２には、位相データ（１）に対応する位相データ（２’）が予め外部等から設定される。従って、動作時に位相データ記憶回路１２１２は、画素クロック（ＰＣＬＫ）に同期して位相データを順次１つずつ読み出し、これを制御データ生成回路１２０９へ入力する。尚、位相データ記憶回路１２１２は、アドレスカウンタを含んで構成される。
【０１３２】
このように位相データを予め記憶しておく構成を有することで、本実施例では、固定されたデータを使用する場合に、予めこのデータを記憶しておくことが可能となるため、外部における制御回路等にかける負荷を軽減することが可能となる。即ち、例えば走査レンズの特性により生ずる走査ムラを補正するための、ライン毎に同じとなる位相データを使用する場合では、位相データ記憶回路１２１２に予め１ライン分の位相データを記憶しておき、ラインを走査する度に位相データ記憶回路１２１２の先頭アドレスから位相データを順次読み出して制御データ生成回路１２０９へ与えるように構成することが可能となるため、外部からライン毎に位相データを入力する必要がなくなり、外部へ回路等への負荷が軽減される。
【０１３３】
尚、この他の構成及び動作は第１の実施例と同様であるため、ここでは説明を省略する。
【０１３４】
〔第３の実施例〕
更にまた、第１の実施例における画素クロック生成部１２０の他の構成を第３の実施例として以下に説明する。図８は、本実施例による画素クロック生成部１２０ｃの構成を示すブロック図である。
【０１３５】
図８を参照すると、画素クロック生成部１２０ｃは、第１の実施例による画素クロック生成部１２０の構成において、複数の位相データ（２）に対応する複数の位相データ（２’）を予め記憶する位相データ記憶回路１２１２と、位相データ記憶部１２１２から出力された位相データ（２’）と外部から直接入力された位相データ（１）とを合成して作成した位相データ（３）を制御信号生成回路１２３へ出力する位相データ合成回路１２１３と、が更に具備されている。即ち、画素クロック生成部１２０ｃは、第２の実施例による位相データ記憶回路１２１２を用いて位相データ（２）に対応する位相データ（２’）を予め記憶しておき、この位相データ（２’）と外部から１ライン毎に入力された位相データ（１）とを合成することで、実際に補正を行うための位相データ（３）を位相データ合成回路１２１３において作成する。尚、位相データ記憶回路１２１２には、位相データ（２）に対応する位相データ（２’）が予め外部等から設定される。
【０１３６】
ここで、例えば位相シフト量と位相データとを上記の表２のように対応させたとすると、位相データ合成回路１２１３は、以下に示す（式１）のような計算を行うことで位相データ（３）を作成する。但し、位相データ合成回路１２１３は、（式１）による合成の結果、３ビットで表現しきれない値に関して上位のビットを破棄することで、生成される位相データを３ビットにする。
位相データ（３）＝位相データ（１）＋位相データ（２）  …（式１）
このように予め記憶しておいた、固定された補正を行うための位相データ（２）と任意の補正を行うための位相データ（１）とを合成する構成を有することで、本実施例では、走査レンズの特性により生じる走査ムラ等のような固定された走査ムラと、新たにドット位置ずれ検出・制御部１１０から入力されたポリゴンミラーの回転ムラ等のようなライン毎に変換する走査ムラとの双方に対応することが可能となる。
【０１３７】
尚、この他の構成及び動作は第１の実施例と同様であるため、ここでは説明を省略する。
【０１３８】
〔第４の実施例〕
また、上記した第１から第６の実施例では、画像形成装置１００にシングルビーム光学系（シングルビーム走査装置）を適用した場合について説明したが、これをマルチビーム光学系（マルチビーム走査装置）に置き換えることも可能である。以下、マルチビーム光学系を適用した場合について、第４の実施例として図面を用いて詳細に説明する。
【０１３９】
・マルチビーム走査装置３００
図９に本実施例において画像形成装置に適用されるマルチビーム走査装置３００の構成を示す。図９に示すマルチビーム走査装置３００では、図１０に示すように、間隔ｄｓ＝２５μｍを隔て、且つ、コリメートレンズ３０３（図９におけるコリメートレンズ３０３ａ，３０３ｂに対応）の光軸Ｃを対称として副走査方向にモノリシックに配列されている２個の発光源３０２ａ，３０２ｂを有する半導体レーザアレイ３０１（図９において半導体レーザアレイ３０１ａ，３０１ｂに対応）が用いられている。また、副走査方向に配列された２つの発光源３０２ａ，３０２ｂの光軸は、コリメートレンズ３０３及びシリンダレンズ１０３を介することで、ポリゴンミラー１０４の偏向面における反射点Ｒで交差する。
【０１４０】
この半導体レーザアレイ３０１が用いられたマルチビーム走査装置３００では、半導体レーザアレイ３０１ａ，３０１ｂの射出軸（光軸）が、各々対応するコリメートレンズ３０３ａ，３０３ｂの光軸と一致されている。また、コリメートレンズ３０３ａ，３０３ｂの光軸は、その対象軸Ｘに対して主走査方向に所定角（図９では１．５°）の射出角度を持っており、上述のように、各々の光軸がポリゴンミラー１０４の反射点Ｒで交差するようレイアウトされている。
【０１４１】
各半導体レーザアレイ３０１ａ，３０１ｂより射出した複数のビームはシリンダレンズ１０３を介してポリゴンミラー１０４で一括して走査され、ｆθレンズ１０６、トロイダルレンズ１０７により感光体１０５上に結像される。
【０１４２】
従って、マルチビーム走査装置３００を第１の実施例による画像形成装置１００に適用した場合、バッファメモリ２１０には、１ライン分の印字データがそれぞれ２つずつ、計４つの発光源毎に蓄えられる。書込制御部２２０は、ポリゴンミラー１０４の１つの側面毎にバッファメモリ２１０より４つの１ライン分の印字データを読み出し、これをレーザ駆動部２５０に与えて半導体レーザアレイ３０１ａ，３１０ｂを駆動させる。これにより、半導体レーザアレイ３０１ａ，３０１ｂの計４つの発光源は同時に駆動され、一度に４ラインずつの静電潜像が感光体１０５上に形成される。
【０１４３】
尚、画素クロック生成部１２０が上記実施例における位相データ記憶回路１２１２を具備していない場合、位相データは図１におけるドット位置ずれ検出・制御部１１０から画素クロック生成部１２０へ随時出力されるが、位相データ記憶回路１２１２を具備している場合、画素クロック生成部１２０には予め求められた位相データが設定されている。また、ドット位置ずれ検出・制御部１１０が、走査レンズの特性により生じる走査ムラを補正するようなライン毎に常に同じ補正をするための位相データ（１）だけでなく、ポリゴンミラーの回転ムラのようなライン毎に変化する補正にも対応するための位相データ（２）も生成するように構成すると良い。この場合、画素クロック生成部１２０に位相データ合成回路１２１３が具備されていれば、双方の位相データを画素クロック生成部１２０へ入力して、これらを合成することで、両方の補正に対応できるように構成する。更に又、本実施例のように、マルチビーム走査装置３００を適用した場合には、センサ１０８ａ，１０８ｂをビーム毎に設けることで、複数ライン分の位相データを同時に生成することが可能となる。
【０１４４】
・光源ユニット４００
次に、図１１を用いてマルチビーム走査装置３００の光源ユニット４００について詳細に説明する。図１１を参照すると、光源ユニット４００における半導体レーザアレイ４０３ａ，４０３ｂは、ベース部材４０４の裏側に嵌合される。これは各半導体レーザアレイ４０３ａ，４０３ｂの円筒状ヒートシンク部４０３ａ−１，４０３ｂ−１が、各々主走査方向に所定角度（本実施例では約１．５°）微小に傾斜するように形成された図示しない嵌合穴に嵌合されることで実現される。また、嵌合された半導体レーザアレイ４０３ａ，４０３ｂは、押え部材４０２ａ，４０２ｂによりベース部材４０４に抑え付けられ、ネジ４０１で固定される。この際、押え部材４０２ａ，４０２ｂの突起４０２ａ−１，４０２ｂ−１を円筒状ヒートシンク部４０３ａ−１，４０３ｂ−１の切り欠き部に合わせることで、半導体レーザアレイ４０３ａ，４０３ｂの発光源の配列方向が整列される。
【０１４５】
また、コリメートレンズ４０５ａ，４０５ｂは、各々その外周をベース部材４０４の半円状の取付ガイド面４０４ａ−２，４０４ｂ−２に沿わせて接着することで、半導体レーザアレイ４０３ａ，４０３ｂの発光源から射出した発散ビームが平行光束となるように、光軸方向が調整されつつ位置決めされる。
【０１４６】
尚、本実施例では、上記したように各々の半導体レーザアレイ４０３ａ，４０３ｂからの光線を主走査面内で交差させるため、光線に沿って形成される嵌合穴（ベース部材４０４裏面の嵌合穴）および半円状の取付ガイド面４０４ａ−２，４０４ｂ−２を、対称軸Ｘに対して対象に所定角度（図１２では１．５°）傾けて形成する。
【０１４７】
ベース部材４０４の円筒状係合部４０４−１は、ホルダ部材４０６の裏面に係合される。この際、ネジ４０７ａ，４０７ｂを貫通穴４０６ａ−４，４０６ｂ−４を介してネジ穴４０４ａ−３，４０４ｂ−３に螺合することで、ベース部材４０４とホルダ部材４０６とが固定され、光源ユニット４００が構成される。
【０１４８】
光源ユニット４００は、光学ハウジングの取付壁４０８に設けた基準穴４０８−１にホルダ部材４０６の円筒部４０６−１が嵌合され、表側よりスプリング４０９を挿入してストッパ部材４１０が円筒部４０６−２の先端４０６−２に係合される。これにより、ホルダ部材４０６は取付壁４０８の裏側に密着して保持される。この時、スプリング４０９の一端４０９−１を取付壁４０８に設けられた突起４０８−２に引っかけることで、円筒部４０６−１の中心を回転軸（対象軸Ｘに対応）とした回転力が発生する。更に、回転力を係止するためにストッパ部材４０６−３ように設けた調節ネジ４１２を調節することで、回転軸を中心としてユニット全体が回転され、図１５（ａ）に示すように、各ビームスポット列を１ライン分ずらして交互に配列させることが可能となる。
【０１４９】
また、アパーチャ４１１には、各半導体レーザアレイ４０３ａ，４０３ｂに対応したスリット４１１−１が設けられ、光学ハウジングに取り付けられて光ビームの射出径が規定されている。
【０１５０】
次に、図１２を用いて、上記した光源ユニット４００を光学ハウジング８０４に搭載することで構成されたマルチビーム走査装置８００の構成を詳細に説明する。
【０１５１】
図１２を参照すると、光源ユニット４００の背面には半導体レーザ４０３ａ，４０３ｂの制御を司る駆動回路が形成されたプリント基板８０２が装着されており、これらが光軸と直交する光学ハウジング８０４の壁面に上記したスプリング４０９により当接されている。また、光源ユニット４００は、調節ネジ４１２により傾きが併せられ姿勢が螺合される。
【０１５２】
光学ハウジング８０４内部には、上記したシリンダレンズ１０３、ポリゴンミラー１０４を回転するポリゴンモータ８０８、ｆθレンズ１０６、及びミラー１０９が各々位置決めされて支持される。また、光源ユニット４００から出力されたレーザ光がポリゴンミラー１０４により偏向されて通過する領域の２点、例えばミラー１０９の両端には、それぞれレーザ光を検知するためのフォトディテクタ１０８，１０９が設けられており、この構成によりレーザ光が検出されて、第１水平同期信号，第２水平同期信号が出力される。また、同期検知センサを実装するプリント基板８０９は、光学ハウジング８０４の壁面に光源ユニット４００と同様、外側より装着される。光学ハウジング８０４は、カバー８１１により上部が封止され、壁面から突出した複数の取付部８１０にて画像形成装置本体の所定のフレーム部材にネジで固定される。
【０１５３】
更に、上記のマルチビーム走査装置８００を搭載した画像形成装置９００の構成を図１３に示す。図１３を参照すると、画像形成装置９００には、被走査面である感光体１０５（感光体ドラムともいう）の周囲に、感光体１０５を高圧に帯電させる帯電チャージャ９０２と，マルチビーム光走査装置８００により記録された静電潜像に、帯電したトナーを付着して顕像化する現像ローラ９０３と，現像ローラ９０３にトナーを供給するトナーカートリッジ９０４と，感光体ドラム１０５に残ったトナーを掻き取り、備蓄するクリーニングケース９０５と，が配置される。
【０１５４】
感光体ドラム１０５へは上記したように１面毎に複数ライン同時に潜像記録が行われる。記録紙は、供給トレイ９１１から供給コロ９０７により供給され、レジストローラ対９０８により副走査方向の記録開始のタイミングに合わせて送り出される。その後、記録紙には感光体ドラム１０５を通過する際に転写チャージャ９０６によってトナーが転写され、定着ローラ９０９で定着されて、排紙ローラ９１２より排紙トレイ９１０に排出される。
【０１５５】
〔第５の実施例〕
また、上述した光源ユニットの他の実施例について、以下に第５の実施例として詳細に説明する。
【０１５６】
図１４は、本実施例による光源ユニット５００の構成を示す解体図である。図１４に示すように、本実施例による光源ユニット５００では、２個の半導体レーザアレイ５０１ａ，５０１ｂからの光ビームを合成するために、光軸に対して所定角度の斜面５０５−１を有するプリズム５０５を用いている。
【０１５７】
この構成において、半導体レーザアレイ５０１ａ，５０１ｂ、及びコリメートレンズ５０３ａ，５０３ｂは、第４の実施例で示した光源ユニット４００と同様、ベース部材５０２ａ，５０２ｂに各１つずつ支持され、第１，第２の光源部を構成する。第１のベース部材５０２ａ，第２のベース部材５０２ｂは、共通のフランジ部材５０４に設けた穴５０４−１，５０４−２に円筒状係合部５０２ａ−１，５０２ｂ−１を係合し、光源ユニット４００と同様、ネジ穴を介してネジで固定される。また、第２のベース部材５０２ｂには調節ネジ５０２ｂ−４が螺合され、この突出量が裏側から調節される。従って、ベース部材５０２ａ，５０２ｂの両腕部５０２ｂ−３が捩じられ、半導体レーザアレイ５０１ａ，５０１ｂ、及びコリメートレンズ５０３ａ，５０３ｂの保持部だけが副走査方向βに傾けられる。これにより、各々のビームスポットの配列を１ライン分ずらし、図１５（ｂ）における配列となるよう調節される。
【０１５８】
また、平行四辺形柱部と三角柱部とからなるプリズム５０５は、第２の光源部の各ビームを、斜面５０５−１で反射し、更にビームスプリッタ面５０５−２で反射させることで、直接通過してきた第１の光源部の各ビームに近接させて射出する。このように近接された複数のビームは、例えば図９に示すポリゴンミラー１０４で一度に走査され、感光体１０５上に各々光スポットを結像する。
【０１５９】
また、アパーチャ５１１は、光源ユニット４００と同様に、光学ハウジングに支持される。実施例では、各半導体レーザアレイ５０１ａ，５０１ｂからの光ビームが略重なっているため、アパーチャ５１１には共通のスリット５１１−１が設けられている。更に、フランジ部材５０４は、光源ユニット４００と同様な構成で、ホルダ部材５０６に保持され、光学ハウジングの取付壁６１０に設けられた基準穴６１０−１にホルダ部材５０６の円筒部５０６−１が嵌合される。これにより、光源ユニット４００と同様、光源ユニット５００全体を回転することで、各々のビームスポットの配列の傾きが補正できるように構成される。
【０１６０】
〔第６の実施例〕
また、光源ユニットのこの他の構成としては、例えば半導体レーザアレイに図２０に示すような４チャンネル半導体レーザアレイ６０３が適用されたものを例示することもできる。これを第６の実施例として図１６、図１７に示す。但し、その構成は、上記した光源ユニット４００，５００より容易に理解できるため、ここでは説明を省略する。
【０１６１】
〔他の実施例〕
また、上記した各実施例は、本発明を好適に実施した形態の一例に過ぎず、本発明は、その主旨を逸脱しない限り、種々変形して実施することが可能なものである。
【０１６２】
更に、本発明による画素クロック生成装置は、上記したマルチ／シングルビーム走査装置に限定されず、被走査面上を画素クロックに基づいて走査する装置であれば如何なるものにも適用することができる。
【０１６３】
【発明の効果】
以上、説明したように、請求項１記載の発明によれば、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置が提供できる。
【０１６４】
更に、請求項２記載の発明によれば、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置が提供できる。
【０１６５】
更に、請求項３記載の発明によれば、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、検出信号を高周波クロック基づいて容易に生成することが可能となる。
【０１６６】
更に、請求項４記載の発明によれば、比較的簡素で利便性の高いシフトレジスタとマルチプレクサとを用いて、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置を提供できる。
【０１６７】
更に、請求項５記載の発明によれば、比較的簡素で利便性の高いＪＫ−ＦＦを用いて構成することが可能となるため、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置を提供できる。
【０１６８】
更に、請求項６記載の発明によれば、比較的簡素で利便性の高い同期リセットセット付きＤ−ＦＦを用いて構成することが可能となるため、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置を提供できる。
【０１６９】
更に、請求項７記載の発明によれば、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、生成した複数のクロックから画素クロックとして出力するクロックを選択するための構成を比較的簡素で実現することができる。
【０１７０】
更に、請求項８記載の発明によれば、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、制御データを生成する構成をより簡素なものとすることができる。
【０１７１】
更に、請求項９記載の発明によれば、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、高周波クロックの半分のピッチで位相を制御することができる。
【０１７２】
更に、請求項１０記載の発明によれば、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、位相データを予め記憶しておく構成を有することで、同一のデータを複数回使用することが可能となるため、外部における制御回路等にかける負荷を軽減することが可能となる。
【０１７３】
更に、請求項１１記載の発明によれば、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、固定された補正を行うための位相データと任意の補正を行うための位相データとを合成する構成を有することで、固定された補正と任意の補正とに同時に対応することが可能となる。
【０１７４】
更に、請求項１２記載の発明によれば、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、固定された補正を行うための位相データと任意の補正を行うための位相データとを合成する具体的構成を提供できる。
【０１７５】
更に、請求項１３記載の発明によれば、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、固定された補正を行うための位相データと任意の補正を行うための位相データとを合成する構成をより簡素なものとすることができる。
【０１７６】
更に、請求項１４記載の発明によれば、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、例えば走査レンズの特性により生じる走査ムラを補正するような、ライン毎に常に同じ補正を行う場合の外部における制御回路等にかける負荷を軽減することが可能となる。
【０１７７】
更に、請求項１５記載の発明によれば、簡素な構成でより詳細に画素クロックの位相制御を可能とする画素クロック生成装置において、例えば走査レンズの特性により生じる走査ムラを補正するような、ライン毎に常に同じ補正を行う場合の外部における制御回路等にかける負荷を軽減する際に、同時に、ポリゴンミラーの回転ムラのような、ライン毎に変化する補正にも同時に対応することが可能となる。
【０１７８】
また、請求項１６記載の発明によれば、上記のような効果を奏する画素クロック生成装置が組み込まれたレーザ走査装置を提供することが可能となる。
【０１７９】
また、請求項１７記載の発明によれば、上記のような効果を奏する画素クロック生成装置が組み込まれたマルチビーム光学系のレーザ走査装置を提供することが可能となる。
【０１８０】
更に、請求項１８記載の発明によれば、一度に複数のラインを走査できるレーザ走査装置を提供することが可能となる。
【０１８１】
また、請求項１９記載の発明によれば、上記のレーザ走査装置を搭載した画像形成装置を提供することが可能となる。
【０１８２】
更に、請求項２０記載の発明によれば、一度に複数のラインを走査することで画像を形成する画像形成装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による画像形成装置１００の構成を示す図である。
【図２】図１における画素クロック生成部１２０の構成を示すブロック図である。
【図３】図２における制御信号生成回路１２３の構成を示す回路図である。
【図４】図２における画素クロック制御回路１２４の構成を示す回路図である。
【図５】図２における画素クロック制御回路１２４の他の構成を示す回路図である。
【図６】画素クロック生成部１２０の動作を示すタイミングチャートである。
【図７】本発明の第２の実施例による画素クロック生成部１２０ａの構成を示すブロック図である。
【図８】本発明の第３の実施例による画素クロック生成部１２０ｂの構成を示すブロック図である。
【図９】本発明の第４の実施例によるマルチビーム走査装置３００の構成を示す図である。
【図１０】マルチビーム走査装置３００における半導体レーザアレイ３０１及びコリメートレンズ３０３との構成を示す斜視図である。
【図１１】マルチビーム走査装置３００の光源ユニット４００の構成を示す解体図である。
【図１２】光源ユニット４００を光学ハウジング８０４に搭載することで構成されたマルチビーム走査装置８００の構成を示す斜視図である。
【図１３】マルチビーム走査装置８００を搭載した画像形成装置９００構成を示す図である。
【図１４】本発明の第５の実施例による光源ユニット４００の構成を示す解体図である。
【図１５】（ａ）は光源ユニット３００により感光体１０５上に形成されるビームスポット列を示す図であり、（ｂ）は光源ユニット４００により感光体１０５上に形成されるビームスポット列を示す図である。
【図１６】本発明の第６の実施例による光源ユニット６００の構成を示す解体図である。
【図１７】光源ユニット６００における４チャンネル半導体レーザアレイ６０３とコリメータレンズ６０５との構成を示す斜視図である。
【図１８】従来技術における一般的な画像形成装置の構成を示す図である。
【符号の説明】
１０１  半導体レーザ
１０２  コリメートレンズ
１０３  シリンダリカルレンズ
１０４  ポリゴンミラー
１０５  感光体
１０６  ｆθレンズ
１０７  トロイダルレンズ
１０８ａ、１０８ｂ  センサ
１０９  ミラー
１１０  ドット位置ずれ検出・制御部
１２０、１２０ａ、１２０ｂ  画素クロック生成部
１３０  画像処理部
１４０  レーザ駆動データ生成部
１５０  レーザ駆動部
２１０  バッファメモリ
２２０  書込制御装置
２５０  レーザ駆動部
３００  マルチビーム走査装置
３０１、３０１ａ、３０１ｂ  半導体レーザアレイ
３０３、３０３ａ、３０３ｂ  コリメートレンズ
３０２ａ、３０２ｂ  発光源
４００、５００  光源ユニット
４０１、４０７ａ、４０７ｂ  ネジ
４０２ａ、４０２ｂ  押え部材
４０２ａ−１、４０２ｂ−１  突起
４０３ａ、４０３ｂ、５０１ａ、５０１ｂ  半導体レーザアレイ
４０３ａ−１、４０３ｂ−１  円筒状ヒートシンク部
４０４、５０２ａ、５０２ｂ  ベース部材
４０４−１  円筒状係合部
４０４ａ−２、４０４ｂ−２  取付ガイド面
４０４ａ−３、４０４ｂ−３  ネジ穴
４０５ａ、４０５ｂ、５０３ａ、５０３ｂ  コリメートレンズ
４０６、５０６  ホルダ部材
４０６−１、５０６−１  円筒部
４０６−２  先端
４０６−３、４１０  ストッパ部材
４０６ａ−４、４０６ｂ−４  貫通穴
４０８、６１０  取付壁
４０８−１、６１０−１  基準穴
４０８−２  突起
４０９  スプリング
４０９−１  一端
４１１、５１１  アパーチャ
４１１−１、５１１−１  スリット
４１２、５０２ｂ−４  調節ネジ
５０２ａ−１、５０２ｂ−１  円筒状係合部
５０２ｂ−３  両腕部
５０４  フランジ部材
５０４−１、５０４−２  穴
５０５−１  斜面
５０５  プリズム
５０５−２  ビームスプリッタ面
６０３  ４チャンネル半導体レーザアレイ
８０２、８０９  プリント基板
８０４  光学ハウジング
８０８  ポリゴンモータ
８１０  取付部
８１１  カバー
９０２  帯電チャージャ
９０３  現像ローラ
９０４  トナーカートリッジ
９０５  クリーニングケース
９１１  供給トレイ
９０７  供給コロ
９０８  レジストローラ対
９０６  転写チャージャ
９０９  定着ローラ
９１２  排紙ローラ
９１０  排紙トレイ
１２０１  高周波クロック生成回路
１２０２  第１遷移検出回路
１２０３  第１制御信号生成回路
１２０４  第１クロック生成回路
１２０５  第２遷移検出回路
１２０６  第２制御信号生成回路
１２０７  第２クロック生成回路
１２０８、１２３２、１２６２  マルチプレクサ
１２０９  制御データ生成回路
１２１０  ステータス信号生成回路
１２１１  セレクト信号生成回路
１２１２  位相データ記憶回路
１２１３  位相データ合成回路
１２３１、１２６１  シフトレジスタ
１２４１、１２７１  ＪＫ−ＦＦ
１２４２、１２７２  Ｄ−ＦＦ
ＦＦ１０〜ＦＦ２８  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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