(57)【特許請求の範囲】
【請求項１】
第１単一磁束量子基本論理ゲートがジョセフソン転送ラインを介して第２単一磁束量子基本論理ゲートに接続された単一磁束量子論理回路において、
該ジョセフソン転送ラインは、該第１単一磁束量子基本論理ゲートと該第２単一磁束量子基本論理ゲートとの間に接続されたインダクタンスと抵抗との直列接続回路と、一端が該直列接続回路の該第２単一磁束量子基本論理ゲート側の一端に接続されたジョセフソン接合とを有し、
該ジョセフソン接合の一端にバイアス電流が供給され、該第１単一磁束量子基本論理ゲートから該第２単一磁束量子基本論理ゲートへ単一磁束量子の信号が伝達される、
ことを特徴とする単一磁束量子論理回路。
【請求項２】
上記抵抗の抵抗値Ｒは、値Ｌの上記インダクタンスと該抵抗との直列接続回路の時定数Ｌ／Ｒが、上記スイッチングの時間よりも大きくなるように定められていることを特徴とする請求項１記載の単一磁束量子論理回路。
【請求項３】
上記抵抗の抵抗値Ｒは、関係式Ｒ＜＜２ＬＩｃＲｎ／Ф０を満たし、ここにＩｃ、Ｒｎ及びФ０はそれぞれ、上記ジョセフソン接合の臨界電流値、該ジョセフソン接合のノーマル抵抗値及び単一磁束量子の値であることを特徴とする請求項２記載の単一磁束量子論理回路。
【請求項４】
上記抵抗は、離間した超電導体の間に金属又は酸化物が接合された接合抵抗であることを特徴とする請求項３記載の単一磁束量子論理回路。
【請求項５】
上記抵抗は、Ｍｏ、Ａｌ、Ａｕ、Ｐｔ、Ｃｕ、Ｐｄ、Ａｕ−Ｐｄ、ＩＴＯ及びＲｕＯｘのグループから選択された１つを含む材料で形成されていることを特徴とする請求項４記載の単一磁束量子論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、単一磁束量子（ＳＦＱ）論理回路に関する。
【０００２】
【従来の技術】
超電導素子を用いた単一磁束量子（ＳＦＱ）論理回路は、１００ＭＨｚ以上のクロックで動作可能である（IEEE Trans. on Applied Superconductivity. Vol. 3, No. 1, March 1991, pp. 3-28）。
【０００３】
ＳＦＱ回路は、ジョセフソン接合と、超電導配線で形成されたインダクタンスとを用いて構成されており、その信号伝達経路には抵抗が用いられず、磁束量子を情報担体としている。ＳＦＱ回路では、ジョセフソン接合とインダクタンスＬとを含む超電導閉ループが形成され、該ループに磁束量子Ф０を保持可能にする場合には、臨界電流をＩｃで表すと、Ｌ・ＩｃがФ０の１／２〜１倍程度になるように設計パラメータが定められる。
【０００４】
【発明が解決しようとする課題】
ＳＦＱ回路では、信号伝達経路に抵抗が用いられないので、ジョセフソン接合に供給するためのバイアス電流が、該ジョセフソン接合の前段及び後段の回路へも流れて干渉し、動作が不安定になる。すなわち、各論理回路間でバイアス電流のアイソレーションがとれていない。
【０００５】
また、ＳＦＱ回路が形成されたチップは磁気シールドされるが、完全ではなく、該チップを動作させるためにこれを冷却する際に、超電導ループに不要な磁束がトラップされることがある。
【０００６】
本発明の目的は、このような問題点に鑑み、ジョセフソン接合に供給するバイアス電流が該ジョセフソン接合の隣の回路へ流れて干渉するのを防止することが可能な単一磁束量子論理回路を提供することにある。
【０００７】
本発明の他の目的は、簡単な構成で自動リセットすることができ、かつ、動作マージンの低下を抑えることが可能な単一磁束量子論理回路を提供することにある。
【０００８】
【課題を解決するための手段及びその作用効果】
請求項１の単一磁束量子論理回路では、第１単一磁束量子基本論理ゲートがジョセフソン転送ラインを介して第２単一磁束量子基本論理ゲートに接続された単一磁束量子論理回路において、
該ジョセフソン転送ラインは、インダクタンスに抵抗が直列接続されている。
【０００９】
この単一磁束量子論理回路によれば、ジョセフソン接合に流れる直流バイアス電流が、抵抗の存在により、抵抗側の基本論理ゲートへ流れることができないので、動作が安定する。すなわち、第１の基本論理ゲートと第２の基本論理ゲートとは、ジョセフソン転送ラインによって直流バイアス電流の干渉を避けることができる。
【００１０】
また、該回路が形成されたチップの冷却の際であって直流バイアス電流が供給されていない動作開始前に、該閉ループに不要な磁束がトラップされても、インダクタンスＬと抵抗Ｒにより定まる時定数Ｌ／Ｒよりも充分長い時間が経過するのを待つことにより、トラップされた磁束が消滅して回路がリセット状態になる。すなわち、不要磁束トラップの確立を低減することができる。
【００１１】
請求項２の単一磁束量子論理回路では、請求項１において、上記抵抗の抵抗値Ｒは、値Ｌの上記インダクタンスと上記抵抗との直列接続回路の時定数Ｌ／Ｒが、上記スイッチングの時間よりも大きくなるように定められている。
【００１２】
請求項３の単一磁束量子論理回路では、請求項２において、上記抵抗の抵抗値Ｒは、関係式Ｒ＜＜２ＬＩｃＲｎ／Ф０を満たし、ここにＩｃ、Ｒｎ及びФ０はそれぞれ、上記ジョセフソン接合の臨界電流値、該ジョセフソン接合のノーマル抵抗値及び単一磁束量子の値である。
【００１３】
請求項４の単一磁束量子論理回路では、請求項４において、上記抵抗は、離間した超電導体の間に、超電導電流の通過を妨げるための金属又は酸化物が接合された接合抵抗である。
【００１４】
請求項５の単一磁束量子論理回路では、請求項４において、上記抵抗は、Ｍｏ、Ａｌ、Ａｕ、Ｐｔ、Ｃｕ、Ｐｄ、Ａｕ−Ｐｄ、ＩＴＯ及びＲｕＯｘのグループから選択された１つを含む材料で形成されている。
【００１５】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１７】
図１は、本発明の第１実施形態のＳＦＱ論理回路を示す。
【００１８】
この回路は、ＳＦＱ基本論理ゲート１０と１１との間及びＳＦＱ基本論理ゲート１１と１２との間にそれぞれＳＦＱジョセフソン転送ライン（ＳＦＱＪＴＬ）１３及び１４が接続されている。回路１０及び１１はいずれも、ジョセフソン接合とインダクタンスとで構成された従来のＳＦＱ基本論理ゲートであり、回路１３及び１４はいずれも、従来のＳＦＱジョセフソン転送ラインにおいて、ジョセフソン接合とインダクタンスとを含む各閉ループに、該ジョセフソン接合を通る直流バイアス電流路を避けて抵抗が挿入された構成である。インダクタンスは超電導体の配線で形成されている。
【００１９】
回路１０〜１４のいずれにも直流バイアス電流ＩＢが供給される。ＳＦＱ基本論理ゲート１０、１１及び１２にはそれぞれクロックＴ１、Ｔ２及びＴ３が供給され、各基本論理ゲートは、入力信号が供給された後にクロックが供給されると、その論理演算結果を出力する。
【００２０】
ＳＦＱＪＴＬ１３では、インダクタンスＬ１とジョセフソン接合Ｊ１との間に抵抗Ｒ１が接続され、ジョセフソン接合Ｊ１に直流バイアス電流ＩＢが供給される。ＳＦＱＪＴＬ１３のインダクタンスＬ１の入力側一端は、ＳＦＱ基本論理ゲート１０の出力段とで閉ループを形成している。ＳＦＱＪＴＬ１４はＳＦＱＪＴＬ１３と同一構成であり、インダクタンスＬ２とジョセフソン接合Ｊ２との間にインダクタンスＬ２が接続され、ジョセフソン接合Ｊ２に直流バイアス電流ＩＢが供給される。ＳＦＱＪＴＬ１４のインダクタンスＬ２の入力側一端は、ＳＦＱ基本論理ゲート１１の出力段とで閉ループを形成している。
【００２１】
ＳＦＱ基本論理ゲートは、論理積ゲート、論理和ゲート、排他的論理和ゲート、否定ゲート、Ｄフリップフロップ、ＲＳフリップフロップ、ＤＣ／ＳＦＱ変換回路、ＳＦＱ−ＤＣ変換回路、分岐回路、合流回路、マルチプレクサ回路又はデマルチプレクサ回路などである。
【００２２】
クロックＴ２及びＴ３は、クロックＴ１に応答して、ＳＦＱジョセフソン転送ラインであるタイミング回路１５により生成される。Ｊ３〜Ｊ８はジョセフソン接合であり、Ｌ４、Ｌ５、Ｌ７及びＬ８はインダクタンスであり、Ｒ４及びＲ７は抵抗である。Ｊ３、Ｊ４Ｊ６、Ｊ６及びＪ７の各々には直流バイアス電流ＩＢが供給され、これら直流バイアス電流ＩＢはそれぞれ、回路１０、１３、１１及び１４へ供給される直流バイアス電流ＩＢに対応している。直流バイアス電流ＩＢは例えば、ジョセフソン接合の臨界電流Ｉｃの７５％である。タイミング回路１５の抵抗Ｒ４、インダクタンスＬ４及びジョセフソン接合Ｊ４は、ＳＦＱＪＴＬ１３に対応しており、タイミング回路１５の抵抗Ｒ７、インダクタンスＬ７及びジョセフソン接合Ｊ７は、ＳＦＱＪＴＬ１４に対応している。タイミング回路１５の抵抗Ｒ４及びＲ７は、ＪＴＬ１３及び１４の抵抗による信号伝播遅延増加に対応してタイミング調整をすると共に、後述する不要な磁束のトラップを消滅させるためである。
【００２３】
クロックＴ１に応答してＳＦＱパルスがインダクタンスＬ１に供給されると、これは抵抗Ｒ１を通ってジョセフソン接合Ｊ１へ流れる。ジョセフソン接合Ｊ１を流れる電流がその臨界電流Ｉｃを越えると、ジョセフソン接合Ｊ１が電圧状態となり、基本論理ゲート１１側へ電流がスイッチングされる。
【００２４】
インダクタンスＬ１に抵抗Ｒ１が接続され、抵抗Ｒ１が閉ループの構成要素であるので、転送電流が減少する。そこで、このようなＳＦＱパルス伝達動作が安定して行われるようにするには、次段への転送電流が減衰して情報担体である単一磁束量子が消失するのを避ける必要がある。
【００２５】
すなわち、ジョセフソン接合のスイッチング時間Ｔｓｗに比べて抵抗Ｒ１の値ＲとインダクタンスＬ１の値Ｌの商である時定数Ｒ／Ｌが大きくなるように、Ｒの値を決定しなければならない。スイッチング時間Ｔｓｗは、１段ＪＴＬの信号伝搬遅延時間Ｔｓｐにほぼ等しい。Ｔｓｐは、ほぼＬ・Ｉｃ／Ｉｃ・Ｒｎで表せ、ここにＩｃ及びＲｎはそれぞれジョセフソン接合の臨界電流及びノーマル抵抗である。
【００２６】
ここで、磁束量子Ф０を次段の閉ループへ安定に転送可能にするために、Ｌ・Ｉｃはぼ単一磁束量子の大きさФ０の１／２〜１／４程度の値に設計される。
【００２７】
Ｌ・Ｉｃ＝Ф０／２とすると、信号伝搬遅延時間ＴｓｐはほぼФ０／２Ｉｃ・Ｒｎとなる。したがって、Ｒが満たすべき条件は、Ф０／２Ｉｃ・Ｒｎ＜＜Ｌ／Ｒ、すなわち、Ｒ＜＜２Ｌ・Ｉｃ・Ｒｎ／Ф０となる。
【００２８】
例えばジョセフソン接合をＮｂ／ＡｌＯｘ／Ｎｂで構成し、臨界電流密度を２，５００Ａ／ｃｍ２にすると、Ｉｃ・Ｒｎは約０．３ｍＶであり、Ｉｃ＝０．２５ｍＡとすると、インダクタンスＬは約８ｐＨ以下の値になる。このとき、Ｒ＜＜２Ｌ・Ｉｃ・Ｒｎ／Ф０＝２．３Ωとなる。そこで、例えばＲ＝０．２Ωと決定する。直流バイアス電流はこの抵抗によりアイソレーションされ、基本論理ゲート間での干渉がなくなる。
【００２９】
また、このような値の抵抗Ｒ１をインダクタンスＬ１とジョセフソン接合Ｊ１とを含む閉ループに挿入すれば、回路が形成されたチップの冷却の際であって直流バイアス電流が供給されていない動作開始前に、磁束が閉ループにトラップされても、時定数Ｌ／Ｒよりも充分長い時間が経過するのを待つことにより、トラップされた磁束が消滅して回路がリセット状態になるので、不要磁束トラップの確立を低減することができる。
【００３０】
抵抗は例えば、離間した超電導体の間に、超電導電流の通過を妨げるための金属又は酸化物が接合された接合抵抗である。抵抗の材料は、比抵抗値の小さいもの、例えば、Ｍｏ、Ａｌ、Ａｕ、Ｐｔ、Ｃｕ、Ｐｄ、Ａｕ−Ｐｄ、ＩＴＯ、ＲｕＯｘ又はこれらの合金である。
【００３１】
抵抗を含む他のＪＴＬについても上記同様である。
【００３２】
なお、ＳＦＱ回路ではジョセフソン接合の電流−電圧特性にヒステリシスがないようにする必要があるので、マッカンバーパラメータが約１になるように、必要に応じてジョセフソン接合に並列にシャント抵抗を接続する。
【００３３】
図２は、ＳＦＱ基本論理ゲート１０が２入力論理積ゲート１０Ａである場合を示している。図２中、Ｌ２１〜Ｌ２４及びＬ２６〜Ｌ２８はインダクタンスであり、Ｒ２１〜Ｒ２４及びＲ２６〜Ｒ２７は抵抗であり、Ｊ２１〜Ｊ２８はジョセフソン接合である。ＩＮ１及びＩＮ２は入力であり、ＯＵＴは出力である。
【００３４】
ＪＴＬ１３は、論理積ゲート１０Ａの出力段のジョセフソン接合Ｊ２５とで閉ループを形成している。入力ＩＮ１とＩＮ２との論理和は、クロックＴのパルスにより、ＳＦＱパルス又は無パルスとして該閉ループに供給される。
【００３５】
通常動作において、ジョセフソン接合Ｊ１に流入する直流バイアス電流ＩＢは、抵抗Ｒ１により論理積ゲート１０Ａ側へ分岐しないので、動作が安定する。
【００３６】
また、スイッチングのような過渡的な動作においても、抵抗Ｒ１によりロスが生ずるので、論理積ゲート１０Ａ側への信号の反射の影響が低減される。
【００３７】
論理積ゲート１０ＡはＪＴＬ１３に比し回路が複雑であるので、論理積ゲート１０Ａ内の各閉ループに抵抗を挿入すると、素子特性のばらつきにより動作マージンが、ＪＴＬに抵抗を挿入した場合よりも低下し、不留りが低下してコスト高となる。本発明ではＪＴＬのみに抵抗が挿入されているので、このような問題が解決される。
【００３８】
図３は、ＳＦＱ基本論理ゲート１０が２入力論理和ゲート１０Ｂである場合を示している。図３中、Ｌ３１〜Ｌ３４及びＬ３６〜Ｌ３８はインダクタンスであり、Ｒ３１〜Ｒ３４、Ｒ３６及びＲ３７は抵抗であり、Ｊ３１〜Ｊ３８はジョセフソン接合である。ＩＮ１及びＩＮ２は入力であり、ＯＵＴは出力である。
【００３９】
ＪＴＬ１３は、論理和ゲート１０Ｂの出力段のジョセフソン接合Ｊ３７とで閉ループを形成しており、上記同様の動作がＪＴＬ１３において行われる。
【００４０】
図４は、ＳＦＱ基本論理ゲート１０が２入力排他的論理和ゲートＣである場合を示している。図４中、Ｌ４１〜Ｌ４４及びＬ４７はインダクタンスであり、Ｒ４１〜Ｒ４４は抵抗であり、Ｊ４１〜Ｊ４７はジョセフソン接合である。ＩＮ１及びＩＮ２は入力であり、ＯＵＴは出力である。
【００４１】
ＪＴＬ１３は、排他的論理和ゲート１０Ｃの出力段のジョセフソン接合Ｊ４６とで閉ループを形成しており、上記同様の動作がＪＴＬ１３において行われる。
【００４２】
図５は、ＳＦＱ基本論理ゲート１０が否定ゲートＤである場合を示している。図５中、Ｌ５１、Ｌ５２及びＬ５５〜Ｌ５７はインダクタンスであり、Ｒ５１、Ｒ５２及びＲ５５〜Ｒ５７は抵抗であり、Ｊ５１〜Ｊ５４及びＪ５６はジョセフソン接合である。ＩＮは入力であり、ＯＵＴは出力である。
【００４３】
ＪＴＬ１３は、否定ゲート１０Ｄの出力段のジョセフソン接合Ｊ５４とで閉ループを形成しており、上記同様の動作がＪＴＬ１３において行われる。
【００４４】
ＳＦＱ基本論理ゲート１１及び１２についても上記同様である。
【００４５】
図６は、本発明の第１実施形態のＳＦＱ論理回路を示す。
【００４６】
図６中、図１の構成に追加されたＪＡ、Ｊ１Ｐ、ＪＢ及びＪ２Ｐはジョセフソン接合であり、Ｌ１Ｐ及びＬ２Ｐはインダクタンスである。
【００４７】
この回路では、ＪＴＬ１３Ａ及び１４Ａがいずれも２段になっており、初段には抵抗が挿入されていない。該初段は、鈍化したパルス波形を急峻にするためのバッファ回路であり、抵抗を挿入した場合よりもその目的をより達成することができる。
【００４８】
図７は、ＳＦＱ基本論理ゲート１０が２入力論理積ゲート１０Ａである場合を示している。
【図面の簡単な説明】
【図１】本発明の第１実施形態のＳＦＱ論理回路を示す概略構成図である。
【図２】２入力ＳＦＱ論理積ゲートと１段のＳＦＱＪＴＬとが接続された回路を図１の一部の構成例として示す図である。
【図３】２入力ＳＦＱ論理和ゲートと１段のＳＦＱＪＴＬとが接続された回路を図１の一部の構成例として示す図である。
【図４】２入力ＳＦＱ排他的論理和ゲートと１段のＳＦＱＪＴＬとが接続された回路を図１の一部の構成例として示す図である。
【図５】ＳＦＱ否定ゲートと１段のＳＦＱＪＴＬとが接続された回路を図１の一部の構成例として示す図である。
【図６】本発明の第２実施形態のＳＦＱ論理回路を示す概略構成図である。
【図７】２入力ＳＦＱ論理積ゲートと２段のＳＦＱＪＴＬとが接続された回路を示す図である。
【符号の説明】
１０〜１２  ＳＦＱ基本論理ゲート
１０Ａ  ＳＦＱ論理積ゲート
１０Ｂ  ＳＦＱ論理和ゲート
１０Ｃ  ＳＦＱ排他的論理和ゲート
１０Ｄ  ＳＦＱ否定ゲート
１３、１３Ａ、１４、１４Ａ  ＳＦＱＪＴＬ
Ｌ１〜Ｌ８、Ｌ１Ｐ、Ｌ２Ｐ、Ｌ１１〜Ｌ１４、Ｌ２１〜Ｌ２８、Ｌ３１〜Ｌ３８、Ｌ４１〜Ｌ４７、Ｌ５１〜Ｌ５７  インダクタンス
Ｒ１〜Ｒ７、Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２７、Ｒ３１〜Ｒ３７、Ｒ４１〜Ｒ４４、Ｒ５１〜Ｒ５７  抵抗
Ｊ１〜Ｊ８、ＪＡ、Ｊ１Ｐ、ＪＢ、Ｊ２Ｂ、Ｊ１１〜Ｊ１４、Ｊ２１〜Ｊ２８、、Ｊ３１〜Ｊ３８、、Ｊ４１〜Ｊ４７、Ｊ５１〜Ｊ５６  ジョセフソン接合
ＩＢ  直流バイアス電流
Ｔ、Ｔ１〜Ｔ３  クロック
【図１】
0004296248.tif 000002
【図２】
0004296248.tif 000003
【図３】
0004296248.tif 000004
【図４】
0004296248.tif 000005
【図５】
0004296248.tif 000006
【図６】
0004296248.tif 000007
【図７】
0004296248.tif 000008