(57)【特許請求の範囲】
【請求項１】
光信号を電荷に変換する複数の受光素子と、
前記複数の受光素子を一定電位にリセットするリセット回路と、
前記リセット後のそれぞれの受光素子の電圧を読み出す、リセットレベル読み出し回路と、
前記複数の受光素子をリセットした後、光信号電荷を一定期間蓄積した後の受光素子の電圧を読み出す、光信号読み出し回路と、
前記リセットレベルと、前記光信号とを順次読み出す走査回路を備えた半導体集積回路装置において、
前記順次読み出された光信号と、前記順次読み出されたリセットレベルとに応答して、２つの信号の差を増幅する、第１のスイッチトキャパシタ回路ブロックと、
前記順次読み出された光信号と、前記順次読み出されたリセットレベルとに応答して、２つの信号の差を増幅する、前記第１のスイッチトキャパシタ回路ブロックと同じ回路構成の、第２のスイッチトキャパシタ回路ブロックと、
少なくとも前記第１のスイッチトキャパシタ回路ブロックの出力と、前記第２のスイッチトキャパシタ回路ブロックの出力を切り換えて出力するアナログマルチプレクサ回路と、
前記アナログマルチプレクサ回路の出力を受けて、ほぼゲイン１で出力するバッファーアンプ回路を具備して構成されることを特徴とする、半導体集積回路装置。
【請求項２】
光信号を電荷に変換する複数の受光素子と、
前記複数の受光素子を一定電位にリセットするリセット回路と、
前記リセット後のそれぞれの受光素子の電圧を読み出す、リセットレベル読み出し回路と、
前記複数の受光素子をリセットした後、光信号電荷を一定期間蓄積した後の受光素子の電圧を読み出す、光信号読み出し回路と、
前記リセットレベルと、前記光信号とを順次読み出す走査回路を備えた半導体集積回路装置において、
前記順次読み出された光信号と、前記順次読み出されたリセットレベルとに応答して、２つの信号の差を増幅する、第１のスイッチトキャパシタ回路ブロックと、
前記順次読み出された光信号と、前記順次読み出されたリセットレベルとに応答して、２つの信号の差を増幅する、前記第１のスイッチトキャパシタ回路ブロックと同じ回路構成の、第２のスイッチトキャパシタ回路ブロックと、
前記第１のスイッチトキャパシタ回路ブロックの出力をサンプルホールドする、第１のサンプルホールド回路と、
前記第２のスイッチトキャパシタ回路ブロックの出力をサンプルホールドする、第２のサンプルホールド回路と、
少なくとも前記第１のサンプルホールド回路の出力と、前記第２のサンプルホールド回路の出力を切り換えて出力するアナログマルチプレクサ回路と、
前記アナログマルチプレクサ回路の出力を受けて、ほぼゲイン１で出力するバッファーアンプ回路を具備して構成されることを特徴とする、半導体集積回路装置。
【請求項３】
請求項第１項記載の第１のスイッチトキャパシタ回路ブロックと、第２のスイッチトキャパシタ回路ブロックは、
直列に接続された複数のスイッチトキャパシタ回路により構成されることを特徴とする、半導体集積回路装置。
【請求項４】
請求項第２項記載の第１のスイッチトキャパシタ回路ブロックと、第２のスイッチトキャパシタ回路ブロックは、
直列に接続された複数のスイッチトキャパシタ回路により構成されることを特徴とする、半導体集積回路装置。
【請求項５】
請求項第３項記載の直列に接続された複数のスイッチトキャパシタ回路の、最終段を除くスイッチトキャパシタ回路は、
正転入力と反転入力および、正転出力と反転出力を持つ、完全差動オペアンプを使って構成されることを特徴とする、半導体集積回路装置。
【請求項６】
請求項第４項記載の直列に接続された複数のスイッチトキャパシタ回路の、最終段を除くスイッチトキャパシタ回路は、
正転入力と反転入力および、正転出力と反転出力を持つ、完全差動オペアンプを使って構成されることを特徴とする、半導体集積回路装置。
【請求項７】
請求項第１項記載の第１のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路と、請求項第１項記載の第２のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、周波数が等しくお互いに逆相のクロックにより駆動され、
前記第１のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路がサンプリング動作状態にある間、前記第２のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、増幅動作状態にある一方、
前記第１のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路が増幅動作状態にある間、前記第２のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、サンプリング動作状態にあり、
前記第１のスイッチトキャパシタ回路ブロックを構成するそれぞれのスイッチトキャパシタ回路と、前記第２のスイッチトキャパシタ回路ブロックを構成するそれぞれのスイッチトキャパシタ回路は、互いに隣接するスイッチトキャパシタ回路同士で、同じサンプリング動作状態または増幅状態にならないように制御されることを特徴とする、半導体集積回路の制御方法。
【請求項８】
請求項第２項記載の第１のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路と、請求項第２項記載の第２のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、周波数が等しくお互いに逆相のクロックにより駆動され、
前記第１のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路がサンプリング動作状態にある間、前記第２のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、増幅動作状態にある一方、
前記第１のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路が増幅動作状態にある間、前記第２のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、サンプリング動作状態にあり、
前記第１のスイッチトキャパシタ回路ブロックを構成するそれぞれのスイッチトキャパシタ回路と、前記第２のスイッチトキャパシタ回路ブロックを構成するそれぞれのスイッチトキャパシタ回路は、互いに隣接するスイッチトキャパシタ回路同士で、同じサンプリング動作状態または増幅状態にならないように制御されることを特徴とする、半導体集積回路の制御方法。
【請求項９】
請求項第３項から請求項第６項記載の第１および第２のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路は、
隣り合うそれぞれのスイッチトキャパシタ回路が、周波数が等しくお互いに逆相のクロックにより駆動され、
前記直列接続された複数のスイッチトキャパシタ回路の１つがサンプリング動作状態にある間、次段のスイッチトキャパシタ回路が、増幅動作状態にある一方、
前記直列接続された複数のスイッチトキャパシタ回路の１つが増幅動作状態にある間、次段のスイッチトキャパシタ回路が、サンプリング動作状態にあり、
前記第１のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路の初段がサンプリング動作状態にある間、前記第２のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路の初段が増幅動作状態にある一方、
前記第１のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路の初段が増幅動作状態にある間、前記第２のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路の初段がサンプリング動作状態にあるように制御されることを特徴とする、半導体集積回路の制御方法。
【請求項１０】
請求項第１項記載の第１のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路と、請求項第１項記載の第２のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、周波数が等しくお互いに逆相のクロックにより駆動され、
前記第１のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路がサンプリング動作状態にある間、前記第２のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、増幅動作状態にある一方、
前記第１のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路が増幅動作状態にある間、前記第２のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、サンプリング動作状態にあり、
前記第１のスイッチトキャパシタ回路ブロックを構成するそれぞれのスイッチトキャパシタ回路と、前記第２のスイッチトキャパシタ回路ブロックを構成するそれぞれのスイッチトキャパシタ回路は、互いに隣接するスイッチトキャパシタ回路同士で、同じサンプリング動作状態または増幅状態にならないように制御され、
請求項第１項記載の第１のスイッチトキャパシタ回路ブロックへの入力、および請求項第１項記載の第２のスイッチトキャパシタ回路ブロックへの入力は、前記それぞれのスイッチトキャパシタ回路ブロックへの入力が接続されるスイッチトキャパシタ回路が、それぞれサンプリング状態にあるときに、請求項第１項記載の走査回路から、光信号とリセットレベルが同時に入力するように制御されることを特徴とする、半導体集積回路の制御方法。
【請求項１１】
請求項第２項記載の第１のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路と、請求項第２項記載の第２のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、周波数が等しくお互いに逆相のクロックにより駆動され、
前記第１のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路がサンプリング動作状態にある間、前記第２のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、増幅動作状態にある一方、
前記第１のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路が増幅動作状態にある間、前記第２のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、サンプリング動作状態にあり、
前記第１のスイッチトキャパシタ回路ブロックを構成するそれぞれのスイッチトキャパシタ回路と、前記第２のスイッチトキャパシタ回路ブロックを構成するそれぞれのスイッチトキャパシタ回路は、互いに隣接するスイッチトキャパシタ回路同士で、同じサンプリング動作状態または増幅状態にならないように制御され、前記第１のスイッチトキャパシタ回路ブロックへの入力、および前記第２のスイッチトキャパシタ回路ブロックへの入力は、前記それぞれのスイッチトキャパシタ回路ブロックへの入力が接続されるスイッチトキャパシタ回路が、それぞれサンプリング状態にあるときに、請求項第１項記載の走査回路から、光信号とリセットレベルが同時に入力するように制御されることを特徴とする、半導体集積回路の制御方法。
【請求項１２】
請求項第３項から請求項第６項記載の第１および第２のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路は、
隣り合うそれぞれのスイッチトキャパシタ回路が、周波数が等しくお互いに逆相のクロックにより駆動され、
前記直列接続された複数のスイッチトキャパシタ回路の１つがサンプリング動作状態にある間、次段のスイッチトキャパシタ回路が、増幅動作状態にある一方、
前記直列接続された複数のスイッチトキャパシタ回路の１つが増幅動作状態にある間、次段のスイッチトキャパシタ回路が、サンプリング動作状態にあり、
前記第１のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路の初段がサンプリング動作状態にある間、前記第２のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路の初段が増幅動作状態にある一方、
前記第１のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路の初段が増幅動作状態にある間、前記第２のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路の初段がサンプリング動作状態にあるように制御され、
前記第１のスイッチトキャパシタ回路ブロックへの入力、および前記第２のスイッチトキャパシタ回路ブロックへの入力は、前記それぞれのスイッチトキャパシタ回路ブロックの初段のスイッチトキャパシタ回路が、それぞれサンプリング状態にあるときに、請求項第１項記載の走査回路から、光信号とリセットレベルが同時に入力するように制御されることを特徴とする、半導体集積回路の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光信号を電荷に変換する複数の受光素子と、受光素子を一定電位にリセットするリセット回路と、リセット後のそれぞれの受光素子の電圧を読み出す、リセットレベル読み出し回路と、複数の受光素子をリセットした後、光信号電荷を一定期間蓄積した後の受光素子の電圧を読み出す、光信号読み出し回路と、前記リセットレベルと、前記光信号とを順次読み出す走査回路を備えた半導体集積回路装置に関し、特に走査回路以降の光信号の読み出し速度の改善を図ったものに関するる。
【０００２】
【従来の技術】
従来、ファクシミリやスキャナーなどで、原稿読み取りに用いられる密着型イメージセンサーチップは、図２に示すような構成により、読み取った画像情報、つまり光信号をチップの外に出力している。すなわち、フォトダイオード、リセットレベル読み出し回路、光信号読み出し回路を含む回路ブロック1-1から1-nが、密着型イメージセンサーチップ上に一列に配置され、走査回路２により、リセット後のフォトダイオードのリセット電位と、フォトダイオードに一定期間光を照射されたあとの光信号が、走査され読み出される。読み出された光信号は、照射された光強度に比例した電位とリセット電位を含んでいるため、ゲインアンプとクランプ回路３によって、走査され読み出された光信号から、リセット電位が差し引かれ増幅されて、バッファーアンプ１０を通ってチップの外に出力される。
【０００３】
従来のゲインアンプとクランプ回路３とバッファーアンプ１０の回路例を図３に示す。従来例では、光信号からのリセット電位の引き算と増幅は、オペアンプの入力に直列に接続した容量とスイッチによるクランプと、２つのフィードバック抵抗を使った正転アンプによって行われていた。以下にクランプと正転アンプによる光信号からのリセット電位の引き算と信号増幅について、図３と同図のアナログスイッチ４０から４４のオンオフのタイミングチャート図４に従って簡単に説明する。なお、タイミングチャート図４で、信号波形が‘Ｈ’のときアナログスイッチはオン、信号波形が‘Ｌ’のとき、アナログスイッチはオフであることを示す。
【０００４】
まず走査回路から光信号Vinが、図３の入力端子３０に印加され、タイミングチャート図４の時刻t1に、アナログスイッチ４，アナログスイッチ４１，アナログスイッチ４２，アナログスイッチ４３，アナログスイッチ４４は閉じられる。オペアンプ２０、抵抗６０，抵抗６１で構成される正転アンプは、２つの抵抗比で決まるゲインＧ１を持ち、容量５０の両端の電位は、Vinとオペアンプ２０のオフセット電圧Vof1の和の、正転アンプのゲインＧ１倍なるが、オペアンプ２１の正転入力端子７０は、アナログスイッチ４２により、ＡＧＮＤ端子３２に接続され、この電位に保たれる。同様にして、容量５１の両端の電位は、オペアンプ２１のオフセット電圧Vof2の、オペアンプ２１、抵抗６２，抵抗６３で構成される正転アンプのゲインＧ２倍になるが、オペアンプ２２の正転入力端子７１は、ＡＧＮＤ電位に保たれる。
【０００５】
つぎにタイミングチャート図４の時刻t2ですべてのスイッチが一旦閉じられ、入力端子３０からリセット電圧を入力し、タイミングチャート図４の時刻t3に、アナログスイッチ４０，アナログスイッチ４１，アナログスイッチ４３が閉じられると、オペアンプ２０の正転アンプは、リセット電圧を増幅して出力するが、オペアンプ２１の正転アンプの入力端子７０は、一旦ＡＧＮＤ電位に保たれていたため、リセット電圧を増幅した出力の変化、つまりは光信号からリセット電圧を引き算した電圧のゲインＧ１倍が、オペアンプ２１の正転アンプに入力端子７０に印加されたことになる。オペアンプ２２のバッファーアンプの正転入力端子７１に関しても同様にして、ＡＧＮＤ電位からの変化が入力されるから、全体として、光信号からリセット電圧を引き算した電圧に、ゲインＧ１およびゲインＧ２を乗じた電圧が、オペアンプ２２のバッファーアンプから出力される。
【０００６】
【発明が解決しようとする課題】
以上説明した、従来のゲインアンプとクランプ回路では、光信号からリセット信号が差し引かれて、光信号成分だけバッファーアンプから出力されるとき、従来例の２つの正転アンプの増幅動作は同時に行われ、増幅動作を行っているときにバッファーアンプから出力されるため、増幅回路からバッファーアンプにかけてのアナログ信号処理回路のスピードの改善には限界があった。
【０００７】
また、従来の光信号の読み出しは、光信号とリセット電圧が、時系列的に順々にゲインアンプとクランプ回路に入力されるため、主に電源系から不規則に入ってくる入力へのノイズに関しては、そのまま増幅されて出力されるため、ノイズが多い欠点があった。
【０００８】
【課題を解決するための手段】
本発明によれば、光信号からのリセット電圧の引き算と増幅は、スイッチトキャパシタ回路を使うことで、数クロックサイクルに分けて行うようにしたため、高速に行うことができるようにした。また、光信号とリセット電圧を同時にサンプリングする回路を提案することで、主に電源系から入力されるノイズに対しても、ほとんど影響を受けることの無い読み出し回路を実現できる。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態の一例につき詳細に説明する。
【００１０】
図１は、本発明による半導体集積回路装置の実施の形態の一例を示すブロック図である。図１において、フォトダイオードなどの受光素子、リセットレベル読み出し回路、光信号読み出し回路を含む回路ブロック1-1から1-nが一列に配置され、走査回路２により、リセット後のフォトダイオードのリセット電位と、フォトダイオードに一定期間光を照射されたあとの光信号が、走査され読み出される。読み出された光信号は、スイッチトキャパシタ回路ブロック４とスイッチトキャパシタ回路ブロック５に接続され、このブロックで、光信号からのリセット信号の減算と、減算結果信号の増幅が行われる。スイッチトキャパシタ回路ブロック４とスイッチトキャパシタ回路ブロック５の出力は、アナログマルチプレクサ６に入力され、その出力はバッファーアンプ１０を通してチップの外に出力される。
【００１１】
図１のスイッチトキャパシタ回路ブロック４とスイッチトキャパシタ回路ブロック５を構成するスイッチトキャパシタ回路は、制御クロックに応じて、入力信号のサンプリングと増幅を繰り返すが、図１のスイッチトキャパシタ回路ブロックを、以下のように制御することで、光信号からリセットレベルの減算とその結果の増幅、そしてバッファーアンプ１０からの光信号出力速度を従来より高速に行うことができる。
【００１２】
すなわち、図１のスイッチトキャパシタ回路ブロック４を構成するスイッチトキャパシタ回路と、図１のスイッチトキャパシタ回路５ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、周波数が等しくお互いに逆相のクロックにより駆動され、スイッチトキャパシタ回路ブロック４を構成するスイッチトキャパシタ回路がサンプリング動作状態にある間、スイッチトキャパシタ回路ブロック５を構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、増幅動作状態にある一方、スイッチトキャパシタ回路ブロック４を構成するスイッチトキャパシタ回路が増幅動作状態にある間、スイッチトキャパシタ回路ブロック５を構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、サンプリング動作状態にあり、スイッチトキャパシタ回路ブロック４を構成するそれぞれのスイッチトキャパシタ回路と、スイッチトキャパシタ回路ブロック５を構成するそれぞれのスイッチトキャパシタ回路は、互いに隣接するスイッチトキャパシタ回路同士で、同じサンプリング動作状態または増幅状態にならないように制御する。
【００１３】
本発明の図１の半導体集積回路を以上のように制御した場合、スイッチトキャパシタ回路ブロックの１つのスイッチトキャパシタ回路が増幅状態にあるとき、その次段のスイッチトキャパシタ回路は、サンプリング状態となっている。前段のスイッチトキャパシタ回路の出力が、１クロックサイクルを掛けてセットリングし終わったとき、サンプリング状態にある次段のスイッチトキャパシタ回路はサンプリングを終了し、サンプリングした入力、つまり前段の増幅結果の増幅を開始するようにしているから、本発明では増幅動作は、スイッチトキャパシタ回路の数のステップに分けて、１つのステップは１クロックサイクルを掛けて行うようにすることができる。従って、従来の回路が増幅動作を１つのクロックサイクル内で終了させなければならなかったのに対して、高速に増幅を行うことができる。
【００１４】
さらに、本発明の図１の半導体集積回路を以上のように制御し、それぞれのスイッチトキャパシタ回路ブロック４の出力とスイッチトキャパシタ回路ブロック５の出力が、それぞれ増幅状態にあるときを選択して、アナログマルチプレクサ６を切り換えるようにすれば、バッファーアンプ１０には、常に、光信号からのリセット信号の減算と減算結果信号の増幅が行われた信号が、切れ目無く入力される。このため、バッファーアンプ１０の出力からは、受光素子が受けた光信号が、切れ目が無く連続して出力できるため、光信号出力速度を最大にすることができる。
【００１５】
図５は、本発明の半導体集積回路の第２の実施例である。図５において、フォトダイオードなどの受光素子、リセットレベル読み出し回路、光信号読み出し回路を含む回路ブロック1-1から1-nが一列に配置され、走査回路２により、リセット後のフォトダイオードのリセット電位と、フォトダイオードに一定期間光を照射されたあとの光信号が、走査され読み出される。読み出された光信号は、スイッチトキャパシタ回路ブロック４とスイッチトキャパシタ回路ブロック５に接続され、このブロックで、光信号からのリセット信号の減算と、減算結果信号の増幅が行われる。スイッチトキャパシタ回路ブロック４とスイッチトキャパシタ回路ブロック５の出力はそれぞれ、サンプルアンドホールド回路７とサンプルアンドホールド回路８とに接続され、それらの出力はさらに、アナログマルチプレクサ６に入力され、その出力はバッファーアンプ１０を通してチップの外に出力される。
【００１６】
図５の半導体集積回路装置を、以下のように制御することで、バッファーアンプ１０からの出力速度はさらに大きくすることができる。すなわち、図５のスイッチトキャパシタ回路ブロック４を構成するスイッチトキャパシタ回路と、図５のスイッチトキャパシタ回路５ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、周波数が等しくお互いに逆相のクロックにより駆動され、スイッチトキャパシタ回路ブロック４を構成するスイッチトキャパシタ回路がサンプリング動作状態にある間、スイッチトキャパシタ回路ブロック５を構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、増幅動作状態にある一方、スイッチトキャパシタ回路ブロック４を構成するスイッチトキャパシタ回路が増幅動作状態にある間、スイッチトキャパシタ回路ブロック５を構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、サンプリング動作状態にあり、スイッチトキャパシタ回路ブロック４を構成するそれぞれのスイッチトキャパシタ回路と、スイッチトキャパシタ回路ブロック５を構成するそれぞれのスイッチトキャパシタ回路は、互いに隣接するスイッチトキャパシタ回路同士で、同じサンプリング動作状態または増幅状態にならないように制御する。
【００１７】
図５のサンプルアンドホールド回路７とサンプルアンドホールド回路８は、前段のスイッチトキャパシタ回路ブロック４およびスイッチトキャパシタ回路ブロック５の出力が増幅状態からサンプリング状態に変化する直前の出力をサンプリングし、スイッチトキャパシタ回路ブロック４および、スイッチトキャパシタ回路ブロック５の出力が、それぞれサンプリング状態にあるとき、出力をホールドさせる。図５のアナログマルチプレクサ６は、サンプルアンドホールド回路７およびサンプルアンドホールド回路８の出力が、それぞれホールドにあるときを選択して、切り換えるようにすれば、バッファーアンプ１０には、常に、光信号からのリセット信号の減算と減算結果信号の増幅が行われ、サンプルアンドホールドされた信号が、切れ目無く入力されることになる。
【００１８】
この図５の実施例においては、増幅回路の高速性に加え、バッファーアンプ１０の入力には、常に、光信号からのリセット信号の減算と減算結果信号の増幅が行われた信号が、切れ目無く入力されると同時に、サンプルアンドホールド回路７およびサンプルアンドホールド回路８によって、ホールドされセットリングし終わった信号が入力される。このためバッファーアンプ１０のセットリング時間はさらに小さくなり、光信号出力速度をさらに高速にすることができる。
【００１９】
次に、スイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ増幅回路の、具体的回路例について説明する。図６はスイッチトキャパシタ増幅回路の具体例、図7は制御クロックのタイミングチャートである。
【００２０】
図６のスイッチトキャパシタ増幅回路は、図のように、オペアンプ１２０、アナログスイッチ１４０〜１４４、容量１５１とn倍の容量値を持つ容量１５０で構成され、入力端子１３０には、入力信号Ｖ１が、入力端子１３１には、入力信号Ｖ２が入力され、出力端子１３３から、Ｖ１とＶ２の差をｎ倍した信号が出力される。
【００２１】
回路の動作について、図７のタイミングチャートを使って詳しく説明すると、まずφ1が‘Ｈ’、φ2が‘Ｌ’のとき、図６のスイッチトキャパシタ増幅回路のアナログスイッチ１４０，アナログスイッチ１４２，アナログスイッチ１４４はオン、アナログスイッチ１４１，アナログスイッチ１４３はオフで、回路はサンプリング動作状態になっている。この状態で入力電圧Ｖ１が容量１５０にサンプリングされるが、オペアンプ１２０の反転入力端子１７０と出力端子１３３は、アナログスイッチ１４２により接続されているから、オペアンプの出力電圧は、図７のようにＡＧＮＤレベルとオペアンプのオフセット電圧を足した電圧レベルとなる。図７ではオペアンプのオフセット電圧は通常十数mVであるから明示していない。もう一つの容量１５１の片端は、オペアンプ１２０の反転入力端子１７０に接続され、もう片端はアナログスイッチ１４４を通してアナロググランドレベルに接続されるから、容量１５１の両端にはオペアンプ１２０のオフセットレベルが蓄えられる。
【００２２】
つぎに、φ1が‘Ｌ’、φ2が‘Ｈ’になると、図６のスイッチトキャパシタ増幅回路のアナログスイッチ１４０がオフ、アナログスイッチ１４１がオンし、容量１５０の片端は、入力端子１３０から、入力端子１３１に接続され、Ｖ２レベルが入力する。一方、アナログスイッチ１４４によりアナロググランドレベルに接続されていた容量１５１の片端は、アナログスイッチ１４３がオン、アナログスイッチ１４４がオフするからオペアンプ１２０の出力端子１３３に接続される。アナログスイッチ１４２がオフし、オペアンプ１２０の反転入力端子１７０と出力端子１３３をつなぐフィードバック回路は、容量１５１だけとなるから、オペアンプのゲインが十分大きいとすると、電荷保存則から出力端子１３３には、図７のように、２つの入力レベルの差のｎ倍のレベルが出力される。サンプリング動作時には、容量１５０と容量１５１にオペアンプのオフセット電圧が蓄えられていたから、出力にはオペアンプのオフセットレベルは出力されない。すなわち、出力電圧は、
ｎ（Ｖ１-Ｖ２）
となる。つまり、図６の具体的実施例の回路は、２つの入力電圧の差を、２つの容量比、ｎ倍だけ増幅し、出力にはオペアンプのオフセット電圧が現れないゲインアンプとして動作する。
【００２３】
図６のスイッチトキャパシタ増幅回路を用いて本発明の半導体集積回路装置を構成した具体的回路例を、図８に、制御クロックf1, f2のタイミングチャート、および回路の各部の波形を図９に示す。
【００２４】
図８のの本発明の具体的実施例の半導体集積回路装置は、図のように、オペアンプ２２０,２２１、アナログスイッチ２４０〜２４９、容量２５０〜２５３により、２つのスイッチトキャパシタ増幅回路２１０と２１１が構成され、この２つのスイッチトキャパシタ増幅回路２１０と２１１が直列に接続され、第１のスイッチトキャパシタ回路ブロックが構成される。さらに、オペアンプ３２０〜３２１、アナログスイッチ３４０〜３４９、容量３５０〜３５３は、直列接続された２つのスイッチトキャパシタ増幅回路３１０と３１１を構成し、第２のスイッチトキャパシタ回路ブロックが構成される。スイッチトキャパシタ増幅回路２１０,２１１,３１０,３１１の容量比はｎとしているため、それぞれのスイッチトキャパシタ増幅回路のゲインはｎとなっている。
【００２５】
いま、図８の入力端子２３０,２３１に、図９の入力波形１の入力信号ＳＩＧＮＡＬ１とＲＥＳＥＴ１が入力され、図８の入力端子３３０,３３１に、図９の入力波形２の入力信号ＳＩＧＮＡＬ２とＲＥＳＥＴ２が入力されている。図８に示すように、スイッチトキャパシタ増幅回路２１０は、制御クロックf1が‘Ｈ’の時サンプリング動作状態にあり、制御クロックf2が‘Ｈ’の時、増幅動作状態にある。図９に示すように、時刻t1における、スイッチトキャパシタ増幅回路２１０でサンプリングされたＳＩＧＮＡＬ１信号電圧レベルをＳ１、時刻t2におけるＲＥＳＥＴ１信号電圧レベルをＲ１とすると、図８のスイッチトキャパシタ増幅回路２１０の出力、Ａ点２３２の波形は、図９のＡ点の波形で示したように、t1からt2の間の制御クロックf2が‘Ｈ’の間増幅動作し、最終出力電圧は、ｎ（Ｓ１−Ｒ１）となる。
【００２６】
同様にして、図８のスイッチトキャパシタ増幅回路３１０は、制御クロックf2が‘Ｈ’の時サンプリング動作状態にあり、制御クロックf1が‘Ｈ’の時、増幅動作状態になるから、時刻t2における、スイッチトキャパシタ増幅回路３１０でサンプリングされたＳＩＧＮＡＬ２信号電圧レベルをＳ２、時刻t3におけるＲＥＳＥＴ２信号電圧レベルをＲ２とすると、図８のスイッチトキャパシタ増幅回路３１０の出力、Ｂ点３３２の波形は、図９のＢ点の波形で示したように、ｎ（Ｓ２−Ｒ２）となる。
【００２７】
次に、図８のスイッチトキャパシタ増幅回路２１１は、制御クロックf2が‘Ｈ’の時サンプリング動作、制御クロックf1が‘Ｈ’の時、増幅動作状態、スイッチトキャパシタ増幅回路３１１は、制御クロックf1が‘Ｈ’の時サンプリング動作、制御クロックf2が‘Ｈ’の時、増幅動作状態となり、それぞれ前段の出力信号をサンプリングし増幅するから、図８のスイッチトキャパシタ増幅回路２１１の出力、Ｃ点２３３の波形は、図９のＣ点の波形で示したように、t2からt3の間の制御クロックf1が‘Ｈ’の間増幅動作し、最終出力電圧は、ｎ2（Ｓ１−Ｒ１）となる。同様にして、図８のスイッチトキャパシタ増幅回路３１１の出力、Ｄ点３３３の波形は、図９のＤ点の波形で示したように、t3からt4の間の制御クロックf2が‘Ｈ’の間増幅動作し、最終出力電圧は、ｎ2（Ｓ２−Ｒ２）となる。
【００２８】
図８のスイッチトキャパシタ増幅回路２１１とスイッチトキャパシタ増幅回路３１１の出力は、アナログスイッチ４４０とアナログスイッチ４４１で構成されるアナログマルチプレクサで選択されて、オペアンプ４２０によるバッファーアンプに入力され出力される。図８のスイッチトキャパシタ増幅回路２１１の出力は、制御クロックf1が‘Ｈ’のとき選択され、スイッチトキャパシタ増幅回路３１１の出力は、制御クロックf2が‘Ｈ’のとき選択されるから、出力端子４３３の出力波形は、図９の出力波形で示したような、ＳＩＧＮＡＬ１とＲＥＳＥＴ１および、ＳＩＧＮＡＬ２とＲＥＳＥＴ２の入力信号を、ｎ倍ずつ２段増幅した結果となる。
【００２９】
以上説明したように本発明では、シリーズに接続された隣り合う増幅回路を、２つ同時に増幅動作状態にせず、１段目のスイッチトキャパシタ増幅回路が増幅動作している間、次段のスイッチトキャパシタ増幅回路はサンプリング動作状態とすることで、増幅動作が数クロックサイクルに分けて行うようにしたため、高速に動作させることができる。
【００３０】
図８では、正転反転の２つの差動入力と、１つの出力を持つ、通常のオペアンプを使ってスイッチトキャパシタ増幅回路を構成した具体的実施例を説明したが、正転反転の２つの差動入力と、正転反転の２つの差動出力をもつ、完全差動オペアンプを使ってスイッチトキャパシタ増幅回路を構成するとより効果が大きい。図１０はその具体的実施例である。
【００３１】
図１０の本発明の具体的実施例の半導体集積回路装置は、図のように、完全差動オペアンプ５２０,５２１、アナログスイッチ５４０〜５５１、容量５７０〜５７７により、２つのスイッチトキャパシタ増幅回路５１０と５１１が構成され、さらに、スイッチトキャパシタ増幅回路５１１の２つの差動出力をシングル出力に変換するため、オペアンプ５２２、アナログスイッチ５５２〜５６１、容量５７８〜５８１により、スイッチトキャパシタ増幅回路５１２が構成されている。この３つのスイッチトキャパシタ増幅回路５１０〜５１２が直列に接続され、第１のスイッチトキャパシタ回路ブロックが構成される。さらに、完全差動オペアンプ６２０,６２１、アナログスイッチ６４０〜６５１、容量６７０〜６７７は、直列接続された２つのスイッチトキャパシタ増幅回路６１０と６１１を構成し、オペアンプ６２２、アナログスイッチ６５２〜６６１、容量６７８〜６８１により、スイッチトキャパシタ増幅回路６１２が構成され、第２のスイッチトキャパシタ回路ブロックが構成される。スイッチトキャパシタ増幅回路５１０〜５１２,６１０〜６１２の容量比はｎとしているため、それぞれのスイッチトキャパシタ増幅回路のゲインはｎとなっている。第１のスイッチトキャパシタ回路ブロックおよび、第２のスイッチトキャパシタ回路ブロックの出力は、それぞれサンプル・アンド・ホールド回路５１３とサンプル・アンド・ホールド回路６１３でサンプルホールドされ、アナログスイッチ７４０とアナログスイッチ７４１で構成されるアナログマルチプレクサを通して、オペアンプ７２０によるバッファーアンプへ入力され出力される。
【００３２】
図１０の具体的実施例の回路について、図１１のタイミングチャートを使って簡単に説明する。図１０の入力端子５３０,５３１に、図１１の入力波形１の入力信号ＳＩＧＮＡＬ１とＲＥＳＥＴ１が、図１０の入力端子６３０,６３１に、図１の入力波形２の入力信号ＳＩＧＮＡＬ２とＲＥＳＥＴ２が入力されている。スイッチトキャパシタ増幅回路５１０は、図１１の時刻t1で２つの入力信号を同時にサンプリングする。サンプリングされた信号レベルをＳ１,Ｒ１とすると、図１１の時刻t2におけるスイッチトキャパシタ増幅回路５１０の２つの出力端子Ａ１，Ａ２の波形は、図１１のＡ１,Ａ２点の波形で示したような、上下対称な波形となり、振幅がＳ１,Ｒ１の差のゲインｎ倍となる。スイッチトキャパシタ増幅回路６１０の出力に関しても同様に、図１１の時刻t2におけるサンプリングされた信号レベルをＳ２,Ｒ２とすると、図１１のＢ１,Ｂ２点の波形で示したような、振幅がＳ１,Ｒ１の差のゲインｎ倍の上下対称な波形となる。
【００３３】
この回路構成で効果が大きいのは、２つの入力信号が、同時にサンプリングされ、その差分が増幅されるため、電源ラインからのノイズのように、信号ラインに同相で入ってくるノイズに関しては、ほとんど影響を受けない回路構成となっている点である。
【００３４】
図１０の回路動作の説明に戻ると、２段目のスイッチトキャパシタ増幅回路５１１および６１１は、それぞれ図１１の時刻t2およびt3で前段で増幅された結果をサンプリングし、つぎのクロックサイクルで増幅する。３段目のスイッチトキャパシタ増幅回路５１２および６１２は、それぞれ図１１の時刻t3およびt4で前段で増幅された結果をサンプリングし、次のクロックサイクルで増幅する。スイッチトキャパシタ増幅回路５１２および６１２の出力波形は、図１１のＥ点の波形およびＦ点の波形で示されたような、差動からシングルに戻った波形となり、信号振幅は３段の増幅回路により、ｎ3（Ｓ１−Ｒ１）およびｎ3（Ｓ２−Ｒ２）となっている。
【００３５】
スイッチトキャパシタ増幅回路５１２および６１２の出力は、それぞれサンプル・アンド・ホールド回路５１３とサンプル・アンド・ホールド回路６１３でサンプルホールドされ、アナログマルチプレクサを通して、それぞれの回路がホールドしている電圧を選択して、オペアンプ７２０で構成されるバッファーアンプに入力される。バッファーアンプの出力は、図１１の出力波形で示したような波形となる。なお、図１０の具体的実施例では、３段増幅としたが、全体として数十倍以上のゲインが必要な場合は、３段以上で増幅した場合が、最も電流消費が少ない増幅回路が実現できる。
【００３６】
【発明の効果】
本発明によれば、上述したように、受光素子からの信号レベルと、リセットレベルの差を、高速に増幅し出力することができる。
【図面の簡単な説明】
【図１】  本発明による半導体集積回路の実施の形態の一例を示すブロック図。
【図２】  従来のイメージセンサーチップのブロック図。
【図３】  従来のゲインアンプ、クランプ回路とバッファーアンプの回路例。
【図４】  図３のアナログスイッチのオンオフのタイミングチャート。
【図５】  本発明による半導体集積回路の第２の実施の形態の一例を示すブロック図。
【図６】  スイッチトキャパシタ増幅回路の具体例。
【図７】  図６の制御クロックと入出力信号波形の例。
【図８】  本発明による半導体集積回路の一例を示す回路図。
【図９】  図８の制御クロックと入出力信号波形の例。
【図１０】  本発明による半導体集積回路の一例を示す回路図。
【図１１】  図１０の制御クロックと入出力信号波形の例。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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