(57)【特許請求の範囲】
【請求項１】
バイアス電圧および基準電圧を出力するバンドギャップ型の基準電圧発生回路と、
前記基準電圧と、内部電圧に応じた入力電圧との電位差を増幅する差動増幅回路と、
前記差動増幅回路の出力に基づいて前記内部電圧を生成する出力回路と、
前記内部電圧が供給される内部回路とを備え、
前記差動増幅回路は、
外部から入力される第１の電源電圧が供給される第１の電源ノードと第１の中間ノードとの間に接続される第１導電型の第１のＭＯＳトランジスタと、
前記第１の電源ノードと増幅した電圧を出力する第２の中間ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタと、
制御電極に前記入力電圧を受け、前記第１の中間ノードと第３の中間ノードとの間に接続される第２導電型の第３のＭＯＳトランジスタと、
制御電極に前記基準電圧を受け、前記第２の中間ノードと前記第３の中間ノードとの間に接続される第２導電型の第４のＭＯＳトランジスタと、
制御電極に前記バイアス電圧を受け、前記第３の中間ノードと第２の電源電位が供給される第２の電源ノードとの間に接続される第２導電型の第５のＭＯＳトランジスタとを含み、
前記第１のＭＯＳトランジスタの制御電極と前記第２のＭＯＳトランジスタの制御電極は、前記第１の中間ノードに接続され、
前記第５のＭＯＳトランジスタは第１のしきい値電圧を有し、前記第３のＭＯＳトランジスタおよび前記第４のＭＯＳトランジスタは、前記第１のしきい値電圧よりも高い第２のしきい値電圧を有し、
前記内部回路は、
前記第１のしきい値電圧を有する第２導電型の第６のＭＯＳトランジスタを含む、半導体装置。
【請求項２】
前記基準電圧発生回路は、
前記バイアス電圧を分圧して前記基準電圧を出力する分圧回路を有する、請求項１記載の半導体装置。
【請求項３】
前記基準電圧発生回路は、外部から入力される起動信号に応じて活性化され、
前記第１の電源ノードと第４の中間ノードとの間に接続される第１導電型の第７のＭＯＳトランジスタと、
前記第１の電源ノードと第５の中間ノードとの間に接続される第１導電型の第８のＭＯＳトランジスタと、
前記第４の中間ノードと第６の中間ノードとの間に接続される第２導電型の第９のＭＯＳトランジスタと、
前記第５の中間ノードと前記第６の中間ノードとの間に接続される第２導電型の第１０のＭＯＳトランジスタと、
制御電極に前記起動信号を受け、前記第６の中間ノードと前記第２の電源ノードとの間に接続される第２導電型の第１１のＭＯＳトランジスタと、
制御電極に前記第５の中間ノードの電圧を受け、前記第１の電源ノードと前記バイアス電圧を出力する出力ノードとの間に接続される第１導電型の第１２のＭＯＳトランジスタと、
前記第５の中間ノードと前記第９のＭＯＳトランジスタの制御電極との間に接続される第１の抵抗素子と、
前記第９のＭＯＳトランジスタの制御電極と前記第２の電源ノードとの間に接続される第１のダイオード回路と、
前記第５の中間ノードと前記第１０のＭＯＳトランジスタの制御電極との間に接続される第２の抵抗素子と、
前記第１０のＭＯＳトランジスタの制御電極と前記第２の電源ノードとの間に接続される第２のダイオード回路とを含む、請求項１記載の半導体装置。
【請求項４】
前記第１のダイオード回路は、第１のダイオード素子を含み、
前記第２のダイオード回路は、互いに並列接続される複数の第２のダイオード素子を含む、請求項３記載の半導体装置。
【請求項５】
前記出力回路は、
制御電極が前記第２の中間ノードに接続され、前記第１の電源ノードと前記内部電圧を前記内部回路に出力する内部電圧出力ノードとの間に接続される第１導電型の第６のＭＯＳトランジスタと、
前記出力ノードと前記第２の電源ノードとの間に接続され、前記内部電圧を分圧して前記入力電圧として出力する分圧回路とを含む、請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、電圧降下回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
近年、低コスト化、低消費電力化、高速化を実現するために半導体装置に含まれるトランジスタの微細化が進んでいる。微細化されたトランジスタの信頼性を確保するために、使用する電源電位の低電圧化が必要である。
【０００３】
半導体装置は、さまざまな機器にさまざまな部品と一緒に用いられる基幹部品である。しかしながら、半導体装置が搭載される機器に用いられる他の部品は低電圧化がまだ進んでいない場合が多い。したがって、他の部品との整合性の問題から、微細化されたトランジスタを用いた半導体装置も、そのままトランジスタに与えると信頼性の問題が生ずるような高い外部電源電位を受けて動作する必要がある。
【０００４】
ここで必要となってくるのが電圧降下回路である。電圧降下回路は、半導体装置の内部に搭載され、外部から与えられる高い電源電位を微細化されたトランジスタに対して信頼性上問題のない電位まで降圧するという役割を果たす。
【０００５】
図２３は、従来の電圧降下回路５２４の構成を示した回路図である。
図２３を参照して、電圧降下回路５２４は、基準電位ＶＲＥＦ，ＶＢＧＲを出力する基準電位発生回路５３４と、基準電位ＶＲＥＦ，ＶＢＧＲを受けて外部電源電位ＥＸＴＶＤＤを降圧して内部電源電位ＩＮＴＶＤＤを出力する降圧部５３６とを含む。内部電源電位ＩＮＴＶＤＤは、負荷回路５２６に供給される。基準電位発生回路５３４、降圧部５３６は、後に説明する基準電位発生回路３４Ｅ、降圧部３６とそれぞれ同様な構成を有しており、ここではこれらの構成の説明は行なわない。なお、図中抵抗Ｒ２Ａは、抵抗Ｒ２と等しい抵抗値を有する。
【０００６】
降圧部５３６は、外部から供給される外部電源電位ＥＸＴＶＤＤを受けて、基準電位発生回路５３４が発生した基準電位ＶＲＥＦを参照して低い内部電源電位ＩＮＴＶＤＤを発生させる回路である。内部電源電位は、次の式（１）で与えられる。
【０００７】
【数１】
0004301760.tif 000002
【０００８】
したがって、基準電位ＶＲＥＦが変動すると、内部電源電位ＩＮＴＶＤＤも同時に変動する。これを避けるために、内部電源電位、プロセスばらつき、および温度の変動の影響を基準電位ＶＲＥＦがなるべく受けないように意図して半導体装置が設計される。
【０００９】
図２３では、バンドギャップ型基準電位発生回路５３４が示されている。バンドギャップ型基準電圧発生回路はbandgap voltage referenceともよばれ、基準電位ＶＲＥＦの変動が少ない基準電圧発生回路としてよく用いられる回路である。
【００１０】
バンドギャップ型基準電位発生回路の発生する電圧について説明する。一般に、ダイオードに流れる電流は次の式（２）のように表わされる。ここでＩｓは飽和電流、ｑは電子の電荷量、ｋはボルツマン係数、Ｔは絶対温度、Ｖｂｅはベース−エミッタ間電圧である。
【００１１】
【数２】
0004301760.tif 000003
【００１２】
なお、式（５）を導出する際に、Ｖ（Ｗ１２）＝Ｖ（Ｗ１３）としている理由は次の通りである。まず、トランジスタＰ１，Ｐ２のサイズを等しくすることにより、トランジスタＰ１，Ｐ２に流れる電流が等しくなる。このときに、トランジスタＮ１，Ｎ２のサイズを等しくすることにより差動増幅回路３８ＥがＶ（Ｗ１２）＝Ｖ（Ｗ１３）となるようにトランジスタＰ６のゲートを制御するからである。
【００１３】
以上のように、図２３の基準電位発生回路５３４が出力する電位ＶＢＧＲ，ＶＲＥＦは、それぞれ上記の式（７），式（８）で表わされる。
【００１４】
抵抗Ｒ３，Ｒ４の抵抗値を調整することにより基準電位ＶＲＥＦを調整し、これによって内部電源電位ＩＮＴＶＤＤのレベルを合わせる。
【００１５】
また、抵抗Ｒ１と抵抗Ｒ２とは同じ特性のばらつき、温度依存性を持つように、同一の材質で構成される。同様に、抵抗Ｒ３と抵抗Ｒ４とは同じ特性のばらつき、温度依存性を持つように、同一の材質で構成される。また同様に、抵抗Ｒ５と抵抗Ｒ６とは同じ特性のばらつき、温度依存性を持つように、同一の材質で構成される。なお、図中の抵抗Ｒ２と抵抗Ｒ２Ａとは、同じ抵抗値を有し、同一の材質で構成される。
【００１６】
ＭＯＳトランジスタのしきい値電圧Ｖｔｈは、プロセスばらつきが無視できないことが知られている。それに対して、「超ＬＳＩのためのアナログ集積回路設計技術（下），Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共著，培風館発行」第３１０頁に記載されているようにＶｂｅは、シリコンなどの材質によってほぼ固有で、ほとんどばらつきがない。しかし、約−２ｍＶ／℃の温度依存性をもつ。したがって、次の式（９）を満たすように抵抗Ｒ１，Ｒ２の値を決定することで∂ＶＢＧＲ／∂Ｔ＝０となる。
【００１７】
【数３】
0004301760.tif 000004
【００１８】
結局、バンドギャップ型の基準電位発生回路５３４によって発生された電位ＶＢＧＲは電源電圧、プロセスばらつき、温度の影響をあまり受けない。
【００１９】
したがって、基準電位ＶＲＥＦも同様に電源電圧、プロセスばらつきおよび温度の影響をあまり受けない。
【００２０】
結局、電源電圧、プロセスばらつきおよび温度の影響をあまり受けずに内部電源電位ＩＮＴＶＤＤを発生させることが可能となる。
【００２１】
【発明が解決しようとする課題】
近年、半導体装置は、低消費電力化が求められており、スタンバイ時の消費電流の低減が大きな課題となっている。スタティックランダムアクセスメモリ（ＳＲＡＭ）や、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）などの半導体記憶装置では、スタンバイ状態からアクティブ状態に遷移した後にいかに速やかに読出、書込などの動作を行なうことができるかということが、その半導体記憶装置の価値を決める大きな指標となっている。
【００２２】
しかし、電圧降下回路は巨大な負荷回路を駆動しなければならないため、低消費電力化のためにスタンバイ状態において電圧降下回路を停止させ、アクティブ状態となったときに動作させていたのでは、高速動作は不可能である。
【００２３】
したがって、電圧降下回路は、半導体装置がスタンバイ状態にあるときから動作をさせておくことが求められる。このため、電圧降下回路の消費電流が半導体装置のスタンバイ電流の大きな部分を占めることになる。電圧降下回路の消費電流の中でも大きな部分を占めるのは、差動増幅回路に流れるバイアス電流Ｉｂｉａｓである。そのため、このバイアス電流Ｉｂｉａｓを極小化するように回路設計がされる。
【００２４】
しかしながら、「VLSI Memory Chip Design, Kiyoo Ito著」Springer-Verlag Telos発行2001.4、第２９７頁〜第２９８頁に示されているように、バイアス電流Ｉｂｉａｓを小さくすると差動増幅回路の応答性が悪くなり、電圧降下が大きくなってしまうという問題がある。
【００２５】
図２４は、バイアス電流を小さくした場合に問題となる電圧降下を説明するための図である。
【００２６】
図２４を参照して、時刻ｔ１においてスタンバイ状態からアクティブ状態に半導体装置が遷移する。バイアス電流Ｉｂｉａｓを小さくすると、差動アンプの応答性が悪くなり、ノードＷ１７の電位が降下するのが遅れ、スタンバイ状態からアクティブ状態に遷移した直後の内部電源電位ＩＮＴＶＤＤの降下量Ｖｄｒｏｐが大きくなってしまう。
【００２７】
ある程度の電圧降下は許容するとしても、一定の許容範囲を超えると、降下量Ｖｄｒｏｐは半導体装置の高速動作に大きな影響を及ぼす。
【００２８】
図２３に示した構成では、降圧部５３６の差動増幅回路４０を構成するＮチャネルＭＯＳトランジスタＮ３のしきい値電圧が、プロセスばらつきや温度によって変動する。差動増幅回路のバイアス電流Ｉｂｉａｓは、ＮチャネルＭＯＳトランジスタＮ３のＶｇｓ−ＶｔｈすなわちＶＢＧＲ−Ｖｔｈｎで決定される。先に説明したようにバンドギャップ型基準電位発生回路によって電位ＶＢＧＲが変動しないように設計されていても、しきい値電圧Ｖｔｈｎが変動するので、バイアス電流Ｉｂｉａｓが大きく変動してしまう。
【００２９】
つまり、しきい値電圧Ｖｔｈｎが高くなれば、バイアス電流Ｉｂｉａｓが低下し、このため降下量Ｖｄｒｏｐが大きくなりすぎるという危険性がある。
【００３０】
また逆に、しきい値電圧Ｖｔｈｎが低くなれば、バイアス電流Ｉｂｉａｓが上昇し、スタンバイ電流が大幅に増える可能性がある。
【００３１】
この発明の目的は、しきい値電圧の変動によってスタンバイ電流の増加や、スタンバイ状態からアクティブ状態に遷移した直後の内部電源電位ＩＮＴＶＤＤの電圧降下量が増えすぎるのを抑制した半導体装置を提供することである。
【００５１】
【課題を解決するための手段】
またこの発明のさらに別の局面に係わる半導体装置は、バイアス電圧および基準電圧を出力するバンドギャップ型の基準電圧発生回路と、基準電圧と、内部電圧に応じた入力電圧との電位差を増幅する差動増幅回路と、差動増幅回路の出力に基づいて内部電圧を生成する出力回路と、内部電圧が供給される内部回路とを備え、差動増幅回路は、外部から入力される第１の電源電圧が供給される第１の電源ノードと第１の中間ノードとの間に接続される第１導電型の第１のＭＯＳトランジスタと、第１の電源ノードと増幅した電圧を出力する第２の中間ノードとの間に接続される第１導電型の第２のＭＯＳトランジスタと、制御電極に入力電圧を受け、第１の中間ノードと第３の中間ノードとの間に接続される第２導電型の第３のＭＯＳトランジスタと、制御電極に基準電圧を受け、第２の中間ノードと第３の中間ノードとの間に接続される第２導電型の第４のＭＯＳトランジスタと、制御電極にバイアス電圧を受け、第３の中間ノードと第２の電源電位が供給される第２の電源ノードとの間に接続される第２導電型の第５のＭＯＳトランジスタとを含み、第１のＭＯＳトランジスタの制御電極と第２のＭＯＳトランジスタの制御電極は、第１の中間ノードに接続され、第５のＭＯＳトランジスタは第１のしきい値電圧を有し、第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタは、第１のしきい値電圧よりも高い第２のしきい値電圧を有し、内部回路は、第１のしきい値電圧を有する第２導電型の第６のＭＯＳトランジスタを含む。
好ましくは、基準電圧発生回路は、バイアス電圧を分圧して基準電圧を出力する分圧回路を有する。
好ましくは、基準電圧発生回路は、外部から入力される起動信号に応じて活性化され、第１の電源ノードと第４の中間ノードとの間に接続される第１導電型の第７のＭＯＳトランジスタと、第１の電源ノードと第５の中間ノードとの間に接続される第１導電型の第８のＭＯＳトランジスタと、第４の中間ノードと第６の中間ノードとの間に接続される第２導電型の第９のＭＯＳトランジスタと、第５の中間ノードと第６の中間ノードとの間に接続される第２導電型の第１０のＭＯＳトランジスタと、制御電極に起動信号を受け、第６の中間ノードと第２の電源ノードとの間に接続される第２導電型の第１１のＭＯＳトランジスタと、制御電極に第５の中間ノードの電圧を受け、第１の電源ノードとバイアス電圧を出力する出力ノードとの間に接続される第１導電型の第１２のＭＯＳトランジスタと、第５の中間ノードと第９のＭＯＳトランジスタの制御電極との間に接続される第１の抵抗素子と、第９のＭＯＳトランジスタの制御電極と第２の電源ノードとの間に接続される第１のダイオード回路と、第５の中間ノードと第１０のＭＯＳトランジスタの制御電極との間に接続される第２の抵抗素子と、第１０のＭＯＳトランジスタの制御電極と第２の電源ノードとの間に接続される第２のダイオード回路とを含む。
より好ましくは、第１のダイオード回路は、第１のダイオード素子を含み、第２のダイオード回路は、互いに並列接続される複数の第２のダイオード素子を含む。
好ましくは、出力回路は、制御電極が第２の中間ノードに接続され、第１の電源ノードと内部電圧を内部回路に出力する内部電圧出力ノードとの間に接続される第１導電型の第６のＭＯＳトランジスタと、出力ノードと第２の電源ノードとの間に接続され、内部電圧を分圧して入力電圧として出力する分圧回路とを含む。
【００５６】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００５７】
［実施の形態１］
図１は、本発明の半導体装置２の構成を示した概略ブロック図である。なお、半導体装置の一例としてダイナミックランダムアクセスメモリが示されている。ただし、本発明はＤＲＡＭに限らず電圧降下回路を含む他の半導体装置にも適用が可能である。
【００５８】
図１を参照して、半導体装置２は、各々が行列状に配列される複数のメモリセルを有するメモリセルアレイ１４と、アドレス信号Ａ０〜Ａ１２を受け、内部行アドレスＸ、内部列アドレスＹを出力するアドレスバッファ５と、制御信号／ＯＥ、／ＲＡＳ、／ＣＡＳ、／ＷＥを受けて内部制御信号ＩＮＴＺＲＡＳ、ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを出力する制御信号入力バッファ６とを含む。
【００５９】
メモリセルアレイ１４は、行列状に配置されたメモリセルＭＣと、メモリセルＭＣの行に対応して設けられる複数のワード線ＷＬと、メモリセルＭＣの列に対応して設けられるビット線対ＢＬＰとを含む。図１では、各１つのメモリセルＭＣ、ワード線ＷＬおよびビット線対ＢＬＰが代表的に示される。
【００６０】
半導体装置２は、さらに、アドレスバッファ５から内部アドレス信号を受け、かつ、制御信号入力バッファ６から内部制御信号ＩＮＴＺＲＡＳ、ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを受けて各ブロックに制御信号を出力するコントロール回路８を含む。
【００６１】
半導体装置２は、さらに、アドレスバッファ５から与えられた行アドレス信号Ｘをデコードするロウデコーダ１０を含む。ロウデコーダ１０は、メモリセルアレイ１４の内部のアドレス指定された行（ワード線）を選択状態へ駆動するためのワードドライバを含む。
【００６２】
半導体装置２は、さらに、アドレスバッファ５から与えられた内部列アドレスＹをデコードして列選択信号を発生するコラムデコーダ１２と、メモリセルアレイ１４の選択行に接続されるメモリセルＭＣのデータの検知および増幅を行なうセンスアンプが複数配置されるセンスアンプ帯１６とを含む。
【００６３】
半導体装置２は、さらに、外部から書込データを受けて内部書込データを生成する入力バッファ２２と、入力バッファ２２からの内部書込データを増幅して選択メモリセルへ伝達するライトドライバと、選択メモリセルから読出されたデータを増幅するプリアンプと、このプリアンプからのデータをさらにバッファ処理して外部に出力する出力バッファ２０とを含む。
【００６４】
図１では、プリアンプとライトドライバは１つのブロックとしてブロック１８として示される。
【００６５】
半導体装置２は、さらに、外部から与えられる電源電位ＥＸＴＶＤＤを受けて降圧し、内部電源電位ＩＮＴＶＤＤを出力する電圧降下回路２４を含む。電源電位ＩＮＴＶＤＤは、負荷回路２６に与えられる。負荷回路２６には、先に説明したコントロール回路８、ロウデコーダ１０、コラムデコーダ１２、メモリセルアレイ１４、センスアンプ帯１６およびブロック１８が含まれる。
【００６６】
図２は、電圧降下回路２４の構成を示した回路図である。
図２を参照して、電圧降下回路２４は、起動信号ＳＵＰに応じて活性化して基準電位ＶＲＥＦを出力する基準電位発生回路３４と、起動信号ＳＵＰに応じて活性化してバイアス電位ＶＢＩＡＳを出力するしきい値補償回路３２と、基準電位ＶＲＥＦ、バイアス電位ＶＢＩＡＳとに基づいて電源電位ＥＸＴＶＤＤを降圧して電源電位ＩＮＴＶＤＤを出力する降圧部３６とを含む。
【００６７】
基準電位発生回路３４は、ノードＷ１２とノードＷ１３との電位を比較してノードＷ１０の電位を制御する差動増幅回路３８と、電源電位ＥＸＴＶＤＤが与えられるノードとノードＷ１１との間に接続され、ゲートがＷ１０に接続されるＰチャネルＭＯＳトランジスタＰ６と、ノードＷ１１とノードＷ１２との間に接続される抵抗Ｒ２Ａと、ノードＷ１２にエミッタが接続され接地ノードにベースとコレクタとが接続されるｐｎｐトランジスタＱ０とを含む。ＰチャネルＭＯＳトランジスタＰ６のバックゲートは電源電位ＥＸＴＶＤＤに結合される。なお、図中抵抗Ｒ２Ａは、抵抗Ｒ２と等しい抵抗値を有する。
【００６８】
基準電位発生回路３４は、さらに、ノードＷ１１とノードＷ１３との間に接続されるＲ２と、ノードＷ１３とノードＷ１４との間に接続される抵抗Ｒ１と、各々のエミッタがノードＷ１４に接続され、各々のベースとコレクタが接地ノードに接続されているｎ個のｐｎｐトランジスタＱ１〜Ｑｎと、ノードＷ１１とＷ１５との間に接続される抵抗Ｒ４と、ノードＷ１５と接地ノードとの間に接続される抵抗Ｒ３とを含む。
【００６９】
ＣＭＯＳトランジスタを集積した半導体装置には、比較的簡単にｐｎｐトランジスタを作りこむことができるので、このような回路はよく用いられる。ｐｎｐトランジスタＱ０〜Ｑｎの各々は、ベースとコレクタとが接続されているのでダイオードと等価な動作をする。また、ｎ個のｐｎｐトランジスタＱ１〜Ｑｎに代えて、ｐｎｐトランジスタＱ０のｎ個分のｐｎ接合面積を有する大きなｐｎｐトランジスタ１つを用いてもよい。
【００７０】
差動増幅回路３８は、電源電位ＥＸＴＶＤＤにソースとバックゲートとが結合され、ノードＷ７にゲートとドレインとが接続されるＰチャネルＭＯＳトランジスタＰ７と、ノードＷ７と接地ノードとの間に直列に接続される抵抗Ｒ７およびＮチャネルＭＯＳトランジスタＮ６とを含む。ＮチャネルＭＯＳトランジスタＮ６のゲートには起動信号ＳＵＰが与えられる。
【００７１】
差動増幅回路３８は、さらに、電源電位ＥＸＴＶＤＤにソースとバックゲートとが結合されゲートがノードＷ７に接続されドレインがノードＷ８に接続されるＰチャネルＭＯＳトランジスタＰ８と、ノードＷ８にバックゲートとソースとが接続されノードＷ９にゲートとドレインとが接続されるＰチャネルＭＯＳトランジスタＰ４と、ノードＷ９にドレインが接続されノードＷ１２にゲートが接続され接地ノードにソースが接続されるＮチャネルＭＯＳトランジスタＮ４と、ノードＷ８にバックゲートとソースとが接続されノードＷ９にゲートが接続されノードＷ１０にドレインが接続されるＰチャネルＭＯＳトランジスタＰ５と、ノードＷ１０にドレインが接続されノードＷ１３にゲートが接続され接地ノードにソースが接続されるＮチャネルＭＯＳトランジスタＮ５とを含む。
【００７２】
基準電位発生回路３４は、従来例の基準電位発生回路と同様に、電源電圧、プロセスばらつき、温度による変動がなるべく基準電位ＶＲＥＦに発生しないように意図して設計されている。
【００７３】
降圧部３６は、基準電位ＶＲＥＦとノードＷ２０の電位とを比較してノードＷ１７の電位を制御する差動増幅回路４０と、電源電位ＥＸＴＶＤＤにソースおよびバックゲートが結合されノードＷ１７にゲートが接続されノードＷ１９にドレインが接続されるＰチャネルＭＯＳトランジスタＰ３と、ノードＷ１９とノードＷ２０との間に接続される抵抗Ｒ６と、ノードＷ２０と接地ノードとの間に接続される抵抗Ｒ５とを含む。
【００７４】
抵抗Ｒ５，Ｒ６によって構成される分圧回路によって、発生される基準電位が低い場合でも動作可能な電圧降下回路が実現できる。
【００７５】
差動増幅回路４０は、電源電位ＥＸＴＶＤＤにソースおよびバックゲートが結合されノードＷ１６にゲートおよびドレインが接続されるＰチャネルＭＯＳトランジスタＰ１と、ノードＷ１６とノードＷ１８との間に接続されゲートがノードＷ２０に接続されるＮチャネルＭＯＳトランジスタＮ１と、電源電位ＥＸＴＶＤＤにソースおよびバックゲートが結合されノードＷ１６にゲートが接続されノードＷ１７にドレインが接続されるＰチャネルＭＯＳトランジスタＰ２と、ノードＷ１７とノードＷ１８との間に接続されゲートに基準電位ＶＲＥＦを受けるＮチャネルＭＯＳトランジスタＮ２と、ノードＷ１８と接地ノードとの間に接続されゲートにバイアス電位ＶＢＩＡＳを受けるＮチャネルＭＯＳトランジスタＮ３とを含む。
【００７６】
降圧部３６のノードＷ１９からは電源電位ＩＮＴＶＤＤが出力される。この電源電位ＩＮＴＶＤＤは外部から与えられる電源電位ＥＸＴＶＤＤよりも低い電源電位であり負荷回路２６に与えられる。
【００７７】
しきい値補償回路３２は、電源電位ＥＸＴＶＤＤにソースおよびバックゲートが結合されノードＷ１にゲートおよびドレインが接続されるＰチャネルＭＯＳトランジスタＰ１１と、ノードＷ１と接地ノードとの間に直列に接続される抵抗Ｒ８およびＮチャネルＭＯＳトランジスタＮ９とを含む。ＮチャネルＭＯＳトランジスタＮ９のゲートには起動信号ＳＵＰが与えられる。しきい値補償回路３２は、さらに、電源電位ＥＸＴＶＤＤにバックゲートとソースとが結合されノードＷ１にゲートが接続されノードＷ２にソースが接続されるＰチャネルＭＯＳトランジスタＰ１２と、ノードＷ２にソースとバックゲートとが接続されノードＷ３にゲートとドレインとが接続されるＰチャネルＭＯＳトランジスタＰ９と、ノードＷ３にドレインが接続されノードＷ４にゲートが接続されノードＷ６にバックゲートおよびソースが接続されるＮチャネルＭＯＳトランジスタＮ７と、ノードＷ６にエミッタが接続され接地ノードにベースおよびコレクタが接続されるｐｎｐトランジスタＱｎ＋１とを含む。
【００７８】
しきい値補償回路３２は、さらに、ノードＷ２にソースおよびバックゲートが接続されノードＷ３にゲートが接続されノードＷ４にドレインが接続されるＰチャネルＭＯＳトランジスタＰ１０と、ノードＷ４にゲートおよびドレインが接続されノードＷ５にソースおよびバックゲートが接続されるＮチャネルＭＯＳトランジスタＮ８と、各々のエミッタがノードＷ５に接続され各々のベースおよびコレクタが接地ノードに接続されるｍ個のｐｎｐトランジスタＱｎ＋２〜Ｑｎ＋ｍ＋１とを含む。
【００７９】
次に、しきい値補償回路３２が出力するバイアス電位ＶＢＩＡＳの導出について説明する。トランジスタＰ９，Ｐ１０，Ｎ７，Ｎ８は飽和領域で動作させる。飽和領域で動作させるＭＯＳトランジスタのドレイン−ソース間電流Ｉｄｓは次の式で表わされる。
【００８０】
【数４】
0004301760.tif 000005
【００８１】
ここでＰチャネルＭＯＳトランジスタＰ９，Ｐ１０の移動度は等しく、これをμｐとする。また両者のしきい値電圧も等しくこれをＶｔｈｐとする。同様にＮチャネルＭＯＳトランジスタＮ７，Ｎ８のしきい値および移動度は等しいとし、これらをＶｔｈｎ，μｎとする。
【００８２】
またトランジスタＰ９のゲート幅，ゲート長をそれぞれＷ９，Ｌ９とし、ＰチャネルＭＯＳトランジスタＰ１０のゲート幅、ゲート長をそれぞれＷ１０，Ｌ１０とする。
【００８３】
トランジスタＰ９およびＰ１０はカレントミラーを構成し、ゲート幅とゲート長の比（以後Ｗ／Ｌ比と称する）が等しいので、図２においてＩＡ＝ＩＢとなる。
【００８４】
以上より、次の式（１０）〜（１３）が導き出される。
【００８５】
【数５】
0004301760.tif 000006
【００８６】
ダイオードに流れる電流は先に説明した式（２）で表わされるので、ダイオード接続されたｐｎｐトランジスタＱｎ＋１の飽和電流をＩSAとすれば、次の式（１４）が求められる。また、ダイオード接続されたｐｎｐトランジスタＱｎ＋２〜Ｑｎ＋ｍ＋１は、ｐｎｐトランジスタＱｎ＋１をｍ個並列に並べたものであるので、その飽和電流ＩSBはｍＩSAとなる。したがって、次の式（１５）が求められる。
【００８７】
【数６】
0004301760.tif 000007
【００８８】
以上の式を変形すると次の式（１６），（１７）が求められる。
【００８９】
【数７】
0004301760.tif 000008
【００９０】
ここで、ｐｎｐトランジスタＱｎ＋１のベース−エミッタ間電圧Ｖｂｅ１は、ほぼ材質によって決まる電圧であり、ほとんどばらつきのない電圧であることが知られている。このため、近年では、バンドギャップ型基準電位発生回路がＭＯＳトランジスタのしきい値電圧Ｖｔｈを利用したＶｔｈ電圧差型基準電位発生回路などよりもよく採用される根拠となっている。
【００９１】
また、式（１７）の第２項の係数はＷ／Ｌ比のさらに比の形をとっているので、基本的に製造ばらつきの影響を受けない。ｋ／ｑは物理定数である。ｍはノードＷ５と接地ノードとの間に並列接続されるダイオード接続されたｐｎｐトランジスタの個数であるのでばらつきようがない。したがって、バイアス電位ＶＢＩＡＳは温度Ｔの影響を除けばしきい値電圧Ｖｔｈｎのばらつきの影響のみを受ける。
【００９２】
次に温度の影響について述べる。式（１７）を温度Ｔで微分すると、次の式（１８）が求められる。
【００９３】
【数８】
0004301760.tif 000009
【００９４】
ここで、電圧Ｖｂｅ１は負の温度特性を持ち、∂Ｖｂｅ１／∂Ｔはおよそ−２ｍＶ／℃となることが知られている。また、物理定数ｋ／ｑ＝８．６２５×１０-2ｍＶ／℃である。
【００９５】
【数９】
0004301760.tif 000010
【００９６】
以上より式（２０）を満たすようにＷ７／Ｌ７，Ｗ８／Ｌ８を決定すればよい。
【００９７】
結局、バイアス電位ＶＢＩＡＳは、しきい値電圧Ｖｔｈｎに一定値のオフセットがかかった電位となり、しきい値電圧Ｖｔｈｎと等しい温度特性を有することになる。ここでトランジスタＮ３の飽和電流は先に説明したようにＶｇｓ−Ｖｔｈｎの関数である。この値は、次の式（２１）で示されるように、しきい値電圧Ｖｔｈｎの変動とは無関係になる。
【００９８】
【数１０】
0004301760.tif 000011
【００９９】
したがって、本実施の形態１の発明によれば、しきい値電圧Ｖｔｈｎの変動に起因するバイアス電流Ｉｂｉａｓの変動を抑制することができる。
【０１００】
なお、実施の形態１では、図２の回路においてトランジスタＱ０〜Ｑn+m+1にｐｎｐトランジスタを用いたが、これらの代わりにｎｐｎトランジスタをもちいてもかまわない。また、図２の回路においてトランジスタＱn+2〜Ｑn+m+1の代わりに、式（１５）が満たされるようにトランジスタＱn+1のｍ倍の接合面積を持った１個のｐｎｐトランジスタを用いてもかまわない。
【０１０１】
［実施の形態２］
図３は、実施の形態２の電圧降下回路２４Ａの構成を示した回路図である。
【０１０２】
図３を参照して、電圧降下回路２４Ａは、図２に示した電圧降下回路２４の構成において、降圧部３６に代えて降圧部３６Ａを含む。
【０１０３】
降圧部３６Ａは、図２に示した降圧部３６の構成において差動増幅回路４０に代えて差動増幅回路４０Ａを含む。電圧降下回路２４Ａおよび降圧部３６Ａの他の構成は図２で説明した構成と同様であるので説明は繰返さない。
【０１０４】
差動増幅回路４０Ａは、電源電位ＥＸＴＶＤＤにソースとバックゲートとが結合されノードＷ２１にゲートおよびドレインが接続されるＰチャネルＭＯＳトランジスタＰ１Ａと、ノードＷ２１と接地ノードとの間に直列に接続される抵抗Ｒ１Ａ，ＮチャネルＭＯＳトランジスタＮ３Ａとを含む。ＮチャネルＭＯＳトランジスタＮ３Ａのゲートにはバイアス電位ＶＢＩＡＳが与えられる。
【０１０５】
差動増幅回路４０Ａは、さらに、電源電位ＥＸＴＶＤＤにソースおよびバックゲートが結合されノードＷ２１にゲートが接続されノードＷ２２にドレインが接続されるＰチャネルＭＯＳトランジスタＰ２Ａと、ノードＷ２２にソースおよびバックゲートが接続されノードＷ１６にゲートおよびドレインが接続されるＰチャネルＭＯＳトランジスタＰ１と、ノードＷ１６と接地ノードとの間に接続されノードＷ２０にゲートが接続されるＮチャネルＭＯＳトランジスタＮ１と、ノードＷ２２にソースおよびバックゲートが接続されノードＷ１６にゲートが接続されノードＷ１７にドレインが接続されるＰチャネルＭＯＳトランジスタＰ２と、ノードＷ１７と接地ノードとの間に接続されゲートに基準電位ＶＲＥＦを受けるＮチャネルＭＯＳトランジスタＮ２とを含む。
【０１０６】
実施の形態１では、図２の差動増幅回路４０の電流源として働くＮチャネルＭＯＳトランジスタＮ３がＮチャネルＭＯＳトランジスタＮ１，Ｎ２のソース側に接続されていた。
【０１０７】
実施の形態１のしきい値補償回路３２の効果を顕著にするためには、ＮチャネルＭＯＳトランジスタＮ３を飽和領域で動作させることが望ましい。なぜなら、先に説明したように飽和領域で動作するとバイアス電流Ｉｂｉａｓはドレイン電位Ｖｄに依存しなくなりＶｇｓ−Ｖｔｈｎのみで決定されるからである。
【０１０８】
しかしながら、図２の回路ではＮチャネルＭＯＳトランジスタＮ３を飽和領域で動作させるとトランジスタＮ１，Ｎ２のソース電位すなわちノードＷ１８の電位が高くなってしまう。そのため、基準電位ＶＲＥＦが低い場合にはトランジスタＮ１，Ｎ２に対する十分なバイアスレベルが確保できず、応答性が悪化するという問題点がある。特に、電源電位ＥＸＴＶＤＤが低い場合には高い基準電位ＶＲＥＦを発生させることが困難であり、上記の問題が起きやすく、トランジスタＮ３を飽和領域で動作させにくいことがあった。
【０１０９】
図３で示したような構成では、差動増幅回路の電流源は、トランジスタＰ２Ａとなる。この電流量は、トランジスタＮ３Ａに与えるバイアス電位で決定することができる。このような構成とすれば、トランジスタＮ１，Ｎ２のソースは必ず接地電位であるので、差動増幅回路４０Ａの入力電位が低い場合でもＮチャネルＭＯＳトランジスタＮ３Ａを飽和領域で動作させることができる。
【０１１０】
［実施の形態３］
図４は、実施の形態３の電圧降下回路２４Ｂの構成を示す回路図である。
【０１１１】
図４を参照して、電圧降下回路２４Ｂは、図２に示した電圧降下回路２４の構成において、降圧部３６に代えて降圧部３６Ｂを含む。降圧部３６Ｂは、図２に示した降圧部３６の構成において差動増幅回路４０に代えて差動増幅回路４０Ｂを含む。差動増幅回路４０Ｂは、差動増幅回路４０の構成において、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２に代えてそれぞれＮチャネルＭＯＳトランジスタＮ１Ｂ，Ｎ２Ｂを含む点が差動増幅回路４０の構成と異なる。電圧降下回路２４Ｂの他の構成は、図２で示した電圧降下回路２４と同様であり説明は繰返さらない。
【０１１２】
ＮチャネルＭＯＳトランジスタＮ１Ｂ，Ｎ２Ｂの各々は、バックゲートとソースとが接続されている。図２で示した構成では、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２のバックゲートは接地電位に結合されていた。このため、入力電圧に依存してノードＷ１８の電位が上昇してしまい、バックゲート効果（基板バイアス効果）によりＮチャネルＭＯＳトランジスタＮ１，Ｎ２のしきい値電圧Ｖｔｈｎが上昇してしまうという問題点があった。これは、実質的に基準電位ＶＲＥＦが低下することと等価であり、実施の形態２と同様の問題を起こす場合がある。
【０１１３】
これを防止するために、実施の形態３では、ソースとバックゲートとを接続し、ソース−バックゲート間電圧Ｖｂｓ＝０Ｖとしているので、バックゲート効果によるしきい値の変動をなくすことができる。
【０１１４】
［実施の形態４］
図５は、実施の形態４の電圧降下回路２４Ｃの構成を示した回路図である。
【０１１５】
図５を参照して、電圧降下回路２４Ｃは、電源投入時にバイアス電位の補償を指示するためのモード信号ＭＯＤＥＣに応じて制御信号としてデータリセット信号ＤＲＳＴ、起動信号ＳＵＰ１〜ＳＵＰ３およびプリチャージ信号ＰＣを出力する制御部５０と、制御部５０の出力に応じて選択信号ＶＢＣ０〜ＶＢＣ２，および誤動作信号ＦＡＩＬを出力する電位選択信号発生部５２と、起動信号ＳＵＰ３に応じて複数の基準電位を発生し、電位選択信号ＶＢＣ０〜ＶＢＣ２に応じてこの発生した基準電位の中からバイアス電位ＶＢＩＡＳを選択して出力する基準電位発生回路３２Ｃと、起動信号ＳＵＰ３に応じて活性化され基準電位ＶＲＥＦ３を出力する基準電位発生回路３４と、基準電位ＶＲＥＦ３およびバイアス電位ＶＢＩＡＳに基づいて電源電位ＥＸＴＶＤＤを降下させて電源電位ＩＮＴＶＤＤを出力する降下部３６とを含む。
【０１１６】
電位選択信号発生部５２と基準電位発生回路３２Ｃとによって、図２のしきい値補償回路３２と同等な補償回路が構成されている。
【０１１７】
なお、降下部３６の構成は、図２で示した降下部３６と同様であり説明は繰返さない。また基準電位発生回路３４の構成も、図２で説明した基準電位発生回路３４と同様であるので説明は繰返さない。
【０１１８】
基準電位発生回路３２Ｃは、ノードＷ４２とノードＷ４３との電位を比較してノードＷ４０の電位を制御する差動増幅回路５４と、電源電位ＥＸＴＶＤＤが与えられるノードとノードＷ４１との間に接続され、ゲートがＷ４０に接続されるＰチャネルＭＯＳトランジスタＰ２６と、ノードＷ４１とノードＷ４２との間に接続される抵抗Ｒ１０Ａと、ノードＷ４２にエミッタが接続され接地ノードにベースとコレクタとが接続されるｐｎｐトランジスタＱｊとを含む。ＰチャネルＭＯＳトランジスタＰ２６のバックゲートは電源電位ＥＸＴＶＤＤに結合される。
【０１１９】
基準電位発生回路３２Ｃは、さらに、ノードＷ４１とノードＷ４３との間に接続されるＲ１０と、ノードＷ４３とノードＷ４４との間に接続される抵抗Ｒ９と、各々のエミッタがノードＷ４４に接続され、各々のベースとコレクタが接地ノードに接続されているｓ個のｐｎｐトランジスタＱｊ＋１〜Ｑｊ+ｓとを含む。
【０１２０】
基準電位発生回路３２Ｃは、さらに、ノードＷ４１の電位を分圧するためにノードＷ４１と接地ノードとの間に直列に接続される４つの抵抗Ｒ１１〜Ｒ１４を含む。抵抗Ｒ１１は、ノードＷ４７と接地ノードとの間に接続される。抵抗Ｒ１２は、ノードＷ４６とノードＷ４７との間に接続される。抵抗Ｒ１３は、ノードＷ４５とノードＷ４６との間に接続される。抵抗Ｒ１４は、ノードＷ４１とノードＷ４５との間に接続される。
【０１２１】
基準電位発生回路３２Ｃは、さらに、ノードＷ４５とノードＷ４８との間に接続されゲートに選択信号ＶＢＣ０を受けるＮチャネルＭＯＳトランジスタＮ２２と、ノードＷ４６とノードＷ４８との間に接続されゲートに選択信号ＶＢＣ１を受けるＮチャネルＭＯＳトランジスタＮ２３と、ノードＷ４７とノードＷ４８との間に接続され選択信号ＶＢＣ２をゲートに受けるＮチャネルＭＯＳトランジスタＮ２４と、接地ノードとノードＷ４８との間に接続されゲートに誤動作信号ＦＡＩＬを受けるＮチャネルＭＯＳトランジスタＮ２５とを含む。ノードＷ４８からは選択されたバイアス電位ＶＢＩＡＳが出力される。
【０１２２】
差動増幅回路５４は、電源電位ＥＸＴＶＤＤにソースとバックゲートとが結合され、ノードＷ３７にゲートとドレインとが接続されるＰチャネルＭＯＳトランジスタＰ１６と、ノードＷ３７と接地ノードとの間に直列に接続される抵抗Ｒ１５およびＮチャネルＭＯＳトランジスタＮ１２とを含む。ＮチャネルＭＯＳトランジスタＮ１２のゲートには起動信号ＳＵＰ３が与えられる。
【０１２３】
差動増幅回路５４は、さらに、電源電位ＥＸＴＶＤＤにソースとバックゲートとが結合されゲートがノードＷ３７に接続されドレインがノードＷ３８に接続されるＰチャネルＭＯＳトランジスタＰ１７と、ノードＷ３８にバックゲートとソースとが接続されノードＷ３９にゲートとドレインとが接続されるＰチャネルＭＯＳトランジスタＰ１３と、ノードＷ３９にドレインが接続されノードＷ４２にゲートが接続され接地ノードにソースが接続されるＮチャネルＭＯＳトランジスタＮ１０と、ノードＷ３８にバックゲートとソースとが接続されノードＷ３９にゲートが接続されノードＷ４０にドレインが接続されるＰチャネルＭＯＳトランジスタＰ１４と、ノードＷ４０にドレインが接続されノードＷ４３にゲートが接続され接地ノードにソースが接続されるＮチャネルＭＯＳトランジスタＮ１１とを含む。
【０１２４】
基準電位発生回路３２Ｃは、図２の基準電位発生回路３４と同様に、電源電圧、プロセスばらつき、温度による変動がなるべくノードＷ４５〜Ｗ４７の電位に影響がないように意図して設計されている。出力電圧はトランジスタＮ２２〜Ｎ２４のいずれか１つが導通することにより以下のように決定される。
【０１２５】
【数１１】
0004301760.tif 000012
【０１２６】
なお、抵抗Ｒ１０Ａ，Ｒ１０，Ｒ９同一の材質で構成される。また、抵抗Ｒ１０ＡとＲ１０は同一の抵抗値を有する。また、Ｒ１０／Ｒ９は∂ＶＢＩＡＳ／∂Ｔ＝０となるように決定される。
【０１２７】
抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４は同一の材質で構成され、トランジスタＮ２２，Ｎ２３，Ｎ２４が導通した場合にバイアス電位ＶＢＩＡＳが上記式を満たして０．９Ｖ，０．８Ｖ，０．７Ｖとなるように決定される。
【０１２８】
図６は、図５における電位選択信号発生部５２の構成を示した回路図である。図６を参照して、電位選択信号発生部５２は、制御部５０の出力に応じて前処理を行なう前処理回路６２と、前処理回路６２から出力される信号ＣＰＯ０〜ＣＰＯ２をそれぞれ受けるレジスタ６４，６６，６８と、レジスタ６４，６６，６８からそれぞれ出力される信号ＣＰＲ０，ＣＰＲ１，ＣＰＲ２を受けて、信号ＲＯＵ，ＲＯＬ、誤動作信号ＦＡＩＬおよび選択信号ＶＢＣ０〜ＶＢＣ２を出力する論理回路７０とを含む。
【０１２９】
前処理回路６２は、起動信号ＳＵＰ１によって活性化されて基準電位ＶＲＥＦ１（たとえば１．２Ｖ）を出力する基準電位発生回路７２と、基準電位ＶＲＥＦ１を受けてレベル変換して電位ＶＲＢ０（たとえば０．９Ｖ），ＶＢＤ１（たとえば０．８Ｖ），ＶＢＤ２（たとえば０．７Ｖ）を出力するレベル変換回路７４と起動信号ＳＵＰ２に応じて活性化され基準電位ＶＲＥＦ２（たとえば１．５Ｖ）を出力する基準電位発生回路７６とを含む。
【０１３０】
基準電位発生回路７２，７６の構成は、図２に示した基準電位発生回路３４の構成と同様であり、抵抗Ｒ３，Ｒ４の比が異なるのみであるので説明は繰返さない。
【０１３１】
前処理回路６２は、さらに、プリチャージ信号ＰＣをゲートに受け電源電位ＥＸＴＶＤＤが与えられるノードとノードＷ５０との間に接続されるＰチャネルＭＯＳトランジスタＰ１８と、ノードＷ５０と接地ノードとの間に接続されるキャパシタＣ１と、ノードＷ５０と接地ノードとの間に接続されゲートに電位ＶＢＤ０を受けるＮチャネルＭＯＳトランジスタＮ３Ｄ０とを含む。なお、キャパシタＣ１は、後に説明するキャパシタＣ２、Ｃ３と等しい容量値を有する。
【０１３２】
前処理回路６２は、さらに、電源電位ＥＸＴＶＤＤが与えられるノードとノードＷ５１との間に接続されゲートにプリチャージ信号ＰＣを受けるＰチャネルＭＯＳトランジスタＰ１９と、ノードＷ５１と接地ノードとの間に接続されるキャパシタＣ２と、ノードＷ５１と接地ノードとの間に接続されゲートに電位ＶＢＤ１を受けるＮチャネルＭＯＳトランジスタＮ３Ｄ１とを含む。
【０１３３】
前処理回路６２は、さらに、電源電位ＥＸＴＶＤＤが与えられるノードとノードＷ５２との間に接続されゲートにプリチャージ信号ＰＣを受けるＰチャネルＭＯＳトランジスタＰ２０と、ノードＷ５２と接地ノードとの間に接続されるキャパシタＣ３と、ノードＷ５２と接地ノードとの間に接続されゲートに電位ＶＢＤ２を受けるＮチャネルＭＯＳトランジスタＮ３Ｄ２とを含む。
【０１３４】
前処理回路６２は、さらに、ノードＷ５０，Ｗ５１，Ｗ５２それぞれをデータリセット信号ＤＲＳＴに応じて接地電位に結合する３つのＮチャネルＭＯＳトランジスタＮ１５と、マイナス入力ノードがノードＷ５０に接続されプラス入力ノードに基準電位ＶＲＥＦ２を受け信号ＣＰＯ０を出力するコンパレータＣＰ０と、マイナス入力ノードがノードＷ５１に接続されプラス入力ノードに基準電位ＶＲＥＦ２を受け信号ＣＰＯ１を出力するコンパレータＣＰ１と，マイナス入力ノードがノードＷ５２に接続されプラス入力ノードに基準電位ＶＲＥＦ２を受け信号ＣＰＯ２を出力するコンパレータＣＰ２とを含む。コンパレータＣＰ０〜ＣＰ２は、起動信号ＳＵＰ２に応じて活性化される。
【０１３５】
図７は、図６におけるレベル変換回路７４の構成例を示した回路図である。
図７を参照して、レベル変換回路７４は、基準電位ＶＲＥＦ１が与えられるノードＷ６１と電位ＶＢＤ２を出力するノードＷ６２との間に接続される抵抗Ｒ１８と、ノードＷ６２と電位ＶＢＤ１を出力するノードＷ６３との間に接続される抵抗Ｒ１７と、ノードＷ６３と電位ＶＢＤ０を出力するノードＷ６４との間に接続される抵抗Ｒ１６と、ノードＷ６４と接地ノードとの間に接続される抵抗Ｒ１５とを含む。抵抗Ｒ１５，Ｒ１６，Ｒ１７，Ｒ１８は、ばらつき、温度の影響を受けないように同一の材質であることが好ましい。
【０１３６】
図８は、図６におけるコンパレータＣＰ０の構成を示した回路図である。
図８を参照して、電源電位ＥＸＴＶＤＤが与えられるノードＷ７１にソースおよびバックゲートが接続されノードＷ７２にゲートおよびドレインが接続されるＰチャネルＭＯＳトランジスタ８２と、ノードＷ７２とノードＷ７４との間に接続されゲートが入力ノード＋ＩＮに接続されるＮチャネルＭＯＳトランジスタ８６と、ノードＷ７１にソースおよびバックゲートが接続されノードＷ７２にゲートが接続されノードＷ７３にドレインが接続されるＰチャネルＭＯＳトランジスタ８４と、ノードＷ７３とノードＷ７４との間に接続されゲートに入力ノード−（マイナス）ＩＮが接続されるＮチャネルＭＯＳトランジスタ８８と、ノードＷ７４と接地ノードとの間に接続され起動信号ＳＵＰ２をゲートに受けるＮチャネルＭＯＳトランジスタ９０とを含む。ノードＷ７３はコンパレータの出力ノードとなり、ノードＷ７３からは信号ＣＰＯ０が出力される。
【０１３７】
なお、図６のコンパレータＣＰ１，ＣＰ２も、図８に示したコンパレータＣＰ０と同様な構成を有し、信号ＣＰＯ０に代えて信号ＣＰＯ１，ＣＰＯ２を出力する回路であるので説明は繰返さない。
【０１３８】
図９は、図６におけるレジスタ６４の構成を示した回路図である。
図９を参照して、レジスタ６４は、信号ＣＰＯ０を受けるノードＷ７５とノードＷ７６との間に接続され起動信号ＳＵＰ２をゲートに受けるＮチャネルＭＯＳトランジスタ９２と、ノードＷ７６に入力が接続されノードＷ７７に出力が接続されるインバータ９６と、ノードＷ７７に入力が接続されノードＷ７６に出力が接続されるインバータ９８と、ノードＷ７７に入力が接続され信号ＣＰＲ０を出力するインバータ１００とを含む。
【０１３９】
なお、図６のレジスタ６６，６８も、入出力信号名は異なるが、内部はレジスタ６４と同様の構成を有するため、説明は繰返さない。
【０１４０】
次に図６における論理回路７０の動作と構成について説明をする。
図１０は、論理回路７０の入出力値を表わした真理値表を示した図である。
【０１４１】
図１０を参照して、論理回路７０は、入力として（ＣＰＲ２，ＣＰＲ１，ＣＰＲ０）が与えられ、出力として（ＶＢＣ２，ＶＢＣ１，ＶＢＣ０，ＲＯＵ，ＲＯＬ，ＦＡＩＬ）を出力する。
【０１４２】
入力として（０００）が与えられると、論理回路７０は、出力として（００１１００）を出力する。同様に、各入力に対する出力は以下のとおりである。
【０１４３】
入力（００１）が与えられると、出力（００１０００）が出力される。
入力（０１０）が与えられると、出力（ＸＸＸＸＸ１）が出力される。
【０１４４】
入力（０１１）が与えられると、出力（ＸＸＸＸＸ１）が出力される。
入力（１００）が与えられると、出力（１０００００）が出力される。
【０１４５】
入力（１０１）が与えられると、出力（ＸＸＸＸＸ１）が出力される。
入力（１１０）が与えられると、出力（０１００００）が出力される。
【０１４６】
入力（１１１）が与えられると、出力（１０００１０）が出力される。
このような真理値表を満たせば論理回路７０はどのような構成でもよい。
【０１４７】
また、論理回路７０の真理値表を論理式で表わすと次のようになる。
【０１４８】
【数１２】
0004301760.tif 000013
【０１４９】
図１１は、図１０の真理値表を満たす論理回路７０の構成の一例を示した回路図である。
【０１５０】
図１１を参照して、論理回路７０は、信号ＣＰＲ０，ＣＰＲ１，ＣＰＲ２をそれぞれ受けて反転するインバータ１０２，１０４，１０６と、インバータ１０２の出力と信号ＣＰＲ１，ＣＰＲ２を受ける３入力のＮＡＮＤ回路１０８と、ＮＡＮＤ回路１０８の出力を受けて反転し信号ＶＢＣ１を出力するインバータ１１０と、インバータ１０４の出力とインバータ１０６の出力とを受けるＮＡＮＤ回路１１２と、ＮＡＮＤ回路１１２の出力を受けて反転し信号ＶＢＣ０を出力するインバータ１１４とを含む。
【０１５１】
論理回路７０は、さらに、インバータ１０２，１０４の出力と信号ＣＰＲ２とを受ける３入力のＮＡＮＤ回路１１６と、信号ＣＰＲ０，ＣＰＲ１，ＣＰＲ２を受ける３入力のＮＡＮＤ回路１１８と、ＮＡＮＤ回路１１６，１１８の出力を受けるＮＯＲ回路１２０と、ＮＯＲ回路１２０の出力を受けて反転し信号ＶＢＣ２を出力するインバータ１２２とを含む。
【０１５２】
論理回路７０は、さらに、インバータ１０２，１０４，１０６の出力を受ける３入力のＮＡＮＤ回路１２４と、ＮＡＮＤ回路１２４の出力を受けて反転し信号ＲＯＵを出力するインバータ１２６と、信号ＣＰＲ０，ＣＰＲ１とインバータ１０６の出力とを受ける３入力のＮＡＮＤ回路１２８と、ＮＡＮＤ回路１２８の出力を受けて反転し信号ＲＯＬを出力するインバータ１３０と、インバータ１０４，１０６の出力を受けるＮＡＮＤ回路１３２と、信号ＣＰＲ０，ＣＰＲ１，ＣＰＲ２を受ける３入力のＮＡＮＤ回路１３４と、ＮＡＮＤ回路１３２，１３４の出力を受けるＮＯＲ回路１３６と、ＮＯＲ回路１３６の出力を受けて反転し誤動作信号ＦＡＩＬを出力するインバータ１３８とを含む。
【０１５３】
再び図５、図６を参照してバイアス電位ＶＢＩＡＳの選択動作について説明する。図５の降圧部３６に含まれているＮチャネルＭＯＳトランジスタＮ３と同一サイズで、これになるべく近接して配置されＮチャネルＭＯＳトランジスタＮ３と同じ特性を有するように配慮されたレプリカトランジスタであるトランジスタＮ３Ｄ０〜Ｎ３Ｄ２を用いるのが実施の形態４の特徴である。
【０１５４】
コンパレータＣＰ０〜ＣＰ２は、一旦プリチャージされその後トランジスタＮ３Ｄ０〜Ｎ３Ｄ２によってディスチャージされるノードＷ５０，Ｗ５１，Ｗ５２の電位を基準電位ＶＲＥＦ２と比較する。
【０１５５】
図１２は、実施の形態４における実行シーケンスを示したフローチャートである。
【０１５６】
図６、図１２を参照して、ステップＳ１において電源が投入される。続いてステップＳ２においてバイアス電流補償モードにセットされレプリカトランジスタＮ３Ｄ０〜Ｎ３Ｄ２を用いてＮチャネルＭＯＳトランジスタＮ３のしきい値電圧Ｖｔｈをモニタし、その結果をレジスタ６４，６６，６８にラッチする。
【０１５７】
その後ステップＳ３において、消費電力低減のため、前処理回路６２をオフ状態とする。そしてレジスタ６４〜６８にラッチされたモニタ結果に基づき基準電位発生回路３２Ｃの出力ＶＢＩＡＳのレベルを制御する。
【０１５８】
その後ステップＳ４において、スタンバイ／アクティブ状態の切換が受付可能となる。
【０１５９】
図１３は、実施の形態４の動作を説明するための動作波形図である。
図５、図１３を参照して、モード信号ＭＯＤＥＣが時刻ｔ１においてＨレベルになることにより、制御部５０が所定の動作を行なう。
【０１６０】
時刻ｔ１〜ｔ２の間においてデータリセット信号ＤＲＳＴがＨレベルとなり、図６のＮチャネルＭＯＳトランジスタＮ１５が導通状態となり、ノードＷ５０，Ｗ５１，Ｗ５２が接地電位に結合される。
【０１６１】
続いて時刻ｔ２においてプリチャージ信号ＰＣがＬレベルに設定され、トランジスタＰ１８，Ｐ１９，Ｐ２０が導通状態となり、ノードＷ５０，Ｗ５１，Ｗ５２をそれぞれ電源電位ＥＸＴＶＤＤにプリチャージする。電源電位ＥＸＴＶＤＤはここでは３Ｖであるとして説明する。
【０１６２】
時刻ｔ３において、起動信号ＳＵＰ１がＨレベルに設定されプリチャージ信号ＰＣがＨレベルに設定される。すなわち時刻ｔ２〜ｔ３の期間がプリチャージ期間として設定される。起動信号ＳＵＰ１がＨレベルになると、基準電位発生回路７２が活性化され、基準電位ＶＲＥＦ１（１．２Ｖ）が発生される。レベル変換回路７４は、基準電位ＶＲＥＦ１をもとに電位ＶＢＤ０（０．９Ｖ），ＶＢＤ１（０．８Ｖ），電位ＶＢＤ２（０．７Ｖ）を発生する。このような電位が出力されるように図７の抵抗Ｒ１５〜Ｒ１８の抵抗値が定められている。
【０１６３】
時刻ｔ３〜ｔ４の期間がディスチャージ期間として設定される。電位ＶＢＤ０〜ＶＢＤ２をそれぞれ受けるレプリカトランジスタＮ３Ｄ０〜Ｎ３Ｄ２のうち、ゲート電位がしきい値電圧を超えているトランジスタが導通状態となり、ノードＷ５０〜Ｗ５２のうち導通状態となったトランジスタに接続されているノードがディスチャージされる。
【０１６４】
時刻ｔ４において起動信号ＳＵＰ２がＨレベルになる。すると基準電位発生回路７６が活性化され、基準電位ＶＲＥＦ２（１．５Ｖ）が発生される。同時にコンパレータＣＰ０，ＣＰ１，ＣＰ２が活性化され、基準電位ＶＲＥＦ２とノードＷ５０，Ｗ５１，Ｗ５２の電位との比較動作が行なわれる。基準電位ＶＲＥＦ２以下にディスチャージされたノードに接続されるコンパレータの出力はＨレベルとなる。
【０１６５】
図１３では、しきい値電圧Ｖｔｈｎが０．８Ｖとモニタされる場合について説明している。
【０１６６】
この場合ノードＷ５１，Ｗ５２はディスチャージされ、ノードＷ５０はプリチャージ状態のまま維持される。これに対応してコンパレータＣＰ１，ＣＰ２の出力する信号ＣＰＯ１，ＣＰＯ２はともにＨレベルに変化する。信号ＣＰＯ０〜ＣＰＯ２は、図６に示すレジスタ６４，６６，６８に入力され信号ＣＰＲ０〜ＣＰＲ２は、信号ＣＰＯ０〜ＣＯＰ２と同様に変化する。
【０１６７】
時刻ｔ５において、起動信号ＳＵＰ１および起動信号ＳＵＰ２がＬレベルに設定され、前処理回路６２がオフ状態にされる。このとき、レジスタ６４，６６，６８の入力部分に配置されているＮチャネルＭＯＳトランジスタが非導通状態となるので、信号ＣＰＲ０〜ＣＰＲ２の値はラッチされており破壊されない。
【０１６８】
論理回路７０は、図１０に示した真理値表に従って信号ＣＰＲ０〜ＣＰＲ２から信号ＶＢＣ０〜ＶＢＣ２，ＲＯＵ，ＲＯＬ，ＦＡＩＬを出力する。信号ＲＯＵはオーバーレンジアッパーの信号で、どのコンパレータもＨレベルを出力しなかった場合に活性化される。このときバイアス電位ＶＢＩＡＳは最大の値となるように信号ＶＢＣ０がＨレベルに設定される。一方、信号ＲＯＬはオーバーレンジアンダーの信号で、どのコンパレータもＨレベルを出力した場合に活性化される。このとき、バイアス電位ＶＢＩＡＳが最小の値に設定されるように、信号ＶＢＣ２がＨレベルに設定される。
【０１６９】
また、誤動作信号ＦＡＩＬは、信号ＣＰＲ１，ＣＰＲ２がともにＬレベルで、かつ、信号ＣＰＲ０がＨレベルである場合のように、このモードが正常に動作しておればあり得ないような場合に活性化される信号である。信号ＦＡＩＬにより一旦システムがリセットされた後にバイアス電流補償モードが再実行される。
【０１７０】
信号ＦＡＩＬがＨレベルになると、図５のトランジスタＮ２５が導通状態となり、バイアス電位ＶＢＩＡＳは接地電位となる。
【０１７１】
今ここでは、信号ＣＰＲ１，ＣＰＲ２がともにＨレベルで、かつ、信号ＣＰＲ０がＬレベルの場合を説明しているので、信号ＲＯＵ，ＲＯＬ，ＦＡＩＬは活性化されない。結局、信号ＶＢＣ１がＨレベルとなり、トランジスタＮ２３が導通状態となる。
【０１７２】
時刻ｔ６で、起動信号ＳＵＰ３がＨレベルに設定され、基準電位発生回路３２Ｃが活性化される。この基準電位発生回路３２Ｃは図２の基準電位発生回路３４と本質的には同じ物であり、出力部分にセレクタが追加されているものである。
【０１７３】
また、基準電位発生回路３４が活性化され基準電位ＶＲＥＦ３（０．９Ｖ）が発生される。
【０１７４】
信号ＶＢＣ０〜ＶＢＣ２のいずれがＨレベルになるかによって基準電位発生回路３２Ｃの出力抵抗比が選択され、バイアス電位ＶＢＩＡＳのレベルが変更される。ここでは、説明の簡単のためバイアス電位ＶＢＩＡＳは、図６のレベル変換回路７４が出力する電位ＶＢＤ０〜ＶＢＤ２のいずれかと同一となるように調整される例を説明する。
【０１７５】
時刻ｔ６においてＮチャネルＭＯＳトランジスタＮ２３が導通状態となると、バイアス電位ＶＢＩＡＳは０．８Ｖに設定される。もしこの場合よりもしきい値電圧Ｖｔｈｎが０．１Ｖだけ低くモニタされた場合には、図６の信号ＣＰＲ２がＨレベルで、かつ、信号ＣＰＲ０，ＣＰＲ１がともにＬレベルとなる。そして信号ＶＢＣ２がＨレベルとなり、ＮチャネルＭＯＳトランジスタＮ２４が導通状態となる。その結果バイアス電位ＶＢＩＡＳとして０．７Ｖが発生される。
【０１７６】
逆に、しきい値電圧Ｖｔｈｎが０．１Ｖだけ高くモニタされた場合には、信号ＣＰＲ０〜ＣＰＲ２がすべてＬレベルとなる。そして、信号ＶＢＣ０がＨレベルとなり、ＮチャネルＭＯＳトランジスタＮ２４が導通状態となる。その結果バイアス電位ＶＢＩＡＳとして０．９Ｖが発生される。
【０１７７】
図６では、レベル変換回路７４の出力が３本しかないためにしきい値電圧Ｖｔｈｎが０．１Ｖ上昇したか、あるいは０．２Ｖ上昇したかはわからないが、それはレベル変換回路７４の出力をもっと多くしてそれに対応する構成を設けることにより解決される。要するにしきい値電圧Ｖｔｈｎの変動に応じてバイアス電位ＶＢＩＡＳのレベルを変えることができる。
【０１７８】
実施の形態４では、バイアス電位ＶＢＩＡＳのレベルは電位ＶＢＤ０〜ＶＢＤ２のいずれかと同一レベルに調整される例を説明したが、これに限定される必要はなく両者の間に何らかのオフセットや係数がかかっていてもよい。また、ここではプリチャージレベルを電源電位ＥＸＴＶＤＤとしているが、これに限定される必要はなく、何らかの中間電位であってもかまわない。
【０１７９】
このように適切なバイアス電位ＶＢＩＡＳが発生され、その結果しきい値電圧Ｖｔｈｎの影響を受けないバイアス電流Ｉｂｉａｓが降圧部３６の差動増幅回路４０に流れることにより、電源電位ＩＮＴＶＤＤは１．８Ｖとなる。なお、この場合は抵抗値Ｒ６／Ｒ５＝１である。
【０１８０】
［実施の形態５］
実施の形態４では、複数のレプリカトランジスタを用意する必要があるため、面積が増えるという問題や、トランジスタＮ３およびそのレプリカトランジスタ間のマッチングの問題が起きる可能性がある。
【０１８１】
そのため、レプリカトランジスタを１個にし、時系列的にしきい値電圧Ｖｔｈｎをモニタすることによりこの問題を解決する。
【０１８２】
図１４は、実施の形態５の電圧降下回路２４Ｄの構成を示した回路図である。図１４を参照して、電圧降下回路２４Ｄは、モード信号ＭＯＤＥＣに応じて信号ＴＣＬＫ，ＰＣ，ＳＵＰ１〜ＳＵＰ３を出力する制御部５０Ｄと、制御部５０Ｄの出力を受けて選択信号ＶＢＣ０〜ＶＢＣ２および信号ＲＯを出力し、制御部５０Ｄに信号ＣＰＲを出力する電位選択信号発生部５２Ｄと、信号ＳＵＰ３に応じて活性化され選択信号ＶＢＣ０〜ＶＢＣ２に応じたバイアス電位ＶＢＩＡＳを出力する基準電位発生回路３２Ｄと、信号ＳＵＰ３に応じて活性化され基準電位ＶＲＥＦ３を出力する基準電位発生回路３４と、基準電位ＶＲＥＦ３およびバイアス電位ＶＢＩＡＳに応じて電源電位ＥＸＴＶＤＤを降下させて電源電位ＩＮＴＶＤＤを出力する降圧部３６とを含む。
【０１８３】
図１４の場合でも図５の場合と同様に、電位選択信号発生部５２Ｄと基準電位発生回路３２Ｄとによって、図１のしきい値補償回路３２と同等な補償回路が構成されている。
【０１８４】
降圧部３６は、図２で示した降圧部３６と同様な構成であるので説明は繰返さない。また基準電位発生回路３４は図２で説明した基準電位発生回路３４と同様な構成であるので説明は繰返さない。また、基準電位発生回路３２Ｄは、図５で説明した基準電位発生回路３２Ｃの構成においてトランジスタＮ２５が設けられていない点が異なっているが他の構成は基準電位発生回路３２Ｃと同様であるので説明は繰返さない。
【０１８５】
図１５は、図１４における基準選択信号発生部５２Ｄの構成を示した回路図である。
【０１８６】
図１５を参照して、電位選択信号発生部５２Ｄは、電源投入時に所定の期間動作してバイアス電位ＶＢＩＡＳの補償のためのモニタ動作を行なう前処理回路１４２と、前処理回路１４２の出力する信号ＣＰＯ０，ＣＯＵＮＴ１，ＣＯＵＮＴ０をそれぞれ受けて保持するレジスタ１４４，１４６，１４８と、レジスタ１４４，１４６，１４８の出力する信号ＣＰＲ，ＣＯＵＮＴ１Ｒ，ＣＯＵＮＴ０Ｒを受けて選択信号ＶＢＣ０〜ＶＢＣ２および信号ＲＯを出力する論理回路１５０とを含む。
【０１８７】
前処理回路１４２は、図６で説明した前処理回路６２の構成において、レプリカトランジスタおよびコンパレータを１系統とした回路であり、これらを逐次比較するように用いる構成となっている。
【０１８８】
具体的には、前処理回路１４２は、起動信号ＳＵＰ１に応じて活性化され基準電位ＶＲＥＦ１（たとえば１．２Ｖ）を出力する基準電位発生回路７２と、基準電位ＶＲＥＦ１をレベル変換して電位ＶＢＤを出力するレベル変換回路１５４と、信号ＴＣＬＫに応じてカウント値を変化させるカウンタ１５８と、起動信号ＳＵＰ２に応じて活性化され基準電位ＶＲＥＦ２を出力する基準電位発生回路７６とを含む。
【０１８９】
前処理回路１４２は、さらに、電源電位ＥＸＴＶＤＤが与えられるノードとノードＷ５０との間に接続されゲートにプリチャージ信号ＰＣを受けるＰチャネルＭＯＳトランジスタＰ１８と、ノードＷ５０と接地ノードとの間に接続されるキャパシタＣ１と、ノードＷ５０と接地ノードとの間に接続されゲートにデータリセット信号ＤＲＳＴを受けるＮチャネルＭＯＳトランジスタＮ１５と、ノードＷ５０と接地ノードとの間に接続され電位ＶＢＤをゲートに受けるＮチャネルＭＯＳトランジスタＮ３Ｄ０と、起動信号ＳＵＰ２に応じて活性化され基準電位ＶＲＥＦとノードＷ５０の電位とを比較して信号ＣＰＯ０を出力するコンパレータＣＰ０を含む。
【０１９０】
ＮチャネルＭＯＳトランジスタＮ３Ｄ０は、図１４における降圧部３６の電流源となるＮチャネルＭＯＳトランジスタＮ３のレプリカトランジスタである。したがって、ＮチャネルＭＯＳトランジスタＮ３Ｄ０およびＮ３は近接して配置され、同じ特性を有するようにサイズも等しくされている。
【０１９１】
図１６は、図１５におけるレベル変換回路１５４の構成を示した回路図である。
【０１９２】
図１６を参照して、レベル変換回路１５４は、図７で説明したレベル変換回路７４の出力電位を信号ＣＯＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒに応じて選択して出力する構成となっている。
【０１９３】
具体的には、レベル変換回路１５４は、ノードＷ６１とノードＷ６２との間に接続される抵抗Ｒ１８と、ノードＷ６２とノードＷ６３との間に接続される抵抗Ｒ１７と、ノードＷ６３とノードＷ６４との間に接続される抵抗Ｒ１６と、ノードＷ６４と接地ノードとの間に接続される抵抗Ｒ１５とを含む。抵抗Ｒ１５，Ｒ１６，Ｒ１７，Ｒ１８は、ばらつき、温度の影響を受けないように同一の材質であることが好ましい。
【０１９４】
レベル変換回路１５４は、さらに、信号ＣＯＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒをそれぞれ受けて反転するインバータ１６２，１６４と、信号ＣＯＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒを受けるＮＡＮＤ回路１６６と、ＮＡＮＤ回路１６６の出力を受けて反転するインバータ１６８と、インバータ１６２の出力と信号ＣＯＵＮＴ１Ｒとを受けるＮＡＮＤ回路１７０と、ＮＡＮＤ回路１７０の出力を受けて反転するインバータ１７２と、信号ＣＯＵＮＴ０Ｒとインバータ１６４の出力とを受けるＮＡＮＤ回路１７４と、ＮＡＮＤ回路１７４の出力を受けて反転するインバータ１７６とを含む。
【０１９５】
レベル変換回路１５４は、さらに、ノードＷ６２とノードＷ８２との間に接続されゲートにインバータ１６８の出力を受けるＮチャネルＭＯＳトランジスタＮ３５と、ノードＷ６３とノードＷ８２との間に接続されゲートにインバータ１７２の出力を受けるＮチャネルＭＯＳトランジスタＮ３４と、ノードＷ６４とノードＷ８２との間に接続されゲートにインバータ１７６の出力を受けるＮチャネルＭＯＳトランジスタＮ３３を含む。そして、ノードＷ８２からは電位ＶＢＤが出力される。
【０１９６】
図１７は、図１５における論理回路１５０の入力に対する出力の値を示した真理値表を表わした図である。
【０１９７】
図１７を参照して、論理回路１５０は、入力として（ＣＯＵＮＴ１Ｒ，ＣＯＵＮＴ０Ｒ，ＣＰＲ）を受け、出力として（ＶＢＣ０，ＶＢＣ１，ＶＢＣ２，ＲＯ）を出力する。入力と出力の関係は以下のとおりである。
【０１９８】
入力（０００）が与えられると、出力（００００）が出力される。
入力（００１）が与えられると、出力（００００）が出力される。
【０１９９】
入力（０１０）が与えられると、出力（００１０）が出力される。
入力（０１１）が与えられると、出力（００１０）が出力される。
【０２００】
入力（１００）が与えられると、出力（０１００）が出力される。
入力（１０１）が与えられると、出力（０１００）が出力される。
【０２０１】
入力（１１０）が与えられると、出力（１００１）が出力される。
入力（１１１）が与えられると、出力（１０００）が出力される。
【０２０２】
図１８は、論理回路１５０の構成の一例を示した回路図である。
図１８を参照して、論理回路１５０は、信号ＣＯＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒをそれぞれ受けて反転するインバータ１８２，１８４と、信号ＣＯＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒを受けるＮＡＮＤ回路１８６と、ＮＡＮＤ回路１８６の出力を受けて反転し信号ＶＢＣ０を出力するインバータ２００とを含む。
【０２０３】
論理回路１５０は、さらに、インバータ１８２の出力と信号ＣＯＵＮＴ１Ｒとを受けるＮＡＮＤ回路２０２と、ＮＡＮＤ回路２０２の出力を受けて反転し信号ＶＢＣ１を出力するインバータ２０６とを含む。
【０２０４】
論理回路１５０は、さらに、インバータ１８４の出力と信号ＣＯＵＮＴ０Ｒとを受けるＮＡＮＤ回路２０８と、ＮＡＮＤ回路２０８の出力を受けて反転し信号ＶＢＣ２を出力するインバータ２１２とを含む。
【０２０５】
論理回路１５０は、さらに、信号ＣＰＲを受けて反転するインバータ２１４と、信号ＣＯＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒを受けるＮＡＮＤ回路２１６と、ＮＡＮＤ回路２１６の出力を受けて反転するインバータ２１８と、インバータ２１４，２１８の出力を受けるＮＡＮＤ回路２２０と、ＮＡＮＤ回路２２０の出力を受けて反転し信号ＲＯを出力するインバータ２２２とを含む。
【０２０６】
図１９は、実施の形態５の動作を説明するための動作波形図である。
図１５、図１９を参照して、時刻ｔ１において信号ＭＯＤＥＣがＨレベルに設定されることによりバイアス電流補償モードに設定される。以降図５の制御部５０が所定の制御動作を行なう。
【０２０７】
時刻ｔ１〜ｔ２の間でデータリセット信号ＤＲＳＴがＨレベルに設定されトランジスタＮ１５が導通状態となりノードＷ５０が接地電位に結合される。
【０２０８】
時刻ｔ２においてプリチャージ信号ＰＣがＬレベルに設定され、トランジスタＰ１８が導通状態となりノードＷ５０を電源電位ＥＸＴＶＤＤに結合する。電源電位ＥＸＴＶＤＤはここでは３Ｖであるとして説明をする。
【０２０９】
続いて時刻ｔ３において起動信号ＳＵＰ１がＨレベルに活性化され、またプリチャージ信号ＰＣがＨレベルに非活性化される。すなわち時刻ｔ２〜ｔ３の期間がプリチャージ期間として設定される。
【０２１０】
起動信号ＳＵＰ１がＨレベルに活性化されると基準電位発生回路７２が活性化され基準電位ＶＲＥＦ１（１．２Ｖ）が発生される。図１６に示したレベル変換回路１５４は、基準電位ＶＲＥＦ１をもとにレジスタ１４６，１４８がそれぞれ出力する信号ＣＯＵＮＴ１Ｒ，ＣＯＵＮＴ０Ｒに基づいて逐次的に階段状の電位となる電位ＶＢＤを出力する。
【０２１１】
時刻ｔ４において起動信号ＳＵＰ２がＨレベルに活性化されると基準電位発生回路７６が活性化され基準電位ＶＲＥＦ２（１．５Ｖ）が発生される。これと同時にカウンタ１５８，レジスタ１４６，１４８およびコンパレータＣＰ０が活性化される。その後周期的なタイマ信号である信号ＴＣＬＫが発生される。
【０２１２】
カウンタ１５８は信号ＴＣＬＫの立上がりエッジでカウントアップ動作を行ない出力信号ＣＯＵＮＴ０，ＣＯＵＮＴ１…を順次インクリメントさせていく。信号ＣＯＵＮＴ０，ＣＯＵＮＴ１はそれぞれレジスタ１４８，１４６に入力される。レジスタ１４８，１４６は入力された信号をそれぞれ信号ＣＯＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒとして出力する。
【０２１３】
このように、信号ＣＯＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒが変化することで電位ＶＢＤが階段状に０．７Ｖ、０．８Ｖ、０．９Ｖと順に変わっていく。その間に電位ＶＢＤがしきい値電圧Ｖｔｈｎを超えるとノードＷ５０のディスチャージが急激に起こる。するとノードＷ５０の電位は基準電位ＶＲＥＦの１．５Ｖ以下になる。
【０２１４】
図１９ではしきい値電圧Ｖｔｈｎが０．８Ｖであるとモニタされる場合が図示されている。その結果、時刻ｔ６において信号ＣＰＯ０がＨレベルとなり、応じてレジスタ１４４の出力する信号ＣＰＲがＨレベルとなる。信号ＣＰＲは図１４の制御部５０Ｄに入力されており、制御部５０Ｄは起動信号ＳＵＰ１およびＳＵＰ２をＬレベルに設定し、前処理回路１４２を非活性化させる。このとき信号ＣＯＵＮＴ０，ＣＯＵＮＴ１，ＣＰＲの情報はレジスタ１４８，１４６および１４４にそれぞれラッチされており失われることはない。また図１７、図１８で説明した論理回路１５０は、信号ＣＯＵＮＴ０，ＣＯＵＮＴ１，ＣＰＲから信号ＲＯ，ＶＣＢ０〜ＶＣＢ２を出力する。信号ＲＯはレンジオーバー信号でカウンタが最終までカウントアップしても信号ＣＰＲがＨレベルとならなかった場合に活性化される信号である。図１９の波形図では、信号ＣＯＵＮＴ０ＲがＬレベルで、信号ＣＯＵＮＴ１Ｒおよび信号ＣＰＲはともにＨレベルであるので、その結果信号ＶＢＣ１はＨレベルとなる。
【０２１５】
時刻ｔ９において起動信号ＳＵＰ３がＨレベルに設定され基準電位発生回路３４および基準電位発生回路３２Ｄが活性化される。応じて基準電位ＶＲＥＦ３として０．９Ｖが発生される。
【０２１６】
また、信号ＶＢＣ１はＨレベルであるので、図１４のトランジスタＮ２４が導通状態となり、基準電位発生回路３２Ｄはバイアス電位ＶＢＩＡＳとして０．８Ｖを発生する。
【０２１７】
ここでは、説明の簡単のためバイアス電位ＶＢＩＡＳのレベルは図１５のノードＷ５０がディスチャージされたときの電位ＶＢＤと同一レベルに調整される例を説明する。
【０２１８】
ここでしきい値電圧Ｖｔｈｎが０．１Ｖだけ低くなった場合には、カウンタ値が１つ少ない値でレジスタにラッチされる。すると信号ＣＯＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒ，ＣＰＲはそれぞれＨ，Ｌ，Ｈレベルとなり、信号ＶＢＣ２がＨレベルになり図１４のトランジスタＮ１４が導通状態となる。その結果バイアス電位ＶＢＩＡＳとして０．７Ｖが発生される。
【０２１９】
逆に、しきい値電圧Ｖｔｈｎが０．１Ｖだけ高くなった場合には信号ＣＯＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒ，ＣＰＲはそれぞれＨ，Ｈ，Ｈレベルとなり、信号ＶＢＣ０がＨレベルとなるので図１４のトランジスタＮ２２が導通状態となる。その結果バイアス電位ＶＢＩＡＳとして０．９Ｖが発生される。図１５ではカウンタ出力が２ビットしかないためにしきい値電圧Ｖｔｈｎが０．１Ｖ上昇したか０．２Ｖ上昇したかがわからないが、それはビット数をもっと多くすれば解決される。要するにしきい値電圧Ｖｔｈｎの変動に応じてバイアス電位ＶＢＩＡＳのレベルを変えることができる。
【０２２０】
実施の形態５ではバイアス電位ＶＢＩＡＳのレベルは電位ＶＢＤと同一レベルに調整される例を説明したが、これに限定される必要はない。両者の間に何らかのオフセットがあったり係数がかかっていたりしてもかまわない。また、ここではプリチャージレベルを電源電位ＥＸＴＶＤＤとしているが、これに限定される必要はなく、何らかの中間電位であってもかまわない。
【０２２１】
以上説明したように、実施の形態５の電圧降下回路を用いることにより適切なバイアス電位ＶＢＩＡＳが発生されしきい値電圧Ｖｔｈｎの影響を受けないバイアス電流Ｉｂｉａｓが差動増幅回路に流れ電源電位ＩＮＴＶＤＤは１．８Ｖとなる。このときは抵抗値はＲ６／Ｒ５＝１となるようにに設定されている。
【０２２２】
［実施の形態６］
図２０は、実施の形態６の電圧降下回路２４Ｅの構成を示した回路図である。
【０２２３】
図２０を参照して、電圧降下回路２４Ｅは、基準電位ＶＲＥＦとバイアス電位ＶＢＧＲとを出力する基準電位発生回路３４Ｅと、基準電位ＶＲＥＦおよびバイアス電位ＶＢＧＲとを受けてこれらに応じて電源電位ＥＸＴＶＤＤを降下させて電源電位ＩＮＴＶＤＤを出力する降圧部３６Ｅとを含む。
【０２２４】
基準電位発生回路３４Ｅは、図２に示した基準電位発生回路３４の構成において差動増幅回路３８に代えて差動増幅回路３８Ｅを含み、ノードＷ１１からバイアス電位ＶＢＧＲを出力する点が基準電位発生回路３４と異なる。基準電位発生回路３４Ｅの他の構成は基準電位発生回路３４と同様であるので説明は繰り返さない。
【０２２５】
降圧部３６Ｅは、図２で示した降圧部３６の構成において差動増幅回路４０に代えて差動増幅回路４０Ｅを含む。差動増幅回路４０Ｅの構成は、トランジスタＮ３に代えてトランジスタＮ３Ｅが用いられる点が差動増幅回路４０の構成と異なる。降圧部３６Ｅの他の構成は、図２で説明した降圧部３６と同様であるので説明は繰返さない。
【０２２６】
ＮチャネルＭＯＳトランジスタＮ３Ｅは、降圧された内部電源電位である電源電位ＩＮＴＶＤＤの負荷回路２６で用いられているＮチャネルＭＯＳトランジスタＮ１００と同様に低圧用トランジスタである。低圧用トランジスタは、酸化膜が薄く最小ゲート長の短いトランジスタであり、低い電源電圧で高速動作が可能なようにしきい値電圧が低く調整されている場合が多い。負荷回路は図２０では例としてＰチャネルＭＯＳトランジスタＰ１００とＮチャネルＭＯＳトランジスタＮ１００からなるインバータが内部回路の例として示されている。
【０２２７】
このような内部回路は電源電圧がたとえば１．８Ｖで駆動される。
電圧降下回路２４ＥのＮチャネルＭＯＳトランジスタのうちトランジスタＮ３Ｅを除くＮチャネルＭＯＳトランジスタは３ボルト系の高圧用トランジスタである。３ボルト系の高圧用トランジスタに比べ低圧用トランジスタはより低い電源電位で動作できなければならないため、しきい値電圧のばらつきはより厳しく管理されしきい値電圧のばらつきの絶対値は３ボルト系のトランジスタのしきい値のばらつきの絶対値よりも小さい。
【０２２８】
したがって、しきい値電圧Ｖｔｈｎが小さいので同じバイアス電位ＶＢＧＲに対してＶｇｓ−Ｖｔｈｎの絶対値が大きいくなり、相対的にしきい値電圧Ｖｔｈｎのばらつきの影響は小さくなる。またしきい値電圧のばらつきも小さく管理されているのでＶｇｓ−Ｖｔｈｎの変化量はさらに小さくできる。つまり図２３で示した従来の電圧降下回路５２４のＮチャネルＭＯＳトランジスタＮ３を低圧トランジスタに代えることにより従来の回路よりもバイアス電流Ｉｂｉａｓの変動を小さくできる。
【０２２９】
［実施の形態７］
図２１は、実施の形態７の電圧降下回路２４Ｆの構成を示した回路図である。
【０２３０】
図２１を参照して、電圧降下回路２４Ｆは、基準電位ＶＲＥＦ（たとえば０．９Ｖ）およびバイアス電位ＶＢＧＲ（たとえば１．２Ｖ）を出力する基準電位発生回路３４Ｅと、バイアス電位ＶＢＧＲをレベル変換してバイアス電位ＶＢＩＡＳ（たとえば１．８Ｖ）を出力するレベル変換回路３００と、バイアス電位ＶＢＩＡＳおよび基準電位ＶＲＥＦに応じて電源電位ＥＸＴＶＤＤを降下させて電源電位ＩＮＴＶＤＤを出力する降圧部３６とを含む。
【０２３１】
基準電位発生回路３４Ｅの構成は、図２０で説明したため説明は繰返さない。また降圧部３６の構成は、図２で説明しているので説明は繰返さない。
【０２３２】
図２２は、図２１におけるレベル変換回路３００の構成を示した回路図である。
【０２３３】
図２２を参照して、レベル変換回路３００は、外部電源電位ＥＸＴＶＤＤにソースおよびバックゲートが結合されノードＷ７６にゲートおよびドレインが接続されるＰチャネルＭＯＳトランジスタＰ２１と、ノードＷ７６とノードＷ７８との間に接続されゲートがノードＷ８０に接続されるＮチャネルＭＯＳトランジスタＮ１６と、電源電位ＥＸＴＶＤＤにソースおよびバックゲートが結合されノードＷ７６にゲートが接続されノードＷ７７にドレインが接続されるＰチャネルＭＯＳトランジスタＰ２２と、ノードＷ７７とノードＷ７８との間に接続されゲートにバイアス電位ＶＢＧＲを受けるＮチャネルＭＯＳトランジスタＮ１７と、ノードＷ７８と接地ノードとの間に接続されゲートにバイアス電位ＶＢＧＲを受けるＮチャネルＭＯＳトランジスタＮ１８とを含む。
【０２３４】
レベル変換回路３００は、さらに、電源電位ＥＸＴＶＤＤにソースおよびバックゲートが結合されノードＷ７７にゲートが接続されノードＷ７９にドレインが接続されるＰチャネルＭＯＳトランジスタＰ２３と、ノードＷ７９とノードＷ８０との間に接続される抵抗Ｒ１６と、ノードＷ８０と接地ノードとの間に接続される抵抗Ｒ１５とを含む。ノードＷ７９からはバイアス電位ＶＢＩＡＳが出力される。
【０２３５】
実施の形態７では、実施の形態６の場合と同様な原理に基づき、今度はバイアス電位ＶＢＩＡＳをレベル変換回路３００により１．８Ｖ程度に昇圧してゲート電位ＶＧを上げることによりＶｇｓ−Ｖｔｈｎの絶対値を大きくすることを狙ったものである。
【０２３６】
レベル変換回路３００の出力するバイアス電位ＶＢＩＡＳはトランジスタＮ３のゲートを駆動するだけでよい。したがって外部に対して負荷電流は流れない。そこでトランジスタＰ２１，Ｐ２２，Ｐ２３，Ｎ１６，Ｎ１７，Ｎ１８のサイズは、消費電流が極小になるように意図的に小さく決定される。
【０２３７】
【数１３】
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【０２３８】
したがってＲ１５：Ｒ１６＝２：１となるように抵抗比が決定される。
このように、バイアス電位をレベル変換して昇圧しトランジスタＮ３に与えることにより余分な電流消費をすることなくバイアス電流Ｉｂｉａｓの変動をより小さくすることができる。
【０２３９】
実施の形態１〜７では、しきい値電圧に依存しないバイアス電流を有する差動増幅回路に本発明を適用する場合を示しているが、これに限定される必要はなく、差動増幅回路はさまざまな半導体装置（たとえばセンスアンプ、コンパレータ等）に用いられる回路であり、それらに対しても本発明は有用であることをここに明記する。
【０２４０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２４１】
【発明の効果】
請求項１に記載の半導体装置は、しきい値電圧が変動した場合でも、差動増幅器のバイアス電流が変動しないので、消費電流が少なくてすみ、かつ、応答速度が速い差動増幅回路が実現できる。
【０２４２】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置の奏する効果に加えて、差動増幅回路を用いて内部電源電位を発生する電圧降下回路が実現できる。
【０２４３】
請求項３に記載の半導体装置は、請求項２に記載の半導体装置の奏する効果に加えて、メモリアレイ部分に電圧降下回路の出力が供給された半導体装置を実現できる。
【０２４４】
請求項４〜７に記載の半導体装置は、請求項２に記載の半導体装置の奏する効果に加えて、しきい値電圧の変化に追従する制御電位の発生が実現できる。
【０２４５】
請求項８〜１１に記載の半導体装置は、請求項２に記載の半導体装置の奏する効果に加えて、しきい値をモニタして適切な制御電位を定めることができる。
【０２４６】
請求項１２、１３に記載の半導体装置は、請求項２に記載の半導体装置の奏する効果に加えて、差動増幅の対をなすトランジスタに対するバイアスレベルの確保が可能である。
【０２４７】
請求項１４に記載の半導体装置は、請求項２に記載の半導体装置の奏する効果に加えて、発生される基準電位がより低い場合でも動作可能な電圧降下回路が実現できる。
【０２４８】
請求項１５〜１８に記載の半導体装置は、高圧用と低圧用の２種類のトランジスタを含む場合に、バイアス電流を定める電流源となるトランジスタに低圧用トランジスタを使用することで、バイアス電流の変動を小さく抑えることができ、消費電流が少なくてすみ、かつ、応答速度が速い内部電源電位が得られる。
【０２４９】
請求項１９に記載の半導体装置は、請求項１７に記載の半導体装置の奏する効果に加えて、発生される基準電位がより低い場合でも動作可能な電圧降下回路が実現できる。
【０２５０】
請求項２０に記載の半導体装置は、請求項１７に記載の半導体装置の奏する効果に加えて、メモリアレイ部分に電圧降下回路の出力が供給された半導体装置を実現できる。
【０２５１】
請求項２１、２２に記載の半導体装置は、バイアス電流を定める電流源となるトランジスタのゲートに基準電位を昇圧して与えることにより、バイアス電流の変動を小さく抑えることができ、消費電流が少なくてすみ、かつ、応答速度が速い内部電源電位が得られる。
【０２５２】
請求項２３に記載の半導体装置は、請求項２２に記載の半導体装置の奏する効果に加えて、発生される基準電位がより低い場合でも動作可能な電圧降下回路が実現できる。
【０２５３】
請求項２４に記載の半導体装置は、請求項２２に記載の半導体装置の奏する効果に加えて、メモリアレイ部分に電圧降下回路の出力が供給された半導体装置を実現できる。
【図面の簡単な説明】
【図１】  本発明の半導体装置２の構成を示した概略ブロック図である。
【図２】  電圧降下回路２４の構成を示した回路図である。
【図３】  実施の形態２の電圧降下回路２４Ａの構成を示した回路図である。
【図４】  実施の形態３の電圧降下回路２４Ｂの構成を示す回路図である。
【図５】  実施の形態４の電圧降下回路２４Ｃの構成を示した回路図である。
【図６】  図５における電位選択信号発生部５２の構成を示した回路図である。
【図７】  図６におけるレベル変換回路７４の構成例を示した回路図である。
【図８】  図６におけるコンパレータＣＰ０の構成を示した回路図である。
【図９】  図６におけるレジスタ６４の構成を示した回路図である。
【図１０】  論理回路７０の入出力値を表わした真理値表を示した図である。
【図１１】  図１０の真理値表を満たす論理回路７０の構成の一例を示した回路図である。
【図１２】  実施の形態４における実行シーケンスを示したフローチャートである。
【図１３】  実施の形態４の動作を説明するための動作波形図である。
【図１４】  実施の形態５の電圧降下回路２４Ｄの構成を示した回路図である。
【図１５】  図１４における基準選択信号発生部５２Ｄの構成を示した回路図である。
【図１６】  図１５におけるレベル変換回路１５４の構成を示した回路図である。
【図１７】  図１５における論理回路１５０の入力に対する出力の値を示した真理値表を表わした図である。
【図１８】  論理回路１５０の構成の一例を示した回路図である。
【図１９】  実施の形態５の動作を説明するための動作波形図である。
【図２０】  実施の形態６の電圧降下回路２４Ｅの構成を示した回路図である。
【図２１】  実施の形態７の電圧降下回路２４Ｆの構成を示した回路図である。
【図２２】  図２１におけるレベル変換回路３００の構成を示した回路図である。
【図２３】  従来の電圧降下回路５２４の構成を示した回路図である。
【図２４】  バイアス電流を小さくした場合に問題となる電圧降下を説明するための図である。
【符号の説明】
２  半導体装置、５  アドレスバッファ、６  制御信号入力バッファ、８  コントロール回路、１０  ロウデコーダ、１２  コラムデコーダ、１４  メモリセルアレイ、１６  センスアンプ帯、１８  ブロック、２０  出力バッファ、２２入力バッファ、２４，２４Ａ〜２４Ｆ  電圧降下回路、２６  負荷回路、３２Ｃ，３２Ｄ，３４，３４Ｅ，７２，７６  基準電位発生回路、３２  しきい値補償回路、３６，３６Ａ，３６Ｂ，３６Ｅ  降圧部、３８，３８Ｅ，４０，４０Ａ，４０Ｂ，４０Ｅ，５４  差動増幅回路、５０，５０Ｄ  制御部、５２，５２Ｄ電位選択信号発生部、６２，１４２  前処理回路、７０，１５０  論理回路、７４，１５４，３００  レベル変換回路、１５８  カウンタ、６４，６６，６８，１４４，１４６，１４８  レジスタ、ＢＬＰ  ビット線対、Ｒ１〜Ｒ１８，Ｒ１Ａ，Ｒ２Ａ，Ｒ１０Ａ  抵抗、Ｃ１〜Ｃ３  キャパシタ、ＣＰ０〜ＣＰ２  コンパレータ、ＭＣ  メモリセル、Ｎ１〜Ｎ１００，Ｎ３Ａ，Ｎ１Ｂ，Ｎ２Ｂ，Ｎ３Ｄ０〜Ｎ３Ｄ２，Ｎ３Ｅ  ＮチャネルＭＯＳトランジスタ、Ｐ１〜Ｐ１００，Ｐ１Ａ，Ｐ２Ａ  ＰチャネルＭＯＳトランジスタ、Ｑ０〜Ｑｊ+ｓ  ｐｎｐトランジスタ、ＷＬ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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