(57)【特許請求の範囲】
【請求項１】
周辺回路部にｎウェル及びｐウェル、及びセル部にｐウェルを備える半導体基板上にゲート酸化膜を形成するステップと、
前記周辺回路部のｐウェル上部のゲート酸化膜をマスクで覆うステップと、
前記周辺回路部のｎウェル上部のゲート酸化膜表面及び前記セル部のｐウェル上部のゲート酸化膜表面を窒化させるステップと、
前記周辺回路部のｐウェル上部のゲート酸化膜マスクを除去するステップと、
前記周辺回路部のｐウェル上部のゲート酸化膜上と、前記周辺回路部のｎウェル上部の表面が窒化されたゲート酸化膜上と、前記セル部のｐウェル上部の表面が窒化されたゲート酸化膜表面上にそれぞれ、４．１〜４．３ｅＶの仕事関数を有するｎ型不純物がドーピングされた多結晶シリコン層と金属層の積層構造を形成する、或いは、４．１〜４．３ｅＶの仕事関数を有するＴａＮｘ、ＴａＳｉｘＮｙ及びＴａのうちから選択された第一の金属層と第二の金属層の積層構造を形成するステップと、
ゲート電極用マスクを用いたフォトエッチング工程によりゲート電極を形成するステップとからなることを特徴とする半導体素子のＣＭＯＳ製造方法。
【請求項２】
前記ゲート酸化膜は、５〜１００Åの厚さで形成することを特徴とする請求項１に記載の半導体素子のＣＭＯＳ製造方法。
【請求項３】
前記周辺回路部のｎウェルとセル部のｐウェル上部のゲート酸化膜表面を、窒化させるステップで、前記ゲート酸化膜を、０〜４００℃の温度、５〜２０ｍＴｏｒｒのチャンバ真空度、１００〜７００ＷのＲＦプラズマパワーを用いた条件下で５０〜１００秒の間ＤＰＮ（Ｄｅｃｏｕｐｌｅｄ  Ｐｌａｓｍａ  Ｎｉｔｒｉｄａｔｉｎ）処理し、さらに後続熱処理工程を行って、前記ゲート酸化膜表面を窒化させることを特徴とする請求項１に記載の半導体素子のＣＭＯＳ製造方法。
【請求項４】
前記ＤＰＮ処理時、Ｎ２、ＮＨ３、Ｎ２Ｏ、ＮＦ２及びＮＯ気体のうちから選択された一つの気体を流量１０〜５００ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｃ／ｍｉｎ）にて流すことを特徴とする請求項３に記載の半導体素子のＣＭＯＳ製造方法。
【請求項５】
前記後続熱処理工程は、Ｎ２、Ａｒ及び真空のうちから選択された少なくとも一つ、又はこれらの混合ガスの雰囲気で、１００〜８００℃の温度で１〜３０分間行うことを特徴とする請求項３に記載の半導体素子のＣＭＯＳ製造方法。
【請求項６】
前記ゲート酸化膜は、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＳｉＯ２及びＺｒＳｉＯ２
のうちから選択された一つによって誘電膜に形成することを特徴とする請求項１に記載の半導体素子のＣＭＯＳ製造方法。
【請求項７】
前記多結晶シリコン層と金属層の積層構造における前記金属層は、Ｗ／ＷＮ層にて形成することを特徴とする請求項１に記載の半導体素子のＣＭＯＳ製造方法。
【請求項８】
前記第一及び第二金属層の積層構造を形成する前記第二金属層は、Ｗ／ＷＮ層にて形成することを特徴とする請求項１に記載の半導体素子のＣＭＯＳ製造方法。
【請求項９】
周辺回路部にｎウェル及びｐウェル、及びセル部にｐウェルを備える半導体基板と、前記半導体基板上に形成されるゲート酸化膜と、
前記周辺回路部のｐウェル上部のゲート酸化膜をマスクで覆い、前記周辺回路部のｎウェル上部のゲート酸化膜表面及び前記セル部のｐウェル上部の表面のゲート酸化膜表面のみを窒化させて形成される窒化膜と、
前記周辺回路部のｐウェル上部のゲート酸化膜マスクを除去し、前記周辺回路部のｐウェル上部のゲート酸化膜上と、前記周辺回路部のｎウェル上部の表面が窒化されたゲート酸化膜上と、前記セル部のｐウェル上部の表面が窒化されたゲート酸化膜表面上にそれぞれ、４．１〜４．３ｅＶの仕事関数を有するｎ型不純物がドーピングされた多結晶シリコン層と金属層の積層構造を形成する、或いは、４．１〜４．３ｅＶの仕事関数を有するＴａＮｘ、ＴａＳｉｘＮｙ及びＴａのうちから選択された第一の金属層と第二の金属層の積層構造を形成した後、ゲート電極用マスクを用いたフォトエッチング工程により形成されたゲート電極とからなることを特徴とする半導体素子のＣＭＯＳ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭｅｔａｌＯｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及びその製造方法に関するものであり、特に、セル（Ｃｅｌｌ）部ＮＭＯＳと周辺回路部ＰＭＯＳのゲート酸化膜をＤＰＮ（Ｄｅｃｏｕｐｌｅｄ  Ｐｌａｓｍａ  Ｎｉｔｒｉｄａｔｉｏｎ）処理してゲート酸化膜表面に窒化膜を形成することで素子の特性、収率及び信頼性を向上させる半導体素子のＣＭＯＳ及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、ＣＭＯＳは消費電力特性に優れるＰＭＯＳと、高速動作特性に優れるＮＭＯＳを対称に構成したもので、集積度が低く製造工程が複雑であるが、消費電力が著しく少ないという利点がある。
【０００３】
図１は、半導体メモリ素子のセル部と周辺回路部を示した平面図である。
先ず、ＣＭＯＳでセル部１００のＮＭＯＳは素子の動作時オフ電流を減らすためにしきい電圧を約＋１Ｖにしなければならず、周辺回路部２００のＰＭＯＳとＮＭＯＳは動作速度を大きくするために各々しきい電圧が約−／＋０．５Ｖ以下にしなければならないので、個別的なマスク作業と過剰イオン注入工程が必要でその製造工程が複雑である。
【０００４】
また、ＣＭＯＳのゲート電極は、主に高融点、薄膜形成の容易性、線パターン形成の容易性、酸化雰囲気に対する安定性及び平坦化が容易である等の特性を有する多結晶シリコン層に形成する。
前記ゲート電極は、ＮＭＯＳ及びＰＭＯＳ領域に全てｎ＋多結晶シリコンを用いているが、ＰＭＯＳ領域ではカウントドーピングによるベリッドチャネル（Ｂｕｒｉｅｄ  ｃｈａｎｎｅｌ）が形成されるのでショート（ｓｈｏｒｔ）チャネル効果及び漏洩電流が増大されるという問題点がある。
【０００５】
近年、このような問題点を解決するためにゲート電極をＮＭＯＳ領域にはｎ＋多結晶シリコンに形成し、ＰＭＯＳ領域にｐ＋多結晶シリコンに形成するデュアルゲート電極を用いてＮＭＯＳ及びＰＭＯＳ領域の全てに表面チャネルを形成したものが提案された。
図２乃至図６は、従来技術による半導体素子のＣＭＯＳ製造方法を説明するための断面図であって、“Ａ”はセル部ＮＭＯＳが形成される領域を示したものであり、“Ｂ”は周辺回路部ＰＭＯＳが形成される領域を示したものであり、“Ｃ”は周辺回路部ＮＭＯＳが形成される領域を示したものである。
【０００６】
図２を参照すると、半導体基板１１に活性領域を定義する素子分離膜１３を形成する。
また、イオン注入マスクを用いてｐ型及びｎ型不純物を半導体基板１１に選択的に注入しドライブイン（Ｄｒｉｖｅ−ｉｎ）工程を行ってｐウェル１５とｎウェル１７を形成する。
図３を参照すると、熱酸化工程にて半導体基板１１上に第１酸化膜１９を成長させた後、全面にしきい電圧調節用不純物イオンを注入する。ここで、第１酸化膜１９はしきい電圧調節用不純物のイオン注入工程時、半導体基板１１の表面欠陥の発生を防止する。
【０００７】
図４を参照すると、第１酸化膜１９を除去し、全面に第２酸化膜２１とドーピングされない多結晶シリコン層２３を形成する。
また、ｎウェルマスク（図示省略）を用いたイオン注入工程でｐウェル１５上側の多結晶シリコン層２３にリン（Ｐ）イオン又は砒素（Ａｓ）イオンのようなｎ型不純物イオンをドーピングする。
次にｐウェルマスクを用いたイオン注入工程でｎウェル１７上側の多結晶シリコン層２３に硼素（Ｂ）イオン又はＢＦ２イオンのようなｐ型不純物をドーピングする。
【０００８】
図５を参照すると、多結晶シリコン層２３上に金属層２９を形成する。
また、ゲート電極用マスクを用いたフォトエッチング工程で金属層２９、多結晶シリコン層２３及び第２酸化膜２１をエッチングして各ｐウェル１５とｎウェル１７上側に第２酸化膜２１のゲート酸化膜とゲート電極３１を形成する。
ここで、ゲート電極３１は多結晶シリコン層２３と金属層２９とが積層されて形成される。
【０００９】
図６を参照すると、ｎウェルマスク（図示省略）を用いた低濃度のｎ型不純物のイオン注入及びドライブイン工程を行うことによってゲート電極３１両側のｐウェル１５表面内に低濃度ｎ型不純物領域３３を形成する。
また、ｐウェルマスク（図示省略）を用いた低濃度のｐ型不純物のイオン注入及びドライブイン工程を行うことによってゲート電極３１両側のｎウェル１７表面内に低濃度ｐ型不純物領域３５を形成する。
【００１０】
ゲート電極３１の側壁の窒化膜スペーサ３７を形成する。その後、ｎウェルマスク（図示省略）を用いた高濃度のｎ型不純物のイオン注入及びドライブイン工程を行うことによって窒化膜スペーサ３７の一側のｐウェル１５表面に高濃度ｎ型不純物領域３９を形成する。
【００１１】
また、ｐウェルマスク（図示省略）を用いた高濃度のｐ型不純物のイオン注入及びドライブイン工程を行うことによって窒化膜スペーサ３７の一側のｎウェル１７表面に高濃度ｐ型不純物領域４１を形成する。
【００１２】
上記のように従来技術による半導体素子のＣＭＯＳ及びその製造方法は、デュアル多結晶シリコンゲート電極を形成するために次のような理由によって素子の特性が低下される問題があった。
ＰＭＯＳ領域のｐ＋多結晶シリコン層ゲート電極でゲート酸化膜部位で硼素の活性化が成されないので、ＣＭＯＳの多結晶シリコンゲート電極でゲート電極の枯渇効果（Ｇａｔｅ  ｄｅｐｌｅｔｉｏｎ  ｅｆｆｅｃｔ）が発生して反転キャパシタンスを減少させ、しきい電圧を増加させる。
【００１３】
また、ｐ＋多結晶シリコンゲート電極内に残存する硼素イオンが、ゲート酸化膜を通過して半導体基板のチャネル領域に拡散する硼素浸透現象が発生し、フラットバンド電圧及びしきい電圧を変化させＧＯＩ（Ｇａｔｅ  Ｏｘｉｄｅ  Ｉｎｔｅｇｒａｌｉｔｙ）特性を低下させる。
【００１４】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体素子のＣＭＯＳ及びその製造方法における問題点に鑑みてなされたものであって、本発明の目的は、セル部ＮＭＯＳと周辺回路部ＰＭＯＳのゲート酸化膜をＤＰＮ処理してゲート酸化膜表面に窒化膜を形成し、表面チャネルを有するシングルゲートＣＭＯＳを形成してｎ＋多結晶シリコン層のゲート電極を用いた場合にも過剰にイオンを注入する工程を経ることなく、セル部ＮＭＯＳのしきい電圧を約＋０．９Ｖにし、周辺回路部ＰＭＯＳのしきい電圧を約−０．５Ｖ以下にし、周辺回路部ＮＭＯＳのしきい電圧を約＋０．５Ｖ以下にして、表面チャネルのＣＭＯＳを容易に形成できる半導体素子のＣＭＯＳ及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による半導体素子のＣＭＯＳ製造方法は、周辺回路部にｎウェル及びｐウェル、及びセル部にｐウェルを備える半導体基板上にゲート酸化膜を形成するステップと、前記周辺回路部のｐウェル上部のゲート酸化膜をマスクで覆うステップと、前記周辺回路部のｎウェル上部のゲート酸化膜表面及び前記セル部のｐウェル上部のゲート酸化膜表面を窒化させるステップと、前記周辺回路部のｐウェル上部のゲート酸化膜マスクを除去するステップと、前記周辺回路部のｐウェル上部のゲート酸化膜上と、前記周辺回路部のｎウェル上部の表面が窒化されたゲート酸化膜上と、前記セル部のｐウェル上部の表面が窒化されたゲート酸化膜表面上にそれぞれ、４．１〜４．３ｅＶの仕事関数を有するｎ型不純物がドーピングされた多結晶シリコン層と金属層の積層構造を形成する、或いは、４．１〜４．３ｅＶの仕事関数を有するＴａＮｘ、ＴａＳｉｘＮｙ及びＴａのうちから選択された第一の金属層と第二の金属層の積層構造を形成するステップと、ゲート電極用マスクを用いたフォトエッチング工程によりゲート電極を形成するステップとからなることを特徴とする。
【００１６】
上記目的を達成するためになされた本発明による半導体素子のＣＭＯＳは、周辺回路部にｎウェル及びｐウェル、及びセル部にｐウェルを備える半導体基板と、前記半導体基板上に形成されるゲート酸化膜と、前記周辺回路部のｐウェル上部のゲート酸化膜をマスクで覆い、前記周辺回路部のｎウェル上部のゲート酸化膜表面及び前記セル部のｐウェル上部の表面のゲート酸化膜表面のみを窒化させて形成される窒化膜と、前記周辺回路部のｐウェル上部のゲート酸化膜マスクを除去し、前記周辺回路部のｐウェル上部のゲート酸化膜上と、前記周辺回路部のｎウェル上部の表面が窒化されたゲート酸化膜上と、前記セル部のｐウェル上部の表面が窒化されたゲート酸化膜表面上にそれぞれ、４．１〜４．３ｅＶの仕事関数を有するｎ型不純物がドーピングされた多結晶シリコン層と金属層の積層構造を形成する、或いは、４．１〜４．３ｅＶの仕事関数を有するＴａＮｘ、ＴａＳｉｘＮｙ及びＴａのうちから選択された第一の金属層と第二の金属層の積層構造を形成した後、ゲート電極用マスクを用いたフォトエッチング工程により形成されたゲート電極とからなることを特徴とする。
【００１７】
本発明の原理は、セル部ＮＭＯＳと周辺回路部ＰＭＯＳのゲート酸化膜をＤＰＮ処理してゲート酸化膜表面に窒化膜を形成することにより、表面チャネルを有するシングルゲートＣＭＯＳを形成してｎ＋多結晶シリコン層のゲート電極を用いた場合にも過剰にイオンを注入する工程を経ることなく、セル部ＮＭＯＳのしきい電圧を約＋０．９Ｖにし、周辺回路部ＰＭＯＳのしきい電圧を約−０．５Ｖ以下にし、周辺回路部ＮＭＯＳが約＋０．５以下のしきい電圧を有するようにするものである。
【００１８】
【発明の実施の形態】
次に、本発明に係る半導体素子のＣＭＯＳ及びその製造方法の実施の形態の具体例を図面を参照しながら説明する。
【００１９】
図７乃至図１１は本発明の第１実施例による半導体素子のＣＭＯＳ及びその製造方法を説明するための断面図であって、“Ａ”はセル部ＮＭＯＳが形成される領域を示したものであり、“Ｂ”は周辺回路部ＮＭＯＳが形成される領域を示したものであり、“Ｃ”は周辺回路部ＰＭＯＳが形成される領域を示したものである。
【００２０】
図７を参照すると、半導体基板５１に活性領域を定義する素子分離膜５３を形成する。また、イオン注入マスクを用いてｐ型及びｎ型不純物を半導体基板５１に選択的にイオン注入し、ドライブイン工程を行なってｐウェル５５とｎウェル５７を形成する。その後、半導体基板５１を熱酸化させてゲート酸化膜である第１酸化膜５９を５〜１００Åの厚さで成長させる。この時、第１酸化膜５９を、熱酸化膜でない膜として多結晶シリコンと反応性のないＡｌ２０３、ＨｆＯ２、ＨｆＳｉＯ２及びＺｒＳｉＯ２などの、高誘電膜にて形成することもできる。
【００２１】
図８を参照すると、第１酸化膜５９上に第１感光膜を塗布し第１感光膜を周辺回路部ＮＭＯＳが形成される領域（Ｂ）の上側だけに残るように露光及び現像して第１感光膜パターン６１を形成する。
次に、第１感光膜パターン６１をマスクにＤＰＮ工程で、セル部ＮＭＯＳが形成される領域（Ａ）と周辺回路部ＰＭＯＳが形成される領域（Ｃ）の第１酸化膜５９表面を窒化膜６３に変化させる。
この時、ＤＰＮ処理工程は０〜４００℃の温度、５〜２０ｍＴのチャンバ真空度、１００〜７００ＷのＲＦプラズマパワー及び１０〜５００ｓｃｃｍ流量の窒素ガス特にＮ２を用いた条件下で５０〜１００秒の間行う。
【００２２】
また、ＤＰＮ処理時、Ｎ２気体の代わりに、ＮＨ３、Ｎ２Ｏ、ＮＦ３及びＮＯの気体のうちから、選択された一つの気体を用いて行うか、前記気体を混合して用いることもできる。
また、ゲート酸化膜５９のＤＰＮ処理後、Ｎ２、Ａｒ及び真空のうちから、選択された一つの雰囲気で１００〜８００℃の温度で１〜３０分間、全面を熱処理する。
【００２３】
図９を参照すると、第１感光膜パターン６１を除去し、ゲート酸化膜５９を含む全面に各々１００〜１０００Åの厚さで多結晶シリコン層６５と金属層６７を形成する。ここで、多結晶シリコン層６５は、４．１〜４．３ｅＶの仕事関数を有するｎ型不純物がドーピングされた多結晶シリコン層にて形成する。また、金属層６７は、Ｗ／ＷＮ層にて形成しゲート抵抗を低下させる役割を果たす。また、上記金属層６７の代わりにシリサイドにて形成することもできる。
【００２４】
図１０を参照すると、ゲート電極用マスクを用いたフォトエッチング工程で金属層６７と多結晶シリコン層６５をエッチングする。ここで、ゲート電極用マスクを用いたフォトエッチング工程でセル部ＮＭＯＳが形成される領域（Ａ）、周辺回路部ＮＭＯＳが形成される領域（Ｂ）及び、周辺回路部ＰＭＯＳが形成される領域（Ｃ）各々の半導体基板５１上に多結晶シリコン層６５と金属層６７が積層されたゲート電極６９が形成される。
【００２５】
図１１を参照すると、セル部ＮＭＯＳが形成される領域（Ａ）と、周辺回路部ＮＭＯＳが形成される領域（Ｂ）のゲート電極６９両側のｐウェル５５の表面に低濃度ｎ型不純物イオンを注入して低濃度ｎ型不純物領域７１を形成する。
また、周辺回路部ＰＭＯＳが形成される領域（Ｃ）のゲート電極６９両側のｎウェル５７表面に低濃度ｐ型不純物をイオン注入して低濃度ｐ型不純物領域７３を形成する。
【００２６】
次に、ゲート電極６９の側壁に窒化膜スペーサ７５を形成する。
次に、セル部ＮＭＯＳが形成される領域（Ａ）の窒化膜スペーサ７５の一側と周辺回路部ＮＭＯＳが形成される領域（Ｂ）のｐウェル５５表面に高濃度ｎ型不純物イオンを注入して高濃度ｎ型不純物領域７７を形成し、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のｎ型ソース／ドレイン不純物領域を形成する。
その後、窒化膜スペーサ７５の一側の周辺回路部ＰＭＯＳが形成される領域（Ｃ）のｎウェル５７表面に高濃度ｐ型不純物イオンを注入して高濃度ｐ型不純物領域７９を形成し、ＬＤＤ構造のｐ型ソース／ドレイン不純物領域を形成する。
【００２７】
図１２乃至図１６は、本発明の第２実施例による半導体素子のＣＭＯＳ及びその製造方法を示した図であって、“Ａ”はセル部ＮＭＯＳが形成される領域を示したものであり、“Ｂ”は周辺回路部ＮＭＯＳが形成される領域を示したものであり、“Ｃ”は周辺回路部ＰＭＯＳが形成される領域を示したものである。
【００２８】
図１２を参照すると、半導体基板５１に活性領域を定義する素子分離膜５３を形成した後、イオン注入マスクを用いてｐ型及びｎ型不純物を半導体基板５１に選択的にイオン注入し、ドライブイン工程を行ってｐウェル５５とｎウェル５７を形成する。
その後、半導体基板５１を熱酸化させてゲート酸化膜である第１酸化膜５９を５〜１００Åの厚さで成長させる。この時、第１酸化膜５９を、熱酸化膜でない膜として多結晶シリコンと反応性のないＡｌ２０３、ＨｆＯ２、Ｈｆ、ＳｉＯ２及び、Ｚｒ、ＳｉＯ２などの高誘電膜にて形成することもできる。
【００２９】
図１３を参照すると、第１酸化膜５１上に第１感光膜を塗布し、第１感光膜を周辺回路部ＮＭＯＳが形成される領域（Ｂ）の上側にだけ残るように露光及び現像して第１感光膜パターン６１を形成する。次に、第１感光膜パターン６１をマスクにＤＰＮ工程を用いて、セル部ＮＭＯＳが形成される領域（Ａ）と周辺回路部ＰＭＯＳが形成される領域（Ｃ）の第１酸化膜５９表面を窒化膜６３に変化させる。この時、ＤＰＮ処理工程は０〜４００℃の温度で、５〜２０ｍＴのチャンバ真空度、１００〜７００ＷのＲＦプラズマパワー及び１０〜５００ｓｃｃｍ流量のＮ２を用いた条件下で５０〜１００秒の間行う。
【００３０】
また、ＤＰＮ処理時、Ｎ２気体の代わりにＮＨ３、Ｎ２Ｏ、ＮＦ３及びＮＯの気体のうちから、選択された一つの気体を用いて行うか、前記気体を混合して用いることもできる。
また、前記ゲート酸化膜５９のＤＰＮ処理後Ｎ２、Ａｒ及び真空のうちから、選択された一つの雰囲気で１００〜８００℃の温度で１〜３０分間、全面を熱処理する。
【００３１】
図１４を参照すると、第１感光膜パターン６１を除去し、ゲート酸化膜５９を含む全面に各々１００〜１０００Åの厚さで第１金属層６４と第２金属層６６を順に形成する。ここで、第１金属層６４は、４．１〜４．３ｅＶの仕事関数を有するＴａＮｘ、ＴａＳｉｘＮｙ、Ｔａなどの金属層にて形成することができ、第２金属層６６は、Ｗ／ＷＮ層にて形成されるのが望ましく、ゲート抵抗を低下させる。また、第２金属層６６の代わりにシリサイドにて形成することもできる。
【００３２】
図１５を参照すると、ゲート電極用マスクを用いたフォトエッチング工程で第２金属層６６と第１金属層６４をエッチングする。ここで、ゲート電極用マスクを用いたフォトエッチング工程でセル部ＮＭＯＳが形成される領域（Ａ）、周辺回路部ＮＭＯＳが形成される領域（Ｂ）及び、周辺回路部ＰＭＯＳが形成される領域（Ｃ）各々の半導体基板５１上に第１、第２金属層６４、６６が積層されたゲート電極６９が形成される。
【００３３】
図１６を参照すると、セル部ＮＭＯＳが形成される領域（Ａ）と、周辺回路部ＮＭＯＳが形成される領域（Ｂ）のゲート電極６９両側のｐウェル５５の表面に低濃度ｎ型不純物をイオン注入して低濃度ｎ型不純物領域７１を形成する。
また、周辺回路部ＰＭＯＳが形成される領域（Ｃ）のゲート電極６９両側のｎウェル５７表面に低濃度ｐ型不純物をイオン注入して低濃度ｐ型不純物領域７３を形成する。
【００３４】
次に、ゲート電極６９の側壁に窒化膜スペーサ７５を形成する。
次に、セル部ＮＭＯＳが形成される領域（Ａ）の窒化膜スペーサ７５の一側と周辺回路部ＮＭＯＳが形成される領域（Ｂ）のゲート電極６９の両側のｐウェル５５表面に高濃度ｎ型不純物を注入して高濃度ｎ型不純物領域７７を形成することでＬＤＤ構造のｎ型ソース／ドレイン不純物領域を形成する。
その後、窒化膜スペーサ７５の一側の周辺回路部ＰＭＯＳが形成される領域（Ｃ）のｎウェル５７表面に高濃度ｐ型不純物イオンを注入して高濃度ｐ型不純物領域７９を形成し、ＬＤＤ構造のｐ型ソース／ドレイン不純物領域を形成する。
【００３５】
図１７は、ゲート酸化膜のＤＰＮ処理の有無によるＭＯＳのＣ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ  Ｖｏｌｔａｇｅ）曲線を示したグラフであり、図１８は、ＤＰＮ処理されないゲート酸化膜を有するＮＭＯＳのＤｉｔ特性を示したグラフであり、図１９は、ＤＰＮ処理されたゲート酸化膜を有するＮＭＯＳのＤｉｔ特性を示したグラフである。
図１７を参照すると、ＤＰＮ処理されたゲート酸化膜を有するＮＭＯＳのしきい電圧がＤＰＮ処理されないゲート酸化膜を有するＮＭＯＳのしきい電圧より＋０．４〜＋０．５Ｖ増加していることが分かる。
【００３６】
また、図１８及び図１９を参照すると、ＤＰＮ処理されないゲート酸化膜を有するＮＭＯＳのＤｉｔ特性（１×１０１０／ｅＶｃｍ２）よりＤＰＮ処理されたゲート酸化膜を有するＮＭＯＳのＤｉｔ特性（１×１０１１／ｅＶｃｍ２）のほうが優れていることが分かる。
【００３７】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００３８】
【発明の効果】
以上説明したように、本発明による半導体素子のＣＭＯＳ及びその製造方法によれば、セル部ＮＭＯＳと周辺回路部ＰＭＯＳのゲート酸化膜をＤＰＮ処理してゲート酸化膜表面に窒化膜を形成し、表面チャネルを有するシングルゲートＣＭＯＳを形成して以下のような効果がある。
第一に、ｎ＋多結晶シリコン層のゲート電極を用いた場合にも過剰のイオン注入の工程無しにセル部ＮＭＯＳのしきい電圧を約＋０．９Ｖにし、周辺回路部ＰＭＯＳのしきい電圧を約−０．５Ｖ以下にし、周辺回路部ＮＭＯＳのしきい電圧を約＋０．５Ｖ以下にして表面チャネルのＣＭＯＳを容易に形成できる。
第二に、セル部ＮＭＯＳは前記ＤＰＮ処理されたゲート酸化膜によって＋０．９Ｖのしきい電圧を有するので＋０．９Ｖのしきい電圧を有するために別にバックバイアスを印加することがなく低電力消費の素子を形成できる。
【００３９】
第三に、セル部ＮＭＯＳ形成時、しきい電圧調節のためのイオン注入工程が不要であるので工程が単純化される。
第四に、ゲート電極形成時、ドーピング工程を用いることがなく従来のデュアル多結晶シリコンゲート電極から発生したゲート電極の枯渇効果及び硼素浸透現象を防止することができる。
【図面の簡単な説明】
【図１】半導体メモリ素子のセル部と周辺回路部を示した平面図である。
【図２】従来技術による半導体素子のＣＭＯＳ製造方法を説明するための断面図である。
【図３】従来技術による半導体素子のＣＭＯＳ製造方法を説明するための断面図である。
【図４】従来技術による半導体素子のＣＭＯＳ製造方法を説明するための断面図である。
【図５】従来技術による半導体素子のＣＭＯＳ製造方法を説明するための断面図である。
【図６】従来技術による半導体素子のＣＭＯＳ製造方法を説明するための断面図である。
【図７】本発明の第１実施例による半導体素子のＣＭＯＳ製造方法を説明するための断面図である。
【図８】本発明の第１実施例による半導体素子のＣＭＯＳ製造方法を説明するための断面図である。
【図９】本発明の第１実施例による半導体素子のＣＭＯＳ製造方法を説明するための断面図である。
【図１０】本発明の第１実施例による半導体素子のＣＭＯＳ製造方法を説明するための断面図である。
【図１１】本発明の第１実施例による半導体素子のＣＭＯＳ製造方法を説明するための断面図である。
【図１２】本発明の第２実施例による半導体素子のＣＭＯＳ製造方法を説明するための断面図である。
【図１３】本発明の第２実施例による半導体素子のＣＭＯＳ製造方法を説明するための断面図である。
【図１４】本発明の第２実施例による半導体素子のＣＭＯＳ製造方法を説明するための断面図である。
【図１５】本発明の第２実施例による半導体素子のＣＭＯＳ製造方法を説明するための断面図である。
【図１６】本発明の第２実施例による半導体素子のＣＭＯＳ製造方法を説明するための断面図である。
【図１７】ゲート酸化膜のＤＰＮ処理の有無によるＭＯＳのＣ−Ｖ曲線を示したグラフである。
【図１８】ＤＰＮ処理されないゲート酸化膜を有するＮＭＯＳのＤｉｔ特性を示したグラフである。
【図１９】ＤＰＮ処理されたゲート酸化膜を有するＮＭＯＳのＤｉｔ特性を示したグラフである。
【符号の説明】
５１        半導体基板
５３        素子分離膜
５５        ｐウェル
５７        ｎウェル
５９        第１酸化膜
６１        第１感光膜パターン
６３        窒化膜
６４        第１金属層
６５        多結晶シリコン層
６６        第２金属層
６７        金属層
６９        ゲート電極
７１        低濃度ｎ型不純物領域
７３        低濃度ｐ型不純物領域
７５        窒化膜スペーサ
７７        高濃度ｎ型不純物領域
７９        高濃度ｐ型不純物領域
【図１】
0004271920.tif 000002
【図２】
0004271920.tif 000003
【図３】
0004271920.tif 000004
【図４】
0004271920.tif 000005
【図５】
0004271920.tif 000006
【図６】
0004271920.tif 000007
【図７】
0004271920.tif 000008
【図８】
0004271920.tif 000009
【図９】
0004271920.tif 000010
【図１０】
0004271920.tif 000011
【図１１】
0004271920.tif 000012
【図１２】
0004271920.tif 000013
【図１３】
0004271920.tif 000014
【図１４】
0004271920.tif 000015
【図１５】
0004271920.tif 000016
【図１６】
0004271920.tif 000017
【図１７】
0004271920.tif 000018
【図１８】
0004271920.tif 000019
【図１９】
0004271920.tif 000020