(57)【特許請求の範囲】
【請求項１】
同一周波数で互いに位相が異なる複数のクロック信号を出力するクロック生成回路と、
前記複数のクロック信号のそれぞれに対応して複数のデータ入力端を有し、各々のデータ入力端には対応するクロック信号がそれぞれ与えられ、複数の第１の選択信号のそれぞれが制御入力端に与えられ、前記複数の第１の選択信号で示される値により前記複数のデータ入力端の内の一つが選択され、その選択されたデータ入力端に与えられたクロック信号を出力する選択回路と、
複数の第２の選択信号及び前記複数のクロック信号が与えられ前記複数の第１の選択信号を出力する選択制御回路とを含み、
前記選択制御回路は、前記複数の第２の選択信号のそれぞれに対応して設けられ、各々は対応する第２の選択信号が与えられ、第１の選択信号のそれぞれを出力する複数のラッチ回路を備え、
前記選択制御回路は、前記複数の第１の選択信号で示される値が第１の値から第２の値に変化するタイミングを、前記第１の値で示されるクロック信号の電位レベルと、前記第２の値で示されるクロック信号の電位レベルとが互いに一致している期間のいずれかであるように構成されたデジタル同期回路。
【請求項２】
同一周波数で互いに位相が異なる複数のクロック信号を出力するクロック生成回路と、
前記複数のクロック信号のそれぞれに対応して複数のデータ入力端を有し、各々のデータ入力端には対応するクロック信号がそれぞれ与えられ、複数の第１の選択信号のそれぞれが制御入力端に与えられ、前記複数の第１の選択信号で示される値により前記複数のデータ入力端の内の一つが選択され、その選択されたデータ入力端に与えられたクロック信号を出力する選択回路と、
複数の第２の選択信号及び前記複数のクロック信号が与えられ前記複数の第１の選択信号を出力する選択制御回路とを含み、
前記選択制御回路は、前記複数の第２の選択信号のそれぞれに対応して設けられ、各々は対応する第２の選択信号が与えられ、第１の選択信号のそれぞれを出力する複数のラッチ回路と、
前記複数のクロック信号のそれぞれに対応して複数の別のデータ入力端を有し、前記複数の第２の選択信号のそれぞれが制御入力端に与えられ、前記複数の第２の選択信号で示される値により前記複数の別のデータ入力端の内の一つが選択され、その選択された別のデータ入力端に与えられたクロック信号を制御信号として出力し、その出力された前記制御信号を前記複数のラッチ回路のクロック入力端に与えた別の選択回路とを備え、
前記複数の別のデータ入力端のそれぞれは、前記複数の第１の選択信号で示される値が前記複数の第２の選択信号で示される値と同一であるときに選択される前記選択回路のデータ入力端にそれぞれ接続されているデジタル同期回路。
【請求項３】
同一周波数で互いに位相が異なる複数のクロック信号を出力するクロック生成回路と、
前記複数のクロック信号のそれぞれに対応して複数のデータ入力端を有し、各々のデータ入力端には対応するクロック信号がそれぞれ与えられ、複数の第１の選択信号のそれぞれが制御入力端に与えられ、前記複数の第１の選択信号で示される値により前記複数のデータ入力端の内の一つが選択され、その選択されたデータ入力端に与えられたクロック信号を出力する選択回路と、
複数の第２の選択信号及び前記複数のクロック信号が与えられ前記複数の第１の選択信号を出力する選択制御回路とを含み、
前記選択制御回路は、前記複数の第２の選択信号のそれぞれに対応して設けられ、各々は対応する第２の選択信号が与えられ、第１の選択信号のそれぞれを出力する複数のラッチ回路と、
前記複数のクロック信号のそれぞれに対応して複数の別のデータ入力端を有し、前記複数の第２の選択信号のそれぞれが制御入力端に与えられ、前記複数の第２の選択信号で示される値により前記複数の別のデータ入力端の内の一つが選択され、その選択された別のデータ入力端に与えられたクロック信号を制御信号として出力し、その出力された前記制御信号を前記複数のラッチ回路のクロック入力端に与えた別の選択回路とを備え、
前記複数の第２の選択信号で示される値が前記複数の第１の選択信号で示される値と同一であるときに、前記複数の第２の選択信号で示される値に所定値を加算あるいは減算した値により選択される前記複数の別のデータ入力端のそれぞれは、前記複数の第１の選択信号で示される値により選択される前記選択回路のデータ入力端にそれぞれ接続されているデジタル同期回路。
【請求項４】
ビットシリアルに入力される入力データ信号中に含まれるビットデータを受信するときの各ビットデータの受信期間のあるタイミングと、その立ち上がりエッジあるいはその立ち下がりエッジのタイミングとが一定の位相関係にあるクロック信号が複数のクロック信号の中から選び出され、その選び出されたクロック信号に関する値が示された複数の第２の選択信号を出力するクロック制御回路をさらに備えたことを特徴とする請求項１ないし請求項３のいずれか一項記載のデジタル同期回路。
【請求項５】
選択制御回路は、複数のクロック信号のそれぞれに対応して複数の別のデータ入力端を有し、複数の第２の選択信号のそれぞれが制御入力端に与えられ、前記複数の第２の選択信号で示される値により前記複数の別のデータ入力端の内の一つが選択され、その選択された別のデータ入力端に与えられたクロック信号を制御信号として出力し、その出力された前記制御信号を複数のラッチ回路のクロック入力端に与えた別の選択回路とをさらに備え、
前記複数の別のデータ入力端のそれぞれは、複数の第１の選択信号で示される値が前記複数の第２の選択信号で示される値と同一であるときに選択される選択回路のデータ入力端にそれぞれ接続されていることを特徴とする請求項１記載のデジタル同期回路。
【請求項６】
選択制御回路は、複数のクロック信号のそれぞれに対応して複数の別のデータ入力端を有し、複数の第２の選択信号のそれぞれが制御入力端に与えられ、前記複数の第２の選択信号で示される値により前記複数の別のデータ入力端の内の一つが選択され、その選択された別のデータ入力端に与えられたクロック信号を制御信号として出力し、その出力された前記制御信号を複数のラッチ回路のクロック入力端に与えた別の選択回路をさらに備え、
前記複数の第２の選択信号で示される値が前記複数の第１の選択信号で示される値と同一であるときに、前記複数の第２の選択信号で示される値に所定値を加算あるいは減算した値により選択される前記複数の別のデータ入力端のそれぞれは、前記複数の第１の選択信号で示される値により選択される選択回路のデータ入力端にそれぞれ接続されていることを特徴とする請求項１記載のデジタル同期回路。
【請求項７】
前記複数の第２の選択信号で示される値に所定値を加算した値が大きすぎて別のデータ入力端を選択することができない、あるいは所定値を減算した値が小さすぎて別のデータ入力端を選択することができない場合には、別の選択回路のラップアラウンドした別のデータ入力端とにそれぞれ接続されるようにしたことを特徴とする請求項３又は請求項６記載のデジタル同期回路。
【請求項８】
一定の位相関係にあるクロック信号が、入力データ信号に含まれる各ビットデータの受信期間の中央位置のタイミングと、複数のクロック信号の中で立ち上がりエッジあるいは立ち下がりエッジのタイミングとがほぼ一致するクロック信号であることを特徴とする請求項４記載のデジタル同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は外部からの入力データ信号の位相に同期した出力クロック信号を得るためのデジタル同期回路に関するものである。
【０００２】
【従来の技術】
チップ外部からシリアルに送られて来る入力データ信号の位相に同期した出力クロック信号を得るための同期回路を実現する手段として、文献'90 J.S.S.C(Journal of Solid-State Circuits), Vol.25, No.6, pp.1385-1394, B. Kim, D. N. Helman and P. Gray, "A 30-MHz Hybrid Analog/Digital Clock Recovery Circuit in 2μm CMOS,"に示された手法がある。
この手法の中で、リング状に接続され遅延時間が制御可能なインバータ列からなる電圧制御型発振回路（Voltage Controlled Oscillator, 以後ＶＣＯと記述する）から多相クロック信号を生成し、その多相クロック信号を用いる方法が考案されている。
【０００３】
その多相クロックを生成する多相クロック生成回路は、ＶＣＯの発振周波数がチップ外部から入力される入力データ信号の動作周波数と同一周波数となるように制御されるＰＬＬ構成となっており、ＶＣＯ内のリング状に接続されたインバータ列の各ノードから信号を分岐して取り出すことにより、同じ周波数で、位相差が一定で、位相の異なる複数のクロック信号、すなわち多相クロック信号が出力されるようになっている。
【０００４】
図１３に、この多相クロック信号を用いた従来のデジタル同期回路のブロック構成図を示す。
従来のデジタル同期回路のブロック構成は、ｎ本のクロック信号ＣＬＫ１〜ＣＬＫｎを出力する多相クロック生成回路１０と、それぞれｎビットのラッチ回路２０及びラッチ回路３０と、クロック位相判定回路５０と、ｎ本のクロック信号ＣＬＫ１〜ＣＬＫｎから１本のクロック信号を選択して出力するセレクタ６０とにより構成されている。
また、ｎビットのラッチ回路２０はｎ個のＤタイプのフリップフロップＦＦ１〜ＦＦｎにより構成されている。
【０００５】
次に、従来のデジタル同期回路の接続形態について説明する。
多相クロック生成回路１０の出力であるクロック信号ＣＬＫ１、ＣＬＫ２、・・・、ＣＬＫｎのそれぞれは、ラッチ回路２０内のフリップフロップＦＦ１、ＦＦ２、・・・、ＦＦｎのそれぞれのクロック入力端と、セレクタ６０の第１データ入力端、第２データ入力端、・・・、第ｎデータ入力端とにそれぞれ与えられている。フリップフロップＦＦ１〜ＦＦｎのすべてのデータ入力端には、入力データ信号ＤＩＮが与えられている。
また、フリップフロップＦＦ１、ＦＦ２、・・・、ＦＦｎの出力信号のそれぞれは、ｎビットのラッチ回路３０の１ビット目、２ビット目、・・・、ｎビット目のデータ入力端にそれぞれ与えられている。ｎビットのラッチ回路３０のクロック入力端にはクロック信号ＣＬＫｎが与えられている。
ラッチ回路３０からのｎビットの出力信号はクロック位相判定回路５０の入力端に与えられている。
また、クロック位相判定回路５０からの出力であるクロック選択信号ＣＳＬがセレクタ６０の制御入力端に与えられており、セレクタ６０の出力端より出力クロック信号ＯＵＴＣＬＫが出力される。
【０００６】
次に、従来のデジタル同期回路の動作について説明する。
多相クロック生成回路１０により入力データ信号ＤＩＮの周波数と同一の周波数で、位相がそれぞれ異なるクロック信号ＣＬＫ１〜ＣＬＫｎが出力される。
入力データ信号ＤＩＮが多相クロック生成回路１０から出力されたクロック信号ＣＬＫ１、ＣＬＫ２、・・・、ＣＬＫｎのそれぞれによりラッチ回路２０内のフリップフロップＦＦ１、ＦＦ２、・・・、ＦＦｎにそれぞれラッチされる。すなわち、入力データ信号ＤＩＮがクロック信号ＣＬＫ１〜ＣＬＫｎによりサンプリングされ、サンプリングされたデータがフリップフロップＦＦ１〜ＦＦｎに保持される。
フリップフロップＦＦ１〜ＦＦｎに保持されているサンプリングされたデータが、クロック信号ＣＬＫｎにより次段であるラッチ回路３０に取り込まれる。
【０００７】
さらにラッチ回路３０に保持されているｎビットのデータがクロック位相判定回路５０に与えられる。
ここで、クロック位相判定回路５０は、入力データ信号ＤＩＮを時系列的にサンプリングすることにより得られた信号の電位レベルの変化の状態を判断することにより、入力データ信号ＤＩＮを正しくサンプリングするために最適なクロック信号として、クロック信号ＣＬＫ１〜ＣＬＫｎのいずれか一つを選択するためのクロック選択信号ＣＳＬを出力する。
セレクタ６０は、クロック選択信号ＣＳＬの値に基づいてクロック信号ＣＬＫ１〜ＣＬＫｎの内の一つを選択し、選択された信号を出力クロック信号ＯＵＴＣＬＫとして出力される。
以上のようにして、入力データ信号ＤＩＮと同期した位相のクロック信号ＣＬＫ１〜ＣＬＫｎの内の一つを選択し、その選択した信号を出力クロック信号ＯＵＴＣＬＫとして出力する構成になっている。これにより、デジタル制御による同期回路が実現されている。
【０００８】
【発明が解決しようとする課題】
ここで問題となるのが、セレクタ６０を用い、クロック信号ＣＬＫ１〜ＣＬＫｎのうちの一つを選択し、入力データ信号ＤＩＮと同期した出力クロック信号ＯＵＴＣＬＫとして出力するタイプのデジタル同期回路の場合、クロック選択信号ＣＳＬの遷移タイミングによっては、クロック信号を切り替えの際に出力クロック信号ＯＵＴＣＬＫにハザードが生じることがある。
【０００９】
図１４に出力クロック信号ＯＵＴＣＬＫにハザードが生じる場合のタイミングチャートを示す。
時刻ｔ１００において、クロック選択信号ＣＳＬの値によりセレクタ６０により選択されるクロック信号がクロック信号ＣＬＫｃからクロック信号ＣＬＫｃ＋１に切り替わると仮定し、そのときクロック信号ＣＬＫｃ、ＣＬＫｃ＋１の電位はどちらも“Ｈ”レベルである場合を考える。ここで、“ｃ”はｃ＝１、１＜ｃ＜ｎ−２の整数、又はｃ＝ｎ−２である。
このとき、クロック信号ＣＬＫｃ、ＣＬＫｃ＋１の電位はどちらも“Ｈ”レベルの期間であるためセレクタ６０により切り替えても出力クロック信号ＯＵＴＣＬＫにハザードは生じない。
【００１０】
しかし、時刻ｔ１０１において、同様にクロック選択信号ＣＳＬの値によりセレクタ６０により選択されるクロック信号がクロック信号ＣＬＫｃ＋１からクロック信号ＣＬＫｃ＋２に切り替わると仮定し、クロック信号ＣＬＫｃ＋１の電位は時刻ｔ１０１の少し前で“Ｌ”レベルから“Ｈ”レベルに変化しており、クロック信号ＣＬＫｃ＋２の電位は時刻ｔ１０１の少し後で“Ｌ”レベルから“Ｈ”レベルに変化する場合を考える。
このとき、セレクタ６０により選択され、出力される信号の電位は時刻ｔ１０１の少し前で“Ｌ”レベルから“Ｈ”レベルに変化し、時刻ｔ１０１で“Ｈ”レベルから“Ｌ”レベルに変化し、さらに時刻ｔ１０１の少し後で“Ｌ”レベルから“Ｈ”レベルに変化する。
すなわち、セレクタ６０の出力である出力クロック信号ＯＵＴＣＬＫの電位は短時間に“Ｌ”レベルから“Ｈ”、“Ｌ”、“Ｈ”に変化するハザードが発生する。
【００１１】
このことは、このデジタル同期回路の出力である出力クロック信号ＯＵＴＣＬＫにハザードが発生することにより、この出力クロック信号ＯＵＴＣＬＫを受ける外部回路の動作に悪影響を与える可能性が発生するという問題がある。
【００１２】
この発明は上述のような問題を解決するためになされたもので、入力データ信号ＤＩＮと同期した複数にクロック信号ＣＬＫ１〜ＣＬＫｎの内の一つを選択するときに、ハザードのない出力クロック信号ＯＵＴＣＬＫが出力されるデジタル同期回路を得ることを目的としている。
【００１３】
【課題を解決するための手段】
第１の発明に係わるデジタル同期回路においては、同一周波数で互いに位相が異なる複数のクロック信号を出力するクロック生成回路と、前記複数のクロック信号のそれぞれに対応して複数のデータ入力端を有し、各々のデータ入力端には対応するクロック信号がそれぞれ与えられ、複数の第１の選択信号のそれぞれが制御入力端に与えられ、前記複数の第１の選択信号で示される値により前記複数のデータ入力端の内の一つが選択され、その選択されたデータ入力端に与えられたクロック信号を出力する選択回路と、複数の第２の選択信号及び前記複数のクロック信号が与えられ前記複数の第１の選択信号を出力する選択制御回路とを含み、前記選択制御回路は、前記複数の第２の選択信号のそれぞれに対応して設けられ、各々は対応する第２の選択信号が与えられ、第１の選択信号のそれぞれを出力する複数のラッチ回路を備え、前記選択制御回路は、前記複数の第１の選択信号で示される値が第１の値から第２の値に変化するタイミングを、前記第１の値で示されるクロック信号の電位レベルと、前記第２の値で示されるクロック信号の電位レベルとが互いに一致している期間のいずれかであるようにしたものである。
【００１４】
第２の発明に係わるデジタル同期回路においては、同一周波数で互いに位相が異なる複数のクロック信号を出力するクロック生成回路と、前記複数のクロック信号のそれぞれに対応して複数のデータ入力端を有し、各々のデータ入力端には対応するクロック信号がそれぞれ与えられ、複数の第１の選択信号のそれぞれが制御入力端に与えられ、前記複数の第１の選択信号で示される値により前記複数のデータ入力端の内の一つが選択され、その選択されたデータ入力端に与えられたクロック信号を出力する選択回路と、複数の第２の選択信号及び前記複数のクロック信号が与えられ前記複数の第１の選択信号を出力する選択制御回路とを含み、前記選択制御回路は、前記複数の第２の選択信号のそれぞれに対応して設けられ、各々は対応する第２の選択信号が与えられ、第１の選択信号のそれぞれを出力する複数のラッチ回路と、前記複数のクロック信号のそれぞれに対応して複数の別のデータ入力端を有し、前記複数の第２の選択信号のそれぞれが制御入力端に与えられ、前記複数の第２の選択信号で示される値により前記複数の別のデータ入力端の内の一つが選択され、その選択された別のデータ入力端に与えられたクロック信号を制御信号として出力し、その出力された前記制御信号を前記複数のラッチ回路のクロック入力端に与えた別の選択回路とを備え、前記複数の別のデータ入力端のそれぞれは、前記複数の第１の選択信号で示される値が前記複数の第２の選択信号で示される値と同一であるときに選択される前記選択回路のデータ入力端にそれぞれ接続されているようにしたものである。
【００１５】
第３の発明に係わるデジタル同期回路においては、同一周波数で互いに位相が異なる複数のクロック信号を出力するクロック生成回路と、前記複数のクロック信号のそれぞれに対応して複数のデータ入力端を有し、各々のデータ入力端には対応するクロック信号がそれぞれ与えられ、複数の第１の選択信号のそれぞれが制御入力端に与えられ、前記複数の第１の選択信号で示される値により前記複数のデータ入力端の内の一つが選択され、その選択されたデータ入力端に与えられたクロック信号を出力する選択回路と、複数の第２の選択信号及び前記複数のクロック信号が与えられ前記複数の第１の選択信号を出力する選択制御回路とを含み、前記選択制御回路は、前記複数の第２の選択信号のそれぞれに対応して設けられ、各々は対応する第２の選択信号が与えられ、第１の選択信号のそれぞれを出力する複数のラッチ回路と、前記複数のクロック信号のそれぞれに対応して複数の別のデータ入力端を有し、前記複数の第２の選択信号のそれぞれが制御入力端に与えられ、前記複数の第２の選択信号で示される値により前記複数の別のデータ入力端の内の一つが選択され、その選択された別のデータ入力端に与えられたクロック信号を制御信号として出力し、その出力された前記制御信号を前記複数のラッチ回路のクロック入力端に与えた別の選択回路とを備え、前記複数の第２の選択信号で示される値が前記複数の第１の選択信号で示される値と同一であるときに、前記複数の第２の選択信号で示される値に所定値を加算あるいは減算した値により選択される前記複数の別のデータ入力端のそれぞれは、前記複数の第１の選択信号で示される値により選択される前記選択回路のデータ入力端にそれぞれ接続されているようにしたものである。
【００１６】
第４の発明に係わるデジタル同期回路においては、ビットシリアルに入力される入力データ信号中に含まれるビットデータを受信するときの各ビットデータの受信期間のあるタイミングと、立ち上がりエッジあるいは立ち下がりエッジのタイミングとが所定の位相関係にあるクロック信号が複数のクロック信号の中から選び出され、その選び出されたクロック信号に対応する値が示された複数の第２の選択信号を出力するクロック制御回路をさらに備えたものである。
【００１７】
第５の発明に係わるデジタル同期回路においては、選択制御回路は、複数のクロック信号のそれぞれに対応して複数の別のデータ入力端を有し、複数の第２の選択信号のそれぞれが制御入力端に与えられ、前記複数の第２の選択信号で示される値により前記複数の別のデータ入力端の内の一つが選択され、その選択された別のデータ入力端に与えられたクロック信号を制御信号として出力し、その出力された前記制御信号を複数のラッチ回路のクロック入力端に与えた別の選択回路とをさらに備え、前記複数の別のデータ入力端のそれぞれは、複数の第１の選択信号で示される値が前記複数の第２の選択信号で示される値と同一であるときに選択される選択回路のデータ入力端にそれぞれ接続されているようにしたものである。
【００１８】
第６の発明に係わるデジタル同期回路においては、選択制御回路は、複数のクロック信号のそれぞれに対応して複数の別のデータ入力端を有し、複数の第２の選択信号のそれぞれが制御入力端に与えられ、前記複数の第２の選択信号で示される値により前記複数の別のデータ入力端の内の一つが選択され、その選択された別のデータ入力端に与えられたクロック信号を制御信号として出力し、その出力された前記制御信号を複数のラッチ回路のクロック入力端に与えた別の選択回路をさらに備え、前記複数の第２の選択信号で示される値が前記複数の第１の選択信号で示される値と同一であるときに、前記複数の第２の選択信号で示される値に所定値を加算あるいは減算した値により選択される前記複数の別のデータ入力端のそれぞれは、前記複数の第１の選択信号で示される値により選択される選択回路のデータ入力端にそれぞれ接続されているようにしたものである。
【００１９】
第７の発明に係わるデジタル同期回路においては、前記複数の第２の選択信号で示される値に所定値を加算した値が大きすぎて別のデータ入力端を選択することができない、あるいは所定値を減算した値が小さすぎて別のデータ入力端を選択することができない場合には、別の選択回路のラップアラウンドした別のデータ入力端とにそれぞれ接続されているようにしたものである。
【００２２】
第８の発明に係わるデジタル同期回路においては、一定の位相関係にあるクロック信号が、入力データ信号に含まれる各データの中央位置のタイミングと、複数のクロック信号の中で立ち上がりエッジあるいは立ち下がりエッジのタイミングとがほぼ一致するクロック信号であるようにしたものである。
【００２６】
【発明の実施の形態】
実施の形態１．
図１に実施の形態１におけるデジタル同期回路のブロック構成図を示す。
デジタル同期回路は、ｎ本のクロック信号ＣＬＫ１〜ＣＬＫｎを出力する多相クロック生成回路１０と、入力データ信号ＤＩＮをサンプリングするｎビットのラッチ回路２０と、ラッチ回路２０の出力信号をラッチするｎビットのラッチ回路３０と、ラッチ回路３０からの出力信号が与えられ、ｋビットからなるクロック選択信号ＣＳＬを出力するクロック位相判定回路５０と、ｎ本のクロック信号ＣＬＫ１〜ＣＬＫｎからいずれか一つのクロック信号を選択し、選択された信号を出力するセレクタ６０と、ｎ本のクロック信号ＣＬＫ１〜ＣＬＫｎ及びクロック選択信号ＣＳＬが与えられ、セレクタ６０の選択を制御する信号を出力する選択制御回路７０とにより構成されている。
また、ｎビットのラッチ回路２０はｎ個のＤタイプのフリップフロップＦＦ１〜ＦＦｎにより構成されている。
【００２７】
選択制御回路７０の内部構成を図２に示す。
選択制御回路７０は、ｎ本のクロック信号ＣＬＫ１〜ＣＬＫｎが与えられたセレクタ７１と、クロック選択信号ＣＳＬが与えられ、選択信号ＳＬを出力するｋビットのラッチ回路７２とにより構成されている。
【００２８】
次に、実施の形態１におけるデジタル同期回路の接続形態について説明する。
多相クロック生成回路１０の出力であるｎ本のクロック信号ＣＬＫ１、ＣＬＫ２、・・・、ＣＬＫｎのそれぞれは、ラッチ回路２０内のｎ個のフリップフロップＦＦ１、ＦＦ２、・・・、ＦＦｎのそれぞれのクロック入力端と、セレクタ６０の第１データ入力端、第２データ入力端、・・・、第ｎデータ入力端のそれぞれと、選択制御回路７０内のセレクタ７１の第１データ入力端、第２データ入力端、・・・、第ｎデータ入力端のそれぞれとに与えられている。
入力データ信号ＤＩＮは、ラッチ回路２０内のフリップフロップＦＦ１〜ＦＦｎのすべてのデータ入力端に与えられている。
また、クロック信号ＣＬＫｎは、ｎビットのラッチ回路３０のクロック入力端に与えられている。
【００２９】
また、ラッチ回路２０内のフリップフロップＦＦ１、ＦＦ２、・・・、ＦＦｎの出力信号のそれぞれは、ｎビットのラッチ回路３０の１ビット目、２ビット目、・・・、ｎビット目のデータ入力端にそれぞれ与えられている。
ラッチ回路３０の１ビット目からｎビット目までの出力信号のそれぞれは、クロック位相判定回路５０の入力端にそれぞれ与えられている。
また、クロック位相判定回路５０の出力端よりｋビットからなるクロック選択信号ＣＳＬが出力され、その出力端は、選択制御回路７０内のセレクタ７１の制御入力端と、ｋビットのラッチ回路７２のデータ入力端とにそれぞれ接続されている。セレクタ７１の出力端はラッチ回路７２のクロック入力端に接続されている。
ラッチ回路７２のｋビットの出力端よりｋビットからなる選択信号ＳＬが出力され、その出力端は、セレクタ６０の制御入力端にそれぞれ接続されている。そのセレクタ６０の出力端より出力クロック信号ＯＵＴＣＬＫが出力されている。
【００３０】
次に実施の形態１におけるデジタル同期回路の動作について説明する。
ここで、図３にデジタル同期回路の動作のタイミングチャートを示す。
多相クロック生成回路１０は、図には示されていないがビットシリアルに入力される入力データ信号ＤＩＮの各ビットデータの受信周期に対応するビット受信周波数と同一の周波数の信号を発生する発振器が内蔵されている。
多相クロック生成回路１０から出力される多相クロック信号であるクロック信号ＣＬＫ１〜ＣＬＫｎのそれぞれは、同一周波数であり、入力データ信号ＤＩＮに含まれる入力データの入力データ周波数とも一致している。
【００３１】
また、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、・・・、ＣＬＫｎ間の位相の関係は、クロック信号ＣＬＫ１を基準にしてそれぞれ０、２π／ｎ、２π／ｎ＊２、２π／ｎ＊３、・・・、２π／ｎ＊（ｎ−１）だけ遅れている。
すなわち、クロック信号ＣＬＫ１〜ＣＬＫｎの中でクロック信号番号が隣接するクロック信号間の位相差は２π／ｎで、一定となっている。
【００３２】
多相クロック生成回路１０から出力されたクロック信号ＣＬＫ１、ＣＬＫ２、・・・、ＣＬＫｎのそれぞれにより、入力データ信号ＤＩＮがラッチ回路２０内のフリップフロップＦＦ１、ＦＦ２、・・・、ＦＦｎのそれぞれにラッチされる。
【００３３】
もう少し具体的に説明すると、クロック信号ＣＬＫ１の電位が“Ｌ”レベルから“Ｈ”レベルへの変化するタイミングで入力データ信号ＤＩＮのビットデータがサンプリングされ、そのサンプリングされたデータがラッチ回路２０内のフリップフロップＦＦ１に取り込まれ、保持される。
次に、クロック信号ＣＬＫ１の電位が“Ｈ”レベルへの変化してから、クロック信号の位相が２π／ｎだけ変化に要する時間経過後にクロック信号ＣＬＫ２の電位が“Ｌ”レベルから“Ｈ”レベルへの変化するので、そのタイミングで入力データ信号ＤＩＮがサンプリングされ、そのサンプリングされたデータがフリップフロップＦＦ２に取り込まれ、保持される。
以下同様に、クロック信号の位相が２π／ｎだけ変化に要する時間経過毎に入力データ信号ＤＩＮがサンプリングされ、そのサンプリングされたデータがラッチ回路２０内の対応するフリップフロップに保持される。
【００３４】
このようにして入力データ信号ＤＩＮがクロック信号ＣＬＫ１、ＣＬＫ２、・・・、ＣＬＫｎにより時系列的にサンプリングされ、そのサンプリング結果がフリップフロップＦＦ１、ＦＦ２、・・・、ＦＦｎにそれぞれ格納されている。
【００３５】
次に、入力データ信号ＤＩＮをサンプリングした結果であるフリップフロップＦＦ１〜ＦＦｎのｎビットの出力信号のそれぞれは、クロック信号ＣＬＫｎにより次段であるｎビットのラッチ回路３０にそれぞれ取り込まれ、保持される。
【００３６】
ここで、ラッチ回路３０に保持されている内容について説明する。
例えば、入力データ信号ＤＩＮの電位が“Ｌ”レベルから“Ｈ”レベルに変化したのをクロック信号ＣＬＫ１〜ＣＬＫｎによりサンプリングされたとする。
このとき、ラッチ回路３０の第１ビット目から第ｎビット目に保持されている内容は第１ビット目から途中のビットまでに“０”が格納され、それ以降のビットから第ｎビット目までに“１”が格納されている。
すなわち、１ビット目から順に“０、０、・・・、０、１、１、・・・、１”のようになる。
【００３７】
逆に、入力データ信号ＤＩＮの電位が“Ｈ”レベルから“Ｌ”レベルに変化したときは、第１ビット目から途中のビットまでに“１”が格納され、それ以降のビットから第ｎビット目までに“０”が格納されている。
すなわち、１ビット目から順に“１、１、・・・、１、０、０、・・・、０”のようになる。
また、入力データ信号ＤＩＮに電位変化がなければ、ラッチ回路３０の１ビット目からｎビット目までに保持されている内容は、すべて“０”もしくはすべて“１”となる。
【００３８】
さらに、ラッチ回路３０に保持されているｎビットのデータがクロック位相判定回路５０に与えられる。
ここで、クロック位相判定回路５０は、入力データ信号ＤＩＮを時系列的にサンプリングすることにより得られた信号が保持されているラッチ回路３０からのｎビットのデータから、入力データ信号ＤＩＮを正しくサンプリングするために最適なクロック信号はどのようなタイミングの信号かを判断する。
その判断されたタイミングに最も近い信号として、クロック信号ＣＬＫ１〜ＣＬＫｎの内の一つが選択され、その選択されたクロック信号のクロック信号番号の値を示すクロック選択信号ＣＳＬがクロック位相判定回路５０より出力される。
【００３９】
ところで、入力データ信号ＤＩＮに含まれる各ビットデータのそれぞれを正しくサンプリングするためには、入力データ信号ＤＩＮの変化点である時刻ｔ２から次の変化点である時刻ｔ５までが各ビットデータの受信周期となり、このビットデータをサンプリングするときの動作マージンが最も大きくなるタイミングは、時刻ｔ２と時刻ｔ５との中間のタイミングである時刻ｔｓとなる。
【００４０】
すなわち、クロック位相判定回路５０は、入力データ信号ＤＩＮとしてシリアルに入力される各ビットデータの中央のタイミングである時刻ｔｓと、クロック信号ＣＬＫ１〜ＣＬＫｎの中で立ち上がりエッジのタイミングあるいは立ち下がりエッジのタイミングとがお互いに最も近くなる、いずれか一つのクロック信号を選択する。
【００４１】
具体的には、ラッチ回路３０からのｎビットの出力データから、１ビット目より順に“０”から“１”に変化する変化点を調べ、その変化点がｂビット目であれば、そのｂの値にｎ／２の値を加算したｂ＋ｎ／２ビット目に対応するクロック信号ＣＬＫｂ＋ｎ／２が選択される。
あるいは、１ビット目より順に“１”から“０”に変化する変化点を調べ、その変化点がｂビット目であれば、そのｂの値にｎ／２の値を加算したｂ＋ｎ／２ビット目に対応するクロック信号ＣＬＫｂ＋ｎ／２が選択される。
【００４２】
その選択されたクロック信号ＣＬＫｂ＋ｎ／２のクロック信号番号の値ｂ＋ｎ／２がｋビットで示され、その値を示すクロック選択信号ＣＳＬがクロック位相判定回路５０より出力される。
なお、ｂ＋ｎ／２の値がｎの値を越える場合にはｂ＋ｎ／２−ｎの値とすればよい。
【００４３】
次に、クロック選択信号ＣＳＬが与えられた選択制御回路７０内のセレクタ７１によりクロック信号ＣＬＫ１〜ＣＬＫｎのいずれか一つが選択され、選択された信号がセレクタ７１の出力端より出力される。
そのセレクタ７１から出力された信号の立ち上がりのタイミングでｋビットからなるクロック選択信号ＣＬＳが選択制御回路７０内のラッチ回路７２にそれぞれラッチされ、そのラッチ回路７２の出力端のそれぞれよりｋビットの選択信号ＳＬが出力される。
選択信号ＳＬが与えられたセレクタ６０によりクロック信号ＣＬＫ１〜ＣＬＫｎのいずれか一つが選択され、選択された信号がセレクタ６０の出力端より出力クロック信号ＯＵＴＣＬＫとして出力される。
なお、ラッチ回路７２はエッジトリガタイプのＤ型フリップフロップである。
【００４４】
ここで、ｋビットで構成されるクロック選択信号ＣＳＬの値によりセレクタ７１に与えられたクロック信号ＣＬＫ１〜ＣＬＫｎのいずれか一つが選択される。
図３のタイミングチャートにおいて、時刻ｔ７でクロック選択信号ＣＳＬの値がクロック信号ＣＬＫｂを示す値からクロック信号ＣＬＫｂ＋１を示す値に変化すると仮定する。
また、時刻ｔ７は、クロック信号ＣＬＫｂの立ち上がりの時刻ｔ６と、時刻ｔ６よりも後の時刻であるクロック信号ＣＬＫｂ＋１の立ち上がりの時刻ｔ８との間にあると仮定する。
ここで“ｂ”はｂ＝１、１＜ｂ＜ｎ−１の整数、又はｂ＝ｎ−１である。
【００４５】
時刻ｔ６以前はクロック選択信号ＣＬＳの値がクロック信号ＣＬＫｂを示す値となっているので、セレクタ７１はクロック信号ＣＬＫｂを選択し、その選択された信号を出力する。
また、クロック選択信号ＣＬＳの値をラッチするラッチ回路７２にはクロック信号ＣＬＫｂを示す値が保持されている。そのラッチ回路７２の出力である選択信号ＳＬの値がクロック信号ＣＬＫｂを示す値であるので、セレクタ６０によりクロック信号ＣＬＫｂが選択され、その信号が出力クロック信号ＯＵＴＣＬＫとして出力される。
【００４６】
時刻ｔ６においてクロック選択信号ＣＬＳの値はクロック信号ＣＬＫｂを示す値となっている。このときクロック信号ＣＬＫｂの電位が“Ｌ”レベルから“Ｈ”レベルに変化するので、セレクタ７１の出力信号の電位も“Ｌ”レベルから“Ｈ”レベルに変化する。
このセレクタ７１の出力信号が“Ｌ”レベルから“Ｈ”レベルに変化に応じてラッチ回路７２はクロック選択信号ＣＬＳの値が取り込まれる。このとき取り込まれた値はクロック信号ＣＬＫｂを示す値であるので、セレクタ６０によりクロック信号ＣＬＫｂが選択され、その信号が出力クロック信号ＯＵＴＣＬＫとして出力される。
【００４７】
時刻ｔ７でクロック選択信号ＣＳＬの値がクロック信号ＣＬＫｂを示す値からクロック信号ＣＬＫｂ＋１を示す値に変化する。
このときクロック信号ＣＬＫｂ＋１の電位が“Ｌ”レベルであるので、セレクタ７１の出力信号の電位が“Ｈ”レベルから“Ｌ”レベルに変化する。
なお、ラッチ回路７２には、時刻ｔ６で取り込まれた値、すなわちクロック信号ＣＬＫｂを示す値が保持されている。
よって、セレクタ６０によりクロック信号ＣＬＫｂが選択され、その信号が出力クロック信号ＯＵＴＣＬＫとして出力される。
【００４８】
時刻ｔ８においてクロック選択信号ＣＬＳの値はクロック信号ＣＬＫｂ＋１を示す値となっている。このときクロック信号ＣＬＫｂ＋１の電位が“Ｌ”レベルから“Ｈ”レベルに変化するので、セレクタ７１の出力信号の電位も“Ｌ”レベルから“Ｈ”レベルに変化する。
このセレクタ７１の出力信号が“Ｌ”レベルから“Ｈ”レベルに変化に応じてラッチ回路７２はクロック選択信号ＣＬＳの値が取り込まれる。このとき取り込まれる値は、クロック信号ＣＬＫｂを示す値からクロック信号ＣＬＫｂ＋１を示す値に変化する。
その結果、セレクタ６０によりクロック信号ＣＬＫｂ＋１が選択され、その信号が出力クロック信号ＯＵＴＣＬＫとして出力される。
【００４９】
なお、多相クロック生成回路１０から出力される多相クロック信号であるクロック信号ＣＬＫ１〜ＣＬＫｎのそれぞれは、同一周波数であり、入力データ信号ＤＩＮに含まれる入力データの入力データ周波数とも一致しているとしているがクロック周波数と入力データ周波数との関係を変えてもよい。
すなわち、同一周波数であるクロック信号ＣＬＫ１〜ＣＬＫｎのそれぞれは、入力データ信号ＤＩＮに含まれる入力データの入力データ周波数と多少異なるか、あるいは入力データ周波数がクロック信号ＣＬＫ１〜ＣＬＫｎの周波数を中心に多少上下に変動してもよい。
このような場合であっても実施の形態１におけるデジタル同期回路を正しく動作させることができる。
【００５０】
以上のように、デジタル同期回路にセレクタ７１及びラッチ回路７２からなる選択制御回路７０を設け、クロック選択信号ＣＳＬが与えられた選択制御回路７０内のセレクタ７１によりクロック信号ＣＬＫ１〜ＣＬＫｎのいずれか一つが選択され、選択された信号がセレクタ７１より出力され、その出力された信号の立ち上がりのタイミングでクロック選択信号ＣＬＳの値がラッチ回路７２にラッチされるようにした。
そのラッチ回路７２の出力である選択信号ＳＬが与えられたセレクタ６０によりクロック信号ＣＬＫ１〜ＣＬＫｎのいずれか一つが選択され、選択された信号がセレクタ６０より出力クロック信号ＯＵＴＣＬＫとして出力されるようにした。
【００５１】
その結果、クロック選択信号ＣＬＳの値により選択されるクロック信号がクロック信号ＣＬＫｂからクロック信号ＣＬＫｂ＋１に変化することにより、たとえセレクタ７１の出力にハザードが発生したとしても、そのハザードが発生した信号をラッチ回路７２の入力クロックとして与え、クロック選択信号ＣＬＳの値をラッチ回路７２にラッチされるようにしたので、そのラッチされた信号である選択信号ＳＬの変化点のタイミングを、ハザードで生ずる複数の変化点の内で時間的に最後の変化点にすることができるようになる。
【００５２】
すなわち、出力クロック信号ＯＵＴＣＬＫとしてクロック信号ＣＬＫｂからクロック信号ＣＬＫｂ＋１に切り替える場合、セレクタ６０の制御入力端に与える信号として、クロック選択信号ＣＬＳの値を変化させるタイミングをハザードの最後の変化点に変更した信号である選択信号ＳＬが与えられるようにした。
【００５３】
このようにすることにより、セレクタ６０の制御入力端に与えられている選択信号ＳＬの値を変化させるタイミングが、クロック信号ＣＬＫ１〜ＣＬＫｎの中で選択信号ＳＬの値を変化させるタイミングの直前の値で示されるクロック信号ＣＬＫｂの電位と、直後の値で示されるクロック信号ＣＬＫｂ＋１の電位とが一致しているときになるので、ハザードのない安定した出力クロック信号ＯＵＴＣＬＫを得ることができるようになるという効果を奏する。
【００５４】
実施の形態２．
実施の形態２におけるデジタル同期回路は、図２に示した実施の形態１の選択制御回路７０の内部構成を変えたもので、他の部分は実施の形態１と同一である。
すなわち、デジタル同期回路のブロック構成は、図１に示した実施の形態１と同一であるので、選択制御回路７０を除いて、デジタル同期回路の接続形態及び動作の説明を省略する。
【００５５】
実施の形態２における選択制御回路７０の内部構成を図４に示す。
選択制御回路７０は、図２で示した実施の形態１の選択制御回路７０と同様に、ｎ本のクロック信号ＣＬＫ１〜ＣＬＫｎが与えられたセレクタ７１と、ｋビットのクロック選択信号ＣＳＬが与えられ、ｋビットの選択信号ＳＬを出力するｋビットからなるラッチ回路７２とにより構成されている。
【００５６】
次に、実施の形態２におけるデジタル同期回路の中で、実施の形態１との変更部分である図４で示した選択制御回路７０の接続形態について説明する。
多相クロック生成回路１０の出力であるクロック信号ＣＬＫ１、ＣＬＫ２、・・・、ＣＬＫｎのそれぞれは、ラッチ回路２０内のフリップフロップＦＦ１、ＦＦ２、・・・、ＦＦｎのクロック入力端のそれぞれと、セレクタ６０の第１データ入力端、第２データ入力端、・・・、第ｎデータ入力端のそれぞれとに与えられている。
さらに、クロック信号ＣＬＫ１、ＣＬＫ２、・・・、ＣＬＫｍのそれぞれは、選択制御回路７０内のセレクタ７１の第ｎ−ｍ＋１データ入力端、第ｎ−ｍ＋２データ入力端、・・・、第ｎデータ入力端のそれぞれに与えられている。
また、クロック信号ＣＬＫｍ＋１、ＣＬＫｍ＋２、・・・、ＣＬＫｎのそれぞれは、選択制御回路７０内のセレクタ７１の第１データ入力端、第２データ入力端、・・・、第ｎ−ｍデータ入力端のそれぞれに与えられている。
ここで“ｍ”は１＜ｍ＜ｎの整数である。
【００５７】
図４で示された選択制御回路７０に関連する他の信号であるクロック選択信号ＣＬＳ、セレクタ７１の出力端からの信号、及びラッチ７２から出力される選択信号ＳＬは、実施の形態１の図２で示された選択制御回路７０と同一の接続形態となっているので、これらの信号の接続形態の説明を省略する。
【００５８】
次に、実施の形態２におけるデジタル同期回路の動作について説明する。
デジタル同期回路の前半の動作である入力データ信号ＤＩＮのクロック信号ＣＬＫ１〜ＣＬＫｎによるサンプリングから、クロック位相判定回路５０よりクロック選択信号ＣＳＬが出力されるまでのデジタル同期回路の前半の動作は、実施の形態１と同一になるのでデジタル同期回路の前半の動作の説明を省略する。
図４に示した選択制御回路７０の動作を説明するため、図５に実施の形態２におけるデジタル同期回路の後半の動作のタイミングチャートを示す。
クロック選択信号ＣＳＬが与えられた選択制御回路７０内のセレクタ７１によりクロック信号ＣＬＫ１〜ＣＬＫｎのいずれか一つが選択され、選択された信号がセレクタ７１の出力端より出力される。
【００５９】
ここで、セレクタ７１の第１データ入力端から第ｎデータ入力端で示される１からｎまでのデータ入力番号と、それらｎ個のデータ入力端に与えられているクロック信号ＣＬＫ１〜ＣＬＫｎとの関係について図６を用いて説明する。
この図６の（ａ）は、セレクタ７１のｎ個のデータ入力端にｎ本のクロック信号を与えるときの考え方を示す仮の接続を示す図で、（ｂ）は実施の形態２での実際の接続形態を示している。
【００６０】
なお、セレクタ７１の制御入力端に与えられるｋビットのクロック選択信号ＣＳＬの値が０である場合、セレクタ７１の第１データ入力端が選択される。
同様に、セレクタ６０の制御入力端に与えられるｋビットの選択信号ＳＬの値が０である場合、セレクタ６０の第１データ入力端が選択される。
【００６１】
図６の（ａ）において、セレクタ７１の第１データ入力端にはクロック信号ＣＬＫ１より２π・ｍ／ｎだけ位相の遅れたクロック信号ＣＬＫ１＋ｍが与えられている。また、第２データ入力端にはクロック信号ＣＬＫ２より２π・ｍ／ｎだけ位相の遅れたクロック信号ＣＬＫ２＋ｍが与えられている。
以下同様に、第ｎデータ入力端にはクロック信号ｎより２π・ｍ／ｎだけ位相の遅れたクロック信号ＣＬＫｎ＋ｍが与えられている。
【００６２】
すなわち、クロック信号ＣＬＫ１〜ＣＬＫｎのいずれか一つを選択するためのクロック選択信号ＣＬＳが与えられているセレクタ７１は、クロック信号ＣＬＫ１〜ＣＬＫｎのクロック信号番号とセレクタ７１のデータ入力番号が１対１の関係にあるときと比較して、２π・ｍ／ｎだけ位相が遅れたクロック信号を選択し、その選択されたクロック信号が出力されるようになっている。
【００６３】
ところで、クロック信号ＣＬＫｎ＋１は、クロック信号ＣＬＫ１が一周期遅れたクロック信号であり、クロック信号ＣＬＫ１と等価である。
よって、セレクタ７１の第ｎ−ｍ＋１データ入力端に与えられているクロック信号ＣＬＫ（ｎ−ｍ＋１）＋ｍは、その信号を一周期早めたクロック信号ＣＬＫ１と等価である。
また、第ｎデータ入力端に与えられているクロック信号ＣＬＫｎ＋ｍは、その信号を一周期早めたクロック信号ＣＬＫｍと特価である。
このように等価なクロック信号と置き換えたものを図６の（ｂ）に示す。
すなわち、図４で示した選択制御回路７０内のセレクタ７１の接続形態は、この図６の（ｂ）に相当する。
【００６４】
なお、セレクタ６０のデータ入力端とセレクタ７１のデータ入力端の接続関係に注目すると、セレクタ６０の第ｍ＋１データ入力端から第ｎデータ入力端のそれぞれは、“ｍ”だけデータ入力番号の小さなセレクタ７１の第１データ入力端から第ｎ−ｍデータ入力端のそれぞれに接続されている。
また、セレクタ６０の第１データ入力端から第ｍデータ入力端のそれぞれは、ラップアラウンドして“ｍ”だけデータ入力番号の小さなセレクタ７１の第ｎ−ｍ＋１データ入力端から第ｎデータ入力端のそれぞれに接続されている。
【００６５】
図５において、時刻ｔ１１の少し前でクロック信号ＣＬＫｂの電位が“Ｌ”レベルから“Ｈ”レベルに変化しており、時刻ｔ１１の少し後でクロック信号ＣＬＫｂ＋１の電位が“Ｌ”レベルから“Ｈ”レベルに変化しているものとする。
このとき、クロック選択信号ＣＬＳは、時刻ｔ１１に至るまではクロック信号ＣＬＫｂを示す値になっており、時刻ｔ１１でクロック信号ＣＬＫｂ＋１を示す値に変化すると仮定する。
【００６６】
セレクタ７１の制御入力端に入力されているクロック選択信号ＣＬＳがクロック信号ＣＬＫｂを示す値になっているときは、セレクタ７１の第ｂデータ入力端に与えられているクロック信号ＣＬＫｂ＋ｍの信号が選択され、その信号がセレクタ７１より出力される。
時刻ｔ１１より前のタイミングである時刻ｔ１０で、クロック信号ＣＬＫｂ＋ｍの電位が“Ｌ”レベルから“Ｈ”レベルに変化する場合を考える。
なお、クロック選択信号ＣＳＬの値は、時刻ｔ１０の少し前から時刻ｔ１１に至るまでクロック信号ＣＬＫｂを示す値になっているものとする。
【００６７】
時刻ｔ１０で、クロック信号ＣＬＫｂ＋ｍの電位の変化に伴って、セレクタ７１の出力の電位も“Ｌ”レベルから“Ｈ”レベルに変化する。
そのセレクタ７１から出力された信号の立ち上がりのタイミングで、クロック信号ＣＬＫｂを示す値になっているクロック選択信号ＣＬＳが選択制御回路７０内のラッチ回路７２にラッチされ、そのラッチ回路７２の出力端よりクロック信号ＣＬＫｂを示す値になっている選択信号ＳＬが出力される。
【００６８】
時刻ｔ１１で、セレクタ７１に入力されているクロック選択信号ＣＬＳがクロック信号ＣＬＫｂ＋１を示す値に変化するので、セレクタ７１の第ｂ＋１データ入力端に与えられているクロック信号ＣＬＫｂ＋１＋ｍが選択され、その信号が出力される。
【００６９】
次に、時刻ｔ１１より後のタイミングである時刻ｔ１２で、クロック信号ＣＬＫｂ＋１＋ｍの電位が“Ｌ”レベルから“Ｈ”レベルに変化する場合を考える。
なお、クロック選択信号ＣＳＬの値は、時刻ｔ１１から時刻ｔ１２に至るまでクロック信号ＣＬＫｂ＋１を示す値になっているものとする。
【００７０】
時刻ｔ１２で、クロック信号ｂ＋１＋ｍの電位の変化に伴って、セレクタ７１の出力の電位も“Ｌ”レベルから“Ｈ”レベルに変化する。
そのセレクタ７１から出力された信号の立ち上がりのタイミングで、クロック信号ＣＬＫｂ＋１を示す値になっているクロック選択信号ＣＬＳが選択制御回路７０内のラッチ回路７２にラッチされ、そのラッチ回路７２の出力端よりクロック信号ＣＬＫｂ＋１を示す値になっている選択信号ＳＬが出力される。
よって、このタイミングで選択信号ＳＬは、クロック信号ＣＬＫｂを示す値からクロック信号ＣＬＫｂ＋１を示す値に変わる。
【００７１】
選択信号ＳＬが与えられたセレクタ６０によりクロック信号ＣＬＫ１〜ＣＬＫｎのいずれか一つが選択され、選択された信号がセレクタ６０の出力端より出力クロック信号ＯＵＴＣＬＫとして出力される。
選択信号ＳＬで示される値により選択されるクロック信号が、クロック信号ＣＬＫｂからクロック信号ＣＬＫｂ＋１に変化するタイミングである時刻ｔ１２の直後で、クロック信号ＣＬＫｂ、ＣＬＫｂ＋１の電位は共に“Ｈ”レベルになっている。
【００７２】
ゆえに、選択信号ＳＬで示される値により選択されるクロック信号がクロック信号ＣＬＫｂからクロック信号ＣＬＫｂ＋１に変化しても、その変化するタイミングでクロック信号ＣＬＫｂとクロック信号ＣＬＫｂ＋１とが同電位なので、セレクタ６０から出力される出力クロック信号ＯＵＴＣＬＫにハザードが発生することはない。
なお、ラッチ回路７２はエッジトリガタイプのＤ型フリップフロップである。
【００７３】
前述の仮定された条件、すなわち、クロック選択信号ＣＬＳの値が変化する時刻ｔ１１の直前で、その直前のクロック選択信号ＣＳＬの値で示されるクロック信号ＣＬＫｂに立ち上がりエッジの変化点を有し、かつ、クロック選択信号ＣＬＳの値が変化する同じ時刻ｔ１１の直後で、その直後のクロック選択信号ＣＳＬの値で示されるクロック信号ＣＬＫｂ＋１に立ち上がりエッジの変化点を有する関係であれば、“ｍ”の最適値は次のようになる。
【００７４】
ここで、クロック信号ＣＬＫ１〜ＣＬＫｎのデューティのそれぞれは５０％であると仮定する。
クロック信号ＣＬＫｂ＋ｍ及びクロック信号ＣＬＫｂ＋１＋ｍのそれぞれは、時刻ｔ１１の直前のクロック選択信号ＣＳＬの値で示されるクロック信号ＣＬＫｂと、時刻ｔ１１の直後のクロック選択信号ＣＳＬの値で示されるクロック信号ＣＬＫｂ＋１との二つのクロック信号よりもそれぞれ位相が９０度、すなわちπ／２遅れた信号であればよい。
【００７５】
このとき選択信号ＳＬの値が変化するタイミングが、クロック選択信号ＣＳＬの変化する時刻ｔ１１よりもクロック信号の位相がπ／２変化するに必要な時間経過後となる。
よって、選択信号ＳＬの値が変化するタイミングは、クロック信号ＣＬＫｂ及びクロック信号ＣＬＫｂ＋１の電位が共に“Ｈ”レベル期間のほぼ中央となり、セレクタ６０に対する動作マージンが最も大きくなる。
すなわち、クロック信号ＣＬＫｂ、ＣＬＫｂ＋１の位相をそれぞれπ／２遅れたクロック信号をそれぞれ与えるようにすればよいので、“ｍ”の最適値は、ｎ／４に最も近い整数となる。
【００７６】
例えば、“ｎ”の値が３２であれば、“ｍ”の最適値は８となる。
すなわち、セレクタ７１の第１データ入力端にクロック信号ＣＬＫ９が与えられ、第２データ入力端にクロック信号ＣＬＫ１０が与えられる。以降、セレクタ７１のデータ入力番号の昇順にクロック信号番号が大きくなるクロック信号が与えられるようにする。
このようにして、セレクタ７１の第２４データ入力端にはクロック信号ＣＬＫ３２が与えられる。
さらに、セレクタ７１の第２５データ入力端にはラップアラウンドしてクロック信号ＣＬＫ１が与えられる。
以降、セレクタ７１の第２６データ入力端から第３２データ入力端のそれぞれにクロック信号ＣＬＫ２からクロック信号ＣＬＫ８のそれぞれが与えられる。
【００７７】
このようにクロック信号ＣＬＫ１〜ＣＬＫ３２のそれぞれをセレクタ７１の対応するデータ入力端に与えるようにした場合が、セレクタ７１の出力信号において、ハザードの発生を防止するためのタイミング的な動作マージンが最も大きくなる。
このようにすることにより、選択信号ＳＬの値が変化するタイミングを、クロック選択信号ＣＳＬの値が変化するタイミングよりも１／４周期だけ遅めることができるようになり、セレクタ６０の選択信号ＳＬの値が変化することによるハザードの発生はなくなる。
【００７８】
このように、実施の形態１で示したセレクタ７１のｎ個のデータ入力端とクロック信号ＣＬＫ１〜ＣＬＫｎの接続関係からクロック信号番号を“ｍ”だけ大きくしたクロック信号のそれぞれを、セレクタ７１のｎ個のデータ入力端のそれぞれに与えられたセレクタ７１と、クロック選択信号ＣＳＬがデータ入力端に与えられ、選択信号ＳＬを出力するラッチ回路７２とにより構成された選択制御回路７０を設けた。
【００７９】
その結果、セレクタ６０に与えられた選択信号ＳＬの値が変化するタイミングを、選択信号ＳＬの値が変化するタイミングの前の値と後の値でセレクタ６０により選択される二つのクロック信号の電位を共に“Ｈ”レベル又は“Ｌ”レベルのときにすることができるようになるので、ハザードの生じない出力クロック信号ＯＵＴＣＬＫを得ることができるようになるという効果を奏する。
【００８０】
また、実際に実現することを考えると、セレクタ７１のｎ個のデータ入力端に与えるクロック信号ＣＬＫ１〜ＣＬＫｎの順番が変更になるだけで、新たなＨ／Ｗの追加も必要とせずに実現することができるという効果を奏する。
【００８１】
また、図６の（ａ）において、セレクタ７１のデータ入力端に与えるクロック信号として２π・ｍ／ｎだけ遅れたクロック信号、すなわちクロック信号番号の値が“ｍ”だけ大きなクロック信号のそれぞれを与えるようにしたが、逆に２π・ｍ／ｎだけ早めるようなクロック信号、すなわちクロック信号番号の値が“ｍ”だけ小さなクロック信号のそれぞれをセレクタ７１の対応するデータ入力端に与えるようにしてもよい。
【００８２】
そのようにしても、セレクタ６０に与えられた選択信号ＳＬの値が変化するタイミングを、選択信号ＳＬの値が変化するタイミングの前と後の値でセレクタ６０により選択される二つのクロック信号の電位を共に“Ｈ”レベル又は“Ｌ”レベルのときにすることができるようになるので、ハザードの生じない出力クロック信号ＯＵＴＣＬＫを得ることができるようになるという効果を奏する。
【００８３】
さらに、前述の仮定された条件を満たさないが、クロック選択信号ＣＬＳの値が変化するタイミングと、その値が変化する前の値で示されるクロック信号及びその値が変化した後の値で示されるクロック信号の二つのクロック信号のそれぞれの変化点の内で隣接する二つの変化点との関係が一定の時間であれば、その関係における最適な“ｍ”の値が存在する。
【００８４】
すなわち、選択信号ＳＬの値が変化するタイミングが、その値が変化する前の値で示されたクロック信号の電位と、その値が変化する後の値で示されたクロック信号の電位とが共に“Ｈ”レベル期間のほぼ中央、もしくは“Ｌ”レベル期間のほぼ中央であればよい。
そのためには、セレクタ７１で選択されるクロック信号のクロック位相をハザードが最も起こりにくいクロック信号を与えるようにすればよい。そのときの“ｍ”が最適値となる。
【００８５】
具体的には、実施の形態１で示したセレクタ７１のｎ個のデータ入力端とクロック信号ＣＬＫ１〜ＣＬＫｎの接続関係から、クロック位相をずらした分に対応する値だけ大きなあるいは小さなクロック信号番号となる二つのクロック信号のそれぞれを、対応するセレクタ７１のデータ入力端のそれぞれに与えるようにすればよい。
こうようにしても、ハザードの生じない出力クロック信号ＯＵＴＣＬＫを得ることができるようになるという効果を奏する。
【００８６】
実施の形態３．
図７に、実施の形態３におけるデジタル同期回路のブロック図を示す。
実施の形態３におけるデジタル同期回路は、図１に示した実施の形態１のセレクタ６０及び選択制御回路７０を削除し、削除したセレクタ６０の代わりにクロック選択回路９０を追加したもので、他の部分は実施の形態１と同一である。
よって、実施の形態３におけるデジタル同期回路のブロック構成の説明は省略する。
【００８７】
次に、実施の形態３におけるクロック選択回路９０の内部構成を図８に示す。クロック選択回路９０は、クロック信号ＣＬＫ１〜ＣＬＫｎ及びクロック選択信号ＣＬＳが与えられるセレクタ９１と、セレクタ９１からの出力信号が与えられ、出力クロック信号ＯＵＴＣＬＫを出力する波形操作回路９２とにより構成されている。
【００８８】
また、波形操作回路９２は、セレクタ９１からの出力信号が与えられるフィルタ回路９３と、フィルタ回路９３の出力信号の波形を波形整形し、出力クロック信号ＯＵＴＣＬＫを出力する波形整形回路９５とにより構成されている。
さらに、フィルタ回路９３はインバータ９４とキャパシタＣとにより構成され、波形整形回路９５は抵抗Ｒと、２個のインバータ９７、９８とにより構成されている。
【００８９】
実施の形態３におけるデジタル同期回路の接続形態について説明する。
実施の形態３におけるデジタル同期回路は、実施の形態１におけるデジタル同期回路からセレクタ６０及び選択制御回路７０を削除し、クロック制御回路９０を追加した構成である。
よって、実施の形態１の接続形態からセレクタ６０及び選択制御回路７０に対する接続を削除したものにクロック選択回路９０に対する接続を加えればよい。
ここでは実施の形態１のデジタル同期回路からセレクタ６０及び選択制御回路７０を削除した接続形態の説明を省略し、クロック制御回路９０に対する接続形態を中心に説明する。
【００９０】
多相クロック生成回路１０の出力であるクロック信号ＣＬＫ１、ＣＬＫ２、・・・、ＣＬＫｎのそれぞれは、ラッチ回路２０内の対応するフリップフロップＦＦ１、ＦＦ２、・・・、ＦＦｎのクロック入力端にそれぞれ与えられている。
また、クロック信号ＣＬＫ１、ＣＬＫ２、・・・、ＣＬＫｎ−ｐのそれぞれは、クロック選択回路９０内のセレクタ９１の第ｐ＋１データ入力端、第ｐ＋２データ入力端、・・・、第ｎデータ入力端のそれぞれに与えられている。
さらに、クロック信号ＣＬＫｎ＋１−ｐ、ＣＬＫｎ＋２−ｐ、・・・、ＣＬＫｎのそれぞれは、クロック選択回路９０内のセレクタ９１の第１データ入力端、第２データ入力端、・・・、第ｐデータ入力端のそれぞれに与えられている。ここで“ｐ”は１＜ｐ＜ｎの整数である。
また、セレクタ９１の制御入力端には、ｋビットのクロック選択信号ＣＳＬが与えられている。
【００９１】
セレクタ９１の出力端は波形操作回路９２のフィルタ回路９３内のインバータ９４の入力端に接続され、インバータ９４の出力端はキャパシタＣの一方の電極と、波形操作回路９２の波形整形回路９５内の抵抗Ｒの一方の電極に接続されている。キャパシタＣの他方の電極は接地線と接続されている。
抵抗Ｒの他方の電極はインバータ９７の入力端とインバータ９８の出力端に接続されている。
インバータ９７の出力端より出力クロック信号ＯＵＴＣＬＫが出力され、その出力端はインバータ９８の入力端に接続されている。
なお、クロック選択回路９０以外の接続形態は実施の形態１と同様であるので、クロック選択回路９０以外の接続形態に関する説明は省略する。
【００９２】
次に、実施の形態３におけるデジタル同期回路の動作について説明する。
デジタル同期回路の前半の動作である入力データ信号ＤＩＮのクロック信号ＣＬＫ１〜ＣＬＫｎによるサンプリングから、クロック位相判定回路５０よりクロック選択信号ＣＳＬが出力されるまでのデジタル同期回路の前半の動作は、実施の形態１と同一になるのでデジタル同期回路の前半の動作の説明を省略する。
実施の形態３におけるデジタル同期回路の後半の動作について説明する。後半の動作の中心となるのは、クロック制御回路９０である。
【００９３】
ここで、クロック制御回路９０内のセレクタ９１の第１データ入力端から第ｎデータ入力端で示されるデータ入力番号と、それらｎ個のデータ入力端に与えられているｎ本のクロック信号ＣＬＫ１〜ＣＬＫｎとの関係について図９を用いて説明する。
この図９の（ａ）は、セレクタ９１のｎ個のデータ入力端にｎ本のクロック信号を与えるときの考え方を示す仮の接続を示す図で、（ｂ）は実施の形態３での実際の接続形態を示している。
【００９４】
なお、セレクタ９１の制御入力端に与えられるｋビットのクロック選択信号ＣＳＬの値が０である場合、セレクタ９１の第１データ入力端が選択される。
【００９５】
図９の（ａ）において、セレクタ９１の第１データ入力端にはクロック信号ＣＬＫ１より２π・ｐ／ｎだけ位相の進んだクロック信号ＣＬＫ１−ｐが与えられている。また、第２データ入力端にはクロック信号ＣＬＫ２より２π・ｐ／ｎだけ位相の進んだクロック信号ＣＬＫ２−ｐが与えられている。
以下同様に、第ｎデータ入力端にはクロック信号ＣＬＫｎより２π・ｐ／ｎだけ位相の進んだクロック信号ＣＬＫｎ−ｐが与えられている。
【００９６】
すなわち、クロック信号ＣＬＫ１〜ＣＬＫｎのいずれか一つを選択するためのクロック選択信号ＣＬＳが与えられているセレクタ９１は、クロック信号ＣＬＫ１〜ＣＬＫｎのクロック信号番号とセレクタ９１のデータ入力番号が１対１の関係にあるときと比較して、２π・ｐ／ｎだけ位相が進んだクロック信号を選択し、出力するようになっている。
【００９７】
ところで、クロック信号ＣＬＫｎ＋１は、クロック信号ＣＬＫ１が一周期遅れたクロック信号であり、クロック信号ＣＬＫ１と等価である。
よって、セレクタ９１の第１データ入力端に与えられているクロック信号ＣＬＫ１−ｐは、その信号を一周期遅らせたクロック信号ＣＬＫｎ＋１−ｐと等価である。
同様に、第ｐデータ入力端に与えられているクロック信号ＣＬＫｐ−ｐは、その信号を一周期遅らせたクロック信号ＣＬＫｎと特価である。
このように等価なクロック信号と置き換えたものを図９の（ｂ）に示す。
すなわち、図８で示したクロック制御回路９０内のセレクタ９１の接続形態はこの図９の（ｂ）に相当する。
【００９８】
次に、デジタル同期回路の後半の動作の中心となる、図８に示したクロック選択回路９０の動作について、図１０のタイミングチャートを用いて説明する。
【００９９】
クロック位相判定回路５０の出力であるクロック選択信号ＣＳＬが、クロック選択回路９０内のセレクタ９１の制御入力端に与えられている。その結果、セレクタ９１によりクロック信号ＣＬＫ１〜ＣＬＫｎのいずれか一つが選択され、選択された信号がセレクタ９１の出力端より出力される。
セレクタ９１からの出力信号が波形操作回路９２のフィルタ回路９３に入力され、フィルタ回路９３内のインバータ９４のＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタのオン抵抗と、キャパシタＣとにより構成されるローパスフィルタにより入力された信号の高周波成分が減衰され、高周波成分の減衰された信号がフィルタ回路９３の出力端より出力される。
【０１００】
フィルタ回路９３からの出力信号である高周波成分の減衰された信号は鈍った信号波形をしており、その信号が波形整形回路９５に入力され、波形整形回路９５により鈍った信号波形の整形が行われ、立ち上がり及び立ち下がりの急峻な信号が波形整形回路９５の出力端より出力される。
【０１０１】
波形整形回路９５は、抵抗Ｒと２個のインバータ９７、９８とにより構成されたシュミット回路である。
ここで、インバータ９８は、インバータ９７のドライブ能力と比較して弱いドライブ能力である高抵抗インバータであり、正帰還用の抵抗として動作する。
よって、この波形整形回路９５はヒステリシス特性を備え、フィルタ回路９３から与えられた信号が立ち上がり波形のときはその信号の電位がＶｈｈ以上になったとき、立ち下がり波形のときはその信号の電位がＶｈｌ以下になるとそれぞれ与えられた信号を反転した信号が出力される。その出力された信号が出力クロック信号ＯＵＴＣＬＫとなる。ここで、０＜Ｖｈｌ＜Ｖｈｈ＜Ｖｄｄである。
【０１０２】
このクロック選択回路９０において、クロック選択信号ＣＳＬの値により選択されるクロック信号ＣＬＫ１〜ＣＬＫｎのいずれか一つのクロック信号が入力されてから、出力クロック信号ＯＵＴＣＬＫが出力されるまでの信号伝搬遅延時間ｄは、クロック選択回路９０を構成するセレクタ９１と、波形操作回路９２内のフィルタ回路９３及び波形整形回路９５のそれぞれを選択されたクロック信号が伝搬するときの伝搬遅延時間の和である。
【０１０３】
例えば、図１０における時刻ｔ３０の直前で、クロック選択信号ＣＳＬの値は、クロック信号ＣＬＫｂ−ｐが与えられたセレクタ９１の第ｂデータ入力端を指定する“ｂ”となっており、時刻ｔ３０でクロック信号ＣＬＫｂ−ｐの電位が“Ｌ”から“Ｈ”レベルに変化した場合、そのクロック信号ＣＬＫｂ−ｐがセレクタ９１により選択され、選択された信号がセレクタ９１により出力され、フィルタ回路９３に与えられる。
【０１０４】
フィルタ回路９３内のインバータ９４はフィルタ回路の出力端の電位を“Ｈ”から“Ｌ”レベルにしようとするが、キャパシタＣによりその変化が妨げられ波形が鈍ると共に遅延する。
フィルタ回路９３からの鈍った“Ｈ”から“Ｌ”レベルに変化する出力信号が与えられた波形整形回路９２は、与えられた信号の電位がＶｈｌになる時刻ｔ３１の時点で反転した信号、すなわち“Ｌ”から“Ｈ”レベルに変化する信号が出力クロック信号ＯＵＴＣＬＫとして出力される。
ここで時刻ｔ３０から時刻ｔ３１までが、クロック信号ＣＬＫ１〜ＣＬＫｎのいずれか一つの信号が入力されてから、出力クロック信号ＯＵＴＣＬＫが出力されるまでの信号伝搬遅延時間ｄに相当する。
【０１０５】
なお、フィルタ回路９３及び波形整形回路９５による伝搬遅延時間の値は、フィルタ回路９３に入力される信号極性の変化にかかわらず一定になるように設計されていなくてはならない。すなわち、伝搬する信号の立ち上がり及び立ち下がりのいずれの場合でも伝搬遅延時間が一定であるように設計しておくことが必要である。
そのためにはフィルタ回路９３内のインバータ９４を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのドライブ能力比をほぼ等しくすることと、波形整形回路９５におけるヒステリシス特性を最適化することにより一定の伝搬遅延時間になるように構成することが必要である。
【０１０６】
また、信号伝搬遅延時間ｄに相当する時間だけクロック位相の早いクロック信号がセレクタ９１により選択され出力されるようにすれば、信号伝搬遅延時間ｄの遅れをクロック位相の早いクロック信号を選択することにより相殺され、見かけ上信号伝搬遅延時間ｄがない出力クロック信号ＯＵＴＣＬＫを得ることができるようになる。
【０１０７】
具体的には、セレクタ９１の第１データ入力端にクロック信号ＣＬＫ１の代わりにクロック信号ＣＬＫ１−ｐを与え、第２データ入力端にクロック信号ＣＬＫ２の代わりにクロック信号ＣＬＫ２−ｐを与える。
以下同様に、第ｎデータ入力端にクロック信号ＣＬＫｎの代わりにクロック信号ＣＬＫｎ−ｐを与える。
ここで“ｐ”の値は、ｎ＊ｄ／Ｔの値に最も近い整数となる。
なお、Ｔはクロック信号ＣＬＫ１〜ＣＬＫｎのクロック周期である。
【０１０８】
ところで、図１０で示した時刻ｔ３３でクロック選択信号ＣＳＬの値が、クロック信号ＣＬＫｂを示す値である“ｂ”からクロック信号ＣＬＫｂ＋１を示す値である“ｂ＋１”に変化したと仮定する。
さらに、時刻ｔ３３の少し前でクロック信号ＣＬＫｂ−ｐの電位が“Ｌ”から“Ｈ”レベルに変化し、時刻ｔ３３の少し後でクロック信号ＣＬＫｂ＋１−ｐの電位が“Ｌ”から“Ｈ”レベルに変化すると仮定する。
このときセレクタ９１は、時刻ｔ３３で第ｂデータ入力端に与えられているクロック信号ＣＬＫｂ−ｐから第ｂ＋１データ入力端に与えられているクロック信号ＣＬＫｂ＋１−ｐを選択するようになるので、セレクタ９１の出力信号の電位は時刻ｔ３３の前後で“Ｌ”レベルから、“Ｈ”、“Ｌ”、“Ｈ”レベルに変化する。すなわち、セレクタ９１の出力信号にハザードが発生する。
【０１０９】
ハザードが含まれるセレクタ９１からの出力信号がフィルタ回路９３に与えられ、その信号がフィルタ回路９３により積分されるので、そのフィルタ回路９３の出力端より出力される信号は、ハザードの影響による電位変化の大きさが小さくなっている。
その電位変化の大きさが、次段に接続された波形整形回路９５のヒステリシス電圧幅、すなわちＶｈｈ−Ｖｈｌの値よりも小さければ、ハザードの影響は波形整形回路９５の出力端には伝わらないので、出力クロック信号ＯＵＴＣＬＫはハザードのない信号が得られるようになる。
【０１１０】
このように、クロック信号ＣＬＫ１〜ＣＬＫｎはセレクタ９１のデータ入力端にそれぞれ接続されているが、クロック信号ＣＬＫ１〜ＣＬＫｎのそれぞれがセレクタ９１の第１データ入力端から第ｎ入力端にそれぞれ接続されているのではなく、ｐビット分シフトした関係で、クロック信号ＣＬＫ１〜ＣＬＫｎのそれぞれがセレクタ９１の対応するデータ入力端にそれぞれ接続されたセレクタ９１と、セレクタ９１の出力信号が与えられたフィルタ回路９３と、フィルタ回路９３の出力信号が与えられ、出力クロック信号ＯＵＴＣＬＫを出力する波形整形回路９５を設けた。
【０１１１】
その結果、セレクタ９１、フィルタ回路９３及び波形整形回路９５による伝搬遅延の影響を、セレクタ９１に与えられるクロック信号ＣＬＫ１〜ＣＬＫｎの中で、位相の早いクロック信号を選択することによりキャンセルすることができるようになる。
【０１１２】
また、クロック選択信号ＣＳＬの変化点のタイミングによりセレクタ９１の出力信号にハザードが発生したとしても、次段以降のフィルタ回路９３及び波形整形回路９５によりハザードが吸収されるので、ハザードのない出力クロック信号が得られるようになるという効果を奏する。
【０１１３】
さらに、実際に実現することを考えると、セレクタ９１のｎ個のデータ入力端に与えるクロック信号ＣＬＫ１〜ＣＬＫｎの順番が変更になるだけで、伝搬遅延の影響を回避するための新たなＨ／Ｗの追加も必要とせずに実現することができるという効果を奏する。
【０１１４】
なお、多相クロック生成回路１０から出力される多相クロック信号であるクロック信号ＣＬＫ１〜ＣＬＫｎのそれぞれは、同一周波数であり、入力データ信号ＤＩＮに含まれる入力データの入力データ周波数とも一致しているとしているがクロック周波数と入力データ周波数との関係を変えてもよい。
すなわち、同一周波数であるクロック信号ＣＬＫ１〜ＣＬＫｎのそれぞれは、入力データ信号ＤＩＮに含まれる入力データの入力データ周波数と多少異なるか、あるいは入力データ周波数がクロック信号ＣＬＫ１〜ＣＬＫｎの周波数を中心に多少上下に変動してもよい。
このような場合であっても実施の形態３におけるデジタル同期回路を正しく動作させることができる。
【０１１５】
また、図８で示したクロック選択回路９０の一部を変え、図１１で示した別のクロック選択回路９０としてもよい。
別のクロック選択回路９０は、図８で示したクロック選択回路９０内に、クロック選択信号ＣＳＬが与えられた減算回路９９をさらに設け、セレクタ９１に与えるクロック信号ＣＬＫ１〜ＣＬＫｎの接続形態を変更したものである。
【０１１６】
別のクロック選択回路９０の接続形態について説明する。
減算回路９９の被減数入力端にクロック選択信号ＣＳＬが与えられ、減算回路９９の減数入力端に減数信号Ｐが与えられている。この減算回路９９の減算出力がセレクタ９１の制御入力端に与えられている。
また、クロック信号ＣＬＫ１、ＣＬＫ２、・・・、ＣＬＫｎのそれぞれは、セレクタ９１の第１データ入力端、第２データ入力端、・・・、第ｎデータ入力端のそれぞれに与えられている。
他の接続形態は実施の形態３と同一なので他の部分の接続形態の説明を省略する。
【０１１７】
次に、別のクロック選択回路９０を用いたときの動作について説明する。
セレクタ９１と減算回路９９以外の動作は図８に示したクロック選択回路９０を用いた実施の形態３と同様なのでセレクタ９１と減算回路９９以外の動作の説明を省略する。
減数信号Ｐには図９で示された“ｐ”相当の値が与えられている。
減算回路９９は、被減数入力端に与えられたクロック選択信号ＣＳＬの値から、減数入力端に与えられた“ｐ”の値を減算し、その減算結果を出力する。その出力された信号がセレクタ９１の制御入力端に与えられる。
【０１１８】
ここで、クロック選択信号ＣＳＬの値がクロック信号ＣＬＫｂを示す“ｂ”であると、減算回路９９から“ｂ−ｐ”の値が出力される。
セレクタ９１の制御入力端に“ｂ−ｐ”の値が入力されると、セレクタ９１の第ｂ−ｐデータ入力端に与えられているクロック信号ＣＬＫｂ−ｐが選択され、出力される。
【０１１９】
以降の動作は図８に示したクロック選択回路９０を用いた実施の形態３と同様なので以降の動作の説明を省略する。
このようにしても、ハザードのない安定した出力クロック信号ＯＵＴＣＬＫが得られるようになる。
また、図８で示したクロック選択回路９０を用いたときと同様に、セレクタ９１、フィルタ回路９３及び波形整形回路９５による伝搬遅延の影響を、セレクタ９１に与えられるクロック信号ＣＬＫ１〜ＣＬＫｎの中で、位相の早いクロック信号を選択することによりキャンセルすることができるようになる。
【０１２０】
なお、図８で示したクロック選択回路９０内の波形整形回路９５及び、図１１で示した別のクロック選択回路９０内の波形整形回路９５としてシュミットトリガを用いた例を示したが、そのシュミットトリガの代わりにインバータを用いてもよい。
図１２に、波形整形回路９５としてインバータ９７を用いた別の波形操作回路９２の例を示す。
【０１２１】
ここで、波形整形回路９５としてインバータ９７を使用することができる理由を説明する。
セレクタ９１によりハザードが発生するときでも、ハザードの発生タイミングはセレクタ９１の出力信号の電位レベルが“Ｌ”から“Ｈ”レベルへの変化点の前後、あるいはセレクタ９１の出力信号の電位レベルが“Ｈ”から“Ｌ”レベルへの変化点の前後しか発生しない。また、セレクタ９１からの出力信号は“Ｈ”レベル期間と“Ｌ”レベル期間がほぼ等しい。
【０１２２】
このことは、セレクタ９１の出力信号にハザードが含まれているときでも、フィルタ回路９３の出力信号に含まれるハザード成分は、フィルタ回路９３の出力信号の電位レベルが“Ｌ”から“Ｈ”レベルに変化する場合であれば、“Ｌ”レベルから“Ｌ”レベルに近い中間電位レベルに変化する間に含まれる。あるいは、フィルタ回路９３の出力信号の電位レベルが“Ｈ”から“Ｌ”レベルに変化する場合であれば、“Ｈ”レベルから“Ｈ”レベルに近い中間電位レベルに変化する間に含まれる。
【０１２３】
ハザード成分はこのような特性を持っているので、波形整形回路９５としてヒステリシス特性を持たせなくてもよい。
よって、シュミットトリガ回路の代わりに図１２で示したインバータ９７を用いるようにしてもよい。
このようにしてもハザードのない安定した出力クロック信号ＯＵＴＣＬＫが得られるようになる。
【０１２４】
【発明の効果】
第１の発明に係わるデジタル同期回路において、複数のクロック信号を出力するクロック生成回路と、データ入力端には対応するクロック信号がそれぞれ与えられ、複数の第１の選択信号のそれぞれが制御入力端に与えられ、複数の第１の選択信号で示される値により複数のデータ入力端の内の一つが選択され、その選択されたデータ入力端に与えられたクロック信号を出力する選択回路と、複数の第２の選択信号及び複数のクロック信号が与えられ複数の第１の選択信号を出力する選択制御回路とを含み、選択制御回路は、複数の第２の選択信号のそれぞれに対応して設けられ、各々は対応する第２の選択信号が与えられ、第１の選択信号のそれぞれを出力する複数のラッチ回路を備え、選択制御回路は、複数の第１の選択信号で示される値が第１の値から第２の値に変化するタイミングを、第１の値で示されるクロック信号の電位レベルと、第２の値で示されるクロック信号の電位レベルとが互いに一致している期間のいずれかであるようにした。
【０１２５】
その結果、選択回路は複数の第１の選択信号を変化させるタイミングの前後で切り替えの対象となる２つのクロック信号の電位レベルが一致している期間のいずれかで切り替えるように構成されているので、選択回路により選択され、出力される信号にはハザードのない安定した信号が得られるようになるという効果を奏する。
【０１２６】
第２の発明に係わるデジタル同期回路において、複数のクロック信号を出力するクロック生成回路と、データ入力端には対応するクロック信号がそれぞれ与えられ、複数の第１の選択信号のそれぞれが制御入力端に与えられ、複数の第１の選択信号で示される値により複数のデータ入力端の内の一つが選択され、その選択されたデータ入力端に与えられたクロック信号を出力する選択回路と、複数の第２の選択信号及び複数のクロック信号が与えられ複数の第１の選択信号を出力する選択制御回路とを含み、選択制御回路は、第２の選択信号が与えられ、第１の選択信号のそれぞれを出力する複数のラッチ回路と、複数のクロック信号のそれぞれに対応して複数の別のデータ入力端を有し、複数の第２の選択信号のそれぞれが制御入力端に与えられ、複数の第２の選択信号で示される値により複数の別のデータ入力端の内の一つが選択され、その選択された別のデータ入力端に与えられたクロック信号を制御信号として出力し、その出力された制御信号を複数のラッチ回路のクロック入力端に与えた別の選択回路とを備え、複数の別のデータ入力端のそれぞれは、複数の第１の選択信号で示される値が複数の第２の選択信号で示される値と同一であるときに選択される選択回路のデータ入力端にそれぞれ接続されているようにした。
【０１２７】
また、第５の発明に係わるデジタル同期回路において、選択制御回路は、複数のクロック信号に対応して複数の別のデータ入力端を有し、複数の第２の選択信号のそれぞれが制御入力端に与えられ、複数の第２の選択信号で示される値により複数の別のデータ入力端の内の一つが選択され、その選択された別のデータ入力端に与えられたクロック信号を制御信号として出力し、その出力された制御信号を複数のラッチ回路のクロック入力端に与えた別の選択回路とをさらに備え、複数の別のデータ入力端のそれぞれは、複数の第１の選択信号で示される値が複数の第２の選択信号で示される値と同一であるときに選択される選択回路のデータ入力端にそれぞれ接続されているようにした。
【０１２８】
その結果、複数の第２の選択信号で示される値により選択されるクロック信号の電位が変化することにより別の選択回路の出力信号である別のクロック信号にハザードが発生したとしても、そのハザードが発生した別のクロック信号を複数のラッチ回路のクロック入力端に与え、複数の第２の選択信号のそれぞれを複数のラッチ回路にラッチされるようにしたので、そのラッチされた信号である複数の第１の選択信号の変化点のタイミングを、別のクロック信号に生じたハザードによる複数の変化点の内で、時間的に最後の変化点に遅らせることができるようになる。
このことは、選択回路の制御入力端に与えられている複数の第１の選択信号を変化させるタイミングを、複数のクロック信号の中で複数の第１の選択信号の変化点の前後で切り替えの対象となる二つのクロック信号の電位が一致しているときになるので、選択回路の出力としてハザードのないクロック信号が得られるようになるという効果を奏する。
【０１２９】
第３の発明に係わるデジタル同期回路において、複数のクロック信号を出力するクロック生成回路と、データ入力端には対応するクロック信号がそれぞれ与えられ、複数の第１の選択信号のそれぞれが制御入力端に与えられ、複数の第１の選択信号で示される値により複数のデータ入力端の内の一つが選択され、その選択されたデータ入力端に与えられたクロック信号を出力する選択回路と、複数の第２の選択信号及び複数のクロック信号が与えられ複数の第１の選択信号を出力する選択制御回路とを含み、選択制御回路は、第２の選択信号が与えられ、第１の選択信号のそれぞれを出力する複数のラッチ回路と、複数のクロック信号のそれぞれに対応して複数の別のデータ入力端を有し、複数の第２の選択信号のそれぞれが制御入力端に与えられ、複数の第２の選択信号で示される値により複数の別のデータ入力端の内の一つが選択され、その選択された別のデータ入力端に与えられたクロック信号を制御信号として出力し、その出力された制御信号を複数のラッチ回路のクロック入力端に与えた別の選択回路とを備え、複数の第２の選択信号で示される値が前記複数の第１の選択信号で示される値と同一であるときに、複数の第２の選択信号で示される値に所定値を加算あるいは減算した値により選択される複数の別のデータ入力端のそれぞれは、複数の第１の選択信号で示される値により選択される選択回路のデータ入力端にそれぞれ接続されているようにした。
【０１３０】
また、第６の発明に係わるデジタル同期回路において、選択制御回路は、複数のクロック信号のそれぞれに対応して複数の別のデータ入力端を有し、複数の第２の選択信号のそれぞれが制御入力端に与えられ、複数の第２の選択信号で示される値により複数の別のデータ入力端の内の一つが選択され、その選択された別のデータ入力端に与えられたクロック信号を制御信号として出力し、その出力された制御信号を複数のラッチ回路のクロック入力端に与えた別の選択回路をさらに備え、複数の第２の選択信号で示される値が複数の第１の選択信号で示される値と同一であるときに、複数の第２の選択信号で示される値に所定値を加算あるいは減算した値により選択される複数の別のデータ入力端のそれぞれは、複数の第１の選択信号で示される値により選択される選択回路のデータ入力端にそれぞれ接続されているようにした。
【０１３１】
その結果、選択回路の制御入力端に複数の第２の選択信号を与えると仮定し、その複数の第２の選択信号の値が変化することにより選択回路の出力にハザードが発生する場合、この発明により選択回路の制御入力端に与えられている複数の第１の選択信号の値を変化させるタイミングを、複数の第２の選択信号の値を変化させるタイミングからずらすことができるようになり、複数のクロック信号の中で複数の第１の選択信号の値が変化するタイミングの前後で切り替えの対象となる二つのクロック信号の電位が一致しているときに行われるようにすることができるので、選択回路の出力としてハザードのないクロック信号が得られるようになる。
このハザードないクロック信号を得るために、別の選択回路の複数のデータ入力端に与える複数のクロック信号の順番が変更になるだけで、新たなＨ／Ｗの追加も必要とせずに実現することができるという効果を奏する。
【０１３２】
第４の発明に係わるデジタル同期回路において、ビットシリアルに入力される入力データ信号中に含まれるビットデータを受信するときの各ビットデータの受信期間のあるタイミングと、その立ち上がりエッジあるいはその立ち下がりエッジのタイミングとが一定の位相関係にあるクロック信号が複数のクロック信号の中から選び出され、その選び出されたクロック信号に関する値が示された複数の第２の選択信号を出力するクロック制御回路をさらに備えるようにしたので、入力データ信号と同期したハザードのないクロック信号が得られるようになるという効果を奏する。
【０１３３】
第７の発明に係わるデジタル同期回路において、複数の第２の選択信号で示される値に所定値を加算した値が大きすぎて別のデータ入力端を選択することができない、あるいは所定値を減算した値が小さすぎて別のデータ入力端を選択することができない場合には、別の選択回路のラップアラウンドした別のデータ入力端とにそれぞれ接続されているようにしたので、複数のクロック信号のすべてを別の選択回路で扱えるようになり、選択回路により複数のクロック信号の内の一つを選択する動作が、複数の第２の選択信号の取る得る値のすべての場合で正しく行われるようになるという効果を奏する。
【０１３８】
第８の発明に係わるデジタル同期回路において、一定の位相関係にあるクロック信号が、入力データ信号に含まれる各ビットデータの受信期間の中央位置のタイミングと、複数のクロック信号の中で立ち上がりエッジあるいは立ち下がりエッジのタイミングとがほぼ一致するクロック信号であるようにしたので、論理回路の出力信号の変化点が、入力データ信号に含まれる各データのほぼ中央位置となり、容易に入力データ信号に含まれる各データをサンプリングすることができるようになるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明の実施の形態１又は２によるデジタル同期回路のブロック構成図である。
【図２】  図１で示されたデジタル同期回路のブロック構成において、本発明の実施の形態１における選択制御回路７０の内部構成図である。
【図３】  本発明の実施の形態１によるデジタル同期回路の動作を説明するタイミングチャートである。
【図４】  図１で示されたデジタル同期回路のブロック構成において、本発明の実施の形態２における選択制御回路７０の内部構成図である。
【図５】  図４で示された選択制御回路７０を用いたときのデジタル同期回路の後半の動作を説明するタイミングチャートである。
【図６】  図４で示された選択制御回路７０内のセレクタ７１に与えられるクロック信号ＣＬＫ１〜ＣＬＫｎの考え方を示した説明図である。
【図７】  本発明の実施の形態３によるデジタル同期回路のブロック構成図である。
【図８】  図７で示されたデジタル同期回路のブロック構成によるクロック選択回路９０の内部構成図である。
【図９】  図７で示されたクロック選択回路９０内のセレクタ９１に与えられるクロック信号ＣＬＫ１〜ＣＬＫｎの考え方を示した説明図である。
【図１０】  図８で示されたクロック選択回路９０の動作を説明するタイミングチャートである。
【図１１】  本発明の実施の形態３における別のクロック選択回路９０の内部構成図である。
【図１２】  クロック選択回路９０に含まれる別の波形操作回路９２の内部構成図である。
【図１３】  従来技術によるデジタル同期回路のブロック構成図である。
【図１４】  従来技術によるデジタル同期回路の出力クロック信号にハザードが発生する場合を説明するタイミングチャートである。
【符号の説明】
１０  多相クロック生成回路（クロック生成回路）
５０  クロック制御回路（クロック位相判定回路）
６０、９１  セレクタ（選択回路）
７０  選択制御回路
７１  セレクタ（別の選択回路）
７２  ラッチ回路
９２  波形操作回路
９３  フィルタ回路
９５  波形整形回路
【図１】
0004371511.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004371511.tif 000008
【図８】
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【図９】
0004371511.tif 000010
【図１０】
0004371511.tif 000011
【図１１】
0004371511.tif 000012
【図１２】
0004371511.tif 000013
【図１３】
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【図１４】
0004371511.tif 000015