(57)【特許請求の範囲】
【請求項１】
第１電源電圧と基準電圧との間で動作する第１内部信号を出力するロジック回路と、前記ロジック回路から第１内部信号の入力を受けてこれを第１電源電圧よりも高い第２電源電圧と前記基準電圧との間で動作する第２内部信号に変換して出力するレベルシフタ回路と、前記レベルシフタ回路から第２内部信号の入力を受けるアナログ回路と、を集積化して成る半導体装置であって、
前記レベルシフタ回路は、第１電源電圧が加わる第１電源電圧ライン及び前記基準電圧が加わる第１基準電圧ラインを介して一旦前記ロジック回路を通過した第１電源電圧及び前記基準電圧が供給される第１増幅器と、第２電源電圧が加わる第２電源電圧ライン及び前記基準電圧が加わる第２基準電圧ラインを介して外部端子から第２電源電圧及び前記基準電圧が直接供給される第２増幅器と、を有し、これらの第１、第２増幅器を介することで、第１内部信号から第２内部信号へのレベルシフトを行うものであり、さらに、
前記レベルシフタ回路は、第１電源電圧ラインと第１基準電圧ラインとの間、第１増幅器の信号入力ラインと第１基準電圧ラインとの間、第２電源電圧ラインと第２基準電圧ラインとの間、及び、第２増幅器の信号入力ラインと第２基準電圧ラインとの間、の少なくともいずれか一に接続され、かつ、第１増幅器及び第２増幅器の近傍に配設された静電破壊保護素子を有して成り、
前記半導体装置は、前記静電破壊保護素子として、前記基準電圧が与えられるＰ型半導体基板上に形成されたＰチャネル型のＭＯＳトランジスタ及びＮチャネル型のＭＯＳトランジスタを有して成り、かつ、前記Ｐ型半導体基板上には、前記基準電圧が与えられている第１基準電圧ライン及び第２基準電圧ラインと前記Ｐ型半導体基板を接続するためのサブコンタクトとして、高濃度Ｐ型半導体領域が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は２系統の電源電圧によって動作する半導体装置に関するものであり、詳しくはレベルシフタ回路等の異電位接続部を有する半導体装置の静電対策に関するものである。
【０００２】
【従来の技術】
図４は従来における半導体装置の一構成例を示すブロック図である。本図に示す半導体装置１’には２系統の電源電圧（第１電源電圧ＶLV、第２電源電圧ＶHV、ただしＶLV＜ＶHV）が供給されており、その内部には両電源電圧間にわたって内部信号のやり取りを行うレベルシフタ回路１０’が設けられている。
【０００３】
レベルシフタ回路１０’には第１電源電圧ＶLV−基準電圧ＧＮＤ間で動作する内部信号ａ（例えば、Ｈレベル／Ｌレベルがそれぞれ３Ｖ（ＶLV）／０Ｖ（ＧＮＤ）であるパルス信号）が入力される。そして、この内部信号ａはレベルシフタ回路１０’を構成する第１増幅器１１’及び第２増幅器１２’を介することで、第２電源電圧ＶHV−基準電圧ＧＮＤ間で動作する内部信号ｂ（例えば、Ｈレベル／Ｌレベルがそれぞれ１２Ｖ（ＶHV）／０Ｖ（ＧＮＤ）であるパルス信号）に変換（レベルシフト）される。
【０００４】
第１増幅器１１’は半導体装置１’の外部端子である第１給電端子ＴLV及びグランド端子ＴGNDに直接接続されており、各端子に供給される第１電源電圧ＶLV−基準電圧ＧＮＤ間で動作する。また、第２増幅器１２’も半導体装置１’の外部端子である第２給電端子ＴHV及び前記グランド端子ＴGNDに直接接続されており、各端子に供給される第２電源電圧ＶHV−基準電圧ＧＮＤ間で動作する。なお、第１、第２増幅器１１’、１２’の具体的構成は特開平０７−１８３７９５号公報等に示されるような回路を始めとして、種々の回路も同様である。
【０００５】
【発明が解決しようとする課題】
摩擦等により発生する静電気によって数十Ｖ〜数十ｋＶもの高電圧に帯電した人間や機械等が上記構成から成る半導体装置１’に触れた場合、その静電気による電荷が第１給電端子ＴLVやグランド端子ＴGND等の外部端子を介して数μｓ〜数ｍｓの短時間で半導体装置１’内部に放電されることがある。このような急激な放電が発生すると、半導体装置１’の内部素子に静電パルスが加わって静電破壊が生じ、その機能や特性を損ねる恐れがある。
【０００６】
特に、前述のレベルシフタ回路１０’は第１電源電圧ＶLV、第２電源電圧ＶHVといった電圧レベルの異なる２系統の電源電圧が接近して供給される異電位接続部である。そのため、第１給電端子ＴLVやグランド端子ＴGND等の外部端子に静電パルスが加わると、レベルシフタ回路１０’における両電源電圧間、基準電圧及び信号線の電位差に変動が生じて破壊に至る場合が多い。このように、レベルシフタ回路１０’は半導体装置１’に設けられた内部回路の中でも特に静電破壊に弱い回路であると言える。
【０００７】
しかしながら、従来の半導体装置１’ではそれぞれの電源系を静電破壊から保護することに重点を置いた静電対策が施されている。そのため、半導体装置１’の外部入出力部（図示せず）の周辺にはそれぞれの電源系に対する静電対策が施されているのに対して、異なる２系統の電源電圧が接近して供給されるレベルシフタ回路１０’には異なる電源系を保護するための十分な静電対策が施されていないのが現状である。
【０００８】
また、従来のレベルシフタ回路１０’は抵抗成分や容量成分をほとんど持たない導線、いわゆる裸の線を介して直接外部端子から電源供給を受けている。そのため、第１給電端子ＴLVやグランド端子ＴGND等の外部端子に静電パルスが加わった場合、その静電パルスは減衰することなくレベルシフタ回路１０’に到達してしまう。従って、レベルシフタ回路１０’に供給される両電源電圧間、基準電圧及び信号線の電位差に変動が生じやすく静電破壊に至りやすい。
【０００９】
本発明は上記の問題点に鑑み、レベルシフタ回路等の異電位接続部が静電破壊を起こしにくい半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置においては、少なくとも電圧レベルの異なる第１電源電圧及び第２電源電圧によって動作する半導体装置において、第１電源電圧と第２電源電圧とが接近して供給される異電位接続部における静電パルス入力時の両電源電圧間、基準電圧及び信号線の電位差変動を抑制する手段を設けたことを特徴としている。
【００１１】
【発明の実施の形態】
図１は本発明に係る半導体装置の一構成例を示すブロック図である。本図に示す半導体装置１には２系統の電源電圧（第１電源電圧ＶLV、第２電源電圧ＶHV、ただしＶLV＜ＶHV）が供給されており、その内部には両電源電圧間にわたって内部信号のやり取りを行うレベルシフタ回路１０が設けられている。
【００１２】
レベルシフタ回路１０には第１電源電圧ＶLV−基準電圧ＧＮＤ間で動作する内部信号ａ（例えば、Ｈレベル／Ｌレベルがそれぞれ３Ｖ（ＶLV）／０Ｖ（ＧＮＤ）であるパルス信号）がロジックアレイ等の内部回路２０から入力される。そして、この内部信号ａはレベルシフタ回路１０を構成する第１増幅器１１及び第２増幅器１２を介することで、第２電源電圧ＶHV−基準電圧ＧＮＤ間で動作する内部信号ｂ（例えば、Ｈレベル／Ｌレベルがそれぞれ１２Ｖ（ＶHV）／０Ｖ（ＧＮＤ）であるパルス信号）に変換（レベルシフト）され、その後にアナログブロック３０へと送出される。
【００１３】
ここで、第１増幅器１１は内部回路２０を介して半導体装置１の外部端子である第１給電端子ＴLV及びグランド端子ＴGNDに接続されており、各端子に供給される第１電源電圧ＶLV−基準電圧ＧＮＤ間で動作する。また、第２増幅器１２は半導体装置１の外部端子である第２給電端子ＴHV及び前記グランド端子ＴGNDに直接接続されており、各端子に供給される第２電源電圧ＶHV−基準電圧ＧＮＤ間で動作する。
【００１４】
なお、上記配線を行う際には、第１、第２給電端子ＴLV、ＴLV及びグランド端子ＴGNDからレベルシフタ回路１０までの電源供給路（アルミ配線）をできる限り長く引き回すことで、前記電源供給路の配線抵抗や容量が増大するようにするとよい。また、その他の方法によって前記電源供給路の配線抵抗や容量が増大するように構成することもできる。
【００１５】
上記したように、本実施形態における半導体装置１では、レベルシフタ回路１０を構成する第１増幅器１１に対して、一旦内部回路２０を通過した第１電源電圧ＶLV及び基準電圧ＧＮＤを供給する構成としている。ここで、内部回路２０に接続される第１給電端子ＴLVやグランド端子ＴGNDには対静電パルス用の保護素子（図示せず）が設けられている。また、内部回路２０の内部には抵抗成分や容量成分が含まれている。
【００１６】
そのため、万一静電パルスが第１給電端子ＴLVやグランド端子ＴGNDに加わったとしても、その静電パルスは前記保護素子によって逃がされたり、内部回路２０を通過する過程で減衰したりするので、レベルシフタ回路１０への侵入はほとんどないと考えられる。従って、レベルシフタ回路１０に供給される両電源電圧間、基準電圧及び信号線の電位差変動を抑制することができ、レベルシフタ回路１０の静電破壊を防止することができる。
【００１７】
なお、レベルシフタ回路１０の静電破壊防止をさらに追求するならば、レベルシフタ回路１０を構成する第２増幅器１２に対しても、一旦内部回路２０を通過した第２電源電圧ＶHV及び基準電圧ＧＮＤを供給する方がよい。しかし、内部回路２０を通過した第２電源電圧ＶHV及び基準電圧ＧＮＤには内部回路２０の動作ノイズが重畳する可能性があるため、ノイズに弱いアナログブロック３０の通常動作に支障をきたす恐れがある。従って、本実施形態の半導体装置１では、第１増幅器１１に対する電源供給路に関してのみ内部回路２０を経由する構成としている。
【００１８】
そのため、万一静電パルスが第２給電端子ＴHVやグランド端子ＴGNDに加わった場合、低インピーダンスかつ低容量負荷のアルミ配線によって第２給電端子ＴHVやグランド端子ＴGNDに直結されている第２増幅器１２には、静電パルスがほとんど減衰せずに侵入してしまう恐れがある。そこで、本実施形態の半導体装置１に設けられたレベルシフタ回路１０には、上記構成に加えてさらなる静電対策が施されている。
【００１９】
図２はレベルシフタ回路１０及びその保護回路の一構成例を示す回路図である。本図に示すように、第１増幅器１１はＰチャネル型ＭＯＳトランジスタ１１ａ（以下、Ｐ−ＭＯＳトランジスタ１１ａと呼ぶ）と、Ｎチャネル型ＭＯＳトランジスタ１１ｂ（以下、Ｎ−ＭＯＳトランジスタ１１ｂと呼ぶ）とから構成されている。同様に、第２増幅器１２はＰチャネル型ＭＯＳトランジスタ１２ａ（以下、Ｐ−ＭＯＳトランジスタ１２ａと呼ぶ）と、Ｎチャネル型ＭＯＳトランジスタ１２ｂ（以下、Ｎ−ＭＯＳトランジスタ１２ｂと呼ぶ）とから構成されている。
【００２０】
第１増幅器１１を構成するＰ−ＭＯＳトランジスタ１１ａ及びＮ−ＭＯＳトランジスタ１１ｂの各ゲートはともに内部信号ａが加わるラインＬ１に接続されており、各ドレインはともにラインＬ２に接続されている。また、第２増幅器１２を構成するＰ−ＭＯＳトランジスタ１２ａ及びＮ−ＭＯＳトランジスタ１２ｂの各ゲートはともに前記ラインＬ２に接続されており、各ドレインはともに内部信号ｂを送出するラインＬ３に接続されている。
【００２１】
一方、第１増幅器１１の正電源端子であるＰ−ＭＯＳトランジスタ１１ａのソースは第１電源電圧ＶLVが加わるラインＬLVに接続されており、負電源端子であるＮ−ＭＯＳトランジスタ１１ｂのソースは基準電圧ＧＮＤが加わるラインＬGND1に接続されている。なお、ラインＬLV、ＬGND1はそれぞれ内部回路２０を介して第１給電端子ＴLV及びグランド端子ＴGNDに接続されている。
【００２２】
また、第２増幅器１２の正電源端子であるＰ−ＭＯＳトランジスタ１２ａのソースは第２電源電圧ＶHVが加わるラインＬHVに接続されており、負電源端子であるＮ−ＭＯＳトランジスタ１２ｂのソースは基準電圧ＧＮＤが加わるラインＬGND2に接続されている。なお、ラインＬHV、ＬGND2はそれぞれ第２給電端子ＴHV及びグランド端子ＴGNDに直接接続されている。
【００２３】
ここで、レベルシフタ回路１０を構成する第２増幅器１２に対して静電パルスが侵入した場合に静電破壊が生じると考えられる部位についての説明を行う。まず、ラインＬHVに対して静電パルスが印加された場合には、第２増幅器１２を構成するＰ−ＭＯＳトランジスタ１２ａのソース・ゲート間に大きな電位差がつき、そこで静電破壊を生じる恐れがある。さらに、ラインＬHVに対して印加された静電パルスがＰ−ＭＯＳトランジスタ１２ａのゲート側へ伝播した場合、前記静電パルスはラインＬ２を介して第１増幅器１１を構成するＰ−ＭＯＳトランジスタ１１ａまたはＮ−ＭＯＳトランジスタ１１ｂに到達する。従って、Ｐ−ＭＯＳトランジスタ１１ａまたはＮ−ＭＯＳトランジスタ１１ｂのドレイン・ゲート間にて静電破壊を生じる可能性もある。
【００２４】
一方、ラインＬGND2に対して静電パルスが印加された場合には、第２増幅器１２を構成するＮ−ＭＯＳトランジスタ１２ｂのソース・ゲート間に大きな電位差がつき、そこで静電破壊を生じる恐れがある。さらに、ラインＬGND2に対して印加された静電パルスがＮ−ＭＯＳトランジスタ１２ｂのゲート側へ伝播した場合、前記静電パルスはラインＬ２を介して第１増幅器１１を構成するＰ−ＭＯＳトランジスタ１１ａまたはＮ−ＭＯＳトランジスタ１１ｂに到達する。従って、Ｐ−ＭＯＳトランジスタ１１ａまたはＮ−ＭＯＳトランジスタ１１ｂのドレイン・ゲート間にて静電破壊を生じる可能性もある。
【００２５】
同様に、第１増幅器１１に対して静電パルスが侵入した場合にも上記と同様のことが言えるので、第１増幅器１１を構成するＰ−ＭＯＳトランジスタ１１ａまたはＮ−ＭＯＳトランジスタ１１ｂの各ソース・ゲート間にて静電破壊を生じる恐れもある。
【００２６】
そこで、本実施形態のレベルシフタ回路１０においては、第１増幅器１１の近傍にＰチャネル型ＭＯＳトランジスタＰLV（以下、Ｐ−ＭＯＳトランジスタＰLVと呼ぶ）、及びＮチャネル型ＭＯＳトランジスタＮLV（以下、Ｎ−ＭＯＳトランジスタＮLVと呼ぶ）を設けている。Ｐ−ＭＯＳトランジスタＰLVのゲート及びソースはともにラインＬLVに接続されており、ドレインはラインＬGND1に接続されている。また、Ｎ−ＭＯＳトランジスタＮLVのゲート及びソースはラインＬGND1に接続されており、ドレインはラインＬ１に接続されている。
【００２７】
同様に、本実施形態のレベルシフタ回路１０においては、第２増幅器１２の近傍にもＰチャネル型ＭＯＳトランジスタＰHV（以下、Ｐ−ＭＯＳトランジスタＰHVと呼ぶ）、及びＮチャネル型ＭＯＳトランジスタＮHV（以下、Ｎ−ＭＯＳトランジスタＮHVと呼ぶ）を設けている。Ｐ−ＭＯＳトランジスタＰHVのゲート及びソースはともにラインＬHVに接続されており、ドレインはラインＬGND2に接続されている。また、Ｎ−ＭＯＳトランジスタＮHVのゲート及びソースはラインＬGND2に接続されており、ドレインはラインＬ２に接続されている。
【００２８】
まず、Ｐ−ＭＯＳトランジスタＰLV（ＰHV）の動作について説明する。第１電源電圧ＶLV（第２電源電圧ＶHV）が加えられるラインＬLV（ＬHV）に対して過大な静電パルス（＋）が印加された場合、もしくは基準電圧ＧＮＤが加えられるラインＬGND1（ＬGND2）に対して過大な静電パルス（−）が印加された場合には、Ｐ−ＭＯＳトランジスタＰLV（ＰHV）がブレークダウンするため、前記静電パルスはラインＬLV（ＬHV）からラインＬGND1（ＬGND2）に流される。
【００２９】
逆に、ラインＬLV（ＬHV）に対して過大な静電パルス（−）が印加された場合、もしくはラインＬGND1（ＬGND2）に対して過大な静電パルス（＋）が印加された場合には、Ｐ−ＭＯＳトランジスタＰLV（ＰHV）がダイオードと同様になるため、前記静電パルスはラインＬGND1（ＬGND2）からラインＬLV（ＬHV）に流される。
【００３０】
続いて、Ｎ−ＭＯＳトランジスタＮLV（ＮHV）の動作について説明する。ロジックアレイ２０からの信号線であるラインＬ１（Ｌ２）に対して過大な静電パルス（＋）が印加された場合、もしくは基準電圧ＧＮＤが加えられるラインＬGND1（ＬGND2）に対して過大な静電パルス（−）が印加された場合には、Ｎ−ＭＯＳトランジスタＮLV（ＮHV）がブレークダウンするため、前記静電パルスはラインＬ１（Ｌ２）からラインＬGND1（ＬGND2）に流される。
【００３１】
逆に、ラインＬ１（Ｌ２）に対して過大な静電パルス（−）が印加された場合、もしくはラインＬGND1（ＬGND2）に対して過大な静電パルス（＋）が印加された場合には、Ｎ−ＭＯＳトランジスタＮLV（ＮHV）がダイオードと同様になるため、前記静電パルスはラインＬGND1（ＬGND2）からラインＬ１（Ｌ２）に流される。
【００３２】
以上の動作により、本実施形態の半導体装置１においては、レベルシフタ回路１０に侵入した静電パルスが効率よく逃がされるので、第１、第２増幅器１１、１２を構成する各トランジスタのソース・ゲート間またはドレイン・ゲート間に大きな電位差が付きにくく、レベルシフタ回路１０の静電破壊が生じにくい。
【００３３】
また、本実施形態の半導体装置１では、上記したＰ−ＭＯＳトランジスタＰLV（ＰHV）及びＮ−ＭＯＳトランジスタＮLV（ＮHV）をレベルシフタ回路１０の第１、第２増幅器１１、１２近傍に配設している。このような構成とすることにより、Ｐ−ＭＯＳトランジスタＰLV（ＰHV）及びＮ−ＭＯＳトランジスタＮLV（ＮHV）には、レベルシフタ回路１０に侵入した静電パルスを効率よく逃がす機能だけでなく、ある電源系の電位が静電パルスによって揺らされた場合に他の電源系の電位も同様に揺らしてやる機能が付加されている。
【００３４】
図３はＰ−ＭＯＳトランジスタＰLV（ＰHV）及びＮ−ＭＯＳトランジスタＮLV（ＮHV）の構造図である。なお、本図中の（ａ）はＰ−ＭＯＳトランジスタＰLV（ＰHV）の縦構造を示しており、（ｂ）はＮ−ＭＯＳトランジスタＮLV（ＮHV）の縦構造を示している。
【００３５】
本図に示すように、Ｐ−ＭＯＳトランジスタＰLV（ＰHV）及びＮ−ＭＯＳトランジスタＮLV（ＮHV）はいずれも基準電圧ＧＮＤが与えられるＰサブ上に形成されている。ここで、本実施形態の半導体装置１では、グランド端子ＴGNDから基準電圧ＧＮＤが与えられているラインＬGND1（ＬGND2）と前記Ｐサブとを接続するためのサブコンタクト（Ｐ+領域）を積極的にとる構成としている。すなわち、本実施形態においてレベルシフタ回路１０周辺に形成されているＰ−ＭＯＳトランジスタＰLV（ＰHV）及びＮ−ＭＯＳトランジスタＮLV（ＮHV）は、前記Ｐサブを共通グランドパスとして互いに接続されていると言える。
【００３６】
このような構成とすることにより、レベルシフタ回路１０に対して静電パルスが侵入してきた場合には、レベルシフタ回路１０周辺の電位がＰサブごと一緒に揺らされることになる。従って、ある電源系の電位が静電パルスによって揺らされた場合には他の電源系の電位も同様に揺らされるので、相対的には両電源電圧間、基準電圧及び信号線の電位差変動を抑制することができ、レベルシフタ回路１０の静電破壊を防止することができる。
【００３７】
なお、本実施形態では低電圧から高電圧へのレベルシフタ回路のみを例示して説明を行ったが、高電圧から低電圧へのレベルシフタ回路であっても同様の構成を取り得ることは言うまでもない。また、電源電圧の系統数が２レベルの場合だけでなく３値以上の多レベルの場合であっても、同様の構成によりレベルシフタ回路を保護することが可能である。
【００３８】
【発明の効果】
上記したように、本発明に係る半導体装置においては、少なくとも電圧レベルの異なる第１電源電圧及び第２電源電圧によって動作する半導体装置において、第１電源電圧と第２電源電圧とが接近して供給される異電位接続部における静電パルス入力時の両電源電圧間、基準電圧及び信号線の電位差変動を抑制する手段を設けたことを特徴としている。
【００３９】
具体的には、前記異電位接続部に対して、抵抗成分や容量成分を含む内部回路を通過した電源電圧を供給する構成としている。このような構成とすることにより、万一静電パルスが前記半導体装置に加わったとしても、その静電パルスは前記内部回路を通過する過程で減衰する。従って、前記異電位接続部に供給される両電源電圧間、基準電圧及び信号線の電位差変動を抑制することができ、前記異電位接続部の静電破壊を防止することができる。
【００４０】
また、本発明に係る半導体装置においては、前記異電位接続部に対して供給される第１、第２電源電圧、及び基準電圧のいずれかが静電パルスによって揺らされた場合には、他の電源系も同様に揺らされる構成としている。このような構成とすることにより、前記静電パルスが前記異電位接続部に到達した場合であっても、相対的には前記異電位接続部に供給される両電源電圧間、基準電圧及び信号線の電位差変動を抑制することができ、前記異電位接続部の静電破壊を防止することができる。
【図面の簡単な説明】
【図１】  本発明に係る半導体装置の一構成例を示すブロック図である。
【図２】  レベルシフタ回路１０及びその保護回路の一構成例を示す回路図である。
【図３】  Ｐ−ＭＯＳトランジスタＰLV（ＰHV）及びＮ−ＭＯＳトランジスタＮLV（ＮHV）の構造図である。
【図４】  従来における半導体装置の一構成例を示すブロック図である。
【符号の説明】
１    半導体装置
１０  レベルシフタ回路
１１  第１増幅器
１２  第２増幅器
２０  内部回路（ロジックアレイ）
３０  アナログブロック
【図１】
0004236370.tif 000002
【図２】
0004236370.tif 000003
【図３】
0004236370.tif 000004
【図４】
0004236370.tif 000005