(57)【特許請求の範囲】
【請求項１】
定電流回路を含む半導体集積回路であって、前記定電流回路は、
第１の電流を出力する出力端と、第２の電流が入力される入力端とを有するカレントミラー回路と、
ソースが第１の電位に接続され、且つゲートに前記カレントミラー回路の前記出力端が接続される第１のＭＩＳトランジスタと、
ソースが前記第１のＭＩＳトランジスタのソースに接続され、ゲートが前記第１のＭＩＳトランジスタのドレインに接続され、且つドレインから前記カレントミラー回路の前記入力端に電流を供給する第２のＭＩＳトランジスタと、
前記第１のＭＩＳトランジスタのゲートとドレインとを接続する抵抗素子と、
を具備し、
前記第１，第２の電流の電流値をそれぞれＩ１，Ｉ２とし、前記第１，第２のＭＩＳトランジスタのチャネル幅をそれぞれＷ１，Ｗ２とし、前記第１，第２のＭＩＳトランジスタのチャネル長をそれぞれＬ１，Ｌ２とし、前記第１，第２のＭＩＳトランジスタの閾値電圧をそれぞれＶｔｈ１，Ｖｔｈ２とし、前記抵抗素子の抵抗値をＲとした場合、
Ｌ２＞Ｌ１、
｜Ｖｔｈ１｜−｜Ｖｔｈ２｜＞０、
Ｉ１／（Ｗ１／Ｌ１）＝Ｉ２／（Ｗ２／Ｌ２）、
なる関係を満たし、
前記第１の電流は、
Ｉ１＝（｜Ｖｔｈ１｜−｜Ｖｔｈ２｜）／Ｒ
により表される電流値となることを特徴とする半導体集積回路。
【請求項２】
ドレインが前記カレントミラー回路の前記入力端に接続され、ソースが前記第２のＭＩＳトランジスタのドレインに接続され、ゲートが前記第２の電位に接続される第３のＭＩＳトランジスタをさらに具備し、前記第２の電位は前記第１の電位に対して一定の電位差を持っていることを特徴とする請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば半導体集積回路に関し、特に、温度変動による影響の少ない定電流回路を含む半導体集積回路に関する。
【０００２】
【従来の技術】
アナログＩＣ等に使用され、バイアス回路や増幅器の負荷として広く使用される定電流回路が知られている。この定電流回路は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを含むＭＩＳ（Metal Insulator Semiconductor）トランジスタ等を使用して構成される。
【０００３】
定電流回路を形成する際、電源電圧の変動による影響を受けないように、一般に電源電圧以外の電圧を基準電圧として用いる。この基準電圧を発生させる方法として、種々のものが知られている。例えば、「超ＬＳＩのためのアナログ集積回路設計技術下巻，原著者Ｐ．Ｒ．グレイ，Ｒ．Ｇ．メイヤー、監役者永田譲、Ｐ３０４〜Ｐ３１１」にまとめられている。この中において、基準電圧を発生させる方法の１つとして熱電圧を使用するものがある。すなわち、２つのＭＯＳトランジスタの電流を実効ゲート電圧の指数関数となる領域で動作させ、これらＭＯＳトランジスタのチャネル幅／チャネル長当たりの電流（電流密度）が互いに一定の比になるように制御する。このときの各ＭＯＳトランジスタのゲート電圧の差を基準電圧とするものである。
【０００４】
図９は、熱電圧を基準電圧として用いる定電流回路の従来例を示している。図９に示すように、各ソースに例えば電源等の電位ＶＤＤが供給されるＰ型ＭＯＳトランジスタ（または、ＭＩＳトランジスタ等を含むスイッチング素子）Ｍ１，Ｍ２のゲートが相互に接続される。ＰＭＯＳトランジスタＭ１のドレインは抵抗Ｒ１を介してＮ型ＭＯＳトランジスタＭ３のドレインに接続される。ＮＭＯＳトランジスタＭ３は、チャネル幅がＷ１、チャネル長がＬ１である。ＮＭＯＳトランジスタＭ３のソースには例えば接地電位等の電位ＶＳＳが供給され、ゲートはＰＭＯＳトランジスタＭ１のドレインと、抵抗値がＲ１の抵抗Ｒ１との接続ノードに接続される。
【０００５】
上記ＰＭＯＳトランジスタＭ２のドレインはＰＭＯＳトランジスタＭ２のゲートに接続されるとともに、ＮＭＯＳトランジスタＭ４のドレインに接続される。ＮＭＯＳトランジスタＭ４は、チャネル幅がＷ２であり、チャネル長Ｌ２はＮＭＯＳトランジスタＭ３と等くされている（Ｌ２＝Ｌ１）。ＮＭＯＳトランジスタＭ４のゲートは上記抵抗Ｒ１とＮＭＯＳトランジスタＭ３との接続ノードに接続され、ソースは電位ＶＳＳが供給される端子と接続される。
【０００６】
上記ＮＭＯＳトランジスタＭ３，Ｍ４は、同一のドーピング量により形成される。また、ＮＭＯＳトランジスタＭ３，Ｍ４の電流密度は、ＰＭＯＳトランジスタＭ１，Ｍ２のドレイン電流をそれぞれＩ１，Ｉ２とすると、以下の関係を満たす。
【０００７】
Ｉ１／（Ｗ１／Ｌ１）＞Ｉ２／（Ｗ２／Ｌ２）                  ……（１）
上記ＭＯＳトランジスタＭ１，Ｍ２はカレントミラー回路２を構成し、ほぼＩ１＝Ｉ２となるように機能する。ここで、ＭＯＳトランジスタＭ１、Ｍ２のドレインが、それぞれカレントミラー回路２の出力端２ａ、入力端２ｂとなる。
【０００８】
上記構成の回路の動作について以下に説明する。
【０００９】
上記ＰＭＯＳトランジスタＭ１，Ｍ２の電流密度の比によって、これらトランジスタのゲート電位の相互間に電位差ΔＶｇを生じる。この電位差ΔＶｇは以下の式（２）で示される。ただしｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量、電流Ｉ１，Ｉ２はＰＭＯＳトランジスタＭ１，Ｍ２の電流である。
【００１０】
【数１】
0004250355.tif 000002
【００１１】
上記回路において、電流Ｉ１によって生じる抵抗Ｒ１両端の電位差ΔＶＲ（＝Ｒ１×Ｉ１）＞電位差ΔＶｇのとき電流Ｉ２＞電流Ｉ１となり、電位差ΔＶＲ＜電位差ΔＶｇのとき電流Ｉ２＜電流Ｉ１となるよう、電流Ｉ１，Ｉ２が変動する。電位差ΔＶｇが電位差ΔＶＲと等しくなったとき、電流Ｉ１，Ｉ２は、一定値に安定し、このときの電流Ｉ１は、
Ｉ１＝Ｉ２＝ΔＶｇ／Ｒ１                                    ……（３）
と表される。この電流Ｉ１またはＩ２を出力電流として取り出すことにより、定電流が得られる。熱電圧を基準電圧として用いた定電流回路は、特性が同じである複数のＭＯＳトランジスタの各動作点の違いを使用する。このため、製造のばらつきにより発生するＭＯＳトランジスタの特性のばらつきが小さく、その影響が小さい特徴を持つ。
【００１２】
また、基準電圧を得る他の方法として、特性が異なるＭＯＳトランジスタの閾値電圧の差を用いるものがある。さらに、バンドギャップ・リファレンス回路の出力電圧を基準電圧として用いる方法が知られている。
【００１３】
【発明が解決しようとする課題】
ところで、上記ΔＶｇは上記式（２）により表される。この式（２）は絶対温度Ｔを含んでいるため、ΔＶｇが絶対温度に比例する。このため、Ｉ１またはＩ２として取り出される出力電流が絶対温度に比例する。したがって、温度変化によらずに一定の電流が必要とされる用途には使用できない。
【００１４】
これに対し、上記したような特性が異なるＭＯＳトランジスタの閾値電圧の差を用いた定電流回路の場合、温度による出力電流の変動が小さい。一般に、ＭＯＳトランジスタの製造の際、製造工程、製造条件、その他の要因により、トランジスタの特性にばらつきが生じる。このばらつきのため、特性が異なるトランジスタの閾値電圧の差も変動し、これを利用した定電流回路の出力電流のばらつきが大きくなるという問題が生じる。さらに、不純物濃度等を変えることにより特性の異なるＭＯＳトランジスタを形成する場合、リソグラフィ工程、イオン注入工程等が必要となり、製造工程が増大する。
【００１５】
また、バンドギャップ・リファレンス回路の出力電圧を利用する定電流回路の場合、回路が複雑となって、定電流回路における消費電流が大きくなる傾向がある。このため、低消費電力を要求される機器に使用する場合に問題がある。
【００１６】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、温度変化に対する出力電圧、電流の変動が小さい定電圧回路、定電流回路を有する半導体集積回路を提供しようとするものである。
【００１７】
【課題を解決するための手段】
本発明の半導体集積回路は、上記課題を解決するため、定電圧回路を含む半導体集積回路であって、前記定電圧回路は、実質的にドーピング量が互いに同じ第１，第２のＭＩＳトランジスタを具備し、前記第１，第２のＭＩＳトランジスタのチャネル長をそれぞれＬ１，Ｌ２とし、前記第１，第２のＭＩＳトランジスタの閾値電圧をそれぞれＶｔｈ１，Ｖｔｈ２とした場合、Ｌ２＞Ｌ１なる関係を満たし、前記第１，第２のＭＩＳトランジスタのゲート電圧の差をＶｔｈ１−Ｖｔｈ２とすることを特徴とする。
【００１８】
本発明の別の観点による半導体集積回路は、定電流回路を含む半導体集積回路であって、前記定電流回路は、第１の電流を出力する出力端と、第２の電流が入力される入力端とを有するカレントミラー回路と、ソースが第１の電位に接続され、且つゲートに前記カレントミラー回路の前記出力端が接続される第１のＭＩＳトランジスタと、ソースが前記第１のＭＩＳトランジスタのソースに接続され、ゲートが前記第１のＭＩＳトランジスタのドレインに接続され、且つドレインから前記カレントミラー回路の前記入力端に電流を供給する第２のＭＩＳトランジスタと、前記第１のＭＩＳトランジスタのゲートとドレインとを接続する抵抗素子と、を具備し、前記第１，第２の電流の電流値をそれぞれＩ１，Ｉ２とし、前記第１，第２のＭＩＳトランジスタのチャネル幅をそれぞれＷ１，Ｗ２とし、前記第１，第２のＭＩＳトランジスタのチャネル長をそれぞれＬ１，Ｌ２とし、前記第１，第２のＭＩＳトランジスタの閾値電圧をそれぞれＶｔｈ１，Ｖｔｈ２とし、前記抵抗素子の抵抗値をＲとした場合、
Ｌ２＞Ｌ１、
｜Ｖｔｈ１｜−｜Ｖｔｈ２｜＞０、
Ｉ１／（Ｗ１／Ｌ１）＝Ｉ２／（Ｗ２／Ｌ２）、
なる関係を実質的に満たし、前記第１の電流は実質的に、
Ｉ１＝（｜Ｖｔｈ１｜−｜Ｖｔｈ２｜）／Ｒ
により表される電流値となることを特徴とする。
【００１９】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００２０】
【発明の実施の形態】
本発明者等は、本発明の開発の過程において、図９を参照して述べたように、温度変化に対する出力電流の変動が小さい定電流回路を実現するための方法について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【００２１】
一般にＭＯＳトランジスタの閾値電圧は、チャネル長に依存し、例えば図１に示すような特性を示す。すなわち、図１に示す特性のＭＯＳトランジスタにおいて、チャネル長がＬ１，Ｌ２とすると、閾値電圧の差はΔＶｔｈとなる。従来は、チャネル長の違いによる閾値電圧の差ΔＶｔｈは小さかったため、これを利用した回路はなかった。しかし、近時、半導体製造プロセス技術の微細化により、チャネル長の違いによる閾値電圧の差を顕著なものとなった。また、さらなる微細化に従い、この閾値電圧の差は、より大きく、安定したものとなることが予想される。
【００２２】
図２は、ＭＯＳトランジスタの温度と閾値電圧との関係をＳＰＩＣＥシミュレーションにより示したものである。図２において、実線はチャネル長の短いＭＯＳトランジスタの特性を示しており、破線はチャネル長の長いそれを示している。図２に示すように、ＭＯＳトランジスタの閾値電圧と温度との関係は、チャネル長の長短によらず、ほぼ同様の特性を示す。ΔＶｔｈは、これらＭＯＳトランジスタの閾値電圧の差である。
【００２３】
図３は、図２に示すチャネル長の異なるＭＯＳトランジスタの閾値電圧の差ΔＶｔｈと温度との関係を示している。図３に示すように、図２に示す２つの特性のＭＯＳトランジスタの閾値電圧の差ΔＶｔｈは温度変動に対してほぼ一定である。すなわち、温度による影響をほとんど受けない。
【００２４】
そこで、このような特性を利用して、定電圧回路、定電流回路を含む半導体集積回路を形成することが考えられる。
【００２５】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２６】
（第１の実施形態）
図４は、本発明の第１の実施形態に係る定電流回路１を示している。第１の実施形態の回路構成は、図９に示す従来の定電流回路と同じ構成であるため、説明は省略する。第１の実施形態が従来例と異なるのは、ＮＭＯＳトランジスタＭ３，Ｍ４のチャネル長がＬ２＞Ｌ１の関係を満たすことと、ＮＭＯＳトランジスタＭ３，Ｍ４の電流密度が
Ｉ１／（Ｗ１／Ｌ１）＝Ｉ２／（Ｗ２／Ｌ２）                  ……（４）
の関係を満たすことである。このため、式（２）に示すゲート電圧の電位差ΔＶｇは発生しない。なお、Ｌ２はＬ１に対して十分大きい値とされ、且つ、Ｌ２の閾値電圧の変化が少なくなるような領域での値とし、Ｌ２はＬ１の例えば５倍である。
【００２７】
ＮＭＯＳトランジスタＭ３，Ｍ４の閾値電圧をそれぞれＶｔｈ１，Ｖｔｈ２とし、上記ＮＭＯＳトランジスタＭ３，Ｍ４の閾値電圧の差をΔＶｔｈとすると、ΔＶｔｈ＝Ｖｔｈ１−Ｖｔｈ２となる。このΔＶｔｈは、チャネル長などのトランジスタの形状に依存し、上記したように温度の影響をほとんど受けず、ほぼ一定の値である。
【００２８】
上記構成の定電流回路の動作について、以下に説明する。説明を簡略化するため、ＰＭＯＳトランジスタＭ３，Ｍ４の各ドレイン電流Ｉ１，Ｉ２が予め概略等しくされているものとする。
【００２９】
電流Ｉ２は、ＰＭＯＳトランジスタＭ１，Ｍ２からなるカレントミラー回路２により、電流Ｉ１と概略等しくなる。この電流Ｉ１によって、抵抗Ｒ１の両端に電位差ΔＶＲ＝Ｒ１×Ｉ１を生じる。したがって、ＮＭＯＳトランジスタＭ４のゲート電圧は、この電位差ΔＶＲの分、ＮＭＯＳトランジスタＭ３のゲート電圧より低くなる。
【００３０】
上記状態において、電位差ΔＶＲが上記閾値電圧の差ΔＶｔｈより低い場合、ＮＭＯＳトランジスタＭ４の実効ゲート電圧Ｖｇ４はＮＭＯＳトランジスタＭ３の実効ゲート電圧Ｖｇ３より高くなる。すると、次の瞬間の電流Ｉ２は、電流Ｉ２＞電流Ｉ１となる。
【００３１】
一方、電位差ΔＶＲが上記閾値電圧の差ΔＶｔｈより高い場合、ＮＭＯＳトランジスタＭ４の実効ゲート電圧はＮＭＯＳトランジスタＭ３の実効ゲート電圧より低くなる。すると、次の瞬間の電流Ｉ２は、電流Ｉ２＜電流Ｉ１となる。
【００３２】
上記動作が繰り返されることにより、電位差ΔＶＲが上記閾値電圧の差ΔＶｔｈと等しくなるように電流Ｉ１が調節され、電位差ΔＶＲと上記閾値電圧の差ΔＶｔｈとが等しくなったところで安定する。したがって、ΔＶｔｈ（すなわち抵抗Ｒ１の端子電圧）＝Ｒ１×Ｉ１と表され、電流Ｉ１は、ΔＶｔｈ／Ｒ１で表される一定値となる。この電流Ｉ１を出力として取り出すことにより、定電流を得られる。
【００３３】
上記第１の実施形態によれば、チャネル長が相互に相違するＮＭＯＳトランジスタＭ３，Ｍ４を用いて定電流回路を形成し、チャネル長の違いによるこれらＮＭＯＳトランジスタの閾値電圧の差ΔＶｔｈを基準電圧として利用して定電流を得る。閾値電圧の差ΔＶｔｈは温度変動に対してほとんど影響を受けないため、基準電圧は温度変動に対してほとんど変動しない。したがって、温度変動による出力電流の変動を回避し、本発明に係る定電流回路は一定値の電流を供給できる。
【００３４】
また、従来例で示した定電流回路のような特性の異なるＭＯＳトランジスタを使用せず、チャネル長の相違するＭＯＳトランジスタを使用する。このため、異なる特性のＭＯＳトランジスタの形成に必要なイオン注入に要する工程の増大を防ぎ、製造工程を大きく変更することなく、温度変動に対して安定した電流を出力可能な定電流回路を含む半導体集積回路を実現できる。
【００３５】
（第２の実施形態）
図４に示す定電流回路１において、電流Ｉ１，Ｉ２が０である場合、定電流回路１はこの状態で安定してしまい、出力電流が供給されない。そこで、第２の実施形態に係る定電流回路は、電流Ｉ１，Ｉ２を強制的に流すような構成を図５の定電流回路１に付加するものである。
【００３６】
図５は、図４に示す定電流回路を、より実際的な回路に適用した際の定電流回路２の回路図である。図５に示すように、電位ＶＤＤ，ＶＳＳが供給される端子間に起動回路部３が接続されている。この起動回路部３において、抵抗Ｒ２の一端に上記電位ＶＤＤが供給され、抵抗Ｒ２の他端は、直列接続ＮＭＯＳトランジスタＭ５、Ｍ６を介して電位ＶＳＳが供給される端子に接続される。この電位ＶＳＳは、例えば接地電位とされる。この抵抗Ｒ２は、ＮＭＯＳトランジスタＭ５，Ｍ６の電流を設定するために設けられる。ＮＭＯＳトランジスタＭ５のゲートはＮＭＯＳトランジスタＭ５のドレインに接続される。
【００３７】
電位ＶＤＤの供給端と抵抗Ｒ２との接続ノードである接続線ｌ１はＰＭＯＳトランジスタＭ７のソースに接続される。このＮＭＯＳトランジスタＭ７は、後述するＮＭＯＳトランジスタＭ８のドレイン電流を制御するために設けられる。ＰＭＯＳトランジスタＭ７のゲートはＮＭＯＳトランジスタＭ８のドレインに接続され、ドレインはＮＭＯＳトランジスタＭ８のソースに接続される。ＮＭＯＳトランジスタＭ８のゲートは上記ＮＭＯＳトランジスタＭ５のゲートに接続される。ＮＭＯＳトランジスタＭ８のソースは、ＮＭＯＳトランジスタ９を介して、接続線ｌ２に接続される。ＮＭＯＳトランジスタＭ９のゲートは上記ＮＭＯＳトランジスタＭ５，Ｍ６，Ｍ８のゲートに接続される。
【００３８】
上記起動回路部３は定電流回路部４に接続される。定電流回路部４において、上記接続線ｌ１は直列接続されたＰＭＯＳトランジスタＭ１、抵抗Ｒ１、ＮＭＯＳトランジスタＭ３を介して接続線ｌ２に接続される。ＰＭＯＳトランジスタＭ１のゲートは上記ＰＭＯＳトランジスタＭ７のゲートに接続される。ＮＭＯＳトランジスタＭ３のゲートは、ＰＭＯＳトランジスタＭ１と抵抗Ｒ１との接続ノードに接続される。上記ＮＭＯＳトランジスタＭ５，Ｍ６，Ｍ８，Ｍ９によりカレントミラー回路が構成される。
【００３９】
また、定電流回路部４において、接続線ｌ１は直列接続されたＰＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ１０，Ｍ４を介して接続線ｌ２に接続される。ＮＭＯＳトランジスタＭ１０は、ＮＭＯＳトランジスタＭ１，Ｍ２の各ドレイン電流が等しくなるように設けられる。ＰＭＯＳトランジスタＭ２のゲートはＰＭＯＳトランジスタＭ３のゲート及びＰＭＯＳトランジスタＭ２のドレインに接続される。ＮＭＯＳトランジスタＭ４のゲートは抵抗Ｒ１とＮＭＯＳトランジスタＭ３との接続ノードに接続される。
【００４０】
上記定電流回路は、出力取り出し回路部５に接続される。出力取り出し回路部５において、接続線ｌ１は、直列接続されたＰＭＯＳトランジスタＭ１１、ＮＭＯＳトランジスタＭ１２，Ｍ１３を介して接続線ｌ２に接続される。ＮＭＯＳトランジスタＭ１２，Ｍ１３は後述するＮＭＯＳトランジスタＭ１５，Ｍ１８のバイアスを発生させるために設けられる。ＰＭＯＳトランジスタＭ１１のゲートはＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ１０との接続ノードに接続される。ＮＭＯＳトランジスタ１２のゲートは、ＮＭＯＳトランジスタＭ１２とＰＭＯＳトランジスタＭ１１との接続ノードに接続されるとともに、ＮＭＯＳトランジスタＭ１０のゲートに接続される。ＮＭＯＳトランジスタＭ１３のゲートはＮＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１３との接続ノードに接続される。
【００４１】
なお、ＮＭＯＳトランジスタＭ１０のゲートには、電位ＶＳＳと所定の電位差を有する電位が供給されていればよい。
【００４２】
また、接続線ｌ１はＰＭＯＳトランジスタＭ１４及びＮＭＯＳトランジスタＭ１５を介して接続線ｌ２に接続される。ＰＭＯＳトランジスタＭ１４のゲートはＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１５との接続ノードに接続される。ＮＭＯＳトランジスタＭ１５のゲートはＮＭＯＳトランジスタＭ２のゲートに接続される。
【００４３】
また、接続線ｌ１は、直列接続されたＰＭＯＳトランジスタＭ１６，Ｍ１７、ＮＭＯＳトランジスタＭ１８，Ｍ１９を介して接続線ｌ２に接続される。このＮＭＯＳトランジスタＭ１８は、ＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ１９のドレイン電流を等しくするために設けられる。ＰＭＯＳトランジスタＭ１６のゲートはＰＭＯＳトランジスタＭ１７とＮＭＯＳトランジスタＭ１８との接続ノードに接続される。ＰＭＯＳトランジスタＭ１７のゲートはＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１５との接続ノードに接続される。ＮＭＯＳトランジスタＭ１８のゲートはＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２との接続ノードに接続される。ＮＭＯＳトランジスタＭ１９のゲートはＮＭＯＳトランジスタＭ１５のゲートに接続される。
【００４４】
また、接続線ｌ１はＰＭＯＳトランジスタＭ２０，Ｍ２１を介して出力される。ＰＭＯＳトランジスタＭ２０のゲートはＰＭＯＳトランジスタＭ１６のゲートに接続される。ＰＭＯＳトランジスタＭ２１のゲートはＰＭＯＳトランジスタＭ１７のゲートに接続される。上記ＰＭＯＳトランジスタＭ１６とＭ２０、及びＰＭＯＳトランジスタＭ１７とＭ２１によりそれぞれカレントミラー回路が構成される。すなわち、ＰＭＯＳトランジスタＭ１６とＭ２０，ＰＭＯＳトランジスタＭ１７，Ｍ２１はそれぞれ相互に等しいチャネル長及びチャネル幅を有する。これらカレントミラー回路により、ＰＭＯＳトランジスタＭ１７，Ｍ２１のドレイン電流が等しくなる。
【００４５】
次に、上記構成の定電流回路の動作について説明する。
【００４６】
図示せぬスイッチ等の制御により、この定電流回路２に電位ＶＤＤが供給されると、抵抗Ｒ２を介して電流Ｉ３がＮＭＯＳトランジスタＭ５，Ｍ６，Ｍ８，Ｍ９の各ゲートに電圧が供給される。これにより、ＮＭＯＳトランジスタＭ５，Ｍ６，Ｍ８，Ｍ９がオンし、電流Ｉ４が流れる。このとき、ＰＭＯＳトランジスタＭ７のゲートには電圧が供給されておらず、ＰＭＯＳトランジスタＭ７はオフである。このため、電流Ｉ５は０である。したがって、ＮＭＯＳトランジスタＭ５，Ｍ６，Ｍ８，Ｍ９はカレントミラー回路として動作し、電流Ｉ３と電流Ｉ４は等しい。
【００４７】
上記電流Ｉ４が流れることにより、ＰＭＯＳトランジスタＭ７がオンし、電流Ｉ５が流れる。これにより、電流Ｉ４，Ｉ５，Ｉ６は、Ｉ４＝Ｉ６−Ｉ５の関係を満たす。したがって、電流Ｉ４を制限することにより、ＰＭＯＳトランジスタＭ１，Ｍ２のゲート電圧を制御し、定電流回路４に流れる電流を制限する。
【００４８】
上記電流Ｉ４が流れることにより、ＰＭＯＳトランジスタＭ１，Ｍ２の各ゲートに電流が流れ、ＰＭＯＳトランジスタＭ１，Ｍ２がオンして、電流Ｉ１，Ｉ２が流れる。これにより、電流Ｉ１によりＮＭＯＳトランジスタＭ３のゲートに電圧が供給されるとともに、抵抗Ｒ１を介して流れる電流Ｉ１によりＮＭＯＳトランジスタＭ４のゲートに電圧が供給され、ＮＭＯＳトランジスタＭ３，Ｍ４がオンする。また、電流Ｉ２によりＰＭＯＳトランジスタＭ１１がオンし、ＰＭＯＳ電流Ｉ７が流れる。この電流Ｉ７によりＮＭＯＳトランジスタＭ１０のゲートに供給され、ＮＭＯＳトランジスタＭ１０がオンする。
【００４９】
この状態で、定電流回路部４において、上記第１の実施形態で示したのと同様の動作により、ＮＭＯＳトランジスタＭ３，Ｍ４により電流Ｉ１，Ｉ２がほぼ等しくなるように制御される。
【００５０】
上記電流Ｉ７が流れた際に、ＮＭＯＳトランジスタＭ１２のゲートに電圧が供給されることによりＮＭＯＳトランジスタＭ１２がオンし、次いで、ＮＭＯＳトランジスタＭ１３のゲートに電圧が供給され、ＮＭＯＳトランジスタＭ１３がオンする。ＮＭＯＳトランジスタＭ１２，Ｍ１３がオンすることによりＮＭＯＳトランジスタＭ１２とＭ１３との端子電圧がＮＭＯＳトランジスタＭ１８のゲートに供給され、ＮＭＯＳトランジスタＭ１８がオンする。
【００５１】
上記電流Ｉ１が流れてＮＭＯＳトランジスタＭ１５がオンし、電流Ｉ８が流れることにより、ＰＭＯＳトランジスタＭ１４がオンする。その結果、ＰＭＯＳトランジスタＭ１７，Ｍ２１のゲートに電圧が供給され、ＰＭＯＳトランジスタＰＭＯＳトランジスタＭ１７，Ｍ２１がオンする。
【００５２】
また、電流Ｉ１によりＮＭＯＳトランジスタＭ１９のゲートに電圧が供給され、ＮＭＯＳトランジスタＭ１９がオンし、ＮＭＯＳトランジスタＭ１８，Ｍ１９に電流通路が形成される。この結果、ＰＭＯＳトランジスタＰＭＯＳトランジスタＭ１６，Ｍ２０のゲートに電圧が供給され、ＰＭＯＳとトランジスタＭ１６，Ｍ２０がオンする。よって、出力電流Ｉｏｕｔが流れる。
【００５３】
尚、上記ＰＭＯＳトランジスタＭ２，Ｍ１１のチャネル長及びチャネル幅を相互に等しく形成することにより、これらＰＭＯＳトランジスタＭ２，Ｍ１１の電流が相互に等しい値となる。このとき、これらＰＭＯＳトランジスタＭ２，Ｍ１１をＰＭＯＳトランジスタ１つで置換することができる。
【００５４】
また、上記構成の定電流回路により発生した電流を例えば抵抗素子に流すことによって、定電圧回路を形成することもできる。このような構成は当業者によれば容易に理解される。
【００５５】
上記第２の実施形態によれば、第１の実施形態で示したのと同様の効果を得られる。さらに、定電流回路部４の前段に起動回路部３を設けている。このため、定電流回路部４を流れる電流が０で安定している場合も、強制的に定電流回路部４に電流を流し、この定電流回路部４により出力電流を得られる。
【００５６】
さらに、起動回路部３によって、定電流回路部４に流れる電流を制限している。このため、定電流回路部４に過剰な電流が流れ、半導体素子等が損傷することを回避できる。
【００５７】
（第３の実施形態）
第３の実施形態は、本発明をオフセット付きボルテージフォロア回路に適用した定電圧回路である。図６は、本発明に係るチャネル長の異なる２つのＭＯＳトランジスタの閾値電圧の差を、そのまま出力電圧とした定電圧回路を示している。
【００５８】
図６に示すように、電位ＶＤＤ，ＶＳＳが供給される端子間にボルテージフォロア部３１が接続される。このボルテージフォロア回路部３１は、定電流源ＩＥ１，ＩＥ２、ＭＯＳトランジスタＭ３１〜Ｍ３５により構成される。ボルテージフォロア回路部３１において、電位ＶＤＤが定電流源ＩＥ１の入力端に供給される。定電流源ＩＥ１の出力端は、直列接続されたＰＭＯＳトランジスタＭ３１，ＮＭＯＳトランジスタＭ３２を介して電位ＶＳＳを供給する端子と接続される。ＰＭＯＳトランジスタＭ３１のゲートは接地される。
【００５９】
定電流源ＩＥ１に出力端は、直列接続されたＰＭＯＳトランジスタＭ３３，ＮＭＯＳトランジスタＭ３４を介して接地される。ＮＭＯＳトランジスタＭ３４のゲートは、ＮＭＯＳトランジスタＭ３４のドレインと接続されるとともに、ＮＭＯＳトランジスタＭ３２のゲートと接続される。
【００６０】
電位ＶＤＤは、定電流源ＩＥ２に入力端に供給される。定電流源ＩＥ２の出力端は、ＮＭＯＳトランジスタＭ３３のゲートと接続されるとともに、ＮＭＯＳトランジスタＭ３５を介して電位ＶＳＳを供給する端子と接続される。ＮＭＯＳトランジスタＭ３５のゲートは、ＰＭＯＳトランジスタＭ３１とＮＭＯＳトランジスタＭ３２との接続ノードに接続される。ＮＭＯＳトランジスタＭ３５の端子電圧は、出力電圧Ｖｏｕｔとされる。
【００６１】
上記ＰＭＯＳトランジスタＭ３１，Ｍ３２のチャネル長をＬ３１，Ｌ３２とし、チャネル幅をＷ３１，Ｗ３２とすると、Ｗ１／Ｌ１＝Ｗ２／Ｌ２の関係を満たすようにそれぞれの値が決定される。また、チャネル長Ｌ２は、チャネル長Ｌ１に対して十分大きくなるように形成される。したがって、ＰＭＯＳトランジスタＭ３１，Ｍ３３の閾値電圧をＶｔｈ３１，Ｖｔｈ３３とすると、｜Ｖｔｈ３１｜＞｜Ｖｔｈ３３｜となる。
【００６２】
上記構成のボルテージフォロア回路部３１の出力電圧Ｖｏｕｔは、ΔＶｔｈ１＝Ｖｔｈ３３−Ｖｔｈ３１とすると、Ｖｏｕｔ１＝ΔＶｔｈ１である。上記したように、ＭＯＳトランジスタのチャネル長の違いによる閾値電圧の差は、温度による変動をほとんど受けないため、出力電圧Ｖｏｕｔ１は温度変動にほとんど影響を受けない。したがって、温度変動に対して安定した電圧を供給できる。
【００６３】
また、上記構成のボルテージフォロア回路部３１と同様のボルテージフォロア回路部を多段接続することにより、所望の電圧を得られる。図７に示す実施形態では、定電流源ＩＥ３，ＩＥ４、ＭＯＳトランジスタＭ３６〜Ｍ４０から構成されるボルテージフォロア回路部３２を、ボルテージフォロア回路部３１の後段に接続している。すなわち、ボルテージフォロア回路部３１の出力電圧Ｖｏｕｔ１を、ボルテージフォロア回路部３２のＮＭＯＳトランジスタＭ３６のゲートに接続する。ＰＭＯＳトランジスタＭ３６，Ｍ３８のチャネル長、チャネル幅、閾値電圧の特性、及び相互関係は、ＰＭＯＳＭ３１，Ｍ３３のそれと同様である。
【００６４】
上記構成の定電圧回路３３の出力電圧Ｖｏｕｔ２は、ＰＭＯＳトランジスタＭ３６，Ｍ３８の閾値電圧をそれぞれＶｔｈ３６，Ｖｔｈ３８、ΔＶｔｈ２＝Ｖｔｈ３８−Ｖｔｈ３６とすると、Ｖｏｕｔ２＝ΔＶｔｈ１＋ΔＶｔｈ２である。
【００６５】
以下、同様にして任意の個数のボルテージフォロア回路部を接続し、所望の電圧を得られる。
【００６６】
（第４の実施形態）
第４の実施形態は、上記第１の実施形態の定電流回路の温度変動による出力電流の変動をさらに減少させるものであり、構成及びＭＯＳトランジスタＭ３，Ｍ４の特性は図４の回路と同じである。異なるのは、ＮＭＯＳトランジスタＭ３，Ｍ４の関係が、
Ｉ１／（Ｗ１／Ｌ１）≠Ｉ２／（Ｗ２／Ｌ２）                  ……（５）
とされている点である。
【００６７】
ＮＭＯＳトランジスタＭ３，Ｍ４が式（５）の関係とされ、電流密度に差を生じるため、式（２）に示す電位差ΔＶｇを生じる。この電流密度の差による電位差ΔＶｇは、
Ｉ１／（Ｗ１／Ｌ１）＞Ｉ２（Ｗ２／Ｌ２）                    ……（６）
の場合、正の温度係数を持ち、一方、
Ｉ１／（Ｗ１／Ｌ１）＜Ｉ２（Ｗ２／Ｌ２）                    ……（７）
の場合、負の温度係数を持つ。
【００６８】
上記電位差ΔＶｇを生じるため、ＭＯＳトランジスタＭ３，Ｍ４のゲート電圧相互間の電位差ΔＶ２は、上記チャネル長の差による閾値電圧の電位差ΔＶｔｈと上記電位差ΔＶｇとを用いると、
ΔＶ２＝ΔＶｔｈ＋ΔＶｇ                                    ……（８）
となる。したがって、第１の実施形態で説明したのと同様の動作により、抵抗Ｒ１の端子電圧が電位差ΔＶｔｈ＋ΔＶｇとなったところで、電流Ｉ１，Ｉ２が安定する。このときの電流Ｉ１は、
Ｉ１＝（ΔＶｔｈ＋ΔＶｇ）／Ｒ１                            ……（９）
となる。したがって、ΔＶｇを適宜調整することにより、図３に示す閾値電圧の電位差ΔＶｔｈの温度による変動を補償することができる。よって、第１の実施形態に示す定電流回路より、さらに温度に対する出力電流の変動が少ない定電流回路を実現できる。
【００６９】
上記第１乃至第４の実施形態において、ＰＭＯＳトランジスタＭ１，Ｍ２を用いてカレントミラー回路を構成した。しかしこれに限らず、他のいかなるカレントミラー回路を適用することも出来る。
【００７０】
また、上記第１乃至第４の実施形態において、電源の極性及び各ＭＯＳトランジスタのＮ型，Ｐ型を逆転することによっても、同様の効果を得られる。すなわち、図４〜図８において、上側を電位ＶＳＳとし、下側を電位ＶＤＤとする。さらに、各ＰＭＯＳトランジスタをＮＭＯＳトランジスタとし、ＮＭＯＳトランジスタをＰＭＯＳトランジスタとする。
【００７１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００７２】
【発明の効果】
以上、詳述したように本発明によれば、温度変動に対して出力電流の変動が小さい定電流回路及び定電圧回路を含む半導体集積回路を提供できる。
【図面の簡単な説明】
【図１】ＭＯＳトランジスタのチャネル長と閾値電圧との関係を示す図。
【図２】温度とＭＯＳトランジスタの閾値電圧との関係を示す図。
【図３】温度とチャンネル長の異なるＭＯＳトランジスタの閾値電圧の差との関係を示す図。
【図４】本発明の第１の実施形態に係る半導体集積回路を示す回路図。
【図５】本発明の第２の実施形態に係る半導体集積回路を示す回路図。
【図６】本発明の第３の実施形態に係る半導体集積回路を示す回路図。
【図７】本発明の第３の実施形態に係る半導体集積回路の他の実施形態を示す回路図。
【図８】本発明の第４の実施形態に係る半導体集積回路を示す回路図。
【図９】従来の半導体集積回路を示す回路図。
【符号の説明】
１…定電流回路、
２…カレントミラー回路、
ＶＤＤ，ＶＳＳ…電位供給端、
Ｍ１，Ｍ２…ＰＭＯＳトランジスタ、
Ｍ３，Ｍ４…ＮＭＯＳトランジスタ、
Ｒ１…抵抗、
Ｉ１，Ｉ２…電流。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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