(57)【特許請求の範囲】
【請求項１】
所望の電圧を監視する電圧監視回路において、
前記所望の電圧として、電気的に書き込みあるいは消去が可能な不揮発性メモリへのデータの書き込みあるいは消去時に用いられる、電源電圧より高い高電圧を、前記不揮発性メモリとは独立して設けられるプログラム格納用の半導体記憶装置のプログラムを実行することで発生される活性化信号に基づいて前記分圧手段に供給するレベル変換手段と、
前記レベル変換手段から供給される高電圧を分圧手段にて分圧し、分圧した電圧を出力する分圧手段と、
前記分圧手段からの分圧した電圧と基準電圧とを比較し、出力信号として比較結果を出力する比較手段と、
前記比較手段から出力された比較結果を保持し、該比較結果に応じた信号を、周辺回路の動作を制御する制御信号として出力する保持手段と、
を有することを特徴とする電圧監視回路。
【請求項２】
請求項１記載の電圧監視回路において、前記分圧手段はコンデンサを用いて、１対Ｎ（Ｎは正の整数）の容量比に基づき前記高電圧を分圧することを特徴とする電圧監視回路。
【請求項３】
請求項１または請求項２記載の電圧監視回路において、前記保持手段は、トリガー信号に応じて、前記比較手段から出力された比較結果を保持することを特徴とする電圧監視回路。
【請求項４】
請求項１〜３のいずれか１つに記載の電圧監視回路において、前記高電圧はチャージポンプ回路により生成されることを特徴とする電圧監視回路。
【請求項５】
請求項１〜４のいずれか１つに記載の電圧監視回路を内蔵するメモリカードにおいて、前記不揮発性メモリの一部に書き込まれるあるいは消去されるデータは暗証番号の照合回数であり、該暗証番号の照合処理は、前記プログラム格納用の半導体記憶装置に格納された第１のプログラムにより行なわれ、前記活性化信号の発生は、該プログラム格納用の半導体記憶装置に格納された第２のプログラムにより行なわれることを特徴とするメモリカード。
【請求項６】
請求項５記載のメモリカードにおいて、前記プログラム格納用の半導体記憶装置中にて、前記第１のプログラムと、前記第２のプログラムと、前記暗証番号の照合回数が書き込まれるあるいは消去される前記不揮発性メモリへのアクセス処理する第３のプログラムとが分散して格納され、該第２のプログラムの実行は該第１のプログラムにより指示され、該第３のプログラムの実行は該第２のプログラムにより指示されることを特徴とするメモリカード。
【請求項７】
請求項１〜４のいずれか１つに記載の電圧監視回路を内蔵するメモリカードにおいて、前記不揮発性メモリの一部に書き込まれるあるいは消去されるデータは暗証番号の照合回数であることを特徴とするメモリカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の書き込みあるいは消去時に用いられる電圧を監視する電圧監視回路に関し、特に、メモリカード等に内蔵される半導体記憶装置を対象とした電圧監視回路に関する。
【０００２】
【従来の技術】
情報を記録可能なカードが広い分野で利用されている。このようなカードとしては、必要な情報を磁気情報として保持する磁気カードと、必要な情報を半導体記憶装置に格納するメモリカードとがある。メモリカードとしては、半導体記憶装置を内蔵するものと、半導体記憶装置の他に、中央処理装置や所望の処理を実行するためのプログラムメモリ等を内蔵するものがある。後者は特に、ＩＣカードと称される。メモリカードに内蔵される半導体装置としては、ダイナミックランダムアクセスメモリやスタティックランダムアクセスメモリなどの読み出し／書き込み可能なメモリ（以下、ＲＡＭと称する）や電気的に消去／書込み可能なリードオンリメモリ（以下、ＥＥＰＲＯＭと称する）、一括消去可能なフラッシュメモリ等がある。
【０００３】
メモリカードを使用する場合には、メモリカードを使用する者がそのメモリカードの所有者本人であることを確認するために、暗証番号の照合を行うことが一般的である。ＩＣカードにおいては、暗証番号の照合をＩＣカードをカードリーダ／ライタ側（ホスト側）を用いて行うものと、ＩＣカード内部で行うものとがある。このようなＩＣカードにおける暗証番号の照合を、ＩＣカード内部で行うものを例に、次のような手順で行なわれる。
【０００４】
まず、ＩＣカードのカード媒体表面に設けられている入力手段から暗証番号を入力する。入力された暗証番号は、ＩＣカード内部に予め格納されている暗証番号と照合される。照合の結果が一致の場合、ＩＣカードの使用が許可され、ＩＣカード内部に予め格納されている情報、例えば、取引履歴等の参照といった次処理を行うことが可能となる。照合の結果が不一致の場合、再度、暗証番号を入力と照合を行う。照合が規定回数（例えば、３回）連続して不一致の場合には、ＩＣカードの次処理を禁止するだけでなく、ＩＣカード自体を使用できなくしてしまう。なお、照合の結果が不一致となった回数は、照合にて不一致となる毎に、内蔵する半導体記憶装置にエラーカウント数として記憶／更新する。つまり、エラーカウント数が規定回数（例えば、３回）となったら、ＩＣカード自体を使用できなくしてしまうことになる。
【０００５】
なお、暗証番号の照合を、ＩＣカードをカードリーダ／ライタ側を用いて行う場合、ＩＣカードをカードリーダ／ライタに挿入して、カードリーダ／ライタに設けられた入力手段にて暗証番号を入力することにより行なわれる。他の手順は上述のものと同様である。
【０００６】
このような機能をもたせることで、盗難等により本人でない第３者がＩＣカードを不正に使用しようとしても、暗証番号を知らない限り、そのＩＣカードを使用することができない。また、暗証番号は、例えば、複数の文字や数字の組み合わせから構成されているため、規定回数程度の照合では知りえないものである。ＩＣカードのセキュリティはこのようにして保たれている。
【０００７】
【発明が解決しようとする課題】
上述のように、エラーカウント数は、ＩＣカードに内蔵されている半導体記憶装置に書き込まれるものである。例えば、この書き込みあるいは消去には、書き込みあるいは消去に必要な電圧（例えば、ＥＥＰＲＯＭであれば、２０Ｖ程度の高電圧）がある。この電圧の半導体記憶装置への供給を禁止（書き込みあるいは消去に必要な電圧の発生源を破壊や、書き込みあるいは消去に必要な電圧を半導体記憶装置へ供給する配線の切断による）されると、エラーカウント数の書き込みあるいは消去が不可能となる。これは、ＩＣカードに限らず、上記のような特別な電圧を必要な半導体記憶装置を内蔵するメモリカードにおいても同様である。
【０００８】
書き込みあるいは消去に必要な電圧の半導体記憶装置への供給を禁止するように細工された上で、第３者が、暗証番号の照合を行うと、エラーカウント数の半導体記憶装置への書き込み／更新が行なわれなくなる。このため、暗証番号の照合を規定回数を越えて行うことが可能となる。この結果、第３者に暗証番号を知られることとなり、ＩＣカードあるいはメモリカードの不正な使用が行なわれる問題があった。
【０００９】
本発明は、上記のような書き込みあるいは消去に必要な電圧の半導体記憶装置への供給に対する故障を早期に発見できる電圧監視回路を提供することを目的とする。
【００１０】
また、本発明は、電圧監視回路における動作を精度よく行うことを目的とする。
【００１１】
また、本発明は、電圧監視回路をメモリカードに適用することで、書き込みあるいは消去に必要な電圧の半導体記憶装置への供給を禁止するように細工されても、セキュリティを保つことを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、所望の電圧を監視する電圧監視回路において、所望の電圧として、半導体記憶装置へのデータの書き込みあるいは消去時に用いられる電圧が許容される電圧であるか否かを検出し、周辺回路の動作を制御する制御信号を検出結果として出力する検出手段を有するものとしている。
【００１３】
また、本発明の検出手段は、所望の電圧に応じた電圧と基準電圧とを比較し、出力信号として比較結果を出力する比較手段と、比較手段からの出力信号を保持し、出力信号に応じた信号を、制御信号として出力する保持手段とを有するものとしてもよい。
【００１４】
また、本発明の半導体記憶装置は、書き込みあるいは消去時に電源電圧より高い高電圧を用いる不揮発性メモリであり、検出手段は、供給される高電圧を分圧する分圧手段を有し、分圧手段にて分圧した電圧を比較手段にて基準電圧と比較するようにしてもよい。
【００１５】
また、本発明の検出手段は、外部にて生成された高電圧に基づき、電源電圧相当の活性化信号を高電圧にレベル変換して、レベル変換した高電圧を分圧手段に供給するレベル変換手段を有するものとしてもよい。
【００１６】
また、本発明の電圧監視回路を内蔵するメモリカードにおいて、半導体記憶装置の一部に書き込まれるあるいは消去されるデータは暗証番号の照合回数であり、暗証番号の照合処理は、半導体記憶装置とは独立して設けられたプログラム格納用の半導体記憶装置に格納された第１のプログラムにより行なわれ、活性化信号の発生は、プログラム格納用の半導体記憶装置に格納された第２のプログラムにより行なわれるものとしている。
【００１７】
また、本発明のメモリカードにおいて、プログラム格納用の半導体記憶装置中にて、第１のプログラムと、第２のプログラムと、暗証番号の照合回数が書き込まれるあるいは消去される半導体記憶装置へのアクセス処理する第３のプログラムとが分散して格納され、第２のプログラムの実行は第１のプログラムにより指示され、第３のプログラムの実行は第２のプログラムにより指示されるものであってもよい。
【００１８】
【発明の実施の形態】
本発明の電圧監視回路についてを、図面を用いて以下に詳細に説明する。図１は、第１の実施の形態における電圧監視回路１０の回路図である。なお、実施の形態においては、ＩＣカードを例として説明する。よって、図１に示す電圧監視回路１０及びその周辺回路はＩＣカードに内蔵されているものとする。
【００１９】
図１に示すように、ＩＣカード内部には、電源電圧Ｖｄｄ（例えば、５Ｖ）より高い高電圧Ｖｐｐ（例えば、２０Ｖ）を発生する高電圧発生手段であるチャージポンプ回路１と、その一部に暗証番号の照合における不一致の連続発生回数（エラーカウント数）を格納する半導体記憶装置３と、半導体記憶回路３へのアクセス処理をするプログラムや、暗証番号の照合、取引履歴情報に対する処理等のＩＣカードにおける様々な処理を実行するためのプログラムを格納したプログラム格納用の半導体記憶装置９から所望のプログラムを読み出して、ＩＣカード内部の他の回路を制御する中央処理装置（以下、ＣＰＵと称する）４と、電圧監視回路１０とが設けられている。
【００２０】
チャージポンプ回路１は、電源電圧Ｖｄｄを高電圧Ｖｐｐに昇圧し、この高電圧Ｖｐｐを配線６に伝達する。配線６を介して、高電圧Ｖｐｐは半導体記憶装置３と電圧監視回路１０に供給される。
【００２１】
半導体記憶装置３は、データの書き込み時あるいは書き込まれたデータの消去を行う際に、配線６から供給される高電圧Ｖｐｐを用いるものである。つまり、半導体記憶装置３として、実施の形態においては、データの書き込みや消去に高電圧を利用するＥＥＰＲＯＭを例としている。なお、半導体記憶装置３が、電源電圧Ｖｄｄにて書き込みや消去を行うもの（ＤＲＡＭ等）であれば、チャージポンプ回路１は必要ない。この場合、配線６からは電源電圧Ｖｄｄが供給されるものとすればよい。
【００２２】
ＣＰＵ４は、電圧監視回路１０の出力である制御信号により動作を制御されるものである。例えば、制御信号の電圧レベルが電源電圧Ｖｄｄレベル（以下、Ｈレベルと称する）の時には、ＣＰＵ４は動作が禁止され、制御信号の電圧レベルが接地電圧Ｖｓｓレベル（以下、Ｌレベルと称する）の時には、ＣＰＵ４は動作が許可（通常動作可能な状態）されるものとする。ＣＰＵ４は配線８を介して半導体記憶装置３の動作を制御する信号（例えば、書き込み信号や読み出し信号）を半導体記憶装置３へ出力する。
【００２３】
電圧監視回路１０は、２つのコンデンサ１１、１２からなる分圧手段と、比較手段であるコンパレータ１３と、保持手段であるＤ型フリップフロップ１４とを有している。
【００２４】
コンデンサ１１の一端は配線６に接続され、他端はノードｎ１に接続されている。コンデンサ１２の一端はノードｎ１に接続され、他端には接地電圧Ｖｓｓ（０Ｖ）が供給されている。ここで、コンデンサ１１の容量とコンデンサ１２の容量との比を１対Ｎ（Ｎは正の整数）とする。このため、ノードｎ１の電圧はコンデンサ１１の一端、つまり、配線６から供給される電圧の１／（Ｎ＋１）となる。例えば、配線６から供給される電圧が２０Ｖであり、Ｎ＝９であれば、ノードｎ１の電圧は、２０／（９＋１）＝２Ｖとなる。
【００２５】
後述するが、コンパレータ１３は、ノードｎ１の電圧に基づき、基準電圧Ｖｒｅｆとの比較処理を行うものである。高電圧Ｖｐｐをそのままコンパレータ１３に入力し、基準電圧Ｖｒｅｆと比較するようにしてもよいが、高電圧はノイズの影響が大きい。このため、より精度の高い比較を行うためには高電圧を分圧した電圧を用いる方が好ましい。また、高電圧Ｖｐｐをそのままコンパレータ１３にて比較するようにすると、基準電圧Ｖｒｅｆも高電圧を用いる必要が生じる。基準電圧Ｖｒｅｆとしては極力電源電圧Ｖｄｄに依存しないようなものを用いたいので、特別に、基準電圧Ｖｒｅｆを昇圧する構成が必要となる。このため、高電圧を分圧した電圧と基準電圧Ｖｒｅｆとを比較するほうがより好ましい。
【００２６】
また、分圧には２つのコンデンサを用いているが、２つの抵抗素子により分圧するようにしてもよい。
【００２７】
コンパレータ１３の一方の入力端子である＋入力側にはノードｎ１の電圧が供給され、他方の入力端子であるー入力側には配線１５から基準電圧Ｖｒｅｆが供給されている。比較精度を考慮すると、基準電圧Ｖｒｅｆとしては、電源電圧Ｖｄｄに依存しないものを用いる方が好ましい。コンパレータ１３は供給される２つの電圧を比較し、その比較結果を出力する。例えば、基準電圧Ｖｒｅｆが２Ｖであり、この基準電圧Ｖｒｅｆに応じて分圧された電圧（ノードｎ１の電圧）が２Ｖになるべきであるとすると、ノードｎ１の電圧が２Ｖに達していない場合には、コンパレータ１３は比較結果としてＨレベルの出力信号を出力する。ノードｎ１の電圧が２Ｖに達している場合には、コンパレータ１３は比較結果としてＬレベルの出力信号を出力する。
【００２８】
Ｄ型フリップフロップ１４は、データ入力端子Ｄにはコンパレータ１３の出力信号が入力され、クロック端子には配線１６を介してトリガー信号ＴＲＧが入力される。Ｄ型フリップフロップ１４は、トリガー信号ＴＲＧとしてクロックパルスを受けると、このクロックパルスの立ち上がりに応答して、データ入力端子Ｄに入力されている信号を格納し、格納した信号に対応した電圧レベルの信号を出力端子Ｑから出力する。例えば、データ入力端子Ｄに入力されている信号の電圧レベルがＨレベルであれば、出力端子Ｑからは電圧レベルがＨレベルの信号を出力し、データ入力端子Ｄに入力されている信号の電圧レベルがＬレベルであれば、出力端子Ｑからは電圧レベルがＬレベルの信号を出力する。出力端子Ｑから出力される信号が、電圧監視回路１０の出力である制御信号となる。なお、実施の形態においては、保持手段としてＤ型フリップフロップ１４を用いているが、同様な動作が可能であるならば、レジスタのようなものであってもよい。
【００２９】
実施の形態においては、電圧監視回路１０の出力である制御信号は、周辺回路の１つであるＣＰＵ４に入力されるものとしているが、他の周辺回路、例えば、チャージポンプ回路１の昇圧動作を制御するようにしてもよい。この場合、制御信号により、ＣＰＵ４の動作を禁止すると同時に昇圧動作をも禁止するので、昇圧動作に伴う消費電流が低減される。また、ＣＰＵ４が動作の禁止による不測の処理を行い、ＣＰＵ４によるチャージポンプ回路１の動作の停止ができないようなことになっても、ＣＰＵ４によらずに、チャージポンプ回路１の動作を確実に制御できる。
【００３０】
ここで、電圧監視回路１０の動作タイミングについてを図面を用いて説明する。図２は、電圧監視回路１０の動作タイミングを説明するタイミングチャートである。なお、初期状態として、Ｄ型フリップフロップ１４の出力端子Ｑからは電圧レベルがＬレベルの信号が出力されているものとする。
【００３１】
まず、ＣＰＵ４からの半導体記憶装置１へのデータの書き込みあるいは消去指示に伴い、時刻ｔ０にて、チャージポンプ回路１の動作開始され、配線６に伝達される電圧Ｖｐｐが昇圧される。電圧Ｖｐｐが所望の電圧（例えば、２０Ｖ）まで完全に昇圧されるべきタイミング（時刻ｔ１）にてトリガー信号ＴＲＧを入力する。これは、コンパレータ１３が確実な比較処理を完了しているタイミングでもある。トリガー信号ＴＲＧの立ち上がりに応じて、Ｄ型フリップフロップ１４は、コンパレータ１３の出力信号に応答した電圧レベルの信号を、制御信号として、出力端子Ｑから出力する。図２における出力端子Ｑの波形において、時刻ｔ１以降が実線の場合は、コンパレータ１３の出力信号の電圧レベルがＬレベル（つまり、電圧Ｖｐｐが所望の電圧レベルに達している）であったことに対応し、点線の場合は、コンパレータ１３の出力信号の電圧レベルがＨレベル（つまり、電圧Ｖｐｐが所望の電圧レベルに達していない）であったことに対応する。なお、時刻ｔ２にて、チャージポンプ回路１における電圧Ｖｐｐの昇圧動作が停止された場合にも、出力端子Ｑの電圧は保持される。このため、コンパレータ１３の出力信号の電圧レベルが変更しても、電圧監視回路１０の出力である制御信号としての電圧レベルは変更されないので、ＣＰＵ４への影響はない。
【００３２】
次に、本実施の形態の電圧監視回路１０及びその周辺回路を内蔵するＩＣカードに適用した場合についてを説明する。図３はＩＣカードにおける暗証番号の照合処理を示すフローチャートである。
【００３３】
まず、ＩＣカードの活用の意志表示がなされたことを確認する（ステップＳ１）。ＩＣカードにおいては、例えば、電源の投入であり、カードリーダ／ライタにおいては、例えば、ＩＣカードのカードリーダ／ライタへの挿入である。
【００３４】
次に、エラーカウント数（暗証番号の照合における暗証番号の不一致の連続回数）の読み出し処理を行う（ステップＳ２）。つまり、図１におけるＣＰＵ４から半導体記憶装置３に対して読み出し指示をする信号が配線８から転送される。初期状態においては、エラーカウント数は”０”である。
【００３５】
読み出されたエラーカウント数と許容される不一致の連続回数（規定値）とを比較する（ステップ３）。この比較はＣＰＵ４にて行なわれる。規定値を”３”としている場合、初期状態においてはエラーカウント数が”０”なので、”エラーカウント数≧規定値”の関係を満足していないため、暗証番号の入力処理（ステップＳ４）へ進む。
【００３６】
ＩＣカード内部で照合処理を行う場合には、ＩＣカードに内蔵のＣＰＵ４にて暗証番号の照合処理プログラムを実行し、カード媒体の表面に設けられた入力手段から暗証番号を入力する。カードリーダ／ライタ側で行う場合には、暗証番号をカードリーダ／ライタの入力手段から入力する。以降の処理で、特に説明のない場合には、ＩＣカード内部で照合処理を行う場合も、カードリーダ／ライタ側で行う場合も同様である。
【００３７】
入力された暗証番号と予め登録されている暗証番号とを照合する（ステップＳ５）。予め登録されている暗証番号は、ＩＣカード内部で照合処理を行う場合は、ＩＣカード内部の記憶手段に格納しておけばよく、カードリーダ／ライタ側で行う場合には、ＩＣカード内部の記憶手段あるいは、カードリーダ／ライタとデータの授受が可能なホストコンピュータに格納しておけばよい。
【００３８】
暗証番号の照合は、ＩＣカード内部で照合処理を行う場合は、ＣＰＵ４にて行なわれ、カードリーダ／ライタ側で行う場合には、ＣＰＵ４あるいはホストコンピュータにて行われる。
【００３９】
暗証番号の照合を行う構成（ＣＰＵ４やホストコンピュータ）は、暗証番号の照合による判断を行う（Ｓ６）。入力された暗証番号と登録されている暗証番号とが一致した場合には、半導体記憶装置３の一部に格納されているエラーカウント数をリセット（”０”に戻す）にする（ステップＳ７）。これは、１回目あるいは２回目の照合で不一致の場合には、エラーカウント数が更新されて”１”あるいは”２”となっているためである。ステップＳ７において、ＣＰＵ４は半導体記憶装置３の一部に対するデータ（エラーカウント数）の消去処理を行うこととなる。この時、チャージポンプ回路１に対しても高電圧Ｖｐｐの発生を指示する信号が、例えば、ＣＰＵ４から送られる。上述したように、電圧監視回路１０はこの高電圧Ｖｐｐを監視することとなる。
【００４０】
エラーカウント数の消去処理の後、ＩＣカードは次処理（取引履歴の参照等）が許可され、使用可能となる（ステップＳ８）。
【００４１】
入力された暗証番号と登録されている暗証番号とが不一致であった場合には、半導体記憶装置３に対してエラーカウント数を更新にする（ステップＳ９）。ステップＳ９において、ＣＰＵ４は半導体記憶装置３に対するデータ（エラーカウント数）の更新処理を行うこととなる。この更新により、エラーカウント数は、例えば、”０”から”１”に更新される。この時、チャージポンプ回路１に対しても高電圧Ｖｐｐの発生を指示する信号が、例えば、ＣＰＵ４から送られる。上述したように、電圧監視回路１０はこの高電圧Ｖｐｐを監視することとなる。
【００４２】
ステップＳ９の後、再び、ステップＳ３の処理に戻る。ステップＳ３においては、更新されたエラーカウント数と規定値との比較を行う。この結果、”エラーカウント数≧規定値”の関係を満足していなければ、再びステップＳ４以降の処理を行う。この時、エラーカウント数は、更に更新されて、”２”となる。この後、暗証番号が一致するか、”エラーカウント数≧規定値”の関係が満足するまで、ステップＳ３〜Ｓ６、Ｓ９の処理が繰り返される。この後、暗証番号の不一致が連続し、ステップＳ３にて、”エラーカウント数≧規定値”の関係を満足すれば、ＩＣカードを利用しようとしている者（暗証番号の入力を行った者）がＩＣカードを不正に使用している可能性が高いため、ＩＣカードの使用を禁止する（ステップＳ１０）。これは、ＣＰＵ４に対して動作を禁止する禁止信号のようなものを、電圧監視回路１０の出力である制御信号とは別に供給する。
【００４３】
また、ＩＣカードを不正に使用しようとして、書き込みあるいは消去に必要な電圧の半導体記憶装置への供給を禁止するように細工された上で、第３者が、暗証番号の照合を行うと、エラーカウント数の半導体記憶装置への書き込み（更新）あるいは消去が行なわれなくなる。しかしながら、電圧監視回路１０が書き込みあるいは消去に必要な電圧が発生していないことを検出することで、ＣＰＵ４に対して制御信号を出力する。ＣＰＵ４は制御信号により、動作が禁止される。
【００４４】
以上、詳細に説明したように、第１の実施の形態における電圧監視回路１０を用いることで、この電圧監視回路１０を内蔵するカードに対する第３者の不正な使用を未然に防ぐことができる。よって、カードのセキュリティが向上する。
【００４５】
また、カードに限らず、半導体記憶装置を有する装置に対して電圧監視回路１０のような回路を設けることにより、半導体記憶装置に書き込みあるいは消去に用いられる電圧を供給する回路や配線に何らかの問題（故障や断線）が生じていても、周辺回路の動作を禁止するため、このような問題の早期発見をすることができる。
【００４６】
次に、第２の実施の形態についてを図面を用いて説明する。図４は、第２の実施の形態における電圧監視回路２０の回路図である。なお、図４において、図１と同等な構成要素については同じ符号を付けている。
【００４７】
図４に示す第２の実施の形態においては、活性化信号を配線２２を介して受けるレベル変換手段２１が設けられている。また、図１において、チャージポンプ回路１の出力である高電圧Ｖｐｐを配線６から供給されていたコンデンサ１１の一端及び半導体記憶装置３は、図４において、レベル変換手段２１の出力をそれぞれ受けるようになっている。図４における他の構成については、後述する半導体記憶装置９のプログラム格納構成を除いて、図１と同様である。
【００４８】
レベル変換手段２１は、配線２２から供給される電源電圧Ｖｄｄレベルの活性化信号を高電圧Ｖｐｐレベルにレベル変換する。このレベル変換には、チャージポンプ回路１にて発生する高電圧Ｖｐｐを利用するものである。このレベル変換した信号をレベル変換手段２１の出力とする。活性化信号は、例えば、ＣＰＵ４が発生するものとする。活性化信号は活性化信号の発生（通常では接地電圧レベル（０Ｖレベル）の活性化信号を電源電圧Ｖｄｄレベルの信号とすること）を実行するプログラムにより行われる。このプログラムは、半導体記憶回路３へのアクセス処理（エラーカウント更新や消去処理）のプログラムや、暗証番号の照合、取引履歴情報に対する処理等のＩＣカードにおける様々な処理を実行するためのプログラムを格納したプログラム格納用の半導体記憶装置９に格納しておく。プログラム格納用の半導体記憶装置９としては、例えばプログラマブルメモリであるマスクＲＯＭである。
【００４９】
ここで、プログラム格納用の半導体記憶装置９内におけるプログラム格納状態についてを図５に示す。図５において、図面上方が下位アドレス側で下方が上位アドレス側とする。
【００５０】
下位アドレス側であるメモリ領域３１には、半導体記憶装置３に対する処理を行うためのプログラムが格納されている。このプログラムにはエラーカウント数の書き込みや消去を実行するプログラムも格納されている。
【００５１】
メモリ領域３２には、活性化信号の発生を実行するプログラムが格納されている。活性化信号の発生を実行するプログラムには、活性化信号の発生の実行後に上記メモリ領域３１のエラーカウント数の書き込みや消去を実行するプログラムへジャンプする命令が含まれている。
【００５２】
メモリ領域３３には、暗証番号の照合を実行するプログラムを含むアプリケーションプログラムが格納されている。暗証番号の照合を実行するプログラムには、図３のフローチャートのステップＳ６の実行後に上記メモリ領域３２の活性化信号の発生を実行するプログラムへジャンプする命令が含まれている。
【００５３】
メモリ領域３４、３５はその他の処理に用いられるプログラムが格納可能な領域である。暗証番号の照合を実行するプログラムを第１のプログラムとし、活性化信号の発生を実行するプログラムを第２のプログラムとし、エラーカウント数の書き込みや消去を実行するプログラムを第３のプログラムとすると、第１のプログラムの指示で第２のプログラムが実行され、第２のプログラムの指示で、第３のプログラムが実行されることとなる。また、これら３つのプログラムはメモリ領域３４、３５を挟んで、それぞれ分散して格納されている。
【００５４】
このように構成された電圧監視回路２０の動作についてを以下に説明する。図３におけるフローチャートを用いると、ステップＳ１〜Ｓ６においては、第１の実施の形態と同様である。なお、ステップＳ５、Ｓ６は第１のプログラムである暗証番号の照合を実行するプログラムにて行われる。
【００５５】
図３において、ステップＳ６からステップＳ７あるいはステップＳ９の実行へ移る際、第２の実施の形態においては、第１のプログラムの指示により、まず第２のプログラムを実行する。第２のプログラムの実行により、活性化信号が発生される。つまり、第２のプログラムの実行がなされることで、レベル変換手段２１によるレベル変換が可能となり、チャージポンプ回路１の動作状態次第で、書き込みあるいは消去に用いられる高電圧Ｖｐｐを半導体記憶装置３へ供給することが可能となる。この後、第２のプログラムの指示により、第３のプログラムである、半導体記憶装置３への書き込みあるいは消去処理が指示されることになる。なお、チャージポンプ回路１の動作は第２あるいは第３のプログラムにて指示すればよい。
【００５６】
チャージポンプ回路１及びレベル変換手段２１がともに動作することで、電圧監視回路２０のコンデンサ１１の一端にも高電圧Ｖｐｐが供給される。よって、第１の実施の形態と同様に電圧の監視を行うことができる。以降の動作は第１の実施の形態と同様である。
【００５７】
以上、詳細に説明したように、第２の実施の形態における電圧監視回路２０においては、第１の実施の形態と同様な効果が得られる。さらに、第２の実施の形態においては、活性化信号の発生（活性化信号の電圧レベルを電源電圧Ｖｄｄレベルとすること）が行われない限り、半導体記憶装置３に、書き込みあるいは消去に用いられる電圧を供給しないようにしている。このため、活性化信号を発生する構成部分（実施の形態においてはＣＰＵ４内部の構成としているがこれに限らない）に故障等が生じて活性化信号の発生ができない場合には、高電圧Ｖｐｐが電圧監視回路２０に供給されないため、電圧監視回路２０にてＣＰＵ４の動作を禁止することができる。このため、故障の早期発見が可能となる。
【００５８】
また、活性化信号の発生を実行するプログラムである第２のプログラムを、暗証番号の照合を実行するプログラムを第１のプログラムとエラーカウント数の書き込みや消去を実行するプログラムを第３のプログラムとは分離して設けているので、ＣＰＵ４の暴走により第１のプログラムから第３のプログラムへ突然ジャンプしても、活性化信号が発生しないため、半導体記憶装置３への書き込みや消去に用いられる電圧が発生することがない。このため、電圧監視回路２０により暴走したＣＰＵ４の動作を禁止することができ、また、半導体記憶装置３に格納しているデータの不測な書き変わりを防止できる。
【００５９】
特に、第１のプログラム、第２のプログラム、第３のプログラムをそれぞれできるだけ分散して、プログラム格納用の半導体記憶装置９に格納しておけば、上記のようなＣＰＵ４の暴走に対して、より確実に対応することが望める。
【００６０】
なお、チャージポンプ回路１及びレベル変換手段２１は、半導体記憶装置３が電源電圧Ｖｄｄを用いて書き込みや消去が可能であるならば特に必要ないが、代わりに、活性化信号を半導体記憶装置３及びコンデンサ１１の一端へ供給するようにしてもよい。この場合、活性化信号を用いて、半導体記憶装置３は書き込みや消去を行うこととなる。
【００６１】
また、レベル変換回路２１の代わりに、チャージポンプ回路１にて発生した電圧を、半導体記憶装置３及びコンデンサ１１の一端への供給を制御するトランスファーゲートを設けてもよい。この場合、トランスファーゲートの動作制御に活性化信号を用いることで、上述の効果を得ることができる。半導体記憶装置３が書き込みあるいは消去に高電圧Ｖｐｐを用いるものであれば、活性化信号の電圧を高電圧Ｖｐｐにする必要がある。なお、チャージポンプ回路１の代わりに電源電圧Ｖｄｄの供給をこのトランスファーゲートにて制御するようにすれば、半導体記憶装置３として電源電圧Ｖｄｄを用いて書き込みや消去が可能であるものを適用することができ、この場合、活性化信号の電圧も電源電圧Ｖｄｄでよい。
【００６２】
以上、詳細に説明したが、本発明の電圧監視回路は上記実施の形態における構成に限定されるものではないことは上述の説明からも理解される通りである。
【００６３】
また、本発明の電圧監視回路が適用される装置もＩＣカードに限らず、メモリカードとして広く適用可能であり、カードに限らず、同様な課題を有する装置であれば、本発明を適用することでその課題を解決可能である。実施の形態においては、カードに適用した場合を例に、カードへの適用おける特徴や利点を説明している。
【００６４】
【発明の効果】
本発明は、書き込みあるいは消去に必要な電圧の半導体記憶装置への供給に対する故障を早期に発見できる電圧監視回路を実現できる。
【００６５】
また、本発明は、電圧監視回路における動作を精度よく行うことができる。
【００６６】
また、本発明は、電圧監視回路をメモリカードに適用することで、書き込みあるいは消去に必要な電圧の半導体記憶装置への供給を禁止するように細工されても、セキュリティを保つことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における電圧監視回路１０の回路図である。
【図２】本発明の第１の実施の形態における電圧監視回路１０の動作タイミングを説明するタイミングチャートである。
【図３】ＩＣカードにおける暗証番号の照合処理を示すフローチャートである。
【図４】本発明の第２の実施の形態における電圧監視回路２０の回路図である。
【図５】本発明の第２の実施の形態におけるプログラム格納用の半導体記憶装置９内のプログラム格納状態を示す図である。
【符号の説明】
１    チャージポンプ回路
３    半導体記憶装置（エラーカウント数格納用）
４    ＣＰＵ
９    半導体記憶装置（プログラム格納用）
１０、２０    電圧監視回路
１１、１２    コンデンサ
１３    コンパレータ
１４    Ｄ型フリップフロップ
２１    レベル変換手段
【図１】
0004231572.tif 000002
【図２】
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【図３】
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【図４】
0004231572.tif 000005
【図５】
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