(57)【特許請求の範囲】
【請求項１】
プログラムモードの場合には電源電圧をポンピングし、読出しモードの場合には前記電源電圧を出力するワードラインポンプと、
前記プログラムモードの場合にはワードラインポンプの出力電圧を一定の電圧にレギュレーションし、前記読出しモードの場合には前記電源電圧を特定レベルにレギュレーションして出力する第１電圧調整部と、
前記第１電圧調整部の出力電圧をセルのワードラインへ供給するＸデコーダと、
前記プログラムモードの場合及び前記読出しモードの場合に電源電圧をその最小限にレギュレーションしてセルのドレインへ供給する第２電圧調整部と、
を含むことを特徴とするフラッシュメモリのバイアス構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリに係り、特にチップサイズを減少させることができるフラッシュメモリのバイアス構造に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリではプログラムセルのしきい値電圧の読出し時にセルのゲートとしてのワードラインＷ／Ｌに供給される電源を、読出し時の最大電源電圧を考慮して設定する。
【０００３】
図１は従来のフラッシュメモリのバイアス構造を説明するためのブロック図である。
【０００４】
図１に示すように、従来のフラッシュメモリのバイアス構造は、電源電圧Ｖｃｃをポンピングするワードラインポンプ１１と、ワードラインポンプ１１の出力電圧をレギュレーションする第１電圧調整部１２と、第１電圧調整部１２の出力をフラッシュセルＭ１のワードラインＷ／Ｌへ供給するＸデコーダ３０と、フラッシュセルＭ１のドレイン電圧をポンピングするドレインポンプ２１と、ドレインポンプ２１の出力電圧を調整する第２電圧調整部２２とからなる。
【０００５】
上述したワードラインポンプ１１は、プログラムモード（プログラム信号ＰＧＭがハイ信号）になると、電源電圧Ｖｃｃをポンピングし、これに対して、読出しモード（プログラム信号ＰＧＭがロー信号）になると、電源電圧Ｖｃｃをポンピングすることなくそのまま出力する。前記第１電圧調整部１２は、プログラムモードの場合にはワードラインポンプ１１でポンピングされた電圧をＶＰＰＸＩにレギュレーションし、読出しモードの場合にはレギュレーションを行うことなく、ワードラインポンプ１１からの電源電圧ＶｃｃをＸデコーダ３０へ出力する。
【０００６】
前記ドレインポンプ２１はイネーブル信号ＥＮによって電源電圧Ｖｃｃをポンピングする。第２電圧調整部２２はイネーブル信号ＥＮによってドレインポンプ２１でポンピングされた電圧をＶＰＰＤにレギュレーションしてセルＭ１のドレインＤへ供給する。
【０００７】
前述した従来のフラッシュメモリバイアス構造は、プログラムセルのしきい値電圧を下向調整するために、読出し時の電源電圧を特定のレベルに調整し、選択されたワードラインＷ／Ｌに印加してプログラムセルのしきい値電圧を下向調整することができる。この際、セルのドレインにドレイン電圧を供給するために、ドレインポンプを別途に備えることにより、チップサイズが増加し且つ消費電力が大きくなるという短所があった。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は消費電力とチップサイズを減らすことができるフラッシュメモリのバイアス構造を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するための本発明に係るフラッシュメモリのバイアス構造は、プログラムモードの場合には電源電圧をポンピングし、読出しモードの場合には前記電源電圧を出力するワードラインポンプと、前記プログラムモードの場合にはワードラインポンプの出力電圧を一定の電圧にレギュレーションし、前記読出しモードの場合には前記電源電圧を特定レベルにレギュレーションして出力する第１電圧調整部と、前記第１電圧調整部の出力電圧をセルのワードラインへ供給するＸデコーダと、前記プログラムモードの場合及び前記読出しモードの場合に電源電圧をその最小限にレギュレーションしてセルのドレインへ供給する第２電圧調整部とを含むことを特徴とする。
【００１０】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００１１】
図２は本発明に係るフラッシュメモリのバイアス構造を説明するためのブロック図である。
【００１２】
図２に示すように、本発明に係るフラッシュメモリのバイアス構造は、電源電圧Ｖｃｃをポンピングするワードラインポンプ４１と、ワードラインポンプ４１の出力電圧をレギュレーションする第１電圧調整部４２と、第１電圧調整部４２の出力をフラッシュセルＭ２のワードラインＷ／Ｌへ供給するＸデコーダ６０と、電源電圧ＶｃｃをレギュレーションしてフラッシュセルＭ２のドレイン電圧へ供給する第２電圧調整部５０とからなる。
【００１３】
プログラムモードの場合、前記ワードラインポンプ４１はプログラムモード（プログラム信号ＰＧＭがハイ信号）になると、電源電圧Ｖｃｃをポンピングし、第１電圧調整部４２はワードラインポンプ４１でポンピングされた電圧を一定レベルにレギュレーションしてＸデコーダ６０へ出力する。Ｘデコーダ６０はワードラインポンプ４１によってレギュレーションされた電圧をセルＭ２のワードラインに印加する。
【００１４】
この際、セルＭ２のしきい値電圧を下向調整するために、第２電圧調整部５０は電源電圧Ｖｃｃを特定のレベル（電源電圧が５Ｖの場合、その最小値である約４.５Ｖ）にレギュレーションしてセルＭ２のドレインへ供給することにより、プログラム速度を向上させることができると共に、ポンピングを行わないため消費電力を減少させることができる。
【００１５】
一方、読出しモードの場合、ワードラインポンプ４１は電源電圧Ｖｃｃをポンピングせずに出力する。第１電圧調整部４２はワードラインポンプ４１から出力される電源電圧Ｖｃｃを一定のレベルにレギュレーションしてＸデコーダ６０へ出力する。Ｘデコーダ６０はワードラインポンプ４１によってレギュレーションされた電圧をセルＭ２のワードラインに印加する。この際、セルＭ２のしきい値電圧を下向調整するために、第２電圧調整部５０は上述したように電源電圧Ｖｃｃを特定レベル（電源電圧が５Ｖの場合、その最小値の約４.５Ｖ）にレギュレーションしてセルＭ２のドレインへ供給する。これにより、セルＭ２のセンシングマージンが向上する。
【００１６】
図３は本発明に係るフラッシュメモリバイアス構造のシミュレーション波形図である。
【００１７】
セルＭ２のしきい値電圧を下向調整するために、第２電圧調整部５０は電源電圧Ｖｃｃを特定レベル（電源電圧が５Ｖの場合、その最小値の約４.５Ｖ）にレギュレーションしてセルＭ２のドレインへ供給することにより、プログラム時間がログスケールに減少することが分かる。即ち、プログラム速度を向上させることができる。
【００１８】
上述した本発明に係るフラッシュメモリのバイアス構造によれば、セルのドレイン電圧を供給するための別のポンピング部を設けずに、電源電圧をレギュレーションしてドレイン電圧へ供給することにより、プログラム速度とセンシングマージンを向上させることができると共に、チップサイズを約５％減少させることができる。
【００１９】
【発明の効果】
上述したように、本発明に係るフラッシュメモリのバイアス構造によれば、プログラム速度とセンシングマージンを向上させ且つチップサイズを減少させることができる。
【図面の簡単な説明】
【図１】  従来のフラッシュメモリのバイアス構造を説明するためのブロック図である。
【図２】  本発明に係るフラッシュメモリのバイアス構造を説明するためのブロック図である。
【図３】  本発明に係るフラッシュメモリバイアス構造のシミュレーション波形図である。
【符号の説明】
４１  ワードラインポンプ
４２  第１電圧調整部
５０  第２電圧調整部
６０  Ｘデコーダ
Ｍ２  フラッシュセル
【図１】
0004248742.tif 000002
【図２】
0004248742.tif 000003
【図３】
0004248742.tif 000004