(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の中央領域に形成された少なくとも信号線およびＧＮＤ線を有する伝送線路を備えた回路形成部と、
前記回路形成部と前記半導体基板外部との電気的接続を行うための前記信号線用Ｉ／Ｏパッドと前記ＧＮＤ線用Ｉ／Ｏパッドとを有するマイクロ波集積回路素子において、
前記信号線用Ｉ／Ｏパッドが、
前記電気的接続を行うためのボンディング領域と、
該ボンディング領域の先に設けられた突起パターンよりなる、前記回路形成部の高周波測定のためのプローブヘッド接触領域
とを有することを特徴とするマイクロ波集積回路素子。
【請求項２】
半導体基板と、
前記半導体基板の中央領域に形成された少なくとも信号線およびＧＮＤ線を有する伝送線路を備えた回路形成部と、
前記回路形成部と前記半導体基板外部との電気的接続を行うための前記信号線用Ｉ／Ｏパッドと前記ＧＮＤ線用Ｉ／Ｏパッドとを有するマイクロ波集積回路素子において、
前記信号線用Ｉ／Ｏパッドが、前記電気的接続を行うためのボンディング領域、該ボンディング領域の先に設けられた、前記回路形成部の高周波測定のためのプローブヘッド接触領域を有し、
前記信号線用Ｉ／Ｏパッドに隣接する領域に、前記プローブヘッド接触領域を特定できるように配置されたガイドパターンを有することを特徴とするマイクロ波集積回路素子。
【請求項３】
前記半導体基板表面に形成された第１回路と、
前記第１回路上に形成された第１絶縁体層と、
前記第１絶縁体層上に形成され、前記第１絶縁体層を介して、前記第１回路の少なくとも一部に重複するように形成された第２回路とを有し、
前記第１回路は、集中定数回路を有し、
前記第２回路は、前記第１絶縁体層上に形成された第１導電体、前記第１導電体上に形成された第２絶縁体層および前記第２絶縁体層上に形成された第２導電体とで構成される分布定数回路を有することを特徴とする請求項１または２に記載のマイクロ波集積回路素子。
【請求項４】
前記集中定数回路は能動素子を含み、
前記第２回路は前記集中定数回路を含まず、さらに、前記能動素子の上方に形成されたビアホールを介して、前記集中定数回路に接続されていることを特徴とする請求項３に記載のマイクロ波集積回路素子。
【請求項５】
前記第２導電体が、複数本の帯状線路で構成され、
前記第２絶縁体層は、
前記第２導電体と前記第１回路との電気的な接続をとるための１または複数のビアホールを有し、
前記第２絶縁体層に形成された単一のビアホールで、少なくとも２本以上の前記帯状線路と前記第１回路との電気的な接続が行われることを特徴とする請求項３に記載のマイクロ波集積回路素子。
【請求項６】
前記第１回路が、一部に１０ＧＨｚ以上の周波数で動作する高速動作回路を有し、
前記第２回路が、
前記第１絶縁体層を介して、前記高速動作回路を除く前記第１回路と一部重複して形成されることを特徴とする請求項３〜５のいずれか１項に記載のマイクロ波集積回路素子。
【請求項７】
前記回路形成部の端部が、
前記Ｉ／Ｏパッドと前記回路形成部とを接続するための配線層と、
前記配線層上に形成され、前記配線層の外縁部より内側に端面を有する絶縁体層とを有し、
前記Ｉ／Ｏパッドが、前記絶縁体層の端面領域を覆うように形成され、前記Ｉ／Ｏパッドの外縁部が前記配線層の外縁部と接続されていることを特徴とする請求項１〜６のいずれか１項に記載のマイクロ波集積回路素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ミリ波、マイクロ波等の超高周波帯信号を搬送波として使用するマイクロ波集積回路素子に関する。
【０００２】
【従来の技術】
近年、通信用周波数資源が枯渇しているため、ミリ波（３０ＧＨｚ以上）のような超高周波を使用する要求が高まっている。この際、重要なことはこれらの超高周波信号処理モジュールをいかに小型化するか、いかに製造コストを安価にできるかという点である。
【０００３】
多くの場合、モジュールを小型化するため、同一半導体チップ上にＨＥＭＴ（High Electron Mobility Transistor）等の能動素子やキャパシタ、抵抗等を含む集中定数回路や分布定数回路等（図示省略）を集積化したＭＭＩＣ（Monolithic Microwave Integrated Circuit ）チップが用いられる。
【０００４】
通常、小型のＭＭＩＣチップでは、マイクロストリップ線路構造で分布定数回路が構成されている。マイクロストリップ線路構造とは、面状のＧＮＤ線（接地導体）と面状もしくは帯状の信号線とを誘電体層を介して対向させた構造をいう。
【０００５】
従来は、誘電体層としてＭＭＩＣチップの母体基板であるガリウム砒素（ＧａＡｓ）基板そのものを用い、ＧａＡｓ基板裏面にＧＮＤ線を形成し、基板表面に信号線を形成する構成を採用する方法が主流であった。しかし、この構成を得るためには、通常６５０μｍ程度の厚みを有するＧａＡｓ基板を５０μｍ程度まで研磨する必要があり、基板の強度に問題が生じていた。また、基板裏面に形成されたＧＮＤ線と基板表面に形成された回路とを電気的に接続するためにはＧａＡｓ基板にビアホールを形成する工程が必要であるが、基板の厚みが５０μｍもあるため容易な工程ではなかった。
【０００６】
そこで、最近ではマイクロストリップ線路をＧａＡｓ基板上に形成した薄膜で構成する構造が提案されている。この構造では、ＧａＡｓ基板を研磨したり、基板にビアホールを形成する必要がないため、製造工程が上述した方法より容易となる。
【０００７】
図１６は、この薄膜型のマイクロストリップ線路構造を有するＭＭＩＣチップの一部断面図である。同図に示すように、ＧａＡｓ基板５１０主表面上に、ＨＥＭＴ等の能動素子や、集中定数回路とともに、ＧＮＤ線５２０が形成されている。なお、同図面中、便宜的にＨＥＭＴについてはＴ型ゲート５３０のみを示しており、集中定数回路は図示を省略している。
【０００８】
ＧａＡｓ基板５１０上には、樹脂材料による誘電体層５４０が形成されており、この誘電体層５４０の表面上に信号線５５０が形成されている。このＧＮＤ線５２０、誘電体層５４０および信号線５５０でマイクロストリップ線路構造が構成されている。
【０００９】
【発明が解決しようとする課題】
マイクロストリップ線路の特性インピーダンスは、誘電体層の誘電率、厚みおよび線路を構成する信号線幅によって決まる。例えば、図１６に示す薄膜型のマイクロストリップ線路構造において、誘電体材料としてポリイミド等の樹脂を用いた場合は、一般的に用いられる５０Ωの特性インピーダンスを得るためには、誘電体層５４０の膜厚を１０μｍ以上にしなければ、信号線の幅が狭すぎて損失が大きくなってしまう。
【００１０】
図１６に示す構造においても、基板表面上に形成された集中定数回路と誘電体層５４０上に形成される信号線５５０とを電気的に接続するため、誘電体層５４０にはビアホール５４５を形成する必要がある。
【００１１】
しかし、同図にも示すように１０μｍ以上の厚い誘電体層５４０にビアホールを形成する場合、ビアホールの径は必然的に大きくならざるを得ない。ビアホールが形成される領域には、通常分布定数回路や集中定数回路は形成されないため、その分チップ面積を広げる必要が生じる。このように、誘電体層５４０に形成されたビアホールの存在は、ＭＭＩＣチップの小型化を図ろうとする上で障害となりうる。
【００１２】
図１７（ａ）は、上述するような薄膜型マイクロストリップ構造を有するＭＭＩＣチップの一般的な平面上のＩ／Ｏパッドのレイアウトを示す。同図に示すように、ＧａＡｓ基板５１０中央の主表面領域にはＨＥＭＴ等の能動素子を含む集中定数回路、および上記マイクロストリップ線路で構成される分布定数回路等が形成される薄膜回路形成部となる。この領域は、丁度マイクロストリップ線路を構成する誘電体層５６０の形成領域と一致する。また、その外周囲には、複数のＩ／Ｏパッド６００、６１０が形成される。
【００１３】
同図中外側の破線で囲む領域５４０Ｒは、ＧａＡｓ基板上に形成された面状のＧＮＤ線の形成領域を示す。Ｉ／Ｏパッド６００はＧＮＤ線に電気的に接続されており、Ｉ／Ｏパッド６１０は信号線に電気的に接続されている。同図中内側に示す破線で囲む領域５６０Ｒは、マイクロストリップ線路を構成する誘電体層５６０の形成領域を示す。
【００１４】
図１７（ｂ）は、図１７（ａ）に示す破断線Ａ−Ａ’における断面を示す。図１７（ｃ）は、図１７（ｂ）に示すチップ端縁部の等価回路である。
【００１５】
図１７（ｂ）に示すように、ＭＭＩＣチップの端部には、例えば図１７（ｃ）に示すように、分布定数ＬＩＮＥ、抵抗Ｒ、キャパシタＣとが直列に接続され、キャパシタＣの一方の電極が接地される回路が、薄膜パターンで形成されている。
【００１６】
薄膜回路形成部内の最も外側に配置されるキャパシタＣの下部電極の延長部は、Ｉ／Ｏパッドの下層電極となっている。Ｉ／Ｏパッドの下層電極上には上層電極が積層されており、上層電極の表面は、ワイヤボンディングを行うため露出されている。
【００１７】
チップとそのチップが実装されるパッケージとの電気的な接続は、通常ワイヤボンディング法を用いて行われる。この場合、Ｉ／Ｏパッドはボンディングパッドとなる。これらのＩ／Ｏパッドが、チップ上の最も外側の枠状領域に配置されるのは、ワイヤボンディングの作業性が考慮されるからである。また、各パッドは、ボンディングワイヤ径に対し十分大きな面積を得るため、一般的に約５０μｍ〜７０μｍ□程度の広さを必要とする。ＭＭＩＣチップ上でのＩ／Ｏパッドの占有面積はトランジスタ等の部品と比較しかなり大きいものであり、チップの小型化を図る上で、問題となりうる。
【００１８】
Ｉ／Ｏパッドと関係し、ＭＭＩＣモジュールを実用化する上では、次のような別の問題も発生する。
【００１９】
通常、チップをパッケージに固定し、ボンディングワイヤで電気的接続を行う前に、各ＭＭＩＣチップの特性をチェックするために、ネットワークアナライザを用いた周波数特性の測定が行われる。
【００２０】
図１８（ａ）は、この測定の様子を示す平面図である。同図に示すように、測定に際しては、ネットワークアナライザに接続されたプローブヘッド６００をチップ上に設けられた測定用のＩ／Ｏパッドに直接接触させる必要がある。通常、プローブヘッドとしては信号線Ｓの両脇にグランドＧがある３端子のタイプを使用し、まず、各端子を各々のパッドの端部にあて、さらに中心部にすべらせるように移動させ、そこで測定を行う。使用するプローブヘッドとしては、測定時の寄生成分を少なく抑えるため、３端子先端のピッチが比較的小さいサイズのものが選択される。特に、ＭＭＩＣのように、高周波信号が使用されるものに対する測定では、よりピッチを狭くする必要がある。
【００２１】
しかし、上述するように測定用パッドの面積は、５０μｍ□〜７０μｍ□の大きさが必要であり、プローブヘッドのピッチに比較しその面積は大きい。プローブヘッドに対する測定用パッドの面積が大きいと、プローブを当てる位置を特定しにくいため測定毎にプローブヘッドの測定位置がばらつきやすくなる。測定位置のばらつきは測定結果のばらつきに反映される。特に、測定周波数がＭＭＩＣの使用周波数のように数十ＧＨｚ以上の高周波帯域になると、わずかな測定位置のずれが測定結果に大きく反映し、測定値の再現性が顕著に悪化する。
【００２２】
自動的に接触点の位置決めを行う場合は、そのばらつきはある程度くい止められるが、開発段階はもとより、生産段階においても手動での測定を必要とするケースは少なくない。手動での測定では、上述のような測定毎の接触点の位置ずれは大きな問題となる。
【００２３】
図１９は、従来のＩ／Ｏパッドパターンを有するＭＭＩＣの高周波特性を上述の方法で測定した結果の一例を示す。７０μｍ□の測定用Ｉ／Ｏパッドの２カ所をプローブヘッドの接触位置とし、各接触位置に基づく異なる測定位置での通過特性（Ｍ１，Ｍ２）と位相特性（Ｍ１’、Ｍ２’）を示した。周波数が６０ＧＨｚのとき位相ずれが約１５度あり、通過特性のバラツキは、最大、絶対量の３倍以上にも及ぶことがわかる。このような測定結果の差は、ＭＭＩＣの特性評価における信頼性の低下にも関わってくる。
【００２４】
上述する課題に鑑み、本発明の目的は、Ｉ/Ｏパッドを用いた信頼性の高い特性評価が可能なマイクロ波集積回路素子を提供することである。
【００２５】
【課題を解決するための手段】
本発明のマイクロ波集積回路素子の第１の特徴は、半導体基板と、半導体基板の中央領域に形成された少なくとも信号線およびＧＮＤ線を有する伝送線路を備えた回路形成部と、回路形成部と半導体基板外部との電気的接続を行うための信号線用Ｉ／ＯパッドとＧＮＤ線用Ｉ／Ｏパッドとを有するマイクロ波集積回路素子において、信号線用Ｉ／Ｏパッドが、電気的接続を行うためのボンディング領域と、ボンディング領域の先に設けられた突起パターンよりなる、回路形成部の高周波測定のためのプローブヘッド接触領域とを有することを特徴とする。
【００２６】
本発明のマイクロ波集積回路素子の第２の特徴は、半導体基板と、半導体基板の中央領域に形成された少なくとも信号線およびＧＮＤ線を有する伝送線路を備えた回路形成部と、回路形成部と半導体基板外部との電気的接続を行うための信号線用Ｉ／ＯパッドとＧＮＤ線用Ｉ／Ｏパッドとを有するマイクロ波集積回路素子において、信号線用Ｉ／Ｏパッドが、電気的接続を行うためのボンディング領域、ボンディング領域の先に設けられた、回路形成部の高周波測定のためのプローブヘッド接触領域を有し、  信号線用Ｉ／Ｏパッドに隣接する領域に、プローブヘッド接触領域を特定できるように配置されたガイドパターンを有することである。
【００２７】
上記第１または第２の特徴によれば、当該素子の周波数特性測定を行う際、測定装置の有するプローブ端子を接触させる領域を上記一部領域とすれば、この領域を、肉眼もしくはパターン認識等で容易に特定できる。よって、測定ごとの測定位置のばらつきを抑制し、再現性の良好な精度の高い測定を行うことが可能となる。
【００２８】
なお、上記第１または第２の特徴を有するマイクロ波集積回路において、前記一部領域は、プローブ端子を有する周波数特性測定装置を用いて前記マイクロ波集積回路素子の特性を測定する際の前記プローブ端子の接触領域であり、前記プローブ端子の幅の２／５以上、かつ前記プローブ端子の幅以下の長さを一辺とする正四辺形に相当する面積を有することが好ましい。あるいは、前記一部領域が、３０μｍ以上５０μｍ以下の長さを一辺とする正四辺形に相当する面積を有することが好ましい。
【００２９】
本発明のマイクロ波集積回路の第３の特徴は、上記本発明の第１または第２の特徴を有するマイクロ波集積回路素子において、前記半導体基板表面に形成された第１回路と、前記第１回路上に形成された第１絶縁体層と、前記第１絶縁体層上に形成され、前記第１絶縁体層を介して、前記第１回路の少なくとも一部に重複するように形成された第２回路とを有し、前記第１回路は集中定数回路を有し、前記第２回路は前記第１絶縁体層上に形成された第１導電体、前記第１導電体上に形成された第２絶縁体層および前記第２絶縁体層上に形成された第２導電体とで構成される分布定数回路を有することである。
【００３０】
本発明のマイクロ波集積回路素子の第４の特徴は、上記第３の特徴を有するマイクロ波集積回路素子において、 前記集中回路は能動素子を含み、前記第２回路は前記集中定数回路を含まず、前記能動素子の上方に形成されたビアホールを介して、前記集中定数回路に接続されていることである。
【００３１】
上記第３または第４の特徴によれば、分布定数回路と他の集中定数回路等を三次元的に形成できるため、チップ面積の縮小化を図ることができる。また、微細加工が必要となる集中定数回路を含む第１回路を半導体基板表面に形成し、第１回路と比較し微細加工の必要性が少ない第２回路を前記絶縁体層上に形成しているため、プロセス上の負担が少ない。さらに第１絶縁体層と第２絶縁体層とを樹脂材料で構成すれば、より簡易なプロセスで形成することができる。
【００３２】
本発明のマイクロ波集積回路素子の第５の特徴は、上記第３の特徴を有するマイクロ波集積回路素子において、前記第２導電体が、複数本の帯状線路で構成され、前記第２絶縁体層が、前記第２導電体と前記第１回路との電気的な接続をとるために１または複数のビアホールを有し、前記第２絶縁体層に形成された単一のビアホールで、少なくとも２本以上の前記帯状線路と前記第１回路との電気的な接続が行われることである。
【００３３】
上記第５の特徴によれば、単一のビアホールで複数の信号線の電気的接続を行うため、必要なビアホールの総数を大幅に減らすことができる。よって、チップ面積を縮小化することが可能となる。
【００３４】
本発明のマイクロ波集積回路素子の第６の特徴は、上記第３または第４の特徴を有するマイクロ波集積回路素子において、前記第１回路は一部に１０ＧＨｚ以上の周波数で動作する高速動作回路を有し、前記第２回路は前記第１絶縁体層を介して前記高速動作回路を除く前記第１回路と一部重複して形成されることである。
【００３５】
上記第６の特徴によれば、高速動作回路上では、第２回路を構成する第１導電体が存在しないため、寄生容量が形成されない。よって、高速動作回路の特性を良好に維持したまま、チップ面積の縮小化が可能である。
【００３６】
本発明のマイクロ波集積回路素子の第７の特徴は、上記第１〜第６のいずれかの特徴を持つマイクロ波集積回路素子において、前記回路形成部の端部が、前記Ｉ／Ｏパッドと前記回路形成部とを接続するための配線層と、前記配線層上に形成され、前記配線層の外縁部より内側に端面を有する絶縁体層とを有し、前記Ｉ／Ｏパッドが、前記絶縁体層の端面領域を覆うように形成され、前記Ｉ／Ｏパッドの外縁部が前記配線層の外縁部と接続されていることである。
【００３７】
上記第７の特徴によれば、従来、回路形成部の外側に形成されていたＩ／Ｏパッドを回路形成部の端部に重複して形成しているため、チップ面積を大幅に縮小化することが可能となる。
【００３８】
【発明の実施の形態】
（第１の実施の形態）
本発明の第１の実施の形態について、図１〜図３（ｂ）を参照して説明する。
【００３９】
図１は、第１の実施の形態におけるＭＭＩＣチップの構造を示すチップの断面図である。
【００４０】
従来の薄膜型マイクロストリップ線路構造を有するＭＭＩＣチップの場合と同様に、母体基板であるＧａＡｓ基板１０表面上には、Ｔ型ゲート２０で代表的に示しているように、ＨＥＭＴ等の能動素子とともに、集中定数回路に必要な部品を含む薄膜回路が形成されている。
【００４１】
しかし、第１の実施の形態におけるＭＭＩＣチップの構造においては、これらの集中定数回路等が形成されたＧａＡｓ基板表面を覆うように、約１μｍ程度の厚みの絶縁体層８０が形成され、この絶縁体層８０の表面上にマイクロストリップ線路を構成する面状のＧＮＤ線９０が形成されている。さらに、このＧＮＤ線９０および絶縁体層８０表面を覆うように、厚い誘電体層１００が形成されており、その誘電体層１００の表面に信号線１１０が形成されている。このＧＮＤ線９０、誘電体層１００および信号線１１０が、マイクロストリップ線路を構成している。
【００４２】
即ち、第１の実施の形態におけるＭＭＩＣチップの主な特徴は、マイクロストリップ線路が、集中定数回路等とは異なる面上に独立して形成されていることである。このように、マイクロストリップ線路と他の集中定数回路等を三次元的に形成するため、チップ面積の使用効率を飛躍的に上げることができ、チップ面積の縮小化を図ることが可能である。
【００４３】
図１に示すように、本実施の形態のＭＭＩＣチップの場合も、マイクロストリップ線路を構成する信号線１１０と基板表面上に形成する集中定数回路との電気的な接続を行うために、誘電体層１００にビアホール１０５が開けられている。誘電体層の厚みは１０μｍ以上必要なため、ビアホール１０５の径は大きい。しかし、マイクロストリップ線路と集中定数回路を三次元的に独立に形成しているため、ビアホール１０５が存在しても、チップ面積を縮小化する効果は十分に有効である。
【００４４】
以下、図２（ａ）〜図３（ｂ）を参照して、第１の実施の形態におけるＭＭＩＣチップの製造方法について説明する。
【００４５】
まず、図２（ａ）に示すように、ＧａＡｓ基板１０上に従来のＨＥＭＴプロセスを用いて、ＨＥＭＴを形成する。また、回路部品に必要な電極４０等を同時に形成しておく。なお、同図中、便宜的にＨＥＭＴについてはソース電極３０ａ、ドレイン電極３０ｂおよびＴ型ゲート２０のみを示し、他の構成を省略している。
【００４６】
次に、ＣＶＤ法等を用いて、パッシベーション膜として、厚さ約８０ｎｍのシリコン窒化膜（ＳｉＮ）膜５０を基板成長表面上に形成する。その後、電極等の取り出しに必要な箇所の開口部を形成するため、通常のフォトリソグラフィ工程を用いてシリコン窒化膜５０をパターニングする。基板上に、スパッタ法等を用いてＣｒ膜を形成し、パターニングを行い薄膜抵抗６０を形成する。
【００４７】
図２（ｂ）に示すように、スパッタ法等を用いて、チタン／金（Ｔｉ／Ａｕ）等の積層導電体を形成し、パターニングを行い配線７０を形成する。先の工程で形成したシリコン窒化膜５０の一部は、電極４０を下部電極とし、配線７０を上部電極とするＭＩＭキャパシタの容量部分となる。その他、必要な集中定数回路等を構成する部品を基板表面上に形成する。
【００４８】
図２（ｃ）に示すように、基板成長面上に厚さ約１μｍのベンゾシクロブテン（ＢＣＢ）等の樹脂をスピンコートし、２５０℃の温度で硬化させ、絶縁層８０を形成する。
【００４９】
次に、図３（ａ）〜図３（ｃ）を用いて、後続する工程を説明する。なお、便宜上、図２（ａ）〜図２（ｃ）と図面のスケールを変えている。
【００５０】
図３（ａ）に示すように、リアクティブイオンエッチング（ＲＩＥ）法を用いて、必要に応じ絶縁層８０にビアホール８５を形成する。
【００５１】
図３（ｂ）に示すように、絶縁層８０上にスパッタリング法等を用いて、チタン、プラチナ、金（Ｔｉ／Ｐｔ／Ａｕ）等からなるの積層導電体を形成し、必要に応じてパターニングし、マイクロストリップ線路を構成するＧＮＤ線９０を形成する。
【００５２】
図３（ｃ）に示すように、基板成長表面全面に厚さ約１０μｍの感光性ベンゾシクロブテン（ＢＣＢ）をスピンコートし、誘電体層１００を形成する。感光性ＢＣＢを用いた場合は、通常のフォトリソグラフィ工程を必要とせず、直接、感光性ＢＣＢにマスク露光を行い、この後現像工程を経ることでビアホール１０５を形成する。
【００５３】
この後、誘電体層１００上にメッキ等の方法により、Ａｕからなる信号線１１０を形成し、パターニングすれば、図１に示した第１の実施の形態におけるＭＭＩＣチップ構造を完成することができる。
【００５４】
上述した製造方法においては、絶縁層８０および誘電体層１００として、ＢＣＢ樹脂を用いている。薄膜型マイクロストリップ線路構造においては、誘電体層をＳｉＯ2等の無機膜で形成する方法も採用できるが、これらの無機膜は、膜厚が１μｍ以上となるとストレスによるクラックが発生しやすい等の問題が生じる。しかし、上述するＢＣＢやポリイミド等の樹脂材料で誘電体層１００を形成する場合は、クラック等の発生が少ない上、スピンコート法を用いることで、１０μｍ程度の厚い膜を簡易な工程で形成できる。
【００５５】
さらに、ＢＣＢを用いた場合は、その硬化温度が２５０℃程度と低いため、ＧａＡｓ基板上に形成されている電子デバイス等に温度による特性劣化をもたらす心配も極めて少ない。また、上述するように、感光性のＢＣＢを用いた場合は、通常のエッチング工程を必要としないでビアホールの形成が可能であり、工程をより簡略化することができる。
【００５６】
又、第１の実施の形態におけるＭＭＩＣチップでは、微細加工が要求されるＨＥＭＴやその他の集中定数回路を平坦な半導体基板表面上に形成し、集中定数回路等に比較し微細加工が特に必要とされないマイクロストリップ線路を絶縁層８０上に形成しているため、プロセス上の負担も少なく、各回路の特性も保持できる。
【００５７】
このように、第１の実施の形態によれば、比較的簡易な工程で、チップ面積を大幅に縮小化できるＭＭＩＣチップを提供できる。
【００５８】
なお、ＧＮＤ線９０と信号線１１０を入れ替えた逆マイクロストリップ線路構造としても同様の効果が期待できる。
【００５９】
（第２の実施の形態）
本発明の第２の実施の形態について、図４（ａ）、図４（ｂ）を参照して説明する。
【００６０】
図４（ａ）、図４（ｂ）は、本発明の第２の実施の形態におけるＭＭＩＣチップの構造を示す断面図である。基本的なＭＭＩＣチップの構造は、図１に示した第１の実施の形態におけるＭＭＩＣのチップの構造と共通する。
【００６１】
図４（ａ）に示すＭＭＩＣチップの特徴は、ＧＮＤ線９０上に厚み約８０ｎｍのシリコン窒化（ＳｉＮ）膜１２０を形成し、その上に感光性ＢＣＢ膜からなる誘電体層１００を形成していることである。
【００６２】
一般に樹脂材料とメタルとの密着性は良くないが、シリコン窒化膜１２０が、ＧＮＤ線９０と感光性ＢＣＢ膜からなる誘電体層１００との密着性を改善する。また、感光性ＢＣＢ膜のかわりに、通常のＢＣＢ膜を用いて誘電体層１００を形成した場合には、ビアホールを形成するためのエッチング工程が必要となるが、この際、シリコン窒化膜１２０がエッチングストッパの役割を果たす。
【００６３】
また、絶縁層８０とＧＮＤ線９０との間にシリコン窒化膜を形成すれば、ＧＮＤ線９０と絶縁層８０との密着性をも向上させることができる。
【００６４】
図４（ｂ）に示すＭＭＩＣチップでは、さらに誘電体層１００上に厚み約８０ｎｍのシリコン窒化膜１３０を形成し、その上に信号線１１０を形成している。シリコン窒化膜１３０は、信号線１１０と感光性ＢＣＢ膜からなる誘電体層１００との密着性を高めるとともに、エッチング液に対する耐薬品性が高いため、信号線１１０を形成するために行うＡｕのメッキ工程において、基板全面に形成された給電用メタルをメッキ後、エッチングで除去する際に誘電体層１００を保護する効果をも有する。特に、耐薬品性が問題となるビアホール側壁面において、シリコン窒化膜１３０による保護効果が大きい。
【００６５】
（第３の実施の形態）
本発明の第３の実施の形態について、図５を参照して説明する。
【００６６】
図５は、本発明の第３の実施の形態におけるＭＭＩＣチップ上のマイクロストリップ線路のレイアウト例を示すチップ破断部の斜視図である。チップの断面構造は、図１に示した第１の実施の形態におけるＭＭＩＣチップの断面構造と共通する。
【００６７】
同図に示すように、誘電体層１００及び絶縁体層８０には、マイクロストリップ線路を構成する信号線とＧａＡｓ基板表面に形成された集中定数回路等との電気的な接続を得るため、必要に応じいくつかのビアホールが形成されている。通常は、一つのビアホールで一本の信号線の電気的な接続が行われるが、第３の実施の形態におけるＭＭＩＣチップにおいては、誘電体層１００に形成されたひとつのビアホールで複数本の信号線の電気的接続を行なっている。
【００６８】
図５に示すように、例えば図中奥に示すひとつのビアホール１０５ｂにおいて、４本の信号線１１０ｄ〜１１０ｇと集中定数回路との電気的な接続がなされている。
【００６９】
既に述べたように、誘電体層１００の膜厚が１０μｍ以上であり、絶縁体層８０に比較しかなり厚いため、形成されるビアホールの径は、絶縁体層８０に形成するビアホールに比較し必然的に大きくなる。ビアホールの径が大きいことは、チップ上におけるビアホールの占有面積が高いため、チップの小型化を図る上では不利な条件となるが、一方で、図５に示すように、絶縁層８０に形成するビアホールを介して行う複数の信号線の電気的接続を、誘電体層１００に形成されたひとつのビアホール内で行う面積的余裕が存在する。
【００７０】
よって、図５に示すように、単一のビアホールで複数の信号線の電気的接続を行えば、必要なビアホールの総数を大幅に減らすことができ、チップ面積を縮小化することが可能となる。
【００７１】
なお、単一のビアホールで電気的接続を行う信号線の数は、特に限定されない。
【００７２】
（第４の実施の形態）
本発明の第４の実施の形態について、図６を参照して説明する。
【００７３】
図６は、本発明の第４の実施の形態におけるＭＭＩＣチップ上のマイクロストリップ線路のレイアウト例を示すチップ破断部の斜視図である。
【００７４】
チップ断面における構造は、図１に示す第１の実施の形態におけるＭＭＩＣチプの断面構造と共通する。第４の実施の形態の特徴は、マイクロストリップ線路を構成するＧＮＤ線を、高速動作が必要な集中定数回路上には形成しないようにしていることである。なお、ここでは１０ＧＨｚ以上の周波数信号を用いた動作を「高速動作」と呼ぶ。
【００７５】
例えば、図６中細かいドットでその存在を示すように、マイクロストリップ線路を構成するＧＮＤ線９０は絶縁体層８０表面上にほぼ面状に形成されるが、高速動作を行う集中定数回路形成領域１４０上には形成せず、開口部としている。また、信号線１１０ｈ〜１１０ｊも、高速動作を行う集中定数回路１４０上には形成されていない。
【００７６】
また、ビアホール１０５が形成される領域には、必然的にＧＮＤ線９０は形成されていないが、このビアホール開孔部中央のＧａＡｓ基板表面上にＴ型ゲート２０で示すように高速動作が必要なＨＥＭＴを形成している。
【００７７】
第１の実施の形態に示すように、三次元的に薄膜回路を形成する場合、集中定数回路等上に絶縁体層８０を介してマイクロストリップ線路が形成されるが、高速動作が必要なＨＥＭＴ等を含む集中定数回路上にＧＮＤ線が存在すると、寄生容量が発生し、これが回路中のＨＥＭＴ等の集中定数回路の高速動作を妨げる場合がある。
【００７８】
よって、図６に示すＭＭＩＣチップのように、１０ＧＨｚ以上の周波数での動作が必要な高速動作回路が形成された領域上にはＧＮＤ線を形成しない構成を採用すれば、各素子本来の高速動作が妨げられる心配がない。
【００７９】
また、寄生容量による特性劣化が問題とならないその他の電源回路等の高速動作を必要としない回路上にはＧＮＤ線を形成することが可能であるため、三次元的な薄膜回路形成によるチップ面積縮小効果が維持できる。
【００８０】
このように、第４の実施の形態におけるＭＭＩＣチップによれば、高速動作特性を良好に維持したまま、チップ面積の縮小化が可能である。
【００８１】
（第５の実施の形態）
本発明の第５の実施の形態について、図７（ａ）〜図８を参照して説明する。
【００８２】
第５の実施の形態におけるＭＭＩＣチップは、主に回路形成領域の周囲に設けられるＩ／Ｏパッドの構成に特徴を有するものである。
【００８３】
図７（ａ）は、第５の実施の形態における薄膜型マイクロストリップ構造を有するＭＭＩＣチップの端縁部での平面上レイアウトを示す。
【００８４】
図７（ａ）に示すように、第５の実施の形態のＭＭＩＣチップにおいても、内側の破線で囲まれた誘電体層形成領域２６０Ｒ内に集中定数回路や、マイクロストリップ線路構造による分布定数回路が形成されている。外側の破線はＧＮＤ線形成領域２４０Ｒに相当する。
【００８５】
従来は、誘電体層形成領域２６０Ｒの外側の枠状領域に複数のＩ／Ｏパッドを配置していたが、第５の実施の形態においては、一部のＩ／Ｏパッド３００ｃ、３００ｄ、３１０ｂを、誘電体層形成領域２６０Ｒに重複して形成している。なお、Ｉ／Ｏパッド３００ａ〜３００ｄはＧＮＤ線に、Ｉ／Ｏパッド３１０ａ、３１０ｂは信号線にそれぞれ電気的に接続されているものである。
【００８６】
図７（ｂ）は、図７（ａ）に示す破断線Ａ−Ａ’における断面を示す。Ｉ／Ｏパッド３１０は、従来のようにＧａＡｓ基板上に平面的に形成されているのではなく、誘電体層２６０の端部の傾斜面を覆うように形成されている点に特徴がある。Ｉ／Ｏパッド３１０の外縁部は、薄膜キャパシタを構成する下部電極２２０の延長部の外縁に接続されているため、丁度、従来のＩ／Ｏパッドを、誘電体層端部でチップの内側に折り返したような構造となっている。
【００８７】
図７（ｂ）に示すチップ端部の構造は、Ｉ／Ｏパッド３１０を除いては、従来のＭＭＩＣチップの場合と等しい。ＭＭＩＣチップの端部では、例えば図７（ｃ）に示すような、分布定数ＬＩＮＥ、抵抗Ｒ、キャパシタＣとが直列に接続され、キャパシタＣの一方の電極が接地されている回路が、薄膜で形成されている。
【００８８】
即ち、ＧａＡｓ基板２１０上には平行平板型薄膜キャパシタの下部電極２２０が形成されており、その下部電極２２０の延長部分がＩ／Ｏパッドの電極と接続されている。下部電極２２０を含むＧａＡｓ基板表面上には、薄膜キャパシタの容量部を構成する絶縁層２３０が形成されている。基板中央部には、絶縁層２３０上にＧＮＤ線２４０、誘電体層２６０および信号線２８０とで構成されるマイクロストリップ線路が形成されている。信号線２８０の端部は、誘電体層２６０に形成されたビアホール２６５を介して薄膜抵抗２５０の端部電極に接続されており、薄膜抵抗２５０の他方の端部は薄膜キャパシタの上部電極２４０に接続されている。
【００８９】
図８は、逆マイクロストリップ構造を有するＭＭＩＣチップの例を示した断面図である。逆マイクロストリップ構造とは、図７（ｂ）に示すマイクロストリップ構造における信号線とＧＮＤ線とが、上下逆に配置された構造をいう。よって、図８に示すＭＭＩＣチップでは、ＧａＡｓ基板２１０上に形成された絶縁層２３０上に信号線２８０が形成され、その上の厚い誘電体層２６０上にＧＮＤ線２４０が形成されている。
【００９０】
この場合においても、Ｉ／Ｏパッド３００は、図７（ｂ）に示すマイクロストリップ構造のＭＭＩＣチップの場合と同様に、誘電体層２６０の傾斜端面を覆うように形成されている。
【００９１】
なお、第１〜第４の実施の形態におけるＭＭＩＣチップにおいても、逆マイクロストリップ構造を採用することができる。
【００９２】
チップの面積に対するＩ／Ｏパッドの面積はかなり大きいため、Ｉ／Ｏパッドを薄膜回路形成部上に重複して形成すれば、チップ面積を大幅に縮小化することが可能となる。Ｉ／Ｏパッドの一部のみならず、全てを薄膜回路形成部上に重複して形成すれば、よりチップ面積を縮小化できる。このような方法により、ＭＭＩＣチップ面積を従来のチップ面積の約７０％にすることも可能である。
【００９３】
なお、図７（ａ）〜図８には、従来型の薄膜型マイクロストリップ構造を有するＭＭＩＣチップの例を示しているが、既に述べた第１〜第４の実施の形態に示す三次元回路構造を有するＭＭＩＣチップに対しても同様なＩ／Ｏパッドの構成を採用することができる。この場合は、三次元回路構造によるチップ面積の縮小効果と相まって相乗的なチップ面積の縮小化が望める。
【００９４】
図９は、上述した第１〜第５の実施の形態におけるＭＭＩＣチップ上に形成される薄膜回路の一例を示す等価回路である。同図中に示された二つのトランジスタはＨＥＭＴを示す。この回路は、ＨＥＭＴを２個直列に接続して２段バッファアンプを構成する一般的なものである。
【００９５】
同図中ＬＩＮＥ１〜ＬＩＮＥ５は、特性インピーダンスを５０Ωに整合させたマイクロストリップ線路で設計される信号線、ＬＩＮＥ６〜ＬＩＮＥ１０は、特性インピーダンスを７５Ωに整合させたマイクロストリップ線路で設計されるバイアスラインである。Ｃｃ１〜Ｃｃ３、Ｃ０〜Ｃ８はキャパシタ、Ｒ１〜Ｒ４は抵抗である。この回路では、Ｖｇ１、Ｖｇ２によりゲート電圧を、Ｖｄ１、Ｖｄ２によりドレイン電圧を与え、高周波信号（ＲＦ）は同図中ＩＮから入力され、途中増幅されＯＵＴで出力される。同回路中破線で囲んだ領域は、図７（ｃ）に示したチップ端部の回路に相当する。
【００９６】
（第６の実施の形態）
本発明の第６の実施の形態について、図１０（ａ）〜図１１（ｂ）を参照して説明する。第６の実施の形態におけるＭＭＩＣチップは、主に回路形成領域の周囲に設けられるＩ／Ｏパッドのパターンに特徴を有するものである。
【００９７】
図１０（ａ）は、第６の実施の形態にかかるＭＭＩＣチップの高周波特性の測定部であるＩ／Ｏパッドの一部を示した平面図である。また、図１０（ｂ）は、図１０（ａ）中の切断線Ｂ−Ｂ’における断面図である。図１０（ｂ）に示すように、ここでは、伝送線路として、薄膜型のマイクロストリップ線路を有するＭＭＩＣチップを例に挙げた。ＧａＡｓ基板４１０上にＧＮＤ線４２０が形成され、さらにＧＮＤ線４２０上に形成された誘電体層４５０を介して信号線４３０が形成されている。
【００９８】
図１０（ａ）に示すように、ＧａＡｓ基板４１０の表面端部には、信号線用パッド４３０ａと、その両脇にＧＮＤ線用パッド４２０ａ、４２０ｂが形成されている。これらのパッドはそれぞれマイクロストリップ線路を構成する信号線４３０とＧＮＤ線４２０からひきだされた測定用パッドである。図中左側がＭＭＩＣ回路形成部に相当する。各パッドの幅は従来と同様に約５０μｍ〜７０μｍである。
【００９９】
特徴的なことは、信号線用パッド４３０ａの先端部中央に、突起部を設け、ここをプローブヘッド接触領域４４０ａとしていることである。図面上では、プローブヘッド接触領域４４０ａに斑点を付しているが、信号線パッド４３０ａと同様な電極材料で形成すればよい。なお、信号線用パッド４３０ａ上のワイヤボンディングの位置は破線サークルで示す位置である。
【０１００】
このように、信号線用パッドパターンに突起部を設け、この突起部をプローブを最初に当てるプローブ接触領域４４０ａとすることで、ＭＭＩＣチップの特性測定の際、ネットワークアナライザのプローブヘッドの接触位置を特定できる。
【０１０１】
突起部の存在は、パターン認識装置による位置の特定が容易であるとともに、肉眼によってもその位置の特定が容易に行える。
【０１０２】
なお、信号線用パッド上のプローブヘッドを当てる位置が定まれば、ＧＮＤ線用のプローブヘッド位置は固定されているため、これに伴い特定できる。よって、測定毎の測定位置ずれは回避することが可能となり、高周波測定における測定精度の確保ならびに測定の再現性の向上が期待できる。
【０１０３】
ここで、突起部であるプローブヘッド接触領域４４０ａの幅は、プローブヘッドの接触位置を特定するために、パッド幅より十分狭いことが望ましい。一方、プローブヘッドとパッドとの十分な接触を確保するためには、例えば、プローブヘッドの各端子幅の少なくとも２／５以上の幅を有することが望ましい。また、プローブヘッドの端子幅を越えて大きくする必要はない。言い換えればこの幅を一辺とする正四辺形に相当する面積を有すればよい。よって、例えば５０μｍ幅の端子を有するプローブヘッドを使用する場合、突起部の面積は、３０μｍ□以上５０μｍ□以下の大きさとすることが望ましい。
【０１０４】
また、本実施の形態のように信号線用とグランド配線用とでパッドの形状を変えておくと、ボンディングの際の位置決めが容易になると同時に（ボンディング位置を間違える等の）ボンディングミスも減らすことになるため実装時の歩留まり向上にも有利である。
【０１０５】
図１１（ａ）は、図１０（ａ）と同じ形状の信号線用パッドをチップ端部の膜構造が異なるＭＭＩＣチップに適用した例である。図１０（ａ）に示したＭＭＩＣチップでは、信号線用パッド４３０ａとＧＮＤ線用パッド４２０ａ、４２０ｂがＧａＡｓ基板４１０上に直接形成されているのに対して、図１１（ａ）に示すＭＭＩＣチップでは、誘電体層４５０が、破線４５０Ｒ内側の各パッド部形成領域を含めて形成されており、信号線用パッド４３０ａ、ＧＮＤ線用パッド４２０ａ、４２０ｂは、この誘電体層４５０上に存在する。
【０１０６】
なお、ボンディングパッドを誘電体層４５０（例えばＢＣＢやポリイミド）上に形成すると、ＧａＡｓ基板４１０上に直接形成する場合に比べて、誘電体層４５０とメタルとの密着強度が弱い欠点がある。しかしながら、製造技術の向上によりワイヤーボンディングをしてもはがれない程度の強度が得られる場合には、ＧＮＤ線用のパッド下に、例えばキャパシタや薄膜抵抗を形成する等により面積の有効利用が可能であり、チップの小型化や低コスト化にもつながる。
【０１０７】
また、図１１（ｂ）は、図７（ｂ）に示した本願の第５の実施の形態にかかるＭＭＩＣチップにおいて、上述する信号線用パッドを応用した例を示す。従来のＩ／Ｏパッドを、誘電体層４５０端部でチップの内側に折り返したような構造のパッドにすれば、プローブヘッドがあたる部分は、ＧａＡｓ基板４１０上に直接電極膜が形成されているためパッドの密着強度を高く維持できるとともに、ＧＮＤ線用パッド下の面積の有効利用も可能となる。
【０１０８】
このようにパッド周辺の膜構造が微妙に異なる場合にも、信号線用パッドの先端部に突起部を備えることで、測定時のプローブ位置を特性し、再現性の良い測定を確保できる。
【０１０９】
また、後述するように、ＭＭＩＣチップ上に形成される伝送線路は、薄膜マイクロストリップ線路の他、逆マイクロストリップ線路およびコプレーナ線路を有するものでもよい。
【０１１０】
（第７の実施の形態）
本発明の第７の実施の形態について、図１２（ａ）、図１２（ｂ）を参照して説明する。第７の実施の形態におけるＭＭＩＣチップも、第６の実施の形態同様、主に回路形成領域の周囲に設けられるＩ／Ｏパッドのパターンに特徴を有するものである。
【０１１１】
図１２（ａ）は、第７の実施の形態にかかるＭＭＩＣチップの高周波特性測定部であるＩ／Ｏパッドの一部を示した平面図である。また、図１２（ｂ）は、図中切断線Ｃ−Ｃ’における断面図である。ここでは、伝送線路として、コプレーナ線路を採用するＭＭＩＣチップを例に挙げた。
【０１１２】
図１２（ｂ）に示すように、コプレーナ線路構造とは、ＧａＡｓ基板４１０上に直接信号線４３０とＧＮＤ線４２０の両方を形成する構造をいう。信号線４３０の両側に一定の間隙をおいて、ＧＮＤ線４２０が形成される。マイクロストリップ線路構造に比較し、誘電体層の存在が不要なため、構成がより簡易であり、プロセス上の負担が少ない。よって、最近薄膜マイクロストリップ線路とともに、その使用が検討されている線路構造のひとつである。
【０１１３】
図１２（ａ）に示すように、ＧａＡｓ基板４１０の表面端部には、信号線用パッド４３０ａと、その両脇にＧＮＤ線用パッド４２０ａ、４２０ｂが形成されている。これらのパッドはそれぞれコプレーナ線路を構成する信号線４３０とＧＮＤ線４２０からひきだされた測定用パッドである。図中左側がＭＭＩＣ回路形成部に相当する。各パッドの幅は従来と同様に約５０μｍ〜７０μｍである。
【０１１４】
特徴的なことは、信号線用パッド４３０ａの平面パターンにおいて、先端部両側にテーパを形成し、パッド先端部に設けた左右のテーパに挟まれたパッド先端部をプローブヘッド接触領域４４０ａとしていることである。
【０１１５】
プローブヘッド接触領域４４０ａは、信号線パッド４３０ａの左右に設けたテーパにより、その位置を肉眼でも容易に特定することが可能となる。この結果、第６の実施の形態におけるＭＭＩＣチップと同様に、測定パッドに接触させるネットワークアナライザのプローブヘッドの接触点の位置を特定できるため、測定毎の測定位置ずれは回避することが可能となり、高周波測定における測定精度の確保ならびに測定の再現性の向上が期待できる。
【０１１６】
なお、第７の実施の形態にかかるパッド形状では、第６の実施の形態の場合よりボンディング領域を多く確保できる利点もある。
【０１１７】
なお、図１２（ａ）に示すように、コプレーナ線路構造の場合は、信号線がある程度長いと、信号線の両側のＧＮＤ線に電位差を生じやすいため、パッドのすぐ近くに、両ＧＮＤ線間を接続するための電気的なブリッジ４６０を形成して電位差の発生を解消している。ブリッジ４６０の下には、信号線４３０との電気的ショートを防ぐため、ＢＣＢ、ポリイミドなどの誘電体層４６５が形成される。なお、ブリッジ４６０をボンディングワイヤで形成することもできる。この場合の絶縁体は空気となる。
【０１１８】
なお、第７の実施の形態にかかるパッド形状は、コプレーナ線路構造のＭＭＩＣチップのみならず、第６の実施の形態で説明したようなマイクロストリップ線路構造や逆マイクロストリップ線路構造を採用するＭＭＩＣチップにおいても有効である。
【０１１９】
（第８の実施の形態）
本発明の第８の実施の形態について、図１３（ａ）、図１３（ｂ）を参照して説明する。第８の実施の形態におけるＭＭＩＣチップも、第６の実施の形態同様、主に回路形成領域の周囲に設けられるＩ／Ｏパッドのパターンに特徴を有するものである。
【０１２０】
図１３（ａ）は、第８の実施の形態にかかるＭＭＩＣチップの高周波特性測定部であるＩ／Ｏパッドの一部を示した平面図である。また、図１３（ｂ）は、図１３（ａ）中の切断線Ｄ−Ｄ’における断面図である。図１３（ｂ）に示すように、ここでは、伝送線路として、逆マイクロストリップ線路を採用するＭＭＩＣチップを例に挙げた。逆マイクロストリップ線路構造では、信号線４３０とＧＮＤ線の位置が誘電体層４５０を挟んで上下で逆となる。
【０１２１】
第８の実施の形態にかかる特徴は、信号線用パッド４３０ａの先端部に隣接し、その左右両側のパッドと接触しない程度の位置に、プローブヘッド接触領域４４０ａを特定するための目印となるＬ字型やＴ字型等のガイドパターン４７０ａ、４７０ｂを形成していることである。パターンを形成する材料は、金属薄膜、抵抗体、絶縁体いずれかの材料でもよい。ここでは、信号線用のパッド４４０ａとＧＮＤ線用のパッド４２０ａ、４２０ｂとして同一形状を用い形状自体では信号線とＧＮＤ線の区別をつけていないが、例えばガイドパターンの形状、長さおよび太さ等を左右で変えることにより、ボンディングミスの防止は可能である。
【０１２２】
この結果、第６の実施の形態におけるＭＭＩＣチップと同様に、測定パッドに接触させるネットワークアナライザのプローブヘッド接触領域４４０ａの位置を特定できるため、測定毎の測定位置ずれを回避することが可能となり、高周波測定における測定精度の確保ならびに測定の再現性の向上が期待できる。
【０１２３】
なお、目印になるガイドパターンは、Ｔ字型，Ｌ字型のどちらも効果があるが、金属パターンでＴ字型を形成した場合、ボンディングワイヤによる信号線とＧＮＤ線との電気的ショートを防ぐ意味では、Ｌ字型の方が有利である。勿論、それ以外のパターンでもかまわない。
【０１２４】
第８の実施の形態にかかるパッド周囲の構成は、コプレーナ線路構造のＭＭＩＣチップのみならず、第６の実施の形態で説明したようなマイクロストリップ線路構造や逆マイクロストリップ線路構造を採用するＭＭＩＣチップにおいても有効である。
【０１２５】
（第９の実施の形態）
本発明の第９の実施の形態について、図１４（ａ）〜図１５（ｂ）を参照して説明する。図１４（ａ）、図１４（ｂ）は、チップ周縁部の構成を概略的に示す平面図である。便宜上、チップ内側の回路形成部は図示を省略している。
【０１２６】
ここでは、基板４９０の四辺それぞれに信号線用パッド４３０ａとＧＮＤ線用パッド４２０ａ、４２０ｂを形成した例を示している。また、このＭＭＩＣチップにおいては、ＧＮＤの強化のため、回路形成部のみならず基板外周の端部に沿ってもＧＮＤ線が設けられている。なお、図示は省略したが、信号線用パッド４３０ａおよびＧＮＤ線用パッド４２０ａ、４２０ｂのパターンは、第６〜第８の実施の形態に示したいずれかのパターンが採用され、プローブヘッドをあてる領域の特定がしやすくなっているものとする。
【０１２７】
図１４（ａ）に示す平面構成において特徴的なことは、各ＧＮＤ線用のパッド４２０ａ、４２０ｂに隣接する位置のＧＮＤ線に窪みパターン４７５が形成されている点である。また、図１４（ｂ）に示す平面構成では、窪みパターン４７５の代わりにスリット４８０が形成されている。
【０１２８】
高周波特性の測定の際は、プローブヘッドをまずパッドの先端部に接触させ、さらにこのプローブをパッド中央の測定位置まで滑らすように移動させる。ここで、最初にプローブヘッドをあてるプローブヘッド接触領域については、第６〜第８の実施の形態において説明したように、パッドの先端に突起部を設けたり、ガイドパターンを設けることにより特定することができる。
【０１２９】
本実施の形態では、さらにスリット４８０や窪みパターン４７５が設けられているため、スリット４８０の位置や、窪みパターン４７５の深さ位置を参照して、プローブヘッドを滑らせる距離、即ちパッド上の移動停止位置も特定することが可能となる。
【０１３０】
即ち、上述した第６〜第８の実施の形態におけるパターンを採用することで図１４（ａ）、図１４（ｂ）中におけるＸ方向のプローブヘッドの位置が特定され、さらに、窪みパターン４７５やスリット４８０を設けることにより、Ｙ方向のプローブヘッドの位置が特定できることとなる。よって、さらに、測定の測定精度や再現性を向上させることができる。なお、ここに示したパターン以外にも、Ｙ方向のプローブヘッドの位置が特定できるパターンであればどのようなパターンを採用してもよい。
【０１３１】
なお、パッドパターンは、信号線用パッド４３０ａ、ＧＮＤ線用パッド４２０ａ、４２０ｂのいずれの場合も角部を削りとったパターンにすることが好ましい。
【０１３２】
図１５（ａ）、１５（ｂ）は、ＭＭＩＣチップ上のＩ／Ｏパッドとこれを実装するパッケージ上の電極パッドとをボンディングワイヤで接続した状態を示す概略平面図である。図１５（ａ）は、ＭＭＩＣチップがパッケージの所定の位置に精度良く搭載された場合、図１５（ｂ）は、パッケージ上のＭＭＩＣチップの固定位置が所定の位置からずれてしまった場合を示す。
【０１３３】
ＭＭＩＣチップが所定位置に精度良く搭載された場合は、ＭＭＩＣチップ上の各パッドとパッケージ上の電極パッドはボンディングワイヤで良好に接続されるが、ＭＭＩＣチップの固定位置がずれた場合は、ワイヤのたわみなどでワイヤと隣接パッドとが電気的にショートしてしまう危険性がある。特に、ここではＭＭＩＣチップやパッケージ上の電極パッドのピッチに余裕がある為顕著ではないが、さらに小型化することを考えた場合には、ワイヤーのたわみなどで隣接パッドとショートしてしまう危険性がある。このような場合、パッドパターンが角を取った形状となっていれば、ショートは起こりにくい。また、一般に膜の剥離はパターンの角部から発生するため、角を丸めると膜がはがれにくく効果を有する。
【０１３４】
以上、各実施の形態に沿って本発明について説明したが、本発明はこれに限られるものではない。
【０１３５】
【発明の効果】
以上に説明したように、Ｉ／Ｏパッドのパターンに突起部もしくはパターン近傍にガイドパターンを備えることにより、ＭＭＩＣチップの特性測定の際の測定装置を特定することができ、測定精度を向上させ、チップの信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＭＭＩＣチップの断面図である。
【図２】本発明の第１の実施の形態におけるＭＭＩＣチップの製造工程を説明するための各工程におけるチップの断面図である。
【図３】本発明の第１の実施の形態におけるＭＭＩＣチップの製造工程を説明するための各工程におけるチップの断面図である。
【図４】本発明の第２の実施の形態におけるＭＭＩＣチップの断面図である。
【図５】本発明の第３の実施の形態におけるＭＭＩＣチップの斜視図である。
【図６】本発明の第４の実施の形態におけるＭＭＩＣチップの斜視図である。
【図７】本発明の第５の実施の形態におけるＭＭＩＣチップ端部の平面図、断面図および等価回路図である。
【図８】本発明の第５の実施の形態におけるＭＭＩＣチップの別の構成例を示すＭＭＩＣチップの断面図である。
【図９】本発明の第１〜第５の実施の形態におけるＭＭＩＣチップ上に形成される薄膜回路の一例を示す等価回路である。
【図１０】本発明の第６の実施の形態におけるＭＭＩＣチップ端部の平面図および断面図である
【図１１】本発明の第６の実施の形態におけるＭＭＩＣチップ端部の平面図である。
【図１２】本発明の第７の実施の形態におけるＭＭＩＣチップ端部の平面図および断面図である。
【図１３】本発明の第８の実施の形態におけるＭＭＩＣチップ端部の平面図および断面図である。
【図１４】本発明の第９の実施の形態におけるＭＭＩＣチップの概略平面図である。
【図１５】本発明の第９の実施の形態におけるＭＭＩＣチップとパッケージ間のボンディング状態を示す平面図である。
【図１６】従来の薄膜型マイクロストリップ線路構造を有するＭＭＩＣチップの断面図である。
【図１７】従来の薄膜型マイクロストリップ線路構造を有するＭＭＩＣチップの端部の平面図、断面図および等価回路図である。
【図１８】従来のＭＭＩＣチップの特性測定時の状態を示すＭＭＩＣチップ端部の平面図である。
【図１９】ネットワークアナライザを用いた従来のＭＭＩＣチップの周波数特性の測定結果例を示すグラフである。
【符号の説明】
１０、２１０・・ＧａＡｓ基板
２０・・Ｔ型ゲート
３０ａ・・ソース
３０ｂ・・ドレイン
４０・・電極
５０、２３０・・シリコン窒化膜
６０、２５０・・薄膜抵抗
７０・・配線
８０・・絶縁体層
９０、２４０、４２０・・ＧＮＤ線
１００、２６０、４５０・・誘電体層
１０５、２６５・・ビアホール
１１０、２８０、４３０・・信号線
３００、３１０・・Ｉ／Ｏパッド
４２０ａ、４２０ｂ・・ＧＮＤ線用パッド
４３０ａ・・信号線用パッド
【図１】
0004330919.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004330919.tif 000009
【図９】
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【図１０】
0004330919.tif 000011
【図１１】
0004330919.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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