(57)【特許請求の範囲】
【請求項１】
システム（３００）であって、
基準クロックに基づき周波数ロック信号およびＰＬＬクロックを発生する位相同期ループ（ＰＬＬ）（３１０）であって、
該ＰＬＬは狭い帯域幅のモードおよび広い帯域幅のモードを有するチャージポンプを具備し、
前記周波数ロック信号は前記ＰＬＬが予め規定された帯域幅内で予期される周波数を達成したことに基づき発生され、そして
前記予期される周波数は前記基準クロックの予め定められた倍数であるもの、
前記ＰＬＬクロックおよび選択信号を受けかつシステムクロックを発生する分周回路（３３０）であって、
該分周回路は前記選択信号が第１の状態にあれば第１の周波数で前記システムクロックを発生しかつ前記選択信号が第２の状態にあれば第２の周波数で前記システムクロックを発生し、前記第１の周波数は前記第２の周波数より高いもの、
前記周波数ロック信号を受けかつ位相ロック信号を発生するイネーブル回路（３２０）であって、該イネーブル回路はカウンタを具備し、前記周波数ロック信号はプリセット期間をカウントするために前記カウンタを始動させ、かつ前記位相ロック信号は前記プリセット期間が経過したか否かを示すもの、
前記周波数ロック信号を受けかつ選択的に最大速度の動作を要求するための要求信号を発生するプロセッサ（３５０）であって、前記周波数ロック信号が前記予期される周波数が前記予め規定された帯域幅内で達成されていることを示した場合、前記プロセッサが前記第２の周波数で動作を開始する段階、そして
前記位相ロック信号および前記要求信号を受けかつ前記位相ロック信号および前記要求信号に応答して前記選択信号を発生する選択回路（３４０）であって、前記選択信号は前記要求信号が最大速度の動作を要求しかつ前記位相ロック信号が前記プリセット期間が経過したことを示す場合に前記第１の状態にあり、かつそれ以外の場合に前記選択信号は前記第２の状態にある段階、
を具備することを特徴とするシステム（３００）。
【請求項２】
データ処理システムのための動作方法であって、
Ａ）選択信号の受信に基づき複数の周波数の内の１つを提供することによってＰＬＬクロックからシステムクロックを発生する段階であって、前記選択信号が第１の状態にある時、前記システムクロックは前記複数の周波数の内の第１の周波数で発生しており、かつ前記選択信号が第２の状態にある時、前記システムクロックは前記複数の周波数の内の第２の周波数で発生しており、かつ前記第１の周波数は前記第２の周波数よりも大きい段階、
Ｂ）位相ロック信号および要求信号の受信に基づき前記選択信号を発生する段階であって、前記要求信号が最大速度の動作を要求しておりかつ前記位相ロック信号がセットリング期間が経過したことを示している場合に第１の状態にあり、かつそれ以外では前記選択信号は前記第２の状態にある段階、
Ｃ）周波数ロック信号の受信の後に前記位相ロック信号を発生する段階であって、前記周波数ロック信号は前記セットリング期間を開始させかつ前記位相ロック信号は前記セットリング期間が経過したか否かを示す段階、
Ｄ）前記周波数ロック信号によって前記第２の周波数で動作するようイネーブルされたプロセッサにおいて前記要求信号を発生する段階、そして
Ｅ）前記ＰＬＬクロックに周波数ロックしたことに応じて前記周波数ロック信号を発生する段階、
を具備することを特徴とするデータ処理システムのための動作方法。
【請求項３】
前記段階（Ｃ）は、
前記周波数ロック信号の受信に応じてカウンタをスタートさせる段階、
クロックに応じて前記カウンタを増分する段階、そして
前記カウンタが遅延カウントまで増分されたときに前記位相ロック信号を発生する段階、
を具備することを特徴とする請求項２に記載の方法。
【請求項４】
さらに、
広い帯域幅のモードにあるとき第１の電流レベルに応じて前記ＰＬＬクロックを発生する段階、そして
狭い帯域幅のモードにあるとき第２の電流レベルに応じて前記ＰＬＬクロックを発生する段階、
を具備することを特徴とする請求項２に記載の方法。
【請求項５】
前記段階（Ｅ）において、
前記周波数ロック信号は前記ＰＬＬが所定の帯域幅内で予期される周波数を達成したことに基づき発生され、そして
前記予期される周波数は基準クロックの定められた倍数である、
ことを特徴とする請求項２に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的には位相同期ループ（ＰＬＬ）をベースとしたクロック発生システムに関し、かつ特定的には本発明はバッテリ給電される装置において使用されるもののような２帯域幅（ｄｕａｌ  ｂａｎｄｗｉｄｔｈ）ＰＬＬをベースとしたクロック発生システムに関する。
【０００２】
【従来の技術】
携帯用セルラ電話またはラップトップコンピュータのような低電力電子装置の用途においては、重要な設計目標は該電子装置のバッテリ寿命を増大するために電力消費を最小にすることである。そのようなバッテリ給電される装置は典型的には該装置が動作可能ではないかあるいはユーザによって使用されていない場合にバッテリ電力を節約するために低電力モードで動作する。ＰＬＬをベースとしたクロック発生回路を有する携帯用装置においては、該ＰＬＬは通常低電力モードの間はディスエーブルまたは動作不能にされる。低電力モードから動作モードへ切り換えられるとき、ＰＬＬは再イネーブルされて携帯用装置をクロッキングするためにシステムクロックを提供する。
【０００３】
再イネーブルされた後にあるいはシステムのスタートアップに際して位相同期または位相ロックを再獲得するとき、ＰＬＬは始めにプログラムされたシステム周波数を獲得するよう試みる場合に目標周波数をオーバシュートすることになる。もしＰＬＬの目標とされる出力周波数がシステムのプロセッサの最大の仕様で定められた周波数にあれば、ＰＬＬのオーバシュートはプロセッサにおけるメモリアクセスの障害または実行障害を引き起こすことになる。従来技術のシステムにおいては、これらの問題を避けるため、ＰＬＬが位相ロックを獲得した後までシステムのプロセッサ内の実行を遅延する実行制御回路が含まれる。
【０００４】
【発明が解決しようとする課題】
理解されるように、携帯用装置はこの遅延の間はプロセッサが動作することなく動作レベルでのバッテリ電力を消費している。したがって、オーバシュートに関連する障害の危険なしにプロセッサの実行の遅延を導入せず、したがってフルパワーモードで費やされる時間を低減するＰＬＬクロック発生システムを提供することが望ましい。
【０００５】
【課題を解決するための手段】
本発明は関連する中央処理ユニット（ＣＰＵ）が位相／周波数ロックを獲得する前に命令の実行を開始できるようにする２帯域幅ＰＬＬ回路を提供する。理解されるように、本発明はプロセッサがＰＬＬの位相／周波数ロックフェーズの間に動作できるようにすることによって携帯用バッテリの電力の節約を実質的に増強する。プロセッサが動作できるようになる前のＰＬＬが再ロックするのを待機するのに費やされる時間を除去することにより、パワーセイブモードで費やされる時間を増大することによって総合的なシステム電力の低減が達成される。これは、周期的にセルラシステムに照会する（ｑｕｅｒｙ）、セルラ電話におけるように、システムが反復して低電力モードからアクティブモードにされる用途において特に有用である。
【０００６】
本発明の一態様に係わるシステム（３００）は、基準クロックに基づき第１の信号およびＰＬＬクロックを発生する位相同期ループ（ＰＬＬ）（３１０）であって、該ＰＬＬは狭い帯域幅のモードおよび広い帯域幅のモードを有するチャージポンプを具備し、前記第１の信号は前記ＰＬＬが予め規定された帯域幅内で予期される周波数を達成したことに基づき発生され、そして前記予期される周波数は前記基準クロックの予め定められた倍数であるもの、前記ＰＬＬクロックおよび選択信号を受けかつシステムクロックを発生する分周回路（３３０）であって、該分周回路は前記選択信号が第１の状態にあれば第１の周波数でシステムクロックを発生しかつ前記選択信号が第２の状態にあれば第２の周波数でシステムクロックを発生するもの、前記第１の信号を受けかつ第２の信号を発生するイネーブル回路（３２０）であって、該イネーブル回路はカウンタを具備するもの、前記第１の信号を受けかつ選択的に第３の信号を発生するプロセッサ（３５０）、そして前記第２の信号および前記第３の信号を受けかつ前記第２の信号および前記第３の信号に応答して前記選択信号を発生する選択回路（３４０）、を具備することを特徴とする。
【０００７】
本発明の別の態様によればデータ処理システムのための動作方法が提供され、該方法は、Ａ）選択信号の受信に基づき複数の周波数の内の１つを提供することによってＰＬＬクロックからシステムクロックを発生する段階、Ｂ）第２の信号および第３の信号の受信に基づき前記選択信号を発生する段階、Ｃ）第１の信号の受信の後に前記第２の信号を発生する段階、Ｄ）前記第１の信号によってイネーブルされたプロセッサにおいて前記第３の信号を発生する段階、そしてＥ）前記ＰＬＬクロックに周波数ロックしたことに応じて前記第１の信号を発生する段階、を具備することを特徴とする。
【０００８】
また、前記段階（Ｃ）は、前記第１の信号の受信に応じてカウンタをスタートさせる段階、クロックに応じて前記カウンタを増分する段階、そして前記カウンタが遅延カウントまで増分されたときに前記第２の信号を発生する段階、を具備すると好都合である。
【０００９】
さらに、広い帯域幅のモードにあるとき第１の電流レベルに応じて前記ＰＬＬクロックを発生する段階、そして狭い帯域幅のモードにあるとき第２の電流レベルに応じて前記ＰＬＬクロックを発生する段階を設けることができる。
【００１０】
また、前記段階（Ｅ）において、前記第１の信号は前記ＰＬＬが所定の帯域幅内で予期される周波数を達成したことに基づき発生され、そして前記予期される周波数は基準クロックの定められた倍数であると好都合である。
【００１１】
【発明の実施の形態】
次に図面を参照して、かつ特に図１を参照して、ＰＬＬをベースとしたクロック発生回路を有する伝統的なマイクロコントローラシステムが示される。マイクロコントローラをベースとしたシステム１００は２重または２帯域幅（ｄｕａｌｂａｎｄｗｉｄｔｈ）ＰＬＬクロック発生回路１０５を含む。２帯域幅ＰＬＬは、例えば、高速スタートアップ時間を要するがＰＬＬへの低周波数入力基準を有するシステムにおいて使用される。２帯域幅ＰＬＬは２つの動作フェーズを有する。すなわち、１）広帯域幅（高利得）フェーズおよび、２）狭帯域幅（低利得）フェーズである。電力を意識した設計において使用されるように、低い周波数の基準クロック（ＲＥＦ）が回路１０５内のＰＬＬ１１０内に入力され、該回路１０５は乗算係数入力（ｍｕｌｔｉｐｌｉｃａｔｉｏｎ  ｆａｃｔｏｒ  ｉｎｐｕｔ：Ｎ）の関数としてＰＬＬ回路出力（ＰＬＬクロック：ＰＬＬ  ＣＬＯＣＫ）を生成するために基準クロックを合成する。いくつかのシステムにおいては、ＰＬＬ１１０はロック時間を低減するために２帯域幅ＰＬＬとされる。ＰＬＬ１１０は分周器１３０に「ＰＬＬクロック」を出力し、かつカウンタ１２０に「周波数ロック（ＦＲＥＱＵＥＮＣＹ  ＬＯＣＫ）」信号を出力する。「周波数ロック」信号はＰＬＬが広帯域幅モードで動作している間に、ＰＬＬクロックが選択された帯域幅内でＰＬＬのプログラムされた周波数に到達したことを示す。しかしながら、ＰＬＬは該ＰＬＬが広帯域幅から狭い帯域幅の動作に切り換えることができる前に位相ロック状態に到達しなければならないから、経験的に求められたセットリング時間（ｓｅｔｔｌｉｎｇ  ｔｉｍｅ）、例えば１０ミリセカンド、がカウンタ１２０によってカウントされてＰＬＬが位相ロックしたことを保証する。１０ミリセカンドがカウントされた後、カウンタ１２０は「位相ロック（ＰＨＡＳＥ  ＬＯＣＫ）」信号をＣＰＵ１４０に出力してＣＰＵ１４０がシステムクロック（ＳＹＳＴＥＭ  ＣＬＯＣＫ）によってクロッキングされている間に実行を開始できるようにする。
【００１２】
分周器１３０はＣＰＵ１４０によって出力されるレジスタビット（Ｘビット）によって制御される。分周器１３０は前記ＰＬＬクロックを入力ＭによってセットされかつＸビットによって選択される２つの所望の動作周波数の内の１つへと分周するようプログラムされる。従来技術では、分周器１３０は典型的にはＰＬＬクロックの周波数に等しいかあるいは半分のシステムクロックを生成する。分周器１３０のプログラム可能な特徴はＣＰＵ１４０がシステムクロックを１つの動作周波数から他のものへと遷移させる用途において特に有用である。分周器１３０は、とりわけ、ＣＰＵの実行エラーまたはメモリアクセス障害を生じさせる可能性がある、周波数の間での遷移に際して生じるシステムクロックの周波数オーバシュートを防止する。
【００１３】
そのような周波数オーバシュートは図２に見ることができ、同図は図１のシステムに対するスタートアップ期間の間におけるシステムクロック周波数（ＳＹＳＴＥＭ  ＣＬＯＣＫ）対時間をグラフで示す。時間ｔ０において、システム１００は低電力モードからアクティブモードへと切り換わりつつあり、かつ基準クロックがＰＬＬ１１０へと入力される。時間ｔ１において、ＰＬＬ１１０は基準クロックを認識しかつ目標周波数の獲得を始める。ＰＬＬ１１０は始めに広帯域幅モードで動作しているから、図２のグラフに見られるように、ＰＬＬ１００が基準クロックへの周波数ロックを急速に獲得しようと試みる際に周波数に大きなオーバシュートを生じる。分周器１３０はＰＬＬクロックを半分に分周または除算してこのスタートアップモードの間にシステムクロックを発生するが、ＣＰＵはこの時点で実行を開始しない。ＰＬＬ１１０がそれがプログラムされた周波数に到達したことを判定したとき、前記「周波数ロック」信号がカウンタ１２０に出力され、該カウンタ１２０は基準クロックに基づき１０ミリセカンドのカウントを開始する。該カウントの終りはＰＬＬが狭い帯域幅の動作モードへ遷移するために充分に落ちついたことを示す。時間ｔ２において、カウンタ１２０は「位相ロック」信号をＣＰＵ１４０に出力してＣＰＵ１４０が実行を開始できるようにする。また、「位相ロック」はＰＬＬ１１０によって受信されて（接続は示されていない）ＰＬＬ１１０を狭い帯域幅の動作へと切り換えさせる。時間ｔ３において、ＣＰＵ１４０は分周器１３０のユニティまたは単位除数（ｕｎｉｔｙ  ｄｉｖｉｓｏｒ）を選択するためにＸビットを提供し、これは「システムクロック」をＰＬＬクロックの周波数へと切り換える。明らかに、ｔ１およびｔ２の間の１０ミリセカンドの期間の間に、ＣＰＵ１４０はコード（ｃｏｄｅ）を実行することを許されずかつしたがって動作できない。しかしながら、クロック発生回路１００およびシステム内の他の回路は低電力モードからアクティブモードへと切り換えられておりかつ効率悪く電力を消費している。
【００１４】
本発明は、システムクロックがシステムの最大の仕様で定められた動作周波数を超過させることなく、ＣＰＵが位相ロック期間の間に有用な動作周波数で動作できるようにすることにより、低い周波数基準クロックを有するシステムにおけるこの効率の悪さを低減するための方法およびシステムを提供する。次に図３を参照すると、本発明の好ましい実施形態に係わる、ＰＬＬをベースとしたクロック発生回路を有するマイクロコントローラシステムが示されている。システム３００はＣＰＵ３５０およびクロック発生回路３０５を含む。低周波数基準クロック（ＲＥＦ）が回路３０５内の２帯域幅ＰＬＬ３１０に入力される。
【００１５】
ＰＬＬ３１０は位相ロックを獲得している場合に広帯域幅モード（高利得）で動作しかつ位相ロックを維持するために狭帯域幅モード（低利得）で動作する。ＰＬＬ３１０は基準クロックを合成して乗算係数（ｍｕｌｔｉｐｌｉｃａｔｉｏｎ  ｆａｃｔｏｒ：Ｎ）の関数としてＰＬＬクロックを生成する。一実施形態では、基準クロックが３３キロヘルツでの低周波数クロックである場合、Ｎは５１２に等しい。ＰＬＬ３１０はＰＬＬクロックを分周器３３０に出力する。分周器３３０はＡＮＤゲート３４０によって出力される「選択（ＳＥＬＥＣＴ）」信号により制御されかつＰＬＬクロックを入力Ｍによって「システムクロック」出力としてセットされる２つの所望の動作周波数の内の１つに分周するようプログラムされる。
【００１６】
ＰＬＬ３１０はまた「周波数ロック」信号をカウンタ３２０およびＣＰＵ３５０へ出力する。「周波数ロック」信号は「ＰＬＬクロック」が選択された帯域幅内でクロック発生回路のプログラムされた出力周波数に到達したことを示す。しかしながら、ＰＬＬは依然として該ＰＬＬが広い帯域幅から狭い帯域幅の動作へと切り換えできるようにするため位相ロックされた状態に到達しかつ安定な周波数に到達しなければならないため、「位相ロック」信号によって示されるセットリング期間はＰＬＬが位相ロックしたことを保証するためカウンタ３２０によってカウントオフまたはカウントされる（ｃｏｕｎｔｅｄ  ｏｆｆ）。「周波数ロック」信号は目標周波数イネーブルカウンタ３２０がｔ１からｔ２までのプリセットされた期間のカウントオフを開始する。カウンタ３２０はカウントの終りにＡＮＤゲート３４０への「位相ロック」信号入力を発生する。「周波数ロック」信号はまたＣＰＵ３５０が動作を開始しかつ位相ロック期間の間にプログラムされたタスクを達成できるようにする。プロセッサは「システムクロック」によって分周された周波数でクロッキングされるから、位相／周波数ロック期間の間に最大の仕様で定められた周波数を超える危険はない。
【００１７】
ＣＰＵ３５０は任意の所望の時間に最大速度の動作を要求するため読出し／書込みレジスタからＸビットを肯定するようにプログラムできる。Ｘビットおよび「位相ロック」信号はＡＮＤゲート３４０に入力される。ＡＮＤゲート３４０の「選択」出力は分周器３３０を制御し、この場合「選択」信号は目標周波数Ｍが１またはｎに等しくなるよう選択する。したがって、理解されるように、「選択」信号はＣＰＵ３５０がＸビットを肯定することにより最大速度の動作を要求しかつカウンタ３２０によってカウントされるセットリング期間が経過するまで分周器３３０の分周機能を選択された除数（ｄｉｖｉｓｏｒ）ｎとして選択する。「選択」信号が発生された時、分周器３３０はＰＬＬクロックの最大周波数（または、希望に応じてその何らかの分数）で「システムクロック」を生成するよう切り換える。
【００１８】
図４は、図３のシステムのスタートアップ期間の一例における時間に対するシステムクロック周波数（ＳＹＳＴＥＭ  ＣＬＯＣＫ）のグラフを示す。時間ｔ０において、携帯用装置３００は低電力モードからアクティブモードへと切り換えられておりかつ基準クロックがＰＬＬ３１０に入力される。時間ｔ１において、ＰＬＬ３１０は基準クロックを認識しかつ目標周波数の獲得を開始する。ＰＬＬ３１０は始めは広帯域幅モードで動作しているから、ＰＬＬ３１０が急速に基準クロックへの周波数ロックを獲得しようと試みる際に周波数の大きなオーバシュートが生じる。分周器３３０はＰＬＬクロックを除数Ｍで分周または除算してこのスタートアップモードの間にシステムクロックを発生する。ＰＬＬ３１０がそれが期待または予期される出力の平均周波数に到達したことを判定したとき、これは時間ｔ１の非常にすぐ後に発生し、「周波数ロック」信号がカウンタ３２０へと出力され、該カウンタ３２０は基準クロックに基づきある周期または期間（例えば、カウンタ３２０の３２８のカウントを必要とする１０ミリセカンドの期間）をカウントし始める。前記「周波数ロック」は同時にＣＰＵ３５０が、従来技術において見られたｔ２ではなく、ｔ１の付近で動作を開始できるようにする。これはセルラ電話のような携帯用システムがｔ２において最大周波数動作に到達する前にセルラサイクルの間に必要とされる仕事を完了させる可能性を与える。ＰＬＬ３１０が位相ロックしている間にＣＰＵ３５０は最大動作周波数の半分で動作するから、最大周波数を超える危険はない。
【００１９】
時間ｔ２において、カウンタ３２０はＡＮＤゲート３４０に対し「位相ロック」信号を出力し、ＰＬＬが狭い帯域幅のフェーズに遷移するために充分に落ち着いている（ｓｅｔｔｌｅｄ）ことを示す。また、「位相ロック」はＰＬＬ３１０によって受信されて（接続は示されていない）ＰＬＬ３１０を狭い帯域幅の動作に切り換えさせる。時間ｔ２においてまたはその前に（あるいは、他の例ではｔ２の後に）、ＣＰＵ３５０は分周器３３０のユニティまたは単位除数（ｕｎｉｔｙ  ｄｉｖｉｓｏｒ）を選択するためＸビットを肯定し、これは「システムクロック」を「ＰＬＬクロック」の周波数へと切り換える。好ましい実施形態では、「ＰＬＬクロック」の周波数はシステムの仕様で定められた最大周波数とされる。図４に見られるように、本発明のシステムは時間ｔ２において最大動作周波数を達成することができ、それはＣＰＵ３５０は期間ｔ１〜ｔ２の間は、位相ロックが生じたときにそれが動作可能でありかつＸビットを直ちに発行できるように半分の周波数で実行しているからである。したがって、図４が示すように、好ましい実施形態のシステムは期間ｔ１〜ｔ２の間に半分の動作周波数で動作し、かつ時間ｔ２およびｔ３の間に最大（フル：ｆｕｌｌ）動作周波数で動作しシステムがその動作タスクを完了しかつ低電力モードにより早く戻ることができるようにする。従来技術のシステムはｔ３の後までコードの実行を開始さえもしない。
【００２０】
【発明の効果】
したがって、本発明はシステムクロックの位相ロックの間にプロセッサの実行を可能にするＰＬＬをベースとしたクロック発生回路を提供することが理解されるであろう。これは実質的に電力の節約を改善しかつ処理能力を増大する。ＰＬＬがＰＬＬクロック出力を分周器に発生し、該分周器が前記ＰＬＬクロックをシステムクロック出力へと分周する。ＰＬＬは所望の出力周波数を獲得したことに応じて周波数ロック信号を出力し、これはカウンタを開始しかつシステムクロックによってクロッキングされるＣＰＵの実行を可能にする。ＣＰＵはそれによって周波数のオーバシュートが引き起こす障害の危険なしに位相ロックの間に分周された周波数で実行することができるようにされる。カウンタが経過しかつＣＰＵが最大周波数の動作を要求したとき、選択信号が生成されて分周器を最大周波数のシステムクロックを出力するよう切り換えさせ、それによってＰＬＬが安全に位相ロックされたときにＣＰＵが最大周波数で実行できるようにする。
【００２１】
本発明が好ましい実施形態に関して説明されたが、当業者には本発明は数多くの方法で変更することができかつ上で特に示しかつ説明したもの以外の数多くの実施形態を取り得ることは明らかであろう。したがって、添付の特許請求の範囲は本発明の真の範囲内に入る本発明の全ての変更をカバーすることを意図している。
【図面の簡単な説明】
【図１】ＰＬＬをベースとしたクロック発生回路を有する伝統的なマイクロコントローラシステムを示すブロック回路図である。
【図２】図１のシステムに対するスタートアップ期間の間における時間に対するシステムクロック周波数（ＳＹＳＴＥＭ  ＣＬＯＣＫ）の関係を示すグラフである。
【図３】本発明の好ましい実施形態に係わる、ＰＬＬをベースとしたクロック発生回路を有するマイクロコントローラシステムを示すブロック回路図である。
【図４】本発明の好ましい実施形態に係わる、図３のシステムのスタートアップ期間の１つの例において、時間に対するシステムクロック周波数（ＳＹＳＴＥＭ  ＣＬＯＣＫ）の関係を示すグラフである。
【符号の説明】
１００，３００  マイクロコントローラシステム
１１０，３１０  ＰＬＬ
１２０，３２０  カウンタ
１３０，３３０  分周器
１４０，３５０  ＣＰＵ
３４０  ＡＮＤゲート
１０５，３０５  クロック発生回路
【図１】
0004206151.tif 000002
【図２】
0004206151.tif 000003
【図３】
0004206151.tif 000004
【図４】
0004206151.tif 000005