(57)【特許請求の範囲】
【請求項１】
半導体デバイスをテストするためのイベント型テストシステムにおいて、
おのおのが被試験半導体デバイスのピンに対応する複数のピンユニットを有する２またはそれ以上のテスタモジュールと、
２またはそれ以上のテスタモジュールを収容するためのメインフレームと、
上記テスタモジュールと被試験デバイス間を電気的に接続するためにそのメインフレーム上に装備されたテストフィクスチャと、
上記テスタモジュールとのコミュニケーションを行いテストシステムの総合的動作を制御するホストコンピュータと、
そのホストコンピュータによりアクセスされ、個別メモリあるいは被試験デバイスに埋込まれたメモリをテストするためのメモリテストパターンを生成するためのサイクル形式で形成されたアルゴリズミックパターンおよびソフトウェアツールのライブラリを格納するデータ記憶部と、
を有し、上記テスタモジュールのピンユニットのそれぞれは、イベント形式の半導体デバイス設計データから得られたテストデータにより動作するイベントテスタとして構成され、試験対象メモリに関する情報やメモリテストアルゴリズムは、メモリテストの開始前にホストコンピュータにより指定され、テストサイクル毎にテスト信号のタイミングを規定するテストデータの記述形式である上記サイクル形式のアルゴリズミックパターンを、上記データ記憶部により、テスト信号のタイミングを直前イベントからの時間差で規定するテストデータの記述形式であるイベント形式テストデータに変換し、上記変換されたイベント形式テストデータにより発生したテストパターンをピンユニットにより被試験半導体デバイスに印加する、ことを特徴とするイベント型テストシステム。
【請求項２】
上記複数のピンユニットの１部は被試験デバイスのロジックテストに割り当てられ、上記複数のピンユニットの他の１部は被試験デバイスのメモリテストに割り当てられる、請求項１に記載のイベント型テストシステム。
【請求項３】
上記複数のピンユニットの全てをメモリテストに割り当てることにより、複数の被試験メモリデバイスを同時に並列にテストする、請求項１に記載のイベント型テストシステム。
【請求項４】
上記各テスタモジュールは複数のピンユニットを有し、その複数のピンユニットの数は、他のテスタモジュールと同一または相違する、請求項１に記載のイベント型テストシステム。
【請求項５】
上記テスタモジュールと上記テストフィクスチャを接続するための接続仕様が標準化されている、請求項１に記載のイベント型テストシステム。
【請求項６】
上記被試験デバイスを搭載するためのメカニズムを有したパフォーマンスボードをさらに有し、上記テストフィクスチャはそのパフォーマンスボードと上記テスタモジュールを接続するための接続メカニズムを有している、請求項１に記載のイベント型テストシステム。
【請求項７】
上記テスタモジュールのそれぞれは、複数のピンカードを有し、その各ピンカードは、複数のピンユニットを有している、請求項１に記載のイベント型テストシステム。
【請求項８】
テストの開始前に使用者により、上記サイクル形式の上記アルゴリズミックパターンおよびソフトウェアツールを格納するライブラリから上記メモリテストアルゴリズムを指定し、被試験メモリデバイスのサイズ、構成、タイミングに関する情報を特定する、請求項１に記載のイベント型テストシステム。
【請求項９】
上記データ記憶部のソフトウェアツールは、上記ホストコンピュータにより指定されたメモリテストパターンとそのホストコンピュータに与えられた被試験メモリデバイスについての情報とに基づいてテストベンチを発生するためのテストベンチ発生器と、そのテストベンチ発生器により発生されたテストベンチをシミュレートすることにより有効性を検証したメモリテストパターンを得るためのロジックシミュレータと、この検証したメモリテストパターンをイベント形式に変換するイベントコンパイラとを有する、請求項１に記載のイベント型テストシステム。
【請求項１０】
上記データ記憶部に格納された、上記アルゴリズミックパターンのライブラリと、上記テストベンチ発生器と、上記ロジックシミュレータは、Ｃ／Ｃ＋＋言語を含む高級言語により記述されたソフトウェアルーチンにより置き換えられる、請求項９に記載のイベント型テストシステム。
【請求項１１】
上記ピンユニットのそれぞれは、
テストパターンを形成するための各イベントのタイミングデータを格納するためのイベントメモリと、
そのイベントメモリにアドレスデータを供給するためのアドレスシーケンサと、そのイベントメモリからのタイミングデータに基づいて、テストパターンを形成する手段と、
そのテストパターンを、被試験デバイスの対応するピンに転送し、その被試験デバイスからの応答出力信号を受信するためのピンエレクトロニクスと、
により構成される、請求項１に記載のイベント型テストシステム。
【請求項１２】
半導体デバイスをテストするためのイベント型テストシステムにおいて、
おのおのが被試験半導体デバイスのピンに対応する複数のピンユニットを有する２またはそれ以上のテスタモジュールと、
２またはそれ以上のテスタモジュールを収容するためのメインフレームと、
上記テスタモジュールと被試験デバイス間を電気的に接続するためにそのメインフレーム上に装備されたテストフィクスチャと、
上記テスタモジュールとのコミュニケーションを行いテストシステムの総合的動作を制御するホストコンピュータと、
特定されたサイクル形式で形成されたテストパターンアルゴリズムおよび被試験メモリについての情報に基づいて、被試験個別メモリあるいは被試験デバイスに埋込まれたメモリをテストするためのメモリテストパターン発生をするためのイベントデータをオフラインで生成するための手段と、
を有し、上記テスタモジュールのピンユニットのそれぞれは、イベント形式の半導体デバイス設計データから得られたテストデータにより動作するイベントテスタとして構成され、被試験デバイスのテストの開始前に、テストサイクル毎にテスト信号のタイミングを規定するテストデータの記述形式である上記サイクル形式のアルゴリズミックパターンを、上記イベントデータの生成手段により、テスト信号のタイミングを直前イベントからの時間差で規定するテストデータの記述形式であるイベント形式テストデータに変換し、かつその変換したイベント形式テストデータをテスタモジュールのピンユニットに転送するように構成したことを特徴とするイベント型テストシステム。
【請求項１３】
上記イベントデータをオフラインで生成するための上記手段は、上記ホストコンピュータにより指定されたメモリテストパターンとそのホストコンピュータに与えられた被試験メモリデバイスについての情報とに基づいてテストベンチを発生するためのテストベンチ発生器と、そのテストベンチ発生器により発生されたテストベンチをシミュレートすることにより有効性を検証したメモリテストパターンを得るためのロジックシミュレータと、この検証したメモリテストパターンをイベント形式に変換するイベントコンパイラとを有する、請求項１２に記載のイベント型テストシステム。
【請求項１４】
上記イベントデータをオフラインで生成するための上記手段における上記テストベンチ発生器と上記ロジックシミュレータは、Ｃ／Ｃ＋＋言語を含む高級言語により記述されたソフトウェアルーチンにより置き換えられる、請求項１３に記載のイベント型テストシステム。
【請求項１５】
上記ピンユニットのそれぞれは、テストパターンを形成するための各イベントのタイミングデータを格納するためのイベントメモリと、そのイベントメモリにアドレスデータを供給するためのアドレスシーケンサと、そのイベントメモリからのタイミングデータに基づいて、テストパターンを形成する手段と、そのテストパターンを、被試験デバイスの対応するピンに転送し、その被試験デバイスからの応答出力信号を受信するためのピンエレクトロニクスと、により構成される、請求項１２に記載のイベント型テストシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体デバイスをテストするためのイベント型テストシステムに関する。特に本発明は、メモリやロジックデバイスを含む複数の半導体デバイスを同時にテストするためのモジュール構造を有するイベント型テストシステムに関する。本発明のイベント型テストシステムは、埋込み型メモリ及びスタンド・アロンメモリ内の機能的欠陥や物理的欠陥を検出する。
【０００２】
【従来の技術】
半導体メモリは、コンピュータやマイクロプロセッサをベースとした応用におけるようなデジタルロジックによるシステムデザインにおいて、最も重要なマイクロエレクトロニクス素子と考えられている。特に、埋込み型メモリは、今日のＩＣにおいてキーとなる重要な素子である。この埋込み型メモリは、レジスタファイル、ＦＩＦＯ（ファーストイン・ファーストアウト）、データキャッシュ、インストラクションキャッシュ、送信・受信バッファー、テクスチュア・プロセシング用記憶等として用いられている。現在においては、埋込み型メモリやスタンド・アロンメモリ（個別メモリ）は、ＬＳＩテスタのＡＬＰＧ（アルゴリズミックパターン発生）ユニットにより生成された、サイクル形式のテストパターンに基づいて、テストされている。イベント形式のテストベクターを用いてメモリデバイスをテストする方法は、現在は未だ行われていないと思われる。本発明は、イベント形式の環境の下で、メモリテストを実施する方法に関するものである。本発明によるテスト方法は、スタンド・アロンメモリにも埋込み型メモリに適用できる。
【０００３】
イベント型テストシステムにおいては、イベントという概念を用いている。このイベントとは、半導体デバイスをテストするために使用する信号について、そのロジック状態のあらゆる変化点を示すものである。例えば、このような変化点の例は、テスト信号の立ち上がりエッジや下りエッジ、あるいはストローブ信号のタイミングエッジである。イベントのタイミングは、基準点からの時間長によって定義される。一般に、このような基準点は、直前のイベントのタイミング（デルタタイム）である。別の基準点として、全てのイベントに共通した動作開始点（絶対時間）でもよい。
【０００４】
イベント型テストシステムでは、サイクル型テストシステムの場合と異なり、テストサイクル毎にテスト信号の波形、ベクター、遅延時間等に関する複雑な情報をタイミングメモリ（イベントメモリ）内のタイミングデータに含む必要がないので、タイミングデータの記述は大幅に単純化できる。またイベント型テストシステムでは、上述したように、イベントメモリ内に格納される各イベントのタイミング（イベント）データは、一般に、現在のイベントと直前のイベント間の時間差で表現されている。このような互いに隣接したイベント間の時間差（デルタタイム）は、固定のイベント開始点からの時間差（絶対時間）と異なり、その値は小さいので、メモリ内のデータサイズも小さくすることができ、結果としてメモリ容量を減少できる。
【０００５】
ＩＣのデザインの段階において、ＩＣの設計者は、埋込み型メモリのようなメモリデバイスのＲＴＬ（レジスタトランスファーレベル）モデルを作成する。このモデルは、ＶｅｒｉｌｏｇやＶＨＤＬのような高級レベル言語（ＨＤＬ）で書き込みされている。設計者はこれらのモデルを用いることで、ＶｅｒｉｌｏｇやＶＨＤＬ（以下「Ｖｅｒｉｌｏｇ／ＶＨＤＬ」という）シミュレーションテストベンチを作成することができる。このシミュレーションテストベンチにおける基本的な方式は、各サイクル毎に対象メモリについて書き込み・読み出し動作を行い、そのメモリへの出し入れにおけるデータの取り扱いが有効にされているかを確認することである。これは、機能的テストベンチと呼ばれている。機能的テストベンチにおけるテストベクターは、イベント形式になっている。イベント形式のテストベクターは、本発明の譲受人の所有する米国特許番号０９／３４０３７１および０９／４０６３００に開示されているイベント型テストシステムにより、被試験デバイスの機能テストをするために使用できる。
【０００６】
これら機能的テストベクターは、被試験メモリについてデータが有効に出し入れ処理されているかについて、被試験メモリの機能的不良を検出するものである。したがって、このテストベクターは、被試験メモリの物理的不良（例えばメモリセルのスタック・アト・フォルト、２つのセル間のカップリング、ライン間のブリッジ、パターン感度型フォルト等）を検出するように形成されていないため、被試験メモリ内の物理的不良を検出することはできない。もしメモリに物理的不良があっても、機能テストベクターによるテストにおいては、メモリのデータ出し入れ機能は、正常であるように判断され得る（その際のデータ自体が欠陥であっても）。従って、被試験メモリの物理的不良をテストすることが必要となる。
【０００７】
さらに、例えば上述した米国特許出願番号によるイベント型テストシステムにより、被試験メモリの機能的テストを行う場合には、テストベクタが既にイベント形式で作成されているので、イベント形式の環境下でメモリをテストするのが自然でありかつ費用効果が得られる。従って、イベント形式によるメモリテストベクター生成を行い、それをテスタにより、被試験メモリに印加する方法が必要である。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、埋込み型メモリやスタンド・アロンメモリのようなメモリデバイスをテストするために、イベント形式でメモリテストベクターを生成するイベント型半導体テストシステムを提供することにある。
【０００９】
また、本発明の他の目的は、サイクル形式で作成されたアルゴリズミックテストパターンを用いて、イベント形式のメモリテストベクター生成を行うことによって、被試験メモリデバイスにおける機能的不良および物理的不良を検出することができるイベント型テストシステムを提供することにある。
【００１０】
本発明の更に他の目的は、２またはそれ以上の異なるテストを同時に並列に行うことができ、その内の少なくとも１つはメモリテストである、モジュール方式で構成されたイベント型テストシステムを提供することにある。
【００１１】
また、本発明の更に他の目的は、２またはそれ以上の同一または異なるメモリテストを同時に並行に行うために、２またはそれ以上のテスタモジュール（ピンユニットグループ）が、互いに独立して動作をすることができるようなモジュール方式で構成されたイベント型テストシステムを提供することにある。
【００１２】
【課題を解決するための手段】
本発明のイベント型テストシステムは、２またはそれ以上のテスタモジュールを有しており、その各テスタモジュールは複数のピンユニットを有している。ピンユニットのそれぞれは、被試験半導体デバイス（ＤＵＴ）のピンに対応している。イベント型テストシステムは、そのテスタモジュールの他に、２またはそれ以上のテスタモジュールを収容するためのメインフレームと、テスタモジュールとＤＵＴ間を電気的に接続するためにそのメインフレーム上に装備されたテストフィクスチャと、テスタモジュールとのコミュニケーションを行いテストシステムの総合的動作を制御するホストコンピュータと、そのホストコンピュータによりアクセスされ、スタンド・アロンメモリあるいは被試験デバイスに埋込まれたメモリをテストするメモリテストパターンを生成するための、アルゴリズミックパターンやソフトウェアルーチンのライブラリを格納するデータ記憶部と、を有している。本発明では、テスタモジュールのそれぞれは、互いに独立して動作し、被試験メモリに関する情報やメモリテストアルゴリズムは、メモリテストの開始前にホストコンピュータにより指定される。
【００１３】
本発明のイベント型テストシステムは、メモリデバイスをテストするためのイベント形式のメモリテストベクターを生成することができる。このようなメモリテストベクターは、サイクル形式のアルゴリズミックパターンを用いて生成することができる。従って、被試験メモリデバイスの機能的不良のみではなく、物理的不良も検出することができる。本発明のイベント型テストシステムは、２またはそれ以上のテスタモジュールが互いに独立して動作をするモジュール構成を有するので、２またはそれ以上の同一または異なるメモリテストを、あるいは２またはそれ以上の異なるタイプのテストを同時に並行して実施することができる。スタンド・アロンメモリあるいは埋込み型メモリのいずれであっても、イベント形式の環境下でテストをすることができ、これはデザインシミュレーションの環境と同一である。また、本発明は、メモリの物理的欠陥を検出するためのいかなるメモリテストアルゴリズムを使用することも可能である。イベント形式のメモリベクターを、オフラインで生成することにより、イベント型テストシステムをメモリベクター形成のためには専用しないので、テストの効率をさらに向上させることができる。
【００１４】
【発明の実施の形態】
本発明のイベント型テストシステムは、第１図に示すようなモジュール式構造を有しており、この構造についてここで簡単に説明する。より詳細には、本発明の譲受人が所有する米国特許出願番号０９／４３４８２１「モジュール型フレキシブル半導体テストシステム」、あるいは米国特許出願番号０９／４３９８６５「混成信号デバイステストのためのイベント型テスタアーキテクチャ」に記述されている。
【００１５】
テストヘッド（テストシステムメインフレーム）２４には、例えばテストフィクスチャ２７のピン数や、被試験デバイスのタイプ、被試験デバイスのピン数等に基づいて、複数のテスタモジュールが搭載される。そのテストフィクスチャとテスタモジュール間のインタフェース（接続）についての仕様は、標準化されているので、いかなるテスタモジュールをテストシステムメインフレーム２４内のいかなる位置に搭載することもできる。
【００１６】
テストフィクスチャ２７は、ポゴピン等の弾性コネクタを多数有しており、テスタモジュールとパフォーマンスボード２８を、電気的および機械的に接続する。被試験デバイス１９は、パフォーマンスボード２８上のテストソケットに挿入され、これにより、テストシステムとの電気的コミュニケーションが形成される。
【００１７】
一般に、テスタモジュールのそれぞれは、８個または１６個のピンカードのような複数のプリント回路基板を有する。更に、ピンカードのそれぞれは、１６個または３２個のような複数のピンユニットで構成されている。例えば、高速テスタモジュール（ＨＳＴＭ）２５は、１２８のピンユニット（またはテストピン、テストチャンネル）に対応するピンカードを有しており、また低速テスタモジュール（ＬＳＴＭ）２５は、２５６のピンユニットに対応するプリント回路基板を搭載している。ピンユニットは、特定のピンユニットグループに割り当てられており、そのピンユニットグループは通常、ピンカードあるいはテスタモジュールとなっている。後でも説明するが、各ピンユニットは、イベントテスタとして構成されており、イベント形式のデータ（イベントタイミングデータ）を用いて、テストパターンを発生して被試験デバイスのピンに印加し、その試験デバイスの出力ピンからの応答信号を評価する。
【００１８】
テスタモジュール２５のそれぞれには、インタフェース（コネクタ）２６が備えられている。コネクタ２６は、テストフィクスチャ２７の標準化仕様に合致して構成されている。例えば、テストフィクスチャ２７の標準化仕様により、コネクタピンの構成、ピンのインピーダンス、ピンとピン間の距離（ピンピッチ）、及びピンの相対的な位置等について、意図したテストヘッドに適合して規定されている。したがって、テスタモジュールの全てについて、標準化仕様に合致したインタフェース（コネクタ）２６を用いることにより、テスタモジュールの各種の組み合わせをもつテストシステムを、自由に構成することができる。
【００１９】
第１図の構成により、目的とするテストと被試験デバイスのタイプにマッチした、最適の費用・パフォーマンスによるテストシステムを構成することができる。更に、テストシステムの性能を、１またはそれ以上のテスタモジュールを置き換えることにより向上させることができ、従って、テストシステムの総合的寿命を延長させることができる。また、本発明のテストシステムは、性能が互いに異なる複数のテスタモジュールを用いることができるので、対応するテスタモジュールにより、必要な性能のテストシステムを直接的に実現できる。このように、モジュール構造のテストシステムは、その性能を、簡単にかつ直接的に向上させることができる。
【００２０】
第１図の基本的構成を用いることによって、本発明のイベント型メモリテストシステムを、第２図に示すように構成することができる。このイベント型テストシステムのモジュール式構造により、１のピンユニットグループに１のタスクを割り当てるとともに、他のピンユニットグループにはそれとは異なるタスクを実施させる。通常は、ピンユニットグループはテスタモジュールとして構成するが、それに限るものではない。ピンユニットグループ（テスタモジュール）内の全てのピンユニットの構成は互いに同一であるが、他のピンユニットグループのピンユニットとの構成は相違してもよくまた同一でもよい。ピンユニットグループは互いに独立して動作をする。全てのピンユニットは、入力イベントファイルにおける、デバイスピン特有の情報に基づいて、イベント波形のテスト信号を発生し、被試験デバイスの応答信号を比較する。したがって、このモジュール式構造により、ピンユニットグループを固有のＤＵＴピングループに割り当てし、そのＤＵＴピングループをテストする。
【００２１】
第２図の例は、ロジックやメモリデバイス、または他の機能的ブロックをテストするために構成した、５１２ピンのモジュール式イベント型テストシステムである。テストシステムメインフレーム２４は、テスタモジュール２５1−２５4を搭載し、テスタモジュールのそれぞれは、予定する被試験デバイスの５１２ピン数をカバーできような、図で示すような異なる数のピンユニットを有している。すなわちテスタモジュール２５1は２５６のピンユニットを有し、テスタモジュール２５2は１２８のピンユニットを有し、テスタモジュール２５3、２５4のそれぞれは６４のピンユニットを有している。第２図のイベント型テストシステムは更に、例えばＵＮＩＸやＮＴベースのワークステーションによるホストコンピュータ３５と、メモリテストアルゴリズムや各種ソフトウェアおよびデータ等のライブラリを格納するメモリ３７を有している。ホストコンピュータ３５は、イベント型テストシステムの全体的動作を制御する。
【００２２】
第２図のイベント型テストシステムは、システム・オン・チップ（ＳＯＣ）ＩＣのような多数の機能的ブロックを有する半導体デバイス（ＤＵＴ）をテストするのに特に有利である。例えばＤＵＴが３個のロジック機能ブロックと１個のメモリブロックを有すると想定すると、最小サイズのテスタモジュール２５4には、メモリテストを割り当てることができ、同時に他の３個テスタモジュール２５1-２５3には、ロジックテストを行うために、ＤＵＴピンの３つの異なるグループを割り当てることができる。
【００２３】
ロジックテスト用のピンユニットグループについて、イベントテストデータを、デザインシミュレーションテストベンチから、ＶＣＤ（バリューチェンジダンプ）の形態、すなわちイベント形式で得ることができる。しかし、発明の背景の説明において上述したように、デバイスの設計者は、設計したメモリの機能的欠陥を検出するためのテストデータは作成するが、メモリ内の物理的欠陥を検出するようなＶｅｒｉｌｏｇ／ＶＨＤＬによるテストベンチは作成しない。したがって、物理的不良を検出することができるメモリテストデータを、イベント形式で入手することはできない。従来のサイクル型テストシステムでは、ＡＬＰＧ（アルゴリズミックパターン発生）ユニットで形成されたサイクル形式のメモリテストベクターを、メモリデバイスの物理的および機能的不良のテストに用いている。
【００２４】
従って、本発明では、上述で説明した問題を克服し、イベント環境下でメモリデバイスのテストが行えるように、メモリテストアルゴリズムのライブラリを作成し、それをホストコンピュータのメモリ３７に搭載する。テストアルゴリズムライブラリに加えて、テストベンチ発生器、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータ、イベントコンパイラ等も、メモリ３７に搭載する。テストアルゴリズムには、チェッカーボード、マーチング、ウオーキング、ギャロッピング等のアルゴリズミック・テストパターンを含む各種のメモリテストパターンが含まれる。
【００２５】
本発明のメモリテスト方法では、ユーザは、テストアルゴリズムライブラリから、１またはそれ以上のテストアルゴリズムのタイプを選択し（符号３１）、また被試験メモリデバイスに関する情報、例えばメモリサイズ、構成、タイミング等を入力する（符号３３）。これらの入力情報に基づいて、テストベンチ発生器は、メモリテストパターンを形成するためにＶｅｒｉｌｏｇ／ＶＨＤＬシミュレータが用いるメモリ用テストベンチを発生する。
【００２６】
すなわち、テストベンチ発生器は、ソフトウェアツールであり、特定のテストパターンアルゴリズムや被試験メモリ情報に基づいてテストベンチ（テストデータ）を生成する。テストベンチは、被試験メモリのピン配置、メモリサイズ、遅延時間等のタイミング等に適合して生成されたアドレスデータ、書き込みデータ、コントロールデータを有している。テストベンチ（テストデータ）のシーケンスは、ユーザが指定したテストパターンアルゴリズムに基づいて定められる。
【００２７】
欠陥のないテストパターンを形成するために、発生されたテストベンチが完全であるかについて、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータにより評価を行う。Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータは、テストベンチをデバイスモデル（被試験メモリ）に適用して、テストベンチ（アルゴリズムテストパターン）がデバイスモデルを正確にテストできるかの確認を行うロジックシミュレータである。この過程においてエラーが発見された場合は、その情報はテストベンチ発生器にフィードバックされ、修正されたテストベンチが再形成される。従って、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータは、最終的に、有効性を確認したメモリテストパターンを、イベントコンパイラに供給する。
【００２８】
イベントコンパイラは、これらパターンをテスタモジュール２５に送信するために、イベント形式に変換する。ＶＣＤデータ（シミュレータ出力データ）をイベント形式に変換するためのコンパイラ方式については、本発明の譲受人が所有する米国特許出願番号６０／１５６１２１「ブラックボードシステムアプローチを用いたテストベクター変換」に詳細に開示されている。ホストコンピュータ３５は、次に、このイベントテストデータをメモリテストとして割り当てられたピンユニットグループ（テスタモジュール２５4）に送信する。
【００２９】
このイベントデータは、テスタモジュール２５4内のピンユニットにより、物理的なテスト波形に変換され、そのテスト波形を被試験メモリブロックに印加し、その被試験メモリブロックからの応答を受信し、受信信号を入力データ（期待値データ）と比較して、メモリに欠陥があるか否かを検証する。ピンユニットグループ（テスタモジュール）は、互いに独立して動作をすることができるので、他のテスタモジュール２５1−２５3は、テスタモジュール２５4により実施されているメモリテストと並行して、被試験デバイス（ＤＵＴ）のロジックブロックについて、ロジックテスト実行することができる。
【００３０】
本発明のテストシステムにおける動作順序を第３図のフローチャートに示す。第３図の例では、ユーザは、ステップ４１において被試験メモリに関する仕様を入力する。上述で説明したように、被試験メモリは、埋込み型メモリあるいはスタンド・アロンメモリ（個別メモリ）である。ユーザによる仕様には、テストパターンアルゴリズム・ライブラリからのテストパターンアルゴリズムの選択と、メモリ容量等のメモリサイズ、ピン配置等の構成、遅延時間等のタイミングを含む被試験メモリに関する情報が含まれている。
【００３１】
ステップ４２では、テストベンチ発生器は、指定されたテストパターンアルゴリズムと被試験メモリに関する各種仕様に基づいて、被試験メモリ用のテストベンチを発生する。上述のように、テストベンチは、被試験メモリのピン配置、メモリサイズ、アクセススピードに適合するアドレスデータ、書き込みデータ、コントロールデータを有している。テストベンチ（テストデータ）のシーケンスは、ユーザが特定した例えばチェッカーボードパターン、ピンポンパターン等のテストパターンの種類によって定められる。このようにして、テストベンチは、ステップ４３で生成される。
【００３２】
ステップ４４では、テストベンチは、欠陥のないテストパターンを形成するために、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータに供給する。Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータは、テストベンチの正当性を確認するために、テストベンチをデバイスモデル（被試験メモリ）に印加してテストシミュレーションを行う。従って、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータは、最終的に、欠陥のないメモリテストパターンを、ステップ４５において形成する。
【００３３】
ステップ４６では、コンパイラは、テストデータのイベントファイルを作成するために、有効性の確認されたメモリテストパターンを、イベント形式に変換する。ステップ４７では、ホストコンピュータ３５は、このイベントテストデータを、メモリテストとして割り当てられたピンユニットグループ（テスタモジュール２５4）に送信する。イベントテストデータは、テスタモジュール２５4内のピンユニットにより、アドレス信号、書き込みデータ、コントロール信号のような物理的なテスト波形に変換される。ステップ４８では、テスタモジュールは、テスト波形を被試験メモリブロックに供給し、被試験メモリブロックからの結果を受信してそれを入力データと比較することにより、そのメモリの不良の有無を検証する。
【００３４】
上で説明したように、ピンユニットのそれぞれは、イベントテスタとして構成されている。イベントテスタの構成例を第４図に示す。第４図のイベントテスタは、システムバス６４を介してホストコンピュータ３５に接続されたインタフェース５３とプロセサ６７を有している。インタフェース５３は、イベントテスタを被試験デバイスの入力・出力ピンに割り当てるために、例えばデータをホストコンピュータ３５からイベントテスタボード内のレジスタ（図には無い）に送信するために用いられる。例えば、ホストコンピュータ３５が、グループを割り当て指定アドレスをシステムバスに送信した場合、インタフェース５３はそれを解釈し、ホストコンピュータからのデータを指定されたイベントテスタボード内のレジスタに格納する。
【００３５】
プロセサ６７は、例えば各ピンカードまたは各テスタモジュールに装備され、イベント（テストパターン）の発生、被試験デバイスから出力された信号の評価、フェイルデータの取り込み等を含むイベントテスタボードの動作を制御する。プロセサ６７は、ピンユニットのそれぞれに備えている。また、プロセサ６７は、必ずしもピンカードやテスタモジュール毎に備える必要はなく、ホストコンピュータ３５により、上記と同一の制御機能を、イベントテスタボードに対して直接に実施するように構成してもよい。
【００３６】
アドレスコントローラ５８は、例えば最も単純な形態としてはプログラムカウンターである。アドレスコントローラ５８は、フェイルデータメモリ５７やイベントメモリ６０に供給するアドレスデータを発生する。イベントメモリ６０は、テストプログラムとしてホストコンピュータ３５から送信されたイベントタイミングデータを格納する。
【００３７】
イベントメモリ６０に格納したイベントタイミングデータは、イベント（「１」から「０」への変化点、あるいは「０」から「１」への変化点）のそれぞれのタイミングを定義するものである。例えば、イベントタイミングデータは、２種類のデータとして格納されており、その１つは基準クロックの整数倍を示し、他の１つは基準クロックの端数を示している。好ましい実施例において、イベントタイミングデータは、イベントメモリ６０に格納する前にデータ圧縮される。
【００３８】
ピンユニット（イベントテスタ）は更に、デコンプレッション部６２と、タイミングカウント・スケーリングロジック６３と、イベント発生器６９を有して構成している。デコンプレッション部６２は、イベントメモリ６０からの圧縮されたタイミングデータを伸張復元（再生）する。タイミングカウント・スケーリングロジック６３は、以前の全てのイベントタイミングデータを加算し、あるいは変更して時間長データを形成する。時間長データは、例えばあらかじめ定められた最初の基準点からの時間長（遅延時間）として、各イベントのタイミングを現している。
【００３９】
イベント発生器６９は、時間長データに基づいてテストパターンを生成し、それをドライバー・コンパレータ（ピンエレクトロニクス）６１を介して被試験デバイス１９に供給する。このようにして、被試験デバイス１９の特定されたピンについて、その応答出力を評価することによってテストが行われる。ドライバー・コンパレータ６１は主として、特定のデバイスピンにテストパターンを供給するためにテストパターンを駆動するためのドライバと、テストパターンの印加の結果としてデバイスピンから出力された信号の電圧レベルを決定し、その結果としてのロジックを期待値ロジックデータと比較するためのコンパレータとにより構成されている。
【００４０】
本発明は多くの変更実施形態が可能であるので、その中のいくつかの手段について以下に説明する。
【００４１】
第１様態においては、第３図のフローチャートに示す全てのプロセスを、オフ・ラインで行うことができる。その際には、テストベンチ発生器、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータ、イベントコンパイラのいずれについても、ホストコンピュータ３５のメモリ３７に搭載する必要はない。オフ・ラインでメモリテストパターンを作成することにより、テストシステムをパターン作成のために拘束しないので、ＩＣの製造におけるテスト費用を著しく向上させることができる。この場合、イベント形式のメモリテストパターンを、イベント型テストシステムに直接ロードしＤＵＴに供給する。
【００４２】
第２様態においては、テストベンチ発生器、テストアルゴリズムのライブラリ、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータを用いる代わりに、Ｃ／Ｃ＋＋のような高級レベル言語に書き込みされたソフトウェアルーチンのライブラリを、メモリパターン生成を行うために用いることもできる。従って、第３図のステップ４２、４３、４４をこの代替手段により置き換えることができる。Ｃ／Ｃ＋＋のような高級レベル言語を用いることにより、エンジニアにとり、コードの書き込みやデバッグがより簡単になる。更に、Ｃ／Ｃ＋＋言語のコードは、ワークステーションやホストコンピュータ３５に簡単にコンパイルができる。Ｃ／Ｃ＋＋を用いることで、オフ・ラインでテストパターンを形成する場合にも、簡単にコンパイルができる。
【００４３】
Ｃ／Ｃ＋＋ルーチンのライブラリは、ホストコンピュータ３５のメモリ内に格納することができ（第３図のテストアルゴリズムのライブラリ、テストベンチ発生器、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータに代えて）、あるいは上述の第１様態のように、オフ・ライン状態でのメモリテストパターンの形成にも用いることができる。
【００４４】
第３様態においては、１つのピンユニットグループをメモリテストに割り当て、他のピンユニットグループをロジックテストに割り当てる代わりに、ピンユニットグループの全てをメモリデバイスのテストに割り当てることができる。このような構成では、多数のメモリデバイスを、同時にテストすることができる。この実施形態は、スタンド・アロンメモリ（個別メモリ）をテストする際に特に有利である。例えば、第２図と同じピン数（５１２ピン数）を用いることで、第５図に示すように、８個のメモリデバイスを、同時に並列にテストを実施することができる。この構成は特に、いくつかのチップを平行にテストし、メモリフェイルを検出し、冗長解析とメモリリペアを行うためのウエハ・ソートテストに有効である。更に、この並列テストは、イベントテストシステムの各ピングループについて２個のＤＵＴ、あるいは４個のＤＵＴを指定するこもできる。例えば、各ピングループに４個のＤＵＴを割り当てる場合は、第５図において、３２個のメモリデバイスについて同時にテストを実施することができる。
【００４５】
好ましい実施例しか明記していないが、上述した開示に基づき、添付した請求の範囲で、本発明の精神と範囲を離れることなく、本発明の様々な形態や変形が可能である。
【００４６】
【発明の効果】
本発明のイベント型テストシステムは、メモリデバイスをテストするためのイベント形式のメモリテストベクターを生成することができる。このようなメモリテストベクターは、サイクル形式のアルゴリズミックパターンを用いて生成することができる。従って、被試験メモリデバイスの機能的欠陥のみではなく、物理的欠陥も検出することができる。本発明のイベント型テストシステムは、２またはそれ以上のテスタモジュールが互いに独立して動作をするモジュール構成を有するので、２またはそれ以上の同一または異なるメモリテストを、あるいは２またはそれ以上の異なるタイプのテストを同時に並行して実施することができる。スタンド・アロンメモリあるいは埋込み型メモリのいずれであっても、イベント形式の環境下でテストをすることができ、これはデザインシミュレーションの環境と同一である。また、本発明は、メモリの物理的欠陥を検出するためのいかなるメモリテストアルゴリズムを使用することも可能である。イベント形式のメモリベクターを、オフラインで生成することにより、イベント型テストシステムをメモリベクター形成のためには専用しないので、テストの生産性をさらに向上させることができる。
【図面の簡単な説明】
【図１】モジュール方式の構造を有するイベント型テストシステムの基本的構成を示す概念ブロック図である。
【図２】モジュール方式の構造を有する本発明のイベント型メモリテストシステムの基本的概念を示す概念ブロック図である。
【図３】本発明のイベント型メモリテストシステムにおける動作プロセスを示すフローチャートである。
【図４】本発明のテストモジュールにおけるイベントテスタ（ピンユニット）の構成例を示すブロック図である。
【図５】多数のメモリデバイスをテストする場合における、本発明のモジュール方式の構造を有するイベント型テストシステム構成例を示す概念図である。
【符号の説明】
２４   テストシステムメインフレーム
２５   テスタモジュール
２８   パフォーマンスボード
３１   テストアルゴリズムライブラリからテストアルゴリズムのタイプを選択
３３   被試験メモリデバイスに関する情報
３５   ホストコンピュータ
３７   メモリ
【図１】
0004330287.tif 000002
【図２】
0004330287.tif 000003
【図３】
0004330287.tif 000004
【図４】
0004330287.tif 000005
【図５】
0004330287.tif 000006