(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイから読み出したデータを一時的に保持する複数のラッチ回路と、
前記複数のラッチ回路の一端の二値論理データの“１”または“０”に比例した第１の電流を生成する手段と、
前記第１の電流を生成する手段中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチ素子と、
第２の所定電流を生成する手段と、
前記第１の電流と前記第２の電流を比較する手段とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【請求項２】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに書き込むデータを一時的に保持する複数のラッチ回路と、
前記複数のラッチ回路の一端の二値論理データの“１”または“０”に比例した第１の電流を生成する手段と、
前記第１の電流を生成する手段中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチ素子と、
第２の所定電流を生成する手段と、
前記第１の電流と前記第２の電流を比較する手段とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【請求項３】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイから読み出したデータを一時的に保持するラッチ回路が所定数毎にグループ化された複数のラッチ回路群と、
前記複数のラッチ回路群の一端の二値論理データの“１”または“０”に比例した第１の電流を生成する手段と、
前記第１の電流を生成する手段中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチ素子と、
第２の所定電流を生成する手段と、
前記第１の電流と前記第２の電流を比較する手段とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路群の一端の二値論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【請求項４】
前記第２の電流を生成する手段は、前記第１の電流の増減する刻みと等しい電流値の刻みで設定でき、可変であることを特徴とする請求項１乃至３いずれか１つの項に記載の半導体記憶装置。
【請求項５】
前記第２の電流の最小値は、前記第１の電流の最小値よりも大きく、前記第２の電流の最大値は、前記第１の電流の最大値よりも小さいことを特徴とする請求項１乃至３いずれか１つの項に記載の半導体記憶装置。
【請求項６】
前記第１の電流と前記第２の電流を比較する手段は、前記第１の電流を流すダイオード接続の第１のＭＯＳ型トランジスタと、前記第１のＭＯＳ型トランジスタとゲート電圧が等しく、ドレイン端が第２の電流を生成する手段に接続された第２のＭＯＳ型トランジスタとを備えたことを特徴とする請求項１乃至３いずれか１つの項に記載の半導体記憶装置。
【請求項７】
前記第１の電流を生成する手段は、ゲートに所定の固定電位が印加される第１のＭＯＳトランジスタと、前記第１のＭＯＳ型トランジスタに直列に接続され、前記複数のラッチ回路の一端の電位に基づいて、直接的または間接的にゲート電位を制御される第２のＭＯＳ型トランジスタと、前記第１のＭＯＳ型トランジスタ及び前記第２のＭＯＳ型トランジスタと直列に接続される前記スイッチ素子からなる電流経路を並列に複数備えたことを特徴とする請求項１乃至３いずれか１つの項に記載の半導体記憶装置。
【請求項８】
前記スイッチ素子は、フューズ素子であることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記スイッチ素子は、ゲートを制御されたＭＯＳトランジスタであることを特徴とする請求項７に記載の半導体記憶装置。
【請求項１０】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイから読み出したデータを一時的に保持する複数のラッチ回路と、
前記複数のラッチ回路の一端の二値論理データの“１”または“０”に比例した第１の電流を生成するように構成された第１の回路と、
前記第１の回路中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチと、
所定の第２の電流を生成するように構成された第２の回路と、
前記第１の電流と前記第２の電流を比較するように構成された第３の回路とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【請求項１１】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに書き込むデータを一時的に保持する複数のラッチ回路と、
前記複数のラッチ回路の一端の二値論理データの“１”または“０”に比例した第１の電流を生成するように構成された第１の回路と、
前記第１の回路中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチと、
所定の第２の電流を生成するように構成された第２の回路と、
前記第１の電流と前記第２の電流を比較するように構成された第３の回路とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【請求項１２】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイから読み出したデータを一時的に保持するラッチ回路が所定数毎にグループ化された複数のラッチ回路群と、
前記複数のラッチ回路群の一端の二値論理データの“１”または“０”に比例した第１の電流を生成するように構成された第１の回路と、
前記第１の回路中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチと、
所定の第２の電流を生成するように構成された第２の回路と、
前記第１の電流と前記第２の電流を比較するように構成された第３の回路とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路群の一端の二値論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【請求項１３】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイから読み出したデータを一時的に保持する複数のラッチ回路と、
前記複数のラッチ回路の一端の論理データの“１”または“０”に比例した第１の電流を生成するように構成された第１の回路と、
前記第１の回路中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチと、
所定の第２の電流を生成するように構成された第２の回路と、
前記第１の回路と前記第２の回路に接続され、前記第１の電流と前記第２の電流の絶対値を決めるように構成された電流制御回路と、
前記第１の電流と前記第２の電流を比較するように構成された第３の回路とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路の一端の論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【請求項１４】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに書き込むデータを一時的に保持する複数のラッチ回路と、
前記複数のラッチ回路の一端の二値論理データの“１”または“０”に比例した第１の電流を生成するように構成された第１の回路と、
前記第１の回路中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチと、
所定の第２の電流を生成するように構成された第２の回路と、
前記第１の回路と前記第２の回路に接続され、前記第１の電流と前記第２の電流の絶対値を決めるように構成された電流制御回路と、
前記第１の電流と前記第２の電流を比較するように構成された第３の回路とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【請求項１５】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイから読み出したデータ、またはメモリセルに書き込むデータを一時的に保持するラッチ回路が所定数毎にグループ化された複数のラッチ回路群と、
前記複数のラッチ回路群の一端の二値論理データの“１”または“０”に比例した第１の電流を生成するように構成された第１の回路と、
前記第１の回路中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチと、
所定の第２の電流を生成するように構成された第２の回路と、
前記第１の回路と前記第２の回路に接続され、前記第１の電流と前記第２の電流の絶対値を決めるように構成された電流制御回路と、
前記第１の電流と前記第２の電流を比較するように構成された第３の回路とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路群の一端の二値論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関するもので、特にフラッシュメモリにおける書き込み動作や消去動作におけるベリファイ読み出し結果の検出方法に係り、一括処理単位の大きいフラッシュメモリに好適なものである。
【０００２】
【従来の技術】
フラッシュメモリにおいては、ページ単位でデータを書き込んだり、ページ単位あるいは複数ページ単位の消去動作を行うことによって、実効的に書き込み速度や消去速度を向上している。ページ単位の書き込み動作においては、書き込みデータをシリアルに入力して１ページ分のレジスタに入力した後、書き込みパルス印加動作とベリファイ読み出し動作を行い、ページ内のデータ全てが書き込みできるまで、書き込みパルス印加動作とベリファイ読み出し動作が繰り返される。この時、ページ内の全てのデータが書き込まれたかどうかの判定には、従来、次の２つの方法が用いられている。
【０００３】
第１の方法は、書き込みパルス印加動作の後のベリファイ読み出し後に、ページ内のレジスタには、ベリファイ読み出し結果がラッチされているので、このデータをページ内全てのレジスタから読み出すことによって検出するものである。この第１の方法について、図１１により概略的に説明する。図１１は、ＮＡＮＤ型フラッシュメモリにおけるコア部のブロック図である。このコア部には、メモリセルアレイ１００、入出力バッファ１１０及びロウデコーダ１２０等が含まれている。上記メモリセルアレイ１００はデータ入出力時のＩ／Ｏが異なり、同一のカラムアドレスに割り付けられた複数のメモリセル領域１００−１，１００−２，…，１００−ｉに分割されており、例えば１ページが５１２カラムで構成される場合には、１００−１〜１００−５１２の領域に分かれている。この図１１では、８個のＩ／Ｏから構成されるメモリセルアレイ１００を例示しており、カラム選択信号ＣＳＬ０，ＣＳＬ１，…，ＣＳＬｉで制御されるカラム選択ゲートを介して、１ページ分のデータを１バイト（Ｐ／Ｂ群１０ａ）ずつ入出力バッファ１１０（Ｉ／Ｏ０〜Ｉ／Ｏ７）を介して入出力するようになっている。
【０００４】
各ＮＡＮＤ型メモリセル１３０は、ゲートが選択ゲート線ＳＧＳ，ＳＧＤにそれぞれ接続された２つの選択トランジスタＳ１，Ｓ２と、これら選択トランジスタＳ１，Ｓ２間に電流通路が直列接続され、ゲートがそれぞれワード線ＷＬ０，ＷＬ１，…，ＷＬ１５に接続されたメモリセルＭＣ０，ＭＣ１，…，ＭＣ１５とから構成されている。上記選択トランジスタＳ１の電流通路の一端は、ソース線ＣＥＬＳＲＣに接続され、上記選択トランジスタＳ２の電流通路の一端は、ビット線ＢＬ０_０〜ＢＬ０_７にそれぞれ接続される。上記選択ゲート線ＳＧＳ，ＳＧＤ及びワード線ＷＬ０，ＷＬ１，…，ＷＬ１５にはそれぞれ、ロウデコーダ１２０から出力される電圧が供給される。
【０００５】
上記ビット線ＢＬ０_０〜ＢＬ０_７にはそれぞれ、書き込みデータを一時的に保持するレジスタ（ページバッファ）Ｐ／Ｂ_０〜Ｐ／Ｂ_７が接続される。ここで、Ｐ／Ｂ_０〜Ｐ／Ｂ_７は、データ入出力バッファＩ／Ｏ０〜Ｉ／Ｏ７に対応するレジスタで、１０ａの中では同一のカラムアドレスに対応している。他のビット線ＢＬｉ_０〜ＢＬｉ_７に対しても同様に接続されるレジスタＰ／Ｂがあるため、書き込み単位である１ページ分のメモリセルに対して、同数のレジスタが接続されている。
【０００６】
上記各レジスタＰ／Ｂ_０〜Ｐ／Ｂ_７はそれぞれ、書き込みデータ保持と読み出しデータ保持の動作を兼用しており、ベリファイ読み出し結果が各レジスタＰ／Ｂ_０〜Ｐ／Ｂ_７に保持される。従って、ベリファイ読み出し後に、これらのレジスタＰ／Ｂ_０〜Ｐ／Ｂ_７のデータをカラム選択ゲートを介して信号線ＤＩＯ０〜ＤＩＯ７に読み出して、書き込みフェイルに相当するデータ数（以後フェイル数）を直接数えることによって、ページ内の全てのデータが書き込めたかどうかを知ることができる。この第１の方法では、ページ内のレジスタのデータを全て読み出すための時間が必要となるが、図示せぬカウンター回路等により、フェイル数を具体的に知ることができる。
【０００７】
これに対し、第２の方法は、ページ内のレジスタの出力ノードをＯＲ論理で検出する方法である。この例を図１２により説明する。図１２の例では、１バイト分のレジスタ群１０ａから、ベリファイ読み出し後のデータが出力されるノードＣＯＭ０，ＣＯＭ１，…，ＣＯＭｉをそれぞれ引き出して、ＰＭＯＳ（Ｐチャネル型ＭＯＳ）トランジスタ２２のゲートでそれぞれ受け、これらＰＭＯＳトランジスタ２２をそれぞれフューズ素子（Ｆｕｓｅ）２１を介して、ワイヤードＯＲ接続したものである。上記各フューズ素子２１の共通ノードＬＳＥＮと接地点間には、ＮＭＯＳ（Ｎチャネル型ＭＯＳ）トランジスタ３００の電流通路が接続され、このゲート端子が検出信号ＶＥＲＩＦＹで制御されている。検知動作前には、信号ＶＥＲＩＦＹが“Ｈ”に制御されて、共通ノードＬＳＥＮが“Ｌ”レベルにプリチャージされている。
【０００８】
上記フューズ素子２１は、正常に書き込み動作ができない不良カラムを検知動作から切り離すために設けられている。ここで、信号ＶＥＲＩＦＹが“Ｌ”になり、所定のタイミングで各カラムのレジスタ群１０ａと各カラムの信号線ＣＯＭ０〜ＣＯＭｉを接続し、あるカラムの信号線ＣＯＭに“Ｌ”レベルが出力された場合には、共通ノードＬＳＥＮがＰＭＯＳトランジスタ２２及びフューズ素子２１を介して初期状態の“Ｌ”レベルから“Ｈ”レベルに充電される。ＰＭＯＳトランジスタ２２及びフューズ素子２１が並列に接続された構成により、全てのカラムの信号線ＣＯＭ０〜ＣＯＭｉが“Ｈ”を出力しなければ、共通ノードＬＳＥＮは“Ｌ”レベル保持とはならない。従って、フェイル結果を保持したレジスタ１０ｂのデータが、ノードＣＯＭに“Ｌ”レベルとして出力される構成にすることによって、一箇所でも信号ＣＯＭが“Ｌ”レベル、すなわちフェイルを有するカラムがあると、共通ノードＬＳＥＮが“Ｈ”レベルになる。この方法では、レジスタ群１０ａから信号線ＣＯＭ０〜ＣＯＭｉにデータを出力する期間と、共通ノードＬＳＥＮの電位が確定する期間が短時間で済み、一括動作で書き込みフェイル状態の有無を検出することができる。
【０００９】
しかしながら、第１の方法では、結果を得るのに時間がかかり、第２の方法では、一括処理で結果が得られる反面、ページ内の全てのカラムがパスしたことしか知ることができないという問題がある。
【００１０】
通常の書き込み動作中、あるいは消去動作中のこのようなフェイル数検出動作は、第２の方法が高速であり機能的に充分である。しかし、例えばフューズ素子２１を溶断するか否かを決定する前のダイソートテストにおいて、不良カラムがこのパス／フェイル状態の検出回路に接続されたままであると、書き込みパルス印加動作とベリファイ読み出しの繰り返しサイクル数や、消去パルス印加動作とベリファイ読み出しの繰り返しサイクル数等の評価が行えない。この理由は、不良カラム部がフェイルデータを保持し続ける場合があるためで、この場合には、前述のフューズ素子により不良カラム部を検出回路から切り離す工程を経た後でなければ、このような評価を実施できず、テストの効率を落とすことになる。
【００１１】
また、不良カラムをフューズ素子で切り離して正常にフェイル数検知回路が動作する場合においても、半導体記憶装置の内外に誤り訂正機能がある場合には、その誤り訂正の処理能力の範囲で、書き込み動作や消去動作中のフェイル数が所定数以下ならば、擬似的にパス状態にすることが可能である。誤り訂正機能がオンチップで、あるいはシステムに搭載されることが前提になるが、このような擬似的なパスも許容することによりパフォーマンスの向上につながる。このような制御が可能になる場合の所定数のフェイル数の検出においても、従来は第１の方法を実施するため、ページ内の全てのレジスタからベリファイ読み出し後のデータを読み出す必要があり、時間がかかる問題があった。
【００１２】
従って、ベリファイ読み出し結果が全部パスしたかどうかだけでなく、フェイル数を高速に検出する方法が望まれている。
【００１３】
【発明が解決しようとする課題】
上記のように、大量のデータを一括に書き込み、消去する不揮発性メモリにおいては、全てのメモリセルが所定のデータ保持状態となったかどうかの検出機能が必要であるが、従来の半導体記憶装置は、結果を得るのに時間がかかり、別の方法では、一括処理で結果が得られる反面、ページ内の全てのカラムがパスしたことしか知ることができないという問題があった。
【００１４】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、短時間の一括処理で全てのメモリセルが所定のデータ保持状態となったかどうかを検出できる検出回路を備えた半導体記憶装置を提供することにある。
【００１５】
また、この発明の他の目的は、ベリファイ読み出し結果が全部パスしたかどうかだけでなく、フェイル数を高速に検出できる検知回路を備えた半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイから読み出したデータを一時的に保持する複数のラッチ回路と、前記複数のラッチ回路の一端の二値論理データの“１”または“０”に比例した第１の電流を生成する手段と、前記第１の電流を生成する手段中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチ素子と、第２の所定電流を生成する手段と、前記第１の電流と前記第２の電流を比較する手段とを備え、前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“１”または“０”の数を検出する。
【００１７】
また、この発明の一態様に係る半導体記憶装置は、電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイに書き込むデータを一時的に保持する複数のラッチ回路と、前記複数のラッチ回路の一端の二値論理データの“１”または“０”に比例した第１の電流を生成する手段と、前記第１の電流を生成する手段中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチ素子と、第２の所定電流を生成する手段と、前記第１の電流と前記第２の電流を比較する手段とを備え、前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“１”または“０”の数を検出する。
【００１８】
更に、この発明の一態様に係る半導体記憶装置は、電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイから読み出したデータを一時的に保持するラッチ回路が所定数毎にグループ化された複数のラッチ回路群と、前記複数のラッチ回路群の一端の二値論理データの“１”または“０”に比例した第１の電流を生成する手段と、前記第１の電流を生成する手段中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチ素子と、第２の所定電流を生成する手段と、前記第１の電流と前記第２の電流を比較する手段とを備え、前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路群の一端の二値論理データの“１”または“０”の数を検出する。
【００１９】
上記半導体記憶装置において、前記第２の電流を生成する手段は、前記第１の電流の増減する刻みと等しい電流値の刻みで設定でき、可変である。
【００２０】
上記半導体記憶装置において、前記第２の電流の最小値は、前記第１の電流の最小値よりも大きく、前記第２の電流の最大値は、前記第１の電流の最大値よりも小さい。
【００２１】
上記半導体記憶装置において、前記第１の電流と前記第２の電流を比較する手段は、前記第１の電流を流すダイオード接続の第１のＭＯＳ型トランジスタと、前記第１のＭＯＳ型トランジスタとゲート電圧が等しく、ドレイン端が第２の電流を生成する手段に接続された第２のＭＯＳ型トランジスタとを備える。
【００２２】
上記半導体記憶装置において、前記第１の電流を生成する手段は、ゲートに所定の固定電位が印加される第１のＭＯＳトランジスタと、前記第１のＭＯＳ型トランジスタに直列に接続され、前記複数のラッチ回路の一端の電位に基づいて、直接的または間接的にゲート電位を制御される第２のＭＯＳ型トランジスタと、前記第１のＭＯＳ型トランジスタ及び前記第２のＭＯＳ型トランジスタと直列に接続される前記スイッチ素子からなる電流経路を並列に複数備える。
【００２３】
上記半導体記憶装置において、前記スイッチ素子は、フューズ素子である。
【００２４】
上記半導体記憶装置において、前記スイッチ素子は、ゲートを制御されたＭＯＳトランジスタである。
【００２５】
上記のような構成によれば、書き込み動作後のベリファイ読み出し結果が保持されたラッチ回路の“１”あるいは“０”データを第１の電流に変換し、検出側では所定の第２の電流を流して、第１の電流と第２の電流を比較することによって、一括動作で所定数の“１”データあるいは“０”データがあるかどうかの判定ができる。
【００２６】
ＮＡＮＤ型フラッシュメモリにおいては、ラッチ回路に保持されているデータは、書き込みベリファイ読み出し後の結果であり、次の書き込みデータでもある。すなわち、書き込みデータはベリファイ読み出し結果を兼ねることが可能であるため、書き込みデータが保持されるラッチ回路のデータ“０”の数、あるいは“１”の数を数えることによっても、書き込みベリファイの結果を知ることができる。
【００２７】
また、上記のような構成によれば、データ“０”あるいは“１”を有するラッチ回路群を検出することによって、より短い時間での検出が可能である。複数のラッチ回路群とは、例えば１バイト分のラッチ回路を示す。
【００２８】
例えば“０”データを保持するラッチ回路の数に比例した第１の電流の刻みと、所定の第２の電流の刻みが同じで且つ可変にすれば、“０”データを保持するラッチ回路の数を検出することができる。
【００２９】
フェイルデータを有するラッチ回路が０である場合に、第１の電流は最小の０となり、第２の電流の最小値が０より大きければフェイルデータが０個であることが検出できる。また、第２の電流の最大値が第１の電流の最大値よりも小さければ、フェイルデータが所定の数以上であることを検出できる。
【００３０】
第１の電流と第２の電流をトランジスタの動作点電圧に変換して出力することができる。
【００３１】
第１の電流と第２の電流を同じ構成に基づいて生成するため回路構成が容易になる。
【００３２】
第１，第２のスイッチ素子は、フューズ素子で構成できる。
【００３３】
第１，第２のスイッチ素子を回路に置き換えれば、ＥＰＲＯＭやＥＥＰＲＯＭにより、フューズの状態に相当するデータが保持されたシステムに対応することができる。
【００３４】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、フェイル数検知回路と、この回路に関係する回路を抽出して示している。図１において、１０は書き込み単位である１ページ分のレジスタ（ページバッファＰ／Ｂ）群を示しており、１０ａは１カラム分（１バイト）のレジスタ群である。書き込み動作のベリファイ読み出し後や、消去動作のベリファイ読み出し後には、パス／フェイルデータが、各カラムのノードＣＯＭ０，ＣＯＭ１，…，ＣＯＭｉに出力される。この部分を抽出して具体的な構成例を図２に示す。この図２では、カラム単位でフェイル数を検出する場合を示している。
【００３５】
図２に示す如く、１つのレジスタ１０ｂにはラッチ回路１０ｃが設けられており、その一方のノードｎ１は、書き込み動作時や読み出し動作時において、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…に接続され、他方のノードｎ２はＮＭＯＳトランジスタ２８のゲートに常時接続されている。このラッチ回路１０ｃは、ＮＡＮＤ型フラッシュにおいては、書き込みデータや読み出しデータを一時的に保持するものである。書き込み中においては、書き込みベリファイ読み出し動作の結果と次の書き込みデータが兼ねられている。上記ＮＭＯＳトランジスタ２８に電流通路が直列に接続されるＮＭＯＳトランジスタ２９のゲートには、信号ＶＦＹが入力されるようになっている。
【００３６】
フェイル数の検知動作時には、まず、信号ＣＯＭＨｎを“Ｌ”レベルにして、ＰＭＯＳトランジスタ２７によりノードＣＯＭｉを“Ｈ”レベル（ＶＤＤ）にプリチャージした後に、信号ＶＦＹを“Ｈ”レベルにする。ベリファイ読み出し結果がパスデータの時、ノードｎ２の電位が“Ｌ”レベル、フェイルデータの時には、ノードｎ２の電位が“Ｈ”レベルとする。レジスタ群１０ａ中の全てのラッチ回路１０ｃにベリファイ読み出しの結果、パスの状態が保持されると、全てのノードｎ２が“Ｌ”レベルのためノードＣＯＭｉは放電されないが、一箇所でもフェイルデータを保持したラッチ回路が含まれていると、ＮＭＯＳトランジスタ２８と２９のパスにより、ノードＣＯＭｉの電位が“Ｌ”レベルに放電される。すなわち、図１においては、フェイルデータが含まれるカラムにおいては、ＰＭＯＳトランジスタ２２が導通状態となる。
【００３７】
一方、ＰＭＯＳトランジスタ２３のゲートには、差動増幅器１により制御される所定の固定電圧がノード７より印加される。この差動増幅器１は、ＰＭＯＳトランジスタ２と抵抗素子Ｒｏｒｉの接続点の電位がＶｒｅｆになるように動作するものである。これにより、抵抗Ｒｏｒｉには電流Ｉ（＝Ｖｒｅｆ／Ｒｏｒｉ）が流れ、差動増幅器１の出力はＰＭＯＳトランジスタ２が電流Ｉを流すようなゲート電圧を出力する。例えば、Ｖｒｅｆは、１Ｖ程度の電圧である。カレントミラー回路を構成するＰＭＯＳトランジスタ４ａ，４ｂ、ＮＭＯＳトランジスタ５ａ，５ｂにより、ＰＭＯＳトランジスタ２３が電流Ｉを流すようにノード７には固定電圧が印加される。
【００３８】
なお、図１においては、ＰＭＯＳトランジスタ２，４ａ，４ｂ、及び各カラムのＰＭＯＳトランジスタ２３は、同じサイズのトランジスタである。これにより、各カラムの電流経路２０において、ＰＭＯＳトランジスタ２２が導通状態で、フューズ素子２１が溶断されていなければ、共通ノード２６に向かって電流Ｉが流れる。すなわち、フェイルデータを含むカラムでは電流Ｉが流れる。
【００３９】
上記共通ノード２６には、ＮＭＯＳトランジスタ３０，３１からなるカレントミラー回路が接続されており、ダイオード接続のＮＭＯＳトランジスタ３０には、フェイルデータを含むカラム数に比例した電流Ｉｆａｉｌ１が流れ、ＮＭＯＳトランジスタ３１のゲートには、Ｉｆａｉｌ１と同じ量の電流が流れるような電圧が印加される。ＮＭＯＳトランジスタ３１を流れる電流Ｉｆａｉｌ２は、ＮＭＯＳトランジスタ３１が５極管動作をする場合には、電流Ｉｆａｉｌ１とほぼ等しい電流となる。
【００４０】
上記ＮＭＯＳトランジスタ３１のドレイン側のノード５０には、Ｄ／Ａコンバータ構成の許容フェイル数設定回路４０が接続されている。この回路４０中の電流経路４１においては、ＰＭＯＳトランジスタ２３ｂのゲートサイズが、ＰＭＯＳトランジスタ２３の半分のサイズになっているが、その他の電流経路４２，４３，４４においては、接続されているＰＭＯＳトランジスタやフューズ素子は、電流経路２０のものと等しい。
【００４１】
これにより、電流経路４１においては、ＰＭＯＳトランジスタ２が流す電流Ｉに対して０．５倍の電流０．５Ｉを流し、電流経路４２では電流経路２０と等しい電流Ｉを流し、電流経路４３では２Ｉを流し、電流経路４４では４Ｉを流すように構成されている。
【００４２】
上記各電流経路２０，４１，４２，４３，４４に用いられているフューズ素子２１は、レーザーを照射して溶断するフューズでも良いし、図３に示すような、ＭＯＳトランジスタのゲート電圧がラッチ回路の一端のノード２０１で制御される回路構成のスイッチ回路でも良い。図３に示した例では、電流経路２０の構成に合わせて、ラッチ回路の一端のノード２０１でゲートを制御されるトランジスタ２００はＰＭＯＳトランジスタにすることが望ましい。このトランジスタ２００をＮＭＯＳトランジスタにしても良いが、その場合には、トランジスタ２００によって、電流経路２０に流そうとしている電流が制限されないようにする必要がある。また、ラッチ回路に接続されるＮＭＯＳトランジスタ２０３，２０４のゲート信号ＡとＢは、一方がリセット信号ならば、他方が不良カラムのアドレスに対応して制御される信号であり、トランジスタ２００を非導通状態にすることによって、そのフューズが切れたことと等価になる。
【００４３】
上記電流経路４２，４３，４４に供給される信号Ｂ０，Ｂ１，Ｂ２はそれぞれ、検出したいフェイル数に応じてレベルが設定される信号である。これらの信号Ｂ０，Ｂ１，Ｂ２のレベルによって、この許容フェイル数設定回路４０が流そうとする電流Ｉｐａｓｓが決まり、この電流ＩｐａｓｓとＮＭＯＳトランジスタ３１が流そうとするＩｆａｉｌ２との間でノード５０の動作点電圧が決まる。図１では、この電位をインバータで検出してＶｏｕｔという出力を得ている。
【００４４】
図４に上記信号Ｂ０，Ｂ１，Ｂ２と検出できるフェイル数との関係をまとめて示す。（Ｂ２，Ｂ１，Ｂ０）が（０，０，０）の場合、許容フェイル数設定回路４０が流せる電流Ｉｐａｓｓは、０．５×Ｉとなる。この時、図１の全てのレジスタＰ／Ｂがベリファイ読み出しの結果パス、データすなわち、全てのノードＣＯＭが“Ｈ”レベルならば、電流Ｉｆａｉｌ１は０となるため、Ｉｆａｉｌ２＝０とＩｐａｓｓ＝０．５Ｉの動作点は“Ｈ”レベル側にシフトし、出力電圧Ｖｏｕｔは“Ｌ”レベルとなる。また、フェイルデータを保持したレジスタＰ／Ｂを含むカラムが１個ある場合には、１個のノードＣＯＭが“Ｌ”レベルとなり、Ｉｆａｉｌ１＝Ｉとなるため、Ｉｆａｉｌ２＝ＩとＩｐａｓｓ＝０．５Ｉの動作点電圧は“Ｌ”レベル側にシフトし、出力電圧Ｖｏｕｔは“Ｈ”レベルとなる。すなわち、（Ｂ２，Ｂ１，Ｂ０）が（０，０，０）の場合、フェイルデータを有するカラムが１個以上であることを検出できることになる。
【００４５】
以下同様に、（Ｂ２，Ｂ１，Ｂ０）が（０，０，１）の場合には、Ｉｐａｓｓ＝１．５Ｉとなるため、フェイルデータを有するカラムが２個以上であることを一括処理で検出できる。
【００４６】
この動作に、許容フェイル数設定信号Ｂ０，Ｂ１，Ｂ２のインクリメント制御を伴って実施すると、フェイルデータを有するカラムが何個あるかを検出することができる。すなわち、図５に示すように、フェイルデータを有するレジスタに応じた電流Ｉｆａｉｌ１を流した状態で、（Ｂ２，Ｂ１，Ｂ０）を（０，０，０）から（０，０，１），（０，１，０）へとインクリメントして行くと、（Ｂ２，Ｂ１，Ｂ０）に応じた電流ＩｐａｓｓがＩｆａｉｌ１を越えたところで出力Ｖｏｕｔが反転する。従って、Ｖｏｕｔが反転した時の（Ｂ２，Ｂ１，Ｂ０）に対応したフェイル数が存在することが検出される。図５のタイミングチャートの例では、（Ｂ２，Ｂ１，Ｂ０）＝（０，１，１）のときに出力電圧Ｖｏｕｔが“Ｌ”レベルとなっているので、フェイルデータを有するカラムが３個であったことが分かる。
【００４７】
図６は、従来の一括検知動作と、本実施の形態の動作を模式的に示した図である。すなわち、従来は図６（ａ）に示すように、共通ノード２６を充電するか否かの検出であったために、フェイルデータのレジスタＰ／Ｂを持つカラム１０ａが２個あっても、フェイル有りということしか分からなかったが、本実施態様によれば、図６（ｂ）に示すように、２個以上のフェイルしたカラムがあるかどうかという一括の検出方法、あるいはフェイルしたカラムが何個あるかという検出方法の両方に対応できる。
【００４８】
なお、フェイル数を数える場合には、図５に示したように、（Ｂ２，Ｂ１，Ｂ０）を順にインクリメントして出力を見なければならないが、この回数は、セルアレイ毎に備わった不良カラムを置き換えるリダンダンシ数程度でよい。従って、セルアレイ内に、カラムリダンダンシが８個あれば、（Ｂ３，Ｂ２，Ｂ１，Ｂ０）のように、４ビットあるいは、３ビット程度で良く、１０回程度の繰り返しで済み、ページ内のレジスタＰ／Ｂ全てに対して読み出しを行うような時間はかからない。
【００４９】
以上、各レジスタＰ／Ｂに備わったラッチ回路１０ｃに保持されたベリファイ読み出し後のフェイルデータを保持したフェイルカラム数を検出できることについて述べたが、検出されるデータは、パス／フェイルに関係なく、ラッチ回路に保持された二値論理データの“０”の総数を検出したり、“１”の総数を検出したりする動作と見ることができる。
【００５０】
従って、短時間の一括処理で全てのメモリセルが所定のデータ保持状態となったかどうかを検出でき、且つベリファイ読み出し結果が全部パスしたかどうかだけでなく、フェイル数を高速に検出できる。
【００５１】
［第２の実施の形態］
上述した第１の実施の形態では、フェイルしたデータ、またはラッチ回路のノードｎ２に“１”データを有するレジスタ（ページバッファ）Ｐ／Ｂを含むカラム数の検出について述べたが、各カラムのレジスタ群１０ａからノードＣＯＭに出力する回路を、図７のような構成に替えると、カラム単位ではなく、フェイルしたデータ、またはラッチ回路のノードｎ２に“１”データを有するレジスタＰ／Ｂの数を検出できる。
【００５２】
すなわち、図７に示す回路では、各レジスタ毎にＮＭＯＳトランジスタ２９のゲートに異なる信号ＶＦＹ０〜ＶＦＹ７を供給するようにしている。
【００５３】
次に、上記図７に示した回路の動作を図８（ａ），（ｂ）及び図９により説明する。なお、図８（ａ），（ｂ）では、各カラム内のＰ／Ｂ群１０ａの中で、各レジスタＰ／Ｂが有するデータ（“１”はフェイル、“０”はパスとする）を表している。
【００５４】
まず、図８（ａ）に示すように、まず信号ＶＦＹ０を“Ｈ”レベルにして、Ｉ／Ｏ０に対応するレジスタＰ／Ｂ_０のパス／フェイル結果をノードＣＯＭ０〜ＣＯＭｉに出力する。その後で、前述のフェイル数検出動作を行うと、ページ内でＰ／Ｂ_０に含まれるフェイル数を検出することができる。例えばＰ／Ｂ_０には、ページ内ではフェイルが１個存在している。
【００５５】
Ｐ／Ｂ_０のフェイルを検出した後、図８（ｂ）に示すように、信号ＶＦＹ１を“Ｈ”レベルにして、Ｐ／Ｂ_１のパス／フェイルデータをＣＯＭ０〜ＣＯＭｉに出力し、同様にフェイル数検出動作を行う。このＰ／Ｂ_１には、ページ内ではフェイルが２個存在している。
【００５６】
以下同様にＰ／Ｂ_７まで行うと、図９に示すように、各Ｉ／Ｏのフェイル数と、これらの合計が容易に求められる。
【００５７】
このような、フェイル情報を持つレジスタの数を検出できるということは、書き込み動作においては、書き込みが終了していないビット数が検出できることになる。これに対して、第１の実施の形態では、書き込みが終了していないバイト数（カラム数）が検出できることになる。
【００５８】
［第３の実施の形態］
図１０は、この発明の第３の実施の形態に係る半導体記憶装置について説明するためのもので、図１の回路の変形構成例である。図１０において、図１と同一構成部分には同じ符号を付してその詳細な説明は省略する。
【００５９】
図１に示した第１の実施の形態においては、各カラムに流れる一定電流をＰＭＯＳトランジスタ２３によって決めていたが、図１０に示す第３の実施の形態では、ＮＭＯＳトランジスタ２３ｃで決めている。
【００６０】
電流Ｉを決めている部分は、図１と同様であるが、ＰＭＯＳトランジスタ４ｃで０．５Ｉの電流を発生し、ダイオード接続のＮＭＯＳトランジスタ５ｃのゲート電位を許容フェイル数決定回路４０に入力している。また、ＰＭＯＳトランジスタ４ｄに電流Ｉを流し、ＮＭＯＳトランジスタ５ｄのダイオード接続により、電流Ｉを各カラムの電流経路２０ｃに流すように構成している。ノード７ｃとノード８は、この場合異なる電位となるが、それぞれ回路動作初期を除いて安定な電圧が印加される。
【００６１】
また、ＰＭＯＳトランジスタ６及びＮＭＯＳトランジスタ３２，３３は、この回路を非活性状態にするイネーブル信号ＥＮ及びＥＮＢがゲートに入力されており、非活性状態での電流貫通パスを遮断している。
【００６２】
各レジスタＰ／ＢからノードＣＯＭ０，ＣＯＭ１，…，ＣＯＭｉに出力されたパス／フェイル信号は、ＰＭＯＳトランジスタ２４のゲートに入力され、ＰＭＯＳトランジスタ２４のドレインがＮＭＯＳトランジスタ２２ｃのゲートに入力される。ここで、ゲートに信号ＤＲＳＴが入力されるＮＭＯＳトランジスタ２５は、ＮＭＯＳトランジスタ２２ｃのゲート電位をリセットするためのものである。よって、ノードＣＯＭの電位が“Ｌ”レベルの時には、ＮＭＯＳトランジスタのゲートには“Ｈ”レベル電位が印加され、ノードＣＯＭの電位が“Ｈ”レベルの時は、ＮＭＯＳトランジスタ２２ｃのゲート電位は、リセット状態の“Ｌ”レベルが印加されたままとなる。
【００６３】
本実施の形態では、許容フェイル数設定回路４０で電流０．５Ｉを発生させる方法として、ＰＭＯＳトランジスタ４ｃのゲート幅を、ＰＭＯＳトランジスタ４ｄのゲート幅の半分にして、ＰＭＯＳトランジスタ４ｃに流す電流を０．５Ｉにする方法を示しているが、ＰＭＯＳトランジスタ４ｃと４ｄのゲート幅を等しくして、ＮＭＯＳトランジスタ５ｃのゲート幅をＮＭＯＳトランジスタ５ｄまたは２３ｃのゲート幅の倍のサイズにして作る方法等でも良い。また、図１に示したような方法で、電流パス４１または４１ｃ側で、０．５倍の電流が流れるようにしても良い。
【００６４】
また、この回路構成の場合には、フューズ素子２１ｃは、前述の図３のような回路構成にする場合、トランジスタ２００をＮＭＯＳトランジスタにすることが望ましい。
【００６５】
以上、第１乃至第３の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００６６】
【発明の効果】
以上説明したように、この発明によれば、短時間の一括処理で全てのメモリセルが所定のデータ保持状態となったかどうかを検出できる検出回路を備えた半導体記憶装置が得られる。
【００６７】
また、ベリファイ読み出し結果が全部パスしたかどうかだけでなく、フェイル数を高速に検出できる検知回路を備えた半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、フェイル数検知回路と、この回路に関係する回路を抽出して示す回路図。
【図２】図１に示した回路における一部のノードとレジスタとの接続を詳細に示しており、カラム単位の検出を行う場合の回路図。
【図３】図１に示した回路におけるフューズ素子を実現する場合の構成例を示す回路図。
【図４】検出したいフェイル数に応じてレベルが設定される信号と検出できるフェイル数との関係を示す図。
【図５】上記図１に示した回路においてフェイル数を検出する際のタイミングチャート。
【図６】カラム単位でのフェイル数の検出動作について説明するためのもので、（ａ）図は従来の検出動作、（ｂ）図はこの発明の検出動作。
【図７】この発明の第２の実施の形態に係る半導体記憶装置について説明するためのもので、図１に示した回路における一部のノードとレジスタとの接続を詳細に示しており、カラム内のＩ／Ｏ単位で検出を行う場合の回路図。
【図８】Ｉ／Ｏ毎のフェイル数の検出動作について説明するためのもので、（ａ）図はＩ／Ｏ０のフェイル数、（ｂ）図はＩ／Ｏ１のフェイル数。
【図９】Ｉ／Ｏ毎のフェイル数の検出動作について説明するためのもので、Ｉ／Ｏ０〜Ｉ／Ｏ７のフェイル数。
【図１０】この発明の第３の実施の形態に係る半導体記憶装置について説明するためのもので、フェイル数検知回路と、この回路に関係する回路を抽出して示す回路図。
【図１１】従来の半導体記憶装置においてフェイル数を検知する第１の方法について説明するためのもので、ＮＡＮＤ型フラッシュメモリにおけるコア部のブロック図。
【図１２】従来の半導体記憶装置においてフェイル数を検知する第２の方法について説明するためのもので、ページ内のレジスタの出力ノードをＯＲ論理で検出する回路部を抽出して概略的に示す回路図。
【符号の説明】
１…差動増幅器、
２…ＭＯＳトランジスタ、
Ｒｏｒｉ…抵抗、
Ｖｒｅｆ…基準電位、
１０…１ページ分のレジスタ（ページバッファＰ／Ｂ）群、
１０ａ…１カラム分（１バイト）のレジスタ群、
１０ｂ…１つのレジスタ、
１０ｃ…ラッチ回路、
ｎ１，ｎ２…ラッチ回路のノード、
ＣＯＭ０，ＣＯＭ１，…，ＣＯＭｉ…信号線、
２０，４１，４２，４３，４４…電流経路、
２１…フューズ素子（Ｆｕｓｅ）、
Ｐ／Ｂ…レジスタ（ページバッファ）
２２，２３，２３ｂ，２８，２９，３０，３１，３２，２００，２０３，２０４…ＭＯＳトランジスタ、
２６…共通ノード、
Ｉｆａｉｌ１，Ｉｆａｉｌ２…電流、
４０…許容フェイル数設定回路、
１００…メモリセルアレイ、
１２０…ロウデコーダ、
１３０…ＮＡＮＤ型メモリセル、
ＷＬ０，ＷＬ１，…，ＷＬ１５…ワード線、
ＢＬ０_０〜ＢＬ０_７…ビット線、
ＭＣ０，ＭＣ１，…，ＭＣ１５…メモリセル、
Ｓ１，Ｓ２…選択トランジスタ、
ＳＧＳ，ＳＧＤ…選択ゲート線、
Ｉ／Ｏ０〜Ｉ／Ｏ７…データ入出力バッファ。
【図１】
0004250325.tif 000002
【図２】
0004250325.tif 000003
【図３】
0004250325.tif 000004
【図４】
0004250325.tif 000005
【図５】
0004250325.tif 000006
【図６】
0004250325.tif 000007
【図７】
0004250325.tif 000008
【図８】
0004250325.tif 000009
【図９】
0004250325.tif 000010
【図１０】
0004250325.tif 000011
【図１１】
0004250325.tif 000012
【図１２】
0004250325.tif 000013