(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタ（ＴＦＴ）のビット線から供給電圧へのリークを最小とするためにＴＦＴのチャンネルの断面積を最小とする方法において、
活性領域に隣接して分離領域を画定し、
前記活性領域及び前記分離領域の第一部分の上にポリシリコンゲート領域を形成し、尚活性領域は前記分離領域の第一部分に隣接しており、
前記ポリシリコンゲート領域及び前記ポリシリコンゲート領域によって被覆されていない前記分離領域をＮ−／Ｐ−注入物でイオン注入し、
前記ポリシリコンゲート領域及び前記分離領域の上に第一酸化物層を付着形成し、
前記第一酸化物層を選択的にエッチングして前記ポリシリコンゲート領域の端部に隣接する酸化物スペーサを形成し、
前記ポリシリコンゲート領域、前記酸化物スペーサ及び前記分離領域をＮ＋／Ｐ＋注入物でイオン注入し、
前記ポリシリコンゲート領域、前記酸化物スペーサ及び前記分離領域の上に第二酸化物層を付着形成し、
前記第二酸化物層の一部及び前記酸化物スペーサを選択的に除去して前記ポリシリコンゲート領域の端部に隣接する分離領域の第二部分上で前記第二酸化物層内に開口を形成し、
前記第二酸化物層、前記ポリシリコンゲート領域及び前記第二酸化物層内の開口上に第三酸化物層を形成し、
前記第三酸化物層の上にＴＦＴチャンネルポリシリコン層を付着形成し、
前記ＴＦＴチャンネルポリシリコン層を選択的にパターン形成すると共にエッチングして前記ポリシリコンゲート領域の端部に隣接して前記第二酸化物層の開口内にＴＦＴポリシリコンスペーサを形成する、
上記各ステップを有することを特徴とする方法。
【請求項２】
請求項１において、活性領域に隣接して分離領域を画定するステップの後に、埋込コンタクトを形成することを特徴とする方法。
【請求項３】
請求項１において、活性領域に隣接して分離領域を画定するステップの後に、共用コンタクトを形成することを特徴とする方法。
【請求項４】
請求項１において、前記ポリシリコンゲート領域を形成するステップを約１０００乃至２０００Åの厚さで約６２０℃におけるポリシリコン付着によって実施し、次いで燐を付着形成し且つ約３０分間の間約９００℃においてドライブインを行なうか又は約３０乃至５０ＫｅＶのエネルギにおいて約１乃至１０ｅ１５のドーズにおいてＰ３１をイオン注入し、次いで約８００乃至９００℃において約３０分間の間アニールを行なうことを特徴とする方法。
【請求項５】
請求項１において、前記活性領域及び前記分離領域の第一部分の上に前記ポリシリコンゲート領域を形成するステップの後に、前記ポリシリコンゲート領域の上にポリサイド層を形成することを特徴とする方法。
【請求項６】
請求項５において、前記ポリサイド層を形成するステップが前記ポリシリコンゲート領域の抵抗を減少させることを特徴とする方法。
【請求項７】
請求項５において、前記ポリサイド層がタングステンシリサイド（ＷＳｉ2）であることを特徴とする方法。
【請求項８】
請求項５において、前記ポリサイド層の厚さが約１０００Å乃至２０００Åであることを特徴とする方法。
【請求項９】
請求項５において、前記ポリサイド層が付着形成によって形成されることを特徴とする方法。
【請求項１０】
請求項５において、前記ポリサイド層がサリサイドプロセスによって形成されることを特徴とする方法。
【請求項１１】
請求項１において、前記Ｎ−／Ｐ−イオン注入が約２５乃至４５ＫｅＶのエネルギレベルにおいて約１乃至１０ｅ１３のドーズで燐のＮ−ドーパント及び約３０乃至５０ＫｅＶのエネルギレベルにおいて約１乃至１０ｅ１３のドーズでのＢＦ２又はＢ１１のＰ−ドーパントから構成されることを特徴とする方法。
【請求項１２】
請求項１において、前記ポリシリコンゲート領域及び前記ポリシリコンゲート領域によって被覆されていない前記分離領域をＮ−／Ｐ−注入物でイオン注入するステップの後に、前記ポリシリコンゲート領域の端部に隣接した前記ポリシリコンゲート領域の上表面の一部及び前記ポリシリコンゲート領域の端部を窒化物層で被覆するように前記ポリシリコンゲート領域の端部の上に窒化物層を付着形成すると共に前記ポリシリコンゲート領域の端部に隣接する前記分離領域の第三部分の上に窒化物層を付着形成することを特徴とする方法。
【請求項１３】
請求項１２において、前記窒化物層が約１００Å乃至３００Åの厚さであることを特徴とする方法。
【請求項１４】
請求項１２において、前記窒化物層を付着形成するステップを約１０Å／分乃至１００Å／分の付着速度において実施することを特徴とする方法。
【請求項１５】
請求項１において、前記第一酸化物層が約５０Å／分乃至２５０Å／分の高速付着速度で約７００℃においてＷＳｉ2又はＴａＳｉ2として前記第一酸化物層を付着形成させることを特徴とする方法。
【請求項１６】
請求項１において、前記Ｎ＋／Ｐ＋イオン注入が、約１乃至１０ｅ１５のドーズでの砒素及びそれに続く約３０乃至５０ＫｅＶのエネルギでの約１乃至１０ｅ１４のドーズでの燐のＮ＋イオン注入及び約３０ＫｅＶのエネルギでの約１乃至１０ｅ１５のドーズでのＢＦ２又はボロンの前記ポリシリコンゲート領域、前記酸化物スペーサ及び前記分離領域の周辺部におけるＰ＋イオン注入を有することを特徴とする方法。
【請求項１７】
請求項１において、前記第二酸化物層がポリシリコン間酸化物（ＩＰＯ）層であることを特徴とする方法。
【請求項１８】
請求項１において、ＴＦＴポリシリコンスペーサを形成するために前記ＴＦＴチャンネルポリシリコン層を選択的にパターン形成すると共にエッチングするステップの後に、前記ＴＦＴをスレッシュホールド電圧（ＶＴ）注入物でイオン注入することを特徴とする方法。
【請求項１９】
請求項１８において、前記ＴＦＴを約３０乃至４０ＫｅＶのエネルギにおいて約１乃至１０ｅ１１のドーズで燐をイオン注入することを特徴とする方法。
【請求項２０】
請求項１８において、前記ＴＦＴを約３０乃至４０ＫｅＶのエネルギにおいて約１乃至１０ｅ１１のドーズで砒素でイオン注入することを特徴とする方法。
【請求項２１】
請求項１８において、前記ＴＦＴを約３０乃至４０ＫｅＶのエネルギにおいて約１乃至１０ｅ１１のドーズでＢＦ２でイオン注入することを特徴とする方法。
【請求項２２】
請求項１において、前記第三酸化物層の上に前記ＴＦＴチャンネルポリシリコン層を付着形成するステップの後で且つ前記ポリシリコンゲート領域の端部に隣接する前記第二酸化物層の開口内にＴＦＴポリシリコンスペーサを形成するために前記ＴＦＴチャンネルポリシリコン層を選択的にパターン形成し且つエッチングするステップの前に、
前記ＴＦＴチャンネルポリシリコン層の上にタンタル層を付着形成し、
第一電圧供給領域及び第二電圧供給領域を除いて前記タンタル層をエッチング除去し、
第一電圧供給領域及び第二電圧供給領域を同時的にサリサイド化させるために前記タンタル層を迅速熱アニール（ＲＴＡ）へ露呈させる、
上記各ステップを有することを特徴とする方法。
【請求項２３】
薄膜トランジスタ（ＴＦＴ）のビット線から供給電圧へのリークを最小とさせるためにチャンネル区域の断面積を減少させたＴＦＴ構成体において、
活性領域に隣接して分離領域が設けられており、
ポリシリコンゲート領域が前記活性領域及び前記分離領域の第一部分の上に形成されており、尚前記活性領域は前記分離領域の第一部分と隣接しており、
第一酸化物層が前記活性領域の第一部分の上及び前記分離領域の第二部分の上に形成されており、
前記ポリシリコンゲート領域の端部に隣接した前記分離領域の第三部分の上側において前記第一酸化物層内に開口が形成されており、
前記第一酸化物層、前記ポリシリコンゲート領域及び前記第一酸化物層内に形成した前記開口上に第二酸化物層が形成されており、
ＴＦＴポリシリコンチャンネルが前記ポリシリコンゲート領域の端部に隣接する前記第一酸化物層の開口内に形成されており、尚前記ＴＦＴポリシリコンチャンネルは選択的に除去された付着形成したチャンネルポリシリコン層の厚さによって制限されるチャンネル厚さを有していることを特徴とする構成体。
【請求項２４】
請求項２３において、前記チャンネル厚さが約３００乃至５００Åであり且つ前記ＴＦＴポリシリコンチャンネルのチャンネル幅が約０．１５乃至０．２５μｍであることを特徴とする構成体。
【請求項２５】
請求項２３において、前記ＴＦＴポリシリコンチャンネルのチャンネル厚さ及びチャンネル幅は前記ポリシリコンゲート領域の厚さを変更することによって調節することが可能であることを特徴とする構成体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大略、集積回路メモリ装置に関するものであって、更に詳細には、薄膜トランジスタ（ＴＦＴ）技術を使用する集積回路メモリ装置に関するものである。
【０００２】
【従来の技術】
薄膜トランジスタ（ＴＦＴ）は、特にスタティックランダムアクセスメモリ（ＳＲＡＭ）セルにおいて多数の集積回路メモリ装置において選択される負荷装置となりつつある。ＴＦＴは本来的にオフ電流が低いという利点を有しており、それはバッテリ動作を長期化させることを特徴とする低パワー及びゼロパワーのＳＲＡＭ適用例において特に重要であるという点において、ＴＦＴは標準的なポリシリコン抵抗負荷装置よりも勝れたものである。然しながら、このような利点にも拘らず、現在の技術水準における技術で設計され且つ製造されたＴＦＴのビット線から供給電圧（Ｖｃｃ）へのリークは長時間にわたって例えばＳＲＡＭなどの高密度メモリ装置のバッテリ動作を可能とするのには尚且つ大き過ぎるものである。
【０００３】
このビット線から供給電圧へのリークを減少させるためにとられた最も一般的なアプローチは、例えばＴＦＴチャンネルを可及的に薄く且つ幅狭に形成するなどのＴＦＴチャンネルの断面積を減少させることであった。この目的のために、例えば約１００Åの厚さをもった極めて薄いポリシリコン層を付着形成することの可能な技術が開発されている。然しながら、これらの層の結果的に得られるポリシリコンのグレイン（粒界）寸法も非常に小さなものである。一方、メモリセルのＴＦＴの幅は、回路内のその他の臨界的寸法（ＣＤ）よりも著しく小さなものとさせることが可能である。従って、他の全てのＣＤが０．５μｍ又はそれ以上であるが、０．３乃至０．４μｍのチャンネル幅を持ったＴＦＴを特徴とする製品が現在入手可能である。この幅寸法とメモリ装置のその他のＣＤとの間のこのような差は製造上のホトリソグラフィの側面にかなりの圧力を与え、従ってこのような幾何学的形状を使用する装置を製造することを非常に困難なものとさせている。更に、装置のゲートによってＴＦＴチャンネルを完全に取囲むプロセスが存在している。このことは、プロセスを複雑化させ、妥当な製造上のアプローチを生みだすものではない。
【０００４】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、薄膜トランジスタ（ＴＦＴ）のビット線から供給電圧（Ｖｃｃ）へのリークを最小とさせることを目的とする。更に、本発明の別の目的とするところは、薄膜トランジスタ（ＴＦＴ）のビット線から供給電圧（Ｖｃｃ）へのリークを最小とさせるためにＴＦＴチャンネルの断面積を減少させることを可能とする技術を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明によれば、薄膜トランジスタ（ＴＦＴ）のビット線から供給電圧へのリークを最小とさせるために、ＴＦＴの断面積を減少させている。このことは、制御可能な態様で非常に幅狭で薄いチャンネルを持ったＴＦＴを製造するためのスペーサエッチプロセスを使用することによって達成される。ＴＦＴのスペーサ寸法は、単にポリシリコンゲート及びチャンネルポリシリコンの厚さを変更することによって調節することが可能である。チャンネル厚さは、付着形成したチャンネルポリシリコンの厚さによって制限され、該ポリシリコンは約３００Å乃至５００Å程度の薄さとすることが可能であり、且つＴＦＴのチャンネル幅は装置のポリシリコンゲートに沿ってエッチングしたスペーサの高さに対応しており、それは約０．１５乃至０．２５μｍ程度に小さくすることが可能である。
【０００６】
本発明の第一好適実施例では、スペーサエッチプロセスを行なうために少なくとも２つのポリシリコン層を使用し、該プロセスはＴＦＴのトランジスタチャンネルの断面積を制御可能な態様で最小とすることを可能とし、その際にＴＦＴのビット線から供給電圧へのリークを減少させている。この第一好適実施例ではオプションとして平坦化を与える。本発明の第二好適実施例も所望のチャンネル長さを得るために第一ポリシリコンゲート層の周りに形成したスペーサ−ＴＦＴ負荷構成体のポリシリコンスペーサを選択的にエッチングすることによってスペーサエッチプロセスを利用している。この第二好適実施例は単に２つのポリシリコン層を必要とするに過ぎない利点を提供しており、平坦化は必要ではない。
【０００７】
【発明の実施の形態】
本発明は、ＴＦＴのトランジスタチャンネルを制御可能な態様で非常に幅狭で且つ薄くさせるスペーサエッチプロセスを利用している。チャンネル厚さは付着形成したチャンネルポリシリコンの厚さによって制限され、それは約３００乃至５００Å程度に小さくすることが可能であり、且つチャンネル幅は装置のポリシリコンゲートに沿ってエッチングしたスペーサの高さに対応している。該スペーサの高さは約０．１５乃至０．２５μｍ程度とすることが可能である。本発明において可能なこれらの幾何学的形状は、標準的な製品を製造するために使用される光学的リソグラフィ技術の能力の２倍を超える改良を表わしている。ＴＦＴのスペーサ寸法は、単に、ポリシリコンゲート及びチャンネルポリシリコンの厚さを変更することによって調節することが可能である。
【０００８】
本発明の第一好適実施例は、非常に幅狭で且つ薄いチャンネルを持ったＴＦＴ装置を提供し、ビット線から供給電圧へのリークが著しく減少されるようにＴＦＴチャンネルの断面積が小さくされる。図１乃至１４は本発明の第一好適実施例の方法及び構成体（装置）を示している。
【０００９】
ＴＦＴを形成する前に、当該技術分野において公知の集積回路装置用の標準的な層の付着形成及びコンタクトのエッチングが行なわれる。これらの標準的な処理ステップは、典型的に、集積回路メモリ装置が形成される箇所のシリコン基板の上部上に１つ又は２つのポリシリコン（ポリ）層を形成することを包含する。これらの標準的なステップに続いて、図１のＴＦＴ構成体１０において示したように、装置基板１２の平坦化を行なう。図１に示した装置基板１２の平坦化はオプションのステップである。然しながら、ストリンガーが形成されることを回避するようにＴＦＴ用の平坦なベースを与えるためには平坦化を行なうことが望ましい場合がある。約１５００Å乃至２５００Åの厚さを有するＴＦＴポリシリコンゲート層１４を、図２に示した如く、基板１２の上に形成する。ＴＦＴポリシリコンゲート層１４は、例えば多結晶又は後の段階で再結晶化させることの可能なアモルファスシリコン等の典型的に導電性物質の付着形成によって形成する。ＴＦＴポリシリコンゲート層１４の付着速度は、それが付着形成される温度に依存し、それは、付着形成した物質の好適な構造に依存して約５２０℃乃至６２０℃の間で変化することが可能である。次いで、ＴＦＴポリシリコンゲート層１４を、図３に示したように、パターン形成及びエッチングステップを行なってＴＦＴポリシリコンゲート１５を形成する。
【００１０】
図４を参照すると、ＴＦＴポリシリコンゲート１５及び基板１２の上に約１００乃至３００Åの厚さをもったゲート酸化物層１６の付着形成を行なう。ゲート酸化物層１６は、テトラエチルオルトシリケート（ＴＥＯＳ）又は例えば高温度酸化物（ＨＴＯ）等のその他のゲート酸化物物質とすることが可能である。ゲート酸化物層１６の付着速度は約１０Å／分乃至１００Å／分である。次いで、図５に示したように、窒化物付着ステップを行なう。約１００乃至３００Åの窒化物１８を約１０Å／分乃至１００Å／分の付着速度でゲート酸化物１６の上に付着形成し、且つ爾後のエッチングステップ期間中にストリンガーが形成されることを回避するための過剰エッチ保護層として作用する。この窒化物の付着形成はオプションの処理ステップであり、且つストリンガーが形成されることが問題でない箇所においては必要でない場合がある。
【００１１】
次いで、ＴＦＴチャンネルを形成する。図６を参照すると、ＴＦＴチャンネルアモルファスシリコン付着ステップが行なわれる。約２００Å乃至５００ÅのＴＦＴチャンネルアモルファスシリコン２０を窒化物１８の上に付着形成させる。ＴＦＴチャンネルアモルファスシリコン２０の付着形成は、ＴＦＴポリシリコンゲート１４を形成する場合に上述した条件と類似した条件の下で行なうことが可能である。ＴＦＴチャンネルアモルファスシリコン２０を付着形成した後に、通常、適切なグレイン寸法を有するポリシリコン層を形成するために、約８乃至１５０時間の間約５５０℃乃至７００℃においてＴＦＴチャンネルアモルファスシリコン２０の再結晶化アニーリングを行なう。例えば、典型的な再結晶化アニーリングステップは、２４時間の間６００℃で行なうことが可能である。グレイン寸法が問題ではない場合には、窒化物１８の上に２００Å乃至５００ÅのＴＦＴチャンネルポリシリコン２０を付着形成し且つ再結晶化アニーリングステップを行なわないことが可能である。図７を参照すると、ＴＦＴ装置１０をパターン形成し且つ異方性エッチングを行なって、チャンネル２０ａ及びストリンガーと呼ばれる第二の寄生スペーサ２０ｂを図示した如くＴＦＴポリシリコンゲート側部に隣接して形成する。次いで、ストリンガー２０ｂのようなストリンガーの除去を付加的なマスキングステップを介して行なう。それに続いて、適宜のイオン注入によってＴＦＴのＶＴ（スレッシュホールド電圧）の調節を行なうか、又は本来的なＴＦＴのＶＴを使用することが可能である。従って、装置のＴＦＴのＶＴ（スレッシュホールド電圧）を調節することが望ましい場合には、約２０乃至４０ＫｅＶのエネルギにおいて約１乃至１０ｅ１２のドーズで燐、砒素又はＢＦ２を使用してイオン注入することが可能である。最後に、ソース／ドレインマスク及びイオン注入を行なって、図８のメモリ装置とさせる。更に、所望により標準的なＴＦＴ後処理ステップを実施する。これらの付加的な処理ステップとしては、ＴＦＴを保護するか又は封止するステップ等がある。
【００１２】
図８の最終的なＴＦＴ構成体１０は図９に平面図で示した従来のＴＦＴ構成体と著しく異なっている。図９の平面図レイアウトはＳＲＡＭ又はその他の集積回路メモリ装置におけるＴＦＴに対して典型的なものである。本発明の利点は、図９の従来技術を図１０に示した本発明のＴＦＴの平面図と比較することによって明らかなものとなる。図１０の本発明のＴＦＴチャンネルは図９の従来のＴＦＴチャンネルよりも小さな断面積を有している。本発明のＴＦＴチャンネルは従来技術のＴＦＴチャンネルよりも著しく幅狭で且つ厚さが薄いものである。このように小さな断面積は、ビットラインから供給電圧（Ｖｃｃ）へのリークを減少させる効果を有している。例えば高密度ＳＲＡＭ等の集積回路メモリ装置を長期間の間バッテリ動作させるためにはビットラインから供給電圧のリークが非常に小さなものであることが重要である。
【００１３】
図１１を参照すると、チャンネルポリシリコンマスクと図２のＴＦＴポリシリコンゲート付着に対応するポリシリコンゲートマスクとの間のマスク整合が示されている。ＴＦＴチャンネルポリシリコンパターン形成ステップの後に、ＴＦＴチャンネルはエッチングされ且つスペーサ及びストリンガーがＴＦＴゲートの端部に沿って形成される。図１２に示したように、これらの不所望のスペーサ又はストリンガーは点線で示した別個のマスキングステップを使用して除去される。
図１３の従来のＴＦＴ構成体の断面図を図１４に示した本発明の断面図と比較することによって、本発明の第一好適実施例をよりよく理解することが可能である。従来のＴＦＴチャンネルの断面積は約０．３乃至０．５μｍ×約３００乃至５００Åとして示してあり、それは上述したように特別のリソグラフィ装置を必要とする。本発明の第一実施例のＴＦＴのチャンネルの断面積はそれよりかなり小さく、即ち約０．１５乃至０．２μｍ×約３００乃至５００Åである。これは何らリソグラフィに関連した拘束条件なしで達成される。
【００１４】
図１乃至１４に示した本発明の第一好適実施例の処理ステップ及び構成体は、幅及び厚さの両方が非常に小さなチャンネルを有するＴＦＴ装置を示している。然しながら、本発明の第一好適実施例は、少なくとも２つのポリシリコン層を必要としており、即ち、図１のオプションとしての平坦化の前に実施される標準的な処理ステップにおいて形成される１つ又は２つのポリシリコン層と、図２に示したＴＦＴゲートポリシリコン付着である。
【００１５】
図１５乃至２５を参照すると、単に２つのポリシリコン層を必要とするに過ぎず平坦化を必要とすることのない本発明の第二好適実施例が示されている。この第二好適実施例のＴＦＴ構成体３０は、第一ポリシリコン（ゲート）層の周りに形成されており且つ選択的にエッチングされて必要なチャンネル長を与えるスペーサ−ＴＦＴ負荷構成体のポリシリコンスペーサを特徴としている。ＴＦＴは構成体３０のフィールド酸化膜の上に形成されており、従って、それは標準的なスペーサ酸化物エッチング及び基板内のトランジスタの形成と干渉することはない。
【００１６】
ＴＦＴスペーサの画定を行なう前に、最初に、幾つかの標準的な処理ステップを行なう。最初に、図１５を参照すると、活性領域３２及び活性領域２３に隣接する分離領域３４の画定を行なう。この活性領域及び分離領域の画定に続いて、当該技術分野において公知の埋込コンタクトをオプションとして形成することが可能であり、埋込コンタクトマスク／イオン注入に続いて埋込コンタクト開口を形成する。一方、レイアウトに依存して、共用コンタクトを使用することも可能であり、その場合には、ゲート酸化膜を成長させ且つパターン形成した後にポリシリコンの第一層（ポリ１）を直接的に付着形成する。共用コンタクトを有するレイアウトは多少より多くの面積を使用する場合がある。図１６を参照すると、ゲート３６を標準的な方法で形成することが可能であり、例えば、約１０００乃至２０００Åの厚さで約６２０℃においてポリシリコンを付着形成し、次いで燐（ＰＯＣｌ）付着及びドライブイン（例えば、約３０分間の間９００℃）又はイオン注入（例えば、約３０乃至５０ＫｅＶのエネルギレベルにおいて約１０乃至１０ｅ１５のドーズでＰ３１）を行ない、次いで約８００乃至９００℃において約３０分間の間アニールを行なうことが可能である。
【００１７】
ポリシリコンの抵抗値を減少させるために、ポリサイド層を、通常、付着形成させるか又はサリサイド（自己整合型シリサイド）プロセスによって形成する。噴出を回避するためには、このゲートポリサイドは、ＴａＳｉ2 （タンタルシリサイド）ではなくＷＳｉ2 （タングステンシリサイド）とすべきである。ポリサイドの厚さは約１０００乃至２０００Åとすることが可能である。ポリサイド又はサリサイドの形成に続いてエッチングステップを行なうことが可能である。図１６のゲートポリシリコン層３６を形成した後に、構成体３０のゲートポリシリコン層３６及び分離領域３４を適宜のマスクを使用してＮ−／Ｐ−イオン注入に露呈させる。Ｎ−ドーパントは、例えば、約２５乃至４５ＫｅＶのエネルギレベルにおける約１乃至１０ｅ１３のドーズの燐であり、且つＰ−ドーパントは、例えば、約３０乃至５０ＫｅＶのエネルギレベルにおける約１乃至１０ｅ１３のドーズにおいてのＢＦ２か又はＢ１１である。セル区域においてはＮ−イオン注入のみが実施され、従って、マスキングステップは添付の図面には示していない。Ｎ−／Ｐ−イオン注入に続いて、ゲートポリシリコン層３６の端部及び分離領域３４の一部の上に窒化物ライナー３８を付着形成し、その後にパターン形成する。図１７を参照すると、窒化物ライナー３８を約１０乃至１００Å／分の付着速度で約１００乃至３００Åの厚さに付着形成し、下側に存在するフィールド酸化膜を酸化物スペーサ除去期間中に過剰にエッチングされることから保護する。次いで、後の段階で形成されるバルクトランジスタ領域内の酸化物スペーサの下側において不所望のものである場合には、窒化物ライナーをパターン形成する。このオプションとしてのパターン形成のために使用されるマスクを図２５に示してある。窒化物ライナー３８を付着形成することはオプションのステップであり、それは後の酸化物スペーサの過剰エッチングに対する保護を与えるものである。次いで、スペーサ酸化物層を付着形成し、次いでエッチングを行なってゲートポリシリコン層３６の端部に隣接した酸化物スペーサ４０を形成することによって、酸化物スペーサ４０を形成する。酸化物スペーサ４０は、使用されるポリ１ゲート３６の種類、即ちＷＳｉ2 又はＴａＳｉ2 に依存して単一層又は二重層として、例えば、約５０乃至２５０Å／分の高速付着速度で約７００℃においてＴＥＯＳから付着形成させる。これに続いて標準的なスペーサ酸化物エッチングを行なってスペーサを形成する。
【００１８】
次に、適宜のマスクを使用して、Ｎ＋及びＰ＋イオン注入によってバルクトランジスタ形成を完了することが必要であり、この場合にも、Ｐ＋イオン注入はセル区域の周辺部においてのみ行なわれ、従ってマスクは図面中に示していない。Ｎ＋イオン注入は、設計基準及び回路の所望の最終的な電気的特性に依存して、当該技術分野において公知の如く、約３０乃至５０ＫｅＶのエネルギにおいて、１乃至１０ｅ１５のドーズでの砒素とそれに続く１乃至１０ｅ１４のドーズでの燐で実施することが可能である。Ｐ＋イオン注入は、この場合にも、所望の接合深さ／駆動電流等に依存して、例えば３０ＫｅＶの適宜のエネルギで１−１０ｅ１５のドーズでのＢＦ２又はボロンとすることが可能である。図１５乃至１７に関連して説明し且つ図示した処理ステップに対応するマスク層を図１８に示してある。ポリ１ゲート層３６及び活性領域３２の両方が示されている。
【００１９】
図１９を参照すると、第一ポリシリコンゲート層３６のパターンを上側に存在する第二ポリシリコン層から分離するために（特に、供給電圧Ｖｃｃからワード線を分離するために）、図示したように、ポリシリコンゲート層３６及び分離領域３４の上にＩＰＯ（ポリシリコン間酸化物）層４２を付着形成させることが可能である。これはオプションであるが推奨される処理ステップである。そうでない場合には、薄いＴＦＴゲート酸化膜がポリ１をポリ２から分離するが、このような分離は不充分な場合がある。
【００２０】
図２０を参照すると、厚いＩＰＯ酸化物層４２及びスペーサ４０は、ポリシリコンスペーサがＴＦＴチャンネルとして作用すべく形成される箇所の領域から局所的に除去されねばならない。従って、ＩＰＯ酸化物層４２及びスペーサ４２の一部が除去されてポリシリコンゲート層３６の端部に隣接した分離領域３４上においてＩＰＯ酸化物層４２内に開口４３を形成する。この目的のためのマスクを図１８に示してある。フィールド酸化膜領域においては、エッチングは窒化物ライナー３８において停止する。共用コンタクト用の開口も設けられている。窒化物ライナー３８はＴＦＴゲート酸化膜の所望の目標とする厚さに依存して、この時点で除去することが可能である（オプションとしての処理ステップ）。窒化物ライナー３８が薄いので、窒化物ライナー３８を除去するのにドライ又はウエットの剥離プロセスで充分である。
【００２１】
次に、本発明の第二好適実施例に基づいて、ＴＦＴ用のポリシリコンスペーサを形成するのに必要な処理ステップが実施される。図２１を参照すると、ポリシリコンゲート３６、ＩＰＯ酸化物層４２及び開口４３上に酸化物を付着形成させてＴＦＴゲート酸化物層４４を形成する。次いで、図２２に示したように、共用コンタクト開口を形成する。ＴＦＴゲート酸化物層４４の上にＴＦＴチャンネルポリシリコン層４６を付着形成する。次いで、直列抵抗を減少させるためにＴＦＴチャンネルポリシリコン層４６の上にタンタル（Ｔａ）を付着形成し、そのタンタルは、電圧供給線Ｖｓｓ及びＶｃｃ上のものを除いて全ての箇所においてマスクを使用して後にエッチング除去する。次いで、タンタルが付着形成されている箇所においてＲＴＡ（迅速熱アニール）によってＴａＳｉ2 層を形成することが可能である。同時的にサリサイド化させたＶｓｓ及びＶｃｃ供給線は直列抵抗を減少させることを可能とする。最後に、ＴＦＴチャンネルポリシリコン層４６をパターン形成する。図２３を参照すると、次いで、ＴＦＴチャンネルポリシリコン層４６をエッチングしてポリシリコンスペーサ４８ａ及び第二寄生（不所望の）スペーサ４８ｂ（ストリンガーと呼ばれる）を形成する。次いで、図２４に示したように、付加的なマスキングステップによってストリンガーを除去する。従って、ストリンガー４８ｂは除去される。これに続いて、約３０乃至４０ＫｅＶのエネルギで１乃至１０ｅ１１のドーズで燐、砒素又はＢＦ２で本装置のＴＦＴ  ＶＴ（スレッシュホールド電圧）イオン注入を行なうことが可能である。最後に、この段階においてか又はタンタル付着直前の早い段階においてソース／ドレインマスク及びソース／ドレインイオン注入を実施する。所望により、付加的な標準的ＴＦＴ後処理ステップを実施する。これらの付加的な処理ステップは、ＴＦＴを保護するか又は封止することを助けるために行なうことが可能である。例えば、上述したステップに続いて標準的な平坦化処理を行なうことが可能である。第二好適実施例のＴＦＴスペーサ構成体３０は図２５のマスクレイアウトの平面図にも示してある。
【００２２】
３つのポリシリコン層ではなく単に２つのポリシリコン層を使用し且つ平坦化を必要としないことに加えて、本発明のこの第二実施例はその他の効果を提供している。即ち、第二好適実施例の同時的にサリサイド化したＶｓｓ及びＶｃｃ電圧供給線は直列抵抗を減少させることを可能としている。更に、ＴａＳｉ又はＷＳｉ層を介してプルダウンゲート（Ｎ＋）へ接続しているＴＦＴソース（Ｐ＋）は、問題と成りうるＮ＋／Ｐ＋寄生接合が存在しないことを確保している。
【００２３】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】  本発明の第一好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図２】  本発明の第一好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図３】  本発明の第一好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図４】  本発明の第一好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図５】  本発明の第一好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図６】  本発明の第一好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図７】  本発明の第一好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図８】  本発明の第一好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図９】  本発明の第一好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図１０】  本発明の第一好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図１１】  本発明の第一好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図１２】  本発明の第一好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図１３】  従来のＴＦＴ構成体のＴＦＴチャンネルの断面積を示した概略図。
【図１４】  本発明の第一好適実施例に基づくＴＦＴ構成体の断面積を示した概略図。
【図１５】  本発明の第二好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図１６】  本発明の第二好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図１７】  本発明の第二好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図１８】  本発明の第二好適実施例に基づくＴＦＴ構成体のマスクレイアウトを示した概略図。
【図１９】  本発明の第二好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図２０】  本発明の第二好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図２１】  本発明の第二好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図２２】  本発明の第二好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図２３】  本発明の第二好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図２４】  本発明の第二好適実施例に基づいてＴＦＴ構成体を製造する方法の一段階における状態を示した概略図。
【図２５】  本発明の第二好適実施例に基づくＴＦＴ構成体のマスクレイアウトを示した概略図。
【符号の説明】
１０  ＴＦＴ構成体
１２  基板
１４  ＴＦＴポリシリコンゲート層
１５  ＴＦＴポリシリコンゲート
１６  ゲート酸化物層
１８  窒化物
２０  ＴＦＴチャンネルアモルファスシリコン
２０ａ  チャンネル
２０ｂ  ストリンガー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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