(57)【特許請求の範囲】
【請求項１】
入力クロックをＭ逓倍した出力クロックを生成する逓倍クロック発生回路であって、
出力クロックをＭ分周してフィードバッククロックを生成する分周器と、
入力クロックと、前記分周器で生成されたフィードバッククロックを受けて、入力クロックとフィードバッククロックとの位相を比較し、両クロックの位相の遅進に応じた出力信号を出力する位相比較器と、
出力クロックに同期して前記位相比較器の出力信号を取り込み保持し、保持した前記位相比較器の出力信号を出力するレジスタと、
前記レジスタの出力信号に基づいて、フィードバッククロックの単位サイクルにおける出力クロックをカウントし、カウント値をフィードバッククロックの前後の単位サイクルで比較し、比較結果、あるいは前記レジスタの出力信号とカウント値に応じて出力信号を出力する比較器と、
遅延制御信号に基づいて出力クロックを所定の単位遅延値の幅で遅延制御し、遅延制御された出力クロックを出力するオシレータと、
前記レジスタの出力信号及び前記比較器の出力信号に基づいて、出力クロックをカウントし、カウント値ならびに前記オシレータの単位遅延値とに応じた値だけフィードバッククロックの周期が短くなるように遅延制御信号を前記オシレータに出力し、あるいはカウント値ならびに前記オシレータの単位遅延値とに応じた値だけフィードバッククロックの周期が長くなるように遅延制御信号を前記オシレータに出力する制御オシレータと
を有することを特徴とする逓倍クロック発生回路。
【請求項２】
入力クロックをＭ逓倍した出力クロックを生成する逓倍クロック発生回路であって、
出力クロックをＭ分周してフィードバッククロックを生成する分周器と、
入力クロックと、前記分周器で生成されたフィードバッククロックを受けて、入力クロックとフィードバッククロックとの位相を比較し、両クロックの位相の遅進に応じた出力信号を出力する位相比較器と、
出力クロックに同期して前記位相比較器の出力信号を取り込み保持し、保持した前記位相比較器の出力信号を出力するレジスタと、
前記レジスタに保持された出力信号に基づいて、フィードバッククロックの単位サイクルにおける出力クロックをカウントし、カウント値をフィードバッククロックの単位サイクルの前後で比較し、両者の値が所定のサイクルの間同じ場合には、フィードバッククロックの次サイクルの間制御信号を出力する位相制御回路と、
前記レジスタの出力信号に基づいて、フィードバッククロックの単位サイクルにおける出力クロックをカウントし、カウント値をフィードバッククロックの前後の単位サイクルのカウント値と比較し、前記位相制御回路から制御信号が与えられていない場合は、比較結果、あるいは前記レジスタの出力信号とカウント値に応じて出力信号を出力し、一方前記位相制御回路から制御信号が与えられた場合には、フィードバッククロックの単位サイクルのカウント値がフィードバッククロックの前サイクルのカウント値−１になると出力信号を与える比較器と、
遅延制御信号に基づいて出力クロックを所定の単位遅延値の幅で遅延制御し、遅延制御された出力クロックを出力するオシレータと、
前記レジスタの出力信号及び前記比較器の出力信号に基づいて、出力クロックをカウントし、カウント値ならびに前記オシレータの単位遅延値とに応じた値だけフィードバッククロックの周期が短くなるように遅延制御信号を前記オシレータに出力し、あるいはカウント値ならびに前記オシレータの単位遅延値とに応じた値だけフィードバッククロックの周期が長くなるように遅延制御信号を前記オシレータに出力する制御オシレータと
を有することを特徴とする逓倍クロック発生回路。
【請求項３】
入力クロックをＭ逓倍した出力クロックを生成する逓倍クロック発生回路であって、
出力クロックをＭ分周してフィードバッククロックを生成する分周器と、
入力クロックと、前記分周器で生成されたフィードバッククロックを受けて、入力クロックとフィードバッククロックとの位相を比較し、両クロックの位相の遅進に応じた出力信号を出力する位相比較器と、
出力クロックに同期して前記位相比較器の出力信号を取り込み保持し、保持した前記位相比較器の出力信号を出力するレジスタと、
前記レジスタの出力信号、入力クロックならびにフォードバッククロックを受けて、入力クロックとフィードバッククロックの周期が所定量以上離れている場合には、フィードバッククロックの周期を指示された量だけ変更する第１及び第２の制御信号を出力する周波数制御回路と、
前記レジスタの出力信号に基づいて、フィードバッククロックの単位サイクルにおける出力クロックをカウントし、カウント値をフィードバッククロックの前後の単位サイクルで比較し、比較結果、あるいは前記レジスタの出力信号とカウント値に応じて出力信号を出力し、前記周波数制御回路から第１の制御信号が与えられた場合には、初期状態を保持する比較器と、
遅延制御信号に基づいて出力クロックを所定の単位遅延値の幅で遅延制御し、遅延制御された出力クロックを出力するオシレータと、
前記レジスタの出力信号及び前記比較器の出力信号に基づいて、出力クロックをカウントし、カウント値ならびに前記オシレータの単位遅延値とに応じた値だけフィードバッククロックの周期が短くなるように遅延制御信号を前記オシレータに出力し、あるいはカウント値ならびに前記オシレータの単位遅延値とに応じた値だけフィードバッククロックの周期が長くなるように遅延制御信号を前記オシレータに出力し、前記周波数制御回路から第１の制御信号が与えられた場合には、前記周波数制御回路から与えられる第２の制御信号に基づいて前記オシレータの遅延時間が短くなるように遅延制御信号を前記オシレータに出力する制御オシレータと
を有することを特徴とする逓倍クロック発生回路。
【請求項４】
入力クロックをＭ逓倍した出力クロックを生成する逓倍クロック発生回路であって、
出力クロックをＭ分周してフィードバッククロックを生成する分周器と、
入力クロックと、前記分周器で生成されたフィードバッククロックを受けて、入力クロックとフィードバッククロックとの位相を比較し、両クロックの位相の遅進に応じた出力信号を出力する位相比較器と、
出力クロックに同期して前記位相比較器の出力信号を取り込み保持し、保持した前記位相比較器の出力信号を出力するレジスタと、
前記レジスタに保持された出力信号に基づいて、フィードバッククロックの単位サイクルにおける出力クロックをカウントし、カウント値をフィードバッククロックの単位サイクルの前後で比較し、両者の値が所定のサイクルの間同じ場合には、フィードバッククロックの次サイクルの間制御信号を出力する位相制御回路と、
前記レジスタの出力信号、入力クロックならびにフォードバッククロックを受けて、入力クロックとフィードバッククロックの周期が所定量以上離れている場合には、フィードバッククロックの周期を指示された量だけ変更する第１及び第２の制御信号を出力する周波数制御回路と、
前記レジスタの出力信号に基づいて、フィードバッククロックの単位サイクルにおける出力クロックをカウントし、カウント値をフィードバッククロックの前後の単位サイクルのカウント値と比較し、前記位相制御回路から制御信号が与えられていない場合は、比較結果、あるいは前記レジスタの出力信号とカウント値に応じて出力信号を出力し、一方前記位相制御回路から制御信号が与えられた場合には、フィードバッククロックの単位サイクルのカウント値がフィードバッククロックの前サイクルのカウント値−１になると出力信号を与え、前記周波数制御回路から第１の制御信号が与えられた場合には、初期状態を保持する比較器と、
遅延制御信号に基づいて出力クロックを所定の単位遅延値の幅で遅延制御し、遅延制御された出力クロックを出力するオシレータと、
前記レジスタの出力信号及び前記比較器の出力信号に基づいて、出力クロックをカウントし、カウント値ならびに前記オシレータの単位遅延値とに応じた値だけフィードバッククロックの周期が短くなるように遅延制御信号を前記オシレータに出力し、あるいはカウント値ならびに前記オシレータの単位遅延値とに応じた値だけフィードバッククロックの周期が長くなるように遅延制御信号を前記オシレータに出力し、前記周波数制御回路から第１の制御信号が与えられた場合には、前記周波数制御回路から与えられる第２の制御信号に基づいて前記オシレータの遅延時間が短くなるように遅延制御信号を前記オシレータに出力する制御オシレータと
を有することを特徴とする逓倍クロック発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、任意の入力クロックｆｒに対して、そのＭ逓倍のクロックを生成して出力する逓倍クロック発生回路に関する。
【０００２】
【従来の技術】
図２４に入力クロックｆｒをＭ逓倍することにより、出力クロックｆｏを生成し、さらに出力クロックｆｏをＭ分周してフィードバッククロックｆｄを生成して、入力クロックｆｒとフィードバッククロックｆｄの周波数と位相を常に一致させるように機能する逓倍クロック発生回路の従来構成を示す。図２４において、逓倍クロック発生回路は、分周器１０１、位相比較器１０２、周波数比較器１０３、位相同期回路１０４、オシレータ制御回路１０５、オシレータ１０６を備えて構成されている。
【０００３】
分周器１０１は、出力クロックｆｏをＭ分周してフィードバッククロックｆｄを生成し、位相比較器１０２は、入力クロックｆｒとフィードバッククロックｆｄの位相差を検出して、検出結果を周波数比較器１０３および位相同期回路１０４に与える。周波数比較器１０３および位相同期回路１０４は、位相比較器１０２からの情報に基づいて入力クロックｆｒとフィードバッククロックｆｄの周波数と位相が常に一致するように、出力クロックｆｏをどれだけ変更すればよいかを計算し、その結果をオシレータ制御回路１０５に与える。オシレータ制御回路１０５は、周波数比較器１０３および位相同期回路１０４から与えられた情報に基づいて出力クロックｆｏが変更されるようにオシレータ１０６を制御する。
【０００４】
図２５にオシレータ１０６の一従来構成を示す。図２５において、オシレータ１０６は、遅延値固定ディレイ回路１１１、遅延値可変ディレイ回路１１２、発振制御回路１１３を備えて構成されている。遅延値可変ディレイ回路１１２を構成している遅延値可変ディレイセル（ｄｃｅｌｌ）１１４は、信号ｄｌｙｓｗ＊（＊＝０〜３）がロウレベルの時は遅延値が（ｄ＋Δｄ）であり、ハイレベルの時は遅延値がｄとなり、信号ｏｓｃ＿ａｃｔがロウレベルの時は、発振制御回路１１３により出力クロックｆｏはロウレベルに固定されてオシレータの発振は停止状態となる。したがって、オシレータ制御回路１０５は、周波数比較器１０３および位相同期回路１０４からの情報を受けて、遅延値可変ディレイセル１１４の遅延値を変更制御する。
【０００５】
図２５に示す構成のオシレータにおいて、例えば信号ｄｌｙｓｗ３＝ｄｌｙｓｗ２＝ロウレベルかつ信号ｄｌｙｓｗ１＝ｄｌｙｓｗ０＝ハイレベルの状態で固定した場合は、フィードバッククロックｆｄは入力クロックｆｒよりも低い周波数でその周期がτ１であり、信号ｄｌｙｓｗ３＝ロウレベルかつ信号ｄｌｙｓｗ２＝ｄｌｙｓｗ１＝ｄｌｙｓｗ０＝ハイレベルの状態で固定した場合には、フィードバッククロックｆｄは入力クロックｆｒより高い周波数でその周期がτ２であるとすると、入力クロックｆｒとフィードバッククロックｆｄのロック時は信号ｄｌｙｓｗ０およびｄｌｙｓｗ１をハイレベル、信号ｄｌｙｓｗ３をロウレベルに固定として、図２６のタイミングチャートに示すように、信号ｄｌｙｓｗ２をフィードバッククロックｆｄのサイクル毎にその状態を保持させるか、あるいは状態を反転させることによって、フィードバッククロックｆｄの周期がτ１またはτ２のいずれか一方を取るように制御していた。
【０００６】
図２６に示すタイミングチャートは、入力クロックｆｒとフィードバッククロックｆｄの位相を双方の立ち上がりエッジで一致させるようにした場合であり、フィードバッククロックｆｄの立ち上がりエッジｅｄｇｅ０は、入力クロックｆｒの立ち上がりエッジよりも進んでいるため、ｅｄｇｅ０から始まるフィードバッククロックｆｄの１サイクルの周期は、入力クロックｆｒの周期よりも長いτ１となる。一方、ｅｄｇｅ１は入力クロックｆｒの立ち上がりエッジよりも遅れているので、ｅｄｇｅ１から始まるフィードバッククロックｆｄの１サイクルの周期は、入力クロックｆｒの周期よりも短いτ２となり、再びフィードバッククロックｆｄの立ち上がりエッジが入力クロックｆｒの立ち上がりエッジよりも進むｅｄｇｅ４までその状態を維持している。以降は、同様にｅｄｇｅ４から始まるフィードバッククロックｆｄの１サイクルの周期はτ１、ｅｄｇｅ５から始まるフィードバッククロックｆｄの１サイクルの周期はτ２となる。
【０００７】
また図２６において、入力クロックｆｒに対する逓倍数をＭとすると、τ１とτ２は、
【数１】
τ１＝［（ｄ＋Δｄ）×２＋ｄ×２］×２×Ｍ
τ２＝［（ｄ＋Δｄ）×１＋ｄ×３］×２×Ｍ
となり、τ１とτ２の差は、
【数２】
τ１−τ２＝Ｍ×Δｄ×２
となる。このτ１とτ２の差はフィードバッククロックｆｄのジッタであり、上記数１に示した式から分かるように、逓倍数Ｍが大きくなるにつれて、その値も巨大化することになり、システムの仕様を満たせない場合がでてくる。
【０００８】
図２７に上述した例におけるフィードバッククロックｆｄ、出力クロックｆｏ、信号ｄｌｙｓｗ２および入力クロックｆｒの関係を示し、同図（ａ）はフィードバッククロックｆｄの周期がτ１の状態を示し、同図（ｂ）はフィードバッククロックｆｄの周期がτ２の状態を示し、同図（ｃ）は入力クロックｆｒを示す。図２７に示すように、フィードバッククロックｆｄの周期がτ１とτ２で切り替わることにより、出力クロックｆｏは（Δｄ×２）のジッタを持つことになり、またフィードバッククロックｆｄは（Ｍ×Δｄ×２）のジッタを持つことになる。
【０００９】
図２８に出力クロックｆｏの希望出力周波数を一定とした場合の逓倍数Ｍ及び可変遅延値Δｄとフィードバッククロックｆｄのジッタとの関係を示す。図２８において、高逓倍の出力クロックを得ようとする場合に、フィードバッククロックｆｄのジッタを小さく抑えるためには、可変遅延値Δｄをより小さく抑える必要があることがわかる。
【００１０】
これに対して近年では、半導体素子の高速化が進み、それに伴ってシステムに要求されるクロックも高速化しており、逓倍クロック発生回路には、より高逓倍の出力クロックが求められるようになって来ているのが現状である。このため、図２８に示すように上述した可変遅延値Δｄによる制御のみでは、高逓倍の出力クロックを得ることが難しくなっていた。
【００１１】
【発明が解決しようとする課題】
以上説明したように、入力クロックｆｒをＭ（Ｍ＝任意の整数）逓倍することにより出力クロックｆｏを生成し、さらに出力クロックｆｏをＭ分周してフィードバッククロックｆｄを生成し、常に入力クロックｆｒとフィードバッククロックｆｄの周波数を一致させるようにした従来の逓倍クロック発生回路において、フィードバッククロックｆｄの周期は、入力クロックｆｒよりも低い周波数でその周期がτ１と、入力クロックｆｒよりも高い周波数でその周期がτ２との間で切り替わるように制御されていた。このため、フィードバッククロックｆｄのジッタは、逓倍数Ｍに依存することになり、高逓倍の出力クロックを得ようとする場合には、フィードバッククロックｆｄのジッタを抑制することが困難になるといった不具合を招いていた。
【００１２】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、逓倍数に依存することなくフィードバッククロックのジッタを抑制した逓倍クロック発生回路を提供することにある。また、フィードバッククロックのジッタを抑制し、かつ入力クロックとフィードバッククロックの位相を一致させた逓倍クロック発生回路を提供することにある。更に、上記逓倍クロック発生回路において入力クロックとフィードバッククロックとのロックアップタイムを短縮した逓倍クロック発生回路を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、入力クロックをＭ逓倍した出力クロックを生成する逓倍クロック発生回路であって、出力クロックをＭ分周してフィードバッククロックを生成する分周器と、入力クロックと、前記分周器で生成されたフィードバッククロックを受けて、入力クロックとフィードバッククロックとの位相を比較し、両クロックの位相の遅進に応じた出力信号を出力する位相比較器と、出力クロックに同期して前記位相比較器の出力信号を取り込み保持し、保持した前記位相比較器の出力信号を出力するレジスタと、前記レジスタの出力信号に基づいて、フィードバッククロックの単位サイクルにおける出力クロックをカウントし、カウント値をフィードバッククロックの前後の単位サイクルで比較し、比較結果、あるいは前記レジスタの出力信号とカウント値に応じて出力信号を出力する比較器と、遅延制御信号に基づいて出力クロックを所定の単位遅延値の幅で遅延制御し、遅延制御された出力クロックを出力するオシレータと、前記レジスタの出力信号及び前記比較器の出力信号に基づいて、出力クロックをカウントし、カウント値ならびに前記オシレータの単位遅延値とに応じた値だけフィードバッククロックの周期が短くなるように遅延制御信号を前記オシレータに出力し、あるいはカウント値ならびに前記オシレータの単位遅延値とに応じた値だけフィードバッククロックの周期が長くなるように遅延制御信号を前記オシレータに出力する制御オシレータとを有することを特徴とする。
【００１４】
第２の手段は、入力クロックをＭ逓倍した出力クロックを生成する逓倍クロック発生回路であって、出力クロックをＭ分周してフィードバッククロックを生成する分周器と、入力クロックと、前記分周器で生成されたフィードバッククロックを受けて、入力クロックとフィードバッククロックとの位相を比較し、両クロックの位相の遅進に応じた出力信号を出力する位相比較器と、出力クロックに同期して前記位相比較器の出力信号を取り込み保持し、保持した前記位相比較器の出力信号を出力するレジスタと、前記レジスタに保持された出力信号に基づいて、フィードバッククロックの単位サイクルにおける出力クロックをカウントし、カウント値をフィードバッククロックの単位サイクルの前後で比較し、両者の値が所定のサイクルの間同じ場合には、フィードバッククロックの次サイクルの間制御信号を出力する位相制御回路と、前記レジスタの出力信号に基づいて、フィードバッククロックの単位サイクルにおける出力クロックをカウントし、カウント値をフィードバッククロックの前後の単位サイクルのカウント値と比較し、前記位相制御回路から制御信号が与えられていない場合は、比較結果、あるいは前記レジスタの出力信号とカウント値に応じて出力信号を出力し、一方前記位相制御回路から制御信号が与えられた場合には、フィードバッククロックの単位サイクルのカウント値がフィードバッククロックの前サイクルのカウント値−１になると出力信号を与える比較器と、遅延制御信号に基づいて出力クロックを所定の単位遅延値の幅で遅延制御し、遅延制御された出力クロックを出力するオシレータと、前記レジスタの出力信号及び前記比較器の出力信号に基づいて、出力クロックをカウントし、カウント値ならびに前記オシレータの単位遅延値とに応じた値だけフィードバッククロックの周期が短くなるように遅延制御信号を前記オシレータに出力し、あるいはカウント値ならびに前記オシレータの単位遅延値とに応じた値だけフィードバッククロックの周期が長くなるように遅延制御信号を前記オシレータに出力する制御オシレータとを有することを特徴とする。
【００１５】
第３の手段は、入力クロックをＭ逓倍した出力クロックを生成する逓倍クロック発生回路であって、出力クロックをＭ分周してフィードバッククロックを生成する分周器と、入力クロックと、前記分周器で生成されたフィードバッククロックを受けて、入力クロックとフィードバッククロックとの位相を比較し、両クロックの位相の遅進に応じた出力信号を出力する位相比較器と、出力クロックに同期して前記位相比較器の出力信号を取り込み保持し、保持した前記位相比較器の出力信号を出力するレジスタと、前記レジスタの出力信号、入力クロックならびにフィードバッククロックを受けて、入力クロックとフィードバッククロックの周期が所定量以上離れている場合には、フィードバッククロックの周期を指示された量だけ変更する第１及び第２の制御信号を出力する周波数制御回路と、前記レジスタの出力信号に基づいて、フィードバッククロックの単位サイクルにおける出力クロックをカウントし、カウント値をフィードバッククロックの前後の単位サイクルで比較し、比較結果、あるいは前記レジスタの出力信号とカウント値に応じて出力信号を出力し、前記周波数制御回路から第１の制御信号が与えられた場合には、初期状態を保持する比較器と、遅延制御信号に基づいて出力クロックを所定の単位遅延値の幅で遅延制御し、遅延制御された出力クロックを出力するオシレータと、前記レジスタの出力信号及び前記比較器の出力信号に基づいて、出力クロックをカウントし、カウント値ならびに前記オシレータの単位遅延値とに応じた値だけフィードバッククロックの周期が短くなるように遅延制御信号を前記オシレータに出力し、あるいはカウント値ならびに前記オシレータの単位遅延値とに応じた値だけフィードバッククロックの周期が長くなるように遅延制御信号を前記オシレータに出力し、前記周波数制御回路から第１の制御信号が与えられた場合には、前記周波数制御回路から与えられる第２の制御信号に基づいて前記オシレータの遅延時間が短くなるように遅延制御信号を前記オシレータに出力する制御オシレータとを有することを特徴とする。
【００１６】
第４の手段は、入力クロックをＭ逓倍した出力クロックを生成する逓倍クロック発生回路であって、出力クロックをＭ分周してフィードバッククロックを生成する分周器と、入力クロックと、前記分周器で生成されたフィードバッククロックを受けて、入力クロックとフィードバッククロックとの位相を比較し、両クロックの位相の遅進に応じた出力信号を出力する位相比較器と、出力クロックに同期して前記位相比較器の出力信号を取り込み保持し、保持した前記位相比較器の出力信号を出力するレジスタと、前記レジスタに保持された出力信号に基づいて、フィードバッククロックの単位サイクルにおける出力クロックをカウントし、カウント値をフィードバッククロックの単位サイクルの前後で比較し、両者の値が所定のサイクルの間同じ場合には、フィードバッククロックの次サイクルの間制御信号を出力する位相制御回路と、前記レジスタの出力信号、入力クロックならびにフォードバッククロックを受けて、入力クロックとフィードバッククロックの周期が所定量以上離れている場合には、フィードバッククロックの周期を指示された量だけ変更する第１及び第２の制御信号を出力する周波数制御回路と、前記レジスタの出力信号に基づいて、フィードバッククロックの単位サイクルにおける出力クロックをカウントし、カウント値をフィードバッククロックの前後の単位サイクルのカウント値と比較し、前記位相制御回路から制御信号が与えられていない場合は、比較結果、あるいは前記レジスタの出力信号とカウント値に応じて出力信号を出力し、一方前記位相制御回路から制御信号が与えられた場合には、フィードバッククロックの単位サイクルのカウント値がフィードバッククロックの前サイクルのカウント値−１になると出力信号を与え、前記周波数制御回路から第１の制御信号が与えられた場合には、初期状態を保持する比較器と、遅延制御信号に基づいて出力クロックを所定の単位遅延値の幅で遅延制御し、遅延制御された出力クロックを出力するオシレータと、前記レジスタの出力信号及び前記比較器の出力信号に基づいて、出力クロックをカウントし、カウント値ならびに前記オシレータの単位遅延値とに応じた値だけフィードバッククロックの周期が短くなるように遅延制御信号を前記オシレータに出力し、あるいはカウント値ならびに前記オシレータの単位遅延値とに応じた値だけフィードバッククロックの周期が長くなるように遅延制御信号を前記オシレータに出力し、前記周波数制御回路から第１の制御信号が与えられた場合には、前記周波数制御回路から与えられる第２の制御信号に基づいて前記オシレータの遅延時間が短くなるように遅延制御信号を前記オシレータに出力する制御オシレータとを有することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【００１８】
図１はこの発明の一実施形態に係る逓倍クロック発生回路の構成を示す図である。図１において、この実施形態の逓倍クロック発生回路は、分周器１，位相比較器２、レジスタ３−１、３−２、比較器４、オシレータ制御回路５，オシレータ６を備え、逓倍数に依存することなくフィードバッククロックｆｄのジッタを抑制するように構成される。
【００１９】
図１において、分周器１は、オシレータ６の出力クロックｆｏに同期して出力クロックｆｏを逓倍数に等しく分周することにより、フィードバッククロックｆｄを生成する。分周器１は、信号ｏｓｃ＿ａｃｔがロウレベル状態の時は初期状態にリセットされる。図２に分周器１の分周例として、出力クロックｆｏを７分周した場合の出力クロックｆｏとフィードバッククロックｆｄのタイミングチャートを示す。
【００２０】
位相比較器２は、入力クロックｆｒとフィードバッククロックｆｄの立ち上がり同士で位相を比較し、フィードバッククロックｆｄの位相が入力クロックｆｒの位相よりも遅れている間は、出力信号ｆｕｐをハイレベルとし、出力信号ｆｄｎをロウレベルとし、逆にフィードバッククロックｆｄの位相が入力クロックｆｒの位相よりも進んでいる間は、出力信号ｆｕｐをロウレベル、出力信号ｆｄｎをハイレベルとする。その他の状態では出力信号ｆｕｐおよびｆｄｎは双方ロウレベルを出力する。位相比較器２は、入力信号ｏｓｃ＿ａｃｔがロウレベル状態の時は初期状態にリセットされる。
【００２１】
図３（ａ）にフィードバッククロックｆｄの位相が入力クロックｆｒの位相より遅れている場合の出力信号ｆｕｐおよびｆｄｎのタイミング例を示し、同図（ｂ）にフィードバッククロックｆｄの位相が入力クロックｆｒの位相よりも進んでいる場合の出力信号ｆｕｐおよびｆｄｎのタイミング例を示す。
【００２２】
レジスタ（ｒｅｇ１、ｒｅｇ２）３−１、３−２は、位相比較器２の出力ｆｕｐおよびｆｄｎを出力クロックｆｏの立ち上がりエッジでラッチし、ラッチした信号をそれぞれ出力信号ｃｔｆｕｐおよびｃｔｆｄｎとして出力する。ただし、フィードバッククロックｆｄの立ち上がりとなる出力クロックｆｏの立ち上がりエッジでは、位相比較器２の出力信号ｆｕｐおよびｆｄｎの状態に依らず“０”を取る。これは、後述する比較回路４において、比較するオシレータ６の出力の出力クロックｆｏの立ち上がりエッジ数を、フィードバッククロックｆｄのサイクル毎に毎回区切るためである。レジスタ３−１、３−２は、入力信号ｏｓｃ＿ａｃｔがロウレベル状態の時は初期状態にリセットされる。
【００２３】
図４（ａ）にフィードバッククロックｆｄの位相が入力クロックｆｒの位相より遅れている場合の位相比較器２の出力信号ｆｕｐ、ｆｄｎおよびレジスタ３−１の出力信号ｃｔｆｕｐのタイミング例を示し、同図（ｂ）にフィードバッククロックｆｄの位相が入力クロックｆｒの位相より進んでいる場合の位相比較器２の出力信号ｆｕｐ、ｆｄｎおよびレジスタ３−２の出力信号ｃｔｆｄｎのタイミング例を示す。
【００２４】
比較回路４は、フィードバッククロックｆｄの１サイクル中において、レジスタ３−１、３−２の出力信号ｃｔｆｕｐまたはｃｔｆｄｎがハイレベル状態である間の出力クロックｆｏの立ち上がりエッジ数をカウントし、フィードバッククロックｆｄの前サイクル時のエッジ数のカウント数と比較する。エッジ数のカウント値が前サイクルと同じになった時点で、レジスタ３−１の出力信号ｃｔｆｕｐがハイレベル状態であるならば出力信号ｚｆｕｐを立ち上げ、レジスタ３−２の出力信号ｃｔｆｄｎがハイレベル状態であるならば出力信号ｚｆｄｎを立ち上げる。ただし、フィードバッククロックｆｄの前サイクルにおいて、レジスタ３−１，３−２の出力信号ｃｔｆｕｐおよびｃｔｆｄｎの双方が常にロウレベル状態であった場合には、フィードバッククロックｆｄの現在のサイクルのカウント数が“１”になった時点で出力信号ｚｆｕｐまたはｚｆｄｎを立ち上げる。また、出力信号ｚｆｕｐおよびｚｆｄｎは、レジスタ３−１、３−２の出力信号ｃｔｆｕｐまたはｃｔｆｄｎが立ち下がった後、出力クロックｆｏの最初の立ち上がりエッジで立ち下がる。比較器４は、信号ｏｓｃ＿ａｃｔがロウレベル状態の時は初期状態にリセットされる。
【００２５】
図５（ａ）にフィードバッククロックｆｄの位相が入力クロックｆｒの位相より遅れている場合であって、レジスタ３−１の出力信号ｃｔｆｕｐがハイレベル状態である時の出力クロックｆｏの立ち上がりエッジのカウント数が３、５、６というようにフィードバッククロックｆｄのサイクル毎に増加している場合の出力クロックｆｏ、フィードバッククロックｆｄ、レジスタ３−１の出力信号ｃｔｆｕｐおよび比較器４の出力信号ｚｆｕｐの関係を表すタイミング例を示し、同図（ｂ）にフィードバッククロックｆｄの位相が入力クロックｆｒの位相より進んでいる場合であって、レジスタ３−２の出力信号ｃｔｆｄｎがハイレベル状態である時の出力クロックｆｏの立ち上がりエッジのカウント数が３、５、６というようにフィードバッククロックｆｄのサイクル毎に増加している場合の出力クロックｆｏ、フィードバッククロックｆｄ、レジスタ３−２の出力信号ｃｔｆｄｎおよび比較器４の出力信号ｚｆｄｎの関係を表すタイミング例を示す。
【００２６】
オシレータ制御回路５は、レジスタ３−１の出力信号ｃｔｆｕｐかつ比較器４の出力信号ｚｆｕｐがハイレベル、またはレジスタ３−２の出力信号ｃｔｆｄｎかつ比較器４の出力信号ｚｆｄｎがハイレベル状態である間の出力クロックｆｏの立ち上がりエッジ数をカウントし、信号ｃｔｆｕｐかつ信号ｚｆｕｐがハイレベルの場合は、（カウント値×Δｄ×２）だけ、フィードバッククロックｆｄの次サイクルの周期が短くなるようにオシレータ５の制御信号ｄｌｙｓｗを変更する。また、オシレータ制御回路５は、信号ｃｔｆｄｎかつ信号ｚｆｄｎがハイレベルの場合は、（カウント値×Δｄ×２）だけ、フィードバッククロックｆｄの次サイクルの周期が長くなるように制御信号ｄｌｙｓｗを変更し、後述するオシレータ６の遅延値可変ディレイ回路のディレイ値を制御する。ただし、前述した比較回路４において、フィードバッククロックｆｄの前サイクルでレジスタ３−１、３−２の出力信号ｃｔｆｕｐおよびｃｔｆｄｎの双方が常にロウレベル状態であった場合には、比較器４の出力信号ｚｆｕｐまたはｚｆｄｎを立ち上げた出力クロックｆｏの立ち上がりエッジからカウントを開始する。
【００２７】
図６に、図５（ａ）に示すタイミング例におけるフィードバッククロックｆｄの周期の変化を示す。図６において、フィードバッククロックｆｄのサイクル１およびサイクル２では、レジスタ３−１の出力信号ｃｔｆｕｐかつ比較器４の出力信号ｚｆｕｐがハイレベル状態における出力クロックｆｏの立ち上がりエッジ数のカウント値は“２”となり、フィードバッククロックｆｄの次サイクルにおいて周期は（２×Δｄ×２）だけ短くなり、サイクル３においてエッジ数のカウント値は“１”となり、フィードバッククロックｆｄの周期は（１×Δｄ×２）だけ短くなる。
【００２８】
オシレータ６は、例えば図２５に示すように構成され、オシレータ制御回路５から与えられる制御信号ｄｌｙｓｗの値に基づいてΔｄの間隔で遅延値を制御可能な遅延値可変ディレイ回路１１２と、オシレータ６の出力となる出力クロックｆｏが立ち上がった後遅延値可変ディレイ回路１１２の制御信号ｄｌｙｓｗの値が確定するまでの時間をｔｘとすると、ｔｘ＜ｄｘとなる固定の遅延値ｄｘを与える遅延値固定ディレイ回路１１１と、信号ｏｓｃ＿ａｃｔがハイレベル状態時にはオシレータ６を発振状態にし、ロウレベル状態時には停止状態にする発振制御回路１１３を備えて構成されている。
【００２９】
図２５において、制御信号ｄｌｙｓｗは４ビットの信号であり、遅延値可変ディレイ回路１１２を構成する各ディレイセル（ｄｃｅｌｌ）１１４は、オシレータ制御回路５から与えられる制御信号ｄｌｙｓｗ＊（＊＝０〜３）がロウレベルの時は、ディレイセル１１４の入力と出力に対して（ｄ＋Δｄ）の遅延を与え、ハイレベルの時はｄの遅延を与えるものである。オシレータ６の出力レンジは周期に関して、
【数３】
［ｄｘ＋４×（ｄ＋Δｄ）］×２〜［ｄｘ＋４×ｄ］×２
の範囲であり、この間で（Δｄ×２）の間隔で制御することが可能である。
【００３０】
図７および図８に逓倍数が４である場合の出力クロックｆｏ、フィードバッククロックｆｄ、レジスタ３−１の出力信号ｃｔｆｕｐ、比較器４の出力信号ｚｆｕｐまたはレジスタ３−２の出力信号ｃｔｆｄｎ、比較器４の出力信号ｚｆｄｎと、制御信号ｄｌｙｓｗ［３：０］の動作タイミング例を示す。図７（ａ）には、サイクル１からサイクル２に変化する様子を示しており、サイクル１は、制御信号ｄｌｙｓｗ［３：０］が全てロウレベルの状態である出力クロックｆｏのサイクル数が“２”であり、制御信号ｄｌｙｓｗ０のみがハイレベルであるサイクル数が“２”であり、サイクル２は、サイクル１内における信号ｃｔｆｕｐおよび信号ｚｆｕｐがハイレベル状態における出力クロックｆｏの立ち上がりエッジ数が“１”であるので、制御信号ｄｌｙｓｗ［３：０］が全てロウレベルの状態である出力クロックｆｏのサイクル数が“１”、制御信号ｄｌｙｓｗ０のみがハイレベル状態であるサイクル数が“３”である。
【００３１】
図７（ａ）において、サイクル１におけるフィードバッククロックｆｄの周期は、
【数４】
［［ｄｘ＋４×（ｄ＋Δｄ）］×２］×２＋［［ｄｘ＋３×（ｄ＋Δｄ）＋ｄ］×２］×２
であり、サイクル２におけるフィードバッククロックｆｄの周期は、
【数５】
［［ｄｘ＋４×（ｄ＋Δｄ）］×２］×１＋［［ｄｘ＋３×（ｄ＋Δｄ）＋ｄ］×２］×３
となる。したがって、サイクル１とサイクル２のフィードバッククロックｆｄの周期差は、（Δｄ×２×１）となる。
【００３２】
図７（ｂ）には、サイクル３からサイクル４に変化する様子を示しており、サイクル３は、制御信号ｄｌｙｓｗ［３：０］が全てロウレベルの状態である出力クロックｆｏのサイクル数が“１”であり、制御信号ｄｌｙｓｗ０のみがハイレベル状態であるサイクル数が“３”であり、サイクル４は、サイクル３内における信号ｃｔｆｕｐおよび信号ｚｆｕｐがハイレベル状態における出力クロックｆｏの立ち上がりエッジ数が“２”であるため、制御信号ｄｌｙｓｗ０のみがハイレベル状態であるサイクル数が“３”、制御信号ｄｌｙｓｗ０およびｄｌｙｓｗ１がハイレベル状態であるサイクル数が“１”である。
【００３３】
図７（ｂ）において、サイクル３におけるフィードバッククロックｆｄの周期は、
【数６】
［［ｄｘ＋４×（ｄ＋Δｄ）］×２］×１＋［［ｄｘ＋３×（ｄ＋Δｄ）＋ｄ］×２］×３
であり、サイクル４におけるフィードバッククロックｆｄの周期は、
【数７】
［［ｄｘ＋３×（ｄ＋Δｄ）＋ｄ］×２］×３＋［［ｄｘ＋２×（ｄ＋Δｄ）＋２×ｄ］×２］×１
となる。したがって、サイクル３とサイクル４のフィードバッククロックｆｄの周期差は（Δｄ×２×２）となる。
【００３４】
図８（ａ）には、サイクル１からサイクル２に変化する様子を示しており、サイクル１は、制御信号ｄｌｙｓｗ０のみがハイレベル状態であるサイクル数が“３”であり、制御信号ｄｌｙｓｗ０およびｄｌｙｓｗ１がハイレベル状態であるサイクル数が“１”であり、サイクル２は、サイクル１内にけるレジスタ３−２の出力信号ｃｔｆｄｎおよび比較器４の信号ｚｆｄｎがハイレベル状態における出力クロックｆｏの立ち上がりエッジ数が“１”であるため、制御信号ｄｌｙｓｗ０のみがハイレベルであるサイクル数が“４”である。
【００３５】
図８（ａ）において、サイクル１におけるフィードバッククロックｆｄの周期は、
【数８】
［［ｄｘ＋３×（ｄ＋Δｄ）＋ｄ］×２］×３＋［［ｄｘ＋２×（ｄ＋Δｄ）＋２×ｄ］×２］×１
であり、サイクル２におけるフィードバッククロックｆｄの周期は、
【数９】
［［ｄｘ＋３×（ｄ＋Δｄ）＋ｄ］×２］×４
となる。したがって、サイクル１とサイクル２のフィードバッククロックｆｄの周期差は（Δｄ×２×１）となる。
【００３６】
図８（ｂ）には、サイクル３からサイクル４に変化する様子を示しており、サイクル３は、制御信号ｄｌｙｓｗ０のみがハイレベル状態であるサイクル数が“４”であり、サイクル４は、サイクル３内におけるレジスタ３−２の出力信号ｃｔｆｄｎおよび比較器４の出力信号ｚｆｄｎがハイレベル状態における出力クロックｆｏの立ち上がりエッジ数が“２”であるため、制御信号ｄｌｙｓｗ［３：０］が全てロウレベルの状態である出力クロックｆｏのサイクル数が“２”、制御信号ｄｌｙｓｗ０のみがハイレベル状態であるサイクル数が“２”である。
【００３７】
図８（ｂ）において、サイクル３におけるフィードバッククロックｆｄの周期は、
【数１０】
［［ｄｘ＋３×（ｄ＋Δｄ）＋ｄ］×２］×４
であり、サイクル４おけるフィードバッククロックｆｄの周期は、
【数１１】
［［ｄｘ＋４×（ｄ＋Δｄ）］×２］×２＋［［ｄｘ＋３×（ｄ＋Δｄ）＋ｄ］×２］×２
となる。したがって、サイクル３とサイクル４のフィードバッククロックｆｄの周期差は（Δｄ×２×２）となる。
【００３８】
次に、図１に示す構成におけるフィードバッククロックｆｄの収束について説明する。
【００３９】
入力クロックｆｒの周期をｆｒｔ、フィードバッククロックｆｄの周期をｆｄｔとし、出力クロックｆｏとなるオシレータ６の発振周波数の周期をｆｏｔとすると、
【数１２】
ｆｏｔ≦｜ｆｒｔ−ｆｄｔ｜
であった場合には、時間の経過と共に入力クロックｆｒの周期ｆｒｔとフィードバッククロックｆｄの周期ｆｄｔの大小関係が変わることはなく、
【数１３】
ｆｏｔ＞｜ｆｒｔ−ｆｄｔ｜
の状態となることは容易に理解できる。
【００４０】
一方、
【数１４】
ｆｏｔ＞｜ｆｒｔ−ｆｄｔ｜
となった後、オシレータ制御回路５は、
【数１５】
｜ｆｒｔ−ｆｄｔ｜の累積誤差Σｅｒｒ＝Σ｜ｆｒｔ−ｆｄｔ｜がｆｏｔ≦Σｅｒｒ
となった時のみ、入力クロックｆｒの周期ｆｒｔとフィードバッククロックｆｄの周期ｆｄｔの差が（Δｄ×２）だけ小さくなるように、制御信号ｄｌｙｓｗを変更する動作が繰り返し行われる。このような動作が繰り返し行われた後、
【数１６】
ｆｒｔ＞ｆｄｔの場合は、ｆｒｔ≦ｆｄｔ＜ｆｒｔ＋Δｄ×２
ｆｒｔ＜ｆｄｔの場合は、ｆｒｔ−Δｄ×２＜ｆｄｔ≦ｆｒｔ
となる状態を迎える。
【００４１】
ここで、入力クロックｆｒの周期ｆｒｔ＝フィードバッククロックｆｄの周期ｆｄｔとなった場合は、以降外乱によって入力クロックｆｒの周期ｆｒｔ＝フィードバッククロックｆｄの周期ｆｄｔの関係が崩れない限り、この状態が維持継続される。一方、
【数１７】
ｆｒｔ＜ｆｄｔ＜ｆｒｔ＋Δｄ×２
または、
【数１８】
ｆｒｔ−Δｄ×２＜ｆｄｔ＜ｆｒｔ
である場合は、入力クロックｆｒとフィードバッククロックｆｄの位相が時間が経過するとやがて反転する。また、
【数１９】
ｆｒｔ＜ｆｄｔ＜ｆｒｔ＋Δｄ×２
である場合には、位相が反転した後から計算を始めてｆｏｔ≦Σｅｒｒとなった時点で、（Δｄ×２）だけフィードバッククロックｆｒの周期ｆｄｔが短くなる方向に制御信号ｄｌｙｓｗが変更される。さらに、
【数２０】
ｆｒｔ−Δｄ×２＜ｆｄｔ＜ｆｒｔ
である場合には、位相が反転した後から計算を始めて同じくｆｏｔ≦Σｅｒｒとなった時点で、（Δｄ×２）だけフィードバッククロックｆｄの周期ｆｄｔが長くなる方向に制御信号ｄｌｙｓｗが変更され、
【数２１】
ｆｒｔ＜ｆｄｔ＜ｆｒｔ＋Δｄ×２
となる。これ以降は、上述した動作が繰り返えされることになり、外乱によってこの状態が崩れない限り、フィードバッククロックｆｒの周期ｆｄｔは、フィードバッククロックｆｄの数サイクル毎に、
【数２２】
ｆｒｔ−Δｄ×２＜ｆｄｔ＜ｆｒｔ＋Δｄ×２
の範囲内における任意の２値を交互に取るようになり、出力クロックｆｏのジッタは逓倍数に依存しない（Δｄ×２）となる。
【００４２】
またこの時、逓倍数をＭ、
【数２３】
ｆｒｔ÷Ｍ＝ｆｏｔ＿ｔｒｇ
とすると、出力クロックｆｏの周期ｆｏｔは、
【数２４】
ｆｏｔ＿ｔｒｇ−Δｄ×２＜ｆｏｔ＜ｆｏｔ＿ｔｒｇ＋Δｄ×２
の範囲内における任意の２値を取るようになり、出力クロックｆｏのジッタはフィードバッククロックｆｄと同様に（Δｄ×２）となる。
【００４３】
図９にオシレータが起動された後、フィードバッククロックｆｒの周期ｆｄｔが、
【数２５】
ｆｒｔ−Δｄ×２＜ｆｄｔ＜ｆｒｔ＋Δｄ×２
の範囲内における任意の２値を取る状態に収束するまでの、（ｆｒｔ−ｆｄｔ）の時間的変化の一例を示す。
【００４４】
図１０にフィードバッククロックｆｒの周期ｆｄｔが、
【数２６】
ｆｒｔ−Δｄ×２＜ｆｄｔ＜ｆｒｔ＋Δｄ×２
の範囲内における任意の２値を取る状態の後の、入力クロックｆｒとフィードバッククロックｆｄの立ち上がりエッジの位置関係を示す。
【００４５】
以上説明したように、上記実施形態においては、フィードバッククロックｆｄの周期ｆｄｔが、
【数２７】
ｆｄｔ＝ｆｒｔ
または、
【数２８】
ｆｒｔ−Δｄ×２＜ｆｄｔ＜ｆｒｔ＋Δｄ×２
の範囲内における任意の２値を取る状態でロックし、後者の場合、図１１に示すように、オシレータ制御回路５の任意の制御信号ｄｌｙｓｗをフィードバッククロックｆｄの１サイクル内の任意の出力クロックｆｏの立ち上がりエッジで切り替えることにより、フィードバッククロックｆｄおよび出力クロックｆｏの取り得る最大のジッタを、共に逓倍数Ｍに依存することなく（Δｄ×２）とし、入力クロックｆｒとフィードバッククロックｆｄの立ち上がりエッジ同士の間隔は、
【数２９】
ｆｏｔ＿ｔｒｇ＋Δｄ×２×３
を越えないようになる。
【００４６】
次に、この発明の他の実施形態を説明する。
【００４７】
図１２はこの発明の他の実施形態に係る逓倍クロック発生回路の構成を示す図である。図１２において、この実施形態の逓倍クロック発生回路は、図１に示す実施形態の構成に比べて、位相制御回路１１を設け、この位相制御回路１１を設けたことにより図１に示す比較器４を比較器１２に変更して構成され、他は図１に示す構成と同様である。
【００４８】
比較器１２は、位相制御回路１１から与えられる出力信号ｚｆｅｎがロウレベル状態では、図１に示す先の実施形態で述べたと同様の動作をし、信号ｚｆｅｎがハイレベル状態では、現フィードバッククロックｆｄのサイクル中におけるレジスタ３−１の出力信号ｃｔｆｕｐがハイレベル状態、またはレジスタ３−２の出力信号ｃｔｆｄｎがハイレベル状態における出力クロックｆｏの立ち上がりエッジ数が、前フィードバッククロックｆｄのサイクルにおけるカウント数よりも“１”だけ小さい値になった時には、比較器４の出力信号ｚｆｕｐまたはｚｆｄｎを立ち上げる。
【００４９】
位相制御回路１１は、前フィードバッククロックｆｄのサイクルにおけるレジスタ３−１の出力信号ｃｔｆｕｐがハイレベル状態、またはレジスタ３−２の出力信号ｃｔｆｄｎがハイレベル状態時の出力クロックｆｏの立ち上がりエッジ数と、現サイクルのエッジ数とをフィードバッククロックｆｄのサイクル毎に比較する。位相制御回路１１は、信号ｐｈ＿ｉｎで与えられる任意の整数をｎとし、ｎサイクル間において比較したエッジ数がある任意の値で同じであった場合には、次のフィードバッククロックｆｄのサイクルの始まりにおいて、出力信号ｚｆｅｎをロウレベル状態からハイレベル状態に立ち上げ、次のサイクルの始まりでロウレベル状態に立ち下げる。位相制御回路１１は、信号ｏｓｃ＿ａｃｔがロウレベル状態である時は初期状態にリセットされる。
【００５０】
図１に示す先の実施形態では、フィードバッククロックｆｄの周期ｆｄｔが、
【数３０】
ｆｒｔ−Δｄ×２＜ｆｄｔ＜ｆｒｔ＋Δｄ×２
の範囲内における任意の２値を取る状態でロックすると、入力クロックｆｒとフィードバッククロックｆｄの位相関係は、図１０に示す関係となるが、フィードバッククロックｆｄの周期ｆｄｔ＝入力クロックｆｒの周期ｆｒｔとなる状態でロックした場合には、入力クロックｆｒとフィードバッククロックｆｄとの位相がどのような状態を取り得るか分からなくなる。
【００５１】
このため、フィードバッククロックｆｄの周期ｆｄｔが、
【数３１】
ｆｒｔ−Δｄ×２＜ｆｄｔ＜ｆｒｔ＋Δｄ×２
の範囲内における任意の２値を取る状態でロックしている時に、使用環境の変化などによって、この状態からはずれた後、フィードバッククロックｆｄの周期ｆｄｔ＝入力クロックｆｒの周期ｆｒｔとなる状態で再びロックした場合、あるいはフィードバッククロックｆｄの周期ｆｄｔ＝入力クロックｆｒの周期ｆｒｔでロックしていた状態から、一度ロックがはずれた後再びフィードバッククロックｆｄの周期ｆｄｔ＝入力クロックｆｒの周期ｆｒｔの状態、または、
【数３２】
ｆｒｔ−Δｄ×２＜ｆｄｔ＜ｆｒｔ＋Δｄ×２
の範囲内における任意の２値を取る状態でロックした場合には、ロックの前後で入力クロックｆｒとフィードバッククロックｆｄの位相関係が大きく変わってしまう場合が生じる。
【００５２】
図１３（ａ）に、ロック状態が、
【数３３】
ｆｒｔ−Δｄ×２＜ｆｄｔ＜ｆｒｔ＋Δｄ×２
の範囲内における任意の２値を取る状態から、フィードバッククロックｆｄの周期ｆｄｔ＝入力クロックｆｒの周期ｆｒｔの状態に変化した場合のタイミング例を示し、同図（ｂ）にフィードバッククロックｆｄの周期ｆｄｔ＝入力クロックの周期ｆｒｔの状態から、一度ロックがはずれた後フィードバッククロックｆｒの周期ｆｄｔ＝入力クロックの周期ｆｒｔの状態へ変化した場合のタイミング例を示し、入力クロックｆｒとフィードバッククロックｆｄ間で発生した位相のずれをｐｈ＿ｅｒｒで示している。
【００５３】
以上説明したことから、図１に示す逓倍クロック発生回路は入力クロックｆｒとフィードバッククロックｆｄに対して、上述した位相のずれを考慮せず、単に入力クロックｆｒをＭ逓倍した出力クロックｆｏを要求するようなシステムに対して用いることは可能であるが、上述した位相のずれを考慮するようなシステムには適していない。
【００５４】
これに対して、この実施形態の構成では、位相制御回路１１によって、ｋを任意の整数として、ロックした時のフィードバッククロックｆｄの周期ｆｄｔが、
【数３４】
ｆｒｔ−Δｄ×２×ｋ＜ｆｄｔ＜ｆｒｔ＋Δｄ×２×ｋ
の範囲内に常に収まるようにフィードバッククロックｆｄを制御する。更に、入力クロックｆｒとフィードバッククロックｆｄに関しては、レジスタ３−１の出力信号ｃｔｆｕｐ、またはレジスタ３−２の出力信号ｃｔｆｄｎがハイレベル状態時の出力クロックｆｏの立ち上がりエッジ数が“１”以上である場合に、フィードバッククロックｆｄの周期ｆｄｔ＝入力クロックｆｒの周期ｆｒｔとなってロックすることがないように制御することで、位相がずれるという前述した不具合を解消している。
【００５５】
前述した不具合の原因は、レジスタ３−１の出力信号ｃｔｆｕｐまたはレジスタ３−２の出力信号ｃｔｆｄｎがハイレベル状態である間の出力クロックｆｏの立ち上がりエッジ数が“１”以上の状態で、入力クロックの周期ｆｒｔ＝フィードバッククロックの周期ｆｄｔとなってロックする場合があるためである。
【００５６】
そこで、この実施形態では、レジスタ３−１の出力信号ｃｔｆｕｐ、またはレジスタ３−２の出力信号ｃｔｆｄｎがハイレベル状態である間の出力クロックｆｏの立ち上がりエッジ数が“１”以上の値で、かつｎサイクルにわたって同じである場合には、次のフィードバッククロックｆｄのサイクルの始まりで位相制御回路１１の出力信号ｚｔｅｎをロウレベルからハイレベルに立ち上げる。また、フィードバッククロックｆｄのサイクルでは、レジスタ３−１の出力信号ｃｔｆｕｐまたはレジスタ３−２の出力信号ｃｔｆｄｎがハイレベル状態である間の出力クロックｆｏの立ち上がりエッジ数が、前サイクル時のエッジ数と同等以上である場合には、出力クロックｆｏの立ち上がりエッジ数が少なくなる方向へフィードバッククロックの周期ｆｄｔを変更する。これにより、レジスタ３−１の出力信号ｃｔｆｕｐまたはレジスタ３−２の出力信号ｃｔｆｄｎがハイレベル状態である間の出力クロックｆｏの立ち上がりエッジ数が“１”以上となる位相関係において、入力クロックｆｒの周期ｆｒｔ＝フィードバッククロックｆｄの周期ｆｄｔとなってロックすることがないようにしている。
【００５７】
図１４（ａ）および同図（ｂ）に、図１に示す先の実施形態と図１２に示すこの実施形態との制御の違いを示す。図１４（ａ）は先の実施形態を示すものであり、同図において状態Ａがｎサイクル続いた後も、同じく状態Ａが繰り返されている。これと同じ状況がこの実施形態で発生した場合には、図１４（ｂ）に示すように、状態Ａがｎサイクル続いた後のサイクルでは、それまでロウレベル状態であった比較器１２の出力信号ｚｆｅｎがハイレベル状態に立ち上がり、レジスタ３−１の出力信号ｃｔｆｕｐまたはレジスタ３−２の出力信号ｃｔｆｄｎがハイレベル状態である間の出力クロックｆｏの立ち上がりエッジ数が少なくなる方向へフィードバッククロックｆｄの周期ｆｄｔが変更されるように、オシレータ６は制御される。これにより、次サイクルではτであったフィードバッククロックｆｄの周期が、入力クロックｆｒとフィードバッククロックｆｄの位相関係によって、
【数３５】
（τ＋Δｄ×２）または（τ−Δｄ×２）
に変更されて状態Ｂとなる。
【００５８】
このように、図１４（ｂ）に示す制御を行うことにより、入力クロックｆｒの周期ｆｒｔ＝フィードバッククロックｆｄの周期ｆｄｔとなってロックするのは、レジスタ３−１の出力信号ｃｔｆｕｐおよびレジスタ３−２の出力信号ｃｔｆｄｎがフィードバッククロックｆｄの１サイクル中において、常にロウレベル状態である場合のみとなる。
【００５９】
なお、位相制御回路１１の出力信号ｚｆｅｎをハイレベル状態とするサイクル数ｎと、先に述べた、
【数３６】
ｆｒｔ−Δｄ×２×ｋ＜ｆｄｔ＜ｆｒｔ＋Δｄ×２×ｋ
におけるｋとの間には、ｎが大きくなるに従ってｋは小さくなるという関係がある。また、ｎと出力クロックｆｏの間にはｎが大きくなるに従って出力クロックｆｏのジッタが小さくなるという関係がある。さらに、ｎとロックアップタイムとの間には、ｎが大きくなるに従ってロックアップタイムが長くなるという関係がある。したがって、ｎを決定する際はこれらの関係を考慮して、要求される仕様を満たすように決めればよい。
【００６０】
以上説明したように、この実施形態は、ｋを任意の整数として、フィードバッククロックｆｄの周期ｆｄｔがフィードバッククロックｆｄの周期ｆｄｔ＝入力クロックの周期ｆｒｔの状態でロックし、または、
【数３７】
ｆｒｔ−Δｄ×２×ｋ＜ｆｄｔ＜ｆｒｔ＋Δｄ×２×ｋ
の範囲内の値を取る状態でロックする。これにより、フィードバッククロックｆｄのジッタは、逓倍数Ｍに依存することなく（Δｄ×２×ｋ×２）未満となり、入力クロックｆｒとフィードバッククロックｆｄの周波数と位相の両者を、それぞれの立ち上がりエッジが一致するような状態で、一致させることが可能となる。
【００６１】
次に、この発明の他の実施形態を説明する。
【００６２】
図１５はこの発明の他の実施形態に係る逓倍クロック発生回路の構成を示す図である。図１５において、この実施形態の逓倍クロック発生回路は、図１に示す実施形態の構成に比べて、周波数制御回路２１を設け、この周波数制御回路２１を設けたことにより図１に示す比較器４を比較器２２に変更し、図１に示すオシレータ制御回路５をオシレータ制御回路２３に変更して構成され、また、信号ｏｓｃ＿ａｃｔに代えて信号ｏｓｃ＿ｓｔｐがロウレベル状態の時に、信号ｏｓｃ＿ｓｔｐが与えられる分周器１、位相比較器２，レジスタ３−１，３−２、比較器２２ならびにオシレータ６が初期状態にリセットされ、他は図１に示す構成と同様である。
【００６３】
比較器２２は、後述する信号ｆｓｔ＿ｆｕｐがロウレベル状態では初期状態を保持し続け、信号ｆｓｔ＿ｆｕｐがハイレベル状態では、図１に示す先の実施形態で説明したと同様の動作を行う。
【００６４】
オシレータ制御回路２３は、後述する信号ｆｓｔ＿ｆｕｐ＿ｃｋの（立ち上がりエッジ数）×ｍｐｙ＿ｉｎ×Δｄだけ、オシレータ６内の遅延値可変ディレイ回路１１２の遅延時間が短くなるように、制御信号ｄｌｙｓｗを後述する信号ｏｓｃ＿ｓｔｐの立ち上がりエッジで変更し、信号ｆｓｔ＿ｆｕｐがハイレベル状態では、図１に示す先の実施形態で説明したと同様の動作を行う。この実施形態のオシレータ６が、図２４に示すオシレータに対して、遅延値可変ディレイセル１１４の段数を任意の段数であるとした場合に、図１６（ａ）に信号ｆｓｔ＿ｆｕｐがロウレベル状態かつ信号ｍｐｙ＿ｉｎ＝１の場合における信号ｏｓｃ＿ｓｔｐ、信号ｆｓｔ＿ｆｕｐ＿ｃｋおよび制御信号ｄｌｙｓｗの関係を示し、同図（ｂ）に信号ｆｓｔ＿ｆｕｐがロウレベル状態かつ信号ｍｐｙ＿ｉｎ＝２の場合の信号ｏｓｃ＿ｓｔｐ、信号ｆｓｔ＿ｆｕｐ＿ｃｋおよび制御信号ｄｌｙｓｗの関係を示す。
【００６５】
次に、周波数制御回路２１から出力される信号ｏｓｃ＿ｓｔｐ、信号ｆｓｔ＿ｆｕｐならびに信号ｆｓｔ＿ｆｕｐ＿ｃｋについて説明する。
【００６６】
信号ｏｓｃ＿ｓｔｐは、周波数制御回路２１に与えられる信号ｏｓｃ＿ａｃｔがロウレベル状態である時は常にロウレベル状態であり、信号ｏｓｃ＿ａｃｔがハイレベル状態に立ち上がった後、入力クロックｆｒの立ち上がりエッジでハイレベル状態となる。また、信号ｏｓｃ＿ｓｔｐは、後述する信号ｆｓｔ＿ｆｕｐがロウレベル状態である時は、信号ｏｓｃ＿ｓｔｐがハイレベルに立ち上がった後オシレータ６が発振を始めて、フィードバッククロックｆｄの２サイクル目に入って最初の出力クロックｆｏの立ち下がりエッジでロウレベルに立ち下がり、立ち下がった後再び入力クロックｆｒの立ち上がりエッジでハイレベルに立ち上がる動作を繰り返す。信号ｆｓｔ＿ｆｕｐがハイレベルに立ち上がった後は、一度ハイレベルに立ち上がると、信号ｏｓｃ＿ａｃｔがロウレベルに立ち上がらない限り、信号ｏｓｃ＿ｓｔｐはハイレベル状態を維持する。
【００６７】
信号ｆｓｔ＿ｆｕｐは、周波数制御回路２１から出力される第１の制御信号となり、起動時にはロウレベル状態であり、信号ｆｓｔ＿ｆｕｐがロウレベル状態にあって、信号ｏｓｃ＿ｓｔｐがハイレベル状態である間にレジスタ３−１の出力信号ｃｔｆｕｐが立ち上がることがなかった場合には、信号ｏｓｃ＿ｓｔｐの立ち下がりでハイレベルに立ち上がり、それ以降はその状態を保持する。図１７に信号ｏｓｃ＿ａｃｔがハイレベルに立ち上がった後の出力クロックｆｏ、フィードバッククロックｆｄ、入力クロックｆｒ、レジスタ３−１の出力信号ｃｔｆｕｐ、信号ｏｓｃ＿ｓｔｐおよび信号ｆｓｔ＿ｆｕｐの関係を示す。
【００６８】
信号ｆｓｔ＿ｆｕｐ＿ｃｋは、周波数制御回路２１から出力される第２の制御信号となり、信号ｆｓｔ＿ｆｕｐがロウレベル状態である間、ｃｙｃｎを任意の整数として、信号ｃｔｆｕｐがハイレベル状態となった後最初の出力クロックｆｏの立ち上がりエッジから、出力クロックｆｏをｃｙｃｎサイクルに１回、オシレータ制御回路２３に供給する。この時のｃｙｃｎサイクルは、周波数制御回路２１に与えられる信号ｄｉｖ＿ｉｎから始まり、ｃｙｃｎ＞（信号ｃｔｆｕｐがハイレベル状態である間の出力クロックｆｏの立ち上がりエッジ数）になると、信号ｏｓｃ＿ｓｔｐの立ち上がりエッジで、ｃｙｃｎをｃｙｃｎ＝（信号ｃｔｆｕｐがハイレベル状態である間の出力クロックｆｏの立ち上がりエッジ数）に変更する。これを信号ｆｓｔ＿ｆｕｐがハイレベル状態になるまで繰り返す。また、信号ｆｓｔ＿ｆｕｐがハイレベル状態となった以降、信号ｆｓｔ＿ｆｕｐ＿ｃｋはロウレベル状態を維持し続ける。
【００６９】
図１８に、ｃｙｃｎが“３”である時の出力クロックｆｏ、フィードバッククロックｆｄ、レジスタ３−１の出力信号ｃｔｆｕｐ、信号ｏｓｃ＿ｓｔｐおよび信号ｆｓｔ＿ｆｕｐ＿ｃｋの関係を表したタイミング例を示す。また図１９に、ｃｙｃｎが“２”から“１”に変更されるタイミング例を示す。
【００７０】
オシレータ制御回路２３に与えられる信号ｍｐｙ＿ｉｎ、ならびに周波数制御回路２１に与えられる信号ｄｉｖ＿ｉｎは、以下に説明するようにして決定される。先ず、逓倍数をＭ、入力クロックｆｒの周期ｆｒｔとすると、
【数３８】
ｆｒｔ÷Ｍ＝ｆｏｔ＿ｔｒｇ
とし、
【数３９】
ｆｏｔ＿ｔｒｇ＞Ｍ×Δｄ×２
ならば、
【数４０】
ｆｏｔ＿ｔｒｇ÷Ｍ×Δｄ×２
の商をｓ１として、
【数４１】
ｍｐｙ＿ｉｎ＝ｓ１、ｄｉｖ＿ｉｎ＝１
とする。一方、
【数４２】
ｆｏｔ＿ｔｒｇ＝Ｍ×Δｄ×２
ならば、
【数４３】
ｍｐｙ＿ｉｎ＝１、ｄｉｖ＿ｉｎ＝１
とする。一方、
【数４４】
ｆｏｔ＿ｔｒｇ＜Ｍ×Δｄ×２
ならば、
【数４５】
Ｍ×Δｄ×２÷ｆｏｔ＿ｔｒｇ
の商をｓ２として
【数４６】
ｍｐｙ＿ｉｎ＝１
、余りが０の時は、
【数４７】
ｄｉｖ＿ｉｎ＝ｓ２
それ以外の時は、
【数４８】
ｄｉｖ＿ｉｎ＝ｓ２＋１
とする。
【００７１】
このように、信号ｍｐｙ＿ｉｎおよび信号ｄｉｖ＿ｉｎを決定することにより、信号ｆｓｔ＿ｆｕｐがロウレベル状態である間は、フィードバッククロックｆｄは殆どオーバーシュートすることなく入力クロックｆｒに接近し、やがて信号ｆｓｔ＿ｆｕｐが立ち上がる状態になる。オーバーシュートが殆どないということは、回路の動作マージンを、小さく抑えることが可能となり、回路設計が容易になる。
【００７２】
図１に示す先の実施形態で説明したように、レジスタ３−１の出力信号ｃｔｆｕｐかつ比較回路２２の出力ｚｆｕｐがハイレベル状態、またはレジスタ３−２の出力信号ｃｔｆｄｎかつ比較器２２の出力信号ｚｆｄｎがハイレベル状態における出力クロックｆｏの立ち上がりエッジ１つに対して、フィードバッククロックｆｄの周期を（Δｄ×２）しか変更しないようにオシレータ６を制御する方法では、オシレータ６の出力レンジが広く、高逓倍で高周波数出力を得ようとする場合に、フィードバッククロックｆｄの周期ｆｄｔが、
【数４９】
ｆｒｔ−Δｄ×２＜ｆｄｔ＜ｆｒｔ＋Δｄ×２
の範囲内の値をとってロックするまでの時間（ロックアップタイム）が非常に長くなっていた。
【００７３】
そこで、この実施形態では、オシレータ６に対して最初から図１に示す実施形態で述べた制御を実施するのではなく、入力クロックｆｒとフィードバッククロックｆｄの周波数がある程度近い値になるまでは、図１７に示すように入力クロックｆｒの立ち上がりでオシレータ６の発振を開始し、フィードバッククロックｆｄの２サイクル目に入って最初の出力クロックｆｏの立ち上がりでオシレータ６の発振を停止させる動作を繰り返し行う。この繰り返し動作の間、逓倍数をＭとして、
【数５０】
ｆｏｔ＿ｔｒｇ＞Ｍ×Δｄ×２
ならば、レジスタ３−１の出力信号ｃｔｆｕｐがハイレベル状態における出力クロックｆｏの立ち上がりエッジ１つに対して、フィードバッククロックｆｄの周期を、
【数５１】
ｍｐｙ＿ｉｎ×Ｍ×Δｄ×２
だけ変更する。一方、
【数５２】
ｆｏｔ＿ｔｒｇ＝Ｍ×Δｄ×２
又は
【数５３】
ｆｏｔ＿ｔｒｇ＜Ｍ×Δｄ×２
ならば、出力クロックｆｏの立ち上がりエッジ１個又は数個に対して、フィードバッククロックｆｄの周期を（Ｍ×Δｄ×２）だけ変更する。これにより、フィードバッククロックｆｄを急激に立ち上げ、その後図１に示す先の実施形態で述べた制御を開始し、ロックアップタイムの短縮を行っている。
【００７４】
図２０には、
【数５４】
ｆｏｔ＿ｔｒｇ≧Ｍ×Δｄ×２
の際に信号ｆｓｔ＿ｆｕｐが立ち上がる状態を示しており、この時は常に、
【数５５】
ｆｄｔ＞ｆｒｔ
である。図２０において、ｘはフィードバッククロックｆｄの周期ｆｄｔと入力クロックｆｒの周期ｆｒｔとの差であり、
【数５６】
ｘ＜ｆｏｔ＿ｔｒｇ＋Δｘ
となるので、これは、
【数５７】
ｆｄｔ−ｆｒｔ＜ｆｏｔ＿ｔｒｇ＋Δｘ
と表され、これに、
【数５８】
ｆｒｔ＝ｆｏｔ＿ｔｒｇ×Ｍ、ｆｄｔ＝（ｆｏｔ＿ｔｒｇ＋Δｘ）×Ｍ
を代入することにより、Δｘは、
【数５９】
Δｘ＜ｆｏｔ＿ｔｒｇ／（Ｍ−１）
が得られ、
【数６０】
ｆｄｔ−ｆｒｔ＜ｆｏｔ＿ｔｒｇ＋ｆｏｔ＿ｔｒｇ／（Ｍ−１）
と表すことができる。
【００７５】
図２１および図２２には、
【数６１】
ｆｏｔ＿ｔｒｇ＜Ｍ×Δｄ×２
の際に信号ｆｓｔ＿ｆｕｐが立ち上がる状態を示しており、この時は、
【数６２】
ｆｄｔ＞ｔｒｔ、ｆｄｔ＝ｆｒｔ、ｆｄｔ＜ｆｒｔ
の状態があり得る。図２１は、ｆｄｔ＞ｆｒｔの状態である場合を示したものであり、この場合は図２０に示すと同様
【数６３】
ｆｄｔ−ｆｒｔ＜ｆｏｔ＿ｔｒｇ＋ｆｏｔ＿ｔｒｇ／（Ｍ−１）
となる。図２２は、ｆｄｔ＜ｆｒｔの状態である場合を示したものであり、この時は前述した信号ｃｙｃｎの制御方法および信号ｄｉｖ＿ｉｎの決定方法から考えると、図２２中のΔｘは、
【数６４】
−Δｄ×２＜Δｘ＜０
となり、
【数６５】
ｆｒｔ−ｆｄｔ＜Ｍ×Δｄ×２
となる。
【００７６】
以上説明したように、この実施形態においては、図１に示す先の実施形態に比べて、ロックアップタイムを短縮することが可能である。
【００７７】
次に、この発明の他の実施形態を説明する。
【００７８】
図２３はこの発明の他の実施形態に係る逓倍クロック発生回路の構成を示す図である。図２３において、この実施形態の逓倍クロック発生回路は、図１５に示す実施形態の構成に比べて、位相制御回路３１を設け、この位相制御回路３１を設けたことにより図１５に示す比較器２２を比較器３２に変更して構成され、他は図１５に示す構成と同様である。
【００７９】
位相制御回路３１は、周波数制御回路２１から与えられる信号ｆｓｔ＿ｆｕｐがロウレベル状態では初期状態を維持し、信号ｆｓｔ＿ｆｕｐがハイレベル状態になった後は、図１２に示す実施形態の説明で述べた動作を行う。
【００８０】
比較器３２は、周波数制御回路２１から与えられる信号ｆｓｔ＿ｆｕｐがロウレベル状態では図１５に示す実施形態と同様に初期状態を保持し、信号ｆｓｔ＿ｆｕｐがハイレベル状態になった後は、図１２に示す実施形態の説明で述べた動作を行う。
【００８１】
したがって、この実施形態においては、図１２に示す実施形態と同じような位相制御回路３１、ならびに図１５に示す周波数制御回路２１を備えたことにより、図１２に示す実施形態で得られる効果に加えて、ロックアップタイムを短縮することが可能となる。
【００８２】
【発明の効果】
以上説明したように、この発明によれば、フィードバッククロックの周期と入力クロックの周期を同一に制御し、あるいはフィードバッククロックの周期が入力クロックの周期を基準にしてオシレータの単位遅延値に応じた値の範囲内に制御することが可能となり、フィードバッククロックのジッタが逓倍数に依存することなく、オシレータの単位遅延値に応じた値となる逓倍クロック発生回路を提供することができる。
【００８３】
又は、上記効果に加えて、常に入力クロックとフィードバッククロックの位相を一致させることが可能となる。
【００８４】
あるいは、上記それぞれの効果に対して、更に加えて入力クロックとフィードバッククロックのロックアップタイムを短縮することが可能となる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る逓倍クロック発生回路の構成を示す図である。
【図２】出力クロックを分周した場合のタイミングチャートを示す図である。
【図３】入力クロックとフォードバッククロックとの位相関係における位相比較器の出力のタイミングチャートを示す図である。
【図４】入力クロックとフォードバッククロックとの位相関係におけるレジスタの出力のタイミングチャートを示す図である。
【図５】レジスタの出力と比較器の出力のタイミングチャートを示す図である。
【図６】フィードバッククロックの周期の変化を示す図である。
【図７】オシレータ制御回路の制御信号のタイミングチャートを示す図である。
【図８】オシレータ制御回路の制御信号のタイミングチャートを示す図である。
【図９】（入力クロックの周期−フィードバッククロックの周期）の時間的変化を示す図である。
【図１０】入力クロックとフィードバッククロックの立ち上がりエッジの位相関係を示す図である。
【図１１】フィードバッククロックのジッタを示す図である。
【図１２】この発明の他の実施形態に係る逓倍クロック発生回路の構成を示す図である。
【図１３】出力クロックとフィードバッククロックのロック状態の変化を示す図である。
【図１４】図１に示す実施形態と図１２に示す実施形態のオシレータの制御の相違を示す図である。
【図１５】この発明の他の実施形態に係る逓倍クロック発生回路の構成を示す図である。
【図１６】オシレータ制御回路の制御信号と周波数制御回路の出力ｆｓｔ＿ｆｕｐ＿ｃｋのタイミングチャートを示す図である。
【図１７】図１５に示す実施形態に係る逓倍クロック発生回路におけるタイミングチャートを示す図である。
【図１８】図１５に示す実施形態に係る逓倍クロック発生回路におけるタイミングチャートを示す図である。
【図１９】図１５に示す実施形態に係る逓倍クロック発生回路におけるタイミングチャートを示す図である。
【図２０】周波数制御回路の出力ｆｓｔ＿ｆｕｐの遷移の様子を示す図である。
【図２１】周波数制御回路の出力ｆｓｔ＿ｆｕｐの遷移の様子を示す図である。
【図２２】周波数制御回路の出力ｆｓｔ＿ｆｕｐの遷移の様子を示す図である。
【図２３】この発明の他の実施形態に係る逓倍クロック発生回路の構成を示す図である。
【図２４】従来の逓倍クロック発生回路の構成を示す図である。
【図２５】オシレータの構成を示す図である。
【図２６】オシレータ制御回路の制御信号のタイミングチャートを示す図である。
【図２７】図２４に示す回路のタイミングチャートを示す図である。
【図２８】可変遅延値とフィードバッククロックのジッタと逓倍数との関係を示す図である。
【符号の説明】
１，１０１  分周器
２，１０２  位相比較器
３−１，３−２  レジスタ
４，１２，２２  比較器
５，１０５  オシレータ制御回路
６，１０６  オシレータ
１１，３１  位相制御回路
２１  周波数制御回路
１１１  遅延値固定ディレイ回路
１１２  遅延値可変ディレイ回路
１１３  発振制御回路
１１４  遅延値可変ディレイセル
１０３  周波数比較器
１０４  位相同期回路
【図１】
0004371598.tif 000002
【図２】
0004371598.tif 000003
【図３】
0004371598.tif 000004
【図４】
0004371598.tif 000005
【図５】
0004371598.tif 000006
【図６】
0004371598.tif 000007
【図７】
0004371598.tif 000008
【図８】
0004371598.tif 000009
【図９】
0004371598.tif 000010
【図１０】
0004371598.tif 000011
【図１１】
0004371598.tif 000012
【図１２】
0004371598.tif 000013
【図１３】
0004371598.tif 000014
【図１４】
0004371598.tif 000015
【図１５】
0004371598.tif 000016
【図１６】
0004371598.tif 000017
【図１７】
0004371598.tif 000018
【図１８】
0004371598.tif 000019
【図１９】
0004371598.tif 000020
【図２０】
0004371598.tif 000021
【図２１】
0004371598.tif 000022
【図２２】
0004371598.tif 000023
【図２３】
0004371598.tif 000024
【図２４】
0004371598.tif 000025
【図２５】
0004371598.tif 000026
【図２６】
0004371598.tif 000027
【図２７】
0004371598.tif 000028
【図２８】
0004371598.tif 000029