(57)【特許請求の範囲】
【請求項１】
ノーマル電圧領域及び高電圧領域が定義された半導体基板上に活性領域と非活性領域を定義して素子分離膜を形成し、ノーマル電圧領域の活性領域の幅は０．４μｍ以上、高電圧領域の活性領域の幅は０．１μｍ−０．２５μｍの範囲となるようにそれぞれ活性領域を形成する段階と、
前記半導体基板上の全面にゲート酸化膜を形成することにより高電圧領域の活性領域に高電圧領域のゲート酸化膜及びノーマル電圧領域の活性領域にノーマル電圧領域のゲート酸化膜を形成する段階と、
前記高電圧領域のゲート酸化膜上に高電圧領域ゲート電極層及びノーマル電圧領域のゲート酸化膜上にノーマル電圧領域ゲート電極層を同時に形成する段階と、
前記高電圧領域ゲート電極層及び前記ノーマル電圧領域ゲート電極層の両側壁に絶縁膜スペーサを形成する段階と、
半導体基板全面に湿式酸化方法で酸化膜を成長させる段階と、を順に実施し、
前記湿式酸化膜形成時、前記高電圧領域のゲート酸化膜を前記ノーマル電圧領域のゲート酸化膜に比べてより厚く成長させることを特徴とする半導体装置の製造方法。
【請求項２】
前記ノーマル電圧領域及び高電圧領域は、各々メモリ素子の周辺回路領域及びセルアレー領域であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ノーマル電圧領域のゲート電極層は、少なくとも高電圧領域のゲート電極層の長さ以上を有するように形成されることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ノーマル電圧領域のゲート電極層は、前記高電圧領域のゲート電極層より少なくとも１．５倍以上長く形成されることを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記高電圧領域のゲート電極層の長さは、０．２μｍ以下であり、前記ノーマル電圧領域のゲート電極層の長さは、０．２μｍ−３．０μｍの範囲を有することを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜スペーサは、酸化膜で形成されることを特徴とする請求項１ないし５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記湿式酸化工程の温度は、７００℃−８５０℃範囲を有することを特徴とする請求項１ないし６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜スペーサ形成前に前記ゲート電極層を含んで半導体基板上に酸化膜を形成する段階をさらに含むことを特徴とする請求項１ないし７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記酸化膜形成工程は、ゲート電極層下部の両側エッジ部分のゲート酸化膜を相対的により厚く成長させ、トランジスタ動作時ゲート電極層下部の両側エッジ部分に電界が集中することを防止することを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、より詳しくは、同一なチップ(ｃｈｉｐ)上に異なる厚さのゲート酸化膜を有する半導体装置の製造方法に関するものである。
【０００２】
半導体装置が高集積化されることによって、チップの密度(ｃｈｉｐ  ｄｅｎｓｉｔｙ)が高まってトランジスタの大きさが減少(ｓｃａｌｅ  ｄｏｗｎ)してきた。トランジスタのゲート酸化膜(ｇａｔｅ  ｏｘｉｄｅ）の厚さ(ＴＯＸ)も減少してきた。
【０００３】
図１は、ノーマル電圧(ｎｏｒｍａｌ  ｖｏｌｔａｇｅ)素子及び高電圧(ｈｉｇｈ  ｖｏｌｔａｇｅ)素子の各々のゲート酸化膜の厚さ変化による電界を示すグラフである。
【０００４】
図１を参照すると、ゲート酸化膜の厚さが減少されるとゲート酸化膜のブレークダウン(ｂｒｅａｋ  ｄｏｗｎ)発生可能性が増える。これを抑制するために、チップの動作電圧である供給電圧(ｓｕｐｐｌｙ  ｖｏｌｔａｇｅ；ＶDD)を減少させるべきである。一方、供給電圧を減少させるとパワー(ｐｏｗｅｒ)及びスピード低下(ｓｐｅｅｄ  ｄｅｇｒａｄａｔｉｏｎ)が生じるので、これを抑制するためにゲート酸化膜をもっと減少させるべきである。
【０００５】
一定な供給電圧ＶDDに対してゲート酸化膜の厚さが減少するとトランジスタの性能を改善でき、一定なゲート酸化膜の厚さに対して供給電圧ＶDDが減少されるとパワー消耗を減らすことができる。
【０００６】
それゆえ、ゲート酸化膜のブレークダウンが生じない限界内で一定な電界を維持してゲート酸化膜の厚さをスケールダウン(ｓｃａｌｅ  ｄｏｗｎ)させるべきであり、これを一定な電界スケーリング法則(ｃｏｎｓｔａｎｔ  ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ  ｓｃａｌｉｎｇ  ｌａｗ)という。
【０００７】
しかし、ＤＲＡＭまたは、ＭＤＬ等のようにチップ内でセルアレー(ｃｅｌｌａｒｒａｙ)が占める比重がだんだん増えている。結局、同一チップ内に形成される全てのゲート酸化膜の厚さを同一に形成すると、素子内で最も大きい比重を占めているセルアレー領域のゲート酸化膜のブレークダウンが最も先に発生される可能性が高くなる。
【０００８】
また、セルアレー内部では、供給電圧ＶDDより高い電圧ＶHDDが印加されることが一般的である。したがって、ゲート酸化膜に付加される電界が増えるだけではなく、ゲート酸化膜のブレークダウンが生じる確率がもっと高くなる。
【０００９】
セルアレー領域のトランジスタの場合、素子が高集積化されることによって集積度が１世代当４倍ずつ増えるためトランジスタのサブスレッショルド漏洩(ｓｕｂ−ｔｈｒｅｓｈｏｌｄ  ｌｅａｋａｇｅ)及びゲート長さの変化によるスレッショルド電圧の変化などが要求される。すなわち、ゲート長さが小さくなることによって発生されるショットチャンネル効果(ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ)にマージンが要求される。また、周辺回路領域のトランジスタの場合、ショットチャンネル効果のマージンだけではなく、素子の特性特に、ドレイン飽和電流(ｄｒａｉｎ  ｓａｔｕｒａｔｉｏｎ  ｃｕｒｒｅｎｔ)ＩDSATの増加が要求される。
【００１０】
上述のような問題点を解決するための方法として従来には、第一に、サブミクロン(ｓｕｂ−ｍｉｃｒｏｎ)トランジスタにおいて、ショットチャンネル効果を考慮してトランジスタのスレッショルド電圧を調節するためにトランジスタのチャンネル領域のドーピング濃度を増加させる。しかし、チャンネル領域のドーピング濃度が増えれは増えるほどトランジスタのブレークダウン電圧マージンが減少するようになり、ゲート長さに対するスレッショルド電圧変化も増えるようになる。すなわち、ゲート長さマージン(ｇａｔｅ  ｌｅｎｇｔｈ  ｍａｒｇｉｎ）が減る。
【００１１】
第二に、セルアレー領域のトランジスタと周辺回路領域のトランジスタを分離して製造する。すなわち、セルアレー領域のゲート酸化膜の厚さと周辺回路領域のゲート酸化膜の厚さが異なるように形成する。主動作特性がオン／オフであるセルアレー領域のゲート酸化膜が比較的厚く形成されることによって、ゲート酸化膜特性が維持され、実際素子特性を左右する周辺回路領域のゲート酸化膜が比較的薄く形成されることによってＩDSATが向上される。しかし、この方法は、工程が極めて複雑で実用的な価値のない問題点を有する。
【００１２】
【発明が解決しようとする課題】
本発明は、上述の諸般問題点を解決するため提案されたものとして、同一チップ上で異なる厚さのゲート酸化膜を形成することができ、工程を単純化させることができる半導体装置の製造方法を提供する。
【００１３】
本発明の他の目的は、高電圧領域に対して選択的に厚いゲート酸化膜を形成することができ、それによって、高電圧領域のゲート酸化膜のブレークダウンを防止できる半導体装置の製造方法を提供する。
【００１４】
本発明のまた他の目的は、ゲート電極形成後ゲート酸化膜の厚さを変化させることができる半導体装置の製造方法を提供する。
【００１５】
【課題の解決するための手段】
上述の目的を達成するための本発明によると、半導体装置の製造方法は、ノーマル電圧領域及び高電圧領域が定義された半導体基板上に活性領域と非活性領域を定義して素子分離膜を形成し、ノーマル電圧領域の活性領域が高電圧領域の活性領域より相対的により広い幅を有するように形成する段階と、半導体基板上の活性領域にゲート酸化膜を間に置いてゲート電極層を形成する段階と、ゲート電極層両側壁に絶縁膜スペーサを形成する段階と、半導体基板全面に湿式酸化方法で酸化膜を形成する段階とを含み、湿式酸化膜形成時、高電圧領域のゲート酸化膜がノーマル電圧領域のゲート酸化膜に比べてより厚く成長する。
【００１６】
この方法の望ましい実施形態において、ノーマル電圧領域及び高電圧領域は、各々メモリ素子の周辺回路領域及びセルアレー領域である。
【００１７】
この方法の望ましい実施形態において、高電圧領域の活性領域の幅は、約０．２μｍであり、ノーマル電圧領域の活性領域の幅は、少なくとも０．４μｍである。
【００１８】
この方法の望ましい実施形態において、ノーマル電圧領域のゲート電極層は、少なくとも高電圧領域のゲート電極層の長さ以上を有するように形成される。
【００１９】
この方法の望ましい実施形態において、ノーマル電圧領域のゲート電極層は、高電圧領域のゲート電極層より少なくとも１．５倍以上長く形成される。
【００２０】
この方法の望ましい実施形態において、高電圧領域のゲート電極層の長さは、約０．２μｍであり、ノーマル電圧領域のゲート電極層の長さは、約０．２μｍ−３．０μｍ範囲を有する。
【００２１】
この方法の望ましい実施形態において、絶縁膜スペーサは、酸化膜で形成される。
【００２２】
この方法の望ましい実施形態において、湿式酸化工程の温度は、７００℃−８５０℃範囲を有する。
【００２３】
この方法の望ましい実施形態において、半導体装置の製造方法は、絶縁膜スペーサ形成前にゲート電極層を含んで半導体基板上に酸化膜を形成する段階をさらに含む。
【００２４】
この方法の望ましい実施形態において、酸化膜形成工程は、ゲート電極層下部の両側エッジ部分のゲート酸化膜を相対的により厚く成長させ、トランジスタ動作時にゲート電極層下部の両側エッジ部分に電界が集中することを防止する。
【００２５】
図３Ａ及び図３Ｂを参照すると、本発明の実施形態による新規な半導体装置の製造方法は、ノーマル電圧領域及び高電圧領域が定義された半導体基板上の活性領域にゲート酸化膜を間に置いてゲート電極層が形成される。この際、ノーマル電圧領域の活性領域が高電圧領域の活性領域より相対的により広い幅を有するように形成される。ゲート電極層の両側壁に酸化膜スペーサが形成された後、湿式酸化工程が遂行される。この際、高電圧領域のゲート酸化膜がノーマル電圧領域のゲート酸化膜よりより厚く成長される。このような半導体装置の製造方法により、高電圧領域がノーマル電圧領域に比べて相対的に狭い幅の活性領域を有するように形成され、ゲート電極層形成後湿式酸化工程が遂行されることによって、同一チップ上に相違する厚さのゲート酸化膜を形成することができ、高電圧領域のゲート酸化膜の厚さをノーマル電圧領域のゲート酸化膜よりもっと厚く形成することができ、結果的に素子の動作時に高電圧領域のゲート酸化膜のブレークダウンを防止できる。また、ゲートパターン形成後ゲート酸化膜の厚さを変更でき、したがって、素子の特性及びその信頼度を向上させることができる。
【００２６】
【発明の実施の形態】
以下、図２ないし図７を参照して本発明の実施形態を詳しく説明する。
図２は、ＤＲＡＭセルの効率(ｃｅｌｌ  ｅｆｆｉｃｉｅｎｃｙ)を示すグラフである。
図２を参照すると、最近ＤＲＡＭにおいて、素子が高集積化されることによってセル効率が向上されている。各素子のバージョン(ｖｅｒｓｉｏｎ)によって、その傾向は異なるように現れる。このようなセル効率の向上は、周辺回路領域が同一回路を利用する反面、セルアレー領域の密度が高まるために現れる。これによってセルアレーの重要度がもっと増えている。
【００２７】
この際、セル効率が向上されることによってセルアレー領域内のゲート酸化膜の失敗(ｆａｉｌ)発生確率がもっと増えるので、セルトランジスタのスレッショルド電圧を高く維持すべき必要がある。したがって、セルアレー領域のゲート酸化膜が周辺回路領域のゲート酸化膜よりもっと厚く形成させるべきである。
【００２８】
本発明では、同一チップ上に３０％以上のスレッショルド電圧差を有するノーマル電圧素子及び高電圧素子を形成させる。このために、高電圧素子の有効ゲート酸化膜の厚さは、ノーマル電圧素子の有効ゲート酸化膜よりもっと厚く形成される。特に、有効ゲート酸化膜の厚さは、ゲートパターンが完了した後変更される。
【００２９】
図３Ａ及び図３Ｂは、各々本発明の実施形態によるセルアレー領域及び周辺回路領域のトランジスタの構成を示す平面図である。
【００３０】
図３Ａを参照すると、セルアレー領域のトランジスタは、約０．２μｍ以下の幅Ｗ１を有する複数の活性領域４ないし８と、この活性領域４ないし８を横切る約０．２μｍ以下の長さＬ１を有する複数のゲートパターン２０ないし２４を含む。参照番号２は、素子分離膜が形成された非活性領域を示す。
【００３１】
図３Ｂにおいて、周辺回路領域のトランジスタは、セルトランジスタの活性領域４ないし８の幅Ｗ１より相対的にもっと広い幅Ｗ２を有する複数の活性領域９、１０と、この活性領域９、１０を横切る複数のゲートパターン２７、２９を含む。周辺回路領域の活性領域９、１０の幅Ｗ２は、９０％以上が少なくとも０．４μｍ以上であり、大部分が１．０μｍ以上である。周辺回路領域のゲートパターン２６ないし３０は、その長さL２、L３がセルトランジスタのゲートパターンより少なくとも１．５倍以上長く形成されたことを含んで約０．２μｍ−３．０μｍの範囲を有し、その大部分が約０．２μｍ−１．０μｍの大きさをを有するように形成されている。
【００３２】
上述のような構成を有する半導体装置の製造方法を実験及びＴ−ＳＵＰＲＥＭ４及びＭＥＤＩＣＩ(ｐｒｏｃｅｌｌ  ＆  ｄｅｖｉｃｅ  ｓｉｍｕｌａｔｏｒ)による結果に準じてその過程を詳しく説明する。
図４Ａないし図４Ｄ、図５Ａないし図５Ｄ、そして図６Ａないし図６Ｄは、各々図３Ａ及び図３Ｂの各々の切断面Ａ−Ａ’ないしＤ−Ｄ’による半導体装置の製造方法を順次的に示す断面図である。
図４Ａないし図４Ｄを参照すると、ノーマル電圧領域及び高電圧領域が定義された半導体基板(図面に図示せず)上に活性領域４、７、９、１０と非活性領域を定義して素子分離膜２が形成される。ここで、ノーマル電圧領域は、周辺回路領域であり、高電圧領域は、セルアレー領域である。そうすると、図３Ａにおける切断面Ｂ−Ｂ'によるセルアレー領域の活性領域７の幅Ｗ１と、図３Ｂにおける切断面Ｃ−Ｃ'による周辺回路領域の活性領域９の幅Ｗ２が各々図４Ｂ及び図４Ｃに示されたように、異なるように形成される。すなわち、セルアレー領域の活性領域４、７は、例えば、約０．２μｍ以下の幅Ｗ１を有するように形成され、周辺回路領域の活性領域９、１０は、０．４μｍ以上で相対的にもっと広い幅Ｗ２を有するように形成される。
【００３３】
図５Ａないし図５Ｄにおいて、ウェル(ｗｅｌｌ)イオン注入、フィールド(ｆｉｅｌｄ)イオン注入、チャンネル(ｃｈａｎｎｅｌ)イオン注入などが遂行された後、半導体基板全面にゲート酸化膜１２が形成される。この際、活性領域の大きさがセルアレー領域と周辺回路領域のゲート酸化膜１２の厚さにあたえる影響はなくなる。すなわち、セルアレー領域及び周辺回路領域すべてにある程度均一な厚さのゲート酸化膜１２が形成される。
【００３４】
ゲート酸化膜１２上に複数のゲート電極層２０ないし２４、２７、２９が形成される。ゲート電極層２０ないし２４、２７、２９は、各々、例えば、ゲート酸化膜１２上にドーピングされたポリシリコン膜２３ａ、２４ａ、２７ａ、２９ａ、シリサイド膜(ＷＳｉx、ＴｉＳｉx、そしてＭｏＳｉx等)２３ｂ、２４ｂ、２７ｂ、２９ｂ、そしてマスク層(Ｓｉ3Ｎ4、ＨＴＯ(High Temperature Oxide)、ＰＥＯＸＩＤＥ(Plasma-Enhanced Oxide)、そしてＡＲＣ（Anti-Reflection Coating）等)２３ｃ、２４ｃ、２７ｃ、２９ｃが順に形成された多層膜を含む。マスク層２３ｃ、２４ｃ、２７ｃ、２９ｃは、ゲート電極層２０−２４、２７、２９形成のための異方性エッチング(ａｎｉｓｏｔｒｏｐｉｃ  ｅｔｃｈ)工程時マスクとして用いられる。
【００３５】
セルアレー領域のゲート電極層２０−２４は、０．２μｍ以下の長さを有するように形成される。周辺回路領域のゲート電極層２７、２９は、セルアレー領域よりそのパターンが大部分大きく、その長さがセルアレー領域より１．５倍以上に大きいものを含んで０．２μｍ−３．０μｍ範囲を有するように形成される。望ましくは、その大部分が０．２μｍ−１．０μｍ範囲内の大きさを有するように形成される。
【００３６】
最後に、ゲート電極層２０ないし２４、２７、２９形成時発生された損傷回復のためにゲートポリ酸化工程(ｇａｔｅ  ｐｏｌｙ  ｏｘｉｄａｔｉｏｎ；ＧＰＯＸ）が遂行され、これにより、第１酸化膜(図面に図示せず）が形成される。ゲートポリ酸化工程を通してゲート電極層２０−２４、２７、２９下部の両側エッジ部分のゲート酸化膜１２の厚さがバーズビーク形状で増える。こういうわけで、トランジスタ動作時にゲート電極層２０−２４、２７、２９下部の両側エッジ部分に電界が集中してゲート酸化膜１２の信頼性が劣化されることが防止される。
【００３７】
ゲート電極層２０ないし２４、２７、２９両側の第１酸化膜上に酸化膜スペーサ３０が形成される。後続工程として、湿式酸化工程が遂行されて半導体基板全面に第２酸化膜(図面に図示せず）が形成される。湿式酸化工程は、７５０−８５０℃の温度範囲内で遂行される。
【００３８】
湿式酸化工程により有効ゲート酸化膜の厚さ(ｅｆｆｅｃｔｉｖｅ  ｇａｔｅｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ）は、活性領域４、７、９、１０の幅によって異なるように成長される。すなわち、図６Ａにおいて、セルアレー領域の活性領域４の長さＬ１方向に対する'矢印１−５'で示した各位値におけるゲート酸化膜１２aの厚さは、各々１０７Å、１０３Å、１００Å、１０３Å、そして１０７Åである。図６Ｂにおいて、セルアレー領域の活性領域７の幅Ｗ１方向に対する矢印１ないし５で示した各位置におけるゲート酸化膜１２ａの厚さは、各々１１０Å、１０５Å、１００Å、１０５Å、そして１１０Åである。このように、セルアレー領域のゲート電極層２０−２４下部のゲート酸化膜１２aは、全体的に初期ゲート酸化膜１２より厚く成長されたことが分かる。この際、図６Ａ及び図６Ｂに示された矢印の間隔は１００Åである。
【００３９】
また、図６Ｃにおいて、周辺回路領域の活性領域９の第１幅Ｗ２方向に対する矢印１−５で示した各位置におけるゲート酸化膜１２ｂの厚さは、各々６７Å、６７Å、６７Å、７５Å、そして１０７Å、である。図６Ｄにおいて、周辺回路領域の活性領域１０の第２幅Ｗ２方向に対する矢印１ないし５で示した各位置におけるゲート酸化膜１２ｂの厚さは、各々６０Å、６０Å、６０Å、６０Å、そして７７Åである。このように、活性領域の幅が比較的大きい周辺回路領域のゲート電極層２７、２９下部のゲート酸化膜１２ｂは、ゲート電極層２７、２９の長さが異なるとしてもその様相は似ている。すなわち、ゲート電極層２７、２９下部の両側エッジ部分のゲート酸化膜が最も厚く成長され、その他の部分は、初期ゲート酸化膜１２と類似の厚さを有するようになることがわかる。この際、図６Ｃに示された矢印間隔は１０００Åであり、図６Ｄに示された矢印間隔は５０００Åである。
【００４０】
上述したように活性領域の幅によるゲート酸化膜の成長厚さの差は、次のシミュレーション(ｓｉｍｕｌａｔｉｏｎ)結果を通してその説明が可能である。
【００４１】
図７は、本発明の実施形態による活性領域の幅に対する有効ゲート酸化膜の厚さ変化を示すグラフである。
図７を参照すると、ゲート電極層の長さが０．２μｍで固定された状態で活性領域の幅のみを変更させた後、湿式酸化工程が遂行される。この際、湿式酸化工程は、ベアーウェーハ(ｂａｒｅ  ｗａｆｅｒ)上に６０Å程度酸化膜が形成されたウェーハを用いてＨ2Ｏ雰囲気(１０  ｌｉｔｅｒ)で７８０℃、２５分間遂行される。
【００４２】
まず、活性領域の幅が０．２５μｍ以上の場合、小さいゲートパターンによるゲート酸化膜が約７Å程度の厚さの増加が生じる。
【００４３】
そして、活性領域の幅が０．２５μｍ−０．１μｍ範囲を有する場合、活性領域の幅が減少されることによってゲート電極層下部のエッジ部分のバーズビーク形状のゲート酸化膜の影響でゲート酸化膜の厚さが続けて増える。
【００４４】
活性領域の幅が０．１μｍ以下の場合、一種のバーズビークパンチスルー(ｂｉｒｄ’ｓ  ｂｅａｋ  ｐｕｎｃｈ  ｔｈｒｏｕｇｈ)が発生され、すなわち、酸化を防止するストレス(ｓｔｒｅｓｓ)を完全になくしてゲート電極層下部の全体ゲート酸化膜の厚さが大きく増える。初期ゲート酸化膜の厚さ６０Åから約１１５Åに増える。バーズビークパンチスルー領域は、湿式酸化工程を調節することによって必要な領域への移動が可能である。
【００４５】
バーズビークパンチスルー現像が生じる原因は、次の一般的によく知られた数学式１−５で説明される。
Ｓｉ−ＳｉＯ2、界面におけるストレス
【数１】
0004271779.tif 000002
ただし、η:酸化膜粘度(ｏｘｉｄｅ  ｖｉｓｃｏｓｉｔｙ)
ａ、ｂ:酸化膜内外側の曲率半径。
酸化膜バルクハイドロスタティック圧力(ｈｙｄｒｏｓｔａｔｉｃ  ｐｒｅｓｓ)
【数２】
0004271779.tif 000003
ただし、ξ:界面における酸化膜成長率で決定される速度定数。
ストレスによる拡散係数(ｄｉｆｆｕｓｉｖｉｔｙ)
【数３】
0004271779.tif 000004
ただし、Ｐ:バルク酸化膜ストレス。
溶解度（ｓｏｌｕａｂｉｌｉｔｙ）（℃）
【数４】
0004271779.tif 000005
表面反応率
【数５】
0004271779.tif 000006
ただし、ΩＳｉＯ2:分子体積、ΩＳｉ:原子体積。
【００４６】
上記の酸化工程メカニズムを根拠で再び説明すると、ゲート長手方向には、ゲートパターン下部にゲート酸化膜が６０Åで極めて薄く形成されているので、パターニング以後酸化工程を遂行しても酸化時体積膨脹により発生されるストレスが生じる。これによってオキシダント(ｏｘｉｄａｎｔ）の拡散係数が急激に減少されることによってゲート酸化膜の厚さ増加量が極めて少なくなる。
【００４７】
しかし、活性領域の幅方向で調べると厚い酸化膜である素子分離膜２により体積膨脹によるオキシダント拡散係数の減少は、極めて少なくなる。すなわち、ゲート酸化膜の厚さ増加量が生じる。
【００４８】
特に、本発明のようにゲートパターニング及び酸化膜スペーサ形成工程が完了した後、湿式酸化工程を遂行すると、ゲート長手方向には、ゲートパターン大きさ及び二つの酸化膜スペーサという酸化経路(ｏｘｉｄａｔｉｏｎ  ｐａｔｈ)を有する一方、活性領域の幅方向には、厚い素子分離膜２上で増えるためにその差が大きくなり活性領域の幅による効果が主になる。
【００４９】
この際、酸化工程は、乾式酸化方法より湿式酸化方法を用いて活性領域の幅による影響を効果的に利用するようになる。これは、湿式酸化工程が乾式酸化工程に比べて６００倍以上に溶解度(ｓｏｌｕｂｉｌｉｔｙ)が高く、Ｈ2ＯとＳｉ−Ｏとの間の反応で形成されたヒドロキシルボンド(ｈｙｄｒｏｘｙｌ  ｂｏｎｄ)がＳｉＯ2構造を破るために酸化膜の粘度(ｖｉｓｃｏｓｉｔｙ)を減少させる。そして、これがストレスを減少させて酸化率を増やすようになる。０．２μｍ以下の幅を有する活性領域に対しては、一種のバーズビークパンチスルー現像が発生され、これは有効ゲート酸化膜の厚さを増やす原因になる。
【００５０】
【発明の効果】
本発明は、同一なチップ上に異なる厚さのゲート酸化膜を形成することができ、高電圧領域のゲート酸化膜の厚さをノーマル電圧領域のゲート酸化膜よりもっと厚く形成することができ、結果的に素子の動作時高電圧領域のゲート酸化膜のブレークダウンを防止できる効果がある。
また、本発明は、ゲートパターン形成後ゲート酸化膜の厚さを変更でき、したがって、素子の特性及びその信頼度を向上させることができる効果がある。
【図面の簡単な説明】
【図１】ノーマル電圧素子及び高電圧素子の各々のゲート酸化膜の厚さ変化による電界を示すグラフである。
【図２】ＤＲＡＭセルの効率を示すグラフである。
【図３】（Ａ）本発明の実施形態によるセルアレー領域及び周辺回路領域のトランジスタの構成を示す平面図である。（Ｂ）本発明の他の実施形態によるセルアレー領域及び周辺回路領域のトランジスタの構成を示す平面図である。
【図４】（Ａ）ないし（Ｄ）はそれぞれ図３Ａ及び図３Ｂの切断面Ａ−Ａ’ないし切断面Ｄ−Ｄ’による素子分離膜が形成された半導体基板を示す断面図である。
【図５】（Ａ）ないし（Ｄ）はそれぞれ図３Ａ及び図３Ｂの切断面Ａ−Ａ’〜Ｄ−Ｄ’によるゲート電極層が形成された半導体基板を示す断面図である。
【図６】（Ａ）ないし（Ｄ）はそれそれ図３Ａ及び図３Ｂの切断面Ａ−Ａ’〜Ｄ−Ｄ’による湿式酸化工程により相違するゲート酸化膜が形成された半導体基板を示す断面図である。
【図７】  本発明の実施形態による活性領域の幅に対する有効ゲート酸化膜の厚さ変化を示すグラフである。
【符号の説明】
２  素子分離膜
４-５、６、７，８、９、１０  活性領域
１２  ゲート酸化膜
２０、２１、２３、２４、２７、２９  ゲート電極層
【図１】
0004271779.tif 000007
【図２】
0004271779.tif 000008
【図３】
0004271779.tif 000009
【図４】
0004271779.tif 000010
【図５】
0004271779.tif 000011
【図６】
0004271779.tif 000012
【図７】
0004271779.tif 000013