(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板（１）の主表面上に、この半導体基板（１）よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層（２）の表層部の所定領域に、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）をイオン注入によって形成する工程と、
前記半導体層（２）及び前記ベース領域（３ａ、３ｂ）の上部に表面チャネル層を形成する工程と、
前記ベース領域（３ａ、３ｂ）の表層部の所定領域に、前記表面チャネル層（５）に接すると共に該ベース領域（３ａ、３ｂ）の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）を形成する工程とを備えた炭化珪素半導体装置の製造方法であって、
前記ベース領域（３ａ、３ｂ）形成工程は、
第２導電型の不純物を１ＭｅＶ以上の加速エネルギーで注入する工程と、
レーザによって熱処理するレーザ熱処理工程を施し、注入された不純物を活性化させると共に該ベース領域（３ａ、３ｂ）を再結晶化させる工程と、を含み、
前記レーザ熱処理工程では、前記ベース領域（３ａ、３ｂ）の下方側端から上方側端へ向かって順に、もしくは上方側端から下方側端に向かって順にレーザ照射を行うことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記レーザ熱処理工程では、前記レーザを集光した集光部で前記熱処理が行われるようにすることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記レーザ熱処理工程では、複数のレーザが互いに交差するようにレーザ照射を行い、該レーザの交差する部分で前記熱処理が行われるようにすることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記レーザとしてエキシマレーザを用いることを特徴とする請求項１乃至３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記エキシマレーザの波長を４Ｈ−ＳｉＣのバンドギャップから決められる波長よりも長くすることを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記レーザとして、Ｈｅ−Ｃｄレーザ、Ｈｅ−Ｎｅレーザ、Ａｒ+レーザのいずれかを用いることを特徴とする請求項１乃至３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記レーザに代えて、Ｘ−ｒａｙを用いることを特徴とする請求項１乃至３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記レーザに代えて、電子線、中性子線、陽電子線のいずれかを用いることを特徴とする請求項１乃至３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
従来、プレーナ型のＭＯＳＦＥＴとして特開平１０−３０８５１０号公報に示されるものが知られている。
【０００３】
このプレーナ型ＭＯＳＦＥＴの断面図を図８に示す。この図に基づいてプレーナ型ＭＯＳＦＥＴの構造について説明する。
【０００４】
ｎ+ 型炭化珪素半導体基板（以下、ｎ+型基板という）１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するｎ- 型炭化珪素エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
【０００５】
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ- 型炭化珪素ベース領域３ａおよびｐ- 型炭化珪素ベース領域３ｂ（以下、ｐ-型ベース領域３ａ、３ｂという）が離間して形成されている。また、ｐ- 型ベース領域３ａの表層部における所定領域には、ｐ- 型ベース領域３ａよりも浅いｎ+ 型ソース領域４ａが、また、ｐ- 型ベース領域３ｂの表層部における所定領域には、ｐ- 型ベース領域３ｂよりも浅いｎ+ 型ソース領域４ｂがそれぞれ形成されている。
【０００６】
さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース領域４ｂとの間におけるｎ- 型エピ層２およびｐ- 型ベース領域３ａ、３ｂの表面部にはｎ-型層５ａ及びｎ+ 型層５ｂからなるｎ- 型ＳｉＣ層５が延設されている。つまり、ｐ- 型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されている。このｎ- 型ＳｉＣ層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００７】
表面チャネル層５のうちｐ- 型ベース領域３ａ、３ｂの上部に配置されたｎ-型層５ａのドーパント濃度は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっており、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
【０００８】
また、ｐ- 型ベース領域３ａ、３ｂ、ｎ+ 型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されている。
【０００９】
表面チャネル層５の上面およびｎ+ 型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂおよびｐ- 型ベース領域３ａ、３ｂと接している。また、ｎ+ 型基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【００１０】
このように構成された蓄積モードで動作し、チャネル移動度を向上させることによってオン抵抗の低減が図られている。
【００１１】
【発明が解決しようとする課題】
一方、パワーデバイスとしてさらなる高耐圧化が要望されている。このため、オフ状態において、ドレイン電圧を印加した場合においても、常にオフ状態が維持されるようにする必要がある。特に、数百Ｖ以上のドレイン電圧が印加された場合において、そのドレイン電圧は、ｎ-型エピ層（ドリフト領域）２とｐ-型ベース領域３ａ、３ｂとで形成されるＰＮ接合の逆バイアス状態にて保持される。従って、上記要望は、ｎ-型エピ層２並びにｐ-型ベース領域３ａ、３ｂを厚く設けたり、またはｐ-型ベース領域３ａ、３ｂでは層厚を厚くする代わりにドーピング濃度を高くすることにより達成される。
【００１２】
ここで、ｐ-型ベース領域３ａ、３ｂでは層厚を厚くするには、ＳｉＣ内の不純物の拡散係数がＳｉに比して１〜２桁小さく、Ｓｉのような不純物の熱拡散が利用できないために、数ＭｅＶ程度の高い加速エネルギーによるイオン注入技術が必要となる。このイオン注入技術によるｐ-型ベース領域３ａ、３ｂの形成工程を図９（ａ）〜（ｃ）に示す。
【００１３】
図９（ａ）のようにイオン注入を行った後、注入されたイオン種の再結晶化及び活性化のための熱処理を、ＳｉＣでは、１０００〜１８００℃の範囲にて行っている。従って、イオン注入領域が厚くなると、再結晶化及び活性化のための熱処理時に、図９（ｂ）の矢印で示すように、イオン注入層の上部及び下部では隣接する層の結晶形を継承するが、中央部においては、図９（ｃ）に示すように、１０００〜１８００℃において安定構造である３Ｃ−ＳｉＣが形成され、イオン注入領域全体を単一の結晶形とすることが困難である。特に、６Ｈ、４Ｈ−ＳｉＣを基板に用いた場合には、イオン注入領域と基板との境界近傍では、基板の結晶形（Ｐｏｌｙ−ｔｙｐｅ）を継承した結晶構造となるが、イオン注入領域中央では熱的に安定な３Ｃ−ＳｉＣとなる。このように、３Ｃ−ＳｉＣが形成されると、３Ｃ−ＳｉＣとなった部分においてバンドギャップが狭くなり、ＭＯＳＦＥＴの耐圧を低下させるという問題がある。また、結晶形が異なる部位との界面で結晶欠陥が蓄積され、さらにＭＯＳＦＥＴの耐圧を下げる可能性もある。
【００１４】
本発明は上記点に鑑みて成され、高耐圧構造を形成するにあたり、イオン注入領域を単一結晶形とする再結晶及び活性化熱処理技術を提供し、炭化珪素半導体装置の耐圧を向上させることを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明においては、ベース領域（３ａ、３ｂ）形成工程は、第２導電型の不純物を１ＭｅＶ以上の加速エネルギーで注入する工程と、レーザによって熱処理するレーザ熱処理工程を施し、注入された不純物を活性化させると共に該ベース領域（３ａ、３ｂ）を再結晶化させる工程と、を含むことを特徴としている。
【００１６】
このように、ベース領域が深く注入されるような場合において、レーザによって熱処理を行い、ベース領域を再結晶化させることにより、レーザによって直接熱処理を行えるため、ベース領域が部分的に異なる結晶形となることを防止し、同じ多型で形成されるようにすることができる。これにより、炭化珪素半導体装置の耐圧を向上させることができる。
【００１７】
さらに、請求項１に記載の発明においては、レーザ熱処理工程では、ベース領域（３ａ、３ｂ）の下方側端から上方側端へ向かって順に、もしくは上方側端から下方側端に向かって順にレーザ照射を行うことを特徴としている。
【００１８】
これにより、ベース領域の下方側もしくは上方側からベース領域が接する部分の結晶形を継承させ、ベース領域すべてがその結晶形で形成されるようにすることができる。
【００１９】
例えば、請求項２に示すように、レーザ熱処理工程では、レーザを集光した集光部で熱処理が行われるようにして熱処理を行うことができる。また、請求項３に示すように、レーザ熱処理工程では、複数のレーザが互いに交差するようにレーザ照射を行い、該レーザの交差する部分で熱処理が行われるようにすることもできる。
【００２０】
具体的には、請求項４に示すように、レーザとしてエキシマレーザを用いることができる。そして、ベース領域の上部に炭化珪素が介在する場合には、請求項５に示すように、エキシマレーザの波長を、その炭化珪素のバンドギャップのエネルギーより一意にλ＝１２３９．９／Ｅｇ（ｅＶ）の式より得られる波長よりも長くすれば、かつ、イオン注入にてアモルファス化した部分にて吸収される波長とすることにより、熱処理を行いたい領域でエネルギーが吸収されるようにできる。なぜなら、アモルファス化した場合には、バンドギャップが単結晶でのバンドギャップよりも小さくなるからである。
【００２１】
また、請求項６に示すように、レーザとして、Ｈｅ−Ｃｄレーザ、Ｈｅ−Ｎｅレーザ、Ａｒ＋レーザのいずれかを用いることもできる。これらのレーザは４Ｈ−ＳｉＣのバンドギャップよりも波長が狭いため、ベース領域の上に４Ｈ−ＳｉＣが配置されている場合に特に有効である。また、請求項７に示すように、レーザ光に代えてＸ−ｒａｙを用いる場合においても請求項６と同様のことが言える。
【００２２】
さらに、請求項８に示すように、レーザに代えて、電子線、中性子線、陽電子線のいずれかを用いることもできる。
【００２３】
この場合、中性子等が原子と衝突するまで注入されるため、アモルファス化しているベース領域と衝突し、ベース領域を熱処理することができる。
【００２５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２６】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
【００２７】
図１に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００２８】
図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。但し、本実施形態における縦型パワーＭＯＳＦＥＴは、上述した図８に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態における縦型パワーＭＯＳＦＥＴのうち、図８に示すＭＯＳＦＥＴと同様の部分については同様の符号を付してある。
【００２９】
本実施形態におけるＭＯＳＦＥＴでは、ｐ-型ベース領域３ａ、３ｂを加速エネルギーが１〜８ＭｅＶのイオン注入にて形成している。これに対して、図８に示すＭＯＳＦＥＴでは、ｐ-型ベース領域３ａ、３ｂを１ＭｅＶ以下で形成しているため、本実施形態におけるＭＯＳＦＥＴの方が図８に示すＭＯＳＦＥＴよりも層厚が厚くなっている。具体的には、本実施形態では、ドーパントとしてＡｌを用いた場合にはｐ-型ベース領域３ａ、３ｂの層厚が約４μｍ程度となり、Ｂ（ボロン）を用いた場合には約６μｍとなる。
【００３０】
そして、本実施形態におけるＭＯＳＦＥＴでは、ｐ-型ベース領域３ａ、３ｂがすべて同一のｐｏｌｙ−ｔｙｐｅの結晶形（例えば、４Ｈ）をしており、ｐ-型ベース領域３ａ、３ｂの下層に位置するｎ−型エピ層２の結晶形を承継している。
【００３１】
このように、すべて同一の結晶形でｐ-型ベース領域３ａ、３ｂが構成されている。従来のように、ｐ-型ベース領域３ａ、３ｂの中央位置に結晶形が異なる３Ｃ−ＳｉＣが形成された場合には、その部位のバンドギャップが狭くなること、結晶形が異なる部位との界面で結晶欠陥が蓄積されること、を理由にＭＯＳＦＥＴの耐圧が下がってしまうが、本実施形態では、そのような問題を無くすことができる。
【００３２】
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を、図２〜図４を用いて説明する。
【００３３】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型基板１を用意する。ここで、ｎ+ 型基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長する。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００３４】
〔図２（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＭｏ（モリブデン）膜２０を配置し、これをマスクとしてＢ+ （若しくはアルミニウム）をイオン注入して、ｐ- 型ベース領域３ａ、３ｂを形成する。このときのイオン注入条件は、加速エネルギーが１〜８ＭｅＶ、温度が７００℃で、ドーズ量が１×１０16ｃｍ-2としている。このため、ドーパントとしてＡｌを用いた場合にはｐ-型ベース領域３ａ、３ｂの層厚が約４μｍ程度となり、Ｂ（ボロン）を用いた場合には約６μｍとなる。
【００３５】
この後、ｐ-型ベース領域３ａ、３ｂの再結晶化及び活性化熱処理工程を行う。この工程の様子を図５に示して説明する。まず、上述したイオン注入を行った時点では、図５（ａ）に示すように、ｐ-型ベース領域３ａ、３ｂは、ｎ+ 型基板１の表面から所定深さの位置までイオンが注入され、イオン注入された部分がアモルファス化した状態（図中に点々で示す）となっている。このアモルファス化しているｐ-型ベース領域３ａ、３ｂに対して図５（ｂ）に示すような熱処理を行う。
【００３６】
この熱処理工程では、レーザを用いて熱処理を行っている。このレーザとしては、レーザ波長を調整可能なエキシマレーザを用いている。そして、エキシマレーザの波長が４Ｈ−ＳｉＣのバンドギャップで決まる波長よりも長くなるようにしている。これは、レーザ波長が４Ｈ−ＳｉＣのバンドギャップよりも短いと、アモルファス化しているｐ-型ベース領域３ａ、３ｂよりも上層に介在する４Ｈ−ＳｉＣにレーザのエネルギーが吸収されてしまうためである。なお、図２（ｂ）においては、ｐ-型ベース領域３ａ、３ｂがｎ+ 型基板１の表面から形成されているように記載されているが、実際には、その表面から所定深さの位置までイオンが注入されるため、ｐ-型ベース領域３ａ、３ｂよりも上層に４Ｈ−ＳｉＣが介在することになる。
【００３７】
このエキシマレーザのレーザ光５０を集光レンズ５１を用いて集光し、集光部のみ熱処理に適したエネルギー状態となるように配置している。これにより、集光部近傍のみ熱処理が進行するようにしている。
【００３８】
そして、まず、レーザ５０の集光部をイオン注入領域の基板側、つまりｐ-型ベース領域３ａ、３ｂの下方側端に位置させた後、レーザ光５０をスキャンしながらイオン注入領域全体をカバーするように集光部を基板平面方向に走査する。これにより、イオン注入領域のうちｐ-型ベース領域３ａ、３ｂの下方側端から所定の高さまで熱処理が行われ、ｐ-型ベース領域３ａ、３ｂの下層に位置するｎ-型エピ層２のｐｏｌｙ−ｔｙｐｅの結晶形（多型）の情報を継承して再結晶化が行われる（図中にハッチングで示す）。
【００３９】
このとき、ｐ-型ベース領域３ａ、３ｂの下方側端から熱処理を行っているため、ｐ-型ベース領域３ａ、３ｂのうちのそれよりも上方に位置する部分にレーザ光５０のエネルギーが吸収され得るが、そのエネルギー吸収率を見込んでレーザ光５０のパワーを設定すればよい。
【００４０】
その後、集光部を基板側から内部（ｐ-型ベース領域３ａ、３ｂの上方側端）に向かって、例えば再結晶化されていない位置まで移動させたのち、イオン注入領域全体をカバーするように集光部を基板平面方向に走査する。以下、このような処理を繰り返すことにより、ｐ-型ベース領域３ａ、３ｂの下層から順に、ｎ-型エピ層２の結晶形の情報が継承され、図５（ｃ）に示すように、すべて同一のｐｏｌｙ−ｔｙｐｅの結晶形を有するｐ-型ベース領域３ａ、３ｂが形成される。なお、参考として図５（ｂ）中の矢印で集光部の走査経路を示す。
【００４１】
〔図２（ｃ）に示す工程〕
Ｍｏ膜２０を除去した後、基板１の上面からＮ+ をイオン注入して、ｎ- 型エピ層２の表層部及びｐ- 型ベース領域３ａ、３ｂの表面部（表層部）にｎ- 型層５ａ及びｎ+ 型層５ｂからなる表面チャネル層５を形成する。このときのイオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としている。これにより、表面チャネル層５は、ｐ- 型ベース領域３ａ、３ｂの表面部では補償されてｎ型の不純物濃度が薄いｎ- 型層として形成され、ｎ- 型エピ層２の表面部ではｎ型の不純物濃度が濃いｎ+ 型層として形成される。
【００４２】
また、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）は以下の数式に基づいて決定している。縦型パワーＭＯＳＦＥＴをノーマリオフ型とするためには、ゲート電圧を印加していない状態の際に、ｎ- 型層５ａに広がる空乏層が電気伝導を妨げるように十分なバリア高さを有している必要がある。この条件は次式にて示される。
【００４３】
【数式１】
0004250822.tif 000002
但し、Ｔepi はｎ- 型層に広がる空乏層の高さ、φｍｓは金属と半導体の仕事関数差（電子のエネルギー差）、Ｑｓはゲート絶縁膜（酸化膜）７中の空間電荷、Ｑｆｃはゲート酸化膜（ＳｉＯ2）とｎ-型層５ａとの間の界面（以下ＳｉＯ2／ＳｉＣ界面という）の固定電荷、Ｑｉは酸化膜中の可動イオン、ＱｓｓはＳｉＯ2／ＳｉＣ界面の表面電荷、Ｃｏｘはゲート絶縁膜７の容量である。
【００４４】
この数式１に示される右辺第１項は表面チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧Ｖbuilt による空乏層の伸び量、すなわちｐ- 型ベース領域３ａ、３ｂから表面チャネル層５に広がる空乏層の伸び量であり、第２項はゲート絶縁膜７の電荷とφmsによる空乏層の伸び量、すなわちゲート絶縁膜７から表面チャネル層５に広がる空乏層の伸び量である。従って、ｐ- 型ベース領域３ａ、３ｂから広がる空乏層の伸び量と、ゲート絶縁膜７から広がる空乏層の伸び量との和が表面チャネル層５の厚み以上となるようにすれば縦型パワーＭＯＳＦＥＴをノーマリオフ型にすることができるため、この条件を満たすようなイオン注入条件で表面チャネル層５を形成している。
【００４５】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【００４６】
また、図１に示すように、ｐ- 型ベース領域３ａ、３ｂは、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧Ｖbuilt を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ- 型ベース領域３ａ、３ｂが接地されてなくてフローティング状態となっている場合には、ビルトイン電圧Ｖbuilt を利用してｐ- 型ベース領域３ａ、３ｂから空乏層を延ばすということができないため、ｐ- 型ベース領域３ａ、３ｂをソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。
【００４７】
また、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするためには、上記数式２の条件を満たすように表面チャネル層５の厚みを設定する必要があるが、シリコンを用いた場合にはＶbuilt が低いため、表面チャネル層５の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、ＳｉＣを用いた場合にはＶbuilt がシリコンの約３倍と高く、ｎ- 型層の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易であるといえる。
【００４８】
〔図３（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ+ をイオン注入し、ｎ+ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００４９】
〔図３（ｂ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＭｏ膜２２を配置し、これをマスクとしてＲＩＥによりｐ- 型ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
【００５０】
〔図３（ｃ）に示す工程〕
さらに、Ｍｏ膜２２をマスクにしてＢ+ をイオン注入し、ディープベース層３０ａ、３０ｂを形成する。これにより、ベース領域３ａ、３ｂの一部が厚くなったものとなる。このディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００５１】
〔図４（ａ）に示す工程〕
Ｍｏ膜２２を除去した後、基板の上にウェット酸化によりゲート絶縁膜（ゲート酸化膜）７を形成する。このとき、雰囲気温度は１０８０℃とする。
【００５２】
その後、ゲート絶縁膜７の上にポリシリコンからなるゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
【００５３】
〔図４（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００５４】
〔図４（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
【００５５】
このようにして、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００５６】
次に、この縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
【００５７】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ- 型ベース領域３ａ、３ｂと表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。ゲート電極８に電圧を印加することにより、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００５８】
また、オフ状態において、空乏領域は、ｐ- 型ベース領域３ａ、３ｂ及びゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４ａ、４ｂからｎ- 型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ+ 型ソース領域４ａ、４ｂから表面チャネル層５を経由し表面チャネル層５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２（ドリフト領域）に達すると、電子は、ｎ+ 型基板１（ｎ+ ドレイン）へ垂直に流れる。
【００５９】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
【００６０】
（他の実施形態）
上記実施形態では、レーザを集光させ、その集光させたポイントにエネルギーを発生させて再結晶化させるようにしているが、以下のようにしてもよい。
【００６１】
図６に、レーザの照射の様子を示す。この図に示されるように、複数のレーザ６０、６１を用い、複数のレーザが互いに交差するようにし、この交差する領域６２で熱処理が行われるようにすることができる。
【００６２】
このような熱処理によれば、交差する広い面で大きなエネルギーを発生させることができるため、上記実施形態よりも広範囲で熱処理を行うことができる。このため、半導体装置の製造の容易化が図れ、生産効率を向上することができる。
【００６３】
また、上記実施形態では、ｐ-型ベース領域３ａ、３ｂの基板側から表面側（ｐ-型ベース領域３ａ、３ｂの下方側端から上方側端）に向かって順に再結晶化させているが、図７に示すように、表面側から基板側（上方側端から下方側端）に向かって順に再結晶化させることもできる。この場合には、ｐ-型ベース領域３ａ、３ｂは、ｐ-型ベース領域３ａ、３ｂよりも表面側に位置する４Ｈ−ＳｉＣの結晶形の情報を承継することになる。
【００６４】
ただし、この場合にも、ｐ-型ベース領域３ａ、３ｂの上層に位置する４Ｈ−ＳｉＣにレーザのエネルギーが吸収されないように、４Ｈ−ＳｉＣのバンドギャップよりも波長の長いレーザとする必要がある。このため、この場合にはエキシマレーザの波長を調整し、波長が４Ｈ−ＳｉＣのバンドギャップよりも長くなるように熱処理を行う。
【００６５】
また、上記実施形態では、エキシマレーザを用いているが、他のレーザを用いることも可能である。例えば、Ｈｅ−Ｃｄレーザ、Ｈｅ−Ｎｅレーザ、Ａｒ+レーザを用いても良い。また、レーザに代えて、Ｘ−ｒａｙ、電子線、中性子線、陽電子線等を用いても良い。
【００６６】
例えば、Ｈｅ−Ｃｄレーザ、Ｈｅ−Ｎｅレーザ、Ａｒ+レーザ、Ｘ−ｒａｙの場合、波長が４Ｈ−ＳｉＣのバンドギャップよりも長くなっているため、４Ｈ−ＳｉＣを透過させて４Ｈ−ＳｉＣの下層に位置するｐ-型ベース領域３ａ、３ｂにレーザを照射する場合にも、上層の４Ｈ−ＳｉＣにエネルギーが吸収されることなく、ｐ-型ベース領域３ａ、３ｂの再結晶化を行うことができる。
【００６７】
また、中性子線の場合には、原子と衝突するまで中性子が注入されるため、ｐ-型ベース領域３ａ、３ｂの上層に位置す４Ｈ−ＳｉＣのチャネリングの方向に合わせて中性子線を入射すると、アモルファス化しているｐ-型ベース領域３ａ、３ｂの所で中性子が原子と衝突しエネルギーを発生させ、ｐ-型ベース領域３ａ、３ｂを再結晶化させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】レーザによる熱処理工程の様子を示した図である。
【図６】他の実施形態におけるレーザによる熱処理工程の様子を示した図である。
【図７】他の実施形態におけるレーザによる熱処理工程の様子を示した図である。
【図８】従来の縦型パワーＭＯＳＦＥＴの断面図である。
【図９】ベース領域の再結晶化の様子を説明するための図である。
【符号の説明】
１…ｎ+ 型基板、２…ｎ- 型エピタキシャル層、
３ａ、３ｂ…ｐ- 型ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、５ａ…ｎ- 型層、５ｂ…ｎ+ 型層、
７…ゲート絶縁膜、８…ゲート電極、９…絶縁膜、１０…ソース電極、
１１…ドレイン電極、５０…レーザ光、５１…集光レンズ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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