(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板と、
当該Ｓｉ基板上に形成されたＳｉＧｅバッファ層であって、前記Ｓｉ基板上に形成されたＧｅ組成比が０から０．０７５まで漸次増加する第１のＳｉＧｅの傾斜組成層、当該第１のＳｉＧｅの傾斜組成層上に形成されたＧｅ組成比が０．０７５の第１のＳｉＧｅの一定組成層、当該第１のＳｉＧｅの一定組成層上に形成されたＧｅ組成比が０．０７５から０．１５まで漸次増加する第２のＳｉＧｅの傾斜組成層、当該第２のＳｉＧｅの傾斜組成層上に形成されたＧｅ組成比が０．１５の第２のＳｉＧｅの一定組成層、当該第２のＳｉＧｅの一定組成層上に形成されたＧｅ組成比が０．１５から０．２２５まで漸次増加する第３のＳｉＧｅの傾斜組成層、当該第３のＳｉＧｅの傾斜組成層上に形成されたＧｅ組成比が０．２２５の第３の一定組成層、当該第３の一定組成層上に形成されたＧｅ組成比が０．２２５から０．３まで漸次増加する第４のＳｉＧｅの傾斜組成層、及び当該第４のＳｉＧｅの傾斜組成層上に形成されたＧｅ組成比が０．３の第４のＳｉＧｅの一定組成層からなるＳｉＧｅバッファ層を備えていることを特徴とする半導体基板。
【請求項２】
請求項１に記載の半導体基板において、
前記ＳｉＧｅバッファ層は、前記傾斜組成層と前記一定組成層との２層を一対としてこれを４から７対まで積層状態にして構成されていることを特徴とする半導体基板。
【請求項３】
請求項１に記載の半導体基板において、
前記ＳｉＧｅバッファ層は、前記Ｓｉ基板側から前記傾斜組成層及び前記一定組成層の厚さが漸次薄く設定されていることを特徴とする半導体基板。
【請求項４】
請求項１から３のいずれかに記載の半導体基板の前記ＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする半導体基板。
【請求項５】
ＳｉＧｅ層上の歪みＳｉ層にチャネル領域を有する電界効果型トランジスタであって、
請求項５に記載の半導体基板の前記歪みＳｉ層に前記チャネル領域を有することを特徴とする電界効果型トランジスタ。
【請求項６】
Ｓｉ基板上にＳｉＧｅ層を成膜する方法であって、
前記Ｓｉ基板上に、下地材料のＧｅ組成比を０から０．０７５まで漸次増加させた第１のＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、当該第１のＳｉＧｅの傾斜組成層上にＧｅ組成比が０．０７５の第１のＳｉＧｅの一定組成層をエピタキシャル成長する工程と、当該第１のＳｉＧｅの一定組成層上に下地材料のＧｅ組成比を０．０７５から０．１５まで漸次増加させて第２のＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、当該第２のＳｉＧｅの傾斜組成層上にＧｅ組成比が０．１５の第２のＳｉＧｅの一定組成層をエピタキシャル成長する工程と、当該第２のＳｉＧｅの一定組成層上に下地材料のＧｅ組成比を０．１５から０．２２５まで漸次増加させて第３のＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、当該第３のＳｉＧｅの傾斜組成層上にＧｅ組成比が０．２２５の第３のＳｉＧｅの一定組成層をエピタキシャル成長する工程と、当該第３のＳｉＧｅの一定組成層上に下地材料のＧｅ組成比を０．２２５から０．３まで漸次増加させて第４のＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、当該第４のＳｉＧｅの傾斜組成層上にＧｅ組成比が０．３の第４のＳｉＧｅの一定組成層をエピタキシャル成長する工程とによって、Ｇｅ組成比が成膜方向に傾斜をもって階段状に変化するＳｉＧｅ層を成膜することを特徴とするＳｉＧｅ層の形成方法。
【請求項７】
請求項６に記載のＳｉＧｅ層の形成方法において、
前記傾斜組成層及び前記一定組成層をエピタキシャル成長する工程を、４から７回までの回数で繰り返すことを特徴とするＳｉＧｅ層の形成方法。
【請求項８】
請求項６に記載のＳｉＧｅ層の形成方法において、
前記傾斜組成層及び前記一定組成層をエピタキシャル成長する工程は、それぞれ繰り返す毎に傾斜組成層及び一定組成層の厚さを漸次薄くすることを特徴とするＳｉＧｅ層の形成方法。
【請求項９】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であって、
前記Ｓｉ基板上に、請求項６から８のいずれかに記載のＳｉＧｅ層の形成方法によりＳｉＧｅバッファ層をエピタキシャル成長する工程と、
該ＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長する工程とを有することを特徴とする歪みＳｉ層の形成方法。
【請求項１０】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項９に記載の歪みＳｉ層の形成方法により前記歪みＳｉ層を形成することを特徴とする電界効果型トランジスタの製造方法。
【請求項１１】
Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、
請求項６から８のいずれかに記載のＳｉＧｅ層の形成方法により前記ＳｉＧｅ層が形成されていることを特徴とする半導体基板。
【請求項１２】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、
請求項９に記載の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されていることを特徴とする半導体基板。
【請求項１３】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、
請求項９に記載の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されていることを特徴とする電界効果型トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板と電界効果型トランジスタ並びに歪みＳｉ層等を形成するために好適なＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）ウェーハ上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．５〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカットウェーハを用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術を用いて成膜されたＳｉＧｅの結晶性は、貫通転位密度がデバイスとして要望されるレベルには及ばない悪い状態であった。また、実際にデバイスを作製する際に不良原因となる表面ラフネスについても転位密度が低い状態で良好なものを得ることが困難であった。この表面ラフネスは、内部の転位のために生じた凹凸が表面にまで影響を及ぼしたものである。
例えば、Ｇｅ組成比を傾斜させたバッファ層を用いる場合では、貫通転位密度を比較的低くすることができるが、表面ラフネスが悪化してしまう不都合があり、逆にＧｅ組成比を階段状にしたバッファ層を用いる場合では、表面ラフネスを比較的少なくすることができるが、貫通転位密度が多くなってしまう不都合があった。また、オフカットウェーハを用いる場合では、転位が成膜方向ではなく横に抜け易くなるが、まだ十分な低転位化を図ることができていない。
【０００６】
本発明は、前述の課題に鑑みてなされたもので、貫通転位密度が低くかつ表面ラフネスも小さい半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明の半導体基板は、Ｓｉ基板と、当該Ｓｉ基板上に形成されたＳｉＧｅバッファ層であって、前記Ｓｉ基板上に形成されたＧｅ組成比が０から０．０７５まで漸次増加する第１のＳｉＧｅの傾斜組成層、当該第１のＳｉＧｅの傾斜組成層上に形成されたＧｅ組成比が０．０７５の第１のＳｉＧｅの一定組成層、当該第１のＳｉＧｅの一定組成層上に形成されたＧｅ組成比が０．０７５から０．１５まで漸次増加する第２のＳｉＧｅの傾斜組成層、当該第２のＳｉＧｅの傾斜組成層上に形成されたＧｅ組成比が０．１５の第２のＳｉＧｅの一定組成層、当該第２のＳｉＧｅの一定組成層上に形成されたＧｅ組成比が０．１５から０．２２５まで漸次増加する第３のＳｉＧｅの傾斜組成層、当該第３のＳｉＧｅの傾斜組成層上に形成されたＧｅ組成比が０．２２５の第３の一定組成層、当該第３の一定組成層上に形成されたＧｅ組成比が０．２２５から０．３まで漸次増加する第４のＳｉＧｅの傾斜組成層、及び当該第４のＳｉＧｅの傾斜組成層上に形成されたＧｅ組成比が０．３の第４のＳｉＧｅの一定組成層からなるＳｉＧｅバッファ層を備えていることを特徴とする。
本発明のＳｉＧｅ層の形成方法は、Ｓｉ基板上にＳｉＧｅ層を成膜する方法であって、前記Ｓｉ基板上に、下地材料のＧｅ組成比を０から０．０７５まで漸次増加させた第１のＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、当該第１のＳｉＧｅの傾斜組成層上にＧｅ組成比が０．０７５の第１のＳｉＧｅの一定組成層をエピタキシャル成長する工程と、当該第１のＳｉＧｅの一定組成層上に下地材料のＧｅ組成比を０．０７５から０．１５まで漸次増加させて第２のＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、当該第２のＳｉＧｅの傾斜組成層上にＧｅ組成比が０．１５の第２のＳｉＧｅの一定組成層をエピタキシャル成長する工程と、当該第２のＳｉＧｅの一定組成層上に下地材料のＧｅ組成比を０．１５から０．２２５まで漸次増加させて第３のＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、当該第３のＳｉＧｅの傾斜組成層上にＧｅ組成比が０．２２５の第３のＳｉＧｅの一定組成層をエピタキシャル成長する工程と、当該第３のＳｉＧｅの一定組成層上に下地材料のＧｅ組成比を０．２２５から０．３まで漸次増加させて第４のＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、当該第４のＳｉＧｅの傾斜組成層上にＧｅ組成比が０．３の第４のＳｉＧｅの一定組成層をエピタキシャル成長する工程とによって、Ｇｅ組成比が成膜方向に傾斜をもって階段状に変化するＳｉＧｅ層を成膜することを特徴とする。
本発明の半導体基板は、Ｓｉ基板上に、下地材料のＧｅ組成比からＧｅ組成比が漸次増加するＳｉＧｅの傾斜組成層と該傾斜組成層の上面のＧｅ組成比で傾斜組成層上に配されたＳｉＧｅの一定組成層とを交互に複数層積層状態にして構成されているＳｉＧｅバッファ層を備えていることを特徴とする。また、本発明のＳｉＧｅ層の形成方法は、Ｓｉ基板上にＳｉＧｅ層を成膜する方法であって、前記Ｓｉ基板上に、下地材料のＧｅ組成比からＧｅ組成比を漸次増加させたＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、前記傾斜組成層の最終的なＧｅ組成比で傾斜組成層上にＳｉＧｅの一定組成層をエピタキシャル成長する工程とを複数回繰り返して、Ｇｅ組成比が成膜方向に傾斜をもって階段状に変化するＳｉＧｅ層を成膜することを特徴とする。
【０００８】
本発明者らは、ＳｉＧｅの成膜技術について研究を行ってきた結果、結晶中の転位が以下のような傾向を有することがわかった。
すなわち、ＳｉＧｅ層を成膜する際に、成膜中に発生する転位は成膜方向に対して斜め方向又は横方向（成膜方向に直交する方向：＜１１０＞方向）のいずれかに走り易い特性を持っている。また、転位は層の界面で横方向に走り易いが、組成が急峻に変化する界面では、上記斜め方向に走り易くなると共に多くの転位が高密度に発生すると考えられる。
【０００９】
したがって、Ｇｅ組成比を単純な階段状にして成膜すると、急峻な組成変化となる界面部分で多くの転位が高密度に生じると共に、転位が成膜方向の斜め方向に走り易く、貫通転位となるおそれが高いと考えられる。また、Ｇｅ組成比を単純に緩く傾斜させて成膜すると、上記斜め方向に走った転位が横方向に逃げるきっかけとなる部分（界面等）が無く、表面にまで貫通してしまうと考えられる。
【００１０】
これらに対し、本発明のＳｉＧｅ層の形成方法では、下地材料（成長する際の下地がＳｉ基板の場合はＳｉ、又は一定組成層の場合はＳｉＧｅ）のＧｅ組成比からＧｅ組成比を漸次増加させたＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、傾斜組成層の最終的なＧｅ組成比で傾斜組成層上にＳｉＧｅの一定組成層をエピタキシャル成長する工程とを複数回繰り返し、また本発明の半導体基板では、傾斜組成層と一定組成層とを交互に複数層積層状態にして構成されているＳｉＧｅバッファ層を備えているので、傾斜組成層と一定組成層とが交互に複数段形成されてＧｅ組成比が傾斜階段状の層となり、転位密度が小さくかつ表面ラフネスが小さいＳｉＧｅ層を形成することができる。
すなわち、界面において転位が横方向に走り易くなり、貫通転位が生じ難くなる。また、界面での組成変化が小さいので、界面での転位発生が抑制され、傾斜組成層の層内で転位が均等に発生して、表面ラフネスの悪化を抑制することができる。
【００１１】
本発明の半導体基板は、前記ＳｉＧｅバッファ層が、前記傾斜組成層と前記一定組成層との２層を一対としてこれを４から７対まで積層状態にして構成されていることが好ましい。
また、本発明のＳｉＧｅ層の形成方法は、前記傾斜組成層及び前記一定組成層をエピタキシャル成長する工程を、４から７回までの回数で繰り返すことが好ましい。すなわち、１回の傾斜組成層及び一定組成層の形成を１ステップとすると、後述するように、ステップ数を増やしていくと貫通転位密度が低下するステップ数があり、傾斜組成層及び一定組成層を４から７ステップまでのステップで繰り返し形成した場合、貫通転位密度を１ステップの半分以下に低下させることができるためである。
【００１２】
本発明の半導体基板は、前記ＳｉＧｅバッファ層が、前記傾斜組成層と前記一定組成層との２層を一対としてこれを３又は４対積層状態にして構成されていることが好ましい。
また、本発明のＳｉＧｅ層の形成方法は、前記傾斜組成層及び前記一定組成層をエピタキシャル成長する工程を、３又は４回繰り返すことが好ましい。すなわち、後述するように、表面ラフネスが最も低下する最適なステップ数があり、傾斜組成層及び一定組成層を３又は４ステップ繰り返し形成した場合、最も表面ラフネスを低下させることができるためである。
【００１３】
本発明の半導体基板は、前記ＳｉＧｅバッファ層が、前記Ｓｉ基板側から前記傾斜組成層及び前記一定組成層の厚さが漸次薄く設定することも効果的である。
また、本発明のＳｉＧｅ層の形成方法は、前記傾斜組成層及び前記一定組成層をエピタキシャル成長する工程において、それぞれ繰り返す毎に傾斜組成層及び一定組成層の厚さを漸次薄くすることも効果的である。すなわち、転位はＧｅ組成比が高いほど発生し易くなるので、同一厚さで成膜を繰り返した場合、上層ほど転位が多く発生してしまうのに対し、本発明のように、繰り返す毎に傾斜組成層及び一定組成層の厚さを漸次薄くすることにより、各層でより転位を均等に発生させることができる。
【００１４】
本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記本発明のＳｉＧｅ層の形成方法により前記ＳｉＧｅ層が形成されていることを特徴とする。すなわち、この半導体基板では、上記本発明のＳｉＧｅ層の形成方法によりＳｉＧｅ層が形成されているため、転位密度が小さくかつ表面ラフネスが小さい良質なＳｉＧｅ層が得られ、例えば歪みＳｉ層をＳｉＧｅ層上に形成するための基板として好適である。
【００１５】
本発明の半導体基板は、上記本発明の半導体基板の前記ＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする。
また、本発明の歪みＳｉ層の形成方法は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であって、前記Ｓｉ基板上に、上記本発明のＳｉＧｅ層の形成方法によりＳｉＧｅバッファ層をエピタキシャル成長する工程と、該ＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長する工程とを有することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されていることを特徴とする。
【００１６】
上記半導体基板では、上記本発明の半導体基板のＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備え、また上記歪みＳｉ層の形成方法では、上記本発明のＳｉＧｅ層の形成方法によりエピタキシャル成長したＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長し、また上記半導体基板では、上記本発明の歪みＳｉ層の形成方法により歪みＳｉ層が形成されているので、表面状態が良好なＳｉＧｅ層上にＳｉ層を成膜でき、良質な歪みＳｉ層を形成することができる。例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の基板として好適である。
【００１７】
本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されていることを特徴とする。
また、本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されていることを特徴とする。
【００１８】
これらの電界効果型トランジスタ及び電界効果型トランジスタの製造方法では、上記本発明の半導体基板の前記歪みＳｉ層にチャネル領域が形成され、又は上記本発明の歪みＳｉ層の形成方法により、チャネル領域が形成される歪みＳｉ層が形成されるので、良質な歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００１９】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図６を参照しながら説明する。
【００２０】
図１は、本発明の半導体ウェーハ（半導体基板）Ｗ０及び歪みＳｉ層を備えた半導体ウェーハ（半導体基板）Ｗの断面構造を示すものであり、この半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、図１に示すように、ＣＺ法で引上成長して作製されたＳｉ基板１上に、Ｇｅ組成比ｘが０からｙ（例えばｙ＝０．３）まで成膜方向に傾斜をもって階段状に変化するＳｉ1-xＧｅxのステップ傾斜層（ＳｉＧｅバッファ層）２を減圧ＣＶＤ法によりエピタキシャル成長する。なお、上記減圧ＣＶＤ法による成膜は、キャリアガスとしてＨ2を用い、ソースガスとしてＳｉＨ4及びＧｅＨ4を用いている。
【００２１】
次に、ステップ傾斜層２上にＧｅ組成比が一定であるＳｉ1-yＧｅyの緩和層３をエピタキシャル成長して半導体ウェーハＷ０を作製する。さらに、Ｇｅ組成比ｚ（本実施形態ではｚ＝ｙ）でＳｉ1-zＧｅzの緩和層３上にＳｉをエピタキシャル成長して歪みＳｉ層４を形成することにより、本実施形態の歪みＳｉ層を備えた半導体ウェーハＷが作製される。なお、各層の膜厚は、例えば、ステップ傾斜層２が１．５μｍ、緩和層３が０．７〜０．８μｍ、歪みＳｉ層４が１５〜２２ｎｍである。
【００２２】
上記ステップ傾斜層２の成膜は、図２及び図３に示すように、下地材料のＧｅ組成比からＧｅ組成比を所定値まで漸次増加させたＳｉＧｅの傾斜組成層２ａをエピタキシャル成長する工程と、傾斜組成層２ａの最終的なＧｅ組成比で傾斜組成層２ａ上にＳｉＧｅの一定組成層２ｂをエピタキシャル成長する工程とを複数回繰り返して行われる。
【００２３】
例えば、本実施形態では、傾斜組成層２ａ及び一定組成層２ｂのエピタキシャル成長工程を４回繰り返し行ってステップ傾斜層２を形成する。すなわち、１回の傾斜組成層２ａ及び一定組成層２ｂのエピタキシャル成長工程を１ステップとすると、まず最初のステップとして第１の傾斜組成層２ａをＳｉ基板１上に、Ｇｅ組成比を０から０．０７５まで漸次増加させて成長し、その上にＧｅ組成比が０．０７５の第１の一定組成層２ｂを形成する。次に、第２のステップとして、Ｇｅ組成比０．０７５の第１の一定組成層２ｂ上に第２の傾斜組成層２ａを、Ｇｅ組成比を０．０７５から０．１５まで漸次増加させて成長し、その上にＧｅ組成比が０．１５の第２の一定組成層２ｂを形成する。
【００２４】
そして、第３のステップとして、Ｇｅ組成比０．１５の第２の一定組成層２ｂ上に第３の傾斜組成層２ａを、Ｇｅ組成比を０．１５から０．２２５まで漸次増加させて成長し、その上にＧｅ組成比が０．２２５の第３の一定組成層２ｂを形成する。さらに、最後のステップとして、Ｇｅ組成比０．２２５の第３の一定組成層２ｂ上に第４の傾斜組成層２ａを、Ｇｅ組成比を０．２２５から０．３まで漸次増加させて成長し、その上にＧｅ組成比が０．３の第４の一定組成層２ｂを形成する。なお、各傾斜組成層２ａ及び各一定組成層２ｂの膜厚は、いずれも同じに設定されている。
【００２５】
上記傾斜組成層２ａ及び一定組成層２ｂのエピタキシャル成長工程を、４回（ステップ数４）繰り返して行ったのは、貫通転位密度及び表面ラフネスの両方を低くすることができるからである。すなわち、このエピタキシャル成長工程を繰り返した場合のステップ数と成膜表面の貫通転位密度との関係は、実験結果により、図４に示すように、貫通転位密度ではステップ数４から７の間でステップ数１の半分以下になる。また、ステップ数と表面ラフネスとの関係は、実験結果により、図５に示すように、ステップ数３又は４でほぼ最小となる。なお、図５中、表面ラフネスは、ＲＭＳ（Root Mean Square）で示している。
【００２６】
図４及び図５に示すように、傾斜組成層２ａ及び一定組成層２ｂのエピタキシャル成長工程は、ステップ数１の場合に比べて複数ステップ数の場合に貫通転位密度も表面ラフネスも低くなるが、いずれも極小部分を有する傾向をもっており、ステップ数を４に設定すれば、貫通転位密度及び表面ラフネスの両方を効果的に低くすることができる。
【００２７】
本実施形態の半導体ウェーハＷ０及び歪みＳｉ層を備える半導体ウェーハＷでは、下地材料（成長する際の下地がＳｉ基板１の場合はＳｉ、又は一定組成層２ｂの場合はＳｉＧｅ）のＧｅ組成比からＧｅ組成比を漸次増加させたＳｉＧｅの傾斜組成層２ａをエピタキシャル成長する工程と、傾斜組成層２ａの最終的なＧｅ組成比で傾斜組成層２ａ上にＳｉＧｅの一定組成層２ｂをエピタキシャル成長する工程とを複数回繰り返すので、傾斜組成層２ａと一定組成層２ｂとが交互に複数段形成されてＧｅ組成比が傾斜階段状の層となり、上述したように転位密度が少なくかつ表面ラフネスが少ないＳｉＧｅ層を形成することができる。
【００２８】
すなわち、本実施形態では、上記成膜方法により、格子緩和に必要な転位を均等に発生させると共に、転位をできるだけ横方向に走らせて表面上に貫通して出ないようにＳｉＧｅ層を成膜することができるので、このように良好な表面状態を得ることができる。
【００２９】
次に、本発明の上記歪みＳｉ層を備えた半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図６を参照して説明する。
【００３０】
図６は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した歪みＳｉ層を備えた半導体ウェーハＷ表面の歪みＳｉ層４上にＳｉＯ2のゲート酸化膜５及びゲートポリシリコン膜６を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜６上にゲート電極（図示略）をパターニングして形成する。
【００３１】
次に、ゲート酸化膜５もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層４及び緩和層３にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層４がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００３２】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された歪みＳｉ層を備えた半導体ウェーハＷの歪みＳｉ層４にチャネル領域が形成されるので、良質な歪みＳｉ層４により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【００３３】
次に、本発明に係る第２実施形態について、図７及び図８を参照して説明する。
【００３４】
第２実施形態と第１実施形態との異なる点は、第１実施形態におけるステップ傾斜層２では、傾斜組成層２ａ及び一定組成層２ｂの膜厚がそれぞれ同一に設定されているのに対し、第２実施形態では、図７及び図８に示すように、傾斜組成層１２ａ及び一定組成層１２ｂをエピタキシャル成長する工程において、それぞれ繰り返す毎に傾斜組成層１２ａ及び一定組成層１２ｂの厚さを漸次薄くしてステップ傾斜層１２を形成している点である。
【００３５】
すなわち、本実施形態では、傾斜組成層１２ａ及び一定組成層１２ｂのエピタキシャル成長工程において、第１の傾斜組成層１２ａ及び第１の一定組成層１２ｂを成長した後に、第１の傾斜組成層１２ａ及び第１の一定組成層１２ｂより薄く第２の傾斜組成層１２ａ及び第２の一定組成層１２ｂを成長する。さらに、同様にして第２の傾斜組成層１２ａ及び第２の一定組成層１２ｂより薄く第３の傾斜組成層１２ａ及び第２の一定組成層１２ｂを成長し、最後に第３の傾斜組成層１２ａ及び第３の一定組成層１２ｂより薄く第４の傾斜組成層１２ａ及び第４の一定組成層１２ｂを成長してステップ傾斜層１２を形成する。
【００３６】
すなわち、第１の傾斜組成層１２ａ及び第１の一定組成層１２ｂをｌ1、第２の傾斜組成層１２ａ及び第２の一定組成層１２ｂをｌ2、第３の傾斜組成層１２ａ及び第３の一定組成層１２ｂをｌ3、第４の傾斜組成層１２ａ及び第４の一定組成層１２ｂをｌ4とすると、ｌ1＞ｌ2＞ｌ3＞ｌ4となるように積層する。
なお、転位が生じる限界膜厚はＧｅ組成比によって変わるが、上記各層は、この限界膜厚よりは厚く設定され、格子緩和に必要な転位を各層で均等に生じるようにしている。
また、各傾斜組成層１２ａにおけるＧｅ組成比の傾斜は、それぞれ同じになるように設定されている。
【００３７】
前述したように、転位はＧｅ組成比が高いほど発生し易くなるので、第１実施形態のように同一厚さで成膜を繰り返した場合、上層ほど転位が多く発生してしまうのに対し、本実施形態のように、繰り返す毎に傾斜組成層１２ａ及び一定組成層１２ｂの厚さを漸次薄くすることにより、各層でより転位を均等に発生させることができる。
【００３８】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記各実施形態の半導体ウェーハＷの歪みＳｉ層４上に、さらにＳｉＧｅ層を備えた半導体基板も本発明に含まれる。
上記各実施形態では、傾斜組成層及び一定組成層のエピタキシャル成長工程を繰り返す回数を４回（ステップ数４）としたが、他の回数に設定しても良い。なお、前述したように、貫通転位密度及び表面ラフネスの両方を効果的に低下させる回数は、４回であるが、４から７回の回数に設定すれば、貫通転位密度をステップ数１の半分以下にすることができ、３又は４回に設定すれば、表面ラフネスを最も小さくすることができる。
【００３９】
また、上記実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体基板を作製したが、他の用途に適用する基板としても構わない。例えば、本発明のＳｉＧｅ層の形成方法及び半導体基板を太陽電池用の基板に適用してもよい。すなわち、上述した各実施形態のいずれかのシリコン基板上に最表面で１００％ＧｅとなるようにＧｅ組成比を漸次増加させた傾斜組成層のＳｉＧｅ層を成膜し、さらにこの上にＧａＡｓ（ガリウムヒ素）を成膜することで、太陽電池用基板を作製してもよい。この場合、低転位密度で高特性の太陽電池用基板が得られる。
【００４０】
【実施例】
次に、本発明に係る半導体基板を実際に作製した際のＴＥＭ像の観察結果を説明する。
【００４１】
まず、比較のために従来技術、すなわちＧｅ組成比を直線的に増加させてＳｉＧｅ層を成膜する従来技術（Ａ）及びＧｅ組成比を階段状に増加させてＳｉＧｅ層を成膜する従来技術（Ｂ）によって作製し、その比較ウェーハのＴＥＭ像を観察した。
【００４２】
従来技術（Ａ）では、ＴＥＭ像において転位が比較的ランダムに形成されていることが観測され、Ｇｅ組成比一定の上層にはほとんど転位が見られないことから、転位が横（ウェーハのエッジ）方向に延びる機構が働いていると考えられるが、同時に表面方向へ延びる転位等も多数発生していることが観測された。
【００４３】
一方、従来技術（Ｂ）では、組成を変化させた場所に転位が集中して発生していることが観測され、また、その転位の密度がＴＥＭ像及びエッチピットの観察結果からも非常に高いことがわかった。この場合も、転位が横方向へ延びる機構が働いているものと考えられるが、元々の転位の核形成密度も非常に多いため、表面方向へ延びる転位等も多数発生し、貫通転位密度が高くなってしまっているものと考えられる。
【００４４】
これに対して上記実施形態により作製した本発明の半導体ウェーハ、すなわち、Ｇｅ組成比を傾斜階段状に増加させてＳｉＧｅ層を成膜したものでは、傾斜組成層で転位が均一に発生し、比較的整った形状をして横方向に抜けている様子が観測された。これは、転位が横方向へ延びる機構及び表面方向へ延びる転位等が働いているものと考えられるが、表面方向へ延びる転位が、組成傾斜途中で組成を一定にした界面の効果で、横方向へと誘導されたためと考えられる。
このように、本発明の製法で作製された半導体ウェーハでは、従来技術に比べて転位が界面に集中せず、均一に発生していることがＴＥＭ像から観察することができた。
【００４５】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板によれば、傾斜組成層と一定組成層とを交互に複数層積層状態にして構成されているＳｉＧｅバッファ層を備え、また本発明のＳｉＧｅ層の形成方法によれば、傾斜組成層をエピタキシャル成長する工程と一定組成層をエピタキシャル成長する工程とを複数回繰り返して、Ｇｅ組成比が成膜方向に傾斜をもって階段状に変化するＳｉＧｅ層を成膜するので、界面での集中的な転位発生を抑制し、さらに転位を横方向に走らせて表面上に貫通して出ないようにすることができる。
したがって、格子緩和に必要な転位を均等に発生させて表面ラフネスを低減させると共に、転位をできるだけ横方向に走らせて貫通転位を低減させて成膜を施すことができ、貫通転位密度及び表面ラフネスの小さい良質な結晶性を得ることができる。
【００４６】
また、本発明の歪みＳｉ層を備えた半導体基板によれば、上記本発明の半導体基板のＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備え、また本発明の歪みＳｉ層の形成方法によれば、上記本発明のＳｉＧｅ層の形成方法によりエピタキシャル成長したＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長するので、表面状態が良好なＳｉＧｅ層上にＳｉ層を成膜でき、良質な歪みＳｉ層を形成することができる。
【００４７】
また、本発明の電界効果型トランジスタによれば、上記本発明の半導体基板の前記歪みＳｉ層にチャネル領域が形成され、また本発明の電界効果型トランジスタの製造方法によれば、上記本発明の歪みＳｉ層の形成方法により、チャネル領域となる歪みＳｉ層が形成されているので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】  本発明に係る第１実施形態における半導体ウェーハを示す断面図である。
【図２】  本発明に係る第１実施形態におけるステップ傾斜層の膜厚に対しするＧｅ組成比を示すグラフである。
【図３】  本発明に係る第１実施形態におけるステップ傾斜層を示す断面図である。
【図４】  本発明に係る第１実施形態におけるステップ数と貫通転位密度との関係を示すグラフである。
【図５】  本発明に係る第１実施形態におけるステップ数と表面ラフネスとの関係を示すグラフである。
【図６】  本発明に係る第１実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図７】  本発明に係る第２実施形態におけるステップ傾斜層の膜厚に対しするＧｅ組成比を示すグラフである。
【図８】  本発明に係る第２実施形態におけるステップ傾斜層を示す断面図である。
【符号の説明】
１  Ｓｉ基板
２、１２  ステップ傾斜層（ＳｉＧｅバッファ層）
２ａ、１２ａ  傾斜組成層
２ｂ、１２ｂ  一定組成層
３  緩和層
４  歪みＳｉ層
５  ＳｉＯ2ゲート酸化膜
６  ゲートポリシリコン膜
Ｓ  ソース領域
Ｄ  ドレイン領域
Ｗ０  半導体ウェーハ（半導体基板）
Ｗ  歪みＳｉ層を備えた半導体ウェーハ（半導体基板）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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