(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板と、
該Ｓｉ基板上のＳｉＧｅ層とを備え、
該ＳｉＧｅ層は、厚さ方向の少なくともその一部分において、Ｇｅ組成が表面に向けて漸次増加する順傾斜組成層と、Ｇｅ組成が表面に向けて漸次減少する逆傾斜組成層とが厚さ方向交互に形成されると共に、交互に形成された層の最も表面側には前記順傾斜組成層が形成されており、
これらの逆傾斜組成層は、各々の逆傾斜組成層におけるＧｅ組成比の最小値が、表面側に形成された前記逆傾斜組成層ほど大きくなるように順次増加しており、
前記順傾斜組成層におけるＧｅ組成比の変化率と、前記逆傾斜組成層におけるＧｅ組成比の変化率とは、絶対値が一致し、
前記一部分の膜厚は、１．５μｍであり、
前記順傾斜組成層と前記逆傾斜組成層との膜厚比は、２：１であり、
前記順傾斜組成層と前記逆傾斜組成層との界面では、それぞれのＧｅ組成比が等しく設定されると共に、最も表面側に形成された前記順傾斜組成層では、Ｇｅ組成比が０．３に至るまで漸次増加しており、
前記順傾斜組成層の積層数が３〜１１に設定されてなることを特徴とする半導体基板。
【請求項２】
請求項１に記載の半導体基板において、前記ＳｉＧｅ層は、前記順傾斜組成層の積層数が４〜１０に設定されてなることを特徴とする半導体基板。
【請求項３】
請求項２に記載の半導体基板において、前記ＳｉＧｅ層は、前記順傾斜組成層の積層数が５〜８に設定されてなることを特徴とする半導体基板。
【請求項４】
請求項１から３のいずれかに記載の半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする半導体基板。
【請求項５】
ＳｉＧｅ層上の歪みＳｉ層にチャネル領域を有する電界効果型トランジスタであって、
請求項４記載の半導体基板の前記歪みＳｉ層に前記チャネル領域を有することを特徴とする電界効果型トランジスタ。
【請求項６】
Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、
前記Ｓｉ基板上に、ＳｉＧｅ層をエピタキシャル成長するＳｉＧｅ層形成工程を備え、
該ＳｉＧｅ層形成工程は、Ｇｅ組成比を表面に向けて漸次増加させた順傾斜組成層とＧｅ組成を表面に向けて漸次減少させた逆傾斜組成層とを、厚さ方向交互に形成すると共に、交互に形成された層の最も表面側には前記順傾斜組成層を形成して前記ＳｉＧｅ層を形成し、
これらの各逆傾斜組成層において厚さ方向に変化するＧｅ組成比の最小値を、表面側に形成された前記逆傾斜組成層ほど大きくなるように順次増加させており、
前記順傾斜組成層におけるＧｅ組成比の変化率の絶対値と、前記逆傾斜組成層におけるＧｅ組成比の変化率の絶対値とが等しくなるように制御し、
前記ＳｉＧｅ層形成工程の前記ＳｉＧｅ層の膜厚を、１．５μｍに設定し、
前記順傾斜組成層と前記逆傾斜組成層との膜厚比を、２：１に設定し、
前記順傾斜組成層と前記逆傾斜組成層との界面では、それぞれのＧｅ組成比を等しく設定すると共に、最も表面側に形成された前記順傾斜組成層では、Ｇｅ組成比が０．３に至るまで漸次増加させ、
前記順傾斜組成層の積層数を３〜１１に設定することを特徴とする半導体基板の製造方法。
【請求項７】
請求項６に記載の半導体基板の製造方法において、前記順傾斜組成層の積層数を４〜１０に設定することを特徴とする半導体基板の製造方法。
【請求項８】
請求項７に記載の半導体基板の製造方法において、前記順傾斜組成層の積層数を５〜８に設定することを特徴とする半導体基板の製造方法。
【請求項９】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、
請求項６から８のいずれかに記載の半導体基板の製造方法により作製された半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長することを特徴とする半導体基板の製造方法。
【請求項１０】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項９に記載の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板及び電界効果型トランジスタ並びにこれらの製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）基板上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．３〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で増加させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカットウェーハを用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術を用いて成膜されたＳｉＧｅ層は、貫通転位密度や表面ラフネスがデバイス及び製造プロセスとして要望されるレベルには及ばない状態であった。
例えば、Ｇｅ組成比を一定の緩い傾斜で増加させたバッファ層を用いる場合、Ｇｅ組成比の傾斜構造中で発生する転位は、ＳｉＧｅ層に沿った方向にのび易くなって、ＳｉＧｅ層の特に表面側で転位の密度を抑制することができる。しかし、まだ十分な低転位化を図ることができていない。
また、Ｇｅ組成比を階段状にしたバッファ層を用いる場合では、表面ラフネスを比較的少なくすることができるが、貫通転位密度が大きくなってしまう不都合があった。また、オフカットウェーハを用いる場合では、転位が成膜方向ではなく横に抜け易くなるが、まだ十分な低転位化を図ることができていない。
【０００６】
本発明は、前述の課題に鑑みてなされたもので、貫通転位密度及び表面ラフネスをより低くすることができる半導体基板及び電界効果型トランジスタ並びにこれらの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。すなわち、本発明の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上のＳｉＧｅ層とを備え、該ＳｉＧｅ層は、厚さ方向の少なくともその一部分において、Ｇｅ組成が表面に向けて漸次増加する順傾斜組成層と、Ｇｅ組成が表面に向けて漸次減少する逆傾斜組成層とが厚さ方向交互に形成され、これらの逆傾斜組成層は、各上面のＧｅ組成比が表面に向けて順次増加していることを特徴とする。
【０００８】
また、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、前記Ｓｉ基板上に、ＳｉＧｅ層をエピタキシャル成長するＳｉＧｅ層形成工程を備え、該ＳｉＧｅ層形成工程は、Ｇｅ組成比を表面に向けて漸次増加させた順傾斜組成層と、Ｇｅ組成を表面に向けて漸次減少させた逆傾斜組成層とを厚さ方向交互に形成し、これらの各逆傾斜組成層上面のＧｅ組成比を表面に向けて順次増加させること前記ＳｉＧｅ層を形成することを特徴とする。
【０００９】
また、本発明の半導体基板においては、、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記の半導体基板の製造方法により作製されたことを特徴とする。
【００１０】
本発明の半導体基板及び半導体基板の製造方法では、Ｇｅ組成が表面に向けて漸次増加する順傾斜組成層と、Ｇｅ組成が表面に向けて漸次減少する逆傾斜組成層とを厚さ方向交互に積層した傾斜形成層が形成され、これらの逆傾斜組成層は、各上面のＧｅ組成比が表面に向けて順次増加しているため、転位は主に各傾斜組成層の順傾斜組成層で発生し、逆傾斜組成層は発生した転位のうち表面方向に伸びる転位を横方向に誘導する効果がある。その結果、転位は、順傾斜形成層と逆傾斜組成層の内側付近に閉じ込められる傾向がある。その結果、表面に貫通する転位が低減され表面ラフネスも低減される。
【００１１】
本発明における半導体基板において、前記傾斜組成層の積層数が３〜１１に設定されてなることが好ましく、より好ましくは、この積層数が４〜１０に設定されてなることができる。
このように積層数を３〜１１の範囲に設定した場合であると、後述するように、表面に貫通する転位の密度を、Ｇｅ組成比が一定の傾斜で変化したＳｉＧｅ層の場合に比べて低減することができる。
また積層数を４〜１０の範囲に設定した場合であると、後述するように、表面ラフネスを、Ｇｅ組成比が一定の傾斜で変化したＳｉＧｅ層の場合に比べてよりいっそう低減することが可能となる。
【００１２】
本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことを特徴とする。すなわち、この半導体基板は、上記本発明の半導体基板の製造方法により作製されているので、表面の貫通転位が少なく、良好な表面ラフネスを有している。
【００１３】
本発明の半導体基板は、上記の半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする。
【００１４】
本発明の半導体基板の製造方法は、前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長する工程を有することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことを特徴とする。
【００１５】
これらの半導体基板の製造方法及び半導体基板では、前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層がエピタキシャル成長されるので、欠陥が少なく、表面ラフネスの小さな良質な歪みＳｉ層が得られ、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用として好適な半導体基板を得ることができる。
【００１６】
本発明の電界効果型トランジスタは、ＳｉＧｅ層上の歪みＳｉ層にチャネル領域を有する電界効果型トランジスタであって、上記の半導体基板の前記歪みＳｉ層に前記チャネル領域を有することを特徴とする。
【００１７】
本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の歪みＳｉ層を有する半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の電界効果型トランジスタの製造方法により作製されたことを特徴とする。
【００１８】
これらの電界効果型トランジスタの製造方法及び電界効果型トランジスタは、上記本発明の歪みＳｉ層を有する半導体基板の製造方法により作製された半導体基板の歪みＳｉ層にチャネル領域を形成するので、良質な歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００１９】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図４に基づいて説明する。
【００２０】
図１は、本発明の半導体ウェーハ（半導体基板）Ｗの断面構造を示すものであり、この半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、ＣＺ法等で引上成長して作製されたｐ型あるいはｎ型Ｓｉ基板１上に、図１及び図２に示すように、第１のＳｉＧｅ層２を例えば減圧ＣＶＤ法によりエピタキシャル成長する。
【００２１】
この際、図２及び図３に示すように、層内のＧｅ組成比を漸次傾斜させた傾斜組成層２ａを３層積層状態にして、第１のＳｉＧｅ層２を形成する。また、これらの傾斜組成層２ａの各上面のＧｅ組成比を、表面に向けて順次増加するように設定する。ここで、各傾斜組成層２ａにおいて、表面側に向けて層内のＧｅ組成比を漸次増加させた順傾斜組成層２ｂと、表面側に向けて層内のＧｅ組成比を漸次減少させた逆傾斜組成層２ｃとを形成するとともに、最表面側の傾斜組成層２ａとしては、順傾斜組成層２ｂのみを形成するものとされる。これにより、順傾斜組成層２ｂと逆傾斜組成層２ｃとを厚さ方向交互に積層して第１のＳｉＧｅ層２が形成されている。
すなわち、本実施形態では、傾斜組成層２の膜厚を１．５μｍにし、順傾斜組成層２ｂと逆傾斜組成層２ｃとの膜厚比を２：１としている。ここで、順傾斜組成層２ｂの膜厚を、傾斜組成層２の膜厚の１／４、具体的には、０．３７５μｍ程度、逆傾斜組成層２ｃの膜厚を傾斜組成層２の膜厚の１／８、具体的には、０．１８８μｍ程度、としている。
【００２２】
また、これら順傾斜組成層２ｂと逆傾斜組成層２ｃとにおいて、増加／減少するＧｅ組成比の傾斜率（表面に向けて増加／減少するＧｅ組成比の変化率）を０．８／μｍとしているとともに、各上面でのＧｅ組成比を０．１５から０．３まで順次増加させている。これら順傾斜組成層２ｂと逆傾斜組成層２ｃとの界面では、それぞれＧｅ組成比が等しく設定されており、第１のＳｉＧｅ層２としては、Ｇｅ組成比は連続的に変化している。
【００２３】
次に、第１のＳｉＧｅ層２上に、Ｇｅ組成比が０．３で一定組成比の第２のＳｉＧｅ層３を、緩和層としてエピタキシャル成長する。さらに、第２のＳｉＧｅ層３上にＳｉをエピタキシャル成長して歪みＳｉ層４を形成することにより、本実施形態の歪みＳｉ層を備えた半導体ウェーハＷが作製される。なお、各層の膜厚は、例えば、第１のＳｉＧｅ層２が１．５μｍ、第２のＳｉＧｅ層３が０．６〜０．８μｍ、歪みＳｉ層４が１５〜２２ｎｍである。
なお、上記減圧ＣＶＤ法による成膜は、例えばキャリアガスとしてＨ2 を用い、ソースガスとしてＳｉＨ4 及びＧｅＨ4 を用いている。
【００２４】
このように本実施形態の半導体ウェーハＷでは、Ｓｉ基板１上の第１のＳｉＧｅ層２として、ＳｉＧｅの傾斜組成層２ａを複数層積層状態にして形成し、これら傾斜組成層２ａの各逆傾斜組成層２ｃ上面のＧｅ組成比を表面に向けて順次増加させ、かつ、この傾斜組成層内に、表面側に向けて層内のＧｅ組成比を漸次増加させた順傾斜組成層２ｂと、表面側に向けて層内のＧｅ組成比を漸次減少させた逆傾斜組成層２ｃとを積層して形成しているので、転位は主に各傾斜組成層の順傾斜組成層２ｂで発生し、逆傾斜組成層２ｃは発生した転位のうちＳｉ基板１表面方向に伸びる転位を横方向に誘導する効果がある。その結果、転位は、順傾斜形成層２ｂと逆傾斜組成層２ｃの内側付近に閉じ込められる傾向がある。その結果、Ｓｉ基板１表面に貫通する転位が低減され表面ラフネスも低減される。
【００２５】
さらに、本実施形態における半導体ウェーハＷでは、Ｓｉ基板１上の第１のＳｉＧｅ層２において、傾斜組成層２ａの積層数Ｎが３〜１１に設定されてなることが好ましい。このように傾斜組成層２ａの積層数Ｎを３〜１１の範囲に設定した場合であると、表面に貫通する転位の密度を、Ｇｅ組成比が一定の傾斜で変化したＳｉＧｅ層の場合に比べて低減することができる。
ここで、第１のＳｉＧｅ層２において、傾斜組成層２ａの積層数Ｎとしては、逆傾斜組成層２ｃがない傾斜組成層２ａをも加算した数とする。つまり、本実施形態においては、第１のＳｉＧｅ層２の積層数Ｎは３となっている。
【００２６】
次に、本発明の上記半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図４に基づいて説明する。
【００２７】
図４は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した半導体ウェーハＷ表面の歪みＳｉ層４上にＳｉＯ2 のゲート酸化膜５及びゲートポリシリコン膜６を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜６上にゲート電極（図示略）をパターニングして形成する。
【００２８】
次に、ゲート酸化膜５もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層４及び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層４がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００２９】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された半導体ウェーハＷ上の歪みＳｉ層４にチャネル領域が形成されるので、良質な歪みＳｉ層４により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【００３０】
次に、本発明に係る第２実施形態について、図５に基づいて説明する。
【００３１】
第２実施形態と第１実施形態との異なる点は、第１実施形態では、傾斜組成層２ａの積層数Ｎを３として第１のＳｉＧｅ層２を形成しているのに対し、第２実施形態では、図５に示すように、傾斜組成層２ａの積層数Ｎを５として第１のＳｉＧｅ層２を形成している点である。
【００３２】
さらに、本実施形態における半導体ウェーハＷでは、Ｓｉ基板１上の第１のＳｉＧｅ層２において、傾斜組成層２ａの積層数Ｎが４〜１０に設定されており、具体的には、積層数Ｎが５とされている。このように傾斜組成層２ａの積層数Ｎを４〜１０の範囲に設定した場合であると、表面に貫通する転位の密度を、Ｇｅ組成比が一定の傾斜で変化したＳｉＧｅ層の場合に比べてよりいっそう低減することができ、また、表面ラフネスをより低減し、良好な表面ラフネスを得ることが可能となる。
【００３３】
この第２実施形態では、上記第１実施形態と同様に、Ｓｉ基板１上の第１のＳｉＧｅ層２として、ＳｉＧｅの傾斜組成層２ａを複数層積層状態にして形成し、これらの傾斜組成層２ａの各逆傾斜組成層２ｃ上面のＧｅ組成比を表面に向けて順次増加させ、かつ、この傾斜組成層内に、表面側に向けて層内のＧｅ組成比を漸次増加させた順傾斜組成層２ｂと、表面側に向けて層内のＧｅ組成比を漸次減少させた逆傾斜組成層２ｃとを積層して形成しているので、転位は主に各傾斜組成層の順傾斜組成層２ｂで発生し、逆傾斜組成層２ｃは発生した転位のうちＳｉ基板１表面方向に伸びる転位を横方向に誘導する効果がある。その結果、転位は、順傾斜形成層２ｂと逆傾斜組成層２ｃの内側付近に閉じ込められる傾向がある。その結果、Ｓｉ基板１表面に貫通する転位が低減され表面ラフネスも低減される。
【００３４】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００３５】
例えば、上記各実施形態では、傾斜組成層における順傾斜組成層および逆傾斜組成層の各膜厚を一定に設定したが、異なる膜厚の順／逆傾斜組成層を積層して第１のＳｉＧｅ層を構成しても構わない。例えば、Ｇｅ組成比が増加した傾斜組成層ほど順傾斜組成層の膜厚を厚く設定してもよい。
また、上記各実施形態では、順／逆傾斜組成層で膜厚に対して一定割合で組成を変化させたが、その割合を一定でなくした構造としても構わない。
また、上記各実施形態の半導体ウェーハの歪みＳｉ層上に、さらにＳｉＧｅ層を成膜しても構わない。
【００３６】
また、上記各実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体ウェーハを作製したが、他の用途に適用する基板としても構わない。例えば、本発明の半導体基板の製造方法及び半導体基板を太陽電池や光素子用の基板に適用してもよい。すなわち、上述した各実施形態のＳｉ基板上に最表面で６５％から１００％Ｇｅあるいは、１００％Ｇｅとなるように第１のＳｉＧｅ層及び第２のＳｉＧｅ層を成膜し、さらにこの上にＩｎＧａＰ（インジウムガリウムリン）あるいはＧａＡｓ（ガリウムヒ素）やＡｌＧａＡｓ（アルミニウムガリウムヒ素）を成膜することで、太陽電池や光素子用基板を作製してもよい。この場合、低転位密度で高特性の太陽電池用基板が得られる。
【００３７】
【実施例】
以下、本発明の実施例について説明する。
【００３８】
ここでは、上記の第１，第２の実施形態で説明したように、第１のＳｉＧｅ層２において、傾斜組成層２ａの積層数Ｎを、それぞれ２から１１まで変化したものを作製し、これらを実験例とした。また、比較例として、Ｇｅ組成比が表面側に向かって減少せず、Ｇｅ組成比が表面側に向かって単調に増加する（積層数Ｎ＝１）ＳｉＧｅ層を有するものを作製し、これを比較例とした。
ここで、第１のＳｉＧｅ層２の膜厚は１．５μｍとして一定にするとともに、各順傾斜組成層２ｂの膜厚は１．５×２／（３Ｎ−１）μｍ、逆傾斜組成層２ｃの膜厚は１．５×１／（３Ｎ−１）に設定した。
【００３９】
これらについて、Ｇｅ組成比の傾斜構造中で発生する転位が、ウェーハ表面まで貫通した状態の発生密度と、表面ラフネスとを測定した。
これらの結果を図６，図７に示す。
図において、それぞれ、黒四角で示す点は比較例のデータであり、黒丸で示す点はそれぞれ積層数Ｎ（Ｎ≧２）に対する各実験例のデータである。
【００４０】
図６の結果から、順／逆傾斜組成層を有する傾斜組成層の積層数Ｎが、３以上に増えるに従って貫通転位密度が減少しており、積層数Ｎ＝５〜８付近で最も少なくなり、また積層数Ｎが８より増えるに従ってまた上昇することがわかる。
また、図７の結果から、順／逆傾斜組成層を有する傾斜組成層の積層数Ｎが、４以上に増えるに従って表面ラフネスが減少しており、積層数Ｎ＝５〜８で最も少なくなり、また積層数Ｎが８より増えるに従ってまた上昇することがわかる。
【００４１】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれば、Ｓｉ基板上のＳｉＧｅ層を、厚さ方向の少なくともその一部分において、Ｇｅ組成が表面に向けて漸次増加する順傾斜組成層と、Ｇｅ組成が表面に向けて漸次減少する逆傾斜組成層とが厚さ方向交互に形成し、これらの逆傾斜組成層は、各上面のＧｅ組成比が表面に向けて順次増加させているので、転位は主に各傾斜組成層の順傾斜組成層で発生し、逆傾斜組成層は発生した転位のうち表面方向に伸びる転位を横方向に誘導する効果がある。その結果、転位は、順傾斜形成層と逆傾斜組成層の内側付近に閉じ込められる傾向がある。その結果、表面に貫通する転位が低減され表面ラフネスも低減される。
【００４２】
また、本発明の電界効果型トランジスタ及び電界効果型トランジスタの製造方法によれば、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されるので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】   本発明に係る第１実施形態における半導体基板を示す断面図である。
【図２】   本発明に係る第１実施形態における第１のＳｉＧｅ層を示す断面図である。
【図３】   本発明に係る第１実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図４】   本発明に係る第１実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図５】   本発明に係る第２実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図６】   本発明に係る実施例における積層数Ｎに対する貫通転位密度を示すグラフである。
【図７】   本発明に係る実施例における積層数Ｎに対する表面ラフネスを示すグラフである。
【符号の説明】
１  Ｓｉ基板
２  第１のＳｉＧｅ層
２ａ  傾斜組成層
２ｂ  順傾斜組成層
２ｃ  逆傾斜組成層
３  第２のＳｉＧｅ層
４  歪みＳｉ層
５  ＳｉＯ2ゲート酸化膜
６  ゲートポリシリコン膜
Ｓ  ソース領域
Ｄ  ドレイン領域
Ｗ  半導体ウェーハ（半導体基板）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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