(57)【特許請求の範囲】
【請求項１】
強誘電体膜で構成されたキャパシタを備える強誘電体メモリ素子の製造方法において、
キャパシタ形成工程が、
半導体基板上部に下部電極用の第1導電膜を形成する第1ステップと、
該第1導電膜上に、化学式(BixLay)Ti3O12（ただし、xは3.25〜3.35、yは0.70〜0.90）で表される化合物の強誘電体膜を形成する第2ステップと、
該(BixLay)Ti3O12強誘電体膜上に、上部電極用の第2導電膜を形成する第3ステップと、
前記第1導電膜、(BixLay)Ti3O12強誘電体膜及び第2導電膜を選択的にエッチングすることにより、前記(BixLay)Ti3O12強誘電体膜の周縁部を露出させる第4ステップと、
熱処理を施すことにより、前記(BixLay)Ti3O12強誘電体膜の前記周縁部とその内側とで結晶の配向が異なるようにする第5ステップと
を含むことを特徴とする強誘電体メモリ素子の製造方法。
【請求項２】
前記第5ステップ後において、前記(BixLay)Ti3O12強誘電体膜の前記周縁部の結晶配向方向と、前記上部電極面および前記下部電極面との間の角度が、0度より大きく、90度より小さいことを特徴とする請求項1に記載の強誘電体メモリ素子の製造方法。
【請求項３】
前記第1ステップが、
IrOxまたはRuOxからなる酸化物層を形成するステップと、
該酸化物層上に、Pt、Ru、IrまたはWからなる金属膜またはWN膜を形成するステップと
を含むことを特徴とする請求項2に記載の強誘電体メモリ素子の製造方法。
【請求項４】
前記第2ステップが、
前記第1導電膜上に、前記(BixLay)Ti3O12強誘電体膜を形成するステップと、
400℃ないし800℃の温度範囲で、核生成のための熱処理を施すステップと、
500℃ないし675℃の温度範囲で、前記(BixLay)Ti3O12強誘電体膜の結晶化のための熱処理を施すステップと
を含むことを特徴とする請求項3に記載の強誘電体メモリ素子の製造方法。
【請求項５】
前記第2ステップにおいて、前記(BixLay)Ti3O12強誘電体膜を、スピンオンコーティング法、物理的気相成長（PVD）法、化学的気相成長（CVD）法、原子層成長（ALD：atomic layer deposition）法、有機金属CVD（MOCVD）法またはプラズマCVD（PECVD）法により形成することを特徴とする請求項4に記載の強誘電体メモリ素子の製造方法。
【請求項６】
前記第2ステップにおいて、前記(BixLay)Ti3O12強誘電体膜を、PECVD法により、400℃ないし700℃の温度範囲で形成することを特徴とする請求項4に記載の強誘電体メモリ素子の製造方法。
【請求項７】
前記第2ステップが、
前記基板上に、(BixLay)Ti3O12を含む溶液を、スピンオンコーティング法により塗布するステップと、
100℃ないし200℃の温度範囲で加熱処理し、溶液中の溶剤を除去するステップと、
200℃ないし350℃の温度範囲で加熱処理し、有機物を除去するステップと
を含むことを特徴とする請求項5に記載の強誘電体メモリ素子の製造方法。
【請求項８】
前記核生成のための熱処理が、O2とN2との混合ガス、N2、NH3、O2またはN2Oガス雰囲気、昇温速度50℃/秒ないし300℃/秒速度の条件で実施されることを特徴とする請求項4に記載の強誘電体メモリ素子の製造方法。
【請求項９】
前記(BixLay)Ti3O12強誘電体膜の結晶化のための熱処理が、常圧のO2とN2との混合ガス、O2またはN2Oガス雰囲気条件下で実施されることを特徴とする請求項4に記載の強誘電体メモリ素子の製造方法。
【請求項１０】
半導体基板と、
該半導体基板上に形成されたゲート電極、ゲート絶縁膜および不純物領域を有するトランジスタと、
該トランジスタの不純物領域に接触したプラグと、
該プラグ上に形成された下部電極、該下部電極上に形成された、周縁部とその内側とで結晶の配向が相互に異なる(BixLay)Ti3O12強誘電体膜および該強誘電体膜上に形成された上部電極を備えるキャパシタと
を有し、
前記上部電極のすべてが前記強誘電体膜上に形成され、前記上部電極の端部が前記強誘電体膜の前記周縁部内に位置することを特徴とする強誘電体メモリ装置。
【請求項１１】
化学式(BixLay)Ti3O12で表される前記強誘電体膜のｘ及びｙが、ｘ＝3.25〜3.35、ｙ＝0.70〜0.90であることを特徴とする請求項10に記載の強誘電体メモリ装置。
【請求項１２】
前記(BixLay)Ti3O12強誘電体膜の前記周縁部の結晶配向方向と、前記下部電極面および前記上部電極面との間の角度が、0度より大きく、90度より小さいことを特徴とする請求項10に記載の強誘電体メモリ装置。
【請求項１３】
前記下部電極が、
前記プラグ上に導電膜によって形成された第1番目の下部電極と、
該第1番目の下部電極上に金属膜によって形成された第2番目の下部電極と
を有することを特徴とする請求項12に記載の強誘電体メモリ装置。
【請求項１４】
前記第1番目の下部電極が、IrOxまたはRuOxで形成されていることを特徴とする請求項12に記載の強誘電体メモリ装置。
【請求項１５】
前記上部電極が、Pt、Ru、Ir、WおよびWNのうちのいずれか一つにより形成されていることを特徴とする請求項12に記載の強誘電体メモリ装置。
【請求項１６】
前記プラグと前記下部電極との間に、オーミックコンタクト層と金属拡散防止膜とをさらに有することを特徴とする請求項10に記載の強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ素子の製造方法および強誘電体メモリ装置に関し、特に、BLT(Ba-La-Ti-O系)強誘電体膜によって構成されたキャパシタを有する強誘電体メモリ素子の製造方法および強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
FeRAM(ferroelectric RAM)は、DRAMの情報の格納機能、SRAMの速い情報処理速度、フラッシュメモリの情報格納機能を併せ持つ不揮発性半導体メモリ素子であって、従来のフラッシュメモリやEEPROM(electrically erasable and programmable ROM)より動作電圧が低く、情報処理速度が1000倍以上速い未来型半導体メモリ素子である。  通常用いられているSiO2またはSiONなどのような誘電体膜を有するDRAMのキャパシタは、電圧を印加した後、電圧供給を中止すると、再び元の状態に戻る。
【０００３】
一方、強誘電体は、常温における比誘電率が数百から数千に達し、二つの安定した残留分極状態を持っている。そのために、通常のDRAMのキャパシタとは異なり、強誘電体キャパシタの場合には、正の電圧を印加した後、電圧供給を中止した場合でも、強誘電体固有の残留分極特性によって、データが失われずに保有されるという特性がある。
【０００４】
FeRAMは、キャパシタとトランジスタが、いずれもワードラインとプレートラインに接続される点ではDRAMと同じである。しかし、キャパシタが強誘電体薄膜で構成されるという点と、プレートラインと接続されるキャパシタの電極が、接地電位または電源電圧の1/2などの固定電位に接続されるのではなく、セル毎に電圧印加が可能な個別プレートラインからなるという点で、DRAMと相違する。
【０００５】
図1Aは、従来の1個のトランジスタと1個の強誘電体キャパシタとからなるFeRAMのメモリセルの構成を示す回路図である。図1Aは、ワードライン(WL)と接続されるゲート電極、その各々がビットライン(BL)およびキャパシタ(C)のいずれか一つと接続されるソースおよびドレインで構成されたトランジスタ(Tr)、強誘電体膜を挟んで設けられた第1電極と第2電極を備え、第1電極がプレートライン(PL)と接続され、第２電極がトランジスタ(Tr)と接続された電荷の貯蔵部としての役割を果たすキャパシタ(C)を含んで構成されていることを示している。
【０００６】
図1Bは、従来のFeRAMの製造過程における素子の断面構造を示す図である。素子分離膜11、そしてゲート絶縁膜12、ゲート電極13およびソース・ドレイン14からなるトランジスタが形成された後、半導体基板10、すなわちトランジスタを覆う第1層間絶縁膜15、さらにその上に接着膜16が形成され、接着膜16上に、下部電極17、強誘電体膜18および上部電極19からなるキャパシタが形成された後、キャパシタを含む素子全体を覆う第2層間絶縁膜20が形成され、さらに、キャパシタの上部電極19を露出させたコンタクトホールと半導体基板10に形成されたソース・ドレイン14を露出させたコンタクトホール、Ti膜およびTiN膜の積層構造からなる金属拡散防止膜21、キャパシタとトランジスタとの接続配線22が形成された状態を示している。
【０００７】
図２は、強誘電体のヒステリシス特性を示すグラフであり、図２を基にFeRAMの動作を説明する。以下の説明において、正の電圧は、ビットラインの電位がプレートラインの電位より高い場合とし、残留分極"a"点、"c"点の状態を各々データ"1"、"0"と定義する。データ"1"を書き込む場合には、トランジスタをオンの状態にして、ビットラインの電位に対してプレートラインに正の電圧を印加する。その結果と、強誘電体キャパシタに印加される電圧は負となるので、ヒステリシス特性曲線は、"d"点を通過する。その後、印加される電圧を"0V"にすれば、分極値が残留分極"a"点となり、データ"1"が格納される。一方、データ"0"を書き込む時には、強誘電体キャパシタに印加する電圧を正にして"b"点を通過させた後、印加電圧を"0V"にすると、分極量は、残留分極"C"点として記憶されてデータ"0"が記録される。
【０００８】
データ読み出しは、強誘電体キャパシタに電圧が印加される瞬間に、ビットライン上の電荷量を検出することによって行われる。すなわち、正の電圧がキャパシタに印加された際に、データが"0"であれば、電荷量ΔQ0が検出される。ビットライン上の電荷の変化量は、キャパシタに記憶された情報に応じて変化する。
【０００９】
強誘電体キャパシタの残留分極による電荷の変化量は、ビットラインの電位を変化させる。ビットラインには、それ自体が持っているキャパシタである寄生ビットラインキャパシタンス"Cb"が存在する。トランジスタがオン状態で読み出されるメモリが選択されると、"ΔQ1"と"ΔQ0"だけの電荷が出力される。これらの電荷を、ビットラインキャパシタンス(Cb)と強誘電体キャパシタ(C)のキャパシタンス値"Cs"との和で割った値が、ビット線の電位"V1"、"V0"であり、それぞれ、次の（１）式、（２）式のように表される。
V1 = ΔQ1/(Cb+Cs)                （１）
V0 = ΔQ0/(Cb+Cs)                （２）
したがって、データ"1"と"0"との相違に応じて、ビットラインに表われる電位が相違する。ワードラインに電圧が印加されて、トランジスタがオン状態になると、ビットラインの電位が"V1"または"V0"に変わる。ビットラインの電位が"V1"であるか、または"V0"であるかを判定するためには、"V1"と"V0"との間の値である基準電位(Vref)と、"V1"または"V0"電位の各々の大きさの関係を比較すれば良い。FeRAMに用いられる強誘電体材料としては、Pb(Zr、Ti)O3(以下、PZTという)とBi階層系のSrBi2Ta2O9(以下、SBTという)、SrBi2(Ta、Nb)O9(以下、SBTNという)が主に用いられる。強誘電体は結晶質であるため、その薄膜を成長させるためには下部の材料が重要である。すなわち、強誘電体キャパシタでは、電極材料の選択が強誘電体膜の特性に大きく影響を及ぼす。電極材料は、電気抵抗が十分に低いことが要求され、また、強誘電体材料との格子定数の不一致が小さくなければならず、耐熱性が高く、反応性が低く、下部の層および強誘電体膜各々との接合性が良好でなければならない。
【００１０】
前述したように、不揮発性メモリ素子のキャパシタ材料としては、Pb系のPZTとBi積層構造をを有するSBT、SBTNなどが主に開発されている。しかし、Pb系は、素子の寿命と関係する特性である疲労特性、保持特性およびインプリント特性に劣るので、適用するのが難しい。また、SBT系は、信頼性の面では優れているが、結晶化熱処理温度が800℃以上であるので、素子の製造工程における結晶化熱処理過程で、キャパシタより先に形成された層が深刻な酸化を受けるという問題点がある。
【００１１】
特に、キャパシタの下部電極とトランジスタのソース・ドレインとを接続するためのプラグ構造を利用する場合、強誘電体の結晶を形成するための熱処理工程でプラグが酸化される。そのために、従来の素子では、プラグの酸化を防止することを目的として、図1Bに示した構造のように、上部電極19とトランジスタのソース・ドレイン14とを接続する構造となっているので、素子の面積が増加するという短所がある。
【００１２】
【発明が解決しようとする課題】
本発明は、前記のような従来の技術の問題点を解決するためになされたものであり、強誘電体キャパシタの電気的特性を向上させることができ、比較的に低い温度で結晶化することのできるBLT強誘電体膜を有する強誘電体メモリ素子の製造方法および強誘電体メモリ装置を提供すること、特に、熱処理による結晶化の際に、金属層上に形成されたBLT強誘電体膜の分極値が低くなるという問題を解決することができる強誘電体メモリ素子の製造方法および強誘電体メモリ装置を提供することを目的とする。
【００１３】
前記目的を達成するため、本発明に係る強誘電体メモリ素子の製造方法は、強誘電体膜で構成されたキャパシタを備える強誘電体メモリ素子の製造方法において、キャパシタ形成工程が、半導体基板上部に下部電極用の第1導電膜を形成する第1ステップと、該第1導電膜上に、化学式(BixLay)Ti3O12（ただし、xは3.25〜3.35、yは0.70〜0.90）で表される化合物の強誘電体膜を形成する第2ステップと、前記(BixLay)Ti3O12強誘電体膜上に上部電極用の第2導電膜を形成する第3ステップと、前記第1導電膜、(BixLay)Ti3O12強誘電体膜及び第2導電膜を選択的にエッチングすることにより、前記(BixLay)Ti3O12強誘電体膜の周縁部を露出させる第4ステップと、熱処理を施すことにより、前記(BixLay)Ti3O12強誘電体膜の前記周縁部とその内側とで結晶の配向が異なるようにする第5ステップとを含むことを特徴とする。
【００１４】
また、前記目的を達成するため、本発明に係る強誘電体メモリ装置は、半導体基板と、該半導体基板上に形成されたゲート電極、ゲート絶縁膜および不純物領域を有するトランジスタと、該トランジスタの不純物領域に接触したプラグと、該プラグ上に形成された下部電極、該下部電極上に形成された、周縁部とその内側とで結晶の配向が相互に異なる(BixLay)Ti3O12強誘電体膜および該強誘電体膜上に形成された上部電極を備えるキャパシタとを有し、前記上部電極のすべてが前記強誘電体膜上に形成され、前記上部電極の端部が前記強誘電体膜の前記周縁部内に位置することを特徴とする。
【００１５】
本発明は、キャパシタ用の強誘電体材料（蓄電物質）として、素子の信頼性を向上させることができる(BixLay)Ti3O12薄膜を用いることにその特徴がある。BiとLaの適正な組成を選択することにより、500℃ないし675℃の温度範囲で結晶化のための熱処理を施すことができるので、キャパシタの優れた電気的特性を確保することができる。
【００１６】
なお、本発明において、化学式(BixLay)Ti3O12(以下、BLTと記す)で表される強誘電体におけるxは3.25ないし3.35、yは0.70ないし0.90とする。
【００１７】
上記の強誘電体膜の成膜方法としては、スピンオンコーティング法、物理的気相成長（PVD）法、化学的気相成長（CVD）法、原子層成長（ALD：atomic layer deposition）法、有機金属CVD（MOCVD）法またはプラズマCVD（PECVD）法などを利用することができる。
【００１８】
PECVD方式を利用する場合、蒸着温度は、400℃ないし700℃温度範囲が望ましく、スピンオンコーティング法によりBLT膜を形成する場合、BLTを含む溶液をコーティングした後、溶液中の溶剤を除去するために、100℃ないし200℃温度範囲で1次加熱処理を施し、さらに、有機物を除去するために、200℃ないし350℃温度範囲で２次加熱処理を施すのが望ましい。
【００１９】
BLT膜の成膜後、O2とN2との混合ガス、N2、NH3、O2またはN2Oガス雰囲気下で、50℃/秒ないし300℃/秒の昇温速度で昇温し、400℃ないし800℃温度範囲で核生成のための急速アニールを施した後、常圧のO2とN2との混合ガス、O2またはN2Oガス雰囲気下、500℃ないし675℃の温度条件で、結晶化のための熱処理を実施する。
【００２０】
【発明の実施の形態】
以下、図3Aないし図3Dを基に、本発明の第1の実施の形態に係る強誘電体メモリ素子の製造方法を説明する。
【００２１】
まず、図3Aに示すように、素子分離膜31、ゲート絶縁膜32、ゲート電極33およびソース・ドレイン（不純物領域）34で構成されたトランジスタを形成した後、このトランジスタを含む半導体基板30を覆う第1層間絶縁膜36をエッチングして、ソース・ドレイン34を露出させた第1コンタクトホールを形成する。さらに、前記第1コンタクトホールを介して、前記ソース・ドレイン34と接続したビットライン37を形成し、その上に、全体を覆うように第2層間絶縁膜38を形成した後、第2層間絶縁膜38および第1層間絶縁膜36をエッチングして、前記ソース・ドレイン34を露出させる第2コンタクトホールを形成した後、前記第2コンタクトホール内にプラグ39を形成する。なお、図3Aにおける符号35は、絶縁膜スペーサを示している。
【００２２】
次に、図3Bに示すように、プラグ39上に、Pt、Ir、IrOx、Ru、RuOx、LSCO(La、Sr、Co、O)またはYBCO(Y、Ba、Co、O)を、MOCVD(metal organic chemical vapor deposition)、PVD、スピンオンコーティング、PECVD等の成膜方法により、厚さ500Åないし3000Åの下部電極40（第１導電膜）を形成する（第１ステップ）。前記プラグ39と下部電極40との間にオーミックコンタクトを形成するために、Tiシリサイド層およびTiNバリア金属層を形成してもよい。
【００２３】
次いで、図3Cに示すように、前述した方法によって、下部電極40上に、(BixLay)Ti3O12膜41を形成し（第２ステップ）、BLT膜41上に上部電極42（第２導電膜）を形成する（第３ステップ）。
【００２４】
さらに、図3Dに示すように、形成された強誘電体キャパシタを含む、表面全体を覆うように第3層間絶縁膜43を形成し、第3層間絶縁膜43上に、第1金属配線44、金属配線間絶縁膜45および第2金属配線46を形成する。引き続き、後続の工程における処理を施して（第４ステップ）、FeRAMの製造工程を完了する。
【００２５】
図4は、前述した本発明の第1の実施の形態に係る製造方法よって得られたメモリ装置が備える強誘電体キャパシタの分極特性を示すグラフである。図4から、BLT膜に強誘電体膜を用いた強誘電体キャパシタの分極特性が良好であることが認められる。
【００２６】
一方、Ptなどの金属により下部電極40を形成し、その上部にBLT膜41を形成する場合には、結晶化熱処理が、650℃程度の温度条件下で行われるので、分極特性と漏れ電流の特性に優れている。しかし、結晶化熱処理は酸素雰囲気下で行われるので、下部電極の下のプラグ39が酸化される。また、Tiシリサイドまたはバリア金属層などをプラグ39と下部電極40との間に形成した場合でも、Tiシリサイドまたはバリア金属層などが酸化されるので、界面剥離が顕著に発生する。それに対し、IrOx、RuOxなどのような導電性酸化物により下部電極40を形成すると、650℃以上の温度でも酸素の拡散を効果的に防止することができる。ただし、Ptなどの金属により下部電極40を形成する場合に比べ、分極特性が低下しやすい。
【００２７】
このような問題を解決するために、本発明の第2の実施の形態に係る製造方法では、RuOx、IrOxなどのような酸化物の導電層上に、Ptなどの金属層を形成して、多層構造の下部電極とし、BLT強誘電体膜がPtなどの金属膜と接するようにする。この構造の場合には、酸化物導電層が酸素の拡散を效果的に防止するので、良好な分極特性と漏れ電流特性とを備える強誘電体メモリ素子を得ることができる。
【００２８】
以下、図5Aないし図5Dを参照し、本発明の第2の実施の形態に係るメモリ素子の製造方法を詳細に説明する。まず、図5Aに示すように、素子分離膜31、ゲート絶縁膜32、ゲート電極33およびソース・ドレイン34からなるトランジスタを形成した後、トランジスタおよび半導体基板30を覆う第1層間絶縁膜36を形成し、エッチングを行い、ソース・ドレイン34を露出させた第1コンタクトホールを形成する。さらに、前記第1コンタクトホールを介して、前記ソース・ドレイン34と接するビットライン37を形成し、全体を覆うように第2層間絶縁膜38を形成した後にエッチングを行い、第2層間絶縁膜38および第1層間絶縁膜36を貫通し、前記ソース・ドレイン34を露出させた第2コンタクトホールを形成する。その後、前記第2コンタクトホール内にプラグ39を形成し、プラグ39上のコンタクトホール内にオーミックコンタクトを形成するためのTiシリサイド層またはTiN拡散防止膜51を、段差被覆性に優れたCVD法により成膜する。次に、プラグ39上のみにTiシリサイド層またはTiN拡散防止膜51を残し、第2層間絶縁膜38表面のTiシリサイド層またはTiN拡散防止膜51を取り除くために、化学的機械的研磨（CMP）を施す。なお、図5Aにおける符号35は、絶縁膜スペーサを示している。
【００２９】
引き続き、図5Bに示すように、プラグ39上のTiシリサイド層またはTiN拡散防止膜51上に、IrOxまたはRuOxなどのような導電性酸化物層を、厚さ50Åないし2950Åに成膜し、エッチングすることにより、第1下部電極52を形成し、第1下部電極上に、Pt、Ru、Ir、Wなどの金属またはWNなどの金属窒化物により、厚さ50Åないし2950Åの第2下部電極53を形成する（第１ステップ）。前記第1下部電極52と第2下部電極53は、いずれもCVD、PVD、スピンオンコーティング、原子層成長（ALD）法等の成膜法を利用して形成し、総厚さが100Åないし3000Åとなるようにする。
【００３０】
次いで、図5Cに示すように、上記と同様の成膜法によって、第2下部電極53上にBLT膜41を形成し、BLT膜41上に上部電極42を形成する。
【００３１】
また、BLT薄膜の結晶面がc軸配向、すなわち、基板と同じ方向特性を有する場合、分極値が約4μC/cm2であり、BLT薄膜の結晶面がa-b軸配向、すなわち、基板との間の角度が0度より大きく、90度より小さい場合の分極値は、約50μC/cm2であるので、BLT薄膜の結晶面の配向特性によって、分極値に10倍以上の差が生じる。ここで、金属層上に形成されたBLT薄膜は、熱処理による結晶化の際に、大部分がc軸配向となるので、分極値が低くなる。
【００３２】
このような問題点を解決するために、本発明に係る第3の実施の形態では、下部電極、BLT強誘電体膜および上部電極を形成した後、キャパシタのパターンを形成するためのエッチングを施して、BLT強誘電体膜の周縁部を露出させ、その後、熱処理を実施する。この方法により、強誘電体膜の周縁部の分極値が比較的に高いa-b軸配向、すなわち、BLT薄膜周縁部の結晶面がa-b軸配向、つまり、BLT薄膜の周縁部の結晶配向方向と半導体基板面との間の角度を、0度より大きく、90度より小さくすることができる（第４ステップ）。
【００３３】
以下、図6Aないし図6Eおよび図7を参照し、本発明の第3の実施の形態に係る製造方法を詳細に説明する。
【００３４】
まず、図6Aに示すように、素子分離膜31、ゲート絶縁膜32、ゲート電極33およびソース・ドレイン34からなるトランジスタを形成する。次に、その上に、トランジスタ部および半導体基板30を覆うように第1層間絶縁膜36を成膜し、第1層間絶縁膜36をエッチングすることにより、ソース・ドレイン34を露出させた第1コンタクトホールを形成し、この第1コンタクトホールに、前記ソース・ドレイン34と接するビットライン37を形成する。さらに、表面全体に、第2層間絶縁膜38を形成した後、第1層間絶縁膜36をエッチングして、前記ソース・ドレイン34を露出させた第2コンタクトホールを形成する。この第2コンタクトホール内にプラグ39を形成し、プラグ39上のコンタクトホール内に、オーミックコンタクトを形成するためのTiシリサイド層またはTiN拡散防止膜51を、段差被覆性に優れたCVD法により成膜する。次に、プラグ39上のみにTiシリサイド層またはTiN拡散防止膜51を残し、第2層間絶縁膜38表面のTiシリサイド層またはTiN拡散防止膜51を取り除くために、化学的機械的研磨（CMP）を施す。なお、図6Aにおける符号35は、絶縁膜スペーサを示す。
【００３５】
次に、図6Bに示すように、プラグ39上にIrOx、またはRuOxなどのような導電性酸化物層61を形成し、導電性酸化物層61上にPtなどの金属膜62をCVD法により蒸着した後、前述した方法によって、金属膜62上にBLT膜63を形成する(第１ステップ）。上記の実施の形態では、前記下部電極としての導電膜を、Pt/IrOx、Pt/RuOxなどのような二層構造に形成することを例として説明したが、Pt、Ru、Ir、RuOx、IrOx、WまたはWNなどを利用して、単一層構造とすることもできる。また、下部電極としての導電膜の総厚さは、500Åないし3000Åとすることが望ましい。
【００３６】
次いで、図6Cに示すように、BLT膜63上に、上部電極としての導電膜64を形成する。
【００３７】
さらに、図6Dに示すように、導電膜64、BLT膜63、金属膜62および導電性酸化物層61をエッチングすることにより、キャパシタのパターンを形成する（第４ステップ）。このようなキャパシタパターンの形成によって、BLT膜63の周縁部が露出する。次に、O2、N2O、H2O2、H2O、N2、ArまたはNeガス雰囲気下で、50℃/秒ないし300℃/秒の速度で昇温させ、400℃ないし800℃、好ましくは500℃ないし800℃の温度範囲で急速アニールを施して、核生成させた後、５００〜６７５℃の温度範囲で結晶化処理する（第５ステップ）。この処理によって、BLT膜63周縁部の配向をa-b軸方向、すなわち、BLT膜63周縁部の結晶配向方向と、前記上部電極面および前記下部電極面との間の角度が、0度より大きく、90度より小さくなるように変化させる。その後、さらに、500℃ないし800℃温度範囲で熱処理を実施し、キャパシタのパターンを形成するためのエッチングの際に、プラズマによって受けた損傷の緩和と除去を行うのが望ましい。
【００３８】
図7は、図6Dにおける符号A部の部分拡大図である。図７には、主にc軸方向の配向が起きたBLT膜63の中心部（周縁部Bの内側）と、急速アニールによりa-b軸方向に配向されたBLT膜63の周縁部Bが示されている。
【００３９】
図6Eに示すように、強誘電体キャパシタを形成した後、表面全体に、第3層間絶縁膜43を形成し、第3層間絶縁膜43の上に、第1金属配線44、金属配線間絶縁膜45および第2金属配線46を形成する。引き続き、後続の工程を実施して、FeRAM素子の製造工程が完了する。
【００４０】
図8は、本発明に係る製造方法によって得られたBLT強誘電体キャパシタを有するメモリ装置における、セルアレイのサイズとデルタ分極との関係を示すグラフである。DRAM素子と同様に、FeRAM素子の場合も、集積度が向上するほどキャパシタの大きさが小さくなるので、それによるドメインおよび結晶粒界の損傷、エッジ効果により分極値が減少する傾向がある。しかし、本発明の場合には、キャパシタパターンの形成後、BLT強誘電体膜周縁部の配向を変化させて、部分的に分極値を増加させることによって、セルアレイの大きさの減少に伴って小さくなるキャパシタの分極値の減少を、小さく抑えることができる。
【００４１】
本発明に係る技術思想は、上記の好ましい実施の形態によって具体的に説明されたが、上記の実施の形態はその説明のためのものであって、その制限のためのものでない。また、本発明の属する技術の分野における通常の知識を有するものであれば、本発明に係る技術思想の範囲内で、様々な実施の形態に想到することが可能であり、それらも本発明の技術分野に属することは言うまでもない。
【００４２】
【発明の効果】
上記の本発明に係る強誘電体メモリ素子の製造方法または強誘電体メモリ装置によれば、BiとLaの適正な組成を選択した上で、500℃ないし675℃温度範囲で結晶化のための熱処理を実施することができるので、キャパシタの優れた電気的特性を確保することができる。
【００４３】
また、RuOx、IrOxなどのような酸化物導電層上に、Ptなどのような金属電極を様々な方法により成膜して、多重層構造の下部電極を形成することによって、BLT強誘電体膜とPt膜とが接するようにするので、熱処理時に、酸化物導電層が酸素の拡散を效果的に防止する役割を果たす。そのために、良好な分極特性と漏れ電流特性を有する強誘電体メモリ装置が得られる。
【００４４】
さらに、下部電極、BLT強誘電体膜、上部電極を形成した後、キャパシタのパターンを形成するためのエッチングを施して、BLT強誘電体膜の周縁部を露出させ、熱処理により強誘電体膜の周縁部に、比較的に高いa-b軸配向性を持たせるので、分極特性を向上させることができる。
【図面の簡単な説明】
【図１Ａ】  従来の1個のトランジスタと1個の強誘電体キャパシタとからなるFeRAMのメモリセルの構成を示す回路図である。
【図１Ｂ】  従来のFeRAMの製造過程における素子の断面構造を示す図である。
【図２】  強誘電体のヒステリシス特性を示すグラフである。
【図３Ａ】  本発明の第1の実施の形態に係る強誘電体メモリ素子の製造過程における素子の断面構造を示す図であり、第２層間絶縁膜が形成された段階の図である。
【図３Ｂ】  本発明の第1の実施の形態に係る強誘電体メモリ素子の製造過程における素子の断面構造を示す図であり、下部電極が形成された段階の図である。
【図３Ｃ】  本発明の第1の実施の形態に係る強誘電体メモリ素子の製造過程における素子の断面構造を示す図であり、上部電極が形成された段階の図である。
【図３Ｄ】  本発明の第1の実施の形態に係る強誘電体メモリ素子の製造過程における素子の断面構造を示す図であり、最終的な熱処理の前の段階の図である。
【図４】  本発明の第１の実施の形態に係る製造方法によって得られたメモリ装置が備えるBLT強誘電体キャパシタの分極特性を示すグラフである。
【図５Ａ】  本発明の第2の実施の形態に係る強誘電体メモリ素子の製造過程における素子の断面構造を示す図であり、プラグの上に、Tiシリサイド層またはTiN拡散防止膜が形成された段階の図である。
【図５Ｂ】  本発明の第2の実施の形態に係る強誘電体メモリ素子の製造過程における素子の断面構造を示す図であり、第１下部電極と第２下部電極が形成された段階の図である。
【図５Ｃ】  本発明の第2の実施の形態に係る強誘電体メモリ素子の製造過程における素子の断面構造を示す図であり、BLT膜上に上部電極が形成された段階の図である。
【図５Ｄ】  本発明の第2の実施の形態に係る強誘電体メモリ素子の製造過程における素子の断面構造を示す図であり、金属配線間絶縁膜の上に第２金属配線が形成された段階の図である。
【図６Ａ】  本発明の第3の実施の形態に係る強誘電体メモリ素子の製造過程のおける素子の断面構造を示す図であり、プラグ上に、Tiシリサイド層またはTiN拡散防止膜が形成された段階の図である。
【図６Ｂ】  本発明の第3の実施の形態に係る強誘電体メモリ素子の製造過程のおける素子の断面構造を示す図であり、金属膜上に、BLT膜が形成された段階の図である。
【図６Ｃ】  本発明の第3の実施の形態に係る強誘電体メモリ素子の製造過程のおける素子の断面構造を示す図であり、BLT膜上に、上部電極としての導電膜が形成された段階の図である。
【図６Ｄ】  本発明の第3の実施の形態に係る強誘電体メモリ素子の製造過程のおける素子の断面構造を示す図であり、キャパシタが形成された段階の図である。
【図６Ｅ】  本発明の第3の実施の形態に係る強誘電体メモリ素子の製造過程のおける素子の断面構造を示す図であり、金属配線間絶縁膜の上に第２金属配線が形成された段階の図である。
【図７】  図6Dにおける符号A部の部分拡大図である。
【図８】  本発明に係る製造方法によって得られたBLT強誘電体キャパシタを有するメモリ装置における、セルアレイのサイズとデルタ分極との関係を示すグラフである。
【符号の説明】
39      プラグ
40      下部電極
41、63      (BixLay)Ti3O12膜
42      上部電極
51      Tiシリサイド層またはTiN拡散防止膜
52      第1下部電極
53      第2下部電極
61      導電性酸化物層
62      金属膜
64      導電膜
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７】
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【図８】
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