(57)【特許請求の範囲】
【請求項１】
２以上の異なる種類の性能を有するテスタモジュールと、
その異なる種類の性能を有する２種以上のテスタモジュールを２個以上組み合わせて搭載するテストヘッドと、
そのテストヘッド上に設けられ、テスタモジュールと被試験デバイスを電気的に接続する手段と、
そのテスタモジュールと被試験デバイス間に、その被試験デバイスのアナログ機能ブロックに対応して設けられた付加回路と、
そのテストヘッドに搭載された上記テスタモジュールとシステムバスを介して通信することにより、システム全体の動作を制御するホストコンピュータと、
により構成され、上記各テスタモジュールはイベント形式で記述されたテストデータに基づいてテストパターンを発生するためのイベントテスタを少なくとも１個含み、そのイベント形式のテストデータはそのイベントテスタにより発生するテストパターンの各変化点のタイミングを直前の変化点からの時間差として規定することにより複数のイベントテスタ間で共通のテストサイクルを不要とし、これによりイベントテスタは互いに独立して動作可能となって、被試験デバイスのアナログ機能ブロックとディジタル機能ブロックを同時に平行して試験することを特徴とするイベント型の混成信号集積回路用半導体試験システム。
【請求項２】
上記テスタモジュールの１の種類の性能は高速度で高タイミング確度であり、他の種類の性能は低速度で低タイミング確度である請求項１に記載のイベント型の混成信号集積回路用半導体試験システム。
【請求項３】
上記テスタモジュールと被試験デバイスを電気的に接続する手段と上記テスタモジュールとの接続仕様が標準化され、これによりテスタモジュールを任意の組み合わせ可能とした請求項１に記載のイベント型の混成信号集積回路用半導体試験システム。
【請求項４】
上記テスタモジュールと被試験デバイスを電気的に接続する手段は、被試験デバイスを搭載する機構を設けたパフォーマンスボードと、そのパフォーマンスボードと上記テスタモジュール間を電気的接続するための伸縮可能なコネクタ機構を有するテストフィクスチャにより構成される請求項１に記載のイベント型の混成信号集積回路用半導体試験システム。
【請求項５】
上記テスタモジュールは所定のテストピン数となるようにそのピン数の設定変更ができる請求項１に記載のイベント型の混成信号集積回路用半導体試験システム。
【請求項６】
上記テスタモジュールは所定のテストピン数となるようにそのピン数の設定変更ができ、その設定や変更はホストコンピュータからのアドレス設定によりされる請求項１に記載のイベント型の混成信号集積回路用半導体試験システム。
【請求項７】
上記テスタモジュールのそれぞれは複数のイベントテスタボードを有し、その各イベントテスタボードは所定数のテストピン用に割り当てられる複数のイベントテスタを有している請求項１に記載のイベント型の混成信号集積回路用半導体試験システム。
【請求項８】
上記テスタモジュールはその１のモジュールが１のイベントテスタボードである請求項７に記載のイベント型の混成信号集積回路用半導体試験システム。
【請求項９】
上記テスタモジュールはそれぞれその内部にコントローラを有し、上記ホストコンピュータからの指令に基づき各モジュールからテストパターンの発生とそのテストパターンの被試験デバイスへの印加、さらに被試験デバイスからの出力信号の検証を行う請求項１に記載のイベント型の混成信号集積回路用半導体試験システム。
【請求項１０】
上記テスタモジュールは複数のイベントテスタボードからなり、それぞれそのイベントテスタボードはコントローラを有し、上記ホストコンピュータからの指令に基づき各ボードから対応する被試験デバイスピンにテストパターンを与えその被試験デバイスからの出力信号の検証を行う請求項７に記載のイベント型の混成信号集積回路用半導体試験システム。
【請求項１１】
上記テスタモジュールのそれぞれは複数のイベントテスタボードを有し、その各イベントテスタボードは１のテストピン用に構成された少なくとも１のイベントテスタを有しており、かつその各イベントテスタは、
上記ホストコンピュータからの指令に基づき各テスタボードからテストパターンの発生と被試験デバイスからの出力信号の検証を行うコントローラと、
各イベントのタイミングデータを格納するためのイベントメモリと、
上記コントローラの制御のもとに、そのイベントメモリにアドレスデータを与えるアドレスシーケンサと、
そのイベントメモリからのタイミングデータに基づいてテストパターンを形成する手段と、
そのテストパターンを対応する被試験デバイスピンに与えその被試験デバイスからの応答出力信号を受けるドライバコンパレータと、
により構成される請求項１に記載のイベント型の混成信号集積回路用半導体試験システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は超ＬＳＩ等の半導体集積回路を試験するための半導体試験システムに関し、特にアナログ信号とデジタル（ロジック）信号の混在したミクストシグナル集積回路であってもその試験を迅速かつ効率よく試験できるイベントテスタアーキテクチャによる半導体試験システムに関する。本発明の半導体試験システムは、同一または異なる性能のテスタモジュールを複数個任意に組み合わせて試験システムを構成し、各テスタモジュールは相互に独立して並列に動作することにより、被試験デバイスのアナログ信号部とディジタル信号部を同時に試験することができる。
【０００２】
【従来の技術】
超ＬＳＩ等の半導体集積回路（以後必要に応じて「被試験デバイス」ともいう）を試験するための半導体試験システム（ＩＣテスタと通称される）の典型的な構成例を第１図に示す。
【０００３】
第１図において、テストプロセッサ１１は試験装置内に設けられた専用プロセッサであり、試験装置の動作をテスタバスを経由して制御する。パターン発生器１２はテスタプロセッサからのパターンデータに基づき、タイミングデータと波形データを、それぞれタイミング発生器１３、波形整形器１４に与える。パターン発生器１２からの波形データとタイミング発生器１３からのタイミング信号により、試験パターン（テストパターン）が波形整形器１４により形成され、ドライバ１５を経由して、被試験デバイス（ＤＵＴ）１９に印加される。
【０００４】
ＤＵＴ１９からの結果としての応答出力は、アナログコンパレータ１６により、所定のスレッショルドレベルで論理信号に変換され、ロジックコンパレータ１７において、パターン発生器１２で形成された期待値と論理比較される。比較結果はＤＵＴ１９のアドレスに対応して、フェイルメモリ１８に記憶される。ドライバ１５、アナログコンパレータ１６および、被試験デバイスのピンを切り替えるスイッチ（図示せず）等はピンエレクトロニクス２０に設けられている。
【０００５】
上記のような回路構成は、半導体試験装置のテストピン毎に設けられる。したがって、大型の半導体試験装置では例えば２５６テストピンから２０４８テストピンのようにその数が大きいため、第１図の回路構成をそれと同数備えることにより、非常に大型の装置となる。第２図はそのような半導体試験システムの外観の概略を示している。半導体試験システムはメインフレーム２２と、テストヘッド２４と、ワークステーション２６で構成されてる。
【０００６】
ワークステーション２６は例えばグラフィック・ユーザ・インタフェース（ＧＵＩ）を備え、使用者と試験システムのインタフェースをするためのコンピュータであり、試験システムの操作やテストプログラムの作成や実行の指示を行う。メインフレーム２２には、第１図におけるテストプロセッサ１１、パターン発生器１２、タイミング発生器１３、波形整形器１４およびロジックコンパレータ１７等が各テストピン数に応じて搭載される。
【０００７】
テストヘッド２４には第１図のピンエレクトロニクス２０を搭載した回路基板が多数装備されている。テストヘッド２４は例えば円筒状に形成されて、その内部にピンエレクトロニクス回路基板が放射状に装備されている。そのテストヘッドの上面には、被試験デバイス１９が、パフォーマンスボード２８上の中央部において、例えば試験ソケットに挿入される。
【０００８】
ピンエレクトロニクス回路とパフォーマンスボード２８間は、電気信号を伝達するための接触機構であるピン（テスト）フィクスチャ２７が設けられている。ピンフィクスチャ２７には多数のポゴピン等が設けられて、ピンエレクトロニクスとパフォーマンスボードを電気的に接続する。被試験デバイス１９は、ピンエレクトロニクスからの試験パターンを受けて、それに対する応答信号を送出する。
【０００９】
ところで従来の半導体試験システムでは、被試験デバイスに印加するための試験パターンを形成するために、いわゆるサイクルべース形式で記述された試験データを用いている。サイクルベース形式では、テストパターンの各変数は、テスタの各試験サイクル（テスタレート）との関係で定義されている。すなわち、試験データに含まれる、試験サイクル（テスタレート）記述、波形（波形種類、エッジタイミング）記述、およびベクタ記述を用いて、所定のサイクルにおけるテストパターンを形成している。
【００１０】
一方、被試験デバイスの設計時においては、コンピュータ支援による設計（ＣＡＤ）手法が用いられ、その設計の検証にはテストベンチによる論理シミュレーションが行われ、その検証データが得られる。このテストベンチによるデータはいわゆるイベント形式で記述されている。イベント形式においては、注目するテストパターンが１から０にあるいは０から１にスイッチするときのその変化点（イベント）を、時間の経過との関係で現している。時間の経過は、例えばある基準点からの連続した絶対的時間差として、あるいは直前のイベントからの相対的時間差として現されることが一般である。
【００１１】
このようなサイクルベースの試験データによる試験パターン形成と、イベントベースの試験データによる試験パターンの形成の比較については、本発明の発明者等による米国特許出願番号０９／３４０、３７１記載されている。さらに、本出願の発明者等は新たな形式の半導体試験装置としてイベントテスタを提案している。このイベントテスタの構成や動作については、米国特許出願番号０９／４０６，３００に詳述されている。
【００１２】
半導体試験システムにおいては、上述のように多数の同一回路基板等がテストピン数と同数あるいはそれ以上装備され、大規模なシステムを構成している。従来の半導体試験システムでは、これらの回路基板等は全て同一構成、同一性能で構成されている。
【００１３】
すなわち、高速高性能な試験システム、例えば５００ＭＨｚのテストレートでタイミング確度８０ピコセカンドの仕様による場合は、テストピンに対応する全ての回路基板がこの性能を満たすように同一に構成される。このため半導体試験システム全体としてのコストが非常に高くなる。また全て同一の回路を各テストピンに実装するので、試験システムは画一的な試験内容しか実施できない。
【００１４】
被試験デバイスには、アナログ機能とデジタル機能の混在したタイプのものがある。その典型的な例としては、オーディオ用ＩＣや通信機器用ＩＣのようなＡＤ変換器やＤＡ変換器とディジタル信号処理回路を含む被試験デバイスがある。従来の半導体試験システムでは、１のシステムが１の機能試験のみをすることができるように構成されている。したがって、上記のようなミクストシグナル集積回路を試験する場合は、ＡＤ変換器の試験の後にＤＡ変換器の試験を行い、さらにその後にディジタル信号処理回路を試験する等、各機能ブロックについての試験を個別に行う必要があった。
【００１５】
被試験デバイスがロジックでのみ構成される場合であっても、全ての入出力ピンにおいて、最高性能を要することはほとんどまれである。例えば、非常に高速な動作をし、そのため高速な試験信号を与える必要があるピンはわずか数ピンであり、他の数百ピンは低速な動作のみを行うため、低速な試験信号を与えればよいようなＬＳＩデバイスが一般的である。また最近特に注目されているシステムオンチップ（ＳｏＣ）のような半導体デバイスも、上記のような信号速度の関係が当てはまる。
【００１６】
このように、従来の半導体試験システムは、異なる種類の試験を同時に平行に行うことはできないため、特にミクストシグナル被試験デバイスの試験に長時間を要する欠点があった。また現実の被試験デバイスのわずかのピンでのみ必要とする性能を全てのテストピンに備えているため、全体のコストが高くならざるを得なかった。
【００１７】
従来の半導体試験システムにおいて、上記のように同一回路構成を多数搭載する理由、すなわち異なる回路構成を混在させて異なる複数の試験を並列に行うようにしていない理由の１つは、上述したサイクルベースにより試験パターンを形成するようにシステムが構成されているからである。サイクルベースにより試験パターンを形成する方式では、ソフトウエアやハードウエアが複雑になり、異なる回路構成を混在させることは実際上困難だからである。
【００１８】
その理由を説明するために、ここでサイクルベースの試験データを用いて試験パターンを形成する場合と、イベントベースの試験データを用いて同一の試験パターンを形成する場合の比較を第３図の波形等を用いて簡単に示す。より詳細には本出願と同じ譲受人の有する上記の米国特許出願に記載されている。
【００１９】
第３図の例では、半導体デバイスの設計段階で得られた、論理シミュレーションの結果データを格納したダンプファイル３７からのデータを利用して試験パターンを形成する場合を示している。そのダンプ出力データは、設計したＬＳＩデバイスの入出力信号変化とその時間をイベントベースで現わしたデータであり、例えば波形３１を表現するような場合、右下部の記述３８のようになっている。
【００２０】
その記述に基づいて、波形３１に示すようなテストパターンを形成することを想定する。この波形３１では、ピン（テスタピンあるいはテストチャンネル）ＳａとＳｂから発生されるテストパターンの波形が描かれている。この波形を表現するための、イベントデータは、記述３８に示すように、各イベントをセットエッジＳａｎ，Ｓｂｎとそのタイミング（例えば基準点からの時間の経過）、およびリセットエッジＲａｎ、Ｒｂｎとそのタイミングで記述されている。
【００２１】
従来の半導体試験装置で使用するサイクルベース方式によりテストパターンを形成するためには、試験データを試験サイクル（テスタレート）、波形（波形種類、エッジタイミング）、およびベクタの各記述に分けて構成する必要がある。その記述例を第３図中央部および左部に示す。サイクルベースのテストパターンの場合、左部の波形３３のように、テストパターンを各試験サイクル（ＴＳ１，ＴＳ２，ＴＳ３）に分けて、その試験サイクルの中で各波形とそのサイクル内での遅延時間を定義する。
【００２２】
そのための波形、タイミングおよび試験サイクルのデータ記述例が、タイミングデータ（テストプラン）３６に示されており、その波形の”１”または”０”あるいは”Ｚ”等の論理がベクタデータ（パターンデータ）３５に示されている。例えばタイミングデータ３６では、試験サイクルが”ｒａｔｅ”としてその時間間隔が規定され、波形種類はＲＺ（リターンゼロ），ＮＲＺ（ノンリターンゼロ），ＸＯＲ（排他論理）等で規定される。さらに各波形のタイミングが、該当する試験サイクルのエッジからの遅延時間として規定される。
【００２３】
このように従来の半導体試験システムでは、サイクルベースでテストパターンを形成するため、パターン発生器、タイミング発生器あるいは波形整形回路のハードウエア構成が複雑となっており、またそれらハードウエアで使用するソフトウエアも複雑となっている。また各ピン（上例のＳａとＳｂ）間が共通のテストサイクルで扱われるため、各ピン間で異なるサイクルのテストパターンを同時に発生することは困難である。
【００２４】
したがって、従来の半導体試験システムでは、全てのテストピンについて同一の回路構成を採用しており、異なる性能のボードを混在させることは困難であった。このため、アナログ機能ブロックについての試験とロジック機能ブロックについての試験を同時に平行して行うことは困難であった。また例えば高速タイプの回路構成を取っていても、低速タイプで必要とする性能（例えば高電圧大振幅やドライバの禁止機能等）を備える必要があり、高速性能を直接的に実現するさまたげともなっていた。
【００２５】
一方イベントベースにより試験パターンを形成する場合には、メモリに蓄積したセット・リセットのデータとそのタイミングデータを読み出すのみでよく、そのハードウエアやソフトウエアの構成は極めて単純である。また各ピンがサイクルではなく、イベントの有無として独立に動作できるため、異なる機能や周波数レンジのテストパターンを同時に形成することができる。
【００２６】
上述のように、本発明の発明者等はイベント方式の半導体試験システムを提案している。この方式ではハードウエアの構成もソフトウエアの内容も極めて単純となるため、異なる性能の試験回路が混在してもシステム全体として機能できる。またテストピン間が相互に独立して動作できるので、異なる機能や周波数レンジのテストを同時に平行して実施することができる。
【００２７】
【発明が解決しようとする課題】
したがって、本発明の目的は、テストピンに応じて異なる性能の試験回路をモジュール形式で組み合わせて構成することにより、アナログ機能とディジタル機能の混在した被試験デバイスについて、そのアナログ機能とディジタル機能を同時に平行に試験することができる半導体試験システムを提供することにある。
【００２８】
本発明の他の目的は、異なるピン数や性能のモジュールを自由に組み合わせてテスタ本体（テストヘッド）に組み込めるように、テスタ本体とモジュールとの接続部分の仕様を標準化した半導体試験システムを提供することにある。
【００２９】
本発明のさらに他の目的は、複数の異なる性能のテスタモジュールを組み合わせることにより、異なる種類の複数の被試験デバイスまたは複数の機能ブロックの試験を同時に実施できる半導体試験システムを提供することにある。
【００３０】
本発明のさらに他の目的は、複数の異なる性能のテスタモジュールを組み合わせることにより、被試験デバイスで必要とする試験を全体として低コストで実現できるとともに、将来の機能の向上を実現できる半導体試験システムを提供することにある。
【００３１】
【課題を解決するための手段】
本発明の半導体試験システムは、２以上の異なる種類の性能を有するテスタモジュールと、その異なる種類の性能を有する２種以上のテスタモジュールを２個以上組み合わせて搭載するテストヘッドと、そのテストヘッド上に設けられ、テスタモジュールと被試験デバイスを電気的に接続する手段と、被試験デバイスがアナログとディジタルの混成ＩＣのときはその混成ＩＣに対応した付加回路と、そのテストヘッドに搭載された上記テスタモジュールとシステムバスを介して通信することにより、システム全体の動作を制御するホストコンピュータとにより構成される。例えばテスタモジュールの一方の性能は高速度で高タイミング確度であり、他方の性能は低速度で低タイミング確度である。
【００３２】
また本発明の半導体試験システムにおいては、上記テスタモジュールは複数のイベントテスタボードからなり、それぞれそのイベントテスタボードは、ホストコンピュータからの指令に基づき各ボードから対応する被試験デバイスピンにテストパターンを与えその被試験デバイスからの出力信号の検証を行う。
【００３３】
このように、本発明における半導体試験システムは、完全なモジュール化が達成できるので、被試験デバイスの種類や試験目的等に応じた柔軟な構成とすることができる。このため被試験デバイスがミクストシグナル集積回路（アナログとディジタルの混成した集積回路）であっても、そのアナログ部分とディジタル部分を並列に同時に試験することができる。また被試験デバイスがロジックのみの高速ＩＣであっても、現実に高速動作をしているピンは限られており、したがって現実の試験システムに必要な性能としては、少数のテストピンのみが高速であればよい。本発明の半導体試験システムでは、テストヘッドとテスタモジュールの接続部の仕様が標準化され、その仕様に準じたインタフェースを有するテスタモジュールをテストヘッド内のどの位置にも搭載可能である。
【００３４】
また本発明の半導体試験システムでは、テスタモジュール（テスタボード）をテスト実行に必要な情報を全て有するイベント形式で構成している。したがって、従来方式で必要とした各テストサイクルの開始を示す同期信号やその同期信号に同期して動作するパターン発生器等を必要としない。このため各テストピンが独立して動作可能となり、上述のように、異なる性能のテスタモジュールを混在させて１つのシステムとして機能させることが可能となる。またアナログとディジタルのように異なる種類の試験を同時に実行できる。
【００３５】
さらにイベント形式のテスタ構成とすることにより、必要とするハードウエア量を大幅に減少でき、かつ各モジュールを制御するためのソフトウエアは大幅に単純化される。このため、全体としての物理的装置を小型化でき、したがってコストの低下や設置フロアスペースの減少、それらに伴う各種費用の削減が実現できる。
【００３６】
さらに本発明の試験システムは、電子設計自動化（ＥＤＡ）手法による設計の段階で得られた被試験デバイスの論理シミュレーションデータを直接的に使用してテストパターンを形成し、その被試験デバイスの試験を実行できる。このため本発明の半導体試験システムは、デバイスの設計から検証までのターンアラウンドタイムを大幅に短縮でき、試験コストの低下と試験効率の向上を実現できる。
【００３７】
【発明の実施の形態】
本発明の実施例を第４図ー第１０図を参照して説明する。第４図のブロック図は、本発明の半導体試験システムによりアナログ・ディジタル混成集積回路（ミクストシグナルＩＣ）を試験する場合の概略構成例を示している。この発明の半導体試験システムでは、テストヘッド（テスタ本体）にモジュール化したテスタ（以後「テスタモジュール」）を複数個自由に搭載できるように構成している。テスタモジュールは例えば同一のモジュールが必要なピン数に応じて複数搭載することも、異なる性能、例えば高速モジュールＨＳＭと低速モジュールＬＳＭを必要に応じて組み合わせることも可能である。
【００３８】
後で第６図および第７図に基づいて説明するが、この各テスタモジュールには複数、例えば８枚の、イベントテスタボード４３が搭載されている。また各イベントテスタボードには複数のテスタピン、例えば３２ピンに相当するイベントテスタ６６が３２個搭載されている。したがって第４図の例では、イベントテスタボード４３1により被試験デバイスのアナログ部分を担当し、他のテスタボードで被試験デバイスのディジタル部分を担当している。
【００３９】
第４図の試験システムの概略を説明する。この例では、複数のイベントテスタボード４３が、ホストコンピュータであるテスタコントローラ４１によりシステムバス６４を通して制御される。上述のようにイベントテスタボードは例えば８枚が１個のテスタモジュールに格納されている。また第４図では示されていないが、通常そのようなテスタモジュールを２個以上用いて試験システムを構成する。
【００４０】
この構成において、イベントテスタボード４３は被試験デバイス１９にテストパターン（試験信号）を与え、その結果としての被試験デバイスの応答信号を評価する。被試験デバイスのアナログ機能の試験のために、ＤＡ変換器やＡＤ変換器あるいはフィルタ等の付加回路４８が必要に応じて用いられる。
【００４１】
各イベントテスタボード４３は、例えば３２チャンネルのイベントテスタ６６1ー６６32とインタフェース５３、プロセッサ６７およびメモリ６８により構成されている。各イベントテスタは１のテスタピンに対応し、その内部構成は同一ボード内ではそれぞれ同一である。この例では各イベントテスタ６６は、イベントメモリ６０、イベント実行ユニット４７、ドライバコンパレータ６１および試験結果メモリ５７により構成されている。
【００４２】
イベントメモリ６０にはテストパターンを形成するためのイベントデータが格納されており、このイベントデータを用いてイベント実行ユニット４７によりテストパターンが形成される。テストパターンはドライバコンパレータ６１を経由して被試験デバイスに与えられる。被試験デバイスの入力ピンがアナログ入力である場合には、上述した付加回路４８によりテストパターンをＤＡ変換器によりアナログ信号に変換して被試験デバイスに入力する。被試験デバイス１９の出力信号はドライバコンパレータ６１により期待値と比較されて、その結果が試験結果メモリ５７に格納される。被試験デバイスの出力信号がアナログ信号の場合は、必要に応じて付加回路４８内のＡＤ変換器によりディジタル信号に変換する。
【００４３】
第５図は、各イベントテスタボード４３内のイベントテスタ６６の構成例をより詳細に示すブロック図である。このイベント方式による半導体試験装置の詳細については、上記の米国特許出願のほか、同一譲受人による米国特許出願番号０９／２５９４０１にも詳述されている。第５図において第４図と共通部分は同一符号で示している。
【００４４】
インタフェース５３とプロセッサ６７は、システムバス６４を経由してテスタコントローラ（ホストコンピュータ）４１に接続される。インタフェース５３は、例えば被試験デバイスのピンに対応するイベントテスタの割り当てを行うために、イベントテスタボード内のレジスタ（図示せず）にテスタコントローラ４１からのデータを書き込む際に用いる。例えばホストコンピュータからグループ指定アドレスがシステムバス６４に出された場合に、そのアドレスを解読して自己のテスタ内のレジスタへデータの書き込みを可能にする。
【００４５】
プロセッサ６７は例えば各イベントテスタボード毎に設けられ、ボード内部の動作、例えばイベント（テストパターン）の発生、デバイスピンの出力信号の検証、フェイルデータの収集等を制御する。プロセッサ６７は各ボードごとに設けても良いし、複数のボード単位で備えても良い。またプロセッサ６７はボードに備える必要は必ずしもなく、テスタコントローラ４１から各イベントテスタボードを直接的に制御してもよい。
【００４６】
アドレス制御部５８は、例えば単純な形態としてはプログラムカウンタであり、この図の場合、フェイルメモリ５７やイベントメモリ６０のアドレスを制御している。イベントタイミングデータは、テストプログラムとして、ホストコンピュータからイベントメモリ６０に転送される。
【００４７】
上記のように、イベントメモリ６０は、各イベント（１から０、０から１の変化点）のタイミングを現すイベントタイミングデータを格納する。例えばイベントタイミングデータ中の基本クロック周期の整数倍のデータと、タイミングデータ中の基本クロック周期の端数データとに分けて格納している。好ましくはこのようなタイミングデータは、圧縮されてイベントメモリ６０に格納される。
【００４８】
第４図のイベント実行ユニット４７は第５図の例では、デコンプレッション・ユニット６２、タイミングカウント・スケーリング６３、およびイベント発生器１６４により構成されている。デコンプレッション・ユニット６２は、イベントメモリ６０からの圧縮されたタイミングデータを伸張（復元）させる。タイミングカウント・スケーリング６３は、イベントタイミングデータを加算しあるいは倍率変更して、各イベントのタイミングを所定の基準時間からのタイミング（遅延時間）としてあらわす。
【００４９】
イベント発生器１６４は、その結果としてのタイミングデータにより、テストパターンを発生し、ドライバコンパレータ６１を経由して、被試験デバイス１９に与える。被試験デバイスの応答を検証することにより、デバイス１９の所定ピンの試験が実行される。ドライバコンパレータ６１は、第４図のように、主として対応するデバイスピンに与える試験パターンを駆動するドライバと、デバイスピンからの応答出力信号を受けてその電圧値を判定し、期待値と比較するためのコンパレータで構成される。
【００５０】
以上、イベントテスタの構成概要を説明した。このテスタでは被試験デバイスへの入力信号およびその出力比較は、イベント形式で取り扱われている。上述のようにイベント形式では、入力信号や出力比較信号の変化情報はアクション情報（セット・リセット）と時間情報（基準点からの時間）により構成されている。
【００５１】
従来技術による試験システムでは、イベント形式で必要とするメモリ容量を低減するためにサイクルベースを採用していた。サイクルベースでは、上記時間情報をサイクル情報（同期信号）と遅延時間情報として、上記アクション情報を波形モードとパターンデータとして構成している。この場合、遅延時間はそのデータ数に制限があり、またパターンデータを柔軟に発生させるためにはループやサブルーチンのような機能を多用する必要があった。したがって、全体として複雑な構成と動作が必要であった。
【００５２】
本発明のイベントテスタでは、従来のサイクルベースの試験システムのような複雑な構成や動作を要しないので、テストピンの増加や異なる性能のテストピンの混在が容易に実現できる。一方、イベントテスタは大きなメモリ容量を必要とするが、メモリが急速に高密度化低価格化する現在、メモリ容量の増大はさほど重要ではない。
【００５３】
上述のように、イベントテスタは個々のテストピン毎に、あるいは所定数のテストピンのグループ毎に独立した試験動作ができる。このためアナログ信号とディジタル信号の混在した（ミクストシグナル）被試験デバイスの試験のように、異なる種類の試験を必要とする場合であっても、それらの試験を同時に平行して実行することができる。これら複数の異なる試験の開始や終了タイミングについても独立して設定することができる。
【００５４】
第６図は、本発明によるテスタモジュールをテストヘッドに組み込むことにより異なる性能にグループ分けされたテストピンを有する半導体試験システムを構成するための概念図である。
【００５５】
テストヘッド１２４には複数のテスタモジュールが、例えばそのテストヘッドに結合されるテストフィクスチャ１２７のピン数や被試験デバイスの種類やピン数に応じて組み合わされる。後述のように、テストフィクスチャ１２７とテスタモジュールのインタフェースはその仕様を標準化しておき、テスタモジュールをテストヘッド内のどの位置に組み込むことも可能とする。
【００５６】
テストフィクスチャ１２７は、例えばポゴピンのような伸縮可能なコネクタを多数搭載し、テスタモジュールとパフォーマンスボード１２８を電気的かつ機械的に結合する。被試験デバイス１９は、パフォーマンスボード１２８上のテストソケットに挿入されて、半導体試験システムとの電気的接続がされる。第４図に示した、アナログ試験用の付加回路４８は、例えばパフォーマンスボード１２８上に被試験デバイスの仕様に応じて設けられる。
【００５７】
各モジュールは所定のテストピン数のグループとされる。例えば１個の高速モジュールＨＳＭには１２８ピン（チャンネル）分のボードが搭載され、１個の低速モジュールＬＳＭには２５６（チャンネル）ピン分のボードが搭載される。これらの数値は単なる例であり、より小さなピン数あるいは大きなピン数のグループでもよい。第７図の例では、テスタモジュールの基本ユニットとして２５６チャンネルで構成され、イベントテスタボード４３が８枚収納される。各イベントテスタボード４３には３２個イベントテスタが構成されている。
【００５８】
テスタモジュール内の各ボードは、上述したようなイベントテスタとして構成され、被試験デバイス１９の対応するピンにテストパターンを、パフォーマンスボード１２８を経由して与える。またテストパターンに対する被試験デバイス１９の応答出力がパフォーマンスボード１２８を経由して対応するテスタモジュール内のボードに与えられ、例えば期待値と比較されてその正否が判定される。
【００５９】
各テスタモジュールにはインタフェース（接続部）１２６が設けられている。この接続部１２６はテストフィクスチャ１２７の標準仕様に合致するように構成される。例えば対象とするテストヘッドに用いられるテストフィクスチャ１２７の接続ピンの構造、インピーダンス、ピン間距離（ピンピッチ）あるいは相対位置等が標準仕様化される。この標準仕様にマッチするインターフィス１２６をテスタモジュールに備えることにより、テスタモジュールの自由な組み合わせにより試験システムを構成できる。
【００６０】
このような本発明の構成により、被試験デバイスに合った最適のコストパフォーマンスの試験システムを構成できる。また試験システムの性能を向上させる場合でも、一部のテストモジュールを交換することにより達成される場合が多いので、全体として試験設備の長寿命化が実現できる。さらに複数の異なる性能のモジュールの混在が可能なため、必要な性能を該当するモジュールで直接的に実現することができるので、試験システムの性能向上が容易になる。
【００６１】
第８図は、本発明の半導体試験システムにより、アナログとディジタルの混成した被試験デバイス１９内の異なる試験を並列に実行する概念を示すブロック図である。この例において被試験デバイス１９は、ＡＤ変換回路、ロジック回路、ＤＡ変換回路を有している。上述のように、本発明の半導体試験システムは、例えば所定数テストピンのグループ毎に独立した試験動作ができるので、このピングループをこれらの被試験回路に割り当てて、並列に試験できる。
【００６２】
第９図（Ａ）と第９図（Ｂ）は、従来の半導体試験装置によるミクストシグナルＩＣの試験プロセスと、本発明の半導体試験システムによるミクストシグナルＩＣの試験プロセスを比較して表示した概念図である。先に説明したように、従来の半導体試験装置により、第８図のようなミクストシグナルＩＣを試験する場合、１の試験を終了後に他の試験を実行するというプロセスを踏む必要がある。このため、試験を完了するまでには、第９図（Ａ）に示すように、各試験時間の総和の時間が必要となる。
【００６３】
これに対し、本発明の半導体試験システムにより、第８図のミクストシグナルＩＣを試験する場合には、第９図（Ｂ）に示すように、ＡＤ変換回路、ロジック回路、ＤＡ変換回路について、それらを同時に並列に試験することができる。このため、その試験に要する時間を大幅に短縮できる。なお第９図の例において、ＡＤ変換回路やＤＡ変換回路の試験の後に、その測定値を所定式により演算等を行って評価することが一般であるため、ソフトウエアによる演算（コンピュテーション）時間を加えている。
【００６４】
第１０図に本発明による半導体試験システムの外観図例を示す。第１０図において、ホストコンピュータ（メイン・システム・コンピュータ）４１は、例えばグラフィック・ユーザ・インタフェース（ＧＵＩ）を有するワークステーションであり、ユーザインタフェースとして機能するとともに、試験システム全体の動作制御を行う。ホストコンピュータ４１と試験システム内部のハードウエアは、システムバス６４（第４図および第５図）により接続される。
【００６５】
本発明によるイベントテスタは、従来のサイクルベースで構成された半導体試験システムと異なり、パターン発生器やタイミング発生器等に相当するハードウエアを要しない。したがって、モジュール化したイベントテスタを全てテストヘッド（テスタ本体）１２４内に収容する構成として、全体の物理的サイズを大幅に縮小できる。
【００６６】
以上のように、本発明の半導体試験システムは、テストピン間で相互に独立した動作が可能であり、所定テストピンのグループと他のグループ間で異なる被試験デバイスや被試験ブロックを同時に担当することができる。したがって、本発明の半導体試験システムにより、被試験デバイス内のアナログ回路とディジタル回路の試験を同時に平行して実施できる。
【００６７】
好ましい実施例しか明記していないが、上述した開示に基づき、添付した請求の範囲で、本発明の精神と範囲を離れることなく、本発明の様々な形態や変形が可能である。
【００６８】
【発明の効果】
上述のように本発明の半導体試験システムでは、テスタモジュール（テスタボード）をテスト実行に必要な情報を全て有するイベント形式で構成している。したがって、従来方式で必要とした各テストサイクルの開始を示す同期信号やその同期信号に同期して動作するパターン発生器等を必要としない。このため各テストピンが独立して動作可能となり、上述のように、アナログやディジタルのような異なる種類のテストが同時に実施できる。
【００６９】
本発明の半導体試験システムでは、完全なモジュール化が達成できるので、被試験デバイスの種類や試験目的等に応じた柔軟な構成とすることができる。また必要とするハードウエア量を大幅に減少でき、かつ各モジュールを制御するためのソフトウエアは大幅に単純化される。このため上述のように、異なる性能のテスタモジュールを混在させて１つのシステムとして機能させることが可能となる。また第６図に示すように、全体としの物理的装置を小型化でき、したがってコストの低下や設置フロアスペースの減少、それに伴う各種費用の減少が実現できる。
【００７０】
さらに本発明の試験システムは、電子設計自動化（ＥＤＡ）手法による設計の段階で得られた被試験デバイスの論理シミュレーションデータを直接的に使用してテストパターンを形成し、その被試験デバイスの試験を実行できる。このため本発明の半導体試験システムは、デバイスの設計から検証までのターンアラウンドタイムを大幅に短縮できる、試験コストの低下と試験効率の向上を実現できる。
【図面の簡単な説明】
【図１】従来技術における半導体試験システム（ＬＳＩテスタ）の基本的構成例を示すブロック図である。
【図２】従来技術における半導体試験システムの一般的な外観を示す概念図である。
【図３】従来の半導体試験装置において、サイクルベースによりテストパターンを形成するためのデータ記述例と、それと同一のテストパターンをイベントベースでテストパターンを形成するためのデータ記述例を比較するための図である。
【図４】本発明による半導体試験システムにより、ミクストシグナルＩＣ（混成集積回路）を試験する場合の、試験システムの構成例を示すブロック図である。
【図５】本発明によるイベントベースで形成され、テスタモジュールに組み込まれるイベントテスタボード内に構成される各イベントテスタの回路構成例を示すブロック図である。
【図６】本発明によるテスタモジュールをテストヘッドに組み込むことにより、異なる性能にグループ分けされたテストピンを有する半導体試験システムを構成するための概念図である。
【図７】本発明による半導体試験システムにおいて、１のテスタモジュールが複数のイベントテスタボードで構成される例を示すブロック図である。
【図８】被試験デバイスがアナログ信号とディジタル信号の混成したミクストシグナルＩＣである場合のその内部構成例と、その被試験デバイスを本発明の半導体試験システムで並列に試験するための概念を示すブロック図である。
【図９】（Ａ）および（Ｂ）は、従来の半導体試験装置によるミクストシグナルＩＣの試験プロセスと、本発明の半導体試験システムによるミクストシグナルＩＣの試験プロセスを比較して表示した概念図である。
【図１０】本発明におけるモジュール形式半導体試験システムの外観を示す概念図である。
【符号の説明】
１９          被試験デバイス
４１          テスタコントローラ
４３          イベントテスタボード
４７          イベント実行ユニット
４８          付加回路
５３          インタフェース
５７          試験結果メモリ
６０          イベントメモリ
６１          ドライバコンパレータ
６４          システムバス
６６          イベントテスタ
６７          プロセッサ
６８          メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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