(57)【特許請求の範囲】
【請求項１】
複数の機能ブロックと、前記複数の機能ブロックのうち動作させる機能ブロックに対して選択信号を供給する選択信号生成回路とを有し、
前記複数の機能ブロックは、
前記選択信号とシステムクロックが供給され、前記選択信号が供給されている場合に前記システムクロックに基づく制御クロックを生成し、前記選択信号が供給されていない場合に前記制御クロックの生成を停止するクロック生成ユニットと、
電源とグランドの間に、前記制御クロックがゲートに供給されるｐ型トランジスタと、入力信号がゲートに供給されるｎ型トランジスタとが直列に設けられ、前記ｐ型トランジスタと前記ｎ型トランジスタとの間のノードが、前記制御クロックの供給に応答しプリチャージされ、前記入力信号に応じてディスチャージされるダイナミック回路とを有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記クロック生成ユニットは、
前記選択信号とシステムクロックが供給され、前記選択信号の供給に応答して制御クロックイネーブル信号の生成を開始し、前記システムクロックの１サイクルの終了に応答して前記制御クロックイネーブル信号の生成を終了するクロック制御部と、
前記制御クロックイネーブル信号と前記システムクロックが供給され、前記制御クロックイネーブル信号が供給されている間は前記システムクロックに基づく前記制御クロックを生成し、前記制御クロックイネーブル信号が供給されていない間は前記制御クロックの生成を停止するクロック生成部とを有することを特徴とする半導体装置。
【請求項３】
請求項２において、
前記クロック生成ユニットは、
省電力モード信号が供給されている場合に、前記選択信号の供給に応答して前記制御クロックイネーブル信号の生成を開始し、前記システムクロックの１サイクルの終了に応じて前記制御クロックイネーブル信号の生成を終了し、前記省電力モード信号が供給されていない場合に、前記選択信号の入力にかかわらず前記制御クロックイネーブル信号を生成する前記クロック制御部を有することを特徴とする半導体装置。
【請求項４】
複数のメモリブロックと、前記複数のメモリブロックのうち読み出し、もしくは、書き込みを行うメモリブロックに対してブロック選択信号を供給するアドレスプリデコーダとを有し、
前記複数のメモリブロックは、
前記ブロック選択信号とシステムクロックが供給され、前記ブロック選択信号が供給されている場合に前記システムクロックに基づく制御クロックを生成し、前記ブロック選択信号が供給されていない場合に前記制御クロックの生成を停止するクロック生成ユニットと、
データを保持するメモリセル群と、
メモリセルのデータのワード線を選択するローデコーダと、
前記ローデコーダで選択された前記ワード線をドライブするロードライバと、
前記メモリセルのカラムを選択するカラムデコーダと、
前記カラムデコーダで選択された前記カラムにカラム選択信号CSLを供給するカラムドライバと、
前記メモリセル群の前記ビット線を入力し、読み出しデータを出力する出力回路群とを有し、
前記ローデコーダと前記ロードライバと前記カラムデコーダと前記カラムドライバと前記出力回路群が、電源とグランドの間に、前記制御クロックがゲートに供給されるｐ型トランジスタと、入力信号がゲートに供給されるｎ型トランジスタとが直列に設けられ、前記ｐ型トランジスタと前記ｎ型トランジスタとの間のノードが、前記制御クロックの供給に応答しプリチャージされ、前記入力信号に応じてディスチャージされるダイナミック回路で構成されていることを特徴とする半導体メモリ。
【請求項５】
請求項４において、
前記クロック生成ユニットは、
前記ブロック選択信号とシステムクロックが供給され、前記ブロック選択信号の供給に応答して制御クロックイネーブル信号の生成を開始し、前記システムクロックの１サイクルの終了に応答して前記制御クロックイネーブル信号の生成を終了するクロック制御部と、
前記制御クロックイネーブル信号と前記システムクロックが供給され、前記制御クロックイネーブル信号が供給されている間は前記システムクロックに基づく前記制御クロックを生成し、前記制御クロックイネーブル信号が供給されていない間は前記制御クロックの生成を停止するクロック生成部とを有することを特徴とする半導体メモリ。
【請求項６】
請求項５において、
前記クロック生成ユニットは、
省電力モード信号が供給されている場合に、前記ブロック選択信号の供給に応答して前記制御クロックイネーブル信号の生成を開始し、前記システムクロックの１サイクルの終了に応じて前記制御クロックイネーブル信号の生成を終了し、前記省電力モード信号が供給されていない場合に、前記ブロック選択信号の入力にかかわらず前記制御クロックイネーブル信号を生成する前記クロック制御部とを有することを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック回路を用いた半導体装置に関するものであり、特に、ダイナミック回路の省電力化を実現する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の集積化に伴い、半導体装置の消費電力が増大している。従って半導体装置の省電力化が望まれるが、消費電力を抑制する回路としては、たとえば、以下の特許文献１に記載されている回路などの例がある。しかし、特許文献１に記載の技術は、フリップフロップ回路の省電力化に関するものであり、ダイナミック回路全般に適用できるものではない。【０００３】
本来的に省電力化できるＣＭＯＳ回路のうち、スタティック回路は、入力数に応じてｎ型MOSトランジスタとｐ型MOSトランジスタとを組み合わせて構成される。しかし、ｐ型MOSトランジスタはｎ型MOSトランジスタに比べて動作速度が遅く、回路の高速化のためにはできるだけ直列接続していないことが望ましい。【０００４】
図１は、スタティック回路で実現された８入力ＯＲ回路を示す図である。図１のＯＲ回路の８個の入力端子a0〜a7は、８個のｐ型MOSトランジスタ410〜417と８個のｎ型MOSトランジスタ420〜427のゲートにそれぞれ接続される。直列に接続されているｐ型MOSトランジスタ410〜417と、並列に接続されているｎ型MOSトランジスタ420〜427との間のノード440にはインバータ430が接続され、その出力がこのＯＲ回路の出力端子となる。【０００５】
このＯＲ回路では８入力a0〜a7が全て低レベル（以下Ｌレベル）になる場合、ｐ型MOSトランジスタ410〜417が全て導通し、ノード440が高レベル（以下Ｈレベル）になる。そして、インバータ430で反転したＬレベルが出力zに出力される。この場合、８個のｐ型MOSトランジスタ417〜410が全て導通しなければならないため、遅延時間が大きくなる。このように入力数の多いＯＲ回路は、スタティック回路で構成するとｐ型MOSトランジスタが直列に接続されるため、動作速度が遅くなり、装置全体の動作速度を遅くする原因となる。もしくは、ｐ型MOSトランジスタの直列数を減らすためには論理段数を増やす必要があるため、１段当たりの遅延時間は改善されるが、トータルの遅延時間としては改善効果が小さい。【０００６】
そこで、ｐ型MOSトランジスタに起因する動作の遅延を改善するためにダイナミック回路が提案された。ここでも簡単のためダイナミック回路を８入力ＯＲ回路を例に説明する。【０００７】
図２は８入力ＯＲ回路をダイナミック回路で実現した構成図である。クロックCKが入力されるｐ型MOSトランジスタ520とｎ型MOSトランジスタ550の間には、並列に接続された８個のｎ型トランジスタ510〜517が構成されている。そのｎ型トランジスタ510〜517のゲートには、８入力ＯＲ回路の入力端子b0〜b7がそれぞれ接続されている。そして、ｐ型MOSトランジスタ520と並列に接続された８個のｎ型トランジスタ510〜517の間にあるノード560には、インバータ540が接続され、その出力は８入力ＯＲ回路の出力となる。また、ｐ型MOSトランジスタ530はノード560のＨレベルのラッチのために設けられ、このゲートにもインバータ540の出力が入力される。【０００８】
この回路はクロックＣＫがＬレベルになると、ｐ型ＭＯＳトランジスタ520がオン、ｎ型ＭＯＳトランジスタ550がオフとなり、ノード560がプリチャージされ、そのときの出力ｚは入力a0〜a7の値にかかわらずＬレベルになる（プリチャージモード）。そして、クロックＣＫがＨレベルになったときに、ｎ型ＭＯＳトランジスタ550がオンになり、演算結果を出力する（エバルエーションモード）。8入力b0〜b7が全てＬレベルである場合は、ノード560がｐ型MOSトランジスタ530によりプリチャージされたままであるため、出力ｚはＬレベルである。この場合、クロックＣＫがＬレベルの時にＬレベルにリセットされた出力ｚが、クロックＣＫのＨレベルへの切り換わりの後もＬレベルのままである。つまり、この場合の遅延時間は０である。一方、８入力b0〜b7のうちのどれかがＨレベルである場合は、クロックＣＫにＨレベルが入力された時にノード560がディスチャージされるため、出力ｚはＨレベルになる。この場合の遅延時間は、グランドから出力端子までの経路上にあるインバータ１つとｎ型MOSトランジスタ２つ分のみである。【０００９】
このように、ダイナミック回路で構成した場合、スタティック回路で構成した場合と比べて、遅延時間を少なくすることができる。
【特許文献１】特開２０００−２３２３３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、スタティック回路では入力の変化に対応して出力ｚに変化がある場合にのみ、チャージやディスチャージが行われ、入力が変化せず出力ｚに変化がない場合は、電力を消費しない。それに対して、ダイナミック回路では、入力b0〜b7のいずれかがHレベルの場合は、クロックCKのサイクルのたびにプリチャージとディスチャージが行われる。そのため、入力b0〜b7に変化がなくても消費電力が発生する。即ち、ダイナミック回路で構成した場合、スタティック回路で構成した場合と比べて遅延時間を少なくすることができるが、消費電力はスタティック回路で構成した場合よりも大きくなる。【００１１】
そこで、本発明の目的は、高速動作が可能なダイナミック回路を用い、かつ消費電力の低減が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明の第一の側面によれば、複数の機能ブロックと、前記複数の機能ブロックのうち動作させる機能ブロックに対して選択信号を供給する選択信号生成回路とを有する半導体装置において、前記複数の機能ブロックは、前記選択信号とシステムクロックが供給され、前記選択信号が供給されている場合に前記システムクロックに基づく制御クロックを生成し、前記選択信号が供給されていない場合に前記制御クロックの生成を停止するクロック生成ユニットと、電源とグランドの間に、前記制御クロックがゲートに供給されるｐ型トランジスタと、入力信号がゲートに供給されるｎ型トランジスタとが直列に設けられ、前記ｐ型トランジスタと前記ｎ型トランジスタとの間のノードが、前記制御クロックの供給に応答しプリチャージされ、前記入力信号に応じてディスチャージされるダイナミック回路とを有することを特徴とする。【００１３】
上記発明の第一の側面において、好ましい実施例では、前記クロック生成ユニットは、前記選択信号とシステムクロックが供給され、前記選択信号の供給に応答して制御クロックイネーブル信号の生成を開始し、前記システムクロックの１サイクルの終了に応答して前記制御クロックイネーブル信号の生成を終了するクロック制御部と、  前記制御クロックイネーブル信号と前記システムクロックが供給され、前記制御クロックイネーブル信号が供給されている間は前記システムクロックに基づく前記制御クロックを生成し、前記制御クロックイネーブル信号が供給されていない間は前記制御クロックの生成を停止するクロック生成部とを有することを特徴とする。【００１４】
また、上記発明の第一の側面において、好ましい実施例では、省電力モード信号が供給されている場合に、前記選択信号の供給に応答して前記制御クロックイネーブル信号の生成を開始し、前記システムクロックの１サイクルの終了に応じて前記制御クロックイネーブル信号の生成を終了し、前記省電力モード信号が供給されていない場合に、前記選択信号の入力にかかわらず前記制御クロックイネーブル信号を生成する前記クロック制御部を有することを特徴とする。【００１５】
また、本発明の第二の側面によれば、複数のメモリブロックと、前記複数のメモリブロックのうち読み出し、もしくは、書き込みを行うメモリブロックに対してブロック選択信号を供給するアドレスプリデコーダとを有する半導体メモリにおいて、前記複数のメモリブロックは、前記ブロック選択信号とシステムクロックが供給され、前記ブロック選択信号が供給されている場合に前記システムクロックに基づく制御クロックを生成し、前記ブロック選択信号が供給されていない場合に前記制御クロックの生成を停止するクロック生成ユニットと、データを保持するメモリセル群と、メモリセルのデータのワード線を選択するローデコーダと、前記ローデコーダで選択された前記ワード線をドライブするロードライバと、前記メモリセルのカラムを選択するカラムデコーダと、前記カラムデコーダで選択された前記カラムにカラム選択信号CSLを供給するカラムドライバと、前記メモリセル群の前記ビット線を入力し、読み出しデータを出力する出力回路群とを有し、前記ローデコーダと前記ロードライバと前記カラムデコーダと前記カラムドライバと前記出力回路群が、電源とグランドの間に、前記制御クロックがゲートに供給されるｐ型トランジスタと、入力信号がゲートに供給されるｎ型トランジスタとが直列に設けられ、前記ｐ型トランジスタと前記ｎ型トランジスタとの間のノードが、前記制御クロックの供給に応答しプリチャージされ、前記入力信号に応じてディスチャージされるダイナミック回路で構成されていることを特徴とする。【００１６】
上記発明の第二の側面において、好ましい実施例では、前記クロック生成ユニットは、前記ブロック選択信号とシステムクロックが供給され、前記ブロック選択信号の供給に応答して制御クロックイネーブル信号の生成を開始し、前記システムクロックの１サイクルの終了に応答して前記制御クロックイネーブル信号の生成を終了するクロック制御部と、前記制御クロックイネーブル信号と前記システムクロックが供給され、前記制御クロックイネーブル信号が供給されている間は前記システムクロックに基づく前記制御クロックを生成し、前記制御クロックイネーブル信号が供給されていない間は前記制御クロックの生成を停止するクロック生成部とを有することを特徴とする。【００１７】
また、上記発明の第二の側面において、好ましい実施例では、前記クロック生成ユニットは、省電力モード信号が供給されている場合に、前記ブロック選択信号の供給に応答して前記制御クロックイネーブル信号の生成を開始し、前記システムクロックの１サイクルの終了に応じて前記制御クロックイネーブル信号の生成を終了し、前記省電力モード信号が供給されていない場合に、前記ブロック選択信号の入力にかかわらず前記制御クロックイネーブル信号を生成する前記クロック制御部とを有することを特徴とする。
【発明の効果】
【００１８】
本発明の半導体装置は、あるクロックサイクルで動作させるダイナミック回路を選択し、プリチャージとディスチャージを行うダイナミック回路を限定することによって、ダイナミック回路を使用した半導体装置の消費電力を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】スタティック回路で実現された８入力ＯＲ回路の回路図である。
【図２】ダイナミック回路で実現された８入力ＯＲ回路の回路図である。
【図３】本発明の第一の実施形態における半導体装置の構成図である
【図４】本発明の第二の実施形態における半導体装置の構成図である
【図５】クロック生成ユニット内に設けられたクロック制御部の回路図である。
【図６】クロック生成ユニット内に設けられたクロック生成部の回路図である。
【図７】本発明の第二の実施形態におけるタイミングチャートである。
【図８】本発明の第三の実施形態における半導体装置の構成図である。
【図９】本発明の第三の実施形態におけるクロック制御部の回路図である。
【図１０】ＲＡＭメモリシステムを省電力化するためのダイナミック回路システムである  。
【図１１】本実施例のＲＡＭシステムにおけるクロック制御部、ならびに、クロック生成  部111〜114の動作のタイミングチャートである。
【図１２】ローデコーダとロードライバの回路図である。
【図１３】ローデコードの前段回路を示す図である。
【図１４】読み出し動作時のOR回路の動作の説明図である
【図１５】本実施例のＲＡＭシステムのサイクルタイム、アクセスタイム、消費電力の改  善の程度を示す表である。
【発明を実施するための最良の形態】
【００２０】
以下、図面に従って本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。【００２１】
図３は、本発明の第一の実施形態における半導体装置の構成図である。第一の実施形態では、ダイナミック回路を用いた半導体装置に、１からＮまでの複数の機能ブロックと、その外部に選択信号生成回路200が設けられる。そして、各機能ブロックにシステムクロックSCKが供給されている。【００２２】
選択信号生成回路200は、選択する機能ブロック内にあるクロック生成ユニット212〜2N2のいずれかに選択信号SLTを供給することによって、機能ブロックを選択する。以下、機能ブロック３が選択されたものとして説明する。機能ブロック３が選択された場合、選択信号生成回路200は機能ブロック３内のクロック生成ユニット232に選択信号SLTを供給する。選択信号SLTが供給される場合、クロック生成ユニット232は供給されたシステムクロックSCKに基づく制御クロックCCKを生成する。この制御クロックCCKは、供給されたシステムクロックSCKを遅延させたクロックや、システムクロックSCKの立ち上がりエッジのタイミングで短いパルス幅のLレベルをもつクロックなどを含む。生成された制御クロックCCKは、機能ブロック３内のダイナミック回路群233に供給される。選択信号SLTが供給されない場合は、クロック生成ユニット232は制御クロックCCKを生成しない。【００２３】
ダイナミック回路は、図２に示されるような回路であり、電源とグランドの間に、制御クロックCCKがゲートに供給されるｐ型MOSトランジスタと、入力信号ｂがゲートに供給されるｎ型MOSトランジスタとが直列に設けられ、ｐ型MOSトランジスタとｎ型MOSトランジスタとの間のノードが、制御クロックCCKの供給に応答しプリチャージされ、入力信号ｂに応じてディスチャージされる回路である。ただし、OR回路に限定されず、単なるインバータやAND回路でもよい。選択された機能ブロック３内のダイナミック回路群233は、制御クロックCCKが供給されることにより、所定の機能を実行する動作を行う。その際に、制御クロックCCKに応答してプリチャージとディスチャージを繰り返して電力を消費する。しかし、選択されていない機能ブロック内のダイナミック回路群には、制御クロックCCKが供給されないため、所定の機能を実行する動作を行わず、電力は消費されない。【００２４】
このようにして、本実施の形態による半導体装置は、動作させるダイナミック回路を選択し、プリチャージとディスチャージを行うダイナミック回路を限定することによって、消費電力を抑制することができる。したがって、高速動作が可能なダイナミック回路を用い、かつ消費電力の低減が可能な半導体装置を実現することができる。【００２５】
図４は、本発明の第二の実施形態における半導体装置の構成図である。第二の実施形態では、クロック生成ユニット211〜2N1に、クロック制御部211A〜2N1Aとクロック生成部211B〜2N1Bとを設ける。クロック制御部211A〜2N1Aは、制御クロックイネーブル信号CCENを生成する。クロック生成部211B〜2N1Bは、制御クロックCCKを生成する。また、機能ブロック１〜Ｎ内には、パルスクロック生成回路218〜2N8が設けられ、システムクロックSCKに同期したパルスクロックPCKを生成する。【００２６】
図５は、本実施の形態におけるクロック生成ユニット211〜2N1に設けられたクロック制御部211A〜2N1Aの回路図である。ｐ型MOSトランジスタ310とｎ型MOSトランジスタ390と340が直列に接続され、p型MOSトランジスタ310とｎ型MOSトランジスタ340のゲートには、パルスクロックPCKが供給される。そして、ｎ型MOSトランジスタ390のゲートには選択信号SLTが供給される。ｐ型MOSトランジスタ310とｎ型MOSトランジスタ390の間のノード370には、インバータ380が接続され、その出力は制御クロックイネーブル信号CCENになる。また、制御クロックイネーブル信号CCENのラッチのためのインバータ360が接続され、その入力はインバータ380の出力に、出力はインバータ380の入力に接続されている。【００２７】
図６は、本実施の形態におけるクロック生成ユニット211〜2N1に設けられたクロック生成部211B〜2N1Bの回路図である。インバータ610で反転したシステムクロックSCKは、制御クロックイネーブル信号CCENと共にNANDゲート620に入力する。NANDゲート620はダイナミック回路群に供給される制御クロックCCKを出力する。【００２８】
図７は、本実施の形態におけるタイミングチャートである。フェーズPH1とフェーズPH2は、選択された時のタイミングチャートであり、フェーズPH3とフェーズPH4は選択されていない時のタイミングチャートである。【００２９】
選択信号SLTが供給された場合の動作を、図７のフェーズPH1とフェーズPH2を用いて説明する。以下、同様に機能ブロック３が選択されたものとする。システムクロックSCKの立ち上がりエッジに同期して、パルスクロック生成回路238は短いパルス幅のLレベルをもつパルスクロックPCKを生成する。その短いパルス幅のLレベルが、クロック制御部231Ａのｐ型MOSトランジスタ310のゲートに入力する（図５参照）。これにより、ｐ型MOSトランジスタ310は導通し、ノード370はプリチャージされ、制御クロックイネーブル信号CCENはＬレベルにリセットされる。その後、パルスクロックPCKのＨレベルへの切り換わり、さらに、Ｈレベルの選択信号SLTの供給によって、ｎ型MOSトランジスタ390と340が導通する。ｐ型MOSトランジスタ310は非導通となり、これにより、ノード370はディスチャージされ、制御クロックイネーブル信号CCEN
はＨレベルになる。その後、フェーズPH2のパルスクロックPCKのLレベルの入力により、再び制御クロックイネーブル信号CCENはＬレベルにリセットされる。【００３０】
制御クロックイネーブル信号CCENは、反転されたシステムクロックSCKとともに、クロック生成部231BのNANDゲート620に入力する（図６参照）。したがって、制御クロックイネーブル信号CCENがHレベルの場合、インバータ610とNANDゲート620で遅延されたシステムクロックSCKが制御クロックCCKとして出力される。【００３１】
このように、制御クロックCCKは、選択信号SLTが供給された場合、HレベルとLレベルを繰り返し、ダイナミック回路の制御に用いられる。【００３２】
逆に、選択信号SLTが供給されなかった場合の動作を、図７のフェーズPH3とフェーズPH4を用いて説明する。以下、機能ブロック１を選択されなかった機能ブロックとして説明する。短いパルス幅のパルスクロックPCKのLレベルによって、制御クロックCCENはＬレベルにリセットされる。その後、パルスクロックPCKはＨレベルへと切り換わるが、フェーズPH3内で選択信号SLTは供給されない。そのため、ｎ型MOSトランジスタ390は導通せず、ノード370はディスチャージされない。このため、制御クロックイネーブル信号CCEN
はＨレベルにならず、Lレベルに保たれる。【００３３】
制御クロックイネーブル信号CCENは、反転されたシステムクロックSCKとともに、クロック生成部211BのNANDゲート620に入力する（図６参照）。したがって、制御クロックイネーブル信号CCENがLレベルの場合、システムクロックSCKの状態に関わらず、制御クロックCCKはHレベルに保たれる。【００３４】
このように、制御クロックCCKは、選択信号SLTが供給されなかった場合、Hレベルに保たれ、停止状態となる。【００３５】
選択された機能ブロック３のダイナミック回路群233は、制御クロックCCKが供給されることにより、所定の機能を実行する動作を行う。その際に、プリチャージとディスチャージを繰り返して電力を消費する。しかし、選択されていない機能ブロック１のダイナミック回路群213には、制御クロックCCKが供給されないため、所定の機能を実行する動作を行わず、電力は消費されない。【００３６】
このようにして、本実施の形態による半導体装置は、動作させるダイナミック回路を選択し、プリチャージとディスチャージを行うダイナミック回路を限定することによって、消費電力を抑制することができる。したがって、高速動作が可能なダイナミック回路を用い、かつ消費電力の低減が可能な半導体装置を実現することができる。【００３７】
さらに、本実施の形態においては、クロック制御部を用いることにより、システムクロックSCKに同期して、各サイクルの初めに制御クロックイネーブル信号CCENをLレベルにリセットし、各サイクル内で選択信号SLTがHレベルになった時に、制御クロックイネーブル信号CCENをHレベルにし、そのサイクル中選択信号にかかわらずHレベルを維持し、クロック生成部231Bを活性化して制御クロックCCKを生成させることができる。【００３８】
制御クロックイネーブル信号CCENを１クロックサイクルの間、生成する。そして、制御クロックイネーブル信号CCENが供給されている間、制御クロックCCKを生成することによって、１クロックサイクルの所定の期間のみ供給される選択信号SLTからも、同様の半導体装置を実現することができる。【００３９】
図８は、本発明の第三の実施形態における半導体装置の構成図である。本実施の形態では、クロック生成ユニット211〜2N1内のクロック制御部211A〜2N1Aに、省電力モード信号PSMが供給される。この信号が供給されている場合には、クロック制御部211A〜2N1Aは本発明の第二の実施形態におけるクロック制御部と同様に機能し、選択信号SLTが供給された場合にのみ機能ブロック１〜N内のダイナミック回路群213〜2N3が動作し、電力を消費する。一方、この省電力モード信号PSMが供給されていない場合には、選択信号生成回路200からの選択信号SLTの供給の有無にかかわらず、クロック制御部211A〜2N1Aは制御クロックイネーブル信号CCENを出力する。【００４０】
このような信号PSMを設けることにより、省電力機能を停止したい場合において、クロック制御部211A〜2N1Aを停止し、半導体装置は動作させることができる。【００４１】
図９は、本実施の形態におけるクロック制御部の回路図である。ｐ型MOSトランジスタ310とｎ型MOSトランジスタ320、390、340が直列に接続され、p型MOSトランジスタ310とｎ型MOSトランジスタ340のゲートには、パルスクロックPCKが供給される。そして、ｎ型MOSトランジスタ390のゲートには選択信号SLT、ｎ型MOSトランジスタ320のゲートには省電力モード信号PSMが供給される。ｐ型MOSトランジスタ310とｎ型MOSトランジスタ320の間のノード370には、NANDゲート350が接続され、もう一方の入力には、省電力モード信号PSMが供給されている。NANDゲート350の出力は制御クロックイネーブル信号CCENになる。また、制御クロックイネーブル信号CCENのラッチのためのインバータ360が接続され、その入力はNANDゲート350の出力に、出力はノード370に接続されている。【００４２】
省電力モード信号PSMが供給されている場合には、NANDゲート350の一方の入力には、Ｈレベルが供給され、NANDゲート350はインバータに等しくなる。また、ｎ型MOSトランジスタ320のゲートにもＨレベルが供給され、ｎ型MOSトランジスタ320は導通し、本実施の形態におけるクロック制御部は、図６に示した第二の実施の形態におけるクロック制御部と同様になる。【００４３】
一方、省電力モード信号PSMが供給されていない場合には、ｎ型MOSトランジスタ320は導通しないので、ノード370はディスチャージできない。また、NANDゲート350の一方の入力はＬレベルとなり、出力である制御クロックイネーブル信号CCENはＨレベルとなる。【００４４】
このように、本実施の形態においては、省電力モード信号PSMが供給されている場合には、半導体装置は第二の実施形態と同様に動作する。そして、省電力モード信号PSMが供給されていない場合には、選択信号SLTの供給の有無に関わらず、制御クロックイネーブル信号CCENが出力され、制御クロックCCKが生成される。【００４５】
このようにして、省電力機能を停止したい場合において、クロック制御部211A〜2N1Aを停止し、半導体装置は動作させることができる。半導体装置が不安定な動作を行った際には、クロック制御部を停止して半導体装置を動作させることによって、問題がクロック制御部にあるのか、あるいは、半導体装置のそれ以外の部分にあるのかを調べることが可能である。【００４６】
図10は、RAMメモリシステムを省電力化するためのダイナミック回路システムである。このRAMメモリシステムは、アドレスプリデコーダ100と複数のメモリブロック000〜022、OR回路143で構成されている。例えば、メモリブロック011には、パルスクロック生成回路180とクロック制御部110、クロック生成部111〜114、メモリセル群150が設けられている。クロック制御部110は図９のクロック制御部と同様の構成である。また、クロック生成部111〜114は図６のクロック生成部と同様の構成か、もしくは、図６のクロック生成部の出力端子の前段に遅延回路を付加して、それぞれ生成する制御クロックC1〜C4のタイミングをずらすようにしたものである。さらに、メモリブロックには、メモリセル群150にデータの書き込み、読み出しを行うための、ローデコーダ121、ロードライバ122、カラムデコーダ131、カラムドライバ132、データ出力用のOR回路群141、カラム選択用のOR回路142が設けられている。ローデコーダ121、ロードライバ122、カラムデコーダ131、カラムドライバ132、OR回路群141、OR回路142はいずれもダイナミック回路で構成されている。【００４７】
図11は、本実施の形態におけるタイミングチャートである。フェーズPH1とフェーズPH2は、選択された時のタイミングチャートを示し、フェーズPH3とフェーズPH4は選択された時のタイミングチャートを示している。【００４８】
ブロック選択信号SLTが供給された場合の動作を、図11のフェーズPH1とフェーズPH2を用いて説明する。短いパルス幅のパルスクロックPCKのLレベルによって、制御クロックイネーブル信号CCENはＬレベルにリセットされる。その後、パルスクロックPCKのＨレベルへの切り換わりと、ブロック選択信号SLTの供給とによって、制御クロックイネーブル信号CCEN
はＨレベルになる。そして、フェーズPH2のパルスクロックPCKのLレベルの入力により、再び制御クロックCCENはＬレベルにリセットされる。【００４９】
制御クロックイネーブル信号CCENは、反転されたシステムクロックSCKとともに、クロック生成部111〜114のNANDゲート620に入力する（図６参照）。したがって、制御クロックイネーブル信号CCENがHレベルの場合、インバータ610とNANDゲート620で遅延されたシステムクロックSCKが制御クロックC1として出力される。制御クロックC２〜C4は制御クロックC１をさらに遅延させたものである。【００５０】
逆に、ブロック選択信号SLTが供給されなかった場合の動作を、図11のフェーズPH3とフェーズPH4を用いて説明する。短いパルス幅のパルスクロックPCKのLレベルによって、制御クロックイネーブル信号CCENはＬレベルにリセットされる。その後、パルスクロックPCKはＨレベルへと切り換わるが、ブロック選択信号SLTは供給されない。このため、制御クロックイネーブル信号CCEN
はＨレベルにならず、Lレベルに保たれる。【００５１】
制御クロックイネーブル信号CCENは、反転されたシステムクロックSCKとともに、クロック生成部111〜114のNANDゲート620に入力する（図６参照）。したがって、制御クロックイネーブル信号CCENがLレベルの場合、システムクロックSCKの状態に関わらず、制御クロックC1はHレベルに保たれる。制御クロックC２〜C4は制御クロックC１をさらに遅延させたものであるため、同様にHレベルに保たれる。【００５２】
このように、制御クロックC1〜C4は、ブロック選択信号SLTが供給されなかった場合、Hレベルに保たれ、停止状態となる。【００５３】
選択されたメモリブロックのダイナミック回路群は、制御クロックC1〜C4が供給されることにより、所定の機能を実行する動作を行う。その際に、プリチャージとディスチャージを繰り返して電力を消費する。しかし、選択されていないメモリブロック内のダイナミック回路群には、制御クロックC１〜C4が供給されないため、所定の機能を実行する動作を行わず、電力は消費されない。【００５４】
図12はローデコーダ121とロードライバ122の回路図である。また、図13はローデコードの前段回路を示す図である。選択されたメモリブロックにおいて、ローデコーダ121はクロック生成部111で生成された制御クロックＣ１に同期して動作し、読み出すメモリセルのワード線WLを選択する。図13に示すインバータとAND回路からなるプリデコーダが、８ビットのアドレス信号Aのうち２ビットのアドレス信号に対してプリデコード信号を生成する。図13において、アドレス信号A[7]とA[6]からプリデコード信号PD76[3]〜PD76[0]が生成され、アドレス信号A[5]とA[4]、A[3]とA[2]、A[1]とA[0]からも同様にプリデコード信号PD54[3]〜PD54[0]、PD32[3]〜PD32[0]、PD10[3]〜PD10[0]が生成される。これらのプリデコード信号は、各ローデコーダのｎ型MOSトランジスタ810〜813に入力する。入力した信号が全てHレベルだった場合に、そのローデコーダに接続されるワード線WLが選択される。図12に戻り、制御クロックC1のLレベルの入力により、ノード850がプリチャージされ、ローデコーダ121の出力ｚがLレベルにリセットされる。その後、ローデコーダ121のｎ型MOSトランジスタ810〜813が全てHレベルの信号を受信すると、ノード850がディスチャージされる。それにより、ローデコーダ121の出力ｚがＨレベルになる。一方、ロードライバ122は、制御クロックC1よりも遅れた制御クロックC2のLレベルパルスの入力によりリセットされ、その後ローデコーダ121の出力ｚのHレベルの入力に応答してｎ型MOSトランジスタ920は導通し、ノード950がディスチャージされる。これにより、ワード線WLがＨレベルにドライブされる。【００５５】
この際、選択されていないメモリブロックでは、ローデコーダ121とロードライバ122に制御クロックC1とC2は供給されない。したがって、ダイナミック回路のローデコーダ121とロードライバ122はプリチャージを行わず、消費電力を抑制する。【００５６】
カラムデコーダ131とカラムドライバ132も図12と同様の構成をしている。カラムデコーダ131はクロック生成部111で生成された制御クロックＣ１に同期して動作し、読み出すメモリセルのカラムを選択する。カラムドライバ132はクロック生成部112で生成された制御クロックＣ２に同期して動作し、カラムデコーダ131が選択したカラムにカラム選択信号CSLを供給する。【００５７】
この際に、選択されていないメモリブロックでは、カラムデコーダ131とカラムドライバ132に制御クロックC1とC2は供給されない。したがって、カラムデコーダ131とカラムドライバ132はプリチャージを行わず、消費電力を抑制する。【００５８】
図14は、第４の実施の形態におけるメモリシステムの出力部の構成を示す図である。図14には、メモリセル群150の一つのコラムCL1と、それに対応するOR回路群141及びOR回路142が示される。【００５９】
ここでは、１サイクルで１回の書き込みか読み出しを行う１RWタイプのSRAMを例にとって説明する。ただし、これ以外にも１サイクルで２回の書き込みか読み出しを行う２RW、１サイクルで２回の書き込みと2回の読み出しを行う２R2W等のマルチポートSRAMないしレジスタファイル、またDRAM、FRAMなどのメモリシステムにも適応可能である。メモリセル群のコラムCL1は、ビット線対BLｘ、BLｙとワード線WL00〜WL15との交差位置に、インバータを交差接続させたメモリセルMC00〜MC15を有する。メモリセルMC00は、インバータを構成するｐ型トランジスタp1、p2とｎ型トランジスタn3、n4と、ワード線WL00により開かれるｎ型のゲートトランジスタn5、n6とを有する。他のメモリセルも同様の構成になっている。そして、ビット線対BLｘ、BLｙは、8個のメモリセルMC00〜MC07、MC08〜MC15からなるメモリセルセットSET0、SET1に分割されている。そして、一方のビット線BLｙが２本ずつOR回路群141のOR回路721に接続される。【００６０】
このOR回路721は、前述のダイナミック回路と同様に、制御クロックC2により制御されるリセットトランジスタｐ21と、インバータ731と、ラッチ用トランジスタp22とを有し、それに接続されたメモリセルのトランジスタn4、n6、n14、n16と共に、ダイナミックOR回路を構成する。つまり、OR回路721は、メモリセルセットSET0、SET1のセルトランジスタと共にOR回路を構成し、OR回路722、72Nは、図示しない２つのメモリセルセットのセルトランジスタと共にそれぞれOR回路を構成する。【００６１】
このOR回路721では、制御クロックC2のLレベルパルスに応答してノードN21がHレベルにリセットされる。そして、選択されたワード線に対応するメモリセルの状態に応じて、ノードN21がLレベルにされるかまたはHレベルに維持される。ここでは例としてリード動作について説明する。今仮にワード線WL00が選択され、トランジスタn6が導通したとすると、メモリセルMC00のトランジスタn4がOR回路721に接続され、メモリセルMC00内のノードN1を入力とするOR回路となる。その時、他のワード線は全てLレベルであるので、ゲートトランジスタが導通せずOR回路721のノードN21のディスチャージ動作への影響はない。そして、仮にノードN１がLレベルとすると、トランジスタn4は非導通状態であるので、OR回路721内のノードN21はHレベルを維持する。一方、ノードN1がHレベルとすると、トランジスタn4は導通状態にあり、OR回路721のノードN21はLレベルになり、OR回路721はHレベルの出力z1を出力する。なお、同じコラムCL１のビット線に接続されるOR回路722、72Nは、対応するワード線がLレベルのままであるので、それらの出力z2〜zNは全てLレベルのままとなる。【００６２】
このようにOR回路群141は、メモリセルのトランジスタと共にOR回路を構成して、選択されたメモリセルの状態を出力z1〜zNに高速に出力する。【００６３】
次に、OR回路142には、制御クロックC2に加えて、前段のOR回路群141からの出力z1〜ｚNと、カラム選択信号CSLが供給される。カラム選択信号CSL1はトランジスタn31、n33、n35に供給され、前段のOR回路群141の出力z1〜zNはトランジスタn32、n34、n36に供給される。同様に、OR回路142は、別のカラムからの同様の信号が供給されるトランジスタn41〜n46を有する。そして、Hレベルのカラム選択信号CSLが供給されるトランジスタ群が、OR回路として動作する。このOR回路142も、制御クロックC2のLレベルパルスによりリセットされ、前段のOR回路群の出力に応じて、ノード31が制御される。【００６４】
仮にカラムCL１が選択されているとすると、カラム選択信号CSL１がHレベルになり、トランジスタn31、n33、n35が導通状態になり、カラム選択信号CSL2がLレベルになり、トランジスタn41、n43、n45が非導通状態になる。その結果、OR回路142は、OR回路群141からの出力z1〜zNを入力とするOR回路を構成する。そして、その出力z1〜zNのいずれかがHレベルの場合に、ノードN31がLレベルになり、その出力ｚ10がHレベルになる。前述したとおり、選択されたワード線に対応するメモリセルの状態に応じて、出力z1〜zNのいずれかがHレベルまたはLレベルになり、選択されていないワード線に対応する出力z1〜zNは全てLレベルになるので、OR回路142は、選択されたワード線と選択されたカラムに対応するメモリセルの状態を、その出力ｚ10として出力する。【００６５】
このように、OR回路142は、カラム選択機能に加えて、前段のOR回路群141の出力の論理ORを求める機能を有する。そして、OR回路142の後段には、このOR回路142と同様のOR回路143が設けられ、そこから最終出力データｚが出力される。最終段のOR回路143は、複数のメモリブロックの出力データの論理ORを求めて、選択されたメモリブロック内の選択されたメモリセルのデータを出力する。【００６６】
また、OR回路群141とOR回路142は、ダイナミック回路で構成されているため高速動作が可能である。そして、選択されたメモリブロック内のOR回路群141とOR回路142は制御クロックC2に同期して動作し、プリチャージとディスチャージを繰り返し、電力を消費する。しかし、選択されていないメモリブロックにおいては、OR回路群141とOR回路142には制御クロックC2は供給されない。したがって、OR回路群141とOR回路142はプリチャージを行わず、消費電力を抑制する。【００６７】
このようにして、本実施の形態によるRAMメモリシステムは、読み出す、もしくは、書き込むメモリブロックを選択し、その中にあるダイナミック回路にのみ動作させ、プリチャージとディスチャージを行うダイナミック回路を限定することによって、消費電力を抑制することができる。したがって、高速動作が可能なダイナミック回路を用い、かつ消費電力の低減が可能な半導体装置を提供することができる。【００６８】
図15は、第４の実施の形態のメモリシステムのサイクルタイム、アクセスタイム、消費電力の改善を示す図表である。この表には、スタティック回路で構成されたメモリシステムAと前述のダイナミック回路で構成されたメモリシステムB、Cに対応するサイクルタイムとアクセスタイムと消費電力とが示される。メモリシステムBは省電力モード信号PSMがLレベルでダイナミック回路の省電力機能を非活性にした場合であり、メモリシステムCは省電力モード信号PSMがHレベルで省電力機能を活性化した場合である。【００６９】
スタティック回路によるメモリシステムAのサイクルタイム、アクセスタイム、消費電力を「１」とすると、メモリシステムB、Cは、いずれもサイクルタイム、アクセスタイムが「0.74」「0.80」と改善されている。一方、メモリシステムBは、全てのダイナミック回路を動作させているので消費電力が「1.37」と増大しているが、メモリシステムCでは、ダイナミック回路を部分的にしか動作させていないので消費電力は「0.64」と大幅に改善されている。つまり、本実施の形態に対応するメモリシステムCでは、動作速度と消費電力の両方が改善されている。
【産業上の利用可能性】
【００７０】
本発明によると、ダイナミック回路を用いた半導体装置の消費電力を抑制することができる。その結果、スタティック回路で実現されていた半導体装置にダイナミック回路が適用され、高速化が可能となる。また、すでにダイナミック回路が適用されていた半導体装置にとっては、搭載するバッテリー容量の大型化を回避できるメリットがある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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