(57)【特許請求の範囲】
【請求項１】
半導体支持基板上に絶縁層を介して形成された第１導電形の半導体層と、前記半導体層の主表面側に形成された第１導電形のドレイン領域と、ドレイン領域と離間して形成された第２導電形のウェル領域と、ウェル領域内の主表面側に形成された第１導電形のソース領域と、ウェル領域の主表面側において前記半導体層とソース領域とで挟まれた領域上にゲート絶縁膜を介して形成されたゲート電極と、ドレイン領域上に形成されたドレイン電極と、ゲート電極におけるドレイン電極側とは反対側でウェル領域とソース領域とに跨る形で形成されたソース電極とを備え、ゲート電極が、ゲート絶縁膜を介してウェル領域とドレイン領域との間に介在する前記半導体層側まで延設され、ゲート絶縁膜の厚さが、ウェル領域上の部位とゲートオーバーハング領域上の部位とで同一厚さに設定してあり、ウェル領域とドレイン領域との間における前記半導体層の主表面側の動作領域以外の部位に、前記動作領域に発生した結晶欠陥を吸収するゲッタリングサイトが設けられてなることを特徴とする半導体装置。
【請求項２】
前記絶縁層は、ＳｉＯ２よりも誘電率が低く且つ熱伝導率が高い材料よりなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体層は、Ｓｉよりも広いバンドギャップを有する半導体材料により形成されてなることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
請求項１記載の半導体装置の製造方法であって、前記半導体層となる第１のウェハにおける前記半導体支持基板となる第２のウェハとの貼り合わせ面側に前記絶縁層を形成した後、プロトンまたはヘリウムを第１のウェハにおける前記絶縁層と第１のウェハとの界面近傍に到達する程度のエネルギで照射することにより第１のウェハ中に前記ゲッタリングサイトを形成し、その後、第１のウェハと第２のウェハとを前記絶縁層を介在させた形で貼り合わせることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法であって、前記半導体層にドレイン領域およびソース領域およびウェル領域を形成した後に、前記半導体層の主表面側にドレイン電極およびソース電極およびゲート電極を形成し、その後、前記半導体層の主表面側からプロトンまたはヘリウムを照射することにより前記ゲッタリングサイトを形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法であって、前記半導体層にドレイン領域およびソース領域およびウェル領域を形成した後に、前記半導体層の主表面側にゲート電極を形成し、その後、ソース領域上およびドレイン領域上それぞれにマスクを設け、前記半導体層の主表面側から第１導電形の不純物をイオン注入することにより前記ゲッタリングサイトを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、高周波信号をオン・オフするスイッチ要素として半導体スイッチのニーズが高まっている。このような半導体スイッチとしては、アナログスイッチや半導体リレーなどが知られている。半導体リレーは、発光ダイオードのような発光素子と、フォトダイオードのような受光素子と、受光素子の出力によりオンオフされる半導体スイッチ素子（出力接点用の半導体スイッチ素子）とをパッケージに内蔵したものである。高周波の信号のオン・オフに用いる半導体スイッチでは、オン抵抗が低く且つ電流−電圧特性が線形（つまりオフセットがない）であり、オフ時における出力容量が小さく高周波遮断特性が良いことが要求される。
【０００３】
ところで、半導体リレーの出力接点用に用いられる半導体スイッチ素子として、ＳＯＩ構造を利用した横型二重拡散型ＭＯＳＦＥＴ（Lateral  Double  Diffused  MOSFET：以下、ＳＯＩ−ＬＤＭＯＳＦＥＴと称す）が知られている。
【０００４】
ＳＯＩ−ＬＤＭＯＳＦＥＴは、図５に示すように、ｎ形シリコン基板若しくはｐ形シリコン基板よりなる半導体支持基板１０の一表面上にシリコン酸化膜よりなる絶縁層１１を介してｎ形シリコン層よりなるｎ形半導体層１が形成されたＳＯＩ構造を有している。
【０００５】
なお、ＳＯＩ構造を有する基板（いわゆるＳＯＩウェハ）の形成方法としては、単結晶シリコン中に酸素イオンを注入して内部に絶縁層を形成するＳＩＭＯＸ（Separation  Implanted  Oxygen）法、２枚の単結晶シリコン基板の一方若しくは両方に熱酸化膜を形成しそれらを貼り合わせる貼り合わせＳＯＩ法、半導体基板上に形成した絶縁層上に単結晶シリコンを成長させるＳＯＩ成長法、陽極酸化によってシリコンを部分的に多孔質化し酸化することによって形成する方法などが知られている。ＳＯＩ成長法での単結晶シリコンは、気相、液相、固相のいずれかで成長させる。
【０００６】
このＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｎ形シリコン層よりなるｎ形半導体層１内に、ｐ形ウェル領域４と、ｎ+形ドレイン領域２とが離間して形成され、ｎ+形ソース領域３がｐ形ウェル領域４内に形成されている。ここに、ｐ形ウェル領域４は、ｎ形半導体層１の表面から絶縁層１１に達する深さまで形成され、且つ、所定の耐圧を保持できるようにｎ+形ドレイン領域２から所定距離（ドリフト距離）だけ離間して形成されている。なお、ｐ形ウェル領域４の平面形状はｎ+形ドレイン領域２を全周に亙って囲むドーナツ状に形成されている。
【０００７】
ｐ形ウェル領域４の主表面側においてｎ形半導体層１とｎ+形ソース領域３とで挟まれた領域上にはゲート絶縁膜５を介して導電性を有するポリシリコンからなるゲート電極６が形成されている。ここにおいて、ゲート電極６は、ゲート絶縁膜５を介してｐ形ウェル領域４とｎ+形ドレイン領域２との間に介在するｎ形半導体層１側まで延設されている。なお、ｎ形半導体層１の主表面側のうちｐ形ウェル領域４とｎ+形ドレイン領域２との間に介在する領域をドリフト領域（動作領域）２０と称し、ドリフト領域２０のうちゲート電極６が重複する部分をゲートオーバーハング領域２１と称す。
【０００８】
また、ｐ形ウェル領域４とｎ+形ソース領域３とに跨る形でソース電極８が形成されている。さらに、ｎ+形ドレイン領域２上にはドレイン電極７が形成されている。
【０００９】
このＳＯＩ−ＬＤＭＯＳＦＥＴでは、ゲート電極６への印加電圧を制御すればドレイン電極７・ソース電極８間に流れる電流のオン・オフを制御することができる。すなわち、ゲート電極６とソース電極８との間にゲート電極６が高電位になるように電圧を印加することによって、ｐ形ウェル領域４におけるゲート絶縁膜５直下にチャネルが形成され、チャネルおよびドリフト領域２０を通してｎ+形ドレイン領域２とｎ+形ソース領域３との間に電流が流れオン状態となる。このときは、電流通路にｐｎ接合が介在しないので、電流−電圧特性は微小電流領域で線形になる（つまりオフセットがない）。
【００１０】
上述のＳＯＩ−ＬＤＭＯＳＦＥＴにおいてオン抵抗を小さくするには、ドリフト領域２０におけるゲートオーバーハング領域２１のｎ+形ドレイン領域２側端とｎ+形ドレイン領域２との間の距離を小さくすることが望ましく、当該距離は例えば２μｍ以下に設定される。ところで、ＳＯＩ−ＬＤＭＯＳＦＥＴでは、ドリフト領域２０の表面における電界集中を緩和するためにゲート絶縁膜５のうちゲートオーバーハング領域２１上の部位の厚さをｐ形ウェル領域４上の部位よりも厚くしたものがある。しかしながら、ゲートオーバーハング領域２１のｎ+形ドレイン領域２側端とｎ+形ドレイン領域２との間を２μｍ以下に設定した場合には、当該距離に関して良好な寸法精度を得るために、ゲート絶縁膜５の厚さを図５に示したようにｐ形ウェル領域４上の部位とゲートオーバーハング領域２１上の部位とで同一厚さに設定してゲート絶縁膜５の平坦性を良くしている。すなわち、ゲート絶縁膜５の平坦性を向上させることで、ゲート電極６を加工する際のマスクの位置精度を向上させている。
【００１１】
【発明が解決しようとする課題】
しかしながら、上述のようにゲート絶縁膜５の厚さをｐ形ウェル領域４上の部位とゲートオーバーハング領域２１上の部位とで同一厚さに設定してあると、ゲートオーバーハング領域２１のｎ+形ドレイン領域２側端付近での電界強度が強くなってしまう（つまり、ドリフト領域２０中に高電界が発生する）という不具合があった。このため、ドレイン電極７・ソース電極８間に例えば負荷と電源との直列回路を接続し、ゲート電極６に印加する電圧を制御することでオンオフを繰り返した場合、高電界中を電流が流れることにより、ゲートオーバーハング領域２１のｎ+形ドレイン領域２側端付近での結晶欠陥３０が増え、オン抵抗が上昇してしまうという不具合があった。
【００１２】
本発明は上記事由に鑑みて為されたものであり、その目的は、オン抵抗の上昇を抑制可能な半導体装置およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
請求項１の発明は、上記目的を達成するために、半導体支持基板上に絶縁層を介して形成された第１導電形の半導体層と、前記半導体層の主表面側に形成された第１導電形のドレイン領域と、ドレイン領域と離間して形成された第２導電形のウェル領域と、ウェル領域内の主表面側に形成された第１導電形のソース領域と、ウェル領域の主表面側において前記半導体層とソース領域とで挟まれた領域上にゲート絶縁膜を介して形成されたゲート電極と、ドレイン領域上に形成されたドレイン電極と、ゲート電極におけるドレイン電極側とは反対側でウェル領域とソース領域とに跨る形で形成されたソース電極とを備え、ゲート電極が、ゲート絶縁膜を介してウェル領域とドレイン領域との間に介在する前記半導体層側まで延設され、ゲート絶縁膜の厚さが、ウェル領域上の部位とゲートオーバーハング領域上の部位とで同一厚さに設定してあり、ウェル領域とドレイン領域との間における前記半導体層の主表面側の動作領域以外の部位に、前記動作領域に発生した結晶欠陥を吸収するゲッタリングサイトが設けられてなることを特徴とするものであり、前記半導体層の動作領域で発生した結晶欠陥がゲッタリングサイトに吸収されるので、オン抵抗の上昇が抑制される。
【００１４】
請求項２の発明は、請求項１の発明において、前記絶縁層は、ＳｉＯ2よりも誘電率が低く且つ熱伝導率が高い材料よりなるので、前記絶縁層としてＳｉＯ2を用いる場合に比べて、ドレイン・半導体支持基板間の容量を低減することができて低消費電力化および高速化を図ることができ、しかもオン抵抗とドレイン電流とによって半導体層内で発生する熱を半導体支持基板側へ効率良く逃がすことができ、熱破壊を防止することができる。
【００１５】
請求項３の発明は、請求項１または請求項２の発明において、前記半導体層が、Ｓｉよりも広いバンドギャップを有する半導体材料により形成されているので、前記半導体層がＳｉにより形成されている場合に比べて、オン抵抗を低く且つドレイン・ソース間耐圧を高くでき、しかも半導体層内で発生する熱を半導体支持基板側へ効率良く逃がすことができ、熱破壊を防止することができる。
【００１６】
請求項４の発明は、請求項１記載の半導体装置の製造方法であって、前記半導体層となる第１のウェハにおける前記半導体支持基板となる第２のウェハとの貼り合わせ面側に前記絶縁層を形成した後、プロトンまたはヘリウムを第１のウェハにおける前記絶縁層と第１のウェハとの界面近傍に到達する程度のエネルギで照射することにより第１のウェハ中に前記ゲッタリングサイトを形成し、その後、第１のウェハと第２のウェハとを前記絶縁層を介在させた形で貼り合わせることを特徴とし、ＳＯＩウェハの形成方法である貼り合わせＳＯＩ法に、前記ゲッタリングサイトを形成する一工程を追加するだけでオン抵抗の上昇を抑制することが可能な半導体装置を提供することが可能となる。
【００１７】
請求項５の発明は、請求項１記載の半導体装置の製造方法であって、前記半導体層にドレイン領域およびソース領域およびウェル領域を形成した後に、前記半導体層の主表面側にドレイン電極およびソース電極およびゲート電極を形成し、その後、前記半導体層の主表面側からプロトンまたはヘリウムを照射することにより前記ゲッタリングサイトを形成することを特徴とし、前記半導体層の主表面側にドレイン電極およびソース電極およびゲート電極を形成した後にゲッタリングサイトを形成する一工程を追加するだけでオン抵抗の上昇を抑制することが可能な半導体装置を提供することができる。
【００１８】
請求項６の発明は、請求項１記載の半導体装置の製造方法であって、前記半導体層にドレイン領域およびソース領域およびウェル領域を形成した後に、前記半導体層の主表面側にゲート電極を形成し、その後、ソース領域上およびドレイン領域上それぞれにマスクを設け、前記半導体層の主表面側から第１導電形の不純物をイオン注入することにより前記ゲッタリングサイトを形成することを特徴とし、前記半導体層にドレイン領域およびソース領域およびウェル領域を形成してさらにゲート電極を形成した後に、イオン注入用のマスクを形成する工程と、イオン注入の工程とを追加することでオン抵抗の上昇を抑制することが可能な半導体装置を提供することができる。
【００１９】
【発明の実施の形態】
本実施形態では、図１に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。図５に示した従来例と同様に、本実施形態においても、ｎ形シリコン基板若しくはｐ形シリコン基板よりなる半導体支持基板１０上に絶縁層１１を介してｎ形シリコン層よりなるｎ形半導体層１が形成されている。ｎ形半導体層１内には、ｐ形ウェル領域４と、ｎ+形ドレイン領域２とが離間して形成され、ｎ+形ソース領域３がｐ形ウェル領域４内に形成されている。ここに、ｐ形ウェル領域４は、ｎ形半導体層１の表面から絶縁層１１に達する深さまで形成され、且つ、所定の耐圧を保持できるようにｎ+形ドレイン領域２から所定距離（ドリフト距離）だけ離間して形成されている。なお、ｐ形ウェル領域４、ｎ+形ソース領域３それぞれの平面形状はｎ+形ドレイン領域２を全周に亙って囲むドーナツ状に形成されている。
【００２０】
ｐ形ウェル領域４の主表面側においてｎ形半導体層１とｎ+形ソース領域３とで挟まれた領域上にはゲート絶縁膜５を介して導電性を有するポリシリコンからなるゲート電極６が形成されている。ここにおいて、ゲート電極６は、ゲート絶縁膜５を介してｐ形ウェル領域４とｎ+形ドレイン領域２との間に介在するｎ形半導体層１側まで延設され、ゲート絶縁膜５の厚さはｐ形ウェル領域４上の部位とゲートオーバーハング領域２１上の部位とで同一厚さに設定してある。
【００２１】
また、ｐ形ウェル領域４とｎ+形ソース領域３とに跨る形でソース電極８が形成されている。さらに、ｎ+形ドレイン領域２上にはドレイン電極７が形成されている。
【００２２】
また、ｎ+形ソース領域３とｐ形ウェル領域４とに跨る形でソース電極８が形成されている。さらに、ｎ+形ドレイン領域２上にはドレイン電極７が形成されている。
【００２３】
したがって、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、図５の従来例と同様に、ゲート電極６への印加電圧を制御すればドレイン電極７・ソース電極８間に流れる電流のオン・オフを制御することができる。すなわち、ゲート電極６とソース電極８との間にゲート電極６が高電位になるように電圧を印加することによって、ｐ形ウェル領域４におけるゲート絶縁膜５直下にチャネルが形成され、チャネルを通してｎ+形ドレイン領域２とｎ+形ソース領域３との間に電流が流れオン状態となる。このときは、電流通路にｐｎ接合が介在しないので、電流−電圧特性は微小電流領域で線形になる（つまりオフセットがない）。
【００２４】
ところで、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴは、ｐ形ウェル領域４とｎ+形ドレイン領域２との間におけるｎ形半導体層１の主表面側のドリフト領域（動作領域）２０以外の部位に、ドリフト領域２０に発生した結晶欠陥３０を吸収するゲッタリングサイト３１が設けられている点に特徴がある。ここにおいて、図１に示した例では、ｎ形半導体層１におけるｎ形半導体層１と絶縁層１１との界面近傍にゲッタリングサイト３１を設けてある。なお、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴにおいては出力容量を小さくするためにｎ形半導体層１の厚さを薄くしてあるので、ゲッタリングサイト３１はドリフト領域２０以外の部位で結晶欠陥３０の近傍に形成されることになる。
【００２５】
しかして、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ゲート絶縁膜５の厚さはｐ形ウェル領域４上の部位とゲートオーバーハング領域２１上の部位とで同一厚さに設定してあることにより、ゲートオーバーハング領域２１のｎ+形ドレイン領域２側端とｎ+形ドレイン領域２との間の距離を２μｍ以下に設定しても当該距離の寸法精度を高めることができてオン抵抗を低くできるとともに素子間のオン抵抗のばらつきを低減することができ、ｎ形半導体層１におけるｎ形半導体層１と絶縁層１１との界面近傍にゲッタリングサイト３１を設けてあることにより、ドレイン電極７・ソース電極８間に例えば負荷と電源との直列回路を接続し、ゲート電極６に印加する電圧を制御することでオンオフを繰り返した場合にゲートオーバーハング領域２１のｎ+形ドレイン領域２側端付近で発生した結晶欠陥３０がゲッタリングサイト３１に吸収されるので、結晶欠陥３０の増大によるオン抵抗の上昇が抑制される。なお、ＳＯＩ−ＬＤＭＯＳＦＥＴがオンの時におけるｎ形半導体層１の電流通路は主表面側のドリフト領域２０だけなので、ドリフト領域２０以外の部位に設けられたゲッタリングサイト３１がデバイス特性に悪影響を及ぼすことはない。
【００２６】
次に、上記ＳＯＩ−ＬＤＭＯＳＦＥＴは、例えばＳＯＩウェハを貼り合わせＳＯＩ法により製造する段階で、ＳＯＩウェハにゲッタリングサイト３１を形成しておくことにより、他の工程を変更することなく製造することができる。
【００２７】
すなわち、まず、図２（ａ）のようにｎ形半導体層１となる第１のウェハたるｎ形シリコンウェハ１’を熱酸化することによりｎ形シリコンウェハ１’の全面にシリコン酸化膜よりなる絶縁層１１’を形成し、その後、ｎ形シリコンウェハ１’の一表面側（半導体支持基板１０となる第２のウェハたるシリコンウェハ１０’（図２（ｂ）参照）との貼り合わせ面側）からプロトン粒子線をｎ形シリコンウェハ１’におけるｎ形シリコンウェハ１’と絶縁層１１’との界面近傍に到達する程度のエネルギで照射する（図２（ａ）における矢印の向きにプロトン粒子線を照射する）ことによりゲッタリングサイト３１を形成する。
【００２８】
その後、図２（ｂ）のように、ｎ形シリコンウェハ１’とシリコンウェハ１０’とをｎ形シリコンウェハ１’の上記一表面側に形成された絶縁層１１’を介在させた形で貼り合わせる。続いて、ｎ形シリコンウェハ１’を上記一表面の反対面側（図２（ｂ）における上面側）から研削、研磨して図２（ｃ）のようにｎ形シリコンウェハ１’を薄膜化する（例えば厚さが２μｍになるまで薄膜化する）ことにより、ゲッタリングサイト３１が設けられたＳＯＩウェハＡが形成される。なお、このＳＯＩウェハＡの絶縁層１１’がＳＯＩ−ＬＤＭＯＳＦＥＴの絶縁層１１となる。また、ｎ+形ドレイン領域２、ｎ+形ソース領域３、ｐ形ウェル領域４、ゲート絶縁膜５、ゲート電極６、ドレイン電極７、ソース電極８の形成方法は周知なので説明を省略する。ここに、ｎ+形ドレイン領域２およびｎ+形ソース領域３およびｐ形ウェル領域４を形成した後に、ドレイン電極７およびソース電極８およびゲート電極６が形成されることは勿論である。
【００２９】
しかして、ＳＯＩウェハの形成方法である貼り合わせＳＯＩ法に、前記ゲッタリングサイト３１を形成する一工程を追加するだけでオン抵抗の上昇を抑制することが可能なＳＯＩ−ＬＤＭＯＳＦＥＴを製造することができる。ＳＯＩウェハＡ’の形成条件の数値例を挙げると、ｎ形シリコンウェハ１’に熱酸化により絶縁層１１’を形成する条件としては酸化温度を１１００℃、酸化時間を８時間として膜厚が略２μｍの絶縁層１１’を形成する。次に、ｎ形シリコンウェハ１’の上記一表面側からプロトン粒子線を１００ｋｅＶの照射エネルギで照射することにより、ｎ形シリコンウェハ１’におけるｎ形シリコンウェハ１’と絶縁層１１’との界面から略１μｍの位置にゲッタリングサイト３１を形成する。その後、ｎ形シリコンウェハ１’を厚さが２μｍになるまで薄膜化することにより、ｎ形シリコンウェハ１’におけるｎ形シリコンウェハ１’と絶縁層１１’との界面から１μｍの位置にゲッタリングサイト３１が設けられたＳＯＩウェハＡを形成する。
【００３０】
なお、上述の例では、プロトン粒子線を照射することによりゲッタリングサイト３１を形成しているが、プロトン粒子線の代わりにヘリウム原子線を同等の照射エネルギで照射することによりゲッタリングサイト３１を形成してもよい。
【００３１】
ところで、ゲッタリングサイト３１は、図３に示すようにｎ+形ドレイン領域２、ｎ+形ソース領域３、ｐ形ウェル領域４、ゲート絶縁膜５、ゲート電極６、ドレイン電極７、ソース電極８が形成された後で、ｎ形半導体層１の主表面側からプロトン粒子線を照射する（図３中の矢印の向きにプロトン粒子線を照射する）ことによりゲッタリングサイト３１を形成するようにしてもよい。この場合には、ＳＯＩウェハの形成方法は貼り合わせＳＯＩ法に限らず、ＳＩＭＯＸ法、ＳＯＩ成長法などの他の方法を採用できるので既存のＳＯＩウェハを利用することもでき、また、ｎ形半導体層１の主表面側にドレイン電極７およびソース電極８およびゲート電極６を形成した後にゲッタリングサイト３１を形成する一工程を追加するだけでオン抵抗の上昇を抑制することが可能なＳＯＩ−ＬＤＭＯＳＦＥＴを製造することができる。数値例を挙げると、ｎ形半導体層１の厚さを２μｍ、絶縁層１１の厚さを２μｍとした場合には、半導体層１の主表面側からプロトン粒子線を１００ｋｅＶの照射エネルギで照射することにより、ｎ形半導体層１におけるｎ形半導体層１と絶縁層１１との界面から略１μｍの位置にゲッタリングサイト３１が形成され、各電極６〜８の下方には各電極６〜８がマスクとして機能することによりゲッタリングサイト３１は形成されない。なお、この製造方法では、プロトン粒子線を照射することによりゲッタリングサイト３１を形成しているが、プロトン粒子線の代わりにヘリウム原子線を同等の照射エネルギで照射することによりゲッタリングサイト３１を形成してもよい。
【００３２】
また、ゲッタリングサイト３１は、図４に示すように、ｎ+形ドレイン領域２、ｎ+形ソース領域３、ｐ形ウェル領域４、ゲート絶縁膜５、ゲート電極６が形成された後で、ｎ+形ドレイン領域２およびｎ＋形ソース領域３上にレジスト層よりなるマスク２１を設け、ｎ形半導体層１の主表面側からｎ形不純物であるリンイオンを照射する（図４中の矢印の向きにリンイオンをイオン注入する）ことによりゲッタリングサイト３１を形成するようにしてもよい。この場合には、ＳＯＩウェハの形成方法は貼り合わせＳＯＩ法に限らず、ＳＩＭＯＸ法、ＳＯＩ成長法などの他の方法を採用できるので既存のＳＯＩウェハを利用することもでき、また、ｎ形半導体層１の主表面側にゲート電極６を形成した後にマスク２１を形成する工程、ゲッタリングサイト３１を形成する工程を追加することでオン抵抗の上昇を抑制することが可能なＳＯＩ−ＬＤＭＯＳＦＥＴを製造することができる。数値例を挙げると、ｎ形半導体層１の厚さを２μｍ、絶縁層１１の厚さを２μｍとした場合には、半導体層１の主表面側からリンイオンを約９００ｋｅＶの照射エネルギで照射することにより、ｎ形半導体層１におけるｎ形半導体層１と絶縁層１１との界面から略１μｍの位置にゲッタリングサイト３１が形成され、マスク２１の下方にはゲッタリングサイト３１は形成されない。また、ゲート電極６の厚さを１μｍ以上の厚さに設定しておくことにより、ゲート電極６の下方にリンイオンが注入されるのを防ぐことができる。なお、９００ｋｅＶのような高エネルギで注入された不純物イオンがゲッタリングサイトとして機能することは周知である。また、ゲート電極６の導電形はｎ形なので、リンイオンが注入されても電気的には問題ない。
【００３３】
以上説明した例では、絶縁層１１がＳｉＯ2により形成されているが、絶縁層１１として、ＳｉＯ2よりも誘電率が低く且つ熱伝導率が高い材料（例えば、窒化アルミニウムなど）を用いることにより、絶縁層１１としてＳｉＯ2を用いる場合に比べて、ドレイン・半導体支持基板１０間の容量を低減することができて低消費電力化および高速化を図ることができ、しかもオン抵抗とドレイン電流とによってｎ形半導体層１内で発生する熱を半導体支持基板１０側へ効率良く逃がすことができ、熱破壊を防止することができる。
【００３４】
また、ｎ形半導体層１を、Ｓｉよりも広いバンドギャップを有する半導体材料により形成すれば、ｎ形半導体層１がＳｉにより形成されている場合に比べて、オン抵抗を低く且つドレイン電極７・ソース電極８間耐圧を高くでき、しかもｎ形半導体層１内で発生する熱を半導体支持基板１０側へ効率良く逃がすことができ、熱破壊を防止することができる。
【００３５】
【発明の効果】
請求項１の発明は、半導体支持基板上に絶縁層を介して形成された第１導電形の半導体層と、前記半導体層の主表面側に形成された第１導電形のドレイン領域と、ドレイン領域と離間して形成された第２導電形のウェル領域と、ウェル領域内の主表面側に形成された第１導電形のソース領域と、ウェル領域の主表面側において前記半導体層とソース領域とで挟まれた領域上にゲート絶縁膜を介して形成されたゲート電極と、ドレイン領域上に形成されたドレイン電極と、ゲート電極におけるドレイン電極側とは反対側でウェル領域とソース領域とに跨る形で形成されたソース電極とを備え、ゲート電極が、ゲート絶縁膜を介してウェル領域とドレイン領域との間に介在する前記半導体層側まで延設され、ゲート絶縁膜の厚さが、ウェル領域上の部位とゲートオーバーハング領域上の部位とで同一厚さに設定してあり、ウェル領域とドレイン領域との間における前記半導体層の主表面側の動作領域以外の部位に、前記動作領域に発生した結晶欠陥を吸収するゲッタリングサイトが設けられてなるものであり、前記半導体層の動作領域で発生した結晶欠陥がゲッタリングサイトに吸収されるので、オン抵抗の上昇が抑制されるという効果がある。
【００３６】
請求項２の発明は、請求項１の発明において、前記絶縁層は、ＳｉＯ2よりも誘電率が低く且つ熱伝導率が高い材料よりなるので、前記絶縁層としてＳｉＯ2を用いる場合に比べて、ドレイン・半導体支持基板間の容量を低減することができて低消費電力化および高速化を図ることができ、しかもオン抵抗とドレイン電流とによって半導体層内で発生する熱を半導体支持基板側へ効率良く逃がすことができ、熱破壊を防止することができるという効果がある。
【００３７】
請求項３の発明は、請求項１または請求項２の発明において、前記半導体層が、Ｓｉよりも広いバンドギャップを有する半導体材料により形成されているので、前記半導体層がＳｉにより形成されている場合に比べて、オン抵抗を低く且つドレイン・ソース間耐圧を高くでき、しかも半導体層内で発生する熱を半導体支持基板側へ効率良く逃がすことができ、熱破壊を防止することができるという効果がある。
【００３８】
請求項４の発明は、請求項１記載の半導体装置の製造方法であって、前記半導体層となる第１のウェハにおける前記半導体支持基板となる第２のウェハとの貼り合わせ面側に前記絶縁層を形成した後、プロトンまたはヘリウムを第１のウェハにおける前記絶縁層と第１のウェハとの界面近傍に到達する程度のエネルギで照射することにより第１のウェハ中に前記ゲッタリングサイトを形成し、その後、第１のウェハと第２のウェハとを前記絶縁層を介在させた形で貼り合わせるので、ＳＯＩウェハの形成方法である貼り合わせＳＯＩ法に、前記ゲッタリングサイトを形成する一工程を追加するだけでオン抵抗の上昇を抑制することが可能な半導体装置を提供することが可能となるという効果がある。
【００３９】
請求項５の発明は、請求項１記載の半導体装置の製造方法であって、前記半導体層にドレイン領域およびソース領域およびウェル領域を形成した後に、前記半導体層の主表面側にドレイン電極およびソース電極およびゲート電極を形成し、その後、前記半導体層の主表面側からプロトンまたはヘリウムを照射することにより前記ゲッタリングサイトを形成するので、前記半導体層の主表面側にドレイン電極およびソース電極およびゲート電極を形成した後にゲッタリングサイトを形成する一工程を追加するだけでオン抵抗の上昇を抑制することが可能な半導体装置を提供することができるという効果がある。
【００４０】
請求項６の発明は、請求項１記載の半導体装置の製造方法であって、前記半導体層にドレイン領域およびソース領域およびウェル領域を形成した後に、前記半導体層の主表面側にゲート電極を形成し、その後、ソース領域上およびドレイン領域上それぞれにマスクを設け、前記半導体層の主表面側から第１導電形の不純物をイオン注入することにより前記ゲッタリングサイトを形成するので、前記半導体層にドレイン領域およびソース領域およびウェル領域を形成してさらにゲート電極を形成した後に、イオン注入用のマスクを形成する工程と、イオン注入の工程とを追加することでオン抵抗の上昇を抑制することが可能な半導体装置を提供することができるという効果がある。
【図面の簡単な説明】
【図１】実施形態を示す概略断面図である。
【図２】同上の製造方法を説明するための主要工程断面図である。
【図３】同上の他の製造方法を説明するための主要工程断面図である。
【図４】同上の別の製造方法を説明するための主要工程断面図である。
【図５】従来例を示す概略断面図である。
【符号の説明】
１  ｎ形半導体層
２  ｎ+形ドレイン領域
３  ｎ+形ソース領域
４  ｐ形ウェル領域
５  ゲート絶縁膜
６  ゲート電極
７  ドレイン電極
８  ソース電極
１０  半導体支持基板
１１  絶縁層
２０  ドリフト領域
２１  ゲートオーバーハング領域
３０  結晶欠陥
３１  ゲッタリングサイト
【図１】
0004269454.tif 000002
【図２】
0004269454.tif 000003
【図３】
0004269454.tif 000004
【図４】
0004269454.tif 000005
【図５】
0004269454.tif 000006