(57)【特許請求の範囲】
【請求項１】
第１の電源、第１のＰｃｈトランジスタ、および第２のＰｃｈトランジスタが直列接続され、その第１の電源とは異なる電位を有する第２の電源、第３のＰｃｈトランジスタ、および第４のＰｃｈトランジスタが直列接続された出力バッファと、上記第２のＰｃｈトランジスタおよび上記第４のＰｃｈトランジスタのそれぞれの否上記第１および第２の電源側に接続された入出力端子と、入出力選択信号が入力を選択している場合は、上記第１の電源の電位と同等の電位の遮断信号により上記第１のＰｃｈトランジスタおよび上記第３のＰｃｈトランジスタを遮断すると共に上記第２の電源の電位と同等の電位の遮断信号により上記第２のＰｃｈトランジスタおよび上記第４のＰｃｈトランジスタを遮断し、入出力選択信号が出力を選択し、電源選択信号が上記第１の電源を選択している場合は、上記第１の電源の電位と同等の電位の遮断信号により上記第３のＰｃｈトランジスタを遮断すると共に上記第２の電源の電位と同等の電位の遮断信号により上記第４のＰｃｈトランジスタを遮断し、入出力選択信号が出力を選択し、電源選択信号が上記第２の電源を選択している場合は、上記第１の電源の電位と同等の電位の遮断信号により上記第１のＰｃｈトランジスタを遮断すると共に上記第２の電源の電位と同等の電位の遮断信号により上記第２のＰｃｈトランジスタを遮断する入出力制御回路とを備えた半導体集積回路装置の多電源入出力ポート。
【請求項２】
第１の電源、第１のＰｃｈトランジスタ、第２のＰｃｈトランジスタ、第１のＮｃｈトランジスタ、および第１の低電源が直列接続され、その第１の電源とは異なる電位を有する第２の電源、第３のＰｃｈトランジスタ、第４のＰｃｈトランジスタ、第２のＮｃｈトランジスタ、およびその第１の低電源とは異なる電位を有する第２の低電源が直列接続された出力バッファと、上記第２のＰｃｈトランジスタおよび上記第１のＮｃｈトランジスタの接続点と上記第４のＰｃｈトランジスタおよび上記第２のＮｃｈトランジスタの接続点とにそれぞれ接続された入出力端子と、入出力選択信号が入力を選択している場合は、上記第１の電源の電位と同等の電位の遮断信号により上記第１のＰｃｈトランジスタおよび上記第３のＰｃｈトランジスタを遮断すると共に上記第２の電源の電位と同等の電位の遮断信号により上記第２のＰｃｈトランジスタおよび上記第４のＰｃｈトランジスタを遮断し、上記第１のＮｃｈトランジスタおよび上記第２のＮｃｈトランジスタを遮断し、入出力選択信号が出力を選択し、電源高低選択信号が上記第１の電源を選択している場合は、上記第１の電源の電位と同等の電位の遮断信号により上記第３のＰｃｈトランジスタを遮断すると共に上記第２の電源の電位と同等の電位の遮断信号により上記第４のＰｃｈトランジスタを遮断し、上記第１のＮｃｈトランジスタおよび上記第２のＮｃｈトランジスタを遮断し、入出力選択信号が出力を選択し、電源高低選択信号が上記第２の電源を選択している場合は、上記第１の電源の電位と同等の電位の遮断信号により上記第１のＰｃｈトランジスタを遮断すると共に上記第２の電源の電位と同等の電位の遮断信号により上記第２のＰｃｈトランジスタを遮断し、上記第１のＮｃｈトランジスタおよび上記第２のＮｃｈトランジスタを遮断し、入出力選択信号が出力を選択し、電源高低選択信号が上記第１の低電源を選択している場合は、上記第１の電源の電位と同等の電位の遮断信号により上記第１のＰｃｈトランジスタおよび上記第３のＰｃｈトランジスタを遮断すると共に上記第２の電源の電位と同等の電位の遮断信号により上記第２のＰｃｈトランジスタおよび上記第４のＰｃｈトランジスタを遮断し、上記第２のＮｃｈトランジスタを遮断し、入出力選択信号が出力を選択し、電源高低選択信号が上記第２の低電源を選択している場合は、上記第１の電源の電位と同等の電位の遮断信号により上記第１のＰｃｈトランジスタおよび上記第３のＰｃｈトランジスタを遮断すると共に上記第２の電源の電位と同等の電位の遮断信号により上記第２のＰｃｈトランジスタおよび上記第４のＰｃｈトランジスタを遮断し、上記第１のＮｃｈトランジスタを遮断する入出力制御回路とを備えた半導体集積回路装置の多電源入出力ポート。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、異なる電源を選択して出力する半導体集積回路装置の多電源入出力ポートに関するものである。
【０００２】
【従来の技術】
図５は従来の半導体集積回路装置の多電源入出力ポートを示す回路図であり、図５（ａ）において、１は各ノードに入力される信号に応じて、入力を選択したり、また、電源ＶＣＣまたは電源ＶＳＨ、あるいは低電源ＶＳＳを選択して出力する出力バッファ、２はその出力バッファ１に接続された入出力端子である。３は入出力端子２の入出力を選択する入出力選択信号、および入出力端子２から出力させたい場合にその出力させたい電源の高低を選択する高低選択データを出力し、また、入出力端子２から入力する場合にその信号またはデータを入力するバス、４はバス３から出力された入出力選択信号を一旦保持して出力する方向レジスタ、５はバス３から出力された高低選択データをラッチ出力するポートラッチである。
６は方向レジスタ４およびポートラッチ５から出力された入出力選択信号および高低選択データに応じて出力バッファ１を制御する入出力制御回路、７は方向レジスタ４から出力された入出力選択信号に応じて、入出力端子２からのラインを開閉したり、ポートラッチ５へのラッチ信号ラインを開閉したりする入力回路である。
また、図５（ｂ）において、８は入力されたＶＣＣレベルの電源選択信号に応じて、出力バッファ１の各ノードにＶＣＣレベルまたはＶＳＨレベルの信号を出力して、電源ＶＣＣと電源ＶＳＨとのどちらかを選択する電源切替制御回路である。
【０００３】
さらに、詳細を説明すれば、図５（ａ）の出力バッファ１において、１ａは電源のＶＣＣ、１ｂ，１ｃはＶＣＣ１ａに直列接続されたＰチャネルＭＯＳトランジスタ（以下、ＰｃｈＴｒと言う）、１ｄはＶＣＣ１ａと異なる電位を有する電源のＶＳＨ、１ｅ，１ｆはＶＳＨ１ｄに直列接続されたＰｃｈＴｒである。また、１ｇはＰｃｈＴｒ１ｃ，１ｆの接続点に直列接続されたＰｃｈＴｒ、１ｈはＰｃｈＴｒ１ｇに直列接続されたＮチャネルＭＯＳトランジスタ（以下、ＮｃｈＴｒと言う）、１ｉはＮｃｈＴｒ１ｈに直列接続されたグランドレベルの低電源のＶＳＳである。
また、入出力制御回路６において、６ａは方向レジスタ４から出力された入出力選択信号を反転出力するインバータ、６ｂは方向レジスタ４から出力された入出力選択信号とポートラッチ５から出力された高低選択データとの否定論理積をとるＮＡＮＤ回路、６ｃはポートラッチ５から出力された高低選択データとインバータ６ａから出力された入出力選択信号の反転出力との否定論理和をとるＮＯＲ回路であり、ＮＡＮＤ回路６ｂの出力はＰｃｈＴｒ１ｇのゲートに、また、ＮＯＲ回路６ｃの出力はＮｃｈＴｒ１ｈのゲートにそれぞれ接続されている。
さらに、入力回路７において、７ａは方向レジスタ４から出力された入出力選択信号に応じて、入出力端子２からのラインを開閉するバッファ、７ｂは方向レジスタ４から出力された入出力選択信号に応じて、ポートラッチ５へのラッチ信号ラインを開閉するバッファである。
さらに、図５（ｂ）に示した電源切替制御回路８おいて、８ａ，８ｂはＰｃｈＴｒ、８ｃ，８ｄはＮｃｈＴｒ、８ｅは電源選択信号を反転出力するインバータである。
なお、Ａ〜Ｈは各ノードを示し、同一符号のノードは同一ノードを示す。
【０００４】
次に動作について説明する。
図５に示した半導体集積回路装置の多電源入出力ポートは、バス３から出力された入出力選択信号、高低選択データ、および電源選択信号に応じて、入出力端子２を入力に選択して、他のモジュールからデータあるいは信号を入力したり、また、入出力端子２を、例えば、ＶＣＣ＝３Ｖの出力に選択して、他のモジュールに通常の電源を供給したり、入出力端子２を、例えば、ＶＳＨ＝５Ｖの出力に選択して、ＬＣＤ（液晶）を駆動したりするものである。
図５において、方向レジスタ４は、バス３から出力された入出力選択信号を一旦保持して入出力制御回路６に出力する。また、ポートラッチ５は、バス３から出力された高低選択データを入出力制御回路６にラッチ出力する。
図６は従来の入出力制御回路の入出力動作を示す論理値図であり、入出力制御回路６は、方向レジスタ４から入出力選択信号“Ｌ”を入力した場合は、ポートラッチ５からの入力にかかわらずＰｃｈＴｒ１ｇのゲートに出力信号“Ｈ”を、ＮｃｈＴｒ１ｈのゲートに出力信号“Ｌ”を出力する。ＰｃｈＴｒ１ｇおよびＮｃｈＴｒ１ｈは、それら入出力制御回路６からの出力信号によりオフすることにより、入出力端子２を入力に選択して、他のモジュールからデータあるいは信号を入出力端子２を通じて入力する。また、バッファ７ａは、方向レジスタ４からの入出力選択信号“Ｌ”により導通状態となり、その入力されたデータあるいは信号をバス３に伝送する。
【０００５】
また、入出力制御回路６は、方向レジスタ４から入出力選択信号“Ｈ”を入力し、ポートラッチ５から高低選択データ“Ｌ”を入力した場合は、ＰｃｈＴｒ１ｇおよびＮｃｈＴｒ１ｈのゲートに出力信号“Ｈ”を出力する。ＰｃｈＴｒ１ｇは、出力信号“Ｈ”でオフし、ＮｃｈＴｒ１ｈは、出力信号“Ｈ”でオンすることにより、入出力端子２を低電源のＶＳＳ１ｉ出力に選択する。
さらに、入出力制御回路６は、方向レジスタ４から入出力選択信号“Ｈ”を入力し、ポートラッチ５から高低選択データ“Ｈ”を入力した場合は、ＰｃｈＴｒ１ｇおよびＮｃｈＴｒ１ｈのゲートに出力信号“Ｌ”を出力する。ＰｃｈＴｒ１ｇは、出力信号“Ｌ”でオンし、ＮｃｈＴｒ１ｈは、出力信号“Ｌ”でオフすることにより、入出力端子２を高電源のＶＣＣ１ａまたはＶＳＨ１ｄ出力に選択する。これらＶＣＣ１ａまたはＶＳＨ１ｄの電源出力の選択は、次に示す電源切替制御回路８の動作によって行われる。
【０００６】
電源切替制御回路８を設ける目的は、その電源切替制御回路８に入力される電源選択信号の“Ｈ”レベルが、例えば、上述したようにＶＳＨ＝５Ｖに比べて電位の低いＶＣＣ＝３Ｖであるので、そのままＶＣＣ＝３Ｖの“Ｈ”レベルをＰｃｈＴｒ１ｆのゲートに出力して、そのＰｃｈＴｒ１ｆをオフしたのでは、ＶＳＨ＝５Ｖの電源を完全にオフすることができないので、これを完全にオフさせるために、ＰｃｈＴｒ１ｃ，１ｆのゲートに出力される“Ｈ”レベルをＶＳＨ＝５Ｖにシフトするためである。
図７は従来の電源切替制御回路の入出力動作を示す論理値図であり、電源切替制御回路８は、電源選択信号“Ｌ”を入力した場合は、インバータ８ｅによって反転された“Ｈ”（ＶＣＣレベル）をノードＡに出力し、また、ＮｃｈＴｒ８ｄおよびＰｃｈＴｒ８ａのオンによる“Ｈ”（ＶＳＨレベル）をノードＢに出力し、さらに、ＰｃｈＴｒ８ｂのオフ、ＮｃｈＴｒ８ｄのオンによる“Ｌ”をノードＣに出力する。この結果、出力バッファ１のＰｃｈＴｒ１ｂのゲートには“Ｈ”（ＶＣＣレベル）、ＰｃｈＴｒ１ｃのゲートには“Ｈ”（ＶＳＨレベル）、ＰｃｈＴｒ１ｅのゲートには電源選択信号“Ｌ”、ＰｃｈＴｒ１ｆのゲートには“Ｌ”が入力され、ＰｃｈＴｒ１ｂおよびＰｃｈＴｒ１ｃがオフ、ＰｃｈＴｒ１ｅおよびＰｃｈＴｒ１ｆがオンして、ＶＣＣ１ａ側が遮断されると共にＶＳＨ１ｄ側が導通され、さらに、上述のようにＰｃｈＴｒ１ｇがオン、ＮｃｈＴｒ１ｈがオフしているので、ＶＳＨ１ｄの電源が入出力端子２から出力される。
【０００７】
一方、電源切替制御回路８は、電源選択信号“Ｈ”を入力した場合は、インバータ８ｅによって反転された“Ｌ”をノードＡに出力し、また、ＮｃｈＴｒ８ｃおよびＰｃｈＴｒ８ｂのオンによる“Ｈ”（ＶＳＨレベル）をノードＣに出力し、さらに、ＰｃｈＴｒ８ａのオフ、ＮｃｈＴｒ８ｃのオンによる“Ｌ”をノードＢに出力する。この結果、出力バッファ１のＰｃｈＴｒ１ｂのゲートには“Ｌ”、ＰｃｈＴｒ１ｃのゲートには“Ｌ”、ＰｃｈＴｒ１ｅのゲートには電源選択信号“Ｈ”（ＶＣＣレベル）、ＰｃｈＴｒ１ｆのゲートには“Ｈ”（ＶＳＨレベル）が入力され、ＰｃｈＴｒ１ｂおよびＰｃｈＴｒ１ｃがオン、ＰｃｈＴｒ１ｅが“Ｈ”（ＶＣＣレベル）により完全にはオフされないが、ＰｃｈＴｒ１ｆが“Ｈ”（ＶＳＨレベル）により完全にオフするので、ＶＳＨ１ｄの電位がノードＨ側に伝わることなく、ＶＳＨ１ｄ側が遮断されると共にＶＣＣ１ａ側が導通され、さらに、上述のようにＰｃｈＴｒ１ｇがオン、ＮｃｈＴｒ１ｈがオフしているので、ＶＣＣ１ａの電源が入出力端子２から出力される。
【０００８】
【発明が解決しようとする課題】
従来の半導体集積回路装置の多電源入出力ポートは以上のように構成されているので、ＶＣＣレベルの電位でオフするＰｃｈＴｒ１ｂ、ＰｃｈＴｒ１ｅと、ＶＳＨレベルの電位でオフするＰｃｈＴｒ１ｃ、ＰｃｈＴｒ１ｆとによって、異なるＶＣＣ１ａまたはＶＳＨ１ｄの電源を選択して、また、ＰｃｈＴｒ１ｇおよびＮｃｈＴｒ１ｈによって、入出力端子２を入力として用いるか、ＶＣＣ１ａまたはＶＳＨ１ｄの電源の出力として用いるか、ＶＳＳ１ｉの電源の出力として用いるかを選択している。
従って、ＶＣＣ１ａまたはＶＳＨ１ｄから入出力端子２を見た構成は、ＶＣＣ１ａ、ＰｃｈＴｒ１ｂ、ＰｃｈＴｒ１ｃ、ＰｃｈＴｒ１ｇ、および入出力端子２の直列接続と、ＶＳＨ１ｄ、ＰｃｈＴｒ１ｅ、ＰｃｈＴｒ１ｆ、ＰｃｈＴｒ１ｇ、および入出力端子２の直列接続であり、いずれもトランジスタの３段直列接続となる。
このことから、従来の多電源入出力ポートの回路規模が大きくなり、トランジスタの１段構成のポートと同じだけの駆動能力を持つためには、約３倍の大きさのトランジスタを３段直列接続しなくてはならず、半導体集積回路装置の専有面積では９倍大きくなってしまう。さらに、低電圧でしかも高速の動作を可能にするためには、さらに大きなトランジスタが必要になってしまうなどの課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、直列接続するトランジスタ数が少なく、回路規模の小さな半導体集積回路装置の多電源入出力ポートを得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る半導体集積回路装置の多電源入出力ポートは、第１の電源、第１のＰｃｈトランジスタ、および第２のＰｃｈトランジスタが直列接続され、その第１の電源とは異なる電位を有する第２の電源、第３のＰｃｈトランジスタ、および第４のＰｃｈトランジスタが直列接続された出力バッファと、第２および第４のＰｃｈトランジスタに接続された入出力端子と、入出力選択信号が入力を選択している場合は、第１の電源の電位と同等の電位の遮断信号により第１および第３のＰｃｈトランジスタを遮断すると共に第２の電源の電位と同等の電位の遮断信号により第２および第４のＰｃｈトランジスタを遮断し、電源選択信号が第１の電源を選択している場合は、第１の電源の電位と同等の電位の遮断信号により第３のＰｃｈトランジスタを遮断すると共に第２の電源の電位と同等の電位の遮断信号により第４のＰｃｈトランジスタを遮断し、電源選択信号が第２の電源を選択している場合は、第１の電源の電位と同等の電位の遮断信号により第１のＰｃｈトランジスタを遮断すると共に第２の電源の電位と同等の電位の遮断信号により第２のＰｃｈトランジスタを遮断する入出力制御回路とを備えたものである。
【００１１】
この発明に係る半導体集積回路装置の多電源入出力ポートは、第１の電源、第１のＰｃｈトランジスタ、第２のＰｃｈトランジスタ、第１のＮｃｈトランジスタ、および第１の低電源が直列接続され、第１の電源とは異なる電位を有する第２の電源、第３のＰｃｈトランジスタ、第４のＰｃｈトランジスタ、第２のＮｃｈトランジスタ、および第１の低電源とは異なる電位を有する第２の低電源が直列接続された出力バッファと、第２のＰｃｈトランジスタおよび第１のＮｃｈトランジスタの接続点と第４のＰｃｈトランジスタおよび第２のＮｃｈトランジスタの接続点と接続された入出力端子と、入出力選択信号が入力を選択している場合は、第１の電源の電位と同等の電位の遮断信号により第１および第３のＰｃｈトランジスタを遮断すると共に第２の電源の電位と同等の電位の遮断信号により第２および第４のＰｃｈトランジスタを遮断し、第１および第２のＮｃｈトランジスタを遮断し、電源高低選択信号が第１の電源を選択している場合は、第１の電源の電位と同等の電位の遮断信号により第３のＰｃｈトランジスタを遮断すると共に第２の電源の電位と同等の電位の遮断信号により第４のＰｃｈトランジスタを遮断し、第１および第２のＮｃｈトランジスタを遮断し、電源高低選択信号が第２の電源を選択している場合は、第１の電源の電位と同等の電位の遮断信号により第１のＰｃｈトランジスタを遮断すると共に第２の電源の電位と同等の電位の遮断信号により第２のＰｃｈトランジスタを遮断し、第１および第２のＮｃｈトランジスタを遮断し、電源高低選択信号が第１の低電源を選択している場合は、第１の電源の電位と同等の電位の遮断信号により第１および第３のＰｃｈトランジスタを遮断すると共に第２の電源の電位と同等の電位の遮断信号により第２および第４のＰｃｈトランジスタを遮断し、第２のＮｃｈトランジスタを遮断し、電源高低選択信号が第２の低電源を選択している場合は、第１の電源の電位と同等の電位の遮断信号により第１および第３のＰｃｈトランジスタを遮断すると共に第２の電源の電位と同等の電位の遮断信号により第２および第４のＰｃｈトランジスタを遮断し、第１のＮｃｈトランジスタを遮断する入出力制御回路とを備えたものである。
【００１２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体集積回路装置の多電源入出力ポートを示す回路図であり、図において、１１は各ノードに入力される信号に応じて、入力を選択したり、また、電源ＶＣＣまたは電源ＶＳＨ、あるいは低電源ＶＳＳまたは低電源ＶＳＬを選択して出力する出力バッファ、２はその出力バッファ１１に接続された入出力端子である。３は入出力端子２の入出力を選択する入出力選択信号、および入出力端子２から出力させたい場合にその出力させたい電源の高低を選択する高低選択データを出力し、また、入出力端子２から入力する場合にその信号またはデータを入力するバス、４はバス３から出力された入出力選択信号を一旦保持して出力する方向レジスタ、５はバス３から出力された高低選択データをラッチ出力するポートラッチである。
１６は方向レジスタ４およびポートラッチ５から出力された入出力選択信号および高低選択データ、さらに、電源選択信号に応じて出力バッファ１１を制御する入出力制御回路、７は方向レジスタ４から出力された入出力選択信号に応じて、入出力端子２からのラインを開閉したり、ポートラッチ５へのラッチ信号ラインを開閉したりする入力回路である。
【００１３】
さらに、詳細を説明すれば、図１の出力バッファ１１において、１ａは電源のＶＣＣ（第１の電源）、１ｂ，１ｃはＶＣＣ１ａに直列接続されたＰチャネルＭＯＳトランジスタ（第１のＰｃｈトランジスタ，第２のＰｃｈトランジスタ：以下、ＰｃｈＴｒと言う）、１ｊはＰｃｈＴｒ１ｃに直列接続されたＮチャネルＭＯＳトランジスタ（第１のＮｃｈトランジスタ：以下、ＮｃｈＴｒと言う）、１ｉはＮｃｈＴｒ１ｊに直列接続されたグランドレベルの低電源のＶＳＳ（第１の低電源）である。
また、１ｄはＶＣＣ１ａと異なる電位を有する電源のＶＳＨ（第２の電源）、１ｅ，１ｆはＶＳＨ１ｄに直列接続されたＰｃｈＴｒ（第３のＰｃｈトランジスタ，第４のＰｃｈトランジスタ）である。また、１ｋはＰｃｈＴｒ１ｆに直列接続されたＮｃｈＴｒ（第２のＮｃｈトランジスタ）、１ｌはＮｃｈＴｒ１ｋに直列接続されたＶＳＳ１ｉと異なる電位を有する電源のＶＳＬ（第２の低電源）である。
【００１４】
また、図２はこの発明の実施の形態１による入出力制御回路の詳細を示す回路図であり、図において、１６ａは電源選択信号と方向レジスタ４から出力された入出力選択信号との否定論理積をとるＮＡＮＤ回路、１６ｂはＮＡＮＤ回路１６ａの出力と方向レジスタ４から出力された入出力選択信号との否定論理積をとるＮＡＮＤ回路、１６ｃ，１６ｄはそれぞれＮＡＮＤ回路１６ａ，１６ｂの出力を反転出力するインバータである。１６ｅ，１６ｆはそれぞれインバータ１６ｃ，１６ｄの出力とポートラッチ５から出力された高低選択データとの否定論理積をとるＮＡＮＤ回路、１６ｇ，１６ｈはそれぞれＮＡＮＤ回路１６ａ，１６ｂの出力とポートラッチ５から出力された高低選択データとの否定論理和をとるＮＯＲ回路であり、これらＮＯＲ回路１６ｇ，１６ｈの出力はＮｃｈＴｒ１ｊ，１ｋのゲートにそれぞれ接続されている。１６ｉ，１６ｊはそれぞれＮＡＮＤ回路１６ｅ，１６ｆの出力を反転出力するインバータ、１６ｋ，１６ｌはそれぞれインバータ１６ｉ，１６ｊの出力と相互に対向するＮＡＮＤ回路の出力との否定論理積をとるＮＡＮＤ回路であり、これらＮＡＮＤ回路１６ｋ，１６ｌの出力はＰｃｈＴｒ１ｂ，１ｅのゲートにそれぞれ接続されている。１６ｍ，１６ｎはそれぞれＮＡＮＤ回路１６ｋ，１６ｌのＶＣＣレベルの出力をＶＳＨレベルの出力にシフトするレベルシフタであり、これらレベルシフタ１６ｍ，１６ｎの出力はＰｃｈＴｒ１ｃ，１ｆのゲートにそれぞれ接続されている。
また、レベルシフタ１６ｍ，１６ｎにおいて、１６ｏ，１６ｐはＰｃｈＴｒ、１６ｑ，１６ｒはＮｃｈＴｒ、１６ｓはＮＡＮＤ回路１６ｋ，１６ｌの出力をそれぞれ反転出力するインバータである。
さらに、入力回路７において、７ａは方向レジスタ４から出力された入出力選択信号に応じて、入出力端子２からのラインを開閉するバッファ、７ｂは方向レジスタ４から出力された入出力選択信号に応じて、ポートラッチ５へのラッチ信号ラインを開閉するバッファである。
なお、Ａ〜Ｈは各ノードを示し、同一符号のノードは同一ノードを示す。
【００１５】
次に動作について説明する。
図１に示した半導体集積回路装置の多電源入出力ポートは、バス３から出力された入出力選択信号、高低選択データ、および電源選択信号に応じて、入出力端子２を入力に選択して、他のモジュールからデータあるいは信号を入力したり、また、入出力端子２を、例えば、ＶＣＣ＝３Ｖの出力に選択して、他のモジュールに通常の電源を供給したり、入出力端子２を、例えば、ＶＳＨ＝５Ｖの出力に選択して、ＬＣＤ（液晶）を駆動したりするものである。
図１において、方向レジスタ４は、バス３から出力された入出力選択信号を一旦保持して入出力制御回路１６に出力する。また、ポートラッチ５は、バス３から出力された高低選択データを入出力制御回路１６にラッチ出力する。
図３はこの発明の実施の形態１による入出力制御回路の入出力動作を示す論理値図であり、入出力制御回路１６は、方向レジスタ４から入出力選択信号“Ｌ”を入力した場合は、ポートラッチ５からの入力にかかわらずＰｃｈＴｒ１ｂ，１ｃ，１ｅ，１ｆのゲートに出力信号“Ｈ”を、ＮｃｈＴｒ１ｊ，１ｋのゲートに出力信号“Ｌ”を出力する。ＰｃｈＴｒ１ｂ，１ｃ，１ｅ，１ｆおよびＮｃｈＴｒ１ｊ，１ｋは、入出力制御回路１６からのそれら出力信号によりオフすることにより、入出力端子２を入力に選択して、他のモジュールからデータあるいは信号を入出力端子２を通じて入力する。そして、バッファ７ａは、方向レジスタ４からの入出力選択信号“Ｌ”により導通状態となり、その入力されたデータあるいは信号をバス３に伝送する。
【００１６】
ここで、入出力制御回路１６は、図２に示すように、ＮＡＮＤ回路１６ｋ，１６ｌのＶＣＣレベルの出力をノードＡ，ＨからＰｃｈＴｒ１ｂ，１ｅのゲートに出力し、また、レベルシフタ１６ｍ，１６ｎのＶＳＨレベルの出力をノードＢ，ＣからＰｃｈＴｒ１ｃ，１ｆのゲートに出力する。
従って、ＶＳＨ＝５ＶでＶＣＣ＝３Ｖである場合でも、電位の高い方のＶＳＨ１ｄ側は、ＶＣＣレベルの“Ｈ”が入力されるＰｃｈＴｒ１ｅでは完全にはオフされないが、ＶＳＨレベルの“Ｈ”が入力されるＰｃｈＴｒ１ｆで完全にオフすることができ、ＶＳＨ１ｄの電位が入出力端子２に伝わることがない。
また、逆にＶＳＨ＝３ＶでＶＣＣ＝５Ｖである場合でも、電位の高い方のＶＣＣ１ａ側は、ＶＣＣレベルの“Ｈ”が入力されるＰｃｈＴｒ１ｂで完全にオフすることができ、ＶＣＣ１ａの電位が入出力端子２に伝わることがない。
【００１７】
また、入出力制御回路１６は、方向レジスタ４から入出力選択信号“Ｈ”を入力し、電源選択信号“Ｌ”を入力し、ポートラッチ５から高低選択データ“Ｌ”を入力した場合は、ＰｃｈＴｒ１ｂ，１ｃ，１ｅ，１ｆのゲートに出力信号“Ｈ”を、ＮｃｈＴｒ１ｊのゲートに出力信号“Ｌ”を、ＮｃｈＴｒ１ｋのゲートに出力信号“Ｈ”を出力する。ＰｃｈＴｒ１ｂ，１ｃ，１ｅ，１ｆおよびＮｃｈＴｒ１ｊは、入出力制御回路１６からのそれら出力信号によりオフし、ＮｃｈＴｒ１ｋは、オンすることにより、入出力端子２を低電源のＶＳＬ１ｌ出力に選択する。
さらに、入出力制御回路１６は、方向レジスタ４から入出力選択信号“Ｈ”を入力し、電源選択信号“Ｌ”を入力し、ポートラッチ５から高低選択データ“Ｈ”を入力した場合は、ＰｃｈＴｒ１ｂ，１ｃのゲートに出力信号“Ｈ”を、ＰｃｈＴｒ１ｅ，１ｆのゲートに出力信号“Ｌ”を、ＮｃｈＴｒ１ｊ，１ｋのゲートに出力信号“Ｌ”を出力する。ＰｃｈＴｒ１ｂ，１ｃおよびＮｃｈＴｒ１ｊ，１ｋは、入出力制御回路１６からのそれら出力信号によりオフし、ＰｃｈＴｒ１ｅ，１ｆは、オンすることにより、入出力端子２を電源のＶＳＨ１ｄ出力に選択する。
【００１８】
さらに、入出力制御回路１６は、方向レジスタ４から入出力選択信号“Ｈ”を入力し、電源選択信号“Ｈ”を入力し、ポートラッチ５から高低選択データ“Ｌ”を入力した場合は、ＰｃｈＴｒ１ｂ，１ｃ，１ｅ，１ｆのゲートに出力信号“Ｈ”を、ＮｃｈＴｒ１ｊのゲートに出力信号“Ｈ”を、ＮｃｈＴｒ１ｋのゲートに出力信号“Ｌ”を出力する。ＰｃｈＴｒ１ｂ，１ｃ，１ｅ，１ｆおよびＮｃｈＴｒ１ｋは、入出力制御回路１６からのそれら出力信号によりオフし、ＮｃｈＴｒ１ｊは、オンすることにより、入出力端子２を低電源のＶＳＳ１ｉ出力に選択する。
さらに、入出力制御回路１６は、方向レジスタ４から入出力選択信号“Ｈ”を入力し、電源選択信号“Ｈ”を入力し、ポートラッチ５から高低選択データ“Ｈ”を入力した場合は、ＰｃｈＴｒ１ｂ，１ｃのゲートに出力信号“Ｌ”を、ＰｃｈＴｒ１ｅ，１ｆのゲートに出力信号“Ｈ”を、ＮｃｈＴｒ１ｊ，１ｋのゲートに出力信号“Ｌ”を出力する。ＰｃｈＴｒ１ｅ，１ｆおよびＮｃｈＴｒ１ｊ，１ｋは、入出力制御回路１６からのそれら出力信号によりオフし、ＰｃｈＴｒ１ｂ，１ｃは、オンすることにより、入出力端子２を電源のＶＣＣ１ａ出力に選択する。
【００１９】
以上のように、この実施の形態１によれば、ＶＣＣレベルの電位でオフするＰｃｈＴｒ１ｂ、ＰｃｈＴｒ１ｅと、ＶＳＨレベルの電位でオフするＰｃｈＴｒ１ｃ、ＰｃｈＴｒ１ｆと、ＮｃｈＴｒ１ｊ、ＮｃｈＴｒ１ｋと、これらを制御する入出力制御回路１６によって、入出力端子２を入力として用いるか、ＶＣＣ１ａ、ＶＳＨ１ｄ、ＶＳＳ１ｉ、またはＶＳＬ１ｌの電源の出力として用いるかを選択するように構成したので、ＶＣＣ１ａまたはＶＳＨ１ｄから入出力端子２を見た構成は、ＶＣＣ１ａ、ＰｃｈＴｒ１ｂ、ＰｃｈＴｒ１ｃ、および入出力端子２の直列接続と、ＶＳＨ１ｄ、ＰｃｈＴｒ１ｅ、ＰｃｈＴｒ１ｆ、および入出力端子２の直列接続であり、いずれもトランジスタの２段直列接続となり、このことから、従来の多電源入出力ポートの回路規模と比べて小さくすることができ、半導体集積回路装置の専有面積も小さく、さらに、低電圧でしかも高速の動作を可能にすることができる効果がある。
また、ＶＳＨ＞ＶＣＣである場合でも、電位の高い方のＶＳＨ１ｄ側は、ＶＳＨレベルの“Ｈ”が入力されるＰｃｈＴｒ１ｆで完全にオフすることができ、また、逆にＶＳＨ＜ＶＣＣである場合でも、電位の高い方のＶＣＣ１ａ側は、ＶＣＣレベルの“Ｈ”が入力されるＰｃｈＴｒ１ｅで完全にオフすることができ、高い方の電位が入出力端子２に伝わることがなく、入出力端子２を入力に選択した場合に、性能良く入力できると共に、入出力端子２を出力に選択した場合に、選択した電源の出力電位の精度を高めることができる。
【００２０】
実施の形態２．
図４はこの発明の実施の形態２による入出力制御回路の詳細を示す回路図であり、図において、１６ｔは方向レジスタ４から出力された入出力選択信号を反転出力するインバータ、１６ｕは方向レジスタ４から出力された入出力選択信号とポートラッチ５から出力された高低選択データとの否定論理積をとるＮＡＮＤ回路、１６ｖはポートラッチ５から出力された高低選択データとインバータ１６ｔの出力との否定論理和をとるＮＯＲ回路である。１６ｗ，１６ｘ，１６ｙはＮＡＮＤ回路１６ｕ、ＮＯＲ回路１６ｖ、およびＮＡＮＤ回路１６ａの出力を反転出力するインバータ、１６ｚはＮＡＮＤ回路１６ａの出力とインバータ１６ｗの出力との否定論理積をとるＮＡＮＤ回路、１６αはインバータ１６ｗ，１６ｙの出力の否定論理積をとるＮＡＮＤ回路、１６β，１６γはＮＡＮＤ回路１６ａの出力、およびインバータ１６ｙの出力とインバータ１６ｘの出力との否定論理和をとるＮＯＲ回路である。
その他の構成は、実施の形態１で示した図２と同一なので重複する説明を省略する。
【００２１】
次に動作について説明する。
上記実施の形態１では、入出力制御回路１６を図２に示したように構成したが、この実施の形態２では、図４に示したようにその入出力制御回路１６の論理回路の一部を変更したものである。図４に示した入出力制御回路１６は、図２に示した入出力制御回路１６と機能は同等であり、入出力動作も図３に示した論理値図と同様な結果を得ることができる。
従って、この実施の形態２では、上記実施の形態１と同様な効果が得られる。
【００２２】
【発明の効果】
以上のように、この発明によれば、第１の電源、第１のＰｃｈトランジスタ、および第２のＰｃｈトランジスタが直列接続され、その第１の電源とは異なる電位を有する第２の電源、第３のＰｃｈトランジスタ、および第４のＰｃｈトランジスタが直列接続された出力バッファと、第２および第４のＰｃｈトランジスタに接続された入出力端子と、入出力選択信号が入力を選択している場合は、第１の電源の電位と同等の電位の遮断信号により第１および第３のＰｃｈトランジスタを遮断すると共に第２の電源の電位と同等の電位の遮断信号により第２および第４のＰｃｈトランジスタを遮断し、電源選択信号が第１の電源を選択している場合は、第１の電源の電位と同等の電位の遮断信号により第３のＰｃｈトランジスタを遮断すると共に第２の電源の電位と同等の電位の遮断信号により第４のＰｃｈトランジスタを遮断し、電源選択信号が第２の電源を選択している場合は、第１の電源の電位と同等の電位の遮断信号により第１のＰｃｈトランジスタを遮断すると共に第２の電源の電位と同等の電位の遮断信号により第２のＰｃｈトランジスタを遮断する入出力制御回路とを備えるように構成したので、第１の電源または第２の電源から入出力端子を見た構成は、いずれもトランジスタの２段直列接続となり、回路規模を小さくすることができ、半導体集積回路装置の専有面積も小さく、さらに、低電圧でしかも高速の動作を可能にすることができる効果が得られる。
また、入出力端子を入力に選択したり、第１の電源または第２の電源を選択して入出力端子から出力することができる効果が得られる。
さらに、第１の電源より第２の電源が大きい場合でも、電位の高い方の第２の電源側は、第２の電源の電位と同等の電位の遮断信号が入力される第４のＰｃｈトランジスタで完全に遮断することができ、また、逆に第２の電源より第１の電源が大きい場合でも、電位の高い方の第１の電源側は、第１の電源の電位と同等の電位の遮断信号が入力される第１のＰｃｈトランジスタで完全に遮断することができ、高い方の電位が入出力端子に伝わることがなく、入出力端子を入力に選択した場合に、性能良く入力できると共に、入出力端子を出力に選択した場合に、選択した電源の出力電位の精度を高めることができる効果が得られる。
【００２３】
この発明によれば、第１の電源、第１のＰｃｈトランジスタ、第２のＰｃｈトランジスタ、第１のＮｃｈトランジスタ、および第１の低電源が直列接続され、第１の電源とは異なる電位を有する第２の電源、第３のＰｃｈトランジスタ、第４のＰｃｈトランジスタ、第２のＮｃｈトランジスタ、および第１の低電源とは異なる電位を有する第２の低電源が直列接続された出力バッファと、第２のＰｃｈトランジスタおよび第１のＮｃｈトランジスタの接続点と第４のＰｃｈトランジスタおよび第２のＮｃｈトランジスタの接続点と接続された入出力端子と、入出力選択信号が入力を選択している場合は、第１の電源の電位と同等の電位の遮断信号により第１および第３のＰｃｈトランジスタを遮断すると共に第２の電源の電位と同等の電位の遮断信号により第２および第４のＰｃｈトランジスタを遮断し、第１および第２のＮｃｈトランジスタを遮断し、電源高低選択信号が第１の電源を選択している場合は、第１の電源の電位と同等の電位の遮断信号により第３のＰｃｈトランジスタを遮断すると共に第２の電源の電位と同等の電位の遮断信号により第４のＰｃｈトランジスタを遮断し、第１および第２のＮｃｈトランジスタを遮断し、電源高低選択信号が第２の電源を選択している場合は、第１の電源の電位と同等の電位の遮断信号により第１のＰｃｈトランジスタを遮断すると共に第２の電源の電位と同等の電位の遮断信号により第２のＰｃｈトランジスタを遮断し、第１および第２のＮｃｈトランジスタを遮断し、電源高低選択信号が第１の低電源を選択している場合は、第１の電源の電位と同等の電位の遮断信号により第１および第３のＰｃｈトランジスタを遮断すると共に第２の電源の電位と同等の電位の遮断信号により第２および第４のＰｃｈトランジスタを遮断し、第２のＮｃｈトランジスタを遮断し、電源高低選択信号が第２の低電源を選択している場合は、第１の電源の電位と同等の電位の遮断信号により第１および第３のＰｃｈトランジスタを遮断すると共に第２の電源の電位と同等の電位の遮断信号により第２および第４のＰｃｈトランジスタを遮断し、第１のＮｃｈトランジスタを遮断する入出力制御回路とを備えるように構成したので、上記効果に加えて、入出力端子を入力に選択したり、第１の電源、第２の電源、第１の低電源、または第２の低電源を選択して入出力端子から出力することができる効果が得られる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体集積回路装置の多電源入出力ポートを示す回路図である。
【図２】  この発明の実施の形態１による入出力制御回路の詳細を示す回路図である。
【図３】  この発明の実施の形態１による入出力制御回路の入出力動作を示す論理値図である。
【図４】  この発明の実施の形態２による入出力制御回路の詳細を示す回路図である。
【図５】  従来の半導体集積回路装置の多電源入出力ポートを示す回路図である。
【図６】  従来の入出力制御回路の入出力動作を示す論理値図である。
【図７】  従来の電源切替制御回路の入出力動作を示す論理値図である。
【符号の説明】
１ａ  ＶＣＣ（第１の電源）、１ｂ  ＰｃｈＴｒ（第１のＰｃｈトランジスタ）、１ｃ  ＰｃｈＴｒ（第２のＰｃｈトランジスタ）、１ｄ  ＶＳＨ（第２の電源）、１ｅ  ＰｃｈＴｒ（第３のＰｃｈトランジスタ）、１ｆ  ＰｃｈＴｒ（第４のＰｃｈトランジスタ）、１ｉ  ＶＳＳ（第１の低電源）、１ｊ  ＮｃｈＴｒ（第１のＮｃｈトランジスタ）、１ｋ  ＮｃｈＴｒ（第２のＮｃｈトランジスタ）、１ｌ  ＶＳＬ（第２の低電源）、２  入出力端子、１１  出力バッファ、１６  入出力制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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