(57)【特許請求の範囲】
【請求項１】
差分入力を受信し、増幅された差分入力によって構成される演算増幅器入力段出力を提供する演算増幅器入力段（１２）；
前記演算増幅器入力段に結合され、前記演算増幅器入力段出力を受信し、それから転送された出力を提供する空乏モード・ソース・フォロア（１３）；
前記空乏モード・ソース・フォロア（１３）に結合され、前記の転送された出力を受信し、それから第１バイアス出力および第２バイアス出力を提供するバイアス回路（２３）；および
前記バイアス回路（２３）および前記演算増幅器入力段出力に結合され、非空乏モードトランジスタにより構成され前記第１バイアス出力および前記第２バイアス出力を受信し、それから出力ドライバ段出力を提供する出力ドライバ段（２９）であって、前記出力ドライバ段出力が前記差分入力を増幅したものである出力ドライバ段（２９）；
を具備することを特徴とする低電圧演算増幅器（１０）。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般に集積回路設計に関し、さらに詳しくは、レール対レール入力能力を得るために空乏モード金属酸化物半導体電界効果トランジスタ（MOSFET）を採用する差分増幅器入力段を有するモノリシック演算増幅器に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
演算増幅器を取り巻く電子システムの産業の動向は、バッテリ源から供給される、より低い動作電圧に向かっている。このため、増幅器の用途は、高入力インピーダンス，低入力オフセット電圧，低ノイズ，高帯域幅，高速の充分な出力駆動能力などの従来の演算増幅器の装備に加えて、低電圧単一電源の動作を必要とする。種々の集積回路製造過程により、ダーリントンPNP トランジスタおよびP ャネル空乏モードMOSFETなど、演算増幅器の入力段に関して上記の基準を満たすことを目標とする差分入力段の技術が生まれている。増幅器出力段は、NPN ，PNP およびMOSFETを含むトランジスタを組み合わせて、低いクロスオーバ歪み，レール対レール性能を含む大きな出力電圧揺動，優れた位相および利得限界，低い出力インピーダンスおよび対称の電流流出および流入（ソースおよびシンク）能力を目標とする技術を用いてきた。
【０００３】
単一の電源電圧源から種々の入力段が動作するが、増幅器動作に関する低電圧限界は、入力段の種類と集積回路製造過程により異なる。演算増幅器に関する現在の入力段設計は、１ボルト付近に寿命限界を有するバッテリにより電力を供給される製品での使用が不可能な電圧動作限界を呈する。たとえば、複数のバイポーラ・トランジスタを用いて温度効果と電流経路とを補償する演算増幅器は、標準のトランジスタのベース−エミッタ電圧降下により課せられる低い電圧限界を有する。
【０００４】
そのため、バッテリ源から電力を供給される種々の用途、特に演算増幅器の特性を減じない低電圧用途において用いることのできる汎用的な演算増幅器が必要である。高入力インピーダンスと低入力オフセット電圧を提供する演算増幅器入力段が必要である。信号経路内のトランジスタを最小限に抑えて、高速と高帯域幅とを提供しながら、入力と出力の両方に関してレール対レール能力を有する演算増幅器が必要である。
【０００５】
【実施例】
低電圧演算増幅器１０のブロック図を図１に示す。差分入力信号VIN が、演算増幅器入力段１２の２つの入力の両端に印加される。演算増幅器入力段１２の端子６７は、MOSFET１３のゲートに結合される。ドレイン端子，ソース端子およびゲート端子を有するMOSFET装置は、第１電流端子，第２電流端子および制御端子を有する電流導電トランジスタである。以下の説明では、バイポーラ・トランジスタの代わりに、必要に応じてMOSFETまたはその他の同等品を用いることができる点に留意すること。MOSFET１３のドレインは、１ボルトなど正の電源で動作する電源導体VCC に結合される。演算増幅器１０の負の電源が図面内では示され、全体を通じて接地基準として説明される。MOSFET１３のソースは、シンク制御回路１４の入力と、約２５マイクロアンペアを流入する電流シンク１５の第１端子とに結合される。MOSFET１３のバルク（図示せず）は電圧基準（図示せず）に結合される。電流シンク１５の第２端子は、接地基準に結合される。シンク制御回路１４の端子１０７は、トランスリニア・ループ１６の第１入力と、NPN トランジスタ１８のベースとに結合される。キャパシタ２０は、トランジスタ１８のベースとコレクタとの間に結合され、好適な実施例においては、約８ピコファラドの容量を有する。エミッタ端子，コレクタ端子およびベース端子を有するNPN トランジスタまたはPNP トランジスタは、第１電流端子，第２電流端子および制御端子を有する電流導電トランジスタである。トランジスタ１８のエミッタは接地基準に結合され、トランジスタ１８のコレクタは出力信号VOUTを生成する端子２５に結合される。
【０００６】
図１のソース制御回路２２の端子１４７は、トランスリニア・ループ１６の出力とPNP トランジスタ２４のベースとに結合される。キャパシタ２６は、トランジスタ２４のベースとコレクタとの間に結合され、好適な実施例においては、約８ピコファラドの容量を有する。トランジスタ２４のエミッタは、動作電位VCC に結合される。トランジスタ２４のコレクタは、出力ドライバ段出力としてVOUTを生成する端子２５に結合される。約２０ピコファラドに選択されるキャパシタ２８と、約１．４キロオームに選択される抵抗２７とは、演算増幅器入力段１２の端子２５と端子６７との間に直列に結合される。
【０００７】
低電圧演算増幅器１０は、２つの増幅段を有する。演算増幅器入力段１２の出力は、第１増幅段としての被増幅差分入力信号によって構成され、出力ドライバ段２９が第２増幅段となる。MOSFET１３は、N チャネル空乏モード・ソース・フォロアMOSFETとして接続され、負の閾値電圧を持つように処理される。空乏モード・ソース・フォロアにおいては、ゲート端子に与えられた電圧電位がソース端子に伝えられる。MOSFET装置は、入力信号を変更または増幅しないので、演算増幅器入力段１２から受信された信号を転送する際に単一利得を提供する。MOSFET１３は、MOSFET装置本来の高入力インピーダンスを提供する。この高入力インピーダンスは、MOSFET装置を処理する際に形成される誘電性酸化物による、電流経路から、接地基準または動作電位VCC のいずれか一方へのゲート端子の分離に由来する。
【０００８】
図１を参照して、シンク制御回路１４は、低電圧演算増幅器１０の電流シンク能力を制御するトランジスタ１８のベース電流駆動を生成する。低電圧演算増幅器１０は、８ボルトないし１ボルトのVCC 動作範囲を有する。３ボルトの動作電位VCC においては、トランジスタ１８の電流シンク能力は、５０ミリアンペアである。ソース制御回路２２は、低電圧演算増幅器１０の電流ソース能力を制御するトランジスタ２４のベース電流駆動を生成する。３ボルトの動作電位VCC においては、トランジスタ２４の電流ソース能力は、５０ミリアンペアである。信号VIN が演算増幅器入力段１２により増幅されると、端子１０７におけるトランスリニア・ループ１６への信号は、端子６７における信号の被転送出力となる。このため、演算増幅器入力段１２に対する入力信号VIN に基づいて、トランスリニア・ループ１６は、シンク制御回路１４を動作させて低電圧演算増幅器１０がトランジスタ１８を介して電流を流入するか、ソース制御回路２２を動作させて低電圧演算増幅器入力段がトランジスタ２４を介して電流を流出するかを選択する。
【０００９】
図１を参照して、２つの増幅段を有する低電圧演算増幅器１０は、２つの周波数極を有する。抵抗２７およびキャパシタ２８の機能は、１つの周波数極を低電圧演算増幅器１０の帯域幅よりも高くずらして、もう一方の主要周波数極を低い周波数にずらすことである。この分極技術の目的は、増幅器の安定性を確保することである。すなわち、第２極を、単一利得点を超えて移動することにより、充分な位相限界が得られるので、位相シフトは単一利得点において１８０度にならず、低電圧増幅器１０が発振することを防ぐ。
【００１０】
図２は、図１に示される演算増幅器と共に用いるのに適した演算増幅器入力段１２の好適な実施例の概略図である。低電圧演算増幅器１０の第１増幅段は、演算増幅器入力段１２により行われる。信号VIN は、N チャネル空乏モード金属酸化物半導体電界効果トランジスタ（MOSFET）３０，３２のゲートの両端に結合された差分入力である。MOSFET３０のドレインは、電流ソース３４の１つの端子に結合され、約８０マイクロアンペアの電流を供給する。MOSFET３２のドレインは、電流ソース３６の１つの端子に結合され、約８０マイクロアンペアの電流を供給する。電流ソース３４，３６の両方の第２端子は、動作電位VCC 結合される。MOSFET３０，３２の両方のソース端子は、電流シンク３８の１つの端子に結合され、約４０マイクロアンペアを流入する。電流シンク３８のもう一方の端子は、接地基準に結合される。MOSFET３０およびMOSFET３２のバルクまたはウェル端子は、接地基準に結合される。
【００１１】
入力信号VIN を受信する図２のMOSFET３０，３２の差分対は、MOSFET３０，３２のドレイン端子から、電流バイアス回路３９に対する交流（AC）信号入力として供給される２つの出力を生成する。電流バイアス回路３９の機能は、MOSFET３０，３２のドレイン端子から結合された２つの入力に等しい負荷を与え、出力端子６７において電流ソースおよびシンク能力を一致させ、出力端子６７に高インピーダンスを与え、入力信号VIN の差分−単終段変換を行うことである。トランジスタ４０，４２，４４，４６，４８は、好適な実施例においては、トランジスタ４８のコレクタに結合された共通トランジスタ・ベース端子を有するPNP 型である。約２０マイクロアンペアを流入する電流シンク５０は、トランジスタ４８の共通ベースおよびコレクタ端子に結合された第１端子を有する。電流シンク５０の第２端子は接地基準に結合される。トランジスタ４０，４２のエミッタは、MOSFET３０のドレインに結合される。トランジスタ４４，４６のエミッタは、MOSFET３２のドレインに結合される。トランジスタ４８のエミッタは、約７．５キロオームに選択された抵抗４９の１つの端子に結合され、抵抗４９の第２端子は動作電位VCC に結合される。
【００１２】
トランジスタ５２，５４，５６，５８，６０，６２，６４，６６，７２は、図２の演算増幅器入力段１２の好適な実施例においてはNPN 型である。トランジスタ４４，５２の共通コレクタは、トランジスタ５４，５６の共通ベースに結合する。トランジスタ４０，４２，５８，６０の共通コレクタは、トランジスタ６２，６４の共通ベースに結合される。トランジスタ５２のエミッタは、トランジスタ５４のコレクタに結合される。トランジスタ５６のコレクタは、トランジスタ５８のエミッタに結合される。トランジスタ５４，５６のエミッタは、接地基準に結合される。トランジスタ６０のエミッタは、トランジスタ６２のコレクタに結合される。トランジスタ６４のコレクタは、トランジスタ６６のエミッタに結合される。トランジスタ６２，６４のエミッタは、接地基準に結合される。トランジスタ５２，５８，６０，６６の共通ベース端子は、２０マイクロアンペアを流出する電流ソース６８の１つの端子と、９キロオームの抵抗７０の１つの端子とに結合される。電流ソース６８の第２端子は、動作電位VCC に結合される。抵抗７０の第２端子は、トランジスタ７２の共通コレクタおよびベースに結合される。トランジスタ７２のエミッタは接地基準に結合される。トランジスタ４６，６６の共通コレクタは、演算増幅器入力段出力として信号「段１出力(STAGE-1 OUTPUT)」を生成する出力端子６７に結合される。これで演算増幅器入力段１２に関する接続が完了する。
【００１３】
本発明の１つの特徴として、演算増幅器入力段１２は、N チャネル空乏モードMOSFET３０，３２を用いて、レール間を揺動し、ゲートが接地にあっても、動作電源にあっても、半電源にあっても最小相互コンダクタンス変化を呈する。相互コンダクタンスは、MOSFETのゲート−ソース電圧の一定の変化に関するMOSFETドレイン電流変化として測定される。増幅器の帯域幅は、相互コンダクタンスに比例する。図１に見られるMOSFET１３と、演算増幅器入力段１２のMOSFET３０，３２とは、ゲート，ドレイン，ソースおよびバルクとして表される４つの端子を有するシリコン基板上に構築されたN チャネル空乏モード装置である。処理マスク層が、ヒ素などのN 型ドーピング材料をシリコン内に注入する領域を規定して、ソースおよびドレイン領域を形成する。MOSFETゲート領域も、処理マスク層により規定されるので、ゲート導体およびゲート酸化物は、ソース領域とドレイン領域とを物理的に隔てる。N チャネルのソースおよびドレイン領域は、ホウ素などのP 型材料注入を受けるウェル領域内に閉じこめられる。アルミニウム金属などの低抵抗導電率材料が、ゲート端子，ソース端子，ドレイン端子およびウェル端子またはバルクへの電気的接続部となる。
【００１４】
図２の演算増幅器入力段１２は、小さい信号差分入力を受け取り、正確に増幅を行う。N チャネル空乏モードMOSFET３０，３２は、入力信号VIN の電圧範囲と、動作電位VCC の範囲にわたり、飽和モードで連続動作する。MOSFET装置は、装置のドレイン電圧が装置のゲート電圧と閾値電圧との差よりも大きいときは、飽和領域内で動作するので、装置の閾値電圧が重要なMOSFETパラメータとなる。空乏モードMOSFET１３，３０，３２に関しては、閾値電圧は、ドレイン−ソース電流導電が終端される、測定されたゲート−ソース電圧である。
【００１５】
シリコン・ウェハ上に作成されたN チャネル装置の閾値電圧は、ドレイン−ソース導電チャネルを排除し、電流の流れを終端させるための４つの特定の物理的処理製造効果を克服するために必要とされるゲート電圧として定義される。第１および第２閾値効果は、シリコン対二酸化シリコンの界面におけるゲート下の仕事関数と電荷とを克服するためにゲートに印加される電圧電位として定義されるフラットバンド電圧に基づく。仕事関数電位は、ゲート材料と半導体材料内のフェルミ・レベルにおける電子エネルギの差に基づく。シリコン対二酸化シリコンの界面における電荷は、結晶配向と集積回路処理とに依存する。MOSFETの第３および第４閾値電圧効果は、表面反転層を形成するために必要な電圧電位に帰する。ゲート導体に印加される電界によりソースからドレインに誘導されるN 型導電チャネル層は、バルク材料内の不純物濃度に依存する。
【００１６】
N チャネル空乏モードMOSFETに関する閾値電圧項は、集積回路製造中の処理に直接関わる４つの項目、ウェハ開始材料，導電性ゲート材料の種類，ゲート酸化物界面におけるシリコン内の不純物およびP ウェル・バルク領域のドーピング濃度により決まる。閾値調整注入と呼ばれる処理フローの段階により、ゲート領域内により濃度の高いN 型線量注入を課することにより、N チャネルMOSFET装置はエンハンスメント・モードから空乏モードへと変更される。空乏モードMOSFET３０，３２は、負の閾値電圧で処理される。ゲートが接地基準にあっても、負の閾値をもつMOSFET空乏モード装置は、ドレイン−ソース端子からの電流導電経路のための反転層を作り出す。
【００１７】
空乏モードMOSFET３０または３２のゲートが接地基準にあると、装置は飽和され、最小限の基板効果をもつ通常の共通モード範囲内で動作する。シリコン・ウェハとして処理される装置面積当たりの相互コンダクタンスが高いので、N チャネルMOSFETが望ましい。MOSFET３０，３２のゲート電圧電位が接地基準よりも上がると、MOSFET３０，３２のソース端子は正のゲート電圧に従動する。MOSFET３０，３２のバルク端子が接地基準に結合されていると、バルク端子電圧より高いソース端子電圧電位により、チャネルのコンダクタンスが変調され、これが基板効果となる。ソース−バルク電圧が増大すると、N チャネル空乏モードMOSFET装置の閾値電圧は、バルク内の注入ドーピングにより誘導された負の値から、正の値に向かって動的に移動する。正の閾値を有すると、MOSFET装置の共通モード範囲は、正の供給レールにおける検知に向けて移動する。高濃度のP 型ウェル・ドーピングにより、N チャネル空乏モードMOSFET３０，３２の基板効果が増大し、正のレールで動作しながら飽和領域での両装置の動作を維持する。従って、基板効果は、閾値電圧を変調し、MOSFET装置の飽和領域内での動作を維持することにより、N チャネル空乏モードMOSFET装置を扶助する。
【００１８】
演算増幅器入力段１２の代替の実施例には、４つのトランジスタ５２，５４，５６，５８を電流ミラーとして配列された２つのNPN トランジスタに置き換え、４つのトランジスタ６０，６２，６４，６６をこれも電流ミラーとして配列された２つのNPN トランジスタに置き換える段階が含まれる。図２を参照して、実際の代替の実施例では、トランジスタ５２，５８，６０，６６のそれぞれに関してコレクタからエミッタの配線を短絡し、その後でこれらのトランジスタを回路図から取り除く。代替の実施例においては、演算増幅器入力段１２の電流ソース６８，抵抗７０およびトランジスタ７２により与えられる電圧基準が排除される。直前に説明された代替実施例に関して図２に示される演算増幅器入力段１２を参照して、トランジスタ４０のコレクタ内に流れる電流は約３０マイクロアンペアのIce である。等価の電流Ice は、演算増幅器入力が共通モードにあるときにトランジスタ４２，４４，４６の各々にも流れる。トランジスタ４４内のIce コレクタ電流の2Ibe部分が、トランジスタ５４，５６にベース電流を供給するために用いられ、トランジスタ５４のコレクタには（Ice −2Ibe）の電流が残る。トランジスタ５４，５６の電流ミラーは、（Ice −2Ibe）電流がトランジスタ５６のコレクタ内にもあることを意味する。トランジスタ４０，４２がそれぞれ等しいIce 電流を供給し、トランジスタ５６のコレクタ内の電流が（Ice −2Ibe）とすると、トランジスタ６２のコレクタ電流は、トランジスタ６２，６４のベースへの電流2Ibeを減じた後のIce となる。トランジスタ６２，６４の電流ミラーは、トランジスタ６２の等価のIce コレクタ電流が、トランジスタ６４のコレクタ電流であることを意味し、それぞれトランジスタ４６により供給されるICE 電流と一致する。そのため、「段１出力」信号へのソースおよびシンク電流は、トランジスタ４６のソース電流およびトランジスタ６４のシンク電流を通じて一致する出力能力を有する。
【００１９】
上述の概略図で示される代替の実施例は、出力端子６７における信号「段１出力」の有効出力インピーダンスを改善する目的で、図２に示される好適な実施例に強化される。トランジスタ６４に直列にカスコード・トランジスタ（cascode transistor）６６を追加することにより、出力端子６７の出力インピーダンスが増大する。トランジスタ６０は、バランス・トランジスタ６６に追加される。トランジスタ５４，５６にトランジスタ５２，５８を追加すると、トランジスタ６０，６２，６４，６６により形成されるカスコード電流ミラーのIbe を一致および解消する別のカスコード電流ミラーが形成される。
【００２０】
図２に示される演算増幅器入力段１２は、ゲート端子に印加される電圧に対する２乗の関係に従って、MOSFET３０，３２の飽和電流に基づき、第１段階の信号VIN の増幅を行う。端子６７が「段１出力」信号を供給する電流バイアス回路３９は、トランジスタ４６，６６の共通コレクタに対する接続に関しては高いインピーダンス出力となる。電流バイアス回路３９は、「段１出力」信号を供給する際のトランジスタ４６，６６のソースおよびシンク電流能力も一致させる。上述のように、トランジスタ５２，５４，５６，５８は、Ibe が解消されるような方法で結合されるので、トランジスタ４６，６６は、端子６７において「段１出力」信号を供給する際にソースおよびシンク電流能力を一致させる。  図２を参照して、トランジスタ４８のコレクタに結合されたベースがVbe ダイオード電圧基準を設定し、電流シンク５０から抵抗４９を介して約２０マイクロアンペアの電流に加えられると、動作電位VCC より約０．７５ボルト低い電圧を設定する。トランジスタ４０，４２，４４，４６は、動作電位VCC より低いトランジスタ・ベース基準電圧として供給される０．７５ボルトにより能動動作領域内に維持される。同様に、接地基準電圧より約０．７５ボルト高い電位を用いて、トランジスタ５２，５８，６０，６６をその能動領域にバイアスさせる。０．７５ボルトの電位は、電流ソース６８からの２０マイクロアンペアの電流を、９キロオームの抵抗７０を通じて、トランジスタ７２のVbe 電圧降下に加えたものである。
【００２１】
図３は、演算増幅器入力段１２の別の代替の実施例を示す。MOSFET３０，３２は、前述のように電流ソース３４，３６と電流シンク３８とに結合される。入力信号VIN を受信するMOSFET３０，３２の差分対は、MOSFET３０，３２のドレイン端子から２つの入力を生成する。MOSFET３０のドレインからの出力は、PNP トランジスタ２００のエミッタに結合される。MOSFET３２のドレインからの出力は、PNP トランジスタ２０２のエミッタに結合される。トランジスタ２００，２０２の共通ベースは、電圧基準を受けるよう結合される。NPN トランジスタ２０４，２０６の共通ベースは、トランジスタ２０４のコレクタに結合される。トランジスタ２００のコレクタは、トランジスタ２０４のコレクタに結合される。トランジスタ２０２のコレクタは、出力信号「段１出力」を生成する端子６７に結合される。トランジスタ２０６のコレクタは、端子６７に結合される。トランジスタ２０４，２０６のエミッタは接地基準に結合される。
【００２２】
再び図３を参照して、MOSFET３０，３２の差分対は、入力信号VIN を受信し、トランジスタ２００，２０２，２０４，２０６と共に入力信号の差分−単終段変換を実行する。しかし、トランジスタ２０２，２０６は、ソースおよびシンク電流能力を一致させず、図２に示される好適な実施例ほど高い出力インピーダンスを端子６７に生成しない。
【００２３】
図４も、演算増幅器入力段１２のさらに別の代替の実施例である。MOSFET３０は抵抗２０８に、MOSFET３２は抵抗２１０に結合される。抵抗２０８，２１０の第２端子は、動作電位VCC に結合される。入力信号VIN を受信するMOSFET３０，３２の差分対は、MOSFET３０，３２のドレイン端子から出力を生成する。MOSFET３０のドレインからの出力は、PNP トランジスタ２１２のエミッタに結合される。MOSFET３２のドレインからの出力は、PNP トランジスタ２１４のエミッタに結合される。トランジスタ２１２，２１４の共通ベースは、トランジスタ２１２のコレクタに結合される。電流シンク２１６の第１端子は、トランジスタ２１２のコレクタに結合される。トランジスタ２１４のコレクタは、信号「段１出力」を生成する出力端子６７に結合される。電流シンク２１８の第１端子は、端子６７に結合される。電流シンク２１６，２１８の第２端子は、接地基準に結合される。ここでも、図４に示される代替の実施例は、ソースおよびシンク電流能力を一致させず、図２に示される好適な実施例ほど高い出力インピーダンスを端子６７に生成しない。
【００２４】
図５は、図１の低電圧演算増幅器１０で用いるのに適したシンク制御回路１４の概略図である。NPN トランジスタ７４，７６，７８，８０の共通ベースは、シンク制御回路１４の入力として、図１に示されるMOSFET１３のソースからの出力を受けるよう結合される。トランジスタ７４のエミッタは、好適な実施例においては、約３オームに選択された抵抗８２の第１端子に結合される。トランジスタ７６のエミッタは、約１．５キロオームに選択された抵抗８４の第１端子に結合される。トランジスタ７８のエミッタは、約１．５キロオームに選択された抵抗８４の第１端子に結合される。トランジスタ８０のエミッタは、約１．５キロオームに選択された抵抗８８の第１端子に結合される。抵抗８２，８４，８６，８８の第２端子は、接地基準に結合される。
【００２５】
図５のNPN トランジスタ９０，９２の共通ベースは、約２５キロオームに選択された抵抗９４の第１端子に結合される。トランジスタ９０のエミッタは、トランジスタ７４のコレクタに結合される。トランジスタ９２，９６の共通エミッタは、トランジスタ７６のコレクタに結合される。トランジスタ９２のコレクタは、PNP トランジスタ１００のエミッタと、約４キロオームに選択された抵抗９８の第１端子とに結合される。NPN トランジスタ９６のコレクタは、PNP トランジスタ１０２のエミッタと、約４キロオームに選択された抵抗１０４の第１端子とに結合される。トランジスタ１００，１０２の共通ベースは、トランジスタ１００のコレクタと、トランジスタ７８のコレクタとに結合される。トランジスタ１０２のコレクタは、トランジスタ８０のコレクタと、PNP トランジスタ１０６のベースとに結合する。約５ピコファラドの容量に選択されたキャパシタ１０８の第１端子は、トランジスタ１０６のベースに結合する。キャパシタ１０８の第２端子は、接地基準に結合される。トランジスタ１０６のコレクタは、信号「シンク１通過（SINK-1 PASS THROUGH ）」を生成する端子１０７に結合される。トランジスタ１０６のエミッタは、約２５キロオームに選択された抵抗１１０の第１端子と、約１キロオームに選択された抵抗１１２の第１端子とに結合される。抵抗１１０の第２端子は、トランジスタ９６のベースに結合される。抵抗９４，９８，１０４，１１２の第２端子と、トランジスタ９０のコレクタとは、動作電位VCC に結合される。
【００２６】
図５のシンク制御回路１４の機能は、図１に示される出力トランジスタ１８により、低電圧演算増幅器１０の出力におけるIoutなどの電流を流入するために必要とされる適切なベース駆動電流を供給することである。図１のトランジスタ１８のエミッタ幾何学形状は、図５のトランジスタ７４のエミッタ幾何学形状のNT倍の寸法である。この好適な実施例に関しては、比率を決定するNTトランジスタ乗数は約２５である。そのため、出力トランジスタ１８は、トランジスタ７４のコレクタ電流よりNT倍大きいコレクタ電流を有する。トランジスタ９０は、トランジスタ７４と同一または同様のエミッタ幾何学形状の寸法を有するので、同一または同様のコレクタ電流Iout/NT を導電する。トランジスタ９０のベース電流は、Iout/ （NT・B ）であり、B はトランジスタのベース電流で除算したトランジスタのコレクタ電流の比として定義されるトランジスタ電流利得である。トランジスタ９２，９６は、差分単一利得増幅器を形成し、トランジスタ９２のベースが抵抗９４内のIout/ （NT・B ）電流により起こる電圧降下を検知する。
【００２７】
かくして、トランジスタ９０および抵抗９４は、トランジスタ１８に見られるIoutより比例的に小さい電流を、抵抗９４の両端の電圧に変換して、これが差分単一利得増幅器に対する１つの入力となる。トランジスタ９２のベースの電圧は、（Iout・R94 ）/ （NT・B ）の電圧について、抵抗９４の抵抗R94 で乗算した抵抗９４内の電流になる。差分単一利得増幅器の入力は、両方とも一致する電圧電位を有する。差分単一利得増幅器のもう一方の入力は、トランジスタ９６のベースに印加される。トランジスタ９６のベースの電圧は、抵抗R12 を有する抵抗１１２を通る電流ICから起こる。一致する電圧電位を有する差分単一利得増幅器の両入力により、結果は（IC・R112）＝（Iout・R94 ）/ （NT・B ）となる。電流ICについてこれを解くと、（Iout・NR）/ （NT・B となり、NRは抵抗９４および抵抗１１２の抵抗値の比、すなわちR94 ／R112である。抵抗１１２を通る電流ICは、基本的にはトランジスタ１０６のエミッタ−コレクタ電流となる。NTに一致するように値NRを選択することにより、電流ICはIout/Bの値を有する。かくして、２つのトランジスタ、すなわちトランジスタ１８とトランジスタ７４の、２つの抵抗すなわち抵抗９４と抵抗１１２に対する比を一致させることにより、トランジスタ１０６を流れる電流Iout/Bは、シンク・トランジスタ１８にベース電流を供給する。図１に示されるようにトランジスタ１８内にIout/Bのベース電流があるとき、トランジスタ１８のコレクタ電流はIoutである。図５のシンク制御回路１４の機能は、図１に示される出力トランジスタ１８が低電圧演算増幅器１０の出力において電流Ioutを流入するために必要とする適切なベース駆動電流を供給することである。
【００２８】
このように、シンク制御回路１４は、３つの変換ステップを実行する。第１ステップは、トランジスタ１８およびトランジスタ７４に対してトランジスタ・エミッタ幾何学形状比を提供して、トランジスタ１３０のベースにIout/ （NT・B ）の電流を生成することである。ステップ２で、シンク制御回路１４は、差分単一利得増幅器の入力に、抵抗９４内に生成されるIout/ （NT・B ）電流に依存する電圧を生成する。最終ステップは、シンク制御回路１４内のトランジスタ１０６がトランジスタ１０６内にコレクタ電流Iout/Bを生成するよう抵抗比を決定して、低電圧演算増幅器１０内の出力トランジスタ１８にベース駆動電流を供給することである。図１に示されるトランジスタ１８に関するこのようなベース駆動電流は、トランジスタおよび抵抗の比と、図５に示されるシンク制御回路１４に見られる差分単一利得増幅器により与えられる電圧の両方とに依存する。この好適な実施例については、NTトランジスタの比は約２５で、NR抵抗の比は約２５である。
【００２９】
図１の低電圧演算増幅器１０においては、入力信号VIN の増幅を行うと、端子６７に演算増幅器入力段１２の出力として信号「段１出力」が生成され、これをMOSFET１３がトランジスタ１８のベースに直接伝え、ベース−エミッタ電圧（Vbe ）の変化が起こる。Vbe が変化すると、電流Ioutを流入するトランジスタ１８は、電流を修正して、（Iout＋△Iout）」を流入する。シンク制御回路１４は、トランジスタ１８のベースで△Vbe に応答し、シンク・トランジスタ１８内の△Ioutコレクタ電流変化を補う追加のベース電流をトランジスタ１８に生成する。シンク制御回路１４は、低電圧演算増幅器１０が入力信号VIN の変化に応答すると、図１に示される出力シンク・トランジスタ１８が必要とするだけ、ベース駆動電流をトランジスタ１０６に流す。
【００３０】
図１に示されるソース制御回路２２を好適な実施例として図６に示す。PNP トランジスタ１１４，１１６，１１８，１２０の共通ベースは、信号「ソース１通過(SOURCE-1 PASS THROUGH) 」を生成する端子１４７に結合される。トランジスタ１１４のエミッタは、約１０オームに選択された抵抗１２２の第１端子に結合される。トランジスタ１１６のエミッタは、約４キロオームに選択された抵抗１２４の第１端子に結合される。トランジスタ１１８のエミッタは、約１キロオームに選択された抵抗１２６の第１端子に結合される。トランジスタ１２０のエミッタは、約１キロオームに選択された抵抗１２８の第１端子に結合される。抵抗１２２，１２４，１２６，１２８の第２端子は、動作電位VCC に結合される。
【００３１】
PNP トランジスタ１３０，１３２の共通ベースは、約２５キロオームに選択された抵抗１３４の第１端子に結合される。トランジスタ１３０のエミッタは、トランジスタ１１４のコレクタに結合される。トランジスタ１３２，１３６の共通エミッタは、トランジスタ１１６のコレクタに結合される。トランジスタ１３２のコレクタは、トランジスタ１４０のエミッタと、約４キロオームに選択された抵抗１３８の第１端子とに結合される。PNP トランジスタ１３６のコレクタは、トランジスタ１４２のエミッタと、約４キロオームに選択された抵抗１４４の第１端子とに結合される。NPN トランジスタ１４０，１４２の共通ベースは、トランジスタ１４０のコレクタと、トランジスタ１１８のコレクタとに結合される。トランジスタ１４２のコレクタは、トランジスタ１２０のコレクタと、NPN トランジスタ１４６のベースとに結合する。約１０ピコファラドの容量に選択されたキャパシタ１４８は、トランジスタ１４６のベースに結合された第１端子を有する。キャパシタ１４８の第２端子は、接地基準に結合される。トランジスタ１４６のコレクタは、信号「ソース１通過（SOURCE-1 PASS THROUGH ）」を生成する端子１４７に結合される。トランジスタ１４６のエミッタは、約２５キロオームに選択された抵抗１５０の第１端子と、約５００オームに選択された抵抗１５２の第１端子とに結合される。抵抗１５０の第２端子は、トランジスタ１３６のベースに結合される。抵抗１３４，１３８，１４４，１５２の第２端子と、トランジスタ１３０のコレクタとは、接地基準に結合される。
【００３２】
図６のソース制御回路２２の機能は、図１に示される出力トランジスタ２４が、低電圧演算増幅器１０の出力におけるIoutなどの電流を流出するために必要とする適切なベース駆動電流を供給することである。図１のトランジスタ２４のエミッタ幾何学形状は、図６のトランジスタ１１４のエミッタ幾何学形状のNt倍の寸法である。この好適な実施例に関しては、比率を決定するNtトランジスタ乗数は約５０である。そのため、出力トランジスタ２４は、トランジスタ１１４のコレクタ電流よりNt倍大きいコレクタ電流を有する。トランジスタ１３０は、トランジスタ１１４と同一または同様のエミッタ幾何学形状の寸法を有するので、同一または同様のコレクタ電流Iout/Nt を導電する。トランジスタ１３０のベース電流は、Iout/ （Nt・B ）であり、B はトランジスタのベース電流で除算したトランジスタのコレクタ電流の比として定義されるトランジスタ電流利得である。トランジスタ１３２，１３６は、差分単一利得増幅器を形成し、トランジスタ１３２のベースが抵抗１３４内のIout/ （Nt・B ）電流により起こる電圧降下を検知する。
【００３３】
かくして、トランジスタ１３０および抵抗１３４は、トランジスタ２４に見られるIoutより比例的に小さい電流を、抵抗１３４の両端の電圧に変換して、これが差分単一利得増幅器に対する１つの入力となる。従って、トランジスタ１３２のベースの電圧は、（Iout・R134）/ （Nt・B ）の電圧について、抵抗１３４の抵抗R134で乗算した抵抗１３４内の電流になる。差分単一利得増幅器の入力は、両方とも一致する電圧電位を有する。差分単一利得増幅器のもう一方の入力は、トランジスタ１３６のベースに印加される。トランジスタ１３６のベースの電圧は、抵抗R152を有する抵抗１５２を通る電流ICから起こる。一致する電圧電位を有する差分単一利得増幅器の両入力により、結果は（IC・R152）＝（Iout・R134）/ （Nt・B ）となる。電流ICについてこれを解くと、（Iout・Nr）/ （Nt・B ）となり、Nrは抵抗１３４および抵抗１５２の抵抗値の比、すなわちR134134LLL／R152である。抵抗１５２を通る電流ICは、基本的にはトランジスタ１４６のコレクタ−エミッタ電流となる。Ntに一致するように値Nrを選択することにより、電流ICはIout/Bの値を有する。かくして、２つのトランジスタ、すなわちトランジスタ２４とトランジスタ１１４の、２つの抵抗すなわち抵抗１３４と抵抗１５２に対する比を一致させることにより、トランジスタ１４６を流れる電流Iout/Bは、ソース・トランジスタ２４にベース電流を供給する。図１に示されるようにトランジスタ２４内にIout/Bのベース電流があるとき、トランジスタ２４のコレクタ電流はIoutである。図６のソース制御回路の機能は、図１に示される出力トランジスタ２４が低電圧演算増幅器１０の出力において電流Ioutを流出するために必要とする適切なベース駆動電流を供給することである。  このように、ソース制御回路２２は、３つの変換ステップを実行する。第１ステップは、トランジスタ２４およびトランジスタ１１４のトランジスタ・エミッタ幾何学形状比を提供して、トランジスタ９０のベースにIout/ （Nt・B ）の電流を生成することである。ステップ２で、ソース制御回路２２は、差分単一利得増幅器の入力に、抵抗１３４内に生成されるIout/ （Nt・B ）電流に依存する電圧を生成する。最終ステップは、ソース制御回路２２内のトランジスタ１４６がコレクタ電流Iout/Bを生成するよう抵抗比を決定して、低電圧演算増幅器１０内の出力トランジスタ２４にベース駆動電流を供給することである。図１に示されるトランジスタ２４に関するこのようなベース駆動電流は、トランジスタおよび抵抗の比と、図６に示されるソース制御回路２２に見られる差分単一利得増幅器により与えられる電圧の両方とに依存する。この好適な実施例については、Ntトランジスタの比は約５０で、Nr抵抗の比は約５０である。
【００３４】
図１の低電圧演算増幅器１０においては、入力信号VIN の増幅を行うと、演算増幅器入力段１２の出力として信号「段１出力」が生成され、これをMOSFET１３がトランジスタ１８のベースに直接伝え、ベース−エミッタ電圧（Vbe ）の変化が起こる。トランスリニア・ループ１６は、トランジスタ１８のベースに見られるのと同じ大きさのVbe 電圧をトランジスタ２４のベースに伝える。しかし、Vbe 電圧は、反対の符号を持つ、すなわち、トランジスタ１８のVbe が大きくなると、トランジスタ２４のVbe は小さくなる。Vbe が変化すると、電流Ioutを流出するトランジスタ２４は、電流を修正して、（Iout−△Iout）を流出する。ソース制御回路２２は、低電圧演算増幅器１０が入力信号VIN の変化に応答すると、図１の出力ソース・トランジスタ２４が必要とするベース駆動電流を供給する。
【００３５】
図７は、簡略化されたトランスリニア・ループ１６の実施例を示す。NPN トランジスタ２３０のベースは、端子１０７に結合される。NPN トランジスタ２３０，２３２の共通コレクタは、NPN トランジスタ２３２，２３４の共通ベースに結合される。トランジスタ２３０，２３２，２３４の共通エミッタは、接地基準に結合される。電流ソース２３６は、トランジスタ２３２のコレクタに結合される。電流ソース２３６の第２端子は、動作電位VCC に結合される。PNP トランジスタ２３８のベースおよびコレクタは、トランジスタ２３４のコレクタに結合される。トランジスタ２３８のエミッタは、動作電位VCC に結合される。PNP トランジスタ２３８のベースおよびコレクタは、出力端子１４７に結合される。端子１４７は、出力ドライバ段２９（図１参照）のソース・トランジスタ２４のベースに結合される。
【００３６】
さらに図７を参照して、たとえば、トランスリニア・ループ１６の簡略化された実施例は、端子１０７において、正の電圧変化を受け、これによりトランジスタ２３０のベース−エミッタ電圧Vbe が修正される。出力ドライバ段２９（図１参照）のトランジスタ１８の導電率を上げるのと同じ＋△Vbe が、トランジスタ２３０の導電率も上げ、ダイオード接続トランジスタ２３２から電流を分岐する。このため、電流ソース２３６は、トランジスタ２３０がトランジスタ２３０のコレクタ端子に適切に入る、あるいは端子１０７で受信された信号からトランジスタ２３０の△Vbe により決まるように、トランジスタ２３２内に迂回する電流を供給する。トランジスタ２３４は、トランジスタ２３２を有する電流ミラー・トランジスタを形成する。トランジスタ２３０の＋△Vbe により、トランジスタ２３２が導電する電流が小さくなり、電流ミラーはトランジスタ２３４が導電する電流を小さくする。トランジスタ２３４内の電流が小さくなるということは、ダイオード接続トランジスタ２３８内の減少した電流がトランジスタ２３８の減少したVbe を発生させるということである。トランジスタ２３８のベースに見られる同一の減少Vbe は、出力ドライバ段（図１参照）の出力ソース・トランジスタ２４のベースに見られる。従って、出力シンク・トランジスタ１８（図１参照）のより高度な導電率に関して＋△Vbe が大きくなると、トランスリニア・ループ１６により、出力ソース・トランジスタ２４（図１参照）のより低い導電率に関して同等なだけ−△Vbe 減少する。
【００３７】
図７のトランスリニア・ループ１６の簡略化された実施例が端子１０７において、負の電圧変化を受けると、トランジスタ２３０のベース−エミッタ電圧が修正される。出力ドライバ段２９（図１参照）のトランジスタ１８の導電率を下げるのと同じ−△Vbe が、トランジスタ２３０の導電率も下げ、ダイオード接続トランジスタ２３２への電流を増大する。このため、電流ソース２３６は、トランジスタ２３０がトランジスタ２３０のコレクタ端子に適切に入れる、あるいは端子１０７で受信された信号により起こるトランジスタ２３０のVbe 変化により決まるように、トランジスタ２３２内に迂回させる電流を供給する。トランジスタ２３４は、トランジスタ２３２を有する電流ミラー・トランジスタを形成する。トランジスタ２３０の−△Vbe は、従って、トランジスタ２３４により導電される電流を大きくする。トランジスタ２３４内の電流が大きくなるということは、ダイオード接続トランジスタ２３８の増大した電流を意味し、トランジスタ２３８のVbe を増大する。トランジスタ２３８のベースに見られる同一の増大Vbe は、出力ドライバ段（図１参照）の出力ソース・トランジスタ２４のベースに見られる。従って、出力シンク・トランジスタ１８（図１参照）の導電率の減少に関して、△Vbe が小さくなると、トランスリニア・ループ１６により、出力ソース・トランジスタ２４（図１参照）の増大する導電率に関して同等の＋△Vbe となる。
【００３８】
図７を参照して、低電圧トランスリニア・ループ１６の零入力電流は、トランジスタの幾何学形状の寸法に依存する。トランジスタ１８（図１参照）のエミッタ面積は、トランジスタ２３０のエミッタ面積のNn倍の寸法である。トランジスタ２４（図１参照）のエミッタ面積は、トランジスタ２３８のエミッタ面積のNp倍の寸法である。また、電流ミラー・トランジスタは、トランジスタ２３４のエミッタ形状がトランジスタ２３２のエミッタ形状のMn倍になるような寸法になっている。エミッタ面積がトランジスタの電流容量を決定するので、電流ソース２３６の電流2Iと、３つの変数Nn，Np，Mnの選択により、低電圧トランスリニア・ループ１６のその他の電流が設定される。かくして、シンク・トランジスタ１８（図１参照）の零入力電流IQは、IQ＝（Nn・I ）により設定され、ソース・トランジスタ２４（図１参照）の零入力電流IQは、IQ＝（Mn・Np・I ）により設定される。トランジスタ２３０，２３２，２３４に関して接地基準へのエミッタ端子の結合経路に抵抗を追加するか、あるいはトランジスタ２３８の動作電位VCC へのエミッタ端子の結合経路に抵抗を追加することにより、エミッタが衰退し、倍数Nn，Np，Mnが変化することになる。
【００３９】
図８は、図１に示されるトランスリニア・ループ１６の好適な実施例を示す。PNP トランジスタ１５４，１５６の共通ベースは、トランジスタ１５４のコレクタと、約１０マイクロアンペアの電流を流入する電流シンク１５８の第１端子とに結合される。トランジスタ１５６のコレクタは、NPN トランジスタ１６０のベースと、約３３キロオームに選択された抵抗１６２の第１端子とに結合される。抵抗１６２の第２端子は、NPN トランジスタ１６４のベースおよびコレクタに結合する。トランジスタ１６０のエミッタは、NPN トランジスタ１６６のコレクタに結合する。トランジスタ１６６のベースは、信号「シンク１通過」を受信する端子１０７に結合する。トランジスタ１６０のエミッタは、PNP トランジスタ１６８のコレクタに結合する。トランジスタ１６０のエミッタは、NPN トランジスタ１７０，１７２の共通ベースに結合する。トランジスタ１６０のエミッタは、トランジスタ１７０のコレクタと、約１７５マイクロアンペアを流出する電流ソース１７４の第１端子とに結合する。トランジスタ１６６のエミッタは、約５０オームに選択された抵抗１７６の第１端子に結合する。トランジスタ１７０のエミッタは、約１００オームに選択された抵抗１７８の第１端子に結合される。トランジスタ１７２のエミッタは、約２５オームに選択された抵抗１８０の第１端子に結合される。トランジスタ１６８のエミッタは、約３００オームに選択された抵抗１８２に結合される。トランジスタ１７２，１８４の共通コレクタは、PNP トランジスタ１８４のベースに結合され、信号「ソース１通過」を生成する端子１４７に結合される。トランジスタ１８４のエミッタは、約４００オームに選択された抵抗１８６の第１端子に結合される。トランジスタ１５４，１５６のエミッタは、動作電位VCC に結合される。トランジスタ１６０のコレクタは、動作電位VCC に結合される。抵抗１８２，１８６の第２端子と、電流ソース１７４の第２端子は、動作電位VCC に結合される。抵抗１７６，１７８，１８０の第２端子は、接地基準に結合される。トランジスタ１６４のエミッタと電流シンク１５８の第２端子とは、接地基準に結合される。
【００４０】
図８のトランスリニア・ループは、高周波数応答特性を有する高速出力段となる。すでに説明した、簡略化されたトランスリニア・ループ１６と同様の方法で、端子１０７における増大電圧信号「シンク１通過」により、トランジスタ１６６はダイオード接続トランジスタ１７０から電流を分岐させる。トランジスタ１７０の電流が小さくなるということは、電流ミラー装置であるトランジスタ１７２の電流も小さくなるということである。トランジスタ１７２の電流が小さくなるということは、ダイオード接続トランジスタ１８４の電流が小さくなり、トランジスタ１８４のVbe 電圧が低くなるということである。トランジスタ１８４のベース−エミッタ電圧の低下は、図１のトランジスタ２４のVbe としても見られる。かくして、トランジスタ１８のベース電圧をより正の度合の大きい電位に変調するAC信号により、トランジスタ１８は導電率がより高くなるが、トランスリニア・ループ１６はトランジスタ２４の導電率を下げる。トランスリニア・ループ１６は、信号電圧利得を与えずに、トランジスタ１８のベースからの信号をトランジスタ２４のベースに移し替える。演算増幅器入力段１２および出力トランジスタ１８，２４だけが信号利得を与える。端子１０７における信号「シンク１通過」によるシンク・トランジスタ１８（図１参照）両端の＋△Vbe は、トランスリニア・ループ１６により、ソース・トランジスタ２４（図１参照）両端の一致する−△Vbe に変換される。
【００４１】
トランスリニア・ループ１６のすでに説明された簡略化された実施例と同様の方法で、端子１０７の減少電圧信号「シンク１通過」は、トランジスタ１６６に、電流をダイオード接続トランジスタ１７０内に送らせる。トランジスタ１７０の電流が大きくなるということは、電流ミラー装置であるトランジスタ１７２の電流も大きくなるということである。トランジスタ１７２の電流が大きくなるということは、ダイオード接続トランジスタ１８４の電流が大きくなり、トランジスタ１８４のVbe が高くなるということである。トランジスタ１８４のベース−エミッタ電圧の増大は、図１のトランジスタ２４のVbe としても見られる。かくして、トランジスタ１８のベース電圧をより低い電圧電位に変調するAC信号により、トランジスタ１８の導電率はより低くなるが、トランスリニア・ループ１６はトランジスタ２４の導電率を上げる。端子１０７における信号「シンク１通過」によるシンク・トランジスタ１８（図１参照）両端の−△Vbe は、トランスリニア・ループ１６により、ソース・トランジスタ２４（図１参照）両端の一致する＋△Vbe に変換される。低電圧トランスリニア・ループ１６は、出力装置に対する低インピーダンス経路となり、それによりソース・トランジスタ２４のベースに電圧利得を与えないようにする。
【００４２】
図１のシンク制御回路１４およびソース制御回路２２は、出力ドライバ段２９の出力トランジスタ１８，２４のためのベース電流駆動を与えるにあたり、重要な直流（DC）発生機能を提供する。しかし、低電圧演算増幅器１０の周波数性能は、シンク制御回路１４またはソース制御回路２２に依存しない。低電圧演算増幅器１０周波数性能は、演算増幅器入力段１２のVIN から「段１出力」へ、ソース・フォロアMOSFET１３を通り、出力電流シンク・トランジスタ１８のベースに直接進むAC信号経路に依存する。電流シンク側から電流ソース側へのAC信号経路は、出力電流シンク・トランジスタ１８のベースから、トランスリニア・ループ１６を通り、出力電流ソース・トランジスタ２４のベースに続く。このように、AC信号経路は、シンク制御回路１４およびソース制御回路２２内の回路構成を迂回して、低電圧演算増幅器１０の周波数性能を高める。低電圧演算増幅器１０の帯域幅は５メガヘルツである。バイアス回路２３は、シンク制御回路１４，ソース制御回路２２およびトランスリニア・ループ１６によって構成される。第１バイアス出力は、ソース・フォロア両端で転送される信号と、シンク制御回路１４により生成される電流とにより、端子１０７で生成される。第２バイアス出力は、トランスリニア・ループ１６により転送される信号と、ソース制御回路２２により生成される電流とにより、端子１４７で生成される。
【００４３】
以上、図１の低電圧演算増幅器１０は、摂氏０度ないし７０度の温度範囲にわたり、８ボルトないし１ボルトの電圧範囲内で動作することは明白である。演算増幅器入力段１２は、N チャネル空乏モードMOSFET３０，３２（図２参照）を用いて、入力VIN の増幅を行い、一定の相互コンダクタンスを維持する。ソース・フォロアMOSFET１３（図１参照）は、AC信号「段１出力」の転送にあたり、電流シンク・トランジスタ１８のベースへ単一利得を提供する。シンク制御回路１４およびソース制御回路２２を通る別のDCループが、トランジスタ１８，２４内でベース駆動電流のバイアスを生成する。入力信号により、「シンク通過」信号のAC信号経路が演算増幅器出力シンク・トランジスタを制御して電流を流入させ、あるいはトランスリニア・ループ１６を通じて演算増幅器出力ソース・トランジスタを制御する「ソース通過」信号に電流を流出する。出力段は、約５０ミリアンペアのシンクおよびソース電流を提供する。
【００４４】
本発明は、好適な実施例に関して説明されたが、本発明は多くの方法で修正することができること、また特に設定され上記に説明された事例外にも多くの実施例が可能であることは当業者には明白であろう。従って、添付の請求項により、本発明の精神と範囲に入るすべての修正を包含するものである。
【図面の簡単な説明】
【図１】本発明の好適な実施例による演算増幅器のブロック図である。
【図２】図１に示される低電圧演算増幅器のための入力段の好適な実施例を示す概略図である。
【図３】図１に示される低電圧演算増幅器のための入力段の代替の実施例を示す概略図である。
【図４】図１に示される低電圧演算増幅器のための入力段の別の代替の実施例を示す概略図である。
【図５】図１に示される演算増幅器のための出力シンク・トランジスタ・ベース電流発生段を示す概略図である。
【図６】図１に示される演算増幅器のための出力ソース・トランジスタ・ベース電流発生段を示す概略図である。
【図７】図１に示される演算増幅器のための低電圧トランスリニア・ループの代替の実施例を示す概略図である。
【図８】図１に示される出力増幅器のソースまたはシンク能力を選択する低電圧トランスリニア・ループの好適な実施例を示す概略図である。
【符号の説明】
１０  低電圧演算増幅器
１２  演算増幅器入力段
１３  MOSFET装置
１４  シンク制御回路
１５  電流シンク
１６  トランスリニア・ループ
１８，２４  トランジスタ
２０，２６，２８  キャパシタ
２２  ソース制御回路
２３  バイアス回路
２５，６７，１０７，１４７  端子
２７  抵抗
２９  出力ドライバ段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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