(57)【特許請求の範囲】
【請求項１】
ＩＴＯ（Indium Tin Oxide）からなる電極あるいは配線上に絶縁膜としてプラズマＣＶＤ法によりＳｉＮを成膜すると共に、上記ＳｉＮ膜にエッチングにより形成された開口部を有するＴＦＴアレイ基板の製造方法において、
プラズマＣＶＤ法による上記ＳｉＮ膜の成膜は、プラズマＣＶＤ装置のｌｏａｄとｔｕｎｅの値に前回の同一膜成膜終了時のｌｏａｄとｔｕｎｅの値を入力することにより、ＲＦパワー投入後１秒以内に所定のＲＦパワーに到達するようにして、行うことを特徴とするＴＦＴアレイ基板の製造方法。
【請求項２】
ＩＴＯ（Indium Tin Oxide）からなる電極あるいは配線上に絶縁膜としてプラズマＣＶＤ法によりＳｉＮを成膜すると共に、上記ＳｉＮ膜にエッチングにより形成された開口部を有するＴＦＴアレイ基板の製造方法において、
プラズマＣＶＤ法による上記ＳｉＮの成膜は、プラズマＣＶＤ装置による成膜開始時に所定のＲＦパワーより大きいＲＦパワーを投入することにより、ＲＦパワー投入後１秒以内に所定のＲＦパワーに到達するようにして、行うことを特徴とするＴＦＴアレイ基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、壁掛けテレビジョン、コンピュータ端末用フラットディスプレイ、プロジェクタ等に用いられるアクティブマトリクス型の液晶表示装置における、薄膜トランジスタ（以下、ＴＦＴと称する）をスイッチング素子として搭載したＴＦＴアレイ基板の製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＴＦＴをスイッチング素子として搭載したＴＦＴアレイ基板では、電極として透明導電膜であるＩＴＯ（Indium Tin Oxide）膜が用いられており、ＩＴＯ膜上に絶縁膜としてＳｉＮ膜をプラズマＣＶＤ法により形成する場合、ＳｉＮの成膜時にＩＴＯ膜が還元されて、ＳｉＮ膜／ＩＴＯ膜界面付近のＳｉＮ膜が異常成長し、ＳｉＮ膜の白濁化や、ＩＴＯ膜上のＳｉＮ膜にコンタクトホールを形成する場合には、ＳｉＮ膜の異常成長層がアンダーエッチングされ、ＳｉＮ膜のコンタクトホールにアンダーカット部が形成される等の問題が生じていた。
従来、プラズマＣＶＤ法によるＩＴＯ膜上のＳｉＮ膜成膜時におけるＩＴＯ膜の還元を抑制し、ＳｉＮ膜の異常成長を防止する方法として、ＳｉＮ膜の成膜時に用いられるＳｉＮ4 、ＮＨ3 、Ｈ2 、Ｎ2 ガスのＳｉＮ4 およびＮＨ3 の分圧を低くする、あるいはＲＦの印加パワーを所定の範囲内に制御する方法が提案されている。
【０００３】
【発明が解決しようとする課題】
以上のように、プラズマＣＶＤ法によりＩＴＯ膜上にＳｉＮ膜を成膜する場合に生じるＩＴＯ膜の還元によるＳｉＮ膜の異常成長を防止する方法としては、従来ＳｉＮ膜の成膜時に用いられるＳｉＮ4 、ＮＨ3 、Ｈ2 、Ｎ2 ガスのＳｉＮ4 およびＮＨ3 の分圧を低くする、あるいはＲＦの印加パワーを所定の範囲内に制御する方法が提案されているが、例えば、ＳｉＮ膜の成膜開始時に、プラズマＣＶＤ装置のｌｏａｄ（可変抵抗の直流抵抗成分）とｔｕｎｅ（位相成分）の値が成膜上最適な値からずれていた場合、所定のＲＦパワーに達しない時間が発生（図５参照）してこの間にＩＴＯ膜の還元が起こり、ＳｉＮ膜が異常成長してＩＴＯ膜上のＳｉＮ膜にコンタクトホールを形成した場合には、ＳｉＮ膜の異常成長層がアンダーエッチングされ、ＳｉＮ膜のコンタクトホールにアンダーカット部が形成される（図６参照）などの問題があった。
【０００４】
この発明は、上記のような問題を解決するためになされたもので、プラズマＣＶＤ法によりＩＴＯ膜上にＳｉＮを成膜する場合に、ＳｉＮ膜／ＩＴＯ膜界面にＳｉＮ膜の異常成長層が形成されるのを抑制して、ＩＴＯ膜上のＳｉＮ膜にコンタクトホールを形成する際のＳｉＮ膜の異常成長層のアンダーエッチングによるコンタクトホールのアンダーカット部の形成を防止し、信頼性の高いＴＦＴアレイ基板を高歩留りで製造する方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
この発明に係わるＴＦＴアレイ基板の製造方法は、ＩＴＯ（Indium Tin Oxide）からなる電極あるいは配線上に絶縁膜としてプラズマＣＶＤ法によりＳｉＮを成膜すると共に、このＳｉＮ膜にエッチングにより形成された開口部を有するＴＦＴアレイ基板の製造方法において、プラズマＣＶＤ法によるＳｉＮの成膜は、プラズマＣＶＤ装置のｌｏａｄとｔｕｎｅの値に前回の同一膜成膜終了時のｌｏａｄとｔｕｎｅの値を入力することにより、ＲＦパワー投入後１秒以内に所定のＲＦパワーに到達するようにして、行うものである。
また、この発明に係わるＴＦＴアレイ基板の製造方法は、ＩＴＯ（Indium Tin Oxide）からなる電極あるいは配線上に絶縁膜としてプラズマＣＶＤ法によりＳｉＮを成膜すると共に、このＳｉＮ膜にエッチングにより形成された開口部を有するＴＦＴアレイ基板の製造方法において、プラズマＣＶＤ法によるＳｉＮの成膜は、プラズマＣＶＤ装置による成膜開始時に所定のＲＦパワーより大きいＲＦパワーを投入することにより、ＲＦパワー投入後１秒以内に所定のＲＦパワーに到達するようして、行うものである。
【０００６】
【発明の実施の形態】
実施の形態１．
以下、この発明の一実施の形態であるＴＦＴアレイ基板の製造方法を図について説明する。図１および図２は本発明の実施の形態１によるＴＦＴアレイ基板の製造工程を示す断面図で、図１は一画素部分の断面図、図２は画素の周辺部に設けられたコンタクト部の断面図ある。図において、１はガラス基板等の透明絶縁性基板、２は透明絶縁性基板１上に形成された制御電極（本実施の形態ではゲート電極）、２ａはゲート配線、３はゲート電極２上に形成されたゲート絶縁膜、４はゲート絶縁膜３を介してゲート電極２上に形成された半導体層、５は半導体層４上に形成されたコンタクト層、６は画素電極、６ａはコンタクト部に形成されたＩＴＯ膜、７は半導体層４と共に半導体素子を構成するソース・ドレイン電極、８はチャネル部、９はパッシベーション膜、１０はパッシベーション膜９に形成されたコンタクトホールである。
【０００７】
次に、製造方法について説明する。まず図１（ａ）および図２（ａ）に示すように、透明絶縁性基板１の表面に、例えばＡｌ合金、Ｃｒ、Ｔａ等の金属をスパッタ法により成膜した後、パターニングしてゲート電極２およびゲート配線２ａを形成する。
次に図１（ｂ）および図２（ｂ）に示すように、プラズマＣＶＤ法によりゲート絶縁膜３となるシリコン窒化膜、アモルファスシリコン膜、Ｐドープのアモルファスシリコン膜を順次成膜した後、アモルファスシリコン膜およびＰドープのアモルファスシリコン膜をパターニングして半導体層４とコンタクト層５を形成する。
次に図１（ｃ）および図２（ｃ）に示すように、コンタクト部のゲート配線２ａ上のゲート絶縁膜３にコンタクトホールを形成した後、ＩＴＯをスパッタ法により１００ｎｍ成膜した後、パターニングして画素電極６およびコンタクト部にＩＴＯ膜６ａを形成する。
【０００８】
次に図１（ｄ）および図２（ｄ）に示すように、Ｃｒをスパッタ法により４００ｎｍ成膜した後、パターニングしてソース・ドレイン電極７を形成する。続いて、ソース・ドレイン電極７形成に用いたレジストを残存させた状態で、露出したＰドープアモルファスシリコン膜（コンタクト層５）をドライエッチング法によりバックチャネルエッチングを行いチャネル部８を形成した後、レジストを除去する。
次に図１（ｅ）および図２（ｅ）に示すように、プラズマＣＶＤ法によりＳｉＮを成膜した後、写真製版法により形成したレジストを用いてドライエッチング法によりパターニングし、コンタクト部にコンタクトホール１０を有するパッシベーション膜９を形成する。
【０００９】
プラズマＣＶＤ法によるパッシベーション膜９を構成するＳｉＮの成膜は、ＳｉＮの成膜上最適なｌｏａｄ、ｔｕｎｅの値に調整後行った。なお、ｌｏａｄ、ｔｕｎｅの値は、プラズマＣＶＤ装置のチャンバー内の状態（チャンバー容量）によってシフトするため定期的に入力する必要があり、便宜上前回のＳｉＮ膜の成膜終了時のｌｏａｄ、ｔｕｎｅの値を最適値として入力する。
ＲＦ投入時間と実効ＲＦパワーの関係を図３に、ＳｉＮ膜のコンタクトホール部分の断面を図４（ａ）写真、図４（ｂ）同説明図に示す。図において、６ａはＩＴＯ膜、９はＳｉＮ膜（パッシベーション膜）、１１はエッチングレジストである。なお、比較として、ｌｏａｄ、ｔｕｎｅの値を最適値から１００ｍＶずらして成膜を行ったときのＲＦ投入時間と実効ＲＦパワーの関係を図５に、ＳｉＮ膜のコンタクトホール部分の断面を図６（ａ）写真、図６（ｂ）同説明図に示す。図において、１２はＳｉＮ膜９のコンタクトホールに形成されたアンダーカット部である。
図３および図４に示すように、ＳｉＮの成膜上最適なｌｏａｄ、ｔｕｎｅの値で成膜を行った場合には、所定のＲＦパワーに達しない時間は０．５秒以下であり（図３）、また、図６に示すようにｌｏａｄ、ｔｕｎｅの値を最適値から１００ｍＶずらして成膜を行った場合に見られたＳｉＮ膜９のコンタクトホールのアンダーカット部１２は形成されなかった（図４（ａ）、（ｂ））。なお、実験結果より、所定のＲＦパワーに達しない時間を１秒以下とすることにより、ＩＴＯ膜上のＳｉＮ膜のコンタクトホール形成において、アンダーカット部を有しないコンタクトホールを得ることができた。
【００１０】
本実施の形態によれば、ＴＦＴアレイプロセスにおいて、画素電極６等を構成するＩＴＯ膜上に、絶縁膜としてプラズマＣＶＤ法によりＳｉＮを成膜する場合、プラズマＣＶＤ装置のｌｏａｄ、ｔｕｎｅの値を、ＳｉＮの成膜上の最適値に調整することにより、所定のＲＦパワーに達しない時間を１秒以下にでき、ＩＴＯ膜上のＳｉＮ膜のコンタクトホール形成において、アンダーカット部を有しない良好な形状のコンタクトホールを形成できる。
【００１１】
実施の形態２．
実施の形態１では、画素電極６等を構成するＩＴＯ膜上に絶縁膜としてプラズマＣＶＤ法によりＳｉＮを成膜する場合に、プラズマＣＶＤ装置のｌｏａｄ、ｔｕｎｅの値を、ＳｉＮの成膜上の最適値に調整し成膜を行ったが、成膜開始時にイグニションが生成する間、実効ＲＦパワーの低減分だけ投入するＲＦパワーを増加させてＳｉＮの成膜を行うことによっても、ＩＴＯ膜上のＳｉＮ膜のコンタクトホール形成において、実施の形態１と同様の効果が得られる。
【００１２】
【発明の効果】
以上のように、この発明によれば、ＴＦＴアレイプロセスにおいて、画素電極等を構成するＩＴＯ膜上に、絶縁膜としてプラズマＣＶＤ法によりＳｉＮを成膜する場合、プラズマＣＶＤ装置のｌｏａｄ、ｔｕｎｅの値を、ＳｉＮの成膜上の最適値に調整する、あるいは成膜開始時にイグニションが生成する間、実効ＲＦパワーの低減分だけ投入するＲＦパワーを増加させることにより、所定のＲＦパワーに達しない時間が短縮されてＳｉＮ膜に異常成長層が形成されないため、ＩＴＯ膜上のＳｉＮ膜のコンタクトホール形成において、アンダーカット部を有しない良好な形状のコンタクトホールを形成でき、信頼性の高いＴＦＴアレイ基板を高歩留りで製造することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＴＦＴアレイ基板の製造工程を示す断面図である。
【図２】  この発明の実施の形態１によるＴＦＴアレイ基板の製造工程を示す断面図である。
【図３】  この発明の実施の形態１によるプラズマＣＶＤ装置のＲＦパワー投入時間と実効ＲＦパワーの関係を示す図である。
【図４】  この発明の実施の形態１により形成したＴＦＴアレイ基板のコンタクトホール部の断面図である。
【図５】  プラズマＣＶＤ装置のＲＦパワー投入時間と実効ＲＦパワーの関係を示す図（比較例）である。
【図６】  比較例として形成したＴＦＴアレイ基板のコンタクトホール部の断面図である。
【符号の説明】
１  透明絶縁性基板、２  ゲート電極、２ａゲート配線、３  ゲート絶縁膜、
４  半導体層、５  コンタクト層、６  画素電極、６ａ  ＩＴＯ膜、
７  ソース・ドレイン電極、８  チャネル部、９  パッシベーション膜、
１０  コンタクトホール、１１  エッチングレジスト、
１２  アンダーカット部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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