(57)【特許請求の範囲】
【請求項１】
伝送路（ＴＲ）と接続するための入力（ＩＮ）および該伝送路を介して受信した信号に従ってデータ信号を与えるための出力（ＯＵＴ）を有するバッファ部（１）と、
上記伝送路（ＴＲ）の特性インピーダンスを終端させるため、上記バッファ部（１）の入力（ＩＮ）と接続された終端インピーダンス手段（２）であって、上記終端インピーダンス手段（２）が、終端インピーダンスを与えるために接続された、少なくとも２個の可変インピーダンス素子（ＴＺ１からＴＺ３）から構成され、該各素子が、インピーダンス制御信号を受信するための個別のインピーダンス制御入力を有する上記終端インピーダンス手段（２）と、
インピーダンス制御手段と、から構成されたラインレシーバ回路であって、
該インピーダンス制御手段が、
ツインインピーダンスを与えるために接続された少なくとも２個の可変インピーダンス素子（ＮＺ１からＮＺ３）から構成され、それぞれが個別のインピーダンス制御入力を有すると共に上記終端インピーダンス手段の対応するインピーダンス素子（ＴＺ１からＴＺ３）の対応する電気的特性と所定の関係にある電気的特性を有する、ツインインピーダンス手段（４）と、
上記ツインインピーダンスが目標値に近づくように上記可変インピーダンス素子（ＮＺ１からＮＺ３）のそれぞれに対して個別の制御信号を発生するための制御信号発生手段（３）とを備え、上記制御信号発生手段（３）は、それぞれ対応する可変インピーダンス素子（ＮＺ１からＮＺ３）に対する上記制御信号と所定の関係を持って、上記可変インピーダンス素子（ＴＺ１からＴＺ３）のそれぞれに対してそれぞれのインピーダンス制御信号を与えるよう構成され、上記可変インピーダンス素子（ＴＺ１からＴＺ３）のインピーダンス制御入力にそれぞれ与える上記インピーダンス制御信号（ＶＺ１からＶＺ３）の間にオフセットを与えることにより、上記可変インピーダンス素子（ＴＺ１からＴＺ３）が異なる動作電圧範囲で線形動作領域にあるようにすることを特徴とするラインレシーバ回路。
【請求項２】
請求項１に記載のラインレシーバ回路において、個別の上記制御信号を発生するための上記制御信号発生手段（３）が、全体のツインインピーダンスに寄与する能動状態にある可変インピーダンス素子（ＮＺ１からＮＺ３）の数を制御することによって、上記ツインインピーダンス手段（４）のインピーダンスを制御するようになっていることを特徴とするラインレシーバ回路。
【請求項３】
請求項１または２に記載のラインレシーバ回路において、
上記制御信号発生手段（３）が、上記ツインインピーダンス手段（４）が上記目標インピーダンス値に近づくために、できるだけ多くの上記インピーダンス素子（ＮＺ１からＮＺ３）が、上記ツインインピーダンス手段（４）のインピーダンスに実質的に寄与しないところの非能動状態になるように、上記制御信号（ＶＺ１からＶＺ３）を与えるようになっていることを特徴とするラインレシーバ回路。
【請求項４】
請求項１、２または３に記載のラインレシーバ回路において、上記制御信号発生手段（３）が、複数個の制御回路（Ａ１からＡ３）から構成され、
上記制御回路のそれぞれ（Ａ１、Ａ２、Ａ３）が、上記ツインインピーダンス手段（４）の関連の可変インピーダンス素子（ＮＺ１、ＮＺ２、ＮＺ３）を制御するように接続されており、
上記制御回路（Ａ１からＡ３）のそれぞれの入力が、ツインインピーダンスの目標インピーダンス値（Ｒref）からの偏差に対応する誤差信号（ＥＲＲ）を受信するように接続されており、
上記制御回路が、ツインインピーダンスの目標インピーダンス値からの偏差を低減させるために、協働するように接続されていることを特徴とするラインレシーバ回路。
【請求項５】
請求項４に記載のラインレシーバ回路において、上記制御回路が複数の演算増幅器であって、
上記演算増幅器の入力オフセット電圧が互いに異なっていることを特徴とするラインレシーバ回路。
【請求項６】
請求項２および３に記載のラインレシーバ回路において、
上記制御信号発生手段（３）は、反転入力と非反転入力を有する入力段と、それぞれが上記入力段からの出力段制御信号を受信するように接続された、複数個の出力段と、から構成されている演算増幅器を備え、
上記反転入力と非反転入力は、ツインインピーダンスの目標インピーダンス値（Ｒref）からの偏差に対応する誤差信号（ＥＲＲ）を受信するように接続されており、
上記出力段は、上記ツインインピーダンス手段（４）のそれぞれ関連の可変インピーダンス素子（ＮＺ１、ＮＺ２、ＮＺ３）に対して、上記インピーダンス制御信号を与えるように接続され、
上記制御信号発生手段（３）は、さらに上記インピーダンス制御信号間のオフセットを発生する手段を備えていることを特徴とするラインレシーバ回路。
【請求項７】
請求項６に記載のラインレシーバ回路において、上記出力段が異なる出力オフセットを有することを特徴とするラインレシーバ回路。
【請求項８】
請求項６または７に記載のラインレシーバ回路において、上記オフセット発生手段が、上記出力段からのそれぞれの出力信号を受信するように接続されていると共に、
上記出力段の第１の出力段によって与えられる第１の出力信号を、基準値（Ｖref２）と比較するための比較器と、
上記第１の出力信号と上記基準値（Ｖref２）間の上記比較器による比較に従って、上記第１の出力段とは異なる第２の出力段によって与えられる第２の出力信号を抑制するための手段、
を備えていることを特徴とするラインレシーバ回路。
【請求項９】
請求項１乃至８のいずれか１項に記載のラインレシーバ回路において、
基準抵抗（Ｒref）を通して電流（Ｉ１）を与えるための第１の電流源（ＣＩ１）と、
上記ツインインピーダンス手段（ＮＺ１からＮＺ３）を通して電流（Ｉ２）を与えるための第２の電流源（ＣＩ２）とを備え、
上記第２の電流源（ＣＩ２）は、上記第１の電流源（ＣＩ１）によって発生された電流（Ｉ２）を、上記第１の電流源（ＣＩ１）によって発生された電流と所定の比例関係にあるように反映するよう接続されており、
上記インピーダンス制御信号発生手段（３）は、上記基準抵抗（Ｒref）にかかる電圧降下に対応する信号と、上記ツインインピーダンス手段にかかる電圧降下に対応する信号を受信するように接続されていることを特徴とするラインレシーバ回路。
【請求項１０】
請求項９に記載のラインレシーバ回路において、
上記基準抵抗にかかる電圧降下が所定の電圧Ｖrefに制御されるように、上記第１の電流源（ＣＩ１）が接続されていることを特徴とするラインレシーバ回路。
【請求項１１】
請求項１乃至８のいずれか１項に記載のラインレシーバ回路において、
上記可変インピーダンス素子が複数個のＭＯＳＦＥＴであることを特徴とするラインレシーバ回路。
【発明の詳細な説明】
【０００１】
（発明の属する技術分野）
本発明は、伝送路と接続するための入力と、その伝送路を介して受信された信号に従ってデータ信号を与えるための出力を有するバッファ部を備えると共に、さらにその伝送路の特性インピーダンスを終端させるため、上記バッファ部の入力と接続された終端インピーダンス手段を備えている、ラインレシーバ回路に関する。
【０００２】
（従来の技術）
情報信号を伝送路上で高速送信するためには、伝送路の受信側に、その伝送路の特性インピーダンスと整合する終端インピーダンスを与える必要がある。整合された伝送路終端は、伝送信号の帯域幅が大きくなるほど重要となる。ラインレシーバ回路の設計を出きるだけコンパクトに保つために、終端インピーダンスは、この回路の一部と集積化され、さらに例えば同一の半導体チップのその回路の残りの部分とも集積化される。
【０００３】
国際公開公報ＷＯ９５／２４０８９から、伝送路の受信端において電気的インピーダンス整合を行う、この種のラインレシーバ回路が知られている。この回路を、異なる特性インピーダンスを持つ様々な種類の伝送路と協働させるために、この文献から既知の終端インピーダンス手段は、インピーダンス制御信号を受信するためのインピーダンス制御入力を持つ、可変インピーダンス素子を備えている。さらに、インピーダンス制御信号発生手段が設けられており、この手段は、ツインインピーダンス制御入力を有すると共に、終端インピーダンス素子の対応する電気的特性と所定の関係にある電気的特性を有するツインインピーダンス素子を含んでいる。上記ツインインピーダンスが目標値に近づくように、ツインインピーダンス素子に対して制御信号を発生するための手段が設けられている。その目標値は、外部基準抵抗を接続することによってプリセットされ得る。さらに、終端インピーダンス素子とツインインピーダンス素子の対応する電気的特性によって、終端インピーダンスがツインインピーダンスに対応するように、ツインインピーダンス素子のインピーダンスを制御するための制御信号が終端インピーダンス素子に与えられる。
【０００４】
（発明が解決しようとする課題）
この文献において、可変インピーダンス素子はＭＯＳ電界効果型トランジスタであり、そのゲートはインピーダンス制御入力として働く。そのような半導体インピーダンス素子では、その回路が大きな範囲の異なる動作電圧に対処する必要があるとき、以下の欠点が生ずる。
【０００５】
その回路を電源電圧範囲の下方端で適切に動作させるために、インピーダンス素子は、要求される最低可変インピーダンスによって決定されるある最小チャンネル幅を持つ必要がある。この回路の電源電圧が上昇すると、インピーダンス素子がそのインピーダンスを実質的に維持するように、制御回路網がインピーダンス制御信号を発生する。そして、そのインピーダンス素子のチャンネル幅が大きいと、インピーダンス制御電圧が電源電圧と同程度まで上昇せず、低い状態のままに留まる。このことは、ツインインピーダンス、従って終端インピーダンス素子がもはやインピーダンスのように動作せずに、むしろその伝送路を最適に終端させることのない電流源のように動作することを示唆する。さらに、この電流源モードにおいては、ツインインピーダンス素子および終端インピーダンス素子が、特にデジタル信号環境にある比較的大きな回路に対して重大な問題である制御信号の変動やノイズに対し、一層敏感になる。
【０００６】
従って、本発明の目的は、広い動作電圧範囲にわたって動作し得、終端インピーダンス手段およびツインインピーダンス手段が、全動作電圧範囲にわたって実質的にインピーダンスのように動作することのできる、改善されたラインレシーバ回路を提供することにある。
【０００７】
（課題を解決するための手段）
本発明によれば、この目的は、請求項１に記載されているようにして解決される。
【０００８】
本発明に係るラインレシーバ回路は、ツインインピーダンスを与えるために一緒に接続されている複数個のツインインピーダンス素子から構成されている。ツインインピーダンス素子のそれぞれは、インピーダンス制御信号発生手段から個別のインピーダンス制御信号を受信する。また、終端インピーダンス手段は、複数個の終端インピーダンス素子から構成され、それぞれの素子は、個別のインピーダンス制御入力を有する。インピーダンス制御信号発生手段は、それぞれ対応するツインインピーダンス素子に対する制御信号と所定の関係において、上記終端インピーダンス素子のそれぞれに対してそれぞれの制御信号を与える手段を含んでいる。
【０００９】
ツインインピーダンス手段におけるインピーダンス素子のそれぞれに対して個別の制御信号を与え、これらのツインインピーダンス制御信号から終端インピーダンス素子に対する制御信号を導くことによって、本発明に係るラインレシーバ回路は、広範囲の電源電圧にわたって終端インピーダンスを与えることができる。
【００１０】
「ツインインピーダンス素子」の用語は、この素子の電気的特性が、関連する終端インピーダンス素子の対応する電気的特性と所定の比例関係にあることを示す。例えば、集積半導体技術は、技術的に良く知られているように、同一の製造プロセス内で、実質的に同一の電気的特性を持つ、異なる部品、例えば２個のトランジスタを製造することを可能にしている。
【００１１】
本発明の有益な実施例は、従属する請求項において与えられる。
【００１２】
好ましくは、高電源電圧に対して、設定された目標インピーダンス値によって、インピーダンス制御信号の少なくとも１つは、関連の可変インピーダンス素子が高インピーダンス状態、例えば遮断された状態になり、他のインピーダンス素子は能動状態になる。電源電圧が減少すると、その電源電圧が低ければ低いほど、高インピーダンスでなくなって能動状態になるインピーダンス素子の数が大きくなるような、インピーダンス制御信号が発生される。
【００１３】
好ましくは、それらのインピーダンス素子は、半導体部品であり、好適にはＭＯＳＦＥＴまたはバイポーラトランジスタである。上記ツインインピーダンスのインピーダンスが目標値に近づくように、ツインインピーダンス素子のそれぞれに対してそれぞれの制御信号を発生する手段は、好ましくは、目標値に合わせるため、出きるだけ多くのインピーダンス素子を非能動状態にさせるよう動作する。インピーダンス素子のそれぞれの制御は、各ツインインピーダンス素子に対して個別の制御ループを設けることによって実現できる。それらの制御ループは、互いに独立している。好ましくは、前に能動状態にある制御ループの１つまたはそれ以上が、全ツインインピーダンスの目標値からの偏差が非常に大きく、例えば予め定めたしきい値よりも大きな状態に達するやいなや、それらの制御ループの別のものが、その関連のインピーダンス素子を急速にまたは徐々に非能動状態にさせる。残りの能動状態にあるインピーダンス素子は、それぞれ、低インピーダンスすなわち飽和の能動状態を維持する。そこでは、差動インピーダンスが絶対インピーダンスに極めて良く近づく。この方法で、インピーダンス手段の満足できる線形動作が達成される。
【００１４】
ツインインピーダンス素子は、並列接続によって、ツインインピーダンス手段を構成することが好ましい。
【００１５】
上記ツインインピーダンス素子のそれぞれに対するそれぞれの制御信号を発生するための手段は、それぞれ、ツインインピーダンス手段の全ツインインピーダンスの目標値からの偏差を検出し、ツインインピーダンス素子の関連するものを制御するように接続されている複数個の演算増幅器から構成される。電源電圧を増大させることで、個々のインピーダンス素子の連続非能動化が達成されるように、演算増幅器は異なるオフセット電圧を持っている。
【００１６】
別の実施例では、上記ツインインピーダンス素子のそれぞれに対してそれぞれの制御信号を発生させるための手段は、異なるオフセットを持つ、複数個の出力段を備えた演算増幅器から構成される。演算増幅器の出力段に異なるオフセットを与えることに加えて、またはその代わりに、電源電圧および目標インピーダンス値に依存する異なるインピーダンス制御信号間にオフセットを得るため、オフセット発生回路が設けられる。
【００１７】
本発明に係るインピーダンス制御信号発生手段は、好ましくは、ツインインピーダンス手段にかかる電圧降下がツインインピーダンス手段の実際のインピーダンス値を示すように、定電流をツインインピーダンス手段に供給するための定電流源を備えている。この定電流源は、好ましくは、ツインインピーダンス手段の目標インピーダンスに依存する定電流を与えるように制御される。好ましくは、基準抵抗に定電流を供給するため、付加的な可変定電流源が設けられる。その付加的な可変定電流源は、基準抵抗に係る電圧降下が基準値を示し、付加的な電流源によって供給される電流がツインインピーダンス手段に供給している定電流源によって反映されるように、制御される。その際、基準抵抗にかかる電圧降下とツインインピーダンス手段にかかる電圧降下との間の差が、ツインインピーダンスの基準インピーダンスＲrefからの偏差を示す誤差信号として得られる。ツインインピーダンスを検出するためのこの回路網は、ツインインピーダンスの目標インピーダンス値からの所定の偏差に対して、大きな誤差信号を与えるという点で利点がある。
【００１８】
好適な実施例によれば、ラインレシーバ回路は、それぞれそれ自身の終端インピーダンス手段を有する複数個の伝送路とインタフェースする複数個の入力バッファ部を備えている。インピーダンス制御手段は、同一のまたは対応する制御信号をこれらの終端インピーダンス手段のそれぞれに対して与える。
【００１９】
（発明を実施するための最良の形態）
以下、図面を参照して、本発明の好適な実施例について詳細に説明する。
【００２０】
図１は、本発明に係るラインレシーバ回路の第１の実施例の概略図である。この図において、ＴＲは、入力バッファ増幅器１の入力端子ＩＮと接続された伝送路を示す。ＯＵＴは、伝送路ＴＲを介して受信される信号に従ってデータ信号を出力するための、バッファ１の出力端子を示す。
【００２１】
参照番号２は、伝送路ＴＲを終端させるため、バッファ増幅器１の入力にかけて接続されたライン終端インピーダンス手段を示す。この実施例においては、ライン終端インピーダンス手段２は、ドレインソース路が並列に接続されている３個のＭＯＳＦＥＴトランジスタＴＺ１からＴＺ３から構成されている。トランジスタＴＺ１からＴＺ３のそれぞれは、そのゲートにおいて、インピーダンス制御信号発生手段３によって発生されるインピーダンス制御信号を受信する。この実施例のインピーダンス制御信号発生手段３は、それらのそれぞれの出力端子に個別のインピーダンス制御信号を与えるための、演算増幅器Ａ１からＡ３で構成されている。３個の演算増幅器Ａ１からＡ３の入力オフセット電圧は、互いに異なっている。この理由については後で説明する。演算増幅器Ａ１からＡ３のそれぞれの内部構造は、従来のものである。演算増幅器の入力オフセット電圧の補償方法は、技術的に周知である。異なる入力オフセット電圧を得るため、同一の機構を適用できる。とりわけ、１つの可能性は、それぞれの演算増幅器の差動入力段を、例えば互いに異なる物理形状を持たせて、非対称に構成しているトランジスタを与えることにある。
【００２２】
参照番号４は、可変ツインインピーダンス手段を示す。この実施例においては、可変ツインインピーダンス手段は、ドレインソース路が並列に接続されている３個のＭＯＳＦＥＴトランジスタＮＺ１からＮＺ３から構成されている。トランジスタＮＺ１からＮＺ３のそれぞれは、そのゲートにおいて、ツインインピーダンス手段４のインピーダンスを制御するための個別の制御信号を受信する。図１に示された実施例においては、終端インピーダンス手段２のトランジスタＴＺ１からＴＺ３のそれぞれに対して、関連のツイントランジスタＮＺ１、ＮＺ２およびＮＺ３がそれぞれ設けられている。各対のツイントランジスタは、それらのゲートにおいて、増幅器Ａ１からＡ３の関連のものからインピーダンス制御信号を受信する。「ツイントランジスタ」の用語は、ドレインソース路のインピーダンスのドレインソース電圧およびゲート制御電圧への依存度が、両方のツイントランジスタに対して実質的に同一であることを示す。同一のプロセス内でかつ実質的に同一の形状を持たせてそれらのトランジスタを製造することによって、ツイントランジスタが得られることは技術的に周知である。一般に、ツイントランジスタの電気的特性は、全く同一である必要はなく、両方のトランジスタの対応する電気的特性が互いに既知の所定の関係にあるということで十分である。これは、例えば、ツイントランジスタの一方のチャンネル形状が、他方のツイントランジスタの対応するチャンネル形状の所定の倍数である場合である。また、そのようなそして類似のケースに対しても、「ツイン」の用語が適用可能である。
【００２３】
Ｒrefは、インピーダンスをライン終端インピーダンス手段２によって得られるように設定するための基準抵抗を示す。その基準抵抗Ｒrefは、内部部品として与えられ、好ましくは、異なる特性インピーダンスを持つ伝送路がＲrefを調節することによって簡単に終端され得るように、外部に接続される。
【００２４】
ＣＩ１およびＣＩ２は、それぞれ演算増幅器ＡＲの出力端に与えられる電流制御信号に依存して、定電流Ｉ１およびＩ２を与える可変電流源を示す。図１の実施例においては、両方の定電流源ＣＩ１およびＣＩ２は、演算増幅器ＡＲから同じ制御信号を受信する。定電流源ＣＩ１およびＣＩ２は、電流ミラーを構成する。すなわち、理想的なケースにおいては、電流Ｉ１の量は、電流Ｉ２の量と一定の関係にある。例えば、電流Ｉ１と電流Ｉ２は等しい。この種の電流ミラー回路は、それ自体周知である。ＣＩ１は、一緒にかつ演算増幅器ＡＲの出力と接続されたゲートおよびドレインを有するＰＭＯＳＦＥＴで具体化され得る。ＣＩ２は演算増幅器ＡＲの出力と接続されたゲートを有するＰＭＯＳＦＥＴである。
【００２５】
定電流源ＣＩ１は、定電流Ｉ１が基準抵抗Ｒrefを介して流れるように接続される。定電流源ＣＩ２は、定電流Ｉ２がツインインピーダンス手段４を介して流れるように接続される。演算増幅器Ａ１からＡ３およびＡＲの反転入力は、それらが基準抵抗Ｒrefにかかる電圧降下を受け取るように接続される。３個の演算増幅器Ａ１からＡ３の非反転入力は、電流Ｉ２によって引き起こされるツインインピーダンス手段４にかかる電圧降下を受け取るように接続される。
【００２６】
Ｖrefは、演算増幅器ＡＲの非反転入力に印加される基準電圧を示す。この基準電圧は、簡単な抵抗分圧器回路（図示せず）によって、好ましくは、例えば最低許容電源電圧の５分の１から３分の１である定基準電圧を出力する定電圧源によって、与えることができる。必ずしもそうである必要はないが、Ｖrefは、ライン終端インピーダンス手段２にかかる信号電圧にほぼ等しいことが望ましい。Ｖｃｃは、正の電源電位を示し、ＧＮＤは接地電位を示す。
【００２７】
動作について説明する。基準抵抗Ｒref、定電流源ＣＩ１および演算増幅器ＡＲは、基準抵抗Ｒrefに依存して定電流Ｉ１を発生するための制御ループを構成する。電流源ＣＩ１およびＣＩ２は電流ミラーを構成するので、電流Ｉ２は、同様に基準抵抗Ｒrefに依存する。特に、演算増幅器ＡＲは、ＡＲの負の入力端において抵抗Ｒrefにかかる電圧降下が、演算増幅器ＡＲの非反転入力における基準電圧Ｖrefに等しくなるように、抵抗Ｒrefを介して定電流源ＣＩ１によって与えられる定電流Ｉ１を調節する。
【００２８】
Ｉ１とＩ２間の所定の関係によって、基準抵抗にかかる電圧降下からの、ツインインピーダンス手段４にかかる電圧降下のＥＲＲすなわち偏差は、ツインインピーダンスの目標インピーダンス値からの偏差を示す。この目標インピーダンス値とＲref間の比は、Ｉ１対Ｉ２の所定の比率にある。
【００２９】
インピーダンス制御手段３は、目標インピーダンス値からのツインインピーダンス手段のインピーダンス偏差が零に近くなるように、ツインインピーダンス素子ＮＺ１からＮＺ３のそれぞれに対して個別の制御信号を与えるよう働く。その時、終端インピーダンス素子ＴＺ１からＴＺ３は、それぞれ、それらの関連するツインインピーダンス素子ＮＺ１からＮＺ３と同一のインピーダンス制御信号を受信するので、終端インピーダンス手段２のインピーダンスもまた所望の値をとる。
【００３０】
インピーダンス制御手段３は、インピーダンス制御信号ＶＺ１からＶＺ３間にオフセットが存在するように設計される。このオフセットは、出きるだけ多くのツインインピーダンス素子ＮＺ１からＮＺ３、従って、少ない終端インピーダンス素子ＴＺ１からＴＺ３が能動状態であることを保証し、すべての能動素子の中からできるだけ多くが、最低の起こり得るインピーダンス状態に、例えば、ＭＯＳＦＥＴまたはバイポーラトランジスタ等のインピーダンス素子の線形度がベストである飽和状態に、あることを保証する。
【００３１】
図１に示された実施例の動作を説明するため、電源電圧Ｖｃｃが増大するものとする。簡単にするため、Ｉ１はＩ２に等しいものとする。
【００３２】
図１に示された回路の電源電圧動作範囲の最低端にある電源電圧に対して、ツインインピーダンス手段４のインピーダンスは、たとえ３個の制御電圧ＶＺ１からＶＺ３が、最大可能値（Ｖｃｃまたはそれ以下、増幅器Ａ１からＡ３の出力段の特別な設計に依存）を取る場合でも、Ｒrefよりも大きいものとなる。従って、すべてのツインインピーダンス素子ＮＺ１からＮＺ３が最低可能インピーダンスの状態にあるように、ツインインピーダンス手段４にかかる電圧降下は、Ｒrefにかかる電圧降下よりも大きくなる。
【００３３】
電源電圧Ｖｃｃの上昇と共に、トランジスタＮＺ１からＮＺ３のゲート電位も上昇する。これにより、ツインインピーダンス手段４のインピーダンスがより低い値になる。この結果、Ｖｃｃが上昇し、誤差信号、すなわち増幅器Ａ１からＡ３の非反転入力および反転入力にかかる電圧差が減少し、Ｖｃｃがさらに増大すると、その符号を反転させる。
【００３４】
異なる入力オフセット電圧を備えている３個の増幅器Ａ１からＡ３によって、最も負の入力オフセット電圧を持つ増幅器Ａ３が、最初にその出力端の電圧ＶＺ３を低下させ、従って、その増幅器はインピーダンス素子ＮＺ３そして同様に終端インピーダンス素子ＴＺ３を徐々にまたは急激にオフさせる。一方、他の増幅器Ａ１およびＡ２は、それらの関連のインピーダンス素子を完全にオン状態に、すなわち最低可能インピーダンスの状態に保つ。
【００３５】
電源電圧Ｖｃｃがさらに増加すると、Ａ３の入力オフセット電圧よりも大であるが、Ａ１の入力オフセット電圧よりも低い入力オフセット電圧を持つ第２の増幅器Ａ２も、最終的にその関連のインピーダンス素子ＮＺ２およびＴＺ２をオフさせる。一方、増幅器Ａ１と関連したインピーダンス素子は、今なお線形領域に留まっている。
【００３６】
このことから、インピーダンス制御信号発生手段３が、線形動作領域にあるインピーダンス素子の数を制御することによって、ツインインピーダンス手段４のインピーダンスおよび対応の終端インピーダンス手段２を制御するようになっていることは、明らかである。この方法で、終端インピーダンス手段の線形動作が、広範囲の動作電圧にわたって、そして広範囲の終端インピーダンス値に対して得られる。
【００３７】
図２ａは、本発明に係るラインレシーバ回路の第２の実施例を示す。第１の実施例の対応する部品と類似または同一である部品は、同じ参照番号で示されている。これらの部品の接続および機能に関しては、繰返しを避けるために前の実施例を参照する。
【００３８】
図２ａの実施例において、終端インピーダンス手段２およびツインインピーダンス手段４は、それぞれ、２個のインピーダンス素子ＴＺ１、ＴＺ２およびＮＺ１、ＮＺ２から構成される。一般に、インピーダンス素子の数は主要な事項ではなく、所望の動作範囲に応じて、および終端の所望の精度に応じて、任意に選択可能である。インピーダンス素子の数が多ければ多いほど、終端精度は良くなる。
【００３９】
この実施例では、インピーダンス制御手段３は、基準抵抗Ｒrefにかかる電圧降下を受けるように接続された反転入力と、ツインインピーダンス手段４にかかる電圧降下を受けるように接続された非反転入力、を持っている演算増幅器Ａ４を備えている。その演算増幅器Ａ４は、さらに、第１の出力Ｑ１と第２の出力Ｑ２を備えている。第１出力Ｑ１は、インピーダンス制御信号ＶＺ１を、ツインインピーダンス素子ＮＺ１および関連する終端インピーダンス素子ＴＺ１に与えるように接続されている。演算増幅器Ａ４の出力Ｑ２は、インピーダンス制御信号ＶＺ２を、ツインインピーダンス素子ＮＺ２および関連する終端インピーダンス素子ＴＺ２に与えるように接続されている。第１の実施例と同様に、終端インピーダンス手段２におよびツインインピーダンス手段４に含まれるインピーダンス素子は、それぞれのインピーダンス制御信号を受信するゲートを持つＭＯＳＦＥＴトランジスタとして実現される。
【００４０】
この実施例では、ツインインピーダンス手段４の全インピーダンスが目標値に近づくように、演算増幅器Ａ４は、ツインインピーダンス素子ＮＺ１およびＮＺ２を個別に調節する。前の実施例と同様に、この目標値は、基準抵抗ＲrefのＩ１／Ｉ２倍である。増幅器Ａ４は、出力Ｑ１とＱ２のそれぞれに対して個々の出力段を備えている。それらの出力段は、目標インピーダンス値からのツインインピーダンスの偏差に依存して、出力Ｑ１およびＱ２間にオフセットが存在するように設計される。この実施例についてさらに説明するため、以下では、電源電圧が増大するものとする。簡単にするため、ツインインピーダンス手段４の目標インピーダンス値が基準インピーダンスＲrefであるように、Ｉ２はＩ１と等しいものとする。
【００４１】
電源電圧動作範囲の下端では、たとえ増幅器Ａ４の両方の出力Ｑ１およびＱ２が最高可能出力電位、すなわちそれぞれの出力段の詳細な設計に依存するＶｃｃまたはそれ以下の電位を与える場合でも、ツインインピーダンス手段４の全体のインピーダンスは、目標インピーダンスＲrefよりも僅かに高い。従って、これらの条件の下では、両方の出力Ｑ１およびＱ２は、所定の電源電圧Ｖｃｃに対して最低可能インピーダンスの状態にあるように、それらの関連のツインインピーダンス素子並びに終端インピーダンス素子ＮＺ１、ＴＺ１およびＮＺ２、ＴＺ２を駆動する。
【００４２】
電源電圧Ｖｃｃが上昇すると、Ａ４の出力Ｑ１およびＱ２の出力電圧も上昇し、全体のツインインピーダンスが減少することになる。従って、ツインインピーダンスの目標インピーダンスＲrefからの偏差は、最終的に零に近づき、その符号を反転させる。すなわち、Ｖｃｃが増大し、ツインインピーダンス手段４のすべてのインピーダンス素子が完全にオン状態になるように駆動されると、全体のツインインピーダンスが最終的に目標インピーダンスよりも低下する。その時、増幅器Ａ４の反転入力における電位は、Ａ４の非反転入力における電位よりも低くなる。出力Ｑ１およびＱ２のオフセット動作によって、この状態では、出力の一方、例えばＱ１はその出力電位を下げるが、他方の出力、例えばＱ２は高電位に留まっている。電源電圧Ｖｃｃがさらに増大すると、最終的に、第２の出力Ｑ２もその出力電位を低下させ始めるように、全体のツインインピーダンスのその目標インピーダンス値からの偏差はさらに大きくなる。残りの能動インピーダンス素子が線形動作範囲に留まることができるように、他に習って一方の出力が最終的にその関連インピーダンス素子をオフすることは明らかである。
【００４３】
図２ｂは、図２ａの演算増幅器Ａ４の一実施例を示す。この実施例に係る演算増幅器Ａ４は、反転入力ＩＮＮおよび非反転入力ＩＮＰによって駆動される電流差動段Ｔ６、Ｔ７を備えている。それは、さらに複数個の出力段、例えば、それぞれ２個の出力段Ｔ１、Ｔ３およびＴ２、Ｔ４を備えている。それは、さらに電流差動段の他方のブランチを通る電流を出力段の下方のブランチに反映させる電流ミラー回路を備えている。２個の出力段の出力のオフセット動作が得られるように、出力段にある対応のトランジスタの形状は、異なるものになっている。
【００４４】
詳細には、端子ＩＮＮおよびＩＮＰは、それぞれ、増幅器Ａ４の反転および非反転入力を示す。トランジスタＴ１、Ｔ２、Ｔ５、Ｔ６およびＴ７は、ＰＭＯＳＦＥＴであるが、残りのトランジスタＴ３、Ｔ４、Ｔ８、Ｔ９およびＴ１０は、ＮＭＯＳＦＥＴである。ＣＩ３は、定電流源を示す。トランジスタＴ６およびＴ７は、差動入力段を構成するように接続されている。トランジスタＴ６およびＴ７のソースは、定電流源ＣＩ３に接続されている。トランジスタＴ６のゲートは、増幅器Ａ４の反転入力ＩＮＮを構成し、トランジスタＴ７のゲートは、増幅器Ａ４の非反転入力ＩＮＰを構成している。トランジスタＴ６のドレインは、トランジスタＴ８およびＴ９によって構成された第１の電流ミラー回路と接続されている。詳細には、トランジスタＴ６のドレインは、、トランジスタＴ９のドレインと、さらには、トランジスタＴ９およびＴ８のゲートと接続されている。トランジスタＴ５およびＴ１は、第２の電流ミラー回路を構成する。さらに、トランジスタＴ５は、トランジスタＴ２と共に第３の電流ミラー回路を構成する。第２および第３の電流ミラー回路は、トランジスタＴ８を通る電流を、増幅器Ａ４の出力段に、すなわツイントランジスタランジスタＴ１およびＴ３によって構成された第１の出力段に、さらにはトランジスタＴ２およびＴ４によって構成された第２の出力段に反映させる。トランジスタＴ８のドレインは、トランジスタＴ５のドレインおよびゲートと接続され、さらにトランジスタＴ１およびＴ２のゲートと接続されている。
【００４５】
トランジスタＴ１０およびＴ３は、第４の電流ミラー回路を構成するように接続されている。さらに、トランジスタＴ１０は、トランジスタＴ７を通る電流を２つの出力段Ｔ１、Ｔ３およびＴ２、Ｔ４に反映させるために、トランジスタＴ４と共に第５の電流ミラー回路を構成する。詳細には、トランジスタＴ７のドレインは、トランジスタＴ１０のドレインに接続されると共に、トランジスタＴ１０、Ｔ３およびＴ４のゲートに接続されている。トランジスタＴ１のドレインは、トランジスタＴ３のドレインと接続され、増幅器Ａ４の出力Ｑ１を構成している。トランジスタＴ２のドレインは、トランジスタＴ４のドレインと接続され、増幅器Ａ４の出力Ｑ２を構成する。トランジスタＴ１、Ｔ２およびＴ５のソースは、正の電源電位Ｖｃｃに接続されている。トランジスタＴ３、Ｔ４、Ｔ８、Ｔ９およびＴ１０のソースは、接地ＧＮＤされている。トランジスタＴ６およびＴ７に接続されていない定電流源ＣＩ３の端子は、Ｖｃｃに接続されている。
【００４６】
出力Ｑ１およびＱ２がオフセット動作を行うようにするために、Ｔ１およびＴ２の物理的ディメンジョンは互いに異なるように作られる。または、Ｔ３およびＴ４の物理的ディメンジョンは互いに異なるように作られる。または、それらの両方ともがそのように作られる。好ましくは、互いに異なる物理的ディメンジョンは、それぞれの素子のチャンネル幅である。
【００４７】
動作について説明する。増幅器Ａ４の反転入力ＩＮＮおよび非反転入力ＩＮＰにかかる電位差は、トランジスタＴ６およびＴ７のドレイン電流の差をもたらす。トランジスタＴ６のドレイン電流は、トランジスタＴ８およびＴ９によって反映され、トランジスタＴ５のドレイン電流として現われる。トランジスタＴ７のドレイン電流は、トランジスタＴ１０のドレイン電流である。トランジスタＴ５およびＴ１０のドレイン電圧は、それぞれ、演算増幅器Ａ４の出力段Ｔ１、Ｔ３およびＴ２、Ｔ４のそれぞれへの入力信号である。
【００４８】
以下では、出力Ｑ１およびＱ２間のオフセット動作が、トランジスタＴ１のチャンネル幅をトランジスタＴ２のチャンネル幅よりも大きく取ることによって、さらにトランジスタＴ３のチャンネル幅をトランジスタＴ４のチャンネル幅よりも小さく取ることによって、得られる。その際、Ｔ５を通る所定の電流に対して、トランジスタＴ１およびＴ２は、異なるドレイン電流を与える。すなわち、Ｔ１を通るミラー電流は、Ｔ２を通るミラー電流よりも大きい。同様に、トランジスタＴ７およびＴ１０を通る電流に対して、Ｔ３を通るミラー電流は、Ｔ４を通るミラー電流よりも小さい。出力Ｑ１およびＱ２のそれぞれの出力電位は、各出力段の上方のトランジスタ、すなわちＴ１およびＴ２が、それぞれ、Ｑ１およびＱ２に高出力電位をもたらす、各出力段の下方のトランジスタ、すなわちＴ３およびＴ４よりも大きな電流を与えるように駆動されるかどうかに、または、上方ブランチのそれぞれのトランジスタが、それぞれ、Ｑ１およびＱ２に低出力電位をもたらす、下方ブランチのそれぞれのトランジスタよりも低い電流を与えるように駆動されるかどうかに依存する。両方の上方ブランチのトランジスタＴ１およびＴ２が、Ｔ５から同じゲート信号を受信するので、また、両方の下方ブランチのトランジスタＴ３およびＴ４が、Ｔ１０から同じゲート信号を受信するので、さらに、それぞれ上方ブランチおよび下方ブランチにあるトランジスタに異なるチャンネル幅を持たせることによって、出力Ｑ１およびＱ２に対し異なる出力オフセットが得られるように、出力Ｑ２に対するよりも、出力Ｑ１が高電位になるためにより小さなＩＮＰとＩＮＮ間の電位差を必要とする。
【００４９】
図２ｂに示された増幅器Ａ４は、２個の分割出力段から構成されているが、ツインインピーダンス手段４および終端インピーダンス手段２におけるインピーダンス素子の数に対応させて、２つ以上の出力段を設けることもできる。
【００５０】
図２ａの実施例において、参照番号ＯＣは、オフセット回路を示す。このオフセット回路は、全く任意であり、増幅器Ａ４の出力の異なるオフセットを与えるため、増幅器Ａ４内の手段に加えて、またはその代わりに設けることができる。
【００５１】
図２ｃは、図２ａのオフセット回路ＯＣの一実施例であって、その概略構成を示している。回路ＯＣの概略構成から、この回路が「＋」が付けられた非反転入力と「−」が付けられた基準入力を備えていることがわかる。その回路は、非反転入力における入力電圧を他方の入力における基準電圧と比較するように設計される。「＋」における入力電圧が「−」における基準電圧よりも高い場合には、回路ＯＣの出力は、高インピーダンス状態を取る。そうでない場合には、その出力は接地ＧＮＤまで低くされる。この図２ｃにおいて、ＣＩ４は定電流源を示す。Ｔ１１からＴ１４は、ＮＭＯＳＦＥＴを示す。Ｔ１５およびＴ１６は、ＰＭＯＳＦＥＴを示す。トランジスタＴ１１およびＴ１２のソースは、一緒に接続されると共に、定電流源ＣＩ４と接続されている。トランジスタＴ１２のドレインは、トランジスタＴ１６のドレインおよびゲートに接続されると共に、トランジスタＴ１５のゲートに接続されている。トランジスタＴ１４およびＴ１５のドレインは、一緒に接続されると共に、トランジスタＴ１４およびＴ１３のゲートに接続されている。トランジスタＴ１３のドレインは、増幅器Ａ４の出力Ｑ２と接続されている。一方、トランジスタＴ１１のゲートは、増幅器Ａ４の出力Ｑ１と接続されている。トランジスタＴ１２のゲートは、基準電圧Ｖref２を受ける。トランジスタＴ１１のドレインおよびトランジスタＴ１５およびＴ１６のソースは、Ｖｃｃと接続されている。トランジスタＴ１３およびＴ１４のソース、およびトランジスタＴ１１およびＴ１２と接続されていない定電流源ＣＩ４の端子は、接地ＧＮＤされている。
【００５２】
図２ｃのオフセット回路ＯＣは、増幅器Ａ４の出力の異なるオフセットを実行させるのに適している。出力Ｑ１における電位が基準電位Ｖref２よりも低い限り、ＣＩ４からの電流のほとんどは、トランジスタＴ１２を通して流れ、電流ミラーＴ１５、Ｔ１６によってトランジスタＴ１４に反映される。これは、出力Ｑ２を低い状態に維持させるところのトランジスタＴ１３をオンさせる。
【００５３】
増幅器Ａ４の出力Ｑ１における電位が基準電位Ｖref２を超えた後だけ、出力Ｑ２がその電位を上昇させることができるように、トランジスタＴ１３はオフにされる。このことは、Ｑ１がＶref２よりも大きな場合、もはやトランジスタＴ１５を介して流れる実質的電流がなくなるように、ＣＩ４からの実質的にすべての電流がトランジスタＴ１１によって引き継がれるという事実によっている。その結果、トランジスタＴ１４およびＴ１３は、効果的にオフされる。
【００５４】
図２ａの任意のオフセット回路ＯＣは、増幅器Ａ４の出力段のそれぞれの異なるオフセットを担うようにされるか、または増幅器Ａ４の出力の異なるオフセットを得るための手段に過ぎないことが理解されよう。すなわち、そのオフセット回路ＯＣは、たとえ増幅器Ａ４の出力自体がそのようなオフセット動作を示さない場合でも、それぞれのインピーダンス素子ＮＺ１、ＮＺ２、…および関連の終端インピーダンス素子におけるインピーダンス制御入力でのオフセツト動作を与えるのに適している。例えば、図２ｂのトランジスタＴ１およびＴ２が互いに実質的に異なっていなく、図２ｂのトランジスタＴ３およびＴ４が互いに実質的に異なっていない場合も、同様である。
【００５５】
基準電圧Ｖref２は、ＶＺ１における電位を高に維持するためにＶＺ２が低にされるよりも低い電位である。２つ以上のインピーダンス素子を個別に制御しようとする場合には、例えば図２ｄに示されているように、多数のオフセット回路をカスケード接続する。この図では、ＯＣ１およびＯＣ２は、例えば図２ｃに示されるように実現されるオフセット回路を示す。Ｒ１、Ｒ２およびＲ３は、オフセット回路ＯＣ１およびＯＣ２のそれぞれに対して基準電圧を与えるために、分圧器網を構成するように接続された抵抗を示す。詳細には、抵抗Ｒ１の一端は、正の電源電位Ｖｃｃに接続されている。Ｒ１の他端は、抵抗Ｒ２の一端に、およびオフセット回路ＯＣ１の基準電圧入力に接続されている。抵抗Ｒ２の他端は、抵抗Ｒ３の一端に、およびＯＣ２の基準電圧入力と接続されている。抵抗Ｒ３の他端は、接地ＧＮＤされている。
【００５６】
インピーダンス制御信号ＶＺ１を与える第１の出力Ｑ１は、オフセット回路ＯＣ１およびＯＣ２のそれぞれの正入力に接続されている。
【００５７】
第２のオフセット回路ＯＣ２の出力は、増幅器Ａ４の第２の出力と接続されている。一方、第１のオフセット回路ＯＣ１の出力は、増幅器Ａ４の第３の出力と接続されている。
【００５８】
抵抗Ｒ１からＲ３は、第１のオフセット回路ＯＣ１に印加される基準電圧が、増幅器Ａ４の出力によって供給される最大出力電圧より僅かに低くなるように、および第２のオフセット回路ＯＣ２に印加される基準電圧が、ＯＣ１に印加される基準電圧より僅かに低くなるように、形成される。
【００５９】
動作について説明する。電源電圧が動作範囲の下限から動作範囲の上限まで移動する場合を考えると、下限においては、ＶＺ１が両方のオフセット回路ＯＣ１およびＯＣ２に印加される基準電圧よりも高くなるように、すべてのインピーダンス素子が完全にオンになる。電源電圧が増大すると、ＶＺ１がＯＣ１に印加された基準電圧よりも降下するように、増幅器Ａ４はインピーダンス制御電圧ＶＺ１からＶＺ３を下げようとする。この結果、ＶＺ１およびＶＺ２がＶｃｃに近い値に留まるように、インピーダンス制御信号ＶＺ３がプルダウンされる。
【００６０】
電源電圧がさらに増大した場合、電圧ＶＺ１およびＶＺ２が減少し、最終的には第２のオフセット回路ＯＣ２に印可された基準電圧に達する。このオフセット回路は、そのとき、能動状態に留まっているインピーダンス素子のみがＶＺ１によって制御されるインピーダンス素子であるように、第２のインピーダンス制御信号ＶＺ２をプルダウンする。
【００６１】
図２ｅは、２つ以上の個々のインピーダンス制御信号ＶＺ１からＶＺ３に対するオフセット回路の変形例を示している。この変形例によれば、第１のインピーダンス制御信号ＶＺ１は、第１のオフセット回路ＯＣ１の正の入力に印可される。第１のオフセット回路の出力は、第２のオフセット回路ＯＣ２の正の入力に接続されると共に、第２のインピーダンス制御信号ＶＺ２を与える増幅器Ａ４の第２の出力に接続されている。第２のオフセット回路ＯＣ２の出力は、第３のインピーダンス制御信号ＶＺ３を与える増幅器Ａ４の第３の出力と接続されている。第１のオフセット回路ＯＣ１と第２のオフセット回路ＯＣ２の両方の負の入力は、例えば、抵抗Ｒ４とＲ５の形態の抵抗分圧器によって得られる基準電圧と接続されている。図２ｄの回路と同様に、図２ｅにおいても、オフセット回路ＯＣ１およびＯＣ２は、例えば図２ｃに示されているように実現される。
【００６２】
第１のオフセット回路ＯＣ１の出力もまた第２のオフセット回路ＯＣ２の正の入力に与えられるという事実によって、そのようなカスケード接続のオフセット回路においては、カスケードの最後のオフセット回路が、その関連インピーダンス制御信号を低下させる最初のものになる。電源電圧がさらに増大すると、他に習って、１つのインピーダンス制御信号が、能動状態に留まっているインピーダンス素子のみがＶＺ１によって制御されるインピーダンス素子になるまで、プルダウンされる。制御増幅器Ａ４の増幅度に加わるカスケードの増幅度によって、この実施例においては、カスケードの段間にローパスデカップリング手段（図２ｅに示さず）を与える利点がある。
【００６３】
図３は、例えば、ツイストペア型の伝送路等の対称伝送路ＴＲを終端させるための終端インピーダンス手段の変形例を示す。対称伝送路は、入力バッファ回路１の反転入力に接続されると共に、非反転入力に接続される。入力バッファ回路１の入力のそれぞれに対して、それぞれ、多数の終端インピーダンス素子ＴＺ１からＴＺ３およびＴＺ１’からＴＺ３’から成る分割終端インピーダンス手段２および２’が設けられる。各終端インピーダンス手段２および２’の個々の終端インピーダンス素子は、図に示されるように、個々のインピーダンス制御信号ＶＺ１からＶＺ３を受ける。ツインインピーダンス手段４の動作と実質的に同一の、終端インピーダンス手段２および２’の動作が得られるように、トランジスタＴＺ１からＴＺ３は、それぞれ、関連のトランジスタＮＺ１からＮＺ３のツインになっている。同様に、トランジスタＴＺ１’からＴＺ３’は、それぞれ、関連のトランジスタＮＺ１’からＮＺ３’のツインになっている。
【００６４】
図４は、図１または図２ａのツインインピーダンス手段４の変形例を示し、その変形例は、同様に、終端インピーダンス手段に適している。図４の変形例によれば、各ツインインピーダンス素子は、直列に接続され、それらのゲートで同じインピーダンス制御信号を受信する４個または任意数のＭＯＳＦＥＴトランジスタから成る。この種の変形例は、例えばツインインピーダンス素子での電力を節約するために、ツインインピーダンス素子および関連の終端インピーダンス素子の対応する電気的特性が同一ではないが、所定のそして既知の比率を取ることが望ましい場合には、適している。図４に表された実施例において、それぞれ同じゲート電圧を受ける直列接続の４個のＭＯＳＦＥＴトランジスタから成るツインインピーダンス素子は、ツインインピーダンス素子において使用されるトランジスタが、対応する終端インピーダンス素子のトランジスタと同じ幾何学的形状を持つという仮定の下で、関連の終端インピーダンス素子のインピーダンスのおよそ４倍と思われる。
【００６５】
図５は、上述の図１および図２の実施例におけるインピーダンス制御信号ＶＺ１からＶＺ３の動作を説明するための線図である。この線図から、低動作電圧Ｖｃｃに対しては、すべてのインピーダンス制御信号ＶＺ１からＶＺ３が、電源電圧Ｖｃｃ近くに保たれる。電源電圧が増大すると、他に習って、１つのツインインピーダンス素子およびその関連の終端インピーダンス素子が非能動化され、残りのインピーダンス素子はできるだけ多く線形動作領域に留まるように駆動される。
【００６６】
図５の線図は、Ｒref＝一定に対する動作を示す。曲線ＶＺ１からＶＺ３のそれぞれが直線Ｖｃｃの近傍を離れる位置は、設定目標インピーダンスに、すなわちＲrefに依存する。Ｒrefが小さければ小さいほど、図５の線図におけるこれらの位置はより上方になる。
【００６７】
当業者にとって、本発明が多くの異なる方法で実現され得ることは明らかである。従って、本発明の範囲は、上述の実施例に制限されない。
【図面の簡単な説明】
【図１】  本発明に係るラインレシーバ回路の第１の実施例の概略図である。
【図２ａ】  本発明に係るラインレシーバ回路の第２の実施例とその変形例を示す概略図である。
【図２ｂ】  本発明に係るラインレシーバ回路の第２の実施例とその変形例を示す概略図である。
【図２ｃ】  本発明に係るラインレシーバ回路の第２の実施例とその変形例を示す概略図である。
【図２ｄ】  本発明に係るラインレシーバ回路の第２の実施例とその変形例を示す概略図である。
【図２ｅ】  本発明に係るラインレシーバ回路の第２の実施例とその変形例を示す概略図である。
【図３】  終端インピーダンス手段の変形例を示す図である。
【図４】  終端インピーダンス手段の他の変形例を示す図である。
【図５】  図１および図２の実施例の動作を説明している特性図である。
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図３】
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【図４】
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【図５】
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