(57)【特許請求の範囲】
【請求項１】
所定のアナログ信号処理機能を担う電子回路ブロックが集積化された半導体集積回路装置であって、
一導電型の半導体基板上に積層された少なくとも一層の逆導電型の半導体層と、
前記半導体層表面から前記半導体基板まで到達した一導電型の分離領域と、
前記分離領域で囲まれ、前記電子回路ブロックの一部を構成する半導体素子と、
前記半導体層表面に形成された絶縁膜と、
前記電子回路ブロック内で前記半導体素子間を接続する第１配線が形成された前記絶縁膜上層の第１配線層と、
前記電子ブロック間を接続する第２配線が形成された前記第１配線層上層の第２配線層と、
前記電子回路ブロックに電源を供給する電源ライン及びグランドラインが形成された前記第２配線層上層の第３配線層と、を含んで構成され、
前記電源ラインは、前記電子回路ブロックを構成する前記半導体素子上の領域を含んで配置され、
前記絶縁膜は、前記電子回路ブロック間に位置する前記分離領域上であって、前記グランドライン下の領域において、ｎ個のアイランド状コンタクト孔が所定の間隔で離間して形成され、
前記グランドラインは、前記アイランド状コンタクト孔において前記分離領域とコンタクトされ、
前記第２配線は、前記アイランド状コンタクト孔間を通して前記電子回路ブロック間を接続しており、
前記所定の間隔は、前記半導体基板と前記グランドラインとの抵抗値が、前記アイランド状コンタクト孔と同一の幅であって前記ｎ個のアイランド状コンタクト孔の一端から他端と同一の長さである帯状コンタクト孔が形成された場合における前記抵抗値以下となるように選択されていることを特徴とする半導体集積回路装置。
【請求項２】
前記電子回路ブロックは、複数の列を成すように配置され、
前記アイランド状コンタクト孔は、実質直線状となるように配列されることを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関するもので、特に効率の高いＢＩＰ−ＩＣの配線パターンに関するものである。
【０００２】
【従来の技術】
従来、ＢＩＰ−ＩＣの配線は、一層目に電源ラインとグランドラインが設けられ、二層目に相互配線が設けられたものが主であった。
【０００３】
例えば、特開平２−３９５２号公報がその一例としてある。これは電源ラインとグランドラインとの間の領域に、素子の配置領域が矩形状に形成される、いわゆるビルディングブロック方式と呼ばれるものである。本公報は、このビルデイングブロックのサイズが全て同じもので構成されているものである。
【０００４】
また図５は、各ビルデイングブロックのサイズが異なるもので、それぞれ電子回路ブロックＡ〜Ｉが組み込まれ、全体としてＩＣ回路が実現されているものである。各ブロックは、縦（高さ）がｄの長さで統一され、横は、一つの電子回路ブロックが配置できる実質的に異なった長さに成っている。
【０００５】
そして一層目に配置される一対の電源線（電源ライン１０、１１、１２とグランドライン１３、１４、１５）で各電子回路ブロックに電源を供給している。
【０００６】
ここで各電子回路ブロック（ビルデイングブロック）は、点線で示され、上からＡ〜Ｉで示されている。
【０００７】
各ビルデイングブロックの中の半導体素子の間の接続は、一層目の配線で実現されている。ここでは、Ｘ軸（紙面に対して左右）方向の配線１６、Ｙ軸（紙面に対して縦）方向の配線１７が組み合わされて実現されている。図面では、一点鎖線で示されているものが一層目に形成された配線であり、×印で示されている部分が、半導体素子、とコンタクトしている部分である。
【０００８】
またブロック間の配線は、主に二層目の配線で実現されている。ここでは２点鎖線で示した。例えば、ブロックＤとブロックＧの間の電気的接続は、配線１８で実現され、ブロックＥとブロックＨとの接続は、二層目の配線１９と一層目の配線１６、１７で実現されている。これらは、電源ライン１２とグランドライン１４が一層目の配線として延在されているため、二層目にしか構成できないためである。
【０００９】
また電源ライン１１とグランドライン１３との間を若干広げ、これを配線専用領域として活用する場合もある。これはグランドライン１３の上方から二層目の配線で前記配線専用領域にまで延在し、この配線専用領域内は、一層目の配線でＸ軸方向のみ延在され、そして、電源ライン１１の上を通過するため、再度二層目の配線で電源ライン１１の下、例えばブロックＤに延在されている。
【００１０】
更にグランドライン１３、１４、１５は、半導体基板と分離領域（以下ＩＳＯと呼ぶ）を介して接続されている。また半導体基板は、例えばリードフレームを構成するアイランドと接続され、ＧＮＤ電位に接地されている。前記ＩＳＯは、半導体基板に積層されたエピタキシャル層を貫通するもので、半導体基板と同導電型であるＰ型で成る。そしてこのＩＳＯで囲まれたアイランドに各半導体素子が形成され、ＰＮ分離されている。そしてこのＩＳＯは、グランドラインの下層にもコンタクトとして延在され、絶縁膜の開口部から顔を出している。これが図５では、黒く塗りつぶされた領域である。殆どは、グランドラインをＧＮＤ電位に固定させるために、点ではなく、帯状に長くコンタクトが形成されている。設計上ＩＳＯの配置ができない場合は、グランドライン１４、１５のようにコンタクト孔が幾つかに分断されている場合もあるが、それでも帯状であり、スポット状にコンタクトされているのは数少ない。
【００１１】
【発明が解決しようとする課題】
前述したように、グランドパッドから延在されるグランドライン１３、１４、１５は、それ自身のインピーダンスにより、電圧変動を発生する。そのため、例えば黒い塗りつぶし領域で示すように、幅が数μｍ〜１０μｍ程度の幅で、長さが数百μｍ〜１０００μｍ程度の帯状のコンタクトでグランド配線がコンタクトされている。以下全面コンタクトと呼称する。
しかしこの全面コンタクトでは、未だインピーダンスが高く、また長さが非常に長い帯状で全面コンタクトをするため、他のパターンを配置することも困難であり、実装密度の向上ができない問題があった。
【００１２】
【課題を解決するための手段】
本発明は前述の課題に鑑みて成され、ブロック列間に位置する半導体層に、分離領域が位置するように構成し、
電子回路ブロックが形成された前記ブロックの上層で、且つ３層目の配線層に電源ラインを、
前記ブロック列間の前記分離領域が位置する上層で、且つ３層目の配線にグランドラインを設けることで解決するものである。
【００１３】
電源ラインやグランドラインを３層目に配置することにより、このライン下の領域は、素子、配線の形成領域として有効活用できる。特にブロックの高さを統一し、且つブロックを囲むように分離領域を配置すれば、ブロック列の間の実質直線領域に分離領域を配置できる。従ってこの領域に対応する３層目にグランドラインを配置すると、グランドラインの下層は、どの位置でも実質分離領域が配置されているので、コンタクトを任意の位置で形成できる。
【００１４】
またグランドラインの下層に設けられた分離領域は、この分離領域を複数箇所で露出するコンタクトを有することで解決するものである。
【００１５】
コンタクトを複数箇所で形成することでよりグランドラインの電位を安定化させることができる。
【００１６】
またコンタクトの列の一端から他端までで占める分離領域全域と前記グランド配線がコンタクトした際に、前記グランド配線から前記半導体基板に発生する抵抗値と同等または低く成るように前記コンタクトのピッチを調整することで解決するものである。
【００１７】
図３からも判るとおり、コンタクトピッチを８０μｍ以下にすることで、帯状のコンタクトで形成されるコンタクト抵抗よりも小さくなる部分が発生する。従って、グランドラインに形成するコンタクトは、図２の上二本に示すような、長い帯状のコンタクト形状にしなくとも、下二本に示すようにあるコンタクトピッチで従来と同等またはそれ以下のコンタクト抵抗を実現できる。しかもコンタクトとコンタクトの間は、素子、配線の形成領域として活用できるため、従来構造に比べ素子か配線の実装密度を向上できる。また別の言い方をすれば、従来のＩＣをより小さくすることができる。
【００１８】
更に、コンタクトサイズを、１０μｍ以下で、前記コンタクト列の一端から他端までの長さは、数百μｍ〜千μｍで、前記コンタクト列は、前記抵抗値と実質同等になるできるだけ大きなピッチに設定することで解決するものである。
【００１９】
コンタクトサイズは、１０μｍ以下で、コンタクト列の一端から他端までの長さは、数百μｍ〜千μｍの構造に於いては、前記コンタクト列は、前記全面コンタクトの抵抗値と実質同等になるピッチがある。つまり図３に示すように、約５０μｍピッチ以下のコンタクト間隔で実質全面コンタクトと同等か、それ以下のＧＮＤ抵抗値を実現できる。従って、この範囲の中でできるだけ大きなピッチを設定することで、コンタクトとコンタクトの間に更に素子を配置できる。
【００２０】
【発明の実施の形態】
以下本発明の実施の形態について説明する。本発明は、特にＢＩＰ−ＩＣに関するものである。
【００２１】
では第１の実施の形態について、図１を参照しながら説明する。
図では、半導体ＩＣ（半導体チップ）２０を示し、周辺には、ボンディングパッドが形成されている。このボンディングパッド２１〜２３の形成領域を除いた実質矩形領域（点線矩形の集合領域）を素子の形成領域とした。ただしボンディングパッドの下にも保護ダイオード等が作り込まれている場合があるが、ここの領域は含まない。
【００２２】
この素子の形成領域は、ブロックＡ〜Ｈに分かれている。一般にＩＣ回路は、幾つかの電子回路ブロックに分かれており、この電子回路ブロックが各ブロックＡ〜Ｈに形成されている。つまりここでは８つの回路ブロックで一つの半導体ＩＣ回路が構成されていることになる。また回路ブックとしては、ＡＭ回路、マルチプレックス回路、ＦＭ−ＩＦ回路、ノイズキャンセラー回路等である。この回路ブロックは、ラジオ用であり、例えばテレビやビデオ等になると別の回路ブロックで構成されることになる。
【００２３】
ブロックＡ、Ｂ、Ｃ…Ｈは、アイランド２４が９個、９個、１０個…９個で成っているが、実際は、数百、数千、数万素子と多い。そしてこのアイランドは、作り込まれる素子の特性に応じてそのサイズも異なっている。
【００２４】
ＩＣの断面を説明すれば、まずＰ型の半導体基板があり、この基板の上には、Ｎ型のエピタキシャル層が少なくとも一層積層されている。このエピタキシャル層は、通常は一層であるが、例えば光ＩＣ等では、二段、三段とエピタキシャル層を積層するものがある。またこのエピタキシャル層の表面から前記半導体基板まで到達するＰ型のＩＳＯ（分離領域）があり、このＩＳＯで囲まれたアイランドには、各半導体素子が作り込まれている。この半導体素子としては、トランジスタ、ダイオード、コンデンサ、拡散抵抗、ダイオード等がある。またアイランドに於いて、エピタキシャル層と半導体基板の間には、埋め込み層が形成されている。例えば、ＮＰＮ型トランジスタが形成されるいる所の埋め込み層は、Ｎ＋型であり、コレクタ抵抗の低減を目的としている。
【００２５】
つまり点線で囲まれた各ブロックＡ〜Ｈには、各回路ブロックを構成する半導体素子がＩＳＯで囲まれた状態で集積形成されている。
【００２６】
そして前記エピタキシャル層の上には、第１層目の絶縁膜が形成され、この上に第１層目の配線層が形成されている。更にこの上には、第２層目の絶縁層が被覆され、第２層目の配線層が形成され、更にその上には、第３層目の絶縁層が形成され、更に第３層目の配線層が形成されている。ここで前記絶縁膜や絶縁層は、シリコン酸化膜、Ｓｉ3Ｎ4膜、ＰＳＧ膜、ＮＳＧ膜またはＴＥＯＳ膜で、単独でも良いし、組み合わされて複数の層で形成されても良い。また製法は、スピンオン、ＣＶＤ、減圧ＣＶＤ、プラズマＣＶＤ等で形成される。もちろんそれぞれは、所定の回路が実現されるためにコンタクトが形成されている。
【００２７】
更には、全面にパシベーション膜が設けられ、例えばリードフレームに実装され、リードとボンデイングパッドが金属細線にて接続され、樹脂封止されて完成される。
【００２８】
この半導体ＩＣ２０は、ブロックＡ〜Ｈに於いて、基本的に縦軸の長さ（高さ）をｄに統一し、横軸を任意のサイズにしたものを素子の形成領域に配置したものである。
【００２９】
電源ライン２５、２６、グランドライン２７、２８は、３層目の配線層に形成されるため、この下層には、半導体素子、配線が形成でき、パターン配置の融通性が向上する。
【００３０】
つまりグランドパッド２３は、直接アースリードと金属細線を介して接続されているので、ＧＮＤ電位として安定している。しかしグランドライン２７、２８の先端に行くほど、ＧＮＤ電位は不安定となるが、これを問題としない場合は、図５のコンタクトのように帯状に長く形成する必要はない。例えば、全くコンタクトを設けないとか、グランドライン２７、２８のどこかに分散してコンタクトを設け、それ以外はコンタクトを形成しなければ、コンタクトの形成領域以外のグランドラインの下層は、素子や配線の形成領域として活用できるメリットを有する。具体的には図４を参照。
またここでは、一層目の配線（一点鎖線で示す）、二層目の配線（二点鎖線で示す）および３層目の配線（実線で示す）の方向を規定している。
【００３１】
つまり各ブロック内の相互配線は、ブロックＡに示すように、Ｘ軸の第１層目の配線２９とＹ軸方向の一層目の配線３０で実現している。配線２９、３０は、素子間接続であり、ブロックＡの配線３１は、素子とグランドライン２７の接続を示している。
【００３２】
続いて二層目の配線は、全てＹ軸方向に統一されている。二層目の配線３２は、ブロックＡとブロックＥとの間を接続するものである。主に二層目の配線は、ブロック間の配線を実現させるためＹ軸方向に形成している。
【００３３】
更に、３層目の配線は、Ｘ軸に統一されている。つまりＶＣＣパッド２２から延在されている電源ライン２５、２６、ＧＮＤパッド２３から延在されているグランドライン２７、２８は、全てＸ軸方向に統一されている。また電源ラインとグランドラインとの間には、黒く塗りつぶされた実線で示しているように、横方向のブロック間の接続も実現している。例えば配線３３は、ブロックＤとブロックＦを接続するもので、二層配線の上端は、一層目の配線とコンタクトしてから半導体素子と接続されているか、ダイレクトに半導体素子とコンタクトしている。また配線３３は、二層配線および／または一層配線を介してコンタクトしても良いし、ダイレクトにコンタクトしても良い。
【００３４】
本構造では、配線が非常に疎で示されているが、実際は非常に密でなっている。従って、二層目の配線をＹ軸方向、３層目の配線をＸ軸方向に統一することで、二層目の配線同士が交差することもなく、３層目の配線も交差が無くなる。
【００３５】
またグランドラインや電源ラインと交差する関係に配置されるブロック（例えばブロックＤとＦ）は、二層目の配線と３層目の配線を活用することで、簡単に接続させることができる。
【００３６】
前述したように、半導体素子はＩＳＯに囲まれて集積されているので、ブロックの周囲にはＩＳＯが形成される。従ってブロックの高さを統一させることで、第１列目のブロック列（Ａ〜Ｄ）と第二列目のブロック列（Ｅ〜Ｈ）の間には、実質直線状のグランドラインが配置できる。従ってグランドライン２７、２８の電位の安定化のために、ＩＳＯとコンタクトさせるが、任意の位置に形成できるメリットを有する。
【００３７】
続いてコンタクトについて説明する。
【００３８】
図２の符号１１０、１１１、１１２、１１３で示す部分は、半導体層に形成される分離領域とする。また黒く塗りつぶされた領域１１４、１１５、１１６、１１７は、絶縁膜を開口して形成されたコンタクト孔であり、グランド配線１１８、１１９、１２０、１２１がコンタクト孔を介して電気的に接続されている。ここでは図面を簡略するため、グランド配線も分離領域と同じサイズとしているが、分離領域はグランド配線より大きく形成されても良い。
【００３９】
図２の上の二本は、幅（縦の長さ）８μｍ（または４μｍ）で長さが６００μｍのコンタクト孔１１４、１１５である。またコンタクト孔１１４、１１５の周辺には約５μｍのマージンをとり、グランド配線１１８、１１９は、幅１８μｍ（または１４μｍ）、長さ６１０μｍのサイズを有している。またこの下の分離領域１１０、１１１のサイズも実質同じにしてある。
【００４０】
一方下の二本は、コンタクト孔１１６、１１７がアイランド状に形成され、縦横８μｍ（または４μｍ）が形成され、グランド配線１２０、１２１および分離領域１１２、１１３のサイズは、上の二本の配線と同じである。また全てのグランド配線には測定用のパッドが設けられているが、図面では省略している。
【００４１】
まず上２本のグランド配線１１８、１１９に接続されているパッドに抵抗測定用のプローブを当てて測定した結果が、図３の点線である。つまり上から一本目のグランド配線１１８、その下のＰ＋型の分離領域１１０、この分離領域下層のＰ型の半導体基板、二本目の分離領域１１１およびその上のグランド配線１１９間で測定したものである。
【００４２】
一方、図３の実線は、図２の下二本のグランド配線１２０、１２１に接続された測定用のパッドにプローブを当て、測定したものである。測定されるグランド配線下のコンタクトサイズは、全て統一されている。実験では、８μｍ×８μｍ（または４μｍ×４μｍ）であり、コンタクトピッチを変えたものが更に用意されている。これらの抵抗値を仮にＧＮＤ抵抗値と定義して縦軸に、横軸にはピッチを示した。例えば、４μｍコンタクト（図では４μ□と示す）では、ピッチが小さくなるに従い、そのＧＮＤ抵抗値は、ほぼリニアに低下し、破線（帯状の全面コンタクト、図ではストライプ抵抗値と示して有る抵抗値）と交差する当たりから、徐々にその傾きが減少している。そして約６０μｍピッチ当たりから、ストライプ抵抗値を下回った。
【００４３】
８μｍコンタクト（図では８μ□）も、ピッチが小さくなるに従い、そのＧＮＤ抵抗値は、ほぼリニアに低下し、破線と交差する当たりから、徐々にその傾きが減少してきている。そして約８０μｍピッチ当たりから、ストライプ抵抗値を下回った。
【００４４】
例えば、８μｍコンタクトでは、〜約８０μｍピッチまで、実質同程度かそれ以下のＧＮＤ抵抗値を示す。従って回路上限りなくＧＮＤ電圧に固定したい場合は、８０μｍピッチを更に細かくする必要があるが、さほど精度を要しない場合は、できるだけピッチを広げた方が、パターンの融通性が効く。例えば、全面コンタクトのＧＮＤ抵抗値と同等にするには約８０μｍピッチまでそのピッチを広げられる。つまりグランド配線は、コンタクトを介して分離領域とコンタクトしていれば良く、隣接するコンタクト孔間の下層には、配線、回路素子を配置できる。
【００４５】
つまりストライプ状の全面コンタクトで実現するグランド配線で、図２の上二本で実現する方法で測定したＧＮＤ抵抗値をＲｇとする。また、このストライプ状の全面コンタクトの幅と縦横が同じサイズで実現するグランド配線で、図２の下二本で実現する方法で測定したＧＮＤ抵抗値をＲｎ（ここでｎはピッチを示す）で表すと、
Ｒｇと同等、またはそれ以下の抵抗値を示すピッチｎの内、できる限り大きなピッチｎを選択することで、全面コンタクトのＧＮＤ抵抗値より大きくないグランド配線を実現できる。またコンタクト孔を介して配置しているので、コンタクト間に半導体素子を配置できパターンの融通性を向上させることができる。
【００４６】
図１では、グランドライン２７、２８にコンタクト孔が設けられている。
【００４７】
例えば、ブロックＡとブロックＥの間のグランドライン２７には、この下に形成されているＩＳＯとコンタクト孔３５、３６を介してコンタクトしている部分がある。つまり図５のように帯状に長い領域で分離領域まで完全に開口している部分が無いため、ここには素子や配線３２を延在できるメリットを有する。
【００４８】
具体的には、それを図４のグランドライン４０を用いて説明する。
【００４９】
図４は、図１のグランドラインの下に素子や配線を形成した図であり、符号４１、４２は、点線で示す拡散抵抗である。この拡散抵抗は、前述したエピタキシャル層内にＰ型またはＮ型で形成される拡散領域である。×印は、コンタクト孔を示し、グランドライン４０の下に形成されたブロックに延在される一層目の配線４７と拡散抵抗４１は、コンタクト孔４３を介して接続されている。また、他端は、コンタクト孔４４を介してグランドラインの下に形成される一層目の配線４８と接続されている。同様に拡散抵抗４２もコンタクト４５、４６を介して、一層目の配線４８、４９と接続されている。そして一層目の配線４９は、二層目の絶縁層の開口部から成るコンタクト孔５０を介して二層目の配線５１と接続され、この配線５１は、グランドライン４０の下を通過して、グランドライン４０の上または下にある別のブロックと電気的に接続されている。
【００５０】
また符号５２は、コンデンサであり、符号５３は、ＮまたはＰ型の下側の電極領域であり、ここには例えば誘電体薄膜としてＳｉ窒化膜が形成され、その上には、ポリＳｉとＡｌで成る一層目の上側電極が形成されている。また符号５５は、前記ＮまたはＰ型の下側の電極がここまで伸びて、露出している領域であり、ここには、下側電極となる一層目の配線５６が形成されている。
【００５１】
更に符号５７は、縦型トランジスタであり、コレクタ、ベース、エミッタ領域とコンタクトした一層目の電極５７〜６０が形成されている。
【００５２】
つまり従来、図５のように、コンタクトが帯状に形成されているため、このグランドラインの下には、配線や素子を形成することができなかった。しかし図４に示すように、グランドライン４０は、３層目に形成されるため、この下層には、半導体素子が形成できるようになった。つまり半導体素子のコンタクトをグランドラインの下に配置しても、一層目、二層目の配線がグランドラインの下に延在できるため、積極的にグランドラインの下に半導体素子が作り込め、その分実装密度の向上が実現できる。また実装密度の向上によりチップサイズの縮小も実現できるメリットを有す。
【００５３】
以上、図５では、比較的幅が広く、厚みのある電源ラインおよびグランドラインが配置されることで、グランドラインの下層は、半導体素子の活性領域として活用できなかった。つまり素子間の配線は、一層目に形成する必要性が有るため、グランドラインや電源ラインが邪魔をしていた。実際のチップでは、このグランドラインと電源ラインの配置面積は、非常に大きな比率を占める。また今後進む素子の微細化に伴い、配線の幅を狭くしなければ成らず、配線の膜厚もホトリソグラフィの解像度から薄くする必要があった。従って、一層目に、素子間の配線と電源ラインやグランドラインの配線を同時に形成しようとすると、微細化から電源ラインやグランドラインの厚みを厚きできない問題も出てきている。
【００５４】
また一層に電源ラインやグランドラインを形成する構造に於いて、電源ラインとグランドラインの膜厚を厚くすると、この上に形成される絶縁層や配線のステップカバレージが問題となる。
【００５５】
本発明は、３層目（最上層のメタル配線層）に電源ライン、グランドラインを配置するため、第１層目の微細化パターンに影響されず、その膜厚を任意に厚くすることができる。しかもこの上には、配線等の導電パターンが形成されないため、ステップカバレージの問題も考えずに済む。
【００５６】
またブロックの高さｄを統一すると、ブロック列の間には必ずＩＳＯが形成される。このＩＳＯは、図のように実質直線となり、この上にグランドラインを配置すれば、任意の位置でＩＳＯとのコンタクトが実現できる。
【００５７】
ここでブロックの高さｄは、素子の集積の仕方により微視的に見たら凸凹の形状である。これを説明したのが符号３７のアイランドである。実際には、それぞれ素子のサイズが異なるのでアイランド３７のように飛び出したり、凹んだりしている。
【００５８】
この場合、ここのＩＳＯは、幅が狭くなっており、グランドライン２７からダイレクトにコンタクトを取ることが難しい。従ってコンタクト３８からコンタクト３９に走る二層配線、一層配線、または一層、二層の組み合わされた配線で、ブロックＣとブロックＤの間のＩＳＯとコンタクトしている。また例えばブロックＣの素子間のＩＳＯを広くし、ここでコンタクトしても良い。
【００５９】
【発明の効果】
本発明によれば、第１に、電源ラインやグランドラインを３層目に配置することにより、このライン下の領域は、素子、配線の形成領域として有効活用できる。特にブロックの高さを統一し、且つブロックを囲むように分離領域を配置すれば、ブロック列の間の実質直線領域に分離領域を配置できる。従ってこの領域に対応する３層目にグランドラインを配置すると、グランドラインの下層は、どの位置でも実質分離領域が配置されているので、コンタクトを任意の位置で形成できる。
【００６０】
またコンタクトを複数箇所で形成することでよりグランドラインの電位を安定化させることができる。
【００６１】
また図３からも判るとおり、コンタクトピッチを８０μｍ以下にすることで、帯状のコンタクトで形成されるコンタクト抵抗よりも小さくなる部分が発生する。従って、グランドラインに形成するコンタクトは、図２の上二本に示すような、長い帯状のコンタクト形状にしなくとも、下二本に示すようにあるコンタクトピッチで従来と同等またはそれ以下のコンタクト抵抗を実現できる。しかもコンタクトとコンタクトの間は、素子、配線の形成領域として活用できるため、従来構造に比べ素子か配線の実装密度を向上できる。また別の言い方をすれば、従来のＩＣをより小さくすることができる。
【００６２】
更に、コンタクトサイズは、１０μｍ以下で、コンタクト列の一端から他端までの長さは、数百μｍ〜千μｍの構造に於いては、前記コンタクト列は、前記全面コンタクトの抵抗値と実質同等になるピッチがある。つまり図３に示すように、約５０μｍピッチ以下のコンタクト間隔で実質全面コンタクトと同等か、それ以下のＧＮＤ抵抗値を実現できる。従って、この範囲の中でできるだけ大きなピッチを設定することで、コンタクトとコンタクトの間に更に素子を配置できる。
【００６３】
以上、従来では、電源ライン、グランドラインが一層であったために、このラインの下層を活性領域として実質活用できないでいたが、３層目に配置したことで、この領域を活性領域として活用できることができた。また３層目に配置することで、グランドラインの全面コンタクトが実現できないが、コンタクトピッチの調整により、全面コンタクトと同等またはそれ以下のグランド抵抗を実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体集積回路装置の平面図である。
【図２】帯状の全面コンタクトと所定のピッチで作られたコンタクトの抵抗値を測定する方法を説明する図である。
【図３】図２の測定結果を説明する図である。
【図４】グランドラインの下層に配置できる素子を説明する図である。
【図５】従来の半導体装置を説明する平面図である。
【図１】
0004311780.tif 000002
【図２】
0004311780.tif 000003
【図３】
0004311780.tif 000004
【図４】
0004311780.tif 000005
【図５】
0004311780.tif 000006