(57)【特許請求の範囲】
【請求項１】
半導体基板の活性領域にポリシリコン膜／タングステン膜の積層構造、ポリシリコン膜／タングステン膜／ポリシリコン膜の積層構造、又は銅膜／ポリシリコン膜／銅膜のうちから選択される積層構造で備えられ、リードライン及びライトラインに用いられるゲート電極と、
前記半導体基板の活性領域の一側及び他側に備えられるソース線及び下部リード層と、
前記下部リード層に接続され、前記ゲート電極の上側に重ねて備えられるシード層と、
前記ゲート電極の上側のシード層上部に接続されるＭＴＪセルと、
前記ＭＴＪセルに接続されるビットラインを含み、
前記ゲート電極と前記ビットラインの長さ方向が上下方向から見た場合に直交し、
記憶動作時に、前記ソース線と前記半導体基板に、グラウンド（ground）電位より高い電位の同じ電圧が印加されることを特徴とするマグネチックラム。
【請求項２】
前記ゲート電極は、ソース線、下部リード層及びシード層といった隣接する導電層との間に絶縁膜が介在して設けられていることを特徴とする請求項１に記載のマグネチックラム。
【請求項３】
前記ＭＴＪセルは固定強磁性層、トンネル接合層及び自由強磁性層の積層構造を有することを特徴とする請求項１に記載のマグネチックラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマグネチックラムに関し、特に、ＳＲＡＭより速い速度、ＤＲＡＭのような集積度、そしてフラッシュメモリ（flash memory）のような非揮発性メモリの特性を有するマグネチックラム（magnetic ＲＡＭ：以下、ＭＲＡＭと記す）を製造する技術に関する。
【０００２】
【従来の技術】
大部分の半導体メモリ製造会社等は、次世代記憶素子の１つに強磁性体物質を利用するＭＲＡＭの開発を行っている。
前記ＭＲＡＭは、強磁性薄膜を多層に形成して各薄膜の磁化方向に伴う電流変化を感知することにより情報をリード及びライトすることができる記憶素子であり、磁性薄膜固有の特性により高速、低電力及び高集積化を可能にするだけでなく、フラッシュメモリのように非揮発性メモリ動作が可能な素子である。
【０００３】
前記ＭＲＡＭは、スピンが電子の伝達現象に多大な影響を及ぼすため発生する巨大磁気抵抗（Giant Magnetoresistive、ＧＭＲ）現象や、スピン偏極磁気透過現象を利用してメモリ素子を具現する方法がある。
前記巨大磁気抵抗（ＧＭＲ）現象を利用したＭＲＡＭは、非磁性層を挟んだ２つの磁性層でスピン方向が同じ場合より、異なる場合の抵抗が大きく異なる現象を利用し、ＧＭＲ磁気メモリ素子を具現するものである。
前記スピン偏極磁気透過現象を利用したＭＲＡＭは、絶縁層を挟んだ２つの磁性層でスピン方向が同じ場合の方が、異なる場合より電流透過が遥かによく発生するという現象を利用し、磁気透過接合メモリ素子を具現するものである。
しかし、前記ＭＲＡＭに対する研究は現在初期段階にあり、主に多層磁性薄膜の形成に集中されており、単位セル構造及び周辺感知回路等に対する研究は未だ不備であることが実情である。
【０００４】
図１は、従来技術に係るＭＲＡＭを工程順に形成したものを示す断面図である。
図１に示されているように、半導体基板３１上部にゲート電極３３、即ち第１ワードラインを形成する。
そして、前記第１ワードライン３３の両側の半導体基板３１にソース／ドレイン接合領域３５ａ、３５ｂを形成し、それに接続される接地線３７ａと第１導電層３７ｂを形成する。このとき、前記接地線３７ａは前記第１導電層３７ｂの形成工程時に形成したものである。
その次に、全体表面上部を平坦化させる第１層間絶縁膜３９を形成し、前記第１層間絶縁膜３９を介して前記第１導電層３７ｂに接続される第１コンタクトプラグ４１を形成する。
【０００５】
そして、前記第１コンタクトプラグ４１に接続される下部リード層４３である第２導電層をパターニングする。
全体表面上部を平坦化させる第２層間絶縁膜４５を形成し、前記第２層間絶縁膜４５上部にライトライン４７である第２ワードラインを形成する。
そして、前記ライトライン４７である第２ワードライン上部を平坦化させる第３層間絶縁膜４８を形成する。
さらに、前記第２導電層４３に接続される第２コンタクトプラグ４９を形成する。
そして、前記第２コンタクトプラグ４９に接続されるシード層５１を形成する。このとき、前記シード層５１は前記第２コンタクトプラグ４９上側から前記ライトライン４７上側まで重なるように形成する。
【０００６】
その次に、前記シード層５１上部に反強磁性層（図示省略）、固定強磁性層（pinned ferromagnetic）５５、トンネル接合層（tunnel junction layer）５７及び自由強磁性層（free ferromagnetic）５９を積層してＭＴＪ（magnetic tunnel junction）セル１００を形成するが、前記ライトライン４７ほどのパターン大きさに前記ライトライン４７に重ねて形成する。
ここで、前記反強磁性層は固定強磁性層５５の磁化方向が変わらないようにする役割を果たし、前記トンネル接合層５７は磁化方向が一方向に固定されているものである。そして、前記自由強磁性層５９は外部磁場により磁化方向が変化し、前記自由強磁性層５９の磁化方向に伴い“０”又は“１”の情報を記憶することができる。
その次に、全体表面上部に第４層間絶縁膜６０を形成して、平坦にエッチングすることにより前記自由強磁性層５９を露出させ、前記自由強磁性層５９に接続される上部リード層、即ちビットライン６１を形成する。
【０００７】
一方、前記図１を参照し、前記ＭＲＡＭの構造及び動作を説明すると次の通りである。
先ず、ＭＲＡＭの単位セルは情報をリードするときに用いられるリードライン（read line）の第１ワードライン３３が備えられる電界効果トランジスタ１つと、ＭＴＪセル１００、電流を加えて外部磁場を形成し、ＭＴＪセル１００に磁化方向を決定するライトラインの第２ワードライン４７、ＭＴＪセル１００に、垂直方向に電流を加えて自由層の磁化方向を決定する上部リード層のビットライン６１で構成されている。
【０００８】
ここで、前記ＭＴＪセル１００内の情報をリードする動作は、前記リードラインの第１ワードライン３３に電圧を加えて電界効果トランジスタを動作させ、前記ビットライン６１に電流を加えるとき流れる電流の大きさを感知することにより、ＭＴＪセル１００内の自由強誘電層の磁化方向をチェックするものである。前記ＭＴＪセル１００内に情報を記憶させる動作は、電界効果トランジスタをオフ（off）状態に維持したまま、前記ライトラインの第２ワードライン４７とビットライン６１に電流を加えて発生する磁場によって自由強誘電層５９の磁化方向を制御するものである。
このとき、前記ビットライン６１とライトライン４７に同時に電流を加える理由は、２つの金属線を上下方向から見た場合に長さ方向においてほぼ直交している地点で磁場が最も大きく発生し、これにより幾多のセル配列の中で１つのセルを選択することができるためである。
【０００９】
さらに、前記ＭＲＡＭ内部でのＭＴＪセル１００の動作を説明すると、次の通りである。
先ず、前記ＭＴＪセル１００に垂直方向（上下方向）に電流が流れる場合、絶縁層を通じたトンネリング電流が流れることになり、トンネル接合層と自由強磁性層の磁化方向が同じであれば、トンネリング電流が大きくなり、トンネル接合層と自由強磁性層の磁化方向が異なれば、トンネリング電流が小さくなるＴＭＲ（Tunneling Magnetoresistance）効果が発生する。
そして、前記ＴＭＲ効果による電流の大きさを感知して自由強磁性層の磁化方向を感知し、それに従ってセルに貯蔵された情報が分かる。
【００１０】
【発明が解決しようとする課題】
前述のように、従来技術に係るマグネチックラムは、多くの工程と積層構造で工程が複雑であり、セル面積を増加させて素子の生産性を低下させ、それに伴う半導体素子の高集積化を困難にする問題点がある。
本発明は、前述のような従来技術の問題点を解消するため、構造を単純化させ、それに伴う高集積化を可能にするマグネチックラムを提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、前述のような従来技術の問題点を解消するため、ゲート電極をリードライン（read line）とライトライン（write line）に用いて構造を単純化させ、それに伴う高集積化を可能にした。
すなわち、本発明の請求項１に記載の発明は、
半導体基板の活性領域にポリシリコン膜／タングステン膜の積層構造、ポリシリコン膜／タングステン膜／ポリシリコン膜の積層構造、又は銅膜／ポリシリコン膜／銅膜のうちから選択される積層構造で備えられ、リードライン及びライトラインに用いられるゲート電極と、
前記半導体基板の活性領域の一側及び他側に備えられるソース線及び下部リード層と、
前記下部リード層に接続され、前記ゲート電極の上側に重ねて備えられるシード層と、
前記ゲート電極の上側のシード層上部に接続されるＭＴＪセルと、
前記ＭＴＪセルに接続されるビットラインを含み、
前記ゲート電極と前記ビットラインの長さ方向が上下方向から見た場合に直交し、
記憶動作時に、前記ソース線と前記半導体基板に、グラウンド（ground）電位より高い電位の同じ電圧が印加されることを特徴とするマグネチックラムである。
【００１２】
請求項１に記載の発明の原理は次の通りである。
一般に、マグネチックラムはリードラインとライトラインを別々に形成して動作させる。しかし、このような構造は素子の高集積化を困難にする問題点がある。
これを解決するため、本発明はリードラインの第１ワードラインと、ライトラインの第２ワードラインの役割を同時に行うことができるワードライン（ゲート電極）を形成し、素子の高集積化を可能にしたものである。
【００１３】
請求項２に記載の発明は、請求項１に記載にマグネチックラムにおいて、
前記ゲート電極は、ソース線、下部リード層及びシード層といった隣接する導電層との間に絶縁膜が介在して設けられていることを特徴とする。
【００１４】
請求項３に記載の発明は、請求項１に記載のマグネチックラムにおいて、
前記ＭＴＪセルは固定強磁性層、トンネル接合層及び自由強磁性層の積層構造を有することを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照し、本発明を詳しく説明すると次の通りである。
図２は、本発明の実施の形態に従って形成されるマグネチックラムを示す断面図であり、その形成方法は次の通りである。
図２に示されているように、半導体基板１１１に活性領域を定義する素子分離膜（図示省略）を形成する。
そして、前記半導体基板１１１の活性領域上に、ゲート絶縁膜（基板１１１とゲート電極１１３の間）を有するゲート電極１１３を形成し、その側壁に絶縁膜スペーサ（図示省略）を形成して前記半導体基板１１１の活性領域に不純物を注入し、ソース／ドレイン接合領域１１５ａ、１１５ｂを形成することによりトランジスタを形成する。
【００２０】
ここで、本発明のワードラインとしての前記ゲート電極１１３はポリシリコン膜／タングステン膜の積層構造、ポリシリコン膜／タングステン膜／ポリシリコン膜の積層構造、又は銅膜／ポリシリコン膜／銅膜の積層構造で形成して伝導度を向上させ、前記ゲート電極１１３上部を酸化させて薄い絶縁膜を形成することができる。その次に、全体表面上部を平坦化させる第１層間絶縁膜１２１を形成する。このとき、前記第１層間絶縁膜１２１には、前記ソース接合領域１１５ａに接続されるソース線１１７と、前記ドレイン接合領域１１５ｂに接続される下部リード層１１９が設けられる。ここで、ＭＲＡＭ素子のＭＴＪセルとライトラインとしても用いられるゲート電極１１３の距離が近いほど磁場の影響が増加するため、後続工程で形成される層間絶縁膜１２３、１２９の厚さは薄くなるよう形成する。
【００２１】
そして、前記第１層間絶縁膜１２１は、前記下部リード層１１９とゲート電極（第１ワードライン）１１３の表面が露出するように、平坦化される。
その次に、前記第１層間絶縁膜１２１の上部に第２層間絶縁膜１２３を形成し、前記第２層間絶縁膜１２３を介して前記下部リード層１１９に接続されるコンタクトプラグ１２５を形成する。
次いで、前記コンタクトプラグ１２５を介して前記下部リード層１１９に接続されるシード層１２７を形成する。このとき、前記シード層１２７は前記第１ワードライン１１３と十分重なるよう前記第１ワードライン１１３の上側まで形成する。
【００２２】
そして、前記シード層１２７を露出させるように、平坦化された第３層間絶縁膜１２９を形成する。
その次に、前記シード層１２７の上側にＭＴＪセル１３７を形成するが、前記第１ワードライン１１３の上側に形成する。
このとき、前記ＭＴＪセル１３７は前記シード層１２７に接続される反強磁性層（図示省略）、固定強磁性層１３１、トンネル接合層１３３及び自由強磁性層１３５の積層構造を形成し、ＭＴＪセルマスクを利用したリソグラフィ工程及びエッチング工程でパターニングしたものである。
その次に、前記ＭＴＪセル１３７を露出させる平坦化された第４層間絶縁膜１３９を形成し、前記ＭＴＪセル１３７の自由強磁性層１３５に接続されるビットライン、即ち上部リード層１４１を形成することにより、本発明に係るＭＲＡＭセルを形成する。
上部リード層１４１とゲート電極１１３は、上下方向から見た場合にそれらの長さ方向において互いに直交するように形成されている。
【００２３】
本発明に係るＭＲＡＭのデータ記憶動作は、次の通りである。
先ず、前記第１ワードライン１１３であるゲート電極と、上部リード層１４１に電流を流して発生する磁場を利用し、ＭＴＪセル１３７の自由スピン（free spin）構造を変更することによって行う。
このときに、前記ソース線１１７に電圧や電流を印加してソース線のグラウンド（ground）電位を高めることにより、前記ＭＴＪセル１３７に流れる電流がトランジスタを介してソース線１１７に流れないようにする。
すなわち、ライト動作に限って、前記ソース線１１７に印加する電圧と半導体基板１１１に印加する基板電圧Ｖｂｓとして同じ電圧を印加する。
ここで、ライト動作時の前記ソース線の電圧及び基板電圧は、前記トランジスタを介して前記ソース線１１７に印加される電圧と同じであるか、又は大きい値が印加される。
【００２４】
前記ソース線１１７のグラウンド電位を高めない場合、ライト動作時にビットライン１４１を介して印加された電流が前記ＭＴＪセル１３７を介して半導体基板１１１に流れることになり、前記第１ワードライン１１３がハイ（high）状態であるので、電流がトランジスタを介してソース線１１７に流れる現象が誘発される。したがって、これは前記ライト動作を困難にする。
【００２５】
また、前記ＭＴＪセル１３７内の情報をリードする動作は、図１同様に、リードラインでもある第１ワードライン１１３に電圧を加えて電界効果トランジスタを動作させ、前記上部リード層１４１に電流を加えるとき流れる電流の大きさを感知することにより、ＭＴＪセル３７内の自由強誘電層の磁化方向をチェックするようになっている。
【００２６】
【発明の効果】
上述のように、本発明に係るマグネチックラムは第１ワードラインにリードライン及びライトラインの役割を果たすようにし、素子の構造を単純化することで高集積化を可能にし素子の安定性が向上し、また第２ワードラインの形成工程を省略することにより製造工程を短縮化するので生産性を向上させることができる。
【図面の簡単な説明】
【図１】従来技術に係るマグネチックラムを示す断面図である。
【図２】本発明の実施の形態に係るマグネチックラムを示す断面図である。
【符号の説明】
３１、１１１  半導体基板
３３、１１３  ゲート電極（第１ワードライン）
３７ａ  接地線
１１７  ソース線
４１  第１コンタクトプラグ
４３  第２コンタクトプラグ
４５、１２７  シード層
１００、１３７  ＭＴＪセル
６１、１４１  ビットライン、上部リード層
３９、１２１  第１層間絶縁膜
４８、１２９  第３層間絶縁膜
６０、１３９  第４層間絶縁膜
４７  第２ワードライン、ライトライン
１１５ａ、１１５ｂ  ソース／ドレイン接合領域
１１９  下部リード層
１２３  第２層間絶縁膜
１２５  コンタクトプラグ
１３１  固定強磁性層
１３３  トンネル接合層
１３５  自由強磁性層
【図１】
0004298196.tif 000002
【図２】
0004298196.tif 000003