(57)【特許請求の範囲】
【請求項１】
所定数ｎ個の入力（ψ1，．．．ψn）からのディジタルデータサンプルを所定数ｍ個の出力（ｓｃ−１，ｓｃ−２，．．．ｓｃ−ｍ）上に組み合わせるための組み合わせ器（ＣＭＢ）であり、前記ディジタルデータサンプルは所定のビット幅をそなえ（インビット）、所定の共通データレートＣＬＫ（ＣＬＫ，ｔ0，ｔ1，．．．，ｔk-1，ｔk）で各入力からの一つのデータサンプルでそれぞれ構成されるデータセットとして前記組み合わせ器に並列に到来する、組み合わせ器であって、
ａ）複数ｋ個のサブ処理ユニットＳＵ1、ＳＵ2、．．．、ＳＵi-1、ＳＵi、．．．、ＳＵｋであって、各々が
ａ１）ＣＬＫ／ｋのクロックレートで到来するデータセットをダウンサンプリングして記憶するように適応された入力レジスタ（Ｒ２1，Ｒ２2，Ｒ２k）と、
ａ２）前記入力レジスタに記憶された前記データセットを受けるようにされ、前記ｍ個の出力の各々に対して、前記記憶されたデータサンプルの中の所定のデータサンプルの加算によりそれぞれ形成される加算されたデータサンプルをＣＬＫ／ｋの前記クロックレートで出力するように適応されたデータサンプル加算手段（Ｍ１k；ＡＤＤk，Ｒ３k，ＳＵＭk，Ｒ４k；Ｆ１k）と
を具備する複数ｋ個のサブ処理ユニットと、
ｂ）前記サブ処理ユニットの前記データサンプル加算手段から前記共通データレートクロックで、前記ｍ個の加算されたデータサンプルで構成されるそれぞれの出力データセットをサイクリックに選択するように適応された選択器（Ｍ３）と、
ｃ）サブ処理ユニットＳＵi（ｉ＝２，３，．．．，ｋ）の入力レジスタのサンプリング位相がサブ処理ユニットＳＵi-1の入力レジスタのサンプリング位相に対して１／ＣＬＫだけ遅延される、
ことを特徴とする
組み合わせ器。
【請求項２】
請求項１の組み合わせ器（ＣＭＢ）であって、
前記共通データレートＣＬＫ（ＣＬＫ，ｔ0，ｔ1，．．．，ｔk-1，ｔk）で前記ｋ個のサブ処理ユニットの前記入力レジスタの各々に前記データセットを入力するようにされた入力手段（ＩＭ；Ｒ１）
を特徴とする、組み合わせ器。
【請求項３】
請求項１の組み合わせ器（ＣＭＢ）であって、
前記データサンプル加算手段が各々、
−  前記ｍ個の出力の各々に対して、ＯＳ*ＣＬＫのクロックレート（ＯＳ＝ｎ／ｋはオーバサンプリング係数）で、前記記憶されたデータサンプルの中の前記所定のデータサンプルを順次選択するようにされたマルチプレクサ（Ｍｌ1，Ｍｌ2，Ｍｌk）と、
−  前記ｍ個の出力の各々に対して、前記クロックレートＯＳ*ＣＬＫで前記選択されたデータサンプルを前記それぞれの加算されたデータサンプル内に加算するようにされた加算器（ＡＤＤｋ）と、
−  前記ｍ個の出力に対して、前記ｍ個の加算されたデータサンプルを含む出力データセットを記憶するようにされた出力レジスタ（Ｆ１1，Ｆ１2，Ｆ１k）と
を具備する
ことを特徴とする、組み合わせ器。
【請求項４】
請求項３の組み合わせ器（ＣＭＢ）であって、
前記選択器（Ｍ３）が前記サブ処理ユニットの前記それぞれの出力レジスタからの前記出力データセットを選択するようにされ、
前記共通データレートＣＬＫ（ＣＬＫ，ｔ0，ｔ1，．．．，ｔk-1，ｔk）で前記選択された出力データセットを前記出力（ＳＣ−１，．．．，ＳＣ−ｍ）上に出力するようにされた出力手段（ＯＭ）が設けられる
ことを特徴とする、組み合わせ器。
【請求項５】
請求項３の組み合わせ器（ＣＭＢ）であって、
各加算器（ＡＤＤｋ）は、ＯＳ*ＣＬＫの前記クロックレートで前記マルチプレクサにより選択された前記サンプルを取り込むようにされた第一の加算器レジスタ（Ｒ３１、Ｒ３２）と、前記第一の加算器レジスタからの出力および加算器マルチプレクサ（ＭＵＸ、Ｍ２１、Ｍ２２）からの出力を入力として受けるようにされ、前記入力の加算されたサンプルを、ＯＳ*ＣＬＫの前記クロックレートで前記加算されたサンプルを取り入れるようにされた第二の加算器レジスタ（Ｒ４１、Ｒ４２）に出力する加算ユニット（ＳＵＭ）と、を具備し、前記加算器マルチプレクサは前記第二の加算器レジスタ（Ｒ４１、Ｒ４２）からの出力およびディジタル「ゼロ」信号を入力として受けるようにされた
ことを特徴とする、組み合わせ器。
【請求項６】
請求項１の組み合わせ器（ＣＭＢ）であって、
前記ディジタルデータサンプルを重み付けされたチップとして出力するためにＣＤＭＡ無線通信システムのＣＤＭＡトランシーバ基地局（ＢＴＳ）の拡散／電力重み付けユニット（２）が設けられ、前記出力は前記ＣＤＭＡシステムのセクターに対してそれぞれ設けられたセクター搬送波である
ことを特徴とする、組み合わせ器。
【請求項７】
請求項１の組み合わせ器（ＣＭＢ）であって、
前記入力（ψ1，．．．，ψn）はユーザチャネルと予め加算されたチャネルの一方または両方であり、前記出力はディジタル通信システムの搬送波である
ことを特徴とする、組み合わせ器。
【請求項８】
請求項１の組み合わせ器（ＣＭＢ）であって、
前記入力（ψ1，．．．，ψn）はＲＡＫＥ受信器のＲＡＫＥフィンガ（ＲＦ1．．．ＲＦL）の出力（ｘ11．．．ｘL1；ｘ12．．．ｘL2；ｘ1P．．．ｘLP）であり、前記出力（ｓｃ−１，ｓｃ−２，．．．ｓｃ−ｍ）は前記ＲＡＫＥ受信器のそれぞれの受信ユニットの入力である
ことを特徴とする、組み合わせ器。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は所定数の入力からのディジタルデータサンプルを組み合わせて所定数の出力とする、たとえば、所定数のチャネルからのディジタルデータサンプルを組み合わせてディジタル通信システムの所定数の搬送波（即ち、キャリア）にのせる組み合わせ器（combiner）に関するものである。
【０００２】
電気通信システムでは、同じ伝送媒体を介して、たとえば同じ無線周波数帯域を介して多数のチャネル、たとえば、音声またはデータの信号を含むユーザチャネルを一緒に伝送することができる。伝送媒体上にユーザチャネルのデータを入れるための多数のアクセス方式（スキーム）が知られている。伝送方式の一つの種類は時間領域とともに周波数領域で重なるように、たとえば無線周波数帯域で、複数の異なるユーザチャネルを同時に伝送する。この種類の周知のアクセス方式がＣＤＭＡ（Code Division Multiple Access：符号分割多元接続）方式である。
【０００３】
本発明はＣＤＭＡ方式に限定されず、所定数の入力（たとえば、ユーザチャネルまたはある種の予め加算されたチャネル）からの、ある数のディジタルデータサンプルを柔軟に組み合わせて所定数の出力（たとえば、搬送波）としなければならない、任意のディジタル通信システムでも使用することができるが、本発明は特に、ＣＤＭＡ無線通信システムの基地局で作成される重み付けされたチップによりディジタルデータサンプルが表現される融通性（自由度）のあるＣＤＭＡ組み合わせ器に関する。
【０００４】
（発明の背景）
図１はＣＤＭＡトランシーバ基地局の従来のベースバンドＣＤＭＡ送信器の代表的なブロック図を示す。複数のユーザチャネルｃｈ−１、ｃｈ−２、．．．ｃｈ−ｎ上のデータはチャネル符号器１に入力される。チャネル符号化自体のほかに、チャネル符号器１はユーザデータのＱＰＳＫ変調、時間整列等を行ってもよい。チャネル符号器１は多分複素値の出力データシンボルストリーム（ODSS:output data symbol stream）を出力する。この出力データシンボルストリームは拡散器／電力重み付けユニット２に入力される。拡散器／電力重み付けユニット２は個々のチャネルに対する拡散符号および電力重みを受ける。各ユーザチャネルは特定の拡散符号で拡散され、拡散後に各チャネルが電力重み付けされた後、すべてのチャネル
0004291518.tif 000002
（以下において、記号
0004291518.tif 000003
は便宜上ψで代用する）が組み合わせ器３に出力され、そこで組み合わされる。注意すべきことは、ψ1、ψ2、．．．ψnは複素値チャネルの実部と虚部を指し得ることである。拡散器／電力重み付けユニット２の出力は、チップレートＣＬＫで出力される重み付けされたチップのセットである。すなわち、各期間ｔ0−ｔ1、ｔ1−ｔ2、．．．ｔk-1−ｔk内に、各チャネルの単一の重み付けされたチップが並列に出力される。重み付けされた各チップは所定数のビットを含む。すなわち、各ディジタルデータサンプルは電力重み付けのため、所定のビット幅をそなえる（以後、インビットと呼ぶ）。
【０００５】
ＣＤＭＡ通信システムでは、（地理的な）エリアが数個の、セクターと呼ばれる領域に分割される。各セクターでは、少なくとも一つの、そして多分、より多くの搬送波が使用される。ここで、各搬送波（キャリア）は特定の周波数帯域を表す。各セクター内で、搬送波は異なる個数のチャネルをそなえることができる。以下の説明では、「セクター搬送波」という用語は基本的に特定のセクターと特定の搬送波（周波数帯域）との組み合わせを表す。組み合わせ器３の仕事は、特定のセクターと特定の搬送波で伝送しなければならないすべてのチャネルのデータを組み合わせることである。したがって、組み合わせ器３は本質的に、与えられたセクター搬送波に属するすべてのチャネルの離散瞬時値を合計する加算器である。図１に示されるように、ｍ個のセクター搬送波ｓｃ−１、ｓｃ−２、．．．ｓｃ−ｍがあり得る。
【０００６】
ＣＤＭＡ送信器では通常、このようなセクター搬送波毎に加算すべきチャネル数はハードウェアの構成により固定される。セクター搬送波毎に別の（しかし、同一の）組み合わせ器ハードウェアが使用されるので、トランシーバの基地局ＢＴＳのセクター搬送波毎のチャネル個数は等しくなる。一方、この一定の等しいチャネル数と正反対に、実際上はネットワークの運用者はセクター搬送波毎に負荷が異なることに直面する。したがって、ネットワークの運用者はセクター搬送波毎に可変数のユーザチャネルを構成することを希望することがある。たとえば、ハイウェイのトランシーバ基地局ＢＴＳはこのハイウェイをカバーするセクターで、より多数のユーザチャネルを必要とするが、他のセクター（たとえば、田舎のエリアまたは山地のエリア）は二三のユーザチャネルを扱う必要しかないことがある。また、個別セクターの負荷は時間とともに、たとえば、ラッシュアワー、休暇時期、または見本市の間に、変わることもあり得る。
【０００７】
したがって、セクター搬送波当たりの一定のチャネル数は、特定の時点において実際に必要となるか否かにかかわらず、ネットワークの運用者はすべてのセクター搬送波に対して常に、より多数のユーザチャネルを提供しなければならないということを意味する。
【０００８】
したがって、システムの負荷条件に応じてネットワークの運用者がセクター搬送波当たりの利用可能なチャネル数に合わせられる柔軟な融通性のある組み合わせ器をネットワークの運用者に与えることが望ましい。柔軟な組み合わせ器があれば、ネットワークの運用者はある総（トータル）数のチャネルを処理する能力のある標準のトランシーバ基地局ＢＴＳを購入して、資源を浪費することなくセクターと搬送波上のチャネルの実際の分布にトランシーバ基地局ＢＴＳを適応させることができる。柔軟な組み合わせ器は供給者が低コストでその装置を顧客の要求に適合させることができるということで、供給者にも利点がある。
【０００９】
（従来技術の解）
特定のセクター搬送波上に組み合わせるべきチャネルの数が一定で時間とともに変化しないとき、図２−１に示され、参照番号３−１で表される組み合わせ器を使用することができる。この組み合わせ器３−１では、チャネルψ1、ψ2、ψ3、ψ4は一定不変にセクター搬送波ＳＣ−１上に組み合わされ、チャネルψn-3、ψn-2、ψn-1、ψnはセクター搬送波ＳＣ−ｍ上に組み合わされる。チャネルはそれぞれ加算器ＡＤＤ１で対で加算され、中間フリップフロップＦＦ１に記憶される。その後、それぞれの出力は加算器ＡＤＤ２により加算され、加算器ＡＤＤ２の出力はもう一つの中間フリップフロップＦＦ２に記憶される。この型の回路はｍ個のセクター搬送波の各々に対して設けなければならない。セクター搬送波当たり４チャネルが組み合わされる図２−１の場合、ｎ（チャネル総数）はｍ*４（ｍはセクター搬送波の個数）に等しい。図２−１に示される組み合わせ器３−１には、チャネルが一定不変にセクター搬送波上に組み合わされ、またそれぞれの回路のｍ倍を設けなければならないので、組み合わせ器３−１は極めて膨大なハードウェアを必要とするという不利な点がある。
【００１０】
図２−２はハードウェアの複雑さを減らすことを可能にする組み合わせ器３−２を示す。このような組み合わせ器は、請求項１の前置きを示し、本出願と同じ出願人により出願されたＥＰ  ９８  １２１  ５１８．９に説明されている。本質的に、図２−２の組み合わせ器３−２はｍ個の加算器ＡＤＤ５、ｍ個のフリップフロップＦＦ５、およびｍ個のフリップフロップＦＦ６を含む。フリップフロップＦＦ５の出力はそれぞれ加算器ＡＤＤ５の入力に結合される。加算器ＡＤＤ５はそれぞれのマルチプレクサＭＵＸの出力も受ける。マルチプレクサＭＵＸもｍ個設けられている。図２−２でも図２−１と同様に各セクター搬送波上に４チャネル（たとえば、ψ1、ψ2、ψ3、ψ4、または、ψn-3、ψn-2、ψn-1、ψn）を組み合わせるとすれば、単一のチップ周期１／ＣＬＫ内にそれぞれの４個のチャネルの各チャネルの一つの重み付けされたチップを加算するために、チップレートＣＬＫの４倍のレートで、それぞれの加算器ＡＤＤ５およびそれぞれのマルチプレクサＭＵＸを動作させなければならない。したがって、図２−２の制限要因は加算器の最大動作周波数である。
【００１１】
図２−２の組み合わせ器３−２は組み合わせ器３−１より柔軟性がある。というのは、セクター搬送波当たり４チャネルの代わりにたとえば、８チャネルを組み合わせる場合、加算器ＡＤＤ５が２倍のレート（すなわち、８*ＣＬＫ）で動作し、ＭＵＸに４入力の代わりに８入力を与えることができるのに対して、組み合わせ器３−１ではもう一つの加算器階層段が必要となるからである。しかし、柔軟性の問題、すなわち、たとえばψ1は出力ｓｃ−１に対して使用できるだけであるという問題は同じままである。
【００１２】
図２−３は、より柔軟性のある組み合わせ器３−３を示す。図２−３の回路は図２−１に示された回路の変形である。図２−３では、組み合わせ器３−３はそれぞれの加算器ＡＤＤ３の各入力に、ある数のマルチプレクサＭＵＸをそなえている。セクター搬送波毎に、たとえば、セクター搬送波ｓｃ−１に対して加算器ＡＤＤ３およびフリップフロップＦＦ３がｎ／２個設けられ、マルチプレクサＭＵＸはｎ個設けられる。単一のセクター搬送波上にｎチャネルの中の所定のチャネルを加算できるように、個々のマルチプレクサＭＵＸに制御信号ｓｅｌが印加される。一つのセクター搬送波に対してあるチャネルが構成されない場合には、それらのチャネルはマルチプレクサに印加される信号ｓｅｌにより０にセットされる。組み合わせ器３−３は任意の所望のセクター搬送波上に任意の入力ユーザチャネルを組み合わせることができるので、図２−３の回路は図２−２の回路に比べて柔軟性がずっと高いが、この回路を実現するためには膨大なハードウェアが必要とされる。
ＧＢ  ２  ２９５  ５２７  Ａはｒａｋｅ組み合わせ器／逆拡散装置に関するものである。シフトレジスタのビット幅から、実数と虚数のデータサンプルに対してそれぞれ設けられた一組（セット）のレジスタ内に実数と虚数のデータサンプルが並列に入力される。各セットのレジスタの出力に、加算／減算トリーがすべてのレジスタに対して共通に設けられる。二つのスイッチがそれぞれ、加算／減算されたデータサンプルを、整合フィルタ動作を実行するために設けられるアキュムレータ手段内に供給する。このようにして、ｎ個のレジスタに記憶されているｎ個の入力からのｎビットの１セットがそれぞれのアキュムレータ内のｍビット位置上に組み合わされる。
【００１３】
（発明の概要）
上記のように、図２−１の組み合わせ器３−１の不利な点は、それがそれぞれのセクター搬送波に同じ最大数、たとえば、４個のチャネルを与えるということである。更に、各チャネルは一定不変に特定のセクター搬送波に属している。したがって、たとえば、チャネルψn-3．．．ψnのどれかをｓｃ−ｍ以外のセクター搬送波に与えることはできない。このように、図２−１の回路では柔軟性が得られず、ハードウェアが非効率に使用される。図２−２の組み合わせ器３−２はマルチプレクサＭＵＸを設けたために、ハードウェアをより効率的に使用しているが、柔軟性はまだない。というのは、所定のセクター搬送波に同じ数の、たとえば４個のチャネルをまだ与えており、チャネルを任意に選択されたセクター搬送波に供給することは許していないからである。組み合わせ器３−３は柔軟性を最大にしており、どのチャネルをも任意の所望のセクター搬送波上に組み合わせることを許しているが、このような回路を実現するためのハードウェアは非常に膨大である。すなわち、特定のセクターではいくつかの加算器は必要でないかも知れないので、ハードウェアが浪費されている。ＣＤＭＡ無線通信システムでのｎの代表的な数がｎ＝２４である（更に、実際の構成では、組み合わせ器の２４個の入力チャネルの各々を３２個の予め加算されたチャネルにより構成することができる、すなわち、ψ1＝ｃｈ１＋ｃｈ２＋．．．ｃｈ３２、ψ2＝ｃｈ３３＋ｃｈ３４＋．．．ｃｈ６４等、ここで“ｃｈ”は特定のユーザチャネルを表す）と考えた場合、図２−３の回路３−３を使用するとき、チャネル組み合わせに融通性を実現するためには極めて大きなハードウェアが必要となる。
【００１４】
本発明の目的は、複雑なハードウェアを使用することなく所定数の搬送波上に所定数のユーザチャネルを柔軟（フレキシブル）な融通性のある仕方で組み合わせることができる組み合わせ器を提供することである。
【００１５】
（目的の解）
この目的は本発明により、所定数ｎ個の入力からのディジタルデータサンプルを所定数ｍ個の出力上に組み合わせるための組み合わせ器であり、前記ディジタルデータサンプルは所定のビット幅をそなえ（インビット）、所定の共通データレートＣＬＫで各入力からの一つのデータサンプルでそれぞれ構成されるデータセットとして前記組み合わせ器に並列に到来する、組み合わせ器であって、複数ｋ個のサブ処理ユニットＳＵ1、ＳＵ2、．．．、ＳＵi-1、ＳＵi、．．．、ＳＵkであって、各々がＣＬＫ／ｋのクロックレートで到来するデータセットをダウンサンプリングし、記憶するための入力レジスタと、前記入力レジスタに記憶された前記データセットを受けて、前記ｍ個の出力の各々に対して、前記記憶されたデータサンプルの中の所定のデータサンプルの加算によりそれぞれ形成される加算されたデータサンプルをＣＬＫ／ｋの前記クロックレートで出力するためのマルチプレクス／加算手段とを具備する複数ｋ個のサブ処理ユニットと、前記サブ処理ユニットの前記マルチプレクス／加算手段から前記共通データレートクロックで、前記ｍ個の加算されたデータサンプルで構成されるそれぞれの出力データセットをサイクリックに選択するための選択器と、を具備し、サブ処理ユニットＳＵi（ｉは２，．．．，ｋの範囲内にある）の入力レジスタのサンプリング位相がサブ処理ユニットＳＵi-1の入力レジスタのサンプリング位相に対して１／ＣＬＫだけ遅延される、組み合わせ器によって解決される。
【００１６】
このような組み合わせ器は２種類の柔軟（融通）性を提供する。すなわち、各入力チャネルは各出力チャネルに達することができ、出力上に組合わされるべき入力チャネルの数は出力ごとに変えることができる。本発明の原理アイデアは、複数のサブ処理ユニットを設けて、その各々が各ｋ番目のチップ期間に、すなわちＣＬＫ／ｋのレートでデータサンプルのそれぞれのセットを与えられるようにすることである。サブ処理ユニットでは、チップレートより高いオーバサンプリングレートで選択と加算が実行される。各サブ処理ユニットの出力は出力（セクター搬送波）１からｍに対する中間のダウンサンプリングされた結果である。選択器が中間の結果を読み出し、それらをインタリーブしてチップレートＣＬＫで結果を形成する。
【００１７】
したがって、図２−３のように多数のマルチプレクサを設けるかわりに、本発明の基本的な概念はサブ処理ユニットをｋ個設けるとともに、サブ処理ユニット内の処理レートを増大させることである。したがって、柔軟性は維持され、ハードウェアの複雑さは最小限にされる。したがって、ハードウェアコストを低減することができる。
【００１８】
（有利な実施例）
サブ処理ユニットの各加算器は、好ましくは、ＯＳ*ＣＬＫの前記クロックレートで前記マルチプレクサにより選択された前記サンプルを取り込む第一の加算器レジスタと、前記第一の加算器レジスタからの出力および加算器マルチプレクサからの出力を入力として受け、前記入力の加算されたサンプルを、ＯＳ*ＣＬＫの前記クロックレートで前記加算されたサンプルを取り入れる第二の加算器レジスタに出力する加算ユニットとを具備し、前記加算器マルチプレクサは図２−２に示された加算器と同様に前記第二の加算器レジスタからの出力およびディジタル「ゼロ」信号を入力として受ける。
【００１９】
本発明のそれ以外の有利な実施例は従属請求項に列挙されている。以下、本発明をその有利な実施例を参照して説明する。しかし、説明で開示された教示は本発明の最良の形態と現在考えられている特に好適な実施例に限定されないことに注意されるべきである。
【００２０】
注意すべきことは、図面全体を通じて同じ参照番号は同一または類似の部分を表すということである。以下、図３を参照して本発明の原理を説明する。
【００２１】
（発明の原理）
図３は本発明の原理に従って動作する組み合わせ器ＣＭＢの原理ブロック図を示す。注意すべきことは図３と以後の図は、ディジタルデータサンプルが図１に示されるような拡散器／電力重み付けユニット２から出力されるそれぞれ重み付けされたチップであるＣＤＭＡ通信システムを表すということである。しかし、本発明は、複数の入力からのディジタルデータサンプルを非常に柔軟な仕方で、ある数の出力上に組み合わせるべき他のどんな用途（たとえば、ＲＡＫＥ受信器）にも適用することができる。
【００２２】
図３に示されるように、重み付けされたチップのようなディジタルデータサンプル（各セットは後で説明するように所定のビット幅をそなえている）が前記組み合わせ器ＣＭＢに並列に到来する。図３で、「重み付けされたチップのセット」は、たとえばｔ0とｔ1の間に到来するサンプルを表す。したがって、重み付けされたチップのセットは正確にｎ個の重み付けされたチップ、すなわちチャネル当たり１チャネル、で構成される。図１を参照して説明したように、重み付けされたチップのデータセットが所定の共通サンプルレート（チップレート）ＣＬＫで到来する。ＣＤＭＡシステムでは重み付けされた各チップは所定のビット数で表されることは理解されるはずである。重み付けされたチップのセットは特定の仕方でチップレートでサブ処理ユニットＳＵ1、ＳＵ2．．．、ＳＵkに印加される。合計でｋ個のサブ処理ユニットＳＵ1、ＳＵ2．．．、ＳＵkがあり、すべてのサブ処理ユニットに対して選択器Ｍ３が設けられる。選択器Ｍ３の右側にブロック“ｏｕｔ”で示されるように、組み合わせ器ＣＭＢからの出力“ｏｕｔ”はｍ個のセクター搬送波に対するｍ個の加算された（組み合わされた）重み付けされたチップである。選択器Ｍ３からの出力もチップレートに等しいレートをそなえている。
【００２３】
図３で左側のブロック“ｉｎ”の中の小さな正方形の箱の各々は、各チャネルの重み付けされた一つのチップに対応するが、選択器Ｍ３の右側のブロック“ｏｕｔ”の中の小さな正方形の箱は加算されたデータサンプル、すなわち所定数のディジタルデータサンプルに対応する、すなわち、各出力クロック周期１／ＣＬＫでセクター搬送波毎に所定数のチャネルが合計されている。左側の正方形の箱に使用されているハッチングと右側の正方形の箱に使用されているハッチングとは同じであるが、左側の箱はチャネル当たり単一の重み付けされたチップに対応するのに対して右側の箱は加算された重み付けされたチップに対応することは理解されるはずである。
【００２４】
サブ処理ユニットＳＵ１の右側の矢印で示されるように、各サブ処理ユニットはｍ個のセクター搬送波に対するディジタルデータサンプルの組み合わせを計算する。すなわち、図２−１、図２−２、および図２−３に示される従来技術の組み合わせ器と著しく異なり、図３の本発明の組み合わせ器では特定のセクター搬送波に対してどのハードウェアも（またはハードウェアのどの部分も）特に専用されていない。しかし、ずべてのセクター搬送波に対して出力値（加算されたディジタルデータサンプル）を計算する１つのハードウェアサブ処理ユニットがある。このようなサブ処理ユニット１個でチップレートですべての結果を生じることができないので、ダウンサンプリングされた入力系列に対して作用するｋ個のサブ処理ユニットを使用して、一つのサブ処理ユニットの中ですべてのセクター搬送波に対する結果を順次計算するために、より多くの時間が得られるようにする。重み付けされたチップのセットに対して、すなわち、所定のユーザチャネルから集められたディジタルデータサンプルのセットに対して、一つのサブ処理ユニットの中でｍ個の結果をすべて計算した後に、選択器Ｍ３はこのサブ処理ユニットに対応するすべての結果を切り換えて、ｍ個の値のセットを出力する。正確に１チップ周期後に選択器Ｍ３は次のサブ処理ユニット、たとえばサブ処理ユニットＳＵ２から全ての結果を読み出す。その結果、選択器Ｍ３の右側のブロック“ｏｕｔ”に示されるように、チップ期間ｔk−ｔk+1にサブ処理ユニットＳＵ１はその結果、すなわちｍ個の全てのセクター搬送波に対する加算された重み付けされたチップを出力する。これに続いて、次のチップ期間にサブ処理ユニットＳＵ２から出力され、これはサブ処理ユニットＳＵｋがｔ2k-1で始まるクロック期間にその結果を出力するまで継続される。正確にサブ処理ユニットＳＵｋからのデータの読み出しの終了時に、重み付けされたチップの次のセットに対するその選択と加算のプロセスを終了したのがサブ処理ユニットＳＵ１であり、したがって、ｔ2kで始まるチップ期間にサブ処理ユニットＳＵ１が再び読み出される。
【００２５】
したがって、前に説明したように処理はｋ個のサブ処理ユニットに分散されるが、ｋ個のサブ処理ユニットはより高い（すなわち、オーバサンプリング）レートで動作しなければならない。このようにして、どのサブ処理ユニットも特定のチャネルに専用されない。サブ処理ユニットＳＵ１、ＳＵ２．．．ＳＵｋはｍ個のすべてのセクター搬送波に対するそれぞれの重み付けされたチップに対してそれぞれ設けられ、選択器Ｍ３はサブ処理ユニットのサイクリック読み出しを行う。チップレートに比べてｋ倍遅いレートでチャネルを組み合わせて、この低下したレートですべてのセクター搬送波に対する出力を生じるために各サブ処理ユニットが専用されている、すなわちチップ期間ｔk−ｔk+1、ｔ2k−ｔ2k+1等に対してはＳＵ１が、ｔk+1、ｔ2k+1等で始まるチップ期間に対してはＳＵ２が専用されていると言うことができる。
【００２６】
選択器Ｍ３がそれぞれのチップ期間にそれぞれのサブ処理ユニットＳＵ１、ＳＵ２、．．．ＳＵｋにそれぞれアクセスし、または読み出しできるようにするため、サブ処理ユニットはより早い速度で動作して、最悪の場合に各サブ処理ユニットはｎ個のすべてのチャネルからの重み付けされたチップの加算によって得られるｍ個の加算された重み付けされたチップをｋ／ＣＬＫ期間毎に（すなわち、１／ＣＬＫ期間毎にでなく）生じることができるようにしなければならない。
【００２７】
したがって、ｎがチャネル数を表し、ｋがサブ処理ユニット数を表すとすれば、各サブ処理ユニット内の加算プロセスに対してＯＳ＝ｎ／ｋのオーバサンプリングレートＯＳが使用されなければならない。これは、各サブ処理ユニットの上記のデータセットの長方形のブロックｂ11、ｂ12、ｂ2、ｂ3で示される。すなわち、重み付けされたチップのそれぞれのセットはｋチップ期間の間、保持されなければならない、すなわち、ＣＬＫが入力でのチップレートを表すとすれば、サブ処理ユニットに新しいデータを入力して保持するためのクロックレートはＣＬＫ／ｋである。選択器Ｍ３はｋ個のサブ処理ユニットからデータをサイクリックに読み出すので、サブ処理ユニットはｎ個の入力チップおよびｍ個のセクター搬送波に対するデータ値の組み合わせ（加算）をｋチップ期間内に終了しなければならないことは明らかである。
【００２８】
すなわち、各サブ処理ユニットは（ｍ個の結果を計算するために）ＣＬＫ／ｋのレートで最大ｎ個の重み付けされたチップを加算しなければならないので、その加算器はｎ*ＣＬＫ／ｋで、すなわちＯＳ*ＣＬＫで動作しなければならない。すなわち、結果の数で決まるのではなく、すべての結果に対して一緒に必要とされる加算の総数で決まる。
【００２９】
たとえば、期間ｔ0−ｔk内に、ブロックｂ11内の空白の正方形の箱のすべての重み付けされたチップに対する加算と保持が実行される。サブ処理ユニットＳＵ１でチップの次のセット（垂直にハッチングされたｂ12）を処理しなければならないのは、ｋチップ期間後である。というのは、ｔ1．．．ｔk-1で始まるチップ期間（左・・・右のハッチングされた正方形の箱）ではｋ−１個の他のサブ処理ユニットがチップの加算を行うからである。この処理はチップ期間ｔk-1までサブ処理ユニットＳＵ２等により引き継がれ、チップ期間ｔk-1にデータはサブ処理ユニットＳＵｋにより組み合わされる。したがって、それぞれのブロックｂ11、ｂ12、ｂ2、ｂ3はそれぞれ、入力データがクロックＣＬＫのｋ個のパルスの間保持されるということを示している。ｔ0、ｔ1、ｔ2．．．ｔk-1、ｔkに順次到来するデータセットにより、サブ処理ユニットＳＵiでの処理の開始は前のサブ処理ユニットＳＵi-1に対して正確に１チップ期間だけ遅延されることも明らかである。
【００３０】
ブロックｂｐｉｐｅで示されるように、処理ユニット内で各セクター搬送波に対する結果が順次作成される。すなわち、まず、第一のセクター搬送波１に対する加算された重み付けされたチップが計算され、その中で必要なチャネルに対して順次加算が行われる。第二のセクター搬送波に対する処理を開始できるのは第一のセクター搬送波に対する処理が終了した後だけであるので、ブロックｂｐｉｐｅで示されるようにセクター搬送波ごとの処理が遅延される。しかし、チップの次のセットが到来したときｍ個のすべての結果の用意ができているので、第一のサブ処理ユニットＳＵ１はｔｋで始まる重み付けされたチップに対する処理を再び開始することができる。このように、この解は選択器Ｍ３によるサイクリックな読み出しとともに一種の遅延されたパイプライン処理に基づいている。この手順は処理能力を非常に効率的に使用しているので、ハードウェアコストを低下させる。
【００３１】
注意すべきことは、各サブ処理ユニット内のセクター搬送波に対する処理の順序は完全に柔軟性があるということである。一つの制限だけが存在する。すなわち、重み付けされた各チップは一つのセクター搬送波出力にだけ加算できるということである。
【００３２】
更に、注意すべきことは、サブ処理ユニットの個数ｋは自由に選択できるということである。もちろん、ＯＳ*ＣＬＫの各サイクルで、オーバサンプリングレートＯＳによっては１チャネルを処理することができる。たとえば、オーバサンプリングレートがＯＳ＝８で、チャネル数がｎ＝２４である場合には、ｋ＝ｎ／ＯＳ＝３個のサブ処理ユニットが使用され、ＯＳ*ＣＬＫ＝８*ＣＬＫの処理速度で内部動作する。
【００３３】
したがって、入力手段ＩＭは重み付けされたチップのセットをチップレートですべてのサブ処理ユニットＳＵ１、ＳＵ２、ＳＵｋに入力するということができる。係数ｋによるダウンサンプリングの後、各サブ処理ユニットはＯＳ*ＣＬＫの処理クロックを使用して、ダウンサンプリングされたレートでｍ個の加算された重み付けされたチップのセットを計算する。選択器Ｍ３は共通チップレートＣＬＫでサブ処理ユニットから加算された重み付けされたチップのセットをサイクリックに読み出す。出力手段ＯＭはそれぞれのデータセットを出力する。
【００３４】
本発明による図３の組み合わせ器ＣＭＢの上記の説明から理解することができるように、任意の数のチャネルの、すなわち、そうする必要がある場合にはすべてのチャネルの、入力の重み付けされたチップの任意の組み合わせによって得られる加算された重み付けされたチップを各セクター搬送波に（チップレートで）与えることができるという柔軟性がある。他方では、より高いＯＳ*ＣＬＫの速度で動作するサブ処理ユニットはｋ個しか必要でない。このようにして、必要なハードウェア量は徹底的に少なくなるとともに、任意のセクター搬送波上に任意のチャネルを他の任意のチャネルと組み合わせる柔軟性が充分に与えられる。
【００３５】
更に、本発明による組み合わせ器により以下の利点が達成される。
１．各セクター搬送波に可変数のチャネルを割り当てる柔軟性が達成される。これは、予想されるトラヒック条件に合うように利用可能なチャネル数を形成できるようにするためにネットワーク運用者が強く求めていることである（ハイウェイ⇔山）。
２．セクター搬送波に、より多くのチャネルを一時的に付加する柔軟性が与えるれる。前置きで説明したように、運用者が異なるときに（たとえば、休暇期間、隣接基地局の修理、見本市、．．．）異なるトラヒック負荷を扱うために必要とされるものである。
３．予知される、または予測されるトラヒック勾配により与えられた時点にチャネルをもう一つのセクター搬送波から切り換えることができるように、任意の与えられたセクター搬送波にチャネルの任意のサブセットの任意の組み合わせを与える柔軟性。
４．構成要素の再使用は非常に高度なので、ハードウェアのコストは非常にわずかである。図２−３の解と比較して、ハードウェアの少なくとも８５％を節減することができる。
５．顧客に対して一般的ハードウェアを作成することが可能である。すなわち、顧客はハードウェアを自身の必要性に合わせることを自分でできる。これにより、製造者のコストは低減される。生産で必要とされる変形とカスタマイゼーションが少なくなるからである。
【００３６】
以後、図３に示されている組み合わせ器ＣＭＢの、より特定のブロック図が図４に示されており、図４に示されるサブ処理ユニットＳＵｋの特定の回路構成が図５に示されている。
【００３７】
（本発明の第一の実施例）
図４の組み合わせ器ＣＭＢは所定数ｍの出力、たとえばディジタル無線通信システムのセクター搬送波ｓｃ−１、ｓｃ−２、．．．、ｓｃ−ｍ上に所定数ｎのチャネル、たとえば、ユーザチャネルψ1、ψ2、．．．、ψnからのディジタルデータサンプルを組み合わせる。チャネルが予め加算されたチャネルであることも可能である。たとえば、実際の構成では、組み合わせ器のｎ＝２４個の入力チャネルは各々３２個の予め加算されたチャネルで構成することができる。すなわち、ψ1＝ｃｈ１＋ｃｈ２＋．．．ｃｈ３２、ψ2＝ｃｈ３３＋ｃｈ３４＋．．．ｃｈ６４等であり、ここで“ｃｈ”は特定のユーザチャネルを表す。
【００３８】
ディジタルデータサンプルはインビット（in bit）若しくはビット表示で所定のビット幅をそなえており、所定の共通データサンプルレートＣＬＫで、それぞれｎ個のデータサンプルで構成されるデータセットとして前記組み合わせ器に並列に到来する。すなわち、一定の時点“ｔk”毎に、ｎ個のチャネルに属するｎ個のデータサンプルが到来する。複数ｋ個のサブ処理ユニットが設けられ、その中でサブ処理ユニットＳＵｋが図４に示されている。入力手段ＩＭは前記共通データレートＣＬＫで前記ｋ個のサブ処理ユニットにデータセットを入力する。
【００３９】
図４に示すように、前記サブ処理ユニットＳＵｋは各々、ＣＬＫ／ｋのクロックレートでデータセットを記憶するための入力レジスタＲ２kを含む。マルチプレクサＭ１kは、ＯＳ*ＣＬＫのクロックレートで前記ｍ個のセクター搬送波の各々に対して前記入力レジスタに記憶されるそれぞれのデータセットから所定数のデータサンプルを順次選択するために設けられる。ここでＯＳはオーバサンプリング係数であり、ｋ＝ｎ／ＯＳである。制御ユニットＣＬ（図５に示される）から、マルチプレクサＭ１kは組み合わせるべきチャネルを示す選択信号ｓｌｔｋを受ける。
【００４０】
前記ｍ個のセクター搬送波の各々に対して、前記クロックレートＯＳ*ＣＬＫで前記の選択されたデータサンプルをそれぞれの加算されたデータサンプル（加算された重み付けされたチップ）内に加算するために、加算器ＡＤＤｋが設けられる。前記ｍ個のセクター搬送波に対して、前記ｍ個の加算されたデータサンプルを含む出力データセットを記憶するために、出力レジスタＦ１ｋが設けられる。図４に示されるように、マルチプレクサＭ１ｋ、加算器ＡＤＤｋ、および出力レジスタＦ１ｋはいわゆるマルチプレクス／加算手段ＭＡＭを形成する。このマルチプレクス／加算手段ＭＡＭを以後、データサンプル加算手段とも呼ぶ。
【００４１】
図３を参照して既に全般的に説明した選択器Ｍ３は、前記サブ処理ユニットのそれぞれの出力レジスタからそれぞれの出力データセットを前記共通データレートＣＬＫでサイクリックに選択する。出力手段ＯＭは前記共通データレートＣＬＫで前記セクター搬送波ＳＣ−１、．．．ＳＣ−ｍ上に選択されたデータセットを出力する。
【００４２】
図４には示されていないが、もちろん、サブ処理ユニットＳＵｋはｋ個設けられているのに対して、図５を参照して更に説明するように、入力手段ＩＭ、選択器Ｍ３、および出力手段ＯＭは１個しか設けられない。
【００４３】
図４に示されるように、ｎ個のデータサンプルで構成される各データセットはＣＬＫ／ｋのクロックレートで入力レジスタＲ２ｋに保持される。マルチプレクサＭＵＸと、特に加算器がＯＳ*ＣＬＫ（ここで、ＯＳ＝ｎ／ｋ）のクロックレートで動作するので、ｍ個のセクター搬送波に対してすべての入力の重み付けされたチップを順次加算することが可能である。サブ処理ユニットの中のタイミングは最悪の場合のシナリオに従って調整される。すなわち、一つのセクター搬送波に対して、加算された重み付けされたチップは入力レジスタＲ２ｋに記憶されたｎチャネルからのｎ個のすべての入力の重み付けされたチップの加算で構成される。すなわち、最悪の場合のシナリオは一つのセクター搬送波上にψ１−ψｎのすべてが加算されるということである。したがって、他のすべてのセクター搬送波は値０を与える（このとき、特定の入力チャネルψiは一つの決定されたセクター搬送波ｓｃjにだけ進むことができ、二つ以上のセクター搬送波には進めない。
【００４４】
いくつかの加算された重み付けされたチップがより少数の入力の重み付けされたチップの加算だけで構成される場合には、もちろん結果を前もって中間出力レジスタＦ１kに記憶させることができる。しかし、これは問題とはならない。選択器Ｍ３はＣＬＫ／ｋのレートで出力レジスタＦ１kにだけアクセスするので、出力レジスタへの値の早期記憶は選択器Ｍ３の必要な読み取りタイミングの中にあるからである。
【００４５】
更に図４に示されるように、与えられたセクター搬送波に対するデータサンプルの加算が終了するたびに、加算器ＡＤＤkは（図５に示された）制御ユニットＣＬからリセット信号ｒｓｔkを受けなければならない。すなわち、ｋ個のチップ期間毎に加算器は最大ｍ回リセットされる（たとえば、上記の最悪の場合のシナリオのようにｍ個のすべてのセクター搬送波が使用される場合）。出力レジスタＦｌkは特定のデータセットを記憶または読み出ししたと推定されるとき、制御論理ＣＬから記憶信号ｓｔｒkを受ける。
【００４６】
入力手段ＩＭからのデータ値入力はチップ期間より長い期間、利用可能に保持されなければならないので、入力レジスタＲ２kは必要である。入力レジスタＲ２ｋが無ければ、マルチプレクサＭＵＸは一つのセクター搬送波に加算されるべきｎ個のすべてのチャネルからのすべての重み付けされたチップを柔軟に選択することができない。マルチプレクサＭＵＸがチップデータの選択を行う間に、加算器ＡＤＤkはマルチプレクサＭＵＸにより順次選択されたすべてのチップデータの順次加算を行う。上記のように、ｎ個のすべてのチップが加算されて、一つのセクター搬送波に割り当てられるのではない場合には、結果（加算されたチップ値または加算されたディジタルデータサンプル値）をより早く入手できることがあるので、出力レジスタは必要である。
【００４７】
以下、図４に示された本発明の組み合わせ器ＣＭＢのブロック図の、より特定の回路構成を図５を参照して説明する。
【００４８】
（サブ処理ユニットの例）
図４を参照して説明したように、入力データセット（ＣＤＭＡシステムの重み付けされたチップのセット）がチップレートＣＬＫで組み合わせ器ＣＭＢに到来する。各ディジタルデータサンプル（重み付けされた各チップ）はまず、図５のレジスタＲ１により構成される入力手段ＩＭに記憶される。図５に示されるように、記憶はチップレートＣＬＫで行われる。各ディジタルデータサンプルはインビットの、あるビット幅をそなえており、入力手段Ｒ１は１セットのレジスタを含む。ここで、レジスタ数はｎに対応する。すなわち、ｎ個の入力チャネルの場合、（インビットのチャネル当たり）（per channel in-bit）インビットのビット幅（bit width in-bit）のｎワードを記憶すべきである。ｎ個の入力チャネルが重み付けされたチップまたは一般にディジタルデータサンプルをそれぞれ入力するので、ｎ個のレジスタＲ１がある。
【００４９】
前に説明したように、サブ処理ユニットＳＵ１、ＳＵ２、．．．ＳＵｋでの処理はＣＬＫに対してオーバサンプリング係数ＯＳで行われる（たとえば、ＣＬＫ＝４ＭＨｚ、ＯＳ＝８）。したがって、サブ処理ユニットはｋ＝ｎ／ＯＳ個設けられる。ｎ＝２４でＯＳ＝８の例を考えてみる。ＯＳ*ＣＬＫの各サイクルで、一つのチャネルを処理することができる。一つのサブ処理ユニットの中ですべてのチャネルを処理するために、レートＯＳ*ＣＬＫの２４サイクルが必要とされる。重み付けされたチップの新しいセットがレートＣＬＫで到来するので、これらは他のサブ処理ユニットで記憶されなければならない。ＣＬＫのｎ／ＯＳサイクルで、すべてのセクター搬送波に対する結果がサブ構造の中で計算される。したがって、一つのサブ処理ユニットの中ですべてのチャネルを処理するために、総数ｋ＝２４／８＝３個のサブ処理ユニットが必要とされる。
【００５０】
したがって、レジスタＲ１の内容はチップレートＣＬＫで変わる。前に説明したように、各サブ処理ユニットＳＵ１、ＳＵ２．．．ＳＵｋの中で、それぞれの重み付けされたチップはチップ期間より長く利用できなければならない。したがって、入力レジスタＲ２1、Ｒ２2、Ｒ２kにはレートＣＬＫ／ｋで入力値が与えられる。ここで、入力レジスタＲ２も各々所定のビット幅（インビット）をそなえている。しかし、図５に示されるように、１セットのデータ値が到来する毎に、それらは各サブ処理ユニットＳＵ１、ＳＵ２に並列に印加される。唯一の相違は、次の、より高いインデックスをそなえたサブ処理ユニットがチップ期間１／ＣＬＫの遅延で、その処理を開始するということである。したがって、サブ処理ユニットＳＵiの入力レジスタＲ２iのサンプリング位相はサブ処理ユニットＳＵｉ−１の入力レジスタＲ２i-1のサンプリング位相に対して１／ＣＬＫだけ遅延される。好ましくはフリップフロップとして実現されるレジスタＲ２はＣＬＫ／ｋのレートをそなえている。ここで、図３に示されるように、次のインデックスをそなえたサブ処理ユニットは１クロックサイクルだけ遅延される。たとえば、前に説明したのと同じ値が使用される場合には、ｋ＝３個のサブ処理ユニットがあるので、各レジスタセットＲ２1、Ｒ２2はＣＬＫ／３のレートをそなえなければならない。
【００５１】
第一のサブ処理ユニットのマルチプレクサＭ１1はチャネルを順に切り換えられ、各セクター搬送波に対してチャネル（より詳しくはそれらのそれぞれの重み付けされた単一チップ）を順次加算しなければならない。制御ユニットＣＬからの選択信号ｓｌｔkは、組合わされるべきチャネルのインデックスをそれぞれのマルチプレクサに示す。すなわち、ｓｌｔkは、どれだけ多くのチャネルを加算すべきかを示さず、どのチャネルを切り換えるべきかを示す。
【００５２】
すなわち、マルチプレクサＭ１1は（および他のマルチプレクサも）、入力レジスタＲ２1に記憶されたそれらの値からデータ値を順次選択するために、制御論理ＣＬから選択信号ｓｌｔ1を受ける。もちろん、マルチプレクサはチャネルのビット幅の増大も行う。加算器はその入力で固定ビット幅をそなえなければならず、最悪の場合にはすべてのチャネルが互いに加算され、その結果が一つのセクター搬送波に転送されるので、ビット幅は出力ビット（ｏｕｔ  ｂｉｔ）＝／１ｄ（ｎ（２in bit−１））＼まで増大することがあり得る。ここで／ｘ＼はｘに等しいか、またはｘより大きい最も小さい整数値を選択するシーリング操作を表す。２の補数で表される重み付けされたチップの値が負である場合には、マルチプレクサＭ１１は最上位ビットに論理１を前に付加し（prepend）、そうでない場合には論理０となる。
【００５３】
たとえば、ｉｎ＿ｂｉｔ＝３で、ψ4が値−２を持つとき、３ビットを使用する２の２の補数は０１０である。これを反転すると、１０１となり、１を加算すると、１１０←→−２となる。ｏｕｔ＿ｂｉｔ＝５で、ψ4が値−２をそなえているとき、５ビットを使用する２の２の補数は０００１０である。これを反転すると、１１１０１となり、１を加算すると、１１１１０←→−２となる。すなわち、レジスタＲ２1に記憶された３ビット（１１０）を５ビットに拡張するために、ビット位置４、５に１を入れなければならない。負の値は常に、最上位ビット（ここでは、ビット３）で認識することができる。この値が１（＝負）である場合には、これは先行ビット位置４、５が１にセットされるということを意味する。代わりに最上位ビットが０（＝正）である場合には、先行ビット位置４、５が０にセットされる。
【００５４】
図５に示されるように、マルチプレクサＭ１1はそれぞれのレジスタと接続される。それぞれのレジスタはそれぞれのチャネルψ1、．．．ψnからのそれぞれの入力の重み付けされたチップ値を並列に記憶し、選択信号ｓｌｔ1に応じて単一の選択された重み付けされたチップをそれぞれ出力する。
【００５５】
図４に示されるように加算器ＡＤＤkは、ＯＳ*ＣＬＫの前記クロックレートで前記マルチプレクサにより選択された前記サンプルを取り込む第一の加算器レジスタＲ３１、Ｒ３２と、前記第一の加算器レジスタからの出力および加算器マルチプレクサＭＵＸ、Ｍ２1、Ｍ２2．．．からの出力を入力として受け、前記入力の加算されたサンプルを、ＯＳ*ＣＬＫの前記クロックレートで前記加算されたサンプルを取り入れる第二の加算器レジスタＲ４1、Ｒ４2．．．に出力する加算ユニットＳＵＭ1、ＳＵＭ2．．．と、を具備し、前記加算器マルチプレクサは前記第二の加算器レジスタＲ４1、Ｒ４2．．．からの出力およびディジタル「ゼロ」信号を入力として受ける。また、加算器マルチプレクサＭＵＸは制御論理ＣＬからリセット信号ｒｓｔｋ（ｒｓｔ1、ｒｓｔ2、．．．）を受ける。本質的に、Ｍ１1、Ｒ３1、ＳＵＭ1、Ｒ４1、およびＭ２1の組み合わせは前記ヨーロッパ特許出願ＥＰ  ９８  １２１  ５１８．９に開示された組み合わせ装置によるものである。前記ヨーロッパ特許出願はここに引用することにより本出願の一部として組み入れる。
【００５６】
図５に示されるように、それぞれのマルチプレクサＭ１の後のレジスタＲ３はＯＳ*ＣＬＫのオーバサンプリングレートをそなえる。各ＯＳ*ＣＬＫサイクルに、特定のチャネルの重み付けされたもう一つのチップが記憶され、ここでチャネルインデックスの順序は選択信号ｓｌｔk（ｓｌｔ1，ｓｌｔ2，．．．）で制御論理によって固定される。Ｒ３の後の回路は基本的に、値０を加算器の他の入力線に切り換えることができるアキュムレータ構造である。全部を通して切り換えられた重み付けされたチップを加算することにより、各セクター搬送波の結果が各サブ処理ユニット内で順次計算される。あるセクター搬送波に対して新しい結果が計算されているとき、Ｍ２の助けでゼロ値が加算器の第二の入力線に切り換えられる。これは、このセクター搬送波に対して計算されるべき第一のチャネルに０が加算されるということを意味する。これはＲ４に記憶され、Ｒ４は同じオーバサンプリングレートＯＳ*ＣＬＫにより駆動される。この結果を戻して、これをｎ対１マルチプレクサＭ１により選択された次のチャネル（重み付けされたチップ）と加算することができる。セクター搬送波に対して結果が得られたとき、制御論理は図４に示されたサブ処理出力レジスタＦ１1を構成するフリップフロップＦ１の一つにイネーブル信号を与える。その後、もう一つのセクター搬送波に対する結果をアキュムレータ構造で計算することができる。
【００５７】
一つのサブ処理ユニットの中でセクター搬送波毎にすべての結果が計算され、これらが前記フリップフロップＦ１に記憶されたとき、それらはマルチプレクサＭ３により、チップレートで再び動作するレジスタＲ５のセットに切り換えられる。フリップフロップＦ１は図５に示された加算器出力レジスタＦ１kを構成する。レジスタＲ５は図４に示された出力手段ＯＭに対応する。
【００５８】
並列に、図３に示されるように、重み付けされたチップ（データセット）の次のセットが同様に第二のサブ処理ユニットＳＵ2により処理される（サブ処理ユニットＳＵ２はサブ処理ユニットＳＵ１がその動作と計算を終了するまで待たない）。したがって、このサブ処理ユニットに対する制御信号は基本的に同じである。次のサブ処理ユニットでの処理は１クロックサイクルだけ遅延されるということに注意することが重要である。というのは、重み付けされたチップの第二のセットは第一のセットより１ＣＬＫサイクル後に記憶され、同じ順序で処理されなければならないからである（ここで順序とはマルチプレクサＭ１が重み付けされたチップを切り換える順序を意味するということに注意すべきである）。セクター搬送波に対して、組合わされた出力値の連続ストリームがチップレートで与えられ、各出力値は図３に図式的に示されるように同時に到来する一つ以上の入力サンプルの組み合わせで構成される。
【００５９】
フリップフロップの前記のすべての例で、「フリップフロップ」はあるクロックレートでクロックされる要素を表すことが理解されるはずである。イネーブル信号により、次のアクティブなクロックエッジでフリップフロップの入力が記憶される。
【００６０】
すなわち、図５で、データセットはＣＬＫ／ｋのクロックレートに対応する期間の間、入力レジスタＲ２にそれぞれ記憶される。マルチプレクサＭ１は制御ユニットＣＬの選択信号ｓｌｔkに応じてチップ（ディジタルデータサンプル）の順次選択を行う。レジスタＲ３、加算器ＳＵＭ、レジスタＲ４、およびマルチプレクサＭ２で構成される加算構造は順次選択される重み付けされたチップ値を単一の組み合わされた（加算された）重み付けされたチップ値中に加算するように動作する。この単一の組み合わされた（加算された）重み付けされたチップ値は次にそれぞれのセクター搬送波、すなわち、この特定のセクター搬送波に対して設けられたそれぞれのフリップフロップＦ１1に与えられる。与えられた出力に対して加算プロセスが開始されるたび毎に、リセット信号ｒｓｔ１に応答してマルチプレクサＭ２1は“０”の値に切り換え、これがそれぞれの加算ユニットＳＵＭ1に印加される。
【００６１】
図５の組み合わせ器ＣＭＢの回路により、各サブ処理ユニットでチャネルの柔軟な組み合わせが可能となる。レジスタＲ１はそれぞれの入力レジスタＲ２1、Ｒ２2等にデータセットを並列に印加するからである。レジスタＲ３、ＳＵＭ、Ｒ４、およびマルチプレクサＭ２の加算構造は公知の原理に従って動作する、すなわち、関連のセクター搬送波に対するすべてのチップ値を順次合計する。
【００６２】
本発明による組み合わせ器は複素値入力にも適用できるということを強調すべきである。このような用途では、図３から５による組み合わせ器は二つ設けてもよく（一つは入力の実部、もう一つは入力の虚部である）、制御信号ｓｌｔ、ｒｓｔおよびｓｔｒは二つの組み合わせ器に対して同じである。その代わりに、２倍の入力と２倍の出力とをそなえた組み合わせ器を構成してもよい。このような構成は図６および７を参照して次に説明される。
【００６３】
（本発明の第二の実施例）
図４、５を参照して説明したようなＣＤＭＡ送信器の中の本発明による組み合わせ器を使用することに加えて、組み合わせ器はＣＤＭＡ受信器、特にいわゆるＲＡＫＥ受信器にも適用できる（たとえば、Ｋ．Ｄ．Ｋａｍｍｅｙｅｒ：“Ｎａｃｈｒｉｃｈｔｅｎｕｂｅｒｔｒａｇｕｎｇ”，Ｂ．Ｇ．Ｔｅｕｂｎｅｒ，２ｎｄ  ｅｄｉｔｉｏｎ，１９９６，ｐｐ．６５８−６７２参照）。
【００６４】
図６はＲＡＫＥ受信器の機能ブロック図を示す。基本的には、ＲＡＫＥ受信器はＬ個のいわゆるＲＡＫＥフィンガＲＦ1、ＲＦ2、．．．ＲＦL、組み合わせ器ＲＡＤＤ、および受信ユニットＲＥＣを含む。各ＲＡＫＥフィンガでは、チップレートでサンプリングされた受信された複素ベースバンド信号ＲＣは第一の乗算器ｍ1、ｍ2．．．ｍLで適当に遅延されたチャネル特有の擬似雑音系列ＰＮ（ｄ1）、ＰＮ（ｄ2）、．．．ＰＮ（ｄL）と乗算され、加算器ＳＵＭ1、ＳＵＭ2、ＳＵＭLでＰＮ系列の周期にわたって加算され、第二の乗算器ｍ1’、ｍ2’．．．ｍL’で推定されたチャネル係数
0004291518.tif 000004
と乗算される。ここで、星じるしは複素共役を表す。各ＲＡＫＥフィンガでのＰＮ系列との乗算には異なる遅延ｄ1、ｄ2、．．．ｄLが使用される。組み合わせ器ＲＡＤＤはＲＡＫＥフィンガからのすべての出力ｘ1、ｘ2．．．ｘLを組み合わせて、受信ユニットＲＥＣの入力とする。
【００６５】
図６は単一チャネルの受信に必要な機能ブロックを示すことは理解されるはずである。実際上は、多数のチャネルを受信する必要がある。この場合には、チャネル毎に、ＲＡＫＥフィンガのセットと付加的な組み合わせ器が必要とされる。図７では、ｊ番目のチャネルに対するｉ番目のＲＡＫＥフィンガはＲＦijと表され、ｊ番目の加算ノードはＲＡＤＤjで表される。ここで、ｉ＝１，．．．，Ｌで、ｊ＝１，．．．Ｐである。各組み合わせ器ＲＡＤＤjの仕事はＲＡＫＥフィンガ出力ｘ1j、ｘ2j、．．．、ｘLjの中の所定の出力を組み合わせて（加算して）単一の出力信号ｙjとすることである。したがって、すべての加算器ＲＡＤＤ1、．．．ＲＡＤＤPを一緒に考えると、組み合わせ器ＲＡＤＤ全体の仕事はＬ*Ｐ入力の中の所定の入力を組み合わせて合計Ｐ個の出力とすることである。
【００６６】
この仕事は本発明で提案された組み合わせ器により有利に解決することができる。しかし、使用される変調方式によっては、ＲＡＤＤの入力および出力は複素値となることがあるので、入力ｘijと出力ｙjの実部と虚部は本発明の組み合わせ器の別々の入力と出力に対応する。図７と図３−５とを比較すると、組み合わせ器のそれぞれの入力および出力と入力および出力のそれぞれの数との間には下記の対応関係が存在する。
0004291518.tif 000005
【００６７】
したがって、図３−５を参照して説明した本発明の組み合わせ器は図６、７に示されるＲＡＫＥ受信器の組み合わせ器ＲＡＤＤに有利に使用することができる。
【００６８】
この用途では、本発明による組み合わせ器では必要なハードウェア量を更に減らせるということにも注意すべきである。実際の用途で、組み合わせ器をチャネル毎の別々のハードウェアとして実現した場合には（図２−１、２−２参照）、多数の入力（たとえば、Ｌ＝８）をそなえなければならない。というのは、入力の個数は最悪の場合に必要とされるＲＡＫＥフィンガの数に対応しなければならないからである。Ｐ＝３２チャネルの場合、この例では合計ＬＰ＝２５６個のＲＡＫＥフィンガ処理ユニットＲＦｉｊが必要となる。これと異なり、本発明の組み合わせ器のように、任意のＲＡＫＥフィンガ出力を任意の受信ユニットＲＥＣｊ上に組み合わせることができるときには、ＲＡＫＥフィンガ処理ユニットの総数ＬＰは各チャネルに必要なＲＡＫＥフィンガの平均数Ｌから計算することができる。Ｌ＝３の場合、上記の例では２５６−ＬＰ＝２５６−９６＝１６０個のＲＡＫＥフィンガ処理ユニットを節約することができ、しかもいくつかの受信ユニットには平均数Ｌより多くを割り当てることができる。
【００６９】
（産業上の利用可能性）
本発明はどのディジタル通信システムでも使用することができ、それぞれのユーザチャネルからのデータの組み合わせのために重み付けされたチップを使用するＣＤＭＡ通信システムに限らない。すなわち、本発明は加算された出力を得るために柔軟な仕方で数個の入力を加算する必要があるどんな装置にも適用できる。限定されはしないが、特にディジタル無線通信システムはＣＤＭＡ無線通信システムであり、前記ディジタルデータサンプルは前記ＣＤＭＡシステムのＣＤＭＡトランシーバ基地局ＢＴＳの拡散／電力重み付けユニットにより出力される重み付けされたチップであり、前記出力または搬送波は前記ＣＤＭＡシステムのセクターに対してそれぞれ設けられるセクター搬送波である。
【００７０】
したがって、ある数ｍ個のセクター搬送波の中の所定のセクター搬送波上に複数のユーザチャネルのディジタルデータを組み合わせなければならないすべてのディジタル通信システムで使用することができる。
【００７１】
特定の好適実施例のみを説明した。すなわち、特許請求の範囲で規定された本発明の中で種々の変形および変更を実行することができる。
【００７２】
特許請求の範囲の中の参照番号は明確にする目的のためのものに過ぎず、これら特許請求の範囲の保護の範囲を限定するものではない。
【図面の簡単な説明】
【図１】  ベースバンドＣＤＭＡ送信器の原理ブロック図を示す。
【図２−１】  従来技術によるＣＤＭＡ組み合わせ器の第一の例を示す。
【図２−２】  従来技術によるＣＤＭＡ組み合わせ器の第二の例を示す。
【図２−３】  従来技術によるＣＤＭＡ組み合わせ器の第三の例を示す。
【図３】  本発明の原理を説明するための原理概観図を示す。
【図４】  入力手段ＩＭ、出力手段ＯＭ、および選択器Ｍ３とともに、図３に示されたサブ処理ユニットＳｋの実施例を示す。
【図５】  図３の組み合わせ器で、制御論理ＣＬとともにサブ処理ユニットＳ１、Ｓ２の各々に対する、より具体的な回路構成が示されている。
【図６】  ＲＡＫＥ受信器の機能ブロック図を示す。
【図７】  本発明による組み合わせ手法を使用するＲＡＫＥ受信器の機能ブロック図を示す。
【図１】
0004291518.tif 000006
【図２−１】
0004291518.tif 000007
【図２−２】
0004291518.tif 000008
【図２−３】
0004291518.tif 000009
【図３】
0004291518.tif 000010
【図４】
0004291518.tif 000011
【図５】
0004291518.tif 000012
【図６】
0004291518.tif 000013
【図７】
0004291518.tif 000014