(57)【特許請求の範囲】
【請求項１】
所望のタイミングで変化するタイミング信号を発生するタイミング発生装置であって、
基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第１基本波形を生成する第１波形生成部と、
前記基本周波数を有し、かつ前記基本波形より位相が安定したサンプリングクロックを生成するＰＬＬと、
前記第１基本波形を前記サンプリングクロックでサンプリングした第１サンプリング信号を出力する第１サンプリング部と、
前記第１サンプリング信号に基づいて、前記タイミング信号を出力する出力部と、
前記第１基本波形、又は前記第１サンプリング信号のいずれかを選択し、選択した前記第１基本波形、又は前記第１サンプリング信号を、前記第１サンプリング信号として前記出力部に供給する第１選択部と
を備えることを特徴とするタイミング発生装置。
【請求項２】
所望のタイミングで変化するタイミング信号を発生するタイミング発生装置であって、
基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第１基本波形を生成する第１波形生成部と、
前記基本周波数を有し、かつ前記基本波形より位相が安定したサンプリングクロックを生成するＰＬＬと、
前記第１基本波形を前記サンプリングクロックでサンプリングした第１サンプリング信号を出力する第１サンプリング部と、
前記第１サンプリング信号に基づいて、前記タイミング信号を出力する出力部と、
前記サンプリングクロックを所望の時間遅延させる第１可変遅延回路と
を備え、
前記第１サンプリング部は、前記第１可変遅延回路において遅延された前記サンプリングクロックに基づいて、前記第１基本波形をサンプリングすることを特徴とするタイミング発生装置。
【請求項３】
所望のタイミングで変化するタイミング信号を発生するタイミング発生装置であって、
基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第１基本波形を生成する第１波形生成部と、
前記基本周波数を有し、かつ前記基本波形より位相が安定したサンプリングクロックを生成するＰＬＬと、
前記第１基本波形を前記サンプリングクロックでサンプリングした第１サンプリング信号を出力する第１サンプリング部と、
前記第１サンプリング信号に基づいて、前記タイミング信号を出力する出力部と、
前記第１サンプリング部が出力した前記第１サンプリング信号を、所望の時間遅延させる第１可変遅延回路と、
前記第１基本波形、又は前記第１可変遅延回路が出力した前記第１サンプリング信号のいずれかを選択し、選択した前記第１基本波形又は前記第１サンプリング信号を、前記第１サンプリング信号として前記出力部に供給する第１選択部と
を備えることを特徴とするタイミング発生装置。
【請求項４】
所望のタイミングで変化するタイミング信号を発生するタイミング発生装置であって、
基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第１基本波形を生成する第１波形生成部と、
前記基本周波数を有し、かつ前記基本波形より位相が安定したサンプリングクロックを生成するＰＬＬと、
前記第１基本波形を前記サンプリングクロックでサンプリングした第１サンプリング信号を出力する第１サンプリング部と、
前記第１サンプリング信号に基づいて、前記タイミング信号を出力する出力部と
を備え、
前記第１サンプリング部は、
前記第１基本波形を入力端子に受け取り、
前記サンプリングクロックをクロック端子に受け取り、
出力端子の出力を、リセット端子に供給するＤ−フリップフロップであることを特徴とするタイミング発生装置。
【請求項５】
所望のタイミングで変化するタイミング信号を発生するタイミング発生装置であって、
基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第１基本波形を生成する第１波形生成部と、
前記基本周波数を有し、かつ前記基本波形より位相が安定したサンプリングクロックを生成するＰＬＬと、
前記第１基本波形を前記サンプリングクロックでサンプリングした第１サンプリング信号を出力する第１サンプリング部と、
前記第１サンプリング信号に基づいて、前記タイミング信号を出力する出力部と、
前記基本周波数の整数分の１倍、又は整数倍の周波数を有するＰＬＬ入力信号を生成する周期生成部と
を備え、
前記ＰＬＬは、ＰＬＬ入力信号に基づいて、前記ＰＬＬ入力信号よりジッタが小さく、前記ＰＬＬ入力信号と略同一の周期を有する前記サンプリングクロックを生成する周波数シンセサイザを有することを特徴とするタイミング発生装置。
【請求項６】
前記周期生成部は、基準クロックを受け取り、前記基準クロックの所望のパルスを、前記ＰＬＬ入力信号の生成に用いる遅延量を前記基準クロックの周期で除算した余りを示す値に基づく遅延量だけ遅延させることにより、前記ＰＬＬ入力信号を生成し、
前記周波数シンセサイザは、
所望の周期の発振信号を生成する発振器と、
前記ＰＬＬ入力信号の生成に用いる遅延量を前記基準クロックの周期で除算した余りを示す値の階調数と同一の分周数を有し、前記ＰＬＬ入力信号を分周する第１分周器と、
前記階調数の整数倍の分周数を有し、前記発振信号を分周する第２分周器と、
前記第１分周器において分周された前記ＰＬＬ入力信号と、前記第２分周器において分周された前記発振信号との位相差に基づいて、前記発振器が生成する前記発振信号の周期を制御する位相比較器と
を有することを特徴とする請求項５に記載のタイミング発生装置。
【請求項７】
所望のタイミングで変化するタイミング信号を発生するタイミング発生装置であって、
基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第１基本波形を生成する第１波形生成部と、
前記基本周波数を有し、かつ前記基本波形より位相が安定したサンプリングクロックを生成するＰＬＬと、
前記第１基本波形を前記サンプリングクロックでサンプリングした第１サンプリング信号を出力する第１サンプリング部と、
前記第１サンプリング信号に基づいて、前記タイミング信号を出力する出力部と
を備え、
前記第１波形生成部は、前記基準クロックを受け取り、前記基準クロックに基づいて前記第１基本波形を生成することを特徴とするタイミング発生装置。
【請求項８】
所望のタイミングで変化するタイミング信号を発生するタイミング発生装置であって、
基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第１基本波形を生成する第１波形生成部と、
前記基本周波数を有し、かつ前記基本波形より位相が安定したサンプリングクロックを生成するＰＬＬと、
前記第１基本波形を前記サンプリングクロックでサンプリングした第１サンプリング信号を出力する第１サンプリング部と、
前記基本周波数の変化タイミングのみで値が変化し、前記第１基本波形と所定の位相差を有する第２基本波形を生成する第２波形生成部と、
前記第２基本波形を、前記所定の位相差だけ遅延させた前記サンプリングクロックでサンプリングした第２サンプリング信号を出力する第２サンプリング部と、
前記第１サンプリング信号と、前記第２サンプリング信号とに基づいて、前記タイミング信号を出力する出力部と
を備えることを特徴とするタイミング発生装置。
【請求項９】
前記出力部は、前記第１サンプリング信号のエッジに応じてＨ論理を保持し、前記第２サンプリング信号のエッジに応じてＬ論理を保持することにより、前記タイミング信号を生成するラッチ部を有することを特徴とする請求項８に記載のタイミング発生装置。
【請求項１０】
前記基本周波数の変化タイミングのみで値が変化し、前記第１基本波形より位相の遅れた第３基本波形を生成する第３波形生成部と、
前記基本周波数の変化タイミングのみで値が変化し、前記第２基本波形より位相の遅れた第４基本波形を生成する第４波形生成部と
を更に備え、
前記第１サンプリング部は、前記サンプリングクロックに基づいて、前記第１基本波形及び前記第３基本波形をインターリーブした信号をサンプリングして、前記第１サンプリング信号を生成し、
前記第２サンプリング部は、前記サンプリングクロックに基づいて、前記第２基本波形及び前記第４基本波形をインターリーブした信号をサンプリングして、前記第２サンプリング信号を生成することを特徴とする請求項８又は９に記載のタイミング発生装置。
【請求項１１】
前記第１可変遅延回路は、前記第１基本波形のジッタより大きい時間、前記サンプリングクロックを遅延させ、
前記第１サンプリング部は、前記サンプリングクロックの前縁における前記第１基本波形の値を、予め定められた時間だけ保持し、保持した前記第１基本波形の値を、前記第１サンプリング信号の値として出力し、
前記出力部は、前記第１サンプリング信号に基づいて、前記タイミング信号を出力することを特徴とする請求項２又は３に記載のタイミング発生装置。
【請求項１２】
前記第１基本波形、又は前記第１サンプリング信号のいずれかを選択し、選択した前記第１基本波形、又は前記第１サンプリング信号を、前記第１サンプリング信号として前記出力部に供給する第１選択部を更に備えることを特徴とする請求項２に記載のタイミング発生装置。
【請求項１３】
前記第１サンプリング部は、
前記第１基本波形を入力端子に受け取り、
前記サンプリングクロックをクロック端子に受け取り、
出力端子の出力を、リセット端子に供給するＤ−フリップフロップであることを特徴とする請求項２又は３に記載のタイミング発生装置。
【請求項１４】
前記基本周波数の整数分の１倍、又は整数倍の周波数を有するＰＬＬ入力信号を生成する周期生成部を更に備え、
前記ＰＬＬは、ＰＬＬ入力信号に基づいて、前記ＰＬＬ入力信号よりジッタが小さく、前記ＰＬＬ入力信号と略同一の周期を有する前記サンプリングクロックを生成する周波数シンセサイザを有することを特徴とする請求項２又は３に記載のタイミング発生装置。
【請求項１５】
前記周期生成部は、基準クロックを受け取り、前記基準クロックの所望のパルスを、前記ＰＬＬ入力信号の生成に用いる遅延量を前記基準クロックの周期で除算した余りを示す値に基づく遅延量だけ遅延させることにより、前記ＰＬＬ入力信号を生成し、
前記周波数シンセサイザは、
所望の周期の発振信号を生成する発振器と、
前記ＰＬＬ入力信号の生成に用いる遅延量を前記基準クロックの周期で除算した余りを示す値の階調数と同一の分周数を有し、前記ＰＬＬ入力信号を分周する第１分周器と、
前記階調数の整数倍の分周数を有し、前記発振信号を分周する第２分周器と、
前記第１分周器において分周された前記ＰＬＬ入力信号と、前記第２分周器において分周された前記発振信号との位相差に基づいて、前記発振器が生成する前記発振信号の周期を制御する位相比較器と
を有することを特徴とする請求項１４に記載のタイミング発生装置。
【請求項１６】
前記第１波形生成部は、前記基準クロックを受け取り、前記基準クロックに基づいて前記第１基本波形を生成することを特徴とする請求項１５に記載のタイミング発生装置。
【請求項１７】
前記基本周波数の変化タイミングのみで値が変化し、前記第１基本波形と所定の位相差を有する第２基本波形を生成する第２波形生成部と、
前記第２基本波形を、前記所定の位相差だけ遅延させた前記サンプリングクロックでサンプリングした第２サンプリング信号を出力する第２サンプリング部と
を更に備え、
前記出力部は、前記第１サンプリング信号と、前記第２サンプリング信号とに基づいて、前記タイミング信号を出力することを特徴とする請求項２又は３に記載のタイミング発生装置。
【請求項１８】
前記出力部は、前記第１サンプリング信号のエッジに応じてＨ論理を保持し、前記第２サンプリング信号のエッジに応じてＬ論理を保持することにより、前記タイミング信号を生成するラッチ部を有することを特徴とする請求項１７に記載のタイミング発生装置。
【請求項１９】
前記基本周波数の変化タイミングのみで値が変化し、前記第１基本波形より位相の遅れた第３基本波形を生成する第３波形生成部と、
前記基本周波数の変化タイミングのみで値が変化し、前記第２基本波形より位相の遅れた第４基本波形を生成する第４波形生成部と
を更に備え、
前記第１サンプリング部は、前記サンプリングクロックに基づいて、前記第１基本波形及び前記第３基本波形をインターリーブした信号をサンプリングして、前記第１サンプリング信号を生成し、
前記第２サンプリング部は、前記サンプリングクロックに基づいて、前記第２基本波形及び前記第４基本波形をインターリーブした信号をサンプリングして、前記第２サンプリング信号を生成することを特徴とする請求項１７又は１８に記載のタイミング発生装置。
【請求項２０】
電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験信号を生成するパターン生成部と、
所望のタイミングで変化するタイミング信号を発生する請求項１から１９のいずれかに記載のタイミング発生装置と、
前記試験信号を整形し、前記タイミング信号に基づいて、整形した前記試験信号を前記電子デバイスに供給する波形整形部と、
前記試験信号に基づいて、前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定部と
を備えることを特徴とする試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所望のタイミングで値が変化するタイミング信号を生成するタイミング発生装置、及び電子デバイスを試験する試験装置に関する。特に、本発明は、ジッタの少ないタイミング信号を生成するタイミング発生装置に関する。
【０００２】
【従来の技術】
従来、半導体デバイス等の電子デバイスを試験する試験装置は、所望のタイミングを発生するタイミング発生装置を備えている。例えば、当該タイミング発生器が発生したタイミングで、電子デバイスに試験信号を供給していた。当該タイミング発生装置は、基準クロックを受け取り、当該基準クロックを所望の時間遅延させて、所望のタイミングを生成していた。
【０００３】
例えば、タイミング発生装置は、基準クロックを受け取り、当該基準クロックを所望の時間だけ遅延させる可変遅延回路部と、当該可変遅延回路部における遅延量を制御するためのリニアライズメモリとを有している。一般に、可変遅延回路部は、複数の遅延素子を有する。リニアライズメモリは、当該可変遅延回路部における所望の遅延量の線形化に対応した遅延設定値を格納する。可変遅延回路は、リニアライズメモリに格納されたデータに基づいて、所定の遅延素子の経路に基準クロックを通過させ、基準クロックを遅延させる。リニアライズメモリに格納されるデータは、複数の遅延素子の設計情報によって予め定められるが、複数の遅延素子の製造バラツキや、使用時の周囲温度等によって、可変遅延回路部における遅延量と、所望の遅延量である遅延設定値との間に誤差が生じてしまう。
【０００４】
【発明が解決しようとする課題】
当該誤差は、それぞれの遅延設定値に対して一定とならないため、タイミング発生装置が生成するタイミングにジッタが生じてしまう。このため、当該ジッタを除去したタイミングを生成できるタイミング発生装置が望まれていた。
【０００５】
また、当該ジッタを低減するために、タイミング発生器に周波数シンセサイザを設ける場合がある。この場合、周波数シンセサイザは、一定の周期でジッタの少ないタイミングを生成することができるが、リアルタイムに当該周期を変化させることが困難であるという問題が生じる。これらの問題のため、試験装置においては、電子デバイスを精度よく試験することが困難であった。
【０００６】
そこで本発明は、上記の課題を解決することのできるタイミング発生装置、及び試験装置を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の第一の形態においては、所望のタイミングで変化するタイミング信号を発生するタイミング発生装置であって、基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第１基本波形を生成する第１波形生成部と、基本周波数を有し、かつ基本波形より位相が安定したサンプリングクロックを生成するＰＬＬと、第１基本波形をサンプリングクロックでサンプリングした第１サンプリング信号を出力する第１サンプリング部と、第１サンプリング信号に基づいて、タイミング信号を出力する出力部とを備えることを特徴とするタイミング発生装置を提供する。第１基本波形のジッタより大きい時間、サンプリングクロックを遅延させる第１可変遅延回路を更に備え、第１サンプリング部は、サンプリングクロックの前縁における第１基本波形の値を、予め定められた時間だけ保持し、保持した第１基本波形の値を、第１サンプリング信号の値として出力し、第１サンプリング信号に基づいて、タイミング信号を出力する出力部を更に備えてもよい。
【０００８】
第１基本波形、又は第１サンプリング信号のいずれかを選択し、選択した第１基本波形、又は第１サンプリング信号を、第１サンプリング信号として出力部に供給する第１選択部を更に備えてよい。また、サンプリングクロックを所望の時間遅延させる第１可変遅延回路を更に備え、第１サンプリング部は、第１可変遅延回路において遅延されたサンプリングクロックに基づいて、第１基本波形をサンプリングしてよい。
【０００９】
また、第１サンプリング部が出力した第１サンプリング信号を、所望の時間遅延させる第１の可変遅延回路を更に備え、第１選択部は、第１基本波形、又は第１可変遅延回路が出力した第１サンプリング信号のいずれかを選してよい。
【００１１】
第１サンプリング部は、第１基本波形を入力端子に受け取り、サンプリングクロックをクロック端子に受け取り、出力端子の出力を、リセット端子に供給するＤ−フリップフロップであってよい。
【００１２】
また、基本周波数の整数分の１倍、又は整数倍の周波数を有するＰＬＬ入力信号を生成する周期生成部を更に備え、ＰＬＬは、ＰＬＬ入力信号に基づいて、ＰＬＬ入力信号よりジッタが小さく、ＰＬＬ入力信号と略同一の周期を有するサンプリングクロックを生成する周波数シンセサイザを有してよい。周期生成部は、基準クロックを受け取り、基準クロックの所望のパルスを、ＰＬＬ入力信号の生成に用いる遅延量を基準クロックの周期で除算した余りを示す値に基づく遅延量だけ遅延させることにより、ＰＬＬ入力信号を生成し、周波数シンセサイザは、所望の周期の発振信号を生成する発振器と、ＰＬＬ入力信号の生成に用いる遅延量を基準クロックの周期で除算した余りを示す値の階調数と同一の分周数を有し、ＰＬＬ入力信号を分周する第１分周器と、階調数の整数倍の分周数を有し、発振信号を分周する第２分周器と、第１分周器において分周されたＰＬＬ入力信号と、第２分周器において分周された発振信号との位相差に基づいて、発振器が生成する発振信号の周期を制御する位相比較器とを有してよい。
【００１３】
第１波形生成部は、基準クロックを受け取り、基準クロックに基づいて第１基本波形を生成してよい。また、基本周波数の変化タイミングのみで値が変化し、第１基本波形と所定の位相差を有する第２基本波形を生成する第２波形生成部と、第２基本波形を、所定の位相差だけ遅延させたサンプリングクロックでサンプリングした第２サンプリング信号を出力する第２サンプリング部とを更に備え、出力部は、第１サンプリング信号と、第２サンプリング信号とに基づいて、タイミング信号を出力してよい。
【００１４】
出力部は、第１サンプリング信号のエッジに応じてＨ論理を保持し、第２サンプリング信号のエッジに応じてＬ論理を保持することにより、タイミング信号を生成するラッチ部を有してよい。また、基本周波数の変化タイミングのみで値が変化し、第１基本波形より位相の遅れた第３基本波形を生成する第３波形生成部と、基本周波数の変化タイミングのみで値が変化し、第２基本波形より位相の遅れた第４基本波形を生成する第４波形生成部とを更に備え、第１サンプリング部は、サンプリングクロックに基づいて、第１基本波形及び第３基本波形をインターリーブした信号をサンプリングして、第１サンプリング信号を生成し、第２サンプリング部は、サンプリングクロックに基づいて、第２基本波形及び第４基本波形をインターリーブした信号をサンプリングして、第２サンプリング信号を生成してよい。
【００１５】
本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験信号を生成するパターン生成部と、所望のタイミングで変化するタイミング信号を発生するタイミング発生装置と、試験信号を整形し、タイミング信号に基づいて、整形した試験信号を電子デバイスに供給する波形整形部と、試験信号に基づいて、電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定部とを備え、タイミング発生装置は、基本周波数を有する基準クロックの所望のパルスを取り出し、所望のパターンを有する第１基本波形を生成する第１波形生成部と、基本周波数を有し、かつ基本波形より位相が安定したサンプリングクロックを生成するＰＬＬと、第１基本波形をサンプリングクロックでサンプリングした第１サンプリング信号を出力する第１サンプリング部と、第１サンプリング信号に基づいて、タイミング信号を出力する出力部とを有することを特徴とする試験装置を提供する。
【００１６】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００１７】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１８】
図１は、本発明に係る試験装置１００の構成の一例を示す。試験装置１００は、電子デバイス３０を試験する。試験装置１００は、パターン発生部１０、波形整形部２０、タイミング発生装置５０、及び判定部４０を備える。パターン発生部１０は、電子デバイス３０を試験するための試験信号を生成し、波形整形部２０に供給する。
【００１９】
タイミング発生装置５０は、所望のタイミングで値が変化するタイミング信号を発生する。タイミング発生装置５０は、例えば基準クロックを受け取り、受け取った基準クロックに基づいて当該タイミング信号を生成する。
【００２０】
波形整形部２０は、受け取った試験信号を整形し、整形した試験信号を電子デバイス３０に供給する。波形整形部２０は、例えば試験信号を所望のタイミングで電子デバイス３０に供給してよい。本例において、波形整形部２０は、タイミング発生装置５０から受け取ったタイミング信号の値の変化に応じて、当該試験信号を電子デバイス３０に供給する。
【００２１】
判定部４０は、試験信号に基づいて電子デバイス３０が出力する出力信号に基づいて、電子デバイス３０の良否を判定する。判定部４０は、例えば電子デバイス３０が試験信号に基づいて出力するべき期待値信号と、電子デバイス３０が出力した出力信号とを比較して電子デバイス３０の良否を判定してよい。この場合、パターン発生部１０は、発生した試験信号に基づいて当該期待値信号を生成し、判定部４０に供給してよい。
【００２２】
図２は、タイミング発生装置５０の構成の一例を示す。タイミング発生装置５０は、第１波形生成部６０ａ、第２波形生成部６０ｂ、ＰＬＬ９０、周期生成部９２、第１可変遅延回路１１０ａ、第２可変遅延回路１１０ｂ、第１サンプリング部１１２ａ、第２サンプリング部１１２ｂ、第１選択部１１４ａ、第２選択部１１４ｂ、及び出力部１１６を有する。タイミング発生装置５０は、電子デバイスの試験サイクルにおいて、タイミング信号におけるパルスの位相をリアルタイムに変動させるＲＴＴＣ（Real Time Timing Control）モードと、タイミング信号におけるパルスの位相をリアルタイムに変動させないＮｏｎ ＲＴＴＣモードとを有する。以下、Ｎｏｎ ＲＴＴＣモードにおける、各構成要素の動作について説明する。
【００２３】
第１波形生成部６０ａは、所望の基本周波数の変化タイミングのみで値が変化する第１基本波形を生成する。本例において、第１波形生成部６０ａは、基準クロックに基づいて第１基本波形を生成する。例えば、第１波形生成部６０ａは、基準クロックを遅延させ、基準クロックのパルスのうちの所望のパルスを取り出し、当該基本周波数を有する所望のパターンを、第１基本波形として出力する。
【００２４】
周期生成部９２は、基準クロックに基づいて、基本周波数の整数倍又は整数分の１倍の周波数を有するＰＬＬ入力信号を生成する。周期生成部９２は、生成したＰＬＬ入力信号をＰＬＬ９０に供給する。
【００２５】
ＰＬＬ９０は、基本周波数の整数倍又は整数分の１倍の周波数を有するＰＬＬ入力信号に基づいて、基本周波数の整数倍の周波数を有し、且つ第１基本波形より位相が安定したサンプリングクロックを生成する。つまり、ＰＬＬ９０は、第１基本波形の基本周波数の整数倍又は整数分の１倍の周波数を有するＰＬＬ入力信号を受け取り、第１基本波形よりジッタの小さいサンプリングクロックを生成する。ＰＬＬ９０は、図４において後述するように、電圧制御発振器９６を有し、ジッタの小さいサンプリングクロックを生成することができる。
【００２６】
第１可変遅延回路１１０ａは、当該サンプリングクロックを所望の時間遅延させる。第１可変遅延回路１１０ａは、第１基本波形におけるジッタより大きい時間、当該サンプリングクロックを遅延させる。第１基本波形のジッタは、予め測定してもよく、また第１波形生成部６０ａの設計情報から算出してよい。第１可変遅延回路１１０ａは、第１基本波形のジッタの最大値より大きい時間、当該サンプリングクロックを遅延させることが好ましい。
【００２７】
第１サンプリング部１１２ａは、第１基本波形をサンプリングクロックでサンプリングした第１サンプリング信号を出力する。例えば、第１サンプリング部１１２ａは、第１基本波形をサンプリングクロックで打ち抜いた波形を、第１サンプリング信号として出力する。例えば、第１サンプリング部１１２ａは、サンプリングクロックの前縁における第１基本波形の値を、予め定められた時間だけ保持し、保持した第１基本波形の値を、第１サンプリング信号の値として出力する。所望のパターンを有する第１基本波形を、ジッタの少ないサンプリングクロックでサンプリングすることにより、ジッタが少なく、所望のパターンを有する第１サンプリング信号を生成することができる。
【００２８】
第１選択部１１４ａは、第１基本波形、又は第１サンプリング信号のいずれかを選択し、選択した第１基本波形、又は第１サンプリング信号を、第１サンプリング信号として出力部１１６に供給する。タイミング発生装置５０が、Ｎｏｎ ＲＴＴＣモードの場合、第１選択部１１４ａは、第１サンプリング信号を選択する。
【００２９】
次に、タイミング発生装置５０が、ＲＴＴＣモードの場合について説明する。第１波形生成部６０ａは、所望のパターンを有する第１基本波形を出力する。この場合、第１波形生成部６０ａは、リアルタイムで基準クロックの位相を変化させ、所望のパターンを生成する。つまり、第１基本波形は基本周波数を有さない。第１選択部１１４ａは、第１基本波形を選択し、選択した第１基本波形を出力部１１６に供給する。
【００３０】
本例におけるタイミング発生装置５０によれば、精度のよいサンプリング信号を容易に生成することができ、精度のよいタイミング信号を生成できる。また、ＲＴＴＣモードとＮｏｎ ＲＴＴＣモードを有するタイミング発生装置５０のハード量を低減することができる。また、出力部１１６は、セットリセットラッチを有してよい。この場合、セットリセットラッチは、第１選択部１１４ａが選択した信号と、第２選択部１１４ｂが選択した信号とに基づいて、タイミング信号を生成する。
【００３１】
第２波形生成部６０ｂは、第１波形生成部６０ｂと同様の機能を有する。第２波形生成部６０ｂは、第１波形生成部６０ａにおける基本周波数と同一の基本周波数の変化タイミングのみで値が変化し、第１基本波形と所定の位相差を有する第２基本波形を生成する。
【００３２】
第２可変遅延回路１１０ｂは、第１可変遅延回路１１０ａと同様の機能を有する。第２可変遅延回路１１０ｂは、サンプリングクロックを所望の時間遅延させる。第２可変遅延回路１１０ｂは、第２基本波形におけるジッタより大きい時間、当該サンプリングクロックを遅延させる。例えば、第２可変遅延回路１１０ｂは、第２基本波形におけるジッタの最大値と、第１基本波形と第２基本波形との位相差とを足した時間だけ、第サンプリングクロックを遅延させ、第２サンプリング部１１２ｂに供給する。
【００３３】
第２サンプリング部１１２ｂは、第１サンプリング部１１２ａと同様の機能を有する。第２サンプリング１１２ｂは、第２基本波形を、第２可変遅延回路１１０ｂが出力したサンプリングクロックでサンプリングした第２サンプリング信号を出力する。
【００３４】
第２選択部１１４ｂは、第１選択部１１４ａと同様の機能を有する。第２選択部１１４ｂは、第２基本波形、又は第２サンプリング信号のいずれかを選択し、選択した第２基本波形、又は第２サンプリング信号を、第２サンプリング信号として出力部１１６に供給する。
【００３５】
出力部１１６は、第１サンプリング信号及び第２サンプリング信号に基づいて、タイミング信号を生成し、生成したタイミング信号を出力する。出力部１１６は、前述したようにセットリセットラッチを有してよい。出力部１１６は、第１サンプリング信号のエッジに応じて、タイミング信号の前縁を生成し、第２サンプリング信号のエッジに応じて、タイミング信号の後縁を生成してよい。例えば、出力部１１６は、第１サンプリング信号のエッジに応じてＨ論理を保持し、第２サンプリング信号のエッジに応じてＬ論理を保持することにより、タイミング信号を生成するラッチ部を有してよい。
【００３６】
本例におけるタイミング発生装置５０によれば、位相の精度のよい前縁及び後縁を有するパルスを容易に生成することができる。
【００３７】
図３は、波形生成部６０の構成の一例を示す。図２において説明した第１波形生成部６０ａ及び第２波形生成部６０ｂは、波形生成部６０と同様の構成を有してよい。波形生成部６０は、基準クロックを受け取り、基準クロックの所望のパルスを所望の時間だけ遅延させたパターンを生成する。波形生成部６０は、カウンタ６２、メモリ（６４〜６８）、及び可変遅延回路部８２を有する。
【００３８】
メモリ６４は、基準クロックのパルスのうち、いずれのパルスを可変遅延回路部８２で遅延させて出力するかを格納する。例えば、メモリ６４は、可変遅延回路部８２の供給するべき基準クロックのパルスが、何番目のパルスであるかを示す、２進化された整数を格納する。メモリ６６は、可変遅延回路部８２における遅延量を格納する。メモリ６４及びメモリ６６は、可変遅延回路部８２が出力するべきパルスの、スタート信号に対する遅延量を示すタイミングセット信号を受け取る。メモリ６４は、タイミングセット信号が示す遅延量を、基準クロックの周期で除算した値を格納する。メモリ６６は、タイミングセット信号が示す遅延量を、基準クロックの周期で除算した余りを示す値を格納する。
【００３９】
カウンタ６２は、スタート信号が入力されてからの基準クロックのパルス数を計数する。排他論理和回路７２は、カウンタ６２の値が、メモリ６４が格納した値と同一となった場合に、パルスを論理積回路７４、フリップフロップ７６、及び論理積回路７８を介して可変遅延回路部８２に供給する。以上により、基準クロックの周期の整数倍の遅延を生成することができる。
【００４０】
メモリ６８は、可変遅延回路部８２の遅延制御情報を格納する。メモリ６８は、メモリ６６が格納した値に基づく遅延制御情報を、可変遅延回路部８２に供給する。可変遅延回路部８２は、受け取った遅延制御情報に基づく遅延量だけ、排他論理和回路７２から受け取ったパルスを遅延させて出力する。つまり、可変遅延回路部８２は、基準クロックの周期以下の遅延量を生成する。以上説明したように、波形生成部６０は、所望のタイミングのパルスを有する基本波形を出力することができる。また、タイミング発生装置５０がＲＴＴＣモードの場合、波形生成部６０は、所望のパターンを有する基本波形を生成し、タイミング発生装置５０がＮｏｎ ＲＴＴＣモードの場合、波形生成部６０は、基本周波数を有する基本波形を生成する。
【００４１】
図４は、周期生成部９２及びＰＬＬ９０の構成の一例を示す。本例において、タイミング発生装置５０は、Ｎｏｎ ＲＴＴＣモードにおいて波形生成部６０が生成した基本波形の基本周波数の整数分の１倍、又は整数倍の周波数を有するＰＬＬ入力信号を生成する周期生成部９２を更に備える。
【００４２】
周期生成部９２は、予め定められた階調数で基準クロックを変調し、変調した基準クロックの所望のパルスを取り出すことにより、前述したＰＬＬ入力信号を生成する。周期生成部９２は、第５波形生成部６０ｅ、第６波形生成部６０ｆ、セットリセットラッチ１２０、及びバッファ１２２を有する。第５波形生成部６０ｅ及び第６波形生成部６０ｆは、図３に関連して説明した波形生成部６０と同一又は同様の機能及び構成を有する。
【００４３】
第５波形生成部６０ｅは、基準クロックを受け取り、基準クロックに基づいて所望の周期を有する信号を生成し、第６波形生成部６０ｆは、基準クロックを受け取り、基準クロックに基づいて第５波形生成部６０ｅが生成した信号より位相の遅れた信号を生成する。セットリセットラッチ１２０は、第５波形生成部６０ｅ及び第６波形生成部６０ｆが生成した信号に基づいて、前述したＰＬＬ入力信号を生成する。また、セットリセットラッチ１２０は、生成したＰＬＬ入力信号をバッファ１２２を介してＰＬＬ９０に供給する。
【００４４】
ＰＬＬ９０は、周波数シンセサイザ１０６を有する。周波数シンセサイザ１０６は、ＰＬＬ入力信号に基づいて、ＰＬＬ入力信号よりジッタが小さく、ＰＬＬ入力信号と略同一の周期を有するサンプリングクロックを生成する。周波数シンセサイザ１０６は、発振器９６、第１分周器９８ａ、第２分周器９８ｂ、位相比較器１０２、及びフィルタ１０４を有する。
【００４５】
発振器９６は、所望の周期の発振信号を生成する。また、第１分周器９８ａは、周期生成部９２における階調数と同一の分周数を有し、ＰＬＬ入力信号を分周する。また、第２分周器９８ｂは、当該階調数の整数倍の分周数を有し、当該発振信号を分周する。以下、周期生成部９２が、当該基本周波数と略同一の周波数を有するＰＬＬ入力信号を生成し、第１分周器９８ａ及び第２分周器９８ｂが、当該階調数と同一の分周数を有する場合について説明する。
【００４６】
位相比較器１０２は、第１分周器９８ａにおいて分周されたＰＬＬ入力信号と、第２分周器９８ｂにおいて分周された発振信号との位相差に基づいて、発振器９６が生成する発振信号の周期を制御する。つまり、位相比較器１０２は、当該位相差に基づいて、当該位相差が小さくなるように、発振器９６が生成する発振信号の周期を制御する。発振器９６は、当該位相差を示す位相差信号をフィルタ９６を介して発振器９６に供給する。発振器９６は例えば制御電圧によって発振周期が変化するリングオシレータであってよい。この場合、位相比較器１０２は、当該制御電圧を制御することにより、当該発振周期を制御してよい。フィルタ１０４は、位相差信号を受け取り、位相差信号の所望の周波数成分を発振器９６に供給する。
【００４７】
本例において、第１分周器９８ａと第２分周器９８ｂとが、同一の分周数を有するため、発振器９６はＰＬＬ入力信号と略同一の周波数を有する信号を生成する。ＰＬＬ９０は、発振器９６が生成した信号を前述したサンプリング信号として出力する。発振器９６であるリングオシレータ等は、ジッタの少ない信号を生成することができる。
【００４８】
また、周期生成部９２が、基準クロックの周期Ｔに対し、周期Ｔ＋ｒを有するＰＬＬ入力信号を生成する場合、周期生成部９２は、基準クロックの所望のパルスを、可変遅延回路部８２（図３参照）で順にｒ、２ｒ、３ｒ、・・・と遅延させ、カウンタ６２、メモリ６４、及び排他論理和回路７２（図３参照）で所定パルス数毎にパルスを削除する動作を行う。可変遅延回路部８２における遅延量は、それぞれの遅延設定値に対して誤差を有する。可変遅延回路部８２における遅延量のそれぞれの誤差が一定で無い場合、ＰＬＬ入力信号においてジッタが生じる場合がある。しかし、本例においては、第１分周器９８ａが、周期生成部９２における階調数と同一の分周数を有するため、位相比較器１０２は当該誤差が略一定であるＰＬＬ入力信号のパルスのエッジと、発振信号のエッジとを比較することができる。このため、発振器９６は、当該誤差によるジッタを低減したサンプリングクロックを生成することができる。
【００４９】
また、本例において周波数シンセサイザ９０は、ＰＬＬ入力信号と略同一の周期を有するサンプリングクロックを生成したが、他の例においては、周波数シンセサイザ９０は、ＰＬＬ入力信号の整数倍の周期を有するサンプリングクロックを生成してよい。第１分周器９８ａの分周数と第２分周器９８ｂの分周数との比を制御することにより、ＰＬＬ入力信号の整数倍の周期を有し、ジッタの小さいサンプリングクロックを容易に生成することができる。また、本例において第１分周器９８ａは、当該階調数と同一の分周数を有していたが、他の例においては、第１分周器９８ａは、階調数より低い分周数を有し、フィルタ１０４のカットオフ周波数を、当該階調数及び当該分周数に基づく周波数としてもよい。
【００５０】
図５は、サンプリング部１１２の構成の例を示す。図２に関連して説明した第１サンプリング部１１２ａ及び第２サンプリング部１１２ｂは、サンプリング部１１２と同一又は同様の機能及び構成を有してよい。
【００５１】
図５（ａ）は、サンプリング部１１２及び可変遅延回路１１０の構成の一例を示す。サンプリング部１１２は、基本波形を入力端子に受け取り、サンプリングクロックをクロック端子に受け取り、出力端子の出力を、リセット端子に供給するＤ−フリップフロップである。
【００５２】
可変遅延回路１１０は、サンプリングクロックを受け取り、所望の時間遅延させたサンプリングクロックを、サンプリング部１１２に供給する。また、可変遅延回路１１０は、基本波形のジッタの最大値より大きい時間、サンプリングクロックを遅延させて、サンプリング部１１２に供給する。
【００５３】
サンプリング部１１２は、サンプリングクロックのエッジにおける基本波形の値を保持して出力する。また、サンプリング部１１２は、当該出力をリセット端子にフィードバックし、保持した値をリセットする。つまり、サンプリング部１１２は、サンプリングクロックのエッジにおける基本波形の値を、当該フィードバック経路における遅延時間だけ保持して、前述したサンプリング信号の値として出力する。
【００５４】
サンプリングクロックは、前述したようにジッタの少ないクロックであるため、サンプリング部１１２が、サンプリングクロックのエッジに基づいて基本波形の値を出力することにより、ジッタの少ないサンプリング信号を生成することができる。
【００５５】
図５（ｂ）は、サンプリング部１１２及び可変遅延回路１１０の構成の他の例を示す。本例において、可変遅延回路１１０は、サンプリング部１１２が出力したサンプリング信号を、所望の時間遅延させる。この場合、図２に関連して説明した選択部１１４は、基本波形又は可変遅延回路１１０が出力したサンプリング信号のいずれかを選択する。また、本例において、ＰＬＬ９０（図２参照）における経路遅延量は、基本波形のジッタより大きいことが好ましい。
【００５６】
図６は、サンプリング部１１２における入出力信号を説明する。サンプリング部１１２は、図６に示す基本波形及びサンプリングクロックを受け取る。基本波形は、図６の斜線部で示すようなジッタを有する。また、基本波形は、図６の実線及び点線で示すパルスで示される基本周波数を有する。図６において点線で示したパルスは、第１波形生成部６０ａ、又は第２波形生成部６０ｂにおいて除去されたパルスである。
【００５７】
サンプリングクロックは、可変遅延回路１１０における遅延量及び／又はＰＬＬ９０における経路遅延量によって、基本波形より遅れてサンプリング部１１２に入力される。前述したように、サンプリングクロックは、基本波形のジッタの最大値より大きい時間遅延されて入力されるため、サンプリングクロックの前縁は、基本波形のジッタ成分より遅れている。
【００５８】
本例におけるサンプリング部１１２は、サンプリングクロックの前縁における基本波形の値を、サンプリング信号の値として出力し、前述したフィードバックにより、当該基本波形の値を所望の時間だけ保持する。サンプリングクロックの前縁のタイミングにおいて、基本波形はジッタ成分をほぼ有さないため、サンプリング部１１２は、所望のパターンを有し、ジッタの少ないサンプリング信号を生成することができる。
【００５９】
図７は、タイミング発生装置５０の構成の他の例を示す。タイミング発生装置５０は、図２に関連して説明したタイミング発生装置５０の構成に加え、第３波形生成部６０ｃ、第４波形生成部６０ｄ、論理和回路１１８ａ、及び論理和回路１１８ｂを有する。図７において、図２と同一の符号を附した物は、図２に関連して説明した物と同一又は同様の機能及び構成を有する。
【００６０】
第３波形生成部６０ｃは、図２に関連して説明した第１波形生成部６０ａと同一又は同様の機能及び構成を有する。第３波形生成部６０ｃは、基本周波数の変化タイミングのみで値が変化し、第１基本波形より位相の遅れた第３基本波形を生成する。本例において、第３波形生成部６０ｃは、第１基本波形より、半周期位相のおくれた第３基本波形を生成する。
【００６１】
論理和回路１１８ａは、第１基本波形と第３基本波形とをインターリーブした信号を生成する。本例において、論理和回路１１８ａは、第１基本波形と第３基本波形との論理和を生成する。
【００６２】
第４波形生成部６０ｄは、図２に関連して説明した第２波形生成部６０ｂと同一又は同様の機能及び構成を有する。第４波形生成部６０ｄは、基本周波数の変化タイミングのみで値が変化し、第２基本波形より位相の遅れた第４基本波形を生成する。本例において、第４波形生成部６０ｄは、第２基本波形より、半周期位相のおくれた第４基本波形を生成する。
【００６３】
論理和回路１１８ｂは、第２基本波形と第４基本波形とをインターリーブした信号を生成する。本例において、論理和回路１１８ｂは、第２基本波形と第４基本波形との論理和を生成する。
【００６４】
第１サンプリング部１１２ａは、前述したサンプリングクロックに基づいて、第１基本波形と第３基本波形とをインターリーブした信号をサンプリングして、第１サンプリング信号を生成する。また、第２サンプリング部１１２ｂは、前述したサンプリングクロックに基づいて、第２基本波形と第４基本波形とをインターリーブした信号をサンプリングして、第３サンプリング信号を生成する。
【００６５】
また、ＰＬＬ９０は、基本周波数の２倍の周波数を有するサンプリングクロックを生成する。前述したように、ＰＬＬ９０は、基本周波数の整数倍の周波数を有し、ジッタの少ないサンプリングクロックを容易に生成することができる。出力部１１６ａ及び出力部１１６ｂは、図２に関連して説明した出力部１１６と同様の機能を有する。前述したように、出力部１１６ａ及び出力部１１６ｂは、セットリセットラッチ１２０を有する。セットリセットラッチ１２０は、タイミング信号をバッファ１１２を介して出力する。
【００６６】
本例におけるタイミング発生装置５０によれば、Ｎｏｎ ＲＴＴＣモードにおいて、高周波数で且つジッタの少ないタイミング信号を容易に生成することができる。また、本例におけるタイミング発生装置５０によれば、インターリーブした基本波形をサンプリングすることにより、同一の経路で基本波形をサンプリングすることができるため、複数の経路で基本波形をサンプリングした信号をインターリーブする場合に比べ、経路間のスキューを除去し、精度のよいタイミング信号を生成することができる。
【００６７】
図８は、図７に関連して説明したタイミング発生装置５０の第１サンプリング部１１２ａの動作を説明する。第１波形生成部６０ａは、図８に示すような第１基本波形を生成する。第３波形生成部６０ｃは、図８に示すように、第１基本波形に対して半周期位相の遅れた第３基本波形を生成する。図８において、各基本波形のジッタ成分を斜線部で示す。
【００６８】
論理和回路１１８ａは、第１基本波形と第３基本波形とをインターリーブしたインターリーブ波形を生成する。第１サンプリング部１１２ａは、図８に示すように基本周波数の２倍の周波数を有するサンプリングクロックを受け取り、受け取ったサンプリングクロックに基づいて、インターリーブ波形をサンプリングする。図２に関連して説明した第１サンプリング部１１２ａと同様に、本例における第１サンプリング１１２ａにおいても、インターリーブ波形のジッタ成分を除去したサンプリング信号を生成することができる。また、図７に関連して説明した第２サンプリング部１１２ｂも、図８において説明した第１サンプリング部１１２ａと同様の動作を行う。
【００６９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７０】
【発明の効果】
上記説明から明らかなように、本発明によれば、ＲＴＴＣモードとＮｏｎ ＲＴＴＣモードを有するタイミング発生装置のハード量を低減することができる。また、ジッタを低減したタイミング信号を生成することができる。
【図面の簡単な説明】
【図１】  本発明に係る試験装置１００の構成の一例を示す図である。
【図２】  タイミング発生装置５０の構成の一例を示す図である。
【図３】  波形生成部６０の構成の一例を示す図である。
【図４】  周期生成部９２及びＰＬＬ９０の構成の一例を示す図である。
【図５】  サンプリング部１１２の構成の例を示す図である。（ａ）は、サンプリング部１１２及び可変遅延回路１１０の構成の一例を示す図である。（ｂ）は、サンプリング部１１２及び可変遅延回路１１０の構成の他の例を示す図である。
【図６】  サンプリング部１１２における入出力信号を説明する図である。
【図７】  タイミング発生装置５０の構成の他の例を示す図である。
【図８】  図７に関連して説明したタイミング発生装置５０の第１サンプリング部１１２ａの動作を説明する図である。
【符号の説明】
１０・・・パターン発生部、２０・・・波形整形部、３０・・・電子デバイス、４０・・・判定部、５０・・・タイミング発生装置、６０・・・波形生成部、６２・・・カウンタ、６４〜６８・・・メモリ、７２・・・排他論理和回路、７４、７８・・・論理積回路、７６・・・フリップフロップ、８２・・・可変遅延回路部、９０・・・ＰＬＬ、９２・・・周期生成部、９４・・・発振器、９８・・・分周器、１０２・・・位相比較器、１０４・・・フィルタ、１０６・・・周波数シンセサイザ、１１０・・・可変遅延回路、１１２・・・サンプリング部、１１４・・・選択部、１１６・・・出力部、１１８・・・論理和回路、１２０・・・セットリセットラッチ、１２２・・・バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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