(57)【特許請求の範囲】
【請求項１】
出力ドライバのレベルを制御するための制御信号を発生させるシフトレジスタ手段と、
データの書込み動作が行われるデータマスキングパッドと、
前記データマスキングパッドに接続され、出力ドライバとのローディングのマッチングのためのダミー出力ドライバとして出力ドライバのレベルと比較する基準電圧を発生させるデータマスキングバッファ手段と、
前記シフトレジスタ手段の制御信号に応じて駆動力を異にする出力ドライバと、
前記データマスキングバッファ手段から出力される基準電圧と前記駆動力によって変わる前記出力ドライバの出力レベルを比較して、前記シフトレジスタ手段のシフトするか否かを決定する信号を発生させる比較手段と
を備えてなることを特徴とする適応型出力ドライバを有する半導体記憶装置。
【請求項２】
前記出力ドライバは、
前記シフトレジスタ手段の制御信号とプリドライバの制御信号とに応じて出力端をプルアップ駆動するため、出力線と電源線との間に並列に接続された複数のプルアップトランジスタと、
前記シフトレジスタ手段の制御信号とプリドライバの制御信号とに応じて出力端をプルダウン駆動するため、出力線と接地線との間に並列に接続された複数のプルダウントランジスタと
を含むことを特徴とする請求項１に記載の適応型出力ドライバを有する半導体記憶装置。
【請求項３】
前記複数のプルアップトランジスタは、
前記シフトレジスタ手段の制御信号に応じてオンオフされる４個のＰＭＯＳトランジスタを含むことを特徴とする請求項２に記載の適応型出力ドライバを有する半導体記憶装置。
【請求項４】
前記４個のＰＭＯＳトランジスタは、前記比較部の比較結果に応じてターンオフされるトランジスタの数が増加されることを特徴とする請求項３に記載の適応型出力ドライバを有する半導体記憶装置。
【請求項５】
前記複数のプルダウントランジスタは、
前記シフトレジスタ手段の制御信号に応じてオンオフされる４個のＮＭＯＳトランジスタを含むことを特徴とする請求項２に記載の適応型出力ドライバを有する半導体記憶装置。
【請求項６】
前記４個のＮＭＯＳトランジスタは、
前記比較部の比較結果に応じてターンオフされるトランジスタの数が増加されることを特徴とする請求項５に記載の適応型出力ドライバを有する半導体記憶装置。
【請求項７】
前記シフトレジスタ手段は、
前記出力ドライバ内の複数のプルアップトランジスタを制御する信号を発生させるため、前記比較部のシフトするか否かの決定信号を受けるプルアップ用シフトレジスタと、
前記出力ドライバ内の複数のプルダウントランジスタを制御する信号を発生させるため、前記比較部のシフトするか否かの決定信号を受けるプルダウン用シフトレジスタと
を含むことを特徴とする請求項２に記載の適応型出力ドライバを有する半導体記憶装置。
【請求項８】
前記データマスキングバッファ手段は、
直列連結された複数のＰＭＯＳトランジスタからなるＰＭＯＳトランジスタ群と直列連結された複数のＮＭＯＳトランジスタからなるＮＭＯＳトランジスタ群とを上下対称になるように直列に接続し、前記ＰＭＯＳトランジスタ群と前記ＮＭＯＳトランジスタ群との接続部はターミネーション電圧に接続されたことを特徴とする請求項１に記載の適応型出力ドライバを有する半導体記憶装置。
【請求項９】
前記ＰＭＯＳトランジスタ群と前記ＮＭＯＳトランジスタ群とは、各々ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを３個ずつ備えることを特徴とする請求項８に記載の適応型出力ドライバを有する半導体記憶装置。
【請求項１０】
前記ＰＭＯＳトランジスタ群の内の一部のＰＭＯＳトランジスタのゲートとドレインとの間に抵抗が接続され、前記ＮＭＯＳトランジスタ群の内の一部のＮＭＯＳトランジスタのゲートとドレインとの間に抵抗が接続されることを特徴とする請求項８に記載の適応型出力ドライバを有する半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
この発明は、半導体記憶装置に関し、特に、電圧及び温度に応じて出力ドライバの駆動力(drivability)を変化させることのできる適応型出力ドライバを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置における出力ドライバは、メモリの読出し動作の際にＤＲＡＭと外部素子との間のインタフェースをなす部分であって、製造工程、電圧、温度によるＤＣ特性及びＡＣ特性の変化が少なくなければならない。このことは、特に高速動作をするデバイスにおいて切実に要求される。まず、ＩＢＩＳ(Input/Output Buffer Information Specification)（入／出力バッファ情報仕様）、ＩＯＨ（ハイ出力電流＝Output High Current）、ＩＯＬ（ロー出力電流＝Output Low Current）等で代表されるＤＣ特性は、全ての動作電圧範囲において、出力ドライバのインピーダンスを一定の範囲内に制限している。しかし、製造工程、電圧、温度の変化に対する補償回路がなければ、出力ドライバのインピーダンスを一定範囲内に収めることは困難である。また、スルーレート(Slew rate)やデータ間のスキュー(Skew)は、出力ドライバの主要なＡＣ特性であって、出力ドライバの製造工程、電圧、温度などにより変化する。このパラメータは、信号の保全性(Signal Integrity)だけでなく、所望の仕様に対するマージン（許容誤差）にも大きく影響する。
【０００３】
一般に、出力ドライバには種々の種類があるが、代表的に、トライステートＣＭＯＳ(Tri-state CMOS)出力ドライバとオープンドレイン(Open Drain)出力ドライバとが挙げられ、ここでは前者を例に取って説明する。
【０００４】
図８〜９は、従来の技術に係るトライステートＣＭＯＳ出力ドライバの回路図であり、図１０は、その出力ドライバの内部信号の波形図である。
【０００５】
データピンに連結されたデータ出力ドライバは、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１からなり、入力バッファおよびパッドＰＡＤを共有するように構成される。また、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１のゲートには、それぞれアップ信号UPおよびダウン信号DNが入力される。アップ信号UPおよびダウン信号DNは、図１０にそれぞれ示すように、パッドＰＡＤでハイインピーダンスを保持し得る波形を呈してデータを伝送する。
【０００６】
一方、基準電圧Ｖrefが外部から印加され、その電圧は、Ｖextq／２の値を有し、パッドＰＡＤに連結された直列ターミネーション用抵抗Ｒｓを介して、さらに並列ターミネーション用抵抗Ｒｔを介して、ＤＲＡＭの外部でターミネーション電圧Ｖttに接続されている。ターミネーション電圧Ｖttは、基準電圧Ｖref±０．０４Ｖであって、外部から印加される。
【０００７】
データマスキング（ＤＭ）ピンの場合、書込みの際にのみ用いるため、入力バッファのみ存在するが、データストローブ(Data Strobe)とローディング(Loading)とをマッチングさせるため、ダミー出力ドライバ(Dummy Output Driver)を用いることになる。ダミー出力ドライバは、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２とから構成されており、ＰＭＯＳトランジスタＭＰ２のゲートは、外部印加電源電圧Ｖextqに、ＮＭＯＳトランジスタＭＮ２のゲートは、グラウンド電圧Ｖssqにそれぞれ接続されて、ダイオードによる負荷抵抗の役割をしている。
【０００８】
しかし、このような構造では、出力ドライバの内部インピーダンスに関連しての駆動力が電圧や温度の変化に対して調整可能でないので、その電流及び電圧の変化を制御することができない。
【０００９】
【発明が解決しようとする課題】
そこで、この発明は、上記のような問題点を解決するため、外部から印加される電圧や動作温度などの変化に適応させて出力ドライバの駆動力を最適条件に変化させることのできる適応型出力ドライバを有する半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、この発明の適応型出力ドライバを有する半導体記憶装置は、出力ドライバのレベルを制御するための制御信号を発生させるシフトレジスタ手段と、データの書込み動作が行われるデータマスキングパッドと、前記データマスキングパッドに接続され、出力ドライバとのローディングのマッチングのためのダミー出力ドライバとして出力ドライバのレベルと比較する基準電圧を発生させるデータマスキングバッファ手段と、前記シフトレジスタ手段の制御信号に応じて駆動力を異にする出力ドライバと、前記データマスキングバッファ手段から出力される基準電圧と前記駆動力とによって変わる前記出力ドライバのレベルを比較して、前記シフトレジスタ手段のシフトするか否かを決定する信号を発生させる比較手段とを備えてなることを特徴とする。
【００１１】
また、上記目的を達成するため、この発明の前記出力ドライバは、前記シフトレジスタ手段の制御信号とプリドライバの制御信号とに応じて出力端をプルアップ駆動するため、出力線と電源線との間に並列に接続された複数のプルアップトランジスタと、前記シフトレジスタ手段の制御信号とプリドライバの制御信号とに応じて出力端をプルダウン駆動するため、前記出力線と接地線との間に並列に接続された複数のプルダウントランジスタとを含んでなることを特徴とする。
【００１２】
また、この発明の前記複数のプルアップトランジスタは、前記シフトレジスタ手段の制御信号に応じてオンオフされる４個のＰＭＯＳトランジスタを含むことを特徴とする。
【００１３】
また、この発明の前記４個のＰＭＯＳトランジスタは、前記比較部の比較結果に応じてターンオフされるトランジスタの数が増加されることを特徴とする。
【００１４】
また、この発明の前記複数のプルダウントランジスタは、前記シフトレジスタ手段の制御信号に応じてオンオフされる４個のＮＭＯＳトランジスタを含むことを特徴とする。
【００１５】
また、この発明の前記４個のＮＭＯＳトランジスタは、前記比較部の比較結果に応じてターンオフされるトランジスタの数が増加されることを特徴とする。
【００１６】
また、この発明の前記シフトレジスタ手段は、前記出力ドライバ内の複数のプルアップトランジスタを制御する信号を発生させるため、前記比較部のシフトするか否かの決定信号を受けるプルアップ用シフトレジスタと、前記出力ドライバ内の複数のプルダウントランジスタを制御する信号を発生させるため、前記比較部のシフトするか否かの決定信号を受けるプルダウン用シフトレジスタとを含むことを特徴とする。
【００１７】
また、この発明の前記データマスキングバッファ手段は、直列接続された複数のＰＭＯＳトランジスタからなるＰＭＯＳトランジスタ群と、直列接続された複数のＮＭＯＳトランジスタからなるＮＭＯＳトランジスタ群とを、上下対称になるように直列に接続し、前記ＰＭＯＳトランジスタ群と前記ＮＭＯＳトランジスタ群との接続部はターミネーション電圧に接続されたことを特徴とする。
【００１８】
また、この発明の前記ＰＭＯＳトランジスタ群と前記ＮＭＯＳトランジスタ群とは、各々ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを３個ずつ備えることを特徴とする。
【００１９】
また、この発明の前記ＰＭＯＳトランジスタ群の内の一部のＰＭＯＳトランジスタのゲートとドレインとの間に抵抗が接続され、前記ＮＭＯＳトランジスタ群の内の一部のＮＭＯＳトランジスタのゲートとドレインとの間に抵抗が接続すされていることを特徴とする。
【００２０】
この発明は、出力ドライバにＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ複数個備えて、複数のトランジスタの内のターンオンされるトランジスタの個数を、基準電圧と出力レベルとの差に応じてシフトレジスタにより制御することによって、電圧及び温度に適応させて出力ドライバの駆動力を変化させ、もってデータ出力のレベルを一定の誤差範囲内に抑えようというものである。−１０℃〜９０℃の温度変化に対応するターミネーション電圧Ｖttに対する基準電圧Ｖrefnの変化は、極めて小さいため、温度変化に対する補正は、動作範囲内で正確に制御でき、その結果、温度及び電圧に応じて出力ドライバの駆動力を変化させる。
【００２１】
例えば、外部印加電圧が上がる場合、出力ドライバのサイズを減らして全体的な駆動力が小さくなる方向にシフトレジスタを動かし、外部印加電圧が下がる場合、出力ドライバのサイズを増加させて全体的な駆動力が増大される方向にシフトレジスタを動かす。
【００２２】
【発明の実施の形態】
以下、添付する図面を参照しながらこの発明を説明する。
【００２３】
図１は、この発明による半導体記憶装置における適応型出力ドライバの全体ブロック図である。この発明の適応型出力ドライバは、出力ドライバ内のプルアップトランジスタ群及びプルダウントランジスタ群を制御するための制御信号を発生させるシフトレジスタ部２１０と、出力ドライバのレベルと比較する基準電圧を発生させるデータマスキングバッファ部２２０と、シフトレジスタ部の制御信号に応じてプルアップトランジスタ群及びプルダウントランジスタ群内のターンオンされるプルアップトランジスタ及びプルダウントランジスタの数が変わる第１出力ドライバ２３０と、データマスキングバッファ部２２０から出力される基準電圧と第１出力ドライバ２３０内のターンオンされるプルアップトランジスタ及びプルダウントランジスタの数によって変わる出力ドライバのレベルとを比較して、シフトレジスタ部のシフトをさらにするか否かを決定する信号を発生させる比較部２５０とを備えて構成されている。
【００２４】
この発明において、適応制御をするためのレベル比較用の第１出力ドライバ２３０は、半導体記憶装置内の複数の出力ドライバのいずれか一つのみを用いれば良く、残りの出力ドライバは、レベル比較には利用せず、全て第２出力ドライバ２４０として、シフトレジスタ部から出力されるシフト信号に応じて制御されて、メモリ回路の読出しのためのドライバとして働くだけである。
【００２５】
この発明は、基本的にデータマスキングピン内のダイオード形態のダミー出力ドライバを変形して温度、製造工程、電圧に対する変化幅を減らして比較部２５０で用いられる基準電圧（Ｖrefn、Ｖrefp）を形成し、これを出力端のピンの内のいずれか一つの出力ドライバ（２３０）と比較する。この場合、比較部２５０内の比較用の回路としては、差動増幅器を用い、その各イネーブル信号には、プルアップ用シフトレジスタ２１１及びプルダウン用シフトレジスタ２１３から出力される信号と関連した/mup信号（mup信号の逆極性信号）及びmdn信号を用いる。
【００２６】
比較部２５０から出力されるSHU信号およびSHD信号は、出力ドライバ２３０の出力と基準電圧との比較結果を表す信号であり、プルアップ用シフトレジスタ２１１及びプルダウン用シフトレジスタ２１３にそれぞれ供給され、比較結果が未だ不十分を意味していれば、シフトレジスタのシフトを進め、それに応じて出力ドライバ２３０および２４０内のターンオンされるプルアップトランジスタ及びプルダウントランジスタの数を変更し、その状態で第１出力ドライバ２３０からの出力が比較部２５０に入力されて、再び基準電圧（Ｖrefn、Ｖrefp）と比較される。シフトレジスタ部２１０のプルアップ用シフトレジスタ２１１を初期化させる入力信号M_clkは、モードレジスタセット（ＭＲＳ：Mode Register Set）がパワーシーケンス(power sequence)内に入る時、外部クロックext. clkに同期して作られ、プルダウンシフトレジスタ２１３を初期化させる入力信号EM_clkは、拡張モードレジスタセット（ＥＭＲＳ：Extended Mode Register Set）がパワーシーケンス(power sequence)内に入る時、外部クロックext. clkに同期して作られる。シフトレジスタ２１１、２１３のイネーブルの時期を決定するmup信号とmdn信号とは、各々初期にEM_clkとM_clkとにより各々イネーブルされ、SHU信号、SHD信号が「Ｌ」状態を呈している間のみ、イネーブルが維持され、SHU信号、SHD信号が「Ｈ」状態を呈すれば、ディスエーブルされ、それ以上の比較を行わない。
【００２７】
比較の原理は、以下のとおりである。比較する出力ドライバ２３０の全てのトランジスタが初期状態でターンオンされ、基準電圧ＶrefnおよびＶrefpと出力ドライバのレベルとがそれぞれ比較される。例えば、プルダウン側の場合について比較動作を説明すれば、図２の上側の信号波形図に示すように、出力ドライバの出力信号の下縁レベル（波線で示す）が比較する基準電圧Ｖrefnの下縁レベルより低い場合、比較部２５０の出力のSHD信号は「Ｌ」状態を呈し、プルダウン用シフトレジスタ２１３を右方に１段シフトして、シフトレジスタ２１３からの制御出力ビットの内の１ビットを消し、出力ドライバ内の１個のトランジスタをターンオフさせることにより、ターンオンされたトランジスタの数を低減することによって、出力ドライバを介して流れる電流量が低減することになり、これにより、出力ドライバの駆動力を減らすことになる。以後、その出力をさらに比較して、図２の下側の信号波形図に示すように、出力ドライバのレベルが基準電圧Ｖrefnより高くなれば、比較部２５０の出力のSHD信号は「Ｈ」状態を呈し、プルダウン用シフトレジスタ２１３をそれ以上シフトさせず、その状態をラッチすることになる。逆に、プルアップ側について比較動作を説明すれば、図示しないが、出力ドライバのレベルが比較する基準電圧Ｖrefpより高い場合、比較部２５０の出力のSHU信号は「Ｌ」状態を呈し、プルアップ用シフトレジスタ２１１を右方に１段シフトして、シフトレジスタ２１１からの制御出力ビットの内の１ビットを消し、出力ドライバ内の１個のトランジスタをターンオフさせることにより、ターンオンされたトランジスタの数を低減することによって、比較する出力ドライバを介して流れる電流量が低減することになり、これによって、出力ドライバの駆動力を減らすことになる。以後、その出力をさらに比較して、出力ドライバのレベルが基準電圧Ｖrefpより低くなれば、比較部２５０の出力のSHU信号は「Ｈ」状態を呈し、プルアップ用シフトレジスタ２１１をそれ以上シフトさせず、その状態をラッチすることになる。シフトレジスタに記憶されたシフト段数がメモリ回路の読出しの正規動作の際に、出力ドライバの駆動力を決定する因子となる。
【００２８】
図３は、この発明におけるデータマスキングピン内のダミー出力ドライバの変形回路図である。まず、ｎ+ 型半導体（高不純物濃度ｎ型半導体）抵抗とトランジスタとの組を４組直列に接続し、その中点がデータマスキングパッドＰＡＤを介して抵抗ＲsおよびＲtによりターミネーション電圧Ｖttに連結されることによって、温度に対する出力の変化を減らすことになる。一般に、ｎ+ 型半導体抵抗の温度係数は、２０００ｐｐｍ／℃（ｐｐｍは、parts per million）であり、トランジスタの温度係数は、−３０００ｐｐｍ／℃であるから、ｎ+ 型半導体抵抗をトランジスタのゲートとドレインとの間に連結すれば、温度変化に対して補償することになる。ＮＭＯＳトランジスタＭＮ０と抵抗Ｒ１、ＮＭＯＳトランジスタＭＮ１と抵抗Ｒ２、ＰＭＯＳトランジスタＭＰ０と抵抗Ｒ４、そしてＰＭＯＳトランジスタＭＰ１と抵抗Ｒ５がこのような要求に適合するように組をなしている。グラウンド電圧Ｖssqに接続された抵抗Ｒ０と、外部印加電圧Ｖextqに接続された抵抗Ｒ３は、それぞれＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ２のゲート電圧による変化を減らすため挿入されている。ＮＭＯＳトランジスタＭＮ０のソース側からは基準電圧Ｖrefnが出力され、ＰＭＯＳトランジスタＭＰ０のソースから基準電圧Ｖrefpが出力される。この場合、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ２のゲートに各々接続されて入力されるmdn信号とmup信号は、正規動作の際、それぞれ「Ｌ」状態、「Ｈ」状態を保持することになるので、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ２は、ダイオードと同じ機能を果たすことになる。
【００２９】
図４は、図３における基準電圧Ｖrefnのターミネーション電圧Ｖttに対するずれ量（Ｖtt−Ｖrefn）が温度および電圧の変化に対してどのように変化するかを示すシミュレーション結果の例示図である。シミュレーション結果によれば、−１０℃から９０℃までの温度変化に対して、Ｖtt−Ｖrefnの値は２ｍＶ以下の変化を示し、外部電圧Ｖext が２．３Ｖから２．７Ｖまで変化すると、ターミネーション電圧Ｖttと基準電圧Ｖrefnとの差（Ｖtt−Ｖrefn）は、約１００ｍＶ増加する。
【００３０】
図５は、この発明における第１出力ドライバ２３０の一実施例の回路図であって、ＤＣ比較のため選定された一つのデータピンの出力ドライバを示す。第１出力ドライバ２３０は、データピンに用いられるトライステートの出力ドライバであって、プルダウンシフトレジスタとプルアップシフトレジスタとからそれぞれ出力された４ビットの信号dn<0>〜dn<3>と４ビットの信号up<0>〜up<3>とをそれぞれ入力される。前記４ビット信号dn<0>〜dn<3>の各ビットとプリドライバから出力されるdr信号とは、各ビットごとのＡＮＤゲートＡＮＤ１〜ＡＮＤ４それぞれの入力側を形成し、前記４ビット信号up<0>〜up<3>の各ビットとプリドライバから出力されるur信号とは、各ビットごとのＯＲゲートＯＲ１〜ＯＲ４それぞれの入力側を形成する。４ビット信号dn<0>〜dn<3>の各ビットは、それぞれＡＮＤゲートＡＮＤ１〜ＡＮＤ４を経て遅延されて、遅延４ビット信号dnd<0>〜dnd<3>に転換され、４ビット信号up<0>〜up<3>の各ビットは、それぞれＯＲゲートＯＲ１〜ＯＲ４を経て遅延されて、遅延４ビット信号upd<0>〜upd<3>に転換される。
【００３１】
ここで、ＡＮＤゲートＡＮＤ１〜ＡＮＤ４およびＯＲゲートＯＲ１〜ＯＲ４のそれぞれの入力側にそれぞれｄｒ信号およびｕｒ信号が入力されるのは、正規動作の際にＮＭＯＳトランジスタＭＮ１０およびＰＭＯＳトランジスタＭＰ１０以外の８個のトランジスタに対する制御のためである。また、ＮＭＯＳトランジスタＭＮ１０とＰＭＯＳトランジスタＭＰ１０とは、デフォルトサイズである。遅延４ビット信号dnd<0>〜dnd<3>およびupd<0>信号〜upd<3>信号は、図示のように順次１ビットずつ別れて、それぞれＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４およびＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４の各ゲートにそれぞれ入力され、各トランジスタのターンオン／ターンオフの制御を行う。
【００３２】
プリドライバには、データ信号DATAおよびリ―ドコマンドによるイネーブル信号ENABLEが入力される。この第１出力ドライバ２３０のプリドライバは、mdn信号およびmup信号により制御され、これはパワーアップシーケンスの中で、プリドライバを所望のタイミングでプルダウンまたはプルアップのためにターンオンさせるようにセットするために必要である。
【００３３】
図６は、この発明における第２出力ドライバ２４０の一実施例の回路図である。第２出力ドライバ２４０の構成の大部分は、図５の第１出力ドライバ２３０の構成と同一であるが、プリドライバがmdn信号およびmup信号によって制御されない点で異なる。。それは、第１出力ドライバ２３０を除く残りの出力ドライバ２４０の全ては、第１出力ドライバ２３０と一緒に同じ制御をされるため、不要であるからである。
【００３４】
図７は、以上に説明したこの発明における内部信号の動作タイミング波形図である。シフトレジスタ部２１０のプルアップ用シフトレジスタ２１１とプルダウン用シフトレジスタ２１３の動作は、それぞれM_clk信号とEM_clk信号により開始される。プルダウン側制御のための４ビット信号dn<0>〜dn<3>の各ビットは、初期に「Ｌ」状態に設定されているが、EM_clk信号が入力されると同時に、全ビットが「Ｈ」状態にイネーブルされる。その後、比較部２５０からの比較結果出力SHD信号がシフトレジスタ部２１０のプルダウン用シフトレジスタ２１３にフィードバックされて、SHD信号が「Ｌ」状態である場合、シフトレジスタ２１３のdn<3>のビットから順に反転され、以降、反転されるビットが順次シフトされる。
【００３５】
シフトレジスタ部２１０のプルダウン用シフトレジスタ２１３は、比較部２５０より出力されたSHD信号によりシフトするか否かが決定され、SHD信号が「Ｌ」状態である限り、シフトが行われ、SHD信号が「Ｈ」状態に変わると、それ以上のシフトは行われず、レジスタの現状態をラッチし、mdn信号が「Ｌ」に反転して比較部２５０をディスエーブルさせる。すなわち、基準電圧Ｖrefnより出力ドライバの出力信号レベルが低ければシフトが行われ、基準電圧Ｖrefnより出力ドライバの出力信号レベルが高くなれば、それ以上のシフトは行われずにレジスタの現状態をラッチする。
【００３６】
また、シフトレジスタ部２１０のプルアップ用シフトレジスタ２１１は、比較部２５０から出力されたSHU信号によりシフトするか否かが決定され、４ビット信号up<0>〜up<3>の各ビットは、初期に「Ｈ」状態に設定されているが、M_clk信号が入力されると、mup信号が「Ｌ」状態に転換（したがって、/mup信号が「Ｈ」状態に転換）されると同時に、「Ｌ」状態になって、ＮＭＯＳトランジスタ（ＭＮ１０、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ２０など）がイネーブルされる。その後、比較部２５０からの比較結果出力SHU信号がシフトレジスタ部２１０のプルアップ用シフトレジスタ２１１にフィードバックされて、SHU信号が「Ｌ」状態である場合、シフトレジスタ２１１のup<3>のビットから順に反転され、以降、反転されるビットが順次シフトされる。SHU信号が「Ｈ」状態である限り、シフトが行われ、SHU信号が「Ｌ」状態に変わると、それ以上のシフトは行われず、レジスタの現状態をラッチし、mup信号が「Ｈ」に反転して比較部２５０をディスエーブルさせる。すなわち、基準電圧Ｖrefpより出力ドライバの出力信号レベルが高ければシフトが行われ、基準電圧Ｖrefpより出力ドライバの出力信号レベルが低くなれば、それ以上のシフトは行われず、レジスタの現状態をラッチしたまま、/mup信号により比較部２５０をディスエーブルさせる。
【００３７】
図５および図６のupd<0>信号〜upd<3>信号およびdnd<0>信号〜dnd<3>信号によるトランジスタの分割動作は、上述の実施例で示した４個以外のＮ個に分割することができる。この場合、電圧によるデータマスキングバッファ部２２０におけるＶrefnおよびＶrefpの変化幅（resolution）が分割の個数を決定することになる。
【００３８】
製造工程が変わる場合に備えて、図３に示すデータマスキングピン内の変形されたダミー出力ドライバ内のトランジスタであるＮＭＯＳトランジスタ（ＭＮ０、ＭＮ１）およびＰＭＯＳトランジスタ（ＭＰ０、ＭＰ１）がメタルによりトリミングされるように作ることができる。
【００３９】
なお、この発明は、上記実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００４０】
【発明の効果】
上述したようになされるこの発明によると、この発明の構成によって、温度及び電圧に応じて出力ドライバの駆動力が調節されることによって、電圧による電流変化幅が調節可能であるので、ＩＢＩＳ特性及びＩＯＨ／ＩＯＬ特性が改善されることによって、出力ドライバのＤＣ特性が改善される。また、出力ドライバのＡＣ特性が改善され、スルーレートの制御が可能になって仕様に対するマージンの確保が容易であり、出力ドライバを介して流れる電流を制御することができるため、ＳＳＯ（Simultaneous Switching Output）ノイズが減少される効果がある。
【図面の簡単な説明】
【図１】  この発明に係る適応型出力ドライバの全体ブロック図である。
【図２】  図１における比較部の比較結果を示す信号波形図である。
【図３】  この発明に係るデータマスキングピン内のダミー出力ドライバの変形回路図である。
【図４】  図３において異なるＶttについてのＶrefnの温度変化に対するシミュレーション結果のグラフである。
【図５】  この発明に係る第１出力ドライバの一実施例の回路図である。
【図６】  この発明に係る第２出力ドライバの一実施例の回路図である。
【図７】  この発明における内部信号の動作タイミング波形図である。
【図８】  従来技術に係るトライステートＣＭＯＳ出力ドライバの回路図である。
【図９】  従来技術に係るトライステートＣＭＯＳ出力ドライバの回路図である。
【図１０】  従来技術における内部信号の動作波形図である。
【符号の説明】
２１０      シフトレジスタ部
２２０      ＤＭバッファ部
２３０      第１出力ドライバ部
２４０      第２出力ドライバ部
２５０      比較部
【図１】
0004366064.tif 000002
【図２】
0004366064.tif 000003
【図３】
0004366064.tif 000004
【図４】
0004366064.tif 000005
【図５】
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【図６】
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【図７】
0004366064.tif 000008
【図８】
0004366064.tif 000009
【図９】
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【図１０】
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