(57)【特許請求の範囲】
【請求項１】
（ａ）ＳＯＩ基板上に、エミッタ領域、ベース領域及びコレクタ領域が形成される単結晶シリコンの島状領域を含む第１層を積層し、
（ｂ）前記第１層上に、前記エミッタ領域に接触して電極として機能する多結晶シリコンの第１の島状領域、及び、前記コレクタ領域に接触して電極として機能する多結晶シリコンの第２の島状領域を含む第２層を、前記第１の島状領域と第１層の島状領域との間に絶縁薄層を介在させて、積層し、
（ｃ）前記第２層上に第１の絶縁層を積層し、
（ｄ）前記第１の絶縁層と前記第２層の第１の島状領域とを貫通して前記第１層の島状領域上の絶縁薄層に到達する溝を形成し、
（ｅ）前記溝の内壁に絶縁膜を形成し、
（ｆ）前記第２層の第１の島状領域の少なくとも一部の下及び前記溝の下の前記絶縁薄層を除去し、
（ｇ）前記絶縁薄層を除去した部分を多結晶シリコン又は単結晶シリコンで充填し、
（ｈ）前記第１の島状領域から不純物を拡散させて、隣接する前記第１層の島状領域中にエミッタ領域を形成し、
（ｉ）前記第１の絶縁層及び前記溝の内壁に絶縁膜をマスクとして不純物を注入して、前記第１層の島状領域中に前記エミッタ領域に隣接するベース領域を形成し、
（ｊ）前記内壁を有する溝内にベース電極を充填し、該ベース電極を前記溝の内壁の絶縁膜のみを挟んで前記第１の島状領域と隣接させ、
（ｋ）前記第１の絶縁層上に第２の絶縁層を積層し、
（ｌ）前記第１及び第２の絶縁層を貫通して前記第１及び第２の島状領域に到達する第１及び第２の孔、並びに、前記第２の絶縁層を貫通して前記ベース電極に到達する第３の孔を形成し、
（ｍ）前記第１、第２及び第３の孔に配線材料を充填することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁薄層を除去した部分を多結晶シリコンで充填した後、該多結晶シリコンを選択的にエッチングする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁薄層は三層の積層構造を有する請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、バイポーラ型ＬＳＩは、高速性能において、ＭＯＳ型ＬＳＩよりも有利であったが、近年、ＭＯＳ型ＬＳＩも、デザインルールが微細化するに伴い、高速性能が大幅に向上してきており、５０ＧＨｚ以上の遮断周波数を有するＭＯＳ型ＬＳＩも出現している。例えばゲート長が０．２μｍ以下のＣＭＯＳ−ＬＳＩは、高速性能において、バイポーラ型ＬＳＩ以上であるとも言われている。
【０００３】
しかしながら、負荷に対する駆動能力、すなわち相互コンダクタンス（ｇｍ）に関してはバイポーラ型ＬＳＩのほうが原理的に優れているので、抵抗及び容量負荷が極めて少ない理想的なリングオシレータのような場合は別にして、内部的及び外部的要因も含めてかなりの負荷がかかる一般のシステムＬＳＩのような場合には、依然として、バイポーラ型ＬＳＩのほうが、高速性能において、ＭＯＳ型ＬＳＩよりも有利である。したがって、今後も高速デバイスとして有用なバイポーラ型ＬＳＩの高速性能をさらに向上させる必要がある。
【０００４】
ところで、従来、バイポーラ型ＬＳＩの高速化は、主に２つのアプローチにより進められてきた。第１のアプローチは、トランジスタの基本性能である電流増幅機能（バイポーラアクション）の高速化又はその活性領域での信号遅延の短縮化である。前記第１のアプローチは、主として、ベース幅を短縮して高遮断周波数化すること、すなわち性能指数（ｆＴ）を向上させることにより、推進されており、例えば現在主流の縦型トランジスタにおいて縦方向構造のシュリンク（短縮）である。
【０００５】
第２のアプローチは、トランジスタ内部の不活性部分の徹底的な削除であって、デザインルールの微細化及びセルフアライメント技術の適用により推進されているが、現在主流の縦型トランジスタに関しては十分でない。ここで、前記縦型トランジスタ内部の単結晶領域に着目すると、トランジスタ動作に直接関与する活性領域が１０％に満たないこと、すなわち不必要な領域が大部分を占めることがわかる。これは、トランジスタの速度を低下させる要因である。
【０００６】
このことから、現在最先端の縦型トランジスタであっても、大部分が活性領域から成り、寄生的で速度低下要因となる不活性な領域を徹底的に削減したトランジスタの理想的な構造には、ほど遠いといえる。
【０００７】
しかし、近年、前記理想的な構造に近づくためのブレークスルー的な技術である、ＳＯＩ基板上に形成された横型のバイポーラトランジスタとその製造方法の技術に関する研究開発結果が報告されている。
【０００８】
以下に、前記研究開発結果の例を３例示す。
【０００９】
第１の例は、特開平９−１３４９７１号公報に記載されている、ＣＭＯＳ構造も兼ねたＳＯＩ基板上の横型のバイポーラトランジスタであって、図１５に示すように埋め込み酸化膜上の単結晶領域１００が端から、Ｎ+ 、Ｎ、Ｐ、Ｎ、Ｎ+ 、という対照的な伝導型構造を有し、全てのＰＮ接合領域に不活性な部分がない理想的な構造となっている。
【００１０】
第２の例は、特開平６−２４４３６５号公報に記載されている、ＳＯＩ基板１０１上に横型のバイポーラトランジスタ１０２を形成したＢｉ−ＣＭＯＳであって、図１６に示すように、前記第１の例と同様、ＰＮ接合領域に不活性な部分がない構造となっている。また、前記第１の例では、ベース幅をゲートエッチングを兼ねたレジストパターンをマスクとして形成しているので、ベース幅の短縮がデザインルールに強く依存する前記第１の例に対して、第２の例では、ベース幅を絶縁膜のサイドウオール形成に基づくセルフアライメント技術により決定しているので、ベース幅を、サイドウオールの膜厚によって制御することができ、現在の露光技術で達成が困難な０．１μｍ以下にすることもできる。さらに、ベースを中心としたエミッタ側とコレクタ側の不純物プロファイルを独立に制御することもできるので、十分な電流増幅率を有しながら、速度性能を低下させるベース・コレクタ接合容量を削減することができ、かつ、大きなＣＥ耐圧特性を得ることができる。
【００１１】
第３の例は、特開平５−２１４４６号公報に記載されている、ＳＯＩ基板２０３上の横型のバイポーラトランジスタであって、図１７に示すように、ＣＭＯＳ構造は有しないが、前記第２の例の有するメッリットを有している。さらに、さらに真性ベース２０４と外部ベース２０５とからなるポリシリコンとの接続を真性ベース２０４の直上で行っているので、ベース抵抗を前記第２の例と比較して、極めて低くすることができ、また、エミッタ長を延ばしてもベース抵抗が上がらない。
【００１２】
このように、ＳＯＩ基板上に横型のバイポーラトランジスタを形成することにより、接合容量を削減して、大部分が活性領域から成るトランジスタを得ることができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記した従来の半導体装置及びその製造方法においては、「大部分が活性領域から成るトランジスタ」としてのメリットが、十分に引き出されていない。
【００１４】
トランジスタの高速性能を示す総合的指標として、トランジスタの電力利得が１となる周波数であるｆｍａｘが一般に使用されている。前記ｆｍａｘはトランジスタのサブパラメータによって、次のように表される。
【００１５】
ｆｍａｘ  ∝  √｛ｆＴｍａｘ／（８π×Ｒｂ×Ｃｂｃ）｝      …（１）
ここで、ｆＴｍａｘは最大遮断周波数、Ｒｂはベース抵抗、Ｃｂｃはベース・コレクタ容量である。
【００１６】
上記式（１）から、トランジスタの高速性能を向上させるには、ｆＴｍａｘを増加させ、Ｒｂ及びＣｂｃを低減させる必要があることが明らかであるが、上記式（１）中の一部のパラメータが改善されても、他のパラメータがそれ以上に悪化すると、トランジスタの高速性能は向上しないことに留意すべきである。
【００１７】
この観点からみると、前記第１の例は、ベース幅が広いのでｆＴｍａｘが低く、また、ベース電極の取り出し方法に起因した構造的特徴によりＲｂが高く、かつ、エミッタ長に依存しているという問題を有している。次に、前記第２の例は、ベース幅は狭いが、ベース電極の取り出し方法が第１の例と同様なため、Ｒｂが高く、総合的には高速性能が向上していない。最後に、前記第３の例は、第１及び第２の例のような問題点はないものの、真性ベースを外部に引き出すために経路が長く大面積のポリシリコン配線を使用しており、該ポリシリコン配線がコレクタ部分と、絶縁膜を介して、寄生容量を形成する。そして、該寄生容量の面積は、トランジスタの面積の大部分を占めているが、露光工程における位置合わせの余裕、デザインルール等に関係し、小さくすることが不可能なので、接合容量自体を削減しているにもかかわらず、ベース・コレクタ間の総容量を小さくすることができない。
【００１８】
本発明は、上記問題点を除去し、単に活性な単結晶領域の最適化を行うだけでなく、各種電極を引き出す領域の単結晶領域との相互作用をも含めた３次元的な幾何学構造体としての最適化を行うことにより、高速性能の優れた半導体装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕半導体装置の製造方法において、ＳＯＩ基板上に、エミッタ領域、ベース領域及びコレクタ領域が形成される単結晶シリコンの島状領域を含む第１層を積層し、前記第１層上に、前記エミッタ領域に接触して電極として機能する多結晶シリコンの第１の島状領域、及び、前記コレクタ領域に接触して電極として機能する多結晶シリコンの第２の島状領域を含む第２層を、前記第１の島状領域と第１層の島状領域との間に絶縁薄層を介在させて、積層し、前記第２層上に第１の絶縁層を積層し、前記第１の絶縁層と前記第２層の第１の島状領域とを貫通して前記第１層の島状領域上の絶縁薄層に到達する溝を形成し、前記溝の内壁に絶縁膜を形成し、前記第２層の第１の島状領域の少なくとも一部の下及び前記溝の下の前記絶縁薄層を除去し、前記絶縁薄層を除去した部分を多結晶シリコン又は単結晶シリコンで充填し、前記第１の島状領域から不純物を拡散させて、隣接する前記第１層の島状領域中にエミッタ領域を形成し、前記第１の絶縁層及び前記溝の内壁に絶縁膜をマスクとして不純物を注入して、前記第１層の島状領域中に前記エミッタ領域に隣接するベース領域を形成し、前記内壁を有する溝内にベース電極を充填し、該ベース電極を前記溝の内壁の絶縁膜のみを挟んで前記第１の島状領域と隣接させ、前記第１の絶縁層上に第２の絶縁層を積層し、前記第１及び第２の絶縁層を貫通して前記第１及び第２の島状領域に到達する第１及び第２の孔、並びに、前記第２の絶縁層を貫通して前記ベース電極に到達する第３の孔を形成し、前記第１、第２及び第３の孔に配線材料を充填することを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図を参照しながら詳細に説明する。
【００２２】
図１は本発明の第１の実施の形態を示す半導体装置の製造工程断面図（その１）、図２は本発明の第１の実施の形態を示す半導体装置の製造工程断面図（その２）である。
【００２３】
本実施の形態においては、横型のバイポーラトランジスタを製造する。
【００２４】
先ず、図１（ａ）に示すように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  ｏｘｙｇｅｎ）により形成されたＳＯＩ（Ｓｉｌｉｃｏｎｏｎ  Ｉｎｓｕｒａｔｏｒ）基板を用意する。ここで、シリコン基板１１上のシリコン酸化膜１２は厚さ約１０００Å、この酸化膜１２上の単結晶シリコン層１３は、リン濃度が１×１０15／ｃｍ3 程度で、厚さ約１０００Åである。
【００２５】
次に、図１（ｂ）に示すように、前記単結晶シリコン層１３を選択的に酸化し、素子分離して、島状領域１３ａ及びその周囲の酸化膜１３ｂを形成した後、前記単結晶シリコンの島状領域１３ａの上に厚さ１００Å程度の、シリコン熱酸化膜からなる絶縁膜１４を形成し、さらに、ドーピングされていない多結晶シリコン層１５を厚さ１０００Å程度形成した後、シリコン窒化膜１６を厚さ１０００Å程度形成する。
【００２６】
次に、前記シリコン窒化膜１６をフォトリソグラフィ技術によるエッチングにて部分的に除去し、さらに露出した多結晶シリコン層１５を５００Å程度エッチングした後、選択的に酸化して熱酸化膜１７ａ及び１７ｂを形成して、島状の多結晶シリコン領域１５ａを形成する。この後、残存するシリコン窒化膜１６をリン酸により全て除去した後、図１（ｃ）に示すように、新たにシリコン窒化膜１８を全面に厚さ１０００Å程度形成する。
【００２７】
次に、図１（ｄ）に示すように、前記シリコン窒化膜１８及び熱酸化膜１７ｂをフォトリソグラフィ技術による異方性エッチングにて部分的に除去して開口部を形成し、島状領域１３ａの一部を幅０．４μｍ程度露出させる。
【００２８】
次に、全面に多結晶シリコン層を厚さ５０００Å程度形成した後、エッチングバックして、図１（ｅ）に示すように、前記開口部にのみ多結晶シリコン層１９を残存させ、その他の部分にはシリコン窒化膜１８を露出させる。さらに、前記多結晶シリコン層１９にリンを２×１０16ｉｏｎｓ／ｃｍ2 程度のドーズ条件でイオン注入した後、窒素雰囲気にて８５０℃で３０分程度アニールし、リンを単結晶シリコンからなる前記島状領域１３ａの一部に拡散させ、Ｎ型領域であるコレクタ２９を形成する。
【００２９】
次に、５％のＨＦ（フッ化水素）溶液に１分間程度ディップして、表面の酸化膜層を除去した後、熱リン酸により表面の全ての窒化膜を除去し、新たにシリコン窒化膜２０を全面に厚さ１０００Å程度形成する。そして、前記島状領域１３ａと島状の多結晶シリコン領域１５ａとがオーバーラップしている範囲において、前記シリコン窒化膜２０及び多結晶シリコン領域１５ａをフォトリソグラフィ技術による異方性エッチングにて部分的に除去して、図１（ｆ）に示すように、幅０．３μｍ程度の溝を形成し、前記多結晶シリコン領域１５ａを２つの領域１５ｂ，１５ｃに分割する。ここで、前記絶縁膜１４は、エッチングの選択比を調整することにより残存させる。
【００３０】
次に、さらに新しいシリコン窒化膜を、前記シリコン窒化膜２０を含む全面に形成した後、その新しいシリコン窒化膜を、異方性エッチングによりエッチバックして、図２（ａ）に示すように、前記シリコン窒化膜２０及び多結晶シリコン領域１５ａに形成された溝の側面を覆うサイドウオール２１ａ，２１ｂとしてのみ残存させる。その後、フォトリソグラフィ技術により、前記多結晶シリコン領域１５ｂ以外の部分を、レジストでマスクする。そして、１５０ｋｅＶ、３×１０16ｉｏｎｓ／ｃｍ2 程度のドーズ条件でリンを、前記シリコン窒化膜２０を通して、前記多結晶シリコン領域１５ｂにイオン注入した後、８００℃で３０分程度アニールする。
【００３１】
次に、ＨＦ溶液にディップして、前記溝の底面において露出している絶縁膜１４をサイドエッチして除去すると、図２（ｂ）に示すように、横方向に２０００Å程度にわたり、空隙２２が生じる。そして、高純度の水素ガス雰囲気中で、ＳｉＨ2 Ｃｌ2 をソースガスとし、ＨＣｌを添加した状態で、前記空隙２２内に、シリコンを厚さ１００Å程度選択成長させる。すると、島状領域１３ａからは単結晶シリコンがエピタキシャル成長し、多結晶シリコン領域１５ｂ，１５ｃからは多結晶シリコンが成長して、前記空隙２２は全て埋められる。
【００３２】
次に、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）方法により、１０００℃で３０秒程度アニールして、多結晶シリコン領域１５ｂから前記島状領域１３ａの一部にＮ+ を拡散させて、Ｎ型領域であるエミッタ２７を島状領域１３ａ内に形成する。そして、ＣＶＤ等の方法によりシリコン酸化膜を全面に厚さ１０００Å程度形成した後、該酸化膜をエッチバックして、図２（ｃ）に示すように、前記溝の側面を覆うサイドウオール２１ａ，２１ｂの上の更なるサイドウオール２３ａ，２３ｂとしてのみ残存させる。ここで、前記サイドウオール２３ａ及び２３ｂの間の溝の幅は５００Å程度である。さらに、前記サイドウオール２３ａ及び２３ｂをマスクとして、前記溝の底面に露出している前記島状領域１３ａに、３０ｋｅＶ，５×１０13ｉｏｎｓ／ｃｍ2 程度のドーズ条件でボロン（Ｂ）をイオンを注入して、Ｐ型領域であるベース２８を形成する。
【００３３】
次に、ボロンを１×１０20／ｃｍ3 以上ドープした多結晶シリコン層を全面に形成した後、フォトリソグラフィ技術によるエッチングにて部分的に除去して、図２（ｄ）に示すように、ベース電極２４を形成する。
【００３４】
次に、ＣＶＤ等の方法によりシリコン酸化膜２５を全面に形成した後、ＲＴＡ方法により、１０００℃で２０秒程度アニールして、拡散層の再分布と活性化を行う。そして、最後に、フォトリソグラフィ技術によるエッチングにて前記酸化膜２５及びシリコン窒化膜２０にエミッタ２７、ベース２８及びコレクタ２９用のコンタクトホールを開孔した後、該コンタクトホールにＴｉＮ、Ｗ等の金属を埋め込んで、エミッタ２７、ベース２８及びコレクタ２９用の金属配線２６を各々形成する。
【００３５】
このようにして、図２（ｅ）に示すような、横型のバイポーラトランジスタを得る。
【００３６】
前記バイポーラトランジスタにおいて、多結晶シリコン領域１５ｂは、エミッタ２７と同じＮ型ドーパント（不純物）を含み、該エミッタ２７と金属配線２６を導通させるエミッタ電極として機能し、多結晶シリコン層１９は、コレクタ２９と同じＮ型ドーパントを含み、該コレクタ２９と金属配線２６を導通させるコレクタ電極として機能し、また、ベース電極２４は、ベース２８と同じＰ型ドーパントを含み、ベース２８と金属配線２６とを導通させる。
【００３７】
本実施の形態においては、上記のように横型のバイポーラトランジスタを製造するので、以下のような効果を有する。
【００３８】
（１）セルフアライメント技術により、ベース２８及びエミッタ・ベース接合を自己整合的に形成するので、ベース２８及びエミッタ２７が、高い位置精度で、かつ、高い再現性で形成でき、安定した電流増幅率を有するトランジスタを製造することができる。また、エミッタ・ベース接合の位置を自由に制御することができる。
【００３９】
（２）工程の終盤まで、多結晶シリコン領域１５ｂと単結晶シリコンからなる島状領域１３ａとが絶縁膜１４により分離され、その島状領域１３ａへのＮ+ の拡散が阻止されている。したがって、サーマルバジェットが極めて小さいので、ベース２８の幅の熱拡散により増加を抑制することができるので、トランジスタの高速性能が劣化することがない。また、ベース２８が形成される直前まで、前記島状領域１３ａ中のエミッタ２７と成る部分へのＮ+ の拡散が抑制されるので、エミッタ・ベース接合の不純物の濃度プロファイルが理想的なものとなり、十分な電流増幅率を得ることができる。
【００４０】
（３）セルフアライメント技術により、サイドウオール２３ａ及び２３ｂをマスクとして、ベース２８を自己整合的に形成するので、ベース２８の幅を自由に制御してデザインルール以下にすることができ、遮断周波数を縦型のバイポーラトランジスタと同レベルにすることができる。また、前記サイドウオール２３ａ及び２３ｂの間隔はレジストパターンによって決定されるので、レジストパターンを変えるだけで、容易に、同一チップ内に前記ベース２８の幅が異なるトランジスタを複数種類形成することができる。したがって、最大遮断周波数ｆＴｍａｘ、ベース抵抗Ｒｂ、Ｖｂｅ（ベース・エミッタ間電圧）の異なる複数種類のトランジスタを容易に設計できるので、設計上の自由度が高い。
【００４１】
（４）ベース電極２４がベース２８の直上から引き出されるので、一般的寄生部分も含めた入力インピーダンスとしてのベース抵抗Ｒｂは、一般に物理的限界といわれる値の２倍程度に低く抑えることができる。また、ベース電極２４の引き回し部分とコレクタ２９との間の寄生容量も極めて小さくできる。したがって、トランジスタの高速性能を向上させる重要な要素であるベース抵抗Ｒｂ及びベース・コレクタ容量Ｃｂｃを極めて低く抑えることができ、エミッタ２７、ベース２８及びコレクタ２９の引き出し電極の構造を理想的なものにできるので、高速性能の高い横型のバイポーラトランジスタを提供することができる。
【００４２】
（５）ベース２８を中心として、エミッタ２７側とコレクタ２９側とが非対称なプロファイルを有する構造、例えば、エミッタ２８をｎ＝１０20／ｃｍ3 レベル、ベース２８をｐ＝１０18／ｃｍ3 レベル、及びコレクタ２９をｎ＝１０16／ｃｍ3 レベルにできるので、十分な増幅率と耐圧を有するトランジスタを提供できる。また、エミッタ２７、ベース２８及びコレクタ２９の間隔をレジストパターンを変えるだけで変更できるので、同一チップ内に耐圧特性及び速度性能が異なるトランジスタを複数種類、容易に形成することができる。
【００４３】
そして、本実施の形態の製造方法により製造された横型のバイポーラトランジスタは、以下のような構造的特徴を有するので、高速性能に優れ、また、消費電力も少ない。
【００４４】
（１）トランジスタの接合容量は、ほぼ活性領域の接合容量で決定されるので、極めて小さい。
【００４５】
（２）ベース電極２４がベース２８の直上から引き出されているので、外部ベース抵抗は無視し得るほど小さい。
【００４６】
（３）エミッタ電極とコレクタ電極が外側に位置するので、ＥＭ（Ｅｌｅｃｔｒｏ−ｍｉｇｒａｔｉｏｎ）による配線寿命の低下が少なく、素子サイズを小さくでき、トランジスタの微細化が可能である。
【００４７】
（４）ベース電極２４の引き回し部分とコレクタ２９との間の寄生容量が極めて小さい。
【００４８】
次に、本発明の第２の実施の形態について図を参照しながら詳細に説明する。
【００４９】
なお、本実施の形態は、第１の実施の形態における工程と同一の工程を有するので、その説明は省略する。また、第１の実施の形態と同じ構成を有するものについても、同一の符号を付与することでその説明を省略する。
【００５０】
図３は、図２（ｅ）と同一のものである。
【００５１】
本実施の形態における製造方法は、図１（ｂ）に示す工程において、ドーピングされていない多結晶シリコン層１５を厚さ１０００Å程度形成した後に、この多結晶シリコン層１５に、スパッタリング方により、Ｗ（タングステン）シリサイド膜３０を厚さ１００Å程度形成した点でのみ、第１の実施の形態と相違する。そして、その他は第１の実施の形態と同一の工程により、横型のバイポーラトランジスタを製造する。
【００５２】
上記のように製造された本実施の形態における横型のバイポーラトランジスタは、図３に示すように、多結晶シリコン領域１５ｂ，１５ｃの上にＷシリサイド膜３０を有する。
【００５３】
本実施の形態におけるバイポーラトランジスタは、第１の実施の形態が有する効果に加えて、次のような効果も有する。
【００５４】
すなわち、第１の実施の形態におけるバイポーラトランジスタは、エミッタ２７と金属配線２６間の多結晶シリコン領域１５ｂの距離が長いので、エミッタ抵抗が高かったのに対して、本実施の形態におけるバイポーラトランジスタは、前記多結晶シリコン領域１５ｂの上に電気抵抗が低いＷシリサイド膜３０を有するので、エミッタ抵抗が低く、電流増幅率が高い。
【００５５】
次に、本発明の第３の実施の形態について図４を参照しながら詳細に説明する。  なお、本実施の形態は、第１の実施の形態における図１（ａ）〜図１（ｆ）及び図２（ｃ）〜図２（ｅ）に示す工程と同一の工程を有するので、その説明は省略する。また、第１の実施の形態と同じ構成を有するものについても、同一の符号を付与することでその説明を省略する。
【００５６】
図４は本発明の第２の実施の形態を示す半導体装置を製造工程断面図である。
【００５７】
図４（ａ）に示す工程は、図２（ａ）と同一のものである。すなわち、新しいシリコン窒化膜を、シリコン窒化膜２０を含む全面に形成した後、この新しいシリコン窒化膜を、異方性エッチングによりエッチバックして、図に示すように、前記シリコン窒化膜２０及び多結晶シリコン領域１５ａに形成された溝の側面を覆うサイドウオール２１ａ，２１ｂとしてのみ残存させる。その後、フォトリソグラフィ技術により、前記多結晶シリコン領域１５ｂ以外の部分をレジストでマスクする。そして、１５０ｋｅＶ、３×１０16ｉｏｎｓ／ｃｍ2 程度のドーズ条件でリンイオン（Ｐ+ ）を、前記シリコン窒化膜２０を通して、前記多結晶シリコン領域１５ａに注入した後、８００℃で３０分程度アニールする。
【００５８】
次に、ＨＦ溶液にディップして、前記溝の底面において露出している絶縁膜１４をサイドエッチして除去し、横方向に２０００Å程度にわたり、空隙を形成する。そして、図４（ｂ）に示すように、全面にドーピングされていない厚さ１００Å程度の多結晶シリコン膜３１を形成すると、前記空隙はドーピングされていない前記多結晶シリコン膜３１によって、全て埋められる。
【００５９】
次に、水酸化カリウム溶液にディップして、前記多結晶シリコン膜３１をエッチングして除去し、図４（ｃ）に示すように、前記空隙中の前記多結晶シリコン膜３１のみが残留するようにする。この時、単結晶シリコンからなる島状領域１３ａは＜１１１＞結晶面が、露出しているので、水酸化カリウム溶液によっては、ほとんどエッチングされない。なお、前記島状領域１３ａの露出している面が、＜１００＞結晶面であると、水酸化カリウム溶液によりエッチングされ該面にＶ溝が形成される。
【００６０】
そして、以降は、図２（ｃ）〜図２（ｅ）に示す工程と同一の工程により、横型のバイポーラトランジスタを製造する。
【００６１】
本実施の形態は、第１の実施の形態が有する効果に加えて、次のような効果も有する。
【００６２】
すなわち、第２実施の形態においては、絶縁膜１４をサイドエッチにより除去した空隙が、ドーピングされていない多結晶シリコン膜３１によって全て埋められる。このため、第１の実施の形態においては、空隙を埋めるために、選択的に単結晶シリコン及び多結晶シリコンを成長させるようにしたので、先ず、自然酸化膜を除去するプリプロセスのために９００℃程度、次に、十分な成長速度を得るために８００℃程度の高温で、水素雰囲気中での熱処理を行う必要があったのに対して、第２の実施の形態では、高温で熱処理を行う必要がなく、前記多結晶シリコン膜３１を成長させるために６００℃程度の比較的低い温度で熱処理を行えばよい。したがって、シリコン中の不純物の熱拡散が抑制できるので、遮断周波数ｆＴの高いトランジスタを提供することができる。
【００６３】
次に、本発明の第４の実施の形態について図５を参照しながら詳細に説明する。  なお、本実施の形態は、第１の実施の形態における工程と同一の工程を有するので、その説明は省略する。また、第１の実施の形態と同じ構成を有するものについても、同一の符号を付与してその説明は省略する。
【００６４】
図５（ａ）は、図２（ｅ）と同一のもの、図５（ｂ）は図５（ａ）の要部拡大図である。
【００６５】
本実施の形態において、絶縁膜１４は、第１の実施の形態におけるようなシリコンの熱酸化膜でなく、図５（ｂ）に示すように、三層の積層構造を有する。ここで、下層１４ａはＣＶＤにより形成された厚さ３０Åのシリコン酸化膜、中間層１４ｂは厚さ３０Åのシリコン窒化膜、上層１４ｃはＣＶＤにより形成された厚さ５０Åのシリコン酸化膜である。
【００６６】
本実施の形態における工程は、溝の底面において露出している絶縁膜１４をサイドエッチして除去する工程のみ、第１の実施の形態と相違する。
【００６７】
すなわち、前記絶縁膜１４をサイドエッチして除去し、横方向に２０００Å程度にわたり空隙を形成する場合、先ず、ＨＦ溶液にディップして前記上層１４ｃをサイドエッチし、次いで、熱リン酸により前記中間層１４ｂをサイドエッチし、最後に、０．３％ＨＦ溶液により１分間程度処理して前記下層１４ａをサイドエッチする。
【００６８】
そして、その他は第１の実施の形態と同一の工程により、横型のバイポーラトランジスタを製造する。
【００６９】
本実施の形態は、第１の実施の形態が有する効果に加えて、次のような効果も有する。
【００７０】
すなわち、第４の実施の形態においては、絶縁膜１４が三層の積層構造を有する。このため、第１の実施の形態においては、シリコンの熱酸化膜からなる単層の絶縁層１４をサイドエッチする際に、前記絶縁膜１４の端部にＨＦ溶液が染み込んで、端部が抉れてしまうことがあったのに対して、本実施の形態では、前記絶縁膜１４の端部が抉れることがない。
【００７１】
次に、本発明の第５の実施の形態について図６を参照しながら詳細に説明する。  なお、本実施の形態は、第１の実施の形態における図１（ａ）〜図１（ｄ）及び図２（ｃ）〜図２（ｅ）に示す工程と同一の工程を有するので、その説明は省略する。また、第１の実施の形態と同じ構成を有するものについても、同一の符号を付与することでその説明を省略する。
【００７２】
図６は本発明の第５の実施の形態を示す半導体装置の製造工程断面図である。
【００７３】
本実施の形態において、製造方法は、第１の実施の形態において図１（ａ）〜図１（ｅ）に示す工程と同一の工程を有しており、図６（ａ）に示すものと、図１（ｅ）に示すものは、ほぼ同一のものであるが、図６（ａ）に示すものにおいては、シリコン熱酸化膜である絶縁膜１４の厚さが５〜５０Å程度であり、この絶縁層１４上に厚さ２００Å程度のシリコン窒化膜３２が形成されているのに対して、図１（ｅ）に示すものにおいては、前記絶縁膜１４の厚さが１００Å程度であり、前記シリコン窒化膜３２が形成されていない点でのみ相違している。
【００７４】
次いで、リン酸により表面の窒化膜１８を除去した後、ＣＶＤによりシリコン酸化膜３３を全面に厚さ１０００Å程度形成する。そして、前記島状領域１３ａと島状の多結晶シリコン領域１５ａとがオーバーラップしている範囲において、前記シリコン酸化膜３３及び多結晶シリコン領域１５ａをフォトリソグラフィ技術による異方性エッチングにて部分的に除去して、図６（ｂ）に示すように、幅０．３μｍ程度の溝を形成し、前記多結晶シリコン領域１５ａを２つの領域１５ｂ，１５ｃに分割する。ここで、前記シリコン窒化膜３２は、エッチングの選択比を調整することにより、残存させる。
【００７５】
次に、さらにＣＶＤにより、又は、前記シリコン酸化膜３３を熱酸化して体積を増加させることにより、シリコン酸化膜を全面に形成した後、このシリコン酸化膜を、異方性エッチングによりエッチバックして、図６（ｃ）に示すように、前記シリコン酸化膜３３及び多結晶シリコン領域１５ａに形成された溝の側面を覆うサイドウオール３４ａ，３４ｂとしてのみ残存させる。その後、フォトリソグラフィ技術により、前記領域１５ｂ，１５ｃ及び溝からなる前記多結晶シリコン領域１５ａ以外の部分を、レジストでマスクする。そして、７０ｋｅＶ、３×１０16ｉｏｎｓ／ｃｍ2 程度のドーズ条件でリンイオン（Ｐ+ ）を、前記シリコン酸化膜３３を通して、前記多結晶シリコン領域１５ａに注入した後、８００℃で３０分程度アニールする。
【００７６】
次に、熱リン酸溶液にディップして、前記シリコン窒化膜３２を横方向に２０００Å程度にわたりサイドエッチして除去した後、ＨＦ溶液にディップして、前記シリコン窒化膜３２の下にある絶縁膜１４を同じくサイドエッチして除去すると、横方向に２０００Å程度にわたり、空隙が生じる。そして、高純度の水素ガス雰囲気中で、ＳｉＨ2 Ｃｌ2 をソースガスとし、ＨＣｌを添加した状態で、前記空隙内に、シリコンを厚さ３００Å程度選択成長させる。すると、島状領域１３ａからは単結晶シリコンがエピタキシャル成長し、多結晶シリコン領域１５ｂ，１５ｃからは多結晶シリコンが成長して、図６（ｄ）に示すように、前記空隙は全て埋められる。
【００７７】
次に、ＲＴＡ方法により、１０００℃で３０秒程度アニールして、前記、多結晶シリコン領域１５ｂ，１５ｃから前記島状領域１３ａの一部にＮ+ を拡散させて、Ｎ型領域であるエミッタ２７を島状領域１３ａ内に形成する。そして、ＣＶＤ等の方法によりシリコン酸化膜を全面に厚さ１０００Å程度形成した後、該酸化膜をエッチバックして、図６（ｅ）に示すように、前記溝の側面を覆うサイドウオール３４ａ，３４ｂの上の更なるサイドウオール２３ａ，２３ｂとしてのみ残存させる。ここで、前記サイドウオール２３ａ及び２３ｂの間の溝の幅は５００Å程度である。さらに、前記サイドウオール２３ａ及び２３ｂをマスクとして、前記溝の底面に露出している前記島状領域１３ａに、４０ｋｅＶ、５×１０15ｉｏｎｓ／ｃｍ2 程度のドーズ条件でボロンイオン（Ｂ+ ）を注入して、Ｐ型領域であるベース２８を形成する。
【００７８】
そして、以降は、図２（ｄ）〜図２（ｅ）に示す工程と同一の工程により、横型のバイポーラトランジスタを製造する。
【００７９】
本実施の形態は、第１の実施の形態が有する効果に加えて、次のような効果も有する。
【００８０】
すなわち、第５の実施の形態においては、極薄い絶縁膜１４の上にシリコン窒化膜３２を形成する。このため、第１の実施の形態においては、単層の絶縁層１４をサイドエッチする際に、前記絶縁膜１４の端部にＨＦ溶液が染み込んで、端部が抉れてしまうことがあったのに対して、本実施の形態では、簡単な構成でありながら、前記絶縁膜１４の端部が抉れることがない。
【００８１】
また、サイドウオール３４ａ，３４ｂを形成するための酸化膜を熱酸化によりシリコン酸化膜３３の体積を増加させて形成する場合、製造工程が簡素化される。
【００８２】
次に、本発明の第６の実施の形態について図７を参照しながら詳細に説明する。  なお、本実施の形態において、製造方法は、第１の実施の形態における工程と同一の工程を有するので、その説明は省略する。また、第１の実施の形態と同じ構成を有するものについても、同一の符号を付与することでその説明を省略する。
【００８３】
図７（ａ）は、第１の実施の形態における半導体装置横型のエミッタ、ベース及びコレクタの配置を模式的に示す平面図、図７（ｂ）は、第６の実施の形態における半導体装置のエミッタ、ベース及びコレクタの配置を模式的に示す平面図である。
【００８４】
前記第１の実施の形態における半導体装置である横型のバイポーラトランジスタを図において上方から見たときの、エミッタ２７、ベース２８及びコレクタ２９の配置が、図７（ａ）に模式的に示されている。ここで、エミッタ２７、ベース２８及びコレクタ２９は、各々矩形であり、互いに間隔をあけて平行に配置されている。
【００８５】
これに対して、本実施の形態における横型のバイポーラトランジスタは、図７（ｂ）に示すように、エミッタ２７、ベース２８及びコレクタ２９は、各々、リング状、すなわち円環状の形状をしており、略同心円となるように、互いに間隔をあけて配置されている。なお、前記エミッタ２７、ベース２８及びコレクタ２９の形状は円環状でなくとも、閉じたループを形成する形状であれば、例えば、楕円形、多角形等であってもよい。
【００８６】
本実施の形態は、第１の実施の形態が有する効果に加えて、次のような効果も有する。
【００８７】
すなわち、第１の実施の形態においては、絶縁層１４をサイドエッチする際に、前記絶縁膜１４のベースの端２８ａ及び２８ｂに対応する部分にＨＦ溶液が染み込んで、抉れてしまうことがあったのに対して、本実施の形態における横型のバイポーラトランジスタでは、前記ベース２８の形状が閉じたループ状であって、端を有しない形状であるから、前記絶縁膜１４にＨＦ溶液が染み込んで、抉れてしまうことがない。
【００８８】
次に、本発明の第７の実施の形態について図８〜図１３を参照しながら詳細に説明する。
【００８９】
なお、本実施の形態は、第１の実施の形態における工程と同一の工程を有するので、同一の工程の説明は省略する。また、第１の実施の形態と同じ構成を有するものについても、同一の符号を付与することでその説明を省略する。
【００９０】
図８（ａ−１−１）〜図９（ａ−５−１）及び図１０は、本実施の形態においてＮＰＮ型トランジスタを製造する工程を示す図、図８（ａ−１−２）〜図９（ａ−５−２）及び図１１は、本実施の形態においてＰＮＰ型トランジスタを製造する工程を示す図、図１２はｎＭＯＳトランジスタの構成を示す図、図１３はｐＭＯＳトランジスタの構成を示す図である。なお、図８（ａ−１−１）〜図９（ａ−５−１）及び図１０及び図８（ａ−１−２）〜図９（ａ−５−２）及び図１１は、第１の実施の形態における図１〜図３に、各々、対応する工程を示す。
【００９１】
本実施の形態においては、コンプリメンタリー型トランジスタを製造するため、１つの基板上にＮＰＮ型トランジスタとＰＮＰ型トランジスタとを同時に製造する。図８（ａ−１−１）〜図９（ａ−５−１）及び図１０はＮＰＮ型トランジスタが製造される領域、すなわちＮＰＮ領域を、図８（ａ−１−２）〜図９（ａ−５−２）及び図１１はＰＮＰ型トランジスタが製造される領域、すなわちＰＮＰ領域を示している。
【００９２】
本実施の形態において、図８（ａ−１−１）及び図８（ａ−１−２）に示す工程は、図１（ａ）に示す工程と同一なので、説明を省略する。
【００９３】
次に、図８（ａ−２−１）及び図８（ａ−２−２）に示すように、単結晶シリコン層１３を選択的に酸化し、素子分離して、島状領域１３ｎ，１３ｐ及びその周囲の酸化膜１３ｂを形成した後、フォトリソグラフィ技術により、ＰＮＰ領域以外の部分を、レジストでマスクする。そして、３０ｋｅＶ、５×１０11ｉｏｎｓ／ｃｍ2 程度のドーズ条件でボロンを、前記ＰＮＰ領域にイオン注入した後、１０００℃で３０分程度アニールして、島状領域１３ｐ中の全域にボロンを拡散させ、Ｐ- 領域とする。その後、図１（ｂ）に示す工程と同様に、熱酸化膜からなる絶縁膜１４、多結晶シリコン層１５、及び、シリコン窒化膜１６を形成する。
【００９４】
次に、図８（ａ−３−１）〜図８（ａ−４−１）及び図８（ａ−３−２）〜図８（ａ−４−２）に示す工程は、図１（ｃ）〜図１（ｄ）に示す工程と同一なので、説明を省略する。
【００９５】
次に、図８（ａ−５−１）及び図８（ａ−５−２）では、図１（ｅ）に示す工程と同様にして、開口部にのみ多結晶シリコン層１９ｎ，１９ｐを形成し、その他の部分にはシリコン窒化膜１８を残存させる。そして、フォトリソグラフィ技術により、ＮＰＮ領域以外の部分を、レジストでマスクし、リンを２×１０16ｉｏｎｓ／ｃｍ2 程度のドーズ条件で、多結晶シリコン層１９ｎにイオン注入する。また、同様にして、ボロンを３×１０16ｉｏｎｓ／ｃｍ2 程度のドーズ条件で、多結晶シリコン層１９ｐにイオン注入する。その後、８５０℃で３０分程度アニールし、多結晶シリコン層１９ｎ、１９ｐに注入されたリン及びボロンを単結晶シリコンからなる島状領域１３ａの一部に拡散させ、図８（ａ−５−１）及び図８（ａ−５−２）に示すように、Ｎ型領域であるコレクタ２９ｎ、及び、Ｐ型領域であるコレクタ２９ｐを形成する。
【００９６】
次に、図９（ａ−１−１）及び図９（ａ−１−２）に示す工程は、図１（ｆ）に示す工程と同一なので、説明を省略する。
【００９７】
次に、図９（ａ−２−１）及び図９（ａ−２−２）に示す工程は、図２（ａ）に示す工程と同様にして、シリコン窒化膜２０及び多結晶シリコン領域１５ａに形成された溝の側面を覆うサイドウオール２１ａ，２１ｂを形成する。そして、フォトリソグラフィ技術により、ＮＰＮ領域の多結晶シリコン領域１５ｂ以外の部分を、レジストでマスクした後、６０ｋｅＶ、３×１０16ｉｏｎｓ／ｃｍ2 程度のドーズ条件でボロンを、ＮＰＮ領域の多結晶シリコン領域１５ｂにシリコン窒化膜２０を通して、イオン注入する。また、同様にして、１５０ｋｅＶ、２×１０16ｉｏｎｓ／ｃｍ2 程度のドーズ条件でリンを、ＰＮＰ領域の多結晶シリコン領域１５ｂにイオン注入する。その後、８００℃で３０分程度アニールする。
【００９８】
次に、図９（ａ−３−１）及び図９（ａ−３−２）に示す工程は、図２（ｂ）に示す工程と同一なので、説明を省略する。
【００９９】
次に、図９（ａ−４−１）及び図９（ａ−４−２）に示す工程は、図２（ｃ）に示す工程と同様にして、多結晶シリコン領域１５ｂから島状領域１３ｎ及び１３ｐの一部にＮ+ 及びＰ+ を拡散させて、Ｎ型領域であるエミッタ２７ｎ及びｐ型領域であるエミッタ２７ｐを形成する。さらに、同じく図２（ｃ）に示す工程と同様にして、図９（ａ−４−１）及び図９（ａ−４−２）に示すように、サイドウオール２１ａ，２１ｂの上にサイドウオール２３ａ，２３ｂを形成する。その後、フォトリソグラフィ技術により、ＮＰＮ領域以外の部分を、レジストでマスクした後、前記サイドウオール２３ａ及び２３ｂをマスクとして、溝の底面に露出している島状領域１３ｎに、３０ｋｅＶ、５×１０13ｉｏｎｓ／ｃｍ2 程度のドーズ条件でボロンをイオン注入して、Ｐ型領域であるベース２８ｐを形成する。また、同様にして、ＰＮＰ領域以外の部分を、レジストでマスクした後、島状領域１３ｐに、１２０ｋｅＶ、３×１０13ｉｏｎｓ／ｃｍ2 程度のドーズ条件でリンをイオン注入して、Ｎ型領域であるベース２８ｎを形成する。
【０１００】
次に、ドープされていない多結晶シリコン層を全面に形成した後、フォトリソグラフィ技術により、ＮＰＮ領域以外の部分をレジストでマスクして、その多結晶シリコン層に、２０ｋｅＶ、５×１０16ｉｏｎｓ／ｃｍ2 程度のドーズ条件でボロンをイオン注入する。同様に、ＰＮＰ領域以外の部分をレジストでマスクして、多結晶シリコン層に、５０ｋｅＶ、３×１０16ｉｏｎｓ／ｃｍ2 程度のドーズ条件でリンをイオン注入する。その後、フォトリソグラフィ技術によるエッチングにて前記多結晶シリコン層を部分的に除去して、図９（ａ−５−１）及び図９（ａ−５−２）に示すように、ベース電極２４ｐ及び２４ｎを形成し、さらに、８００℃で３０分程度アニールして、前記ベース電極２４ｐ及び２４ｎ内の不純物を拡散する。
【０１０１】
続く工程は、図１０に示すように、図３に示す工程と同一なので、説明を省略する。なお、図１１はＰＮＰ型トランジスタを示している。
【０１０２】
このようにして、ＮＰＮ型トランジスタ及びＰＮＰ型トランジスタを得ることができる。
【０１０３】
本実施の形態は、第１の実施の形態が有する効果に加えて、次のような効果も有する。
【０１０４】
すなわち、本実施の形態においては、１つの基板上にＮＰＮ型トランジスタ及びＰＮＰ型トランジスタを同時に製造して、横型のコンプリメンタリー型バイポーラトランジスタを得ることができる。
【０１０５】
このため、縦型のコンプリメンタリー型トランジスタを製造する場合、不純物拡散時のサーマルバジェットが大きくなり、ＮＰＮ型トランジスタ及びＰＮＰ型トランジスタの製造工程を両方共に最適化することはできなかったのに対して、本実施の形態では、エミッタでの不純物拡散工程を制御することができるので、ＮＰＮ型トランジスタ及びＰＮＰ型トランジスタの製造工程を両方共に最適化することができる。
【０１０６】
さらに、本実施の形態においては、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを同時に製造することもできる。
【０１０７】
ここで、ｎＭＯＳトランジスタは、図１２に示すように、Ｎ型領域であるソース３７ｎ、ゲート３８、及び、Ｎ型領域であるドレイン３９ｎを有し、また、ｐＭＯＳトランジスタは、図１３に示すように、Ｐ型領域であるソース３７ｐ、ゲート３８、及び、Ｐ型領域であるドレイン３９ｐを有する。
【０１０８】
このように、１つの基板上にＮＰＮ型トランジスタ、ＰＮＰ型トランジスタ、ｎＭＯＳトランジスタ、及び、ｐＭＯＳトランジスタを同時に製造すると、横型のバイポーラトランジスタとＣＭＯＳ（コンプリメンタリー型ＭＯＳ）からなるＢｉ−ＣＭＯＳを得ることができる。なお、前記ＮＰＮ型トランジスタ、ＰＮＰ型トランジスタ、ｎＭＯＳトランジスタ、及び、ｐＭＯＳトランジスタのうちの一部だけを製造するようにしてもよい。
【０１０９】
この場合、微細な構造のＭＯＳトランジスタと高速性能の優れたバイポーラトランジスタを同一基板上に、少ない工程で容易に製造できる。
【０１１０】
したがって、例えばシステムＬＳＩで必要とされるように、多彩な機能や性能を１つのチップで容易に実現することができる。
【０１１１】
次に、本発明の第８の実施の形態について図を参照しながら詳細に説明する。
【０１１２】
なお、本実施の形態は、第１の実施の形態における図１（ａ）〜（ｇ）及び図２（ｃ）〜図２（ｅ）と図３に示す工程と同一の工程を有するので、その説明は省略する。また、第１の実施の形態と同じ構成を有するものについても、同一の符号を付与することでその説明を省略する。
【０１１３】
図１４（ａ）〜図４（ｃ）は、本実施の形態において半導体装置を製造する工程を示す図である。
【０１１４】
図１４（ａ）に示すものは、図２（ｂ）に示すものと同一のものである。
【０１１５】
先ず、溝の底面において露出している単結晶シリコンからなる島状領域１３ａの面を熱酸化して、厚さ１００Å程度の熱酸化膜４１を形成する。次に、ＲＴＡ方法により、１０００℃で３０秒程度アニールして、多結晶シリコン領域１５ｂ，１５ｃから前記島状領域１３ａの一部にＮ+ を拡散させる。そして、ＣＶＤによりシリコン酸化膜４２を全面に厚さ１０００Å程度形成した後、全面にドーピングされていない厚さ６００Å程度の多結晶シリコン膜４３を形成する。さらに、この多結晶シリコン膜４３の表面を熱酸化して、図１４（ｂ）に示すように、厚さ２００Å程度の熱酸化膜４４を形成する。
【０１１６】
次に、前記熱酸化膜４４を、異方性エッチングによりエッチバックして、図１４（ｃ）に示すように、溝の側面を覆うサイドウオール４４ａ，４４ｂとしてのみ残存させる。
【０１１７】
次に、前記多結晶シリコン膜４３を、異方性エッチングによりエッチバックして、図１４（ｄ）に示すように、前記酸化膜４２とサイドウオール４４ａ，４４ｂの間隙にのみ残存させて、中間のサイドウオール４３ａ，４３ｂを形成する。
【０１１８】
次に、前記酸化膜４２を異方性エッチングによりエッチバックして除去すると、溝の側面を覆う部分のみ残存して、サイドウオール４２ａ，４２ｂを形成する。また、前記サイドウオール４３ａ，４３ｂをマスクとして、溝の底面において露出している前記熱酸化膜４１の面もエッチングされ、除去されるので、図１４（ｅ）に示すように、前記島状領域１３ａが幅０．５μｍ程度の幅で露出する。
【０１１９】
そして、以降は、図２（ｃ）〜図２（ｅ）及び図３に示す工程と同一の工程により、横型のバイポーラトランジスタを製造する。
【０１２０】
本実施の形態は、第１の実施の形態が有する効果に加えて、次のような効果も有する。
【０１２１】
すなわち、本実施の形態においては、溝の側面を覆うサイドウオール２１ａ，２１ｂの上に、更に、サイドウオール４２ａ，４２ｂ、サイドウオール４３ａ，４３ｂ、及び、サイドウオール４４ａ，４４ｂを重ねるので、最内側のサイドウオール４４ａ，４４ｂは垂直に近い状態となる。したがって、サイドウオールをマスクとするイオン注入によりベース２８を形成する時に、イオンが注入される領域とマスクされる領域のコントラストが明瞭になるので、ベースプロファイルを急峻に立ち上げることができる。これにより、幅が狭く不純物濃度の高いベースを形成するこができ、トランジスタの超高速領域での性能を向上させることができる。
【０１２２】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【０１２３】
【発明の効果】
以上、詳細に説明したように、本発明によれば、各種電極を引き出す領域の単結晶領域との相互作用をも含めた３次元的な幾何学構造体としての最適化を行うことにより、高速性能の優れた半導体装置とその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す半導体装置の製造工程断面図（その１）である。
【図２】本発明の第１の実施の形態を示す半導体装置の製造工程断面図（その２）である。
【図３】本発明の第１の実施の形態を示す半導体装置の製造工程で得られる断面図である。
【図４】本発明の第２の実施の形態を示す半導体装置の製造工程断面図である。
【図５】本発明の第４の実施の形態を示す半導体装置の断面図である。
【図６】本発明の第５の実施の形態を示す半導体装置の製造工程断面図である。
【図７】本発明の第６の実施の形態を示す半導体装置の上面図である。
【図８】本発明の第７の実施の形態を示す半導体装置の製造工程断面図（その１）である。
【図９】本発明の第７の実施の形態を示す半導体装置の製造工程断面図（その２）である。
【図１０】本発明の第７の実施の形態を示す半導体装置（ＮＰＮトランジスタ）の断面図である。
【図１１】本発明の第７の実施の形態を示す半導体装置（ＰＮＰトランジスタ）の断面図である。
【図１２】本発明の第７の実施の形態を示す半導体装置（ｎＭＯＳトランジスタ）の断面図である。
【図１３】本発明の第７の実施の形態を示す半導体装置（ｐＭＯＳトランジスタ）の断面図である。
【図１４】本発明の第８の実施の形態を示す半導体装置の製造工程断面図である。
【図１５】従来の第１の半導体装置の断面図である。
【図１６】従来の第２の半導体装置の断面図である。
【図１７】従来の第３の半導体装置の構成図である。
【符号の説明】
１１    シリコン基板
１２，２５，３３，４２    シリコン酸化膜
１３    単結晶シリコン層（第１層）
１３ａ，１３ｎ，１３ｐ    島状領域
１３ｂ    酸化膜
１４    絶縁膜
１４ａ    下層
１４ｂ    中間層
１４ｃ    上層
１５    多結晶シリコン層
１５ａ，１５ｂ，１５ｃ    島状の多結晶シリコン領域
１６，１８，２０，３２    シリコン窒化膜
１７ａ，１７ｂ，４１，４４    熱酸化膜（第２層）
１９，１９ｎ，１９ｐ    多結晶シリコン層
２１ａ，２１ｂ，２３ａ，２３ｂ，３４ａ，３４ｂ，４３ａ，４３ｂ，４４ａ，４４ｂ    サイドウオール
２２    空隙
２４，２４ｐ，２４ｎ    ベース電極
２６    金属配線
２７    エミッタ
２８    ベース
２８ａ，２８ｂ    ベースの端
２９，２９ｎ，２９ｐ    コレクタ
３０    Ｗ（タングステン）シリサイド膜
３１，４３    多結晶シリコン膜
３７ｎ，３７ｐ    ソース
３８    ゲート
３９ｎ，３９ｐ    ドレイン
【図１】
0004364411.tif 000002
【図２】
0004364411.tif 000003
【図３】
0004364411.tif 000004
【図４】
0004364411.tif 000005
【図５】
0004364411.tif 000006
【図６】
0004364411.tif 000007
【図７】
0004364411.tif 000008
【図８】
0004364411.tif 000009
【図９】
0004364411.tif 000010
【図１０】
0004364411.tif 000011
【図１１】
0004364411.tif 000012
【図１２】
0004364411.tif 000013
【図１３】
0004364411.tif 000014
【図１４】
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【図１５】
0004364411.tif 000016
【図１６】
0004364411.tif 000017
【図１７】
0004364411.tif 000018