(57)【特許請求の範囲】
【請求項１】
入力信号と比較クロックの位相を比較し、その比較の結果に応じて、前記比較クロックの位相を進めるアップ信号と、その位相を遅らせるダウン信号とをそれぞれ生成する位相比較回路であって、
前記比較クロックを反転した反転比較クロックで前記入力信号をラッチし、このラッチ信号および前記入力信号に基づいて第１の信号を生成して出力する第１の論理回路と、
前記第１の信号を所定時間遅延して前記アップ信号として出力する第１の遅延回路と、
前記比較クロックを前記第１の遅延回路の遅延時間と同じ遅延時間だけ遅延する第２の遅延回路と、
前記第２の遅延回路で遅延された比較クロックで前記入力信号をラッチして第２の信号を生成するとともに、前記反転比較クロックを前記第２の遅延回路の遅延時間と同じ遅延時間だけ遅らせたクロックで前記第２の信号をラッチして第３の信号を生成し、前記第２の信号および前記第３の信号に基づいて前記ダウン信号を生成出力する第２の論理回路と、
を備えるようにしたことを特徴とする位相比較回路。
【請求項２】
前記第１の論理回路は、
前記反転比較クロックで前記入力信号をラッチしこのラッチ信号を反転出力する第１のＤフリップフロップと、
前記入力信号と第１のＤフリップフロップの反転出力の論理積演算を行う第１のアンド回路とを含み、
前記第２の論理回路は、
前記第２の遅延回路で遅延された比較クロックで前記入力信号をラッチして出力する第２のＤフリップフロップと、
前記反転比較クロックを前記第２の遅延回路の遅延時間と同じ遅延時間だけ遅らせたクロックで前記第２のＤフリップフロップのラッチ出力をラッチし、そのラッチ信号を反転出力する第３のＤフリップフロップと、
前記第２のＤフリップフロップのラッチ出力と前記第３のＤフリップフロップの反転出力の論理積演算を行う第２のアンド回路と、
を含むことを特徴とする請求項１に記載の位相比較回路。
【請求項３】
前記第１の論理回路は、
前記反転比較クロックで前記入力信号をラッチして出力する第１のＤフリップフロップと、
前記入力信号と第１のＤフリップフロップのラッチ出力の排他的論理和演算を行う第１の排他的論理和演算回路とを含み、
前記第２の論理回路は、
前記第２の遅延回路で遅延された比較クロックで前記入力信号をラッチして出力する第２のＤフリップフロップと、
前記反転比較クロックを前記第２の遅延回路の遅延時間と同じ遅延時間だけ遅らせたクロックで前記第２のＤフリップフロップのラッチ出力をラッチして出力する第３のＤフリップフロップと、
前記第２のＤフリップフロップのラッチ出力と前記第３のＤフリップフロップのラッチ出力の排他的論理和演算を行う第２の排他的論理和演算回路と、
を含むことを特徴とする請求項１に記載の位相比較回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック・データ・リカバリなどに適用されるＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄ  Ｌｏｏｐ）回路に利用される位相比較回路に関する。
【０００２】
【従来の技術】
ＣＤプレーヤやＤＶＤプレーヤなどのクロック・データ・リカバリなどに適用されるＰＬＬ回路では、再生されたランダムデータ（例えばＣＤでは再生データの単位ビット長がＴの場合に、３Ｔ〜１１Ｔのデータ）に対して位相を引き込むための低ジッタの位相比較回路が必要となる。
【０００３】
この位相比較回路は、例えば図５（Ａ）に示すようなランダムな入力データの立ち上がりと、例えば図５（Ｂ）に示すような比較クロック（再生クロック）の立ち上がりとの比較を行うことになる。但し、位相比較回路は、比較クロックの立ち上がりであっても、図示のように比較対象である入力データが存在しない期間には、その比較は行わないようになっている。
【０００４】
この種の位相比較回路として、図６に示すようなＰＬＬ回路に使用されるＴ／２ディレイ方式の位相周波数比較回路が知られている。
このＰＬＬ回路は、図６に示すように、Ｔ／２遅延回路１、位相周波数比較回路２、チャージポンプ３、ループフィルタ４、ＶＣＯ（電圧制御発振器）５、およびパルスマスク回路６を備えている。
【０００５】
このようなＰＬＬ回路では、図７（Ａ）に示すようなランダムな入力データがＴ／２遅延回路１に入力されると、その入力データは図７（Ｂ）に示すようにＴ／２遅延回路１で遅延される。
パルスマスク回路６は、ＶＣＯ５から出力される再生クロック（リカバリクッロク）とＴ／２遅延回路１に入力される入力データとに基づき比較クロックを生成する。すなわち、パルスマスク回路６は、図７（Ｃ）に示すような再生クロックと、図７（Ａ）に示すような入力データとに基づき、その再生クロックのうちの一部をマスクした図７（Ｄ）に示すような比較クロックを生成する。
【０００６】
位相周波数比較回路２は、Ｔ／２遅延回路１で遅延された入力データの各立ち上がりエッジと、パルスマスク回路６で生成された比較クロックの各立ち上がりエッジとを比較し、その比較結果に応じた信号をチャージポンプ３に出力する。ループフィルタ４は、チャージポンプ３の出力信号の平滑化を行い、それをＶＣＯ５に出力する。ＶＣＯ５は、そのループフィルタ４からの出力に応じて発信周波数が変化させて再生クロックを生成する。そして、このような一連の動作によりＰＬＬ動作が実現される。
【０００７】
また、この種の位相比較回路として、ＥＸ−ＯＲ回路（排他的論理和回路）を用いた位相比較回路が知られている。
この位相比較回路は、図８（Ａ）に示すような入力データと、図８（Ｂ）に示すような比較クロックとを比較し、入力データがＴ／２で比較クロックとの位相差がＴ／４（９０°）の場合にロック状態になる。このように、ＰＬＬ回路がロック状態でも、比較クロックの位相を進める図８（Ｃ）に示すようなアップ信号ＵＰと、比較クロックの位相を遅らす図８（Ｄ）に示すようなダウン信号ＤＷとは図示のように生成される。
【０００８】
一方、図８（Ａ）に示すように、ＰＬＬ回路がロック状態であっても、入力データのビットレートがＴ／２よりも長くなると、図８（Ｄ）に示すように、ダウン信号ＤＮの出力期間が長くなる。従って、アップ信号ＵＰとダウン信号ＤＮとは、入力データのビットレートの長さに依存したものとなる。
さらに、この種の位相比較回路として、例えば図９に示すような、Ｈｏｇｇｅｐｈａｓｅ  ｄｅｔｅｃｔｏｒ（以下、ホッジ位相検出回路という）が知られている。
【０００９】
このホッジ位相検出回路は、図９に示すように、Ｄフリップフロップ（ＤＦＦ）１１、アンド回路１２、Ｄフリップフロップ１３、およびアンド回路１４からなり、Ｄフリップフロップ１１のデータ入力端子（Ｄ）に入力されるランダムな入データと、Ｄフリップフロップ１３のクロック入力端子（Ｃ）に入力される比較クロックとを比較し、その比較の結果に応じて、比較クロックの位相を進めるアップ信号ＵＰと、比較クロックの位相を遅らすダウン信号ＤＷとを生成するようになっている。
【００１０】
次に、このような位相検出回路の動作の一例について、図１０を参照して説明する。
例えば、Ｄフリップフロップ１１のデータ入力端子（Ｄ）とクロック入力端子（Ｃ）に、図１０（Ａ）に示すようなランダムな入力データと、図１０（Ｂ）に示すような比較クロックを反転した反転比較クロックとがそれぞれ入力されており、かつ、Ｄフリップフロップ１３のクロック端子（Ｃ）に図１０（Ｃ）に示すような比較クロックが入力されているものとする。
【００１１】
いま、時刻ｔ１において、図１０（Ａ）に示すように入力データが立ち上がるとともに、図１０（Ｃ）に示すように比較クロックが立ち上がったものとする。このとき、Ｄフリップフロップ１１の出力Ｎ１は、図１０（Ｄ）に示すようにＬレベルであってその反転出力端子（ＱＮ）はＨレベルにあるので、アンド回路１２の出力であるアップ信号ＵＰは、図１０（Ｆ）に示すように立ち上がる。
【００１２】
その後、時刻ｔ２において、図１０（Ｂ）に示すように反転比較クロックが立ち上がると、その立ち上がりでＤフリップフロップ１１の出力Ｎ１は図１０（Ｄ）に示すように立ち上がり、その反転出力端子（ＱＮ）の出力は立ち下がるので、アンド回路１２のアップ信号ＵＰは図１０（Ｆ）に示すように立ち下がる。
また、Ｄフリップフロップ１１の出力Ｎ１が上記のように立ち上がると、このとき、Ｄフリップフロップ１３の出力端子（Ｑ）の出力Ｎ２は、図１０（Ｅ）に示すようにＬレベルであってその反転出力端子（ＱＮ）はＨレベルにあるので、アンド回路１４の出力であるダウン信号ＤＮは、図１０（Ｇ）に示すように立ち上がる。
【００１３】
次に、図１０（Ｃ）に示すように時刻ｔ３において比較クロックが立ち上がると、Ｄフリップフロップ１３の出力Ｎ２は図１０（Ｅ）に示すように立ち上がり、その反転出力端子（ＱＮ）の出力は立ち下がるので、アンド回路１４のダウン信号ＤＮは図１０（Ｇ）に示すように立ち下がる。
このような動作により、入力データの立ち上がりが比較クロックの立ち上がりと比較され、その比較の結果に応じて、図１０（Ｆ）（Ｇ）に示すようなアップ信号ＵＰとダウン信号ＤＮとが生成される。
【００１４】
【発明が解決しようとする課題】
ところで、図６に示すような位相周波数比較器２では、入力データと比較クロックの各立ち上がりが一致したロック状態で、入力データにジッタがない場合には、アップ信号とダウン信号とを出力しないという利点がある。
その反面、図６に示すようにＴ／２遅延回路１とパルスマスク回路６を必要とし、Ｔ／２遅延回路１は高精度なものが要求されという不具合がある。
【００１５】
一方、ＥＸ−ＯＲ回路を用いた位相比較回路では、上記のようなＴ／２遅延回路やパルスマスク回路が不要となってＰＬＬ回路の全体の構成は簡易となる。しかし、図８（Ｃ）（Ｄ）に示すように、入力データと比較クロックがロック状態で入力データにジッタがない場合にも、アップ信号ＵＰとダウン信号ＤＮが出力されるという不具合がある。また、そのアップ信号ＵＰとダウン信号ＤＮは、入力データの長さに依存したものとなるので、入力データの長さがＴ／２である必要があるというように制限される不都合がある。
【００１６】
さらに、図９に示すようなホッジ位相検出回路では、上記のようなＴ／２遅延回路やパルスマスク回路が不要となってＰＬＬ回路全体の構成が簡易になる上に、上記のように入力データの長さがＴ／２に制限されるような不具合がない。
しかし、入力データと比較クロックがロック状態で入力データにジッタがない場合にも、図１０（Ｆ）（Ｇ）に示すように、異なるタイミングでアップ信号ＵＰとダウン信号ＤＮが出力されてこれらがループフィルタで平滑化されるので、ループフィルタの出力電圧が変化するという不具合があり、この結果、ＰＬＬ回路の動作が不安定になるおそれがある。
【００１７】
そこで、本発明の目的は、上記の点に鑑み、入力データと比較クロックがロック状態でジッタがない場合に、アップ信号とダウン信号の出力を禁止するようにし、ＰＬＬ回路の動作を安定化できる位相比較回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１〜請求項３に記載の各発明は以下のように構成した。  
【００１９】
請求項１に記載の発明は、入力信号と比較クロックの位相を比較し、その比較の結果に応じて、前記比較クロックの位相を進めるアップ信号と、その位相を遅らせるダウン信号とをそれぞれ生成する位相比較回路であって、前記比較クロックを反転した反転比較クロックで前記入力信号をラッチし、このラッチ信号および前記入力信号に基づいて第１の信号を生成して出力する第１の論理回路と、前記第１の信号を所定時間遅延して前記アップ信号として出力する第１の遅延回路と、前記比較クロックを前記第１の遅延回路の遅延時間と同じ遅延時間だけ遅延する第２の遅延回路と、前記第２の遅延回路で遅延された比較クロックで前記入力信号をラッチして第２の信号を生成するとともに、前記反転比較クロックを前記第２の遅延回路の遅延時間と同じ遅延時間だけ遅らせたクロックで前記第２の信号をラッチして第３の信号を生成し、前記第２の信号および前記第３の信号に基づいて前記ダウン信号を生成出力する第２の論理回路と、を備えるようにしたことを特徴とするものである。
【００２０】
請求項２に記載の発明は、請求項１に記載の位相比較回路において、前記第１の論理回路は、前記反転比較クロックで前記入力信号をラッチしこのラッチ信号を反転出力する第１のＤフリップフロップと、前記入力信号と第１のＤフリップフロップの反転出力の論理積演算を行う第１のアンド回路とを含み、前記第２の論理回路は、前記第２の遅延回路で遅延された比較クロックで前記入力信号をラッチして出力する第２のＤフリップフロップと、前記反転比較クロックを前記第２の遅延回路の遅延時間と同じ遅延時間だけ遅らせたクロックで前記第２のＤフリップフロップのラッチ出力をラッチし、そのラッチ信号を反転出力する第３のＤフリップフロップと、前記第２のＤフリップフロップのラッチ出力と前記第３のＤフリップフロップの反転出力の論理積演算を行う第２のアンド回路と、を含むことを特徴とするものである。
【００２１】
請求項３に記載の発明は、請求項１に記載の位相比較回路において、前記第１の論理回路は、前記反転比較クロックで前記入力信号をラッチして出力する第１のＤフリップフロップと、前記入力信号と第１のＤフリップフロップのラッチ出力の排他的論理和演算を行う第１の排他的論理和演算回路とを含み、前記第２の論理回路は、前記第２の遅延回路で遅延された比較クロックで前記入力信号をラッチして出力する第２のＤフリップフロップと、前記反転比較クロックを前記第２の遅延回路の遅延時間と同じ遅延時間だけ遅らせたクロックで前記第２のＤフリップフロップのラッチ出力をラッチして出力する第３のＤフリップフロップと、前記第２のＤフリップフロップのラッチ出力と前記第３のＤフリップフロップのラッチ出力の排他的論理和演算を行う第２の排他的論理和演算回路と、を含むことを特徴とするものである。
【００２２】
以上のように、本発明では、入力信号と比較クロックに位相のずれがない場合には、アップ信号とダウン信号は、所定の同一のタイミングで所定の同一時間だけ生成するようにした。
従って、本発明によれば、入力信号と比較クロックに位相のずれがない場合には、アップ信号とダウン信号はキャンセルされて両信号の出力が禁止されるので、ＰＬＬ回路に適用した場合にその動作の安定化に寄与することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
まず、本発明の位相比較回路の第１実施形態の構成について、図１を参照して説明する。
この第１実施形態に係る位相比較回路は、入力データ（入力信号）と比較クロックの立ち上がりエッジ同士を比較するものであり、図１に示すように、第１の論理回路２１と、固定遅延回路２２と、固定遅延回路２３と、固定遅延回路２４と、第２の論理回路２５と、入力端子２６〜２８と、出力端子２９、３０とを備えている。
【００２４】
第１の論理回路２１は、比較クロックを反転した反転比較クロックにより入力データをラッチするとともに、そのラッチした入力データを反転出力するＤフリップフロップ（ＤＦＦ）２１１と、入力データとＤフリップフロップ２１１の反転出力との論理積演算を行う２入力のアンド回路２１２と、からなる。
Ｄフリップフロップ２１１は、そのデータ入力端子（Ｄ）がランダムな入力データが入力される入力端子２６に接続されるとともに、そのクロック入力端子（Ｃ）が反転比較クロックが入力される入力端子２７に接続されている。また、Ｄフリップフロップ２１１は、その反転出力端子（ＱＮ）がアンド回路２１２の一方の入力端子に接続され、アンド回路２１２の他方の入力端子は入力端子２６に接続されている。さらに、アンド回路２１２の出力側は固定遅延回路２２の入力側に接続されている。
【００２５】
固定遅延回路２２は、アンド回路２１２の出力信号ＵＰ−Ｂを所定の遅延時間だけ遅延させる回路であり、その遅延させた出力信号が比較クロックの位相を進めるアップ信号ＵＰとして出力端子２９から出力されるようになっている。
固定遅延回路２３は、反転比較クロックを所定の遅延時間だけ遅延させる回路であり、その遅延させた反転比較クロックを第２論理回路２５のＤフリップフロップ２５２のクロック入力端子（Ｃ）に供給するようになっている。
【００２６】
固定遅延回路２４は、比較クロックを所定の遅延時間だけ遅延させる回路であり、その遅延させた比較クロックを第２論理回路２５のＤフリップフロップ２５１のクロック入力端子（Ｃ）に供給するようになっている。
ここで、固定遅延回路２２〜２４は、その各遅延時間が同一の時間になるように構成されている。
【００２７】
第２の論理回路２５は、固定遅延回路２４で遅延された比較クロックにより入力データをラッチして出力するＤフリップフロップ２５１と、固定遅延回路２３で遅延された反転比較クロックによりＤフリップフロップ２５１のラッチデータをラッチするとともに、そのラッチしたデータを反転出力するＤフリップフロップ２５２と、Ｄフリップフロップ２５１のラッチデータとＤフリップフロップ２５２の反転出力端子（ＱＮ）の出力との論理積演算を行う２入力のアンド回路２５３とからなり、アンド回路２５３の出力信号が比較クロックの位相を遅らせるダウン信号ＤＮとして出力端子３０から出力されるようになっている。
【００２８】
Ｄフリップフロップ２５１は、そのデータ入力端子（Ｄ）が入力端子２６に接続されるとともに、そのクロック入力端子（Ｃ）が固定遅延回路２４の出力側に接続されている。また、Ｄフリップフロップ２５１は、その出力端子（Ｑ）がＤフリップフロップ２５２のデータ入力端子（Ｄ）に接続されとともに、アンド回路２５３の一方の入力端子に接続されている。
【００２９】
Ｄフリップフロップ２５２は、そのクロック入力端子（Ｃ）が固定遅延回路２３の出力側に接続されるとともに、その反転出力端子（ＱＮ）がアンド回路２５３の他方の入力端子に接続されている。また、アンド回路２５３の出力側は、出力端子３０に接続されている。
次に、このような構成からなる第１実施形態の動作例について、図２を参照して説明する。
【００３０】
いま、時刻ｔ１において、例えば、図２（Ａ）に示すように入力データが立ち上がるとともに、図２（Ｂ）に示すように比較クロックが立ち上がったものとする。
このように時刻ｔ１で入力データが立ち上がると、このときＤフリップフロップ２１１の反転出力Ｎ１は、図２（Ｆ）に示すようにＨレベルにある。このため、アンド回路２１２の出力信号ＵＰ−Ｂは図２（Ｇ）に示すように立ち上がり、この出力信号ＵＰ−Ｂは固定遅延回路２２で遅延され、固定遅延回路２２から出力されるアップ信号ＵＰは図２（Ｈ）に示すようになる。
【００３１】
時刻ｔ２において、固定遅延回路２４の出力（遅延された比較クロック）が図２（Ｃ）に示すように立ち上がると、この立ち上がりでＤフリップフロップ２５１の出力Ｎ２は図２（Ｉ）に示すように立ち上がる。このとき、Ｄフリップフロップ２５２の出力Ｎ３は、図２（Ｊ）に示すようにＨレベルにあるので、アンド回路２５３から出力されるダウン信号ＤＮは、図２（Ｋ）に示すように立ち上がる。
【００３２】
時刻ｔ３において、図２（Ｄ）に示すように反転比較クロックが立ち上がると、このときにはＤフリップフロップ２１１の反転出力Ｎ１が図２（Ｆ）のように立ち下がり、これに伴ってアンド回路２１２の出力信号ＵＰ−Ｂは図２（Ｇ）に示すように立ち下がる。
時刻ｔ４において、固定遅延回路２３の出力が図２（Ｅ）に示すように立ち上がると、Ｄフリップフロップ２５２の反転出力Ｎ３が図２（Ｊ）に示すように立ち下がるので、これに伴いアンド回路２５３からのダウン信号ＤＮは図２（Ｋ）に示すように立ち下がる。
【００３３】
その後、時刻ｔ５において、図２（Ａ）に示すように入力データが立ち上がるとともに、図２（Ｂ）に示すように比較クロックが立ち上がったものとする。
このように時刻ｔ５において入力データが立ち上がると、このときＤフリップフロップ２１１の反転出力Ｎ１は、図２（Ｆ）に示すようにＨレベルにある。このため、アンド回路２１２の出力信号ＵＰ−Ｂは、図２（Ｇ）に示すように立ち上がる。
【００３４】
時刻ｔ６において、固定遅延回路２４の出力が図２（Ｃ）に示すように立ち上がると、この立ち上がりでＤフリップフロップ２５１の出力Ｎ２は図２（Ｉ）に示すように立ち上がる。このとき、Ｄフリップフロップ２５２の出力Ｎ３は、図２（Ｊ）に示すようにＨレベルにあるので、アンド回路２５３から出力されるダウン信号ＤＮは、図２（Ｋ）に示すように立ち上がる。
【００３５】
時刻ｔ７において、図２（Ｄ）に示すように反転比較クロックが立ち上がると、このときにはＤフリップフロップ２１１の反転出力Ｎ１が図２（Ｆ）のように立ち下がり、これに伴ってアンド回路２１２の出力信号ＵＰ−Ｂは図２（Ｇ）に示すように立ち下がる。
時刻ｔ８において、固定遅延回路２３の出力が図２（Ｅ）に示すように立ち上がると、この立ち上がりでＤフリップフロップ２５２の反転出力Ｎ３が図２（Ｊ）に示すように立ち下がるので、これに伴いアンド回路２５３からのダウン信号ＤＮは図２（Ｋ）に示すように立ち下がる。
【００３６】
その後、時刻ｔ９において、図２（Ａ）に示すように入力データが立ち上がると、このときＤフリップフロップ２１１の反転出力Ｎ１は、図２（Ｆ）に示すようにＨレベルにあるので、アンド回路２１２の出力信号ＵＰ−Ｂは、図２（Ｇ）に示すように立ち上がる。
時刻ｔ１０において図２（Ｂ）に示すように比較クロックが立ち上がり、さらに時刻ｔ１１において、固定遅延回路２４の出力が図２（Ｃ）に示すように立ち上がると、この立ち上がりでＤフリップフロップ２５１の出力Ｎ２は図２（Ｉ）に示すように立ち上がる。このとき、Ｄフリップフロップ２５２の出力Ｎ３は、図２（Ｊ）に示すようにＨレベルにあるので、アンド回路２５３から出力されるダウン信号ＤＮは、図２（Ｋ）に示すように立ち上がる。
【００３７】
時刻ｔ１２において、図２（Ｄ）に示すように反転比較クロックが立ち上がると、このときにはＤフリップフロップ２１１の反転出力Ｎ１が図２（Ｆ）のように立ち下がり、これに伴ってアンド回路２１２の出力信号ＵＰ−Ｂは図２（Ｇ）に示すように立ち下がる。
時刻ｔ１３において、固定遅延回路２３の出力が図２（Ｅ）に示すように立ち上がると、この立ち上がりでＤフリップフロップ２５２の反転出力Ｎ３が図２（Ｊ）に示すように立ち下がるので、これに伴いアンド回路２５３からのダウン信号ＤＮは図２（Ｋ）に示すように立ち下がる。
【００３８】
以上のような動作により、入力データと比較クロックとの立ち上がりエッジ同士が比較され、両者に位相のずれがある場合には（図２のｃの場合）、アップ信号ＵＰとダウン信号ＤＮとは、図２（Ｈ）（Ｋ）に示すようにそのずれに応じて異なるタイミングで異なる時間だけ生成される。
一方、その両者に位相のずれがない場合には（図２のａ、ｂの場合）、アップ信号ＵＰとダウン信号ＤＮとは、図２（Ｈ）（Ｋ）に示すように所定の同一のタイミングで所定の同一時間だけ生成される。このため、この第１実施形態によれば、アップ信号ＵＰとダウン信号ＤＮはキャンセルされて両信号の出力が禁止されるので、ＰＬＬ回路に適用した場合にその動作の安定化に寄与することができる。
【００３９】
次に、本発明の位相比較回路の第２実施形態の構成について、図３を参照して説明する。
この第２実施形態に係る位相比較回路は、入力データの立ち上がりと立ち下がりの両エッジを、比較クロックの立ち上がりエッジと比較するものであり、図３に示すように、第１の論理回路３１と、固定遅延回路２２と、固定遅延回路２３と、固定遅延回路２４と、第２の論理回路３２と、入力端子２６〜２８と、出力端子２９、３０とを備えている。
【００４０】
第１の論理回路３１は、比較クロックを反転した反転比較クロックにより入力データをラッチするとともに、そのラッチした入力データを出力するＤフリップフロップ３１１と、入力データとＤフリップフロップ３１１のラッチ出力との排他的倫理和演算を行う２入力の排他的論理和回路３１２とからなる。
Ｄフリップフロップ３１１は、そのデータ入力端子（Ｄ）が入力端子２６に接続されるとともに、そのクロック入力端子（Ｃ）が入力端子２７に接続されている。また、Ｄフリップフロップ３１１は、その出力端子（Ｑ）が排他的論理和回路３１２の一方の入力端子に接続され、排他的論理和回路３１２の他方の入力端子は入力端子２６に接続されている。さらに、排他的論理和回路３１２の出力側は固定遅延回路２２の入力側に接続されている。
【００４１】
固定遅延回路２２は、排他的論理和回路３１２の出力信号ＵＰ−Ｂを所定の遅延時間だけ遅延させる回路であり、その遅延させた出力信号がアップ信号ＵＰとして出力端子２９から出力されるようになっている。
固定遅延回路２３は、反転比較クロックを所定の遅延時間だけ遅延させる回路であり、その遅延させた反転比較クロックを第２論理回路３２のＤフリップフロップ３２２のクロック入力端子（Ｃ）に供給するようになっている。
【００４２】
固定遅延回路２４は、比較クロックを所定の遅延時間だけ遅延させる回路であり、その遅延させた比較クロックを第２論理回路３２のＤフリップフロップ３２１のクロック入力端子（Ｃ）に供給するようになっている。
ここで、固定遅延回路２２〜２４は、その各遅延時間が同一の時間になるように構成されている。
【００４３】
第２の論理回路３２は、固定遅延回路２４で遅延された比較クロックにより入力データをラッチして出力するＤフリップフロップ３２１と、固定遅延回路２３で遅延された反転比較クロックによりＤフリップフロップ３２１のラッチデータをラッチして出力するＤフリップフロップ３２２と、Ｄフリップフロップ３２１のラッチデータとＤフリップフロップ３２２のラッチデータとの排他的論理和演算を行う２入力の排他的論理和演算回路３２３とからなり、排他的論理和演算回路３２３の出力信号が比較クロックの位相を遅らせるダウン信号ＤＮとして出力端子３０から出力されるようになっている。
【００４４】
Ｄフリップフロップ３２１は、そのデータ入力端子（Ｄ）が入力端子２６に接続されるとともに、そのクロック入力端子（Ｃ）が固定遅延回路２４の出力側に接続されている。また、Ｄフリップフロップ３２１は、その出力端子（Ｑ）がＤフリップフロップ３２２のデータ入力端子（Ｄ）に接続されとともに、排他的論理和回路３２３の一方の入力端子に接続されている。
【００４５】
Ｄフリップフロップ３２２は、そのクロック入力端子（Ｃ）が固定遅延回路２３の出力側に接続されるとともに、その出力端子（Ｑ）が排他的論理和回路３２３の他方の入力端子に接続されている。また、排他的論理和回路３２３の出力側は、出力端子３０に接続されている。
次に、このような構成からなる第２実施形態の動作例について、図４を参照して説明する。
【００４６】
いま、時刻ｔ１において、例えば、図４（Ａ）に示すように入力データが立ち上がるとともに、図４（Ｂ）に示すように比較クロックが立ち上がったものとする。
このように入力データが立ち上がると、このときＤフリップフロップ３１１の出力Ｎ１は、図４（Ｆ）に示すようにＬレベルにある。このため、排他的論理和回路３１２の出力信号ＵＰ−Ｂは図４（Ｇ）に示すように立ち上がり、この出力信号ＵＰ−Ｂは固定遅延回路２２で遅延され、固定遅延回路２２から出力されるアップ信号ＵＰは図４（Ｈ）に示すようになる。
【００４７】
時刻ｔ２において、固定遅延回路２４の出力（遅延された比較クロック）が図４（Ｃ）に示すように立ち上がると、この立ち上がりでＤフリップフロップ３２１の出力Ｎ２は図４（Ｉ）に示すように立ち上がる。このとき、Ｄフリップフロップ３２２の出力Ｎ３は、図４（Ｊ）に示すようにＬレベルにあるので、排他的論理和回路３２３から出力されるダウン信号ＤＮは図４（Ｋ）に示すように立ち上がる。
【００４８】
時刻ｔ３において、図４（Ｄ）に示すように反転比較クロックが立ち上がると、この立ち上がりでＤフリップフロップ３１１の出力Ｎ１が図４（Ｆ）のように立ち上がり、これに伴って排他的論理和回路３１２の出力信号ＵＰ−Ｂは図４（Ｇ）に示すように立ち下がる。
時刻ｔ４において、固定遅延回路２３の出力が図４（Ｅ）に示すように立ち上がると、Ｄフリップフロップ３２２の出力Ｎ３が図４（Ｊ）に示すように立ち上がるので、これに伴い排他的論理和回路３２３からのダウン信号ＤＮは図４（Ｋ）に示すように立ち下がる。
【００４９】
その後、時刻ｔ５において、図４（Ａ）に示すように入力データが立ち下がるとともに、図４（Ｂ）に示すように比較クロックが立ち上がると、その入力データの立ち下がりで、排他的論理和回路３１２の出力信号ＵＰ−Ｂは図４（Ｇ）に示すように立ち上がる。
時刻ｔ６において、固定遅延回路２４の出力が図４（Ｃ）に示すように立ち上がると、この立ち上がりでＤフリップフロップ３２１の出力Ｎ２は図４（Ｉ）に示すように立ち下がる。このとき、Ｄフリップフロップ３２２の出力Ｎ３は、図４（Ｊ）に示すようにＨレベルにあるので、排他的論理和回路３２３から出力されるダウン信号ＤＮは図４（Ｋ）に示すように立ち上がる。
【００５０】
時刻ｔ７において、図４（Ｄ）に示すように反転比較クロックが立ち上がると、この立ち上がりでＤフリップフロップ３１１の出力Ｎ１が図４（Ｆ）のように立ち下がり、これに伴って排他的論理和回路３１２の出力信号ＵＰ−Ｂは図４（Ｇ）に示すように立ち下がる。
時刻ｔ８において、固定遅延回路２３の出力が図４（Ｅ）に示すように立ち上がると、Ｄフリップフロップ３２２の出力Ｎ３が図４（Ｊ）に示すように立ち下がるので、これに伴い排他的論理和回路３２３から出力されるダウン信号ＤＮは図４（Ｋ）に示すように立ち下がる。
【００５１】
その後、時刻ｔ９において、図４（Ａ）に示すように入力データが立ち上がると、その入力データの立ち上がりで、排他的論理和回路３１２の出力信号ＵＰ−Ｂは図４（Ｇ）に示すように立ち上がる。
時刻ｔ１０において、図４（Ｂ）に示すように比較クロックが立ち上がり、さらに時刻ｔ１１において、固定遅延回路２４の出力が図４（Ｃ）に示すように立ち上がると、この立ち上がりでＤフリップフロップ３２１の出力Ｎ２は図４（Ｉ）に示すように立ち上がる。このとき、Ｄフリップフロップ３２２の出力Ｎ３は、図４（Ｊ）に示すようにＬレベルにあるので、排他的論理和回路３２３から出力されるダウン信号ＤＮは図４（Ｋ）に示すように立ち上がる。
【００５２】
時刻ｔ１２において、図４（Ｄ）に示すように反転比較クロックが立ち上がると、この立ち上がりでＤフリップフロップ３１１の出力Ｎ１が図４（Ｆ）のように立ち上がり、これに伴って排他的論理和回路３１２の出力信号ＵＰ−Ｂは図４（Ｇ）に示すように立ち下がる。
時刻ｔ１３において、固定遅延回路２３の出力が図４（Ｅ）に示すように立ち上がると、Ｄフリップフロップ３２２の出力Ｎ３が図４（Ｊ）に示すように立ち上がるので、これに伴い排他的論理和回路３２３から出力されるダウン信号ＤＮは図４（Ｋ）に示すように立ち下がる。
【００５３】
その後、時刻ｔ１４において、図４（Ｂ）に示すように比較クロックが立ち上がり、さらに時刻ｔ１５において、固定遅延回路２４の出力が図４（Ｃ）に示すように立ち上がると、この立ち上がりでＤフリップフロップ３２１の出力Ｎ２は図４（Ｉ）に示すように立ち下がる。このとき、Ｄフリップフロップ３２２の出力Ｎ３は、図４（Ｊ）に示すようにＨレベルにあるので、排他的論理和回路３２３から出力されるダウン信号ＤＮは図４（Ｋ）に示すように立ち上がる。
【００５４】
時刻ｔ１６において、図４（Ａ）に示すように入力データが立ち下がると、その入力データの立ち下がりで、排他的論理和回路３１２の出力信号ＵＰ−Ｂは図４（Ｇ）に示すように立ち上がる。
時刻ｔ１７において、図４（Ｄ）に示すように反転比較クロックが立ち上がると、この立ち上がりでＤフリップフロップ３１１の出力Ｎ１が図４（Ｆ）のように立ち下がり、これに伴って排他的論理和回路３１２の出力信号ＵＰ−Ｂは図４（Ｇ）に示すように立ち下がる。
【００５５】
時刻ｔ１８において、固定遅延回路２３の出力が図４（Ｅ）に示すように立ち上がると、Ｄフリップフロップ３２２の出力Ｎ３が図４（Ｊ）に示すように立ち下がるので、これに伴い排他的論理和回路３２３から出力されるダウン信号ＤＮは図４（Ｋ）に示すように立ち下がる。
以上のような動作により、入力データの立ち上がりおよび立ち下がりの両エッジと、比較クロックの立ち上がりエッジとが比較され、両者に位相のずれがある場合には（図４のｃ、ｄの場合）、アップ信号ＵＰとダウン信号ＤＮとは、図４（Ｈ）（Ｋ）に示すようにそのずれに応じて異なるタイミングで異なる時間だけ生成される。
【００５６】
一方、その両者に位相のずれがない場合には（図４のａ、ｂの場合）、アップ信号ＵＰとダウン信号ＤＮとは、図４（Ｈ）（Ｋ）に示すように所定の同一のタイミングで所定の同一時間だけ生成される。このため、この第２実施形態によれば、アップ信号ＵＰとダウン信号ＤＮはキャンセルされて両信号の出力が禁止されるので、ＰＬＬ回路に適用した場合にその動作の安定化に寄与することができる。
【００５７】
【発明の効果】
以上述べたように、本発明によれば、入力信号と比較クロックに位相のずれがない場合には、アップ信号とダウン信号はキャンセルされて両信号の出力が禁止されるので、ＰＬＬ回路に適用した場合にその動作の安定化に寄与することができる。
【図面の簡単な説明】
【図１】本発明の位相比較回路の第１実施形態の構成例を示す回路図である。
【図２】その第１実施形態の動作を説明するタイムチャートである。
【図３】本発明の位相比較回路の第２実施形態の構成例を示す回路図である。
【図４】その第１実施形態の動作を説明するタイムチャートである。
【図５】従来の位相比較回路の動作を概念的に説明する説明図である。
【図６】Ｔ／２ディレイ方式の位相周波数比較回路を含むＰＬＬ回路の全体の構成図である。
【図７】ぞのＰＬＬ回路の動作を説明する波形図である。
【図８】排他的論理和回路を用いた位相比較回路の動作を説明する図である。
【図９】ホッジ位相検出回路の構成を示す回路図である。
【図１０】ホッジ位相検出回路の動作を説明するタイムチャートである。
【符号の説明】
２１、３１  第１の論理回路
２２〜２４  固定遅延回路
２５、３２  第２の論理回路
２６〜２８  入力端子
２９、３０  出力端子
２１１、２５１、２５２  Ｄフリップフロップ
３１１、３２１、３２２  Ｄフリップフロップ
２１２、２５３  アンド回路
３１２、３２２  排他的論理和回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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