(57)【特許請求の範囲】
【請求項１】
メモリセル部及び周辺回路素子部からなる半導体素子であって、
前記メモリセル部は、
半導体基板の上面の前記メモリセル部となる位置に形成されたトンネル酸化膜と、
該トンネル酸化膜の上面に形成されたフローティングゲート電極と、
該フローティングゲート電極の上面に形成された層間絶縁膜と、
該層間絶縁膜の上面に形成された制御ゲート電極と、
前記半導体基板の内部にて、隣接する前記制御ゲート電極に挟まれて形成され不純物濃度が相対的に高い第１高濃度不純物領域と、
前記半導体基板の内部にて、前記フローティングゲート電極を挟んで前記第１高濃度不純物領域の反対側に形成され不純物濃度が前記第１高濃度不純物領域とほぼ等しい第２高濃度不純物領域と、
該第２高濃度不純物領域と前記フローティングゲート電極の前記第２高濃度不純物領域に近接する側の端との間で前記半導体基板の内部に形成され不純物濃度が前記第１及び第２高濃度不純物領域と比べ相対的に低い第１低濃度不純物領域と、
前記第１低濃度不純物領域の近傍で前記半導体基板の内部に形成された第１ハロイオン注入層と、を備えて構成されるものであり、
前記第１高濃度不純物領域が、単一接合構造を有する共通ソース領域を形成し、
前記第２高濃度不純物領域、前記第１低濃度不純物領域、及び前記第１ハロイオン注入層が、ＬＤＤ構造を有するドレイン領域を形成し、
前記共通ソース領域が、前記ドレイン領域よりも前記フローティングゲート電極とオーバーラップし、
前記周辺回路素子部は、
半導体基板の上面の前記周辺回路素子部となる位置に形成されたゲート酸化膜と、
該ゲート酸化膜の上面に形成されたゲート電極と、
前記半導体基板の内部にて前記ゲート電極の両側にそれぞれ形成され不純物濃度が相対的に低い第２低濃度不純物領域と、
前記半導体基板の内部にて前記第２低濃度不純物領域の外側に形成され不純物濃度が前記第２低濃度不純物領域と比べ相対的に高い第３高濃度不純物領域と、
前記第２低濃度不純物領域の近傍に形成された第２ハロイオン注入層と、を備えて構成されるものである
ことを特徴とする半導体メモリ素子。
【請求項２】
前記メモリセル部にプログラムされた記憶内容を消去するには、前記メモリセル部の制御ゲート電極には負電圧を印加し、ソースには５Ｖ以下の低電圧を印加することを特徴とする請求項１記載の半導体メモリ素子。
【請求項３】
半導体基板の所定部位にアクティブ領域とフィールド酸化膜からなる非アクティブ領域とをそれぞれ形成するステップと、
前記半導体基板の上面のメモリセル部となる位置にトンネル酸化膜を形成するステップと、
該トンネル酸化膜の上面にポリシリコンパターンを形成するステップと、
該ポリシリコンパターンの上面に層間絶縁膜を形成するステップと、
前記半導体基板の上面の周辺回路素子部となる位置にゲート酸化膜を形成するステップと、
前記層間絶縁膜の上面に前記メモリセル部の制御ゲート電極を形成すると同時に前記ゲート酸化膜の上面に前記周辺回路素子部のゲート電極を形成するステップと、
前記制御ゲート電極をマスクとし、前記ポリシリコンパターンを食刻してフローティングゲート電極を形成するステップと、
前記半導体基板の内部にて前記制御ゲート電極の両側及び前記ゲート電極の両側に第1導電型の不純物イオンを注入し不純物濃度が相対的に低い低濃度不純物領域を前記メモリセル部及び前記周辺回路素子部の両領域に同時に形成するステップと、
該低濃度不純物領域の近傍に第２導電型の不純物イオンを注入してハロイオン注入層を前記メモリセル部及び前記周辺回路素子部の両領域に同時に形成するステップと、
前記制御ゲート電極及びゲート電極の両側の側壁に側壁スペーサをそれぞれ形成するステップと、
前記メモリセル部の共通ソース領域のみが露出されるように前記半導体基板上の全面に共通ソースマスクを形成するステップと、
該共通ソースマスクを用いて前記フィールド酸化膜を部分的に食刻すると同時に前記共通ソース領域に隣接した側壁スペーサを部分的に食刻するステップと、
前記共通ソースマスクを除去するステップと、
前記制御ゲート電極とゲート電極と側壁スペーサとをマスクとして前記半導体基板内に、前記低濃度不純物領域と比べて相対的に高濃度の第1導電型の不純物イオンを注入した後で熱処理を施して高濃度不純物領域である単一接合構造を有する前記メモリセル部の前記共通ソース領域、ＬＤＤ構造を有する前記メモリセル部のドレイン領域、並びに、ＬＤＤ構造を有する前記周辺回路素子部のソース領域及びドレイン領域を同時に形成するステップと、を順次行う
ことを特徴とする半導体メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュＥＥＰＲＯＭ(Flash Electrically Erasable Programmable ＲＯＭ）となる半導体メモリ素子に関するもので、詳しくは、メモリセル部のドレインと周辺回路素子部のソース及びドレインとを同様に構成した半導体メモリ素子の構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来の半導体メモリ素子としてのフラッシュＥＥＰＲＯＭ素子は、図１１に示したように、半導体基板100の上面に、非アクティブ領域または素子隔離領域に該当するフィールド酸化膜101、及びアクティブ領域102がそれぞれ複数組形成され、上記のアクティブ領域102と直交する方向に複数のフローティングゲートＦＧが形成され、それぞれのフローティングゲートＦＧの上面には、図示省略の絶縁膜を介して制御ゲートＣＧが前記フローティングゲートＦＧと同一方向に形成されていた。そして、上記のフローティングゲートＦＧの両側で前記アクティブ領域102の内側にはソース103及びドレイン104がそれぞれ形成され、前記ドレイン104の所定領域にはコンタクトホール105が穿孔形成され、また、前記制御ゲートＣＧと直交する方向に形成されたビットラインＢＬには前記ドレイン104が連結されていた。
【０００３】
図１１において、符号110が付された点線の内側は、フラッシュＥＥＰＲＯＭ素子の単位メモリセルを示している。そして、ＥＴＯＸ（ＥＰＲＯＭ  with  Tunnel  Oxide）型のフラッシュＥＥＰＲＯＭ素子の単位メモリセルは、図１２に示したように、半導体基板200の上面にフローティングゲートのゲート酸化膜であるトンネル酸化膜201が形成され、該トンネル酸化膜201の上面にポリシリコンからなるフローティングゲート電極202、層間絶縁膜203及び制御ゲート電極204が順次積層されていた。前記フローティングゲート電極202の両側で前記半導体基板200の内部にはソース205及びドレイン206がそれぞれ形成されており、前記ソース205は、不純物濃度が相対的に高い不純物層（n+層）からなる第1ソース205a、及び該第1ソース205aと比べて不純物濃度が相対的に低い不純物層（n-層）からなる第2ソース205bから構成された、いわゆる傾斜接合（graded  junction）構造を有していた。また、前記ドレイン206は、前記第1ソース205aと同様の高濃度不純物層（n+層）からなっていた。
【０００４】
このように構成された従来のフラッシュＥＥＰＲＯＭ素子において、ソース205は、n+層からなる第1ソース205aとn-層からなる第2ソース205bとの傾斜接合構造を有していたが、ドレイン206と半導体基板200は、n+層とp+層との接合構造の非対称構造を有しており、その理由について以下に説明する。
【０００５】
即ち、フラッシュＥＥＰＲＯＭ素子がプログラム動作を行う際には、ドレイン206には８V、制御ゲート電極204には１２Vの高電圧がそれぞれ印加されるため、前記ドレイン206からホットエレクトロン(hot electron)が発生し、このホットエレクトロンは、トンネル酸化膜201を通ってフローティングゲート電極202に流入するようになるが、このとき、ドレイン206と半導体基板200とをn+層とp+層との接合から構成された急接合（abrupt junction）構造で形成すると、ホットエレクトロンの発生が容易になりプログラム動作の速度を向上させることができるからであった。
【０００６】
一方、消去の際には、ソース205に１０V以上の高電圧を印加して、上記のフローティングゲート電極202内に流入したホットエレクトロンを前記ソース205に放出させるが、このとき、第1ソース205a及び第2ソース205bを傾斜接合構造により段階的に形成してn型ソース205の内部の不純物濃度を緩やかに減少させると、ソース接合が高電圧に耐えられるようになるからであった。
【０００７】
しかし、このような構造を有する従来のフラッシュＥＥＰＲＯＭ素子においては、ソース205が側面拡散されるため、セルの面積が増加するという問題点があった。
【０００８】
そこで、側面拡散によるセルの面積の増加を抑制し、ソース接合の信頼性を向上させるために、ゲート電極には負電圧を印加し、ソースには５V以下の低電圧を印加する方法が提案されたが、この場合は、図１２に示したＥＴＯＸ型のフラッシュＥＥＰＲＯＭ素子のような深く緩やかな傾斜接合の構造になっていないため、ソースの側面拡散によるセル面積の増加を抑制することができたが、消去の際は、フローティングゲートとソース領域間とのオーバーラップ領域を必ず維持させなければならず、またプログラムを行う際は、ソース電圧による電圧降下を防止できるようにソースの不純物濃度を充分に高くしなければならなかった。例えば、ソースを形成するときのイオン注入量（dose）が２×１０15atoms／cm2以下であると、トンネルリングを行うときにフローティングゲートとソース領域間とのオーバーラップ領域において空乏層が形成されるため、ゲート電流が大きく低減するという問題点があった。
結局、ソースの構造は、緩やかな傾斜接合構造である必要はないが、ソースとドレインのドーピング濃度が相違する非対称構造を有していなければならなかった。
【０００９】
以上のように構成された従来のフラッシュＥＥＰＲＯＭ素子の製造方法について、図１３〜図１９に基づいて説明する。図１３〜図１９における分図（Ａ）の系統は、メモリセル部の製造工程を示した工程縦断面図であり、図１３〜図１９における分図（Ｂ）の系統は、周辺回路素子部の製造工程を示した工程縦断面図である。以下に、従来のフラッシュＥＥＰＲＯＭ素子全体を製造する工程順に、メモリセル部及び周辺回路素子部の製造工程を説明する。
【００１０】
まず、図１３に示したように、半導体基板300全体の上面に公知の部分シリコン酸化工程を施して素子隔離領域または非アクティブ領域に該当するフィールド酸化膜301を形成し、その他の領域はアクティブ領域302にする。
【００１１】
次に、図１３（Ａ）に示したように、メモリセル部が形成される部位となる前記半導体基板300の上面にトンネル酸化膜303及び図示省略の第1ポリシリコン層を順次形成した後、該第1ポリシリコン層が前記アクティブ領域302の上面のみに残留するようにパターニングして、第1ポリシリコン層パターン304を形成する。次いで、前記半導体基板300の全体構造の上面に酸化膜と窒化膜と酸化膜との多層膜構造の膜からなる層間絶縁膜305を形成する。ここで、該層間絶縁膜305は、図１１に示したフローティングゲートＦＧと制御ゲートＣＧとを絶縁する役割をすると共に、後の工程で形成される制御ゲートのゲート絶縁膜となる。
【００１２】
次に、図１４（Ｂ）に示したように、周辺回路素子部が形成される部位となる半導体基板300の上面に形成された前記層間絶縁膜305を除去し、洗浄工程を行った後、前記半導体基板300の上面全部に熱酸化を施して、ゲート酸化膜306を形成する。
【００１３】
次に、図１３（Ａ）に示した前記半導体基板300の上面全体に図示省略の第２ポリシリコン層を形成した後、公知のスタックゲートエッチ法により前記第２ポリシリコン層、層間絶縁膜305及び第1ポリシリコン層パターン304を順次食刻して図１４（Ａ）に示した第２ポリシリコン層パターンとしての制御ゲート電極307aと、該制御ゲート電極307aの下方側に位置し該制御ゲート電極307aと自己整列してパターニングされたフローティングゲート電極304aとを形成する。ここで、該フローティングゲート電極304aは、公知のスタックゲートエッチ法により前記第1ポリシリコン層パターン304をパターニングして形成される。このとき、図１４（Ｂ）に示したように、周辺回路素子部には前記第２ポリシリコン層をパターニングして形成されたゲート電極307bが同時に形成される。
【００１４】
そして、図１５（Ｂ）に示したように、周辺回路素子部における前記半導体基板300の上面に第１イオン注入マスク320を形成した後、図１５（Ａ）に示したように、メモリセル部のソース308及びドレイン309を形成するためのイオン注入を行う。
【００１５】
次に、前記第１イオン注入マスク320を除去し、図１６（Ａ）に示したように、メモリセル部における前記半導体基板300の上部に第２イオン注入マスク330を形成した後、図１６（Ｂ）に示したように、周辺回路素子部における前記ゲート電極307bの両側で前記半導体基板300の内部に不純物イオンを注入して、低濃度不純物（lightly  doped  drain；ＬＤＤ）領域310を形成する。
【００１６】
次に、図１７に示したように、前記第２イオン注入マスク330を除去した後、メモリセル部における前記フローティングゲート電極304a及び制御ゲート電極307aの両方の側壁、並びに周辺回路素子部における前記ゲート電極307bの両方の側壁に側壁スペーサ311をそれぞれ形成する。
【００１７】
次に、図１８に示したように、共通ソースを形成するためにメモリセル部及び周辺回路素子部における前記半導体基板300の上面に共通ソースマスク340を形成した後、図１８（Ａ）に示したように、該共通ソースマスク340を利用してメモリセル部におけるソースとソースの間を電気的に分離しているフィールド酸化膜を除去する共通ソースの食刻を行った後、該共通ソース領域に不純物イオンを高濃度に注入して共通ソース308aを形成する。
【００１８】
その後、メモリセル部における前記半導体基板300の上面に第3イオン注入マスク350を形成し、図１９（Ｂ）に示したように、周辺回路素子部における前記側壁スペーサ311の両側で半導体基板300の内部に不純物イオンを注入して、周辺回路素子部のソースとドレイン312を形成して、従来のフラッシュＥＥＰＲＯＭ素子の製造を終了していた。
【００１９】
【発明が解決しようとする課題】
しかし、このような従来のフラッシュＥＥＰＲＯＭ素子において、周辺回路素子部におけるソース及びドレインは、低濃度不純物（ＬＤＤ）領域を有しており、このソース及びドレインの形状並びに不純物濃度が同様な対称構造を有していたが、メモリセル部におけるソース及びドレインは、低濃度不純物（ＬＤＤ）構造を有さず、このソース及びドレインの形状並びに不純物濃度が非対称の構造を有していた。そのため、このような従来のフラッシュＥＥＰＲＯＭ素子を製造するときは、メモリセル部においてソースとドレインを形成した後、別途に周辺回路素子部においてソースとドレインを形成しなければならず、工程が煩雑であるという問題点があった。
【００２０】
そこで、本発明は、このような従来の問題点に鑑みてなされたもので、メモリセル部及び周辺回路素子部においてソースとドレインの形成を同時に行うことにより、製造工程の単純化を図ることができ、また、メモリセル部及び周辺回路素子部におけるソース及びドレインを低濃度不純物（ＬＤＤ）構造に形成し、該低濃度不純物領域の近傍にハロイオン注入層を有するフラッシュＥＥＰＲＯＭ素子を形成して、パンチ・スルー内圧を向上することができる半導体メモリ素子及びその製造方法を提供しようとする。
【００２１】
【課題を解決するための手段】
このような目的を達成するため、本発明による半導体メモリ素子は、メモリセル部及び周辺回路素子部からなる半導体素子であって、前記メモリセル部は、半導体基板の上面の前記メモリセル部となる位置に形成されたトンネル酸化膜と、該トンネル酸化膜の上面に形成されたフローティングゲート電極と、該フローティングゲート電極の上面に形成された層間絶縁膜と、該層間絶縁膜の上面に形成された制御ゲート電極と、前記半導体基板の内部にて、隣接する前記制御ゲート電極に挟まれて形成され不純物濃度が相対的に高い第１高濃度不純物領域と、前記半導体基板の内部にて、前記フローティングゲート電極を挟んで前記第１高濃度不純物領域の反対側に形成され不純物濃度が前記第１高濃度不純物領域とほぼ等しい第２高濃度不純物領域と、該第２高濃度不純物領域と前記フローティングゲート電極の前記第２高濃度不純物領域に近接する側の端との間で前記半導体基板の内部に形成され不純物濃度が前記第１及び第２高濃度不純物領域と比べ相対的に低い第１低濃度不純物領域と、前記第１低濃度不純物領域の近傍で前記半導体基板の内部に形成された第１ハロイオン注入層と、を備えて構成されるものであり、前記第１高濃度不純物領域が、単一接合構造を有する共通ソース領域を形成し、前記第２高濃度不純物領域、前記第１低濃度不純物領域、及び前記第１ハロイオン注入層が、ＬＤＤ構造を有するドレイン領域を形成し、前記共通ソース領域が、前記ドレイン領域よりも前記フローティングゲート電極とオーバーラップし、前記周辺回路素子部は、半導体基板の上面の前記周辺回路素子部となる位置に形成されたゲート酸化膜と、該ゲート酸化膜の上面に形成されたゲート電極と、前記半導体基板の内部にて前記ゲート電極の両側にそれぞれ形成され不純物濃度が相対的に低い第２低濃度不純物領域と、前記半導体基板の内部にて前記第２低濃度不純物領域の外側に形成され不純物濃度が前記第２低濃度不純物領域と比べ相対的に高い第３高濃度不純物領域と、前記第２低濃度不純物領域の近傍に形成された第２ハロイオン注入層と、を備えて構成されるものである。
【００２３】
前記メモリセル部にプログラムされた記憶内容を消去するには、前記メモリセル部の制御ゲート電極には負電圧を印加し、ソースには５Ｖ以下の低電圧を印加する。
【００２４】
そして、本発明による半導体メモリ素子の製造方法は、半導体基板の所定部位にアクティブ領域とフィールド酸化膜からなる非アクティブ領域とをそれぞれ形成するステップと、前記半導体基板の上面のメモリセル部となる位置にトンネル酸化膜を形成するステップと、該トンネル酸化膜の上面にポリシリコンパターンを形成するステップと、該ポリシリコンパターンの上面に層間絶縁膜を形成するステップと、前記半導体基板の上面の周辺回路素子部となる位置にゲート酸化膜を形成するステップと、前記層間絶縁膜の上面に前記メモリセル部の制御ゲート電極を形成すると同時に前記ゲート酸化膜の上面に前記周辺回路素子部のゲート電極を形成するステップと、前記制御ゲート電極をマスクとし、前記ポリシリコンパターンを食刻してフローティングゲート電極を形成するステップと、前記半導体基板の内部にて前記制御ゲート電極の両側及び前記ゲート電極の両側に第1導電型の不純物イオンを注入し不純物濃度が相対的に低い低濃度不純物領域を前記メモリセル部及び前記周辺回路素子部の両領域に同時に形成するステップと、該低濃度不純物領域の近傍に第２導電型の不純物イオンを注入してハロイオン注入層を前記メモリセル部及び前記周辺回路素子部の両領域に同時に形成するステップと、前記制御ゲート電極及びゲート電極の両側の側壁に側壁スペーサをそれぞれ形成するステップと、前記メモリセル部の共通ソース領域のみが露出されるように前記半導体基板上の全面に共通ソースマスクを形成するステップと、該共通ソースマスクを用いて前記フィールド酸化膜を部分的に食刻すると同時に前記共通ソース領域に隣接した側壁スペーサを部分的に食刻するステップと、前記共通ソースマスクを除去するステップと、前記制御ゲート電極とゲート電極と側壁スペーサとをマスクとして前記半導体基板内に、前記低濃度不純物領域と比べて相対的に高濃度の第1導電型の不純物イオンを注入した後で熱処理を施して高濃度不純物領域である単一接合構造を有する前記メモリセル部の前記共通ソース領域、ＬＤＤ構造を有する前記メモリセル部のドレイン領域、並びに、ＬＤＤ構造を有する前記周辺回路素子部のソース領域及びドレイン領域を同時に形成するステップと、を順次行うものとする。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面に基づいて詳細に説明する。
本発明による半導体メモリ素子としてのフラッシュＥＥＰＲＯＭ素子の構造及びその製造方法についてメモリセル部及び周辺回路素子部に分けて説明する。
【００２７】
先ず、メモリセル部の構造は、図１（Ａ）に示したように、半導体基板500の上面のメモリセル部となる位置にシリコン酸化膜からなるトンネル酸化膜502が形成され、該トンネル酸化膜502の上面にポリシリコンからなるフローティングゲート電極503が形成され、該フローティングゲート電極503の上面に酸化膜と窒化膜と酸化膜との多層膜構造を有する層間絶縁膜504が形成され、該層間絶縁膜504の上面に制御ゲート電極505が形成され、該制御ゲート電極505の一方の側壁には側壁スペーサ506が形成されている。
【００２８】
そして、前記半導体基板500の内部にて前記フローティングゲート電極503の下方両側部には、不純物濃度が相対的に高い高濃度不純物領域501a及び501bがそれぞれ形成されており、該高濃度不純物領域501aには２×１０15atoms／cm2以上のイオンが注入されている。ここで、前記高濃度不純物領域501aは、メモリセル部のソースであり、前記高濃度不純物領域501bは、メモリセル部のドレインである。そして、前記側壁スペーサ506の下方で前記半導体基板500の内部には、前記高濃度不純物領域501bに比べて不純物濃度が相対的に1／100ほど低い低濃度不純物（ＬＤＤ）領域501cが形成されている。また、前記低濃度不純物領域501cの近傍にはハロイオン注入層501dが形成されている。なお、前記ドレイン501b及び前記低濃度不純物（ＬＤＤ）領域501c内の不純物の導電型は同一であり、前記ハロイオン注入層501d内の不純物の導電型は、前記ドレイン501bの導電型とは反対である。
【００２９】
このように、本発明によるフラッシュＥＥＰＲＯＭ素子のメモリセル部において、高濃度不純物領域である前記ソース501aは、従来のソースとは異なり傾斜接合構造を有さず、また、フローティングゲート電極503と充分にオーバーラップするように形成されている。
【００３０】
一方、本発明によるフラッシュＥＥＰＲＯＭ素子の周辺回路素子部の構造は、図1（Ｂ）に示したように、前記半導体基板500の上面の周辺回路素子部となる位置にゲート酸化膜511及びゲート電極512が順次形成されており、前記半導体基板500の内部にて前記ゲート電極512の下方両側部には、相対的にイオン濃度の低い低濃度イオン注入層513a及び513bがそれぞれ形成されている。これにより、電界の集中を防止してホットエレクトロンの発生を抑制することができる。また、前記ゲート電極512の両側の側壁には側壁スペーサ514がそれぞれ形成され、前記半導体基板500の内部にて前記側壁スペーサ514の外側には、ソース及びドレインとなる高濃度イオン注入層515a及び515bがそれぞれ形成されている。また、前記半導体基板500の内部にて前記低濃度イオン注入層513a及び513b近傍で前記ゲート電極512の下方には、上記の低濃度イオン注入層513a及び513bとは反対の導電型を有しており、トンネル現象によるショットチャンネル効果を抑制するための不純物層となるハロイオン注入層516が形成されている。
【００３１】
以上説明したように、本発明によるフラッシュＥＥＰＲＯＭ素子の構造は、図１（Ａ）に示したメモリセル部におけるドレイン501b及び図１（Ｂ）に示した周辺回路素子部におけるソース及びドレインが低濃度不純物（ＬＤＤ）領域を有する構造に形成されており、更に、該低濃度不純物（ＬＤＤ）領域の近傍にハロイオン注入層516が形成されている。なお、メモリセル部におけるソース501aは、低濃度不純物（ＬＤＤ）構造または緩やかな傾斜接合構造を有さず、単一のｐｎ接合構造である急接合構造を有している。
【００３２】
以下、上記のように構成された本発明によるフラッシュＥＥＰＲＯＭ素子の動作及び用途について説明する。まず、プログラム動作を行うときには、図１（Ｂ）に示した前記ハロイオン注入層516及び図１（Ａ）に示したドレイン501bは、急接合構造を有しておりホットエレクトロンの発生を容易にするため、プログラミングの速度を速くすることができる。
【００３３】
一方、消去動作を行うときには、ゲート電極に負電圧を印加し、ソースに５V以下の低電圧を印加するため、従来の高電圧に耐え得る傾斜接合構造でなく、急接合構造を有するソースを形成する。即ち、本発明によるフラッシュＥＥＰＲＯＭ素子は、消去の際、５V以上の高電圧を印加すると、急接合構造を有するソースにおいて接合の破壊が起こるため、ゲート電極に負電圧を印加し、ソースに５V以下の低電圧を印加して消去する素子となるものである。
【００３４】
以下、上記のような構造を有する本発明によるフラッシュＥＥＰＲＯＭ素子の製造方法について、図２〜図７を用いて説明する。各図における分図（Ａ）の系統は、本発明による半導体メモリ素子のメモリセル部の製造工程を示した工程縦断面図であり、各図における分図（Ｂ）の系統は、本発明による半導体メモリ素子の周辺回路素子部の製造工程を示した工程縦断面図である。ここで、実際には、フラッシュＥＥＰＲＯＭ素子を製造するときは、メモリセル部及び周辺回路素子部の製造工程が混合して行われるため、フラッシュＥＥＰＲＯＭ素子全体を製造する工程順に、メモリセル部及び周辺回路素子部の製造工程を説明する。
【００３５】
先ず、図２に示したように、半導体基板600の上面の所定部位に非アクティブ領域または素子隔離領域に該当する複数のフィールド酸化膜601を形成する。ここで、上記のフィールド酸化膜601が形成されてない部位をアクティブ領域602とする。
【００３６】
次に、図２（Ａ）に示したように、前記半導体基板600の上面のメモリセル部となる位置にトンネル酸化膜603を形成し、該トンネル酸化膜603の上面に第１ポリシリコン層を形成した後、パターニングして、ポリシリコンパターン604を形成する。その後、前記半導体基板600全体の上面に形成された酸化膜と窒化膜と酸化膜との多層膜構造の膜からなる層間絶縁膜605を形成する。
【００３７】
次に、図３（Ｂ）に示したように、周辺回路素子部の上面に形成された層間絶縁膜605（図示省略）を除去し、この除去された部位に熱酸化法を施してシリコン酸化膜のゲート酸化膜606を形成する。
【００３８】
次に、図３に示したように、メモリセル部における前記層間絶縁膜605及び周辺回路素子部における前記ゲート酸化膜606の上面に、第2ポリシリコン層（図示省略）を形成した後、パターニングして、メモリセル部における前記層間絶縁膜605の上面には制御ゲート電極607aを形成し、周辺回路素子部における前記ゲート酸化膜606の上面にはゲート電極607bを形成する。次いで、図３（Ａ）に示したように、前記制御ゲート電極607aを自己整列マスクとしてその下方の前記ポリシリコンパターン604まで食刻し、ポリシリコンからなるフローティングゲート電極604aを形成する。
【００３９】
そして、図４に示したように、分図（Ａ）における前記制御ゲート電極607a及び分図（Ｂ）におけるゲート電極607bをマスクとし、それらの両側で前記半導体基板600の内部に、第1導電型の不純物イオン、例えば、リン（Ｐ）またはヒ素（Ａｓ）、及びその両方、の何れか一方を注入して浅い不純物層である低濃度不純物（ＬＤＤ）領域609を形成する。なお、後の工程において、前記半導体基板600には第２導電型の不純物イオンがドーピングされるが、もしも、該半導体基板600にリン又はヒ素のような第１導電型の不純物イオンがドーピングされているときは、ホウ素（B）のような第２導電型の不純物イオンをイオン注入して低濃度不純物層609を形成する。また、前記低濃度不純物領域609は、後述の深い不純物層である高濃度不純物層611a〜611d（図７参照）と同一導電型であるが、不純物の濃度は約1／100倍ほどの低さである。
【００４０】
次に、前記低濃度不純物層609近傍で前記半導体基板600の内部に約３０゜の傾斜を有する傾斜角イオン注入法を施し、ホウ素のような第２導電型のイオンを注入してハロイオン注入領域608を形成する。なお、前記第2導電型のイオンは、前記半導体基板600の導電型と同一導電型のものが好ましく、前記第1導電型とは反対の導電型となる。また、前記第2導電型のイオンは、前記半導体基板600の代わりに該半導体基板600内に形成されたn型またはp型のウエル内に注入することもできるが、そのような場合は前記ウエルの導電型と同一の導電型を有する不純物イオンを注入する。
【００４１】
次に、図５に示したように、前記半導体基板600全体の上面にシリコン酸化膜またはシリコン窒化膜を形成した後、異方性食刻を施し、分図（Ａ）に示したメモリセル部の前記制御ゲート電極607a及び分図（Ｂ）に示した周辺回路素子部のゲート電極607bそれぞれの両方の側壁に側壁スペーサ610を形成する。
【００４２】
次に、図６に示したように、共通ソースを形成するために、共通ソース領域613を除いた前記半導体基板600全体の上面に共通ソースマスク612を形成する。そして、該共通ソースマスク612を用いて各メモリセル部においてソース間を隔離している図示省略のフィールド酸化膜を食刻するが、このとき、前記共通ソース領域613に隣接する各側壁スペーサ610も食刻されるため、符号610aに示したように、側壁スペーサの大きさ（幅）が縮小して、前記フローティングゲート電極604aの側壁に小さく残留するようになる。
【００４３】
その後、図７に示したように、上記の共通ソースマスク612を除去した後、前記各側壁スペーサ610及び610aをマスクとして用いて前記半導体基板600内に第1導電型の不純物イオンを、前記低濃度不純物層609を形成するときに比べ100倍ほど高い濃度で注入する。そして、半導体基板600に熱処理を施して複数の高濃度不純物層611a、611b、611c及び611dを形成する。
【００４４】
このとき、上記の高濃度不純物層611a、611b、611c及び611dは、分図（Ａ）に示したメモリセル部においてソース611a及びドレイン611bとなり、また、分図（Ｂ）に示した周辺回路素子部においてソース611c及びドレイン611dとなる。このように、メモリセル部におけるソース611a及びドレイン611bと周辺回路素子部におけるソース611ｃ及びドレイン611ｄとは、同一のイオン注入工程により形成される。しかし、メモリセル部におけるドレイン611b及び周辺回路素子部におけるソース611c及びドレイン611dは、それらの周辺に低濃度不純物（ＬＤＤ）領域609を有している。また、該低濃度不純物（ＬＤＤ）領域609の周囲にはハロイオン注入層608が形成された多重接合構造を有しているにもかかわらず、メモリセル部における前記ソース611aは、図６（Ａ）に示した共通ソース領域613を形成するとき、該共通ソース領域613に隣接した側壁スペーサ610がフィールド酸化膜と共に食刻されて殆どが除去されるため、高濃度不純物層からなる単一接合構造を有している。
【００４５】
よって、上記の共通ソース領域613に注入された高濃度不純物イオンは、後の工程で熱処理工程を施すとき、前記ゲート電極の下方にまで側方拡散されて前記ハロイオン注入層608及び低濃度不純物層609を覆うようになるので、結果的に、前記共通ソース領域613は、高濃度不純物領域となる。また、前記の側方拡散により図７（Ａ）に示した前記ソース611aとフローティングゲート電極604aとは充分にオーバーラップされることとなる。しかし、メモリセル部におけるドレイン611bに隣接した側壁スペーサ610及び周辺回路素子部におけるゲート電極607bの両側の側壁スペーサ610はそのまま残留しているため、高濃度不純物イオンを注入した後、熱処理を施しても、上記のソース611aは、ゲート電極の下方においてハロイオン注入層608を覆うようになるまで側方拡散されない。
【００４６】
従って、メモリセル部におけるドレインはプログラム効率を向上することができるハロー低濃度不純物（ＬＤＤ）構造になり、ソース領域は、フローティングゲート電極との充分なオーバーラップ面積が確保されるため、消去効率を向上させることができるという効果がある。
【００４７】
以下、このように構成された本発明によるフラッシュＥＥＰＲＯＭ素子の電気的特性及びプログラムと消去の回数による信頼性の評価結果について、図８〜図１０に基づいて説明する。
【００４８】
先ず、本発明によるフラッシュＥＥＰＲＯＭ素子のプログラム特性について、図８を参照すると、プログラムを行う前のメモリ素子のしきい値電圧VTHが0.5Vの状態で、制御ゲート電極に１０V、ドレインに５Vの電圧を印加して、プログラム時間を２μsずつ増加させたときのしきい値電圧の変化は、プログラムされたセルのしきい値電圧を５Vとすると、約２μs以内にプログラムが終了されており、優れたプログラム特性を表している。
【００４９】
また、図９は、メモリセル部にプログラムされた記憶内容を消去したときにおいて、消去時間によるしきい値電圧の変動値を示した特性グラフで、消去を行う前のメモリ素子のしきい値電圧が5.5Vの状態で、制御ゲート電極に-１０V、ソースに５Vの電圧を印加して消去実験を行った結果、約２００ms以内にしきい値電圧値が2.5V以下となり、優れた消去特性を表している。
【００５０】
また、図１０は、プログラム時間を２μs、消去時間を２msとした場合において、プログラムと消去を反復したときの反復回数に従うしきい値電圧の変化を示しており、プログラムと消去の回数が1000回になるまでは、プログラム時のしきい値電圧の変動及び消去時のしきい値電圧の変動が殆どなく、10000回のプログラムと消去時におけるしきい値電圧の変動幅が小さいので、10000回までのプログラムと消去においては充分に信頼性を有することが分かる。
【００５１】
【発明の効果】
本発明は、以上のように構成されたので、請求項1に係る発明によれば、メモリセル部のドレインと周辺回路素子部のソース及びドレインとを同様に構成してフォトリソグラフィー工程を省くことができるため、工程を簡単にすることができるという効果がある。
【００５２】
請求項２及び５に係る発明によれば、ソースを単一接合の構造に形成するため、セル面積を縮小させて、半導体素子の生産性を向上させることができるという効果がある。
【００５３】
請求項３に係る発明によれば、ソースに印加する電圧を低減してソースを単一接合の構造に形成することが可能になり、よって、メモリセルの面積を縮小させて、半導体素子の生産性を向上させることができるという効果がある。
【００５４】
請求項４に係る発明によれば、メモリセル部及び周辺回路素子部におけるソース及びドレイン形成工程を統合して工程を単純化させるため、半導体メモリ素子の製造費用を低減することができるという効果がある。
【００５５】
【図面の簡単な説明】
【図１】本発明による半導体メモリ素子としてのフラッシュＥＥＰＲＯＭ素子の構造を示す縦断面図であり、分図（Ａ）はメモリセル部を、また分図（Ｂ）は周辺回路素子部を示す断面図である。
【図２】本発明の製造工程を示す工程断面図であって、分図（Ａ）は、半導体基板の上面にトンネル酸化膜、ポリシリコンパターン、層間絶縁膜を順次形成する工程を示す工程断面図であり、分図（Ｂ）は、半導体基板の上面にフィールド酸化膜及びアクティブ領域を形成する工程を示す工程断面図ある。
【図３】上記の工程断面図において、分図（Ａ）は、食刻を施して制御ゲート電極及びフローティング電極を形成する工程を示す工程断面図であり、分図（Ｂ）は、アクティブ領域にゲート酸化膜及びゲート電極を形成する工程を示す工程断面図である。
【図４】上記の工程断面図において、半導体基板の内部に低濃度不純物領域及びハロイオン注入層をそれぞれ形成する工程を示す工程断面図である。
【図５】上記の工程断面図において、分図（Ａ）における制御ゲート電極および分図（Ｂ）におけるゲート電極それぞれの両側の側面に側壁スペーサを形成する工程を示す工程断面図である。
【図６】上記の工程断面図において、共通ソース領域を除く半導体基板全体の上面に共通ソースマスクを形成した後、フィールド酸化膜及び共通ソース領域に隣接する側壁スペーサの一部を食刻する工程を示す工程断面図である。
【図７】上記の工程断面図において、共通ソースマスクを除去した後、半導体基板の内部に高濃度不純物領域を形成する工程を示す工程断面図である。
【図８】本発明によるフラッシュＥＥＰＲＯＭ素子のプログラム時間に対するしきい値電圧の変化を示すグラフである。
【図９】本発明によるフラッシュＥＥＰＲＯＭ素子のメモリ素子にプログラムされた記憶内容の消去時間に対するしきい値電圧の変化を示すグラフである。
【図１０】本発明によるフラッシュＥＥＰＲＯＭ素子のプログラムと消去の回数に対するしきい値電圧の変化を示すグラフである。
【図１１】従来の半導体メモリ素子としてのフラッシュＥＥＰＲＯＭ素子を示す平面図である。
【図１２】図１１のＡ−Ａ線縦断面図であり、従来のＥＴＯＸ型のフラッシュＥＥＰＲＯＭ素子の単位セルを示す縦断面図である。
【図１３】従来の半導体素子の製造工程を示す工程断面図であって、分図（Ａ）は、半導体基板の上面にトンネル酸化膜、ポリシリコンパターン、層間絶縁膜を順次形成する工程を示す工程断面図であり、分図（Ｂ）は、半導体基板の上面にフィールド酸化膜及びアクティブ領域を形成する工程を示す工程断面図ある。
【図１４】上記の工程断面図において、分図（Ａ）は、食刻を施して制御ゲート電極及びフローティング電極を形成する工程を示す工程断面図であり、分図（Ｂ）は、アクティブ領域にゲート酸化膜及びゲート電極を形成する工程を示す工程断面図である。
【図１５】上記の工程断面図において、分図（Ａ）は、半導体基板の内部にソース及び低濃度不純物領域を形成する工程を示す工程断面図であり、分図（Ｂ）は、周辺回路素子部の上面に第1イオン注入マスクを形成する工程を示す工程断面図である。
【図１６】上記の工程断面図において、分図（Ａ）は、メモリセル部の上面に第2イオン注入マスクを形成し、分図（Ｂ）は、上記第1イオン注入マスクを除去した後に半導体素子の内部に低濃度不純物領域を形成する工程を示す工程断面図である。
【図１７】上記の工程断面図において、上記第1イオン注入マスクを除去した後、分図（Ａ）における制御ゲート電極および分図（Ｂ）におけるゲート電極それぞれの両側の側面に側壁スペーサを形成する工程を示す工程断面図である。
【図１８】上記の工程断面図において、ソース領域を除く半導体基板全体の上面に共通ソースマスクを形成し、フィールド酸化膜及びソース領域に隣接する側壁スペーサの一部を食刻した後、ソース領域の内部に高濃度不純物領域を形成する工程を示す工程断面図である。
【図１９】上記の工程断面図において、分図（Ａ）は、メモリセル部の上面に第３イオン注入マスクを形成し、分図（Ｂ）は、共通ソースマスクを除去した後、半導体基板の内部に高濃度不純物領域を形成する工程を示す工程断面図である。
【符号の説明】
500…半導体基板                     501a…ソース
501b…ドレイン                      501c…低濃度不純物領域
501d…ハロイオン注入層              502…トンネル酸化膜
503…フローティングゲート電極       504…層間絶縁膜
505…制御ゲート電極                 506…側壁スペーサ
511…ゲート酸化膜                   512…ゲート電極
513a、513b…低濃度不純物領域        514…側壁スペーサ
515a、515b…高濃度不純物領域        516…ハロイオン注入層
600…半導体基板                     601…フィールド酸化膜
602…アクティブ領域                 603…トンネル酸化膜
604…ポリシリコンパターン           604a…フローティングゲート電極
605…層間絶縁膜                     606…ゲート酸化膜
607a…制御ゲート電極                607b…ゲート電極
608…ハロイオン注入層               609…低濃度不純物領域
610…側壁スペーサ                   610a…側壁スペーサ
611…高濃度不純物領域               612…共通ソースマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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