(57)【特許請求の範囲】
【請求項１】
複数の物理的間隔を有したメモリバンクを有するメモリデバイスを制御する方法であって、該方法が、
メモリバンクからの読出し、あるいは、メモリバンクへの書き込みに対応した第１のアドレスを生成する工程であって、該第１のアドレスが選択メモリバンクに対するアドレスデータを含む、工程と、
該メモリデバイス内のグローバルコマンド生成器内において、該メモリバングからの読出し、あるいは、メモリバンクへの書き込みの開始に対応して、信号遷移する第１のグローバル制御信号を生成し、該第１のグローバル制御信号から遅延された第２のグローバル制御信号を生成する工程であって、該第２のグローバル制御信号は、該選択メモリバンクにおける行が活性レベルまでチャージされることを可能にするのに十分な長さの時間に対応する遅延時間分だけ該第１のグローバル制御信号から遅延されている、工程と、
該グローバルコマンド生成器から該選択メモリバンクに対応する該ローカルタイミング回路に該第１のグローバル制御信号および該第２のグローバル制御信号を送信する工程と、
該選択メモリバンクに対応する該ローカルタイミング回路において、該第１のグローバル制御信号および該第２のグローバル制御信号を受け取り、該第１のグローバル制御信号に応答する第１の複数のローカル制御信号を生成し、該第２のグローバル制御信号に応答する第２の複数のローカル制御信号を生成し、該ローカル制御信号の各々が、該第１のグローバル制御信号と該第２のグローバル制御信号の信号遷移に対応する、該ローカルタイミング回路により定義されるタイミングを有する、工程と、
該第１の複数のローカル制御信号と第２の複数のローカル制御信号に応答して、該選択メモリバンクへ、あるいは該選択メモリバンクからデータを転送する工程と、
を含む方法。
【請求項２】
前記第２の複数のローカル制御信号が、センス増幅器の第１の部分を駆動するため、前記第２のグローバル制御信号のバッファリングした信号と、該センス増幅器の第２の部分を駆動するための該第２のグローバル制御信号を遅延した信号とを含む、請求項１に記載の方法。
【請求項３】
前記第１の複数のローカル制御信号が、第１の時刻に第１の電圧遷移を有する絶縁信号と、該第１の時刻と異なる第２の時刻に第２の電圧遷移を有する平衡信号と、を含み、該第１と第２の時刻との間の差が、前記第１のグローバル制御信号に応答して、該メモリブロックに対応する該ローカル制御回路の動作により決定される、請求項１に記載の方法。
【請求項４】
前記第２のグローバル制御信号は、第１のグローバル制御信号の電圧遷移よりも時間的に遅れた電圧遷移を有する、請求項１に記載の方法。
【請求項５】
前記グローバルコマンド生成器において、前記第２のグローバル制御信号を生成する工程が、
行モデリング回路において前記第１のグローバル制御信号を受け取る工程と、
該第１のグローバル制御信号の電圧変化が所定値に到達するのに応答して、該第２のグローバル制御信号を生成する工程と、を含む請求項４に記載の方法。
【請求項６】
前記第２の複数のローカル制御信号に応答して、前記選択メモリバンクに結合されるセンス増幅器を活性化する工程をさらに含む、請求項４に記載の方法。
【請求項７】
前記ローカルタイミング回路のすべてに同時にディスエーブル信号を送信する工程と、
該ディスエーブル信号に応答して、すべてのセンス増幅器をディスエーブルする工程と、
をさらに含む、請求項１に記載の方法。
【請求項８】
複数のメモリバンクを含むメモリアレイにアクセスする方法であって、該方法が、
第１のコマンド信号および第２のコマンド信号を受け取る工程と、
該第１のコマンド信号および第２のコマンド信号に応答して、第１の遷移を行う第１のグローバル制御信号を生成し、該第１のグローバル制御信号を遅延させて第２のグローバル制御信号を生成する工程であって、該第２のグローバル制御信号は、該複数のメモリバンクのうちの第１のバンクにおける行の活性レベルまでチャージされることを可能にするのに十分な長さの時間に対応する遅延時間分だけ該第１のグローバル制御信号から遅延されている、工程と、
該メモリバンクの該第１のバンクに結合された第１のローカル制御回路に、該第１のグローバル制御信号および該第２のグローバル制御信号を入力する工程と、
該第１のローカル制御回路において、該第１のグローバル制御信号および該第２のグローバル制御信号を受け取る工程と、
該第１のグローバル制御信号および該第２のグローバル制御信号の受け取りに応答して該第１のローカル制御回路において、該第１のグローバル制御信号に応答する第１のローカル制御信号を生成し、該第２のグローバル制御信号に応答する第２のローカル制御信号を生成する工程であって、該第１のローカル制御信号および該第２のローカル制御信号が、該第１のローカル制御回路が結合されている該メモリバンクへのアクセスを引き起こす、工程と、
を含む方法。
【請求項９】
前記第１のローカル制御回路に前記第１のグローバル制御信号および前記第２のグローバル制御信号を入力する工程が、
グローバルコマンド生成器においてバンクアドレスを受け取る工程と、
該バンクアドレスで示されるメモリバンクに、該グローバルタイミング回路からの該第１のグローバル制御信号および該第２のグローバル制御信号を該第１のローカル制御回路に入力する工程と、を含む、請求項８に記載の方法。
【請求項１０】
前記ローカル制御回路の各々が、ラッチ回路を含み、前記第１のグローバル制御信号および前記第２のグローバル制御信号を該第１のローカル制御回路において受け取る前記工程が、前記第１のグローバル制御信号をラッチすることを含む、請求項９に記載の方法。
【請求項１１】
前記第１および第２のローカル制御信号に応答して、前記バンクに対してデータを書き込み、または読み出す工程をさらに含む、請求項８に記載の方法。
【請求項１２】
前記第１および第２のローカル制御信号を生成する工程が、行を活性化する制御信号を生成することを含む、請求項８に記載の方法。
【請求項１３】
前記第１および第２のローカル制御信号を生成する工程が、前記第１のグローバル制御信号のラッチに後続して、選択された遅延においてプリチャージ信号を生成することを含む、請求項１０に記載の方法。
【請求項１４】
前記第２のローカル制御信号に応答してセンス増幅器を活性化する工程をさらに含む、請求項８に記載の方法。
【請求項１５】
前記第２のグローバル信号を生成する前記工程が、
行モデリング回路において前記第１のグローバル信号を受け取る工程と、
該第１のグローバル制御信号に応答して、該行モデリング回路から第２のグローバル制御信号を出力する工程と、を含む請求項８に記載の方法。
【請求項１６】
バンクアドレスを含むアドレスに応答して、メモリデバイス内の複数のメモリバンクの選択された一つにアクセスする方法であって、
該ローカルタイミング回路の一つを指示するバンクアドレスを供給する工程と、
第１のグローバルタイミング回路において第１のグローバル信号を生成する工程と、
該第１のグローバル信号を遅延して第２のグローバル信号を生成する工程であって、該第２のグローバル制御信号は、該複数のメモリバンクのうちの一つのメモリバンクにおける行が活性レベルまでチャージされることを可能するのに十分な長さの時間に対応する遅延時間分だけ該第１のグローバル制御信号から遅延されている、工程と、
該バンクアドレスによって指示されたローカルタイミング回路において、該第１のグローバル信号および該第２のグローバル信号に応答して、それぞれ、第１のローカル制御信号と第２のローカル制御信号を生成する工程と、
該第１および第２のローカル制御信号に応答して、該バンクアドレスによって指示されたローカルタイミング回路が結合される該バンクに対しデータを読み出し、または書き込む工程と、
を含む方法。
【請求項１７】
前記バンクアドレスによって指示されたローカルタイミング回路において前記第１のグローバル信号をラッチする工程をさらに含む、請求項１６に記載の方法。
【請求項１８】
前記ローカル制御信号の一つが行をチャージする信号を含む、請求項１６に記載の方法。
【請求項１９】
前記指示されたローカルタイミング回路において、該第２のグローバル信号に応答して、センス信号を生成する工程と、
該センス信号に応答してセンス増幅器を活性化する工程と、
を含む、請求項１６に記載の方法。
【請求項２０】
複数の物理的に分離されたメモリバンクを有するメモリアレイと、
第１のグローバル制御信号および第２のグローバル制御信号を生成するように構成されたグローバルコマンド生成器であって、該第２のグローバル制御信号は、該第１のグローバル制御信号を遅延させて生成され、該第２のグローバル制御信号は、該複数のメモリバンクのうちの一つのメモリバンクにおける行が活性レベルまでチャージされることを可能にするのに十分な長さの時間に対応する遅延時間分だけ該第１のグローバル制御信号から遅延されている、グローバルコマンド生成器と、
それぞれが該メモリバンクのうちの各１つに結合された複数のローカルタイミング回路であって、各ローカルタイミング回路は、該各メモリバンクに結合された信号出力および第１および第２の入力を有し、該ローカルタイミング回路の各々は、それぞれの第１の入力における該第１のグローバルタイミング信号および第２のグローバルタイミング信号のうち選択された１つに応答して該各メモリバンクの選択された行を活性化するように適合される、該第１のグローバル制御信号に応答して第１のローカル制御信号を生成し、該第２のグローバル制御信号に応答して第２のローカル制御信号を生成する複数のローカルタイミング回路と、
該グローバルタイミング回路と各ローカルタイミング回路の該第１の入力および該第２の入力との間に延びる、グローバル信号線と、
該グローバルタイミング回路と該ローカルタイミング回路の該第１の入力および該第２の入力との間の該グローバル信号線に直列に結合されたグローバルタイミング回路内におけるグローバルラッチ回路であって、バンクアドレスに応答して該第１のグローバル制御信号および該第２のグローバル制御信号を該選択されたローカルタイミング回路に送信するように構成される、グローバルラッチ回路と、
を有する、メモリデバイス。
【請求項２１】
前記ローカルタイミング回路の各々は、前記グローバルタイミング信号および前記第２のグローバル制御信号のうち前記選択された１つに応答してラッチされた出力信号を生成するラッチを有し、該選択された行の活性化は該ラッチされた出力信号に応答して起こる、請求項２０に記載のメモリデバイス。
【請求項２２】
前記グローバルコマンド生成器は、前記バンクアドレスがバンクのアドレスに一致する場合に、該グローバルタイミング回路において該グローバルラッチ回路を活性化するためのバンクセレクタを有している、請求項２１に記載のメモリデバイス。
【請求項２３】
プロセッサと、
該プロセッサに結合された入力デバイスと、
該プロセッサに結合された出力デバイスと、
該プロセッサに結合されたデータ格納デバイスと、
請求項２０〜２２のいずれか１つに記載のメモリデバイスとを有するコンピュータシステム。
【発明の詳細な説明】
発明の分野
本発明は、メモリデバイスに関し、より詳細には、メモリデバイスにおけるコマンド発生に関する。
発明の背景
従来のコンピュータシステムは、多様なメモリデバイスに連結したプロセッサを含み、メモリデバイスとは従来プロセッサのための指示を格納する読み出し専用メモリ（「ＲＯＭ」）、およびプロセッサがデータを書き込み、プロセッサがデータを読み出し得るシステムメモリを含む。プロセッサはまた、一般にスタティックランダムアクセスメモリ（「ＳＲＡＭ」）である、外部のキャッシュメモリと通信し得る。プロセッサ１２はまた、入力デバイス、出力デバイス、およびデータ格納デバイスとも通信する。
プロセッサは、概して比較的高速度において作動する。Ｐｅｎｔｉｕｍ▲Ｒ▼およびＰｅｎｔｉｕｍ Ｐｒｏ▲Ｒ▼マイクロプロセッサのようなプロセッサは、現在少なくとも２００ＭＨｚのクロック速度において作動することが可能である。しかし、コンピュータシステムの他の構成要素は、ＳＲＡＭキャッシュは除いて、プロセッサの速度において作動することができない。このため、システムメモリデバイス、ならびに入力デバイス、出力デバイスおよびデータ格納デバイスは、プロセッサバスに直接連結していない。代わりに、システムメモリデバイスは、一般にメモリ制御器を介してプロセッサバスに連結しており、入力デバイス、出力デバイス、およびデータ格納デバイスは、バスブリッジを介してプロセッサバスに連結している。メモリ制御器は、システムメモリデバイスがプロセッサのクロック周波数よりも実質的に低いクロック周波数において作動することを可能にする。同様に、バスブリッジは入力デバイス、出力デバイス、およびデータ格納デバイスがプロセッサのクロック周波数よりも実質的に低いクロック周波数において作動することを可能にする。現在、例えば、２００ＭＨｚクロック周波数を有するプロセッサは、システムメモリデバイスおよび他の構成要素を制御するための６６ＭＨｚクロック周波数を有するマザーボードに実装され得る。
システムメモリへのアクセスは、プロセッサにとって頻繁な操作である。プロセッサが例えば２００ＭＨｚにおいて作動し、例えば６６ＭＨｚにおいて作動するシステムメモリデバイスからデータを読み出し、またはそこへデータを書き込むために必要とする時間は、プロセッサがその操作を成し得る速度を大きく下げる。従って、システムメモリデバイスの作動速度を上げることに多くの努力が注がれてきた。
システムメモリデバイスは、概してダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）である。初めにＤＲＡＭは非同期性であったため、マザーボードのクロック速度でさえも作動しなかった。実際、非同期性ＤＲＡＭへのアクセスは、ＤＲＡＭがメモリ遷移を完了するまで、プロセッサを中断させるために発生するウェイトステートをしばしば必要とした。しかし、非同期性ＤＲＡＭの作動速度は、バーストおよびページモードＤＲＡＭのような革新を通して、うまく高められ、これらの革新は各メモリアクセス毎にアドレスがＤＲＡＭへ与えられることを必要としなかった。より最近では、同期性ダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）がマザーボードのクロック速度においてデータのパイプライン化転送を可能にするために発展してきた。しかし、ＳＤＲＡＭでさえも、現在利用できるプロセッサのクロック速度において作動し得ない。従って、典型的なＳＤＲＡＭは、プロセッサバスに直接連結され得ないが、変わりにメモリ制御器、バスブリッジ、もしくは類似のデバイスを介してプロセッサバスとインターフェースしなければならない。プロセッサの作動速度とＳＤＲＡＭの作動速度との間における不同性は、プロセッサがシステムメモリへのアクセスを必要とする作動を完了し得る速度を制限し続ける。
この作動速度の不同性への解決策は、「ＳｙｎｃＬｉｎｋ」として公知であるコンピュータアーキテクチャの形式で提案されている。ＳｙｎｃＬｉｎｋアーキテクチャにおいて、システムメモリはプロセッサへプロセッサバスを介して直接連結され得る。別々のアドレスおよび制御信号がシステムメモリへ与えられることを必要とするよりもむしろ、ＳｙｎｃＬｉｎｋメモリデバイスは、制御およびアドレス情報の両方を含むコマンドパケットを受信する。ＳｙｎｋＬｉｎｋメモリデバイスは、プロセッサバスのデータバス部分へ直接連結しているデータバス上のデータを出力または受信する。
ＳｙｎｃＬｉｎｋアーキテクチャを用いたコンピュータシステム１０の実施例を図１に示す。コンピュータシステム１０は、３つのパケット化ダイナミックランダムアクセスメモリまたはＳｙｎｃＬｉｎｋＤＲＡＭ（「ＳＬＤＲＡＭ」）デバイス１６ａ〜１６ｃに連結しているプロセッサバス１４を含むプロセッサ１２を含む。コンピュータシステム１０はまた、プロセッサ１２へバスブリッジ２２および産業的標準アーキテクチャ（「ＩＳＡ」）バスまたは周辺構成要素相互接続（「ＰＣＴ」）バスのような拡張バス２４を介して連結している１つ以上の入力デバイス２０（例えば、キーパッドまたはマウス）をも含む。入力デバイス２０は、オペレータもしくは電子デバイスがコンピュータシステム１０へデータを入力することを可能にする。１つ以上の出力デバイス３０は、表示のためにプロセッサ１２へ連結しているか、そうでなければ出力データはプロセッサ１２により発生する。出力デバイス３０は、拡張バス２４、バスブリッジ２２およびプロセッサバス１４を介してプロセッサ１２へ連結している。出力デバイス２４の実施例は、プリンタおよびビデオ表示ユニットを含む。１つ以上のデータ格納デバイス３８が、プロセッサバス１４、バスブリッジ２２、および拡張バス２４を介してプロセッサ１２へ連結しており、格納メディア（図示せず）ヘデータを格納、もしくはそこからデータを取り出す。格納デバイス３８および格納メディアの実施例は、固定されたディスクドライブ、フロッピーディスクドライブ、テープカセット、およびコンパクトディスク読み出し専用メモリドライブを含む。
動作中、プロセッサ１２は、制御情報およびアドレス情報の両方を含んだコマンドパケットをメモリ装置１６ａ〜１６ｃに送信して、プロセッサバス１４を介してメモリ装置１６ａ〜１６ｃと通信する。データは、プロセッサバス１４のデータバス部を通して、プロセッサ１２とメモリ装置１６ａ〜１６ｃとの間で接続される。メモリ装置１６ａ〜１６ｃは全てプロセッサバス１４の同じ導体に接続されているが、一度に１つのメモリ装置１６ａ〜１６ｃがデータの読み書きを行い、これにより、プロセッサバス１４上でのバスコンテンションを回避する。メモリ装置１６ａ〜１６ｃおよびバスブリッジ２２のそれぞれが固有の識別子を有し、コマンドパケットがこれらの構成要素の中から１つだけを選択する識別コードを含んでいることによって、バスコンテンションが回避される。
簡潔さのために図１では省略しているが、コンピュータシステム１０は、これ以外にも複数の構成要素および信号線を含んでいる。例えば、後述するように、メモリ装置１６ａ〜１６ｃは、内部タイミング信号を提供するためのマスタクロック信号、メモリ装置１６に出し入れされるデータのクロック同期をとるためのデータクロック信号、およびコマンドパケットの開始位置を示すＦＬＡＧ信号をも受け取る。
図２に、メモリ装置１６をブロック図形式で示す。各メモリ装置１６は、クロックディバイダおよび遅延回路４０を含む。クロックディバイダおよび遅延回路４０は、マスタクロック信号４２を受け取り、メモリ装置１６における様々な動作のタイミングを制御する多数のクロックおよびタイミング信号を生成する。メモリ装置１６は、コマンドバッファ４６およびアドレスキャプチャ回路４８をも含む。コマンドバッファ４６およびアドレスキャプチャ回路４８は、内部クロックＣＬＫ信号と、コマンドバス５０上のコマンドパケットＣＤと、配線５２上のＦＬＡＧ信号とを受け取る。上述したように、コマンドパケットは、各メモリ転送についての制御情報およびアドレス情報を含んでおり、ＦＬＡＧ信号は、１０ビットパケットワードを複数含み得るコマンドパケットの開始位置を示す。実際、コマンドパケットは、概ね、複数の１０ビットパケットワードのシーケンスという形をとって１０ビットコマンドバス５０上にある。コマンドバッファ４６は、バス５０からコマンドパケットを受け取り、そのコマンドパケットの少なくとも一部をＩＤレジスタ５６からの識別データと比較し、これにより、コマンドパケットがメモリ装置１６ａを対象としたものなのか、あるいは、他のメモリ装置１６ｂ、１６ｃを対象としたものなのかを判定する。そのコマンドがメモリ装置１６ａを対象としたものであるとコマンドバッファが判定した場合、コマンドバッファは、メモリデコーダおよびシーケンサ６０にコマンドワードを提供する。コマンドデコーダおよびシーケンサ６０は、メモリ転送中にメモリ装置１６ａの動作を制御するための多数の内部制御信号を生成する。
アドレスキャプチャ回路４８も、コマンドバス５０からコマンドワードを受け取り、そのコマンド中のアドレス情報に対応する２０ビットのアドレスを出力する。このアドレス情報は、アドレスシーケンサ６４に提供され、アドレスシーケンサ６４は、対応する３ビットのバンクアドレスをバス６６上に生成し、１０ビットのロウアドレスをバス６８上に生成し、そして、７ビットのカラムアドレスをバス７０上に生成する。
従来のＤＲＡＭにおける欠点の１つは、ＤＲＡＭアレイ中の回路のプリチャージおよび均衡化に時間がかかるために、そのスピードが比較的遅いことである。図２に示すパケット化ＤＲＡＭ１６ａは、複数のメモリバンク８０（この例の場合、８つのメモリバンク８０ａ〜８０ｈ）を用いることによってこの問題を概ね回避している。バンク８０ａからのメモリ読出し後、残りのバンク８０ｂ〜８０ｈにアクセスしている間に、バンク８０ａをプリチャージすることができる。各メモリバンク８０ａ〜８０ｈは、それぞれ、ロウラッチ／デコーダ／ドライバ８２ａ〜８２ｈからロウアドレスを受け取る。ロウラッチ／デコーダ／ドライバ８２ａ〜８２ｈは全て、プリデコーダ８４から同じロウアドレスを受け取る。そのプリデコーダ８４は、マルチプレクサ９０による判定結果に応じて、ロウアドレスレジスタ８６またはリフレッシュカウンタ８８のいずれかからロウデータを受け取る。バンク制御ロジック９４は、バンクアドレスレジスタ９６からのバンクアドレスの関数として、ロウラッチ／デコーダ／ドライバ８２ａ〜８２ｈの中から１つだけをアクティベートする。
バス７０上のカラムアドレスは、カラムラッチ／デコーダ１００に付与され、カラムラッチ／デコーダ１００は、次に、Ｉ／Ｏゲーティング回路１０２にＩ／Ｏゲーティング信号を供給する。Ｉ／Ｏゲーティング回路１０２は、センスアンプ１０４を通してメモリバンク８０ａ〜８０ｈのカラムとインターフェースをとる。データは、メモリバンク８０ａ〜８０ｈから、センスアンプ１０４およびＩ／Ｏゲーティング回路１０２を通して、データパスサブシステム１０８へと、あるいはその逆に接続される。データパスサブシステム１０８は、読出しデータパス１１０および書込みデータパス１１２を含む。読出しデータパス１１０は、Ｉ／Ｏゲーティング回路１０２からのデータを受け取り、記憶する読出しラッチ１２０を含む。図２に示すメモリ装置１６ａの場合、６４ビットのデータが読出しラッチ１２０に付与され、記憶される。その後、読出しラッチは、マルチプレクサ１２２に、４つの１６ビットデータワードを提供する。マルチプレクサ１２２は、各１６ビットデータワードを、順に、読出しＦＩＦＯバッファ１２４に付与する。プログラマブル遅延回路１２６によって内部クロックＣＫＩＮＴから生成される読出しクロック信号ＬＡＴＣＨＲにより、ＦＩＦＯバッファ１２４を通して、連続する複数の１６ビットデータワードのクロック同期をとる。ＦＩＦＯバッファ１２４は、１６ビットワードをドライバ回路１２８に順に付与する。次に、ドライバ回路１２８は、１６ビットデータワードを、プロセッサバス１４の一部を形成するデータバス１３０に付与する。
書込みデータパス１１２は、データバス１３０に接続されているレシーババッファ１４０を含む。レシーババッファ１４０は、データバス１３０からの１６ビットワードを連続的に４つの入力レジスタ１４２に入力する。入力レジスタ１４２は各々、選択的に、クロック発生回路１４４からの書込みクロック信号ＬＡＴＣＨＷによりイネーブルにされる。従って、入力レジスタ１４２は連続的に、４つの１６ビットデータワードを格納し、それらを結合して、書込みＦＩＦＯバッファ１４８に入力される１つの６４ビットデータワードにする。書込みＦＩＦＯバッファ１４８は、クロック発生器１４４からの書込みクロック信号ＬＡＴＣＨＷおよび内部書込みクロックＷＣＬＫによりクロックされ、連続的に、６４ビットワードデータを書込みラッチおよびドライバ１５０に入力する。書込みラッチおよびドライバ１５０は、６４ビット書込みデータを、Ｉ／Ｏゲート回路１０２およびセンスアンプ１０４を介して、メモリバンク８０ａ〜８０ｈのうちの１つに入力する。
上述したように、シンクリンクアーキテクチャの重要な目的は、プロセッサとメモリデバイスとの間の伝送が大幅に高い速度で起こることを可能にすることである。しかし、図２に示すパケット化されたＤＲＡＭを含む、パケット化されたＤＲＡＭの動作速度は、メモリデバイス１６ａに入力されたコマンドパケットを処理するために要する時間、制御信号を生成するために要する時間、およびデータをバンク８０ａ〜ｈから読出すため及びデータをバンク８０ａ〜ｈに書込むために要する時間によって限定される。より特定すると、コマンドパケットは受信され格納されなければならないだけでなく、さらにデコードされて多様な制御信号を生成するために用いられなければならない。制御信号はその後、バンク８０ａ〜ｈにアクセスする様々な回路に通信されなければならない。しかし、メモリデバイス１６ａが非常に高速で動作するためには、コマンドパケットがそれに応じた高速でメモリデバイス１６ａに入力されなければならない。
メモリデバイスは、高速でコマンドパケットを受信し処理するため、Ｉ／Ｏゲート回路１０２、センスアンプ１０４、および他のメモリバンク８０ａ〜８０ｈへの読出しおよび書込み回路が、非常に高速で内部コマンド信号を生成する。これらの高速コマンド信号は、８つのバンク８０ａ〜８０ｈの各々と関連する回路に送達されなければならない。例えば、プレチャージおよび平衡などのコマンド信号が、デコーダおよびシーケンサ６０からロウラッチ／デコーダ／ドライバ８２ａ〜８２ｈに伝送される。すべてのコマンド信号の、８つのバンク８０ａ〜８０ｈへの送達は、いくつかのセットの信号線を必要とし得、いくつかのセットの信号線の各々は、コマンドデコーダおよびシーケンサ６０からラッチ／デコーダ／ドライバ８２ａ〜８２ｈの各々まで延びている。配線の各々は、基板上の貴重な領域を占有し、信号線のルーティングを複雑化する。
さらに、内部制御信号は、コマンドシーケンサおよびデコーダ６０からバンク８０ａ〜ｈにアクセスする様々な回路まで伝搬する時間を必要とする。従って、バンク制御ロジック９４とラッチ／デコーダ／ドライバ８２ａ〜８２ｈとの間のルーティング差は、コマンド信号がラッチ／デコーダ／ドライバ８２ａ〜８２ｈに到達する時間の差を引き起こし得る。到達時間におけるこれらの差は、高速動作においては有意であり、最終的には、パケット化されたＤＲＡＭの動作速度を限定する。
発明の要旨
高速メモリデバイスは、別々にアクセスされる複数のバンクを含む。メモリデバイス内の動作のタイミングは、概して、限定された数のグローバル制御信号により制御される。グローバル制御信号は、コマンドシーケンサおよびデコーダから、それぞれ個々のバンクの近傍に位置するローカルタイミング回路までルーティングされている。ローカルタイミング回路は、グローバル信号を受信し、グローバル信号に応答したそれぞれのバンクからの読出しおよびバンクへの書込みを行う、ローカル制御信号を生成する。
各バンク用の制御信号は、局部的に生成されるため、シーケンサおよびデコーダからバンクへの信号線の数が減少する。さらに、制御信号の相対的タイミングは局部的に確立されるため、シーケンサおよびデコーダとバンクとの間の伝搬遅延による偏差が減少する。
ローカルタイミング回路の一実施形態において、対応する第１のグローバルコマンド信号が受信され、ラッチ回路によってラッチされる。ラッチ回路の出力は、平衡信号を生成するインバータおよび遅延回路を駆動する。
第２のグローバル信号は、遅延された第１のグローバル信号から発生する。第１および第２のグローバル信号の間の遅延は、ロウの応答時間をモデルとするロウモデリング回路によって確立される。第２のグローバル信号はその後、センスアンプの第１の部分を駆動するためにバッファされる。第２のグローバル信号は直接Ｉ／Ｏ信号を生成し、さらに、ロウドライバの１入力を駆動する。遅延された第２のグローバル信号はその後、センスアンプの第２の部分を駆動する。
グローバル信号は、バンクアドレスに応答する比較回路によって、それぞれのローカルタイミング回路に向けられる。バンクアドレスが、ローカルタイミング回路が対応するバンクのアドレスに合致しない場合、比較回路はグローバル信号を遮断する。
【図面の簡単な説明】
図１は、Ｓｙｎｃ  Ｌｉｎｋアーキテクチャを用いるコンピュータシステムのブロック図である。
図２は、図１のコンピュータシステム内で用いられ、かつ、マルチバンクメモリアレイを含む、パケット化されたＤＲＡＭのブロック図である。
図３は、マルチバンクメモリアレイ、および、ローカルタイミング制御回路を含む図２のパケット化されたＤＲＡＭにおいて使用可能な関連する回路の模式図である。
図４は、図３のマルチバンクアレイ内のローカルタイミング制御回路のある実施形態の模式図である。
図５は、図３のマルチバンクアレイ内の選択信号の信号タイミング図である。
発明の詳細な説明
図３は、コマンド信号パス、および、図２のメモリデバイス１６および図１のコンピュータシステム１０内で使用可能なバンク８０ｃ〜８０ｈへの、読み出しおよび書き込みを制御する回路を、概略的に示す。この実施形態において、マルチバンクアレイの各バンク８０ａ〜８０ｈについて、Ｉ／Ｏゲート回路１０２、センス増幅器１０４、および行ラッチ／デコーダ／ドライバ８２ｃ〜８２ｈが、それぞれのローカルタイミング回路２００ａ〜２００ｈによって、ローカル制御バス２０２ａ〜２０２ｈを介して駆動される。ローカルタイミング回路２００ａ〜２００ｈの各々が、シーケンサーおよびデコーダ６０内のグローバルコマンド生成器２０６からの、それぞれ２つのグローバル制御信号ＦＩＲＥＲＯＷ（Ｎ）およびＳＥＮＳＥ（Ｎ）によって駆動される。グローバルコマンド生成器２０６からバンク８０ａ〜８０ｈへ向けられた信号を、バンク特異的なプレチャージ信号等のローカルタイミング回路２００ａ〜２００ｈで生成された信号と区別するために、グローバルコマンド生成器２０６からの信号を、本明細書中では、グローバル制御信号と呼び、それに対して、１つまたは少数のバンクに向けられた信号を本明細書中ではローカル制御信号を呼ぶ。例えば、本明細書中で説明する実施形態の、制御信号ＦＩＲＥＲＯＷ（Ｎ）およびＳＥＮＳＥ（Ｎ）がグローバル制御信号であるのに対して、シングルバンク８０ａ〜８０ｈについてのプレチャージ信号はローカル信号である。
グローバルコマンド生成器２０６は、コマンドバッファ４６（図２）からのＯＰＥＮＲＯＷおよびＣＬＯＳＥＲＯＷコマンド、バス６６からの３ビットバンク、ならびにプログラム可能遅延回路１２６からの内部クロック信号ＣＫＩＮＴに応答して、グローバル制御信号ＦＩＲＥＲＯＷ（Ｎ）およびＳＥＮＳＥ（Ｎ）を生成する。信号ＦＩＲＥＲＯＷ（Ｎ）の各々は、コマンドバッファ４６からのＯＰＥＮＲＯＷ信号およびＣＬＯＳＥＲＯＷ信号のハイへの遷移（ｈｉｇｈ  ｇｏｉｎｇ  ｔｒａｎｓｉｔｉｏｎ）に応答して、それぞれのラッチ１９９によって生成される。ラッチ１９９の各々が個々に作動されるようにするために、ＯＰＥＮＲＯＷ信号は、バス６６からの３ビットバンクアドレスによって制御されたバンクセレクタ１９７によって、ラッチ１９９の１つのみのセット入力に向けられる。バンクセレクタ１９７はまた、ＣＬＯＳＥＲＯＷ信号を、それぞれのＮＯＲゲート１９５を介して、１つのラッチ１９９のリセット入力に向ける。ラッチ１９７の出力が、それぞれのＦＩＲＥＲＯＷ（Ｎ）信号を形成する。
バッファ４６はまた、全てのＮＯＲゲート１９５にＡＬＬＲＯＷＣＬＯＳＥ信号を供給して、全てのラッチ１９９を同時にリセットし得る。下に説明するように、結果として得られた、ＦＩＲＥＲＯＷ（Ｎ）のローへの遷移（ｌｏｗ  ｇｏｉｎｇ  ｔｒａｎｓｉｔｉｏｎ）が、ローカルタイミング回路２００ａ〜２００ｈに、それぞれのバンク８０ａ〜８０ｈを非活性化させる。従って、コマンドバッファ４６は、単一のコマンドで、全てのバンク８０ａ〜８０ｈを閉じ得る。
各センス信号ＳＥＮＳＥ（Ｎ）は、行モデリング回路２３０によって、それぞれのＦＩＲＥＲＯＷ（Ｎ）に応答して、センス信号生成器２１３内で生成される。行モデリング回路２３０は、選択された行をアクティブレベルにチャージできるのに十分なＦＩＲＥＲＯＷ（Ｎ）に比例するモデル遅延τ1で、センス信号ＳＥＮＳＥ（Ｎ）を生成する。行モデリング回路２３０は、伝導ラインと行ラインの応答およびラッチ２１８の遅延を見積もる入力ゲートと、遅延回路２１９および２２２と、インバータ２２０とから形成される。従って、行モデリング回路２３０は、ＦＩＲＥＲＯＷ（Ｎ）に応答してアレイ８０の行をチャージするための応答時間を見積もる。行応答をより正確に形成するために、伝導ラインは同じ基板上に対応するバンク８０ａ〜８０ｈとして形成され、かつ、バンク８０ａ〜８０ｈ内の行ラインと同時に形成される。従って、行モデリング回路２３０は、行ドライバ２２４がその対応する行をチャージしてセンシングの準備をするのに要求される時間量の比較的正確なインディケーションを提供する。
それぞれのグローバル信号ライン２０８および２１０が、グローバル内部制御信号ＦＩＲＥＲＯＷ（Ｎ）およびＳＥＮＳＥ（Ｎ）を、グローバルコマンド生成器２０６からローカルタイミング回路２００ａ〜２００ｈの各々へと搬送する。下に説明するように、バンク８０ａ〜８０ｈを活性化する制御信号のほとんどが、グローバルコマンド生成器２０６においてでなく局部的に生成され、それにより、２つのラインのみが制御信号をグローバルコマンド生成器２０６からさまざまなバンク８０ａ〜８０ｈの各々へと搬送する。このことにより、制御信号ラインのルートの問題および空間消費は低減される。また、ローカルタイミング制御回路２００ａ〜２００ｈは、それぞれのバンク８０ａ〜８０ｈに対して閉じた信号のタイミングを確立するので、ローカルタイミング制御回路２００ａ〜２００ｈは、シーケンサーおよびデコーダ６０とそれぞれのバンク８０ａ〜８０ｈとの間の信号伝播遅延によって引き起こされる信号の相対的なタイミングのずれ（ｄｅｖｉａｔｉｏｎ）を減少させる。
図４は、ローカルタイミング制御回路２００ａの１つをより詳細に示す。ローカルタイミング制御回路２００ａは、グローバルコマンド生成器２０６からそれぞれのグローバルコマンド信号ＦＩＲＥＲＯＷ（Ｎ）、ＳＥＮＳＥ（Ｎ）をそれぞれの入力端末２１２、２１４で受信する。
図５のタイミング図を参照すると、ＦＩＲＥＲＯＷ（Ｎ）は、ｔ1でＨＩＧＨに遷移し、ラッチ２１８の出力をＨＩＧＨに遷移させる。ラッチ出力は、絶縁信号ＩＳＯとしてＩ／Ｏゲート回路１０２中の絶縁ゲートに直接に印加される。さらに、遅延回路２１９およびインバータ２２０からの遅延され、反転されたバージョンのラッチ出力は、時刻ｔ2でＬＯＷに遷移する平衡信号ＥＱを形成する。ＦＩＲＥＲＯＷ（Ｎ）はまた、Ｉ／Ｏ  ＮＡＮＤゲート２２５を直接イネーブルする。しかし、以下に説明されるように、ＮＡＮＤゲート２２５の出力は、センス信号ＳＥＮＳＥ（Ｎ）が遷移した後に初めて変化する。
時刻ｔ3で、遅延ゲートによって遅延された１バージョンの平衡信号ＥＱは、行ラッチ／デコーダ／ドライバ８２ａ−８２ｈ内の行ドライバ２２４をイネーブルする。行が選択される場合、行ドライバ２２４は、バンク８０ａの行をアクティブにする行駆動信号ＲＯＷＮを提供する。
センス信号ＳＥＮＳＥは、時刻ｔ4で行モデリング回路２３０に応答してＨＩＧＨに遷移し、そして対応する行を適切に充電するのに十分な時間が経過したことを示す。センス信号ＳＥＮＳＥは、インバータペア２２６によってバッファされ、そしてビットラインからのデータ読み出しを開始するための時刻ｔ5でセンス増幅器１０４のＮセンス部を直接にアクティブにする。遅延ゲート２２８からのわずかな遅延の後、センス信号ＳＥＮＳＥは、ディジットラインからデータの読み出しを完了するために時刻ｔ6でセンス増幅器１０４のＰセンス部をアクティブにさせる。遅延されたセンス信号ＳＥＮＳＥは、次に遅延ゲート２２９でさらに遅延され、Ｉ／Ｏ  ＮＡＮＤゲート２２５のＬＯＷ状態出力を送信する。次に、Ｉ／Ｏ  ＮＡＮＤゲート２２５のＬＯＷ状態出力は反転されて、ＨＩＧＨ状態のＩ／Ｏ信号Ｉ／Ｏを時刻ｔ7で生成する。
時刻ｔ6で、ＦＩＲＥＲＯＷ（Ｎ）は、前回のコマンドパケットからのコマンドワードに応答して、コマンドシーケンサおよびデコーダ６０によって定義される期間τFRのあいだＨＩＧＨを維持する。期間τFRは、センス増幅器１０４がディジットラインを読み出し、そしてセンス増幅器からの信号がラッチ１２０によってラッチされることを可能にするのに十分である（図２）。通常、期間τFRは、メモリデバイス１６の初期化時に設定される。
間隔τFRの終端時で、ＦＩＲＥＲＯＷ（Ｎ）はＬＯＷに遷移し、これにより行ドライバ２２４およびＩ／Ｏゲーティングをディセイブルする。ラッチ２１８の出力がＨＩＧＨを維持するので、残りのローカル制御信号はＨＩＧＨを維持する。ＦＩＲＥＲＯＷ（Ｎ）のＨＩＧＨからＬＯＷへの遷移はまた、アクティブにされた行を適切にディスチャージするために必要な時間τ2をモデルするセンス信号生成器２１３中の行ディスチャージモデル２３３をアクティブにする。
ディスチャージ時間τ2後に、行ディスチャージモデル２３３は、センス信号ＳＥＮＳＥを時刻ｔ6でＬＯＷに遷移させる。ＬＯＷ状態のセンス信号ＳＥＮＳＥ（Ｎ）は、バッファ２２６および遅延ゲート２２８を介して、センス増幅器１０４のＮセンスおよびＰセンス部を非アクティブにする。さらに、ＨＩＧＨからＬＯＷへの遷移検出器２３２は、センス信号ＳＥＮＳＥのＬＯＷ状態遷移を検出し、そしてこれに応答してラッチ２１８をリセットする。ラッチ２１８の出力はＬＯＷに遷移し、これにより絶縁信号ＩＳＯおよび平衡信号ＥＱをＬＯＷに遷移させる。ＦＩＲＥＲＯＷ（Ｎ）の前回の遷移が行ドライバ２２４をディセイブルしているので、上記のように、行信号はすでにＬＯＷである。
前記から理解されるように、本発明の特定の実施態様は、例示の目的のために本明細書中で説明されたが、種々の変更が本発明の精神および範囲を逸脱せずになされ得る。ローカル制御信号の特定のタイミングがメモリデバイス１６の特定の制限に依存して変化し得ることは、当業者の認め得るところである。例えば、Ｎセンス増幅器の前にＰセンス増幅器をアクティブにすることが望ましいこともある。したがって、本発明は、添付の請求項によって制限される以外は制限されない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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