(57)【特許請求の範囲】
【請求項１】
強誘電体キャパシタの分極によってデータを記憶する複数のメモリセルと，
前記各メモリセルが接続されたビット線及びプレート線と，
前記ビット線の一端に第１スイッチ部を介して接続され，プリチャージ電圧を前記ビット線に供給するプリチャージ回路と，
前記ビット線の他端に第２スイッチ部を介して接続された第１サブビット線と，
前記各メモリセルに書き込まれるデータおよび前記各メモリセルから読み出されたデータが伝送されるデータ線と，
前記データ線に第３スイッチ部を介して接続された第２サブビット線と，
前記第１サブビット線および前記第２サブビット線が接続されたセンスアンプ部と，
を有し，
前記センスアンプ部は，
前記第１サブビット線の電圧を検出し検出結果に応じて前記第１サブビット線の電圧を所定レベルにラッチするラッチ型センスアンプと，
前記第１サブビット線を接地することが可能な接地手段と，
前記第１サブビット線に対して，前記第２サブビット線の電圧論理レベルを転送することが可能な第１転送手段と，
前記第１サブビット線に対して，前記第２サブビット線の電圧論理レベルと逆の電圧論理レベルを転送することが可能な第２転送手段と，
を備えた強誘電体メモリ装置の動作方法において，
前記各メモリセルに対する一のデータの書き込み動作期間に，
前記センスアンプ部に対する信号の印加により生じる前記ビット線の電位と前記プレート線との電位差を用いて，前記各メモリセルに備えられた前記強誘電体キャパシタの一方の端子に対して，他方の端子の電位よりも高い電位を印加する第１工程と，
前記センスアンプ部に対する信号の印加により生じる前記ビット線の電位と前記プレート線との電位差を用いて，前記強誘電体キャパシタの前記一方の端子に対して，前記他方の端子の電位よりも低い電位を印加する第２工程と，
をそれぞれ同数回実行することを特徴とする，強誘電体メモリの動作方法。
【請求項２】
前記センスアンプ部は，前記第２サブビット線と相補の関係にある補第２サブビット線を有し，前記第２転送手段は，前記補第２サブビット線の電圧論理レベルを前記第１サブビット線に対して転送するように構成されていることを特徴とする，請求項１に記載の強誘電体メモリの動作方法。
【請求項３】
前記プリチャージ回路は，プリチャージ電圧として論理的高レベルの電圧または論理的低レベルの電圧のいずれか一方を選択的に出力することが可能であることを特徴とする，請求項１または２に記載の強誘電体メモリの動作方法。
【請求項４】
前記第２サブビット線には，キャパシタが接続されていることを特徴とする，請求項１，２，または３に記載の強誘電体メモリの動作方法。
【請求項５】
前記第１工程に要する時間と前記第２工程に要する時間は，略同一であることを特徴とする，請求項１に記載の強誘電体メモリの動作方法。
【請求項６】
前記各メモリセルに０を書き込む場合には、前記第２工程から前記第１工程の順に実行することを特徴とする、請求項１に記載の強誘電体メモリの動作方法。
【請求項７】
前記各メモリセルに１を書き込む場合には、前記第１工程から前記第２工程の順に実行することを特徴とする、請求項１に記載の強誘電体メモリの動作方法。
【請求項８】
強誘電体キャパシタの分極によってデータを記憶する複数のメモリセルと，
前記各メモリセルが接続されたビット線及びプレート線と，
前記ビット線の一端に第１スイッチ部を介して接続され，プリチャージ電圧を前記ビット線に供給するプリチャージ回路と，
前記ビット線の他端に第２スイッチ部を介して接続された第１サブビット線と，
前記各メモリセルに書き込まれるデータおよび前記各メモリセルから読み出されたデータが伝送されるデータ線と，
前記データ線に第３スイッチ部を介して接続された第２サブビット線と，
前記第１サブビット線および前記第２サブビット線が接続されたセンスアンプ部と，
を有し，
前記センスアンプ部は，
前記第１サブビット線の電圧を検出し検出結果に応じて前記第１サブビット線の電圧を所定レベルにラッチするラッチ型センスアンプと，
前記第１サブビット線を接地することが可能な接地手段と，
前記第１サブビット線に対して，前記第２サブビット線の電圧論理レベルを転送することが可能な第１転送手段と，
前記第１サブビット線に対して，前記第２サブビット線の電圧論理レベルと逆の電圧論理レベルを転送することが可能な第２転送手段と，
を備えた強誘電体メモリ装置の動作方法において，
前記各メモリセルに格納されている一のデータの読み出し動作期間に，
前記プリチャージ回路から印加されるプリチャージ電圧及び前記センスアンプ部に対する信号の印加により生じる前記ビット線の電位と前記プレート線との電位差を用いて，前記各メモリセルに備えられた前記強誘電体キャパシタの一方の端子に対して，他方の端子の電位よりも高い電位を印加する第３工程と，
前記プリチャージ回路から印加されるプリチャージ電圧及び前記センスアンプ部に対する信号の印加により生じる前記ビット線の電位と前記プレート線との電位差を用いて，前記強誘電体キャパシタの前記一方の端子に対して，前記他方の端子の電位よりも低い電位を印加する第４工程と，
をそれぞれ同数回実行することを特徴とする，強誘電体メモリの動作方法。
【請求項９】
前記センスアンプ部は，前記第２サブビット線と相補の関係にある補第２サブビット線を有し，前記第２転送手段は，前記補第２サブビット線の電圧論理レベルを前記第１サブビット線に対して転送するように構成されていることを特徴とする，請求項８に記載の強誘電体メモリの動作方法。
【請求項１０】
前記プリチャージ回路は，プリチャージ電圧として論理的高レベルの電圧または論理的低レベルの電圧のいずれか一方を選択的に出力することが可能であることを特徴とする，請求項８または９に記載の強誘電体メモリの動作方法。
【請求項１１】
前記第２サブビット線には，キャパシタが接続されていることを特徴とする，請求項８，９，または１０に記載の強誘電体メモリの動作方法。
【請求項１２】
前記第３工程に要する時間と前記第４工程に要する時間は，略同一であることを特徴とする，請求項８に記載の強誘電体メモリの動作方法。
【請求項１３】
前記各メモリセルから０を読み出す場合には、前記第４工程から前記第３工程の順に実行することを特徴とする、請求項８に記載の強誘電体メモリの動作方法。
【請求項１４】
前記各メモリセルから１を読み出す場合には、前記第４工程、前記第３工程、前記第３工程、前記４工程の順に実行することを特徴とする、請求項８に記載の強誘電体メモリの動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，強誘電体メモリ装置の動作方法に関するものである。
【０００２】
【従来の技術】
近年，強誘電体を用いたメモリへの関心が非常に高まっている。強誘電体メモリ装置は，強誘電体の自発分極を利用して情報を記憶するため，一旦強誘電体に電圧を印加し分極の方向を一方向に揃えれば，電源をオフした後にも分極が残留し（残留分極），不揮発性メモリとして利用することが可能である。
【０００３】
さらに，一般的な不揮発性メモリは，データの書き込みに１０Ｖ以上の高電圧が必要であり，書き込み速度もマイクロ秒オーダであるのに対して，強誘電体メモリ装置は，僅か数Ｖで分極反転が可能であり，反転速度もナノ秒オーダである。したがって，強誘電体メモリ装置は，低電圧／高速動作が可能な次世代の不揮発性メモリとして期待されている。
【０００４】
強誘電体メモリ装置は，ＭＯＳトランジスタと強誘電体キャパシタから成るメモリセルによって構成されている。従来の強誘電体メモリ装置の構成およびその動作について説明する。
【０００５】
図９は，従来の強誘電体メモリ装置の構成を示している。ここでは，複数あるメモリセルの１つを代表的に示している。
【０００６】
メモリセル１は，トランジスタ３と強誘電体キャパシタ５から構成されている。トランジスタ３のゲートはワード線ＷＬに接続され，ソースはビット線ＢＬに接続され，ドレインは強誘電体キャパシタ５の一方の端子に接続されている。強誘電体キャパシタ５の他方の端子はプレート線ＰＬに接続されている。また，ビット線ＢＬは，センスアンプ７に接続されている。
【０００７】
メモリセル１に対してデータを書き込む場合，ワード線ＷＬによってトランジスタ３が選択される。そして，ビット線ＢＬに０Ｖを印加し，プレート線ＰＬに正の電圧を印加することによって，強誘電体キャパシタ５の分極が↑方向に揃い，この結果メモリセル１に対してデータ”０”が書き込まれる。これに対して，ビット線ＢＬに正の電圧を印加し，プレート線ＰＬに０Ｖを印加することによって，強誘電体キャパシタ５の分極が↓方向に揃い，この結果メモリセル１に対してデータ”１”が書き込まれる。
【０００８】
メモリセル１に格納されているデータを読み出す場合，ビット線ＢＬを例えば０Ｖにプリチャージし，プレート線ＰＬに正の電圧を印加する。このとき，メモリセル１にデータ”１”が格納され，強誘電体キャパシタ５が↓方向に分極していれば，分極の方向は反転する。逆に，メモリセル１にデータ”０”が格納され，強誘電体キャパシタ５が↑方向に分極していれば，分極の方向は変化しない。この分極の方向の変化は，ビット線ＢＬの電位変化に反映される。したがって，，メモリセル１に格納されているデータが”０”あるいは”１”であるかによってビット線ＢＬの電位が異なることになる。そして，ビット線ＢＬの電位変化はセンスアンプ７によってセンスされ，データ”０”あるいは”１”が読み出される。
【０００９】
センスアンプ７において，メモリセル１から読み出されたデータの”０／１”判定にはリファレンス電圧Ｖｒｅｆが必要となる。従来，リファレンス電圧Ｖｒｅｆを得るために，読み出されるデータと逆のデータが格納されるダミーセルを用いる技術が提案されている。この場合，１つの情報につき，相補のデータ”０／１”を格納する２つのトランジスタおよび２つのキャパシタが必要となる。これを２トランジスタ２キャパシタ（２Ｔ２Ｃ）タイプという。
【００１０】
メモリセル１からデータが読み出されたときのビット線ＢＬの電位変化は，ビット線ＢＬのビット線容量ＣＢＬに蓄えられた電荷量が変化することによって生じる。ここで，従来の強誘電体メモリ装置の読み出し動作について，図１０を用いて説明する。
【００１１】
図１０は，図９に示した強誘電体キャパシタ５のヒステリシス特性図である。なお，ヒステリシス曲線を斜めに切る直線の傾きがビット線容量ＣＢＬを表す。
【００１２】
メモリセル１にデータ”１”が格納されているとき，強誘電体キャパシタ５は状態Ａ０にある。ここで，プレート線ＰＬに所定の電圧を印加すると強誘電体キャパシタ５は状態Ａ１に遷移し，ビット線ＢＬには電位Ｖａが現れる。一方，メモリセル１にデータ”０”が格納されているとき，強誘電体キャパシタ５は状態Ｂ０にある。ここで，プレート線ＰＬに所定の電圧を印加すると強誘電体キャパシタ５は状態Ｂ１に遷移し，ビット線ＢＬには電位Ｖｂが現れる。したがって，センスアンプ７がセンスしなければならない電位差ΔＶは，Ｖｂ−Ｖａであり，メモリセル１から正確にデータを読み出すためには，電位差ΔＶをできるだけ大きく，かつ，ばらつきを小さくする必要がある。
【００１３】
実用化が進んでいる２Ｔ２Ｃタイプの強誘電体メモリ装置では，通常，図１０に示した読み出し動作が行われている。
【００１４】
【発明が解決しようとする課題】
動作速度，動作電圧に関して従来にない優れた特性を示す強誘電体メモリ装置ではあるが，回路の集積度については２Ｔ２Ｃタイプを採用していることもあり，現在主流のＤＲＡＭのレベルまで至っていない。したがって，コンパクトな回路規模で構成される１Ｔ１Ｃタイプの強誘電体メモリ装置の実用化が待たれていた。
【００１５】
しかしながら，従来の１Ｔ１Ｃタイプの強誘電体メモリ装置は，データの読み出し動作を繰り返すと強誘電体キャパシタの特性が変化してしまい，特にリファレンス電圧が固定されている場合には誤ったデータが読み出されるおそれがあった。強誘電体キャパシタの特性変化について，次の２つが知られている。
【００１６】
（１）強誘電体キャパシタに対してバイポーラ（双極）パルスを繰り返し印加すると，強誘電体の分極量が小さくなってしまう現象（Ｆａｔｉｇｕｅ：疲労）
【００１７】
（２）強誘電体キャパシタに対してユニポーラ（単極）パルスを繰り返し印加する，または，直流電圧を継続して印加すると，分極が反転し難くなる現象（インプリント：擦り込み）
【００１８】
現象（１）に関しては，近年，Ｆａｔｉｇｕｅ現象がほとんど生じない強誘電体材料および電極材料が研究開発され，問題が解消されつつある。
【００１９】
一方，現象（２）に関しては，未だ有効な手段が見いだされていない。しかも，強誘電体メモリ装置を例えばロジックＩＣに搭載するためには，８０℃程度の動作保証が要求されるが，この温度下でインプリントが著しくなることが明らかになっている。
【００２０】
以上のように，インプリントによる特性劣化が１Ｔ１Ｃタイプの強誘電体メモリ装置の実用化を阻害する大きな要因であった。
【００２１】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，インプリントによる特性劣化を防止する強誘電体メモリ装置の動作方法を提供することにある。
【００２２】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，強誘電体キャパシタの分極によってデータを記憶する複数のメモリセルと，各メモリセルが接続されたビット線と，ビット線の一端に第１スイッチ部を介して接続され，プリチャージ電圧をビット線に供給するプリチャージ回路と，ビット線の他端に第２スイッチ部を介して接続された第１サブビット線と，各メモリセルに書き込まれるデータおよび各メモリセルから読み出されたデータが伝送されるデータ線と，データ線と第３スイッチ部を介して接続された第２サブビット線と，第１サブビット線および第２サブビット線が接続されたセンスアンプ部とを有し、センスアンプ部は，第１サブビット線の電圧を検出し検出結果に応じて第１サブビット線の電圧を所定レベルにラッチするラッチ型センスアンプと，第１サブビット線を接地することが可能な接地手段と，第１サブビット線に対して，第２サブビット線の電圧論理レベルを転送することが可能な第１転送手段と，第１サブビット線に対して，第２サブビット線の電圧論理レベルと逆の電圧論理レベルを転送することが可能な第２転送手段とを備えた強誘電体メモリ装置の動作方法において，各メモリセルに対する一のデータの書き込み動作期間に，各メモリセルに備えられた強誘電体キャパシタの一方の端子に対して，他方の端子の電位よりも高い電位を印加する第１工程と，強誘電体キャパシタの一方の端子に対して，他方の端子の電位よりも低い電位を印加する第２工程と，をそれぞれ同数回実行することを特徴としている。
【００２３】
かかる動作方法によれば，センスアンプ部によって，第１サブビット線の電圧レベルを第２サブビット線の電圧論理レベルまたはその逆の電圧論理レベルとすることが可能となる。例えば，第２サブビット線がＨレベルである場合，第１サブビット線は，第１転送手段によってＨレベルとされ，第２転送手段によってＬレベルとされる。そして，第１サブビット線は，第２スイッチ部によってビット線に電気的に接続されるため，ビット線の電圧レベルは，所定のタイミングでＨレベルまたはＬレベルに調整される。したがって，メモリセルに対するデータの書き込み動作中およびメモリセルからのデータの読み出し動作中，強誘電体キャパシタの両端子に印加する電圧の極性を適宜反転させることが可能となり，結果的に強誘電体メモリ装置におけるインプリント現象が防止されることになる。また、第１工程と第２工程とをそれぞれ同数回実行することで、従来，メモリセルへのデータの書き込み動作中に生じていたインプリント現象を防止することが可能となる。
【００２４】
センスアンプ部は，第２サブビット線と相補の関係にある補第２サブビット線を有することが好ましい。そして，補第２サブビット線の電圧論理レベルを第１サブビット線に転送するように第２転送手段を構成することが可能である。なお，第２サブビット線と補第２サブビット線は相補の関係にあるため，第２サブビット線の論理電圧レベルが例えばＨレベルの場合，補第２サブビット線の論理電圧レベルはＬレベルとなる。
【００２５】
プリチャージ回路をプリチャージ電圧として論理的高レベルの電圧または論理的低レベルの電圧のいずれか一方を選択的に出力するように構成すれば，メモリセルからのデータの読み出し動作において，ビット線の電位反転動作が容易に実現する。
【００２６】
第２サブビット線にキャパシタを接続することによって，第２サブビット線の静電容量を調整することが可能となる。また、第１工程に要する時間と第２工程に要する時間は，略同一であってもよい。これによって，データ書き込み動作中，強誘電体キャパシタに対してバランスよく正負の電圧がそれぞれ印加されることになり，より効果的にインプリント現象が防止される。
【００２７】
本発明の第２の観点によれば，強誘電体キャパシタの分極によってデータを記憶する複数のメモリセルと，各メモリセルが接続されたビット線と，ビット線の一端に第１スイッチ部を介して接続され，プリチャージ電圧をビット線に供給するプリチャージ回路と，ビット線の他端に第２スイッチ部を介して接続された第１サブビット線と，各メモリセルに書き込まれるデータおよび各メモリセルから読み出されたデータが伝送されるデータ線と，データ線に第３スイッチ部を介して接続された第２サブビット線と，第１サブビット線および第２サブビット線が接続されたセンスアンプ部と，を有し，センスアンプ部は，第１サブビット線の電圧を検出し検出結果に応じて第１サブビット線の電圧を所定レベルにラッチするラッチ型センスアンプと，第１サブビット線を接地することが可能な接地手段と，第１サブビット線に対して，第２サブビット線の電圧論理レベルを転送することが可能な第１転送手段と，第１サブビット線に対して，第２サブビット線の電圧論理レベルと逆の電圧論理レベルを転送することが可能な第２転送手段と，を備えた強誘電体メモリ装置の動作方法において，各メモリセルに格納されている一のデータの読み出し動作期間に，各メモリセルに備えられた強誘電体キャパシタの一方の端子に対して，他方の端子の電位よりも高い電位を印加する第３工程と，強誘電体キャパシタの一方の端子に対して，他方の端子の電位よりも低い電位を印加する第４工程と，をそれぞれ同数回実行することを特徴とすることを特徴としている。
【００２８】
かかる動作方法によれば，センスアンプ部によって，第１サブビット線の電圧レベルを第２サブビット線の電圧論理レベルまたはその逆の電圧論理レベルとすることが可能となる。例えば，第２サブビット線がＨレベルである場合，第１サブビット線は，第１転送手段によってＨレベルとされ，第２転送手段によってＬレベルとされる。そして，第１サブビット線は，第２スイッチ部によってビット線に電気的に接続されるため，ビット線の電圧レベルは，所定のタイミングでＨレベルまたはＬレベルに調整される。したがって，メモリセルに対するデータの書き込み動作中およびメモリセルからのデータの読み出し動作中，強誘電体キャパシタの両端子に印加する電圧の極性を適宜反転させることが可能となり，結果的に強誘電体メモリ装置におけるインプリント現象が防止されることになる。また，第３工程と第４工程とをそれぞれ同数回実行することで、従来，メモリセルからのデータの読み出し動作中に生じていたインプリント現象を防止することが可能となる。
【００２９】
センスアンプ部は，第２サブビット線と相補の関係にある補第２サブビット線を有することが好ましい。そして，補第２サブビット線の電圧論理レベルを第１サブビット線に転送するように第２転送手段を構成することが可能である。なお，第２サブビット線と補第２サブビット線は相補の関係にあるため，第２サブビット線の論理電圧レベルが例えばＨレベルの場合，補第２サブビット線の論理電圧レベルはＬレベルとなる。
【００３０】
プリチャージ回路をプリチャージ電圧として論理的高レベルの電圧または論理的低レベルの電圧のいずれか一方を選択的に出力するように構成すれば，メモリセルからのデータの読み出し動作において，ビット線の電位反転動作が容易に実現する。
【００３１】
第２サブビット線にキャパシタを接続することによって，第２サブビット線の静電容量を調整することが可能となる。
【００３２】
第３工程に要する時間と第４工程に要する時間は，略同一であることが好ましい。これによって，データ読み出し動作中，強誘電体キャパシタに対してバランスよく正負の電圧がそれぞれ印加されることになり，より効果的にインプリント現象が防止される。
【００３３】
【発明の実施の形態】
添付図面を参照しながら，本発明にかかる強誘電体メモリ装置およびその動作方法の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００３４】
本発明の実施の形態にかかる強誘電体メモリ１００を図１に示す。強誘電体メモリ１００は，複数のメモリセル，プリチャージ回路１１１，センスアンプ部１１３，リファレンス電圧発生回路１１５，第１スイッチ部ＳＷ１，第２スイッチ部ＳＷ２，ＳＷ２’，第３スイッチ部ＳＷ３，ＳＷ３’，ワード線ＷＬ，プレート線ＰＬ，ビット線対ＢＬ，／ＢＬ，第１サブビット線対ＳＢＬ，／ＳＢＬ，第２サブビット線対ＳＳＢＬ，／ＳＳＢＬ，データ線対ＤＬ，／ＤＬ，およびキャパシタＣｂ，Ｃｂ’を含む構成である。なお，図１には，複数あるメモリセルのうちメモリセル１０１を代表的に示している。
【００３５】
メモリセル１０１は，トランジスタ１０３および強誘電体キャパシタ１０５から構成されている。トランジスタ１０３のゲートはワード線ＷＬに接続され，ソースはビット線ＢＬに接続され，ドレインは強誘電体キャパシタ１０５の一方の端子に接続されている。強誘電体キャパシタ１０５の他方の端子はプレート線ＰＬに接続されている。
【００３６】
第１スイッチ部ＳＷ１は，第１トランスファゲートＴＧ１および第１インバータＩＶ１から構成されている。第１トランスファゲートＴＧ１は，第１制御信号Ｓおよび第１インバータＩＶ１で生成された第１制御信号Ｓの論理反転信号によって，ビット線ＢＬの一端とプリチャージ回路１１１を電気的に接続する。
【００３７】
第２スイッチ部ＳＷ２は，第２トランスファゲートＴＧ２および第２インバータＩＶ２から構成されている。第２トランスファゲートＴＧ２は，第２制御信号／Ｓおよび第２インバータＩＶ２で生成された第２制御信号／Ｓの論理反転信号によって，ビット線ＢＬの他端と第１サブビット線ＳＢＬの一端を電気的に接続する。
【００３８】
第２スイッチ部ＳＷ２’は，第２トランスファゲートＴＧ２’および第２インバータＩＶ２’から構成されている。第２トランスファゲートＴＧ２’は，第２制御信号／Ｓおよび第２インバータＩＶ２’で生成された第２制御信号／Ｓの論理反転信号によって，一端がリファレンス電圧発生回路１１５に接続されているビット線／ＢＬと第１サブビット線／ＳＢＬの一端を電気的に接続する。
【００３９】
第１サブビット線対ＳＢＬ，／ＳＢＬの各他端は，センスアンプ部１１３に接続されている。また，第１サブビット線ＳＢＬには容量を調節するため，他端が接地されているキャパシタＣｂの一端が接続されている。同様に，第１サブビット線／ＳＢＬには，他端が接地されているキャパシタＣｂ’の一端が接続されている。
【００４０】
第３スイッチ部ＳＷ３は，第３トランスファゲートＴＧ３および第３インバータＩＶ３から構成されている。第３トランスファゲートＴＧ３は，第３制御信号ＳＳおよび第３インバータＩＶ３で生成された第３制御信号ＳＳの論理反転信号によって，一端がセンスアンプ部１１３に接続されている第２サブビット線ＳＳＢＬの他端とデータ線ＤＬを電気的に接続する。
【００４１】
第３スイッチ部ＳＷ３’は，第３トランスファゲートＴＧ３’および第３インバータＩＶ３’から構成されている。第３トランスファゲートＴＧ３’は，第３制御信号ＳＳおよび第３インバータＩＶ３’で生成された第３制御信号ＳＳの論理反転信号によって，一端がセンスアンプ部１１３に接続されている第２サブビット線／ＳＳＢＬの他端とデータ線／ＤＬを電気的に接続する。
【００４２】
次に，センスアンプ部１１３の回路構成を図２を用いて説明する。このセンスアンプ部１１３は，ラッチ型センスアンプ１２０，第１〜６トランジスタ１２１，１２２，１２３，１２４，１２５，１２６，およびキャパシタＣｄ，Ｃｄ’を含む構成である。
【００４３】
ラッチ型センスアンプ１２０は，センスアンプイネーブル信号ＳＡＥによって活性化されるものであって，第１サブビット線対ＳＢＬ，／ＳＢＬに接続されている。
【００４４】
接地手段としての第１トランジス１２１および第２トランジスタ１２２は，ゲートに入力されるセンスアンプ制御信号ＳＡＲによってオン／オフ制御されように構成されている。そして，第１トランジスタ１２１のドレインは，第１サブビット線ＳＢＬに接続されており，第２トランジスタ１２２のドレインは，第１サブビット線／ＳＢＬに接続されている。第１トランジスタ１２１および第２トランジスタ１２２のソースは，ともに接地されている。
【００４５】
第２転送手段としての第３トランジス１２３および第４トランジスタ１２４は，ゲートに入力される第１切換制御信号ＳＡＳＷ１によってオン／オフ制御されように構成されている。そして，第３トランジスタ１２３のドレインは，第１サブビット線ＳＢＬに接続されており，第４トランジスタ１２４のドレインは，第１サブビット線／ＳＢＬに接続されている。第３トランジスタ１２３のソースは，第２サブビット線／ＳＳＢＬに接続されており，第４トランジスタ１２４ソースは，第２サブビット線ＳＳＢＬに接続されている。
【００４６】
第１転送手段としての第５トランジス１２５および第６トランジスタ１２６は，ゲートに入力される第２切換制御信号ＳＡＳＷ２によってオン／オフ制御されように構成されている。そして，第５トランジスタ１２５のドレインは，第１サブビット線ＳＢＬに接続されており，第６トランジスタ１２６のドレインは，第１サブビット線／ＳＢＬに接続されている。第５トランジスタ１２５のソースは，第２サブビット線ＳＳＢＬに接続されており，第６トランジスタ１２６ソースは，第２サブビット線／ＳＳＢＬに接続されている。
【００４７】
キャパシタＣｄの一端は第２サブビット線ＳＳＢＬに接続され，キャパシタＣｄの他端は接地されている。キャパシタＣｄ’の一端は第２サブビット線／ＳＳＢＬに接続されており，キャパシタＣｄ’の他端は接地されている。
【００４８】
以上のように構成された本発明の実施の形態にかかる強誘電体メモリ１００の動作について説明する。
【００４９】
まず，図３および図４を用いて強誘電体メモリ１００のデータ読み出し動作について説明する。データ読み出し動作に際し，ビット線ＢＬは，プリチャージ回路１１１によってグランド電位にプリチャージされる。
【００５０】
図３に示す時点ｔ０（初期状態）において，メモリセル１０１にデータ”０”が格納されている場合，強誘電体キャパシタ１０５は図４に示す状態０にあり，メモリセル１０１にデータ”１”が格納されている場合，強誘電体キャパシタ１０５は状態０’にある。
【００５１】
時点ｔ１において，第１制御信号Ｓを論理的低レベル（以下，「Ｌレベル」という。）とし，第２制御信号／Ｓを論理的高レベル（以下，「Ｈレベル」という。）とする。これによって，第１スイッチ部ＳＷ１はオフ状態となり，第２スイッチ部ＳＷ２はオン状態となる。したがって，ビット線ＢＬは，プリチャージ回路１１１から電気的に切り離され，第１サブビット線ＳＢＬに電気的に接続される。
【００５２】
時点ｔ２において，ワード線ＷＬをＨレベルとする。
【００５３】
時点ｔ３において，プレート線ＰＬをＨレベルとする。ここで，強誘電体キャパシタ１０５は，状態０にある場合は状態Ａに遷移し，状態０’にある場合は状態Ａ’に遷移する。
【００５４】
時点ｔ４において，第１制御信号ＳをＨレベルとし，第２制御信号／ＳをＬレベルとする。これによって，第１スイッチ部ＳＷ１はオン状態となり，第２スイッチ部ＳＷ２はオフ状態となる。したがって，ビット線ＢＬは，第１サブビット線ＳＢＬから切り離され，プリチャージ回路１１１に電気的に接続され，グランド電位とされる。このとき，強誘電体キャパシタ１０５は，状態Ａから状態Ｂに，あるいは，状態Ａ’から状態Ｂ’に遷移する。
【００５５】
時点ｔ５において，センスアンプイネーブル信号ＳＡＥをＨレベルとし，センスアンプ部１１３に備えられたラッチ型センスアンプ１２０をイネーブル状態とする。そして，センスアンプ部１１３は，第１サブビット線ＳＢＬの電圧と，リファレンス電圧発生回路１１５から出力され第１サブビット線／ＳＢＬに印加されているリファレンス電圧Ｖｒｅｆとを比較し，第１サブビット線ＳＢＬの電圧の方が高ければ，第１サブビット線ＳＢＬをＨレベルにラッチし，第１サブビット線ＳＢＬの電圧の方が低ければ，第１サブビット線ＳＢＬをＬレベルにラッチする。
【００５６】
時点ｔ６において，プリチャージ回路１１１から出力されるプリチャージ電圧ｐｒｅｃｈをＨレベルとする。このとき，強誘電体キャパシタ１０５が状態Ｂにある場合は状態Ｃに遷移し，状態Ｂ’にある場合は状態Ｃ’に遷移する。
【００５７】
時点ｔ７において，プレート線ＰＬをＬレベル（グランド電位）とする。このとき，強誘電体キャパシタ１０５が状態Ｃにある場合は状態Ｄに遷移し，状態Ｃ’にある場合は状態Ｄ’に遷移する。
【００５８】
時点ｔ８において，プリチャージ電圧ｐｒｅｃｈをＬレベル（グランド電位）とする。このとき，強誘電体キャパシタ１０５が状態Ｄにある場合は状態Ｅに遷移し，状態Ｄ’にある場合は状態Ｅ’に遷移する。
【００５９】
時点ｔ９から時点ｔ１０の間に第１サブビット線ＳＢＬのラッチ電圧を反転させる（反転動作ａ：後述）。
【００６０】
時点ｔ１１において，第２制御信号／ＳをＨレベルとする。これによって第２スイッチ部ＳＷ２がオン状態となり，第１サブビット線ＳＢＬがビット線ＢＬに電気的に接続され，第１サブビット線ＳＢＬのラッチ電圧がビット線ＢＬに転送される。このとき，強誘電体キャパシタ１０５が状態Ｅにある場合は状態Ｆに遷移し，状態Ｅ’にある場合は状態Ｆ’に遷移する。
【００６１】
時点ｔ１２から時点ｔ１３まで一旦第２制御信号／ＳをＬレベルとし，第１サブビット線ＳＢＬのラッチ電圧を反転させる（反転動作ｂ：後述）。
【００６２】
時点ｔ１３において，第２制御信号／ＳをＨレベルに戻すとともに，プレート線ＰＬをＨレベルとする。このとき，強誘電体キャパシタ１０５が状態Ｆにある場合は状態Ｇに遷移し，状態Ｆ’にある場合は状態Ｇ’に遷移する。
【００６３】
時点ｔ１４において，ワード線ＷＬをＬレベルとする。
【００６４】
時点ｔ１５において，第１制御信号ＳをＨレベルとし，第２制御信号／ＳをＬレベルとする。これによって，第１スイッチ部ＳＷ１はオン状態となり，第２スイッチ部ＳＷ２はオフ状態となる。したがって，ビット線ＢＬは，第１サブビット線ＳＢＬから電気的に切り離され，プリチャージ回路１１１に電気的に接続される。さらに，センスアンプイネーブル信号ＳＡＥをＬレベルとし，センスアンプ部１１３に備えられたラッチ型センスアンプ１２０をディスエーブル状態とする。
【００６５】
時点ｔ１６において，プレート線ＰＬをＬレベルとする。
【００６６】
以上のようにして，メモリセル１０１からの一連のデータ読み出し動作が完了する。
【００６７】
ここで，図４に示した本発明の実施の形態にかかる強誘電体メモリ１００の読み出し動作における強誘電体キャパシタ１０５の状態遷移に注目する。
【００６８】
まず，強誘電体キャパシタ１０５の初期状態が０の場合，その後の状態遷移は，
０→Ａ→Ｂ→Ｃ→Ｄ→Ｅ→Ｆ→Ｇ
である。この状態遷移は，１回のデータ読み出し動作の期間，強誘電体キャパシタ１０５に対して，正パルスおよび負パルスがそれぞれ１回ずつ印加されたことになる。すなわち，状態０から状態Ｃまでの遷移は，負パルスが印加されたことによるものであり，状態Ｃから状態Ｅ，Ｆ，Ｇまでの遷移は，正パルスが印加されたことによるものである。
【００６９】
対して，強誘電体キャパシタ１０５の初期状態が０’の場合，その後の状態遷移は，
０’→Ａ’→Ｂ’→Ｃ’→Ｄ’→Ｅ’→Ｆ’→Ｇ’
である。この状態遷移は，この状態遷移は，１回のデータ読み出し動作の期間，強誘電体キャパシタ１０５に対して，正パルスおよび負パルスがそれぞれ２回ずつ印加されたことになる。すなわち，状態０’から状態Ｃ’までの遷移は，１回目の負パルスが印加されたことによるものであり，状態Ｃ’から状態Ｅ’までの遷移は，１回目の正パルスが印加されたことによるものであり，状態Ｅ’から状態Ｆ’を経て状態Ｇ’までの遷移は，２回目の正パルスおよび２回目の負パルスが印加されたことによるものである。
【００７０】
このように，本発明の実施の形態にかかる強誘電体メモリ１００によれば，所定のメモリセルからのデータ読み出し動作の際，このメモリセルに備えられた強誘電体キャパシタに対して，正負パルスが１回ずつまたは２回ずつバランスよく印加される。したがって，従来，読み出し動作が繰り返されることによって発生していたインプリント現象が完全に抑制される。
【００７１】
次に，図５および図６を用いて強誘電体メモリ１００のデータ書き込み動作について説明する。
【００７２】
時点ｔ１において，第１制御信号ＳをＬレベルとし，第２制御信号／ＳをＨレベルとする。これによって，第１スイッチ部ＳＷ１はオフ状態となり，第２スイッチ部ＳＷ２はオン状態となる。したがって，ビット線ＢＬは，プリチャージ回路１１１から電気的に切り離され，第１サブビット線ＳＢＬに電気的に接続される。
【００７３】
時点ｔ２において，第３制御信号ＳＳをＨレベルとする。これによって，第３スイッチ部ＳＷ３はオン状態となる。この結果，第２サブビット線ＳＳＢＬは，データ線ＤＬと接続され，データ線ＤＬからのデータ待ち状態となる。また，第２サブビット線／ＳＳＢＬは，データ線／ＤＬと接続され，データ線／ＤＬからのデータ待ち状態となる。
【００７４】
時点ｔ３において，データ線ＤＬに対して書き込みデータに応じた電圧（ＨレベルまたはＬレベル）を印加する。また，データ線／ＤＬには，データ線ＤＬと相補の関係となる電圧を印加する。データ線対ＤＬ，／ＤＬの電圧のレベル変化に応じて，ビット線対ＢＬ，／ＢＬの電圧レベルが変化する。
【００７５】
時点ｔ４において，第３制御信号ＳＳをＬレベルとし，データ線ＤＬをＬレベルとする。さらに，センスアンプイネーブル信号ＳＡＥをＨレベルとし，ラッチ型センスアンプ１２０をイネーブル状態とする。
【００７６】
時点ｔ５において，第２制御信号／ＳをＬレベルとし，時点ｔ５から時点ｔ６まで第１サブビット線ＳＢＬのラッチ電圧を反転させる（反転動作ａ：後述）。
【００７７】
時点ｔ６において，再び第２制御信号／ＳをＨレベルとする。これによって第２スイッチ部ＳＷ２がオン状態となり，第１サブビット線ＳＢＬがビット線ＢＬに電気的に接続され，第１サブビット線ＳＢＬのラッチ電圧がビット線ＢＬに転送される。ここで，ビット線ＢＬがＨレベルであった場合は，ビット線ＢＬはＬレベルにラッチされ，Ｌレベルであった場合は，Ｈレベルにラッチされる。
【００７８】
時点ｔ７において，ワード線ＷＬをＨレベルとする。メモリセル１０１に対してデータ”０”を書き込もうとしている場合には，強誘電体キャパシタ１０５は，状態０から状態Ａに遷移する（分極の状態は，変化なし）。メモリセル１０１に対してデータ”１”を書き込もうとしている場合には，強誘電体キャパシタ１０５は，状態０から状態Ａ’に遷移する。
【００７９】
時点ｔ８において，プレート線ＰＬをＨレベルとする。このとき，強誘電体キャパシタ１０５が状態Ａにある場合は状態Ｂに遷移し，状態Ａ’にある場合は状態Ｂ’に遷移する。
【００８０】
時点ｔ９において，第２制御信号／ＳをＬレベルとし，時点ｔ９から時点ｔ１０まで第１サブビット線ＳＢＬのラッチ電圧を反転させる（反転動作ｂ：後述）。
【００８１】
時点ｔ１０において，第２制御信号／ＳをＨレベルとする。これによって第２スイッチ部ＳＷ２がオン状態となり，第１サブビット線ＳＢＬがビット線ＢＬに電気的に接続され，第１サブビット線ＳＢＬのラッチ電圧がビット線ＢＬに転送される。このとき，強誘電体キャパシタ１０５が状態Ｂにある場合は状態Ｃに遷移し，状態Ｂ’にある場合は状態Ｃ’に遷移する。
【００８２】
時点ｔ１１において，プレート線ＰＬをＬレベルとする。このとき，強誘電体キャパシタ１０５が状態Ｃにある場合は状態Ｄに遷移し，状態Ｃ’にある場合は状態Ｄ’に遷移する。
【００８３】
時点ｔ１２において，センスアンプイネーブル信号ＳＡＥをＬレベルとする。このとき，強誘電体キャパシタ１０５が状態Ｄにある場合は状態Ｅに遷移し，状態Ｄ’にある場合は状態Ｅ’に遷移する。
【００８４】
時点ｔ１３において，ワード線ＷＬをＬレベルとする。
【００８５】
時点ｔ１４において，第１制御信号ＳをＨレベルとし，第２制御信号／ＳをＬレベルとする。これによって，第１スイッチ部ＳＷ１はオン状態となり，第２スイッチ部ＳＷ２はオフ状態となる。したがって，ビット線ＢＬは，第１サブビット線ＳＢＬから電気的に切り離され，プリチャージ回路１１１に電気的に接続される。
【００８６】
以上のようにして，メモリセル１０１に対する一連のデータ書き込み動作が完了する。
【００８７】
ここで，図６に示した本発明の実施の形態にかかる強誘電体メモリ１００の書き込み動作における強誘電体キャパシタ１０５の状態遷移に注目する。
【００８８】
まず，強誘電体キャパシタ１０５に対してデータ”０”を書き込む場合，その状態遷移は，
０→Ａ→Ｂ→Ｃ→Ｄ→Ｅ
である。この状態遷移は，１回のデータ読み出し動作の期間，強誘電体キャパシタ１０５に対して，正パルスおよび負パルスがそれぞれ１回ずつ印加されたことになる。すなわち，状態０，Ａから状態Ｃまでの遷移は，負パルスが印加されたことによるものであり，状態Ｃから状態Ｅまでの遷移は，正パルスが印加されたことによるものである。
【００８９】
対して，強誘電体キャパシタ１０５に対してデータ”１”を書き込む場合，その状態遷移は，
０→Ａ’→Ｂ’→Ｃ’→Ｄ’→Ｅ’
である。この状態遷移は，この状態遷移は，１回のデータ読み出し動作の期間，強誘電体キャパシタ１０５に対して，正パルスおよび負パルスがそれぞれ１回ずつ印加されたことになる。すなわち，状態０から状態Ｂ’までの遷移は，正パルスが印加されたことによるものであり，状態Ｂ’から状態Ｄ’，Ｅ’までの遷移は，負パルスが印加されたことによるものである。
【００９０】
このように，本発明の実施の形態にかかる強誘電体メモリ１００によれば，所定のメモリセルへのデータ書き込み動作の際，このメモリセルに備えられた強誘電体キャパシタに対して，正負パルスが１回ずつバランスよく印加される。したがって，従来，書き込み動作が繰り返されることによって発生していたインプリント現象が完全に抑制される。
【００９１】
次に，上述の反転動作ａ，ｂについて図７を用いて説明する。なお，データ読み出し動作における反転動作ａは，図３における時点ｔ９と時点ｔ１０の間に行われ，反転動作ｂは，図３における時点ｔ１２と時点ｔ１３の間に行われる。また，データ書き込み動作における反転動作ａは，図５における時点ｔ５と時点ｔ６の間に行われ，反転動作ｂは，図５における時点ｔ９と時点１０の間に行われる。
【００９２】
（反転動作ａ）
まず，第２制御信号／ＳをＬレベルとする。また，第１切換制御信号ＳＡＳＷ１は時点ｔｓ４までＬレベルであり，センスアンプ部１１３に備えられた第３トランジスタ１２３および第４トランジスタ１２４はオフ状態を維持する。
【００９３】
時点ｔｓ１において，第２切換制御信号ＳＡＳＷ２をＬレベルとする。これによって，第５トランジスタ１２５および第６トランジスタ１２６がオフ状態となる。したがって，第１サブビット線対ＳＢＬ，／ＳＢＬと第２サブビット線対ＳＳＢＬ，／ＳＳＢＬは電気的に切断される。
【００９４】
時点ｔｓ２において，センスアンプイネーブル信号ＳＡＥをＬレベルとし，ラッチ型センスアンプ１２０をディスエーブル状態とする。また，時点ｔｓ２から時点ｔｓ３まで，センスアンプ制御信号ＳＡＲをＨレベルとする。これによって，第１トランジスタ１２１および第２トランジスタ１２２がオン状態となり，第１サブビット線対ＳＢＬ，／ＳＢＬはＬレベルとなる。一方，第２サブビット線対ＳＳＢＬ，／ＳＳＢＬには，それ以前の電圧レベルが保持される。
【００９５】
時点ｔｓ４において，第１切換制御信号ＳＡＳＷ１をＨレベルとする。これによって，第３トランジスタ１２３および第４トランジスタ１２４がオン状態となる。そして，第１サブビット線ＳＢＬは，第２サブビット線／ＳＳＢＬに電気的に接続され，第１サブビット線／ＳＢＬは，第２サブビット線ＳＳＢＬに電気的に接続される。したがって，第２サブビット線ＳＳＢＬにおける電圧（データ）は，第１サブビット線／ＳＢＬに転送され，第２サブビット線／ＳＳＢＬにおける電圧（データ）は，第１サブビット線ＳＢＬに転送される。このとき，センスアンプイネーブル信号ＳＡＥをＨレベルとし，ラッチ型センスアンプ１２０をイネーブル状態とする。これによって，第１サブビット線対ＳＢＬ，／ＳＢＬにはそれぞれ，反転動作ａの実行前と反対の電圧（データ）がラッチされる。
【００９６】
（反転動作ｂ）
まず，第２制御信号／ＳをＬレベルとする。また，第２切換制御信号ＳＡＳＷ２は時点ｔｓ４までＬレベルであり，センスアンプ部１１３に備えられた第５トランジスタ１２５および第６トランジスタ１２６はオフ状態を維持する。
【００９７】
時点ｔｓ１において，第１切換制御信号ＳＡＳＷ１をＬレベルとする。これによって，第３トランジスタ１２３および第４トランジスタ１２４がオフ状態となる。したがって，第１サブビット線対ＳＢＬ，／ＳＢＬと第２サブビット線対ＳＳＢＬ，／ＳＳＢＬは電気的に切断される。
【００９８】
時点ｔｓ２において，センスアンプイネーブル信号ＳＡＥをＬレベルとし，ラッチ型センスアンプ１２０をディスエーブル状態とする。また，時点ｔｓ２から時点ｔｓ３まで，センスアンプ制御信号ＳＡＲをＨレベルとする。これによって，第１トランジスタ１２１および第２トランジスタ１２２がオン状態となり，第１サブビット線対ＳＢＬ，／ＳＢＬはＬレベルとなる。一方，第２サブビット線対ＳＳＢＬ，／ＳＳＢＬには，それ以前の電圧レベルが保持される。
【００９９】
時点ｔｓ４において，第２切換制御信号ＳＡＳＷ２をＨレベルとする。これによって，第５トランジスタ１２５および第６トランジスタ１２６がオン状態となる。そして，第１サブビット線ＳＢＬは，第２サブビット線ＳＳＢＬに電気的に接続され，第１サブビット線／ＳＢＬは，第２サブビット線／ＳＳＢＬに電気的に接続される。したがって，第２サブビット線ＳＳＢＬにおける電圧（データ）は，第１サブビット線ＳＢＬに転送され，第２サブビット線／ＳＳＢＬにおける電圧（データ）は，第１サブビット線／ＳＢＬに転送される。このとき，センスアンプイネーブル信号ＳＡＥをＨレベルとし，ラッチ型センスアンプ１２０をイネーブル状態とする。これによって，第１サブビット線対ＳＢＬ，／ＳＢＬにはそれぞれ，反転動作ｂの実行前と反対の電圧（データ）がラッチされる。
【０１００】
以上，メモリセル１０１からのデータ読み出し動作およびメモリセル１０１へのデータ書き込み動作に分けて説明したが，本発明の実施の形態にかかる強誘電体メモリ１００によれば，データ読み出し動作およびデータ書き込み動作いずれであってもインプリント現象の発生が防止される。したがって，データの書き込み／読み出しを繰り返しても安定してデータを格納し読み出すことが可能な強誘電体メモリ装置，特に１Ｔ１Ｃタイプの強誘電体メモリ装置が実現可能となる。
【０１０１】
なお，添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１０２】
例えば，本発明の実施の形態では，１Ｔ１Ｃタイプの強誘電体メモリ１００を用いて説明したが，本発明はこれに限定されるものではなく，図８に示すように２Ｔ２Ｃタイプの強誘電体メモリについても適用可能である。その場合，ダミーセル１０１’が接続されるビット線／ＢＬには，図１に示した第１スイッチ部ＳＷ１と略同一の構成を有する第１スイッチ部ＳＷ１’を介してプリチャージ回路１１１から出力されるプリチャージ電圧ｐｒｅｃｈが印加される。
【０１０３】
【発明の効果】
以上説明したように，本発明によれば，インプリントによる強誘電体キャパシタの特性劣化が防止される。したがって，回路規模の増大を最小限に抑えつつ，データの誤書き込みおよび誤読み出しのない安定した動作が実現する。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる強誘電体メモリの構成を示す回路図である。
【図２】図１の強誘電体メモリに備えられたセンスアンプ部の構成を示す回路図である。
【図３】図１の強誘電体メモリのデータ読み出し動作を示すタイミングチャートである。
【図４】図１の強誘電体メモリのデータ読み出し動作における強誘電体キャパシタのヒステリシス特性図である。
【図５】図１の強誘電体メモリのデータ書き込み動作を示すタイミングチャートである。
【図６】図１の強誘電体メモリのデータ書き込み動作における強誘電体キャパシタのヒステリシス特性図である。
【図７】図１の強誘電体メモリのデータ読み出し動作およびデータ書き込み動作におけるサブビット線対の電圧反転動作を示すタイミングチャートである。
【図８】本発明の実施の形態にかかる他の強誘電体メモリの構成を示す回路図である。
【図９】一般的な強誘電体メモリの構成を示す回路図である。
【図１０】従来の強誘電体メモリのデータ読み出し動作における強誘電体キャパシタのヒステリシス特性図である。
【符号の説明】
１：メモリセル
３：トランジスタ
５：強誘電体キャパシタ
７：センスアンプ
１００：強誘電体メモリ
１０１：メモリセル
１０３：トランジスタ
１０５：強誘電体キャパシタ
１１１：プリチャージ回路
１１３：センスアンプ部
１１５：リファレンス電圧発生回路
１２０：ラッチ型センスアンプ
ＢＬ：ビット線
ＤＬ：データ線
ＰＬ：プレート線
Ｓ：第１制御信号
ＳＡＥ：センスアンプイネーブル信号
ＳＡＲ：センスアンプ制御信号
ＳＡＳＷ１：第１切換制御信号
ＳＡＳＷ２：第２切換制御信号
ＳＢＬ：第１サブビット線
ＳＳ：第３制御信号
ＳＳＢＬ：第２サブビット線
ＳＷ１：第１スイッチ部
ＳＷ２：第２スイッチ部
ＳＷ３：第３スイッチ部
Ｖｒｅｆ：リファレンス電圧
ＷＬ：ワード線
／Ｓ：第２制御信号
【図１】
0004350222.tif 000002
【図２】
0004350222.tif 000003
【図３】
0004350222.tif 000004
【図４】
0004350222.tif 000005
【図５】
0004350222.tif 000006
【図６】
0004350222.tif 000007
【図７】
0004350222.tif 000008
【図８】
0004350222.tif 000009
【図９】
0004350222.tif 000010
【図１０】
0004350222.tif 000011