(57)【特許請求の範囲】
【請求項１】
立上りエッジ検出器と、立下りエッジ検出器と、デジタル入力信号を遅延するため及び遅延されたデジタル入力信号を生成するために構成された遅延線とを備え、グリッチとしても知られる電圧ピークを含む前記デジタル入力信号を受信するのに適するデジタルフィルタであって、前記遅延されたデジタル入力信号の遅延時間は、少なくとも前記グリッチの最大持続時間に等しく、
前記立上りエッジ検出器が前記遅延されたデジタル入力信号から立上りエッジ指標信号を生成するようにも構成され、
前記立下がりエッジ検出器が前記遅延されたデジタル入力信号から立下がりエッジ指標信号を生成するようにも構成され、更に
前記デジタル入力信号及び前記立上りエッジ指標信号から立上りエッジフィルタ指標信号を生成するように構成された第一の混合手段であって、前記第一の混合手段が論理積機能を実行する、前記第一の混合手段と、
前記デジタル入力信号及び前記立下がりエッジ指標信号から立下がりエッジフィルタ指標信号を生成するように構成された第二の混合手段であって、前記第二の混合手段が反転機能と論理積機能を実行する、前記第二の混合手段と、
前記立上りエッジフィルタ指標信号及び前記立下がりエッジフィルタ指標信号からグリッチを含まないデジタル出力信号を生成するように構成された第三の混合手段と、
を備えることを特徴とするデジタルフィルタ。
【請求項２】
前記第二の混合手段がRSフリップ−フロップから成ることを特徴とする請求項１記載のデジタルフィルタ。
【請求項３】
前記立上りエッジ検出器及び立下がりエッジ検出器がDフリップ−フロップから成り、出力端子からリセット入力端子までに複数のインバータが接続されていることを特徴とする請求項１記載のデジタルフィルタ。
【請求項４】
グリッチを含むデジタル信号をフィルタリングするための方法であって、
前記デジタル入力信号を遅延させ、遅延されたデジタル入力信号を生成するステップであって、前記遅延されたデジタル入力信号の遅延時間は、少なくとも前記グリッチの最大持続時間に等しい、このステップと、
前記遅延されたデジタル入力信号からの立上りエッジを検出し、立上りエッジ指標信号を生成するステップと、
前記遅延されたデジタル入力信号からの立下がりエッジを検出し、立下がりエッジ指標信号を生成するステップと、
前記デジタル入力信号及び立上りエッジ指標信号から、論理積機能を用いて立上りエッジフィルタ指標信号を生成するステップと、
前記デジタル入力信号及び立下がりエッジ指標信号から、反転機能と論理積機能とを用いて立下がりエッジフィルタ指標信号を生成するステップと、
前記立上りエッジフィルタ指標信号及び立下がりエッジフィルタ指標信号からグリッチを含まないデジタル出力信号を生成するステップと、
を含むことを特徴とする方法。
【請求項５】
アナログ信号をデジタル入力信号に変換する方形信号発生器を備えるモジュールであって、更に、前記デジタル入力信号を受信するのに適する請求項１乃至３のいずれかに記載のデジタルフィルタを備えることを特徴とするモジュール。
【請求項６】
請求項５記載のモジュールを備える移動電話機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、立上りエッジ検出器と、立下りエッジ検出器と、デジタル入力信号を遅延するために構成された遅延線とを備え、電圧ピークを含むデジタル入力信号を受信するのに適するデジタルフィルタに関する。本発明は更にデジタル入力信号内に含まれる電圧ピークをフィルタリングするために適合されたデジタルフィルタリング方法にも関する。
【０００２】
本発明はとりわけ移動電話機に応用するのに適する。
【０００３】
【従来の技術】
1999年3月19日付けで出願された米国特許題5,878,094号明細書には、入力信号を受信し、出力信号を生成するのに適するデジタル信号フィルタリング回路が開示されている。このフィルタリング回路は、遅延線と、立上りエッジ検出器と、立下り検出器とを備え、これらが入力信号が状態を変えた直後のある限られた期間だけ、入力信号が前の状態に戻るのを阻止するように構成される。このため、電圧ピークがこの限られた時間期間において存在する場合、これはフィルタリングされる。
【０００４】
【発明が解決しようとする課題】
この従来の技術は電圧ピークをフィルタリングすることはできるが、このやり方では、エッジが変化した直後の限られた期間しか電圧ピークをフィルタリングできない。このため、万一、電圧ピークが低値或いは高値の状態の中央で発生した場合は、これをフィルタリングすることはできない。
【０００５】
従って、本発明の目的によって解決されるべき技術上の課題の１つは、立上りエッジ検出器と、立下りエッジ検出器と、デジタル入力信号を遅延するために構成された遅延線とを備え、デジタル入力信号の高値或いは低値の状態の任意の時点においてこのデジタル入力信号から電圧ピークを除去することができるように構成された、デジタル入力信号が電圧ピークを含むような状況下で用いられるジタル入力信号を受信するのに適するデジタルフィルタ及び関連するデジタルフィルタ処理方法を提唱することにある。
【０００６】
【課題を解決するための手段】
本発明の一態様によると、この提起された技術上の課題を解決するために、冒頭のフィルタリング回路の改善として、
立上りエッジ検出器が遅延されたデジタル入力信号から立上りエッジ指標信号を生成するようにも構成され、
立下がりエッジ検出器が遅延されたデジタル入力信号から立下がりエッジ指標信号を生成するようにも構成され、更に
デジタル入力信号及び立上りエッジ指標信号から、論理積機能を用いて立上りエッジフィルタ指標信号を生成するように構成された第一の混合手段と、
前記デジタル入力信号及び前記立下がりエッジ指標信号から、反転機能と論理積機能とを用いて立下がりエッジフィルタ指標信号を生成するように構成された第二の混合手段と、
立上りエッジフィルタ指標信号及び立下がりエッジフィルタ指標信号からグリッチを含まないデジタル出力信号を生成するように構成された第三の混合手段と、を備える。
【０００７】
本発明の第２の態様によると、上述の課題を解決するために、
デジタル入力信号を遅延させ、遅延されたデジタル入力信号を生成するステップであって、前記遅延されたデジタル入力信号の遅延時間は、少なくとも前記グリッチの最大持続時間に等しい、このステップと、
遅延されたデジタル入力信号からの立上りエッジを検出し、立上りエッジ指標信号を生成するステップと、
遅延されたデジタル入力信号からの立下がりエッジを検出し、立下がりエッジ指標信号を生成するステップと、
デジタル入力信号及び立上りエッジ指標信号から、論理積機能を用いて立上りエッジフィルタ指標信号を生成するステップと、
デジタル入力信号及び立下がりエッジ指標信号から、反転機能と論理積機能とを用いて立下がりエッジフィルタ指標信号を生成するステップと、
立上りエッジフィルタ指標信号及び立下がりエッジフィルタ指標信号からグリッチを含まないデジタル出力信号を生成するステップと、
を含むデジタル信号処理方法が提唱される。
【０００８】
後で詳細に説明するように、このデジタルフィルタではあらゆる時間に発生する電圧ピークを除去することができる。加えて、長所として、外部クロックは用いられない。もう１つの長所として、単純な手段を用いて実現することができる。
【０００９】
【発明の実施の形態】
以下に本発明を図面に示される実施例を用いてより詳細に説明するが、本発明はこれに制限されるものではないことに注意する。
【００１０】
【発明の実施の形態】
本発明のこの説明は移動電話機の分野で用いられるデジタルフィルタの実施例に係わる。モバイルとしても知られる携帯電話機は時刻を与えるクロックを制御する働きをするモジュールRTCを含む。このモジュールは「リアルタイムクロック（Real Time Clock）」とも呼ばれる。このモジュールRTCは、接続PADと方形波信号発生器CLKを備える。接続PADは、外部水晶発振器に接続された、32ｋHzなる固定周波数を有する正弦アナログ信号を生成する発振器を備える。内部クロックとして働く（「クロック方形化器（clock squarer）」とも呼ばれる）方形波信号発生器は、この正弦アナログ信号をデジタル入力信号INPUT(G)に変換する。発振器は、例えば、モジュールRTC内の電流ピークや電磁要因などに敏感な要素である。この敏感さの結果、この正弦波信号が歪み、この歪みのために、このデジタル入力信号INPUT(G)内に（通常「グリッチ（glitches）」と呼ばれる）電圧ピークが出現する。方形信号発生器CLKの出力の所に、グリッチGの無い信号を得るために、このモジュールRTCと一体化してデジタルフィルタFILTが設けられる。
【００１１】
図１はこのデジタルフィルタFILTのアーキテクチャを示すブロック線図である。このフィルタは、
遅延線T、
立上りエッジ検出器PD
立下りエッジ検出器ND
第一の混合手段M1
第二の混合手段M2
第三の混合手段M3
を備える。
【００１２】
このフィルタは、グリッチを含むデジタル入力信号INPUT(G)を受信する。これらグリッチは移動電話機のクロックの正常な機能にとって有害である。これは、これらグリッチのためにクロックが少し早く進み過ぎるためであり、このためクロック上に刻印される時刻が不正確になる。
【００１３】
グリッチが含まれるのを回避するために、上述のデジタル入力信号は以下に説明されるステップに従って処理される。この処理においては以下が想定される。
【００１４】
グリッチGは、ある既知の最大持続期間を有し、これは、一例として与えられるこのアプリケーションの場合は１０ナノ秒である。これは、より高速なシステムにおいては２ナノ秒であり得る。
【００１５】
グリッチGは、入力信号INPUT(G)の高値或いは低値の状態の持続期間と比べると小さな持続期間を有する。一般には、グリッチGは１０ナノ秒以下である。これと関連して、一例として与えられるこのアプリケーションにおいては、グリッチは５ナノ秒間持続し、高値或いは低値の状態は１５，６００ナノ秒間安定にとどまることを要求される。
【００１６】
外部クロックは用いられない。
【００１７】
加えて、最初は、入力信号の２つのエッジ間にたった一のグリッチGが出現するものと想定される。
【００１８】
あるアプリケーションでは、グリッチGの持続期間を知るために、当業者においては周知のように、実験室において、検証手段、例えば、オシロスコープやモジュールRTCに含まれるコンパイルされたコード（compiled code）を用いてテストを遂行することが必要となる。このコンパイルされたコードは通常はプロセッサ（図示せず）内に格納され、このプロセッサがモジュールRTCを当業者においては周知のやり方で制御する。
【００１９】
第一のステップにおいて、デジタルフィルタFILTがデジタル入力信号INPUT(G)を受信すると、遅延線Tによってこの入力デジタル信号がグリッチGの持続期間に等しいあるいはこれより大きな遅延期間Δtだけ遅延させる。遅延Δtの持続期間は、一例として与えられるこのアプリケーション、つまり、携帯電話機の場合は、好ましくは10ナノ秒とされる。この結果として、図２に示すような遅延されたデジタル信号INPUT(G)+Δtが得られる。
【００２０】
第二のステップにおいて、立上りエッジ検出器PD及び立下りエッジ検出器NDがこの遅延されたデジタル信号INPUT(G)+Δtからの立上りエッジ或いは立下りエッジが検出される。こうして、図２に示すように、時刻t1において、立上りエッジ検出器PDはこの遅延されたデジタル信号INPUT(G)+Δt上の立上りエッジを検出し、結果として第一のパルスP1を含む立上りエッジ指標信号Pを生成する。時刻t3と時刻t5においても同様なことが起こり；立上りエッジ指標信号Pは他の２つのパルスP2とP3を含み、ここで時刻t3において検出される立上りエッジはグリッチGに対応する。同様に、立下がりエッジ検出器NDは、時刻t2において、この遅延されたデジタル信号INPUT(G)+Δt上の立下がりエッジを検出し、結果として第一のパルスN1を含む立下がりエッジ指標信号Nを生成する。時刻t4と時刻t6においても同様なことが起こり；立下がりエッジ指標信号Nは他の２つのパルスN2とN3を含むが、ここで時刻t4において検出される立下がりエッジはグリッチGに対応する。立上りエッジ指標信号P或いは立下がりエッジ指標信号Nの各パルスは、一例として与えられるこのアプリケーションにおいては１ナノ秒に等しい最小持続期間を有する。ただし、安全のために、最小持続期間を３ナノ秒とすることもできる。
【００２１】
第三のステップにおいて、第一の混合手段M1が入力信号INPUT(G)と立上りエッジ指標信号Pから立上りエッジ指標フィルタ信号P’を生成する。この第一の混合手段M1は論理積機能を遂行する。こうして、図２に示すように、この立上りエッジ指標フィルタ信号P’は、論理積機能の結果として、それぞれ、時刻t1と時刻t5における２つのパルスP1’とP3’を含む。同様にして、第二の混合手段M2は入力信号INPUT(G)と立下がりエッジ指標信号Nから立下がりエッジ指標フィルタ信号N’を生成する。この第二の混合手段M2も、反転された入力信号INPUT(G)からの論理積機能を遂行する。これらは従って反転機能と論理積機能を遂行する。こうして、この立下がりエッジ指標フィルタ信号N’は、論理積機能の結果として、それぞれ、時刻t2、t4及びt6における３つのパルスN1’、N2’及びN3’を含む。これらフィルタ信号P’或いはN’のパルスの持続期間は、立上り或いは立下りエッジ指標信号P或いはNのパルスのそれと等しくされる。
【００２２】
入力信号INPUT(G)とエッジ指標信号P、Nとの間の論理積機能は、これらエッジ指標信号のいずれかからのパルス、つまり、グリッチGに対応するパルスを、これらエッジ指標信号P或いはNが十分に遅延された場合にのみ除去することが可能となることに注意する。これは遅延△tがグリッチGの少なくとも最大持続期間に等しいことを要求されることを意味する。
【００２３】
これは遅延△tが、万一、グリッチGの最大持続期間より短い場合は、入力信号INPUT(G)とエッジ指標信号との間の論理積機能によっては、これらエッジ指標信号のいずれかからのパルス、つまり、グリッチGに対応するパルスを除去することはできないためである。このため、立上り及び立下りエッジ指標信号P及びNをデジタル入力信号（G)に対して、従ってグリッチGに対して遅延させることに加えて、遅延△tの持続期間を妥当なものにすることも必要となる。
【００２４】
このために、立上り及び立下りエッジ指標信号P及びNから、それぞれデジタル入力信号INPUT(G)が高値及び低値の状態においてのみ能動となる立上り及び立下りエッジ指標フィルタ信号P’及びN’が得られる。
【００２５】
最後のステップにおいて、これら立上り及び立下りエッジ指標フィルタ信号P’及びN’を用いて、グリッチGが除去された出力信号OUTPUTが生成される。このために、第三の混合手段M3は入力信号として立上り及び立下りエッジ指標フィルタ信号P’及びN’を受信する。立上りエッジフィルタ信号P’のパルスが出現すると、この第三の混合手段M3は出力信号OUTPUTを1にセットする。この出力信号OUTPUTは立下りエッジフィルタパルス信号N’が出現するまで高値の状態にとどまる。立下りエッジフィルタ信号パルスN’が出現すると直ちに、この第三の混合手段M3は出力信号OUTPUTを零にセットする。この出力信号OUTPUTは、立上りエッジフィルタパルス信号P’が出現するまで低値の状態にとどまる。
【００２６】
こうして、図２に示すように、時刻t1において、立上りエッジ指標フィルタ信号P’は第一のパルスP1’を含み、このため出力信号OUTPUTは１にセットされる。時刻t2において、立下りエッジ指標フィルタ信号N’が第一のパルスN1’を含み、このため出力信号OUTPUTは零にセットされる。時刻t4において、立下りエッジ指標フィルタ信号N’は第二のパルスN2’を含むが、出力信号OUTPUTは低値の状態にとどまる。時刻t5において、立上りエッジ指標フィルタ信号P’が第三のパルスP3’を含み、このため出力信号OUTPUTは1にセットされる。時刻t6において、立下りエッジ指標フィルタ信号N’が第三のパルスN3’を含み、このため出力信号OUTPUTは零にセットされる。こうして、遅延期間△tだけ遅延され、グリッチGは含まない、デジタル入力信号INPUT(G)に等価なデジタル出力信号OUTPUTが得られる。
【００２７】
こうして、説明のアップリケーション、つまり移動電話機のクロックとの関連において、正確な時刻が達成される。
【００２８】
出力信号OUTPUTが入力信号（G)に対して遅延されることは、この遅延はたった数ナノ秒であるために問題とはならないことに注意する。この程度の遅延は、モジュールの機能に対して十分に許容できるものである。加えて、一例として与えられるこのアップリケーションにおいては、モジュールによって用いられる他の信号、例えば、方形信号発生器CLKによって生成される信号に対する基準として機能するのはこの出力信号OUTPUTであり、この信号がモジュールRTC内の全ての内部通信に対するパルスを与える。このため、この遅延はいかなる内部信号によっても気づかれない。
【００２９】
更に、２つのエッジの間に単一のグリッチが存在するという最初の想定に反して、デジタル入力信号INPUT(G)内にグリッチが連続して発生することもある。こらはデジタル信号が状態を変えた後に信号が大きく発振する場合に発生する。これはデジタル信号がこれら高値或いは低値の状態において発振するためであり、これがデジタル入力信号INPUT(G)に変換された場合、これら発振の結果として、互いに近接する数個のグリッチがこれら対応する発振が減衰されるまで発生する。そして、図３に示すように、グリッチGがこのように連続して発生する場合、これは遅延△t の持続期間を遅延が発振が減衰するまでの全期間より大きくなるように増加することで十分に対処できる。
【００３０】
グリッチGがデジタル入力信号INPUT(G)の立上り或いは立下りエッジの直前に到着した場合、エッジ効果現象（edge effect phenomenon）が発生することに注意する。図４に示すように、このような場合は、グリッチGが立上り及び立下りエッジと併合され、この効果のために対応する出力信号OUTPUTの立上り或いは立下りエッジが所定の時刻より早く、例えば、図４に示すように、ここでは立上りエッジが、時刻t5ではなく、時刻t3において出現することとなる。この現象は、唯一、グリッチの終端と入力信号INPUT(G)の次の立上り或いは立下りエッジの間の遅延が遅延△t 以下である場合に稀に発生する。ただし、この現象が発生した場合でも、出力信号OUTPUTのクロック信号は、入力信号INPUT(G)のそれに等しい平均周波数を持つためにモジュールRTCの機能は変化しない。
【００３１】
図５に示す発明を制限することは意図しない実施例においては、デジタルフィルタFILTは以下のように構成される。
【００３２】
遅延線Tは持続期間△t なる遅延を導入するのに十分な偶数個のインバータINVを含む。図５では、各インバータINVは△t/4に等しい遅延を有する。このように偶数個のインバータを用いることで、非反転の遅延された入力信号INPUT(G)+△tを得ることが可能となる。
【００３３】
立上りエッジ検出器PDは、フリップ-フロップD1を備え、これは、非同期リセット（入力）と、この出力Qからこのリセット入力RへのインバータINVの接続を有する。この入力Dは常に１であり、これは電源VDDからの供給を受ける。このフリップ−フロップD1は、遅延された入力信号INPUT(G)+△tの各立上りエッジにおいてトリガする。通常は、以下のような対応のテーブルを備える。
【００３４】
【表１】
0004309112.tif 000002
図５に示すように、この接続は奇数個のインバータINVを含む。このため出力Qの所の信号は反転され、リセット入力Rは０のときにのみアクティブとなる。出力Qの所の信号が１のときは、インバータINVを通じての伝播時間の後に、フリップ−フロップD1が非同期的にリセットされ、出力Qは０に戻される。このため、フリップ−フロップD1はインバータINVの伝播時間に等しい持続期間を有するパルスを生成する。
【００３５】
立下りエッジ検出器NDは、非同期フリップ−フロップD2と、この出力の所の奇数個のインバータと、この入力Hの入力の所のインバータINVを備える。入力の所のこのインバータは、このフリップ−フロップD2が遅延された入力信号INPUT(G)+△tの各立下がりエッジにおいてトリガするようにする。このフリップ−フロップD2は上述のフリップ−フロップD1と同様に機能する。
【００３６】
立上りエッジ指標信号P或いは立下がりエッジ指標信号Nの各パルスの持続期間は、第三の混合手段M3の状態の変化を起こさせるのに十分な期間とする必要があることに注意する。このアプリケーションに対しては上に説明のように、この持続期間が最小でも１ナノ秒とされるのはこの理由による。
【００３７】
第一の混合手段M1は、論理ANDファンクションを遂行する論理ゲートAND1を含む。この第一の手段M1は入力として遅延されてないデジタル入力信号INPUT(G)と立上りエッジ指標信号Pを受信する。
【００３８】
第二の混合手段M2は論理ANDファンクションを遂行する論理ゲートAND2とこの論理ゲートAND2の入力の所のインバータINVを含む。この第二の混合手段M2は入力として遅延されてないデジタル入力信号INPUT(G)と立下がりエッジ指標信号Nを受信する。
【００３９】
第三の混合手段M3はRSフリップ−フロップから成る。このRSフリップ−フロップは入力Sの所に立上りエッジ指標フィルタ信号P’を受信し、入力Rの所に立下りエッジ指標フィルタ信号N’を受信する。このフリップ−フロップは以下のような対応のテーブルを備える。
【００４０】
【表２】
0004309112.tif 000003
図５は関心の対象であり、グリッチを含まない出力信号OUTPUTを生成する出力Qのみを示す。
【００４１】
２つのエッジ間に数個のグリッチGが存在するような極端なケースにおいては、この問題は、各フィルタが少なくとも１つのグリッチGを除去する、存在するグリッチGと同数のフィルタを縦続に設けることで解決することができる。この場合、あるフィルタの入力は前のフィルタの出力に対応する。
【００４２】
こうして、請求される発明の目的であるこのデジタルフィルタによると、長所として、グリッチGを含まない信号が、遅延△tより持続期間の短いグリッチGを単純なやり方にて、コンデンサや抵抗などの複雑なアナログ手段を用いることなく、除去することで生成される。本発明によると、当分野において周知のフリップ−フロップと論理ゲートのトランジスタ配列のみが用いられ、アナログ要素は用いられない。このため、２つのゲート間の遅延及び距離を知るためにルーティングポジショニングユニット（routing positioning unit）に頼る必要はなくなる。
【００４３】
加えて、外部クロックも用いられない。
【００４４】
勿論、本発明のコンテクストは上に説明の幾つかの実施例に制限されるものではなく、本発明の精神及び範囲から逸脱することなく、様々なバリエーション及び修正が可能である。
【００４５】
勿論、本発明は移動電話機の分野に制限されるものではなく、他の分野、とりわけモジュール内にデジタルフィルタを用いるあらゆる分野、例えば、ASIC或いはFPGAプログラマブルチップ、「ブルートゥース（bluetooth）」領域、無線網、イメージング、軍事設備等の分野にも拡張できるものである。
【００４６】
このテキスト内に用いられる参照符号はこのテキストを制限するものと解されるべきではない。
【００４７】
更に、「含む」なる動詞及びこの活用変化形も制限的に解されるべきではない。つまり、これらは上で説明された以外のステップ或いは要素の存在を排除するものとして解されるべきでも、或いはこの動詞の後に、冠詞「a」或いは「an」に続けて上で挙げられたステップ或いは要素が複数個存在することを排除するものと解されるべきでもない。
【図面の簡単な説明】
【図１】本発明によるデジタルフィルタのアーキテクチャを示すブロック線図である。
【図２】図１のデジタルフィルタによって制御されるデジタル入力信号、エッジ指標信号、エッジ指標フィルタ信号及び出力信号を示す波形図である。
【図３】図１のデジタルフィルタによって制御される二つの状態間に複数の電圧ピークを含むデジタル入力信号、立上りエッジと立下りエッジ指標信号、及び出力信号を示す波形図である。
【図４】図１のデジタルフィルタによって制御される信号に関するエッジ効果現象を示す波形図である。
【図５】図１の１つの実施例を示す図である。
【符号の簡単な説明】
M1  第一の混合手段
M2  第二の混合手段
M3  第三の混合手段
CLK  方形波信号発生器
T  遅延線
RTC  モジュール
FILT  デジタルフィルタ
PD  立上りエッジ検出器
ND  立下りエッジ検出器
【図１】
0004309112.tif 000004
【図２】
0004309112.tif 000005
【図３】
0004309112.tif 000006
【図４】
0004309112.tif 000007
【図５】
0004309112.tif 000008