(57)【特許請求の範囲】
【請求項１】
各々が対応する外部端子との間のボンディングワイヤ接続によって前記外部端子に印加される信号に対応した論理レベルとされる複数のパッドと、前記複数のパッド各々と前記対応する外部端子との間の接続状態を検査するテスト回路と、を備えた半導体集積回路であって、
前記テスト回路は、前記複数のパッド各々について、
前記対応する外部端子の印加信号の論理レベルに等しい論理レベルの制御信号を受け入れる制御端子と、
前記制御端子の論理レベルを反転し、その反転出力端が前記パッドの接続ラインに接続されたインバータと、
前記接続ラインと前記制御端子とに個別に接続され、前記接続ラインの論理レベルと前記制御端子の論理レベルとの排他的否定論理和出力を生成する排他的否定論理和ゲートと、を備え、
前記排他的否定論理和出力が前記パッドと前記対応する外部端子との間の接続状態の良否を示すことを特徴とする半導体集積回路。
【請求項２】
前記テスト回路は、前記複数のパッド各々の前記排他的否定論理和ゲートの論理出力の論理積の反転信号を生成するＮＡＮＤ回路を更に備えたことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記インバータは、前記制御端子の論理レベルと前記パッドの論理レベルとが等しいとき前記接続ラインの論理レベルが前記パッドの論理レベルに等しくなるように動作することを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路チップのパッドとパッケージの外部端子との間のボンディングワイヤによる接続状態を検査する機能を有する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路は、実際に半導体等により集積回路が形成された集積回路チップと、その集積回路チップを収納するパッケージとから構成されている。集積回路チップには外部との入出力のために電源用パッド、グランド用パッド、信号用パッド等の複数のパッドが形成されており、それらのパッドは集積回路チップを収納するパッケージに設けられたリード、或いはピンと呼ばれる外部端子にボンディングワイヤで接続されている。ところが、半導体集積回路の製造際のボンディング工程におけるボンディングワイヤの接続状態によっては、ボンディングワイヤが外れてオープン状態となったり、或いはボンディングワイヤが隣接の外部端子に短絡した状態になるといったボンディング不良が発生することがある。このボンディング不良に対処するために半導体集積回路のテスト工程ではボンディング不良を検査することが通常行われている。
【０００３】
半導体集積回路の大規模になるほど半導体集積回路には多くの外部端子が形成されるので、各々の外部端子とパッドと間のボンディング不良を短時間で効率よく判定するためにテスト回路が形成されている（特許文献１〜３参照）。
【０００４】
図１は、特許文献１に示されている半導体集積回路のテスト回路を示し、図２はその第１図の回路のタイムチャートを示している。このテスト回路においては、ボンディング不良の検査対象の外部端子Ｓ１,Ｓ２,Ｓ３,Ｓ４に１パターンとして"０","１","０","１"が各々入力されると、外部端子Ｓ１,Ｓ２,Ｓ３,Ｓ４全てが正常にボンディングされている場合にはＰＭＯＳトランジスタＰ１,Ｐ２,Ｐ３,Ｐ４が全てオンし、ノードＭ１には電源の電圧Ｖddの高レベルが伝達されるので、ラッチ回路３には"１"がラッチされる。一方、このとき、ＮＭＯＳトランジスタＮ１,Ｎ２,Ｎ３,Ｎ４は全てオフとなるため、プルアップ回路が動作し、ノードＮはＶddの高レベルとなり、ラッチ回路４には"０"がラッチされる。よって、テスト結果のＳＴＭ信号を出力するＡＮＤ回路５からは外部のテスト開始信号ＳＴに関係なく、ＳＴＭ信号として"０"が出力される。１パターン目に続く２パターン目として、ＰＭＯＳトランジスタＰ１,Ｐ２,Ｐ３,Ｐ４に１パターン目と逆の値"１","０","１","０"が各々入力されると、ＮＭＯＳトランジスタＮ１,Ｎ２,Ｎ３,Ｎ４がオンして、ノードＮに対してグランドレベルが供給され、これにより"０"がインバータ７に入力され、その反転出力"１"がラッチ回路４に入力される。ＰＭＯＳトランジスタＰ１,Ｐ２,Ｐ３,Ｐ４はオフするため、プルダウン回路１が動作し、ノードＭはグランドレベルとなる。しかしながら、ＳＲ信号＝"Ｌ"であるため、ラッチ回路３のラッチの値は変化せず"１"のままである。ＳＴ信号は"１"であるため、最終の出力信号であるＳＴＭ信号は"１"となる。このように、外部端子Ｓ１,Ｓ２,Ｓ３,Ｓ４が正常にボンディングされていれば、２パターン入力した結果、ＳＴＭ="１"となる。逆に、外部端子Ｓ１,Ｓ２,Ｓ３,Ｓ４のいずれかかが正常にボンディングされていないボンディング不良の場合にはＰＭＯＳトランジスタＰ１,Ｐ２,Ｐ３,Ｐ４及びＮＭＯＳトランジスタＮ１,Ｎ２,Ｎ３,Ｎ４のいずれかがオンしないことになり、１パターン目でノードＭはプルダウンされて"０"になり、ラッチ回路３には"０"がラッチされる。２パターン目でノードＮはプルアップ回路２によってプルアップされて"１"となり、その反転信号"０"がラッチ回路４にラッチされる。この場合には、２パターン入力した結果、ＳＴＭ信号="０"となる。２パターン入力した結果、ＳＴＭ信号="１"であれば良品、ＳＴＭ="０"となればボンディング不良と判定することができる。
【特許文献１】特開平５−２７５６２１号公報
【特許文献２】特開平１１−２３７４４１号公報
【特許文献３】特開平２０００−１９３７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記したような従来のテスト回路においては、外部端子に所定の端子チェック制御信号を入力することにより、その各外部端子からみた集積回路内部のオープン及びショート状態を認識して正常な場合のみＳＴＭ信号が"１"となるので、多外部端子の半導体集積回路において端子テスト時間を短縮できるという効果がある。しかしながら、端子チェック信号を２パターン入力しなければならないためにテストシーケンスが複雑となるという欠点がある。また、メモリのようなＬＳＩ（大規模集積回路）においては、製造の際にある特定のパッドを外部端子のうちの電源端子、又は、グランド端子に接続することで動作モードを固定することがある。パッドの電位が固定される固定論理パッドの場合には、テストの際に上記のように２パターン入力できないので、従来のテスト回路では正しく検査することができないという欠点があった。
【０００６】
そこで、本発明の目的は、外部端子からの電位の印加によって論理レベルが固定されるパッドを有する半導体集積回路であってもその外部端子とパッドとの間のボンディングワイヤによる接続状態の検査を効率よく行うことができる半導体集積回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体集積回路は、各々が対応する外部端子との間のボンディングワイヤ接続によって前記外部端子に印加される信号に対応した論理レベルとされる複数のパッドと、前記複数のパッド各々と前記対応する外部端子との間の接続状態を検査するテスト回路と、を備えた半導体集積回路であって、前記テスト回路は、前記複数のパッド各々について、前記対応する外部端子の印加信号の論理レベルに等しい論理レベルの制御信号を受け入れる制御端子と、前記制御端子の論理レベルを反転し、反転出力端が前記パッドの接続ラインに接続されたインバータと、前記接続ラインと前記制御端子とに個別に接続され、前記接続ラインの論理レベルと前記制御端子の論理レベルとの排他的否定論理和出力を生成する排他的否定論理和ゲートと、を備え、前記排他的否定論理和出力が前記パッドと前記対応する外部端子との間の接続状態の良否を示すことを特徴としている。
【発明の効果】
【０００８】
かかる本発明の半導体集積回路によれば、排他的否定論理和ゲートは比較手段であり、その排他的否定論理和出力は接続ラインの論理レベルと前記制御端子の論理レベルとが一致しているか否かを示し、パッドとそのパッドに対応する外部端子との間のボンディングワイヤ接続状態が正常であれば、排他的否定論理和ゲートの出力は論理一致として例えば、論理"０"を示し、一方、そのボンディングワイヤ接続状態が不良であれば、パッドがいずれの論理レベルに固定される固定論理パッドであっても排他的否定論理和ゲートの出力は論理不一致として例えば、論理"１"を示すので、パッドの電位が固定される固定論理パッドであっても外部端子とパッドとの間のボンディングワイヤによる接続状態の検査を効率よく行うことができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１０】
図３は本発明による半導体集積回路の回路構成を示している。この半導体集積回路は、外部端子Ｔ１〜Ｔ５、固定論理パッドＳ１〜Ｓ５、制御端子Ａ１〜Ａ５、ＴＲＩＩＮＶ回路１１、排他的否定論理和回路１２及びＮＡＮＤ回路１３を備えている。ＴＲＩＩＮＶ回路１１、排他的否定論理和回路１２及びＮＡＮＤ回路１３がテスト回路に相当する部分である。
【００１１】
外部端子Ｔ１〜Ｔ５は半導体集積回路のパッケージ（図示せず）に形成された例えば、ピンからなる。外部端子Ｔ１〜Ｔ５と固定論理パッドＳ１〜Ｓ５との間は、ボンディングが正常に行われた場合にはボンディングワイヤＷ１〜Ｗ５によって接続される。
【００１２】
固定論理パッドＳ１〜Ｓ５は集積回路の例えば、動作モードを定めるために論理が固定されるパッドである。固定論理パッドＳ１〜Ｓ５各々には、ボンディングが正常に行われた場合には外部端子Ｔ１〜Ｔ５からボンディングワイヤＷ１〜Ｗ５を各々介して電源電圧による電位Ｖdd又はグランドレベルＶssが印加される。電位Ｖddは論理"１"を示す高レベル信号に相当し、グランドレベルＶssは論理"０"を示す低レベル信号に相当する。
【００１３】
ＴＲＩＩＮＶ回路１１は２つの制御端を有するインバータ１１1〜１１5を有している。その２つの制御端のうちの一方の制御端にはＳＴ＿ＢＡＲ信号が供給され、他方の制御端にはＳＴ信号が供給される。ＳＴ＿ＢＡＲ信号及びＳＴ信号はボンディング不良の検査時に供給されるテスト信号である。また、ＳＴ＿ＢＡＲ信号はＳＴ信号の反転信号である。インバータ１１1〜１１5各々は例えば、図４に示すようにＰＭＯＳトランジスタＴr１，Ｔr２及びＮＭＯＳトランジスタＴr３，Ｔr４によって構成されている。
【００１４】
排他的否定論理和回路１２は排他的否定論理和ゲート１２1〜１２5からなる。排他的否定論理和ゲート１２1〜１２5の一方の入力端はインバータ１１1〜１１5の入力端に各々接続されている。この接続ラインは更に、制御端子Ａ１〜Ａ５と接続されている。制御端子Ａ１〜Ａ５には制御信号が供給される。排他的否定論理和ゲート１２1〜１２5の他方の入力端はインバータ１１1〜１１5の出力端及び固定論理パッドＳ１〜Ｓ５に各々接続されている。
【００１５】
なお、制御端子Ａ１〜Ａ５は実際には外部端子であるが、外部端子Ｔ１〜Ｔ５とは区別される。制御端子Ａ１〜Ａ５は制御信号が供給される専用の外部端子として形成されるか、接続状態の検査対象外の外部端子が制御端子Ａ１〜Ａ５として用いられる。検査対象外の外部端子として例えば、データ入力用の外部端子を用いることができ、検査時にはセレクタの切り換えにより制御信号以外のデータ信号がその外部端子には入力されないように制御される。
【００１６】
ＮＡＮＤ回路１３はＮＭＯＳトランジスタ１３1〜１３5，ＰＭＯＳトランジスタ１４，及びＮＭＯＳトランジスタ１５を備えている。ＮＭＯＳトランジスタ１３1〜１３5はドレインとソースとの接続により直列接続されている。トランジスタ１３1〜１３5のゲートは排他的否定論理和ゲート１２1〜１２5の出力端に各々接続されている。ＰＭＯＳトランジスタ１４のソースには電位Ｖddが印加されるようにされ、ドレインはＮＭＯＳトランジスタ１３1のドレインに接続されている。また、ＰＭＯＳトランジスタ１４のゲートにはＳＴ＿ＢＡＲ信号が供給される。ＮＭＯＳトランジスタ１５のドレインはトランジスタ１３5のソースに接続され、ソースはグランド接続されている。ＮＭＯＳトランジスタ１５のゲートにはＳＴ信号が供給される。上記のＮＭＯＳトランジスタ１３1と１４とのドレイン接続ラインがテスト結果の論理積反転出力ＯＵＴとなっている。
【００１７】
次に、かかる構成の半導体集積回路の動作として、先ず、外部端子Ｔ１〜Ｔ５と固定論理パッドＳ１〜Ｓ５との間が正常にボンディングワイヤ接続されている場合の回路テストについて説明する。ＳＴ＿ＢＡＲ信号が論理"１"の高レベル信号に設定され、かつＳＴ信号が論理"０"の低レベル信号に設定されると、ＴＲＩＩＮＶ回路１１及びＮＡＮＤ回路１３は動作状態となる。
【００１８】
制御端子Ａ１〜Ａ５に供給される制御信号は、対応する外部端子Ｔ１〜Ｔ５の論理に等しい論理の信号とされる。すなわち、外部端子Ｔ１に電源電圧による電位Ｖddが印加される場合には、制御端子Ａ１の制御信号は電位Ｖddの信号とされ、互いに論理"１"とされる。逆に、外部端子Ｔ１にグランドレベルＶssが印加される場合には、制御端子の制御信号Ａ１はグランドレベルＶssの信号とされ、互いに論理"０"とされる。
【００１９】
図５(a)はバッドＳ１に外部端子Ｔ１からボンディングワイヤＷ１を介して電位Ｖddが印加され、制御端子Ａ１の制御信号が電位Ｖddにされた場合のインバータ１１1の出力側のノードＭと入力側のノードＮの電位を示している。この場合には、インバータ１１1は出力をグランドレベルＶssにするように動作するが、外部端子Ｔ１を介してバッドＳ１からノードＭに流れ込む電流はノードＭからインバータ１１1のＮＭＯＳトランジスタＴr３，Ｔr４に流れ込む電流より大きくなるように、ＮＭＯＳトランジスタＴr３，Ｔr４のディメンジョンを決定することで、ノードＭの電位をＶddにすることができる。よって、ノードＭ，Ｎの電位はＶdd、すなわち論理"１"を共に表し、それらが排他的否定論理和ゲート１２1に供給されるので、排他的否定論理和ゲート１２1からは論理"１"の出力信号が生成される。
【００２０】
図５(b)はバッドＳ１に外部端子Ｔ１からボンディングワイヤＷ１を介してグランドレベルＶssが印加され、制御端子Ａ１の制御信号がグランドレベルＶssにされた場合のインバータ１１1の出力側のノードＭと入力側のノードＮの電位を示している。この場合には、インバータ１１1は出力をグランドレベルＶddにするように動作するが、ノードＭからバッドＳ１を介して外部端子Ｔ側に流れる電流がインバータ１１1のＰＭＯＳトランジスタＴr１，Ｔr２を介してノードＭに流れ出す電流より大きくなるように、ＰＭＯＳトランジスタＴr１，Ｔr２のディメンジョンを決定することで、ノードＭをグランドレベルＶssにすることができる。よって、ノードＭ，Ｎの電位はＶdd、すなわち論理"０"を共に表し、それらが排他的否定論理和ゲート１２1に供給されるので、排他的否定論理和ゲート１２1からは論理"１"の出力信号が生成される。
【００２１】
図５(a)及び図５(b)に示した動作はパッドＳ２〜Ｓ５に関する部分でも同様である。外部端子Ｔ１〜Ｔ５と固定論理パッドＳ１〜Ｓ５との間が全て正常にボンディングワイヤ接続された場合には排他的否定論理和ゲート１２1〜１２5からは論理"１"の出力信号が各々生成される。ＮＡＮＤ回路１３においてはその論理"１"の出力信号に応答してトランジスタ１３1〜１３5が全てオンとなる。このときＰＭＯＳトランジスタ１４はハイインピーダンス状態になり、ＮＭＯＳトランジスタ１５はオン状態となる。よって、ＮＡＮＤ回路１３はグランドレベルＶssに等しい論理"０"の出力信号を生成する。この論理"０"の出力信号はパッドＳ１〜Ｓ５全てのボンディング正常を表すことになる。
【００２２】
次いで、固定論理パッドＳ１〜Ｓ５がボンディング不良でオープン状態又はショート状態となった場合について説明する。図６(a)は、外部端子Ｔ１からボンディングワイヤＷ１を介して電位Ｖddが印加されるべきであったパッドＳ１がオープン状態となり、一方、制御端子Ａ１の制御信号が電位Ｖddの信号とされた場合のインバータ１１1の出力側のノードＭと入力側のノードＮの電位を示している。この場合には、インバータ１１1は出力をグランドレベルＶssにするので、ノードＭはグランドレベルＶssに等しくなる。よって、論理"０"のグランドレベルＶssと、制御端子Ａ１の制御信号の"１"の電位Ｖddとが排他的否定論理和ゲート１２1に供給されるので、排他的否定論理和ゲート１２1からは論理"０"の出力信号が生成される。
【００２３】
図６(b)は外部端子Ｔ１からボンディングワイヤＷ１を介してグランドレベルＶssが印加されるべきであったパッドＳ１がオープン状態となり、一方、制御端子Ａ１の制御信号がグランドレベルＶssの信号とされた場合のインバータ１１1の出力側のノードＭと入力側のノードＮの電位を示している。この場合には、インバータ１１1は出力を電位Ｖddにするので、ノードＭの電位は電位Ｖddに等しくなる。よって、論理"１"のＶddと、制御端子Ａ１の制御信号の論理"０"のグランドレベルＶssとが排他的否定論理和ゲート１２1に供給されるので、排他的否定論理和ゲート１２1からは論理"０"の出力信号が生成される。
【００２４】
図７(a)は外部端子Ｔ１からボンディングワイヤＷ１を介して電位Ｖddが印加されるべきであったパッドＳ１がグランドにショート状態となり、一方、制御端子Ａ１の制御信号が電位Ｖddの信号とされた場合のインバータ１１1の出力側のノードＭと入力側のノードＮの電位を示している。この場合には、インバータ１１1の出力はグランドレベルＶssとなり、ノードＭはグランドレベルＶssに等しくなる。よって、論理"０"のグランドレベルＶssと、制御端子Ａ１の制御信号の"１"の電位Ｖddとが排他的否定論理和ゲート１２1に供給されるので、排他的否定論理和ゲート１２1からは論理"０"の出力信号が生成される。
【００２５】
図７(b)は外部端子Ｔ１からボンディングワイヤＷ１を介してグランドレベルＶddが印加されるべきであったパッドＳ１が電位Ｖddのラインにショート状態となり、一方、制御端子Ａ１の制御信号がグラントレベルＶssにされた場合のインバータ１１1の出力側のノードＭと入力側のノードＮの電位を示している。この場合には、インバータ１１1の出力は電位Ｖddとなり、ノードＭは電位Ｖddに等しくなる。よって、論理"１"の電位Ｖddと、制御端子Ａ１の制御信号の"０"のグランドレベルＶssとが排他的否定論理和ゲート１２1に供給されるので、排他的否定論理和ゲート１２1からは論理"０"の出力信号が生成される。
【００２６】
図６(a)，図６(b)，図７(a)，図７(b)に示した動作はパッドＳ２〜Ｓ５に関する部分でも同様である。パッドＳ１〜Ｓ５のうちの少なくとも１のパッドがボンディング不良である場合には、そのボンディング不良のパッドに関する排他的否定論理和ゲート（１２1〜１２5のいずれか）からは論理"０"の出力信号が生成される。ＮＡＮＤ回路１３においてはその論理"０"の出力信号に応答して対応するＮＡＮＤ回路のトランジスタ（１３1〜１３5のいずれか）がオフとなる。このとき、それ以外の排他的否定論理和ゲートからは論理"１"の出力信号が生成されていてもＮＭＯＳトランジスタ１３1〜１３5からなる直列接続部分はハイインピーダンス状態になる。一方、ＰＭＯＳトランジスタ１４はオン状態となので、ＮＡＮＤ回路１３は電位Ｖddに等しい論理"１"の出力信号を生成する。この論理"１"の出力信号はパッドＳ１〜Ｓ５のうちの少なくとも１のパッドのボンディング不良を表すことになる。
【００２７】
このように、半導体集積回路の複数のパッド各々の印加されるべき信号の論理値に等しい論理値を示す制御信号を入力することにより複数のパッド全てについてのボンディングが正常でない限り、上記の論理"０"のような所望の論理出力が得られないので、論理が"０"又は"１"に個別に固定される多数のパッドがあっても外部端子とのボンディングによる接続状態の検査を効率よく正確に行うことができる。
【００２８】
なお、本発明は、論理レベルが固定されるパッドを備えた半導体集積回路に限定されることはなく、パッドに印加されるべき論理レベルに応じて制御端子に印加される制御信号の論理レベルを変化させることにより、論理レベルが適宜変化するパッドを備えた半導体集積回路にも適用することができる。
【図面の簡単な説明】
【００２９】
【図１】パッドのボンディング不良を検査する機能を有する従来の半導体集積回路の回路図である。
【図２】図１の回路の検査時の各部の電圧波形を示すタイムチャートである。
【図３】本発明の実施例を示す回路図である。
【図４】図３の回路中のインバータの具体的構成を示す回路図である。
【図５】正常にボンディングワイヤ接続されたパッドＳ１の電位及び各ノード電位を示す図である。
【図６】ボンディング不良でオープン状態のパッドＳ１の電位及び各ノード電位を示す図である。
【図７】ボンディング不良でショート状態のパッドＳ１の電位及び各ノード電位を示す図である。
【符号の説明】
【００３０】
Ａ１〜Ａ５  制御端子
Ｔ１〜Ｔ５  外部端子
Ｓ１〜Ｓ５  固定論理パッド
１１  ＴＲＩＩＮＶ回路
１２  排他的否定論理和回路
１３  ＮＡＮＤ回路
【図１】
0004365433.tif 000002
【図２】
0004365433.tif 000003
【図３】
0004365433.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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