(57)【特許請求の範囲】
【請求項１】
外部から印加する第１，第２クロック信号及び該第１，第２クロック信号により生成される第１，第２高電圧クロック信号により、外部電源電圧をポンピング及びプリチャージして高電圧信号を発生するチャージポンプ部と、
外部から印加するイネーブル信号により動作して電圧調整信号を発生し、前記チャージポンプ部の高電圧信号の出力レベルに応じて前記電圧調整信号の出力レベルを調整し、該調整された電圧調整信号により前記チャージポンプ部の高電圧信号を一定な電圧レベルに調整して、最終出力信号を外部に出力する電圧調整部と、
前記イネーブル信号により動作し、前記外部から印加する第１、第２クロック信号を前記電圧調整部の電圧調整信号の出力レベルに応じてレベルシフティングして、前記第１，第２高電圧クロック信号を生成して前記チャージポンプ部に出力する高電圧クロック発生部と、
から構成され、
前記チャージポンプ部は複数のポンプ段を備え、
初段のポンプ段は、前記第１，第２クロック信号及び前記第１，第２高電圧クロック信号により、前記外部電源電圧をポンピング及びプリチャージして出力し、
前記初段のポンプ段以外のポンプ段は、前段のポンプ段から出力されるポンピング電圧をポンピング及びプリチャージして最終段のポンプ段から出力し、
複数の前記ポンプ段は、上方側ポンプ段及び下方側ポンプ段をそれぞれ備え、
奇数番目のポンプ段の上方側ポンプ段及び偶数番目のポンプ段の下方側ポンプ段がポンピングを行うときに、奇数番目のポンプ段の下方側ポンプ段及び偶数番目のポンプ段の上方側ポンプ段がプリチャージを行い、且つ、
奇数番目のポンプ段の上方側ポンプ段及び偶数番目のポンプ段の下方側ポンプ段がプリチャージを行うときに、奇数番目のポンプ段の下方側ポンプ段及び偶数番目のポンプ段の上方側ポンプ段がポンピングを行うように、
前記第１クロック信号及び前記第１高電圧クロック信号が、奇数番目のポンプ段の上方側ポンプ段及び偶数番目のポンプ段の下方側ポンプ段に入力され、且つ、前記第２クロック信号及び前記第２高電圧クロック信号が、奇数番目のポンプ段の下方側ポンプ段及び偶数番目のポンプ段の上方側ポンプ段に入力されることを特徴とする高電圧発生回路。
【請求項２】
前記チャージポンプ部は、
前記外部電源電圧がドレイン端子にそれぞれ印加する第１，第２ＮＭＯＳトランジスタと、
前記第１、第２ＮＭＯＳトランジスタと出力端との間に従属接続される前記複数のポンプ段とを備え、
前記初段のポンプ段は、前記第１，第２ＮＭＯＳトランジスタのゲート端子及びソース端子に連結され、前記第１，第２クロック信号及び前記第１，第２高電圧クロック信号により、前記第１，第２ＮＭＯＳトランジスタを通って入力する前記外部電源電圧をポンピング及びプリチャージして出力し、
前記初段のポンプ段以外のポンプ段は、前記第１，第２クロック信号及び前記第１，第２高電圧クロック信号により、前段のポンプ段から出力されるポンピング電圧をポンピング及びプリチャージし、
前記最終段のポンプ段から出力されるポンピング電圧による高電圧信号を前記電圧調整部に出力するよう構成されたことを特徴とする請求項１記載の高電圧発生回路。
【請求項３】
前記上方側ポンプ段は、
前記第１クロック信号が入力端に印加する第１キャパシタと、
前記第１高電圧クロック信号が入力端に印加する第２キャパシタと、
前記第１キャパシタの出力端にドレイン端子が連結され、ソース端子は前記第２キャパシタの出力端に連結された第３ＮＭＯＳトランジスタと、
前記第１キャパシタの出力端にドレイン端子が連結され、ゲート端子は前記第２キャパシタの出力端及び前記第３ＮＭＯＳトランジスタのソース端子に連結され、ソース端子を介して次段のポンプ段にポンピング電圧を出力する第４ＮＭＯＳトランジスタと、から構成され、
前記下方側ポンプ段は、
前記第２クロック信号が入力端に印加する第３キャパシタと、
前記第２高電圧クロック信号が入力端に印加する第４キャパシタと、
前記第３キャパシタの出力端にドレイン端子が連結され、ソース端子は前記第４キャパシタの出力端に連結された第５ＮＭＯＳトランジスタと、
前記第３キャパシタの出力端にドレイン端子が連結され、ゲート端子は前記第４キャパシタの出力端及び前記第５ＮＭＯＳトランジスタのソース端子に連結され、ソース端子を介して次段のポンプ段にポンピング電圧を出力する第６ＮＭＯＳトランジスタと、から構成され、
前記上方側ポンプ段の第３ＮＭＯＳトランジスタのドレイン端子と前記下方側ポンプ段の第５ＮＭＯＳトランジスタのゲート端子とが連結され、前記上方側ポンプ段の第３ＮＭＯＳトランジスタのゲート端子と前記下方側ポンプ段の第５ＮＭＯＳトランジスタのドレイン端子とが連結され、
初段のポンプ段の上方側ポンプ段の第１キャパシタの出力端に前記第１ＮＭＯＳトランジスタのソース端子及び前記第２ＮＭＯＳトランジスタのゲート端子が連結され、初段のポンプ段の下方側ポンプ段の第３キャパシタの出力端に前記第１ＮＭＯＳトランジスタのゲート端子及び前記第２ＮＭＯＳトランジスタのソース端子が連結されたことを特徴とする請求項１記載の高電圧発生回路。
【請求項４】
前記電圧調整部は、
前記イネーブル信号がゲート端子に印加し、ソース端子には接地電圧が印加する第７ＮＭＯＳトランジスタと、
前記第７ＮＭＯＳトランジスタのドレイン端子に一方端が連結された第１抵抗と、
前記第１抵抗の他方端に一方端が連結された第２抵抗と、
前記第１抵抗と前記第２抵抗間の信号の電圧と基準電圧とを比較して、前記チャージポンプ部の高電圧信号の出力レベルに応じて前記電圧調整信号の出力レベルを調整して出力する比較器と、
ソース端子は前記第２抵抗の他方端に連結され、前記チャージポンプ部の高電圧信号がドレイン端子に印加され、前記比較器の電圧調整信号がゲート端子に印加されて、前記比較器の電圧調整信号により前記チャージポンプ部の高電圧信号を一定な電圧レベルに調整して、最終出力信号を外部に出力する第８ＮＭＯＳトランジスタと、
から構成されたことを特徴とする請求項１〜請求項３のいずれか１つに記載の高電圧発生回路。
【請求項５】
前記高電圧クロック発生部は、
前記イネーブル信号がゲート端子に印加し、ソース端子には接地電圧が印加する第９ＮＭＯＳトランジスタと、
前記第９ＮＭＯＳトランジスタのドレイン端子にソース端子がそれぞれ連結され、前記第２，第１クロック信号がゲート端子にそれぞれ印加する第１０，第１１ＮＭＯＳトランジスタと、
該第１０，第１１ＮＭＯＳトランジスタのドレイン端子にドレイン端子がそれぞれ連結され、前記電圧調整部の電圧調整信号がソース端子にそれぞれ印加する第１，第２ＰＭＯＳトランジスタと、を備え、
前記第１ＰＭＯＳトランジスタのゲート端子は前記第２ＰＭＯＳトランジスタのドレイン端子と連結され、前記第２ＰＭＯＳトランジスタのゲート端子は前記第１ＰＭＯＳトランジスタのドレイン端子と連結され、前記第１，第２ＰＭＯＳトランジスタのドレイン端子から前記第１，第２高電圧クロック信号を前記チャージポンプ部にそれぞれ出力するように構成されたことを特徴とする請求項１〜請求項４のいずれか１つに記載の高電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高電圧発生回路（High voltage generation circuit）に係るもので、詳しくは、フラッシュメモリ装置のプログラム動作及び消去（erase）動作時に、高電圧を発生する高電圧発生回路に関するものである。
【０００２】
【従来の技術】
一般に、フラッシュメモリがプログラム動作及び消去動作を行うときは、メモリセルのドレイン端子に高電圧及び高電流を印加すべきであり、それら高電圧及び高電流は外部電圧から生成される。そのとき、不必要な電力の消耗を減らすため、高電圧を一定に維持し得る回路が必要となる。
【０００３】
このような高電圧を発生する従来の高電圧発生回路を、米国特許第５，４２２，５８６号を用いて説明すると次のようである。
即ち、図３に示したように、複数のＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４が外部電源電圧Ｖccと出力電圧Ｖout間に直列連結され、前記各ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３のゲート端子には、各ＮＭＯＳトランジスタＭＮ１５〜ＭＮ１７がそれぞれ連結して構成される。
【０００４】
また、各ソースＳＯＵＲＣＥ１，ＳＯＵＲＣＥ２により、図４に示すような第１，第２クロック信号ＣＬＫ１，ＣＬＫ２がそれぞれ供給されており、第１クロック信号ＣＬＫ１は、各キャパシタＣ２２，Ｃ２４，Ｃ２６をそれぞれ介して回路に供給され、前記第２クロック信号ＣＬＫ２は、各キャパシタＣ２１，Ｃ２３，Ｃ２５をそれぞれ介して回路に供給される。
【０００５】
図４に示したように、第２クロック信号ＣＬＫ２がハイレベルであるとき、伝送用ＮＭＯＳトランジスタＭＮ１２のゲート端子の電位とドレイン端子の電位とが等しくなって、キャパシタＣ２１からポンピングされた電荷がキャパシタＣ２２に伝達され、電荷が漸次伝達されると、伝送用ＮＭＯＳトランジスタＭＮ１２のドレイン端子の電位よりゲート端子の電位のほうが高くなって、しきい値電圧の降下無しに、全ての電圧を伝達する動作が行われるようになっていた。
【０００６】
【発明が解決しようとする課題】
然るに、このような従来の高電圧発生回路においては、プリチャージされた電荷が出力端Ｖoutに伝達されるとき、伝送用ＮＭＯＳトランジスタＭＮ１４のしきい値電圧が降下するので、電力の消耗が甚だしいという不都合な点があった。
【０００７】
また、伝送用ＮＭＯＳトランジスタＭＮ１２のドレイン端子の電位とソース端子の電位との電圧差は出力端Ｖoutの負荷によって変化するため、伝送用ＮＭＯＳトランジスタＭＮ１２に、０．３Ｖ程度の低いしきい値電圧を有するＮＭＯＳトランジスタを用いた場合に出力端Ｖoutの負荷が変化すると、出力端Ｖoutの電圧レベルが一定な電圧レベルに維持されないという不都合な点があった。
【０００８】
さらに、外部電源電圧Ｖccを３Ｖとして高電圧発生回路を設計した場合に、例えば、外部電源電圧Ｖccに５Ｖを使用すると出力端Ｖoutの電圧レベルが上昇する。即ち、外部電源電圧Ｖccが変化すると、出力端Ｖoutの電圧レベルは一定ではなくなる。
【０００９】
そこで、本発明は、このような従来の課題に鑑みてなされたもので、フラッシュメモリ装置のプログラム動作又は消去動作時に必要な高電圧及び高電流を生成するとき、外部電源電圧の変化に拘らずに出力を一定な電圧レベルに維持するとともに、電力の消耗を減らし得る高電圧発生回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に記載の高電圧発生回路は、外部から印加する第１，第２クロック信号及び該第１，第２クロック信号により生成される第１，第２高電圧クロック信号により、外部電源電圧をポンピング及びプリチャージして高電圧信号を発生するチャージポンプ部と、外部から印加するイネーブル信号により動作して電圧調整信号を発生し、前記チャージポンプ部の高電圧信号の出力レベルに応じて前記電圧調整信号の出力レベルを調整し、該調整された電圧調整信号により前記チャージポンプ部の高電圧信号を一定な電圧レベルに調整して、最終出力信号を外部に出力する電圧調整部と、前記イネーブル信号により動作し、前記外部から印加する第１、第２クロック信号を前記電圧調整部の電圧調整信号の出力レベルに応じてレベルシフティングして、前記第１，第２高電圧クロック信号を生成して前記チャージポンプ部に出力する高電圧クロック発生部と、から構成され、前記チャージポンプ部は複数のポンプ段を備え、初段のポンプ段は、前記第１，第２クロック信号及び前記第１，第２高電圧クロック信号により、前記外部電源電圧をポンピング及びプリチャージして出力し、前記初段のポンプ段以外のポンプ段は、前段のポンプ段から出力されるポンピング電圧をポンピング及びプリチャージして最終段のポンプ段から出力し、複数の前記ポンプ段は、上方側ポンプ段及び下方側ポンプ段をそれぞれ備え、奇数番目のポンプ段の上方側ポンプ段及び偶数番目のポンプ段の下方側ポンプ段がポンピングを行うときに、奇数番目のポンプ段の下方側ポンプ段及び偶数番目のポンプ段の上方側ポンプ段がプリチャージを行い、且つ、奇数番目のポンプ段の上方側ポンプ段及び偶数番目のポンプ段の下方側ポンプ段がプリチャージを行うときに、奇数番目のポンプ段の下方側ポンプ段及び偶数番目のポンプ段の上方側ポンプ段がポンピングを行うように、前記第１クロック信号及び前記第１高電圧クロック信号が、奇数番目のポンプ段の上方側ポンプ段及び偶数番目のポンプ段の下方側ポンプ段に入力され、且つ、前記第２クロック信号及び前記第２高電圧クロック信号が、奇数番目のポンプ段の下方側ポンプ段及び偶数番目のポンプ段の上方側ポンプ段に入力される。
【００１１】
請求項２に記載の発明では、前記チャージポンプ部は、前記外部電源電圧がドレイン端子にそれぞれ印加する第１，第２ＮＭＯＳトランジスタと、前記第１、第２ＮＭＯＳトランジスタと出力端との間に従属接続される前記複数のポンプ段とを備え、前記初段のポンプ段は、前記第１，第２ＮＭＯＳトランジスタのゲート端子及びソース端子に連結され、前記第１，第２クロック信号及び前記第１，第２高電圧クロック信号により、前記第１，第２ＮＭＯＳトランジスタを通って入力する前記外部電源電圧をポンピング及びプリチャージして出力し、前記初段のポンプ段以外のポンプ段は、前記第１，第２クロック信号及び前記第１，第２高電圧クロック信号により、前段のポンプ段から出力されるポンピング電圧をポンピング及びプリチャージし、前記最終段のポンプ段から出力されるポンピング電圧による高電圧信号を前記電圧調整部に出力するよう構成される。
【００１３】
請求項３に記載の発明では、前記上方側ポンプ段は、前記第１クロック信号が入力端に印加する第１キャパシタと、前記第１高電圧クロック信号が入力端に印加する第２キャパシタと、前記第１キャパシタの出力端にドレイン端子が連結され、ソース端子は前記第２キャパシタの出力端に連結された第３ＮＭＯＳトランジスタと、前記第１キャパシタの出力端にドレイン端子が連結され、ゲート端子は前記第２キャパシタの出力端及び前記第３ＮＭＯＳトランジスタのソース端子に連結され、ソース端子を介して次段のポンプ段にポンピング電圧を出力する第４ＮＭＯＳトランジスタと、から構成され、前記下方側ポンプ段は、前記第２クロック信号が入力端に印加する第３キャパシタと、前記第２高電圧クロック信号が入力端に印加する第４キャパシタと、前記第３キャパシタの出力端にドレイン端子が連結され、ソース端子は前記第４キャパシタの出力端に連結された第５ＮＭＯＳトランジスタと、前記第３キャパシタの出力端にドレイン端子が連結され、ゲート端子は前記第４キャパシタの出力端及び前記第５ＮＭＯＳトランジスタのソース端子に連結され、ソース端子を介して次段のポンプ段にポンピング電圧を出力する第６ＮＭＯＳトランジスタと、から構成され、前記上方側ポンプ段の第３ＮＭＯＳトランジスタのドレイン端子と前記下方側ポンプ段の第５ＮＭＯＳトランジスタのゲート端子とが連結され、前記上方側ポンプ段の第３ＮＭＯＳトランジスタのゲート端子と前記下方側ポンプ段の第５ＮＭＯＳトランジスタのドレイン端子とが連結され、初段のポンプ段の上方側ポンプ段の第１キャパシタの出力端に前記第１ＮＭＯＳトランジスタのソース端子及び前記第２ＮＭＯＳトランジスタのゲート端子が連結され、初段のポンプ段の下方側ポンプ段の第３キャパシタの出力端に前記第１ＮＭＯＳトランジスタのゲート端子及び前記第２ＮＭＯＳトランジスタのソース端子が連結される。
【００１４】
請求項４に記載の発明では、前記電圧調整部は、前記イネーブル信号がゲート端子に印加し、ソース端子には接地電圧が印加する第７ＮＭＯＳトランジスタと、前記第７ＮＭＯＳトランジスタのドレイン端子に一方端が連結された第１抵抗と、前記第１抵抗の他方端に一方端が連結された第２抵抗と、前記第１抵抗と前記第２抵抗間の信号の電圧と基準電圧とを比較して、前記チャージポンプ部の高電圧信号の出力レベルに応じて前記電圧調整信号の出力レベルを調整して出力する比較器と、ソース端子は前記第２抵抗の他方端に連結され、前記チャージポンプ部の高電圧信号がドレイン端子に印加され、前記比較器の電圧調整信号がゲート端子に印加されて、前記比較器の電圧調整信号により前記チャージポンプ部の高電圧信号を一定な電圧レベルに調整して、最終出力信号を外部に出力する第８ＮＭＯＳトランジスタと、から構成される。
【００１５】
請求項５に記載の発明では、前記高電圧クロック発生部は、前記イネーブル信号がゲート端子に印加し、ソース端子には接地電圧が印加する第９ＮＭＯＳトランジスタと、前記第９ＮＭＯＳトランジスタのドレイン端子にソース端子がそれぞれ連結され、前記第２，第１クロック信号がゲート端子にそれぞれ印加する第１０，第１１ＮＭＯＳトランジスタと、該第１０，第１１ＮＭＯＳトランジスタのドレイン端子にドレイン端子がそれぞれ連結され、前記電圧調整部の電圧調整信号がソース端子にそれぞれ印加する第１，第２ＰＭＯＳトランジスタと、を備え、前記第１ＰＭＯＳトランジスタのゲート端子は前記第２ＰＭＯＳトランジスタのドレイン端子と連結され、前記第２ＰＭＯＳトランジスタのゲート端子は前記第１ＰＭＯＳトランジスタのドレイン端子と連結され、前記第１，第２ＰＭＯＳトランジスタのドレイン端子から前記第１，第２高電圧クロック信号を前記チャージポンプ部にそれぞれ出力するように構成される。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
本実施形態に係る高電圧発生回路は、図１に示したように、外部のクロック発生部（図示されず）から印加する第１，第２クロック信号ＣＬＫＸ，ＣＬＫＹと、後述する高電圧クロック発生部３００から出力される第１，第２高電圧クロック信号ＨＣＬＫＸ，ＨＣＬＫＹにより、外部電源電圧ＶＤＤをポンピング及びプリチャージして高電圧信号ＶＯＵＴを発生するチャージポンプ部１００と、外部から印加するイネーブル信号ＥＮにより電圧調整信号ＶＣＳを発生し、前記チャージポンプ部１００の高電圧信号ＶＯＵＴの出力レベルに応じて前記電圧調整信号ＶＣＳの出力レベルを調整し、該調整された電圧調整信号ＶＣＳにより前記チャージポンプ部１００の高電圧信号ＶＯＵＴを一定な電圧レベルに調整して、最終出力信号ＶＲＥＧを外部のメモリセル（図示されず）に出力する電圧調整部２００と、前記外部から印加するイネーブル信号ＥＮにより動作し、前記外部から印加する第１，第２クロック信号ＣＬＫＸ，ＣＬＫＹを前記電圧調整部２００からの電圧調整信号ＶＣＳの出力レベルに応じてレベルシフティングして、第１，第２高電圧クロック信号ＨＣＬＫＸ，ＨＣＬＫＹを前記チャージポンプ部１００に出力する高電圧クロック発生部３００と、から構成されている。
【００１７】
前記チャージポンプ部１００は、外部電源電圧ＶＤＤがドレイン端子にそれぞれ印加する第１，第２ＮＭＯＳトランジスタであるＮＭＯＳトランジスタＮ１，Ｎ２と、ＮＭＯＳトランジスタＮ１，Ｎ２と出力端との間に従属接続される複数のポンプ段として第１ポンプ段１０〜第４ポンプ段４０とを備え、初段の第１ポンプ段１０は、前記ＮＭＯＳトランジスタＮ１，Ｎ２のゲート端子及びソース端子に連結され、前記第１，第２クロック信号ＣＬＫＸ，ＣＬＫＹ及び前記第１，第２高電圧クロック信号ＨＣＬＫＸ，ＨＣＬＫＹにより、前記ＮＭＯＳトランジスタＮ１，Ｎ２を通って入力する前記外部電源電圧ＶＤＤをポンピング及びプリチャージして出力し、その他の第２ポンプ段２０〜第４ポンプ段４０は、前記第１，第２クロック信号ＣＬＫＸ，ＣＬＫＹ及び前記第１，第２高電圧クロック信号ＨＣＬＫＸ，ＨＣＬＫＹにより、前段のポンプ段から出力されるポンピング電圧をポンピング及びプリチャージし、最終段の第４ポンプ段４０から出力されるポンピング電圧による高電圧信号ＶＯＵＴを前記電圧調整部２００に出力するよう構成される。
【００１８】
前記複数の第１ポンプ段１０〜第４ポンプ段４０は、上方側ポンプ段１０ａ，２０ａ，３０ａ，４０ａ及び下方側ポンプ段１０ｂ，２０ｂ，３０ｂ，４０ｂをそれぞれ備え、奇数番目のポンプ段である第１ポンプ段１０及び第３ポンプ段３０の上方側ポンプ段１０ａ，３０ａ並びに偶数番目のポンプ段である第２ポンプ段２０及び第４ポンプ段４０の下方側ポンプ段２０ｂ，４０ｂは、前記第１クロック信号ＣＬＫＸ及び前記第１高電圧クロック信号ＨＣＬＫＸでポンピングを行うときに、奇数番目の第１ポンプ段１０及び第３ポンプ段３０の下方側ポンプ段１０ｂ，３０ｂ並びに偶数番目の第２ポンプ段２０及び第４ポンプ段４０の上方側ポンプ段２０ａ，４０ａは、前記第２クロック信号ＣＬＫＹ及び前記第２高電圧クロック信号ＨＣＬＫＹでプリチャージを行うように連結されている。
【００１９】
また、第１ポンプ段１０及び第３ポンプ段３０の上方側ポンプ段１０ａ，３０ａ並びに偶数番目のポンプ段である第２ポンプ段２０及び第４ポンプ段４０の下方側ポンプ段２０ｂ，４０ｂのポンピング動作と、第１ポンプ段１０及び第３ポンプ段３０の下方側ポンプ段１０ｂ，３０ｂ並びに偶数番目の第２ポンプ段２０及び第４ポンプ段４０の上方側ポンプ段２０ａ，４０ａのプリチャージ動作とは、交互に行われる。
【００２０】
具体的には、前記第１ポンプ段１０は、ＮＭＯＳトランジスタＮ１のソース端子及びＮＭＯＳトランジスタＮ２のゲート端子に連結され、第１クロック信号ＣＬＫＸ及び高電圧クロック発生部３００から出力する第１高電圧クロック信号ＨＣＬＫＸによりポンピング及びプリチャージを行う上方側ポンプ段１０ａと、ＮＭＯＳトランジスタＮ１のゲート端子及びＮＭＯＳトランジスタＮ２のソース端子に連結され、第２クロック信号ＣＬＫＹ及び高電圧クロック発生部３００から出力する第２高電圧クロック信号ＨＣＬＫＹによりポンピング及びプリチャージを行う下方側ポンプ段１０ｂと、から構成されている。
【００２１】
前記上方側ポンプ段１０ａは、第１クロック信号ＣＬＫＸが入力端に印加する第１キャパシタであるキャパシタＣ１と、前記高電圧クロック発生部３００からの第１高電圧クロック信号ＨＣＬＫＸが入力端に印加する第２キャパシタであるキャパシタＣ２と、キャパシタＣ１の出力端にドレイン端子が連結され、ソース端子はキャパシタＣ２の出力端に連結された第３ＮＭＯＳトランジスタであるＮＭＯＳトランジスタＮ３と、前記キャパシタＣ１の出力端にドレイン端子が連結され、ゲート端子はキャパシタＣ２の出力端及びＮＭＯＳトランジスタＮ３のソース端子に連結され、ソース端子を介して次段の第２ポンプ段２０にポンピング電圧を出力する第４ＮＭＯＳトランジスタであるＮＭＯＳトランジスタＮ４と、から構成されている。
【００２２】
一方、前記下方側ポンプ段１０ｂは、第２クロック信号ＣＬＫＹが入力端に印加する第３キャパシタであるキャパシタＣ３と、前記高電圧クロック発生部３００からの第２高電圧クロック信号ＨＣＬＫＹが入力端に印加する第４キャパシタであるキャパシタＣ４と、キャパシタＣ３の出力端にドレイン端子が連結され、ソース端子はキャパシタＣ４の出力端に連結された第５ＮＭＯＳトランジスタであるＮＭＯＳトランジスタＮ５と、キャパシタＣ３の出力端にドレイン端子が連結され、ゲート端子はキャパシタＣ４の出力端及びＮＭＯＳトランジスタＮ５のソース端子に連結され、ソース端子を介して次段の第２ポンプ段２０にポンピング電圧を出力する第６ＮＭＯＳトランジスタであるＮＭＯＳトランジスタＮ６と、から構成されている。
【００２３】
また、上方側ポンプ段１０ａのＮＭＯＳトランジスタＮ３のドレイン端子と下方側ポンプ段１０ｂのＮＭＯＳトランジスタＮ５のゲート端子とが連結され、上方側ポンプ段１０ａのＮＭＯＳトランジスタＮ３のゲート端子と下方側ポンプ段１０ｂのＮＭＯＳトランジスタＮ５のドレイン端子とが連結されている。
【００２４】
第２ポンプ段２０〜第４ポンプ段４０は、第１ポンプ段１０と同様に構成されており、前記第１〜第４ポンプ段１０〜４０は、順次、従属接続されている。また、第１ポンプ段１０の上下方側ポンプ段１０ａ，１０ｂ、第２ポンプ段２０の上下方側ポンプ段２０ａ，２０ｂ、第３ポンプ段３０の上下方側ポンプ段３０ａ，３０ｂ、及び第４ポンプ段４０の上下方側ポンプ段４０ａ，４０ｂは、それぞれ対向して対称に連結されている。
【００２５】
尚、第１ポンプ段１０においては、上方側ポンプ段１０ａのキャパシタＣ１の出力端にＮＭＯＳトランジスタＮ１のソース端子及びＮＭＯＳトランジスタＮ２のゲート端子が連結され、下方側ポンプ段１０ｂのキャパシタＣ３の出力端にＮＭＯＳトランジスタＮ１のゲート端子及びＮＭＯＳトランジスタＮ２のソース端子が連結されている。
【００２６】
ここで、前記第１ポンプ段１０〜第４ポンプ段４０のキャパシタＣ１，Ｃ３，Ｃ５，Ｃ７，Ｃ９，Ｃ１１，Ｃ１３，Ｃ１５はいわゆるポンプキャパシタであり、キャパシタＣ２，Ｃ４，Ｃ６，Ｃ８，Ｃ１０，Ｃ１２，Ｃ１４，Ｃ１６はいわゆるゲートポンプキャパシタであり、ＮＭＯＳトランジスタＮ４，Ｎ６，Ｎ８，Ｎ１０，Ｎ１２，，Ｎ１４，Ｎ１６，Ｎ１８はいわゆる伝送（Transfer）トランジスタである。
【００２７】
前記電圧調整部２００は、外部からイネーブル信号ＥＮがゲート端子に印加し、ソース端子には接地電圧ＶＳＳが印加する第７ＮＭＯＳトランジスタであるＮＭＯＳトランジスタＮ１９と、該ＮＭＯＳトランジスタＮ１９のドレイン端子に一方端が連結された第１抵抗である抵抗Ｒ１と、該抵抗Ｒ１の他方端に一方端が連結された第２抵抗である抵抗Ｒ２と、前記抵抗Ｒ１と抵抗Ｒ２間のノードＡの信号の電圧Ｖｒｅｇ＿ｒｅｆと基準電圧Ｖｒｅｆとを比較して、前記チャージポンプ部１００の高電圧信号ＶＯＵＴの出力レベルに応じて前記電圧調整信号ＶＣＳの出力レベルを調整して出力する比較器ＯＰと、ソース端子は前記抵抗Ｒ２の他方端に連結され、前記チャージポンプ部１００の高電圧信号ＶＯＵＴがドレイン端子に印加され、前記比較器ＯＰの電圧調整信号ＶＣＳがゲート端子に印加されて、該比較器ＯＰの電圧調整信号ＶＣＳにより前記チャージポンプ部１００の高電圧信号ＶＯＵＴを一定なレベルに調整して、最終出力信号ＶＲＥＧを外部のメモリセル（図示されず）に出力する第８ＮＭＯＳトランジスタであるＮＭＯＳトランジスタＮ２０と、から構成されている。
【００２８】
前記高電圧クロック発生部３００は、外部のイネーブル信号ＥＮがゲート端子に印加し、ソース端子には接地電圧ＶＳＳが印加する第９ＮＭＯＳトランジスタであるＮＭＯＳトランジスタＮ２１と、該ＮＭＯＳトランジスタＮ２１のドレイン端子にソース端子がそれぞれ連結され、外部のクロック発生部（図示されず）から出力される第２，第１クロック信号ＣＬＫＹ，ＣＬＫＸがゲート端子にそれぞれ印加する第１０，第１１ＮＭＯＳトランジスタであるＮＭＯＳトランジスタＮ２２，Ｎ２３と、それらＮＭＯＳトランジスタＮ２２，Ｎ２３のドレイン端子にドレイン端子がそれぞれ連結され、電圧調整部２００の比較器ＯＰから出力する電圧調整信号ＶＣＳが各ソース端子にそれぞれ印加する第１，第２ＰＭＯＳトランジスタであるＰＭＯＳトランジスタＰ１，Ｐ２と、から構成されている。ＰＭＯＳトランジスタＰ１のゲート端子はＰＭＯＳトランジスタＰ２のドレイン端子と連結され、ＰＭＯＳトランジスタＰ２のゲート端子はＰＭＯＳトランジスタＰ１のドレイン端子と連結され、ＰＭＯＳトランジスタＰ１のドレイン端子とＮＭＯＳトランジスタＮ２２のドレイン端子とが連結されたノードＢから第１高電圧クロック信号ＨＣＬＫＸをチャージポンプ部１００に出力し、前記ＰＭＯＳトランジスタＰ２のドレイン端子とＮＭＯＳトランジスタＮ２３のドレイン端子とが連結されたノードＣから第２高電圧クロック信号ＨＣＬＫＹをチャージポンプ部１００に出力するようになっている。
【００２９】
以下、このように構成された本実施形態に係る高電圧発生回路の動作を、図面を用いて説明する。
図１に示したように、チャージポンプ部１００の第１〜第４ポンプ段１０〜４０は、外部のクロック発生部（図示されず）から入力する第１，第２クロック信号ＣＬＫＸ，ＣＬＫＹ及び高電圧クロック発生部３００から入力する第１，第２高電圧クロック信号ＨＣＬＫＸ，ＨＣＬＫＹにより、ポンピング動作とプリチャージ動作とを交互に行って高電圧を発生する。
【００３０】
即ち、第１〜第４ポンプ段１０〜４０のポンプキャパシタであるキャパシタＣ１，Ｃ３，Ｃ５，Ｃ７，Ｃ９，Ｃ１１，Ｃ１３，Ｃ１５は、第１，第２クロック信号ＣＬＫＸ，ＣＬＫＹがローレベルのときはプリチャージ動作を行い、第１，第２クロック信号ＣＬＫＸ，ＣＬＫＹがハイレベルのときはポンピング動作を行って次段のポンプ段に電流を伝達する。このとき、第１，第２クロック信号ＣＬＫＸ，ＣＬＫＹは相異な位相で入力するので、対向する上方側ポンプ段１０ａと下方側ポンプ段１０ｂ、上方側ポンプ段２０ａと下方側ポンプ段２０ｂ、上方側ポンプ段３０ａと下方側ポンプ段３０ｂ、及び上方側ポンプ段４０ａと下方側ポンプ段４０ｂは、それぞれポンピング動作及びプリチャージ動作を交互に行う。
【００３１】
第１，第２高電圧クロック信号ＨＣＬＫＸ，ＨＣＬＫＹは、前記第１，第２クロック信号ＣＬＫＸ，ＣＬＫＹと位相が同様であるが、電圧の大きさは異なる。例えば、外部のクロック信号発生部（図示されず）から入力する第１クロック信号ＣＬＫＸがハイレベルであるとき、第１ポンプ段１０の上方側ポンプ段１０ａはポンピング動作を行う。
【００３２】
一方、第２クロック信号ＣＬＫＹはローレベルであるので、ＮＭＯＳトランジスタＮ２がターンオンされ、下方側ポンプ段１０ｂのポンピングを行うキャパシタＣ３の出力端は、外部電源電圧ＶＤＤのレベルに充分にプリチャージされる。
【００３３】
同時に、上方側ポンプ段１０ａのポンピング動作でＮＭＯＳトランジスタＮ５もターンオンされ、ゲートポンプ用のキャパシタＣ４の出力端も外部電源電圧ＶＤＤレベルにプリチャージされる。
【００３４】
このとき、第１クロック信号ＣＬＫＸがハイレベルであるので、第２ポンプ段２０の下方側ポンプ段２０ｂはポンピング動作を行う。且つ、第１ポンプ段１０の下方側ポンプ段１０ｂのＮＭＯＳトランジスタＮ６のゲート端子は外部電圧ＶＤＤレベルであるのでターンオフされ、ポンピングを行うキャパシタＣ７からキャパシタＣ３への電荷の伝達はない。
【００３５】
次いで、前記第２クロック信号ＣＬＫＹがハイレベルに変換されると、下方側ポンプ段１０ｂのキャパシタＣ３はポンピング動作を行い、キャパシタＣ３の出力端は、外部電源電圧ＶＤＤの２倍の電圧レベルに上昇する。
【００３６】
同時に、高電圧クロック発生部３００から入力する第２高電圧クロック信号ＨＣＬＫＹもハイレベルであるので、ゲートポンプ用のキャパシタＣ４もポンピング動作を行い、ＮＭＯＳトランジスタＮ６のゲート電圧を２ＶＤＤ＋αのレベルに上昇させる。
【００３７】
このとき、前記第２高電圧クロック信号ＨＣＬＫＹの電圧レベルは、ＶＤＤ＋αであり、ポンピング動作に従って変化され、αの最大値は外部電源電圧ＶＤＤレベルになる。
【００３８】
このように、第１ポンプ段１０の下方側ポンプ段１０ｂがポンピング動作を行うとき、外部から入力する第１クロック信号ＣＬＫＸはローレベルであるので、第１ポンプ段１０の上方側ポンプ段１０ａはプリチャージ動作を行い、ＮＭＯＳトランジスタＮ２及びＮＭＯＳトランジスタＮ５はターンオフされる。このとき、ＮＭＯＳトランジスタＮ６のゲート電圧がキャパシタＣ３の出力端の電圧よりもα（約ＶＤＤ）だけ高いためターンオンされ、キャパシタＣ３でポンピングされた電荷が、ＮＭＯＳトランジスタＮ６を通ってキャパシタＣ７に、電圧降下無く全て伝達される。同時に、第２ポンプ段２０の下方側ポンプ段２０ｂは、第１クロック信号ＣＬＫＸがローレベルであるので、プリチャージ動作を行う。
【００３９】
次いで、第１クロック信号ＣＬＫＸが再びハイレベルに変換し、第２クロック信号ＣＬＫＹが再びローレベルに変換すると、第１ポンプ段１０の上方側ポンプ段１０ａはポンピング動作を行い、下方側ポンプ段１０ｂはプリチャージ動作を行う。また、第２ポンプ段２０の下方側ポンプ段２０ｂはポンピング動作を行うので、該下方側ポンプ段２０ｂのＮＭＯＳトランジスタＮ１０を経て第３ポンプ段３０の下方側ポンプ段３０ｂに出力されるポンピング電圧は、下方側ポンプ段３０ｂのキャパシタＣ１１をプリチャージさせる。
【００４０】
このようにして、第１ポンプ段１０〜第４ポンプ段４０は、ポンピング動作及びプリチャージ動作を交互に行って、高電圧信号ＶＯＵＴを出力する。即ち、奇数番目の第１，第３ポンプ段１０，３０の下方側ポンプ段１０ｂ，３０ｂ及び偶数番目の第２，第４ポンプ段２０，４０の上方側ポンプ段１０ａ，４０ａが、ローレベルの第２クロック信号ＣＬＫＹ及び第２高電圧クロック信号ＨＣＬＫＹによりプリチャージ動作を行うとき、奇数番目の第１，第３ポンプ段１０，３０の上方側ポンプ段１０ａ，３０ａ及び偶数番目の第２，第４ポンプ段２０，４０の下方側ポンプ段２０ｂ、４０ｂは、ハイレベルの第１クロック信号ＣＬＫＹ及び第１高電圧クロック信号ＨＣＬＫＹによりポンピング動作を行う。前記第１，第２クロック信号の位相が変化すると、下方側ポンプ段１０ｂ，３０ｂ及び上方側ポンプ段１０ａ，４０ａと、上方側ポンプ段１０ａ，３０ａ及び下方側ポンプ段２０ｂ、４０ｂとは、相異な動作を行う。
【００４１】
このとき、前記チャージポンプ部１００から出力する高電圧信号ＶＯＵＴは、以下の式（１）を満足させる電圧レベルになることが理想的である。
ＶＯＵＴ＝（ｎ＋１）ＶＤＤ  ・・・（１）
ここで、ｎは、段数を示す。
【００４２】
一方、電圧調整部２００は、チャージポンプ部１００の高電圧信号ＶＯＵＴを一定の電圧レベルに調整して外部に出力する。
即ち、初期には外部から印加するイネーブル信号ＥＮにより、ＮＭＯＳトランジスタＮ１９がターンオンして、ローレベルの信号の電圧Ｖｒｅｇ＿ｒｅｆ（接地電圧ＶＳＳレベル）が比較器ＯＰに入力する。該比較器ＯＰは、基準電圧Ｖｒｅｆとローレベルの信号の電圧Ｖｒｅｇ＿ｒｅｆとを比較し、基準電圧Ｖｒｅｆと電圧Ｖｒｅｇ＿ｒｅｆとの差に応じた電圧調整信号ＶＣＳを出力する。
【００４３】
次いで、該比較器ＯＰの電圧調整信号ＶＣＳにより、ＮＭＯＳトランジスタＮ２０がターンオンし、チャージポンプ部１００の高電圧信号ＶＯＵＴが調整されて、最終出力信号ＶＲＥＧが外部のメモリセル（図示されず）に出力される。
【００４４】
該チャージポンプ部１００の高電圧信号ＶＯＵＴは、抵抗Ｒ１，Ｒ２により制御され、比較器ＯＰは、図２（ｄ）に示したような電圧降下された電圧Ｖｒｅｇ＿ｒｅｆと基準電圧Ｖｒｅｆとを比較して、電圧調整信号ＶＣＳを出力する。
【００４５】
該比較結果である電圧調整信号ＶＣＳにより、ＮＭＯＳトランジスタＮ２０のターンオンされる程度が異なるため、外部に出力される最終出力信号ＶＲＥＧは、設計時に予め設定した電圧レベルに近接して出力される。
【００４６】
ここで、設計時に予め設定した高電圧信号ＶＯＵＴの電圧レベルは、以下の式（２）を満足させる電圧レベルであり、ｍは任意の値に決定できる。
ＶＯＵＴ＝ＶＲＥＧ＋ｍ  ・・・（２）
尚、本実施形態では、ｍを１Ｖに設定している。
【００４７】
即ち、前記チャージポンプ部１００から出力する高電圧信号ＶＯＵＴの電圧レベルが設計時に設定された電圧レベルよりも高いと、比較器ＯＰの電圧調整信号ＶＣＳの電圧レベルが低くなる。従って、該電圧調整信号ＶＣＳによりＮＭＯＳトランジスタＮ２０が制御され、最終出力信号ＶＲＥＧは、前記設計時に予め設定された電圧レベルよりも高くならないため、一定な最終出力信号ＶＲＥＧが出力される。
【００４８】
一方、前記チャージポンプ部１００から出力する高電圧信号ＶＯＵＴの電圧レベルが設計時に設定された電圧レベルよりも低いと、比較器ＯＰの電圧調整信号ＶＣＳの電圧レベルが高くなる。従って、該出力信号ＶＣＳによりＮＭＯＳトランジスタＮ２０が制御され、最終出力信号ＶＲＥＧは、前記設計時に予め設定された電圧レベルよりも低くならないため、一定な最終出力信号ＶＲＥＧが出力される。
【００４９】
同時に、該比較器ＯＰの電圧調整信号ＶＣＳは高電圧クロック発生部３００に印加され、該高電圧クロック発生部３００は、比較器ＯＰの電圧調整信号ＶＣＳにより、外部のクロック発生部（図示されず）から入力する図２（ａ），（ｂ）に示したような、第１，第２クロック信号ＣＬＫＸ，ＣＬＫＹの電圧レベルを調整して、チャージポンプ部１００に出力する。
【００５０】
即ち、この場合、チャージポンプ部１００の高電圧信号ＶＯＵＴの電圧レベルが設定された電圧レベルよりも低くなるに従い、比較器ＯＰの電圧調整信号ＶＣＳの電圧レベル（最大は２ＶＤＤ）が高くなると、図２（ｅ），（ｆ）に示したように、前記高電圧クロック発生部３００から出力する第１，第２高電圧クロック信号ＨＣＬＫＸ，ＨＣＬＫＹの電圧レベルも高くなる。
【００５１】
第１，第２高電圧クロック信号ＨＣＬＫＸ，ＨＣＬＫＹは、前記チャージポンプ部１００に入力されて、伝送用のＮＭＯＳトランジスタＮ４，Ｎ６，Ｎ８，Ｎ１０，Ｎ１２，Ｎ１４，Ｎ１６，Ｎ１８のゲート端子の電圧レベルを、ドレイン端子の電圧レベルよりも、最大、外部電源電圧ＶＤＤだけ高くし、それらＮＭＯＳトランジスタＮ４，Ｎ６，Ｎ８，Ｎ１０，Ｎ１２，Ｎ１４，Ｎ１６，Ｎ１８は、ポンピングされた電荷を電圧降下無しに次段のポンプ段に全て伝達させるため、図２（ｃ）に示すように、チャージポンプ部１００の高電圧信号ＶＯＵＴの電圧レベルは上昇する。
【００５２】
一方、チャージポンプ部１００の高電圧信号ＶＯＵＴの電圧レベルが設定された電圧レベルよりも高くなるに従い、比較器ＯＰの電圧調整信号ＶＣＳの電圧レベルが低くなり始めると、図２（ｅ），（ｆ）に示したように、高電圧クロック発生部３００から出力する、第１，第２クロック信号ＨＣＬＫＸ，ＨＣＬＫＹの電圧レベルも、最小の０Ｖまで低くなる。
【００５３】
第１，第２高電圧クロック信号ＨＣＬＫＸ，ＨＣＬＫＹの電圧レベルが低くなるに従い、チャージポンプ部１００の伝送用のＮＭＯＳトランジスタＮ４，Ｎ６，Ｎ８，Ｎ１０，Ｎ１２，Ｎ１４，Ｎ１６，Ｎ１８のゲート端子の電圧がドレイン端子の電圧よりも低くなり、ＮＭＯＳトランジスタＮ４，Ｎ６，Ｎ８，Ｎ１０，Ｎ１２，Ｎ１４，Ｎ１６，Ｎ１８には電圧降下が発生するため、ポンピングされた電荷は次段のポンプ段に伝達されない。よって、チャージポンプ部１００の高電圧信号ＶＯＵＴの電圧レベルは低下される。
【００５４】
このように、高電圧クロック発生部３００は、チャージポンプ部１００から出力する高電圧信号ＶＯＵＴの電圧レベルが調整されるように、電圧調整部２００から出力する電圧調整信号ＶＣＳにより、外部のクロック発生部（図示されず）から入力する、図２（ａ），（ｂ）の第１，第２クロック信号ＣＬＫＸ，ＣＬＫＹの電圧レベルを変化させて、図２（ｅ），（ｆ）の第１，第２高電圧クロック信号ＨＣＬＫＸ，ＨＣＬＫＹをチャージポンプ部１００に出力し、該チャージポンプ部１００はこのような動作を反復して行う。
【００５５】
従って、外部電源電圧ＶＤＤ又はチャージポンプ部１００の負荷（Loading）が変化するに従い、該チャージポンプ部１００から出力される高電圧信号ＶＯＵＴの大きさが変化されるが、上述した動作が反復して行われるため、外部のメモリセル（図示されず）に最終的に出力される信号ＶＲＥＧの電圧レベルは一定に維持される。
【００５６】
【発明の効果】
以上説明したように、本発明に係る高電圧発生回路によれば、メモリセルへのプログラム動作又は消去動作時に必要な高電圧及び高電流を生成するとき、外部電源電圧の変化に拘らずに出力電圧を一定に維持させて、不必要な電力消耗を減らし得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る高電圧発生回路の一実施形態の構成図である。
【図２】図１の各出力波形図である。
【図３】従来の高電圧発生回路の構成図である。
【図４】図３におけるクロック信号波形図である。
【符号の説明】
１００    チャージポンプ部
２００    電圧調整部
３００    高電圧クロック発生部
１０，２０，３０，４０    第１〜第４ポンプ段
１０ａ，２０ａ，３０ａ，４０ａ    上方側ポンプ段
１０ｂ，２０ｂ，３０ｂ，４０ｂ    下方側ポンプ段
【図１】
0004288434.tif 000002
【図２】
0004288434.tif 000003
【図３】
0004288434.tif 000004
【図４】
0004288434.tif 000005