(57)【特許請求の範囲】
【請求項１】
情報記憶用のセルキャパシタとビット線及びワード線に接続されたセルトランジスタとを含むメモリセルを有するメモリデバイスにおいて、
前記ビット線を第１の電圧にプリチャージするプリチャージ回路と、
前記ビット線の電圧を検出し、当該ビット線をＨレベル用の第２の電圧またはＬレベル用の第３の電圧に駆動するセンスアンプと、
前記セルキャパシタのＨレベル用書き込み電圧を前記第２の電圧より低い第４の電圧にする様に、前記ワード線を前記第４の電圧より前記セルトランジスタの閾値電圧分高くかつ前記第２の電圧より高い第５の電圧に駆動するワード線駆動回路とを有し、
前記第１の電圧が、前記第２の電圧と第３の電圧の中間値よりも低い、グランド電圧であることを特徴とするメモリデバイス。
【請求項２】
請求項１において、
前記ビット線には、前記ワード線の駆動に伴って当該ビット線に基準電圧を生成するダミーセルが設けられることを特徴とするメモリデバイス。
【請求項３】
請求項２において、
前記ワード線駆動回路は、前記ワード線の非選択電圧を負電圧にすることを特徴とするメモリデバイス。
【請求項４】
請求項１において、
更に、書き込みデータに応じて前記ビット線を駆動する書き込み回路を有し、前記書き込み回路は、前記ビット線をＨレベル用の第２の電圧に駆動することを特徴とするメモリデバイス。
【請求項５】
情報記憶用のセルキャパシタとビット線及びワード線に接続されたセルトランジスタとを含むメモリセルを有するメモリデバイスの駆動方法において、
前記ビット線を第１の電圧にプリチャージする工程と、
前記ワード線の駆動に伴って前記ビット線の電圧を検出し、当該ビット線をＨレベル用の第２の電圧またはＬレベル用の第３の電圧に駆動する工程と、
前記セルキャパシタのＨレベル用書き込み電圧を前記第２の電圧より低い第４の電圧にする様に、前記ワード線を前記第４の電圧より前記セルトランジスタの閾値電圧分高くかつ前記第２の電圧より高い第５の電圧に駆動する工程とを有し、
前記第１の電圧が、前記第２の電圧と第３の電圧の中間値よりも低い、グランド電圧であることを特徴とするメモリデバイスの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１トランジスタ型のメモリセルを有するメモリデバイスに関し、ビット線からメモリセル内にＨレベルの電圧を書き込む速度を高速化したメモリデバイス及びその駆動方法に関する。
【０００２】
【従来の技術】
１トランジスタ型のメモリセルを有するＤＲＡＭ（ダイナミックＲＡＭ）は、大容量化と共に、低電源電圧化の傾向にある。例えば、現在、電源電圧が３．３Ｖであるところ、更に電源電圧を２．５Ｖや１．８Ｖにすることが提案されている。従って、かかる低電源電圧のもとでも高速に読み出しと書き込みを行うことができるＤＲＡＭの開発が必要である。
【０００３】
図１は、従来のＤＲＡＭの回路図である。図１に示される通り、１対のビット線ＢＬ，／ＢＬと、ワード線ＷＬ０，ＷＬ１との交差位置に、メモリセルＭＣ０，ＭＣ１がそれぞれ配置される。各メモリセルＭＣ０，ＭＣ１は、トランジスタＱ０，Ｑ１とキャパシタＳＴとを有する。そして、ビット線対ＢＬ，／ＢＬには、センスアンプＳＡと、ビット線間を短絡するイコライズ回路２００と、ビット線対をプリチャージ電圧に駆動するプリチャージ回路１００とが設けられる。
【０００４】
図２は、図１の従来のＤＲＡＭの読み出し動作を示す動作波形図である。図２に従って、読み出し動作を簡単に説明する。先ず、ビット線対ＢＬ，／ＢＬが内部電源Ｖiiの半分のＶii／２にプリチャージされた状態で、プリチャージとイコライズを解除する。この時、ビット線対ＢＬ，／ＢＬは、一時的にフローティング状態になる。そこで、ワード線ＷＬ0 が立ち上がると、Ｈレベルが記憶されているメモリセルＭＣ0 内のキャパシタＳＴの電荷がビット線ＢＬに供給され、ビット線ＢＬの電圧を微小電圧だけ上昇させる。そこで、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ駆動されることで、センスアンプＳＡが、ビット線対の間の電圧差を検出し、ビット線ＢＬを内部電源Ｖiiに、他方のビット線／ＢＬをグランド電圧ＧＮＤにそれぞれ駆動する。そして、ビット線のレベルが、図示しないデータバス線を介して外部に読み出される。
【０００５】
上記のセンスアンプＳＡによりビット線ＢＬが内部電源レベルＶiiに駆動されるのに伴い、セルトランジスタＱ0 を介して、メモリセルＭＣ0 内のキャパシタＳＴの電圧も同様に内部電源レベルＶiiに駆動される。そして、やがてワード線ＷＬ0 が立ち下げられ、メモリセル内のキャパシタＳＴの電圧は、内部電源レベルＶiiに保持される。そしてビット線リセット信号ＢＬＲの立ち上がりにより、ビット線対ＢＬ，／ＢＬは、再びプリチャージ電圧Ｖii／２にリセットされる。
【０００６】
図３は、図１の従来のＤＲＡＭの書き込み動作を示す動作波形図である。書き込み動作の場合は、図２の読み出し動作と異なり、センスアンプＳＡによりビット線対ＢＬ，／ＢＬが駆動された後に、図示しない書き込み回路がビット線対ＢＬ，／ＢＬを駆動する。図３の例では、メモリセルＭＣ0 に対して、Ｌレベルのデータが読み出され、それと反対のＨレベルのデータが書き込まれる動作が示される。この場合は、センスアンプＳＡの状態が反転され、ビット線ＢＬがグランド電圧から電源電圧Ｖiiまで駆動され、その電圧がメモリセルＭＣ0 のキャパシタＳＴに保持される。
【０００７】
従来のＤＲＡＭは、図２に示される通り、ビット線のプリチャージ電圧が内部電源Ｖiiの半分のＶii／２に設定され、ビット線のＨレベル側の駆動電圧及びそれに伴うメモリセル内のＨレベル用のキャパシタ電圧が内部電源Ｖiiに設定される。そして、ビット線対がＨレベル側の電圧ＶiiとＬレベル側のグランド電圧にそれぞれ駆動され、それぞれの電圧でメモリセル内のキャパシタが充電される。そして、ビット線対を短絡することで、再度ビット線対をプリチャージ電圧Ｖii／２にリセットする。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来のメモリデバイスでは、メモリセルへの書き込み及び再書き込み動作において、ビット線のＨレベル側の電圧ＶBLD （＝Ｖii）とメモリセル内のキャパシタＳＴのＨレベル電圧ＶST（＝Ｖii）とが同じ電圧Ｖiiに設定されるので、セルキャパシタＳＴの電圧ＶSTをＨレベル側の電圧Ｖiiに引き上げるのに長時間を要する。即ち、メモリセルへの書き込み及び再書き込みにおいて、ワード線ＷＬは、ビット線のＨレベル側の電圧Ｖiiよりもセルトランジスタの閾値電圧Ｖｔｈ１以上高い電圧に駆動される。従って、セルトランジスタのゲートには、十分に高い電圧が印加される。しかしながら、ビット線の電圧ＶiiとセルキャパシタＳＴの電圧ＶSTとの関係をみると、セルキャパシタＳＴの電圧ＶSTがビット線の電圧Ｖiiに近づくにしたがって、セルトランジスタのソースドレイン間電圧Ｖdsが小さくなり、ビット線からセルキャパシタＳＴ側への電流量が小さくなる。その結果、セルキャパシタＳＴの電圧ＶSTがビット線の電圧Ｖiiに達するまでの時間が長くなる。
【０００９】
ＤＲＡＭは、一般に読み出し速度を上げることが求められるが、メモリセルへの書き込みや再書き込みの動作を短くすることで、ランダムアクセスにおけるサイクル時間を短縮することも要求されている。従って、上記のメモリセルへの書き込み及び再書き込み動作を短縮することは重要である。
【００１０】
その場合、単にセルキャパシタの電圧をビット線のＨレベル側の駆動電圧より低く設定することで、上記のセルトランジスタのＶdsが低下する領域での緩慢な動作を解決することが考えられる。しかし、そのような電圧の設定を行うと、ビット線のプリチャージ電圧がビット線のＨレベル側の電圧の半分Ｖii／２に設定されている場合、メモリセル内の低下したＨレベルの電圧に応じてビット線の上昇電圧が小さくなり、センスアンプによるビット線対間の微小電圧差の検出が困難になる。
【００１１】
そこで、本発明は、メモリセルへの再書き込み及び書き込み時間を短くすると共に、読み出し感度を高くしたメモリデバイスを提供することにある。
【００１２】
更に、本発明は、低い電源電圧に対応することが可能であり、更に、メモリセルへの再書き込み及び書き込み時間を短くすることができるメモリデバイスを提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、情報記憶用のセルキャパシタとビット線及びワード線に接続されたセルトランジスタとを含むメモリセルを有するメモリデバイスにおいて、
前記ビット線を第１の電圧にプリチャージするプリチャージ回路と、
前記ビット線の電圧を検出し、当該ビット線をＨレベル用の第２の電圧またはＬレベル用の第３の電圧に駆動するセンスアンプと、
前記セルキャパシタのＨレベル用書き込み電圧を前記第２の電圧より低い第４の電圧にする様に、前記ワード線を駆動するワード線駆動回路とを有し、
前記第１の電圧が、前記第２の電圧と第３の電圧の中間値よりも低いことを特徴とする。
【００１４】
上記の発明によれば、ビット線のＨレベル用の電圧（第２の電圧）よりもセルキャパシタのＨレベル用の電圧（第４の電圧）を低く設定し、セルトランジスタのソース・ドレイン間電圧Ｖdsが０になることを防止し、書き込みや再書き込み時の時間を短くする。更に、ビット線のプリチャージ電圧（第１の電圧）を、ビット線の振幅の半分より低く設定する。それにより、メモリセル内の電圧を低下させたことに伴ってビット線の微小電圧値が低下することを防止することができる。
【００１５】
本発明の好ましい例では、ビット線のプリチャージ電圧（第１の電圧）を、グランド電圧またはその近傍の電圧に設定する。そして、メモリセル内の電荷の有無により、ビット線の電圧を微小電圧分上昇するか上昇しないかの電圧差を、ダミーセルにより発生させた他方のビット線の基準電圧を利用して、検出する。そして、ビット線のプリチャージ電圧をグランド電圧あるいはその近傍に設定することで、低電源電圧の場合でも、センスアンプを正常に駆動させることが可能になる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００１７】
図４は、本発明のメモリデバイスのアーキテクチャを示す図である。図４には、実施の形態例１と２の場合の、ビット線のプリチャージ電圧（第１の電圧）ＶPR、ビット線のＨレベル側の駆動電圧ＶBLD 、メモリセル内のセルキャパシタへの書き込み電圧ＶST及びダミーセルの有無が示される。
【００１８】
第１の実施の形態例では、ビット線のプリチャージ電圧ＶPRがグランドＧＮＤに、ビット線のＨレベル側の駆動電圧ＶBLD が内部電源Ｖiiに、メモリセルへの書き込み電圧ＶSTが内部電源より所定電圧ΔＶだけ低い電圧（Ｖii−ΔＶ）にそれぞれ設定される。そして、ビット線対の基準電圧を発生するために、ダミーセルが設けられる。
【００１９】
第２の実施の形態例では、ビット線のプリチャージ電圧ＶPRが、内部電源Ｖiiの半分より低い電圧、例えばＶii／３に設定され、それ以外の電圧ＶBLD 、ＶSTは上記第１の実施の形態例と同じに設定される。即ち、ビット線のプリチャージ電圧ＶPRは、ビット線のＨレベル側の駆動電圧ＶBLD ＝Ｖiiの半分よりも、低い電圧に設定される。
【００２０】
上記のアーキテクチャに設定することで、第１に、メモリセルへの書き込み速度を速くすることができる。即ち、メモリセル内にＨレベルの電圧を書き込む場合、ビット線の駆動電圧ＶBLD がセルキャパシタの書き込み電圧ＶSTよりも高く設定されるので、セルトランジスタのＶdsは常に所定の電圧以上に維持され、ビット線からセルキャパシタへの電流流入の速度が遅くなることはない。第２に、メモリセル内の電圧ＶSTは、ビット線の駆動電圧を内部電源Ｖiiより低くなるが、ビット線のプリチャージ電圧ＶPRを、従来のビット線の振幅の半分のＶii／２よりも低く設定したので、読み出し時のメモリセル内の電荷によるビット線の上昇電圧値を十分大きくすることができる。第３に、ビット線のプリチャージ電圧ＶPRを低く設定したので、内部電源Ｖiiが低い場合でも、センスアンプのＰ型のＭＯＳトランジスタを十分駆動することができる。
【００２１】
図５は、本発明の第１の実施の形態例のＤＲＡＭの回路図である。図５において、図１に示した回路と同じ部分には同じ引用番号を与えた。メモリセルＭＣ0 、ＭＣ1 は、それぞれトランジスタＱ1 、Ｑ2 とキャパシタＳＴとを有し、ビット線ＢＬ、／ＢＬとワード線ＷＬ0 、ＷＬ1 との交差位置に配置される。センスアンプＳＡは、従来例と同様に、Ｐ型トランジスタＰ１〜Ｐ３とＮ型トランジスタＮ１〜Ｎ３を有し、ビット線対ＢＬ、／ＢＬにより駆動される。トランジスタＰ１とＮ１のゲートにセンスアンプ活性化信号ＳＥ、／ＳＥが印加されることにより、センスアンプＳＡは、ビット線対間の電圧を検出し、ビット線対を内部電源Ｖiiとグランド電圧Ｖssに駆動する。従って、ビット線のＨレベル側の駆動電圧ＶBLD は、内部電源Ｖiiに設定される。
【００２２】
ビット線対には、更に、リセット信号ＢＬＲに応答してビット線対間を短絡するイコライズ回路２００と、リセット信号ＢＬＲに応答してビット線対ＢＬ、／ＢＬをプリチャージ電圧ＶPRにするプリチャージ回路１００とが設けられる。イコライズ回路２００は、Ｎ型のトランジスタＮ４で構成され、プリチャージ回路１００は、Ｎ型のトランジスタＮ５、Ｎ６で構成される。そして、プリチャージ電圧ＶPRは、グランド電圧ＧＮＤ（＝Ｖss）に設定される。
【００２３】
センスアンプＳＡが設けられるビット線対とメモリセルＭＣが設けられるビット線対との間に、Ｎ型トランジスタからなるビット線トランスファーゲートＮ１０，Ｎ１１が設けられ、ビット線トランスファー信号ＢＬＴにより導通し、メモリセルが接続されるビット線対をセンスアンプに接続する。
【００２４】
ビット線対ＢＬ，／ＢＬは、コラム選択信号ＣＬに応答して導通するコラムゲートＮ２０、Ｎ２１を介して、データバス線対ＤＢ、／ＤＢに接続される。データバス線対ＤＢ、／ＤＢには、書き込みデータＤinに応じてデータバス線対を駆動する書き込み回路３００が設けられる。書き込み回路３００は、書き込みデータＤinに応じて、一方のデータバス線を内部電源Ｖiiまで駆動し、他方のデータバス線をグランド電圧Ｖssまで駆動する。書き込み回路３００は、同時に、コラムゲートＮ２０、Ｎ２１を介してビット線対ＢＬ、／ＢＬも駆動し、メモリセルへの書き込みを行う。
【００２５】
更に、ダミーメモリセルＤＭＣ0 、ＤＭＣ1 がそれぞれのビット線に設けられる。ダミーワード線ＤＷＬ0 、ＤＷＬ1 の一方を駆動することにより、一方のビット線に読み出しの基準電圧を発生する。ビット線のプリチャージ電圧ＶPRをグランド電圧にする場合は、Ｈレベルを記憶するメモリセルによりビット線は微小電圧だけ上昇するが、Ｌレベルを記憶するメモリセルの場合は、ビット線の電圧は変化しないので、かかるダミーセルによりそれらの中間の基準電圧を生成することが必要になる。従って、ダミーメモリセルは、ビット線のプリチャージ電圧ＶPRがグランド電圧の場合に特有の構成である。
【００２６】
また、ワード線ＷＬ0 、ＷＬ1 は、それぞれワード線駆動回路ＷＬＤ0 、ＷＬＤ1 により駆動される。ワード線の駆動レベルは、内部電源Ｖiiより所定の電圧Ａだけ高い電圧に設定される。この時の電圧Ａは、セルトランジスタの閾値電圧Ｖｔｈより小さい電圧に設定される。その結果、メモリセル内のセルキャパシタＳＴのＨレベル側の書き込み電圧ＶSTは、ビット線ＢＬ，／ＢＬのＨレベル側の駆動電圧ＶBLD よりも低くなる。即ち、ワード線の駆動レベル（Ｖii＋Ａ）は、書き込み電圧ＶSTにセルトランジスタＱの閾値電圧Ｖth1 分高いＶST＋Ｖth1 に設定される。
【００２７】
図６は、第１の実施の形態例の読み出し動作を示す動作波形図である。この動作波形図に従って、第１の実施の形態例の読み出し動作を説明する。まず、ビット線対ＢＬ，／ＢＬは、グランド電圧にプリチャージされている。その時、第１の実施の形態例では、ワード線ＷＬは、負電圧に維持される。ビット線対ＢＬ，／ＢＬのプリチャージ電圧がグランド電圧であるので、非選択状態のメモリセルのセルトランジスタが導通またはリークしないように、セルトランジスタのゲートに接続されるワード線ＷＬの電圧が、負電圧に維持される。プリチャージ期間が終了すると、ビット線のプリチャージ信号ＢＬＲが立ち下がり、ワード線ＷＬ0 とダミーワード線ＤＷＬ1 が立ち上がる。ワード線ＷＬ0 は、ワード線駆動回路ＷＬＤ0 により内部電源Ｖiiよりも所定の電圧Ａだけ高い電圧（Ｖii＋Ａ）に駆動される。図６の例は、メモリセルＭＣ0 がＨレベルを保持し、そのセルキャパシタＳＴの電圧ＶSTがＨレベルの電圧の場合である。
【００２８】
ワード線ＷＬ0 の立ち上がりに応答して、セルトランジスタＱ0 が導通し、セルキャパシタＳＴ内の電荷により、ビット線ＢＬの電圧が、グランド電圧から微小電圧ΔＶBLだけ上昇する。また、ダミーワード線ＤＷＬ1 の立ち上がりに応答して、ダミーメモリセルＤＭＣ1 を介して、もう一方のビット線／ＢＬも上記微小電圧ΔＶBLの約半分の電圧だけ上昇する。
【００２９】
この時、ビット線のプリチャージ電圧ＶPRがグランド電圧であるので、メモリセルＭＣ0 からビット線ＢＬに流れ込む電荷量ΔＱは、
ΔＱ＝ＶST・ＣST
但し、ＣSTはキャパシタＳＴの容量である。また、ダミーメモリセルによる他方のビット線／ＢＬに流れ込む電荷量は、その半分に設定される。したがって、ビット線対間の微小電圧差を生成するための電荷量は、
ΔＱ／２＝ＶST・ＣST／２                    （１）
となる。
【００３０】
ここで、仮にビット線プリチャージ電圧ＶPRが、従来例の如くビット線のＨレベルの電圧の半分のＶii／２であるとすると、ビット線対間の電圧差を生成するための電荷量は、
ΔＱ＝（ＶST−Ｖii／２）・ＣST
となり、ＶST＝Ｖii−ΔＶであるので、
0004326049.tif 000002
となる。上記の式（１）の電荷量に比較して、ΔＶ・ＣST／２分だけ少なくなる。
【００３１】
上記の如く、メモリセル内のＨレベル側の電圧をビット線のＨレベル駆動電圧よりΔＶだけ低くした場合、従来の様にビット線のプリチャージ電圧をＶii／２にすると、メモリセル内の電荷により生成されるビット線対間の電圧差が少なくなる。それに対して、上記の第１の実施の形態例の如く、ビット線のプリチャージ電圧をグランド電圧とすると、上記式（１）の様に、従来例と同等の電圧差をビット線対間に生成することができる。
【００３２】
図６に戻り、ビット線対間に微小電圧ΔＶBL／２が生成された後、センスアンプ活性化信号ＳＥ，／ＳＥに応答してセンスアンプＳＡが活性化する。センスアンプＳＡでは、センスアンプ活性化信号ＳＥ，／ＳＥにより、トランジスタＮ１、Ｐ１が導通し、ノードｎ１がグランド電圧側に、ノードｎ２が内部電源Ｖii側にそれぞれ駆動される。そして、グランド電圧近傍で微小電圧ΔＶBL／２だけ異なるビット線対の電圧は、主に、ソース端子がノードｎ２に共通に接続されたＰ型トランジスタＰ２，Ｐ３により検出され、導通するトランジスタＰ２がビット線ＢＬを内部電源Ｖiiに引き上げる。そして、ビット線ＢＬが内部電源Ｖii側に引き上げられると、Ｎ型トランジスタＮ３が導通し、他方のビット線／ＢＬをグランド電圧側に引き下げる。その結果、ビット線ＢＬは内部電源Ｖiiの電圧に、他方のビット線／ＢＬはグランド電圧にそれぞれ駆動される。即ち、ビット線のＨレベル側の電圧ＶBLD は内部電源Ｖiiとなる。
【００３３】
ワード線ＷＬ0 の駆動電圧ＶWLは、セルトランジスタＱ0 の閾値電圧をＶth1 とすると、
ＶWL＝ＶST＋Ｖth1 
になるように設定される。そして、メモリセルＭＣ0 内のセルキャパシタＳＴの電圧は、ビット線ＢＬが内部電源Ｖiiに駆動されるのに応じて、Ｈレベル側の電圧ＶSTまで引き上げられる。この時、メモリセルのＨレベル側の電圧ＶSTがビット線ＢＬの駆動電圧Ｖiiよりも低く（ＶST＜Ｖii）設定されているので、導通状態にあるセルトランジスタＱ0 のドレイン・ソース間電圧ＶDSは、常に所定の電圧（Ｖii−ＶST＝ΔＶ）以上を有するので、セルキャパシタＳＴの電圧は、短時間でＨレベル側の電圧ＶSTに達することができる。
【００３４】
ビット線対がグランド電圧と内部電圧まで駆動されると、コラムゲートＮ２０，Ｎ２１が導通し、ビット線対の電圧が、データバス線対ＤＢ，／ＤＢを介して図示しない読み出し回路から読み出される。
【００３５】
データの読み出しが終了すると、ワード線ＷＬ0 が立ち下がり、負電圧となる。そして、センスアンプ活性化信号ＳＥ，／ＳＥも非活性化状態に戻り、リセット信号ＢＬＲが立ち上がる。リセット信号ＢＬＲに応答して、イコライズ回路２００のトランジスタＮ４が導通すると同時に、リセット回路１００のトランジスタＮ５，Ｎ６も導通し、ビット線対ＢＬ，／ＢＬはグランド電圧にプリチャージされる。
【００３６】
以上の動作説明で明らかな通り、メモリセルのＨレベル側の電圧ＶSTをビット線のＨレベル側の電圧ＶBLD ＝Ｖiiより低く設定したので、ビット線の駆動に伴うメモリセル内のセルキャパシタへの電荷の流入が早く、短時間で設定電圧ＶSTにすることができる。しかも、ビット線のプリチャージ電圧をグランド電圧に設定したので、メモリセルのＨレベル側の電圧をビット線の駆動電圧よりも低くしても、ビット線対に生成される微小電圧差は、従来例と同等に維持される。したがって、センスアンプによる読み出しの容易性を維持しつつ、メモリセルへの再書き込みの速度を上げることが可能になる。
【００３７】
図７は、第１の実施の形態例の書き込み動作を示す動作波形図である。図７の例は、図５の回路例において、メモリセルＭＣ0 にＬレベルのデータが記憶されている状態から、書き込み回路３００によりメモリセルＭＣ0 にＨレベルのデータが書き込まれる動作が示される。ビット線のＨレベル駆動電圧ＶBLD 、メモリセルのＨレベル電圧ＶST、ビット線のプリチャージ電圧ＶPRの設定は、上記した通りである。
【００３８】
最初にワード線ＷＬ 0とダミーワード線ＤＷＬ1 が立ち上がり、ビット線対間に微小電圧が生成される。ビット線ＢＬはグランド電圧のまま、他方のビット線／ＢＬはダミーメモリセルにより微小電圧だけ上昇する。そして、センスアンプＳＡが活性化され、ビット線ＢＬはグランド電圧のまま、他方のビット線／ＢＬは内部電源Ｖii（＝ＶBLD ）まで駆動される。
【００３９】
その後、コラムゲートＮ２０，Ｎ２１が導通し、書き込み回路３００がデータバス線対ＤＢとビット線ＢＬを内部電源Ｖiiに駆動し、もう一方のデータバス線／ＤＢとビット線／ＢＬをグランド電圧に駆動する。そして、Ｈレベルに駆動されたビット線ＢＬから、メモリセルＭＣ 0内のセルキャパシタＳＴが充電され、セルキャパシタの電圧がＨレベルの電圧ＶSTになる。この書き込み動作においても、ビット線のＨレベルの電圧ＶBLD ＝Ｖiiが、メモリセル内の電圧ＶSTよりも高いので、セルトランジスタＱ0 のドレイン・ソース電圧ＶDSが常に所定の電圧以上となり、短時間で書き込み動作が終了する。
【００４０】
その後は、ワード線ＷＬ0 が立ち下がり、センスアンプ活性化信号ＳＥ，／ＳＥが非活性化され、リセット信号ＢＬＲに応答して、ビット線対がグランド電圧にプリチャージされる。
【００４１】
図８は、従来例と第１の実施の形態例のシミュレーション波形を示す図である。図８（Ａ）は、図１，２等に示した従来例の場合の、ワード線を立ち上げてセンスアンプを活性化した時の、ビット線対ＢＬ．／ＢＬとメモリセル内のセルキャパシタＳＴの電圧の変化を示す。ビット線ＢＬのＨレベルの駆動電圧とメモリセル内の電圧とが等しくなるように設定されているので、メモリセル内の電圧（図中ＳＴ）の上昇は、緩慢である。
【００４２】
それに対して、図８（Ｂ）は、第１の実施の形態例の場合の波形図である。ビット線ＢＬの駆動電圧がセルキャパシタＳＴの電圧よりも高く設定されているので、メモリセル内の電圧の上昇は、従来例に比較して急峻となる。
【００４３】
図９は、第２の実施の形態例の書き込みの動作波形図である。第２の実施の形態例では、第１の実施の形態例と同様に、メモリセル内のＨレベル側の電圧ＶSTは、ビット線のＨレベル側の駆動電圧ＶBLD より低く設定される。そして、ビット線のプリチャージ電圧ＶPRが、第１の実施の形態例と異なり、内部電源Ｖiiの半分とグランド電圧との間の電圧、例えば内部電源Ｖiiの約１／３、に設定される。したがって、ワード線の立ち上がりに応答して、Ｈレベルを記憶しているメモリセルによりビット線の電圧が上昇し、また、Ｌレベルを記憶しているメモリセルによりビット線の電圧が下降するので、ビット線のプリチャージ電圧が基準電圧として利用され、ダミーメモリセルは不要である。したがって、第２の実施の形態例は、図５の回路からダミーセルＤＭＣとダミーワード線ＤＷＬが省略された回路図になる。
【００４４】
ビット線のプリチャージ電圧ＶPRがＶii／３の場合は、Ｖii／２の場合よりも、センスアンプは低い内部電源に対してより適正に動作する。また、ビット線間の微小電圧ΔＶBLを生成する電荷量も、プリチャージ電圧がＶii／２の場合よりも多くなる。
【００４５】
図９に示される通り、ビット線対ＢＬ，／ＢＬは、Ｖii／３の電圧にプリチャージされる。そして、ワード線ＷＬ 0の立ち上がりに応答して、Ｌレベルを記憶するメモリセルＭＣ0 内のキャパシタがビット線ＢＬから電荷を吸収し、ビット線ＢＬの電圧を低下させる。そして、他方のビット線／ＢＬはプリチャージ電圧Vii ／３を維持する。センスアンプが活性化されると、ビット線ＢＬがグランド電圧側に、他方のビット線／ＢＬが内部電源Ｖii側にそれぞれ駆動される。その後、書き込み回路がビット線ＢＬを内部電源Ｖiiに駆動し、メモリセル内のキャパシタＳＴの電圧が、Ｈレベルの電圧ＶSTに駆動される。そして、リセット信号ＢＬＲに応答して、ビット線対ＢＬ，／ＢＬがＶii／３にプリチャージされる。
【００４６】
第２の実施の形態例の場合も、ビット線からメモリセルへの書き込みが短時間で行われる。また、ビット線のプリチャージ電圧がグランド電圧側に近いので、低内部電源で駆動されるセンスアンプを正常に動作させることができ、また、ビット線対間に十分な微小電圧を生成することができる。
【００４７】
【発明の効果】
以上説明した通り、本発明によれば、メモリセル内のＨレベル側の電圧を、ビット線の駆動電圧よりも低く設定したので、メモリセルへの書き込み及び再書き込み時において、セルトランジスタのドレイン・ソース間電圧ＶDSを常に所定電圧以上にすることができ、ビット線の駆動電圧によるメモリセルへの書き込みの速度を速めることができる。更に、ビット線のプリチャージ電圧をビット線の振幅の半分よりも低くしたので、メモリセルにより生成されるビット線対間の微小電圧を十分大きくすることができる。更に、ビット線のプリチャージ電圧が低く設定されるので、低電源でもセンスアンプを適正に動作させることができる。
【図面の簡単な説明】
【図１】従来のＤＲＡＭの回路図である。
【図２】図１の従来のＤＲＡＭの読み出し動作を示す動作波形図である。
【図３】図１の従来のＤＲＡＭの書き込み動作を示す動作波形図である。
【図４】本発明のメモリデバイスのアーキテクチャを示す図である。
【図５】第１の実施の形態例のＤＲＡＭの回路図である。
【図６】第１の実施の形態例の読み出し動作を示す動作波形図である。
【図７】第１の実施の形態例の書き込み動作を示す動作波形図である。
【図８】従来例と第１の実施の形態例のシミュレーション波形を示す図である。
【図９】第２の実施の形態例の書き込みの動作波形図である。
【符号の説明】
ＷＬ        ワード線
ＢＬ        ビット線
ＭＣ        メモリセル
ＳＴ        セルキャパシタ
Ｑ          セルトランジスタ
ＶST        メモリセル内のＨレベル側電圧
ＶPR        ビット線のプリチャージ電圧
ＶBLD       ビット線のＨレベル側電圧
Ｖii        内部電源
ＳＡ        センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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