(57)【特許請求の範囲】
【請求項１】
中央マスタクロック信号（２００）を発生するための中央マスタクロック発生器（４０）と、
デバイス（７０）の入力及び／または出力と接続可能な複数のチャネル（２０ａａ．．２０ｚｚ）と、
前記複数のチャネル（２０ａａ．．２０ｚｚ）のそれぞれのチャネル（２０ａａ）に割り当てられて、前記中央マスタクロック信号（２００）を受信し、前記中央マスタクロック信号（２００）からチャネルクロック信号（２１０ａａ）を発生するためのチャネルマスタクロック手段（１５０ａａ）と、
前記それぞれのチャネル（２０ａａ）の事前設定に従って、前記それぞれのチャネル（２０ａａ）のチャネルクロック信号（２１０ａａ）を変更するためのチャネル連続クロック選択設定信号（２７０ａａ）と、
前記チャンネルマスタクロック手段（１５０ａａ）に結合されて、前記チャネル連続クロック選択設定信号（２７０ａａ）を受信し、前記チャネル連続クロック選択設定信号（２７０ａａ）によって所望のチャネル（２０ａａ）のチャネルクロック信号（２１０ａａ）の発生を制御するための制御手段（１２０ａａ）
を備えるマルチチャネルアーキテクチャ（１０）。
【請求項２】
前記複数のチャネル（２０ａａ．．２０ｚｚ）が、一つ以上のデバイス（７０ａ．．７０ｚ）の入力及び／または出力に接続可能であり、これによって、前記一つ以上のデバイス（７０ａ．．７０ｚ）に接続された前記複数のチャネル（２０ａａ．．２０ｚｚ）のうちの一つまたは複数のチャネルが、それぞれ１つのサイトを形成することからなる、マルチチャネルアーキテクチャ（１０）であって、
それぞれの前記サイトについて、事前になされた設定に従って、前記それぞれのチャネル（２０ａａ）の前記チャネルクロック信号（２１０ａａ）を変更するためのサイトクロックイネーブル信号（２２０ｉ）
をさらに有し、
前記制御手段（１２０ａａ）が、前記サイトクロックイネーブル信号（２２０ｉ）を受信して、前記サイトクロックイネーブル信号（２２０ｉ）及び前記チャネル連続クロック選択設定信号（２７０ａａ）によって前記チャネルクロック信号（２１０ａａ）の発生を制御することからなる、請求項１に記載のマルチチャネルアーキテクチャ（１０）。
【請求項３】
前記サイトクロックイネーブル信号（２２０ｉ）の優先順位が、前記チャネル連続クロック選択設定信号（２７０ａａ）より低い、請求項２に記載のマルチチャネルアーキテクチャ（１０）。
【請求項４】
各サイトのそれぞれに対する前記サイトクロックイネーブル信号（２２０ｉ）を発生するための少なくとも１つのクロック変更手段（６０）をさらに備え、前記それぞれのサイトクロックイネーブル信号（２２０ｉ）は、前記サイトの前記それぞれのチャネル（２０ａａ．．２０ｚｚ）に加えられて、前記サイトにおける前記それぞれのチャネルクロック信号（２１０ｉｉ）の変更を開始することからなる、マルチチャネルアーキテクチャ（１０）であって、
前記複数のチャネル（２０ａａ．．２０ｚｚ）が、さらに、
前記チャネル（２０ａａ）に対して、前記それぞれのサイトクロックイネーブル信号（２２０ａａ’）を選択し、前記サイトにおける前記それぞれのチャネルクロック信号（２１０ａａ）を変更するためのサイト選択手段（１００ａａ）と、
前記チャネル連続クロック選択設定信号（２７０ａａ）によって前記それぞれのチャネル（２０ａａ）を選択し、前記それぞれのチャネルクロック信号（２１０ａａ）を変更するためのチャネル選択手段（１２０ａａ）
とを備えることからなる、請求項２に記載のマルチチャネルアーキテクチャ（１０）。
【請求項５】
テスタ装置において、望ましくは、ＩＣテスタ装置において使用される、請求項１または２に記載のマルチチャネルアーキテクチャ（１０）。
【請求項６】
マルチチャネルアーキテクチャ（１０）においてクロック信号を発生するための方法であって、
中央マスタクロック信号（２００）を発生するステップと、
前記マルチチャネルアーキテクチャ（１０）内の複数のチャネル（２０ａａ．．２０ｚｚ）のうちの１つのチャネル（２０ａａ）によって、前記中央マスタクロック信号（２００）を受信するステップと、
前記中央マスタクロック信号（２００）から、前記それぞれのチャネル（２０ａａ）のためのチャネルクロック信号（２１０ａａ）を発生するステップと、
前記それぞれのチャネル（２０ａａ）についてのチャネル連続クロック選択設定信号（２７０ａａ）の事前設定に従って、前記それぞれのチャネル（２０ａａ）のチャネルクロック信号（２１０ａａ）を変更するステップと、
前記チャネル連続クロック選択設定信号（２７０ａａ）によって所望のチャネル（２０ａａ）のチャネルクロック信号（２１０ａａ）の発生を制御するステップ
を含む方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、テスタ回路のようなマルチチャネルアーキテクチャにおけるクロック信号の発生に関するものである。
【０００２】
【従来の技術】
マルチチャネルアーキテクチャは、一般に、メインコンピュータシステムと、複数の個別チャネルを備えている。マルチチャネルアーキテクチャは、複数の個別チャネルのそれぞれが、他のチャネルから独立して機能することができるという点において、他のコンピュータアーキテクチャと区別される。
【０００３】
マルチチャネルアーキテクチャの重要な用途は、例えば、ヒューレット・パッカードのＨＰ ８３０００デジタルＩＣテストシステムのような、集積回路（ＩＣ）や他の電子デバイスをテストするためのテスト用途にある。典型的なテストユニットは、テスタ回路と、ＩＣまたは他の任意の電子デバイスとすることが可能な試験中のデバイス（ＤＵＴ）から構成される。テスタ回路は、刺激データ（ベクターデータとも呼ばれる）のストリームを発生して、ＤＵＴに加えるための信号発生ユニットと、ＤＵＴからの刺激データのストリームに対する応答を受信するための信号受信ユニットと、その応答と期待するデータストリームの比較を行うための信号解析ユニットを一般に備えている。テスタ回路によって、ＤＵＴの特性及び品質についての推定を行うことができる。
【０００４】
いくつかのマルチチャネルアーキテクチャシステムでは、データ及び信号は、いわゆる周期駆動アプローチ（period driven approach）により、任意のやり方で加えられ、受信され、供給され、駆動され、あるいは、処理される。この意味するところは、ある周期的なクロック信号の連続する立ち上がりエッジ間の時間周期として定義される、特定のクロックサイクル中に、データの駆動またはサンプリングが行われるということである。例えば、所定の動作を始動すべき瞬間といった、こうしたクロックサイクル内の時間における正確な位置は、それぞれのクロックサイクルの開始を基準にして、ベクターによって駆動またはサンプリングの動作に関連づけられた、いわゆるエッジ遅延によって決定される。すなわち、周期駆動アプローチは、ＤＵＴに刺激データを加えて、その応答を捕捉するためのテスタシステムに適用することが可能である。この意味するところは、ＤＵＴの１クロックサイクル中に、データの駆動またはサンプリングが行われるということである。
【０００５】
ピン当たり１テスタアーキテクチャ（a tester per pin architectur)のようなテスタのマルチチャネルアーキテクチャの場合、ＤＵＴの複数の信号ピンの各ピンは、それぞれ、テスタ回路の１つのチャネルに接続されるのが普通である。各チャネルは、それぞれのクロックサイクル内で定義された位置に、時間マークを付けるエッジ遅延発生器を有しており、刺激データと期待されるデータストリームの両方またはどちらか一方を発生するために必要な、全てのコンポーネントから成る完全なテストプロセッサを備えている。
【０００６】
図１には、周期駆動アプローチを用いるマルチチャネルアーキテクチャの一例として、当該技術において既知の、ピン当たり１テスタアーキテクチャの例が示されている。マルチチャネルアーキテクチャ（従来技術、及び本発明の実施例に関する説明においては、マルチチャネルアーキテクチャ構成のテスタのことであり、単にテスタと記載）１０は、中央マスタクロックゲート５０に中央マスタクロック信号２００を供給する中央マスタクロック発生器４０を備えている。中央マスタクロックゲート５０は、クロック変更信号（従来技術、及び本発明の実施例に関する説明においては、中央クロックイネーブル信号）２２０を通じてタイミング変更回路６０によって制御される。中央マスタクロックゲート５０の出力、すなわち、ゲートされたマスタクロック２１０が、中央クロックイネーブル信号２２０と共に複数のチャネル（従来技術、及び本発明の実施例に関する説明においては、マルチチャネルアーキテクチャ構成のテスタにおけるチャネルを意味しており、テスタチャネルと記載）２０ａａ．．２０ｚｚに供給される。テスタチャネル２０ａａ．．２０ｚｚは、それぞれのピンライン３００ａａ．．３００ｚｚを介してＤＵＴ ７０の個々のピンにそれぞれ接続される。テスタチャネル２０ａａ．．２０ｚｚは、それぞれのタイミング発生器３０ａａ．．３０ｚｚを備えており、それらは、通常、ゲートされたマスタクロック２１０を使用して、エッジを発生する任意の数のエッジ遅延発生器から構成される。
【０００７】
ＤＵＴ ７０のテストに用いられる各クロックサイクル及び各エッジ位置は、通常は、その周波数が、ＤＵＴ ７０のクロック周波数の偶数倍の周波数である、中央マスタクロック信号２００から作り出される。
【０００８】
エッジ遅延を発生するためのタイミング発生器３０ａａ．．３０ｚｚのそれぞれは、基準として、ゲートされたマスタクロック２１０の第１の立ち上がりエッジを使用する。第１のエッジは、中央マスタクロックゲート５０を用いて中央マスタクロック信号２００をゲートし、ゲートされたマスタクロック２１０の第１の立ち上がりエッジを受信することによって、中央マスタクロック信号２００のプログラム可能なクロックサイクル数、及び、その第１のマスタクロックサイクル後のやはりプログラム可能なアナログ遅延の後に、通常は、発生する。中央マスタクロック信号２００のプログラム可能なサイクル数の後に、エッジをさらに繰り返して発生することができる。
【０００９】
発生するエッジの遅延が設定されると、その関係は、中央マスタクロック信号２００がアクティブである間は固定されたままである。しかし、ＤＵＴ ７０のタイプによっては、テストの実行中に、タイミング発生器３０ａａ．．３０ｚｚを再プログラムして、クロックサイクルにおける駆動及びサンプリング動作の位置に変更を加えることが必要になるものもある。
【００１０】
エッジ位置の再プログラミングを実施するため、タイミング発生器３０ａａ．．３０ｚｚは、例えば、ワイヤード-アンド接続を使用して、全てのテスタチャネル２０ａａ．．２０ｚｚから累算される、中央変更可能信号２３０を出力する。中央変更可能信号２３０は、タイミング変更回路６０に送られて、ゲートされたマスタクロック２１０の停止を要求し、こうして、タイミング発生器３０ａａ．．３０ｚｚの再プログラミングが可能になる。タイミング変更回路６０は、中央クロックイネーブル信号２２０を非活性化し、これによって、中央マスタクロックゲート５０を通じてゲートされたマスタクロック２１０を停止させ、さらに、タイミング発生器３０ａａ．．３０ｚｚに対して、その新たなプログラミング値を受け入れ、中央変更可能信号２３０を非活性化するように命じる。次に、タイミング変更回路６０は、中央クロックイネーブル信号２２０を介して、ゲートされたマスタクロック２１０を再スタートさせる。こうして、ゲートされたマスタクロック２１０の新たな第１の立ち上がりエッジが、タイミング発生器３０ａａ．．３０ｚｚ用の新たな基準として発生する。
【００１１】
図１のアーキテクチャは、比類のない速度及び正確さといったいくつかの利点がある。しかし、タイミング発生器３０ａａ．．３０ｚｚの再プログラミングの間、ゲートされたマスタクロック２１０をオフにしなければならないという欠点がある。このため、ＤＵＴ ７０の全てのピンライン３００ａａ．．３００ｚｚ上の刺激データストリームが中断されることになる。例えば、位相同期ループ（ＰＬＬ）回路を用いて、外部基準クロックから内部クロックを発生するＤＵＴ ７０は、こうした中断後、ＰＬＬがロックするまでの間待たなければならない。このため、テスタ１０の効率及びスループットが厳しい制限を受け、従って、テスト費用が増大することになる。
【００１２】
２つ以上のＤＵＴ ７０を同時にテストする場合（いわゆるマルチサイトテスト）、図１のアーキテクチャには、もう１つの問題が生じる。コストを節約し、テスタ１０を最適に利用するためには、できるだけ多くのデバイスを並列にテストすべきである。並列テストを可能にするアーキテクチャにおいては、キャビネット、コンピュータ、マニピュレータ、及び、コントローラのようなテスタ１０の主要な資源は１度だけしか要求されない。
【００１３】
テストを受けるデバイスは、速度または機能上の欠点における製造上のばらつきのため、異なって動作する可能性があるので、マルチサイトテストでは、伝統的なピン当たり１テスタアーキテクチャを要求することになる。従って、異なるＤＵＴに関するテスト実行の流れにおいて異なる経路を辿ることが必要になる。複数の異なるＤＵＴに関するテストの実行は、１度に異なる経路について実行する必要性のために、マルチサイトテストのスループットの利点が失われないように、並列に実行することが望ましい。この能力は、他のＤＵＴが同時に異なる動作を実施している間に、あるＤＵＴに関してエッジ遅延の再プログラミングを行うことを含んでいる。しかし、再プログラミングのために、ゲートされたマスタクロック２１０が、タイミング変更回路６０によってオフになるやいなや、他のＤＵＴが、妨害を受けずに動作を継続するというのは不可能となる。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、マルチチャネルアーキテクチャ用に改良されたクロック装置を提供することにある。この目的は、特許請求の範囲に記載した特徴によって解決される。
【００１５】
【課題を解決するための手段】
本発明の第１の態様によれば、マルチチャネルアーキテクチャは、中央マスタクロック信号を発生するための中央マスタクロック発生器と、デバイスの入力または出力に接続可能な複数のチャネルを備えている。マルチチャネルアーキテクチャは、さらに、複数のチャネルのそれぞれのチャネルに割り当てられて、中央マスタクロック信号を受信し、中央マスタクロック信号からチャネルクロック信号を発生するチャネルマスタクロック手段を備えている。
【００１６】
本発明によるマルチチャネルアーキテクチャによれば、例えば、あるチャネルにおいては連続クロック信号を加えるが、一方では、例えば、ＤＵＴをテストするための基準として新たなタイミングエッジを受信するために、他のチャネルのクロック信号を変更することが可能になるといったように、他のチャネルとは無関係に、一つのチャネル毎に、クロック信号を供給することが可能になる。
【００１７】
それぞれのチャネルにおけるチャネルクロック信号の発生は、他のテスタチャネルとは関係なく、チャネルクロック信号を個別に発生するためのチャネル選択手段をそれぞれ設けることによって行うことが望ましい。チャネル選択手段は、テスタ内において中央制御を施されるのが望ましい。
【００１８】
本発明の第２の態様によれば、本発明によって、例えば、１つ以上の異なるＤＵＴの同時並列テストを実施するための、マルチサイトアーキテクチャを実装することがさらに可能になる。これは、それぞれのサイトについて事前に定義された設定に従って、それぞれのチャネルのチャネルクロックを修正するためのサイト信号、及び、それぞれのチャネルについて事前に定義された設定に従って、それぞれのチャネルのチャネルクロックを修正するためのチャネル信号を供給することによって実施される。さらに、チャネルマスタクロック手段に結合されて、サイト選択信号及びチャネル選択信号を受信し、そのサイト選択信号及びチャネル選択信号によってチャネルクロックの発生を制御するための制御手段も用いられる。
【００１９】
マルチチャネルアーキテクチャにおいては、チャネルマスタクロック手段は、それぞれのチャネル用に、中央マスタクロック信号から基準信号を発生するための手段から構成されるのが望ましい。
【００２０】
マルチチャネルアーキテクチャは、テスタ装置において使用することが可能であるが、ＩＣテスタに使用するのが望ましい。
【００２１】
添付した図と関連して考察するならば、本発明の他の目的及び付随する多くの利点が、以下の詳細な説明を参照することによって、容易に認識され、より良く理解されるであろう。
【００２２】
【発明の実施の形態】
以下では、テスタアーキテクチャの例について、本発明の詳細な説明を行う。しかし、本発明がテスタアーキテクチャに制限されるものではなく、任意のマルチチャネルアーキテクチャに適用することができるのは明白である。
【００２３】
図２及び３には、複数のテスタチャネル２０ａａ．．２０ｚｚのそれぞれに対して連続クロックをサポートする、本発明によるテスタアーキテクチャの第１の実施例が示されている。テスタ１０は、中央マスタクロック信号２００を発生するための中央マスタクロック発生器４０を備えている。本発明によれば、中央マスタクロック信号２００は、ゲートされずに、複数のテスタチャネル２０ａａ．．２０ｚｚの少なくとも１つに、望ましくは、複数のテスタチャネル２０ａａ．．２０ｚｚのそれぞれに分配される。簡略化のため、今後の説明では、テスタチャネル２０ａａ．．２０ｚｚの任意の１つについて、中央マスタクロック信号２００の分散ゲーティングが示される。しかし、中央マスタクロック信号２００の分散ゲーティングが、テスタチャネル２０ａａ．．２０ｚｚのうちのほんの少数のチャネルでしか実行される可能性がないのも明らかである。
【００２４】
図３には、複数のテスタチャネル２０ａａ．．２０ｚｚの例として、テスタチャネル２０ａａ内における連続クロックのサポートを担う内部構造が示されている。いうまでもなく、それぞれの参照符号の後に「ａａ」付けて表わされた各要素は、それぞれのテスタチャネル２０ａａにおける個別の要素であり、テスタチャネル２０ｂｂ．．２０ｚｚの他のそれぞれのチャネルに相応じて（それぞれの参照符号の後に「ｂｂ」．．「ｚｚ」を付けて）示される。
【００２５】
テスタチャネル２０ａａは、それぞれのチャネルセクタ８０ａａ、それぞれのタイミング発生器３０ａａ、及び、それぞれのチャネルエンコーダ９０ａａを備えている。チャネルセレクタ８０ａａは、中央マスタクロック信号２００及び中央クロックイネーブル信号２２０を受信する。中央クロックイネーブル信号２２０は、例えば、チャネル信号（本発明の実施例においては、チャネル連続クロック選択設定信号）２７０ａａがアクティブである間は、認定されたチャネルクロックイネーブル信号２２０ａａを真に保つチャネル制御手段（本発明の実施例においては、（ＯＲ）ゲート）１２０ａａによって認定される。こうして、認定されたチャネルの認定されたクロックイネーブル信号２２０ａａは、中央マスタクロックゲート５０が図１のアーキテクチャにおいて制御されるのと、実質的に同様の方法で制御することが可能な、チャネルマスタクロック手段（ここでは、チャネルマスタクロックゲート）１５０ａａを制御する。チャネルマスタクロックゲート１５０ａａ及び中央マスタクロックゲート５０は、機能的に同一にすることが可能である。チャネルマスタクロックゲート１５０ａａは、チャネルクロック信号（本発明の実施例においては、ゲートされたチャネルマスタクロック信号）２１０ａａをタイミング発生器３０ａａに対して出力する。
【００２６】
チャネルマスタクロックゲート１５０ａａは、タイミング発生器３０ａａを駆動するが、それは、機能的に図１のタイミング発生器３０ａａ．．３０ｚｚと同じにすることが可能であって、やはり、図１のアーキテクチャの場合と実質的に同じ方法で、認定されたチャネルクロックイネーブル信号２２０ａａによって制御される。タイミング発生器３０ａａは、チャネル変更可能信号２３０ａａをチャネルエンコーダ９０ａａに対して出力する。
【００２７】
チャネルエンコーダ９０ａａにおいて、チャネル変更可能信号２３０ａａは、例えば、チャネル連続クロック選択設定信号２７０ａａがアクティブの間は、認定されたチャネル変更可能信号２３０ａａ’を真に保つ、もう１つの（ＯＲ）ゲート１３０ａａによって認定される。認定されたチャネル変更可能信号２３０ａａ’は、次に、例えば、ワイヤード-アンド接続を使用して、全てのテスタチャネル２０ａａ．．２０ｚｚから累算される中央変更可能信号２３０に加算される。
【００２８】
テスタ１０が始動するとき、または、エッジ位置の再プログラミングが要求される場合においては、ゲートされたチャネルマスタクロック信号２１０ｉｉの新たな第１の立ち上がりエッジを発生すべき、複数のテスタチャネル２０ａａ．．２０ｚｚの各個別のテスタチャネル２０ｉｉ（ｉｉは参照符ａａ．．ｚｚの任意の１つとすることが可能である）は、累算される中央変更可能信号２３０に対して、それぞれの認定されたチャネル変更可能信号２３０ｉｉ’を送り出す。累算された中央変更可能信号２３０は、タイミング変更回路６０に送られ、そこから、中央クロックイネーブル信号２２０が再び、複数のテスタチャネル２０ａａ．．２０ｚｚに送られる。それぞれのチャネル連続クロック選択設定信号２７０ｉｉが非活性化される、複数のテスタチャネル２０ａａ．．２０ｚｚの個々のテスタチャネル２０ｉｉにおいては、中央マスタクロック信号２００が、それぞれのチャネルマスタクロックゲート１５０ｉｉによってゲートされて、それぞれのゲートされたチャネルマスタクロック信号２１０ｉｉになる。ゲートされたチャネルマスタクロック信号２１０ｉｉは、次に、それぞれのタイミング発生器３０ｉｉに加えられ、最終的には、タイミング発生器３０ｉｉによって、チャネル変更可能信号２３０ｉｉが除去される。次に、タイミング変更回路６０は、それぞれのチャネル連続クロック選択設定信号２７０ｉｉと連係した中央クロックイネーブル信号２２０によって、ゲートされたチャネルマスタクロック信号２１０ｉｉを再始動する。こうして、ゲートされたチャネルマスタクロック信号２１０ｉｉの新たな第１の立ち上がりエッジが、タイミング発生器３０ｉｉの新たな基準として発生する。
【００２９】
各個別のテスタチャネル２０ｉｉにおいて、中央マスタクロック信号２００のゲーティング、従って、ゲートされたチャネルマスタクロック信号２１０ｉｉの新たな第１の立ち上がりエッジの発生を、それぞれのチャネル連続クロック選択設定信号２７０ｉｉによってこのように制御することによって、それぞれのテスタチャネル２０ｉｉ内におけるクロック信号を、それぞれのチャネルマスタクロックゲート１５０ｉｉによって、連続して加えるか、あるいは、ゲートするかの制御をすることが可能になる。複数のテスタチャネル２０ａａ．．２０ｚｚの各々に対するチャネル連続クロック選択設定信号２７０ｉｉのそれぞれの設定は、当該技術において既知の適合する回路（図示されていない）によって制御することが可能である。
【００３０】
テスタ１０の始動時には、複数のテスタチャネル２０ａａ．．２０ｚｚのそれぞれにおいて、ゲートされたチャネルマスタクロック信号２１０ｉｉの第１の立ち上がりエッジを同時に得るため、それぞれのチャネル連続クロック選択設定信号２７０ｉｉを活性化するのが望ましい。
【００３１】
図２および３の実施例によれば、それぞれのチャネル連続クロック選択設定信号２７０ｉｉを、それぞれ設定することによって、複数のテスタチャネル２０ａａ．．２０ｚｚのそれぞれにおける中央マスタクロック信号２００（従って、ゲートされたチャネルマスタクロック信号２１０ｉｉ）を連続して持続するか、あるいは、エッジ位置を独立して再プログラムすることが可能になる。例えば、いくつかのチャネルにＰＬＬが用いられる場合、それらのチャネル内のクロック信号は、連続して持続することが可能であり、従って、他のピンに対するタイミング変更シーケンスの間、ＰＬＬはロック状態に保持される。
【００３２】
図４及び５には、テスタ１０のマルチサイトへの適用をさらに可能にする、本発明によるテスタアーキテクチャの第２の実施例を示している。テスタチャネル２０ａａ．．２０ｚｚは、ピンライン３００ａａ．．３００ｚｚのそれぞれを介して１つ以上の個々のＤＵＴ ７０ａ．．７０ｚに接続される。図４に示すように、１つ以上の個々のＤＵＴ ７０ａａ．．７０ｚを独立して並列にテストを実施することが可能であり、例えば、ＤＵＴ ７０ａは、ピンライン３００ａａ及び３００ｂｂで受信して、ピンライン３００ｂｂ及び３００ｄｄで出力し、ＤＵＴ ７０ｚは、ピンライン３００ｃｃで受信して、ピンライン３００ｚｚで出力する。
【００３３】
テスタ１０の個々のサイトｉは、ピンライン３００ａａ．．３００ｚｚのそれぞれのピンラインの一つを介して、１つ以上ある個々のＤＵＴ ７０ａ．．７０ｚの１つに接続されたテスタチャネル２０ａａ．．２０ｚｚのそれぞれのテスタチャネルによって定義され、決定される。マルチサイト用途では、従って、テスタ１０が１つ以上の個別サイトをサポートできるということになる。しかし、いうまでもなく、ＤＵＴの数だけではなく、一つのＤＵＴに接続されるピンラインの数も、ピンライン３００ａａ．．３００ｚｚの総数による制限だけは受けることになる。さらに、ＤＵＴ ７０ａ．．７０ｚは、それぞれのピンライン３００ａａ．．３００ｚｚに対し任意の順序に配列することが可能である。
【００３４】
図４のマルチサイトアーキテクチャには、複数のタイミング変更回路６０ａ．．６０ｚが示されており、１つのタイミング変更回路６０ｉ（ｉは参照符ａ．．ｚの任意の１つとすることが可能である）が１つ以上ある個々のＤＵＴ ７０ａ．．７０ｚのうちの１つのＤＵＴ ７０ｉに割り当てられている。複数のタイミング変更回路６０ａ．．６０ｚは、タイミング変更回路６０と実質的に同じとすることが可能である。各タイミング変更回路６０ｉは、それぞれのサイト信号（本発明の実施例においては、サイトクロックイネーブル信号）２２０ｉをサイトアキュムレータ６２に加え、そこで、受信した複数のサイトクロックイネーブル信号２２０ａ．．２２０ｚを累算して、以下では、クロックイネーブルバス２２０として参照する、累算された中央クロックイネーブル信号２２０を生じる。クロックイネーブルバス２２０は、テスタチャネル２０ａａ．．２０ｚｚの各チャネル内におけるそれぞれのチャネルセレクタ８０ａａ．．８０ｚｚに接続される。
【００３５】
図５には、複数のテスタチャネル２０ａａ．．２０ｚｚの一例として、テスタチャネル２０ａａ内のマルチサイトへの適用における連続クロックのサポートを担う内部構造が示されている。チャネルセレクタ８０ａａは、マルチプレクサ１００ａａとすることが可能なサイト選択手段１００ａａを用いて、サイト選択設定信号２６０ａａに従って、クロックイネーブルバス２２０から受信した複数のサイトクロックイネーブル信号２２０ａ．．２２０ｚから対応するサイトクロックイネーブル信号２２０ｉを抽出する。次に、こうして受信したチャネルクロックイネーブル信号２２０ａａ’が、例えば、チャネル連続クロック選択設定信号２７０ａａが活性化している間、認定されたチャネルクロックイネーブル信号２２０ａａを真に保つ（ＯＲ）ゲート１２０ａａによって認定される。認定されたチャネルクロックイネーブル信号２２０ａａによって、ゲートされたチャネルマスタクロック信号２１０ａａを出力する、チャネルマスタクロックゲート１５０ａａが制御される。
【００３６】
チャネルエンコーダ９０ａａにおいては、チャネル変更可能信号２３０ａａは、例えば、チャネル連続クロック選択設定信号２７０ａａが活性化している間、認定されたチャネル変更可能信号２３０ａａ’を真に保つ（ＯＲ）ゲート１３０ａａによって認定される。この信号は、次に、デマルチプレクサ１１０ａａとすることが可能なサイトエンコーダ１１０ａａを用いて、サイト選択設定信号２６０ａａに従って、中央変更可能信号（ここでは、変更可能バス）２３０上の適正な位置に出力される。
【００３７】
変更可能バス２３０は、例えば、ワイヤード-アンド接続を利用して、サイトクロックイネーブル信号２２０ａ．．２２０ｚの１つに対応する、テスタチャネル２０ａａ．．２０ｚｚのチャネルエンコーダ９０ａａ．．９０ｚｚのそれぞれの認定されたチャネル変更可能信号２３０ａａ’．．２３０ｚｚ’を累算する。サイトディストリビュータ６１は、複数のタイミング変更回路６０ａ．．６０ｚの各タイミング変更回路６０ｉ用に、複数のサイト変更可能信号２３０ａ．．２３０ｚから、それに対応するサイト変更可能信号２３０ｉを選択する。
【００３８】
それぞれのサイトｉに対する（従って、それぞれのＤＵＴｉに対する）それぞれのテスタチャネル２０ａａ．．２０ｚｚの割り当ては、１つのサイトｉに対して所定の数のテスタチャネル２０ａａ．．２０ｚｚを割り当てるやり方で、定めることが可能である。しかし、望ましい実施例の場合、１つのサイトｉに割り当てられるテスタチャネル２０ａａ．．２０ｚｚの数は、各テスタチャネル２０ｉｉにおける、それぞれのサイト選択設定信号２６０ｉｉによって制御され、決定される。各サイトｉ及び複数のテスタチャネル２０ａａ．．２０ｚｚの各チャネルのサイト選択設定信号２６０ｉｉのそれぞれの設定は、当該技術において既知の適合する回路（図示していない）によって制御可能である。
【００３９】
それぞれのサイトｉに割り当てられるそれぞれのテスタチャネル２０ａａ．．２０ｚｚは、チャネルエンコーダ９０ａａ．．９０ｚｚを介して、変更可能バス２３０上に、対応するサイト変更可能信号２３０ｉを活性化させることが可能である。サイト変更可能信号２３０ｉは、サイトディストリビュータ６１によって、サイト変更可能信号２３０ａ．．２３０ｚのそれぞれとして、複数のタイミング変更回路６０ａ．．６０ｚのそれぞれに送られ、この結果、複数のサイトクロックイネーブル信号２２０ａ．．２２０ｚのそれぞれ、サイトアキュムレータ６２、クロックイネーブルバス２２０、及び、チャネルセレクタ８０ａａ．．８０ｚｚのそれぞれを介して、ゲートされたチャネルマスタクロック信号２１０ａａ．．２１０ｚｚのそれぞれが無効になる。このサイトｉにおけるテスタチャネルの再プログラミングが完了すると、複数のタイミング変更回路６０ａ．．６０ｚのそれぞれによって、それぞれの変更可能信号が非活性化されて、それぞれのマスタクロックがオンに戻される。他のサイトのテスタチャネルは、それらの個々のタイミング変更回路が活性化されなかったので、妨害を受けることなく、継続して動作状態を保つ。
【００４０】
チャネル連続クロック選択設定信号２７０ｉｉによって、あるテスタチャネル２０ｉｉ用の連続クロックが選択されると、認定されたチャネルクロックイネーブル信号２２０ｉｉが（ＯＲ）ゲート１２０ｉｉによって阻止されるため、もはや、認定されたチャネルクロックイネーブル信号２２０ｉｉによっては、テスタチャネル２０ｉｉのゲートされたチャネルマスタクロック２１０ｉｉを停止することができないので、そのテスタチャネル２０ｉｉがタイミング変更シーケンスに関与することはもはやない。同じ理由により、タイミング発生器３０ｉｉが再プログラミングされることはなく、（ＯＲ）ゲート１３０ｉｉにより、チャネル変更可能信号２３０ｉｉはアクティブに保たれるので、テスタチャネル２０ｉｉは、同じサイトｉの他のテスタチャネルがタイミング変更シーケンスを実施するのを阻止することはできない。連続クロックが選択解除されると、（ＯＲ）ゲート１２０ｉｉ及び１３０ｉｉが透過的になり、従って、その動作に影響しなくなる。
【００４１】
クロックイネーブルバス２２０及び変更可能バス２３０、及び、それらを取り扱うそれぞれの機能ブロック６１、６２、１００、１１０を様々な方法で実現できる。それらのバスを実現するいくつかのアプローチは結合することも可能である。
【００４２】
図６及び７には、クロックイネーブルバス２２０及び変更可能バス２３０が、サイトｉ当たり単一の信号ラインである、実際の物理ワイヤから構成される実施例が示されている。サイトディストリビュータ６１は、従って、バススプリッタ３２０とすることが可能であり、サイトアキュムレータ６２は、バスジャンクション３３０に簡略化することが可能である。サイト選択手段１００ａａは、単純なｎ入力マルチプレクサ１００ａａとし、サイトエンコーダ１１０ａａは、ｎ出力デマルチプレクサとすることが可能である。この実施は簡単であり、タイミング変更の実行速度には影響を与えない。しかし、システム全体にわたって経路を定めることが必要な、広いバスが要求される可能性がある。
【００４３】
図８には、サイトｉ毎のタイミング変更が、クロックイネーブルバス２２０及び変更可能バス２３０上の時間多重化によって行われる別の実施例が示されている。従って、この実施例の場合、クロックイネーブルバス２２０及び変更可能バス２３０は、単一の組をなす信号ラインとすることが可能であり、今後は、中央クロックイネーブル信号２２０及び変更可能信号２３０として表す。サイトディストリビュータ６１及びサイトアキュムレータ６２はもはや不要であり、やはり、時間多重化ができるので、一つのタイミング変更回路６０’のみが必要となる。ただし、サイト選択手段１００ａａ及びサイトエンコーダ１１０ａａは、時間多重化を実施し、処理するので、より複雑になる。
【００４４】
図９に、図８の実施例による時間多重化の実装例を示す。図１０は、図９の実装例に関するタイミング図である。しかし、いうまでもなく、当該技術において既知の他の時間多重化の実装例を適用することも可能である。
【００４５】
いずれにしろ、時間多重化を構築するためには、それぞれのサイトｉに対して、中央クロックイネーブル信号２２０及び中央変更可能信号２３０にタイムスロットを割り当てるクロックを発生することが必要になる。この転送クロックは、中央において、クロックディバイダ１６０によって、中央転送クロック２４０として、さらに、チャネルクロックディバイダ１６０ａａ．．１６０ｚｚによって、テスタチャネル２０ａａ．．２０ｚｚのそれぞれに分散されるチャネル転送クロック５００ａａ．．５００ｚｚとして、（ゲートされない）中央マスタクロック信号２００から生成されるのが望ましい。チャネルクロックディバイダ１６０ａａ．．１６０ｚｚは、機能的に中央クロックディバイダ１６０と同じにすることが可能である。
【００４６】
中央転送クロック２４０及びチャネル転送クロック５００ａａ．．５００ｚｚは、全て同じ周期になるように発生するが、チャネル転送クロック５００ａａ．．５００ｚｚは、中央転送クロック２４０に対して、その周期の約３／４だけ遅延させることが望ましい。これによって、テスタチャネル２０ａａ．．２０ｚｚから中央資源までのデータ累算時間として、チャネル転送クロック５００ａａ．．５００ｚｚの立ち下がりエッジから中央転送クロック２４０の立ち上がりエッジまでの時間が、１．５周期から選択された遅延を引いた時間になり、中央資源からテスタチャネル２０ａａ．．２０ｚｚまでのデータ分散時間として、中央転送クロック２４０の立ち上がりエッジからチャネル転送クロック５００ａａ．．５００ｚｚの立ち上がりエッジまでの時間が、選択された遅延になる。こうして、累算時間と分散時間の和を１．５で割った値以上の周期、すなわち、換言すれば、累算時間＋分散時間＞１・５＊周期を選択することによって、累算時間及び分散時間の最適な考慮が可能になる。従って、遅延が周期のほぼ５５％〜９５％の間にある場合、遅延は分散時間として選択することが可能になる（図１０の参照符号２４０と５００ａａとの関係についても比較されたい）。
【００４７】
タイミング変更回路６０’において、中央クロックイネーブル信号２２０は、中央転送クロック２４０の各立ち上がりエッジ毎に更新され、このクロックの周期毎に１つのサイトｉに必要な処理が実施される（図１０の参照符号２２０についても比較されたい）。
【００４８】
テスタチャネル２０ａａ．．２０ｚｚの任意のテスタチャネル２０ｉｉの一例としてのテスタチャネル２０ａａにおいて、サイトカウンタ４１０ａａは、チャネル転送クロック５００ａａの立ち上がりエッジ毎に、最初のサイトａから初めて、最後のサイトｚまでカウントし、さらに、再び最初のサイトからやり直すことによって、全てのテスタチャネル２０ａａ．．２０ｚｚにプログラムされているサイトパラメータ２８０ｉｉ（図９におけるサイトパラメータ２８０ｉｉ）によって指定される、現在アクティブなサイトｉを常に把握している。サイトパラメータ２８０ａａ．．２８０ｚｚは、全て、同じ値にセットされており、処理すべきサイト番号を判定する手段である。サイト選択設定信号（ここでは、チャネルサイト番号）２６０ａａ．．２６０ｚｚは、テスタチャネル２０ａａ．．２０ｚｚに対して、それらが定義されたサイトｉのうちのどれに属するかを指示するために用いられる。サイトカウンタ４１０ａａによって、アクティブサイト番号５１０ａａが出力され、次に、サイト識別器４２０ａａによってチャネルサイト番号２６０ａａと比較される。アクティブサイト番号５１０ａａがチャネルサイト番号２６０ａａに等しい場合、サイトトーク信号５２０ａａが、チャネル転送クロック５００ａａのそのサイクル（サイクルは立ち上がりエッジから立ち上がりエッジまでを意味するものとする）について、活性化され、チャネル転送クロック５００ａａによって刻時される２ステージパイプライン４３０ａａによって遅延されて、サイトリスン信号５２０ａａ”が、２サイクル後の転送クロックサイクルについて、活性化される。
【００４９】
サイトトーク信号５２０ａａが非活性化している間、認定されたサイトチャネル変更可能信号２３０ａａ”は、インバータ４４０ａａ及び（ＯＲ）ゲート１９０ａａによってハイレベルに保たれるので、ワイヤード-アンドされた中央変更可能信号２３０は妨害されない。しかし、サイトトーク信号５２０ａａが活性化している間は、認定されたチャネル変更可能信号２３０ａａ’は、（ＯＲ）ゲート１９０ａａを通過し、その後に出力することが可能になる。認定されたサイトチャネル変更可能信号２３０ａａ”は、インバータ４４０ａａを介して、チャネル転送クロック５００ａａの立ち下がりエッジに応答して、フリップフロップ１１０ａａとすることが可能なサイトエンコーダ１１０ａａによって、中央変更可能信号２３０に加えられる。
【００５０】
中央クロックイネーブル信号２２０は、サイト選択手段（ここでは、サイトエンコーダ）１００ａａによって、チャネル転送クロック５００ａａの立ち上がりエッジで、定期的にサンプリングされる。サイトリスン信号５２０ａａ”がアクティブでない場合は、チャネルクロックイネーブル信号２２０ａａ’は、（ＯＲ）ゲート１７０ａａによってハイレベルに保たれるので、中央クロックイネーブル信号２２０上の他のサイトｉに関するデータは、このテスタチャネル２０ａａには影響を及ぼさない。しかし、サイトリスン信号５２０ａａがアクティブのときは、サンプリングされたチャネルクロックイネーブル信号２２０ａａ”は、（ＯＲ）ゲート１７０ａａを通過して、チャネルマスタクロックゲート１５０ａａ及びタイミング発生器３０ａａを制御することができる。
【００５１】
テスタチャネル２０ａａ（任意のテスタチャネル２０ｉｉの一例として）がそのタイミングを変更する用意ができているある場合は、タイミング発生器３０ａａは、チャネル変更可能信号２３０ａａを出力する。サイトトーク信号５２０ａａがアクティブになる毎に、このサイトｉの全チャネルｉｉが、それぞれのチャネル変更可能信号２３０ｉｉを同様に活性化するまで、チャネル変更可能信号２３０ａａは、チャネル転送クロック５００ａａの立ち下がりエッジで、中央変更可能信号２３０に加えられる。こうなったときは、中央変更可能信号２３０は、このサイクルについてハイレベルになる。タイミング変更回路６０’は、中央転送クロック２４０の次の立ち上がりエッジで、１サイクルの間、中央クロックイネーブル信号２２０を停止して反応する。チャネル転送クロック５００ａａの次の立ち上がりエッジで、そのサンプリングを行い、この時点において、サイトリスン信号５２０ａａ”はアクティブであるため、認定されたチャネルクロックイネーブル信号２２０ａａは非活性化する。こうして、このサイクルについて、ゲートされたチャネルマスタクロック信号２１０ａａは停止し、タイミング発生器３０ａａに対して、新たなタイミングのプログラミングを起動する指示が出され、チャネル変更可能信号２３０ａａは停止する。チャネル転送クロック５００ａａの次の立ち上がりエッジで、サイトリスン信号５２０ａａ”は、非活性化状態になって、そのチャネルのゲートされたマスタクロック信号２１０ａａが再び許可される。
【００５２】
この実施例の利点は、インターフェイスが限定されていることと、殆ど任意のサイト数ｉに対応できることである。
【００５３】
いうまでもなく、本発明の実施に用いられる論理は、上記例において示された論理に制限されるものではない。すなわち、ＯＲゲート（例えば、ＯＲゲート１２０、１３０、１９０、または、１７０）の代わりに、ＡＮＤゲートまたは他の論理ゲートを利用することも可能であり、その結果、それに応じたそれぞれの論理信号及び素子を採用しなければならないのは明らかである。
【００５４】
【発明の効果】
本発明によるマルチチャネルアーキテクチャによれば、例えば、あるチャネルにおいては連続クロック信号を加えるが、一方では、例えば、ＤＵＴをテストするための基準として新たなタイミングエッジを受信するために、他のチャネルのクロック信号を変更することが可能になるといったように、他のチャネルとは無関係に、一つのチャネル毎に、クロック信号を供給することが可能になる。
【００５５】
また、例えば、１つ以上の異なるＤＵＴの同時並列テストを実施するための、マルチサイトアーキテクチャを実装することもさらに可能になる。
【００５６】
さらに、本発明によれば、限られたインターフェースで、殆ど任意の数のサイト数に対応することが可能な、マルチチャネルアーキテクチャを構成することができる。
【００５７】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
【００５８】
１．中央マスタクロック信号（２００）を発生するための中央マスタクロック発生器（４０）と、
デバイス（７０）の入力または出力と接続可能な複数のチャネル（２０ａａ．．２０ｚｚ）と、
前記複数のチャネル（２０ａａ．．２０ｚｚ）のそれぞれのチャネル（２０ａａ）に割り当てられて、前記中央マスタクロック信号（２００）を受信し、前記中央マスタクロック信号（２００）からチャネルクロック信号（２１０ａａ）を発生するためのチャネルマスタクロック手段（１５０ａａ）
とからなるマルチチャネルアーキテクチャ（１０）。
【００５９】
２．前記複数のチャネル（２０ａａ．．２０ｚｚ）が、複数のデバイス（７０ａ．．７０ｚ）の入力または出力に接続可能であり、これによって、前記複数のデバイス（７０ａ．．７０ｚ）の１つに接続される前記チャネル（２０ａａ．．２０ｚｚ）が、それぞれ１つのサイトを形成するようになされたマルチチャネルアーキテクチャ（１０）であって、さらに、
それぞれのサイトについて、事前になされた設定に従って、前記それぞれのチャネル（２０ａａ）の前記チャネルクロック信号（２１０ａａ）を修正するためのサイト信号（２２０ｉ）と、
前記それぞれのチャネル（２０ａａ）について、事前になされた設定に従って、前記それぞれのチャネル（２０ａａ）の前記チャネルクロック信号（２１０ａａ）を修正するためのチャネル信号（２７０ａａ）と、
前記チャネルマスタクロック手段（１５０ａａ）に結合されて、前記サイト信号（２２０ｉ）及び前記チャネル信号（２７０ａａ）を受信し、前記サイト信号（２２０ｉ）及び前記チャネル信号（２７０ａａ）によって前記チャネルクロック信号（２１０ａａ）の発生を制御するためのチャネル制御手段（１２０ａａ）
とからなる上項１に記載のマルチチャネルアーキテクチャ（１０）。
【００６０】
３．前記サイト信号（２２０ｉ）の優先順位が、前記チャネル信号（２７０ａａ）より低いことからなる上項２に記載のマルチチャネルアーキテクチャ（１０）。
【００６１】
４．前記チャネルマスタクロック手段（１５０ａａ）が、前記中央マスタクロック信号（２００）から、前記それぞれのチャネル（２０ａａ）に対する前記チャネルクロック信号（２１０ａａ）を、前記それぞれのチャネル（２０ａａ）の基準信号として発生するための手段
を備えている上項１または２に記載のマルチチャネルアーキテクチャ（１０）。
【００６２】
５．前記複数のチャネル（２０ａａ．．２０ｚｚ）に加えられるクロック変更信号（２２０）を発生して、前記それぞれのチャネルクロック信号（２１０ｉｉ）の変更を開始させるためのタイミング変更手段（６０）を備え、
前記複数のチャネル（２０ａａ．．２０ｚｚ）が、前記それぞれのチャネル（２０ａａ）を選択して、前記それぞれのチャネルクロック信号（２１０ａａ）を変更するためのチャネル制御手段（１２０ａａ）を、さらに備えている
ことからなる上項１に記載のマルチチャネルアーキテクチャ。
【００６３】
６．各サイトのそれぞれに対する前記サイト信号（２２０ｉ）を発生するための少なくとも１つの前記タイミング変更手段（６０）を備えており、前記それぞれのサイト信号（２２０ｉ）は、前記サイトの前記それぞれのチャネル（２０ａａ．．２０ｚｚ）に加えられて、前記サイトにおける前記それぞれのチャネルクロック信号（２１０ｉｉ）の変更を開始することから成るマルチチャネルアーキテクチャであって、
前記複数のチャネル（２０ａａ．．２０ｚｚ）が、さらに、
前記チャネル（２０ａａ）に対して、前記それぞれのサイト信号（２２０ａａ’すなわち２２０ａ）を選択し、前記サイトにおける前記それぞれのチャネルクロック信号（２１０ａａ）を変更するためのサイト選択手段（１００ａａ）と、前記チャネル信号（２７０ａａ）によって前記それぞれのチャネル（２０ａａ）を選択し、前記それぞれのチャネルクロック信号（２１０ａａ）を変更するためのチャネル制御手段（１２０ａａ）とを備えている
ことから、さらになる上項２に記載のマルチチャネルアーキテクチャ（１０）。
【００６４】
７．上項１または２に記載のマルチチャネルアーキテクチャ（１０）をテスタ装置において、望ましくは、ＩＣテスタ装置において使用すること。
【００６５】
８．前記マルチチャネルアーキテクチャ（１０）においてクロック信号を発生するための方法であって、
前記中央マスタクロック信号（２００）を発生するステップと、
前記マルチチャネルアーキテクチャ（１０）内の前記複数のチャネル（２０ａａ．．２０ｚｚ）のうちの前記１つのチャネル（２０ａａ）によって、前記中央マスタクロック信号（２００）を受信するステップと、そして、
前記それぞれのチャネル（２０ａａ）に対して、前記中央マスタクロック信号（２００）から、前記チャネルクロック信号（２１０ａａ）を発生するステップ
とからなる方法。
【００６６】
９．前記それぞれのチャネル（２０ａａ）に対する、前記チャネルクロック信号（２１０ａａ）を、前記それぞれのチャネル（２０ａａ）に対する、前記基準信号とするステップをさらに含む上項８に記載の方法。
【図面の簡単な説明】
【図１】当該技術において既知のピン当たり１テスタアーキテクチャを示す図である。
【図２】連続クロックをサポートする、本発明によるテスタアーキテクチャの第１の 実施例を示す図である。
【図３】連続クロックをサポートする、本発明によるテスタアーキテクチャの第１の 実施例を示す図である。
【図４】マルチサイトへの適用を、さらに可能にする、本発明によるテスタアーキテクチャの第２の実施例を示す図である。
【図５】マルチサイトへの適用を、さらに可能にする、本発明によるテスタアーキテクチャの第２の実施例を示す図である。
【図６】図４及び５によるマルチサイトテスタアーキテクチャの実施例を示す図である。
【図７】図４及び５によるマルチサイトテスタアーキテクチャの実施例を示す図である。
【図８】 時間多重化を利用した、図４及び５によるマルチサイトアーキテクチャの別の実施例を示す図である。
【図９】図８によるマルチサイトテスタアーキテクチャ内における時間多重化の実施例を示す図である。
【図１０】図９の例に関するタイミング図を示す図である。
【符号の説明】
１０                マルチチャネルアーキテクチャ
２０ａａ〜２０ｚｚ  チャネル
４０                中央マスタクロック発生器
７０                デバイス（ＤＵＴ）
１５０ａａ          チャネルマスタクロック手段
２００              中央マスタクロック信号
２１０ａａ          チャネルクロック信号
【図１】
0004298004.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004298004.tif 000008
【図８】
0004298004.tif 000009
【図９】
0004298004.tif 000010
【図１０】
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