(57)【特許請求の範囲】
【請求項１】
電子素子と、
前記電子素子が接合されるインターポーザ基材と、前記電子素子の電極と接続される複数のポスト電極とを有するインターポーザとを具備する電子装置において、
前記電子素子と前記インターポーザ基材とを直接接触させることにより一体化すると共に、前記ポスト電極を前記電子素子の電極上に直接形成した構成としたことを特徴とする電子装置。
【請求項２】
電子素子と、
前記電子素子が接合されるインターポーザ基材と、該インターポーザ基材に形成された貫通孔内に配設され前記電子素子の電極と接続される複数のポスト電極とを有するインターポーザとを具備する電子装置において、
前記電子素子の表面と前記インターポーザ基材の表面とを直接接触させることにより一体化すると共に、前記ポスト電極を前記電子素子の電極上に直接形成した構成としたことを特徴とする電子装置。
【請求項３】
請求項１または２記載の電子装置において、
前記電子素子の材質と前記インターポーザ基材の材質が同一であることを特徴とする電子装置。
【請求項４】
請求項１または２記載の電子装置において、
前記電子素子の材質と前記インターポーザ基材の材質を共にシリコンであることを特徴とする電子装置。
【請求項５】
請求項１または２記載の電子装置において、
前記電子素子は、少なくとも前記インターポーザ基材と接合する位置に第１の絶縁材層を含み、
前記インターポーザ基材は、少なくとも前記電子素子と接合する位置に第２の絶縁層を含むことを特徴とする電子装置。
【請求項６】
請求項２記載の電子装置において、
複数の前記ポスト電極が、ひとつの前記貫通孔内に配設されていることを特徴とする電子装置。
【請求項７】
請求項１または２記載の電子装置において、
前記インターポーザ基材に段差部を形成し、該電子素子を前記段差部内に前記電子素子を収納する構成としたことを特徴とする電子装置。
【請求項８】
請求項１または２記載の電子装置において、
前記インターポーザ基材は複数の前記電子素子が搭載されてなることを特徴とする電子装置。
【請求項９】
請求項１または２記載の電子装置において、
前記インターポーザ基材は前記電子素子の背面部と接合してなることを特徴とする電子装置。
【請求項１０】
請求項１または２記載の電子装置において、
前記電子素子を封止する封止樹脂を前記インターポーザ基材に配設したことを特徴とする電子装置。
【請求項１１】
請求項１または２記載の電子装置において、
前記電子素子は半導体チップであることを特徴とする電子装置。
【請求項１２】
請求項１または２記載の電子装置において、
前記電子素子は受動素子であることを特徴とする電子装置。
【請求項１３】
貫通孔が形成されたインターポーザ基材の表面と電子素子の表面とを直接接触させることにより、前記インターポーザ基材と前記電子素子とを一体化する一体化工程と、
該一体化工程の終了後、前記貫通孔内でかつ前記電子素子の電極上にポスト電極を直接形成するポスト電極形成工程と、
前記ポスト電極と電気的に接続される再配線層を形成する再配線形成工程と、
前記再配線上に外部接続電極を形成する外部接続電極形成工程と
を有することを特徴とする電子装置の製造方法。
【請求項１４】
電子素子の電極上にポスト電極を直接形成するポスト電極形成工程と、
該ポスト電極形成工程の終了後、貫通孔が形成されたインターポーザ基材の表面と電子素子の表面とを直接接触させ、前記インターポーザ基材と前記電子素子とを一体化する一体化工程と、
前記ポスト電極と電気的に接続される再配線層を形成する再配線形成工程と、
前記再配線上に外部接続電極を形成する外部接続電極形成工程と
を有することを特徴とする電子装置の製造方法。
【請求項１５】
請求項１４記載の電子装置の製造方法において、
前記ポスト電極を保持する絶縁材よりなる保護層を前記電子素子に形成する保護層形成工程を有することを特徴とする電子装置の製造方法。
【請求項１６】
電子素子と、
前記電子素子が接合されるインターポーザとを具備する電子装置において、
前記電子素子と前記インターポーザとを直接接触させることにより一体化した構成としたことを特徴とする電子装置。
【請求項１７】
請求項１６記載の電子装置において、
前記電子素子は光デバイスであり、
前記インターポーザには、前記光デバイスと光学的に接続される光導波路が設けられていることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子装置及びその製造方法に係り、特にインターポーザを介して電子素子を実装基板に電気的に接続する構成とされた電子装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に半導体装置は、半導体チップをインターポーザに接合する構造を有している。例えば、インターポーザとしてリードフレームを用いた半導体装置では、インターポーザとなるリードフレームに形成されたダイパッドに半導体チップを固定すると共に、リードフレームと半導体チップをワイヤにより電気的に接続する構造とされている。
【０００３】
また、近年の半導体チップの高密度化及び多ピン化に対応するため、ＢＧＡ(Ball Grid Array)，またはＬＧＡ(Land Grid Array)と称せられるパッケージ構造の半導体装置が多用されている。この半導体装置は、半導体チップにはんだバンプを形成すると共に、この半導体チップをインターポーザとなる基板にフリップチップ実装する構造が採られている。
【０００４】
また、ＢＧＡ或いはＬＧＡに用いられるインターポーザは、表面にはんだバンプが接合される電極パッドが形成されると共に、背面に外部接続端子（はんだボール或いはリード）が接合される電極パッドが形成されている。また、表裏に設けられた各電極パッドは、インターポーザ基材を貫通して形成されたビアにより電気的に接続された構成とされている。
【０００５】
また、このパッケージ構造では、半導体チップとインターポーザとがバンプで電気的かつ機械的に接合されるため、半導体チップとインターポーザとの機械的接合性が弱い。このため、半導体チップとインターポーザとの間に、アンダーフィル樹脂を設け、これにより半導体チップとインターポーザとの接合位置における機械的強度を高めることが行なわれている。
【０００６】
一方、上記のＢＧＡ或いはＬＧＡの他に、例えば特許文献１に示されるような、チップサイズパッケージタイプの半導体装置（以下、ＣＳＰという）が知られている。このＣＳＰは、パッケージの形状を略半導体チップ（ベアチップ）の大きさと同等の大きさとした半導体装置である。
【０００７】
このＣＳＰは、外部接続端子としてはんだバンプ或いはポスト（半導体チップにはんだにより接合されている）が形成されており、実装基板（この実装基板もインターポーザの一種と考えられる）にフリップチップ実装される。尚、上記のポストは、半導体チップ上の電極にはんだ付け接合された構成とされている（例えば、特許文献１参照）。
【特許文献１】特開２００２−１６４３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、半導体装置に求められる高密度化の要求は益々厳しくなり、従前では１５０μｍであった端子間ピッチが、現在では７０μｍの狭ピッチが要求されるようになってきている。１５０μｍの端子間ピッチであればデザインルールに比較的余裕を持たせることができ、ラインアンドスペースも例えばライン幅及びラインスペースを共に１５μｍ程度に設定することができる。
【０００９】
しかしながら、端子間ピッチが７０μｍと狭ピッチ化が進むと、半導体チップ側ではラインアンドスペースに余裕がなくなり、フリップチップ接合時において隣接したはんだバンプ間で短絡が発生してしまうという問題点が生じる。また、インターポーザ側においては、インターポーザ基材の表裏面に形成される各電極パッドや、インターポーザ基材を貫通して形成されるビアの形成が微細化のために困難となり、インターポーザの製造コストが上昇してしまうという問題点が生じる。
【課題を解決するための手段】
【００１０】
本発明は、上記した従来技術の課題を解決する、改良された有用な電子装置及びその製造方法を提供することを総括的な目的としている。
【００１１】
本発明のより詳細な目的は、容易かつ確実に狭ピッチ化に対応しうると共に製造コストの低減を図り得る電子装置及びその製造方法を提供することを目的とする。
【００１２】
この目的を達成するため、本発明は、電子素子と、前記電子素子が接合されるインターポーザ基材と、前記電子素子の電極と接続される複数のポスト電極とを有するインターポーザとを具備する電子装置において、前記電子素子と前記インターポーザ基材とを直接接触させることにより一体化すると共に、前記ポスト電極を前記電子素子の電極上に直接形成した構成としたことを特徴とする。
【００１３】
また、上記の目的を達成するため、本発明は、電子素子と、前記電子素子が接合されるインターポーザ基材と、該インターポーザ基材に形成された貫通孔内に配設され前記電子素子の電極と接続される複数のポスト電極とを有するインターポーザとを具備する電子装置において、前記電子素子の表面と前記インターポーザ基材の表面とを直接接触させることにより一体化すると共に、前記ポスト電極を前記電子素子の電極上に直接形成した構成としたことを特徴とする。
【００１４】
上記の構成とすることにより、電子素子とインターポーザが直接的に接合されるため、電子素子とインターポーザとの接合にバンプやアンダーフィル樹脂を設ける必要が無くなり、部品点数の削減及び電子装置の薄型化を図ることができる。また、インターポーザはポスト電極により電子素子と電気的に接続されるため、バンプによる接続構造に比べて電極間ピッチを狭ピッチ化することが可能となり、よって電子装置の高密度化を図ることができる。更に、電子素子とインターポーザ基材は直接接触させることにより一体化されているため、バンプとアンダーフィル樹脂を用いた接合力よりも強い接合力で電子素子とインターポーザ基材とを接合することができる。
【００１５】
また、上記発明において、前記電子素子の材質と前記インターポーザ基材の材質を同一とすることができる。
【００１６】
この構成とすることにより、電子素子の表面とインターポーザ基材の表面とを確実かつ強固に一体化させることができる。
【００１７】
また、上記発明において、前記電子素子の材質と前記インターポーザ基材の材質を共にシリコンとすることができる。
【００１８】
また、上記発明において、前記電子素子は、少なくとも前記インターポーザ基材と接合する位置に第１の絶縁材層を含み、前記インターポーザ基材は、少なくとも前記電子素子と接合する位置に第２の絶縁層を含む構成とすることができる。
【００１９】
この構成とすることにより、絶縁材層を電子素子及びインターポーザ基材の接合位置に形成した場合には、接合に必要な高い平滑性を持たせる領域を狭くすることができ、絶縁材層の形成を容易化することができる。また、絶縁材層を電子素子及びインターポーザ基材の全面に形成した場合には、この絶縁層を電子素子及びインターポーザ基材を保護する保護層として機能させることができる。
【００２０】
また、上記発明において、複数の前記ポスト電極が、ひとつの前記貫通孔内に配設された構成とすることができる。
【００２１】
この構成とすることにより、ひとつの貫通孔内に複数の前記ポスト電極が配設されるため、ポスト電極の形成精度に比べ貫通孔の形成精度を低くすることができ、貫通孔の形成を容易化することができる。
【００２２】
また、上記発明において、前記インターポーザ基材に段差部を形成し、該電子素子を前記段差部内に前記電子素子を収納する構成とすることができる。
【００２３】
この構成とすることにより、電子素子をインターポーザに形成された段差部内に収納できるため、電子装置の薄型化を図ることができる。
【００２４】
また、上記発明において、前記インターポーザ基材には複数の前記電子素子を搭載した構成としてもよい。
【００２５】
この構成とすることにより、インターポーザ基材に複数の前記電子素子が搭載されている場合には、ポスト電極等の配線を複数の電子素子において一括的に形成することが可能となり、製造効率を向上させることができる。
【００２６】
また、上記発明において、前記インターポーザ基材を前記電子素子の背面部と接合した構成とすることができる。
【００２７】
この構成とすることにより、電子素子の背面部がインターポーザ基材と接合することにより、電子素子とインターポーザ基材との接合面積を広くすることができ、電子素子の取付け強度を高めることができる。
【００２８】
また、上記発明において、前記電子素子を封止する封止樹脂を前記インターポーザ基材に配設した構成とすることができる。
【００２９】
この構成とすることにより、電子素子を封止する封止樹脂をインターポーザ基材に配設したことにより、電子素子はインターポーザ基材に封止樹脂により封止された状態で固定されるため、電子素子の保護を確実に図ることができると共に、インターポーザ基材に対する電子素子の取付け強度を高めることができる。
【００３０】
また、上記発明において、前記電子素子を半導体チップとすることができる。
【００３１】
また、上記発明において、前記電子素子を受動素子とすることができる。
【００３２】
また、上記の目的を達成するため、本発明に係る電子装置の製造方法は、貫通孔が形成されたインターポーザ基材の表面と電子素子の表面とを直接接触させることにより、前記インターポーザ基材と前記電子素子とを一体化する一体化工程と、該一体化工程の終了後、前記貫通孔内でかつ前記電子素子の電極上にポスト電極を直接形成するポスト電極形成工程と、前記ポスト電極と電気的に接続される再配線層を形成する再配線形成工程と、前記再配線上に外部接続電極を形成する外部接続電極形成工程とを有することを特徴とする。
【００３３】
上記発明によれば、一体化工程において電子素子とインターポーザ基材が直接接触させることにより一体化されるため、電子素子とインターポーザとの接合にバンプやアンダーフィル樹脂を設ける必要が無くなり、製造工程の簡単化を図ることができる。また、一体化工程の終了後にポスト電極形成工程を実施し、貫通孔内でかつ電子素子の電極上にポスト電極を直接形成したことにより、電子素子とインターポーザとの間のインピーダンスの低減を図ることができ、電気的特性の向上を図ることができる。また、インターポーザ基材に形成された貫通孔を型としてポスト電極を形成することができるため、ポスト電極の形成の簡単化を図ることができる。
【００３４】
また、上記の目的を達成するため、本発明に係る電子装置の製造方法は、電子素子の電極上にポスト電極を直接形成するポスト電極形成工程と、該ポスト電極形成工程の終了後、貫通孔が形成されたインターポーザ基材の表面と電子素子の表面とを直接接触させ、前記インターポーザ基材と前記電子素子とを一体化する一体化工程と、前記ポスト電極と電気的に接続される再配線層を形成する再配線形成工程と、前記再配線上に外部接続電極を形成する外部接続電極形成工程とを有することを特徴とする。
【００３５】
上記発明によれば、一体化工程において電子素子とインターポーザ基材が直接接触させることにより一体化されるため、電子素子とインターポーザとの接合にバンプやアンダーフィル樹脂を設ける必要が無くなり、製造工程の簡単化を図ることができる。また、ポスト電極形成工程において電子素子の電極上にポスト電極を直接形成するため、電子素子とインターポーザとの間のインピーダンスの低減を図ることができ、電気的特性の向上を図ることができる。また、ポスト電極形成工程の終了後に一体化工程を実施することにより、ポスト電極形成はインターポーザ基材に形成された貫通孔に拘わらず形成することができるため、インターポーザ基材の貫通孔を利用してポスト電極を形成する方法に比べ、ポスト電極の微細化を図ることができる。
【００３６】
また、上記発明において、前記ポスト電極を保持する絶縁材よりなる保護層を前記電子素子に形成する保護層形成工程を設けてもよい。
【００３７】
この構成とすることにより、ポスト電極を保持する絶縁材よりなる保護層を電子素子に形成する保護層形成工程を設けたことにより、電子素子上に直接形成されたポスト電極を保護層により保持できるため、ポスト電極が微細化してもこれを確実に保護することができる。
【００３８】
また、上記の目的を達成するため、本発明は、電子素子と、前記電子素子が接合されるインターポーザとを具備する電子装置において、前記電子素子と前記インターポーザとを直接接触させることにより一体化した構成としたことを特徴とする。
【００３９】
上記の構成とすることにより、電子素子とインターポーザが直接的に接合されるため、電子素子とインターポーザとの接合にバンプやアンダーフィル樹脂を設ける必要が無くなり、部品点数の削減及び電子装置の薄型化を図ることができる。
【００４０】
また、上記発明において、前記電子素子を光デバイスとし、かつ前記インターポーザに前記光デバイスと光学的に接続される光導波路を設けた構成とすることができる。
【００４１】
上記の構成とすることにより、光デバイスとインターポーザが直接接合されるため、光デバイスとインターポーザとの接合にバンプやアンダーフィル樹脂を設ける必要が無くなり、光デバイスの光学面がはんだや樹脂で汚染のされることを防止できる。
【発明の効果】
【００４２】
本発明によれば、電子素子とインターポーザとの接合にバンプやアンダーフィル樹脂を設ける必要が無くなり、部品点数の削減及び電子装置の薄型化を図ることができる。また、バンプによる接続構造に比べて電極間ピッチを狭ピッチ化することが可能となり、よって電子装置の高密度化を図ることができる。更に、電子素子とインターポーザ基材は直接接触させることにより一体化されるため、バンプとアンダーフィル樹脂を用いた接合力よりも強い接合力で電子素子とインターポーザ基材とを接合することができる。
【発明を実施するための最良の形態】
【００４３】
次に、本発明を実施するための最良の形態について図面と共に説明する。
【００４４】
図１は、本発明の第１実施例である電子装置１０Ａを示す断面図である。本実施例に係る電子装置１０Ａは、半導体チップ１１とインターポーザ２０Ａとよりなる簡単な構成とされている（以下、電子素子として半導体チップを用いている電子装置を、以下半導体装置というものとする）。
【００４５】
半導体チップ１１は高密度化された半導体チップであり、回路形成面側に複数の電極１３が形成された構成とされている。この電極１３は例えばアルミ電極であり、その上層にはバリアメタル１４が形成されている。このバリアメタル１４は、図示されないが複数の金属膜を積層した構成とされており、その最外層は銅（Ｃｕ）膜とされている。
【００４６】
また、半導体チップ１１の回路形成面において、電極１３形成以外の領域は絶縁膜１５により被覆された構成とされている。本実施例では、半導体チップ１１はシリコン基板から形成されたものであり、よって絶縁膜１５は二酸化シリコン（ＳｉＯ２）である。
【００４７】
この二酸化シリコンは高い電気的絶縁性と、物理的な安定を有している。よって、半導体チップ１１に形成された薄膜回路は、絶縁膜１５により保護される。この絶縁膜１５の所定位置は後述するように半導体チップ１１に接触されて一体化するが、少なくともこの接触領域における絶縁膜１５の表面は高精度な平滑面とされている。
【００４８】
尚、図１では図示の便宜上、隣接する電極１３間の距離を大きく図示しているが、前記のように半導体チップ１１は高密度化されている。よって隣接する電極１３間のピッチ（端子間ピッチ）も小さくなっており、具体的には本実施例で対象とする電極１３の端子間ピッチは１００μｍ以下である。
【００４９】
一方、インターポーザ２０Ａは、インターポーザ基材２１Ａ，ポスト電極２２Ａ，再配線層２３，外部接続端子２４，及び第２の絶縁層２６等により構成されている。インターポーザ基材２１Ａはシリコンにより形成されており、また半導体チップ１１に形成された電極１３と対応する位置にはポスト電極２２Ａが形成されている。
【００５０】
ポスト電極２２Ａは、銅（Ｃｕ）により形成されている。このポスト電極２２Ａは、インターポーザ基材２１Ａに形成された貫通孔３１Ａ内に設けられている。また、インターポーザ基材２１Ａとポスト電極２２Ａが短絡しないよう、インターポーザ基材２１Ａとポスト電極２２Ａの間には、第１の絶縁層２５（梨地で示す）が形成されている。本実施例では、第１の絶縁層２５としてポリイミド樹脂を用いている。
【００５１】
このポスト電極２２Ａの図中下端部はバリアメタル１４に直接接合しており、また上端部は再配線層２３に電気的に接続されている。再配線層２３もポスト電極２２Ａと同様に銅により形成されており、所定のパターンを有している。そして、再配線層２３のポスト電極２２Ａとの接続位置に対する反対側の端部には、外部接続端として機能する外部接続端子２４が形成されている。この外部接続端子２４は、例えばはんだボールが用いられている。
【００５２】
更に、再配線層２３の上部には、第２の絶縁層２６が形成されている。第２の絶縁層２６は、主に再配線層２３を保護するために形成される。この第２の絶縁層２６も、第１の絶縁層２５と同様にポリイミド樹脂により形成されている。
【００５３】
ここで、半導体チップ１１とインターポーザ基材２１Ａとの接合構造、及び電極１３とポスト電極２２Ａの電気的接続構造に注目し、以下説明する。
【００５４】
先ず、半導体チップ１１とインターポーザ基材２１Ａとの接合構造に注目すると、本実施例では半導体チップ１１とインターポーザ基材２１Ａとの接合するのに接着材やロウ材を用いることはしておらず、また溶着或いは溶接等の加熱を伴う接合手段も用いていない。
【００５５】
本実施例では、半導体チップ１１とインターポーザ基材２１Ａのそれぞれ接合される位置における接合面を高精度の平滑面（鏡面）とし、半導体チップ１１とインターポーザ基材２１Ａとを真空環境下に置いた上で、平滑面同士を押圧しつつ接触させる。これにより、平滑面同士は密着し、接着剤等を用いなくても各平滑面は一体化し、半導体チップ１１とインターポーザ基材２１Ａは強固に接合された状態となる（この接合方法を微小基材面接合方法という）。
【００５６】
この際、接合されるもの同士の材質は同一或いは同種であることが望ましい。即ち、半導体チップ１１の接合位置における材質と、インターポーザ基材２１Ａの接合位置における材質は同一或いは同種であることが望ましい。これにより、半導体チップ１１とインターポーザ基材２１Ａとの接合力を高めることができ、半導体装置１０Ａの信頼性を高めることができる。
【００５７】
本実施例では、半導体チップ１１の接合位置はＳｉＯ２よりなる絶縁膜１５であり、インターポーザ基材２１Ａはシリコンである。しかしながら、図示しないがインターポーザ基材２１Ａの表面には、通常ＳｉＯ２の薄膜層が形成されている。よって、半導体チップ１１の接合位置における材質と、インターポーザ基材２１Ａの接合位置における材質は同一となる。
【００５８】
更に、前記したように半導体チップ１１及びインターポーザ基材２１Ａの接合位置は、いずれも平滑面とされている。よって本実施例では、真空環境下において平滑面とされた互いの接合面を接触させて押圧することにより、半導体チップ１１とインターポーザ２０Ａは一体化する。
【００５９】
このように、本実施例では半導体チップ１１とインターポーザ２０Ａ（インターポーザ基材２１Ａ）とを直接接触させることにより一体化しているため、従来行なわれていたバンプとアンダーフィル樹脂を用いて半導体チップとインターポーザとを接合する構造に比べ、強い接合力で半導体チップ１１とインターポーザ２０Ａとを接合することができる。
【００６０】
また、本実施例では半導体チップ１１を封止する封止樹脂は設けられておらず、これにより放熱特性の向上を図ることができる。また、単に真空環境下で接触させるだけで半導体チップ１１とインターポーザ２０Ａを接合できるため、接合に要する部品点数の削減を図ることができる。
【００６１】
尚、本実施例では、半導体チップ１１とインターポーザ２０Ａが接合されることにより外部に形成される段部に接合補助部材２７を配設した構成としている。これにより、半導体チップ１１とインターポーザ２０Ａの取付け強度をより高めることができ、半導体装置１０Ａの信頼性をより高めることができる。
【００６２】
続いて、電極１３とポスト電極２２Ａの電気的接続構造に注目する。前記したように、ポスト電極２２Ａはインターポーザ基材２１Ａに形成された貫通孔３１Ａ内に形成されている。
【００６３】
従来では、半導体チップとインターポーザを電気的に接続しようとした場合、半導体チップにはんだバンプを形成し、これをインターポーザにフリップチップ接合することが行なわれていたことは前述した通りである。
【００６４】
これに対して本実施例では、ポスト電極２２Ａを半導体チップ１１の電極１３上（詳細にはバリアメタル１４上）に直接形成した構成としたことを特徴としている。即ち、本実施例に係る半導体装置１０Ａはポスト電極２２Ａが電極１３上に直接めっき法等（これについては後述する）により形成されており、ポスト電極２２Ａと電極１３との間には、はんだバンプ等の他の導電性要素は介在していない。
【００６５】
このため、本実施例に係る半導体装置１０Ａによれば、従来必要とされたバンプやアンダーフィル樹脂が不要となり、部品点数の削減を図ることができる。また、バンプやアンダーフィル樹脂が不要となることにより、半導体装置１０Ａの薄型化を図ることもできる。更に、バンプを用いていた従来の接続構造に比べ、隣接するポスト電極２２Ａの電極間ピッチを狭ピッチ化することが可能となり、よって半導体装置１０Ａの高密度化を図ることができる。
【００６６】
続いて、上記構成とされた半導体装置１０Ａの製造方法について説明する。図２Ａ乃至図４Ｄは、半導体装置１０Ａの製造方法を説明するための図である。尚、図２Ａ乃至図４Ｄにおいて、図１に示した構成と同一構成については同一符号を付してその説明を省略するものとする。
【００６７】
半導体装置１０Ａを製造するには、図２Ａに示すように、半導体チップ１１とインターポーザ基材２１Ａを用意する。半導体チップ１１は、周知の半導体製造プロセスを経ることにより製造されるものであり、回路形成面側（図中上面）にはバリアメタル１４により保護された電極１３が形成されている。
【００６８】
また、電極１３の形成位置以外はＳｉＯ２よりなる絶縁膜１５が形成されており、この絶縁膜１５により回路形成面に形成された電子回路は保護されている。この絶縁膜１５の少なくともインターポーザ基材２１Ａと接合される部位は、高精度に平滑化されている。
【００６９】
一方、インターポーザ基材２１Ａは、シリコンウエハーから切り出したものであり、半導体チップ１１に形成された電極１３と対応する位置には貫通孔３１Ａが形成されている。この貫通孔３１Ａは、電極１３の面積よりも広い断面積を有するよう構成されている。このインターポーザ基材２１Ａは、その表面全面に保護膜としてのＳｉＯ２膜（図示せず）が形成されている。
【００７０】
更に、インターポーザ基材２１Ａの表面で、少なくとも半導体チップ１１と接合される部位は、高精度に平滑化されている。この半導体チップ１１及びインターポーザ基材２１Ａに形成される接合面を平滑化する方法としては種々の方法が考えられるが、比較的安価な処理としてはラッピング等の研削法を用いることができ、また更に高精度の平坦面を形成しようとする場合にはＣＭＰ（化学機械研磨）またはドライエッチングを適用することも考えられる。
【００７１】
上記構成とされた半導体チップ１１及びインターポーザ基材２１Ａは、真空装置内に入れられる。そして貫通孔３１Ａと電極１３とを位置決めした上で、図２Ｂに示されるように、半導体チップ１１とインターポーザ基材２１Ａは、互いの平坦面（鏡面）同士が接触され続いて加圧される。これにより、平滑面同士は密着し、接着剤等を用いなくても各平滑面は一体化し、これにより半導体チップ１１とインターポーザ基材２１Ａは強固に接合された状態となる（一体化工程）。
【００７２】
一体化工程が終了すると、続いて貫通孔３１Ａ内でかつ半導体チップ１１の電極１３（バリアメタル１４）にポスト電極２２Ａを直接形成するポスト電極形成工程が実施される。このポスト電極形成工程では、先ず図２Ｃに示されるように、貫通孔３１Ａを封止すると共にインターポーザ基材２１Ａの上面が被覆されるよう第１の絶縁層２５を形成する。この第１の絶縁層２５はポリイミド樹脂であり、スピナー法或いはポッティング法を用いてインターポーザ基材２１Ａに形成することができる。
【００７３】
第１の絶縁層２５が形成されると、続いて図３Ａに示されるように、第１の絶縁層２５の上部に所定の開口部３３を有した第１のレジスト材３２が形成される。続いて、この第１のレジスト材３２をマスクとして第１の絶縁層２５を除去する処理が行なわれる。この除去処理が実施されることにより、図３Ｂに示すように電極用孔３４が形成されると共に、電極用孔３４の下端にバリアメタル１４が露出する。
【００７４】
次に、電極用孔３４内に銅めっきを実施し、これにより図３Ｃに示すように、電極用孔３４内にポスト電極２２Ａを形成する。この際、ポスト電極２２Ａはバリアメタル１４上に銅が直接析出されることにより形成されるため、ポスト電極２２Ａはバリアメタル１４（即ち、電極１３）上に直接形成された構成となる。尚、ポスト電極２２Ａの形成には、電解めっき法或いは無電解めっき法のいずれをも用いることが可能である。
【００７５】
上記したポスト電極形成工程が終了すると、続いて再配線層２３を形成する再配線形成工程が実施される。この再配線形成工程では、図４Ａに示すように、再配線層２３の形成位置に開口部３６を有したパターンの第２のレジスト材３５が形成される。この第２のレジスト材３５は、ホトレジスト材をインターポーザ基材２１Ａ上に塗布し、その後に露光及び現像処理を行うことにより形成される。
【００７６】
第２のレジスト材３５が形成されると、続いて開口部３６内に銅めっきを実施し、これにより図４Ｂに示すように、開口部３６内に再配線層２３を形成する。この際、ポスト電極２２Ａの上端部に直接再配線層２３が形成されるため、ポスト電極２２Ａと再配線層２３との電気的接続性は良好となる。尚、再配線層２３の形成方法についても、電解めっき法或いは無電解めっき法のいずれを用いることも可能である。
【００７７】
上記した再配線形成工程が終了すると、続いて再配線層２３上に外部接続端子２４を形成する外部接続電極形成工程が実施される。外部接続電極形成工程では、先ず第２のレジスト材３５を除去すると共に、これにより露出した第１の絶縁層２５及び再配線層２３の上部に第２の絶縁層２６を形成する。この第２の絶縁層２６は、第１の絶縁層２５と同質であるポリイミド樹脂により形成されている。
【００７８】
この第２の絶縁層２６の再配線層２３と対向する所定位置には、図４Ｃに示すように、開口部３７が形成される。本実施例では、開口部３７を再配線層２３のポスト電極２２Ａと接続する端部と反対側の端部に形成しているが、開口部３７の形成位置は任意に選定することが可能である。尚、開口部３７の形成方法としては、エッチング法或いはレーザ加工法等を用いることができる。
【００７９】
続いて、図４Ｄに示すように、上記の開口部３７にははんだボールよりなる外部接続端子２４が搭載され、熱処理することにより再配線層２３に接合させる。以上の一連の工程を実施することにより、図１に示す半導体装置１０Ａが製造される。
【００８０】
上記した製造方法によれば、一体化工程において半導体チップ１１とインターポーザ基材２１Ａは直接接触させることにより一体化される。このため、半導体チップ１１とインターポーザ２０Ａの接合に、従来必要とされたバンプやアンダーフィル樹脂を設ける必要が無くなり、製造工程の簡単化を図ることができる。
【００８１】
また、一体化工程の終了後に実施されるポスト電極形成工程では、貫通孔３１Ａ内にポスト電極２２Ａが形成される。この際、ポスト電極２２Ａは半導体チップ１１のバリアメタル１４（電極１３）に直接形成されるため、半導体チップ１１とインターポーザ２０Ａ間のインピーダンスの低減を図ることができ、電気的特性の向上を図ることができる。また、インターポーザ基材２１Ａに形成された貫通孔３１Ａ（実際には、内周に第１の絶縁層２５の膜が形成されている）を型としてポスト電極２２Ａが形成されるため、ポスト電極２２Ａの形成を簡単化することができる。
【００８２】
尚、上記実施例では、半導体チップ１１とインターポーザ基材２１Ａの接合位置における材質を同一材質（ＳｉＯ２）としたが、必ずしも半導体チップ１１とインターポーザ基材２１Ａの接合位置における材質を同一材質とする必要はない。例えば、ＳｉＯ２膜が存在しないＳｉのみからなるインターポーザ基材２１Ａであっても、接合面同士が平滑面であればＳｉＯ２よりなる絶縁膜１５と接触させるのみで接合することは可能である。
【００８３】
続いて、本発明の第２実施例について説明する。図５は、本発明の第２実施例である半導体装置１０Ｂを示しており、また図６Ａ，図６Ｂは半導体装置１０Ｂの製造方法を示している（一体化工程のみ示す）。尚、図５において、先の説明に用いた図１乃至図４Ｄに示した構成と同一構成については、同一符号を付してその説明を省略するものとする。また、後の説明に用いる図６Ａ以降の各図についても同様とする。
【００８４】
本実施例に係る半導体装置１０Ｂは、半導体チップ１１に形成されている絶縁膜１５の表面にチップ側ポリイミド膜１６（請求項に記載の第１の絶縁材層に相当する。以下、チップ側ＰＩ膜１６という）を形成すると共に、インターポーザ２０Ｂを構成するインターポーザ基材２１Ａの外周にインターポーザ側ポリイミド膜２８（請求項に記載の第２の絶縁材層に相当する。以下、インターポーザ側ＰＩ膜２８という）を形成したことを特徴とするものである。
【００８５】
本実施例では、チップ側ＰＩ膜１６を絶縁膜１５の表面全面（電極１３の形成位置は除く）に形成しており、またインターポーザ側ＰＩ膜２８はインターポーザ基材２１Ａの外周全面に形成されている。しかしながら、各ＰＩ膜１６，２８は必ずしも絶縁膜１５及びインターポーザ基材２１Ａの外周全面に形成しなければならないものではなく、少なくとも半導体チップ１１とインターポーザ基材２１Ａとの接合位置に形成されていればよい。
【００８６】
チップ側ＰＩ膜１６及びインターポーザ側ＰＩ膜２８の半導体チップ１１とインターポーザ基材２１Ａとが接合される位置は、高い平滑性を有した平滑面とされている。本実施例では、半導体チップ１１に形成されたチップ側ＰＩ膜１６と、インターポーザ基材２１Ａに形成されたインターポーザ側ＰＩ膜２８を接触させることにより、半導体チップ１１とインターポーザ基材２１Ａとを接合した構成とされている。
【００８７】
従って半導体装置１０Ｂの製造方法においては、一体化工程を実施する際、図６Ａに示すように予め半導体チップ１１側では絶縁膜１５上にチップ側ＰＩ膜１６を形成しておき、またインターポーザ基材２１Ａ側ではその表面（本実施例では、外周全面）にインターポーザ側ＰＩ膜２８を形成しておく。そして、上記構成とされた半導体チップ１１及びインターポーザ基材２１Ａは、真空装置内に入れられ、所定の真空環境下で互いの平坦面（鏡面）同士が接触され続いて加圧される。
【００８８】
これにより、図６Ｂに示されるように平滑面同士は密着し、接着剤等を用いなくても各平滑面は一体化し、これにより半導体チップ１１とインターポーザ基材２１Ａは強固に接合された状態となる。このように、半導体チップ１１及びインターポーザ基材２１Ａの表面にＰＩ膜１６，２８（樹脂膜）が被膜された状態であっても、接着剤等を用いなくても接触させ押圧するのみで半導体チップ１１とインターポーザ基材２１Ａとを接合することができる。
【００８９】
この際、ＰＩ膜１６，２８を半導体チップ１１及びインターポーザ基材２１Ａの接合位置のみに形成した場合には、接合に必要な高かい平滑性を持たせる領域を狭くすることができ、ＰＩ膜１６，２８の表面平滑化処理を容易化することができる。また、ＰＩ膜１６，２８を半導体チップ１１及びインターポーザ基材２１Ａの外周全面に形成した場合には、このＰＩ膜１６，２８を半導体チップ１１及びインターポーザ基材２１Ａを保護する保護層として機能させることができる。
【００９０】
尚、一体化工程が終了した後の工程は、図２Ａ乃至図４Ｄを用いて説明した第１実施例に係る半導体装置１０Ａの製造方法と同一であるため、その説明は省略する。
【００９１】
続いて、本発明の第３実施例について説明する。図７は、本発明の第３実施例である半導体装置１０Ｃを示しており、また図８Ａ乃至図８Ｃは半導体装置１０Ｃの製造方法を示している（ポスト電極形成工程及び一体化工程のみ示す）。
【００９２】
本実施例に係る半導体装置１０Ｃは、一体化工程を実施する前にポスト電極形成工程を実施することにより製造されたことを特徴とするものである。即ち、本実施例に係る半導体装置１０Ｃは、半導体チップ１１の電極１３（バリアメタル１４）上にポスト電極２２Ｂを直接形成した後、このポスト電極２２Ｂが形成された半導体チップ１１をインターポーザ基材２１Ａと直接接合させることにより製造される。
【００９３】
図８Ａに示すように、半導体チップ１１にポスト電極２２Ｂを形成するには、例えば次のような方法を用いることができる。即ち、先ず半導体チップ１１の回路形成面上に感光性を有したドライフィルムを貼着する。このドライフィルムの厚さは、ポスト電極２２Ｂの高さと等しく設定されている。続いて、このドライフィルムに露光及び現像処理を行うことにより、ポスト電極２２Ｂの形成位置に貫通孔を形成する。
【００９４】
この貫通孔が形成された状態で、その底部にはバリアメタル１４が露出した状態となる。続いて、銅めっきを行うことにより、ドライフィルムに形成された貫通孔内にポスト電極２２Ｂを形成する。この際，ポスト電極２２Ｂはバリアメタル１４（電極１３）上に直接形成された構成となる。続いて、ドライフィルムを剥離することにより、図８Ａに示すポスト電極２２Ｂが形成された半導体チップ１１が製造される。
【００９５】
上記したポスト電極形成工程が終了すると、続いて一体化工程が実施される。この一体化工程では、半導体チップ１１及びインターポーザ基材２１Ａは真空装置内に入れられ、所定の真空環境下で互いの平坦面（鏡面）同士が接触され続いて加圧される。これにより平滑面同士は密着し、接着剤等を用いなくても各平滑面は一体化し、図８Ｂに示されように、半導体チップ１１とインターポーザ基材２１Ａは強固に接合された状態となる。
【００９６】
この半導体チップ１１とインターポーザ基材２１Ａとが一体化した状態において、ポスト電極２２Ｂはインターポーザ基材２１Ａに形成されている貫通孔３１Ａ内に挿通された状態となっている。また、ポスト電極２２Ｂの直径は、貫通孔３１Ａの直径に対して小さいため、ポスト電極２２Ｂの外周面と貫通孔３１Ａの内周面との間には間隙が形成される。
【００９７】
上記の一体化工程が終了すると、第１の絶縁層２５の形成処理が実施される。この際、図８Ｃに示されるように、第１の絶縁層２５はポスト電極２２Ｂの外周面と貫通孔３１Ａの内周面との間の間隙内にも充填される。尚、第１の絶縁層２５の形成処理が終了した後の工程は、図２Ａ乃至図４Ｄを用いて説明した第１実施例に係る半導体装置１０Ａの製造方法と同一であるため、その説明は省略する。
【００９８】
上記のように本実施例に係る半導体装置１０Ｃ及びその製造方法によれば、ポスト電極形成工程の終了後に一体化工程を実施しているため、ポスト電極２２Ｂの形成はインターポーザ基材２１Ａに形成された貫通孔３１Ａに拘わらず形成することができる。即ち、前記した第１実施例に係る半導体装置１０Ａの製造方法と異なり、貫通孔３１Ａはポスト電極２２Ｂを形成するためのいわゆる型としては用いられていないため、ポスト電極２２Ｂと貫通孔３１Ａとを別個に形成することができる（但し、ポスト電極２２Ｂの直径を貫通孔３１Ａの直径に対して小さくする必要はある）。
【００９９】
このため、インターポーザ基材２１Ａに形成された貫通孔３１Ａを利用してポスト電極２２Ａを形成した第１実施例に係る製造方法に比べ、本実施例に係る半導体装置１０Ｃの製造方法によれば貫通孔３１Ａを容易に形成することができる。
【０１００】
また、第１実施例に係る製造方法では、貫通孔３１Ａを型としてポスト電極２２Ａを形成する構成であったため、貫通孔３１Ａの直径がそのままポスト電極２２Ａの直径を決める要因となっていた。
【０１０１】
インターポーザ基材２１Ａに対する穴あけ加工は、機械加工或いはレーザ加工が主である。これに対して本実施例では、感光性を有したドライフィルムに露光及び現像処理を行うことによりポスト電極２２Ｂの形成用の貫通孔を形成するため、貫通孔の微細化を図ることができる。これにより、ポスト電極２２Ｂの狭ピッチで配設することができ、半導体装置１０Ｃの高密度化を図ることができる。
【０１０２】
続いて、本発明の第４実施例について説明する。図９は、本発明の第４実施例である半導体装置１０Ｄを示しており、また図１０Ａ及び図１０Ｂは半導体装置１０Ｄの製造方法を示している（一体化工程のみ示す）。
【０１０３】
本実施例に係る半導体装置１０Ｄは、複数（図では２本のみ示す）のポスト電極２２Ａをひとつの貫通孔３１Ｂ内に配設したことを特徴としている。このため、図１０Ａに示すように、インターポーザ基材２１Ｂに形成される貫通孔３１Ｂは、前記した第１乃至第３実施例における貫通孔３１Ａに比べて広い面積を有した構成とされている。また一体化工程においては、図１０Ｂに示すように、インターポーザ基材２１Ｂの貫通孔３１Ｂが形成された縁部が半導体チップ１１と直接接合される構成となる。
【０１０４】
本実施例の構成とすることにより、ひとつの貫通孔３１Ｂ内に複数のポスト電極２２Ａが配設されるため、ポスト電極２２Ａの形成精度に比べ貫通孔３１Ｂの形成精度を低くすることができ、よって貫通孔３１Ｂの形成を容易化することができる。
【０１０５】
続いて、本発明の第５実施例について説明する。図１１は、本発明の第５実施例である半導体装置１０Ｅを示しており、また図１２Ａ乃至図１２Ｃは半導体装置１０Ｅの製造方法を示している（ポスト電極形成工程及び一体化工程のみ示す）。
【０１０６】
本実施例に係る半導体装置１０Ｅも第４実施例に係る半導体装置１０Ｄと同様に、複数のポスト電極２２Ｂがひとつの貫通孔３１Ｂ内に配設された構成とされている。よって、このポスト電極２２Ｂも、バリアメタル１４（電極１３）上に直接形成された構成となっている。
【０１０７】
また、ポスト電極２２Ｂは前記した第３実施例と同様に感光性を有したドライフィルムを用いて形成され、またポスト電極２２Ｂの形成のタイミングは一体化工程よりも先に実施される。更に本実施例では、半導体チップ１１にポスト電極２２Ｂが形成された後、ポスト電極２２Ｂを保護する保護層１７を形成することを特徴としている。
【０１０８】
保護層１７は、絶縁材よりなる。具体的には、本実施例ではポスト電極２２Ｂの形成に用いたドライフィルムを剥離することなく、そのまま保護層１７として使用した構成としている（保護層形成工程）。この構成とすることにより、ドライフィルムを剥離する工程を無くすることができ、新たに保護層１７を設ける構成に比べて製造工程の短縮及び部品点数の削減を図ることができる。但し、保護層１７の形成方法は本実施例の製造方法に限定されるものではなく、他の方法（例えば、レジスト等を利用する方法）を用いてもよい。
【０１０９】
上記したポスト電極２２Ｂを形成するポスト電極形成工程、及び保護層１７を形成する保護層形成工程が終了すると、一体化工程が実施される。この一体化工程では、所定の真空環境下で半導体チップ１１及びインターポーザ基材２１Ｂの平坦面（鏡面）同士が接触加圧される（図１２Ａ参照）。
【０１１０】
これにより平滑面同士は密着し、接着剤等を用いなくても各平滑面は一体化し、図１２Ｂに示されように、半導体チップ１１とインターポーザ基材２１Ｂは強固に接合された状態となる。この接合状態において、保護層１７の外周と貫通孔３１Ｂの内周との間には、図１２Ｂに示されように間隙が形成されるよう構成されている
上記の一体化工程が終了すると、第１の絶縁層２５の形成処理が実施される。この際、図１２Ｃに示されるように、第１の絶縁層２５は保護層１７の外周面と貫通孔３１Ｂの内周面との間の間隙内にも充填される。尚、第１の絶縁層２５の形成処理が終了した後の工程は、図２Ａ乃至図４Ｄを用いて説明した第１実施例に係る半導体装置１０Ａの製造方法と同一であるため、その説明は省略する。
【０１１１】
上記のように本実施例では、ポスト電極２２Ｂを絶縁材よりなる保護層１７で保持する構成としているため、狭ピッチ化に伴いポスト電極２２Ｂが微細化しても、半導体チップ１１上に直接形成されたポスト電極２２Ｂを確実に保護するこができる。更に、ポスト電極２２Ｂを貫通孔３１Ｂに挿入する際、ポスト電極２２Ｂ（特に貫通孔３１Ｂの内周に近いポスト電極２２Ｂ）がインターポーザ基材２１Ｂと衝突して破損することを防止することができる。
【０１１２】
続いて、本発明の第６乃至第８実施例について説明する。図１３は第６実施例である半導体装置１０Ｆを示しており、図１４は第７実施例である半導体装置１０Ｇを示しており、更に図１５は第８実施例である半導体装置１０Ｈを示している。各実施例に係る半導体装置１０Ｆ〜１０Ｈは、上記した第１乃至第５実施例に係る半導体装置１０Ａ〜１０Ｅにおいて、更に薄型化を図れるよう構成したものである。
【０１１３】
図１３に示す半導体装置１０Ｆは、インターポーザ２０Ｆをインターポーザ基材２１Ｃと補強部材２９とにより構成したことを特徴としている。インターポーザ基材２１Ｃは、第１乃至第５実施例に係る半導体装置１０Ａ〜１０Ｅで用いていたインターポーザ基材２１Ａ，２１Ｂに比べて薄く形成されている。しかしながら、このインターポーザ基材２１Ｃにはスティフナーとして機能する補強部材２９が設けられており、所定の機械的強度を維持するよう構成されている。
【０１１４】
補強部材２９は中央に開口部３８が形成されており、この開口部３８の面積はインターポーザ基材２１Ｃに形成された貫通孔３１Ｂの面積及び半導体チップ１１の面積よりも広く設定されている。即ち、半導体チップ１１がインターポーザ基材２１Ｃに直接的に一体化した状態において、補強部材２９とインターポーザ基材２１Ｃとの間には段差部３９が形成され、この段差部３９内に半導体チップ１１が収納された構成となっている。この構成とすることにより、半導体チップ１１はインターポーザ２０Ｆに形成された段差部３９内（窪んだ部分）に収納できるため、半導体装置１０Ｆの薄型化を図ることができる。
【０１１５】
図１４に示す半導体装置１０Ｇは、別個に補強部材２９を設けることなく、インターポーザ基材２１Ｄに直接に段差部３０を形成したことを特徴とするものである。更に、図１５に示す半導体装置１０Ｈは、インターポーザ基材２１Ｅに形成する貫通孔３１Ｃの面積を半導体チップ１１の面積よりも大きくすることにより、半導体チップ１１を貫通孔３１Ｃ内に収納するよう構成したものである。いずれの構成の半導体装置１０Ｇ，１０Ｈであっても、半導体チップ１１の高さの一部或いは全部がインターポーザ基材２１Ｄ，２１Ｅの厚さと重なるため、半導体装置１０Ｇ，１０Ｈの薄型化を図ることができる。
【０１１６】
続いて、本発明の第９乃至第１２実施例について説明する。図１６及び図１７は第９実施例である半導体装置１０Ｉを示している。また、図１８は第１０実施例である半導体装置１０Ｊの断面図であり、図１９は第１１実施例である半導体装置１０Ｋの断面図であり、図２０は第１２実施例である半導体装置１０Ｌの断面図である。
【０１１７】
この図１６乃至図２０に示す半導体装置１０Ｉ〜１０Ｌは、いずれもインターポーザ２０Ｉ〜２１Ｈに複数の半導体チップ１１を配設したことを特徴としている。尚、図１６以降の各図において、先の説明に用いた図１乃至図１５に示した構成と同一構成については同一符号を付してその説明を省略するものとする。
【０１１８】
図１６及び図１７に示す第９実施例に係る半導体装置１０Ｉは、インターポーザ２０Ｉのインターポーザ基材２１Ｆに貫通孔が形成されていない構成である。即ち、インターポーザ基材２１Ｆは、複数のキャビティ部４０Ａがインターポーザ基材２１Ｆの下面から形成されており、この各キャビティ部４０Ａの天面部分に半導体チップ１１が接合されることにより、複数の半導体チップ１１がインターポーザ２０Ｉに配設された構成とされている。このため図１７に示すように、半導体チップ１１はインターポーザ基材２１Ｆの天板部４２に隠れ、半導体装置１０Ｉの外部からは見えない構成となっている。
【０１１９】
また、各半導体チップ１１は、その背面部１１ａがキャビティ部４０Ａに接合することによりインターポーザ基材２１Ｆに固定される。また、半導体チップ１１とインターポーザ基材２１Ｆとの接合は、前記した各実施例と同様に微小基材面接合方法を用いて接合される。
【０１２０】
この際、複数の半導体チップ１１は、インターポーザ基材２１Ｆに同時に一括的に接合させる。即ち、複数の半導体チップ１１は、インターポーザ基材２１Ｆへの接合は、いわゆるバッジ処理により行なわれる。これにより、半導体チップ１１のインターポーザ基材２１Ｆへの接合処理を効率よく実施することができる。
【０１２１】
一方、前記したように微小基材面接合方法を用いる場合には、接合されるもの同士の材質は同一或いは同種であることが望ましい。このため、本実施例では、インターポーザ基材２１Ｆの材質としてシリコン或はガラスを用いている。これにより、半導体チップ１１とインターポーザ基材２１Ｆとの接合力を高めることができ、半導体装置１０Ｉの信頼性を高めることができる。
【０１２２】
また、複数の半導体チップ１１を同一のインターポーザ基材２１Ｆに接合する構成では、個々の半導体チップ１１のインターポーザ基材２１Ｆに対する接合強度を高めることが半導体装置１０Ｉの信頼性を高める点から重要である。この点、本実施例では半導体チップ１１の背面部１１ａの全面がキャビティ部４０Ａに微小基材面接合しているため、半導体チップ１１とインターポーザ基材２１Ｆとの接合面積を広くすることができ、半導体チップ１１の取付け強度を高めることができる。
【０１２３】
図１８に示す第１０実施例に係る半導体装置１０Ｊは、インターポーザ基材２１Ｇの下面よりキャビティ部４０Ｂを形成すると共に、天板部４２の半導体チップ１１と対向する所定部分に開口部４３を形成したことを特徴とするものである。本実施例では、天板部４２の開口部４３の外周縁が半導体チップ１１の背面部１１ａと微小基材面接合した構成となっている。
【０１２４】
本実施例のようにインターポーザ基材２１Ｇに開口部４３を形成することにより、半導体チップ１１の背面部１１ａは、外部に露出した構成となる。これにより、半導体チップ１１で発生する熱を効率よく放熱することができ、半導体チップ１１が熱により誤動作したり損傷したりすることを確実に防止することができる。
【０１２５】
図１９に示す第１１実施例に係る半導体装置１０Ｋは、インターポーザ基材２１Ｇに下面から形成されるキャビティ部４０Ｂ形成すると共に、天板部４２の開口部４３及び半導体チップ１１の配設位置を除き接着剤４４を配設したことを特徴とするものである。
【０１２６】
本実施例に係る半導体装置１０Ｋは、図１８に示した第１０実施例に係る半導体装置１０Ｊと同様に、インターポーザ基材２１Ｇの天板部４２で半導体チップ１１の背面部１１ａと対向する位置に開口部４３が形成されており、これにより半導体チップ１１の放熱効率の向上を図っている。しかしながら、開口部４３を形成することにより放熱効率は向上するものの、天板部４２と半導体チップ１１との接合面積が狭くなり、図１８に示した半導体装置１０Ｊに比べ、半導体チップ１１のインターポーザ基材２１Ｇに対する接合強度は弱くなる。
【０１２７】
そこで、本実施例では複数の半導体チップ１１をインターポーザ基材２１Ｇに微小基材面接合した後、キャビティ部４０Ｂ内に接着剤４４を配設する構成とした。この接着剤４４は例えば熱硬化型の樹脂であり、硬化した後には半導体チップ１１を保護しうる強度を有するものが選定されている。よって、本実施例に係る半導体装置１０Ｋによれば、半導体チップ１１の放熱効率を高く維持しつつ、半導体チップ１１のインターポーザ基材２１Ｇに対する機械的強度を高めることができる。
【０１２８】
図２０に示す第１２実施例に係る半導体装置１０Ｌは、インターポーザ基材２１Ｈに上面から複数のキャビティ部４０Ｃを形成し、その各キャビティ部４０Ｃの底板部４５に貫通孔３１Ｄを形成した構成とされている。そして、底板部４５の貫通孔３１Ｄが形成された縁部に半導体チップ１１の絶縁膜１５が微小基材面接合することにより、インターポーザ基材２１Ｈに固定される構成とされている。また、ポスト電極２２Ａは貫通孔３１Ｄを介してインターポーザ基材２１Ｈの下面側に延出するよう構成されている。
【０１２９】
更に、キャビティ部４０Ｃの深さは、半導体チップ１１の厚さと略等しくなるよう設定されている。従って、半導体チップ１１がインターポーザ基材２１Ｈに接合された状態において、半導体チップ１１はインターポーザ基材２１Ｈの内部に位置する構成となる。これにより、半導体チップ１１及び絶縁層２５，２６がインターポーザ基材２１Ｈから突出する量を小さくでき、半導体装置１０Ｌの薄型化を図ることができる。
【０１３０】
続いて、本発明の第１３及び第１４実施例について説明する。図２１は第１３実施例である半導体装置１０Ｍの断面図であり、図２２は第１３実施例である半導体装置１０Ｍの斜視図である。また、図２３は第１４実施例である半導体装置１０Ｎの断面図である。
【０１３１】
この図２１乃至図２３に示す半導体装置１０Ｍ，１０Ｎは、いずれも半導体チップ１１のインターポーザ２０Ｍ，２０Ｎに対する接合強度を高めるために接合補助部材２７を設けたことを特徴としている。
【０１３２】
図２１及び図２２に示す第１３実施例に係る半導体装置１０Ｍは、図２０に示した第１２実施例に係る半導体装置１０Ｌに接合補助部材２７を設けたものである。具体的には、キャビティ部４０Ｃ内の底板部４５の上面と、半導体チップ１１の外周側面との間に接合補助部材２７を設けた構成としている。このため、図２２に示すように、半導体装置１０Ｍを外観視した場合、半導体チップ１１の外周位置に接合補助部材２７がキャビティ部４０Ｃから露出した状態となる。
【０１３３】
また、図２３に示す第１４実施例に係る半導体装置１０Ｍは、図１８に示した第１０実施例に係る半導体装置１０Ｎに接合補助部材２７を設けたものである。具体的には、キャビティ部４０Ｃ内の天板部４２の上下両面と、半導体チップ１１の外周側面及び背面部１１ａとの間に接合補助部材２７を設けた構成としている。よって、第１３及び１４実施例に係る半導体装置１０Ｍ，１０Ｎによっても、半導体チップ１１の放熱効率を高く維持しつつ、半導体チップ１１とインターポーザ基材２１Ｇ，２１Ｈとの機械的強度を高めることができる。
【０１３４】
続いて、本発明の第１５乃至第１７実施例について説明する。図２４は第１５実施例である半導体装置１０Ｐを示す断面図であり、図２５は半導体装置１０Ｐの斜視図である。また、図２６は第１６実施例である半導体装置１０Ｑを示す断面図であり、図２７は第１７実施例である半導体装置１０Ｒを示す断面図である。
【０１３５】
この図２４乃至図２７に示す各半導体装置１０Ｐ〜１０Ｒは、いずれも半導体チップ１１を封止するようインターポーザ基材２１Ｇ，２１Ｈ，２１Ｉに封止樹脂４６Ａ，４６Ｂを設けたことを特徴としている。
【０１３６】
図２４に示す半導体装置１０Ｐは、インターポーザ基材２１Ｉに形成されたキャビティ部４０Ｄに半導体チップ１１を接合した後、キャビティ部４０Ｄと半導体チップ１１との離間部分に封止樹脂４６Ａを配設した構成としている。この封止樹脂４６Ａは、基材となる樹脂（例えば、エポキシ系樹脂）にシリコンをフィラーとして混入したものである。また、基材となる樹脂に高熱伝導性のものを用いて、放熱性を向上させることが望ましい。
【０１３７】
また、キャビティ部４０Ｄと半導体チップ１１との離間部分に封止樹脂４６Ａを導入する具体的な方法としては、スクリーン印刷法を用いることができる。このスクリーン印刷法を実施する際、スクリーンを用いることなく、直接半導体チップ１１が接合されたインターポーザ基材２１Ｉの上部にスキージを用いてスクリーン印刷を行うことが可能である。この方法を用いた場合には、スクリーンが不要となるため、封止樹脂４６Ａを配設する処理の簡単化を図ることができる。
【０１３８】
上記のようにしてキャビティ部４０Ｄと半導体チップ１１との離間部分に封止樹脂４６Ａが配設されることにより、半導体チップ１１はインターポーザ基材２１Ｉに封止樹脂４６Ａにより封止された状態で固定される。これにより、半導体チップ１１の保護を確実に図ることができると共に、接合補助部材２７（図２１〜図２３参照）及び接着剤４４（図１９参照）を設けるのと同様に、インターポーザ基材２１Ｉに対する半導体チップ１１の取付け強度を高めることができる。
【０１３９】
また、上記のように封止樹脂４６Ａとして、基材となる樹脂（例えば、エポキシ系樹脂）にシリコンをフィラーとして混入したものを用いている。即ち、封止樹脂４６Ａは、インターポーザ基材２１Ｉと同一材質のフィラーが混入された構成とされている。これにより、封止樹脂４６Ａとインターポーザ基材２１Ｉの熱膨張差を小さくすることができ、封止樹脂４６Ａを設けても半導体装置１０Ｐに反りが発生することを防止することができる。
【０１４０】
図２６及び図２７に示す半導体装置１０Ｑ，１０Ｒは、モールド法を用いて封止樹脂４６Ｂを形成したことを特徴としている。モールド法を用いて封止樹脂４６Ｂを形成する場合、図２４及び図２５に示したスクリーン印刷法により封止樹脂４６Ａを形成する方法と異なり、形成される封止樹脂４６Ｂの形状の自由度を高めることができる。
【０１４１】
即ち、封止樹脂４６Ｂは金型（図示せず）を用いて成型されることとなるため、金型に形成されるキャビティを適宜選定することにより、任意の形状の封止樹脂４６Ｂを形成することが可能となる。図２６及び図２７に示す例では、インターポーザ基材２１Ｇ，２１Ｈの表面に対し、封止樹脂４６Ｂを高さΔＨだけ高くなるよう形成したものである。
【０１４２】
このように、インターポーザ基材２１Ｇ，２１Ｈに拘わらず封止樹脂４６Ｂを形成することが可能となることにより、半導体装置１０Ｑ，１０Ｒの機械的強度を任意に設定することが可能となる。また、モールド法を用いて封止樹脂４６Ｂを形成することにより、一括的に複数の封止樹脂４６Ｂを形成することが可能となり、製造効率を高めることができる。尚、封止樹脂４６Ｂにインターポーザ基材２１Ｇ，２１Ｈと同一材質のフィラーを混入することにより、半導体装置１０Ｑ，１０Ｒに反りが発生することを防止する構成としてもよい。
【０１４３】
続いて、本発明の第１８乃至第２０実施例について説明する。図２８は第１８実施例である電子装置１０Ｓを示す断面図であり、図２９は第１９実施例である電子装置１０Ｔを示す断面図であり、図３０は第２０実施例である電子装置１０Ｕを示す断面図である。
【０１４４】
前記した各実施例に係る電子装置１０Ａ〜１０Ｒでは、インターポーザ基材２１Ａ〜２１Ｉに搭載される電子素子として半導体チップ１１を用いた例を示した。これに対して第１８乃至第２０実施例では、電子素子として受動素子であるチップ部品５０Ａ〜５０Ｃを用いたことを特徴としている。このチップ部品５０Ａ〜５０Ｃは、具体的にはチップコンデンサー，チップ抵抗等である。
【０１４５】
この各チップ部品５０Ａ〜５０Ｃは、抵抗或はコンデンサーがウェハ等の基板上に形成された後、この基板をダイシングすることにより個片化したものである。このダイシングの際、ダイシングブレードの刃先角や刃幅を適宜選定したり、またダイシング方法としてハーフダイシングを用いたりすることにより、各チップ部品５０Ａ〜５０Ｃは種々の形状を有した構成とされている。具体的には、チップ部品５０Ａはベベルカット型のものであり、チップ部品５０Ｂはステップカット型のものであり、チップ部品５０ＣはＶ字カット型のものである。
【０１４６】
図２８に示す電子装置１０Ｓは、インターポーザ基材２１Ｊに形成された貫通孔５１にチップ部品５０Ａ〜５０Ｃを装着したものである。このチップ部品５０Ａ〜５０Ｃとインターポーザ基材２１Ｊは、前記した各実施例と同様に微小基材面接合方法を用いて接合されている。また、ポスト電極２２Ａはチップ部品５０Ａから５０Ｃの電極１３に直接形成された構成とされている。
【０１４７】
従って、上記した各実施例と同様に、受動素子であるチップ部品５０Ａ〜５０Ｃを用いても接合にバンプやアンダーフィル樹脂を設ける必要が無くなり、部品点数の削減を図ることができる。また、インターポーザ２０Ｓはポスト電極２２Ａによりチップ部品５０Ａ〜５０Ｃと電気的に接続されるため、バンプによる接続構造に比べて電極間ピッチを狭ピッチ化することが可能となり、よって電子装置１０Ｓの高密度化を図ることができる。
【０１４８】
更に、チップ部品５０Ａ〜５０Ｃとインターポーザ基材２１Ｊは微小基材面接合により直接接触させることにより一体化されているため、バンプとアンダーフィル樹脂を用いた接合力よりも強い接合力でチップ部品５０Ａ〜５０Ｃとインターポーザ基材２１Ｊとを接合することができる。これにより、電子装置１０Ｓの信頼性を高めることができる。
【０１４９】
図２９に示す電子装置１０Ｔは、インターポーザ２０Ｔを構成するインターポーザ基材２１Ｋとして、シリコンよりなる平板基板を用いたことを特徴としている。また、チップ部品５０Ａ〜５０Ｃは、その背面をインターポーザ基材２１Ｋに微小基材面接合により直接接合された構成としている。
【０１５０】
更に、図３０に示す電子装置１０Ｕは、インターポーザ２０Ｕを構成するインターポーザ基材２１Ｌにキャビティ４０Ｅを形成し、このキャビティ４０Ｅ内にチップ部品５０Ａ〜５０Ｃを接合したことを特徴とするものである。本実施例においても、チップ部品５０Ａ〜５０Ｃは、その背面をインターポーザ基材２１Ｌに微小基材面接合により直接接合された構成としている。図２９及び図３０に示す電子装置１０Ｔ，１０Ｕによれば、チップ部品５０Ａ〜５０Ｃの背面全面がインターポーザ基材２１Ｋ，２１Ｌに微小基材面接合されているため、接合強度を高めることができ、電子装置１０Ｔ，１０Ｕの信頼性を高めることができる。
【０１５１】
続いて、本発明の第２１実施例について説明する。図３１は第２１実施例である電子装置１０Ｖを示す断面図であり、図３２は図３１におけるＡ−Ａ線に沿う断面図である。
【０１５２】
前記した各実施例に係る電子体装置（半導体装置）１０Ａ〜１０Ｒではインターポーザ２０Ａ〜２０Ｒに搭載される電子素子として半導体チップ１１を用いた例を示し、また第１８乃至第２０実施例に係る１０Ｓ〜１０Ｕではインターポーザ２０Ｓ〜２０Ｕに搭載される電子素子として受動素子であるチップ部品５０Ａ〜５０Ｃを用いた例を示した。
【０１５３】
これに対して本実施例に係る電子装置１０Ｖは、電子素子として光学デバイスを用いたことを特徴としている。具体的には、本実施例では光学デバイスとして発光素子５５及び受光素子５６を用い、これを光導波路により光学的に接続した構成としている。
【０１５４】
電子装置１０Ｖは、大略するとインターポーザ２０Ｖ、発光素子５５，受光素子５６等により構成されている。インターポーザ２０Ｖは、インターポーザ基材２１Ｍに、第１のクラッド層５２，第２のクラッド層５３，及びコア層５４を積層した構造とされている。
【０１５５】
インターポーザ基材２１Ｍはシリコン基板であり、第１のクラッド層５２が配設される側の面は平滑面（鏡面）とされている。また、このインターポーザ基材２１Ｍの所定位置には、周知の薄膜形成技術を用いて配線パターン５９がパターン形成されている。
【０１５６】
第１のクラッド層５２はガラス材料よりなり、その所定位置にはコア層５４を形成するための溝が所定のパターンで形成されている（図３２参照）。この溝内には、コア層５４が形成される。このコア層５４が形成された第１のクラッド層５２の表面には、更に第２のクラッド層５３が形成される。この第２のクラッド層５３は第１のクラッド層５２と同一の材料であるガラス材料により形成されている。
【０１５７】
また、コア層５４の屈折率ｎ１は、第１のクラッド層５２及び第２のクラッド層５３の屈折率ｎ２よりも大きく設定されている（ｎ１>ｎ２）。このため、コア層５４に光が進行すると、この光はコア層５４内で全反射を繰り返す。これにより、コア層５４に進入した光は、コア層５４内を伝送される構成となる。
【０１５８】
上記構成とされたインターポーザ２０Ｖは、所定位置に開口部６２，６３が形成されている。開口部６２は発光素子５５の配設位置に設けられており、また開口部６３は受光素子５６の形成位置に設けられている。この開口部６２，６３が形成された位置では、鏡面とされたインターポーザ基材２１Ｍの表面が露出した状態となっている。
【０１５９】
発光素子５５は、このインターポーザ基材２１Ｍに形成された開口部６２内に挿入される。同様に、受光素子５６もインターポーザ基材２１Ｍに形成された開口部６３内に挿入される。この際、発光素子５５及び受光素子５６のインターポーザ基材２１Ｍと対向する面は平滑面（鏡面）とされている。
【０１６０】
よって、上記した各実施例と同様に、真空環境下において発光素子５５及び受光素子５６をインターポーザ基材２１Ｍに押圧することにより平滑面同士は密着する。よって、発光素子５５及び受光素子５６とインターポーザ基材２１Ｍは、接着剤等を用いなくても一体化し強固に接合された状態となる（微小基材面接合方法）。
【０１６１】
発光素子５５はホトダイオードであり、側部に光を発射する発光部５５Ａが形成されている。開口部６２が形成されることによりこの開口部６２に露出したコア層５４の図中左端部は、発光素子５５に形成された発光部５５Ａと対向するよう構成されている。よって、発光素子５５で生成された光は、開口部６２と開口部６３との間に位置するコア層５４に進入する。
【０１６２】
また、発光素子５５は、図中下面に電極５５Ｂが形成されている。この電極５５Ｂにはポスト電極６０が立設されており、その下端部には外部接続端子２４が形成されている。
【０１６３】
一方、開口部６３には前記のように受光素子５６が配設される。受光素子５６はホトダイオードであり、本実施例では受光部５６Ａが図中下面に、電極５６Ｂが図中上面に形成されている。
【０１６４】
開口部６３の形状は受光素子５６よりも大きく形成されており、受光素子５６と共に反射部材５７が配設されるよう構成されている。この反射部材５７は反射面５７Ａを有しており、この反射面５７Ａは開口部６３に露出したコア層５４の図中右端部と対向するよう構成されている。また、反射面５７Ａの角度は、発光素子５５で発光されコア層５４の右端部から出射した光が、受光素子５６の受光部５６Ａに照射されるよう構成されている。
【０１６５】
従って、インターポーザ２０Ｖに配設された発光素子５５と受光素子５６は、導波路として機能する第１及び第２のクラッド層５２，５３とコア層５４により光学的に接続された構成となり、発光素子５５と受光素子５６との間で信号の送信が可能となる。これにより、電子装置１０Ｖ内で損失のない精度の高い信号送信を行うことができ、電子装置１０Ｖの信頼性を高めることができる。
【０１６６】
また、受光素子５６に形成されている電極５６Ｂは、インターポーザ基材２１Ｍに形成されている配線パターン５９の図中左端部と電気的に接続されている。また、各クラッド層５２，５３及びコア層５４の配線パターン５９の図中右端部と対向する位置には、貫通電極６１が形成されている。
【０１６７】
この貫通電極６１の図中上端部は配線パターン５９と電気的に接続されており、下端部には外部接続端子２４が形成されている。尚、発光素子５５の電極５５Ｂの形成された側の開口部６２及び第２のクラッド層５３の表面には絶縁層５８が形成されており、インターポーザ２０Ｖの保護が図られている。
【０１６８】
このように本実施例においても、発光素子５５及び受光素子５６とインターポーザ２０Ｖ（インターポーザ基材２１Ｍ）とを直接接触させることにより一体化しているため、従来行なわれていたバンプとアンダーフィル樹脂を用いて半導体チップとインターポーザとを接合する構造に比べ、強い接合力で両者を接合することができる。また、バンプ（はんだ）やアンダーフィル樹脂を用いないことにより、発光素子５５及び受光素子５６とコア層５４とが光学的に接続される部位にはんだ、フラックス、樹脂等の不要物が侵入し汚染することを防止でき、光信号の送受信を確実に行うことができる。よって、これによっても電子装置１０Ｖの信頼性を高めることができる。
【図面の簡単な説明】
【０１６９】
【図１】図１は、本発明の第１実施例である半導体装置を示す断面図である。
【図２Ａ】図２Ａは、第１実施例である半導体装置の製造方法を説明するための図である（その１）。
【図２Ｂ】図２Ｂは、第１実施例である半導体装置の製造方法を説明するための図である（その２）。
【図２Ｃ】図２Ｃは、第１実施例である半導体装置の製造方法を説明するための図である（その３）。
【図３Ａ】図３Ａは、第１実施例である半導体装置の製造方法を説明するための図である（その４）。
【図３Ｂ】図３Ｂは、第１実施例である半導体装置の製造方法を説明するための図である（その５）。
【図３Ｃ】図３Ｃは、第１実施例である半導体装置の製造方法を説明するための図である（その６）。
【図４Ａ】図４Ａは、第１実施例である半導体装置の製造方法を説明するための図である（その７）。
【図４Ｂ】図４Ｂは、第１実施例である半導体装置の製造方法を説明するための図である（その８）。
【図４Ｃ】図４Ｃは、第１実施例である半導体装置の製造方法を説明するための図である（その９）。
【図４Ｄ】図４Ｄは、第１実施例である半導体装置の製造方法を説明するための図である（その１０）。
【図５】図５は、本発明の第２実施例である半導体装置を示す断面図である。
【図６Ａ】図６Ａは、第２実施例である半導体装置の製造方法を説明するための図である（その１）。
【図６Ｂ】図６Ｂは、第２実施例である半導体装置の製造方法を説明するための図である（その２）。
【図７】図７は、本発明の第３実施例である半導体装置を示す断面図である。
【図８Ａ】図８Ａは、第３実施例である半導体装置の製造方法を説明するための図である（その１）。
【図８Ｂ】図８Ｂは、第３実施例である半導体装置の製造方法を説明するための図である（その２）。
【図８Ｃ】図８Ｃは、第３実施例である半導体装置の製造方法を説明するための図である（その３）。
【図９】図９は、本発明の第４実施例である半導体装置を示す断面図である。
【図１０Ａ】図１０Ａは、第４実施例である半導体装置の製造方法を説明するための図である（その１）。
【図１０Ｂ】図１０Ｂは、第４実施例である半導体装置の製造方法を説明するための図である（その２）。
【図１１】図１１は、本発明の第５実施例である半導体装置を示す断面図である。
【図１２Ａ】図１２Ａは、第５実施例である半導体装置の製造方法を説明するための図である（その１）。
【図１２Ｂ】図１２Ｂは、第５実施例である半導体装置の製造方法を説明するための図である（その２）。
【図１２Ｃ】図１２Ｃは、第５実施例である半導体装置の製造方法を説明するための図である（その３）。
【図１３】図１３は、本発明の第６実施例である半導体装置を示す断面図である。
【図１４】図１４は、本発明の第７実施例である半導体装置を示す断面図である。
【図１５】図１５は、本発明の第８実施例である半導体装置を示す断面図である。
【図１６】図１６は、本発明の第９実施例である半導体装置を示す断面図である。
【図１７】図１７は、本発明の第９実施例である半導体装置を示す斜視図である。
【図１８】図１８は、本発明の第１０実施例である半導体装置を示す断面図である。
【図１９】図１９は、本発明の第１１実施例である半導体装置を示す断面図である。
【図２０】図２０は、本発明の第１２実施例である半導体装置を示す断面図である。
【図２１】図２１は、本発明の第１３実施例である半導体装置を示す断面図である。
【図２２】図２２は、本発明の第１３実施例である半導体装置を示す斜視図である。
【図２３】図２３は、本発明の第１４実施例である半導体装置を示す断面図である。
【図２４】図２４は、本発明の第１５実施例である半導体装置を示す断面図である。
【図２５】図２５は、本発明の第１５実施例である半導体装置を示す斜視図である。
【図２６】図２６は、本発明の第１６実施例である半導体装置を示す断面図である。
【図２７】図２７は、本発明の第１７実施例である半導体装置を示す断面図である。
【図２８】図２８は、本発明の第１８実施例である電子装置を示す断面図である。
【図２９】図２９は、本発明の第１９実施例である電子装置を示す断面図である。
【図３０】図３０は、本発明の第２０実施例である電子装置を示す断面図である。
【図３１】図３１は、本発明の第２１実施例である電子装置を示す断面図である。
【図３２】図３２は、図３１におけるＡ−Ａ線に沿う断面図である。
【符号の説明】
【０１７０】
１０Ａ〜１０Ｒ  半導体装置
１０Ｓ〜１０Ｖ  電子装置
１１  半導体チップ
１３  電極
１４  バリアメタル
１５  絶縁膜
１６  チップ側ＰＩ膜
１７  保護層
２０Ａ〜２０Ｖ  インターポーザ
２１Ａ〜２１Ｍ  インターポーザ基材
２２Ａ，２２Ｂ  ポスト電極
２３  再配線層
２４  外部接続端子
２５  第１の絶縁層
２６  第２の絶縁層
２７  接合補助部材
２８  インターポーザ側ＰＩ膜
２９  補強部材
３０，３９  段差部
３１Ａ〜３１Ｃ  貫通孔
３２  第１のレジスト材
３３，３６，３７  開口部
３４  電極用孔
３５  第２のレジスト材
４０Ａ〜４０Ｄ  キャビティ部
４６Ａ，４６Ｂ  封止樹脂
５０Ａ〜５０Ｃ  チップ部品
５２  第１のクラッド層
５３  第２のクラッド層
５４  コア層
５５  発光素子
５６  受光素子
５７  販社部材
５９  配線パターン
６０，６１  ポスト状電極
【図１】
0004351214.tif 000002
【図２Ａ】
0004351214.tif 000003
【図２Ｂ】
0004351214.tif 000004
【図２Ｃ】
0004351214.tif 000005
【図３Ａ】
0004351214.tif 000006
【図３Ｂ】
0004351214.tif 000007
【図３Ｃ】
0004351214.tif 000008
【図４Ａ】
0004351214.tif 000009
【図４Ｂ】
0004351214.tif 000010
【図４Ｃ】
0004351214.tif 000011
【図４Ｄ】
0004351214.tif 000012
【図５】
0004351214.tif 000013
【図６Ａ】
0004351214.tif 000014
【図６Ｂ】
0004351214.tif 000015
【図７】
0004351214.tif 000016
【図８Ａ】
0004351214.tif 000017
【図８Ｂ】
0004351214.tif 000018
【図８Ｃ】
0004351214.tif 000019
【図９】
0004351214.tif 000020
【図１０Ａ】
0004351214.tif 000021
【図１０Ｂ】
0004351214.tif 000022
【図１１】
0004351214.tif 000023
【図１２Ａ】
0004351214.tif 000024
【図１２Ｂ】
0004351214.tif 000025
【図１２Ｃ】
0004351214.tif 000026
【図１３】
0004351214.tif 000027
【図１４】
0004351214.tif 000028
【図１５】
0004351214.tif 000029
【図１６】
0004351214.tif 000030
【図１７】
0004351214.tif 000031
【図１８】
0004351214.tif 000032
【図１９】
0004351214.tif 000033
【図２０】
0004351214.tif 000034
【図２１】
0004351214.tif 000035
【図２２】
0004351214.tif 000036
【図２３】
0004351214.tif 000037
【図２４】
0004351214.tif 000038
【図２５】
0004351214.tif 000039
【図２６】
0004351214.tif 000040
【図２７】
0004351214.tif 000041
【図２８】
0004351214.tif 000042
【図２９】
0004351214.tif 000043
【図３０】
0004351214.tif 000044
【図３１】
0004351214.tif 000045
【図３２】
0004351214.tif 000046