(57)【特許請求の範囲】
【請求項１】
（ａ）化合物半導体基板の表面領域に活性領域を取り囲む素子間分離領域を形成する工程と、
（ｂ）前記化合物半導体基板上にキャパシタ素子の下部電極およびキャパシタ誘電体膜を形成する工程と、
（ｃ）前記工程（ｂ）の後に、前記活性領域を選択的にエッチングして、リセスを形成し、該リセス内に、該リセスの側壁との間にエアーギャップを有するＴ型ゲート電極を形成することで、前記活性領域にトランジスタを形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記工程（ｂ）において、前記キャパシタ誘電体膜を形成するサブ工程がプラズマＣＶＤによる誘電体膜堆積を含む請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ｂ）において、前記キャパシタ誘電体膜を形成するサブ工程が熱ＣＶＤによる誘電体膜堆積を含む請求項１記載の半導体装置の製造方法。
【請求項４】
さらに、
（ｅ）前記キャパシタ誘電体膜の上に、前記キャパシタ素子の上部電極を形成する工程を含む請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記工程（ａ）が酸素イオンを注入するサブ工程を含む請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記工程（ａ）がメサエッチングを行うサブ工程を含む請求項１〜５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記工程（ｂ）のキャパシタ素子の下部電極を形成するサブ工程、または前記工程（ｅ）、または両者がリフトオフによるパターニングを含む請求項４記載の半導体装置の製造方法。
【請求項８】
前記工程（ｂ）のキャパシタ素子の下部電極を形成するサブ工程、または前記工程（ｅ）、または両者がミリングによるパターニングを含む請求項４記載の半導体装置の製造方法。
【請求項９】
前記工程（ｃ）の前に、
（ｇ）前記化合物半導体基板上のダストを除去する工程を含む請求項１〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
さらに、
（ｄ）前記工程（ｂ）の後ダメージ回復用の熱処理を行う工程を含む請求項２記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｃ）と工程（ｅ）とがトランジスタ用のオーミック電極とキャパシタ素子の上部電極とを同時に形成するサブ工程を含む請求項４記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｃ）が
（ｃ−１） 前記化合物半導体基板上に第１の密着用絶縁膜を形成するサブ工程と、
（ｃ−２） 前記密着用絶縁膜上に第１の電子線レジスト層を形成するサブ工程と、
（ｃ−３）前記第１の電子線レジスト層を電子線で描画し、現像し、第１の電子線レジストパターンを形成するサブ工程と、
（ｃ−４）前記第１の電子線レジストパターンをマスクとして、前記第１の密着用絶縁膜、前記活性領域をエッチングし、リセスを形成するサブ工程と、
（ｃ−５） 前記リセスの表面を覆って、前記化合物半導体基板上に第２の密着用絶縁膜を形成するサブ工程と、
（ｃ−６） 前記第２の密着用絶縁膜上に第２の電子線レジスト層とを形成するサブ工程と、
（ｃ−７） 前記第２の電子線レジスト層を電子線で描画し、現像し、前記リセス内に第１開口部を有する第２の電子線レジストパターンを形成するサブ工程と、
（ｃ−８） 前記リセス上方に前記第１開口部より広い第２開口部を有するレジストパターンを前記第２の電子線レジストパターン上に形成するサブ工程と、
（ｃ−９） 前記レジストパターン、前記第２の電子線レジストパターン上に電極層を蒸着するサブ工程と、
（ｃ−１０） 前記レジストパターン、前記第２の電子線レジストパターンを前記レジストパターン上の電極層と共に除去するサブ工程と、
を含む請求項４，７，８，１１のいずれか１項記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｃ）が
（ｃ−１） 前記化合物半導体基板上に第１の密着用絶縁膜を形成するサブ工程と、
（ｃ−２） 前記密着用絶縁膜上に第１の電子線レジスト層を形成するサブ工程と、
（ｃ−３）前記第１の電子線レジスト層を電子線で描画し、現像し、第１の電子線レジストパターンを形成するサブ工程と、
（ｃ−４）前記第１の電子線レジストパターンをマスクとして、前記第１の密着用絶縁膜、前記活性領域をエッチングし、リセスを形成するサブ工程と、
（ｃ−５） 前記リセスの表面を覆って、前記半導体基板上に第２の密着用絶縁膜を形成するサブ工程と、
（ｃ−１１） 前記密着用絶縁膜の上に、電子線レジストからなる上層／可現像樹脂からなる中層／電子線レジストからなる下層の３層構造を有するレジストパターンであって、下層中に最も狭い幅の開口を有し、中層中に前記最も狭い幅の開口を含む領域に最も広い幅の開口を有し、上層中に前記最も広い幅の開口に含まれる領域に中間の幅の開口を有するレジストパターンを形成する工程と、
（ｃ−１２） 前記レジストパターン上に電極層を蒸着するサブ工程と、
（ｃ−１３） 前記レジストパターンを除去し、前記上層上の電極層をリフトオフするサブ工程と、
を含む請求項４，７，８，１１のいずれか１項記載の半導体装置の製造方法。
【請求項１４】
１主表面を有する化合物半導体基板と、
前記１主表面で活性領域を囲むように前記化合物半導体基板内に形成された素子間分離領域と、
前記素子間分離領域上に形成され、下部電極、キャパシタ誘電体膜、上部電極の積層を含むキャパシタ素子と、
前記活性領域内で前記１主表面から掘り下げられた底面を持つリセス部と、
前記リセス部の底面上に形成され、リセス部の側壁とはエアーギャップを介して離れているＴ型ゲート電極と、
前記キャパシタ素子を覆って前記化合物半導体基板の１主表面上に形成され、前記リセス部の底面上にも延在し、前記Ｔ型ゲート電極との間にエアーギャップを形成する絶縁膜と
を有する化合物半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法と半導体装置に関し、特に化合物半導体を用い、高周波動作に適した半導体装置の製造方法と半導体装置に関する。
【０００２】
【従来の技術】
ＧａＡｓやＩｎＰのような化合物半導体は、Ｓｉよりも高い電子移動度を有する。化合物半導体で形成されたＭＥＳＦＥＴ、ＨＥＭＴ等の電界効果型トランジスタは高速（高周波）動作に優れている。また化合物半導体のヘテロ接合を利用することによりヘテロバイポーラトランジスタを作成することもできる。
【０００３】
化合物半導体は半絶縁性領域を形成することができ、素子間を誘電体分離することができる。誘電体分離はｐｎ分離と較べて付随容量を小さくすることができ、この点でも化合物半導体はＳｉに較べ高速動作に優れている。
【０００４】
化合物半導体を用いて集積回路装置を形成することにより高性能の高周波回路を実現することができる。マイクロ波、ミリ波を扱う集積回路としてモノリシックマイクロ波ＩＣ（ＭＭＩＣ）が知られている。高周波用集積回路においては、単一基板上にトランジスタとキャパシタとを形成することが要求される。
【０００５】
トランジスタは、通常下地基板上に成長したエピタキシャル層を利用して形成される。下地基板として半絶縁性基板を用い、エピタキシャル層の不要部分も酸素イオン等によって半絶縁性とすることによりトランジスタの付随容量を小さくすることができる。入力信号を印加するゲート電極の付随容量を小さくするためにはＴ型ゲートが用いられることも多い。Ｔ型ゲートは半導体表面と接触する部分の面積を小さくし、その上部で面積を拡げた形状を有する。面積の拡げられた部分を半導体表面から離すことにより、ゲート電極の容量を低減することができる。また、半導体表面と接触するゲート電極パターンの幅を短くすることにより、ゲート長の短いトランジスタを形成することができる。
【０００６】
キャパシタは、通常半導体基板上に下部電極、キャパシタ誘電体膜、上部電極を積層することによって形成する。下部電極、上部電極は、蒸着やスパッタリング等によって形成する。キャパシタ誘電体膜は、化学気相堆積（ＣＶＤ）やスパッタリング等によって形成する。良質のキャパシタ誘電体膜を形成するためには、プラズマ励起ＣＶＤ（ＰＥＣＶＤ）や熱ＣＶＤを用いることが好ましい。
【０００７】
ＣＶＤによりキャパシタ誘電体膜を形成すると、誘電体膜が露出している全表面に付着する。トランジスタのゲート電極を作成した後にキャパシタ誘電体膜を作成すると、Ｔ型ゲート電極のエアーギャップを誘電体で埋め込んでしまう。すると、空気に較べて誘電率の高い誘電体によってゲート電極と半導体間が埋められ、ゲート電極の付随容量が増加してしまう。優れた高周波特性を得るためには、ゲート電極周辺の誘電体を除去する必要が生じる。
【０００８】
【発明が解決しようとする課題】
化合物半導体集積回路装置において、トランジスタを形成した後にキャパシタを形成すると、誘電体膜がゲート電極周辺にも付着してしまう。高周波特性を高く維持するめために、この誘電体を除去しようとすると、半導体集積回路装置製造の歩留りが低下し、コストが上昇してしまう。
【０００９】
本発明の目的は、高周波特性に優れ、かつ歩留り高く製造することのできる、化合物半導体を用いた半導体装置の製造法を提供することである。
【００１０】
本発明の他の目的は、高周波特性が優れ、歩留り高く製造することのできる化合物半導体を用いた半導体装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明の一観点によれば、
（ａ）化合物半導体基板の表面領域に活性領域を取り囲む素子間分離領域を形成する工程と、
（ｂ）前記化合物半導体基板上にキャパシタ素子の下部電極およびキャパシタ誘電体膜を形成する工程と、
（ｃ）前記工程（ｂ）の後に、前記活性領域を選択的にエッチングして、リセスを形成し、該リセス内に、該リセスの側壁との間にエアーギャップを有するＴ型ゲート電極を形成することで、前記活性領域にトランジスタを形成する工程と、
を含む半導体装置の製造方法が提供される。
【００１２】
本発明の他の観点によれば、１主表面を有する化合物半導体基板と、前記１主表面で活性領域を囲むように前記化合物半導体基板内に形成された素子間分離領域と、前記素子間分離領域上に形成され、下部電極、キャパシタ誘電体膜、上部電極の積層を含むキャパシタ素子と、前記活性領域内で前記１主表面から掘り下げられた底面を持つリセス部と、前記リセス部の底面上に形成され、リセス部の側壁とはエアーギャップを介して離れているゲート電極と、前記キャパシタ素子を覆って前記化合物半導体基板の１主表面上に形成され、前記リセス部の底面上にも延在し、前記ゲート電極との間にエアーギャップを形成する絶縁膜とを有する化合物半導体装置が提供される。
【００１３】
キャパシタ素子の下部電極およびキャパシタ誘電体膜を形成した後、トランジスタを形成するため、トランジスタの電極上にキャパシタ誘電体膜と同一材料の誘電体が付着することを防止することができる。従って、電極上の誘電体膜を除去する工程が不要となる。このため、歩留りを高く維持することが可能となる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。説明の簡略化のため、１つのトランジスタと１つのキャパシタを例示して説明するが、半導体集積回路全体としては複数のトランジスタ、複数のキャパシタを有するものを作成することができる。
【００１５】
図１（Ａ）に示すように、Ｃｒをドープした半絶縁性ＧａＡｓ基板１ａの上に、厚さ約５００ｎｍのノンドープＧａＡｓバッファ層を成長した後、厚さ約１５ｎｍ、ノンドープのＩｎ0.2 Ｇａ0.8 Ａｓ電子走行層１ｂ、厚さ約３０ｎｍ、Ｓｉドープでキャリア濃度約２×１０18ｃｍ-3のＡｌ0.3 Ｇａ0.7 Ａｓ電子供給層１ｃ、厚さ約５０ｎｍ、Ｓｉドープでキャリア濃度約２×１０18ｃｍ-3のＧａＡｓ低抵抗層１ｄをエピタキシャルに積層し、化合物半導体基板１を作成する。
【００１６】
エピタキシャル層の成長は、分子線エピタキシ（ＭＢＥ）や有機分子化学堆積（ＭＯＣＶＤ）等によって行うことができる。また、用いた化合物半導体、厚さ、不純物濃度はそれぞれ単なる例示であり、種々に変更することが可能である。例えば、ＧａＡｓ基板の代わりにＩｎＰ基板を用い、エピタキシャル層としてＩｎＰの格子定数と合う材料の層を用いることもできる。
【００１７】
また、電子走行層と電子供給層の積層を用い、ＨＥＭＴを作成する場合を説明するが、電子走行層と電子供給層に代えて単一のチャネル層を用いることにより、ＭＥＳＦＥＴを作成することもできる。
【００１８】
以下、図面の簡単化のため、下地基板上のエピタキシャル層の図示を省略する。
【００１９】
図１（Ｂ）に示すように、半導体基板１表面上にレジスト層を塗布し、露光、現像することによりレジストパターン２を作成する。レジストパターン２は、例えばノボラックレジストで作成し、厚さ約１μｍである。レジストパターン２をマスクとし、上方から酸素イオンＯ+ を加速エネルギー約５０〜１００ｋｅＶでイオン注入する。酸素をイオン注入された領域４は、半絶縁性の素子間分離領域となる。素子間分離領域は下地基板表面に達し、活性領域を取り囲む。イオン注入後、レジストパターン２は除去する。
【００２０】
図１（Ｃ）に示すように、半導体基板１全面上に、まず保護絶縁膜として厚さ約１００ｎｍのＳｉＮ層６、その上に下部電極として厚さ約２００ｎｍのＡｕ層７、その上にキャパシタ誘電体膜として厚さ約２００ｎｍのＳｉＮ層８、その上に上部電極として厚さ約２００ｎｍのＡｕ層９を積層する。
【００２１】
ＳｉＮ層６、８はＳｉＨ4 とＮＨ3 をソースガスとしたプラズマ励起ＣＶＤ（ＰＥＣＶＤ）により成膜する。Ａｕ層７、９は、スパッタリングにより成膜する。なお、ＳｉＮ層を熱分解ＣＶＤ等他のＣＶＤやスパッタリングによって形成することも可能である。また、Ａｕ層７、９を蒸着等によって作成することも可能である。
【００２２】
図１（Ｄ）に示すように、上部電極であるＡｕ層９の上にレジストパターン１０を作成し、その下のＡｕ層９、ＳｉＮ層８をパターニングする。Ａｕ層９は、例えばＡｒイオンを用いたミリングによりパターニングする。ＳｉＮ層８は、例えばフッ素系ガスを用いたドライエッチングによりパターニングする。上部電極９、キャパシタ誘電体膜８のパターニング後、レジストパターン１０は除去する。
【００２３】
図２（Ｅ）に示すように、新たなレジストパターン１１を作成する。レジストパターン１１は、下部電極を上部電極とは異なる形状にパターニングするためのマスクである。レジストパターン１１をマスクとし、Ａｕ層７、ＳｉＮ層６をパターニングする。Ａｕ層７は、Ａｕ層９と同様ミリング等によりパターニングする。ＳｉＮ層６は、ＳｉＮ層８と同様にドライエッチング等によりパターニングする。
【００２４】
このようにして、キャパシタ素子のパターニングを終了した後、レジストパターン１１は除去する。この状態で、キャパシタ素子以外の領域で半導体基板１の表面は露出する。なお、ミリングやドライエッチングによるプラズマダメージをトランジスタ作成工程前に回復させておくことが好ましい。たとえばＮ2 雰囲気中で３５０℃、３分間のアニールを行うことによりプラズマダメージを回復させる。また、ミリング等によりダストが発生する場合、ここでダスト除去を行うことが好ましい。たとえば、水洗もしくは超音波洗浄を行う。
【００２５】
図２（Ｆ）に示すように、トランジスタのソース／ドレイン電極を形成する部分に開孔を形成したレジストパターン１２を半導体基板表面上に形成し、その上に厚さ約２０ｎｍのＡｕＧｅ層と、厚さ約３００ｎｍのＡｕ層の積層で形成されたオーミック電極層１３を蒸着で形成する。その後、レジストパターン１２を除去すると、レジストパターン１２上の電極層１３はリフトオフされて除去される。半導体基板１表面上にはソース／ドレイン用のオーミック電極１３が残る。
【００２６】
図２（Ｇ）に示すように、半導体基板全面上に例えば厚さ約５０ｎｍのＳｉＮ膜１５を堆積する。このＳｉＮ膜は、その上に形成する電子線レジストの密着性を高めるための密着用絶縁膜であり、この目的を達成するものであれば材料、厚さは適当に選択できる。たとえばＳｉを含む酸化膜や窒化膜を用いることができる。成膜法としてはＣＶＤやスパッタリングを用いることができる。
【００２７】
但し、密着用絶縁膜はそのまま残し、保護膜として機能させることができる。このためには膜質のよい絶縁膜を形成することが好ましい。成膜法は熱ＣＶＤやＰＥＣＶＤのＣＶＤが好ましい。ＳｉＮ膜１５は、例えばＰＥＣＶＤにより作成する。ＳｉＮ層１５の上に、電子線レジスト（たとえば日本ゼオン社製、商品名ＺＥＰ５２０）を塗布し、電子線により描画し、現像してリセス形成用の開口部を作成する。開口部の電流方向の長さは、たとえば０．５８μｍである。
【００２８】
このようにして得た電子線レジストパターン１６をマスクとし、開口部に露出したＳｉＮ層１５および半導体基板１内の低抵抗層１ｄをエッチングにより除去する。活性領域内に分離された２つの低抵抗層領域が残り、その間にチャネル領域を画定する。ＳｉＮ用およびＧａＡｓ用のエッチングガスとしては公知のものを用いることができる。このようにして、半導体基板１にリセス１７を作成する。その後、レジストパターン１６は除去する。
【００２９】
図２（Ｈ）に示すように、リセス１７の底面、側面を含む半導体基板１全面上に、新たに厚さ約５０ｎｍのＳｉＮ層１８をＰＥＣＶＤにより堆積する。ＳｉＮ層１８の上に、再び電子線レジスト（たとえば、日本ゼオン社製、商品名ＺＥＰ５２０）を塗布し、電子線により幅約０，１５μｍのパターンを描画し、現像する。このようにして、ゲート電極用の開孔２０を有する電子線レジストパターン１９が作成される。
【００３０】
図３（Ｉ）に示すように、感光特性の異なる２層のレジスト層を積層したｇ線２層レジスト層を形成し、上部から下部に向かって広がる開孔を作成したレジストパターン２２を作成する。レジストパターン２２の開孔は、電子線レジストパターン１９の開孔を内部に含むより広い開口である。
【００３１】
レジストパターン２２上方から、厚さ約５００ｎｍのＡｌ層２３を蒸着する。この蒸着により、ｇ線２層レジストパターン２２の表面上にＡｌ層２３が堆積すると共に、開孔内には上部広い断面積を有し、下部では電子線レジストパターン１９の開口部によって画定された幅を有するＴ型ゲート電極２３が形成される。その後ｇ線２層レジストパターン２２を除去することにより、その上のＡｌ層もリフトオフされて除去される。電子線レジストパターン１９を除去するとＴ型ゲート電極２３が残る。Ｔ型ゲート電極はリセス１７の側壁とエアーギャップを介して離されている。
【００３２】
図３（Ｊ）は、このようにして作成されたトランジスタとキャパシタを有する半導体装置の構成を概略的に示す。半導体基板１の素子分離領域４の上には、ＳｉＮ層６を介して下部電極７、キャパシタ誘電体膜８、上部電極９で形成されたキャパシタ素子が形成され、その表面は２層のＳｉＮ層１５、１８で覆われている。２層の絶縁層１５、１８は、その他の領域も覆い、半導体装置の保護膜の役割を果たす。リセス１７内においては、ＳｉＮ層１８のみが半導体表面を覆う。Ｔ型ゲート電極２３は、リセス１７内の底面において半導体基板１の表面に接触し、ショットキ電極を形成している。
【００３３】
上述の工程においては、キャパシタ素子を先ず半導体基板表面上に形成し、その後トランジスタ構造を作成したため、トランジスタのゲート電極表面にキャパシタ誘電体膜が付着することはない。トランジスタのＴ型ゲート電極２３は、エアーキャップを介してリセス１７側面と離されており、低い付随容量を実現できる。
【００３４】
本実施例による半導体装置の性能を確認するため、トランジスタを先に形成し、その後キャパシタを形成した場合と性能を比較した。
【００３５】
図４は、従来技術に従いトランジスタを先に形成し、その後キャパシタを作成した構成を示す。半導体基板１の構成は上述の実施例と同様であり、その表面上にリセス１７が形成され、リセス上にＴ型ゲート電極２３が形成される点も上述の実施例と同様である。しかしながら、トランジスタを作成した後にキャパシタ素子を作成している。キャパシタ素子は、半導体基板表面上にＳｉＮ層６、下部電極７、キャパシタ誘電体層８、上部電極９を積層することによって作成されている。ＳｉＮ層６、８はＰＥＣＶＤにより作成する。従って、ＳｉＮ層６、８はキャパシタ領域のみに限らず基板全表面上に堆積する。下部電極７、上部電極９は、リフトオフ法を用いれば所望の場所にのみ作成される。キャパシタ誘電体膜８、ＳｉＮ層６堆積の際、Ｔ型ゲート電極２３の表面上にもＳｉＮ層が堆積するため、Ｔ型ゲート電極周辺のエアーギャップがＳｉＮ層によって埋めもどされている。
【００３６】
図３（Ｊ）に示すトランジスタと、図４に示すトランジスタの特性を測定し、比較した。
【００３７】
【表１】
0004350176.tif 000002
【００３８】
ソース／ドレイン間容量Ｃdsはほとんど変化しないが、ゲート・ソース間容量Ｃgs及びゲート・ドレイン間容量ＣgdはＴ型ゲート電極周辺にＳｉＮ層が堆積することにより大きく増大している。このため、ｆT 、 fmax は低下してしまっている。
【００３９】
図４の構成において、優れた高周波特性を回復させようとすると、キャパシタ素子以外の領域に堆積したＳｉＮ層６、８を除去する必要がある。これらのＳｉＮ層を除去すれば、トランジスタの高周波特性は回復するが、この工程によりＴ型ゲート電極２３が浸食される等の現象が発生し、製造プロセスの歩留りが低下してしまう。
【００４０】
なお、上述の実施例においてはキャパシタ素子を先ず作成し、その後トランジスタを別工程によって作成しているが、キャパシタ製造プロセスの１部とトランジスタ製造プロセスの１部を共用することも可能である。
【００４１】
図５（Ａ）、（Ｂ）は、キャパシタ素子の上部電極とトランジスタのオーミック電極とを同一工程で作成する場合を示す。
【００４２】
図５（Ａ）に示すように、半導体基板１の素子分離領域４上にキャパシタ素子を作成するため、ＳｉＮ層６、Ａｕ層７、ＳｉＮ層８を積層する。これらの工程は、図１（Ｃ）に示す工程と同様である。但し、上部電極となるＡｕ層９は未だ作成しない。ＳｉＮ層８の上にレジストパターン２５を作成し、ＳｉＮ層８のパターニングを行う。レジストパターン２５を除去し、新たなレジストパターン２６を作成してＡｕ層７、ＳｉＮ６のパターニングを行う。パターニング終了後、レジストパターン２６は除去する。このようにして、キャパシタ素子の下部電極、キャパシタ誘電体膜を作成し、上部電極は作成しないまま次の工程へと進む。
【００４３】
図５（Ｂ）に示すように、トランジスタのオーミック電極およびキャパシタの上部電極を形成する領域に開口を有するレジストパターン２７を作成し、ＡｕＧｅ層とＡｕ層の積層２８を蒸着によって形成する。レジストパターン２７と共にその上の電極層をリフトオフすることにより、キャパシタ素子の上には上部電極２８が形成され、トランジスタ領域にはソース／ドレイン用のオーミック電極２８が形成される。
【００４４】
なお、キャパシタの上部電極とトランジスタのオーミック電極を同一工程で作成する場合を説明したが、キャパシタの下部電極とトランジスタのオーミック電極を同一工程で作成することも可能である。
【００４５】
なお、上述のように半導体基板内のエピタキシャル層構造を変えることにより、ＨＥＭＴの代わりにリセスゲートＭＥＳＦＥＴを作成することもできる。
【００４６】
以上、電界効果型トランジスタとキャパシタ素子とを同一半導体基板上に形成する場合を説明したが、トランジスタとして他の型のトランジスタを形成することもできる。以下、ヘテロバイポーラトランジスタとキャパシタ素子とを同一半導体基板上に形成する場合を説明する。
【００４７】
ヘテロバイポーラトランジスタを作成する場合、図１（Ａ）に示した積層構造と同様に、下地半絶縁性基板上にバッファ層を介してヘテロバイポーラトランジスタに作成するのに必要なコレクタ層、ベース層、エミッタ層を予めエピタキシャル成長で作成しておく。
【００４８】
図６（Ａ）に示すように、半導体基板上にレジストパターン３２を作成し、レジストパターン３２をエッチングマスクとし、少なくともエミッタ層、ベース層、コレクタ層、好ましくはさらにバッファ層もエッチするメサエッチングを行ってメサ３３を作成する。さらに、レジストパターン３２をイオン注入マスクとして酸素イオンを注入することにより素子間分離領域３４を作成する。
【００４９】
図６（Ｂ）に示すように、半導体基板３１表面上に厚さ約１００ｎｍのＳｉＮ層３６、厚さ約２００ｎｍのＡｕ層３７、厚さ約２００ｎｍのＳｉＮ層３８、厚さ約２００ｎｍのＡｕ層３９を積層する。ＳｉＮ層３６、３８は例えばＰＥＣＶＤによって作成し、Ａｕ層３７、３９は例えばスパッタリングにより作成する。
【００５０】
図６（Ｃ）に示すように、上側のＡｕ層３９の上にレジストパターン４０を作成し、Ａｕ層３９、ＳｉＮ層３８のパターニングを行う。パターニングは前述の実施例同様の工程により行うことができる。Ａｕ層３９、ＳｉＮ層３８のパターニングの後、レジストパターン４０は除去する。
【００５１】
図６（Ｄ）に示すように、キャパシタ素子上に新たにレジストパターン４１を作成し、Ａｕ層３７、ＳｉＮ層３６のパターニングを行う。パターニング後レジストパターン４１は除去する。以上の工程は、図６（Ａ）の工程でメサエッチングを行う工程の他は、上述の実施例と同様の工程である。
【００５２】
キャパシタ素子を作成した後、キャパシタ誘電体層の作成におけるプラズマプロセス等によって半導体基板中に生じた可能性のあるダメージを回復するために熱処理を行う。例えば、Ｎ2 雰囲気中で約３５０℃、約３分間の熱処理を行いプラズマダメージを回復させる。
【００５３】
キャパシタ素子の電極層をミリングによってパターニングし、ＳｉＮ層をエッチングによって除去する際、半導体基板表面上にダストが堆積することがある。トランジスタ作成工程に向かう前にダスト除去工程を行うことが好ましい。
【００５４】
図７（Ｅ）に示すように、半導体基板３１の表面上にレジストパターン４６を作成し、半導体基板３１のメサエッチングを行い、コレクタ層表面を露出させる。その後レジストパターン４６は除去する。
【００５５】
図７（Ｆ）に示すように、コレクタ電極を形成する領域に開口を有するレジストパターン５２を作成し、厚さ約３０ｎｍのＡｕＧｅ層と厚さ約３００ｎｍのＡｕ層の積層からなるコレクタ電極層５３を蒸着する。蒸着後、レジストパターン５２は除去する。レジストパターン５２上の電極層も同時にリフトオフされる。図７（Ｇ）に示すように、図７（Ｅ）、（Ｆ）と同様の工程を行うことにより、ベース層表面を露出し、ベース電極５５を作成する。
【００５６】
図７（Ｈ）に示すように、さらにレジストパターンを用いたリフトオフ工程により、エミッタ電極５７を作成する。
【００５７】
なお、前述の実施例同様、キャパシタ素子の上部電極とトランジスタのいずれかの電極を同一のリフトオフ工程で作成することもできる。
【００５８】
以上の実施例によれば、キャパシタ素子（少なくともその下部電極と誘電体膜と）を作成した後にヘテロバイポーラトランジスタを作成している。キャパシタ素子作成の際にプラズマ工程を用いてトランジスタ作成工程に向かう前にダメージ回復処理を行うことにより、プラズマによって生じたダメージを回復させることができる。また、コレクター電極５３、ベース電極５５、エミッタ５７の付随容量が減少することを防止することもできる。
【００５９】
図１〜図３に示す実施例においては、酸素イオンを注入することにより、電界効果型トランジスタの素子間分離領域を作成した。電界効果型トランジスタの素子間分離領域を、メサエッチングによって作成することもできる。特に、ＩｎＰ基板を用いた場合、ＧａＡｓ基板を用いた場合の酸素イオン注入のような好適な半絶縁化技術が存在しないため、メサエッチングが有効な素子間分離領域形成手段となる。
【００６０】
図８（Ａ）に示すように、下地基板上に半導体素子形成用エピタキシャル層を成長した半導体基板１の表面上に、活性領域５を画定するようにレジストパターン２を作成し、異方性エッチングにより半導体素子作成用エピタキシャル層及びバッファ層をエッチングして除去する。活性領域５は、メサの形状に残る。メサエッチングされた領域の表面には、半絶縁性下地基板の表面が露出する。
【００６１】
その後、図１（Ｃ）〜図３（Ｉ）に示す工程と同様の工程を行う。レジスト層及びその上に堆積した電極層を除去することにより、図８（Ｂ）に示す構造が得られる。メサ状の活性領域５内に電界効果型トランジスタが作成され、半絶縁性下地基板表面上に絶縁膜６を介してキャパシタが形成される。前述の実施例同様、リセス１７以外の領域の表面は、２層の絶縁層により覆われ、リセス内は１層の絶縁層により覆われる。ゲート電極２３の表面上には、絶縁層が付着していない。
【００６２】
メサエッチングにより素子間分離領域を形成する場合を説明したが、可能な場合には、図７（Ａ）に示すように、メサエッチングと酸素イオン注入等の半絶縁化イオン注入を合わせて行うこともできる。
【００６３】
図３（Ｉ）の工程において、ｇ線２層レジストを用いる場合を説明したが、上部で狭く、下部で広い開口を形成できるレジスト層であれば、他のレジスト層を用いてもよい。
【００６４】
また、図２（Ｈ）で電子線レジストを露光、現像した後、その上に図３（Ｉ）で２層レジスト層を塗布、露光、現像する場合を説明したが、同様の結果が得られる他の方法を用いることもできる。
【００６５】
たとえば、上層（電子線レジスト）／中間層（可現像樹脂）／下層（電子線レジスト）の３層を塗布し、レジスト３層構造を形成し、３層レジスト上から広い開口を露光する。露光後上層を現像し、次にアルカリ現像液で中間層を上層開口よりも広く開口する。最後に、上層および中間層が開口した部分に狭い開口を露光し現像する。このプロセスにより、上層と中間層により庇構造（実施例中の逆テーパ構造と比較し、中間層のみさらに０．２μｍ程度後退した形）を形作るＴ型ゲートリフトオフ用開口形状が完成する。
【００６６】
または、上層（電子線レジスト）／中間層（可現像樹脂）／下層（電子線レジスト）の３層を塗布し、レジスト３層構造を形成し、３層レジスト上から広い開口および狭い開口を露光する。広い開口の露光は上層と中間層を対象とする。露光後、上層、中間層、下層を順次最適現像液で現像する。このプロセスにより、上層と中間層により庇構造（実施例中の逆テーパ構造と比較し、中間層のみさらに０．２μｍ程度後退した形）を形作るＴ型ゲートリフトオフ用開口形状が完成する。
【００６７】
以上実施例に沿って本発明を説明した、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
以下、本発明の特徴を付記する。
（付記１）（ａ）化合物半導体基板の表面領域に活性領域を取り囲む素子間分離領域を形成する工程と、
（ｂ）前記化合物半導体基板上にキャパシタ素子の下部電極およびキャパシタ誘電体膜をプラズマＣＶＤ、もしくは熱ＣＶＤにより形成する工程と、
（ｃ）前記工程（ｂ）の後に、前記活性領域にトランジスタを形成する工程とを含む半導体装置の製造方法。
（付記２） 前記工程（ｂ）において、前記キャパシタ誘電体膜を形成するサブ工程がプラズマＣＶＤによる誘電体膜堆積を含む付記１記載の半導体装置の製造方法。
（付記３） 前記工程（ｂ）において、前記キャパシタ誘電体膜を形成するサブ工程が熱ＣＶＤによる誘電体膜堆積を含む付記１記載の半導体装置の製造方法。
（付記４） さらに、
（ｄ）前記工程（ｂ）の後ダメージ回復用の熱処理を行う工程を含む付記２記載の半導体装置の製造方法。
（付記５） 前記トランジスタが電界効果型トランジスタである付記１〜４のいずれかに記載の半導体装置の製造方法。
（付記６） 前記トランジスタがバイポーラトランジスタである付記１〜４のいずれかに記載の半導体装置の製造方法。
（付記７） さらに、
（ｅ）前記キャパシタ誘電体膜の上に、前記キャパシタ素子の上部電極を形成する工程を含む付記１〜６のいずれかに記載の半導体装置の製造方法。
（付記８） 前記工程（ｃ）と工程（ｅ）とがトランジスタ用のオーミック電極とキャパシタ素子の上部電極とを同時に形成するサブ工程を含む付記７記載の半導体装置の製造方法。
（付記９） 前記工程（ａ）が酸素イオンを注入するサブ工程を含む付記１〜８のいずれかに記載の半導体装置の製造方法。
（付記１０） 前記キャパシタが前記酸素イオンを注入した領域の上に形成される付記９記載の半導体装置の製造方法。
（付記１１） 前記工程（ａ）がメサエッチングを行うサブ工程を含む付記１〜８のいずれかに記載の半導体装置の製造方法。
（付記１２） 前記キャパシタが前記メサエッチングされた領域の上に形成される付記１１記載の半導体装置の製造方法。
（付記１３） さらに、
（ｆ）前記工程（ａ）の後前記工程（ｂ）の前に、化合物半導体基板上に絶縁膜を形成する工程
を含む付記９〜１２のいずれかに記載の半導体装置の製造方法。
（付記１４） 前記工程（ｂ）のキャパシタ素子の下部電極を形成するサブ工程、または前記工程（ｅ）、または両者がリフトオフによるパターニングを含む付記１〜１３のいずれかに記載の半導体装置の製造方法。
（付記１５） 前記工程（ｂ）のキャパシタ素子の下部電極を形成するサブ工程、または前記工程（ｅ）、または両者がミリングによるパターニングを含む付記１〜１３のいずれかに記載の半導体装置の製造方法。
（付記１６） 前記工程（ｃ）の前に、
（ｇ）前記化合物半導体基板上のダストを除去する工程
を含む付記１〜１５のいずれかに記載の半導体装置の製造方法。
（付記１７） 前記工程（ｃ）が
（ｃ−１） 前記化合物半導体基板上に第１の密着用絶縁膜を形成するサブ工程と、
（ｃ−２） 前記密着用絶縁膜上に第１の電子線レジスト層を形成するサブ工程と
を含む付記５記載の半導体装置の製造方法。
（付記１８） 前記工程（ｃ）が、さらに
（ｃ−３）前記第１の電子線レジスト層を電子線で描画し、現像し、第１の電子線レジストパターンを形成するサブ工程と、
（ｃ−４）前記第１の電子線レジストパターンをマスクとして、前記第１の密着用絶縁膜、前記活性領域をエッチングし、リセスを形成するサブ工程とを含む付記１７記載の半導体装置の製造方法。
（付記１９） 前記工程（ｃ）が、さらに、
（ｃ−５） 前記リセスの表面を覆って、前記化合物半導体基板上に第２の密着用絶縁膜を形成するサブ工程と、
（ｃ−６） 前記第２の密着用絶縁膜上に第２の電子線レジスト層とを形成するサブ工程と、
（ｃ−７） 前記第２の電子線レジスト層を電子線で描画し、現像し、前記リセス内に第１開口部を有する第２の電子線レジストパターンを形成するサブ工程と、
（ｃ−８） 前記リセス上方に前記第１開口部より広い第２開口部を有するレジストパターンを前記第２の電子線レジストパターン上に形成するサブ工程と、
（ｃ−９） 前記レジストパターン、前記第２の電子線レジストパターン上に電極層を蒸着するサブ工程と、
（ｃ−１０） 前記レジストパターン、前記第２の電子線レジストパターンを前記レジストパターン上の電極層と共に除去するサブ工程とを含む付記１８記載の半導体装置の製造方法。
（付記２０） 前記電極層がＴ型ゲート電極を形成する付記１９記載の半導体装置の製造方法。
（付記２１） 前記Ｔ型ゲート電極は、前記リセスの側壁との間にエアーギャップを有する付記２０記載の半導体装置の製造方法。
（付記２２） 前記第１および第２の密着用絶縁膜を形成するサブ工程（ｃ−１）、（ｃ−５）はプラズマＣＶＤにより窒化膜または酸化膜を形成する付記１９〜２１のいずれかに記載の半導体装置の製造方法。
（付記２３） 前記工程（ｃ）が、さらに、
（ｃ−５） 前記リセスの表面を覆って、前記半導体基板上に第２の密着用絶縁膜を形成するサブ工程と、
（ｃ−１１） 前記密着用絶縁膜の上に、上層／中層／下層の３層構造を有するレジストパターンであって、下層中に最も狭い幅の開口を有し、中層上に前記最も狭い幅の開口を含む領域に最も広い幅の開口を有し、上層中に前記最も広い幅の開口に含まれる領域に中間の幅の開口を有するレジストパターンを形成する工程と、
（ｃ−１２） 前記レジストパターン上に電極層を蒸着するサブ工程と、
（ｃ−１３） 前記レジストパターンを除去し、前記上層上の電極層をリフトオフするサブ工程と
を含む付記１８記載の半導体装置の製造方法。
（付記２４） １主表面を有する化合物半導体基板と、
前記１主表面で活性領域を囲むように前記化合物半導体基板内に形成された素子間分離領域と、
前記素子間分離領域上に形成され、下部電極、キャパシタ誘電体膜、上部電極の積層を含むキャパシタ素子と、
前記活性領域内で前記１主表面から掘り下げられた底面を持つリセス部と、
前記リセス部の底面上に形成され、リセス部の側壁とはエアーギャップを介して離れているゲート電極と、
前記キャパシタ素子を覆って前記化合物半導体基板の１主表面上に形成され、前記リセス部の底面上にも延在し、前記ゲート電極との間にエアーギャップを形成する絶縁膜と
を有する化合物半導体装置。
（付記２５） 前記絶縁膜のリセス部内の厚さは、リセス部以外での厚さよりも小さい付記２４記載の化合物半導体装置。
（付記２６） 前記絶縁膜はリセス部以外では複数層の積層であり、リセス部内では単層である付記２４または２５記載の化合物半導体装置。
（付記２７）  前記絶縁膜は窒化膜、酸化膜またはこれらの組み合わせで形成されている付記２４〜２６のいずれかに記載の化合物半導体装置。
（付記２８） 前記絶縁膜はＣＶＤ堆積膜である付記２４〜２７のいずれかに記載の化合物半導体装置。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、高周波特性に優れ歩留りの高い半導体装置の製造方法および半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の製造方法の主要工程を説明するための断面図である。
【図２】本発明の実施例による半導体装置の製造方法の主要工程を説明するための断面図である。
【図３】本発明の実施例による半導体装置の製造方法の主要工程を説明するための断面図である。
【図４】本発明の実施例の効果を検証するために用いた比較例の構成を示す断面図である。
【図５】本発明の他の実施例の主要工程を説明するための断面図である。
【図６】本発明のさらに他の実施例の主要工程を説明するための半導体基板の断面図である。
【図７】本発明のさらに他の実施例の主要工程を説明するための半導体基板の断面図である。
【図８】本発明のさらに他の実施例の主要工程を説明するための半導体基板の断面図である。
【符号の説明】
１  半導体基板
１ａ  下地基板
１ｂ  電子走行層
１ｃ  電子供給層
１ｄ  低抵抗層
２  レジストパターン
４  素子間分離領域
５  活性領域
６  ＳｉＮ層（絶縁層）
７  Ａｕ層（下部電極層）
８  ＳｉＮ層（キャパシタ誘電体層）
９  Ａｕ層（上部電極層）
１０、１１、１２  レジストパターン
１３  オーミック電極層
１５  密着用絶縁層
１６  電子線レジストパターン
１７  リセス
１８  密着用絶縁層
１９  電子線レジストパターン
２０  ゲート開口
２２  ｇ線２層レジスト
２３  Ｔ型ゲート電極
３１  半導体基板
３２  レジストパターン
３３  メサ
３４  素子間分離領域
３６、３８  ＳｉＮ層
３７、３９  Ａｕ層
４０、４１、４６  レジストパターン
４７  メサ
５２  レジストパターン
５３、５５、５７  電極
【図１】
0004350176.tif 000003
【図２】
0004350176.tif 000004
【図３】
0004350176.tif 000005
【図４】
0004350176.tif 000006
【図５】
0004350176.tif 000007
【図６】
0004350176.tif 000008
【図７】
0004350176.tif 000009
【図８】
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