(57)【特許請求の範囲】
【請求項１】
データの書込みと読出しとが非同期に行われる先入れ先出しメモリについてのオーバフローを防止するオーバフロー保護回路であって、シリアルデータをパラレルデータに変換するＳ／Ｐ変換部と、デュアルポートメモリで構成されるデータＦＩＦＯと、前記Ｓ／Ｐ変換部からの出力データを前記データＦＩＦＯに書込むための書き込みアドレスを前記データＦＩＦＯに出力する書込み制御回路と、前記データＦＩＦＯに書き込まれたデータを読み出すＣＰＵと、前記書込みアドレスと同等な前記書込み制御回路から出力されたライトポインタ（ＷＰ）を格納するＷＰレジスタと、
前記ＣＰＵが１回の読み出し処理で読み出すデータ量を表す読み出しアドレスの上限値を示すライトインタラプトポインタ（ＷＩＰ）を格納するＷＩＰレジスタと、前記ＣＰＵが１回の読み出し処理で読み出すデータ量分を表すポイント幅を示すステップポインタ（ＳＰ）を格納するＳＰレジスタと、ＷＰの値とＷＩＰの値とを比較し両ポイントが一致したとき前記ＣＰＵに第一の割込み信号を出力する比較器と、前記ＣＰＵに第二の割込み信号を出力するアラームカウンタにより構成され、
前記第一の割込み信号が入力された前記ＣＰＵは、前記データＦＩＦＯからデータを読み出すと同時に前記ＷＩＰレジスタに格納されたＷＩＰの値を前記ＣＰＵが１回の読み出し処理で読み出すデータ量分を追加したアドレスの上限値に更新し、前記ＷＰレジスタに格納されたＷＰの値が更新されたＷＩＰの値と一致したとき再び前記比較器が前記ＣＰＵに前記第一の割込み信号を出力し、
前記アラームカウンタは、前記ＷＩＰレジスタに新たなＷＩＰの値が設定されたとき及び前記第一の割込み信号が発生したときにリセットされ、ＷＰの値が１インクリメントする毎に前記アラームカウンタのカウントが１インクリメントされ、前記カウントが前記ＳＰレジスタに格納されたＳＰの値と一致したとき該カウントを停止して第二の割込み信号を出力することを特徴とするオーバフロー保護回路。
【請求項２】
第二の割込み信号が入力された前記ＣＰＵは、前記データＦＩＦＯからデータを読み出すと同時に前記ＷＩＰレジスタに格納されたＷＩＰの値を前記ＣＰＵが１回の読み出し処理で読み出すデータ量分を追加したアドレスの上限値に更新することを特徴とする、請求項１記載のオーバフロー保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はオーバフロー保護回路及びこれを用いた画像伝送装置に関し、特にデータの書込みと読出しとが非同期に行われる先入れ先出しメモリについてのオーバフローを防止するオーバフロー保護回路及びこれを用いた画像伝送装置に関する。
【０００２】
【従来の技術】
一般に、テレビ会議システムにおける画像伝送装置は、図６に示されているように、自局及び他局にそれぞれ設けられる。他局側画像伝送装置Ｂにおいては、カメラから入力された画像データがＡＤ変換器５１でディジタルデータに変換され、前処理部５２を経た後、符号化部５３で符号化されて送信バッファメモリ５４に書込まれる。この書込まれたデータはマルチプレクサ（ＭＵＸ）５５を介して自局側画像伝送装置Ａに送られる。自局側画像伝送装置Ａでは、デマルチプレクサ（ＤＭＵＸ）４０を介して受信バッファメモリ４１にデータが書込まれる。そして、復号化部４２で復号され、後処理部４３を経た後、ＤＡ変換部４４でアナログデータに変換され、モニタに出力される。
【０００３】
また、自局側画像伝送装置Ａにおいても、カメラから入力された画像データがＡＤ変換器３５でディジタルデータに変換され、前処理部３６を経た後、符号化部３７で符号化されて送信バッファメモリ３８に書込まれる。この書込まれたデータはマルチプレクサ（ＭＵＸ）３９を介して他局側画像伝送装置Ｂに送られる。他局側画像伝送装置Ｂでは、デマルチプレクサ（ＤＭＵＸ）４６を介して受信バッファメモリ４７にデータが書込まれる。そして、復号化部４８で復号され、後処理部４９を経た後、ＤＡ変換部５０でアナログデータに変換され、モニタに出力される。
【０００４】
以上の映像や音声の符号化データの授受の他、対局を制御するための制御情報等が授受される。画像伝送装置Ｂでは、リモコン（リモートコントローラ）から入力された制御情報がリモートコントローラレシーバ５６に入力され、マルチプレクサ５５によって画像データに重畳されて伝送装置Ａに伝送される。伝送装置Ａでは、デマルチプレクサ４０から制御情報が出力され、符号化部３７を制御する。
【０００５】
一方、画像伝送装置Ａでは低速データが低速データ制御部４５に入力され、その出力がマルチプレクサ３９によって画像データに重畳されて伝送装置Ｂに伝送される。伝送装置Ｂでは、デマルチプレクサ４６から低速データが出力され、低速データ処理部５７を経て出力される。
【０００６】
ここで、低速データ制御部４５は周知のＲＳ２３２Ｃインタフェース等のデータポートであり、この低速データは映像を取込むカメラの制御信号やデータ転送等に使用される。すなわち、自局側伝送装置Ａから他局側伝送装置Ｂに制御信号を伝送し、この制御信号により他局伝送装置Ｂを制御するのである。
【０００７】
低速データ制御部４５は、図７に示されているようにシリアルデータをパラレルデータに変換するＳ／Ｐ変換部１と、デュアルポートメモリで構成されるデータＦＩＦＯ３と、転送データｃを書込むための書込み制御回路２と、転送データｈを読出し、図６中のＭＵＸ３９へ出力するＣＰＵ４と、ＣＰＵ４の出力するアドレスをデコードするアドレスデコーダ５とを含んで構成されている。
【０００８】
かかる構成において、Ｓ／Ｐ変換部１は入力されるシリアルデータａについて、パラレルデータｃへの変換を行う。変換後のパラレルデータｃは、書込み制御回路２からのライトイネーブルｄ及び書込みアドレスｅによってデータＦＩＦＯ３に書込まれる。
【０００９】
また、ＣＰＵ４から出力される読出しアドレスｇ，ｊ及びｋがアドレスデコーダ５においてデコードされ、デコード後のアドレスｉが読出しアドレスｇと共ににデータＦＩＦＯ３に入力される。これにより、データＦＩＦＯ３に書込まれているデータが、読出しデータｈとして読出される。この読出しデータｈは、一旦ＣＰＵ４に入力され、任意の出力ポート４０から送出される。
【００１０】
しかしながら、この構成では、書込みアドレスｅの値が読出しアドレスｇの値に追い越され、データＦＩＦＯ３がオーバフローを起こすという欠点がある。
【００１１】
ところで、オーバフローを防止する技術が特開平９−１９８２５８号公報に記載されている。同公報においては、図８に示されているように、スタック上限値設定レジスタ１０１に記憶されているスタック上限値と、アドレス線１０４上のアドレスとをアドレスマッチング回路１０２で監視し、両者が一致したときＣＰＵ１０３に割込みをかけるのである。つまり、同公報では、オーバフローを検出するとＣＰＵ１０３に対して割込みをかけるのであり、割込みを受けたＣＰＵは、障害発生時のタスク名などの障害情報をセーブ後、上位ソフトウエアに障害発生通知を行っている。
【００１２】
【発明が解決しようとする課題】
上述した公報においては、オーバフローを検出するとＣＰＵに対して割込みを入れ、割込みを受けたＣＰＵは上位ソフトウエアに障害発生通知を行って、上位ソフトウエアからの命令待ち状態になる。この場合、オーバフローを検出するとＣＰＵが停止してしまう。つまり、同公報に記載されている従来回路は、検出後のＣＰＵ動作にかかわらずオーバフローの検出を確実に行うための回路であり、オーバフローを未然に防ぐことはできないという欠点がある。
【００１３】
本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的はオーバフローを未然に防ぐことのできる回路を提供することである。
【００１４】
本発明によるオーバフロー保護回路は、データの書込みと読出しとが非同期に行われる先入れ先出しメモリについてのオーバフローを防止するオーバフロー保護回路であって、シリアルデータをパラレルデータに変換するＳ／Ｐ変換部と、デュアルポートメモリで構成されるデータＦＩＦＯと、
前記Ｓ／Ｐ変換部からの出力データを前記データＦＩＦＯに書込むための書き込みアドレスを前記データＦＩＦＯに出力する書込み制御回路と、前記データＦＩＦＯに書き込まれたデータを読み出すＣＰＵと、前記書込みアドレスと同等な前記書込み制御回路から出力されたライトポインタ（ＷＰ）を格納するＷＰレジスタと、前記ＣＰＵが１回の読み出し処理で読み出すデータ量を表す読み出しアドレスの上限値を示すライトインタラプトポインタ（ＷＩＰ）を格納するＷＩＰレジスタと、前記ＣＰＵが１回の読み出し処理で読み出すデータ量分を表すポイント幅を示すステップポインタ（ＳＰ）を格納するＳＰレジスタと、ＷＰの値とＷＩＰの値とを比較し両ポイントが一致したとき前記ＣＰＵに第一の割込み信号を出力する比較器と、前記ＣＰＵに第二の割込み信号を出力するアラームカウンタにより構成され、前記第一の割込み信号が入力された前記ＣＰＵは、前記データＦＩＦＯからデータを読み出すと同時に前記ＷＩＰレジスタに格納されたＷＩＰの値を前記ＣＰＵが１回の読み出し処理で読み出すデータ量分を追加したアドレスの上限値に更新し、前記ＷＰレジスタに格納されたＷＰの値が更新されたＷＩＰの値と一致したとき再び前記比較器が前記ＣＰＵに前記第一の割込み信号を出力し、前記アラームカウンタは、前記ＷＩＰレジスタに新たなＷＩＰの値が設定されたとき及び前記第一の割込み信号が発生したときにリセットされ、ＷＰの値が１インクリメントする毎に前記アラームカウンタのカウントが１インクリメントされ、前記カウントが前記ＳＰレジスタに格納されたＳＰの値と一致したとき該カウントを停止して第二の割込み信号を出力することを特徴とする。
【００１５】
更に本発明によるオーバフロー保護回路は、第二の割込み信号が入力された前記ＣＰＵは、前記データＦＩＦＯからデータを読み出すと同時に前記ＷＩＰレジスタに格納されたＷＩＰの値を前記ＣＰＵが１回の読み出し処理で読み出すデータ量分を追加したアドレスの上限値に更新することを特徴とする。
【００１６】
要するに本発明では、タスクスタックオーバフローを検出するだけでなく、従来回路では制御できないＦＩＦＯメモリのオーバフローを検出することができる。データ転送の手段としてＦＩＦＯメモリを用い、その読出し制御をＣＰＵで行う場合、ＣＰＵの処理状況によってはＦＩＦＯメモリがオーバフローする可能性がある。本回路ではＦＩＦＯメモリのライト／リード状態をＣＰＵへ通知し、またＦＩＦＯメモリに対する読出しが一定期間行われない場合にはＣＰＵに対してアラームを出力する。つまりＣＰＵが、デュアルポートメモリ等で構成されリングバッファとして使用するデータＦＩＦＯから周期的に読出す処理が間に合わなくなった時にアラームを出すので、オーバフローを未然に防ぐことができるのである。
【００１７】
【発明の実施の形態】
次に、本発明の実施の一形態について図面を参照して説明する。なお、以下の説明において参照する各図においては、他の図と同等部分には同一符号が付されている。
【００１８】
図１は本発明による画像伝送装置に用いられるオーバフロー保護回路の実施の一形態を示すブロック図である。図１において、低速データ制御部４５は、シリアルデータをパラレルデータに変換するＳ／Ｐ変換部１と、デュアルポートメモリで構成されるデータＦＩＦＯ３と、転送データｃを書込むための書込み制御回路２と、転送データｈを読出し、図６中のマルチプレクサ３９へ出力するＣＰＵ４と、ＣＰＵ４の出力するアドレスをデコードするアドレスデコーダ５と、書込みアドレスｅと同等なライトポインタ（ＷＰ）ｓを格納するＷＰレジスタ７と、ライトインタラプトポインタ（ＷＩＰ）ｔを格納するＷＩＰレジスタ９と、ステップポインタ（ＳＰ）ｕを格納するＳＰレジスタ１１と、ＣＰＵ４のメモリマップ上の任意のデータのみ出力するバッファ６，８と、ＷＰｆとＷＩＰｔとを比較する比較器１０と、比較器１０の比較結果を反転するインバータ１３と、ＣＰＵ４に対して読出し要求及びＷＩＰ設定要求となる割込みｗを出力するアラームカウンタ１２とから構成されている。なお、ＷＰレジスタ７，ＷＩＰレジスタ９，ＳＰレジスタ１１及びアラームカウンタ１２は、ＣＰＵ４から送出されるクロックｌに同期して動作するものとする。
【００１９】
Ｓ／Ｐ変換部１は、図２に示されているように、入力されるシリアルデータａを、そのシリアルデータａに同期したクロックｂで取込むフリップフロップ（以下、ＦＦと略す）１４と、７４ＬＳ１６４等で構成されるシリアルパラレル変換デバイス１５と、変換後のパラレルデータをカウンタ１８の周期で書込みパラレルデータｃとして出力するレジスタ１６とを含んで構成されている。
【００２０】
一方、書込み制御回路２は、同図に示されているように、クロックｂに同期して書込みアドレスを発生するカウンタ１７，１８と、カウンタ１８の出力をクロックｂで取込みデータＦＩＦＯ３の書込みアドレスｅを出力するＦＦ１９と、カウンタ１７の最上位ビットをクロックｂで取込みデータＦＩＦＯ３のライトイネーブルｄ及びアラームカウンタイネーブルｘを出力するＦＦ２１とを含んで構成されている。なお、カウンタ１７のキャリー出力はインバータ２０で論理反転され、レジスタ１６のイネーブルｙとなる。また、カウンタ１８の出力は、ライトポインタｆとして出力される。
【００２１】
アラームカウンタ１２は、図３に示されているように、ＷＰｆとＷＩＰｔとの比較結果ｖを微分するＦＦ２２，２３、インバータ２４及びＮＡＮＤゲート２５と、ＷＩＰｔがＣＰＵ４より設定される場合にアドレスデコーダ５より出力されるＷＩＰイネーブルｑと比較結果ｖの微分結果とのどちらかによってカウンタ２７へリセット信号を出力するＡＮＤゲート２６と、図２中の書込み制御回路２が出力するアラームカウンタイネーブルｘを微分するＦＦ３０，３１、インバータ３２及びＮＡＮＤゲート３３と、ＳＰ設定値ｕとカウンタ２７のカウントアップのためのイネーブルを出力するＡＮＤゲート３４と、カウンタ２７の出力結果とＳＰ設定値ｕの値とが等しいときにＣＰＵ４へ読出し要求及びＷＩＰ設定要求となる割込みｗを出力するＮＡＮＤゲート２８及びインバータ２９とを含んで構成されている。なお、ＦＦ２２，２３，３０及び３１並びにカウンタ２７は、ＣＰＵ４から送出されるクロックｌに同期して動作するものとする。
【００２２】
かかる構成において、ＲＳ２３２Ｃポート等から入力されたシリアルの転送データａは、図２中のＦＦ１４へ入力されシリアルパラレル変換デバイス１５によりパラレルデータに変換される。ここでデータ幅を１６ビットとした場合、カウンタ１７のキャリーの反転をイネーブルとしてＦＦ１６でデータを取込み、カウンタ１８の周期のデータに変換される。カウンタ１８はデータＦＩＦＯ３の持つアドレス領域のビット幅を出力する段数で構成される。
【００２３】
データの周期はカウンタ１８の周期であるのでカウンタ１７のＭＳＢをライトイネーブルｅとすることが可能であり、ＦＦ２１の数量（段数）により書込みタイミングが決定される。カウンタ１８の出力はＷＰレジスタ７へ入力される。ＣＰＵ４は自分の読出し可能な処理時間で読出しを行う。
【００２４】
また、カウンタ１８の出力は比較器１０にも入力される。比較器１０は現在、データＦＩＦＯ３の書込みアドレスであるＷＰｆとＷＩＰｔとを比較する。この比較の結果、ＷＰの値とＷＩＰの値とが一致したとき、ＣＰＵ４へ読出しを許可する割込みｖを出力する。ＣＰＵ４はこの割込みｖが入力されないと読出しを行わないので、読出し動作が書込み動作を追い越すことはないのである。
【００２５】
さらにまた、ＷＰレジスタ７によりＣＰＵ４へ書込みアドレスｓを通知しているので、データＦＩＦＯ３のどの程度の容量まで書込みをしているかを把握することが可能である。ＣＰＵ４は割込みｖが入力されるとＷＩＰの値を更新する。データＦＩＦＯ３の読出し制御はこのＷＩＰの更新により行われる。
【００２６】
ここで、図４を参照し、ＷＰｆとＷＩＰｔとのメモリ容量上の動作について説明する。データＦＩＦＯ３の容量は、例えば８Ｋバイトとする。図４（Ａ）に示されているように、ＣＰＵ４はＷＰをリードする。ここでは、読出し幅を２０バイトとする。ＣＰＵ４はＷＩＰの値をＷＰ＋２０と設定し、リセットされる。
【００２７】
データのクロックでライトポインタＷＰがインクリメントされ、比較器１０はＷＰｆとＷＩＰｔとの比較を行い、図４（Ｂ）に示されているようにＷＰの値とＷＩＰの値とが一致（ＷＰ＝ＷＩＰ）すると割込みｖを発生する。この状態が図４（Ｃ）に示されている。この割込み発生と同時にＣＰＵはリセットされる。
【００２８】
ＣＰＵ４は割込みｖが入力されると前回設定したＷＩＰの値＋２０を新規ＷＩＰとして更新する。この状態が図４（Ｄ）に示されている。同図の斜線で示されている部分がＣＰＵの読出し領域となる。
【００２９】
ここで新規ＷＩＰの設定が瞬時に行われない場合、アラームカウンタ１２が動作する。この動作について図５を参照して説明する。同図において、カウンタ２７は比較結果がＷＰ＝ＷＩＰの時若しくはＷＩＰが設定された時にリセットされる。カウンタ２７は、図１中のアラームカウンタイネーブルｘが入力されるとき、すなわちデータＦＩＦＯ３にデータが書込まれるとカウントアップされ、ライトポインタＷＰがインクリメントされる。
【００３０】
カウンタ２７はＳＰｕの値とカウンタ２７の出力とが等しくなると、カウントを停止し、ＣＰＵ４に対して読出し要求とＷＩＰ設定要求となる割込みｗを出力する。
【００３１】
図５を参照して割込みｗの出力動作について説明する。図５（Ａ）に示されているように、ＣＰＵ４はＷＩＰの設定とＳＰの設定とを行う。図５（Ｂ）に示されているように、ＷＰの値とＷＩＰの値とが一致すると、カウンタ２７がリセットされデータＦＩＦＯ３にデータが書込まれるとカウントアップする。カウンタ２７はＷＩＰが設定されるまでリセットがかからず、ＳＰの設定値（ここでは「２０」）までカウントアップする。
【００３２】
ここでＣＰＵ４がＷＩＰを設定するよりも早くＷＰが次にＷＩＰのとりうる値に到達した場合、すなわち図５（Ｃ）に示されているように、ＷＩＰ＝ＷＩＰ＋２０をＷＰが越えてしまう場合、カウンタ２７の出力が「２０」となっているので、ＣＰＵ４に対して読出し要求とＷＩＰ設定要求となる割込みｗを出力する。この割込みｗによって、データＦＩＦＯ３がオーバフロー気味の動作であることを通知する。この通知に応答して読出しワーニング（警告）割込みを発生し、前回設定したＷＩＰの値＋２０を新規ＷＩＰとして更新する。この状態が図５（Ｄ）に示されている。同図中の斜線で示されている部分がＣＰＵの読出し領域となる。
【００３３】
読出しワーニング割込みが発生された場合には、ライトポインタＷＰ＋αを新たなＷＩＰとして設定する。この状態が図５（Ｅ）に示されている。
【００３４】
図１に戻り、本回路においては、データＦＩＦＯ３の書込み制御において、書込みアドレスｅと同等なライトポインタ（ＷＰ）ｆ，ライトインタラプトポインタ（ＷＩＰ）ｔ，アラームカウンタ１２及びステップポインタ（ＳＰ）ｕが用意されている。そして、ＷＰｆの値とＷＩＰｔの値とが一致したときにＣＰＵ４に対して読出しを許可する割込みｖを出力する。ＷＩＰｔの値はＣＰＵ４が１回の読出し処理で読出すデータ量を表す読出しアドレスの上限値であり、その値の更新はＣＰＵ４が行う。ＷＰｆの値とＷＩＰｔの値とが一致するまでＣＰＵ４は読出しを開始しないので書込みアドレスｅが読出しアドレスｇに追い越され読出しデータｈが誤ることはあり得ない。
【００３５】
また、ＷＩＰｔはＣＰＵ４に読出しを許可する割込みｖが入力されると、その値が更新される。新たに設定されたＷＩＰｔの値とＷＰｆの値とが一致すると再びＣＰＵ４に対して割込みｖが出力される。
【００３６】
ところで、ＣＰＵ４が他のデータ処理に時間を取られ、ＷＩＰｔの設定より前に次に設定すべき値をＷＰｆが過ぎると、データＦＩＦＯ３はリングバッファで構成されるため書込みデータｃの上書きが発生することが考えられる。そこで、アラームカウンタ１２とステップポインタ（ＳＰ）ｕとを用意しておくのである。このＳＰレジスタ１１には、ＣＰＵ４が１回の読出し処理で読出すデータ量の幅が格納される。
【００３７】
アラームカウンタ１２は、ＷＩＰレジスタ９設定時と割込みｖ（ＷＰ＝ＷＩＰが一致したときの割込み）が発生したときにリセットされる。ＷＰｆが１インクリメントするとアラームカウンタ１２も同様に１インクリメントされ、ＳＰレジスタ１１に格納された値までカウントするとカウントを停止し、ＣＰＵ４に対して読出し要求とＷＩＰ設定要求となる割込みｗを立上げる。
【００３８】
データ転送を行うためにデータＦＩＦＯを設け、データＦＩＦＯの読出し制御をＣＰＵで行う回路において、ＣＰＵでは書込みアドレスを常に監視し、書込みアドレスを追い越さないように読出しアドレスを発生する。本発明回路ではＣＰＵが読出しアドレスを発生させる以外のデータ処理に負担がかかり、周期的に読出す処理が間に合わなくなったときにアラームを発生する。
【００３９】
例として８Ｋバイトの容量を持つデータＦＩＦＯ３において２０バイト書込みが終了すると読出しを開始させる制御を行う。書込み制御回路２よりアドレスｅが出力され、ＷＩＰの値に「２０」が設定される。ＣＰＵ４はある周期でＷＰｆを読みに行く。ここでＷＰの値は「２０」であり、ＷＰの値とＷＩＰの値とが一致するので、ＣＰＵ４に対して割込みが出力される。その後、ＷＰｆの値が「４０」になる前に、ＷＩＰの値に「４０」を設定できない場合、アラームカウンタ１２が動作する。
【００４０】
ＣＰＵ４は２０バイトごとに読出すのでＳＰレジスタ１１には値「２０」が格納されている。アラームカウンタ１２は、ＷＰの値とＷＩＰの値とが一致したときの割込みが発生したときにリセットされ、ＳＰレジスタ１１に格納された値である「２０」までカウントを開始する。カウントの最中にＷＩＰが設定されるとアラームカウンタはリセットされるが、次にＷＩＰｔとして設定されるべき値である「４０」を過ぎたとき、ＣＰＵ４に対して読出し要求とＷＩＰ設定要求となる割込みｗを立上げる。このような読出し許可割込みと保護機能となる読出し及びＷＩＰ設定要求割込みｗをＣＰＵ４に出力することでＣＰＵの負荷が重い場合でもオーバフローする前にアラームを出力することができる。
【００４１】
【発明の効果】
以上説明したように本発明は、ＣＰＵが通常処理を行えない場合等、読出しが一定期間行われない場合に読出しアラームとなる割込みを与えることにより、ＣＰＵを用いた画像伝送装置においてメモリのオーバフローを未然に防ぐことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の一形態による画像伝送装置の低速データ制御部の構成を示すブロック図である。
【図２】図１中のＳ／Ｐ変換部及び書込み制御回路の内部構成例を示すブロック図である。
【図３】図１中のアラームカウンタの内部構成例を示すブロック図である。
【図４】通常動作時における低速データ制御部のデータＦＩＦＯ内の状態を示す図である。
【図５】アラーム発生動作時における低速データ制御部のデータＦＩＦＯ内の状態を示す図である。
【図６】一般的な画像伝送装置の構成を示すブロック図である。
【図７】従来の低速データ制御部の構成例を示す図である。
【図８】オーバフローに応答して割込みをかける従来技術の構成を示すブロック図である。
【符号の説明】
１  Ｓ／Ｐ変換部
２  書込み制御回路
３  データＦＩＦＯ
４  ＣＰＵ
５  アドレスデコーダ
６，８  バッファ
７  ＷＰレジスタ
９  ＷＩＰレジスタ
１０  比較器
１１  ＳＰレジスタ
１２  アラームカウンタ
１３  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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