(57)【特許請求の範囲】
【請求項１】
ジョセフソン接合を構成する一対の超伝導体からなる接合部と、
前記接合部の前記各超伝導体に各端が接続されたキャパシタ部とを夫々有する複数の複合構造を有し、
前記複数の複合構造の夫々が直列接続されて超伝導接合を含むループが形成されており、
前記キャパシタ部の静電容量に依存する実効的なマッカンバー係数が１より大きく、且つ前記接合部の電圧発生時に前記接合部に流れる動作電流が電圧維持可能な最小電流値よりも大きくなるように設定されていることを特徴とする超伝導接合。
【請求項２】
基板上に、層間絶縁膜を挟んで下部超伝導膜及び上部超伝導膜が積層形成されており、
前記層間絶縁膜の一部に貫通孔が形成され、前記貫通孔内でバリヤ膜を介して前記下部超伝導膜及び前記上部超伝導膜の各一部が前記一対の超伝導体として前記接合部を構成するとともに、
前記層間絶縁膜を挟んだ前記下部超伝導膜及び前記上部超伝導膜により前記キャパシタ部を構成することを特徴とする請求項１に記載の超伝導接合。
【請求項３】
前記ループは、前記直列接続された複数の前記複合構造からなる枝構造を複数有し、前記各枝構造が並列に接続されていることを特徴とする請求項１又は２に記載の超伝導接合。
【請求項４】
バイアス電流が供給される端子と、出力信号が送出される端子と、入力信号が供給される端子とを含むとともに、超伝導接合を含むループが接続されてなる超伝導回路であって、
前記ループは、ジョセフソン接合を構成する一対の超伝導体からなる接合部と、前記接合部の前記各超伝導体に各端が接続されたキャパシタ部とを夫々有する複数の複合構造の夫々が、直列接続されてなり、
前記キャパシタ部の静電容量に依存する実効的なマッカンバー係数が１より大きく、且つ前記接合部の電圧発生時に前記接合部に流れる動作電流が電圧維持可能な最小電流値よりも大きくなるように設定されていることを特徴とする超伝導回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ジョセフソン接合を用いた超伝導接合及び超伝導回路に関する。
【０００２】
【従来の技術】
超伝導回路（超伝導ディジタル回路）は、超高速で動作し、消費電力が極めて低いという特徴を持っており、将来の高速情報処理システムの構成要素として期待されている。超伝導ディジタル回路のうち、高温超伝導接合を用いた単一磁束量子（Single Flux Quantum ：ＳＦＱ）回路は、特に超高速、低エネルギーで動作するという特徴を持っており、早急な開発への要請が高い。
【０００３】
【発明が解決しようとする課題】
しかしながら、高温超伝導体を用いたＳＦＱ回路は、その動作電圧が１（ｍＶ）程度と極めて微小値であり、この程度の電圧で半導体機器を作動させることは不可能であるため、実際の情報処理機器を構成するには単磁束量子回路の電気信号を何らかの手段で取り出し、室温環境内で機能する所定の半導体機器に接続することを要する。そこで、両者の間にインターフェイスとなる増幅回路を介在させ、ＳＦＱ回路の信号振幅を半導体機器を駆動できる１０（ｍＶ）程度まで増幅する必要がある。
【０００４】
半導体機器へのインターフェイスとなる増幅回路としては、図１５に示すように、ラッチ型の増幅回路が提案されている。図中、Ｊはジョセフソン接合を用いた超伝導接合、Ｖinは入力端子、Ｖout は出力端子、ＩB はバイアス電流、Ｒ1 〜Ｒ3 は入出力分離用抵抗である。この増幅回路（いわゆるジョセフソン昇電圧ドライバ）を接続することで数十（ｍＶ）の出力を得ることができ、高電圧化し易い。このため良好なＳ／Ｎ比を保つことができ、誤動作の確率を減らすことができるという点で、当該増幅回路はインターフェイスとして望ましい特性を持つ。
【０００５】
ところがこのラッチ型の増幅回路は、超電導接合に電流−電圧（Ｉ−Ｖ）特性にヒステリシスを有するニオビウム（Ｎｂ）等の金属系の低温超伝導体で実現されるものである。従って、Ｉ−Ｖ特性にヒステリシスを持たない高温超伝導体をそのまま用いたのでは増幅回路を構成することはできないという問題がある。
【０００６】
また、図１６に示すように、金属系超伝導体では超伝導量子干渉デバイス（ＳＱＵＩＤ）を直列に数十個接続して電圧を上げる方法を適用した回路が提案されている。図中、Ｌ1 ，Ｌ2 は磁気的結合のためのインダクタ、Ｊはジョセフソン接合を用いた超伝導接合である。しかしこの方法により１０（ｍＶ）程度の出力振幅を得るためには数百個以上の接合数が必要となり、極めて困難であって現実的でない。
【０００７】
このように、高温超伝導体を用いた増幅回路は、超高速・低エネルギー動作を可能とするＳＦＱ回路のインターフェイスとして極めて重要視されているにも係わらず、簡易且つコンパクトな構成でこれを実現することは難しいという現状にある。
【０００８】
そこで本発明は、高温超伝導体を用いたヒステリシスを有しないジョセフソン接合により超高速、低エネルギーで動作可能な超伝導接合を提供することを目的とし、更にはこの超伝導接合を有し、ＳＦＱ回路と各種半導体回路との間のインターフェイスとして良好に機能する高出力の超伝導回路や、当該超伝導回路がＳＦＱ回路及びラッチ回路と混載されてなる超伝導回路チップ、前記超伝導回路を備えた超伝導回路チップ及びこれと連結された他の超伝導回路チップを有する超伝導回路システム、前記超伝導回路を備えた超伝導回路チップ及びこれと連結された各種半導体回路を有する低温−室温間の超伝導回路システムを提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、上述の課題を解決するため、以下に示す手段を有する。
【００１０】
第１の手段は、超伝導接合を対象としたものであり、ジョセフソン接合を構成する一対の超伝導体からなる接合部と、前記接合部の前記各超伝導体に各端が接続されたキャパシタ部とを夫々有する複数の複合構造を有し、前記複数の複合構造の夫々が直列接続されて超伝導接合を含むループが形成されており、前記キャパシタ部の静電容量に依存する実効的なマッカンバー係数が１より大きく、且つ前記接合部の電圧発生時に前記接合部に流れる動作電流が電圧維持可能な最小電流値よりも大きくなるように設定されていることを特徴とする。
【００１１】
ここで、前記ループを、前記直列接続された複数の前記複合構造からなる枝構造を複数有し、前記各枝構造が並列に接続するように構成しても好適である。
【００１２】
また、具体的な前記キャパシタ部の構成は、基板上に、層間絶縁膜を挟んで下部超伝導膜及び上部超伝導膜が積層形成されており、前記層間絶縁膜の一部に貫通孔が形成され、前記貫通孔内でバリヤ膜を介して前記下部超伝導膜及び前記上部超伝導膜の各一部が前記一対の超伝導体として前記接合部を構成するとともに、前記層間絶縁膜を挟んだ前記下部超伝導膜及び前記上部超伝導膜から構成することが好適である。
【００１３】
第２の手段は、バイアス電流が供給される端子と、出力信号が送出される端子と、入力信号が供給される端子とを含むとともに、超伝導接合を含むループが接続されてなる超伝導回路を対象とする。この第２の手段は、前記ループが、ジョセフソン接合を構成する一対の超伝導体からなる接合部と、前記接合部の前記各超伝導体に各端が接続されたキャパシタ部とを夫々有する複数の複合構造の夫々が、直列接続されてなり、前記キャパシタ部の静電容量に依存する実効的なマッカンバー係数が１より大きく、且つ前記接合部の電圧発生時に前記接合部に流れる動作電流が電圧維持可能な最小電流値よりも大きくなるように設定されていることを特徴とする。
【００１４】
【作用】
通常の高温超伝導接合はそのＩ−Ｖ特性にヒステリシスを有しないため、この接合部をそのまま用いてラッチ型回路を構成することはできない。本発明では、接合部にキャパシタ部を並列に接続することによりヒステリシスを持たせることが可能となり、更には回路構成と共に各パラメータを適正値に選ぶことにより高温超伝導接合を用いた高速で動作する安定なラッチ型回路を構成することができる。
【００１５】
具体的には、パラメータとして先ずマッカンバー係数βc を１より大きい所定値とすれば、Ｉ−Ｖ特性にヒステリシスが現れる。本発明の超伝導接合はジョセフソン接合を持つ接合部にキャパシタ部が並列接続されているため、マッカンバー係数βc がキャパシタ部の静電容量に依存し、これに比例する。従って、マッカンバー係数βc をβc ＞１を満たす所定値とするには、静電容量を実効的に増加させるために所定数のキャパシタ部を並列に設ければよい。
【００１６】
更に、パラメータとして、接合部の電圧発生時に接合部に流れる動作電流Ｉopを、電圧維持可能な最小電流値Ｉmin よりも大きくなるように設定する。即ち、Ｉop＞Ｉmin を満たすように動作電流Ｉopを設定することにより、キルヒホッフの法則が成立して安定な電圧状態が現れる。
【００１７】
このように、接合部にキャパシタ部を並列に接続することに加え、マッカンバー係数βc をβc ＞１、且つ動作電流ＩopをＩop＞Ｉmin を満たすように設定し、例えばキャパシタ部を複数並列に接続する回路構成を行なうことにより、高温超伝導接合を用いて高速で動作する安定なラッチ型回路が実現する。
【００１８】
【発明の実施の形態】
以下、本発明を適用した好適な実施形態について図面を参照しながら詳細に説明する。
【００１９】
（第１の実施形態）
先ず、第１の実施形態について述べる。ここでは、高温超伝導接合を用いたラッチ型回路の基本的（原理的）構成について例示する。図１は、本実施形態のラッチ型回路の基本的構成例を示す回路図である。図１中、Ｉinは入力端子、Ｖout は出力端子、ＩB はバイアス電流源（不図示）から供給されたバイアス電流、Ｊ1 は高温超伝導接合部、ＣS は接合部Ｊ1 と並列に接続されたキャパシタ部、ＲL は負荷抵抗である。この高温超伝導接合は、ＹＢＣＯを超伝導電極とする接合を想定しているが、ヒステリシスを持たない良好なジョセフソン接合であればこれに限らない。また金属系ジョセフソン接合でも微細化が進むとノンヒステリシス特性に近くなることが予想されており、本実施形態はそのような接合にも適用できる。
【００２０】
本実施形態のラッチ型回路においては、接合部Ｊ1 にキャパシタ部ＣS を並列接続することにより、高温超伝導接合はそのＩ−Ｖ特性にヒステリシスを持たせることが可能となり、更には確実にヒステリシスを出現させるためにマッカンバー係数βc を調節するとともに、接合部Ｊ1 の電圧発生時に接合部Ｊ1 に流れる動作電流Ｉopと電圧維持可能な最小電流値Ｉmin との関係を調節する。
【００２１】
先ず、マッカンバー係数βc の調節について説明する。ジョセフソン接合のヒステリシス特性は、
βc ＝２πＩc ＣＲ2 ／Φ0 
によって特徴付けられる。ここで、Ｉc は超伝導電流、Ｃは静電容量、Φ0 は磁束を示す。上式において、βc ＞１であればヒステリシスが現れる。高温超伝導接合は静電容量Ｃが小さいために、βc ＜１となってヒステリシスは生じないが、接合部Ｊ1 に並列に所定の静電容量を有するキャパシタ部ＣS を接続することにより実効的なβc を増大化させ、ヒステリシスを持たせることができる。
【００２２】
続いて、動作電流Ｉopと最小電流値Ｉmin との関係について説明する。ラッチ型回路を構成するために重要なもう一つのパラメータは電圧維持可能な最小電流Ｉmin である。図２に図１のラッチ型回路のＩ−Ｖ特性曲線と負荷線との関係を示す。図２に示すように、Ｉ−Ｖ特性曲線と負荷線に２つの交点が存在し、Ａ点は超伝導状態、Ｂ点は電圧状態を表している。ここで、Ｂ点が安定であるためには、動作電流Ｉopの値が、
Ｉop＝ＩB ＲL ／（ＲL ＋ＲN ）＞Ｉmin 
を満たす必要がある。ここで、ＲN は接合のノーマル抵抗である。単一接合のＩmin は図３に示すようにマッカンバー係数βc と関係があり、βc が大きいほど小さくなる（川辺編「超伝導エレクトロニクス」：丸善出版）。
【００２３】
要するに、高温超伝導接合を用いてラッチ型回路を構成するために必要な条件は、
βc ＞１且つＩop＞Ｉmin 
を満たすことである。
【００２４】
本実施形態のラッチ型回路では出力電圧を高くするため、図４に示すように、ジョセフソン接合を複数段直並列に接続しても好適である。具体的には、超伝導接合として、接合部Ｊ1 及びキャパシタ部ＣS を有してなる複合構造が複数段（図示の例ではＮ＝４段）直列に接続され、更にこれら複合構造が設けられた枝が複数本（図示の例では２本）並列に接続される。
【００２５】
このように構成されたラッチ型回路において、βc とＩop，Ｉmin の関係を回路シミュレーションにより調べた。仮定した接合の特性はＩc ＝２５０（μＡ）、ＲN ＝８（Ω）とし、ＲL ＝５０（Ω）とした。Ｎを１本の枝における前記複合構造の段数とし、Ｎ＝４，１０の場合について、Ｉop，Ｉmin のＣS （ひいてはβc ）依存性を調べた結果を図５に示す。この図から、Ｎ＝４の場合は、ＣS ＞０．０７（ｐＦ）、Ｎ＝１０では、ＣS ＞０．３（ｐＦ）でβc ＞１とＩop＞Ｉmin の条件を共に満たし、ラッチ型回路が構成できることが判る。このように、Ｎが大きいほど大きなＣS が必要となる。
【００２６】
次に、Ｎ＝１０の場合における、ラッチ型回路の出力端子Ｖout からの出力電圧の立ち上がり時間τのＣS 依存性を調べた結果を図６に示す。ＣS が大きいほどτも大きくなり、増幅器として要求される高速性の制限からＣS の上限が決まる。１０（ＧＨｚ）で動作させるためには立ち上がり時間は１５（ｐｓ）程度が必要と考えると、ＣS ＜１（ｐＦ）を満たすことを要する。即ち、Ｎ＝１０のとき、
０．３（ｐＦ）＜ＣS ＜１（ｐＦ）
となる。
【００２７】
このように、前記複合構造の段数（Ｎ値）によって異なるものの、βc ＞１及びＩop＞Ｉmin の要請と増幅器に要求される高速性の要請との調和を考慮すれば、ＣS の適正値は概ね、
０．１（ｐＦ）＜ＣS ＜１（ｐＦ）
と見積もることが妥当であると考える。
【００２８】
なお、最小電流Ｉmin は接合部Ｊ1 に流れるバイアス電流ＩB の周波数にも依存するため、図５に示した特性が唯一のものではなく、従ってＣS も動作周波数にあわせて設計する必要がある。シミュレーションによれば動作周波数が高くなるほどＩmin は小さくなる傾向が見られた。
【００２９】
以上を踏まえ、本実施形態のラッチ型回路の回路動作を計算機シミュレートした結果を図７に示す。（ａ）が入力端子Ｉinからの入力電流及びバイアス電流ＩB の時間変化の様子を、（ｂ）がこれらに伴った出力端子Ｖout からの出力電圧の時間変化の様子をそれぞれ示している。各条件としては、入力電流を５０（μＡ）、バイアス電流を２２０（μＡ）とし、ＣS を１（ｐＦ）、βc を５０とした。図７（ａ），（ｂ）から、確かに良好なラッチ動作が実現しており、２（ｍＶ）の出力電圧が得られたことが判る。
【００３０】
ここで、本実施形態のラッチ型回路における構造上の特徴について、特に接合部Ｊ1 とキャパシタ部ＣS からなる複合構造を有する超伝導接合１の構造について説明する。超伝導接合１は、図８に示すように、基板２上に、層間絶縁膜３を挟んで下部超伝導膜４及び上部超伝導膜５が積層形成されており、層間絶縁膜３の一部に貫通孔６が形成され、貫通孔６内でバリヤ膜７を介して下部超伝導膜４及び上部超伝導膜５の各一部が対向して接合部Ｊ1 が形成されるとともに、層間絶縁膜３を挟んだ下部超伝導膜４及び上部超伝導膜５によりキャパシタ部ＣS が形成されて構成されている。
【００３１】
ここで、層間絶縁膜３はいわゆるＬＡＳＴ（Ｌａ0.3 Ｓｒ0.7 （Ａｌ0.3 Ｔａ0.7 ）Ｏ3 ）を、下部超伝導膜４及び上部超伝導膜５はＹＢＣＯ（ＹＢａ2 Ｃｕ3 Ｏ7-X ）を、バリヤ膜７はＩＴＯ（Indium Tin Oxide：ＳｎをドープしたＩｎＯX ）をそれぞれ材料とする薄膜である。層間絶縁膜３の厚みｄは２００ｎｍ程度とされ、バリヤ膜７は臨界電流が２５０（μＡ）、トンネル抵抗が８（Ω）のものである。
【００３２】
このような接合において、臨界電流密度として１０（ｋＡ／ｃｍ2 ）程度、超伝導電流ＩC とノーマル抵抗ＲN との積ＩC ＲN として１（ｍＶ）程度が期待できる。マッカンバー係数βc の大きさは下部超伝導膜４と上部超伝導膜５との重なり面積に依存するため、βc としてβc ＞１を満たす所定値を得るには、上部超伝導膜５の面積が接合部Ｊ1 の面積の１０倍以上とする必要がある。具体的には、接合部Ｊ1 を一辺Ｗj が２μｍ程度の矩形とし、接合部Ｊ1 上の上部超伝導膜５を一辺Ｗe が９μｍ程度の矩形とすると、上部超伝導膜５の面積が接合部Ｊ1 の面積の約２０倍となり、実効的なβc を７程度とすることができる。
【００３３】
また、接合部Ｊ1 の周辺の層間絶縁膜を高誘電率、実効性を考慮すれば１００以上の誘電率を有する材料で形成することにより、上部超伝導膜５の面積を縮小化させることができる。具体的には、図９に示すように、接合部Ｊ1 の周辺に高誘電膜であるＳｒＴｉＯ3 薄膜８を形成する。このＳｒＴｉＯ3 は温度６０（Ｋ）付近で比誘電率が約１０００となる材料であり、図８の構成と同等のβc を得るためには、接合部Ｊ1 上の上部超伝導膜５を矩形状であれば一辺Ｗe が２．２μｍ程度のものとすれば良い。従ってこの場合、上部超伝導膜５の面積を接合Ｊ1 の面積より１０％程度大きくするだけで済むため、超伝導接合の微小化に寄与することになる。
【００３４】
以上説明したように、第１の実施形態によれば、接合部Ｊ1 にキャパシタ部ＣS を並列に接続することに加え、マッカンバー係数βc をβc ＞１、且つ動作電流ＩopをＩop＞Ｉmin を満たすように設定し、例えばキャパシタ部ＣS を複数直並列に接続する回路構成を行なうことにより、高温超伝導体を用いたヒステリシスを有しないジョセフソン接合により超高速、低エネルギーで動作する安定なラッチ型回路が実現する。
【００３５】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。この第２の実施形態では、高温超伝導接合を用いた単一磁束量子（ＳＦＱ）回路とラッチ型回路とのインターフェイスとして機能するＳＦＱ／ラッチ変換回路について例示する。なお、第１の実施形態で説明した構成部材等と同一のものについては同符号を記して説明を省略する。
【００３６】
図１０は、本実施形態のＳＦＱ／ラッチ変換回路の一例を示す回路図である。図中、Ｖinは入力端子、Ｖout は出力端子、ＩB はバイアス電流、Ｊ2 ，Ｊ3 は高温超伝導接合部、ＣS1，ＣS2は接合部Ｊ2 ，Ｊ3 とそれぞれ並列に接続されたキャパシタ部、ＲL は負荷抵抗である。ここで、Ｊ2 とＣS1の複合構造を有する超伝導接合１１及びＪ3 とＣS2からなる複合構造を有する超伝導接合１２では、第１の実施形態と同様にマッカンバー係数βc 、動作電流Ｉop及び最小電流Ｉmin について、
βc ＞１且つＩop＞Ｉmin 
が成立するように調節されている。
【００３７】
ここで、入力端子Ｖinに接続されたＳＦＱ回路から超伝導状態のＳＦＱパルスが入力すると、超伝導接合１１，１２がほぼ同時に安定的に電圧状態に遷移し、出力端子Ｖout から所期の安定した電圧状態の出力が得られることになる。
【００３８】
本実施形態のＳＦＱ／ラッチ変換回路では出力電圧を高くするため、図１１に示すように、上記の例でＪ3 とＣS2からなる複合構造を有する超伝導接合１２が設けられてなるループ１０において、ジョセフソン接合を複数個直並列に接続しても好適である。具体的には、超伝導接合として、超伝導接合１２の複合構造が複数段（図示の例ではＮ＝１０段）直列に接続され、更にこれら複合構造が設けられた枝が複数本（図示の例では２本）並列に接続される。この場合、ループ１０の各接合部Ｊ3 のバリヤ膜は各々独立に設けられており、共有にはされていない。
【００３９】
この変換回路も第１の実施形態と同様に単一磁束量子（ＳＦＱ）パルスで動作する。当該多段構造の超伝導接合のループを備えた変換回路における動作電流Ｉopは２８０（μＡ）であり、前述の図５によればＣｓは０．３ｐＦ以上であればＩop＞Ｉmin の要件を満たし、十分な増幅効果を得るためには例えば１（ｐＦ）とすれば良い。
【００４０】
以上説明したように、第２の実施形態によれば、接合部Ｊ2 ，Ｊ3 にキャパシタ部ＣS1，ＣS2を並列に接続することに加え、マッカンバー係数βc をβc ＞１、且つ動作電流ＩopをＩop＞Ｉmin を満たすように設定し、例えばＪ3 とＣS2からなる複合構造を複数直並列に接続してループを形成し回路構成を行なう。これにより、超高速、低エネルギーで動作する安定なラッチ動作が可能となり、ＳＦＱ回路とラッチ型回路と間の好適なインターフェイスが実現する。
【００４１】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。この第３の実施形態では、超伝導体を用いた情報処理機器において、高温超伝導接合を用いた単一磁束量子（ＳＦＱ）回路及びラッチ型回路と第２の実施形態で説明したＳＦＱ／ラッチ変換回路とを１チップ内に混載した例について説明する。なお、第２の実施形態で説明した構成部材等と同一のものについては同符号を記して説明を省略する。
【００４２】
図１２は、本実施形態の混載チップの構成を示す模式図である。図示の如く、この混載チップ３１は、ＳＦＱ回路２１とラッチ型回路２２とが両者の補間として機能する第２の実施形態のＳＦＱ／ラッチ変換回路２３（図１０参照）を介して接続され、１チップ内に混載され構成されている。このように、高速の処理が必要な部分にはＳＦＱ回路２１を用い、メモリ周辺回路のような高速の駆動能力を必要する部分にはラッチ型回路２２を用いる。
【００４３】
第３の実施形態によれば、ＳＦＱ回路２１及びラッチ型回路２２と共に変換回路２３を１チップ内に混載することにより、超高速、低エネルギーで動作する安定なラッチ動作を可能とするのみならず、半導体チップ等に要求される小型化の要請に十分に応えることができる。
【００４４】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。この第４の実施形態では、ＳＦＱ回路システムのチップ間インターフェイスについて例示する。なお、第３の実施形態で説明した構成部材等と同一のものについては同符号を記して説明を省略する。
【００４５】
図１３は、第４の実施形態のＳＦＱ回路システムの構成を示す模式図である。図示の如く、このシステムは、ＳＦＱ回路２１及びこのＳＦＱ回路２１に接続された第２の実施形態のＳＦＱ／ラッチ変換回路２３（図１０参照）が搭載されたチップ３２と、少なくともＳＦＱ回路２４を搭載したチップ３３とを有しており、チップ３２とチップ３３との間で両者を連結する伝送路２５を介して電気信号の授受が行なわれるものである。距離の長いチップ間で信号の授受を行なうには素子に高い駆動能力が必要であり、それにはラッチ型回路が適している。
【００４６】
第４の実施形態によれば、チップ間インターフェイスの駆動回路として変換回路２３を用い、超高速、低エネルギーで動作する安定なラッチ動作を可能とするのみならず、チップ３２，３３間の離間距離が比較的長い場合でも、両者間で正確且つ迅速な信号伝達を行なうことが可能となる。
【００４７】
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。この第５の実施形態では、ＳＦＱ回路と室温の機器間のインターフェイスについて例示する。なお、第３の実施形態で説明した構成部材等と同一のものについては同符号を記して説明を省略する。
【００４８】
図１４は、第５の実施形態のＳＦＱ／半導体回路システムの構成を示す模式図である。図示の如く、このシステムは、低温下において機能するＳＦＱ回路２１及びこのＳＦＱ回路２１に接続された第２の実施形態のＳＦＱ／ラッチ変換回路２６が搭載されたチップ３４と、所定のアンプ２８及び室温下において機能する所期の半導体回路３５とを有しており、チップ３４と半導体回路３５との間で両者を連結する伝送路２７を介して電気信号の授受が行なわれるものである。ここで、変換回路２６としては、高い増幅機能が要求されるため、図１１に示す多段構造のループ１０を備えた変換回路を適用すれば良い。Ｓ／Ｎの向上のためには高い出力電圧が必要であり、それにはやはりラッチ型回路が適している。
【００４９】
第５の実施形態によれば、低温・室温間インターフェイスの駆動回路として変換回路２６を用い、超高速、低エネルギーで動作する安定なラッチ動作を可能とするのみならず、ＳＦＱ回路２１と半導体回路３５間における高いＳ／Ｎの正確且つ迅速な信号伝達を行なうことが可能となる。
【００５０】
なお、以下に示すような種々の態様も本発明の内容をなす。
【００５１】
本発明の超伝導接合の一態様においては、前記キャパシタ部の静電容量が０．１（ｐＦ）〜１０（ｐＦ）の範囲内の所定値とされている。
【００５２】
本発明の超伝導接合の一態様において、前記キャパシタ部は、前記接合部の積層方向に当該接合部と電気的に並列となるように設けられている。
【００５３】
本発明の超伝導接合の一態様においては、前記上部超伝導膜の面積が前記接合部の面積の１０倍以上の所定値とされている。
【００５４】
本発明の超伝導接合の一態様においては、前記層間絶縁膜の少なくとも前記接合部近傍の部位が１００以上の比誘電率を有する絶縁材料からなる。
【００５５】
本発明の超伝導接合の一態様において、少なくとも１つの前記ループは、前記接合部及び前記キャパシタ部を有してなる前記複合構造が複数段直列に接続され、更に複数段の前記複合構造の枝が複数本並列に接続されて形成されてなるものである。
【００５６】
本発明の超伝導回路チップは、単一磁束量子回路と、ラッチ回路と、前記単一磁束量子回路と前記ラッチ回路との間に介在する超伝導回路とが同一チップ内に混載されてなる超伝導回路チップであって、前記超伝導回路は、バイアス電流が供給される端子と、出力信号が送出される端子と、入力信号が供給される端子とを含むとともに、１つ又は複数の超伝導接合を含むループが接続されてなるものであり、前記ループは、ジョセフソン接合を構成する一対の超伝導体からなる接合部と、前記接合部の前記各超伝導体に各端が接続されたキャパシタ部とを有し、前記キャパシタ部の静電容量に依存する実効的なマッカンバー係数が１より大きく、且つ前記接合部の電圧発生時に前記接合部に流れる動作電流が電圧維持可能な最小電流値よりも大きくなるように設定されている。
【００５７】
本発明の超伝導回路チップの一態様において、少なくとも１つの前記ループは、前記接合部及び前記キャパシタ部を有してなる前記複合構造が複数段直列に接続され、更に複数段の前記複合構造の枝が複数本並列に接続されて形成されてなるものである。
【００５８】
本発明の超伝導回路システムは、単一磁束量子回路と、前記単一磁束量子回路に接続された超伝導回路とを備えた第１の超伝導回路チップと、少なくとも単一磁束量子回路を備えた第２の超伝導回路チップとが設けられており、前記第１の超伝導回路チップと前記第２の超伝導回路チップとの間で両者を連結する伝送路を介して電気信号の授受が行なわれる超伝導回路システムであって、前記超伝導回路は、バイアス電流が供給される端子と、出力信号が送出される端子と、入力信号が供給される端子とを含むとともに、１つ又は複数の超伝導接合を含むループが接続されてなるものであり、前記ループは、ジョセフソン接合を構成する一対の超伝導体からなる接合部と、前記接合部の前記各超伝導体に各端が接続されたキャパシタ部とを有し、前記キャパシタ部の静電容量に依存する実効的なマッカンバー係数が１より大きく、且つ前記接合部の電圧発生時に前記接合部に流れる動作電流が電圧維持可能な最小電流値よりも大きくなるように設定されている。
【００５９】
本発明の超伝導回路システムの一態様において、少なくとも１つの前記ループは、前記接合部及び前記キャパシタ部を有してなる前記複合構造が複数段直列に接続され、更に複数段の前記複合構造の枝が複数本並列に接続されて形成されてなるものである。
【００６０】
本発明の超伝導回路システムは、単一磁束量子回路と、前記単一磁束量子回路に接続された超伝導回路とを有し、低温環境内で機能する超伝導回路チップと、室温環境内で機能する半導体回路とが設けられており、前記超伝導回路チップと前記半導体回路との間で両者を連結する伝送路を介して電気信号の授受が行なわれることを特徴とする超伝導回路システムであって、前記超伝導回路は、バイアス電流が供給される端子と、出力信号が送出される端子と、入力信号が供給される端子とを含むとともに、１つ又は複数の超伝導接合を含むループが接続されてなるものであり、前記ループは、ジョセフソン接合を構成する一対の超伝導体からなる接合部と、前記接合部の前記各超伝導体に各端が接続されたキャパシタ部とを有し、前記キャパシタ部の静電容量に依存する実効的なマッカンバー係数が１より大きく、且つ前記接合部の電圧発生時に前記接合部に流れる動作電流が電圧維持可能な最小電流値よりも大きくなるように設定されている。
【００６１】
本発明の超伝導回路システムの一態様において、少なくとも１つの前記ループは、前記接合部及び前記キャパシタ部を有してなる前記複合構造が複数段直列に接続され、更に複数段の前記複合構造の枝が複数本並列に接続されて形成されてなるものである。
【００６２】
【発明の効果】
本発明によれば、高温超伝導体を用いたヒステリシスを有しないジョセフソン接合により超高速、低エネルギーで動作可能な超伝導接合を提供することを目的とし、更には超伝導接合を有し、ＳＦＱ回路と各種半導体回路との間のインターフェイスとして良好に機能する高出力の超伝導回路や、当該超伝導回路がＳＦＱ回路及びラッチ回路と混載されてなる超伝導回路チップ、前記超伝導回路を備えた超伝導回路チップ及びこれと連結された他の超伝導回路チップを有する超伝導回路システム、前記超伝導回路を備えた超伝導回路チップ及びこれと連結された各種半導体回路を有する超伝導回路システムを実現することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態のラッチ型回路の基本的構成例を示す回路図である。
【図２】図１に示したラッチ型回路のＩ−Ｖ特性曲線と負荷線との関係を示す特性図である。
【図３】単接合の電圧維持可能な最小電流Ｉmin とマッカンバー係数βc との関係を示す特性図である。
【図４】接合部及びキャパシタ部を有してなる複合構造を複数段直並列に接続されたラッチ型回路の基本的構成例を示す回路図である。
【図５】複数の段数が４及び１０の場合について、動作電流Ｉop，最小電流Ｉmin のキャパシタ部の容量ＣS （ひいてはマッカンバー係数βc ）依存性を示す特性図である。
【図６】複数の段数が１０の場合における、ラッチ型回路の出力端子Ｖout からの出力電圧の立ち上がり時間τのＣS 依存性を示す特性図である。
【図７】第１の実施形態のラッチ型回路の回路動作を計算機シミュレートした結果を示す特性図である。
【図８】第１の実施形態のラッチ型回路における構造上の特徴である複合構造を示す概略断面図である。
【図９】前記複合構造の他の例を示す概略断面図である。
【図１０】第２の実施形態のＳＦＱ／ラッチ変換回路の一例を示す回路図である。
【図１１】ＳＦＱ／ラッチ変換回路の超伝導接合のループにおいて、複合構造を複数段直並列に接続された一例を示す回路図である。
【図１２】第３の実施形態の混載チップの構成を示す模式図である。
【図１３】第４の実施形態のＳＦＱ回路システムの構成を示す模式図である。
【図１４】第５の実施形態のＳＦＱ／半導体回路システムの構成を示す模式図である。
【図１５】従来のラッチ型の増幅回路の一例を示す回路図である。
【図１６】ＳＱＵＩＤを直列に数十個接続して電圧を上げる方法を適用した従来の増幅回路の一例を示す回路図である。
【符号の説明】
１，１１，１２  超伝導接合
２  基板
３  層間絶縁膜
４  下部超伝導膜
５  上部超伝導膜
６  貫通孔
７  バリヤ膜
８  ＳｒＴｉＯ3 薄膜
１０  ループ
Ｊ1 〜Ｊ3   接合部
ＣS ，ＣS1，ＣS2  キャパシタ部（の静電容量）
２１，２４  ＳＦＱ回路
２２  ラッチ型回路
２３，２６  ＳＦＱ／ラッチ変換回路
２５，２７  伝送路
２８  アンプ
３１  混載チップ
３２，３３，３４  チップ
３５  半導体回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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