(57)【特許請求の範囲】
【請求項１】
第１のアドレスおよび第２のアドレスを含むアドレス信号に応じたアドレス選択を行なう薄膜磁性体記憶装置であって、
行列状に配置された、複数の正規メモリセルと、前記複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルとを備え、
各前記正規メモリセルおよび各前記スペアメモリセルは、第１の所定磁界および第２の所定磁界の両方の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気抵抗素子を有し、
前記薄膜磁性体記憶装置は、
前記アドレス信号と前記欠陥メモリセルを示す不良アドレスとの一致比較に基づいて、前記欠陥メモリセルが選択されたかどうかを判定する冗長判定を行なう冗長制御回路と、
データ書込時において、前記冗長判定にかかわらず前記第１のアドレスに応じて、前記複数の正規メモリセルおよび前記複数のスペアメモリセルの各々について行選択を実行する選択回路と、
選択行の正規メモリセル群およびスペアメモリセル群に対して前記第１の所定磁界を印加するために、各々が、前記行選択に応じて選択的に活性化されて第１のデータ書込電流が流される複数の書込選択線と、
正規メモリセル列に対応して設けられる複数のデータ線と、
スペアメモリセル列に対応して設けられる複数のスペアデータ線と、
Ｍビット（Ｍ：２以上の整数）のデータを並列に授受する信号線と、
前記複数の正規メモリセルの所定区分にそれぞれ対応して設けられた、Ｍ本のノーマルデータ入出力線と、
前記複数のスペアメモリセルに対応して配置されるスペアデータ入出力線と、
前記データ書込時において、各前記ノーマルデータ入出力線を、対応する所定区分において前記第２のアドレスに応じて選択された１本のデータ線と接続するための第１の接続スイッチ回路と、
前記データ書込時において、前記スペアデータ入出力線を前記第２のアドレスに応じて選択された１本のスペアデータ線と接続するための第２の接続スイッチ回路と、
前記複数の正規メモリセルおよび前記複数のスペアメモリセルに対するデータ入出力を前記冗長判定に応じて制御するためのデータ入出力回路とをさらに備え、
前記データ入出力回路は、前記データ書込時に、前記冗長判定に応じて、前記第２のアドレスに応じた一部のデータ線と、前記第２のアドレスに応じた一部のデータ線およびスペアデータ線とのいずれか一方に対して、前記第２の所定磁界を生じさせるための第２のデータ書込電流を供給し、
前記データ入出力回路は、
前記Ｍ本のノーマルデータ入出力線および前記スペアデータ入出力線にそれぞれ対応して設けられ、各々が、伝達された書込データに応じた方向の前記第２のデータ書込電流を、対応するノーマルデータ入出力線またはスペアデータ入出力線に供給するための複数のライトドライブ回路と、
前記複数のライトドライブ回路のうちの前記冗長判定に基づいて選択されるＭ個のライトドライブ回路と前記信号線との間を接続することによって、前記信号線に入力された前記Ｍビットのデータの各ビットを、前記Ｍ個のライトドライブ回路の各々に対して前記書込データとして伝達するための冗長スイッチ回路とを含み、
前記第１および第２の接続スイッチの導通は、前記冗長制御回路による前記冗長判定の結果に基づく前記冗長スイッチ回路の導通よりも前に、前記第２のアドレスの一部に基づいて実行される、薄膜磁性体記憶装置。
【請求項２】
前記第１のデータ書込電流は、書込データにかかわらず一定方向を有し、
前記第２のデータ書込電流の方向は、前記書込データのレベルに応じて設定される、請求項１に記載の薄膜磁性体記憶装置。
【請求項３】
前記複数のスペアメモリセルおよび前記複数の正規メモリセルは、メモリセル行を共有するように行列状に配置され、
各前記書込選択線は、前記メモリセル行ごとに配置され、
前記欠陥メモリセルは、同一の前記メモリセル行に属するスペアメモリセルのうちの１つによって置換救済される、請求項１に記載の薄膜磁性体記憶装置。
【請求項４】
前記データ書込時において、前記選択回路は、第１の時刻において、前記複数の書込選択線のうちの前記第１のアドレスに対応する少なくとも１本を活性化し、
前記データ書込時において、前記データ入出力回路は、前記第１の時刻よりも遅い第２の時刻において、前記冗長判定に基づく前記冗長スイッチ回路を導通に応答した、前記Ｍ個のライトドライブ回路による前記一部のデータ線または前記一部のデータ線およびスペアデータ線に対する前記第２のデータ書込電流の供給を開始する、請求項１に記載の薄膜磁性体記憶装置。
【請求項５】
前記第１の所定磁界は、磁化困難軸に沿った方向の磁界であり、
前記第２の所定磁界は、磁化容易軸に沿った方向の磁界である、請求項１または４に記載の薄膜磁性体記憶装置。
【請求項６】
前記第２のアドレスに基づく前記第１および第２の接続スイッチの導通と、前記第１のアドレスによって選択された書込選択線の活性化とは同タイミングに実行される、請求項１に記載の薄膜磁性体記憶装置。
【請求項７】
前記冗長スイッチ回路は、前記データ書込時において、前記冗長判定に基づいて、前記欠陥メモリセルに対応するノーマルデータ入出力線のライトドライブ回路に代えて、スペアデータ入出力線に対応するライトドライブ回路を前記信号線と接続する、請求項１に記載の薄膜磁性体記憶装置。
【請求項８】
前記冗長スイッチ回路は、順番に配列された前記複数のライトドライブ回路のうちの隣接する２個のライトドライブ回路間にそれぞれ配置され、各々が、対応する２個のライトドライブ回路の一方と前記信号線との間を接続するための複数のシフトスイッチを有し、
各前記シフトスイッチの接続は、前記冗長判定に基づいて、前記欠陥メモリセルに対応するノーマルデータ入出力線のライトドライブ回路を前記信号線と非接続とし、残りのラ
イトドライブ回路と前記信号線とを接続するように制御される、請求項１に記載の薄膜磁性体記憶装置。
【請求項９】
前記複数のメモリセルは、行選択が互いに独立に実行される複数のメモリブロックに分割され、
前記複数のスペアメモリセル、前記冗長制御回路、および前記データ入出力回路は、各前記メモリブロックごとに配置される、請求項１に記載の薄膜磁性体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には冗長構成を備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.、“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.、および“A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2000.等の技術文献に開示されている。
【０００４】
図１４は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図１４を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを備える。アクセス素子ＡＴＲは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ＡＴＲをアクセストランジスタＡＴＲとも称する。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと固定電圧（接地電圧Ｖｓｓ）との間に結合される。
【０００６】
ＭＴＪメモリセルに対して、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図１５は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図１５を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００８】
データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンする。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、センス電流Ｉｓを流すことができる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬの磁化方向とが同一（平行）である場合には、両者の磁化方向が反対（反平行）方向である場合に比べてトンネル磁気抵抗素子ＴＭＲは小さくなる。
【００１０】
したがって、自由磁化層ＶＬを記憶データに応じた方向に磁化すれば、センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線ＢＬを一定電圧にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１１】
図１６は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図１６を参照して、データ書込時においては、リードワード線ＲＷＬが非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流によって決定される。
【００１３】
図１７は、ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【００１４】
図１７を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１５】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行（同一）あるいは反平行（反対）方向に磁化される。以下、本明細書においては、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲ１およびＲ０（ただし、Ｒ１＞Ｒ０）でそれぞれ示すこととする。ＭＴＪメモリセルは、このような自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１６】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１７】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値が下げることができる。
【００１８】
図１７の例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００１９】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００２０】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの２通りの磁化方向と、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２１】
【発明が解決しようとする課題】
一般的に、メモリデバイスにおいては、製造歩留りを向上させるために、アドレス信号によってアドレス選択される複数の正規メモリセルを備えた上で、さらに欠陥が生じた正規メモリセルを救済するための冗長構成が備えられる。
【００２２】
このような冗長構成においては、余分に設けられたスペアメモリセルによって、単位区分ごとに欠陥メモリセルが置換救済される。したがって、冗長構成においては、データ読出動作およびデータ書込動作において、欠陥メモリセルを示す不良アドレスと入力されたアドレス信号との間で、アドレス比較判定を実行する必要がある。このため、ＭＲＡＭデバイスにおいても、冗長構成を採用する場合には、アドレス比較判定に要する時間が、動作速度に大きな影響を与えないように考慮する必要がある。
【００２３】
一方で、ＭＲＡＭデバイスにおいては、ＭＴＪメモリセルに対するデータ書込時、すなわちトンネル磁気抵抗素子の磁化方向の書換時には、図１７で説明したように２種類の方向のデータ書込磁界が印加される。したがって、これらのデータ書込磁界の時間的変化が適切でないと、トンネル磁気抵抗素子の磁化動作を不安定にしてしまい、誤書込を引き起こす可能性がある。
【００２４】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、冗長構成を備えた上で、高速かつ安定的に動作可能な薄膜磁性体記憶装置を提供することである。
【００２５】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、第１のアドレスおよび第２のアドレスを含むアドレス信号に応じたアドレス選択を行なう薄膜磁性体記憶装置であって、行列状に配置された、複数の正規メモリセルと、複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルとを備える。各正規メモリセルおよび各スペアメモリセルは、第１の所定磁界および第２の所定磁界の両方の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気抵抗素子を有する。薄膜磁性体記憶装置は、アドレス信号と欠陥メモリセルを示す不良アドレスとの一致比較に基づいて、欠陥メモリセルが選択されたかどうかを判定する冗長判定を行なう冗長制御回路と、データ書込時において、冗長判定にかかわらず第１のアドレスに応じて、複数の正規メモリセルおよび複数のスペアメモリセルの各々について行選択を実行する選択回路と、選択行の正規メモリセル群およびスペアメモリセル群に対して第１の所定磁界を印加するために、各々が、行選択に応じて選択的に活性化されて第１のデータ書込電流を流される複数の書込選択線と、正規メモリセル列に対応して設けられる複数のデータ線と、スペアメモリセル列に対応して設けられる複数のスペアデータ線と、Ｍビット（Ｍ：２以上の整数）のデータを並列に授受する信号線と、複数の正規メモリセルの所定区分にそれぞれ対応して設けられた、Ｍ本のノーマルデータ入出力線と、複数のスペアメモリセルに対応して配置されるスペアデータ入出力線と、データ書込時において、各ノーマルデータ入出力線を、対応する所定区分において第２のアドレスに応じて選択された１本のデータ線と接続するための第１の接続スイッチ回路と、データ書込時において、スペアデータ入出力線を第２のアドレスに応じて選択された１本のスペアデータ線と接続するための第２の接続スイッチ回路と、複数の正規メモリセルおよび複数のスペアメモリセルに対するデータ入出力を冗長判定に応じて制御するためのデータ入出力回路とをさらに備える。データ入出力回路は、データ書込時に、冗長判定に応じて、第２のアドレスに応じた一部のデータ線と、第２のアドレスに応じた一部のデータ線およびスペアデータ線との一方に対して、第２のデータ書込電流を供給し、かつ、Ｍ本のノーマルデータ入出力線およびスペアデータ入出力線にそれぞれ対応して設けられ、各々が、伝達された書込データに応じた方向の第２のデータ書込電流を、対応するノーマルデータ入出力線またはスペアデータ入出力線に供給するための複数のライトドライブ回路と、複数のライトドライブ回路のうちの冗長判定に基づいて選択されるＭ個のライトドライブ回路と信号線との間を接続することによって、信号線に入力されたＭビットのデータの各ビットを、Ｍ個のライトドライブ回路の各々に対して書込データとして伝達するための冗長スイッチ回路とを含む。そして、第１および第２の接続スイッチの導通は、冗長制御回路による冗長判定の結果に基づく冗長スイッチ回路の導通よりも前に、第２のアドレスの一部に基づいて実行される。
【００２６】
好ましくは、第１のデータ書込電流は、書込データにかかわらず一定方向を有し、第２のデータ書込電流の方向は、書込データのレベルに応じて設定される。
【００２７】
あるいは好ましくは、複数のスペアメモリセルおよび複数の正規メモリセルは、メモリセル行を共有するように行列状に配置される。各書込選択線は、メモリセル行ごとに配置され、欠陥メモリセルは、同一のメモリセル行に属するスペアメモリセルのうちの１つによって置換救済される。
【００２８】
また好ましくは、データ書込時において、選択回路は、第１の時刻において、複数の書込選択線のうちの第１のアドレスに対応する少なくとも１本を活性化する。データ書込時において、データ入出力回路は、第１の時刻よりも遅い第２の時刻において、冗長判定に基づく冗長スイッチ回路を導通に応答した、Ｍ個のライトドライブ回路による一部のデータ線または一部のデータ線およびスペアデータ線に対する第２のデータ書込電流の供給を開始する。
【００２９】
さらに好ましくは、第１の所定磁界は、磁化困難軸に沿った方向の磁界であり、
第２の所定磁界は、磁化容易軸に沿った方向の磁界である。
【００３０】
また、好ましくは、第２のアドレスに基づく第１および第２の接続スイッチの導通と、第１のアドレスによって選択された書込選択線の活性化とは同タイミングに実行される。
【００３１】
好ましくは、冗長スイッチ回路は、データ書込時において、冗長判定に基づいて、欠陥メモリセルに対応するノーマルデータ入出力線のライトドライブ回路に代えて、スペアデータ入出力線に対応するライトドライブ回路を信号線と接続する。
【００３２】
あるいは、さらに好ましくは、冗長スイッチ回路は、順番に配列された複数のライトドライブ回路のうちの隣接する２個のライトドライブ回路間にそれぞれ配置され、各々が、対応する２個のライトドライブ回路の一方と信号線との間を接続するための複数のシフトスイッチを有する。さらに、各シフトスイッチの接続は、冗長判定に基づいて、欠陥メモリセルに対応するノーマルデータ入出力線のライトドライブ回路を信号線と非接続とし、残りのライトドライブ回路と信号線とを接続するように制御される。
【００３３】
また好ましくは、複数のメモリセルは、行選択が互いに独立に実行される複数のメモリブロックに分割され、複数のスペアメモリセル、冗長制御回路、およびデータ入出力回路は、各メモリブロックごとに配置される。
【００３４】
この発明の他の構成に従う薄膜磁性体記憶装置は、第１のアドレスおよび第２のアドレスを含むアドレス信号に応じたアドレス選択を行なう薄膜磁性体記憶装置であって、行列状に配置された、複数の正規メモリセル、および複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルを備える。各正規メモリセルおよび各スペアメモリセルは、第１および第２の所定磁界の両方の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気抵抗素子と、磁気抵抗素子と直列に電気的に結合されて、データ読出電流を通過させるために選択的にターンオンされるアクセス素子とを含む。薄膜磁性体記憶装置は、アドレス信号と欠陥メモリセルを示す不良アドレスとの一致比較に基づいて、欠陥メモリセルが選択されたかどうかを判定する冗長判定を行なう冗長制御回路と、データ読出時において、冗長判定にかかわらず第１のアドレスに応じて、複数の正規メモリセルおよび複数のスペアメモリセルの各々について行選択を実行する選択回路と、選択行の正規メモリセル群およびスペアメモリセル群の各々において、アクセス素子をターンオンさせるために、各々が行選択に応じて選択的に活性化される複数の読出選択線と、正規メモリセル列に対応して設けられ、各々が、データ読出時に選択行の正規メモリセルと接続される複数のデータ線と、スペアメモリセル列に対応して設けられ、データ読出時に選択行のスペアメモリセルと接続される複数のスペアデータ線と、Ｍビット（Ｍ：２以上の整数）のデータを並列に授受する信号線と、複数の正規メモリセルの所定区分にそれぞれ対応して設けられた、Ｍ本のノーマルデータ入出力線と、複数のスペアメモリセルに対応して配置されるスペアデータ入出力線と、所定区分ごとに設けられ、データ読出時に対応する第１のデータ読出回路からの読出データを対応するノーマルデータ入出力線に伝達するための第１の接続スイッチ回路と、データ読出時に、第２のデータ読出回路からの読出データをスペアデータ線に伝達するための第２の接続スイッチ回路と、所定区分ごとに設けられ、データ読出時において、冗長判定にかかわらず、複数のデータ線のうちの第２のアドレスに応じた一部の選択データ線に対してデータ読出電流を供給するための第１のデータ読出回路と、データ読出時において、冗長判定にかかわらず、複数のスペアデータ線のうちの少なくとも１本の選択スペアデータ線に対してデータ読出電流を供給するための第２のデータ読出回路と、データ読出時において、データ読出電流の供給を受けた選択データ線および選択スペアデータ線のそれぞれからの複数の読出データを受けて、複数の読出データの一部を冗長判定に基づいて選択的に出力するデータ入出力回路とをさらに備える。そして、データ入出力回路は、Ｍ本のノーマルデータ入出力線およびスペアデータ入出力線のうちの冗長定に基づいて選択されるＭ本のデータ入出力線と、信号線との間を接続する冗長スイッチ回路を含み、第１および第２の接続スイッチの導通は、冗長制御回路による冗長判定の結果に基づく冗長スイッチ回路の導通よりも前に、第２のアドレスの一部に基づいて実行される。
【００３５】
好ましくは、データ読出時において、第１および第２のデータ読出回路は、冗長判定にかかわらず、データ読出電流の供給を並列に開始する。
【００３６】
また好ましくは、第１のデータ読出回路は、データ読出電流の供給を受けた選択データ線の電圧に応じて、読出データを生成する第１の増幅回路を含み、第２のデータ読出回路は、データ読出電流の供給を受けた選択スペア線の電圧に応じて、読出データを生成する第２の増幅回路を含み、データ入出力回路は、第１および第２の増幅回路の各々に対応して設けられ、対応する第１または第２の増幅回路が出力した読出データをさらに増幅する第３の増幅回路を含み、少なくとも第１および第２の増幅回路は、冗長判定にかかわらず、並列に動作する。
【００３７】
あるいは好ましくは、第２のアドレスに基づく第１および第２の接続スイッチの導通と、第１のアドレスによって選択された読出選択線の活性化とは同タイミングに実行される。
【００３８】
好ましくは、データ読出時において、冗長スイッチ回路は、冗長判定に基づいて、欠陥メモリセルに対応するノーマルデータ入出力線に代えて、スペアデータ入出力線を信号線と接続する。
【００３９】
また好ましくは、冗長スイッチ回路は、順番に配列されたＭ本のノーマルデータ入出力線およびスペアデータ入出力線の隣接する２本のデータ入出力線の間にそれぞれ配置され、各々が、対応する２本のデータ入出力線の一方と信号線との間を接続するための複数のシフトスイッチを有する。各シフトスイッチの接続は、冗長判定に基づいて、欠陥メモリセルに対応するノーマルデータ入出力線を信号線と非接続とし、残りのノーマルデータ入出力線およびスペアデータ入出力線と信号線とを接続するように制御される。
【００４４】
【発明の実施の形態】
以下において、この発明の実施の形態について図面を参照して詳しく説明する。
【００４５】
［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４６】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応じて、Ｍビット（Ｍ：自然数）のデータ信号ＤＡＴの授受を行なう。ＭＲＡＭデバイス１におけるデータ読出動作およびデータ書込動作は、たとえば、外部からのクロック信号ＣＬＫに同期したタイミングで実行される。あるいは、外部からクロック信号ＣＬＫを受けることなく内部で動作タイミングを定めてもよい。
【００４７】
ＭＲＡＭデバイス１は、アドレス信号ＡＤＤの入力を受けるアドレス端子２と、制御信号ＣＭＤおよびクロック信号ＣＬＫの入力を受ける信号端子３ａと、プログラム動作時に活性化されるプログラム信号ＰＲＧの入力を受ける信号端子３ｂと、Ｍビットのデータ信号ＤＡＴの授受を行なうデータ端子４とを備える。
【００４８】
ＭＲＡＭデバイス１は、さらに、制御信号ＣＭＤおよびクロック信号ＣＬＫに応答してＭＲＡＭデバイス１の全体動作を制御するためのコントロール回路５と、行列状に配置された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。
【００４９】
メモリアレイ１０の構成については後ほど詳細に説明するが、メモリアレイ１０は、アドレス信号ＡＤＤによって各々を選択可能な、行列状に指定された複数の正規のＭＴＪメモリセル（以下、「正規メモリセル」とも称する）と、欠陥が生じた正規メモリセル（以下、「欠陥メモリセル」とも称する）を救済するためのスペアメモリセルとを含む。
【００５０】
ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）にそれぞれ対応して、複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。さらに、メモリアレイ１０には、列選択を実行するためのコラム選択線ＣＳＬが配置される。メモリアレイ１０に対するデータ読出およびデータ書込は、正規メモリセルに対応して設けられるノーマルデータ入出力線対ＩＯＰ、およびスペアメモリセルに対して設けられるスペアデータ入出力線対ＳＩＯＰを介して実行される。以下においては、ノーマルデータ入出力線対ＩＯＰについては、単に、データ入出力線対ＩＯＰとも称する。
【００５１】
ＭＲＡＭデバイス１は、さらに、デコード回路２０と、選択線ドライブ回路３０と、データ入出力（Ｉ／Ｏ）回路５０と、冗長制御回路６０と、プログラム回路１００とを備える。
【００５２】
デコード回路２０は、アドレス信号ＡＤＤに基づいた行選択および列選択を実行する。選択線ドライブ回路３０は、デコード回路２０における行選択および列選択結果に応じて、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、コラム選択線ＣＳＬおよびその他の選択線の活性化を制御する。ライトワード線ＷＷＬの各々は、メモリアレイ１０を挟んで選択線ドライブ回路３０が配置されるのと反対側の領域４０において、接地電圧Ｖｓｓと結合される。
【００５３】
プログラム回路１００は、欠陥メモリセルを示すための不良アドレスをプログラム情報として不揮発的に記憶する。不良アドレスは、プログラム信号ＰＲＧが活性化されるプログラムデータ書込時において、たとえばアドレス端子２を介して外部から入力される。プログラム回路１００からの不良アドレスの読出は、コントロール回路５からの指示に応じて実行される。
【００５４】
冗長制御回路６０は、通常動作時において、アドレス信号ＡＤＤと、プログラム回路１００に保持される不良アドレスとのアドレス一致比較に基づいて、データ読出またはデータ書込対象として、欠陥メモリセルが選択されたかどうかを示す冗長判定を行なう。冗長制御回路６０は、冗長判定結果が反映された冗長制御信号ＲＳＧを生成する。
【００５５】
後ほど詳細に説明するように、デコード回路２０および選択線ドライブ回路３０における、アドレス信号ＡＤＤに応じた行選択および列選択は、冗長判定結果を待つことなく実行される。すなわち、データ読出およびデータ書込時のアドレス選択動作を、正規メモリセルおよびスペアメモリセルに対して並列に開始することによって、冗長構成を有するＭＲＡＭデバイスにおける動作の高速化が図られる。
【００５６】
データＩ／Ｏ回路５０は、データ入出力線対ＩＯＰおよびスペアデータ入出力線対ＳＩＯＰと、データ端子４との間の接続関係を冗長制御信号ＲＳＧに応じて制御することによって、欠陥メモリセルの救済を行なう。具体的には、冗長制御回路６０によって、入力されたアドレス信号ＡＤＤが不良アドレスと一致しないと判定された場合には、正規メモリセルに対応するデータ入出力線対ＩＯＰのみを用いて、Ｍビットのデータ読出またはデータ書込が実行される。一方、アドレス信号ＡＤＤが不良アドレスと一致すると判定された場合には、選択された欠陥メモリセルに対応するデータ入出力線対ＩＯＰを、スペアデータ入出力線対ＳＩＯＰによって置換して、Ｍビットのデータ読出またはデータ書込が実行される。
【００５７】
図２は、図１に示したメモリアレイの構成を示すブロック図である。
図２を参照して、メモリアレイ１０は、行列状に配置されるＮ×（Ｍ＋１）個（Ｎ：自然数）の複数のサブブロックＳＢ（１１）〜ＳＢ（ＮＭ）およびＳＢ（１ｓ）〜ＳＢ（Ｎｓ）とに分割される。以下においては、これらのサブブロックを総称する場合には、単にサブブロックＳＢと表記する。
【００５８】
サブブロックＳＢ（１１）〜ＳＢ（ＮＭ）は、正規メモリセルによって構成され、サブブロックＳＢ（１ｓ）〜ＳＢ（Ｎｓ）は、スペアメモリセルによって構成される。各サブブロックＳＢは、同様の構成を有し、後ほど詳細に説明するように、ｎ行×ｍ列（ｎ，ｍ：自然数）に配置された複数の正規メモリセルまたはスペアメモリセルを有する。
【００５９】
これらの正規メモリセルおよびスペアメモリセルは、メモリアレイ１０全体において、メモリセル行を共有するように行列状に配置される。すなわち、メモリアレイ１０全体におけるメモリセル行数をｋとすると、ｋ＝（Ｎ×ｎ）で示される。ｋ個のメモリセル行にそれぞれ対応して、ライトワード線ＷＷＬ１〜ＷＷＬｋおよびリードワード線ＲＷＬ１〜ＲＷＬｋがそれぞれ配置される。以下においては、ライトワード線ＷＷＬ１〜ＷＷＬｋを総称してライトワード線ＷＷＬとも表記し、リードワード線ＲＷＬ１〜ＲＷＬｋを総称してリードワード線ＲＷＬとも表記することとする。
【００６０】
各ライトワード線ＷＷＬおよび各リードワード線ＲＷＬは、各メモリセル行において、対応する正規メモリセルおよびスペアメモリセルによって共有される。これにより、行選択結果に応じて実行される、データ書込時におけるライトワード線ＷＷＬの活性化制御および、データ読出時におけるリードワード線ＲＷＬの活性化制御のそれぞれは、正規メモリセルおよびスペアメモリセルに対して、同時並列に実行される。
【００６１】
サブブロックＳＢ（１１）〜ＳＢ（ＮＭ）によって形成されるＭ個のサブブロックの列は、ノーマルＩＯブロックＮＩＯＢ（１）〜ＮＩＯＢ（Ｍ）をそれぞれ構成する。一方、サブブロックＳＢ（１ｓ）〜ＳＢ（Ｎｓ）によって構成されるサブブロックの列は、スペアＩＯブロックＳＩＯＢを構成する。
【００６２】
ノーマルＩＯブロックＮＩＯＢ（１）〜ＮＩＯＢ（Ｍ）は、ブロック列選択信号ＣＢＳ１〜ＣＢＳＭに応じて選択可能である。一方、サブブロックＳＢ（１１）〜ＳＢ（ＮＭ），ＳＢ（１ｓ）〜ＳＢ（Ｎｓ）によって形成されるＮ個のサブブロックの行（以下、「ブロック行」とも称する）は、ブロック行選択信号ＲＢＳ１〜ＲＢＳＮに応じて選択可能である。以下においては、ブロック行選択信号ＲＢＳ１〜ＲＢＳＮを総称して、ブロック行選択信号ＲＢＳとも称する。
【００６３】
ノーマルＩＯブロックＮＩＯＢ（１）〜ＮＩＯＢ（Ｍ）にそれぞれ対応して、データ入出力線対ＩＯＰ（１）〜ＩＯＰ（Ｍ）がそれぞれ配置され、スペアＩＯブロックＳＩＯＢに対応して、スペアデータ入出力線対ＳＩＯＰが配置される。以下においては、ノーマルＩＯブロックＮＩＯＢ（１）〜ＮＩＯＢ（Ｍ）を総称してノーマルＩＯブロックＮＩＯＢとも表記し、データ入出力線対ＩＯＰ（１）〜ＩＯＰ（Ｍ）を総称してデータ入出力線対ＩＯＰとも表記する。
【００６４】
ノーマルＩＯブロックＮＩＯＢを構成するサブブロックＳＢ（１１）〜ＳＢ（ＮＭ）の内部において、ローカルデータ入出力線対ＬＩＯＰ（１１）〜ＬＩＯＰ（ＮＭ）がそれぞれ設けられる。同様に、スペアＩＯブロックＳＩＯＢを構成するサブブロックＳＢ（１ｓ）〜ＳＢ（Ｎｓ）の内部において、ローカルデータ入出力線対ＬＩＯＰ（１ｓ）〜ＬＩＯＰ（Ｎｓ）がそれぞれ設けられる。なお以下においては、ローカルデータ入出力線対ＬＩＯＰ（１１）〜ＬＩＯＰ（ＮＭ）を総称して、単にローカルデータ入出力線対ＬＩＯＰとも表記し、ローカルデータ入出力線対ＬＩＯＰ（１ｓ）〜ＬＩＯＰ（Ｎｓ）を総称して、スペアローカルデータ入出力線対ＳＬＩＯＰとも表記する。
【００６５】
ローカルデータ入出力線対ＬＩＯＰおよびスペアローカルデータ入出力線対ＳＬＩＯＰと、対応するデータ入出力線対ＩＯＰまたはスペアデータ入出力線対ＳＩＯＰとの間の接続は、各サブブロックＳＢ内に設けられた接続スイッチによって制御される。
【００６６】
データ読出時およびデータ書込時においては、アドレス信号ＡＤＤに含まれるロウアドレスＲＡによって１つのメモリセル行（以下、「選択行」とも称する）が選択される。さらに、選択行を含む（Ｍ＋１）個のサブブロックＳＢが属するブロック行が選択されて、対応するブロック行選択信号ＲＢＳは、Ｈレベルに活性化される。なお、以下本明細書においては、信号、データ、信号線およびデータ線における、２値的な電圧状態のそれぞれを、単に「Ｈレベル」および「Ｌレベル」と称する。
【００６７】
選択行を含む（Ｍ＋１）個のサブブロックＳＢの各々において、コラム選択線ＣＳＬ１〜ＣＳＬｍの活性化制御に応答して、ｍ：１の列選択が実行される。したがって、これらの各サブブロックにおいて、１個の正規メモリセルまたはスペアメモリセルが、データ読出またはデータ書込の対象に選択される。したがってメモリアレイ１０においては、選択行に対応する正規メモリセルおよびスペアメモリセルのうち、選択された（Ｍ＋１）個の正規メモリセルおよびスペアメモリセルに対して、データ入出力線対ＩＯＰ（１）〜ＩＯＰ（Ｍ）およびスペアデータ入出力線対ＳＩＯＰをそれぞれ介して、データ読出およびデータ書込を実行することが可能な構成となっている。
【００６８】
次に、各サブブロックの詳細な構成について説明する。
図３は、各サブブロックの構成を示す回路図である。
【００６９】
図３においては、一例として、ノーマルＩＯブロックに対応するサブブロックの構成について説明する。
【００７０】
図３を参照して、サブブロックＳＢは、ｎ行×ｍ列に配置された正規メモリセルＭＣと、２行×ｍ列に配されたダミーメモリセルＤＭＣと、ローカルデータ入出力線対ＬＩＯＰと、メモリセル列にそれぞれ対応して設けられるコラム選択ゲートＣＳＧ１〜ＣＳＧｍと、データ読出回路７０と、対応するデータ入出力線対ＩＯＰとローカルデータ入出力線対ＬＩＯＰの間の接続を制御するための接続スイッチ７１，７２，７３を含む。ローカルデータ入出力線対ＬＩＯＰは、相補のローカルデータ入出力線ＬＩＯおよび／ＬＩＯから構成される。
【００７１】
メモリセル行にそれぞれ対応して、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード線ＷＷＬ１〜ＷＷＬｎが配置される。リードワード線ＲＷＬおよびライトワード線ＷＷＬは、同一のブロック行に属する複数のサブブロックＳＢ間で共有される。
【００７２】
一方、メモリセル列にそれぞれ対応して、ビット線対ＢＬＰ１〜ＢＬＰｍを構成する、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍが設けられる。以下においては、ビット線対ＢＬＰ１〜ＢＬＰｍ、ビット線ＢＬ１〜ＢＬｍおよびビット線／ＢＬ１〜／ＢＬｍを総称する場合には、単に、ビット線対ＢＬＰおよびビット線ＢＬおよび／ＢＬともそれぞれ称する。ビット線ＢＬおよび／ＢＬは、各サブブロックごとに独立に設けられる。
【００７３】
正規メモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方ずつと接続される。たとえば、第１番目のメモリセル列に属する正規メモリセルについて説明すれば、第１行目の正規メモリセルは、ビット線／ＢＬ１と結合され、第２行目の正規メモリセルは、ビット線ＢＬ１と結合される。以下同様に、ＭＴＪメモリセルの各々は、奇数行においてビット線対の一方ずつの／ＢＬ１〜／ＢＬｍと接続され、偶数行においてビット線対の他方ずつのＢＬ１〜ＢＬｍと接続される。
【００７４】
各正規メモリセルＭＣは、直列に接続された、記憶データのレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲ、およびアクセス素子として作用するアクセストランジスタＡＴＲを有する。既に説明したように、アクセストランジスタＡＴＲには、半導体基板上に形成された電界効果型トランジスタであるＭＯＳトランジスタが代表的に適用される。
【００７５】
トンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬまたは／ＢＬと接地電圧Ｖｓｓとの間に、アクセストランジスタＡＴＲと直列に接続される。アクセストランジスタＡＴＲのゲートは、対応するリードワード線ＲＷＬと結合される。アクセストランジスタＡＴＲは、リードワード線ＲＷＬがＨレベルに活性化されるとターンオンして、対応するビット線ＢＬ（／ＢＬ）と接地電圧Ｖｓｓとの間に、トンネル磁気抵抗素子ＴＭＲを電気的に結合する。一方、リードワード線ＲＷＬが非活性状態（Ｌレベル）である場合には、アクセストランジスタＡＴＲはターンオフされて、ビット線ＢＬ（／ＢＬ）とトンネル磁気抵抗素子ＴＭＲとを電気的に切離す。
【００７６】
各サブブロックＳＢは、さらに、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとそれぞれ結合される複数のダミーメモリセルＤＭＣを有する。ダミーメモリセルＤＭＣは、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方と対応するように、２行×ｍ列に配置される。ダミーリードワード線ＤＲＷＬ１に対応するダミーメモリセルは、ビット線ＢＬ１，ＢＬ２〜ＢＬｍとそれぞれ結合される。一方、ダミーリードワード線ＤＲＷＬ２に対応する残りのダミーメモリセルは、ビット線／ＢＬ１，／ＢＬ２〜／ＢＬｍとそれぞれ結合される。
【００７７】
ダミーメモリセルＤＭＣは、ダミー抵抗素子ＴＭＲｄおよびダミーアクセス素子ＡＴＲｄを有する。ダミー抵抗素子ＴＭＲｄの電気抵抗Ｒｄは、ＭＴＪメモリセルＭＣの記憶データレベル“１”および“０”にそれぞれ対応する電気抵抗ＲｍａｘおよびＲｍｉｎの中間値に、すなわちＲｍａｘ＞Ｒｄ＞Ｒｍｉｎに設定される。ダミーアクセス素子ＡＴＲｄは、ＭＴＪメモリセルのアクセス素子と同様に、代表的には電界効果型トランジスタで構成される。したがって、以下においては、ダミーアクセス素子をダミーアクセストランジスタＡＴＲｄとも称する。
【００７８】
さらに、ダミーメモリセルの行にそれぞれ対応して、ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２が配置される。なお、ダミー抵抗素子ＴＭＲｄの構造によっては、ダミーライトワード線の配置は不要となるが、メモリアレイ上での形状の連続性を確保して製造プロセスの複雑化を避けるために、ライトワード線ＷＷＬと同様に設計されたダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２が設けられる。
【００７９】
データ読出時において、行選択結果に応じて奇数行が選択されて、ビット線／ＢＬ１〜／ＢＬｍの各々とＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ２が活性化されて、ビット線ＢＬ１〜ＢＬｍの各々とダミーメモリセルＤＭＣとが結合される。反対に、偶数行が選択されて、ビット線ＢＬ１〜ＢＬｍの各々と、ＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ１が活性化されて、ビット線／ＢＬ１〜／ＢＬｍの各々と、ダミーメモリセルＤＭＣとが結合される。以下においては、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２を総称して、ダミーリードワード線ＤＲＷＬとも称する。
【００８０】
選択線ドライブ回路３０は、データ書込時において、選択行のライトワード線ＷＷＬの一端を、電源電圧Ｖｃｃと結合する。これにより、選択行のライトワード線ＷＷＬ上に、図１に示した選択線ドライブ回路３０から領域４０へ向かう方向に、行方向のデータ書込電流Ｉｐを流すことができる。一方、非選択行のライトワード線は、選択線ドライブ回路３０によって、接地電圧Ｖｓｓと結合される。
【００８１】
データ読出時において、選択線ドライブ回路３０は、行選択結果に応じて、リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２を選択的にＨレベル（電源電圧Ｖｃｃ）に活性化する。具体的には、奇数行が選択されて、選択行のＭＴＪメモリセル群が／ＢＬ１〜／ＢＬｍと接続される場合には、ダミーリードワード線ＤＲＷＬ２が活性化されて、ダミーメモリセル群が、ビット線ＢＬ１〜ＢＬｍと接続される。同様に、偶数行が選択される場合には、ダミーリードワード線ＤＲＷＬ１が活性化される。
【００８２】
各サブブロックのｍ個のメモリセル列にそれぞれ対応して、列選択を実行するためのコラム選択線ＣＳＬ１〜ＣＳＬｍが設けられる。選択線ドライブ回路３０は、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、データ書込およびデータ読出時の各々において、コラム選択線ＣＳＬ１〜ＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。
【００８３】
コラム選択線ＣＳＬ１〜ＣＳＬｍは、同一のブロック行に属する（Ｍ＋１）個のサブブロックＳＢによって共有される。したがって、選択されたブロック行に属するサブブロックの各々において、ｍ：１の列選択が実行されて、１個の正規メモリセルまたはスペアメモリセルが、データ読出またはデータ書込の対象に選択される。
【００８４】
各サブブロックＳＢは、さらに、メモリセル列にそれぞれ対応して設けられる、コラム選択ゲートＣＳＧ１〜ＣＳＧｍを含む。コラム選択ゲートＣＳＧ１〜ＣＳＧｍの各々は、それぞれ同様の構成を有するので、ビット線ＢＬ１，／ＢＬ１に対応して設けられる、コラム選択ゲートＣＳＧ１の構成について代表的に説明する。
【００８５】
コラム選択ゲートＣＳＧ１は、ローカルデータ入出力線ＬＩＯとビット線ＢＬ１との間に電気的に結合されるトランジスタスイッチと、ローカルデータ入出力線／ＬＩＯとビット線／ＢＬ１との間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、コラム選択線ＣＳＬ１の電圧に応じてオン・オフする。すなわち、コラム選択線ＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、コラム選択ゲートＣＳＧ１は、ローカルデータ入出力線ＬＩＯおよび／ＬＩＯをビット線ＢＬ１および／ＢＬ１とそれぞれ電気的に結合する。
【００８６】
なお、以下においては、コラム選択線ＣＳＬ１〜ＣＳＬｍおよびコラム選択ゲートＣＳＧ１〜ＣＳＧｍをそれぞれ総称して、単に、コラム選択線ＣＳＬおよびコラム選択ゲートＣＳＧとも称する。
【００８７】
サブブロックＳＢは、さらに、メモリセル列にそれぞれ対応して設けられる短絡スイッチトランジスタ６２−１〜６２−ｍおよび制御ゲート６６−１〜６６−ｍを有する。サブブロックＳＢは、さらに、ビット線ＢＬ１，／ＢＬ１〜ビット線ＢＬｍ，／ＢＬｍと接地電圧Ｖｓｓとの間にそれぞれ設けられるプリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂを有する。以下においては、短絡スイッチトランジスタ６２−１〜６２−ｍ、プリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂおよび制御ゲート６６−１〜６６−ｍをそれぞれ総称して、短絡スイッチトランジスタ６２、プリチャージトランジスタ６４および制御ゲート６６とも称する。
【００８８】
各制御ゲート６６は、対応するコラム選択線ＣＳＬと制御信号ＷＥとのＡＮＤ論理演算結果を出力する。したがって、データ書込動作時には、選択列に対応する制御ゲート６６の出力が、Ｈレベルへ選択的に活性化される。
【００８９】
短絡スイッチトランジスタ６２は、対応する制御ゲート６６の出力にそれぞれ応答してオン・オフする。したがって、データ書込動作時には、各サブブロックにおいて、選択列に対応するビット線ＢＬおよび／ＢＬの一端同士は、短絡スイッチトランジスタ６２によって電気的に結合される。
【００９０】
各プリチャージトランジスタ６４は、ビット線プリチャージ信号ＢＬＰＲの活性化に応答してオンすることにより、ビット線ＢＬ１，／ＢＬ１〜ビット線ＢＬｍ，／ＢＬｍを接地電圧Ｖｓｓにプリチャージする。コントロール回路５によって生成されるビット線プリチャージ信号ＢＬＰＲは、ＭＲＡＭデバイス１のアクティブ期間において、少なくともデータ読出実行前の所定期間においてＨレベルに活性化される。一方、ＭＲＡＭデバイス１のアクティブ期間のうちのデータ読出動作時およびデータ書込動作時においては、ビット線プリチャージ信号ＢＬＰＲは、Ｌレベルに非活性化されて、プリチャージトランジスタ６４はオフされる。
【００９１】
接続スイッチ７１および７２は、データ読出時（制御信号ＲＥ＝Ｈレベル）において、対応するブロック行が選択された場合（ブロック行選択信号ＲＢＳ＝Ｈレベル）においてオンされ、それ以外ではオフされる。接続スイッチ７３は、データ書込時（制御信号ＷＥ＝Ｈレベル）において、対応するブロック行が選択された場合（ブロック行選択信号ＲＢＳ＝Ｈレベル）においてオンされ、それ以外ではオフされる。
【００９２】
図４は、データ読出回路の構成を示す回路図である。
図４を参照して、データ読出回路７０は、センス電流供給部７５と、リードアンプＦＡＭＰとを含む。
【００９３】
センス電流供給部７５は、電源電圧Ｖｃｃを受けて、一定電流Ｉ（Ｒｅａｄ）をノードＮｓ１およびＮｓ２へそれぞれ供給するための定電流供給回路１７１ａおよび１７１ｂと、ノードＮｓ１およびＮｒの間に電気的に結合されるＮチャネルＭＯＳトランジスタ１７３と、ノードＮｓ２と／Ｎｒとの間に電気的に結合されるＮチャネルＭＯＳトランジスタ１７４と、ノードＮｓ１およびＮｓ２を接地電圧Ｖｓｓにプルダウンするための抵抗１７６，１７７とを有する。ＮチャネルＭＯＳトランジスタ１７３および１７４の各々のゲートには基準電圧Ｖｒｒが与えられる。
【００９４】
このような構成とすることにより、センス電流供給部７５は、対応するブロック列が選択されたデータ読出時において、ノードＮｒおよび／Ｎｒの各々に対して、一定電流Ｉ（Ｒｅａｄ）に応じたセンス電流（データ読出電流）Ｉｓを供給できる。ノードＮｒおよび／Ｎｒは、接続スイッチ７２を介して、ローカルデータ入出力線ＬＩＯおよび／ＬＩＯと電気的にそれぞれ結合される。この結果、データ読出時には、選択されたブロック行の各メモリブロックにおいて、ローカルＩＯ線対ＬＩＯＰを構成するローカルデータ入出力線ＬＩＯおよび／ＬＩＯは、データ読出回路７０と接続されて、センス電流Ｉｓの供給を受ける。
【００９５】
既に説明したように、データ読出時において、ローカルデータ入出力線ＬＩＯおよび／ＬＩＯのそれぞれは、選択列のビット線ＢＬまたは／ＢＬ、および選択メモリセルまたはダミーメモリセルを介して接地電圧Ｖｓｓにプルダウンされる。したがって、選択ブロック列に属する各サブブロックにおいて、データ読出回路７０中のノードＮｓ１およびＮｓ２の間には、選択メモリセルの記憶データに応じた電圧差が生じる。
【００９６】
リードアンプＦＡＭＰは、ノードＮｓ１およびＮｓ２の間の電圧レベル差を増幅して、相補の読出データＬＤＯおよび／ＬＤＯを出力する。読出データＬＤＯおよび／ＬＤＯは、接続スイッチ７１を介して、データ入出力線ＩＯおよび／ＩＯにそれぞれ伝達される。
【００９７】
データ書込時においては、接続スイッチ７３のオンに応じて、ローカルデータ入出力線ＬＩＯおよび／ＬＩＯは、対応するデータ入出力線ＩＯおよび／ＩＯとそれぞれ電気的に結合される。
【００９８】
以下においては、正規メモリセルによって構成されるサブブロックと、スペアメモリセルによって構成されるサブブロックとを区別するために、図２に示された、スペアＩＯブロックＳＩＯＢに配置されるサブブロックＳＢ（１ｓ）〜ＳＢ（Ｎｓ）を総称して、スペアサブブロックＳＳＢとも称する。
【００９９】
再び図３を参照して、各スペアサブブロックＳＳＢ内においては、正規メモリセルＭＣに代えて、スペアメモリセルＳＭＣが、ｎ行×ｍ列に行列状に配置されている。各スペアメモリセルＳＭＣは、正規メモリセルＭＣと同様の構成および特性を有するように設計される。
【０１００】
また、スペアメモリセル列にそれぞれ対応して、ビット線対ＢＬＰ１〜ＢＬＰｍに代えて、スペアビット線対ＳＢＬＰ１〜ＳＢＬＰｍが設けられる。スペアビット線対ＳＢＬＰ１〜ＳＢＬＰｍは、スペアビット線ＳＢＬ１，／ＳＢＬ１〜ＳＢＬｍ，／ＳＢＬｍによって構成される。
【０１０１】
同様に、スペアサブブロックＳＳＢには、ローカルデータ入出力線対ＬＩＯＰに代えて、スペアローカルデータ入出力線対ＳＬＩＯＰが配置され、データ読出回路７０に代えて、データ読出回路７０ｓが配置される。スペアローカルデータ入出力線対ＳＬＩＯＰは、スペアローカルデータ入出力線ＳＬＩＯ，／ＳＬＩＯを含む。
【０１０２】
但し、図３に示されるように、一部の要素の名称のみが区別されるものの、各スペアサブブロックＳＳＢの構成は、ノーマルメモリセルが配置されたサブブロックＳＢと同様である。
【０１０３】
このような構成とすることにより、データ書込時には、選択ブロック行に属するサブブロックＳＢおよびスペアサブブロックＳＳＢの各々において、ｍ個のメモリセル列のうちの１つが選択されて、対応するビット線ＢＬ，／ＢＬ（またはスペアビット線ＳＢＬ，／ＳＢＬ）の一端側が、ローカルデータ入出力線ＬＩＯ，／ＬＩＯ（またはスペアローカルデータ入出力線ＳＬＩＯ，／ＳＬＩＯ）を介して、対応するデータ入出力線ＩＯ，／ＩＯ（またはスペアデータ入出力線ＳＩＯ，／ＳＩＯ）とそれぞれ接続される。また、選択列のビット線ＢＬ，／ＢＬ（またはスペアビット線ＳＢＬ，／ＳＢＬ）の他端同士は、短絡スイッチトランジスタ６２によって電気的に結合される。
【０１０４】
一方、データ読出時においては、短絡スイッチトランジスタ６２がターンオフされた状態の下で、選択列のビット線ＢＬ，／ＢＬ（またはスペアビット線ＳＢＬ，／ＳＢＬ）の各々に対して、センス電流Ｉｓが供給される。これにより、データ読出回路７０（またはデータ読出回路７０ｓ）は、当該サブブロック（またはスペアサブブロック）での選択メモリセルの記憶データに応じた読出データＬＤＯおよび／ＬＤＯを生成する。生成された読出データＬＤＯおよび／ＬＤＯは、データ入出力線ＩＯ（スペアデータ入出力線ＳＩＯ）および／ＩＯ（／ＳＩＯ）にそれぞれ伝達される。
【０１０５】
図５は、データＩ／Ｏ回路の構成を示すブロック図である。
図５を参照して、データ端子４によって授受されるＭビットのデータ信号ＤＡＴについて、データ読出時に出力される読出データは、ＤＯＵＴ（０）〜ＤＯＵＴ（Ｍ）と表記し、データ書込時に入力される書込データは、ＤＩＮ（０）〜ＤＩＮ（Ｍ）と表記する。また、書込データＤＩＮ（０）〜ＤＩＮ（Ｍ）を総称して書込データＤＩＮとも称し、読出データＤＯＵＴ（０）〜ＤＯＵＴ（Ｍ）を総称して読出データＤＯＵＴとも称する。
【０１０６】
データＩ／Ｏ回路５０は、データ入出力線対ＩＯＰ（１）〜ＩＯＰ（Ｍ）にそれぞれ対応して設けられるリードアンプＲＡＰ（１）〜ＲＡＰ（Ｍ）と、スペアデータ入出力線対ＳＩＯＰに対応して設けられるリードアンプＲＡＰ（ｓ）とを含む。
【０１０７】
データＩ／Ｏ回路５０は、さらに、データ入出力線対ＩＯＰ（１）〜ＩＯＰ（ｍ）およびスペアデータ入出力線対ＳＩＯＰにそれぞれ対応して設けられるライトドライバＷＲＤ（１）〜ＷＲＤ（Ｍ）およびＷＲＤ（ｓ）を含む。
【０１０８】
なお、以下においては、リードアンプＲＡＰ（１）〜ＲＡＰ（Ｍ），ＲＡＰ（ｓ）を総称してリードアンプＲＡＰとも表記し、ライトドライバＷＲＤ（１）〜ＷＲＤ（Ｍ），ＷＲＤ（ｓ）を総称してライトドライバＷＲＤとも表記する。
【０１０９】
リードアンプＲＡＰ（１）〜ＲＡＰ（Ｍ）は、データ読出時にデータ入出力線対ＩＯＰ（１）〜ＩＯＰ（Ｍ）のそれぞれにおいて生じる、相補なデータ入出力線間の電圧差に応じた読出データを、データノードＮｄ（１）〜Ｎｄ（Ｍ）に対してそれぞれ出力する。リードアンプＲＡＰ（ｓ）は、リードアンプＲＡＰ（１）〜ＲＡＰ（Ｍ）と同様に、対応するスペアデータ入出力線対ＳＩＯＰを構成する相補なスペアデータ入出力線間の電圧差に応じて、読出データをスペアデータノードＮｄｓに出力する。以下においては、データノードＮｄ（１）〜Ｎｄ（Ｍ）を総称する場合には、データノードＮｄと表記する。
【０１１０】
ライトドライバＷＲＤ（１）〜ＷＲＤ（Ｍ）の各々は、対応するデータノードＮｄに伝達された書込データＤＩＮに応じて、対応するデータ入出力線対ＩＯＰの電圧を駆動する。ライトドライバＷＲＤ（ｓ）は、スペアデータノードＮｄｓに伝達された書込データＤＩＮに応じて、対応するスペアデータ入出力線対ＳＩＯＰの電圧を駆動する。
【０１１１】
図６は、ライトドライバの構成を示す回路図である。
図６を参照して、ライトドライバＷＲＤは、一定電流Ｉ（ｗｒｉｔｅ）を流すための定電流供給回路１８０と、カレントミラーを構成するＰチャネルＭＯＳトランジスタ１８１および１８２とを有する。これにより、ノードＮｗ０への供給電流は、一定電流Ｉ（ｗｒｉｔｅ）に応じて設定される。
【０１１２】
ライトドライバＷＲＤは、さらに、ノードＮｗ０を介して動作電流の供給を受けて動作するインバータ１８４、１８５および１８６を有する。インバータ１８４、１８５および１８６の各々は、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの供給を受けて動作する。
【０１１３】
インバータ１８４は、伝達された書込データＤＩＮの電圧レベルを反転してデータ入出力線ＩＯ（または、スペアデータ入出力線ＳＩＯ）に伝達する。インバータ１８５は、書込データＤＩＮの電圧レベルを反転してインバータ１８６の入力ノードに伝達する。インバータ１８６は、インバータ１８５の出力を反転してデータ入出力線／ＩＯ（または、スペアデータ入出力線／ＳＩＯ）に伝達する。したがって、ライトドライバＷＲＤは、書込データＤＩＮのレベルに応じて、データ入出力線ＩＯおよび／ＩＯ（または、スペアデータ入出力線ＳＩＯおよび／ＳＩＯ）の電圧を電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつに設定する。
【０１１４】
一方、対応するライトドライバＷＲＤに書込データＤＩＮが伝達されない場合には、対応するデータ入出力線ＩＯおよび／ＩＯ（または、スペアデータ入出力線ＳＩＯおよび／ＳＩＯ）の各々は、図示しないプリチャージ回路によってプリチャージ電圧レベル（たとえば接地電圧Ｖｓｓ）を維持する。
【０１１５】
再び図３を参照して、対応するデータノードに書込データが伝達されたライトドライバＷＲＤと、データ入出力線ＩＯ，／ＩＯ（または、スペアデータ入出力線ＳＩＯ，／ＳＩＯ）および接続スイッチ７３を介して接続された、ローカルデータ入出力線ＬＩＯ，／ＬＩＯ（または、スペアローカルデータ入出力線ＳＬＩＯ，／ＳＬＩＯ）の電圧は、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつに設定される。
【０１１６】
これにより、選択ブロック行に属する各サブブロックの選択列において、ローカルデータ入出力線ＬＩＯ（／ＬＩＯ）〜コラム選択ゲートＣＳＧ〜ビット線ＢＬ（／ＢＬ）〜短絡スイッチトランジスタ６２〜ビット線／ＢＬ（ＢＬ）〜コラム選択ゲートＣＳＧ〜ローカルデータ入出力線／ＬＩＯ（ＬＩＯ）の経路に、書込データＤＩＮのレベルに応じた方向のデータ書込電流±Ｉｗを流すことができる。
【０１１７】
同様に、選択ブロック行に属するスペアサブブロックの選択列においても、スペアローカルデータ入出力線ＳＬＩＯ（／ＳＬＩＯ）〜コラム選択ゲートＣＳＧ〜スペアビット線ＳＢＬ（／ＳＢＬ）〜短絡スイッチトランジスタ６２〜スペアビット線／ＳＢＬ（ＳＢＬ）〜コラム選択ゲートＣＳＧ〜スペアローカルデータ入出力線／ＳＬＩＯ（ＳＬＩＯ）の経路に、書込データＤＩＮのレベルに応じた方向のデータ書込電流±Ｉｗを流すことができる。
【０１１８】
これに対して、対応するライトドライバＷＲＤに書込データＤＩＮが伝達されない場合には、データ入出力線ＩＯ，／ＩＯ（または、スペアデータ入出力線ＳＩＯ，／ＳＩＯ）および接続スイッチ７３を介して接続された、ローカルデータ入出力線ＬＩＯ，／ＬＩＯ（または、スペアローカルデータ入出力線ＳＬＩＯ，／ＳＬＩＯ）の各々の電圧も、プリチャージ電圧（接地電圧Ｖｓｓ）に維持される。したがって、選択ブロック行に属するスペアサブブロックの選択列においても、対応するビット線ＢＬ，／ＢＬ（または、スペアビット線ＳＢＬ，／ＳＢＬ）にデータ書込電流±Ｉｗは流されず、データ書込は実行されない。
【０１１９】
再び図５を参照して、データＩ／Ｏ回路５０は、さらに、データ端子４とデータノードＮｄ（１）〜Ｎｄ（Ｍ）との間にそれぞれ設けられる置換スイッチＲＳＷ（１）〜ＲＳＷ（Ｍ）を含む。
【０１２０】
置換スイッチＲＳＷ（１）〜ＲＳＷ（Ｍ）の各々は、冗長制御信号ＲＳＧ（１）〜ＲＳＧ（Ｍ）にそれぞれ応じて、対応するデータノードＮｄおよびスペアデータノードＮｄｓのいずれか一方と、データ端子４との間を電気的に結合する。たとえば、置換スイッチＲＳＷ（１）は、データノードＮｄ（１）およびスペアデータノードＮｄｓの冗長制御信号ＲＳＧ（１）によって選択された一方をデータ端子４と接続する。その他の置換スイッチＲＳＷ（２）〜ＲＳＷ（Ｍ）についても、置換スイッチＲＳＷ（１）と同様に動作する。以下においては、置換スイッチＲＳＷ（１）〜ＲＳＷ（Ｍ）を総称して、置換スイッチＲＳＷとも表記する。
【０１２１】
冗長制御信号ＲＳＧ（１）〜ＲＳＧ（Ｍ）は、冗長制御回路６０によって、冗長判定に基づいて生成される。
【０１２２】
図７は、冗長制御回路６０の構成を示すブロック図である。
図７を参照して、プログラム回路１００によって、欠陥メモリセルを示すための不良アドレスＦＡＤ１〜ＦＡＤｋ（ｋ：自然数）が記憶される。不良アドレスＦＡＤ１〜ＦＡＤｋを総称する場合には、不良アドレスＦＡＤと表記する。
【０１２３】
図２および図５に示されるように、サブブロックＳＢに分割されたメモリアレイ構成において、データ入出力線対ＩＯＰを用いた冗長救済を行なう場合には、不良アドレスＦＡＤは、欠陥メモリセルを含む、サブブロックおよび当該サブブロック内のメモリセル列を特定するためのｈビットを有する。たとえば、各不良アドレスＦＡＤは、ロウアドレスＲＡおよびコラムアドレスＣＡの一部ビットを用いて構成される。
【０１２４】
プログラム回路１００は、さらに、不良アドレスＦＡＤ１〜ＦＡＤｋにそれぞれ対応するｋセットの冗長制御信号ＲＳＧ（１）〜ＲＳＧ（Ｍ）を記憶する。１セットの冗長制御信号ＲＳＧ（１）〜ＲＳＧ（Ｍ）は、各不良アドレスＦＡＤに対応する欠陥メモリセルをスペアメモリセルで置換救済するために必要な、置換スイッチＲＳＷ（１）〜ＲＳＷ（Ｍ）のそれぞれの接続方向を示す。
【０１２５】
冗長制御回路６０は、さらに、不良アドレスＦＡＤ１〜ＦＡＤｋにそれぞれ対応して設けられる冗長判定ユニットＲＪＵ１〜ＲＪＵｋと、信号セレクタ６５とを含む。冗長判定ユニットＲＪＵ１〜ＲＪＵｋの各々は、対応する不良アドレスＦＡＤと、アドレス信号ＡＤＤのうちのｈビットとを受けて、両者の一致比較を実行する。冗長判定ユニットＲＪＵ１〜ＲＪＵｋは、アドレス一致比較結果に基づいて、スペアイネーブル信号ＳＥ１〜ＳＥｋをそれぞれ出力する。スペアイネーブル信号ＳＥ１〜ＳＥｋの各々は、アドレス信号ＡＤＤと対応する不良アドレスＦＡＤとが一致したときに、Ｈレベルに活性化され、それ以外には、Ｌレベルに非活性化される。
【０１２６】
信号セレクタ６５は、不良アドレスＦＡＤ１〜ＦＡＤｋにそれぞれ対応する、ｋセットの冗長制御信号ＲＳＧ（１）〜ＲＳＧ（ｍ）を受けて、スペアイネーブル信号ＳＥ１〜ＳＥｋに応じて選択的に出力する。信号セレクタ６５は、不良アドレスＦＡＤ１〜ＦＡＤｋのいずれかとアドレス信号ＡＤＤが一致した場合には、一致した不良アドレスＦＡＤに対応する冗長制御信号ＲＳＧ（１）〜ＲＳＧ（Ｍ）を出力する。
【０１２７】
これに応じて、欠陥メモリセルを含むノーマルＩＯブロックＮＩＯＢに対応する置換スイッチＲＳＷにおいては、対応するデータノードＮｄではなくスペアデータノードＮｄｓがデータ端子４と接続される。一方、スペアイネーブル信号ＳＥ１〜ＳＥｋのいずれもが非活性化されている場合、すなわちアドレス信号ＡＤＤがいずれの不良アドレスとも一致しない場合には、各置換スイッチＲＳＷが、対応するデータノードＮｄとデータ端子４との間を接続するように、冗長制御信号ＲＳＧ（１）〜ＲＳＧ（Ｍ）は設定される。これにより、データ入出力線対単位で、欠陥メモリセルの救済を実行することができる。
【０１２８】
図８は、実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出動作およびデータ書込動作の動作タイミングを示す動作波形図である。
【０１２９】
図８（ａ）を参照して、データ書込時においては、時刻ｔ０において、データ書込動作が開始されて、有効なアドレス信号ＡＤＤおよびＭビットの書込データＤＩＮ（ＤＩＮ（０）〜ＤＩＮ（Ｍ））が入力されると、冗長制御回路６０における冗長判定の結果を待つことなく、アドレス信号ＡＤＤに対応するライトワード線ＷＷＬおよびコラム選択線ＣＳＬが活性化が実行される。
【０１３０】
ライトワード線ＷＷＬが活性化された時刻ｔ１から、データ書込電流Ｉｐの供給が開始される。データ書込電流Ｉｐは、選択行の正規メモリセルおよびスペアメモリセル中のトンネル磁気抵抗素子において、磁化困難軸（ＨＡ）方向の磁界を発生させるものとする。
【０１３１】
一方、冗長制御回路６０における冗長判定は、時刻ｔ０から判定所要時間Ｔｒ経過後の、時刻ｔ１よりも遅い時刻ｔｊにおいて終了する。時刻ｔ０から時刻ｔｊの間においては、置換スイッチＲＳＷ（１）〜ＲＳＷ（Ｍ）の各々は、データノードＮｄ（１）〜Ｎｄ（ｎ）およびスペアデータノードＮｄｓをオープン状態とする。したがって、冗長制御信号ＲＳＧが設定されるまでの期間においては、コラム選択線ＣＳＬが活性化された選択列においても、対応するビット線またはスペアビット線上に、ビット線電流Ｉ（ＢＬ）は生じない。すなわち、データ書込電流±Ｉｗが流れることはない。なお、ビット線電流Ｉ（ＢＬ）は、正規メモリセルおよびスペアメモリセル中のトンネル磁気抵抗素子における磁化容易軸（ＥＡ）方向の磁界を発生させるものとする。
【０１３２】
時刻ｔｊにおいて、冗長制御信号ＲＳＧが、冗長判定結果に基づいて設定されると、（Ｍ＋１）個のライトドライバＷＲＤのうちのＭ個のライトドライバＷＲＤに対して、書込データＤＩＮ（１）〜ＤＩＮ（Ｍ）がそれぞれ伝達される。書込データＤＩＮの伝達を受けたライトドライバＷＲＤの各々は、対応するデータ入出力線対ＩＯＰまたはスペアデータ入出力線対ＳＩＯＰを構成する、２本のデータ入出力線またはスペアデータ入出力線を、書込データＤＩＮのレベルに応じて、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつに設定する。一方、書込データＤＩＮの伝達を受けなかったライトドライバＷＲＤは、対応する２本のデータ入出力線またはスペアデータ入出力線を接地電圧Ｖｓｓに維持する。
【０１３３】
この結果、時刻ｔ１およびｔｊよりも遅い時刻ｔ２において、選択されたブロック行に属し、かつ、対応するデータ入出力線対ＩＯＰ（もしくはスペアデータ入出力線対ＳＩＯＰ）がライトドライバＷＲＤによって駆動されたサブブロックにおいて、選択列のビット線に対して、書込データＤＩＮのレベルに応じた方向のデータ書込電流±Ｉｗが、ビット線電流Ｉ（ＢＬ）として流れる。一方、当該サブブロック内の選択行に対応するライトワード線ＷＷＬに対しては、データ書込電流Ｉｐがライトワード線電流Ｉ（ＷＷＬ）として供給されているので、これらの両方が印加された正規メモリセルまたはスペアメモリセルに対して、データ書込を実行することができる。
【０１３４】
すなわち、欠陥メモリセルとの間でライトワード線ＷＷＬおよびリードワード線ＲＷＬを共有する、すなわち同一のメモリセル行に属する、スペアメモリセルによって、当該欠陥メモリセルを置換救済するデータ書込が実行できる。
【０１３５】
一方、データ書込の終了時においては、まず時刻ｔ３において、選択行のライトワード線ＷＷＬが非活性化されて、ライトワード線電流Ｉ（ＷＷＬ）、すなわちデータ書込電流Ｉｐの供給が停止される。その後、時刻ｔ４において、さらに、コラム選択線ＣＳＬが非活性化されて、ビット線電流Ｉ（ＢＬ）、すなわちデータ書込電流±Ｉｗの供給が停止される。
【０１３６】
データ書込電流の供給タイミングを上記のように設定することにより、データ書込対象となる正規メモリセルまたはスペアメモリセル中のトンネル磁気抵抗素子ＴＭＲに対して、データ書込開始時に磁化困難軸方向のデータ書込磁界を先に印加した後に、磁化容易軸方向のデータ書込磁界を印加することができる。
【０１３７】
また、データ書込動作の終了時において、磁化容易軸方向に所定レベルのデータ書込磁界が印加された下で、磁化困難軸方向のデータ書込磁界が減少していく期間を設けることができる。
【０１３８】
図９は、データ書込動作時におけるトンネル磁気抵抗素子の磁化挙動を説明する概念図である。
【０１３９】
図９（ａ）を参照して、データ書込動作前およびデータ書込動作開始後のデータ書込電流印加前にあたる時刻ｔ１以前（ｔ＜ｔ１）においては、トンネル磁気抵抗素子中の自由磁化層は、磁化容易軸に沿って、ある方向（図９（ａ）においては右方向）に磁化されている。以下、図９（ａ）における磁化方向を、反対方向に書換えるためのデータ書込動作について説明する。
【０１４０】
図９（ｂ）を参照して、時刻ｔ１から時刻ｔ２の間（ｔ＝ｔ１〜ｔ２）においては、ライトワード線ＷＷＬを流れるデータ書込電流Ｉｐによって、磁化困難軸（ＨＡ）に沿ったデータ書込磁界Ｈｈが印加される。これにより、自由磁化層の磁化方向は徐々に回転し始める。
【０１４１】
さらに、図９（ｃ）を参照して、時刻ｔ２から時刻ｔ３の間（ｔ＝ｔ２〜ｔ３）においては、所定レベルの磁化困難軸方向のデータ書込磁界Ｈｈが印加された状態で、さらに、自由磁化層の磁化方向を反転させるための磁化容易軸方向のデータ書込磁界Ｈｅが印加される。データ書込磁界ＨｈおよびＨｅの和が図１７に示したアステロイド特性線の外側に対応する領域に達すると、自由磁化層の磁化方向は、点線の矢印で示した方向から、実線の矢印で示した方向に反転するように書換えられる。
【０１４２】
図９（ｄ）を参照して、時刻ｔ３から時刻ｔ４の間（ｔ＝ｔ３〜ｔ４）においては、磁化容易軸方向に沿ったデータ書込磁界Ｈｅが所定レベルに印加された状態のもとで、磁化困難軸方向に沿ったデータ書込磁界Ｈｈが減少する。これにより、データ書込動作の終了時において、データ書込磁界ＨｈおよびＨｅのベクトル和は、図９（ｃ）における磁化回転方向に変化する。
【０１４３】
図９（ｅ）に示されるように、このような順序でデータ書込磁界ＨｈおよびＨｅを変化させることにより、自由磁化層の磁化方向は、データ書込動作時において、望ましくない中間的な磁化状態に陥ることなく安定的に反対方向に書換えられる。
【０１４４】
ここで、図１０を用いて、自由磁化層におけるデータ書込動作時の望ましくない中間的な磁化状態の発生について説明する。
【０１４５】
図１０を参照して、トンネル磁気抵抗素子ＴＭＲの端部領域１０８，１０９は、磁化容易軸方向の磁界に応答して容易に磁化されず、磁化の方向および量が徐々に変化する特性を有する。したがって、端部領域は、磁化容易軸方向の磁界に応答して磁化の方向および量が２値的に設定される中央部領域１０７とは異なり、メモリセルとして望ましくない特性を有している。
【０１４６】
図１０（ａ）もしくは（ｂ）に示されるように、トンネル磁気抵抗素子ＴＭＲの自由磁化層においては、端部領域１０８，１０９を磁化困難軸に沿った一方向に磁化した後に、中央部領域を磁化容易軸に沿って、書込データレベルに応じた方向に磁化することにより、安定的な磁化特性を得ることができる。
【０１４７】
上述したように、コラム選択線ＣＳＬの活性化タイミングをライトワード線ＷＷＬよりも遅らせることによって、磁化困難軸方向のデータ書込磁界は、磁化容易軸方向のデータ書込磁界よりも先に印加される。これにより、トンネル磁気抵抗素子ＴＭＲの端部領域１０８，１０９における磁化方向を一方向（図９（ａ），（ｂ）においては上向き）に揃えた後に、中央部領域１０７において磁化容易軸に沿った方向の磁化反転を安定的に行なうことができる。
【０１４８】
これに対して、ライトワード線ＷＷＬとコラム選択線ＣＳＬとをほぼ同時に活性化、あるいはコラム選択線ＣＳＬをライトワード線ＷＷＬよりも早く活性化した場合には、自由磁化層が多安定（Multi-Stable）状態に陥り、図１０（ｃ），（ｄ），（ｅ）に示すように、磁化の方向は、望ましい安定状態以外の不揃いな中間状態となってしまう。
【０１４９】
この結果、データ書込後における自由磁化層の磁化方向は、図１０（ａ）もしくは（ｂ）に示されるような、望ましい向きに揃わなくなる。したがって、データが書込まれたメモリセルにおいて、記憶データレベルの違いに応じた所望の電気抵抗差が確保できず、誤動作の原因となってＭＲＡＭデバイスの動作安定性が損なわれる。
【０１５０】
以上説明したように、図８（ａ）に従ってデータ書込電流を供給することによって、データ書込動作の開始時および終了時において、磁化困難軸方向のデータ書込磁界を、磁化容易軸方向のデータ書込磁界よりも速やかに発生あるいは消滅させることができる。これにより、ＭＴＪメモリセルの磁化特性を考慮してデータ書込を安定的に実行できる。
【０１５１】
また、データ書込を安定的に実行するために必要なタイムラグ（図８（ａ）における時刻ｔ１〜ｔ２間）は、冗長判定の処理時間を利用して設けられるので、冗長判定終了後に、最速のタイミングでデータ書込電流±Ｉｗの供給を開始しても、安定的なデータ書込を実現できる。
【０１５２】
図８（ｂ）を参照して、データ読出時においても、時刻ｔ０に入力された有効なアドレス信号ＡＤＤに応答して、時刻ｔ１において、選択行のリードワード線ＲＷＬおよび、選択列のコラム選択線ＣＳＬがＨレベルに活性化される。これに応じて、選択ブロック行に属する各サブブロックおよびスペアサブブロックにおいて、選択列のビット線ＢＬ，／ＢＬまたはスペアビット線ＳＢＬ，／ＳＢＬに対して、トンネル磁気抵抗素子ＴＭＲを通過させるためのセンス電流（データ読出電流）Ｉｓがビット線電流Ｉ（ＢＬ）として、データ読出回路７０，７０ｓによって供給される。
【０１５３】
さらに、データ読出回路７０，７０ｓの各々は、選択列のビット線ＢＬ，／ＢＬと接続されたローカルデータ入出力線ＬＩＯ，／ＬＩＯ間の電圧差、または、選択列のスペアビット線ＳＢＬ，／ＳＢＬと接続されたスペアローカルデータ入出力線ＳＬＩＯ，／ＳＬＩＯ間の電圧差に応じて、読出データを生成する。データ読出回路７０，７０ｓからの読出データのレベルに応じて、各データ入出力線対ＩＯＰおよびスペアデータ入出力線対ＳＩＯＰの電圧が駆動される。これらの（Ｍ＋１）個の読出データは、リードアンプＲＡＰ（１）〜ＲＡＰ（Ｍ），ＲＡＰ（ｓ）によってさらに増幅されて、データノードＮｄ（１）〜Ｎｄ（Ｍ）およびスペアデータノードＮｄｓに伝達される。
【０１５４】
したがって、データ読出時においては、冗長制御回路６０による冗長判定の終了を待つことなく、スペアメモリセルと正規メモリセルの両方に対して並列にデータ読出が実行されることになる。これにより、欠陥メモリセルとの間でライトワード線ＷＷＬおよびリードワード線ＲＷＬを共有する、すなわち同一のメモリセル行に属するスペアメモリセルによって、当該欠陥メモリセルを置換救済するデータ読出が実行される。
【０１５５】
さらに、時刻ｔｊにおいて、冗長判定が終了すると、置換スイッチＲＳＷ（１）〜ＲＳＷ（Ｍ）の接続方向が、冗長判定に基づいて適切に設定される。これにより、欠陥メモリセルを置換救済するための冗長判定結果を反映して、Ｍビットの読出データＤＯＵＴ（ＤＯＵＴ（１）〜ＤＯＵＴ（Ｍ））がデータ端子４に出力される。
【０１５６】
以上説明したように、実施の形態１に従うＭＲＡＭデバイスにおいては、データ書込時においては、冗長判定の所要時間を利用して、磁化的に不安定な中間状態が生じることを回避した安定的なデータ書込を高速に実行することができる。さらに、データ読出時においては、冗長判定に要する時間の影響を最小に抑えて、高速なデータ読出を実行することができる。したがって、冗長構成における高速動作化と、データ書込の安定化とを両立できる。
【０１５７】
［実施の形態１の変形例］
実施の形態１の変形例においては、データＩ／Ｏ回路において、スペアデータ入出力線対ＳＩＯＰによる直接的なデータ線置換ではなく、シフトリダンダンシ方式に基づいた冗長救済を実行する構成について説明する。
【０１５８】
図１１は、実施の形態１の変形例に従うデータＩ／Ｏ回路５１の構成を示すブロック図である。
【０１５９】
図１１を参照して、実施の形態１の変形例に従うデータＩ／Ｏ回路５１は、図５に示したデータＩ／Ｏ回路５０と比較して、置換スイッチＲＳＷ（１）〜ＲＳＷ（Ｍ）に代えて、シフトスイッチＳＳＷ（１）〜ＳＳＷ（Ｍ）を含む点で異なる。データＩ／Ｏ回路５１のその他の部分の構成については、図５に示したデータＩ／Ｏ回路５０と同様であるので詳細な説明は繰返さない。
【０１６０】
シフトスイッチＳＳＷ（１）〜ＳＳＷ（Ｍ）は、データ入出力線対ＩＯＰ（１）〜ＩＯＰ（Ｍ）およびスペアデータ入出力線対ＳＩＯＰにそれぞれ対応する、順番に配列されたデータノードＮｄ（１）〜Ｎｄ（Ｍ）およびスペアデータノードＮｄｓの隣接する２個のノード間にそれぞれ配置される。シフトスイッチＳＳＷ（１）〜ＳＳＷ（Ｍ）の各々は、対応する２個のノードの一方をデータ端子４と接続する。シフトスイッチＳＳＷ（１）〜ＳＳＷ（Ｍ）の接続方向は、冗長制御回路６０からの、冗長判定結果に基づく冗長制御信号ＲＳＧ（１）〜ＲＳＧ（Ｍ）によってそれぞれ制御される。
【０１６１】
たとえば、第１番目のシフトスイッチＳＳＷ（１）は、冗長制御信号ＲＳＧ（１）に応じて、データノードＮｄ（１）およびＮｄ（２）の一方をデータ端子４と選択的に接続し、第Ｍ番目（最終）の、シフトスイッチＳＳＷ（Ｍ）は、冗長制御信号ＲＳＧ（Ｍ）に応じて、データノードＮｄ（Ｍ）およびスペアデータノードＮｄｓの一方をデータ端子４と選択的に接続する。以下においては、シフトスイッチＳＳＷ（１）〜ＳＳＷ（Ｍ）を総称する場合には、単にシフトスイッチＳＳＷとも表記する。
【０１６２】
各シフトスイッチＳＳＷは、欠陥メモリセルを含むノーマルＩＯブロックに対応するデータ入出力線対ＩＯＰを境に、その接続方向が変化する。たとえば、図１１の構成において、第ｊ番目（ｊ：２〜Ｍの自然数）のデータ入出力線対ＩＯＰ（ｊ）が欠陥メモリセルと対応する場合には、シフトスイッチＳＳＷ（１）〜ＳＳＷ（ｊ−１）の接続方向は、正規方向（図１１における上方向）に設定され、シフトスイッチＳＳＷ（ｊ）〜ＳＳＷ（Ｍ）の接続方向は、スペア方向（図１１における下方向）に設定される。また、データ入出力線対ＩＯＰ（１）が欠陥メモリセルと対応する場合には、シフトスイッチＳＳＷ（１）〜ＳＳＷ（Ｍ）の各々の接続方向は、スペア方向（図１１における下方向）に設定される。
【０１６３】
これに対して、欠陥メモリセルが選択されず、データ入出力線対ＩＯＰのシフトリダンダンシが不要である場合には、シフトスイッチＳＳＷ（１）〜ＳＳＷ（Ｍ）の各々の接続方向は正規方向（上方向）に設定される。
【０１６４】
これにより、シフトスイッチＳＳＷ（１）〜ＳＳＷ（Ｍ）を用いて、欠陥メモリセルがアクセス対象に選択された場合でも、欠陥メモリセルに対応するデータ入出力線対ＩＯＰ（ｊ）をデータ端子４と接続することなく、残りの（Ｍ−１）本のデータ入出力線対ＩＯＰおよびスペアデータ入出力線対ＳＩＯＰを用いて、Ｍビットのデータ信号ＤＡＴのデータ読出およびデータ書込を実行することができる。
【０１６５】
なお、実施の形態１の変形例に従う構成においては、データＩ／Ｏ回路の構成以外は、実施の形態１の場合と同様であるので、各サブブロックＳＢに対するデータ読出およびデータ書込は、図８に示した動作波形図と同様に実行されて、高速なデータ読出および磁化的に安定したデータ書込を実行することが可能である。
【０１６６】
［実施の形態２］
図１２は、実施の形態２に従うＭＲＡＭデバイスの冗長構成を示す概略ブロック図である。
【０１６７】
図１２を参照して、実施の形態２に従う構成においては、メモリアレイ１０は、列方向に沿って複数のメモリブロックＭＢａおよびＭＢｂに分割される。たとえば、バンクアドレス等によって、複数のメモリブロックＭＢａおよびＭＢｂのうちの１つが選択される。なお、メモリブロックＭＢａ，ＭＢｂを総称して、メモリブロックＭＢとも表記する。
【０１６８】
メモリブロックＭＢａおよびＭＢｂの各々は、実施の形態１で説明したメモリアレイ１０と同様の構成を有する。すなわち、メモリブロックＭＢａに対応して、データ入出力線対ＩＯＰａ（１）〜ＩＯＰａ（Ｍ）およびスペアデータ入出力線対ＳＩＯＰａが配置される。同様に、メモリブロックＭＢｂにおいては、データ入出力線対ＩＯＰｂ（１）〜ＩＯＰｂ（Ｍ）およびスペアデータ入出力線対ＳＩＯＰｂが配置される。
【０１６９】
さらに、同一のメモリセル行に対応して、メモリブロックＭＢａおよびＭＢｂにそれぞれ対応して、メモリブロックＭＢａおよびＭＢｂにおいて、リードワード線ＲＷＬａおよびＲＷＬｂがそれぞれ配置される。同様に、同一のメモリセル行に対応して、メモリブロックＭＢａおよびＭＢｂにおいて、ライトワード線ＷＷＬａおよびＷＷＬｂがそれぞれ配置される。
【０１７０】
ロウデコーダ２１は、メモリブロックＭＢａおよびＭＢｂに共通に設けられ、選択されたメモリブロックＭＢにおいて、選択行のリードワード線ＲＷＬ（データ読出時）またはライトワード線ＷＷＬ（データ書込時）を選択的に活性化する。したがって、メモリブロックＭＢａおよびＭＢｂの両方において、同時に行選択が実行されることはない。言換えれば、各メモリブロックＭＢにおいて、行選択は独立なタイミングで実行される。
【０１７１】
コラムデコーダおよび選択線ドライバ３１ａおよび３１ｂは、メモリブロックＭＢａおよびＭＢｂにそれぞれ対応して設けられ、対応するメモリブロックＭＢが選択された場合において、図２と同様のコラム選択線ＣＳＬおよびブロック行選択信号ＲＢＳを選択的に活性化する。
【０１７２】
メモリブロックＭＢａおよびＭＢｂにおける冗長構成はそれぞれ独立に設けられる。すなわち、メモリブロックＭＢａに対応して、データＩ／Ｏ回路５０♯ａおよび冗長制御回路６０ａが配置され、メモリブロックＭＢｂに対応して、データＩ／Ｏ回路５０♯ｂおよび冗長制御回路６０ｂが配置される。
【０１７３】
データＩ／Ｏ回路５０♯ａおよび５０♯ｂの各々は、図５および図１１にそれぞれ示したデータＩ／Ｏ回路５０および５１のいずれか一方と同様の構成を有する。
【０１７４】
冗長制御回路６０ａは、メモリブロックＭＢａにおける冗長救済を実行するための不良アドレスＦＡＤａおよび冗長制御信号ＲＳＧａのパターンを記憶し、アドレス信号ＡＤＤと不良アドレスＦＡＤａとの冗長判定結果に基づいて、実施の形態１と同様に、データＩ／Ｏ回路５０♯ａにおける置換スイッチＲＳＷまたはシフトスイッチＳＳＷの接続方向を制御する。
【０１７５】
同様に、冗長制御回路６０ｂは、メモリブロックＭＢｂにおける冗長救済を実行するための不良アドレスＦＡＤｂおよび冗長制御信号ＲＳＧｂのパターンを記憶し、アドレス信号ＡＤＤと不良アドレスＦＡＤｂとの冗長判定結果に基づいて、実施の形態１と同様に、データＩ／Ｏ回路５０♯ｂにおける置換スイッチＲＳＷまたはシフトスイッチＳＳＷの接続方向を制御する。
【０１７６】
すなわち、スペアメモリセルに対するデータ読出および書込に用いられるスペアデータ入出力線対ＳＩＯＰや、冗長制御回路６０等の冗長構成は、行選択が共通のタイミングで実行される所定区分、図１２においてはメモリブロックＭＢごとに設けられる。
【０１７７】
このような構成とすることにより、独立したタイミングで行選択が実行される複数のメモリブロックＭＢのそれぞれにおいて、欠陥メモリセルを救済した上で、Ｍビットのデータ信号ＤＡＴを入出力することができる。
【０１７８】
［実施の形態２の変形例］
図１３は、実施の形態２の変形例に従うＭＲＡＭデバイスの冗長構成を説明するブロック図である。
【０１７９】
図１３を参照して、実施の形態２の変形例に従う構成においては、実施の形態２に従う構成と比較して、メモリブロックＭＢａおよびＭＢｂにおいて、同時に行選択が実行される点が異なる。すなわち、アドレス信号ＡＤＤに対応して、メモリブロックＭＢａおよびＭＢｂの両方において、１本ずつのリードワード線ＲＷＬ（データ読出時）またはライトワード線ＷＷＬ（データ書込時）が選択的に活性化される。
【０１８０】
このように、メモリブロックＭＢａおよびＭＢｂにおいて共通に行選択が実行される場合には、スペアＩＯブロックＳＩＯＢすなわちスペアデータ入出力線対ＳＩＯＰは、メモリブロックＭＢａおよびＭＢｂに共通に設けることができる。すなわち、図１３の例においては、メモリブロックＭＢｂ内に設けられたスペアＩＯブロックＳＩＯＢのスペアデータ入出力線対ＳＩＯＰを、メモリブロックＭＢａおよびＭＢｂの冗長救済に共通に用いることができる。
【０１８１】
したがって、データＩ／Ｏ回路５０♯および冗長制御回路６０についても、メモリブロックＭＢａおよびＭＢｂに対して共通に設けることができる。したがって、冗長構成に要する回路面積が削減される。
【０１８２】
このような構成とすることにより、メモリブロックＭＢａおよびＭＢｂの各々に、Ｍ個のデータ入出力線対ＩＯＰを配置する構成においては、欠陥メモリセルをデータ入出力線対ＩＯＰ単位で冗長救済して、（２×Ｍ）ビットのデータ信号ＤＡＴを入出力することができる。
【０１８３】
なお、本実施の形態においては、スペアメモリセルに対するデータ読出および書込が１つのスペアデータ入出力線対ＳＩＯＰによって実行される構成例を示した、同様のスペアデータ入出力線対ＳＩＯＰを複数本設ける構成を採用することもできる。この場合には、図５に示した各置換スイッチＲＳＷの接点数をスペアデータ入出力線対ＳＩＯＰの本数に応じて増加させたり、図１１に示したシフトスイッチＳＳＷの段数をスペアデータ入出力線対ＳＩＯＰの本数に応じて増加させる構成とすればよい。
【０１８４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１８５】
【発明の効果】
請求項１〜８に記載の薄膜磁性体記憶装置は、データ書込時において、冗長判定を待つことなく、アドレス信号に応じて選択される正規メモリセルおよびスペアメモリセルの両方に対して磁化困難軸方向に沿った磁界を印加し、さらに冗長判定の結果を反映して、磁化容易軸方向に沿った磁界の印加を開始する。したがって、冗長判定の所要時間を利用して、磁化的に不安定な中間状態が生じることを回避した安定的なデータ書込を高速に実行することができる。さらに、階層的に設けられたデータ入出力線およびスペアデータ入出力線を用いて、いわゆる階層Ｉ／Ｏ線構成に基づいて、上位Ｉ／Ｏ線単位の冗長置換によってデータ読出を実行できる。したがって、冗長判定の所要時間を利用してデータ読出およびデータ書込を高速に実行するとともに、大容量メモリの構成が容易である。
【０１８９】
請求項９に記載の薄膜磁性体記憶装置は、上記効果に加えて、冗長判定の所要時間を利用してデータ読出およびデータ書込を高速に実行するとともに、冗長構成に要する回路面積を削減することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】  図１に示したメモリアレイの構成を示すブロック図である。
【図３】  各サブブロックの構成を示す回路図である。
【図４】  図３に示されたデータ読出回路の構成を示す回路図である。
【図５】  図１に示されたデータＩ／Ｏ回路の構成を示すブロック図である。
【図６】  図５に示されたライトドライバの構成を示す回路図である。
【図７】  図５に示された冗長制御回路の構成を示す回路図である。
【図８】  実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出動作およびデータ書込動作の動作タイミングを示す動作波形図である。
【図９】  データ書込動作時におけるトンネル磁気抵抗素子の磁化挙動を説明する概念図である。
【図１０】  自由磁化層における望ましくない磁化状態を説明する概念図である。
【図１１】  実施の形態１の変形例に従うデータＩ／Ｏ回路の構成を示すブロック図である。
【図１２】  実施の形態２に従うＭＲＡＭデバイスの冗長構成を示す概略ブロック図である。
【図１３】  実施の形態２の変形例に従うＭＲＡＭデバイスの冗長構成を説明するブロック図である。
【図１４】  ＭＴＪメモリセルの構成を示す概略図である。
【図１５】  ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図１６】  ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図１７】  ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【符号の説明】
１  ＭＲＡＭデバイス、２  アドレス端子、４  データ端子、５  コントロール回路、１０  メモリアレイ、２０  デコード回路、３０  選択線ドライブ回路、５０，５１  データＩ／Ｏ回路、６０，６０ａ，６０ｂ  冗長制御回路、６５信号セレクタ、７０，７０ｓ  データ読出回路、７１，７２，７３  接続スイッチ、１００  プログラム回路、ＡＤＤ  アドレス信号、ＡＴＲ  アクセストランジスタ、ＢＬ，／ＢＬ  ビット線、ＣＳＧ  コラム選択ゲート、ＣＳＬ  コラム選択線、ＤＡＴ  データ信号、ＤＩＮ  書込データ、ＤＭＣ  ダミーメモリセル、ＤＯＵＴ  読出データ、ＦＡＤ  不良アドレス、ＦＡＭＰ，ＲＡＰ  リードアンプ、ＩＯ，／ＩＯ  データ入出力線、ＩＯＰ  データ入出力線対、Ｉｐ，±Ｉｗ  データ書込電流、Ｉｓ  センス電流（データ読出電流）、ＬＤＯ  読出データ、ＬＩＯ，／ＬＩＯ  ローカルデータ入出力線、ＬＩＯＰ  ローカルデータ入出力線対、ＭＢａ，ＭＢａ，ＭＢｂ  メモリブロック、ＭＣ  正規メモリセル、ＮＩＯＢ  ノーマルＩＯブロック、Ｎｄ  データノード、Ｎｄｓ  スペアデータノード、ＲＢＳ  ブロック行選択信号、ＲＳＧ，ＲＳＧａ，ＲＳＧｂ  冗長制御信号、ＲＳＷ  置換スイッチ、ＲＷＬ  リードワード線、ＳＢ  サブブロック、ＳＢＬ，／ＳＢＬ  スペアビット線、ＳＢＬＰ  スペアビット線対、ＳＩＯ，／ＳＩＯ  スペアデータ入出力線、ＳＩＯＰ，ＳＩＰＯａ，ＳＩＯＰｂ  スペア入出力線対、ＳＭＣ  スペアメモリセル、ＳＳＢ  スペアサブブロック、ＳＳＷシフトスイッチ、ＴＭＲ  トンネル磁気抵抗素子、ＷＲＤ  ライトドライバ、ＷＷＬ  ライトワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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