(57)【特許請求の範囲】
【請求項１】
高速の遷移レートを持つデジタル信号を処理するためのシステムであって、
前記高速の遷移レートを持つデジタル信号を、該遷移レートのK分の一の遷移レートを持つK個の出力信号に分割する遷移分割装置を備え、該分割装置は、該高速の遷移レートを持つデジタル信号の遷移に位置的に対応させて前記K個の出力信号を順に遷移させるよう構成されており、
前記遷移分割装置から並列に出力される前記K個の出力信号を処理する処理手段を備え、該処理手段は、K個のチャネルを備えており、該K個のチャネルのそれぞれは、前記高速の遷移レートのデジタル信号を処理する能力を持たないが、前記K分の一の遷移レートの前記出力信号を処理する能力を持ち、該チャネルのそれぞれは、該処理手段の下流のシステムが前記高速の遷移レートを持つデジタル信号の遷移のタイミングで表される情報を抽出することができるように前記K個の出力信号から前記高速の遷移レートを持つデジタル信号の遷移のタイミングを取り出すよう構成されている、システム。
【請求項２】
前記処理手段は、前記K個のチャネルから取り出されたタイミングを表すデータを統合し、前記高速の遷移レートを持つデジタル信号の遷移のタイミングを抽出することができようにする、請求項１に記載のシステム。
【請求項３】
前記高速の遷移レートを持つデジタル信号は試験対象デバイスからのものであり、前記処理手段は、該試験対象デバイスを試験する試験装置である、請求項２に記載のシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速デジタル信号を含む信号処理および装置試験に関し、より具体的には、デジタル装置で信号処理を実行するとき、および高速デジタル装置の試験中に、入力遷移レートを低減することに関する。
【０００２】
【従来の技術】
システムを恒久的に形成するデジタルシステムおよび半導体デバイス、または集積回路（ＩＣ）のクロック速度は、向上し続けている。クロック速度の向上に関連し、デジタルシステムによって生成される信号のデータ転送速度も向上している。デジタル信号のデータ転送速度は、信号中に見られる論理遷移のレートに比例し、遷移レートと呼ばれることもある。近年のデジタルシステムによって生成される信号の遷移レートの向上は、当面は続くものと思われる。
【０００３】
近年のデジタルシステムによって生成される信号に典型的な高速の、すなわち高い遷移レートは、これらの信号を受け取って処理しなければならない構成要素およびシステムに問題を引き起こす。遷移レートが増加するにつれ、これらのいわゆる「下流側」構成要素およびシステムのコストおよび複雑さが劇的に増加する傾向がある。同様に、近年のデジタルシステムによって生成される信号の高速な遷移レートにより、これらのシステムを適切かつ正確に試験することが非常に難しくなる。少なくとも、高速信号の高速な遷移レートは、適切な試験に必要な試験機器のコストを相当増やす傾向にある。加えて、比較的高価な試験機器は、時間の経過と共に増加する遷移レートのせいで陳腐化してしまうことも多い。クロックおよび遷移レートの現在の狂乱的なペース増加を想定すると、遷移レートに関する近年の試験機器の陳腐化は非常に短時間で起こり得る。
【０００４】
高速で高価な下流側構成要素の使用を回避し、試験機器のグレードアップや置き換えの必要性を避けて遷移レートの増加に対処するために、対象信号の最大遷移レートの低減を試みる信号処理および／または試験への手法を講ずることが時に魅力的となっている。本質的に、下流側構成要素および／または試験機器が経験する最大遷移レートは、あるケースでは、構成要素または試験機器と、信号を生成するデジタルシステムとの間に遷移レート低減装置を挿入することで低減することができる。信号に含まれるデータの保全性を維持しつつ、同時に遷移レートを低減することができるならば、信号を処理するのに、および／または信号を発生させる装置を試験するのに、もっと廉価な構成要素を使用することができる。試験機器の単純さに焦点を当てた下記の説明は、高速信号を受け取って処理しなければならないあらゆる下流側構成要素に同様に当てはまる。
【０００５】
遷移レートを減らす一つの手法は、周波数分割として知られている。この手法は、比較的狭帯域のクロック信号などの信号に最も効果的である。分周器として知られる装置は、信号の周波数すなわち遷移レートを低減する。一般に、デジタル信号用の分周器は、１以上のフリップフロップを用いて実現され、入力周波数の整数分割を提供する。しかしながらこの手法は、データを含む信号が概して狭帯域ではないので、これらの信号にはあまり有効ではない。さらに、データを含む信号の分周は、通常は信号のいくつかのデータを損失する結果を招く。データの損失は、通常は容認できないものである。このように、この技術は往々にしてデータを僅かに含むかまたはデータが皆無である、クロック信号のような信号の遷移レート低減に用いられる。クロック信号の分周概念が、図１の（Ａ）に示してある。図１の（Ａ）には、クロック信号に対して動作する分周比が２の分周器１０が示されている。
【０００６】
遷移レート低減への他の手法は、時に「サンプリング」と呼ばれ、試験対象となるデバイス（ＤＵＴ；device under test）および試験機器の間で波形サンプラを用いる。信号は波形サンプラによりサンプリングされて２以上の副信号を生成し、それぞれの副信号は、より高速な原信号（元の信号）に含まれるデータの一部を含む。２以上の副信号は、それぞれ、原信号よりも低い遷移レートを有する。試験機器内のいくつかの並列チャネルは、副信号を処理する。例えば、一実施例では、奇数番号の波形サンプルが第１の副信号に含まれていて、第１のチャネルにより処理され、偶数番号のサンプルは第２の副信号に含まれていて、第２のチャネルにより処理される。一般的に、試験機器のチャネルは並列動作して、副信号を同時処理する。
【０００７】
サンプリングの概念を図１の（Ｂ）および（Ｃ）に示す。図１の（Ｂ）に示したように、試験対象信号Ｓｉｎがサンプラによってサンプリングされる。サンプラはクロック信号ＣＬＫによってクロック動作し、サンプルはクロック信号の立ち上がりエッジと立ち下がりエッジの両方で取得される。サンプラは、図１の（Ｂ）に示したように、２つの副信号ＡおよびＢを生成する。副信号Ａは、この場合、サンプリングクロック信号ＣＬＫの立ち上がりエッジに対応する奇数番号が付されたサンプル間隔での試験対象信号Ｓｉｎのサンプルの振幅を表わす。副信号Ｂは、クロック信号ＣＬＫのたち下がりエッジで取得される偶数番号が付されたサンプル間隔でのサンプルを表わす。２つの並列チャネルは試験機器（図示せず）にて使用され、副信号Ａ，Ｂを同時に処理する。処理されると、試験対象の原信号のビットレベル情報を抽出することができる。図示の例について、実効遷移レートは２分の１に低減される（すなわち、低減ファクターは２）。最大遷移レートのさらなる低減は、より多くの並列チャネルの追加、クロック信号ＣＬＫのさらに遅延されたバージョン、およびより多くの副信号によって実現することができる。
【０００８】
図１の（Ｃ）は、サンプラ２０の一実施例を示すものである。図示の如く、サンプラは、第１のＤフリップフロップ２２および第２のＤフリップフロップ２４を備える。試験対象信号Ｓｉｎは、第１および第２のＤフリップフロップ２２および２４のデータ入力端に印加される。サンプリングクロック信号ＣＬＫは、第１のＤフリップフロップのクロック入力端に印加される。クロック信号ＣＬＫの反転信号が、第２のＤフリップフロップ２４のクロック入力端に印加される。クロック信号ＣＬＫのそれぞれの立ち上がりエッジにより、第１のＤフリップフロップ２２が信号Ｓｉｎをサンプリングし、クロック信号のそれぞれの立ち下がりエッジにより、第２のＤフリップフロップ２４が信号Ｓｉｎをサンプリングする。副信号ＡおよびＢは、それぞれ、第１および第２のＤフリップフロップ２２および２４の出力端Ｑに出力される。
【０００９】
上記のサンプリング手法におけるサンプルは、一般に、処理観点からは２以上のインタリーブされた信号として扱われ、またそう見なされ得る。この方法では、一般的に、サンプラが各サンプル点における信号振幅を計測する。したがって、デジタル信号の遷移タイミングに関する情報は、粗いレベルを除いて一般に入手不可能である。加えて、副信号中のサンプルの信憑性および有効性を保証するのに、サンプラと試験対象信号との慎重な同期がしばしば要求される。
【００１０】
【発明が解決しようとする課題】
従って、例えば信号の最大遷移レートを低減することにより、試験機器または下流側の通信信号処理構成要素の周波数スケーラビリティを相当に改善するデジタル信号の試験および／または処理に用いる装置および方法を提供するのが有利である。加えて、この種の装置および方法が、信号の最大遷移レートを減らしつつ、信号の遷移タイミング情報を保存し、それによってＤＵＴに対して正確なタイミング試験を行なったり下流の正確な信号処理を可能にすることが望ましい。さらに、この種の装置および方法が、試験対象信号に対する厳密な同期や、同期クロック信号の使用を要求することなく実現することができ、かつまたこの種の装置および方法が、容易に入手可能な標準的な構成部品を用いて実現することができることが望ましい。この種の装置および方法は、通信、高速遷移レートデジタルＩＣ、およびシステム試験の分野における永年にわたるニーズを解決するものである。
【００１１】
【課題を解決するための手段】
本発明は、デジタル信号の最大遷移レートを低減する新規な遷移スプリッタ装置および方法を提供する。本発明の新規な装置は、デジタル信号の処理に特に有用であり、また試験対象デバイスに対してデジタル遷移タイミング試験を実施するのに役立つ。この装置は、信号における遷移タイミングを維持しつつ、デジタル信号を２以上の信号に分割する。本発明の遷移分割装置は、容易に入手可能な構成要素で実現されており、デジタル信号の最大遷移レートを少なくとも２分の１に低減する。本発明の遷移分割装置を用いることで、遷移タイミング情報を含むいかなる情報の損失もなく、高周波信号は２つの等価な低周波信号に分割される。遷移分割装置をカスケード接続して、最大遷移レートのより大きな低減を達成することができる。
【００１２】
本発明の一つの側面においては、デジタル信号の相対的な遷移タイミングを維持しつつ、デジタル信号の遷移レートを低減する遷移分割装置が提供される。本発明の該装置は、デジタル信号を受信する入力ポートと、Ｋ個の複数の出力ポート（ここで、Ｋは２以上の偶数）と、入力ポートおよびＫ個の出力ポートの間に接続されたスプリッタと、を備える。スプリッタは、デジタル信号における特定の遷移タイプの発生に対応する遷移を有する異なる出力信号を、各出力ポートに生成する。こうして、それぞれの出力信号は、データすなわちデジタル信号の遷移レートの数分の一（一部）を有し、これにより、それぞれの出力信号は、デジタル信号における遷移の数およびタイミングの数分の一を有する。デジタル信号に存在するいかなる遷移タイプも無視しないと仮定すると、該それぞれの出力信号の遷移レートが何分の一になるかは、スプリッタによって提供される出力信号の数Ｋに比例する。
【００１３】
遷移スプリッタ装置の一実施形態では、Ｋは２に等しく、スプリッタは、２個のデータラッチすなわちＤラッチと、該ラッチの一方のイネーブル入力端に接続されたインバータとを備える。それぞれのデータラッチは、デジタル信号の遷移レートに対して低減された遷移レートを有する異なる出力信号を生成する。デジタル入力信号は、第１のラッチのイネーブル入力端と、第２のラッチのイネーブル入力端に接続されたインバータとにおいて受け取られる。入力信号は、例えばロー論理状態からハイ論理状態への遷移、およびハイ論理状態からロー論理状態への遷移のような異なる遷移タイプを含む。他の遷移タイプとして、特定の遷移のタイミングまたは発生であってもよい。データラッチからの出力信号は、それぞれ、入力信号における遷移の発生および／またはタイプに対応する異なる一組の遷移を有する。ある遷移タイプは、第１のデータラッチをイネーブルするとともに第２のデータラッチをディスエーブルし、イネーブルされた第１のラッチが、その出力信号に遷移を生成する。他の第２の遷移タイプは、第２のデータラッチをイネーブルするとともに第１のデータラッチをディスエーブルし、イネーブルされた第２のラッチの出力信号に遷移を生成する。第１の出力信号と第２の出力信号の低減された遷移レート（すなわち、単位時間あたりの遷移数）の合計は、アプリケーションに応じて、処理されている原デジタル入力信号、または試験対象デバイスからの試験される原デジタル入力信号の遷移レートに等しい。
【００１４】
遷移スプリッタ装置の他の実施形態では、Ｋは２に等しく、スプリッタは、２つのデータフリップフロップ、または２つのトグルフリップフロップを備える。データラッチ型の実施形態と同様、デジタル入力信号における１つの遷移タイプにより、第１のフリップフロップはクロック動作するが、他方のフリップフロップはクロック動作しない。こうして、クロック動作しているフリップフロップからの出力信号が、この遷移タイプの発生に対応する遷移を有する。入力信号における他の遷移タイプにより、第２のフリップフロップはクロック動作するが、第１のフリップフロップはクロック動作しない。こうして、クロック動作している第２のフリップフロップからの出力信号が、該他の遷移タイプの発生に対応する遷移を有する。
【００１５】
本発明の他の側面においては、Ｋ個の出力信号を生成する遷移スプリッタ装置が提供され、ここで、Ｋは好ましくは２より大きい。この実施形態によれば、遷移スプリッタは、デジタル信号を受け取る入力ポートと、Ｋ個の出力ポートと、カスケード接続されたＫ個のスプリッタと、を備える。Ｋ個の出力信号のそれぞれは、デジタル信号における遷移の相対的なタイミングを維持しつつ、デジタル信号の遷移数のＫ分の一を含む。一実施形態では、スプリッタは、データ入力端、イネーブル入力端、および出力端をそれぞれが有する透過型データラッチである。入力ポートは、ラッチイネーブル入力端のそれぞれに接続され、１つおきのラッチのイネーブル入力端が、入力ポートに反転接続されるようにする。それぞれのラッチの出力端は、Ｋ個の出力ポートのうちの異なる一つに接続される。さらに、第１のラッチから第Ｋ−１番目のラッチまでのそれぞれの出力端は、カスケード接続において次に隣接するラッチのデータ入力端に接続され、第Ｋ番目のラッチの出力端は、さらに、第１のラッチのデータ入力端に反転接続される。
【００１６】
本発明のさらに他の側面において、デジタル信号を遷移分割する第１の方法および第２の方法が提供される。それぞれの方法は、例えば試験機器または通信デジタル信号処理機器のいずれかにより、デジタル入力信号を、さらに処理可能な複数の出力信号に分割する。入力信号は、毎秒いくつかの遷移を有する。それぞれの出力信号は、入力信号の毎秒における遷移数の数分の一を有する。第１の方法は、入力信号における遷移を検出するステップと、該検出された遷移のタイプを判定するステップとを含む。複数の出力信号のうちの１つが、遷移タイプに対応するよう選択され、該選択された出力信号中に出力遷移が生成される。検出するステップ、判定するステップ、選択するステップ、および生成するステップは、入力信号におけるそれぞれの遷移について繰り返され、入力信号における遷移のそれぞれの相対的なタイミングが保存されるようにする。
【００１７】
本発明による第２の方法は、複数の出力信号から１つの出力信号を選択するステップと、入力信号における遷移を検出するステップと、該検出された入力信号の遷移に対応する出力遷移を、該選択された出力信号に生成するステップと、を含む。上記のステップは、デジタル入力信号におけるいくつかの遷移について繰り返され、デジタル信号における遷移の相対的なタイミングが保存されるようにする。検出される遷移の数は、デジタル入力信号におけるすべての遷移であってもよく、またはすべての遷移より少なくてもよい。入力信号におけるすべての遷移よりも少ない遷移が検出されるとき、本方法のステップは、最初に検出されなかったこれらの遷移を検出するために繰り返される。
【００１８】
本発明のさらに他の実施形態では、システムすなわち遷移スプリッタ装置のカスケード接続が提供される。このシステムは、デジタル入力信号を複数の出力信号に分割し、それぞれの出力信号が、入力信号の遷移レートの数分の一を有する。このシステムは、入力信号を受け取る第１の入力端と２つの第１の出力端を有する第１段の遷移スプリッタを備える。第１段の遷移スプリッタは、異なる第１の出力信号を生成する。第１段は、入力信号の遷移レートの１／２をそれぞれが有する信号を出力する。本システムはさらに、一対の第２段の遷移スプリッタを備える。それぞれの第２段の遷移スプリッタは、第２の入力端および２つの第２の出力端を有する。第１段の出力信号のそれぞれは、第２段の入力端のうちの異なる１つによって受け取られる。第２段の遷移スプリッタは、両方とも２つの異なる第２段の出力信号を生成する。第２段の出力信号は、それぞれ、原入力信号の遷移レートの１／４を有する。遷移スプリッタからなる本システムは、段数をＭとしたときに２Ｍ個の出力を有する。システム出力からのそれぞれの出力信号は、原デジタル入力信号の遷移レートの２Ｍ分の一のレートを有し、原入力信号における相対的な遷移タイミングを保存する。
【００１９】
本発明のさらに他の側面においては、デジタル信号の遷移レートを減らす方法が提供される。本方法は、複数の遷移スプリッタを、いくつかの段でカスケード接続するステップと、デジタル信号の相対的な遷移タイミングを保存しつつ、Ｍを段数とした場合に出力信号において２Ｍに等しい低減ファクターで遷移レートを低減する（すなわち、遷移レートが１／２Ｍに低減される）ステップとを含む。それぞれの段は、段ごとに数を増すスプリッタからなり、一つの段におけるスプリッタからの出力信号は、隣接するより大きな段における２つの異なるスプリッタの入力信号となる。
【００２０】
本発明の様々な特徴および効果は、図面とともになされる下記の詳細な説明を参照することで、より容易に理解されよう。図面中、同一の参照符合は同一の構成部分を示す。
【００２１】
【発明の実施の形態】
本発明は、デジタル波形信号の最大遷移レートを低減する新規な装置および方法である。特に、本発明の装置および方法は、信号のデジタル波形の状態遷移に関連するタイミング情報を保存する。本方法および装置は、高速デジタルデバイスの試験、特に試験機器を用いた試験に適用可能である。加えて、本方法および装置は、下流側のより低速の構成要素による高速デジタル信号処理に適用することができる。単純化だけのために、下記の説明は、一基の試験機器すなわち自動試験装置（ＡＴＥ）で試験対象デバイス（ＤＵＴ）を試験することに適用された本発明の方法および装置に焦点を当てるものとする。しかしながら、この説明は、通信アプリケーションにおける下流の構成要素によるデジタル信号処理に等しく適用することができる。当業者ならば、デジタルデバイスから高速デジタル信号を受信する一基の試験機器と任意の他の下流側構成要素の等価性を容易に認識するであろう。
【００２２】
本発明の遷移分割装置は、１つの入力信号から２つの出力信号を生成する。第１の出力信号が、奇数番号が付された遷移を表し、第２の出力信号が、偶数番号が付された遷移を表す。第１の出力信号における遷移間の時間差は、入力信号における奇数番号が付された遷移間の時間差に等しい。第２の出力信号における遷移間の時間差は、入力信号における偶数番号が付された遷移間の時間差に等しい。さらに、第１および第２の出力信号の遷移間の相対的なタイミングは、入力信号における遷移間の相対的なタイミングを反映する。
【００２３】
本発明の遷移分割装置の処理をよりよく理解するために、図２の（Ａ）および（Ｂ）に例示した実施例を考える。図２の（Ａ）は、一般的なＡＴＥ１０１と共に本発明の遷移分割装置１００を例示するブロック図である。遷移スプリッタ１００は、入力ポートと、第１および第２の出力ポートと、入力ポートと第１および第２の出力ポート間に接続されたスプリッタと、を含む。装置１００は、例として入力信号Ｓｉｎに対して動作し、第１の出力信号Ｓａおよび第２の出力信号Ｓｂを生成する。出力信号ＳａおよびＳｂは、遷移スプリッタ１００の動作によって、入力信号Ｓｉｎよりも低い最大遷移レートを有する。ＡＴＥ１０１は、一対の出力信号ＳａおよびＳｂを受信して処理する。図２の（Ｂ）は、入力信号Ｓｉｎと第１および第２の出力信号ＳａおよびＳｂにおける遷移間の関係を例示する。
【００２４】
図２の（Ｂ）を参照すると、入力信号Ｓｉｎが遷移分割装置１００の入力端に印加されたときと、遷移スプリッタは、入力信号Ｓｉｎにおける遷移（すなわち、論理状態の変化）の探索を開始する。第１の遷移ｔ１を検出すると、遷移スプリッタ１００は、第１の出力信号Ｓａに第１の遷移ｔａ１を生成する。例えば、第１の出力信号が図２の（Ｂ）に示すようにロー（ｌｏｗ）状態「０」から始まると想定した場合、遷移スプリッタ１００は、第１の遷移ｔ１の検出時に第１の出力信号Ｓａをロー状態「０」からハイ（ｈｉｇｈ）状態「１」に遷移させる。第２の遷移ｔ２を検出すると、遷移スプリッタ１００は、第２の出力信号Ｓｂに第１の遷移ｔｂ１を生成する。信号Ｓｉｎにおける第３の遷移ｔ３により、第１の出力信号Ｓａに第２の遷移ｔａ２が生成され、第４の遷移ｔ４により、第２の出力信号Ｓｂに第２の遷移ｔｂ２が生成される。このプロセスは、入力信号Ｓｉｎにおけるすべての遷移について繰り返され、これにより、第１の出力信号Ｓａにおける遷移は、入力信号Ｓｉｎの奇数番号遷移に対応し、第２の出力信号Ｓｂにおける遷移は、入力信号Ｓｉｎの偶数番号遷移に対応する。
【００２５】
遷移スプリッタ１００により生成された第１の信号Ｓａおよび第２の信号Ｓｂにおける遷移の相対的なタイミングは、入力信号Ｓｉｎにおけるそれぞれの遷移の相対的タイミングに対応する。対応するとは、第１の信号Ｓａまたは第２の信号Ｓｂにおける一対の遷移間の時間差が、入力信号Ｓｉｎにおける対応する遷移間の時間差に等しいことを意味する。さらに、一対の遷移、すなわち一方が第１の出力信号Ｓａにおける遷移で、他方が第２の出力信号Ｓｂにおける遷移である一対の遷移間の相対的な時間差は、入力信号Ｓｉｎにおける対応する２つの遷移間の時間差と同じである。
【００２６】
図２の（Ａ）および（Ｂ）に示した例に戻ると、第１の出力信号Ｓａの遷移ｔａ１およびｔａ２間の時間差は、入力信号Ｓｉｎの遷移ｔ１およびｔ３間の時間差に等しい。同様に、第２の出力信号Ｓｂの遷移ｂ１およびｂ２間の時間差は、入力信号Ｓｉｎの遷移ｔ２およびｔ４間の時間差に等しい。さらに、第１の出力信号Ｓａと第２の出力信号Ｓｂの遷移ｔａ２およびｔｂ２間の時間差は、入力信号Ｓｉｎの遷移ｔ３およびｔ４間の時間差に等しい。こうして、本発明の遷移スプリッタ１００は、出力信号ＳａおよびＳｂの生成時に、入力信号Ｓｉｎにおけるすべての遷移のタイミング情報を保存する。
【００２７】
本発明の遷移スプリッタ１００はまた、出力信号Ｓａ，Ｓｂの最大遷移レートを、入力信号Ｓｉｎの遷移レートに対して２分の１に低減する。入力信号Ｓｉｎにおけるあらゆる遷移は、該出力信号のうちのどちらか一方にのみ、１つの遷移を生成する。
【００２８】
図２の（Ａ）に示すように、より低い遷移レートを有するこれら２つの出力信号ＳａおよびＳｂは、ＡＴＥの二つの並列チャネルによって独立に並列処理されることができる。２つの並列チャンネルＣｈ１およびＣｈ２は、入力信号Ｓｉｎの１／２の遷移レートを処理できさえすればよい。ＡＴＥ内の以降の処理において、並列チャネルＣｈ１およびＣｈ２により生成された２組の遷移時間データを再統合することができ、それにより、原入力信号Ｓｉｎに関連するすべてのタイミングデータの抽出が容易化される。通信アプリケーションでは、ＡＴＥ１０１は、デジタル信号処理用の構成要素で置き換えられる。下流の構成要素は、本発明のより低い遷移レートを有する出力信号ＳａおよびＳｂをより簡単に処理することができる。
【００２９】
上記説明において遷移の時間差を「等しい」と呼んでいることに留意すべきである。このことは、遷移スプリッタ１００を実現するのに理想的な構成要素を用いたと仮定した上でのことである。当業者ならば、「等しい」の程度が、遷移スプリッタ１００を実現するのに用いられる装置のタイミング特性に依存することを認識するであろう。実際に、少なくとも試験および測定の目的に十分な、「等しい」に非常に近いものは、容易に達成されることができる。しかしながら、本発明の範囲は、遷移の「等しい」時間差に限定されるものではない。
【００３０】
図３は、本発明の遷移分割装置１００の一実施例を示すブロック図である。この実施例において、スプリッタは、第１のラッチ１０２および第２のラッチ１０４を備える。それぞれのラッチ１０２，１０４は、データ入力Ｄ、イネーブル入力Ｇ、および出力Ｑを有する。遷移スプリッタ１００のスプリッタはさらに、第１のインバータ１０６および第２のインバータ１０８を備える。入力信号Ｓｉｎは、第１のラッチ１０２のイネーブル入力Ｇおよび第１のインバータ１０６の入力に印加される。第１のインバータ１０６の出力は、第２のラッチ１０４のイネーブル入力Ｇに接続される。第１のラッチ１０２の出力は、第２のラッチ１０４のデータ入力Ｄに接続される。第２のラッチ１０４の出力Ｑは、第２のインバータ１０８の入力に接続される。第２のインバータ１０８の出力は、第１のラッチ１０２のデータ入力Ｄに接続される。入力信号Ｓｉｎが印加されると、信号Ｓａが第１のラッチ１０２の出力Ｑに生成され、第２のラッチ１０４の出力Ｑには信号Ｓｂが生成される。
【００３１】
ラッチ１０２，１０４は、当該分野において透過型（トランスペアレント）データラッチとして既知である。ラッチ１０２，１０４の出力論理状態は、イネーブルされたとき、データ入力Ｄに現れた入力論理状態に一致する。ディスエーブルされたとき、ラッチ１０２，１０４の出力論理状態は、ラッチ１０２，１０４がイネーブルされていた最後の期間中にデータ入力に現れた論理状態となる。例えば、論理ハイ「Ｈ」がデータラッチ１０２，１０４のイネーブル入力Ｇに印加された場合、それぞれのラッチ１０２，１０４の出力Ｑは、データ入力Ｄの論理状態に従う。その後ラッチ１０２，１０４のイネーブル入力Ｇに論理ロー「Ｌ」が印加されると、データ入力Ｄに印加された論理状態とは無関係に、出力Ｑの論理状態は安定したままである。
【００３２】
イネーブル入力Ｇにおける入力信号Ｓｉｎと、第１および第２のラッチ１０２，１０４の出力Ｑにおける２つの出力信号Ｓａ，Ｓｂが、それぞれ、以下に「０」で表わされる論理ロー状態に強制的にされており、さらに「１」が下記の説明において論理ハイを表わすと仮定する。
【００３３】
入力信号Ｓｉｎにおける論理「０」から論理「１」への第１の遷移により、第１のラッチ１０２がイネーブルされ、第２のラッチ１０４がディスエーブルされる。第２のラッチ１０４の出力（最初は論理状態「０」である）は、第２のインバータ１０８によって論理状態「１」に変換される。第１のラッチ１０２がイネーブルされているので、論理「１」は、出力Ｑに向けてラッチ１０２を伝搬する。第１のラッチ１０２を介した論理「１」の伝搬により、論理「０」から論理「１」への遷移が出力信号Ｓａに生成される。第２のラッチ１０４はディスエーブルされているので、出力信号Ｓｂにはこの時点で遷移は全く発生しない。
【００３４】
入力信号Ｓｉｎにおける第２の遷移は、論理「１」から論理「０」への遷移であり、これにより、第１のラッチ１０２はディスエーブルされ、第２のラッチ１０４はイネーブルされる。第１のラッチ１０２がディスエーブルされることで、その出力Ｑは論理「１」のままである。論理「１」から論理「０」への遷移の直前、第２のラッチ１０４の出力Ｑは論理「０」である。入力信号Ｓｉｎにおける第２の遷移により第２のラッチ１０４がイネーブルされたとき、第２のラッチ１０４のデータ入力Ｄには論理「１」が現れるので、論理「１」が第２のラッチ１０４を伝搬し、出力信号Ｓｂに論理「０」から論理「１」への遷移を生成する。第１のラッチ１０２はディスエーブルされているので、この時点で出力信号Ｓａは変化しない。
【００３５】
入力信号Ｓｉｎにおける第３の遷移は、論理「０」から論理「１」への遷移である。この遷移により、第１のラッチ１０２はイネーブルされ、第２のラッチ１０４はディスエーブルされる。第２のラッチ１０４はその出力Ｑに論理「１」を保持し、これにより、第２のインバータ１０８の動作を介して第１のラッチ１０２のデータ入力Ｄに論理「０」が現れる。論理「０」は第１のラッチ１０２を伝搬し、信号Ｓａに論理「１」から論理「０」への遷移を引き起こす。第４の遷移は、同様に、出力信号Ｓｂにおいて論理「１」から論理「０」への遷移を引き起こす。このようにして、図３に示した遷移スプリッタ１００は、入力信号Ｓｉｎにおけるすべての奇数番号の遷移について出力信号Ｓａに遷移を生成し、入力信号Ｓｉｎにおけるすべての偶数番号の遷移について出力信号Ｓｂに遷移を生成する。
【００３６】
当業者ならば、遷移スプリッタ１００のスプリッタの幾つかの代替で等価な形態が存在するということを容易に認識するであろう。例えば、いくつかのラッチは、出力Ｑおよび反転出力Ｑ’の両方を有する。遷移スプリッタ１００の等価な形態は、２つの出力タイプ（出力Ｑと反転出力Ｑ’）を有し、第２のインバータ１０８を省略したラッチの一方または両方を用いて構成することもできる。第２のラッチ１０４’の反転出力Ｑ’は、第１のラッチ１０２、１０２’のデータ入力Ｄに接続される。この種のすべての等価な形態は、本発明の範囲内にある。
【００３７】
図４は、本発明の遷移スプリッタ１００’の他の実施例を示す。この実施例では、スプリッタは、第１のフリップフロップ１１２および第２のフリップフロップ１１４を備える。第１のフリップフロップ１１２および第２のフリップフロップ１１４は、それぞれ、データ入力Ｄ、クロック入力、出力Ｑ、および反転出力Ｑ’を有する。反転出力Ｑ’は、出力Ｑにおける論理状態を反転した論理状態を生成する。当該フリップフロップは、いわゆる「データフリップフロップ」すなわち「Ｄフリップフロップ」である。実際に広く用いられているように、クロック入力は、図４に示したブロック図では三角形で示される。遷移スプリッタ１００’のスプリッタは、さらにインバータ１１６を備える。入力信号Ｓｉｎは、第１のフリップフロップ１１２のクロック入力と、インバータ１１６の入力に印加される。インバータ１１６の出力は、第２のフリップフロップ１１４のクロック入力に接続される。第１のフリップフロップ１１２の反転出力Ｑ’は、第１のフリップフロップ１１２のデータ入力Ｄに接続される。第２のフリップフロップ１１４の反転出力Ｑ’は、第２のフリップフロップ１１４のデータ入力Ｄに接続される。出力信号Ｓａは、第１のフリップフロップ１１２の出力Ｑによって生成され、出力信号Ｓｂは、第２のフリップフロップ１１４の出力Ｑによって生成される。
【００３８】
遷移スプリッタ１００’の動作を理解するため、入力信号Ｓｉｎと出力信号ＳａおよびＳｂがロー状態「０」で開始すると仮定すると、信号Ｓｉｎにおける論理「０」から論理「１」への第１の遷移により、フリップフロップ１１２はクロック動作する。クロック動作した時、第１のフリップフロップ１１２は、その入力Ｄに現れる、反転出力Ｑ’によって生成された論理「１」をその出力端Ｑに転送し、信号Ｓａに論理「０」から「１」への遷移を引き起こす。同時に、フリップフロップ１１２の反転出力Ｑ’が、クロック動作に先んじて存在する論理「１」から、論理「０」に遷移する。信号Ｓｉｎにおける第２の遷移は、論理「１」から論理「０」への遷移である。第２のフリップフロップ１１４のクロック入力にはインバータ１１６があるので、この遷移により、第２のフリップフロップ１１４がクロック動作する。クロック動作した時、第２のフリップフロップ１１４は、データ入力Ｄにおける論理「１」をその出力Ｑに転送し、信号Ｓｂに論理「０」から論理「１」への遷移を引き起こす。同時に、第２のフリップフロップ１１４の反転出力Ｑ’が、クロック動作に先んじて存在する論理「１」から、論理「０」に遷移する。入力信号Ｓｉｎの第３の遷移は、論理「０」から論理「１」への遷移であり、これにより、再び第１のフリップフロップ１１２がクロック動作し、前述したのと同様の動作を引き起こす。
【００３９】
本発明のさらに他の実施例の遷移スプリッタ１００”を図５に例示する。このスプリッタは、第１のトグルフリップフロップすなわちＴフリップフロップ１２２と、第２のＴフリップフロップ１２４と、インバータ１２６とを備える。それぞれのＴフリップフロップ１２２，１２４は、三角形で示したクロック入力、および出力Ｑを有する。Ｔフリップフロップの出力状態は、フリップフロップがクロックされる度に、相補状態に切り替わる（すなわち、論理「１」の時は論理「０」に、または論理「０」の時は論理「１」に切り替わる）。入力信号Ｓｉｎは、第１のＴフリップフロップ１２２のクロック入力とインバータ１２６の入力に印加される。インバータの出力は、第２のＴフリップフロップ１２４のクロック入力に接続される。第１のＴフリップフロップの出力Ｑには信号Ｓａが生成され、第２のＴフリップフロップ１２４の出力Ｑには信号Ｓｂが生成される。遷移スプリッタ１００”は遷移スプリッタ１００’と等価であるが、それよりもさらに一般的である。なぜならば、遷移スプリッタ１００’の２個のＤフリップフロップ１１２，１１４のそれぞれの接続構成が、Ｔフリップフロップを実現する分野において既知の一方法となっているからである。
【００４０】
前述のように、入力信号Ｓｉｎ、出力信号ＳａおよびＳｂがロー状態「０」から始まると仮定すると、信号Ｓｉｎにおける論理「０」から論理「１」への第１の遷移により、第１のＴフリップフロップ１２２がクロック動作する。クロック動作した時、第１のＴフリップフロップ１２２は、その出力状態を論理「０」から論理「１」に切り換え、信号Ｓａに遷移を引き起こす。信号Ｓｉｎにおける第２の遷移（論理「１」から論理「０」への遷移）のときは、第２のＴフリップフロップ１２４がクロック動作する。クロック動作した時、第２のＴフリップフロップ１２４は、その出力状態を論理「０」から論理「１」に切り換え、信号Ｓｂに遷移を引き起こす。論理「０」から「１」への次の遷移では、第１のＴフリップフロップ１２２がクロック動作してその出力状態を切り換え（トグルし）、次の論理「１」から論理「０」への遷移では、第２のＴフリップフロップ１２４がクロック動作してその出力状態を切り換える。
【００４１】
有利なことに、本発明の遷移分割装置１００，１００’，１００”をカスケード接続し、実現する遷移レート低減の量を増大させることができる。１つの遷移分割装置１００，１００’，１００”は、最大遷移レートを２分の１に低減する。第１の遷移分割装置１００，１００’，１００”に第２段の遷移分割装置１００，１００’，１００”を縦列付加することで、入力信号Ｓｉｎの遷移レートに比べて４分の１に最大遷移レートが低減された出力信号が生成される。一般に、遷移分割装置１００，１００’，１００”の段をカスケード接続することにより達成することのできる遷移レートの低減ファクターは、段の数をＭとしたとき２Ｍに等しい（すなわち、遷移レートは、１／２Ｍに低減される）。図６は、Ｍ＝２段における３個の遷移分割装置１００，１００’，１００”のカスケード接続を例示する。段１からの出力信号ＳａおよびＳｂは、それぞれ入力信号Ｓの１／２の遷移レートを有しており、装置１００，１００’，１００”の段２への入力信号となる。段２からの出力信号Ｓａ１，Ｓａ２，Ｓｂ１およびＳｂ２は、本発明のこのカスケード接続装置の実施形態によれば、入力信号Ｓｉｎの１／４の遷移レートを有する。
【００４２】
本発明のさらに他の側面において、Ｋを２以上の偶数としたときに、Ｋ個の出力を有する遷移分割装置２００が提供される。図７は、遷移分割装置２００を例示するブロック図である。遷移分割装置２００は、Ｋ個の透過型ラッチ２０２１，２０２２，２０２３，．．．２０２Ｋを備える。透過型ラッチ２０２のそれぞれは、データ入力Ｄ、イネーブル入力Ｇ、および出力Ｑを有する。遷移スプリッタ２００の入力ポートは、奇数番号のすべての透過型ラッチ２０２１，２０２３，．．．２０２Ｋ−１のイネーブル入力Ｇに接続される。遷移スプリッタ２００の入力ポートは、さらに、偶数番号のすべての透過型ラッチ２０２２，２０２４，．．．２０２Ｋのイネーブル入力Ｇに反転接続される。第１の透過型ラッチ２０２１の出力Ｑは、第２の透過型ラッチ２０２２のデータ入力Ｄに接続される。第２のラッチ２０２２の出力Ｑは、第３のラッチ２０２３のデータ入力Ｄに接続される。同様に、第３の透過型ラッチ２０２３の出力Ｑは、第４のラッチ２０２４のデータ入力Ｄに接続される、というように、第Ｋ番目のラッチ２０２Ｋに至るまで接続されている。第Ｋ番目の透過型ラッチ２０２Ｋの出力Ｑは、インバータ２０６を用いて第１の透過型ラッチ２０２１のデータ入力Ｄに反転接続され、または、第Ｋ番目ラッチ２０２Ｋは２つの出力Ｑ，Ｑ’を備えるようにしてもよい（この場合、出力Ｑ’は、第１の透過型ラッチ２０２１のデータ入力Ｄに接続される反転出力である）。
【００４３】
好ましい実施形態では、入力ポートは、入力ポートとラッチ２０２のイネーブル入力Ｇとの間の複数のインバータ２０４を用いてすべての偶数番号ラッチ２０２２，２０２４，．．．２０２Ｋに反転接続される。複数のインバータのうちの第１のインバータ２０４１は、入力ポートと第２のラッチ２０２２のイネーブル入力Ｇとの間に接続され、複数のインバータのうちの第２のインバータ２０４２は、入力ポートと第４のラッチ２０２４のイネーブル入力Ｇとの間に接続され、以下同様に、第Ｋ番目のラッチ２０２Ｋのイネーブル入力上のインバータ２０４Ｋ／２まで含む。代替的に、偶数番号ラッチ２０２２，２０２４，．．．２０２Ｋが反転入力Ｇ’を有するようにし、複数のインバータ２０４を省略してもよい。同様に、前述したように、第Ｋ番目の出力Ｑを第１のラッチ２０２１のデータ入力Ｄに反転接続するのにインバータ２０６を用いることもできる。代替的に、反転出力Ｑ’を有する第Ｋ番目の透過型ラッチ２０２Ｋを用いてインバータ２０６を省略してもよい。
【００４４】
遷移分割装置２００の動作を理解するため、入力信号Ｓｉｎが遷移スプリッタ２００の入力に印加され、かつＫ個の出力信号Ｓ１，Ｓ２，．．．ＳＫがそれぞれのラッチ２０２の出力Ｑにおいて生成されると仮定する。また、入力信号Ｓｉｎと出力信号Ｓ１，Ｓ２，．．．ＳＫがすべて論理状態「０」を持って始まると仮定する。入力信号Ｓｉｎにおける「０」から「１」への第１の遷移により、奇数番号ラッチ２０２１，２０２３，．．．２０２Ｋ−１がイネーブルされる。第１のラッチ２０２１のデータ入力Ｄに現れる論理「１」は、第１のラッチ２０２１の出力Ｑに転送され、出力信号Ｓ１に遷移を生成する。第１のラッチ２０２１によって生成された遷移は、第１のラッチ２０２１のデータ入力Ｄに接続されている第Ｋ番目のラッチ２０２Ｋからの反転出力信号ＳＫに起因するものである。他のすべての出力信号Ｓ２，Ｓ３，．．．ＳＫは、第１の遷移では不変のままである。入力信号Ｓｉｎにおける第２の遷移により、奇数番号ラッチ２０２１，２０２３，．．．２０２Ｋ−１はディスエーブルされ、偶数番号ラッチ２０２２，２０２４，．．．２０２Ｋはイネーブルされる。第２のラッチ２０２２のデータ入力Ｄに現れる論理「１」は、第２のラッチ２０２２の出力Ｑに転送され、それにより、出力信号Ｓ２に遷移を引き起こす。再び、第３の遷移により奇数番号のラッチ２０２１，２０２３，．．．２０２Ｋ−１がイネーブルされ、偶数番号ラッチ２０２２，２０２４，．．．２０２Ｋがディスエーブルされる。第３のラッチ２０２３のデータ入力Ｄに存在する論理「１」は、第３のラッチ２０２３の出力Ｑに転送され、それにより、出力信号Ｓ３に遷移を生成する。第１のラッチ２０２１のデータ入力Ｄに論理「０」が出現する第Ｋ番目の信号ＳＫにおける遷移生成時点まで、この出力信号Ｓにおける遷移は進行する。入力信号Ｓｉｎにおける次の遷移において、論理「０」は第１のラッチ２０２１の出力Ｑに転送され、出力信号Ｓ１は「１」から「０」へ遷移する。出力信号Ｓ１，．．．ＳＫのそれぞれは、同様に、入力信号Ｓｉｎのさらなる連続的な遷移において「１」から「０」に復帰する。上記の出力信号における「０」から「１」へ、そして「０」へ復帰する遷移の生成は、入力信号Ｓｉｎにおける２Ｋ個の遷移のそれぞれについて繰り返される。
【００４５】
本発明の他の側面において、デジタル入力信号の最大遷移レートを低減する遷移分割の第１の方法３００および第２の方法４００が提供される。図８は、遷移分割方法３００のフローチャートを示す。本方法３００は、入力信号における遷移３０２を検出するステップを含む。本方法３００はさらに、遷移タイプを判定するステップ３０４を含む。遷移タイプの数は、利用可能な出力信号の数以下である。本方法３００はさらに、複数の出力信号のうちの１つを選択するステップ３０６と、該複数の出力信号のうちの選択された１つに遷移を生成するステップ３０８とを含む。検出するステップ３０２、判定するステップ３０４、選択するステップ３０６、および生成するステップ３０８は、入力信号におけるそれぞれの遷移について繰り返される。
【００４６】
複数の出力信号が２つの出力信号ＳａおよびＳｂを含む遷移分割方法３００の一例を考える。入力信号Ｓｉｎにおける遷移は、２つのタイプ、例えば奇数番号が付された遷移と偶数番号が付された遷移とに分けることができる。ステップ３０２の遷移を検出した時、ステップ３０４で遷移タイプが奇数か偶数かが判定される。ステップ３０２で検出された遷移が奇数番号遷移であるとステップ３０４で判定されたならば、ステップ３０６において信号Ｓａが選択され、ステップ３０８において信号Ｓａに遷移が生成される。他方、ステップ３０２で検出された遷移が偶数番号遷移であるとステップ３０４で判定されたならば、ステップ３０６において信号Ｓｂが選択され、ステップ３０８において信号Ｓｂに遷移が生成される。
【００４７】
方法３００の他の実施例では、上記の複数の出力信号に２つの信号が存在してもよく、この場合、遷移タイプは、それがローからハイ（「０」から「１」）、またはハイからロー（「１」から「０」）を表わすか否かで区別されることができる。本方法３００のさらに他の例では、上記複数の出力信号が２以上の出力信号、例えば５つの出力信号を含む。この例では、５つのタイプの遷移（例えば、１〜５）が、５つの別個の出力信号１〜５の使用にそれぞれ利用可能とすることができる。方法３００によれば、５つの出力信号のこの例を用いて、ステップ３０２において入力信号における遷移が検出される。遷移の順次番号が、ステップ３０４において判定される。５つの出力信号のうちの１つがステップ３０６において選択され、ステップ３０８において、入力信号における所与の検出された遷移について、該判定された遷移を出力信号に生成する。遷移タイプを割り当てる一つの方法は、番号１，６，１１，１６が付された入力信号の検出された遷移に対応するよう遷移タイプ１を規定することである。遷移タイプ２は、番号２，７，１２，１７が付された入力信号の検出された遷移に対応するよう規定されることができる。遷移タイプ３，４，５を、同様の方法によって割り当てることができる。都合の良いことに、遷移タイプ１は、５つの出力信号の複数あるうちの第１の出力信号に関連付けることができ、遷移タイプ２は、該複数あるうちの第２の出力信号に関連付けることができ、以下同様である。しかしながら、判定された遷移を個々の出力信号に関連付けるやり方は、個々の判定された遷移が繰り返しかつ一貫して同じ出力信号に適用される限り、上記に限定されない。
【００４８】
図９は、デジタル入力信号の単位時間あたりの遷移の一部（数分の一）をそれぞれが有する複数の出力信号にデジタル入力信号を遷移分割する方法４００のフローチャートを示す。本方法４００は、利用可能な複数の出力信号から出力信号を選択するステップ４０２を含む。通常、選択される出力信号は、本方法に利用可能なＰ個の出力信号のうちの１つであり、ここで、Ｐは任意の整数である。本方法４００はさらに、デジタル入力信号における遷移を検出するステップ４０４と、選択された出力信号に遷移を生成するステップ４０６を含む。選択するステップ４０２、検出するステップ４０４、および生成するステップ４０６は、入力信号Ｓｉｎにおけるそれぞれの遷移について繰り返される。
【００４９】
好ましい実施例において、第１の信号Ｓ１から始まりＰ番目の信号ＳＰが選択されるまでＰ個の出力信号が順番に選ばれる。第Ｐ番目の信号ＳＰを選択すると、選択プロセスは再び第１の信号のＳ１からの開始を繰り返す。したがって、入力信号Ｓｉｎにおける第１の遷移の検出は、第１の信号Ｓ１への遷移の生成を引き起こし、入力信号Ｓｉｎにおける第２の遷移の検出は、第２の信号Ｓ２への遷移の生成を引き起こし、以下同様であり、これは、第Ｐ番目の信号ＳＰへの遷移の生成を引き起こす第Ｐ番目の遷移の検出まで続く。入力信号における次の遷移の検出は、第１の信号のＳ１への遷移の生成を再び引き起こし、上記のプロセスが繰り返される。こうして、入力信号ＳｉｎのＰ個の遷移のそれぞれについて、所与の信号Ｓに遷移が生成される。
【００５０】
第１の方法３００または第２の方法４００は、入力信号におけるいくつかの遷移を飛び越しおよび／または省略するやり方で用いることができる。例えば、入力信号における遷移ごとに、または遷移タイプごとに、選択された出力信号に遷移を生成する（ステップ３０８，４０６）代わりに、入力信号Ｓｉｎにおける１つおきの遷移について遷移を生成することができる。あるケースでは、１つおきの遷移だけを処理することで十分なこともある。他方、所与の状況について、出力信号のうちの少なくとも１つにおける遷移としてすべての遷移を考慮することが重要である場合は、この例では、入力信号Ｓｉｎを二回処理することができる。方法３００または４００の第１の適用では、入力信号Ｓｉｎにおけるすべての奇数番号遷移を考慮することができる。方法３００または４００の第２の適用では、すべての偶数番号の遷移を処理することができる。当業者ならば、入力信号Ｓｉｎにおけるいくつかの遷移を飛び越す状況において方法３００，４００を用いることのできる他の並び替えを容易に求めることができるであろう。すべてのこのような並び替えは、本発明の範囲内にある。
【００５１】
このように、デジタル信号の遷移タイミング情報を維持しつつデジタル信号の最大遷移レートを低減する新規な遷移分割装置１００，１００’，１００”，２００、カスケード接続した装置、および遷移分割方法３００，４００について説明した。上記の実施例が、本発明の原理を表す多くの具体的な実施例のうちの一部を単に例示するだけのものであることは理解されるべきである。当業者ならば、本発明の範囲を逸脱することなく、多数の他の構成を容易に考案することができることは明らかである。
【００５２】
本発明は、以下の実施態様を含む。
【００５３】
（１）デジタル信号Ｓｉｎの相対的な遷移タイミングを保持しつつ、該デジタル信号Ｓｉｎの遷移レートを低減する装置（１００，１００’，１００”，２００）であって、
いくつかの遷移を有するデジタル信号Ｓｉｎを受け取る入力ポートと、
２以上の偶数であるＫ個の複数の出力ポートと、
前記入力ポートおよび前記Ｋ個の複数の出力ポートの間に接続されたスプリッタと、を備え、
前記スプリッタは、異なる出力信号Ｓを前記出力ポートのそれぞれに生成し、該異なるそれぞれの出力信号Ｓのそれぞれは、前記デジタル信号Ｓｉｎにおける異なる遷移タイプの発生に対応するタイミングを有する遷移を持ち、該異なる出力信号Ｓのそれぞれが、該デジタル信号Ｓｉｎにおける遷移の数およびタイミングの数分の一を有しており、該数分の一は、前記Ｋに比例して求まる、装置。
【００５４】
（２）前記Ｋは２に等しく、前記スプリッタは、
データ入力Ｄ、前記入力ポートに接続されたイネーブル入力Ｇ、および第１の出力ポートに接続された出力Ｑを有し、第１の出力信号Ｓａを生成する第１のデータラッチ（１０２）と、
データ入力Ｄ、前記入力ポートに接続されたイネーブル入力Ｇ、および第２の出力ポートに接続された出力Ｑを有し、第２の出力信号Ｓｂを生成する第２のデータラッチ（１０４）と、
前記入力ポートおよび第２のラッチ（１０４）のイネーブル入力Ｇの間に接続された第１のインバータ（１０６）と、を備え、
前記第１のラッチ（１０２）の出力Ｑは、前記第２のラッチ（１０４）のデータ入力Ｄに接続され、該第２のラッチ（１０４）のデータ入力Ｑは、該第１のラッチ（１０２）のデータ入力Ｄに反転接続される、
上記（１）に記載の装置。
【００５５】
（３）第１の異なる遷移タイプにより、前記第１のデータラッチ（１０２）はイネーブルされ、前記第２のデータラッチ（１０４）はディスエーブルされ、
前記イネーブルされた第１のデータラッチ（１０２）は、前記第１の出力信号Ｓａに遷移の１つを生成し、前記ディスエーブルされた第２のデータラッチ（１０４）は前記第２の出力信号Ｓｂにいかなる遷移をも生成せず、
第２の異なる遷移タイプにより、前記第２のデータラッチ（１０４）はイネーブルされ、前記第１のデータラッチ（１０２）はイネーブルされ、該イネーブルされた第２のデータラッチ（１０４）は、前記第２の出力信号Ｓｂに遷移の１つを生成し、該ディスエーブルされた第１のデータラッチ（１０２）は、前記第１の出力信号Ｓａにいかなる遷移をも生成しない、
上記（２）に記載の装置。
【００５６】
（４）前記Ｋは２に等しく、前記スプリッタは、
データ入力Ｄ、前記入力ポートに接続されたクロック入力、第１の出力ポートに接続された出力Ｑ、および反転出力Ｑ’を有する第１のデータフリップフロップ（１１２）と、
データ入力Ｄ、前記入力ポートに接続されたクロック入力、第２の出力ポートに接続された出力Ｑ、および第２の反転出力Ｑ’を有する第２のデータフリップフロップ（１１４）と、
前記入力ポートおよび前記第２のＤフリップフロップ（１１４）のクロック入力端の間に接続されたインバータ（１１６）と、を備え、
前記第１のデータフリップフロップの反転出力Ｑ’は、該第１のデータフリップフロップ（１１２）のデータ入力Ｄに接続され、
前記第２のデータフリップフロップの反転出力Ｑ’は、該第２のデータフリップフロップ（１１４）のデータ入力Ｄに接続される、
上記（１）に記載の装置。
【００５７】
（５）前記第１のＤフリップフロップ（１１２）は、第１の異なる遷移タイプによってクロック動作し、該第１のデータフリップフロップがクロック動作するたびに、１つの遷移を第１の出力信号Ｓａに生成し、前記第２のデータフリップフロップ（１１４）は、該第１の遷移タイプによってはクロック動作せず、
前記第２のデータフリップフロップ（１１４）は、第２の異なる遷移タイプによってクロック動作し、該第２のデータフロップフロップがクロック動作するたびに、１つの遷移を第２の出力信号Ｓｂに生成し、前記第１のデータフリップフロップ（１１２）は、該第２の遷移タイプによってはクロック動作しない、
上記（４）に記載の装置。
【００５８】
（６）前記Ｋは２であり、前記スプリッタは、
前記入力ポートに接続されたクロック入力と、第１の出力ポートに接続された出力Ｑを有する第１のトグルフリップフロップ（１２２）と、
前記入力ポートに接続されたクロック入力と、第２の出力ポートに接続された出力Ｑを有する第２のトグルフリップフロップ（１２４）と、
前記入力ポートおよび前記第２のトグルフリップフロップ（１２４）のクロック入力の間に接続されたインバータ（１２６）と、を備える、
上記（１）に記載の装置。
【００５９】
（７）前記第１のトグルフリップフロップ（１２２）は、第１の異なる遷移タイプによってクロック動作し、該クロック動作した第１のトグルフリップフロップ（１２２）は、前記デジタル信号Ｓｉｎにおける該第１の遷移タイプの発生のたびに、第１の出力信号Ｓａに１つの遷移を生成し、第２のトグルフリップフロップ（１２４）は、該第１の遷移タイプによってはクロック動作せず、
前記第２のＴフリップフロップ（１２４）は、第２の異なる遷移タイプによってクロック動作し、該クロック動作した第２のトグルフリップフロップ（１２４）は、前記デジタル信号Ｓｉｎにおける該第２の遷移タイプの発生のたびに、第２の出力信号Ｓｂに１つの遷移を生成し、前記第１のトグルフリップフロップ（１２２）は、該第２の遷移タイプによってはクロック動作しない、
上記（６）に記載の装置。
【００６０】
（８）Ｋは４以上であり、前記スプリッタは、
異なる出力ポート上に異なる出力信号Ｓをそれぞれ生成するカスケード接続されたＫ個のデータラッチ（２０２）を備え、
それぞれのデータラッチ（２０２）は、データ入力Ｄ、イネーブル入力Ｇ、および出力Ｑを有し、前記入力ポートは、それぞれのラッチ（２０２）のイネーブル入力Ｇに接続され、カスケード接続における１つおきのラッチ（２０２）のイネーブル入力Ｇは、前記入力ポートに反転接続されるようにし、それぞれのラッチ（２０２）の出力Ｑは、複数の出力ポートのうちの異なる１つに接続され、前記カスケード接続の第１のラッチ２０２１から第Ｋ−１番目のラッチ２０２Ｋ−１までのそれぞれの出力Ｑは、さらに、該カスケード接続において次に隣接するラッチ２０２２から２０２Ｋのデータ入力Ｄに接続され、第Ｋ番目のラッチ２０２Ｋの出力Ｑは、さらに、該カスケード接続における第１のラッチ２０２１のデータ入力Ｄに反転接続される、
上記（１）に記載の装置。
【００６１】
（９）デジタル入力信号Ｓｉｎの遷移レートをさらに低減するようカスケード接続で用いる装置（１００，１００’，１００”）であって、
第１段の装置であって、前記入力信号Ｓｉｎを受け取る第１の入力および２つの第１の出力を有し、該入力信号Ｓｉｎの遷移レートの１／２をそれぞれが有する異なる第１の出力信号Ｓａ，Ｓｂを生成する第１段の装置と、
第２段の一対の装置であって、第２の入力および２つの第２の出力をそれぞれが有し、異なる第１の出力信号のうちの一方Ｓａは該第２の入力の一方で受け取られ、該異なる第１の出力信号のうちの他方Ｓｂは該第２の入力の他方で受け取られ、第２段の装置のそれぞれは、２つの異なる第２の出力信号Ｓａ１，Ｓａ２，Ｓｂ１，Ｓｂ２を生成し、該第２の出力信号Ｓａ１，Ｓａ２，Ｓｂ１，Ｓｂ２のそれぞれは、入力信号Ｓｉｎの遷移レートの１／４を有する、第２段の一対の装置と、を備え、
Ｍを段数とした場合における前記システムは２Ｍ個のシステム出力を有し、該システム出力からのそれぞれの出力信号Ｓは、入力信号Ｓｉｎにおける遷移レートの２Ｍ分の一のレートを有しており、入力信号Ｓｉｎにおける遷移の相対的なタイミングを保存する、上記（１）から（７）のいずれかに記載の装置。
【００６２】
（１０）デジタル入力信号Ｓｉｎにおける遷移を、デジタル信号Ｓｉｎにおける遷移の数分の一をそれぞれが有する複数の出力信号Ｓに分割する方法（３００，４００）であって、
前記複数の出力信号Ｓから１つの出力信号Ｓを選択するステップ（３０６，４０２）と、
前記入力信号Ｓｉｎにおける遷移を検出するステップ（３０２，４０４）と、
前記選択された出力信号Ｓに出力遷移を生成するステップ（３０８，４０６）と、
前記選択するステップ（３０６，４０２）、前記検出するステップ（３０２，４０４）、および前記生成するステップ（３０８，４０６）を、入力信号Ｓｉｎにおける遷移の数だけ繰り返し、デジタル信号Ｓｉｎにおける相対的な遷移が保存されるようにするステップと、を含む方法において用いられる、上記（１）から（９）のいずれかに記載の装置（１００，１００’，１００”，２００）。
【図面の簡単な説明】
【図１】（Ａ）分周器を用いてクロック信号の周波数を低減する従来の手法を示すブロック図、（Ｂ）従来のサンプリング手法を用いて低減された遷移レートを有する信号を例示するタイミング図、（Ｃ）上記（Ｂ）の信号をサンプリングするための従来の装置を例示する概略図。
【図２】（Ａ）デジタル信号を分割する本発明の遷移分割装置を例示するブロック図、（Ｂ）入力信号における遷移と、上記（Ａ）の遷移分割装置によって生成される一対の出力中の遷移との関係を示すタイミング図。
【図３】Ｄラッチを用いた本発明の遷移分割装置の一実施形態を示す図。
【図４】Ｄフリップフロップを用いた本発明の遷移分割装置の他の実施形態を示す図。
【図５】Ｔフリップフロップを用いた本発明の遷移分割装置のさらに他の実施形態を示す図。
【図６】本発明の３個の遷移分割装置の二段カスケード接続を例示するブロック図。
【図７】Ｋ個（Ｋは偶数）の出力を有する本発明の遷移スプリッタを例示するブロック図。
【図８】本発明の遷移分割方法を例示するフローチャート。
【図９】本発明の他の遷移分割方法を例示するフローチャート。
【符合の説明】
１００，１００’，１００”，２００  遷移分割装置
１０１  ＡＴＥ（自動試験機器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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