(57)【特許請求の範囲】
【請求項１】
半導体基板上に複数の絶縁膜と配線層が積層形成されたチップを有する半導体装置において、
下層配線層と、
該下層配線層上に積層され、上面が平坦に形成された最上層間絶縁膜と、
該最上層間絶縁膜の平坦面上に積層され、Ａｌ系材料に比べて硬度の大きい金属で形成され、厚さが０．５μｍ以下の所定パターンの最上配線層と、
該最上配線層上に積層された、鏡面状平坦面を有するパッシベーション膜と、
該パッシベーション膜及び最上層間絶縁膜を開口して、前記下層配線層を露出させたボンディングパットと、
が形成されていることを特徴とする半導体装置。
【請求項２】
前記最上配線層が、Ｔｉ、Ｃｒ、Ｃｕ、Ｎｉ、Ｍｏ、Ｗ、Ｐｔ、又は、これらのシリサイド、又は、これらとその上に形成したＴｉＮとの複合膜のいずれかで形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記最上配線層が、Ｔｉ上にＴｉＮを堆積したＴｉＮ／Ｔｉ膜で形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
下層配線層と、
該下層配線層上に積層され、上面が平坦に形成された最上層間絶縁膜と、
該最上層間絶縁膜の平坦面上に積層され、Ａｌ系材料に比べて硬度の大きい金属で形成され、厚さが０．５μｍ以下の所定パターンの最上配線層と、
該最上配線層上に積層された、鏡面状平坦面を有するパッシベーション膜と、
該パッシベーション膜及び最上層間絶縁膜を開口して、前記下層配線層を露出させたボンディングパットとを有するチップと、
該チップ上に配設された、該チップにより駆動される反射型の液晶部と、
を備えたことを特徴とする反射型液晶表示装置。
【請求項５】
前記最上配線層が、Ｔｉ、Ｃｒ、Ｃｕ、Ｎｉ、Ｍｏ、Ｗ、Ｐｔ、又は、これらのシリサイド、又は、これらとその上に形成したＴｉＮとの複合膜のいずれかで形成されていることを特徴とする請求項４記載の反射型液晶表示装置。
【請求項６】
半導体基板上に複数の絶縁膜と配線層が積層形成されたチップを有する半導体装置において、
下層配線層と、
該下層配線上に設けられた、シリコン窒化膜もしくは酸化シリコン窒化膜からなるチップ保護膜を含む最上層間絶縁膜と、
該最上層間絶縁膜上に設けられた、Ａｌ−Ｓｉ合金に比較して腐食に強い材料からなる最上配線層と、
該最上層間絶縁膜を開口して、前記下層配線層を露出させたボンディングパットと、
を有することを特徴とする半導体装置。
【請求項７】
前記最上配線層が、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｍｏ、Ａｇ、Ｗ、Ｐｔ、Ａｕ、ＴｉＮのいずれかからなることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記最上配線層の上表面が、ＴｉＮもしくはＷで覆われていることを特徴とする請求項６記載の半導体装置。
【請求項９】
前記最上配線層を電極として、前記チップ上に直付けした他の部品や装置と電気的に接続することを特徴とする請求項６乃至８のいずれかに記載の半導体装置。
【請求項１０】
下層配線層と、
該下層配線層上に設けられ、上面が平坦に形成され、且つシリコン窒化膜もしくは酸化シリコン窒化膜からなるチップ保護性を有する最上層間絶縁膜と、
該最上層間絶縁膜の平坦面上に積層され、Ａｌ−Ｓｉ合金に比較して腐食に強い特性を有する材料からなる最上配線層と、
該最上層間絶縁膜を開口して前記下層配線層を露出したボンディングパットとを有するチップと、
該チップ上に配設された、該チップにより駆動される反射型の液晶部と、
を備えたことを特徴とする反射型液晶表示装置。
【請求項１１】
前記最上配線層が、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｍｏ、Ａｇ、Ｗ、Ｐｔ、Ａｕ、ＴｉＮのいずれかからなることを特徴とする請求項１０記載の反射型液晶表示装置。
【請求項１２】
前記最上配線層の上表面が、ＴｉＮもしくはＷで覆われていることを特徴とする請求項１０記載の反射型液晶表示装置。
【請求項１３】
半導体基板上に複数の絶縁膜と配線層が積層形成されたチップを有する半導体装置の製造方法において、
基板上に下層配線層を形成する工程と、
該下層配線層上に堆積させた絶縁材料を平坦化して最上層間絶縁膜を形成する工程と、
該最上層間絶縁膜の平坦面上に、Ａｌ系材料に比べて硬度の大きい金属で形成され、厚さが０．５μｍ以下の所定パターンの最上配線層を形成する工程と、
該最上配線層上の基板全体に絶縁膜を堆積し、ＣＭＰ法によって研磨することにより、鏡面状平坦面を有する最上絶縁膜を形成する工程と、
該最上絶縁膜及び最上層間絶縁膜を開口して、前記下層配線層が露出したボンディングパットを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記最上配線層を、Ｔｉ、Ｃｒ、Ｃｕ、Ｎｉ、Ｍｏ、Ｗ、Ｐｔ、又は、これらのシリサイド、又は、これらとその上に形成したＴｉＮとの複合膜のいずれかで形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、その製造方法及び反射型液晶表示装置に係り、特にチップの表面に液晶等、他の部品や装置を直に取付けて用いるのに好適な半導体装置、その製造方法、及び、該半導体装置を用いた反射型液晶表示装置に関する。
【０００２】
【従来の技術】
一般に、ＬＳＩ等の半導体装置では、シリコン（Ｓｉ）等の半導体基板に形成された各種素子と、これら素子を動作させるために基板上に形成された多層配線とを含むチップを有している。この多層配線は、通常、基板上にＣＶＤ（Ｃhemical Ｖapor  Ｄeposition ）等で堆積したシリコン酸化膜等の層間絶縁膜上に、Ａｌ−Ｓｉ合金等のＡｌ系材料を積層して金属膜を形成した後、該金属膜を所定のパターンに加工して配線を形成し、更にその上に他の層間絶縁膜を堆積させるという工程を、必要に応じて繰り返すことにより形成されている。
【０００３】
一方、例えばＳｉチップベースド液晶のように、半導体チップ上に反射型の液晶等を載せて駆動する場合は、層間絶縁膜や最上層の絶縁膜であるパッシベーション膜を、極めて平坦性が高い鏡面状に仕上げ、しかもできるだけ薄くしたいという要求があった。
【０００４】
通常の層間膜平坦化、例えばＳＯＧ（Ｓpin Ｏn Ｇlass）の塗布及びエッチバック等の方法では、配線段差を、その上層の配線が容易になる程度に平滑化することは可能であるが、鏡面に近い、極めて平坦性の高い状態にすることはできない。平坦性が極めて高い状態にする方法として、ＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）法があり、この技術を従来のような多層配線の絶縁膜に適用し、その表面を平坦化する場合を考える。
【０００５】
図２０には、平坦な絶縁膜１上に形成された厚さＴ1 の配線２と、その上に形成された厚さＴ2 の平坦な絶縁膜３とが示してあるが、この絶縁膜３を上記ＣＭＰ法で形成するためには、初めに少なくとも二点鎖線で示すＴ3 （＝Ｔ1 ＋Ｔ2 ）の厚さに絶縁材料を堆積させた後、Ｔ2 を越える厚さ分（Ｔ3 −Ｔ2 ）を研磨する必要がある。即ち、上記ＣＭＰ法で絶縁膜を平坦化するためには、配線２の分の段差Ｔ1 の２倍以上の膜厚の絶縁材料を堆積し、その段差分以上を研磨する必要がある。
【０００６】
一方、ＣＭＰ法による研磨にはばらつきが大きく、研磨量（厚さ）の１０％以上のばらつきが起こり得ることから、平坦化のためには研磨量はできるだけ少ない方がよい。
【０００７】
【発明が解決しようとする課題】
ところが、配線層にＡｌ系材料を使用する場合には、電極や配線として機能させるためには、例えば０．５μｍ以上に厚くする必要があり、従って研磨量も０．５μｍ以上必要となる。このように配線２をＡｌ系材料で形成する場合には、研磨量が厚くなることから、研磨のばらつきを考えると鏡面状の平坦面を形成するためには問題がある。
【０００８】
又、上記のように、配線２の上に薄い絶縁膜３をＣＭＰ法で形成する場合、通常用いられるＡｌ系の配線材料は比較的軟らかいため、配線２が有るところと無いところで力のかかり具合が異なるためか、厚さが不均一になり易いという欠点があり、この点でも完全な平坦化が難しい。
【０００９】
従って、従来のように、０．５μｍ以上の膜厚のＡｌ系の材料で形成した配線上に、薄く且つ完全に平坦な鏡面状平坦面を有する層間絶縁膜やパッシベーション膜を形成することが極めて困難であるという問題があった。
【００１０】
又、最近の半導体チップでは、配線の腐食を防止するために、チップ保護膜として、その最上層に主としてプラズマＣＶＤ（Ｃhemical Ｖaper  Ｄeposition ）により堆積した窒化ケイ素（以下、ｐ−ＳｉＮと記す）膜を用いている。
【００１１】
図２１に、このような半導体チップの例の要部断面を模式的に拡大して示してある。即ち、この半導体チップは、いわゆるＭＯＳトランジスタを構成するソース・ドレイン等が作り込まれたシリコン（Ｓｉ）からなる半導体基板１０上に、ＬＯＣＯＳ１２を介して第１層間絶縁膜１４、第２層間絶縁膜１６及び第３層間絶縁膜１８が順に積層されている。又、上記第１層間絶縁膜１４上には、下層のゲート電極２０にコンタクト孔を介して接続された第１配線層２２が、又、第２層間絶縁膜１６上には第２配線層２４が、それぞれ積層されており、最上層の第３層間絶縁膜１８の開口部には露出された第２配線層２４からなるボンディングパッド２６が形成されている。この半導体チップでは、最上層の上記第３層間絶縁膜１８が、チップ保護膜である。
【００１２】
ところで、半導体チップには、その用途により、上記ボンディングパッド２６を介して行う通常のボンディングによる接続以外に、例えばＳｉチップベースド液晶のように、チップ上に他の部品や装置を直接取付けて電気的に接続させる場合が出てきている。
【００１３】
しかしながら、上記のように、チップに他の部品や装置を直接取付けて電気的に接続させる場合には、前記図２１に示したような半導体チップのように、最上配線層上にチップ保護膜を形成することができないという問題もあった。
【００１４】
本発明は、前記従来の問題点を解決するべくなされたもので、表面に液晶を載せるのに適したチップを有する半導体装置及び、その製造方法を提供することを第１の課題とする。
【００１５】
本発明は、又、最上配線層上に薄く且つ表面が極めて平坦な鏡面状平坦面を有する絶縁膜を形成することを第２の課題とする。
【００１６】
本発明は、又、チップ表面に他の部品や装置を直接取付けることができるよう、チップ内部を十分に保護することを第３の課題とする。
【００１７】
本発明は、更に、チップと一体的に形成された反射型液晶表示装置を提供することを第４の課題とする。
【００１８】
【課題を解決するための手段】
本願の第１発明は、半導体基板上に複数の絶縁膜と配線層が積層形成されたチップを有する半導体装置において、下層配線層と、該下層配線層上に積層され、上面が平坦に形成された最上層間絶縁膜と、該最上層間絶縁膜の平坦面上に積層され、Ａｌ系材料に比べて硬度の大きい金属で形成され、厚さが０．５μｍ以下の所定パターンの最上配線層と、該最上配線層上に積層された、鏡面状平坦面を有するパッシベーション膜と、該パッシベーション膜及び最上層間絶縁膜を開口して、前記下層配線層を露出させたボンディングパットとが形成された構成とすることにより、前記第１及び第２の課題を解決したものである。
【００１９】
即ち、最上層間絶縁膜の平坦面上に、通常、配線材料として用いられるＡｌ系材料に比べて十分な硬さを有する、例えばチタン系の材料で所定パターンの薄い最上配線層を形成することにより、その上に堆積した絶縁材料を十分に薄く、しかも鏡面状の平坦面に研磨することが可能となる。ここで、Ａｌ系材料に比べて十分な硬さを有する材料としては、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｍｏ、Ｗ、Ｐｔ又はこれらのシリサイド又はこれらとその上に形成されたＴＩＮとの複合膜を用いることができる。
【００２０】
第１発明は、又、半導体基板上に複数の絶縁膜と配線層が積層形成されたチップを有する半導体装置の製造方法において、基板上に下層配線層を形成する工程と、該下層配線層上に堆積させた絶縁材料を平坦化して最上層間絶縁膜を形成する工程と、該最上層間絶縁膜の平坦面上に、Ａｌ系材料に比べて硬度の大きい金属で形成され、厚さが０．５μｍ以下の所定パターンの最上配線層を形成する工程と、該最上配線層上の基板全体に絶縁膜を堆積し、ＣＭＰ法によって研磨することにより、鏡面状平坦面を有する最上絶縁膜を形成する工程と、該最上絶縁膜及び最上層間絶縁膜を開口して、前記下層配線層が露出したボンディングパットを形成する工程とを有することにより、上記半導体チップを確実に製造可能としたものである。
【００２１】
本願の第２発明は、又、半導体基板上に複数の絶縁膜と配線層が積層形成されたチップを有する半導体装置において、下層配線層と、該下層配線上に設けられた、シリコン窒化膜もしくは酸化シリコン窒化膜からなるチップ保護膜を含む最上層間絶縁膜と、該最上層間絶縁膜上に設けられた、Ａｌ−Ｓｉ合金に比較して腐食に強い材料からなる最上配線層と、該最上層間絶縁膜を開口して、前記下層配線層を露出させたボンディングパットと、を有することにより、前記第１及び第３の課題を解決したものである。
【００２２】
前記最上配線層には、通常配線材料として用いられるＡｌ−Ｓｉ合金等に比べて腐食に強い材料を用い、且つ、チップ内部を保護するために、その直下の最上層間絶縁膜にチップ保護性を持たせることにより、チップの信頼性を確保した上で、上記最上配線層を実質的に剥き出しの状態で使用可能とし、チップに他の部品や装置を直接取付けて電気的に接続することが可能となる。ここでチップ保護性というのは、半導体素子に悪影響を与える各種の外部要因の影響を受けないようにチップを保護することをいう。そのために要求される特性として、１）保護膜自体にピンホール、クラック、微小欠陥が存在しないこと、２）配線、特にＡｌ系の配線の腐食を誘発する水分の浸透を防止できること、３）半導体基板界面に形成されたトランジスタ等の特性を劣化させるアルカリイオン、特にＮａ＋イオンの浸透を防止できることである。このような特性を有する保護膜としてはプラズマＣＶＤ法で形成するシリコン窒化膜、酸化シリコン窒化膜等が用いられる。
【００２３】
本願の第３発明は、更に、反射型液晶表示装置において、下層配線層と、該下層配線層上に積層され、上面が平坦に形成された最上層間絶縁膜と、該最上層間絶縁膜の平坦面上に積層され、Ａｌ系材料に比べて硬度の大きい金属で形成され、厚さが０．５μｍ以下の所定パターンの最上配線層と、該最上配線層上に積層された、鏡面状平坦面を有するパッシベーション膜と、該パッシベーション膜及び最上層間絶縁膜を開口して、前記下層配線層を露出させたボンディングパットとを有するチップ、又は、下層配線層と、該下層配線層上に設けられ、上面が平坦に形成され、且つシリコン窒化膜もしくは酸化シリコン窒化膜からなるチップ保護性を有する最上層間絶縁膜と、該最上層間絶縁膜の平坦面上に積層され、Ａｌ−Ｓｉ合金に比較して腐食に強い特性を有する材料からなる最上配線層と、該最上層間絶縁膜を開口して前記下層配線層を露出したボンディングパットとを有するチップと、該チップ上に配設された、該チップにより駆動される反射型の液晶部とを備えることにより、前記第４の課題を解決したものである。
【００２４】
【発明の実施の形態】
第１発明の好ましい実施の形態では、薄く且つ鏡面状平坦面にする最上絶縁膜がパッシベーション膜であり、その下地となる最上配線層の段差を小さくするために、（１）最上層間絶縁膜をＣＭＰにより平坦化し、（２）その上の最上配線層をＡｌ系材料でなく、Ａｌ系材料に比べて硬度の大きい金属を、厚さが０．５μｍ以下の薄膜で形成する。
【００２５】
又、パッシベーション膜を形成するためにＣＭＰを行う際に、まず研磨する第２の絶縁膜に比べ十分研磨速度の小さい第１の絶縁膜を堆積し、その上に第２の絶縁膜を上記Ａｌ系材料に比べて硬度の大きい膜からなる薄層導電膜の膜厚の２倍程度堆積し、研磨速度の小さい第１の絶縁膜をストッパとして上記第２の絶縁膜をＣＭＰで研磨する。
【００２６】
又、上記ＣＭＰを行った場合、被研磨面に微小な欠陥が入るため、パッシベーション膜の絶縁性を確保する上から、更にその上に薄い絶縁膜を堆積する。又、このようにしてパッシベーション膜を形成する場合、上記最上配線層にはダイ・ボンディングができないため、下層配線層を引き出してボンディングパッドを形成する。
【００２７】
以下、図面を参照して、４層配線の場合に適用した、第１発明の、より具体的な実施形態を詳細に説明する。なお、本発明は、半導体装置が有するチップの積層構造に特徴があるため、それに関係する配線工程を中心に説明する。又、ここでは、ＭＯＳ型半導体装置を例にとるが、必ずしもその必要はない。
【００２８】
図１から図８までは、第１発明に係る第１実施形態である半導体チップの製造方法を説明するための部分断面図である。図１には、素子を構成するソース・ドレイン等が作り込まれた、例えばＳｉの半導体基板１１０上に、ＬＯＣＯＳ１１２を介して、第１層間絶縁膜１１４、第２層間絶縁膜１１６及び第３層間絶縁膜１１８が順に積層され、又、上記第１層間絶縁膜１１４上には、下層のゲート電極１２０に、ヴィアホールを介して第１配線層１２２が、又、第２層間絶縁膜１１６上に同様に第２配線層１２４が、それぞれ積層された状態で示してある。ここでは、第３層間絶縁膜１１８を積層した工程までを示してある。
【００２９】
なお、具体的には、第１層間絶縁膜１１４は、ＮＳＧ（Ｎon-doped  Ｓilicate Ｇlass）と、その上のＢＰＳＧ（Ｂoron  Ｐhosphorous  Ｓilicate Ｇlass）の２層（図示せず）からなり、第２、第３層間絶縁膜１１６、１１８は、いずれもＴＥＯＳ（Ｔetra  Ｅthyl  Ｏrtho  Ｓilicate ）を原料にしてプラズマＣＶＤで積層した酸化ケイ素膜（以下、ｐ−ＴＥＯＳとも記す）である。又、ゲート電極１２０はポリシリコン（ｐ−Ｓｉ）、第１、第２配線層１２２、１２４は、Ａｌ系材料であるＡｌ−Ｓｉ合金（但し、これに限定されない）で形成されている。  次いで、図２に示すように、上記第３層間絶縁膜１１８上に第３層目のメタルとして、例えばＡｌ−Ｓｉを堆積し、この第３層メタルを適当な方法でパターニングして、第３配線層１２６を形成する。なお、この第３配線層１２６は、その一部をボンディングパッド１２６Ａとして利用するため、ボンディングをするのに十分な膜厚、例えば０．５μｍにする。この図２に示す状態までは常法に従って製造することができる。
【００３０】
次に、図３に示す第４層間絶縁膜（最上層間絶縁膜）１２８を形成する。これは、どのような方法で形成しても構わないが、例えば図２の状態にｐ−ＴＥＯＳを１．４μｍ堆積し（図示せず）、この厚い酸化ケイ素をＣＭＰ法を用いて０．７μｍ研磨し、図３の破線で示した厚さにする。次いで、その上にｐ−ＴＥＯＳからなる絶縁膜１２８Ａを更に０．２μｍ堆積し、ＣＭＰによる微小欠陥を被覆することにより、平坦面を有する第４層間絶縁膜１２８を形成する。その後、常法により、ヴィアホール１３０を形成し、図３の状態にする。
【００３１】
なお、その際、第３配線層１２６のボンディングパッド１２６Ａとなる領域（図中右側）の第４層間絶縁膜１２８には、ヴィアホールを形成しないようにする。但し、場合によってはボンディングパッド１２６Ａの領域にヴィアホールを形成しても構わないが、ここでは、後に行うＣＭＰによるパッシベーション膜の平坦化のために、大きな領域の段差は望ましくないので形成していない。
【００３２】
次に、第４配線層（最上配線層）として、Ａｌ系材料より硬度の大きい材料としてＴｉを０．０３μｍ、引き続きその上にＴｉＮを０．１μｍ堆積すると共に、適当な方法でパターニングし、図４に示すように第３配線層１２６に電気的に接続された第４配線層１３２を形成する。その際、ＴｉＮ／Ｔｉ膜はボンディングに適さないため、ボンディングパッド部分のＴｉＮ／Ｔｉ膜はエッチングして除いておく。
【００３３】
次に、鏡面状平坦面を有する薄い最上絶縁膜としてパッシベーション膜を形成する。そのために、まず、第１の絶縁膜１３４としてプラズマＣＶＤ法による窒化硅素膜（以下、ｐ−ＳｉＮという）を０．３μｍ堆積し、引き続き第２の絶縁膜１３６としてｐ−ＴＥＯＳを０．４μｍ程度堆積し、図５の状態にする。
【００３４】
次いで、ＣＭＰにより、上記ｐ−ＴＥＯＳを、例えば０．５μｍ研磨することにより、図６に示すように、ｐ−ＴＥＯＳで第１の絶縁膜１３４の凹部を埋めると共に、第４配線層１３２の上方の平坦部には第２の絶縁膜１３６が実質上無い状態にする。この工程では、第１の絶縁膜１３４のｐ−ＳｉＮは、ｐ−ＴＥＯＳに比べてＣＭＰによる研磨レートが半分以下であるため、該第１の絶縁膜１３４を研磨時のストッパとして機能させることが可能となり、この機能により、ｐ−ＳｉＮを主体とする膜厚がほぼ０．３μｍの均一な平坦面をＣＭＰにより安定して形成することができる。
【００３５】
その後、図７に示すように、第３の絶縁膜１３８としてｐ−ＳｉＮを０．２μｍ堆積し、上記ＣＭＰにより生じた微小欠陥を被覆し、保護することにより、パッシベーション膜１４０が完成する。
【００３６】
以上の工程により、完全に平坦化された鏡面状の平坦面を有する、実質上ｐ−ＳｉＮのみからなる約０．５μｍの薄いパッシベーション膜１４０を形成できる。酸化硅素膜の比誘電率は３．９程度、窒化硅素膜の比誘電率は７．５程度であるため、酸化膜厚換算すると０．５μｍ×３．９／７．５＝０．２６μｍ程度の薄いパッシベーション膜を形成することに相当する。
【００３７】
次いで、図８に示すように、ボンディングパッド１２６Ａ上の絶縁膜を開口する。これは、第３の絶縁膜１３８であるｐ−ＳｉＮ、第２の層間絶縁膜１３６であるｐ−ＴＥＯＳ、第１の絶縁膜１３４であるｐ−ＳｉＮ及び第４層間絶縁膜１２８のｐ−ＴＥＯＳの順にエッチングを行うことにより形成できる。２番目のｐ−ＴＥＯＳのエッチングは、ボンディングパッド部分の第１の絶縁膜１３４が堆積時に、僅かに窪んでいるため、その部分にＣＭＰ後にもｐ−ＴＥＯＳが残っている可能性があるために行っている。なお、図８には、断面を表すのに使用した網かけの意味を併せて示した。
【００３８】
以上詳述した如く、第１実施形態によれば、Ａｌ系材料に比べ硬さの大きい材料を最上配線層として用いたので、ＣＭＰの際に配線層の変形が生じにくいため、薄く且つ鏡面状の平坦性を持つパッシベーション膜１４０を安定して形成することができた。従って、パッシベーション膜１４０上に、例えば第４配線層１３２を一方の電極とするキャパシタを構成する場合には、両電極の間隔を狭く、しかも面方向に均一にすることが可能となるため、高精度のキャパシタを構成することが可能となる。又、パッシベーション膜１４０の鏡面状平坦面を光の反射面として利用する場合には、完全な正反射を行わせることができる。
【００３９】
なお、第１実施形態では、ＴｉＮ／Ｔｉ膜を最上配線層として用いたが、これに限定されず、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｍｏ、Ｗ、Ｐｔ又はこれらのシリサイド又はこれらとその上に形成したＴｉＮとの複合膜を用いることができる。
【００４０】
具体的な寸法も、前述したものに限定されず、パッシベーション膜１４０の厚さは０．６μｍ以下、それを形成するための第１の絶縁膜１３４は０．４μｍ以下、第２の絶縁膜１３６は０．２〜０．５μｍ、第３の絶縁膜１３８は０．１〜０．３μｍを好ましい範囲として挙げることができる。
【００４１】
又、ＴｉＮ／Ｔｉからなる第４配線層１３２は、全体で０．１〜０．２μｍが好ましく、その場合、ＴｉＮは０．０７〜０．１５μｍ、Ｔｉは０．０２〜０．０５μｍが好ましい。
【００４２】
又、パッシベーション膜１４０の厚さは、誘電率を基準にした酸化膜厚に換算して０．３μｍ以下にすることが望ましい。
【００４３】
以上、第１発明について具体的に説明したが、第１発明は、第１実施形態に示したものに限られるものでなく、その要旨を逸脱しない範囲で種々変更可能である。
【００４４】
例えば、第１実施形態では、パッシベーション膜を対象に第１発明を説明したが、層間絶縁膜を対象にしてもよい。この場合、その層間絶縁膜上に電極を載せることにより、精度の良い容量素子を形成することができる。
【００４５】
次に、第２発明の実施形態を詳細に説明する。
【００４６】
図９〜１８は、第２発明に係る第２実施形態の半導体チップを製造する工程の特徴を、その工程の順に示した要部断面図である。以下、これらの図に従って順次説明する。
【００４７】
図９に示すように、シリコン（Ｓｉ）からなる半導体基板２１０上に通常の工程でＭＯＳトランジスタを形成する。この工程は、前記図２１に示した従来の半導体チップの場合と実質的に同一で、半導体基板２１０上にＬＯＣＯＳ２１２が積層され、又、ソース・ドレイン間のゲート酸化膜上にはポリシリコン（ｐ−Ｓｉ）からなるゲート電極２１４が形成されている。
【００４８】
次いで、図１０に示すように、第１層間絶縁膜２１６として、破線で示す、例えば１０００〜２０００ÅのＮＳＧ（Ｎon  Ｓilicate   Ｇlass）を、引き続き４０００〜８０００ÅのＢＰＳＧ（Ｂoron  Ｐhosphorous  Ｓilicate   Ｇlass）を堆積し、表面段差を緩和するために、例えば９００〜９５０℃で２０〜６０分間のアニールを施した後に、該第１層間絶縁膜２１６にコンタクトホール２１６Ａを開口する。
【００４９】
次いで、図１１に示すように、上記第１層間絶縁膜２１６上に第１配線層２１８を、例えば０．４〜１．０μｍのＡｌ−Ｓｉ合金層をスパッタ法により堆積させ、それを既知の方法でパターニングすることにより形成する。
【００５０】
引き続き、第２層間絶縁膜の形成を行う。そのために、まず、図１２に示すように、例えばＴＥＯＳ（Ｔetra  Ｅthyl  Ｏrtho  Ｓilicate ）を原料とし、プラズマＣＶＤにより堆積した酸化ケイ素膜（以下、ｐ−ＴＥＯＳ膜と記す）２２０を約１．０〜２．０μｍの厚さで形成する。そして、ＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）法により、上記ｐ−ＴＥＯＳ膜２２０に対して約０．５〜１．０μｍの研磨を行うことにより、その表面を平坦化する（但し、平坦化した直後の状態は図示を省略してある）。このｐ−ＴＥＯＳ膜２２０の表面の平坦化は、完成後のチップ上に別の装置等を接着し、電気的に接続する場合に、表面を平坦にすることにより接触を確実にするために行っている。
【００５１】
その後、平坦化された上記ｐ−ＴＥＯＳ膜２２０に、チップ保護膜２２１として約０．２〜０．８μｍのｐ−ＳｉＮを堆積することにより、図１３に示すように、ｐ−ＴＥＯＳ膜２２０とチップ保護膜２２１とからなる二層構造の第２層間絶縁膜（最上層間絶縁膜）２２２を形成する。ここで堆積したｐ−ＳｉＮは、通常の半導体でチップ保護膜として広く利用されている材料である。
【００５２】
このように、本実施形態においても、チップ保護膜２２１をｐ−ＳｉＮにより形成し、このチップ保護膜２２１より内側のチップ内部を保護するようにしている。即ち、この保護膜２２１を積層することにより、第２層間絶縁膜にチップ保護性を付与している。
【００５３】
次いで、図１４に示すように、上記第２層間絶縁膜２２２を貫通して第１配線層２１８に達するヴィアホール２２４を所定の位置に開口する。
【００５４】
その後、図１５に示すように、第２配線層（最上配線層）２２６を形成する。これは、上記第２層間絶縁膜２２２の表面全体と共にヴィアホール２２４の内部に約０．０２〜０．１μｍのＴｉ（チタン）を、引き続きその上に約０．０５〜０．２０μｍのＴｉＮ（窒化チタン）をそれぞれ堆積して、ＴｉＮ／Ｔｉの２層構造の導電膜を形成した後、更に、該導電膜を既知の方法でパターニングすることにより形成する。
【００５５】
本実施形態では、この第２配線層２２６を剥き出しのままの状態にする。このように、ＴｉＮ／Ｔｉからなる導電膜を、チップ表面に剥き出しにする配線の材料として用いるのは、これがＡｌ−Ｓｉ合金等に比べて耐腐食性に優れるためである。
【００５６】
図１５は、上記第２配線層２２６が形成された状態を示したもので、このようにすることにより、該第２配線層２２６と第１配線層２１８との導通が達成される。通常のチップであれば、最上配線層である上記第２配線層２２６の上に、例えばｐ−ＳｉＮ等の保護膜となる絶縁膜を形成するが、本実施形態においては、このような保護膜を形成しない。
【００５７】
以上詳述した如く、本実施形態においては、最上配線層として耐腐食性に優れた材料からなる第２配線層２２６を形成し、且つ、その直下の第２層間絶縁膜２２２にチップ保護性を付与したので、チップ内部を確実に保護できると共に、第２配線層２２６が剥き出しの状態でも腐食を防止できることから、半導体装置の信頼性を確保できる上に、チップ上に他の部品や装置を直付けして電気的に接続することができる。このように、チップに直付けする装置（部品）としては、例えば、前記第２配線層２２６を電極として、誘電体反射膜を介して取付ける液晶を挙げることができる。
【００５８】
従って、本実施形態によれば、チップ上に直接他の部品や装置を電気的に接続できる上に、耐腐食性に優れた信頼性の高い半導体装置を提供することができる。
【００５９】
この第２実施形態においては、最上配線層として用いる材料として、Ｔｉとその上に形成したＴｉＮとの２層膜を用いたが、本発明はこれに限定されず、他の材料を用いることができる。
【００６０】
腐食は大きく分けると、乾蝕（主に酸化）と水溶液による腐食に別れる。金属の酸化のしやすさは、酸化物を作る時の自由エネルギーが目安となり、自由エネルギーが負になるほど酸化しやすい。この値がＡｌより大きく酸化しにくい金属としてはＴｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｍｏ、Ａｇ、Ｗ、Ｐｔ、Ａｕ等が上げられる。水溶液による腐食は、金属原子がイオンとして溶出して生じる。２つの金属を電解液中におき電気的に接続すると、陽極側の金属はイオン化して陰極側へ移動し、陽極側に電離によって生じた電子は外部接続を通じて陰極側に流れ、水素イオンを還元してＯＨ−イオンを生じる。電子を陽極から陰極へ移すに要する仕事はこの反応に伴う自由エネルギーの変化ΔＧであり、ΔＧは標準電極電位Ｅに比例し、金属が陽極的なものほど腐食されやすい。このイオン化傾向を示すＥの値が、Ａｌより小さく腐食しにくい金属としては、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｍｏ、Ａｇ、Ｗ、Ｐｔ、Ａｕ等がある。よって第２実施形態の腐食に強い材料としてこれらの金属を用いることができる。
【００６１】
ここで、第２実施形態においては、第１実施形態と異なり、最上配線層を形成した後は、ＣＭＰ工程を用いることがないので、ＡｇやＡｕの柔らかい金属を用いても不都合はない。又、ＴｉＮやＷは腐食に非常に強い材料であるので、前記金属に限らず、例えばＡｌ系材料等を含めた配線の少なくとも上表面がＴｉＮ若しくはＷで覆われているものも用いることができる。
【００６２】
次に、第２発明に係る第３実施形態について説明する。
【００６３】
図１６は、第３実施形態の半導体チップを製造する工程の１つを示す部分断面図であり、この断面図の状態は、前記第２実施形態の第２配線層２２６の上に、更に酸化ケイ素からなる通常の絶縁膜２２８を、既知の方法により積層した工程に当る。
【００６４】
上記工程の後、前記絶縁膜２２８を、既知の方法により第２配線層と実質上同一の高さまでエッチバックし、該第２配線層２２６のパターニングの結果生じている段差をも、残存絶縁膜２２８Ａにより平坦にすることにより、図１７に示す断面形状を有する第３実施形態の半導体チップとする。
【００６５】
本実施形態においては、基本的には上記第２配線層２２６の上には、ヴィアホール２２４の上方を除き、絶縁膜２２８Ａが存在していない。但し、この場合も他の装置等と電気的に接続できるならば、多少の絶縁膜が上記第２配線層２２６上に残っていても差し支えはない。
【００６６】
図１８は、第２発明に係る第４実施形態の半導体チップの要部構成を示す部分断面図であり、このチップは、前記図１５に示した第２実施形態のチップにボンディングパッド２３０を追加した構成になっている。なお、この図１８には、断面図を表わすのに使用した網掛の意味も合せて示してある。
【００６７】
本実施形態では、第２実施形態と同様に、外部との電気的信号のやり取りを、チップの最上配線層を剥き出しにし、外部の他の装置と直接電気的に接続させることを想定しているが、それに加えて、通常のチップと同様のワイヤボンディングを行うことができるようにもしてある。但し、最上配線層である前記第２配線層２２６を構成するＴｉＮ／Ｔｉではボンディングは困難であるため、下層の第１配線層を形成する際に、ボンディングパッド部分の金属層を同時に形成しておき、その上方の第２層間絶縁膜２２２を開口してボンディングパッド２３０を形成している。
【００６８】
以上、第２発明について具体的に説明したが、第２発明は、前記第２乃至第４実施形態に示したものに限られるものでなく、その要旨を逸脱しない範囲で種々変更可能である。
【００６９】
例えば、前記実施形態では、第２層間絶縁膜２２２を構成するｐ−ＴＥＯＳ膜２２０が前記ＣＭＰ法により平坦化されている場合を示したが、これに限定されず、必ずしも研磨しなくてもよい。
【００７０】
又、第２層間絶縁膜２２２にチップ保護性を付与するために、その表面にチップ保護膜２２１を被せた場合を示したが、該第２層間絶縁膜２２２全体を、チップ保護性を有する材料で形成するようにしてもよい。
【００７１】
次に、第３発明に係る第５実施形態を詳細に説明する。
【００７２】
図１９は、第５実施形態の反射型液晶表示装置の構成を示す断面図である。
【００７３】
本実施形態において、例えばＰ型シリコンの半導体基板３１０には、例えば埋込エピタキシャルによりＰ＋埋込領域３１２とＮ＋埋込領域３１４が形成され、その上に、それぞれＰウエル３１６とＮウエル３１８が形成されている。該Ｐウエル３１６とＮウエル３１８は、例えばＬＯＣＯＳ３２０で分離されている。各ウエル３１６、３１８上には、それぞれ、ソース領域３２２、ドレイン領域３２４及びゲート電極３２６を形成することにより、高耐圧のトランジスタがマトリクス状に形成されている。
【００７４】
該トランジスタ部分を覆う第１層間絶縁膜３３０上には、例えばアルミニウム（Ａｌ）系材料の第１配線層３３２が形成されている。該第１配線層３３２を覆う第２層間絶縁膜３３４上には、例えばＡｌ系材料の第２配線層３３６が形成されている。該第２配線層３３６を覆う第３層間絶縁膜３３８上には、例えばＡｌ系材料の第３配線層３４０が形成されている。該第３配線層３４０を覆う第４層間絶縁膜（最上層間絶縁膜）３４２の表面は、第１発明によりＣＭＰ法で研磨して平坦化されると共に、第２発明によりチップ保護性が持たされ、その上には、第２発明により、例えばＴｉＮ／Ｔｉ材料の第４配線層（最上配線層）３４４が形成されている。この第４配線層３４４は、チップ上に配置される液晶の画素電極層となっており、その上には、チップ保護膜（第１発明の最上絶縁膜）３４６を形成することができる。又、第２発明の実施形態のように、ＴｉＮは腐食に強い材料であるので、チップ保護膜を形成しなくてもよい。更に、第３実施形態のように最上配線層３４４を形成後に、酸化ケイ素等の絶縁膜を堆積し、該絶縁膜を最上配線層と実質上同一の高さまで除去し、該最上層配線間に該絶縁膜を形成することによってチップ表面を平坦化してもよい。
【００７５】
前記半導体基板３１０から、このチップ保護膜３４６まで（又はチップ保護膜を形成しないときは第４配線層３４４迄）に液晶駆動用のチップ３４８が構成されており、このチップ３４８の上に液晶部３５０が配置される。該液晶部３５０は具体的には、鏡面仕上げされたチップ３４８の保護膜（又は第４配線層３４４）上に形成される、入射光を反射するための、反射面が平坦化された誘電体反射膜３５２と、その上に間隔をあけて配置される透明電極３５４と、前記誘電体反射膜３５２と透明電極３５４との間に封入された液晶３５６と、前記透明電極器３５４上に配置される液晶保護用のガラス３５８を用いて構成されている。ここで誘電体反射膜３５２は、例えば電子ビーム蒸着法で形成した酸化チタンが用いられる。酸化チタンは屈折率が高く、光の反射膜として用いるのには好適であるが、多孔質な膜であり、又絶縁性も悪くチップ保護膜としての機能は持たない。
【００７６】
この液晶表示装置においては、ガラス表面から矢印Ａ方向に入射するＳ偏光の入射光を、平坦化された誘電体反射膜３５２で再び表面方向に反射する際に、Ｓ＋Ｐ偏光の反射光の強度を、チップ３４８に画素毎にマトリクス状に形成されたトランジスタの駆動状態を変化させることにより液晶の配列状態を変えて変化させ、画像を形成するようにされている。
【００７７】
第１、第２発明が採用されたチップ３４８以外の構成及び作用は、公知のＳｉチップベースド液晶と同じであるので、詳細な説明は省略する。
【００７８】
なお、本実施形態においては、第１、第２発明が、反射型液晶表示装置に適用されていたが、第１、第２発明の適用対象は、これに限定されない。
【００７９】
【発明の効果】
第１発明によれば、最上配線層上に、薄く且つその表面が極めて平坦な鏡面状平坦面を有する絶縁膜が形成されている半導体チップを提供することができる。
【００８０】
又、第２発明によれば、チップに直接他の部品や装置を電気的に接続させることができ、しかもチップ内部が十分に保護されている耐腐食性に優れた半導体チップを提供することができる。
【００８１】
更に、第３発明によれば、チップと一体的に形成された反射型液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態で、第３層間絶縁膜までを形成した工程を示す部分断面図
【図２】第１実施形態で、第３配線を形成した工程を示す部分断面図
【図３】第１実施形態で、第４（最上）層間絶縁膜を形成し、その表面を平坦化させ且つヴィアホールを形成した工程を示す部分断面図
【図４】第１実施形態で、第４（最上）配線層を形成した工程を示す部分断面図
【図５】第１実施形態で、第１及び第２の絶縁膜を形成した工程を示す部分断面図
【図６】第１実施形態で、第２の絶縁膜を研磨した工程を示す部分断面図
【図７】第１実施形態で、第３の絶縁膜を形成した工程を示す部分断面図
【図８】第１実施形態で、ボンディングパッド部の窓明けを形成した工程を示す部分断面図
【図９】本発明の第２実施形態で、ＭＯＳトランジスタを形成した工程を示す部分断面図
【図１０】第２実施形態で、第１層間絶縁膜を形成した工程を示す部分断面図
【図１１】第２実施形態で、第１配線層を形成した工程を示す部分断面図
【図１２】第２実施形態で、第２層間絶縁膜形成用のｐ−ＴＥＯＳ膜を堆積した工程を示す部分断面図
【図１３】第２実施形態で、第２層間絶縁膜の平坦面上にチップ保護膜を形成した工程を示す部分断面図
【図１４】第２実施形態で、第２層間絶縁膜にヴィアホールを形成した工程を示す部分断面図
【図１５】第２実施形態の半導体チップの要部を示す部分断面図
【図１６】本発明の第３実施形態における一製造工程を示す部分断面図
【図１７】第３実施形態の半導体装置の要部を示す部分断面図
【図１８】本発明の第４実施形態の半導体装置の要部を示す部分断面図
【図１９】本発明の第５実施形態の反射型液晶表示装置の要部を示す部分断面図
【図２０】従来法の問題点を説明するための部分断面図
【図２１】従来の半導体装置の要部を示す部分断面図
【符号の説明】
１１０、２１０、３１０…半導体基板
１１２、２１２、３２０…ＬＯＣＯＳ
１１４、２１６、３３０…第１層間絶縁膜
１１６、３３４…第２層間絶縁膜
１１８、３３８…第３層間絶縁膜
１２０、２１４、３２６…ゲート電極
１２２、２１８、３３２…第１配線層
１２４、２２６、３３６…第２配線層
１２６、３４０…第３配線層
１２６Ａ、２３０…ボンディングパッド
１２８、２２２、３４２…最上層間絶縁膜
１３０、２２４…ヴィアホール
１３２、２２６、３４４…最上配線層
１３４…第１の絶縁膜
１３６…第２の絶縁膜
１３８…第３の絶縁膜
１４０…パッシベーション膜（最上絶縁膜）
２２０…Ｐ−ＴＥＯＳ膜
２２１、３４６…チップ保護膜
２２８…絶縁膜
３４８…チップ
３５０…液晶部
３５４…液晶
【図１】
0004222525.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004222525.tif 000009
【図９】
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【図１０】
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【図１１】
0004222525.tif 000012
【図１２】
0004222525.tif 000013
【図１３】
0004222525.tif 000014
【図１４】
0004222525.tif 000015
【図１５】
0004222525.tif 000016
【図１６】
0004222525.tif 000017
【図１７】
0004222525.tif 000018
【図１８】
0004222525.tif 000019
【図１９】
0004222525.tif 000020
【図２０】
0004222525.tif 000021
【図２１】
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