(57)【特許請求の範囲】
【請求項１】
互いに対向して概ね平行して配置されるとともに、１対のシェアードスイッチゲートによって複数に分割されたビット線対と、前記ビット線対の延進方向に対して概ね直交する方向に配置されたワード線と、前記ビット線と前記ワード線の各交点にアレイ状に配置されたダイナミック型メモリセルと、前記ビット線対の電位差を増幅するとともに再書込みを行うセンスアンプと、前記ビット線対に対して所定の電圧を供給するプリチャージゲートと、前記プリチャージゲートと同時に導通状態になり、ビット線対のプリチャージレベルをバランスさせるイコライズゲートからなる、ハーフプリチャージ方式のダイナミック型ＲＡＭであり、第１の電圧と前記第１の電圧よりも大きい第２の電圧と接地電位が供給され、前記シェアードゲート、前記ワード線、前記プリチャージゲート及びイコライズゲートには前記第２の電圧が供給され、前記センスアンプ及び周辺回路に前記第１の電圧が供給され、ビット線の高レベル電圧が前記第１の電圧となり、低レベルの電圧が接地電位となり、前記第１の電圧、第２の電圧、接地電位の電圧値、及び前記第１の電圧、第２の電圧及び接地電位のそれぞれに接続された抵抗手段の抵抗比に依存した出力電圧を得る電圧発生回路を具備し、前記電圧発生回路の出力をビット線プリチャージ電圧として供給することを特徴とする半導体記憶装置であって、一端が第１の電源に接続された第１の抵抗手段と、ダイオード形状にされた第１のＮ型ＭＯＳＦＥＴと、ダイオード形状にされた第１のＰ型ＭＯＳＦＥＴと、一端が接地電位に接続された第２の抵抗手段とが、上記の順に直列接続され、一端が第２の電源に接続された第３の抵抗手段の他端が、前記第１のＰ型ＭＯＳＦＥＴと前記第２の抵抗手段との接点に並列接続されてなる分圧回路と、前記第１のＮ型ＭＯＳＦＥＴの共通接続されたゲート、ドレインにそのゲートが接続され、ドレインが前記第１の電源に接続された第２のＮ型出力ＭＯＳＦＥＴと、前記第１のＰ型ＭＯＳＦＥＴの共通接続されたゲート、ドレインにそのゲートが接続され、ドレインが接地電位に接続された第２のＰ型出力ＭＯＳＦＥＴからなり、前記第１の電源電圧と、前記第２の電源電圧と、前記第１〜第３の抵抗手段の抵抗値によって決まる電圧によって、前記第２のＮ型出力ＭＯＳＦＥＴと、前記第２のＰ型出力ＭＯＳＦＥＴの共通化されたソースからの出力電圧を得るものとした電圧発生回路を具備することを特徴とする半導体記憶装置。
【請求項２】
互いに対向して概ね平行して配置されるとともに、１対のシェアードスイッチゲートによって複数に分割されたビット線対と、前記ビット線対の延進方向に対して概ね直交する方向に配置されたワード線と、前記ビット線と前記ワード線の各交点にアレイ状に配置されたダイナミック型メモリセルと、前記ビット線対の電位差を増幅するとともに再書込みを行うセンスアンプと、前記ビット線対に対して所定の電圧を供給するプリチャージゲートと、前記プリチャージゲートと同時に導通状態になり、ビット線対のプリチャージレベルをバランスさせるイコライズゲートからなる、ハーフプリチャージ方式のダイナミック型ＲＡＭであり、第１の電圧と前記第１の電圧よりも大きい第２の電圧と接地電位が供給され、前記シェアードゲート、前記ワード線、前記プリチャージゲート及びイコライズゲートには前記第２の電圧が供給され、前記センスアンプ及び周辺回路に前記第１の電圧が供給され、ビット線の高レベル電圧が前記第１の電圧となり、低レベルの電圧が接地電位となり、前記第１の電圧、第２の電圧、接地電位の電圧値、及び前記第１の電圧、第２の電圧及び接地電位のそれぞれに接続された抵抗手段の抵抗比に依存した出力電圧を得る電圧発生回路を具備し、前記電圧発生回路の出力をビット線プリチャージ電圧として供給することを特徴とする半導体記憶装置であって、一端が前記第１の電源に接続された第７の抵抗手段の他端と、一端が接地電位に接続された第８の抵抗手段の他端と、一端が前記第２の電源に接続された第９の抵抗手段の他端とが共通に接続され、前記共通接点の電圧が分圧回路の出力となり、さらに第１の差動増幅器と第５のＰ型ＭＯＳＦＥＴからなる電圧複製回路を備え、前記電圧複製回路は、前記分圧回路の出力が前記第１の差動増幅器の一端に供給され、前記第５のＰ型ＭＯＳＦＥＴのソース端子が前記第１の差動増幅器の他端子に接続され、前記第１の電圧が前記第５のＰ型ＭＯＳＦＥＴのドレイン端子に供給され、前記第１の差動増幅器の出力が前記第５のＰ型ＭＯＳＦＥＴのゲート端子に供給され、前記第５のＰ型ＭＯＳＦＥＴのソース端子の電圧を電圧発生回路出力電圧とし、前記電圧発生回路出力電圧は前記分圧回路の出力電圧と等しくなることを特徴とする半導体記憶装置。
【請求項３】
互いに対向して概ね平行して配置されるとともに、１対のシェアードスイッチゲートによって複数に分割されたビット線対と、前記ビット線対の延進方向に対して概ね直交する方向に配置されたワード線と、前記ビット線と前記ワード線の各交点にアレイ状に配置されたダイナミック型メモリセルと、前記ビット線対の電位差を増幅するとともに再書込みを行うセンスアンプと、前記ビット線対に対して所定の電圧を供給するプリチャージゲートと、前記プリチャージゲートと同時に導通状態になり、ビット線対のプリチャージレベルをバランスさせるイコライズゲートからなる、ハーフプリチャージ方式のダイナミック型ＲＡＭであり、第１の電圧と前記第１の電圧よりも大きい第２の電圧と接地電位が供給され、前記シェアードゲート、前記ワード線、前記プリチャージゲート及びイコライズゲートには前記第２の電圧が供給され、前記センスアンプ及び周辺回路に前記第１の電圧が供給され、ビット線の高レベル電圧が前記第１の電圧となり、低レベルの電圧が接地電位となり、前記第１の電圧、第２の電圧、接地電位の電圧値に依存した出力電圧を得る電圧発生回路を具備し、前記電圧発生回路の出力をビット線プリチャージ電圧として供給することを特徴とする半導体記憶装置であって、ゲートが前記第２の電源に接続され、ドレインが前記第１の電源に接続された第７のＮ型しきい値参照ＭＯＳＦＥＴのソースに一端が接続された第１４の抵抗手段と、ダイオード形状にされた第８のＮ型ＭＯＳＦＥＴと、ダイオード形状にされた第８のＰ型ＭＯＳＦＥＴと、一端が接地電位に接続された第１５の抵抗手段とが、上記の順に直列接続されてなる分圧回路と、前記第８のＮ型ＭＯＳＦＥＴの共通接続されたゲート、ドレインにそのゲートが接続され、ドレインが前記第１の電源に接続された第１２のＮ型出力ＭＯＳＦＥＴと、前記第８のＰ型ＭＯＳＦＥＴの共通接続されたゲート、ドレインにそのゲートが接続され、ドレインが接地電位に接続された第１２のＰ型出力ＭＯＳＦＥＴからなり、前記第１の電源電圧と、前記第２の電源電圧と、前記第１４、第１５の抵抗手段の抵抗値によって決まる電圧によって、前記第１２のＮ型出力ＭＯＳＦＥＴと、前記第１２のＰ型出力ＭＯＳＦＥＴの共通化されたソースからの出力電圧を得るものとした電圧発生回路を具備することを特徴とする半導体記憶装置。
【請求項４】
互いに対向して概ね平行して配置されるとともに、１対のシェアードスイッチゲートによって複数に分割されたビット線対と、前記ビット線対の延進方向に対して概ね直交する方向に配置されたワード線と、前記ビット線と前記ワード線の各交点にアレイ状に配置されたダイナミック型メモリセルと、前記ビット線対の電位差を増幅するとともに再書込みを行うセンスアンプと、前記ビット線対に対して所定の電圧を供給するプリチャージゲートと、前記プリチャージゲートと同時に導通状態になり、ビット線対のプリチャージレベルをバランスさせるイコライズゲートからなる、ハーフプリチャージ方式のダイナミック型ＲＡＭであり、第１の電圧と前記第１の電圧よりも大きい第２の電圧と接地電位が供給され、前記シェアードゲート、前記ワード線、前記プリチャージゲート及びイコライズゲートには前記第２の電圧が供給され、前記センスアンプ及び周辺回路に前記第１の電圧が供給され、ビット線の高レベル電圧が前記第１の電圧となり、低レベルの電圧が接地電位となり、前記第１の電圧、第２の電圧、接地電位の電圧値に依存した出力電圧を得る電圧発生回路を具備し、前記電圧発生回路の出力をビット線プリチャージ電圧として供給することを特徴とする半導体記憶装置であって、ゲートが前記第２の電源に接続され、ドレインが前記第１の電源に接続された第１３のＮ型しきい値参照ＭＯＳＦＥＴのソースに一端が接続された第１６の抵抗手段の他端と、一端が接地電位に接続された第１７の抵抗手段の他端とが共通に接続され、前記共通接点の電圧が出力となる分圧回路と、さらに第４の差動増幅器と第１３のＰ型ＭＯＳＦＥＴからなる電圧複製回路を備え、前記電圧複製回路は、前記分圧回路の出力が前記第４の差動増幅器の一端に供給され、前記第１３のＰ型ＭＯＳＦＥＴのソース端子が前記第４の差動増幅器の他端子に接続され、前記第１の電圧が前記第１３のＰ型ＭＯＳＦＥＴのドレイン端子に供給され、前記第４の差動増幅器の出力が前記第１３のＰ型ＭＯＳＦＥＴのゲート端子に供給され、前記第１３のＰ型ＭＯＳＦＥＴのソース端子の電圧を電圧発生回路出力電圧とし、前記電圧発生回路出力電圧は前記分圧回路の出力電圧と等しくなることを特徴とする半導体記憶装置。
【請求項５】
請求項３〜４のいずれかに記載の半導体記憶装置であって、前記第５、第７、第１３のＮ型しきい値参照ＭＯＳＦＥＴは、同一チップ上に形成されるＮＭＯＳシェアードスイッチトランジスタと同一のプロセスによって同一寸法に形成され、同一の動作特性及び同一しきい電圧を有するものであることを特徴とする半導体記憶装置。
【請求項６】
請求項３〜４のいずれかに記載の半導体記憶装置であって、前記第５、第７、第１３のＮ型しきい値参照ＭＯＳＦＥＴは、同一チップ上に形成されるＮＭＯＳメモリアクセストランジスタと同一のプロセスによって同一寸法に形成され、同一の動作特性及び同一しきい電圧を有するものであることを特徴とする半導体記憶装置。
【請求項７】
前記第１〜第１７の抵抗手段が、すべてポリシリコン抵抗もしくは拡散層抵抗によって構成される請求項１〜４いずれか一項記載の半導体記憶装置。
【請求項８】
前記第１、第２、第４、第５、第７、第９、第１０、第１２、第１４、第１６の抵抗手段が、ゲートに接地電位が与えられているＰ型ＭＯＳＦＥＴであり、前記第３、第６、第８、第１１、第１３、第１５、第１７の抵抗手段は、ゲートに前記第１の電源が与えられているＮ型ＭＯＳＦＥＴである請求項１〜４いずれか一項記載の半導体記憶装置。
【請求項９】
前記第１〜第１７の抵抗手段が、すべてデプレッション型トランジスタによって構成される請求項１〜４いずれか一項記載の半導体記憶装置。
【請求項１０】
前記電圧発生回路はビット線プリチャージ電圧として供給するものであることを特徴とする請求項１〜４または６〜９のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にダイナミック型ＲＡＭ（ランダム・アクセス・メモリ、以下単にＤＲＡＭと略す）の電源構成に関するものである。
【０００２】
【従来の技術】
近年、高集積で低消費電力なＤＲＡＭを実現する方法として、２対のビット線を１つのセンスアンプで共有するシェアードセンス方式を用い、さらにビット線のプリチャージ電位を電源電圧ＶＤＤの半分の１/２ＶＤＤに設定する１/２ＶＤＤプリチャージ方式を組み合わせた構成を有するＤＲＡＭが用いられている。
【０００３】
以下に従来の代表的な１/２ＶＤＤプリチャージシェアードセンス方式ＤＲＡＭの構成について説明する。
【０００４】
図８は従来の代表的な１/２ＶＤＤプリチャージシェアードセンス方式ＤＲＡＭの構成の概略を示すものである。図８において、８０はビット線プリチャージ回路、８１はクロスカップリング型センスアンプ、８２はビット線プリチャージ電圧発生回路、ＶＤＤは第１電源電圧、ＶＢＰはビット線プリチャージ電圧、ＶＣＰはメモリセルプレート電極電圧、ＢＬＬ,ＮＢＬＬ,ＢＬＲ,ＮＢＬＲはセルアレイ部ビット線、ＳＢＬ,ＮＳＢＬはセンスアンプ部ビット線、ＳＡＮ,ＳＡＰはセンスアンプ駆動電源線、ＷＬ０,ＷＬ１はワード線、ＰＲはビット線プリチャージ信号線、ＳＨＲＬ,ＳＨＲＲはシェアードセンスアンプ分離信号線、ＱＮ８００〜ＱＮ８１２はＮＭＯＳトランジスタ、ＱＰ８０〜８３はＰＭＯＳトランジスタ、Ｃ８０,Ｃ８１はメモリセル容量、Ｒ８０,Ｒ８１は抵抗器であって、ＮＭＯＳメモリアクセストランジスタＱＮ８００,ＱＮ８０１とそれに直列に接続されるメモリセル容量Ｃ８０,Ｃ８１とからなるメモリセルと、ＮＭＯＳトランジスタＱＮ８０２〜ＱＮ８０４から成るプリチャージ回路８０と、ＮＭＯＳトランジスタＱＮ８０５,ＱＮ８０６から成る第１の分離回路と、ＮＭＯＳトランジスタＱＮ８０７,ＱＮ８０８とＰＭＯＳトランジスタＱＰ８０,ＱＰ８１から成るクロスカップリングＣＭＯＳ増幅回路(センスアンプ)８１と、ＮＭＯＳトランジスタＱＮ８０９,ＱＮ８１０から成る第２の分離回路と、第１電源電圧ＶＤＤを抵抗器Ｒ８０,Ｒ８１、ＮＭＯＳトランジスタＱＮ８１１、ＰＭＯＳトランジスタＱＰ８２からなるバイアス回路と、ＮＭＯＳトランジスタＱＮ８１２とＰＭＯＳトランジスタＱＰ８３からなるプッシュプル出力バッファから構成されるビット線プリチャージ電圧発生回路８２を含んでいる。
【０００５】
ＤＲＡＭ外部からは第１の電圧と第２の電圧の２電源が供給されており、第１の電圧ＶＤＤはセンスアンプ８１に供給される。ロウアドレスデコーダ、カラムスイッチ回路、カラムアドレスデコーダ、メインアンプ等の増幅回路等にも電源電圧ＶＤＤが供給される。第１の電圧よりも大きい第２の電圧ＶＰＰは、ワード線ＷＬ０,ＷＬ１やシェアードセンスアンプ分離信号線ＳＨＲＬ,ＳＨＲＲ、ビット線プリチャージ信号線ＰＲに供給される。
【０００６】
センスアンプ８１はＮＭＯＳ駆動信号線ＳＡＮ及びＰＭＯＳ駆動信号線ＳＡＰによって駆動される。第１、第２の分離回路は、それぞれシェアードセンスアンプ分離信号線ＳＨＲＬ、ＳＨＲＲにゲートによって制御され、センスアンプ８１をビット線ＢＬＬ(ＮＢＬＬ)とＢＬＲ(ＮＢＬＲ)の一方に接続する。ビット線プリチャージ回路８０はビット線プリチャージ信号線ＰＲによってゲート制御され、ビット線をビット線プリチャージ電圧ＶＢＰに設定する。
【０００７】
センスアンプ８１をアクティブにするとき、ＮＭＯＳ駆動信号線ＳＡＮ及びＰＭＯＳ駆動信号線ＳＡＰはそれぞれ第１の電圧ＶＤＤ及び接地電圧ＶＳＳに駆動される。これによってセンスアンプで増幅した際のビット線ＳＢＬ,ＮＳＢＬの高電位側電位はＶＤＤ、低電位側電位は接地電位ＶＳＳとなる。通常、ビット線プリチャージ電圧ＶＢＰはビット線プリチャージ電圧発生回路８２において、抵抗器Ｒ８０,Ｒ８１の抵抗値を等しく、ＮＭＯＳトランジスタＱＮ８１１と８１２及びＱＰ８２と８３のしきい電圧を等しくすることによって、第１の電圧ＶＤＤと接地電圧ＶＳＳの中心の電位、１/２ＶＤＤに設定される。
【０００８】
【発明が解決しようとする課題】
しかしながら前記構成において、内部昇圧回路を省いてチップ面積を縮小し、電源効率を上げるために、前記第１の電圧と前記第２の電圧を独立に外部から供給する場合、電源電圧の変動によって第２の電圧ＶＰＰ<ＶＤＤ+ＶＴＮ(ＶＴＮ:シェアードゲートトランジスタ、メモリアクセストランジスタしきい電圧)となる状況が生じ得る。もちろん第２の電圧を第１の電圧の電圧からＤＲＡＭ内部で昇圧して生成する際も、昇圧回路の設計いかんでは上記と同様の状況が生じ得る。このとき、メモリセルへの”Ｈ”レベル再書き込み電位が第１の電圧ＶＤＤよりも小さくなり、”Ｈ”レベル読み出し動作のマージンが少なくなることが問題となる。このことを図８,９を用い、以下において説明する。
【０００９】
図９は前記図８の動作電圧を模式的に示すものである。図９においてＶＤＤは前記第１の電圧、ＶＰＰは前記第２の電圧、ＶＢＰは前記ビット線プリチャージ電圧、ＶＳＳは接地電圧、ＢＬＬ，ＮＢＬＬはメモリアレイ部ビット線対電圧、ＳＢＬ,ＮＳＢＬはセンスアンプ部ビット線対電圧、ＳＨＲＬは選択シェアードゲート制御信号電圧、ＷＬ０は選択ワード線電圧、ΔＶは読み出し電位差、ＶＴＮはシェアードゲートトランジスタ、メモリアクセストランジスタのしきい電圧である。プリチャージ状態でビット線が１/２ＶＤＤにプリチャージされているとし、この状態から読み出し動作を開始する。まず、ＳＨＲＲの電位を０Ｖ,ＳＨＲＬの電位をＶＰＰ(<ＶＤＤ+ＶＴＮ)し、第１の分離回路を介してＢＬＬとＳＢＬ及びＮＢＬＬとＮＳＢＬがそれぞれ接続されるようにしてから、ＷＬ０を第２の電圧ＶＰＰとしてメモリアクセストランジスタＱＮ１をアクティブとし、ＢＬＬに”Ｈ”のデータを読み出し、引き続きＳＡＮとＳＡＰをそれぞれＶＤＤ、ＶＳＳとしてセンスアンプ９２をアクティブにすると、ＳＢＬは第１の電圧ＶＤＤに、ＮＳＢＬは接地電圧ＶＳＳに増幅される。しかしながら第１の分離回路のＮＭＯＳゲート電圧ＶＰＰが低いためにＢＬＬの電位はＶＰＰ-ＶＴＮ(<ＶＤＤ)、ＮＢＬＬの電位はＶＳＳとなる。また、前記メモリアクセストランジスタも第２の電源ＶＰＰで駆動されているため、メモリセルアクセストランジスタのしきい電圧がシェアードゲートトランジスタのしきい電圧よりも高い場合は、メモリセルキャパシタＣ１に書き込まれる再書き込み電位はメモリセルアクセストランジスタによって制限されることとなる。
【００１０】
今ビット線容量をＣＢＬ、メモリセル”Ｈ”レベル書き込み電位ＶＭＨとしたときの読み出し電位差ΔＶＨは、ΔＶＨ=Ｃ１/(Ｃ１+ＣＢＬ)ｘ(ＶＭＨ-ＶＢＬ)であり、一方、メモリセル”Ｌ”レベル書き込み電位を０Ｖとしたときの読み出し電位差ΔＶＬは、ΔＶＬ=Ｃ１/(Ｃ１+ＣＢＬ)ｘＶＢＰとなる。つまりＶＢＰ=ＶＭＨ/２となるとき、ΔＶＨ=ΔＶＬとなり、読み出しマージンが最大になる。また、上式からＶＢＰ=１/２ＶＤＤで、メモリセルへの”Ｈ”レベル書き込み電位ＶＨ<ＶＤＤの時に、”Ｈ”レベル読み出し電位差が”Ｌ”レベルのそれと比べて減少する、つまり”Ｈ”レベルの読み出しマージンが減少することがわかる。
【００１１】
第２の電圧ＶＰＰ<ＶＤＤ+ＶＴＮとするとき、”Ｈ”レベルデータの読み出しマージンが小さくなる問題はシェアードゲートがなく、１ビット線ペアに対して直接センスアンプが接続される１/２ＶＤＤプリチャージ方式のＤＲＡＭにおいても生じる。つまり、ビット線の電位がＶＤＤであったとしても、ワード線の電位ＶＰＰが低いために、実質的にメモリセルキャパシタに書き込まれる電位はＶＰＰ-ＶＴＮ(<ＶＤＤ)であり、”Ｈ”レベル再書き込みレベルが減少する。よって”Ｈ”レベルデータの読み出しマージンが小さくなることとなる。
【００１２】
本発明は、上記の従来の問題点を解決するもので、ビット線プリチャージ電位を第１の電圧ＶＤＤ及び第２の電圧ＶＰＰとから生成することによって、”Ｈ”レベルデータに対する読み出し時のマージンを広げることができる半導体記憶装置を提供することを目的とする。
【００１７】
本発明の請求項１記載の半導体記憶装置は、互いに対向して概ね平行して配置されるとともに、１対のシェアードスイッチゲートによって複数に分割されたビット線対と、前記ビット線対の延進方向に対して概ね直交する方向に配置されたワード線と、前記ビット線と前記ワード線の各交点にアレイ状に配置されたダイナミック型メモリセルと、前記ビット線対の電位差を増幅するとともに再書込みを行うセンスアンプと、前記ビット線対に対して所定の電圧を供給するプリチャージゲートと、前記プリチャージゲートと同時に導通状態になり、ビット線対のプリチャージレベルをバランスさせるイコライズゲートからなる、ハーフプリチャージ方式のダイナミック型ＲＡＭであり、第１の電圧と前記第１の電圧よりも大きい第２の電圧と接地電位が供給され、前記シェアードゲート、前記ワード線、前記プリチャージゲート及びイコライズゲートには前記第２の電圧が供給され、前記センスアンプ及び周辺回路に前記第１の電圧が供給され、ビット線の高レベル電圧が前記第１の電圧となり、低レベルの電圧が接地電位となり、前記第１の電圧、第２の電圧、接地電位の電圧値、及び前記第１の電圧、第２の電圧及び接地電位のそれぞれに接続された抵抗手段の抵抗比に依存した出力電圧を得る電圧発生回路を具備し、前記電圧発生回路の出力をビット線プリチャージ電圧として供給することを特徴とする半導体記憶装置であって、一端が第１の電源に接続された第１の抵抗手段と、ダイオード形状にされた第１のＮ型ＭＯＳＦＥＴと、ダイオード形状にされた第１のＰ型ＭＯＳＦＥＴと、一端が接地電位に接続された第２の抵抗手段とが、上記の順に直列接続され、一端が第２の電源に接続された第３の抵抗手段の他端が、前記第１のＰ型ＭＯＳＦＥＴと前記第２の抵抗手段との接点に並列接続されてなる分圧回路と、前記第１のＮ型ＭＯＳＦＥＴの共通接続されたゲート、ドレインにそのゲートが接続され、ドレインが前記第１の電源に接続された第２のＮ型出力ＭＯＳＦＥＴと、前記第１のＰ型ＭＯＳＦＥＴの共通接続されたゲート、ドレインにそのゲートが接続され、ドレインが接地電位に接続された第２のＰ型出力ＭＯＳＦＥＴからなり、前記第１の電源電圧と、前記第２の電源電圧と、前記第１〜第３の抵抗手段の抵抗値によって決まる電圧によって、前記第２のＮ型出力ＭＯＳＦＥＴと、前記第２のＰ型出力ＭＯＳＦＥＴの共通化されたソースからの出力電圧を得るものとした電圧発生回路を具備することを特徴とする。
【００１８】
この構成によって、本発明の半導体記憶装置は、前記第１の電圧と前記第２の電圧の値を抵抗手段によってレシオ分圧することによってビット線プリチャージ電圧を発生し、プッシュプル出力段を介して出力する。前記第１の電圧と前記第２の電圧に依存したプリチャージ参照電圧を発生することができるため、前記第２の電圧が減少する時にビット線プリチャージ電圧を下げることができ、”Ｈ”レベル読み出し動作マージンを大きくすることができる。また、出力段とバイアス段の電圧が等しい状態にある時には出力段のトランジスタに貫通電流が流れないために、低消費電力なビット線プリチャージ電圧発生回路が実現される。
【００２１】
本発明の請求項２記載の半導体記憶装置は、互いに対向して概ね平行して配置されるとともに、１対のシェアードスイッチゲートによって複数に分割されたビット線対と、前記ビット線対の延進方向に対して概ね直交する方向に配置されたワード線と、前記ビット線と前記ワード線の各交点にアレイ状に配置されたダイナミック型メモリセルと、前記ビット線対の電位差を増幅するとともに再書込みを行うセンスアンプと、前記ビット線対に対して所定の電圧を供給するプリチャージゲートと、前記プリチャージゲートと同時に導通状態になり、ビット線対のプリチャージレベルをバランスさせるイコライズゲートからなる、ハーフプリチャージ方式のダイナミック型ＲＡＭであり、第１の電圧と前記第１の電圧よりも大きい第２の電圧と接地電位が供給され、前記シェアードゲート、前記ワード線、前記プリチャージゲート及びイコライズゲートには前記第２の電圧が供給され、前記センスアンプ及び周辺回路に前記第１の電圧が供給され、ビット線の高レベル電圧が前記第１の電圧となり、低レベルの電圧が接地電位となり、前記第１の電圧、第２の電圧、接地電位の電圧値、及び前記第１の電圧、第２の電圧及び接地電位のそれぞれに接続された抵抗手段の抵抗比に依存した出力電圧を得る電圧発生回路を具備し、前記電圧発生回路の出力をビット線プリチャージ電圧として供給することを特徴とする半導体記憶装置であって、一端が前記第１の電源に接続された第７の抵抗手段の他端と、一端が接地電位に接続された第８の抵抗手段の他端と、一端が前記第２の電源に接続された第９の抵抗手段の他端とが共通に接続され、前記共通接点の電圧が分圧回路の出力となり、さらに第１の差動増幅器と第５のＰ型ＭＯＳＦＥＴからなる電圧複製回路を備え、前記電圧複製回路は、前記分圧回路の出力が前記第１の差動増幅器の一端に供給され、前記第５のＰ型ＭＯＳＦＥＴのソース端子が前記第１の差動増幅器の他端子に接続され、前記第１の電圧が前記第５のＰ型ＭＯＳＦＥＴのドレイン端子に供給され、前記第１の差動増幅器の出力が前記第５のＰ型ＭＯＳＦＥＴのゲート端子に供給され、前記第５のＰ型ＭＯＳＦＥＴのソース端子の電圧を電圧発生回路出力電圧とし、前記電圧発生回路出力電圧は前記分圧回路の出力電圧と等しくなることを特徴とする。
【００２２】
この構成によって、本発明の半導体集積回路は、前記第１の電圧と前記第２の電圧の値を抵抗手段によってレシオ分圧することによって、ビット線プリチャージ電圧を発生し、電圧複製回路を介して出力する。このため、前記第１の電圧と前記第２の電圧に依存したプリチャージ参照電圧を発生することができ、前記第２の電圧が減少する時にビット線プリチャージ電圧を下げることができるので、”Ｈ”レベル読み出し動作マージンを大きくすることができる。また、前記電圧複製回路は、前記ビット線プリチャージ参照電圧とビット線プリチャージ出力電圧の電圧差を差動増幅器によって検知するため、特にビット線プリチャージ参照電圧と出力電圧の電位差が微小であるときでもビット線プリチャージ電圧発生回路の出力電圧が前記ビット線プリチャージ参照電圧と等しくなるように高速に制御される。
【００２４】
この構成によって、本発明の半導体記憶装置は、前記第１の電圧と前記第２の電圧に依存したプリチャージ参照電圧を発生することができ、前記第２の電圧が減少する時にビット線プリチャージ電圧を下げることができるため、”Ｈ”レベル読み出し動作マージンを大きくすることができる。さらに、第１の電圧よりも第２の電圧が大きくなった場合に、ビット線プリチャージ電圧が上昇し、”Ｈ”レベル読み出し動作のマージンを狭めることがない。また、ビット線プリチャージ参照電圧とビット線プリチャージ出力電圧の電圧差を差動増幅器によって検知することで、特にビット線プリチャージ参照電圧と出力電圧の電位差が微小であるときでもビット線プリチャージ電源回路の出力電圧が前記ビット線プリチャージ参照電圧と等しくなるように高速に制御される。さらに、第１０〜第１３の抵抗手段及びしきい値参照トランジスタの特性を変えることでビット線プリチャージ電圧の前記第１及び第２の電圧依存性をそれぞれ独立に変えることができ、ビット線プリチャージ電圧設定の自由度が大きくできる。
【００２５】
本発明の請求項３記載の半導体記憶装置は、互いに対向して概ね平行して配置されるとともに、１対のシェアードスイッチゲートによって複数に分割されたビット線対と、前記ビット線対の延進方向に対して概ね直交する方向に配置されたワード線と、前記ビット線と前記ワード線の各交点にアレイ状に配置されたダイナミック型メモリセルと、前記ビット線対の電位差を増幅するとともに再書込みを行うセンスアンプと、前記ビット線対に対して所定の電圧を供給するプリチャージゲートと、前記プリチャージゲートと同時に導通状態になり、ビット線対のプリチャージレベルをバランスさせるイコライズゲートからなる、ハーフプリチャージ方式のダイナミック型ＲＡＭであり、第１の電圧と前記第１の電圧よりも大きい第２の電圧と接地電位が供給され、前記シェアードゲート、前記ワード線、前記プリチャージゲート及びイコライズゲートには前記第２の電圧が供給され、前記センスアンプ及び周辺回路に前記第１の電圧が供給され、ビット線の高レベル電圧が前記第１の電圧となり、低レベルの電圧が接地電位となり、前記第１の電圧、第２の電圧、接地電位の電圧値に依存した出力電圧を得る電圧発生回路を具備し、前記電圧発生回路の出力をビット線プリチャージ電圧として供給することを特徴とする半導体記憶装置であって、ゲートが前記第２の電源に接続され、ドレインが前記第１の電源に接続された第７のＮ型しきい値参照ＭＯＳＦＥＴのソースに一端が接続された第１４の抵抗手段と、ダイオード形状にされた第８のＮ型ＭＯＳＦＥＴと、ダイオード形状にされた第８のＰ型ＭＯＳＦＥＴと、一端が接地電位に接続された第１５の抵抗手段とが、上記の順に直列接続されてなる分圧回路と、前記第８のＮ型ＭＯＳＦＥＴの共通接続されたゲート、ドレインにそのゲートが接続され、ドレインが前記第１の電源に接続された第１２のＮ型出力ＭＯＳＦＥＴと、前記第８のＰ型ＭＯＳＦＥＴの共通接続されたゲート、ドレインにそのゲートが接続され、ドレインが接地電位に接続された第１２のＰ型出力ＭＯＳＦＥＴからなり、前記第１の電源電圧と、前記第２の電源電圧と、前記第１４、第１５の抵抗手段の抵抗値によって決まる電圧によって、前記第１２のＮ型出力ＭＯＳＦＥＴと、前記第１２のＰ型出力ＭＯＳＦＥＴの共通化されたソースからの出力電圧を得るものとした電圧発生回路を具備することを特徴とする。
【００２６】
この構成によって、本発明の半導体記憶装置は、前記第１の電圧と前記第２の電圧に依存したプリチャージ参照電圧を発生することができ、前記第２の電圧が減少する時にビット線プリチャージ電圧を下げることができるため、”Ｈ”レベル読み出し動作マージンを大きくすることができる。さらに、第１の電圧よりも第２の電圧が極端に大きくなった場合にも、ビット線プリチャージ電位が上昇し、”Ｈ”レベル読み出し動作のマージンを狭めることを無くすことができる。また、出力段とバイアス段の電圧が等しく、安定状態にある時には出力段のトランジスタに貫通電流が流れないために、低消費電力でかつ、小素子数、小面積のビット線プリチャージ電圧発生回路が実現される。
【００２７】
本発明の請求項４記載の半導体記憶装置は、互いに対向して概ね平行して配置されるとともに、１対のシェアードスイッチゲートによって複数に分割されたビット線対と、前記ビット線対の延進方向に対して概ね直交する方向に配置されたワード線と、前記ビット線と前記ワード線の各交点にアレイ状に配置されたダイナミック型メモリセルと、前記ビット線対の電位差を増幅するとともに再書込みを行うセンスアンプと、前記ビット線対に対して所定の電圧を供給するプリチャージゲートと、前記プリチャージゲートと同時に導通状態になり、ビット線対のプリチャージレベルをバランスさせるイコライズゲートからなる、ハーフプリチャージ方式のダイナミック型ＲＡＭであり、第１の電圧と前記第１の電圧よりも大きい第２の電圧と接地電位が供給され、前記シェアードゲート、前記ワード線、前記プリチャージゲート及びイコライズゲートには前記第２の電圧が供給され、前記センスアンプ及び周辺回路に前記第１の電圧が供給され、ビット線の高レベル電圧が前記第１の電圧となり、低レベルの電圧が接地電位となり、前記第１の電圧、第２の電圧、接地電位の電圧値に依存した出力電圧を得る電圧発生回路を具備し、前記電圧発生回路の出力をビット線プリチャージ電圧として供給することを特徴とする半導体記憶装置であって、ゲートが前記第２の電源に接続され、ドレインが前記第１の電源に接続された第１３のＮ型しきい値参照ＭＯＳＦＥＴのソースに一端が接続された第１６の抵抗手段の他端と、一端が接地電位に接続された第１７の抵抗手段の他端とが共通に接続され、前記共通接点の電圧が分圧回路の出力となり、さらに第４の差動増幅器と第１３のＰ型ＭＯＳＦＥＴからなる電圧複製回路を備え、前記電圧複製回路は、前記分圧回路の出力が前記第４の差動増幅器の一端に供給され、前記第１３のＰ型ＭＯＳＦＥＴのソース端子が前記第４の差動増幅器の他端子に接続され、前記第１の電圧が前記第１３のＰ型ＭＯＳＦＥＴのドレイン端子に供給され、前記第４の差動増幅器の出力が前記第１３のＰ型ＭＯＳＦＥＴのゲート端子に供給され、前記第１３のＰ型ＭＯＳＦＥＴのソース端子の電圧を電圧発生回路出力電圧とし、前記電圧発生回路出力電圧は前記分圧回路の出力電圧と等しくなることを特徴とする。
【００２８】
この構成によって、本発明の半導体記憶装置は、前記第１の電圧と前記第２の電圧に依存したプリチャージ参照電圧を発生することができ、前記第２の電圧が減少する時にビット線プリチャージ電圧を下げることができ、”Ｈ”レベル読み出し動作マージンを大きくすることができる。さらに、第１の電圧よりも第２の電圧が極端に大きくなった場合にも、ビット線プリチャージ電位が上昇し、”Ｈ”レベル読み出し動作のマージンを狭めることを無くすことができる。また、ビット線プリチャージ参照電圧とビット線プリチャージ出力電圧の電圧差を差動増幅器によって検知することで、特にビット線プリチャージ参照電圧と出力電圧の電位差が微小であるときでもビット線プリチャージ電源回路の出力電圧が前記ビット線プリチャージ参照電圧と等しくなるように高速に制御され、かつ小素子数、小面積のビット線プリチャージ電圧発生回路が実現される。
【００２９】
本発明の請求項５記載の半導体記憶装置は、請求項３〜４のいずれかに記載の半導体記憶装置であって、前記第５、第７、第１３のＮ型しきい値参照ＭＯＳＦＥＴは、同一チップ上に形成されるＮＭＯＳシェアードスイッチトランジスタと同一のプロセスによって同一寸法に形成され、同一の動作特性及び同一しきい電圧を有するものであることを特徴とする。
【００３０】
本発明の請求項６記載の半導体記憶装置は、請求項３〜４のいずれかに記載の半導体記憶装置であって、前記第５、第７、第１３のＮ型しきい値参照ＭＯＳＦＥＴは、同一チップ上に形成されるＮＭＯＳメモリアクセストランジスタと同一のプロセスによって同一寸法に形成され、同一の動作特性及び同一しきい電圧を有するものであることを特徴とする。
【００３１】
この構成によって、本発明の半導体記憶装置は、しきい値参照トランジスタをシェアードゲートトランジスタと同一プロセス、同一寸法に形成することによって、プロセスの変動、前記第１の電圧及び前記第２の電圧、温度の変動があったときも、しきい値モニタートランジスタのソース電圧はビット線”Ｈ”レベル電圧に自己整合的に一致する。前記しきい値モニタートランジスタのソース電圧を抵抗分圧する事によってビット線プリチャージ参照電圧を形成することによって、ビット線”Ｈ”電位とビット線プリチャージ電圧を一定値に保つことができるために、読み出しマージンが常に最大にできるビット線プリチャージ参照電圧が発生される。
【００３２】
この構成によって、本発明の半導体記憶装置は、しきい値参照トランジスタをメモリアクセストランジスタと同一プロセス、同一寸法に形成することによって、プロセスの変動、前記第１の電圧及び前記第２の電圧、温度の変動があったときも、しきい値モニタートランジスタのソース電圧はメモリ蓄積容量”Ｈ”レベル電圧に自己整合的に一致する。前記しきい値モニタートランジスタのソース電圧を抵抗分圧する事によってビット線プリチャージ参照電圧を形成することによって、メモリ蓄積容量”Ｈ”レベル電圧とビット線プリチャージ電圧を一定値に保つことができるために、読み出しマージンが常に最大にできるビット線プリチャージ参照電圧が発生される。
【００３３】
本発明の請求項７記載の半導体記憶装置は、前記第１〜第１７の抵抗手段が、すべてポリシリコン抵抗もしくは拡散層抵抗によって構成されていることを特徴とする。
【００３４】
この構成によって、本発明の半導体記憶装置は、プロセス条件等のばらつきでＮＭＯＳ，ＰＭＯＳのしきい値がばらついた場合でも、レシオ電圧として発生されるビット線プリチャージ電圧は一定とすることができる。
【００３７】
本発明の請求項８記載の半導体記憶装置は、前記第１、第２、第４、第５、第７、第９、第１０、第１２、第１４、第１６の抵抗手段が、ゲートに接地電位が与えられているＰ型ＭＯＳＦＥＴであり、前記第３、第６、第８、第１１、第１３、第１５、第１７の抵抗手段は、ゲートに前記第１の電源が与えられているＮ型ＭＯＳＦＥＴであることを特徴とする。
【００３８】
この構成によって、本発明の半導体記憶装置は、デプレッション型ＭＯＳトランジスタをポリシリコン抵抗や拡散層抵抗に置き換えることによって、小面積で高い抵抗値が得られる。このため、小面積なビット線プリチャージ電圧発生回路が実現される。また、ＮＭＯＳもしくはＰＭＯＳの一方の極性で抵抗が構成できるため、プロセス条件等のばらつきでＮＭＯＳ，ＰＭＯＳのしきい値がばらついた場合でも、レシオ電圧として発生されるビット線プリチャージ電圧は一定とすることができる。
【００３９】
本発明の請求項９記載の半導体記憶装置は、前記第１〜第１７の抵抗手段が、すべてデプレッション型トランジスタによって構成されていることを特徴とする。
【００４０】
この構成によって、本発明の半導体記憶装置は、抵抗値をヒューズトリミングで変化させることによってビット線プリチャージ電圧の設定電圧を微調整することができるために、プロセスばらつきが生じた場合も、プリチャージ電圧を所望の値に設定することができる。
【００４１】
本発明の請求項１０記載の半導体記憶装置は、前記電圧発生回路はビット線プリチャージ電圧として供給するものであることを特徴とする。
【００４２】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照しながら説明する。
【００４３】
本発明の一実施形態に係る半導体記憶装置の全体的な構成は、ビット線プリチャージ電圧発生回路を除いて、図８に従来例として示したものと同様である。第１の電源電圧ＶＤＤ、第２の電源電圧ＶＰＰも、従来例として示したものと同様に各部分に印加される。以下、本発明の一実施形態の半導体記憶装置のビット線プリチャージ電圧発生回路の詳細について説明する。
【００４４】
図１には、本発明によるビット線プリチャージ電圧発生回路の第１の実施例が示されている。図１においてＶＤＤは第１の電源電圧、ＶＰＰは第２の電源電圧、ＶＢＰはビット線プリチャージ電圧、ＱＮ１０,１１はＮＭＯＳトランジスタ、ＱＰ１０,１１はＰＭＯＳトランジスタ、Ｒ１０ａ,ｂ、Ｒ１１ａ,ｂ、Ｒ１２ａ,ｂは抵抗器、Ｈ１０〜１２はヒューズ、ａ,ｂはタップである。
【００４５】
図１のビット線プリチャージ電圧発生回路は、バイアス段とプッシュプル出力段で構成されており、ＱＮ１０,１１及びＱＰ１０,１１のトランジスタのしきい電圧ＶＴの絶対値が等しいとすると、ノードａ,ｂの電圧はそれぞれＶＢＰ+ＶＴ、ＶＢＰ-ＶＴとなり、出力電圧はＶＢＰで安定化する。出力電圧が変動しようとしても、出力段のＮＭＯＳトランジスタＱＮ２１,ＰＭＯＳトランジスタＱＰ２１のいずれか一方のトランジスタがオンとなり、その変動を抑える。実際はＱＰ１０のＮウェルはソースに接続されているのに対し、ＱＰ１１のＮウェルには前記第１の電源電圧が与えられており、ＰＭＯＳトランジスタＱＰ１１のしきい電圧の絶対値はＰＭＯＳトランジスタＱＰ１０のそれに比べて大きい。このため、出力電圧がＶＢＰで安定している時は、ＰＭＯＳトランジスタＱＰ１１は完全にオフでありとなり、出力段に貫通電流が流れない。また、バイアス段に流れる定常電流は抵抗器Ｒ１０ａ,ｂ、Ｒ１１ａ,ｂ、Ｒ１２ａ,ｂの抵抗値を大きくすることによって小さく抑えることができ、低消費電力のビット線プリチャージ電圧発生回路が構成できる。さらに、前記構成によって第１の電圧ＶＤＤと第２の電圧ＶＰＰの値に依存してビット線プリチャージ電圧ＶＢＰを変化させることができる。ビット線プリチャージ電圧ＶＢＰのＶＤＤ、ＶＰＰ依存性は抵抗器Ｒ１０ａ,ｂ、Ｒ１１ａ,ｂ、Ｒ１２ａ,ｂの抵抗値を変化させることによって変化させることができる。このため、第２の電圧ＶＰＰ<ＶＤＤ+ＶＴＮとなって、メモリセルの”Ｈ”レベル書き込み電圧が第１の電圧ＶＤＤを下回る時にも、ビット線プリチャージ電圧ＶＢＰが１/２ＶＤＤよりも低い電圧に設定することができ、”Ｈ”レベル書き込み情報の読み出しマージンを大きくすることができる。
【００４６】
また図２において、一方の端子が第２の電圧ＶＰＰに接続される抵抗器の他方の端子がタップｂに接続されているが、タップａに接続しても良く、それによってＶＢＰのＶＤＤ、ＶＰＰ依存性を変化させることができる。また、ビット線プリチャージ電圧ＶＢＰはヒューズを切断することによって調整することが出来る。なお、抵抗やヒューズの数が図中に示されるものに限定されないことは言うまでもない。
【００４７】
図２には、本発明によるビット線プリチャージ電圧発生回路の第２の実施例が示されている。図２において、ＶＤＤは第１の電源電圧、ＶＰＰは第２の電源電圧、ＶＢＰはビット線プリチャージ電圧、ＱＮ２０〜２２はＮＭＯＳトランジスタ、ＱＰ２０〜２３はＰＭＯＳトランジスタ、ａ,ｂはタップである。図１中に示される抵抗をトランジスタに置き換えた構成であり、その他の構成、動作は前記第１の実施例と同様なので、説明は省略する。
【００４８】
図３には、本発明によるビット線プリチャージ電圧発生回路の第３の実施例が示されている。図３において、３０は差動増幅器、ＶＤＤは第１の電源電圧、ＶＰＰは第２の電源電圧、ＶＲＥＦはビット線プリチャージ参照電圧、ＶＢＰはビット線プリチャージ電圧、ＱＰ３０はＰＭＯＳトランジスタ、Ｒ３０ａ〜ｃ、Ｒ３１ａ〜ｃ、Ｒ３２ａ〜ｃは抵抗器、Ｈ３０ａ,ｂ、Ｈ３１ａ,ｂ、Ｈ３２ａ,ｂはヒューズ、ａ〜ｇはタップである。
【００４９】
図３の回路は分圧段と出力バッファによって構成されている。分圧段の抵抗のレシオ電圧としてプリチャージ参照電圧ＶＲＥＦが生成され、参照電圧ＶＲＥＦと同電圧となるように出力電圧を素早くフィードバック制御する差動増幅器３０を介してビット線プリチャージ電圧ＶＢＰが出力される。ビット線プリチャージ電圧ＶＢＰのＶＤＤ、ＶＰＰ依存性は抵抗器Ｒ３０ａ〜ｃ、Ｒ３１ａ〜ｃ、Ｒ３２ａ〜ｃの抵抗値を変化させることによって変化させることができる。このため、第２の電圧ＶＰＰ<ＶＤＤ+ＶＴＮとなって、メモリセルの”Ｈ”レベル書き込み電圧が第１の電圧ＶＤＤを下回る時にも、ビット線プリチャージ電圧ＶＢＰが１/２ＶＤＤよりも低い電圧に設定することができ、”Ｈ”レベル書き込み情報の読み出しマージンを大きくすることができる。
【００５０】
またＶＲＥＦを出力するタップを図中ではｅとしているが、ａからｇのいずれの場所から取っても良く、それによってＶＢＰのＶＤＤ、ＶＰＰ依存性を変化させることができる。また、参照電圧ＶＲＥＦはヒューズを切断することによって調整することが出来る。なお、抵抗やヒューズ、タップの数が図中に示されるものに限定されないことは言うまでもない。
【００５１】
図４には、本発明によるビット線プリチャージ電圧発生回路の第４の実施例が示されている。図４において、ＶＤＤは第１の電源電圧、ＶＰＰは第２の電源電圧、ＶＲＥＦはビット線プリチャージ参照電圧、ＶＢＰはビット線プリチャージ電圧、４０は差動増幅器、ＱＰ４０〜４２はＰＭＯＳトランジスタ、ＱＮ４０はＮＭＯＳトランジスタである。図４は図３に示される抵抗をトランジスタに置き換えた構成であり、その他の構成、動作は前記第３の実施例と同様なので、説明は省略する。
【００５２】
図５には、本発明によるビット線プリチャージ電圧発生回路の第５の実施例が示されている。
【００５３】
図５において、５０,５１は差動増幅器、５２はインバーター、ＶＤＤは第１の電源電圧、ＶＰＰは第２の電源電圧、ＶＢＰはビット線プリチャージ電圧、ＶＲＥＦ１〜３はビット線プリチャージ参照電圧、ＱＮ５０〜ＱＮ５２はＮＭＯＳトランジスタ、ＱＰ５０はＰＭＯＳトランジスタ、Ｒ５０ａ,ｂ、Ｒ５１ａ,ｂ、Ｒ５２ａ,ｂ、Ｒ５３ａ,ｂは抵抗器、Ｈ５０〜５３はヒューズである。
【００５４】
図５のビット線プリチャージ電圧発生回路は、第１の電圧から第１のビット線プリチャージ参照電圧ＶＲＥＦ１を発生する第１のビット線プリチャージ参照電圧発生回路と第２の電圧から第２のビット線プリチャージ参照電圧ＶＲＥＦ２を発生する第２のビット線プリチャージ参照電圧発生回路と、ＶＲＥＦ１とＶＲＥＦ２のうちの低い方の電圧を第３のビット線プリチャージ参照電圧ＶＲＥＦ３として出力する比較回路と、ビット線プリチャージ電圧ＶＢＰがＶＲＥＦ３と同電圧となるように素早くフィードバック制御する出力バッファから構成される。
【００５５】
今例えば、抵抗器Ｒ５０ａ,ｂ、Ｒ５１ａ,ｂ、Ｒ５２ａ,ｂ、Ｒ５３ａ,ｂの抵抗値がすべて等しいとしたとき、第１のビット線プリチャージ参照電圧発生回路では第１の電圧を抵抗分割して第１のビット線プリチャージ参照電圧ＶＲＥＦ１=１/２ＶＤＤが出力されている。第２のビット線プリチャージ参照電圧発生回路ではＮＭＯＳトランジスタダイオードＱＮ５０のソース電圧を抵抗分割した第２のビット線プリチャージ参照電圧ＶＲＥＦ２が出力されている。
【００５６】
今、ＱＮ５０にはシェアードゲートトランジスタと同一プロセス、同一サイズに形成されたトランジスタ、つまり同一しきい値のトランジスタを用いる時を考える。この時、ＮＭＯＳトランジスタダイオードＱＮ５０のソース電圧はＶＰＰ-ＶＴＮ１(ＶＴＮ１:シェアードゲートトランジスタのしきい電圧)であり、ＶＲＥＦ２=(ＶＰＰ-ＶＴＮ１)/２である。差動増幅器５０はコンパレーターとして働き、第２の電圧ＶＰＰ>第１の電圧ＶＤＤ+ＶＴＮ１の時はビット線プリチャージ電圧ＶＢＰ=ＶＲＥＦ３=ＶＲＥＦ１=１/２ＶＤＤとなるのに対して、第２の電圧ＶＰＰ>第１の電圧ＶＤＤ+ＶＴＮ１の時はビット線プリチャージ電圧ＶＢＰ=ＶＲＥＦ３=ＶＲＥＦ２=(ＶＰＰ-ＶＴＮ１)/２となる。つまり、第１の電圧ＶＤＤ、第２の電圧ＶＰＰ及びトランジスタしきい電圧の温度、プロセスによる変動があったとしても、ビット線プリチャージ電圧ＶＢＰは常にビット線振幅の１/２の電圧に設定されることとなる。シェアードゲートトランジスタのしきい電圧がメモリセルトランジスタのしきい電圧よりも小さい時は、ビット線プリチャージ電圧がメモリセル書き込み電位の１/２に設定されるために、”Ｈ”レベル読み出し電位及び”Ｌ”レベル読み出し電位を等しくできるため、読み出しマージンを大きくすることができる。
【００５７】
また、ＱＮ５０にはメモリアクセストランジスタと同一プロセス、同一サイズに形成されたトランジスタ、つまり同一しきい値のトランジスタを用いることもできる。前記条件の時、ＮＭＯＳトランジスタダイオードＱＮ５０のソース電圧はＶＰＰ-ＶＴＮ２(ＶＴＮ２:メモリアクセストランジスタのしきい電圧)であり、ＶＲＥＦ２=(ＶＰＰ-ＶＴＮ１)/２である。差動増幅器５０はコンパレーターとして働き、第２の電圧ＶＰＰ>第１の電圧ＶＤＤ+ＶＴＮ２の時はビット線プリチャージ電圧ＶＢＰ=ＶＲＥＦ３=ＶＲＥＦ１=１/２ＶＤＤとなるのに対して、第２の電圧ＶＰＰ>第１の電圧ＶＤＤ+ＶＴＮ１の時はビット線プリチャージ電圧ＶＢＰ=ＶＲＥＦ３=ＶＲＥＦ２=(ＶＰＰ-ＶＴＮ２)/２となる。つまり、第１の電圧ＶＤＤ、第２の電圧ＶＰＰ及びトランジスタしきい電圧の温度、プロセスによる変動があったとしても、ビット線プリチャージ電圧ＶＢＰは常に”Ｈ”レベルのメモリ書き込み電圧の１/２の電圧に設定されることとなる。よって”Ｈ”レベル読み出し電位及び”Ｌ”レベル読み出し電位を等しくできるため、読み出しマージンを大きくすることができる。
【００５８】
ビット線プリチャージ電圧ＶＢＰはＱＮ５０のソース電圧を分圧する抵抗値の比を変えることによって調整できる。また図５に示すヒューズを切断することによっても調整することが出来る。なお、抵抗の素子数が図５に示されるものに限定されないことは言うまでもない。
【００５９】
図６には、本発明によるビット線プリチャージ電圧発生回路の第６の実施例が示されている。
【００６０】
図６において、ＶＤＤは第１の電源電圧、ＶＰＰは第２の電源電圧、ＶＢＰはビット線プリチャージ電圧、ＱＮ６０,６１はＮＭＯＳトランジスタ、ＱＰ６０,６１はＰＭＯＳトランジスタ、Ｒ６０ａ,ｂ、Ｒ６１ａ,ｂは抵抗器、Ｈ６０,６１はヒューズ、ａ,ｂはタップである。
【００６１】
図６のビット線プリチャージ電圧発生回路は、バイアス段とプッシュプル出力段で構成されており、ＱＮ６０,６１及びＱＰ６０,６１のトランジスタのしきい電圧ＶＴの絶対値が等しいとすると、ノードａ,ｂの電圧はそれぞれＶＢＰ+ＶＴ、ＶＢＰ-ＶＴとなり、出力電圧はＶＢＰで安定化する。出力電圧が変動しようとしても、出力段のトランジスタＱＮ２１,ＱＰ２１のいずれか一方のトランジスタがオンとなり、その変動を抑える。実際はＱＰ６０のＮウェルはソースに接続されているのに対し、ＱＰ６１のＮウェルには前記第１の電源電圧が与えられており、ＰＭＯＳトランジスタＱＰ６１のしきい電圧の絶対値はＰＭＯＳトランジスタＱＰ６０のそれに比べて大きい。このため、出力電圧がＶＢＰで安定している時は、ＰＭＯＳトランジスタＱＰ６１は完全にオフでありとなり、出力段に貫通電流が流れない。また、バイアス段に流れる定常電流は抵抗器Ｒ６０ａ,ｂ、Ｒ６１ａ,ｂの抵抗値を大きくすることによって小さく抑えることができ、低消費電力のビット線プリチャージ電圧発生回路が構成できる。
【００６２】
今、ＱＮ６０にはシェアードゲートトランジスタと同一プロセス、同一サイズに形成されたトランジスタ、つまり同一しきい値のトランジスタを用いることができる。前記条件の時、第２の電圧ＶＰＰ>ＶＤＤ+ＶＴＮ１(ＶＴＮ１:シェアードゲートトランジスタのしきい電圧)であるときは、ＱＮ６０のソース電位は第１の電圧ＶＤＤであり、第２の電圧ＶＰＰ<ＶＤＤ+ＶＴＮ１の場合、ＱＮ６０のソース電位はＶＰＰ-ＶＴＮ１となる。つまり、ＴＮ６０のソース電圧は常に”Ｈ”レベル書き込み時のビット線電位と自己整合的に一致する。よって、図６において抵抗器Ｒ６０ａ,ｂ、Ｒ６１ａ,ｂの抵抗が等しいとしたとき、第１の電圧ＶＤＤ、第２の電圧ＶＰＰ及びトランジスタしきい電圧の温度、プロセスによる変動があったとしても、ビット線プリチャージ電圧ＶＢＰは常にビット線振幅の１/２の電圧に設定されることとなる。シェアードゲートトランジスタのしきい電圧がメモリセルトランジスタのしきい電圧よりも小さい時は、ビット線プリチャージ電圧がメモリセル書き込み電位の１/２に設定されるために、”Ｈ”レベル読み出し電位及び”Ｌ”レベル読み出し電位を等しくできるため、読み出しマージンを大きくすることができる。
【００６３】
また、ＱＮ６０にはメモリアクセストランジスタと同一プロセス、同一サイズに形成されたトランジスタ、つまり同一しきい値のトランジスタを用いることができる。前記条件の時、第２の電圧ＶＰＰ>ＶＤＤ+ＶＴＮ２(ＶＴＮ２:メモリアクセストランジスタのしきい電圧)であるときは、ＱＮ６０のソース電位は第１の電圧ＶＤＤであり、第２の電圧ＶＰＰ<ＶＤＤ+ＶＴＮ２の場合、ＱＮ６０のソース電位はＶＰＰ-ＶＴＮ２となる。つまり、ＴＮ６０のソース電圧は常に”Ｈ”レベル書き込み時のビット線電位と自己整合的に一致する。図６において抵抗器Ｒ６０ａ,ｂ、Ｒ６１ａ,ｂの抵抗が等しいとしたとき、第１の電圧ＶＤＤ、第２の電圧ＶＰＰ及びトランジスタしきい電圧の温度、プロセスによる変動があったとしても、ビット線プリチャージ電圧ＶＢＰは常に”Ｈ”レベルのメモリ書き込み電圧の１/２の電圧に設定されることとなる。よって”Ｈ”レベル読み出し電位及び”Ｌ”レベル読み出し電位を等しくできるため、読み出しマージンを大きくすることができる。
【００６４】
ビット線プリチャージ電圧ＶＢＰはＱＮ６０のソース電圧を分圧する抵抗値の比を変えることによって調整できる。また図６に示すヒューズを切断することによっても調整することが出来る。なお、抵抗の素子数が図６に示されるものに限定されないことは言うまでもない。
【００６５】
図７において、ＶＤＤは第１の電源電圧、ＶＰＰは第２の電源電圧、ＶＢＰはビット線プリチャージ電圧、７０は差動増幅器、ＱＮ７０はＮＭＯＳトランジスタ、ＱＰ７０はＰＭＯＳトランジスタ、Ｒ７０ａ,ｂ、Ｒ７１ａ,ｂは抵抗器、Ｈ７０,７１はヒューズである。
【００６６】
ビット線プリチャージ参照電圧回路によって発生されるビット線プリチャージ参照電圧ＶＲＥＦは分圧段の抵抗のレシオ電圧としてプリチャージ参照電圧ＶＲＥＦが生成され、差動増幅器７０によって、ビット線プリチャージ電圧ＶＢＰは参照電圧ＶＲＥＦと同電圧となるように素早くフィードバック制御される。
【００６７】
今、ＱＮ７０にはシェアードゲートトランジスタと同一プロセス、同一サイズに形成されたトランジスタ、つまり同一しきい値のトランジスタを用いるとする。この時、第２の電圧ＶＰＰ>ＶＤＤ+ＶＴＮ１(ＶＴＮ１:シェアードゲートトランジスタのしきい電圧)であるときは、ＱＮ７０のソース電位は第１の電圧ＶＤＤであり、第２の電圧ＶＰＰ<ＶＤＤ+ＶＴＮ１の場合、ＱＮ７０のソース電位はＶＰＰ-ＶＴＮ１となる。つまり、ＴＮ７０のソース電圧は常に”Ｈ”レベル書き込み時のビット線電位と自己整合的に一致する。よって、図７において抵抗器Ｒ７０ａ,ｂ、Ｒ７１ａ,ｂの抵抗値が等しいとしたとき、第１の電圧ＶＤＤ、第２の電圧ＶＰＰ及びトランジスタしきい電圧の温度、プロセスによる変動があったとしても、ビット線プリチャージ電圧ＶＢＰは常にビット線振幅の１/２の電圧に設定されることとなる。シェアードゲートトランジスタのしきい電圧がメモリセルトランジスタのしきい電圧よりも小さい時は、ビット線プリチャージ電圧がメモリセル書き込み電位の１/２に設定されるために、”Ｈ”レベル読み出し電位及び”Ｌ”レベル読み出し電位を等しくできるため、読み出しマージンを大きくすることができる。
【００６８】
また、ＱＮ７０にはメモリアクセストランジスタと同一プロセス、同一サイズに形成されたトランジスタ、つまり同一しきい値のトランジスタを用いることができる。前記条件の時、第２の電圧ＶＰＰ>ＶＤＤ+ＶＴＮ２(ＶＴＮ２:メモリアクセストランジスタのしきい電圧)であるときは、ＱＮ７０のソース電位は第１の電圧ＶＤＤであり、第２の電圧ＶＰＰ<ＶＤＤ+ＶＴＮ２の場合、ＱＮ７０のソース電位はＶＰＰ-ＶＴＮ２となる。つまり、ＴＮ３０のソース電圧は常に”Ｈ”レベル書き込み時のビット線電位と自己整合的に一致する。図７において抵抗器Ｒ７０ａ,ｂ、Ｒ７１ａ,ｂの抵抗値が等しいとしたとき、第１の電圧ＶＤＤ、第２の電圧ＶＰＰ及びトランジスタしきい電圧の温度、プロセスによる変動があったとしても、ビット線プリチャージ電圧ＶＢＰは常に”Ｈ”レベルのメモリ書き込み電圧の１/２の電圧に設定されることとなる。よって”Ｈ”レベル読み出し電位及び”Ｌ”レベル読み出し電位を等しくできるため、読み出しマージンを大きくすることができる。
【００６９】
ビット線プリチャージ電圧ＶＢＰはＱＮ７０のソース電圧を分圧する抵抗値の比を変えることによって調整できる。図７中に示されるヒューズを切断することによっても調整することが出来る。なお、抵抗の素子数が図７に示されるものに限定されないことは言うまでもない。
【００７０】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、第１の電圧および第２の電圧を参照してビット線プリチャージ電圧を発生するので、第２の電圧が小さくなって”Ｈ”レベルメモリ書き込み電位が減少しても、ビット線プリチャージ電圧をそれに応じて低くすることができるので、”Ｈ”レベル読出し動作マージンを大きくすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体記憶装置のビット線プリチャージ電圧発生回路の第１の例を示す図
【図２】本発明の一実施形態に係る半導体記憶装置のビット線プリチャージ電圧発生回路の第２の例を示す図
【図３】本発明の一実施形態に係る半導体記憶装置のビット線プリチャージ電圧発生回路の第３の例を示す図
【図４】本発明の一実施形態に係る半導体記憶装置のビット線プリチャージ電圧発生回路の第４の例を示す図
【図５】本発明の一実施形態に係る半導体記憶装置のビット線プリチャージ電圧発生回路の第５の例を示す図
【図６】本発明の一実施形態に係る半導体記憶装置のビット線プリチャージ電圧発生回路の第６の例を示す図
【図７】本発明の一実施形態に係る半導体記憶装置のビット線プリチャージ電圧発生回路の第７の例を示す図
【図８】従来のプリチャージ電圧発生回路を用いた、１/２ＶＤＤプリチャージシェアードセンス方式半導体記憶装置の構成を示す図
【図９】図８の半導体記憶装置の動作電圧の概略を示す図
【符号の説明】
ＶＤＤ  第１の電源電圧
ＶＰＰ  第２の電源電圧
ＶＢＰ  ビット線プリチャージ電圧
ＱＮ１０,ＱＮ１１  ＮＭＯＳトランジスタ
ＱＰ１０,ＱＰ１１  ＰＭＯＳトランジスタ
Ｒ１０ａ,Ｒ１０ｂ  抵抗器
Ｒ１１ａ,Ｒ１１ｂ  抵抗器
Ｒ１２ａ,Ｒ１２ｂ  抵抗器
Ｈ１０,Ｈ１１,Ｈ１２  ヒューズ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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