(57)【特許請求の範囲】
【請求項１】
メモリセルアレイとロジックとを備える集積回路装置において、
前記ロジックに電気的に連結され、前記メモリセルアレイには電気的に連結されないボンディング部のみの第１パッドと、
第２パッドと、
前記第２パッド、前記ロジックおよび前記メモリセルアレイに電気的に連結され、前記第２パッドを前記ロジックまたは前記メモリセルアレイに選択的に連結するマルチプレクサとを備え、
前記第２パッドは、
テスト信号を伝送するためのプローブチップが接触されるプロービング部と、ボンディング線がボンディングされる所であるボンディング部とを一体として備え、前記プロービング部は、前記ボンディング部より広く、
前記第１パッドと前記第２パッドは、前記メモリセルアレイおよび前記ロジックの形成領域より装置外側の位置に交互に配列され、
前記第２パッドのボンディング部は、隣り合う前記第１パッドと対向するように位置し、前記第２パッドのプロービング部は、隣り合う前記第１パッドより装置外側に位置する集積回路装置。
【請求項２】
前記プロービング部は四角形であることを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記ボンディング部は四角形であることを特徴とする請求項１に記載の集積回路装置。
【請求項４】
前記ボンディング部は四つの直角形の角を有することを特徴とする請求項３に記載の集積回路装置。
【請求項５】
前記第２パッドの縁部は絶縁物質で覆われることを特徴とする請求項１に記載の集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路装置に係り、特にDRAMセルアレイと制御機能とを有するロジックを備えるメモリロジック複合集積回路装置に関する。
【０００２】
【従来の技術】
半導体装置の急速な発達の理由の一つは、メモリセルアレイとロジックとを一つの半導体装置に複合させた高性能、高付加価値の集積回路装置が出現したことであり、これをメモリロジック複合集積回路装置という。多数個のメモリロジック複合集積回路装置を有するウェーハの製造が済んだ後に多数個のメモリロジック複合集積回路装置が正常に動作するかを検証するためにウェーハソートテスト工程が実施される。ウェーハソートテスト工程でメモリセルアレイとロジックとは区分してテストが実施される。即ち、ロジック部分は正常な動作有無を確認するために一回テストされるが、メモリセルアレイはメモリセルの正常な動作有無及び復旧前後の特性検証のために多数回テストされる。ウェーハソートテスト工程でテスト装置とウェーハとを連結するためにプローブカードに付着されたプローブチップがメモリロジック複合集積回路装置に備えられる多数個のパッド上に搭載される。即ち、多数個のパッドがプロービングされる。この際、メモリセルアレイは多数回テストされるのでテスト進行に長時間が所要される。テスト時間を最小化するための方法で多数個のチップを同時にプロービングする。多数個のチップを同時にプロービングするためにはプローブ間の距離は勿論、多数のテスト進行によるプローブチップの復元力が問題に成り得る。
【０００３】
このような問題点を改善するための方案としてプローブチップ間の距離を遠くし、プローブチップの肉厚を厚くする。厚肉のプローブチップを使用することによりパッドの面積が広がる。又、プロービングが実施されたパッドはボンディング線とボンディングされる時接着力が弱くなる。この接着力の問題を解決するために米国特許第５,５０６,４９９号では通常のパッドの間に別途の補助パッドを形成して使用する。メモリロジック複合集積回路装置をテストする時補助パッドにのみプロービングしてメモリセルアレイをテストし、メモリセルアレイのテストが済んだらプロービングされない即ち、プロービングにより損傷を受けない通常のパッドにボンディングを施行することにより通常のパッドの接着力が向上する。
【０００４】
【発明が解決しようとする課題】
しかし、このようにロジックパッドの間に補助パッドを形成する場合ロジックパッドの数が少ない場合には問題はないが、逆にロジックパッドの数が多い場合にはメモリロジック複合集積回路装置のサイズが以前より大きくなる問題点が発生する。メモリロジック複合集積回路装置のサイズが大きくなればコストが高くなる。
【０００５】
本発明は上記の点に鑑みなされたもので、その目的はボンディング用パッドがウェーハソートテスト工程で多数回プロービングされても安定してボンディングされるパッドを備える集積回路装置を提供することにある。
さらに本発明は多数回のプロービングと安定したボンディングとが可能なパッドを備えながらもそのサイズの拡大が最小化される集積回路装置を提供することを他の目的とする。
【０００６】
【課題を解決するための手段】
本発明の第１の集積回路装置は、内部回路に電気的に連結されるパッドを備え、このパッドは内部回路にテスト信号を伝送するためのプローブチップが接触されるプロービング部と、前記内部回路に電気的に連結されるボンディング部とを備える。
望ましくは、前記プロービング部とボンディング部とは四角形であり、前記ボンディング部は４つの直角形の角を有する。
又、前記パッドの縁部は絶縁物質で覆われる。
さらに、前記集積回路装置はメモリロジック複合集積回路装置である。
【０００７】
本発明の第２の集積回路装置は、メモリセルアレイとロジックとを有する基板を含む集積回路装置において、前記基板の表面に位置したロジックパッドと、前記基板の表面に位置したテストパッドと、前記メモリセルアレイ、ロジック、ロジックパッド及びテストパッドに電気的に連結され、第１及び第２状態を有する制御信号を入力してこの制御信号が第１状態である時前記ロジックパッドを前記ロジックに電気的に連結し、前記制御信号が第２状態である時前記テストパッドを前記メモリセルアレイに電気的に連結するマルチプレクサと、前記テストパッドに連結される抵抗とを備える。
望ましくは、前記テストパッドと前記マルチプレクサとを連結する導電線をさらに備え、前記ロジックパッドは少なくとも一つのメタル層で構成され、このロジックパッドが多重メタル層で構成される場合前記導電線はロジックパッドの内部を貫通するように配置される。
又、前記テストパッドを前記マルチプレクサに連結する導電線をさらに備え、この導電線の一部は前記ロジックパッドの一部に隣接する。
さらに、前記ロジックパッド及びテストパッドを各々多数個備える。
【０００８】
本発明の第３の集積回路装置は、メモリセルアレイとロジックとを備える集積回路装置において、ロジックパッドと、テストパッドと、このテストパッドに電気的に連結され、制御信号を入力してこの制御信号が活性化されれば外部から前記テストパッドを通じて入力される信号を出力する伝送手段と、前記ロジックパッド、前記伝送手段、前記メモリセルアレイ及び前記ロジックに電気的に連結され、前記制御信号を入力してこの制御信号に応答して前記ロジックパッドから伝送される信号は前記ロジックへ伝達し、前記テストパッドから伝送される信号は前記メモリセルアレイへ伝送するマルチプレクサとを備える。
望ましくは、前記テストパッドと前記伝送手段とを連結する導電線をさらに備え、前記ロジックパッドは少なくとも一つのメタル層で構成され、このロジックパッドが多重メタル層で構成される場合前記導電線はロジックパッドの内部を貫通するように配置される。
又、前記テストパッドを前記伝送手段に連結する導電線をさらに備え、この導電線の一部は前記ロジックパッドの一部に隣接する。
さらに、前記ロジックパッドと前記テストパッドと前記伝送手段と前記マルチプレクサとを各々多数個備え、加えてテストコントローラを備えて、このテストコントローラは前記制御信号を発生して前記多数個の伝送手段と前記多数個のマルチプレクサとを全て制御する。
【０００９】
以上のような本発明の集積回路装置は多数回のプロービングが可能なパッドを備えながらチップサイズの拡大が最小化される。
【００１０】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。
しかし、本発明は多様な形態で具体化されるものであり、ここで説明された実施の形態に限定されて解釈されてはならない。本実施形態は同一分野の通常の知識を有した者に本発明の範囲を十分に伝達するために開示される。以下の各図において同一参照番号は同一部分を示す。
【００１１】
図１は本発明の第１実施形態による集積回路装置１０１の概略的な構成図である。図１を参照すれば、集積回路装置１０１は多数個の第１パッド１１１、多数個の第２パッド１２１、メモリセルアレイ１３１及びロジック１４１を備える。第１パッド１１１はロジック１４１に電気的に連結され、メモリセルアレイ１３１には連結されない。第２パッド１２１はロジック１４１とメモリセルアレイ１３１とに電気的に連結する。第２パッド１２１をロジック１４１とメモリセルアレイ１３１とに選択的に連結するためにマルチプレクサ (図示せず)が使用される。第２パッド１２１は正常動作時には前記マルチプレクサによりロジック１４１に連結され、テストモード時にはメモリセルアレイ１３１に連結される。
【００１２】
テストモード時メモリテスト装置(図示せず)はロジック１４１を通じず第２パッド１２１を通じてメモリセルアレイ１３１を直接アクセスすることによりメモリセルアレイ１３１をテストする時間が早くなる。第１パッド１１１と第２パッド１２１は交互に配列される。第２パッド１２１は軟性メタル、例えばアルミニウム又は銅合金で作られ、シングルメタル層又は多重メタル層に形成される。図１で第１及び第２パッド１１１,１２１は縦軸にのみ配列されているが、実際には横軸に配列させることもでき、縦軸と横軸の全てに配列させることもできる。
【００１３】
第２パッド１２１の拡大された図面が図２に示されている。図２を参照すれば、第２パッド１２１はプロービング部２１１とボンディング部２２１とを備える。プロービング部２１１はメモリセルアレイ１３１をテストする時メモリテスト装置(図示せず)から発生されるテスト信号をメモリセルアレイ１３１に伝達するためのプローブチップが接触される即ち、プロービングされる所である。第２パッド１２１はプロービング部２１１とボンディング部２２１とに大別され、プロービング部２１１が広いのでウェーハソートテスト時プローブチップを用いて第２パッド１２１をプロービングするのが容易である。プロービング部２１１は四角形、例えば直四角形に作られる。ボンディング部２２１とプロービング部２１１との縁部２３１は絶縁物質例えば透明なガラスで覆われるのでボンディングやプロービングされず、外部衝撃から保護される。ボンディング部２２１は第２パッド１２１をリードフレーム(図示せず)に連結させるボンディング線(図示せず)、例えば金線(gold  wire)又はアルミニウム線がボンディングされる所であり、プロービングされない。
【００１４】
前述したように本発明の第１実施形態はメモリセルアレイ１３１のテストとロジック１４１のテストの時共に使用されるパッドの構造をボンディング部２２１とプロービング部２１１とに分離したパッドを備えた集積回路装置に関する。ボンディング線が連結されるボンディング部２２１をテスト時テスト装置のプローブチップの連結による物理的損傷から保護できるためパッドの損傷によるボンディング欠陥を抑制できる。又、第２パッド１２１はボンディング部２２１とプロービング部２１１とを一つで結合することにより狭い空間を占めるので集積回路装置１０１のサイズが縮まる。
【００１５】
図３を参照すれば、集積回路装置３０１は多数個の第１パッド１１１、多数個の第２パッド３２１、メモリセルアレイ１３１及びロジック１４１を備える。第１パッド１１１はロジック１４１に電気的に連結され、メモリセルアレイ１３１には連結されない。第２パッド３２１はロジック１４１とメモリセルアレイ１３１とに電気的に連結される。第２パッド３２１をロジック１４１とメモリセルアレイ１３１とに選択的に連結するためにマルチプレクサが使用される。第２パッド３２１は正常動作時には前記マルチプレクサによりロジック１４１に連結され、テストモード時にはメモリセルアレイ１３１に連結される。
【００１６】
テストモード時メモリテスト装置はロジック１４１を通じず第２パッド３２１を通じてメモリセルアレイ１３１を直接アクセスすることにより、メモリセルアレイ１３１をテストする時間が早くなる。第１パッド１１１と第２パッド３２１とは交互に配列される。このように、第１パッド１１１の間に第２パッド３２１が位置することにより第１及び第２パッド１１１,３２１は限定された空間に効率的に配置できる。第１及び第２パッド１１１,３２１は軟性メタル、例えばアルミニウム又は銅合金で作られる。第１及び第２パッド１１１,３２１はシングルメタル層又は多重メタル層に形成される。
【００１７】
図３で第１及び第２パッド１１１,３２１は縦軸にのみ配列されているが、実際には横軸に配列させることもでき、縦軸と横軸の全てに配列させることもできる。
【００１８】
前記図３に示した第２パッド３２１を拡大して図４に示した。図４を参照すれば、第２パッド３２１はプロービング部４１１とボンディング部４２１とを有する。ボンディング部４２１は集積回路装置３０１を外部システムと電気的に連結するためのボンディング線（図示せず）例えば、金線又はアルミニウム線がボンディングされる箇所である。ボンディング部４２１はボンディング装置（図示せず）によりその位置を自動的に確認できるように四角形に作られる。即ち、ボンディング装置はボンディング部４２１の角ａ１〜ａ４、特に角ａ１〜ａ４の直角状態を認知してボンディングする位置を設定する。
【００１９】
プロービング部４１１はメモリセルアレイ１３１をテストする時メモリテスト装置（図示せず）から発生されるテスト信号をメモリセルアレイ１３１に伝達するためのプローブチップ（図示せず）が接触される所である。プロービング部４１１は第１プロービング部４１３と第２プロービング部４１５とに大別される。第１プロービング部４１３は四角形、例えば直四角形に作られる。第２プロービング部４１５は第１プロービング部４１３とボンディング部４２１との間に位置して第１プロービング部４１３よりその幅がさらに狭く、四角形に作られる。
【００２０】
ボンディング部４２１とプロービング部４１１との縁部４３１は絶縁物質、例えば透明なガラスで覆われているためボンディングやプロービングされず、外部の衝撃から保護される。
【００２１】
図５を参照すれば、第２パッド３２１のプロービング部４１１は広いので、プローブチップ５１１はプロービング部４１１の何ヶ所をプロービングできる。プロービング部４１１が広いので、ウェーハソートテスト時プローブチップ５１１は第２パッド３２１をプロービングするための照準が容易なのでプロービングが正確になる。
【００２２】
前述したように本発明の第２実施形態によると、第２パッド３２１が多数回プロービングされることにもかかわらず、ボンディング部はプロービングによる物理的損傷から保護されてパッドの損傷によるボンディング欠陥を抑制できる。又、ウェーハソートテスト時プローブチップ５１１によるプロービングが容易である。又、第２パッド３２１はボンディング部４２１とプロービング部４１１とを一つで結合することにより狭い空間を占めて集積回路装置３０１のサイズが縮まる。
【００２３】
図６は本発明の第３実施形態による集積回路装置６０１の概略的な構成図である。図６を参照すれば、集積回路装置６０１は多数個のロジックパッド６１１、多数個のテストパッド６２１、メモリセルアレイ１３１、ロジック１４１、マルチプレクサ６５１及び抵抗６３１を備える。テストパッド６２１はロジックパッド６１１の外側にずらして配置される。ロジックパッド６１１はロジック１４１に電気的に連結され、メモリセルアレイ１３１には連結されない。テストパッド６２１はメモリセルアレイ１３１に電気的に連結され、ロジック１４１には連結されない。テストパッド６２１には抵抗６３１が連結されているが、必ず抵抗を連結する必要はない。テストパッド６２１をマルチプレクサ６５１に連結する導電線６４１、例えばメタルラインはロジックパッド６１１の間又はロジックパッド６１１の下層を通過する。ロジックパッド６１１はシングルメタル層又は２層以上の多重メタル層で形成される。導電線６４１がロジックパッド６１１の下層を通過する場合、ロジックパッド６１１は少なくとも３層のメタル層で形成される。ロジックパッド６１１の構造と導電線６４１に対しては図７を参照して詳細に説明する。
【００２４】
抵抗６３１を使用する場合はテストパッド６２１に印加される信号の特性によりプルアップ抵抗又はプルダウン抵抗が使用される。マルチプレクサ６５１は集積回路装置６０１の内部から発生される制御信号Pa,Pbに応答して、ロジックパッド６１１とテストパッド６２１とを通じて外部から入力される信号を選択的にロジック１４１又はメモリセルアレイ１３１へ伝達し、ロジック１４１又はメモリセルアレイ１３１から発生される信号を選択的にロジックパッド６１１又はテストパッド１３１へ伝達する。
【００２５】
図７は前記図６に示したロジックパッド６１１と導電線６４１及び基板７１１の断面を示した図面である。図７はロジックパッド６１１が多重メタル層の場合を示す。図７を参照すれば、ロジックパッド６１１は集積回路装置６０１の基板７１１上でメタル層７２１,７２２及び絶縁層７３１,７３２で形成され、メタル層７２１と基板７１１との間で導電線６４１が通過する。導電線６４１は設計特性によりメタル層７２１,７２２の間で通過することもできる。ロジックパッド６１１は特性により３層以上のメタル層で形成できる。このように、導電線６４１がロジックパッド６１１の間又はロジックパッド６１１の内部を貫通することによりロジックパッド６１１の間の間隔が狭くなり、テストパッド６２１が追加されることによる集積回路装置６０１のサイズが拡大されることが最小化できる。
【００２６】
図８は本発明の第４実施形態による集積回路装置８０１の概略的な構成図である。図８を参照すれば、集積回路装置８０１は多数個のロジックパッド６１１、多数個のテストパッド６２１、メモリセルアレイ１３１、ロジック１４１、多数個のマルチプレクサ８２１、多数個の伝送手段８１１及びテストコントローラ８３１を備える。テストパッド６２１はロジックパッド６１１の外側にずらして配置される。ロジックパッド６１１はマルチプレクサ８２１に電気的に連結され、マルチプレクサ８２１はロジック１４１とメモリセルアレイ１３１とに電気的に連結される。テストモードの時、テストコントローラ８３１は信号P１を発生して伝送手段８１１とマルチプレクサ８２１とを制御する。伝送手段８１１、例えば伝送ゲートは第１信号端子が導電線６４１を介してテストパッド６２１に連結され、第２信号端子はマルチプレクサ８２１に接続される。このような伝送手段８１１は信号P１が活性化されれば、例えば論理ハイに成れば、活性化されてテストパッド６２１から伝達されるテスト信号をマルチプレクサ８２１へ伝達する。マルチプレクサ８２１は信号P１が活性化されば活性化され、信号P１が非活性化されば非活性化されるが、これは回路の構成により逆に動作することもできる。マルチプレクサ８２１が活性化されれば伝送手段８１１を通過したテスト信号はマルチプレクサ８２１を通じてメモリセルアレイ１３１へ伝送される。メモリセルアレイ１３１から出力された信号はマルチプレクサ８２１と伝送手段８１１とが全て活性化されればマルチプレクサ８２１と伝送手段８１１とを通じてテストパッド６２１へ伝送される。
【００２７】
正常動作時信号P１は非活性化される。信号P１が非活性化されれば伝送手段８１１は非活性化される。従って、ロジックパッド６１１を通過した外部信号のみがマルチプレクサ８２１へ伝達され、マルチプレクサ８２１はロジックパッド６１１から伝達される外部信号をロジック１４１部分へ伝達する。又、ロジック１４１部分から出力される信号はマルチプレクサ８２１を通じてロジックパッド６１１へのみ伝達される。
【００２８】
伝送手段８１１とマルチプレクサ８２１とを小さく設計して空間を狭く占めて作り、テストコントローラ８３１は伝送手段８１１とマルチプレクサ８２１とを制御するように設計する。従って、伝送手段８１１とマルチプレクサ８２１及びテストコントローラ８３１は広い面積を占めず、テストパッド６２１と伝送手段８１１とを連結する導電線６４１がロジックパッド６１１の間又は図７に示されたようにロジックパッド６１１の内部を貫通することにより集積回路装置４０１のサイズは増大されない。
【００２９】
【発明の効果】
前述したように本発明によると、メモリセルアレイをテストするためのパッドはボンディング部とプロービング部とで構成されてプローブチップにより多数回プロービングされながらもボンディング時その接着力が弱くならず、テストのためのパッドを追加することによるチップサイズの拡大も最小化できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による集積回路装置の概略的な構成図である。
【図２】図１に示した第２パッドを拡大して示した図である。
【図３】本発明の第２実施形態による集積回路装置の概略的な構成図である。
【図４】図３に示した第２パッドを拡大して示した図である。
【図５】図４に示した第２パッド上に多数個のプローブチップが搭載された状態を示した図である。
【図６】本発明の第３実施形態による集積回路装置の概略的な構成図である。
【図７】図６に示した導電線とロジックパッドとが多重メタル層で形成される場合の断面を示した図である。
【図８】本発明の第４実施形態による集積回路装置の概略的な構成図である。
【符号の説明】
１０１    集積回路装置
１１１,１２１    パッド
１３１    メモリセルアレイ
１４１    ロジック
２１１    プロービング部
２２１    ボンディング部
【図１】
0004364416.tif 000002
【図２】
0004364416.tif 000003
【図３】
0004364416.tif 000004
【図４】
0004364416.tif 000005
【図５】
0004364416.tif 000006
【図６】
0004364416.tif 000007
【図７】
0004364416.tif 000008
【図８】
0004364416.tif 000009