(57)【特許請求の範囲】
【請求項１】
第１導電型の第１のゲート電極と第２導電型の第２のゲート電極と半導体基板の素子領域を分離する素子分離絶縁膜からなる素子分離領域とを備えた半導体装置であって、
前記第１のゲート電極は、前記半導体基板上に形成された前記第１導電型の第１の導電層と、この第１の導電層上に形成された前記第２導電型の第２の導電層とからなり、
前記第２のゲート電極は、前記半導体基板上に形成された前記第２導電型の第３の導電層と、この第３の導電層上に形成された前記第２導電型の第４の導電層とからなり、
前記第１の導電層と前記第３の導電層は、前記素子分離絶縁膜と自己整合的に形成され、
前記第２の導電層と前記第４の導電層は、前記素子分離絶縁膜上で連続して形成されている
ことを特徴とする半導体装置。
【請求項２】
前記第１のゲート電極と前記第２のゲート電極とを備えた周辺回路領域と、前記第２導電型の第３のゲート電極を備えたメモリセル領域とからなる半導体装置であって、
前記第３のゲート電極は、前記半導体基板上に形成された前記第２導電型の第５の導電層と、この第５の導電層上に形成された第３の絶縁膜と、この第３の絶縁膜上に形成された前記第２導電型の第６の導電層とからなる
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１及び第２の導電層間に形成され、前記第１及び第２の導電層を導通させる第１の開口部を有する第１の絶縁膜と、
前記第３及び第４の導電層間に形成され、前記第３及び第４の導電層を導通させる第２の開口部を有する第２の絶縁膜と
をさらに具備することを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１の絶縁膜の前記第１の開口部は、前記第１及び第２の導電層間の中央に位置し、
前記第２の絶縁膜の前記第２の開口部は、前記第３及び第４の導電層間の中央に位置する
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１の絶縁膜の前記第１の開口部は、前記第１及び第２の導電層間に複数個設け、
前記第２の絶縁膜の前記第２の開口部は、前記第３及び第４の導電層間に複数個設けている
ことを特徴とする請求項３記載の半導体装置。
【請求項６】
前記第１乃至第４の導電層の不純物濃度は、各々１×１０18ｃｍ-3以上であることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１及び第３の導電層は、各々２層構造であることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第１、第３及び第５の導電層は、各々２層構造であることを特徴とする請求項２記載の半導体装置。
【請求項９】
前記第１の導電型はＰ型であり、前記第２の導電型はＮ型であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１０】
前記第３のゲート電極において、前記第５の導電層は浮遊ゲートとして機能し、前記第６の導電層は制御ゲートとして機能することを特徴とする請求項２記載の半導体装置。
【請求項１１】
第１及び第２の導電層からなる第１導電型の第１のゲート電極を有する第１の領域と、第３及び第４の導電層からなる第２導電型の第２のゲート電極を有する第２の領域とを備えた半導体装置の製造方法であって、
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に不純物が導入されていない第１の電極材を形成する工程と、
前記第１の電極材、第１の絶縁膜及び半導体基板内に素子分離用絶縁膜からなる素子分離領域を形成する工程と、
前記第２の領域の前記第１の電極材に対してイオン注入及び熱処理を行うことにより、前記第２導電型の前記第３の導電層を形成する工程と、
前記第１の領域の前記第１の電極材に対してイオン注入及び熱処理を行うことにより、前記第１導電型の前記第１の導電層を形成する工程と、
前記第１の導電層、前記第３の導電層及び前記素子分離絶縁膜上に前記第２導電型の第２の電極材を形成し、この第２の導電材からなる前記第２の導電層及び前記第４の導電層を前記素子分離絶縁膜上で連続して形成する工程と
からなることを特徴とする半導体装置の製造方法。
【請求項１２】
第１及び第２の導電層からなる第１導電型の第１のゲート電極を有する第１の領域と第３及び第４の導電層からなる第２導電型の第２のゲート電極を有する第２の領域とを備えた周辺回路領域と、第５及び第６の導電層からなる前記第２導電型の第３のゲート電極を備えたメモリセル領域とを具備する半導体装置の製造方法であって、
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に不純物が導入されていない第１の電極材を形成する工程と、
前記第１の電極材、第１の絶縁膜及び半導体基板内に素子分離用絶縁膜からなる素子分離領域を形成する工程と、
前記第２の領域及び前記メモリセル領域の前記第１の電極材に対してイオン注入及び熱処理を行うことにより、前記第２導電型の前記第３の導電層及び前記第５の導電層を形成する工程と、
前記第１の領域の前記第１の電極材に対してイオン注入及び熱処理を行うことにより、前記第１導電型の前記第１の導電層を形成する工程と、
前記第５の導電層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜、前記第１の導電層、前記第３の導電層及び前記素子分離絶縁膜上に前記第２導電型の第２の電極材を形成してパターニングすることにより、この第２の導電材からなる前記第２の導電層、前記第４の導電層及び前記第６の導電層を形成し、前記第２の導電層及び前記第４の導電層を前記素子分離絶縁膜上で連続させる工程と
からなることを特徴とする半導体装置の製造方法。
【請求項１３】
前記第１の電極材は第１層と第２層とからなり、この第１層及び第２層のいずれか一方の層に予め前記第１導電型の不純物が注入された層を用い、熱処理により前記不純物を他方の層にまで拡散させ、前記第３の導電層を形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記第１の電極材は第１層と第２層とからなり、この第１層及び第２層のいずれか一方の層に予め前記第１導電型の不純物が注入された層を用い、熱処理により前記不純物を他方の層にまで拡散させ、前記第３の導電層及び前記第５の導電層を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１５】
前記第１及び第２の導電層間、前記第３及び第４の導電層間に前記第２の絶縁膜を形成し、この第２の絶縁膜に前記第１及び第２の導電層、前記第３及び第４の導電層をそれぞれ導通させる開口部を形成することを特徴とする請求項１１又は１２記載の半導体装置の製造方法。
【請求項１６】
前記第２の絶縁膜の前記第２の開口部は、前記第１及び第２の導電層間の中央、前記第３及び第４の導電層間の中央に各々形成することを特徴とする請求項１１又は１２記載の半導体装置の製造方法。
【請求項１７】
前記第２の絶縁膜の前記第２の開口部は、前記第１及び第２の導電層間、前記第３及び第４の導電層間に各々複数個形成することを特徴とする請求項１１又は１２記載の半導体装置の製造方法。
【請求項１８】
前記第１乃至第４の導電層の不純物濃度は、各々１×１０18ｃｍ-3以上であることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１９】
前記第１乃至第６の導電層の不純物濃度は、各々１×１０18ｃｍ-3以上であることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項２０】
前記第２の導電層と前記第４の導電層は、前記素子分離絶縁膜上で連続して形成されることを特徴とする請求項１１又は１２記載の半導体装置の製造方法。
【請求項２１】
前記第１の導電型はＰ型であり、前記第２の導電型はＮ型であることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項２２】
前記第３のゲート電極において、前記第５の導電層は浮遊ゲートとして機能し、前記第６の導電層は制御ゲートとして機能することを特徴とする請求項１２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲートと制御ゲートとを有するメモリトランジスタと、このメモリトランジスタを制御するＮ型及びＰ型の周辺トランジスタとを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来から、低消費電力用の不揮発性メモリ又は高速動作を要求する高性能トランジスタにおいては、Dual Gate FunctionのＣＭＯＳトランジスタが用いられている。このＣＭＯＳトランジスタには、ＮＭＯＳトランジスタとＰＭＯＳトランジスタが存在する。これらのトランジスタを形成する場合は、まず、予め不純物が注入されていない電極材を堆積する。そして、ＮＭＯＳトランジスタのゲート領域にはＮ型不純物であるＡｓ（砒素）又はＰ（リン）を注入し、ＰＭＯＳトランジスタのゲート領域にはＰ型不純物であるＢ（ボロン）を注入する。このように、露光技術を用いてＮ型ゲート電極とＰ型ゲート電極とで不純物を打ち分けて、Dual Gate Function構造のゲート電極を形成していた。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来技術によるDual Gate Function構造のゲート電極の形成では、工程が煩雑であり、コストが上昇するという問題点があった。
【０００４】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、プロセスを容易にすることが可能な半導体装置及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００６】
本発明の第１の視点による半導体装置は、第１導電型の第１のゲート電極と第２導電型の第２のゲート電極と半導体基板の素子領域を分離する素子分離絶縁膜からなる素子分離領域とを備えた半導体装置であって、前記第１のゲート電極は、前記半導体基板上に形成された前記第１導電型の第１の導電層と、この第１の導電層上に形成された前記第２導電型の第２の導電層とからなり、前記第２のゲート電極は、前記半導体基板上に形成された前記第２導電型の第３の導電層と、この第３の導電層上に形成された前記第２導電型の第４の導電層とからなり、前記第１の導電層と前記第３の導電層は、前記素子分離絶縁膜と自己整合的に形成され、前記第２の導電層と前記第４の導電層は、前記素子分離絶縁膜上で連続して形成されている。
【０００７】
本発明の第２の視点による半導体装置の製造方法は、第１及び第２の導電層からなる第１導電型の第１のゲート電極を有する第１の領域と、第３及び第４の導電層からなる第２導電型の第２のゲート電極を有する第２の領域とを備えた半導体装置の製造方法であって、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に不純物が導入されていない第１の電極材を形成する工程と、前記第１の電極材、第１の絶縁膜及び半導体基板内に素子分離用絶縁膜からなる素子分離領域を形成する工程と、前記第２の領域の前記第１の電極材に対してイオン注入及び熱処理を行うことにより、前記第２導電型の前記第３の導電層を形成する工程と、前記第１の領域の前記第１の電極材に対してイオン注入及び熱処理を行うことにより、前記第１導電型の前記第１の導電層を形成する工程と、前記第１の導電層、前記第３の導電層及び前記素子分離絶縁膜上に前記第２導電型の第２の電極材を形成し、この第２の導電材からなる前記第２の導電層及び前記第４の導電層を前記素子分離絶縁膜上で連続して形成する工程とからなる。
【０００８】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［第１の実施形態］
第１の実施形態は、Ｐ型の第１の導電層とＮ型の第２の導電層とからなるＰＭＯＳトランジスタを形成するにあたり、第１の導電層に不純物の注入されていない電極材を用いた例である。
【００１０】
図１、図２は、本発明の第１の実施形態に係る半導体装置の断面図を示す。図１は、メモリセル領域の素子分離領域に対して垂直な断面図を示し、図２は、メモリセル領域のゲート電極に対して垂直な断面図を示す。
【００１１】
図１に示すように、第１の実施形態に係る半導体装置は、メモリセル領域と、ＮＭＯＳ領域及びＰＭＯＳ領域からなる周辺回路領域とを備える。ＰＭＯＳ領域のＰＭＯＳトランジスタ２５は、半導体基板１１上に形成されたＰ+型の第１及び第２の導電層１３ｃ、１６ｃと、第２の導電層１６ｃ上に形成された開口部２０を有する絶縁膜１９と、絶縁膜１９及び第２の導電層１６ｃ上に形成されたＮ+型の第３の導電層２１ｃとからなる。ＮＭＯＳ領域のＮＭＯＳトランジスタ２４は、半導体基板１１上に形成されたＮ+型の第１及び第２の導電層１３ｂ、１６ｂと、第２の導電層１６ｂ上に形成された開口部２０を有する絶縁膜１９と、絶縁膜１９及び第２の導電層１６ｂ上に形成されたＮ+型の第３の導電層２１ｂとからなる。メモリセル領域のメモリトランジスタ２３は、半導体基板１１上に形成されたＮ+型の第１及び第２の導電層１３ａ、１６ａと、第２の導電層１６ａ上に形成された絶縁膜１９と、絶縁膜１９上に形成されたＮ+型の第３の導電層２１ａとからなる。
【００１２】
上記周辺回路領域において、絶縁膜１９は、第２の導電層１６ｂ、１６ｃと第３の導電層２１ｂ、２１ｃ間の端部にのみ存在していればよい。このため、絶縁膜１９の開口部２０は、第２の導電層１６ｂ、１６ｃと第３の導電層２１ｂ、２１ｃ間の中央に位置することが望ましい。また、絶縁膜１９の開口部２０は、第１及び第２の導電層１３ｂ、１３ｃ、１６ｂ、１６ｃと第３の導電層２１ｂ、２１ｃとを導通させるために設けたものであるため、導通可能であれば開口部２０の数や形状は何でもよく、また開口部２０は複数個設けてもよい。さらに、周辺回路領域の絶縁膜１９は全て除去することも可能である。
【００１３】
上記メモリセル領域において、第１及び第２の導電層１３ａ、１６ａはメモリトランジスタ２３の浮遊ゲートとして機能し、第３の導電層２１ａはメモリトランジスタ２３の制御ゲートとして機能する。
【００１４】
尚、通常、ＰＭＯＳトランジスタはＰ型の導電層からなるが、第１の実施形態に係るＰＭＯＳトランジスタ２５の第３の導電層２１ｃはＮ+型の導電層となっている。そこで、ＰＭＯＳトランジスタ２５のゲートとして十分な機能を果たすためには、第１乃至第３の導電層１３ａ、１３ｂ、１３ｃ、１６ａ、１６ｂ、１６ｃ、２１ａ、２１ｂ、２１ｃの不純物濃度を各々１×１０18ｃｍ-3以上にすることが望ましい。
【００１５】
図２に示すように、第１の実施形態に係る半導体装置では、ＮＭＯＳ領域及びＰＭＯＳ領域の第３の導電層２１ｂ、２１ｃを同一導電型（Ｎ+型）の同一層で形成することができる。従って、ＮＭＯＳトランジスタ２４の第３の導電層２１ｂとＰＭＯＳトランジスタ２５の第３の導電層２１ｃとを素子分離絶縁膜１５上で分離しなくてもよい。つまり、第３の導電層２１ｂと第３の導電層２１ｃは、素子分離絶縁膜１５上で連続して形成される。
【００１６】
図３乃至図１０は、本発明の第１の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体装置の製造方法について説明する。
【００１７】
まず、図３に示すように、半導体基板１１上にゲート絶縁膜となる第１の絶縁膜１２が形成され、この第１の絶縁膜１２上に第１の電極材１３が形成される。この第１の電極材１３は、不純物が注入されていないポリシリコンからなる。次に、第１の電極材１３上に例えばシリコン窒化膜からなる第２の絶縁膜１４が堆積される。
【００１８】
次に、図４に示すように、第２の絶縁膜１４、第１の電極材１３、第１の絶縁膜１２及び半導体基板１１が選択的に除去され、素子分離用溝が形成される。この素子分離用溝内に例えば酸化膜からなる素子分離用絶縁膜１５が堆積され、この素子分離用絶縁膜１５が第２の絶縁膜１４の表面が露出するまで平坦化される。つまり、第２の絶縁膜１４は、素子分離用絶縁膜１５の平坦化の際、ストッパー膜として機能する。このようにして、素子分離用絶縁膜１５からなるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域が形成される。その後、第２の絶縁膜１４が剥離される。
【００１９】
次に、図５に示すように、第１の電極材１３及び素子分離絶縁膜１５上に、不純物が注入されていないポリシリコンからなる第２の電極材１６が形成される。次に、素子分離絶縁膜１５の表面が露出するまで、第２の電極材１６が除去される。
【００２０】
次に、図６に示すように、第２の電極材１６及び素子分離絶縁膜１５上にレジスト１７が形成され、このレジスト１７がＰＭＯＳ領域上にのみ残るようにパターニングされる。このパターニングされたレジスト１７をマスクとして、メモリセル領域及びＮＭＯＳ領域の第２の電極材１６に対してイオン注入が行われる。このイオン注入では、例えば、Ｎ型不純物としてＡｓ（砒素）又はＰ（リン）が用いられる。その後、熱処理により、第２の電極材１６に注入された不純物を第１の電極材１３まで拡散させ、Ｎ+型の第１の導電層１３ａ、１３ｂ及び第２の導電層１６ａ、１６ｂが形成される。その後、レジスト１７が除去される。
【００２１】
次に、図７に示すように、第２の導電層１６ａ、１６ｂ及び素子分離絶縁膜１５上にレジスト１８が形成され、このレジスト１８がメモリセル領域及びＮＭＯＳ領域上にのみ残るようにパターニングされる。このパターニングされたレジスト１８をマスクとして、ＰＭＯＳ領域の第２の電極材１６に対してイオン注入が行われる。このイオン注入は、例えば、Ｐ型不純物としてＢ（ボロン）が用いられる。その後、熱処理により、第２の電極材１６に注入された不純物を第１の電極材１３まで拡散させ、Ｐ+型の第１の導電層１３ｃ及び第２の導電層１６ｃが形成される。その後、レジスト１８が除去される。
【００２２】
次に、図８に示すように、第２の導電層１６ａ、１６ｂ、１６ｃ及び素子分離絶縁膜１５上に、第３の絶縁膜１９が堆積される。
【００２３】
次に、図９に示すように、周辺回路領域の第３の絶縁膜１９の一部が除去され、開口部２０がそれぞれ形成される。尚、この工程において、周辺回路領域の第３の絶縁膜１９を全て除去することも可能であるが、開口部２０を形成して周辺回路領域にも第３の絶縁膜１９を残す方が望ましい。
【００２４】
次に、図１０に示すように、第３の絶縁膜１９及び第２の導電層１６ｂ、１６ｃ上に第３の電極材２１が堆積される。ここで、第３の電極材２１は、Ｎ型不純物が注入されたポリシリコンからなる。次に、第３の電極材２１上に例えばＷＳｉ（タングステンシリコン）膜からなる金属膜２２が形成される。
【００２５】
次に、図１、図２に示すように、金属膜２２及び第３の電極材２１が選択的に除去される。これにより、メモリトランジスタ２３及び周辺トランジスタ２４、２５のゲートパターンが形成される。
【００２６】
図１１は、従来例と比較した本発明の第１の実施形態に係る半導体装置のＩ−Ｖ特性のグラフを示す。このグラフでは、ＰＭＯＳトランジスタ２５における第１及び第２の導電層１３ｃ、１６ｃからなるＰ+型ゲートと、ＰＭＯＳトランジスタ２５における第３の導電層２１ｃからなるＮ+型ゲートとの間のＩ−Ｖ特性を評価している。その結果、図１１に示すように、従来例と同様に、ほぼ直線となる良好なＩ−Ｖ特性が得られた。従って、第１の実施形態のように、ＰＭＯＳトランジスタ２５がＰ+型ゲートとＮ+型ゲートとからなる場合であっても、ＰＮ接合が形成されずに、十分にゲートとしての機能を果たすことができると言える。そして、本発明によれば、１．８Ｖ以下の低電圧化を図ることができる。
【００２７】
上記第１の実施形態によれば、ＮＭＯＳトランジスタ２４のゲートとＰＭＯＳトランジスタ２５のゲートとを同一の導電型の第３の電極材２１で形成することができる。つまり、ＮＭＯＳトランジスタ２４のゲートとＰＭＯＳトランジスタ２５のゲートとで、露光技術を用いて不純物の打ち分けをする必要がない。従って、Dual Gate FunctionのＣＭＯＳトランジスタが容易に形成できる。
【００２８】
さらに、ＮＭＯＳ及びＰＭＯＳトランジスタ２４、２５の第３の電極材２１は、メモリトランジスタ２３の制御ゲートとしてもイオンの打ち分けをせずに用いることができる。このため、さらにプロセスを容易にすることができる。
【００２９】
また、ＮＭＯＳトランジスタ２４の第３の導電層２１ｂとＰＭＯＳトランジスタ２５の第３の導電層２１ｃとは、素子分離絶縁膜１５上で連続して形成することができる。従って、第３の導電層２１ｂと第３の導電層２１ｃ間を離間する必要がないため、周辺回路領域の専有面積を縮小することが可能である。
【００３０】
また、周辺トランジスタ２４、２５では、第２及び第３の導電層１６ｂ、２１ｂ、１６ｃ、２１ｃ間に、開口部２０を有する第３の絶縁膜１９を設けている。このため、ゲート電極の端部では第２及び第３の導電層１６ｂ、２１ｂ、１６ｃ、２１ｃ間に第３の絶縁膜１９が介在した３層構造となっている。一方、メモリトランジスタ２３では、第２及び第３の導電層１６ａ、２１ａ間の全面に第３の絶縁膜１９が介在した３層構造となっている。従って、ゲート加工が行われるゲート電極の端部に関しては、周辺トランジスタ２４、２５及びメモリトランジスタ２３におけるゲートの積層構造が同じになっている。このため、メモリトランジスタ２３と周辺トランジスタ２４、２５とでエッチング条件を変えることなく、同時にゲート加工を行うことが可能となる。
【００３１】
また、第１の電極材１３の分離は、図４に示す素子分離領域の形成と自己整合的に行われるため、セルサイズの微細化を図ることが可能である。
【００３２】
以上のように、本発明は、不揮発性メモリとＣＰＵ等のロジックデバイスとの混載メモリに非常に有効なものである。
【００３３】
［第２の実施形態］
第２の実施形態は、Ｐ型の第１の導電層とＮ型の第２の導電層とからなるＰＭＯＳトランジスタを形成するにあたり、第１の導電層に不純物の注入されている電極材を用いた例である。尚、第２の実施形態は、第１の実施形態と最終的な構造は同じであるため、構造の説明は省略する。
【００３４】
図１２乃至図１６は、本発明の第２の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第２の実施形態に係る半導体装置の製造方法について説明する。この第２の実施形態に係る半導体装置の製造方法では、上記第１の実施形態に係る半導体装置の製造方法と同様の工程は説明を簡略し、異なる工程のみ説明する。
【００３５】
まず、図１２に示すように、半導体基板１１上にゲート絶縁膜となる第１の絶縁膜１２が形成され、この第１の絶縁膜１２上に第１の電極材３１が形成される。ここで、第１の電極材３１は、Ｐ又はＡｓのようなＮ型不純物が注入されたポリシリコンからなる。次に、第１の電極材３１上に例えばシリコン窒化膜からなる第２の絶縁膜１４が堆積される。
【００３６】
次に、図１３に示すように、第２の絶縁膜１４、第１の電極材３１、第１の絶縁膜１２及び半導体基板１１が選択的に除去され、素子分離用溝が形成される。この素子分離用溝内に例えば酸化膜からなる素子分離用絶縁膜１５が堆積され、この素子分離用絶縁膜１５が第２の絶縁膜１４の表面が露出するまで平坦化される。このようにして、素子分離用絶縁膜１５からなるＳＴＩ構造の素子分離領域が形成される。その後、第２の絶縁膜１４が剥離される。
【００３７】
次に、図１４に示すように、第１の電極材３１及び素子分離絶縁膜１５上に、不純物が注入されていないポリシリコンからなる第２の電極材１６が形成される。次に、素子分離絶縁膜１５の表面が露出するまで、第２の電極材１６が除去される。
【００３８】
次に、図１５に示すように、第２の電極材１６及び素子分離絶縁膜１５上にレジスト１７が形成され、このレジスト１７がＰＭＯＳ領域上にのみ残るようにパターニングされる。このパターニングされたレジスト１７をマスクとして、熱処理が行われる。これにより、第１の電極材３１中の不純物を第２の電極材１６まで拡散させ、Ｎ+型の第１の導電層３１ａ、３１ｂ及び第２の導電層１６ａ、１６ｂが形成される。その後に、レジスト１７が除去される。
【００３９】
次に、図１６に示すように、第２の導電層１６ａ、１６ｂ及び素子分離絶縁膜１５上にレジスト１８が形成され、このレジスト１８がメモリセル領域及びＮＭＯＳ領域上にのみ残るようにパターニングされる。このパターニングされたレジスト１８をマスクとして、ＰＭＯＳ領域の第２の電極材１６に対してイオン注入が行われる。このイオン注入は、例えば、Ｐ型不純物としてＢ（ボロン）が用いられる。その後、熱処理により、第２の電極材１６に注入された不純物を第１の電極材３１まで拡散させ、Ｐ+型の第１の導電層３１ｃ及び第２の導電層１６ｃが形成される。その後、レジスト１８が除去される。
【００４０】
その後は、第１の実施形態と同様に図８乃至図１０に示す工程を経て、図１、図２に示すような半導体装置が形成される。
【００４１】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００４２】
さらに、メモリセル領域及びＮＭＯＳ領域における第１の電極材１３に不純物を注入する工程を省略できる。このため、製造工程数の減少及び製造の容易化を図ることができる。
【００４３】
尚、第１の電極材３１に不純物が注入されていないポリシリコンを用い、第２の電極材１６に不純物が注入されたポリシリコンを用いてもよい。この場合、熱処理を行うことにより、第２の電極材１６中の不純物を第１の電極材３１へ拡散させて、第１及び第２の導電層３１ａ、３１ｂ、３１ｃ、１６ａ、１６ｂ、１６ｃを形成すればよい。
【００４４】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００４５】
【発明の効果】
以上説明したように本発明によれば、プロセスを容易にすることが可能な半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置を示す素子分離領域に対して垂直方向の断面図。
【図２】本発明の第１の実施形態に係わる半導体装置を示すゲート電極に対して垂直方向の断面図。
【図３】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】本発明の第１の実施形態に係わる半導体装置のＩ−Ｖ特性を示すグラフ。
【図１２】本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１６】図１５に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
１１…半導体基板、
１２…第１の絶縁膜、
１３、３１…第１の電極材、
１３ａ、１３ｂ、１３ｃ、３１ａ、３１ｂ、３１ｃ…第１の導電層、
１４…第２の絶縁膜、
１５…素子分離絶縁膜、
１６…第２の電極材、
１６ａ、１６ｂ、１６ｃ…第２の導電層、
１７、１８…レジスト、
１９…第３の絶縁膜、
２０…開口部、
２１…第３の電極材、
２２…金属膜、
２３…メモリトランジスタ、
２４…ＮＭＯＳトランジスタ、
２５…ＰＭＯＳトランジスタ。
【図１】
0004309078.tif 000002
【図２】
0004309078.tif 000003
【図３】
0004309078.tif 000004
【図４】
0004309078.tif 000005
【図５】
0004309078.tif 000006
【図６】
0004309078.tif 000007
【図７】
0004309078.tif 000008
【図８】
0004309078.tif 000009
【図９】
0004309078.tif 000010
【図１０】
0004309078.tif 000011
【図１１】
0004309078.tif 000012
【図１２】
0004309078.tif 000013
【図１３】
0004309078.tif 000014
【図１４】
0004309078.tif 000015
【図１５】
0004309078.tif 000016
【図１６】
0004309078.tif 000017