(57)【特許請求の範囲】
【請求項１】
トランスの一次巻線に直列接続した２個のスイッチング素子のオン、オフスイッチング動作により、前記トランスの一次巻線に印加される直流入力電圧をスイッチングし、前記トランスの二次巻線側に接続した整流平滑回路により所定の直流出力電圧を得る電源装置において、
前記２個のスイッチング素子のターンオフ時にこれら両スイッチング素子に印加される素子電圧のうち、一方のスイッチング素子に印加される素子電圧が直流入力電圧となるように前記一方のスイッチング素子にダイオードを接続してクランプするクランプ回路と、
このクランプ回路によりクランプされる側の一方のスイッチング素子のターンオフのタイミングよりも、前記ダイオードが接続されていない他方のスイッチング素子のターンオフのタイミングを所定時間遅らせ、両スイッチング素子に印加される素子電圧のうちの残余の素子電圧を他方のスイッチング素子に分担させる素子電圧分担制御回路と、
を有することを特徴とする電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フライバックコンバータ回路のような電源装置に関する。
【０００２】
【従来の技術】
従来における情報処理装置等に用いるフライバックコンバータ回路の一例を図５に、この図５に示すフライバック回路の動作波形例を図６に示す。
【０００３】
図５に示すフライバックコンバータ回路は、電源Ｅ（入力電圧Ｖin）からの直流電圧を、ＭＯＳＦＥＴを用いたスイッチング素子Ｑ11により所定のタイミングでスイッチングしてトランスＴの一次巻線Ｎ1 （巻数ｎｐ）に供給し、トランスＴの二次巻線Ｎ2 （巻数ｎｓ）に誘起されるパルス状の電圧を整流ダイオードＤo で整流し、さらに平滑コンデンサＣO で平滑して、出力電圧Ｖ0 として負荷Ｒに供給するようになっている。
【０００４】
また、前記出力電圧Ｖ0 をコントロール回路に帰還し、このコントロール回路１０により、出力電圧Ｖ0 の高低に応じた前記スイッチング素子Ｑ11のゲートに供給するゲート信号（ゲート電圧）Ｑ11G の制御を行い、これによりスイッチング素子Ｑ11のスイッチングタイミングを変化させて前記出力電圧Ｖ0 の安定化を図っている。尚、図５中、Ｃ11はスイッチング素子Ｑ11のドレインソース間に接続した並列容量である。
【０００５】
このフライバックコンバータ回路における前記ゲート信号Ｑ11G 、スイッチング素子Ｑ11のドレイン電流ＩQ11D、スイッチング素子Ｑ11のドレインソース間電圧ＶQ11DS の波形を図６に示す。
【０００６】
このフライバックコンバータ回路の場合、スイッチング素子Ｑ11のドレインソース間電圧ＶQ11DS の波形は、図６の最下欄に示すようになる。即ち、電源Ｅからの入力電圧Ｖinと、トランスＴの二次巻線Ｎ2 に誘起する電圧の一次換算電圧（ｎｐ／ｎｓ）＊Ｖo と、スパイク電圧Ｖs との和である（Ｖin＋（ｎｐ／ｎｓ）＊Ｖo ＋Ｖs ）が、スイッチング素子Ｑ11のドレインソース間電圧ＶQ11DS の最大値となる。
【０００７】
従って、スイッチング素子Ｑ11としては、ドレインソース間電圧ＶQ11DS の特性として（Ｖin＋（ｎｐ／ｎｓ）＊Ｖo ＋Ｖs ）の値以上の耐圧を持ったものが必要とされる。
【０００８】
次に、フライバックコンバータ回路の他の例を図７に、この図７に示すフライバックコンバータ回路の動作波形例を図８に示す。
【０００９】
図７に示すフライバックコンバータ回路は、基本的構成では図５に示すフライバックコンバータ回路と同様であるが、スイッチング素子Ｑ11の他にスイッチング素子Ｑ12をトランスＴの一次巻線ｎｐと直列に接続するとともに、スイッチング素子Ｑ11と直列にクランプダイオードＤ11を接続し、スイッチング素子Ｑ12と直列にクランプダイオードＤ12を接続し、さらに、スイッチング素子Ｑ12をのゲートを制御する補助コントロール回路１１を付加したことが特徴である。
【００１０】
このフライバックコンバータ回路における前記ゲート信号Ｑ11G 、Ｑ12G 、スイッチング素子Ｑ11のドレイン電流ＩQ11D、スイッチング素子Ｑ11、Ｑ12のドレインソース間電圧ＶQ11DS 、ＶQ12DS の波形を図８に示す。
【００１１】
このフライバックコンバータ回路の場合、スイッチング素子Ｑ11、Ｑ12のドレインソース間電圧ＶQ11DS 、ＶQ12DS は、各々クランプダイオードＤ11、Ｄ12によりクランプされるため、スイッチング素子Ｑ11、Ｑ12の耐圧としては電源Ｅからの入力電圧Ｖinの値程度のもので済むことになり、図５に示す回路の場合よりも低い耐圧のスイッチング素子２個を用いてフライバックコンバータ回路を構成することが可能となる。
【００１２】
ただし、この場合、Ｖin＞（ｎｐ／ｎｓ）＊Ｖo となるようにトランスＴの巻線比（ｎｐ／ｎｓ）を設定する必要がある。若し一次換算電圧（ｎｐ／ｎｓ）＊Ｖo が入力電圧Ｖinよりも大きければ、所定の出力電圧Ｖo が確立する前にトランスＴの二次側から一次側へ電力が伝達されてしまい、フライバックコンバータ回路としての正常な動作に支障が生じることによる。
【００１３】
【発明が解決しようとする課題】
しかしながら、上述した従来のフライバックコンバータ回路においては、高い耐圧をもったスイッチング素子を採用する必要があったり、又は、低い耐圧のスイッチング素子を使用することができるもののトランスＴにおける巻線比（ｎｐ／ｎｓ）の設定に制約があったりするという課題があった。
【００１４】
そこで、本発明は、低い耐圧のスイッチング素子を使用することができ、トランスに関しても格別の制約のない電源装置を提供することを目的とするものである。
【００２０】
【課題を解決するための手段】
請求項１記載の発明は、トランスの一次巻線に直列接続した２個のスイッチング素子のオン、オフスイッチング動作により、前記トランスの一次巻線に印加される直流入力電圧をスイッチングし、前記トランスの二次巻線側に接続した整流平滑回路により所定の直流出力電圧を得る電源装置において、前記２個のスイッチング素子のターンオフ時にこれら両スイッチング素子に印加される素子電圧のうち、一方のスイッチング素子に印加される素子電圧が直流入力電圧となるように前記一方のスイッチング素子にダイオードを接続してクランプするクランプ回路と、このクランプ回路によりクランプされる側の一方のスイッチング素子のターンオフのタイミングよりも、前記ダイオードが接続されていない他方のスイッチング素子のターンオフのタイミングを所定時間遅らせ、両スイッチング素子に印加される素子電圧のうちの残余の素子電圧を他方のスイッチング素子に分担させる素子電圧分担制御回路と、を有することを特徴とするものである。
【００２１】
この発明によれば、２個のスイッチング素子のオン、オフスイッチング動作により直流入力電圧をスイッチングしてトランスの一次巻線に供給するに際して、素子電圧分担制御回路により、クランプ回路によりクランプされる側の一方のスイッチング素子のターンオフのタイミングよりも他方のスイッチング素子のターンオフのタイミングを所定時間遅らせるものである。
【００２２】
従って、早くターンオフする一方のスイッチング素子にはクランプ回路によりクランプされる直流入力電圧に相当する素子電圧が印加され、また、ターンオフ時の残余の素子電圧は所定時間遅れてターンオフする他方のスイッチング素子により分担されることになり、これにより、２個のスイッチング素子として低い耐圧のスイッチング素子を使用することができ、トランスの巻数比に関しても格別の制約が無くなって任意の直流入力電圧の電源を使用することができる。
【００２３】
【発明の実施の形態】
以下に、本発明の実施の形態を詳細に説明する。
【００２４】
（実施の形態１）
図１は、本発明の実施の形態１の電源装置であるフライバックコンバータ回路を示すものであり、図２は、本発明の実施の形態１のフライバックコンバータ回路の各部の信号波形を示すものである。
【００２５】
図１に示すフライバックコンバータ回路は、電源Ｅからの直流入力電圧Ｖinを、ＭＯＳＦＥＴを用いた２個のスイッチング素子Ｑ1 、Ｑ2 により各々所定のタイミングでスイッチングしてトランスＴの一次巻線Ｎ1 （巻数ｎｐ）に供給し、トランスＴの二次巻線Ｎ2 （巻数ｎｓ）に誘起されるパルス状の電圧を整流ダイオードＤo で整流し、さらに平滑コンデンサＣO で平滑して、出力電圧Ｖ0 として負荷Ｒに供給するようになっている。
【００２６】
また、前記出力電圧Ｖ0 をコントロール回路１に帰還し、このコントロール回路１により、出力電圧Ｖ0 の高低に応じた前記スイッチング素子Ｑ1 のゲートに供給するゲート信号（ゲート電圧）Ｑ1G  の制御を行い、さらにコントロール回路１に接続した補助コントロール回路２により前記スイッチング素子Ｑ2 のゲートに供給するゲート信号（ゲート電圧）Ｑ2Gの制御を行い、これにより、スイッチング素子Ｑ1 、Ｑ2 のスイッチングタイミングを変化させて前記出力電圧Ｖ0 の安定化を図っている。
【００２７】
また、フライバックコンバータ回路は、スイッチング素子Ｑ1 と直列接続したクランプダイオードＤC と、このと並列接続した並列容量Ｃl と、スイッチング素子Ｑ2 と並列接続した並列容量Ｃh とからなる素子電圧分担制御回路を具備している。
【００２８】
前記クランプダイオードＤC のアノードはスイッチング素子Ｑ1 はスイッチング素子Ｑ1 のドレインに、また、カソードは電源Ｅの陽極側に接続している。
【００２９】
このフライバックコンバータ回路におけるスイッチング素子Ｑ1 、Ｑ2 のゲート信号Ｑ1G、Ｑ2Gスイッチング素子Ｑ1 のドレイン電流ＩQ11D、スイッチング素子Ｑ11、Ｑ2Gのドレインソース間電圧ＶQ11DS 、ＶQ12DS の波形を図２に示す。
【００３０】
次に、本実施の形態１のフライバックコンバータ回路の動作を説明する。
【００３１】
このフライバックコンバータ回路の動作が開始すると、前記スイッチング素子Ｑ1 、Ｑ2 は図２に示すようにほぼ同時にオン、オフする。
【００３２】
スイッチング素子Ｑ1 、Ｑ2 がオン時、トランスＴの一次巻線Ｎ1 に励磁電流Ｉp が流れ、磁気エネルギーが蓄積される。トランスＴの二次側にはダイオードＤO によりブロックされ流れない。
【００３３】
スイッチング素子Ｑ1 、Ｑ2 がオフすると、二次巻線ｎｓの誘起電圧が、Ｖ0 以下である間は、一次巻線ｎｐに励磁電流Ｉp が流れ、スイッチング素子Ｑ1 、Ｑ2 に接続した並列容量Ｃl 、Ｃh を充電しつづける。
【００３４】
並列容量Ｃl 、Ｃh が十分に充電され、一次巻線ｎｐの電圧がＶin＋（ｎｐ／ｎｓ）＊Ｖo になると、トランスＴの磁気エネルギーは整流ダイオードＤO を介し出力側に放出される。
【００３５】
ここで、一方のスイッチング素子Ｑ1 のドレインソース間電圧ＶQ11DS は、クランプダイオードＤC により直流入力電圧Ｖinにクランプされる。
【００３６】
また、他方のスイッチング素子Ｑ2 のドレインソース間には、一次巻線ｎｐに発生する電圧の残余分（ｎｐ／ｎｓ）＊Ｖin＋Ｖｓが印加されさる。ここで、Ｖｓはスパイク電圧である。
【００３７】
ただしスイッチング素子Ｑ1 、Ｑ2 に印加される電圧は、無条件にそれぞれＶinと（ｎｐ／ｎｓ）＊Ｖo ＋Ｖｓになるわけではなく、例えば、並列容量Ｃl が非常に大きく、並列容量Ｃh が小さい場合を想定すると、スイッチング素子Ｑ1 ののドレインソース間電圧ＶQ11DS はスイッチング素子Ｑ1 、Ｑ2 がオフしても上昇せず、一次巻線ｎｐ間に発生する電圧Ｖin＋（ｎｐ／ｎｓ）＊Ｖo ＋Ｖs は全てスイッチング素子Ｑ2 に印加されることにる。
【００３８】
また、例えば、スイッチング素子Ｑ1 のターンオフのタイミングがスイッチング素子Ｑ2 のターンオフのタイミングより大きく遅れた場合も、上述した場合と同様にスイッチング素子Ｑ1 の電圧は上昇せずに一次巻線ｎｐに発生する電圧Ｖin＋（ｎｐ／ｎｓ）＊Ｖ0 ＋Ｖs は全てスイッチング素子Ｑ2 に印加されることになる。
【００３９】
このため、本実施の形態１では、クランプダイオードＤcによりドレインソース間電圧ＶQ11DSが直流入力電圧Ｖinとなるようにクランプされるスイッチング素子Ｑ1側の並列容量Ｃlの容量値を、他方のスイッチング素子Ｑ2側の並列容量Ｃhの容量値よりも十分小さくし（並列容量Ｃlの容量値＜並列容量Ｃh の容量値）、即ち、スイッチング素子Ｑ1のターンオフ時の電圧の立上がりをスイッチング素子Ｑ2のターンオフ時の電圧の立上がりよりも早くし、かつ、スイッチング素子Ｑ1、Ｑ2がほぼ同時にオフするものとして、スイッチング素子Ｑ1のドレインソース間電圧ＶQ11DSがＶinにクランプされた後スイッチング素子Ｑ2のドレインソース間電圧ＶQ12DSがピークとなるようにするものである。
【００４０】
これにより、一つのダイオードＤc と並列容量Ｃl 、並列容量Ｃh を使用した構成で、前記スイッチング素子Ｑ1 、Ｑ2 の低耐圧化を実現することが可能となるとともに、トランスＴの巻数比に関しても従来例のような格別の制約が無くなって任意の直流入力電圧ＶINをもった電源Ｅを使用することができる。
【００４１】
（実施の形態２）
次に、図３、図４を参照して実施の形態２について説明する。
【００４２】
図３は、本発明の実施の形態２の電源装置であるフライバックコンバータ回路を示すものであり、図４は、本発明の実施の形態２のフライバックコンバータ回路の各部の波形を示すものである。図３に示す実施の形態２のフライバックコンバータ回路において、図１に示す実施の形態１のフライバックコンバータ回路と同一の機能を有するものには同一の符号を付し、その詳細な説明は省略する。
【００４３】
図３に示す実施の形態２のフライバックコンバータ回路は、上述した実施の形態１のフライバックコンバータ回路とほぼ同様な構成であるが、スイッチング素子Ｑ1 、Ｑ2 に各々並列に容量値の等しい並列容量Ｃを接続したこと、補助コントロール回路２に前記スイッチング素子Ｑ2 の駆動信号Ｑ1Gに対して所定の遅延時間ｔd を与える遅延回路３を付加し、補助コントロール回路２を素子電圧分担制御回路として構成したことが特徴である。
【００４４】
この遅延回路３は、図３に示すように、コンデンサＣd と、抵抗Ｒd とからなるＣＲ時定数回路と、バッファ４との直列接続により構成している。
【００４５】
本実施の形態２のフライバックコンバータ回路のスイッチング素子Ｑ1 、Ｑ2 のゲート信号Ｑ1G、Ｑ2G、スイッチング素子Ｑ1 のドレイン電流ＩQ11D、スイッチング素子Ｑ11、Ｑ2Gのドレインソース間電圧ＶQ11DS 、ＶQ12DS の波形を図４に示す。
【００４６】
本実施の形態２のフライバックコンバータ回路では、クランプダイオードＤc を用いてドレインソース間電圧ＶQ11DS が直流入力電圧Ｖinとなるようにクランプされるスイッチング素子Ｑ1 側の並列容量Ｃの容量値と、他方のスイッチング素子Ｑ2 側の並列容量Ｃの容量値とを等しくするとともに、スイッチング素子Ｑ1 、Ｑ2 のゲート信号Ｑ1G、Ｑ2Gについて、前記遅延回路３によりゲート信号Ｑ2Gをゲート信号Ｑ1Gよりも遅延時間Ｔd だけ遅らせるタイミングでこれらスイッチング素子Ｑ1 、Ｑ2 を各々駆動するようにする。
【００４７】
即ち、スイッチング素子Ｑ1のターンオフ時の電圧の立上がりをスイッチング素子Ｑ2のターンオフ時の電圧の立上がりよりも早くして、図４に示すように、スイッチング素子Ｑ1のドレインソース間電圧ＶQ11DSがＶinにクランプされた後にスイッチング素子Ｑ2のドレインソース間電圧ＶQ12DSがピークとなるようにするものである。
【００４８】
これにより、一つのクランプダイオードＤc を用いるとともに、前記遅延回路３を付加した構成で、前記スイッチング素子Ｑ1 、Ｑ2 の低耐圧化を実現することが可能となるとともに、トランスＴの巻数比に関しても従来例のような格別の制約が無くなって任意の直流入力電圧ＶINをもった電源Ｅを使用することができる。
【００４９】
【発明の効果】
請求項１記載の発明によれば、２個のスイッチング素子として低い耐圧のスイッチング素子を使用することができ、トランスの巻数比に関しても格別の制約が無くなって任意の直流入力電圧の電源を使用することができる電源装置を提供することができる。
【００５０】
請求項２記載の発明によれば、２個の並列容量を使用した構成で、２個のスイッチング素子として低い耐圧のスイッチング素子を使用することができ、トランスの巻数比に関しても格別の制約が無くなって任意の直流入力電圧の電源を使用することができる電源装置を提供することができる。
【００５１】
請求項３記載の発明によれば、一方のスイッチング素子のターンオフのタイミングよりも他方のスイッチング素子のターンオフのタイミングを所定時間遅らせる素子電圧分担制御回路を使用した構成で、２個のスイッチング素子として低い耐圧のスイッチング素子を使用することができ、トランスの巻数比に関しても格別の制約が無くなって任意の直流入力電圧の電源を使用することができる電源装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の電源装置であるフライバックコンバータ回路を示す回路図である。
【図２】図１に示すフライバックコンバータ回路の各部の信号波形を示す信号波形図である。
【図３】本発明の実施の形態２の電源装置であるフライバックコンバータ回路を示す回路図である。
【図４】図３に示すフライバックコンバータ回路の各部の信号波形を示す信号波形図である。
【図５】従来のフライバックコンバータ回路の一例を示す回路図である。
【図６】図５に示すフライバックコンバータ回路の各部の信号波形を示す信号波形図である。
【図７】従来のフライバックコンバータ回路の他例を示す回路図である。
【図８】図７に示すフライバックコンバータ回路の各部の信号波形を示す信号波形図である。
【符号の説明】
１  コントロール回路
２  補助コントロール回路
３  遅延回路
４  バッファ
Ｃ  並列容量
Ｃh   並列容量
Ｃl   並列容量
Ｄc   クランプダイオード
Ｄo   整流ダイオード
Ｅ  電源
Ｑ1   スイッチング素子
Ｑ2   スイッチング素子
Ｒ  負荷
Ｔ  トランス
【図１】
0004260931.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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