(57)【特許請求の範囲】
【請求項１】
ＰＮシーケンスによってデータを拡散し、拡散されたデータをろ過するためのデータ拡散回路と、
規準クロック信号に基づいて内部クロック信号を発生するためのクロック発生回路と、
データ拡散回路によって形成されろ過された拡散データの補間を実施して、内部クロック信号中のジッタによって生じた位相誤差を補償する修正拡散データ値を決定する補間回路とを含む拡散スペクトル通信システム。
【請求項２】
前記補間回路が、シーケンシャルな内部クロックサイクルのためのろ過された拡散データのサンプルを生じるために、内部クロック信号によって制御されるシフト・レジスタを含むことを特徴とする請求項１に記載のシステム。
【請求項３】
前記補間回路は、内部クロック・ジッタによる位相誤差を補償するために、各内部サイクルごとに予め計算された補償ファクタを記憶するメモリをさらに含むことを特徴とする請求項２に記載のシステム。
【請求項４】
前記補償ファクタは、内部クロック・ジッタを代表することを特徴とする請求項３に記載のシステム。
【請求項５】
前記補間回路は、現在の内部クロックサイクルの補償ファクタを記憶するメモリの場所を表示するアドレス信号を前記メモリに供給するために、内部クロック信号によって制御されるアドレス発生器をさらに含むことを特徴とする請求項４に記載のシステム。
【請求項６】
前記補償回路は、ろ過された拡散データのサンプルと修正された拡散データ値とを計算するための補償ファクタとに応答する補間器をさらに含むことを特徴とする請求項５に記載のシステム。
【請求項７】
前記補間回路は、修正された拡散データ値を計算するために線形補間アルゴリズムを実行することを特徴とする請求項６に記載のシステム。
【請求項８】
クロック・ジッタに対して補償された電圧を生じるため、修正された拡散データ値に応答するデジタル−アナログ変換器を含むことを特徴とする請求項７に記載のシステム。
【請求項９】
前記クロック発生回路は、少なくとも第１および第２分割比を使用して基準クロック信号のサイクルを内部クロック信号のサイクルに変換することを特徴とする請求項１に記載のシステム。
【請求項１０】
前記クロック発生回路は、第２分割比を使用して得られた内部クロックサイクルを、第１分割比を使用して得られた内部クロックサイクル全体に均一に分布させることを特徴とする請求項９に記載のシステム。
【請求項１１】
規準クロック信号に基づいて内部クロック信号を発生するクロック発生器を有するトランスミッタにおいて、内部クロック信号中にジッタによって生じる位相誤差を補償するシステムが、
シーケンシャルな内部クロックサイクルについて拡散データサンプルを生じるため、ＰＮシーケンスによって拡散されまたフィルタによってろ過されたデジタルデータに応答するサンプリング回路と、
内部クロック・ジッタを表わす補償ファクタを記憶するメモリと、
ろ過された拡散データの補間を実施して、内部クロックジッタによって生じる位相誤差を補償する修正された拡散データを決定するために、拡散データサンプルと補償ファクタとに応答する補間器とを含む事を特徴とするトランスミッタ。
【請求項１２】
所要の内部クロックサイクルの補償ファクタを記憶するメモリの場所を表示するアドレス信号を前記メモリに供給するために、内部クロック信号によって制御されるカウンタをさらに含むことを特徴とする請求項１１に記載のトランスミッタ。
【請求項１３】
前記サンプリング回路が、内部クロック信号によって制御されるシフト・レジスタを含むことを特徴とする請求項１１に記載のトランスミッタ。
【請求項１４】
前記補償ファクタが、内部クロックジッタと内部クロック信号の周期とに基づいて予め計算されることを特徴とする請求項１１に記載のトランスミッタ。
【請求項１５】
規準信号に基づいて内部クロック信号を発生する内部クロック発生器を有する拡散スペクトルにおいて、
数個の順次内部クロックサイクルについて拡散データサンプルを生じるため、ＰＮシーケンスによって拡散されまたフィルタによってろ過されたデジタルデータをサンプリングする段階と、
クロック・ジッタによって生じる位相誤差を補償する修正拡散データ値を決定するため、補償ファクタを使用して拡散データサンプルを補間する段階とを含む、内部クロック信号中にジッタによって生じる位相誤差を補償する方法。
【請求項１６】
前記サンプリング段階は、内部クロック信号によって制御される拡散デジタルデータのシフト段階を含むことを特徴とする請求項１５に記載の方法。
【発明の詳細な説明】
【０００１】
発明の背景
本発明は一般に無線通信システムに関するものであり、特にクロック・ジッタによる位相誤差を補償する回路を有するコード分割マルチプル・アクセス（ＣＤＭＡ）通信システムに関するものである。
【０００２】
背景技術
コード分割マルチプル・アクセス（ＣＤＭＡ）は、すべてのスピーチ・ビットに対して１つのコードを与え、エンコーディングされたスピーチを空気中にスクラブル伝送し、スピーチをその初期フォーマットに再組合わせするデジタル・セルラー電話サービスの１つの形である。
【０００３】
ＣＤＭＡはスプレッド・スペクトル伝送と共に作動する。トランスミッタが初期情報信号を取り、これを単一の関連コードと結合して、初期信号より幅広い帯域を占める無線周波数（ＲＦ）を発生する。いくつかのトランスミッタからのＲＦ信号が同一帯域の周波数スペクトル全体に拡散される。分散された信号がコードを知っているレシーバによって背景ノイズから引き出される。各トランスミッタに対して単一の関連コードを割当てることによって、いくつかの同時的会話が同一周波数の割当てを分有することができる。
【０００４】
代表的なＣＤＭＡシステムは複数のセルまたは指定された区域と、各セルに組合わされたベースステーションと、複数のモバイルユニットとを含む。ＣＤＭＡシステムは、最大数のモバイルユニットが最小量の干渉をもって受容されるように、割当てられた周波数帯域を効率的に使用する伝送スキームを必要とする。ＣＤＭＡ標準によれば、モバイルユニットからベース・ステーションへの通信リンクは逆方向リンクと呼ばれ、またベースステーションからモバイルユニットへの通信リンクは順方向リンクと呼ばれる。逆方向リンクは、ベースステーションがその特定のセル中に配置された可動ユニットから伝送されるすべての情報信号を識別しなければならないので特に難しい。逆方向通信を成すために、ＣＤＭＡモバイルユニットは、情報信号に基づいてＲＦキャリヤ信号を発生するトランスミッタを有する。
【０００５】
付図の図１に図示のように、ＣＤＭＡモバイル電話セットの代表的トランスミッタ２０は、伝送されるべき２進情報シーケンスを供給するためにデータ入力２１を有する。例えば、入力データは、１と０とが、対極の交代する高電圧と低電圧によって表示される非ゼロ復帰（ＮＲＺ）エンコーディングスキームを使用してエンコーディングすることができる。有効チャンネル帯域全部を使用するため、キャリヤの位相を疑似ノイズ（ＰＮ）シーケンスによって疑似ランダムにシフトさせなければならない。ＣＤＭＡセルラーシステムにおいては、疑似ランダムデータ拡散は、Mobile Station-Base Station Comptibiliy Standard for Dual Mode Wideband Spread Spectrum Cellular System という題名のTelecommunication Industry Association (TIA)/Electronic Industry Association(EIA)/Interim Standard TIA/EIA/IS-95-A (May 1995) の中に定義され、これをここに引例とする。
【０００６】
直角位相データ拡散を実施するためには、それぞれTIA/EIA/IS-95-A Standardにおいて定義された同相および直角位相パイロット疑似ノイズ（ＰＮ）シーケンスＰＮＩおよびＰＮＱを使用して、トランスミッタ２０の同相（Ｉ）および直角位相（Ｑ）チャンネルの中で入力データが処理される。この標準によれば、ＰＮＩおよびＰＮＱシーケンスは特徴的多項式に基づいて1,2288 Mchip/sec のレートで発生される周期的信号である。
【０００７】
マルチプライヤー２２と２４は入力データにＰＮＩおよびＰＮＱシーケンスを乗じるためにそれぞれＩチャンネルとＱチャンネルに配置されている。アップサンプリング回路２６と２８がそれぞれマルチプライヤー２２，２４の出力値を乗数８によってアップサンプリングする。さらにＱチャンネルは、回路２８の出力を４サンプルに等しい１／２チップだけ遅延させるための遅延回路２９を含む。回路２６と２９の出力が、それぞれＩチャンネルとＱチャンネルに配置されたｎ−タップ有限パルス応答（ＦＩＲ）フィルタ３０，３２に供給される。アップサンプリング回路２６，２８と、遅延回路２９と、ＦＩＲフィルタ３０，３２は乗数４アップサンプリング用のTIA/EIA/IS-95-A 標準において定義されている。
【０００８】
ＦＩＲフィルタ３０と３２の出力はそれぞれデジタル−アナログ（Ｄ／Ａ）変換器３４と３６に供給される。例えばＦＩＲフィルタ３０，３２の出力は１０ビットデジタル信号によって表示される。デジタル−アナログ変換器３４，３６はそれぞれアナログ信号ＶｉとＶｑとを生じ、これらの信号がそれぞれ折り返し防止低域フィルタ（ＬＰＦ）３８，４０を通して転送回路４２のＩ入力およびＱ入力に加えられ、この転送回路４２がオフセット直角位相シフト・キーイング（ＱＰＳＫ）を成して、変調された無線周波数信号を発生し、この信号がアンテナ４４を使用してベースステーションに転送される。
【０００９】
ＩチャンネルとＱチャンネルにおける信号処理を同期化するため、トランスミッタ２０はデジタル・シンセサイザ４６を含み、このシンセサイザ４６が外部クロック信号に応答して内部クロック信号を生じる。内部クロック信号がＦＩＲフィルタ３０，３２とＤ／Ａ変換器３４，３６に供給される。
【００１０】
ＩチャンネルとＱチャンネルにおける信号処理を支援するため、トランスミッタ２０の内部クロック周波数は８を乗じたチップレートに等しくなければならない。標準チップレートは1,2288 Mchip/secに等しいので、内部クロックは9.8304ＭＨｚに等しい周波数ｆｘ８で発生されなければならない。しかしＣＤＭＡモバイル電話の周波数プラン要求に見合うため、トランスミッタ２０に加えられる規準クロックは9.8304MHzと異なる周波数ｆｒｅｆを有することができる。例えば、ｆｒｅｆは１４．４ＭＨｚに等しくすることができる。
【００１１】
この場合、ｆｒｅｆ／ｆｘ８＝１４．４ＭＨｚ／９．８３０４ＭＨｚ＝３７５／１５６＝１．４６８である。従って３７５サイクルの規準クロックにおいて、２５６サイクルの内部クロックが発生される。従って、３５６サイクルの内部クロック信号を発生するためには、３７５サイクル規準クロックから１１９クロックサイクルを除去しなければならない。
【００１２】
１．４６８に最も近いデジタル除算比は１．５である。もしこの除算比が規準クロックのＭサイクルにおいて発生すれば、Ｍサイクルにおいて除去された内部クロックサイクル数Ｎは、Ｎ＝Ｍ−（Ｍ／１．５）＝１１９で表わすことができる。従って、３７５規準クロックサイクルのうち３５７サイクルは１．５に等しい除算比で変換され、残りの１８サイクルについては除算比は１に等しい。
【００１３】
従って規準クロックの内部クロックへの変換に際して、除算比は例えば１．５から１に変化されなければならない。その結果、内部クロックの中にジッターが発生する。
【００１４】
例えば、除算比が１．５から１に変化すれば、規準時間ｔは規準クロックの半サイクルだけ変化する。規準時間変化Δｔは１／１４．４ＭＨｚの１／２＝１／２８．８ＭＨｚ＝３４．７ナノ秒に等しい。
【００１５】
クロックジッタは図２に図示された寄生的「傾斜位相」変調とみなすことができる。このような変調は伝送回路４２の出力における実質的位相誤差を生じる。例えば、規準時間変化Δｔによって生じる寄生的位相段差ΔΘｐ−ｐは下記の式によって表わされる。
【００１６】
ΔΘｐ−ｐ＝（Δｔ／Ｔｘ８）ｘ２π、
ここに、Ｔｘ８は内部クロックの時間である。
【００１７】
従って、ΔΘｐ−ｐ＝（９．８３０４／２８．８）ｘ２π
＝２．１４３ラジアン＝１サイクルの３４％。
【００１８】
前述の実施例において、クロックジッタの結果として生じるルート−平均−平方位相誤差ΔΘｒｍｓはΔΘｒｍｓ＝ΔΘ／√１２＝０．６１８６ｒａｄで表わされる。
【００１９】
クロックジッタによる位相誤差はＤ／Ａ変換器の出力において誤差電圧を生じる。その結果、トランスミッタ２０は、割当てられたＣＤＭＡチャンネル外部の周波数で高レベルの不正放射を放射させる。通常のＣＤＭＡ逆方向リンク中で伝送されるＲＦ信号のシミュレート・スペクトルを示す図３において図示されるように、伝送ＲＦ信号は劣悪な隣接チャンネル出力レート（ＡＣＰＲ）を有し、これは割当てられたＣＤＭＡチャンネル外部の不正放射を特徴づける。不正放射とその測定法は、Recommended Minimum Performance Standards for Dual-Mode Wideband Spread Spectrum Cellular Mobile Stations と題するTIA/IS-98-A Interium Standard に定義されている。ＳＣＰＲは隣接チャンネル出力とインチャンネル信号との比率である。TIA/IS-98-A Interium Standard  によれば、３０ｋＨｚに対する隣接チャンネル出力はインチャンネル信号の中央周波数から９００ｋＨｚのオフセットで測定される。図３の実施例において、中央周波数におけるインチャンネル信号出力は約４３ｄＢｍであり、また隣接チャンネル出力は約１４ｄＢｍである。従ってＡＣＰＲを表わすこれらの値の差は約２９ｄＢに等しい。
【００２０】
ＣＤＭＡ電話セットのＡＣＰＲを改良するために、クロックジッタによって発生される位相誤差の補償が望ましいと思われる。
【００２１】
発明の概要
従って本発明の利点は、ＣＤＭＡトランシーバのＡＣＰＲを改良するために、クロックジッタによって発生される位相誤差の補償するにある。
【００２２】
本発明のこの利点およびその他の利点は、ＰＮシーケンスによるデータ拡散のためのデータ拡散回路と、規準クロック信号に基づく内部クロックを発生するためのクロック発生回路と、前記データ拡散回路によって形成されろ過された拡散データの補間を実施して、内部クロック信号中のジッタによって生じた位相誤差を補正する修正拡散データ値を生じる補間回路とを含む拡散スペクトル通信装置によって少なくとも部分的に達成される。
【００２３】
本発明の好ましい実施態様によれば、補間回路は順次内部クロックサイクルについてろ過された拡散データのサンプルを生じるように内部クロック信号によって制御されるシフト・レジスタを含む。さらに前記補間回路は内部クロックジッタを代表する補償ファクタを記憶するためのメモリを含むことができる。補償ファクタは各内部クロックサイクルについて予め計算することができる。内部クロック信号によって制御されるアドレス発生器が現在の内部クロックサイクルの補償ファクタを記憶するメモリの場所を表示するアドレス信号を前記メモリに供給する。
【００２４】
ろ過された拡散データのサンプルと補償ファクタとに基づいて、補間器は修正された拡散データ値を計算する。例えば、補間回路は、修正された拡散データ値を特定するために線形補間アルゴリズムを実行することができる。修正された拡散データ値に対応して、デジタル−アナログ変換器がクロックジッタについて補償された電圧を発生することができる。
【００２５】
クロック発生回路は、少なくとも第１および第２分割比を使用して、規準クロック信号を内部クロック信号の部品ユニットに変換することができる。クロックジッタを低減するため、第２分割比を使用して発生された内部クロックサイクルが第１分割比を使用して発生された内部クロックサイクルの上に均一に分布される。
【００２６】
本発明の１アスペクトによれば、クロックジッタによって生じた位相誤差を補償するシステムがＣＤＭＡ逆方向リンクの中に備えられる。この補償システムは、順次の内部クロックサイクルについて拡散データサンプルを生じるためにＰＮシーケンスによって拡散されまたフィルタによってろ過されたデジタルデータに応答するサンプリング回路と、内部クロックジッタを代表する補償ファクタを記憶するメモリと、ろ過された拡散データの補間を実施して内部クロックジッタによって生じる位相誤差を補償する修正された拡散データを決定するために拡散データの補間を実施する補間器とを含む。
【００２７】
本発明の方法によれば、内部クロック信号中にジッタによって生じる位相誤差を補償するため、
ＰＮシーケンスによって拡散されまたフィルタによってろ過されたデジタルデータをサンプリングする段階と、
クロックジッタによって生じる位相誤差を補償する修正拡散データ値を決定するために補償ファクタを使用して拡散データサンプルを補間する段階とが実行される。
【００２８】
本発明は前記の説明のみに限定されるものでなく、その趣旨の範囲内において任意に変更実施できる。
【００２９】
発明の詳細な説明
本発明は信号処理分野において一般的に応用されるが、本発明を実施する最良モードはＣＤＭＡシステム中の逆方向リンクの実現に基づいている。
【００３０】
図４は本発明によるＣＤＭＡモバイル電話のトランスミッタ１００を示す。図１のトランスミッタの素子と類似のトランスミッタ１００の素子は類似参照数字を有する。トランスミッタ１００は同相（Ｉ）チャンネルと直角位相（Ｑ）チャンネルとを含み、これらのチャンネルはそれぞれ伝送回路４２の同相入力と直角位相入力とを駆動してＱＡＭ無線周波数信号を発生し、この信号がアンテナ４４を使用してベースステーションに伝送される。ＮＲＺエンコーディング・スキームを使用してエンコーディングされる情報シーケンスがデータ入力２１を通してＩチャンネルとＱチャンネルとに供給される。
【００３１】
拡散スペクトルセルラーシステムに関するTIA/EIA/IS-95-A 標準によれば、同相パイロットＰＮシーケンスＰＮＩがＩチャンネルに供給され、また直角位相パイロットＰＮシーケンスＰＮＱがＱチャンネルに供給される。これらの周期的シーケンスは1.2288Mチップ／秒に等しいレートで特性的多項式に基づいて発生される。
【００３２】
モバイル電話セット中に加えられる信号は所要のＣＤＭＡチャンネル周波数を保持するように選択された周波数ｆｒｅｆを有する。例えば、ｆｒｅｆは１４．４ＭＨｚに等しくすることができる。規準信号に基づいて、デジタル・シンセサイザ４６は、9.8304MHzに等しいｆｘ８、すなわち８を乗じたチップレートで内部クロック信号を発生することができる。内部クロック信号がＩチャンネルおよびＱチャンネルに加えられてこれらのチャンネルの動作の同期化を生じる。
【００３３】
前述のように、もしｆｒｅｆ＝１４．４ＭＨｚ、またｆｘ８＝9.8304MHzであれば、デジタルシンセサイザ４６は規準クロック３７５サイクルの中に内部クロック２５６サイクルを生じる。従って、規準クロックが内部クロックに変換される時、内部クロック１１９サイクルを規準クロック３７５サイクルから除去しなければならない。規準クロック信号を内部クロック信号に変換するために単一の除算比を使用することができないのであるから、３７５規準クロックサイクルのうち３５７サイクルは１．５に等しい除算比で変換され、残りの１８サイクルについては除算比は１に等しい。このような除算比の変化が変換の結果として生じる内部クロックの中にジッタを生じる。
【００３４】
クロックジッタを減少させるため、デジタルシンセサイザ４６は残りの１８サイクルを３７５規準クロックサイクル全体に均等に分布させる。375/18=
20.8333...=20+0.8333であるので、反復パタンで２０サイクルが使用され、その際に除算比１．５によって変換された１９サイクルに続いて１サイクルが除算比１によって変換される。従って、除算比１．５による18x0.8333...=15サイクルが残される。シンセサイザ４６はこれらの１５サイクルを１８サイクルの上に均等に拡散して、２１サイクル（除算比１．５の２０サイクルおよび除算比１の１サイクル）の１５ブロックとこれに続く２０サイクル（除算比１．５の１９サイクルおよび除算比１の１サイクル）の３ブロックとを生じる。
【００３５】
クロックジッタをさらに低減させるため、デジタルシンセサイザ４６は２１サイクルの１５ブロックの上に２０サイクルの３ブロックを均等に分布させるように下記のシーケンスを形成する。
【００３６】
−  ２１サイクルの５ブロック（そのうち２０ブロックが除算比１．５を有し、１ブロックが除算比１を有する）、
−  ２０サイクルの１ブロック（そのうち１９ブロックが除算比１．５を有し、１ブロックが除算比１を有する）、
−  ２１サイクルの５ブロック（そのうち２０ブロックが除算比１．５を有し、１ブロックが除算比１を有する）、
−  ２０サイクルの１ブロック（そのうち１９ブロックが除算比１．５を有し、１ブロックが除算比１を有する）、
−  ２１サイクルの５ブロック（そのうち２０ブロックが除算比１．５を有し、１ブロックが除算比１を有する）、また
−  ２０サイクルの１ブロック（そのうち１９ブロックが除算比１．５を有し、１ブロックが除算比１を有する）。
【００３７】
前述の実施例は１４．４ＭＨｚ規準クロックを9.8304MHz  ＣＤＭＡ内部クロックに変換する場合を示したが、当業者には明かなように開示された技術は任意の規準クロックから任意周波数のクロック信号を生じるために適用できる。
【００３８】
前述の実施例のクロック変換技術はクロックジッタを低下させることができるが、低減されたクロックジッタさえも相当の位相誤差を生じる。従って本発明によれば、ＣＤＭＡトランスミッタ１００中のＩチャンネルとＱチャンネルはそれぞれ、クロックジッタによって生じる位相誤差を補正するための位相誤差補正システムを備える。
【００３９】
本発明によれば、ＣＤＭＡトランスミッタ１００中のＩチャンネルとＱチャンネルは、Ｑチャンネルの中に１／２チップ遅延回路が備えられていること以外は類似構造を有する。Ｉチャンネルの素子のみを図４に図示しまた下記に説明する。
【００４０】
同相パイロットＰＮシーケンスによってデータ拡散を処理するＣＤＭＡトランスミッタ１００のＩチャンネルはマルチプライヤー２２を含み、このマルチプライヤーはデータ入力２１からのＮＲＺデータにＰＮＩシーケンスを乗じる。マルチプライヤー２２の出力はアップサンプリング回路２６に接続され、この回路２２は係数８によるマルチプライヤー出力値のアップサンプリングを実施する。アップサンプリング回路２６によってアップサンプリングされた値はｎ−タップＦＩＲフィルタ３０に供給され、このフィルタはTIA/EIA/IS-95-A 標準に記載の信号ろ過を実施する。信号ろ過を支援するため、内部クロック信号ｆｘ８がＦＩＲフィルタ３０に供給される。
【００４１】
ＦＩＲフィルタ３０の出力に得られた信号Ｖｆが３段シフトレジスタ１０２に供給される。信号Ｖｆは例えば１０ビット・ワードによって表わされる。シフトレジスタ１０２は内部クロックｆｘ８によって制御されて、内部クロックｆｘ８の３シーケンスサイクルに対応する信号Ｖｆの３サンプルＶｎ−１、ＶｎおよびＶｎ＋１を生じる。
【００４２】
補間器１０４がシフトレジスタ１０２に接続されて、前記のサンプルＶｎ−１、ＶｎおよびＶｎ＋１を受ける。下記に詳細に説明するように、補間器１０４は内部クロックジッタによって生じた位相誤差を補正するように値Ｖｎを修正するための線形補間アルゴリズムを実施する。補間を実施するために、メモリ１０６の中に記憶された補正ファクタαｎが使用される。メモリ１０６は、内部クロックｆｘ８の各２５６サイクルに対して内部クロックジッタを代表する３ビット補正ファクタαｎを記憶するための２５６場所を有する。補間器１０４は、補正ファクタαｎを用いて、ＦＩＲフィルタ３０の出力において発生される拡散データの修正値Ｖｎ’を生じる。補間器１０４は、規定の補間アルゴリズムを実施するのに必要な論理的操作を実行するハードウェアまたはソフトウェア・デバイスによって実現されることができる。モジュラス２５６カウンタ１０８は内部クロックサイクルを計数して、現在の内部クロックサイクルに対する補正ファクタαｎを記憶するメモリ場所を表示する８ビット・アドレス信号を生じる。
【００４３】
修正値Ｖｎ’がデジタル−アナログ変換器３４に加えられ、このデジタル−アナログ変換器３４は内部クロックｆｘ８によって制御されて、修正Ｉチャンネル信号のアナログ代表値Ｖｉを発生する。アンティ−エイリアシング・フィルタ３８を通して、アナログ信号Ｖｉが伝送回路４２のＩ入力に対して加えられる。
【００４４】
本発明による補正技術を説明するため、図５は曲線ＡとＢとを示し、これらの曲線はそれぞれクロックジッタを伴ないまたは伴なわないデジタル−アナログ変換器３４の出力における信号例Ｖｉを示す。デジタル−アナログ変換器３４に加えられる内部クロック中のジッタΔｔｎ＝ｔｎ’−ｔｎの故に、デジタル−アナログ変換器３４の出力に誤差電圧ΔＶｎ＝Ｖｎ’−Ｖｎが発生する。従って補正しなければ、時間ｔｎ’において電圧Ｖｎ’の代わりに電圧Ｖｎが発生されるであろう。
【００４５】
本発明によれば、補間器１０４は線形補間を実施して時間ｔｎ’におけるＶｎ’を計算し、この瞬間に発生される実際値Ｖｎの代わりに計算値Ｖｎ’を出力する。Ｖｎ’を計算するために使用することのできる線形補間アルゴリズムは下記である。
Δｔｎ＞０については、
Ｖn’(tn')＝Ｖn＋(Δtn/Ｔx8)(Ｖn+1−Ｖn)
Δｔｎ＜０については、
Ｖn’(tn')＝Ｖn＋(Δtn/Ｔx8)(Ｖn−Ｖn-1)
ここに、Ｔｘ８＝１／ｆｘ８は内部クロックの周期である。
【００４６】
これらの式を簡略化するため、Δｔｎ／Ｔｘ８の代わりに補正ファクタαｎを使用することができる。この場合、補間器１０４によって実施される線形補間アルゴリズムは下記の式で表わされる。
αn＞０については、
Ｖn’(tn')＝Ｖn＋αn(Ｖn+1−Ｖn)
αn＜０については、
Ｖn’(tn')＝Ｖn＋αn(Ｖn−Ｖn-1)
αn＝０については、
Ｖn’(tn')＝Ｖn
前述のように、クロックジッタによって生じる位相ステップΔΘｐ−ｐは１サイクルの３４％に等しい。従って補正ファクタの絶対値／αｎ／≦０．３４である。補間アルゴリズムを実施するために使用されるハードウェアを簡単化するため、αｎの値は０．１のステップにおいて丸く成される。
αn∈ {-0.3,-0.2,-0.1,0,0.1,0.2,0.3}
従って、内部クロック信号ｆｘ８によって制御されるシフトレジスタ１０２は内部クロックの３順次サイクルに対するサンプルＶｎ＋１、ＶｎおよびＶｎ−１を生じる。カウンタ１０８が内部クロックのサイクルを計数して、内部クロックの現在サイクルを表示するアドレス信号を発生する。メモリ１０６は，各２５６内部クロックサイクルについて予め計算された補正ファクタαｎ＝Δｔｎ／Ｔｘ８を記憶する。アドレス信号がメモリ１０６に供給されて、現在サイクルに対する補正ファクタαｎを回収する。
【００４７】
メモリ１０６から読取られた補正ファクタαｎに基づいて、補間器１０４は前述の線形補間アルゴリズムを実施し、ＩパイロットＰＮシーケンスによって拡散されまたフィルタ３０によってろ過されたデータの修正値Ｖｎ’を決定する。このようにして補間器１０４は、クロックジッタによって生じた位相誤差を補正するように各内部クロックサイクルについて修正された値Ｖｎ’を出力する。その結果、デジタル−アナログ変換器３４によって発生される信号Ｖｉはクロックジッタによって生じた位相誤差を大幅に免れる。本発明は線形補間アルゴリズムの実施例について説明されているが、当業者には明かなように、クロックジッタによる位相誤差を補正する拡散データの修正値を生じるために、任意の規定の補間アルゴリズムを実行することができる。
【００４８】
低域フィルタ３８を通して、伝送回路４２の同相入力Ｉに対して信号Ｖｉが加えられる。前述のように、伝送回路４２の直角位相入力Ｑはトランスミッタ１００のＱチャンネルによって発生される信号Ｖｑによって駆動される。ＱチャンネルはＩチャンネルのシフトレジスタ１０２および補間器１０４と類似のシフトレジスタおよび補間器を有する。メモリ１０６とカウンタ１０８はＩチャンネルとＱチャンネルとによって共有され、両方のチャンネル中の補間器に対して共通の補償ファクタαｎを供給する。
【００４９】
ＱチャンネルはＩチャンネルの素子のほか、TIA/EIA/IS-95-A に定義されたようなアップサンプリング回路の出力信号を１／２チップ遅延させる遅延回路２９を含み、オフセット直角位相シフト・キーイング（ＱＰＳＫ）を伝送回路４２に実行させる。伝送回路４２によって発生された変調無線周波数信号はアンテナ４４を通してベースステーションに送付される。
【００５０】
このようにして、本発明はクロックジッタによって生じる位相誤差の補償を実施する。本発明のＣＤＭＡ逆方向リンク中の伝送無線周波数信号のシミュレート・スペクトルを示す図６に図示のように、無線周波数信号の隣接チャンネル出力比（ＡＣＰＲ）は通常のＣＤＭＡシステムと比較して実質的に改良されている。図６に図示の実施例において、中心周波数におけるインチャンネル出力は約６ｄＢｍであるが、中心周波数から９００ｋＨｚ片寄って測定された隣接チャンネル出力は約−４０ｄＢｍである。ＡＣＰＲを代表するこれらの値の間の差は約４６ｄＢに等しい。
【００５１】
従って前述において、ＣＤＭＡ逆方向リンク中のクロックジッタによって生じる位相誤差を補正するシステムが開示された。ろ過後に、パイロットＰＮシーケンスによって拡散されたデータがシフトレジスタに供給され、このシフトレジスタが内部クロックの順次サイクルの数データサンプルを生じる。メモリが、内部クロックサイクルについてそれぞれ予め計算された補正ファクタを記憶する。カウンタが内部クロックサイクルを計数して、現在の内部クロックサイクルの補償ファクタを記憶する記憶場所を表示したアドレス信号をメモリに供給する。データサンプルと補償ファクタとに基づいて、補正器は補間アルゴリズムを実施して、内部クロック中のジッタによって生じた位相誤差を補償する修正拡散データ値を生じる。
【００５２】
この開示においては本発明のこの実施態様のみを示し説明したが、本発明は前記の説明のみに限定されるものでなく、その趣旨の範囲内において任意に変更実施できる。
【図面の簡単な説明】
【図１】  ＣＤＭＡ電話セットにおける通常のトランスミッタのブロックダイヤグラム。
【図２】  クロック信号中のジッタによって生じる位相誤差を示すダイヤグラム。
【図３】  通常のＣＤＭＡ逆方向リンク中の伝送ＲＦ信号のシミュレート・スペクトルを示すダイヤグラム。
【図４】  本発明のＣＤＭＡ電話セット中のトランスミッタのブロックダイヤグラム。
【図５】  本発明によるクロックジッタ補償技術を示すダイヤグラム。
【図６】  本発明のＣＤＭＡ逆方向リンク中の伝送ＲＦ信号のシミュレート・スペクトルを示すダイヤグラム。
【符号の説明】
２０  トランスミッタ
２１  入力
２２  マルチプライヤー
３０  ＦＩＲフィルタ
３４  デジタル−アナログ変換器
３８  アンティ・エイリアシング（低域）フィルタ
４２  伝送回路
４４  アンテナ
４６  クロック発生回路（デジタル−アナログ変換器）（センセサイザー）
１００  トランスミッタ
１０２  シフト・レジスタ
１０４  補間器
１０６  メモリ
１０８  カウンタ（アドレス発生器）
Ｉチャンネル  同相チャンネル
Ｑチャンネル  直角位相チャンネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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