(57)【特許請求の範囲】
【請求項１】
ｎ型の炭化珪素よりなる半導体基板（１）上に、この半導体基板よりも高抵抗な炭化珪素よりなるｎ型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有するｐ型のベース領域（３ａ、３ｂ）を形成する工程と、
前記半導体層及び前記ベース領域の上部にｎ型の表面チャネル層（５）を形成する工程と、
前記ベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に該ベース領域の深さよりも浅いｎ型のソース領域（４ａ、４ｂ）を形成する工程と、
少なくとも前記表面チャネル層上にゲート酸化膜（７）を形成する工程と、
前記表面チャネル層上における前記ゲート酸化膜上にゲート電極（８）を形成する工程と、
前記ソース領域及び前記ソース領域に接触するようにソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程とを備えた炭化珪素半導体装置の製造方法であって、
前記ゲート酸化膜を形成する工程は、
前記表面チャネル層の表層部を熱酸化して前記ゲート酸化膜を形成する工程と、
酸化雰囲気中において、前記熱酸化の温度よりも低温な状態で再酸化処理を行う工程と、
前記再酸化処理後に、該再酸化処理時の酸化レートよりも遅い酸化レートとなる熱処理を行う工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記再酸化処理後の熱処理工程は、酸素雰囲気若しくは酸素を含む不活性ガス雰囲気中で行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記再酸化処理後の熱処理工程では、酸化レートが０．８ｎｍ／ｈ以下となるようにしていることを特徴とする請求項１又は２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記再酸化処理の温度と、前記再酸化処理後の熱処理の温度とを同等にしていることを特徴とする請求項１乃至３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記熱処理を行う工程がドライ酸化雰囲気であることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】
本出願人は、プレーナ型ＭＯＳＦＥＴにおいて、チャネル移動度を向上させてオン抵抗を低減させたものを、特願平９−２５９０７６号で出願している。
このプレーナ型ＭＯＳＦＥＴの断面図を図１３に示し、この図に基づいてプレーナ型ＭＯＳＦＥＴの構造について説明する。
【０００３】
炭化珪素からなるｎ+ 型半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ- 型ベース領域３ａおよびｐ- 型ベース領域３ｂが離間して形成されている。また、ｐ- 型ベース領域３ａ、３ｂの表層部の所定領域には、該ベース領域３ａ、３ｂよりも浅いｎ+ 型ソース領域４ａ、４ｂが形成されている。
【０００４】
さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース領域４ｂとの間におけるｎ- 型エピ層２およびｐ- 型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５が延設されている。つまり、ｐ- 型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時にチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００５】
表面チャネル層５はＮ（窒素）をドーパントに用いて形成されており、そのドーパント濃度は、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
表面チャネル層５の上面およびｎ+ 型ソース領域４ａ、４ｂの上面には熱酸化にてゲート酸化膜７が形成されている。さらに、ゲート酸化膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂおよびｐ- 型ベース領域３ａ、３ｂと接している。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【０００６】
このように構成されたプレーナ型ＭＯＳＦＥＴは、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードで動作するため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べチャネル移動度を大きくすることができ、オン抵抗を低減させることができる。
【０００７】
【発明が解決しようとする課題】
上記構成を有するプレーナ型パワーＭＯＳＦＥＴを製作し、ゲート酸化膜７を光照射Ｃ−Ｖ測定により評価したところ、図１４のＣ−Ｖ特性図に示されるように、光照射後のＣ−Ｖ特性が大きく変化し、その特性が瞬時に回復しないという、いわゆるヒステリシス特性を有することが判った。また、光照射後のフラットバンドシフトが正に移動することから、電子トラップが生じていることが予測される。
【０００８】
この現象は、ゲート酸化膜中又はゲート酸化膜と炭化珪素（表面チャネル層５）との界面にキャリアトラップが存在することを示しており、ＦＥＴ特性を不安定にするばかりでなく、ゲート酸化膜７の信頼性の低下を招く可能性がある。
本発明は上記点に鑑みて成され、蓄積モードに動作するＭＯＳＦＥＴにおいて、ゲート酸化膜中又はゲート酸化膜と炭化珪素との界面におけるキャリアトラップを低減し、ＦＥＴ特性を安定にすると共にゲート酸化膜の信頼性を向上させることを目的とする。
【０００９】
【課題を解決するための手段】
上記問題について本発明者らが検討を行ったところ、図１５に示すように、検出器を角度５°とした場合のＸＰＳ測定により、ＳｉＯ2 ／ＳｉＣ界面にＳｉ−Ｎ結合が存在していることが判った。すなわち、図１３に示す表面チャネル層５に用いられるＮ（窒素）が、ゲート酸化膜７を形成するための熱酸化工程中に炭化珪素と反応して窒化珪素を生成し、この窒化珪素がキャリアトラップ（電子又は正孔トラップ）として作用していることが原因で発生することが判った。
【００１７】
そこで、上記目的を達成するため、以下の技術的手段を採用する。請求項１に記載の発明においては、ゲート酸化膜を形成する工程は、表面チャネル層の表層部を熱酸化する工程と、酸化雰囲気中において先に行った熱酸化の温度よりも低温な状態で再酸化処理を行う工程と、再酸化処理後に、該再酸化処理時の酸化レートよりも遅い酸化レートとなる熱処理を行う工程と、を含んでいることを特徴としている。
【００１８】
このように、再酸化処理の後に、再酸化処理時の酸化レートよりも遅い酸化レートとなる熱処理を行うことにより、再酸化処理での酸化レートの際にはゲート酸化膜内に取り込まれてしまうＳｉ−Ｎ結合が、活性な酸素と反応して分解される。このため、Ｓｉ−Ｎ結合を起因とするキャリア（電子）トラップが低減され、ゲート酸化膜中、若しくはゲート酸化膜と表面チャネル層の界面におけるキャリアトラップによる影響を低減でき、ＦＥＴ特性を安定にできると共にゲート酸化膜の信頼性を向上させることができる。
【００１９】
この再酸化処理後の熱処理工程は、請求項２に示すように、酸素雰囲気若しくは酸素を含む不活性ガス雰囲気中で行うことができる。具体的には、請求項３に示すように、再酸化処理後の熱処理工程における酸化レートが０．８ｎｍ／ｈ以下となるようにすることにより、Ｓｉ−Ｎ結合が活性な酸素と反応して分解されるようにできる。
【００２０】
請求項４に記載の発明においては、再酸化処理の温度と、再酸化処理後の熱処理の温度とを同等にしていることを特徴としている。このように、再酸化処理の温度と、その後行う熱処理の温度とを同等にすることにより、再酸化時における温度は変化させず、雰囲気のガスを変化させるのみで再酸化処理からその後の熱処理に移行することができる。これにより製造工程の簡略化を図ることができる。
【００２３】
請求項５に記載の発明においては、雰囲気をドライ酸化雰囲気としており、シリコン窒化物と酸素（Ｏ2 ）との反応によりシリコン酸化膜と窒素酸化物とを生成する反応を、Ｇｉｂｂｓの自由エネルギーに基づいた反応の自発性から考えると、Ｇｉｂｂｓエネルギーは負となり、反応が自発的であると言える。従って、ドライ酸化雰囲気で熱処理することによりシリコン窒化物からなる電子トラップを低減できることになる。また、このドライ酸化雰囲気であってもホールトラップを形成する炭素を酸化させて除去することができる。
【００２４】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
（第１実施形態）
図１に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００２５】
図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。但し、本実施形態における縦型パワーＭＯＳＦＥＴは、上述した図１３に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態における縦型パワーＭＯＳＦＥＴのうち、図１３に示すＭＯＳＦＥＴと同様の部分については同様の符号を付してある。
【００２６】
図１に示す縦型パワーＭＯＳＦＥＴと図１３に示すＭＯＳＦＥＴを比較すると、表面チャネル層５のドーパントとして、Ｎ（窒素）を使用している点に関しては同様であるが、図１３では表面チャネル層５の不純物濃度が１×１０15〜１×１０17ｃｍ-3程度となっているのに対し、図１では表面チャネル層５の不純物濃度が１×１０15ｃｍ-3以下となっている点に関して異なる。
【００２７】
そして、ゲート酸化膜７の中、又はゲート酸化膜７と表面チャネル層５との界面に介在する窒化珪素が極めて少ない状態となっている。このため、本実施形態に示す縦型パワーＭＯＳＦＥＴは、窒化珪素を要因とする電子又は正孔トラップがほとんど作用せず、ＭＯＳＦＥＴ特性が安定となっている。
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を、図２〜図４を用いて説明する。
【００２８】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を用意する。ここで、ｎ+ 型半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長する。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００２９】
〔図２（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢ+ （若しくはアルミニウム）をイオン注入して、ｐ- 型ベース領域３ａ、３ｂを形成する。このときのイオン注入条件は、温度が７００℃で、ドーズ量が１×１０16ｃｍ-2としている。
【００３０】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、ｐ- 型ベース領域３ａ、３ｂを含むｎ- 型エピ層２上に表面チャネル層５を化学気相成長法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によりエピタキシャル成長させる。このとき、表面チャネル層５の窒素濃度が１×１０15ｃｍ-3以下となるようにドーズ量を設定する。このエピタキシャル成長について、図５に示す成長装置を基に具体的に説明する。
【００３１】
図５に示すように、成長装置５０は、前室５１と高真空成長装置（例えばＣＶＤ装置）５２及びこれら前室５１とＭＢＥ成長装置５２をつなぐ接続部５３とを有している。
前室５１には、ロータリポンプ（ＲＰ）５１ａとディフュージョンポンプ（ＤＰ）５１ｂ等のポンプが備えられており、前室５１内を１０-6〜１０-15 Ｔｏｒｒ程度の高真空状態にできるようになっている。この前室５１内に、結晶成長の際の炭化珪素（種結晶）５４が配置されるようになっている。
【００３２】
高真空成長装置５２は、成長させるべき材料（本実施形態では炭化珪素）を超高真空中で加熱して昇華させる、又は原料ガスを導入し、ウェハ一面で化学反応させ、対向するウェハ５５上に単結晶層を成長させる装置である。高真空成長装置５２には、ロータリポンプ５２ａ、ディフュージョンポンプ５２ｂ、ターボポンプ（ＴＢ）５２ｃ等のポンプが備えられており、高真空成長装置５２内が１０-6〜１０-15 Ｔｏｒｒ程度の超高真空状態にできるようになっている。
【００３３】
前室５１と接続部５３との間、及び高真空成長装置５２と接続部５３との間には、気密保持の為のパッキン等を備えた窓部５３ａ、５３ｂが設けられており、それぞれの間を連通・遮断できるようになっている。
このように構成された成長装置５０の前室５１にエピタキシャル膜を形成させる基板５４を配置する。そして、前室５１を高真空状態にすることにより、基板５４に付着しているＮを取り除く。このとき、高真空成長装置５２内は常に超高真空状態に保持する。その後、窓部５３ａを開いて基板５４を接続部５３に移動させ、さらに窓部５３ａを閉じたのち、窓部５３ｂを開いて基板５４を高真空成長装置５２内に移動させる。引き続き、基板５４を所定位置に配置したのち、窓部５３ｂを閉じて高真空成長装置５２内の気密を確保する。
【００３４】
このように、エピタキシャル成長を行う高真空成長装置５２内を常に超高真空に保持すると共に、基板５４を前室５１内にて高真空にしているため、高真空成長装置５２内を常に超高真空に維持でき、効果的に高真空成長装置５２内の残留窒素を取り除くことができる。その後、前述のように昇華又はＣＶＤ法等により表面チャネル層５を形成するため、表面チャネル層５は窒素濃度が１×１０15ｃｍ-3以下という低濃度で形成される。
【００３５】
例えばＣＶＤ法にて成長させる場合、ＳｉＣを成長させるためのＳｉＨ4 ガス及びＣ3 Ｈ8 ガスを装置内に供給すると共にドーパントとなるＮ2 ガスを極微量だけ供給するようにする。なお、Ｎ2 ガスについては装置内の残留窒素がある場合には供給する必要がない。
なお、表面チャネル層５の窒素濃度を変化させて光照射Ｃ−Ｖ測定によるフラットバンドシフトの変化を評価した。その結果を図６に示す。この図に示されるように、表面チャネル層５の窒素濃度を１×１０15ｃｍ-3以下という低濃度で形成すると、フラットバンドシフトが非常に低減されていることが判る。このように、表面チャネル層５の窒素濃度を１×１０15ｃｍ-3以下という低濃度で形成することにより、Ｓｉ−Ｎ結合に起因するキャリアトラップを低減することができる。
【００３６】
また、このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）は、以下の数式に基づいて決定している。縦型パワーＭＯＳＦＥＴをノーマリオフ型にするためには、ゲート電圧を印加していない状態の際に、ｎ- 型層に広がる空乏層が電気的伝導を妨げるように十分なバリア高さを有している必要がある。この条件は次式にて示される。
【００３７】
【数１】
0004296633.tif 000002
【００３８】
但し、Ｔｅｐｉはｎ- 型層に広がる空乏層の高さ、φｍｓは金属と半導体の仕事関数差、Ｑｓはゲート酸化膜７中の空間電荷、Ｑｆｃはゲート酸化膜（ＳｉＯ2 ）とｎ- 型層との間の界面の固定電荷、Ｑｉは酸化膜中の可動イオン、Ｑｓｓはゲート酸化膜と表面チャネル層５（ＳｉＣ）界面の表面電荷である。
この数式１に示される右辺第１項は表面チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧Ｖbuilt による空乏層の伸び量、すなわちｐ型ベース領域３ａ、３ｂから表面チャネル層５に広がる空乏層の伸び量であり、第２項はゲート絶縁膜７の電荷とφｍｓによる空乏層の伸び量、すなわちゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量である。従って、ｐ- 型ベース領域３ａ、３ｂから広がる空乏層の伸び量と、ゲート酸化膜７から広がる空乏層の伸び量との和が表面チャネル層５の厚み以上となるようにすれば縦型パワーＭＯＳＦＥＴをノーマリオフ型にできるため、このような条件を満たす厚みとしている。
【００３９】
このとき、ノーマリオフ型に必要な表面チャネル層５の厚みは、Ｔｅｐｉよりも小さくしなければならないが、数式１から明らかなように、表面チャネル層５を低濃度とすることにより、ＮD が小さくなってＴｅｐｉが増大するため、表面チャネル層５の膜厚を大きめに設定できる。このため、表面チャネル層５をエピタキシャル成長する際における膜厚設定の制御性を向上させることができる。
【００４０】
なお、このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
また、図１に示すように、ｐ- 型ベース領域３ａ、３ｂは、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧Ｖbuilt を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ- 型ベース領域３ａ、３ｂが接地されてなくてフローティング状態となっている場合には、ビルトイン電圧Ｖbuilt を利用してｐ- 型ベース領域３ａ、３ｂから空乏層を延ばすということができないため、ｐ- 型ベース領域３ａ、３ｂをソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。
【００４１】
なお、本実施形態では、不純物濃度が低いものでｐ- 型ベース領域３ａ、３ｂを形成しているが、不純物濃度を高くすることによりビルトイン電圧Ｖbuilt をより大きく利用することができる。
また、本実施形態では炭化珪素によって縦型パワーＭＯＳＦＥＴを製造しているが、これをシリコンを用いて製造しようとすると、ｐ- 型ベース領域３ａ、３ｂや表面チャネル層５等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを製造することが困難となる。このため、本実施形態のようにＳｉＣを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造することができる。
【００４２】
また、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするためには、上記条件を満たすように表面チャネル層５の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層５の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、ＳｉＣを用いた場合にはビルトイン電圧がシリコンの約３倍と高く、表面チャネル層５の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易であるといえる。
【００４３】
〔図３（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００４４】
〔図３（ｂ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ- 型ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
【００４５】
〔図３（ｃ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ+ をイオン注入し、ディープベース層３０ａ、３０ｂを形成する。これにより、ベース領域３ａ、３ｂの一部が厚くなったものとなる。このディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００４６】
〔図４（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によるパイロジェニック法を含む）によりゲート酸化膜７を形成する。このとき、雰囲気温度は１０８０℃とする。
ここで、上述したように、ゲート酸化膜７の下部に位置する表面チャネル層５はＮ（窒素）が１×１０15ｃｍ-3以下の低濃度なもので構成されているため、熱酸化によってゲート酸化膜７を形成しても窒化珪素（ＳｉＮ）の生成を抑制することができる。
【００４７】
このため、ゲート酸化膜７中又はゲート酸化膜７と表面チャネル層５との界面に介在する窒化珪素が極めて少ない状態となる。従って、窒化珪素が原因となって発生するキャリアトラップ（界面準位）による影響を低減することができる。これにより、ゲートしきい値等の電気特性の影響を無視でき、ＦＥＴ特性を良好にすることができると共に信頼性の高いゲート酸化膜７とすることができる。
【００４８】
その後、ゲート絶縁膜７の上にポリシリコンからなるゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
〔図４（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００４９】
〔図４（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
このようにして、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
次に、この縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
【００５０】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ- 型ベース領域３ａ、３ｂと表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。ゲート電極８に電圧を印加することにより、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００５１】
つまり、ゲート電極８の仕事関数を第１の仕事関数とし、ｐ- 型ベース領域３ａ、３ｂの仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００５２】
また、オフ状態において、空乏領域は、ｐ- 型ベース領域３ａ、３ｂ及びゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４ａ、４ｂからｎ- 型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ+ 型ソース領域４ａ、４ｂから表面チャネル層５を経由し表面チャネル層５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００５３】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
（第２実施形態）
第１実施形態では、Ｎ（窒素）を低濃度にドーピングした表面チャネル層５とすることにより、ゲート酸化膜７中及びゲート酸化膜７と表面チャネル層５との界面に介在する窒化珪素が極めて少なくなるようにしているが、本実施形態では、第１実施形態とは異なる方法で上記箇所における窒化珪素が極めて少なくなるようにしている。そのため、第１実施形態において図２〜図４で示した製造工程と同様である部分については、これらの図を参照して説明を行う。なお、本実施形態における縦型パワーＭＯＳＦＥＴを図１に示すものと比較すると、表面チャネル層５の濃度が１×１０15〜１×１０17程度の高濃度にしてもよいことが異なるのみであり、その他の構成については同様であるため全体構成についての図は省略する。
【００５４】
まず、図２（ａ）〜図２（ｃ）に示す工程を施す。これにより、表面チャネル層５が形成された状態となる。
次に、図３（ａ）に示すゲート酸化膜７を形成する工程を以下のように行う。
まず、ＲＣＡ洗浄を行ったのち、１０００℃の水素雰囲気中で熱処理を行う。そして、温度１１００℃で５時間パイロジェニック法等によるウェット酸化を行い、さらに９５０℃に温度を変えて、再びパイロジェニック法等によるウェット酸化を３時間行う。これにより、ゲート酸化膜７が形成される。
【００５５】
次に、水素雰囲気中で１２５０℃の熱処理（高温アニール）を行う。この高温アニールによってゲート酸化膜７中又はゲート酸化膜７と表面チャネル層５との界面に介在する窒化珪素が分解される。これにより、ゲート酸化膜７と表面チャネル層５との界面における界面準位密度を小さくすることができると共に、固定電荷密度を小さくすることができ、第１実施形態と同様の効果が得られる。
【００５６】
なお、この後、図３（ｂ）、（ｃ）、図４（ａ）〜（ｃ）に示す工程を経て本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
（第３実施形態）
本実施形態では、第１、第２実施形態とは異なる方法で上記箇所における窒化珪素が極めて少なくなるようにしている。そのため、第１実施形態において図２〜図４で示した製造工程と同様である部分については、これらの図を参照して説明を行う。なお、本実施形態における縦型パワーＭＯＳＦＥＴを図１に示すものと比較すると、表面チャネル層５の濃度を１×１０15〜１×１０17程度の高濃度にしてもよいことが異なるのみであり、その他の構成については同様であるため全体構成についての図は省略する。
【００５７】
まず、図２（ａ）〜図２（ｃ）に示す工程を施す。これにより、表面チャネル層５が形成された状態となる。
次に、図３（ａ）に示すように、表面チャネル層５の上にゲート酸化膜７を形成する。具体的には、Ｈ2 ＋Ｏ2 雰囲気中にて、１０８０℃の熱処理を施すことでゲート酸化膜７を形成する。この条件によると、ゲート酸化膜７は約５０ｎｍの膜厚で形成される。
【００５８】
この後、再度、Ｈ2 ＋Ｏ2 雰囲気中にて、９５０℃の低温による熱処理を行う。以下、この酸素を含んだ雰囲気中で行う低温の熱処理を低温再酸化熱処理という。尚、Ｈ2 とＯ2 との比率は任意である。
この低温再酸化熱処理によって、ＳｉＯ2 ／ＳｉＣ界面に形成されたＣａｒｂｏｎ  Ｃｌｕｓｔｅｒを低減させることができ、Ｃａｒｂｏｎ  Ｃｌｕｓｔｅｒに起因するホールトラップを低減することができる。
【００５９】
しかしながら、この低温再酸化熱処理を行った後において、ゲート酸化膜７の内部、若しくはゲート酸化膜７と表面チャネル層５の界面の電気特性を光照射Ｃ−Ｖ測定により評価したところ、これらの領域に電子トラップが形成されており、界面準位密度が大きくなっていることが判った。
例えば、図７に示されるように、低温再酸化処理後においてはフラットバンドシフトが大きくなっている。これは負電荷の固定電荷又は深い準位の電子トラップが存在していることを意味している。
【００６０】
また、図７に示されるように、Ｃ−Ｖ特性がヒステリシス特性を有しており、光励起によりトラップ可能な電子トラップ準位が存在している。
このような電子トラップは、ドーパントである窒素と珪素が結合した窒化珪素（Ｓｉ−Ｎ結合）により発生していると考えられる。
このため、引き続き酸素を含む雰囲気にて、１０００℃以下、例えば低温再酸化処理と同等の温度である９５０℃程度の熱処理を行う。この熱処理後におけるゲート酸化膜７の内部、若しくはゲート酸化膜７と表面チャネル層５の界面の電気特性を光照射Ｃ−Ｖ測定により評価した。その結果を図８に示す。
【００６１】
この図に示されるように、フラットバンドシフトが２Ｖ以下に低減しており、ヒステリシス特性も消滅している。
このような結果が得られたのは、上記熱処理により、Ｓｉ−Ｎ結合を構成するＳｉやＮと低温でも活性である酸素とが反応してＮＯｘ、ＳｉＯｘになってしまい、電子トラップが低減されたためであると考えられる。
【００６２】
ここで、低温再酸化処理の後に行った熱処理の雰囲気及び温度について説明する。電子トラップ低減の為に、最適な温度及び最適な雰囲気についての検討を行った。
具体的には、Ｏ2 雰囲気下で温度を一定にした状態で１時間の熱処理を行い界面準位密度と、酸化膜の膜厚の変化を調べた。
【００６３】
その結果、図９に示されるように、熱処理温度を９５０℃程度とした場合において、界面準位密度が最も低くなっていると共に、酸化膜の膜厚も他の熱処理温度の時と比べて薄くなっている。なお、参考として表の左隅の点ｒｅｆにおいて、仮に低温再酸化処理と同条件で今回の熱処理を行った場合の結果を示す。尚、図９中のｒｅｆ点における４００Å程度の膜厚は、実際に行う低温度酸化処理後の膜厚を示すものであって、今回の熱処理の条件では図９中の点線で示す膜厚となる。
【００６４】
このため、酸化膜が形成される酸化レートと界面準位密度とが密接に関係していると考えられ、酸化レートが早ければ界面準位密度が大きくなり、酸化レートが遅ければ界面準位密度が小さくなると想定される。
つまり、酸化レートが遅くなれば、低温であっても活性な酸素がＳｉ−Ｎ結合を構成するＳｉやＮと結合し、Ｓｉ−Ｎ結合が分解されながら酸化膜の形成が進むため電子トラップが形成されないが、酸化レートが速くなると、Ｓｉ−Ｎ結合が存在した状態のまま酸化膜の形成が進んでしまうため、Ｓｉ−Ｎ結合による電子トラップが形成されてしまうと考えられる。
【００６５】
例えば、先に行った低温再酸化処理で形成される酸化膜について検討してみると、上述したように、低温再酸化処理の時においてはＳｉ−Ｎ結合による電子トラップが形成されていたことから、低温再酸化処理における酸化膜の酸化レートでは電子トラップが形成されると考えられる。この低温再酸化処理で形成される酸化膜の酸化レートは０．８ｎｍ／ｈであり、この酸化レートによる膜厚を図９中に点線で示すと、点線の酸化レートに近づくほど界面準位密度が高くなっていることから、この結果からも酸化レートが速くなれば電子トラップが形成されるといえる。
【００６６】
このように、低温再酸化処理の後に行った熱処理により、ゲート酸化膜７の内部、若しくはゲート酸化膜７と表面チャネル層５の界面における界面準位密度を小さくすることができる。
また、図９からも判るように、電子トラップ低減のための熱処理は比較的低温で行うことができるため、第２実施形態と比べて低温の熱処理で済ますことができる。
【００６７】
さらに、低温再酸化処理と電子トラップ低減のための熱処理とを共に同程度の温度（本実施形態では９５０℃程度）で行うことができるため、雰囲気のガスを置換するのみで、低温再酸化処理後、直ちに電子トラップ低減のための熱処理を行うことができ、製造工程の簡略化を図ることができる。そして、低温再酸化処理に比して電子トラップ低減のための熱処理の温度を高くする必要がないため、昇温時に雰囲気ガスによって界面準位密度の特性を変化させることもない。
【００６８】
なお、本実施形態では電子トラップ低減のための熱処理を酸素が含まれる雰囲気で行っているが、酸素の含有量は少なくても構わない。例えば、窒素：酸素の比が１００：１となる雰囲気下で熱処理を行った場合における酸化膜の膜厚と界面準位密度の関係を図１０に示す。
この図に示されるように、酸素の含有量が少なくなっても界面準位密度を低減することができる。ただし、酸素の含有量等によって界面準位密度が低減される最も効果的な熱処理温度が変化する場合があるため、酸素の含有量等に合わせて熱処理温度を設定するのが好ましい。なお、熱処理の雰囲気としては上記した窒素の他、不活性ガス（例えば、アルゴン）が含まれていても良い。
【００６９】
以上のことは、低温再酸化処理とその後の熱処理を同じ温度で行うことが可能であることを示している。特に、雰囲気はＨ2 を無くしたＯ2 とすることも可能である。すなわち、酸化レートを低く抑えるようにすれば低温再酸化処理と熱処理とを分けることなく同時に行うことができる。
（他の実施形態）
上記第１、第２実施形態に示した縦型パワーＭＯＳＦＥＴでは、表面チャネル層５をエピタキシャル成長によって形成したものを示したが、エピタキシャル成長ではなく、ｐ型ベース領域３ａ、３ｂに窒素をイオン注入することで形成してもよい。
【００７０】
また、上記第１、第２実施形態では、プレーナ型のＭＯＳＦＥＴにおいて本発明の一実施形態を適用した場合を示したが、いわゆる溝ゲート型のＭＯＳＦＥＴやラテラルＭＯＳＦＥＴに適用してもよい。
図１１に溝ゲート型のＭＯＳＦＥＴを示す。溝ゲート型のＭＯＳＦＥＴには、例えばｎ+ 型半導体基板２１上に、ｎ- 型エピ層２２とｐ型ベース層２３とが積層されたものが基板２４として用いられる。
【００７１】
そして、この基板２４表面から、ｐ型ベース層２３の表層部に位置するソース領域２５と共にｐ型ベース層２３を貫通する溝２７が形成されており、この溝２７の側面２７ａに表面チャネル層２８が形成されている。また、溝２７内にゲート酸化膜２９を介してゲート電極３０が形成されており、ゲート電極３０上には、ソース領域２５及びｐ型ベース層２３に接続されるソース電極３２が層間絶縁膜３１を介して形成されている。さらに、基板２４の裏面側にはドレイン電極３３が備えられている。
【００７２】
このような構成を有する溝ゲート型のＭＯＳＦＥＴの場合には、第１実施形態と同様に、溝２７内に形成されたゲート酸化膜２９の下部に配置される表面チャネル層２８を低濃度で構成したり、第２実施形態と同様に、ゲート酸化膜２９形成後に高温アニール処理を施したりすることで、上記各実施形態と同様の効果が得られる。
【００７３】
また、図１２にラテラルＭＯＳＦＥＴを示す。ラテラルＭＯＳＦＥＴには、例えばｐ型半導体基板１０１を基板として用いている。この基板１０１の所定領域には、イオン注入等によって表面チャネル層１０２が形成されており、この表面チャネル層１０２の両側にはソース層１０３、ドレイン層１０４が形成されている。また、表面チャネル層１０２上にはゲート酸化膜１０５を介してゲート電極が備えられている。
【００７４】
このように構成されたラテラルＭＯＳＦＥＴの場合においても、第１実施形態と同様に、ゲート酸化膜１０５の下部に配置される表面チャネル層１０２を低濃度で構成したり、第２実施形態と同様に、ゲート酸化膜１０５形成後に高温アニール処理を施したりすることで、上記各実施形態と同様の効果が得られる。
また、上記第２実施形態では、炭化窒素を分解するための高温アニール処理を水素雰囲気で行ったが、酸素雰囲気やＡｒ等の不活性ガス雰囲気で行っても同様の効果が得られる。
【００７５】
さらに、上記第１、第２実施形態では、表面チャネル層５をチャネル領域とする蓄積型チャネルの炭化珪素半導体装置を例に挙げて説明したが、ｎ型の半導体層をｐ型に反転させてチャネル領域とする反転型チャネルの炭化珪素半導体装置において、第１実施形態と同様に、チャネル領域を構成するｎ型の半導体層を低濃度で構成したり、第２実施形態と同様に、ゲート酸化膜形成後に高温アニール処理を施したりすることで、上記各実施形態と同様の効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】エピタキシャル成長を行う時に使用する成長装置の模式図である。
【図６】窒素のドーピング濃度とフラットバンドシフトとの関係を示す図である。
【図７】本発明の第３実施形態において低温再酸化処理後における電子トラップの存在を説明するための図である。
【図８】低温再酸化処理後の熱処理を行った後における光照射Ｃ−Ｖ測定結果を示す図である。
【図９】酸素雰囲気下で熱処理を行った場合における酸化膜の膜厚と界面準位密度の関係を示す図である。
【図１０】酸素と窒素の含有率が１：１００となる雰囲気で熱処理を行った場合における酸化膜の膜厚と界面準位密度の関係を示す図である。
【図１１】他の実施形態にかかる溝ゲート型ＭＯＳＦＥＴの断面図である。
【図１２】他の実施形態にかかるラテラルＭＯＳＦＥＴの断面図である。
【図１３】本出願人が先に出願した縦型パワーＭＯＳＦＥＴの構成を示す断面図である。
【図１４】図１３に示す縦型パワーＭＯＳＦＥＴのＣ−Ｖ特性を示す図である。
【図１５】図１３に示す縦型パワーＭＯＳＦＥＴのＸＰＳ測定結果を示す図である。
【符号の説明】
１…ｎ+ 型半導体基板、２…ｎ- 型エピ層、３ａ、３ｂ…ｐ- 型ベース領域、
４ａ、４ｂ…ｎ+ 型ソース領域、５…表面チャネル層（ｎ- 型ＳｉＣ層）、
５ａ…ｎ- 型層の部分、５ｂ…ｎ+ 型層の部分、７…ゲート酸化膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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