(57)【特許請求の範囲】
【請求項１】
情報転送用ＭＩＳＦＥＴと容量素子から成るメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）前記情報転送用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記情報転送用ＭＩＳＦＥＴ上に第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上であって、前記情報転送用ＭＩＳＦＥＴのソース、ドレイン領域上に開口を有するマスク膜を形成する工程と、
（ｅ）前記マスク膜の表面をアッシング（灰化）する工程と、
（ｆ）前記（ｅ）工程の後、前記マスク膜をマスクに、前記第１絶縁膜および第２絶縁膜をエッチングすることにより前記ソース、ドレイン領域上に孔を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）等の製造中に行われる微細な孔の形成工程に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭは、情報転送用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、このＭＩＳＦＥＴに直列に接続された情報蓄積用容量素子を有している。
【０００３】
例えば、情報転送用ＭＩＳＦＥＴと情報蓄積用容量素子とは、情報転送用ＭＩＳＦＥＴのゲート電極間（ソース、ドレイン上）に形成されたプラグにより電気的に接続される。
【０００４】
しかしながら、微細化が進みゲート電極の幅やその間隔が縮小化されると、ゲート電極間に、プラグを埋め込むためのコンタクトホールを形成することが困難となってくる。
【０００５】
そこで、ゲート電極の上面と側面とに窒化シリコン膜を形成した後、その上部にゲート電極間を埋め込むように酸化シリコン膜を堆積し、これらの膜のエッチング速度差を利用することによって、ゲート電極間に自己整合的にコンタクトホールを形成するというセルフアライン・コンタクト（Self Align Contact;ＳＡＣ)技術が使われている（特開平９−２５２０９８号公報）。
【０００６】
【発明が解決しようとする課題】
本発明者らは、ＤＲＡＭ等の半導体集積回路装置に関する研究・開発に従事しており、前述のＳＡＣ技術を採用している。
【０００７】
しかしながら、かかるＳＡＣ技術を採用した工程において、コンタクトホールが非開口となる不良が発生した。
【０００８】
この非開口のコンタクトホール部を解析した結果、その外観から「合わせずれ」が原因ではないかとの結論に達した。即ち、本来ゲート電極間上に位置すべきレジスト膜の開口部が、合わせずれによってゲート電極上にかかることにより、ゲート電極間上がレジストで覆われてしまい、絶縁膜をエッチングし難くしてしまうのである。
【０００９】
ところが、前述のコンタクトホールが非開口となった不良製品についてさらに検討を進めた結果、コンタクトホール形成時のレジスト膜の「合わせずれ量」は、許容量以下であることが判明した。
【００１０】
例えば、図２０に示すように、ゲート電極間のスペースが、１９０ｎｍであり、その上面と側面とに形成される窒化シリコン膜の膜厚を５２ｎｍとすると、エッチングが可能なスペースは、８６ｎｍである。なお、追って詳細に説明するように、コンタクトホール形成後、その内部の側壁に形成される薄い窒化シリコン膜の膜厚１５ｎｍを考慮しても、コンタクトホールの底面の径は、計算上５６（＝８６−３０）ｎｍ確保できる。
【００１１】
ここで、レジスト膜がゲート電極端部より６０ｎｍずれた場合でも、図２１に示すように、エッチングが可能なスペースを４８ｎｍ確保でき、非開口は防止できると考えられる。従って、この場合、合わせずれの許容量は例えば±６０ｎｍと規定されていた。
【００１２】
しかしながら、このような許容量以下の合わせずれ量であってもコンタクトホールの非開口が生じることからその原因について、鋭意検討した結果、酸化シリコン膜をエッチングした際のテーパー成分が関与していることが判明した。
【００１３】
追って詳細に説明するが、レジスト膜がゲート電極端部より例えば、５０ｎｍ程度ずれた場合においても、このレジスト膜をマスクに酸化シリコン膜をエッチングすると、レジスト膜端部からテーパー状に酸化シリコン膜がエッチングされ、その裾は、ゲート電極間に残存してしまう（図５参照）。その結果、この酸化シリコン膜のテーパー状の裾が、窒化シリコン膜のエッチングの際のマスクとなり、開口領域が低減され（図６〜図８参照）、もしくは非開口が生じるのである。
【００１４】
本発明の目的は、ＭＩＳＦＥＴのゲート電極間（ソース、ドレイン上）に形成される接続部の接続不良を低減させることを目的とする。
【００１５】
また、本発明の他の目的は、ＭＩＳＦＥＴのゲート電極間（ソース、ドレイン上）上に形成される接続部を形成する際の合わせずれ量のマージンを確保することを目的とする。
【００１６】
また、本発明の他の目的は、半導体集積回路装置の特性の向上を図ることができる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
（１）本発明の半導体集積回路装置の製造方法は、情報転送用ＭＩＳＦＥＴと容量素子から成るメモリセルを有する半導体集積回路装置の製造方法であって、（ａ）前記情報転送用ＭＩＳＦＥＴを形成する工程と、（ｂ）前記情報転送用ＭＩＳＦＥＴ上に第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程と、（ｄ）前記第２絶縁膜上であって、前記情報転送用ＭＩＳＦＥＴのソース、ドレイン領域上に開口を有するマスク膜を形成する工程と、（ｅ）前記マスク膜をマスクに、前記第２絶縁膜を異方的にエッチングした後、等方的にエッチングすることにより前記ソース、ドレイン領域上の第１絶縁膜の表面を露出させる工程と、（ｆ）前記露出した第１絶縁膜をエッチングすることにより、前記ソース、ドレイン領域上に孔を形成する工程と、を有する。このマスク膜の開口部の中心は、前記情報転送用ＭＩＳＦＥＴのゲート電極間の中心に対しずれている。また、マスク膜の開口部の径は、例えば、２００ｎｍ以下である。また、異方的なエッチングと等方的なエッチングは、双方ともドライエッチングである。また、第１絶縁膜は、例えば窒化シリコン膜、前記第２絶縁膜は、例えば酸化シリコン膜である。また、孔の形状は、孔の底部に露出したソース、ドレイン領域の中心部に対して対照的でない。また、前記半導体集積回路装置の製造方法は、さらに、（ｇ）前記孔中に導電性膜を埋め込むことにより形成される接続部であって、前記情報転送用ＭＩＳＦＥＴと前記容量素子とを電気的に接続する接続部を形成する工程を有してもよい。
【００２０】
（２）本発明の半導体集積回路装置の製造方法は、情報転送用ＭＩＳＦＥＴと容量素子から成るメモリセルを有する半導体集積回路装置の製造方法であって、（ａ）前記情報転送用ＭＩＳＦＥＴを形成する工程と、（ｂ）前記情報転送用ＭＩＳＦＥＴ上に第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程と、（ｄ）前記第２絶縁膜上であって、前記情報転送用ＭＩＳＦＥＴのソース、ドレイン領域上に開口を有するマスク膜を形成する工程と、（ｅ）前記マスク膜の表面をアッシング（灰化）する工程と、（ｆ）前記（ｅ）工程の後、前記マスク膜をマスクに、前記第１絶縁膜および第２絶縁膜をエッチングすることにより前記ソース、ドレイン領域上に孔を形成する工程と、を有する。マスク膜の開口部の径は、例えば解像限界幅に対応する。
【００２１】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
本実施形態のＤＲＡＭの製造方法を図１〜図５および図９〜図１６を用いて工程順に説明する。なお、図１〜図５および図９〜図１５は、半導体基板の要部断面を示す図であり、図１６は、半導体基板の要部平面を示す図である。例えば、図１５は、図１６のＡ−Ａ断面と対応する。
【００２３】
まず、図１に示すように、半導体基板（以下、単に基板という）１をエッチングして溝を形成し、熱酸化により薄い酸化膜を形成した後、この溝の内部に酸化シリコン膜５を埋め込むことにより素子分離２を形成する。この素子分離２を形成することにより、素子分離２によって周囲を囲まれた細長い島状の活性領域（Ｌ）が形成される（図１６参照）。これらの活性領域（Ｌ）のそれぞれには、例えば、ソース、ドレインの一方を共有する情報転送用ＭＩＳＦＥＴＱｔが２個ずつ形成される。
【００２４】
次に、基板１にｐ型不純物（例えば、ホウ素（Ｂ））をイオン打ち込みした後、熱処理で不純物を拡散させることによって、基板１にｐ型ウエル３を形成する。
【００２５】
次に、フッ酸系の洗浄液を用いて基板１（ｐ型ウエル３）の表面をウェット洗浄した後、熱酸化によりｐ型ウエル３の表面に清浄なゲート絶縁膜６を形成する。
【００２６】
次に、ゲート絶縁膜６の上部に低抵抗多結晶シリコン膜７ａをＣＶＤ（Chemical Vapor Deposition）法で堆積する。続いて、低抵抗多結晶シリコン膜７ａの上部にスパッタリング法で薄いＷＮ膜（窒化タングステン膜、図示せず）とＷ（タングステン）膜７ｃとを堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜８を堆積する。
【００２７】
次に、フォトレジスト膜（図示せず、以下単に「レジスト膜」という）をマスクにして窒化シリコン膜８、Ｗ膜７ｃ、ＷＮ膜（図示せず）および多結晶シリコン膜７ａをドライエッチングすることにより、ゲート電極Ｇを形成する。このゲート電極Ｇは、ワード線ＷＬとして機能する。ゲート電極Ｇの幅および間隔は、例えば約１９０ｎｍである。
【００２８】
次に、ゲート電極Ｇの両側にリン（Ｐ）イオンをイオン打ち込みすることによってｎ-型半導体領域９ａ（ソース、ドレイン領域）を形成する。
【００２９】
ここまでの工程で、ｎチャネル型ＭＩＳＦＥＴで構成される情報転送用ＭＩＳＦＥＴＱｔが形成される。
【００３０】
次に、基板１上にＣＶＤ法で窒化シリコン膜１１を堆積する。この窒化シリコン膜１１は、その膜厚が、５２ｎｍ程度であり、ｎ-型半導体領域９ａ上に微細な径（例えば５６ｎｍ程度）のコンタクトホール（１６、１７）を形成する際のエッチングストッパー膜となる。
【００３１】
次に、図２に示すように、窒化シリコン膜１１の上部に、ＳＯＧ（スピンオングラス：Spin On Glass）膜１５ａを塗布した後、基板１に熱処理を施し、ＳＯＧ膜１５ａをデンシファイ（焼き締め）する。ＳＯＧ膜１５ａは、ＣＶＤ法で堆積した酸化シリコン膜に比べて微細な配線間のギャップフィル性に優れているので、例えば、フォトリソグラフィの解像限界で決まる最小寸法まで微細化されたゲート電極Ｇ（ワード線ＷＬ）の隙間を良好に埋め込むことができる。
【００３２】
続いて、ＳＯＧ膜１５ａの上部にＣＶＤ法で酸化シリコン膜１５ｂを堆積した後、酸化シリコン膜１５ｂの表面を必要に応じて化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法で研磨してその表面を平坦化する。その結果、ＳＯＧ膜１５ａおよび酸化シリコン膜１５ｂの積層膜よりなる層間絶縁膜が形成される。なお、層間絶縁膜は２層で構成する必要はなく、例えば、テトラエトキシシランを原料としたプラズマＣＶＤ法で酸化シリコン膜を形成する等、埋め込み特性の良い膜を用いれば単層で形成することも可能である。
【００３３】
この後、図３に示すように、酸化シリコン膜１５ｂ上にゲート電極Ｇ間（ｎ-型半導体領域９ａ）上に開口を有するレジスト膜Ｒを形成し、このレジスト膜Ｒをマスクに、酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａをエッチングした後、窒化シリコン膜１１をエッチングすることによってコンタクトホール（１６、１７）を形成するのであるが、かかる工程について、以下に詳細に説明する。
【００３４】
まず、本実施の形態の工程を説明する前に、発明者が検討した工程について図４〜図８を参照しながら説明する。
【００３５】
図４に示すように、レジスト膜Ｒの形成の際、即ち、レジスト膜を基板全面に形成した後、コンタクトホール（１６、１７）の形状に対応したマスクパターンを転写する際、合わせずれが生じる。例えば、開口部間に残存ずるレジスト膜Ｒの中心（Ｒｃ）と、ゲート電極Ｇの中心（ＷＬｃ）とのずれ量を、ΔＬとする。なお、ここでは、レジスト膜Ｒの中心（Ｒｃ）が、ゲート電極Ｇの中心（ＷＬｃ）より右にずれた場合をプラスとし、左にずれた場合をマイナスとする。
【００３６】
次いで、図５（ａ）および（ｂ）に示すように、このようなレジスト膜Ｒをマスクに、酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａをエッチングすると、これらの膜は、レジスト膜Ｒの端部からテーパー状にエッチングされ、その裾がゲート電極Ｇ間（ｎ-型半導体領域９ａ）上に残存してしまう。なお、図５（ｂ）は、図５（ａ）のゲート電極Ｇ間の部分拡大図である（同様に、図６〜図８について、（ｂ）は、（ａ）の部分拡大図である）。
【００３７】
次いで、図６（ａ）および（ｂ）に示すように、前記エッチングで露出した窒化シリコン膜１１をエッチングすると、ゲート電極Ｇ間（ｎ-型半導体領域９ａ）上の酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａがマスクとなり、コンタクトホール１６、１７の底面の径が小さくなってしまう。
【００３８】
さらに、図７（ａ）および（ｂ）に示すように、コンタクトホール１６、１７の側壁に１５ｎｍ程度の薄い窒化シリコン膜１５ｃを形成すると、コンタクトホール１６、１７の底面の径は、益々小さくなる。これは、多結晶シリコン膜等の導電性膜をコンタクトホール１６、１７内に埋め込みプラグ１８を形成する前には、基板１（ｎ-型半導体領域９ａ）表面の自然酸化膜等を除去し、プラグ１８と基板１との接続状態を良好にするため、フッ酸等の洗浄液を用いた洗浄を行う必要がある。この際、コンタクトホール１６、１７の側壁の酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａのエッチングを防止するため、薄い窒化シリコン膜１５ｃを形成する。この窒化シリコン膜１５ｃは、コンタクトホール１６、１７内を含む酸化シリコン膜１５ｂ上に、ＣＶＤ法で窒化シリコン膜を１５ｎｍ程度堆積した後、かかる膜を異方的にエッチングすることによって形成する。
【００３９】
次いで、図８に示すように、コンタクトホール１６、１７の内部に、リン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエッチバック（またはＣＭＰ法で研磨）して、コンタクトホール１６、１７の内部にプラグ１８を形成する。
【００４０】
しかしながら、コンタクトホール１６、１７が非開口の場合はもとより、図５〜図７に示すように、コンタクトホール１６、１７の底面の径が小さい状態で、多結晶シリコン膜をコンタクトホール１６、１７内に埋め込むと、接触抵抗が増大し接続不良を生じさせる。
【００４１】
そこで、本発明者らは、以下に示す工程で、コンタクトホール（プラグ）を形成することとした。かかる工程を、図４、図５および図９〜図１３を参照しながら詳細に説明する。
【００４２】
まず、図４に示すように、レジスト膜Ｒの形成の際、即ち、レジスト膜を基板全面に形成した後、コンタクトホール１６、１７の形状に対応したマスクパターンを転写する際、開口部間に残存ずるレジスト膜Ｒの中心（Ｒｃ）と、ゲート電極Ｇの中心（ＷＬｃ）とが、ΔＬずれた場合を考える。
【００４３】
前述した通り、このようなレジスト膜Ｒをマスクに、酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａを異方的にエッチングすると、図５（ａ）および（ｂ）に示すように、これらの膜は、レジスト膜Ｒの端部からテーパー状にエッチングされ、その裾がゲート電極Ｇ間（ｎ-型半導体領域９ａ）上に残存してしまう。この際のエッチングは、ドライエッチングである。
【００４４】
次いで、図９（ａ）および（ｂ）に示すように、酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａを等方的にエッチングすることによりコンタクトホール１６、１７側壁のこれらの膜をエッチングする。このエッチングによって、ゲート電極Ｇ間（ｎ-型半導体領域９ａ）上に残存していた、酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａが除去され、コンタクトホール１６、１７の底面の面積（窒化シリコン膜１１の露出領域）を確保することができる。なお、この際のエッチングも、ドライエッチングである。
【００４５】
このように、異方的なエッチングと等方的なエッチングは、双方ともドライエッチングとする。
【００４６】
この異方性や等方性の制御は、例えば、プラズマエッチングにおいて、基板に印加する電位や、基板上にコリメータを設置する等して、制御することができる。
【００４７】
また、これらのエッチングは、同一チャンバー（装置）内で行ってもよいし、また別チャンバー（装置）で行ってもよい。
【００４８】
このように、等方的なエッチングをドライエッチングとすることで、酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａのエッチング量の制御性を良くすることができる。例えば、等方性のエッチングをウエットエッチングにより行うことも可能であるが、この場合、エッチング量の制御が困難となる。特に、ＳＯＧ膜１５ａは、ウエットエッチングでエッチングされやすく、コンタクトホール１６、１７間を絶縁するＳＯＧ膜１５ａがエッチングされることで、プラグ（１８）間の短絡が起こりやすくなる。これに対して、等方性のエッチングをドライエッチングで行った場合は、制御性良くエッチングを行え、プラグ（１８）間の短絡を低減することができる。
【００４９】
また、異方的なドライエッチングは、例えば、Ｃ5Ｆ8、Ａｒ（アルゴン）および酸素（Ｏ2）の混合気体を用いて行うことができ、また、等方的なドライエッチングは、例えば、ＣＦ4および酸素の混合気体を用いて行うことができる。また、これらのエッチングの間に、Ａｒおよび酸素を用いたドライエッチングを行ってもよい。このエッチングは、コンタクトホール１６、１７内壁に付着したレジスト残差を除去するために行う。
【００５０】
この後、図１０（ａ）および（ｂ）に示すように、前記異方性および等方性のエッチングで露出した窒化シリコン膜１１をエッチングする。このエッチングは、例えば、ＣＨＦ3、Ａｒおよび酸素を用いたドライエッチングにより行うことができる。
【００５１】
このように、ＳＯＧ膜１５ａや酸化シリコン膜１５ｂのエッチングは、窒化シリコンに比べてエッチング速度が大きくなるような条件で行い、窒化シリコン膜１１が完全には除去されないようにする。また、窒化シリコン膜１１のエッチングは、シリコン（基板）や酸化シリコンに比べて窒化シリコンのエッチング速度が大きくなるような条件で行い、基板１やゲート絶縁膜６等の酸化膜が深く削れないようにする。これにより、微細な径を有するコンタクトホール１６、１７がゲート電極Ｇに対して自己整合（セルフアライン）で形成される。
【００５２】
なお、本実施の形態によれば、マスクずれによって、コンタクトホール１６、１７側壁に、酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａが残存していても、その後、等方的にエッチングすることによりこれらの膜を除去することができ、窒化シリコン膜１１の露出領域を確保することができる。従って、露出した窒化シリコン膜１１をエッチングすることによりコンタクトホール１６、１７の底面積を確保することができる。
【００５３】
特に、メモリセルの微細化により、ゲート電極Ｇの幅や間隔が、ほぼフォトリソグラフィの解像限界で決まる最小寸法（例えば２００ｎｍ程度）となりつつあり、また、マスクずれをこの解像限界幅の１／４（例えば５０ｎｍ程度）以下とすることは困難であるため、微細化されたメモリセルに本実施の形態を適用して効果的である。
【００５４】
次いで、図１１（ａ）および（ｂ）に示すように、例えば、ＣＦ4および酸素を用いたエッチングにより、窒化シリコン膜１１の底部の薄い酸化膜（例えば、ゲート絶縁膜６）を除去する。
【００５５】
さらに、レジスト膜Ｒを酸素を用いてアッシング（灰化）した後、コンタクトホール１６、１７内を含む酸化シリコン膜１５ｂ上に、ＣＶＤ法で窒化シリコン膜を１５ｎｍ程度堆積した後、かかる膜を異方的にエッチングすることによって、コンタクトホール１６、１７の側壁に薄い窒化シリコン膜１５ｃを形成する。
【００５６】
次いで、露出した基板１（ｎ-型半導体領域９ａ）の表面の自然酸化膜等を除去するため、例えばフッ酸系の洗浄液を用いて洗浄を行う。なお、前記窒化シリコン膜１５ｃは、この洗浄の際、コンタクトホール１６、１７側壁の酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａのエッチングを防止するために形成される。
【００５７】
次いで、図１２（ａ）および（ｂ）に示すように、コンタクトホール１６、１７の内部に、リン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエッチバック（またはＣＭＰ法で研磨）して、コンタクトホール１６、１７の内部にプラグ１８を形成する。
【００５８】
ここで、本実施の形態によれば、コンタクトホール１６、１７の底面積を確保することができるので、コンタクトホール１６、１７内に埋め込まれるプラグ１８と基板１（ｎ-型半導体領域９ａ）との接触面積を確保することができる。また、コンタクトホール１６、１７の側壁に薄い窒化シリコン膜１５ｃを形成しても、接触面積を確保することができる。
【００５９】
なお、図１３に示すように、多結晶シリコン膜（プラグ１８）中のｎ型不純物を基板中に拡散させることにより基板１中にｎ+型半導体領域９ｂを形成してもよい。また、このｎ+型半導体領域９ｂは、コンタクトホール１６、１７を介して基板中にｎ型不純物をイオン打ち込みすることにより形成することもできる。
【００６０】
この後、コンタクトホール１６内に形成されたプラグ１８と電気的に接続されるビット線ＢＬが形成され、また、コンタクトホール１７内に形成されたプラグ１８と電気的に接続される情報蓄積用容量素子Ｃが形成される。以下、これらの形成工程の一例について、図１４および図１５を参照しながら説明する。
【００６１】
図１４に示すように、酸化シリコン膜１５ｂの上部にＣＶＤ法で酸化シリコン膜１９を堆積した後、酸化シリコン膜をドライエッチングすることにより、コンタクトホール１６中のプラグ１８の上部に、スルーホール２０を形成する。
【００６２】
次に、スルーホール２０の内部を含む酸化シリコン膜１９の上部にＣＶＤ法で薄いＴｉＮ（窒化チタン）膜を堆積し、さらに、Ｗ膜を堆積した後、酸化シリコン膜１９の上部のＷ膜およびＴｉＮ膜をＣＭＰ法で研磨し、これらの膜をスルーホール２０の内部のみに残すことによって、プラグ２３を形成する。
【００６３】
次に、酸化シリコン膜１９およびプラグ２３の上部にスパッタリング法でＷ膜を堆積した後、レジスト膜をマスクにしてこのＷ膜をドライエッチングすることによって、ビット線ＢＬをする。なお、図１４は、図１６のＡ−Ａ断面に対応し、ビット線ＢＬおよびプラグ２３は、図１６に示すようにＡ−Ａ断面には表れないが、図１４においては、プラグ１８とビット線ＢＬとの関係を明確にするため、ビット線ＢＬ等を記載してある。
【００６４】
次に、酸化シリコン膜１９およびビット線ＢＬの上部に例えば、ＣＶＤ法で酸化シリコン膜４０を形成する。次いで、酸化シリコン膜４０およびその下層の酸化シリコン膜１９をドライエッチングすることによって、コンタクトホール１７内のプラグ１８の上部にスルーホール４３を形成する。
【００６５】
次に、スルーホール４３の内部にプラグ４４を形成する。このプラグ４４は、スルーホール４３の内部を含む酸化シリコン膜４０の上部にｎ型不純物（例えば、リン）をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨してスルーホール４３の内部のみに残すことによって形成する。
【００６６】
この後、図１５に示すように、酸化シリコン膜４０およびプラグ４４の上部にＣＶＤ法で窒化シリコン膜４５を堆積し、続いて窒化シリコン膜４５の上部にＣＶＤ法で厚い酸化シリコン膜４６を堆積する。
【００６７】
次に、酸化シリコン膜４６の上部に、ハードマスク（図示せず）を形成し、このハードマスクをマスクにプラグ４４上の酸化シリコン膜４６をドライエッチングした後、露出した窒化シリコン膜４５をドライエッチングすることにより、深い孔（凹部、溝）４７を形成する。この窒化シリコン膜４５は、エッチングストッパの役割を果たす。
【００６８】
次いで、酸化シリコン膜４６の上部に残ったハードマスク（図示せず）を除去し、酸化シリコン膜４６の上部および孔４７の内部に、ｎ型不純物（リン）をドープしたアモルファスシリコン膜をＣＶＤ法で堆積した後、酸化シリコン膜４６の上部のアモルファスシリコン膜をエッチバックすることにより、孔４７の内壁に沿ってアモルファスシリコン膜を残す。次に、アモルファスシリコン膜の表面にモノシラン（ＳｉＨ4）を供給し、熱処理を施すことにより、アモルファスシリコン膜を多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、表面が粗面化された下部電極４８が孔４７の内壁に沿って形成される。
【００６９】
次に、下部電極４８が形成された孔４７の内部および酸化シリコン膜４６上に酸化タンタル膜をＣＶＤ法により堆積し、熱処理を施す。
【００７０】
次いで、酸化タンタル膜の上部に、例えばＣＶＤ法によりＴｉＮ膜を堆積した後、ＴｉＮ膜と酸化タンタル膜とをドライエッチングすることにより、ＴｉＮ膜からなる上部電極５０、酸化タンタル膜からなる容量絶縁膜４９を形成する。
【００７１】
ここまでの工程により、情報転送用ＭＩＳＦＥＴＱｔとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが略完成する。図１６は、情報蓄積用容量素子Ｃ形成後の基板の要部平面図である。なお、図１６に記載の各部位においては、図４を参照しながら説明したずれ量ΔＬは考慮されていない。
【００７２】
この後、情報蓄積用容量素子Ｃの上部には、酸化シリコン膜５１が堆積され、その後、２層程度の配線が形成されるが、これらの図示は省略する。
【００７３】
（実施の形態２）
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、情報転送用ＭＩＳＦＥＴＱｔ上部の窒化シリコン膜１１、ＳＯＧ膜１５ａおよび酸化シリコン膜１５ｂの形成工程までは、図１〜図３を参照しながら説明した実施の形態１と同様であるためその説明を省略する。
【００７４】
次いで、酸化シリコン膜１５ｂ上にレジスト膜Ｒを形成するのであるが、図４を参照しながら説明したように、このレジスト膜Ｒが、フォトリソグラフィー時のマスクずれによりその形成位置がΔＬだけずれた場合を考える。
【００７５】
次いで、このレジスト膜Ｒの表面を、１０〜２０ｎｍ程度、酸素を用いたアッシング（灰化）処理により除去する。その結果、図１７に示すように、レジスト膜Ｒで覆われている領域は、小さくなり、レジスト膜Ｒの開口部の面積が大きくなる。
【００７６】
次いで、図１８に示すように、レジスト膜Ｒをマスクに、酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａを異方的にエッチングする。このエッチングは、例えば、Ｃ5Ｆ8、Ａｒおよび酸素を用いたドライエッチングにより行うことができる。
【００７７】
この際、これらの膜は、レジスト膜Ｒの端部からテーパー状にエッチングされるが、前述のアッシング処理によりレジスト膜Ｒの端部が後退しているため、その裾の部分は、ゲート電極Ｇ間（ｎ-型半導体領域９ａ）上に残存しない。従って、コンタクトホール１６、１７の底面の面積（窒化シリコン膜１１の露出領域）を確保することができる。
【００７８】
次いで、図１９に示すように、露出した窒化シリコン膜１１をエッチングする。このエッチングは、例えば、ＣＨＦ3、Ａｒおよび酸素を用いたドライエッチングにより行うことができる。なお、窒化シリコン膜１１のエッチングの前に、コンタクトホール１６、１７内壁に付着したレジスト残差を除去するため、Ａｒおよび酸素を用いたドライエッチングを行ってもよい。
【００７９】
次いで、実施の形態１と同様に、窒化シリコン膜１１の底部の薄い酸化膜を除去し、レジスト膜Ｒをアッシング（灰化）した後、窒化シリコン膜１５ｃ、プラグ１８を形成する（図１１〜図１３参照）。さらに、図１４および図１５を参照しながら説明した実施の形態１と同様に、ビット線ＢＬや情報蓄積用容量素子Ｃ等を形成する。
【００８０】
このように、本実施の形態によれば、レジスト膜Ｒの表面を除去したので、レジスト膜Ｒの形成時にマスクずれが生じても、かかる膜をマスクとしたコンタクトホール１６、１７の形成時に、その底面積を確保することができ、コンタクトホール１６、１７内に埋め込まれるプラグ１８と基板１との接触面積を確保することができる。
【００８１】
特に、メモリセルの微細化のため、ゲート電極Ｇの幅や間隔が、ほぼフォトリソグラフィの解像限界で決まる最小寸法となるような場合には、本実施の形態を適用して効果的である。
【００８２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８３】
特に、本実施の形態においては、ＤＲＡＭを例として説明したが、この他、微細な径のコンタクトホールを有する半導体集積回路装置に広く適用可能である。
【００８４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８５】
（１）ＭＩＳＦＥＴ上に第１絶縁膜および第２絶縁膜の積層膜を形成し、第２絶縁膜上であって、情報転送用ＭＩＳＦＥＴのソース、ドレイン領域上に開口を有するマスク膜をマスクに、第２絶縁膜を異方的にエッチングした後、等方的にエッチングすることによりソース、ドレイン領域の第１絶縁膜の表面を露出させ、この露出した第１絶縁膜をエッチングすることにより、ソース、ドレイン領域上に孔を形成したので、マスク膜の合わせずれ量のマージンを確保することができる。また、この孔内に形成される接続部とＭＩＳＦＥＴのソース、ドレインとの接続不良を低減させることができる。
【００８６】
また、半導体集積回路装置の特性の向上を図ることができ、歩留まりの向上を図ることができる。
【００８７】
（２）また、ＭＩＳＦＥＴ上の絶縁膜上に形成され、ＭＩＳＦＥＴのソース、ドレイン領域上に開口を有するマスク膜を形成し、このマスク膜の表面をアッシング（灰化）した後、このマスク膜をマスクに、絶縁膜をエッチングすることによりソース、ドレイン領域上に孔を形成したので、マスク膜の合わせずれ量のマージンを確保することができる。また、この孔内に形成される接続部とＭＩＳＦＥＴのソース、ドレインとの接続不良を低減させることができる。
【００８８】
また、半導体集積回路装置の特性の向上を図ることができ、歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図５】（ａ）および（ｂ）は、本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図６】（ａ）および（ｂ）は、本発明の実施の形態１の効果を説明するための半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図７】（ａ）および（ｂ）は、本発明の実施の形態１の効果を説明するための半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図８】（ａ）および（ｂ）は、本発明の実施の形態１の効果を説明するための半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図９】（ａ）および（ｂ）は、本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１０】（ａ）および（ｂ）は、本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１１】（ａ）および（ｂ）は、本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１２】（ａ）および（ｂ）は、本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部平面図である。
【図１７】本発明の実施の形態２である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態２である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態２である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図２０】本発明の課題を説明するための半導体集積回路装置（ＤＲＡＭ）を示す基板の要部断面図である。
【図２１】本発明の課題を説明するための半導体集積回路装置（ＤＲＡＭ）を示す基板の要部断面図である。
【符号の説明】
１  基板（半導体基板）
２  素子分離
３  ｐ型ウエル
５  酸化シリコン膜
６  ゲート絶縁膜
７ａ  多結晶シリコン膜
７ｃ  Ｗ膜
８  窒化シリコン膜
９ａ  ｎ-型半導体領域
９ｂ  ｎ+型半導体領域
１１  窒化シリコン膜
１５ａ  ＳＯＧ膜
１５ｂ  酸化シリコン膜
１５ｃ  窒化シリコン膜
１６  コンタクトホール
１７  コンタクトホール
１８  プラグ
１９  酸化シリコン膜
２０  スルーホール
２３  プラグ
４０  酸化シリコン膜
４３  スルーホール
４４  プラグ
４５  窒化シリコン膜
４６  酸化シリコン膜
４７  孔
４８  下部電極
４９  容量絶縁膜
５０  上部電極
５１  酸化シリコン膜
ＢＬ  ビット線
Ｃ  情報蓄積用容量素子
Ｇ  ゲート電極
Ｑｔ  情報転送用ＭＩＳＦＥＴ
Ｒ  レジスト膜
ＷＬ  ワード線
ΔＬ  ずれ量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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