(57)【特許請求の範囲】
【請求項１】
複数のブロックに分割されたメモリセルアレイを有する半導体装置のリフレッシュ方法であって、
各前記ブロックに対応して設けられ、外部アクセス実施信号またはリフレッシュ実施信号を発生する複数のブロックコントロールに対して、各前記ブロック毎に、リフレッシュ可能期間の先頭から、各前記ブロックの少なくとも一つのメモリセルのリフレッシュを要求するステップと、
リフレッシュ可能期間に、外部アクセスにより、少なくとも一つの前記ブロックにおいて、前記メモリセルのリフレッシュが延期される場合、リフレッシュが延期される前記ブロックに対応する前記ブロックコントロールには、当該リフレッシュ可能期間の先頭から次のリフレッシュ可能期間に至るまでリフレッシュ要求をし続けるステップと、
前記リフレッシュ可能期間に、全ての前記ブロックにおける前記メモリセルのリフレッシュがされた場合、リフレッシュアドレスを各前記ブロックの少なくとも一つの他のメモリセルのアドレスに変更するステップとを有し、
前記リフレッシュ可能期間は、ＲＦタイミング信号の立ち上がりにもとづいて開始され、次のＲＦタイミング信号の立ち上がりにもとづいて終了する前記ＲＦタイミング信号の１周期とほぼ同じ長さの期間であり、
前記ＲＦタイミング信号の周期は、前記メモリセルがデータを保持できる時間を、各前記ブロックのワード線の本数にリフレッシュの延期回数を加算した数で割った時間以下である、半導体装置のリフレッシュ方法。
【請求項２】
請求項１において、
リフレッシュは、外部アクセスされる前記ブロック以外、残り全ての前記ブロックにおける前記メモリセルで行われる、半導体装置のリフレッシュ方法。
【請求項３】
請求項１または２において、
前記半導体装置の内部で発生するクロック信号にもとづき、少なくとも一つの前記ブロックの外部アクセス実施と、外部アクセスされる前記ブロック以外、残り全ての前記ブロックにおける前記メモリセルのリフレッシュ実施と、を同期させる、半導体装置のリフレッシュ方法。
【請求項４】
請求項１〜３のいずれかにおいて、
少なくとも一つの前記ブロックにおける外部アクセス実施期間中に、外部アクセスされる前記ブロック以外、残り全ての前記ブロックにおける前記メモリセルのリフレッシュが行われる、半導体装置のリフレッシュ方法。
【請求項５】
請求項１〜４のいずれかにおいて、
少なくとも一つの前記ブロックにおける外部アクセス終了後、外部アクセスがされていた前記ブロックにおける前記メモリセルのリフレッシュが行われる、半導体装置のリフレッシュ方法。
【請求項６】
請求項１〜５のいずれかにおいて、
前記半導体装置は、ＶＳＲＡＭ（Ｖirtually Ｓtatic ＲＡＭ）を含む、半導体装置のリフレッシュ方法。
【請求項７】
複数のブロックに分割されたメモリセルアレイを有するメモリのリフレッシュ方法であって、
各前記ブロックに対応して設けられ、外部アクセス実施信号またはリフレッシュ実施信号を発生する複数のブロックコントロールに対して、各前記ブロック毎に、あるリフレッシュ可能期間の先頭から、各ブロックのリフレッシュすべき行のメモリセルをリフレッシュするリフレッシュ要求信号を発生するステップと、
前記あるリフレッシュ可能期間中に外部からのアクセスがあってリフレッシュが延期される１の前記ブロックがあったときには、リフレッシュが延期される前記ブロックに対応する前記ブロックコントロールには、前記あるリフレッシュ可能期間の先頭から次のリフレッシュ可能期間に至るまでリフレッシュ要求をし続けるステップと、
前記あるリフレッシュ可能期間中にすべての前記ブロックで前記リフレッシュすべき行のメモリセルがリフレッシュされたときには、リフレッシュアドレスを次のリフレッシュすべき行のメモリセルのアドレスに変更するステップと、
を有し、
前記リフレッシュ可能期間は、ＲＦタイミング信号の立ち上がりにもとづいて開始され、次のＲＦタイミング信号の立ち上がりにもとづいて終了する前記ＲＦタイミング信号の１周期とほぼ同じ長さの期間であり、
前記ＲＦタイミング信号の周期は、前記メモリセルがデータを保持できる時間を、各前記ブロックのワード線の本数にリフレッシュの延期回数を加算した数で割った時間以下である、メモリのリフレッシュ方法。
【請求項８】
請求項７において、
前記リフレッシュすべき行は、各ブロックの第ｎ番目の１行であり、前記次のリフレッシュすべき行が各ブロックの第ｎ＋１番目の１行であることを特徴とする、メモリのリフレッシュ方法。
【請求項９】
請求項８において、
前記ｎ行およびｎ＋１行は、各ブロックで幾何学的に同じ位置にある行、あるいは、各ブロックのアドレス空間上の行であることを特徴とする、メモリのリフレッシュ方法。
【請求項１０】
請求項７において、
前記リフレッシュすべき行が各ブロックで同じ数の複数行であることを特徴とする、メモリのリフレッシュ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタに電荷を蓄積することにより、データを記憶する半導体装置、そのリフレッシュ方法、メモリのリフレッシュ方法、メモリシステムおよび電子機器に関する。
【０００２】
【背景技術】
半導体メモリの一つに、ＶＳＲＡＭ（Ｖirtually Ｓtatic ＲＡＭ）がある。ＶＳＲＡＭのメモリセルは、ＤＲＡＭのメモリセルと同じであるが、ＶＳＲＡＭは、列アドレスと行アドレスとをマルチプレックスする必要がない。また、ユーザは、リフレッシュを考慮せずに、ＶＳＲＡＭを使用できる（リフレッシュの透過性）。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、リフレッシュが必要であるメモリセルがアレイ状に配置されたメモリセルアレイを備えた半導体装置、そのリフレッシュ方法、および、メモリのリフレッシュ方法、メモリシステムおよび電子機器を提供することである。
【０００４】
【課題を解決するための手段】
（１）本発明に係る半導体装置のリフレッシュ方法は、
複数のブロックに分割されたメモリセルアレイを有する半導体装置のリフレッシュ方法であって、
各前記ブロックの少なくとも一つのメモリセルのリフレッシュを要求するステップと、
リフレッシュ可能期間に、外部アクセスにより、少なくとも一つの前記ブロックにいて、前記メモリセルのリフレッシュがされない場合、次のリフレッシュ可能期間に、各前記ブロックの前記メモリセルのリフレッシュを再度要求するステップと、
を有する。
【０００５】
本発明によれば、以下の効果を有する。各ブロックにおいて、リフレッシュの要求がなされたメモリセルのリフレッシュが、リフレッシュ可能期間に、全てのブロックで行われない場合がある。この場合、次のリフレッシュ可能期間に、各ブロックにおいて、先程のリフレッシュ可能期間で、リフレッシュの要求がされたのと同じメモリセルのリフレッシュ要求が再度なされる。このため、全てのメモリセルにおいて、リフレッシュを確実にすることができる。
【０００６】
なお、少なくとも一つのメモリセルとは、例えば、各ブロックのある行のメモリセルを意味する。行は１行でもよいし、複数行でもよい。少なくとも一つのブロックとは、一つまたは複数のブロックを意味する。これらは、半導体装置の設計において任意に決めることができる。また、リフレッシュを要求するステップおよびリフレッシュを再度要求するステップには、例えば、リフレッシュ要求信号の発生がある
（２）本発明に係る半導体装置のリフレッシュ方法には、以下の態様がある。
【０００７】
前記リフレッシュ可能期間に、全ての前記ブロックにおける前記メモリセルのリフレッシュがされた場合、次のリフレッシュ可能期間に、各前記ブロックの少なくとも一つの他のメモリセルのリフレッシュを要求するステップを有する。
【０００８】
少なくとも一つの他のメモリセルとは、例えば、先程説明した各ブロックのある行と異なる行のメモリセルを意味し、半導体装置の設計において任意に決めることができる。
【０００９】
（３）本発明に係る半導体装置のリフレッシュ方法には、以下の態様がある。
【００１０】
リフレッシュがされない前記ブロックの前記メモリセルには、リフレッシュ要求がされ続ける。
【００１１】
この態様によれば、外部アクセスがされているブロックにおいて、外部アクセス終了後、そのブロックのメモリセルのリフレッシュが可能となる。
【００１２】
（４）本発明に係る半導体装置のリフレッシュ方法には、以下の態様がある。
【００１３】
リフレッシュ可能期間は、リフレッシュ要求の発生にもとづいて始まり、次のリフレッシュ要求の発生にもとづいて終わる期間である。
【００１４】
これは、リフレッシュ可能期間の一例である。リフレッシュ可能期間は、メモリセルがデータを保持できる期間内において任意に設定できる。
【００１５】
（５）本発明に係る半導体装置のリフレッシュ方法には、以下の態様がある。
【００１６】
リフレッシュは、外部アクセスされる前記ブロック以外、残り全ての前記ブロックにおける前記メモリセルで行われる。
【００１７】
この態様によれば、半導体装置を効率的に動作させることができる。
【００１８】
（６）本発明に係る半導体装置のリフレッシュ方法には、以下の態様がある。
【００１９】
前記半導体装置の内部で発生するクロック信号にもとづき、少なくとも一つの前記ブロックの外部アクセス実施と、外部アクセスされる前記ブロック以外、残り全ての前記ブロックにおける前記メモリセルのリフレッシュ実施と、を同期させる。
【００２０】
この態様によれば、他の外部装置（例えば、ＣＰＵ）を考慮せずに、リフレッシュを行えるので、本発明に係る半導体装置と他の外部装置とを組み合わせてシステムを作る場合に便利である。
【００２１】
（７）本発明に係る半導体装置のリフレッシュ方法には、以下の態様がある。
【００２２】
少なくとも一つの前記ブロックにおける外部アクセス実施期間中に、外部アクセスされる前記ブロック以外、残り全ての前記ブロックにおける前記メモリセルのリフレッシュが行われる。
【００２３】
この態様によれば、あるブロックで外部アクセスをしようとするとき、そのブロックではリフレッシュ中ということはなく、外部アクセスが遅れることはない。なお、外部アクセス実施期間とは、例えば、外部アクセス実施信号発生期間がある。
【００２４】
（８）本発明に係る半導体装置のリフレッシュ方法には、以下の態様がある。
【００２５】
少なくとも一つの前記ブロックにおける外部アクセス終了後、外部アクセスがされていた前記ブロックにおける前記メモリセルのリフレッシュが行われる。
【００２６】
この態様によれば、すべてのブロックでリフレッシュが行える。
【００２７】
（９）本発明に係る半導体装置のリフレッシュ方法には、以下の態様がある。
【００２８】
前記半導体装置は、ＶＳＲＡＭ（Ｖirtually Ｓtatic ＲＡＭ）を含む。
【００２９】
（１０）本発明に係るメモリのリフレッシュ方法は、
複数のブロックに分割されたメモリセルアレイを有するメモリのリフレッシュ方法であって、
あるリフレッシュ可能期間中に、各ブロックのリフレッシュすべき行のメモリセルをリフレッシュするリフレッシュ要求信号を発生するステップと、
前記あるリフレッシュ可能期間中に外部からのアクセスがあってリフレッシュされない１の前記ブロックがあったときには、次のリフレッシュ可能期間中に前記各ブロックの前記リフレッシュすべき行のメモリセルをリフレッシュするリフレッシュ要求信号を再度発生し、前記あるリフレッシュ可能期間中にすべての前記ブロックで前記リフレッシュすべき行のメモリセルがリフレッシュされたときには、次のリフレッシュ可能期間中には各ブロックの次のリフレッシュすべき行のメモリセルをリフレッシュするためのリフレッシュ要求信号を発生するステップと、
を有する。
【００３０】
本発明のリフレッシュ方法によれば、次の効果を有する。各ブロックのあるリフレッシュすべき行のメモリセルをリフレッシュするためのリフレッシュ可能期間中に、データの読み出しまたは書き込みなどの外部からのアクセスがあってリフレッシュされない１つのブロックがあった場合には、次のリフレッシュ可能期間でも再度あるリフレッシュすべき行のメモリセルをリフレッシュするためのリフレッシュ要求信号を発生する。そして、すべてのブロックで、リフレッシュすべき行のメモリセルがリフレッシュされた場合には、次のリフレッシュ可能期間中には次のリフレッシュすべき行をリフレッシュする。したがって、全てのメモリセルでのリフレッシュを確実に行うことができる。ここで、リフレッシュ可能期間とは、リフレッシュタイミング信号の立ち上がりまたは立ち下がりにもとづいて始まって、次のリフレッシュタイミング信号が立ち上がりまたは立ち下がりにもとづいて終わる期間である。
【００３１】
（１１）本発明に係るメモリのリフレッシュ方法には、以下の態様がある。
【００３２】
前記リフレッシュ可能期間とは、
ＲＦタイミング信号の立ち上がりにもとづいて開始され、次のＲＦタイミング信号が立ち上がりにもとづいて終了する期間である。
【００３３】
（１２）本発明に係るメモリのリフレッシュ方法には、以下の態様がある。
【００３４】
前記リフレッシュすべき行は、各ブロックの第ｎ番目の１行であり、前記次のリフレッシュすべき行が各ブロックの第ｎ＋１番目の１行であることを特徴とする。
【００３５】
（１３）本発明に係るメモリのリフレッシュ方法には、以下の態様がある。
【００３６】
前記ｎ行およびｎ＋１行は、各ブロックで幾何学的に同じ位置にある行、あるいは、各ブロックのアドレス空間上の行であることを特徴とする。各ブロックのアドレス空間上の行の場合、必ずしも、各ブロックで幾何学的に同じ位置にある行ではない。
【００３７】
（１４）本発明に係るメモリのリフレッシュ方法には、以下の態様がある。
【００３８】
前記リフレッシュすべき行が各ブロックで同じ数の複数行であることを特徴とする。
【００３９】
（１５）本発明に係る半導体装置は、上記リフレッシュ方法でリフレッシュされるメモリを備える。
【００４０】
（１６）本発明に係るメモリシステムは、上記リフレッシュ方法でリフレッシュされるメモリを備える。
【００４１】
（１７）本発明に係る半導体装置は、
複数のブロックに分割され、かつ、各前記ブロックに複数のメモリセルが配置されている、メモリセルアレイと、
各前記ブロックにおいて、リフレッシュすべき少なくとも一つのメモリセルを決定する第１手段と、
リフレッシュ可能期間に、外部アクセスにより、少なくとも一つの前記ブロックにおける前記メモリセルでリフレッシュが行われなかったことを判断する第２手段と、
前記第２手段の判断をもとに、次のリフレッシュ可能期間に、全ての前記ブロックにおいて、前記メモリセルのリフレッシュを再度決定する第３手段と、
を有する。
【００４２】
本発明によれば、（１）で説明したのと同様の効果を有する。なお、第１手段には、例えば、例えば、リフレッシュカウンタがある。第２手段には、例えば、リフレッシュカウンタコントロールがある。第３手段には、例えば、リフレッシュカウンタがある。
【００４３】
（１８）本発明に係る半導体装置には、以下の態様がある。
【００４４】
リフレッシュ可能期間に、全ての前記ブロックにおける前記メモリセルのリフレッシュが行われたことにより、各前記ブロックにおいて、リフレッシュすべき少なくとも一つの他のメモリセルを決定する第４手段を有する。
【００４５】
第４手段には、例えば、リフレッシュカウンタがある。
【００４６】
（１９）本発明に係る半導体装置には、以下の態様がある。
【００４７】
リフレッシュを要求する信号を、前記ブロック毎に発生する第５手段を有し、
前記第２手段は、前記リフレッシュ要求信号をもとに、少なくとも一つの前記ブロックにおける前記メモリセルでリフレッシュが行われなかったことを判断する。
【００４８】
第５手段には、例えば、前記ブロック毎に設けられたリフレッシュ要求信号発生回路がある。
【００４９】
（２０）本発明に係る半導体装置には、以下の態様がある。
【００５０】
外部アクセスされる前記ブロック以外、残り全ての前記ブロックの前記メモリセルで、リフレッシュを行おう命令をする第６手段を有する。
【００５１】
この態様によれば、半導体装置を効率的に動作させることができる。なお、第６手段には、例えば、制御部がある。
【００５２】
（２１）本発明に係る半導体装置には、以下の態様がある。
【００５３】
前記第６手段は、
前記ブロック毎に設けられた複数のブロックコントロールを含み、
各前記ブロックコントロールは、各前記ブロックコントロールに対応する前記ブロックで外部アクセスをする場合、外部アクセス実施の信号を発生する第７手段と、各前記ブロックコントロールに対応する前記ブロックにおける前記メモリセルのリフレッシュをする場合、リフレッシュ実施の信号を発生する第８手段と、
を有する。
【００５４】
第７手段には、例えば、外部アクセス実施信号発生回路があり、第８手段には、例えば、リフレッシュ実施信号発生回路がある。
【００５５】
（２２）本発明に係る半導体装置には、以下の態様がある。
【００５６】
各前記ブロックに対応して設けられ、外部アクセス実施信号またはリフレッシュ実施信号をもとに、各前記ブロックで、外部アクセス実施またはリフレッシュ実施を決定する第９手段を有する。
【００５７】
第９手段には、例えば、プリデコーダがある。
【００５８】
（２３）本発明に係る半導体装置には、以下の態様がある。
【００５９】
前記半導体装置は、ＶＳＲＡＭ（Ｖirtually Ｓtatic ＲＡＭ）を含む。
【００６０】
（２４）本発明に係る電子機器は、前記半導体装置を備える。
【００６１】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を用いて具体的に説明する。本実施形態は、ＶＳＲＡＭに本発明を適用したものである。
【００６２】
［半導体装置の構成］
まず、本実施形態の構成を説明する。図１は、本実施形態に係る半導体装置１の回路ブロック図である。半導体装置１は、データ入出力バッファ１０と、メモリセルアレイ２０と、アドレスバッファ６０と、を備える。
【００６３】
データ入出力バッファ１０には、１６ビットのデータ（Ｉ／Ｏ0〜Ｉ／Ｏ15）が入出力される。
【００６４】
メモリセルアレイ２０には、複数のメモリセルがアレイ状に配置されている。メモリセルは、ｎ型ＭＯＳトランジスタであるアクセストランジスタと、データを記憶するキャパシタと、を含む。メモリセルアレイ２０は、四つのブロック２２、つまり、ブロック（０）２２Ａ、ブロック（１）２２Ｂ、ブロック（２）２２Ｃ、ブロック（３）２２Ｄ、に分けられている。なお、本発明においては、メモリセルアレイ２０は二以上のブロックに分割されていればよい。ブロックの個数は、奇数個、偶数個、いずれでもよい。
【００６５】
各ブロック２２は、それぞれ、メモリセルの行毎に、各メモリセルを選択するための複数のワード線と、これらのワード線と交差する複数のビット線対と、これらのワード線とこれらのビット線対との交点に対応して設けられた上記メモリセルと、を備える。メモリセルアレイ２０が例えば、１６Ｍビットとすると、各ブロック２２は、それぞれ、例えば、４Ｍビットとなる。
【００６６】
各ブロック２２は、それぞれ、行デコーダ２４および列デコーダ２６を備える。行デコーダ２４により、上記ワード線が選択される。列デコーダ２６により、上記ビット線対が選択される。
【００６７】
アドレスバッファ６０には、外部からのアクセス信号であるアドレス信号Ａ0〜Ａ19が入力される。アドレス信号Ａ0、Ａ1は、ブロックアドレス信号である。アドレス信号Ａ0、Ａ1により、読み出しまたは書き込みがなされるブロック２２が選択される。つまり、アドレス信号（Ａ0、Ａ1）が、（“Ｌ”、“Ｌ”）のとき、ブロック（０）２２Ａが選択され、アドレス信号（Ａ0、Ａ1）が、（“Ｈ”、“Ｌ”）のとき、ブロック（１）２２Ｂが選択され、アドレス信号（Ａ0、Ａ1）が、（“Ｌ”、“Ｈ”）のとき、ブロック（２）２２Ｃが選択され、アドレス信号（Ａ0、Ａ1）が、（“Ｈ”、“Ｈ”）のとき、ブロック（３）２２Ｄが選択される。アドレス信号Ａ0は、最下位のアドレス信号であり、アドレス信号Ａ1は、最下位より一つ上のアドレス信号である。
【００６８】
アドレス信号Ａ2〜Ａ7は、列アドレス信号である。アドレス信号Ａ2〜Ａ7により、各ブロック２２の列アドレスが選択される。アドレス信号Ａ8〜Ａ19は、行アドレス信号である。アドレス信号Ａ8〜Ａ19により、各ブロック２２の行アドレスが選択される。なお、ブロックアドレス信号、列アドレス信号、行アドレス信号の順番で、アドレス信号Ａ0〜Ａ19が割り当てられているが、これと異なる順番でもよい。アドレスバッファ６０については後で詳細に説明する。
【００６９】
半導体装置１は、さらに、四つのＲＦ（リフレッシュ）要求信号発生回路５０と、ＲＦ（リフレッシュ）タイミング信号発生回路７０と、クロック（ＣＬＫ）８０と、を備える。ＲＦタイミング信号発生回路７０は、リング発振回路を含み、ＲＦタイミング信号を発生する。ＲＦタイミング信号は、ＲＦ要求信号を定期的に発生させるためのものである。ＲＦタイミング信号により、ＲＦ要求信号発生のタイミングが図られる。
【００７０】
ＲＦ要求信号発生回路５０の数は、ブロック２２の数と等しい。ＲＦ要求信号発生回路５０には、ＲＦタイミング信号発生回路７０からのＲＦタイミング信号と、クロック８０からのクロック（ＣＬＫ）信号とが入力される。ＲＦ要求信号発生回路５０からは、ＲＦ（リフレッシュ）要求信号が出力される。つまり、ＲＦ要求信号（０）発生回路５０Ａからは、ＲＦ要求信号（０）が出力され、ＲＦ要求信号（１）発生回路５０Ｂからは、ＲＦ要求信号（１）が出力され、ＲＦ要求信号（２）発生回路５０Ｃからは、ＲＦ要求信号（２）が出力され、ＲＦ要求信号（３）発生回路５０Ｄからは、ＲＦ要求信号（３）が出力される。
【００７１】
半導体装置１は、さらに、制御部４０を備える。制御部４０は、ブロック２２の数と等しい数のブロックコントロール、ここでは、四つ、つまり、ブロックコントロール４０、つまり、ブロック（０）コントロール４０Ａ、ブロック（１）コントロール４０Ｂ、ブロック（２）コントロール４０Ｃ、ブロック（３）コントロール４０Ｄを備える。各ブロックコントロールには、ブロックアドレス信号Ａ0、Ａ1が入力される。また、ブロック（０）コントロール４０Ａには、ＲＦ要求信号（０）が入力され、ブロック（１）コントロール４０Ｂには、ＲＦ要求信号（１）が入力され、ブロック（２）コントロール４０Ｃには、ＲＦ要求信号（２）が入力され、ブロック（３）コントロール４０Ｄには、ＲＦ要求信号（３）が入力される。
【００７２】
各ブロックコントロール４０Ａ〜４０Ｄからは、外部アクセス実施信号またはＲＦ（リフレッシュ）実施信号のいずれかが、選択されるブロック２２によって出力される。ブロック（０）コントロール４０Ａからは、外部アクセス実施信号（０）またはＲＦ実施信号（０）が出力され、ブロック（１）コントロール４０Ｂからは、外部アクセス実施信号（１）またはＲＦ実施信号（１）が出力され、ブロック（２）コントロール４０Ｃからは、外部アクセス実施信号（２）またはＲＦ実施信号（２）が出力され、ブロック（３）コントロール４０Ｄからは、外部アクセス実施信号（３）またはＲＦ実施信号（３）が出力される。すなわち、選択された一のブロック２２に対応するブロックコントロールからは、外部アクセス実施信号が出力され、それ以外の他のブロック２２に対応するブロックコントロールからは、ＲＦ実施信号が出力される。
【００７３】
例えば、ＲＦ要求信号（０）〜（３）の発生時、ブロックアドレス信号（Ａ0、Ａ1）が、（“Ｌ”、“Ｌ”）のとき、ブロック（０）コントロール４０Ａからは、ブロック（０）２２Ａが選択されるように、外部アクセス実施信号（０）が出力され、他のブロックコントロール４０Ｂ〜４０Ｄからは、それぞれ、ＲＦ実施信号（１）〜（３）が出力される。これにより、ブロック（０）２２Ａでは、データの読み出しまたは書き込みがなされ、ブロック（１）２２Ｂ、ブロック（２）２２Ｃおよびブロック（３）２２Ｄのそれぞれでは、該当するあるリフレッシュすべき行のワード線により選択されるメモリセルのリフレッシュがなされる。ブロックコントロール４０Ａ〜４０Ｄについては後で詳細に説明する。
【００７４】
半導体装置１は、さらに、行プリデコーダ３０Ａ〜３０ＤとＲＦ（リフレッシュ）カウンタ１００と、を備える。行プリデコーダ３０Ａ〜３０Ｄにより、ワード線を駆動するための信号が供給される。行プリデコーダ３０Ａ〜３０Ｄには、ＲＦカウンタ１００からのリフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19および行アドレス信号Ａ8〜Ａ19が入力される。また、行プリデコーダ３０Ａには、ブロック（０）コントロール４０Ａからの出力信号（外部アクセス実施信号（０）またはＲＦ実施信号（０））が入力され、行プリデコーダ３０Ｂには、ブロック（１）コントロール４０Ｂからの出力信号が入力され、行プリデコーダ３０Ｃには、ブロック（２）コントロール４０Ｃからの出力信号が入力され、行プリデコーダ３０Ｄには、ブロック（３）コントロール４０Ｄからの出力信号が入力される。行プリデコーダ３０Ａ〜３０Ｄについては後で詳細に説明する。
【００７５】
行プリデコーダ３０Ａからの出力信号は、行デコーダ２４Ａに入力され、行プリデコーダ３０Ｂからの出力信号は、行デコーダ２４Ｂに入力され、行プリデコーダ３０Ｃからの出力信号は、行デコーダ２４Ｃに入力され、行プリデコーダ３０Ｄからの出力信号は、行デコーダ２４Ｄに入力される。
【００７６】
半導体装置１は、さらに、ＲＦ（リフレッシュ）カウンタコントロール９０を備える。ＲＦカウンタコントロール９０には、ＲＦ要求信号発生回路５０からのＲＦ要求信号（０）〜（３）が入力される。ＲＦカウンタコントロール９０は、カウントアップ信号を出力する。カウントアップ信号はＲＦカウンタ１００に入力する。ＲＦカウンタコントロール９０については、後で詳細に説明する。
【００７７】
半導体装置１は、さらに、ＣＳ、ＺＺコントロール１１０を備える。ＣＳ、ＺＺコントロール１１０の説明の前に、オペレーションサイクルおよびスタンバイサイクルについて説明する。半導体装置１には、オペレーションサイクルとスタンバイサイクルとがある。オペレーションサイクルのときは、データの読み出しまたは書き込みが可能となる。スタンバイサイクルのときは、データの読み出しまたは書き込みが不可能となる。なお、スタンバイサイクルでもリフレッシュは行われる。
【００７８】
ＣＳ、ＺＺコントロール１１０には、チップセレクト信号／ＣＳおよびスヌーズ信号ＺＺが外部から入力される。チップセレクト信号／ＣＳが“Ｌ”のとき、オペレーションサイクルとなる。一方、チップセレクト信号／ＣＳが“Ｈ”のとき、スタンバイサイクルとなる。スタンバイサイクルであって、スヌーズ信号ＺＺが“Ｌ”のとき、パワーダウンとなる。これにより、半導体装置１の消費電流が最少の状態となる。これに対して、スタンバイサイクルであって、スヌーズ信号ＺＺが“Ｈ”のとき、待機となる。
【００７９】
半導体装置１は、さらに、ＷＥ、ＯＥコントロール１２０を備える。ＷＥ、ＯＥコントロール１２０には、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥが入力される。
【００８０】
［アドレスバッファ］
次に、アドレスバッファ６０について、図２および図３を用いて詳細に説明する。図２は、アドレスバッファ６０およびこれに関連する回路の回路ブロック図である。図３は、アドレスバッファ６０の動作を説明するためのタイミングチャートである。アドレスバッファ６０は、パルス発生回路およびアドレス信号Ａ0〜Ａ19に対応した数、つまり、２０個のラッチ回路を備える。
【００８１】
パルス発生回路は、クロック８０からのクロック信号の立ち上げを検出し、パルスを発生する。アドレス信号Ａ0〜Ａ19は、それぞれのラッチ回路に入力し、上記パルスに同期して出力、つまり、ブロックアドレス信号Ａ0、Ａ1、列アドレス信号Ａ2〜Ａ7、行アドレス信号Ａ8〜Ａ19が出力される。
【００８２】
［ブロックコントロール］
次に、制御部４０のブロックコントロールについて、ブロック（０）コントロール４０Ａを例として詳細に説明する。図４は、ブロック（０）コントロール４０Ａおよびこれに関連する回路の回路ブロック図である。まず、ブロック（０）コントロール４０Ａの構成について説明する。ブロック（０）コントロール４０Ａは、外部アクセス実施信号（０）発生回路４２、ＲＦ実施信号（０）発生回路４４および遅延回路４６を備える。
【００８３】
外部アクセス実施信号（０）発生回路４２には、クロック８０からのクロック信号およびブロックアドレス信号Ａ0、Ａ1が入力され、外部アクセス実施信号（０）が出力される。ブロック（０）２２Ａが選択されるとき、外部アクセス実施信号（０）は、ブロック（０）コントロール４０Ａの出力信号となる。
【００８４】
ＲＦ実施信号（０）発生回路４４には、クロック８０からのクロック信号、ブロックアドレス信号Ａ0、Ａ1およびＲＦ要求信号（０）が入力され、ＲＦ実施信号（０）が出力される。ブロック（０）２２Ａが選択されないとき、ＲＦ実施信号（０）は、ブロック（０）コントロール４０Ａの出力信号となる。ブロックアドレス信号（Ａ0、Ａ1）により、ＲＦ実施信号（０）発生の制御がなされる。詳しくは、ブロックアドレス信号（Ａ0、Ａ1）が（“Ｌ”、“Ｌ”）以外のとき、つまり、ブロック（０）２２Ａを選択しない信号のとき、ＲＦ実施信号（０）発生回路４４からＲＦ実施信号（０）が出力される。一方、ブロックアドレス信号（Ａ0、Ａ1）が（“Ｌ”、“Ｌ”）のとき、つまり、ブロック（０）２２Ａを選択する信号のとき、ＲＦ実施信号（０）発生回路４４からＲＦ実施信号（０）が出力されない。
【００８５】
なお、ＲＦ実施信号（０）は、遅延回路４６にも入力される。遅延回路４６の出力信号は、ＲＦ要求信号（０）発生回路５０Ａのクリア（ＣＬＲ）に入力する。
【００８６】
次に、ブロック（０）コントロール４０Ａの動作について説明する。ブロック（０）コントロール４０Ａに、（“Ｌ”、“Ｌ”）のブロックアドレス信号（Ａ0、Ａ1）およびＲＦ要求信号（０）が入力したとする。クロック８０からのクロック信号と同期して、外部アクセス実施信号（０）発生回路４２から外部アクセス実施信号（０）が出力される。ＲＦ実施信号（０）発生回路４４には、ＲＦ要求信号（０）が入力されているが、ブロックアドレス信号（Ａ0、Ａ1）の（“Ｌ”、“Ｌ”）がマスクとなり、ＲＦ実施信号（０）発生回路４４は、ＲＦ実施信号（０）を発生しない。よって、ブロック（０）コントロール４０Ａは、外部アクセス実施信号（０）を出力する。
【００８７】
一方、ブロックアドレス信号（Ａ0、Ａ1）が（“Ｌ”、“Ｌ”）以外のとき、ＲＦ実施信号（０）発生回路４４には、ＲＦ要求信号（０）が入力されているので、クロック８０からのクロック信号と同期して、ＲＦ実施信号（０）発生回路４４からＲＦ実施信号（０）が出力され、外部アクセス実施信号（０）発生回路４２は外部アクセス実施信号（０）を出力しない。よって、ブロック（０）コントロール４０Ａは、ＲＦ実施信号（０）を出力する。なお、ＲＦ実施信号（０）は、遅延回路４６にも入力される。遅延回路４６は、リフレッシュに必要な時間（例えば、２０ｎｓ〜４０ｎｓ）後、リセット信号を出力する。このリセット信号により、ＲＦ要求信号（０）が停止する。
【００８８】
他のブロックコントロール４０Ｂ〜４０Ｄも、ブロック（０）コントロール４０Ａと同様の構成をし、同様の動作をする。
【００８９】
［行プリデコーダ］
次に、行プリデコーダ３０Ａ〜３０Ｄについて、行プリデコーダ３０Ａを例として詳細に説明する。図５は、行プリデコーダ３０Ａおよびこれに関連する回路の回路ブロック図である。行プリデコーダ３０Ａは、行アドレス信号Ａ8〜Ａ19に対応した数、つまり、１２個の選択ブロック３２-１〜３２-１２を備える。選択ブロック３２-１〜３２-１２は、それぞれ、行アドレス信号（つまり、外部からのアドレス信号）またはリフレッシュアドレス信号の選択をする。
【００９０】
選択ブロック３２-１〜３２-１２は、それぞれ、スイッチ＆ラッチ回路３４、３６および判定回路３８を備える。スイッチ＆ラッチ回路３４には、行アドレス信号（選択ブロック３２-１でいうと行アドレス信号Ａ8）が入力する。スイッチ＆ラッチ回路３６には、ＲＦカウンタ１００からのリフレッシュアドレス信号（選択ブロック３２-１でいうとリフレッシュアドレス信号ＲＦＡ8）が入力する。
【００９１】
判定回路３８には、ブロック（０）コントロール４０Ａ（図１）からの信号、つまり、外部アクセス実施信号（０）またはＲＦ実施信号（０）のいずれかが入力される。判定回路３８に外部アクセス実施信号（０）が入力したことを、判定回路３８が判定したとき、判定回路３８は、行アドレスラッチ信号を出力する。行アドレスラッチ信号は、スイッチ＆ラッチ回路３４に入力するので、スイッチ＆ラッチ回路３４には、行アドレス信号がラッチされ、出力される。これにより、行プリデコーダ３０Ａは、行アドレス信号Ａ8〜Ａ19を出力する。これは、外部アクセスされるアドレスのメモリセルを含む行のワード線を駆動するための信号である。
【００９２】
一方、判定回路３８にＲＦ実施信号（０）が入力したことを、判定回路３８が判定したとき、判定回路３８は、ＲＦアドレスラッチ信号を出力する。ＲＦアドレスラッチ信号は、スイッチ＆ラッチ回路３６に入力するので、スイッチ＆ラッチ回路３６には、リフレッシュアドレス信号がラッチされ、出力される。これにより、行プリデコーダ３０Ａは、リフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19を出力する。これは、リフレッシュすべき行のワード線を駆動するための信号である。
【００９３】
行プリデコーダ３０Ｂ〜３０Ｄも、行プリデコーダ３０Ａと同様の構成をし、同様の動作をする。
【００９４】
［半導体装置のリフレッシュ動作］
半導体装置１におけるデータの読み出しおよび書き込みは、通常のＳＲＡＭ（static random access memory）と同じなので説明を省略する。半導体装置１のリフレッシュ動作について、オペレーションサイクルとスタンバイサイクルとに分けて、説明する。
【００９５】
図１および図６を用いて、半導体装置１のオペレーションサイクルでのリフレッシュ動作を説明する。図６は、半導体装置１のオペレーションサイクルを説明するためのタイミングチャートである。クロック８０からはクロック信号が出力される。クロック信号の周波数は、例えば、１０ＭＨｚ〜２０ＭＨｚ、周期は、例えば、５０ｎｓ〜１００ｎｓである。チップセレクト信号／ＣＳは“Ｌ”であり、オペレーションサイクルとなっている。ブロックアドレスは、クロック信号の立ち上げ（つまり、図３で説明したパルスの発生）に同期して、選択を開始する。本実施形態では、クロック信号の一周期（ブロック２２の選択期間）で、あるブロック２２の選択が終了し、次の周期（ブロック２２の選択期間）で異なるブロック２２または同じブロック２２を選択するようにされている。アドレスバッファ６０には、クロック８０からのクロック信号が入力される。上記のように、ブロック２２が選択されるように、アドレスバッファ６０からブロックアドレス信号Ａ0、Ａ1が出力される。
【００９６】
さて、時刻ｔ0で、ＲＦタイミング信号が“Ｈ”（アクティブ）となる。ＲＦタイミング信号が“Ｈ”の状態で、最初のクロック信号の立ち上げに同期して、ＲＦ要求信号（０）〜（３）が“Ｈ”（アクティブ）となる（時刻ｔ1）。このクロック信号の立ち上げに同期して、ブロックアドレスの選択を開始している。ここで、リフレッシュ可能期間とは、例えば、ＲＦタイミング信号の発生にもとづて開始され、次のＲＦタイミング信号の発生にもとづて終了する期間である。本実施形態におけるリフレッシュ可能期間は、ＲＦタイミング信号がアクティブとなった後、最初のクロック信号の立ち上げによるＲＦ要求信号の発生から、次のＲＦタイミング信号がアクティブとなってから、最初のクロック信号の立ち上げによるＲＦ要求信号の発生までの期間である。
【００９７】
時刻ｔ1では、ブロック（０）が選択される。これにより、ブロック（０）コントロール４０Ａからは、外部アクセス実施信号（０）が発生する。つまり、外部アクセス実施信号（０）が“Ｈ”（アクティブ）となる。一方、残りのブロックコントロール４０からは、ＲＦ実施信号（１）〜（３）が発生する。つまり、ＲＦ実施信号（１）〜（３）が“Ｈ”（アクティブ）となる。
【００９８】
時刻ｔ1後、ブロック（０）では、外部アクセス実施信号（０）により、選択されたメモリセルにおいて、書き込みまたは読み出し動作がなされる。つまり、行デコーダ２４Ａと列デコーダ２６Ａとにより選択されたメモリセルにおいて、書き込みまたは読み出し動作がなされる。
【００９９】
一方、残りのブロックでは、リフレッシュがなされる。これを、ブロック（１）を例に説明する。ブロック（１）では、ＲＦ実施信号（１）により、行プリデコーダ３０Ｂにより、リフレッシュすべき行を選択する信号が出力され、行デコーダ２４Ｂにより選択された、リフレッシュすべき行である第ｎ行のワード線に接続されたメモリセルにおいて、リフレッシュがなされる。時刻ｔ2で、リフレッシュが終了し、ＲＦ要求信号（１）が“Ｌ”となる。これにより、ＲＦ実施信号（１）が“Ｌ”となる。
【０１００】
ブロックアドレスがブロック（０）の期間中、ブロック（０）２２Ａでは、リフレッシュが延期される。ブロックアドレスが、ブロック（０）から他のブロックに変わったとき、ブロック（０）では、リフレッシュが行われる。これを詳細に説明する。時刻ｔ3において、ブロックアドレスが、ブロック（０）からブロック（２）に変わる。ＲＦ要求信号（０）は、“Ｈ”（アクティブ）状態なので、ブロック（０）コントロール４０Ａからは、ＲＦ実施信号（０）が発生する。つまり、ＲＦ実施信号（０）が“Ｈ”（アクティブ）となる。ブロック（０）２２Ａでは、ＲＦ実施信号（０）により、前選択期間（ブロック（０）の選択期間）に他の各ブロック２２でリフレッシュされた行と同じ行がリフレッシュされる。つまり、行デコーダ２４Ａにより選択された第ｎ行のワード線に接続されたメモリセルにおいて、リフレッシュが行われる。時刻ｔ4で、リフレッシュが終了し、ＲＦ要求信号（０）が“Ｌ”となる。これにより、ＲＦ実施信号（０）が“Ｌ”となる。
【０１０１】
以上により、オペレーションサイクルにおける、あるリフレッシュ可能期間のブロック（０）〜（３）の第ｎ行のワード線により選択されるメモリセルにおけるリフレッシュが終了する。
【０１０２】
なお、第ｎ行のワード線とは、第ｎ行のワード線の幾何学的位置が、各ブロック２２において、同じである場合を意味してもよいし、また、第ｎ行のワード線の幾何学的位置が同じでなくても、アドレス空間上で同じ行、つまり、制御部４０からみて、各ブロック２２における、第ｎ番目にあるワード線の場合を意味してもよい。
【０１０３】
次に、図１および図７を用いて、半導体装置１のスタンバイサイクルでのリフレッシュ動作を説明する。図７は、半導体装置１のスタンバイサイクルを説明するためのタイミングチャートである。チップセレクト信号／ＣＳは“Ｈ”であり、スタンバイサイクルとなっている。
【０１０４】
時刻Ｔ0で、ＲＦタイミング信号が“Ｈ”（アクティブ）となる。ＲＦタイミング信号が“Ｈ”の状態で、最初のクロックＣＬＫの立ち上げに同期して、ＲＦ要求信号（０）〜（３）が“Ｈ”（アクティブ）となる（時刻Ｔ1）。
【０１０５】
スタンバイサイクルでは、いずれのブロック（０）〜（３）も選択されないので、ブロックコントロール４０Ａ〜４０Ｄからは、ＲＦ実施信号（０）〜（３）が発生する。つまり、ＲＦ実施信号（０）〜（３）が“Ｈ”（アクティブ）となる。
【０１０６】
時刻Ｔ1後、すべてのブロック２０で、リフレッシュがなされる。このリフレッシュ動作は上記と同じなので説明を省略する。時刻Ｔ2で、リフレッシュが終了し、ＲＦ要求信号（０）〜（３）が“Ｌ”となる。これにより、ＲＦ実施信号（０）〜（３）が“Ｌ”となる。
【０１０７】
以上により、スタンバイサイクルにおける、ブロック（０）〜（３）の第ｎ行のワード線により選択されるメモリセルにおけるリフレッシュが終了する。
【０１０８】
本実施形態では、あるリフレッシュ可能期間で、各ブロック２２の第ｎ行のワード線で選択されるメモリセルにおいて、リフレッシュが行われ、次のリフレッシュ可能期間中に、各ブロック２２の第ｎ＋１行のワード線で選択されるメモリセルにおいて、リフレッシュが行われる。そして、最後の行（本実施形態では、第４０９５行）のワード線で選択されるメモリセルにおいて、リフレッシュが行われると、最初の行（第０行）のワード線で選択されるメモリセルにおいて、リフレッシュが行われる。以上の一連の動作が繰り返される。第ｎ行は、各ブロック２２の幾何学的に同じ位置にある場合でもよいし、同じ位置にない場合でもよい。
【０１０９】
図６に示すように、本実施形態では、あるブロック２２でデータの読み出しまたは書き込み中に、他のブロック２２でリフレッシュをするので、半導体装置１を効率的に動作させることができる。
【０１１０】
本実施形態では、クロック８０で発生するクロック信号にもとづき、あるブロック２２におけるデータの読み出しまたは書き込みと、残り全ての他のブロック２２におけるリフレッシュと、を同期させている。このため、他の外部装置を考慮せずに、リフレッシュを行えるので、半導体装置１と他の外部装置とを組み合わせてシステムを作る場合に便利である。なお、このシステムについては、［半導体装置の電子機器への応用例］の欄で説明する。
【０１１１】
また、本実施形態では、あるブロック２２の選択期間において、そのブロック２２への外部アクセス実施信号の発生（“Ｈ”になるとき）と、その他のブロック２２へのＲＦ実施信号の発生（“Ｈ”になるとき）と、を同期させて、かつ、リフレッシュ要求の期間（ＲＦ要求信号が“Ｈ”の期間）を、外部アクセス実施信号の発生期間より短くしている。このため、あるブロック２２の選択期間が終わって、次のブロック２２の選択期間になったとき、次のブロック２２ではリフレッシュ中ということはなく、書き込みまたは読み出し動作が遅れることはない。なお、リフレッシュ要求の期間は、例えば、２０ｎｓ〜４０ｎｓである。外部アクセス実施信号の発生期間は、例えば、５０ｎｓ〜１００ｎｓである。
【０１１２】
また、本実施形態では、ブロック（０）２２Ａ〜ブロック（３）２２Ｄの選択は、最下位のアドレス信号Ａ0および最下位より一つ上のアドレス信号Ａ1により行われる。アドレス信号は下位になるほど、頻繁に変わるので、外部からアクセスされるブロックは絶えず変わりやすい。よって、このようにすると、あるブロック２２において、リフレッシュが延期され続けるのを防ぐことが可能となる。よって、全てのブロック２２でのリフレッシュの確実性を高めることができる。
【０１１３】
［ＲＦカウンタコントロール］
上記のように、本実施形態において、外部からアクセスされているブロック２２ではリフレッシュが延期される。本実施形態は、全てのブロック２２でのリフレッシュを確実にするため、図１に示すように、ＲＦカウンタコントロール９０を設けている。
【０１１４】
ＲＦカウンタコントロール９０は、全てのブロック２２において、第ｎ行のワード線により選択されるメモリセルのリフレッシュ終了後、カウントアップ信号を発生する。これにより、ＲＦカウンタ１００の計数値が一つ増加し、ＲＦカウンタ１００は、それに対応するリフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19を出力する。ＲＦカウンタ１００からのこの出力により、行プリデコーダ３０Ａ〜３０Ｄは、第ｎ＋１行のワード線を駆動するための信号を供給する。ＲＦカウンタコントロール９０は、あるリフレッシュ可能期間に、各ブロック２２でリフレッシュすべき行がリフレッシュされたかを判断する手段である。
【０１１５】
図８は、ＲＦカウンタコントロール９０の回路ブロック図である。ＲＦカウンタコントロール９０は、ＮＯＲゲート９２と、ＮＡＮＤゲート９４と、遅延回路９６と、インバータ９８と、を備える。
【０１１６】
ＮＯＲゲート９２には、ＲＦ要求信号（０）〜（３）が入力される。ＮＯＲゲート９２の出力信号は、ＮＡＮＤゲート９４に入力される。これには、二つの経路がある。一つは、ＮＯＲゲート９２の出力端子からＮＡＮＤゲート９４の入力端子９４ａへ直接つながる経路である。他の一つは、遅延回路９６、インバータ９８を介して、ＮＯＲゲート９２の出力端子からＮＡＮＤゲート９４の入力端子９４ｂへつながる経路である。ＮＡＮＤゲート９４からは、アクティブロウのカウントアップ信号が出力される。
【０１１７】
ＲＦカウンタコントロール９０がカウントアップ信号を出力する仕組みを、図１、図８および図９を用いて説明する。図９は、半導体装置１の、ある期間におけるオペレーションサイクルのタイミングチャートである。チップセレクト信号／ＣＳは“Ｌ”であり、オペレーションサイクルとなっている。
【０１１８】
時刻ｔ0〜時刻ｔ2までの半導体装置１の動作は、図６に示すタイミングチャートの時刻ｔ0〜時刻ｔ2までのそれの動作と同じである。つまり、ブロック（１）２２Ｂ、ブロック（２）２２Ｃ、ブロック（３）２２Ｄにおいて、第ｎ行のワード線により選択されるメモリセルのリフレッシュが行われる。
【０１１９】
時刻ｔ1からのブロックアドレスの選択期間終了後、次のブロックアドレスの選択期間でも、ブロック（０）２２Ａが選択され続けているので、ブロック（０）２２Ａでは、第ｎ行のワード線により選択されるメモリセルのリフレッシュが行われない（あるリフレッシュ可能期間でのリフレッシュの延期）。このため、ＲＦ要求信号（０）が“Ｈ”（アクティブ）のままである。この期間は、ＲＦ要求信号（０）が“Ｈ”なので、ＮＯＲゲート９２は“Ｌ”信号を出力する。よって、ブロック（０）２２Ａが選択され続けている期間において、ＮＡＮＤゲート９４は、“Ｈ”信号を出力するので、カウントアップ信号は発生しない。
【０１２０】
次のＲＦタイミング信号が“Ｈ”（アクティブ）となる時刻ｔ5でも、ブロック（０）２２Ａを選択し続けているので、このＲＦタイミング信号の周期では、カウントアップ信号が発生しない。よって、次のリフレッシュ可能期間においても、各ブロック２２で、同じ行、つまり、第ｎ行のワード線で選択されるメモリセルのリフレッシュが行われる。詳しく説明すると、次のＲＦタイミング信号が“Ｈ”（アクティブ）後（時刻ｔ5）、最初のクロックＣＬＫの立ち上げに同期して、ＲＦ要求信号（１）〜（３）が“Ｈ”（アクティブ）となる（時刻ｔ6）。
【０１２１】
時刻ｔ6で、ブロック（１）２２Ｂが選択されるので、外部アクセス実施信号（１）、ＲＦ実施信号（０）、（２）、（３）が、“Ｈ”（アクティブ）となる。これにより、ブロック（０）２２Ａ、ブロック（２）２２Ｃ、ブロック（３）２２Ｄにおいて、第ｎ行のワード線で選択されるメモリセルのリフレッシュが行われる。
【０１２２】
時刻ｔ7において、ブロックアドレスが、ブロック（１）からブロック（２）に変わる。ＲＦ要求信号（１）は、“Ｈ”（アクティブ）状態なので、ＲＦ実施信号（１）が“Ｈ”（アクティブ）となる。このＲＦ実施信号（１）により、ブロック（１）２２Ｂでは、第ｎ行のワード線で選択されるメモリセルにおいて、リフレッシュが行われる。そして、所定時間経過後、リフレッシュが終了し、ＲＦ要求信号（１）が“Ｌ”となる（時刻ｔ8）。これにより、ＲＦ実施信号（１）が“Ｌ”となる。以上により、ブロック（０）〜（３）の第ｎ行のワード線で選択されるメモリセルにおけるリフレッシュが終了する。
【０１２３】
時刻ｔ8において、全てのＲＦ要求信号（０）〜（３）が“Ｌ”となるので、ＮＯＲゲート９２からは、信号“Ｈ”が出力される。ＮＡＮＤゲート９４の入力端子９４ａには、直ちに、“Ｈ”が入力される。入力端子９４ｂには、“Ｈ”が入力され続けているので、ＮＡＮＤゲート９４からは、“Ｌ”（アクティブロウ）のカウントアップ信号が出力される（時刻ｔ9）。なお、ＮＯＲゲート９２から出力される“Ｈ”信号は、遅延回路９６を通り、インバータ９８で“Ｌ”信号となり、入力端子９４ｂに入力されるので、ＮＡＮＤゲート９４の出力は直ちに“Ｈ”となる。
【０１２４】
カウントアップ信号によりＲＦカウンタ１００の計数値が一つ増加し、ＲＦカウンタ１００は、それに対応するリフレッシュアドレス信号、つまり、次のリフレッシュされるべき行に対応するアドレス信号を出力する。ＲＦカウンタ１００からのこの出力により、リフレッシュ実施信号が入力された行プリデコーダ３０Ａ〜３０Ｄからは、次のリフレッシュすべき行である第ｎ＋１行のワード線で選択されるメモリセルのリフレッシュをするための信号が供給される。
【０１２５】
以上のように、本実施形態では、あるリフレッシュ可能期間に、全てのブロック２２において、第ｎ行のワード線で選択されるメモリセルのリフレッシュが行われるまで、第ｎ＋１行のワード線で選択されるメモリセルにおいて、リフレッシュが行われない。このため、全ての行のメモリセルにおいて、リフレッシュを確実にすることができる。
【０１２６】
ところで、ＲＦカウンタコントロール９０を設ける場合、リフレッシュの実力値（メモリセルがデータを保持できる時間）と、リフレッシュサイクル数（各ブロック２２のワード線の本数。本実施形態では、４０９６本）を考慮して、ＲＦタイミング信号の周期を決めなければならない。つまり、例えば、リフレッシュの実力値が２００ｍｓ、リフレッシュサイクル数が約４０００回（ワード線の本数が４０９６本だから）の条件下で、ＲＦタイミング信号の周期を５０μｓとする。
【０１２７】
５０μｓ×４０００＝２００ｍｓ
この条件では、一回でもリフレッシュが延期されると、データを保持できなくなる。このため、例えば、ＲＦタイミング信号の周期を４５μｓとする。
【０１２８】
４５μｓ×４０００＝１８０ｍｓ
（２００ｍｓ−１８０ｍｓ）÷４５μｓ≒４４４回
ＲＦタイミング信号の周期を４５μｓとすれば、４４４回までリフレッシュの延期をしても、データを保持できる。
【０１２９】
［半導体装置の電子機器への応用例］
半導体装置１は、例えば、携帯機器のような電子機器に応用することができる。図１０は、携帯電話機のシステムの一部のブロック図である。ＣＰＵには、バスラインにより、ＳＲＡＭ、ＶＳＲＡＭ、ＥＥＰＲＯＭ、キーボード、ＬＣＤドライバが接続されている。ＬＣＤドライバは、バスラインにより、液晶表示部と接続されている。図１０のＶＳＲＡＭが、半導体装置１である。ＶＳＲＡＭは、ＣＰＵと接続されたメモリシステムを構成している。
【０１３０】
図１１は、図１０に示す携帯電話機のシステムを備える携帯電話機６００の斜視図である。携帯電話機６００は、キーボード６１２、液晶表示部６１４、受話部６１６およびアンテナ部６１８を含む本体部６１０と、送話部６２２を含む蓋部６２０と、を備える。
【図面の簡単な説明】
【図１】本実施形態に係る半導体装置の回路ブロック図である。
【図２】アドレスバッファおよびこれに関連する回路の回路ブロック図である。
【図３】アドレスバッファの動作を説明するためのタイミングチャートである。
【図４】ブロック（０）コントロールおよびこれに関連する回路の回路ブロック図である。
【図５】行プリデコーダおよびこれに関連する回路の回路ブロック図である。
【図６】本実施形態に係る半導体装置のオペレーションサイクルを説明するためのタイミングチャートである。
【図７】本実施形態に係る半導体装置のスタンバイサイクルを説明するためのタイミングチャートである。
【図８】ＲＦカウンタコントロールの回路ブロック図である。
【図９】本実施形態に係る半導体装置の、ある期間におけるオペレーションサイクルのタイミングチャートである。
【図１０】携帯電話機のシステムの一部のブロック図である。
【図１１】図１０に示す携帯電話機のシステムを備える携帯電話機の斜視図である。
【符号の説明】
１  半導体装置
１０  データ入出力バッファ
２０  メモリセルアレイ
２２  ブロック
２２Ａ  ブロック（０）
２２Ｂ  ブロック（１）
２２Ｃ  ブロック（２）
２２Ｄ  ブロック（３）
２４  行デコーダ
２４Ａ〜２４Ｄ  行デコーダ
２６  列デコーダ
２６Ａ〜２６Ｄ  列デコーダ
３０Ａ〜３０Ｄ  行プリデコーダ
３２-１〜３２-１２  選択ブロック
３４  スイッチ＆ラッチ回路
３６  スイッチ＆ラッチ回路
３８  判定回路
４０  制御部
４０Ａ  ブロック（０）コントロール
４０Ｂ  ブロック（１）コントロール
４０Ｃ  ブロック（２）コントロール
４０Ｄ  ブロック（３）コントロール
４２  外部アクセス実施信号（０）発生回路
４４  ＲＦ実施信号（０）発生回路
４６  遅延回路
５０  ＲＦ要求信号発生回路
５０Ａ  ＲＦ要求信号（０）発生回路
５０Ｂ  ＲＦ要求信号（１）発生回路
５０Ｃ  ＲＦ要求信号（２）発生回路
５０Ｄ  ＲＦ要求信号（３）発生回路
６０  アドレスバッファ
７０  ＲＦタイミング信号発生回路
８０  クロック
９０  ＲＦカウンタコントロール
９２  ＮＯＲゲート
９４  ＮＡＮＤゲート
９４ａ、９４ｂ  入力端子
９６  遅延回路
９８  インバータ
１００  ＲＦカウンタ
１１０  ＣＳ、ＺＺコントロール
１２０  ＷＥ、ＯＥコントロール
【図１】
0004203704.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004203704.tif 000010
【図１０】
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【図１１】
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