(57)【特許請求の範囲】
【請求項１】
周辺回路領域よりもセルアレイ領域において厚く形成されて、セルアレイ領域と周辺回路領域との間に広域段差が形成されている層間絶縁膜を半導体基板の全面に形成する段階と、
化学的物理的ポリシング工程でストッパ役割を果たして化学的物理的ポリシングを抑制できる第１物質層を前記層間絶縁膜上に形成する段階と、
前記第１物質層及び層間絶縁膜をパターニングして、第１物質層が、セルアレイ領域には局部的に、周辺回路領域に全体的に残存した状態で、前記セルアレイ領域の半導体基板を部分的に露出させるコンタクトホールを形成する段階と、
コンタクトホールが形成された前記半導体基板の全面に導電膜を形成する段階と、
導電膜が形成された前記半導体基板に対して化学的物理的ポリシング工程を実施して前記セルアレイ領域と周辺回路領域との間に広域平坦化を成す段階とを備え、
前記導電膜を形成する段階後に前記導電膜をエッチバックする段階を付加し、
前記導電膜をエッチバックする段階は、
前記周辺回路領域に形成された導電膜が除去される時まで実施することを特徴とする広域平坦化された半導体装置の製造方法。
【請求項２】
前記層間絶縁膜を形成する段階は、
セルアレイ領域と周辺回路領域との間に広域段差が形成されている半導体基板の全面に流れ性がある絶縁膜を蒸着する段階と、
前記絶縁膜を所定の温度で熱処理してフローさせる段階より成ることを特徴とする請求項１に記載の広域平坦化された半導体装置の製造方法。
【請求項３】
前記層間絶縁膜はボロン−リンを含有した酸化膜で形成することを特徴とする請求項２に記載の広域平坦化された半導体装置の製造方法。
【請求項４】
前記第１物質層は、
シリコン窒化膜又はシリコン酸化窒化膜で形成することを特徴とする請求項１に記載の広域平坦化された半導体装置の製造方法。
【請求項５】
前記第１物質層は50〜2,000オングストロームの厚さで形成することを特徴とする請求項４に記載の広域平坦化された半導体装置の製造方法。
【請求項６】
前記導電膜はポリシリコン膜で形成することを特徴とする請求項１に記載の広域平坦化された半導体装置の製造方法。
【請求項７】
前記化学的物理的ポリシング工程は前記層間絶縁膜：導電膜：第１物質層の蝕刻選択比が100〜200：100〜200：5〜50である条件に進行することを特徴とする請求項１に記載の広域平坦化された半導体装置の製造方法。
【請求項８】
前記化学的物理的ポリシング工程は周辺回路領域の第１物質層をストッパとして使用して実施することを特徴とする請求項１に記載の広域平坦化された半導体装置の製造方法。
【請求項９】
前記化学的物理的ポリシング工程は前記周辺回路領域の第１物質層が除去される時まで進行することを特徴とする請求項１に記載の広域平坦化された半導体装置の製造方法。
【請求項１０】
前記層間絶縁膜を形成する段階の前に、
半導体基板上にゲート絶縁膜及びゲート電極を順次に形成する段階と、
前記ゲート電極をマスクとして使用して前記半導体基板にソース／ドレーンを形成する段階と、
前記ゲート電極の側壁にスペーサを形成する段階とをさらに備えることを特徴とする請求項１に記載の広域平坦化された半導体装置の製造方法。
【請求項１１】
前記ゲート電極はポリシリコンとケイ化物を積層し形成して、
前記スペーサはシリコン窒化膜で形成することを特徴とする請求項１０に記載の広域平坦化された半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に化学的物理的ポリシング(Chemical Mechanical Polishing；CMP)を用いてセル領域と周辺回路領域との間に広域平坦化を成す半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体素子は高技能化、高性能化、高集積化に向かって256M bit及び1G bit級のダイナミック RAM(DRAM)に代表される超高集積化(ULSI)の時代へ突入している。今後、これらの素子の高集積化にはより微細なパターン形成技術を必要とし、三次元的な多層化構造を要求する領域が広がって、現時点で新しいプロセスの導入が検討課題になっている。
【０００３】
この超微細な配線をパターン形成技術により多層化していく場合、その下層にある層間絶縁膜を平坦化することが必須になって、今までは部分的な平坦化処理技術で対応してきた。しかし、ウェーハ加工能率や製品の高品質化のためにウェーハの全面にかけた平坦化、即ち広域平坦化のための研磨加工技術(CMP)が導入された。
【０００４】
半導体素子の製造において、完全平滑面のシリコン基板上に微細パターンを形成する場合と、既にパターンにより凹凸が存する基板上に微細パターンを積層して形成する場合は状況が完全に異なる。このような凹凸の存在は基板とマスクとの間に間隔の不均一性を招いて、投影レンズの焦点深度の限界を越えるなど、所望のパターン精度を得られない原因として指摘されて、凹凸部の部分的な緩和対策が取られてきた。
【０００５】
図１乃至図３は従来の CMPを用いてセルアレイ領域と周辺回路領域を平坦化するための方法を説明する断面図である。
先ず、図１を参照すれば、セルアレイ領域及び周辺回路領域を含む半導体基板2に、活性領域と非活性領域を区分するための素子分離膜4を通常の素子分離工程を用いて形成する。次に、この半導体基板2の活性領域にゲート絶縁膜(図示せず)、ゲート電極6＋8及びソース／ドレーン(図示せず)より成るトランジスタを形成する。
【０００６】
続いて、トランジスタが形成された前記半導体基板2上に絶縁物質、例えばシリコン窒化膜を蒸着した後異方性蝕刻を通じて前記ゲート電極6＋8の側壁にスペーサ10を形成する。前記スペーサ10は後続くコンタクトホールを自己整合的に形成するためのことである。
【０００７】
次に、スペーサ10が形成された前記半導体基板の全面に平坦化しやすい絶縁物質、例えばボロン−リンを含有した酸化膜(Boron Phosphorus Silicate Glass；以下 “BPSG”と称する)を蒸着した後所定の温度で熱処理して層間絶縁膜12を形成する。次に、前記層間絶縁膜12に対してCMPを実施して前記層間絶縁膜12を平坦化する。点線で表示された部分は平坦化される前の層間絶縁膜を示す。
【０００８】
図２を参照すれば、平坦化された前記層間絶縁膜12上にフォトレジストパターンを形成した後、このフォトレジストパターンをマスクとして使用して前記層間絶縁膜12をパターニングすることにより、半導体基板2のソース又はドレーン領域(図示せず)を露出させるコンタクトホール14を形成する。
【０００９】
図３を参照すれば、コンタクトホールが形成された結果物上に導電物質、例えば不純物がドープされたポリシリコンを蒸着した後周辺回路領域のポリシリコンを除去する。次に、セルアレイ領域に蒸着された前記ポリシリコン膜に対して CMPを実施することにより、表面が平坦化された導電性パッド16を形成する。前記ポリシリコン膜に対する CMP工程は層間絶縁膜12をストッパとして使用してなり、点線で表示された部分は平坦化される前のポリシリコン膜を示す。
【００１０】
前述した従来の方法によると、二回のCMP工程によりセルアレイ領域と周辺回路領域との段差を除去して広域平坦化をなしうる。しかし、従来の半導体装置の製造工程は、層間絶縁膜蒸着及びフロー→層間絶縁膜に対する１次 CMP→コンタクト形成→ポリシリコン膜蒸着→パッドポリシリコン膜に対する２次CMPよりなり、二回のCMP工程が必要である。従って、工程が複雑で、CMP工程が多いので基板にマイクロスクラッチが発生しやすく、このようなマイクロスクラッチによりブリッジが発生する等いろいろな欠陥要因を有している。
【００１１】
【発明が解決しようとする課題】
本発明の目的は一回のCMP工程でセルアレイ領域と周辺回路領域との間に広域平坦化をなしうる半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記目的を達成するために本発明による広域平坦化された半導体装置の製造方法によると、先ずセルアレイ領域と周辺回路領域との間に広域段差が形成されている半導体基板の全面に層間絶縁膜を形成する。この層間絶縁膜上にストッパとして作用する第１物質層を形成する。前記第１物質層及び層間絶縁膜をパターニングして、セルアレイ領域の半導体基板を部分的に露出させるコンタクトホールを形成する。コンタクトホールが形成された前記半導体基板の全面に導電膜を形成して、導電膜が形成された前記半導体基板に対して化学−物理的なポリシング(CMP)を実施し、前記セルアレイ領域と周辺回路領域との間に広域平坦化を成す。
【００１３】
前記層間絶縁膜を形成する時、セルアレイ領域と周辺回路領域との間に広域段差が形成されている半導体基板の全面に流れ性がある絶縁膜、例えばボロン−リンを含有した酸化膜(BPSG)を蒸着した後、前記絶縁膜を所定の温度で熱処理してフローさせる。
【００１４】
前記第１物質層はシリコン窒化膜又はシリコン酸化窒化膜に形成して、50〜2,000オングストロームの厚さで形成することが望ましい。そして、前記導電膜はポリシリコン膜に形成して、前記導電膜を形成した後に前記導電膜をエッチバックする工程を付加するのが望ましい。この際、前記導電膜をエッチバックする工程は前記周辺回路領域に形成された導電膜が除去される時まで実施するのが望ましい。
【００１５】
そして、前記化学的物理的ポリシング工程は前記層間絶縁膜と、導電膜と、第１物質層の蝕刻選択比が100〜200：100〜200：5〜50である条件で進行する。この際、周辺回路領域の第１物質層をストッパとして使用して実施するか、前記周辺回路領域の第１物質層が除去される時まで進行することもできる。
【００１６】
又、前記層間絶縁膜を形成する前に、半導体基板上にゲート絶縁膜及びゲート電極を順次に形成する段階と、前記ゲート電極をマスクとして使用して前記半導体基板にソース／ドレーンを形成する段階、及び前記ゲート電極の側壁にスペーサを形成する段階をさらに具備することもできる。この際、前記ゲート電極はポリシリコンとケイ化物を積層し形成して、前記スペーサはシリコン窒化膜で形形成するのが望ましい。
【００１７】
本発明によると、層間絶縁膜上にCMPが抑制できる物質を用いてストッパ層を形成することにより、一度のCMP工程でセルアレイ領域と周辺回路領域との間に広域平坦化をなしうる。
【００１８】
【発明の実施の形態】
以下、添付された図面を参照して本発明をさらに詳細に説明する。
後述する実施の形態は色々異なる形態に変形でき、本発明の範囲が後述される実施の形態に限られない。本発明の実施の形態は当業界で平均的な知識を持つ者に本発明をさらに完全に説明するために提供されることである。本発明の実施の形態を説明する図面において、ある層や領域の厚さは明細書の明確性のため誇張されることであって、図面上の同一な符号は同一な要素を称する。又、ある層が他の層又は基板の"上部"にあると記載された場合、前記ある層が前記他の層又は基板の上部に直接存在でき、この間に第３の層が介在され得ることもある。
【００１９】
図４乃至図７は本発明による広域平坦化された半導体装置の製造方法を説明するための断面図である。
図４を参照すれば、セルアレイ領域及び周辺回路領域を含む半導体基板42に活性領域と非活性領域を区分するための素子分離膜44を通常の素子分離工程を用いて形成する。次に、前記活性領域にゲート絶縁膜(図示せず)、ゲート電極46＋48及びソース／ドレーン(図示せず)より成ったトランジスタを形成する。
【００２０】
前記ゲート電極は不純物がドープされたポリシリコン膜46で形成するか、素子の動作速度を上げるために、ポリシリコン膜46上に低抵抗の導電物質、例えばタングステンケイ化物(WSi)48を積層して形成することもできる。
【００２１】
続いて、トランジスタが形成された前記半導体基板上に絶縁物質、例えばシリコン窒化物を蒸着した後異方性蝕刻を通じて前記ゲート電極の側壁にスペーサ50を形成する。前記スペーサ50は後続されるコンタクトホールを自己整合的に形成するためのことである。
【００２２】
次に、スペーサ50が形成された前記半導体基板の全面に平坦化しやすい絶縁物質、例えばBPSG膜を蒸着した後、所定の温度で熱処理して層間絶縁膜52を形成する。
【００２３】
従来には層間絶縁膜に対する１次 CMPを考慮して前記層間絶縁膜を厚く形成したが、本発明では周辺回路領域のゲート電極が露出されない程度の厚さにのみ形成できる。
【００２４】
次に、前記層間絶縁膜52の全面に前記層間絶縁膜及びポリシリコン膜を蝕刻対象物とする CMP工程でストッパ役割をはたす物質、例えばシリコン窒化膜(SiN)又はシリコン酸化窒化膜(SiON)を所定の厚さで蒸着してストッパ層54を形成する。
【００２５】
前記シリコン窒化膜(SiN)は低圧化学気相蒸着(Low Pressure Chemical Vapor Deposition；LPCVD)方法で、そしてシリコン酸化窒化膜(SiON)はプラズマ化学気相蒸着(Plasma Enhanced CVD；PECVD)又はLPCVD方法で蒸着できて、各々50〜2,000オングストローム程度の厚さで形成するのが望ましい。
【００２６】
前記ストッパ層54は後続される自己整合コンタクト(Self Aligned Contact;SAC)形成工程で写真工程のマージンを増加させて、後続されるCMP工程で周辺回路領域に対する選択的なストッパ役割をする。
【００２７】
図５を参照すれば、前記ストッパ層54上にフォトレジストを塗布した後露光及び現像を実施してフォトレジストパターンを形成する。このフォトレジストパターンをマスクとして使用してストッパ層54と層間絶縁膜52を順次にパターニングすることにより、半導体基板のソース又はドレーン領域(図示せず)を露出させるコンタクトホール56を形成する。このSAC工程によりセルアレイ領域にはストッパ層54が局部的に残り、周辺回路領域には全体的に残る。
【００２８】
図６を参照すれば、コンタクトホールが形成された結果物の全面にパッドを形成するための導電物質、例えば不純物がドープされたポリシリコン膜58を前記コンタクトホールを充填できる程度の厚さで蒸着する。次に、前記ポリシリコン膜に対してエッチバックを実施して一定深さほどリセスさせる。この際、前記ポリシリコン膜58に対するエッチバック工程は周辺回路領域のポリシリコン膜が完全に除去されてストッパ層54の表面が露出される時まで実施する。そうすれば、セルアレイ領域では形成しようとするパッドの厚さよりポリシリコン膜が厚く残る。図面で点線で表示された部分はエッチバックされる前のポリシリコン膜を示す。
【００２９】
図７を参照すれば、セルアレイ領域と周辺回路領域との間に広域段差が存在する状態で、結果物に対してCMP工程を実施する。この際、前記CMP工程は層間絶縁膜52とポリシリコン膜58との選択比はほとんどなく、これらとストッパ層54間の選択比は大きくする条件、望ましくは前記層間絶縁膜52：ポリシリコン膜58：ストッパ層54に対する選択比が 100〜200：100〜200：5〜50の範囲になるようにする条件でCMP工程を進行する。
【００３０】
段差が高いセルアレイ領域では蝕刻率が低いストッパ層54が相対的に狭い領域にのみ形成されているので、このような条件でCMPがある程度進行されるとストッパ層54が除去されて、この後CMPがさらに早く進行される。CMPがある程度進行されると、セルアレイ領域のストッパ層と周辺回路領域のストッパ層が合うが、周辺回路領域にはストッパ層が広い領域にかけて形成されているので、ストッパ層の表面が露出されるとCMPが終了されながら全体的に広域平坦化が成る。
【００３１】
前記CMP工程を継続進行させて周辺回路領域のストッパ層を完全に除去することもできる。
【００３２】
【発明の効果】
前述した本発明による広域平坦化された半導体装置の製造方法によると、セルアレイ領域と周辺回路領域との間に広域段差が存在して CMPを用いてこの段差を除去して広域平坦化を成そうとする時、層間絶縁膜上に CMPが抑制できるストッパ層を形成する。このストッパ層を形成した状態で SAC工程を進行して、パッド用導電層を形成した後、層間絶縁膜と導電層の選択比はほとんどなくてこれとストッパ層との間に選択比は大きくする条件で CMPを実施する。こうすると、ストッパ層が周辺回路領域に対するCMP進行率を落として一回のCMPのみでセルアレイ領域と周辺回路領域との間に広域平坦化をなしうる。従って、従来の二回のCMP工程を一度に具現できるので工程を単純化して生産性を向上させ得て、CMPの時発生するマイクロスクラッチによるいろいろな欠陥の発生を減らし得る。
【図面の簡単な説明】
【図１】  従来のセルアレイ領域と周辺回路領域を平坦化するための方法を示し、層間絶縁膜を平坦化した状態を説明する断面図である。
【図２】  図１に続いて、コンタクトホールを形成した状態を説明する断面図である。
【図３】  図２に続いて、導電性パッドを形成した状態を説明する断面図である。
【図４】  本発明による広域平坦化された半導体装置の製造方法を示し、ストッパ層を形成した状態を説明するための断面図である。
【図５】  図４に続いて、コンタクトホールを形成した状態を説明するための断面図である。
【図６】  図５に続いて、ポリシリコン膜をエッチバックした状態を説明するための断面図である。
【図７】  図６に続いて、広域平坦化がなされた状態を説明するための断面図である。
【符号の説明】
2,42  半導体基板
4,44  素子分離膜
6＋8,46＋48  ゲート電極
10,50  スペーサ
12,52  層間絶縁膜
14,56  コンタクトホール
16  パッド
46,58  ポリシリコン膜
48  タングステンケイ化物
54  ストッパ層
【図１】
0004306852.tif 000002
【図２】
0004306852.tif 000003
【図３】
0004306852.tif 000004
【図４】
0004306852.tif 000005
【図５】
0004306852.tif 000006
【図６】
0004306852.tif 000007
【図７】
0004306852.tif 000008