(57)【特許請求の範囲】
【請求項１】
電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
１つ以上の信号入力端子、信号出力端子、電源側端子、及び、第１のチャネル長を有するＭＯＳトランジスタを含む主回路と、
前記主回路のＭＯＳトランジスタに対してドレイン−ソース方向に直列に接続されて、待機時にのみ、前記主回路のＭＯＳトランジスタに流れる電流を遮断するように動作する、前記第１のチャネル長より長い第２のチャネル長を有するＭＯＳトランジスタを含むリーク電流遮断回路と、
待機時において、前記リーク電流遮断回路のＭＯＳトランジスタが前記主回路のＭＯＳトランジスタに流れる電流を遮断するのに連動して、前記信号出力端子からの出力電圧を前記主回路に供給する電源電圧と同じ電源電圧に安定化する出力電圧安定化回路と、
を備えたことを特徴とするＭＯＳトランジスタ回路。
【請求項２】
電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
１つ以上の信号入力端子、信号出力端子、電源側端子、及び、第１のチャネル長を有するＭＯＳトランジスタを含む主回路と、
前記主回路のＭＯＳトランジスタに対してドレイン−ソース方向に直列に接続されて、待機時にのみ、前記主回路のＭＯＳトランジスタに流れる電流を遮断するように動作する、前記第１のチャネル長より長い第２のチャネル長を有するＭＯＳトランジスタを含むリーク電流遮断回路と、
待機時において、前記リーク電流遮断回路のＭＯＳトランジスタが前記主回路のＭＯＳトランジスタに流れる電流を遮断するのに連動して、前記信号出力端子を接地電位に安定化する出力電圧安定化回路と、
を備えたことを特徴とするＭＯＳトランジスタ回路。
【請求項３】
電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
１つ以上の信号入力端子、信号出力端子、電源側端子、及び、ＭＯＳトランジスタを含む主回路と、Ｐ型トランジスタと、Ｎ型トランジスタを備え、
前記主回路に供給する電源電圧と同じ電源電圧を前記Ｐ型トランジスタのソースに印加し、かつ前記主回路の動作をオンオフ制御するためのイネーブル端子に前記Ｐ型トランジスタのゲート及び前記Ｎ型トランジスタのゲートを、前記主回路の信号出力端子の少なくとも１つに前記Ｐ型トランジスタのドレインを、前記主回路の接地側端子の少なくとも１つに前記Ｎ型トランジスタのドレインをそれぞれ接続し、かつ前記Ｎ型トランジスタのソースを接地し、かつ前記Ｎ型トランジスタのチャネルを前記主回路に含まれるＭＯＳトランジスタのチャネル長よりも長く形成したこと、
を特徴とするＭＯＳトランジスタ回路。
【請求項４】
電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
１つ以上の信号入力端子、信号出力端子、電源側端子、及び、ＭＯＳトランジスタを含む主回路と、Ｐ型トランジスタと、Ｎ型トランジスタを備え、
前記主回路に供給すべき電源電圧を前記Ｐ型トランジスタのソースに印加し、かつ前記Ｐ型トランジスタのドレインを前記主回路の電源側端子の少なくとも１つに接続し、かつ前記主回路の動作をオンオフ制御するためのイネーブル端子に前記Ｐ型トランジスタのゲート及び前記Ｎ型トランジスタのゲートを、前記主回路の信号出力端子の少なくとも１つに前記Ｎ型トランジスタのドレインをそれぞれ接続し、かつ前記主回路の接地側端子の少なくとも１つ及び前記Ｎ型トランジスタのソースを接地し、かつ前記Ｐ型トランジスタのチャネルを前記主回路に含まれるＭＯＳトランジスタのチャネル長よりも長く形成したこと、
を特徴とするＭＯＳトランジスタ回路。
【請求項５】
電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
第１のＰ型トランジスタのソースに電源電圧を印加し、かつ前記第１のＰ型トランジスタのゲートと第１のＮ型トランジスタのゲート同士を接続した部位を信号入力端子とし、かつ前記第１のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレイン同士を接続した部位を信号出力端子とする１つ以上の論理回路と、
ドレインを前記論理回路の任意の１つの前記第１のＮ型トランジスタのソースに接続し、かつソースを接地し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１のＮ型トランジスタのチャネル長よりも長く形成した第２のＮ型トランジスタと、
ソースに前記電源電圧を印加し、かつドレインを前記信号出力端子に、ゲートを前記イネーブル端子にそれぞれ接続した第２のＰ型トランジスタと、
を具備したことを特徴とするＭＯＳトランジスタ回路。
【請求項６】
電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
第１のＮ型トランジスタのソースを接地し、かつ第１のＰ型トランジスタのゲートと前記第１のＮ型トランジスタのゲート同士を接続した部位を信号入力端子とし、かつ前記第１のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレイン同士を接続した部位を信号出力端子とする１つ以上の論理回路と、
ドレインを前記論理回路の任意の１つの前記第１のＰ型トランジスタのソースに接続し、かつソースに電源電圧を印加し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１のＰ型トランジスタのチャネル長よりも長く形成した第２のＰ型トランジスタと、
ソースを接地し、かつドレインを前記信号出力端子に、ゲートを前記イネーブル端子にそれぞれ接続した第２のＮ型トランジスタと、
を具備したことを特徴とするＭＯＳトランジスタ回路。
【請求項７】
電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
第１と第２のＰ型トランジスタのソースに電源電圧を印加し、かつ前記第１のＰ型トランジスタのゲートと第１のＮ型トランジスタのゲート同士を接続した部位を第１の信号入力端子とし、かつ前記第２のＰ型トランジスタのゲートと第２のＮ型トランジスタのゲート同士を接続した部位を第２の信号入力端子とし、かつ前記第１と第２のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレイン同士を接続した部位を信号出力端子とし、かつ前記第１のＮ型トランジスタのソースと前記第２のＮ型トランジスタのドレインを接続した１つ以上の論理回路と、
ドレインを前記論理回路の任意の１つの前記第２のＮ型トランジスタのソースに接続し、かつソースを接地し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１及び第２のＮ型トランジスタのチャネル長よりも長く形成した第３のＮ型トランジスタと、
ソースに前記電源電圧を印加し、かつドレインを前記信号出力端子に、ゲートを前記イネーブル端子にそれぞれ接続した第３のＰ型トランジスタと、
を具備したことを特徴とするＭＯＳトランジスタ回路。
【請求項８】
電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
第１のＰ型トランジスタのソースに電源電圧を印加し、かつ前記第１のＰ型トランジスタのゲートと第１のＮ型トランジスタのゲート同士を接続した部位を第２の信号入力端子とし、かつ前記第１のＰ型トランジスタのドレインと第２のＰ型トランジスタのソースを接続し、かつ前記第２のＰ型トランジスタのゲートと第２のＮ型トランジスタのゲート同士を接続した部位を第１の信号入力端子とし、かつ前記第１と第２のＮ型トランジスタのドレイン同士と前記第２のＰ型トランジスタのドレインを接続した部位を信号出力端子とし、かつ前記第１と第２のＮ型トランジスタのソース同士を接続した１つ以上の論理回路と、
ドレインを前記論理回路の任意の１つの前記第１と第２のＮ型トランジスタのソースに接続し、かつソースを接地し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１及び第２のＮ型トランジスタのチャネル長よりも長く形成した第３のＮ型トランジスタと、
ソースに前記電源電圧を印加し、かつドレインを前記信号出力端子に、ゲートを前記イネーブル端子にそれぞれ接続した第３のＰ型トランジスタと、
を具備したことを特徴とするＭＯＳトランジスタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路に関し、特に、待機状態回路のリーク電流等を低減し、消費電力を抑えることができるＭＯＳトランジスタ回路に関する。
【０００２】
【従来の技術】
従来、ＬＳＩ（集積回路）では、電源を印加した状態で、その信号処理動作のみを停止させる状態、即ち待機状態（スタンバイ状態）が存在する。
【０００３】
例えば、タイマーで設定した時刻まで動作を一時停止し、設定時刻になった時から音楽等を再生するような仕様の製品が挙げられるが、このような製品では、常時、回路全体に電源電圧が印加された状態にあり、この時、タイマーなどの一部の回路要素のみが動作状態で、その他の殆どの回路要素は、その信号処理動作が停止したままでの待機状態にある。
【０００４】
一般に、このような待機状態の回路要素を含む回路は、この回路の全ての回路要素が動作状態にある時よりも、低消費電力であるが、このような回路でも、回路要素には待機状態でも流れるリーク電流が存在するために、定常的な電力消費がなされることになる。
【０００５】
図１０は、従来のトランジスタ回路の１例である標準的なインバータ回路を示す回路図である。
図１０に示すトランジスタ回路は、Ｐ型トランジスタＡと、Ｎ型トランジスタＢを備える。
【０００６】
入力端子（Input）は、Ｐ型トランジスタＡとＮ型トランジスタＢのゲート同士を接続した部位であり、出力端子（Output）は、Ｐ型トランジスタＡとＮ型トランジスタＢのドレイン同士を接続した部位である。
【０００７】
また、インバータ回路の電源電圧（Vdd）は、Ｐ型トランジスタＡのソースに供給されている。
さらに、Ｎ型トランジスタＢのソースは接地されている。
【０００８】
なお、Ｐ型トランジスタＡとＮ型トランジスタＢは、ショートチャネル型のトランジスタであり、信号の伝播速度は非常に速いが、その反面、待機状態ではない動作時点においてリーク電流（IL）が生じる。
【０００９】
入力端子（Input）には、Vdd側に等しいハイ（High）電位か、または、接地側の電位に等しいロー（Low）電位かいずれか一つの電位が信号として到来する。入力端子（Input）がハイ電位である時には、Ｎ型（Ｎチャネル型）のトランジスタＢがオン（ＯＮ）状態で、かつＰ型（Ｐチャネル型）のトランジスタＡがオフ（ＯＦＦ）状態となり、出力端子（Output）には、接地側の電位に等しいロー電位が出力される。逆に、入力端子（Input）がロー電位である時には、Ｐ型のトランジスタＡがオン（ＯＮ）状態、かつＮ型のトランジスタＢがオフ（ＯＦＦ）状態となり、出力端子（Output）には、電圧値（Vdd）に等しいハイ電位が出力される。
【００１０】
図１０に示すインバータ回路において、リーク電流（IL）は、Vdd側と接地との間に接続されたトランジスタＡ，Ｂの内部を常時流れる無駄な電流である。
ＬＳＩの微細加工技術の進歩は、製品回路の耐圧値の低下をもたらし、印加される電源電圧も低く抑えられるので消費電力自体は漸減傾向にあり、従って、電源としてバッテリーを使用する製品にとっては好ましい環境が形成されつつあると言える。
【００１１】
しかしながら、ＬＳＩの微細加工技術の進歩は、他方では、回路のリーク電流（サブスレッシュホールド電流）等を大きくし、このリーク電流による定常的な電力消費を増大させる傾向にある。
【００１２】
なお、待機状態において、入力端子（Input）の値は、上記ハイとローの中間値を示したり、不定値を示したりする場合も多い。
【００１３】
【発明が解決しようとする課題】
ところで、従来は、０．３５μｍ以上のチャネル長を持つトランジスタを集積させるＬＳＩでは、トランジスタのリーク電流は、無視できる程に小さく、従って、待機状態においては、このリーク電流による定常的な消費電力量は、大きな問題にはならなかった。
【００１４】
しかし、近年になって、ＬＳＩのＭＯＳ型トランジスタのチャネル長は０．２μｍ以下になっており、このような微細化傾向は、今後、益々進展することが予想される。
【００１５】
従って、上記のリーク電流による定常的な電力消費の問題を解決することが急務となっていた。
また、従来のＬＳＩでは、待機状態において、図１０に示す入力端子（Input）の値は、上記ハイとローの中間値を示したり、不定値を示したりする場合が多いので、この時には、トランジスタＡ，Ｂには、不安定な貫通電流が流れることになり、やはり無駄な電力消費をもたらすといった問題点も有った。
【００１６】
本発明は、以上のような従来のトランジスタ回路における問題点に鑑みてなされたものであり、待機時においてリーク電流等に起因する無駄な電力消費を低減することができるＭＯＳトランジスタ回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明では上記の課題を解決するために、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、１つ以上の信号入力端子、信号出力端子、電源側端子、及び、第１のチャネル長を有するＭＯＳトランジスタを含む主回路と、前記主回路のＭＯＳトランジスタに対してドレイン−ソース方向に直列に接続されて、待機時にのみ、前記主回路のＭＯＳトランジスタに流れる電流を遮断するように動作する、前記第１のチャネル長より長い第２のチャネル長を有するＭＯＳトランジスタを含むリーク電流遮断回路と、待機時において、前記リーク電流遮断回路のＭＯＳトランジスタが前記主回路のＭＯＳトランジスタに流れる電流を遮断するのに連動して、前記信号出力端子からの出力電圧を前記主回路に供給する電源電圧と同じ電源電圧に安定化する出力電圧安定化回路と、を備えたことを特徴とするＭＯＳトランジスタ回路が提供される。
また、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、１つ以上の信号入力端子、信号出力端子、電源側端子、及び、第１のチャネル長を有するＭＯＳトランジスタを含む主回路と、前記主回路のＭＯＳトランジスタに対してドレイン−ソース方向に直列に接続されて、待機時にのみ、前記主回路のＭＯＳトランジスタに流れる電流を遮断するように動作する、前記第１のチャネル長より長い第２のチャネル長を有するＭＯＳトランジスタを含むリーク電流遮断回路と、待機時において、前記リーク電流遮断回路のＭＯＳトランジスタが前記主回路のＭＯＳトランジスタに流れる電流を遮断するのに連動して、前記信号出力端子を接地電位に安定化する出力電圧安定化回路と、を備えたことを特徴とするＭＯＳトランジスタ回路が提供される。
【００１８】
また、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、１つ以上の信号入力端子、信号出力端子、電源側端子、及び、ＭＯＳトランジスタを含む主回路と、Ｐ型トランジスタと、Ｎ型トランジスタを備え、前記主回路に供給する電源電圧と同じ電源電圧を前記Ｐ型トランジスタのソースに印加し、かつ前記主回路の動作をオンオフ制御するためのイネーブル端子に前記Ｐ型トランジスタのゲート及び前記Ｎ型トランジスタのゲートを、前記主回路の信号出力端子の少なくとも１つに前記Ｐ型トランジスタのドレインを、前記主回路の接地側端子の少なくとも１つに前記Ｎ型トランジスタのドレインをそれぞれ接続し、かつ前記Ｎ型トランジスタのソースを接地し、かつ前記Ｎ型トランジスタのチャネルを前記主回路に含まれるＭＯＳトランジスタのチャネル長よりも長く形成したこと、を特徴とするＭＯＳトランジスタ回路が提供される。
【００１９】
また、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、１つ以上の信号入力端子、信号出力端子、電源側端子、及び、ＭＯＳトランジスタを含む主回路と、Ｐ型トランジスタと、Ｎ型トランジスタを備え、前記主回路に供給すべき電源電圧を前記Ｐ型トランジスタのソースに印加し、かつ前記Ｐ型トランジスタのドレインを前記主回路の電源側端子の少なくとも１つに接続し、かつ前記主回路の動作をオンオフ制御するためのイネーブル端子に前記Ｐ型トランジスタのゲート及び前記Ｎ型トランジスタのゲートを、前記主回路の信号出力端子の少なくとも１つに前記Ｎ型トランジスタのドレインをそれぞれ接続し、かつ前記主回路の接地側端子の少なくとも１つ及び前記Ｎ型トランジスタのソースを接地し、かつ前記Ｐ型トランジスタのチャネルを前記主回路に含まれるＭＯＳトランジスタのチャネル長よりも長く形成したこと、を特徴とするＭＯＳトランジスタ回路が提供される。
【００２０】
また、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、第１のＰ型トランジスタのソースに電源電圧を印加し、かつ前記第１のＰ型トランジスタのゲートと第１のＮ型トランジスタのゲート同士を接続した部位を信号入力端子とし、かつ前記第１のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレイン同士を接続した部位を信号出力端子とする１つ以上の論理回路と、ドレインを前記論理回路の任意の１つの前記第１のＮ型トランジスタのソースに接続し、かつソースを接地し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１のＮ型トランジスタのチャネル長よりも長く形成した第２のＮ型トランジスタと、ソースに前記電源電圧を印加し、かつドレインを前記信号出力端子に、ゲートを前記イネーブル端子にそれぞれ接続した第２のＰ型トランジスタと、を具備したことを特徴とするＭＯＳトランジスタ回路が提供される。
【００２１】
また、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、第１のＮ型トランジスタのソースを接地し、かつ第１のＰ型トランジスタのゲートと前記第１のＮ型トランジスタのゲート同士を接続した部位を信号入力端子とし、かつ前記第１のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレイン同士を接続した部位を信号出力端子とする１つ以上の論理回路と、ドレインを前記論理回路の任意の１つの前記第１のＰ型トランジスタのソースに接続し、かつソースに電源電圧を印加し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１のＰ型トランジスタのチャネル長よりも長く形成した第２のＰ型トランジスタと、
ソースを接地し、かつドレインを前記信号出力端子に、ゲートを前記イネーブル端子にそれぞれ接続した第２のＮ型トランジスタと、を具備したことを特徴とするＭＯＳトランジスタ回路が提供される。
【００２２】
また、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、第１と第２のＰ型トランジスタのソースに電源電圧を印加し、かつ前記第１のＰ型トランジスタのゲートと第１のＮ型トランジスタのゲート同士を接続した部位を第１の信号入力端子とし、かつ前記第２のＰ型トランジスタのゲートと第２のＮ型トランジスタのゲート同士を接続した部位を第２の信号入力端子とし、かつ前記第１と第２のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレイン同士を接続した部位を信号出力端子とし、かつ前記第１のＮ型トランジスタのソースと前記第２のＮ型トランジスタのドレインを接続した１つ以上の論理回路と、ドレインを前記論理回路の任意の１つの前記第２のＮ型トランジスタのソースに接続し、かつソースを接地し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１及び第２のＮ型トランジスタのチャネル長よりも長く形成した第３のＮ型トランジスタと、ソースに前記電源電圧を印加し、かつドレインを前記信号出力端子に、ゲートを前記イネーブル端子にそれぞれ接続した第３のＰ型トランジスタと、を具備したことを特徴とするＭＯＳトランジスタ回路が提供される。
【００２３】
また、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、第１のＰ型トランジスタのソースに電源電圧を印加し、かつ前記第１のＰ型トランジスタのゲートと第１のＮ型トランジスタのゲート同士を接続した部位を第２の信号入力端子とし、かつ前記第１のＰ型トランジスタのドレインと第２のＰ型トランジスタのソースを接続し、かつ前記第２のＰ型トランジスタのゲートと第２のＮ型トランジスタのゲート同士を接続した部位を第１の信号入力端子とし、かつ前記第１と第２のＮ型トランジスタのドレイン同士と前記第２のＰ型トランジスタのドレインを接続した部位を信号出力端子とし、かつ前記第１と第２のＮ型トランジスタのソース同士を接続した１つ以上の論理回路と、ドレインを前記論理回路の任意の１つの前記第１と第２のＮ型トランジスタのソースに接続し、かつソースを接地し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１及び第２のＮ型トランジスタのチャネル長よりも長く形成した第３のＮ型トランジスタと、ソースに前記電源電圧を印加し、かつドレインを前記信号出力端子に、ゲートを前記イネーブル端子にそれぞれ接続した第３のＰ型トランジスタと、を具備したことを特徴とするＭＯＳトランジスタ回路が提供される。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るトランジスタ回路の回路構成を示す回路図である。
【００２８】
本実施の形態に係るトランジスタ回路は、ＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor ）トランジスタを含むセル（ＣＥ１）（主回路）と、Ｐ型トランジスタＣと、リーク電流遮断の役割を持つＮ型トランジスタＤとを備える。
【００２９】
ここで、Ｐ型トランジスタＣ、Ｎ型トランジスタＤは、いずれもＭＯＳ−ＦＥＴである。
Ｐ型トランジスタＣのソースにはセル（ＣＥ１）の電源電圧（Vdd）を印加し、ドレインはセル（ＣＥ１）の出力端子（Output）と、ゲートはＮ型トランジスタＤのゲート及び後述するイネーブル端子（Enable）とそれぞれ接続している。
【００３０】
さらに、Ｎ型トランジスタＤのドレインはセル（ＣＥ１）の接地側端子と接続し、ソースは接地している。
なお、セル（ＣＥ１）は、ショートチャネル型のＭＯＳトランジスタを含んでいる回路とする。
【００３１】
このショートチャネル型のＭＯＳトランジスタは、信号の伝播速度は非常に速いが、その反面、待機状態ではない動作時点において図１０に示すリーク電流（IL）が生じる。このリーク電流（IL）は、そのままでは、待機状態でも生じるが、本実施の形態では、後述する動作原理により、これを阻止している。
【００３２】
上記のＮ型トランジスタＤのチャネル長は、上記セル（ＣＥ１）に含まれるショートチャネル型のＭＯＳトランジスタのチャネル長よりも十分に長くなるように形成している。
【００３３】
また、セル（ＣＥ１）は、複数のＭＯＳトランジスタの縦列接続（これは、一種の増幅器として機能する）が可能であり、その場合には、リーク電流遮断の役割を持つＮ型トランジスタＤのドレインは、対応する接地側端子を介して、そのいずれか１つと接続することができる。
【００３４】
以下、本実施の形態に係るトランジスタ回路の動作原理を説明する。
本実施の形態に係るトランジスタ回路を動作状態とする場合には、イネーブル端子（Enable）に電源電圧（Vdd）と等しいハイ電位を印加する。
【００３５】
動作状態、即ち、イネーブル端子（Enable）に電源電圧（Vdd）と等しいハイ電位が印加された時には、Ｐ型トランジスタＣはオフ状態、即ち、非導通状態となり、出力端子（Output）に対して何の影響も与えない。
【００３６】
また、Ｎ型トランジスタＤはオン状態、即ち、導通状態となるので、セル（ＣＥ１）の接地側端子が接地された状態となる。これにより、セル（ＣＥ１）は、例えば、後述の図２で示すＮＡＮＤ回路や、図１０に示す従来のインバータ回路と等価な回路となる。
【００３７】
この時、この回路の入力端子（Input）には、Vdd側に等しいハイ電位か、または、接地側の電位に等しいロー電位かいずれか一つの電位が信号として到来し、この信号に対して、セル（ＣＥ１）による所定の演算が実行されて、その結果が、出力端子（Output）に出力される。
【００３８】
本実施の形態に係るトランジスタ回路を待機状態とする時には、イネーブル端子（Enable）を接地側電位と等しいロー電位とする。
待機状態、即ち、イネーブル端子（Enable）が接地側と等しいロー電位となった時には、Ｐ型トランジスタＣはオン状態、即ち、導通状態となり、出力端子（Output）はVdd側と同じハイ電位となる。即ち、出力端子（Output）には、後段の回路要素（図示は省略）に必要なハイ電位の電源電圧（Vdd）が印加される。
【００３９】
この時、Ｎ型トランジスタＤはオフ状態、即ち、非導通状態となり、セル（ＣＥ１）は動作不可の状態になると共に、Ｎ型トランジスタＤのチャネル長はセル（ＣＥ１）に使用されているショートチャネル型のＭＯＳトランジスタのチャネル長よりも十分に長いので、図１０に示すようなリーク電流（IL）は遮断される。
【００４０】
なお、本実施の形態は、後段の回路要素が、電源を印加したままで待機するタイプであり、かつ、この待機状態において、入力端子（Input）がVdd側と同じハイ電位であることを要求するタイプの回路要素である場合に使用することができる。
【００４１】
また、図１に示す本実施の形態では、セル（ＣＥ１）の入力端子(Input）は、符号Input-1,Input-2で示される２端子となっているが、一般には、任意の個数の入力端子を備えることが可能である。
【００４２】
さらに、セル（ＣＥ１）の出力端子（Output）や、電源（Vdd）側端子、接地側端子についても、一般には、任意の個数を備えることが可能である（本実施の形態では、電源（Vdd）側端子も２端子としている）。
【００４３】
また、Ｐ型トランジスタＣはオプショナルであり、省略することも可能である。
図２は、本発明の第１の実施の形態に係るトランジスタ回路の一般的なセルの回路構成の１例を示す回路図である。
【００４４】
図２に示すセル回路は、ソースに電源（Vdd）を印加し、ドレインを出力端子（Output）に接続し、ゲートにそれぞれ入力端子（Input-1），（Input-2）を接続した並列接続のＰ型トランジスタＯ，Ｐと、ドレインを出力端子（Output）に接続し、ソースを後述するＮ型トランジスタＲのドレインと接続し、ゲートを入力端子（Input-1 ）に接続したＮ型トランジスタＱと、ドレインをＮ型トランジスタＱのソースと接続し、ソースを接地し、ゲートを入力端子（Input-2 ）に接続したＮ型トランジスタＲを含む。
【００４５】
図２に示すセル回路は、入力端子（Input-1 ），（Input-2 ）に入力される信号に対してＮＡＮＤ回路（ＮＡＮＤゲート）としての演算動作を実行し、その演算結果を、出力端子（Output）に出力する。
【００４６】
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係るトランジスタ回路の回路構成を示す回路図である。
【００４７】
本実施の形態に係るトランジスタ回路は、ＭＯＳ−ＦＥＴトランジスタを含むセル（ＣＥ２）（主回路）と、リーク電流遮断の役割を持つＮ型トランジスタＣ’と、Ｐ型トランジスタＤ’を備える。
【００４８】
ここで、Ｎ型トランジスタＣ’、Ｐ型トランジスタＤ’は、いずれもＭＯＳ−ＦＥＴである。
なお、Ｎ型トランジスタＣ’のドレインは出力端子（Output）と接続し、ソースを接地している。
【００４９】
また、Ｐ型トランジスタＤ’のソースは電源（Vdd）と、ドレインは、セル（ＣＥ２）の電源側端子にそれぞれ接続している。
さらに、Ｎ型トランジスタＣ’及びＰ型トランジスタＤ’の各々のゲートは反イネーブル端子（Enableバー）と接続している。
【００５０】
さらに、Ｐ型トランジスタＤ’のチャネル長は、セル（ＣＥ２）に含まれるショートチャネル型のＭＯＳトランジスタのチャネル長よりも十分に長くなるように形成している。
【００５１】
以下、本実施の形態に係るトランジスタ回路の動作原理を説明する。
本実施の形態に係るトランジスタ回路を待機状態とはせずに、動作状態とする場合には、反イネーブル端子（Enableバー）を接地側電位と等しいロー電位とする。
【００５２】
動作状態、即ち、反イネーブル端子（Enableバー）が接地側と等しいロー電位となった時には、Ｎ型トランジスタＣ’はオフ状態、即ち、非導通状態となり、出力端子（Output）に対して何の影響も与えない。
【００５３】
また、Ｐ型トランジスタＤ’はオン状態、即ち、導通状態となるので、セル（ＣＥ２）に電源電圧（Vdd）が供給される状態となり、これにより、セル（ＣＥ２）は、例えば、図２に示すＮＡＮＤ回路や、図１０に示すインバータ回路と等価な回路となる。
【００５４】
この時、この回路の入力端子（Input）には、Vdd側に等しいハイ電位か、または、設置側の電位に等しいロー電位かいずれか１つの電位が信号として到来し、この信号に対してセル（ＣＥ２）の所定の演算が実行され、その結果が出力端子（Output）に出力される。
【００５５】
本実施の形態に係るトランジスタ回路を待機状態とする時には、反イネーブル端子（Enableバー）をVdd側と等しいハイ電位とする。
待機状態、即ち、反イネーブル端子（Enableバー）がVdd側と同じハイ電位となった時には、Ｎ型トランジスタＣ’はオン状態、即ち、導通状態となり、出力端子（Output）は接地側と同電位となる。即ち、出力端子（Output）は、後段の回路要素（図示は省略）に必要なロー電位となる。
【００５６】
この時、Ｐ型トランジスタＤ’はオフ状態、即ち、非導通状態となり、セル（ＣＥ２）は動作不可の状態になると共に、Ｐ型トランジスタＤ’のチャネル長はＰ型トランジスタＡやＮ型トランジスタＢのチャネル長よりも十分に長いので、図１０に示すようなリーク電流（IL）は遮断される。
【００５７】
なお、本実施の形態は、後段の回路要素が電源を印加したままで待機するタイプであり、かつ、この待機状態において、入力端子が接地側と同じロー電位であることを要求するタイプの回路要素である場合に使用することができる。
【００５８】
また、本実施の形態では、セル（ＣＥ２）の入力端子(Input）は、１端子となっているが、一般には、任意の個数の入力端子を備えることが可能である。
さらに、セル（ＣＥ２）の出力端子（Output）や、電源（Vdd）側端子、接地側端子についても、一般には、任意の個数を備えることが可能である（本実施の形態では、電源（Vdd）側端子をＰ型トランジスタＤ’のドレインと接続された１端子のみとしている）。
【００５９】
また、Ｎ型トランジスタＣ’はオプショナルであり、省略することも可能である。
（第３の実施の形態）
図４は、本発明の第３の実施の形態に係るトランジスタ回路の回路構成を示す回路図である。
【００６０】
本実施の形態に係るトランジスタ回路は、インバータ部を構成するＰ型トランジスタＡと、Ｎ型トランジスタＢと、リーク電流遮断の役割を持つＮ型トランジスタＤを備える。
【００６１】
ここで、Ｐ型トランジスタＡ、Ｎ型トランジスタＢ、Ｎ型トランジスタＤは、いずれもＭＯＳ−ＦＥＴである。
なお、インバータ部の入力端子（Input）は、Ｐ型トランジスタＡとＮ型トランジスタＢのゲート同士を接続した部位であり、出力端子（Output）は、Ｐ型トランジスタＡとＮ型トランジスタＢのドレイン同士を接続した部位である。
【００６２】
また、インバータ部の電源電圧（Vdd）は、Ｐ型トランジスタＡのソースに供給している。
さらに、Ｎ型トランジスタＢのソースとＮ型トランジスタＤのドレインを接続しており、Ｎ型トランジスタＤのソースを接地している。
【００６３】
なお、Ｐ型トランジスタＡとＮ型トランジスタＢは、ショートチャネル型のトランジスタであり、信号の伝播速度は非常に速いが、その反面、待機状態ではない動作時点において図１０に示すリーク電流（IL）が生じる。このリーク電流（IL）は、そのままでは、待機状態でも生じるが、本実施の形態では、後述する動作原理により、これを阻止している。
【００６４】
Ｎ型トランジスタＤのチャネル長は、Ｐ型トランジスタＡ及びＮ型トランジスタＢのそれぞれのチャネル長よりも十分に長くなるように形成している。
また、インバータ部は、複数の縦列接続（これは、一種の増幅器として機能する）が可能であり、その場合には、リーク電流遮断の役割を持つＮ型トランジスタＤは、そのいずれか１つのインバータ部と接続することができる。
【００６５】
以下、本実施の形態に係るトランジスタ回路の動作原理を説明する。
本実施の形態に係るトランジスタ回路を待機状態とはせずに、動作状態とする場合には、イネーブル端子（Enable）に電源電圧（Vdd）と等しいハイ電位を印加する。
【００６６】
これにより、Ｎ型トランジスタＤはオン状態、即ち、導通状態となるので、Ｎ型トランジスタＢのソースが接地された状態となる。これにより、Ｐ型トランジスタＡとＮ型トランジスタＢを含むインバータ部は、図１０に示す従来のインバータ回路と等価な回路となる。
【００６７】
この回路の入力端子（Input）には、Vdd側に等しいハイ電位か、または、接地側の電位に等しいロー電位かいずれか１つの電位が信号として到来する。入力端子（Input）がハイ電位である時には、Ｎ型のトランジスタＢがオン状態で、かつＰ型のトランジスタＡがオフ状態となり、出力端子（Output）には、接地側の電位に等しいロー電位が出力される。逆に、入力端子（Input）がロー電位である時には、Ｐ型のトランジスタＡがオン状態、かつＮ型のトランジスタＢがオフ状態となり、出力端子（Output）には、電圧値（Vdd）に等しいハイ電位が出力される。
【００６８】
本実施の形態に係るトランジスタ回路を待機状態とする時には、イネーブル端子（Enable）を接地側電位と等しいロー電位とする。
これにより、Ｎ型トランジスタＤはオフ状態、即ち、非導通状態となり、インバータ部は動作不可の状態になると共に、Ｎ型トランジスタＤのチャネル長はＰ型トランジスタＡやＮ型トランジスタＢのチャネル長よりも十分に長いので、図１０に示すようなリーク電流（IL）は遮断される。
【００６９】
（第４の実施の形態）
図５は、本発明の第４の実施の形態に係るトランジスタ回路の回路構成を示す回路図である。
【００７０】
本実施の形態に係るトランジスタ回路は、第１の実施の形態に係るトランジスタ回路と比較して、Ｐ型トランジスタＣが追加されているだけであり、その他は、第１の実施の形態に係るトランジスタ回路と同じである。
【００７１】
ここで、Ｐ型トランジスタＣは、ＭＯＳ−ＦＥＴである。
なお、Ｐ型トランジスタＣのソースはインバータ部の電源電圧（Vdd）と、ドレインは出力端子（Output）にそれぞれ接続している。
【００７２】
さらに、Ｐ型トランジスタＣのゲートはイネーブル端子（Enable）と接続している。
また、Ｎ型トランジスタＤのチャネル長は、Ｐ型トランジスタＡ及びＮ型トランジスタＢのそれぞれのチャネル長よりも十分に長くなるように形成している。
【００７３】
以下、本実施の形態に係るトランジスタ回路の動作原理を説明する。
本実施の形態に係るトランジスタ回路の動作は、前述の第１の実施の形態に係るトランジスタ回路の動作に、Ｐ型トランジスタＣの動作を付加したものとなる。
【００７４】
動作状態、即ち、イネーブル端子（Enable）に電源電圧（Vdd）と等しいハイ電位が印加された時には、Ｐ型トランジスタＣはオフ状態、即ち、非導通状態となり、出力端子（Output）に対して何の影響も与えない。
【００７５】
待機状態、即ち、イネーブル端子（Enable）が接地側と同電位となった時には、Ｐ型トランジスタＣはオン状態、即ち、導通状態となり、出力端子（Output）はVdd側と同じハイ電位となる。即ち、出力端子（Output）には、後段の回路要素（図示は省略）に必要な電源電圧（Vdd）が印加される。
【００７６】
本実施の形態は、後段の回路要素が電源を印加したままで待機するタイプであり、かつ、この待機状態において、入力端子がVdd側と同じハイ電位であることを要求するタイプの回路要素である場合に使用することができる。
【００７７】
（第５の実施の形態）
図６は、本発明の第５の実施の形態に係るトランジスタ回路の回路構成を示す回路図である。
【００７８】
本実施の形態に係るトランジスタ回路は、インバータ部を構成するＰ型トランジスタＡと、Ｎ型トランジスタＢと、リーク電流遮断の役割を持つＰ型トランジスタＤ’を備える。
【００７９】
ここで、Ｐ型トランジスタＡ、Ｎ型トランジスタＢ、Ｐ型トランジスタＤ’は、ＭＯＳ−ＦＥＴである。
なお、インバータ部の入力端子（Input）は、Ｐ型トランジスタＡとＮ型トランジスタＢのゲート同士を接続した部位であり、出力端子（Output）は、Ｐ型トランジスタＡとＮ型トランジスタＢのドレイン同士を接続した部位である。
【００８０】
また、インバータ部の電源電圧（Vdd）はＰ型トランジスタＤ’のソースに、Ｐ型トランジスタＤ’のドレインはＰ型トランジスタＡのソースとそれぞれ接続している。
【００８１】
さらに、Ｎ型トランジスタＢのソースは接地している。
なお、Ｐ型トランジスタＡとＮ型トランジスタＢは、ショートチャネル型のトランジスタであり、信号の伝播速度は非常に速いが、その反面、待機状態ではない動作時点において図５に示すリーク電流（IL）が生じる。このリーク電流（IL）は、そのままでは、待機状態でも生じるが、本実施の形態では、後述する動作原理により、これを阻止している。
【００８２】
Ｐ型トランジスタＤ’のチャネル長は、Ｐ型トランジスタＡ及びＮ型トランジスタＢのそれぞれのチャネル長よりも十分に長くなるように形成している。
また、インバータ部は、複数の縦列接続（これは、一種の増幅器として機能する）が可能であり、その場合には、リーク電流遮断の役割を持つＰ型トランジスタＤ’は、そのいずれか１つのインバータ部とVdd側との間に介在させることができる。
【００８３】
以下、本実施の形態に係るトランジスタ回路の動作原理を説明する。
本実施の形態に係るトランジスタ回路を待機状態とはせずに、動作状態とする場合には、反イネーブル端子（Enableバー）を接地側電位と等しいロー電位とする。
【００８４】
これにより、Ｐ型トランジスタＤ’はオン状態、即ち、導通状態となるので、Ｐ型トランジスタＡのソースに電源電圧（Vdd）が印加される状態となる。これにより、Ｐ型トランジスタＡとＮ型トランジスタＢを含むインバータ部は、図１０に示すインバータ回路と等価な回路となる。
【００８５】
この回路の入力端子（Input）には、Vdd側に等しいハイ電位か、または、接地側の電位に等しいロー電位かいずれか１つの電位が信号として到来する。入力端子（Input）がハイ電位である時には、Ｎ型のトランジスタＢがオン状態で、かつＰ型のトランジスタＡがオフ状態となり、出力端子（Output）には、接地側の電位に等しいロー電位が出力される。逆に、入力端子（Input）がロー電位である時には、Ｐ型のトランジスタＡがオン状態、かつＮ型のトランジスタＢがオフ状態となり、出力端子（Output）には、電圧値（Vdd）に等しいハイ電位が出力される。
【００８６】
本実施の形態に係るトランジスタ回路を待機状態とする時には、反イネーブル端子（Enableバー）をVdd側と等しいハイ電位とする。
これにより、Ｐ型トランジスタＤ’はオフ状態、即ち、非導通状態となり、インバータ部は動作不可の状態になると共に、Ｐ型トランジスタＤ’のチャネル長はＰ型トランジスタＡやＮ型トランジスタＢのチャネル長よりも十分に長いので、図１０に示すようなリーク電流（IL）は遮断される。
【００８７】
（第６の実施の形態）
図７は、本発明の第６の実施の形態に係るトランジスタ回路の回路構成を示す回路図である。
【００８８】
本実施の形態に係るトランジスタ回路は、第３の実施の形態に係るトランジスタ回路と比較して、Ｎ型トランジスタＣ’が追加されているだけであり、その他は、第３の実施の形態に係るトランジスタ回路と同じである。
【００８９】
ここで、Ｎ型トランジスタＣ’は、ＭＯＳ−ＦＥＴである。
なお、Ｎ型トランジスタＣ’のドレインは出力端子（Output）と接続し、ソースは接地している。
【００９０】
さらに、Ｎ型トランジスタＣ’のゲート及びＰ型トランジスタＤ’の各々のゲートは反イネーブル端子（Enableバー）と接続している。
また、Ｐ型トランジスタＤ’のチャネル長は、Ｐ型トランジスタＡ及びＮ型トランジスタＢのそれぞれのチャネル長よりも十分に長くなるように形成している。
【００９１】
以下、本実施の形態に係るトランジスタ回路の動作原理を説明する。
本実施の形態に係るトランジスタ回路の動作は、前述の第３の実施の形態に係るトランジスタ回路の動作に、Ｎ型トランジスタＣ’の動作を付加したものとなる。
【００９２】
動作状態、即ち、反イネーブル端子（Enableバー）が接地側と等しいロー電位となった時には、Ｎ型トランジスタＣ’はオフ状態、即ち、非導通状態となり、出力端子（Output）に対して何の影響も与えない。
【００９３】
待機状態、即ち、反イネーブル端子（Enableバー）がVdd側と同じハイ電位となった時には、Ｎ型トランジスタＣ’はオン状態、即ち、導通状態となり、出力端子（Output）は接地側と同電位となる。即ち、出力端子（Output）は、後段の回路要素（図示は省略）に必要なロー電位となる。
【００９４】
本実施の形態は、後段の回路要素が電源を印加したままで待機するタイプであり、かつ、この待機状態において、入力端子が接地側と同じロー電位であることを要求するタイプの回路要素である場合に使用することができる。
【００９５】
（第７の実施の形態）
図８は、本発明の第７の実施の形態に係るトランジスタ回路の回路構成を示す回路図である。
【００９６】
本実施の形態に係るトランジスタ回路の回路構成は、図１に示す本発明の第１の実施の形態に係るトランジスタ回路のセル（ＣＥ１）が、具体的に図２に示すＮＡＮＤ回路と置き換わった構成を持つ。
【００９７】
また、Ｎ型トランジスタＤのチャネル長は、Ｐ型トランジスＯ，Ｐ及びＮ型トランジスタＱ，Ｒのそれぞれのチャネル長よりも十分に長くなるように形成している。
【００９８】
従って、その動作は、図１に示す本発明の第１の実施の形態に係るトランジスタ回路のセル（ＣＥ１）の動作を、図２に示すＮＡＮＤ回路に置き換えたものとなる。
【００９９】
（第８の実施の形態）
図９は、本発明の第８の実施の形態に係るトランジスタ回路の回路構成を示す回路図である。
【０１００】
本実施の形態に係るトランジスタ回路の回路構成は、図１に示す本発明の第１の実施の形態に係るトランジスタ回路のセル（ＣＥ１）が、ＮＯＲ回路と置き換わった構成を持つ。
【０１０１】
従って、その動作は、図１に示す本発明の第１の実施の形態に係るトランジスタ回路のセル（ＣＥ１）の動作を、Ｐ型トランジスタＨ，Ｉと、Ｎ型トランジスタＪ，Ｋを含むＮＯＲ回路に置き換えたものとなる。
【０１０２】
ここで、トランジスタＨ，Ｉ，Ｊ，Ｋは、ＭＯＳ−ＦＥＴである。
Ｐ型トランジスタＨのソースは電源（Ｖｄｄ）と、ドレインは後続するＰ型トランジスタＩのソースと、ゲートは入力端子（Input-2 ）とそれぞれ接続している。
【０１０３】
また、Ｐ型トランジスタＩのソースはＰ型トランジスタＨのドレインと、ドレインは出力端子（Output）と、ゲートは入力端子（Input-1 ）とそれぞれ接続している。
【０１０４】
Ｎ型トランジスタＪのドレインは出力端子（Output）と、ソースは後続するＮ型トランジスタＤのドレインと、ゲートは入力端子（Input-2 ）とそれぞれ接続している。
【０１０５】
また、Ｎ型トランジスタＫのドレインは出力端子（Output）と、ソースは後続するＮ型トランジスタＤのドレインと、ゲートは入力端子（Input-1 ）とそれぞれ接続している。
【０１０６】
さらに、Ｎ型トランジスタＤのチャネル長は、Ｐ型トランジスタＨ，Ｉ及びＮ型トランジスタＪ，Ｋのそれぞれのチャネル長よりも十分に長くなるように形成している。
【０１０７】
なお、上記の各実施の形態に係るトランジスタ回路では、セルを構成する回路として、インバータ回路，ＮＡＮＤ回路，ＮＯＲ回路を用いた例を説明したが、ＡＮＤ，ＯＲ，ＥＸＣＬＵＳＩＶＥ−ＯＲ，ＦＬＩＰ−ＦＬＯＰ等の回路素子や、ＲＯＭ，ＲＡＭ，ＰＬＡＴ等の回路素子を用いても、同様に、本発明を適用した回路を構成することができる。
【０１０８】
【発明の効果】
以上に説明したとおり、本発明では、１つ以上の信号入力端子、信号出力端子、電源側端子、及び、ＭＯＳトランジスタを含む主回路に対して、待機時にのみ、この主回路に流れる電流を遮断するようにリーク電流遮断回路が動作するので、待機時における主回路での無駄な電力消費を低減することができる。
また、本発明では、例えば、電源電圧を印加した状態で待機するタイプのＭＯＳトランジスタを使用したセルなどを含むＭＯＳトランジスタ回路において、上記セルに使用されているＭＯＳトランジスタよりもチャネル長の長いリーク電流遮断用のＭＯＳトランジスタを、上記セルと（電源電圧と接地間で）直列接続となるように追加的に設置し、該トランジスタ回路を動作させる時にのみ上記リーク電流遮断用のＭＯＳトランジスタを導通させ、該トランジスタ回路を待機させる時には、非導通となるように構成したので、（電源電圧と接地間の）上記セルのリーク電流による無駄な電力消費を低減することができる。
【０１０９】
また、該トランジスタ回路を動作させる時には影響せず、該トランジスタ回路を待機させる時にのみ、信号出力端子の電位を（中間電位ではない）ハイまたはロー電位とすることができるＭＯＳトランジスタを設置したので、後段の待機型回路のトランジスタ貫通電流による無駄な電力消費も低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るトランジスタ回路の回路構成を示す回路図である。
【図２】本発明の第１の実施の形態に係るトランジスタ回路の一般的なセルの回路構成の１例を示す回路図である。
【図３】本発明の第２の実施の形態に係るトランジスタ回路の回路構成を示す回路図である。
【図４】本発明の第３の実施の形態に係るトランジスタ回路の回路構成を示す回路図である。
【図５】本発明の第４の実施の形態に係るトランジスタ回路の回路構成を示す回路図である。
【図６】本発明の第５の実施の形態に係るトランジスタ回路の回路構成を示す回路図である。
【図７】本発明の第６の実施の形態に係るトランジスタ回路の回路構成を示す回路図である。
【図８】本発明の第７の実施の形態に係るトランジスタ回路の回路構成を示す回路図である。
【図９】本発明の第８の実施の形態に係るトランジスタ回路の回路構成を示す回路図である。
【図１０】従来のトランジスタ回路の１例である標準的なインバータ回路を示す回路図である。
【符号の説明】
Ａ，Ｃ，Ｄ’，Ｏ，Ｐ，Ｈ，Ｉ……Ｐ型トランジスタ、Ｂ，Ｄ，Ｃ’，Ｑ，Ｒ，Ｊ，Ｋ……Ｎ型トランジスタ、ＣＥ１，ＣＥ２……セル、IL……リーク電流、Vdd……電源電圧、Input，Input-1 ，Input-2 ……入力端子、Output……出力端子、Enable……イネーブル端子、Enableバー……反イネーブル端子
【図１】
0004366858.tif 000002
【図２】
0004366858.tif 000003
【図３】
0004366858.tif 000004
【図４】
0004366858.tif 000005
【図５】
0004366858.tif 000006
【図６】
0004366858.tif 000007
【図７】
0004366858.tif 000008
【図８】
0004366858.tif 000009
【図９】
0004366858.tif 000010
【図１０】
0004366858.tif 000011