(57)【特許請求の範囲】
【請求項１】
外部から順次転送される表示信号を外部クロック信号に基づいてサンプリングして、マトリクス状に配置された各画素に供給し、各画素に表示させる表示装置であり、
前記表示信号をサンプリングするためのサンプリング信号を、前記外部クロック信号に基づいて作成するサンプリング信号作成回路と、
該サンプリング信号作成回路と、前記外部クロック信号の供給端子との間に配置されて前記外部クロック信号を遅延させる機能を備えた１以上のクロック遅延用回路と、を備え、
前記１以上のクロック遅延用回路の少なくとも１つが、前記サンプリング信号作成回路に前記外部クロック信号を供給するための信号伝達配線から絶縁され、
前記クロック遅延用回路は、ｎ型薄膜トランジスタとｐ型薄膜トランジスタとを相補的接続することで構成されるインバータ回路であり、
前記信号伝達配線から絶縁されている前記クロック遅延用回路の形成領域では、１つのインバータ回路を構成しうる前記ｎ型及び前記ｐ型薄膜トランジスタの互いに離間配置された能動層の間隙に、該回路との絶縁を維持しつつ、前記信号伝達配線が配置され、
前記信号伝達配線から絶縁されている前記インバータ回路を構成する前記ｎ型及び前記ｐ型薄膜トランジスタのソース及びドレインに対応して接続されるソース電極及びドレイン電極と、前記信号伝達配線とは、いずれも同一の絶縁膜の上に、同一の導電材料を用いて形成されていることを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
１つのインバータ回路を構成する前記ｎ型及び前記ｐ型薄膜トランジスタの能動層は、互いに前記信号伝達配線の線幅より大きく離間されていることを特徴とする表示装置。
【請求項３】
請求項１又は請求項２に記載の表示装置において、
前記信号伝達経路に電気的に接続されていない前記１以上のクロック遅延用回路のための前記ｎ型及びｐ型薄膜トランジスタは、それぞれ低圧側電源ライン、高圧側電源ラインに接続されていることを特徴とする表示装置。
【請求項４】
請求項１〜請求項３のいずれか一項に記載の表示装置において、
前記信号伝送配線には、複数の前記インバータ回路が接続され、
該複数のインバータ回路は、前記信号伝送配線の経路に対し、互いに電気的に並列接続され、又は、直列接続されていることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は映像表示装置の駆動回路におけるクロック信号に基づいた映像信号のサンプリングのためのタイミングの制御に関する。
【０００２】
【従来の技術】
近年、映像表示装置は、携帯可能な表示装置、例えば携帯用テレビ、携帯電話等のモニターとして特に市場ニーズが強く、またこれらの用途では、表示装置はそれに応じて小型化、軽量化、省消費電力化の要求が特に強いので要求を満たすために研究開発も盛んである。
【０００３】
図８に従来の液晶表示装置の等価回路図を示し、図９にその液晶表示装置の駆動時のタイミングチャートを示す。
【０００４】
図８に示すように、液晶表示パネルＰは絶縁性基板１０上に、ゲート信号を供給するゲートドライバ５０に接続された複数のゲート信号線５１と、ドレイン信号を供給するドレインドライバ６０から出力されるサンプリングパルスのタイミングに応じてサンプリングトランジスタＳＰｔ１，ＳＰｔ２，・・・，ＳＰｔｎがオンし、それに応じてデータ信号線（映像信号線）６２のデータ信号（映像信号）Ｓｉｇが供給される複数のドレイン信号線６１が配置されており、それらの両信号線５１，６１の交差部近傍には、それらの両信号線５１，６１に接続されたＴＦＴ７０と、そのＴＦＴ７０に接続された表示電極８０が配置されている。
【０００５】
また、絶縁性基板１０とは別基板の外付け回路基板には、パネル駆動用ＬＳＩが設けられている。この外部に設けたパネル駆動用ＬＳＩから、外部クロック入力部Ｔ１，Ｔ２を介してクロック信号ＣＫＨ１及びＣＫＨ２が供給される。このクロック信号ＣＫＨ１とＣＫＨ２とは互いに位相が逆のクロック信号であり、サンプリングトランジスタＳＰｔ１、ＳＰｔ２、ＳＰｔ３・・・が、映像信号をラッチするタイミングを決めるタイミング信号を生成するための基準信号である。
【０００６】
また、パネル駆動用ＬＳＩからは、垂直ドライバのスタート信号ＳＴＶ、水平ドライバのスタート信号ＳＴＨが、それぞれゲートドライバ５０及びドレインドライバ６０に入力され、またデータ信号Ｓｉｇがデータ信号線６２に入力される。
【０００７】
まず、外部から入力されたクロック信号、即ち外部クロック信号ＣＫＨ１，ＣＫＨ２は、それぞれレベルシフタ（Ｌ／Ｓ）に入力されて例えば０〜３Ｖが０〜８Ｖに昇圧される。そして、その出力信号は整形用インバータ回路１０２に入力され、バッファ回路１０１を介してドレインドライバ６０を構成する各シフトレジスタにクロック信号として入力される。
【０００８】
各シフトレジスタはインバータ回路及びクロックドインバータ回路から成り水平方向のスタート信号ＳＴＨに基づいて順次次段にクロック信号が転送され、各シフトレジスタによってサンプリングパルスが発生される。
【０００９】
このサンプリングパルスに基づいて、外部から入力される映像信号をサンプリングＴＦＴによってサンプリングし、それぞれのドレイン信号線６１に出力される。即ち、スタート信号ＳＴＨに基づくサンプリング信号に応じてサンプリングＴＦＴＳＰｔがオンし映像信号線６２の映像信号がドレイン信号線６１に供給される。
【００１０】
また、ゲート信号がゲート信号線５１からゲート電極１３に入力され、ＴＦＴ７０がオンする。それによってＴＦＴ７０を介してドレイン信号が表示電極８０に印加される。それと同時に、表示電極８０に印加された電圧を１フィールド期間保持するために補助容量８５にもドレイン信号がＴＦＴ７０を介して印加される。この補助容量８５の一方の電極はＴＦＴ７０のソース１１ｓに接続されており、他方の電極は各表示画素Ｐ１１，Ｐ１２，Ｐ１３・・・、Ｐ２１，Ｐ２２，Ｐ２３・・・において共通の電位が印加されている。
【００１１】
ＴＦＴ７０のゲート１３が開いてドレイン信号が液晶２１に印加されると、１フィールド期間保持されなければならないが、液晶２１のみではその信号の電圧は時間経過とともに次第に低下してしまう。そうすると、フリッカや表示むらとして現れてしまい良好な表示が得られなくなる。そこでその電圧を１フィールド期間保持するために補助容量８５を設けている。
【００１２】
表示電極８０に印加された電圧が液晶２１に印加されることにより、その電圧に応じて液晶２１が配向して表示を得ることができる。
【００１３】
【発明が解決しようとする課題】
ところが、従来の液晶表示装置では、製造工程条件等のばらつきに伴い各回路、例えばインバータ回路１０１，１０２の特性の変動が生じることがある。そのため、クロック信号に基づく映像信号をサンプリングするタイミングが早くなったり遅延したりという変動が生じることになる。
【００１４】
従って、映像信号線６２からドレイン信号線６１に供給されるドレイン信号の電位が、映像信号Ｓｉｇの電位にまで十分に充電される前に、サンプリングＴＦＴＳＰｔによってサンプリングされて確定してしまい、この場合、表示電極８０には、不十分な電圧が印加され、表示品質の低い表示装置になってしまうという問題があった。
【００１５】
図９に図８中のＡ，Ｂ，Ｃの各点におけるタイミングチャートを示す。
【００１６】
外部クロック信号ＣＫＨ１，ＣＫＨ２に基づいて、上述のようにドレインドライバ６０内で水平スタート信号ＳＴＨがシフトされ、サンプリングタイミング信号ＳＴＨ、ＳＴＨ２・・・が生成されてドレインドライバ６０の各段から出力される（Ａ点）。このタイミング信号は異なるインバータを介して極性が異なる同位相のタイミング信号となり、サンプリングＴＦＴＳＰｔに印加される（Ｂ，Ｃ点）。しかし、例えばインバータ回路１０１等の特性変動により、サンプリングＴＦＴＳＰｔをオンさせるタイミング信号（Ｂ，Ｃ）が図９のようなタイミングで出力されると、映像信号Ｓ１１の電位が映像信号線６２においてまだ確定しないタイミングでサンプリングしてしまう。従って、このような場合には表示品質が低下してしまう。
【００１７】
このようなサンプリング信号と、映像信号とのタイミングのずれを解消するには、クロック信号ＣＫＨ１，ＣＫＨ２の位相を調整することが考えられる。具体的には、位相の調整とは、クロック信号ＣＫＨ１，ＣＫＨ２の遅延時間を変更することで、これはクロック入力部のインバータ回路の数を変更することが考えられる。しかし、インバータ回路を各回路形成後に変更することはできないので、新たな別のパターンマスク、即ちインバータ回路を構成するＴＦＴの能動層の島化工程のパターンマスクから、ＴＦＴのソース及びドレイン電極並びに配線を形成するためのパターンマスクまでの全てのパターンマスクを作製しなければならない。そうすると、その新規にパターンマスクを作製するにあたり、コストが非常にかかるという欠点が生じていた。
【００１８】
本発明は、上記の従来の欠点に鑑みてなされたものであり、コストを増大させることなく容易にサンプリングトランジスタが映像信号をサンプリングするタイミングを適正なタイミングとすることができ、それにより良好な表示を得ることができる映像表示装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明は、外部から順次転送される表示信号を外部クロック信号に基づいてサンプリングして、マトリクス状に配置された各画素に供給し、各画素に表示させる表示装置であり、前記表示信号をサンプリングするためのサンプリング信号を、前記外部クロック信号に基づいて作成するサンプリング信号作成回路と、該サンプリング信号作成回路と、前記外部クロック信号の供給端子との間に配置されて前記外部クロック信号を遅延させる機能を備えた１以上のクロック遅延用回路と、を備え、前記１以上のクロック遅延用回路の少なくとも１つが、前記サンプリング信号作成回路に前記外部クロック信号を供給するための信号伝達配線から絶縁され、前記クロック遅延用回路は、ｎ型薄膜トランジスタとｐ型薄膜トランジスタとを相補的接続することで構成されるインバータ回路であり、前記信号伝達配線から絶縁されている前記クロック遅延用回路の形成領域では、１つのインバータ回路を構成しうる前記ｎ型及び前記ｐ型薄膜トランジスタの互いに離間配置された能動層の間隙に、該回路との絶縁を維持しつつ、前記信号伝達配線が配置され、前記信号伝達配線から絶縁されている前記インバータ回路を構成する前記ｎ型及び前記ｐ型薄膜トランジスタのソース及びドレインに対応して接続されるソース電極及びドレイン電極と、前記信号伝達配線とは、いずれも同一の絶縁膜の上に、同一の導電材料を用いて形成されている。
【００２０】
また、本発明では、１つのインバータ回路を構成する前記ｎ型及び前記ｐ型薄膜トランジスタの能動層は、互いに前記信号伝達配線の線幅より大きく離間されている。
【００２１】
本発明の他の態様では、上記表示装置において、前記信号伝達経路に電気的に接続されていない前記１以上のクロック遅延用回路のための前記ｎ型及びｐ型薄膜トランジスタは、それぞれ低圧側電源ライン、高圧側電源ラインに接続されている。
また、本発明の他の態様では、上記表示装置において、前記信号伝送配線には、複数の前記インバータ回路が接続され、該複数のインバータ回路は、前記信号伝送配線の経路に対し、互いに電気的に並列接続され、又は、直列接続されている。
【００２２】
このような表示装置によれば、コストを増大させることなく容易にサンプリングトランジスタによる映像信号のサンプリングを適正なタイミングで実行することができ、それにより良好な表示を得ることができる。
【００２８】
上記のように信号経路に接続されないトランジスタについては、電源ラインに接続することにより、電気的にフローティングな状態になることがなく、非接続の遅延回路が存在していても他の回路素子に与える影響を非常に小さくすることが可能となる。
【００３１】
【発明の実施の形態】
本発明の好適な実施の形態（以下実施形態）に係る映像表示装置について以下に図面を用いて説明する。
【００３２】
図１に本発明の映像表示装置を液晶表示装置に応用した場合の等価回路図を示し、図２にその液晶表示装置の各点における駆動時のタイミングチャートを示す。
【００３３】
図１に示すように、液晶表示パネルＰは、液晶表示パネルＰとは別体の外付けのパネル駆動用ＬＳＩ及び各信号端子から供給される各信号に基づいて駆動される。
【００３４】
液晶表示パネルＰは、ゲート信号を供給するゲートドライバ５０に接続された複数のゲート信号線５１が行方向（水平方向）に配置されており、ドレイン信号を供給するドレインドライバ６０に接続された複数のドレイン信号線６１が列方向（垂直方向）に配置されている。両信号線５１，６１の交差部近傍には表示領域におけるスイッチング素子であるＴＦＴ７０が配置されている。また、液晶表示パネルＰには、複数の表示画素Ｐ１１，Ｐ１２，Ｐ１３・・・がマトリクス状に配置されている。これらの表示画素は、ゲート信号線５１とドレイン信号線６１によって区画された領域にそれぞれ構成されている。このＴＦＴ７０に接続された表示電極８０に印加された電圧によって液晶２１の立ち上がり及び立ち下がりが制御される。
【００３５】
液晶表示パネルＰには、外付けのパネル駆動用ＬＳＩから供給される各ドライバ５０，６０をスキャンさせるための外部クロック信号、データ信号、対向電極電圧、各ドライバを駆動する電圧、及び信号保持回路を駆動する電圧を印加する端子Ｔ１〜Ｔ９が備えられている。
【００３６】
このように、外付けのパネル駆動用ＬＳＩは、上述のドライバ５０，６０を動作させるための外部クロック信号ＣＫＶ１，ＣＫＶ２，ＣＫＨ１，ＣＫＨ２、タイミング信号（ＳＴＶ，ＳＴＨ）、表示データ信号（Ｓｉｇ）を作成する。また、各信号端子Ｔ１〜Ｔ９からは、外部クロック信号、対向電極電圧Ｖcom、ドライバ電源などを液晶表示パネルＰに供給する。
【００３７】
各シフトレジスタはドレインドライバ６０を構成しており、インバータ回路及びクロックドインバータ回路からなり、水平方向のスタート信号ＳＴＨを、クロック信号ＣＫＨ１，ＣＫＨ２に基づいて順次次段に転送し、各シフトレジスタからサンプリングパルスを出力する。なお、クロックドインバータの構成は、インバータ回路とトランスファーゲートに置き換え可能である。
【００３８】
図１において特徴的なことは、外部クロック信号入力部Ｔ１，Ｔ２とシフトレジスタ（サンプリング信号作成回路）６０との間に、サンプリングのタイミングを調整する遅延時間調整回路（遅延回路）１００である複数のインバータ回路１１１が設けられている点である。
【００３９】
ここで、本発明の映像表示装置の駆動方法について図２を参照して説明する。
【００４０】
１周期がｔの外部クロック信号ＣＫＨ１，ＣＫＨ２に基づいて、シフトレジスタは、スタート信号ＳＴＨを転送し、また、対応するサンプリングＴＦＴＳＰｔ１，ＳＰｔ２、ＳＰｔ３・・・に対して、選択レベルが”ｔ”期間であるサンプリング信号を出力する（図中Ａ参照）。サンプリングＴＦＴＳＰｔは、このサンプリング信号に応じたタイミングで映像信号をサンプリングする。
【００４１】
点Ｂ，Ｃ、即ちサンプリングＴＦＴの映像信号のサンプリングタイミングは、映像信号Ｓ１１が映像信号線６２に十分に充電されて、この映像信号線６２の電位が映像信号Ｓ１１本来の電位に等しくなったタイミングで行われている。
【００４２】
これは、図９で示したように、サンプリングＴＦＴが映像信号をサンプリングするタイミングが、その映像信号Ｓ１１によって映像信号線６２が十分に充電されていないタイミングの場合に比べ、必要な遅延時間を得るために必要なインバータ回路を選択することにより、サンプリングのタイミングを遅らせたためである。従って、十分に電位が充電した状態でサンプリングすることができ、良好な表示を得ることができる。
【００４３】
図３は、互いに電気的に独立したインバータ回路１１１を選択して、それらを接続する例を示す。
【００４４】
図３（ａ）は、互いに電気的に独立な２つのインバータ回路を形成した場合を示す。ただし、この図３（ａ）は、タイミング調整用としてのインバータ回路１１１を１つも選択していない状態である。また、図３（ｂ）は図３（ａ）に示す２つのインバータ回路を外部クロック入力部Ｔ１，Ｔ２とシフトレジスタ６０との間に接続した場合の等価回路である。この接続されたインバータ回路は、映像表示装置の表示領域及びその周辺領域の駆動回路を構成するスイッチングＴＦＴと同時に形成する。また、それらのスイッチングＴＦＴのソース及びドレイン電極並びに配線を形成する工程に用いるマスクパターンのみ、インバータ回路を接続するパターンを採用し、そのパターンに基づいて電極及び配線形成と同時にインバータ接続線を形成し所望のインバータ回路を接続するのである。
【００４５】
図３（ｃ）の例は、電気的に独立したインバータ回路を形成した場合、即ち、遅延時間調整用のインバータ回路を１つも選択して接続していない場合である。
【００４６】
図３（ｄ）及び図３（ｅ）では、図３（ｃ）の場合と同じインバータ回路が形成されているが、配線及び電極間のパターンマスクとして、１つまたは２つのインバータ回路を接続するマスクを用いることで、図示するような信号経路内で複数のインバータ回路をパラレル接続している。
【００４７】
このように、２つまたは３つのインバータ回路をパラレルに接続すれば、１つのインバータ回路の場合と比べて、回路的にみた場合のトランジスタのサイズ（即ち回路の負荷）を変更することができる。なお、例えば、チャネル長を６μｍに一定にし、ｎチャネルのチャネル幅を５０μｍ、ｐチャネルのチャネル幅を７５μｍにすると、映像信号のサンプリングタイミングを１０ナノ秒（ｎＳｅｃ）遅延させることができる。
【００４８】
図４及び図５は本発明及び従来の映像表示のインバータ回路の配置パターンを示し、図６（ａ）は図４（ａ）のＡ−Ａ線に沿った断面図を示し、図６（ｂ）は図４（ｂ）のＢ−Ｂ線に沿った断面図を示す。なお、図４（ａ）〜４（ｃ）にはインバータ回路を４つ分のパターンを基板上に作製した場合を示している。
【００４９】
図４（ａ）には、いずれのインバータ回路１１１も斜線を付した例えばアルミニウムからなる接続線パターン、特にレベルシフタ（Ｌ／Ｓ）からバッファ回路につながる接続線（信号伝達配線）Ｌ１によって接続されていない場合を示している。図４（ｂ）は、４つのインバータ回路が全て接続線パターンによって接続されている場合を示し、図４（ｃ）は、４つのインバータ回路のうち、図中の左２つのインバータ回路を接続線パターンによって接続した場合を示している。また、各図において、Ｌ／Ｓに接続された整形用のインバータ回路からの出力信号が配線Ｌ１に入力され、接続された各インバータ回路を介してバッファ回路１０１に出力される。各図の上下には電源ラインが延び、インバータ回路の電源電圧ＶDDとＶSSが印加されている。
【００５０】
映像表示装置を作製した場合、ある製造ロットにおいて映像信号のサンプリングのタイミングが早すぎ、まだ十分に映像信号によって映像信号線が充電されていないタイミングでサンプリングしてしまう等、正常なサンプリングができない場合には、次の製造ロットにおいてはインバータ回路を選択して接続線パターンで接続する。そうしてサンプリングのタイミングを遅延させる。即ち、図４（ａ）のように、インバータ用のＴＦＴが基板上に形成してあるものの、いずれのインバータ回路も信号経路から切り離されたままで選択されていないパターンの採用された製造ロットにおいて製造されたディスプレイにおいて、サンプリングのタイミングが早すぎたとする。この場合には、次の製造ロットにおいては、ディスプレイ製造時に、非選択用の接続線パターン（図４（ａ）の斜線ハッチング領域）に代えて、４つのインバータ回路選択用の接続線パターン（図４（ｂ）の斜線ハッチング領域）を採用し、信号経路内に４つのインバータ回路を配置する。あるいは、図４（ｃ）の斜線ハッチング領域に示すように２つのインバータ回路選択用の接続線パターンを採用して２つのインバータ回路を配置する。このように信号経路内にインバータ回路を接続することにより信号（ここではクロック信号ＣＫＨ１，ＣＫＨ２）の遅延時間を調整する。ここで、選択するインバータ回路の数は、サンプリングのタイミングが映像信号によって、映像信号線が十分に充電されたタイミングとなるような数にすれば良い。なお、基板上に作製する互いに電気的に独立のインバータ回路の数は各製造ロットにおけるサンプリングのタイミングの遅れまたは早まりをカバーできる数であれば良い。
【００５１】
また、図４（ａ）〜４（ｃ）において点線で示す各能動層と、斜線ハッチングしたアルミニウムからなる各電極及び接続線との、コンタクト位置は図中「Ｘ」で示され、全図とも接続関係は異なるが「Ｘ」の位置は、図４（ａ）〜４（ｃ）で全て同じである。また、ＴＦＴの例えばクロム（Ｃｒ）からなるゲート電極と上記接続線とのコンタクト位置は図中「○」印で示され、このコンタクトも、上記「Ｘ」で示すコンタクト同様、図４（ａ）〜４（ｃ）の各図で接続関係は異なるが、全図とも同じ位置に形成されている。さらに、信号経路に接続されるインバータ回路も接続されないインバータ回路のいずれも、能動層と接続配線とのコンタクト、及びゲートとなる配線と接続配線とのコンタクトが形成されている。
【００５２】
そのため、表示画素領域内及びその周辺領域の駆動回路を構成するＴＦＴのドレイン信号線の形成工程と同時に、ここではインバータ構造の遅延回路を必要数だけ接続することができる。即ち、遅延回路の数を変えるにあたり、新たにインバータ回路を構成するＴＦＴを作り込む方法を採用すると、コンタクト部形成工程までマスクパターン変更して製造しなければならない。しかし、本発明では、表示領域内及びその周辺領域の駆動回路を構成するスイッチング素子であるＴＦＴの電極及び配線の形成工程において、使用するマスクパターンとして、インバータ回路を信号経路に接続する接続線パターンを備えたものを用いるだけで良く、工程を増大させることなく、また工程順の変更もなく、単に配線パターンの変更をするだけで遅延時間の調整が可能となる。
【００５３】
ここで図４（ａ）〜４（ｃ）において、それぞれ「Ｘ」、「○」で示したコンタクト位置に加え、本実施形態では、Ｃｒなどからなるゲート電極１３（各図の白抜きの配線）についても、図４（ａ）〜４（ｃ）の各図において、全て同位置に形成されている。また、インバータ回路の信号伝達配線（Ｌ１）への接続の有無に関わらず、このインバータ回路を構成するＴＦＴの位置、具体的にはＴＦＴの島状能動層の位置は全て同じである。このように能動層、コンタクト位置をインバータ回路の信号経路への接続の有無に関わらず同位置に配置するため、本実施形態では、１つのインバータ回路１１１を構成するｎｃｈ型ＴＦＴとｐｃｈ型ＴＦＴの各能動層の間が、インバータ回路の信号伝達配線Ｌ１がこの間に配置可能なだけ離間されている。そして、信号伝達配線に接続されないインバータ回路については、図４（ａ）に示されているように、信号伝達配線Ｌ１が各インバータ回路１１１のｎｃｈ型ＴＦＴとｐｃｈ型ＴＦＴの能動層の間を通り抜けるようにレイアウトされている。
【００５４】
インバータ回路を遅延回路として複数用いる場合、通常、必要な数のインバータ回路を最初から形成し、複数のインバータ回路は直列に接続される。そして、図５（ａ）に示すように、１つのインバータ回路を構成するｎｃｈ型ＴＦＴと、ｐｃｈ型ＴＦＴとは互いにできる限り隙間なく配置される。このため、必要なインバータ回路の接続数が変更になった場合は、接続数に応じたインバータ回路形成用マスクを各製造工程で使用するのである。
【００５５】
これに対し、本実施形態では、上述のように、基板上に形成されるインバータ回路はこれがクロックの信号伝達配線に接続されるかどうかに関わらず、同じ位置に形成され、各配線や電極とのコンタクト位置も同一である。従って、配線（例えば、表示装置のデータ信号ライン、ＶＤＤ及びＶＳＳライン、信号伝達配線Ｌ１）形成用工程においてのみ、インバータ回路の接続数に応じた配線パターンの描画されたマスクに変更することで、インバータ回路の接続数を変更できる。
【００５６】
図５（ｂ）及び５（ｃ）は、遅延回路として機能するインバータ回路の上記図４（ａ）〜４（ｃ）と異なるレイアウトを示している。なお、図５（ｂ）では、全てのインバータ回路が信号伝達配線Ｌ１と絶縁され、図５（ｃ）では全てのインバータ回路が配線Ｌ１に接続されている。上記図４（ａ）〜４（ｃ）と相違する点は各ＴＦＴの配列方向であり、図４（ａ）〜４（ｃ）では、各ＴＦＴのチャネル長方向がＶDD及びＶSSラインの延在方向に沿っているが、図５（ｂ）及び図５（ｃ）のレイアウトでは、ＴＦＴのチャネル長方向が、ＶＤＤ及びＶＳＳラインの延在方向と直交する方向である点である。しかし、各ＴＦＴがインバータ回路の電源となるＶDD及びＶSSラインの間に形成され、かつ、１つのインバータ回路を構成するｎｃｈ型ＴＦＴとｐｃｈ型ＴＦＴの能動層が、信号伝達配線Ｌ１に接続されたかどうかに関わらず、離間配置されている点は共通する。また、同様に、このような配置により、信号伝達配線Ｌ１に接続されるかどうかにかかわらず、ＴＦＴの形成位置及び各電極又は配線とのコンタクト位置は同じである。なお、図４（ａ）〜４（ｃ）、５（ｂ）及び５（ｃ）のいずれの配線パターンマスクについても、表示領域及びその周辺領域の駆動回路を構成するＴＦＴの電極及び配線パターンが同一マスク内に描画されている。
【００５７】
次に、図６に基づいて、上述のようなインバータ回路の製造方法について説明する。まず、無アルカリガラス基板、石英基板等の絶縁性基板１０上に、プラズマＣＶＤ法を用いて非晶質シリコン膜（以下、「ａ−Ｓｉ膜」と称する）を堆積し、その表面側からＸｅＣｌエキシマレーザビームを走査しながら照射して、ａ−Ｓｉ膜を溶融再結晶化させて多結晶シリコン膜（以下、「ｐ−Ｓｉ膜」と称する）１１にする。それをフォトマスクパターンを用いるホトリソ技術により島化し、それが薄膜トランジスタの能動層となる。
【００５８】
ｐ−Ｓｉ膜１１を覆う基板１０全面には、ゲート絶縁膜１２として、ＣＶＤ法によってＳｉＮ膜及びＳｉＯ2膜を順に積層する。このゲート絶縁膜１２の上に、ゲート電極のパターンを有するフォトマスクパターンを用い、ホトリソ技術によって、Ｃｒ、Ｗ等の高融点金属からなるゲート電極１３を形成する。このゲート電極１３をマスクとして、能動層のソース１１ｓまたはドレイン１１ｄになる領域にイオンドーピングをする。ｎチャネル型ＴＦＴとする場合にはリン（Ｐ）を導入し、ｐチャネル型ＴＦＴとする場合にはボロン（ｂ）を導入する。
【００５９】
その後、ＳｉＯ2膜、ＳｉＮ膜及びＳｉＯ2膜を順に積層した層間絶縁膜１４を形成する。この層間絶縁膜１４の、ソース１１ｓ及びドレイン１１ｄに対応した領域にコンタクトホール１５を形成する。その際も、コンタクトホールを形成するためのパターンを有するホトマスクパターンを用いてホトリソ技術によりコンタクトホール１５を形成する。そしてそのコンタクトホールを含む層間絶縁膜１４上にアルミニウム（Ａｌ）をスパッタ法を用いて堆積する。そして、ソース１６及びドレイン電極１７並びに配線１８のパターンを有するホトマスクパターンを用いてホトリソ技術によりこのＡｌをパターニングしてソース電極１６及びドレイン電極１７及び配線１８を形成する。最後に、ソース及びドレイン電極１６，１７並びに配線１８上に、絶縁膜を形成して表面を絶縁する。なお、図６におけるソース・ドレイン電極１６，１７は、ここでは図４（ａ）〜４（ｃ）に示すように、採用されるインバータ回路の接続パターンに応じて、ＶDDラインまたはＶSSラインのいずれかが兼用している。なお、もちろんこの電極及び配線形成と同時に、所望とする数のインバータ回路を接続する接続線配線も形成される。
【００６０】
以上のようにしてインバータ回路が完成する。なお、このようなインバータ回路を含む周辺駆動回路を形成するのと同時に、映像表示装置の表示領域に配置されるＴＦＴ７０（画素スイッチ用）も形成される（図１参照）。
【００６１】
本発明の構成によれば、遅延条件によっては、基板上に形成されているものの信号経路には接続されないインバータ回路が存在することになる。この場合であっても、図４（ａ）に示すように非接続のインバータ回路は信号経路に電気的にはＶDDラインまたはＶSSラインに接続され、この例では、これらのＴＦＴはいずれもＯＦＦ電圧がゲート電極１３に印加されているので、予期しない誤動作が確実に防止されている。
【００６２】
このように、映像表示装置のＴＦＴを形成するにあたっては、各工程においてパターンマスクを用いる。従来であれば、映像信号のサンプリングタイミングを調整するためには、インバータ回路の数を変更するにあたり、いろいろな数のインバータ回路をその都度追加形成するためのパターンマスクをそれぞれ準備しておく必要がある。一方、本発明では、信号経路に接続するか否かに関わらず、あらかじめ互いに電気的に独立な複数のインバータ回路を作製するためのパターンを描画した各工程のパターンマスクによって複数のインバータ回路を形成しておく。従って、遅延時間調整のためのインバータ回路の数を変更するためには、各インバータ回路を接続するためのインバータ接続線パターンのみが異なるパターンマスクを、想定されるインバータ回路接続数分だけ準備しておけばよい。即ち、あらかじめ複数のインバータ回路を作製しておき、それらを必要に応じて接続するためのパターンマスクを用意しておけば、接続線パターン形成より前の工程に必要なパターンマスクを用意する必要はない。
【００６３】
こうして形成されたインバータ回路を必要に応じてその数を選択してそれを接続させる場合について説明する。
【００６４】
図６に示す２つのインバータ回路において、上述のように図６（ａ）は、図４（ａ）のＡ−Ａ線に沿った断面図であり、いずれのインバータ回路も信号経路に接続されていない。一方、図６（ｂ）は、図４（ｂ）のＢ−Ｂ線に沿った断面図であり、図示された全てのインバータ回路が信号経路に接続されている。なお、上述の図５（ｂ），５（ｃ）に示すインバータ回路も図６（ａ），６（ｂ）に示すものと同様な断面構造を有する。
【００６５】
即ち、インバータ回路を接続する場合には、ソース及びドレイン電極並びに配線パターンが形成されたフォトマスクパターンとして、必要なインバータ回路を接続するパターンが描画されたマスクを用いてインバータ回路を構成する各ｎチャネルＴＦＴ及びｐチャネルＴＦＴを必要な数だけ接続する。これによりサンプリングタイミングの所望量の遅延制御が可能となる。
【００６６】
上述のように、表示領域及び周辺領域の駆動回路のスイッチング素子を形成するための各パターンを形成したフォトマスクパターンに、互いに電気的に独立した複数のインバータ回路を形成するマスクパターンも描画しておき、表示領域及び周辺領域の駆動回路のスイッチング素子の形成と同時に互いに電気的に独立した複数のインバータ回路を形成する。
【００６７】
その後のスイッチング素子の電極及び配線形成のマスクパターンに、必要なインバータ接続線のパターンも描画しておき、表示領域及び周辺領域の駆動回路の形成と同時に、インバータ回路を接続するのである。
【００６８】
こうして、外部クロック入力部とシフトレジスタとの間に、サンプリングタイミングの遅延時間に応じて、所望の数のインバータ回路を接続するためのパターンが形成されたパターンマスクを切り替えるだけで、インバータ回路を選択して接続することが容易にでき、また遅延時間を調整することができるのでサンプリングのタイミングが良好となるとともに、表示の乱れもなくなる。
【００６９】
上述のように本発明の映像表示装置によれば、あるロットの映像表示装置の映像信号のサンプリングのタイミングがずれた場合には、次のロットの映像表示装置の製造の際には、タイミングの遅延時間を適切な値になるようにインバータ回路の数、即ち遅延時間を選択し、その選択したインバータ回路を接続するための配線パターンを有するフォトマスクパターンによって接続することができるため、適正なタイミングで映像信号のサンプリングができるので、十分な電位にまで充電することができるため、良好な表示を得ることが可能となる。
【００７０】
なお、上述の実施の形態においては、遅延時間を増大させる場合について説明したが、図４（ｂ）のパターンから図４（ｃ）のパターンに変更する場合、即ち遅延時間を減少させる場合についてもインバータを選択する数を減少させることによりタイミングの調整が可能である。
【００７１】
また、上述の基板上に製造するインバータ回路は、そのインバータ回路を構成するＴＦＴのサイズによって遅延時間を異ならせることができる。従って、１つのインバータ回路でサンプリングのタイミングを大きく遅延させる場合には、チャネル幅を大きくしたインバータ回路を製造すればよく、逆に、遅延量を小さくしたい場合には、チャネル幅を小さくすることにより実現できる。
【００７２】
さらに上述の実施の形態においては、遅延回路としてインバータ回路を用いた場合について説明したが、本発明はそれに限定されるものではなく、図７（ａ）に示すように抵抗と容量を接続しそれらの抵抗値、容量値を調整することにより遅延時間を調整することができる。また、図７（ｂ）に示すように、インバータ回路ＮＡＮＤゲート回路に置き換えることによっても遅延時間を調整することができる。さらに、図７（ｃ）に示すように、ＮＯＲゲート回路を用いて遅延時間を調整することができる。
【００７３】
さらにまた、本発明において、「遅延時間」とは、サンプリングのタイミングが遅れる場合はもちろん早い場合も含むものとする。
【図面の簡単な説明】
【図１】  本発明の実施形態に係る表示装置を液晶表示装置に応用した場合の等価回路図である。
【図２】  本発明の実施形態に係る表示装置のタイミングチャートである。
【図３】  本発明の実施形態に係る表示装置のインバータ回路の接続方法を示す図である。
【図４】  本発明の実施形態に係る表示装置のインバータ回路の接続方法を示す図である。
【図５】  一般的な表示装置のインバータ回路及び本発明の実施形態に係る表示装置のインバータ回路の接続方法を示す図である。
【図６】  図４のインバータ回路の断面図である。
【図７】  本発明の遅延時間調整回路の他の実施の形態を示す等価回路図である。
【図８】  従来の液晶表示装置の等価回路図である。
【図９】  従来の液晶表示装置の各点におけるタイミングチャート図である。
【符号の説明】
１０  絶縁性基板、２１  液晶、５０  ゲートドライバ、５１  ゲート信号線、６０  ドレインドライバ（シフトレジスタ）、６１  ドレイン信号線、６２  映像信号線、７０  ＴＦＴ、８０  表示電極、１００  遅延時間調整用インバータ回路、Ｌ／Ｓ  レベルシフタ、Ｌ１  接続配線、Ｐ  液晶表示パネル、ＳＰｔ１〜ＳＰｔ３  サンプリングトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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