(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成される半導体記憶装置であって、
出力端子と、
前記出力端子に外部電源から電流を供給する第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲート電位を第１の内部制御信号に応じて駆動する第１の駆動手段と、
前記第１のＭＯＳトランジスタの基板部の電位を前記第１の内部制御信号に応じて駆動する第２の駆動手段を備え、
前記第２の駆動手段は、
前記第１のＭＯＳトランジスタが非導通時には、前記第１のＭＯＳトランジスタの基板−ソース間の電位差が所定の電位差となるように、前記第１のＭＯＳトランジスタの基板部の電位を駆動し、
前記第１のＭＯＳトランジスタが導通時には、前記第１のＭＯＳトランジスタの基板−ソース間の電位差が、前記所定の電位差より小さくなるように、前記第１のＭＯＳトランジスタの基板部の電位を駆動する、半導体記憶装置。
【請求項２】
外部電源電位よりさらに高電位である昇圧電位を発生する昇圧手段をさらに備え、
前記第１の駆動手段は、
前記第１の内部制御信号の高電位レベルを前記第１のＭＯＳトランジスタのゲートに与えられる高電位レベルである前記昇圧電位に変換するレベル変換手段を含む、請求項１記載の半導体記憶装置。
【請求項３】
前記出力端子と接地ノードとの間に接続され、第２の内部制御信号に応じて前記出力端子の電位を駆動する第２のスイッチング手段をさらに備え、
前記第２のスイッチング手段は、
第２のＭＯＳトランジスタを含み、
前記第１のＭＯＳトランジスタは、
第２導電型であり、前記半導体基板の主表面に形成された第１導電型の第１のウェル領域に配置され、
前記第２のＭＯＳトランジスタは、
前記第２導電型であり、前記半導体基板の主表面に形成された前記第１導電型の第２のウェル領域に配置され、
前記第１のウェル領域は、
前記第２のウェル領域と電気的に分離されており、
前記第２の駆動手段は、前記第１のＭＯＳトランジスタの導通と同時に、前記第１のウェル領域の電位を駆動する、請求項１記載の半導体記憶装置。
【請求項４】
出力端子と、
外部電源電位よりさらに高電位である昇圧電位を発生する昇圧手段と、
前記出力端子に、第１の内部制御信号に応じて外部電源から電流を供給する第１のＭＯＳトランジスタと、
前記昇圧手段から電流供給を受け、前記第１のＭＯＳトランジスタのゲートに前記第１の内部制御信号に応じた電流を供給する、第３のスイッチング手段と、
前記外部電源からの電流を供給する電流制限手段と、
前記第１のＭＯＳトランジスタのゲートが前記昇圧電位となる際に前記電流制限手段の電流を受け、前記第１の内部制御信号に応じて、前記第１のＭＯＳトランジスタのゲートに電流を供給する第４のスイッチング手段とを備える、半導体記憶装置。
【請求項５】
外部電源電位よりさらに高電位である昇圧電位を発生する昇圧手段をさらに備え、
前記第１の駆動手段は、前記昇圧手段から電流供給を受け、前記第１のＭＯＳトランジスタのゲートに前記第１の内部制御信号に応じた電流を供給する第３のスイッチング手段と、
前記外部電源からの電流を供給する電流制限手段と、
前記第１のＭＯＳトランジスタのゲートが前記昇圧電位となる際に、前記電流制限手段の電流を受け、前記第１の内部制御信号に応じて、前記第１のＭＯＳトランジスタのゲートに電流を供給する第４のスイッチング手段とを備える、請求項３記載の半導体記憶装置。
【請求項６】
前記電流制限手段は、
前記昇圧電位をゲートに受けて前記外部電源からの電流を供給する、第２のＭＯＳトランジスタを含む、請求項４に記載の半導体記憶装置。
【請求項７】
前記電流制限手段は、
前記昇圧電位をゲートに受けて前記外部電源からの電流を供給する、第３のＭＯＳトランジスタを含む、請求項５に記載の半導体記憶装置。
【請求項８】
外部電源電位よりさらに高電位である昇圧電位を発生する昇圧手段をさらに備え、
前記第２の駆動手段は、
前記第１の内部制御信号の高電位レベルを前記外部電源電位に変換する第１のレベル変換手段と、
前記第１のレベル変換手段の出力を受け、前記第１のＭＯＳトランジスタの基板部の電位を駆動する基板部駆動手段とを含み、
前記第１の駆動手段は、
前記第１の内部制御信号の高電位レベルを前記昇圧電位に変換する第２のレベル変換手段と、
前記第２のレベル変換手段の出力を受ける遅延手段と、
前記遅延手段の出力を受け、前記第１のＭＯＳトランジスタのゲート電位を駆動するプレブースト手段とを含み、
前記プレブースト手段は、
前記昇圧手段から電流供給を受けて、前記第１のＭＯＳトランジスタのゲートに前記遅延手段の出力に応じて電流を供給する第２のＭＯＳトランジスタと、
前記外部電源からの電流を供給する電流制限手段と、
前記第１のＭＯＳトランジスタのゲートが前記昇圧電位となる際に、前記電流制限手段の電流を受け、前記第１のレベル変換手段の出力に応じて、前記第１のＭＯＳトランジスタのゲートに電流を供給する第３のＭＯＳトランジスタを含む、請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、記憶データに対応する信号を出力する出力バッファ回路を備える半導体記憶装置の構成に関する。
【０００２】
【従来の技術】
半導体記憶装置の高速化が進行するに伴い、半導体記憶装置の出力バッファ回路の駆動能力を大きくする必要が生じている。
【０００３】
図１４は、従来の半導体記憶装置に用いられる出力バッファ回路の基本構成を示す第１例の回路図である。
【０００４】
図１４に示す出力バッファ回路は、出力端子ＯＵＴと、出力される記憶データに応じて生成される第１の内部制御信号ＨＯＵＴを受けて、その“Ｈ”レベルを外部電源電位Ｖｄｄから降圧された内部降圧電位Ｖｃｃから、半導体装置内部で作られる内部昇圧電位Ｖｐｐにするレベル変換回路２２０と、レベル変換回路２２０の出力を受ける直列に接続されたインバータ２１６、２１８と、インバータ２１８の出力をゲートに受け外部電源電位Ｖｄｄと出力端子ＯＵＴの間に結合されたＮチャネルＭＯＳトランジスタ２１０と、出力される記憶データに応じて生成される第２の内部制御信号ＬＯＵＴをゲートに受け、出力端子ＯＵＴと接地電位Ｖｓｓとの間に結合されたＮチャネルＭＯＳトランジスタ２１２を備える。
【０００５】
レベル変換回路２２０は、第１の内部制御信号ＨＯＵＴをゲートに受けるＮチャネルＭＯＳトランジスタ２０６と、第１の内部制御信号ＨＯＵＴを受け反転するインバータ２１４と、インバータ２１４の出力をゲートに受けるＮチャネルＭＯＳトランジスタ２０８を含む。
【０００６】
ＮチャネルＭＯＳトランジスタ２０６、２０８のソースは、ともに、接地電位Ｖｓｓに結合されている。
【０００７】
レベル変換回路２２０は、内部昇圧電位ＶｐｐとＮチャネルＭＯＳトランジスタ２０６のドレインとの間に結合され、ゲートにＮチャネルＭＯＳトランジスタ２０８のドレインの電位を受けるＰチャネルＭＯＳトランジスタ２０２と、内部昇圧電位ＶｐｐとＮチャネルＭＯＳトランジスタ２０８のドレインとの間に結合され、ゲートにＮチャネルＭＯＳトランジスタ２０６のドレインの電位を受けるＰチャネルＭＯＳトランジスタ２０４をさらに含む。
【０００８】
レベル変換回路２２０は、ＮチャネルＭＯＳトランジスタ２０８のドレインが接続されるノードＮ１０２から出力信号、すなわち、第１の内部制御信号ＨＯＵＴと同相で“Ｈ”レベルが内部昇圧電位Ｖｐｐとなる信号をインバータ２１６に対して出力する。
【０００９】
次に図１４に示す従来の出力バッファ回路の出力トランジスタであるＮチャネルＭＯＳトランジスタ２１０、２１２の構造を説明する。
【００１０】
図１５は、図１４の従来の出力バッファ回路の出力トランジスタ２１０、２１２の断面構造を説明するための概念図である。
【００１１】
図１５を参照して、従来の半導体記憶装置ではＰ型シリコン基板２７０の主表面上に第１のＰウェル領域２６６と、第２のＰウェル領域２６８が形成され、第１のＰウェル領域２６６内と第２のＰウェル領域２６８内にはそれぞれＮチャネルＭＯＳトランジスタ２１２、２１０がそれぞれ形成されている。
【００１２】
ＮチャネルＭＯＳトランジスタ２１２はＮ型不純物領域であるソース２５２、ドレイン２５６とゲート電極２５４とを含む。ＮチャネルＭＯＳトランジスタ２１０はＮ型不純物領域であるソース２５８、ドレイン２６２とゲート電極２６０とを含む。
【００１３】
通常、ダイナミックランダムアクセスメモリ（以降ＤＲＡＭと称する）においては、Ｐ型シリコン基板に接地電位より低い電位が与えられている。図１５では、Ｐ型シリコン基板２７０の主表面上にＰ型不純物領域２６４が形成されており、Ｐ型不純物領域２６４を介してＰ型シリコン基板２７０には負電位Ｖｂｂが供給されている。
【００１４】
ＤＲＡＭにおいては、Ｐ型シリコン基板を負電圧とすることは、入力信号のアンダーシュート時に電荷が基板に流入するのを防ぎ、メモリセルのデータ破壊を防ぐ働きを持つ点や、ビット線の浮遊容量となるＰＮ接合容量を小さくし回路の高速動作をさせる働きを持つ点で極めて重要である。
【００１５】
図１６は、図１４に示す出力バッファ回路の動作を説明する動作波形図である。
【００１６】
図１４、図１６を参照して、第２の内部制御信号ＬＯＵＴ＝“Ｌ”状態である場合を考える。このとき、ＮチャネルＭＯＳトランジスタ２１２は非導通状態である。
【００１７】
出力端子ＯＵＴのレベルが初期に０Ｖのときを考えると時刻ｔ１において、第１の内部制御信号ＨＯＵＴは“Ｌ”レベルであり、ＮチャネルＭＯＳトランジスタ２０６は非導通状態である。
【００１８】
このときインバータ２１４によって第１の内部制御信号ＨＯＵＴの反転信号がゲートに与えられるのでＮチャネルＭＯＳトランジスタ２０８は導通状態となりノードＮ１０２は“Ｌ”レベルとなる。
【００１９】
ノードＮ１０２の電位をゲートに受けたＰチャネルＭＯＳトランジスタ２０２は導通状態となりＰチャネルＭＯＳトランジスタ２０４のゲートに昇圧電位Ｖｐｐを与える。その結果ＰチャネルＭＯＳトランジスタ２０４は非導通状態となり、レベル変換回路の出力であるノードＮ１０２の電位は“Ｌ”レベルに確定する。その結果直列に接続されたインバータ２１６、２１８によりＮチャネルＭＯＳトランジスタ２１０のゲート電位ＶＧは“Ｌ”レベルとなる。
【００２０】
時刻ｔ２において、第１の内部制御信号ＨＯＵＴが０Ｖから内部降圧電位Ｖｃｃまで立上がると、それに応じてＮチャネルＭＯＳトランジスタ２０６が導通状態となり、また第１の内部制御信号ＨＯＵＴはインバータ２１４により反転されるので、これをゲートに受けるＮチャネルＭＯＳトランジスタ２０８は非導通状態となる。したがってＰチャネルＭＯＳトランジスタ２０４のゲートにはＮチャネルＭＯＳトランジスタ２０６を通じて“Ｌ”レベルが与えられ、ＰチャネルＭＯＳトランジスタ２０４は導通状態となり、ノードＮ１０２の電位は、内部昇圧電位Ｖｐｐに引き上げられる。
【００２１】
ＰチャネルＭＯＳトランジスタ２０２はゲート電位であるノードＮ１０２の電位が“Ｈ”レベルとなるため、非導通状態となる。その結果レベル変換回路２２０の出力であるノードＮ１０２の電位は内部昇圧電位Ｖｐｐに確定し、第１の内部制御信号ＨＯＵＴの“Ｈ”レベルが内部降圧電位Ｖｃｃから内部昇圧電位Ｖｐｐに変換される。この電位がインバータ２１６、２１８によって伝達されＮチャネルＭＯＳトランジスタ２１０のゲート電位ＶＧは０Ｖから内部昇圧電位Ｖｐｐに立上がる。これに応じてＮチャネルＭＯＳトランジスタ２１０は導通し、出力端子ＯＵＴの電位を引き上げ始める。
【００２２】
時刻ｔ３においては半導体記憶装置外部にて出力端子ＯＵＴに接続される負荷容量が十分に充電され、出力端子ＯＵＴの電位が安定した状態となる。
【００２３】
【発明が解決しようとする課題】
ここで、時刻ｔ２〜ｔ３において出力端子ＯＵＴを通じて半導体記憶装置が外部に接続された負荷容量を充電する電流は、ＮチャネルＭＯＳトランジスタ２１０によって供給され、
ＩDS＝Ｋ′（Ｖｇｓ−Ｖｔｈ）2     …（１）
にて与えられる（Ｖｇｓ：ゲート−ソース間電位差，Ｖｔｈ：しきい値電圧，Ｋ′：定数）。したがって、出力端子ＯＵＴから半導体記憶装置外部に供給される電流は、ＮチャネルＭＯＳトランジスタ２１０のしきい値電圧Ｖｔｈの影響を受け、Ｖｔｈが大きくなれば供給電流ＩDSは小さくなってしまう。
【００２４】
しかしながら、時刻ｔ３においては、ＮチャネルＭＯＳトランジスタ２１０のしきい値Ｖｔｈは、基板バイアス効果によって大きくなってしまう。
【００２５】
その理由を以降説明する。時刻ｔ３においてはＮチャネルＭＯＳトランジスタ２１０のソース電位は出力端子ＯＵＴの電位であり、Ｖｏｕｔであるのに対して、ＮチャネルＭＯＳトランジスタ２１０の基板部は、先に説明したように、負電圧電位Ｖｂｂとなっているので、ｔ３におけるＮチャネルＭＯＳトランジスタ２１０のソース−基板間電位差Ｖｓｂは極めて大きくなる。
【００２６】
一般にＭＯＳトランジスタのソース−基板間電位差Ｖｓｂが大きければ基板バイアス効果により、ＭＯＳトランジスタのしきい値電圧Ｖｔｈは大きくなる。そのため、ソース−基板間電位差Ｖｓｂが大きい時刻ｔ３においては、ＮチャネルＭＯＳトランジスタ２１０のＶｔｈは大きくなる。以上がその理由である。
【００２７】
ここで、式（１）からしきい値電圧Ｖｔｈが大きい場合でも、ＭＯＳトランジスタのゲート−ソース間電位差Ｖｇｓをその分大きくとれば出力電流ＩDSは大きくすることができる。そこで、従来は、出力端子ＯＵＴが“Ｈ”レベルを出力する際にＮチャネルＭＯＳトランジスタ２１０のゲート電位ＶＧを十分高くする、つまり昇圧電位Ｖｐｐを十分高く設定することで出力端子ＯＵＴの出力電流を大きくとれるようにしてきた。
【００２８】
しかし、最近の半導体記憶装置の高集積化によりＭＯＳトランジスタの微細化が進み、それに伴いＭＯＳトランジスタのゲート酸化膜の厚さも年々減少する方向にある。このため、ゲート酸化膜の耐圧が下がり、ゲート電圧を高く設定すると、ＭＯＳトランジスタの信頼性に影響を及ぼす可能性がある。したがって、昇圧電位Ｖｐｐは今後はあまり高くすることができない。
【００２９】
一方、内部昇圧電位Ｖｐｐは、半導体記憶装置内部で外部電源電位Ｖｄｄを基準にチャージポンプ回路で作られている。
【００３０】
このチャージポンプ回路は、半導体記憶装置上に形成したキャパシタを用いて、所定の周波数で内部昇圧ノードに電荷をくみ上げることで高電位を得る。
【００３１】
したがって内部昇圧電位Ｖｐｐにて消費される消費電流が増加すると、上記キャパシタの容量を大きくするか、もしくは上記所定の周波数をより高い周波数としなければならない。しかし、キャパシタの容量を大きくするには半導体基板上に大きな面積を必要とし、半導体記憶装置のコストの増大につながる。一方、所定の周波数を高くするにも限界があり、電荷の転送効率が悪くなってしまう。
【００３２】
そこで、特開平９−１３９０７７においては、外部電源と内部昇圧ノードの両方から電流を負荷に供給するプレブースト回路が提案されている。
【００３３】
図１７は、上記プレブースト回路の構成を示す回路図である。
図１７を参照して、ＮチャネルＭＯＳトランジスタＱＮ１は外部電源電位ＶｄｄとノードＯＵＴ１との間に結合され、ゲートに内部制御信号ＩＮ１が入力されている。また、ＰチャネルＭＯＳトランジスタＱＮ２は内部昇圧電位ＶｐｐとノードＯＵＴ１との間に結合され、ゲートに内部制御信号ＩＮ２が入力されており、基板部は内部昇圧電位Ｖｐｐに結合されている。
【００３４】
この回路はノードＯＵＴ１を内部昇圧電位Ｖｐｐまで昇圧する際に、ＰチャネルＭＯＳトランジスタＱＮ２を導通状態とする前にＮチャネルＭＯＳトランジスタＱＮ１を導通し、ノードＯＵＴ１を外部電源電位Ｖｄｄまでプレブーストしておき、しかる後にＰチャネルＭＯＳトランジスタＱＮ２を導通状態とすることで、内部昇圧電位ＶｐｐからノードＯＵＴ１に流れる電流を減らし、内部昇圧電位Ｖｐｐでの消費電流を抑えることを目的とするものである。
【００３５】
しかしながら、図１７の回路においては、特にＤＲＡＭに使用するにあたり電源立上げ時等において昇圧電位Ｖｐｐのレベルが不安定な状態では、動作が不安定となる可能性がある。以下、この状態について説明する。
【００３６】
図１８は図１７のプレブースト回路をＤＲＡＭに使用した際の構造を示す断面図である。
【００３７】
図１８を参照して、Ｐ型シリコン基板３７０上にＮウェル領域３６６とＰウェル領域３６８が形成され、Ｎウェル領域３６６内にはＰチャネルＭＯＳトランジスタＱＮ２が形成され、Ｐウェル領域３６８内にはＮチャネルＭＯＳトランジスタＱＮ１が形成されている。
【００３８】
Ｐ型シリコン基板３７０は、Ｐ型不純物領域３６４を介して負電位Ｖｂｂが供給され、Ｎウェル領域３６６はＮ型不純物領域３７２を通じて内部昇圧電位Ｖｐｐが供給されている。ＰチャネルＭＯＳトランジスタＱＮ２のソースであるＰ型不純物領域３５２は内部昇圧電位Ｖｐｐと結合され、ＰチャネルＭＯＳトランジスタＱＮ２のドレインであるＰ型不純物領域３５６は、ＮチャネルＭＯＳトランジスタＱＮ１のソースであるＮ型不純物領域３５８とともにノードＯＵＴ１に接続される。
【００３９】
ＰチャネルＭＯＳトランジスタＱＮ２のゲートであるゲート電極３５４には、内部制御信号ＩＮ２が入力され、ＮチャネルＭＯＳトランジスタＱＮ１のゲートであるゲート電極３６０には内部制御信号ＩＮ１が入力される。
【００４０】
ここで、半導体記憶装置の電源立上げ直後や、端子に外乱が与えられた場合には内部昇圧電位Ｖｐｐを発生しているチャージポンプ回路が不安定となり、外部電源電位Ｖｄｄより内部昇圧電位Ｖｐｐが低くなる場合が考えられる。
【００４１】
かかる場合に内部制御信号ＩＮ１がＮチャネルＭＯＳトランジスタＱＮ１を導通させるような状態であるならば、ノードＯＵＴ１は外部電源電位ＶｄｄとなりＰ型不純物領域３５６とＮウェル領域３６６の間のＰＮ接合に順方向のバイアスがかかる。するとＰ型不純物領域３５６とＮウェル領域３６６とＰ型シリコン基板３７０によって形成されている寄生ＰＮＰ型バイポーラトランジスタが導通しＰ型不純物領域３５６からＰ型シリコン基板３７０に向けて電流が流れる可能性があり得る。このような状態はＤＲＡＭにおいてはメモリセルのデータが失われる可能性につながるとともに、ラッチアップを起こす可能性にもつながる。
【００４２】
このように、ウェルの電位を半導体装置内部で発生する電位にする際は、不測の事態に備えて、回路構成上においても対策をしておくことが重要である。
【００４３】
この発明の第１の目的は、内部昇圧電位Ｖｐｐを高くすることを抑制しつつ、出力端子から十分な電流を供給できる半導体記憶装置を提供することである。
【００４４】
この発明の第２の目的は、出力バッファ回路部において出力トランジスタを駆動する際に内部昇圧電位Ｖｐｐでの消費電流を抑える実用的な手段を用いることによりチャージポンプ回路部を小型化でき、チップ面積がより小さい半導体記憶装置を提供することである。
【００４５】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、出力端子と、出力端子に外部電源から電流を供給する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのゲート電位を第１の内部制御信号に応じて駆動する第１の駆動手段と、第１のＭＯＳトランジスタの基板部の電位を第１の内部制御信号に応じて駆動する第２の駆動手段を備える。
【００４６】
第２の駆動手段は、第１のＭＯＳトランジスタが非導通時には、第１のＭＯＳトランジスタの基板−ソース間の電位差が所定の電位差となるように、第１のＭＯＳトランジスタの基板部の電位を駆動し、第１のＭＯＳトランジスタが導通時には、第１のＭＯＳトランジスタの基板−ソース間の電位差が、所定の電位差より小さくなるように、第１のＭＯＳトランジスタの基板部の電位を駆動する。
【００４７】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置の構成において、外部電源電位よりさらに高電位である昇圧電位を発生する昇圧手段をさらに備え、第１の駆動手段は、第１の内部制御信号の高電位レベルを、第１のＭＯＳトランジスタのゲートに与えられる高電位レベルである昇圧電位に変換するレベル変換手段を含む。
【００４９】
請求項３記載の半導体記憶装置は、請求項１記載の半導体記憶装置の構成に加えて、出力端子と接地ノードとの間に接続され、第２の内部制御信号に応じて出力端子の電位を駆動する、第２のスイッチング手段をさらに備え、第２のスイッチング手段は、第２のＭＯＳトランジスタを含み、第１のＭＯＳトランジスタは、半導体基板の主表面に形成された第１導電型の第１のウェル領域に配置され、第２のＭＯＳトランジスタは、半導体基板の主表面に形成された第１導電型の第２のウェル領域に配置され、第１のウェル領域は、第２のウェル領域と電気的に分離されており、第２の駆動手段は、第１のＭＯＳトランジスタの導通と同時に、第１のウェル領域の電位を駆動する。
【００５５】
請求項４記載の半導体記憶装置は、出力端子と、外部電源電位よりさらに高電位である昇圧電位を発生する昇圧手段と、出力端子に第１の内部制御信号に応じて外部電源から電流を供給する第１のＭＯＳトランジスタと、昇圧手段から電流供給を受け、第１のＭＯＳトランジスタのゲートに第１の内部制御信号に応じた電流を供給する、第３のスイッチング手段と、外部電源からの電流を供給する電流制限手段と、第１のＭＯＳトランジスタのゲートが昇圧電位となる際に電流手段の電流を受け、第１の内部制御信号に応じて、前記第１のＭＯＳトランジスタのゲートに電流を供給する第４のスイッチング手段とを備える。
【００５８】
請求項５記載の半導体記憶装置は、請求項３記載の半導体記憶装置の構成において、外部電源電位よりさらに高電位である昇圧電位を発生する昇圧手段をさらに備え、第１の駆動手段は、昇圧手段から電流供給を受け、第１のＭＯＳトランジスタのゲートに第１の内部制御信号に応じた電流を供給する第３のスイッチング手段と、外部電源からの電流を供給する電流制限手段と、第１のＭＯＳトランジスタのゲートが前記昇圧電位となる際に、電流制限手段の電流を受け、第１の内部制御信号に応じて第１のＭＯＳトランジスタのゲートに電流を供給する第４のスイッチング手段とを備える。
【００５９】
請求項６記載の半導体記憶装置は、請求項４に記載の半導体記憶装置の構成において、電流制限手段は、昇圧電位をゲートに受けて外部電源からの電流を供給する、第２のＭＯＳトランジスタを含む。
請求項７記載の半導体記憶装置は、請求項５に記載の半導体記憶装置の構成において、電流制限手段は、昇圧電位をゲートに受けて外部電源からの電流を供給する、第３のＭＯＳトランジスタを含む。
【００６０】
請求項８記載の半導体記憶装置は、請求項１記載の半導体記憶装置の構成において、外部電源電位よりさらに高電位である昇圧電位を発生する昇圧手段をさらに備え、第２の駆動手段は、第１の内部制御信号の高電位レベルを外部電源電位に変換する第１のレベル変換手段と、第１のレベル変換手段の出力を受け、第１のＭＯＳトランジスタの基板部の電位を駆動する基板部駆動手段とを含み、第１の駆動手段は、第１の内部制御信号の高電位レベルを昇圧電位に変換する第２のレベル変換手段と、第２のレベル変換手段の出力を受ける遅延手段と、遅延手段の出力を受け第１のＭＯＳトランジスタのゲート電位を駆動するプレブースト手段とを含み、プレブースト手段は、昇圧手段から電流供給を受けて、第１のＭＯＳトランジスタのゲートに遅延手段の出力に応じて電流を供給する第２のＭＯＳトランジスタと、外部電源からの電流を供給する電流制限手段と、第１のＭＯＳトランジスタのゲートが昇圧電位となる際に、電流制限手段の電流を受け、第１のレベル変換手段の出力に応じて、第１のＭＯＳトランジスタのゲートに電流を供給する第３のＭＯＳトランジスタを含む。
【００６１】
【発明の実施の形態】
［実施の形態１］
以下、本発明の実施の形態１の半導体記憶装置１０００について説明する。なお以後は同じ構成要素には同じ符号および同じ記号を記し、その説明は繰返さない。
【００６２】
図１は、本発明における半導体記憶装置全体の構成を示す概略ブロック図である。この全体構成は以降説明する実施の形態すべてに当てはめることができる代表的な一例である。
【００６３】
図１を参照して、この半導体記憶装置１０００は、制御信号入力端子１００２〜１００６と、アドレス信号入力端子群１００８と、データ信号入出力端子群１０１６と、接地端子１０１８と、電源端子１０２０とを備える。
【００６４】
また、この半導体記憶装置１０００は、クロック発生回路１０２２と、行および列アドレスバッファ１０２４と、行デコーダ１０２６と、列デコーダ１０２８と、メモリマット１０３２と、データ入力バッファ１０４０およびデータ出力バッファ１０４２とを備え、メモリマット１０３２はメモリセルアレイ１０３４、およびセンスアンプ＋入出力制御回路１０３８とを含む。
【００６５】
クロック発生回路１０２２は、制御信号入力端子１００２、１００４を介して外部から与えられる外部行アドレスストローブ信号ＥＸＴ．／ＲＡＳ，外部列アドレスストローブ信号ＥＸＴ．／ＣＡＳに基づいて所定の動作モードを選択し、半導体記憶装置全体の動作を制御する。
【００６６】
行および列アドレスバッファ１０２４は、アドレス信号入力端子群１００８を介して外部から与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは自然数である）に基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ１０２６および列デコーダ１０２８に与える。
【００６７】
メモリマット１０３２は、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【００６８】
行デコーダ１０２６は、メモリセルアレイ１０３４の列アドレスを指定する。センスアンプ＋入出力制御回路１０３８は、行デコーダ１０２６および列デコーダ１０２８によって指定されたアドレスのメモリセルをデータ信号入出力線対ＩＤＰの一端に接続する。データ信号入出力線対ＩＤＰの他端は、データ入力バッファ１０４０およびデータ出力バッファ１０４２に接続される。
【００６９】
データ入力バッファ１０４０は、書込モード時に、制御信号入力端子１００６を介して外部から与えられる信号ＥＸＴ．／ＷＥに応答して、データ信号入力端子群１０１６から入力されたデータをデータ信号入出力線対ＩＤＰを介して、選択されたメモリセルに与える。
【００７０】
データ出力バッファ１０４２は、読出モード時に、選択されたメモリセルからの読出データをデータ入出力端子群１０１６に出力する。
【００７１】
電源回路１０５０は、外部電源電位Ｖｄｄと接地電位Ｖｓｓとを受けて、半導体記憶装置の動作に必要な種々の内部電源電位を供給する。
【００７２】
すなわち、電源回路１０５０は、外部電源電位Ｖｄｄと接地電位Ｖｓｓとを受けて、外部電源電位Ｖｄｄを降圧した内部降圧電位Ｖｃｃと、昇圧した内部昇圧電位Ｖｐｐとを出力する内部電源回路１０５４と、メモリセルアレイ１０３４中に含まれるビット線対に対するプリチャージ電位ＶＢＬを供給するプリチャージ電位発生回路１０５２とを含む。
【００７３】
図２は、図１に示した半導体記憶装置１０００に備えられた、内部電源１０５４の構成を示す回路図である。
【００７４】
図２を参照して、内部電源１０５４は、外部電源電位Ｖｄｄから内部昇圧電位Ｖｐｐを発生するチャージポンプ回路３１８と、外部電源電位Ｖｄｄから内部降圧電位Ｖｃｃを発生するＶｃｃ発生回路３２０を含む。
【００７５】
チャージポンプ回路３１８は、半導体記憶装置上のクロック発生回路１０２２で発生されたクロック信号φを受けるインバータ３０２、３０４と、インバータ３０４の出力を受けるインバータ３０６を有する。
【００７６】
インバータ３０２、３０６の出力は、キャパシタ３０８、３１０の電極にそれぞれ接続される。キャパシタ３０８の他方の電極は、トランジスタ３１２によってノードＮＧＡにて外部電源とダイオード接続される。トランジスタ３１４のゲートはノードＮＧＡの電位を受ける。キャパシタ３１０の他方の電極は、ノードＮＤＲにて内部昇圧電位Ｖｐｐとトランジスタ３１６によってダイオード接続される。トランジスタ３１４は、外部電源電位ＶｄｄとノードＮＤＲの間に接続される。
【００７７】
ノードＮＧＡの電位はクロック信号φが“Ｈ”から“Ｌ”に変化するに応じて外部電源電位Ｖｄｄよりキャパシタ３０８の働きで高い電位に押し上げられ、その結果トランジスタ３１４は導通状態となりノードＮＤＲの電位は外部電源電位Ｖｄｄとなる。
【００７８】
次にクロック信号φが“Ｌ”から“Ｈ”に変化すると、その変化に応じてトランジスタ３１４は非導通状態になるとともにキャパシタ３１０の働きでノードＮＤＲの電位はさらに外部電源電位Ｖｄｄ分押し上げられる。このときダイオードの役割を果たすトランジスタ３１６を介して内部昇圧電位Ｖｐｐに向けてチャージポンプ回路３１８は電流を供給する。
【００７９】
この回路においては、チャージポンプ回路のキャパシタ３１０の容量をＣ、ポンピング周波数をｆ、トランジスタ３１６のしきい値電圧をＶｔｈとすると発生電流Ｉｐｐは
Ｉｐｐ＝ｆＣ（２Ｖｄｄ−Ｖｔｈ−Ｖｐｐ）    …（２）
で与えられる。
【００８０】
式（２）より、必要な発生電流Ｉｐｐが小さければチャージポンプ回路のＣは小さくすることができることがわかる。
【００８１】
図３は、本発明の実施の形態１の半導体記憶装置１０００に用いられる出力バッファ回路２０００の基本構成を示す回路図である。
【００８２】
出力バッファ回路２０００は、図１におけるデータ出力バッファ１０４２の１ビット分として設けられ、入力信号として、クロック発生回路１０２２からの制御信号や入出力制御回路１０３８からの読出データをもとに生成された互いに相補な第１の内部信号ＨＯＵＴと第２の内部信号ＬＯＵＴとを受ける。
【００８３】
図３を参照して、出力バッファ回路２０００は、出力端子ＤＱｒと、外部電源電位Ｖｄｄと出力端子ＤＱｒとの間に結合されるＮチャネルＭＯＳトランジスタ１８と、接地電位Ｖｓｓと出力端子ＤＱｒの間に結合され、ゲートに第２の内部制御信号ＬＯＵＴを受けるＮチャネルＭＯＳトランジスタ２０と第１の内部制御信号ＨＯＵＴを受けて、ＮチャネルＭＯＳトランジスタ１８のゲートを駆動する信号ＶＧを出力する駆動回路３６と、第１の内部制御信号ＨＯＵＴを受けてＮチャネルＭＯＳトランジスタ１８の基板部を駆動する信号ＶＢを出力する基板電位駆動回路３８とを備える。
【００８４】
駆動回路３６は、第１の内部制御信号ＨＯＵＴの“Ｈ”レベルを内部降圧電位Ｖｃｃから内部昇圧電位Ｖｐｐにするレベル変換回路３４と、レベル変換回路３４の出力を受け、ＮチャネルＭＯＳトランジスタ１８のゲートを駆動する直列に接続されたインバータ２４、２６を含む。
【００８５】
レベル変換回路３４は、第１の内部制御信号ＨＯＵＴをゲートに受けるＮチャネルＭＯＳトランジスタ６と、第１の内部制御信号ＨＯＵＴを受け、反転するインバータ２２と、インバータ２２の出力をゲートに受けるＮチャネルＭＯＳトランジスタ８を有する。
【００８６】
ＮチャネルＭＯＳトランジスタ６，８のソースは、ともに接地電位Ｖｓｓに結合されている。
【００８７】
レベル変換回路３４は、内部昇圧電位ＶｐｐとＮチャネルＭＯＳトランジスタ６のドレインとの間に結合され、ゲートにＮチャネルＭＯＳトランジスタ８のドレインの電位を受けるＰチャネルＭＯＳトランジスタ２と、内部昇圧電位ＶｐｐとＮチャネルＭＯＳトランジスタ８のドレインとの間に結合され、ゲートにＮチャネルＭＯＳトランジスタ６のドレインの電位を受けるＰチャネルＭＯＳトランジスタ４をさらに有する。
【００８８】
レベル変換回路３４はＮチャネルＭＯＳトランジスタ８のドレインが接続されるノードＮ３２から出力信号すなわち、内部制御信号ＨＯＵＴと同相で“Ｈ”レベルが内部昇圧電位Ｖｐｐとなる信号をインバータ２４に対して出力する。
【００８９】
基板電位駆動回路３８は、第１の内部制御信号ＨＯＵＴの“Ｈ”レベルを内部降圧電位Ｖｃｃから外部電源電位Ｖｄｄにするレベル変換回路４０と、レベル変換回路４０の出力を受け、ＮチャネルＭＯＳトランジスタ１８の基板部を駆動する直列に接続されたインバータ３０，３２を含む。
【００９０】
レベル変換回路４０は、第１の内部制御信号ＨＯＵＴをゲートに受けるＮチャネルＭＯＳトランジスタ１４と、第１の内部制御信号ＨＯＵＴを受け、反転するインバータ２８と、インバータ２８の出力をゲートに受けるＮチャネルＭＯＳトランジスタ１６を有する。
【００９１】
ＮチャネルＭＯＳトランジスタ１４，１６のソースは、ともに接地電位Ｖｓｓに結合されている。
【００９２】
レベル変換回路４０は、外部電源電位ＶｄｄとＮチャネルＭＯＳトランジスタ１４のドレインとの間に結合され、ゲートにＮチャネルＭＯＳトランジスタ１６のドレインの電位を受けるＰチャネルＭＯＳトランジスタ１０と、外部電源電位ＶｄｄとＮチャネルＭＯＳトランジスタ１６のドレインとの間に結合され、ゲートにＮチャネルＭＯＳトランジスタ１４のドレインの電位を受けるＰチャネルＭＯＳトランジスタ１２をさらに有する。
【００９３】
レベル変換回路４０はＮチャネルＭＯＳトランジスタ１６のドレインが接続されるノードＮ３４から出力信号すなわち、第１の内部制御信号ＨＯＵＴと同相で“Ｈ”レベルが外部電源電位Ｖｄｄとなる信号をインバータ３０に対して出力する。
【００９４】
次に出力バッファ２０００の出力トランジスタであるＮチャネルＭＯＳトランジスタ１８，２０の断面構造を説明する。
【００９５】
図４は、ＮチャネルＭＯＳトランジスタ１８，２０の断面構造を説明するための概念図である。
【００９６】
図４を参照して、実施の形態１の半導体記憶装置では、Ｐ型シリコン基板７６の主表面上には、第１のＰウェル領域７０とＮウェル領域７４が形成されＮウェル領域７４内には第２のＰウェル領域７２が形成されている。
【００９７】
Ｐウェル領域７０，７２内にはそれぞれＮチャネルＭＯＳトランジスタ２０，１８が形成されている。
ＮチャネルＭＯＳトランジスタ２０は、Ｎ型不純物領域であるソース５２，ドレイン５６とゲート電極５４とを含む。ＮチャネルＭＯＳトランジスタ１８はＮ型不純物領域であるソース５８，ドレイン６２とゲート電極６０を含む。
【００９８】
ＮチャネルＭＯＳトランジスタ２０のソース５２は接地電位Ｖｓｓに結合され、ゲート電極５４には第２の内部制御信号ＬＯＵＴが入力されている。ＮチャネルＭＯＳトランジスタ２０のドレイン５６はＮチャネルＭＯＳトランジスタ１８のソース５８とともに出力端子ＤＱｒと接続されている。ＮチャネルＭＯＳトランジスタ１８のドレインは外部電源電位Ｖｄｄと結合される。
【００９９】
Ｐ型シリコン基板７６の主表面上には、Ｐ型不純物領域６８が形成され、Ｐ型不純物領域６８を介してＰ型シリコン基板７６には負電位Ｖｂｂが供給されている。
【０１００】
また図４においては、Ｎウェル領域７４はＮ型不純物領域６６を介して外部電源電位Ｖｄｄと結合されており、このためＰウェル領域７２は、Ｐウェル領域７０およびＰ型シリコン基板７６と電気的に分離される。
【０１０１】
図５は、図３に示す出力バッファ回路２０００の動作を説明する動作波形図である。
【０１０２】
図３、図４および図５を参照して、内部制御信号ＬＯＵＴが“Ｌ”状態である場合を考える。このとき、ＮチャネルＭＯＳトランジスタ２０は非導通状態である。
【０１０３】
出力端子ＯＵＴのレベルが初期に０Ｖのときを考える。
時刻ｔ１において、第１の内部制御信号ＨＯＵＴは“Ｌ”レベルであり、ＮチャネルＭＯＳトランジスタ６は非導通状態である。このときインバータ２２によって内部制御信号ＨＯＵＴの反転信号がゲートに与えられるのでＮチャネルＭＯＳトランジスタ８は導通状態となり、ノードＮ３２は“Ｌ”レベルとなる。ノードＮ３２の電位をゲートに受けたＰチャネルＭＯＳトランジスタ２は導通状態となり、ＰチャネルＭＯＳトランジスタ４のゲートに昇圧電位Ｖｐｐを与える。その結果ＰチャネルＭＯＳトランジスタ４は非導通状態となり、レベル変換回路３４の出力であるノードＮ３２の電位は“Ｌ”レベルに確定する。そして直列に接続されたインバータ２４，２６により、ＮチャネルＭＯＳトランジスタ１８のゲート電極６０の電位ＶＧは、“Ｌ”レベルとなる。
【０１０４】
一方、基板電位駆動回路３８においては、内部制御信号ＨＯＵＴ＝“Ｌ”であるのでＮチャネルＭＯＳトランジスタ１４は非導通状態であり、インバータ２８によりその反転信号がゲートに入力されているＮチャネルＭＯＳトランジスタ１６は導通状態となる。そして、ノードＮ３４は“Ｌ”レベルとなる。ノードＮ３４の電位をゲートに受けたＰチャネルＭＯＳトランジスタ１０は導通状態となり、ＰチャネルＭＯＳトランジスタ１２のゲートに外部電源電位Ｖｄｄを与える。その結果ＰチャネルＭＯＳトランジスタ１２は非導通状態となり、レベル変換回路４０の出力であるノードＮ３４の電位は“Ｌ”レベルに確定する。そして、直列に接続されたインバータ３０，３２により、ＮチャネルＭＯＳトランジスタ１８の基板部の電位（Ｐウェル領域７２の電位）ＶＢは、“Ｌ”レベル、つまり接地電位Ｖｓｓとなる。
【０１０５】
以上により、時刻ｔ１においてはＮチャネルＭＯＳトランジスタ１８は非導通状態となり、出力端子ＤＱｒの電位は初期状態である０Ｖのままである。
【０１０６】
次に、時刻ｔ２において第１の内部制御信号ＨＯＵＴが０Ｖから内部降圧電位Ｖｃｃまで立上がると、それに応じて駆動回路３６においてＮチャネルＭＯＳトランジスタ６が導通状態となり、また、第１の内部制御信号ＨＯＵＴはインバータ２２により反転されるので、これをゲートに受けるＮチャネルＭＯＳトランジスタ８は非導通状態となる。したがって、ＰチャネルＭＯＳトランジスタ４のゲートにはＮチャネルＭＯＳトランジスタ６を通じて“Ｌ”レベルが与えられ、ＰチャネルＭＯＳトランジスタ４は導通状態となりノードＮ３２の電位は内部昇圧電位Ｖｐｐに引き上げられる。ノードＮ３２にゲートが接続されているＰチャネルＭＯＳトランジスタ２は、これに応じて非導通状態となる。
【０１０７】
したがって、レベル変換回路３４の出力であるノードＮ３２の電位は“Ｈ”レベルに確定し、昇圧電位Ｖｐｐとなる。つまり、第１の内部制御信号ＨＯＵＴの“Ｈ”レベルが内部降圧電位Ｖｃｃから内部昇圧電位Ｖｐｐに変換される。この電位がインバータ２４，２６によってＮチャネルＭＯＳトランジスタ１８のゲート電極６０に入力され、そのゲート電位ＶＧは、０Ｖから内部昇圧電位Ｖｐｐに立上がる。これに応じてＮチャネルＭＯＳトランジスタ１８は導通し、出力端子ＤＱｒの電位を引き上げ始めるのは従来技術で説明した図１４の出力バッファ回路の場合と同様である。
【０１０８】
本発明の実施の形態１の場合では、時刻ｔ２において、同時に基板電位駆動回路３８によってＮチャネルＭＯＳトランジスタ１８の基板部（Ｐウェル領域７２）の電位が駆動される点で従来技術の出力バッファ回路の場合と異なる。以下、その動作について説明する。
【０１０９】
第１の内部制御信号ＨＯＵＴの立上がりに応じて、基板電位駆動回路３８において、ＮチャネルＭＯＳトランジスタ１４が導通状態となり、また、第１の内部制御信号ＨＯＵＴはインバータ２８によって反転されるので、これをゲートに受けるＮチャネルＭＯＳトランジスタ１６は非導通状態となる。したがって、ＰチャネルＭＯＳトランジスタ１２のゲートにはＮチャネルＭＯＳトランジスタ１４を通じて“Ｌ”レベルが与えられ、ＰチャネルＭＯＳトランジスタ１２は導通状態となり、ノードＮ３４の電位は外部電源電位Ｖｄｄに引き上げられる。ノードＮ３４にゲートが接続されているＰチャネルＭＯＳトランジスタ１０はこれに応じて非導通状態となる。
【０１１０】
したがって、レベル変換回路４０の出力であるノードＮ３４の電位は、“Ｈ”レベルに確定し、外部電源電位Ｖｄｄとなる。つまり、第１の内部制御信号ＨＯＵＴの“Ｈ”レベルが内部降圧電位Ｖｃｃから外部電源電位Ｖｄｄに変換される。この電位がインバータ３０，３２によってＮチャネルＭＯＳトランジスタ１８の基板部（Ｐウェル領域７２）に与えられ、その基板電位ＶＢは０Ｖから外部電源電位Ｖｄｄに立上がる。
【０１１１】
時刻ｔ３においては、半導体記憶装置外部にて出力端子ＤＱｒに接続される負荷容量がＮチャネルＭＯＳトランジスタ１８の導通により十分に充電され出力ＤＱｒの電位が安定した状態となる。
【０１１２】
さて、ここでｔ２〜ｔ３において、ＮチャネルＭＯＳトランジスタ１８が出力端子に供給する電流は式（１）で与えられるが、本発明の実施の形態１の場合では、ＮチャネルＭＯＳトランジスタ１８の基板部（Ｐウェル領域７２）の電位は、外部電源電位Ｖｄｄになるので基板バイアス効果の影響が、図１４の従来例の場合より小さく、その結果電流ＩDSを大きくすることが可能となる。その結果内部昇圧電位Ｖｐｐを従来以上に上げる必要がなくなる。
【０１１３】
さらには、図４において、基板電位ＶＢが外部電源電位ＶｄｄとなっているためＰウェル領域７２の電位は外部電源電位Ｖｄｄとなり、Ｎ型不純物領域５８との間が順方向となるため、この部分のＰＮ接合により、ＮチャネルＭＯＳトランジスタ１８とは別に、さらに電流を出力端子ＤＱｒに向けて供給することとなる。その結果、出力端子ＤＱｒから半導体記憶装置外部に向け、より大きな電流を供給することが可能となる。
【０１１４】
［実施の形態１の第１の変形例］
本発明の実施の形態１の第１の変形例の半導体記憶装置では、図３に示すＮチャネルＭＯＳトランジスタ１８とＮチャネルＭＯＳトランジスタ２０の基板部を電気的に分離する方法が実施の形態１の場合と異なる。
【０１１５】
図６は、実施の形態１の第１の変形例におけるＮチャネルＭＯＳトランジスタ１８，２０の断面構造を説明するための概念図である。
【０１１６】
図６では、Ｐ型シリコン基板７６上に形成されたＮウェル領域７４がＮチャネルＭＯＳトランジスタ１８の基板電位を与えているＰウェル領域７２と不純物領域６４，６６を介して接続されており、その電位が基板電位ＶＢとなっている点が実施の形態１の場合と異なる。
【０１１７】
この場合でも実施の形態１の場合と同様の効果が期待できる。
［実施の形態１の第２の変形例］
本発明の実施の形態１の第２の変形例も、第１の変形例と同様図３に示すＮチャネルＭＯＳトランジスタ１８とＮチャネルＭＯＳトランジスタ２０の基板部を電気的に分離する方法が異なる場合である。
【０１１８】
図７は、実施の形態１の第２の変形例におけるＮチャネルＭＯＳトランジスタ１８，２０の断面構造を説明するための概念図である。
【０１１９】
図７では、半導体記憶装置の基板にＮ型シリコン基板１２４を使用している。ＮチャネルＭＯＳトランジスタ２０，１８がそれぞれ形成されている領域であるＰウェル領域７０，７２はともにＮ型シリコン基板１２４上に設けられている。そして、Ｎ型シリコン基板１２４には、Ｎ型不純物領域１１８を通じて外部電源電位Ｖｄｄが供給されており、また、Ｐウェル領域７０にはＰ型不純物領域１０２を通じて、接地電位Ｖｓｓが供給されている。以上の点で、実施の形態１の場合と異なっている。
【０１２０】
この場合でも実施の形態１の場合と同様の効果が期待できる。
［実施の形態１の第３の変形例］
図８は、実施の形態１の第３の変形例におけるＮチャネルＭＯＳトランジスタ１８、２０の断面構造を説明するための概念図である。
【０１２１】
実施の形態１の第３の変形例の半導体記憶装置は、第１の変形例同様、図３に示すＮチャネルＭＯＳトランジスタ１８と、ＮチャネルＭＯＳトランジスタ２０の基板部とを電気的に分離する方法が異なる。
【０１２２】
具体的には、第３の変形例の半導体記憶装置は、以下の点で実施の形態１の場合と異なっている。
【０１２３】
図８では、第２のＮウェル領域７１がＰ型シリコン基板７６の主表面上に形成されている。そしてＮチャネルＭＯＳトランジスタ２０が形成されている領域であるＰウェル領域７０は、第２のＮウェル領域７１内に形成される。
【０１２４】
Ｐウェル領域７０内に形成されたＰ型不純物領域５５を介して、Ｐウェル領域７０には接地電位Ｖｓｓが与えられている。
【０１２５】
第２のＮウェル領域７１内にはＮ型不純物領域５３が形成されており、第２のＮウェル領域７１にはＮ型不純物領域５３を介して、外部電源電位Ｖｄｄまたは、接地電位Ｖｓｓが与えられている。
【０１２６】
この場合でも、実施の形態１の場合と同様の効果が期待できる。
なお、第２のＮウェル領域７１の電位を外部電源電位Ｖｄｄに固定する場合は、Ｎウェル領域７４と第２のＮウェル領域７１は、分離せず同一のＮウェル領域とすることも可能である。
【０１２７】
［実施の形態１の第４の変形例］
図９は、実施の形態１の第４の変形例におけるＮチャネルＭＯＳトランジスタ１８、２０の断面構造を説明するための概念図である。
【０１２８】
実施の形態１の第４の変形例の半導体記憶装置は、第１の変形例同様、図３に示すＮチャネルＭＯＳトランジスタ１８と、ＮチャネルＭＯＳトランジスタ２０の基板部とを電気的に分離する方法が異なる。
【０１２９】
具体的には、第４の変形例の半導体記憶装置は、以下の点で実施の形態１の場合と異なっている。
【０１３０】
図９では、第２のＮウェル領域７１がＰ型シリコン基板７６の主表面上に形成されている。そして、ＮチャネルＭＯＳトランジスタ２０が形成されている領域であるＰウェル領域７０は、第２のＮウェル領域７１内に形成される。
【０１３１】
Ｐウェル領域７０内に形成されたＰ型不純物領域５５を介して、Ｐウェル領域７０には、接地電位Ｖｓｓが与えられている。
【０１３２】
第２のＮウェル領域７１内には、Ｎ型不純物領域５３が形成されており、第２のＮウェル領域７１には、Ｎ型不純物領域５３を介して外部電源電位Ｖｄｄまたは、接地電位Ｖｓｓが与えられている。（以上は図８に示す第３の変形例と同じである。）
さらに、図９では、Ｐ型シリコン基板７６上に形成されたＮウェル領域７４がＮチャネルＭＯＳトランジスタ１８の基板電位を与えているＰウェル領域７２と、不純物領域６４、６６を介して接続されており、その電位は基板電位ＶＢとなっている。
【０１３３】
この場合でも、実施の形態１の場合と同様の効果が期待できる。
［実施の形態２］
本発明の実施の形態２の半導体記憶装置では、内部昇圧電位Ｖｐｐを発生する回路とともに外部電源からもその出力バッファ回路部分の出力トランジスタのゲートを充電する電流を供給し、内部昇圧電位Ｖｐｐの電圧を発生する回路の消費電流を抑えることを可能とすることを目的とする。
【０１３４】
図１０は、本発明の実施の形態２の半導体記憶装置に用いられる出力バッファ回路３０００の基本構成を示す回路図である。
【０１３５】
実施の形態２における半導体記憶装置の全体構成は実施の形態１の場合と同様であり、出力バッファ回路３０００は、図１におけるデータ出力バッファ１０４２の１ビット分として設けられ、入力信号としてクロック発生回路１０２２や入出力制御回路１０３８からの読出データをもとに生成された互いに相補な第１の内部信号ＨＯＵＴと第２の内部信号ＬＯＵＴとを受ける点は実施の形態１の場合と同様である。
【０１３６】
図１０を参照して、出力バッファ回路３０００は、出力端子ＤＱｒと、外部電源電位Ｖｄｄと出力端子ＤＱｒとの間に結合されるＮチャネルＭＯＳトランジスタ１７６と、接地電位Ｖｓｓと出力端子ＤＱｒとの間に結合されゲートに第２の内部制御信号ＬＯＵＴを受けるＮチャネルＭＯＳトランジスタ１７８と、第１の内部制御信号ＨＯＵＴを受けてその“Ｈ”レベルを内部昇圧電位Ｖｐｐにするレベル変換回路１８８と、レベル変換回路１８８の出力を受けるインバータ１８２と、インバータ１８２の出力である信号ＣＬＫ３を受けそれに応じて出力トランジスタであるＮチャネルＭＯＳトランジスタ１７６のゲート電位を制御するプレブースト回路１８６とを備える。
【０１３７】
レベル変換回路１８８は、第１の内部制御信号ＨＯＵＴをゲートに受けるＮチャネルＭＯＳトランジスタ１５６と、第１の内部制御信号ＨＯＵＴを受け、反転するインバータ１８０と、インバータ１８０の出力をゲートに受けるＮチャネルＭＯＳトランジスタ１５８を有する。
【０１３８】
ＮチャネルＭＯＳトランジスタ１５６、１５８のソースは、ともに接地電位Ｖｓｓに結合されている。
【０１３９】
レベル変換回路１８８は、内部昇圧電位ＶｐｐとＮチャネルＭＯＳトランジスタ１５６のドレインとの間に結合され、ゲートにＮチャネルＭＯＳトランジスタ１５８のドレインの電位を受けるＰチャネルＭＯＳトランジスタ１５２と、内部昇圧電位ＶｐｐとＮチャネルＭＯＳトランジスタ１５８のドレインとの間に結合され、ゲートにＮチャネルＭＯＳトランジスタ１５６のドレインの電位を受けるＰチャネルＭＯＳトランジスタ１５４をさらに有する。
【０１４０】
ＮチャネルＭＯＳトランジスタ１５８のドレインが接続されるノードＮ２はレベル変換回路１８８の出力となり、第１の内部制御信号ＨＯＵＴと同相で“Ｈ”レベルが内部昇圧電位Ｖｐｐとなる信号をインバータ１８２に対して出力する。
【０１４１】
プレブースト回路１８６は、第１の内部制御信号ＨＯＵＴをゲートに受けるＮチャネルＭＯＳトランジスタ１６４と、第１の内部制御信号ＨＯＵＴを受け、反転するインバータ１８４と、インバータ１８４の出力をゲートに受けるＮチャネルＭＯＳトランジスタ１６６を有する。
【０１４２】
ＮチャネルＭＯＳトランジスタ１６４、１６６のソースは、ともに接地電位Ｖｓｓに結合されている。
【０１４３】
プレブースト回路１８６は、外部電源ノードＶｄｄとＮチャネルＭＯＳトランジスタ１６４のドレインとの間に結合され、ゲートにＮチャネルＭＯＳトランジスタ１６６のドレインの電位を受けるＰチャネルＭＯＳトランジスタ１６０と、外部電源電位ＶｄｄとＮチャネルＭＯＳトランジスタ１６６のドレインとの間に結合され、ゲートにＮチャネルＭＯＳトランジスタ１６４のドレインの電位を受けるＰチャネルＭＯＳトランジスタ１６２をさらに有する。
【０１４４】
ＮチャネルＭＯＳトランジスタ１６６のドレインは第１の内部制御信号ＨＯＵＴと同相で“Ｈ”レベルが外部電源電位Ｖｄｄとなる信号ＣＬＫ２を出力する。
【０１４５】
一方、ＮチャネルＭＯＳトランジスタ１６４のドレインは第１の内部制御信号ＨＯＵＴと逆相で、“Ｈ”レベルが外部電源電位Ｖｄｄとなる信号ＣＬＫ１を出力する。
【０１４６】
プレブースト回路１８６は、信号ＣＬＫ１をゲートに受けプレブースト回路１８６の出力であるノードＮ１の電位と接地電位Ｖｓｓとの間に結合されるＮチャネルＭＯＳトランジスタ１７０と、内部昇圧電位ＶｐｐとノードＮ１の電位との間に結合され、ゲートに信号ＣＬＫ３を受けるＰチャネルＭＯＳトランジスタ１６８と、外部電源電位ＶｄｄとノードＮ１の電位との間に直列に結合され、それぞれゲートに内部昇圧電位Ｖｐｐおよび信号ＣＬＫ２を受けるＮチャネルＭＯＳトランジスタ１７２，１７４をさらに有する。
【０１４７】
図１１は、図１０に示す出力バッファ回路３０００に含まれるプレブースト回路１８６の動作を説明する動作波形図である。
【０１４８】
図１１を参照して、時刻ｔ１において内部制御信号ＨＯＵＴが“Ｌ”から“Ｈ”に立上がるとＮチャネルＭＯＳトランジスタ１６４は導通状態となり、信号ＣＬＫ１はそれに応じて時刻ｔ２に“Ｈ”から“Ｌ”へと立下がる。
【０１４９】
このとき、ＮチャネルＭＯＳトランジスタ１７０は非導通状態になり、ノードＮ１は接地電位Ｖｓｓから切り離される。
【０１５０】
次に、ＮチャネルＭＯＳトランジスタ１６６が非導通状態となり、ＰチャネルＭＯＳトランジスタ１６２が導通状態、ＰチャネルＭＯＳトランジスタ１６０が非導通状態となるので、信号ＣＬＫ２は時刻ｔ３に“Ｌ”から“Ｈ”へと立上がる。これに応じてＮチャネルＭＯＳトランジスタ１７４が導通状態となるのでノードＮ１の電位は立上がる。
【０１５１】
ＮチャネルＭＯＳトランジスタ１７２は内部昇圧電位Ｖｐｐをゲートに受けて外部電源電位ＶｄｄとＮチャネルＭＯＳトランジスタ１７４のドレインを結合しているので、ノードＮ１の電位は時刻ｔ３において外部電源電位Ｖｄｄ付近まで上昇する。しかし、このままでは出力トランジスタ１７６を駆動するのに十分な電位ではない。
【０１５２】
さらに時刻ｔ４において、レベル変換回路１８８、インバータ１８２が動作した結果として信号ＣＬＫ３が“Ｈ”から“Ｌ”へ立下がる。これに対応してＰチャネルＭＯＳトランジスタ１６８が導通状態となり、ノードＮ１の電位は、さらに内部昇圧電位Ｖｐｐまで上昇する。
【０１５３】
以上より、ノードＮ１の電位を上昇させる際、予めＮチャネルＭＯＳトランジスタ１７２、１７４を通じて外部電源からノードＮ１に電流を供給し、一定電位までノードＮ１の電位を供給させ、その後にＰチャネルＭＯＳトランジスタ１６８を通じて内部昇圧電位Ｖｐｐを与える昇圧電源からノードＮ１に電流供給されるので、内部昇圧電位Ｖｐｐを与える昇圧電源の消費電流が小さくできる。
【０１５４】
本発明者が実施した回路シミュレーションによると、１回のノードＮ１の立上がりに際して内部昇圧電位Ｖｐｐを与える昇圧電源から供給される電荷は本回路の適用により３．８ｐＣから３．０ｐＣに減少し、約２１％程度消費電流を下げる効果があることがわかった。この効果は全出力端子に対応する出力バッファ回路において期待できるものであるので、半導体記憶装置全体としては昇圧電位Ｖｐｐを発生する回路の低消費電流化に大きな効果を有し、内部昇圧電位Ｖｐｐを発生するチャージポンプ回路の小型化に貢献できる。
【０１５５】
また、プレブースト回路１８６は、ＮチャネルＭＯＳトランジスタ１７２の働きにより万一、昇圧電位Ｖｐｐが外部電源電位Ｖｄｄより低くなってしまった場合はそれに応じて外部電源からノードＮ１に供給される電流が制限されるので、実施の形態２の半導体記憶装置は信頼性が高いものとなる。
【０１５６】
［実施の形態３］
図１２は、実施の形態３の半導体記憶装置に用いられる出力バッファ回路４０００の基本構成を示す回路図である。
【０１５７】
実施の形態３の半導体記憶装置の全体構成は実施の形態１における半導体記憶装置の全体構成と同様であり、出力バッファ回路４０００は、図１におけるデータ出力バッファ１０４２の１ビット分として設けられ、入力信号として、クロック発生回路１０２２からの制御信号や入出力制御回路１０３８からの読出データをもとに生成された互いに相補な第１の内部信号ＨＯＵＴと第２の内部信号ＬＯＵＴとを受ける点は実施の形態１の場合と同じである。
【０１５８】
図１２の出力バッファ回路４０００は、図３の実施の形態１の出力バッファ回路とは出力トランジスタであるＮチャネルＭＯＳトランジスタ１８のゲート電圧を与えているインバータ２６に代えて実施の形態２におけるプレブースト回路１８６を設けた構成となっている点で実施の形態１の場合と異なる。
【０１５９】
図１２を参照して出力バッファ回路４０００は、出力端子ＤＱｒと、外部電源電位Ｖｄｄと出力端子ＤＱｒとの間に結合されるＮチャネルＭＯＳトランジスタ１８と、接地電位Ｖｓｓと出力端子ＤＱｒとの間に結合され、ゲートに第２の内部制御信号ＬＯＵＴを受けるＮチャネルＭＯＳトランジスタ２０と、第１の内部制御信号ＨＯＵＴを受けて、ＮチャネルＭＯＳトランジスタ１８のゲートを駆動する信号ＶＧを出力する駆動回路３６と、第１の内部制御信号ＨＯＵＴを受けてＮチャネルＭＯＳトランジスタ１８の基板部を駆動する信号ＶＢを出力する基板電位駆動回路３８とを備える。
【０１６０】
駆動回路３６は、第１の内部制御信号ＨＯＵＴの“Ｈ”レベルを内部降圧電位Ｖｃｃから内部昇圧電位Ｖｐｐにするレベル変換回路３４と、レベル変換回路３４の出力を受けるインバータ２４と、インバータ２４の出力を受けＮチャネルＭＯＳトランジスタ１８のゲートを駆動するプレブースト回路１８６を含む。
【０１６１】
レベル変換回路３４と基板電位駆動回路３８の構成は実施の形態１と同様であるので説明は繰返さない。
【０１６２】
この構成とすれば、実施の形態１と実施の形態２の双方の効果を同時に受けることができるので、基板バイアス効果を小さくでき、内部昇圧電位Ｖｐｐを高くすることを抑制しつつ、出力端子から十分な電流を供給できるとともに、内部昇圧電位Ｖｐｐを発生するチャージポンプ回路で消費される電流を減らすことができる。
【０１６３】
［実施の形態４］
図１３は、実施の形態４の半導体記憶装置に用いられる出力バッファ回路５０００の基本構成を示す回路図である。
【０１６４】
実施の形態４の半導体記憶装置の全体構成は実施の形態１における半導体記憶装置の全体構成と同様であり、出力バッファ回路５０００は、図１におけるデータ出力バッファ１０４２の１ビット分として設けられ、入力信号として、クロック発生回路１０２２からの制御信号や入出力制御回路１０３８からの読出データをもとに生成された互いに相補な第１の内部信号ＨＯＵＴと第２の内部信号ＬＯＵＴとを受ける点は実施の形態１の場合と同じである。
【０１６５】
図１３の出力バッファ回路５０００は、図３の実施の形態１の出力バッファ回路において、出力トランジスタであるＮチャネルＭＯＳトランジスタ１８のゲート電圧を与えているインバータ２６に代えて、プレブースト回路１８７を設けた構成となっている。そしてさらに、出力バッファ回路５０００では、プレブースト回路１８７は基板電位駆動回路３８中に含まれるレベル変換回路４０の出力信号を使用する構成となっている。このような構成とすることで実施の形態３に用いられる出力バッファ回路４０００と比べて素子数を低減している。
【０１６６】
図１３を参照して、出力バッファ回路５０００は、出力端子ＤＱｒと、外部電源電位Ｖｄｄと出力端子ＤＱｒとの間に結合されるＮチャネルＭＯＳトランジスタ１８と、接地電位Ｖｓｓと出力端子ＤＱｒとの間に結合され、ゲートに第２の内部制御信号ＬＯＵＴを受けるＮチャネルＭＯＳトランジスタ２０と、第１の内部制御信号ＨＯＵＴを受けＮチャネルＭＯＳトランジスタ１８のゲートの電位を駆動する駆動回路３６と、第１の内部制御信号ＨＯＵＴを受けＮチャネルＭＯＳトランジスタ１８の基板部の電位を駆動する基板電位駆動回路３８とを含む。
【０１６７】
基板電位駆動回路３８は、第１の内部制御信号ＨＯＵＴの“Ｈ”レベルを内部降圧電位Ｖｃｃから外部電源電位Ｖｄｄにするレベル変換回路４０と、レベル変換回路４０の出力を受ける直列に接続されインバータ３０、３２とを含む。駆動回路３４は、第１の内部制御信号ＨＯＵＴの“Ｈ”レベルを内部降圧電位Ｖｃｃから内部昇圧電位Ｖｐｐにするレベル変換回路３４と、レベル変換回路３４の出力を受けるインバータ２４と、インバータ２４の出力を受けるとともにレベル変換回路４０の出力を受けＮチャネルＭＯＳトランジスタ１８のゲートを駆動するプレブースト回路１８７とを含む。
【０１６８】
つまり、第１の内部制御信号ＨＯＵＴと同相であるレベル変換回路４０の出力信号ＣＬＫ２を基板駆動回路３８中のインバータ３０が受けるとともに、プレブースト回路１８７中のＮチャネルＭＯＳトランジスタ１７４がゲートに受ける。さらに、第１の内部制御信号ＨＯＵＴと逆相であるレベル変換回路４０の出力信号ＣＬＫ１をプレブースト回路１８７中のＮチャネルＭＯＳトランジスタ１７０がゲートに受ける構成となっている。
【０１６９】
レベル変換回路３４４０と、基板電位駆動回路３８の個別の構成は実施の形態１と同様であり、また、プレブースト回路１８７に含まれるＭＯＳトランジスタ１６８〜１７４の構成は、実施の形態２におけるプレブースト回路１８６と同様であるので説明は繰返さない。
【０１７０】
図１３の構成とすれば、実施の形態１と実施の形態２の双方の効果を同時に奏することができるので、基板バイアス効果を小さくでき、内部昇圧電位Ｖｐｐを高くすることを抑制しつつ、十分な電流を供給できるとともに内部昇圧電位Ｖｐｐを発生するチャージポンプ回路で消費される電流を減らすことができる。
【０１７１】
さらに、実施の形態３と比べて素子数を低減しているため半導体記憶装置のチップサイズをより小さくすることができる。
【０１７２】
【発明の効果】
以上のように、請求項１記載の半導体記憶装置は、出力バッファ回路の出力トランジスタが電流を供給する際に、出力トランジスタの基板部の電位を適切に制御することにより出力トランジスタのしきい値電圧の増加を防ぎ、出力トランジスタの出力電流をより大きくすることができる。
【０１７３】
また、請求項１記載の半導体記憶装置は、さらに出力バッファ回路の出力トランジスタが電流を供給する際に出力トランジスタの基板部の電位を、基板バイアス効果を小さくするように与えることにより、出力トランジスタのしきい値電圧の増加を防ぎ、出力トランジスタの出力電流をより大きくすることができる。
【０１７４】
請求項２記載の半導体記憶装置は、出力バッファ回路の出力トランジスタが電流を供給する際に出力トランジスタの基板部の電位を、基板バイアス効果を小さくするように与えることにより、出力トランジスタのしきい値電圧の増加を防ぎ、出力トランジスタの出力電流をより大きくすることができる。
【０１７６】
請求項３記載の半導体記憶装置は、請求項１に係る半導体記憶装置が奏する効果に加えて、接地ノード側に出力端子の電位を駆動できるので、“Ｈ”，“Ｌ”レベルを出力端子に出力可能である。
【０１８２】
請求項４記載の半導体記憶装置は、出力端子より“Ｈ”レベルを出力する際に出力トランジスタのゲートを駆動する電流を内部昇圧電位Ｖｐｐ発生回路とともに外部電源からも供給する。そのため内部昇圧電位Ｖｐｐ発生回路での消費電流を小さくできる。
【０１８５】
請求項５記載の半導体記憶装置は、請求項３記載の半導体記憶装置が奏する効果に加えて、出力端子より“Ｈ”レベルを出力する際に出力トランジスタのゲートを駆動する電流を内部昇圧電位Ｖｐｐ発生回路とともに外部電源からも供給する。そのため内部昇圧電位Ｖｐｐ発生回路での消費電流を小さくできる。
【０１８７】
請求項８記載の半導体記憶装置は、請求項１記載の半導体記憶装置が奏する効果に加えて、出力端子より“Ｈ”レベルを出力する際に出力トランジスタのゲートを駆動する電流を内部昇圧電位Ｖｐｐ発生回路とともに外部電源からも供給する。そのため内部昇圧電位Ｖｐｐ発生回路での消費電流を小さくできる。また、プレブースト回路中に含まれるレベル変換部と基板駆動回路中に含まれるレベル変換回路とを共用する構成となっているので、回路素子数が低減できる。
【図面の簡単な説明】
【図１】  本発明の半導体記憶装置１０００の全体構成を示す概略ブロック図である。
【図２】  図１の半導体記憶装置１０００における内部電源１０５４の詳細を示す回路図である。
【図３】  本発明の実施の形態１における出力バッファ回路２０００の回路図である。
【図４】  図３の出力バッファ回路２０００の出力トランジスタ部の実施の形態１における断面構造を説明するための概念図である。
【図５】  図３の出力バッファ回路２０００の動作を説明する動作波形図である。
【図６】  図３の出力バッファ回路２０００の出力トランジスタ部の実施の形態１の第１の変形例における断面構造を説明するための概念図である。
【図７】  図３の出力バッファ回路２０００の出力トランジスタ部の実施の形態１の第２の変形例における断面構造を説明するための概念図である。
【図８】  図３の出力バッファ回路２０００の出力トランジスタ部の実施の形態１の第３の変形例における断面構造を説明するための概念図である。
【図９】  図３の出力バッファ回路２０００の出力トランジスタ部の実施の形態１の第４の変形例における断面構造を説明するための概念図である。
【図１０】  本発明の実施の形態２における出力バッファ回路３０００の回路図である。
【図１１】  図１０の出力バッファ回路３０００の動作を説明する動作波形図である。
【図１２】  本発明の実施の形態３における出力バッファ回路４０００の回路図である。
【図１３】  本発明の実施の形態４における出力バッファ回路５０００の回路図である。
【図１４】  従来の半導体記憶装置における出力バッファ回路の回路図である。
【図１５】  図１４の出力バッファ回路の出力トランジスタ部の断面構造を説明するための概念図である。
【図１６】  図１４の出力バッファ回路の動作を説明する動作波形図である。
【図１７】  従来のプレブースト回路の回路図である。
【図１８】  図１７のプレブースト回路の断面構造を説明するための概念図である。
【符号の説明】
１８，２０，１７６，１７８，２１０，２１２  ＮチャネルＭＯＳトランジスタ、３４，４０，１８８，２２０  レベル変換回路、３６  駆動回路、３８  基板電位駆動回路、１８６  プレブースト回路、１０００  半導体記憶装置、２０００，３０００，４０００  出力バッファ回路。
【図１】
0004306821.tif 000002
【図２】
0004306821.tif 000003
【図３】
0004306821.tif 000004
【図４】
0004306821.tif 000005
【図５】
0004306821.tif 000006
【図６】
0004306821.tif 000007
【図７】
0004306821.tif 000008
【図８】
0004306821.tif 000009
【図９】
0004306821.tif 000010
【図１０】
0004306821.tif 000011
【図１１】
0004306821.tif 000012
【図１２】
0004306821.tif 000013
【図１３】
0004306821.tif 000014
【図１４】
0004306821.tif 000015
【図１５】
0004306821.tif 000016
【図１６】
0004306821.tif 000017
【図１７】
0004306821.tif 000018
【図１８】
0004306821.tif 000019