(57)【特許請求の範囲】
【請求項１】
パワーデバイスを駆動するために設けられた一対のスイッチング素子を制御する制御信号を出力する装置であって、
レベルシフトされた第１の信号を生成する第１のトランジスタと、該第１のトランジスタと並列に設けられ、レベルシフトされた第２の信号を生成する第２のトランジスタとからなるレベルシフト回路と、
該レベルシフト回路からの第１及び第２の信号に基いて前記制御信号を出力するＴ型フリップフロップ回路と、
該Ｔ型フリップフロップ回路の前段に設けられた論理回路とを備え、
該論理回路は、前記レベルシフト回路から第１の信号と第２の信号を入力し、該第１及び第２の信号の排他的論理和演算を行ない、その演算結果を前記Ｔ型フリップフロップ回路の入力に伝達する
ことを特徴とする信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパワーデバイスの駆動装置に使用され、dv/dt過渡信号による誤動作を防止するための信号処理装置に関する。
【０００２】
【従来の技術】
図５に、従来のパワーデバイスの駆動回路の構成を示す。駆動回路は、ＩＧＢＴやＭＯＳＦＥＴ等のパワーデバイス（図示せず）に接続され、そのパワーデバイスを駆動するための制御信号を生成する、一対の電界効果トランジスタＴ１１、Ｔ１２からなる出力部を有する。駆動回路は、その出力部のトランジスタＴ１１、Ｔ１２を制御する制御信号を生成するために、ＲＳ型フリップフロップ３、インバータＶ１、Ｖ２、抵抗Ｒ１、Ｒ２、及び、高耐圧電界効果トランジスタ（以下「ＨＮＭＯＳトランジスタ」という。）Ｔ１、Ｔ２を備える。トランジスタＴ１１、Ｔ１２は駆動回路の出力部を構成する。
【０００３】
パワーデバイスを制御する高電位側信号はパルス状のオン信号、オフ信号であり、高耐圧電界効果トランジスタ（以下「ＨＮＭＯＳトランジスタ」という。）Ｔ１、Ｔ２に入力されて、高電位にレベルシフトさせて伝達される。その伝達された信号は、出力部のトランジスタＴ１１、Ｔ１２のスイッチングを制御し、出力部に接続されるパワーデバイスを制御する。
【０００４】
具体的には、パワーデバイスをオンさせるときは、トランジスタＴ１１をオンさせるようにＨＮＭＯＳトランジスタＴ２が制御され、パワーデバイスをオフさせるときは、ＨＮＭＯＳトランジスタＴ１２をオンさせるようにＨＮＭＯＳトランジスタＴ１が制御される。そのようにＨＮＭＯＳトランジスタＴ１、Ｔ２が制御されることにより、ＲＳ型フリップフロップ３の状態が変化し、トランジスタＴ１１、Ｔ１２に対する制御信号が生成される。
【０００５】
図６は図５に示す駆動回路において、オン、オフ信号に対するＲＳ型フリップフロップ３の状態を示した図である。ここで、オン（ＯＮ）信号は抵抗Ｒ２とトランジスタＴ２により与えられ、オフ（ＯＦＦ）信号は抵抗Ｒ１とトランジスタＴ１により与えられる。モード１はオン信号がアクティブのときのＲＳ型フリップフロップ３の状態を、モード２はオフ信号がアクティブのときのＲＳ型フリップフロップ３の状態を示している。ここで、モード３においては、ＲＳ型フリップフロップ３の入力がともに「Ｈｉｇｈ」（以下「Ｈ」と略す。）信号が入力されているため、その出力Ｑが不定となる（一般にＲＳ型フリップフロップのセット入力、リセット入力に同時に「Ｈ」信号を入力するのは禁止されており、このような入力は予測不可能な動作を起こす。）。すなわち、モード３は誤動作のときのＲＳ型フリップフロップの状態を示している。
【０００６】
【発明が解決しようとする課題】
高電位側信号は、パワーデバイスのスイッチング状態によって高電位側グランドライン２３に速いdv/dt過渡信号を発生させることがある。
【０００７】
ＨＮＭＯＳトランジスタＴ１、Ｔ２のドレイン-ソース間には寄生容量が存在するため、この寄生容量とdv/dt過渡信号の積で得られる電流（以下「dv/dt電流」という。）が同時にＨＮＭＯＳトランジスタＴ１、Ｔ２に流れる。また、ＨＮＭＯＳトランジスタＴ１、Ｔ２に流れるdv/dt電流は通常スイッチング時に流れる電流と同レベルであるため、抵抗Ｒ１、Ｒ２に同時に電圧降下が生じ、ＲＳ型フリップフロップ３のセット入力、リセット入力に同時に「Ｈ」信号が与えられ、誤動作を発生させる。すなわち、図６のモード３に示すように、ＯＮ信号、ＯＦＦ信号が同時に「Ｌｏｗ」（以下「Ｌ」と略す。）になり、ＲＳ型フリップフロップ３のセット入力、リセット入力に同時に「Ｈ」信号が与えられると、その出力Ｑは予測不可能な値となる。
【０００８】
本発明は上記課題を解決すべくなされたものであり、その目的とするところは、簡易な構成でdv/dt過渡信号による誤動作を防止できる信号処理装置を提供することにある。
【００１０】
本発明に係る信号処理装置は、パワーデバイスを駆動するために設けられた一対のスイッチング素子を制御する制御信号を出力する装置であって、レベルシフト回路と、Ｔ型フリップフロップ回路と、論理回路とからなる。レベルシフト回路は、レベルシフトされた第１の信号を生成する第１のトランジスタと、第１のトランジスタと並列に設けられ、レベルシフトされた第２の信号を生成する第２のトランジスタとからなる。Ｔ型フリップフロップ回路は、レベルシフト回路からの第１及び第２の信号に基いて制御信号を出力する。論理回路は、Ｔ型フリップフロップ回路の前段に設けられ、レベルシフト回路から第１の信号と第２の信号を入力し、第１及び第２の信号の排他的論理和演算を行ない、その演算結果をＴ型フリップフロップ回路の入力に伝達する。
【００１１】
【発明の実施の形態】
以下添付の図面を参照して、本発明に係る信号処理装置の実施の形態を詳細に説明する。
【００１２】
実施の形態１．
図１に本発明に係る信号処理装置の回路構成を示す。信号処理装置はパワーデバイスを駆動するための装置であって、電源ライン２１と、高圧側のグランドライン２３との間に直列に接続された一対の電界効果トランジスタからなるスイッチング素子Ｔ１１、Ｔ１２により構成される出力部を備える。出力部にはＩＧＢＴやＭＯＳＦＥＴ等からなるパワーデバイスが接続される。
【００１３】
信号処理装置は、高圧側電源ライン２１と低圧側グランドライン２５との間に、抵抗Ｒ１とＨＮＭＯＳトランジスタＴ１の第１のハーフブリッジと、抵抗Ｒ２とＨＮＭＯＳトランジスタＴ２の第２のハーフブリッジとを有する。第１のハーフブリッジにおいて、ＨＮＭＯＳトランジスタＴ１にはパワーデバイスをオフさせるための低電位信号が入力され、これがＨＮＭＯＳトランジスタＴ１と抵抗Ｒ１により高電位にレベルシフトされる。以下、このパワーデバイスをオフさせるためのレベルシフトされた制御信号を「オフ（ＯＦＦ）信号」という。また、第２のハーフブリッジにおいて、ＨＮＭＯＳトランジスタＴ２にはパワーデバイスをオンさせるための低電位信号が入力され、これがＨＮＭＯＳトランジスタＴ２と抵抗Ｒ２により高電位にレベルシフトされる。以下、このパワーデバイスをオンさせるためのレベルシフトされた信号を「オン（ＯＮ）信号」という。このように第１のハーフブリッジと第１のハーフブリッジはレベルシフト回路を構成する。
【００１４】
出力部に接続されたパワーデバイスをオンさせるときはスイッチング素子Ｔ１１をオンに、スイッチング素子Ｔ１２をオフする。このためには、ＨＮＭＯＳトランジスタＴ２をオンし、ＨＮＭＯＳトランジスタＴ１をオフする。これにより、オン信号は「Ｌ」（アクティブ）に、オフ信号は「Ｈ」になる。一方、パワーデバイスをオフさせるときはスイッチング素子Ｔ１１をオフに、スイッチング素子Ｔ１２をオンする。このためには、ＨＮＭＯＳトランジスタＴ１をオンし、ＨＮＭＯＳトランジスタＴ２をオフする。これにより、オン信号は「Ｈ」に、オフ信号は「Ｌ」（アクティブ）になる。
【００１５】
信号処理装置は、オン信号及びオフ信号においてdv/dt電流の発生による誤信号を除去するフィルタ回路２２を備える。フィルタ回路２２は、インバータＶ１〜Ｖ６、ＮＡＮＤゲートＮ１、Ｎ２及びＲＳ型フリップフロップ１１から構成される。
【００１６】
フィルタ回路２２において、インバータＶ１にはオン信号が、インバータＶ２にはオフ信号が入力される。ＮＡＮＤゲートＮ１には、インバータＶ３を介したインバータＶ１の出力と、インバータＶ２の出力とが入力される。ＮＡＮＤゲートＮ１の出力はインバータＶ５を介してＲＳ型フリップフロップ１１のリセット入力Ｒに入力される。ＮＡＮＤゲートＮ２にはインバータＶ４を介したインバータＶ２の出力と、インバータＶ１の出力とが入力される。ＮＡＮＤゲートＮ２の出力はインバータＶ６を介してＲＳ型フリップフロップ１１のセット入力Ｓに入力される。
【００１７】
以上のように構成されるフィルタ回路２２は、ＲＳ型フリップフロップ１１の前段の論理回路が、オン信号とオフ信号が互いに逆位相のときのみ、正常に後段のＲＳ型フリップフロップ１１のへ伝達され、同相である場合は除去されるように構成されている。つまり、論理回路は、オン信号及びオフ信号のＲＳ型フリップフロップ１１への伝達において、オン信号とオフ信号のＡＮＤ演算を行なうことにより、一方の信号の伝達を、一方の信号と逆相となる他方の信号によって制御している。したがって、レベルシフト回路においてdv/dt電流によって発生する誤信号は、オン信号とオフ信号が同相信号となることから、このような論理回路によって除去され、後段のＲＳ型フリップフロップ１１へは伝達されることがない。
【００１８】
次に信号処理装置の動作を図２を用いて説明する。
図２は、上記の信号処理装置におけるオン（ＯＮ）信号とオフ（ＯＦＦ）信号に対する各ノードの状態を示した図である。図２において、モード１は、出力部に接続されるパワーデバイスをオンさせる（すなわち、トランジスタＴ１１をオンさせ、トランジスタＴ１２をオフさせる）ときの動作を示す。モード２は、出力部に接続されるパワーデバイスをオフさせる（すなわち、トランジスタＴ１１をオフさせ、トランジスタＴ１２をオンさせる）ときの動作を示す。モード３はdv/dt電流により、オン信号とオフ信号がともにアクティブとなる誤信号が発生したときの動作を示す。
【００１９】
図２に示すように、モード１において、ＨＮＭＯＳトランジスタＴ２がオンしてオン信号が「Ｌ」となり、ＨＮＭＯＳトランジスタＴ１がオフしてオフ信号が「Ｈ」となる。これにより、ＮＡＮＤゲートＮ１の出力は「Ｈ」に、ＮＡＮＤゲートＮ２の出力は「Ｌ」になるため、ＲＳ型フリップフロップ１１のリセット入力Ｒには「Ｌ」が、セット入力Ｓには「Ｈ」が入力され、出力Ｑから「Ｈ」が出力される。
【００２０】
モード２においては、ＨＮＭＯＳトランジスタＴ１がオンしてオフ信号が「Ｌ」となり、ＨＮＭＯＳトランジスタＴ２がオフしてＯＮ信号が「Ｈ」となる。これにより、ＮＡＮＤゲートＮ２の出力は「Ｈ」に、ＮＡＮＤゲートＮ１の出力は「Ｌ」になるため、ＲＳ型フリップフロップ１１のセット入力Ｓには「Ｌ」が、リセット入力Ｒには「Ｈ」が入力され、出力Ｑから「Ｌ」が出力される。
【００２１】
正常時においては信号処理装置は以上に示したように動作する。次に、dv/dt過渡電圧によりdv/dt電流が発生したときの動作（モード３）を説明する。
【００２２】
図２に示すモード３において、dv/dt電流の発生によりＨＮＭＯＳトランジスタＴ１、Ｔ２の双方がオンすると、オン信号、オフ信号の双方が「Ｌ」となる。これにより、ＮＡＮＤゲートＮ１には、インバータＶ３を介して「Ｌ」が、インバータＶ２を介して「Ｈ」が入力され、ＮＡＮＤゲートＮ１は「Ｈ」を出力する。一方、ＮＡＮＤゲートＮ２には、インバータＶ１を介して「Ｈ」が、インバータＶ４を介して「Ｌ」が入力され、ＮＡＮＤゲートＮ２は「Ｈ」を出力する。よって、ＲＳ型フリップフロップ１１のセット入力Ｓ及びリセット入力Ｒはともに「Ｌ」となる。このため、ＲＳ型フリップフロップ１１の出力は変化しない。このように、dv/dt電流の発生によりＨＮＭＯＳトランジスタＴ１、Ｔ２の双方がオンした場合であっても、ＲＳ型フリップフロップ１１のセット入力Ｓ及びリセット入力Ｒはともに「Ｌ」に制御され、ＲＳ型フリップフロップ１１への禁じられた組み合わせの信号の入力を防止できる。これにより、ＲＳ型フリップフロップ１１の不定出力を防止でき、誤動作を防止できる。
【００２３】
以上のように、本実施形態の信号処理装置によれば、フィルタ回路２２において、オン信号とオフ信号が同相のときはＲＳ型フリップフロップ１１へそれらの信号を伝達させないため、レベルシフト回路においてdv/dt電流により生じた誤信号を除去でき、誤動作を防止できる。さらに、一般的な低電位時のノイズ等によって同相の信号が入力される場合にも同様の効果がある。
【００２４】
実施の形態２．
図３に信号処理装置の別の構成を示す。本実施形態の信号処理装置は、dv/dt電流の発生による誤信号を除去するフィルタ回路の構成が実施の形態１のものと異なる。すなわち、本実施形態のフィルタ回路２２ｂは、実施の形態１のフィルタ回路２２において、ＲＳ型フリップフロップ１１のかわりに、ＮＯＲゲートＮ３、インバータＶ７及びＴ型フリップフロップ１２の直列回路を備える。なお、Ｔ型フリップフロップ１２の端子Ｒには初期設定用のリセット信号（ＵＶ）が入力される。
【００２５】
フィルタ回路２２ｂにおいて、ＮＯＲゲートＮ３の前段の回路は実施の形態１におけるフィルタ回路２２の構成と同様である。インバータＶ５、Ｖ６からの出力信号をＮＯＲゲートＮ３に収束させることにより、それらの信号が排他的論理和演算（以下「ＥＸＯＲ演算」という。）される。そのＥＸＯＲ演算された信号をＴ型フリップフロップ１２に伝達させる。
【００２６】
図４に、本実施形態の信号処理装置の各動作モードにおける、オン（ＯＮ）信号とオフ（ＯＦＦ）信号に対する各ノードの状態を示す。同図において、モード１は、出力部に接続されるパワーデバイスをオンさせるときの動作を示す。モード２は、出力部に接続されるパワーデバイスをオフさせるときの動作を示す。モード３ないしモード５はdv/dt電流により誤信号が発生したときの動作を示す。
【００２７】
モード３はオン信号、オフ信号が同じタイミングで「Ｌ」となるような誤信号が発生したときの各ノードの状態を示している。このモード３においては、ＮＯＲゲートＮ３の２つの入力はともに「Ｌ」となるため、Ｔ型フリップフロップ１２の入力Ｔは「Ｌ」となり、その出力状態に変化はない。つまり、誤信号による誤動作は生じない。
【００２８】
モード４及びモード５は、オン信号、オフ信号がともに「Ｌ」となるタイミングに遅延（ずれ）がある場合の各ノードの信号状態を示している。モード４及びモード５のいずれの場合であっても、Ｔ型フリップフロップ１２の入力Ｔへの入力信号として、オン信号とオフ信号とが逆相となる各期間においてパルス信号が生成される。このように生成される偶数個のパルス信号によりＴ型フリップフロップ１２の出力Ｑは正常時と同様の値に制御される。つまり、誤信号によりＴ型フリップフロップ１２の出力Ｑは一時的に「Ｈ」になるが、その後すぐに「Ｌ」に制御される。この「Ｈ」を出力する期間はノイズレベルのごく短い期間であるため、パワーデバイスの動作に影響はない。このように、誤信号により誤動作が発生したときでも、即座にＴ型フリップフロップ１２の出力を正常時の出力状態に制御するため、Ｔ型フリップフロップ１２を誤動作のままラッチすることを防止できる。
【００２９】
以上のように、本実施形態の信号処理装置によれば、オン信号とオフ信号をＥＸＯＲ演算することによりそれらの信号が同相のとき、及び、誤信号においてバラツキによる遅延がある時でも、dv/dt電流により発生する誤信号を除去でき、誤動作を防止できる。また、一般的な低電位時のノイズ等によりオン信号とオフ信号が同相で入力される場合についても同様の効果がある。
【００３１】
【発明の効果】
本発明の信号処理装置によれば、論理回路において二つの入力信号の排他的論理和演算を行なうことにより、dv/dt過渡信号によって誤信号が発生した場合でも、誤動作を確実に防止でき、特に、第１の信号と第２の信号間に遅延のある誤信号が生じた場合でも、誤動作を確実に防止できる。
【図面の簡単な説明】
【図１】  本発明に係る信号処理装置の実施の形態１の構成図。
【図２】  実施の形態１の信号処理装置における各モードに対する各ノードの信号状態を示した図。
【図３】  本発明に係る信号処理装置の実施の形態２の構成図。
【図４】  実施の形態２の信号処理装置における各モードに対する各ノードの信号状態を示した図。
【図５】  従来の信号処理装置の構成図。
【図６】  従来の信号処理装置における各モードに対する各ノードの信号状態を示した図。
【符号の説明】
１１  ＲＳ型フリップフロップ、  １２  Ｔ型フリップフロップ、  ２１  電源ライン、  ２２，２２ｂ  フィルタ回路、  ２３  高圧側グランドライン、  ２５  低圧側グランドライン、  Ｎ１〜Ｎ２  ＮＡＮＤゲート、  Ｔ１，Ｔ２  ＨＮＭＯＳトランジスタ、  Ｔ１１，Ｔ１２  スイッチング素子（ＮＭＯＳトランジスタ）、  Ｖ１〜Ｖ７  インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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