(57)【特許請求の範囲】
【請求項１】
第１の不純物元素を第１の濃度で含む基板と、前記基板上に形成され、前記第１の不純物元素を前記第１の濃度よりも低い第２の濃度で含むエピタキシャル層とよりなるエピタキシャル基板上への半導体装置の製造方法において、
前記エピタキシャル基板中、前記基板と前記エピタキシャル層との界面近傍の領域に、前記第１の不純物元素とは逆導電型の第２の不純物元素を、イオン注入により導入し、高抵抗領域を形成する工程を含み、
前記エピタキシャル層中には、サージ電流が入来した場合にターンオンし、サージ電流を接地へと逃がす静電破壊防止用の保護回路が形成されていることを特徴とする半導体装置の製造方法。
【請求項２】
前記イオン注入工程は、前記第２の不純物元素を、前記第２の不純物元素を導入する領域にキャリアの枯渇が生じるようなドーズ量で導入することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記イオン注入工程は、前記第２の不純物元素が前記基板と前記エピタキシャル層との界面近傍の深さに導入されるような加速エネルギで行われることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記イオン注入工程は、前記第２の不純物元素が、前記基板と前記エピタキシャル層との界面近傍で、しかも前記界面よりも浅い領域に導入されるように実行されることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【請求項５】
前記イオン注入工程は、前記第２の不純物元素を導入する領域において、前記第２の不純物元素の濃度が前記第１の不純物元素の濃度よりも高くなるようなドーズ量で実行されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記イオン注入工程は、前記エピタキシャル層上に形成したレジストマスクを使って、局所的に実行されることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置の製造方法。
【請求項７】
さらに、前記エピタキシャル層上の、前記第２の不純物元素が導入された領域上に、前記静電破壊防止用の保護回路を形成する工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記静電破壊防止用の保護回路は、サージ電圧が印加された場合に導通するラテラルバイポーラトランジスタを含むことを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に関し、特に半導体基板上に半導体層をエピタキシャル成長させた、いわゆるエピタキシャル基板を有する半導体装置の製造方法に関する。
微細化技術の進歩により、半導体装置の微細化は年々進行しているが、最近のいわゆるサブハーフミクロンデバイスでは、市販されている高品質Ｓｉ基板に含まれる低密度の結晶欠陥でさえも動作に悪影響をおよぼすので、かかるＳｉ基板上にＳｉ層をエピタキシャルに成長し、その上に半導体装置を形成するようになりつつある。
【０００２】
特に従来のＳｉ基板では、ＣＭＯＳ素子を形成した場合に、基板中にＣＭＯＳ素子の拡散領域を含む寄生サイリスタが形成されるのが避けられないが、かかる寄生サイリスタは雑音等により容易にラッチアップしてしまい、半導体装置の正常な動作が妨げられる。かかるラッチアップは、基板上の拡散領域が近接して形成される微細化された半導体装置において特に顕著に現れるが、前記エピタキシャル基板を使うと、かかるラッチアップの問題を効果的に抑止することが可能になる。また、エピタキシャル基板を使うことにより、形成される半導体装置のリーク電流特性も大きく向上する。
【０００３】
【従来の技術】
図１は、かかるエピタキシャル基板による、ＣＭＯＳ集積回路のラッチアップの防止の原理を示す。
図１を参照するに、ｐ+ 型のＳｉ基板１上にはｐ型のＳｉ層１Ａがエピタキシャルに形成され、前記Ｓｉ層１Ａ上にはｎチャネルＭＯＳトランジスタＴ1 のソース領域あるいはドレイン領域となる拡散領域３および５が形成される。さらに前記Ｓｉ層１Ａ中には前記ｎチャネルＭＯＳトランジスタＴ1 に隣接してｎ型ウェル２が形成され、前記ウェル２中にはｐチャネルＭＯＳトランジスタＴ2 のソース領域あるいはドレイン領域となる拡散領域４および６が形成される。
【０００４】
さらに、図１のＣＭＯＳ集積回路では、前記ＭＯＳトランジスタＴ1 のチャネル領域に対応して、Ｓｉエピタキシャル層１Ａ上にゲート絶縁膜７とゲート電極９とが形成され、さらに前記ｎ型ウェル２上には、前記ＭＯＳトランジスタＴ2 のチャネル領域に対応して、ゲート絶縁膜８とゲート電極１０とが形成される。さらに、前記Ｓｉエピタキシャル層１Ａおよび前記ｎ型ウェル２の電位を安定化するため、前記層１Ａ中およびウェル２中には、それぞれｐ+ 型拡散領域１１およびｎ+ 型拡散領域１２が形成される。
【０００５】
かかる構成では、ｐ型Ｓｉエピタキシャル層１Ａ自体をベース、ｎ+ 型拡散領域３をエミッタ、ｎウェル２をコレクタとする寄生ｎｐｎバイポーラトランジスタ１３と、ｎ型ウェル２自体をベース、ｐ+ 型拡散領域４をエミッタ、ｐ型Ｓｉエピタキシャル層１Ａをコレクタとする寄生ｐｎｐバイポーラトランジスタ１４とよりなる寄生サイリスタが形成されるが、Ｓｉ層１Ａの下に低抵抗のｐ+ 型Ｓｉ基板１を配設することにより、トランジスタ１３のベース−エミッタ間の抵抗Ｒ１が減少し、トランジスタ１３、従って寄生サイリスタがオンしにくくなる。これは、前記低抵抗Ｓｉ基板１が、トランジスタ１３のベースとエミッタとの間に、低抵抗の電流路を形成するためである。
【０００６】
【発明が解決しようとする課題】
一方、一般に半導体集積回路では、電圧サージが内部素子に印加されこれが静電破壊するのを防止するために、基板の一部に保護回路を形成することが多い。かかる保護回路は一般に入出力パッド近傍に形成されることが多いが、エピタキシャル基板上に形成された半導体集積回路では、エピタキシャル層の下に低抵抗Ｓｉ基板が存在する場合には、電圧サージが印加されても前記保護回路がオンしにくく、このため内部素子に電荷が蓄積されやすい。かかる電荷は局所的に放電し、熱破壊を生じる。
【０００７】
図２は、従来の半導体集積回路で使われている保護回路を、図１のエピタキシャル基板に適用した例を示す。ただし、図２中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図２を参照するに、前記ｐ- 型Ｓｉエピタキシャル層１Ａ中にはｐ型ウェル２１が形成され、前記ｐ型ウェル２１中には、外部端子２０にライン２０ａを介して接続されたｎ+ 型拡散領域２１Ａと、別のｎ+ 型拡散領域２１Ｂとが、間にフィールド酸化膜２２を挟んで形成され、前記拡散領域２１Ｂは接地される。さらに、前記ｐ型ウェル２１中にはウェル２１の電位を接地電位に保持するため、接地されたｐ型拡散領域２１Ｃが形成される。前記外部端子２０に入来した信号は、いったんライン２０ａを介して前記拡散領域２１Ａに到達した後、図示を省略した内部回路に、別のライン２０ｂを介して伝達される。前記内部回路は、例えば図１に示すＣＭＯＳ回路であってもよい。
【０００８】
図２の保護回路では、ｐ型ウェル２１中に、ｎ+ 型拡散領域２１Ｂをエミッタ、ｎ+ 型拡散領域２１Ａをコレクタとするラテラルバイポーラトランジスタ２１ａが形成されるが、前記外部端子２０にに大きな正のサージが印加されると前記ラテラルバイポーラトランジスタ２１ａは導通し、前記サージを接地に逃がす。一方、前記外部端子に大きな負のサージが印加されると、前記ｎ+ 型拡散領域２１Ａとｐ型ウェル２１との間のｐｎ接合は順方向バイアスされ、サージは拡散領域２１Ａからウェル２１を通り、さらに拡散領域２１Ｃを通って接地へと逃がされる。
【０００９】
一方、このようにエピタキシャル基板上に図２の保護回路を形成した場合、内部回路を構成する半導体装置のＥＳＤ（electrostatic discharge)が著しく劣化することが見出された。
これは、図３に示すように、前記エピタキシャル層１Ａ上に半導体集積回路を形成する際に、熱処理の結果高濃度にドープされた低抵抗基板１からｐ型ドーパントがエピタキシャル層１Ａに拡散し、その結果エピタキシャル層１Ａ中の不純物濃度が増大することに起因すると考えられる。すなわち、前記エピタキシャル層１Ａ中の不純物濃度が増大するとエピタキシャル層１Ａの抵抗値が減少し、前記ラテラルバイポーラトランジスタ２１ａのベースとエミッタとは接続された状態に近くなる。このため、前記外部端子２０に大きな正電圧サージが印加されてもトランジスタ２１ａのターンオンは生じにくくなり、サージは散逸されることなく保護回路および内部回路に印加され、これを静電破壊する。さらに、サージに伴う電荷は前記拡散領域２１Ａに蓄積され、ラテラルトランジスタ２１ａを破壊する。また、前記外部端子２０に大きな負電圧サージが印加された場合には、前記ｐウェル２１が低抵抗であるため大電流が前記ｐウェル２１を流れ、そのジュール熱により保護回路が破壊される。
【００１０】
図４は、Ｂでドープされたｐ+ 型のＳｉ基板上に厚さが２ミクロンのｐ型Ｓｉエピタキシャル層を形成したエピタキシャル基板を、１０００°Ｃで３０分間熱処理した場合の、前記Ｓｉ基板からエピタキシャル層へのＢの拡散を示す。
図４を参照するに、Ｓｉ基板にはＢが約１×１０19ｃｍ-3の濃度で導入されており、一方前記Ｓｉ基板上のエピタキシャル層は実質的に非ドープで、形成直後のＢ濃度は約１×１０15ｃｍ-3以下であるが、熱処理前にはＳｉ基板とエピタキシャル層との界面で非常に急峻であったＢの濃度変化が、熱処理後にはＢの熱拡散の結果なだらかになり、実質的な量のＢがエピタキシャル層中に拡散していることがわかる。図示の例では、Ｂ濃度が１×１０19ｃｍ-3の領域が前記エピタキシャル層中に約１ミクロン侵入していることがわかる。
【００１１】
図５は、図２のエピタキシャル基板において、エピタキシャル層１Ａの厚さを様々に変化させながら、エピタキシャル層１Ａ中のｐ型ウェル２１の抵抗値を測定した結果を示す。
図５を参照するに、ＢＵＬＫと記載している単純なｐ型Ｓｉ基板を前記ｐ型ウェル２１として使った場合、換言すると前記ｐ型エピタキシャル層１Ａの厚さが無限大とみなされる場合には、前記ｐ型ウェル２１の抵抗値は約３５００Ωであったのに対し、エピタキシャル層１Ａの厚さが減少するにつれて前記ｐ型ウェル２１の抵抗値は減少し、厚さが２ミクロン程度になると１００Ω以下に低下してしまうが、これは、図４で説明したような、前記ｐ+ 型Ｓｉ基板１からの実質的なＢの拡散が生じていることを示している。
【００１２】
図６は、図２のエピタキシャル基板において、保護回路が静電破壊される電圧とｐ型エピタキシャル層１Ａの厚さとの関係を示す。ただし、図６の静電破壊試験は、容量が２００ｐＦのキャパシタに正あるいは負のサージ電圧を蓄積し、これを０．５秒間隔で５回前記保護回路に印加し、その後生じているリーク電流を測定することにより行った。
【００１３】
図６を参照するに、静電破壊が生じる電圧(failure voltage) は、正および負のサージ電圧のいずれに対しても、前記エピタキシャル層１Ａの厚さが減少するにつれて減少し、エピタキシャル層１Ａの厚さが２μｍの場合２００Ｖ程度にまで低下してしまうことがわかる。このことからも、図４で説明した、ｐ+ 型Ｓｉ基板１からのＢのエピタキシャル層１Ａへの拡散が、エピタキシャル基板上に形成される半導体集積回路の動作に深刻な影響を及ぼすことがわかる。
【００１４】
そこで、本発明は、上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
本発明のより具体的な課題は、高濃度基板上に低濃度エピタキシャル層を形成したエピタキシャル基板において、前記高濃度基板と前記低濃度エピタキシャル層との界面近傍に高抵抗領域を形成し、前記エピタキシャル基板上に形成されるサージ保護回路を確実に動作させることにある。
【００１５】
【課題を解決するための手段】
本発明は、上記の課題を、第１の不純物元素を第１の濃度で含む基板と、前記基板上に形成され、前記第１の不純物元素を前記第１の濃度よりも低い第２の濃度で含むエピタキシャル層とよりなるエピタキシャル基板上への半導体装置の製造方法において、前記エピタキシャル基板中、前記基板と前記エピタキシャル層との界面近傍の領域に、前記第１の不純物元素とは逆導電型の第２の不純物元素を、イオン注入により導入し、高抵抗領域を形成する工程を含み、前記エピタキシャル層中には、サージ電流が入来した場合にターンオンし、サージ電流を接地へと逃がす静電破壊防止用の保護回路が形成されていることを特徴とする半導体装置の製造方法により、解決する。
【００１６】
図７を参照するに、本発明では、前記高濃度ドープ基板１とその上の低濃度ドープエピタキシャル層１Ａとの界面近傍に高抵抗層１Ｂを形成し、図２で説明した静電破壊防止用保護回路が形成されるｐ型ウェル２１は、前記高抵抗層１Ｂ上に形成される。かかる構成により、前記ｐ型ウェル２１中に形成される保護回路はサージ電流が入来した場合に容易にターンオンし、サージ電流は直ちに接地へと逃がされる。このため、半導体集積回路の内部回路、さらには保護回路自体がサージ電流に伴うサージ電圧により破壊されることがなくなる。
【００１７】
前記高抵抗層１Ｂは、例えば前記エピタキシャル基板中の、前記高濃度ドープ基板１とエピタキシャル層１Ａとの界面近傍に、前記高濃度ドープ基板１中の不純物元素により形成されるキャリアを打ち消すに十分な量の、あるいは導電型を反転させるに十分な量の、反対導電型の不純物元素をイオン注入により導入することにより、形成できる。
【００１８】
さらに、前記高抵抗層１Ｂは、図７中に矢印で示した、前記高濃度ドープ基板１から前記エピタキシャル層１Ａに至る不純物元素、今の場合にはＢ、の拡散を遮断する拡散障壁層により形成してもよい。この場合にも、前記エピタキシャル層１Ａの抵抗値の減少が抑止され、保護回路の正常な動作が保証される。さらに、前記高抵抗層１Ｂは、前記基板１とエピタキシャル層１Ａの界面に、基板１と導電型が反転する領域をエピタキシャル成長することにより、形成してもよい。
【００１９】
前記高抵抗層１Ｂは、前記保護回路の直下に局所的に形成するのが好ましい。
図８は、図７の高抵抗層１ＢをＰのイオン注入により形成した場合の、エピタキシャル基板中におけるＰの深さ方向への濃度分布を示す図である。ただし、先に説明した図４の場合と同様に、エピタキシャル層１Ａの厚さは２μｍとしている。
【００２０】
図８を参照するに、Ｓｉ基板１中には、先に図４で説明したように、Ｂが１×１０19ｃｍ-3の濃度で含まれるが、Ｐのイオン注入を、約１．５ＭｅＶの加速エネルギと約１×１０13ｃｍ-2のドーズ量で、イオン入射角を垂直方向から２°傾斜させて行うことにより、１０００°Ｃ，３０分間の熱拡散工程の後、図８に示すように、前記Ｓｉ基板１とエピタキシャル層１Ａとの界面よりやや浅いところにＰの濃度分布のピークが位置し、前記ピークにおけるＰの濃度は約２×１０17ｃｍ-3になることがわかる。このＰの濃度は、Ｓｉ基板１中におけるＢの濃度、１×１０19ｃｍ-3よりは低いものの、同じ深さにおける、基板１から拡散したＢの濃度とほぼ同じ濃度である。
【００２１】
図９は、図８のＰを深くドープしたエピタキシャル基板中におけるホール濃度の深さ方向へのプロファイルを示す。
図９を参照するに、前記Ｓｉ基板１とエピタキシャル層１Ａとの界面よりやや上の、前記イオン注入されたＰの濃度が基板１から拡散したＢの濃度を上回る領域、すなわち図７の高抵抗層１Ｂに対応する領域において、ホールの著しい枯渇が生じていることがわかる。
【００２２】
図８のイオン注入工程において、導入されるＰのドーズ量をさらに増大させてもよい。この場合には、前記高抵抗層１Ｂにおいて導電型が反転し、高抵抗層１Ｂがｎ型になるが、その下のｐ+ 型Ｓｉ基板１との間に形成されるｐｎ接合に伴う空乏層が高抵抗層として機能する。
ところで、図８のイオン注入工程では、Ｐのドーズ量を、エピタキシャル基板の表面、すなわちエピタキシャル層１Ａの表面におけるｐ型ウェルの導電型が変化しないように、前記表面におけるＰの濃度が約１×１０14ｃｍ-2になるように設定しているが、これは必須の事項ではない。Ｐのドーズ量をさらに増大させて、エピタキシャル層１Ａ表面の導電型が変化した場合には、改めて所定の導電型をウェルを形成すればよい。
【００２３】
また、先に説明したように、前記高抵抗層１Ｂを、基板１からの不純物元素の拡散を遮断する拡散障壁により形成してもよい。
図１０は、前記Ｓｉ基板１としてＰで高濃度にドープされたｎ+ 型Ｓｉ基板を使い、前記ｎ+ 型Ｓｉ基板１上にｐ型のＳｉエピタキシャル層を前記エピタキシャル層１Ａとして形成する構成のエピタキシャル基板において、前記高抵抗層１Ｂとして厚さが約
０．０５μｍのＳｉＮ層を形成し、１０００°Ｃで３０分間の熱処理した後の、エピタキシャル基板の深さ方向へのＰおよびＢの濃度分布プロファイルを示す。
【００２４】
図１０を参照するに、ｎ+ 型Ｓｉ基板はＰにより、約３×１０14ｃｍ-3の濃度にドープされているが、前記Ｓｉ基板１上に前記ＳｉＮ層１Ｂを約０．０５μｍの厚さに形成するだけで、前記エピタキシャル層１Ａ中へのＰの拡散は実質的に完全に抑止されるのがわかる。また、エピタキシャル層１ＡからＳｉ基板１中へのＢの拡散も実質的に完全に抑止されている。このように、前記高抵抗層１Ｂは効果的な拡散障壁として機能する。
【００２５】
これに対し、図１１は、同じｎ+ 型Ｓｉ基板１上にｐ型のＳｉエピタキシャル層１Ａを、間に高抵抗層１Ｂを形成することなく形成し、これを１０００°Ｃで３０分間熱処理した場合のＰとＢの濃度分布を示す。
図１１を参照するに、前記エピタキシャル層１Ａ中には、Ｓｉ基板１からの実質的な量のＰの拡散が生じ、またＳｉ基板１中へも、エピタキシャル層１Ａからの実質的な量のＢの拡散が生じていることがわかる。このようなエピタキシャル層１Ａ中に静電破壊防止用の保護回路を形成した場合、先に説明したように保護回路は機能せず、エピタキシャル基板上に形成される内部回路および保護回路自体も、サージ電流に伴うサージ電圧により損傷する。
【００２６】
図１２は、図１０の構成のエピタキシャル基板において、前記ＳｉＮ層のかわりに前記高抵抗層１Ｂとして、厚さが同じく約０．０５μｍのＳｉＯ2 層を形成した場合の、エピタキシャル基板中における深さ方向へのＰおよびＢの濃度分布を示す。
図１２を参照するに、前記高抵抗層１ＢとしてＳｉＯ2 層を使った場合にも、Ｓｉ基板１からのエピタキシャル層１ＡへのＰの拡散およびエピタキシャル層１ＡからのＳｉ基板１へのＢの拡散が、効果的に抑止される。
【００２７】
【発明の実施の形態】
［第１実施例］
図１３は、本発明の第１実施例による半導体装置の構成を示す。
図１３を参照するに、Ｂを約１×１０19ｃｍ-3の高濃度にドープされたｐ+ 型のＳｉ基板３１は約０．０１Ω・ｃｍの非常に低い比抵抗値を有するが、本実施例による半導体装置は、かかる低抵抗Ｓｉ基板３１上に、比抵抗値が約１０Ω・ｃｍの、Ｂを低濃度ドープしたｐ- 型エピタキシャルＳｉ層３１Ａを約５μｍの厚さに形成したエピタキシャル基板上に形成される。
【００２８】
前記ｐ- 型エピタキシャルＳｉ層３１Ａ上にはｐ型ウェル４１が形成され、前記ｐ型ウェル４１中にはｎ+ 型の拡散領域４１Ａおよび４１Ｂが、間にフィールド酸化膜４２を挟んで形成される。さらに、前記ｐ型ウェル４１中にはｐ型拡散領域４１Ｃが形成され、前記ｎ+ 型拡散領域４１Ｂおよびｐ型拡散領域４１Ｃは接地される。すなわち、前記ｐ型ウェル４１中には、図２で説明したのと同様な、静電破壊防止用の保護回路が形成される。
【００２９】
一方、前記ｎ+ 型拡散領域４１Ａは、導体パターン４３ａを介して外部端子４３に接続され、さらに導体パターン４３ｂを介して、例えば図１に示したＣＭＯＳ回路等を含む内部回路に接続される。
本実施例の半導体装置では、前記エピタキシャル基板を構成する前記低抵抗Ｓｉ基板３１上には、前記拡散領域４１の直下に、厚さが約０．１μｍのＳｉＮパターン３１Ｂが形成され、さらにそれを覆うように厚さが約０．１μｍのＳｉＯ2 パターン３１Ｃが、先に図７で説明した高抵抗層１Ｂとして形成される。前記パターン３１Ｂおよび３１Ｃはそれ自体高抵抗であり、さらに図１３中に矢印で示したＳｉ基板３１からエピタキシャル層３１ＡへのＢの拡散を、効果的に抑止する。
【００３０】
前記ＳｉＮパターン３１ＢおよびＳｉＯ2 パターン３１Ｃは通常のＣＶＤ法により形成され、前記ｐ- 型エピタキシャル層３１Ａは、横方向へのＳｉ層のエピタキシャル成長（ＥＬＯ：epitaxial lateral Overgrowth) により形成される。より具体的には、前記Ｓｉ基板３１上にＳｉＮパターン３１ＢおよびＳｉＯ2 パターン３１Ｃを形成した後、前記Ｓｉ基板３１上に、ＣＶＤ法により、Ｂを１×１０14ｃｍ-3程度含むｐ- 型のＳｉ層をエピタキシャルに形成する。その際、前記エピタキシャルＳｉ層は前記ＳｉＯ2 パターン３１Ｃ上には堆積しないが、前記エピタキシャルＳｉ層を前記ＳｉＯ2 パターン３１Ｃの厚さを超えて成長させることにより、エピタキシャルＳｉ層中には前記ＳｉＯ2 パターン３１Ｃを囲む凹部が形成される。そこで、かかる凹部を画成する側壁面から側方にさらに前記Ｓｉ層をエピタキシャルに成長させ、表面を平坦化することにより、前記ＳｉＯ2 パターン３１Ｃを覆うエピタキシャル層３１Ａが形成される。
【００３１】
図１４（Ａ）〜（Ｃ）は、本発明の第１実施例による半導体装置の様々な変形例を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１４（Ａ）を参照するに、前記ｐ+ 型Ｓｉ基板３１中には、前記ｐ型ウェル４１に対応して高融点金属のシリサイド、例えばＣｏＳｉ2 よりなる拡散障壁層３１Ｄが形成され、その上に高抵抗ＳｉＯ2 パターン３１Ｅが形成される。図１４（Ａ）の構成では、Ｓｉ基板３１からのエピタキシャル層３１ＡへのＢの拡散が前記拡散障壁層３１Ｄにより阻止され、一方保護回路が形成されるｐ型ウェル４１直下の低抵抗電流路がＳｉＯ2 パターン３１Ｅのより遮断される。
【００３２】
図１４（Ｂ）の変形例は、図１４（Ａ）の構成において、低抵抗シリサイド層３１Ｄを省略した構成を有し、ＳｉＯ2 パターン３１Ｅが拡散障壁層と低抵抗層の機能を兼ねる。前記シリサイド層３１Ｄとしては、ＣｏＳｉ2 の他にも、ＴｉＳｉ2 ，ＭｏＳｉ2 ，ＷＳｉ2 等が可能である。
さらに、図１４（Ｃ）の変形例では、前記ｐ+ 型Ｓｉ基板３１上に、前記ｐ型ウェル４１に対応してＰあるいはＡｓで高濃度にドープされたｎ+ 型Ｓｉパターン３１Ｆが形成され、前記エピタキシャル層３１Ａは前記Ｓｉパターン３１Ｆを覆うように形成される。
【００３３】
図１４（Ｃ）の構成では、前記ｎ+ 型Ｓｉパターン３１Ｆは不純物元素の拡散領域としては機能しないが、隣接するｐ+ 型基板３１あるいはｐ- 型エピタキシャル層３１Ａとの間に、ｐｎ接合に伴う高抵抗の空乏層を形成する。また、前記ｎ+ 型領域３１Ｆからも、熱処理に伴い基板表面に向かうｎ型不純物元素の拡散が生じるが、かかるｎ型不純物元素は、基板３１から拡散するｐ型不純物元素によりエピタキシャル層３１Ａ中に生じるドーピングを中和するように作用し、その結果、前記ｎ+ 型領域３１Ｆにおおよそ重畳して、キャリア濃度の低い高抵抗領域が形成される。
【００３４】
かかる構成でも、ｐ型ウェル４１中に形成された保護回路の正常な動作が保証される。
［第２実施例］
図１５（Ａ）〜（Ｃ）は、本発明の第２実施例による半導体装置の製造工程を示す。ただし、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００３５】
図１５（Ａ）を参照するに、前記ｐ+ 型基板３１上のｐ- 型エピタキシャル層３１Ａは典型的には２μｍの厚さを有し、前記エピタキシャル層３１Ａ上には開口部５１Ａを形成されたレジストパターン５１が、典型的には２．５〜２．６μｍの厚さに形成される。レジストパターンとしては、膜厚を増加させてもパターンを安定に保持できるものが好ましく、例えば住友化学（株）より市販されているＰＦ１４７Ｂ（商品名）、あるいは日本合成ゴム（株）より市販されているＰＦＲ７３００（商品名）系のものが好都合である。
【００３６】
次に、図１５（Ｂ）の工程で、前記レジストパターン５１をマスクに、Ｐを典型的には１．５ＭｅＶの加速エネルギと約１×１０13ｃｍ-2程度のドーズ量でイオン注入し、前記ｐ- 型エピタキシャル層３１Ａ中、前記層３１Ａとその下のＳｉ基板３１との界面近傍に、Ｐを導入する。このような高エネルギでイオン注入を行う装置としては、例えばジ−ナス社製のＧ１５２０（商品名）型イオン注入装置を使うことができる。
【００３７】
さらに、図１５（Ｃ）の工程で、レジストパターン５１を除去し、さらに典型的には１０００°Ｃで３０分程度熱処理の後、前記層３１Ａと基板３１との界面近傍のやや浅い位置に、先に図９で説明した高抵抗領域に対応する高抵抗領域３１Ｈが形成される。また、図１５（Ｂ）の工程で、前記レジストパターン５１をマスクに、前記エピタキシャル層３１Ａの表面近傍にＢをイオン注入しておくことにより、図１５（Ｃ）の熱処理工程を行うことにより、同時にｐ型ウェル４１を形成することが可能になる。
【００３８】
先にも図８，９に関連して説明したように、図１５（Ｂ）の工程におけるＰのイオン注入は、そのドーズ量を、前記高抵抗領域３１Ｈにおいて、基板３１から層３１Ａに拡散するＢに起因するホールの形成が実質的に補償されるような値に設定して行われる。その際、前記ドーズ量は、前記ホールの形成が過剰に補償され、前記高抵抗領域３１Ｈに対応してｎ型あるいはｎ+ 型領域が形成されるように設定してもよい。この場合、形成されたｎ型あるいはｎ+ 型領域が隣接するｐ- 型エピタキシャル層３１Ａあるいはｐ+ 型基板３１との間に空乏層を形成するため、いずれにせよ高抵抗領域が形成される。また、前記ドーズ量が小さく前記ホール形成を補償するには不十分な場合でも、前記ｐ型ウェル４１直下の領域においてエピタキシャル層３１Ａの抵抗値を減少させる効果は得られる。
【００３９】
本実施例では、前記高抵抗領域３１Ｈを、エピタキシャル基板の製造後に、必要に応じて形成することができる。また、高抵抗領域３１Ｈを形成するに当たり、LEO 等の工程は必要ない。
本発明の第１および第２の実施例において、先に図１０〜１２で説明したように、導電型をｐ型とｎ型で入れ替えても、本発明は成立する。
【００４０】
さらに、本発明において、保護回路は図１３に示すものに限定されるものではなく、例えば図１６に示すものを使うことができる。ただし、図１６中先に説明した部分には同一の参照符号を付し、説明を省略する。
図１６を参照するに、図示の保護回路は、図１３の保護回路においてフィールド酸化膜４２をゲート絶縁膜４２Ａおよびゲート電極４２Ｂにより構成し、前記ゲート電極４２Ｂを拡散領域４１Ｂと共に接地するようにしてもよい。
【００４１】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載の要旨内において様々な変形・変更が可能である。
【００４２】
【発明の効果】
請求項１〜７記載の本発明の特徴によれば、高濃度ドープ基板と、前記高濃度ドープ基板上に形成された低濃度ドープエピタキシャル層とよりなるエピタキシャル基板において、前記高濃度ドープ基板と低濃度エピタキシャル層との境界面近傍に、前記高濃度ドープ基板とは逆導電型の不純物元素を導入することにより、前記界面近傍に高抵抗領域が形成され、前記低濃度エピタキシャル層中に形成される保護回路が電圧サージに対して確実に動作するようになる。
【図面の簡単な説明】
【図１】エピタキシャル基板を使った従来のＣＭＯＳ集積回路におけるラッチアップを説明する図である。
【図２】従来のエピタキシャル基板上に形成された集積回路の保護回路の構成を示す図である。
【図３】従来のエピタキシャル基板において生じる問題点を説明する図である。
【図４】従来のエピタキシャル基板において生じる、高濃度ドープ基板から低濃度ドープエピタキシャル層への不純物元素の拡散の問題を示す図である。
【図５】従来のエピタキシャル基板において生じる不純物元素の拡散に伴い生じる問題を説明する図（その１）である。
【図６】従来のエピタキシャル基板において生じる不純物元素の拡散に伴い生じる問題を説明する図（その２）である。
【図７】本発明の原理を説明する図（その１）である。
【図８】本発明の原理を説明する図（その２）である。
【図９】本発明の原理を説明する図（その３）である。
【図１０】本発明の原理を説明する図（その４）である。
【図１１】本発明の原理を説明する図（その５）である。
【図１２】本発明の原理を説明する図（その６）である。
【図１３】本発明の第１実施例による半導体装置の構成を示す図である。
【図１４】（Ａ）〜（Ｃ）は、本発明の第１実施例の変形例を示す図である。
【図１５】（Ａ）〜（Ｃ）は、本発明の第２実施例による半導体装置の製造方法を示す図である。
【図１６】本発明に適用可能な別の保護回路を備えた半導体装置の構成を示す図である。
【符号の説明】
１，３１  高濃度ドープ基板
１Ａ，３１Ａ  エピタキシャル層
１Ｂ，３１Ｈ  高抵抗領域
２  ｎ型ウェル
３，５，１２，２１Ａ，２１Ｂ，４１Ａ，４１Ｂ  ｎ+ 型拡散領域
４，６，１１，２１Ｃ，４１Ｃ  ｐ+ 型拡散領域
７，８，４２Ａ  ゲート絶縁膜
９，１０，４２Ｂ  ゲート電極
１３，１４  寄生バイポーラトランジスタ
２０，４３  外部端子
２０ａ，２０ｂ，４３ａ，４３ｂ  導体パターン
２１  ｐ型ウェル
２１ａ  ラテラルバイポーラトランジスタ
２２  フィールド絶縁膜
３１Ｂ  ＳｉＮパターン
３１Ｃ，３１Ｅ  ＳｉＯ2 パターン
３１Ｄ  高融点シリサイドパターン
３１Ｆ  ｎ+ 型パターン
３１Ｇ  注入Ｐイオン
３１Ｈ  高抵抗領域
５１  レジストパターン
５１Ａ  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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