(57)【特許請求の範囲】
【請求項１】
半導体基板の上方に絶縁膜を形成する工程と、
不純物濃度が１×１０21／ｃｍ3以上の第１の非晶質シリコン膜を前記絶縁膜上に形成するとともに、不純物濃度が１×１０21／ｃｍ3以上の第２の非晶質シリコン膜を前記半導体基板の下面側に形成する工程と、
前記第１の非晶質シリコン膜上に、不純物濃度が２×１０20／ｃｍ3以下である第３の非晶質シリコン膜を形成するとともに、前記第２の非晶質シリコン膜上に、不純物濃度が２×１０20／ｃｍ3以下である第４の非晶質シリコン膜を形成する工程と、
前記第４の非晶質シリコン膜を除去し、前記第２の非晶質シリコン膜を露出させる工程と、
第４の非晶質シリコン膜を除去した後、前記第３の非晶質シリコン膜の表面に半球状グレインシリコンを形成することにより、前記第３の非晶質シリコン膜と前記半球状グレインシリコンからなる電極を形成する工程と、
前記電極に不純物を導入して低抵抗化する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の上方に絶縁膜を形成する工程と、
第１の非晶質シリコン膜を前記絶縁膜上に形成するとともに、第２の非晶質シリコン膜を前記半導体基板の下面側に形成する工程と、
前記第２の非晶質シリコン膜に不純物を導入して前記第１の非晶質シリコン膜よりも該不純物の濃度を高くする工程と、
前記第２の非晶質シリコン膜に不純物を導入する工程の後、前記第１の非晶質シリコン膜の表面に半球状グレインシリコンを形成することにより、前記第１の非晶質シリコン膜と前記半球状グレインシリコンからなる電極を形成する工程と、
前記電極に不純物を導入して低抵抗化する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板の上方に絶縁膜を形成する工程と、
第１の非晶質シリコン膜を前記絶縁膜上に形成するとともに、第２の非晶質シリコン膜を前記半導体基板の下面側に形成する工程と、
前記第２の非晶質シリコン膜を多結晶シリコン膜に変換する工程と、
前記第２の非晶質シリコン膜を多結晶シリコン膜に変換する工程の後、前記第１の非晶質シリコン膜の表面に半球状グレインシリコンを形成することにより、前記第１の非晶質シリコン膜と前記半球状グレインシリコンからなる電極を形成する工程と、
前記電極に不純物を導入して低抵抗化する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、ＨＳＧを表面に有する電極を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体記憶装置では、大容量化の要求からメモリセルの集積度が益々高くなってきている。ＤＲＡＭにおけるメモリセルは、ＭＯＳトランジスタとキャパシタから構成され、セルの高集積化に伴ってキャパシタの形成領域が狭くなってきている。そして、キャパシタ形成領域が狭くなるとキャパシタの静電容量が小さくなってしまい、ソフトエラー率を増加させたり、リフレッシュ能力を低下させる原因となる。
【０００３】
このため、キャパシタの静電容量を増加させるために、キャパシタを構成する蓄積電極の表面積を増やしたり、或いは誘電体膜の材料として高誘電率物質を採用するといった構造が採用されている。蓄積電極の表面積を増やすために、その高さを増やしたり、筒形形状にしたり、さらには、表面に凹凸形状を付与するＨＳＧ(hemispherical grained silicon layer）を用いることが知られている。
【０００４】
ＨＳＧを用いる蓄積電極は例えば次のような工程を経て形成される。
まず、図１(a) に示すような構造を半導体基板101 上に形成する。即ち、半導体基板101 のうち素子分離絶縁膜102 に囲まれた領域にＭＯＳトランジスタ103 を形成する。ＭＯＳトランジスタ103 は、半導体基板101 上にゲート絶縁膜103aを介して形成されたゲート電極103bと、ゲート電極103bの両側の半導体基板101 内に形成された第１、第２の不純物拡散層103c, 103dとから構成される。
【０００５】
そして、半導体基板101 上に、ＭＯＳトランジスタ103 を覆う第１層間絶縁膜104 を形成した後に、第１層間絶縁膜104 をパターニングして第１の不純物拡散層103cの上に第１ホール104aを形成する。さらに、第１ホール104aの中に第１プラグ105 を形成する。続いて、第１プラグ105 に接続されるビット線106 を第１層間絶縁膜104 上に形成する。
【０００６】
第１層間絶縁膜104 及びビット線106 の上に第２層間絶縁膜107 とエッチングストップ層108 を順に形成した後に、エッチングストップ層108 、第２層間絶縁膜108 及び第１層間絶縁膜104 をパターニングして第２不純物拡散層103dの上に第２ホール107aを形成する。
さらに、エッチングストップ層108 の上と第２ホール107aの中に不純物を含む第１非晶質シリコン膜をＣＶＤ法により形成した後に、第１非晶質シリコン膜を研磨してエッチングストップ層108 の上面から除去する。これにより、第２ホール107a内に残った第１非晶質シリコン膜を第２プラグ109 とする。
【０００７】
ところで、エッチングストップ層108 上に第１非晶質シリコン膜を形成する場合には半導体基板101 裏面にも第１非晶質シリコン膜110 が形成される。これは、半導体基板101 裏面のうち周辺の一部はマガジン等に支持されているがその他の部分は成膜雰囲気に露出しているからである。
次に、図１(b) に示すように、エッチングストップ層108 及び第２プラグ109 の上にＢＰＳＧ膜111 を形成した後に、ＢＰＳＧ膜111 をパターニングして第２プラグ109 とその周辺に開口部111aを形成する。続いて、開口部111a内とＢＰＳＧ膜111 上に第２非晶質シリコン膜112 をＣＶＤ法により形成する。この場合、半導体基板101 の裏面の第１非晶質シリコン膜110 上にも第２非晶質シリコン膜113 が形成される。
【０００８】
そして、ＣＭＰにより第２非晶質シリコン膜112 をＢＰＳＧ膜111 の上面から除去する。これにより、開口部111a内には筒状の第２非晶質シリコン膜112 が残り、これをキャパシタの蓄積電極として使用する。
次に、図２(a) に示すように、エッチングストップ層108 上のＢＰＳＧ膜111 をフッ酸溶液により選択的に除去する。
【０００９】
さらに、エッチングストップ層108 上に露出した筒状の非晶質シリコン膜112 をアニールして筒状の非晶質シリコン膜112 の内面と外面にそれぞれ半球状のＨＳＧ112aが形成されて凹凸が発生する。筒状の非晶質シリコン膜112 の表面にＨＳＧ112aを形成する場合には半導体基板101 下面の非晶質シリコン膜113 の表面にも同時にＨＳＧ113aが形成される。
【００１０】
この後、特に図示しないが、蓄積電極である筒状の非晶質シリコン膜112 の表面にキャパシタの誘電体膜し、さらに誘電体膜上に対向電極を形成することになる。
【００１１】
【発明が解決しようとする課題】
ところで、半導体基板上に非晶質シリコン膜を形成する工程や、非晶質シリコン膜表面にＨＳＧを形成する工程や、非晶質シリコン膜の洗浄工程などにおいては、半導体基板は間隔をおいてマガジン内に複数枚配置される。
従って、半導体基板の移動や洗浄の際に、半導体基板下面の半球状のＨＳＧが非晶質シリコン膜表面から剥がれ落ちて他の半導体基板の上面に移動することがある。
【００１２】
そのような半球状のＨＳＧが他の半導体基板上に形成された複数の蓄積電極の間に置かれると、蓄積電極相互間を短絡するといった問題が生じてＤＲＡＭの歩留まりを低下させる原因となる。
特に、半導体基板を薬液で洗浄する工程では、半導体基板の下面のＨＳＧが薬液の流動とともに半導体基板の上面側に回り込んでしまうので、枚葉処理、バッチ処理のいかんに関わらず半球状のＨＳＧにより蓄積電極が短絡されるといった問題が生じ易い。
【００１３】
本発明の目的は、ＨＳＧを有する電極相互間の短絡を防止する半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に絶縁膜を形成する工程と、不純物濃度が１×１０21／ｃｍ3以上の第１の非晶質シリコン膜を前記絶縁膜上に形成するとともに、不純物濃度が１×１０21／ｃｍ3以上の第２の非晶質シリコン膜を前記半導体基板の下面側に形成する工程と、前記第１の非晶質シリコン膜上に、不純物濃度が２×１０20／ｃｍ3以下である第３の非晶質シリコン膜を形成するとともに、前記第２の非晶質シリコン膜上に、不純物濃度が２×１０20／ｃｍ3以下である第４の非晶質シリコン膜を形成する工程と、前記第４の非晶質シリコン膜を除去し、前記第２の非晶質シリコン膜を露出させる工程と、第４の非晶質シリコン膜を除去した後、前記第３の非晶質シリコン膜の表面に半球状グレインシリコンを形成することにより、前記第３の非晶質シリコン膜と前記半球状グレインシリコンからなる電極を形成する工程と、前記電極に不純物を導入して低抵抗化する工程とを有することを特徴とする半導体装置の製造方法によって解決する。
【００１５】
または、半導体基板の上方に絶縁膜を形成する工程と、第１の非晶質シリコン膜を前記絶縁膜上に形成するとともに、第２の非晶質シリコン膜を前記半導体基板の下面側に形成する工程と、前記第２の非晶質シリコン膜に不純物を導入して前記第１の非晶質シリコン膜よりも該不純物の濃度を高くするか又は前記第２の非晶質シリコン膜を多結晶シリコン膜に変換するかいずれかの工程と、次いで、前記第１の非晶質シリコン膜の表面にＨＳＧ（半球状グレインシリコン）を形成することにより、前記第１の非晶質シリコン膜と前記半球状グレインシリコンからなる電極を形成する工程と、前記電極に不純物を導入して低抵抗化する工程とを有することを特徴とする半導体装置の製造方法によって解決する。
【００１６】
本発明によれば、ＨＳＧが形成される第１の非晶質シリコン膜を形成すると同時に半導体基板の下面側に形成される第２の非晶質シリコン膜を、除去するか不純物導入により第１の非晶質シリコン膜よりもその不純物の濃度を高くするか、又は第２の非晶質シリコン膜を多結晶シリコン膜に変換するようにしている。
ＨＳＧは、第１の非晶質シリコン膜にシランを照射した後に超高真空中でアニールすることにより第１の表室シリコン膜の表面に形成される。このようなＨＳＧは、低不純物濃度の非晶質シリコン膜が存在しない半導体基板の下面側には成長せず、また、高不純物濃度化された非晶質シリコン膜や多結晶シリコン膜の表面には成長しない。
【００１７】
従って、半導体基板の下面側からＨＳＧが剥がれ落ちて上面側に移動し、これにより電極相互間を短絡することがなくなり、半導体基板の上面側にＨＳＧを有する電極が歩留まりよく形成されることになる。
【００１８】
【発明の実施の形態】
そこで、以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図３〜図６は、本発明の第１実施形態を示す半導体装置の製造工程を示す断面図である。
【００１９】
次に、図３(a) に示す構造を形成するまでの工程を説明する。
まず、ｐ型のシリコン（半導体）基板１のうち素子分離領域にＬＯＣＯＳ法等により素子分離絶縁膜２を形成し、その素子分離絶縁膜２により囲まれた領域を素子形成領域とする。
素子形成領域ではシリコン基板１の上にゲート絶縁膜３ａを介してゲート電極３ｂを形成し、そのゲート電極３ｂの両側方のシリコン基板１にはｎ型不純物を導入して第１及び第２のｎ型不純物拡散層３ｃ，３ｄを形成する。ゲート電極３ｂ、第１及び第２のｎ型不純物拡散層３ｃ、３ｄ等によってＭＯＳトランジスタ３が構成される。なお、ゲート電極３ｂはワード線を兼ねている。
【００２０】
続いて、ＭＯＳトランジスタ３、素子分離絶縁膜２等を覆うSiO2よりなる第１層間絶縁膜４をシリコン基板１上に形成する。さらに、第１層間絶縁膜４をフォトリソグラフィー法によりパターニングして第１のｎ型不純物拡散層３ｃの上に第１コンタクトホール４ａを形成する。
さらに、第１コンタクトホール４ａ内に導電性のビット線コンタクトプラグ５を形成した後にビット線コンタクトプラグ５に接続するビット線ＢＬを第１層間絶縁膜４の上にする。ビット線ＢＬは、ビット線コンタクトプラグ５を介して第１のｎ型不純物拡散層３ｃに電気的に接続される。
【００２１】
次に、ビット線ＢＬと第１層間絶縁膜４の上にSiO2よりなる第２層間絶縁膜６をＣＶＤ法により形成する。さらに、窒化シリコン膜（エッチングストップ膜）７をＣＶＤ法により５０ｎｍの厚さに第２層間絶縁膜６上に形成する。
その後に、窒化シリコン膜７、第１及び第２層間絶縁膜４，６をフォトリソグラフィー法によりパターニングして第２の不純物拡散層３ｄの上に第２コンタクトホール６ａを形成する。
【００２２】
次に、図３(b) に示すように、第２コンタクトホール６ａ内と窒化シリコン膜７上に、リンを濃度１．４×１０21／cm3 で含む第１非晶質シリコン層８を縦型ＣＶＤ炉を用いて２００ｎｍ〜３００ｎｍの厚さに成長する。このとき、シリコン基板１の下面（裏面）にも同じ不純物濃度の第２非晶質シリコン層９が成長する。
【００２３】
続いて、化学機械研磨（ＣＭＰ）法により窒化シリコン膜７の上面から非晶質シリコン層８を除去する。これにより、第２コンタクトホール６ａ内に残った非晶質シリコン層８をストレージコンタクトプラグ８ａとして使用する。
続いて、図４(a) に示すように、ＢＰＳＧよりなるパターニング用膜１０をＣＶＤ法により窒化シリコン膜７上に例えば１．２μｍの厚さに形成した後に、パターニング用膜１０を加熱してリフローすることによりその表面を平坦化する。
【００２４】
次に、図４(b) に示すように、パターニング膜１０をフォトリソグラフィー法によりパターニングして、ストレージコンタクトプラグ８ａ上とその周辺領域に蓄積電極形状の開口部１０ａを形成する。
さらに、開口部１０ａの内面とパターニング用膜１０の上面に厚さ７５ｎｍの第３の非晶質シリコン膜１１をＣＶＤ法により形成する。第３の非晶質シリコン膜１１は、２×１０20cm-3よりも低い不純物濃度又はアンドープで成長することが好ましい。低不純物濃度として例えば１×１０20cm-3でリンがドープされている。このとき、シリコン基板１の下面にも第４の非晶質シリコン膜１２が形成される。なお、開口部１０ａ内では第３の非晶質シリコン膜１１は筒状になっている。
【００２５】
次に、スピンエッチャーを用いて、シリコン基板１の下面に形成された第４の非晶質シリコン膜１２をフッ酸と硝酸の混合薬液で除去し、第２の非晶質シリコン膜９を露出させる。この場合の混合薬液は、４９％フッ酸と６１％硝酸の混合比は１対２５０とした。第４の非晶質シリコン膜１２の除去は、異方性ドライエッチング法によって行ってもよく、シリコンエッチングガスとしてCF4 、SF6 、NF3 のようなフッ素系ガス、Cl2 、HCl のような塩素系ガス、及びHBr のような臭素系ガス、又はいずれかの混合ガスを用いることができるが、これに限定されるものではない。
【００２６】
なお、第４の非晶質シリコン膜１２を除去する際に、第２の非晶質シリコン膜９もエッチングされて薄くなることもある。
その後に、第３の非晶質シリコン膜１１の上にフォトレジスト１３を塗布し、ついでフォトレジスト１３をベークする。さらに、図５(a) に示すように、フォトレジスト１３と第３の非晶質シリコン膜１１をＣＭＰ法により研磨して、これらをパターニング用膜１０の上面上から除去する。研磨後には、開口部９内で第３の非晶質シリコン膜１１が有底の円筒（シリンダ）形状に残り、その円筒内はフォトレジスト１３で満たされた状態になっている。
【００２７】
なお、フォトレジスト１３の形成は、シリコン基板１下面の第４の非晶質シリコン膜１２を除去する前に形成しておいてもよく、これにより第３の非晶質シリコン膜１１を保護することができる。
この後に、図５(b) に示すように、フォトレジスト１３を溶剤又は酸素プラズマによって除去する。続いて、フッ酸によりパターニング用膜１０を除去するとシリコン窒化膜７上には円筒状の第３の非晶質シリコン膜１１が表出する。そしてＳＣ−１及びＤＨＦの溶液を用いて第３の非晶質シリコン膜１１を洗浄する。なお、ＳＣ−１は、アンモニア水と過酸化水素水の混合液である。ＤＨＦは、フッ酸を純水で希釈した溶液である。
【００２８】
次に、縦型炉においてシリコン基板１を５６０℃に加熱した状態でシラン（SiH4）ガスを第４の非晶質シリコン膜１１に約２０分間で照射する。この場合の縦型炉内の圧力を５×１０-4Torrとする。
続いて、縦型炉内の圧力を真空に引ききり、およそ５×１０-8Torrに低下させて例えば５６０℃で第３の非晶質シリコン膜１１を２０分間アニールすると、図６(a) に示すように、第３の非晶質シリコン膜１１の筒の内面と外面にはＨＳＧ１４、即ち半球状グレインシリコンが形成されて第３の非晶質シリコン膜１１の表面を凹凸にする。この場合、シリコン基板１の下面側にはＨＳＧが形成されない。これは、シリコン基板１の下面に露出した第２の非晶質シリコン膜９の不純物濃度が１×１０21／ｃｍ3 又はそれ以上であるので、そのような不純物濃度にはＨＳＧが形成され難いからである。
【００２９】
以上により、第３の非晶質シリコン膜１１とＨＳＧ膜１４によってキャパシタＱの蓄積電極１５が構成される。
次に、クラスタで接続された別の縦型炉にシリコン基板１を窒素雰囲気で搬送し、その別の縦型炉内でシリコン基板１を６５０℃で１２０分間加熱しながら蓄積電極１３をホスフィン（PH3 ）雰囲気に曝すことによりその中にリンを導入する。これにより、ＨＳＧ１４と第３の非晶質シリコン膜１１のリン濃度が高くなり、蓄積電極１５の導電率が上がって電極としての機能が付与される。
【００３０】
そのようなシリコン基板１の下面側を電子顕微鏡（ＳＥＭ）で観察したところその下面側にはＨＳＧのシリコンが殆ど形成されずに、従来よりも平坦性が良くなっていることが確認された。
従って、シリコン基板１を炉外に取り出してＳＣ−１とＤＨＦの溶液で蓄積電極１５を洗浄する際に、シリコン基板１の下面から上面にＨＳＧが移動することがなくなった。
【００３１】
次に、図６(b) に示すように、蓄積電極１５の表面にシリコン窒化膜（誘電体膜）１６を５ｎｍの厚さに形成し、さらにそのシリコン窒化膜１６の表面を７００℃でパイロジェニック酸化を行う。引き続き、対向電極１７としてリン濃度５×20cm-3のドープト非晶質シリコン膜を形成する。なお、蓄積電極１５を構成する非晶質シリコン膜１１とシリコン基板１下面側の第２の非晶質シリコン膜９はＨＳＧ１４を形成した後の熱処理によって多結晶化される。
【００３２】
以上によりＤＲＡＭセルのキャパシタＱが完成する。
完成したキャパシタでは蓄積電極相互間の短絡が従来に比べて極めて少ないことが確認された。
（第２の実施の形態）
図７〜図９は、本発明の第２実施形態を示す半導体装置の製造工程を示す断面図であり、図３〜図６と同じ符号は同じ要素を示している。
【００３３】
図７(a) は、パターニング用膜１０の上面とその開口部１０ａの内面に第３の非晶質シリコン膜１１を形成するとともに、シリコン基板１の下面に第２の非晶質シリコン膜９を介して第４の非晶質シリコン膜１２を形成した状態を示している。第３及び第４の非晶質シリコン膜１１，１２の形成条件は、第１実施形態と同様にして、それらの膜１１，１２は不純物濃度２×１０20／cm3 又はそれ以下で形成するかアンドープで形成される。
【００３４】
なお、ＭＯＳトランジスタ３、第１及び第２の層間絶縁膜４，６、ビット線コンタクトプラグ５、ビット線ＢＬ、窒化シリコン膜７、ストレージコンタクトプラグ８ａ、第２の非晶質シリコン膜９、パターニング用膜１０、開口１０ａ等の形成は第１実施形態と同様にする。
次に、図７(b) に示すように、シリコン基板１の下面側の第４の非晶質シリコン膜１２にリン原子をイオン注入し、その不純物濃度を例えば１．４×１０21／cm3 まで増加させる。その不純物導入方法は、イオン注入法に限るものではなくプラズマドープ法であってもよい。
【００３５】
その後に、第３の非晶質シリコン膜１１の上にフォトレジスト１３を塗布し、ついでフォトレジスト１３をベークする。さらに、図８(a) に示すように、フォトレジスト１３と第３の非晶質シリコン膜１１をＣＭＰ法により研磨して、これらをパターニング用膜１０の上面上から除去する。研磨後には、開口部９内で第３の非晶質シリコン膜１１が有底の円筒形状に残り、その円筒内はフォトレジスト１３で満たされた状態になっている。
【００３６】
なお、フォトレジスト１３の形成は、第４の非晶質シリコン膜１２に不純物を外部から導入する前に形成しておいてもよく、これにより第３の非晶質シリコン膜１１を保護することができる。
この後に、フォトレジスト１３を溶剤又は酸素プラズマによって除去し、続いて、フッ酸によってパターニング用膜１０を除去すると、図８(b) に示すようにシリコン窒化膜７上には円筒状の第３の非晶質シリコン膜１１が露出する。そしてＳＣ−１、ＤＨＦの溶液を用いて第３の非晶質シリコン膜１１を洗浄する。
【００３７】
次に、縦型炉においてシリコン基板１を５６０℃に加熱した状態でシランガスを第４の非晶質シリコン膜１１に約２０分間で照射する。この場合の縦型炉内の圧力を５×１０-4Torrとする。
続いて、縦型炉内の圧力を真空に引ききり、およそ５×１０-8Torrに低下させて例えば５６０℃で第３の非晶質シリコン膜１１を２０分間アニールすると、図９(a) に示すように、第３の非晶質シリコン膜１１の筒の内面と外面にはＨＳＧ１４が形成されて第３の非晶質シリコン膜１１の表面を凹凸にする。この場合、シリコン基板１の下面ではＨＳＧが形成されない。これは、シリコン基板１の下面に露出した第４の非晶質シリコン膜１２の不純物濃度が１×１０21／ｃｍ3 又はそれ以上であるので、そのような高い不純物濃度ではＨＳＧが形成され難いからである。
【００３８】
第３の非晶質シリコン膜１１とＨＳＧ膜１４によってキャパシタＱの蓄積電極１５が構成される。
次に、クラスタで接続された別の縦型炉にシリコン基板１を窒素雰囲気で搬送し、その別の縦型炉内でシリコン基板１を６５０℃で１２０分間加熱しながら蓄積電極１３をホスフィン（PH3 ）雰囲気に曝すことによりその中にリンを導入する。これにより、蓄積電極１５を構成するＨＳＧ１４と第３の非晶質シリコン膜１１のリン濃度を高くする。これにより、蓄積電極１５の導電率が高くなって電極としての機能が付与される。
【００３９】
そのようなシリコン基板１の下面を電子顕微鏡で観察したところその下面にはＨＳＧのシリコンが殆ど形成されずに、従来よりも平坦性が良いことが確認された。
従って、シリコン基板１の下面から上面にＨＳＧが移動することはない。
次に、図９(b) に示すように、蓄積電極１５の表面にシリコン窒化膜（誘電体膜）１６を５ｎｍの厚さに形成し、さらにそのシリコン窒化膜１６の表面を７００℃でパイロジェニック酸化を行う。引き続き、対向電極１７としてリン濃度５×20cm-3のドープト非晶質シリコン膜を形成する。なお、蓄積電極１５を構成する非晶質シリコン膜１１とシリコン基板１下面側の第２及び第４の非晶質シリコン膜９，１２は、ＨＳＧ１４を形成した後の熱処理によって多結晶化される。
【００４０】
以上によりＤＲＡＭセルのキャパシタＱが完成する。
完成したキャパシタでは蓄積電極相互間の短絡が従来に比べて極めて少ないことが確認された。
（第３の実施の形態）
図１０、図１１は、本発明の第３実施形態を示す半導体装置の製造工程を示す断面図であり、図３〜図６と同じ符号は同じ要素を示している。
【００４１】
まず、第１実施形態に示した工程に沿って、シリコン基板１にＭＯＳトランジスタ３を形成した後に、シリコン基板１の上に、第１の層間絶縁膜４、ビット線コンタクトプラグ５、ビット線ＢＬ、第２の層間絶縁膜６、窒化シリコン膜７、ストレージコンタクトプラグ８ａを形成する。
さらに、図４(b) に示すように、窒化シリコン膜７上にパターニング用膜１０を形成し、パターニング用膜１０に開口部１０ａを形成してストレージコンタクトプラグ８ａを露出させる。
【００４２】
その後に、パターニング用膜１０の上面とその開口部１０ａの内面に第３の非晶質シリコン膜１１を形成するとともに、シリコン基板１の下面に第２の非晶質シリコン膜９を介して第４の非晶質シリコン膜１２を形成する。第３及び第４の非晶質シリコン膜１１，１２の形成条件は、第１実施形態と同様であり、それらの膜１１，１２は不純物濃度２×１０20／cm3 又はそれ以下で形成するかアンドープで形成される。
【００４３】
続いて、図１０(a) に示すように、第４の非晶質シリコン膜１２をレーザアニールして少なくともその表面を多結晶シリコン層１２ａに変換する。その多結晶化は第２の非晶質シリコン膜９の途中又は全てを含む深さで行ってもよい。
次に、第３の非晶質シリコン膜１１の上にフォトレジスト（不図示）を塗布し、ついでフォトレジストをベークする。さらに、フォトレジストと第３の非晶質シリコン膜１１をＣＭＰ法により研磨して、これらをパターニング用膜１０の上面上から除去する。研磨後には、開口部９内で第３の非晶質シリコン膜１１が有底の円筒形状に残り、その円筒内はフォトレジスト１３で満たされた状態になっている。
【００４４】
この後に、フォトレジストを除去し、さらにフッ酸によってパターニング用膜１０を除去すると、図１０(b) に示すようにシリコン窒化膜７の上には円筒状の第３の非晶質シリコン膜１１が露出する。そしてＳＣ−１及びＤＨＦの溶液を用いて第３の非晶質シリコン膜１１を洗浄する。
なお、パターニング用膜１０上へのフォトレジストの形成は、シリコン基板１下面の第４の非晶質シリコン膜１２にレーザアニールを施す前に形成しておいてもよく、これにより第３の非晶質シリコン膜１１を保護することができる。
【００４５】
次に、縦型炉においてシリコン基板１を５６０℃に加熱した状態でシランガスを第４の非晶質シリコン膜１１に約２０分間で照射する。この場合の縦型炉内の圧力は５×１０-4Torrとする。
続いて、縦型炉内の圧力を真空に引ききり、およそ５×１０-8Torrに低下させて例えば５６０℃で第３の非晶質シリコン膜１１を２０分間アニールすると、図１１(a) に示すように、第３の非晶質シリコン膜１１の筒の内面と外面にはＨＳＧ１４が形成されて第３の非晶質シリコン膜１１の表面を凹凸にする。ここで、シリコン基板１の下面ではＨＳＧが形成されない。これは、シリコン基板１の下面側で露出している多結晶シリコン層１２ａではＨＳＧが形成されないからである。
【００４６】
これにより、図１１(a) に示すように、第３の非晶質シリコン膜１１とＨＳＧ膜１４によってキャパシタＱの蓄積電極１５が構成される。
次に、クラスタで接続された別の縦型炉にシリコン基板１を窒素雰囲気で搬送し、その別の縦型炉内でシリコン基板１を６５０℃で１２０分間加熱しながら蓄積電極１３をホスフィン（PH3 ）雰囲気に曝すことによりその中にリンを導入する。これにより、蓄積電極１５を構成するＨＳＧ１４と第３の非晶質シリコン膜１１のリン濃度を高くする。これにより、蓄積電極１５の導電率が高くなって電極としての機能が付与される。なお、シリコン基板１の下面側のシリコン膜の不純物濃度も高くなる。
【００４７】
そのようなシリコン基板１の下面を電子顕微鏡で観察したところ、その下面にはＨＳＧのシリコンが形成されずに平坦性が従来よりも良いことが確認された。
従って、シリコン基板１の下面から上面にＨＳＧが移動することはない。
次に、図１１(b) に示すように、蓄積電極１５の表面にシリコン窒化膜（誘電体膜）１６を５ｎｍの厚さに形成し、さらにそのシリコン窒化膜１６の表面を７００℃でパイロジェニック酸化を行う。引き続き、対向電極１７としてリン濃度５×20cm-3のドープト非晶質シリコン膜を形成する。なお、蓄積電極１５を構成する非晶質シリコン膜１１は、ＨＳＧ１４を形成した後の熱処理によって多結晶化される。
【００４８】
以上によりＤＲＡＭセルのキャパシタＱが完成する。
完成したキャパシタでは蓄積電極相互間の短絡が従来に比べて極めて少ないことが確認された。
なお、上記したシリコン膜に導入する不純物としてはリンに限られるものではなく、砒素等の他のｎ型不純物、或いはｐ型不純物を用いてもよい。
（付記１）半導体基板の上方に絶縁膜を形成する工程と、
第１の非晶質シリコン膜を前記絶縁膜上に形成するとともに、第２の非晶質シリコン膜を前記半導体基板の下面側に形成する工程と、
前記第２の非晶質シリコン膜を除去する工程と、
前記第１の非晶質シリコン膜をパターニングする工程と、
前記第１の非晶質シリコン膜の表面に半球状グレインシリコンを形成することにより、前記第１の非晶質シリコン膜と前記半球状グレインシリコンからなる電極を形成する工程と、
前記電極に不純物を導入して低抵抗化する工程と
を有することを特徴とする半導体装置の製造方法。
（付記２）前記第２の非晶質シリコン膜の除去は、フッ酸と硝酸を有する混合液を用いてなされるか、ドライエッチングによりなされることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）半導体基板の上方に絶縁膜を形成する工程と、
第１の非晶質シリコン膜を前記絶縁膜上に形成するとともに、第２の非晶質シリコン膜を前記半導体基板の下面側に形成する工程と、
前記第２の非晶質シリコン膜に不純物を導入して前記第１の非晶質シリコン膜よりも該不純物の濃度を高くする工程と、
前記第１の非晶質シリコン膜をパターニングする工程と、
前記第１の非晶質シリコン膜の表面に半球状グレインシリコンを形成することにより、前記第１の非晶質シリコン膜と前記半球状グレインシリコンからなる電極を形成する工程と、
前記電極に不純物を導入して低抵抗化する工程と
を有することを特徴とする半導体装置の製造方法。
（付記４）前記不純物が導入された前記第２の非晶質シリコン膜内の前記不純物の濃度は５×１０／cm3 よりも高い不純物濃度を有することを特徴とする付記３に記載の半導体装置の製造方法。
（付記５）前記不純物の導入は、イオン注入法又はプラズマドープ法によることを特徴とする付記３又は付記４に記載の半導体装置の製造方法。
（付記６）半導体基板の上方に絶縁膜を形成する工程と、
第１の非晶質シリコン膜を絶縁膜上に形成するとともに、第２の非晶質シリコン膜を前記半導体基板の下面側に形成する工程と、
前記第２の非晶質シリコン膜を多結晶シリコン膜に変換する工程と、
前記第１の非晶質シリコン膜をパターニングする工程と、
前記第１の非晶質シリコン膜の表面に半球状グレインシリコンを形成することにより、前記第１の非晶質シリコン膜と前記半球状グレインシリコンからなる電極を形成する工程と、
前記電極に不純物を導入して低抵抗化する工程と
を有することを特徴とする半導体装置の製造方法。
(付記７）前記第１及び前記第２の非晶質シリコン膜は、不純物を２×１０20／cm3 以下の濃度で含んで成長されるか、アンドープで成長されることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置の製造方法。
（付記８）低抵抗化された前記半球状グレインシリコンには前記不純物が５×１０／cm3 よりも高い濃度で含まれていることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置の製造方法。
（付記９）前記第１の非晶質シリコン膜はパターニングによって円筒状に形成されることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置の製造方法。
（付記１０）前記第１の非晶質シリコン膜と第２の非晶質シリコン膜を形成する前において、
前記絶縁膜にホールを形成する工程と、
前記ホール内と前記絶縁膜上に第１のシリコン膜を形成するとともに前記半導体基板の下面上に第２のシリコン膜を形成する工程と、
前記第１のシリコン膜を前記絶縁膜上から除去して前記ホール内に残された前記第１のシリコン膜を導電性プラグとする工程と
をさらに有することを特徴とする付記１乃至付記９のいずれかに記載の半導体装置の製造方法。
（付記１１）前記電極の表面に誘電体膜と導電膜を順に形成する工程とをさらに有することを特徴とする付記１乃至付記９のいずれかに記載の半導体装置の製造方法。
（付記１２）半導体基板の上方に形成された絶縁膜と、
前記絶縁膜の上に形成され且つ半球状グレインシリコン膜を表面に有するキャパシタの蓄積電極と、
前記蓄積電極表面に形成された前記キャパシタの誘電体膜と、
前記誘電体膜上に形成された導電膜と、
前記半導体基板の下面側に形成されて露出面が前記蓄積電極の表面よりも平坦であるシリコン膜と
を有することを特徴とする半導体装置。
（付記１３）前記蓄積電極は筒状であることを特徴とする付記１２に記載の半導体装置。
【００４９】
【発明の効果】
以上述べたように本発明によれば、ＨＳＧが形成される第１の非晶質シリコン膜を形成すると同時に半導体基板の下面側に形成される第２の非晶質シリコン膜を、除去するか不純物導入により第１の非晶質シリコン膜よりもその不純物の濃度を高くするか、又は第２の非晶質シリコン膜を多結晶シリコン膜に変換するようにしたので、半導体基板の下面側でのＨＳＧの成長が防止され、ＨＳＧが半導体基板の下面側から上面側に移動して電極相互間を短絡する事態が回避され、半導体基板の上面側にＨＳＧを有する電極を歩留まりよく形成することができる。
【図面の簡単な説明】
【図１】図１(a),(b) は、従来のＤＲＡＭメモリセルを形成する工程を示す断面図（その１）である。
【図２】図２(a),(b) は、従来のＤＲＡＭメモリセルを形成する工程を示す断面図（その２）である。
【図３】図３(a),(b) は、本発明の第１実施形態に係るＤＲＡＭメモリセルを形成する工程を示す断面図（その１）である。
【図４】図４(a),(b) は、本発明の第１実施形態に係るＤＲＡＭメモリセルを形成する工程を示す断面図（その２）である。
【図５】図５(a),(b) は、本発明の第１実施形態に係るＤＲＡＭメモリセルを形成する工程を示す断面図（その３）である。
【図６】図６(a),(b) は、本発明の第１実施形態に係るＤＲＡＭメモリセルを形成する工程を示す断面図（その４）である。
【図７】図７(a),(b) は、本発明の第２実施形態に係るＤＲＡＭメモリセルを形成する工程を示す断面図（その１）である。
【図８】図８(a),(b) は、本発明の第２実施形態に係るＤＲＡＭメモリセルを形成する工程を示す断面図（その２）である。
【図９】図９(a),(b) は、本発明の第２実施形態に係るＤＲＡＭメモリセルを形成する工程を示す断面図（その３）である。
【図１０】図１０(a),(b) は、本発明の第３実施形態に係るＤＲＡＭメモリセルを形成する工程を示す断面図（その１）である。
【図１１】図１１(a),(b) は、本発明の第３実施形態に係るＤＲＡＭメモリセルを形成する工程を示す断面図（その２）である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁膜、３…ＭＯＳトランジスタ、４…第１層間絶縁膜、５…ビット線コンタクトプラグ、６…第２層間絶縁膜、７…窒化シリコン膜、８ａ…ストレージコンタクトプラグ、９…非晶質シリコン膜、１０…パタニング用膜、１１…非晶質シリコン膜、１２…非晶質シリコン膜、１３…レジスト、１４…ＨＳＧ、１５…蓄積で、１６…誘電体膜、１７…対向電極、Ｑ…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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