(57)【特許請求の範囲】
【請求項１】
a)半導体基板上に第1ゲート絶縁膜、第1ゲート導電膜及び第2絶縁膜を順次に形成する段階と、
b)前記第1ゲート導電膜の上部を露出させるように前記第2絶縁膜の一部をエッチングして後続工程によって第1ゲートが形成される領域を定義する段階と、
c)前記パターニングされた第2絶縁膜の側壁に沿って第2導電膜スペーサを形成する段階と、
d)前記第2導電膜スペーサと前記第1ゲート導電膜の露出された表面とに所定の酸化膜を形成する段階と、
e)前記パターニングされた第2絶縁膜の側壁にシリコンを含有する絶縁膜スペーサを形成する段階と、
f)前記第2絶縁膜と前記絶縁膜スペーサとをマスクとして用いて前記酸化膜、第1ゲート導電膜及び第1ゲート絶縁膜をエッチングしてソースジャンクション用のコンタクトホールを形成する段階と、
g-1)前記コンタクトホール部分の前記第１ゲート導電膜の側面をシリコンを含有する絶縁膜で覆って絶縁させる段階と、
g-2)前記ソースジャンクション用のコンタクトホールに充填用導電膜を充填してソースジャンクション用コンタクトフィルを形成する段階と、
h)前記第2絶縁膜及びこの第2絶縁膜の下部に形成された第1ゲート導電膜を順次に除去して第1ゲートを形成する段階と、
i)前記第1ゲートの露出された側壁に第2ゲート絶縁膜を形成する段階と、
j)半導体基板上の全面に第2ゲート導電膜及びシリコンを含有する平坦化用絶縁膜を順次に形成し、この第2ゲート導電膜と平坦化用絶縁膜とを前記絶縁膜スペーサの上部レベルまで平坦に除去して前記ソースジャンクション用コンタクトフィルの上部と前記第2ゲート導電膜の上部とを露出させる段階と、
k)前記露出されたソースジャンクション用コンタクトフィルと前記第2ゲート導電膜上にマスク用のシリコン酸化膜を形成する段階と、
l)前記マスク用のシリコン酸化膜をマスクとして用いて表面に露出している前記平坦化用絶縁膜と、該平坦化用絶縁膜の下部に配置された第2ゲート導電膜とを順次に除去して第2ゲートを形成する段階と
を含むことを特徴とするフラッシュメモリ装置の製造方法。
【請求項２】
前記a)段階において、第1ゲート導電膜は導電性ポリシリコンであり、第2絶縁膜はシリコン窒化膜であることを特徴とする請求項１に記載のフラッシュメモリ装置の製造方法。
【請求項３】
前記c)段階は、
前記半導体基板上の全面に導電性ポリシリコンを形成する段階と、
異方性乾式エッチングを用いて前記導電性ポリシリコンを全面エッチングする段階と
を含むことを特徴とする請求項１に記載のフラッシュメモリ装置の製造方法。
【請求項４】
前記d)段階において、
前記酸化膜は、露出された前記第1ゲート導電膜及び前記第2導電膜スペーサを熱酸化法で酸化させて形成したシリコン酸化膜であることを特徴とする請求項１に記載のフラッシュメモリ装置の製造方法。
【請求項５】
前記e)段階は、
前記半導体基板上の全面にシリコンを含有する絶縁膜を形成する段階と、
前記絶縁膜を乾式エッチング法で異方性エッチングする段階と
を含むことを特徴とする請求項１に記載のフラッシュメモリ装置の製造方法。
【請求項６】
前記絶縁膜は、化学気相蒸着法で形成されたシリコン酸化膜であることを特徴とする請求項５に記載のフラッシュメモリ装置の製造方法。
【請求項７】
前記g-2)段階は、
半導体基板上の全面に充填用導電膜を形成する段階と、
前記充填用導電膜を化学的機械研磨法を用いて前記絶縁膜スペーサの上部レベルまで平坦に除去する段階と
を含むことを特徴とする請求項１に記載のフラッシュメモリ装置の製造方法。
【請求項８】
前記充填用導電膜は、導電性ポリシリコンであることを特徴とする請求項７に記載のフラッシュメモリ装置の製造方法。
【請求項９】
前記h)段階は、
前記第2絶縁膜を所定のエッチング溶液を用いて湿式エッチング法で前記第1ゲート導電膜の上部まで除去する段階と、
前記絶縁膜スペーサをマスクとして用いて乾式エッチング法で前記第2絶縁膜の下部に形成された第1ゲート導電膜をエッチングして除去する段階と
を含むことを特徴とする請求項１に記載のフラッシュメモリ装置の製造方法。
【請求項１０】
前記エッチング溶液はH3PO4溶液であることを特徴とする請求項９に記載のフラッシュメモリ装置の製造方法。
【請求項１１】
前記i)段階において、前記第2ゲート絶縁膜は、前記第1ゲートを熱酸化法で酸化させて形成したシリコン酸化膜であることを特徴とする請求項１に記載のフラッシュメモリ装置の製造方法。
【請求項１２】
前記j)段階において、前記第2ゲート導電膜は導電性のポリシリコンであることを特徴とする請求項１に記載のフラッシュメモリ装置の製造方法。
【請求項１３】
前記j)段階において、前記平坦化用絶縁膜は化学気相蒸着法で形成されたシリコン窒化膜であることを特徴とする請求項１に記載のフラッシュメモリ装置の製造方法。
【請求項１４】
前記j)段階において、前記第２ゲート導電膜及び前記平坦化用絶縁膜は化学的機械研磨法によって平坦に除去されることを特徴とする請求項１に記載のフラッシュメモリ装置の製造方法。
【請求項１５】
前記第2ゲート導電膜は導電性ポリシリコンであることを特徴とする請求項１に記載のフラッシュメモリ装置の製造方法。
【請求項１６】
前記第2ゲート導電膜は、不純物がドーピングされたポリシリコンを下層に配置し、不純物がドーピングされていないポリシリコンを上層に配置した積層構造であることを特徴とする請求項１５に記載のフラッシュメモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置の製造方法に係り、特にフラッシュメモリ装置の製造方法に関する。
【０００２】
【従来の技術】
フラッシュメモリは一般に浮遊ゲートとコントロールゲートとの二重ゲートよりなっていて、これらに適正な電圧を印加すれば、データが記憶／消去されるメモリ装置である。特に、コントロールゲートと浮遊ゲート間の動作はメモリスピード及び信頼性に非常に大きな影響を与えるので、これを改善するために製造方法は発展し続けてきた。
【０００３】
図１５は、従来のフラッシュメモリ装置を示す図であって、コントロールゲートと浮遊ゲートとの長手方向に対して横に切断して示す断面図である。
これを参照すれば、従来のフラッシュメモリ装置は、直線的に配置された複数のコントロールゲート1230と、これらコントロールゲート1230間に位置して半導体基板1100に形成されたソースジャンクション1201と、コントロールゲート1230の両外側に配置されて半導体基板1100に形成されたドレインジャンクション1101と、コントロールゲート1230間に内側絶縁膜スペーサ1190を介在して位置し、ソースジャンクション1201の上部に連結するジャンクションコンタクトフィル1210と、側壁がコントロールゲート1230の側壁に第2ゲート絶縁膜1220を介在して近接し、下部は第1ゲート絶縁膜1110を介在して半導体基板1100のソースジャンクション1201と部分的に重畳する２つの浮遊ゲート1120とを含む。そして、コントロールゲート1230の外側の側壁に外側絶縁膜スペーサ1260が形成されている。ここで、前記内側絶縁膜スペーサ1190は、浮遊ゲート1120を下部に埋め込みつつコントロールゲート1230の内側壁に形成されている。また、対向する内側絶縁膜スペーサ1190の間には、その部分のコンタクトホールを導電性膜で充填して上部の配線(図示せず)とソースジャンクション1201とを連結する前記ジャンクションコンタクトフィル1210が形成されている。ここで、コントロールゲート1230と浮遊ゲート1120とは導電性のポリシリコンよりなっている。
【０００４】
このような従来のフラッシュメモリ装置は、浮遊ゲート1120の側壁に第2ゲート絶縁膜1220が形成されていて浮遊ゲート1120とコントロールゲート２３０間のスイッチの役割をする。これによって、これらの間に所定の電圧を加えて電位差を発生させると、電荷の移動が生じて情報が貯蔵／消去される。
【０００５】
【発明が解決しようとする課題】
ところで、このような従来のフラッシュメモリ装置において、第2ゲート絶縁膜1220はポリシリコンを酸化させて形成された膜であって、表面の不規則な特性のために第2ゲート絶縁膜1220や浮遊ゲート1120を均一に形成しにくい。したがって、浮遊ゲート1120とコントロールゲート1230間のオン／オフ動作が円滑でない短所がある。特に、コントロールゲート1230と浮遊ゲート1120間に接する領域に形成された第2ゲート絶縁膜1220が厚く、かつ不均一なのでメモリ素子のデータを消去させるのにエラーが多発する。
【０００６】
そこで、本発明は上記問題を解決するために創案されたものであって、その目的は、フラッシュメモリ装置の第1ゲート（浮遊ゲート）の形状を第2ゲート（コントロールゲート）と近接する部分で鋭く形成することにより、イレーズ動作時に電荷を円滑に移動させてイレーズを容易に行えるフラッシュメモリ装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明のフラッシュメモリ装置の製造方法は、まず、半導体基板上に第1ゲート絶縁膜、第1ゲート導電膜及び第2絶縁膜を順次に形成する。次に、第1ゲート導電膜の上部を露出させるように第2絶縁膜の一部をエッチングして後続工程によって第1ゲートが形成される領域を定義する。次に、パターニングされた第2絶縁膜の側壁に沿って第2導電膜スペーサを形成する。次に、第2導電膜スペーサと第1ゲート導電膜の露出された表面とに所定の酸化膜を形成する。次に、パターニングされた第2絶縁膜の側壁にシリコン絶縁膜スペーサを形成し、第2絶縁膜とシリコン絶縁膜スペーサとをマスクとして用いて第1ゲート導電膜及び第1ゲート絶縁膜をエッチングしてソースジャンクション用のコンタクトホールを形成する。次に、ソースジャンクション用のコンタクトホールに充填用導電膜を充填してソースジャンクション用コンタクトフィルを形成する。次に、第2絶縁膜及びこの第2絶縁膜の下部に形成された第1ゲート導電膜を順次に除去して第1ゲートを形成する。次に、第1ゲートの露出された側壁に第2ゲート絶縁膜を形成する。次に、半導体基板上の全面に第2ゲート導電膜及び平坦化用シリコン絶縁膜を順次に形成する。次に、第2ゲート導電膜と平坦化用シリコン絶縁膜とをシリコン絶縁膜スペーサの上部レベルまで平坦に除去してソースジャンクション用コンタクトフィルの上部と第2ゲート導電膜の上部とを露出させる。次に、露出されたソースジャンクション用コンタクトフィルと第2ゲート導電膜上にマスク用のシリコン酸化膜を形成する。最後に、マスク用のシリコン酸化膜をマスクとして用いて表面に露出している平坦化用シリコン絶縁膜と該平坦化用シリコン絶縁膜の下部に配置された第2ゲート導電膜とを順次に除去して第2ゲートを形成する。
【０００８】
このような本発明の製造方法において、具体例として、第1ゲート導電膜は化学気相蒸着法を用いて形成された導電性ポリシリコンであり、第2絶縁膜はシリコン窒化膜である。
【０００９】
また、パターニングされた第２絶縁膜の側壁に第2導電膜スペーサを形成する段階は、半導体基板上の全面に化学気相蒸着法で導電性のポリシリコンを蒸着し、そして、異方性乾式エッチングを用いてポリシリコンを全面エッチングする。すると、第２絶縁膜の側壁の下部に第２導電膜スペーサとしてポリシリコンスペーサが形成される。
次いで、第2導電膜スペーサと露出された第1ゲート導電膜とを所定の酸化ガスを用いて熱的に酸化させてシリコン酸化膜を形成する。
【００１０】
また、シリコン絶縁膜スペーサを形成する段階は、半導体基板上にシリコン絶縁膜としてシリコン酸化膜を形成し、このシリコン酸化膜を乾式エッチング法で全面を異方性エッチングする。そうすると、パターニングされた第２絶縁膜の側壁にシリコン絶縁膜スペーサ（シリコン酸化膜スペーサ）が形成される。
次いで、第２絶縁膜とシリコン絶縁膜スペーサとをマスクとして用いて第1ゲート導電膜のポリシリコン及び第1ゲート絶縁膜を乾式エッチングして、ソースジャンクション用のコンタクトホールを形成する。この際、シリコン酸化膜は化学気相蒸着法(CVD)で形成されることが望ましい。
【００１１】
また、ソースジャンクション用コンタクトフィルを形成するために、半導体基板上の全面に充填用導電膜として、不純物がドーピングされたポリシリコンを低圧化学気相蒸着法(LPCVD)を用いて蒸着する。そして、ポリシリコンで形成された充填用導電膜を化学的機械研磨法(Chemical Mechanical polishing)を用いて平坦に除去する。これにより、ソースジャンクション用コンタクトホールにソースジャンクション用コンタクトフィルが形成される。
【００１２】
第１ゲートと第２ゲート絶縁膜を形成する方法は、まず、シリコン窒化膜よりなる第2絶縁膜をエッチング溶液の燐酸(H3PO4)溶液を用いて湿式エッチング法で第1ゲート導電膜の上部まで除去する。次に、シリコン絶縁膜スペーサをマスクとして用いて乾式エッチング法で前記第２絶縁膜下部の第１ゲート導電膜をエッチング除去する。その後、露出された残存第1ゲート導電膜側壁および第２導電膜スペーサ側壁、すなわち第１ゲートの露出された側壁に第2ゲート絶縁膜を形成する。ここで、第１ゲートの露出された側壁に第2ゲート絶縁膜を形成する方法には２種類ある。第1は、ポリシリコンよりなる第1ゲートの側壁を乾式あるいは湿式酸化法を用いて酸化させてシリコン酸化膜を形成する方法である。第2は、半導体基板上の全面にCVDを用いてシリコン酸化膜を形成した後、このシリコン酸化膜を異方性全面エッチングして第１ゲートの側壁にシリコン酸化膜スペーサを形成する方法である。
【００１３】
第２ゲートを形成する方法は、まず、半導体基板上の全面に第2ゲート導電膜としての導電性ポリシリコンと平坦化用シリコン絶縁膜とを順次に形成し、平坦化用シリコン絶縁膜と第2ゲート導電膜とを化学的機械研磨法を用いて順次に除去してソースジャンクション用コンタクトフィルの上部と残存第２ゲート導電膜の上部とを露出させる。ここで、平坦化用シリコン絶縁膜はシリコン窒化膜である。次に、ソースジャンクション用コンタクトフィルと第2ゲート導電膜の上部露出部分を乾式または湿式酸化法で酸化させて表面にマスク用シリコン酸化膜を形成する。そして、このマスク用シリコン酸化膜をマスクとして用いて乾式エッチング法で平坦化用シリコン絶縁膜と第2ゲート導電膜とをエッチングして除去することにより、残存第2ゲート導電膜により第2ゲートを形成する。
ここで、第2ゲート導電膜は、不純物がドーピングされたポリシリコンを下層に有し、上層には非ドーピングのポリシリコンを有する２層構造ポリシリコンを使用することが好ましい。そのようにすれば、第２ゲート導電膜の露出上部を酸化させる時、酸化膜を薄くできる。
【００１４】
以上のような本発明のフラッシュメモリ装置の製造方法は、浮遊ゲートとしての第1ゲート形成時にポリシリコンスペーサを形成し、これを酸化させて第１ゲートの形状を第2ゲート（コントロールゲート）と近接する部分で鋭く形成することによって、この尖鋭化された部分を通じて電荷が集中するのでデータの消去が容易になる。
【００１５】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施形態を詳細に説明する。しかし、以下に例示する本発明の実施形態は多様な他の形態に変形でき、本発明の範囲が以下の実施形態に限定されるものではない。本発明の実施形態は当業者に本発明を完全に説明するためだけに提供されるものである。
【００１６】
図1は本発明に係るフラッシュメモリ装置の製造方法によって製造されたフラッシュメモリ装置の平面図であり、図２は図1のA-A線に沿って切断した断面図であり、図３は図1のC-C線に沿って切断した断面図である。
【００１７】
図1と図２とを参照すれば、本発明に係るフラッシュメモリ装置は、半導体基板100上に相互所定距離だけ離隔されて平行に帯状に形成された複数のソース及びドレインジャンクション201，101と、これらジャンクション101，201間に位置して形成された第2ゲート230a（コントロールゲート）と、ソースジャンクション201を中心に両側に対向して形成された第2ゲート230aの側壁に形成されてソースジャンクション201の中央に所定のコンタクトホールを形成するシリコン酸化膜スペーサ190と、このシリコン酸化膜スペーサ190の下部に配置されて半導体基板100と接する下部には第1ゲート絶縁膜110が介在され、第2ゲート230aと接する部分には第2ゲート絶縁膜220が介在されて形成された第1ゲート120bと、シリコン酸化膜スペーサ190間に形成されたソースジャンクション用コンタクトホールを導電膜で充填して形成されたジャンクションコンタクトフィル210aとを含む。ソースジャンクション201は第2ゲート230aの対向する内壁部内側の第1ゲート120b間に位置しており、ドレインジャンクション101はソースジャンクション201と対応し、第2ゲート230aの外側に隣接して形成されている。
【００１８】
図1において点線で表した四角形は素子形成領域ARを示し、四角形以外の領域は素子分離領域IRを示す。
図３を参照すれば、この図は図２の断面とは垂直に切断したものである。
これを参照すれば、図1のA-A方向では図示されなかった素子分離用絶縁膜150と第1ゲート120bの横方向の断面が見られる。すなわち、第1ゲート120bの形態は第2ゲート230aの内側に近接して形成された長方形をなしている。
【００１９】
図４ないし図１４は本発明のフラッシュメモリ装置の製造方法を詳細に説明するために段階別に示す断面図である。説明の便宜上、工程が比較的単純な初期工程ではビットライン方向とワードライン方向とを共に示したが、セル部分の工程が複雑になるに従いワードライン方向は省略して図示した。
【００２０】
図４を参照すれば、素子分離工程を実施するために、半導体基板100の表面に第1ゲート絶縁膜110、第1ゲート導電膜120及びマスク用絶縁膜130を順次に形成する。この際、第1ゲート絶縁膜110は半導体基板100を熱的に酸化させて形成したシリコン酸化膜であり、第1ゲート導電膜120は不純物がドーピングされたポリシリコンである。そして、マスク用絶縁膜130はCVDで形成されたシリコン窒化膜である。マスク用絶縁膜130に所定のフォトエッチング工程を実施して素子分離用トレンチパターンを形成し、このパターンをマスクとして用いてシリコン基板１００に乾式エッチングで所定深さのトレンチ150aを形成する。次いで、トレンチ150a内部に充填用シリコン絶縁膜150としてシリコン酸化膜１５１をＣＶＤで厚く形成する。この際、充填用シリコン絶縁膜150はプラズマを用いた化学気相蒸着法(PECVD)で形成するのが蒸着速度が速く、充填能力に優れているので望ましい。また、高密度プラズマを用いた化学気相蒸着法(HDPCVD)で形成されたシリコン酸化膜153を組合わせて形成することもできる。
【００２１】
図５を参照すれば、充填用シリコン絶縁膜150をＣＭＰ法を用いてマスク用絶縁膜130の上部まで除去する。そうすると、トレンチ150aの内部にのみ充填用シリコン絶縁膜150が充填されて素子分離領域が形成され、かつ素子形成領域が画定される。次に、図６に示すように、半導体基板100上に残留するマスク用絶縁膜130をH3PO4を用いた湿式エッチング法で全て除去し、代わりに第１ゲート導電膜１２０および充填用シリコン絶縁膜１５０上にＬＰＣＶＤを用いてシリコン窒化膜160を形成する。
【００２２】
図７を参照すれば、シリコン窒化膜160上にフォトレジストを塗布し、このフォトレジストに、後続工程によって第1ゲートを形成する空間を形成するためのパターンを所定のフォト工程によって形成する。このように形成されたフォトレジストパターン300をマスクとして用いて乾式エッチング法でシリコン窒化膜160にパターンを転写する。そうすると、フォトレジストパターン３００のパターニングされた部分では、シリコン窒化膜160に、後続工程によって第1ゲートが形成される空間（パターン）が形成され、同時に第1ゲート導電膜120の上部が露出される。
【００２３】
図８を参照すれば、シリコン窒化膜160にパターンが形成された半導体基板100上の全面にポリシリコンを適切な厚さに蒸着する。このポリシリコンを乾式エッチング法で全面エッチングして、シリコン窒化膜160に形成されたパターン（空間部）の側壁下部にポリシリコンスペーサ170を形成する。この際、シリコン窒化膜１６０のパターン（空間部）のその他の部分においては、下部に蒸着されている第1ゲート導電膜120の上面が露出される。次いで、図９に示すように、熱酸化法を用いて表面が露出された第1ゲート導電膜120とポリシリコンスペーサ170の表面に薄膜のシリコン酸化膜180を形成する。この際、側壁スペーサ１７０部分のポリシリコンが酸化されて形成されるシリコン酸化膜１８０は、残存側壁スペーサ１７０すなわち第1ゲートの端部を鋭く形成する役割をして、今後フラッシュメモリ工程が完成して装置が動作する時、データ消去機能が良好になる役割をする。
【００２４】
図１０を参照すれば、半導体基板100上の全面に、ＬＰＣＶＤやＰＥＣＶＤを用いて所定厚さのシリコン酸化膜を蒸着する。そして、異方性の乾式エッチング法でシリコン酸化膜を全面エッチングして、パターニングされたシリコン窒化膜160の側壁に、第1ゲート導電膜120及びシリコン酸化膜180を埋め込むようにシリコン酸化膜スペーサ190を形成する。次いで、このシリコン酸化膜スペーサ190をマスクとして下部に形成されたシリコン酸化膜180、第1ゲート導電膜120及び第1ゲート絶縁膜110を順次にエッチングする。そうすると、シリコン酸化膜スペーサ190間の半導体基板100表面が露出され、かつ第1ゲート導電膜120は左右一対の第1ゲートパターン120aとなる。この工程以後にイオン注入工程を含む所定のジャンクション形成工程を実施することにより、露出された部分の半導体基板１００内に図１１に示すソースジャンクション201を形成する。
この際、半導体基板１００の全面に所定のシリコン絶縁膜を蒸着し、乾式食刻でエッチバックして外部に露出された第１ゲート導電膜１２０の側面を絶縁膜で覆って絶縁させる。
【００２５】
図１１を参照すれば、半導体基板100上の全面に充填用導電膜210として導電性のポリシリコンを厚く蒸着して、シリコン酸化膜スペーサ190の間に形成されたコンタクトホールを充填する。次いで、ＣＭＰ法を用いて充填用導電膜210をシリコン窒化膜160の上部レベルまで平坦に除去してシリコン酸化膜スペーサ190間のコンタクトホールにのみ導電膜を充填することにより、ソースジャンクションコンタクトフィル210aを形成する。
【００２６】
図１２を参照すれば、H3PO4を用いた湿式エッチングでシリコン窒化膜160を全て除去し、続いてシリコン酸化膜スペーサ190をマスクとして用いて乾式エッチング法で第1ゲートパターン120aと第1ゲート絶縁膜110とを順次に除去して第1ゲート120bを完成させる。この第１ゲート１２０ｂは、残存第１ゲートパターン１２０ａと残存側壁スペーサ１７０からなる。この第1ゲート120bの外側の露出された側壁に所定の側壁酸化膜220を形成する。この際、側壁酸化膜220を形成する方法のうち１つは、露出された第1ゲート120bの側壁を所定の酸化工程により直接酸化して側壁酸化膜220を形成する方法である。他の１つは、ＣＶＤ法を用いて所定厚さのシリコン酸化膜を形成した後、乾式エッチング法を用いて全面エッチングして側壁にスペーサ形式で側壁酸化膜220を形成する方法である。この際、側壁に形成される側壁酸化膜220は後続工程で形成される第2ゲート230aとの間の第2ゲート絶縁膜220の役割をする。次いで、半導体基板100上の全面に第2ゲート導電膜230として導電性のポリシリコンを形成し、その上にＣＶＤを用いてシリコン窒化膜240を形成する。
【００２７】
図１３を参照すれば、ＣＭＰ法を用いてシリコン窒化膜240と第2ゲート導電膜230とを順次に除去してシリコン酸化膜スペーサ190の上部まで除去する。そうすると、シリコン酸化膜スペーサ190の外側の側壁に形成された第2ゲート導電膜230の上面ポリシリコンとソースジャンクションコンタクトフィル210aの上面ポリシリコンとが露出される。次いで、酸化法を用いて露出されたポリシリコンを酸化させることにより、第２ゲート導電膜２３０の露出上面およびソースジャンクションコンタクトフィル２１０ａの露出上面にシリコン酸化膜250を形成する。そうすると、上部から見た平面図上ではシリコン窒化膜240領域とシリコン酸化膜250領域とが区分されて現れる。
【００２８】
次に、シリコン酸化膜250をマスクとして用いて燐酸溶液内で湿式エッチングを行うことにより、表面に露出しているシリコン窒化膜240を全て除去し、下部の第2ゲート導電膜230だけを残す。その後、再びシリコン酸化膜250をマスクとして用いて乾式エッチングで全面エッチングすることにより、図１４に示すように、浮遊ゲートの第1ゲート120bに沿って第2ゲート230a（残存第２ゲート導電膜２３０からなる）が形成される。
【００２９】
以後の工程は通常のフラッシュメモリ装置の製造工程を実施して第2ゲート230aの外側側壁にシリコン酸化膜よりなる絶縁膜スペーサ260を形成し、通常のジャンクション形成工程を用いてイオン注入法で第2ゲート230aの外側にドレインジャンクション101を形成する。
【００３０】
このように本発明に係るフラッシュメモリ装置の製造方法は、浮遊ゲートとして使われる第1ゲート120bの形成時に、ポリシリコンスペーサ170を形成し、そのポリシリコンスペーサ170を酸化させて第1ゲート120bの端部（第2ゲート230aとの間の第2ゲート絶縁膜220と接する部分）を鋭く形成することによって、この鋭い部分に沿って容易に電位降伏が生じてデータイレーズ時に容易に動作が可能となる。
【００３１】
【発明の効果】
以上のように本発明のフラッシュメモリ装置の製造方法は、浮遊ゲートとしての第1ゲート形成時にポリシリコンスペーサを形成し、これを酸化させて第1ゲートの形状を第2ゲート(コントロールゲート)と近接する部分で鋭く形成するようにしたので、消去動作時に円滑に動作し、電気的特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明によって製造されたフラッシュメモリ装置の平面図である。
【図２】図１のA-A線に沿って切断した断面図である。
【図３】図1のC-C線に沿って切断した断面図である。
【図４】本発明によるフラッシュメモリ装置の製造方法の実施形態を説明するために示した断面図である。
【図５】本発明によるフラッシュメモリ装置の製造方法の実施形態を説明するために示した断面図である。
【図６】本発明によるフラッシュメモリ装置の製造方法の実施形態を説明するために示した断面図である。
【図７】本発明によるフラッシュメモリ装置の製造方法の実施形態を説明するために示した断面図である。
【図８】本発明によるフラッシュメモリ装置の製造方法の実施形態を説明するために示した断面図である。
【図９】本発明によるフラッシュメモリ装置の製造方法の実施形態を説明するために示した断面図である。
【図１０】本発明によるフラッシュメモリ装置の製造方法の実施形態を説明するために示した断面図である。
【図１１】本発明によるフラッシュメモリ装置の製造方法の実施形態を説明するために示した断面図である。
【図１２】本発明によるフラッシュメモリ装置の製造方法の実施形態を説明するために示した断面図である。
【図１３】本発明によるフラッシュメモリ装置の製造方法の実施形態を説明するために示した断面図である。
【図１４】本発明によるフラッシュメモリ装置の製造方法の実施形態を説明するために示した断面図である。
【図１５】従来の方法によって製造されたフラッシュメモリ装置の断面図である。
【符号の説明】
１００  半導体基板
１０１  ドレインジャンクション
１１０  第１ゲート絶縁膜
１２０ｂ  第１ゲート
１７０  ポリシリコンスペーサ
１８０  シリコン酸化膜
１９０  シリコン酸化膜スペーサ
２１０ａ  ソースジャンクションコンタクトフィル
２２０  側壁酸化膜（第２ゲート絶縁膜）
２３０ａ  第２ゲート
２６０  絶縁膜スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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