(57)【特許請求の範囲】
【請求項１】
データ処理システムであって、
バスに結合され、前記バスに結合されたメモリユニットから取り出した命令を実行するための中央処理ユニットであって、第１の周波数の第１のクロック信号に同期して動作する前記中央処理ユニットと、
前記バスに結合され、前記メモリユニットから表示データをフェッチするためのダイレクトメモリアクセス・コントローラであって、該ダイレクトメモリアクセス・コントローラは前記第１の周波数よりも高い第２の周波数の第２のクロック信号に同期して動作し、かつ前記ダイレクトメモリアクセス・コントローラは前記中央処理ユニットと独立に動作し、前記表示データは表示スクリーンをリフレッシュするためのものである、前記ダイレクトメモリアクセス・コントローラと、
前記メモリユニットに前記バスを介して結合され、前記ダイレクトメモリアクセス・コントローラにより前記メモリユニットからフェッチされた表示データを格納するためのラインバッファと、
前記ラインバッファに結合され、前記ラインバッファから前記表示データを受信し、第３のクロック信号に同期して動作する表示制御ブロックであって、該表示制御ブロックは前記表示スクリーンをリフレッシュするためのものであり、前記第３のクロック信号は前記第２の周波数と異なる第３の周波数を有し、かつ前記第１のクロック信号とは異なる、前記表示制御ブロックと
を具備することを特徴とするデータ処理システム。
【請求項２】
データ処理システムであって、
バスに結合され、前記バスに結合されたメモリから取り出された命令を実行するための中央処理ユニットであって、第１の周波数の第１のクロック信号に同期して動作する前記中央処理ユニットと、
前記バスに結合された表示制御装置であって、該表示制御装置は、
前記バスに結合され、前記メモリにアクセスして、前記第１の周波数よりも高い第２の周波数の第２のクロック信号に同期して表示データを読み出すダイレクトメモリアクセス・コントローラと、
前記バスを介して前記ダイレクトメモリアクセス・コントローラ及び前記メモリに結合され、前記ダイレクトメモリアクセス・コントローラにより前記メモリから読み出された前記表示データを格納するためのラインバッファであって、前記表示データは表示スクリーンを周期的にリフレッシュするためのものである、前記ラインバッファと、
前記ラインバッファに結合され、前記ラインバッファから前記表示データを受信し、第３のクロック信号に同期して動作する表示制御ブロックであって、該表示制御ブロックは前記表示データを使用して前記表示スクリーンをリフレッシュするためのものであり、前記第３のクロック信号は前記第２の周波数と異なる第３の周波数を有し、かつ前記第１のクロック信号とは異なる、前記表示制御ブロックと
を含む前記表示制御装置
を具備することを特徴とするデータ処理システム。
【請求項３】
中央処理ユニットと、表示装置を制御するための表示制御装置とを有するデータ処理システムであって、前記表示制御装置は、ダイレクトメモリアクセス・コントローラと、ラインバッファと、表示制御ブロックとを含み、前記中央処理ユニットおよび前記表示制御装置がバスに結合されている前記データ処理システムにおいて、前記表示装置をリフレッシュするための表示データおよび前記中央処理ユニットによって実行するための命令を前記バスに結合されたシステムメモリから周期的に供給する方法であって、
前記バスに結合された前記ダイレクトメモリアクセス・コントローラが前記バスへのアクセスを要求する段階、
前記中央処理ユニットが前記バスへのアクセスを受信する段階、
前記中央処理ユニットが前記システムメモリからの表示データの読み出しアクセスのために前記システムメモリをイネーブルする段階、
前記ダイレクトメモリアクセス・コントローラが前記システムメモリから前記表示データを第１の周波数で読み出す段階であって、前記第１の周波数は前記中央処理ユニットが同期するクロック信号の周波数よりも高く、前記表示データは前記システムメモリから所定の数のバーストで読み出される、前記読み出す段階、
前記ダイレクトメモリアクセス・コントローラが前記所定の数のバーストの表示データを前記バスに結合された前記ラインバッファに書き込む段階、そして
前記表示制御ブロックにおいて前記表示データを使用して前記表示スクリーンをリフレッシュする段階であって、前記表示制御ブロックは前記第１の周波数と異なる第２の周波数で、かつ前記中央処理ユニットの前記クロック信号とは異なるクロック信号に同期して動作する、前記リフレッシュする段階、
を具備することを特徴とする表示装置をリフレッシュするための表示データおよび前記中央処理ユニットによって実行するための命令を周期的に供給する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は一般的にはデータ処理に関し、かつより特定的には、バースト・ダイレクトメモリアクセス（ｂｕｒｓｔｉｎｇ  ｄｉｒｅｃｔ  ｍｅｍｏｒｙ  ａｃｃｅｓｓ）を備えた表示制御装置を有するデータ処理システムに関する。
【０００２】
【従来の技術】
液晶表示装置（ＬＣＤ）スクリーンが一般にデータ処理システムによって発生されるデータおよび／またはグラフィクスを表示するために使用される。ＬＣＤスクリーンは典型的には小さな寸法および比較的低い電力消費を要求する用途に使用される。ＬＣＤスクリーンをデータ処理システムにインタフェースするために別個のＬＣＤコントローラが使用され、かつＬＣＤスクリーンをリフレッシュするための表示データを記憶するために外部ビデオメモリが使用される。
【０００３】
【発明が解決しようとする課題】
しかしながら、外部ビデオメモリを使用することはデータ処理システムのピンの数、基板寸法、パッケージングのコスト、および電力消費を増大させる。
【０００４】
したがって、本発明の目的は、バースト・ダイレクトメモリアクセスを備えた表示制御装置を有するデータ処理システムにおいて、上記従来技術の問題を解決し、ピンの数、基板寸法、パッケージングのコスト、および電力消費を低減することにある。
【０００５】
【課題を解決するための手段】
一般に、本発明は別個のビデオＲＡＭ（ランダムアクセスメモリ）の代わりにシステムメモリを使用する、ＬＣＤ表示スクリーンのような、表示スクリーン上の画素をリフレッシュするための表示データを提供するために、バス調停およびデータバースト（ｄａｔａ  ｂｕｒｓｔｉｎｇ）を使用する表示制御装置を備えたデータ処理システムを提供する。前記システムメモリは表示制御装置および中央処理ユニット（ＣＰＵ）の間で共有される。スクリーンＤＭＡ（ダイレクトメモリアクセス）コントローラはラインバッファを所定数のワードのバーストでシステムメモリからの表示データで満たす。該スクリーンＤＭＡコントローラは汎用目的の、フライバイ形式（ｆｌｙ−ｂｙ  ｔｙｐｅ）の、バースティングＤＭＡコントローラである。ＬＣＤ制御論理回路は表示データをラインバッファからカーソル論理回路、フレームレート制御回路、およびインタフェース回路を通して送り込みＬＣＤ表示スクリーンをリフレッシュする。
【０００６】
スクリーンＤＭＡコントローラはＣＰＵまたはＬＣＤ制御論理によって使用されるものよりも高速のクロッキング信号を受ける。これはスクリーンＤＭＡコントローラがＣＰＵよりも高速で動作できるようにし表示データを取り出すのに必要な帯域幅を低減する。さらに、ＣＰＵクロック周波数が電力管理の目的で変更されても、ＬＣＤ表示スクリーンは影響を受けず、その理由はそれが異なるクロックを使用するからである。ＣＰＵ、表示制御装置、およびシステムメモリは示される実施形態では同じ集積回路上にある。表示データを格納するためにシステムメモリを使用することにより、ピンの数、パッケージングのコスト、基板スペース、および電力消費が低減され、ページャ、無線電話、ポケットゲームマシン、その他のような手持型の、バッテリ動作装置にとってＤＭＡコントローラを特に有用なものとする。
【０００７】
【発明の実施の形態】
以下の説明において、用語「肯定する（ａｓｓｅｒｔ）」および「否定する（ｎｅｇａｔｅ）」は信号、ステータスビット、または同様の装置を、それぞれ、その論理的に真のまたは論理的に偽の状態にすることに言及する場合に使用される。もし論理的に真の状態がデジタル論理レベル“１”であれば、論理的に偽の状態はデジタル論理レベル“０”である。また、もし論理的に真の状態がデジタル論理レベル“０”であれば、論理的に偽の状態はデジタル論理レベル“１”である。用語「バス」は、データ、アドレス、制御、またはステータスのような、１つまたはそれ以上の種々の形式の情報を転送するために使用できる複数の信号に言及するために使用される。
【０００８】
本発明は図１〜図４を参照することによりさらに完全に説明できる。図１は、ブロック図形式で、本発明に係わるデータ処理システム２０を示す。データ処理システム２０は中央処理ユニット（ＣＰＵ）２２、タイマ２４、万能非同期受信機／送信機（ＵＡＲＴ）モジュール２６、ＬＣＤ制御モジュール２８、シリアル周辺インタフェース（ＳＰＩ）３２、内部情報バス回路３４、システム統合モジュール（ＳＩＭ）４０、多機能ポート４２および４４、およびポート４６および４８を含む。
【０００９】
ＳＩＭ４０は内部バス回路３４に接続されかつ内部バス回路３４によってデータ処理システム２０に対しまたはデータ処理システム２０の外部の回路に対し信号を受信しかつ送信することができる。システムメモリ３０はＳＩＭ４０を介してデータ処理システム２０に接続されている。多機能ポート４２および４４はデータ処理システム２０の外部に対し信号を受信しかつ送信することができかつ内部バス回路３４に接続されている。ポート４６および４８はデータ処理システム２０の外部に対し信号を受信しかつ送信することができかつ内部バス回路３４に接続されている。ポート４２，４４および４６は、キーボード、外部メモリ、ＤＳＰ（デジタル信号プロセッサ）、モデム、その他のようなデータ処理システム２０の外部に対し信号を送信しかつ受信するための多目的並列双方向ポートである。ポート４８は表示データをＬＣＤ表示装置４９に送信するためのものである。ポート４２，４４，４６および４８はデータ処理システム２０の外部に対し信号を送信しかつ受信するために集積回路ピン、パッド、または他の形式の端子に結合することができる。ＳＩＭ４０は内部バス回路３４に接続された任意の他のモジュールに対し信号を受信しかつ送信することができる。
【００１０】
ＣＰＵ２２は内部バス回路３４に接続されかつ内部バス回路３４に接続された他のモジュールの各々に対し信号を受信しかつ送信することができる。ＣＰＵ２２は任意選択的にＳＩＭ４０によってデータ処理システム２０の外部に対し信号を受信しかつ送信することができる。ＣＰＵは通常データ処理システムを制御するために使用されるソフトウェア命令を受け取り、解釈し、かつ実行する責務を有する。ＵＡＲＴ２６は内部バス回路４３に接続されている。ＵＡＲＴ２６は標準的なボーレートでモデムおよび他のデータ処理システムのような外部装置との非同期シリアル通信をサポートする。
【００１１】
ＳＰＩ３２はデータ処理システム２０の外部とおよび他のモジュールと内部バス回路３４を介して信号を受信しかつ送信することができる。ＳＰＩ３２はアナログ−デジタル変換器、不揮発メモリ装置、および他のデータ処理システムのような外部装置と通信するためのマスタ／スレイブシリアル周辺インタフェースである。システムメモリ３０はＳＩＭ４０に対し双方向的に接続されている。システムメモリ３０は行および列に編成されたスタティックランダムアクセスメモリセルのアレイを備えた伝統的なメモリユニットである。システムメモリ３０はデータ処理システム２０の外部のものとすることができ、あるいはデータ処理システム２０と同じ集積回路上に設けることもできる。図示された実施形態では、システムメモリ３０は外部メモリユニットである。タイマ２４は内部バス回路３４に接続され、かつ内部バス回路３４を介してデータ処理システム２０の他のモジュールと通信する。
【００１２】
ＬＣＤ制御モジュール２８は内部バス回路３４に接続されている。ＬＣＤ制御モジュール２８はポート４８に接続されたＬＣＤ表示スクリーンをリフレッシュするための制御機能を提供する。ＬＣＤ制御モジュール２８は図２の説明においてより詳細に述べる。
【００１３】
図１に示されたデータ処理システム２０の実施形態はマイクロプロセッサのファミリー内の１つの特定のマイクロプロセッサを示している。同じファミリー内のマイクロプロセッサは一般に複数の異なるオンボードペリフェラル、またはモジュール、を有するから、図１はデータ処理システム２０の１つの実施形態を示すにすぎない。データ処理システム２０の別の実施形態では図１に示されたものより少ない、多い、または異なるオンボードペリフェラルを持つことができる。
【００１４】
図２はブロック図形式で、図１のデータ処理システム２０の一部を示す。ＬＣＤ制御モジュール２８はＣＰＵインタフェースレジスタ５６、スクリーン・ダイレクトメモリアクセス（ＤＭＡ）コントローラ５８、ラインバッファ６０、および表示制御ブロック６１を含む。表示制御ブロック６１はカーソル論理６２、フレームレート・コントローラ６４、およびＬＣＤインタフェース６６を含む。スクリーンＤＭＡコントローラ５８は汎用目的の、フライバイ形式の、１６ビット幅のバースティングＤＭＡである。チップ選択論理５４はＳＩＭ４０（図１）の一部である。内部バス回路３４（図１にも示されている）はアドレスバス５１、およびデータバス５２を含む。
【００１５】
ＣＰＵ２２は「ＣＰＵクロック（ＣＰＵ  ＣＬＯＣＫ）」と名付けられたクロック信号を受けるための入力端子、アドレスバス５１に接続された複数の双方向端子、“ＢＲ＊”と名付けられたバス要求を受けるための入力端子、“ＢＧ＊”と名付けられたバスレディ信号を提供するための出力端子、およびデータバス５２に接続された複数の双方向端子を有する。チップ選択論理５４は図１に示されたＳＩＭ４０の一部であり、かつアドレスバス５１に接続された複数の入力端子、“ＣＳ＊”と名付けられたチップ選択信号を提供するための第１の出力端子、および“ＯＥ＊”と名付けられた出力イネーブル信号を提供するための第２の出力端子を有する。信号名の後のアスタリスク（＊）はその信号が論理ゼロの場合にアクティブであることを示す。システムメモリ３０はチップ選択信号ＣＳ＊を受けるためのチップ選択論理５４の第１の出力端子に接続された第１の入力端子、出力イネーブル信号ＯＥ＊を受けるためのチップ選択論理５４の第２の出力端子に接続された第２の入力端子、アドレスバス５１に接続された複数の双方向端子、およびデータバス５２に接続された複数の双方向端子を有する。
【００１６】
ＣＰＵインタフェースレジスタ５６はアドレスバス５１に接続された複数の双方向端子、データバス５２に接続された複数の双方向端子、および「システムクロック（ＳＹＳＴＥＭ  ＣＬＯＣＫ）」と名付けられたクロック信号を受けるための入力端子を有する。スクリーンＤＭＡ５８はアドレスバス５１に接続された複数の出力端子、バス要求信号ＢＲ＊を提供するための第１の出力端子、“ＷＳ”と名付けられた書込みストローブを提供するための第２の出力端子、バス承認信号ＢＧ＊を受けるための第１の入力端子、“ＲＤ”と名付けられた要求データ制御信号を受けるための第２の入力端子、およびクロック信号「システムクロック」を受けるための第３の入力端子を有する。ラインバッファ６０はデータバス５２に接続された複数の入力端子、前記要求データ制御信号ＲＤを提供するための出力端子、書込みストローブＷＳを受けるための入力端子、および複数の出力端子を有する。
【００１７】
表示制御ブロック６１においては、カーソル論理６２はラインバッファ６０の出力端子に接続された複数の入力端子、複数の出力端子、および「ＬＣＤクロック（ＬＣＤ  ＣＬＯＣＫ）」と名付けられたクロック信号を受けるための入力端子を有する。フレームレートコントローラ６４はクロック信号「ＬＣＤクロック」を受けるための入力端子、カーソル論理６２の複数の出力端子に接続された複数の入力端子、および複数の出力端子を有する。ＬＣＤインタフェース６６はフレームレートコントローラ６４の出力端子に接続された複数の入力端子、およびポート４８に接続された複数の出力端子を有する。
【００１８】
図３は、図１のデータ処理システムの種々の信号のタイミング図である。クロック信号「システムクロック」の各クロックサイクルは“ｔ”とそれに続く番号によって示されている。図２および図３の双方を参照すると、ＬＣＤ制御モジュール２８は、ＬＣＤスクリーン４９をリフレッシュする必要がある場合に、システムメモリ３０から表示データをラインバッファ６０に供給するためにバス調停およびデータバースティングの双方を使用する。ラインバッファ６０は本質的に２つまたはそれ以上のラインバッファを含みかつファーストイン・ファーストアウト（ＦＩＦＯ）バッファと同様に動作する。ラインバッファ６１のラインバッファの１つから表示制御ブロック６１により表示データがＬＣＤ表示装置４９に送り込まれている間に、他のラインバッファはシステムメモリ３０から更新することができる。ラインバッファ６１が空きである場合、あるいはほぼ空きである場合、ラインバッファ６０はスクリーンＤＭＡ５８への要求データ信号ＲＤを論理“１”として肯定する。スクリーンＤＭＡ５８はラインバッファ６０を所定の数のワードのバーストでシステムメモリ３０からの表示データによって満たす。前記所定の数のバーストは図示された実施形態では８または１６とすることができる。しかしながら、他の実施形態では、バーストの数は異なるものでもよい。スクリーンＤＭＡ５８は図３のクロックサイクルｔ１に示されるようにＣＰＵ２２へのバス要求ＢＲ＊を肯定する。内部バス回路３４が利用可能である場合、ＣＰＵ２２はクロックサイクルｔ１の始めに示されるようにバス承認信号ＢＧ＊を論理“０”として肯定する。図３においては、バス承認信号はバス要求信号が肯定されたときから１クロックサイクル後に生じていることに注意を要する。しかしながら、いくつかの調停状態がバス要求およびバス承認の間で生じることがある。また、もしＣＰＵ２２が電力低減モードにあれば、バス承認信号ＢＧ＊はすでに論理“０”にあり、その場合、バス承認信号が肯定されるのに必要とされるクロックサイクルは１サイクルより小さくなり得る。
【００１９】
クロックサイクルｔ２で始まって、８個のワードがシステムメモリ３０からラインバッファ６０にバースト転送される。クロックサイクルｔ２において、“Ａ０”と名付けられたベースアドレスがアドレスバス５１を介してスクリーンＤＭＡ５８によりシステムメモリ３０に提供される。また、チップ選択論理５４はチップ選択信号ＣＳ＊および出力イネーブル信号ＯＥ＊を肯定しシステムメモリ３０を選択する。ベースアドレスＡ０に対応する、“Ｄ０”と名付けられたデータ信号がシステムメモリ３０から読み取られかつラインバッファ６０に書き込まれる。スクリーンＤＭＡ５８は次に前記ベースアドレスＡ０を増分し“Ａ１”と名付けられたアドレスを発生する。アドレスＡ１はシステムメモリ３０に提供され、かつ“Ｄ１”と名付けられたデータ信号がラインバッファ６０に書き込まれる。データバーストはアドレス信号Ａ２−Ａ７に対してクロックサイクルｔ４からクロックサイクルｔ９まで続き対応する表示データ信号Ｄ２−Ｄ７を取り出す。データバーストが完了した後、ＬＣＤ制御モジュール２８は内部バス回路３４の制御を停止する。
【００２０】
表示データを取り出すために必要とされる帯域幅を低減するため、クロック信号「システムクロック」はクロック信号「ＣＰＵクロック」および「ＬＣＤクロック」よりも高い周波数で提供される。これはスクリーンＤＭＡ５８がＣＰＵ２２よりも高速で動作できるようにする。さらに、もしＣＰＵのクロック周波数が電力管理の目的で変えられても、ＬＣＤ表示スクリーンは異なるクロックから動作するため影響されない。
【００２１】
表示データはラインバッファ６０によってカーソル論理６２、フレームレート制御部６４、およびＬＣＤインタフェース６６に提供される。これらのブロックは共通のＬＣＤドライバに対し伝統的な表示制御論理を提供する。図示された実施形態では、ＬＣＤ表示装置４９は３２０×２４０画素のスクリーンサイズから１０２４×５１２画素のスクリーンサイズまでを有する伝統的なモノクロームＬＣＤパネルである。
【００２２】
ＬＣＤ制御論理６１はＬＣＤ表示スクリーンをリフレッシュするために表示データをカーソル論理６２、フレームレート制御部６４、およびＬＣＤインタフェース６６に送り込む。カーソル論理６２は前記表示データを受け取りかつ表示スクリーン上のカーソルの位置を制御する。カーソル論理６２はカーソルのスクリーン位置を特定するために垂直ラインカウンタおよび水平画素カウンタを含む。フレームレート制御部６４は表示データを受け取りかつ表示スクリーンを更新するための表示レートタイミングを決定する。該表示レートは使用される特定のＬＣＤスクリーンの表示レート要求に依存する。ＬＣＤインタフェース６６はポート４８を介してＬＣＤ表示装置４９をＬＣＤ制御モジュール２８にインタフェースする。
【００２３】
図４は、ＬＣＤ制御モジュール２８がシステムメモリ３０から表示データを取り出す場合の図１のデータ処理システム２０の動作を示すフローチャートである。ダイヤモンド形状のボックス７０および７６は判断ステップを表わし、かつ四角形のボックス７１，７２，７３，７４，７５，７７および７８は前記取り出し動作で行なわれるステップを表わす。ステップ７０において、ラインバッファ６０の内容がたえず監視される。ラインバッファ６０がほぼ空きである場合、“ＹＥＳ”経路がステップ７１へと取られる。ステップ７１において、ＬＣＤ制御モジュール２８はバス要求信号ＢＲ＊を肯定することによって内部バス回路３４へアクセスを要求する。ステップ７２において、内部バス回路３４へのアクセスが承認され、かつバス承認信号ＢＧ＊が肯定される。ステップ７３において、スクリーンＤＭＡ５８がシステムメモリ３０を表示データのバーストを開始すべきベースアドレスでアクセスする。ステップ７４において、表示データがシステムメモリ３０から読み出される。ステップ７５において、該表示データは所定の数のバーストでラインバッファ６０に書き込まれる。
【００２４】
判断ステップ７６において、ベースアドレスを増分するために使用されるカウンタ（図示せず）の値を調べることによってバーストが完了したかが判定される。バーストが完了していなければ、“ＮＯ”経路がステップ７７へ取られ、前のアドレスが増分され、かつ表示データがシステムメモリ３０からステップ７４および７５を繰り返すことによって読み出される。バーストが完了したとき、“ＹＥＳ”経路がステップ７８へと取られかつ表示データが上に述べたようにＬＣＤ表示スクリーン４９をリフレッシュするために使用される。
【００２５】
ピンの数、パッケージングのコスト、ならびに基板スペースを低減するため、ＬＣＤ表示制御モジュール２８は別個のビデオ用ランダムアクセスメモリを使用する代わりにシステムメモリ３０から直接データを取り出す。ＬＣＤ制御モジュール２８およびＣＰＵ２２は別個のクロック信号を使用して計時され、それによってＬＣＤ制御モジュールがＣＰＵ２２よりに高速で動作できるようにし、ＬＣＤ制御モジュール２８によって必要とされる帯域幅を低減する。
【００２６】
本発明が好ましい実施形態に関して説明されたが、当業者には種々の方法で本発明を変更することができかつ本発明は上に特に示しかつ説明したもの以外の数多くの実施形態を取り得ることは明らかであろう。例えば、図示された実施形態では、ＬＣＤスクリーンが使用されている。しかしながら、他の実施形態では、ＬＥＤ（発光ダイオード）スクリーンのような、異なる形式の表示スクリーンを使用できる。したがって、添付の特許請求の範囲により本発明の真の精神および範囲内に入る発明のすべての変更をカバーするものと考える。
【００２７】
【発明の効果】
以上のように、本発明によれば、表示制御装置を有するデータ処理システムにおいて、該データ処理システムのピン数、基板寸法、パッケージングのコスト、および電力消費を増大することなく高速かつ適切な表示制御を行なうことが可能になる。
【図面の簡単な説明】
【図１】本発明に係わるデータ処理システムの一実施形態を示すブロック図である。
【図２】図１のデータ処理システムの一部の詳細を示すブロック図である。
【図３】図１のデータ処理システムの種々の信号を示すタイミング図である。
【図４】図１のデータ処理システムの動作を示すフローチャートである。
【符号の説明】
２０  データ処理システム
２２  中央処理ユニット（ＣＰＵ）
２４  タイマ
２６  万能非同期受信／送信（ＵＡＲＴ）モジュール
２８  ＬＣＤ制御モジュール
３０  システムメモリ
３２  シリアル周辺インタフェース（ＳＰＩ）
３４  内部情報バス回路
４０  システム統合モジュール（ＳＩＭ）
４２，４４  多機能ポート
４６，４８  ポート
４９  ＬＣＤ表示装置
５１  アドレスバス
５２  データバス
５４  チップ選択論理
５６  ＣＰＵインタフェースレジスタ
５８  スクリーンＤＭＡ
６０  ラインバッファ
６１  表示制御ブロック
６２  カーソル論理
．６４  フレームレート制御部
６６  ＬＣＤインタフェース
【図１】
0004350808.tif 000002
【図２】
0004350808.tif 000003
【図３】
0004350808.tif 000004
【図４】
0004350808.tif 000005