(57)【特許請求の範囲】
【請求項１】
基板上に複数の薄膜トランジスタと複数の容量素子を有する画像表示装置であって、
前記基板上に、複数のゲート線と、該複数のゲート線にマトリクス状に交差する複数の信号線とを有し、
前記薄膜トランジスタは、ソース領域、ドレイン領域、及びそれらに挟まれたチャネル領域を有する島状半導体層と、該島状半導体層と前記ゲート線と同層のゲート電極との間に形成された第１の絶縁膜と、前記島状半導体層上方に形成された層間絶縁膜と、該層間絶縁膜に設けられた開口部を通して前記ソース領域及び前記ドレイン領域と接触する信号線と同層のソース電極及びドレイン電極とを有しており、
前記容量素子は、前記ゲート線と同層の保持電極と、該保持電極及び前記層間絶縁膜上に接して形成された第２の絶縁膜と、該第２の絶縁膜上に接して形成された前記信号線と同層の電極とで構成されていることを特徴とする画像表示装置。
【請求項２】
前記第２の絶縁膜は前記第１の絶縁膜よりも比誘電率が高いことを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記第２の絶縁膜は有機材料からなる絶縁膜であることを特徴とする請求項１に記載の画像表示装置。
【請求項４】
基板上に、複数の島状半導体層を形成する工程と、
前記島状半導体層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にゲート電極と保持電極とを形成する工程と、
前記島状半導体層にソース領域、ドレイン領域、及びそれらに挟まれたチャネル領域を形成する工程と、
前記ゲート電極及び前記保持電極上方に層間絶縁膜を形成する工程と、
熱処理による不純物活性化の後、コンタクトホール部の前記層間絶縁膜と前記保持電極上方の前記層間絶縁膜とを同時に除去する工程と、
前記保持電極上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上の電極と前記ソース領域、ドレイン領域と接続するソース電極、ドレイン電極とを同時に形成する工程とを含むことを特徴とする画像表示装置の製造方法。
【請求項５】
前記第２の絶縁膜は前記第１の絶縁膜よりも比誘電率が高いことを特徴とする請求項４に記載の画像表示装置の製造方法。
【請求項６】
前記第２の絶縁膜は有機材料からなる絶縁膜であることを特徴とする請求項４に記載の画像表示装置の製造方法。
【請求項７】
前記第２の絶縁膜は、熱処理による不純物活性化を行い、コンタクトホール部の前記層間絶縁膜と前記保持電極上方の前記層間絶縁膜とを同時に除去した後、前記保持電極及び前記層間絶縁膜上に接して形成されたものであることを特徴とする請求項１に記載の画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コントラストが高く、低コストな画像表示装置及びその製造方法に関する。
【０００２】
【従来の技術】
ポリシリコン薄膜トランジスタ（ＴＦＴと記す）は、優れた性能を有するため回路を構成できる。この特長を活かした例として、例えばソサイアテイ  フォア  インフォメーション  ディスプレイ  インタナショナル  シンポジウム  ダイジエスト  オブ  テクニカル  ペーパーズ  １７２頁（Ｓｏｃｉｅｔｙ  ｆｏｒ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｄｉｓｐｌａｙ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ｐｐ．１７２）（1９９９）に記載されているアクティブマトリクス型液晶表示装置が挙げられる。この表示装置は、周辺駆動回路の一部をポリシリコンＴＦＴで構成することにより、画素部と周辺駆動回路との接続端子数が低減でき、高精細な画像表示ができる。図２にポリシリコンＴＦＴを用いた従来の液晶表示装置の構成図を示し、図３に画素４０の平面レイアウト図を示す。
図２はゲートドライバ回路３０とドレインドライバ回路３１と画像表示部３２とからなり、ゲートドライバ回路３０及びドレインドライバ回路３１はCMOSＴＦＴ３３により構成される。画像表示部３２はゲート線３７と信号線３８とがマトリクス状に形成されている。画像表示部３２内の各画素は、それぞれ画素ＴＦＴ３４と、液晶印加電圧保持のための保持容量素子３６とが構成されている。これらの素子は、それぞれ次のような機能を持つ。まず、ゲートドライバ回路３０から画素ＴＦＴ３４のゲートに電圧が印加されソース−ドレイン間が道通状態となる。次に、ドレインドライバ回路３１からの画像信号が画素ＴＦＴ３４を通じて液晶に印加され、信号電圧に対応した表示状態になる。この電圧は、次の周期で再びゲートに選択電圧が印加されるまで液晶容量素子３５と保持容量素子３６とによって保持される。この保持容量素子３６を備えることにより、ＴＦＴのリーク電流による液晶印加電圧の低下を抑制でき、コントラストの高い液晶表示装置を提供できる。図４に図３中のＡ−Ａ'での断面図を示す。前記液晶容量素子３５は画素電極１３−液晶層２１−対向電極２２で構成される容量素子である。画素電極１３に信号電圧を印加し液晶の配向を変化させることにより、バックライト２６からの光の透過率を制御し映像を表示する。
【０００３】
ポリシリコンＴＦＴを用いた従来の液晶表示装置では、バックライト２６がポリシリコン層４に照射され光キャリアが励起されるためリーク電流が増加し、液晶印加電圧が低下するためコントラストが低下してしまう。液晶印加電圧の低下を抑制するために、保持容量を大きくする必要があるが、従来の保持容量素子３６は、図４に示すように、ポリシリコン層１４−ゲート絶縁膜と同層の絶縁膜３−ゲート線と同層の保持電極８で形成される第１の容量素子と、ゲート線と同層の保持電極８−層間絶縁膜１０および保護絶縁膜１２−画素電極１３で形成される第２の容量素子とで構成されており、この第２の容量素子の電極間隔が、前記第１の容量素子の電極間隔よりも１０倍以上広いため、その容量は前記第１の容量素子の容量と比べると無視できるほど小さい。さらに、前記第１の容量素子の電極間隔は、ゲート絶縁膜の厚さで定められているため、容量を増加させるには面積を大きくしなければならない。しかし、保持容量素子の面積を大きくすると画素の開口率が低下し、逆にコントラストが低下してしまう。この問題は、解像度を上げるため画素面積を縮小するほど顕著になる。従って、単位面積あたりの容量を増加させる技術が必要である。
その対策として、特開平１１-２７１８１２号公報記載のように、ゲート電極や保持電極を形成する金属膜、絶縁膜を積層し、同時にパターンニングすることにより、予めゲート線、ゲート電極、保持電極上に絶縁膜を形成しておき、保持電極上部の保護絶縁膜および層間絶縁膜をエッチングして、保持電極−絶縁膜−画素電極（ＩＴＯ）で形成される保持容量素子を形成する方法がある。この方法によれば、前記第２の容量素子を構成する絶縁膜の膜厚を薄くすることにより保持容量を大きくできる。しかし、ＩＴＯエッチング液によって容量素子を形成する絶縁膜厚が不均一になる問題がある。また、ＩＴＯと絶縁膜との反応層が形成され、保持容量が低下してしまう問題がある。
【０００４】
【発明が解決しようとする課題】
上記の問題を解決するためには、絶縁膜とＩＴＯとの間にバリアメタルを形成する必要があり、同特開平１１-２７１８１２号公報に記載のように、予め保持電極上に絶縁膜と金属膜を積層しておき、保護絶縁膜と層間絶縁膜を除去した後、画素電極を形成する方法がある。この方法に依れば、金属膜がエッチストッパの役割を果たすので、その下部の絶縁膜の厚さを均一の維持することができる。しかしこの方法では、保持電極膜、絶縁膜、金属膜を積層し、この積層膜をパターンニングする工程と、信号線とゲート線とのコンタクトホール形成の際、金属膜と絶縁膜のみをエッチングする工程が追加されるため、製造工程数が大幅に増加しスループットが低下してしまう。
【０００５】
また、特開平１１-２７１８１２号公報記載の方法では、保持容量素子を構成する画素電極が乗り越える段差が大きくなり、この段差によって画素電極の断線が生じてしまう。
本発明の目的は、保持容量素子の容量増大によりコントラストを向上させ、かつ製造コストの低い画像表示装置を提供することである。
【０００６】
【課題を解決するための手段】
本発明の画像表示装置は、表面が絶縁性である基板上に複数の薄膜トランジスタと複数の容量素子を有する画像表示装置であって、前記基板上に、複数のゲート線と、前記複数のゲート線にマトリクス状に交差する複数の信号線とを有し、前記薄膜トランジスタは、ソース領域、ドレイン領域、及びそれらに挟まれたチャネル領域を有する島状半導体層と、前記島状半導体層と前記ゲート線と同層のゲート電極との間に形成された第１の絶縁膜と、前記島状半導体層上方に形成された層間絶縁膜と、前記層間絶縁膜に設けられた開口部を通して前記ソース領域及び前記ドレイン領域と接触する信号線と同層のソース電極及びドレイン電極とを有しており、前記容量素子は、前記ゲート線と同層の保持電極と、前記保持電極上に接して形成された第２の絶縁膜と、前記第２の絶縁膜上に接して形成された前記信号線と同層の電極とで構成されていることを特徴とする。
前記保持電極上に接して形成された第２の絶縁膜と、前記第２の絶縁膜上に接して形成された前記信号線と同層の電極とで構成されている代わりに、前記保持電極及び前記層間絶縁膜上に接して形成された第２の絶縁膜と、該第２の絶縁膜上に接して形成された前記信号線と同層の電極とで構成されていても良い。
また、本発明の画像表示装置の製造方法は、基板上に、複数の島状半導体層を形成する工程と、前記島状半導体層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にゲート電極と保持電極とを形成する工程と、前記島状半導体層にソース領域、ドレイン領域、及びそれらに挟まれたチャネル領域を形成する工程と、前記保持電極上に第２の絶縁膜を形成する工程と、前記ゲート電極及び前記保持電極上方に層間絶縁膜を形成する工程と、コンタクトホール部の前記層間絶縁膜と前記保持電極上方の前記層間絶縁膜とを同時に除去する工程と、前記第２の絶縁膜上の電極と前記ソース領域、ドレイン領域と接続するソース電極、ドレイン電極とを同時に形成する工程とを含むことを特徴とする。
これまでに提案された保持容量を増大させる手段は、開口率を少しでも向上させ、かつマスクを追加しないために、保持容量を形成する電極として画素電極（ＩＴＯ）を用いる方法であった。しかしこの方法では、上述のように予め保持電極上に絶縁膜とバリアメタルを積層し加工するため、製造工程数が大幅に増加しスループットが低下してしまっていた。本発明は、保持容量素子の上部電極として信号線、ソース／ドレイン電極と同層の電極を用いており、ソース／ドレイン電極のバリアメタルとして、保持容量低下を防止する金属を選択することにより、単位面積あたりの容量が大幅に向上するため開口率を高くできる。さらに、ＩＴＯエッチング液による絶縁膜厚の不均一性も生じない。従って、コントラストが高く、かつスループットの向上により低価格な画像表示装置を提供できる。また、画素電極の乗り越え段差も減少でき、画素電極の断線を効果的に防止できる。上記構造にすることにより次のような利点も生じる。単位面積当たりの容量が大きいため、従来構造では実用上不可能であった画素部へのフレームメモリ内蔵が可能となる。メモリとしては、ＤＲＡＭ、ＦＲＡＭ（強誘電体メモリ）等が使用可能である。また、同様な効果によりパネル周辺部にメモリを内蔵した場合も小面積で高集積化が可能であるメリットもある。
【０００７】
【発明の実施の形態】
本発明の実施形態を以下詳細に説明する。なお本発明は、ＴＦＴアクティブマトリクス回路と周辺駆動回路を同一基板上に形成した。
（実施例１）
本発明の第１の実施形態における画像表示装置の構成図は図３と同様である。図５は、画素４０の平面レイアウト図である。図１は図５中のＢ−Ｂ'での断面図で、画素電極１３形成後の構成を示す。画素ＴＦＴ、そして保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される保持容量素子をそれぞれ示す。
これらＴＦＴ及び保持容量素子の製造方法を図６に従って述べる。
歪点６７０℃以下のガラス基板１上に酸化シリコン膜からなるバッファ層２をプラズマCVD法により３００ｎｍ堆積し、さらにプラズマＣＶＤ法によりアモルファスシリコン層を５０ｎｍ堆積する。次にＸｅＣｌエキシマレーザを照射しアモルファスシリコン層を結晶化し、公知のホトエッチング工程により、島状のポリシリコン層４を形成する。その後、プラズマCVD法によりゲート絶縁膜となる第１の絶縁膜３（本実施例では酸化シリコン膜）を１００ｎｍ堆積する（図６（ａ））。さらにスパッタリング法によりゲート線、ゲート電極、保持電極となるＡｌを２５０ｎｍ堆積し、公知のホトエッチング工程によりＡｌをパターンニングしゲート電極７を形成すると同時に保持電極８を形成する。ゲート電極７及び保持電極８形成の後、ｎチャネルＴＦＴに対してはゲート電極７をマスクとして、イオン打ち込みによって高抵抗ｎ型ポリシリコン層５を形成の後、レジストをマスクとして低抵抗ｎ型ポリシリコン層６を形成する。この時、高抵抗ポリシリコン層５の長さは１μｍとした。その後、図示はしていないが、ＴＦＴＣＭＯＳを構成するため、ｐチャネルＴＦＴに対してはゲート電極７をマスクとして、イオン打ち込みによって低抵抗ｐ型ポリシリコン層を形成する（図６（ｂ））。プラズマCVD法により第２の絶縁膜９（本実施例では窒化シリコン膜）を５０ｎｍ堆積し、公知のホトエッチング工程によりパターンニングする（図６（ｃ））。全体を覆うように酸化シリコンからなる膜厚５００ｎｍの層間絶縁膜１０を形成し、公知のホトエッチング工程により酸化シリコンを除去しコンタクトスルーホールを開口する。この時、第２の絶縁膜上に形成された層間絶縁膜も同時にエッチングする。本実施例では、層間絶縁膜と第１の絶縁膜は同じ材料（酸化シリコン
）であるため、一度のエッチング工程によりコンタクトスルーホールが形成できる。また、第２の絶縁膜である窒化シリコン膜は、第１の絶縁膜である酸化シリコン膜よりもエッチングレートが低いため、コンタクトスルーホール開口時にはほとんどエッチングされず、第２の絶縁膜上の層間絶縁膜のみを選択的にエッチングできる。（図６（ｄ））。その後、Ｔｉ−ＴｉＷ−Ａｌ−ＴｉＷ−Ｔｉの５層金属膜を形成し、公知のホトエッチング工程により、信号線を形成するのと同時にソース／ドレイン電極１１を形成する（図６（ｅ））。ここで最下層のＴｉは、低抵抗ポリシリコン層６と第２の絶縁膜上に形成されており、低抵抗ポリシリコン層６とＡｌとのコンタクト抵抗の低減、Ａｌのポリシリコン中への拡散防止、低誘電体層形成による保持容量の低下防止等の役割を果たす。また最上層のＴｉは、画素電極１３とのコンタクト抵抗を低減する役割を果たす。その後、全体を覆うように窒化シリコンよりなる膜厚５００ｎｍの保護絶縁膜１２を形成し
、さらに保護絶縁膜１２に設けたコンタクトスルーホールを介して画素電極１３とソース／ドレイン電極１１とがコンタクトされる（図１）。
本実施例に依れば、第１の絶縁膜と第２の絶縁膜を別々に形成できるため、第２の絶縁膜の比誘電率を第１の絶縁膜よりも高くでき、ポリシリコン膜−第１の絶縁膜−保持電極で形成される保持容量よりも、保持容量を増大できる。さらに、第２の絶縁膜の膜厚を第１の絶縁膜よりも薄くできるため、より容量を増大できる。従って、保持容量素子の面積を縮小でき、開口率の向上によりコントラストを向上できる。また、画素電極の乗り越え段差も従来程度であるため、画素電極の断線も効果的に防止できる。
また、本実施例に依れば、周辺駆動回路と画像表示部を同時に形成しているので
、画像表示部と同様に、周辺駆動回路を構成する容量素子を小型化できる。従って、周辺駆動回路の面積を小さくでき、液晶表示装置の狭縁化が可能である。
（実施例２）
図７は本発明第２の実施形態における図５中のＢ−Ｂ'での断面図で、画素電極１３形成後の構成を示す。図７は、実施例１において第２の絶縁膜９をパターンニングする際、ゲート電極の上面及び側面に形成された部分を残した構造である。信号線とゲート線のコンタクト部分における第２の絶縁膜は除去する。本実施例に依れば、高抵抗ポリシリコン層５とゲート電極との間のフリンジ容量が増加し、高抵抗ポリシリコン層５の抵抗が低下するため、ＴＦＴの性能が向上する。
（実施例３）
本発明の第３の実施例は、第１の実施例の製造工程を簡略化したもので断面図は図７と同様である。その製造方法を図８に従って述べる。
まず実施例１と同様に、ガラス基板１上にバッファ層２、島状のポリシリコン層４、第１の絶縁膜３（本実施例では酸化シリコン膜）を形成する（図８（ａ））。スパッタリング法によりゲート線、ゲート電極、保持電極となるＡｌを２５０ｎｍ堆積し、公知のホトエッチング工程によりＡｌをパターンニングしゲート電極７を形成すると同時に保持電極８を形成する。さらに、プラズマCVD法により第２の絶縁膜９（本実施例では窒化シリコン膜）を５０ｎｍ堆積し、公知のホトエッチング工程によりパターンニングする（図８（ｂ））。その後、ｐチャネルＴＦＴ及び容量素子の領域をレジストで覆い、燐イオンを打ち込む。この時、第２の絶縁膜下部は燐イオンのドーズ量が少なくなるので、高抵抗ｎ型ポリシリコン層５と低抵抗ｎ型ポリシリコン層６が同時に形成される。その後、図示はしていないが、ＴＦＴＣＭＯＳを構成するため、ｐチャネルＴＦＴに対してはゲート電極７をマスクとして、イオン打ち込みによって低抵抗ｐ型ポリシリコン層を形成する（図８（ｃ））。その後、層間絶縁膜１０を形成し、実施例１と同様の工程を経てコンタクトスルーホールを開口し（図８（ｄ））、ソース／ドレイン電極１１を形成する（図８（ｅ））。その後、保護絶縁膜１２、画素電極１３を形成し図７の構造を得る。
本実施例に依れば、低抵抗ｎ型ポリシリコン層と高抵抗ｎ型ポリシリコン層を同時に形成できるので製造工程が簡略化できる。
（実施例４）
図９は本発明第２の実施形態における図５中のＢ−Ｂ'での断面図で、画素電極１３形成後の構成を示す。画素ＴＦＴ、そして保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される保持容量素子をそれぞれ示す。これらＴＦＴ及び保持容量素子の製造方法を図１０に従って述べる。
まず実施例１と同様に、ガラス基板１上にバッファ層２、島状のポリシリコン層４、第１の絶縁膜３（本実施例では酸化シリコン膜）を形成する（図１０（ａ））。スパッタリング法によりゲート線、ゲート電極、保持電極となるＡｌを３００ｎｍ堆積し、公知のホトエッチング工程によりＡｌをパターンニングしゲート電極７を形成すると同時に保持電極８を形成する。さらに実施例１と同様に、高抵抗ｎ型ポリシリコン層５、低抵抗ｎ型ポリシリコン層６、そして低抵抗ｐ型ポリシリコン層を形成する（図１０（ｂ））。次に、陽極酸化法によりゲート電
極７及び保持電極８を酸化し、第２の絶縁膜９（酸化アルミニウム膜）を形成した後、公知のホトエッチング工程によってゲート電極７及びゲート線３７、保持線３９上に形成された第２の絶縁膜を除去する（図１０（ｃ））。その後、層間絶縁膜１０を形成し、実施例１と同様の工程を経てコンタクトスルーホールを開口し（図１０（ｄ））、ソース／ドレイン電極１１を形成する（図１０（ｅ））。その後、保護絶縁膜１２、画素電極１３を形成し図９の構造を得る。
本実施例に依れば、保持電極を酸化して第２の絶縁膜を形成できるため、基板内の膜厚分布を高精度に制御できる。
（実施例５）
図１１は本発明第５の実施形態における図５中のＢ−Ｂ'での断面図で、画素電極１３形成後の構成を示す。画素ＴＦＴ、そして保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される保持容量素子をそれぞれ示す。これらＴＦＴ及び保持容量素子の製造方法を図１２に従って述べる。
まず実施例１と同様に、ガラス基板１上にバッファ層２、島状のポリシリコン層４を形成し、その後ゲート絶縁膜となる第１の絶縁膜３（本実施例では酸化シリコン膜と酸化アルミニウム膜との積層膜）を１００ｎｍ形成する（図１２（ａ））。この場合、第１の絶縁膜の容量は酸化シリコン膜と酸化アルミニウム膜との直列接続容量となるため、その等価的な比誘電率は、酸化アルミニウム膜の単層膜よりも低い。さらに実施例１と同様に、ゲート電極７、保持電極８を形成し、高抵抗ｎ型ポリシリコン層５、低抵抗ｎ型ポリシリコン層６、そして低抵抗ｐ型ポリシリコン層を形成する（図１２（ｂ））。次に、スパッタリング法により第２の絶縁膜９（本実施例では酸化アルミニウム膜）を５０ｎｍ堆積し、公知のホトエッチング工程によりパターンニングする。本実施例では、第１の絶縁膜の上層膜と第２の絶縁膜は同じ材料（酸化アルミニウム）であるので低抵抗ｎ型ポリシリコン層６上の酸化アルミニウム膜は除去される（図１２（ｃ））。その後、層間絶縁膜１０を形成し、実施例１と同様の工程を経てコンタクトスルーホールを開口し（図１２（ｄ））、ソース／ドレイン電極１１を形成する（図１２（ｅ））。その後、保護絶縁膜１２、画素電極１３を形成し図１１の構造を得る。
本実施例に依れば、ゲート絶縁膜の上層に比誘電率が高い酸化アルミニウム膜を用いることによりゲート容量が増大し、ＴＦＴの性能が向上する。また、ゲート絶縁膜の下層に酸化シリコン膜を用いることによりポリシリコンとゲート絶縁膜との界面準位を低減でき、ＴＦＴの信頼性が向上する。従って、ゲート絶縁膜の上層を高誘電率膜、下層を酸化シリコン膜とすることにより、ＴＦＴの高性能化と高信頼化が実現できる。
（実施例６）
図１３は本発明第６の実施形態における図５中のＢ−Ｂ'での断面図で、画素電極１３形成後の構成を示す。図１３は、実施例５において第２の絶縁膜９をパターンニングする際、ゲート電極の上面及び側面に形成された部分を残した構造である。信号線とゲート線のコンタクト部分における第２の絶縁膜は除去する。本実施例に依れば、高抵抗ポリシリコン層５とゲート電極との間のフリンジ容量が増加し、高抵抗ポリシリコン層５の抵抗が低下するため、ＴＦＴの性能がさらに向上する。
（実施例７）
本発明の第７の実施例は、第１の実施例の製造工程を簡略化したもので断面図は図１３と同様である。その製造方法を図１４に従って述べる。
まず実施例１と同様に、ガラス基板１上にバッファ層２、島状のポリシリコン層４を形成し、その後ゲート絶縁膜となる第１の絶縁膜３（本実施例では酸化シリコン膜と酸化アルミニウム膜との積層膜）を１００ｎｍ形成する（図１４（ａ）
）。スパッタリング法によりゲート線、ゲート電極、保持電極となるＡｌを２５０ｎｍ堆積し、公知のホトエッチング工程によりＡｌをパターンニングしゲート電極７を形成すると同時に保持電極８を形成する。さらに、スパッタリング法により第２の絶縁膜９（本実施例では酸化アルミニウム膜）を５０ｎｍ堆積し（図１４（ｂ））、公知のホトエッチング工程によりパターンニングする（図１４（ｃ））。その後、ｐチャネルＴＦＴ及び容量素子の領域をレジストで覆い、燐イオンを打ち込む。この時、第２の絶縁膜下部は燐イオンのドーズ量が少なくなるので、高抵抗ｎ型ポリシリコン層５と低抵抗ｎ型ポリシリコン層６が同時に形成される。その後、図示はしていないが、ＴＦＴＣＭＯＳを構成するため、ｐチャネルＴＦＴに対してはゲート電極７をマスクとして、イオン打ち込みによって低抵抗ｐ型ポリシリコン層を形成する（図１４（ｄ））。その後、層間絶縁膜１０を形成し、実施例１と同様の工程を経てコンタクトスルーホールを開口し（図１４（e））、ソース／ドレイン電極１１を形成する（図１４（ｆ））。その後、保護絶縁膜１２、画素電極１３を形成し図１３の構造を得る。
本実施例に依れば、低抵抗ｎ型ポリシリコン層と高抵抗ｎ型ポリシリコン層を同時に形成できるので製造工程が簡略化できる。さらに、イオン打ち込み時のポリシリコン上の絶縁膜厚が薄いため、打ち込みエネルギーを低くすることにより、打ち込みダメージを低減できる。
（実施例８）
図１５は本発明第８の実施形態における図５中のＢ−Ｂ'での断面図で、画素電極１３形成後の構成を示す。画素ＴＦＴ、そして保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される保持容量素子をそれぞれ示す。これらＴＦＴ及び保持容量素子の製造方法を図１６に従って述べる。
まず実施例１と同様に、ガラス基板１上にバッファ層２、島状のポリシリコン層４を形成し、その後ゲート絶縁膜となる第１の絶縁膜３（本実施例では酸化アルミニウム膜）を１００ｎｍ形成する（図１６（ａ））。さらに実施例１と同様に、ゲート電極７、保持電極８を形成し、高抵抗ｎ型ポリシリコン層５、低抵抗ｎ型ポリシリコン層６、そして低抵抗ｐ型ポリシリコン層を形成する（図１６（ｂ））。スパッタリング法により第２の絶縁膜９（本実施例では酸化アルミニウム膜）を５０ｎｍ堆積し、次に層間絶縁膜１０を形成する。その後、コンタクト開口部と保持電極上の層間絶縁膜をドライエッチングにより除去する（図１６（ｃ））。さらに、保持電極上の第２の絶縁膜をレジストで覆い、コンタクト開口部の第１及び第２の絶縁膜を除去し、コンタクトホールを開口する（図１６（ｄ））。その後、実施例１と同様の工程を経てソース／ドレイン電極１１を形成する（図１６（ｅ））。その後、保護絶縁膜１２、画素電極１３を形成し図１５の構造を得る。
本実施例に依れば、第２の絶縁膜が層間絶縁膜に対して十分なエッチング選択比を有しており、層間絶縁膜除去時に過エッチングによりポリシリコン膜が削れることがないため、ドライエッチングによりコンタクトホール開口部の層間絶縁膜を除去できる。従って、コンタクト径を微細化できるため回路の集積度が向上し、周辺駆動回路を小型化できる。
（実施例９）
図１７は本発明第９の実施形態における図５中のＢ−Ｂ'での断面図で、画素電極１３形成後の構成を示す。画素ＴＦＴ、そして保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される保持容量素子をそれぞれ示す。これらＴＦＴ及び保持容量素子の製造方法を図１８に従って述べる。
まず実施例１と同様に、ガラス基板１上にバッファ層２、島状のポリシリコン層４を形成し、その後ゲート絶縁膜となる第１の絶縁膜３（本実施例では酸化シリコン膜と酸化アルミニウム膜との積層膜）を１００ｎｍ形成する（図１８（ａ））。さらに実施例１と同様に、ゲート電極７、保持電極８を形成し、高抵抗ｎ型ポリシリコン層５、低抵抗ｎ型ポリシリコン層６、そして低抵抗ｐ型ポリシリコン層を形成する（図１８（ｂ））。次に、全体を覆うように酸化シリコンからなる膜厚５００ｎｍの層間絶縁膜１０を形成する。その後、コンタクト開口部と保持電極上の層間絶縁膜をドライエッチングにより除去する（図１８（ｃ））。さらに、コンタクト開口部の第１の絶縁膜を除去し、コンタクトホールを開口する（図１８（ｄ））。スパッタリング法により第２の絶縁膜９（本実施例では酸化アルミニウム膜）を５０ｎｍ堆積し、公知のホトエッチング工程によりパターンニングする（図１８（e））。その後、実施例１と同様の工程を経てソース／ドレイン電極１１を形成する（図１８（ｆ））。さらに、保護絶縁膜１２、画素電極１３を形成し図１７の構造を得る。
本実施例に依れば、第１の絶縁膜が層間絶縁膜に対して十分なエッチング選択比を有しており、層間絶縁膜除去時に過エッチングによりポリシリコン膜が削れることがないため、ドライエッチングによりコンタクトホール開口部の層間絶縁膜を除去できる。従って、コンタクト径を微細化できるため回路の集積度が向上し、周辺駆動回路を小型化できる。
本実施例に依れば、層間絶縁膜を除去した後、第２の絶縁膜を形成するため、層間絶縁膜をエッチングする際に第２の絶縁膜が受けるダメージを回避できる。従って、比誘電率、耐圧低下の抑制に効果的である。
また、本実施例に依れば、不純物活性化の後、保持電極上の層間絶縁膜を除去し、第２の絶縁膜を形成するため、第２の絶縁膜に加えられる最高処理温度を１００℃程度にすることが可能である。従って、有機材料からなる絶縁膜を第２の絶縁膜に用いた場合にも、熱処理によって膜が熱分解されることはなく、容量素子に適用できる。有機材料を用いれば、ベンゼン環のπ電子を利用して大容量化が可能である。また、水素終端アニール処理によりＴＦＴ特性を向上させるために、有機材料の耐熱温度は２００℃以上が望ましい。
（実施例１０）
図１９は本発明第１０の実施形態における図５中のＢ−Ｂ'での断面図で、画素電極１３形成後の構成を示す。画素ＴＦＴ、そしてポリシリコン層１４−第１の絶縁膜３−保持電極８で構成される第１の容量素子と、保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される第２の容量素子との並列容量素子をそれぞれ示す。
本実施例は、保持容量素子下部にポリシリコン層がパターンニングされており、ポリシリコン層１４−第１の絶縁膜３−保持電極８からなる保持容量素子が形成されていることを除けば、実施例１と同様である。本実施例に依る保持容量素子は、ポリシリコン層１４−第１の絶縁膜３−保持電極８で構成される第１の容量素子と、保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される第２の容量素子との並列容量素子となり、実施例１よりも容量を増大でき、コントラストが向上する。
もちろん本実施例を、上記実施例２から実施例９と組み合わせることにより、それぞれ容量が増大し、コントラストが向上する。
（実施例１１）
本発明の第１１の実施形態における画像表示装置の構成図は図２と同様である。図２０は、画素４０の平面レイアウト図である。図２１は図２０中のＣ−Ｃ'での断面図で、画素電極１３形成後の構成を示す。図２１は、ＴＦＴと容量素子とが画素電極を介して接続されていることを除けば、実施例１の構造と同様である。
本実施例に依れば、ＴＦＴと容量素子とが画素電極を介して接続されている。従って、ＴＦＴと容量素子との間の領域も光が透過し開口率が向上する。なお、本実施例の構造は、実施例２から実施例１０に対しても同様の効果がある。
（実施例１２）
本発明の第１２の実施形態における画像表示装置の構成図は図２と同様である。図２２は、画素４０の平面レイアウト図である。図２３は図２２中のＤ−Ｄ'での断面図で、画素電極１３形成後の構成を示す。図２３は、保持電極の全領域を用いて第２の絶縁膜を介した容量が形成されていることを除けば、実施例１の構造と同様である。
本実施例に依れば、保持電極の全領域を用いて第２の絶縁膜を介した容量が形成でき、容量素子の面積をより縮小できる。従って、開口率が向上する。なお、本実施例の構造は、実施例２から実施例１０に対しても同様の効果がある。
（実施例１３）
図２４は実施例１から１２に記載のＴＦＴ駆動画像表示装置の回路構成を示すブロック図である。実施例１から１２に記載のＴＦＴ及び容量素子等を用いて、図２４に示すようなＴＦＴ駆動回路を構成できる。すなわち、画像表示部３２の各画素ＴＦＴ３４の制御は、コントロール回路７４によって制御されるドレインドライバ回路３１及びゲートドライバ回路３０によって行われる。コントロール回路７４はＬＳＩにより実装されているメイン回路７３によって制御される。メイン回路７３、コントロール回路７４は電源回路７２から電源を供給される。この電源回路７２は、ゲート線と信号線との交差部に実施例１から９に記載の容量素子を有しており、容量は約５００ｎＦと大きく、電圧を安定化させる役割を果たしている。このように大きな容量を形成する場合、本発明は、容量素子の電極間隔を狭く、絶縁膜の比誘電率を高くできるため素子面積を小さくでき、周辺回路が小型化できる。さらに、容量素子を構成する電極は低抵抗であり、優れた周波数特性を有している。また，この容量を，コントロール回路７４、ドレインドライバ回路３１、ゲートドライバ回路３０等に備えることによっても同様の効果が得られる。
本実施例に依れば、画像表示部３２とコントロール回路７４、ドレインドライバ回路３１、ゲートドライバ回路３０、電源回路７２を同一ガラス基板上に形成し、画像表示パネルに諸回路を内蔵することにより、周辺部の実装基板化が可能となり、画像表示装置の低コスト化と高信頼性を実現できる。
（実施例１４）
図２５は本発明第１４の実施形態における画像表示装置の構成図である。液晶容量素子35と保持容量素子３６と画素ＴＦＴ３４を有する画素がマトリクス状に配置され、画素ＴＦＴ３４のゲートはゲート線３７を介してゲート線シフトレジスタ１０５に接続されている。また画素ＴＦＴ３４のドレインは信号線３８を介してＤＡ変換器１０６に接続されている。一方マトリクス状に配置されたフレームメモリのメモリセルはメモリ容量１１１とメモリスイッチ１１２とから構成されており、メモリスイッチ１１２のゲートはワード線１１３とその一端に設けられたワード線選択スイッチ１１５を介してワード線シフトレジスタ１１４に接続されている。一方各メモリスイッチの一端はデータ線１１６に接続されており、データ線１１６の一端にはデータ入力回路１１７が、他端にはセンスアンプ１０８とラッチ回路１０７が設けられている。ラッチ回路１０７の出力は前記ＤＡ変換器１０６に接続されている。以上の各構成要素は、同一基板上にｐｏｌｙ−ＳｉＴＦＴを用いて構成されている。
図２６は図２５中のメモリセル１１０の平面レイアウト図を示す。図２７は図２６中のＥ−Ｅ'での断面図を示す。メモリ容量１１１の構造は実施例１と同様であり、保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される容量素子である。
以下、本実施例の動作を説明する。書込み時には一般のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と同様に、ワード線シフトレジスタ１１４、ワード線選択スイッチ１１５によって選択された行のメモリセルには、データ入力回路１１７から画像データが書込まれる。また同様にワード線シフトレジスタ１１４、ワード線選択スイッチ１１５によって選択された行のメモリセルの画像データはデータ線１１６を介してセンスアンプ１０８に入力され、ラッチ回路１０７でラッチされる。ラッチされた画像データはDA変換器１０６でアナログ信号に変換され、このアナログ信号は信号線３８に出力される。このときワード線シフトレジスタ１１４に同期してゲート線シフトレジスタ１０５が走査され、ゲート線シフトレジスタ１０５はゲート線３７を介して、所定の行の画素ＴＦＴ３４をオンに設定する。これによって上記アナログ信号は所定の画素の液晶容量３５に書き込まれ、読み出された画像データに基づく液晶を用いた画像表示が可能となる。
なお本実施例に関しては、例えば特開平１１−８５０６５号公報に詳しく記載されている。
本実施例に依れば、周辺回路にＤＲＡＭを内蔵することにより、画像表示装置の低消費電力化が可能である。このように周辺回路にＤＲＡＭを内蔵した場合、本発明は単位面積あたりの容量を大きくできるためメモリ素子の面積を小さくできる。従って、周辺回路を小型化できる。
（実施例１５）
図２８は本発明第１５の実施形態における画像表示装置の構成図である。画素電極２２４と対向電極２２５の間に液晶容量を有する画素２３０が、表示部にマトリクス状に配置され、画素２３０はゲート線２３１を介してゲート線駆動回路２３５に、及び信号線２３２を介して信号線駆動回路２３４に接続されている。画素２３０にはデータ入力スイッチ２２１及び保持容量２２２で構成されたＤＲＡＭが設けられており、データ入力スイッチ２２１の他端は信号線２３２に接続されている。またこのＤＲＡＭのデータノードは画素駆動スイッチ２２３のゲートに接続され、前述の液晶容量は画素駆動スイッチ２２３を介して、共通電極線２３３に接続される。なお共通電極線２３３は共通電極駆動回路２３７に、対向電極２２５は対向電極駆動回路２３６に接続されている。
【０００８】
図２９に図２８に示した画素２３０の平面レイアウト図を示す。図３０は図２９中のＦ−Ｆ'での断面図を示す。保持容量２２２の構造は実施例１と同様であり、保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される容量素子である。
以下、本実施例の動作を説明する。ゲート線駆動回路２３５がゲート線２３１を介して所定の画素行のデータ入力スイッチ２２１を開閉することによって、信号線駆動回路２３４が信号線２３２に出力した１ビットの画像データは、データ入力スイッチ２２１及び保持容量２２２で構成されたＤＲＡＭに入力される。このＤＲＡＭに書き込まれた画像データによって、画素駆動スイッチ２２３はオンないしオフ状態に固定されることになる。ここで対向電極２２５には対向電極駆動回路２３６から交流電圧が印加され、共通電極線２３３には共通電極駆動回路２３７より所定の電圧が印加されているため、画素駆動スイッチ２２３がオンの場合には画素電極２２４と対向電極２２５の間の液晶容量には交流電圧が印加され、画素駆動スイッチ２２３がオフの場合には液晶容量には常に電圧は印加されない。これによって本液晶表示パネルは、ＤＲＡＭのデータがリーク電流によって失われるまでの期間、ゲート線駆動回路２３５によるゲート線２３１走査、及び信号線駆動回路２３４による信号線２３２へのデータ出力を停止しても、１ビットの画像表示を継続することができる。この画像データを静的に維持するためには、周期的に適宜ゲート線駆動回路２３５によるゲート線２３１走査、及び信号線駆動回路２３４による信号線２３２へのデータ出力を行ってＤＲＡＭを再書込みすれば良い。
このような本実施例画像表示装置に関しては、例えば特開平９−２５８１６８号公報等に詳しく記載されている。
【０００９】
本実施例に依れば、画素にＤＲＡＭを内蔵することにより、画像表示装置の低消費電力化が可能である。このように画素にＤＲＡＭを内蔵した場合、本発明は単位面積あたりの容量を大きくできるため保持容量素子の面積を小さくできる。従って、開口率を向上できる。
（実施例１６）
図３１は本発明の第１６の実施例であるシステムオンパネルを示すレイアウト図である。実施例１３から実施例１５を改良して、図３１に示すシステムオンパネルを構成できる。
このシステムオンパネルは、矩形状の表示部８０の周囲に、TFT駆動回路８１、８２、８３、光センサ制御ユニット８４、TFT通信回路８５、TFTDRAM８６、TFTSRAM８７、TFTプロセッサ８８、TFT駆動回路８９を配置した構成になっている。これら各部は1枚のガラス基板に組み込まれ、ＴＦＴ及び容量素子は実施例1から５に記載のもので構成されている。従って、高性能で小型のシステムオンパネルとなる。
以上実施例１から実施例１６に記載の画像表示装置において、基板は石英ガラスやプラスチックのような他の絶縁性基板であってもよい。また、バッファ層としては、酸化シリコン膜の代わりに窒化シリコン膜あるいは酸化シリコン膜と窒化シリコン膜との積層膜を用いても良い。窒化シリコン膜をバッファ層として用いれば、ガラス基板内の不純物がゲート絶縁膜中に拡散侵入するのを効果的に防止できる。
アモルファスシリコンの堆積方法は減圧ＣＶＤ法であっても良いし、アモルファスシリコンの結晶化法は熱アニールによる固相成長法でも良いし、熱アニールとレーザアニールの組み合わせであっても良い。
ソース／ドレイン電極のバリアメタルは、Ｔｉ、ＴｉＷ、ＴｉＮ、Ｗ、Ｃｒ、Ｍｏ、Ｔａ、Ｎｂ、Ｖ、Ｚｒ、Ｈｆ、Ｐｔ、Ｒｕ等の金属、またはそれらの合金でも良い。なお、バリアメタルとしては、ポリシリコン層への拡散を防止し、ポリシリコン層との接触抵抗を低減する役割を果たし、かつ高誘電率膜と反応層を形成しない金属材料が望ましい。
実施例１から実施例３に記載の画像表示装置において、ゲート電極の材料は、Ａｌ、Ｔｉ、Ｔａ等公知の電極材料であっても良い。また、第２の絶縁膜の材料は、Ａｌ２O3、Y２O3、La２O3、Ta2O5、ZrO2、LaAlO3、ZrTiO4、HfO２、SrZrO3、TiO2、SrTiO3、SrBi2Ta2O9、（BaｘSr1-x）TiO3、Pb(ZryTi1-y)O3等の公知の高誘電率材料であっても良い。また、第１の絶縁膜は上記のような公知の高誘電率材料であっても良い。この場合、層間絶縁膜の除去とゲート絶縁膜の除去を別工程で行うため、コンタクトホール開口工程をドライエッチングで行うことができ、コンタクト径を微細化できる。また、第２の絶縁膜はＰＺＴ、ＰＬＺＴ、ＢａＴｉＯ３、ＰｂＴｉＯ３、Ｂｉ４Ｔｉ３Ｏ１２等の強誘電体膜であっても良い。この場合、保持容量素子がメモリ性を持つため、駆動周波数を低減でき、低消費電力化が可能である。
実施例２及び実施例６の画像表示装置において、高抵抗ポリシリコン層５は、第２の絶縁膜に自己整合的には形成されていないため、両者の形成領域は必ずしも一致するものではない。
実施例４に記載の画像表示装置において、ゲート電極の材料は、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｎｂまたはそれらの合金等、その酸化膜が高誘電率材料である公知の電極材料であっても良い。また酸化の方法は、酸素プラズマ処理であっても良い。また、その製造方法は、コンタクトスルーホール開口と同時に保持電極上の層間絶縁膜を除去した後、保持電極を酸化しても良い。ゲート電極及びゲート線上の酸化膜を除去する工程が省略でき、製造工程を簡略化できる。
実施例５に記載の画像表示装置において、第１の絶縁膜は、公知の高誘電率材料の単層膜であっても良い。ゲート容量が増大し、ＴＦＴの性能が向上する。また、低抵抗ｎ型ポリシリコン層６上に、ゲート電極７下部に形成された第２の絶縁よりも膜厚が薄い第２の絶縁膜が形成されていても良い。この場合、コンタクトホール開口工程をドライエッチングで行うことができ、コンタクト径を微細化できる。
【００１０】
実施例５から実施例７に記載の画像表示装置において、第１の絶縁膜の上層と第２の絶縁膜は窒化シリコン膜であっても良いし、他の公知の高誘電率材料であっても良い。また、それぞれ異なる材料であっても良い。コンタクトホール開口工程をドライエッチングで行うことができ、コンタクト径を微細化できる。
【００１１】
実施例８に記載の画像表示装置において、第１の絶縁膜と第２の絶縁膜は、他の公知の高誘電率材料であっても良いし、それぞれ異なる高誘電率材料であっても良い。また、第１の絶縁膜は酸化シリコン膜であっても良い。
【００１２】
実施例９に記載の画像表示装置において、第１の絶縁膜は、酸化シリコン膜または公知の高誘電率材料の単層膜であっても良い。
実施例１４に記載の画像表示装置において、メモリセル及び画素を構成する容量素子の断面構造と画素の平面レイアウトは、実施例１から実施例９、実施例１１、実施例１２に記載のいずれであっても良い。
実施例１５に記載の画像表示装置において、画素を構成する容量素子の断面構造及び画素の平面レイアウトは、実施例１から実施例１２に記載のいずれであっても良い。また、第２の絶縁膜を公知の強誘電体膜とすることにより強誘電体メモリを形成できる。また、第２の絶縁膜をGe−Sb−Te系の相変化膜とすることにより相変化メモリを形成できる。また、第２の絶縁膜の代わりに、Ｎｉ、Ｆｅ、Ｃｏの合金等から成る一対の強磁性材料とその間の非磁性材料を備えることによりＭＲＡＭを形成できる。
また本発明は、コントラストを従来と同程度に設計した場合、開口率の向上によりバックライトの電力を下げることができ、装置の低消費電力化が可能である。本発明は、エレクトロルミネッセンスを利用した画像表示装置のように、各画素に信号電圧を保持するための保持容量素子を備えたすべての画像表示装置に適用できる。
なお、本実施例はトップゲート型TFTを用いた画像表示装置についての記載であったが、本発明はボトムゲート型TFTを用いた画像表示装置にも適用できる。また、保持電極として前段のゲート線の一部を用いることも可能である。さらに本発明は、半導体集積回路、携帯機器等にも適用できる。
【００１３】
【発明の効果】
本発明は、ゲート線と同層の電極と信号線と同層の電極及びその間の絶縁膜で構成される容量素子を備えることにより、コントラストが高く、かつ製造コストの低い画像表示装置を提供できる。
【図面の簡単な説明】
【図１】実施例１の薄膜トランジスタ及び容量素子の断面図。
【図２】従来の液晶表示装置の構成図。
【図３】従来の液晶表示装置における画素の平面レイアウト図。
【図４】従来の液晶表示装置の断面図。
【図５】本発明に係る液晶表示装置における画素の平面レイアウト図。
【図６】実施例１の製造工程を示す断面図。
【図７】実施例２及び実施例３の薄膜トランジスタ及び容量素子の断面図。
【図８】実施例３の製造工程を示す断面図。
【図９】実施例４の薄膜トランジスタ及び容量素子の断面図。
【図１０】実施例４の製造工程を示す断面図。
【図１１】実施例５の薄膜トランジスタ及び容量素子の断面図。
【図１２】実施例５の製造工程を示す断面図。
【図１３】実施例６及び実施例７の薄膜トランジスタ及び容量素子の断面図。
【図１４】実施例７の製造工程を示す断面図。
【図１５】実施例８の薄膜トランジスタ及び容量素子の断面図。
【図１６】実施例８の製造工程を示す断面図。
【図１７】実施例９の薄膜トランジスタ及び容量素子の断面図。
【図１８】実施例９の製造工程を示す断面図。
【図１９】実施例１０の薄膜トランジスタ及び容量素子の断面図。
【図２０】実施例１１の液晶表示装置における画素の平面レイアウト図。
【図２１】実施例１１の画素を構成する薄膜トランジスタ及び容量素子の断面図。
【図２２】実施例１２の液晶表示装置における画素の平面レイアウト図。
【図２３】実施例１２の画素を構成する薄膜トランジスタ及び容量素子の断面図。
【図２４】実施例１３に係る液晶表示装置の回路ブロック図。
【図２５】実施例１４に係る液晶表示装置の構成図。
【図２６】実施例１４に係る液晶表示装置におけるメモリセルの平面レイアウト図。
【図２７】実施例１４のメモリセルを構成する薄膜トランジスタ及び容量素子の断面図。
【図２８】実施例１５に係る液晶表示装置の構成図。
【図２９】実施例１５に係る液晶表示装置における画素の平面レイアウト図。
【図３０】実施例１５の画素を構成する薄膜トランジスタ及び容量素子の断面図。
【図３１】本発明に係る液晶表示装置をシステムオンパネルとした実施例１６のレイアウト図。
【符号の説明】
１…ガラス基板、２…バッファ層、３…第１の絶縁膜、４…ポリシリコン層、５…高抵抗ｎ型ポリシリコン層、６…低抵抗ｎ型ポリシリコン層、７…ゲート電極、８…保持電極、９…第２の絶縁膜、１０…層間絶縁膜、１１…ソース／ドレイン電極、１２…保護絶縁膜、１３…画素電極、１４…ポリシリコン層、１５…容量素子の上部電極、２０…配向膜、２１…液晶層、２２…対向電極、２３…カラーフィルタ、２４…対向基板、２５…偏光板、２６…バックライト、３０…ゲートドライバ回路、３１…ドレインドライバ回路、３２…画像表示部、３３…CMOSTFT、３４…画素ＴＦＴ、３５…液晶容量素子、３６…保持容量素子、３７…ゲート線、３８…信号線、３９…保持線、４０…画素、７２…電源回路、７３…メイン回路、７４…コントロール回路、７５…容量素子、８０…パネル表示部、８１…TFT駆動回路、８２…TFT駆動回路、８３…TFT駆動回路、８４…光センサ制御ユニット、８５…TFT通信回路、８６…TFTDRAM、８７…TFTSRAM、８８…TFTプロセッサ、８９…TFT駆動回路、１０５…ゲート線シフトレジスタ、１０６…ＤＡ変換器、１０７…ラッチ回路、１０８…センスアンプ、１１０…メモリセル、１１１…メモリ容量、１１２…メモリスイッチ、１１３…ワード線、１１４…ワード線シフトレジスタ、１１５…ワード線選択スイッチ、１１６…データ線、１１７…データ入力回路、２２１…データ入力スイッチ、２２２…保持容量、２２３…画素駆動スイッチ、２２４…画素電極、２２５…対向電極、２３０…画素、２３１…ゲート線、２３２…信号線、２３３…共通電極線、２３４…信号線駆動回路、２３５…ゲート線駆動回路、２３６…対向電極駆動回路、２３７…共通電極駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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