(57)【特許請求の範囲】
【請求項１】
ｐｎ接合を含み、前記ｐｎ接合は
・第１導電型の層（２）と
・第２導電型の層
で構成され、前記第２導電型の層の終端部（Ｔ）は最も外側の縁（５）に向かって段階的に減少する全電荷を持つ終端部（Ｔ）を備える、炭化珪素半導体デバイスであって、
第１および第２導電型の前記層は炭化珪素（ＳｉＣ）のドープされた層で構成され、前記第２導電型の層は、前記第１導電型の層（２）の上の前記第２導電型の第１層（１０、１２）と、前記第１層の上の前記第２導電型の第２層（１１、１３）とから成り、前記第２層（１１、１３）は前記第１層（１０、１２）に比べて小さな周辺拡張領域と高いドーピング量を有し、前記第１層は前記第１導電型の層（２）に比べて小さな周辺拡張領域と高いドーピング量を有することを特徴とし、
前記第１層（１０、１２）は、縁（５）で厚さがゼロとなる複数の段（ｄ1−ｄ4）を周辺に有した、前記第１導電型の層（２）上のエピタキシャル層から成り、隣接する前記段の厚さが、前記第１層（１０、１２）の縁（５）に向かって順次減少する、
ことを特徴とする、炭化珪素半導体デバイス。
【請求項２】
前記第１層（１２）の外側で隣接して第１導電型の層の表面にある少なくとも１つの第２導電型の注入ゾーン（Ｑ3、Ｑ4）により、前記第１層（１２）の各段とこの注入ゾーン（Ｑ3、Ｑ4）が前記終端部（Ｔ）を構成することをさらに含む、請求項１に記載の炭化珪素半導体デバイス。
【請求項３】
ｐｎ接合を含み、前記ｐｎ接合は第１導電型の層（２）と第２導電型の層（１６）で構成され、前記ｐｎ接合の縁から終端部（Ｔ）の最も外側の縁（５）に向かって段階的に減少する全電荷を持つ終端部（Ｔ）を備える、炭化珪素半導体デバイスであって、
メサ状に形成された第１導電型の層（２）と、この第１導電型の層（２）のメサの上に形成された第２導電型の層（１６）と、前記第１導電型の層（２）の上に設けられた第２導電型の終端部エピタキシャル層（１７）とで構成され、この終端部エピタキシャル層（１７）は、前記第２導電型の層（１６）の側面を包囲し、かつその厚さはメサ端部から前記縁（５）に向かって減少するとともに、前記縁（５）に向かって段階的に減少するドーピング濃度を有して前記終端部（Ｔ）を形成する、
ことを特徴とする、炭化珪素半導体デバイス。
【請求項４】
前記終端部エピタキシャル層（１７）と、前記第１導電型の層（２）および前記第２導電型の層（１６）の側面との間にＡ１Ｎ層を設けることを特徴とする、請求項３に記載の炭化珪素半導体デバイス。
【請求項５】
前記第１導電型の層（２）と前記第１層（１０、１２）の間に追加のドープ層を設け、前記追加のドープ層は前記第１導電型（ｎ）であって前記第１導電型の層（２）より低いドーピング濃度を有することを特徴とする、請求項１に記載の半導体デバイス。
【請求項６】
ｐ型層とｎ型層を含むｐｎ接合から成り、前記ｐｎ接合のｐ型層とｎ型層の両方が、ドープされた炭化珪素（ＳｉＣ）から成り、前記ｐ型層とｎ型層の少なくとも一方の縁（５）に終端部（Ｔ）を設ける半導体デバイスの製造方法であって、
第１導電型の層（２）を含む炭化珪素ウェーハ（Ｓ）の上に、第２導電型の第１のドープ層（３、１０、１２）を、第１導電型の層（２）よりも面積を小さくして形成し、
次に前記第２導電型の前記第１のドープ層（３、１０、１２）の上に第２導電型の第２のドープ層（４、８、１１、１３）を、前記第２導電型の第１のドープ層（３、１０、１２）よりも面積を小さくし、かつ、前記第２導電型の第１のドープ層（３、１０、１２）よりもドーピング濃度を大きくして形成し、
それにより前記縁（５）に向かって段階的に減少する全電荷、または段階的に減少する単位面積当たりの電荷密度を有する前記第２導電型の第１および第２のドープ層の終端部（Ｔ）を形成することを含む、半導体デバイスの製造方法。
【請求項７】
前記第２導電型の第１および第２のドープ層（１０、１１）、（１２、１３）を連続的にマスキングおよびエッチングし、前記第２導電型の第２のドープ層を前記第２導電型の第１のドープ層よりも面積を小さく形成することをさらに含む、請求項６に記載の半導体デバイスの製造方法。
【請求項８】
前記第２導電型の第２のドープ層（８）の形成が、第２導電型の第１のドープ層（３）へのイオンの注入を含む請求項６に記載の半導体デバイスの製造方法。
【請求項９】
前記第２のドープ層（８）の下にある前記第２導電型の第１のドープ層（３）をマスキングにより不必要な部分をエッチングし、前記縁（５）を形成することを特徴とする、請求項８に記載の半導体デバイスの製造方法。
【請求項１０】
前記第１導電型の層（２）の上に第２導電型の前記第１のドープ層（１０、１２）をエピタキシャル成長させ、
次に前記第１のドープ層（１０、１２）の上に第２導電型の前記第２のドープ層（１１）を、前記第１のドープ層（１０、１２）の面積が前記第２のドープ層（１１）よりも大きくなるように形成し、
さらに、前記第２導電型の第１のドープ層（１０、１２）の周辺に向かって段階的に減少して複数の厚さを有する段を、前記第２導電型の第１のドープ層（１０、１２）にマスキングとエッチングにより形成し、それにより、前記縁（５）に向かって段階的に減少する全電荷を有する終端部（Ｔ）を形成する、請求項６に記載の半導体デバイスの製造方法。
【請求項１１】
前記第２導電型の４段の第１のドープ層（１０）が（ａ）ｄ0：ｄ1：ｄ2：ｄ3：ｄ4＝１００：６０：４５−５０：３０−３５：２０の相対的な厚さ（ｄ0−ｄ4）を有し、または（ｂ）前記第２導電型の２段の第１のドープ層（１０）がｄ0：ｄ1：ｄ2＝１００：６０：３０−３５の相対的な厚さを有し、または（ｃ）前記第２導電型の１段の第１のドープ層（１０）がｄ0：ｄ1＝１００：５０−６０の相対的な厚さを有していることを特徴とする、請求項１０に記載の半導体デバイスの製造方法。
【請求項１２】
前記第２導電型のイオンを、前記第１のドープ層（１２）の縁の外側に隣接した前記第１導電型の層（２）に注入し、前記第１のドープ層（１２）から離れるにしたがって減少する全電荷を有する少なくとも１つの包囲ゾーン（Ｑ3、Ｑ4、Ｑ6、Ｑ7）を形成することをさらに含む、請求項６に記載の半導体デバイスの製造方法。
【請求項１３】
前記第２導電型の、第１ドープ層（１２）および前記包囲ゾーン（Ｑ3、Ｑ4）を含む終端部（Ｔ）において４段で減少する電荷の間の関係はＱ0：Ｑ1：Ｑ2：Ｑ3：Ｑ4＝１００：６０：４５−５０：３０−３５：２０であることを特徴とする、請求項１２に記載の半導体デバイスの製造方法。
【請求項１４】
前記第１のドープ層（１２）の前記段の外側の前記第１導電型の層（２）の上に、前記第１ドープ層（１２）の段のいずれの全電荷よりも小さい全電荷を有する材料から成る少なくとも１つの層をエピタキシャル成長で形成し、前記縁（５）に向かって減少する全電荷を有する前記第２導電型の層の終端部（Ｔ）を形成することを特徴とする、請求項１０に記載の半導体デバイスの製造方法。
【請求項１５】
ｐｎ接合を含み第１導電型（ｎ）と第２導電型（ｐ）の層と、前記第１導電型（ｎ）の層と第２導電型（ｐ）の層の少なくとも一方の縁に終端部（Ｔ）を備えた半導体デバイスの製造方法であって、
第１導電型のドープ層（２）を含む炭化珪素ウェーハ（Ｓ）の上に第２導電型の第１の高ドープ層（１６）をエピタキシャル成長させ、それにより前記第１導電型のドープ層（２）と前記第１の高ドープ層（１６）との間に前記ｐｎ接合を形成することと、
次に前記第１の高ドープ層（１６）と前記第１導電型の前記ドープ層（２）をエッチングすることにより、前記ｐｎ接合端部が露出したメサ構造に形成し、
次に終端部エピタキシャル層（１７）を前記露出されたｐｎ接合部の側面に接してかつ横方向にエピタキシャル成長させることと、このエピタキシャル成長の過程でドーピング濃度を外側に向かって段階的に減少させ、
これにより前記縁（５）に向かって減少する全電荷を有する第２導電型の層の終端部（Ｔ）を形成することと、前記エピタキシャル成長させた各層は炭化珪素から成ることを特徴とする、半導体デバイスの製造方法。
【請求項１６】
前記終端部エピタキシャル層（１７）は、複数の第２導電型層を、ドーピング量を順に低くして順次エピタキシャル成長させることと、前記終端部エピタキシャル層（１７）をエッチングすることを順次行って、所望のドーピング分布を有した前記終端部エピタキシャル層（１７）を得ることを含む、中間エッチバック操作により成長させることを特徴とする、請求項１５に記載の半導体デバイスの製造方法。
【請求項１７】
前記終端部（Ｔ）のドーピング濃度の減少は、前記終端部エピタキシャル層（１７）のエピタキシャル成長中にドーピングガスのドーズ量を連続的にまたは段階的に減少させることにより行うことを特徴とする、請求項１５に記載の半導体デバイスの製造方法。
【請求項１８】
ＡｌＮの層（１８）を前記メサ構造の上にエピタキシャル成長させた後、前記ＡｌＮ層（１８）の上に終端部エピタキシャル層（１７）を成長させることを特徴とする、請求項１５、１６、１７のいずれかに記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【０００１】
（技術分野）
この発明は基材として炭化珪素を有する半導体素子に関する。この素子は少なくとも１つのｐｎ接合を持ち、ｐｎ接合の半導体層の少なくとも一方の端部（エッヂ）に向かって添加（ドーピング）を減少させるエッヂ終端部を持つことにより、接合部の端部の強電界に起因する電圧破壊の危険性を軽減する。
【０００２】
（背景技術）
基材として炭化珪素を用いる半導体素子は、高温や、高電力応用や、高放射線条件などに用いられるものが絶えず開発されている。このような環境では、従来の半導体は満足に動作しない。評価を行った結果、電力ＭＯＳＦＥＴ型のＳｉＣ半導体やＳｉＣを用いたダイオード整流器は高電圧や例えば６５０−８００℃の広い温度範囲で動作し、対応するシリコン素子に比べて損失が少なく動作周波数が高いにも関わらず寸法が２０分の１程度に小さいという勝れた遮断器特性を示す。このように改善される理由は、炭化珪素がシリコンに比べて、例えば、破壊電界が高く（シリコンに比べて最大１０倍）、熱伝導度が高く（シリコンの３倍以上）、エネルギー禁止帯の幅が大きい（ＳｉＣの結晶構造の１つである６Ｈ−ＳｉＣでは２．９ｅＶ）、などの勝れた材料特性を持つからである。
【０００３】
ＳｉＣ半導体技術は比較的新しく、種々の点でまだ最適になっていないので、ＳｉＣ半導体デバイスを試験的に製造しまた大量生産が現実のものとなるまでには、解決しなければならない厳しい製造上の問題が多く存在する。特に高電力および高電圧応用の分野の素子でそうである。
【０００４】
電圧を吸収するｐｎ接合を有する高電圧ダイオードやその他の半導体素子を製造する際に克服しなければならない問題の１つは、接合部の端部に適当な接合部終端部を作ることである。ｐｎ接合に逆電圧がかかると、ｐｎ接合の電界は非常に高くなる。
【０００５】
高い逆バイアスによりｐｎ接合の端部に強電界が生じることは、接合部の端部で電圧破壊またはフラッシュオーバを生じる危険性が高いことを意味する。素子の表面の領域ではｐｎ接合が表面に達し、この領域の電界は接合部のバルク内に比べて高い。その理由は、素子の結晶内部では均一であった条件が表面で結晶格子外に出ると急に段階的に変わるからである。このため、接合部が表面に達するところで電界集中を減少させることが非常に重要になる。素子の表面を不動態（パッシベーション）化する方法と共に、例えばｐｎ接合が表面に現れる状態を調整することにより表面の電界を平坦にする方法がとられる。シリコン電力素子で現在行われている一例を挙げると、端部の表面をｐｎ接合に対して或る角度に折って（磨きまたは切って）電界を平坦にする。また従来の別の例では、接合部の付近の導電領域のドーピングを次第に減少させ、接合部の最も外側の端部（いわゆる接合部終端拡張ＪＴＥ）に向かってドーピングを減少させて接合部の端部の電界集中を除く。シリコン技術で知られているこれらの方法を、炭化珪素を用いる素子に適用するのは困難である。それは、炭化珪素が非常に堅い材料であり、拡散によるドーピングが非常に困難である、などの理由からである。
【０００６】
ＳｉＣ内のｐｎ接合については上述の問題はまだ解決されていない。ＳｉＣから半導体素子を開発するときに解決すべき多くの問題は、対応するシリコン素子において当初に多かった問題を思い出させる。しかしシリコンに適用可能な方法では、ＳｉＣ半導体素子の製造に関する特定の問題を解決することはできない。例えば、２２７０°Ｋ以下では拡散係数が非常に小さいので拡散によるドーピングはＳｉＣには適用できない。またドーピング添加元素のイオン注入はＳｉＣ素子の製造では普通の方法であるが、熟達するのが困難であってＳｉＣ用として完全には発されていない。
【０００７】
エピタキシャル成長によるｐｎ接合およびショットキー接合を有する６Ｈ−ＳｉＣからの高電圧ダイオードは、実験的には作られている（例えば、M．BhatnagarとB．J．Baliga，IEEE Trans．Electron Devices，Vol．40，No．3，pp 645-655，March 1993、またはP．G．Neudeck，D．J．Larkin，J．A．Powell，L．G．Matus，C．S．Salupo，Appl．Phys．Lett．Vol 64，No.11，14 March 1994，pp 1386-1388を参照のこと）。ＳｉＣデバイスに関する問題のいくつかは解決されているが、接合部の端部での電界集中に関する問題については全く議論されていない。
【０００８】
ＳｉＣ素子の接合部の端部に半絶縁層を設けることにより、ｐｎ接合の端部の電界を減少させることができる。この解決法は文献PCT/SE94/00482に示されている。
【０００９】
ＳｉＣを接合部の基材とする半導体素子では、Ｓｉのｐｎ接合における接合部終端拡張の原理に対応する素子の製造方法や装置は全く知られていない。この発明の目的は、Ｓｉ素子のＪＴＥと同じ構造を持つｐｎ接合における電圧吸収端部を説明することである。
【００１０】
以下の説明でＳｉＣという用語は、６Ｈ、４Ｈ、２Ｈ、３Ｃ、１５Ｒで知られるこの材料の全ての主要な結晶原型を指す。
【００１１】
発明の概要
この発明はｐｎ接合を含む半導体素子であって、ｐｎ接合のｐ導電層をｎ導電層は共にドープされた炭化珪素層を構成し、ｐｎ接合の少なくとも一方の導電層の端部は、定められた動作接合部での初期値から接合部の最も外側の端部でのゼロまたはほぼゼロの全電荷まで、接合部の中央部から最も外側の端部に向かって半径方向に、全電荷または有効表面電荷密度が段階的にまた均一に減少する。
【００１２】
この発明は、減少する分布形状の電荷を有する前記ＳｉＣ半導体素子を製造する方法を含む。
【００１３】
上述の特徴を有するＳｉＣ半導体素子を製造することにより、ｐｎ接合に高い逆電圧を印加したときに拡張された終端部に沿う電界が平坦になるので電界集中が除かれる。したがって、接合部の定められた動作領域内のどこかで破壊が起こる前に接合部の端部で電圧破壊が起こる、という危険が減少する。この発明では、上述の従来のシリコンデバイスの接合部終端拡張（ＪＴＥ）と同じ構造を持つＳｉＣ材料のｐｎ接合の端部を形成することにより、接合部にかかって破壊を起こす逆電圧はかなり高く（３倍以上）なる。
【００１４】
また、信頼性と長期安定性が向上する。これは、接合部の周辺のＳｉＣ材料内の電界が減少するためである。同時に、最大表面電界の大きさは少なくとも１桁は減少するはずである。これにより、接合部のパッシベーション部と絶縁にかかるストレスは軽減される。
【００１５】
ＳｉＣ半導体素子は、この発明の以下に説明するいくつかの方法の１つにより製造される。これらの方法に共通するのは、接合部の全電荷集中が外側の縁に向かって減少することである。
【００１６】
この発明の素子を得る１つの方法（方法Ａ）では、第１導電型のドープ（された）層を含む炭化珪素ウェーハから出発する。このウェーハ上で、第２導電型の少なくとも２つのドープ（された）層のエピタキシャル成長を行い、新しい第２導電型層のそれぞれのドーピング量を順に高くする。マスキングとエッチングにより、異なる周辺拡張領域を持つ第２導電型の層を形成する。ウェーハに近い方の層は拡張を大きくし、相続く第２導電型の層は添加（ドース）量を順次高くして周辺拡張領域は順次小さくして形成する。最も簡単な実施の形態では、第２導電型の２つのドープ層だけを成長させて形成する。ウェーハに近い方を添加量の低い第１層とし、第１層の上に添加量の高い第２層を形成する。次にエッチングを２段階で行う。第１層は第２層より領域の拡張を大きくする。
【００１７】
別の製造方法（方法Ａ２）では、第１層と同じ型の電荷キャリアを持つイオン（例えば、ｐ型ではＡｌまたはＢ、ｎ型ではＮ）を注入して第２導電型の第２層を形成し、添加量が高く拡張の小さい注入第２層を第１層の上に作る。これにより、第２導電型の層の添加量はｐｎ接合の端部に向けて減少する。
【００１８】
ここに示す実施の形態により形成されたｐｎ接合構造が持つ別の利点は、第１導電型の層と第２導電型の高（ハイア）ドープ層との間に第２導電型の少なくとも１つの低（ロアー）ドープ層を置くことにより、第２導電型の高ドープ層を第１導電型の層に直接対面させると高ドープ層の中に高い電界が発生するという問題が軽減される。高ドープ層はドーピングにより形成するが、ドーピングするときに層の結晶構造を傷つけて転移（ディスロケーション）を生じ、その結果結晶格子内の電界の条件に局所的に影響を与える。第２導電型の高ドープ層と接合部の境界層自体の間に追加の保護層として低（ロアー）ドープ層を置くことにより、質の良い接合部が得られる。
【００１９】
別の方法（方法Ｂ）では、第２導電型の第１低（ロアー）ドープ層をｐｎ接合の境界に最も近接して置き、前記第１層の表面上のｐｎ接合は第２導電型の高（ハイア）ドープｐ基層を持つようにしてＳｉＣ接合部のＪＴＥを得る。一連のエッチング段階により第１層の厚さを接合部の最も外側の限界に向かって減少させると、第１層の各層段階のボリューム容量の全電荷量は、各層段階の減少する厚さの関数として段階的に減少する。
【００２０】
方法Ｂにより形成されたＪＴＥの電界延長効率は、エッチされた領域の数と共に増加する。しかし段階の数が電界の減少と電界の均一度に与える影響は、全段階数が大きくなると飽和する。またエッチする段階の最大数は、工程が複雑化するに従って増加するコストにより制限される。エッチング段階は１から４までが実際的であり、これについては後で説明する。
【００２１】
この発明のＪＴＥを得る別の方法（方法Ｃ）は、第２導電型の低（ロアー）ドープ第１層の多段階のエッチングと、エッチされる領域外のイオン注入との組合わせから成る。イオン注入は１段階または多段階で行ってよい。例えばホウ素やアルミニウムなどのイオンを、第２導電型の第１層の境界のすぐ外側の第１導電型のｐｎ接合層の表面に注入する。注入は互いに外側の領域に行い、２つの領域に異なる電荷量を与える。イオン注入の目的は、表面ドーピングと、得られる全電荷量（接合部周辺のボリューム電界）と表面電界を制御することである。最後のゾーンも、全表面上の縦方向エピタキシャル成長により生成することができる。
【００２２】
最後に、ＳｉＣのｐｎ接合の接合部終端拡張を行う別の方法（方法Ｄ）を開示する。この狙いは、ｐｎ接合の高ドープ側（接合部周辺での）へのドーピングを次第に減らして、この発明で説明する高電圧炭化珪素素子の阻止能力を確保することである。方法Ｄでは、横方向成長という特定のＳｉＣ技術を用いて、ＪＴＥに電界減少の基本的原理を適用する。方法Ｄでは、定義されたｐｎ接合領域の周辺のＪＴＥは、第２導電型のエピタキシャル低（ロアー）ドープ終端部エピタキシャル層を横方向に成長させて、接合部の最も外側の限界に向けてドーピング濃度を減少させる。ドーピング濃度は連続的にまたは段階的に減少させる。１段階工程も可能である。この場合、層の厚さは横方向成長法により接合部の端部に向かって減少する。したがって、全電荷は定義された動作ｐｎ接合領域から接合部の最も外側の縁に向かって減少する。上に述べたように、ドーピング濃度は終端部エピタキシャル層のエピタキシャル成長過程中に階段的に変化してよい。ドーピング濃度も、成長過程中に継続的に制御することができる。
【００２３】
やや異なる方法（方法Ｄ２）では、方法Ｄで横方向に成長させた層に窒化アルミニウムＡｌＮの薄い層を挿入して、端部ＳｉＣ層の縦方向部と横方向部の間に低漏洩インターフェースを設ける。
【００２４】
上に述べたこの発明のＳｉＣ素子の全ての代替的実施の形態について、第１導電型の低（ロアー）ドープ層（ｎ-）と第２導電型の層の間に、第１導電型の低ドープ（ｎ--）層を追加して挿入することができる。ｎ−層が比較的高ドーピングであってＮＰＴ（非突抜けノンパンチスルー）性の素子になり、電界が第１導電型の低（ロアー）ドープ層を突き抜けないときは、これは重要である。
この発明の小さな変形は、実施の形態を説明するときに示す。
【００２５】
実施の形態の説明
図面を参照して、この発明の多数の実施の形態を説明する。
図２ａは、この発明の方法Ａを用いて形成したｐｎ接合の例を示す。このｐｎ接合はＳｉＣで製造した半導体ダイオードを含む。この例の素子を製造するとき、高ドープ（ｎ+）されたｎ導電層１から成るＳｉＣの基板を用いる。このｎ+層１の上に第１の低ドープ（ｎ-）されたｎ導電層２をエピタキシャル成長させる。これらの２つのｎ導電層は第１導電型の（この例ではｎ導電性の）ウェーハＳから成り、その上にこの発明の１つまたは複数のｐｎ接合を作ることができる。第２段階では、ｐ導電性の低ドープされた第２層３を、既知の方法でこのウェーハの上に形成する。更にこの工程の次の段階で、この第２層の外側に、第３の高ドープ（ｐ+）されたｐ導電型層４を成長させる。
【００２６】
次の段階で、マスキングとエッチングにより層３の拡張を形成する。第４段階で下の第２層３よりも制限された周辺拡張領域に、マスキングとエッチングにより第３の高ドープされた層４を横方向に形成する。ここでウェーハ上のｐ層は、接合部の中央から接合部の最も外側の縁５に向かって２段階で減少する全電荷を持つ。
【００２７】
もちろん図２ａで原理を説明した方法を用いて、相互の上に第２導電型の３つ以上の層を、各層のドーピング密度を順に高くしてエピタキシャル形成を行うことができる。その結果、接合部の電荷量は接合部の縁に向かって横方向に減少する。これは、電界が縁に向かって一層均一に延びることを意味する。しかしこのように多層にすることにより、素子を製造するときの工程段階は増える。
【００２８】
図２ｂは、方法Ａとはやや異なる方法Ａ２によりｐｎ接合を形成する実施の形態を示す。第１導電型の層（この例ではｎ層）を方法Ａと同じ方法で配列させる。この場合、ウェーハＳは第２導電型のエピタキシャル成長による第２層３の基板である。この第２層３をマスクし、第２層３の中央領域に層３内の過剰電荷（この例ではＡｌまたはＢなどの負電荷）と同じ型の電荷を注入して、第２導電型の第３の高ドープ層８を形成する。この実施の形態のｐｎ接合の縁５も、第２導電型の第２層３の不必要な部分をエッチングで除くことにより生成される。その他の点については図２ｂの素子は図２ａに関して前に説明したものに対応し、図２ｂのｐｎ接合は、接合部の縁５に向かって段階的に減少する電荷を持つ１つの導電型の少なくとも１つの層を含む。
【００２９】
以下の実施の形態では、第１導電型をｎ材料で表し、第２導電型をｐ材料で表す。
【００３０】
図２ｃに示す別の実施の形態は上に説明した実施の形態のどれかで製造するｐｎ接合であるが、この場合は、ｐｎ接合の縁５を囲むリングの形のｎ+ドーピング領域から成る電界リング９を、対応するＳｉ技術で知られる方法に従って縁５の境界から或る距離のところに設ける。
【００３１】
更に図２ａ−図２ｃは、例えばカソード６をウェーハの高ドープｎ層１に接続し、またアノード７を高ドープｐ層４に接続することにより、ＳｉＣの半導体が得られることを示す。
【００３２】
図３ａから図３ｃは、ＳｉＣのｐｎ接合の接合部終端拡張を形成する、前に方法Ｂと呼んだ別の方法を示す。図３ａでは前の例と同様に、ｎ-層２を含む表面を有するウェーハＳの上に、低ドープｐ層１０をエピタキシャル成長させる。この別の方法も、ｐ層１０の中央部を高ドープｐ+層１１で覆う。この実施の形態の新規な概念すなわち接合部の１層の電荷量を縁５に向かって減少させることは、前記ｐ層の厚さが接合部の周辺に向かって段階的に減少するように低ドープｐ層１０を１段階または数段階でエッチングすることにより実現できる。エッチングの回数は、より大きな領域の上に電界を分布させるのに必要な効率に従って選んでよい。好ましい実施の形態を図３ａから図３ｃに示す。図３ａはエッチングを４回行ったものである。層１０内のドーピングが一様であると仮定すると、図３ａの層１０の４段階にエッチされた領域の厚さの間の関係は、ｄ0：ｄ1：ｄ2：ｄ3：ｄ4＝１００：６０：４５−５０：３０−３５：２０で示される。ただし、ｄ0は接合部の形成された動作領域のエッチされない部分の相対的厚さ、ｄ1−ｄ4は低ドープｐ層１０のエッチされた領域の各厚さ、ｄ4は縁５に最も近い厚さである。表面電界の減少の推定値は次式から計算される。
【数１】
0004350798.tif 000002
は領域ｄ1−ｄ4内のｐ層１０の表面の最大電界、
0004350798.tif 000003
はｐ層が９０度端部で終わっていてＪＴＥが形成されていないＭＥＳＡ端部の電界である。
【００３３】
更に、方法Ｂの一層簡単な実施の形態を図３ｂと図３ｃに示す。図３ｂは２段階の接合部終端部を示す。エッチされない端部領域と２つのエッチされた端部領域の厚さの比はｄ0：ｄ1：ｄ2＝１００：６０：３０−３５である。図３は１段階の接合部終端部で、厚さの対応する関係はｄ0：ｄ1＝１００：５０−６０である。得られる表面電界の減少は、式（１）の商Ｒからの推定では、図３ｂのデバイスでは２０％以下、図３ｃのデバイスでは５０％以下である。
【００３４】
図３ａ−図３ｃには表面パッシベーション層Ｌ１も示す。
この発明の終端部を作る更に別の方法Ｃを、図４ａ−図４ｄに示して説明する。この方法は方法Ｂに似ており、低ドープｐ層１２を少なくとも１段階でエッチして、方法Ｂの場合と同様に、各領域に全電荷量の所定の量を与える。方法Ｃでは、ｐ層１２の境界の外側のウェーハＳのｎ-層２の少なくとも１領域に負電荷（例えば、ホウ素またはアルミニウムイオン）を注入して、ｎ-層２の表面にｐ型材料の薄い層を作る。図４ａにおいて符号Ｑ3はこの領域内の負電荷の全量を示す。図４ａの実施の形態は４段階の接合部終端部を示し、接合部は２つのエッチされた領域Ｑ1およびＱ2とｐ層１２の端の外側の２つの注入されたｐ領域Ｑ3およびＱ4で終わる。各領域の全電荷量は次の関係で与えられる。
【００３５】
Ｑ0：Ｑ1：Ｑ2：Ｑ3：Ｑ4＝１００：６０：４５−５０：３３：２０ただし、Ｑ0はｐ層１２の全深さ領域の全電荷を表す。式（１）から得られる表面電界の減少を計算するとＲ＜１０％である。
【００３６】
対応する終端部を図４ｂと図４ｃに示す。図４ｂは２段階の終端部で、ｐ層１２の１回エッチされた段階Ｑ5とｎ層２の注入されたｐ領域Ｑ6を示す。同様に、図４ｃの終端部は接合部の定義された動作領域の上のｐ+層１３の外側のｐ層１２を完全にエッチし、その後でｐ層１２の外側と境界に好ましい量の全電荷を有するｐ層Ｑ7を注入することにより得られる。図４ｄでは、縦方向エピタキシャル成長により作られた第４ゾーンを有する４段階のＪＴＥ終端部を示す。
【００３７】
最後に、図５ａ−図５ｄを参照して方法Ｄを説明する。ウェーハＳ上のｎ-層１５とウェーハ上に形成されたｐ+層１６から成るｐｎ接合メサの上にｐ-層１７を横方向にエピタキシャル成長させることにより、エピタキシャル成長層１７は図５ａに原理的に示す形をとる。横方向の層１７の厚さは、メサ端部から横方向の層１７の外側の境界に向かって減少する。メサ端部の上に層をエピタキシャル成長させると、成長層は図５ａに示す横に拡張した形になることが実験的に確認されている。横方向に形成された層１７の厚さが減少するので、前記層はそれ自身が、層１７で構成された終端部Ｔの電界を分散させる性質を持つ。
【００３８】
ｐ-層１７の横方向成長について説明した原理を用いて、操作毎にドーピング量を減少させて順に横方向に成長させることにより、図５ｂの接合部終端部が得られる。このようにドーピングを順に低くして順次成長させたｐ型層によりｐ+基層１６を囲む、多段階ＪＴＥが得られる。低（ロアー）ドープ層を順次成長させるには、中間でエッチバック操作を行うかまたはエッチバックとパターン化の操作を共に行って、得られるＪＴＥのｐ型ドーピング形状（プロフィール）を最適にする。
【００３９】
図５ｃでも同じ原理を用いる。ここでは、前記層１７のエピタキシャル横方向成長中にドーピングガスのドーズ量を連続的に減少させることにより、横方向に成長させた層１７のドーピング濃度を外向きに次第に減少させる。矢印１８は減少するドーピング濃度の方向を示す。
【００４０】
図５ｄは、接合部のエッチされたメサを覆うＡ１Ｎの層１９を示す実施の形態である。Ａ１Ｎは、ＳｉＣの横方向成長に用いたものと同じエピタキシャル技術を用いて成長させる。接合端部に層１７を横方向に成長させる前にＡ１Ｎ層１９を作る。Ａ１Ｎ層１９を挿入するのは、メサの縦方向部分と横方向部分の間に低漏洩インターフェースを与えるためである。層１９の形のＡ１Ｎの層を挿入することにより得られる低漏洩インターフェースは、図５ｂと図５ｃに示す実施の形態で用いてもよい。
【００４１】
上に記号で示した添加密度は次の表の範囲である。
【表１】
0004350798.tif 000004
【図面の簡単な説明】
【図１】図１は従来のｐｎ接合の略図であって、ｐ導電層とｎ導電層を有するｐｎ接合は、ｐ導電層の添加（ドーズ）量がｐｎ接合の縁に向かって減少するいわゆる接合部終端拡張ＪＴＥを示す。
【図２ａ】図２ａは終端部である電圧吸収端部を有するこの発明のＳｉＣ材料の半導体ダイオードを示す。接合部の一方の導電層の端部の全電荷がエピタキシと１段階または複数段階のエッチングにより得られるｐｎ接合の縁に向かって減少する。
【図２ｂ】図２ｂは図２の終端部を有する接合部の変形を示し、ｐ+層はイオン注入により得られる。
【図２ｃ】図２ｃは図２のｎ+ストップが注入される、終端部を有する接合部の変形を示す。
【図２ｄ】図２ｄは図２ｂと同様なＳｉＣの半導体ＮＰＴデバイスを示し、第１導電型の追加の低ドープ層が第２導電型の層に対する境界に形成される。
【図３ａ】図３ａは、端部での接合層の１つの厚さを減少させることにより、外に向かって電荷が減少する４段階ＪＴＥを示す。
【図３ｂ】図３ｂは図３ａと同じ型の２段階ＪＴＥを示す。
【図３ｃ】図３ｃは図３ａと同じ型の１段階ＪＴＥを示す。
【図４ａ】図４ａは、接合部層の１つの厚さを減少させることにより外に向かって電荷が減少し、また接合部の端部での全電荷を減少させる注入（インプラント）ゾーンを有する４段階ＪＴＥを示す。
【図４ｂ】図４ｂは図４ａに対応する２段階終端部を示す。
【図４ｃ】図４ｃは図４ａに対応する１段階終端部を示す。
【図４ｄ】図４ｄは縦（バーティカル）方向エピタキシャル成長により作られた第４ゾーンを有する４段階ＪＴＥ終端部を示す。
【図５ａ】図５ａは接合部終端層の横（ラテラル）方向成長の原理を示す。
【図５ｂ】図５ｂはｐｎ接合の縁に向かって段階的にドーピングが減少する横方向成長層を示す。
【図５ｃ】図５ｃはｐｎ接合の縁に向かって連続的にドーピングが減少する横方向成長層を示す。
【図５ｄ】図５ｄはＡ１Ｎ層の上に横方向の成長層をかぶせたＪＴＥの例を示す。
【図１】
0004350798.tif 000005
【図２ａ】
0004350798.tif 000006
【図２ｂ】
0004350798.tif 000007
【図２ｃ】
0004350798.tif 000008
【図３ａ】
0004350798.tif 000009
【図３ｂ】
0004350798.tif 000010
【図３ｃ】
0004350798.tif 000011
【図４ａ】
0004350798.tif 000012
【図４ｂ】
0004350798.tif 000013
【図４ｃ】
0004350798.tif 000014
【図４ｄ】
0004350798.tif 000015
【図５ａ】
0004350798.tif 000016
【図５ｂ】
0004350798.tif 000017
【図５ｃ】
0004350798.tif 000018
【図５ｄ】
0004350798.tif 000019