(57)【特許請求の範囲】
【請求項１】
電源電圧と接地電位との間にある内部回路の入出力端子に接続され、外部からの静電気が前記内部回路に印加されることを防止する静電気保護素子において、
ウェル領域上に形成されて前記内部回路の入出力端子に接続されるドレインと、前記接地電位と前記ウェル領域に共通に接続されたソースと、前記ドレインと前記ソースとの間の前記ウェル領域上に形成されたゲートとから構成され、前記ドレイン、ソース及びゲートが梯子構造を形成する複数のＮチャネルＭＯＳ素子と、
前記複数のＮチャネルＭＯＳ素子の両端に配置された第１のウェルコンタクト部と、
前記複数のＮチャネルＭＯＳ素子の梯子構造の中央に配置され、前記ゲートに接続される第２のウェルコンタクト部とを具備し、
前記第１のウェルコンタクト部及び前記第２のウェルコンタクト部の間の前記ウェル領域が内部抵抗として機能することを特徴とする静電気保護素子。
【請求項２】
前記内部抵抗は数Ωから数百Ωであることを特徴とする請求項１に記載の静電気保護素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するものであり、具体的にはＮチャネルＭＯＳ素子を利用する静電気保護素子に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳ回路で一番多く使用されており、特性も良いＣＭＯＳ回路の静電気保護素子はＮチャネルＭＯＳ素子である。
【０００３】
このようなＮチャネルＭＯＳ素子はダイオードに比べて漏泄電流の点で大変な問題点を持っているが、トリガ電圧（ａ  ｔｒｉｇｇｅｒｉｎｇ  ｖｏｌｔａｇｅ）、スナップ−バック電圧（ａ  ｓｎａｐ−ｂａｃｋ  ｖｏｌｔａｇｅ）、動的な抵抗（ａ  ｄｙｎａｍｉｃ  ｒｅｓｉｓｔａｎｃｅ）等においてはダイオードに比べて優秀な特性を持っている。
【０００４】
また、ＮチャネルＭＯＳ素子は静電気保護効率を高めるために必要な大きく形成したゲート幅（ｇａｔｅ  ｗｉｄｔｈ）を持ち、そしてドレインと同一な導電型を持つイオンを高エネルギーで注入するプラグ（ｐｌｕｇ）工程が実施される。
【０００５】
つまり、ＮチャネルＭＯＳ素子の静電気保護効率はそのゲート幅に比例するため、ゲートの幅を広げることが必要である。しかし、チップサイズ（ｃｈｉｐ  ｓｉｚｅ）あるいは回路配置のため、ＮチャネルＭＯＳ素子においてゲート幅を一つの方向に広げられない場合には、ゲートのフィンガ（ｆｉｎｇｅｒ）を並列的に配列する梯子構造（ａ  ｌａｄｄｅｒ  ｓｔｒｕｃｔｕｒｅ  ｏｒ  ａ  ｆｉｎｇｅｒ  ｓｔｕｃｔｕｒｅ）を適用するべきである。
【０００６】
図６を参照すると、従来の静電気保護素子であるＮチャネルＭＯＳ素子はゲート１２のフィンガが並列に配置されている梯子構造を有しており、ゲートのフィンガの間にはドレイン１０が並列に配置されており、普通に基板とゲートが接地（ｇｒｏｕｎｄｅｄ  ｓｕｂｓｔｒａｔｅ  ａｎｄ／ｏｒ  ｇｒｏｕｎｄｅｄ  ｇａｔｅ）されている。
【０００７】
このような構造の静電気保護素子は図６の斜線部分１８、すなわちゲート１２のフィンガの間に挿入されているドレイン１０の部分で、電流密集現像（ｃｕｒｒｅｎｔ  ｌｏａｌｉｚａｔｉｏｎ）が発生する。その理由はｐ+ 形ウェルコンタク部（ｗｅｌｌ  ｃｏｎｔａｃ）１６とソースコンタク部（ｓｏｕｒｃｅ  ｃｏｎｔａｃｔ）との間の距離差に基因するウェル抵抗（ｗｅｌｌ  ｒｅｓｉｓｔａｎｃｅ）のためである。
【０００８】
従って、前記の距離差が小さい位置では、ドレイン接合部から発生した正孔の大部分がウェルコンタク部１６に抜け出て、トリガ（ｔｒｉｇｇｅｒｉｎｇ）が発生するのが遅く、これに対して、前記の距離差が大きな位置ではドレイン接合部から発生したさまざまな正孔はウェルコンタク部に抜け出たり、ソース接合部の下に蓄積したりして素子のトリガの発生を早くする。つまり、衝撃イオン化（ｉｍｐａｃｔ  ｉｏｎｉｚａｔｉｏｎ）によって各ドレインから発生した電子−正孔対（ｅｌｅｃｔｒｏｎ−ｈｏｌｅ  ｐａｉｒｓ）の中で大部分の正孔は前記のｐ+ 型ウェルコンタク部１６に抜け出るか、あるいはｎ+ 型ソース接合部に蓄積して、ソースに対してウェルの電位を増加させる作用をする。その結果、ソースがターンオンされる。
【０００９】
このような現像は前記のウェルコンタク部１６から遠く離れたソースではウェル抵抗の増加によって多く発生することになる。従って、図６に示されたように、斜線部分１８、すなわち、前記のウェルコンタク部１６から一番遠く離れているドレインで、ソースのターンオン現像の発生が早いために電流が密集し、梯子構造を持つＮチャネルＭＯＳ素子の静電気保護効率が低下する問題が発生する。
【００１０】
【発明が解決しようとする課題】
従って、本発明は上述したような問題を解決するために提案されたもので、ＭＯＳ素子のゲートとソースを直接に接地させるのではなく、ウェル抵抗を経て接地するようにして、静電気保護性能を向上させた静電気保護素子を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上述した目的を達成するために本発明の静電気保護素子は、第１の電源電圧源（Ｖdd）と第２の電源電圧源（Ｖss）の間にある内部回路２４の入出力端に接続され、外部からの静電気が前記内部回路に印加されることを防止する静電気保護素子において、前記静電気保護素子は、ウェル領域上に形成され前記内部回路２４の入出力端に接続され前記第１の電源電圧源（Ｖdd）の印加されたドレインと、前記第２の電源電圧源（Ｖss）と前記ウェル領域に共通に接続されたソースと、ウェルコンタク部４７に接続されたゲートを持つＭＯＳ素子２０と、前記ウェルコンタク部４７を通じて前記ＭＯＳ素子２０のゲートに接続された内部抵抗２２とを具備することを特徴とする 。
【００１２】
この素子において、前記の内部抵抗はウェル抵抗である。
【００１３】
この素子において、前記の内部抵抗は数Ωから数百Ωの範囲を有する。
【００１４】
この素子において、前記のＭＯＳ素子はＮチャネル導電型ＭＯＳトランジスターである。
【００１５】
また、本発明では、入出力ＰＡＤ（パッド）と、前記入出力ＰＡＤと外部から第１の電源電圧源（Ｖdd）と第２の電源電圧源（Ｖss）の印加された内部回路２４の間に連結された静電気保護素子において、ウェル領域上に形成され前記内部回路２４の入出力端に連結され前記第１の電源電圧源（Ｖdd）の印加されるドレインと、ウェル領域上に形成され第２の電源電圧源（Ｖss）の印加されるソースと、ウェルコンタク部４７に接続されたゲートとを具備するＭＯＳ素子２０と、前記ゲートと前記第２の電源電圧源（Ｖss）の間に形成された内部抵抗２２を具備して、ドレイン電圧のトリガリング電圧を減少させることを特徴とすることもできる
この素子において、前記のＭＯＳ素子はＮチャネル導電型ＭＯＳトランジスターである。
【００１６】
この素子において、前記の内部抵抗はウェル抵抗である。
【００１７】
この素子において、前記の内部抵抗は数Ωから数百Ωの範囲を有する。
【００１８】
さらに、本発明では、第１の電源電圧源（Ｖdd）と第２の電源電圧源（Ｖss）間にある内部回路２４の入出力端に接続され、外部からの静電気が前記内部回路に印加されることを防止する静電気保護素子において、前記入出力端にドレイン４０が接続され、ゲート４２が並列に配置されており、前記ゲート４２の間に前記ドレイン４０が配置された梯子構造を持つＭＯＳ素子２０と、前記梯子構造の外部に形成されている第１のウェルコンタク部４６と、前記梯子構造の中央に位置する第２のウェルコンタク部４７を具備することを特徴とする。
【００１９】
この素子において、前記の第２のウェルコンタク部はゲートコンタク部を通じて前記のゲートと電気的に接続される。
【００２０】
この素子において、前記のＭＯＳ素子はＮチャネル導電型ＭＯＳトランジスターである。
【００２１】
本発明の静電気保護素子はＭＯＳ素子のゲートをソースに接地させるのではなく、内部ウェル抵抗を通じて接地するようにして、トリガ電圧が低くなるようにしてあるので、ウェルコンタク部から遠く離れたドレインで発生する電流密集現像を防止することができ、静電気保護性能を向上させている。
【００２２】
【発明の実施の形態】
以下、本発明の実施例を図１から図５を参照して詳細に説明する。
【００２３】
本実施例の静電気保護素子は、ドレインに加える第１の電源電圧源（ＶDD）とソースに加える第２の電源電圧源（Ｖss）の間にある内部回路２４の入出力端に接続された梯子構造を有している。
【００２４】
図１は、本発明による静電気保護素子の一実施例を示す等価回路図である。
【００２５】
第１の電源電圧（ＶDD）と第２の電源電圧（Ｖss）間にある内部回路２４の入出力端に接続されたＮチャネルＭＯＳ素子２０と、内部ウェル抵抗２２とから構成されている。ＭＯＳ素子のゲートをソースに接地させるのではなく、内部ウェル抵抗を通じて接地するように構成したことで、トリガ電圧を低くすることができる。前記のウェル抵抗２２は数Ωから数百Ωの範囲を持つウェル抵抗である。また、静電気保護素子３０は上述した静電気保護素子と同一な構成を持つ保護素子であるか、あるいは従来の保護素子と同一な構成を持つ保護素子である場合もある。
【００２６】
上述した構造を持つ静電気保護素子において、放電電流が増加することによって、前記のＮチャネルＭＯＳ素子２０のゲート電圧（Ｖ′）が増加する。そのとき、前記のゲート電圧の増加によって、ドレイン電圧（ＶD ）のトリガ電圧が低くなって、ＮチャネルＭＯＳ素子を構成する全てのフィンガがターンオンされる。
【００２７】
図２はゲートバイアスの増加によって、前記の静電気保護素子の破壊電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）であるトリガ電圧（Ｖbr）が低下する現像を示すグラフである。
【００２８】
図２には、４個の相異なる技術に対応するゲートバイアスの函数によって、前記のＮチャネルＭＯＳ素子の破壊電圧の曲線が図示されている。この図面から分かるように、前記の素子のゲート電圧がスレッショルド電圧（Ｖt ）より小さい領域では、ゲート電圧が増加すればするほど破壊電圧は低下する。
【００２９】
しかし、前記のゲート電圧がスレッショルド電圧（Ｖt ）より大きくなると、垂直電界の増加による散乱率増加によって、ドレイン接合部からの衝撃イオン化率が減少する。これによって、前記の基板電流は減少し、その破壊電圧は図２に図示したように少しづつ増加しはじめる。
【００３０】
図３は本発明のＮＭＯＳ静電気保護素子の構造を示す平面図である。
【００３１】
図３に図示されているように、静電気保護素子であるＮチャネルＭＯＳ素子は、ゲート４２が並列に配置されている梯子構造を持ち、ゲート４２の間にはドレイン４０が並列に配置されており、基板とゲート４２はウェル抵抗２２で機能するウェルコンタク部４７に共通に接続されている。前記のウェルコンタク部４７はゲートコンタク部４８を通じてゲート４２に接続されている。前記の梯子構造の中間に形成されている前記のウェルコンタク部４７は以下で第２のウェルコンタク部と呼び、前記の梯子構造の外部に形成されているウェルコンタク部４６は通常あるように形成されているので、第１のウェルコンタク部と呼ぶ。
【００３２】
図４は、本発明のＮＭＯＳ静電気保護素子の断面構造を示すための図３のＸ−Ｘ’線での垂直断面図である。
【００３３】
上述した構造で、最初にトリガされるフィンガのターンオン電圧（すなわち、ドレイン電圧）は、初期放電特性によって、ゲート端子が第２の電源電圧（Ｖss）に接続された従来の静電気保護素子と同じく、Ｖbr（図５に表示される曲線Ｓ１を参照）であるが、一端放電が始まると、ゲートバイアスが増加（放電電流Ｉ×ウェル抵抗Ｒwell）する。これと同時に、ターンオンされていないその他のフィンガのターンオン電圧が主放電特性によって、Ｖbr′（図５に示した曲線Ｓ２を参照）と低くて、早く全てのフィンガをターンオンさせることができる。
【００３４】
【発明の効果】
上述した本発明の静電気保護素子によれば、ＮチャネルＭＯＳ素子のゲートをソースに直接に接地させるのではなく、ウェル抵抗を通じて接地するようにしたので、コンタク部が遠く離れたドレインで発生する電流密集現像を防止することができ、静電気保護性能を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施例による静電気保護素子の等価回路図である。
【図２】図１の静電気保護素子において、ゲートバイアスの増加によって前記の静電気保護素子の破壊電圧が低下する現像を示すグラフである。
【図３】本発明のＮＭＯＳ静電気保護素子の入出力レイアウト（Ｉ／Ｏ  ｌａｙｏｕｔ）を示す平面図である。
【図４】図３の本発明のＮＭＯＳ静電気保護素子の断面構造を示す垂直断面図である。
【図５】本発明の静電気保護素子において、初期放電及び主放電による素子動作特性を示すグラフである。
【図６】従来のＮＭＯＳ静電気保護素子の入出力レイアウト（Ｉ／Ｏ  ｌａｙｏｕｔ）を示す平面図である。
【符号の説明】
１０  ドレイン
１２  ゲート
１４  ソース
１６  ウェルコンタク部
１８  電流密集現象の発生部分
２０  ＮチャネルＭＯＳ素子
２２  抵抗（ウェル抵抗）
２４  内部回路
３０  静電気保護素子
４０  ドレイン
４２  ゲート
４４  ソース
４６  第１のウェルコンタク部
４７  第２のウェルコンタク部
４８  ゲートコンタク部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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