(57)【特許請求の範囲】
【請求項１】
各々が、互いに相補のデータを記憶する２つの記憶セル（ＣＥＬＬＣ、ＣＥＬＬＴ）と、前記記憶セルの相補の記憶データで導通する第１のトランジスタ（Ｔ０，Ｔ４）の１つとデータ線（ＳＬＴ、ＳＬＣ）の相補の電圧で導通する第２のトランジスタ（Ｔ２，Ｔ６）の１つとが直列接続されて構成された前記第１のトランジスタ側の脚部と、を含む複数のＣＡＭセルと、
前記ＣＡＭセルの各々に前記脚部を介して接続され、前記脚部が導通している時にＬＯＷ電圧レベルに結合される、一致線と、
前記一致線に結合され、前記一致線に電圧を供給する第１及び第２の電界効果トランジスタ（Ｔ１、Ｔ８）と、フロート・ノード部と、出力部とを含み、一致エントリを検出するように構成された一致検出回路とを含み、
電源電圧に接続された第１の電界効果トランジスタ（Ｔ１）と接地に接続された第２の電界効果トランジスタ（Ｔ８）とが直列接続され、前記第１の電界効果トランジスタ（Ｔ１）と前記第２の電界効果トランジスタ（Ｔ８）との接続点に前記一致線の出力が接続され、前記第１及び第２のトランジスタ（Ｔ１、Ｔ８）は制御信号（ＭＥＭ＿）で差動的に駆動され、
前記フロート・ノード部は、電源電圧に接続され第１のインバータ（Ｉ１）の出力により駆動される第３の電界効果トランジスタ（Ｔ３）と、前記一致線に結合された電源電圧の半分より小さな閾値電圧の電界効果トランジスタ（Ｔ１０）とが直列接続されるノードを有し、
前記出力部は、前記ノードの電圧レベルを入力とする第２のインバータ（Ｉ２）を含み、
前記一致エントリが、前記一致線の電圧をＬＯＷ電圧レベルに事前充電する事前充電期間に続いて、一致検出期間内の、前記一致線電圧のＬＯＷ電圧レベルから一致検出電圧への立上りで特徴付けられ、さらに、
不一致エントリが、前記脚部が一致検出期間中導通していることで特徴付けられるエントリを備え、
前記一致検出回路は、前記制御信号（ＭＥＭ＿）に従い前記一致線に電源電圧を供給することにより、前記一致線の電圧が徐々に立ち上がり前記電界効果トランジスタ（Ｔ１０）の閾値電圧を超えたところで、一致エントリを検出し、
前記一致検出期間は、前記一致検出回路の動作の開始と終了を制御する前記制御信号（ＭＥＭ＿）により最適化され、前記一致検出期間の終了時に前記制御信号（ＭＥＭ＿）に従い、前記一致線に接地電圧を供給することにより、前記不一致エントリでの前記一致線での貫通電流をオフにすることを特徴とする
内容アドレス指定可能メモリ（ＣＡＭ）装置。
【請求項２】
前記電界効果トランジスタがＮＦＥＴである請求項１に記載の装置。
【請求項３】
前記一致検出回路は、前記一致線電圧（ＶML）が前記閾値電圧の約１００パーセントと約１６６パーセントの間である時に、ヒット信号を出力するように構成されている請求項１に記載の装置。
【請求項４】
前記一致検出期間は、一致エントリの前記一致線電圧が前記ＬＯＷ電圧レベルから前記電源電圧の半分に立ち上がるのにかかる固有の期間の２倍より小さい請求項１に記載の装置。
【請求項５】
前記一致検出期間は、一致エントリの前記一致線電圧が前記ＬＯＷ電圧レベルから前記電源電圧の約９０パーセントに等しいＨＩＧＨ電圧レベルに立ち上がるのにかかる固有の期間よりも小さい請求項１に記載の装置。
【請求項６】
前記一致検出期間は、前記ヒット出力がＨＩＧＨでラッチされるのにかかる固有の期間よりも大きくない請求項１に記載の装置。
【請求項７】
前記一致検出期間は、不一致エントリの前記一致線電圧が前記ＬＯＷ電圧レベルから前記閾値電圧に立ち上がるのにかかる固有の期間より小さい請求項１に記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に内容アドレス指定可能メモリ（ＣＡＭ）装置に関し、より詳細には、ＣＡＭのための一致検出用一致線コントローラ（Match Line controller）回路の設計および使用に関する。
【０００２】
【従来の技術】
内容アドレス指定可能メモリ（ＣＡＭ）は、エントリと呼ばれる複数の記憶位置に格納された表をベースしたデータの高速（例えば、単一クロック・サイクル）探索を行うように構成された装置である。
【０００３】
図１に示すように、ＣＡＭセル１０１がランダム・アクセス・メモリ（ＲＡＭ）記憶セルと異なる点は、ＣＡＭセルは、内容指定可能機能を実現するように、すべての記憶セルに比較論理回路を付け加えていることである。ＲＡＭアレイと違って、ＣＡＭアレイのワード記憶位置（すなわち、エントリ）内のすべてのデータ・ワードは、被比較数（comparand）バッファに格納された探索ワード（すなわち、被比較数）と同時に比較することができる。この追加された機能により、一般に、各セル内の部品数は、比較機能を行うために必要なトランジスタまたは他の部品／回路要素の数だけ増えるが、ＣＡＭメモリ・アレイに「並列処理」特性が追加される。多くのＣＡＭアレイは、一般に、分布した一致線パス・ゲートを形成するように、一致線と接地の間に並列接続された複数のパス・トランジスタ（例えば、図１のＰＴj、ここでｊ＝１，２，．．．Ｘ）を含む。
【０００４】
ＣＡＭの一致線パス・ゲートは、一致線に接続された複数の並列パス・トランジスタ、または複数の並列パス・トランジスタ・スタックで構成される分布パス・ゲートである。ＣＡＭセルは、ＣＡＭセル内で協働して論理ＸＮＯＲ比較機能を行う一対のパス・トランジスタ・スタックを備えることができる。パス・トランジスタ・スタックは、一致線と接地の間に直列接続された２個またはそれよりも多いトランジスタで構成されて、一致線パス・ゲートの脚部を形成することができる。一致線パス・ゲートの各脚部は、ＮＦＥＴ、またはＰＦＥＴ、またはこれらの種類の電界効果トランジスタの組合せで構成される。
【０００５】
図１のような従来技術の大抵のＣＡＭ回路では、一致線はキャパシタンス（ＣML）を有するコンデンサとして機能し、このキャパシタンスは、各探索の前に、論理ＨＩＧＨの電圧（例えば、Ｖｄｄ）に予め充電（例えば、事前充電トランジスタＴPCを通して）される。各一致線上で観察可能なイベントは、不一致（ヒットとも呼ばれる一致と逆の論理）であり、この不一致によって、一致線の電圧は、一致線パス・ゲートを通して、事前充電のＨＩＧＨ電圧からＬＯＷ電圧に低下する（接地電圧に向かって放電）。
【０００６】
一致エントリ（MATCH-ing entry）の場合は、一致エントリの一致線パス・ゲート（すなわち、一致線に並列接続されたパス・トランジスタ・スタックのすべてで構成される）は、オフ（すなわち、非導通）のままである。したがって、一致エントリの事前充電された一致線は、従来技術の不一致検出ＣＡＭ回路（例えば、図１の１０２）ではＨＩＧＨのままである。このようにして、従来技術では、一致感知のハードウェア設計者は、一致線の電圧変化がないことを検出するという問題に直面し、この問題では、確実なストローブ・プロトコルを定義し、確実な一致またはヒット出力信号を活動化するために必要な余裕を感知することが非常に難しい。
【０００７】
従来技術の一致線システムでは、各エントリ内に格納することができる２進ワードのサイズ（すなわち、幅Ｘ）が増加するにつれて、各一致線のキャパシタンスは、一般に、比例して増加する。コンデンサ（例えば、一致線）の完全な放電で消費されるエネルギー（ＥCAP）は１／２ＣＶCAP2に等しいので（ここでＣはキャパシタンスであり、ＶCAPはコンデンサの両端間の電圧である）、各不一致で探索ごとに、この一致線システムで消費されるエネルギー（例えば、ＥMISS＝ＥCAP）は、ＣＡＭエントリ内に格納することができるワード・サイズ（Ｘ）の増加にほぼ比例して増加する。さらに、従来技術のＣＡＭ回路の多くで消費されるエネルギーは、探索の頻度に正比例している。したがって、従来技術の不一致検出ＣＡＭ回路（例えば、図１の１０２）の動作中に消費される電力および発生する熱は、一般に、探索頻度の増加とともに増加する。
【０００８】
従来技術において、例えば、一致線のキャパシタンスＣMLを最小にすることで、または一致線が事前充電電圧すべて（例えば、ＶCAP）を完全には放電しないようにすることで、各探索の各不一致イベントで失われるエネルギーを最小にする試みが行われているが、これらの方法では、一般に、各不一致で消費されるエネルギーが、各エントリ内のワード・サイズ（すなわち、幅Ｘ）の増加および探索頻度の増加に比例して増加しないようにすることはまだできない。
【０００９】
別の方法、すなわち一致イベント検出方法が、特開平１１‐７３７８３号公報で開示された。この開示では、開示されたＣＡＭの各一致線は、ＬＯＷ（例えば、接地またはその近く）に事前充電され、そして、その一致線に関連した全エントリの全ビットが一致になった時だけ、一致検出電圧（Match Detection Voltage）（ＶMD）よりも高くなる。特開平１１‐７３７８３号公報の教示では、一致線電圧（ＶML）だけで直接に駆動されるＣＭＯＳインバータ（１９）（おそらく、ＮＦＥＴトランジスタにＰＦＥＴトランジスタが積み重ねられる）が、一致エントリの一致線上での一致イベントの発生を検出するために使用されるようになっており、一致線電圧（ＶML）が一致検出電圧（ＶMD）以上に上がるのに応答して、ＣＭＯＳインバータ１９が切り換わる時に、ＣＭＯＳインバータ１９からヒット信号が出力される。したがって、特開平１１‐７３７８３号公報の一致検出電圧（ＶMD）は、ＣＭＯＳインバータ１９のＣＭＯＳインバータ・スイッチング電圧（ＶCMOSSIS）より小さくできない。このＣＭＯＳインバータ・スイッチング電圧（ＶCMOSSIS）は、確実にヒットを記録するために、電源電圧の半分（ＶCC／２）以上である可能性がある。特開平１１‐７３７８３号公報の一致イベント検出回路および方法は、一致イベント後に、長すぎる期間の間ずっとエネルギーを消費する（例えば、すべての不一致エントリ（MISS-ing entry）による貫通電流）。
【００１０】
イントラネットおよびインタネットの爆発的な成長および高速化は、より大きな、より高速な、そしてよりエネルギー効率のよいＣＡＭ回路の需要を喚起している。従来技術の大きなＣＡＭメモリ・アレイは、探索動作の実行中に、多数ワットの電力を消費する可能性がある。ＣＡＭアレイの長さＮおよびエントリ幅Ｘは増加し続け、探索はますます頻繁になるので、ＣＡＭ探索動作中に消費される電力を低減する必要も増している。
【００１１】
【発明が解決しようとする課題】
ＣＡＭの設計では、探索を行う時に、ＣＡＭが可能な最小のエネルギーを使用し、一致ワードがＣＡＭ内のエントリに格納されている時に、各探索で確実に検出できる一致／ヒットのイベントが生成されるのが望ましい。したがって、本発明は、特に、内容アドレス指定可能メモリを探索するための改良された一致検出回路および一致検出方法を提供する。本発明の実施形態は、従来技術に優る低減されたエネルギー消費およびその他の利点を実現しながら、多くの知られているＣＡＭ記憶セル回路配列（例えば、２進／３進／大域マスキングＣＡＭセル、ＳＲＡＭ／ＤＲＡＭ  ＣＡＭセル、ＮＦＥＴ／ＰＦＥＴ  ＣＡＭセル）をサポートすることができる一致検出回路および動作方法を提供する。
【００１２】
【課題を解決するための手段】
本発明のＣＡＭシステムは、ＣＡＭメモリ内のすべてのエントリを外部から加えられる「被比較数」と同時に比較して、その探索動作を行う。被比較数と「一致する」ＣＡＭアレイのエントリに格納されたワードにより、より高い電圧が一致線に生じ、その結果、ヒット線電圧（ＶHL）は論理ＨＩＧＨの電圧レベルに上がり、一方で、被比較数の対応するビットと不一致である（すなわち、一致しない）ビットをただ１つでも含む格納されたワードすべてにより、一致線ＬＯＷ電圧（偽）が生じる（したがって、ヒット線電圧（ＶHL）はＬＯＷのままである）。本発明の一致検出電圧（ＶMD）は、一致線の前述の「より高い一致線電圧レベル」の下限である。本発明の実施形態の一致検出電圧（ＶMD）は、通常、電源電圧の半分より小さい（すなわち、ＶCC／２より小さい）。
【００１３】
一致検出期間の終了時で、かつ一致エントリが検出された、または確実に検出できるようになった比較的すぐ後で、注意深くタイミングがとられた制御信号で、各不一致エントリの貫通電流は完全に遮断される。不一致エントリの貫通電流を遮断するために、特別にタイミングがとられた制御信号を生成する回路が開示される。
【００１４】
したがって、本発明の第１の態様は、各々が一致線パス・ゲートの複数の脚部の１つの脚部に結合されている複数のＣＡＭセルと、一致線パス・ゲートのいずれかの脚部が導通している時に、一致線をＬＯＷ電圧レベルに結合するように、一致線パス・ゲートに結合されている、一致線電圧を有する一致線とを備え、さらに、一致線に結合された電界効果トランジスタ（ＦＥＴ）を含み、一致エントリを検出するように構成された一致検出回路を備える内容アドレス指定可能メモリ（ＣＡＭ）装置を提供する。ここで、一致エントリは、一致検出期間内の、一致線電圧のＬＯＷ電圧レベルから一致検出電圧への立上りで特徴付けられる。
【００１５】
本発明の第２の態様は、電界効果トランジスタ（ＦＥＴ）を備えるＣＡＭエントリ用の改良された一致検出回路を提供し、この電界効果トランジスタのゲートは一致線に結合され、このＦＥＴは、一致線の電圧がＦＥＴの導通閾値電圧に立ち上がる時に、ＨＩＧＨ電圧で浮遊しているノードをＬＯＷ電圧に向かって引き下げるように構成されている。
【００１６】
本発明の第３の態様は、ＣＡＭアレイに動作するように結合されたディジタル・プロセッサを備えた、例えばコンピュータ、またはネットワーク・ルータのようなディジタル・システムを提供し、このＣＡＭアレイは、本発明の前記の態様のようにＦＥＴを含んだ一致検出回路を有する。
【００１７】
以下で、添付の図面に関連して本発明の例示的な実施形態を説明する。その図面では、同じ指示は同じ要素を示す。
【００１８】
【発明の実施の形態】
本発明は、特に、内容アドレス指定可能メモリ・アレイ内の一致エントリを検出するための、改良された一致検出回路を含んだ一致線コントローラを提供する。図３に示すように、Ｎ個のデータ・ワードを格納する（すなわち、Ｎ個の「エントリ」を持つ）ＣＡＭアレイ２２１は、エントリごとに１本ずつの一致線の、Ｎ個の一致線を有し（例えば、ＭＬ0，ＭＬ1，ＭＬ2，．．ＭＬN-1、ここで、Ｎ＝Ｙ×Ｌであり、Ｙは、一致線コントローラ回路で制御されるエントリの数を表す整数であり、ＬはＣＡＭアレイ当たりの一致線コントローラ回路の数を表す整数である）、各エントリはＣＡＭ内に唯一のｎビットのアドレスを有する（ｎ＝底２のＬｏｇＮ  ）。本発明の実施形態では、エントリと一致線の各組合せは、図２に示すように、一致検出回路２１０を含んだ一致線コントローラＭＬＣに結合されている。
【００１９】
図２は、改良された一致検出回路（２１０）を含んだ本発明の一致線コントローラ（ＭＬＣ）の実施形態を示し、この一致検出回路（２１０）は、例示的な（例えば、３進）ＣＡＭセル２０１に結合されている一致線に結合されている。ＣＡＭセルは、２個の２進の記憶要素（例えば、メモリ記憶セルＣＥＬＬＣおよびＣＥＬＬＴ）で構成され、２個のＮＦＥＴトランジスタ・スタック（Ｔ０−Ｔ２とＴ４−Ｔ６）で実現されたＸＮＯＲ機能を有する。ＣＡＭ探索動作前に、制御信号MATCHDETECTION-ENABLE-NOT（一致検出イネーブルＮＯＴ）（ＭＥＮ＿）はＨＩＧＨであり、これによって、一致線はＬＯＷ電圧に事前充電される。また、このように制御信号ＭＥＮ＿が探査前（すなわち、初期）にＨＩＧＨ状態であることで、フロートはＨＩＧＨに事前充電され、したがって、ＣＡＭ探索前にヒットはＬＯＷである（すなわち、ヒット無し）。制御信号ＭＥＮ＿がＬＯＷである一致検出期間内に行われるＣＡＭ探索動作中に、一致エントリに結合された一致線コントローラの一致検出回路２１０は一致を検出し、その時だけ、ヒットは論理ＨＩＧＨ（すなわち、真）の電圧レベルになる。一致線コントローラに入力される制御信号（ＭＥＮ＿）は、図３、８、９、１１および１２に示す本発明のタイミング制御信号生成回路で生成することができる。
【００２０】
図２の本発明の一致検出用一致線コントローラ（ＭＬＣ）の機能は、図３のより大きな回路の中の要素として、より広い状況の中でより適切に理解することができる。図３は、ＣＡＭコントローラ２２４を有するＣＡＭアレイ２２１に関連した本発明の一致線コントローラ（ＭＬＣ）の例示的な配列を示す。このＣＡＭコントローラ２２４は、本発明の一致線コントローラＭＬＣに対してＭＥＮ＿制御信号を生成し、かつアサートするためのタイミング制御信号生成回路（すなわち、タイミング・コントローラ２２６）を含むことができる。タイミング・コントローラ２２６の出力は、Ｙ個の一致線コントローラＭＬＣ0〜ＭＬＣY-1の各々に伝送される。このＹ個の一致線コントローラＭＬＣ0〜ＭＬＣY-1の各々は、本発明の方法に従って、ＣＡＭアレイ２２１のＹ個のエントリに格納された一致ワードを検出するための一致検出回路２１０を含む。一致線コントローラＭＬＣ0〜ＭＬＣY-1は、それぞれ一致線ＭＬ0〜ＭＬY-1に接続され、構成は互いに全く同じであるので、ここでは総称してＭＬＣと呼ぶことができる。ＣＡＭ探索動作が行われるべき時に、一致線ＭＬＣ0〜ＭＬＣY-1の各々に、タイミング・コントローラ（例えば、２２６）で生成されるタイミング制御信号ＭＥＮ＿が入力される。ＣＡＭセルの縦の各列は、被比較数バッファ２２８に結合された一対の差動探索線入力（例えば、ＳＬ０とそれの補数ＳＬ０＿）を有する。図２および３に示すように、各水平なＣＡＭエントリは、一致線（例えば、ＭＬＣ0）に結合され、この一致線が、今度は、一致線コントローラに結合されている。「ワード線」入力を各エントリのすべての記憶セルに結合し、ビット線をエントリの各セルに結合して、エントリの各記憶セルへのデータの書込みをサポートすることができる。
【００２１】
図３に示すように、複数（すなわち、Ｙ個）の一致線コントローラＭＬＣ0〜ＭＬＣY-1の各々の各出力は、アドレス出力回路（ＡＯＣ）に接続することができる。ＣＡＭ探索動作で一致エントリが検出される一致線コントローラＭＬＣ0〜ＭＬＣY-1の１つまたは複数から出力される可能性があるＨＩＧＨの「ヒット」信号をラッチすることができるように、アドレス出力回路（ＡＯＣ）が各ＭＬＣの出力に接続されている。セット／リセット・ラッチへのセット入力としてヒット信号を使用して、ヒット信号をＨＩＧＨでラッチすることができる。ＣＡＭエントリに格納されたデータ・ワードが被比較数バッファ２２８に格納された被比較数と同一である（すなわち、一致する）ことを、ＭＬＣの一致検出回路２１０が検出する時に、ＭＬＣは論理ＨＩＧＨの「ヒット」信号を出力する。それから、ＡＯＣは、一致ＣＡＭセル・エントリのアドレスを一致アドレスＭＡＴＣＨ・ＡＤＤＲＥＳＳとして出力する。
【００２２】
一致検出期間中に、ＣＡＭ探索は行われる。ＭＬＣに入力される制御信号ＭＥＮ＿がＬＯＷに低下する時に、一致検出期間は始まる。一致検出期間中に、確実なヒットが出力される前に、探索すべきデータは、ＣＡＭアレイ２２１の複数のエントリの各内容アドレス指定可能メモリ（ＣＡＭ）・セル２０１に格納されており、さらに被比較数は被比較数バッファ２２８に格納されており、その結果、２Ｘ本の差動探索線（例えば、ＳＬ０、ＳＬ０＿、ＳＬ１、ＳＬ１＿、ＳＬ２、ＳＬ２＿、．．．ＳＬＸ、ＳＬＸ＿、ここで（ｘ＝Ｘ−１））が一致検出期間内にアサートされるものと想定する。制御信号ＭＥＮ＿がＬＯＷ（探索可能）の電圧（すなわち、論理ＬＯＷの電圧）から初期の（探索前）ＨＩＧＨ電圧に遷移して戻る時に、一致検出期間は終了する。一致検出期間の開始と終了の間の時間（ｔ2）の長さの最適化につては、この開示の他の部分で議論する。
【００２３】
図２に示す本発明の一致線コントローラの実施形態を再び参照して、ＭＥＮ＿線の初期（探索前）の論理ＨＩＧＨの電圧は、スタック・トランジスタＰＦＥＴＴ１およびＮＦＥＴＴ８の両方のゲートおよびインバータＩ１の入力に論理ＨＩＧＨの電圧を与え、これによって、ＰＦＥＴＴ１は初期にオフ（すなわち、非導通）になり、ＮＦＥＴＴ８は初期にオン（すなわち、導通）になり、プル・アップ・トランジスタＴ３は初期にオンであるようになる。一方で、Ｔ１０は初期にオフである（Ｔ８がオンであることにより、一致線の事前充電電圧がＬＯＷであるために）。インバータＩ１は、ＮＦＥＴ・ＰＦＥＴのスタック対で、または当業者には知られている任意の等価なインバータ回路で形成することができる。もしくは、インバータＩ１は、他の実施形態では無くすることができる（例えば、Ｔ３をＮＦＥＴとして実現することで。これは、電源電圧（ＶCC）が十分に大きくて、ソース・基板電圧に応じて、ＮＦＥＴＴ３の比較的大きな実効スイッチング閾値電圧（ＶT）を補償する場合、確実に動作する）。ＰＦＥＴＴ３を含んだ図２の回路は、シミュレーションで、１．０ボルト程度の小さな電源電圧（ＶCC）で確実に動作した。
【００２４】
各ＣＡＭエントリの電気導電性一致線はキャパシタンスＣMLを本質的に有し、スタック・コントローラ・トランジスタ（すなわち、プル・アップ・トランジスタＴ１とプル・ダウン・トランジスタＴ８）の各々、および一致線の分布パス・ゲートの複数の脚部（例えば、パス・トランジスタ・スタックＴ０−Ｔ２およびパス・トランジスタ・スタックＴ４−Ｔ６）に接続されている。一致線のパス・ゲートは、一致検出期間中、論理ＮＯＲゲートとして機能し、その結果、ＣＡＭエントリに格納されたワードが被比較数と不一致である時のように、一致線パス・ゲートの脚部が１つでも導通（オン）している場合、一致線パス・ゲート（ＮＯＲゲート）は導通し、それによって、一致線（実効ＮＯＲゲート出力）を論理ＬＯＷの電圧レベル（不一致または一致でないことを示す）に保持する。各ＸＮＯＲゲート（例えば、ＸＮＯＲ１）の各脚部（例えば、例示的なＣＡＭセル２０１のＴ０−Ｔ２およびＴ４−Ｔ６）は、したがってＣＡＭエントリの各ＣＡＭセルの各脚部は、一致線パス・ゲート（すなわち、ＮＯＲゲート）の１つの脚部として機能する。
【００２５】
前に述べたように、探索前（すなわち、ＭＥＮ＿がＬＯＷである一致検出期間の前）に、一致線は、ＮＦＥＴＴ８を通してＬＯＷの電圧レベル（例えば、接地）に事前充電され（すなわち、プル・ダウンされる）、一方で、ＰＦＥＴＴ１はオフである。（また、探索線がＬＯＷに事前充電されることは必要ないので、不一致エントリの一致線は、一致線パス・ゲートの１つまたは複数の脚部によって、探索前に論理ＬＯＷの電圧にプル・ダウンされることがある）。一致線はＮＦＥＴトランジスタＴ１０のゲートに結合されているので、一致線の初期のＬＯＷ電圧レベルによって、Ｔ１０は探索前に非導通（オフ）になる。一方では、探索前に、インバータＩ１の出力は、ＰＦＥＴＴ３のゲートにＬＯＷ電圧レベルをアサートし、したがって、Ｔ３は導通（すなわち、オン）する。Ｔ３がオンであり（すなわち、導通）Ｔ１０がオフである（すなわち、非導通）という初期の組合せによって、フロート・ノードは初期に論理ＨＩＧＨの電圧レベルに事前充電される。これによって、今度は、インバータＩ２（これの入力はフロート・ノードに接続されている）の出力が論理ＬＯＷの電圧になる。このことは、一致検出期間の前に、ヒット線にＬＯＷ電圧レベルをアサートすることで論理的なヒット真の条件がない（すなわち、ヒット＝偽）こと示している。留意する価値のあることであるが、初期にＨＩＧＨ電圧を事前充電する条件を設定した後でＴ３がオフした場合（Ｔ１０はオフのままである）、フロート線上のＨＩＧＨ事前充電電圧は続き、これに結合されたインバータＩ２の出力は、ヒット線にＬＯＷ電圧レベルをアサートして、論理的なヒット真の条件がないことを示し続けるように、フロート線は有限なキャパシタンスを持つ。
【００２６】
パス・ゲートの脚部（例えば、ＸＮＯＲトランジスタ・スタック）の各々が、記憶セルに格納されたデータ・ビットの論理値と探索線に表された被比較数ビットの論理値とのみに依存して、導通（オン）か非導通（オフ）かのいずれかになるように、一致検出期間の開始時およびその間、一致線のエントリの記憶セル（例えば、ＣＥＬＬＴおよびＣＥＬＬＣ）および探索線（例えば、ＳＬＣ、ＳＬＴ）は適切に給電され静止して、確実な探索を可能にするものと想定する。
【００２７】
エントリが探索データ（すなわち、被比較数）と比較して一致を含む場合、一致線に並列接続されたＣＡＭセル内のパス・トランジスタ・スタック（例えば、ＸＮＯＲ１のＮＦＥＴスタック）にはオン（すなわち、導通）するものはないので、一致検出期間中に一致線に流れ込む電流によって、一致線電圧（ＶML）は引き上げられる。最終的には、一致線電圧（ＶML）はＮＦＥＴＴ１０の閾値電圧（ＶT）を越え、ＮＦＥＴＴ１０は導通し始める。フロートはＮＦＥＴＴ１０を通して放電し、フロートの低下する電圧がインバータＩ２で反転される時に、ＭＬＣのヒット出力は真（すなわち、ＨＩＧＨの論理電圧）に立ち上がる。ＣＡＭエントリが探索データ（すなわち、被比較数）と比べて不一致を含む場合、一致線に並列接続されたＣＡＭセル内のパス・トランジスタ・スタック（例えば、ＸＮＯＲのＮＦＥＴスタック）の少なくとも１つがオンになり（例えば、Ｔ０−Ｔ２またはＴ４−Ｔ６）、パス・トランジスタ・スタックの少なくとも１つを通して、一致線電圧はＬＯＷに保持されるようになる。
【００２８】
一致検出期間の開始時に、制御信号電圧ＭＥＮ＿は、初期のＨＩＧＨ電圧レベルから探索可能ＬＯＷ電圧レベルに低下し、一致検出期間中ＬＯＷのままになっている。探索開始時にＭＥＮ＿線の電圧がＨＩＧＨからＬＯＷに低下する時に、トランジスタＴ１およびＴ８のゲートはＬＯＷに引っ張られ、それによって、ＰＦＥＴＴ１がオン（すなわち、導通）になり、ＮＦＥＴＴ８がオフ（すなわち、非導通）になる。その結果、一致線が電気的に電源電圧に接続され、電流が、Ｔ１を通って、低い電圧レベルに事前充電されている一致線に流れ込むようになる。この電流がＴ１を通って一致線に流れ込み始めるのとほぼ同時に、フロート・ノード・プル・アップ・トランジスタＰＦＥＴＴ３はオフ（非導通）になる。図２の回路で、これは、インバータＩ１が、ＭＥＮ＿線に今アサートされたＬＯＷ電圧の探索可能制御信号を反転し、ゲートＴ３に結合された短い線のキャパシタンスが小さくて、Ｔ３のスイッチング（オフ）が余り遅延されないからである。しかし、一致線パス・ゲートのすべての脚部をオフにする一致がエントリ内にある場合でも、一致線のキャパシタンスＣMLはかなり大きいので、フロート・ノード・プル・ダウン・トランジスタＮＦＥＴＴ１０はすぐにはオンしない（すなわち、一致検出期間の開始時にオンしない）。エントリが不一致である場合、一致線パス・ゲートの少なくとも１つの脚部は導通しており、したがって、一致線を論理ＬＯＷの電圧レベルに保持する（漸近レベル以下で）。したがって、すべての一致検出期間の開始時の有限期間の間、トランジスタＴ３およびＴ１０の両方がオフ（非導通）であり、フロート・ノードは、初期の論理ＨＩＧＨの事前充電電圧で小さなコンデンサとして浮遊し、それに結合されたインバータＩ２のヒット出力は、ヒットの無いこと（すなわち、論理ＬＯＷの電圧）を示し続ける。一致検出期間内にフロート・ノードが事前の論理ＨＩＧＨ電圧の浮遊状態にあることで、電源電圧の半分よりも小さな一致検出電圧を用いたＮＦＥＴトランジスタＴ１０による一致線の一致イベントの検出が容易となり、さらに従来技術で一致イベント検出のために設けられたスタックＮＦＥＴ−ＰＦＥＴ型インバータを使用することの欠点が無くなる。
【００２９】
一致エントリは、本発明の回路で、たった１つのトランジスタ（すなわち、ＮＦＥＴＴ１０）のオフからオンへの遷移の結果として検出することができるので、その１つのトランジスタの固有の閾値電圧（ＶT）が、本発明の一致検出電圧（ＶMD）の下限である。一致イベントを検出するためにＣＭＯＳインバータ（ＰＦＥＴと直列に積み重ねられたＮＦＥＴで構成される）に依拠する従来技術の回路では、一致検出電圧の下限は、電源電圧と接地の間のほぼ中間電圧点であり、これは、ＮＦＥＴの導通閾値電圧ＶTよりも何倍も大きい可能性がある。このようにして、本発明は、一致エントリを検出することができ、不一致エントリの一致線の貫通電流を従来技術よりも速く遮断することができる。したがって、最小必要一致検出期間を減少させ、さらに各ＣＡＭ探索動作中の各不一致エントリの貫通電流で消費されるエネルギー（ＥMISS）を減少させることができる。
【００３０】
本発明の実施形態における一致エントリおよび不一致エントリでの一致線電流（ＩML）のタイミング、極性および相対的な大きさを、それぞれ図６および図７に図示する。図６および図７に図示するように、本発明は、一致検出期間の開始時に一致検出回路をイネーブルにし、さらに、一致検出期間の終了時に不一致エントリでの一致線貫通電流（ＩML）を遮断するようにするように構成されている制御信号を供給する。
【００３１】
一致線電流（ＩML）は、一致検出期間中に、一致エントリおよび不一致エントリの両方で、弱いプル・アップ・トランジスタＴ１を通過する。一致検出期間の開始部分で、一致エントリと不一致エントリの一致線電流（ＩML）はほぼ同じである。一致線はコンデンサとして放電するので、一致エントリの一致線電流ＩMLは、その後一致検出期間の間、一致線電圧（ＶML）の増加に応じて減少する。不一致エントリの一致線電流ＩMLは、その後一定になり、一致検出期間の間、電源電圧をＩML電流経路の全抵抗で割ることで決定されるほぼ漸近の大きさで継続する。ＩML電流経路の全抵抗は、トランジスタＴ１のオン抵抗および一致線パス・ゲートのオン抵抗を含む（例えば、一致線に結合されたＣＡＭセルのＸＮＯＲゲートの伝導並列抵抗器脚部のオン抵抗、この脚部はパス・トランジスタ／スタックで構成される）。
【００３２】
一致エントリの一致線電圧が十分な時間があって立ち上がり、フロートを放電させて（すなわち、ＶMLがＮＦＥＴＴ１０のＶT以上である）、ヒットが真（すなわち、論理ＨＩＧＨの電圧）に立ち上がってラッチされるようになるとすぐにＴ１がオフにされる場合、不一致の一致線当たりで消費される貫通電流（ＩML）の総量（すなわち、電荷）は最小になる。このようにして、一致検出期間の長さを最小にすることで、各探索中のエネルギー消費を最小にすることができる。（したがって、トランジスタＴ１０の幅および長さは、Ｔ１０のオン抵抗を最小にしてフロートが高速度に放電することができるように選ぶことができる。これによって、より短い一致検出期間が可能になり、これによって、今度はさらに、ＣＡＭの各探索動作の電力消費が減少される。また、写真の影響、ドーピングの不一致、その他による通常のばらつきの影響を最小にするように、技術の基本ルールで可能な最小デバイスよりも広く長くなるように、トランジスタＴ１０が選ばれることもある。）
【００３３】
電圧分割器回路網（Ｔ１および一致線に結合された複数のパス・トランジスタ・スタックの少なくとも１つで構成される）が、電源電圧（例えば、Ｖｄｄ）と接地の間に形成される。このようにして、不一致エントリの一致線の電圧は、電圧分割器の下の部分の抵抗（すなわち、一致線と接地の間に結合された１つまたは複数のパス・トランジスタ・スタック（例えば、ＸＮＯＲ１内のＮＦＥＴスタック）のオン抵抗）を電圧分割器の上の部分の抵抗（例えば、Ｔ１のオン抵抗）で割った比で規定されるある最大漸近レベルまでしか上がることができない。理想的には、不一致エントリの最大漸近レベルは、一致検出回路２１０のＮＦＥＴＴ１０のスイッチング閾値電圧（ＶT）より下である。しかし、そのような条件は、本発明のすべての実施形態の効果的な動作にとっては必要でない。その理由は、一致エントリは、本質的に、一致線電圧を（ＶML）を不一致エントリよりも速く立ち上げるからである（したがって、ＶMLはより速くＴ１０のスイッチング閾値電圧に到達することができる）。
【００３４】
図４は、本発明の実施形態における一致エントリおよび不一致エントリでの例示的なタイミング関係およびＶMLの立上り時間を示す。図４に示すように、一致検出期間が始まる時に、一致エントリおよび不一致エントリの一致線電圧ＶML両方とも初期に立ち上がる。しかし、一致エントリのＶMLは、より速く立ち上がり、一般に、不一致エントリのＶMLがその漸近レベルに達する前に、ＶＴに達する。このようにして、不一致エントリのＶMLがその漸近レベルに達する前に、確実なＨＩＧＨのヒット出力がＭＬＣでアサートされ、ＡＯＣまたは他の回路によってＨＩＧＨでラッチされる。したがって、不一致エントリの漸近ＶMLレベルがたまたまＶTを越えた場合、一致検出期間は、不一致エントリのＶMLがＶTに達する前に終了する可能性がある。もちろん、不一致エントリの漸近ＶMLレベルがＶTよりも小さな安全余裕である場合、一致検出期間を延長することができるが、不一致エントリが（偽）ヒット出力を生成する可能性はない。（しかし、前に説明したように、一致検出期間を最小にすることでエネルギーは節約される。）
【００３５】
図５は、本発明の実施形態における一致エントリおよび不一致エントリでのヒット出力とＶMLの立上りの間の例示的なタイミング関係を図示する。ここで、ＨＩＧＨのヒット出力が確実にアサートされＨＩＧＨでラッチされた直後に、一致検出期間が事実上終了するように、一致検出期間は最小にされる。一致検出期間は、一致線に結合されたＣＡＭエントリに格納された一致が確実に検出され論理的に真のヒット信号（例えば、ＭＬＣのヒット出力の論理ＨＩＧＨ電圧）として報告されるように十分長くさえあればよい。ここで、このヒット信号はＨＩＧＨでラッチされる可能性がある。中間のフロート・ノードがＣＭＯＳインバータ１２のＣＭＯＳインバータ・スイッチング電圧（ＶCMOSSIS）より下に低下する時に、ヒット出力信号が最初にアサートされる。一致エントリのＶMLがトランジスタＴ１０のＶTまで立ち上がるやいなや（すなわち、一致エントリのＶMLがＶCC／２に立ち上がる前で、かつ不一致エントリのＶMLがＶTに立ち上がる前）、フロート・ノード電圧はＬＯＷに低下し始めるので、どのエントリのＶMLもＶCC／２にならないうちに、ＨＩＧＨのヒット出力が確実にアサートされ、ＨＩＧＨでラッチされる（そして、一致検出期間は終了される）。図５のタイミング信号が生成された、本発明を具体化する回路の電源電圧（ＶCC）は１．０ボルトであり、この値は公称１．２ボルト電源電圧の「最悪の場合」である。
【００３６】
図５に時間対電圧の情報で図示されるように、本発明の実施形態は、一致線電圧が電源電圧の２分の１まで立ち上がらない場合でも、一致エントリを検出することができる。また、一致線電圧が電界効果トランジスタ（例えば、ＮＦＥＴＴ１０）の導通閾値電圧まで立ち上がる時に、一致エントリを検出することができる。また、一致線電圧（ＶML）が電界効果トランジスタ（例えば、ＮＦＥＴＴ１０）の導通閾値電圧よりも大きく、かつ電源電圧の２分の１よりも小さい時に、ヒット信号を出力することができる。また、一致線電圧（ＶML）がＦＥＴ（例えば、ＮＦＥＴ  Ｔ１０）の導通閾値電圧の約１００パーセント（例えば、０．３ボルト）と約１６６パーセント（例えば、０．５ボルト）の間である時に、ヒット信号を出力することができる。また、一致エントリの一致線電圧がＬＯＷ電圧レベルから電源電圧の２分の１に立ち上がるのにかかる固有の期間の２倍よりも小さい一致検出期間内に、ＣＡＭ探索を行うことができる。また、一致エントリの一致線電圧がＬＯＷ電圧レベルから電源電圧の約９０パーセントに等しいＨＩＧＨ電圧レベルに立ち上がるのにかかる固有の期間よりも小さい一致検出期間内に、ＣＡＭ探索を行うことができる。（すなわち、このことの証明は、一致検出期間内で一致エントリの立ち上がるＶMLの前向き斜線を、制御信号ＭＥＮ＿がＨＩＧＨに上がらなかった場合にその斜線が、０．９ボルトを示す水平線と交わる点に、外挿することでできる。このようにして、ＶMLが０．９ボルトに達する前に、一致検出期間は終了される。）また、一致エントリの一致線電圧がＬＯＷ電圧レベルから電源電圧の約９０パーセントに等しいＨＩＧＨ電圧レベルに立ち上がるのにかかる固有の期間の４倍よりも短い一致検出期間内に、ＣＡＭ探索を行うことができる（このことは、前の外挿から明らかである）。また、一致エントリの一致線電圧がＬＯＷ電圧レベルからＦＥＴの導通閾値電圧の約１６６パーセントに等しい電圧レベルに立ち上がるのにかかる固有の期間より長くない一致検出期間内に、ＣＡＭ探索を行うことができる（例えば、図５に示す例示的な一致検出期間は、一致エントリのＶMLがＶTの約１６６パーセントである０．５ボルトに達するまでの時間がないうちに、終了している）。また、一致エントリの一致線電圧がＬＯＷ電圧レベルからＦＥＴの導通閾値電圧の約１２０パーセントに等しい電圧レベルに立ち上がるのにかかる固有の期間より長くない一致検出期間内に、ＣＡＭ探索を行うことができる（この能力は、一致エントリのＶMLがＶTに達するやいなやフロートが放電し始めるという事実、および、少数（例えば、４個）のＣＡＭエントリだけに結合された一致線はキャパシタンスが十分に小さくてフロートを急速に低下させるという期待で示される）。また、ヒット出力がＨＩＧＨでラッチされるのにかかる固有の期間より長くない一致検出期間の終了時に、不一致エントリでのエネルギー消費を終わらせることができる。また、不一致エントリの一致線電圧がＬＯＷ電圧レベルからＦＥＴの導通閾値電圧に立ち上がるのにかかる固有の期間よりも短い一致検出期間内に、ＣＡＭ探索を行うことができる（例えば、図５に示すように、不一致エントリのＶMLがＶTより小さい漸��線まで立ち上がる前に、一致検出期間は終了する。このことは、ＶMLがＶTまで立ち上がる前に起こる）。
【００３７】
図５に示すように、最小の一致検出期間の終了が、中間ノード、すなわちフロート、の電圧のＬＯＷへの立ち下がりとほぼ一致する可能性がある。したがって、一致検出期間の持続時間は、フロート・ノードのＨＩＧＨからＬＯＷへの遷移の速度を増すことで減少させることができる。
【００３８】
一致エントリの一致線のかなり大きなキャパシタンスがＴ１のオン抵抗を通して充電されるので、中間ノード・フロートの電圧は、ＨＩＧＨからＬＯＷに比較的ゆっくり遷移する。したがって、一致検出期間は、一致線のキャパシタンスを減少させることで、および／またはＴ１のオン抵抗を減少させることで、さらに短くすることができる（したがって、探索の周波数を上げることができる）。（下で述べるように、一致線のキャパシタンスの実効的な減少、したがって一致検出期間の減少は、前一致線（PRE-MATCHLINE）に結合されたエントリ内の限られた数の事前選択ＣＡＭセルで一致を検出し、そのあとでのみ、後一致線（POST-MATCHLINE）に結合されたエントリの残りのＣＡＭセルを探索するように、回路を設けることで達成することができる。）Ｔ１のオン抵抗を減少すると、不一致の一致線の漸近レベルとトランジスタＴ１０のＶTの間の安全余裕が減少する傾向がある。したがって、ＣＡＭ回路設計者が、安全余裕の必要性とＣＡＭ探索動作の所望の高速化をつり合わせることに基づいて、Ｔ１のオン抵抗は選択される。図５に示すように、漸近ＶMLレベルは、トランジスタＴ１０の最小ＶTよりも安全余裕だけ下に固定することができ、その結果、漸近線の電圧レベルはＶTから「安全余裕」を引いたものに等しい。
【００３９】
ある特定の不一致エントリにおける一致線電圧（ＶML）の実際の漸近レベルは、被比較数と比べて何ビットが不一致であるかに依存して変わる。ある特定の不一致エントリ内の不一致のビットが多ければ多いほど、その探索期間中、その一致線電圧の漸近レベルは低くなる。このようにして、一致を不一致と区別する「最悪の場合」は、不一致エントリが、一致線電圧（ＶML）をＮＦＥＴＴ１０の閾値電圧（ＶT）に最も近い漸近レベルに持ち上げる場合である。この「最悪の場合」は、エントリ内の単一ビットの不一致で起こる。したがって、電圧分割器の下の部分の抵抗は、一致線のパス・ゲート（例えば、ＸＮＯＲゲート）に対する論理的要求および性能要求によって制約されるものと想定すると、不一致エントリに対する最大漸近一致線電圧レベルは、電圧分割器の上の部分の抵抗（例えば、プル・アップのＰＦＥＴＴ１のオン抵抗）を選ぶことで設定される。
【００４０】
弱いプル・アップＴ１のサイズは、単一ビット不一致の最悪の場合に、一致線の漸近値がＮＦＥＴＴ１０の閾値電圧（ＶT）の近くか、またはそれよりも小さくなるように選ぶことができる。一致線の金属抵抗で一致線を押し下げる単一ビット不一致のセル・スタック（例えば、Ｔ０-Ｔ２またはＴ４+Ｔ６）を用いて、Ｔ１のオンをモデル化する直流シミュレーションを行って、Ｔ１を所定の大きさに作ることができる。一致検出期間中、一致検出電圧（例えば、ＮＦＥＴＴ１０の導通閾値電圧（ＶT）から安全余裕を引いた値）より下に、一致線のレベルを保持して、不一致エントリでＴ１０が導通しフロートを放電することがないようにすることが目的である。プル・アップ・トランジスタＴ１は、写真の影響、ドーピングの不一致、その他による通常のばらつきの影響を最小にするために、技術の基本ルールで可能な最小デバイスよりも長く広く設計されることがある。
【００４１】
トランジスタＴ１のサイズが適切に選ばれた時、一致検出期間中、不一致エントリの一致線電圧は、ＮＦＥＴＴ１０の閾値電圧より高くなることができないし、フロートは放電することができない。したがって、不一致エントリの場合、ヒットはＬＯＷのままである。しかし、一致線電圧の最大漸近値がＮＦＥＴＴ１０の閾値電圧（ＶT）を越える時でも、本発明の実施形態は、やはり一致エントリを不一致エントリと確実に区別することができる。その理由は、一致エントリの一致線は不一致エントリよりも速く立ち上がり、不一致エントリが一致線電圧を一致検出電圧（例えば、ＮＦＥＴ  Ｔ１０のＶT）まで持ち上げるのに十分な時間が経過する前に、タイミング制御信号（ＭＥＮ＿）が一致検出期間を終了させることができるからである。このようにして、一致検出期間内に不一致エントリの一致線電圧が一致検出電圧（例えば、ＶT）まで立ち上がらないように、回路要素パラメータおよびタイミング信号が設計される場合、回路は確実に機能する。一致エントリの一致線の立上り時間は、一致線キャパシタンス（ＣML）と一致線電流（ＩML）の関数であり、この一致線電流は、今度は、プル・アップ・トランジスタＰＦＥＴＴ１のオン抵抗の関数である。このようにして、一致線キャパシタンスを減少させること、およびプル・アップ・トランジスタＰＦＥＴＴ１のオン抵抗を最適化することで、本発明の回路の性能を最適化することができる。
【００４２】
プル・アップ・トランジスタＴ１のターン・オフ・タイミングを含んだ、一致線コントローラのタイミングを制御するように、一致検出期間の持続時間を最適に制限するためのタイミング制御信号生成回路（例えば、２２６）が設けられる。本発明のタイミング信号生成回路の複数の実施形態では、ダミー一致線コントローラに結合される可能性のあるダミー一致線上で、一致エントリをエミュレートするダミーＣＡＭエントリ回路を使用する。このダミー一致線コントローラは、一致検出期間の終了を定義するダミー・ヒット信号を生成する。
【００４３】
タイミング制御信号生成回路
タイミング制御信号ＭＥＮ＿は、複数Ｙ（ここでＹは正の整数）の一致線コントローラＭＬＣ0〜ＭＬＣY-1に入力される（これらの一致線コントローラは、動作が全く同じなので、以下で、一致線コントローラＭＬＣと記述する）。探索可能制御信号Matchline Enable-Not（一致線イネーブルＮＯＴ）（ＭＥＮ＿）を生成し、この信号ＭＥＮ＿をY個の一致線コントローラＭＬＣの各々に出力する回路（例えば、２２６）を、ＣＡＭコントローラ２２４は含むことができる。
【００４４】
タイミング制御信号生成回路（例えば、図８の４０１、図９の４１１、および図１１と１２の２２６）は、一致線コントローラ（ＭＬＣ）の動作を制御する、注意深くタイミングのとられた制御信号ＭＥＮ＿を生成する。タイミング制御信号ＭＥＮ＿は、図９および１１にそれぞれ示す回路４１１または２２６で、システム・クロックＣＬＯＣＫ（ＭＥＮ＿よりも大きなデューティサイクルを持つ）から生成することができる。もしくは、タイミング制御信号ＭＥＮ＿は、図８に示す回路４０１によって、パルス化されたＧＯ信号（ＭＥＮ＿よりも短いデューティ・サイクルを持つ）から生成することができる。タイミング制御信号ＭＥＮ＿を生成する信号生成回路（例えば、図８、９、または１１に示す）は、ＣＡＭコントローラ２２４から分離することができ、および／またはＣＡＭ集積回路に複製または分散することができる。または、中央で生成されたＭＥＮ＿信号を緩衝しファン・アウトして、局所的に生成された、強い、および／または底スキューのＭＥＮ＿信号を、大きなＣＡＭアレイ回路内の非常に多数（例えば、Ｙ掛けるＬがＮに等しく、Ｌは１より大きい整数）の一致線コントローラのうちのＹ個の一致線コントローラの各組に供給することができる。
【００４５】
図９に示す制御信号生成回路４１１は、その入力からシステム・クロック信号ＣＬＯＣＫで駆動され、ＮＡＮＤゲートＮＡＮＤ１がタイミング制御信号Match-Line  Enable-Not（一致線イネーブルＮＯＴ）（ＭＥＮ＿）を出力する。図９の回路の動作を、さらに図１０のタイミング図に図示する。図１０に示すように、図９の回路でクロック信号から生成された制御信号ＭＥＮ＿は、クロック信号ＣＬＯＣＫのＨＩＧＨからＬＯＷへの遷移に続いて（期間ｔ1の後で）、論理ＬＯＷレベルに低下するが、その後のクロック信号の遷移に無関係に、ＭＥＮ＿がＬＯＷに低下してから有限な期間（ｔ2）の後で、ＨＩＧＨ電圧に戻る。期間ｔ1はインバータＩ１１による伝播遅延である。期間ｔ2は、直列接続された複数ｉのインバータ（例えば、インバータＩ１２−Ｉ１３−Ｉ１４）の伝播遅延の和である（この場合、ｉは１より大きい奇数の整数）。ｔ2で表される期間は、実効的に一致検出期間であり、この一致検出期間中に、ＬＯＷであるＭＥＮ＿でイネーブルにされた一致線コントローラで、ＣＡＭ探索が行われる。したがって、インバータ（例えば、Ｉ１２−Ｉ１３−Ｉ１４）の伝播遅延時間および／またはその複数のインバータの数は、一致検出期間の最適持続時間を保証するように、回路設計者が選択すべきである。すなわち、本発明の実施形態によって、一致エントリを確実に検出し、ラッチ可能なヒット信号を出力するように十分長く、かつ不一致エントリでの不必要な貫通電流を減少させるように十分短い持続時間を保証するように選択すべきである。
【００４６】
伝播遅延（ｔ1）を導入し、かつ反転されたＣＬＯＣＫ信号を信号生成回路４１１の次の段に供給するインバータ（例えば、Ｉ１１）を、随意選択的に、図９の回路４１１に含むことができる。反転クロック信号（インバータＩ１１からの出力される）は、２つの線に分岐される。一方の線は、一連のインバータ（例えば、Ｉ１２、Ｉ１３、Ｉ１４）の入力に直接に接続され、他方は、ＮＡＮＤゲートＮＡＮＤ１の２つの入力端子の一方に接続される。一連のインバータ（例えば、Ｉ１２、Ｉ１３、Ｉ１４）の最後のインバータ（例えば、Ｉ１４）の出力は、ＮＡＮＤゲートＮＡＮＤ１の２つの入力端子の他方に接続される。信号生成回路４１１は、一致検出期間の間、ＬＯＷ（探索可能）のタイミング制御信号ＭＥＮ＿を出力する。この一致検出期間の持続時間は、クロック信号の各サイクル内の一連のインバータ（例えば、Ｉ１２、Ｉ１３、Ｉ１４）の伝播時間遅延ｔ2にほぼ等しく、これによって、ＣＡＭ探索が、システム・クロック周波数で同期的に行われるようになる。このようにして、各探索の前に、タイミング制御信号ＭＥＮ＿はＨＩＧＨレベルであり、クロック信号ＣＬＯＣＫのＨＩＧＨからＬＯＷへのレベル遷移の後で、インバータＩ１１（図９）の伝播遅延時間ｔ1が経過した時に、ＭＥＮ＿は、ＬＯＷ（探索可能）レベルになり、その後、一連のインバータ（例えば、Ｉ１２、Ｉ１３、Ｉ１４）の伝播時間遅延ｔ2にほぼ等しい一致検出期間の間、ＬＯＷのままである。
【００４７】
また、図１０は、不一致および一致の探索結果の場合における、制御信号ＭＥＮ＿と一致線コントローラのヒット線の出力との間の例示的なタイミング関係を示す。図１０に示すように、一致探索結果の場合におけるＨＩＧＨ（すなわち、真）のヒット信号出力は、通常、一致検出期間中最初にアサートされ、それがラッチされた場合は、一致検出期間の終了後もアサートされ続ける。ＭＬＣのヒット（真）出力がラッチされるように十分長くアサートされることを保証するために、一致検出期間を延長することができる。ヒット出力信号は、当業者に知られている回路で、一致検出期間の終了をかなり越えて、ＨＩＧＨでラッチすることができる。
【００４８】
もちろん、ＣＡＭ探索が必要でないアイドル期間中、探索電力を消費しないようにするために、図９、１０、１１、および１２で説明する制御信号生成回路へのＣＬＯＣＫ信号入力を、オフ（例えば、ＨＩＧＨ）にゲート制御することができる。さらに、留意すべきことであるが、図９、１０、１１、および１２の回路および回路動作は、システム・クロック信号ＣＬＯＣＫで駆動され、かつそれに同期しているものとして示されているが、有効な探索可能なデータがＣＡＭアレイに存在し被比較数が探索線を介してアサートされているという条件で、システム・クロックに対して同期的であろうと非同期的であろうと、適当なデューティ・サイクルの他の任意の遷移信号を、これらの回路に対する探索起動入力として使用することができる。
【００４９】
図１１および１２に示すように、制御信号ＭＥＮ＿は、また、容量性ダミー一致線（ＤＭＬ）を含む他のＮＡＮＤゲートをベースにした制御信号生成回路２２６で、システム・クロック信号から生成することもできる。図１１の回路は、図９の回路４１１に似ているが、一致検出期間の持続時間（すなわち、図１０に示すような遅延期間ｔ2）が、ＬＯＷに事前充電され（Ｔ８Ｄで）プル・アップ・トランジスタＴ１Ｄでプル・アップされた容量性ダミー一致線の立上り時間で特徴付けられる点だけが違う。ここで、各トランジスタ（すなわち、Ｔ１ＤおよびＴ８Ｄ）は実際の一致線コントローラ（ＭＬＣ）の対応するトランジスタ（すなわち、Ｔ１およびＴ８）と同じか似た大きさに作られる。ダミー一致線は、複数のダミーＣＡＭセル２０１Ｄに結合され、このダミーＣＡＭセルの各々は、実際の一致ＣＡＭエントリ内のＣＡＭセル（すなわち、ＣＡＭセル２０１で構成される）が実際の一致線に与えるのと同じキャパシタンスをダミー一致線に与えるように構成されている。言い換えると、ダミー一致線ＤＭＬに結合された複数のダミーＣＡＭセル２０１Ｄは、探索線を介してＣＡＭエントリにアサートされる被比較数と一致するデータ・ワードを含んだ実際のＣＡＭエントリを、エミュレートする。
【００５０】
ＤＭＬがＸ個のダミーＣＡＭセルに結合されている本発明の実施形態では、各ダミーＣＡＭセルの内部ＸＮＯＲゲートは、一致するデータ・パターンを有するＣＡＭアレイの最悪の場合の（すなわち、可能な最大の）容量性負荷を与えるように、接続されている。したがって、ＤＭＬは、一致エントリの可能な最も遅い一致線に等しい速度で立ち上がり、したがって、実際の一致線上の一致エントリが確実に検出され、実際のＭＬＣからヒット出力として報告されるように、一致検出期間が十分長くなることを保証する。実際の一致線回路およびダミー一致線回路は、同じ半導体チップ上に作ることができるので、それらは、おそらく同じ製造条件および環境条件を受ける。したがって、ダミー一致線は、実際の一致エントリの一致線と同じキャパシタンスを持ち、実質的に全く同じように動作すると期待できる。
【００５１】
図１１の回路２２６で、タイミング制御信号ＭＥＮ＿は、システム・クロック信号ＣＬＯＣＫが低下して時間ｔ1が経過した時に、ＬＯＷレベルになる。ここで、ｔ1はインバータＩ１１による伝播遅延時間である。ＭＥＮ＿のＬＯＷ電圧レベルの状態は、期間ｔ2が経過するまで続く。タイミング制御信号ＭＥＮ＿が論理ＬＯＷレベルになった後で期間ｔ2が経過した時に、ＭＥＮ＿は論理ＨＩＧＨレベルに戻る。図１１の回路で制御されるような期間ｔ2は、容量性ダミー一致線（ＤＭＬ）が、事前充電のＬＯＷ電圧レベルから所定のダミー一致検出電圧に立ち上がるために固有にかかる時間で、特徴付けられる。図１１および１２の回路２２６で制御される一致検出期間は、本発明の他の実施形態では、次の方法で、故意に変更される可能性がある（すなわち、短くするか、長くする）。すなわち、１）ダミー一致線のキャパシタンスを変えること含んだ方法で、および／または２）プル・アップ・トランジスタＴ１Ｄのパラメータを変えることで、および／または３）ダミー一致線の事前充電（探索前）電圧を変えることで、および／または４）ダミー一致線に結合されたＮＡＮＤゲートＮＡＮＤ１に、入力を切り換える実効一致検出電圧を変えることで、および／または当業者の能力内にある他の方法で、変更される可能性がある。ダミー一致線自体の構造を変更することで、および／またはダミー一致線に結合されたダミーＣＡＭセルの任意の１つまたは複数の構造を変更することで、および／または、１つまたは複数のダミーＣＡＭセルを追加するか省くことで、および／またはダミー一致線に結合された１つのパス・トランジスタ・スタック（すなわち、一致線パス・ゲートの１つの脚部）を追加するか省くことで、ダミー一致線のキャパシタンスを変更することができる。
【００５２】
言及したように、ダミーＣＡＭセルをダミー一致線に加えることで（例えば、ダミーＣＡＭセルＸ＋１を加える）、一致検出期間（すなわち、ｔ2）に追加の時間（遅延）を加えることができる。それによって、ダミー一致線のキャパシタンス（したがって、立上り時間）を増加させ、および／またはトランジスタＴ１およびＴ８で形成されるインバータと直列にバッファを加えることができる（例えば、偶数の数のインバータを加える）。同様に、Ｘ個のダミーＣＡＭセルのうちの１つまたは複数を、ダミー一致線から省くか変更することで（および／またはダミー一致線に結合されたＸＮＯＲゲートの２Ｘの並列な脚部のうちの１つまたは複数を省くことで）、一致検出期間（すなわち、ｔ2）を効果的に減少させることができる。これによって、ダミー一致線のキャパシタンス（したがって、立上り時間）を減少させることができる。
【００５３】
図１１の回路２２６でトランジスタＴ１Ｄのサイズを調整するなどして、一致検出期間（すなわち、ｔ2）の持続時間を制御し改良する他の方法は、当業者の能力内にあるであろう。前に言及したように、図１１の回路２２６で生成される制御信号ＭＥＮ＿の一致検出期間は、また、ダミー一致検出電圧を変えることでも変更することができる。実際の一致線コントローラ（ＭＬＣ）回路の実際の一致検出回路の機能（Ｔ３およびＴ８およびＩ２の同等物含んだ２１０）を、ＮＡＮＤゲートＮＡＮＤ１に組み込むことで、ダミー一致検出電圧は、実際の一致検出電圧（例えば、ＶMD＝ＶT）に等しく設定することができる。もしくは、ダミー一致検出電圧を、実際の一致検出電圧（ＶMD）よりも高く設定し、かつ電源電圧の半分にほぼ等しく設定して、ＮＡＮＤゲート回路を簡単化し、より大きな時間の余裕（遅延）で、確実な一致検出およびＨＩＧＨのヒット信号のラッチを保証するようにすることができる。
【００５４】
図８は、クロック非同期ＣＡＭ探索をサポートするために使用されるように構成されたタイミング制御信号生成回路４０１を示す。信号生成回路４０１は、パルス化されたＨＩＧＨの「ＧＯ」信号が入力される入力端子を有する。遅延線４０２（一連の奇数のインバータ、例えば、Ｉ３、Ｉ４、Ｉ５、Ｉ６、Ｉ７を含む）と３入力交差配線トランジスタ・ラッチ回路４０３（トランジスタ・スタックＴ９−Ｔ１８−Ｔ１６と、トランジスタ・スタックＴ１１−Ｔ２２−Ｔ２０、およびＮＦＥＴに重ねられたＰＦＥＴで構成されたＣＭＯＳインバータＩ８とで構成される）の組合せの動作によって、パルス化されたＨＩＧＨのＧＯ信号が、出力線／ノードＥＮでＨＩＧＨにラッチされる。（遅延線（インバータＩ３〜Ｉ７）の全伝播遅延よりも長いが、ＧＯ立上りからＳＴＯＰ立下りまでの時間遅延よりも短い間、このパルス化されたＨＩＧＨのＧＯ入力はアクティブである。）それから、３入力交差配線トランジスタ・ラッチ回路４０３のラッチされたＨＩＧＨ出力ＥＮは、インバータＩ９で反転されて、探索可能ＬＯＷのＭＥＮ＿制御信号を生成し、この探索可能ＬＯＷのＭＥＮ＿制御信号は、複数の一致線コントローラ（ＭＬＣ）およびダミー一致線コントローラＤＭＬＣに分配される。本発明の実施形態では、ダミー一致線コントローラ（ＤＭＬＣ）のすべての要素および構造は、同じ半導体チップ上に製造された実際の一致線コントローラの対応する要素および構造と実質的に同一である。ダミー一致線コントローラは、ＨＩＧＨのダミー・ヒット信号（ＤＨＩＴ）を生成する。このＨＩＧＨのダミー・ヒット信号（ＤＨＩＴ）は、インバータＩ１２および交差配線トランジスタ・ラッチ回路４０３内のラッチ中断トランジスタＰＦＥＴＴ９およびＮＦＥＴＴ２２の動作により、制御信号ＭＥＮ＿をＨＩＧＨに引っ張る（それによって、実際のＭＬＣの一致検出回路２１０を動作不能にして、一致検出期間を終了させる）。
【００５５】
交差配線トランジスタ・ラッチ回路４０３の３入力は、順次に活動化される。すなわち、最初に、Ｔ１６がオンである間に、パルス化されたＨＩＧＨのＧＯ信号がトランジスタＴ１８のゲートに入力されて、Ｔ１８をオンにし、それによって、ラッチされたＨＩＧＨのＧＯ信号をラッチ出力ノードＥＮでアサートする。２番目に、反転された時間遅延のＧＯ信号は、トランジスタＴ１６のゲートに入力されて、ＧＯがラッチ出力ノードＥＮでＨＩＧＨでラッチされてから比較的短い時間間隔で、Ｔ１６をオフにし、Ｔ１６−Ｔ１８のスタックをオフにする。最後に、ＳＴＯＰ信号（ダミー・ヒットＤＨＩＴから得られ、ダミー一致線コントローラＤＭＬＣから出力される信号）が、交差配線トランジスタ・ラッチ回路４０３内のラッチ中断トランジスタＰＦＥＴＴ９およびＮＦＥＴＴ２２のゲートに入力され、これによって、ラッチ出力ノードＥＮをＬＯＷに戻し、今度は、これによって、インバータ１９を通して、制御信号ＭＥＮ＿がＨＩＧＨにされる（これによって、実際のＭＬＣの一致検出回路２１０を動作不能にして、一致検出期間を終了させる）。したがって、ＧＯ信号がＨＩＧＨにパルス化されたすぐ後で、システム・クロック信号と非同期である可能性のある探索可能ＬＯＷの制御信号ＭＥＮ＿を生成するように、図８の回路４０１は構成されている。図８の回路４０２で生成されたＭＥＮ＿制御信号の一致検出期間の持続時間は、ノードＥＮがＨＩＧＨをラッチする時間とノードＥＮがＬＯＷに戻されるその後の時間との間の時間間隔とほぼ等しい（以上）。ノードＥＮがＨＩＧＨ状態であるこの時間間隔は、ダミー一致線コントローラ内の実効時間遅延（すなわち、探索可能ＬＯＷのＭＥＮ＿信号のアサーションとダミー・ヒット信号の出力との間の遅延）によって制御されるので、さらに、ダミー一致線のキャパシタンス（したがって、立上り時間）は、実際の一致エントリの一致線のキャパシタンス（したがって、立上り時間）に実質的に等しいはずであるので、実際の一致エントリの一致線が一致検出電圧に立ち上がる（例えば、Ｔ８およびＴ８Ｄで）のに必要な時間以上で、かつこの立上り時間より不必要に長くない一致検出期間の間、探索可能ＬＯＷのＭＥＮ＿制御信号を供給するように、回路４０１は構成される。図８の回路４０１で制御される一致検出期間は、本発明の他の実施形態では、図１０の回路２２６で制御される一致検出期間を変更する方法として上で説明したのと同じ方法を含んだ方法で、故意に変更されることがある（すなわち、短くか、長くされる）。図８の回路４０１で制御される一致検出期間は、さらに、信号ＭＥＮ＿を伝える線のキャパシタンス、およびインバータＩ９に戻りこれを通り抜ける信号ＤＨＩＴの帰還経路の伝播遅延、に影響される可能性がある。
【００５６】
図１３は、本発明の他の実施形態を示し、ここでは、一致線コントローラはＣＡＭエントリのＣＡＭセルの部分集合だけを制御し、一方で、ＣＡＭエントリのＣＡＭセルの残りを別の一致線コントローラが制御する。例えば、６４ビット・ワード幅（Ｘ＝６４）のＣＡＭエントリであれば、事前選択の４ビットの組（すなわち、４個のＣＡＭセル）が、別個の前一致線に結合され、一方で、他の６０ビット（すなわち、６０個のＣＡＭセル）が、後一致線に結合される。この実施形態では、全エントリの４ビットの事前選択ビットが、被比較数の対応する４ビットと比較され、一致の事前選択ビットを有するエントリだけが、被比較数とさらに比較される。４ビットの事前選択ビットを使用すると、平均的なＣＡＭ探索では、統計的に、エントリの１６分の１についてさらに比較することが必要なだけである可能性がある。さらに、そうしない場合は、アレイのすべてのＣＡＭエントリの残り６０ビットを探索するのに費やされたであろうエネリギーの１６分の１５が、このように統計的に、ＣＡＭアレイの寿命の間に節約される可能性がある。
【００５７】
動作において、ＭＥＮ＿はＨＩＧＨを始め、ＭＤＩＳはＬＯＷを始める。したがって、前一致線および後一致線はＬＯＷであり、フロートはＨＩＧＨに事前充電され、さらに出力ヒットはＬＯＷである。ＣＡＭ探索期間の開始時に、ＭＥＮ＿はＬＯＷに下がり、弱いＰＦＥＴスタックＳＴＡＣＫ１（例えば、Ｔ１３＋Ｔ５５＋Ｔ４８で構成される）が前一致線をＶDDに向かって引き上げ始める。
【００５８】
エントリの４ビットの事前選択ビットが被比較数の対応するビットと不一致である場合、前一致線は、（ＰＦＥＴスタックＳＴＡＣＫ１のサイズを注意深く決めることによって）ＮＦＥＴのＶTよりもかなり下である最大漸近電圧レベルよりも高くはならない。したがって、そのＣＡＭエントリでは、さらなる比較は行われない。エントリの４ビットの事前選択ビットが被比較数の対応するビットと一致する場合、前一致線は素早く立ち上がり（前一致線の負荷になるＣＡＭセルの数が少くないために、前一致線のキャパシタンスが小さいので）、ノードＭＡＴＣＨＮの電圧は低下し、保持トランジスタＴ２５はオンをロックする。（一方で、ダミー前一致線に結合されたダミーＣＡＭアレイの事前選択部分は同じ結果を生成し、ダミーＭＡＴＣＨＮ信号は低下し、ＭＥＮ＿にバッファリングされ、このＭＥＮ＿がＴ８２をオフにして、不一致の前一致線の貫通電流を止め、電力を節約する。）一方で、一致エントリの低下したＭＡＴＣＨＮは、弱いＰＦＥＴのプル・アップＴ１（後一致線を制御する一致線コントローラＭＬＣの）をオンにし、図２に示す回路の一致線に関して説明したのと全く同じ方法で、このプル・アップＴ１が、後一致線を引き上げようとする。このようにして、全ＣＡＭエントリが一致である場合、フロートは放電しＬＯＷになり、ヒットはＨＩＧＨに立ち上がる。
【００５９】
例示的な実施形態を参照して、本発明を特に示し説明したが、ここに開示された本発明の精神および範囲から逸脱することなしに、形態、構成、および細部について前述および他の変更を行うことができることは、当業者は理解するであろう。
【００６０】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００６１】
（１）各々が複数の脚部を有する一致線パス・ゲートに結合された複数のＣＡＭセルと、
一致線電圧を有し、前記一致線パス・ゲートのいずれかの脚部が導通している時にＬＯＷ電圧レベルに結合されるように、前記一致線パス・ゲートに結合されている一致線と、
前記一致線に結合された電界効果トランジスタを含み、一致エントリを検出するように構成された一致検出回路とを含み、
前記一致エントリが、一致検出期間内の、前記一致線電圧のＬＯＷ電圧レベルから一致検出電圧への立上りで特徴付けられ、さらに、
不一致エントリが、前記一致線パス・ゲートの１つまたは複数の脚部が一致検出期間中導通していることで特徴付けられるエントリを備える内容アドレス指定可能メモリ（ＣＡＭ）装置。
（２）前記一致検出回路は、前記一致線電圧が電源電圧の半分に立ち上がらない場合でも一致エントリを検出するように構成されている上記（１）に記載の装置。
（３）前記一致検出回路は、前記一致線電圧が電界効果トランジスタ（ＦＥＴ）の導通閾値電圧に立ち上がった時に、一致エントリを検出するように構成されている上記（１）に記載の装置。
（４）前記一致検出回路は、前記一致線電圧（ＶML）が前記電界効果トランジスタ（ＦＥＴ）の導通閾値電圧以上であり、かつ前記電源電圧の半分より小さい時に、ヒット信号を出力するように構成されている上記（１）に記載の装置。
（５）前記電界効果トランジスタがＮＦＥＴである上記（４）に記載の装置。
（６）前記一致検出回路は、前記一致線電圧（ＶML）が前記電界効果トランジスタ（ＦＥＴ）の導通閾値電圧に等しい時に、一致エントリを検出するように構成され、さらに、前記ＦＥＴがＮＦＥＴである上記（１）に記載の装置。
（７）前記一致検出回路は、前記一致線電圧（ＶML）が前記ＦＥＴの導通閾値電圧の約１００パーセントと約１６６パーセントの間である時に、ヒット信号を出力するように構成されている上記（３）に記載の装置。
（８）前記一致検出回路が、制御信号を生成する制御信号生成回路に結合され、前記制御信号は、前記一致検出期間の開始時に前記一致検出回路を動作可能にするように構成され、さらに、前記一致検出期間の終了時に不一致エントリでの貫通電流をオフにするように構成されている上記（１）に記載の装置。
（９）前記一致検出期間は、一致エントリの前記一致線電圧が前記ＬＯＷ電圧レベルから前記電源電圧の半分に立ち上がるのにかかる固有の期間の２倍より小さい上記（８）に記載の装置。
（１０）前記一致検出期間は、一致エントリの前記一致線電圧が前記ＬＯＷ電圧レベルから前記電源電圧の約９０パーセントに等しいＨＩＧＨ電圧レベルに立ち上がるのにかかる固有の期間よりも小さい上記（８）に記載の装置。
（１１）前記一致検出期間は、一致エントリの前記一致線電圧が前記ＬＯＷ電圧レベルから前記電源電圧の約９０パーセントに等しいＨＩＧＨ電圧レベルに立ち上がるのにかかる固有の期間の４倍よりも小さい上記（８）に記載の装置。
（１２）前記一致検出期間は、一致エントリの前記一致線電圧が前記ＬＯＷ電圧レベルから前記ＦＥＴの導通閾値電圧の約１５０パーセントに等しい電圧レベルに立ち上がるのにかかる固有の期間よりも大きくない上記（８）に記載の装置。
（１３）前記一致検出期間は、一致エントリの前記一致線電圧が前記ＬＯＷ電圧レベルから前記ＦＥＴの導通閾値電圧の約１２０パーセントに等しい電圧レベルに立ち上がるのにかかる固有の期間より大きくない上記（８）に記載の装置。
（１４）前記一致検出期間は、前記ヒット出力がＨＩＧＨでラッチされるのにかかる固有の期間よりも大きくない上記（８）に記載の装置。
（１５）前記一致検出期間は、不一致エントリの前記一致線電圧が前記ＬＯＷ電圧レベルから前記ＦＥＴの導通閾値電圧に立ち上がるのにかかる固有の期間より小さい上記（８）に記載の装置。
（１６）前記一致検出期間の終了が、ダミー一致線の電圧の前記一致検出電圧への立上りで特徴付けられる上記（９）に記載の装置。
（１７）電界効果トランジスタ（ＦＥＴ）を備える一致線を含み、
前記電界効果トランジスタのゲートが、前記一致線に結合され、さらに、前記ＦＥＴは、前記一致線の電圧が前記ＦＥＴの導通閾値電圧に立ち上がる時に、ＨＩＧＨ電圧で浮遊しているノードをＬＯＷ電圧に向かって引き下げるように構成されているＣＡＭエントリ用の一致検出回路。
（１８）さらに、制御信号がアサートされ、かつ前記一致線のパス・ゲートが非導通である時にのみ、出力線の電圧が第１の論理レベルから第２の論理レベルに変化するように動作するように構成されている上記（１７）に記載の回路。
（１９）前記一致線パス・ゲートのオン抵抗よりも大きなオン抵抗を有し、前記一致線に結合され、さらに、制御信号がアサートされた時に、前記一致線を電源電圧に接続するように構成されている第１のスイッチをさらに備える上記（１７）に記載の検出回路。
（２０）ＣＡＭアレイに動作するように結合されたディジタル・プロセッサを備えるディジタル・システムであって、
前記ＣＡＭアレイが、電界効果トランジスタ（ＦＥＴ）を含んだ一致検出回路を有し、前記電界効果トランジスタのゲートが一致線に結合され、さらに、前記ＦＥＴは、前記一致線の電圧が前記ＦＥＴの導通閾値電圧に立ち上がった時に、ＨＩＧＨ電圧で浮遊しているノードをＬＯＷ電圧に向かって引き下げるように構成されているディジタル・システム。
【図面の簡単な説明】
【図１】複数の他の同様なＣＡＭセルに結合され、さらに一致線を通して従来技術の不一致検出回路（MISS-Detection circuit）に結合されている単一のパス・トランジスタを有する内容アドレス指定可能メモリ（ＳＣＡＭ）セルの回路図である。
【図２】本発明の実施形態による、一致線および２Ｈｉ・ＮＦＥＴ・ＸＮＯＲ比較器に結合された本発明の一致線コントローラを示す図である。
【図３】本発明の実施形態による、複数の本発明の一致線コントローラに結合された複数のエントリおよび一致線で構成されるＣＡＭアレイを示す図である。
【図４】制御信号と、一致と、不一致と、ヒット出力との例示的なタイミング関係を示す、本発明の一致線コントローラの実施形態のタイミング図である。
【図５】例示的な制御信号と、一致と、不一致と、ヒット出力とのタイミングを示す、本発明の一致線コントローラの実施形態のタイミング図である。
【図６】本発明の一致線コントローラの実施形態で制御された一致エントリに対するＣＡＭ探索中の、一致線の電圧と電流の大きさの図である。
【図７】本発明の一致線コントローラの実施形態で制御された不一致エントリに対するＣＡＭ探索中の、一致線の電圧と電流の大きさの図である。
【図８】本発明の実施形態による、ダミー一致線コントローラを含み、複数の本発明の一致線コントローラに結合された本発明のタイミング制御信号生成回路の回路図である。
【図９】本発明の実施形態による、複数の本発明の一致線コントローラを制御するための、ＮＡＮＤゲートおよびバッファ遅延線路を含んだ他のタイミング制御信号生成回路の回路図である。
【図１０】本発明の実施形態による、複数の本発明の一致線コントローラを制御するための図９および図１１のタイミング制御信号生成回路で生成されるタイミング制御信号のタイミング図である。
【図１１】本発明の実施形態による、複数の本発明の一致線コントローラを制御するための、ＮＡＮＤゲートおよびダミー一致線を含んだ他のタイミング制御信号生成回路の回路図である。
【図１２】本発明の実施形態による、複数の本発明の一致線コントローラに結合された図１１のタイミング制御信号生成回路の回路図である。
【図１３】本発明の前一致線回路がＣＡＭエントリの後一致線部のＣＡＭ探索をイネーブルにする、図２の本発明の一致線コントローラの他の実施形態の回路図である。
【図１４】本発明の実施形態によって動作するＣＡＭアレイを含んだ代表的なディジタル・システムを示す図である。
【符号の説明】
１０１  ＣＡＭセル
１０２  不一致検出ＣＡＭ回路
２０１  ＣＡＭセル
２０１Ｄ  ダミーＣＡＭセル
２１０  一致検出回路
２２１  ＣＡＭアレイ
２２４  ＣＡＭコントローラ
２２６  タイミング・コントローラ
２２８  被比較数バッファ
２２６、４０１、４１１  タイミング制御信号生成器
４０２  遅延線
４０３  ３入力交差配線トランジスタ・ラッチ回路
ＭＬＣ  一致線コントローラ
ＳＬ0、ＳＬ0＿、．．．ＳＬX、ＳＬX＿  差動探索線
ＡＯＣ  アドレス出力回路
ＭＥＮ＿  制御信号
ＤＭＬＣ  ダミー一致線コントローラ
ＳＬＣ、ＳＬＴ  探索線
ＤＭＬ  容量性ダミー一致線
ＭＬ0、ＭＬ1、．．．、ＭＬY-1  一致線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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