(57)【特許請求の範囲】
【請求項１】
駆動信号を印加するためのワードラインと、
データ信号を印加するためのビットライン及びビットバーラインと、
第１及び第２電極を持ち、 データを格納する強誘電体キャパシタと、
前記ビットラインと前記強誘電体キャパシタの第１電極との間に接続されて、前記ワードラインを通じて入力される駆動信号によって動作する第１スイッチングトランジスタと、
前記ビットバーラインと前記強誘電体キャパシタの第２電極との間に接続されて、前記ワードラインを通じて入力される駆動信号によって動作する第２スイッチングトランジスタと、
前記強誘電体キャパシタの第１電極と接地との間に接続されて、前記強誘電体キャパシタの第２電極のレベルによって動作する第１ＮＭＯＳトランジスタと、
前記強誘電体キャパシタの第２電極と接地との間に接続されて、前記強誘電体キャパシタの第１電極のレベルによって動作する第２ＮＭＯＳトランジスタとを具備し、前記第１ＮＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは前記強誘電体キャパシタの第１電極と第２電極の電圧差を増幅させるものであることを特徴とする４トランジスタと１強誘電体キャパシタとで構成される不揮発性強誘電体メモリ。
【請求項２】
駆動信号を印加するためのワードラインと、
データ信号を印加するためのビットライン及びビットバーラインと、
第１及び第２電極を持ち、データを格納する強誘電体キャパシタと、
前記ビットラインと前記強誘電体キャパシタの第１電極との間に接続されて、前記ワードラインを通じて入力される駆動信号によって動作する第１スイッチングトランジスタと、
前記ビットバーラインと前記強誘電体キャパシタの第２電極との間に接続されて、前記ワードラインを通じて入力される駆動信号によって動作する第２スイッチングトランジスタと、
前記強誘電体キャパシタの第１電極と接地との間に接続されて、前記強誘電体キャパシタの第２電極のレベルによって動作する第１ＮＭＯＳトランジスタと、
前記強誘電体キャパシタの第２電極と接地との間に接続されて、前記強誘電体キャパシタの第１電極のレベルによって動作する第２ＮＭＯＳトランジスタと、
外部の信号によりビットライン及びビットバーラインにそれぞれ静電圧を供給する第２スイッチング部と、
外部の信号によりビットライン及びビットバーラインを接地電圧として等電位化させる等化器部と、
外部の信号により書き込み時にデータ信号をビットライン及びビットバーラインに印加する第３スイッチング部と、
外部の信号によりビットライン及びビットバーラインの信号を増幅してビットライン及びビットバーラインにフィードバックしてセンスアンプがセンシング可能なように増幅する外部ラッチ増幅部を備え、前記第１ＮＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは前記強誘電体キャパシタの第１電極と第２電極の電圧差を増幅させるものであることを特徴とする４トランジスタと１強誘電体キャパシタとで構成される不揮発性強誘電体メモリ制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は強誘電体メモリに係り、特に回路構造が単純で、アクセス時間が速く、非破壊読出しモードが可能な不揮発性強誘電体メモリ及びその制御回路に関するものである。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリは、強誘電体キャパシタの両端のビットラインとビットバーラインに反対極性の電圧を加えてデータを書き込み、任意の特定電圧を強誘電体キャパシタの両端に加えて強誘電体キャパシタの極性が反転されたか否かを感知して格納されたデータを読み出す。データを読み出す際、格納されていたデータ（極性）が切り換えられるため、元の極性を維持するためには格納されていたデータを強誘電体キャパシタに再び書き込まなければならない。
【０００３】
以下に、かかる不揮発性強誘電体メモリを添付図面に基づいて説明する。
図１は従来の不揮発性強誘電体メモリの回路構成図であり、図２はデータ書込時のキャパシタの極性説明図であり、図３は電圧及び分極量を示すヒステリシスループである。
従来の不揮発性強誘電体メモリは、図１に示すように、ワードライン（Ｗ／Ｌ）、ビットライン（ＢＩＴ）、ビットバーライン（ＢＩＴＢ）と、データを格納する強誘電体キャパシタ１と、ワードライン（Ｗ／Ｌ）への制御信号により強誘電体キャパシタ１の一端とビットライン（ＢＩＴ）との間をスイッチングする第１トランジスタ２と、ワードライン（Ｗ／Ｌ）への制御信号により強誘電体キャパシタ１の他端とビットバーライン（ＢＩＴＢ）との間をスイッチングする第２トランジスタ３とから構成される。
ここで、第１、第２トランジスタ２、３のソース電極とドレイン電極はそれぞれビットライン（またはビットバーライン）とキャパシタ１に連結され、第１、第２トランジスタ２、３のゲート電極はワードライン（Ｗ／Ｌ）に連結されている。
【０００４】
このように構成された従来の不揮発性強誘電体メモリの動作は以下の通りである。
まず、データを書き込む動作について説明する。
書き込もうとするセルを選択して該当セルのワードライン（Ｗ／Ｌ）に「ハイ」信号を印加すると、第１、第２トランジスタ２、３がターンオンする。そして、強誘電体キャパシタ１の両端のビットライン（ＢＩＴ）及びビットバーライン（ＢＩＴＢ）へそれぞれ反対極性を持つ電圧を加えると、強誘電体は特定の極性を持つようになる。このように、強誘電体が極性を持つことは、データが書き込まれたことである。
【０００５】
キャパシタは、図２のように、２つの電極２４、２６の間に強誘電体膜２５が形成されている。
ここで、図２ａに示すように、第１電極２４（ＢＩＴ）に５Ｖの電圧を印加し、第２電極２６（ＢＩＴＢ）に０Ｖの電圧を印加すると、第１電極２４は（＋）極性を有し、第２電極２６は（−）極性を有する。そして、強誘電体膜２５は、第１、第２電極２４、２６に対向する面にそれぞれ第１、第２電極２４、２６の極性とは反対極性の電荷が集中する。
逆に、図２ｂに示すように、第１電極２４（ＢＩＴ）に０Ｖの電圧を印加し、第２電極２６（ＢＩＴＢ）に５Ｖの電圧を印加すると、第１電極２４は（−）極性を有し且つ第２電極２６は（＋）極性を有する。そして、強誘電体膜２５は、第１、第２電極２４、２６に対向する面にそれぞれ第１、第２電極２４、２６の極性とは反対極性を示す。
このような強誘電体膜２６の極性は、印加された電圧が遮断されても維持されてデータを保持している。
【０００６】
次に、データを読み出す方法について説明する。
データを読み出すために特定の電圧を強誘電体キャパシタ１の両端に印加すると、誘電体膜２５の分極の状態に応じてキャパシタ１の極性が反転されたり反転されなかったりする。特定の電圧を印加したときにキャパシタの極性が反転されるときに生じる電流の流れを感知して格納された極性を読み出すことができ、これによりデータを読み出す。
すなわち、強誘電体膜２５が、図２ａに示すような極性を有しているとき、再び第１電極２４に５Ｖの電圧を印加し、第２電極２６に０Ｖの電圧を印加すると、図３のヒステリシスループから明らかなようにΔＰ１だけの分極量の違いが発生するだけである。そして、強誘電体膜２５が図２ａに示すような極性を有しているとき、第１電極２４に０Ｖの電圧を印加し、第２電極２６に５Ｖの電圧を印加すると、図３のヒステリシスループから明らかなようにΔＰ２だけの分極量の違いが発生し、強誘電体の極性は図２ｂのようになる。
この分極量の違いを検出してデータを読み出す。そして、データを読み出すために強誘電体膜２５の極性が反転されたら、データが破壊されたことになるので、読み出した後には必ずキャパシタ１が元の極性を有するようにデータを再び書き込まなければならない。
【０００７】
【発明が解決しようとする課題】
上述した従来の不揮発性強誘電体メモリにおいては以下のような問題点があった。
第１に、強誘電体キャパシタに格納されたデータを読み出すとき、キャパシタの極性を逆転させる破壊的モードで動作するため、強誘電体膜の疲労現象がひどくなる。
第２に、キャパシタに格納されたデータを読み出した後には、必ず元のデータを書き込まなければならないため、制御の複雑性及びアクセス時間の遅延の要素となる。また、ビットラインとビットバーラインとに異なる電圧を加えた後、キャパシタの分極状態に基づいて流れる微少電流を感知してその信号をセンスアンプで増幅するため、ビットラインへの電圧印加からセンスアンプが動作するまでかなりの時間がかかる。このように従来の強誘電体メモリはアクセス時間が遅いという欠点がある。
本発明はかかる問題点を解決するためになされたものであり、アクセス時間が速く、かつ非破壊的読出しモードが可能であって強誘電体膜の疲労現象を防止することのできる不揮発性強誘電体メモリを提供することが目的である。
【０００８】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリは、駆動信号印加するためのワードラインと、データ信号を印加するためのビットライン及びビットバーラインと、データを格納する強誘電体キャパシタと、ワードラインの制御信号により強誘電体キャパシタの両端とビットライン／ビットバーラインとの間をそれぞれスイッチングする第１、第２スイッチング素子と、キャパシタの両端電圧の電圧差を増幅させる増幅部とを備えることを特徴とする。
【０００９】
また、上記目的を達成するための本発明の不揮発性強誘電体メモリの制御回路は、ビットライン、ビットバーライン、及びワードラインを含む強誘電体メモリと、外部の信号によりビットライン及びビットバーラインにそれぞれ静電圧を供給するための第１スイッチング部と、外部の信号によりビットライン及びビットバーラインを接地電圧として等電位化させるための等化器部と、外部の信号により書き込み時にデータ信号をビットライン及びビットバーラインに印加するための第２スイッチング部と、外部の制御信号によりビットライン及びビットバーラインの信号を増幅してビットライン及びビットバーラインにフィードバックしてセンスアンプがセンシング可能なように増幅する増幅部とを備えることを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の不揮発性強誘電体メモリデバイスを実施形態を表した添付図面に基づいて詳細に説明する。
図４は本実施形態の不揮発性強誘電体メモリデバイスの回路的構成図であり、図５はそれを駆動するための制御回路構成図であり、図６は本実施形態の制御回路を説明するための強誘電体キャパシタの両端の電圧差のグラフであり、図７は本実施形態の不揮発性強誘電体メモリにおける読出しモード時のタイミング図である。
本実施形態の不揮発性強誘電体メモリは４トランジスタと１強誘電体キャパシタとで構成される。
すなわち、駆動信号を印加するためのワードライン（Ｗ／Ｌ）と、データ信号を印加するためのビットライン（ＢＩＴ）及びビットバーライン（ＢＩＴＢ）と、データを格納する強誘電体キャパシタ１と、ワードライン（Ｗ／Ｌ）の制御信号により前記強誘電体キャパシタ１の第１電極とビットライン（ＢＩＴ）との間をスイッチングする第１トランジスタ２と、ワードライン（Ｗ／Ｌ）の制御信号により強誘電体キャパシタ１の第２電極とビットバーライン（ＢＩＴＢ）との間をスイッチングする第２トランジスタ３とを有する構成自体は従来同様である。本実施形態はさらに強誘電体キャパシタ１の両端の電圧差を増幅させる増幅部６０を備えている。
【００１１】
増幅部６０は、第１トランジスタ２とキャパシタの第１電極との接点（Ａ）にゲート電極が連結され、第２トランジスタ３とキャパシタの第２電極との接点（Ｂ）と接地端との間をスイッチングする第３トランジスタ４と、第２トランジスタ３とキャパシタの第２電極との接点（Ｂ）にゲート電極が連結され、第１トランジスタ２とキャパシタの第１電極との接点（Ａ）と接地端との間をスイッチングする第４トランジスタ５とを備える。
第１、第２トランジスタ２、３のソース電極とドレイン電極はそれぞれビットライン（またはビットバーライン）及びキャパシタ１に連結され、第１、第２トランジスタ２、３のゲート電極はワードライン（Ｗ／Ｌ）に連結されている。そして、全てのトランジスタ２、３、４、５はＮＭＯＳトランジスタである。
【００１２】
このように構成される本発明の不揮発性強誘電体メモリを駆動するための制御回路の構成は図５に示してある。
この制御回路は、第１スイッチング部２０と、等化器部３０と、第２スイッチング部４０と、増幅部５０とから構成される。
第１スイッチング部２０は、直列に接続され、ビットライン（ＢＩＴ）とビットバーライン（ＢＩＴＢ）との間に接続されると共に、双方の接続点が電源Ｖｃｃに接続されたトランジスタ６、７を有し、それらのゲートに共通に接続された端子へ外部の信号（ＰＵ）が加えられることによって、ビットライン（ＢＩＴ）及びビットバーライン（ＢＩＴＢ）にそれぞれ電圧（Ｖｃｃ）を供給する。トランジスタ６、７はＮＭＯＳトランジスタである。
等化器部３０は、ビットライン（ＢＩＴ）とビットバーライン（ＢＩＴＢ）との間に直列に接続されたトランジスタ９、１０とこれらのトランジスタと並列に接続されたトランジスタ８を有し、これらのトランジスタのゲートが共通に接続され、かつトランジスタ９、１０の接続点が接地電位Ｖｓｓに接続され、共通に接続されている端子に加えられる外部の信号（ＥＱ）によりビットライン（ＢＩＴ）とビットバーライン（ＢＩＴＢ）を接地電圧（Ｖｓｓ）に接続して双方のラインを等電位とする。トランジスタ８〜１０はＮＭＯＳトランジスタである。
第２スイッチング４０は、２つの伝送ゲート１７、１８とその間に接続されたインバーター１９の直列回路がビットラインとビットバーラインとの間に接続され、外部から伝送ゲートに加えられ信号（ＷＰ、ＷＮ）により書き込み時にデータ信号をビットライン（ＢＩＴ）とビットバーライン（ＢＩＴＢ）に印加する。増幅部５０はトランジスタ１１〜１６からなる。トランジスタ１１はソースが電源Ｖｃｃに接続され、ゲートが外部から信号（ＳＰ）が加えられる端子に接続されたＰＭＯＳトランジスタである。そのドレインは２つのＰＭＯＳトランジスタ１２、１３のソースに共通に接続されている。トランジスタ１２のドレインはＮＭＯＳトランジスタ１５のドレインに接続されている。この２つのトランジスタ１２、１５はゲートが共通に接続されてビットバーライン（ＢＩＴＢ）に接続されている。一方ＰＭＯＳトランジスタ１３のドレインもＮＭＯＳトランジスタ１４のドレインに接続されている。そして、その２つのトランジスタ１３、１４のゲートが共通に接続されてビットライン（ＢＩＴ）に接続されている。トランジスタ１２、１５の共通ゲートはトランジスタ１３、１４のドレインの接続点に接続されると共に、トランジスタ１３、１４の共通ゲートはトランジスタ１２、１５のドレインの接続点に接続されている。トランジスタ１４、１５はＮＭＯＳトランジスタで、そのソースは共通に接続されてドレインが接地に接続されたＰＭＯＳトランジスタ１６のソースに接続されている。このトランジスタ１６のゲートは外部から信号（ＳＮ）が加えられる端子に接続されている。すなわち、この増幅器５０は、外部から、トランジスタ１１と１６のゲートにそれぞれ加えられる信号（ＳＰ、ＳＮ）によりビットライン（ＢＩＴ）とビットバーライン（ＢＩＴＢ）の信号を増幅してビットライン及びビットバーラインにフィードバックしてセンスアンプが感知できるようにする回路である。
【００１３】
このように構成された本実施形態の不揮発性強誘電体メモリ及びその制御回路の動作は以下の通りである。
書込モード
図５の第１スイッチング部２０、等化器部３０、及びセンスアンプ部５０のトランジスタを全て「オフ」させ、第２スイッチング部４０の伝送ゲート１７、１８を「オン」させる。この状態で図４のワードライン（Ｗ／Ｌ）に「ハイ」信号を印加してトランジスタ２、３を「オン」させ、伝送ゲート１７とインバータ１９との間に書き込もうとするデータを入力させる。伝送ゲート１７、１８がオンであるので、ビットライン（ＢＩＴ）及びビットバーライン（ＢＩＴＢ）には書き込もうとするデータに基づいて反対の極性を持つ一定の電圧が加えられる。そうすると、図２で説明したように、ビットライン（ＢＩＴ）及びビットバーライン（ＢＩＴＢ）に印加された電圧に応じて強誘電体キャパシタの強誘電体膜は極性を持つようになる。このように、強誘電体膜が充分な極性を持ったとき、ワードライン（Ｗ／Ｌ）に「ロー」信号を印加してトランジスタ２、３を「オフ」させると、強誘電体キャパシタ１にはデータが書き込まれる。
【００１４】
読出しモード
図４〜図７に基づいて説明する。
図５の第２スイッチング部４０を「オフ」させ、等化器部３０の信号（ＥＱ）を一定の時間の間「ハイ」レベルに遷移させる。したがって、トランジスタ８〜１０がオンとなってビットライン（ＢＩＴ）及びビットバーライン（ＢＩＴＢ）がローレベルにダウンし、等電位となる。信号（ＥＱ）の「ハイ」信号が終わると、信号（ＳＰ）を「ハイ」、信号（ＳＮ）を「ロー」に遷移させた状態で図２のワードライン（Ｗ／Ｌ）を「ハイ」に遷移させてトランジスタ２、３をターンオンさる。したがって、ビットラインとビットバーラインがキャパシタ１に接続される。ここで、外部の信号（ＰＵ）を「ハイ」に遷移させて第１スイッチング部２０を「オン」させる。これにより等化器部３０によってローレベルにされたビットライン（ＢＩＴ）及びビットバーライン（ＢＩＴＢ）をハイレベルに徐々に上昇させる。
この際、強誘電体キャパシタ１の両端にはキャパシタ１の極性に基づいて電圧差が生じる。そして、トランジスタ４、５の増幅によりその電圧差は更に大きく増幅され、この増幅されたレベルがビットライン（ＢＩＴ）、ビットバーライン（ＢＩＴＢ）へ伝達される。このようにして、ビットライン（ＢＩＴ）とビットバーライン（ＢＩＴＢ）間のレベルの違いが充分に開いたとき、外部の信号（ＳＮ）を「ハイ」に遷移させ且つ信号（ＳＰ）を「ロー」に遷移させることによりセンスアンプを動作させる。
【００１５】
すなわち、図６を参照して以下に説明する。
ビットライン（ＢＩＴ）及びビットバーライン（ＢＩＴＢ）に静電圧（Ｖｃｃ）が供給される前にはキャパシタの両端に電圧差が生じないが、ビットライン（ＢＩＴ）及びビットバーライン（ＢＩＴＢ）に静電圧が供給された瞬間、キャパシタ１の極性に基づいてキャパシタ１の両端（Ａ、Ｂ）の電圧差がわずかに発生する。例えば、Ａ端が（＋）極性を有し、Ｂ端が（−）極性を有すると仮定するとき、Ａ端の電圧がＢ端の電圧よりもわずかに高い。そして、上述したように、トランジスタ４、５の増幅によりその電圧差が更に大きくなる。
【００１６】
この電圧差が充分に大きくなったとき、信号（ＳＮ）を「ハイ」、信号（ＳＰ）を「ロー」に遷移させると、センスアンプが動作する。すなわち、トランジスタ１１、トランジスタ１６がターンオンされると、センスアンプの入力信号であるビットライン（ＢＩＴ）とビットバーライン（ＢＩＴＢ）との電圧差をトランジスタ１２〜１５が増幅してビットライン（ＢＩＴ）及びビットバーライン（ＢＩＴＢ）へフィードバックするため、センスアンプ（図示せず、ビットライン及びビットバーラインの先端に連結されている）がセンシングできるようになる。これにより、強誘電体キャパシタ１に格納されたデータが読み出される。
以上のように、この実施形態の読出しモードは、キャパシタ１の分極特に応じた電圧差を増幅回路で増幅して、それをセンスする構造であるので、非破壊読出しモードである。また、この実施形態においては、ビットラインとビットバーラインとに同じバイアス条件で電圧を上昇させ、トランジスタ４、５によって双方の電圧差を増幅させてセンスアンプを動作させるのでより早く動作させることができる。すなわち、アクセス時間が従来より短くなる。
なお、本明細書において第１、第２、第３というのは同じ要素を区別するために相対的に用いたものにすぎず、各要素の絶対的な名称を指すものではない。
【００１７】
【発明の効果】
以上説明したように、本発明の不揮発性強誘電体メモリ及び制御回路においては、非破壊読出しモード（読み出しモード後、再びデータを書き込むモードでない）が可能なので、強誘電体膜の疲労を防止して信頼性を向上させることができる。
また、請求項３、４の発明によれば、強誘電体メモリに一般的な非駆動セルプレートライン方式のメモリセルのアクセスが可能なので、回路構造を簡単にすることができ、速いアクセス時間を具現することができる。
【図面の簡単な説明】
【図１】  従来の不揮発性強誘電体メモリの回路構成図。
【図２】  一般的な強誘電体メモリのデータ格納を説明するための概略図。
【図３】  強誘電体の一般的なヒステリシスループ。
【図４】  本発明実施形態の不揮発性強誘電体メモリの回路構成図。
【図５】  本発明実施形態の不揮発性強誘電体メモリを駆動するための制御回路構成図。
【図６】  本発明の制御回路を説明するための強誘電体キャパシタの両端の電圧差のグラフ。
【図７】  本発明の不揮発性強誘電体メモリにおける読出しモード時のタイミング図。
【符号の説明】
１    強誘電体キャパシタ
２〜１６    トランジスタ
１７、１８    伝送ゲート
１９    インバータ
２０    第１スイッチング部
３０    等化器部
４０    第２スイッチング部
５０、６０    増幅部
【図１】
0004351313.tif 000002
【図２】
0004351313.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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