(57)【特許請求の範囲】
【請求項１】
複数の端子を備える被試験デバイスを試験する試験装置であって、
命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行部と、
命令サイクル期間中に被試験デバイスの端子に対して順次出力するべき複数の試験パターンからなる試験パターン列のうち予め設定された既定パターン列を、当該既定パターン列を識別する既定パターン識別情報に対応付けて格納する既定パターンメモリと、
前記複数の端子のそれぞれに対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する前記試験パターン列、および、当該命令サイクル期間中に出力する前記既定パターン列を識別する前記既定パターン識別情報のいずれかを含む試験パターンデータと、前記試験パターン列又は前記既定パターン識別情報のいずれを格納しているかを識別する試験パターン形式情報とをそれぞれ格納する複数の試験パターンメモリと、
前記複数の端子のそれぞれに対応して設けられ、一の命令を実行する場合において、前記一の命令に対応付けて前記試験パターンメモリに格納された前記試験パターン形式情報および前記試験パターンデータをそれぞれ読み出す複数の試験パターンメモリ読出部と、
前記複数の端子のそれぞれに対応して設けられ、前記試験パターンメモリ読出部が読み出した前記試験パターン形式情報が、前記既定パターン識別情報を格納していることを示す情報であった場合に、前記試験パターンデータに含まれる前記既定パターン識別情報に対応付けて前記既定パターンメモリに格納された前記既定パターン列をそれぞれ読み出す複数の既定パターン読出部と、
前記複数の端子のそれぞれに対応して設けられ、前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記試験パターンメモリ読出部が読み出した前記試験パターン列、又は、前記既定パターン読出部が読み出した前記既定パターン列を前記被試験デバイスの端子に対してそれぞれ出力する複数の試験パターン出力部と
を備える試験装置。
【請求項２】
前記被試験デバイスの第１端子に対応する第１の前記試験パターンメモリが前記一の命令に対応付けて一の前記試験パターン列を格納し、前記被試験デバイスの第２端子に対応する第２の前記試験パターンメモリが前記一の命令に対応付けて一の前記既定パターン識別情報を格納している場合において、
前記第１端子に対応する第１の前記試験パターンメモリ読出部は、前記一の命令に対応付けて前記第１の試験パターンメモリに格納された前記一の試験パターン列を読み出し、
前記第２端子に対応する第２の前記試験パターンメモリ読出部は、前記一の命令に対応付けて前記第２の試験パターンメモリに格納された前記一の既定パターン識別情報を読み出し、
前記第２端子に対応する第２の前記既定パターン読出部は、前記一の既定パターン識別情報に対応付けて前記既定パターンメモリに格納された一の前記既定パターン列を読み出し、
前記第１端子に対応する第１の前記試験パターン出力部は、前記一の命令を実行する一の前記命令サイクル期間中に、前記一の試験パターン列を前記第１端子に対して出力し、
前記第２端子に対応する第２の前記試験パターン出力部は、前記一の命令サイクル期間中に、前記一の既定パターン列を前記第２端子に対して出力する
請求項１記載の試験装置。
【請求項３】
前記試験パターンメモリは、各命令に対応付けて、予め定められた特定値の場合に前記試験パターン列を格納していることを識別し、前記特定値でない場合に前記既定パターン識別情報として用いられる試験パターン形式情報を格納すると共に、前記試験パターン形式情報が前記特定値である場合には前記試験パターン列を格納し、
前記試験パターンメモリ読出部は、前記一の命令を実行する場合において、前記試験パターン形式情報を読み出し、前記試験パターン形式情報が前記特定値である場合に前記試験パターン列を読み出し、
前記既定パターン読出部は、前記試験パターン形式情報が前記特定値でない場合に、当該試験パターン形式情報に対応付けて前記既定パターンメモリに格納された前記既定パターン列を読み出す
請求項１または２に記載の試験装置。
【請求項４】
複数の端子を備える被試験デバイスを試験する試験装置であって、
命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行部と、
命令サイクル期間中に被試験デバイスの端子から順次出力される複数の出力パターンと順次比較されるべき複数の期待値パターンからなる期待値パターン列のうち予め設定された既定パターン列を、当該既定パターン列を識別する既定パターン識別情報に対応付けて格納する既定パターンメモリと、
前記複数の端子のそれぞれに対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に前記複数の出力パターンと比較されるべき前記期待値パターン列、および、当該命令サイクル期間中に前記複数の出力パターンと比較されるべき前記既定パターン列を識別する前記既定パターン識別情報のいずれかを含む期待値パターンデータと、前記期待値パターン列又は前記既定パターン識別情報のいずれを格納しているかを識別する期待値パターン形式情報とをそれぞれ格納する複数の期待値パターンメモリと、
前記複数の端子のそれぞれに対応して設けられ、一の命令を実行する場合において、前記一の命令に対応付けて前記期待値パターンメモリに格納された前記期待値パターン形式情報および前記期待値パターンデータをそれぞれ読み出す複数の期待値パターンメモリ読出部と、
前記複数の端子のそれぞれに対応して設けられ、前記期待値パターンメモリ読出部が読み出した前記期待値パターン形式情報が、前記既定パターン識別情報を格納していることを示す情報であった場合に、前記期待値パターンデータに含まれる前記既定パターン識別情報に対応付けて前記既定パターンメモリに格納された前記既定パターン列をそれぞれ読み出す複数の既定パターン読出部と、
前記複数の端子のそれぞれに対応して設けられ、前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記期待値パターンメモリ読出部が読み出した前記期待値パターン列、又は、前記既定パターン読出部が読み出した前記既定パターン列と、前記被試験デバイスの端子から出力される複数の前記出力パターンからなる出力パターン列とをそれぞれ比較する複数の期待値比較部と
を備える試験装置。
【請求項５】
前記被試験デバイスの第１端子に対応する第１の前記期待値パターンメモリが前記一の命令に対応付けて一の前記期待値パターン列を格納し、前記被試験デバイスの第２端子に対応する第２の前記期待値パターンメモリが前記一の命令に対応付けて一の前記既定パターン識別情報を格納している場合において、
前記第１端子に対応する第１の前記期待値パターンメモリ読出部は、前記一の命令に対応付けて前記第１の期待値パターンメモリに格納された前記一の期待値パターン列を読み出し、
前記第２端子に対応する第２の前記期待値パターンメモリ読出部は、前記一の命令に対応付けて前記第２の期待値パターンメモリに格納された前記一の既定パターン識別情報を読み出し、
前記第２端子に対応する第２の前記既定パターン読出部は、前記一の既定パターン識別情報に対応付けて前記既定パターンメモリに格納された一の前記既定パターン列を読み出し、
前記第１端子に対応する第１の前記期待値比較部は、前記一の命令を実行する一の前記命令サイクル期間中に、前記一の期待値パターン列と、前記被試験デバイスの前記第１端子から出力される複数の前記出力パターンからなる第１の前記出力パターン列とを比較し、
前記第２端子に対応する第２の前記期待値比較部は、前記一の命令サイクル期間中に、前記一の既定パターン列と、前記被試験デバイスの前記第２端子から出力される複数の前記出力パターンからなる第２の前記出力パターン列とを比較する
請求項４記載の試験装置。
【請求項６】
前記期待値パターンメモリは、各命令に対応付けて、予め定められた特定値の場合に前記期待値パターン列を格納していることを識別し、前記特定値でない場合に前記既定パターン識別情報として用いられる期待値パターン形式情報を格納すると共に、前記期待値パターン形式情報が前記特定値である場合には前記期待値パターン列を格納し、
前記期待値パターンメモリ読出部は、前記一の命令を実行する場合において、前記期待値パターン形式情報を読み出し、前記期待値パターン形式情報が前記特定値である場合に前記期待値パターン列を読み出し、
前記既定パターン読出部は、前記期待値パターン形式情報が前記特定値でない場合に、当該期待値パターン形式情報に対応付けて前記既定パターンメモリに格納された前記既定パターン列を読み出す
請求項４または５に記載の試験装置。
【請求項７】
複数の端子を備える被試験デバイスを試験装置により試験する試験方法であって、
命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行段階と、
命令サイクル期間中に被試験デバイスの端子に対して順次出力するべき複数の試験パターンからなる試験パターン列のうち予め設定された既定パターン列を、当該既定パターン列を識別する既定パターン識別情報に対応付けて既定パターンメモリに格納する既定パターンメモリ段階と、
前記複数の端子に対応する複数の試験パターンメモリのそれぞれに、各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する前記試験パターン列、および、当該命令サイクル期間中に出力する前記既定パターン列を識別する前記既定パターン識別情報のいずれかを含む試験パターンデータと、前記試験パターン列又は前記既定パターン識別情報のいずれを格納しているかを識別する試験パターン形式情報とを格納する試験パターンメモリ段階と、
前記複数の端子のそれぞれに対応して、一の命令を実行する場合において、前記一の命令に対応付けて前記試験パターンメモリに格納された前記試験パターン形式情報および前記試験パターンデータを読み出す試験パターンメモリ読出段階と、
前記複数の端子のそれぞれに対応して、前記試験パターンメモリ読出段階において読み出した前記試験パターン形式情報が、前記既定パターン識別情報を格納していることを示す情報であった場合に、前記試験パターンデータに含まれる前記既定パターン識別情報に対応付けて前記既定パターンメモリに格納された前記既定パターン列を読み出す既定パターン読出段階と、
前記複数の端子のそれぞれに対応して、前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記試験パターンメモリ読出段階において読み出した前記試験パターン列、又は、前記既定パターン読出段階において読み出した前記既定パターン列を前記被試験デバイスの端子に対して出力する試験パターン出力段階と
を備える試験方法。
【請求項８】
複数の端子を備える被試験デバイスを試験装置により試験する試験方法であって、
命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行段階と、
命令サイクル期間中に被試験デバイスの端子から順次出力される複数の出力パターンと順次比較されるべき複数の期待値パターンからなる期待値パターン列のうち予め設定された既定パターン列を、当該既定パターン列を識別する既定パターン識別情報に対応付けて既定パターンメモリに格納する既定パターンメモリ段階と、
前記複数の端子に対応する複数の期待値パターンメモリのそれぞれに、各命令に対応付けて、当該命令を実行する命令サイクル期間中に前記複数の出力パターンと比較されるべき前記期待値パターン列、および、当該命令サイクル期間中に前記複数の出力パターンと比較されるべき前記既定パターン列を識別する前記既定パターン識別情報のいずれかを含む期待値パターンデータと、前記期待値パターン列又は前記既定パターン識別情報のいずれを格納しているかを識別する期待値パターン形式情報とを格納する期待値パターンメモリ段階と、
前記複数の端子のそれぞれに対応して、一の命令を実行する場合において、前記一の命令に対応付けて前記期待値パターンメモリに格納された前記期待値パターン形式情報および前記期待値パターンデータを読み出す期待値パターンメモリ読出段階と、
前記複数の端子のそれぞれに対応して、前記期待値パターンメモリ読出段階において読み出した前記期待値パターン形式情報が、前記既定パターン識別情報を格納していることを示す情報であった場合に、前記期待値パターンデータに含まれる前記既定パターン識別情報に対応付けて前記既定パターンメモリに格納された前記既定パターン列を読み出す既定パターン読出段階と、
前記複数の端子のそれぞれに対応して、前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記期待値パターンメモリ読出段階において読み出した前記期待値パターン列、又は、前記既定パターン読出段階において読み出した前記既定パターン列と、前記被試験デバイスの端子から出力される複数の前記出力パターンからなる出力パターン列とを比較する期待値比較段階と
を備える試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置及び試験方法に関する。特に本発明は、被試験デバイスの試験に用いる試験プログラムを圧縮して記憶する試験装置及び試験方法に関する。本出願は、下記の米国出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．米国特許出願１１／０３９，３９４    出願日  ２００５年０１月１９日
【背景技術】
【０００２】
試験装置は、試験対象となる被試験デバイス（DUT: Device Under Test）の試験を、試験プログラムに基づいて行う。試験プログラムは、各命令サイクル毎に、試験装置が実行すべき命令と、被試験デバイスの各端子に対して出力する試験パターン又は被試験デバイスの各端子から出力された出力パターンと比較する期待値パターンとを含む。
従来、試験プログラムのデータ量を低減するため、繰返し命令を用いて試験プログラムを圧縮する試験装置が用いられている。図７は、従来の試験プログラムの圧縮形式を示す。図７の試験プログラムにおいては、第１命令サイクルにおいてＮＯＰ命令（ノーオペレーション命令）が実行され、｛端子１，端子２，端子３，端子４｝のそれぞれに対して試験パターン｛０，１，１，０｝のそれぞれが出力される。同様に、第２命令サイクルにおいてはＮＯＰ命令が実行され、｛端子１，端子２，端子３，端子４｝のそれぞれに対して試験パターン｛１，０，１，０｝のそれぞれが出力される。そして、第３命令サイクルにおいて繰返し命令であるＩＤＸＩ命令が実行され、１００サイクルの間｛端子１，端子２，端子３，端子４｝に対して試験パターン｛１，１，１，０｝が出力され続ける。このように、従来の試験装置においては、全端子について複数命令サイクルの間同じパターンを用い続ける場合に、繰返し命令を用いて試験プログラムのサイズを小さくしている。【０００３】
なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
これに対し、近年の電子デバイスの高速化に伴って、電子デバイスから入出力される信号の伝送速度が飛躍的に高くなってきている。このような電子デバイスを試験するためには、より高速に試験パターン又は期待値パターンを発生する試験装置が要求される。
ここで、試験プログラムを実行する命令サイクルの短縮によっては、試験装置の性能を飛躍的に向上させるのが難しい。そこで、１命令サイクルの間に複数の試験パターン又は期待値パターンを供給することにより、比較的低速に命令を実行しつつ高速にパターンを生成する試験装置を実現するのが現実的である。このような試験装置において繰返し命令を用いた圧縮方式を用いると、全端子について、複数命令サイクルの間完全に同一のパターン列を用い続ける場合にのみ圧縮可能であり、一部でも異なるパターン列となる場合には圧縮することができない。このため、繰返し命令を用いた圧縮方式を用いるのみでは、圧縮効率が低下し試験プログラムを格納するメモリ領域が不足してしまう可能性がある。【０００５】
そこで本発明は、上記の課題を解決することのできる試験装置及び試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
本発明の第１の形態によると、被試験デバイスを試験する試験装置であって、命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行部と、命令サイクル期間中に被試験デバイスの端子に対して順次出力するべき複数の試験パターンからなる試験パターン列のうち予め設定された既定パターン列を、当該既定パターン列を識別する既定パターン識別情報に対応付けて格納する既定パターンメモリと、各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する前記試験パターン列、又は、当該命令サイクル期間中に出力する前記既定パターン列を識別する前記既定パターン識別情報を格納する試験パターンメモリと、一の命令を実行する場合において、前記一の命令に対応付けて前記試験パターンメモリに格納された前記試験パターン列又は前記既定パターン識別情報を読み出す試験パターンメモリ読出部と、前記試験パターンメモリ読出部が前記既定パターン識別情報を読み出した場合に、当該既定パターン識別情報に対応付けて前記既定パターンメモリに格納された前記既定パターン列を読み出す既定パターン読出部と、前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記試験パターンメモリ読出部が読み出した前記試験パターン列、又は、前記既定パターン読出部が読み出した前記既定パターン列を前記被試験デバイスの端子に対して出力する試験パターン出力部とを備える試験装置を提供する。【０００７】
前記被試験デバイスは複数の前記端子を備え、当該試験装置は、複数の前記端子のそれぞれに対応して、前記試験パターンメモリ、前記試験パターンメモリ読出部、前記既定パターン読出部、及び前記試験パターン出力部を備えてもよい。【０００８】
前記被試験デバイスの第１端子に対応する第１の前記試験パターンメモリが前記一の命令に対応付けて一の前記試験パターン列を格納し、前記被試験デバイスの第２端子に対応する第２の前記試験パターンメモリが前記一の命令に対応付けて一の前記既定パターン識別情報を格納している場合において、前記第１端子に対応する第１の前記試験パターンメモリ読出部は、前記一の命令に対応付けて前記第１の試験パターンメモリに格納された前記一の試験パターン列を読み出し、前記第２端子に対応する第２の前記試験パターンメモリ読出部は、前記一の命令に対応付けて前記第２の試験パターンメモリに格納された前記一の既定パターン識別情報を読み出し、前記第２端子に対応する第２の前記既定パターン読出部は、前記一の既定パターン識別情報に対応付けて前記既定パターンメモリに格納された一の前記既定パターン列を読み出し、前記第１端子に対応する第１の前記試験パターン出力部は、前記一の命令を実行する一の前記命令サイクル期間中に、前記一の試験パターン列を前記第１端子に対して出力し、前記第２端子に対応する第２の前記試験パターン出力部は、前記一の命令サイクル期間中に、前記一の既定パターン列を前記第２端子に対して出力してもよい。【０００９】
前記試験パターンメモリは、各命令に対応付けて、前記試験パターン列又は前記既定パターン識別情報のいずれを格納しているかを識別する試験パターン形式情報と、前記試験パターン列及び前記既定パターン識別情報のいずれかを含む試験パターンデータとを格納し、前記試験パターンメモリ読出部は、前記一の命令に対応付けて前記試験パターンメモリに格納された、前記試験パターン形式情報及び前記試験パターンデータを読み出し、前記既定パターン読出部は、前記試験パターン形式情報が、前記既定パターン識別情報を格納していることを示す情報であった場合に、前記試験パターンデータに含まれる前記既定パターン識別情報に対応付けて前記既定パターンメモリに格納された前記既定パターン列を読み出してもよい。【００１０】
前記試験パターンメモリは、各命令に対応付けて、予め定められた特定値の場合に前記試験パターン列を格納していることを識別し、前記特定値でない場合に前記既定パターン識別情報として用いられる試験パターン形式情報を格納すると共に、前記試験パターン形式情報が前記特定値である場合には前記試験パターン列を格納し、前記試験パターンメモリ読出部は、前記一の命令を実行する場合において、前記試験パターン形式情報を読み出し、前記試験パターン形式情報が前記特定値である場合に前記試験パターン列を読み出し、前記既定パターン読出部は、前記試験パターン形式情報が前記特定値でない場合に、当該試験パターン形式情報に対応付けて前記既定パターンメモリに格納された前記既定パターン列を読み出してもよい。【００１１】
本発明の第２の形態によると、被試験デバイスを試験する試験装置であって、命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行部と、命令サイクル期間中に被試験デバイスの端子から順次出力される複数の出力パターンと順次比較されるべき複数の期待値パターンからなる期待値パターン列のうち予め設定された既定パターン列を、当該既定パターン列を識別する既定パターン識別情報に対応付けて格納する既定パターンメモリと、各命令に対応付けて、当該命令を実行する命令サイクル期間中に前記複数の出力パターンと比較されるべき前記期待値パターン列、又は、当該命令サイクル期間中に前記複数の出力パターンと比較されるべき前記既定パターン列を識別する前記既定パターン識別情報を格納する期待値パターンメモリと、一の命令を実行する場合において、前記一の命令に対応付けて前記期待値パターンメモリに格納された前記期待値パターン列又は前記既定パターン識別情報を読み出す期待値パターンメモリ読出部と、前記期待値パターン読出部が前記既定パターン識別情報を読み出した場合に、当該既定パターン識別情報に対応付けて前記既定パターンメモリに格納された前記既定パターン列を読み出す既定パターン読出部と、前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記期待値パターンメモリ読出部が読み出した前記期待値パターン列、又は、前記既定パターン読出部が読み出した前記既定パターン列と、前記被試験デバイスの端子から出力される複数の前記出力パターンからなる出力パターン列とを比較する期待値比較部とを備える試験装置を提供する。【００１２】
本発明の第３の形態によると、被試験デバイスを試験装置により試験する試験方法であって、命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行段階と、命令サイクル期間中に被試験デバイスの端子に対して順次出力するべき複数の試験パターンからなる試験パターン列のうち予め設定された既定パターン列を、当該既定パターン列を識別する既定パターン識別情報に対応付けて格納する既定パターンメモリ段階と、各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する前記試験パターン列、又は、当該命令サイクル期間中に出力する前記既定パターン列を識別する前記既定パターン識別情報を格納する試験パターンメモリ段階と、一の命令を実行する場合において、前記一の命令に対応付けて前記試験パターンメモリに格納された前記試験パターン列又は前記既定パターン識別情報を読み出す試験パターンメモリ読出段階と、前記試験パターンメモリ読出段階において前記既定パターン識別情報を読み出した場合に、当該既定パターン識別情報に対応付けて前記既定パターンメモリ段階において格納された前記既定パターン列を読み出す既定パターン読出段階と、前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記試験パターンメモリ読出段階において読み出した前記試験パターン列、又は、前記既定パターン読出段階において読み出した前記既定パターン列を前記被試験デバイスの端子に対して出力する試験パターン出力段階とを備える試験方法を提供する。【００１３】
本発明の第４の形態によると、被試験デバイスを試験装置により試験する試験方法であって、命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行段階と、命令サイクル期間中に被試験デバイスの端子から順次出力される複数の出力パターンと順次比較されるべき複数の期待値パターンからなる期待値パターン列のうち予め設定された既定パターン列を、当該既定パターン列を識別する既定パターン識別情報に対応付けて格納する既定パターンメモリ段階と、各命令に対応付けて、当該命令を実行する命令サイクル期間中に前記複数の出力パターンと比較されるべき前記期待値パターン列、又は、当該命令サイクル期間中に前記複数の出力パターンと比較されるべき前記既定パターン列を識別する前記既定パターン識別情報を格納する期待値パターンメモリ段階と、一の命令を実行する場合において、前記一の命令に対応付けて前記期待値パターンメモリ段階において格納された前記期待値パターン列又は前記既定パターン識別情報を読み出す期待値パターンメモリ読出段階と、前記期待値パターン読出段階において前記既定パターン識別情報を読み出した場合に、当該既定パターン識別情報に対応付けて前記既定パターンメモリに格納された前記既定パターン列を読み出す既定パターン読出段階と、前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記期待値パターンメモリ読出段階において読み出した前記期待値パターン列、又は、前記既定パターン読出段階において読み出した前記既定パターン列と、前記被試験デバイスの端子から出力される複数の前記出力パターンからなる出力パターン列とを比較する期待値比較段階とを備える試験方法を提供する。【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１５】
本発明によれば、試験プログラムを効率よく圧縮して記憶する試験装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態に係る試験装置１０の構成を示す。
【図２】本発明の実施形態に係るシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の構成を示す。
【図３】本発明の実施形態に係るパターン形式情報の一例を示す。
【図４】本発明の実施形態に係る試験プログラムの一例を示す。
【図５】本発明の実施形態に係る試験プログラムの圧縮形式を示す。図５Ａは圧縮前の試験プログラム、図５Ｂは圧縮後の試験プログラムである。
【図６】本発明の実施形態の変形例に係るパターン形式情報の一例を示す。
【図７】従来の試験プログラムの圧縮形式を示す。
【符号の説明】
【００１７】
１０  試験装置
１００  ＤＵＴ
１０２  メインメモリ
１０４  命令メモリ
１０６  試験パターンメモリ
１０８  期待値パターンメモリ
１１０  デジタルキャプチャメモリ
１１２  セントラルパターン制御部
１１４  パターンリストメモリ
１１６  ベクタ生成制御部
１１８  既定パターンメモリ
１２０  セントラルキャプチャ制御部
１２２  パターンリザルトメモリ
１３０  チャネルブロック
１４０  チャネルパターン生成部
１４２  シーケンシャルパターン生成部
１４４  フォーマット制御部
１４６  シーケンシャルパターン生成部
１４８  ハント・コンペア部
１５０  フェイルキャプチャ制御部
１５２  フェイルキャプチャメモリ
１６０  タイミング生成部
１７０  ドライバ
１８０  コンパレータ
２００  パターンメモリ読出部
２１０  既定パターン読出部
２２０  パターン選択部
６００ａ〜ｂ  パターン形式情報
６１０  パターン識別情報
６２０  パターン列
【発明を実施するための最良の形態】
【００１８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００１９】
図１は、本実施形態に係る試験装置１０の構成を示す。試験装置１０は、１又は複数の端子を備えるＤＵＴ１００を試験する試験装置であり、メインメモリ１０２と、セントラルパターン制御部１１２と、複数のチャネルブロック１３０とを備える。【００２０】
メインメモリ１０２は、ＤＵＴ１００の試験プログラムを格納し、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。メインメモリ１０２は、命令メモリ１０４と、複数の試験パターンメモリ１０６と、複数の期待値パターンメモリ１０８と、デジタルキャプチャメモリ１１０とを有する。【００２１】
命令メモリ１０４は、試験プログラムに含まれる各命令を格納する。複数の試験パターンメモリ１０６のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる試験パターン列を各端子毎に格納する。ここで試験パターン列は、命令サイクル期間中にＤＵＴ１００の端子に対して順次出力するべき複数の試験パターンを含む。例えば、試験装置１０が１命令サイクル当たり３２ビットの信号を発生しＤＵＴ１００に対して出力する場合、試験パターンメモリ１０６は、各命令に対応付けて、１命令サイクル期間中に出力する３２ビットの信号に対応する３２個の試験パターンからなる試験パターン列を格納する。【００２２】
複数の期待値パターンメモリ１０８のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる期待値パターン列を各端子毎に格納する。ここで、期待値パターン列は、命令サイクル期間中にＤＵＴ１００の端子から順次出力される複数の出力パターンと順次比較されるべき複数の期待値パターンを含む。デジタルキャプチャメモリ１１０は、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。【００２３】
以上において、命令メモリ１０４、複数の試験パターンメモリ１０６、複数の期待値パターンメモリ１０８、及び／又はデジタルキャプチャメモリ１１０は、メインメモリ１０２を構成する別個のメモリモジュールに分割して設けられてもよく、同一のメモリモジュール内の異なる記憶領域として設けられてもよい。【００２４】
セントラルパターン制御部１１２は、メインメモリ１０２及び複数のチャネルブロック１３０に接続され、ＤＵＴ１００の各端子に共通の処理を行う。セントラルパターン制御部１１２は、パターンリストメモリ１１４と、ベクタ生成制御部１１６と、セントラルキャプチャ制御部１２０と、パターンリザルトメモリ１２２とを有する。【００２５】
パターンリストメモリ１１４は、試験プログラムのメインルーチンや各サブルーチンのそれぞれについて、命令メモリ１０４における当該ルーチンの開始／終了アドレス、試験パターンメモリ１０６における試験パターンの開始アドレス、期待値パターンメモリ１０８における期待値パターンの開始アドレス等を格納する。ベクタ生成制御部１１６は本発明に係る命令実行部の一例であり、命令サイクル毎に、ＤＵＴ１００の試験プログラムに含まれる命令を順次実行する。より具体的には、ベクタ生成制御部１１６は、各ルーチン毎に、開始アドレスから終了アドレスまでの各命令をパターンリストメモリ１１４から順次読み出して、順次実行する。【００２６】
セントラルキャプチャ制御部１２０は、ＤＵＴ１００の各端子毎の良否判定結果を各チャネルブロック１３０から受けて、各ルーチン毎のＤＵＴ１００の良否判定結果を集計する。パターンリザルトメモリ１２２は、各ルーチン毎のＤＵＴ１００の良否判定結果を格納する。【００２７】
複数のチャネルブロック１３０のそれぞれは、ＤＵＴ１００の各端子に対応して設けられる。各チャネルブロック１３０は、チャネルパターン生成部１４０と、タイミング生成部１６０と、ドライバ１７０と、コンパレータ１８０とを有する。【００２８】
チャネルパターン生成部１４０は、当該端子の試験に用いる試験パターン列又は期待値パターン列を生成し、ＤＵＴ１００の出力パターン列及び期待値パターン列の比較を行う。チャネルパターン生成部１４０は、既定パターンメモリ１１８と、シーケンシャルパターン生成部１４２と、フォーマット制御部１４４と、シーケンシャルパターン生成部１４６と、ハント・コンペア部１４８と、フェイルキャプチャ制御部１５０と、フェイルキャプチャメモリ１５２とを含む。【００２９】
既定パターンメモリ１１８は、試験パターン列及び／又は期待値パターン列（以下「パターン列」と総称する。）のうち予め設定された既定パターン列を、当該既定パターン列を識別する既定パターン識別情報に対応付けて格納する。ここで、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、既定パターン列と同一のパターン列については、当該パターン列自体に代えて、当該既定パターン列の既定パターン識別情報を格納する。【００３０】
シーケンシャルパターン生成部１４２は、実行するルーチンに対応して出力すべき試験パターン列の開始アドレスを、ベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４２は、各命令サイクルに対応して当該開始アドレスから順に試験パターンメモリ１０６から試験パターン列を読み出して、順次フォーマット制御部１４４へ出力する。フォーマット制御部１４４は、ドライバ１７０と共に本発明に係る試験パターン出力部として機能し、試験パターン列を、ドライバ１７０を制御するためのフォーマットに変換する。【００３１】
シーケンシャルパターン生成部１４６は、実行するルーチンに対応して、期待値パターン列の開始アドレスをベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４６は、各命令サイクルに対応して当該開始アドレスから順に期待値パターンメモリ１０８から期待値パターンを読み出して、順次ハント・コンペア部１４８及びフェイルキャプチャ制御部１５０へ出力する。ハント・コンペア部１４８は、本発明に係る期待値比較部の一例であり、コンパレータ１８０を介してＤＵＴ１００が出力した出力パターン列を入力し、期待値パターン列と比較する。ここでハント・コンペア部１４８は、ＤＵＴ１００から出力されるタイミングが不定の出力パターン列については、ＤＵＴ１００から特定のヘッダパターンが出力されたことを条件として期待値パターン列との比較を開始するハント機能を有してよい。【００３２】
フェイルキャプチャ制御部１５０は、ＤＵＴ１００の出力パターン列及び期待値パターン列の一致／不一致の情報をハント・コンペア部１４８から受けて、当該端子についてのＤＵＴ１００の良否判定結果を生成する。フェイルキャプチャメモリ１５２は、ハント・コンペア部１４８によるハント処理の結果や期待値と不一致となった出力パターンの値等を含むフェイル情報を格納する。【００３３】
タイミング生成部１６０は、ドライバ１７０が試験パターン列内の各試験パターンを出力するタイミング、及び、コンパレータ１８０がＤＵＴ１００の出力パターンを取り込むタイミングを生成する。ドライバ１７０は、フォーマット制御部１４４と共に本発明に係る試験パターン出力部として機能し、タイミング生成部１６０により指定されたタイミングにおいて、チャネルパターン生成部１４０内のフォーマット制御部１４４により出力される各試験パターンをＤＵＴ１００へ出力する。コンパレータ１８０は、タイミング生成部１６０により指定されたタイミングにおいて、ＤＵＴ１００の端子から出力された出力パターンを取得し、チャネルブロック１３０内のハント・コンペア部１４８及びデジタルキャプチャメモリ１１０へ供給する。【００３４】
図２は、本実施形態に係るシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の構成を示す。
シーケンシャルパターン生成部１４２は、パターンメモリ読出部２００と、既定パターン読出部２１０と、パターン選択部２２０とを含む。パターンメモリ読出部２００は、本発明に係る試験パターンメモリ読出部の一例であり、試験装置１０が一の命令を実行する場合において、当該一の命令に対応付けて試験パターンメモリ１０６に格納された試験パターン列又は既定パターン識別情報を読み出す。既定パターン読出部２１０は、パターンメモリ読出部２００が既定パターン識別情報を読み出した場合に、当該既定パターン識別情報に対応付けて既定パターンメモリ１１８に格納された既定パターン列を読み出す。これにより既定パターン読出部２１０は、既定パターン識別情報を対応する既定パターン列に変換する。【００３５】
パターン選択部２２０は、当該一の命令を実行する命令サイクル期間中に、当該一の命令に対応してパターンメモリ読出部２００が試験パターンメモリ１０６から読み出した試験パターン列、又は、既定パターン読出部２１０が既定パターンメモリ１１８から読み出した既定パターン列を選択し、フォーマット制御部１４４へ出力する。より具体的には、パターン選択部２２０は、当該一の命令に対応付けて試験パターン列又は既定パターン識別情報のいずれが試験パターンメモリ１０６から読み出されたかを判別し、試験パターン列が読み出された場合にはパターンメモリ読出部２００から出力された当該試験パターン列をフォーマット制御部１４４へ出力する。一方、既定パターン識別情報が読み出された場合には、既定パターン読出部２１０から出力された既定パターン列をフォーマット制御部１４４へ出力する。これを受けて、本発明に係る試験パターン出力部の一例であるフォーマット制御部１４４及びドライバ１７０は、パターン選択部２２０により選択された試験パターン列又は既定パターン列を、ドライバ１７０に接続されたＤＵＴ１００の端子に対して出力する。【００３６】
シーケンシャルパターン生成部１４６は、シーケンシャルパターン生成部１４２と同様の構成を採るため、以下相違点を除き説明を省略する。シーケンシャルパターン生成部１４６内のパターンメモリ読出部２００は、本発明に係る期待値パターンメモリ読出部の一例であり、試験装置１０が一の命令を実行する場合において、当該一の命令に対応付けて期待値パターンメモリ１０８に格納された期待値パターン列又は既定パターン識別情報を読み出す。既定パターン読出部２１０は、シーケンシャルパターン生成部１４２内の既定パターン読出部２１０と同様にして、パターンメモリ読出部２００が既定パターン識別情報を読み出した場合に、当該既定パターン識別情報に対応する既定パターン列に変換する。
パターン選択部２２０は、シーケンシャルパターン生成部１４２内のパターン選択部２２０と同様にして、当該一の命令を実行する命令サイクル期間中に、当該一の命令に対応してパターンメモリ読出部２００が期待値パターンメモリ１０８から読み出した期待値パターン列、又は、既定パターン読出部２１０が既定パターンメモリ１１８から読み出した既定パターン列を選択し、フォーマット制御部１４４へ出力する。これを受けて、本発明に係る期待値比較部の一例であるハント・コンペア部１４８は、パターン選択部２２０により選択された期待値パターン列又は既定パターン列と、ＤＵＴ１００の端子から出力される複数の出力パターンからなる出力パターン列とを比較する。【００３７】
なお、チャネルパターン生成部１４０は、以上に示したシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６を別個に設ける構成に代えて、シーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の機能を有する共通のシーケンシャルパターン生成部を備える構成を採ってもよい。【００３８】
図３は、本実施形態に係るパターン形式情報の一例を示す。本実施形態において、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、パターン列又は既定パターン識別情報のいずれが格納されているかを判別可能とすることを目的として、試験パターン形式情報及び／又は期待値パターン形式情報（以下「パターン形式情報」と総称する。）を各命令に対応付けて格納する。以下、パターン形式情報のコード形式の一例を、図３を用いて説明する。【００３９】
本実施形態に係るパターン形式情報の第０ビットは、１命令サイクル期間中に使用するパターン列のベクタ長を指定するベクタ長情報として用いられる。ここで、本実施形態に係る試験装置１０は、１命令サイクル期間中に使用するパターン列のベクタ長が異なる複数の動作モードを備える。一例として試験装置１０は、例えば３２パターンからなる試験パターン列又は期待値パターン列を用いて試験を行う第１動作モード（ハイスピードモード）と、ハイスピードモードと比較し少数の、例えば１パターンからなる試験パターン列又は期待値パターン列を用いて試験を行う第２動作モード（ロースピードモード）とを備える。そして、ベクタ長情報は、当該パターン形式情報に対応するパターン列を、第１動作モード又は第２動作モードのいずれのパターン列として扱うかを指定する。【００４０】
第１動作モード（第０ビットが"０"）において、パターン形式情報は、予め定められた特定値（第１−３ビットが"０００"）の場合にパターン列を格納していることを識別する。この場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、命令に対応付けて、当該パターン形式情報と共に、第１動作モードのパターン列、すなわち３２パターンからなるパターン列を格納する。【００４１】
また、第１動作モードにおいて、パターン形式情報は、特定値でない場合（第１−３ビットが"００１"から"１１１"）に既定パターン識別情報として用いられる。この場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、命令に対応付けて当該パターン形式情報を格納し、パターン列は付加されない。【００４２】
第１動作モードにおいて、試験装置１０は、以下の動作を行う。まず、パターンメモリ読出部２００は、一の命令を実行する場合において、試験パターンメモリ１０６又は期待値パターンメモリ１０８からパターン形式情報を読み出し、パターン形式情報が特定値（第０−３ビットが"００００"）である場合にパターン列を更に読み出す。次に、既定パターン読出部２１０は、パターン形式情報が特定値でない場合に、当該パターン形式情報に対応付けて既定パターンメモリ１１８に格納された既定パターン列を読み出す。そして、パターン選択部２２０は、パターン形式情報が特定値である場合にパターンメモリ読出部２００が出力したパターン列を選択し、パターン形式情報が特定値でない場合に既定パターン読出部２１０が出力した既定パターン列を選択する。【００４３】
一方、第２動作モード（第０ビットが"１"）において、パターン形式情報は、予め定められた特定値（第１−３ビットが"０００"、及び"１１１"）の場合に、パターン列を格納していることを識別する。第１−３ビットが"０００"の場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、連続する１６命令サイクル期間中に実行される１６命令に対応付けて、当該パターン形式情報と共に、第２動作モードのパターン列、すなわち命令当たり１パターンからなるパターン列を格納する。また、第１−３ビットが"１１１"の場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、第４−７ビットにより指定されるパターン数に相当する命令サイクル期間中に実行されるパターン数分の命令に対応付けて、当該パターン形式情報と共に、パターン数分の長さを有する第２動作モードのパターン列を格納する。試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、この第４−７ビットを変えることにより、１つのパターン形式情報に対応して可変長のパターンを格納することができる。【００４４】
また、第２動作モードにおいて、パターン形式情報は、特定値でない場合（第１−３ビットが"００１"から"１１０"）に既定パターン識別情報として用いられる。この場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、命令に対応付けて当該パターン形式情報を格納し、パターン列は付加されない。【００４５】
第２動作モードにおいて、試験装置１０は、以下の動作を行う。まず、パターンメモリ読出部２００は、一の命令を実行する場合において、試験パターンメモリ１０６又は期待値パターンメモリ１０８からパターン形式情報を読み出し、パターン形式情報が特定値（第０−３ビットが"１０００"又は"１１１１"）である場合にパターン列を更に読み出す。次に、既定パターン読出部２１０は、パターン形式情報が特定値でない場合に、当該パターン形式情報に対応付けて既定パターンメモリ１１８に格納された既定パターン列を読み出す。そして、パターン選択部２２０は、パターン形式情報が特定値である場合にパターンメモリ読出部２００が出力したパターン列を選択し、パターン形式情報が特定値でない場合に既定パターン読出部２１０が出力した既定パターン列を選択する。第２動作モードにおいては、当該一の命令から複数の命令サイクル期間の間に渡って、選択されたパターン列の各パターンが順次用いられる。【００４６】
図４は、本実施形態に係る試験プログラムの一例を示す。図４に例示した試験プログラムは、順次実行されるべき複数の命令と、各命令及び各端子（ＣＨ１からＣＨ４）に対応付けて当該命令を実行する命令サイクル期間中にＤＵＴ１００へ出力される試験パターン列とを含む。命令メモリ１０４は、図４に示した各命令を格納する。また、複数の試験パターンメモリ１０６のそれぞれは、各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する試験パターン列、又は、当該命令サイクル期間中に出力する既定パターン列を識別する既定パターン識別情報として用いられるパターン形式情報を格納する。【００４７】
例えば、第１行目の命令"ＮＯＰ"に対応付けて、端子ＣＨ１の試験パターンメモリ１０６は試験パターン列{011...110}を格納し、端子ＣＨ２の試験パターンメモリ１０６は試験パターン列{000...110}を格納し、端子ＣＨ３の試験パターンメモリ１０６は試験パターン列{011...000}を格納し、端子ＣＨ４の試験パターンメモリ１０６は試験パターン列{001...110}を格納する。より具体的には、試験パターンメモリ１０６は、これらの試験パターン列を、特定値（第０−３ビットが"００００"）のパターン形式情報及び当該パターン形式情報に付加されたパターン列との組として格納する。【００４８】
また例えば、第３行目の命令"ＩＤＸＩ  １００"に対応付けて、端子ＣＨ１及び端子ＣＨ２の試験パターンメモリ１０６は特定値以外のパターン形式情報ＣＯＤＥＨ１（第０−３ビットが"０００１"）を、端子ＣＨ３の試験パターンメモリ１０６は特定値以外のパターン形式情報ＣＯＤＥＨ２（第０−３ビットが"００１０"）を、端子ＣＨ４の試験パターンメモリ１０６は特定値以外のパターン形式情報ＣＯＤＥＨ３（第０−３ビットが"００１１"）をそれぞれ格納する。このように、複数の試験パターンメモリ１０６は、同一の命令に対応付けて、各端子毎に異なる既定パターン識別情報を格納することができる。【００４９】
また例えば、第９行目の命令"ＮＯＰ"に対応付けて、端子ＣＨ１の試験パターンメモリ１０６は特定値以外のパターン形式情報ＣＯＤＥＨ１を、端子ＣＨ２から４は特定値のパターン形式情報及び試験パターン列を格納する。【００５０】
以上に示した試験プログラムの格納形式によれば、同一の命令に対応して、データ量の大きい試験パターン列自体を格納するか、又は、既定パターン識別情報に置き換えて格納するかを各端子毎に独立に定めることができ、試験プログラムのデータ量をより効率良く低減することができる。【００５１】
より具体的には、ＤＵＴ１００の第１端子に対応する第１の試験パターンメモリ１０６が一の命令に対応付けて一の試験パターン列を格納し、ＤＵＴ１００の第２端子に対応する第２の試験パターンメモリ１０６が当該一の命令に対応付けて一の既定パターン識別情報を含むパターン形式情報を格納してもよい。そしてこの場合、ＤＵＴ１００の第１端子に対応する第１のパターンメモリ読出部２００は、当該一の命令に対応付けて第１の試験パターンメモリ１０６に格納された特定値のパターン形式情報及び一の試験パターン列を読み出す。一方、第２端子に対応する第２のパターンメモリ読出部２００は、当該一の命令に対応付けて第２の試験パターンメモリ１０６に格納された、特定値でない一のパターン形式情報を読み出す。【００５２】
次に、第２端子に対応する第２の既定パターン読出部２１０は、特定値でない一のパターン形式情報に対応付けて既定パターンメモリ１１８に格納された、一の既定パターン列を読み出す。そして、第１端子に対応する第１のチャネルパターン生成部１４０及びドライバ１７０は、当該一の命令を実行する一の命令サイクル期間中に、第１の試験パターンメモリ１０６から読み出された一の試験パターン列を第１端子に対して出力する。一方、第２端子に対応する第２のフォーマット制御部１４４及びドライバ１７０は、当該一の命令サイクル期間中に、第２の既定パターン読出部２１０により読み出された一の既定パターン列を第２端子に対して出力する。【００５３】
以上に示した試験装置１０によれば、同一命令に対応して、各試験パターンメモリ１０６に対して試験パターン列又は既定パターン識別情報を指定するパターン形式情報を各端子毎に独立に格納することができ、試験プログラムを圧縮する可能性を高めることができる。【００５４】
なお、図４においては試験パターンメモリ１０６に試験パターン列を格納する場合を例として説明したが、期待値パターンメモリ１０８に期待値パターン列を格納する場合についても同様であるため説明を省略する。【００５５】
図５は、本実施形態に係る試験プログラムの圧縮形式を示す。
図５Ａは圧縮前の試験プログラムである。本試験プログラムは、第１−２行目、及び第２８−３０行目において、試験装置１０を、第１動作モード（ハイスピードモード）で動作させ、命令サイクル当たり３２パターンからなる試験パターン列を出力させる。また、第３―２７行目において、試験装置１０を、第２動作モード（ロースピードモード）で動作させ、命令サイクル当たり１パターンを出力させる。【００５６】
図５Ｂは圧縮後の試験プログラムである。本試験プログラムにおいて、圧縮前の試験パターン列{VA1...VA32}は、既定パターン識別情報"Ｈ１"に対応する既定パターン列として既定パターンメモリ１１８に格納される。そして、圧縮前の試験パターン列{VA1...VA32}は、既定パターン識別情報"Ｈ１"を指定するパターン形式情報ＣＯＤＥＨ１に置換されて試験パターンメモリ１０６に格納される。同様にして、圧縮前の試験パターン列{VB1...VB32}、{VD1...VD32}、及び{VE1...VE32}は既定パターン識別情報"Ｈ２"、"Ｈ４"、及び"Ｈ５"を指定するパターン形式情報ＣＯＤＥＨ２、ＣＯＤＥＨ４、及びＣＯＤＥＨ５に置換されて試験パターンメモリ１０６に格納される。【００５７】
また、第２動作モードの連続する１６命令に対応して順次出力される試験パターン列{SA1...SA16}は、既定パターン識別情報"Ｌ１"に対応する第２動作モードの既定パターン列として既定パターンメモリ１１８に格納される。
また、圧縮前の試験パターン列{VX1...VX32}は、特定値（第１−４ビットが"００００"）のパターン形式情報ＣＯＤＥＨ０と、当該試験パターン列との組として試験パターンメモリ１０６に格納される。同様に、圧縮前の試験パターン列{SA17...SA25}は、特定値（第１−４ビットが"１１１１"、かつ、第５−８ビットが"９"）のパターン形式情報ＣＯＤＥＬ７と、パターン数が９の試験パターン列{SA17...SA25}の組として試験パターンメモリ１０６に格納される。【００５８】
以上に示した試験プログラムの圧縮方式によれば、試験装置１０は、頻出する試験パターン列を既定パターン列として既定パターンメモリ１１８に格納しておくことにより、試験プログラムに含まれる多くの試験パターン列を、当該既定パターン列を指定するパターン形式情報に置換することができ、試験プログラムのサイズを効率良く低減することができる。【００５９】
なお、図５においては試験パターンメモリ１０６に試験パターン列を格納する場合を例として説明したが、期待値パターンメモリ１０８に期待値パターン列を格納する場合についても同様であるため説明を省略する。【００６０】
図６は、本実施形態の変形例に係るパターン形式情報の一例を示す。
本変形例に係る試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、各命令に対応付けて、既定パターン識別情報又はパターン列のいずれを格納しているかを識別するパターン形式情報６００と、パターン識別情報６１０及びパターン列６２０のいずれかを含む試験パターンデータとを格納する。一例としてパターン形式情報６００は１ビットであり、"０"の場合には当該命令に対応付けてパターン識別情報６１０を格納していることを識別する。この場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、当該命令に対応付けて、当該パターン形式情報６００ａと、パターン識別情報６１０を含む試験パターンデータとの組を格納する。一方、パターン形式情報６００が"１"の場合には、当該命令に対応付けてパターン列６２０を格納していることを識別する。この場合、試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８は、当該命令に対応付けて、当該パターン形式情報６００ｂと、パターン列６２０を含む試験パターンデータとの組を格納する。【００６１】
本変形例に係るパターン形式情報を用いる試験装置１０は、以下の点を除き図１から５に示した試験装置１０と同様の機能及び構成を採る。本変形例に係るパターンメモリ読出部２００は、一の命令を実行する場合において、当該一の命令に対応付けて試験パターンメモリ１０６に格納された、試験パターン形式情報及び試験パターンデータを読み出す。そして、既定パターン読出部２１０は、試験パターン形式情報が、既定パターン識別情報を格納していることを示す情報であった場合に、試験パターンデータに含まれる既定パターン識別情報に対応付けて既定パターンメモリ１１８に格納された既定パターン列を読み出す。以下、試験装置１０は、図１から５に示した試験装置１０と同様にして、試験パターン列又は既定パターン列をＤＵＴ１００へ出力する。【００６２】
なお、本変形例に係るパターン形式情報は、第１動作モード及び第２動作モードの一方を指定する情報を含まないが、パターン形式情報６００のビット数を増やして当該情報を含めるか、パターン識別情報６１０又はパターン列６２０中に当該情報を含めてもよい。
また、図６においては試験パターンメモリ１０６に試験パターン列を格納する場合を例として説明したが、期待値パターンメモリ１０８に期待値パターン列を格納する場合についても同様であるため説明を省略する。【００６３】
以上に示した通り、本実施形態に係る試験装置１０によれば、同一命令について複数の試験パターンメモリ１０６及び／又は複数の期待値パターンメモリ１０８に格納されるパターン列を、ＤＵＴ１００の各端子毎に独立に圧縮することができ、試験プログラムの圧縮効率を高めることができる。また、試験プログラムを効率良く圧縮する結果、命令当たりに試験パターンメモリ１０６及び／又は期待値パターンメモリ１０８から読み出す平均データ量を低減することができ、メインメモリ１０２の要求スループットを比較的低く抑えることができる。【００６４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００６５】
本発明によれば、試験プログラムを効率よく圧縮して記憶する試験装置を提供することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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