(57)【特許請求の範囲】
【請求項１】
帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段、および、オフセット加算回路を備え、
前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、
前記変化点検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記データ検出用位相可変タイミング信号発生回路に対して前記オフセット加算回路を介して該制御信号を供給することを特徴とするクロック復元回路。
【請求項２】
帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段、および、オフセット減算回路を備え、
前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、
前記データ検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記変化点検出用位相可変タイミング信号発生回路に対して前記オフセット減算回路を介して該制御信号を供給することを特徴とするクロック復元回路。
【請求項３】
帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段、および、遅延回路を備え、
前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、
前記データ検出用位相可変タイミング信号発生回の出力を前記遅延回路を介して出力してデータ検出を行うことを特徴とするクロック復元回路。
【請求項４】
帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段を備え、
前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、
前記データ検出用位相可変タイミング信号発生回路から出力されるクロックは、複数のデータ検出ユニットでそれぞれ入力信号のデータを検出するために用いられる複数のデータ検出ユニット制御信号を含み、且つ、前記変化点検出用位相可変タイミング信号発生回路から出力されるクロックは、複数の変化点検出ユニットでそれぞれ入力信号のデータの変化点を検出するために用いられる複数の変化点検出ユニット制御信号を含み、該各データ検出ユニットは該各変化点検出ユニットとインターリーブ動作を行うことを特徴とするクロック復元回路。
【請求項５】
帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段、および、オフセット加算回路を備え、
前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、
前記変化点検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記データ検出用位相可変タイミング信号発生回路に対して前記オフセット加算回路を介して該制御信号を供給することを特徴とするクロック復元回路。
【請求項６】
帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段、および、オフセット減算回路を備え、
前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、
前記データ検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記変化点検出用位相可変タイミング信号発生回路に対して前記オフセット減算回路を介して該制御信号を供給することを特徴とするクロック復元回路。
【請求項７】
帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段、および、遅延回路を備え、
前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、
前記データ検出用位相可変タイミング信号発生回の出力を前記遅延回路を介して出力してデータ検出を行うことを特徴とするクロック復元回路。
【請求項８】
帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段を備え、
前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、
前記データ検出用位相可変タイミング信号発生回路から出力されるクロックは、複数のデータ検出ユニットでそれぞれ入力信号のデータを検出するために用いられる複数のデータ検出ユニット制御信号を含み、且つ、前記変化点検出用位相可変タイミング信号発生回路から出力されるクロックは、複数の変化点検出ユニットでそれぞれ入力信号のデータの変化点を検出するために用いられる複数の変化点検出ユニット制御信号を含み、該各データ検出ユニットは該各変化点検出ユニットとインターリーブ動作を行うことを特徴とするクロック復元回路。
【請求項９】
請求項１〜８のいずれか１項に記載のクロック復元回路において、前記位相可変タイミング信号発生手段から出力されるクロックは、前記入力信号の略中央位置よりも進んだまたは遅れた位相タイミングを有していることを特徴とするクロック復元回路。
【請求項１０】
入力信号のデータを検出および判定するデータ検出判定回路と、
該入力信号の変化点を検出および判定する変化点検出判定回路と、
該データ検出判定回路および該変化点検出判定回路からの出力を受け取って位相比較を行う位相比較回路と、
該位相比較回路の出力を受け取って前記データ検出判定回路に第１の内部クロックを供給すると共に前記変化点検出判定回路に第２の内部クロックを供給するクロック信号発生回路と、
前記第１の内部クロックと前記第２の内部クロックの位相関係を等間隔からずらす手段と、を備える受信回路であって、
前記データ検出判定回路は複数のデータ検出ユニットを備え、前記変化点検出判定回路は複数の変化点検出ユニットを備え、前記第１の内部クロックは位相の異なる複数のデータ検出ユニット制御信号を含み、且つ、前記第２の内部クロックは位相の異なる複数の変化点検出ユニット制御信号を含み、該各データ検出ユニットは該各変化点検出ユニットとインターリーブ動作を行うことを特徴とする受信回路。
【請求項１１】
請求項１０に記載の受信回路において、さらに、タイミング調整回路を備え、前記データ検出判定回路および前記変化点検出判定回路の一方に対してクロック信号発生回路の出力を供給すると共に、該データ検出判定回路および該変化点検出判定回路の他方に対して該クロック信号発生回路の出力を該タイミング調整回路を介して供給することを特徴とする受信回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うための技術に関し、特に、帰還ループ型のクロック信号発生回路を用いたクロック復元回路および受信回路に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。
【０００３】
具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサとの間（ＬＳＩ間）の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要になって来ている。
【０００４】
このような高速の信号伝送においては、伝送路の特性等により伝送される信号波形が理想的な矩形波とはならず、信号の再生を正確に行うことが困難になって来ている。そこで、高速の信号伝送においても正確な信号の再生を行うことが可能な受信回路（クロック復元回路）の提供が要望されている。
【０００５】
【従来の技術】
近年、ＬＳＩやボード間、或いは、匡体間のデータ伝送量の増加に対応するために、１ピン当たりの信号伝送速度を増大させる必要がある。これは、ピン数を増やすことによるパッケージ等のコストの増大を避けるためでもある。その結果、最近では、ＬＳＩ間の信号伝送速度が１Ｇｂｐｓを超え、将来（３年から８年程度先）には、４Ｇｂｐｓ或いは１０Ｇｂｐｓといった極めて高い値（高速の信号伝送）になることが予想されている。
【０００６】
例えば、ＬＳＩ間の信号伝送を高速化するには、送られてくる信号に対して受信回路が正確なタイミングで動作する（データの検出および判定を行う）ことが必要である。従来、このような正確なタイミングのクロック（内部クロック）を発生させるために、帰還ループ型のクロック信号発生回路（位相可変タイミング信号発生回路）を用いたクロック復元回路を信号受信回路に設ける手法が知られている。ここで、クロック復元における位相可変の重みの値は、例えば、外部からの入力クロックと内部クロックとの位相比較を行う位相比較回路から発生される。
【０００７】
図１は従来のクロック復元回路を含む受信回路の一例を概略的に示すブロック図である。図１において、参照符号１０１はデータ検出判定回路、１０２は変化点検出判定回路、１０４は位相可変タイミング信号発生回路（位相インターポレータ）、そして、１０５は位相比較回路を示している。また、参照符号ＤＩＬはデータ入力ライン、ＤＯＬはデータ出力ライン、ＤＣＬはデータ検出用クロックライン、ＢＣＬは変化点検出用クロックライン、そして、ＦＬはフィードバックラインを示している。
【０００８】
図１に示されるように、従来の受信回路（クロック復元回路）は、位相可変タイミング信号発生回路１０４に対してクロックを与え、その入力クロックに重み付き和を積分および比較することで重みの値に対応した位相のクロック（ＣＬＫｄ，ＣＬＫｂ）を発生し、データ検出用クロックＣＬＫｄをデータ検出判定回路１０１に供給すると共に、変化点検出用クロックＣＬＫｂを変化点検出判定回路１０２に供給するようになっている。
【０００９】
位相比較回路１０５は、入力されたデータ検出判定回路１０１および変化点検出判定回路１０２の出力を比較処理して、フィードバックラインＦＬを介してフィードバック信号（制御信号）を位相可変タイミング信号発生回路１０４にフィードバックする。
ここで、クロック復元回路（クロックリカバリー回路）は、入力信号からデータ検出用のクロックを復元する点に注目して与えた名称であり、また、受信回路は、復元されたクロックを用いてデータ検出判定回路が入力信号のデータを検出および判定して出力する点に注目して与えたものである。
【００１０】
図２は図１の受信回路における位相可変タイミング信号発生回路１０４の一例を示すブロック回路図であり、図３は図２の位相可変タイミング信号発生回路の動作を説明するための波形図である。図２において、参照符号１０４ａ，１０４ｂはミキサー回路（位相ミキサー）、１０４ｃはコンパレータ、そして、１０４ｄはディジタル・アナログ変換器（Ｄ／Ａコンバータ：Digital to Analog Converter）を示している。
【００１１】
ミキサー回路１０４ａおよび１０４ｂは、それぞれクロックφ０，φ０ｂおよびφ１，φ１ｂ、並びに、Ｄ／Ａコンバータ１０４ｄの出力を受け取って、重み（Ｄ／Ａコンバータ１０４ｄの出力）を各クロックに与えることにより、各クロックの中間の位相を有するクロックθ（θｂ）を、コンパレータ１０４ｃを介して出力する。なお、重みは、位相比較回路１０５の出力である制御信号により与えられる。
【００１２】
具体的に、図３に示されるように、φ０＝ｓｉｎ（ｔ），φ１＝ｃｏｓ（ｔ）とすると、例えば、φ０に（１−ｘ）の重み付けがされ、また、φ１に（ｘ）の重み付けがされて、合成された信号θは、θ＝（１−ｘ）・ｓｉｎ（ｔ）＋ｘ・ｃｏｓ（ｔ）となる。
図４は図１の受信回路における各信号のタイミング関係を示す図である。
【００１３】
上述した位相可変タイミング信号発生回路１０４により、入力信号の１ビットパルス幅に対して１／２のパルス幅を有するクロックを信号再生用信号（データ検出用クロックＣＬＫｄ）および変化点検出用信号（変化点検出用クロックＣＬＫｂ）が生成され、それぞれデータ検出判定回路１０１および変化点検出判定回路１０２に供給される。ここで、データ検出用クロックＣＬＫｄおよび変化点検出用クロックＣＬＫｂの立ち上がりエッジは等間隔の位相関係にあり、変化点検出用クロックＣＬＫｂの立ち上がりタイミングが変化点に位置すると、データ検出用クロックＣＬＫｄの立ち上がりタイミングが入力信号（データアイ）の中心位相に来るようになっている。
【００１４】
図５は従来のクロック復元回路を含む受信回路の他の例を概略的に示すブロック図であり、４−ｗａｙ×２型のインターリーブ回路として構成したものである。図５において、参照符号１１１〜１１４はデータ検出ユニット、１２１〜１２４は変化点検出ユニット、１０３は分周器、１０４は位相可変タイミング信号発生回路、そして、１０５は位相比較回路を示している。
【００１５】
図５に示されるように、従来の受信回路は、位相可変タイミング信号発生回路１０４に対して２組の差動クロック信号（φ０，φ０ｘ；φ１，φ１ｘ）を４位相の入力信号（四相クロック）として与え、その位相可変タイミング信号発生回路１０４によりそれらの入力信号の重み付き和を積分および比較し、分周器１０３を介して重みの値に対応した位相のクロック（ＣＬＫｄ，ＣＬＫｂ）を発生するようになっている。
【００１６】
クロックＣＬＫｄは、データ検出ユニット（データ検出判別回路）１１１〜１１４に与えられるもので、例えば、それぞれ９０度の位相差を有する４つのデータ検出ユニット制御信号ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4により構成される。
クロックＣＬＫｂは、変化点検出ユニット（変化点検出判定回路）１２１〜１２４に与えられるもので、例えば、それぞれ９０度の位相差を有する４つの変化点検出ユニット制御信号ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4により構成される。なお、各データ検出ユニット制御信号ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4と各変化点検出ユニット制御信号ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4とは、それぞれ４５度の位相差を有している。
【００１７】
従って、例えば、入力データラインＤＩＬに対して２．５Ｇ［ｂｐｓ］の速度でデータが供給される場合、各データ検出ユニット１１１〜１１４および変化点検出ユニット１２１〜１２４は、それぞれ６２５ＭＨｚのクロックでインターレース動作を行うことになる。
データ検出ユニット１１１〜１１４は、例えば、それぞれ６２５ＭＨｚのクロック（データ検出ユニット制御信号ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4）により駆動され、入力データラインＤＩＬに供給された入力信号のデータを検出および判定し、受信データ（再生信号）として出力する。また、データ検出ユニット１１１〜１１４の出力は、位相比較回路１０５にも供給されるようになっている。
【００１８】
同様に、変化点検出ユニット１２１〜１２４は、例えば、それぞれ６２５ＭＨｚのクロック（変化点検出ユニット制御信号ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4）により駆動され、入力データラインＤＩＬに供給された入力信号のデータの変化点を検出および判定して位相比較回路１０５に供給する。
位相比較回路１０５は、入力されたデータ検出ユニット１１１〜１１４および変化点検出ユニット１２１〜１２４の出力を比較処理して、フィードバックラインＦＬを介してフィードバック信号を位相可変タイミング信号発生回路１０４に供給（フィードバック）する。
【００１９】
図６は図５の受信回路における位相可変タイミング信号発生回路の一例を示すブロック回路図であり、図７は図６の位相可変タイミング信号発生回路における各信号のタイミングを示す図である。
図６および図７に示されるように、位相可変タイミング信号発生回路１０４は、ミキサー回路（位相ミキサー）１４１，１４２、ディジタル・アナログ変換器（Ｄ／Ａコンバータ）１４３、および、コンパレータ１４４，１４５を備えている。ミキサー回路１４１および１４２は、それぞれクロック信号（四相クロック）φ０，φ０ｘ；φ１，φ１ｘおよびＤ／Ａコンバータ１４３の出力を受け取って、重み（Ｄ／Ａコンバータ１４３の出力）を各クロック信号に与えることにより、各クロック信号の中間の位相を有するクロックθａ，θａｘ；θｂ，θｂｘを発生し、そして、分周器１０３を介してそれぞれデータ検出用クロックＣＬＫｄ（ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4）および変化点検出用クロックＣＬＫｂ（ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4）が生成される。
【００２０】
ミキサー回路１４１および１４２は、重みを表す電流値を基に位相を制御しており、位相可変のための重みは、位相比較回路（１０５）において、データ検出ユニット１１１〜１１４および変化点検出ユニット１２１〜１２４の出力から得られるクロックをディジタル的に位相比較し、位相制御信号としてＤ／Ａコンバータ１４３に供給される。
【００２１】
Ｄ／Ａコンバータ１４３は、定電流および位相制御信号（位相比較回路１０５の出力）を受け取り、位相可変重みを電流に変換してミキサー回路１４１，１４２に供給し、この電流の変化量によりクロックＣＬＫｄ，ＣＬＫｂの位相可変が行われる。
図８は従来の受信回路における各信号のタイミングを示す図であり、入力信号と、図１におけるデータ検出判定回路１０１に供給されるデータ検出用クロックＣＬＫｄおよび変化点検出判定回路１０２に供給される変化点検出用クロックＣＬＫｂの位相関係、或いは、図５における各データ検出ユニット１１１〜１１４に供給されるデータ検出ユニット制御信号ＣＬＫd1〜ＣＬＫd4および各変化点検出ユニット１２１〜１２４に供給される変化点検出ユニット制御信号ＣＬＫb1〜ＣＬＫb4の位相関係を示すもので、それぞれ等間隔になっている。すなわち、データ検出用クロックＣＬＫｄ（ＣＬＫd1〜ＣＬＫd4）と変化点検出用クロックＣＬＫｂ（ＣＬＫb1〜ＣＬＫb4）とは、入力信号の伝送速度の１ビットに対して１／２の位相差を持たせて等間隔の位相関係になるようにされている。これにより、変化点検出用クロックＣＬＫｂが入力信号の変化点の位相にあるとき、データ検出用クロックＣＬＫｄが入力信号の中央の位相に来ることになる。
【００２２】
なお、図８において、参照符号ＣＬＫd-01は、データ検出判定回路１０１（特定のデータ検出ユニット：例えば、データ検出ユニット１１１）に供給されるデータ検出用クロックＣＬＫｄ（データ検出ユニット制御信号ＣＬＫd1）の任意の立ち上がりタイミングを示し、また、ＣＬＫd-02は、そのデータ検出用クロックＣＬＫｄ（データ検出ユニット制御信号ＣＬＫd1）の立ち上がりタイミングＣＬＫd-01の直後の立ち上がりタイミングを示している。さらに、参照符号ＣＬＫb-01は、変化点検出判定回路１０２（変化点検出ユニット１２１）に供給される変化点検出用クロックＣＬＫｂ（変化点検出ユニット制御信号ＣＬＫb1）において、データ検出用クロックＣＬＫｄ（データ検出ユニット制御信号ＣＬＫd1）の立ち上がりタイミングＣＬＫd-01およびＣＬＫd-02の間の立ち上がりタイミングを示している。
【００２３】
図９および図１０は受信回路における入力信号および変化点検出用信号のタイミングを説明するための図であり、入力信号に対する上記のデータ検出用クロックＣＬＫｄの立ち上がりタイミングＣＬＫd-01，ＣＬＫd-02および変化点検出用クロックＣＬＫｂの立ち上がりタイミングＣＬＫb-01の関係を説明するためのものである。ここで、入力信号としては、データ“１”および“０”が繰り返す場合を示している。
【００２４】
図９に示されるように、データ検出用クロックＣＬＫｄの立ち上がりタイミングＣＬＫd-01によるデータ検出判定回路１０１の出力（第１の出力結果）が“１”で、且つ、変化点検出用クロックＣＬＫｂの立ち上がりタイミングＣＬＫb-01による変化点検出判定回路１０２の出力（第２の出力結果）およびデータ検出用クロックＣＬＫｄの立ち上がりタイミングＣＬＫd-02によるデータ検出判定回路１０１の出力（第３の出力結果）が“０”の時は、入力信号に対してタイミング信号の位相が遅れていることがわかる。同様に、第１の出力結果が“０”で、且つ、第２および第３の出力結果が“１”の時も、入力信号に対してタイミング信号の位相が遅れていることになる。
【００２５】
逆に、図１０に示されるように、データ検出用クロックＣＬＫｄの立ち上がりタイミングＣＬＫd-01によるデータ検出判定回路１０１の出力（第１の出力結果）および変化点検出用クロックＣＬＫｂの立ち上がりタイミングＣＬＫb-01による変化点検出判定回路１０２の出力（第２の出力結果）が“１”で、且つ、データ検出用クロックＣＬＫｄの立ち上がりタイミングＣＬＫd-02によるデータ検出判定回路１０１の出力（第３の出力結果）が“０”の時は、入力信号に対してタイミング信号の位相が進んでいることがわかる。同様に、第１および第２の出力結果が“０”で、且つ、第３の出力結果が“１”の時も、入力信号に対してタイミング信号の位相が進んでいることになる。
【００２６】
このように、位相比較回路１０５では、第１の出力結果〜第３の出力結果により、入力信号に対してタイミング信号の位相が進んでいるか遅れているかを知ることができ、これを制御信号としてフィードバックラインＦＬを介して位相可変タイミング信号発生回路１０４にフィードバックすることで入力信号に対するタイミング信号の位相を調整するようになっている。すなわち、位相比較回路１０５は、第１の出力結果〜第３の出力結果から、入力信号に対してタイミング信号の位相が進んでいると判別される場合には、タイミング信号（可変タイミング信号発生回路１０４の出力信号）の位相を遅らせるような制御信号を可変タイミング信号発生回路１０４にフィードバックし、また、入力信号に対してタイミング信号の位相が遅れていると判別される場合には、タイミング信号の位相を進ませるような制御信号を可変タイミング信号発生回路１０４にフィードバックする。
【００２７】
以上の動作を繰り返すことにより、変化点検出用クロックＣＬＫｂ（変化点検出ユニット制御信号ＣＬＫb1〜ＣＬＫb4）のタイミングが入力信号の変化点の位相に一致するようになる。
【００２８】
【発明が解決しようとする課題】
図１１は従来の受信回路における課題を説明するための図であり、図８に対して実際の入力信号の波形を加えたものに相当する。
図９および図１０を参照して説明したようなフィードバック制御が行われて変化点検出用クロックＣＬＫｂ（変化点検出ユニット制御信号ＣＬＫb1〜ＣＬＫb4）のタイミングが入力信号の変化点の位相に一致する場合、実際の入力信号の波形は、信号伝送路の特性（周波数帯域の制限）や寄生容量等により理想的な矩形波とはならず、図１１に示されるような歪んだ波形となっているため、データ検出用クロックＣＬＫｄの立ち上がりタイミングが入力信号の中央の位相（データアイの中央）になっていると、十分な振幅でデータ検出を行えないことになる。
【００２９】
これは、例えば、信号伝送路の周波数帯域制限により、入力信号の最大振幅位置がデータアイの中央よりも遅れた位置にずれるためであり、データ検出用クロックＣＬＫｄの立ち上がりタイミングがデータアイの中央位置（入力信号の中央の位相）に在る場合には、データ検出判定回路１０１（データ検出ユニット１１１〜１１４）が十分な振幅が得られない位置で信号を検出および判定することになり、その結果、信号の再生に誤りが生じることにもなるという課題があった。
【００３０】
本発明は、上述した従来の技術が有する課題に鑑み、データ検出用クロックの位相を調整してより一層正確な信号の再生を行うことのできるクロック復元回路および受信回路の提供を目的とする。
【００３１】
【課題を解決するための手段】
本発明の第１の形態によれば、帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段、および、オフセット加算回路を備え、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、前記変化点検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記データ検出用位相可変タイミング信号発生回路に対して前記オフセット加算回路を介して該制御信号を供給することを特徴とするクロック復元回路が提供される。
本発明の第２の形態によれば、帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段、および、オフセット減算回路を備え、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、前記データ検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記変化点検出用位相可変タイミング信号発生回路に対して前記オフセット減算回路を介して該制御信号を供給することを特徴とするクロック復元回路が提供される。
本発明の第３の形態によれば、帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段、および、遅延回路を備え、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、前記データ検出用位相可変タイミング信号発生回の出力を前記遅延回路を介して出力してデータ検出を行うことを特徴とするクロック復元回路が提供される。
本発明の第４の形態によれば、帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段を備え、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、前記データ検出用位相可変タイミング信号発生回路から出力されるクロックは、複数のデータ検出ユニットでそれぞれ入力信号のデータを検出するために用いられる複数のデータ検出ユニット制御信号を含み、且つ、前記変化点検出用位相可変タイミング信号発生回路から出力されるクロックは、複数の変化点検出ユニットでそれぞれ入力信号のデータの変化点を検出するために用いられる複数の変化点検出ユニット制御信号を含み、該各データ検出ユニットは該各変化点検出ユニットとインターリーブ動作を行うことを特徴とするクロック復元回路が提供される。
【００３２】
本発明の第５の形態によれば、帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段、および、オフセット加算回路を備え、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、前記変化点検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記データ検出用位相可変タイミング信号発生回路に対して前記オフセット加算回路を介して該制御信号を供給することを特徴とするクロック復元回路が提供される。
本発明の第６の形態によれば、帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段、および、オフセット減算回路を備え、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、前記データ検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記変化点検出用位相可変タイミング信号発生回路に対して前記オフセット減算回路を介して該制御信号を供給することを特徴とするクロック復元回路が提供される。
本発明の第７の形態によれば、帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段、および、遅延回路を備え、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、前記データ検出用位相可変タイミング信号発生回の出力を前記遅延回路を介して出力してデータ検出を行うことを特徴とするクロック復元回路が提供される。
本発明の第８の形態によれば、帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段を備え、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、前記データ検出用位相可変タイミング信号発生回路から出力されるクロックは、複数のデータ検出ユニットでそれぞれ入力信号のデータを検出するために用いられる複数のデータ検出ユニット制御信号を含み、且つ、前記変化点検出用位相可変タイミング信号発生回路から出力されるクロックは、複数の変化点検出ユニットでそれぞれ入力信号のデータの変化点を検出するために用いられる複数の変化点検出ユニット制御信号を含み、該各データ検出ユニットは該各変化点検出ユニットとインターリーブ動作を行うことを特徴とするクロック復元回路が提供される。
【００３３】
本発明の第９の形態によれば、入力信号のデータを検出および判定するデータ検出判定回路と、該入力信号の変化点を検出および判定する変化点検出判定回路と、該データ検出判定回路および該変化点検出判定回路からの出力を受け取って位相比較を行う位相比較回路と、該位相比較回路の出力を受け取って前記データ検出判定回路に第１の内部クロックを供給すると共に前記変化点検出判定回路に第２の内部クロックを供給するクロック信号発生回路と、前記第１の内部クロックと前記第２の内部クロックの位相関係を等間隔からずらす手段と、を備える受信回路であって、前記データ検出判定回路は複数のデータ検出ユニットを備え、前記変化点検出判定回路は複数の変化点検出ユニットを備え、前記第１の内部クロックは位相の異なる複数のデータ検出ユニット制御信号を含み、且つ、前記第２の内部クロックは位相の異なる複数の変化点検出ユニット制御信号を含み、該各データ検出ユニットは該各変化点検出ユニットとインターリーブ動作を行うことを特徴とする受信回路が提供される。
【００３４】
図１２は本発明に係る受信回路の動作を説明するための図である。
前述した従来技術を示す図１１と本発明を示す図１２との比較から明らかなように、本発明によれば、データ検出用クロックＣＬＫｄのタイミングを入力信号の中央の位相（データアイの中央）からずらし、例えば、信号伝送路の周波数帯域制限により入力信号の最大振幅位置がデータアイの中央よりも遅れた位置に来る場合には、データ検出用クロックＣＬＫｄのタイミングを遅れた位置にずらして、帰還ループが安定した後には、十分な振幅が得られる位置でデータ検出を行うことができる。
【００３５】
すなわち、本発明に係る受信回路（クロック復元回路）によれば、データ検出用クロックＣＬＫｄのタイミングを形式的な入力信号の中央の位相（データアイの中央）から実質的に十分な信号振幅が得られる位相（位置）にずらして（調整して）より一層正確な信号の再生を可能なものとするようになっている。
【００３６】
【発明の実施の形態】
以下、本発明に係るクロック復元回路および受信回路の実施例を添付図面に従って詳述する。
図１３は本発明に係る受信回路（クロック復元回路）の第１実施例を示すブロック図である。図１３において、参照符号１はデータ検出判定回路、２は変化点検出判定回路、４１はデータ検出用位相可変タイミング信号発生回路（データ検出用位相インターポレータ）、４２は変化点検出用位相可変タイミング信号発生回路（変化点検出用位相インターポレータ）、そして、５は位相比較回路を示している。また、参照符号ＤＩＬはデータ入力ライン、ＤＯＬはデータ出力ライン、ＤＣＬはデータ検出用クロックライン、ＢＣＬは変化点検出用クロックライン、そして、ＦＬ１，ＦＬ２はフィードバックラインを示している。なお、データ検出用位相可変タイミング信号発生回路４１および変化点検出用位相可変タイミング信号発生回路４２は、クロック信号発生回路（位相可変タイミング信号発生手段）を構成している。
【００３７】
前述した従来例を示す図１と本第１実施例を示す図１３との比較から明らかなように、本第１実施例の受信回路（クロック復元回路）は、図１における位相可変タイミング信号発生回路１０４をデータ検出用位相可変タイミング信号発生回路４１および変化点検出用位相可変タイミング信号発生回路４２に分割し、それぞれフィードバックラインＦＬ１およびＦＬ２を介して位相比較回路５からの制御信号ＣＳ１およびＣＳ２を個別に供給するようになっている。ここで、データ検出用位相可変タイミング信号発生回路４１に供給される制御信号ＣＳ１および変化点検出用位相可変タイミング信号発生回路４２に供給される制御信号ＣＳ２はそれぞれ個別に制御されている。
【００３８】
すなわち、変化点検出用位相可変タイミング信号発生回路４２から出力される変化点検出用クロックＣＬＫｂは、図１で説明したのと同様に、フィードバックラインＦＬ２を介して供給される位相比較回路５からの制御信号ＣＳ２により、入力信号の変化点の位相に一致するようにフィードバック制御される。一方、データ検出用位相可変タイミング信号発生回路４１から出力されるデータ検出用クロックＣＬＫｄ’は、フィードバックラインＦＬ１を介して供給される位相比較回路５からの制御信号ＣＳ１により、実際の入力信号の波形に応じた最適なタイミング（例えば、信号伝送路の周波数帯域制限により入力信号の最大振幅位置がデータアイの中央よりも遅れた位置に来る場合には、そのデータアイの中央よりも遅れた位置）になるようにフィードバック制御される。
【００３９】
なお、受信回路（クロック復元回路）の基本的な構成は、図１で説明した従来のものと同様であり、データ検出用位相可変タイミング信号発生回路４１および変化点検出用位相可変タイミング信号発生回路４２に対してクロック（例えば、四相クロックφ０，φ０ｂ；φ１，φ１ｂ）を与え、その入力クロックに重み付き和を積分および比較することで重みの値に対応した位相のクロック（ＣＬＫｄ’，ＣＬＫｂ）を発生し、データ検出用クロックＣＬＫｄ’をデータ検出判定回路１に供給すると共に、変化点検出用クロックＣＬＫｂを変化点検出判定回路２に供給する。
【００４０】
位相比較回路５は、入力されたデータ検出判定回路１および変化点検出判定回路２の出力を比較処理して、フィードバックラインＦＬ１およびＦＬ２を介してフィードバック信号（制御信号）をデータ検出用位相可変タイミング信号発生回路４１および変化点検出用位相可変タイミング信号発生回路４２にフィードバックする。
【００４１】
このように、変化点検出用クロックＣＬＫｂを生成する変化点検出用位相可変タイミング信号発生回路４２の制御信号に対して、データ検出用クロックＣＬＫｄ’を生成するデータ検出用位相可変タイミング信号発生回路４１の制御信号を一定の割合でずらしておくことにより、変化点検出用クロックＣＬＫｂおよびデータ検出用クロックＣＬＫｄ’を等間隔以外の位相関係にすることができ、例えば、入力信号に周波数帯域制限の要因がある場合でも、入力信号の振幅が大きい位相（位置）で信号を再生することができる。
【００４２】
なお、例えば、信号伝送路が短いといった理由で入力信号に対する周波数帯域制限の要因が小さい場合には、データ検出用位相可変タイミング信号発生回路４１および変化点検出用位相可変タイミング信号発生回路４２に対して同一の制御信号を与えることで、従来と同様に変化点検出用クロックＣＬＫｂおよびデータ検出用クロックＣＬＫｄ’の位相関係を等間隔にすることも可能である。
【００４３】
図１４は本発明に係る受信回路の第２実施例を示すブロック図であり、図１５は図１４の受信回路におけるオフセット加算回路の一例を示す図である。
上述した図１３の第１実施例と図１４との比較から明らかなように、本第２実施例では、位相比較器５０からの制御信号ＣＳ（ＣＳ２）が変化点検出用位相可変タイミング信号発生回路４２に直接供給されると共に、オフセット加算回路（オフセット調整回路）６を介して制御信号ＣＳ１としてデータ検出用位相可変タイミング信号発生回路４１に供給されるようになっている。
【００４４】
図１５に示されるように、オフセット加算回路６は、入力ＩＮＡに制御信号ＣＳ（ＣＳ２）を受け取ると共に、入力ＩＮＢにオフセット加算値ＯＡＶを受け取る加算器として構成され、出力ＯＵＴ（ＣＳ１）として、ＯＵＴ＝ＩＮＡ＋ＩＮＢが出力されるようになっている。このとき、変化点検出判定回路２、位相比較回路５０、変化点検出用位相可変タイミング信号発生回路４２のフィードバック・ループは、入力信号の変化点の位相に変化点検出用信号の位相が一致するように動作する。
【００４５】
具体的に、例えば、位相比較器５０から出力される制御信号ＣＳが６ビットのディジタルコード“０００００１”のとき、オフセット加算値ＯＡＶが“１”だと、オフセット加算回路６の出力は“００００１０”となる。すなわち、変化点検出用位相可変タイミング信号発生回路４２には、“０００００１”の制御信号ＣＳ２が供給され、また、データ検出用位相可変タイミング信号発生回路４１には制御信号ＣＳ２よりも６ビットコードの１ビット加算された“００００１０”の制御信号ＣＳ１が供給される。
【００４６】
従って、データ検出判定回路１は、従来の受信回路におけるデータ検出用クロックＣＬＫｄ（例えば、図８参照）よりも遅れた位相のデータ検出用クロックＣＬＫｄ’によりデータ検出を行うことになる。なお、オフセット加算回路６に与えるオフセット加算値ＯＡＶは、例えば、信号伝達経路の特性等により信号振幅が最大となる位置に応じて最適なものが選ばれる。
【００４７】
図１６は本発明に係る受信回路の第３実施例を示すブロック図であり、図１７は図１６の受信回路におけるオフセット減算回路の一例を示す図である。
本第３実施例は、上述した第２実施例におけるデータ検出用位相可変タイミング信号発生回路４１側に設けたオフセット加算回路６の代わりに、変化点検出用位相可変タイミング信号発生回路４２側にオフセット減算回路（オフセット調整回路）６０を設けるようにしたものである。
【００４８】
すなわち、本第３実施例では、位相比較器５０からの制御信号ＣＳ（ＣＳ１）がデータ検出用位相可変タイミング信号発生回路４１に直接供給されると共に、オフセット減算回路６０を介して制御信号ＣＳ２として変化点検出用位相可変タイミング信号発生回路４２に供給されるようになっている。
図１７に示されるように、オフセット減算回路６０は、入力ＩＮＡに制御信号ＣＳ（ＣＳ１）を受け取ると共に、入力ＩＮＢにオフセット減算値ＯＳＶを受け取る減算器として構成され、出力ＯＵＴ（ＣＳ２）として、ＯＵＴ＝ＩＮＡ−ＩＮＢが出力されるようになっている。このとき、変化点検出判定回路２、位相比較回路５０、オフセット減算回路６０、および、変化点検出用位相可変タイミング信号発生回路４２のフィードバック・ループは、入力信号の変化点の位相に変化点検出用信号の位相が一致するように動作する。
【００４９】
具体的に、例えば、位相比較器５０から出力される制御信号ＣＳが６ビットのディジタルコード“０００００１”のとき、オフセット減算値ＯＳＶが“１”だと、オフセット減算回路６０の出力は“００００００”となる。すなわち、データ検出用位相可変タイミング信号発生回路４１には“０００００１”の制御信号ＣＳ１が供給され、また、変化点検出用位相可変タイミング信号発生回路４２には制御信号ＣＳ１よりも６ビットコードの１ビットだけ減算された“００００００”の制御信号ＣＳ２が供給される。
【００５０】
従って、上述した第２実施例と同様に、データ検出判定回路１は、従来の受信回路におけるデータ検出用クロックＣＬＫｄよりも遅れた位相のデータ検出用クロックＣＬＫｄ’によりデータ検出を行うことになる。なお、オフセット減算回路６０に与えるオフセット減算値ＯＳＶは、例えば、信号伝達経路の特性等により信号振幅が最大となる位置に応じて最適なものが選ばれるのはもちろんである。
【００５１】
図１８は本発明に係る受信回路の第４実施例を示すブロック図であり、図１９は図１８の受信回路における遅延回路の一例を示す図である。
図１８に示されるように、本第４実施例は、図１に示す従来例において、データ検出判定回路１０１に供給するデータ検出用クロックＣＬＫｄを遅延回路７で遅延してデータ検出判定回路１にデータ検出用クロックＣＬＫｄ’として供給するものである。
【００５２】
図１９に示されるように、遅延回路７は、例えば、複数（偶数個）のインバータを直列接続することで構成される。なお、本第４実施例では、例えば、信号伝達経路の特性等により信号振幅が最大となる位置に応じて、遅延回路７の遅延量を決定するインバータの段数が設定されることになる。
図２０は本発明に係る受信回路の第５実施例を示すブロック図であり、４−ｗａｙ×２型のインターリーブ回路として構成したものである。図２０において、参照符号１１〜１４はデータ検出ユニット、２１〜２４は変化点検出ユニット、３は分周器、４１０はデータ検出用位相可変タイミング信号発生回路、４２０は変化点検出用位相可変タイミング信号発生回路、５は位相比較回路、そして、６００はオフセット加算回路を示している。
【００５３】
図２０に示す本第５実施例は、前述した図１４および図１５の第２実施例に対応するものであり、図５および図６に示す従来例に本発明を適用したものである。すなわち、本第５実施例の受信回路は、データ検出用位相可変タイミング信号発生回路４１０および変化点検出用位相可変タイミング信号発生回路４２０に対してそれぞれ２組の差動クロック信号（φ０，φ０ｘ；φ１，φ１ｘ）を４位相の入力信号（四相クロック）として与え、それらの入力信号の重み付き和を積分および比較し、分周器３を介して重みの値に対応した位相のクロック（ＣＬＫｄ’，ＣＬＫｂ）を発生するようになっている。
【００５４】
クロックＣＬＫｄ’は、データ検出ユニット（データ検出判別回路）１１〜１４に与えられるもので、例えば、それぞれ９０度の位相差を有する４つのデータ検出ユニット制御信号ＣＬＫd1'，ＣＬＫd2'，ＣＬＫd3'，ＣＬＫd4'により構成される。なお、これらのデータ検出用クロックＣＬＫｄ’(ＣＬＫd1'〜ＣＬＫd4'）は、例えば、従来例におけるデータ検出用クロックＣＬＫｄ（ＣＬＫd1〜ＣＬＫd4）よりも遅延されていて、信号伝送路の特性等により十分な信号振幅が得られる位置がデータの中央位置（データアイの中央）よりも遅れた位置にずれている場合等においても正確な信号の再生を行うことができるようになっている。
【００５５】
クロックＣＬＫｂは、従来例と同様のものであり、変化点検出ユニット（変化点検出判定回路）２１〜２４に与えられ、例えば、それぞれ９０度の位相差を有する４つの変化点検出ユニット制御信号ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4により構成される。
従って、例えば、入力データラインＤＩＬに対して２．５Ｇ［ｂｐｓ］の速度でデータが供給される場合、各データ検出ユニット１１〜１４および変化点検出ユニット２１〜２４は、それぞれ６２５ＭＨｚのクロックでインターレース動作を行う。データ検出ユニット１１〜１４は、例えば、それぞれ６２５ＭＨｚのクロック（データ検出ユニット制御信号ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4）により駆動され、入力データラインＤＩＬに供給された入力信号のデータを検出および判定し、受信データ（再生信号）として出力する。また、データ検出ユニット１１〜１４の出力は、位相比較回路１０５にも供給されるようになっている。
【００５６】
同様に、変化点検出ユニット２１〜２４は、例えば、それぞれ６２５ＭＨｚのクロック（変化点検出ユニット制御信号ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4）により駆動され、入力データラインＤＩＬに供給された入力信号のデータの変化点を検出および判定して位相比較回路５に供給する。
位相比較回路５は、入力されたデータ検出ユニット１１〜１４および変化点検出ユニット２１〜２４の出力を比較処理して制御信号ＣＳ（ＣＳ２）を出力する。位相比較回路５からの制御信号ＣＳは、変化点検出用位相可変タイミング信号発生回路４２０に対して制御信号ＣＳ２として供給されると共に、オフセット加算回路６００を介して制御信号ＣＳ１としてデータ検出用位相可変タイミング信号発生回路４１０に供給される。
【００５７】
なお、オフセット加算回路６００の構成は、前述した第２実施例（図１５参照）と同様である。また、本第５実施例においても、データ検出用位相可変タイミング信号発生回路４１０側にオフセット加算回路６００を設ける代わりに、変化点検出用位相可変タイミング信号発生回路４２０側にオフセット減算回路を設けるように構成してもよい。さらに、以上の各実施例では、データ検出用クロックのタイミングを遅らせる場合を説明したが、例えば、回路構成や伝送される信号波形等によりデータ検出用クロックのタイミングを早めるように構成することもできる。
【００５８】
図２１は図２０の受信回路における位相可変タイミング信号発生部の一例を示すブロック回路図である。
図２１に示されるように、位相可変タイミング信号発生部は、データ検出用位相可変タイミング信号発生回路４１０および変化点検出用位相可変タイミング信号発生回路４２０、並びに、分周器３を備えて構成される。データ検出用位相可変タイミング信号発生回路４１０は、ミキサー回路（位相ミキサー）４１１、コンパレータ４１２、および、Ｄ／Ａコンバータ４１３を備え、同様に、変化点検出用位相可変タイミング信号発生回路４２０は、ミキサー回路４２１、コンパレータ４２２、および、Ｄ／Ａコンバータ４２３を備えている。
【００５９】
ミキサー回路４１１は、クロック信号（四相クロック）φ０，φ０ｘ；φ１，φ１ｘおよびＤ／Ａコンバータ４１３の出力を受け取って重み（Ｄ／Ａコンバータ４１３の出力）を各クロック信号に与えることにより、各クロック信号の中間の位相を有するクロックθａ，θａｘを発生し、同様に、ミキサー回路４２１は、クロック信号φ０，φ０ｘ；φ１，φ１ｘおよびＤ／Ａコンバータ４２３の出力を受け取って重みを各クロック信号に与えることにより、各クロック信号の中間の位相を有するクロックθｂ，θｂｘを発生する。そして、これらのクロックθａ，θａｘおよびθｂ，θｂｘは分周器３に供給され、この分周器３からそれぞれデータ検出用クロックＣＬＫｄ'(ＣＬＫd1'，ＣＬＫd2'，ＣＬＫd3'，ＣＬＫd4')および変化点検出用クロックＣＬＫｂ（ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4）が出力される。
【００６０】
Ｄ／Ａコンバータ４２３は、直接位相比較回路５の出力（制御信号ＣＳ（ＣＳ２））を受け取り、位相可変重みを電流に変換してミキサー回路４２１に供給する。一方、Ｄ／Ａコンバータ４１３は、オフセット加算回路６００により位相比較回路５の出力（制御信号ＣＳ）に対してオフセット加算値ＯＡＶを加算した制御信号ＣＳ１を受け取り、位相可変重みを電流に変換してミキサー回路４１１に供給する。
【００６１】
このように、本発明に係る受信回路（クロック復元回路）の各実施例によれば、データ検出用クロックのタイミングを形式的な入力信号の中央の位相から実質的に十分な信号振幅が得られる位相にずらすことにより、より一層正確な信号の再生を行うことができる。
（付記１）  帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段を備えることを特徴とするクロック復元回路。
【００６２】
（付記２）  帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段を備えることを特徴とするクロック復元回路。
（付記３）  付記１または付記２のいずれか１項に記載のクロック復元回路において、前記データ検出用位相可変タイミング信号発生回路から出力されるクロックは、前記入力信号の略中央位置よりも進んだまたは遅れた位相タイミングを有していることを特徴とするクロック復元回路。
【００６３】
（付記４）  付記１または付記２のいずれか１項に記載のクロック復元回路において、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備えることを特徴とするクロック復元回路。
【００６４】
（付記５）  付記４に記載のクロック復元回路において、さらに、オフセット加算回路を備え、前記変化点検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記データ検出用位相可変タイミング信号発生回路に対して該オフセット加算回路を介して該制御信号を供給することを特徴とするクロック復元回路。
【００６５】
（付記６）  付記４に記載のクロック復元回路において、さらに、オフセット減算回路を備え、前記データ検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記変化点検出用位相可変タイミング信号発生回路に対して該オフセット減算回路を介して該制御信号を供給することを特徴とするクロック復元回路。
【００６６】
（付記７）  付記４に記載のクロック復元回路において、さらに、遅延回路を備え、前記データ検出用位相可変タイミング信号発生回の出力を該遅延回路を介して出力してデータ検出を行うことを特徴とするクロック復元回路。
（付記８）  付記４に記載のクロック復元回路において、前記データ検出用位相可変タイミング信号発生回路から出力されるクロックは、複数のデータ検出ユニットでそれぞれ入力信号のデータを検出するために用いられる複数のデータ検出ユニット制御信号を含み、且つ、前記変化点検出用位相可変タイミング信号発生回路から出力されるクロックは、複数の変化点検出ユニットでそれぞれ入力信号のデータの変化点を検出するために用いられる複数の変化点検出ユニット制御信号を含み、該各データ検出ユニットは該各変化点検出ユニットとインターリーブ動作を行うことを特徴とするクロック復元回路。
【００６７】
（付記９）  付記８に記載のクロック復元回路において、前記複数のデータ検出ユニット制御信号は、それぞれ前記入力信号の略中央位置よりも進んだまたは遅れた位相タイミングを有していることを特徴とするクロック復元回路。
（付記１０）  入力信号のデータを検出および判定するデータ検出判定回路と、
該入力信号の変化点を検出および判定する変化点検出判定回路と、
該データ検出判定回路および該変化点検出判定回路からの出力を受け取って位相比較を行う位相比較回路と、
該位相比較回路の出力を受け取って前記データ検出判定回路に第１の内部クロックを供給すると共に前記変化点検出判定回路に第２の内部クロックを供給するクロック信号発生回路とを備える受信回路であって、
前記第１の内部クロックと前記第２の内部クロックの位相関係を等間隔からずらす手段を備えることを特徴とする受信回路。
【００６８】
（付記１１）  付記１０に記載の受信回路において、前記第１の内部クロックは、前記入力信号の略中央位置よりも進んだまたは遅れた位相タイミングを有していることを特徴とする受信回路。
（付記１２）  付記１０に記載の受信回路において、前記クロック信号発生回路は、前記第１の内部クロックを発生するデータ検出用位相可変タイミング信号発生回路および前記第２の内部クロックを発生する変化点検出用位相可変タイミング信号発生回を備えることを特徴とする受信回路。
【００６９】
（付記１３）  付記１２に記載の受信回路において、前記位相比較回路は、前記データ検出用位相可変タイミング信号発生回路に対して第１の制御信号を供給すると共に、前記変化点検出用位相可変タイミング信号発生回に対して該第１の制御信号とは異なる第２の制御信号を供給することを特徴とする受信回路。
（付記１４）  付記１２に記載の受信回路において、さらに、オフセット調整回路を備え、前記データ検出用位相可変タイミング信号発生回路および前記変化点検出用位相可変タイミング信号発生回の一方に対して前記位相比較回路の出力を供給すると共に、該データ検出用位相可変タイミング信号発生回路および該変化点検出用位相可変タイミング信号発生回の他方に対して該位相比較回路の出力を該オフセット調整回路を介して供給することを特徴とする受信回路。
【００７０】
（付記１５）  付記１４に記載の受信回路において、前記オフセット調整回路はオフセット加算回路であり、該オフセット加算回路を前記位相比較回路と前記データ検出用位相可変タイミング信号発生回路との間に設けることを特徴とする受信回路。
（付記１６）  付記１４に記載の受信回路において、前記オフセット調整回路はオフセット減算回路であり、該オフセット減算回路を前記位相比較回路と前記変化点検出用位相可変タイミング信号発生回路との間に設けることを特徴とする受信回路。
【００７１】
（付記１７）  付記１０に記載の受信回路において、さらに、タイミング調整回路を備え、前記データ検出用位相可変タイミング信号発生回路および前記変化点検出用位相可変タイミング信号発生回の一方に対してクロック信号発生回路の出力を供給すると共に、該データ検出用位相可変タイミング信号発生回路および該変化点検出用位相可変タイミング信号発生回の他方に対して該クロック信号発生回路の出力を該タイミング調整回路を介して供給することを特徴とする受信回路。
【００７２】
（付記１８）  付記１７に記載の受信回路において、前記タイミング調整回路は遅延回路であり、該遅延回路を前記データ検出用位相可変タイミング信号発生回路と前記クロック信号発生回路との間に設けることを特徴とする受信回路。
（付記１９）  付記１０に記載の受信回路において、前記データ検出判定回路は複数のデータ検出ユニットを備え、前記変化点検出判定回路は複数の変化点検出ユニットを備え、前記第１の内部クロックは位相の異なる複数のデータ検出ユニット制御信号を含み、且つ、前記第２の内部クロックは位相の異なる複数の変化点検出ユニット制御信号を含み、該各データ検出ユニットは該各変化点検出ユニットとインターリーブ動作を行うことを特徴とする受信回路。
【００７３】
（付記２０）  付記１９に記載の受信回路において、前記複数のデータ検出ユニット制御信号は、それぞれ前記入力信号の略中央位置よりも進んだまたは遅れた位相タイミングを有していることを特徴とする受信回路。
【００７４】
【発明の効果】
以上、詳述したように、本発明に係る受信回路（クロック復元回路）によれば、入力信号を再生するタイミングにおける入力信号の振幅を確保することができ、信号再生の誤り率を改善することが可能になる。
【図面の簡単な説明】
【図１】従来のクロック復元回路を含む受信回路の一例を概略的に示すブロック図である。
【図２】図１の受信回路における位相可変タイミング信号発生回路の一例を示すブロック回路図である。
【図３】図２の位相可変タイミング信号発生回路の動作を説明するための波形図である。
【図４】図１の受信回路における各信号のタイミング関係を示す図である。
【図５】従来のクロック復元回路を含む受信回路の他の例を概略的に示すブロック図である。
【図６】図５の受信回路における位相可変タイミング信号発生回路の一例を示すブロック回路図である。
【図７】図６の位相可変タイミング信号発生回路における各信号のタイミングを示す図である。
【図８】従来の受信回路における各信号のタイミングを示す図である。
【図９】受信回路における入力信号および変化点検出用信号のタイミングを説明するための図（その１）である。
【図１０】受信回路における入力信号および変化点検出用信号のタイミングを説明するための図（その２）である。
【図１１】従来の受信回路における課題を説明するための図である。
【図１２】本発明に係る受信回路の動作を説明するための図である。
【図１３】本発明に係る受信回路（クロック復元回路）の第１実施例を示すブロック図である。
【図１４】本発明に係る受信回路の第２実施例を示すブロック図である。
【図１５】図１４の受信回路におけるオフセット加算回路の一例を示す図である。
【図１６】本発明に係る受信回路の第３実施例を示すブロック図である。
【図１７】図１６の受信回路におけるオフセット減算回路の一例を示す図である。
【図１８】本発明に係る受信回路の第４実施例を示すブロック図である。
【図１９】図１８の受信回路における遅延回路の一例を示す図である。
【図２０】本発明に係る受信回路の第５実施例を示すブロック図である。
【図２１】図２０の受信回路における位相可変タイミング信号発生部の一例を示すブロック回路図である。
【符号の説明】
１，１０１…データ検出判定回路
１１〜１４；１１１〜１１４…データ検出ユニット
２，１０２…変化点検出判定回路
２１〜２４；１２１〜１２４…変化点検出ユニット
３…分周器
４，１０４…位相可変タイミング信号発生回路
４１，４１０…データ検出用位相可変タイミング信号発生回路
４２，４２０…変化点検出用位相可変タイミング信号発生回路
５，５０，１０５…位相比較回路
６，６００…オフセット加算回路
６０…オフセット減算回路
７…遅延回路
φ０，φ０ｘ，φ１，φ１ｘ…クロック（四相クロック）
ＣＬＫｂ；ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4…変化点検出ユニット制御信号（変化点検出用クロック）
ＣＬＫｄ；ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4…データ検出ユニット制御信号（データ検出用クロック）
ＣＳ，ＣＳ１，ＣＳ２…制御信号
ＯＡＶ…オフセット加算値
ＯＳＶ…オフセット減算値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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