(57)【特許請求の範囲】
【請求項１】
受信したフレームを検出して当該フレームに含まれるトレーニング信号部とデータ部とを分離するフレーム検出部と、
前記トレーニング信号部を格納するトレーニング信号メモリ部と、
前記データ部を格納するデータメモリ部と、
前記トレーニング信号メモリ部又は前記データメモリ部から信号を入力して等化処理を行う等化処理手段と、
入力端の一方に前記トレーニング信号メモリ部が接続され、入力端の他方に前記データメモリ部が接続され、出力端に前記等化処理手段が接続されるスイッチと、
を備え、前記等化処理手段は、
前記フレームの受信時に前記トレーニング信号メモリ部に格納されたトレーニング信号部を前記スイッチを介して入力して等化器タップ係数トレーニングを行い、トレーニング終了時に等化誤差を閾値と比較し、前記等化誤差が前記閾値よりも大きいときは前記トレーニング信号メモリ部に格納されたトレーニング信号部を再度入力して前記等化器タップ係数トレーニングを繰り返す一方、前記等化誤差が前記閾値以下のときは前記スイッチを切り替えて前記データメモリ部に格納された前記データ部を入力して前記データ部に対する等化処理を実行することを特徴とする適応等化器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、陸上通信等に用いられる適応等化方法に係り、特に高速データ伝送を行う際に発生するマルチパスフェージングを補償するための適応等化方式に関するものである。
【０００２】
【従来の技術】
従来、マルチパスフエージング対策のための適応等化方式としては、判定帰還型等化器（ＤＦＥ：Decision Feedback Equalizer）などが有効であることが一般に知られている。ＤＦＥは比較的小規模で実現でき、遅延時間が大きな場合でも等化可能である。
【０００３】
ＤＦＥについて図３を用いて説明する。図３は、従来のＤＦＥの構成ブロック図である。従来のＤＦＥは、図３に示すように、ＦＦフィルタ（Feed Forward Filter ）150と、ＦＢフィルタ（Feed Back Filter）160と、複素加算器112と、データ判定器113と、スイッチ11５と、トレーニング信号発生器114と、タップ係数更新部121から構成されている。
【０００４】
入力信号（受信ベースバンド信号）がＦＦフィルタ150に入力されると、ＦＦフィルタ150は、直接波と遅延波を取り込んだダイバーシチ効果を得るための整合処理を実行する。遅延レジスタ101〜105は、伝送データ信号を１／２シンボル間隔で記憶し、複素乗算器107〜111は、各々が対応する遅延レジスタ101〜105の出力に対して、各々が対応する等化用複素タップ係数ww(n)で複素乗算を行う。
【０００５】
また、ＦＢフィルタ160は、前シンボルの判定出力もしくはトレーニング信号発生器120からの参照トレーニング信号が入力されるが、これは等化するべき入力信号がトレーニング信号かデータ信号かによってSW115で切り替えられる。
【０００６】
ＦＢフィルタ160は、判定出力または参照トレーニング信号を帰還し、複素加算器112で演算処理を行うことにより、残留遅延波の除去を行う。遅延レジスタ116,117は、伝搬路において発生するマルチパス遅延波の最大遅延時間に相当するシンボル数を遅延させ、複素乗算器118,119は、それぞれが対応する遅延レジスタ116,117の出力に対し、それぞれが対応する等化用複素タップ係数ww(n)で複素乗算を行う。
【０００７】
ＦＦフィルタ150の出力信号とＦＢフィルタ160の出力信号は、複素加算器112へ入力され、複素加算器112で両信号の加算処理が行われ、この結果の出力信号がデータ判定部113へ入力される。データ判定部113は、複素加算器112からの信号を引き込んだ信号点（マッピング値）に対応する１点のマッピング値を選択するものであり、この出力信号は、そのシンボルの等化処理の結果である復調データとして出力されるとともに、ＦＢフィルタ160ヘの判定帰還値として用いられる。
【０００８】
複素加算器120は、ＳＷ115の出力と複素加算器112の出力である等化出力との差分を求め、等化誤差として出力する。タップ係数更新部121は、ＲＬＳやＬＭＳ等のＭＭＳＥ（Minimum Mean Square Error）アルゴリズムにより、等化用複素タップ係数ww(n)を更新し、等化誤差の最小化を図る。
【０００９】
このように、適時更新される等化用複素タップ係数ww(n)で複素乗算を行うことにより、多重波成分のダイバーシチ合成やキャンセル動作を行い、等化機能を実現している。
【００１０】
【発明が解決しようとする課題】
以上のような従来の等化方式では、伝送データの先頭にあるトレーニング信号に対して行うが、トレーニング信号のトレーニングが十分でないため、等化誤差の収束時間が大きくなり、完全に収束しないうちにデータ信号の等化が行われてしまい、誤って判定された等化結果が出力されてしまうという問題点があった。
【００１１】
本発明の目的は、適応等化を実現しつつ、伝送品質の向上を図ることができる適応等化方式を提供することにある。
【００１２】
【課題を解決するための手段】
従来の適応等化方式でのトレーニングの等化処理は、伝送データの先頭から1回のみの実施であるが、本発明では、トレーニングのための等化処理を複数回行うことにより、トレーニング時の等化誤差を小さくすることで、伝送品質の向上を図る。
【００１３】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【００１４】
図１は、本発明によるマルチトレーニング適応等化方式に供する伝送データのフレーム構成を示す。本発明によるフレーム構成は、トレーニング信号の後にデータが配置されている。
【００１５】
図2は、本発明の一実施形態に係るマルチトレーニング適応等化方式の構成を示す。
【００１６】
フレーム検出部10は、入力信号（受信ベースバンド信号）が入力されると、フレーム中のトレーニング信号（同期ワード）を検出することにより、受信タイミングを捕捉する。フレーム検出部10は、当該捕捉された受信タイミングに基づき、トレーニング信号をトレーニング信号メモリ11に、データ信号をデータメモリ13に出力し、それぞれ格納させる。
【００１７】
FFフィルタ14は、トレーニング時に、トレーニング信号メモリ11に格納されたトレーニング信号が入力される。FFフィルタ14は、タップ係数wwFFを用いてフィルタ演算を行う。当該タップ係数wwFFは、タップ係数更新部18に記憶されている値を用いる。
【００１８】
FBフィルタ15は、トレーニング信号発生器19より出力される参照トレーニング信号が入力される。FFフィルタ15は、タップ係数wwFBを用いてフィルタ演算を行う。当該タップ係数wwFＢは、タップ係数更新部18に記憶されている値を用いる。
【００１９】
複素加算器16は、FFフィルタ14およびFBフィルタ15のフィルタ出力を加算し、等化出力を得る。複素加算器17は、複素加算器16の等化出力と参照トレーニング信号とが加算され、等化誤差電力和の算出を行う。
【００２０】
タップ係数更新部18は、複素加算器17算出された等化誤差電力和において、算出値が最小となるように、最適なタップ係数（タップ係数wwFＦおよびタップ係数wwFB）を算出する。タップ係数更新部18は、当該最適なタップ係数を算出した場合、旧タップ係数に替えて新たなタップ係数を更新し、記憶する。当該新たなタップ係数により、FFフィルタ14およびFBフィルタ15は、それぞれのフィルタ演算を行う。
【００２１】
等化誤差閾値判定部22は、複素加算器17算出された等化誤差電力和が入力される,。等化誤差閾値判定部22は、等化誤差電力和に、トレーニングシンボル分を累積加算して、トレーニング等化誤差を算出する。
【００２２】
等化誤差閾値判定部22は、トレーニング等化誤差が十分収束するような閾値として、予め決められた所定の値を備えていて、算出されたトレーニング等化誤差電力和と前記閾値との大小の比較を行い、比較結果に基づき、トレーニング等化／データ等化の切り替え制御を行う。
【００２３】
トレーニング／データ等化切替制御部23は、当該比較結果に基づき、ＦＦフィルタ入力信号選択器12およびＦＢフィルタ入力信号選択器20の切り替え制御を行う。当該算出されたトレーニング等化誤差が、予め決められた閾値以下になるまで、トレーニング等化処理を複数回繰り返し、データ等化に最適なタップ係数の算出を行う。
【００２４】
ＦＦフィルタ入力信号選択器12は、トレーニング等化誤差が予め決められた閾値以下と判定されると、データメモリ13に格納されたデータを選択し出力する。ＦＢフィルタ入力信号選択器20は、当該判定がされると、データ判定部21より出力される等化結果判定値を選択し、復調データとして出力する。
【００２５】
【発明の効果】
以上説明したように、本発明の適応等化方式は、トレーニングのための等化を繰り返し行う方式により、より確実に等化誤差を小さくし等化結果の判定を確実に行えるため、伝送品質を向上させることができる。また、繰り返しトレーニングを行うことにより、1フレーム内におけるトレーニング信号長を減らし情報信号長を増やすことが可能となるため、1フレームあたりの情報信号伝送量を増やすことが可能となる。さらに、トレーニング信号長を減らすことにより、変動の速い環境下での無線通信において、伝送環境の変動に十分追従可能となるため、伝送品質の向上が図れる。
【図面の簡単な説明】
【図１】本発明によるマルチトレーニング適応等化方式に供するフレーム構成を示す。
【図２】本発明の一実施形態に係るマルチトレーニング適応等化方式の構成を示す。
【図３】従来の一実施形態に係るDFE方式（Decision Feedback Equalizer）の構成を示す。
【符号の説明】
10:フレーム検出部、11:トレーニング信号メモリ、12:ＦＦフィルタ入力信号選択器、13：データメモリ、14:ＦＦフィルタ、15:ＦＢフィルタ、16,17:複素加算器、18:タップ係数更新部、19:レーニング信号発生器、20:ＦＢフィルタ入力信号選択器、21:データ判定部、22:等化誤差閾値判定部、23:トレーニング/データ等化切替制御部
101,102,103,104:１／２シンボル遅延素子、107,108,109,110,111:複素乗算器、112:複素加算器、113:データ判定部、114:トレーニング信号発生器、115:ＦＢフィルタ入力信号選択器、116,117:１シンボル遅延素子、118,119：複素乗算器、120:複素加算器、121:タップ係数更新部、150:FFフィルタ、160:FBフィルタ
【図１】
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【図２】
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【図３】
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