(57)【特許請求の範囲】
【請求項１】
被試験ＩＣに与える試験パターン信号を生成するためのパターンデータを発生するパターン発生器と、
このパターン発生器が出力するパターンデータに含まれるタイミングセット信号に従って周期信号を発生する標準用周期発生部と、
上記パターン発生器が出力するパターンデータに含まれるタイミングセット信号に従って、上記周期信号を基準位相として、この基準位相から任意の位相を持つ遅延タイミング信号を発生する標準用遅延発生部とを具備して構成されるＩＣ試験装置において、
上記標準用周期発生部にフリーラン・スタート・ストップ制御部と、このフリーラン・スタート・ストップ制御部から出力されるフリーランクロック用ゲート信号とパターン発生器から送られて来るゲート信号の論理和を上記標準用周期発生部に入力し、上記標準用周期発生部に上記ゲート信号か或はフリーランクロック用ゲート信号の何れか一方が供給される間上記標準用周期発生部から上記周期信号を発生させて上記標準用周期発生部にフリーラン機能を付加すると共に、上記標準用遅延発生部にフリーランクロック発生を設定するレジスタを設け、このレジスタの設定状態により上記標準用周期発生部が出力する周期信号を取り込んで動作を開始するフリーランクロック機能を上記標準用遅延発生部に付加した構成としたことを特徴とするＩＣ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は例えば半導体集積回路素子（ＩＣ）を試験するＩＣ試験装置に関し、特にタイミング発生器の改良に関する。
【０００２】
【従来の技術】
図６にＩＣ試験装置の概略構成を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１１１と、パターン発生器１１２，タイミング発生器１１３，波形フォーマッタ１１４，論理比較器１１５，ドライバ１１６，アナログ比較器１１７，不良解析メモリ１１８，論理振幅基準電圧源１２１，比較基準電圧源１２２，デバイス電源１２３等により構成される。
【０００３】
主制御器１１１は一般にコンピュータシステムによって構成され、利用者が作成した試験プロクラムに従ってパターン発生器１１２とタイミング発生器１１３を制御し、パターン発生器１１２から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ１１４で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源１２１で設定した振幅値を持った波形に電圧増幅するドライバ１１６を通じて被試験ＩＣ１１９に印加し記憶させる。
【０００４】
被試験ＩＣ１１９から読み出した応答信号はアナログ比較器１１７で比較基準電圧源１２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１１５でパターン発生器１１２から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生ごとに不良解析メモリ１１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００５】
ここで、タイミング発生器１１３はパターン発生器１１２から与えられるタイミング情報に従って被試験ＩＣ１１９に与える試験パターン信号の波形の立上がりのタイミング及び立下りのタイミングを規定するタイミングと、論理比較器１１５で論理比較のタイミングを規定するストローブパルスのタイミングを発生する。
【０００６】
これらの各タイミングは利用者が作成した試験プログラムに記載され、利用者が意図したタイミングで被試験ＩＣ１１９を動作させ、またその動作が正常か否かを試験できるように構成されている。
ここで、タイミング発生器の概要を予め説明する。図７は一般的な標準用タイミング発生器の概略の構成を示す。タイミング発生器１１３は大きく分けると標準用周期発生部１１と標準用遅延発生部１２とによって構成される。
【０００７】
標準用周期発生部１１はテスト周期を決定する周期信号ＲＡＴＥを発生し、各標準用遅延発生部１２に周期信号ＲＡＴＥを供給する。標準用遅延発生部１２は標準用周期発生部１１から与えられる周期信号ＲＡＴＥを基準位相と定め、被試験ＩＣの各端子に与える試験パターン信号の立上がりのタイミング及び立下りのタイミングをそれぞれ各個に決定する動作を実行する。
【０００８】
この発明の理解を容易にするために、予め標準用周期発生部１１と標準用遅延発生部１２の構成と動作の概要を説明する。
図８は標準用周期発生部１１の構成を示す。標準用周期発生部１１は周期設定データメモリ１１Ａと、加算演算部１１Ｂと、ダウンカウンタ１１Ｃと、ゼロ検出器１１Ｄとによって構成される。
【０００９】
ＴＳはパターン発生器１１２から送られて来るタイミングセット信号を示す。このタイミングセット信号はゼロ検出器１１Ｄが出力する周期信号ＲＡＴＥに同期して送り込まれ、周期設定データメモリ１１Ａの読出アドレスとして利用される。つまり、周期設定データメモリ１１Ａには、例えば１６種類程度のタイミングデータが記憶されており、この１６種類のタイミングデータがタイミングセット信号ＴＳに従って各テスト周期ごとに読み出される。
【００１０】
ここで、Ｄ型フリップフロップＤＦＦ1-1 〜ＤＦＦ1-6 ，及びＤＦＦ2-2 〜ＤＦＦ2-5 ，ＤＦＦ3-3 〜ＤＦＦ3-5 ，ＤＦＦ4-3 ，ＤＦＦ4-7 ，ＤＦＦ5-1 〜ＤＦＦ5-6 はそれぞれゼロ検出器１１Ｄが出力する周期信号ＲＡＴＥに同期してデータを順送りするためのパイプラインを構成するラッチ回路を示す。これら各ラッチ回路ＤＦＦ1-1 〜ＤＦＦ5-6 のクロック入力端子ＣＫにはそれぞれに基準クロックＲＥＦＣＫが入力され、更にイネーブル端子ＥＮにはゼロ検出回路１１Ｄから帰還回路１１Ｅとアンドゲート１１Ｆを通じてイネーブル信号が、またクリア端子にはクリア信号ＣＬＲが与えられる。従って、周期信号ＲＡＴＥがＨ論理の状態で基準クロックＲＥＦＣＫの、例えば立上がりのタイミングに同期して各部のデータが順次、次段に送られパイプライン処理が実行される。またクリア信号ＣＬＲは試験開始時に入力されて全ての状態がリセットされる。
【００１１】
タイミングセット信号ＴＳは６段のラッチ回路を通過して図９に示す標準遅延発生部１２にタイミングセット信号ＴＳＲとして配送される。タイミングセット信号ＴＳが６段のラッチ回路ＤＦＦ1-1 〜ＤＦＦ1-6 を通過する間に、標準用周期発生部１１ではテスト周期を決定する周期信号ＲＡＴＥの発生処理が実行される。
【００１２】
つまり、タイミングセット信号ＴＳは周期設定データメモリ１１Ａのアドレス入力端子ＡＤに入力され、この周期設定データメモリ１１Ａから周期データを読み出す。周期設定データメモリ１１Ａには先にも説明したように、１６種類程度の周期データが予め記憶されており、この１６種類の周期データが各テスト周期ごとに読み出され、各テスト周期ごとに周期信号ＲＡＴＥが設定される。
【００１３】
周期信号ＲＡＴＥの周期の設定は、以下の如く行われる。周期設定データメモリ１１Ａからは周期信号ＲＡＴＥの周期を決定する周期データが読み出される。この周期データは基準クロックＲＥＦＣＫの整数倍の値を持つ整数データＶＤＡＴ1 と、基準クロックＲＥＦＣＫの１周期より短い値を持つ端数データＭＤＡＴ1 とから構成される。ここでは端数データＭＤＡＴ1 の存在は、この発明に直接関係しないから端数データＭＤＡＴ1 の値が０であるものとして説明する。
【００１４】
標準用周期発生部１１の起動と停止はパターン発生器１１２から与えられるゲート信号ＧＡＴＥによって制御される。標準用周期発生部１１の起動時の動作の一例を以下に説明する。つまり、ゲート信号ＧＡＴＥが試験開始と共にＨ論理に反転すると（図１０Ｂ参照），初期状態ではダウンカウンタ１１Ｃの内容はオールゼロの状態にあるため、ゼロ検出器１１ＤはＨ論理を出力している。従って、アンドゲート１１ＦはＨ論理を出力する。このＨ論理が各ラッチ回路ＤＦＦ1-1 〜ＤＦＦ5-6 の全てのイネーブル端子ＥＮに与えられる。この結果、各ラッチ回路ＤＦＦ1-1 〜ＤＦＦ5-6 はクロック端子ＣＫに与えられる基準クロックＲＥＦＣＫの例えば立上がりのタイミングごとにデータをラッチし、そのラッチしたデータを早送りの状態で次段のラッチ回路に引き渡す動作を実行する。
【００１５】
図８に示す例ではダウンカウンタ１１Ｃに周期データがロードされるまでにラッチ回路ＤＦＦ1-1 と、周期設定データメモリ１１Ａと、ラッチ回路ＤＦＦ2-2 ，ＤＦＦ2-3 ，ＤＦＦ2-4 の５段のパイプラインを通過するから図１０ＡとＢに示すようにゲート信号ＧＡＴＥがＨ論理に立上がったタイミングから基準クロックＲＥＦＣＫが６個入力されると、最初に周期設定データメモリ１１Ａから読み出された周期データがダウンカウンタ１１Ｃにロードされる。
【００１６】
ダウンカウンタ１１Ｃに周期設定データメモリ１１Ａから読み出された周期データがロードされると、ダウンカウンタ１１Ｃの出力はロードされた値を出力するから、ゼロ検出器１１Ｄの出力はＬ論理に立下り（図１０Ｃ参照），アンドゲート１１Ｆの出力もＬ論理に立下る（図１０Ｄ参照），アンドゲート１１Ｆの出力がＬ論理に立下ることにより、各ラッチ回路ＤＦＦ1-1 〜ＤＦＦ5-6 は非イネーブルの状態となり、各ラッチ回路ＤＦＦ1-1 〜ＤＦＦ5-6 のパイプライン動作は停止する。
【００１７】
ダウンカウンタ１１Ｃに最初にロードされた周期データが、例えば図１０Ｅに示すように「４」であったとすると、基準クロックＲＥＦＣＫがダウンカウンタ１１Ｃに４＋１個入力されると、その内容がオールゼロの状態に戻り、オールゼロの状態にホールドされる。ダウンカウンタ１１Ｃの内容がオールゼロの状態に戻るとゼロ検出器１１ＤがＨ論理を出力するため、このＨ論理が帰還回路１１Ｅとアンドゲート１１Ｆを通じて各ラッチ回路ＤＦＦ1-1 〜ＤＦＦ5-6 のイネーブル端子ＥＮに入力される。この状態で基準クロックＲＥＦＣＫがＨ論理に立上がるとパイプラインが動作し、ラッチ回路ＤＦＦ2-5 にラッチされていた次の周期の周期データがダウンカウンタ１１Ｃにロードされる。図１０Ｃに示す例では再度「４」がロードされた場合を示す。このようにして爾後は各テスト周期ごとに周期設定データメモリ１１Ａから読み出された周期データに従って周期信号ＲＡＴＥの周期が決定され、周期信号ＲＡＴＥが発生される。尚、周期設定データメモリ１１Ａに記憶した周期データの値は設定したい値がＮとするとＮ−１の値を記憶させている。
【００１８】
試験の終了時にはゲート信号ＧＡＴＥがＬ論理に立下るため、アンドゲート１１Ｆが閉じられ、周期信号ＲＡＴＥがイネーブル信号として帰還されない状態となるため、周期信号ＲＡＴＥの発生は停止する。
次に標準用遅延発生部１２の構成と動作の概略を図９を用いて説明する。標準用遅延発生部１２は遅延設定データメモリ１２Ａと、加算処理部１２Ｂと、ダウンカウンタ１２Ｃと、ゼロ検出器１２Ｄと、端数遅延部１２Ｅとによって構成される。
【００１９】
標準用遅延発生部１２にもラッチ回路ＤＦＦ1-1 〜ＤＦＦ1-5 から成るパイプラインが構成され、このパイプラインに周期信号ＲＡＴＥが供給され、このパイプラインを通じて周期信号ＲＡＴＥのＨ論理をダウンカウンタ１２Ｃのロード指令端子ＬＤに入力する。従って、各標準用遅延発生部１２は標準用周期発生部１１から周期信号ＲＡＴＥの供給を受けるとダウンカウンタ１２Ｃに遅延設定データメモリ１２Ａから読み出される遅延データがロードされ、端数遅延部１２Ｅから出力される遅延タイミング信号ＰOUT の発生を開始し、周期信号ＲＡＴＥの供給が停止すると端数遅延部１２Ｅから出力される遅延タイミング信号ＰOUT の発生が停止される。
【００２０】
遅延設定データメモリ１２Ａのアドレス入力端子ＡＤにはラッチ回路ＤＦＦ2-1 を通じて標準周期発生部１１から送り出されたタイミングセット信号ＴＳＲが入力され、このタイミングセット信号ＴＳＲによりアクセスされて遅延データが読み出される。遅延設定データメモリ１２Ａから読み出される遅延データも基準クロックＲＥＦＣＫの１周期に相当する整数データＶＤＡＴ2 と、端数データＭＤＡＴ2 とを有し、整数データＶＤＡＴ2 はダウンカウンタ１２Ｃにロードされて整数部分の遅延値を得る。
【００２１】
端数データＭＤＡＴ2 は加算器ＡＤＤ３において、標準周期発生部１１から送られて来る端数データＨＤＡＴＡと加算され、その加算値が１整数値に達するごとに桁上げ信号ＣＹ2 を発生し、桁上げ信号ＣＹ2 を整数値に加算し、この桁上げ信号ＣＹ2 を発生した周期ではダウンカウンタ１２Ｃで発生する整数部分の遅延時間を１整数時間分増加させる。
【００２２】
更に、加算器ＡＤＤ３の加算結果はラッチ回路ＤＦＦ4-4 ，ＤＦＦ4-5 ，ＤＦＦ4-6 ，ＤＦＦ4-7 を通じて端数遅延部１２Ｅの制御端子に入力され、端数遅延部１２Ｅの遅延時間を端数値に対応した遅延時間に制御し、ダウンカウンタ１２Ｃで付与した整数遅延時間に端数値の遅延時間を加えて、この遅延時間により、例えば試験パターン信号の立上がりのタイミングまたは立下りのタイミングを規定する。
【００２３】
図１１に上述した標準周期発生部１１と標準遅延発生部１２の動作を説明するタイミングチャートを示す。図１１Ａは図８に示した標準用周期発生部１１が発生する周期信号ＲＡＴＥを示す。図１１に示す例では各テストサイルごとに周期データが６４nsであった場合を示す。図１１Ｂはパターン発生器１１２から波形フォーマッタ１１４に与えられる試験パターンデータ、図１１Ｃは標準用遅延発生部１２から出力される遅延タイミング信号ＰOUT を示す。第１テストサイクルでは標準用遅延発生部１２に設定された遅延データが１６ns，第２テストサイクルでは遅延データが１２ns，第３テストサイクルでは１８nsであった場合を示す。
【００２４】
図１１には基準クロックＲＥＦＣＫを表示していないが、基準クロックＲＥＦＣＫの１周期が８nsであったとすると、第１テストサイクルでは遅延データが１６nsであるから、この場合には１６／８＝２であり、整数部の遅延時間で標準用遅延発生部１２の遅延時間が決定される。第２テストサイクルでは遅延データが１２nsの場合を示す。この場合には４nsの端数値が発生する。この端数値４nsは端数部１２Ｅで発生させ、この端数値を整数部の８nsに加えて８＋４ns＝１２nsとして出力される。第３テストサイクルでは遅延データ１８nsの場合を示す。この場合には整数が２で端数値が２nsとなる。従って、整数部で１６nsの整数遅延時間を与え、端数遅延部１２Ｅでは端数値２nsを加えて出力する。
【００２５】
試験パターンデータは第２テストサイクルで“１”が指定されているから、周期信号ＲＡＴＥから１２ns遅れて出力される遅延タイミング信号ＰOUT によって図１１Ｄに示すように試験パターン信号はＨ論理に立上げられる。次の第３テストサイクルでは試験パターンデータは“０”が指定されているから、次のテストサイクルで出力される遅延タイミング信号により試験パターン信号はＬ論理に立下げられる。
【００２６】
ところで被試験ＩＣの中には内部にＰＬＬ（フェイズロックループ）を内蔵するデバイスが存在する。ＰＬＬを内蔵したデバイスを試験するには、このデバイスのクロック入力端子に安定した周波数を持つクロックを試験の開始前から与えてＰＬＬを安定に動作させ、ＰＬＬが安定に動作を開始した時点で試験を開始し、試験中を通して継続してクロックを与える必要がある。このクロックを一般にフリーランクロックと称し、従来はこのフリーランクロック発生用のタイミング発生器を特別に設けてフリーランクロックを発生させている。
【００２７】
図１２はその様子を示す。図中１１３Ａは標準用タイミング発生器、１１３Ｂはフリーラン用タイミング発生器を示す。フリーラン用タイミング発生器１１３Ｂはフリーラン用周期発生部１１′と、フリーラン用遅延発生部１２′とを有し、更にフリーランスタート・ストップ制御部１３が付加されて構成される。
フリーラン用タイミング発生器１１３Ｂを設けた場合、被試験ＩＣのどの端子がクロック入力端子であっても、そのクロック入力端子にフリーランクロックを入力できるように各遅延発生部１２及び１２′と波形フォーマッタ１１４の間にマルチプレクサＭＵＸを接続している。
【００２８】
【発明が解決しようとする課題】
従来は標準用タイミング発生器１１３Ａの他にフリーラン用タイミング発生器１１３Ｂを設けると共に、全てのチャンネルにマルチプレクサＭＵＸを付設しているため、フリーランクロックを発生させるために付加する構成が大きくなる欠点がある。
【００２９】
この発明の目的は簡素な構成でフリーランクロックを発生させることができるＩＣ試験装置を提供しようとするものである。
【００３０】
【課題を解決するための手段】
この発明では標準用周期発生部１１と、標準用遅延発生部１２にわずかな構成を付加することにより、標準用周期発生部１１と標準用遅延発生部１２にフリーラン発生機能を付与し、被試験ＩＣのどの端子がクロック入力端子に割り当てられても、クロック入力端子に割り当てられた標準用遅延発生部をフリーラン発生用に設定することにより、フリーランクロックを発生させることができる構成としたものである。
【００３１】
【発明の実施の形態】
図１にこの発明によるＩＣ試験装置に用いるタイミング発生部の概要を示す。１１３Ｃはこの発明によるフリーラン機能付タイミング発生部を示す。この発明によるフリーラン機能付タイミング発生部１１３Ｃはフリーラン機能付周期発生部１１″と、被試験ＩＣの端子の数に対応した数のフリーラン機能付遅延発生部１２″とによって構成される。各フリーラン機能付遅延発生部１２″の出力側には従来通り、波形フォーマッタ１１４とその後段にドライバ１１６が接続され、ドライバ１１６の出力が特に図示しないが被試験ＩＣの各端子に接続される。
【００３２】
図２にこの発明によるフリーラン機能付周期発生部１１″の構成を、また図３にこの発明によるフリーラン機能付遅延発生部１２″の構成を示す。
先ず、図２に示すフリーラン機能付周期発生部１１″の構成を説明する。この発明によるフリーラン機能付周期発生部１１″は図８で説明した標準用周期発生部１１の前段側にフリーラン・スタート・ストップ制御部１３を設け、このフリーラン・スタート・ストップ制御部１３によりフリーランクロック用ゲート信号ＦＣＬＫＲＵＮを発生させる構成とした点と、パターン発生器１１２から送られて来るゲート信号ＧＡＴＥをそのままフリーラン機能付遅延発生部１２″に転送する構成にした点と、ゲート信号ＧＡＴＥとフリーランクロック用ゲート信号ＦＣＬＫＲＵＮのいずれかがＨ論理に立上がっても、これを標準用周期発生部１１に入力し、ゲート信号ＧＡＴＥとフリーランクロック用ゲート信号ＦＣＬＫＲＵＮの何れかがＨ論理に立上がっても標準用周期発生部１１が周期信号ＲＡＴＥの発生を開始させるオアゲートＯＲを設けた構成とした点を特徴とするものである。フリーラン・スタート・ストップ制御部１３は、この例ではＳ−ＲフリップフロップＳＲＦＦと、数個のラッチ回路ＤＦＦ6-1 ，ＤＦＦ6-2 ，ＤＦＦ6-3 と、１個のアンドゲートＡＮＤとによって構成した場合を示す。
【００３３】
図３に示すフリーラン機能付遅延発生部１２″の特徴とする構成は、フリーランクロックの発生を設定するレジスタＲＥＧを設けた点と、このレジスタＲＥＧの設定状態に応じて図２に示したフリーラン機能付周期発生部１１″から出力される周期信号ＲＡＴＥをゲート制御して標準用遅延発生部１２に入力するか、または図２に示したゲート信号ＧＡＴＥによって周期信号ＲＡＴＥをゲート制御して標準用遅延発生部１２に入力するアンドゲートＡＮＤを設けた点と、レジスタＲＥＧにフリーラン発生を設定するとタイミングセットデータＴＳを固定値ＴＳ1 に固定するゲート回路Ｇを設けた構成とした点である。
【００３４】
レジスタＲＥＧにＬ論理を設定した場合は、アンドゲートＡＮＤはゲート信号ＧＡＴＥによって開閉制御される。つまり図４に示す通常モードで動作する。これに対し、レジスタＲＥＧにＨ論理を設定した場合は、アンドゲートＡＮＤは図５に示すフリーラン設定モードで動作する。つまり、アンドゲートＡＮＤは図２に示したフリーラン・スタート・ストップ制御部１３が発生するフリーランクロック用ゲート信号ＦＣＬＫＲＵＮがＨ論理に立上がるのと同時に標準用周期発生部１１は周期発生動作を開始し、発生した周期信号ＲＡＴＥを通過させ標準用遅延発生部１２に周期信号ＲＡＴＥの供給を開始し、標準用遅延発生部１２は動作を開始する。
【００３５】
従って、レジスタＲＥＧにＬ論理を設定したフリーラン機能付遅延発生部１２″は通常の試験パターン信号の発生用遅延発生部として動作し、レジスタＲＥＧにＨ論理を設定したフリーラン機能付遅延発生部１２″はフリーランクロック発生源として動作する。
ここで通常のＩＣを試験する場合のフリーラン機能付周期発生部１１″とフリーラン機能付遅延発生部１２″の動作を説明する。通常のＩＣを試験する場合にはパターン発生器１１２から図４Ａに示すゲート信号ＧＡＴＥが入力され、このゲート信号ＧＡＴＥの入力により標準用周期発生部１１が周期信号ＲＡＴＥの発生を開始し、この周期信号ＲＡＴＥを図１及び図３に示した各フリーラン機能付遅延発生部１２″に送り込む。各フリーラン機能付遅延発生部１２″では周期信号ＲＡＴＥの供給を受けて通常の試験パターン発生用のタイミング信号を生成し、波形フォーマッタ１１４において各種の試験パターン信号を生成させる。
【００３６】
試験終了時にはゲート信号ＧＡＴＥがＬ論理に立下がり、これによりフリーラン機能付周期発生部１１″は周期信号ＲＡＴＥの発生を停止し、これによりフリーラン機能付遅延発生部１２″の動作も停止する。
これに対し、フリーランクロックを発生させる必要があるＩＣを試験する場合には、フリーランクロックを発生させる必要があるフリーラン機能付遅延発生部１２″のレジスタＲＥＧにＨ論理を設定し、その他のフリーラン機能付遅延発生部１２″のレジスタＲＥＧにはＬ論理を設定する。
【００３７】
パターン発生器１１２は試験パターンデータを発生させるタイミングより前にフリーラン機能付周期発生部１１″に設けたフリーラン・スタート・ストップ制御部１３に基準クロックＲＥＦＣＫに同期して発生するフリーランスタート信号ＳＴＲＴ  ＦＣＬＫを入力する。これによりフリーラン・スタート・ストップ制御部１３はフリーランクロック用ゲート信号ＦＣＬＫＲＵＮを発生し、このフリーランクロック用ゲート信号ＦＣＬＫＲＵＮをオアゲートＯＲを通じて標準用周期発生部１１に入力する。
【００３８】
標準用周期発生部１１にフリーランクロック用ゲート信号ＦＣＬＫＲＵＮが入力されることにより、標準用周期発生部１１は図５Ａに示すように周期信号ＲＡＴＥの発生を開始する。
周期信号ＲＡＴＥの発生が開始されると、この周期信号ＲＡＴＥが各フリーラン機能付遅延発生部１２″に供給される。この場合、フリーランクロックを発生させる必要があるフリーラン機能付遅延発生部１２″ではアンドゲートＡＮＤがレジスタＲＥＧに設定したＨ論理により開の状態に制御されているから、フリーラン機能付周期発生部１１″が周期信号ＲＡＴＥを出力し始めるのと同時にフリーランに設定されたフリーラン機能付遅延発生部１２″には周期信号ＲＡＴＥの供給が開始され、その標準用遅延発生部１２はゲート信号ＧＡＴＥの立上がりを待たずに動作を開始する。
【００３９】
従って、フリーランクロックを発生させる必要があるフリーラン機能付遅延発生部１２″では試験開始前から周期信号ＲＡＴＥが供給され動作を開始する。この動作はレジスタＲＥＧに設定したＨ論理によりゲートＧが閉じられてタイミングセット信号ＴＳが固定値ＴＳ1 に固定されるから、この固定値ＴＳ1 により遅延設定データメモリ１２Ａ（図９参照）は、例えば特定のアドレスがアクセスされ、この特定のアドレスからフリーランクロック用の遅延データを読み出す。この遅延データは遅延設定データメモリ１２Ａの特定のアドレスからフリーランクロックの立上がりのタイミングと立下りのタイミングとして読み出され、図９に示した端数遅延部１２Ｅから一定周期のフリーランクロックが出力される。
【００４０】
レジスタＲＥＧにＬ論理を設定した他のフリーラン機能付遅延発生部１２″では、レジスタＲＥＧにＬ論理が設定されているから切替回路ＭＵＸはゲート信号ＧＡＴＥを選択し、このゲート信号ＧＡＴＥを標準用遅延発生部１２に入力するから、これらの各標準用遅延発生部１２では図５Ｅに示すように、試験開始と同時に周期信号ＲＡＴＥの供給が開始され、試験期間中だけ遅延タイミング信号ＰOUT を出力する。
【００４１】
【発明の効果】
以上述べたように、この発明によればわずかな素子を付加するだけで標準用周期発生部１１と標準用遅延発生部１２をフリーラン機能付周期発生部１１″とフリーラン機能付遅延発生部１２″に改造することができ、これにより各遅延発生部と波形フォーマッタ１１４との間にマルチプレクサＭＵＸを接続しなくて済むため、フリーランクロック発生機能付のＩＣ試験装置の構成を簡素化することができる利点が得られる。
【図面の簡単な説明】
【図１】この発明によるＩＣ試験装置の要部の構成を説明するためのブロック図。
【図２】この発明によるＩＣ試験装置に用いるフリーラン機能付周期発生部の構成を説明するためのブロック図。
【図３】この発明によるＩＣ試験装置に用いるフリーラン機能付遅延発生部の構成を説明するためのブロック図。
【図４】図２に示したフリーラン機能付周期発生部の動作を説明するためのタイミングチャート。
【図５】図３に示したフリーラン機能付遅延発生部の動作を説明するためのタイミングチャート。
【図６】ＩＣ試験装置の概要を説明するためのブロック図。
【図７】従来のタイミング発生器の構成を説明するためのブロック図。
【図８】従来の標準用周期発生部の構成及び動作を説明するためのブロック図。
【図９】従来の標準用遅延発生部の構成及び動作を説明するためのブロック図。
【図１０】図８に示した標準用遅延発生部の動作を説明するためのタイミングチャート。
【図１１】従来の標準用遅延発生部の動作を説明するためのタイミングチャート。
【図１２】従来のフリーラン用タイミング発生器を付加した構成を説明するためのブロック図。
【符号の説明】
１１        標準用周期発生部
１２        標準用遅延発生部
１１″      フリーラン機能付周期発生部
１２″      フリーラン機能付遅延発生部
【図１】
0004336001.tif 000002
【図２】
0004336001.tif 000003
【図３】
0004336001.tif 000004
【図４】
0004336001.tif 000005
【図５】
0004336001.tif 000006
【図６】
0004336001.tif 000007
【図７】
0004336001.tif 000008
【図８】
0004336001.tif 000009
【図９】
0004336001.tif 000010
【図１０】
0004336001.tif 000011
【図１１】
0004336001.tif 000012
【図１２】
0004336001.tif 000013