(57)【特許請求の範囲】
【請求項１】
信頼性と動作性を改良したチャンネル・ホット電子によりプログラム可能なメモリ・デバイスにおいて、
Ｐ形基板と、
前記Ｐ形基板内のＮ形ウエル領域と、
前記Ｎ形ウエル領域内の分離したＰ形ウエル領域と、
前記分離したＰ形ウエル領域内のソース領域と、
前記分離したＰ形ウエル領域内のドレイン領域と、
前記ソース領域と前記ドレイン領域との間のゲート領域と、
前記分離したＰ形ウエル領域と前記Ｎ形ウエル領域との間の接合のダイオード・ターン・オン電圧以下に、前記分離したＰ形ウエル領域の電圧ポテンシャルを保持するために、前記分離したＰ形ウエル領域に対して前記Ｎ形ウエル領域に順方向のバイアスを加えるための前記Ｎ形ウエル領域に接続された順方向バイアス回路と、
を備えた、チャンネル・ホット電子によりプログラム可能なメモリ・デバイス。
【請求項２】
Ｐ形基板と、前記Ｐ形基板内のＮ形ウエル領域と、前記Ｎ形ウエル領域内の分離したＰ形ウエル領域と、前記分離したＰ形ウエル領域内のソース領域と、前記分離したＰ形ウエル領域内のドレイン領域と、前記ソース領域と前記ドレイン領域との間のゲート領域と、を備えたチャンネル・ホット電子によるプログラム可能なメモリ・デバイスの動作を改良するための方法であって、
前記分離したＰ形ウエル領域の電圧ポテンシャルを、前記分離したＰ形ウエル領域と前記Ｎ形ウエル領域内の間のダイオード・ターン・オン電圧以下に保持するために、前記分離したＰ形ウエル領域に対して前記Ｎ形ウエル領域を順方向にバイアスする、
方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体デバイスに関する。さらに詳細に言えば、本発明はＥＰＲＯＭおよびフラッシュＥＰＲＯＭのようなメモリ・デバイスに関する。さらに詳細に言えば、本発明は、信頼性と動作性を改良したチャンネル・ホット電子（ＣＨＥ、Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）によるプログラム化されたメモリ・デバイスに関する。
【０００２】
【発明が解決しようとする課題】
電気的に消去可能・プログラム可能な読出し専用メモリＥＰＲＯＭおよびフラッシュＥＰＲＯＭのＣＨＥプログラミングは、50μＡと 100μＡとの間のセル電流を発生することができる。先行技術のデバイスは、低抵抗率を有する基板の上に作成されたＰ形エピタキシャル層の上にデバイスが作成されることが多いが、この場合の基板電流は低抵抗率の層の中に流れ去り、そのために大幅に大きな電圧降下が生ずることはない。けれども、非エピタキシャル層の基板を用いたＥＰＲＯＭおよびフラッシュＥＰＲＯＭの場合、またはトリプル・ウエル工程の場合のような深いＮ形ウエルで取り囲まれた分離したＰ形ウエルの上にＥＰＲＯＭおよびフラッシュＥＰＲＯＭが作成される場合、プログラミングの期間中に発生する基板電流が、抵抗を有する浮動ゲート・アバランシェ注入−金属・酸化物・半導体（ＦＡＭＯＳ、Ｆｌｏａｔｉｎｇ−ｇｅｔｅ  Ａｖａｌａｎｃｈｅ−ｉｎｊｅｃｔｉｏｎ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のＰ形ウエル領域の両端に、大きな電圧降下を生ずることが可能である。
【０００３】
もしこの電圧降下が約 0.7ボルトのダイオード・ターン・オン電圧を越えるならば、ソース接合は順方向にバイアスされるであろう。抵抗を有するＰ形ウエルの場合のこの問題点は、浮動ゲート・アバランシェ注入−金属・酸化物・半導体（ＦＡＭＯＳ）のＢＶＣＥＯ電圧値の低下において見ることができる。不幸なことに、ＢＶＣＥＯ値が低下すると、デバイスの最大ドレイン電位が減少する。定電流プログラミング負荷線路の場合、このことはゲート電流を減少させ、そしてＥＰＲＯＭまたはフラッシュＥＰＲＯＭのプログラミング可能性を劣化させる。
【０００４】
図１および図２は、低下したＢＶＣＥＯ電圧値の好ましくない効果を示した図である。特に図１は、深いＮ形ウエルの中に分離したＰ形ウエルを有するトリプル・ウエル構造体の上に作成された、フラッシュＥＰＲＯＭセルに対する２個のＢＶＣＥＯ曲線を示したグラフである。曲線１０の第１の場合、分離したＰ形ウエルは十分にアースされ、そして深いＮ形ウエルはアース電位にある。抵抗Ｒは１５Ωに等しい。曲線１２の第２の場合、分離したＰ形ウエルは15ＫΩの抵抗値を有するとシュミレートされる。曲線１０はプログラミング電圧を低下させるようにＢＶＣＥＯ特性がシフトしていることを示し、そしてこのことは通常はメモリの特性を劣化させる。
【０００５】
基板電流が抵抗を有するＦＡＭＯＳ−Ｐ形ウエルの両端に電圧降下を発生させる時に生ずるまた別の問題点は、ソース接合がいったん順方向にバイアスされると、電子が基板の中に注入されることである。これらの電子の中の幾分かは、ビット線路ストレス・モードにある隣接するセルのドレイン接合により収集されるであろう。この場合、ドレインの近傍の高電界領域に入った電子は、ホットな電子・ホール対を生ずる。ゲート電界の極性により、これらのホットな電子・ホール対は多分ゲート酸化物の中に注入され、そして浮動ゲートからの電荷損失のを引き起こすであろう。
【０００６】
図２は、増大するボディ電位がビット線路ストレスに及ぼす効果を示した表である。図２の表において、ゲート電圧Ｖg はゼロに等しく、ドレイン電圧Ｖd は６ボルトに等しく、およびソース電圧Ｖs はゼロに等しい。この実施例では、ビット線路ストレスは約１秒間起こる。パラメータＶb は、抵抗を有するＦＡＭＯＳ−Ｐ形ウエルの両端のビン電圧を表す。図２の表に示されているように、Ｖb が 0.7ボルトを越える場合、Ｖb が 0.7ボルトであったまたは 0.7ボルト以下であった時の0.10、0.05および 0.5の閾値電圧Ｖt 値を示す。したがって、低下したＶt はソース接合ダイオードのブレークダウンを引き起こし、プログラム可能性の劣化を示す。基本的には、基板電位が増大する時、それに対応して浮動ゲートからの電荷損失が増大する。この現象の原因と結果の関係は、ほぼ指数関数的である。またホット・ホールが注入される結果としてある程度予期されることは、前記のビット線路ストレス機構がフラッシュ・メモリ・デバイスの中に粒状劣化を引き起こすことである。
【０００７】
前記の結果を回避するために、プログラミングの期間中の基板の中の電圧降下は、約 0.7ボルトのダイオード・ターン・オン電圧以下でなければならない。この結果を達成するための１つの方法は、ＦＡＭＯＳ−Ｐ形ウエルのシート抵抗値を小さくすることである。不幸なことにトリプル・ウエル技術の場合、この解決法は処理工程を非常に複雑にする。したがって、負電圧スイッチングに対するＣＭＯＳの要求を満たすために、単一の分離したＰ形ウエルを作成することと、ＦＡＭＯＳデバイスのために同じ分離したウエルを用いることとが望ましい。この場合、分離したＰ形ウエルが高いシート抵抗値を有すると、ＦＡＭＯＳの要求を満たすことができない。大型のアレイの場合、プログラミングの期間中に生成する基板バイアスはソース接合を順方向にバイアスし、そして前記で説明したデバイスの信頼性に関する問題点を生ずる原因となる。
【０００８】
この問題点に対する従来の他の解決方法は、低いシート抵抗値を有するＦＡＭＯＳ−Ｐ形ウエルを用いるまたは非常に高いエネルギでの注入を用いるのいずれかのような処理工程を中心とした方法である。けれどもこのいずれの解決方法も、処理工程の数が増大しそしてデバイスの設計が複雑になる。
【０００９】
【課題を解決するための手段】
前記の制約を考えるならば、従来の方法およびデバイスに対して影響を与えるような好ましくない処理工程を用いないでおよびデバイスの設計をそれ程複雑にすることなく、分離したＰ形ウエル接合を順方向にバイアスする問題点およびＰ形基板の中に電子を放射する問題点が事実上ないまたは大幅に小さい、改良された信頼性と動作性とを有する、ＣＨＥプログラムド・メモリ・デバイスが要請されている。
【００１０】
本発明の１つの特徴により、分離したＰ形ウエルに対して深いＮ形ウエルをわずかに順方向にバイアスすることにより、分離したＰ形ウエル接合を順方向にバイアスすることおよび基板の中に電子を放射することを回避することができ、改良された信頼性と動作性とを有する、ＣＨＥプログラムド・メモリ・デバイスが得られる。
【００１１】
本発明の１つの実施例では、順方向バイアスが、深いＮ形ウエルに-0.3〜-0.5Ｖの範囲の電圧として加えられる、またはアースされ分離したＰ形ウエルでもって深いＮ形ウエルに供給される約−10μＡの負の定電流として加えられる。わずかに順方向にバイアスされ分離したＰ形ウエルと深いＮ形ウエルのダイオードの場合、プログラミングの期間中に発生するすべての基板電流は、容易にこのダイオードをさらに順方向にバイアスすることができる。この結果、ホールがＰ形基板内に供給される。この場合、分離したＰ形ウエルの電位は 0.2Ｖ〜 0.3Ｖ以上には増大しない。このことは、分離したＰ形ウエル接合を順方向にバイアスする問題点およびＰ形基板の中に電子を注入する問題点を本質的になくする。
【００１２】
本発明の１つの技術的な利点は、プログラミングの期間中、低抵抗率のＰ形基板の中に基板電流を供給することにより、抵抗を有する分離したＰ形ウエルをトリプル・ウエル設計の中で使用することを実用的なものにすることである。本発明は、分離した低シート抵抗値のＦＡＭＯＳ−Ｐ形ウエルに対する要請をなくすることにより、トリプル・ウエルの上にフラッシュＥＰＲＯＭを作成する処理工程を簡単にし、そしてそれにより製造コストが低下する。本発明は付加的なウエルを必要とせず、そして必要なのは小さな回路変更のみである。さらに本発明は、トリプル・ウエルの上に作成されるすべてのＥＰＲＯＭに対して効果的に応用することができる。
【００１３】
【発明の実施の形態】
添付図面を参照しての下記説明により、本発明およびその利点をさらに完全に理解することができるであろう。添付図面において、同等な番号を有する部品は同等な特性を有することを示す。
【００１４】
本発明の好ましい実施例が添付図面に示されている。添付図面において、同等な部品および対応する部品には同等な番号が付されている。
【００１５】
図３はＢＶＣＥＯ曲線１４を示した図である。図３のＢＶＣＥＯ曲線１４は、ＲB ＝１５ΩおよびＮ形ウエル電流が−５μＡで一定である場合に対しこの概念を適用し、約-0.4Ｖの深いＮ形ウエル電位を生ずるという結果を示している。わずかに負である電圧を深いＮ形ウエルの中に供給することにより、図１のＢＶＣＥＯ曲線の場合のような、ＢＶＣＥＯ特性曲線のシフトは起こらない。したがって、ビット線路ストレスの後のＶt の減少は起こらない。その結果、プログラム可能性の劣化、またはゲート電流の減少は本発明により起こらない。
【００１６】
図４は、本発明の１つの実施例を示した図である。この実施例は、Ｐ形基板３２の上に作成されたメモリ・セル３０を有する。Ｐ形基板３２それ自身は、アース接続体３４によりアースされる。メモリ・セル３０の部品は、従来の種々の製造工程のいずれを用いても作成することができる。深いＮ形ウエル３６は、分離したＰ形ウエル３８を取り囲んでいる。深いＮ形ウエル３６をアースする代わりに、約-0.4Ｖのわずかに負の電圧ＶDNが接続体４０において深いＮ形ウエル３６に加えられる。分離したＰ形ウエル３８は、アース電位の接続体４２によりアースに接続される。分離したＰ形ウエル３８の中で、Ｎ+ 領域４４はメモリ・セルのソース領域を形成し、そしてＮ+ 領域４６は付随するドレイン領域を形成する。ゲート誘電体領域４８が、ソースＮ+ 領域４４とドレインＮ+ 領域４６との間のＰ形ウエル３８の上に配置される。
【００１７】
図５は、本発明のまた別の実施例を示した図である。この実施例のエレメントの番号は、図４の実施例のエレメントの番号とほぼ対応している。けれども図５は、深いＮ形ウエル電圧源４０の代わりに、深いＮ形ウエル３６に接続された深いＮ形ウエル電流源５０を有している。電流源５０は、深いＮ形ウエル３６に約−10μＡの負電流を供給する。分離したＰ形ウエル３８は、前記と同じようにアースに接続される。深いＮ形ウエル３６と分離したＰ形ウエル３８との間の接合がわずかに順方向にバイアスされると、Ｐ形基板３２の中にいくらかの電流ＩSUB が流れる。その結果、Ｐ形ウエル３８の電位は 0.2〜0.3 ボルトを越えないであろう。このことにより、先行技術のデバイスの減少したゲート電流およびプログラム可能性に関する問題点はなくなる。
【００１８】
例示された実施例について本発明が詳細に説明されたが、この説明は単に例示された実施例についての説明であって、本発明の範囲がこれらの実施例に限定されることを意味するものではない。したがって、本発明の実施例の細部を種々に変更した実施例および本発明のこの他の付加的実施例が可能であることは、前記説明から当業者には容易に理解されるはずである。このような変更実施例および付加的実施例はすべて、本発明の範囲内に包含されるものと理解されなければならない。
【００１９】
以上の説明に関して更に以下の項を開示する。
（１）  Ｐ形基板と、
前記Ｐ形基板の中の深いＮ形ウエル領域と、
前記Ｎ形基板の中の分離したＰ形ウエル領域と、
前記分離したＰ形ウエル領域の中のソース領域と、
前記分離したＰ形ウエル領域の中のドレイン領域と、
前記ソース領域と前記ドレイン領域との間のゲート領域と、
前記分離したＰ形ウエル領域と前記深いＮ形ウエル領域との間の接合のダイオード・ターン・オン電圧以下に前記分離したＰ形ウエル領域の電圧降下を保持するために、前記分離したＰ形ウエル領域に対して前記深いＮ形ウエル領域に順方向のバイアスを加えるための前記深いＮ形ウエル領域に接続された順方向バイアス回路と、
を有する、改良された信頼性と動作可能性とを有するチャンネル・ホット電子プログラムド・メモリ・デバイス。
【００２０】
（２）  第１項記載のデバイスにおいて、前記順方向バイアス回路が前記Ｎ形ウエルの中にバイアス電流を供給する電流バイアス回路を有する、前記デバイス。
（３）  第１項記載のデバイスにおいて、前記順方向バイアス回路が前記深いＮ形ウエルの中にバイアス電流を供給する電圧バイアス回路を有する、前記デバイス。
（４）  第１項記載のデバイスにおいて、前記メモリ・デバイスが電気的に消去可能・プログラム可能な読出し専用メモリを有する、前記デバイス。
（５）  第１項記載のデバイスにおいて、前記メモリ・デバイスがフラッシュ電気的に消去可能・プログラム可能な読出し専用メモリを有する、前記デバイス。
（６）  第１項記載のデバイスにおいて、前記順方向バイアス回路が前記分離したＰ形ウエルの電位を約 0.3ボルトを越えないように制限するのに十分な電圧を供給する電圧バイアス回路を有する、前記デバイス。
（７）  第１項記載のデバイスにおいて、前記順方向バイアス回路が前記分離したＰ形ウエルの電位を約 0.3ボルトを越えないように制限するのに十分な電流を供給する電流源バイアス回路を有する、前記デバイス。
【００２１】
（８）  Ｐ形基板と、前記Ｐ形基板の中の深いＮ形ウエル領域と、前記Ｎ形基板の中の分離したＰ形ウエル領域と、前記分離したＰ形ウエル領域の中のソース領域と、前記分離したＰ形ウエル領域の中のドレイン領域と、前記ソース領域と前記ドレイン領域との間のゲート領域と、を有するチャンネル・ホット電子プログラムド・メモリ・デバイスの動作を改良するための方法であって、
前記分離したＰ形ウエル領域の電圧降下をダイオード・ターン・オン電圧以下に保持するために、前記分離したＰ形ウエル領域に対して前記深いＮ形ウエル領域を順方向にバイアスする段階、
を有する、前記方法。
【００２２】
（９）  第８項記載の方法において、前記順方向バイアス段階が前記Ｎ形ウエルの中にバイアス電流を大量に供給する段階をさらに有する、前記方法。
（１０）  第８項記載の方法において、前記順方向バイアス段階が前記Ｎ形ウエルの中にバイアス電流を供給する段階をさらに有する、前記方法。
（１１）  第８項記載の方法において、前記順方向バイアス段階が前記分離したＰ形ウエルの電位を約 0.2ボルトを越えないように制限するのに十分な電圧を供給する段階をさらに有する、前記方法。
（１２）  第８項記載の方法において、前記順方向バイアス段階が前記分離したＰ形ウエルの電位を約 0.2ボルトを越えないように制限するのに十分な電流を供給する段階をさらに有する、前記方法。
【００２３】
（１３）  Ｐ形基板を作成する段階と、
前記Ｐ形基板の中に深いＮ形ウエル領域を作成する段階と、
前記Ｎ形基板の中に分離したＰ形ウエル領域を作成する段階と、
前記分離したＰ形ウエル領域の中にソース領域を作成する段階と、
前記分離したＰ形ウエル領域の中にドレイン領域を作成する段階と、
前記ソース領域と前記ドレイン領域との間にゲート領域を作成する段階と、
前記分離したＰ形ウエル領域の電圧降下をダイオード・ターン・オン電圧以下に保持するために、前記分離したＰ形ウエル領域に対して前記深いＮ形ウエル領域をわずかにバイアスするための前記深いＮ形ウエル領域に接続された順方向バイアス回路を作成する段階と、
を有する、改良された信頼性と動作可能性を有するチャンネル・ホット電子プログラムド・メモリ・デバイスを作成する方法。
【００２４】
（１４）  第１３項記載の方法において、前記順方向バイアス回路作成段階が前記Ｎ形ウエルの中にバイアス電流を大量に供給するための電流バイアス回路を作成する段階をさらに有する、前記方法。
（１５）  第１３項記載の方法において、前記順方向バイアス回路作成段階が前記深いＮ形ウエルの中にバイアス電流を供給するための電圧バイアス回路を作成する段階をさらに有する、前記方法。
（１６）  第１３項記載の方法において、前記メモリ・デバイスが電気的に消去可能・プログラム可能な読出し専用メモリを有する、前記方法。
（１７）  第１３項記載の方法において、前記メモリ・デバイスがフラッシュ電気的に消去可能・プログラム可能な読出し専用メモリを有する、前記方法。
（１８）  第１３項記載の方法において、前記順方向バイアス回路作成段階が前記分離したＰ形ウエルの電位を約 0.2ボルトを越えないように制限するのに十分な電圧を供給するための電圧バイアス回路を作成する段階をさらに有する、前記方法。
（１９）  第１３項記載の方法において、前記順方向バイアス回路作成段階が前記分離したＰ形ウエルの電位を約 0.2ボルトを越えないように制限するのに十分な電流を供給するための電流源バイアス回路を作成する段階をさらに有する、前記方法。
【００２５】
（２０）  ＣＨＥプログラムド・メモリ・デバイス３０は、深いＮ形ウエル３６と分離したＰ形ウエル３８との間の接合に順方向バイアスすることを回避する。そして深いＮ形ウエル領域をわずかに順方向にバイアスするために、深いＮ形ウエル領域３６に接続された順方向バイアス電流源５０または順方向バイアス電圧源４０を加えることにより、分離したＰ形ウエル領域３８を横断して電圧を発生させる原因となる電子の放射が防止される。このことにより、分離したＰ形ウエル領域３８の電圧降下がダイオード・ターン・オン電圧以下に保持される。
【図面の簡単な説明】
【図１】トリプル・ウエル工程におけるように、深いＮ形ウエルの上に非エピタクシャル層を使用したフラッシュＥＰＲＯＭにおいて生ずるＢＶＣＥＯを、ドレイン電流の関数として示したグラフ。
【図２】ビット線路ストレスに及ぼす増大するボディ電位の好ましくない作用を要約した表。
【図３】図１および図２が関係しているが本発明に開示された内容を用いているフラッシュＥＰＲＯＭに生ずるＢＶＣＥＯをドレイン電流の関数として示したグラフ。
【図４】本発明の１つの実施例の図。
【図５】本発明のまた別の実施例の図。
【符号の説明】
３０  チャンネル・ホット電子プログラムド・メモリ・デバイス
３２  Ｐ形基板
３６  深いＮ形ウエル領域
３８  分離したＰ形ウエル領域
４０  順方向バイアス電圧源
４４  ソース領域
４６  ドレイン領域
４８  ゲート領域
５０  順方向バイアス電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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