(57)【特許請求の範囲】
【請求項１】
（ａ）素子分離領域で区画された素子形成領域を有する半導体基板と、
（ｂ）前記素子形成領域上に形成されたキャパシタであって、
（ｂ１）前記半導体基板上に形成された第１絶縁膜と、
（ｂ２）前記第１絶縁膜上に形成され、前記素子形成領域内に形成された第１導電性膜と、
（ｂ３）前記第１導電性膜上に形成され、前記素子形成領域から前記素子分離領域上まで延在した第２導電性膜と、を有するキャパシタと、
（ｃ）前記第２導電性膜の下層に位置し、前記素子分離領域と前記素子形成領域との境界上に形成された第２絶縁膜と、
（ｄ）前記素子分離領域上の第２導電性膜上に位置する電極引き出し部と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
半導体基板上に素子分離領域で区画された第１および第２の素子形成領域を有し、前記第１の素子形成領域には、ＭＩＳＦＥＴが形成され、前記第２の素子形成領域には、キャパシタが形成された半導体集積回路装置であって、
（ａ）前記ＭＩＳＦＥＴは、
（ａ１）前記半導体基板上に形成された第１絶縁膜と、
（ａ２）前記第１絶縁膜上に形成された第１導電性膜と、
（ａ３）前記第１導電性膜の両側の前記半導体基板中に形成された半導体領域と、
を有し、
（ｂ）前記キャパシタは、
（ｂ１）前記半導体基板上に形成され、前記第１絶縁膜と同層の第２絶縁膜と、
（ｂ２）前記第２絶縁膜上であって、前記第２の素子形成領域内に形成された第２導電性膜と、
（ｂ３）前記第２導電性膜上に形成され、前記素子形成領域から前記素子分離領域上まで延在した第３導電性膜と、を有するキャパシタと、
（ｃ）前記第３導電性膜の下層に位置し、前記素子分離領域と前記素子形成領域との境界上に形成された第３絶縁膜と、
を有することを特徴とする半導体集積回路装置。
【請求項３】
半導体基板上に素子分離領域で区画された第１および第２の素子形成領域を有し、前記第１の素子形成領域には、不揮発性メモリが形成され、前記第２の素子形成領域には、キャパシタが形成された半導体集積回路装置であって、
（ａ）前記不揮発性メモリであって、
（ａ１）前記半導体基板上に形成された第１絶縁膜と、
（ａ２）前記第１絶縁膜上に形成された第１導電性膜と、
（ａ３）前記第１導電性膜上に形成された第２導電性膜と、
（ａ４）前記第２導電性膜上に、第２絶縁膜を介して形成された第３導電性膜と、
（ａ５）前記第１導電性膜の両側の前記半導体基板中に形成された半導体領域と、を有する不揮発性メモリと、
（ｂ）前記キャパシタであって、
（ｂ１）前記半導体基板上に形成された第３絶縁膜と、
（ｂ２）前記第３絶縁膜上であって、前記第２の素子形成領域内に形成され、前記第１導電性膜と同層の第４導電性膜と、
（ｂ３）前記第４導電性膜上に形成され、前記第２導電性膜と同層の第５導電性膜であって、前記素子形成領域から前記素子分離領域上まで延在する第５導電性膜と、を有するキャパシタと、
（ｃ）前記第５導電性膜の下層に位置し、前記素子分離領域と前記素子形成領域との境界上に形成された第４絶縁膜と、
を有することを特徴とする半導体集積回路装置。
【請求項４】
半導体基板上に素子分離領域で区画された第１、第２および第３の素子形成領域を有し、前記第１の素子形成領域には、不揮発性メモリが形成され、前記第２の素子形成領域には、ＭＩＳＦＥＴが形成され、前記第３の素子形成領域には、キャパシタが形成された半導体集積回路装置であって、
（ａ）前記不揮発性メモリであって、
（ａ１）前記半導体基板上に形成された第１絶縁膜と、
（ａ２）前記第１絶縁膜上に形成された第１導電性膜と、
（ａ３）前記第１導電性膜上に形成された第２導電性膜と、
（ａ４）前記第２導電性膜上に、第２絶縁膜を介して形成された第３導電性膜と、
（ａ５）前記第１導電性膜の両側の前記半導体基板中に形成された第１半導体領域と、
を有し、
（ｂ）前記ＭＩＳＦＥＴは、
（ｂ１）前記半導体基板上に形成され、前記第１および第２絶縁膜より厚い第３絶縁膜と、
（ｂ２）前記第３絶縁膜上に形成された第４導電性膜と、
（ｂ３）前記第３導電性膜の両側の前記半導体基板中に形成された第２半導体領域と、
を有し、
（ｃ）前記キャパシタは、
（ｃ１）前記半導体基板上に形成され、前記第３絶縁膜と同層の第４絶縁膜と、
（ｃ２）前記第４絶縁膜上であって、前記第３の素子形成領域内に形成され、前記第１導電性膜と同層の第５導電性膜と、
（ｃ３）前記第５導電性膜上に形成され、前記第２導電性膜と同層の第６導電性膜であって、前記素子形成領域から前記素子分離領域上まで延在する第６導電性膜と、を有するキャパシタと、
（ｄ）前記第６導電性膜の下層に位置し、前記素子分離領域と前記素子形成領域との境界上に形成された第５絶縁膜と、
を有することを特徴とする半導体集積回路装置。
【請求項５】
（ａ）素子分離領域で区画された素子形成領域を形成する工程と、
（ｂ）前記素子形成領域上に第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上であって、前記素子形成領域と前記素子分離領域との境界上に延在しない第１導電性膜を形成する工程と、
（ｄ）前記第１絶縁膜上であって、前記素子形成領域と前記素子分離領域との境界上に、第２絶縁膜を形成する工程と、
（ｅ）前記第１導電性膜および前記第２絶縁膜上であって、前記素子形成領域から前記素子分離領域まで延在する第２導電性膜を形成する工程と、
（ｆ）前記第２導電性膜上に第３絶縁膜を形成する工程と、
（ｇ）前記素子分離領域上に位置する第２導電性膜の上部の前記第３絶縁膜を選択的に除去することによって接続孔を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、キャパシタを有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置中には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）やキャパシタ（容量）等の半導体素子を適宜組み合わせて種々の回路が形成される。
【０００３】
これらの半導体素子は、できるだけ他の素子と共通した部位（半導体領域や導電性膜等）を用い、その構造や製造工程を最適化する必要がある。
【０００４】
【発明が解決しようとする課題】
本発明者らは、半導体集積回路装置、中でも特に、電気的書き込みおよび消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ：Electrically Erasable Programmable Read Only Memory、フラッシュメモリ）の研究・開発に従事している。
【０００５】
この不揮発性メモリの駆動には、高電位（電位の絶対値の大きい電位）が必要となるため、メモリ素子の他、高耐圧ＭＩＳＦＥＴや昇圧回路（降圧回路）が作り込まれる。昇圧回路は、高電位の正電圧を発生させる正電源発生回路、また、降圧回路は、高電位の負電圧を発生させる負電源発生回路等として用いられる。
【０００６】
この昇圧回路（降圧回路）には、後述するように、キャパシタが組み込まれている。キャパシタは、容量絶縁膜と、これを挟む電極で構成される。
【０００７】
本発明者らは、半導体基板を第１電極とし、その上部に形成された酸化シリコン膜を容量絶縁膜とし、さらに、この上部に形成された多結晶シリコン膜等の導電性膜を第２電極としたキャパシタを検討した。
【０００８】
なお、追って詳細に説明するように、酸化シリコン膜は、例えば、高耐圧ＭＩＳＦＥＴのゲート絶縁膜と同じ工程で形成し、また、多結晶シリコン膜は、不揮発性メモリの浮遊ゲート（ＦＧ）と同じ工程で形成した。このような構成の容量は、ＭＯＳ（Metal Oxide Semiconductor）容量と呼ばれる。
【０００９】
しかしながら、かかるキャパシタを有する不揮発性メモリ装置の書き込み・消去サイクル試験（Ｅ／Ｗサイクル試験）において、書き込み・消去ができなくなる不良が発生した。
【００１０】
そこで、本発明者らは、この不良の原因について鋭意検討した結果、キャパシタの容量絶縁膜破壊（ゲート破壊）、特に、負電源発生回路のゲート破壊によるものであることが判明した。
【００１１】
また、さらに、検討を進めた結果、このような破壊は、素子形成領域（アクティブ）端部で発生していることが判明した。図４２に、本発明者らが確認した、ゲート破壊の様子（写真）を模式的に表す。破線の部分は、素子形成領域ＡＣと素子分離領域６の境界であり、かかる境界上部で、ゲート破壊（黒丸部）が生じていた。
【００１２】
本発明の目的は、キャパシタの容量絶縁膜の耐圧を向上させることにある。
【００１３】
また、本発明の他の目的は、キャパシタの容量絶縁膜の耐圧を向上させることにより、半導体集積回路装置（特に、不揮発性メモリ）の特性を向上させることにある。また、半導体集積回路装置の歩留まりを向上させることにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
（１）本発明の半導体集積回路装置は、（ａ）素子分離領域で区画された素子形成領域を有する半導体基板と、（ｂ）前記素子形成領域上に形成されたキャパシタであって、（ｂ１）前記半導体基板上に形成された第１絶縁膜と、（ｂ２）前記第１絶縁膜上に形成され、前記素子形成領域内に形成された第１導電性膜と、（ｂ３）前記第１導電性膜上に形成され、前記素子形成領域から前記素子分離領域上まで延在した第２導電性膜と、を有するキャパシタと、（ｃ）前記第２導電性膜の下層に位置し、前記素子分離領域と前記素子形成領域との境界上に形成された第２絶縁膜と、（ｄ）前記素子分離領域上の第２導電性膜上に位置する電極引き出し部と、を有するものである。
【００１７】
（２）本発明の半導体集積回路装置の製造方法は、（ａ）素子分離領域で区画された素子形成領域を形成する工程と、（ｂ）前記素子形成領域上に第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜上であって、前記素子形成領域と前記素子分離領域との境界上に延在しない第１導電性膜を形成する工程と、（ｄ）前記第１絶縁膜上であって、前記素子形成領域と前記素子分離領域との境界上に、第２絶縁膜を形成する工程と、（ｅ）前記第１導電性膜および前記第２絶縁膜上であって、前記素子形成領域から前記素子分離領域まで延在する第２導電性膜を形成する工程と、（ｆ）前記第２導電性膜上に第３絶縁膜を形成する工程と、（ｇ）前記素子分離領域上に位置する第２導電性膜の上部の前記第３絶縁膜を選択的に除去することによって接続孔を形成する工程と、を有するものである。
【００１８】
（３）なお、キャパシタを構成する第１絶縁膜は、他の素子形成領域に形成されるＭＩＳＦＥＴのゲート絶縁膜と同じ工程（同層）で、形成することができる。
【００１９】
また、キャパシタを構成する第１および第２導電性膜は、他の素子形成領域に形成される不揮発性メモリの浮遊ゲートと同じ工程（同層）で、形成することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
本発明の実施の形態である不揮発性メモリの製造方法を図１〜図３４を用いて工程順に説明する。なお、図１〜図３４は、本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図もしくは要部平面図であり、メモリセルが形成される領域（ＭＡ）、周辺回路領域（ＬＡ）もしくはキャパシタ領域（ＣＡ）を示す。
【００２２】
まず、図１〜図３に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１の素子形成領域上に、窒化シリコン膜等よりなるマスク膜（図示せず）を形成し、この膜をマスクとして、半導体基板１をエッチングすることにより素子分離溝４を形成する。図１は、メモリセルが形成される領域ＭＡの要部断面図、図２は、周辺回路領域ＬＡの要部断面図、図３は、キャパシタ領域ＣＡの要部断面図である。また、図１の左図は、後述する図３１および図３２（平面図）のＡ−Ａ断面部（メモリセルのワード線に対し垂直な断面）と対応し、また、右図は、Ｂ−Ｂ断面図（メモリセルのワード線に対し水平な断面）と対応する。
【００２３】
次いで、熱酸化によって、溝の内壁に薄い酸化シリコン膜（図示せず）を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復する等のために形成する。
【００２４】
次に、素子分離溝４の内部を含む半導体基板１上にＣＶＤ（Chemical Vapor deposition）法で酸化シリコン膜６を堆積し、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法で溝の上部の酸化シリコン膜６を研磨し、その表面を平坦化する。次いで、窒化シリコン膜を除去する。なお、以降の半導体基板１の洗浄工程や、表面酸化および酸化膜除去工程により酸化シリコン膜６の表面は、徐々に後退する。
【００２５】
このように、素子分離溝４内に酸化シリコン膜６を埋め込むことにより素子分離領域６が形成される。即ち、素子形成領域（アクティブ）は、素子分離領域６によって囲まれ、他の素子形成領域と分離される。言い換えれば、素子形成領域は、素子分離領域６によって区画される。例えば、図２９および図３０に示すように、素子形成領域ＡＣが区画される。
【００２６】
次に、半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、熱処理を施し、前記不純物を拡散させることによって、メモリセル領域ＭＡにｐ型ウエル８を形成し、周辺回路領域ＬＡおよびキャパシタ領域ＣＡの半導体基板１にｐ型ウエル８およびｎ型ウエル７を形成する。
【００２７】
周辺回路領域ＬＡのｐ型ウエル８には、高耐圧ｎチャネル型ＭＩＳＦＥＴが、また、ｎ型ウエル７には、高耐圧ｐチャネル型ＭＩＳＦＥＴが形成される。図中には、これらの形成領域をそれぞれＱＮ、ＱＰと示す。また、キャパシタ領域ＣＡのｐ型ウエル８には、負電源発生回路を構成するキャパシタが、また、ｎ型ウエル７には、正電源発生回路を構成するキャパシタが形成される。図中には、これらの形成領域をそれぞれＣＮＶ、ＣＰＶと示す。なお、ｎ型ウエル７およびｐ型ウエル８には必要に応じてチャネルが形成される。
【００２８】
次に、図４〜図６に示すように、熱酸化によって膜厚２５ｎｍ程度の熱酸化膜を形成する。この熱酸化膜は、周辺回路領域ＬＡに形成される高耐圧ＭＩＳＦＥＴのゲート酸化膜９ｂおよびキャパシタ（ＭＯＳ容量）の容量絶縁膜９ｃを構成する。
【００２９】
次いで、高耐圧ＭＩＳＦＥＴおよびキャパシタ（ＭＯＳ容量）の領域をレジスト膜（図示せず）で覆い、メモリセル領域の前記熱酸化膜を選択的に除去した後、熱酸化を施すことによって、メモリセル領域の表面に膜厚９ｎｍ程度の熱酸化膜を形成する。この熱酸化膜は、不揮発性メモリセルのゲート酸化膜９ａを構成する。
【００３０】
次に、図７〜図９に示すように、半導体基板（９ａ、９ｂ、９ｃ）の上部に、膜厚１００ｎｍ程度の多結晶シリコン膜１０をＣＶＤ法で堆積する。続いて、その上部にＣＶＤ法で膜厚１７０ｎｍ程度の窒化シリコン膜１１を堆積する。次に、レジスト膜（図示せず）をマスクにして窒化シリコン膜１１をドライエッチングすることにより、ゲート電極を形成する領域に窒化シリコン膜１１を残す。
【００３１】
次に、窒化シリコン膜１１をマスクにして多結晶シリコン膜１０をドライエッチングする。
【００３２】
その結果、メモリセル領域ＭＡにおいては、多結晶シリコンパターン１０ａが形成される。この多結晶シリコンパターン１０ａは、不揮発性メモリセルの浮遊ゲートＦＧの下層（ＦＧ１）となる。また、この多結晶シリコンパターン１０ａは、図３１に示すように、Ｙ方向に延在している。なお、図３１は、多結晶シリコンパターン２０ａの形成後の、メモリセル領域ＭＡの基板の要部平面図である。
【００３３】
また、キャパシタ領域ＣＡにおいては、多結晶シリコンパターン１０ｂが形成される。この多結晶シリコンパターン１０ｂは、キャパシタ電極（ＣＥ）となる。なお、このキャパシタ電極ＣＥの対極は、半導体基板（ｎ型ウエル７もしくはｐ型ウエル８）である。
【００３４】
ここで、重要なことは、多結晶シリコンパターン１０ｂのＸ方向の幅を、図３３および図３４に示すように、素子形成領域ＡＣのＸ方向の幅より小さく形成する。即ち、Ｙ方向に延在する素子形成領域と素子分離領域との境界上（点線上）に多結晶シリコンパターン１０ｂがかからないようパターニングする。なお、図３３および図３４は、多結晶シリコンパターン１０ｂ間に形成される酸化シリコン膜１９の形成後の、ＣＮＶおよびＣＰＶ部の基板の要部平面図である。
【００３５】
次に、図７に示すように、メモリセル領域ＭＡの多結晶シリコンパターン１０ａの両側のｐ型ウエル８にｎ型不純物（砒素）を注入した後、熱処理を施し、前記不純物を拡散させることによって、ｎ型半導体領域１７（ソース、ドレイン）を形成する。なお、多結晶シリコンパターン１０ａの側壁にサイドウォール膜を形成し、その形成の前後にｎ型不純物を注入することによって、ＬＤＤ（Lightly doped Drain）構造のソース、ドレインを形成してもよい。
【００３６】
この際、キャパシタ領域ＣＡをレジスト膜等で覆わない場合には、キャパシタ領域ＣＡの多結晶シリコンパターン１０ｂの両側にもｎ型半導体領域１７が形成されてしまう（図９）。
【００３７】
ここで、キャパシタ領域ＣＡのｎ型ウエル７に形成されるｎ型半導体領域１７は、問題とならないが、キャパシタ領域ＣＡのｐ型ウエル８中に、ｎ型半導体領域１７が形成されることによって、ｎ型半導体領域１７と多結晶シリコンパターン１０ｂの端部との間の容量絶縁膜９ｃの耐圧が低下する恐れが生じる。
【００３８】
しかしながら、本発明者らが検討した結果、追って詳細に説明するように、ＧｉＤＬ（Gate-Induced-Drain-Leakcurent）現象によって、容量絶縁膜９ｃの耐圧を確保することができる。
【００３９】
次いで、図１０〜図１２に示すように、半導体基板１の上部にＣＶＤ法で酸化シリコン膜１９を堆積した後、酸化シリコン膜１９を、窒化シリコン膜１１の表面が露出するまでＣＭＰ法で研磨もしくはエッチバックしてその表面を平坦化する。
【００４０】
その結果、メモリセル領域ＭＡにおいては、多結晶シリコンパターン１０ａ間に、酸化シリコン膜１９が形成される。
【００４１】
また、キャパシタ領域ＣＡにおいては、多結晶シリコンパターン１０ｂ間に、酸化シリコン膜１９が形成される。このキャパシタ領域ＣＡの酸化シリコン膜１９は、Ｙ方向に延在する素子形成領域と素子分離領域との境界に位置する（図３３および図３４も参照）。
【００４２】
次いで、図１３〜図１５に示すように、熱リン酸等により窒化シリコン膜１１を除去し、多結晶シリコン膜１０、多結晶シリコンパターン１０ａおよび１０ｂの表面を露出させる。
【００４３】
次に、多結晶シリコン膜１０、多結晶シリコンパターン１０ａおよび１０ｂの上部に、リンがドープされた多結晶シリコン膜２０をＣＶＤ法で堆積し、次いで、レジスト膜（図示せず）をマスクにして多結晶シリコン膜２０をドライエッチングすることにより、メモリセル領域ＭＡの多結晶シリコンパターン１０ａ上に多結晶シリコンパターン２０ａを形成する。この多結晶シリコンパターン２０ａは、不揮発性メモリセルの浮遊ゲートＦＧの上層（ＦＧ２）となる。また、この多結晶シリコンパターン２０ａは、図３１に示すように、Ｙ方向に延在している。即ち、多結晶シリコンパターン１０ａおよび２０ａを、さらに、パターニングすることによって浮遊ゲートＦＧ（ＦＧ１、ＦＧ２）が構成される。
【００４４】
また、キャパシタ領域ＣＡの多結晶シリコンパターン１０ｂ上にも、多結晶シリコン膜２０は形成され、多結晶シリコンパターン１０ｂと多結晶シリコン膜２０とは、キャパシタ電極（ＣＥ）となる。
【００４５】
また、周辺回路領域ＬＡの多結晶シリコン膜１０上にも、多結晶シリコン膜２０は形成され、多結晶シリコン膜１０および２０は、ＭＩＳＦＥＴのゲート電極Ｇとなる。
【００４６】
次いで、図１６〜図１８に示すように、半導体基板１上に、ＯＮＯ膜（層間絶縁膜）２１を形成する。このＯＮＯ膜２１は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜である。このＯＮＯ膜２１は、例えば、ＣＶＤ法により膜厚４ｎｍ程度の酸化シリコン膜、膜厚６ｎｍ程度の窒化シリコン膜および膜厚４ｎｍ程度の酸化シリコン膜を順次堆積することにより形成する。このＯＮＯ膜２１は、メモリセルを構成する浮遊ゲート（ＦＧ）と制御ゲート（ＣＧ）とを分離する役割を果たす。
【００４７】
次いで、キャパシタ領域ＣＡの多結晶シリコン膜２０上のＯＮＯ膜２１を選択的に除去し、開口部ＯＡを形成する（図１８）。この開口部ＯＡは、多結晶シリコン膜２０上であって、素子分離領域６上に形成する。この開口部ＯＡを介して、多結晶シリコン膜２０と後述する多結晶シリコン膜２２とが接続する。なお、図示はしないが、このとき周辺ＭＩＳＦＥＴのゲート電極Ｇも同様に素子分離上で開口し、後述する多結晶シリコン２２と接続する。
【００４８】
次いで、半導体基板１上にリンがドープされた多結晶シリコン膜２２をＣＶＤ法で堆積する。続いて、その上部に高融点金属のシリサイド膜、例えば、タングステンシリサイド（ＷＳｉ2）膜２３を堆積し、さらにその上部にＣＶＤ法で酸化シリコン膜２４を堆積する。この多結晶シリコン膜２２とＷＳｉ2膜２３の積層膜は、メモリセル領域ＭＡに形成されるメモリセルの制御ゲート（ＣＧ）となる。
【００４９】
次に、図１９〜図２１に示すように、レジスト膜（図示せず）をマスクにしてメモリセル領域ＭＡの酸化シリコン膜２４、ＷＳｉ2膜２３、多結晶シリコン膜２２、ＯＮＯ膜２１、多結晶シリコンパターン１０ａおよび２０ａをドライエッチングする。
【００５０】
メモリセル領域ＭＡにおいては、多結晶シリコン膜２２とＷＳｉ2膜２３の積層膜は、メモリセルの制御ゲートＣＧとなり、この制御ゲートＣＧは、図３２に示すように、Ｘ方向に延在している。なお、メモリセル領域ＭＡに形成された制御ゲートＣＧは、ワード線ＷＬとして機能する。なお、図３２は、制御ゲートＣＧ形成後のメモリセル領域ＭＡの基板の要部平面図である。
【００５１】
また、多結晶シリコンパターン１０ａおよび２０ａは、このエッチングにより、各セル毎に分割され、それぞれ多結晶シリコンパターンＦＧ１、ＦＧ２となる。これらのパターンにより、浮遊ゲートＦＧが構成される（図１９）。
【００５２】
また、周辺回路領域ＬＡにおいては、ゲート電極Ｇが形成される領域に、これらの膜（２４、２３、２２、２１、２０、１０）が残存し、多結晶シリコン膜１０および２０よりなるゲート電極Ｇが形成される（図２０）。
【００５３】
また、キャパシタ領域ＣＡにおいては、これらの膜（２４、２３、２２、２１、２０、１０ｂ）が、キャパシタ毎に分割される（図２１）。
【００５４】
ここで、図２１、図２９および図３０に示すように、多結晶シリコン膜２０は、素子分離領域６上まで延在するようパターニングされる。また、多結晶シリコン膜２０および多結晶シリコンパターン１０ｂのＹ方向の幅は、素子形成領域ＡＣのＹ方向の幅より小さくパターニングされる。従って、多結晶シリコンパターン１０ｂは、素子形成領域ＡＣの内部に形成される。
【００５５】
次いで、図２０に示すように、周辺回路領域ＬＡのゲート電極Ｇの両側のｐ型ウエル８（半導体基板１）にｎ型不純物を注入することによってｎ-型半導体領域２５ｎを形成する。また、周辺回路領域ＬＡのゲート電極Ｇの両側のｎ型ウエル７（半導体基板１）にｐ型不純物を注入することによってｐ-型半導体領域２５ｐを形成する。
【００５６】
なお、この際、図２１に示す断面には表れないが、キャパシタ領域ＣＡの多結晶シリコン膜２２のＹ方向の両側のｎ型ウエル７にもｎ-型半導体領域２５ｎを形成し、また、キャパシタ領域ＣＡの多結晶シリコン膜２２のＹ方向の両側のｐ型ウエル８にもｐ-型半導体領域２５ｐを形成する（図２７、図２８、図２９および図３０参照）。
【００５７】
次いで、ライト酸化によりメモリセル領域ＭＡの多結晶シリコンパターンＦＧ１、ＦＧ２、多結晶シリコン膜２２およびＷＳｉ2膜２３の側壁にライト酸化膜２６を形成する。なお、周辺回路領域ＬＡのゲート電極Ｇ等（多結晶シリコン膜１０、２０、多結晶シリコン膜２２およびＷＳｉ2膜２３）の側壁にもライト酸化膜２６が形成される。
【００５８】
次いで、図２２〜図２４に示すように、半導体基板１上にＣＶＤ法で酸化シリコン膜２８を堆積した後、異方的にエッチングすることによって、周辺回路領域ＬＡのゲート電極Ｇ等の側壁にサイドウォール膜２８ｓを形成する。この際、メモリセル領域ＭＡの制御ゲートＣＧ等の側壁やキャパシタ領域ＣＡの多結晶シリコン膜２０等の側壁にもサイドウォール膜２８ｓが形成される。
【００５９】
次いで、周辺回路領域ＬＡのゲート電極Ｇの両側のｐ型ウエル８（半導体基板１）にｎ型不純物を注入することによってｎ+型半導体領域２７ｎ（ソース、ドレイン）を形成する。また、周辺回路領域ＬＡのゲート電極Ｇの両側のｎ型ウエル７（半導体基板１）にｐ型不純物を注入することによってｐ+型半導体領域２７ｐ（ソース、ドレイン）を形成する。
【００６０】
なお、この際、図２４に示す断面には表れないが、キャパシタ領域ＣＡの多結晶シリコン膜２２のＹ方向の両側のｎ型ウエル７にもｎ+型半導体領域２７ｎを形成し、また、キャパシタ領域ＣＡの多結晶シリコン膜２２のＹ方向の両側のｐ型ウエル８にもｐ+型半導体領域２７ｐを形成する（図２７、図２８、図２９および図３０参照）。このｎ+型半導体領域２７ｎおよびｐ+型半導体領域２７ｐは、それぞれｎ型ウエル７およびｐ型ウエル８に給電を行うための給電領域となる。
【００６１】
以上の工程により、メモリセル領域ＭＡに、制御ゲートＣＧ（多結晶シリコン膜２２、ＷＳｉ2膜２３）、ＯＮＯ膜２１および浮遊ゲートＦＧ（多結晶シリコンパターンＦＧ１、ＦＧ２）を有するＡＮＤ型不揮発性メモリセルが形成され、周辺回路領域ＬＡに高耐圧のｎチャネル型ＭＩＳＦＥＴＱＮおよびｐチャネル型ＭＩＳＦＥＴＱＰが形成される。また、キャパシタ領域ＣＡには、半導体基板（ｎ型ウエル７、ｐ型ウエル８）をキャパシタの下部電極とし、多結晶シリコンパターン１０ｂおよび多結晶シリコン膜２０をキャパシタの上部電極ＣＥとし、これらの間の容量絶縁膜９ｃを有するキャパシタＣＰＶ、ＣＮＶが形成される。
【００６２】
次いで、酸化シリコン膜２４およびサイドウォール膜２８ｓの上部に、酸化シリコン膜等からなる層間絶縁膜を形成し、さらに、この層間絶縁膜の上部に導電性膜よりなる配線が形成される。
【００６３】
これらの形成工程については、キャパシタ領域ＣＡの基板の要部断面図もしくは要部平面図である図２５〜図３０を参照しながら説明する。なお、メモリセル領域ＭＡや周辺回路領域ＬＡにおいても、後述するプラグや配線が必要に応じて形成されるのは言うまでもない。
【００６４】
図２５および図２７は、キャパシタ領域ＣＡのうちｎ型ウエル７上のキャパシタＣＰＶ部の要部断面図であり、図２９は、要部平面図である。図２６および図２８は、キャパシタ領域ＣＡのうちｐ型ウエル８上のキャパシタＣＮＶ部の要部断面図であり、図３０は、要部平面図である。図２５および図２７は、それぞれ図２９のＣ−Ｃ断面部、Ｄ−Ｄ断面部に対応する。また、図２６および図２８は、それぞれ図３０のＣ−Ｃ断面部、Ｄ−Ｄ断面部に対応する。
【００６５】
図２５〜図３０に示すように、半導体基板１（酸化シリコン膜２４等）の上部に、ＣＶＤ法により酸化シリコン膜３０を形成し、必要に応じて、その上部をＣＭＰ法等を用い平坦化する。
【００６６】
次いで、ＷＳｉ2膜２３の上部の酸化シリコン膜２４および３０を選択的に除去することによりコンタクトホールＣ１を形成する。この際、ｎ+型半導体領域２７ｎおよびｐ+型半導体領域２７ｐの上部の酸化シリコン膜３０を選択的に除去することによりコンタクトホールＣ２を形成する。
【００６７】
ここで、コンタクトホールＣ１は、素子分離領域６上に位置する多結晶シリコン膜２０上に形成される。その結果、容量絶縁膜９ｃに対し、コンタクトホールＣ１の形成の際（酸化シリコン膜３０等のエッチングの際）に生じるダメージの影響を低減することができる。
【００６８】
次いで、コンタクトホールＣ１、Ｃ２内を含む酸化シリコン膜３０上に、タングステン（Ｗ）等の導電性膜をスパッタ法により堆積した後、コンタクトホールＣ１、Ｃ２外部の導電性膜をＣＭＰ法等により除去することにより、プラグ（電極引き出し部）Ｐ１を形成する。
【００６９】
次いで、プラグＰ１上を含む酸化シリコン膜３０上に、Ｗ等の導電性膜をスパッタ法により堆積し、所望の形状にエッチングすることにより第１層配線Ｍ１を形成する。
【００７０】
その後、第１層配線Ｍ１の上部に、酸化シリコン膜等よりなる層間絶縁膜、プラグおよび配線の形成工程を繰り返すことによって、多層の配線を形成することが可能であるが、それらの説明および図示は省略する。
【００７１】
このように、本実施の形態においては、キャパシタ電極ＣＥを多結晶シリコン膜１０ｂと多結晶シリコン膜２０の２層で構成したので、下層の１０ｂを素子形成領域の内部、即ち、素子形成領域と素子分離領域との境界上にかからないよう形成することができる。言い換えれば、多結晶シリコン膜１０ｂを素子形成領域に対しオフセットした構造とすることができる。
【００７２】
また、素子形成領域と素子分離領域との境界上に、酸化シリコン膜１９を形成することができる。従って、素子分離領域（酸化シリコン膜６）の端部における電界集中による容量絶縁膜破壊を防止することができる。
【００７３】
即ち、例えば、図４０に示すように、多結晶シリコンパターン１０ｂを、多結晶シリコン膜２０と同様に、素子形成領域と素子分離領域との境界上まで延在させ、多結晶シリコンパターン１０ｂおよび２０に電位が印加されると、素子形成領域と素子分離領域との境界上の容量絶縁膜９ｃに電界が集中し、容量絶縁膜の破壊が起こる。
【００７４】
この素子形成領域と素子分離領域との境界部は、図においては、明示していないが、酸化シリコン膜６の表面は、半導体基板１の表面より後退する、いわゆるリセス現象が生じやすく、素子形成領域と素子分離領域との境界上には、段差が生じやすい。
【００７５】
従って、かかる部位においては、容量絶縁膜の膜厚や膜質が変化しやすく、電界集中の影響を受けやすく、絶縁膜の破壊が生じやすい。
【００７６】
また、この影響を回避する為、段差形状を積極的にラウンドさせる手段もあるが、完全ではない。
【００７７】
また、キャパシタの容量を確保するためには、キャパシタ面積を大きくする必要があり、結果的に境界部の領域が広がり、容量絶縁膜の破壊の確率は上昇する。
【００７８】
また、不揮発性メモリの駆動には、高電位（電位の絶対値の大きい電位）が必要となるため、昇圧回路（降圧回路）を複数段準備し、段階的な昇圧（降圧）が行われる。従って、このような回路毎に、キャパシタが必要となり、用いられるキャパシタのいずれかが破壊されると、メモリ動作は行われなくなる。
【００７９】
図３５〜図３７に、降圧回路の一例、およびその駆動状態を示す。図示するように、かかる回路は、７つのＭＩＳＦＥＴ（Ｔ１〜Ｔ７）および２つのキャパシタＣａ１、Ｃａ２を有する。キャパシタＣａ１の容量は、８ｐＦ、Ｃａ２の容量は、１０ｐＦである。
【００８０】
その駆動方法は、例えば、図３５に示すように、１）ＭＩＳＦＥＴＴ１およびＴ２を介してＰ１ＩＮ（キャパシタＣａ１およびＣａ２の第１電極）をＶＷＤＰの７．２Ｖにセットする。この際、ｐ型ウエルにｎ型の半導体領域があると、ｐ型ウエルは７．２Ｖにチャージアップされる。２）次いで、ＭＩＳＦＥＴＴ６とＴ７の対を介し、キャパシタＣａ１およびＣａ２の第２電極を−６．４Ｖにセットする。
【００８１】
次いで、図３６に示すように、ＭＩＳＦＥＴＴ１およびＭＩＳＦＥＴＴ６とＴ７の対をオフ（ＯＦＦ）状態とし、ＭＩＳＦＥＴＴ３を介して、Ｐ１ＩＮの電位を引き抜く。その結果、Ｐ１ＩＮの電位を、理想状態で、−１３．６Ｖまで降下させることができる。
【００８２】
次いで、図３７に示すように、ＭＩＳＦＥＴＴ３をオフ状態とし、ＭＩＳＦＥＴＴ５によりｐ型ウエルの電位を−６．４Ｖまで下げると、キャパシタＣａ１およびＣａ２の第２電極を−２０Ｖとすることができ、Ｐ１ＯＵＴおよびＰ２ＯＵＴから−２０Ｖの電位が供給される。
【００８３】
なお、ＭＩＳＦＥＴＴ４は、アイソレーション電圧の制御の役割を果たす。また、ＣＬＫ１、ＤＦＳＣＶＣＰ、ＤＦＳＣＶＣＯＶＥ、００３ＴおよびＯＮ１Ｔは、制御信号である。
【００８４】
また、昇圧回路の構成例は省略するが、同様に、複数のＭＩＳＦＥＴやキャパシタを用いて構成することができる。
【００８５】
このように、本実施の形態においては、素子分離領域（酸化シリコン膜６）の端部における電界集中による容量絶縁膜破壊を防止することができ、例えば昇圧回路や降圧回路を構成するキャパシタの特性を維持できる等、半導体集積回路装置の特性を向上させることができる。また、歩留まりを向上させることができる。
【００８６】
特に、不揮発性メモリは、その駆動に高電位の信号を必要とし、昇圧回路や降圧回路に用いられるキャパシタも大容量化し、もしくは多段に用いられるため、本実施の形態の構成を用いて好適である。
【００８７】
また、電界集中による容量絶縁膜を評価し、不良の製品を抽出するためには、前述したＥ／Ｗサイクル試験の他、プローブ試験や、ストレス加速試験等を行う必要がある。このような試験には、時間を要するものが多く、テストコストやＴＡＴ（turn around time）の増加をもたらす。
【００８８】
しかしながら、本実施の形態によれば、容量絶縁膜破壊を防止することができ、キャパシタの特性を向上させることが可能であるため、ストレス加速試験の試験時間を低減できる等、テストコストの低減やＴＡＴの短縮を図ることができる。
【００８９】
また、本実施の形態においては、キャパシタ電極ＣＥを多結晶シリコンパターン１０ｂと多結晶シリコン膜２０の２層で構成したので、多結晶シリコン膜２０は、素子分離領域まで延在させることができる。その結果、この素子分離領域上の多結晶シリコン膜２０上を利用して、プラグＰ１等を形成することができ、容量絶縁膜９ｃの特性の劣化を防止することができる。
【００９０】
例えば、図４１に示すように、多結晶シリコン膜２０を多結晶シリコンパターン１０ｂと同じ形状とすることも可能であるが、この場合プラグＰ１を、素子形成領域の上部に形成せざるを得ない。このような場合には、容量絶縁膜９ｃにコンタクトホールＣ１を形成する際のエッチングダメージの影響が避けられず、容量絶縁膜９ｃの特性を劣化させてしまう。
【００９１】
また、本実施の形態の不揮発性メモリは、浮遊ゲートＦＧを２層（ＦＧ１、ＦＧ２）で構成しているため、キャパシタ電極ＣＥを構成する１０ａおよび２０を、浮遊ゲートＦＧを構成する膜と同層の膜で構成することで、その製造工程を最適化しやすい。
【００９２】
また、本実施の形態においては、高耐圧ＭＩＳＦＥＴのゲート酸化膜９ｂと、キャパシタの容量絶縁膜９ｃを同層の膜で構成することができ、その製造工程を最適化しやすい。
【００９３】
特に、高耐圧ＭＩＳＦＥＴのゲート酸化膜９ｂは、不揮発性メモリのゲート酸化膜９ａやＯＮＯ膜２１よりも厚く、かかる膜と同層の膜を容量絶縁膜９ｃとして用いることによって容量絶縁膜の耐圧の向上を図ることができる。
【００９４】
しかしながら、高耐圧ＭＩＳＦＥＴといっても、その膜厚は、ＭＩＳＦＥＴの能力を最大まで引き出すために、薄膜化されている、さらに、その膜厚は素子の微細化に伴い薄膜化する傾向にある。従って、本発明を用いてさらにゲート絶縁膜の耐圧を向上する必要がある。
【００９５】
もちろん、不揮発性メモリのゲート酸化膜９ａや低耐圧のＭＩＳＦＥＴのゲート絶縁膜と同層の膜を用いて容量絶縁膜を形成してもよい。
【００９６】
また、本実施の形態においては、不揮発性メモリのｎ型半導体領域１７（ソース、ドレイン）を形成する際、キャパシタ領域ＣＡをレジスト膜等で覆わなかったが、キャパシタ領域ＣＡのｐ型ウエル８中に、ｎ型半導体領域１７が形成されても、ＧｉＤＬ現象によって、容量絶縁膜９ｃの耐圧を確保することができる。
【００９７】
例えば、図２４に示すキャパシタ電極ＣＥに負電圧を印加し、半導体基板（ｐ型ウエル８）に正電圧を印加する際、ｎ型半導体領域１７に正電荷が蓄積される。従って、このｎ型半導体領域１７とキャパシタ電極ＣＥ（負電位）との間の電位差が大きくなり、容量絶縁膜９ｃの破壊が懸念される。
【００９８】
しなしながら、キャパシタ電極ＣＥに高電位が印加された場合には、ＧｉＤＬ現象が発生し、ｎ型半導体領域１７に蓄積された正電荷は半導体基板にディスチャージされるため、容量絶縁膜９ｃの端部（ｎ型半導体領域１７近傍）に高電圧が印加されることはない。
【００９９】
図３８および図３９を参照しながら、ＧｉＤＬの評価結果を示す。図３８は、図２６に示すキャパシタの構造を模式的に示したものである。図３８に示すように、キャパシタは、ＭＩＳＦＥＴと同様の構造となっており、ＭＯＳ容量と呼ばれるゆえんとなっている。
【０１００】
ここで、ソースが開放（Ｏｐｅｎ）状態、ゲート電位がＶｇが負電位、ウエルの電位が０Ｖの場合に、ドレインの電位Ｖｄを０Ｖから６Ｖまで変化させ、ドレインに、正電荷が蓄積されている状態をチェックした。この場合には、ゲート電極とドレイン間の電位差が大きくなり、これらの間にゲートリーク電流が流れ、ゲート絶縁膜破壊に至ることが考え得る。
【０１０１】
しなしながら、図３９に示すように、ゲート絶縁膜厚に対するゲート電位Ｖｇが０ＭＶ／ｃｍの場合および８ＭＶ／ｃｍの場合も、ドレイン電流Ｉｄ（実線）は、基板電流Ｉｂｂ（破線）と一致しており、ゲート電極側に電流が流れ込んでいないことが分かった。従って、例えば、ゲート電極に−２０Ｖの高電位が印加されても、Ｉｄは、はぼ１００％ＧｉＤＬ現象による基板電流となり、基板側にディスチャージされ、ゲート絶縁膜のエッジには、高電圧は印加されない。なお、縦軸のうち左側の目盛りは、ドレイン電流Ｉｄ（実線）の大きさを示し、右側の目盛りは、基板電流Ｉｂｂ（破線）の大きさを示す。また、横軸は、ドレインの電位Ｖｄを示す。
【０１０２】
このように本実施の形態によれば、容量絶縁膜９ｃの耐圧を確保することができる。
【０１０３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０４】
特に、本実施の形態においては、不揮発性メモリを有する半導体集積回路装置を例に説明したが、その他、キャパシタ、特に、キャパシタを用いた高電圧発生回路を有する半導体装置に広く適用可能である。
【０１０５】
また、本実施の形態においては、降圧（昇圧）のためのキャパシタを例に説明したが、内部電源回路には、この他、電源ノイズの平滑化のためのキャパシタが用いられており、本発明は、このようなキャパシタにも適用可能である。
【０１０６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１０７】
容量を、半導体基板と、その上に形成された絶縁膜と、前記絶縁膜上に形成された第１導電性膜および第１導電性膜上に形成された第２導電性膜とで構成し、第１導電性膜を半導体基板の素子分離領域と前記素子形成領域との境界上にかからないよう形成したので、容量絶縁膜となる絶縁膜の耐圧を向上させることができる。
【０１０８】
また、半導体集積回路装置の特性を向上させることができる。また、半導体集積回路装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図３０】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図３１】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図３２】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図３３】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図３４】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図３５】本発明の実施の形態である半導体集積回路装置に用いられる降圧回路の一例を示す回路図である。
【図３６】本発明の実施の形態である半導体集積回路装置に用いられる降圧回路の一例を示す回路図である。
【図３７】本発明の実施の形態である半導体集積回路装置に用いられる降圧回路の一例を示す回路図である。
【図３８】本発明の実施の形態の効果を説明するための図である。
【図３９】本発明の実施の形態の効果を説明するための図（グラフ）である。
【図４０】本発明の実施の形態の効果を説明するための半導体集積回路装置の基板の要部断面図である。
【図４１】本発明の実施の形態の効果を説明するための半導体集積回路装置の基板の要部断面図である。
【図４２】本発明の課題を説明するための半導体集積回路装置の基板の要部平面図である。
【符号の説明】
１  半導体基板
４  素子分離溝
６  素子分離領域（酸化シリコン膜）
７  ｎ型ウエル
８  ｐ型ウエル
９ａ  ゲート酸化膜
９ｂ  ゲート酸化膜
９ｃ  容量絶縁膜
１０  多結晶シリコン膜
１０ａ  多結晶シリコンパターン
１０ｂ  多結晶シリコンパターン
１１  窒化シリコン膜
１７  ｎ型半導体領域
１９  酸化シリコン膜
２０  多結晶シリコン膜
２０ａ  多結晶シリコンパターン
２１  ＯＮＯ膜
２２  多結晶シリコン膜
２３  タングステンシリサイド膜（ＷＳｉ2膜）
２４  酸化シリコン膜
２５ｎ  ｎ-型半導体領域
２５ｐ  ｐ-型半導体領域
２６  ライト酸化膜
２７ｎ  ｎ+型半導体領域
２７ｐ  ｐ+型半導体領域
２８  酸化シリコン膜
２８ｓ  サイドウォール膜
３０  酸化シリコン膜
ＡＣ  素子形成領域
Ｃ１  コンタクトホール
Ｃ２  コンタクトホール
ＣＡ  キャパシタ領域
ＣＥ  キャパシタ（上部）電極
ＣＧ  制御ゲート
ＣＮＶ  キャパシタ（形成領域）
ＣＰＶ  キャパシタ（形成領域）
Ｃａ１  キャパシタ
Ｃａ２  キャパシタ
ＣＬＫ１、ＤＦＳＣＶＣＰ、ＤＦＳＣＶＣＯＶＥ、００３Ｔ、ＯＮ１Ｔ  制御信号
ＦＧ  浮遊ゲート
ＦＧ１  浮遊ゲートの下層
ＦＧ２  浮遊ゲートの上層
Ｇ  ゲート電極
ＬＡ  周辺回路領域
Ｍ１  第１層配線
ＭＡ  メモリセル領域
ＯＡ  開口部
Ｐ１  プラグ
Ｐ１ＩＮ、Ｐ１ＯＵＴ、Ｐ２ＯＵＴ  ノード（端子）
ＱＮ  ｎチャネル型ＭＩＳＦＥＴ（形成領域）
ＱＰ  ｐチャネル型ＭＩＳＦＥＴ（形成領域）
Ｔ１〜Ｔ７  ＭＩＳＦＥＴ
Ｖｇ  ゲート電位
Ｖｄ  ドレイン電位
ＷＬ  ワード線
【図１】
0004260415.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004260415.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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