(57)【特許請求の範囲】
【請求項１】
入力信号を１クロック信号分遅延させる第一のレジスタと、該遅延した入力信号を更に１クロック分遅延させることにより入力信号を２クロック分遅延させる第二のレジスタと、前記２クロック分遅延した信号と現在の入力信号との排他的論理和を求める第一の排他的論理和回路と、前記２クロック分遅延した入力信号と前記１クロック分遅延した入力信号との排他的論理和を求める第二の排他的論理和回路と、前記第一および第二の排他的論理和回路により求めた二つの出力信号の論理積を求める論理積回路と、該論理積回路が出力する出力信号によりクロック信号を制御し前記入力信号を入力保持するクロックイネーブル入力付レジスタとにより構成し１クロック幅パルスを無視したことを特徴とする波形整正回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は波形整正回路に関し、特にディジタル回路の論理設計を行う際に用いられる正論理パルス或いは負論理パルスの１クロック幅パルスを無視する波形整正回路に関する。
【０００２】
【従来の技術】
ディジタル回路の構成要素となる論理回路を設計する上で必要となる機能の一つに、１クロック幅パルスを無視する波形整正回路がある。そこで、この波形整正回路の機能について応用例を基に説明すると、例えば、メモリに入力信号を書き込み、次に、その書き込まれた信号を読み出す際に、書き込みクロック信号と読み出しクロック信号との伝送速度を異なるよう設定することにより、クロック信号の速度変換を行う場合等において、読み出しクロック信号の伝送速度に誤差が生じ、書き込みクロック信号により入力信号が完全に書き込まれる前に出力信号を読み出してしまうようなことが発生すると、出力信号は正規のパルス幅ではなく短縮されたパルスとなり誤った出力信号となる。そこで、論理回路は、２クロック幅パルス以上のパルス幅の信号のみを扱うよう設計した際に、前述のようなパルス幅が短縮されたことにより生じた１クロック幅パルスは無効とする必要が生ずる。そこで、このような時に１クロック幅パルスを無視する波形整正回路が用いられる。
【０００３】
図３に、従来の１クロック幅パルスを無視する波形整正回路の構成例を示す。同図は、入力信号を記憶するレジスタ１と、二つの信号の論理積を求める論理積回路２とにより構成し、図３の動作を説明すると、レジスタ１は、クロック信号の立ち上がりエッジにて入力信号を取り込み、次のクロック信号の立ち上がりエッジにて出力するので、入力信号は、レジスタ１により１クロック遅延する。次に、論理積回路２により、１クロック遅延した入力信号と現在の入力信号との論理積を求め、入力信号が１クロック幅パルスであると論理積回路２の出力が禁止されることにより、１クロック幅パルスを無視する波形整正回路を構成する。
図４は、上述の従来例に示した１クロック幅パルスを無視する波形整正回路の動作を示すタイミングチャート例である。（ａ）は、波形生成回路が動作する、即ち、前記レジスタ１に供給されるクロック信号を示し、（ｂ）は、入力信号を示しており、この例では１クロック幅のパルスと２クロック幅のパルスからなる入力信号を示す。（ｃ）は、前記レジスタ１の出力（▲１▼）を示し、入力信号が１クロック分遅延した信号が出力される。（ｄ）は、前記論理積回路２により前記（ｂ）と（ｃ）の論理積を求めた出力信号であって、この出力が波形整正回路の出力となる。したがって、（ｃ）の出力信号に示されるように１クロック幅パルスは無視されていることが解る。
【０００４】
従来の１クロック幅パルスを無視する波形整正回路は、図４に示す如く入力信号を１クロックパルス分短くするよう動作させることにより１クロック幅パルスを無視するようにしている。従って、２クロック幅パルスは、本波形整正回路を経由するとパルス幅が１クロック分短くなるという問題があり、その問題を改良した波形整正回路として従来の１クロック幅パルスを無視する改良型波形整正回路が提供されている。
図５に、従来の１クロック幅パルスを無視する改良型波形整正回路の構成例を示す。同図は、レジスタ１及び論理積回路２からなる従来の１クロック幅パルスを無視する波形整正回路の出力にレジスタ３及び論理和回路４を付加したもので、図６の（ｉ）、（ｉｉ）に、従来の１クロック幅パルスを無視する改良型波形整正回路の動作を示すタイミングチャート例を示す。同図の（ｉ）は、波形整正のための論理回路を、正論理を用いて設計した場合のタイミングチャートであり、これにより動作を説明すると、（ｄ）に示す従来の１クロック幅パルスを無視する波形整正回路の出力信号▲２▼を、（ｅ）に示す▲３▼の如くレジスタ３により１クロック分遅延させ、遅延した前記出力信号と遅延させる以前の出力信号とを論理和回路４により論理和を求めることにより（ｆ）に示す所望の出力信号を得るものである。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の１クロック幅パルスを無視する波形整正回路は、従来型及び改良型共に負論理を用いて論理回路を構成した際に、１クロック幅パルスを無視できないという問題が生じていた。負論理を用いた論理回路の設計は、ＴＴＬ等のデバイスを回路素子として用いた際に、デバイス等に障害が発生して出力信号が断線となった場合に、そのデバイス以降の回路動作は非アクティブ側になる等の利点があり、しばしば採用されている。そこで、図６の（ｉｉ）に示したタイミングチャート例を用い改良型の波形整正回路の動作により問題点を説明する。このタイミングチャートは、論理回路を負論理を用いて設計した場合を示し、（ｂ）の入力信号は負パルスを示す１クロック幅、２クロック幅及び４クロック幅のパルスである。この入力信号を（ｃ）において１クロック分遅延させ、現在の入力信号と１クロック遅延させた入力信号との論理積を求めると（ｄ）となる。更に、（ｄ）に示す▲２▼の出力信号を１クロック遅延させ（ｅ）に示す▲３▼の出力信号とした後、▲２▼及び▲３▼の出力信号の論理和を求めると（ｆ）に示す出力信号となるが、この場合、負論理の１クロック幅パルスは無視されていない。
本発明は、上述したような従来の１クロック幅パルスを無視する波形整正回路の問題を解決するためになされたものであって、論理回路の設計を負論理を用いて行った場合であっても使用可能な１クロック幅パルスを無視する波形整正回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために本発明に係る１クロック幅パルスを無視する波形整正回路は以下の構成をとる。
入力信号を１クロック信号分遅延させる第一のレジスタと、該遅延した入力信号を更に１クロック分遅延させることにより入力信号を２クロック分遅延させる第二のレジスタと、前記２クロック分遅延した信号と現在の入力信号との排他的論理和を求める第一の排他的論理和回路と、前記２クロック分遅延した入力信号と前記１クロック分遅延した入力信号との排他的論理和を求める第二の排他的論理和回路と、前記第一および第二の排他的論理和回路により求めた二つの出力信号の論理積を求める論理積回路と、該論理積回路が出力する出力信号によりクロック信号を制御し前記入力信号を入力保持するクロックイネーブル入力付レジスタとにより構成する。
【０００７】
【発明の実施の形態】
以下、図示した実施例に基づいて本発明を詳細に説明する。
図１は、本発明に係る１クロック幅パルスを無視する波形整正回路の一実施例を示す構成図である。同図は、入力信号を１クロック分遅延させる第一のレジスタ５及び第二のレジスタ６と、二つの入力端子へ入力される信号の排他的論理和を求める第一の排他的論理和回路７及び第二の排他的論理和回路８と、前記二つの排他的論理和回路が出力する信号の論理積を求める論理積回路９と、クロックイネーブル入力を備えたクロックイネーブル入力付レジスタ１０とにより構成する。
【０００８】
図１の動作を説明すると、入力信号は、第一のレジスタ５に入力し１クロック分を遅延させ、前記１クロック分遅延させた信号を第二のレジスタ６に入力して更に１クロック分遅延させる。次に、第一の排他的論理和回路７において、前記第二のレジスタ６からの２クロック分遅延した信号と現在の入力信号との排他的論理和を求め、他方、第二の排他的論理和回路８において、前記第一のレジスタ５からの１クロック分遅延した信号と前記第二のレジスタ６からの２クロック分遅延した信号との排他的論理和を求め、前記二つの排他的論理和回路７及び８により求めた信号の論理積を論理積回路９により求める。従って論理積回路９の出力は、現在の入力信号に対して１クロック前の入力信号及び２クロック前の入力信号が共に変化している時に“１”を出力する。そこで、論理積回路９の出力をレジスタ１０のクロックイネーブル入力に入力し、論理積回路９の出力が“１”である時にレジスタ１０をイネーブルとし、このときレジスタ１０は、クロック信号をに基づきデータの更新を行う。即ち、レジスタ１０は、入力信号に対して１クロック前の入力信号及び２クロック前の入力信号が共に変化した時の状態である２クロック幅パルス以上が入力された時にデータの更新を行い、１クロック幅パルスが入力された際は、データの更新を行わないことにより１クロック幅パルスを無視することが可能となる。
【０００９】
図２は、本発明に係る１クロック幅パルスを無視する波形整正回路の動作例を示すタイミングチャートであり、図２の（ｉ）に論理回路の設計を正論理により行った場合を、（ｉｉ）に論理回路の設計を負論理により行った場合を示す。
図２の（ｉ）を説明すると、（ａ）は、波形整正回路を動作させるクロック信号であり、（ｂ）は、波形整正回路に入力する１クロック幅及び２クロック幅のパルスで、論理回路を正論理により設計した入力信号である。前記入力信号は、第一のレジスタ５に入力し、１クロック分遅延させた信号▲１▼を得る。更に、信号▲１▼を第二のレジスタ６に入力し、１クロック分遅延させた信号▲２▼を得、夫々の波形を（ｃ）、（ｄ）に示す。
次に、（ｅ）は、入力信号と信号▲２▼との排他的論理和を求めたもので信号▲３▼を得る。又、（ｆ）は、信号▲１▼と信号▲２▼との排他的論理和を求めたもので信号▲４▼を得る。そして、夫々の排他的論理和回路７及８により求めた信号▲３▼及び信号▲４▼の論理積を求めて信号▲５▼を得、信号▲５▼によりクロックイネーブル入力付レジスタ１０のデータ入力を制御する。このクロックイネーブル入力付レジスタの出力が波形整正回路の出力信号となる。
【００１０】
ここで、信号▲３▼は、現在の入力信号と２クロック前の状態である信号▲２▼を比較し、“１”から“０”もしくは“０”から“１”に状態変化を検出すると“１”を出力する。同様に、信号▲４▼は、１クロック前の信号▲１▼と２クロック前の信号▲２▼を比較し、状態変化を検出すると“１”を出力する。つまり、信号▲５▼は、前記二つの状態変化検出信号である信号▲３▼及び信号▲４▼の論理積であることから、２クロック前の信号▲２▼の状態に対して、１クロック前の状態である信号▲１▼と現在の入力信号とが共に変化しているときのみ“１”となる。
信号▲２▼に対して１クロック前の信号▲１▼と現在の入力信号とが共に変化しているということは、信号▲２▼が変化するときまで、信号▲１▼の変化が継続しているということである。即ち、入力信号として２クロック幅以上のパルスが入力されたことになる。そこで、二つの状態変化検出信号の論理積である信号▲５▼を用いて、信号▲５▼が“１”である時にクロック信号が有効となるクロックイネーブル入力付レジスタに現在の入力信号を書き込み更新する。このように、２クロック分以上の入力信号に対して状態変化を検出し、その検出信号によりクロックイネーブル入力付レジスタに入力データを更新することにより、１クロック幅パルスは、無視できる。
【００１１】
図２の（ｉｉ）を説明すると、（ａ）は、波形整正回路を動作させるクロック信号であり、（ｂ）は、波形整正回路に入力する１クロック幅及び２クロック幅のパルスで、論理回路を負論理により設計した入力信号である。入力信号は、第一のレジスタに入力し、１クロック分遅延させた信号▲１▼を得る。更に、信号▲１▼を第二のレジスタに入力し、１クロック分遅延させた信号▲２▼を得、夫々の波形を（ｃ）、（ｄ）に示す。（ｅ）は、入力信号と信号▲２▼との排他的論理和を求めたもので信号▲３▼を得る。又、（ｆ）は、信号▲１▼と信号▲２▼との排他的論理和を求めたもので信号▲４▼を得る。そこで、夫々の排他的論理和により求めた信号▲３▼及び信号▲４▼の論理積を求めて信号▲５▼を得、信号▲５▼によりクロックイネーブル入力付レジスタのデータ入力を制御する。このクロックイネーブル入力付レジスタの出力が波形整正回路の出力となる。
【００１２】
タイミングチャートに示した如く、論理回路を負論理で設計した場合においても、前述したような論理回路を正論理で設計した場合と同様に、二つの状態変化検出信号の論理積である信号▲５▼を用いて、信号▲５▼が“１”である時にクロック信号が有効となるクロックイネーブル付レジスタに現在の入力信号を書き込み更新することができる。従って、論理設計を負論理で設計した場合においても、１クロック幅パルスは、無視できる。
【００１３】
【発明の効果】
本発明は上述したように、２クロック幅以上の入力信号を検出し、この検出信号を用いて入力データを更新することにより、１クロック幅のパルスは無視可能となり、更に、前記検出信号は、論理回路の設計を正論理或いは負論理何れにおいて行っても同様に１クロック幅のパルスを無視した信号が生成できる。従って、正論理或いは負論理による論理回路において１クロックパルスが無視できることから、ディジタル回路の設計を行う上で大きな効果を発揮することが可能となる。
【図面の簡単な説明】
【図１】本発明に係る１クロック幅パルスを無視する波形整正回路の一実施例を示す構成図である。
【図２】本発明に係る１クロック幅パルスを無視する波形整正回路の動作を示すタイミングチャートであ
【図３】従来の１クロック幅パルスを無視する波形整正回路の構成例を示す。
【図４】従来の１クロック幅パルスを無視する波形整正回路の動作を示すタイミングチャートである。
【図５】従来の１クロック幅パルスを無視する改良型波形整正回路の構成例を示す。
【図６】従来の１クロック幅パルスを無視する改良型波形整正回路の動作を示すタイミングチャートを示す。
【符号の説明】
１、３・・レジスタ、
２・・論理積回路、
４・・論理和回路、
５・・第一のレジスタ、
６・・第二のレジスタ、
７・・第一の排他的論理和、
８・・第二の排他的論理和、
９・・論理積回路、
１０・・クロックイネーブル入力付レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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