(57)【特許請求の範囲】
【請求項１】
対応関係が予め定められた三値ディジタル信号に対応する二値ディジタル信号が入力され、そのラッチが行われるよう構成されてなる三値データ・ラッチ回路であって、
当該三値データ・ラッチ回路の一方の入力端と一方の出力端との間に直列に設けられ、外部入力されるクロック信号に応じて動作する第１の転送ゲートと、
当該三値データ・ラッチ回路の他方の入力端と他方の出力端との間に直列に設けられ、外部入力されるクロック信号に応じて動作する第２の転送ゲートと、
２つの入力端を有し、一方の入力端が前記第１の転送ゲートの出力端に、他方の入力端が前記第２の転送ゲートの出力端に、それぞれ接続されてなるＮＯＲ回路と、
前記ＮＯＲ回路の出力が論理値Ｈｉｇｈとなった場合に、前記第１及び第２の転送ゲートの各々の出力端をアース電位に保持する出力短絡回路と、
前記ＮＯＲ回路の出力が論理値Ｌｏｗとなった場合に動作状態となるフリップフロップとを具備してなり、
前記フリップフロップは、一方の入出力端子が前記第１の転送ゲートの出力端に、他方の入出力端子が前記第２の転送ゲートの出力端に、それぞれ接続され、
前記第１の転送ゲートの出力端が論理値Ｈｉｇｈとなる一方、前記第２の転送ゲートの出力端が論理値Ｌｏｗとなった場合に、前記一方の入出力端子が論理値Ｈｉｇｈに保持されると共に、前記他方の入出力端子が論理値Ｌｏｗに保持される一方、
前記第１の転送ゲートの出力端が論理値Ｌｏｗとなる一方、前記第２の転送ゲートの出力端が論理値Ｈｉｇｈとなった場合に、前記一方の入出力端子が論理値Ｌｏｗに保持されると共に、前記他方の入出力端子が論理値Ｈｉｇｈに保持されるよう構成されてなることを特徴とする三値データ・ラッチ回路。
【請求項２】
対応関係が予め定められた三値ディジタル信号に対応する二値ディジタル信号が入力され、そのラッチが行われるよう構成されてなる三値データ・ラッチ回路であって、
ドレインが前記二値ディジタル信号の一方のビットの入力端とされ、ソースが一方の出力端とされると共に、ゲートには外部からのクロック信号が印加される第１のＮチャンネルＭＯＳトランジスタが設けられ、
ドレインが前記二値ディジタル信号の他方のビットの入力端とされ、ソースが他方の出力端とされると共に、ゲートには外部からのクロック信号が印加される第２のＮチャンネルＭＯＳトランジスタが設けられ、
２つの入力端を有してなるＮＯＲ回路が、その一方の入力端に前記第１のＮチャンネルＭＯＳトランジスタのソースが、他方の入力端に前記第２のＮチャンネルＭＯＳトランジスタのソースが、それぞれ接続されて設けられ、
第３及び第４のＮチャンネルＭＯＳトランジスタが、前記第１のＮチャンネルＭＯＳトランジスタの出力端と前記第２のＮチャンネルＭＯＳトランジスタの出力端との間に、直列接続されると共に、前記第３及び第４のＮチャンネルＭＯＳトランジスタのゲートは、共に前記ＮＯＲ回路の出力端に接続される一方、前記第３及び第４のＮチャンネルＭＯＳトランジスタの相互の接続点は、アースに接続され、
前記ＮＯＲ回路の出力端に、第１のＰチャンネルＭＯＳトランジスタのゲートが接続され、当該第１のＰチャンネルＭＯＳトランジスタのソースには、電源電圧が印加される一方、当該第１のＰチャンネルＭＯＳトランジスタのドレインは、第２及び第３のＰチャンネルＭＯＳトランジスタのソースに接続され、
前記第２のＰチャンネルＭＯＳトランジスタのゲートは、前記第１のＮチャンネルＭＯＳトランジスタのソース、第５のＮチャンネルＭＯＳトランジスタのゲート及び前記第３のＰチャンネルＭＯＳトランジスタのドレインに接続され、前記第２のＰチャンネルＭＯＳトランジスタのドレインは、前記第５のＮチャンネルＭＯＳトランジスタのドレインに接続され、
前記第３のＰチャンネルＭＯＳトランジスタのゲートは、前記第２のＮチャンネルＭＯＳトランジスタのソース、第６のＮチャンネルＭＯＳトランジスタのゲート及び前記第５のＮチャンネルＭＯＳトランジスタのドレインに接続され、前記第３のＰチャンネルＭＯＳトランジスタのドレインは、第６のＮチャンネルＭＯＳトランジスタのドレインに接続され、前記第５及び第６のＮチャンネルＭＯＳトランジスタのソースは、共にアースに接続されてなることを特徴とする三値データ・ラッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタルデータを記憶、保持するいわゆるラッチ回路に係り、特に、集積回路化に適するよう素子数の低減を図ったものに関する。
【０００２】
【従来の技術】
従来、集積回路化されるラッチ回路としては、例えば、図４に示されたようにＣＭＯＳトランジスタを用いて構成されたものが公知・周知となっている。
このラッチ回路は、ＣＭＯＳトランジスタにより構成されたいわゆるアナログスイッチと、インバータ素子とを組み合わせて構成されたものとなっている。すなわち、このラッチ回路においては、論理値Ｈｉｇｈのクロック信号ＣＫが入力されると第１のアナログスイッチ３１が導通し、入力信号Ｄが読み込まれる一方、クロック信号ＣＫが論理値Ｌｏｗとなると、第１のアナログスイッチ３１に代わって第２のアナログスイッチ３２が導通し、第１及び第２のインバータ素子３３，３４によるフィードバックループが形成されて第３のインバータ素子３５の出力が入力された信号Ｄと同一の論理状態に保持されるようになっているものである。
また、このようなラッチ回路は、いわゆるデータ・レジスタ回路を構成する場合等に複数組み合わされて用いられることがある。例えば、１ビット３値ディジタル信号を２ビットの２値ディジタル信号に展開し、この展開された信号を記憶、保持するような場合には、図４に示されたラッチ回路を４個用いて、図５に示されたようにいわゆるマスタースレーブ型データレジスタ回路が構成される。
【０００３】
【発明が解決しようとする課題】
ところで、図４に示されたラッチ回路は、同図においてインバータ素子として表された部分も、実際にはＣＭＯＳトランジスタによって構成されるものとなっている。したがって、このラッチ回路の場合、１０個のＭＯＳトランジスタを必要とするものとなっている。
そして、図５に示された回路においては、各々のラッチ回路が上述のように１０個のＭＯＳトランジスタを要すると共に、同図においてインバータ素子として表されたものも図４の場合と同様に、実際にはＣＭＯＳトランジスタによって構成されるものであるため、結局、このマスタースレーブ型データ・レジスタ回路においては、４４個もの多数のＭＯＳトランジスタ素子を必要とするため、全体としての面積が大きくなり、その結果、このようなＣＭＯＳ  ＬＳＩの高価格化の要因となっていた。
本発明は、上記実情に鑑みてなされたもので、従来に比して素子数の軽減を図った三値データ・ラッチ回路を提供するものである。
【０００４】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係る三値データ・ラッチ回路は、
対応関係が予め定められた三値ディジタル信号に対応する二値ディジタル信号が入力され、そのラッチが行われるよう構成されてなる三値データ・ラッチ回路であって、
当該三値データ・ラッチ回路の一方の入力端と一方の出力端との間に直列に設けられ、外部入力されるクロック信号に応じて動作する第１の転送ゲートと、
当該三値データ・ラッチ回路の他方の入力端と他方の出力端との間に直列に設けられ、外部入力されるクロック信号に応じて動作する第２の転送ゲートと、
２つの入力端を有し、一方の入力端が前記第１の転送ゲートの出力端に、他方の入力端が前記第２の転送ゲートの出力端に、それぞれ接続されてなるＮＯＲ回路と、
前記ＮＯＲ回路の出力が論理値Ｈｉｇｈとなった場合に、前記第１及び第２の転送ゲートの各々の出力端をアース電位に保持する出力短絡回路と、
前記ＮＯＲ回路の出力が論理値Ｌｏｗとなった場合に動作状態となるフリップフロップとを具備してなり、
前記フリップフロップは、一方の入出力端子が前記第１の転送ゲートの出力端に、他方の入出力端子が前記第２の転送ゲートの出力端に、それぞれ接続され、
前記第１の転送ゲートの出力端が論理値Ｈｉｇｈとなる一方、前記第２の転送ゲートの出力端が論理値Ｌｏｗとなった場合に、前記一方の入出力端子が論理値Ｈｉｇｈに保持されると共に、前記他方の入出力端子が論理値Ｌｏｗに保持される一方、
前記第１の転送ゲートの出力端が論理値Ｌｏｗとなる一方、前記第２の転送ゲートの出力端が論理値Ｈｉｇｈとなった場合に、前記一方の入出力端子が論理値Ｌｏｗに保持されると共に、前記他方の入出力端子が論理値Ｈｉｇｈに保持されるよう構成されてなるものである。
【０００５】
かかる構成においては、三値ディジタルデータに対応する二値ディジタルデータを、ＮＯＲ回路と出力短絡回路とフリップフロップとによる比較的簡易な構成によりラッチでき、従来に比してより集積回路化に適するラッチ回路が提供されることとなるものである。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、図１を参照しつつこの発明の実施の形態における三値データ・ラッチ回路の構成について説明する。
この三値データ・ラッチ回路は、２つの入力端と２つの出力端との間に、ＮチャンネルＭＯＳトランジスタが直列接続されている。
すなわち、第１の転送ゲートとしての第１のＮチャンネルＭＯＳトランジスタ（図１においては「Ｎ１」と表記）１のドレインは、後述する二値ディジタル信号の内の第１のビット（図１においては「Ｄ＋」と表記）が入力される一方の入力端子となっている一方、ソースは、第１の出力ビット（図１においては「Ｑ＋」と表記）が出力される一方の出力端子となっている。
また、第２の転送ゲートとしての第２のＮチャンネルＭＯＳトランジスタ（図１においては「Ｎ２」と表記）２のドレインは、後述する二値ディジタル信号の内の第２のビット（図１においては「Ｄ−」と表記）が入力される他方の入力端子となっている一方、ソースは、第２の出力ビット（図１においては「Ｑ−」と表記）が出力される他方の出力端子となっている。
そして、第１のＮチャンネルＭＯＳトランジスタ（以下「第１のＮＭＯＳ」と言う）１と第２のＮチャンネルＭＯＳトランジスタ（以下「第２のＮＭＯＳ」と言う）２の各々のゲートには、外部から所定のクロック信号（図１においては「ＣＫ」と表記）が印加されるようになっている。
【０００７】
また、先の第１のＮＭＯＳ１のソースには、二入力端子を有するＮＯＲ回路１０の一方の入力端子が、第２のＮＭＯＳ２のソースには、ＮＯＲ回路１０の他方の入力端子が、それぞれ接続されている。そして、このＮＯＲ回路１０の出力端子は、次述する出力短絡回路２０の入力段に接続されている。
出力短絡回路２０は、第３及び第４のＮチャンネルＭＯＳトランジスタ（図１においては、それぞれ「Ｎ３」、「Ｎ４」と表記）３，４を用いてなり、後述するように所定の場合に、第１及び第２のＮＭＯＳ１，２の出力端すなわちソースをアース電位に保持するよう構成されてなるものである。
先のＮＯＲ回路１０の出力端子は、第３のＮチャンネルＭＯＳトランジスタ（以下「第３のＮＭＯＳ」と言う）３と第４のＮチャンネルＭＯＳトランジスタ（以下「第４のＮＭＯＳ」と言う）４の各々のゲート並びに第１のＰチャンネルＭＯＳトランジスタ（図１においては「Ｐ１」と表記）７のゲートに接続されている。
この第３及び第４のＮＭＯＳ３，４は、第１の出力端子としての第１のＮＭＯＳ１のソースと第２の出力端子としての第２のＮＭＯＳ２のソースの間に直列接続されている。すなわち、第３のＮＭＯＳ３のドレインは、第１のＮＭＯＳ１のソースに、第４のＮＭＯＳ４のドレインは、第２のＮＭＯＳ２のソースに、それぞれ接続される一方、第３及び第４のＮＭＯＳ３，４のソースは、共にアースに接続されたものとなっている。
【０００８】
さらに、第１のＰチャンネルＭＯＳトランジスタ（以下「第１のＰＭＯＳ」と言う）７は、そのソースに、電源電圧ＶDDが印加されるようになっている一方、ドレインは、次述するフリップフロップ２１を構成する第２及び第３のＰチャンネルＭＯＳトランジスタ（図１においては、それぞれ「Ｐ２」、「Ｐ３」と表記）８，９のソースに接続されている。
フリップフロップ２１は、第１乃至第３のＰチャンネルＭＯＳトランジスタ７〜９と、第５及び第６ＮチャンネルＭＯＳトランジスタ（図１においては、それぞれ「Ｎ５」、「Ｎ６」と表記）５，６を用いて構成されたものとなっている。
まず、第２のＰチャンネルＭＯＳトランジスタ（以下「第２のＰＭＯＳ」と言う）８と第５のＮチャンネルＭＯＳトランジスタ（以下「第５のＮＭＯＳ」と言う）５とが、また、第３のＰチャンネルＭＯＳトランジスタ（以下「第３のＰＭＯＳ」と言う）９と第６のＮチャンネルＭＯＳトランジスタ（以下「第６のＮＭＯＳ」と言う）６とが、それぞれ電源とアースとの間に直列接続されたものとなっている。すなわち、第２のＰＭＯＳ８のドレインは、第５のＮＭＯＳ５のドレインと接続される一方、第５のＮＭＯＳ５のソースは、アースに接続されている。
【０００９】
さらに、第２のＰＭＯＳ８と第５のＮＭＯＳ５のゲートは、相互に接続されると共に、第３のＰＭＯＳ９及び第６のＮＭＯＳ６のドレインに接続されて、この接続点は、フリップフロップ２１の一方の入出力端子として、第１の出力端子としての第１のＮＭＯＳ１のソースに接続されている。
一方、第３のＰＭＯＳ９のドレインは、第６のＮＭＯＳ６のドレインと接続される一方、第６のＮＭＯＳ６のソースは、アースに接続されている。さらに、第３のＰＭＯＳ９と第６のＮＭＯＳ６のゲートは、相互に接続されると共に、第２のＰＭＯＳ８のドレイン及び第５のＮＭＯＳ５のドレインに接続されて、この接続点は、フリップフロップ２１の他方の入出力端子として、第２の出力端子としての第２のＮＭＯＳ２のソースに接続されている。
【００１０】
次に、上記構成における三値データ・ラッチ回路の動作について説明する。
最初に、この三値データ・ラッチ回路に入力される二値ディジタル信号について図２を参照しつつ説明する。
この三値データ・ラッチ回路に入力される二値ディジタル信号は、１ビット三値ディジタルデータに対応するように予め設定されたものである。すなわち、まず、この発明の実施の形態における１ビット三値ディジタルデータは、「＋１」、「０」、「−１」の三値を用いるものを前提としている。
一方、二値ディジタルデータは、（Ｄ＋，Ｄ−）と表されるもので、ここで、「Ｄ＋」を便宜的に第１のビット、「Ｄ−」を第２のビットと称することとする。
そして、三値ディジタルデータ「＋１」に対しては、二値ディジタルデータとしての（１，０）が、三値ディジタルデータ「０」に対しては、二値ディジタルデータとしての（０，０）が、三値ディジタルデータ「−１」に対しては、二値ディジタルデータとしての（０，１）が、それぞれ割り当てられている（図２参照）。なお、図２において「Ｄ」は、三値ディジタルデータを意味するものとする。
【００１１】
かかる前提の下、まず、Ｄ＝０、すなわち（Ｄ＋，Ｄ−）＝（０，０）のディジタル信号が印加された場合について説明すれば、第１及び第２のＮＭＯＳ１，２は、そのゲートに所定のクロック信号が印加されると動作状態となり、入力ディジタル信号がこの回路に書き込まれることとなる。
すなわち、第１及び第２のＮＭＯＳ１，２の動作により、ＮＯＲ回路１０の入力端子にも（Ｄ＋，Ｄ−）＝（０，０）のディジタル信号が印加され、その出力は、論理値Ｈｉｇｈの状態となる。そのため、第３及び第４のＮＭＯＳ３，４が導通状態となる一方、第１のＰＭＯＳ７は、非動作状態となる。
第１のＰＭＯＳ７の非導通によりフリップフロップ２１への電源供給が断たれ、フリップフロップ２１は、非動作状態となる。一方、第３及び第４のＮＭＯＳ３，４の導通により、第１の出力ビットＱ＋と第２の出力ビットＱ−は、共にアース電位、換言すれば論理Ｌｏｗの状態に保持されることとなる。
【００１２】
次に、Ｄ＝＋１、すなわち（Ｄ＋，Ｄ−）＝（１，０）のディジタル信号が印加された場合について説明すれば、この場合、ＮＯＲ回路１０の一方の入力端子には、第１のＮＭＯＳ１を介して論理値Ｈｉｇｈが、他方の入力端子には、第２のＮＭＯＳ２を介して論理値Ｌｏｗが、それぞれ印加され、その結果、ＮＯＲ回路１０の出力は、論理値Ｌｏｗの状態となる。
そのため、第３及び第４のＮＭＯＳ３，４は、非導通状態となる一方、第１のＰＭＯＳ７は、導通状態となり、フリップフロップ２１は電源電圧Ｖccが供給されて動作状態となる。
そして、フリップフロップ２１においては、第２のＰＭＯＳ８及び第５のＮＭＯＳ５のゲートに、第１のＮＭＯＳ１により論理値Ｈｉｇｈが印加されるため、第５のＮＭＯＳ５が導通状態となる一方、第３ＰＭＯＳ９及び第６のＮＭＯＳ６のゲートには、第２のＮＭＯＳ２を介して論理値Ｌｏｗが印加されるため、第３のＰＭＯＳ９が導通状態となる。
その結果、第１の出力ビットＱ＋は論理値Ｈｉｇｈに、第２の出力ビットＱ−は論理値Ｌｏｗに、それぞれ保持されることとなる。
【００１３】
次に、Ｄ＝−１、すなわち（Ｄ＋，Ｄ−）＝（０，１）のディジタル信号が印加された場合について説明すれば、この場合、ＮＯＲ回路１０の一方の入力端子には、第１のＮＭＯＳ１を介して論理値Ｌｏｗが、他方の入力端子には、第２のＮＭＯＳ２を介して論理値Ｈｉｇｈが、それぞれ印加され、その結果、ＮＯＲ回路１０の出力は、（Ｄ＋，Ｄ−）＝（１，０）の入力の場合と同様に論理値Ｌｏｗの状態となる。
そのため、第３及び第４のＮＭＯＳ３，４は、非導通状態となる一方、第１のＰＭＯＳ７は、導通状態となり、フリップフロップ２１は電源電圧Ｖccが供給されて動作状態となる。
そして、フリップフロップ２１においては、第２のＰＭＯＳ８及び第５のＮＭＯＳ５のゲートに、第１のＮＭＯＳ１により論理値Ｌｏｗが印加されるため、第２のＰＭＯＳ８が導通状態となる一方、第３のＰＭＯＳ９及び第６のＮＭＯＳ６のゲートには、第２のＮＭＯＳ２を介して論理値Ｈｉｇｈが印加されるため、第６のＮＭＯＳ６が導通状態となる。
その結果、第１の出力ビットＱ＋は論理値Ｌｏｗに、第２の出力ビットＱ−は論理値Ｈｉｇｈに、それぞれ保持されることとなる。
【００１４】
なお、上記構成においては、第１の出力端子としての第１のＮＭＯＳ１のソースと第２の出力端子としての第２のＮＭＯＳ２のソースとの間に直列接続されたトランジスタは、いわゆるコンダクタンスｇｍが小さいＮＭＯＳトランジスタ（第３及び第４のＮＭＯＳ３，４）を用いているため、第１及び第２のＮＭＯＳ１，２が導通状態となってそれぞれのドレイン側に印加されたデータのソース側への転送の障害となることがなく、確実なデータ転送が確保される。
【００１５】
図３には、上述した構成を有してなる三値データ・ラッチ回路を用いて構成されたデータ・レジスタ回路の構成例が示されており、以下、同図を参照しつつこのデータ・レジスタ回路について説明する。
このデータ・レジスタ回路は、先に図１に示された三値データ・ラッチ回路を二つ用いて構成されたもので、図５に示されたデータ・ラッチ回路と同等の機能を果たすものである。
すなわち、図３において、第１及び第２のラッチ回路（図３においては、それぞれ「ＬＡＣＨ−１」、「ＬＡＣＨ−２」と表記）１０１ａ，１０１ｂは、先に図１に示された回路構成を有してなる三値データ・ラッチ回路であり、縦続接続されたものとなっている。
また、クロック信号ＣＫは、第１のラッチ回路１０１ａには、外部からのものが直接印加され、第２のラッチ回路１０１ｂには、インバータ１１により反転されたものが印加されるようになっている。
なお、図３において、「ＩＮ＋」は、先の図１における「Ｄ＋」に、「ＩＮ−」は、先の図１における「Ｄ−」に、それぞれ対応し、また、図３において、「ＯＵＴ＋」は、先の図１における「Ｑ＋」に、「ＯＵＴ−」は、先の図１における「Ｑ−」に、それぞれ対応するものとする。
さらに、図３の各々のラッチ回路１０１ａ，１０１ｂにおける「Ｄa」は、一方の入力端子（先の図１における第１のＮＭＯＳ１のドレイン端）に、「Ｄb」は、他方の入力端子（先の図１における第２のＮＭＯＳ２のドレイン端）に、それぞれ対応し、また、図３の各々のラッチ回路１０１ａ，１０１ｂにおける「Ｑa」は、一方の出力端子（先の図１における第１のＮＭＯＳ１のソース端）に、「Ｑb」は、他方の出力端子（先の図１における第２ＮＭＯＳ２のソース端）に、それぞれ対応するものとする。
【００１６】
かかる構成において、例えば、Ｄ＝＋１、すなわち（Ｄ＋，Ｄ−）＝（１，０）のディジタル信号がこのデータ・レジスタ回路の入力端子ＩＮ＋，ＩＮ−に印加された場合を例に採り、その動作を説明すれば、まず、クロック信号が論理値Ｈｉｇｈとなると、第１のラッチ回路１０１ａにより（Ｄ＋，Ｄ−）＝（１，０）の入力がラッチされ、第１のラッチ回路１０１ａの出力は、Ｑa＝１、Ｑb＝０となる。このとき、インバータ１１の出力は、論理値Ｌｏｗであるため、第２のラッチ回路１０１ｂには、第１のラッチ回路１０１ａの出力値は、ラッチされない。
そして、クロック信号が論理値Ｈｉｇｈから論理値Ｌｏｗとなると、第１のラッチ回路１０１ａにおいては、第１及び第２のＮＭＳＯ１，２（図１参照）が非導通状態となり、この第１のラッチ回路１０１ａの出力状態は、そのままに維持される一方、第２のラッチ回路１０１ｂが第１のラッチ回路１０１ａの出力値をラッチし、その結果、第２のラッチ回路１０１ｂの出力値は、Ｑa＝１、Ｑb＝０となる。
このようにして、このデータ・レジスタ回路においては、クロック信号が論理値Ｈｉｇｈとなると第１のラッチ回路１０１ａに入力データがラッチされ、クロック信号が論理値Ｌｏｗとなると、第１のラッチ回路１０１ａにラッチされたデータが第２のラッチ回路１０１ｂにラッチされてデータの保持、記憶がなされるようになっている。
【００１７】
なお、図１に示された三値データ・ラッチ回路においては、ＮＯＲ回路１０を構成する素子も含めて、全部で１３個の素子で三値ディジタルデータに対応するラッチ回路が実現でき、また、図３に示された構成においては、インバータ１１を構成する素子も含めて、全部で２８個の素子で実現することができ、従来に比して大幅な素子数低減が図られたものとなっている。
また、上述した三値データ・ラッチ回路は、データ・レジスタ回路の構成要素として用いられるだけでなく、例えば、１ポートＲＡＭメモリセルや２ポートＲＡＭメモリセルの基本構成要素として用いるられることも可能なものである。
【００１８】
【発明の効果】
以上、述べたように、本発明によれば、従来に比して簡素な構成で、三値符号化方式に対応し、かつ、いゆわるスタティック動作可能なラッチ回路が提供できるという効果を奏するものである。また、回路構成が簡素であるため、特に、集積回路化に際して従来に比して素子数の大幅な低減となり、低価格化が図られるという効果を奏するものである。
さらに、本発明に係るラッチ回路をシステムＬＳＩに用いれば、三値ディジタル信号の適用によるランダム論理部分の性能向上と相まって、ＬＳＩ機能の更なる高性能化を図ることが可能となるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における三値データ・ラッチ回路の回路構成例を示す回路図である。
【図２】図１に示された三値データ・ラッチ回路に入力される二値ディジタルデータの三値ディジタルデータとの対応を説明する説明図である。
【図３】図１に示された三値データ・ラッチ回路を用いたデータ・レジスタ回路の構成例を示す回路図である。
【図４】従来のＣＭＯＳトランジスタを用いてなるラッチ回路の一構成例を示す回路図である。
【図５】図４に示された従来のラッチ回路を用いて構成されたデータ・レジスタ回路の一構成例を示す回路図である。
【符号の説明】
１…第１のＮチャンネルＭＯＳトランジスタ
２…第２のＮチャンネルＭＯＳトランジスタ
２０…出力短絡回路
２１…フリップフロップ
【図１】
0004309559.tif 000002
【図２】
0004309559.tif 000003
【図３】
0004309559.tif 000004
【図４】
0004309559.tif 000005
【図５】
0004309559.tif 000006