(57)【特許請求の範囲】
【請求項１】
外部抵抗器網を介して単一入力ピンが入力電圧源に接続され、この抵抗器網に依存する遷移点をもつ二つかそれ以上の出力信号を発生する比較器回路において、
基準電圧を発生する第１回路手段と、
前記第１回路手段と前記入力ピンとに接続する入力段を有し、且つ出力段から前記入力段に帰還抵抗を介して帰還電流を発生する閉ループ増幅器を有する第２回路手段と、
前記帰還抵抗を流れる前記帰還電流を検出する入力端と複数の基準電流入力端とを有し、且つ前記基準電流と前記帰還電流とを比較して複数の出力信号を出力する複数の出力端とを有する第３回路手段と
を備えており、
前記入力ピンに接続する入力段に印加される電圧を前記基準電圧に対して等しく維持するように流れる前記第２回路手段の前記帰還電流に応じて、前記第３回路手段の前記出力端から前記複数の出力信号を出力する比較器回路。
【請求項２】
外部抵抗器網を介して単一入力ピンが入力電圧源に接続され、この抵抗器網に依存する遷移点をもつ二つかそれ以上の出力信号を発生する比較器回路において、
第１基準電圧を発生する第１回路手段と、
この第１回路手段に結合され、上記入力ピンから帰還電流を発生する閉ループ増幅器からなり、かつ上記帰還電流の最小電流および最大電流を制限する手段を有する回路手段であって、上記入力ピンの電圧を上記第１基準電圧に対して実質的に等しく維持する第２回路手段と、
そして上記入力電圧を検知して、上記入力ピンの電圧を二つかそれ以上のレベルの基準電圧と比較するとともに、これに応じて二つかそれ以上の対応する出力信号を発生する第３回路手段とを有する比較器回路。
【請求項３】
外部抵抗器網を介して単一入力ピンが入力電圧源に接続され、状態が上記抵抗器網に依存する出力信号を発生する比較器回路において、
基準電圧を発生する第１回路手段と、
この第１回路手段に結合され、上記入力ピンの電圧を上記基準電圧と比較するとともに、これに応じて出力信号を発生する第２回路手段と、
クロック信号を発生する第３回路手段と、そして
大きさが上記クロック信号の関数である加算電流を発生するとともに、上記入力ピンに流れる電流を加算する第４回路手段とを有する比較器回路。
【請求項４】
外部抵抗器網を介して単一入力ピンが入力電圧源に接続され、状態が上記抵抗器網に依存する出力信号を発生する比較器回路において、
基準電圧を発生する第１回路手段と、
この第１回路手段に結合され、上記入力ピンの電圧を上記基準電圧と比較するとともに、これに応じて出力信号を発生する第２回路手段と、そして
大きさが外部発生クロック信号の関数である加算電流を発生するとともに、上記入力ピンに流れる電流を加算する第３回路手段とを有する比較器回路。
【請求項５】
外部抵抗器網を介して単一入力ピンが入力電圧源に接続され、この抵抗器網に依存する遷移点をもつ二つかそれ以上の出力信号を発生する比較器回路において、
基準電圧を発生する第１回路手段と、
この第１回路手段に結合され、上記入力ピンの電圧を上記基準電圧と比較するとともに、これに応じて第１出力信号を発生する第２回路手段と、
クロック信号を発生する第３回路手段と、
上記第１出力信号に応答して設定され、かつ上記クロック信号に応答して解除される、第２出力信号を発生するデジタルラッチ手段と、そして
上記第２出力信号の関数である二つの値のうち一つをもつ加算電流を発生するとともに、上記入力ピンに流れる電流を加算する第４回路手段とを有する比較器回路。
【請求項６】
上記クロック信号が非周期的なパルスからなる請求項５の比較器回路。
【請求項７】
外部抵抗器網を介して単一入力ピンが入力電圧源に接続され、この抵抗器網に依存する遷移点をもつ二つかそれ以上の出力信号を発生する比較器回路において、
基準電圧を発生する第１回路手段と、
この第１回路手段に結合され、上記入力ピンの電圧を上記基準電圧と比較するとともに、これに応じて第１出力信号を発生する第２回路手段と、
上記第１出力信号に応答して設定され、かつ外部発生クロック信号に応答して解除される、第２出力信号を発生するデジタルラッチ手段と、そして
上記第２出力信号の関数である二つの値のうち一つをもつ加算電流を発生するとともに、上記入力ピンに流れる電流を加算する第３回路手段とを有する比較器回路。
【請求項８】
上記外部発生クロック信号が非周期的なパルスからなる請求項７の比較器回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的には電圧比較器回路に関する。特に、本発明は単一入力ピンを使用したデュアル・スレショルド比較器回路に関する。
【０００２】
【従来の技術】
電池を電源とする多くの用途では、モニター回路を使用して、放電電池の電圧をモニターするようになっている。例えば、このモニター回路は、電池電圧がある限界値よりも低くなると、低電池指示（ｌｏｗ  ｂａｔｔｅｒｙ  ｉｎｄｉｃａｔｏｒ−ＬＢＩ）信号を発生する。負荷および電池化学作用が用途に応じて異なるため、図１の従来の回路図に示すように、電池電圧を抵抗分割して、一定の基準値と比較する。このような構成では、抵抗分割比を適正に選択することによってＬＢＩの電圧限界値を正確に設定できる。
【０００３】
用途にもよるが、電池切れ状態になったことを表示する二次指示器を使用するのが望ましい場合がある。また、ある種の充電式電池の化学作用が、過放電が生じた場合に、永久的に損なわれることがある。この場合、電池切れ指示器（ｄｅａｄ  ｂａｔｔｅｒｙ  ｉｎｄｉｃａｔｏｒ−ＤＢＩ）信号を発生し、電池系をシャットダウンし、電池からさらに電流が引き出されるの防止する。ＤＢＩ信号を発生する一つの公知方法では、図２の回路図に示すように、抵抗分割器および入力ピンを使用して、ＬＢＩ比較器に対して二次的な比較器回路を構成しているが、入力ピンおよび抵抗分割器を追加する必要があり、電池系のコストがこの分高くなる点に問題がある。
【０００４】
図３の回路図に示すように、単一入力ピンを使用してＬＢＩおよびＤＢＩの両信号を発生する別な方法もある。抵抗比（Ｒ１／Ｒ２）を適正に選択することによって、ＬＢＩ信号の限界値を設定する。この場合、ＤＢＩ信号の限界値は、基準電圧ＶREF1／ＶREF2比に応じて変わる倍率にしたがってＬＢＩ信号の限界値に追従する傾向がある。一般に、ＶREF1およびＶREF2は固定されているので、この方法では、ＤＢＩ信号の限界値をＬＢＩ信号限界値の一定比率にする必要がある。このように必要条件が用途に応じて異なるため、この方法は望ましくない方法でる。
【０００５】
【発明が解決しようとする課題】
従って、単一入力ピンおよび単一抵抗分割器を使用して、ＬＢＩ信号およびＤＢＩ信号の限界値をそれぞれ独立して設定できるデュアル・スレショルド比較器回路を提供することが本発明の目的である。
【０００６】
【課題を解決するための手段】
上記目的は、以下の（１）〜（１１）の構成によって達成できる。
（１）  外部抵抗器網を介して単一入力ピンが入力電圧源に接続され、この抵抗器網に依存する遷移点をもつ二つかそれ以上の出力信号を発生する比較器回路において、
基準電圧を発生する第１回路手段と、
この第１回路手段に結合され、上記入力ピンから帰還電流を発生する閉ループ増幅器からなる回路手段であって、上記入力ピンの電圧を上記基準電圧に対して実質的に等しく維持する第２回路手段と、そして
この第２回路手段が発生する上記帰還電流を検知して、この帰還電流を二つかそれ以上の基準電流と比較するとともに、これに応じて二つかそれ以上の対応する出力信号を発生する第３回路手段とを有する比較器回路。
（２）  上記第２回路手段が上記帰還電流を最小値に制限する上記（１）の比較器回路。
（３）  上記第２回路手段が上記帰還電流を最大値に制限する上記（１）の比較器回路。
（４）  上記第２回路手段が上記帰還電流を最小値および最大値の両方に制限する上記（１）の比較器回路。
（５）  外部抵抗器網を介して単一入力ピンが入力電圧源に接続され、この抵抗器網に依存する遷移点をもつ二つかそれ以上の出力信号を発生する比較器回路において、
第１基準電圧を発生する第１回路手段と、
この第１回路手段に結合され、上記入力ピンから帰還電流を発生する閉ループ増幅器からなり、かつ上記帰還電流の大きさを最小電流および最大電流に制限する手段を有する回路手段であって、上記入力ピンの電圧を上記基準電圧に対して実質的に等しく維持する第２回路手段と、そして
上記入力電圧を検知して、上記入力ピンの電圧を二つかそれ以上のレベルの基準電圧と比較するとともに、これに応じて二つかそれ以上の対応する出力信号を発生する第３回路手段とを有する比較器回路。
（６）  外部抵抗器網を介して単一入力ピンが入力電圧源に接続され、状態が上記抵抗器網に依存する出力信号を発生する比較器回路において、
基準電圧を発生する第１回路手段と、
この第１回路手段に結合され、上記入力ピンの電圧を上記基準電圧と比較するとともに、これに応じて出力信号を発生する第２回路手段と、
クロック信号を発生する第３回路手段と、そして
大きさが上記クロック信号の関数である加算電流を発生するとともに、上記入力ピンに流れる電流を加算する第４回路手段とを有する比較器回路。
（７）  外部抵抗器網を介して単一入力ピンが入力電圧源に接続され、状態が上記抵抗器網に依存する出力信号を発生する比較器回路において、
基準電圧を発生する第１回路手段と、
この第１回路手段に結合され、上記入力ピンの電圧を上記基準電圧と比較するとともに、これに応じて出力信号を発生する第２回路手段と、そして
大きさが外部発生クロック信号の関数である加算電流を発生するとともに、上記入力ピンに流れる電流を加算する第３回路手段とを有する比較器回路。
（８）  外部抵抗器網を介して単一入力ピンが入力電圧源に接続され、この抵抗器網に依存する遷移点をもつ二つかそれ以上の出力信号を発生する比較器回路において、
基準電圧を発生する第１回路手段と、
この第１回路手段に結合され、上記入力ピンの電圧を上記基準電圧と比較するとともに、これに応じて第１出力信号を発生する第２回路手段と、
クロック信号を発生する第２回路手段と、
上記第１出力信号に応答して設定され、かつ上記クロック信号に応答して解除される、第２出力信号を発生するデジタルラッチ手段と、そして
上記第２出力信号の関数である二つの値のうち一つをもつ加算電流を発生するとともに、上記入力ピンに流れる電流を加算する第４回路手段とを有する比較器回路。
（９）  上記クロック信号が非周期的なパルスからなる上記（８）の比較器回路。
（１０）  外部抵抗器網を介して単一入力ピンが入力電圧源に接続され、この抵抗器網に依存する遷移点をもつ二つかそれ以上の出力信号を発生する比較器回路において、
基準電圧を発生する第１回路手段と、
この第１回路手段に結合され、上記入力ピンの電圧を上記基準電圧と比較するとともに、これに応じて第１出力信号を発生する第２回路手段と、
上記第１出力信号に応答して設定され、かつ外部発生クロック信号に応答して解除される、第２出力信号を発生するデジタルラッチ手段と、そして
上記第２出力信号の関数である二つの値のうち一つをもつ加算電流を発生するとともに、上記入力ピンに流れる電流を加算する第３回路手段とを有する比較器回路。
（１１）  上記外部発生クロック信号が非周期的なパルスからなる上記（１０）の比較器回路。
【０００７】
【発明の実施の形態】
先ず、図４について説明する。図４に示した本発明の第１の好適な実施態様の回路の場合、比較器４００の入力ピン４０１を外部抵抗器網１０１、１０２を介して入力電圧源ＶINに接続する。抵抗器１０１、１０２の抵抗値Ｒ１およびＲ２はそれぞれ用途の必要条件に応じて可変である。４０２は、高ゲイン増幅器４０３の正入力に印加される基準電圧ＶREFである。増幅器４０３の負入力は入力ピ ン４０１に接続する。また、増幅器４０３の出力は抵抗器４０４を介して入力ピン４０１に接続する。上記の回路構成において、入力ピン４０１の電圧が基準電圧４０２による電圧ＶREFに対して実質的に等しくなるように増幅器４０３を閉 ループ・アクティブ網に設ける。帰還電流ＩFBは入力電圧ＶINの一次関数である。ＶINからＩFBへの転送特性は、固定基準電圧ＶREFおよび抵抗器１０１、１ ０２の抵抗値に依存するものである。図４Ｂに、入力電圧ＶINと帰還電流ＩFBとの一次関係を示す。抵抗比Ｒ１／Ｒ２および抵抗Ｒ１の絶対値によって、図示の転送特性のｘ切片および傾きが決まる。
【０００８】
図４Ａの電流検知・比較回路４０５が、帰還電流ＩFBを検知し、これと基準電流ＩREF1およびＩREF2を比較し、それぞれ出力信号Ｏｕｔ１およびＯｕｔ２を発生する。回路４０５を検知・比較する回路構成としては多数の回路から任意のものが選択できるが、一例を図５に示す。例えば、基準電流ＩREF1およびＩREF2は一定基準電流からなるが、操作条件に応じて可変にすることができる。ここで再び図４Ｂに戻ると、限界電圧ＶTH1は、基準電流ＩREF1に等しい帰還電流ＩFBを 発生する入力電圧ＶINに対応している。また、この限界電圧ＶTH1は入力電圧ＶINに対応する。なお、この電圧未満で、出力信号Ｏｕｔ１が出力される。さもな ければ、出力されないことになる。限界電圧ＶTH1について説明したのと 同様に、第２限界電圧ＶTH2は基準電流ＩREF2に対応する。さらに、基準電流ＩREFnが あれば、これらに対応して限界電圧を設定することができる。なお、これ ら基 準電流ＩREFnとこれらに対応する限界電圧はいずれも、外部抵抗器網１０１、１０２によって決まるＩFB／ＶINに対して一次依存関係にある。
【０００９】
次に、図５について説明する。この図５は、図４Ａにおいてブロック４０５で示した電流検知・比較回路を詳細に説明する図である。抵抗器４０４に帰還電流ＩFBが流れると、抵抗器４０４の両端における電圧降下が帰還電流ＩFBと抵抗器４０４の抵抗値ＲFBとの積に等しくなる。差動増幅器５０５を使用して、抵抗器４０４両端の電圧降下をバッファーし、接地電圧を基準として比較する。この結果、差動増幅器５０５の出力に現れる電圧がＩFBおよびＲFBの積に等しくなる。差動増幅器５０５が発生した電圧（ＩFB*ＲFB）は、電圧比較器５０３および５ ０４の負入力に印加される。
【００１０】
電圧比較器５０３の正入力に存在する電圧はＲFBの値をもって抵抗器５０１に流れる基準電流ＩREF1が発生するものである。この結果、電圧比較器５０３の正入力ピンに存在する電圧がＩREF1とＲFBとの積に等しくなる。同様に、基準電流ＩREF2および抵抗器５０２により、電圧が電圧比較器５０４の正入力に現れ、その値はＩREF2とＲFBとの積に等しい。
【００１１】
正入力に存在する電圧（ＩREF1*ＲFB）が負のピンに存在する電圧（ＩFB*ＩRB）よりも高くなった場合に、電圧比較器５０３の出力が出力されることになる。そして電圧比較器５０３の両入力に存在する電圧は、抵抗器５０１および５０４の共通抵抗値ＲFBに比例することになる。従って、帰還電流ＩFBが基準電流ＩREF1よりも小さいときに、電圧比較器５０３の出力が出力され、同様に、帰還電流ＩFBが基準電流ＩREF2よりも小さくなったときに、電圧比較器５０４の出力が出力されることになる。
【００１２】
次に図６Ａについて説明する。この図は、比較器６００の入力ピン６０１を抵抗器網１０１、１０２を介して入力電圧源ＶINに結合した本発明の第２実施態様における回路図である。抵抗器１０１、１０２の抵抗値Ｒ１およびＲ２それぞれは、用途における必要条件に応じて可変である。６０２は、高ゲイン増幅器６０３の正入力に印加される基準電圧ＶREFである。増幅器６０３の負入力は入力ピ ン６０１に接続する。そして、閉ループ特性が基準電圧６０２による電圧に実質的に等しい入力ピン６０１における電圧を維持するように、増幅器６０３の出力が入力ピン６０１に帰還電流ＩFBを与える。図４Ａの実施態様と同様に、入力電圧ＶINと帰還電流ＩFBとの転送特性は、抵抗器１０１、１０２の所定抵抗値Ｒ１、Ｒ２に依存するものである。
【００１３】
通常、帰還電流ＩFBの大きさには制限はないが、入力ピン６０１に加わる電圧は基準ＶREFにによる電圧と実質的に等しいままになっている。この帰還電流Ｉ FBを最小値および最大値に制限することによって、帰還電流ＩFBがＩFBの最小値かあるいは最大値まで飽和したときに、入力ピン６０１の電圧が基準電圧ＶREF から逸脱することになる。従って、増幅器６０３の動作領域が一次領域にあるときには、入力ピン６０１の電圧ＶAが抵抗分割された形の入力電圧ＶINになり、 “フラットスポット”を呈することになる。
【００１４】
ブロック６０５で示した回路が入力ピン６０１の電圧ＶAを検知し、これを基 準電圧ＶREF1およびＶREF2と比較し、それぞれ出力信号Ｏｕｔ１、Ｏｕｔ２を発生する。検知・比較回路６０５としては公知の回路から任意のものが選択できる。図６Ｂについて説明すると、限界電圧ＶTH1が、基準電圧ＶREF1に等しい 、入力ピン６０１の電圧を発生する入力電圧ＶINに相当する。そして、限界電圧ＶTH1が抵抗器１０１、１０２の抵抗値Ｒ１、Ｒ２および一定基準ＶREF1、ＶREFおよびＩFB(MIN)に依存することになる。前記と同様に、第２限界電圧ＶTH2は準電圧ＶREF2に相当することになる。限界電圧ＶTH1およびＶTH2は、抵抗器１０１、１０２の抵抗値Ｒ１、Ｒ２を適正に選択することによってそれぞれ独立して設定することができる。図６Ａに示すように、限界電圧を追加する場合には、これらは追加の基準電圧ＶREFnに相当することになる。この場合も、追加の基準電圧ＶREFnと対応する限界電圧との間にある転送関数は、帰還電流ステップＩFBおよび抵抗器１０１、１０２によって決まるＶA／ＶIN特性に依存するものである 。
【００１５】
次に、図７Ａについて説明する。この図は、比較器７００の入力ピン７０１を抵抗器網１０１、１０２を介して入力電圧源ＶINに結合した本発明の第３実施態様における回路図である。抵抗器１０１、１０２の抵抗値Ｒ１およびＲ２それぞれは、用途における必要条件に応じて可変である。７０２は、比較器７０３の正入力に印加される基準電圧ＶREFである。比較器７０３の負入力は入力ピ ン７０１に接続する。出力信号Ｏｕｔは比較器７０３の出力に現れる。クロック信号７０４の出力は電流源７０５を付勢し、例えば一方が例えばゼロである二つの電流値間を付勢信号に応じてステップすることができる。
【００１６】
ここで、電流源７０５によって与えられる電流はゼロという最小値とＩSTEPの最大値との間でトグル動作できると想定すると、入力ピン７０１の電圧は、外部抵抗器１０１、１０２の値と、入力電圧ＶINの値と、ステップ電流ＩSTEPの値とに依存する二つの値の間でトグルすることになる。そして、入力ピン７０１のトグル電圧は、入力電圧ＶINの変化に応じて上下にシフトする最高電圧と最低電圧とを有することになる。ＶINが十分に高ければ、最高電圧および最低電圧の両電圧が基準電圧７０２による基準電圧ＶREFよりも高くなる。この状態では、図７ Ｂに示す第１動作状態からわかるように、比較器７０３の出力は常に低くなっている。
【００１７】
入力電圧ＶINが下がると、これに伴って上記最高電圧および最低電圧も低下する。この第２動作状態では、出力ピン７０１の最高電圧が基準電圧ＶREFよりも 高くなり、最低電圧がＶREFよりも低くなる。 そして、この第２動作状態では、比較器７０３の出力が、図７Ｂに示すように、クロック７０４の周波数でトグルする。入力電圧ＶINがさらに低下し続けると、最高電圧および最低電圧の両電圧が基準電圧ＶREFよりも低くなるレベルまで最終的に下がることｎｉなる。この 第３の動作状態では、同様に図７Ｂに示されるように、比較器７０３の出力が高くなったままになっている。
【００１８】
上記したように、図７Ａの比較器７００は、入力電圧ＶINの三つの異なる範囲に対応して、三つの異なる状態（低い、パルス、高い）をもつものである。本発明の既に説明した実施態様と同様に、状態遷移が生じる二つの限界値は、単一の抵抗分割器１０１、１０２および入力ピン７０１を使用して、それぞれ独立して設定できる。図７Ａの比較器は、単一の入力ピン７０１だけでなく、単一の出力ピンも使用した状態で、三つの異なる出力状態を表示できる能力をもつ点で、前記の実施態様と比較した場合、ユニークである。
【００１９】
比較器８００の入力ピン８０１を抵抗器網１０１、１０２を介して入力源ＶINに結合した本発明の第４実施態様を示す図８Ａについて説明する。抵抗器１０１、１０２の抵抗値Ｒ１およびＲ２それぞれは、用途における必要条件に応じて可変である。８０２は、比較器８０３の正入力に印加される基準電圧ＶREFである 。比較器８０３の負入力は入力ピ ン８０１に接続する。出力信号Ｏｕｔ１が現 れる比較器８０３の出力は、デジタルラッチ８０５の設定入力に接続する。デジタルラッチ８０５のリセット入力は、クロック信号８０４によって駆動する。ラッチ８０５の出力は、例えば一方がゼロである二つの値の間で、付勢信号に応じてステップできる電流源８０６に接続する。
【００２０】
入力電圧ＶINが比較的高い場合、比較器８０３の負入力が比較器８０３の正入力に対して正になる。そして、比較器８０３の出力は低い定常状態にある。クロック信号８０４からのクロックパルスがラッチ８０５の出力の初期化して、解除状態にする。ここで、クロック回路８０４が発生するクロック信号は単一の初期化パルスであってもよく、あるいは周波数が比較的低い周期パルスであってもよい。ラッチ８０５を解除すると、電流源８０６が滅勢する。これは、図８Ｂに示した第１状態の条件に対応する。
【００２１】
入力電圧ＶINが減衰すると、比較器８０３の負入力にある電圧も減衰する。比較器８０３の負入力の電圧が基準電圧ＶREFに等しい場合には、比較器８０３の 出力が低い状態から高い状態に切り替わる。クロック回路８０４の出力が低いレベルにある場合には、出力ラッチ８０５は高い状態に設定される。出力ラッチ８０５を設定すると、Ｏｕｔ２信号が出力し、電流源８０６を付勢する。ここで、入力ピン８０１の電圧ＶAを予め基準電圧ＶREFよりもわずかに低く設定したおいたと想定する。次に、電流源８０６をオンすると、入力ピン８０１の電圧がＶREFより高くなり、出力信号Ｏｕｔ１が低い状態になる。出力信号Ｏｕｔ２が低い 状態から高い状態に遷移すると、出力信号Ｏｕｔ１に狭いグリッチが存在することがある。この狭いグリッチは、よく知られているフィルター作用やクロック同期によって簡単に排除できる。この第２動作状態の残りの部分すべてにおいて、図８Ｂに示すように、出力信号Ｏｕｔ１は低く、出力信号Ｏｕｔ２は高い状態にある。
【００２２】
入力電圧ＶINが減衰し続けると、比較器８０３の負入力にある電圧が再度基準電圧ＶREFに接近する。比較器８０３の負入力の電圧がＶREF未満になると、出力信号Ｏｕｔ１が低い状態から高い状態に遷移する。この第３の動作状態では、出力信号Ｏｕｔ１およびＯｕｔ２はいずれも高い状態にある。
【００２３】
以上、デュアル・スレショルド単一入力電圧比較器についていくつかの実施態様を説明してきた。このような方法を使用することによって、余分な入力ピンや余分な成分を設けることによって生じるコスト高を抑えた状態で、従来の比較器の場合よりも、スレショルドレベルを上げることができる。以上、本発明を特定の実施例について説明してきたが、これは単に説明を目的とするだけで、発明をこれらに制限する意図はない。当業者ならば、本発明の比較器に各種の変更や改変を加えることが可能なことは理解できるはずである。
【図面の簡単な説明】
【図１】単一の入力ピンおよび単一のスレショルドレベルを使用した電圧比較器の従来例を示すブロック線図である。
【図２】デュアル入力・デュアルスレショルド電圧比較器の従来例を示すブロック線図である。
【図３】シングル入力・デュアルスレショルド電圧比較器の従来例を示すブロック線図である。
【図４】図４Ａは、本発明の第１実施態様によるシングル入力・デュアルスレショルド電圧比較器を示すブロック線図である。図４Ｂは、図４Ａの回路に使用する入力信号および出力信号の波形を説明する図である。
【図５】図４Ａの電流検知・比較回路を示すブロック線図である。
【図６】図６Ａは、本発明の第２実施態様によるシングル入力・デュアルスレショルド電圧比較器を示すブロック線図である。図６Ｂは、図６Ａの回路に使用する入力信号および出力信号の波形を説明する図である。
【図７】図７Ａは、本発明の第３実施態様によるシングル入力・デュアルスレショルド電圧比較器を示すブロック線図である。図７Ｂは、図７Ａの回路に使用する入力信号および出力信号の波形を説明する図である。
【図８】図８Ａは、本発明の第４実施態様によるシングル入力・デュアルスレショルド電圧比較器を示すブロック線図である。図８Ｂは、図８Ａの回路に使用する入力信号および出力信号の波形を説明する図である。
【図１】
0004229538.tif 000002
【図２】
0004229538.tif 000003
【図３】
0004229538.tif 000004
【図４】
0004229538.tif 000005
【図５】
0004229538.tif 000006
【図６】
0004229538.tif 000007
【図７】
0004229538.tif 000008
【図８】
0004229538.tif 000009