(57)【特許請求の範囲】
【請求項１】
自身の動作点よりも低い動作点を有する後段の回路に出力信号を出力するＡＢ級増幅器であって、
入力信号をそれぞれ増幅する第１増幅回路と第２増幅回路とからなる増幅手段と、
直列接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタとを含み、前記増幅手段の前記第1 及び第２増幅回路で増幅された各信号を前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲートにそれぞれ入力し、所定のバイアスを付与した状態でプッシュプル増幅するプッシュプル増幅手段とを備え、
前記第１増幅回路の利得を前記第２増幅回路の利得よりも相対的に大きくしたことを特徴とするＡＢ級増幅器。
【請求項２】
自身の動作点よりも低い動作点を有する後段の回路に出力信号を出力するＡＢ級増幅器であって、
入力信号をそれぞれ差動増幅する第１差動増幅回路と第２差動増幅回路とからなる増幅手段と、
直列接続された第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、直列接続された第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、を含み、前記増幅手段の前記第1 及び第２差動増幅回路で増幅された各信号を前記第１、第２ＰＭＯＳトランジスタと前記第１、第２ＮＭＯＳトランジスタの各ゲートにそれぞれ入力し、所定の直流バイアスを付与した状態でプッシュプル増幅するプッシュプル増幅手段とを備え、
前記前記第１差動増幅回路の利得を前記第２差動増幅回路の利得よりも相対的に大きくしたことを特徴とするＡＢ級増幅器。
【請求項３】
前記第１差動増幅回路は２つのＮＭＯＳトランジスタの差動対で少なくとも構成し、前記第２差動増幅回路は２つのＰＭＯＳトランジスタの差動対で少なくとも構成したことを特徴とする請求項２に記載のＡＢ級増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、音声信号などのアナログ信号をＡＢ級増幅させるＡＢ級増幅器に関し、例えば、ハイエンドのオーディオ用Ｄ／Ａコンバータに含まれ、Ｄ／Ａ変換されたアナログ信号を増幅するＡＢ級増幅器に関するものである。
【０００２】
【従来の技術】
従来、オーディオ用などのＤ／Ａコンバータ１としては、図５に示すように、ディジタル信号をアナログ信号に変換するＤ／Ａ変換部２の他に、Ｄ／Ａ変換されたアナログ信号を増幅するＡＢ級増幅器３を含み、これらが集積回路化されたものが知られている。
【０００３】
ＡＢ級増幅器３は、図５に示すように、Ｄ／Ａ変換部２でＤ／Ａ変換された出力信号を受け取って増幅する入力段の増幅回路３１と、この増幅回路３１で増幅された信号をそれぞれ増幅する中間段の２つの増幅回路３２、３３と、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５とからなり、増幅回路３２、３３で増幅されて出力される信号をプッシュプル増幅する出力段の電力増幅回路３６とからなり、これらは例えばＭＯＳトランジスタによるオペアンプ（演算増幅器）として構成されている。
【０００４】
このようなオペアンプからなるＡＢ級増幅器３では、アナログ特性として、出力電圧の歪みが小さいこと、低雑音であること（Ｓ／Ｎが良好であること）、低抵抗を駆動できること等が要求される。
一般に、Ｄ／Ａコンバータ１の出力側には、図５に示すようにアクティブフィルタ４が外付け回路として接続されて使用される。このフィルタ４は、図５に示すように、オペアンプ４１、抵抗Ｒ１１、コンデンサＣ１２、抵抗Ｒ１２などから構成されている。
【０００５】
図５において、フィルタ４の動作点（アナログコモン）は、入力の両端が仮想接地のためにＶＳＳ〔Ｖ〕である。一方、Ｄ／Ａコンバータ１に含まれるＡＢ級増幅器３では、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５とからなる出力段の電力増幅回路３６が、数〔Ｖ〕のバイアス電位を動作点としてＡＢ級増幅を行う。このように、Ｄ／Ａコンバータ１のＡＢ級増幅器３の動作点と、フィルタ４の動作点とが異なり、フィルタ４側の動作点の方が電位が低いので、ＡＢ級増幅器３の出力側からフィルタ４の入力側に向けて電流Ｉが絶えず流れる。この電流Ｉは、図５に示すようにＰＭＯＳトランジスタ３４から供給される。
【０００６】
ＰＭＯＳトランジスタ３４に上記のようなバイアス電流Ｉを流すためには、図５の増幅回路３２、３３の入力側のＨ点の電位を下げれば良い。この結果として、ＰＭＯＳトランジスタ３４に流れる電流が大となり、ＮＭＯＳトランジスタ３５に流れる電流が小となる。ＮＭＯＳトランジスタ３５の電流の減少（伝達コンダクタンスｇｍの減少）は、ＡＢ級増幅器３の駆動能力の低下となり、ＡＢ級増幅器３の直線性（リニアリティー）が悪化し、出力信号の歪みが増加するという不都合がある。
【０００７】
【発明が解決しようとする課題】
このように、ＰＭＯＳトランジスタ３４に電流Ｉが流れることにより、ＡＢ級増幅器３ではアナログ特性が悪化する。そこで、ＡＢ級増幅器３と後段のフィルタ４との間に図５の破線で示すようにコンデンサＣ１１を挿入させ、動作点の差異による電位差があっても電流Ｉが流れないようにすると、ＡＢ級増幅器３に負荷がかからずＡＢ級増幅器３の性能を出しやすい。従って、従来、ＡＢ級増幅器３の出力をコンデンサＣ１１を介してフィルタ４と接続する回路を、ユーザーに奨励している。
【０００８】
しかし、製作費用の低減のために、ユーザーはコンデンサＣ１１を省略した回路を使用したいという要望が強い。その一方、コンデンサＣ１１の省略に伴うＡＢ級増幅器３の性能の低下を防止する必要がある。
そこで、本発明の目的は、上記の点に鑑み、後段に接続されるアクティブフィルタなどの回路の動作点の影響により発生する増幅器としての性能の低下を防止できるようにしたＡＢ級増幅器を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１に記載の発明は、自身の動作点よりも低い動作点を有する後段の回路に出力信号を出力するＡＢ級増幅器であって、入力信号をそれぞれ増幅する第１増幅回路と第２増幅回路とからなる増幅手段と、直列接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタとを含み、前記増幅手段の前記第1 及び第２増幅回路で増幅された各信号を前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲートにそれぞれ入力し、所定のバイアスを付与した状態でプッシュプル増幅するプッシュプル増幅手段とを備え、前記第１増幅回路の利得を前記第２増幅回路の利得よりも相対的に大きくしたものである。
【００１０】
請求項２に記載の発明は、自身の動作点よりも低い動作点を有する後段の回路に出力信号を出力するＡＢ級増幅器であって、入力信号をそれぞれ差動増幅する第１差動増幅回路と第２差動増幅回路とからなる増幅手段と、直列接続された第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、直列接続された第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、を含み、前記増幅手段の前記第1 及び第２差動増幅回路で増幅された各信号を前記第１、第２ＰＭＯＳトランジスタと前記第１、第２ＮＭＯＳトランジスタの各ゲートにそれぞれ入力し、所定の直流バイアスを付与した状態でプッシュプル増幅するプッシュプル増幅手段とを備え、前記前記第１差動増幅回路の利得を前記第２差動増幅回路の利得よりも相対的に大きくしたものである。
【００１１】
請求項３に記載の発明は、請求項２に記載のＡＢ級増幅器において、前記第１差動増幅回路は２つのＮＭＯＳトランジスタの差動対で少なくとも構成し、前記第２差動増幅回路は２つのＰＭＯＳトランジスタの差動対で少なくとも構成したものである。
【００１２】
このように本発明では、差動増幅回路などからなる第１増幅回路の利得と、差動増幅回路などからなる第２増幅回路の利得との間に所定の差を持たせるようにしたので、後段に接続されるアクティブフィルタなどの回路とコンデンサを介さずに直結しても、ＡＢ級増幅器としての性能の低下が防止できる。
【００１３】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しつつ説明する。
図１は、本発明のＡＢ級増幅器の第１実施形態の全体の構成例を示すブロック図である。
この第１実施形態にかかるＡＢ級増幅器は、図１に示すように、入力段回路５と、増幅手段である中間段回路６と、プッシュプル増幅手段である出力段回路７とを少なくとも備えたものである。
【００１４】
入力段回路５は、図示しないＤ／Ａ変換部でＤ／Ａ変換された信号を受け取って増幅する差動増幅回路などで構成される増幅回路３１からなり、従来回路と同様に構成される。
中間段回路６は、増幅回路３１で増幅された信号を分割させ、この分割させた信号をそれぞれ増幅する第１増幅回路６１と第２増幅回路６２からなり、第１増幅回路６１の利得Ｇ１と第２増幅回路６２の利得Ｇ２の関係を、Ｇ１＞Ｇ２となるようにし、両者の利得Ｇ１、Ｇ２に相対的な差異を持たせるようにした。例えば、Ｇ１＝１８〔ｄＢ〕、Ｇ２＝１２〔ｄＢ〕になるように設定した。このように利得に相対的な差を設けた理由については、後述する。
【００１５】
出力段回路７は、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５とを組み合わせたプッシュプル増幅回路７１からなり、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５に所定のバイアス電流（直流電流）が流れて、入力信号をＡＢ級増幅するように構成されている。
次に、第１増幅回路６１の利得Ｇ１と、第２増幅回路６２の利得Ｇ２とに利得差を設け、Ｇ１＞Ｇ２とした理由について述べる。
【００１６】
すなわち、図１のＡＢ級増幅器の後段に、図５に示すフィルタ４をコンデンサＣ１１を介在せずに接続して使用する場合には、上述のようにＰＭＯＳトランジスタ３４に電流Ｉが流れる。この電流Ｉは、図１のＪ点の電位を下げることにより増加させることができるが、第１増幅回路６１の利得Ｇ１と第２増幅回路６２の利得Ｇ２とがＧ１＞Ｇ２のため、両利得が等しい場合に比べて、Ｊ点における小さな電圧変化により実現できる。つまり、ＮＭＯＳトランジスタ３５に流れる電流の変化が少ないので、ＮＭＯＳトランジスタの駆動能力の低下が緩和される。このため、図１のＡＢ級増幅器では、上記のコンデンサＣ１１を使用しなくても、従来回路にコンデンサＣ１１を使用した場合と同等の性能が得られる。
【００１７】
次に、第１増幅回路６１と第２増幅回路６２の具体的な構成について、図２および図３を参照して説明する。
第１増幅回路６１は、図２に示すように、差動対であるＮＭＯＳトランジスタＱ３１、Ｑ３２と、その能動負荷となるＰＭＯＳトランジスタＱ３３、Ｑ３４、Ｑ３５とから差動増幅回路を構成させ、定電流源Ｉ４によりバイアス電流を与えるようにしている。そして、入力端子６３に入力電圧Ｖｉを入力し、出力端子６４から出力電圧Ｖｏを出力するように構成されている。
【００１８】
このような構成からなる第１増幅回路６１の電圧利得Ｇ１は、次の（１）式により求まる。
0004229248.tif 000002
ただし、式中の〔√Ｋ（Ｗ１／Ｌ１）Ｉ〕は、〔Ｋ（Ｗ１／Ｌ１）Ｉ〕の平方根を意味し、〔√Ｋ（Ｗ２／Ｌ２）Ｉ〕は〔Ｋ（Ｗ２／Ｌ２）Ｉ〕の平方根を意味するものとする。また、ｇｍ１とｇｍ２は、ＭＯＳトランジスタＱ３２とＱ３５の伝達コンダクタンスである。さらに、Ｋは定数であり、Ｗ１とＬ１はＮＭＯＳトランジスタＱ３２のチャネル幅とチャネル長であり、Ｗ２とＬ２はＰＭＯＳトランジスタＱ３５のチャネル幅とチャネル長である。Ｉは、ＭＯＳトランジスタＱ３２、Ｑ３５に流れる各電流であり、両者は等しい。
【００１９】
第２増幅回路６２は、図３に示すように、差動対であるＰＭＯＳトランジスタＱ４１、Ｑ４２と、その能動負荷となるＮＭＯＳトランジスタＱ４３、Ｑ４４、Ｑ４５とから差動増幅回路を構成させ、定電流源Ｉ５によりバイアス電流を与えるようにしている。そして、入力端子６５に入力電圧Ｖｉを入力し、出力端子６６から出力電圧Ｖｏを出力するように構成されている。
【００２０】
このような構成からなる第２増幅回路６２の電圧利得Ｇ２は、次の（２）式により求まる。
0004229248.tif 000003
ただし、ｇｍ３とｇｍ４は、ＭＯＳトランジスタＱ４２とＱ４５の伝達コンダクタンスである。さらに、Ｋは定数であり、Ｗ３とＬ４はＰＭＯＳトランジスタＱ４２のチャネル幅とチャネル長であり、Ｗ４とＬ４はＮＭＯＳトランジスタＱ４５のチャネル幅とチャネル長である。Ｉは、ＭＯＳトランジスタＱ４２、Ｑ４５に流れる各電流であり、両者は等しい。
【００２１】
（１）式からわかるように、第１増幅回路６１の電圧利得Ｇ１は、ＮＭＯＳトランジスタＱ３２と、ＰＭＯＳトランジスタＱ３５のサイズ比を変えることにより、容易に設定することが可能である。一方、（２）式からわかるように、第２増幅回路６２の電圧利得Ｇ２は、ＭＯＳトランジスタＱ４２、Ｑ４５のサイズ比を変えることにより、容易に設定することが可能である。従って、第１増幅回路６１の電圧利得Ｇ１と第２増幅回路６２の電圧利得Ｇ２とを任意に設定することができる。
【００２２】
なお、第１増幅回路６１の電圧利得Ｇ１と第２増幅回路６２の電圧利得Ｇ２との電圧利得差は、例えば回路シミュレータを使ってプッシュプル増幅回路７１の出力波形を観測し、その出力波形の歪の度合いを考慮して適切な値を設定することができる。
次に、本発明のＡＢ級増幅器の第２実施形態について、図４を参照して説明する。図４は、第２実施形態の全体構成を示す回路図である。
【００２３】
この第２実施形態にかかるＡＢ級増幅器は、図４に示すように、入力段回路を構成する差動増幅回路８１と、中間段回路を構成する第１差動増幅回路８２および第２差動増幅回路８３と、出力段回路を構成するプッシュプル増幅回路８４とを少なくとも備えている。さらに、このＡＢ級増幅器では、第１差動増幅回路８２の電圧利得Ｇ１と、第２差動増幅回路８２の電圧利得Ｇ２との関係が、Ｇ１＞Ｇ２になるように構成されている。
【００２４】
差動増幅回路８１は、フォールデッドカスコード（Folded Cascode）と呼ばれる回路形式からなり、ＤＣゲインの大きいのが特徴である。
この差動増幅回路８１は、図４に示すように、ＰＭＯＳトランジスタＱ１〜Ｑ６と、ＮＭＯＳトランジスタＱ７〜Ｑ１０と、バイアス用の定電流源Ｉ１と、コモンモードフィードバック回路（ｃｍｆｂ）９１などから構成されている。
【００２５】
ＰＭＯＳトランジスタＱ１、Ｑ２が差動対を構成し、その各ゲートが非反転入力端子９４と反転入力端子９５に接続され、この両入力端子９４、９５に非反転入力信号Ｉｎ+ と反転入力信号Ｉｎ- が供給されるようになっている。ＮＭＯＳトランジスタＱ７、Ｑ９の各ゲートには、所定の直流電圧（直流バイアス電圧）Ｖｎ１がそれぞれ印加されている。また、ＮＭＯＳトランジスタＱ８、Ｑ１０の各ゲートには、所定の直流バイアス電圧Ｖｎ２がそれぞれ印加され、これにより、ＮＭＯＳトランジスタＱ８、Ｑ１０には、それぞれ一定の電流が流れるようになっている。
【００２６】
従って、ＰＭＯＳトランジスタＱ１のゲート電圧が下がると、ＰＭＯＳトランジスタＱ１に流れる電流が増加し、ＮＭＯＳトランジスタＱ７のソースの電位が上昇する。すると、ＮＭＯＳトランジスタＱ７のゲート・ソース間電圧が減少するので、ＮＭＯＳトランジスタＱ７に流れる電流が減少し、図４のＢ点の電位が上がる。同様に、ＰＭＯＳトランジスタＱ２のゲート電圧の変化が、ＮＭＯＳトランジスタＱ９に伝わり、図４のＡ点の電位が変化する。
【００２７】
ＰＭＯＳトランジスタＱ３、Ｑ５と、ＰＭＯＳトランジスタＱ４、Ｑ６とは、差動増幅回路８１の能動負荷を形成している。コモンモードフィードバック回路９１は、差動増幅回路８１の動作点（図４の点Ａ、Ｂ）の電圧を決める回路であり、ＰＭＯＳトランジスタＱ３、Ｑ４に印加するゲート電圧を変化させることにより行う。これはゲート電圧を変化させることにより、ＰＭＯＳトランジスタＱ３、Ｑ４の各抵抗値を変化することに相当する。ＰＭＯＳトランジスタＱ５、Ｑ６の各ゲートには、所定の直流バイアス電圧Ｖｐ１が印加され、ＰＭＯＳトランジスタＱ５、Ｑ６が等価的に抵抗として機能するようになっている。
【００２８】
このため、例えば、ＰＭＯＳトランジスタＱ３、Ｑ５の各抵抗値をＲ３、Ｒ５とし、そこに流れる電流をＩとすると、図４のＢ点にはＩ×（Ｒ３＋Ｒ５）の電圧が発生し、電流ＩがΔＩだけ変化すると、Ｂ点の電位はΔＩ×（Ｒ３＋Ｒ５）だけ変化することなる。
なお、ＰＭＯＳトランジスタＱ５、Ｑ６は、能動負荷の抵抗値を大きくするために直列に挿入されているので、必ずしも必要ではない。
【００２９】
第１差動増幅回路８２は、図４に示すように、ＮＭＯＳトランジスタＱ１５、Ｑ１６およびＰＭＯＳトランジスタＱ１１、Ｑ１４とから構成される差動増幅部と、この差動増幅部に所定のバイアス電流を供給する定電流源Ｉ２と、ＰＭＯＳトランジスタＱ１１、Ｑ１４に並列接続されてコモンモードフィードバック回路９２により動作するＰＭＯＳトランジスタＱ１２、Ｑ１３などから構成されている。
【００３０】
この第１差動増幅回路８２では、差動対からなるＮＭＯＳトランジスタＱ１５、Ｑ１６の各ゲートに入力信号が入力されて差動増幅され、この差動増幅された信号が図４のＣ点、Ｄ点から出力され、プッシュプル増幅回路８４のＰＭＯＳトランジスタＱ２３、Ｑ２４のゲートに入力される。また、ＰＭＯＳトランジスタＱ１２、Ｑ１３のゲートには、コモンモードフィードバック回路９２からの所定のバイアス電圧が印加され、これによりプッシュプル増幅回路８４の出力信号（出力電圧）の動作点が決められる。
【００３１】
第２差動増幅回路８３は、図４に示すように、ＰＭＯＳトランジスタＱ１７、Ｑ１８およびＮＭＯＳトランジスタＱ１９、Ｑ２０から構成される差動増幅部と、この差動増幅部に所定のバイアス電流を供給する定電流源Ｉ３などから構成されている。
この第２差動増幅回路８３では、差動対からなるＰＭＯＳトランジスタＱ１７、Ｑ１８の各ゲートに入力信号が入力されて差動増幅され、この差動増幅された信号が図４のＥ点、Ｆ点から出力され、プッシュプル増幅回路８４のＮＭＯＳトランジスタＱ２５、Ｑ２６のゲートに入力される。
【００３２】
ここで、この第１差動増幅回路８２の電圧利得Ｇ１と、第２差動増幅回路８３の電圧利得Ｇ２との関係は、Ｇ１＞Ｇ２となるように構成されている。その利得差の設定は、上述の第１実施形態の第１増幅回路６１と第２増幅回路６２の場合と同様にして実現できる。
プッシュプル増幅回路８４は、ＰＭＯＳトランジスタＱ２３とＮＭＯＳトランジスタＱ２５とからなる第１のプッシュプル増幅部と、ＰＭＯＳトランジスタＱ２４とＮＭＯＳトランジスタＱ２６とからなる第２のプッシュプル増幅部と、上述のコモンモードフィードバック回路９２などから構成されている。従って、第１のプッシュプル増幅部でプッシュプル増幅された信号は出力端子９６から出力され、第２のプッシュプル増幅部でプッシュプル増幅された信号は出力端子９７から出力される。
【００３３】
ＰＭＯＳトランジスタＱ２３のゲート・ドレイン間には位相補償用の抵抗Ｒ１とコンデサＣ１が接続され、ＰＭＯＳトランジスタＱ２４のゲート・ドレイン間には位相補償用の抵抗Ｒ２とコンデサＣ２が接続されている。同様に、ＮＭＯＳトランジスタＱ２５のゲート・ドレイン間には位相補償用の抵抗Ｒ５とコンデサＣ５が接続され、ＮＭＯＳトランジスタＱ２６のゲート・ドレイン間には位相補償用の抵抗Ｒ６とコンデサＣ６が接続されている。
【００３４】
ＭＯＳトランジスタＱ１５、Ｑ１７のゲート同士を接続した接続部と出力端子９６との間に、位相補償用の抵抗Ｒ３とコンデサＣ３を直列接続したものが介在されている。同様に、ＭＯＳトランジスタＱ１６、Ｑ１８のゲート同士を接続した接続部と出力端子９７との間に位相補償用の抵抗Ｒ４とコンデサＣ４を直列接続したものが介在されている。
【００３５】
以上説明したように、この第２実施形態にかかるＡＢ級増幅器では、第１差動増幅回路８２の電圧利得Ｇ１と、第２差動増幅回路８３の電圧利得Ｇ２との関係を、Ｇ１＞Ｇ２となるようにした。このため、後段に接続されるアクティブフィルタ回路などの回路とコンデンサを介さずに直結しても、ＡＢ級増幅器としての性能の低下が防止できる。
【００３６】
なお、上記の実施形態では、各種の増幅回路をＭＯＳトランジスタを使用した場合について説明したが、本発明は各種の増幅回路としてバイポーラトランジスタを使用した場合についても適用可能であること勿論である。
【００３７】
【発明の効果】
以上説明したように、本発明では、差動増幅回路などからなる第１増幅回路の利得と、差動増幅回路などからなる第２増幅回路の利得との間に所定の差を持たせるようにしたので、後段に接続されるアクティブフィルタなどの回路とコンデンサを介さずに直結しても、ＡＢ級増幅器としての性能の低下が防止できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るＡＢ級増幅器の構成を示すブロック図である。
【図２】図１の第１増幅回路６１の具体的な構成を示す回路図である。
【図３】図１の第２増幅回路６２の具体的な構成を示す回路図である。
【図４】本発明の第２実施形態に係るＡＢ級増幅器の構成を示す回路図である。
【図５】従来回路の構成を後段に接続するフィルタとともに示すブロック図である。
【符号の説明】
４  アクティブフィルタ
５  入力段回路
６  中間段回路
７  出力段回路
３１  増幅回路
３４  ＰＭＯＳトランジスタ
３５  ＮＭＯＳトランジスタ
６１  第１増幅回路
６２  第２増幅回路
７１  プッシュプル増幅回路
８１  差動増幅回路
８２  第１差動増幅回路
８３  第２差動増幅回路
８４  プッシュプル増幅回路
９１、９２  コモンモードフィードバック回路
【図１】
0004229248.tif 000004
【図２】
0004229248.tif 000005
【図３】
0004229248.tif 000006
【図４】
0004229248.tif 000007
【図５】
0004229248.tif 000008