(57)【特許請求の範囲】
【請求項１】
２次元表面を画定する半導体基板と、
前記半導体基板の受光領域に、正方行列の第１正方格子と前記第１正方格子の格子間位置に格子点を有する第２正方格子とのそれぞれの格子点に配置された複数行複数列の光電変換素子と、
各光電変換素子の間隙を縫うように垂直方向に配列された垂直転送チャネルと、
前記垂直転送チャネル上方に形成され、各光電変換素子の間隙を縫うように水平方向に配列された複数の単層電極と、
前記半導体基板上に、前記垂直転送チャネルのそれぞれに対応して、前記垂直転送チャネルの一端に接続されるトランジスタ回路からなる信号処理手段であって、前記トランジスタ回路のゲート電極は、前記単層電極と同一平面上に形成される信号処理手段と
を有する固体撮像素子。
【請求項２】
２次元表面を画定する半導体基板と、
前記半導体基板の受光領域に、正方行列の第１正方格子と前記第１正方格子の格子間位置に格子点を有する第２正方格子とのそれぞれの格子点に配置された複数行複数列の光電変換素子と、
各光電変換素子の間隙を縫うように垂直方向に配列された垂直転送チャネルと、
前記垂直転送チャネル上方に形成され、各光電変換素子の間隙を縫うように水平方向に配列された複数の単層電極と、
前記半導体基板上に、前記垂直転送チャネルのそれぞれに対応して、前記垂直転送チャネルの一端に接続して形成された電荷蓄積手段と、
前記垂直転送チャネルのそれぞれに対応して、前記電荷蓄積手段の一端に接続されるトランジスタ回路からなる信号処理手段であって、前記トランジスタ回路のゲート電極は、前記単層電極と同一平面上に形成される信号処理手段と
を有する固体撮像素子。
【請求項３】
前記信号処理手段は、ＣＭＯＳ回路である請求項１又は２記載の固体撮像素子。
【請求項４】
前記単層電極と前記ゲート電極は共通の電極材料で形成される請求項１〜３のいずれか１項に記載の固体撮像素子。
【請求項５】
前記単層電極は、前記光電変換素子の各行に対して４つずつ形成される請求項１〜４のいずれか１項に記載の固体撮像素子。
【請求項６】
（ａ）２次元表面を画定する半導体基板を準備する工程と、
（ｂ）前記半導体基板の受光領域に、正方行列の第１正方格子と前記第１正方格子の格子間位置に格子点を有する第２正方格子とのそれぞれの格子点に複数行複数列の光電変換素子を形成する工程と、
（ｃ）各光電変換素子の間隙を縫うように垂直方向に延在する垂直転送チャネルを形成する工程と、
（ｄ）前記垂直転送チャネル上方を横切り、各光電変換素子の間隙を縫うように水平方向に延在する複数の単層電極を形成するとともに、前記垂直転送チャネルのそれぞれに対応して、前記垂直転送チャネルの一端に接続されるトランジスタ回路からなる信号処理手段のゲート電極を前記単層電極と同時に同一平面上に形成する工程と
を有する固体撮像素子の製造方法。
【請求項７】
さらに、（ｅ）前記受光領域と前記信号処理回路とにチャネルストップ領域を形成する工程を有する請求項６記載の固体撮像素子の製造方法。
【請求項８】
前記工程（ｃ）は、前記単層電極を前記光電変換素子の各行に対して４つずつ形成する請求項６又は７のいずれか１項に記載の固体撮像素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子に関し、特にＣＣＤ型転送路を有する固体撮像素子に関する。
【０００２】
【従来の技術】
図９は、従来の一般的な４相駆動（Φ１〜Φ４）の電荷結合素子（ＣＣＤ）型固体撮像素子５２の構成を表すブロック図である。
【０００３】
固体撮像素子５２は、受光領域（イメージエリア）６０ａに正方格子状に多数個配置されたフォトダイオード６２と、フォトダイオードの各列ごとに配置されたＣＣＤ型垂直電荷転送路（ＶＣＣＤ）６４を有する。ＶＣＣＤ６４は、以下に述べるように、多層電極構造を有している。
【０００４】
受光領域６０ａの一端には、ＣＣＤ型の水平電荷転送路（ＨＣＣＤ）６０ｂが配置されている。ＨＣＣＤも、ＶＣＣＤ同様の多層電極構造を有する。ＨＣＣＤ６０ｂの後段には、広帯域のアナログアンプで構成される出力アンプ５５が配置される。
【０００５】
フォトダイオード６２に蓄積された信号電荷は、一斉にＶＣＣＤ６４に送られ、その後、ＶＣＣＤ６４により、順次垂直方向に転送される。ＶＣＣＤ６４にて転送された信号電荷は、１行ごとにＨＣＣＤ６０ｂによって水平方向に転送され、出力アンプ５５で増幅された後に、後述のアナログ信号処理回路５３（図１１）に出力される。
【０００６】
出力アンプ５５は、例えば、フローティングディフュージョンアンプ（ＦＤＡ）とソースホロワ回路からなる電荷／電圧（Ｑ／Ｖ）変換部とを含んで構成される。
【０００７】
通常、ＨＣＣＤ６０ｂでは、１４ＭＨｚ以上の高速転送パルスによって信号電荷の転送が行われるため、消費電力が大きい。ＨＣＣＤ６０ｂの消費電力は、固体撮像素子５２全体の約４０％程度にも昇る。また、出力アンプ５５の消費電力も、固体撮像素子５２全体の約４０％程度にも昇る。従って、従来の固体撮像素子５２では、ＨＣＣＤ６０ｂと出力アンプ５５の消費電力の合計は、全体の消費電力の約８０％程度にも達する。
【０００８】
図１０は、従来の多層電極構造の１例である２層ポリシリコン電極の構成を概略的に示す。
【０００９】
ＶＣＣＤ６４は、例えば、半導体基板に形成されるｎ型不純物添加領域である垂直転送チャネル６１４、垂直転送チャネル６１４上に形成される酸化膜６１５ａ、酸化膜６１５ａ上に形成される第１層ポリシリコン電極６１６ａ、第１層ポリシリコン電極６１６ａを覆うように形成される層間絶縁膜６１５ｂ、及び層間絶縁膜６１５ｂを挟んで、第１層ポリシリコン電極６１６ａの一部に重なるように形成される第２層ポリシリコン電極６１６ｂを含んで構成される。
【００１０】
このような層間絶縁膜６１５ｂを挟んでポリシリコン電極６１６ａ及び６１６ｂを積層する多層電極構造では、第１層ポリシリコン電極６１６ａ形成後に、第１層ポリシリコン電極表面を酸化して層間絶縁膜６１５ｂを形成する。この酸化の際、露出している酸化シリコン層下のＳｉ表面も若干酸化される。第１層ポリシリコン電極６１６ａの下の酸化膜６１５ａの膜厚に比べて、第２層ポリシリコン電極６１６ｂの下の酸化膜６１５ａの膜厚が多少厚くなり、膜厚に差が出てしまう。
【００１１】
この膜厚差の影響を極力少なくするために、酸化膜６１５ａの膜厚を予め厚くする必要が有る。酸化膜を厚くすると、電極の駆動電圧が高くなる。この点は、図に示すような２層ポリシリコン電極に限らず、３層ポリシリコン電極等のように、積層する電極間に層間絶縁膜を形成する場合に共通する特徴である。
【００１２】
図１１は、アナログ出力の固体撮像素子を用いたデジタルカメラの撮像システムの構成を表すブロック図である。
【００１３】
一般的な固体撮像素子を用いたデジタルカメラの撮像システムは、例えば、バスライン７にアナログ信号処理回路５３、アナログデジタルコンバータ（ＡＤＣ）５４、デジタル信号処理回路６３、システム制御部５、及び記録媒体６が接続されている。
【００１４】
固体撮像素子５２は、例えば、図９に示すようなＣＣＤ型固体撮像素子であり、アナログ信号処理回路５３に接続され、信号電荷を供給する。
【００１５】
システム制御部５は、バスライン７に接続されたアナログ信号処理回路５３、ＡＤＣ５４、デジタル信号処理回路６３、ＤＲＡＭ４、及び記録媒体６の動作を制御する。
【００１６】
固体撮像素子５２から高速に読み出された信号電荷は、アナログ信号処理回路５３に供給される。アナログ信号処理回路５３は、例えば、相関二重サンプリング回路からなるノイズ除去部と色信号処理回路等から構成される。
【００１７】
ＡＤＣ５４は、１行ごとのアナログ電圧信号をデジタル信号に変換して、デジタル信号処理回路６３に出力する。デジタル信号処理回路６３は、入力されるデジタル信号を、ＤＲＡＭ４に１行ごとに記憶することができる。デジタル信号処理回路６３は、また、ＤＲＡＭ４に記憶したデジタル信号を読出し、ＪＰＥＧ圧縮・伸張等の各種の画像信号処理を行う。また、デジタル信号処理回路６３は、画像信号処理を行ったデジタル信号をモニタに出力するとともに、記憶媒体６に記憶する。
【００１８】
また、上述のＣＣＤ型固体撮像素子５２とは別に、受光領域の一端に形成される電荷蓄積領域を有する、いわゆるＦＩＴ（Ｆｒａｍｅ  Ｉｎｔｅｒｌｉｎｅ  Ｔｒａｎｓｆｅｒ）−ＣＣＤがある。ＦＩＴ−ＣＣＤでは、垂直方向に高速で電荷転送を行い、電荷の水平方向の移動を行う前に、受光領域の一端に形成される電荷蓄積領域に垂直転送された電荷を一旦蓄える。このように、受光領域における高速移動により、ＦＩＴ−ＣＣＤでは、ＣＣＤ固有のスミアを低減させることができる。
【００１９】
【発明が解決しようとする課題】
上記のように、従来のＣＣＤ型固体撮像素子５２では、その消費電力の約８０％程度が、ＨＣＣＤ６０ｂと出力アンプ５５によるものである。画素数の増大とともに、ＨＣＣＤ６０ｂと出力アンプ５５のさらなる高速駆動が必要となり、消費電力はさらに増大することになる。
【００２０】
この問題を解決するために、ＨＣＣＤを２つにして、同一転送クロック周波数で転送レートを２倍にし、高速駆動による消費電力の上昇を抑えたＣＣＤ型固体撮像素子がある。
【００２１】
また、上述のＦＩＴ−ＣＣＤでは、多層ポリシリコン電極を用いていたため、ポリシリコンの電気抵抗が高く、ＶＣＣＤの高速駆動が非常に困難であった。メタル裏打ち構造による低抵抗化が図られてはいるが、製造及び微細化の困難さから放送局用などの限られた用途にだけ使用されている。また、高速駆動するために通常のＣＣＤよりさらに消費電力が大きい。
【００２２】
本発明の目的は、低消費電力のＣＣＤ型固体撮像素子を提供することである。
【００２３】
また、本発明の他の目的は、容易に周辺回路のオンチップ化が可能なＣＣＤ型固体撮像素子及びその製造方法を提供することである。
【００２４】
また、本発明のさらに他の目的は、製造及び微細化が容易なＦＩＴ−ＣＣＤ型固体撮像素子を提供することである。
【００２５】
【課題を解決するための手段】
本発明の一観点によれば、固体撮像素子は、２次元表面を画定する半導体基板と、前記半導体基板の受光領域に、正方行列の第１正方格子と前記第１正方格子の格子間位置に格子点を有する第２正方格子とのそれぞれの格子点に配置された複数行複数列の光電変換素子と、各光電変換素子の間隙を縫うように垂直方向に配列された垂直転送チャネルと、前記垂直転送チャネル上方に形成され、各光電変換素子の間隙を縫うように水平方向に配列された複数の単層電極と、前記半導体基板上に、前記垂直転送チャネルのそれぞれに対応して、前記垂直転送チャネルの一端に接続されるトランジスタ回路からなる信号処理手段であって、前記トランジスタ回路のゲート電極は、前記単層電極と同一平面上に形成される信号処理手段とを有する。
【００２６】
本発明の他の観点によれば、固体撮像素子は、２次元表面を画定する半導体基板と、前記半導体基板の受光領域に、正方行列の第１正方格子と前記第１正方格子の格子間位置に格子点を有する第２正方格子とのそれぞれの格子点に配置された複数行複数列の光電変換素子と、各光電変換素子の間隙を縫うように垂直方向に配列された垂直転送チャネルと、前記垂直転送チャネル上方に形成され、各光電変換素子の間隙を縫うように水平方向に配列された複数の単層電極と、前記半導体基板上に、前記垂直転送チャネルのそれぞれに対応して、前記垂直転送チャネルの一端に接続して形成された電荷蓄積手段と、前記垂直転送チャネルのそれぞれに対応して、前記電荷蓄積手段の一端に接続されるトランジスタ回路からなる信号処理手段であって、前記トランジスタ回路のゲート電極は、前記単層電極と同一平面上に形成される信号処理手段とを有する。
【００２７】
【発明の実施の形態】
図１は、本発明の第１の実施例によるデジタルカメラ１の撮像システムの構成を表すブロック図である。
【００２８】
デジタルカメラ１のバスライン７には、デジタル信号処理回路３、システム制御部５及び記録媒体６が接続されている。デジタル信号処理回路３は、ＪＰＥＧ圧縮伸張回路、ＤＲＡＭ制御回路、及びＳＲＡＭ等を含んで構成される。
【００２９】
システム制御部５は、固体撮像素子２から出力されるデジタルデータをＤＲＡＭ４に書き込み、後に該デジタルデータをＤＲＡＭ４から読み出して、色変換、ガンマ補正、ＪＰＥＧ圧縮伸張等の各種の画像処理を、デジタル信号処理回路３に行わせる。また、システム制御部５は、デジタル信号処理回路３に対して、各種の画像処理を行ったデジタルデータをモニタに出力させたり、フラッシュメモリ等の半導体メモリ等で構成される記録媒体６に記憶させたりする。制御部５は、デジタル信号処理回路３及び記録媒体６等の動作を制御する。
【００３０】
なお、本発明の実施例では、後述するように、固体撮像素子２の出力がデジタルデータであるので、固体撮像素子２外部にアナログ信号処理回路及びＡＤＣを設ける必要がない。
【００３１】
このように、固体撮像素子２外部のアナログ信号処理回路及び高速ＡＤＣを省略することにより、従来のＣＣＤ型固体撮像素子を用いたデジタルカメラに比して、低消費電力での動作を実現することが出来る。
【００３２】
図２は、第１の実施例によるＣＣＤ型固体撮像素子２の構成を表すブロック図である。半導体基板上の絶縁膜を一部剥がし、光電変換素子、ＶＣＣＤを露出した状態を示す。図３は、受光領域の一部の拡大図である。固体撮像素子２は、多数の光電変換素子１２（ｎ型不純物添加領域１２ａ及びｐ+ 型不純物添加領域１２ｂを含む）を含む。ＶＣＣＤは、ｎ型垂直転送チャネル１４及びその上に酸化膜を介して形成された転送電極１６ａを含む。受光領域１０ａ内には多数の光電変換素子が行列上に配置され、その各列に沿ってＶＣＣＤが配置されている。
【００３３】
半導体基板の受光領域の外側に、例えば、ＭＯＳ（Ｍｅｔａｌ  ＯｘｃｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ回路で構成される周辺回路１０ｂ、出力バッファ２８及び制御部２９が形成されている。
【００３４】
周辺回路１０ｂは、各垂直転送チャネル１４毎、すなわち、光電変換素子１２の各列ごとに設けられる増幅回路（ＦＤＡ）２４、ノイズ除去回路２５、アナログ／デジタル・コンバータ（ＡＤＣ）２６、水平走査回路２７を含む。周辺回路１０ｂの詳細は、後に図４を用いて説明する。
【００３５】
出力バッファ２８は、周辺回路１０ｂから出力されるデジタルデータを増幅して、図２のデジタル信号処理回路３に出力するデジタルアンプである。制御部２９は、周辺回路１０ｂの動作を制御するものであり、周辺回路１０ｂに対してリセット信号、サンプリング信号、クランプ信号、基準電圧信号、カウント値及び水平読み出し制御信号等を供給する。
【００３６】
このように、ＭＯＳ型周辺回路１０ｂを用いて、受光領域から供給されるアナログ信号電荷を、光電変換素子１２の列（垂直転送チャネル１４）ごとに、デジタル変換している。動作速度が低減できるので、消費電力を低減できる。消費電力の大きい広帯域アナログアンプ（例えば、図９の出力アンプ５５）が不要となり、デジタルカメラ１の低消費電力化に寄与することが出来る。
【００３７】
また、周辺回路１０ｂがデジタル出力を供給することにより、消費電力の大きいＨＣＣＤ（例えば、図９のＨＣＣＤ６０ｂ）が不要となり、デジタルカメラ１の低消費電力化にさらに寄与することが出来る。
【００３８】
図３を参照して、本発明の第１の実施例による固体撮像素子２の受光領域１０ａの構成についてさらに説明する。
【００３９】
受光領域１０ａは、多数の光電変換素子１２（ｎ型不純物添加領域１２ａ及びｐ+ 型不純物添加領域１２ｂを含む）をいわゆる画素ずらし配置に配置して構成されている。ここで、本明細書でいう「画素ずらし配置」とは、２次元テトラゴナル行列の第１格子と、その格子間位置に格子点を有する第２格子とを合わせた配置を指す。例えば、奇数列（行）中の各光電変換素子１２に対し、偶数列（行）中の光電変換素子１２の各々が、光電変換素子１２の列（行）方向ピッチの約１／２、列（行）方向にずれ、光電変換素子列（行）の各々が奇数行（列）または偶数行（列）の光電変換素子２のみを含む。「画素ずらし配置」は、多数個の光電変換素子１２を複数行、複数列に亘って行列状に配置する際の一形態である。
【００４０】
なお、ピッチの「約１／２」とは、１／２を含む他に、製造誤差、設計上もしくはマスク製作上起こる画素位置の丸め誤差等の要因によって１／２から外れてはいるものの、得られる固体撮像素子１２の性能およびその画像の画質からみて実質的に１／２と同等とみなすことができる値をも含むものとする。上記の「光電変換素子行内での光電変換素子１２のピッチの約１／２」についても同様である。
【００４１】
それぞれの光電変換素子１２の列間には、光電変換素子１２で発生した信号電荷を読み出して垂直方向に転送するｎ型の転送チャネル領域（垂直転送チャネル）１４が、光電変換素子１２の間隙を垂直方向に蛇行するように設けられている。画素ずらし配置により形成された空隙部に蛇行する転送チャネルが配置され、隣接する転送チャネルは光電変換素子を介して離れたり、チャネルストップ領域を挟んで近接したりする。光電変換素子、転送チャネルによって、受光部の半導体基板のほとんどの面積が有効利用されている。
【００４２】
垂直転送チャネル１４上方には、後述する絶縁膜（ゲート酸化膜）５ａを挟んで、転送電極１６ａが光電変換素子１２の間隙を蛇行するように水平方向に形成されている。転送電極のほとんど全部の面積が転送チャネル上に配置されている。正方行列配置のＣＣＤ型固体撮像装置の場合、上下に隣接する光電変換素子間に挟まれた領域においては、転送電極は転送の役割を持たず、短に電気的接続部として機能するのとくらべ、転送電極はほとんど全て有効に機能している。
【００４３】
転送電極１６ａは、垂直転送チャネル１４とともに垂直電荷転送路（ＶＣＣＤ）を形成し、光電変換素子１２で生じた信号電荷を４相駆動パルス（Φ１〜Φ４）で垂直方向に転送する。異なる位相で駆動する転送電極１６ａの各々は、狭いギャップ（転送電極１６ａの配列方向の間隔）を介して同一平面上に形成した単層電極で構成されている。
【００４４】
ここで、本明細書でいう単層電極（構造）とは、いわゆる従来の多層ポリシリコン電極（構造）に対するものであり、電極端部において、電極同士が重ならずに、複数の電極が同一平面上に狭いギャップを有して配置される構造である。したがって、本明細書では、単一金属材料（例えば、タングステン（Ｗ）等のみから形成される場合に限らず、タングステンシリサイド、ポリシリコンとタングステン等の金属の積層構造なども単層電極構造に含まれる。
【００４５】
このように、転送電極１６ａを同一平面上に形成される単層電極とすることにより、多層電極構造において層間に設けられる層間絶縁膜６１５ｂ（図１０）が不要となる。また、半導体基板上に酸化膜（図５に示す１５ａ）を形成し、その上に全転送電極を同時に形成できるので、酸化膜の膜厚の差を大幅に抑制できる。このため酸化膜の膜厚自身を薄くすることも可能となり、電極の駆動電圧を低下させることも出来る。電極の重なりを排除できるため、付随容量を低減できる。結果として、従来の多層電極のＣＣＤに比して、消費電力を約２０％程度低減することが出来る。
【００４６】
また、本実施例では、光電変換素子１２を画素ずらし配置としているため、図３に示すように、光電変換素子１２の周辺領域は、ほぼ全て垂直転送チャネル１４として使用できる。よって、受光部でも転送部でもない、いわゆる「無効領域」が、ほとんど発生しない。したがって、無効領域で配線の占める面積を低減する必要がない。すなわち、本実施例によれば、複数の転送電極１６ａを同一平面上に形成しても、受光部（光電変換素子１２）の面積を圧迫することが少ない。
【００４７】
言いかえると、正方行列配置の光電変換素子と単層電極とを組合わせると、垂直方向の光電変換素子間で配線の占める面積が増大してしまうが、本実施例ではそのような無駄の増大がない。
【００４８】
なお、単層電極構造を有する固体撮像素子の構成及び製造方法の詳細は、本出願と同一出願人による２０００年１２月１８日出願の特許出願２０００−３８３９２２号の発明の実施の形態の項を参照する。例えば、単層の電極膜を形成し、パターニングして分離した電極を形成した後、さらに薄い導電層を堆積し、異方性エッチングでパターニングした電極の側壁上にのみ残すことにより電極間ギャップを狭くすることができる。電極層は多結晶シリコンでも金属でもよい。後から堆積する導電層も、ＣＶＤ成長できれば、金属でも多結晶シリコンでもよい。
【００４９】
図４は、第１の実施例による周辺回路１０ｂの構成の一例を表すブロック図である。なお、図２〜図３の参照番号と同じ番号のものは実質的に同じ部材を示す。
【００５０】
周辺回路１０ｂは、垂直転送チャネル１４の各々に対応して、受光領域１０ａの列ごとに設けられ、各周辺回路１０ｂの幅は、各光電変換素子１２の水平方向の寸法（単位水平画素寸法）以下である。この単位水平画素寸法内に、例えば、増幅回路（ＦＤＡ）２４、ノイズ除去回路２５、比較回路２６ａ及びデータラッチ２６ｂを含むアナログ／デジタル・コンバータ（ＡＤＣ）２６、及びアドレス回路（水平走査回路）２７が、オンチップで形成される。
【００５１】
ＦＤＡ２４は、フローティングディフュージョンアンプ（ＦＤＡ）とソースホロワ回路からなる電荷／電圧（Ｑ／Ｖ）変換回路であり、受光領域１０ａの垂直転送チャネル１４から供給される信号電荷をアナログ電圧信号に変換する。
【００５２】
垂直転送チャネル１４の端部の転送電極１６ａに隣接して、出力ゲートＯＧが形成される。さらに、垂直転送チャネル１４の端部に隣接して、ｎ領域である浮遊拡散層（フローティングディフュージョン）ＦＤが形成される。また、浮遊拡散層ＦＤに隣接して、ｎ型領域１４及びその上方にリセットゲートＲＧが形成される。リセットゲートＲＧには、制御部２９（図２）からリセット信号が供給される。出力ゲートＯＧ、リセットゲートＲＧに負電圧を印加して、その下のｎ型領域を空乏化させると、フローティングディフュージョンＦＤは電気的に浮遊状態となる。
【００５３】
浮遊拡散層ＦＤは、出力ＭＯＳトランジスタＴＡのゲートに接続される。リセットドレインＲＤは、トランジスタＴＡのドレイン側に接続される。また、トランジスタＴＡのソースは、負荷ＭＯＳトランジスタＴＢのドレイン側に接続されている。
【００５４】
負荷ＭＯＳトランジスタＴＢは、抵抗と同じ役割を果たし、ゲートとソースを接続して接地することにより、トランジスタＴＡによるソースホロワ回路を形成している。
【００５５】
ＦＤＡ２４は、以上のような回路構成により、受光領域１０ａの垂直転送チャネル１４から供給される信号電荷を、信号電荷量に比例したアナログ電圧信号に変換して、後段のノイズ除去回路２５に供給する。
【００５６】
ノイズ除去回路２５は、例えば、相関２重サンプリング回路であり、図に示すように、サンプリング用ＭＯＳトランジスタＴＣ、サンプリング用コンデンサＣＡ、クランプ用ＭＯＳトランジスタＴＤ、クランプ用コンデンサＣＢで構成される。トランジスタＴＣのゲートには、制御部２９から、サンプリング信号が供給される。トランジスタＴＤのゲートには、クランプ信号が、ドレインには基準電圧信号が制御部２９から供給される。
【００５７】
ノイズ除去回路２５は、制御部２９から供給されるクランプ信号のタイミングに応じて供給される基準電圧をコンデンサＣＢに蓄積し、供給されるアナログ電圧信号のフィードスルーレベルをクランプする。サンプリングしたアナログ電圧信号とクランプされたフィードスルーレベルの差分が比較回路２６ａに供給される。アナログ電圧信号は、このノイズ除去回路２５を通すことにより、１／ｆ雑音やリセット雑音が低減される。
【００５８】
比較回路２６ａは、データラッチ２６ｂとともに、ＡＤＣ２６を構成し、供給されるアナログ電圧信号をデジタルデータに変換する。比較回路２６ａは、ノイズ除去回路２５から供給されるアナログ電圧信号と制御部２９から供給される基準電圧信号を比較して、両者のレベル差がなくなるゼロレベルの検出を行う。比較回路２６ａは、ゼロレベルを検出した時に、データラッチ２６ｂにラッチ信号を出力する。データラッチ２６ｂには、制御部２９からカウント値が供給される。カウント値は、基準電圧信号の変動開始からカウントが開始され、アナログ信号に比例する。すなわち、ゼロ検出時のカウント値が、供給されるアナログ電圧信号に対応するデジタルデータを表す。
【００５９】
アドレス回路２７は、制御部２９から供給される水平読み出し制御信号に基づき、アドレス信号を生成して、データラッチ２６ｂに供給する。データラッチ２６ｂは、アドレス信号に対応するアドレスのメモリ内容（デジタルデータ）を、出力バッファ２８（図２）に出力する。
【００６０】
周辺回路１０ｂは、本出願人と同一の出願人による特許出願２０００−３４３４４１の発明の実施の形態に記載の例によっても良い。
【００６１】
以下、図５及び図６を参照して本実施例の固体撮像素子２及びその製造工程を説明する。
【００６２】
図５は、第１の実施例による固体撮像素子２の拡大断面図である。図中、左側に図３の線ｘ−ｙで切断した受光領域１０ａを示し、右側に、周辺回路１０ｂの一例を示す。なお、図２〜図４の参照番号と同じ番号のものは同様の部材を示す。図６は、本実施例の固体撮像素子２の製造工程を表すフローチャートである。
【００６３】
以下の説明においては、同じ導電型を有する不純物添加領域間での不純物濃度の大小を区別するために、不純物濃度が相対的に低いものから順番に、ｐ- 型不純物添加領域、ｐ型不純物添加領域、ｐ+ 型不純物添加領域、あるいはｎ- 型不純物添加領域、ｎ型不純物添加領域、ｎ+ 型不純物添加領域と表記する。ｐ- 型不純物添加領域１１ｂをエピタキシャル成長法によって形成する場合以外、全ての不純物添加領域は、イオン注入とその後の熱処理とによって形成することが好ましい。
【００６４】
半導体基板１１は、例えばｎ-型シリコン基板１１ａと、その受光領域１０ａ内の一表面に形成されたｐ- 型不純物添加領域１１ｂとを有する。
【００６５】
ステップＳ１において、ｐ- 型不純物添加領域１１ｂは、ｎ-型シリコン基板１１ａの一表面にｐ型不純物をイオン注入した後に熱処理を施すことによって、あるいは、ｐ型不純物を含有したシリコンをｎ型シリコン基板１１ａの一表面上にエピタキシャル成長させることによって形成される。
【００６６】
ステップＳ２では、半導体基板１１の、周辺回路領域１０ｂ内には、ｎ−ＭＯＳトランジスタ用の浅いｐ型不純物添加領域２１が形成される。
【００６７】
ステップＳ３では、ｐ−ＭＯＳトランジスタ用の浅いｎ型不純物添加領域２２が形成される。
【００６８】
ステップＳ４では、後述のステップＳ１２及びＳ１３で形成される１列の光電変換素子列に１本ずつ対応して、ｐ- 型不純物添加領域１１ｂにｎ型不純物添加領域（垂直転送チャネル）１４が形成される。個々の垂直転送チャネル１４は、その全長に亘ってほぼ均一な不純物濃度を有し、対応する光電変換素子列に沿って延在する。
【００６９】
ステップＳ５では、チャネルストップ領域１３が、読出しゲート用チャネル領域１１ｃの形成箇所を除いた光電変換素子１２および垂直電荷転送チャネル１３の平面視上の周囲、周辺回路領域１０ｂのｐ型不純物添加領域２１及びｎ型不純物添加領域２２の周囲に形成される。チャネルストップ領域１３は、例えばｐ+ 型不純物添加領域、或いは、トレンチアイソレーション又は局所酸化（ＬＯＣＯＳ）によって構成される。このように、受光領域１０ａ及び周辺回路領域１０ｂの素子分離は同一の工程で行われる。
【００７０】
各光電変換素子１２（ｎ型不純物添加領域１２ａ）の右側縁部に沿って、ｐ型不純物添加領域１１ｃが一部残される。ｐ型不純物添加領域１１ｃの列方向の長さは、対応する光電変換素子１２の列方向の長さの例えば半分程度である。各ｐ型不純物添加領域１１ｃは、読出しゲート用チャネル領域１１ｃとして利用される。
【００７１】
ステップＳ６では、酸化膜１５ａを、半導体基板１１の受光領域１０ｂ表面に形成する。ステップＳ７では、酸化膜１５ａより膜厚の薄いゲート酸化膜１５ｄを形成する。これらの酸化膜形成工程を共通とすれば、工程数が低減できる。ＣＣＤとＭＯＳトランジスタとに最適の酸化膜厚を選択する場合は、異なる酸化膜を形成することもできる。たとえば、酸化膜を全面に形成し、一部を除去しさらに酸化膜を形成すれば、異なる膜厚の酸化膜を形成できる。
【００７２】
なお、各光電変換素子１２上には、酸化膜１５ａとして例えば熱酸化膜を配置し、光電変換素子１２上の領域を除いた受光領域１０ａの他の領域上には、酸化膜１５ａとして例えばＯＮＯ膜が配置するようにしても良い。
【００７３】
上記のＯＮＯ膜は、例えば、膜厚が２０〜７０ｎｍ程度のシリコン酸化膜（熱酸化膜）と、膜厚が３０〜８０ｎｍ程度のシリコン窒化膜と、膜厚が１０〜５０ｎｍ程度のシリコン酸化膜とを、半導体基板１１上にこの順番で堆積させた積層膜によって構成される。図５においては、便宜上、１つの層で酸化膜１５ａを表している。
【００７４】
ステップＳ８では、ｐ型不純物添加領域２１及びｎ型不純物添加領域２２の表面にイオン注入を行うことにより、閾値電圧の調整を行う。
【００７５】
ステップＳ９では、受光領域１０ａ及び周辺回路領域１０ｂ共通の単層電極形成工程を行う。この工程では、ゲート絶縁膜１５ａ及び１５ｄ上に、それぞれ転送電極１６ａ及びゲート電極１６ｂを形成する。本実施例では転送電極１６ａを、狭いギャップを介して同一平面上に複数（例えば２つ）配置することにより単層電極構造としている。
【００７６】
このように、転送電極１６ａを、単層電極構造とすることにより、多層電極構造において層間に設けられる層間絶縁膜が不要となり、多層電極構造と比して容量成分を低下させることができる。よって、ＶＣＣＤの駆動電圧が低下し、消費電力が低減される。
【００７７】
また、転送電極１６ａを、周辺回路領域１０ｂで用いられるゲート電極１６ｂと同様に単層電極構造とすることにより、両者を同一材料を用いて、同一工程で形成することが可能になり、受光領域１０ａ及び周辺回路領域１０ｂを同一半導体基板１１上に形成することが容易となる。
【００７８】
転送電極１６ａ及びゲート電極１６ｂは、例えば、タングステン（Ｗ）や、低抵抗ポリシリコンとタングステンシリサイド（ＷＳｉ）のポリサイド膜等で形成される。この他にも、例えば、モリブデン（Ｍｏ）、タングステンシリサイド（ＷＳｉ）、モリブデンシリサイド（ＭｏＳｉ）、チタンシリサイド（ＴｉＳｉ）、タンタルシリサイド（ＴａＳｉ）、及び銅シリサイド（ＣｕＳｉ）等を電極材料として用いることができる。また、これらの電極材料を層間絶縁膜を用いることなく積層することにより、転送電極１６ａ及びゲート電極１６ｂを形成しても良い。
【００７９】
転送電極１６ａの配列方向に設けられる狭いギャップは、電荷の流れをスムーズにするために、約０．３μｍ以下とすることが好ましく、特に、約０．１μｍ〜約０．２μｍとすることが好ましい。
【００８０】
ステップＳ１０では、上記の狭いギャップに、イオン注入がなされる。ｎ型チャネルにｐ型不純物をイオン注入すれば、ポテンシャルを下げバリアを消滅させることができる。
【００８１】
ステップＳ１１では、ｐ型不純物添加領域２１内に浅いｎ型領域、及びｎ型不純物添加領域２２内に浅いｐ型領域がイオン注入により形成される。これにより、ゲート電極１６ｂに近い浅い領域に、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）ないしイクステンションが形成される。
【００８２】
ステップＳ１２では、ｐ- 型不純物添加領域１１ｂの所定箇所を、イオン注入によりｎ型不純物添加領域１２ａに転換する。なお、ｎ型不純物添加領域１２ａは、電荷蓄積領域として機能する。
【００８３】
ステップＳ１３では、ステップＳ１２で転換したｎ型不純物添加領域１２ａの表層部をイオン注入によりｐ+ 型不純物添加領域１２ｂに転換することによって、埋込み型のフォトダイオードである光電変換素子１２を形成する。
【００８４】
ステップＳ１４では、ステップＳ１１で形成したｐ型不純物添加領域２１にｎ+型ソース領域２１ｓ及びｎ+型ドレイン領域２１ｄ、及びｎ型不純物添加領域２２にｐ+型ソース領域２２ｓ及びｐ+型ドレイン領域２２ｄが形成される。ｎ+型ソース領域２１ｓ、ｎ+型ドレイン領域２１ｄ、ｐ+型ソース領域２２ｓ及びｐ+型ドレイン領域２２ｄは、それぞれステップＳ１１で形成されたｐ型不純物添加領域２１内の浅いｎ型領域、及びｎ型不純物添加領域２２内の浅いｐ型領域にさらに同導電型不純物を添加することで形成される。これらの領域は、ステップＳ９で形成されたゲート電極１６ｂと併せて、それぞれｎ−ＭＯＳトランジスタ及びｐ−ＭＯＳトランジスタとして機能する。
【００８５】
ステップＳ１５では、表面保護膜１５ｂが、光電変換素子１２、転送電極１６ａ、ゲート電極１６ｂ、等を覆うように形成される。
【００８６】
ステップＳ１６では、周辺回路領域１０ｂのｎ+型ソース領域２１ｓ、ｎ+型ドレイン領域２１ｄ、ｐ+型ソース領域ス２２ｓ及びｐ+型ドレイン領域２２ｄ等にアルミニウム配線２３を形成する。
【００８７】
ステップＳ１７では、絶縁膜１５ｃを、表面保護膜１５ｂ上にアルミニウム配線２３を覆って形成する。表面保護膜１５ｂ及び絶縁膜１５ｃは、後述する遮光膜１７とその下の各種の電極との電気的な分離を十分なものとする。表面保護膜１５ｂ及び絶縁膜１５ｃは、物理的気相堆積法（以下、「ＰＶＤ」と略記する。）または化学的気相堆積法（以下、「ＣＶＤ」と略記する。）によって例えばシリコン酸化物を堆積させることで形成される。
【００８８】
ステップＳ１８では、遮光膜１７を、タングステン、アルミニウム、クロム、チタン、モリブデン等の金属や、これらの金属の２種以上からなる合金等をＰＶＤまたはＣＶＤによって堆積させることで形成する。この遮光膜１７は、各転送電極１６ａ、および周辺回路領域１０ｂを平面視上覆って、光電変換素子１２以外の領域で無用の光電変換が行われるのを防止する。
【００８９】
各光電変換素子１２へ光が入射することができるように、遮光膜１７は、個々の光電変換素子１２の上方に開口部を１つずつ有する。光電変換素子１２表面において上記の開口部内に平面視上位置する領域が、この光電変換素子１２における光入射面となる。
【００９０】
ステップＳ１９では、受光領域１０ａ及び周辺回路領域１０ｂ表面の遮光膜１７の上に、パッシベーション層、平坦化絶縁層を含む共通の第１の平坦化層１８ａを形成する。
【００９１】
ステップＳ２０では、カラーフィルタ層１９を、例えば、互いに異なる色に着色された３種または４種類の樹脂（カラーレジン）の層を、フォトリソグラフィ法等の方法によって所定箇所に順次形成することによって作製する。カラー撮影用の単板式撮像装置に使用する固体撮像素子では、原色系または補色系のカラーフィルタ層１９が配置される。カラーフィルタ層１９は、主に、カラー撮影用の単板式撮像装置に使用する固体撮像素子に配置される。白黒撮影用の固体撮像素子や、３板式の撮像機器に使用する固体撮像素子では、カラーフィルタ層１９を省略することができる。
【００９２】
ステップＳ２１では、例えば、透明樹脂層を第２の平坦化膜１８ｂ上に形成した後、この透明樹脂層をフォトリソグラフィ法等によって所定形状にパターニングした後に、リフローさせることによってマイクロレンズ２０を形成する。第２の平坦化膜１８ｂは、カラーフィルタ層１９上に形成されて、マイクロレンズ２０を形成するための平坦面を提供する。第２の平坦化膜１８ｂは、第１の平坦化膜１８ａと同様に、例えばフォトレジスト等の有機材料によって形成される。第２の平坦化膜１８ｂ上面に、それぞれの光電変換素子１２に対応してマイクロレンズ２０が形成される。
【００９３】
図７は、第１の実施例による固体撮像素子２のＣＣＤ型電荷転送路とアナログアンプおよびアナログーデジタル変換部の消費電力を表す棒グラフである。図中、左側に、従来の多層電極を用いたＣＣＤ型固体撮像素子の消費電力、真中に、単層電極を用いたＣＣＤ型固体撮像素子の消費電力、左側に本発明の第１の実施例による固体撮像素子２の消費電力を示す。
【００９４】
従来のＣＣＤ型固体撮像素子では、上述したようにＨＣＣＤ（例えば、図９のＨＣＣＤ６０ｂ）と高速広帯域アンプ（例えば、図９の出力アンプ５５）の消費電力が合計消費電力の約８０％程度にもなる。
【００９５】
また、転送電極１４を単層電極とした場合（図中真中に示すグラフ）は、上述したように、従来の多層電極を用いたＣＣＤより低電圧（約１５〜２０％程度低下）で駆動することが出来るので、従来の多層電極を用いたＣＣＤに比べて、合計消費電力を約２０％程度低下させることが出来る。
【００９６】
本実施例の固体撮像素子２では、ＨＣＣＤと高速広帯域アンプに変えて、オンチップの周辺回路１０ｂにおいて、光電変換素子１２の列ごとに増幅及びＡ／Ｄ変換を行うので、従来の多層電極を用いたＣＣＤに比べて消費電力が１／２以下に削減されている。また、本実施例の固体撮像素子２では、ＨＣＣＤと高速広帯域アンプを省略したことに加え、転送電極１４を単層電極としているので、単に転送電極１４を単層電極とした場合よりも、さらに低消費電力を実現している。
【００９７】
なお、本実施例の固体撮像素子２は、ＡＤＣ２６等の周辺回路２０ｂを有しているので、外付けの高速ＡＤＣやアナログ信号処理回路が不要であり、この分も考慮すると、デジタルカメラ１のシステム全体としては、合計消費電力を従来の一般的なＣＣＤを用いたデジタルカメラ５１の固体撮像素子５２、アナログ処理回路５３、及びＡＤＣ５４を含む撮像系（デジタル出力形成まで）の合計消費電力の約１／３程度に低減することが可能であろう。
【００９８】
以上、本発明の第１の実施例によれば、転送電極１４を単層電極とすることにより、ＶＣＣＤの駆動電圧を低下させることが出来る。よって、ＶＣＣＤの消費電力を低減することが出来る。
【００９９】
また、本発明の第１の実施例によれば、転送電極１４と周辺ＭＯＳ回路のゲート電極とは、共通の単層（メタル）電極で形成することが出来る。よって、転送電極１４と周辺ＭＯＳ回路のゲート電極１６ｂとを同一の製造工程で形成することができ、周辺回路のオンチップ化を容易に実現することが出来る。
【０１００】
また、本発明の第１の実施例によれば、受光領域１０ａ及び周辺回路領域１０ｂの素子分離工程を同時に行うことができる。
【０１０１】
よって、単純なプロセスでＣＣＤ型の受光領域とＣＭＯＳ周辺回路とを組み合わせることが出来る。そのようにすることで、消費電力が大きいＨＣＣＤを省略することができ、ＣＣＤ型の固体撮像素子の特徴を保ちながら、ＣＭＯＳ周辺回路の低消費電力を実現することも出来る。
【０１０２】
さらに、光電変換素子１２の列ごとに信号の増幅を行い、デジタル出力をするので、消費電力の大きい広帯域のアナログ出力アンプも不要である。
【０１０３】
また、ＣＣＤの周辺回路１０ｂがデジタル出力を行うことが可能であり、アナログ出力によるノイズの混入等を防ぐことができる。また、固体撮像素子２の内部にアナログ／デジタル・コンバータ２６を有しているので、外付けの高速ＡＤＣを省略することができる。また、デジタル出力を行うことにより、外付けのアナログ信号処理回路も不要となっている。
【０１０４】
図８は、本発明の第２の実施例による固体撮像素子２の構成を表すブロック図である。なお、第１の実施例と同様の部材には、同じ参照番号を付して、説明を省略する。
【０１０５】
この第２の実施例は、第１の実施例の受光領域１０ａと周辺回路１０ｂとの間に、信号電荷蓄積部３１を設け、いわゆるＦＩＴ（Ｆｒａｍｅ  Ｉｎｔｅｒｌｉｎｅ  Ｔｒａｎｓｆｅｒ）−ＣＣＤとしたものである。
【０１０６】
この第２の実施例では、転送電極として、受光領域１０ａの転送電極１４と同じ単層メタル電極３０を用いているので、高速駆動が容易になっている。また、ＨＣＣＤと高速広帯域アンプを使用しないので、その分の消費電力を低減させることができ、低消費電力のＦＩＴ−ＣＣＤとなっている。
【０１０７】
このように、本発明の第２の実施例によれば、上述の第１の実施例の特徴に加えて、高速駆動、低消費電力のＦＩＴ−ＣＣＤの特徴である低スミアの特徴を有する固体撮像素子を提供することが出来る。
【０１０８】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合せ等が可能なことは当業者に自明であろう。
【０１０９】
【発明の効果】
以上説明したように、本発明によれば、低消費電力のＣＣＤ型固体撮像素子を提供することができる。
【０１１０】
また、本発明によれば、容易に周辺回路のオンチップ化が出来る固体撮像素子を提供することができる。
【０１１１】
また、本発明によれば、製造及び微細化が容易なＦＩＴ−ＣＣＤ型固体撮像素子を提供することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施例によるデジタルカメラ１の構成を表すブロック図である。
【図２】  第１の実施例による固体撮像素子２の構成を表すブロック図である。
【図３】  本発明の第１の実施例による固体撮像素子２の受光領域１０ａの一部の拡大平面図である。
【図４】  第１の実施例による周辺回路（ＣＭＯＳ回路）１０ｂの構成の一例を表すブロック図である。
【図５】  第１の実施例による固体撮像素子２の拡大断面図である。
【図６】  本実施例の固体撮像素子２の製造工程を表すフローチャートである。
【図７】  第１の実施例による固体撮像素子２の消費電力を表す棒グラフである。
【図８】  本発明の第２の実施例による固体撮像素子２の構成を表すブロック図である。
【図９】  従来のＣＣＤ型固体撮像素子の構成を表すブロック図である。
【図１０】  従来の多層電極構造の一例を表す概略断面図である。
【図１１】  従来のＣＣＤ型固体撮像素子を用いたデジタルカメラの構成を表すブロック図である。
【符号の説明】
１、５１…デジタルカメラ、２、５２…固体撮像素子、３…デジタル信号処理回路、４…ＤＲＡＭ、５…システム制御部、６…記録媒体、７…バス、１０ａ、６０ａ…受光領域、１０ｂ…周辺回路、１１…半導体基板、１２…光電変換素子、１３…チャネルストップ、１４、６１４…垂直転送チャネル、１５、６１５…絶縁膜、１６、３０、６１６…転送電極、ゲート電極、１７…遮光膜、１８…平坦化層、１９…カラーフィルタ層、２０…マイクロレンズ、２１…ｐ型不純物添加領域、２２…ｎ型不純物添加領域、２３…アルミニウム配線、２４…増幅回路、２５…ノイズ除去回路、２６、５４…ＡＤＣ、２７…水平走査回路、２８…出力バッファ、２９…制御部、３１…信号電荷蓄積部、５５…アナログアンプ、６２…フォトダイオード、６４…ＶＣＣＤ、６０ｂ…ＨＣＣＤ、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004298964.tif 000009
【図９】
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【図１０】
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【図１１】
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