(57)【特許請求の範囲】
【請求項１】
サブストレートと、
前記サブストレート上に列状に配置された複数のパッドと、
前記複数のパッドの各々の主面を覆い、かつ前記主面を露出する第一開口を有するパッシベーション膜と、
前記複数のパッド及び前記パッシベーション膜を覆い、前記複数のパッドの主面を露出する第二開口を有する第一樹脂膜と、
前記第一樹脂膜上に位置し、前記複数のパッドのそれぞれにおいて前記パッシベーション膜の前記第一開口および前記第一樹脂膜の前記第二開口を介して前記パッドに電気的に接続された複数の配線と、
前記複数の配線のそれぞれに電気的に接続された複数のバンプと、を含み、
前記パッシベーション膜上には、第二樹脂膜が形成されており、
前記第一樹脂膜は、前記パッシベーション膜および前記第二樹脂膜上に形成されており、
前記複数のパッドの配列方向において、前記第二開口の幅は、前記第一開口の幅よりも小さいことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第二開口の径は、前記第一開口の径よりも小さいことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記複数の配線は、一端部および前記一端部とは反対側の他端部をそれぞれ有し、
前記複数のバンプは、前記複数の配線のそれぞれの前記他端部上に配置されていることを特徴とする半導体装置。
【請求項４】
請求項１において、
前記複数パッドの配列方向において、前記第二開口は前記第一開口の内側に位置することを特徴とする半導体装置。
【請求項５】
請求項４において、
前記パッシベーション膜は、窒化シリコン膜または酸化シリコン膜であることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第一樹脂膜は、ポリイミド系樹脂膜であることを特徴とする半導体装置。
【請求項７】
請求項１において、
前記第一樹脂膜および前記配線上には、前記配線の前記他端部を露出するように、第三樹脂膜が形成されていることを特徴とする半導体装置。
【請求項８】
請求項７において、
前記サブストレートの主面は、四角形から成り、
前記複数のパッドは、前記サブストレートの前記主面の各辺に沿って１列に配置されていることを特徴とする半導体装置。
【請求項９】
請求項８において、
前記複数の配線のそれぞれは、前記サブストレートの前記各辺から前記主面の中央部に向かって延在することを特徴とする半導体装置。
【請求項１０】
（ａ）半導体からなるサブストレート上に列状に複数のパッドを形成する工程と、
（ｂ）前記サブストレート上に、前記複数のパッドを覆うパッシベーション膜を形成する工程と、
（ｃ）前記パッシベーション膜に前記パッドの主面を露出する第一開口を形成する工程と、
（ｄ）前記パッシベーション膜上に前記複数のパッドを覆うような第一樹脂膜を形成する工程と、
（ｅ）前記第一樹脂膜に、前記パッドの主面を露出する第二開口を形成する工程と、
（ｆ）前記第一樹脂膜上に、前記第一、第二開口を介して前記パッドに接続される配線を複数形成する工程とを有し、
前記パッシベーション膜上には、第二樹脂膜が形成されており、
前記第一樹脂膜は、前記パッシベーション膜および前記第二樹脂膜上に形成されており、
前記複数のパッドの配列方向において、前記第二開口の幅は、前記第一開口の幅よりも小さいことを特徴とする半導体の製造方法。
【請求項１１】
請求項１０において、
前記第二開口の径は、前記第一開口の径よりも小さいことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０において、更に
（ｇ）前記複数の配線を覆う第三樹脂膜を形成する工程と、
（ｈ）前記第三樹脂膜に、前記配線の一部を露出する第三開口を形成する工程と、
（ｉ）前記第三開口にバンプ電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０において、
前記複数のパッドの配列方向において、前記第二開口は、前記第一開口の内側に位置することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３において、
前記パッシベーション膜は、窒化シリコン膜または酸化シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４において、
前記第一樹脂膜は、ポリイミド系樹脂膜から成り、
前記第一樹脂膜の前記第二開口は、前記第一樹脂膜を前記パッシベーション膜上に形成した後のリソグラフィー処理によって形成されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５において、
前記第一樹脂膜は、感光性ポリイミド系樹脂膜であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６において、
前記サブストレートの主面は、四角形から成り、
前記複数のパッドは、前記サブストレートの一辺に沿って１列に配置されていることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７において、
前記複数の配線のそれぞれは、前記一辺から前記主面の中央部に向かって形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップ、特に、半導体素子を含む集積回路が作り込まれた半導体チップであって、そのアクティブエリア側の主面にバンプがエリア配置された半導体チップに関し、例えば、半導体チップが配線基板にＣｏｎｔｒｏｌｌｅｄＣｏｌｌａｐｓｅ  Ｃｈｉｐ  Ｃｏｎｎｅｃｔｉｏｎ（以下、Ｃ４という。）によって機械的かつ電気的に接続された半導体集積回路装置（以下、ＩＣという。）に利用して有効な技術に関する。
【０００２】
【従来の技術】
多ピン化および高密度実装に対応するパッケージとして、アクティブエリア側の主面に複数個のバンプがアレイ形状またはマトリックス形状にエリア配置された半導体チップと、複数個のランドがバンプに対応してエリア配置された配線基板とを備えており、半導体チップと配線基板とが対応するバンプとランド同士がそれぞれ整合された状態でＣ４によって機械的かつ電気的に接続されているウエハレベル−チップ・サイズ・パッケージ（以下、ＷＬ−ＣＳＰという。）、がある。
【０００３】
従来から広く一般的に汎用されているパッケージにおいては、半導体チップのアクティブエリア側の主面における周辺部に複数個のボンディングパッドが配列されており、この複数個のボンディングパッドとリードフレーム等の配線基板の複数本のインナリードとにワイヤの両端がそれぞれワイヤボンディングされることにより、半導体チップに作り込まれた集積回路が電気的に外部に引き出されるようになっている。
【０００４】
なお、ＣＳＰを述べている文献としては、「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｗｏｒｌｄ  １９９５年５月号」のＰ１０４〜Ｐ１３１、がある。
【０００５】
【発明が解決しようとする課題】
ところで、アクティブエリア側の主面の周辺部にボンディングパッドが配列された半導体チップ（以下、ワイヤボンディング用半導体チップという。）を使用してＷＬ−ＣＳＰを製造する場合には、ワイヤボンディング用半導体チップのアクティブエリア側の主面に被着した保護膜における各ボンディングパッドに対応する位置に電極取出口をそれぞれ開設し、これら電極取出口と保護膜の上にエリア配置した各バンプ接続部とを電気配線によってそれぞれ接続する必要があると、考えられる。
【０００６】
しかしながら、ワイヤボンディング用半導体チップのアクティブエリア側の主面に被着された保護膜の上にボンディングパッドとバンプ接続部とを接続する電気配線をめっき処理、リソグラフィー処理およびエッチング処理によって形成する場合には、隣合うボンディングパッド同士の間隔が狭いため、隣合う電気配線同士間の絶縁ギャップを確保することができないという問題点があることが本発明者によって明らかにされた。したがって、ワイヤボンディング用半導体チップを使用してＷＬ−ＣＳＰを製造する場合には、隣合うボンディングパッド同士の間隔を予め広く形成するために、ワイヤボンディング用半導体チップを製造する所謂ＩＣの前工程を大幅に改める必要があることになる。
【０００７】
本発明の目的は、半導体装置の製造方法の前工程を大幅に改変せずにワイヤボンディング用半導体チップを使用してＷＬ−ＣＳＰを製造することができる半導体装置の製造技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、次の通りである。
【００１０】
すなわち、半導体チップの製造方法は、半導体ウエハのアクティブエリア側の主面にパッシベーション膜を複数個の半導体チップのそれぞれに形成された複数個のパッドを露出させて形成するパッシベーション膜形成工程と、
前記半導体ウエハのアクティブエリア側の主面に保護膜を前記パッシベーション膜の電極取出口を被覆して前記パッドの中央部を露出させて形成する保護膜形成工程と、
前記半導体ウエハのアクティブエリア側の主面に一端部が前記パッドに接続し他端部にバンプ接続部を有する複数本の電気配線をめっき処理によって形成する電気配線形成工程と、
前記複数本の電気配線の各バンプ接続部にバンプを突設するバンプ形成工程と、
前記半導体ウエハを前記半導体チップ毎に分断するダイシング工程と、
を備えていることを特徴とする。
【００１１】
前記した手段によれば、半導体チップのパッシベーション膜の電極取出口が保護膜によって被覆されることにより、隣合うパッド同士の間に電気配線をめっき処理によって形成するのに必要な余裕代を確保することができるため、大きな外径を有するパッド同士間であっても隣合う電気配線の短絡および各電気配線の断線を防止しつつ、電気配線をめっき処理によって形成することができる。その結果、半導体装置の製造方法の前工程を大幅に改変せずにワイヤボンディング用半導体チップを使用してＷＬ−ＣＳＰを製造することができる。
【００１２】
【発明の実施の形態】
以下、図面に即して本発明の一実施の形態を説明する。
【００１３】
図１に示されているように、本実施の形態に係る半導体チップ１０はワイヤボンディング用半導体チップが使用されているとともに、そのアクティブエリア側の主面に複数個のバンプ２４がエリア配置されている。また、本実施の形態に係る半導体装置はその半導体チップが使用されて、図２に示されているようにＷＬ−ＣＳＰを備えたＩＣ（以下、ＷＬ−ＣＳＰ・ＩＣという。）に構成されている。すなわち、ＷＬ−ＣＳＰ・ＩＣ３０は図１に示されている半導体チップ１０がランドおよび電気配線が作り込まれた配線基板（以下、基板という。）３１にＣ４によって機械的かつ電気的に接続されて構成されている。
【００１４】
そして、本実施の形態に係る半導体チップ１０の最大の特徴は、ＩＣの製造方法の所謂前工程を大幅に改変せずにワイヤボンディング用半導体チップを使用してＷＬ−ＣＳＰを構築することができるように構成されている点である。以下、半導体チップ１０の製造方法を図３以降によって説明する。この製造方法の説明により、半導体チップ１０の構成の詳細が共に明らかにされる。
【００１５】
図３に示されているように、ＩＣの製造方法の前工程において、半導体素子を含む集積回路が作り込まれる半導体ウエハ１のサブストレート２には複数個のチップ部３が碁盤の目のように配列されて作り込まれる。以降の各工程は半導体ウエハ１の形態で実施されるが、製造される形態はチップ部３において同一であるので、説明および図示はチップ部３について行う。
【００１６】
図４（ａ）は半導体ウエハ１において半導体素子を含む集積回路が作り込まれた一つのチップ部３を示す平面図である。図４（ａ）に示されているように、サブストレート２のチップ部３における周辺部には正方形の平板形状に形成されたボンディングパッド（以下、パッドという。）１１が、四辺にそれぞれ複数個ずつ一列に配列されており、各パッド１１はチップ部３に作り込まれた集積回路にそれぞれ電気的に接続されている。パッド１１はアルミニウムが用いられてスパッタリング法や蒸着法等の適当な薄膜形成処理が実施された後に、リソグラフィー処理およびエッチング処理によってパターニングされて形成される。
【００１７】
図４（ｂ）に示されているように、チップ部３の上面には窒化シリコン膜や酸化シリコン膜からなるパッシベーション膜１２がＣＶＤ成膜法等によって被着され、リソグラフィー処理およびエッチング処理によってパターニングされる。すなわち、パッシベーション膜１２のパッド１１に対応する位置には電極取出口１３がパッド１１を大きく露出させるように開設される。
【００１８】
さらに、図４（ｂ）に示されているように、パッシベーション膜１２の上には第一の保護膜としての第一ポリイミド系樹脂膜（以下、第一ＰＩ膜という。）１４がスピンナ塗布法等によって被着され、リソグラフィー処理およびエッチング処理によってパターニングされる。すなわち、第一ＰＩ膜１４のパッド１１に対応する位置には電極取出口１５が、パッシベーション膜１２の電極取出口１３の開口縁辺部までも露出させるように開設される。本実施の形態においては、この状態で、各チップ部３についてプローブ検査が実施される。
【００１９】
以上のようにして、ワイヤボンディング用半導体チップを製造するためのチップ部３を構成した半導体ウエハ１が製造された状態になる。本実施の形態においては、このチップ部３をＷＬ−ＣＳＰのための半導体チップ１０に転用するために、半導体ウエハ１について図５に示されている工程が実施される。
【００２０】
まず、図５（ａ）に示されているように、第一ＰＩ膜１４の上には第二の保護膜としての第二ポリイミド樹脂系膜（以下、第二ＰＩ膜という。）１６がパターニングされる。すなわち、第二ＰＩ膜１６のパッド１１に対応する位置には電極取出口１７が、第一ＰＩ膜１４の電極取出口１５を被覆してパッド１１の中央部を露出させるように開設される。この第二ＰＩ膜１６の電極取出口１７の口径ｄはパッド１１の口径Ｄよりも小さくなり、その分、隣合う電極取出口１７と１７との間隔Ｓは隣合うパッド１１と１１との間隔ｓよりも大きくなる。第二ＰＩ膜１６には感光性ポリイミド系樹脂が使用され、この感光性ポリイミド系樹脂がスピンナ塗布法等によって半導体ウエハ１の上に塗布された後に、リソグラフィー処理によってパターニングされる。この感光性ポリイミド系樹脂の使用により、エッチング処理を省略することができる。
【００２１】
次に、図５（ｂ）に示されているように、第二ＰＩ膜１６の上にはめっきシード膜１８がスパッタリング法によって全面にわたって均一に被着される。めっきシード膜１８はクローム被膜と銅被膜とから構成されており、クローム被膜が先に被着され、クローム被膜の上に銅被膜が被着される。
【００２２】
次に、図５（ｃ）に示されているように、めっきシード膜１８の上には電気配線を敷設するためのレジストパターン膜１９が、レジスト膜がめっきシード膜１８の上に塗布された後にリソグラフィー処理によってパターニングされることにより、形成される。レジストパターン膜１９のパッド１１に対応する部位の開口部２０は、第二ＰＩ膜１６の電極取出口１７よりも若干大きめになっている。
【００２３】
続いて、図５（ｄ）に示されているように、めっきシード膜１８の上には電気配線２１がレジストパターン膜１９をパターニングマスクとして使用するとともに、めっきシード膜１８を電極として使用した電解めっき処理によって形成される。電気配線２１はニッケルめっき被膜と銅めっき被膜とから構成されており、ニッケルめっき被膜が先に被着され、ニッケルめっき被膜の上に銅めっき被膜が被着される。
【００２４】
その後、図５（ｅ）に示されているように、レジストパターン膜１９およびめっきシード膜１８がアッシング処理およびウエットエッチング処理によって除去される。
【００２５】
以上の各工程を経ることにより、図６に示されているように、チップ部３のアクティブエリア側主面には複数本の電気配線２１が、チップ部３の周辺部のパッド１１から引き出されてチップ部３の中央部に引き回されるように敷設された状態になる。電気配線２１の周辺側の端部には電極取出口部２２が形成されており、電極取出口部２２は第二ＰＩ膜１６の電極取出口１７においてパッド１１に電気的に接続した状態になっている。電気配線２１の中央側の端部にはバンプ接続部２３が円形の平板形状に形成されており、バンプ接続部２３は第二ＰＩ膜１６の上に固着された状態になっている。
【００２６】
その後、図７に示されているように、各電気配線２１のバンプ接続部２３にはバンプ２４が突設される。
【００２７】
まず、図７（ａ）に示されているように、第二ＰＩ膜１６および電気配線２１のの上には第三ポリイミド樹脂系膜（以下、第三ＰＩ膜という。）２５が被着されてパターニングされる。すなわち、第三ＰＩ膜２５のバンプ接続部２３に対応する位置にはバンプ取付口２６が、バンプ接続部２３の周辺部を被覆してバンプ接続部２３の中央部を露出させるように開設される。第三ＰＩ膜２５には感光性ポリイミド系樹脂が使用され、この感光性ポリイミド系樹脂がスピンナ塗布法等によって半導体ウエハ１の上に塗布された後に、リソグラフィー処理によってパターニングされる。
【００２８】
次に、図７（ｂ）に示されているように、金めっき被膜２７がバンプ取付口２６の底面に無電解めっき法によって被着される。続いて、図７（ｃ）に示されているように、バンプ２４がバンプ取付口２６に半田ペースト印刷法によって突設される。バンプ２４はＳｎ−Ａｇ−Ｃｕの三元半田が使用されて、半田ペースト印刷法によって形成される。
【００２９】
以上のようにしてチップ部３およびバンプ２４が形成された半導体ウエハ１は、ダイシング工程において図１に示されている各半導体チップ１０にそれぞれ分割される。ダイシングされた後の半導体チップ１０はチップ部３に対応した正方形の平板形状に形成されている。
【００３０】
以上のようにして製造された本実施の形態に係る半導体チップ１０は、図２に示されているＷＬ−ＣＳＰ・ＩＣ３０として組み立てられる。以下、ＷＬ−ＣＳＰ・ＩＣ３０を説明する。
【００３１】
図２に示されているように、ＷＬ−ＣＳＰ・ＩＣ３０は配線基板３１を備えている。配線基板３１はガラス・エポキシ樹脂基板が用いられて半導体チップ１０よりも大きい正方形の平板形状に形成されたベース３２を備えており、ベース３２の一主面（以下、上面とする。）の中央部には複数個のランド３３が、半導体チップ１０の各バンプ２４に対応するようにエリア配置されて形成されている。ベース３２の下面の周辺部にはＷＬ−ＣＳＰ・ＩＣ３０の外部端子である半田ボール３４が複数個、四辺に沿うように配列されており、各半田ボール３４は各ランド３３にベース３２の内部および上下面に配線された電気配線３５によってそれぞれ接続されている。
【００３２】
図２に示されているように、配線基板３１には前記構成に係る半導体チップ１０がＣ４によって接続される。すなわち、各ランド３３に各バンプ２４がそれぞれ整合するフェイスダウンの状態で、半導体チップ１０が配線基板３１に位置合わせされてフラックスにより仮接着される。この後、適当なリフロー半田付け処理によって、各バンプ２４がそれぞれ溶融されることにより、半導体チップ１０の各バンプ２４による接続端子３６が配線基板３１の各ランド３３にそれぞれ形成される。この接続端子３６により、各半導体チップ１０は配線基板３１に機械的に接続された状態になるとともに、その集積回路が各接続端子３６によって各ランド３３にそれぞれ電気的に接続された状態になる。
【００３３】
その後、図２に示されているように、半導体チップ１０と配線基板３１との対向面間にはアンダーフィル樹脂が注入されて接続端子３６を樹脂封止する樹脂封止体３７が成形される。このようにして、図２に示されているＷＬ−ＣＳＰ・ＩＣ３０が製造されたことになる。
【００３４】
ところで、ワイヤボンディング用半導体チップを使用してＷＬ−ＣＳＰ・ＩＣを製造する場合に、図８（ａ）、（ｂ）に示されているように、パッド１１’を小さく形成すれば、隣合うパッド１１’と１１’との間隔Ｓを大きく構成することができるため、隣合う電気配線２１’、２１’の電極取出口部２２’、２２’同士の短絡を防止することができる。
【００３５】
ところが、このように小さいパッド１１’を形成するためには、半導体チップの製造方法におけるパッド形成工程に使用されるホトマスクを新規に開発して製作することにより、半導体チップの製造方法が大幅に改造されることになるため、ＷＬ−ＣＳＰ・ＩＣの製造コストが大幅に増加してしまうとともに、ＷＬ−ＣＳＰ・ＩＣの開発期間がホトマスクの製作期間に規制されてしまうという弊害が発生する。
【００３６】
また、半導体ウエハの状態で各チップ部のパッドにプローブ針を当てて電気的特性検査を実施する所謂プローブ検査の際に、小さなパッド１１’であると、プローブ針を当てることが不可能になるため、プローブ検査を実施することができないという弊害が発生する。
【００３７】
本実施の形態においては、図８（ｃ）、（ｄ）に示されているように、第二ＰＩ膜１６のパッド１１に対応する位置に開設された電極取出口１７が第一ＰＩ膜１４の電極取出口１５を被覆してパッド１１の中央部を露出させるように構成されていることにより、隣合う電極取出口１７と１７との間隔Ｓが隣合うパッド１１と１１との間隔ｓよりも大きくなっているため、パッド１１とパッド１１との間隔ｓが狭い状態のままであっても、隣合う電気配線２１、２１の電極取出口部２２、２２同士の短絡を防止することができる。
【００３８】
すなわち、隣合うパッド１１、１１同士の間に電気配線２１をめっき処理によって形成するのに必要な余裕（めっき代）を確保することにより、大きな外径を有するパッド１１、１１同士間であっても隣合う電気配線２１、２１の短絡および各電気配線２１の断線を防止しつつ、電気配線２１をめっき処理によって形成することができるため、半導体装置の製造方法の前工程を大幅に改変せずに、ワイパボンディング用半導体チップを使用してＷＬ−ＣＳＰ・ＩＣを製造することができる。
【００３９】
また、パッド１１の外径Ｄは大きいままであるため、プローブ検査においてプローブ針を当てることができ、半導体ウエハの状態でのプローブ検査を実施することができる。すなわち、図４において説明した通り、プローブ検査は第一ＰＩ膜１４の被着後に実施することができる。
【００４０】
前記実施の形態によれば、次の効果が得られる。
【００４１】
1)  半導体チップのアクティブエリア側の主面に保護膜をパッドの中央部を露出させるように被着することにより、隣合う電極取出口同士の間隔を拡大することができるため、大きいパッド同士であっても隣合う電気配線の電極取出口部同士の短絡および断線を防止することができる。
【００４２】
2)  隣合うパッド同士の間に電気配線をめっき処理によって形成するのに必要な余裕（めっき代）を確保することにより、大きな外径を有するパッド同士間であっても隣合う電気配線の短絡および各電気配線の断線を防止しつつ、電気配線をめっき処理によって形成することができるため、半導体装置の製造方法の前工程を大幅に改変せずに、ワイパボンディング用半導体チップを使用してＷＬ−ＣＳＰ・ＩＣを製造することができる。
【００４３】
3)  パッドの外径を大きいままに設定することにより、プローブ検査においてプローブ針を当てることができるため、半導体ウエハの状態でのプローブ検査を実施することができる。
【００４４】
4)  半導体装置の製造方法の前工程を大幅に改変せずにワイパボンディング用半導体チップを使用してＷＬ−ＣＳＰ・ＩＣを製造することにより、製造コストや開発期間等を増加せずにＷＬ−ＣＳＰ・ＩＣを製造することができるため、ＷＬ−ＣＳＰ・ＩＣの要求に迅速かつ安価に対応することができる。
【００４５】
以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４６】
例えば、隣合うパッド同士の間に電気配線をめっき処理によって形成するのに必要な余裕（めっき代）を確保する保護膜は、第一の保護膜と第二の保護膜との二層によって構成するに限らず、一層によって構成してもよい。
【００４７】
バンプは三元半田によって形成するに限らず、その他の半田等で形成してもよい。また、バンプは半田ペースト印刷法によって形成するに限らず、半田ボールを半田付けする方法等によって形成してもよい。
【００４８】
また、半導体チップを配線基板にフリップチップボンディングする方法としては、Ｃ４法を使用するに限らず、他のフリップチップ法を使用してもよい。
【００４９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＷＬ−ＣＳＰ・ＩＣに適用した場合について説明したが、それに限定されるものではなく、半導体チップが配線基板にフリップチップ法によりボンディングされる半導体装置全般に適用することができる。
【００５０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、次の通りである。
【００５１】
半導体装置の製造方法の前工程を大幅に改変せずにワイパボンディング用半導体チップを使用してＷＬ−ＣＳＰ・ＩＣを製造することにより、製造コストや開発期間等を増加せずにＷＬ−ＣＳＰ・ＩＣを製造することができるため、ＷＬ−ＣＳＰ・ＩＣの要求に迅速かつ安価に対応することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体チップを示しており、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う断面図である。
【図２】本発明の一実施の形態であるＷＬ−ＣＳＰ・ＩＣを示しており、（ａ）は上半分が平面図で下半分が底面図、（ｂ）は（ａ）のｂ−ｂ線に沿う断面図である。
【図３】本発明の一実施の形態である半導体チップの製造方法を示しており、チップ部が作り込まれたウエハを示す平面図である。
【図４】同じくパッド形成工程後のチップ部を示しており、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う拡大断面図である。
【図５】同じく電気配線形成のための各工程を示す各拡大断面図である。
【図６】同じく電気配線形成後のチップ部を示しており、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う拡大断面図である。
【図７】同じくバンプ形成のための各工程を示す各拡大断面図である。
【図８】作用を説明するための図であり、（ａ）は比較例の平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う断面図、（ｃ）は本実施の形態の平面図、（ｄ）は（ｃ）のｄ−ｄ線に沿う断面図である。
【符号の説明】
１…半導体ウエハ、２…サブストレート、３…チップ部、１０…半導体チップ、１１…パッド（ボンディングパッド）、１２…パッシベーション膜、１３…電極取出口、１４…第一ＰＩ膜（第一ポリイミド系樹脂膜、保護膜）、１５…電極取出口、１６…第二ＰＩ膜（第二ポリイミド樹脂系膜、保護膜）、１７…電極取出口、１８…めっきシード膜、１９…レジストパターン膜、２０…開口部、２１…電気配線、２２…電極取出口部、２３…バンプ接続部、２４…バンプ、２５…第三ＰＩ膜（第三ポリイミド樹脂系膜）、２６…バンプ取付口、２７…金めっき被膜、３０…ＷＬ−ＣＳＰ・ＩＣ、３１…配線基板、３２…ベース、３３…ランド、３４…半田ボール、３５…電気配線、３６…接続端子、３７…樹脂封止体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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