(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能な不揮発性メモリにおいて、
複数のメモリセルをそれぞれ有する複数のセクタと、
複数のセクタをイレーズする場合、第１のイレーズ対象セクタには前記メモリセルに第１のイレーズストレスを印加するイレーズ処理を行い、それと同時に、第２のイレーズ対象セクタには前記メモリセルに前記第１のイレーズストレスより弱い第２のイレーズストレスを印加するプリイレーズ処理を行うイレーズ制御回路とを有し、
前記イレーズ制御回路は、前記第１のイレーズ対象セクタへのイレーズ処理が終了した後に、前記第２のイレーズ対象セクタに順次イレーズ処理を行うことを特徴とする不揮発性メモリ。
【請求項２】
請求項１において、
前記第１のイレーズストレスは、前記メモリセルのソースまたはチャネルに第１の電圧を印加して与えられ、前記第２のイレーズストレスは、前記メモリセルのソースまたはチャネルに前記第１の電圧より低い第２の電圧を印加して与えられることを特徴とする不揮発性メモリ。
【請求項３】
請求項２において、
前記第２の電圧は電源電圧であり、前記第１の電圧は前記電源電圧を昇圧した昇圧電圧であることを特徴とする不揮発性メモリ。
【請求項４】
請求項１において、
前記イレーズ制御回路は、前記第１のイレーズ対象セクタへのイレーズ処理において、前記第１及び第２のストレスを印加した後に、前記第２のイレーズ対象セクタ内のメモリセルのオーバーイレーズベリファイを行い、オーバーイレーズが検出された時は、その後当該第２のイレーズ対象セクタへのプリイレーズ処理を行わないことを特徴とする不揮発性メモリ。
【請求項５】
請求項１において、
前記第２のイレーズ対象セクタのうち、いずれかのセクタに前記イレーズ処理を行うと同時に、当該いずれかのセクタ以外のセクタには、前記プリイレーズ処理を行うことを特徴とする不揮発性メモリ。
【請求項６】
請求項４において、
前記第１のイレーズ対象セクタへのイレーズ処理が終了すると、その後当該第１のイレーズ対象セクタへのプリイレーズ処理は行われないことを特徴とする不揮発性メモリ。
【請求項７】
電気的に書き換え可能な不揮発性メモリにおいて、
複数のメモリセルをそれぞれ有する複数のセクタと、
複数のセクタをイレーズする場合、第１のイレーズ対象セクタには前記メモリセルのソースまたはチャネルに昇圧電圧パルスを印加するイレーズ処理を行い、それと同時に、第２のイレーズ対象セクタには前記メモリセルのソースまたはチャネルに前記昇圧電圧より低い電源電圧パルスを印加するプリイレーズ処理を行うイレーズ制御回路とを有し、
前記イレーズ制御回路は、前記第１のイレーズ対象セクタへのイレーズ処理が終了した後に、前記第２のイレーズ対象セクタに順次イレーズ処理を行うことを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリなどの電気的に書き換え可能な不揮発性メモリ（ＥＥＰＲＯＭ）に関し、複数のセクタのイレーズ動作を短時間で行うことができる不揮発性メモリに関する。
【０００２】
【従来の技術】
フラッシュメモリは、フローティングゲートを有する不揮発性のメモリセルを有する。フラッシュメモリは、複数のメモリセルをそれぞれ有する複数のセクタで構成され、セクタ単位でメモリのイレーズ（消去）が行われ、メモリセル毎にプログラム（書き込み）が行われる。
【０００３】
図１は、従来の不揮発性メモリのイレーズ動作を説明するための図である。図１には、不揮発性メモリセルの断面図が示される。このメモリセルは、Ｎ型のシリコン半導体基板１のＰ型ウエル領域４内にＮ型のドレイン２、ソース３が形成され、チャネル領域上にフローティングゲートＦＧとコントロールゲートＣＧとが設けられる。そして、ドレイン２はビット線ＢＬに接続され、コントロールゲートＣＧはワード線ＷＬに接続（或いは兼用）される。また、ソース３は、ソース線ＳＬに接続される。
【０００４】
かかるメモリセルにおいて、フローティングゲートＦＧに電子が注入されず、セルトランジスタの閾値電圧が低い状態が消去状態（データ１）であり、フローティングゲートＦＧに電子が注入されてセルトランジスタの閾値電圧が高い状態がプログラム状態（データ０）である。
【０００５】
プログラム状態にあるメモリセルをイレーズするためには、ワード線ＷＬからコントロールゲートＣＧに負の電圧（例えば−９Ｖ）を印加し、ビット線ＢＬをオープンにし、ソース線ＳＬからソース３に昇圧電圧VPSを印加することで、ソース３からフローティングゲートＦＧの方向に大きなパルス電圧を印加して、フローティングゲートＦＧ内に電子をソース側に抜き取る。或いは、セルのチャネルであるＰ型ウエル領域４をソース３と同じ電位にして、Ｐウエル領域３側に電子を引き抜く場合もある。これはイレーズパルス或いはイレーズストレスと称される。昇圧電圧VPSは、電源電圧VCCより高い電圧であり、一般に内部に設けられた昇圧回路１２により生成される。従って、この昇圧回路１２の電流供給能力には一定の限界がある。
【０００６】
【発明が解決しようとする課題】
フラッシュメモリは、複数のセクタで構成され、上記の消去動作は、セクタ毎に行われる。その場合、複数のセクタを消去する場合でも、複数のセクタに同時に消去動作を行わせることなく、１セクタずつ消去動作が行われる。その理由は、第１に、セクタイレーズを行う場合、セクタ内の全てのセルのソース３（またはチャネル若しくはウエル４）に昇圧電圧VPSを印加する必要があるが、ソース３にはフローティングゲートＦＧ内に蓄積されていた電子が引き出されるので、比較的大きな電流がソース３に流れる。しかしながら、昇圧回路１２は、電源電圧からポンピング動作によりより高い昇圧電圧を生成するので、前述の通りその電流供給能力には限界がある。従って、複数のセクタ内のメモリセルに対して、同時に昇圧電圧VSPを印加することはできない。第２に、複数のセルに対して同時にイレーズのストレスをかけると、セルの特性のバラツキにより、一部のセルがオーバーイレーズされ、閾値電圧が負になるという問題がある。オーバーイレーズされたセルに対しては、軽いプログラム動作により閾値電圧を正に戻すリカバリー処理であるセルフコンバージェンスが行われている。しかし、かかるセルフコンバージェンス動作はできるだけ少なくすることが、イレーズ時間を短くするためには必要であり、できるだけ避けたい処理である。
【０００７】
そして、近年のフラッシュメモリの大容量化に伴い、セクタ数が増大し、より多くのセクタをイレーズする処理が多くなり、そのような場合、イレーズ時間が長くなるという問題がある。
【０００８】
そこで、本発明の目的は、複数のセクタをイレーズする場合のイレーズ処理時間を短くすることができる不揮発性メモリを提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の側面は、フラッシュメモリにおいて、複数のセクタをイレーズする場合、１つのセクタには通常のイレーズストレスを印加してイレーズ処理を行うと同時に、他のイレーズすべきセクタには前記通常のイレーズストレスより弱いプリイレーズストレスを印加してプリイレーズ処理を行うことを特徴とする。通常のイレーズ処理が行われている間に、他のセクタにプリイレーズ処理を行うことにより、当該他のセクタに対するその後のイレーズ処理時間を短くすることができる。
【００１０】
上記の目的を達成するために、本発明の第２の側面は、イレーズ対象のセクタには、セルのソースまたはチャネルに昇圧電圧を印加するイレーズ処理を行い、同時に他のイレーズ対象セクタには、セルのソースまたはチャネルに昇圧電圧より低い電源電圧を印加するプリイレーズ処理を行うことを特徴とする。
【００１１】
イレーズ対象のあるセクタに通常のイレーズ処理している間に、他のイレーズ対象セクタにプリイレーズ処理を行うことにより、当該他のイレーズ対象セクタには、昇圧電圧を利用する通常のイレーズ処理ほど強いイレーズストレスをかけることはできないが、それより弱いイレーズストレスをかけることができる。従って、当該他のイレーズ対象セクタは、完全ではないがイレーズ処理が行われ、その後に行われる通常のイレーズ処理の時間を短くすることができる。
【００１２】
本発明の第３の側面は、上記の発明のように、イレーズ対象セクタをイレーズ処理し、同時に他のイレーズ対象セクタをプリイレーズ処理する場合、当該他のイレーズ対象セクタに対してオーバーイレーズベリファイを行い、オーバイレーズが検出されたセクタに対しては、その後のプリイレーズ処理を行わないことを特徴とする。
【００１３】
プリイレーズ処理は、イレーズ対象セクタへのイレーズ処理に平行して行われるので、当該他のイレーズ対象セクタのセルがオーバーイレーズされる可能性がある。従って、その場合は、オーバーイレーズされた他のイレーズ対象セクタに対して、その後のプリイレーズ処理を禁止して、その後に行われる通常のイレーズ処理でイレーズベリファイとオーバイレーズベリファイを行う。それにより、過度にオーバーイレーズされることを防止し、無用のリカバリー処理の必要性を減らし全体のイレーズ処理を短くすることができる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００１５】
図２は、本実施の形態例におけるフラッシュメモリの構成図である。図２に示されたフラッシュメモリ（不揮発性メモリ）は、セルアレイ１０が複数のセクタ１００〜１０ｎで構成される。各セクタ内には、後述する通りフローティングゲートを有するメモリセルが複数設けられる。また、このフラッシュメモリは、外部から電源電圧VCCを供給され、その電源電圧VCCを昇圧して内部昇圧電圧VPSを生成する昇圧回路１２を有する。
【００１６】
また、イレーズ処理において、セクタ内のメモリセルのソースに接続されるソース線印加電圧ARVS0〜ARVSnを発生するソース線電圧発生回路１４０〜１４ｎが、各セクタ毎に設けられる。このソース線電圧発生回路は、図示しないシーケンサにより設定されるイレーズセクタフラグＥＦ、プリイレーズセクタフラグＰＥＦ、シーケンサが生成するイレーズ信号ＥＲ、及びセクタ選択信号ＳＥＬに応答して、電源電圧VCCか、昇圧電圧VPSか、またはグランドVSSを、ソース線電圧として対応するセクタに供給する。
【００１７】
イレーズセクタフラグＥＦは、イレーズ対象セクタであることを示すフラグであり、一つのセクタに対応するイレーズセクタフラグＥＦが「１」にセットされる場合もあれば、複数のセクタに対応するイレーズセクタフラグが「１」にセットされる場合もある。本実施の形態例では、特に複数のセクタがイレーズ対象セクタにセットされた場合の動作に特徴を有する。
【００１８】
プリイレーズセクタフラグＰＥＦは、イレーズ処理が完了していないイレーズ対象セクタに対して「１」が設定される。従って、イレーズ対象セクタではあるが、イレーズ処理が完了していない非選択のセクタに対しては、このプリイレーズセクタフラグＰＥＦに基づいて、プリイレーズ処理が行われる。尚、後述する通り、イレーズ処理未完了のイレーズ対象セクタであっても、オーバーイレーズが検出されるとこのプリイレーズフラグＰＥＦは「０」にリセットされ、その後のプリイレーズ処理は禁止される。
【００１９】
イレーズ信号ＥＲは、イレーズストレスを印加する期間に「１」にセットされるタイミング信号である。従って、イレーズセクタフラグＥＦが「１」でセクタ選択信号ＳＥＬも「１」のセクタは、イレーズ信号ＥＲが「１」になる期間だけ、セクタ内のセルのソースまたはチャネルのウエルにイレーズ電圧として昇圧電圧VPSを印加して、イレーズストレスをメモリセルに印加する。
【００２０】
セクタ選択信号ＳＥＬは、イレーズ処理を行うセクタを指定する信号であり、通常セクタ選択信号ＳＥＬはセクタ１００から１０ｎまで順番にインクリメントされる。
【００２１】
ソース線電圧発生回路は、後述するシーケンサなどと共に、本実施の形態例におけるイレーズ制御回路を構成する。ソース線電圧発生回路が発生する電圧は、次の通りである。
（１）ＥＦ＝１且つＳＥＬ＝１なら、ＥＲ＝１の期間、昇圧電圧VPSを発生
（２）ＳＥＬ＝０且つＰＥＦ＝１なら、ＥＲ＝１の期間、電源電圧VCCを発生
（３）上記以外なら、ＥＲ＝１の期間、グランドVSSを発生
図３は、上記のソース線電圧発生回路の論理表を示す図である。図中、ケース３が上記の（１）に該当し、ケース２が上記の（２）に該当し、それ以外のケースが、上記の（３）に該当する。但し、ケース２，３，４以外のケースは、実質的に存在しない。これについては、後述するシーケンサの動作フローチャートにより明らかになる。
【００２２】
図２のフラッシュメモリは、イレーズ処理は１セクタずつ行われる。例えば複数のセクタ１００，１０１，１０２がイレーズ対象セクタにセットされると、それらのイレーズセクタフラグEF0-3が「１」にセットされ、プリイレーズセクタフラグPEF0-3も「１」にセットされる。そして、セクタ１００から順番に選択される。最初に、セクタ選択信号SEL0=1にセットされて、セクタ１００にソース線電圧ARVS0として昇圧電圧VPSがイレーズ信号ER=1の期間だけ供給される。これによりセクタ１００内の全てのメモリセルには、通常のイレーズストレスが印加される。
【００２３】
それと同時に、プリイレーズフラグPEFが１にセットされているが、非選択状態のセクタ１０１，１０２には、ソース線電圧ARVS1,2として昇圧電圧VPSより低い電源電圧VCCが、イレーズ信号ER=1の期間だけ供給される。これにより、イレーズ対象セクタであるが未だイレーズ処理されていないセクタ１０１，１０２は、セクタ１００がイレーズ処理されている間、通常のイレーズストレスより弱いプリイレーズストレスを印加するプリイレーズ処理される。
【００２４】
従って、セクタ１００のイレーズ処理が終了した時点では、セクタ１０１，１０２にはある程度のイレーズストレスが印加されているので、その後のイレーズ処理を短時間で完了することができる。即ち、より少ないイレーズストレスの印加回数でイレーズ処理を完了することができる。
【００２５】
図４は、本実施の形態例におけるフラッシュメモリの回路図である。図４には、１つのセクタ１０ｍとそれに対応するソース線電圧発生回路１４ｍとが示される。セクタ１０ｍは、複数のワード線WL0〜WLn、複数のソース線SL、複数のビット線BL,/BL、ワード線とビット線との交差位置に設けられる複数のメモリセルＭＣとを有する。メモリセルは、コントロールゲートがワード線に、ドレインがビット線に、そしてソースがソース線に接続され、フローティングゲートを有するトランジスタである。ワード線はワードデコーダ２６により選択され、所望の電圧に駆動される。また、ビット線は、コラムデコーダ２８により選択される選択信号SSLE0,SSLE1、CL0,CL1とにより導通するトランジスタN10−N16を介してベリファイ回路２０に接続される。また、図示しない出力回路とも接続される。
【００２６】
シーケンサ１６は、一種のマイクロコンピュータであり、フラッシュメモリのプログラム、イレーズ、リードのそれぞれの動作を制御する。シーケンサ１６は、ベリファイ回路２０からのベリファイ結果に応じて、フラグレジスタ１８へのフラグデータの書き換え、イレーズ信号ERの発生、ワードデコーダ２６、ワード電圧発生回路２４、コラムデコーダ２８、ベリファイ回路２０等を制御する。
【００２７】
ソース電圧発生回路１４ｍは、ソース電圧ARVSnを昇圧電圧VPSにするか、それより低い電源電圧VCCにするか、或いはグランドVSSにするかの電圧供給トランジスタMP1,MP2,N40を有する。これらのトランジスタは、Ｐチャネルトランジスタである。昇圧電圧供給トランジスタMP1は、NANDゲート３０、トランジスタN20,N21,N22,P23,P24及びインバータ３１からなる回路により制御される。また、電源電圧供給トランジスタMP2は、インバータ３４、NANDゲート３５、トランジスタN30,N31,N32,P33,P34及びインバータ３６からなる回路により制御される。そして、グランド電圧供給トランジスタN40は、NANDゲート３７，３８により制御される。
【００２８】
ＮＡＮＤゲート３０には、セクタ選択信号SELm、イレーズセクタフラグEFm、イレーズ信号ERとが供給される。従って、ＮＡＮＤゲート３０の出力CAは、図３に示されるケース３の場合に、イレーズ信号ER=1の期間Ｌレベルになる。このＬレベルにより、トランジスタN21が非導通となり、インバータ３１を介してトランジスタN22が導通し、トランジスタP23が導通、P24が非道通になり、ノードｎ１がＬレベルになる。このノードｎ１のＬレベルにより、Ｐチャネルの昇圧電圧供給トランジスタMP1は導通し、昇圧回路１２が発生する昇圧電圧VPSがソース電圧ARVSmとして出力され、ソース線ＳＬに供給される。
【００２９】
また、ＮＡＮＤゲート３５には、セクタ選択信号SELmの反転信号と、プリイレーズセクタフラグPEFmと、イレーズ信号ERとが供給される。従って、ＮＡＮＤゲート３５の出力CBは、図３に示されるケース２の場合に、イレーズ信号ER=1の期間Ｌレベルになる。それにより、上記と同様の回路動作により、ノードｎ２がＬレベルになり、電源電圧供給トランジスタMP2が導通し、電源電圧VCCがソース電圧ARVSmとしてソース線ＳＬに供給される。
【００３０】
更に、出力CA,CBが共にＨレベルの場合は、ＮＡＮＤゲート３７の出力がＨレベルになり、トランジスタＮ４０がイレーズ信号ERが「１」になる期間導通して、ソース電圧ARVSmをグランド電圧にする。
【００３１】
上記回路において、電源電圧VCC（例えば３Ｖ）とそれよりトランジスタの閾値電圧以上高い昇圧電圧VPS（例えば５Ｖ）とが併存するために、トランジスタP23,P24とトランジスタP33,P34のソースに昇圧電圧VPSが印加され、電圧供給トランジスタMP1,MP2の導通、非導通が正常に動作するように制御される。
【００３２】
図５は、フラッシュメモリのプログラムとイレーズを説明するための図である。図５は、それぞれメモリセル群の閾値分布を示し、横軸は閾値電圧、縦軸はセル数を示す。図中、横軸に沿って、プログラムベリファイレベルＰＶ、読み出し基準レベルＲＤ、イレーズベリファイレベルＥＶ、そして、オーバーイレーズベリファイレベルOEVが示される。
【００３３】
図５（Ａ）は、イレーズ状態の閾値電圧分布を示し、全ての閾値がイレーズベリファイレベルEVより低く、オーバーイレーズベリファレベルOEVより高い。この状態がデータ「１」が記憶された状態である。オーバーイレーズベリファイレベルOEVは、例えば０Ｖより僅かに高いレベルに設定される。
【００３４】
図５（Ｂ）は、プログラム状態のメモリセルの閾値電圧分布を示す。プログラム処理では、プログラムしたいメモリセルのワード線ＷＬに例えば９Ｖを、ビット線ＢＬに５Ｖを、ソース線ＳＬにグランド電圧を印加することにより、フローティングゲートにドレイン側から電子を注入して、その閾値電圧をプログラムベリファイレベルＰＶより高くなるようにシフトさせる。
【００３５】
図５（Ｃ）は、プログラム状態からイレーズ動作する場合の閾値電圧分布の変化を示す。前述した通り、イレーズ対象セクタ内の全てのワード線ＷＬを例えば−９Ｖに駆動し、全ビット線BL,/BLをオープンにし、ソース線ＳＬに昇圧電圧５Ｖのイレーズパルスを印加することにより、フローティングゲート内の電子をソース側に引き抜く。或いは、イレーズパルスは、セルのチャネル領域（ウエル領域）に印加されてもよい。
【００３６】
イレーズ処理では、上記のイレーズパルスを印加する毎に、全メモリセルに対してイレーズベリファイを行う。即ち、メモリセルの閾値電圧がイレーズベリファイレベルEVより低くなったか否かをベリファイする。そして、セクタ内の全てのメモリセルの閾値電圧がイレーズベリファイレベルEVより低くなると、イレーズ処理が終了する。
【００３７】
図５（Ｄ）は、イレーズ処理中に発生するオーバーイレーズに対するセルフコンバージェンス動作を示す。即ち、セクタ内の全てのメモリセルに対して同じようにイレーズストレスを印加するので、メモリセルの特性バラツキにより、他のメモリセルよりも早く閾値電圧が０Ｖ近傍まで下がるメモリセルが存在する場合がある。かかるメモリセルは、オーバーイレーズベリファイでフェイルする。そのメモリセルに対しては、プログラム時よりも軽いプログラムストレスをかけるセルフコンバージェンス処理が行われる。その処理により、メモリセルの閾値電圧は、オーバーイレーズベリファイレベルOEVより高くなる。
【００３８】
尚、読み出し動作は、ワード線ＷＬに例えば電源電圧３Ｖを印加し、ビット線BL,/BLを例えば０．５Ｖにし、ソース線ＳＬをグランド電圧にして、ビット線に流れる電流量を基準トランジスタの電流量と比較することにより行われる。
【００３９】
図６は、イレーズ動作のフローチャート図である。シーケンサ１６は、外部からのイレーズコマンドに応答して、図６のフローチャートに従うイレーズ動作を行う。イレーズ動作は、シーケンサ１６やソース電圧発生回路１４ｍやベリファイ回路２０等により行われる。
【００４０】
ここでは、図２に示した複数のセクタ１００，１０１，１０２がイレーズ対象セクタに指定されたと仮定して、図６のフローチャートを説明する。また、図７は、その場合のフラグレジスタ内のイレーズセクタフラグＥＦ、プリイレーズセクタフラグＰＥＦ、及びセクタ選択信号ＳＥＬの変化を示す図表である。また、イレーズ対象セクタのセルは全てプログラム状態になっているものとする。
【００４１】
イレーズコマンドがイレーズ対象セクタを指定して供給されると、最初にイレーズ対象セクタのイレーズセクタフラグＥＦとプリイレーズセクタフラグＰＥＦが全て「１」にセットされる（Ｓ１０）。そして、セクタアドレスがリセットされる（Ｓ１２）。これにより、セクタデコーダ２２により、セクタ選択信号SEL0が「１」にセットされる（状態ａ）。これらのフラグやセクタ選択信号は、フラグレジスタ１８に書き込まれる。
【００４２】
セクタ選択信号SEL0に対応するセクタがイレーズ対象セクタであるので（Ｓ１４）、対応するプリイレーズセクタフラグPEF0が「０」にリセットされる（Ｓ１６、状態ｂ）。そして、セクタ１００の最下位アドレスのメモリセルに対してイレーズベリファイが行われる（Ｓ２２）。最初はプログラム状態の高い閾値電圧であるので、イレーズベリファイはフェイルする。そこで、セクタ１００内の全てのメモリセルに対してイレーズパルスが印加される。同時に、セクタ１０１，１０２内の全てのメモリセルに対してプリイレーズパルスが印加される。イレーズパルスは、昇圧電圧VPSのパルスであり、セクタ内の全メモリセルに印加される。また、プリイレーズパルスは、それより低い電源電圧VCCのパルスであり、イレーズ中以外のイレーズ対象セクタ内の全メモリセルに印加される。
【００４３】
イレーズパルスが印加されると（Ｓ３２）、セクタ１００のコラムアドレスがリセットされる（Ｓ３４）。そして、イレーズ処理中のセクタ内の最下位アドレスのメモリセルに対してオーバイレーズベリファイが行われる（Ｓ３６）。最初は、オーバーイレーズ状態でないので、このベリファイはパスし、コラムアドレスがインクリメントされる（Ｓ３８）。このオーバーイレーズベリファイ工程Ｓ３６が、コラムアドレスが最大になるまで（Ｓ４０）繰り返される。オーバーイレーズ状態のメモリセルに対しては、セルフコンバージェンス処理が行われる（Ｓ５４）。
【００４４】
イレーズ処理中のセクタ内メモリセルが全てオーバーイレーズベリファイされていなければ、プリイレーズセクタ１０１，１０２に対してもオーバーイレーズベリファイが行われる。本実施の形態例では、１つのセクタがイレーズ処理されている間に、他のイレーズ対象セクタに対して同時にプリイレーズ処理を行う。従って、多くのセクタがイレーズ対象になると、最後にイレーズ処理されるセクタ内にはオーバーイレーズされたメモリセルが多く発生する可能性がある。そのような状態になると、セルフコンバージェンス処理が必要になり、その前に行われていたプリイレーズ処理が無駄になる。従って、そのような無用のセルフコンバージェンス処理を避けるために、プリイレーズ処理中のセクタに対しても、イレーズ処理及びプリイレーズ処理工程Ｓ３２の後に、オーバーイレーズベリファイが行われる。
【００４５】
イレーズ処理中のセクタのオーバイレーズベリファイが終わると、セクタアドレスがインクリメントされる（Ｓ４４、状態ｃ）。その結果、セクタ選択信号SEL1が「１」になり、セクタ１０１がオーバーイレーズ処理の対象セクタになる。従って、工程Ｓ５０でセクタ１０１のプリイレーズセクタフラグＰＥＦが「１」であることが検出され、工程Ｓ３６〜Ｓ４２及びＳ５２，Ｓ５４のオーバーイレーズベリファイが行われる。このオーバーイレーズ処理により、オーバーイレーズ状態のメモリセルが検出されると、そのプリイレーズセクタフラグＰＥＦが「０」にリセットされ、それ以降のプリイレーズ処理が禁止される。
【００４６】
セクタ１０１のオーバイレーズベリファイ処理が終了し、状態ｄになり、セクタ１０２のオーバイレーズ処理も終了すると、再度セクタアドレスがリセットされ（Ｓ４８）、再度セクタ１００のイレーズ処理が継続される。即ち、状態ｂに戻る。その後は、状態ｂ、ｃ、ｄが上記と同様に繰り返される。
【００４７】
上記のイレーズパルス印加とプリイレーズパルス印加工程（Ｓ３２）とオーバーイレーズベリファイ工程（Ｓ３６）が繰り返されると、やがて、最下位アドレスのメモリセルの閾値電圧がイレーズベリファイレベルＥＶより低くなり、イレーズベリファイ工程Ｓ２２をパスすることになる。そうすると、コラムアドレスとローアドレスがインクリメントされ、更に上位アドレスのメモリセルのイレーズベリファイが行われて、イレーズ処理中のセクタ内のメモリセル全てについてのイレーズベリファイが行われる（Ｓ２２，Ｓ２４，Ｓ２６）。全てのメモリセルがイレーズベリファイをパスするまで、イレーズパルス印加とプリイレーズパルス印加工程（Ｓ３２）とオーバーイレーズベリファイ工程（Ｓ３６）、及びイレーズベリファイ工程（Ｓ２２）が繰り返される。
【００４８】
やがて、セクタ１００内の全てのメモリセルがイレーズベリファイをパスすると、そのセクタイレーズフラグEF0が「０」にリセットされて（Ｓ４８）、セクタアドレスがインクリメントされる（Ｓ１６）。これにより、状態ｅになる。今仮に、説明の都合上、セクタ１００をイレーズ処理している間に、セクタ１０２内のメモリセルがオーバーイレーズ状態になったとする。その結果、状態ｅでは、セクタ１０２のプリイレーズセクタフラグＰＥＦ２は「０」にリセットされている。
【００４９】
次に、セクタ１０１がイレーズセクタと認識され（Ｓ１４）、イレーズ処理が行われる。セクタ１００の場合と同様に、そのプリイレーズセクタフラグＰＥＦ１が「０」にリセットされ、状態ｆになる。そして最初に、最下位アドレスのメモリセルのイレーズベリファイが行われる（Ｓ２２）。セクタ１０１は、セクタ１００がイレーズ処理中にプリイレーズ処理されているので、そのメモリセルの閾値電圧はある程度低いレベルにシフトしている。
【００５０】
もしプリイレーズ処理では不十分でイレーズベリファイをフェイルすると、そのセクタ内の全てのメモリセルのイレーズパルスが印加される（Ｓ３２）。その場合、残っているイレーズ対象セクタ１０２のプリイレーズセクタフラグPEF2が「０」にリセットされているので、このセクタ１０２にはプリイレーズパルスの印加は行われない。これにより、過度にオーバーイレーズされることが防止される。
【００５１】
イレーズパルスの印加の後、オーバーイレーズベリファイＳ３６が行われる。また、プリイレーズセクタフラグが１のセクタは存在しないので、プリイレーズセクタへのオーバーイレーズベリファイは行われない（Ｓ５０）。セクタ１０１の全てのメモリセルがオーバーイレーズベリファイをパスすると、更に、イレーズベリファイが行われる（Ｓ２２）。
【００５２】
上記のイレーズパルスの印加工程Ｓ３２を繰り返すと、やがて、セクタ１０１内のメモリセルがイレーズベリファイをパスする（Ｓ２２）。そして、そのセクタ内の全てのメモリセルがイレーズベリファイをパスするまでベリファイが繰り返される（Ｓ２４，Ｓ２６）。全てのメモリセルがイレーズベリファイをパスすると、イレーズセクタフラグＥＦ１が「０」にリセットされる。
【００５３】
最後に、状態ｇの状態で、セクタ１０２のイレーズ処理が行われる。イレーズ処理、オーバイレーズベリファイ、イレーズベリファイは、上記の通りである。全てのメモリセルがイレーズベリファイをパスすると、そのイレーズセクタフラグＥＦ２が「０」にリセットされ、全てのセクタのイレーズ処理が終了する。即ち、状態ｈになる。
【００５４】
上記の通り、複数セクタにイレーズを行う場合、１つのセクタのメモリセルにイレーズストレスが印加されるときに、同時に他のイレーズ対象セクタにプリイレーズストレスが印加される。従って、イレーズ処理される順番が回ってきた時には、すでにメモリセルの閾値電圧はイレーズレベル側にシフトしているので、その後のイレーズ処理のイレーズストレス印加回数を少なくすることができる。イレーズストレス印加工程Ｓ３２は、図６の処理フローの中で最も長い時間を要する工程であるので、そのイレーズストレス印加工程の回数が減ることにより、複数セクタに対するイレーズ時間を短くすることができる。
【００５５】
尚、イレーズ処理は必ずしも１つのセクタ単位で行う必要はない。セクタの容量が比較的小さい場合や、昇圧回路に十分な電流供給能力がある場合は、複数セクタに対して同時にイレーズ処理してもよい。その場合でも、残りのイレーズ対象セクタに対しては、プリイレーズ処理が同時に行われる。
【００５６】
以上、本発明をまとめると以下に示す付記の特徴を有する。
【００５７】
１．電気的に書き換え可能な不揮発性メモリにおいて、
複数のメモリセルをそれぞれ有する複数のセクタと、
複数のセクタをイレーズする場合、第１のイレーズ対象セクタには前記メモリセルに第１のイレーズストレスを印加するイレーズ処理を行い、それと同時に、第２のイレーズ対象セクタには前記メモリセルに前記第１のイレーズストレスより弱い第２のイレーズストレスを印加するプリイレーズ処理を行うイレーズ制御回路とを有することを特徴とする不揮発性メモリ。
【００５８】
２．上記１において、
前記第１のイレーズストレスは、前記メモリセルのソースまたはチャネルに第１の電圧を印加して与えられ、前記第２のイレーズストレスは、前記メモリセルのソースまたはチャネルに前記第１の電圧より低い第２の電圧を印加して与えられることを特徴とする不揮発性メモリ。
【００５９】
３．上記２において、
前記第２の電圧は電源電圧であり、前記第１の電圧は前記電源電圧を昇圧した昇圧電圧であることを特徴とする不揮発性メモリ。
【００６０】
４．上記１において、
前記イレーズ制御回路は、前記第１のイレーズ対象セクタへのイレーズ処理が終了した後に、前記第２のイレーズ対象セクタに順次イレーズ処理を行うことを特徴とする不揮発性メモリ。
【００６１】
５．上記４において、
前記イレーズ制御回路は、前記第１のイレーズ対象セクタへのイレーズ処理において、前記第１及び第２のストレスを印加した後に、前記第２のイレーズ対象セクタ内のメモリセルのオーバーイレーズベリファイを行い、オーバーイレーズが検出された時は、その後当該第２のイレーズ対象セクタへのプリイレーズ処理を行わないことを特徴とする不揮発性メモリ。
【００６２】
６．上記４において、
前記第２のイレーズ対象セクタのうち、いずれかのセクタに前記イレーズ処理を行うと同時に、当該いずれかのセクタ以外のセクタには、前記プリイレーズ処理を行うことを特徴とする不揮発性メモリ。
【００６３】
７．上記５において、
前記第１のイレーズ対象セクタへのイレーズ処理が終了すると、その後当該第１のイレーズ対象セクタへのプリイレーズ処理は行われないことを特徴とする不揮発性メモリ。
【００６４】
８．電気的に書き換え可能な不揮発性メモリにおいて、
複数のメモリセルをそれぞれ有する複数のセクタと、
複数のセクタをイレーズする場合、第１のイレーズ対象セクタには前記メモリセルのソースまたはチャネルに昇圧電圧パルスを印加するイレーズ処理を行い、それと同時に、第２のイレーズ対象セクタには前記メモリセルのソースまたはチャネルに前記昇圧電圧より低い電源電圧パルスを印加するプリイレーズ処理を行うイレーズ制御回路とを有することを特徴とする不揮発性メモリ。
【００６５】
９．上記８において、
前記イレーズ処理において、前記メモリセルのコントロールゲートに負電圧を印加し、ドレインをオープンにし、
前記プレイレーズ処理において、前記メモリセルのコントロールゲートに前記負電圧を印加し、ドレインをオープンにすることを特徴とする不揮発性メモリ。
【００６６】
１０．上記８において、
前記イレーズ制御回路は、前記第１のイレーズ対象セクタへのイレーズ処理が終了した後に、前記第２のイレーズ対象セクタに順次イレーズ処理を行うことを特徴とする不揮発性メモリ。
【００６７】
１１．上記１０において、
前記イレーズ制御回路は、前記第１のイレーズ対象セクタへのイレーズ処理において、前記第１及び第２のストレスを印加した後に、前記第２のイレーズ対象セクタ内のメモリセルのオーバーイレーズベリファイを行い、オーバーイレーズが検出された時は、その後当該第２のイレーズ対象セクタへのプリイレーズ処理を行わないことを特徴とする不揮発性メモリ。
【００６８】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００６９】
【発明の効果】
以上、本発明によれば、フラッシュメモリなどの不揮発性メモリにおいて、複数セクタをイレーズする場合、一部のセクタがイレーズ処理されている間に、残りのセクタにプリイレーズ処理がされるので、全体のイレーズ時間を短くすることができる。
【図面の簡単な説明】
【図１】従来の不揮発性メモリのイレーズ動作を説明するための図である。
【図２】本実施の形態例におけるフラッシュメモリの構成図である。
【図３】ソース線電圧発生回路の論理表を示す図である。
【図４】本実施の形態例におけるフラッシュメモリの回路図である。
【図５】フラッシュメモリのプログラムとイレーズを説明するための図である。
【図６】イレーズ動作のフローチャート図である。
【図７】フラグレジスタ内のイレーズセクタフラグＥＦ、プリイレーズセクタフラグＰＥＦ、及びセクタ選択信号ＳＥＬの変化を示す図表である。
【符号の説明】
１００〜１０ｎ    セクタ
１２              昇圧回路
１４０〜１４ｎ    ソース電圧発生回路
VCC              電源電圧
VPS              昇圧電圧
VSS              グランド電圧
ＭＣ              メモリセル
ＷＬ              ワード線
ＢＬ，／ＢＬ      ビット線
ＳＬ              ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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