(57)【特許請求の範囲】
【請求項１】
放電ギャップを形成して加工液中に位置された放電電極と被加工物の間にパルス電圧を印加して放電を生じさせ、前記被加工物を部分的に溶解・加工する放電加工装置において、
前記パルス電圧は、直流電源のプラス端子を前記被加工物に接続すると共にＦＥＴ素子のドレイン端子に前記放電電極を接続して、同ＦＥＴ素子のスイッチ動作によって発生され、
前記スイッチ動作は、前記ＦＥＴ素子のゲート端子をグランド電位に固定することにより前記ＦＥＴ素子のソース端子からの吸い込み電流によって行われ、
前記ＦＥＴ素子のドレイン端子とそれに接続される前記放電電極との間には、電流制御素子が直列に挿入され、放電状態と非放電状態において、前記ＦＥＴ素子のドレイン電圧が不変になるように前記電流制御素子の制限電流値が調整されることを特徴とする放電加工装置のＦＥＴ制御式放電パルス電源。
【請求項２】
前記電流制限素子は抵抗であることを特徴とする請求項１記載の放電加工装置のＦＥＴ制御式放電パルス電源。
【請求項３】
前記電流制限素子は接合型電界効果トランジスタであることを特徴とする請求項１記載の放電加工装置のＦＥＴ制御式放電パルス電源。
【請求項４】
前記ＦＥＴ素子のソース端子からの吸い込み電流は、バイポーラトランジスタを使用し、前記バイポーラトランジスタのベースとエミッタ間に駆動パルスを与えることを特徴とする請求項１記載の放電加工装置のＦＥＴ制御式放電パルス電源。
【請求項５】
前記ＦＥＴ素子のソース端子からの吸い込み電流は、ＭＯＳ型ＦＥＴを使用し、前記ＭＯＳ型ＦＥＴ素子のゲートとソース間に駆動パルスを与えることを特徴とする請求項１記載の放電加工装置のＦＥＴ制御式放電パルス電源。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は例えばマイクロ放電加工装置のような放電加工装置に関し、特に良質の放電加工面の取得と加工速度の向上を両立させる放電加工装置の放電パルス電源に関するものである。
【０００２】
【従来の技術】
周知のように、例えば図１に示すような放電加工装置においては、回転駆動される放電電極１と被加工物２の間にパルス電圧を印加して放電を生じさせ、前記被加工物を部分的に溶解・加工する。すなわち、この放電加工装置では、図示を省略する精密送り台上に被加工物２が固定され、矢印Ａ方向に送られる被加工物２と放電電極１との間に切込み量４が与えられ、例えば噴出ノズル３から噴出される加工液の存在下に放電ギャップが被加工物２と放電電極１との間に形成される状態とされる。
【０００３】
ところで、このような放電加工装置のひとつであるマイクロ放電加工機は、差渡し寸法が略１０ｍｍオーダといった小型の部品を数μｍオーダの微細な形状で、高精度に加工するのに用いられるため、一般の放電加工機に比較して優れた加工面性状が要求される。
【０００４】
特に仕上げ加工においては、その要求が強いけれども、優れた加工面性状は放電痕の微細均一化により得られる。つまり、単一の放電痕は、放電電荷量に対応するので、放電電荷量の微細均一化が必要である。
【０００５】
【発明が解決しようとする課題】
ところで、放電電荷量を供給するパルス電源としては、ＲＣ回路方式のものととＦＥＴ制御式のものに大別される。ＲＣ回路方式のパルス電源は、放電痕の微細化は小容量のコンデンサによって可能であるけれども、加工速度が大変遅いという問題がある。
【０００６】
一方、ＦＥＴ素子（電界効果トランジスタ）を用いるＦＥＴ制御式では、通電パルス幅の短縮によって放電痕の微細化が可能であるけれども、ＦＥＴ素子のもつ寄生容量が分離不能の形で存在するので、パルス幅の短縮はＲＣ回路方式よりも困難である。つまり、寄生容量の小さなＦＥＴ素子といえども、その寄生容量の悪影響は甚大であり、放電痕の大きさはＲＣ回路方式よりもはるかに大きくなってしまう。
【０００７】
本発明の目的は、以上に述べたような従来の放電加工装置の放電パルス電源の問題に鑑み、ＦＥＴ制御式放電パルス電源であって、最短パルス幅が１３ｎｓｅｃ程度で、ピーク電流が０．２Ａ〜１Ａといったパルス幅の可変の放電パルス電源を得るにある。
【０００８】
【課題を解決するための手段】
この目的を達成するため、本発明は、
放電ギャップを形成して加工液中に位置された放電電極と被加工物の間にパルス電圧を印加して放電を生じさせ、前記被加工物を部分的に溶解・加工する放電加工装置において、
前記パルス電圧は、直流電源のプラス端子を前記被加工物に接続すると共にＦＥＴ素子のドレイン端子に前記放電電極を接続して、同ＦＥＴ素子のスイッチ動作によって発生され、前記スイッチ動作は、前記ＦＥＴ素子のゲート端子をグランド電位に固定することにより前記ＦＥＴ素子のソース端子からの吸い込み電流によって行われ、前記ＦＥＴ素子のドレイン端子とそれに接続される前記放電電極との間には、電流制御素子が直列に挿入され、放電状態と非放電状態において、前記ＦＥＴ素子のドレイン電圧が不変になるように前記電流制御素子の制限電流値が調整される放電加工装置のＦＥＴ制御式放電パルス電源を提案するものである。
【０００９】
【作用】
つまり、本発明で用いるＦＥＴ制御式放電パルス電源におけるＦＥＴ素子の内部寄生容量は次の３種あるが、本発明においては、パルス波形伝達に影響しないような回路構成を提供して放電痕の微細化しようとするものである。
【００１０】
即ち、ＦＥＴ制御式放電パルス電源におけるＦＥＴ素子の内部寄生容量は、大別すると(1) 入力容量、(2) 帰還容量、(3) 出力容量であり、ゲートに入力されるパルス波形は、まず「入力容量」でなまる。
【００１１】
また、「帰還容量」により、ドレイン電圧の変化がゲートに戻り、発振しやすくなり、「出力容量」で、ドレイン電圧の変化が余計なドレイン電流を生じさせる。このドレイン電流は、放電加工機のパルス発生器においては巨大な瞬時電流を生じせしめるので、極めて有害である。
【００１２】
本発明では、これらの対策として、ＦＥＴ素子のゲート端子を広範囲面積でもってＧｎｄ電位に接続し、ＦＥＴ素子の駆動をソース端子から電流を「吸い込む」か、または、「吸い込まない」か、で行うので、入力容量の悪影響が非常に小さくなる。
【００１３】
この場合、ＦＥＴ素子のゲート端子をＧｎｄに接続するのであるから、ゲート電位が揺れることがなくなり、帰還容量の悪影響もまた非常に小さくなる。
ＦＥＴ素子にドレイン電流が流れるか、または、流れない場合のいずれの状態においても、ドレイン電圧が変化しないようドレインに定電流回路を挿入すると、出力容量への充電電流・放電電流がなくなり、出力容量の悪影響もまたなくなる。
【００１４】
後述する本発明の好ましい実施形態の説明においては、
(1) 前記電流制限素子は抵抗である構成、
(2) 前記ＦＥＴ素子のソース端子からの吸い込み電流は、バイポーラトランジスタを使用し、前記バイポーラトランジスタのベースとエミッタ間に駆動パルスを与える構成、
(3) 前記ＦＥＴ素子のソース端子からの吸い込み電流は、ＭＯＳ型ＦＥＴを使用し、前記ＭＯＳ型ＦＥＴ素子のゲートとソース間に駆動パルスを与える構成
が説明される。
【００１５】
【発明の実施の形態】
以下、図２から図６について本発明の実施の形態を説明する。
一般に、スイッチ素子としてＦＥＴ素子を使用する場合、接地方法には３通りあるが、最も応答性の速いのはゲート接地であるのは周知の通りである。即ち、ゲート接地の場合、ドレイン電圧が帰還容量を通してゲート電位に漏れ込むことがなくなり、帰還容量の悪影響を回避できる。
【００１６】
また、この場合、ＦＥＴ素子の駆動は、ソース電流の吸い込みでおこなうので、インピーダンスが大変低くなり、ゲートとソース間に形成される入力寄生容量の影響が極めて小さくなる。
【００１７】
図２はＦＥＴ素子をバイポーラトランジスタＴＲＳで駆動する例を示しており、このバイポーラトランジスタＴＲＳのコレクタ端子はＦＥＴのソース端子に接続され、ソース電流がＯＮ／ＯＦＦ駆動される。バイポーラトランジスタＴＲＳのエミッタ端子は、エミッタ抵抗ＲE を介してＶEE（−１０Ｖ）に接続される。
【００１８】
前述したバイポーラトランジスタＴＲＳの駆動には普通のパルス発生器を用いるが、Ｇｎｄレベルは異なる。つまり、パルス発生器のＧｎｄレベルは−１０Ｖに接続され、前記ＦＥＴ素子のゲート端子が接続されているＧｎｄレベルに接続してはならない点が要注意である。
前記ＦＥＴ素子を駆動するのは、バイポーラトランジスタＴＲＳに限定されないが、当然ながらＦＥＴ素子であってもよい。
【００１９】
図３はバイポーラトランジスタＴＲＳをＦＥＴ素子で駆動する場合であるけれども、前述と同様に−１０Ｖの負電流は必要である。図３におけるＦＥＴ素子ＦＥＴ１とＦＥＴ素子ＦＥＴ２とは同一の型名のものを使ってもよく、他は図２と同様である。
【００２０】
図２に戻って、スイッチ素子ＳＷD を閉じたまま、バイポーラトランジスタＴＲＳのベースをパルス駆動し、ＦＥＴ素子ＦＥＴのドレイン電流（ＩP） を測定した場合のＩP 波形を同図の右図に示す。
【００２１】
図２の定数では、バイポーラトランジスタＴＲＳのエミッタ抵抗：ＲE ＝４．７Ωとパルス振幅：３Ｖの場合、ドレイン電流ＩP は０．５Ａとなる。実際の計測でも、計画のような電流波形が得られた。
【００２２】
スイッチ素子ＳＷＤは、実際の放電加工時には放電ギャップに置き換えられる。即ち、スイッチ素子ＳＷDが除去され、（＋）端子には被加工物が、（−）端子には放電電極が接続される。
【００２３】
実際の放電加工の場合、放電電極と被加工物は接触・非接触・放電状態を複雑に繰り返すが、そのような状態に近い動作テストとして、図２において抵抗ＲＬＤのない状態でスイッチ素子ＳＷＤを開にしたまま、バイポーラトランジスタＴＲＳのベースを駆動しておき、スイッチ素子ＳＷＤを閉じた瞬間のＩｐ波形を観測する。これで安定に前記動作電流波形が保たれればよい。
【００２４】
図２に示すＦＥＴ素子の出力容量は、現在使用している高速型ＦＥＴ素子で９０ＰＦである。ＦＥＴ素子のドレイン端子とＶＤＤ端子との配線長さは極めて短くしておき、高速パルス応答に対応できるようにしておく。正電圧源ＶＤＤとして＋７５Ｖを与えておく。
このような設定で、抵抗ＲＬＤのない状態でスイッチ素子ＳＷＤを開にしたまま、バイポーラトランジスタＴＲＳのベースを駆動しておき、スイッチ素子ＳＷＤを閉じると、ドレイン電圧はスイッチ素子ＳＷＤの開時はほぼ０Ｖ付近にあり、スイッチ素子ＳＷＤの閉時には瞬時に＋７５Ｖまで上昇するが、この場合、ＦＥＴ素子の出力容量に極めて大きな充電電流が流れる。
【００２５】
したがって、
Ｑ＝ＣＶ                      ・・・（１）
Ｑ：は寄生容量に溜まる電荷量、Ｃ：寄生容量の値、Ｖ：電圧
なる関係から、充電電流ＩCSは、
ＩCS＝ＣｄＶ／ｄｔ            ・・・（２）
で与えられる。
【００２６】
この場合、Ｃ＝９０ｐＦ、ｄＶ＝７５Ｖ、ｄｔ＝２ｎｓｅｃと仮定すれば、ＩCS＝３．３７５Ａとなる。実際に、瞬時に流れる充電電流を測定してみると、図４の（Ａ）図のようになった。
【００２７】
一般に、放電加工機において精密仕上げ加工を実現するためのパルス波形ピーク時の電流値ＩP は、０．５Ａ以下である。できる限り小さな電流で放電を発生させたいけれども、放電の安定性の点から下限は０．２Ａ程度と言われている（増沢，電気加工学会誌，Vol.32／No.p64,p53）。したがって、充電電流ＩCSとして３Ａ級の電流が瞬時に流れることは非常に都合が悪い。
【００２８】
この対策としては、両端電圧が何Ｖであろうとも０．５Ａしか流さない電流制限素子を挿入すればよい。そのような素子として接合型ＦＥＴ素子、定電流ダイオード等がある。しかし、これらの半導体素子は耐電圧が低いものが多いので、この様な回路仕様に適用するには制約が多い。そこで、代用として抵抗ＲLDを挿入して、抵抗ＲLDによる電圧降下：ＲLD×ＩP が丁度＋７５Ｖにセットすればよい。
【００２９】
この場合、ＦＥＴ素子ＦＥＴのＯＮ／ＯＦＦにかかわらずドレイン電圧ＩP はほぼ０Ｖに保たれる。したがってＦＥＴ素子ＦＥＴの出力容量に充電・放電は起きず、瞬時の過大なピーク電流ＩCSは回避できる。その様子を図４（Ｂ），（Ｃ），（Ｄ）に示す。つまり、図４（Ｂ），（Ｃ），（Ｄ）からは、抵抗ＲLDの値が大きくなるにつれてピーク電流ＩCSが低減していることが理解できる。
【００３０】
実際には、放電ギャップには、放電を継続させるのに必要な残り電圧が約２０Ｖかかるので、抵抗値ＲLDは、ドレイン電圧ＩP を見ながら調整することになる。
【００３１】
この効果を検証するために、抵抗ＲLDの値を変えながら同一セットアップ・同一ワークにて加工を行った。ワークはφ２のＳＵＳ３０３でテーブル側、放電電極はφ０．６の銅で、スピンドル側に取付ける。加工液は鉱物油である。
図５は加工表面のＳＭＥ写真を示すが、同図からは、抵抗値ＲLDを増やすにしたがって加工表面が滑らかになっていく様子がわかる。図４の（Ａ），（Ｂ），（Ｃ），（Ｄ）と図５の（Ａ），（Ｂ），（Ｃ），（Ｄ）とは対応したものであり、切り込み深さ１５μｍ、１パスカッテイングの場合である。
【００３２】
図６は加工条件諸量を示しており、図５写真の▲１▼，▲３▼，▲５▼，▲７▼と図６の▲１▼，▲３▼，▲５▼，▲７▼とはそれぞれ対応する。図６の繰返レートは２水準変えて加工速度と反射性状を観察したものであり、表１の右側写真は加工面の反射具合を示し、約０．５ｍｍ幅の文字を写したものである。
【００３３】
放電ギャップは０．１μｍ前後であるため、位置決め精度０．０１μｍのＣＮＣを送り装置に採用し、テーブル送り機構の剛性に充分に配慮が行われた。
【００３４】
【発明の効果】
以上の説明から明らかなように、本発明によれば、ＦＥＴ素子をゲート接地で駆動させてパルスを発生させると、入力容量に影響される度合いが減少し、波形なまりが少なく、短パルスを発生させることができると共に、ゲート接地ＦＥＴ素子をソース電流駆動すると、帰還容量に影響される度合いが劇的に減少し、ドレイン電流への時間遅れがなく、高速応答できる状態となる。
【００３５】
また、本発明では、ＦＥＴ素子をゲート接地で動作させる場合の出力容量の影響を防止するため、ドレイン端子と前記放電電極との間に抵抗を挿入したので、ＦＥＴ素子にドレイン電流が流れようと流れまいと、ドレイン電圧を一定に保って出力容量の影響を排除した。
【００３６】
また、本発明の放電パルス電源では、出力容量が等価的になくなったものとみなせるので、放電電極と被加工もの面の短絡時に瞬時電流が流れなくなり、放電痕の大きさは、ＦＥＴ素子を駆動するパルス信号によって決まる小さな一様のものにすることができる。
【００３７】
さらに、本発明の放電パルス電源では、１パス加工でも、加工面は通常の梨地からＲＣ回路方式に劣らぬ鏡面まで実現できる。
【図面の簡単な説明】
【図１】従来の放電加工機の概念図である。
【図２】本発明によるＦＥＴ制御式放電パルス電源の回路図とその電流波形線図である。
【図３】本発明による別のＦＥＴ制御式放電パルス電源の回路図である。
【図４】同ＦＥＴ制御式放電パルス電源の寄生容量充電電流の計測線図である。
【図５】同ＦＥＴ制御式放電パルス電源による加工表面SEM写真である。
【図６】同ＦＥＴ制御式放電パルス電源における加工諸条件と加工速度・反射性状との関係を示した表である。
【符号の説明】
１            放電電極
２            被加工物
３            噴出ノズル
ＦＥＴ        ＦＥＴ素子
ＴＲＳ        バイポーラトランジスタ
ＳＷD         スイッチ素子
ＲLD          抵抗
【図１】
0004311521.tif 000002
【図２】
0004311521.tif 000003
【図３】
0004311521.tif 000004
【図４】
0004311521.tif 000005
【図５】
0004311521.tif 000006
【図６】
0004311521.tif 000007