(57)【特許請求の範囲】
【請求項１】
振動速度感知要素と、ドライブ信号を前記速度感知要素に送るためのドライブ回路と、出力端子と、アナログ速度感知要素に結合されており、前記速度感知要素の動きに対応する速度信号を提供するためのピックアップ回路と、デジタルデータが記憶されるメモリと、前記アナログ速度信号を前記出力端子に送る標準モード、故障の発生を示すために所定の信号が前記出力端子に送られる故障モード、及びデジタルデータを双方的に前記出力端子を介して送ることのできるプログラミングモードを含む３つの互いに両立しないモードの一つでのオペレーションについて選択的にプログラムされ得る３状態出力ステージ、とを有し、外部のコンピュータが前記出力端子を介して前記メモリとインターフェースすることができる慣性速度センサー。
【請求項２】
前記出力端子以外のパスを介して、前記プログラミングモードに、他のモードの一つから入るように出力ステージを条件付けるための手段を含む、請求項１記載の慣性速度センサー。
【請求項３】
パワー供給ラインを介して、前記プログラミングモードに、他のモードの一つから入るように出力ステージを条件付けるための手段を含む、請求項１記載の慣性速度センサー。
【請求項４】
以下の条件、即ち、電源電圧が上昇レベルに上がりある所定期間中は前記上昇レベルに維持され、第１のアクセスコードが前記出力端子を介して送られ、読み取り／書き込みシークエンスを開始するために第２のアクセスコードが前記メモリに送られる、という条件全てが満たされた場合にのみ、プログラミングモードへ入ることを許可するための手段を含んでいることを特徴とする請求項１乃至３のいずれかに記載の慣性速度センサー。
【請求項５】
前記出力ステージが、故障の発生を示すために前記出力端子を所定の電圧に保持するようにプログラムされていることを特徴とする請求項１乃至４のいずれかに記載の慣性速度センサー。
【請求項６】
アナログ温度信号を提供するための温度センサーと、温度補償データを検索するために前記メモリにアドレスするのに使用するために、アナログ温度信号をデジタル信号に変換するためのアナログ／デジタル変換器と連続近似論理とを含む請求項１乃至５のいずれかに記載の慣性速度センサー。
【請求項７】
故障の発生を検知するために速度センサーで異なる点の状態をモニターするための手段を含む請求項１乃至６のいずれかに記載の慣性速度センサー。
【請求項８】
前記メモリから検索されたデータをアナログ信号に変換するためのデジタル／アナログ変換器と、前記アナログ信号で速度センサーをキャリブレートするための手段とを含む請求項１乃至７のいずれかに記載の慣性速度センサー。
【請求項９】
アナログ温度信号を提供するための温度センサー、アナログ温度信号をデジタル信号に変換するためのアナログ／デジタル変換器および連続近似論理とを含む手段、デジタル温度信号をデジタル／アナログ変換器に供給して、アナログフィードバック信号を送るための手段、フィードバック信号を温度センサーからの信号と組み合わせて、残留エラー信号を提供するための手段、および残留エラー信号をモニターして、変換の精度を検証するための手段を含む請求項１乃至８のいずれかに記載の慣性速度センサー。
【請求項１０】
前記アナログ／デジタル変換器又は前記デジタル／アナログ変換器の何れかにおける故障を検知するため、前記アナログ／デジタル変換器の信号をモニターするためのウインドウコンパレータを含んでいることを特徴とする請求項９に記載の慣性速度センサー。
【請求項１１】
データは、デジタルワードの形式で前記メモリに記憶され、前記デジタルワードはそれぞれ２つの異なるメモリ位置に記憶されるとともに、両方の位置からデータを読み取り、２つのワードを比較してデータの改竄がおきていないかどうかを判定するための手段を備えていることを特徴とする請求項１乃至１０のいずれかに記載の慣性速度センサー。
【請求項１２】
前記判定するための手段は、２つのワードが同一である場合にはデータは正符号を有すると解釈し、２つのワードが相補性である場合にはデータは負の符号を有すると解釈することを特徴とする請求項１１に記載の慣性速度センサー。
【請求項１３】
慣性速度を感知する方法において、振動を作り出すために振動速度感知要素にドライブ信号を送る段階と、アナログ速度信号を提供するために、前記速度感知要素の動きにより作られた信号をモニターする段階と、デジタルデータをメモリに記憶する段階と、前記アナログ速度出力信号を前記出力端子に送る標準モード、故障の発生を示すために所定の文字の信号を前記出力端子に送る故障モード、及びデジタルデータが双方的に前記出力端子を介して送ることのできるプログラミングモードを含む３つの互いに両立しないモードの一つでのオペレーションに対して３状態出力ステージを選択的にプログラムする段階とから成り、外部のコンピュータが出力端子を介してメモリとインターフェースすることができることを特徴とする方法。
【請求項１４】
前記出力端子以外のパスを介して、前記プログラミングモードに、他のモードの一つから入るように出力ステージを条件付けるための手段を含む、請求項１３記載の慣性速度センサー。
【請求項１５】
パワー供給ラインを介して、前記プログラミングモードに、他のモードの一つから入るように出力ステージを条件付けるための手段を含む、請求項１３記載の慣性速度センサー。
【請求項１６】
プログラムモードへ入ることを許可する前に、以下の条件即ち、電源電圧が上昇レベルに上がり、ある所定期間中は前記上昇レベルに維持され、第１のアクセスコードが前記出力端子を介して送られ、読み取り／書き込みシークエンスを開始するために第２のアクセスコードが前記メモリに送られる、という条件をチェックする段階を含んでいることを特徴とする請求項１３乃至１５のいずれかに記載の方法。
【請求項１７】
前記出力端子が故障の発生を示すために前記出力端子が所定の電圧に保持されることを特徴とする請求項１３乃至１６のいずれかに記載の方法。
【請求項１８】
アナログ温度信号を提供する段階と、アナログ／デジタル変換器および連続近似論理において前記アナログ温度信号をデジタル信号に変換する段階と、温度補償データを検索するために前記デジタル信号に従って前記メモリにアドレスする段階とを含んでいることを特徴とする請求項１３乃至１７のいずれかに記載の方法。
【請求項１９】
故障の発生を検知するために、速度センサーで異なる点の信号をモニターする段階を含んでいることを特徴とする請求項１３乃至１８のいずれかに記載の方法。
【請求項２０】
前記メモリから検索されたデータをアナログ信号に変換し、速度センサーを前記アナログ信号でキャリブレートする段階を含んでいることを特徴とする請求項１３乃至１９のいずれかに記載の方法。
【請求項２１】
アナログ温度信号を提供する段階と、アナログ／デジタル変換器及び連続近似論理において前記アナログ温度信号をデジタル信号に変換する段階と、アナログフィードバック信号を提供するために前記デジタル温度信号をデジタル／アナログ変換器に送る段階と、残存エラー信号を提供するためにフィードバック信号を温度センサーからの信号と組み合わせる段階と、変換の精度を検証するために前記残存エラー信号をモニターする段階とを含んでいることを特徴とする請求項１３乃至２０のいずれかに記載の方法。
【請求項２２】
前記残留エラー信号は、変換エラーが所定限度内にあることを検証するためにウインドウコンパレータでモニターされることを特徴とする請求項２１に記載の方法。
【請求項２３】
前記データは、デジタルワードの形式で前記メモリに記憶されており、デジタルワードをそれぞれ２つの異なるメモリ位置に記憶する段階と、前記両方の位置から前記ワードを読み取る段階と、データの改竄が起きていないかどうかを判定するために前記２つの位置からのデータを比較する段階とを含んでいることを特徴とする請求項１３乃至２２のいずれかに記載の方法。
【請求項２４】
前記２つのワードが同一である場合には前記データは正の符号を有すると解釈され、前記２つのワードが相補性である場合には前記データは負の符号を有すると解釈されることを特徴とする請求項２３に記載の方法。
【発明の詳細な説明】
【０００１】
（発明の属する技術分野）
本発明は、概括的には慣性速度センサーに、より厳密には内蔵テスト手段を供えた慣性速度センサー及び方法に属する。
【０００２】
（発明の背景）
慣性速度センサーは、航空機航法、ミサイル及び宇宙船の誘導、及び自動車安定制御系を始めとして多種多様なアプリケーションに使用されている。これらのアプリケーションの多くは、安全性が最重要課題であるので、センサーの故障に対してガードするための対策が講じられねばならない。
【０００３】
（発明の概要）
本発明の目的は、概括的には、新しく且つ改良された慣性速度センサー及び方法を提供することである。
【０００４】
本発明の別の目的は、改良型内蔵テスト手段を備えた慣性速度センサー及び方法を提供することである。
【０００５】
上記及び他の目的は、本発明により、標準の運転中には速度出力信号を届けるために、プログラミングモード中には外部コンピュータとインターフェースするために、そして故障発生時には警告を発するために、単一の出力端子を使用する慣性速度センサー及び方法を提供することにより達成される。プログラミングモードへのアクセスは、条件の所定シーケンスが当てはまるときにのみ許容され、プログラミングモードが偶発的に起動するということは事実上ありえない。補償データは、冗長的に内部メモリ中の２箇所に記憶され、該データはその両方の位置から読み出され、妥当性を検証するために比較される。故障の発生を検知するために信号は様々な位置でモニターされる。
【０００６】
（好適な実施形態の詳細な説明）
図1に示すように、速度センサーは双端音叉の形をしたクオーツ感知要素１１を含んでいる。本音叉は単体の水晶材料から製作されており、Ｈ型の構成で、一方がドライブ尖叉１２そして他方がピックアップ尖叉１３となっている。尖叉の各対は音叉の縦軸１４周りに対称に配設されている。
【０００７】
ドライブ尖叉１２は駆動されると、音叉の固有周波数で、音叉の面内で振動する。音叉が縦軸周りの回転を受けると、コリオリの力が働いて両尖叉が音叉の面から外れ、振動のピックアップモードを誘発する。ドライブ及びピックアップ信号は、従来の方法で電極（図示せず）を使用して尖叉に連結され、ドライブ信号は尖叉の圧電振動を誘発し、ピックアップ信号は、コリオリの力により生まれたひずみに反応して圧電的に生成された電荷の形態をとる。
【０００８】
感知要素は双端音叉であるものとして図示しているが、必要に応じ単端音叉を含め他のタイプの振動感知要素を使用することもできる。
【０００９】
ピックアップ信号は電荷増幅器１６を通過して前置増幅器１７に至り、その後復調器１８に至る。復調器を出た信号は、ローパスフィルタ１９及びバイアス取り消し回路２０を通過し補償加算器２１に至り、その後出力増幅器２２に至り、速度出力信号は出力増幅器の出力に現れる。電圧入力が＋５ボルト及び０ボルトの場合、ゼロ入力に対して速度出力は＋２．５ボルトまでバイアスされ、正の速度入力に対してはより大きな正の電圧まで振れるが、負の速度入力に対してはゼロボルトに向かって振れる。＋２．５ボルトのレベルは、実質的なグラウンドと称される。
【００１０】
米国特許第５，９４２，６８６号に記載されているように、印加電力に正比例して装置のスケールファクタが変化するように、補償信号はサンプル・アンド・ホールド回路２３から加算器に加えられ、温度などの要素に関する出力信号を調整し、システムを比率測定式にする。
【００１１】
システムには、外部ＥＥＰＲＯＭ２６と連携して作動するデジタル論理２４が含まれており、これにより、構成要素を手作業ではんだ付けする必要無しに、装置を電子的にキャリブレートすることができる。デジタル論理は、装置に故障が発生したことを検知する内蔵テスト機能も提供している。デジタル論理からの信号は、サンプル・アンド・ホールド回路２３を介して補償加算器２１に、そして出力増幅器２２に送られる。
【００１２】
振動感知要素、即ち音叉１１は、デジタル論理用のクロック基準として使用され、ドライブ回路即ちオシレータ２８から引き出されたクロック信号がクロックフィルタ２９を介してデジタル論理に送られるようになっている。これにより、外部クロックの必要性が排除されるので、速度センサーの寸法及び費用が低減され、それにより総部品点数および回路盤面積が小さくできる。こうすると、音叉の完全性をモニターすることが自動的にクロック信号の完全性をモニターすることになるので、故障検知のタスクを単純化することにもつながる。加えて、クロック信号は出力信号と同期しているので、合計及び差異周波数でのエイリアス信号やビートトーンも発生しない。
【００１３】
該好適実施形態では、音叉の基本周波数がデジタル論理のクロック基準として用いられている。代替的には、フェーズロックループを使用して、信号をより速く処理するために多数の音叉ドライブ周波数を生成することもできる。何れの場合でも、周波数確定要素は感知要素として働く音叉と同じ音叉である。
【００１４】
図2に示すように、ドライブ回路即ちオシレータ２８は、ＡＧＣ（自動利得制御）サーボループと称されることもあるループを備えている。ドライブ尖叉が振動しているときは、電流はドライブ電極をまたいで生成される。この電流は電流対電圧増幅器３１を通過して、復調器３２の入力に印加される電圧を生み出す。この電圧はＩＸ信号と呼ばれることもある。電流対電圧増幅器の出力に接続されている電圧コンパレータ３３は、ドライブ周波数で方形波を生成する。この方形波は、復調器の制御入力に送られ、復調器がドライブ周波数で作動する状態となり、その出力はｄｃの項を含んでいる。
【００１５】
復調器からのｄｃ項は、加算回路３４に送られ、ここで固定スケールファクタ基準電圧３６及びプログラム可能スケールファクタ基準電圧３７と結び付く。加算回路の出力は、積分器３８の入力に接続されている。
【００１６】
積分器の出力は、入力が非ゼロの場合は、より大きな正電圧、或いはより大きな負電圧の何れかに向かって動くことになる。このことは、安定状態において、積分器への入力は平均するとゼロであるということを意味する。このように、復調器の出力は、２つのスケールファクタ基準電圧の合計を正確にキャンセルしなければならない。復調器の出力電圧は、音叉のドライブモードの振動の振幅を表しているので、この２つのスケールファクタ基準電圧は、ドライブモード信号の大きさをセットする。
【００１７】
音叉の速度感知能力は、ドライブ尖叉の対称軸周りの入力回転を面外ねじれモードにつなぐコリオリの力に依存している。コリオリの力は回転速度と尖叉速度の積に比例し、その速度は尖叉振動の振幅に比例する。こうして、尖叉が駆動されてより大きな変位の振幅と速度で振動するにつれ、コリオリの力を介する回転への反応は比例的に増大する。
【００１８】
こうして、スケールファクタ又は音叉の単位回転あたりの反応は、駆動振幅に比例して増加する。
【００１９】
音叉のドライブモードの振動の振幅を確定する際、スケールファクタ基準電圧３６及び３７は、デバイスのスケールファクタをも決める。固定電圧を使用して基準スケールファクタをセットし、プログラム可能電圧を使って微調整を行う。これにより、出来上がった各速度センサーが適正なスケールファクタ出力を有するように、各装置のスケールファクタは、個々の音叉特性の細かい違いに合わせて補正できるようになる。
【００２０】
プログラム可能スケールファクタ基準電圧をセットするためのプログラム可能データは、ＥＥＰＲＯＭ２６に記憶されデジタル論理２４によりアクセスされるデジタル係数から導き出される。そのデータはアナログ電圧に変換され、加算回路３４のプログラム可能バイアス電圧入力に送られる。現在のある好適な実施形態では、スケールファクタ基準のプログラム可能コンポーネントの調整範囲は、固定コンポーネントの＋／−３５パーセント程度となっている。
【００２１】
積分器３８の出力の電圧レベルは、ドライブループでの許容できない状況又は故障を検知するウインドウコンパレータ３９によりモニターされる。ウインドウコンパレータは、1対のコンパレータ４１、４２と否定和ゲート４３とを備えており、コンパレータの出力は否定和ゲートの入力に接続されている。電圧の上限及び下限は、回路のトリップポイントを定義する基準電圧＋ＲＥＦ及び−ＲＥＦによりセットされる。他の２つのコンパレータ入力は、積分器からの信号を受信するために合わせて一つにされる。否定和ゲートの出力は、ローパスフィルタ４４を通過し内蔵テスト論理によりモニターされる。
【００２２】
積分器の出力が基準電圧によりセットされた限度内にある限り、ウインドウコンパレータの出力は、内蔵テスト論理４６に受容可能と判定される。仮に積分器の出力が上記限度から外れるようなことが起きれば、テスト論理は故障を検知し出力段階22をトリガして正電圧レールに素早く切り替えるが、これを故障状況と解釈する。
【００２３】
オシレータループ内で検知され得る故障のタイプには、音叉の欠陥又は破損、音叉につながる又は音叉から出ている電気トレースがオープンであること、音叉が封入されているパッケージの充填ガスの漏れにより発生する音叉モード“Ｑ”ファクタの変化、及び積分器を横切るフィードバックコンポーネントが短絡しているか或いはオープンであることが含まれる。
【００２４】
積分器の故障が内蔵テスト論理で検知できるようにするため、積分器の出力は加算回路４９のバイアス電圧４８と組み合わせられ、積分器の安定状態出力を実質的なグラウンド、つまり正の供給電圧と負の供給電圧の間の中間点から所要値に移動させる。これは、積分器を横切るフィードバック経路が短絡すると、システムに＋５ボルト及び０ボルトの電圧が供給された場合には、積分器の出力は実質的グラウンド、つまり＋２．５ボルトに留まることから、必要である。この故障を検知するために、積分器出力電圧の受容可能範囲は、標準作動状態に関しては、実質的グラウンドから離れ、通常は約＋２．６ボルトから＋４ボルトの範囲にバイアスされねばならない。
【００２５】
積分器を横切るフィードバック経路がオープンになると、積分器増幅器は復調器により作り出されたダブル周波数コンポーネントをすべて通すことになる。このダブル周波数信号は、ウインドウコンパレータを通過すると、増幅器出力がトリップ限界を通り越して遷移するので、デジタル“１”と“０”のストリームができてしまう。ローパスフィルタ４４は、このパルスストリームをｄｃ電圧へ下げ、このｄｃ電圧を内蔵テスト論理が故障として検知する。
【００２６】
加算回路４９の出力は、増幅器５１により増幅されて、電圧コンパレータ３３からの出力電圧を変調するために振幅変調器５２に送られる。電圧コンパレータの出力はレールツーレールの方形波であり、変調器は方形波のピークツーピーク振幅を調整して、音叉のドライブ尖叉に可変ドライブ電圧を供給する。
【００２７】
変調器からの方形波は、論理回路からの信号により制御されるマルチプレクサ５３を介してドライブ尖叉に送られる。方形波はまた、音叉のドライブモードの固有周波数に大凡等しい中央周波数での利得１．０で、バンドパスフィルタ５４の入力にも送られる。このフィルタは、方形波の調波成分を著しく減衰させ、純粋な正弦波に近い別のドライブ信号を作り出す。その信号は、マルチプレクサの第2の入力に送られる。
【００２８】
方形波ドライブ信号のピークツーピーク電圧はより素早く上昇し、結果的に正弦波よりも速くターンオンするので、ターンオン時間を最小限にするためにターンオンの初期位相中にドライブ尖叉に送られる。一旦、音叉振動の振幅があるレベルに到達し、積分器３８の出力がウインドウコンパレータ３９の制御下限を超えてしまうと、内蔵テスト論理は、マルチプレクサに対してその出力を方形波から正弦波に切り替えるコマンド信号を生成する。相対的には調波の無い正弦波をここでは使用して、次のターンオンシーケンスまでのオペレーションの残り部分に対して音叉を駆動する。
【００２９】
これにより、両方のタイプのドライブ信号の利点がどちらのタイプの欠点も受けずに提供される。方形波は、振幅制御レベルでの音叉振動及び安定性のより速い立ち上がりを提供する。しかしながら、方形波は、幾つかの例では音叉構造の高次のモードと結びついてセンサー出力に望ましくないバイアスシフトを引き起こしかねない高調波成分も有している。正弦波にはこのような調波は相対的に少なく、よりゆっくりと上昇するので、方形波よりもターンオンが遅くなり、起動オペレーションにとってはあまり良いとは言えない。
【００３０】
クロック基準が音叉運動の位相に対して固定位相関係を有するようなやり方で生成されることが重要である。仮に位相関係が１つのターンオンから次のターンオンまでで変化するのであれば、論理は依然として適正に機能するであろうが、位相に差があると、クロック信号の出力信号経路への有限な結合のせいで、センサーのバイアスオフセットに差異が生じやすい。固定クロック位相関係であれば、結合があったとしても、ターンオンからターンオンまで固定値を確実に有することになる。
【００３１】
固定位相関係は、クロック信号が論理回路に送られるときに通過するクロックフィルタ２９により提供される。図３に示すように、クロックフィルタは1対のＤ型フリップフロップ５６、５７を備えており、そのフリップフロップ５６、５７はそれぞれＱＡ及びＱＢとして示される自身の出力を消去するために同時にリセットされる。これらのフリップフロップが正に向かうクロックエッジ上でトリガすると、入力クロック信号が電圧コンパレータ３３の出力から導出され、非反転クロック入力信号がフリップフロップ５６に送られ、反転されたクロック入力信号がインバータ５８を介してフリップフロップ５７に送られる。
【００３２】
積分器５９、シュミットトリガ６０、及びインバータ６１を備えたフィードバックループは、フリップフロップ５７のＱ出力とＤ入力の間に接続されている。これによりクロック入力は２で分割されるので、フリップフロップ５７の出力の信号ＱＢはクロック入力のちょうど半分に等しい周波数の方形波になる。
【００３３】
フリップフロップ５６はフリップフロップ５７のスレーブであり、フリップフロップ５７からの遅延ＱＢ出力信号が、インバータ６２を介してフリップフロップ５６のＤ入力に送られる。こうして、フリップフロップ５６の出力の信号ＱＡも、クロック入力のちょうど半分に等しい周波数の方形波になるので、２つのフリップフロップの出力は、常に互いに入力クロック周期の半分だけ位相ずれしていることになる。
【００３４】
積分器及びシュミットトリガは、多数の遷移が入力クロック信号にある場合、そのような遷移がクロック出力信号に起きるのを防止する遅延をフィードバックに導入する。遅延は、第１の正方向クロックエッジでの最初の遷移の後ある一定の期間中に、フリップフロップが更なる遷移を作るのを防止する。この遅延を図４に示しているが、遅延はクロック期間の１０から２５パーセント程度である。このようにしてフリップフロップを抑止することで、最初の遷移後短期間の内に多数の遷移を含むかもしれないクロック入力からの出力信号がクリーンなものとなる。このような遷移は、例えば、クロック入力の生成に利用されるコンパレータのような要素から生じるが、それらは起動時だけに限らずセンサーのオペレーション中いつでも起こりうる。
【００３５】
フリップフロップ５６、５７の出力ＱＡ及びＱＢには疑似遷移が無く、これらの出力が排他的論理和ゲート６３に入力される。これら２つの信号は、両方とも周波数がクロック入力信号の半分なので、それらは合体してクロック入力信号と同じ周波数の新クロック信号を生み出す。２つのフリップフロップは互いに隷属しており、それらのＱＡ及びＱＢ出力は、常に互いに入力クロック周期の半分だけ位相がずれているので、フィルタからの出力信号の位相は、常にフィルタへのクロック信号入力に対して固定関係を持つ。この位相関係を図４に示す。
【００３６】
図５は、パワーがセンサーに加えられた瞬間と十分な音叉駆動振動の立ち上がりとの間に生じる疑似振動から正しくないクロック信号が派生することを防止するリセット回路６４を示している。この回路は、オシレータの周波数を決めるレジスタ６８とキャパシタ６９が付いている電圧コンパレータ６７を備えた精密オシレータ６６を含んでいる。この周波数は、システムクロック周波数よりはるかに低く、ある現在の好適な実施形態では、システムクロックは、周波数が１０ＫＨｚで、オシレータ６６は周波数１Ｋｈｚで作動する。
【００３７】
図６に示すように、ドライブオシレータ信号７１がある不確定周波数から標準の作動周波数に遷移するには、ある有限期間が必要とされる。波形７２は、パワーが加えられるにつれて入力電圧が徐々に上昇する様子を図示している。入力電圧が閾値レベル、通常は３．８ボルトに到達すると、パワーオン・リセットパルス７３が生成され、論理回路を初期状態にリセットする。
【００３８】
オシレータ６６の出力は、９ビット（５１２分割）カウンタ７４の入力に接続されている。カウンタの出力は、制御論理７７に送られるが、制御論理７７は、パワーオン・リセット回路７８からの非同期リセット信号も受信する。カウンタ７４からの信号を受信すると、制御論理は、コンパレータ使用可能信号７９をトグルして電圧コンパレータ６７を遮断するが、コンパレータ６７は、ここで別のパワーオン・リセットが起きるまでは振動を止める。制御論理は又、リセットパルスシンクロナイザ８１も使用可能にするが、このシンクロナイザ８１は、有効であると知られているクロックフィルタ２９からのクロック信号と同期している同期リセット信号を届ける。同期リセット信号は、論理和ゲート８２で非同期リセット信号と組み合わせられてシステムリセット信号８３を提供する。図６に示すように、この信号は、メインシステムクロックと同期する際、低い状態に遷移し、次に高い状態に戻る。このようにしてリセット信号を遅れて届けることにより、有効であると知られているクロックが音叉から引き出された後、確実に最終的なリセットを全デジタル論理回路に与えることができるようになる。
制御論理は、オシレータ６６からの信号の２周期内にその機能を果たし、オシレータのオペレーションに対し合計５１４周期を生み出し、その時点で完全に使用不能となる。
【００３９】
下部の２つの波形は、システムクロック及びシステムリセット信号を拡大スケールで示したものである。これら２つの波形により示されるように、システムリセット信号の負方向の遷移は、システムクロックに対して非同期であり、正方向遷移前に幾つかのクロック周期を生じることができるが、正方向遷移はシステムクロックと同期化している。
【００４０】
このリセット回路は、パワーがセンサーに加えられたときデジタル論理を初期化する。タイミングシーケンスが完了するまでは、内蔵テスト論理は、正レール電圧での出力ステージ２２からの信号を保持する。その後、出力は、センサーの回転速度に対応する値を想定できるようになる。出力がレールを外れると、それはセンサーの使用準備が整っていることの標示となり、有効なデータを与える。出力は、ここで、故障が検知されたときにだけ正レールに戻される。
【００４１】
故障が検知され、出力が正電圧レールに向かうとき、ＢＩＴフラッグはラッチされ、別のパワーターンオンシーケンスが起きるまでは、ラッチのかけられた状態のままにされる。しかしながら、起動中の遷移状態によりＢＩＴフラッグにラッチが掛けられたままにならないように、ターンオンシーケンスが完了するまでは、ＢＩＴフラッグのラッチかけは禁止されている。
【００４２】
仮に装置に加えられているパワーがパワーオン・リセット回路の閾値を下回ることになれば、回路は自動的に再度トリガされる。再トリガの場合、パワーの損失が起きたことが標示される。
【００４３】
図１及び７に示すように、システムは、電圧コンパレータ８８を備えたアナログ／デジタル変換器（ＡＤＣ）８７でデジタル形式に変換されるアナログ信号を提供する内蔵温度センサー８６を含んでいる。アナログ温度信号は、加算ジャンクション８９で基準電圧と組み合わせられるので、室温（３００°Ｋ）ではＡＤＣの中間スケールにある。加算ジャンクションからの調整済温度信号は、増幅器９１を通過して、電圧コンパレータ８８の入力に送られる。コンパレータの出力は、実質的グラウンドより上方の信号の場合は高く、実質的グラウンドより下方の信号の場合は低い。
【００４４】
コンパレータ８８からの信号は、温度に対応する８ビットデジタルワードを提供する連続近似論理９２（ここで、「連続近似」は、"successive approximation"の訳であり、「逐次比較」とも称されている)に送られる。この信号はデジタル／アナログ変換器（ＤＡＣ）９３に送られ、その出力はサンプル・アンド・ホールド回路２３の１つに接続されている。サンプル・アンド・ホールド回路からの出力電圧は、加算ジャンクション８９にフィードバック信号として送られる。連続近似論理の連続周期では、フィードバック電圧は、他の２つの入力電圧の合計に等しいレベルに近づき、８周期内にその合計にかなり接近したレベルに到達する。
【００４５】
連続近似論理の出力は、こうして、アナログ温度に対応する８ビットワードに収束する。論理回路はそのワードを、温度補償データの検索に使用されるＥＥＰＲＯＭアドレスに変換する。
【００４６】
フィードバック信号を加算ジャンクション８９で温度センサー信号と組み合わせることにより、変換処理からの残存エラーに相当する信号が提供される。そのエラーは８ビットワードの最も重要でないビットの値の約半分以下となる。
【００４７】
残存エラー信号は、エラーが受容限度内にあることを検証するためにウインドウコンパレータ９４によりモニターされる。このウインドウコンパレータは、ウインドウコンパレータ３９と同様に、１対のコンパレータ９６、９７と否定和ゲート９８を備えており、コンパレータの出力は否定和ゲートの入力に接続されている。増幅器９１からの信号は、各コンパレータの１つの入力に送られる。コンパレータに送られた基準電圧＋ＲＥＦ及び−ＲＥＦにより、Ａ／Ｄ変換処理における受容可能な残存エラーの範囲に対応して基準電圧の上下限界が設定される。当該処理中に故障が起これば、残存エラーが、基準電圧により設定された限界を超え、否定和ゲートが出力信号を提供することになるが、その出力信号は高い。
【００４８】
８周期分の変換を完了した後、連続近似論理はＥＮＤ  ＯＦ  ＣＯＮＶＥＲＳＩＯＮパルスを生成する。このパルスとウインドウコンパレータからの出力信号は、ＡＮＤゲート９９に送られる。ＡＮＤゲートの出力は、デジタル論理２４の内蔵テスト（ＢＩＴ）論理４６に送られる。ＥＮＤ  ＯＦ  ＣＯＮＶＥＲＳＩＯＮパルスが生成されたときにウインドウコンパレータの出力が高い場合、ＡＮＤゲートは、テスト論理がＢＩＴ故障と解釈する高出力パルスを届ける。ＡＮＤゲートは、次に出力ステージ２２に、故障を標示する出力信号を正電圧レールにドライブするようＢＩＴコマンドを届ける。
【００４９】
「擾乱」ＢＩＴ故障コマンドの可能性を排除するために、ＢＩＴ論理は、ＢＩＴ故障コマンドを生成する前に変換が８回連続的に失敗に終わるのを見届ける。変換失敗が８回よりも少なければ、ＢＩＴ論理はトリガされず、前の有効な変換データは、別の有効な変換が完了するまで変更されずに残される。変換が連続して８回以上失敗した場合は、故障が起きたことを示すために、ＢＩＴコマンドが届けられる。
【００５０】
Ａ／Ｄ変換により作成されたデジタル補償データは、ＥＥＰＲＯＭ２６内の適当なポインタアドレスを見つけて、現在の温度に対応する正しい出力バイアス補償値にアクセスするために、デジタル論理２４により処理される。次に論理は、ＥＥＰＲＯＭから使用するためにバイアス値を読み出し、センサーの出力の補償を更新する。
【００５１】
代替的に、ルックアップ表アプローチを使う代わりに、システムの論理回路内の算術を使用して、又は副次的なプロセッサにより、補償値に変換するために、ＥＥＰＲＯＭ内に係数を記憶して、バイアスオフセットの近似値を多項式により求めるようにしてもよい。
【００５２】
補償更新は比較的高速に起こり、大まかにはドライブ周波数を８０で除した速さとなるが、これは、更新が概ね１２０Ｈｚより速い速度で起きることを意味している。これは、温度の変化により生じる出力バイアスの著しい変化よりもずっと速い。こういう理由で、変換周期７回までの失敗では出力補償の更新が起きないようにしても、出力補償の精度に何ら評価できる影響が現れないのである。
【００５３】
他の多くのソースからの補償信号の変換には、デジタル／アナログ変換器（ＤＡＣ）９３も採用される。図１に示すように、ＤＡＣは、入力マルチプレクサ１０１により異なるソース間において多重化される。ＤＡＣの出力は、サンプル・アンド・ホールド回路２３のそれぞれに、出力マルチプレクサ１０２により届けられる。図示する実施形態では、補償信号は、一定バイアスオフセット基準、比率測定式バイアス基準、ＡＤＣ連続近似論理出力、及びシステムスケールファクタの設定に使用されるドライブオシレータＡＧＣループ基準を含んでいる。これら全ての基準のためのデータは、ＥＥＰＲＯＭ２６に記憶され、デジタル論理２４がアクセスする。サンプル・アンド・ホールド回路からのアナログ信号は、補償加算器２１、ＡＧＣループ積分器への入力のジャンクション３４、及びアナログ／デジタル変換器（ＡＤＣ）８７の加算ジャンクション８９に送られる。
【００５４】
以上のことから、デジタル／アナログ変換器（ＤＡＣ）９３はアナログ／デジタル（Ａ／Ｄ）変換処理に統合された要素であることが理解されよう。従って、有効なＡＤＣ出力を確認することにより、ＤＡＣの機能性も検証される。こうして、他のＤＡＣ機能の完全性も保証される。
【００５５】
ＥＥＰＲＯＭ２６内のデータの有効性を検証するための手段も含まれている。このことは、ＥＥＰＲＯＭに記憶されている値が、温度に従ってセンサーの出力を補償するために継続的に使用されるので、重要である。ＥＥＰＲＯＭ内のメモリ位置の幾つかは、製造データを記憶するために使用される。
【００５６】
温度補償データは、ＥＥＰＲＯＭ内の特定のアドレス位置に記憶され、連続補償値用の温度の差異は、代表的には約１℃程度である。検索される補償データの妥当性検査の一環として、論理は、リクエストされたアドレスがＥＥＰＲＯＭアドレス限界の受容可能な境界内にあること、及びそれが製造データ用に予約してあるアドレス範囲内ではないことを確認する。
【００５７】
工場でのキャリブレーション時には、有効なキャリブレーションデータに対応していないメモリ位置には全て、８個分に相当するデジタルワード、即ち2進表記法の１１１１１１１１又は１６進表記法のＦＦが充当される。論理はそれらすべてを不正データと解釈し、このようなデータを保有しているメモリ位置にアクセスがあると、論理は自動的にＢＩＴ故障のフラッグを出す。
【００５８】
ＥＥＰＲＯＭメモリの故障に対してガードするために、冗長なデータ記憶装置が採用される。各補償値に対して８ビット２進ワードが２つのメモリ位置に記憶され、ＥＥＰＲＯＭがデータにアクセスすると、両方のメモリ位置からデータが読み出され、データの改竄が起きていないことを確認するために比較される。
【００５９】
有効データは2つのやり方、即ち同一的及び相補的な方法で認識される。8ビットワードが同一であれば、補償値はデジタル論理によって有効で正の符号を有するものと解釈される。２つのワードが相補的であれば、補償値は有効で負の符号を有するものと解釈される。これは、データの完全性をチェックするだけでなく、データ精度の予備ビットを符号ビットで提供する。
【００６０】
符号ビットは、バイアス補償値の変換においてデジタル／アナログ変換器（ＤＡＣ）が使用可能な２つの基準電圧うちの１つを選択することによりインプリメントされる。符号ビットが正であれば正の（実質的グラウンドより大きい）ＤＡＣ基準が使用され、符号ビットが負であれば負の（実質的グラウンドよりも小さい）ＤＡＣ基準が使用される。
【００６１】
メモリ定義表を図８に示す。この表では、各補償値を記憶するための２つの冗長位置が、第１のバイト及び第２のバイトの欄に見つけられる。第１行は、同一であることからデジタル論理が正の数と解釈するデータ値の有効ペア（１１１１００００Ｂと１１１１００００Ｂ）を保有している。第２行は、相補的であることからデジタル論理が負の数と解釈するデータ値の有効ペア（１１１１００００Ｂと００００１１１１Ｂ）を保有している。
【００６２】
第３行は、補償データに使用されておらず従って適正なオペレーションではデジタル論理によりアクセスされるはずのないメモリ位置を示していることから、デジタル論理が無効と解釈する値（１１１１１１１１Ｂと１１１１１１１１Ｂ）を保有している。
【００６３】
第４行は、改竄されているので無効であるデータの例を示している。これら２つの値（１１１１００００Ｂ及び１１１１０００１Ｂ）は同一でも相補的でもないので、デジタル論理に排除され、出力にはＢＩＴ故障と標示される。
【００６４】
４つのラインは、デジタル論理２４とＥＥＰＲＯＭ２６の間で信号を運ぶ。ＣＳラインは、ＥＥＰＲＯＭとのデータ交換を可能にするチップ選択信号を運搬する。ＣＬＫラインはシステムクロックを運び、ＤＩＮ及びＤＯＵＴラインはそれぞれ入データと出データを運搬する。
【００６５】
ＥＥＰＲＯＭ２６内のメモリ位置の１つの可能な割り当てを示すメモリマップを図９に示す。このマップは、製造データ、スケールファクタや一定バイアスのような固定値、及び比率測定式バイアス補償用の温度データ、の間で区分される許容アドレスを示している。アドレス位置は、標準１６進法表記法で規定され、“ＸＸ”は任意の不特定番号を指す。本例では、スケースファクタデータは００Ｈ−０１Ｈに、一定バイアスデータは０２Ｈ−０３Ｈに、製造データは１０Ｈ−１ＦＨ、２０Ｈ−２ＦＨ、及び３０Ｈ−３ＦＨに、そして比率測定式バイアス補償データは４０Ｈ−４ＦＨ及び１Ｆ０Ｈ−１ＦＦＨに記憶されている。
【００６６】
ＥＥＰＲＯＭ２６が特定のセンサー用の正しいデータを有するようにするためには、このデータは、工場でキャリブレーション時にＥＥＰＲＯＭに入力されねばならない。従来のデバイスとは異なり、本装置には論理及び／又はＥＥＰＲＯＭとのインターフェースのための追加的な入力／出力ピンが不要である。＋５ボルトピン、グラウンド（０ボルト）ピン、及び速度出力ピンしか必要とせず、外部インターフェーシングは、速度出力ピン又は端子を介して行われる。
【００６７】
図１０は、ＥＥＰＲＯＭ２６がプログラムされる方法を示している。工場のキャリブレーション時にプログラミングモードへのアクセスを得るために、且つそれ以外の場合のアクセスを防止するために、イベントの特別なシーケンスが順に必要とされる。第1に、パワーラインは標準の作動電圧より高い指定レベルまで（例えば、６．５から７．６ボルトのレベルまで）上昇せねばならない。この上昇は、ウインドウコンパレータ３９と同様なウインドウコンパレータ９４とを備えたプログラム検知回路１０３により検知される。瞬間的なパワーグリッチがプログラミングシーケンスをトリガするのを防止するために、供給電圧は、プログラミングにアクセスできるようになる前は、デジタル遅延回路１０４により定められた最小限のクロック周期数（通常は１６周期）の間は、２つの基準電圧の間にあらねばならない。プログラミングモードへの偶発的入力を更に防止するためには、供給電圧は、当該モード中も一貫してその２つの基準電圧の間にあることが要求される。
【００６８】
遅延期間が終了すると、３状態コマンドが速度出力増幅器２２に送られ、その増幅器は標準運転から３状態モードに切り替わって、外部プログラミングコンピュータ１０５とデジタル論理２４及びＥＥＰＲＯＭ２６の間で双方向デジタルデータフローを可能にする。
【００６９】
更なる予防策として、プログラミングモードへのアクセスが許される前に、正しい許可コードが外部コンピュータにより送られねばならず、読み取り又は書き込みシーケンスを開始するためには、追加的な許可コードがＥＥＰＲＯＭに送られねばならない。可能な対話モードは、３つ（温度読み取り、ＥＰＲＯＭ読み取り、及びＥＥＰＲＯＭ書き込み）あって、各々に別々の許可コードがある。最初の２つのモードは読み取り専用モードであり、温度読み取りモード中は、データはセンサーから問い合わせ中のコンピュータに渡され、ＥＥＰＲＯＭ読み取りモード中は、データはＥＥＰＲＯＭからコンピュータに渡される。３番目のモードは、コンピュータがデータをＥＥＰＲＯＭに書き込む書き込みモードである。温度読み取りモード以外では、データはデジタル論理からＥＥＰＲＯＭへ送られねばならず、各オペレーション毎に正しい許可コードが必要である。センサーが要求する独自のコードの他にも、ＥＥＰＲＯＭには、それへのアクセスを得るために供給されねばならない自身用が要求するコードがある。
【００７０】
図１０に示すように、論理２４は、機能モードデコード論理１０６とＥＥＰＲＯＭ  Ｉ／Ｏ論理１０７を含んでいる。プログラミングコンピュータは速度出力ピンに接続されており、データは、標準ＲＳ−２３２シリアルプロトコルを使ってＥＥＰＲＯＭに送受される。
【００７１】
プログラミングシーケンスが終了するとパワーラインは標準のレベルに戻り、これにより、プログラミングモードへの入力のシーケンスが繰り返されないかぎり、外部からＥＥＰＲＯＭへのそれ以降のアクセスは遮断される。
【００７２】
プログラミングモードへ意図せず入ることは実質的に不可能である。第1に、必要な入力パワーの増加は、通常の状態では先ず起きることはない。第２に、速度出力ピンを介してＥＥＰＲＯＭにアクセスするには、独自のデジタルコードが必要である。その上、プログラミングモードに偶発的に入ったとしても、速度出力において電圧に大きく急速なシフトが起きるので、故障が発生したことが示され、センサー出力はもはや有効ではなくなる。
【００７３】
論理回路とＥＥＰＲＯＭの間のデータラインＤＯＵＴがオープンになるような事態が起きれば、プルアップ回路は、ライン上にワードが全８ビットで現れるようにする。このＦＦ又は１１１１１１１１のワードは無効データと解釈されるので、オープンラインは故障状況として検知される。
【００７４】
図11に示すように、出力増幅器２２は、増幅器のオペレーションのモードを決定する制御論理から制御入力（Ａ、Ｂ、Ｃのラベルが付けられている）を受信する。これらモードの真理表を図12に載せている。２つの図面が示すように、標準のオペレーションでは、入力Ａは高く、入力Ｂ及びＣは両方共低い。このモードでは、速度出力ピンは有効な回転速度情報を提供する。Ａ、Ｂ、及びＣ入力が全部高いときには、ＢＩＴモードのフラッグが出て、ステージの出力は正電圧レールに引っ張られる。Ｂ入力が高く、ＡとＣ入力が両方共低いときには、３状態プログラミングモードが起動される。
【００７５】
プリアンプＡ及びプロアンプＢから来ている図11に示す入力は、出力増幅器の早い段階から来たもので、本図面に示されるバイアス入力は、増幅器のこのセクションのトランジスタにだけ印加されるバイアス電圧である。回路内の“ＶO”ラベルが付いた点は、出力端子又はノードである。
【００７６】
ある好適な実施形態では、センサー用の回路は、アプリケーション指定集積回路（ＡＳＩＣ）として一体型に構築される。音叉及びＥＥＰＲＯＭは、ＡＳＩＣに対して外部にあり、補償値は、コンピュータインターフェース経由でＡＳＩＣのデジタル論理を介してＥＥＰＲＯＭにロードすることができる。ある現在の好適な実施形態では、ＡＳＩＣにはコネクタ端子が３つしかなく、即ち、＋５ボルト、グラウンド（０ボルト）、及び出力信号の端子である。
【００７７】
図1に示すように、センサーの正しいオペレーションは、音叉ドライブ信号の減衰バージョンをピックアップ尖叉に結合し、その信号までの速度信号経路内のステージの反応をモニターすることにより更に確実となる。
【００７８】
その点に関し、電流／電圧変換器３１からの低レベルＩＸ信号が、加算ノード１０９で実質的グラウンド電圧に加えられ、ピックアップ尖叉に結合される。この信号により生み出された余分な音叉出力は、復調器１８前の大きなａｃバイアスとして、且つ復調器後のｄｃバイアスとして働く。このバイアスは、ローパスフィルタを通過すると、取り消し回路２０の取り消し項により取り消される。
【００７９】
音叉及び速度信号経路中の要素が正しく機能していれば、取り消し項は、ローパスフィルタの出力のバイアスを正確に取り消す。それら要素の何れかに故障があれば、フィルタの出力のバイアスは、取り消し項に等しくもなく逆でもなく、出力のシフトが起きる。そのシフトはＢＩＴ故障として解釈される。速度信号経路内の故障を検知するこの方法は、米国特許第５，４２６，９７０号により詳しく説明されている。
【００８０】
本発明は、多くの重要な特質及び有利性を有する。本センサーの全ての機能的態様は、出力データが有効であるのを保証するため、継続的にモニターされる。これは、速度センサーが、例えばアンチスキッドシステムのような、自動車の安定性における安全に関するアプリケーションに使用される場合には、非常に重要である。双方向データフローに速度出力ピンだけを使うことにより、外部プログラミング用の追加ラインの必要性が回避される。プログラミングモードへのアクセスが限定され、そのモードへ偶発的に入るのは実質的に不可能である。速度出力ピンを使用して故障信号を送ることにより、その目的で追加的ライン又はピンを使用する必要性が回避される。
【００８１】
以上のことより、新しく且つ改良された慣性速度センサー及び方法が提供されたことは明白である。現在のある特定の好適な実施形態しか詳細に説明していないが、当業者には自明であるように、請求の範囲に定義する本発明の範囲から逸脱することなく変更及び修正を加えることができる。
【図面の簡単な説明】
【図１】本発明を具体化している慣性速度センサーの１つの実施形態を示すブロック線図である。
【図２】図1の実施形態におけるドライブオシレータのブロック線図である。
【図３】図1の実施形態におけるクロックフィルタのブロック線図である。
【図４】図３のクロックフィルタの異なる位置での波形を示すタイミング線図である。
【図５】図1の実施形態のリセット回路のブロック線図である。
【図６】図５のリセット回路の異なる位置での波形を示すタイミング線図である。
【図７】図1の実施形態におけるアナログ／デジタル変換器のブロック線図である。
【図８】図1の実施形態におけるＥＥＰＲＯＭ用のメモリ定義表である。
【図９】ＥＥＰＲＯＭ内のメモリ位置の可能な割り当ての１つを示すメモリマップである。
【図１０】ＥＥＰＲＯＭをプログラムする方法を示すブロック線図である。
【図１１】図1の実施形態における出力増幅器の一部の回路図である。
【図１２】図１１の出力増幅器用の真理表である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004309082.tif 000010
【図１０】
0004309082.tif 000011
【図１１】
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【図１２】
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