(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され当該半導体基板と同種の不純物で形成されたチャネルストップ不純物領域と、
前記チャネルストップ不純物領域上に形成されたフィールド酸化膜と、
前記フィールド酸化膜間の活性領域に不均一な不純物濃度を有するチャネル領域と、
前記チャネル領域上に前記不純物濃度に応じて膜厚が異なるように段差を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成された段差を有するゲート電極と、
前記ゲート電極の側壁に形成されたスペーサと、
前記ゲート電極の両側のソース領域およびドレイン領域において、それぞれ前記半導体基板と反対の導電型不純物で形成されており、ゲート側の端部と前記ゲート電極側面の下端部とがオーバーラップするように設けられた第１不純物領域と、
前記ドレイン領域において、前記半導体基板と反対の導電型不純物で形成されており、前記第１不純物領域よりも深く形成され、ゲート側の端部と前記ゲート電極側面の下端部とがオーバーラップするように設けられた第２不純物領域と、
前記ソース領域およびドレイン領域において、それぞれゲート側の端部が前記ゲート電極の両側下端部から前記スペーサの幅に応じて離間されており、前記第１不純物領域よりも深くかつ第２不純物領域よりも浅く、前記半導体基板と反対の導電型不純物で前記第１不純物領域および第２不純物領域よりも高濃度に形成された第３不純物領域と、
前記ゲート電極、前記ソース領域、およびドレイン領域を含む前記基板の全面に形成されており、前記ソース領域および前記ドレイン領域上に位置するコンタクトホールを有する層間絶縁膜と、
前記コンタクトホールを埋め立てて形成された金属電極とを具備してなることを特徴とする高耐圧トランジスタ。
【請求項２】
前記チャネル領域は前記半導体基板と同一な導電型の不純物をイオン注入して形成された第１チャネル領域と当該第１チャネル領域よりも不純物を高濃度でイオン注入して形成された第２チャネル領域より構成されることを特徴とする請求項１に記載の高耐圧トランジスタ。
【請求項３】
前記ドレイン領域における前記第１不純物領域および第２不純物領域は前記第１チャネル領域と隣接しており、前記ソース領域における前記第１不純物領域は第２チャネル領域と隣接して形成されることを特徴とする請求項２に記載の高耐圧トランジスタ。
【請求項４】
前記ゲート絶縁膜は、第１ゲート絶縁膜領域と当該第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜領域とより構成されることを特徴とする請求項１に記載の高耐圧トランジスタ。
【請求項５】
前記ゲート絶縁膜は、第１ゲート絶縁膜領域と当該第１ゲート絶縁膜よりも膜厚が薄い第２ゲート絶縁膜領域とより構成されており、
前記第１チャネル領域上に前記第１ゲート絶縁膜領域が形成され、前記第２チャネル領域上に前記第２ゲート絶縁膜領域が形成されることを特徴とする請求項２に記載の高耐圧トランジスタ。
【請求項６】
前記ドレイン領域においては、前記第３不純物領域は前記第２不純物領域内に形成されることを特徴とする請求項１に記載の高耐圧トランジスタ。
【請求項７】
半導体基板上にパッド酸化膜を形成する段階と、
前記パッド酸化膜上に窒化膜とチャネルストップ不純物領域を形成する段階と、
前記チャネルストップ不純物領域上にフィールド酸化膜を形成する段階と、
前記フィールド酸化膜間の活性領域の一領域に不均一な不純物濃度を有するチャネル領域を形成する段階と、
前記チャネル領域に当たる半導体基板上に前記不純物濃度に応じて膜厚が異なるように段差を有するゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に段差を有するゲート電極を形成する段階と、
前記ゲート電極をマスクとしてイオン注入することにより、当該ゲート電極の両側のソース領域およびドレイン領域において、それぞれ前記半導体基板と反対の導電型不純物で形成された第１不純物領域を形成する段階と、
前記ソース領域およびゲート電極の一側をレジストで覆った状態で、当該レジストおよびゲート電極をマスクとしてイオン注入することにより、前記ドレイン領域において、前記半導体基板と反対の導電型不純物で形成されており、前記第１不純物領域よりも深く形成された第２不純物領域を形成する段階と、
前記レジストを取り除いた後、前記ゲート電極の側壁にスペーサを形成する段階と、
前記ゲート電極および前記スペーサをマスクとして前記第１不純物領域および第２不純物領域よりも高濃度でイオン注入することにより、前記ソース領域および前記ドレイン領域において、前記第１不純物領域よりも深くかつ第２不純物領域よりも浅く、前記半導体基板と反対の導電型不純物で前記第１不純物領域および第２不純物領域よりも高濃度に形成された第３不純物領域を形成する段階と、
前記ゲート電極、前記ソース領域、およびドレイン領域を含む前記基板の全面に層間絶縁膜を形成する段階と、
前記ソース領域および前記ドレイン領域上に位置するように前記層間絶縁膜にコンタクトホールを形成する段階と、
前記コンタクトホールに金属を埋め立てて金属電極を形成する段階と、を含むことを特徴とする高耐圧トランジスタの製造方法。
【請求項８】
前記チャネル領域は前記半導体基板と同一な導電型の不純物をイオン注入して形成された第１チャネル領域と当該第１チャネル領域よりも不純物を高濃度でイオン注入して形成された第２チャネル領域より構成されることを特徴とする請求項７に記載の高耐圧トランジスタの製造方法。
【請求項９】
前記ドレイン領域における前記第１不純物領域および第２不純物領域は前記第１チャネル領域と隣接して形成され、前記ソース領域における前記第１不純物領域は前記第２チャネル領域と隣接して形成されることを特徴とする請求項８に記載の高耐圧トランジスタの製造方法。
【請求項１０】
前記ゲート絶縁膜は、第１ゲート絶縁膜領域と当該第１ゲート絶縁膜よりも膜厚が薄い第２ゲート絶縁膜領域とで形成されることを特徴とする請求項７に記載の高耐圧トランジスタの製造方法。
【請求項１１】
前記ゲート絶縁膜は、第１ゲート絶縁膜領域と当該第１ゲート絶縁膜よりも膜厚が薄い第２ゲート絶縁膜領域とで形成され、
前記第１チャネル領域上には前記第１ゲート絶縁膜領域を形成し、前記第２チャネル領域上には前記第２ゲート絶縁膜領域を形成することを特徴とする請求項８に記載の高耐圧トランジスタの製造方法。
【請求項１２】
前記ドレイン領域においては、前記第３不純物領域は前記第２不純物領域内に形成されることを特徴とする請求項７に記載の高耐圧トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特に高電圧下で動作する不揮発性メモリ装置であるフラッシュメモリやＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory)を構成する高耐圧トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリを使用する半導体装置の場合、メモリセルの駆動はストレージセルの各ノードに高電圧の信号を印加してフローティングゲートに電子を充電したり放電することによって行われる。一般に高電圧はチップ内部の昇圧回路によって発生される。該昇圧回路は耐圧特性に優れたトランジスタより構成される。昇圧回路により発生された高電圧信号はパルス状であってメモリセルの各ノードに印加されてメモリセルの状態を変える。したがって、セルを駆動させるための電圧は周辺昇圧回路により制限される。一般に昇圧回路を構成するトランジスタは不揮発性メモリセルを動作させるための電圧より高い耐圧特性を持つべきである。
【０００３】
一般に高耐圧用トランジスタを決める要因は次の四つである。
第一に、ゲートとドレイン及びゲートとソース間のゲート絶縁膜の絶縁破壊特性、第二に、ドレインと基板間の絶縁破壊、第三に、ゲート電極とドレイン間の電界集中による絶縁破壊、第四に、ソースとドレイン間のパンチスルーなどである。
【０００４】
ゲート絶縁膜の絶縁破壊電界の強度はほぼ一定なので、ゲート絶縁膜の厚さに比例して絶縁破壊電界強度は強くなる。したがって、高電圧によるゲート絶縁膜の耐圧を高めるためにはゲート絶縁膜を厚くしなければならないが、例えば、５００Åの酸化膜では３０〜５０Ｖの耐圧が得られる。ゲート絶縁膜を厚く形成する場合トランジスタのスレショルド電圧（threshold voltage)が増える。よって、スレショルド電圧を適正な水準に保つためにはチャネル領域に注入される不純物濃度を低くしなければならないが、この場合、パンチスルー特性が弱化される問題がある。
【０００５】
ドレインと基板間の絶縁破壊は基板とドレイン間に形成される空乏層の厚さに比例する。すなわち、空乏層が厚くなるほど絶縁破壊特性は大きくなる。このような空乏層の厚さは基板とドレインに注入された不純物の濃度によって決定される。
【０００６】
ゲート電極とドレイン間の電界集中による絶縁破壊はゲート電極方向のドレイン表面部でｐｎ接合による空乏層の拡散が抑制されることにより発生する。この結果、ドレインとゲート電極間の接合耐圧が低下して接合耐圧より低い電圧で絶縁が破壊される。この場合、ＬＤＤ（Lightly Doped Drain)という不純物濃度の低いドレイン領域を形成し、この部分の接合耐圧を通常のドレイン部より高めてゲート電界の集中を前記ＬＤＤ部分に限定させることにより、表面部分の耐圧低下を防止する方法が一般的である。
【０００７】
ドレイン及びソース間のパンチスルーはドレイン領域に印加される高電圧により空乏層がソース領域まで拡散されることにより発生する。これに対する対策としてはソース及びドレイン間の間隔を広げることである。しかしながら、これはデバイスの占める面積を大きくする結果をもたらし、メモリセルの集積化にも障害となる。その他の対策としてはチャネル部分の不純物濃度を高く形成して空乏層の拡散を抑制することである。
【０００８】
一般に高電圧トランジスタの構造ではｐ型基板上にドナー状の低濃度の燐イオンをソースとドレインに高エネルギーで注入して深層ｎ接合を形成する。かつ、ゲート絶縁膜の厚さは論理回路に用いられる低電圧用トランジスタのゲート絶縁膜より厚く形成される。
【０００９】
しかしながら、深層接合の形成時、チャネル方向への空乏層の拡散によりパンチスルー特性が低下する。のみならず、高濃度の砒素（Ａｓ）イオンの注入された領域を取り囲む低濃度の燐領域によりパンチスルーが発生する。かつ、厚いゲート絶縁膜を使用することによりトランジスタのスレショルド電圧が増え、このスレショルド電圧を適正な水準に保つためにチャネル領域に注入される導電性不純物の濃度を低くする場合、パンチスルー特性が低下する問題がある。
【００１０】
高耐圧トランジスタの難題であるパンチスルーと絶縁破壊特性を改善した従来の技術（参照；米国特許第５０６１６４９号、“FIELD EFFECT TRANSISTOR WITH LIGHTLY DOPED DRAIN STRUCTURE AND METHOD FOR MANUFACTURING THE SAME" ）ではゲート絶縁膜が厚く形成される。そして、適切なスレショルド電圧を得るためにチャネルの不純物濃度を低く形成するが、これはパンチスルー特性を劣化させる。また、絶縁破壊電圧を増やすためにソース及びドレイン領域は低い不純物濃度に深層接合を形成するが、これはチャネルの長さのスケールダウンを困難にする要因となる。
【００１１】
前記従来の技術による高耐圧トランジスタの製造方法は次のとおりである。
図１は従来の技術による高耐圧トランジスタの断面構造図である。具体的に、ｐ型基板に素子分離のためのフィールド酸化膜３が形成されており、前記フィールド酸化膜の下方には基板と同種の不純物よりなるチャネルストップ領域が位置している。スレショルド電圧調整のために基板と同一な形態の不純物をイオン注入してチャネル領域を形成する。前記工程後にゲート絶縁膜５を基板上に厚く形成する。引き続き、前記ゲート絶縁膜５上に多結晶シリコンとシリサイドを順次に形成しパタニング（patterning）してゲート電極７を形成する。次いで、前記ゲート電極７をマスクとして燐（Ｐ）を高エネルギーでイオン注入して低濃度不純物領域９，９ａの深層接合を形成する。前記結果物の全面に絶縁層１１を形成した後、エッチバックを施して前記ゲート電極７のスペーサ１１を形成する。次の工程として前記スペーサ１１をマスクとして高濃度の砒素（Ａｓ）をイオン注入してソース及びドレイン領域に高濃度不純物層１３，１３ａを形成して接触抵抗を低くする。引き続き、前記結果物の全面に層間絶縁膜１５を蒸着しリフロー（reflow）して平坦化する。前記層間絶縁膜１５をパタニングしてソース及びドレイン上にコンタクトホールを形成する。前記コンタクトホールに金属１７を埋め立てて金属電極を形成して高耐圧トランジスタを完成する。
【００１２】
従来の技術による高耐圧トランジスタの製造方法ではゲート絶縁膜を厚く形成し適切なスレショルド電圧を得るためにチャネルの不純物の濃度を低くした。これはパンチスルー特性を劣化させる。また、絶縁破壊電圧を増やすためにソース及びドレイン領域の不純物の濃度を低濃度に保ちながら、深層接合を形成するが、これはチャネルの長さのスケールダウンを困難にする要因となる。
【００１３】
【発明が解決しようとする課題】
本発明の目的は前述した問題点を解消するために相異なる厚さを有するゲート絶縁膜、基板と同一な導電型の不純物として相異なる濃度を有するチャネル領域、非対称な不純物分布を有するソース及びドレイン領域より形成される高耐圧トランジスタを提供することにある。
【００１４】
本発明の他の目的は前記高耐圧トランジスタの製造に適合する高耐圧トランジスタの製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
前記目的を達成するために本発明は、半導体基板と、前記半導体基板に形成され当該半導体基板と同種の不純物で形成されたチャネルストップ不純物領域と、前記チャネルストップ不純物領域上に形成されたフィールド酸化膜と、前記フィールド酸化膜間の活性領域に不均一な不純物濃度を有するチャネル領域と、前記チャネル領域上に前記不純物濃度に応じて膜厚が異なるように段差を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成された段差を有するゲート電極と、前記ゲート電極の側壁に形成されたスペーサと、前記ゲート電極の両側のソース領域およびドレイン領域において、それぞれ前記半導体基板と反対の導電型不純物で形成されており、ゲート側の端部と前記ゲート電極側面の下端部とがオーバーラップするように設けられた第１不純物領域と、前記ドレイン領域において、前記半導体基板と反対の導電型不純物で形成されており、前記第１不純物領域よりも深く形成され、ゲート側の端部と前記ゲート電極側面の下端部とがオーバーラップするように設けられた第２不純物領域と、前記ソース領域およびドレイン領域において、それぞれゲート側の端部が前記ゲート電極の両側下端部から前記スペーサの幅に応じて離間されており、前記第１不純物領域よりも深くかつ第２不純物領域よりも浅く、前記半導体基板と反対の導電型不純物で前記第１不純物領域および第２不純物領域よりも高濃度に形成された第３不純物領域と、前記ゲート電極、前記ソース領域、およびドレイン領域を含む前記基板の全面に形成されており、前記ソース領域および前記ドレイン領域上に位置するコンタクトホールを有する層間絶縁膜と、前記コンタクトホールを埋め立てて形成された金属電極とを具備してなることを特徴とする高耐圧トランジスタを提供する。
【００１６】
前記チャネル領域は前記半導体基板と同一な導電型の不純物をイオン注入して形成された第１チャネル領域と当該第１チャネル領域よりも不純物を高濃度でイオン注入して形成された第２チャネル領域より構成される。そして、前記第１チャネル領域と第２チャネル領域が連なる部分で不純物濃度の段差が生じる。記第２不純物領域は燐（Ｐ）で構成することが望ましく、第３不純物領域は砒素（Ａｓ）で構成することが望ましい。
【００１７】
前記ソース及びドレインで高濃度の第３不純物領域は前記ゲート電極のスペーサの下方を除く第１不純物領域の全体に形成される。前記層間絶縁膜は高温酸化膜（High Temperature Oxide ;以下、ＨＴＯという）又はＢＰＳＧ（Boro-Phospho-Silicate Glass ）のうち選択されたいずれか一つで構成される。
【００１８】
前記他の目的を達成するために本発明は、半導体基板上にパッド酸化膜を形成する段階と、前記パッド酸化膜上に窒化膜とチャネルストップ不純物領域を形成する段階と、前記チャネルストップ不純物領域上にフィールド酸化膜を形成する段階と、前記フィールド酸化膜間の活性領域の一領域に不均一な不純物濃度を有するチャネル領域を形成する段階と、前記チャネル領域に当たる半導体基板上に前記不純物濃度に応じて膜厚が異なるように段差を有するゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に段差を有するゲート電極を形成する段階と、前記ゲート電極をマスクとしてイオン注入することにより、当該ゲート電極の両側のソース領域およびドレイン領域において、それぞれ前記半導体基板と反対の導電型不純物で形成された第１不純物領域を形成する段階と、前記ソース領域およびゲート電極の一側をレジストで覆った状態で、当該レジストおよびゲート電極をマスクとしてイオン注入することにより、前記ドレイン領域において、前記半導体基板と反対の導電型不純物で形成されており、前記第１不純物領域よりも深く形成された第２不純物領域を形成する段階と、前記レジストを取り除いた後、前記ゲート電極の側壁にスペーサを形成する段階と、前記ゲート電極および前記スペーサをマスクとして前記第１不純物領域および第２不純物領域よりも高濃度でイオン注入することにより、前記ソース領域および前記ドレイン領域において、前記第１不純物領域よりも深くかつ第２不純物領域よりも浅く、前記半導体基板と反対の導電型不純物で前記第１不純物領域および第２不純物領域よりも高濃度に形成された第３不純物領域を形成する段階と、前記ゲート電極、前記ソース領域、およびドレイン領域を含む前記基板の全面に層間絶縁膜を形成する段階と、前記ソース領域および前記ドレイン領域上に位置するように前記層間絶縁膜にコンタクトホールを形成する段階と、前記コンタクトホールに金属を埋め立てて金属電極を形成する段階と、を含むことを特徴とする高耐圧トランジスタの製造方法。
【００１９】
前記半導体基板としてはＰ型基板だけでなく、Ｎ型基板を使用しても差し支えない。もちろん、前記不純物はＰ型物質をイオン注入して形成すべきである。前記パッド酸化膜は３００Å程度の厚さに形成する。前記窒化膜は活性領域を限定し、低圧化学気相蒸着（ＬＰＣＶＤ）を用いて１５００Å程度の厚さに形成する。前記チャネルストップ領域を形成するためにフォトレジストは活性領域より一定の間隔（ｄ：通常０．５μｍ）以上にオーバーラップされるようにパタニングすることが望ましい。これにより、前記チャネルストップ領域はフィールド酸化膜の前記バーズビーク（bird′s beak) から一定の間隔離隔して形成される。前記フィールド酸化膜は５０００Å程度に厚く形成することが望ましくチャネルストップ領域が活性領域と一定の距離を保つために望ましい。スレショルド電圧を調整するために前記チャネル領域は基板と同一な導電型の不純物をイオン注入して形成される低濃度の第１チャネル領域と高濃度の第２チャネル領域で形成される。前記ゲート絶縁膜は第２ゲート絶縁膜領域と第１ゲート絶縁膜領域で形成される。かつ、前記第１ゲート絶縁膜領域は第１チャネル領域上に、第２ゲート絶縁膜領域は第２チャネル領域上に形成される。前記深い第２不純物領域は燐（Ｐ）をイオン注入して形成する。また、第３不純物領域は砒素（Ａｓ）をイオン注入して形成する。前記第１不純物領域は半導体基板の全面にボロン（Ｂ）をイオン注入して形成する。
【００２０】
【発明の実施の形態】
以下、本発明の実施例を添付した図面に基づき詳細に説明する。
図２は本発明に使用されるマスクパターンのレイアウト図である。具体的に、Ｐ１はチャネルストップ不純物がイオン注入される領域を限定するマスクを示す。Ｐ３はチャネル領域の不純物濃度を調節するためのマスクであり、ゲート絶縁膜の厚さを調節するためにも使用される。Ｐ５は活性領域を限定するマスクパターンである。Ｐ６はゲート電極を限定するマスクパターンである。前記Ｐ１は前記Ｐ５より適正な間隔（０．５μｍ）以上離隔されるように形成することが望ましい。かつ、前記Ｐ３は前記Ｐ５を半分程度覆うようにパタニングすることが望ましい。
【００２１】
図３は本発明による高耐圧トランジスタの断面構造図である。図３を参照すれば、本発明による高耐圧トランジスタは半導体基板３０上に素子分離のための厚いフィールド酸化膜３８があり、前記フィールド酸化膜３８の下方の基板内には基板と同種の不純物よりなるチャネルストップ領域が位置している。前記チャネルストップ不純物領域は前記フィールド酸化膜３８のバーズビークから一定の間隔ほど離隔されて形成されている。スレショルド電圧を調整するためのチャネル領域は基板と同一な形態の不純物を注入して第１チャネル領域４４ａと第２チャネル領域４２ａより構成される。前記チャネル領域上には第２ゲート絶縁膜領域４２と第１ゲート絶縁膜領域４４が形成されており、前記第１及び第２ゲート絶縁膜領域４４，４２上にはドーピングされた多結晶シリコン層４５とタングステンシリサイド層４６が順次に形成されている。前記ドーピングされた多結晶シリコン層４５とシリサイド層４６は共にゲート電極を構成する。前記ゲート電極の左右には基板の全面に基板と反対の不純物を低濃度にイオン注入して形成された浅いドレイン及びソース領域（第１不純物領域４８，４８ａ）が形成されている。引き続き、前記ドレイン領域には燐（Ｐ）を低濃度にイオン注入して形成された深い第２不純物領域５２が形成されている。そして、前記ソース及びドレイン領域には高濃度の、前記第１不純物領域４８，４８ａより深く、前記第２不純物領域５２よりは浅い第３不純物領域５６，５６ａが形成されている。次いで、前記結果物の全面にはコンタクトホール５７を有する層間絶縁膜５８が形成されており、前記コンタクトホール５７を埋め立てて形成された金属電極６０が前記層間絶縁膜５８上に形成されている。
【００２２】
引き続き、前記のような構造を有する高耐圧トランジスタを形成する方法を図４乃至図１２を参照してさらに詳細に説明する。
【００２３】
図４はチャネルストップ不純物領域を形成する段階を示す。具体的に、半導体基板３０上に約３００Å程度の厚さにパッド酸化膜３２を蒸着する。引き続き、前記パッド酸化膜３２上にＬＯＣＯＳ（Local Oxidation of Silicon）工程を実現するために窒化膜３４をＬＰＣＶＤ方式で約１５００Å程度の厚さに形成する。前記窒化膜３４上にフォトレジスト膜（図示せず）を塗布して活性領域と非活性領域を限定する。前記パタニングされたフォトレジスト膜をマスクとして前記窒化膜３４を蝕刻する。前記フォトレジスト膜を取り除いた後、チャネルストップ不純物領域を形成するために前記窒化膜３４上に一定の間隔（ｄ：０．５μｍ）ほど活性領域をオーバーラップするフォトレジストパターン３６を形成する。これはチャネルストップ不純物領域をフィールド酸化膜のバースビークから一定の間隔離隔して形成させるためである。前記結果物を有する基板上に、注入された不純物と同種のもの、すなわち、ボロン（Ｂ）をイオン注入してチャネルストップ不純物領域を形成する。
【００２４】
図５はフィールド酸化膜形成及びスレショルド電圧調整のための１次不純物をイオン注入する段階を示す。具体的に、図４の前記フォトレジストパターン３６をアッシング（ashing）して取り除く。前記結果物を酸化雰囲気で酸化させると、前記チャネルストップ領域上にフィールド酸化膜３８が約５０００Å程度に厚く形成される。図４の前記フォトレジストパターン３６の一定のオーバーラップ間隔（ｄ）により前記チャネルストップ不純物領域は活性領域からバーズビークほど離隔されて形成される。引き続き、図４の窒化膜３４及び前記パッド酸化膜３２を取り除く。したがって、前記活性領域の半導体基板の表面が露出される。前記活性領域に犠牲酸化膜（図示せず）を薄く成長する。前記犠牲酸化膜の全面にスレショルド電圧を調整するために基板と同種の１次不純物をイオン注入する。前記犠牲酸化膜を湿式蝕刻で取り除いた後、前記活性領域の全面の第１ゲート絶縁膜３９を熱酸化工程で形成する。
【００２５】
図６はスレショルド電圧調整のための２次不純物をイオン注入する段階を示す。具体的に、前記結果物上に前記活性領域の半分を限定するフォトレジストパターン４０を形成する。前記フォトレジストパターン４０が形成されない活性領域に高耐圧トランジスタのスレショルド電圧調整のために前記１次不純物と同種の２次不純物をイオン注入する。引き続き、前記２次不純物のイオン注入された部分の第１ゲート絶縁膜を取り除く。その後、前記フォトレジストパターン４０を取り除く。これにより、相異なる濃度の同一な不純物より構成されるチャネル領域が形成される。
【００２６】
図７は第２ゲート絶縁膜４２を形成する段階を示す。具体的に、図６の結果物を含む基板の全面に第２ゲート絶縁膜４２を第１ゲート絶縁膜と同一な厚さに成長させる。したがって、前記スレショルド電圧を調整するための２次不純物の注入されない部分には前記第１ゲート絶縁膜（図６の３９）と前記第２ゲート絶縁膜４２とで形成された複層の第１ゲート絶縁膜領域４４が形成される。
【００２７】
反面、スレショルド電圧調整のために２次不純物をイオン注入した部分には第２ゲート絶縁膜４２のみで形成される第２ゲート絶縁膜領域が形成される。結果的に活性領域の基板上でゲート絶縁膜領域４２，４４は厚さの差による段差を有する。
【００２８】
図８はゲート電極を形成する段階を示す。具体的に、前記ゲート絶縁膜４２，４４上にドーピングされた多結晶シリコン層４５とシリサイド層４６を形成した後、前記ゲート絶縁膜４２，４４の段差を含むようにパタニングする。前記パタニングされた多結晶シリコン層４５と前記シリサイド層４６はゲート電極を構成する。
【００２９】
結果的に前記ゲート電極は前記ゲート絶縁膜４２，４４の段差に対応する段差を形成する。
【００３０】
図９はソース及びドレインの第１不純物領域を形成する段階を示す。具体的に、本発明による高耐圧トランジスタのソース及びドレインが形成される領域に燐（Ｐ）をマスク工程なしにゲート電極４５、４６をマスクとして低エネルギーでイオン注入する。この結果、ソース及びドレイン領域にｎ−より構成される低濃度の浅い第１不純物領域４８，４８ａが形成される。
【００３１】
図１０はドレイン領域に第２不純物領域を形成する段階を示す。具体的に、前記図９の結果物上に前記ソース領域の全部と前記ゲート電極の半分程度を覆うフォトレジストパターン５０を形成する。そして、フォトレジストパターン５０とゲート電極４５、４６とをマスクとして、前記結果物の全面に高エネルギーを有する導電性不純物、すなわち、燐（Ｐ）をイオン注入する。引き続き、前記フォトレジストパターン５０を取り除いた後、前記結果物をドライブイン（drive-in)する。この結果、前記不純物は活性化される。これにより、ドレイン領域に深層ｎ接合層である第２不純物領域５２が形成される。
【００３２】
図１１はスペーサ形成及びソースとドレイン領域の接触抵抗を低くするためにイオンを注入する段階を示す。具体的に、図９の結果物上にＨＴＯをＣＶＤ方式で形成する。次いで、前記ＨＴＯをエッチバックしてゲート電極４５，４６の側壁にスペーサ５４を形成する。次の工程として前記ゲート電極４５、４６および前記スペーサ５４をマスクとしてソース及びドレイン領域上に砒素（Ａｓ）不純物を高濃度にイオン注入する。この結果、前記第１不純物領域より深く、前記第２不純物領域よりは浅いｎ+ より構成される第３不純物領域５６，５６ａが形成される。よって、ソース及びドレイン領域の接触抵抗を低くすることができ、最終的にソース及びドレインの不純物領域が完成される。ここで、前記砒素イオンは大きい質量を有しているので、拡散距離が短くなる。よって、注入前に該当領域の絶縁膜を完全に取り除く必要がある。
【００３３】
図１２は層間絶縁膜及び金属電極を形成する段階を示す。具体的に、図１１の結果物上に層間絶縁膜５８を蒸着した後、リフロー工程を経て平坦化する。前記層間絶縁膜５８をパタニングしてソース及びドレイン上にコンタクトホール５７を形成する。前記層間絶縁膜５８及びコンタクトホール５７上に金属膜を蒸着しパタニングしてソース及びドレインの金属電極６０を形成する。このようにして最終の高耐圧トランジスタが完成される。前記層間絶縁膜５８としてはＨＴＯやＢＰＳＧのうち選択されたいずれか一つを使用して形成する。
【００３４】
本発明は前記の実施例に限定されず、多くの変形が本発明の技術的な思想の範囲内において通常の知識を持つ者により可能であることは明白である。
【００３５】
【発明の効果】
以上、本発明によれば、チャネル領域が基板と同種の不純物を濃度を変えて形成される第１チャネル領域４４ａ（この領域は前記第１及び第２ゲート絶縁膜の複層で形成された厚いゲート絶縁膜領域４４の下方に形成されてゲート絶縁膜の厚さによるスレショルド電圧の増加を適切に低くする）と第２チャネル領域４２ａ（この領域は前記第２絶縁層領域４２の薄さによるスレショルド電圧の低下を補償する）とで構成されているので、高耐圧トランジスタのスレショルド電圧を適正な水準に保つことができる。また、前記チャネル領域の非対称的な不純物の分布と共にソース及びドレインの接合構造も非対称的に形成したので、パンチスルー特性を同時に向上させることができる。さらに、第３不純物領域は第２不純物領域に完全に含まれるので、絶縁破壊電圧を増やすことができる。
【図面の簡単な説明】
【図１】従来の技術による高耐圧トランジスタの断面構造図である。
【図２】本発明に使用されるマスクパターンを示すレイアウト図である。
【図３】本発明による高耐圧トランジスタの断面構造図である。
【図４】本発明による高耐圧トランジスタ及びその製造方法を段階別に示した、図２のＡ−Ａ′線に沿う断面図である。
【図５】本発明による高耐圧トランジスタ及びその製造方法を段階別に示した、図２のＡ−Ａ′線に沿う図面である。
【図６】本発明による高耐圧トランジスタ及びその製造方法を段階別に示した、図２のＡ−Ａ′線に沿う図面である。
【図７】本発明による高耐圧トランジスタ及びその製造方法を段階別に示した、図２のＡ−Ａ′線に沿う図面である。
【図８】本発明による高耐圧トランジスタ及びその製造方法を段階別に示した、図２のＡ−Ａ′線に沿う図面である。
【図９】本発明による高耐圧トランジスタ及びその製造方法を段階別に示した、図２のＡ−Ａ′線に沿う図面である。
【図１０】本発明による高耐圧トランジスタ及びその製造方法を段階別に示した、図２のＡ−Ａ′線に沿う図面である。
【図１１】本発明による高耐圧トランジスタ及びその製造方法を段階別に示した、図２のＡ−Ａ′線に沿う図面である。
【図１２】本発明による高耐圧トランジスタ及びその製造方法を段階別に示した、図２のＡ−Ａ′線に沿う図面である。
【符号の説明】
３０…半導体基板
３８…フィールド酸化膜
４２…第２ゲート絶縁膜領域
４２ａ…第２チャネル領域
４４…第１ゲート絶縁膜領域
４４ａ…第１チャネル領域
４５…多結晶シリコン層
４６…タングステンシリサイド層
４８、４８ａ…第１不純物領域
５２…第２不純物領域
５６、５６ａ…第３不純物領域
５７…コンタクトホール
５８…層間絶縁膜
６０…金属電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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