(57)【特許請求の範囲】
【請求項１】
デジタル変調信号を復調する復調回路であって、
復調を行うリードゾーンに対応するリードゾーン信号を生成するリードゾーン信号生成部と、
リードゾーン信号がＯＮになった後の、受信信号のプリアンブル信号からプリアンブル信号に同期した同期パルスを発生する同期パルス発生部と、
同期パルスによって計数を開始するカウンタ（ＣＯＵＮＴ１）と、該カウンタ（ＣＯＵＮＴ１）から出力されるカウント出力信号から、受信信号のプリアンブル信号とほぼ同周期で且つ９０°位相のずれた復調用クロックを出力するフリップフロップ（ＤＦＦ２）とを有する復調用クロック生成部と、
前記復調用クロックを用いて受信信号を復調する復調部と、
を備える復調回路。
【請求項２】
デジタル復調信号の各立ち上がり及び各立ち下がりに同期したパルスを生成する立ち上がり・立ち下がりパルス生成部と、
前記立ち上がり・立ち下がりパルス生成部からのパルスを受ける毎にリセットして計数を行い、復調信号のビット周期とほぼ一致する周期を持つカウント出力を出力するカウンタ（ＣＯＵＮＴ３）を有し、該カウンタ（ＣＯＵＮＴ３）のカウント出力を同期クロックとして出力する同期クロック生成部と、
前記同期クロック生成部で生成された同期クロックの入力で前記復調信号をラッチするラッチ部と、
を備え、ラッチ部から出力される復調信号の立ち上がり及び立ち下がりを同期クロックの立ち上がりまたは立ち下がりに一致させることを特徴とする復調回路。
【請求項３】
前記同期クロックは、復調信号の立ち上がり及び立ち下がりと一致した前記同期クロックの立ち上がりまたは立ち下がりに対して次の立ち下がりまたは立ち上がりのタイミングで、前記ラッチ部から出力される復調信号の値をデータとして取り込むタイミングに供されるものであることを特徴とする請求項２記載の復調回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、非同期通信における受信信号の復調回路に関する。
【０００２】
【従来の技術】
従来、非同期で行われる２つの装置間の通信において、一方の送信装置から送られた変調信号を他方の受信装置で受信して復調する回路として、図８に示すような回路が用いられている。デジタル変調信号が２相の位相変調信号（以下、ＢＰＳＫ信号という）であるとすると、図８の回路では、受信したＢＰＳＫ信号から２倍のクロックを抽出し、この２倍のクロックを１／２倍することで、位相変調のないクロック信号を生成している。即ち、受信変調データは、受信コイルＬ３で受信され、受信コイルＬ３とコンデンサＣ３とで構成された共振回路を経て、フィルタＦ、アンプＡ１、インバータＩＮＶ５を通過する。そして、抵抗ＲとコンデンサＣ５からなる積分回路とインバータＩＮＶ６を通過した信号と、該インバータゲートＩＮＶ５とからの信号とをＥＸＯＲゲートＥＸＯＲ５に通すことで９０°位相のずれた２倍の周波数信号としている。この２倍の周波数信号をさらに、コイルＬ４とコンデンサＣ４とからなる並列共振回路で共振させて、信号に位相変化点の落ち込みが発生しても共振状態の時定数で持ち上げるようにして、２倍のクロックを抽出している。その２倍のクロックをアンプＡ２、インバータＩＮＶ７に通過させた後、フリップフロップＦＦ１で１／２に分周することで、ＢＰＳＫ信号から位相変化のないクロックとしている。そして、このクロックとＢＰＳＫ信号の排他的論理和をＥＸＯＲゲートＥＸＯＲ６でとることで、復調信号を得ている。
【０００３】
また、別の方式としては、図９に示すような回路がある。この回路では、ＰＬＬ回路を使用して復調を行っており、ＥＸＯＲゲートＥＸＯＲ５から出力される９０°位相のずれた２倍の周波数信号は、ロジック回路Ｌ１を通り、ＲＣからなるフィルタ回路Ｆ２により直流電圧に変換されて、電圧制御発振器ＶＣＯに入力される。そして、電圧制御発振器ＶＣＯから２倍の信号に比例する発振クロックがフィードバックされ、位相変化の無い２倍のクロックが抽出される。この１／２のクロックとＢＰＳＫ信号の排他的論理和をＥＸＯＲゲートＥＸＯＲ６でとることで、復調信号を得ている。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような従来の復調回路では、位相変化点の落ち込みにおいてクロックを生成するために、ＬＣ共振回路やＲＣ積分回路を用いており、これらの回路の定数にばらつきがあるため、９０°位相をずらして２倍の周波数を生成するときに、正確にそのデューティが５０％の波形にすることは困難である。また、共振回路のＱのばらつきがあるため、位相変化点でクロックを生成することができない場合がある。これらの不具合を防ぐために、ＬＣ定数の選定や共振周波数の測定が必要となり、手間がかかるという問題がある。同様に、ＰＬＬ回路においてもＶＣＯ等の発振回路特性によって位相ロック時間がかかったり、ＶＣＯのＲＣ発振回路定数のばらつきも考慮しなければならないという問題がある。さらに、受信信号周波数が変化すると、ＲＣ積分回路、ＬＣ共振回路の定数やＶＣＯの定数を変更しなければならず、手間がかかるという問題もある。
【０００５】
本発明はかかる課題に鑑みなされたもので、非同期通信を行う場合に、アナログ的要素やフィードバック要素のない簡単な回路構成で実現できる復調回路を提供することをその目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために請求項１記載の発明に係る復調回路は、デジタル変調信号を復調する復調回路であって、
復調を行うリードゾーンに対応するリードゾーン信号を生成するリードゾーン信号生成部と、
リードゾーン信号がＯＮになった後の、受信信号のプリアンブル信号からプリアンブル信号に同期した同期パルスを発生する同期パルス発生部と、
同期パルスによって計数を開始するカウンタ（ＣＯＵＮＴ１）と、該カウンタ（ＣＯＵＮＴ１）から出力されるカウント出力信号から、受信信号のプリアンブル信号とほぼ同周期で且つ９０°位相のずれた復調用クロックを出力するフリップフロップ（ＤＦＦ２）とを有する復調用クロック生成部と、
前記復調用クロックを用いて受信信号を復調する復調部と、
を備える。
【０００７】
プリアンブル信号から同期パルスを発生し、その同期パルスによって計数を開始するカウンタ及びフリップフロップとから、受信信号のプリアンブル信号とほぼ同周期で且つ９０°位相のずれた復調用クロックを生成し、該復調用クロックを用いて受信信号を復調する。カウンタやフリップフロップのロジック回路で復調用クロックを生成しているため、回路のばらつきや回路調整の手間などの問題を回避することができる。また、受信信号にジッタが起きて、復調用クロックとのずれが生じる場合があっても、復調用クロックを受信信号のプリアンブル信号とほぼ同周期で且つ９０°位相のずらした信号としているため、受信信号が復調用クロックの９０°位相以上にずれなければ、この復調用クロックで確実に復調を行うことができる。
【０００８】
請求項２記載の発明に係る復調回路は、デジタル復調信号の各立ち上がり及び各立ち下がりに同期したパルスを生成する立ち上がり・立ち下がりパルス生成部と、
前記立ち上がり・立ち下がりパルス生成部からのパルスを受ける毎にリセットして計数を行い、復調信号のビット周期とほぼ一致する周期を持つカウント出力を出力するカウンタ（ＣＯＵＮＴ３）を有し、該カウンタ（ＣＯＵＮＴ３）のカウント出力を同期クロックとして出力する同期クロック生成部と、
前記同期クロック生成部で生成された同期クロックの入力で前記復調信号をラッチするラッチ部と、
を備え、ラッチ部から出力される復調信号の立ち上がり及び立ち下がりを同期クロックの立ち上がりまたは立ち下がりに一致させることを特徴とする。
【０００９】
デジタル復調信号の各立ち上がり及び各立ち下がりに同期したパルスを生成し、該パルスを受ける毎に計数をリセットし、カウントを開始し、復調信号の１ビット周期にほぼ一致する周期を持つカウント出力を出力して、同期クロックとする。この同期クロックで復調信号をラッチすることにより、復調信号の立ち上がり及び立ち下がりを同期クロックの立ち上がりまたは立ち下がりに一致させることができる。通信状況により、復調信号のビット波形が細くなったりしても、同期クロックをこの復調信号の変化に追従して変化させることができる。また、常時、復調信号の立ち上がりまたは立ち下がりを同期クロックの立ち上がりまたは立ち下がりと一致させているため、復調信号と同期クロックとの同期が完全にとれておらずどちらかが遅延している場合に、その遅延が積算されていくことを防止することができる。
【００１０】
請求項３記載の発明は、請求項２記載の前記同期クロックは、復調信号の立ち上がり及び立ち下がりと一致した前記同期クロックの立ち上がりまたは立ち下がりに対して次の立ち下がりまたは立ち上がりのタイミングで、前記ラッチ部から出力される復調信号の値をデータとして取り込むタイミングに供されるものであることを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。
【００１２】
図１は、本発明の第１実施形態を表す復調回路が使用されるデータ通信システムを表している。図において、１０はデータキャリア、１２はリーダライタである。データキャリア１０は、送受信コイルＬ１、送受信コイルＬ１と共振回路を構成するコンデンサＣ１、増幅器を有する送受信回路２２、電源回路２３、復調回路２４、変調回路２５、制御回路２６及びメモリ２７を有している。また、リーダライタ１２は、送信コイルＬ２、受信コイルＬ３、コンデンサＣ２、Ｃ３、増幅器３５、３６、変調回路３７、復調回路３８及び制御回路３９を有している。
【００１３】
リーダライタ１２の変調回路３７でＢＰＳＫ変調された信号は、ｆ１のキャリア周波数で送信コイルＬ２からデータキャリア１０へと送信される。データキャリア１０の送受信コイルＬ１に誘導された電圧は、電源回路２３で整流、平滑され直流電源となると同時に、復調回路２４によって受信信号の復調が行われ、制御回路２６で信号に含まれたコマンドに従ってメモリ２７に格納された所定アドレスのデータを読み出したり、または所定アドレスにデータを書き込んだり等の処理が行われ、データキャリア１０の変調回路２５において（１／２）・ｆ１のキャリア周波数でＢＰＳＫ変調されて、送受信コイルＬ１から返信される。この返信信号は、リーダライタ１２の受信コイルＬ３で受信され、復調回路３８で復調されて、制御回路３９に送られる。
【００１４】
このリーダライタ１２の復調回路３８は、第１復調回路４０と第２復調回路６０を主に有している。まず、その第１復調回路４０の回路図を図２に、そのタイミングチャート図を図３に示す。
【００１５】
図において、４１はリードゾーン信号生成部、４２は基準クロック発振器、４４はラッチ部、４６は同期パルス発生部、５０は復調用クロック生成部、５２は復調部である。
【００１６】
リードゾーン信号生成部４１は、リードゾーン信号を生成するものである。リーダライタ１２からデータキャリア１０へ出力したコマンドに対するデータキャリア１０のレスポンス時間は予めある程度分かっているので、リードゾーン信号生成部４１は、そのコマンドに応じてリーダライタ１２からの送信から所定時間経過後に立ち上がるリードゾーン信号（図３（ｃ））を生成する。
【００１７】
同期パルス発生部４６は、リードゾーン信号生成部４１からのリードゾーン信号がＯＮとなった後の、データキャリア１０からの返信信号であるＢＰＳＫ信号で同期パルスを発生するためのもので、具体的には、ＪＫフリップフロップＪＫＦＦ１、ＡＮＤゲートＧ１、ＪＫフリップフロップＪＫＦＦ２、ＡＮＤゲートＧ２及びインバータＩＮＶ１とから構成される。
【００１８】
ラッチ部４４は、ＢＰＳＫ信号を基準クロック分遅延させるためのものであり、ＤフリップフロップＤＦＦ１で構成される。
【００１９】
復調用クロック生成部５０は、前記同期パルス発生部４６で発生された同期パルスをリセット信号として、カウントを開始して、ＢＰＳＫ信号と略同じ周期で且つ９０°位相のずれた復調用クロックを発生するためのものであり、カウンタＣＯＵＮＴ１、ＤフリップフロップＤＦＦ２で構成される。
【００２０】
復調部５２は、前記復調用クロック生成部５０からの復調用クロックでＢＰＳＫ信号を復調するもので、ＥＸＯＲゲートＥＸＯＲ１、ＤフリップフロップＤＦＦ３で構成される。
【００２１】
この第１復調回路４０の動作を、図３を参照しながら説明する。まず、データキャリア１０からの返信信号は、プリアンブル信号に続きデータ信号となっている。同期パルス発生部４６では、ＡＮＤゲートＧ１で、リードゾーン信号（図３（ｃ））がＯＮとなった後のＢＰＳＫ信号のプリアンブル信号を取り出すことで（図３（ｄ））、このプリアンブル信号の手前に外部ノイズがあったとしても、影響を受けないようにする。
【００２２】
リードゾーン信号がＯＮとなった後のＢＰＳＫ信号のプリアンブル信号（図３（ｄ））と、ＪＫフリップフロップＪＫＦＦ２とによって、リードゾーン信号がＯＮになった後のＢＰＳＫ信号を受けて、１基準クロック後に信号が反転する信号を生成する（図３（ｅ））。さらにＡＮＤゲートＧ２で、この信号（図３（ｅ））とプリアンブル信号（図３（ｄ））との論理積をとることにより、リードゾーン信号がＯＮとなった後のプリアンブル信号に同期し１基準クロック周期を持つ同期パルス（図３（ｇ））を発生している。
【００２３】
この同期パルス（図３（ｇ））は復調用クロック生成部５０に入り、カウンタＣＯＵＮＴ１をリセットする。カウンタＣＯＵＮＴ１は、この同期パルス（図３（ｇ））を受けて計数を開始することにより、ＢＰＳＫ信号のプリアンブル信号（図３（ｄ））と同期のとれたカウント出力を出力し、ＢＰＳＫ信号の１／２周期のカウント出力ＱＢ（図３（ｈ））を出力する。さらにこのカウント出力ＱＢ（図３（ｈ））をＤフリップフロップＤＦＦ２でラッチして、ＢＰＳＫ信号に対して略同周期で且つ約９０°位相のずれた復調用クロック（図３（ｉ））を出力する。
【００２４】
復調部５２で、上記ＤフリップフロップＤＦＦ２からの９０°位相のずれた復調用クロック（図３（ｉ））とＢＰＳＫ信号（図３（ｂ））とをＥＸＯＲゲートＥＸＯＲ１に通し、排他的論理和をとり（図３（ｊ））、ＤフリップフロップＤＦＦ２で、復調用クロックの立ち上がりのタイミングでラッチして、ＢＰＳＫ復調信号（図３（ｋ））を出力する。
【００２５】
このように復調部５２ではＢＰＳＫ信号を、このＢＰＳＫ信号に対して９０°位相のずれた復調用クロックで復調しているため、ＢＰＳＫ信号にジッタが生じても誤動作が生じないようになっている。図４にその説明図を示す。図４（１)は、同位相の復調用クロック（ｉ’）で復調した場合を示している。この場合には、ＢＰＳＫ信号にジッタがおきると、ＥＸＯＲゲートＥＸＯＲ１出力（ｊ’）の波形が移動するため、その復調用クロック（ｉ’）の立ち上がりで検出すると、誤検出することになる。これに対して、本実施形態では、図４（２）に示すように、９０°位相のずれた復調用クロック（ｉ）で復調するので、ＢＰＳＫ信号にジッタがあっても、９０°までずれなければ、誤検出が生じることがない。こうして、ＢＰＳＫ信号を安定的に復調することができるようになっている。
【００２６】
このＢＰＳＫ復調信号は、次の第２復調回路６０へと送られる。第２復調回路６０の回路図を図５に、そのタイミングチャート図を図６に示す。
【００２７】
図において、６２は立ち上がり・立ち下がりパルス生成部、６４は同期クロック生成部、６６はラッチ部である。
【００２８】
立ち上がり・立ち下がりパルス生成部６２は、ＢＰＳＫ復調信号の立ち上がり及び立ち下がりでパルスを生成するものであり、ＤフリップフロップＤＦＦ４，ＤＦＦ５、インバータＩＮＶ２，ＩＮＶ３、ＥＸＯＲゲートＥＸＯＲ１２、ＪＫフリップフロップＪＫＦＦ３及びＡＮＤゲートＧ４で構成される。
【００２９】
同期クロック生成部６４は、前記立ち上がり・立ち下がりパルス生成部６２で生成されたパルスによってリセットされるクロック信号を出力するもので、ＣＯＵＮＴ１からのカウント出力をクロック信号とするカウンタＣＯＵＮＴ２と、カウンタＣＯＵＮＴ２からのカウント出力をクロック信号とするＣＯＵＮＴ３で構成される。
【００３０】
ラッチ部６６は、前記同期クロック生成部６４から出力されるクロック信号でＢＰＳＫ復調信号をラッチするものであり、ＤフリップフロップＤＦＦ６及びＮＡＮＤゲートＧ５で構成される。
【００３１】
さらに、第２復調回路６０は、リードゾーン信号とリセット信号との論理積をとるＡＮＤゲートＧ３及びＪＫフリップフロップＪＫＦＦ４を有している。
【００３２】
この第２復調回路６０の動作を、図６を参照しながら説明する。ＢＰＳＫ復調信号（図５（ｋ））は、立ち上がり・立ち下がりパルス生成部６２に入り、ＤフリップフロップＤＦＦ４でラッチされ（図６（ｌ））、さらに、ＤフリップフロップＤＦＦ５でラッチされて反転されたもの（図６（ｍ））との間でＥＸＯＲゲートＥＸＯＲ２で排他的論理和がとられる。こうして、ＥＸＯＲゲートＥＸＯＲ２からＢＰＳＫ復調信号の立ち上がりと立ち下がりに同期したパルスが出力される（図６（ｎ））。
【００３３】
一方、リードゾーン信号とリセット信号との論理積を取ったもの（図６（ｃ’））をＪＫフリップフロップＪＫＦＦ４のリセット信号として、カウンタＣＯＵＮＴ２からのＲＣＯ信号をＪＫフリップフロップＪＫＦＦ４のＪ入力とし、ＪＫフリップフロップＪＫＦＦ４でリードゾーン信号から所定時間経過後に立ち上がる信号を作る（図６（ｓ））。このＪＫフリップフロップＪＫＦＦ４の出力は、立ち上がり・立ち下がりパルス生成部６２のＪＫフリップフロップＪＫＦＦ３のリセット信号となる。
【００３４】
ＪＫフリップフロップＪＫＦＦ３では、ＪＫフリップフロップＪＫＦＦ４のリセット信号を受けた後のＢＰＳＫ復調信号の立ち上がりまたは立ち下がりでＯＮとなる信号を出力する（図６（ｐ））。そして、この信号（図６（ｐ））とＥＸＯＲゲートＥＸＯＲ２からの出力とをＡＮＤゲートＧ４に通す（図６（ｔ））。
【００３５】
同期クロック生成部６４のカウンタＣＯＵＮＴ３は、ＡＮＤゲートＧ４からの出力をＬＯＡＤ信号としてカウンタＣＯＵＮＴ２からの出力をクロック信号として計数する。カウンタＣＯＵＮＴ３のカウント出力ＱＢは同期クロック（図６（ｕ））となる。この同期クロックは、ＢＰＳＫ復調信号の１ビット周期とほぼ同じ周期となるように、カウンタＣＯＵＮＴ１、２、３で分周されている。
【００３６】
この同期クロック（図６（ｕ））は、ラッチ部６６のＤフリップフロップＤＦＦ６のクロック信号となる。ＤフリップフロップＤＦＦ６は、同期クロックの立ち上がりでＤフリップフロップＤＦＦ４からのＢＰＳＫ復調信号（図６（ｌ））をラッチする。さらに、このラッチ信号と、ＪＫフリップフロップＪＫＦＦ４の出力（図６（ｓ））とをＮＡＮＤゲートＧ５に通すことにより、図６（ｖ）の信号が得られる。
【００３７】
ＮＡＮＤゲートＧ５出力（図６（ｖ））と、同期クロック（図６（ｕ））は、それぞれ制御回路３９に取り込まれ、制御回路３９において、同期クロックの立ち下がりでＮＡＮＤゲートＧ５の出力が取り込まれる。
【００３８】
データキャリア１０からの返信信号の波形は、データキャリア１０とリーダライタ１２との間の距離により、波形歪みを生じ、ビット波形が細くなったりする場合があるが、このような同期クロック生成部６４で同期クロックを生成し、且つラッチ部６６でこの同期クロックとＢＰＳＫ復調信号との同期をとることにより、ＢＰＳＫ復調信号のパルス幅が細くなっても、必ずＢＰＳＫ復調信号の立ち上がりまたは立ち下がりと、同期クロックの立ち上がりとを一致させることができる。そして、同期クロックの立ち下がりにおいて、ＢＰＳＫ復調信号のデータを取り込むことにより、ＢＰＳＫ復調信号のパルス幅が同期クロックの周期の１／２よりも小さくならない限り、確実に正しいデータを取り込むことができる。
【００３９】
図７（１）、（２）は、それぞれ同期クロックでラッチする前（ＤフリップフロップＤＦＦ４出力（図６（ｌ）））とラッチした後（ＮＡＮＤゲートＧ５の出力（図６（ｖ）））のＢＰＳＫ復調信号と同期クロックとの関係を表す実際の波形図である。ラッチ前の信号において、ＢＰＳＫ信号のパルス幅が狭くなった場合、図７（１）に示すように、そのまま同期クロックの立ち下がりでサンプリングをすると、パルス幅が狭くなった影響を直接受けて、エラーが発生する（矢印で示した時間）。しかしながら、図７（２）に示すように、ＢＰＳＫ信号の立ち上がりと立ち下がりをリセット信号として計数を開始するカウンタＣＯＵＮＴ１により生成された同期クロックでＢＰＳＫ信号をラッチし、この同期クロックの立ち下がりでサンプリングをすると、パルス幅の変動の影響を受けずに、確実に正しいデータを取り込むことができる。
【００４０】
また、データキャリア１０が発振回路を備えており、該発振回路の周波数に基づいてデータキャリア１０が返信信号を送信するときには、その返信信号はリーダライタ１２側と非同期となり、データがＦＦや００の連続の場合には、非同期による遅延が積算され、エラーが生じることになるが、このような場合であっても、適宜、キャラクタ１０１０…を、連続データの間に挿入することで、そのデータ変化毎にカウンタＣＯＵＮＴ３で計数をリセットすることにより、遅延の積算を防止することができる。
【００４１】
また、上記実施形態では同期クロックでデータを取り込む同期クロック方式について説明したが、調歩同期方式において、データが例えば０または１が続くものであっても、スタートビット及びストップビットにおいて、必ずその信号の立ち上がり及び立ち下がりと、同期クロックとを一致させることができるため、スタートビット毎に同期クロックをリセット信号として計数を開始する別途のカウンタにより、遅延が積算されることなく、データの取り込みを正しく行うことができる。
【００４２】
【発明の効果】
以上説明したように、請求項１記載の発明によれば、カウンタやフリップフロップのロジック回路で復調用クロックを生成することとしたので、アナログ的要素やフィードバック的要素がなく、回路のばらつきや回路調整の手間などの問題を回避することができる。また、受信信号にジッタが起きる場合があっても、復調用クロックを受信信号のプリアンブル信号とほぼ同周期で且つ９０°位相のずらした信号としているため、受信信号が復調用クロックの９０°位相以上にずれなければ、ジッタが９０°以上ずれなければ、この復調用クロックで確実に復調を行うことができる。
【００４３】
請求項２及び３記載の発明によれば、復調信号の立ち上がりと立ち下がりを同期クロックの立ち上がりまたは立ち下がりに一致させることにより、復調信号と同期クロックとの同期が完全にとれておらずどちらかが遅延している場合でも、その遅延が積算されていくことを防止することができる。また、通信状況により、復調信号のビット波形が細くなったりしても、同期クロックをこの復調信号の変化に追従して変化させることができる。
【図面の簡単な説明】
【図１】本発明の復調回路を適用可能なリーダライタとデータキャリアからなるデータ通信システムのブロック図である。
【図２】本発明の復調回路の第１復調回路のブロック図である。
【図３】図２の第１復調回路のタイミングチャート図である。
【図４】ＢＰＳＫ信号にジッタがあったときの復調クロックとの関係を表しており、（１）は復調クロックの位相をずらしていない場合、（２）は復調クロックの位相を９０°ずらした場合を表すタイミングチャート図である。
【図５】本発明の復調回路の第２復調回路のブロック図である。
【図６】図５の第２復調回路のタイミングチャート図である。
【図７】（１）は図６のラッチ部でラッチする前の復調信号と同期クロックとの関係を表すタイミングチャート図であり、（２）は図６のラッチ部でラッチした後の復調信号と同期クロックとの関係を表すタイミングチャート図である。
【図８】従来の復調回路を表す回路図である。
【図９】従来の他の復調回路を表す回路図である。
【符号の説明】
３８  復調回路
４１  リードゾーン信号生成部
４６  同期パルス発生部
５０  復調用クロック生成部
５２  復調部
６２  立ち上がり・立ち下がりパルス生成部
６４  同期クロック生成部
６６  ラッチ部
ＣＯＵＮＴ１  カウンタ
ＣＯＵＮＴ３  カウンタ
ＤＦＦ２  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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