(57)【特許請求の範囲】
【請求項１】
フレキシブル・バンク区分アーキテクチャを有する同時動作不揮発性メモリ装置（２０）の復号回路（５４）であって、
（ａ）メモリ区分境界を指定するギャップによって分離された第１及び第２の導体線セグメント（８２，８４）をそれぞれ含み、該境界が上位メモリ・バンクと下位メモリ・バンクの間にあることを特徴とする複数のフレキシブルに区分された導体線（６０〜７４）と、
（ｂ）前記フレキシブルに区分された導体線の第１の導体線セグメントに接続され、複数の上位バンク・アドレス・ビットのうちの少なくとも一部を受け取ることができる上位メモリ・バンク・デコーダ（５６）と、
（ｃ）前記フレキシブルに区分された導体線の第２の導体線セグメントに接続され、複数の下位バンク・アドレス・ビットのうちの少なくとも一部を受け取ることができる下位メモリ・バンク・デコーダ（５８）と、
（ｄ）複数のバンク・アドレス・プレデコード・ビットを生成することができるバンク・アドレス・プレデコード出力（ＺＺＺ）であって、第１の複数のバンク・アドレス・プレデコード・ビットが、上位メモリ・バンクの第１の導体線セグメントから受信され、第２の複数のバンク・アドレス・プレデコード・ビットが、下位メモリ・バンクの第２の導体線セグメントから受信されるものと、
を具備する復号回路。
【請求項２】
前記バンク・アドレス・プレデコード出力を受け取るように接続されたＸデコーダ（４４）をさらに具備する請求項１に記載の復号回路。
【請求項３】
前記Ｘデコーダ（４４）がさらに、少なくとも１つの固定化されたバンク・アドレス入力を受け取るように接続されている、請求項２に記載の復号回路。
【請求項４】
前記フレキシブルに区分された導体線が、複数の所定のメモリ境界オプションを有する金属層から形成され、各メモリ境界オプションが、第１及び第２の導体線セグメントを分離するギャップを形成することができる、請求項１から３のいずれか一項に記載の復号回路。
【請求項５】
前記第１及び第２の導体線セグメントが、前記フレキシブルに区分された導体線のそれぞれに沿って前記メモリ境界オプションを電気的に閉じる一方で該メモリ境界オプションのうちの１つを開いたままにすることにより形成され、それにより前記第１及び第２の導体線セグメントの間にギャップを形成している、請求項４に記載の復号回路。
【請求項６】
（ａ）複数の行及び列に配列された複数のメモリ・セルを含むメモリ・アレイ（２０）と、
（ｂ）メモリ・セルの各列に接続され、複数の所定の区分境界から選択された上位メモリ・バンクと下位メモリ・バンクの間のメモリ区分境界を指定するギャップ（２８ｃ，３０ｃ）によって分離された第１及び第２のビット線セグメント（２８ａ，２８ｂ，３０ａ，３０ｂ）をそれぞれ含む複数のフレキシブルに区分されたビット線（２８，３０）と、
（ｃ）前記メモリ・アレイに接続された復号回路（５４）であって、
（ｉ）前記上位メモリ・バンクと下位メモリ・バンクの間のメモリ区分境界を指定するギャップによって分離された第１及び第２の導体線セグメント（８２，８４）をそれぞれ含む複数のフレキシブルに区分された導体線（６０〜７４）と、
（ｉｉ）前記フレキシブルに区分された導体線の第１の導体線セグメントに接続され、複数の上位バンク・アドレス・ビットのうちの少なくとも一部を受け取ることができる上位メモリ・バンク・デコーダ（５６）と、
（ｉｉｉ）前記フレキシブルに区分された導体線の第２の導体線セグメントに接続され、複数の下位バンク・アドレス・ビットのうちの少なくとも一部を受け取ることができる下位メモリ・バンク・デコーダ（５８）と、
（ｉｖ）複数のバンク・アドレス・プレデコード・ビットを生成することができるバンク・アドレス・プレデコード出力（ＺＺＺ）であって、第１の複数のバンク・アドレス・プレデコード・ビットが、上位メモリ・バンクの第１の導体線セグメントから受信され、第２の複数のバンク・アドレス・プレデコード・ビットが、下位メモリ・バンクの第２の導体線セグメントから受信されるものと、
（ｖ）前記バンク・アドレス・プレデコード出力に接続され、前記バンク・アドレス・プレデコード・ビットを複数の反転バンク・アドレス・プレデコード・ビットに反転させる反転器（７６）と、
（ｖｉ）前記反転バンク・アドレス・プレデコード・ビットを受け取るように接続され、該メモリ・アレイの複数の行デコード信号を生成することができるＸデコーダ（４４）とを含むものと、
を具備する同時動作不揮発性メモリ装置。
【請求項７】
前記Ｘデコーダ（４４）がさらに、少なくとも１つの固定化されたバンク・アドレス入力を受け取るように接続されている、請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記ビット線の第１及び第２のビット線セグメントにそれぞれ接続され、前記メモリ・アレイの上位メモリ・バンク及び下位メモリ・バンクを列デコードすることができる第１及び第２のＹデコーダ（３２，２４）をさらに具備する請求項６または７に記載の不揮発性メモリ装置。
【請求項９】
前記フレキシブルに区分された導体線が、前記所定の区分境界に対応する複数の所定のメモリ境界オプションを有する金属層から形成され、各メモリ境界オプションが、前記第１及び第２の導体線セグメントを分離するギャップを形成することができる請求項６から８のいずれか一項に記載の不揮発性メモリ装置。
【請求項１０】
前記第１及び第２の導体線セグメントが、前記フレキシブルに区分された導体線のそれぞれに沿ってメモリ境界オプションを電気的に閉じる一方でメモリ境界オプションのうちの１つを開いたままにすることにより形成され、それにより前記第１及び第２の導体線セグメントの間にギャップを形成している、請求項９に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、フラッシュ・メモリ装置に関し、より詳細には、フレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置用の復号回路に関する。
【０００２】
（背景技術）
コンピュータやデジタル通信などの様々な用途のために、半導体集積回路産業によって不揮発性メモリ装置が開発されている。従来の非同時動作フラッシュ・メモリ装置は、一般に、１つの固定メモリ・バンクを含む。従来の同時動作フラッシュ・メモリ装置は、一般に、一定数のメモリ・セル・セクタをそれぞれ含む２つの固定メモリ・バンクを含む。メモリ・セルの各セクタは、一定量のメモリ記憶容量、たとえば０．５メガバイト（ＭＢ）のメモリを有し、また一定数のメモリ・セル・ページ、たとえば１６ページのメモリ・セルからなる。一般に、１ページは、単一ワード線上のメモリ・セルに記憶されたメモリの１ワードとして定義される。
【０００３】
従来の同時動作ＮＯＲフラッシュ・メモリ・アレイなどの従来の同時動作フラッシュ・メモリ装置において、メモリ・セルは、上位メモリ・バンクと下位メモリ・バンクに分けられる。上位メモリ・バンクと下位メモリ・バンクはそれぞれ、所定の一定サイズのメモリ記憶域を有する。上位メモリ・バンクと下位メモリ・バンクは、一般に、同時の読み書き動作の際に異なる機能に使用される。たとえば、下位メモリ・バンクはコード記憶に使用され、上位メモリ・バンクはデータ記憶に使用される。
【０００４】
従来の同時動作フラッシュ・メモリ装置では上位と下位のメモリ・バンク区分が固定されているため、メモリ区分によって異なる集積回路設計のフラッシュ・メモリ装置が必要とされる。したがって、コード記憶とデータ記憶のために異なる上位メモリ・バンクと下位メモリ・バンクの区分を必要とする様々な用途にメモリ回路をカスタマイズするために、従来の同時動作フラッシュ・メモリ装置の固定された上位メモリ・バンク区分と下位メモリ・バンク区分ごとに異なる回路設計が必要になる。
【０００５】
従来の同時動作不揮発性メモリ装置では、上位メモリ・バンクと下位メモリ・バンクのそれぞれのメモリ記憶域のサイズが可変でないため、１つの回路設計は、様々な上位メモリ・バンクと下位メモリ・バンクの区分を必要とするいくつかの異なる用途のうちの１つにしか適切でないことがある。様々な上位メモリ・バンクと下位メモリ・バンクの区分を有する同時動作フラッシュ・メモリ装置を作成するためには、装置ごとに異なる回路設計と異なる組の関連マスクが必要とされる。
【０００６】
様々な上位メモリ・バンク区分と下位メモリ・バンク区分を有する同時動作フラッシュ・メモリ装置ごとに異なる集積回路と異なるフルセットのマスクを設計しなければならないことの欠点は、設計、製造及び試験工程にきわめて高いコストがかかり時間がかかる場合があることである。したがって、フレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置が必要である。さらに、フレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置のための簡略化された復号アーキテクチャが必要である。本発明は、これらの要求を満たす。
米国特許公報Ａ４，６３３，４２９号は、メモリの１つまたは複数の象限を選択して部分的なメモリを形成するようにプログラムすることができるプログラム可能なデコーダを開示している。
欧州特許公報Ａ０，６０７，９４２号は、ビット線を２つの部分に分けて２つのメモリ・サブマトリクスを設け、列ラインの選択を２段階で行うＲＯＭを開示している。これは、各ビット線に接続されるトランジスタの数を減少させ、それにより読出し速度を高める効果を有する。
【０００７】
（発明の開示）
本発明によれば、フレキシブル・バンク区分アーキテクチャを有する同時動作不揮発性メモリ装置のメモリ・アドレス復号回路は、一般に、
（ａ）上位メモリ・バンクと下位メモリ・バンクの間のメモリ区分境界を指定するギャップによって分離された第１及び第２の導体線セグメントをそれぞれ含む複数のフレキシブルに区分された導体線と、
（ｂ）前記フレキシブルに区分された導体線の第１の導体線セグメントに接続され、複数の上位バンク・アドレス・ビットのうちの少なくとも一部を受け取ることができる上位メモリ・バンク・デコーダと、
（ｃ）前記フレキシブルに区分された導体線の第２の導体線セグメントに接続され、複数の下位バンク・アドレス・ビットのうちの少なくとも一部を受け取ることができる下位メモリ・バンク・デコーダと、
（ｄ）複数のバンク・アドレス・プリデコード・ビットを生成することができるバンク・アドレス・プリデコード出力であって、第１の複数のバンク・アドレス・プリデコード・ビットが上位メモリ・バンクの第１の導体線セグメントに接続され、第２の複数のバンク・アドレス・プリデコード・ビットが下位メモリ・バンクの第２の導体線セグメントに接続されているものと、を具備する。
【０００８】
一実施形態において、本発明によるフレキシブル・バンク区分アーキテクチャを有する同時動作不揮発性メモリ装置の復号回路は、さらに、フレキシブルに区分された導体線からバンク・アドレス・プリデコード出力を受け取るように接続されたＸデコーダを含む。Ｘデコーダは、さらに、少なくとも１つの固定バンク・アドレス・プリデコード入力とさらにフレキシブルに区分されたバンク・アドレス・プリデコード・ビットを受け取るように接続されることができる。さらに他の実施形態において、本発明による復号回路は、さらに、バンク・アドレス・プリデコード出力とＸデコーダの間に接続され、Ｘデコーダ用の複数の反転バンク・アドレス復号ビットを生成してメモリ・アレイ内のメモリ・セルを行デコードする反転器を含む。さらに他の実施形態において、少なくとも１つの追加の反転器が、少なくとも１つの固定バンクプリデコード入力とＸデコーダの間に接続され、固定バンク・メモリ・アドレス・プリデコード入力を反転させる。
【０００９】
更なる実施形態において、本発明による復号回路内のフレキシブルに区分された導体線が、第１と第２の導体線セグメントを分離するギャップをそれぞれ形成することができる複数の所定のメモリ境界オプションを有する金属層から形成される。さらに他の実施形態において、第１と第２の導体線セグメントは、フレキシブルに区分された導体線のそれぞれに沿ってメモリ境界オプションのうちの１つを開放したまま他のメモリ境界オプションを電気的に接続して第１と第２の導体線セグメントの間にギャップを形成することによって形成される。
【００１０】
本発明は、さらに、
（ａ）複数の行及び列に配列された複数のメモリ・セルを含むメモリ・アレイと、
（ｂ）メモリ・セルの各列に接続され、複数の所定の区分境界から選択された上位メモリ・バンクと下位メモリ・バンクの間のメモリ区分境界を指定するギャップによって分離された第１及び第２のビット線セグメントをそれぞれ含む複数のフレキシブルに区分されたビット線と、
（ｃ）前記メモリ・アレイに接続された復号回路であって、
（ｉ）前記上位メモリ・バンクと下位メモリ・バンクの間のメモリ区分境界を指定するギャップによって分離された第１及び第２の導体線セグメントをそれぞれ含む複数のフレキシブルに区分された導体線と、
（ｉｉ）前記フレキシブルに区分された導体線の第１の導体線セグメントに接続され、複数の上位バンク・アドレス・ビットのうちの少なくとも一部を受け取ることができる上位メモリ・バンク・デコーダと、
（ｉｉｉ）前記フレキシブルに区分された導体線の第２の導体線セグメントに接続され、複数の下位バンク・アドレス・ビットのうちの少なくとも一部を受け取ることができる下位メモリ・バンク・デコーダと、
（ｉｖ）複数のバンク・アドレス・プリデコード・ビットを生成することができるバンク・アドレス・プリデコード出力であって、第１の複数のバンク・アドレス・プリデコード・ビットが、上位メモリ・バンクの第１の導体線セグメントに接続され、第２の複数のバンク・アドレス・プリデコード・ビットが下位メモリ・バンクの第２の導体線セグメントに接続されているものと、を具備する同時動作不揮発性メモリ装置を提供する。
【００１１】
さらに他の実施形態において、本発明による同時動作不揮発性メモリ装置は、さらに、バンク・アドレス・プリデコード出力に接続され、メモリ・アレイ内のワード線に信号を複数の行デコード信号を提供するＸデコーダを含む。Ｘデコーダは、さらに、フレキシブルに区分されたバンク・アドレス・ディコード・ビットの他に少なくとも１つの固定のバンク・アドレス・プリデコード入力を受け取るように接続される。さらに他の実施形態において、復号回路は、さらに、Ｘデコーダの入力に接続され、フレキシブルに区分されたバンク・アドレス・プリデコード・ビットならびに固定バンク・プリデコード入力を反転させて、Ｘデコーダ用の複数の反転バンク・アドレス・プリデコード・ビットを生成してメモリ・アレイに行デコード信号を提供する複数の反転器を含む。
【００１２】
本発明は、メモリ装置のためのフレキシブル・バンク区分アーキテクチャと復号回路を有する同時動作不揮発性メモリ装置を提供する。本発明の更なる利点は、メモリ・アレイ内のビット線と復号回路内の導体線において上位メモリ・バンクと下位メモリ・バンクの間に選択された区分境界を規定するギャップを単に選択することによって、複数の所定の区分境界から選択されたメモリ区分境界により同時動作フラッシュ・メモリ装置を上位メモリ・バンクと下位メモリ・バンクにフレキシブルに区分することができることである。本発明のさらに他の利点は、メモリ・アレイの行デコードにＸデコーダを１つだけしか必要としないことである。さらに、Ｘデコーダにバンク・アドレス・プリデコード・ビットを設けるプリデコード構成は、上位バンク・デコーダと下位バンク・デコーダの間に複数のフレキシブルに区分された導体線を含み、様々なメモリ区分境界によりフレキシブルに区分されたフラッシュ・メモリ・アレイに適用可能である。
【００１３】
本発明をその特定の実施形態に関して説明し、添付図面を参照する。
（発明を実施するための形態）
図１は、たとえばブロックＳＡ０，ＳＡ１，ＳＡ２，．．．ＳＡ６３で示された複数のメモリ・セルのセクタを含むＮＯＲフラッシュ・メモリ装置などの同時動作不揮発性メモリ装置の簡略化した図を示す。メモリ・セクタＳＡ０，ＳＡ１，ＳＡ２，．．．ＳＡ６３は、複数の行と列に配列され、各行は、４つのメモリ・セクタを含む。メモリ・セクタの行は、Ｚ４（０）からＺ４（１５）まで連続的に番号が付けられる。図１に示したようなＮＯＲフラッシュ・メモリ装置は、さらに、列Ｚ４（１６）からＺ４（１７）で配列されたメモリ・セクタＳＳ０，ＳＳ１，ＳＳ２，．．．ＳＳ７を含む。
【００１４】
図１に示した例において、メモリ・セルＳＡ０，ＳＡ１，ＳＡ２，．．．ＳＡ６３の各セクタは、０．５メガバイト（ＭＢ）のメモリを含み、メモリ・セクタＺ４（０），Ｚ４（１），（Ｚ２），．．．Ｚ４（１５）の各列は、２ＭＢのメモリのを含む。最後のメモリ・セクタＳＡ６３は、オプションであり、隠蔽メモリ・セクタと見なすことができる。メモリ・セクタＳＳ０，ＳＳ１，ＳＳ２，．．．ＳＳ７の総記憶容量は、約０．５ＭＢである。セクタＳＳ０，５５１，ＳＳ２，．．．ＳＳ７の０．５ＭＢのメモリは、コード記憶に最低限必要な所定の下位バンク・メモリと見なすことができる。図１は、また、メモリを上位メモリ・バンクと下位メモリ・バンクにそれぞれ２分することができる複数のメモリ区分境界線を示す。図１に、本発明によるフレキシブル・バンク区分アーキテクチャを有する３２ＭＢの同時動作フラッシュ・メモリ装置のいくつかの可能な区分の例を示し、スラッシュの前の数字は上位メモリ・バンク内のメモリの量を示し、スラッシュの後の数字は下位メモリ・バンク内のメモリの量を示す。メモリ区分境界は、任意の隣り合ったメモリ・セクタの行の間に設定することができ、各メモリ・セクタが０．５ＭＢのメモリを含み、各行が４つのメモリ・セクタを含む場合は、境界が隣に変化するごとに上位メモリ・バンクと下位メモリ・バンクが２ＭＢ増分または減分する。
【００１５】
図１に示したような同時動作フラッシュ・メモリ装置内のメモリ・セルのブロックの構成は、本発明によるフレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置内の様々な可能なメモリ区分の説明的な例にすぎない。しかしながら、本発明は、図１に示したようなメモリ区分境界に制限されず、他のメモリ区分境界も実現可能である。たとえば、図１は、上位メモリ・バンク内に最小１６ＭＢと最大３１．５ＭＢのメモリを生じさせ、下位メモリ・バンク内に最小０．５ＭＢと最大１６ＭＢのメモリを生じさせるメモリ区分境界を示すが、メモリ１６ＭＢ未満の上位バンクとメモリ１６ＭＢ以上の下位バンクを提供する他のメモリ区分境界を設定することができる。たとえば、行Ｚ４（０）とＺ４（１）の間やＺ４（１）とＺ４（２）の間などにフレキシブルなメモリ区分境界を設定することができる。
【００１６】
図２は、本発明によるフレキシブル・バンク区分アーキテクチャを有する同時動作不揮発性メモリ装置の復号回路の実施形態を示す。図２において、メモリ・アレイ２０は、複数の行と列で配列された複数のメモリ・セルを含む。メモリ・アレイは、図２に示したビット線２８と３０のような、メモリ・アレイ内のメモリ・セルの各列に接続された複数のフレキシブルに区分されたビット線を含む。さらに、メモリ・アレイ２０は、図２に示した点線３８，４０，４２などの水平の点線として示され、メモリ・アレイ２０内のメモリ・セルの各行に接続された複数のワード線を含む。
【００１７】
メモリ・アレイ２０内のビット線はそれぞれ、上位メモリ・バンクに割り当てられたメモリ・セルの各列に接続された第１のビット線セグメントと、下位メモリ・バンクに割り当てられたメモリ・セルの各列に接続された第２のビット線セグメントとを含む。たとえば、図２に示したように、ビット線２８はそれぞれ、第１と第２のビット線セグメント２８ａと２８ｂを含み、ビット線３０はそれぞれ、第１と第２のビット線セグメント３０ａと３０ｂを含む。ビット線２８は、第１と第２のビット線セグメント２８ａと２８ｂの間にギャップ２８ｃ有し、同様に、ビット線３０は、第１と第２のビット線セグメント３０ａと３０ｂの間にギャップ３０ｃ有する。ギャップ２８ｃと３０ｃならびにメモリ・アレイ２０内の他のビット線のギャップは、下位メモリ・バンクと上位メモリ・バンクの間のメモリ区分境界としてはたらく。
【００１８】
実施形態において、本発明によるフレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置は、さらに、メモリ・アレイ２０に接続された第１と第２のＹデコーダ３２と３４を含む。第１のＹデコーダ３２は、上位メモリ・バンクのビット線セグメント２８ａと３０ａを含む第１のビット線セグメントに接続され、第２のＹデコーダ３４は、下位メモリ・バンクのビット線セグメント２８ｂと３０ｂを含む第２のビット線セグメントに接続される。第１のＹデコーダ３２は、上位メモリ・バンク内の各ビット線に沿って配置されたメモリ・セルを列デコードするためにメモリ・アレイ内の上位メモリ・バンクのビット線セグメントに接続される。同様に、第２のＹデコーダ３４は、下位メモリ・バンク内の各ビット線セグメントに沿って配置されたメモリ・セルを列デコードするために下位メモリ・バンク内のビット線セグメントに接続される。本発明によるフレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置においてメモリ・アレイ２０内のメモリ・セルの列が第１と第２のビット線セグメント間のギャップによって物理的に分離されるため、２つのＹデコーダ３２と３４がそれぞれ、上位メモリ・バンクと下位メモリ・バンク内のメモリ・セルを個別に列デコードするために設けられる。
【００１９】
図２は、メモリ・アレイ２０内のメモリ・セルを行デコードするための本発明によるフレキシブル・バンク区分アーキテクチャを有する同時動作不揮発性メモリ装置の復号回路を示す。この実施形態において、復号回路５４は、１つのＸデコーダ４４，上位バンク・デコーダ５６，下位バンク・デコーダ５８，及び下位バンク・エンコーダ５８と上位バンク・エンコーダ５６の間に配置され、複数のフレキシブルに区分された導体線６０，６２，６４，６６，６８，７０，７２及び７４を含む。各導体線は、上位メモリ・バンクと下位メモリ・バンクの間の区分境界を選択することができる複数の所定のメモリ区分境界のそれぞれに対応する複数の所定のギャップを有する。図２に示した例において、導体線６０は、９つの可能なメモリ区分境界６０ａ，６０ｂ，６０ｃ，．．．６０ｉを有する。他の導体線６２，６４，６６，．． ７４は、対応する位置に同じ数のメモリ区分境界を有することができる。たとえば、２４ＭＢ／８ＭＢの上位バンク／下位バンク・メモリ区分境界が必要なときは、導体線を上位メモリ・バンクと下位メモリ・バンク用の第１と第２の導体線セグメントに分離するために、各導体線６０，６２，６４， ．．．７４にギャップ６０ｅ，６２ｅ，６４ｅ，．．．７４ｅが設けられる。
【００２０】
たとえば、フレキシブルに区分さた導体線６０に上位メモリ・バンクと下位メモリ・バンクに２４ＭＢ／８ＭＢのメモリ区分境界を指定するようにギャップ６０ｅが形成されるとき、導体線６０は、上位バンク・デコーダ５６に接続された第１の導体線セグメント８２と下位バンク・デコーダ５８に接続された第２の導体線セグメント８４に分離される。同様に、他の導体線６２，６４，６６，．．．７４の対応する各ギャップが、各導体線を上位バンク・デコーダ５６と下位バンク・デコーダ５８に接続された第１と第２の導体線セグメントに分離する。選択された２４ＭＢ／８ＭＢの上位バンク／下位バンク・メモリ区分境界を定義するために、導体線６０に沿ったギャップ６０ａ，６０ｂ，６０ｄ及び６０ｆ，６０ｇ、 ．．．６０ｉを含む他のギャップが電気的に閉じられ、選択されたギャップ６０ｅが開いたままにされる。同じように、選択された２４ＭＢ／８ＭＢの上位バンク／下位バンク・メモリ区分境界を規定するために、導体線６２，６４，６６， ．．．７４に沿った他のギャップが電気的に閉じられ、選択されたギャップ６２ｅ，６４ｅ，６６ｅ，．．．７４ｅが開いたままにされる。
【００２１】
各導体線６０，６２，６４，．．．７４から各バンク・アドレス・プリデコード・ビットを受け取るように接続された８ビット出力のバンク・アドレス・プリデコード出力ＺＺＺ（１５：８）は、各導体線に沿ったギャップの位置に応じて、下位バンク・デコーダ５８から一部の復号ビットを受け取り、上位バンク・デコーダ５６からその他の復号ビットを受け取る。たとえば、２４ＭＢ／８ＭＢの上位バンク／下位バンク・メモリ区分を指定する各導体線６０，６２，６４，．．．７４に沿って選択位置６０ｅ，６２ｅ，６４ｅ，．．．７４ｅにギャップが形成されるとき、ＺＺＺプリデコードＺＺＺ（１５：８）の上位ビットＺＺＺ（１５：１２）が、行ｌｂ（１５）、ｌｂ（１４）、ｌｂ（１３）及びｌｂ（１２）の導体線に接続された下位バンク・デコーダ５８によって生成される。一方、ＺＺＺプリデコードＺＺＺ（１５：８）の下位ビットＺＺＺ（１１：８）は、行ｕｂ（１１）、ｕｂ（１０）、ｕｂ（９）及びｕｂ（８）の導体線セグメントに接続された上位バンク・デコーダ５６によって生成される。バンク・アドレス・プリデコード・ビットＺＺＺ（１５：８）は、反転器７６を通ってＸデコーダ４４に送られる複数のＺ４プリデコード信号ビットＺ４（１５：８）を生成する。
【００２２】
図１に示したような本発明によるフレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置の例では、メモリ・ブロックＳＳ０，ＳＳ１，ＳＳ２，．．．ＳＳ７を含む行Ｚ４（１６）とＺ４（１７）における０．５ＭＢの最小メモリ記憶容量は、コード記憶のために予約され、したがって常に下位メモリ・バンクに割りあてられる。図２を再び参照すると、図１に示した同時動作フラッシュ・メモリ装置の実施形態におけるメモリ・ブロックＳＳ０，ＳＳ１，ＳＳ２，．．．ＳＳ７のビットＺ４（１６）やＺ４（１７）などの固定バンク・アドレス・プリデコード・ビットを受け取るために、さらにＸデコーダ４４が接続されてもよい。予約された下位バンク・メモリ・ブロックＳＳ０，ＳＳ１，ＳＳ２，．．．ＳＳ７の固定下位復号入力ｌｂ（１６）とｌｂ（１７）はそれぞれ、反転器７８及び８０を通って、Ｘデコーダ４４に送られるＺ４プリデコード信号ビットＺ４（１６）及びＺ４（１７）を生成する。Ｘデコーダ４４は、メモリ・アレイ２０内のワード線に接続され、メモリ・アレイ２０内の各ワード線に沿ったメモリ・セルの行を行デコードする。Ｘデコーダ４４は、上位メモリ・バンクと下位メモリ・バンクのどちらかに割り当てることができるメモリ・セルのフレキシブルに区分された行の行デコードの他に、下位メモリ・バンク内の行Ｚ４（１６）やＺ４（１７）などの予約された行のメモリ・セルの行デコードも実行する。
【００２３】
実施形態において、本発明によるフレキシブル・バンク区分アーキテクチャを有する同時動作不揮発性メモリ装置の復号回路５４は、下位メモリ・バンクと上位メモリ・バンクの間のメモリ区分境界を指定する手段９０と、手段９０に接続され、メモリ区分境界を指定し、複数の上位バンク・メモリのうちの少なくともいくつかを受け取ることができる上位メモリ・バンク・デコーダ５６と、手段９０に接続され、メモリ区分境界を指定し、複数の下位バンク・メモリのうちの少なくともいくつかを受け取ることができる下位バンク・メモリ・デコーダ５８と、手段９０に接続され、メモリ区分境界を指定し、プリデコードビットＺ４（１５：８）をＸデコーダ４４に提供するバンク・アドレス・プリデコード出力ＺＺＺ（１５：８）とを含む。
【００２４】
実施形態において、本発明による復号回路５４におけるメモリ区分境界を指定する手段９０は、図２に示したように導体線６０，６２，６４，．．．７４などの複数のフレキシブルに区分された導体線を含む。フレキシブルに区分された導体線はそれぞれ、下位メモリ・バンクと上位メモリ・バンクの間のメモリ区分境界を表すギャップによって分離された第１と第２の導体線セグメントを含む。各導体線は、導体線を上位バンク・デコーダ５６と下位バンク・デコーダ５８にそれぞれ接続された第１と第２の導体線セグメントに区分するギャップを提供することができる複数の所定の位置を有する。各導体線上の所定の位置、たとえば導体線６０に沿った場所６０ａ，６０ｂ，６０ｃ，．．．６０ｉはそれぞれ、上位メモリ・バンクと下位メモリ・バンクの間の区分境界を選択することができる複数の所定のメモリ区分境界のそれぞれに対応する。たとえば、２４ＭＢ／８ＭＢの上位バンク／下位バンク・メモリ区分境界が必要なときは、各導体線６０，６２，６４， ．．．７４上にギャップ６０ｅ，６２ｅ，６４ｅ，．．．７４ｅを設けて導体線を第１と第２の導体線セグメントに分離し、本発明による復号回路５４に２４ＭＢ／８ＭＢのメモリ区分境界を指定する。
【００２５】
図３は、図２に示したような復号回路５４内の上位バンク・デコーダ５６と下位バンク・デコーダ５８におけるバンク・アドレス・プリデコードの初期段階の論理図の実施形態を示す。上位バンク・デコーダ５６と下位バンク・デコーダ５８は、実施形態において同一の論理回路構造を有することができる。図３を参照すると、表示「ｑＡ」と「ｑＢ」の文字「ｑ」は、上位バンク・デコーダ５６への入力である上位バンク・アドレス・ビットＵＡを示す文字「Ｕ」、または図２の下位バンク・デコーダ５８への入力である下位バンク・アドレス・ビットＬＡを示す文字「Ｌ」を表す。図３を再び参照すると、ビットｑＡＢ（１７）、ｑＡＢ（１８）及びｑＡＢ（１９）は、それぞれ、入力メモリ・アドレス・ビットｑＡ（１７）、ｑＡ（１８）及びｑＡ（１９）の反転ビットである。メモリ・アドレス・ビットは、図３に示したような各反転器１０２，１０４及び１０６によって反転させることができる。
【００２６】
ＡＮＤゲート１０８によってメモリ・アドレス・ビットｑＡ（２０）上と反転メモリ・アドレス・ビットｑＡＢ（１９）上でＡＮＤ演算が実行されてビットｚｄ２ｅが生成され、文字「ｅ」は偶数ビットを表す。別のＡＮＤゲート１１０によってメモリ・アドレス・ビットｑＡ（２０）とｑＡ（１９）が論理積演算されてビットｚｄ２ｏが生成され、文字「ｏ］は奇数ビットを表す。さらに、ＡＮＤゲート１１２，１１４，１１６，１１８などの追加のＡＮＤゲートが、上位バンク・デコーダと下位バンク・デコーダのバンク・アドレス・プリデコードの初段に設けられ、それぞれビットｚｄｌ（０）、ｚｄｌ（１）、ｚｄｌ（２）及びｚｄｌ（３）が生成される。図３に示した例では、ＡＮＤゲート１１２，１１４，１１６及び１１８によってメモリ・アドレス・ビットｑＡ（１７）とｑＡ（１８）の非反転ビットと反転ビットの組合せが論理積演算が実行されて、各ｚｄｌビットが生成される。
【００２７】
図４は、図２に示したような上位バンク・デコーダ５６と下位バンク・デコーダ５８におけるバンク・アドレス・プリデコードの最終段の論理図の実施形態である。この例では、ＡＮＤゲート１０８によって生成されたｚｄ２ｅビットまたは図３のＡＮＤゲート１１０によって生成されたｚｄ２ｏビットを表すｚｄ２ｎビットがそれぞれ、図４に示したＮＯＲゲート１２０，１２２，１２４及び１２６によってビットｚｄｌ（０）、ｚｄｌ（１）、ｚｄｌ（２）及びｚｄｌ（３）と否定論理和演算される。次に、ＮＯＲゲート１２０，１２２，１２４及び１２６の出力が、反転器１２８，１３０，１３２及び１３４をそれぞれ通って、各出力ビットＱＢｉ、ＱＢｊ、ＱＢｋ及びＱＢｌが生成される。実施形態において、下位バンク・デコーダ５８における図４に示したような出力ビットＱＢｉ、ＱＢｊ、ＱＢｋ及びＱＢｌはそれぞれ、下位バンク導体線セグメントｌｂ（８）、ｌｂ（９）、ｌｂ（１０）及びｌｂ（１１）に送られる。同様に、上位バンク・デコーダ５６内の出力ビットＱＢｉ、ＱＢｊ、ＱＢｋ及びＱＢｌがそれぞれ、上位バンク導体線セグメントｕｂ（８）、ｕｂ（９）、ｕｂ（１０）及びｕｂ（１１）に送られる。他のフレキシブルに区分された導体線セグメントのプリデコード・ビットは、メモリ・アドレスの符号化による類似の復号方式を使用して、上位バンク・デコーダ５６と下位バンク・デコーダ５８によって生成することができる。図３と図４に示し前に説明したメモリ・アドレス・ビットのプリデコードは、本発明による復号回路内のメモリ・アドレス・プリデコードの多くの機能のうちの一部だけを示すが、メモリ・アドレス・ビットの符号化により他の復号方式が実現可能である。
【００２８】
さらに他の実施形態において、本発明による復号回路５４のフレキシブルに区分された導体線６０，６２，６４， ．．．７４は、所定の区分境界に対応する複数の所定のメモリ境界オプションを有する金属層から形成され、各メモリ境界オプションは、第１と第２の導体線セグメントを分離するギャップを形成することができる。さらに他の実施形態において、第１と第２の導体線セグメントは、第１と第２の導体線セグメントの間のギャップを形成するためにフレキシブルに区分された各導体線に沿ってメモリ境界オプションのうちの１つを開放したまま他のメモリ境界オプションを電気的に接続することによって形成される。復号回路５４内のフレキシブルに区分された導体線セグメントならびに本発明によるメモリ・アレイ２０内のフレキシブルに区分されたビット線セグメントは、図５〜図９において示し後で説明するような金属層のマスク・パターンを形成する方法を使用して形成することができる。
【００２９】
図５は、半導体基板４上に形成され、メモリ・アレイ内のフレキシブルに区分されたビット線セグメントならびに図２〜図４に示したような復号回路内のフレキシブルに区分された導体線セグメントを製造する基本の役割をする複数の金属層セグメント２ａ，２ｂ，２ｃ，．．．２ｊを有するベーシック金属層２の簡略化した平面図である。図５において、隣り合ったベーシック金属層セグメント２ａと２ｂ，２ｂと２ｃ，２ｃと２ｄ，．．．２ｉと２ｊの間にそれぞれ複数のギャップ６ａ，６ｂ，６ｃ， ．．．６ｉが配置される。集積回路用マスクを作成するためにコンピュータ援用設計（ＣＡＤ）技術を使用することによって、コンピュータ上に、図５に示したようなベーシック金属層２のマスク・パターンを作成することができる。
【００３０】
ベーシック金属層２は、ギャップ６ａ，６ｂ，６ｃ，．．．６ｉによって規定される複数の所定のメモリ境界オプションを有する。各メモリ境界オプションを使用して、メモリ・アレイ内のビット線の第１と第２のビット線セグメント間のギャップ及び復号回路内の各導体線の第１と第２の導体線セグメント間のギャップを形成して、上位メモリ・バンクと下位メモリ・バンクの間の区分境界として役立てることができる。メモリ・アレイ内のビット線セグメントを形成する場合は、ベーシック金属層は、ビット線セグメントを作成するＭ２金属層を含むことができる。
【００３１】
図６は、複数の金属オプション層セグメント８ａ，８ｂ，８ｃ，．．．８ｈを含む金属オプション層８の簡略化した平面図を示す。金属オプション層８内の金属オプション層セグメントの総数は、ベーシック金属層２内のギャップの総数よりも少ない。金属オプション層セグメント８ａ，８ｂ，８ｃ， ．．．８ｈのマスク・パターンは、ＣＡＤ技術を使用してコンピュータ上で作成することができ、金属オプション層セグメント８ａ，８ｂ，８ｃ，．．．８ｈを各ギャップ６ａ，６ｂ，６ｃ，．．．６ｈと重ねかつギャップ６ｉを開いたままにすることによって図６に示したような金属オプション層８と図５に示したようなベーシック金属層２のマスク・パターンを組み合わせて、図７に示したような導体線セグメント１０と１２のマスク・パターンを形成することができる。代替として、ベーシック金属層と金属オプション層に別々に２つのマスクを作成してもよく、図５に示したようなベーシック金属層２の各ギャップ上に図６に示したような金属オプション層セグメントを堆積させることによって、図７に示したような導体線セグメント１０と１２を形成することができる。
【００３２】
図８は、金属オプション層セグメント８ａ，８ｂ，８ｃ，．．．８ｇ及び８ｉを有する金属オプション層８のもう１つの例を示し、図８に示したような金属オプション層８のマスク・パターンがコンピュータ上で図５に示したようなベーシック金属層２のマスク・パターンと組み合わされたとき、金属オプション層セグメント８ａ，８ｂ，８ｃ， ．．．８ｇ及び８ｉが、ベーシック金属層２の各ギャップ６ａ，６ｂ，６ｃ， ．．．６ｇ及び６ｉと重なり、図９に示したようにギャップ６ｈで分離された導体線セグメント１４と１６のマスク・パターンが作成される。図９に示したような導体線セグメント１４と１６の間のギャップ６ｈは、図７に示したような導体線セグメント１０と１２の間のギャップ６ｉによって規定されたものと異なるメモリ区分境界を指定する。したがって、フレキシブルなバンク区分を有するメモリ・アレイ内の上位メモリ・バンクと下位メモリ・バンクのビット線セグメントの製造に図５に示したものと同じベーシック金属層パターンを使用することができる。
【００３３】
同様に、復号回路内のフレキシブルに区分された導体線セグメントの製造に同じベーシック金属層パターンを使用することができる。復号回路内のメモリ・アレイ内のビット線セグメントまたは導体線セグメント間に所望のギャップを作成して上位メモリ・バンクと下位メモリ・バンクを区分するために、金属オプション層のマスク・パターンを１つだけ変更するだけでよい。たとえば、図２に示したようなメモリ・アレイ２０内のフレキシブルに区分されたビット線セグメントと復号回路５４内のフレキシブルに区分された導体線６０，６２，６４，．．．７４は、前述のベーシック金属層と金属オプション層のマスク・パターンを作成し組み合わせる方法により形成することができる。
【００３４】
（産業上の利用可能性）
本発明によるフレキシブル・バンク区分アーキテクチャを有する同時動作不揮発性メモリ装置の復号回路は、フレキシブル・バンク区分アーキテクチャを有する同時動作不揮発性メモリ装置におけるメモリ・セル・アレイのアドレス復号に適用可能である。フレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置は、可能な複数のメモリ区分境界からメモリ区分境界を選択することにより変更可能なメモリ容量を有する２つのメモリ・バンクを含む。より詳細には、本発明による復号回路は、メモリ・バンクのフレキシブルな区分に容易に適用される１つのＸデコーダ及びそれに関連するプリデコード構成により、メモリ・アレイ内のメモリ・セルの行デコードを提供することができる。
【００３５】
本発明をその特定の実施形態に関して説明したが、特許請求の範囲で説明するような本発明の範囲に含まれる多くの変形を行うことができる。
【図面の簡単な説明】
【図１】  図１は、メモリ境界を上位メモリ・バンクと下位メモリ・バンクに区分することができる複数のフレキシブルに区分された境界線を有する複数のメモリ・セルのブロックを含む同時動作フラッシュ・メモリ装置の実施形態を示す図である。
【図２】  図２は、本発明によるフレキシブル・バンク区分アーキテクチャを有する同時フラッシュ・メモリ装置の復号回路の実施形態を示すブロック図である。
【図３】  図３は、本発明による復号回路内の下位バンク・デコーダと上位バンク・デコーダにおけるバンク・アドレス・プリデコードの初段の実施形態の論理図を示す。
【図４】  図４は、本発明による復号回路内の下位バンク・デコーダと上位バンク・デコーダにおけるバンク・アドレス・プリデコードの初段の実施形態の論理図を示す。
【図５】  図５は、ベーシック金属層を複数のベーシック金属層セグメントに分離する複数のギャップを有するベーシック金属層の簡略化した平面図を示す。
【図６】  図６は、図５に示したようなベーシック金属層上に設けられる前の複数の金属オプション層セグメントの簡略化した平面図を示す。
【図７】  図７は、図６に示したような金属オプション層セグメントが図５に示したようなベーシック金属層の上に設けられた後の金属層の簡略化した平面図を示す。
【図８】  図８は、図５に示したようなベーシック金属層の上に設けられる前の別パターンの金属オプション層セグメントの簡略化した平面図を示す。
【図９】  図９は、図８に示したような金属オプション層セグメントが図５に示したようなベーシック金属層の上に設けられた後のベーシック金属層の簡略化した平面図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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