(57)【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に形成された素子分離領域と、
この素子分離領域上に形成された１対の第１抵抗端子と、
この１対の第１抵抗端子から第１の距離を隔てて、前記素子分離領域上に形成された１対の第２抵抗端子と、
前記１対の第１抵抗端子間に接続され、この第１抵抗端子の幅よりも狭い幅を有して、前記素子分離領域上に第１ポリシリコン層で形成された第１抵抗部と、
前記１対の第２抵抗端子間に接続され、この第２抵抗端子の幅よりも狭い幅を有し、前記第１抵抗部から前記第１の距離よりも大きい距離である第２の距離を隔てて、前記素子分離領域上に前記第１抵抗部に平行に第１ポリシリコン層で形成された第２抵抗部と、
この第２抵抗部と前記第１抵抗部の間の前記半導体基板上あるいは前記素子分離領域上に前記第１抵抗部に平行に第１ポリシリコン層で形成され、抵抗部周辺のポリシリコン層被覆率を一定以上にしているダミー導電体層とを有することを特徴とする半導体装置。
【請求項２】
前記第１抵抗部、前記第２抵抗部及び前記ダミー導電体層は、その上層あるいは下層に第２ポリシリコン層が積層されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ダミー導電体層は、前記第１抵抗部及び前記第２抵抗部の間の距離を一定以下にしていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ダミー導電体層の幅と前記第１抵抗部及び第２抵抗部の幅が実質的に等しいことを特徴とする請求項１乃至３いずれか１項記載の半導体装置。
【請求項５】
前記ダミー導電体層と前記第１抵抗部との間隔及び前記ダミー導電体層と前記第２抵抗部との間隔は、前記１対の第１抵抗端子と前記１対の第２抵抗端子との間隔より狭いことを特徴とする請求項１乃至４いずれか１項記載の半導体装置。
【請求項６】
前記第１抵抗部及び前記第２抵抗部と前記ダミー導電体層とは互いに絶縁されていることを特徴とする請求項１乃至５いずれか１項記載の半導体装置。
【請求項７】
互いに隣接する前記ダミー導電体層と前記第１抵抗部との間の距離は、互いに隣接する前記ダミー導電体層と前記第２抵抗部との間の距離と等しいことを特徴とする請求項１乃至６いずれか１項記載の半導体装置。
【請求項８】
前記ダミー導電体層の幅と前記ダミー導電体層と前記第１抵抗部との間の距離又は前記ダミー導電体層と前記第２抵抗部との間の距離が等しいことを特徴とする請求項１乃至７いずれか１項記載の半導体装置。
【請求項９】
前記第１抵抗部の幅と前記ダミー導電体層と前記第１抵抗部との間の距離又は前記ダミー導電体層と前記第２抵抗部との間の距離が等しいことを特徴とする請求項１乃至８いずれか１項記載の半導体装置。
【請求項１０】
前記第１抵抗端子、前記第２抵抗端子、前記第１抵抗部、前記第２抵抗部、及び前記ダミー導電体層はそれぞれ複数個形成されていて、互いに異なる長さを有する前記第１抵抗部及び前記第２抵抗部があることを特徴とする請求項１乃至９いずれか１項記載の半導体装置。
【請求項１１】
前記第１抵抗部と前記第２抵抗部の間には前記ダミー導電体層が複数個形成されていることを特徴とする請求項１乃至１０いずれか１項記載の半導体装置。
【請求項１２】
前記第１抵抗部、前記第２抵抗部、及び前記ダミー導電体層は互いに同一材料の導電層が積層されて形成されていることを特徴とする請求項１乃至１１いずれか１項記載の半導体装置。
【請求項１３】
半導体基板上の素子分離領域上にゲート絶縁膜、導電層を形成し、この半導体基板上又は素子分離領域上にゲート絶縁膜、導電層を形成する工程と、
前記素子分離領域上の前記ゲート絶縁膜、導電層を加工して、互いに平行に配置された複数の抵抗部を形成し、前記半導体基板上又は素子分離領域上の前記ゲート絶縁膜、導電層を加工して、前記複数の抵抗部に平行にポリシリコンで形成され、抵抗部周辺のポリシリコン層の被覆率を一定以上にするダミー導電体層を形成する工程と、
前記複数の抵抗部の両端に接続して、前記素子分離領域上に抵抗端子を形成する工程と、
露出表面にエッチングストッパー層を形成する工程と、
このエッチングストッパー層上に層間絶縁膜を形成する工程と、
この層間絶縁膜上表面を平坦化する工程と、
この層間絶縁膜に開口を設け、前記抵抗端子表面を露出する工程と、
この層間絶縁膜の開口に導電体を埋め込み、コンタクトを形成する工程と、
このコンタクト上に配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、微細な配線幅を有する半導体装置に関し、特に微細な配線幅と配線間隔で形成された抵抗を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、半導体メモリなどの半導体装置には、アナログ回路が周辺回路として組み込まれている。このアナログ回路には、抵抗素子が不可欠である。抵抗素子は、パッド付近や半導体装置外部から入力される信号の入力部付近に集中して、配置されている。
【０００３】
半導体装置では、抵抗素子として、トランジスタのソース・ドレイン領域材料(活性領域層(ＡＡ層))、あるいはトランジスタのゲート領域材料(ポリシリコン層(ＧＣ層))、第一の金属配線層(Ｍ０層)などが使用される。
【０００４】
特に、ポリシリコン層(ＧＣ層)による抵抗素子(ＰＯＬＹ抵抗)は、比較的高抵抗でばらつきが小さいことから、ノイズフィルタ回路、アナログ電圧生成回路、電圧リミッタ回路、遅延回路などに使用されている。
【０００５】
以下に抵抗素子に関して説明する。なお、抵抗素子は、抵抗値そのものの精度が要求される場合と、電圧を分圧する場合など抵抗値そのものではなく抵抗比の精度が要求される場合とがある。すなわち、複数の直列接続された抵抗それぞれに同一のばらつきが生じた場合、抵抗比には影響が及ばない。
【０００６】
従来の半導体装置の抵抗素子の上面図が図１０に示される。ここでは、ポリシリコン抵抗５０のレイアウトパターンは、抵抗端子５１と抵抗部分５２とからなる。
【０００７】
抵抗端子５１及び抵抗部分５２はともにポリシリコン層で形成され、抵抗端子５１には第１の金属配線層４８に接続されるコンタクト（ＣＳ層）５３が配置されている。ここで、第１の金属配線層４８は、隣接する１対の抵抗端子５１内のそれぞれのコンタクト５３を互いに接続する。
【０００８】
各ポリシリコン抵抗５０は互いに平行に同じ長さで複数本、一定間隔を隔てて１列に配置されている。さらに、抵抗端子５１に一定間隔を隔てて隣接して、さらに別の列のポリシリコン抵抗５０が１列に配置されている。このように、繰り返しのパターンで複数列のポリシリコン抵抗が形成されている。このポリシリコン抵抗５０の長手方向に直交する方向にポリシリコン抵抗５０の上方に電気的に絶縁されて配線層４９が形成されている。
【０００９】
抵抗値そのものの精度が要求される場合には、抵抗部分５２の幅Ｊは、加工ばらつきが抵抗値のばらつきに影響しないように余裕のある幅でレイアウトされる。抵抗端子５１の幅Ｋは、抵抗部分５２の幅Ｊよりも大きく設定されている。
【００１０】
なお、抵抗比の精度が要求される場合には、加工ばらつきが相殺されるので、抵抗幅Ｊは、抵抗値そのものの精度が要求される場合よりも細くレイアウト配置できる。
【００１１】
ここで、半導体装置の微細化を進めた場合の抵抗素子周辺の上面図が図１１に示される。抵抗幅Ｎは、半導体装置の微細化が進むにつれて、図１０に示された抵抗幅Ｊよりもさらに細くなってくる。こうして、シート抵抗が高くなり、パターン面積縮小に有利に働く。
【００１２】
一方、抵抗端子に関しては、微細化が進むにつれて、コンタクト５３の径Ｌが小さくなり、コンタクト抵抗が大きくなる。しかし、抵抗端子５１のコンタクト抵抗が高くなると抵抗誤差を生むことになるため、コンタクト抵抗を下げることが望まれる。可能であれば、コンタクト抵抗は０オームであることが望まれる。抵抗端子５１のコンタクト抵抗を下げるために、コンタクト径Ｌは一定値までで縮小を止めて、各抵抗端子５１において、複数のコンタクト５３がマトリックス状に配置される。
【００１３】
そのため、抵抗端子５１は、半導体装置の微細化が進んでも縮小されにくい傾向にある。従って、半導体装置の微細化技術が進歩すると、抵抗部５４の抵抗幅Ｎが抵抗端子５１の幅Ｋよりも顕著に縮小され、抵抗素子５５のピッチが抵抗端子５１のピッチＭで決まるようになってくる。このように、抵抗部分５４のスペースの幅Ｐがますます広くなってくる。
【００１４】
各ポリシリコン抵抗５５は互いに平行に同じ長さで複数本、一定間隔を隔てて、１列に配置されている。さらに、抵抗端子５１に一定間隔を隔てて隣接して、さらに別の列のポリシリコン抵抗５５が１列に配置されている。このように、繰り返しのパターンで複数列のポリシリコン抵抗５５が形成されている。各ポリシリコン抵抗５５は互いに平行に同じ長さで複数本、一定間隔を隔てて１列に配置されている。さらに、抵抗端子５１に一定間隔を隔てて隣接して、さらに別の列のポリシリコン抵抗５５が１列に配置されている。このように、繰り返しのパターンで複数列のポリシリコン抵抗が形成されている。このポリシリコン抵抗５５の長手方向に直交する方向にポリシリコン抵抗５５の上方に電気的に絶縁されて配線層４９が形成されている。
【００１５】
ここで、図１１に示された抵抗端子５１の幅は例えば約１．２５μｍ程度であり、抵抗端子５１間の距離（ＭからＫを減じた値）は例えば約０．４μｍ程度である。また、抵抗部分５４の幅は例えば約０．４μｍ程度である。また、抵抗部分５４における抵抗間距離Ｐは例えば約１．２５μｍ程度である。
【００１６】
図１１において、“Ｑ−Ｒ”線上での断面が図１２に示される。図１１における抵抗部分５４は、半導体基板５７上の素子分離領域５８上にゲート絶縁膜５９を介してポリシリコン層で第１導電層６０が形成されている。この第１導電層６０の上にはゲート間絶縁膜６１を介してさらにポリシリコン層で第２導電層６２が形成されている。また、半導体基板５７上及びポリシリコン抵抗５４上には第１層間絶縁膜６３、その上に第２層間絶縁膜６４が形成されている。
【００１７】
次に、図１１における“Ｓ−Ｔ”線上での断面図が図１３に示される。図１３においては、半導体基板５７上の素子分離領域５８上に、ゲート絶縁膜５９、第１導電層６０、ゲート間絶縁膜６１、及び第２導電層６２が積層されて抵抗端子５１が形成された状態が示されている。ここで、抵抗端子５１が形成されていない半導体基板５７表面、及び抵抗端子５１の側面上にはシリコン窒化膜などからなるエッチングバリア層６６が形成されている。このエッチングバリア層６６及び抵抗端子５１上には、第１層間絶縁膜６３、その上に第２層間絶縁膜６４が形成されている。また、抵抗端子５１上には、コンタクト５３が第２層間絶縁膜６４を貫いて接続されている。同一抵抗端子５１内のコンタクト５３は第２層間絶縁膜６４上の第１の金属配線層４８によって互いに接続されている。この第１の金属配線層４８と同一な高さとなるように第２層間絶縁膜６４上に配線４９が形成されている。
【００１８】
次に、図１２に示される従来の半導体装置の抵抗部付近の製造方法を図１２乃至図１５を用いて説明する。ここでは、ＮＡＮＤ型フラッシュメモリの周辺回路における抵抗端子形成工程を説明する。図１１における“Ｑ−Ｒ”上の断面の製造工程として、まず、半導体基板５７上の素子分離領域５８上及び半導体基板５７上にゲート絶縁膜５９、第１導電層６０、ゲート間絶縁膜６１、第２導電層６２を堆積し、所定領域に第２導電層６２、ゲート間絶縁膜６１を残して、他の領域の第２導電層６２、ゲート間絶縁膜６１を除去して、第１導電層６０の上表面を露出させる。
【００１９】
次に、図１４（Ａ）に示されるように、残された第２導電層６２及びゲート間絶縁膜６１下の第１導電層６０及びゲート絶縁膜５９を残して、他の領域の第１導電層６０及びゲート絶縁膜５９を除去して、半導体基板５８及び素子分離領域５８の上表面を露出させて、所定の大きさにエッチングして抵抗部５４を形成する。
【００２０】
次に、図１４（Ｂ）に示されるように、この半導体基板５７、素子分離領域５８及び抵抗部５４の露出表面上にエッチングストッパー層６６を形成する。
【００２１】
次に、図１４（Ｃ）に示されるように、エッチングストッパー層６６の上に第１層間絶縁膜６３を形成する。
【００２２】
次に、図１５に示されるように、化学的機械的研磨工程（以下ＣＭＰ（Chemical  Mechanical  Polishing）法という）などにより、この第１層間絶縁膜６３上表面を平坦化して、エッチングストッパー層６６の上表面を露出させる。
【００２３】
次に、図１２に示されるように、露出面上に第２層間絶縁膜６４を形成する。
【００２４】
次に、図１３に示される従来の半導体装置の抵抗端子付近の製造方法を図１３、及び図１６乃至図１８を用いて説明する。ここでは、ＮＡＮＤ型フラッシュメモリの周辺回路における抵抗端子形成工程を説明する。図１１における“Ｓ−Ｔ”上の断面の製造工程として、まず、半導体基板５７上の素子分離領域５８上及び半導体基板５７上にゲート絶縁膜５９、第１導電層６０、ゲート間絶縁膜６１、第２導電層６２を堆積し、第２導電層６２、ゲート間絶縁膜６１を除去して、第１導電層６０の上表面を露出させる。
【００２５】
次に、図１６（Ａ）に示されるように、所定領域の第１導電層６０及びその下のゲート絶縁膜５９を残して、他の領域の第１導電層６０及びゲート絶縁膜５９を除去して、半導体基板５８及び素子分離領域５８の上表面を露出させて、所定の大きさにエッチングして抵抗端子５１を形成する。
【００２６】
次に、図１６（Ｂ）に示されるように、この半導体基板５７、素子分離領域５８及び抵抗端子５１の露出表面上にエッチングストッパー層６６を形成する。
【００２７】
次に、図１６（Ｃ）に示されるように、エッチングストッパー層６６の上に第１層間絶縁膜６３を形成する。
【００２８】
次に、図１７（Ａ）に示されるように、ＣＭＰ法などにより、この第１層間絶縁膜６３上表面を平坦化する。
【００２９】
次に、図１７（Ｂ）に示されるように、露出面上に第２層間絶縁膜６４を形成して、ＣＭＰ法などによりその上表面を平坦化する。
【００３０】
次に、図１７（Ｃ）に示されるように、抵抗端子５４上の第２層間絶縁膜６４中にコンタクト５３、第１の金属配線層４８及び配線４９を形成するための開口６８をＲＩＥなどのエッチングにより設ける。
【００３１】
次に、図１８に示されるように、露出面に金属層などの導電性材料からなる配線層６９を形成し、開口６８を埋め込んで、コンタクト５３、第１の金属配線層４８、及び配線４９を形成する。
【００３２】
次に、図１３に示されるように、ＣＭＰ法を行って、第２層間絶縁膜６４の上表面を露出させ、第２層間絶縁膜６４の上表面を平坦化させる。
【００３３】
ここで、抵抗端子５１の間の距離が大きい部分Ｕでは、その上表面が窪む形状となっている。
【００３４】
なお、特開２０００−３３２１２３号公報には、抵抗外周部にダミー抵抗を設けて、抵抗同士のパターン密度を均一化して、パターン密度差によるマイクロローディング効果を削減する技術が記載されている。
【００３５】
また、特開２０００−２０８７０３号公報には、ポリシリコン抵抗の端部にダミーポリシリコン抵抗を設けて、パターン粗密度の影響が生じることを防ぐ技術が記載されている。
【００３６】
また、特開平２−６９９７２号公報には、同一の複数個の抵抗の端に抵抗と同一サイズのダミー抵抗を設けて、回路特性を向上させる技術が記載されている。
【００３７】
さらに、特開平６−２９１２５９号公報には、抵抗素子の外側を囲むようにダミー抵抗を設けて、コンタクト孔形成の際の段差を防止する技術が記載されている。
【００３８】
【発明が解決しようとする課題】
以上のような従来の半導体装置では、以下の課題が生じる。ここで、図１７（Ａ）に示される１回目のＣＭＰ工程では、抵抗端子５１の存在しない箇所では、第１層間絶縁膜６３の上表面が下地であるエッチングストッパー層６６の表面の凹凸によって、その上表面に凹部が形成される。そのため、図１７（Ｂ）に示される第２層間絶縁膜６４のＣＭＰ工程でも、抵抗端子５４の存在しない箇所では、第２層間絶縁膜６４の上表面が、その下地となっている第１層間絶縁膜６３の上表面の凹凸によって、その上表面に凹部が形成される。
【００３９】
こうして、図１８に示される配線層６９堆積の工程において、抵抗端子５１の存在しない箇所で、配線材料が他の領域よりも深くまで形成されてしまう。こうして、図１８に示されるように抵抗端子５１の存在しない領域が広い部分Ｕに配線層６９が存在すると、図１３に示される配線層６９のＣＭＰ工程で、コンタクト５３間の第２層間絶縁膜６４上に配線層６９が削れ残ってしまい、隣接するコンタクト５３とショートする可能性が高くなり、歩留まり低下を招く。すなわち、ＣＭＰ工程において、抵抗端子間距離が長い箇所でディッシング現象が生じてしまう。
【００４０】
このように、配線層を化学的機械的研磨工程で形成される場合には、ポリシリコン抵抗５５のレイアウトは、スペースが一定以下で、かつ任意の特定領域の被覆率が一定以上になるよう配置されなければならないので、ポリシリコン抵抗の微細化には限界がある。
【００４１】
本発明の目的は以上のような従来技術の課題を解決することにある。特に、本発明の目的は、微細なパターンの抵抗素子を持つ高信頼性の半導体装置を提供し、さらに微細なパターンの抵抗素子を持つ高信頼性の半導体装置を高歩留まりで製造する半導体装置の製造方法を提供することにある。
【００４２】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、半導体基板と、この半導体基板上に形成された素子分離領域と、この素子分離領域上に形成された１対の第１抵抗端子と、この１対の第１抵抗端子から第１の距離を隔てて、前記素子分離領域上に形成された１対の第２抵抗端子と、前記１対の第１抵抗端子間に接続され、この第１抵抗端子の幅よりも狭い幅を有して、前記素子分離領域上に形成された第１抵抗部と、前記１対の第２抵抗端子間に接続され、この第２抵抗端子の幅よりも狭い幅を有し、前記第１抵抗部から前記第１の距離よりも大きい距離である第２の距離を隔てて、前記素子分離領域上に前記第１抵抗部に平行に形成された第２抵抗部と、この第２抵抗部と前記第１抵抗部の間の前記半導体基板上あるいは前記素子分離領域上に前記第１抵抗部に平行に形成され、素子として機能しないダミー導電体層とを有する半導体装置である。
【００４３】
さらに、本発明の別の特徴は、半導体基板上の素子分離領域上にゲート絶縁膜、導電層を形成し、この半導体基板上又は素子分離領域上にゲート絶縁膜、導電層を形成する工程と、前記素子分離領域上の前記ゲート絶縁膜、導電層を加工して、互いに平行に配置された複数の抵抗部を形成し、前記半導体基板上又は素子分離領域上の前記ゲート絶縁膜、導電層を加工して、前記複数の抵抗部に平行にダミー導電体層を形成する工程と、前記複数の抵抗部の両端に接続して、前記素子分離領域上に抵抗端子を形成する工程と、露出表面にエッチングストッパー層を形成する工程と、このエッチングストッパー層上に層間絶縁膜を形成する工程と、この層間絶縁膜上表面を平坦化する工程と、この層間絶縁膜に開口を設け、前記抵抗端子表面を露出する工程と、この層間絶縁膜の開口に導電体を埋め込み、コンタクトを形成する工程と、このコンタクト上に配線層を形成する工程とを有することを特徴とする半導体装置の製造方法である。
【００４４】
【発明の実施の形態】
（第１の実施の形態）
本実施の形態の半導体装置の構成を図１乃至図３を用いて説明する。
【００４５】
本実施の形態の半導体装置の抵抗部付近を示す上面図である図１に示されるように、複数本の抵抗素子１が互いに平行に１列に配置されている。各抵抗素子１は、直線状に形成された抵抗部２と、その両端に接続された一対の抵抗端子３とを有している。抵抗端子３の幅Ａは抵抗部２の幅Ｂよりも大きく設定されている。この互いに隣接する抵抗素子１の抵抗部２間には、抵抗素子としては機能しないダミー導電体層４が設けられている。このダミー導電体層４の幅Ｃは、抵抗部２の幅Ｂとほぼ同様な幅として形成されている。ここで、隣接する抵抗素子１の抵抗端子３間の距離Ｄは隣接する抵抗部２間の距離Ｅよりも小さく設定されている。
【００４６】
複数本形成された抵抗素子１の隣接する抵抗部２間にはすべてダミー導電体層４が設けられている。それぞれのダミー導電体層４の長さはすべて等しくなっている。
【００４７】
複数の抵抗素子１は１列状に配置され第１列目抵抗素子５が形成され、その第１列目抵抗素子５の１対の抵抗端子３のそれぞれの付近には、抵抗素子１の長手方向に隣接してさらに別の列を形成して、抵抗素子１の第２列目抵抗素子６が形成されている。これら第１列目抵抗素子５と第２列目抵抗素子６は、それぞれ互いに等しい構成となっている。さらに第２列目抵抗素子６においても、それぞれの抵抗部２間にはダミー導電体層４が設けられている。このダミー導電体層４には、電位や信号が与えられないように絶縁物で周囲が被覆されている。すなわち、ダミー導電体層４は、トランジスタ素子のゲート、抵抗素子、あるいはパッドの下地導電層のいずれとしても機能しない。
【００４８】
また、抵抗端子３間距離Ｄは抵抗部２の幅Ｂとほぼ同じに形成されている。各抵抗端子３には、４つのコンタクト７が均等な間隔を空けて設けられている。このコンタクト７には、それぞれ互いに絶縁された第１配線９が接続されて、電位が与えられる。ここで、第１配線９は、隣接する１対の抵抗端子３内のそれぞれのコンタクト７を互いに接続する。この第１配線９は、アルミニウムや銅などの金属やポリシリコンなどで形成できる。
【００４９】
また、抵抗部２の長手方向に垂直な方向に配線層８が抵抗部２の上方に設けられている。この配線層８は、第１配線９と同様な材料を用いて形成できる。なお、この配線層８とその下方の抵抗部２は互いに電気的に絶縁されている。この配線層８は第1列目抵抗素子５、第２列目抵抗素子６いずれにおいても形成されている。このように、抵抗部２同士の間隔が広い部分には、素子として機能しないダミー導電体層４が設けられ、導電体が存在しない領域の幅が狭く設定されている。
【００５０】
抵抗素子１は半導体装置において、例えば、パッドや半導体装置外部から入力される信号線の付近に配置され、その本数は例えば数百本程度形成されていて、その領域は例えば１００μｍ四方の大きさである。抵抗部２の幅とダミー導電体層４の幅はほぼ等しく形成され、望ましくはダミー導電体層４の幅は、抵抗部２の幅の９０％から１１０％の範囲にあることが好ましい。
【００５１】
ダミー導電体層４と抵抗部２との間隔は、抵抗端子３同士の間隔と等しいかより小さいことが好ましい。通常、抵抗端子３間の距離は端子形成工程における製造方法上の技術的制約により、最小値に設定されているので、その距離よりもダミー導電体層４と抵抗部２との間隔を狭めることで、抵抗素子１が形成される領域の面積縮小効果をより顕著なものにできる。
【００５２】
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置に本実施の形態を適用した場合、２層構造のポリシリコンでゲート電極が形成されている。抵抗素子１についてもこの２層構造のポリシリコンからなるゲート電極を使用する。すなわち、下層ゲート電極に信号を与えて、抵抗素子として使用し、上層配線には電位を与えないフローティング状態とする。また、逆に下層ゲート電極には電位を与えずに、上層配線に信号を与えて、抵抗素子として使用してもよい。また、抵抗端子３もポリシリコンからなるゲート電極を使用するが、その幅は図１に示されるように抵抗部２の幅よりも大きく、且つ、その長さは抵抗部２の長さよりも短く形成される。
【００５３】
このように、本実施の形態の半導体装置では、ポリシリコンで形成された抵抗部２間に、ダミー導電体層４を配置して、導電体層の間隔を一定以下にし、ポリシリコンで形成された抵抗部２周辺のポリシリコン層の被覆率を一定以上にする。
【００５４】
互いに隣接するダミー導体層４とその右隣の抵抗部２との間の距離は、互いに隣接するダミー導体層４とその左隣の抵抗部２との間の距離と等しく形成されている。このように、互いに隣接するダミー導電体層４とその両隣の抵抗部２との間の距離は、すべて等しく形成されている。なお、必ずしも全ての互いに隣接するダミー導電体層４とその両隣の抵抗部２との間の距離が等しい必要はない。
【００５５】
また、ダミー導電体層４の幅とダミー導電体層４とその右隣の抵抗部２との間の距離が等しく形成されていてもよい。さらには、ダミー導電体層４の幅とダミー導電体層４とその左隣の抵抗部２との間の距離が等しく形成されていてもよい。
【００５６】
なお、第１列目抵抗素子５内、あるいは第２列目抵抗素子６内において、抵抗端子３間には、ダミー導電体層は形成されていない。配線やコンタクト７の材料としては、タングステン、アルミニウム、銅などが利用できる。
【００５７】
コンタクト７の径は例えば約０．１８μｍ程度である。同一抵抗端子３内のコンタクト７同士の間隔は例えば約０．３２μｍ程度であり、コンタクト７端から同一抵抗端子３端までの距離は、例えば約０．２μｍ程度である。
【００５８】
なお、抵抗部２同士の間隔は例えば０．２５μｍ以上０．６μｍ以下の範囲で設定する。抵抗端子にはコンタクトをそれぞれ４つ設けているが、６つなどの個数としてもよい。
【００５９】
ダミー導電体層４の短手方向の辺の端から抵抗端子３までの距離は、例えば約０．４μｍ程度である。抵抗端子３の幅は約１．０８μｍ程度であり、隣接する抵抗端子３の間の距離は例えば約０．４μｍ程度である。すなわち、抵抗端子３の幅に片側の抵抗端子間距離を加えた値の抵抗端子３のピッチは例えば約１．４８μｍ程度である。抵抗部２はその幅が例えば約０．３μｍ程度で形成できる。また、ダミー導電体層４の幅は例えば約０．３μｍで形成される。ダミー導電体層４の長手方向の辺の端から、隣接する抵抗部２の長手方向の辺の端までの間隔は例えば約０．３９μｍ程度である。抵抗部２同士の間の距離は例えば約１．１８μｍ程度である。抵抗素子１の材料としては、ポリシリコン、タングステンなどの金属などが利用できる。
【００６０】
この図１における上面図で、“Ｆ−Ｇ”線上での断面が図２に示され、“Ｈ−Ｉ”線上での断面が図３に示される。図２において、シリコン基板などからなる半導体基板１０上には、素子分離領域１１が複数形成されている。素子分離の方式としてＳＴＩ(Shallow Trench Isolation)を用いているが、ＬＯＣＯＳ(Local Oxidation of Silicon)など別の素子分離方法でも適用可能である。
【００６１】
この素子分離領域１１上には、シリコン酸化膜、シリコン酸窒化膜などのゲート絶縁膜１２を介して、ポリシリコン層などからなる第１導電層１３が形成されている。この第１導電層１３上には、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の積層膜であるＯＮＯ（Oxide  Nitride  Oxide）膜などのゲート間絶縁膜１４を介してポリシリコン層などからなる第２導電層１５が形成されている。これら、ゲート絶縁膜１２、第１導電層１３、ゲート間絶縁膜１４、及び第２導電層１５が抵抗部２を構成している。この抵抗部２に隣接して、抵抗部２と同一のゲート絶縁膜１２、第１導電層１３、ゲート間絶縁膜１４、及び第２導電層１５からなる層構造を有するダミー導電体層４が形成されている。これらの半導体基板１０、抵抗部２、ダミー導電体層４の上には、ＢＰＳＧ(Boron  Phosphorous  Silica Grass)などからなる第１層間絶縁膜１６、その上にシリコン酸化膜などからなる第２層間絶縁膜１８が形成されている。
【００６２】
図３においては、半導体基板１０上の素子分離領域１１上に、ゲート絶縁膜１２、及び第１導電層１３が積層されて抵抗端子３が形成された状態が示されている。ここで、抵抗端子３が形成されていない半導体基板１０表面、及び抵抗端子３の側面上にはシリコン窒化膜などからなるエッチングバリア層１７が形成されている。このエッチングバリア層１７及び抵抗端子３上には、ＢＰＳＧなどからなる第１層間絶縁膜１６、その上にシリコン酸化膜などからなる第２層間絶縁膜１８が形成されている。また、抵抗端子３上には、コンタクト７が第２層間絶縁膜１８を貫いて接続されている。このコンタクト７はタングステンなどの導電体が用いられている。さらに、配線８が、抵抗端子３間の第２層間絶縁膜１８上に形成されている。
【００６３】
なお、ダミー導電体層は抵抗部間にそれぞれ１つずつ設ける構成に限られるものではなく、２つ以上の個数で設けることができる。また、抵抗素子の大きさや間隔は、すべて均一である必要は必ずしもなく、特定位置の抵抗素子の大きさや間隔を他の位置の抵抗素子の大きさや間隔と異ならせてもよい。また、ダミー導電体層は、半導体基板上だけでなく、素子分離領域上に形成されてもよい。
【００６４】
本実施の形態の半導体装置によれば、抵抗素子１の抵抗部２のスペースにダミー導電体層４を挿入することで、図２に示される方向において、抵抗部２，導電体層４からなる導電材料同士の間隔を一定以下にし、導電材料の被覆率を一定以上にすることができ、微細な半導体装置を提供し、互いに隣接する配線層８と抵抗部２の誤接触を防止し、半導体装置の信頼性を向上することができる。
【００６５】
次に、本実施の形態の半導体装置の製造方法を図１乃至図８を用いて説明する。ここでは、まずＮＡＮＤ型フラッシュメモリの周辺回路における抵抗部製造方法を説明する。図１における“Ｆ−Ｇ”上の断面の製造工程として、図４（Ａ）に示されるように、まず、半導体基板１０上の素子分離領域１１上又は半導体基板１０上にゲート絶縁膜１２、第１導電層１３、ゲート間絶縁膜１４、第２導電層１５を堆積する。
【００６６】
次に、図４（Ｂ）に示されるように、所定位置に第２導電層１５及びゲート間絶縁膜１４を残して、それ以外の領域の第２導電層１５及びゲート間絶縁膜１４を除去して、第１導電層１３の上表面を露出させる。
【００６７】
次に、図４（Ｃ）に示されるように、所定位置に残された第２導電層１５及びゲート間絶縁膜１４下の第１導電層１３及びゲート絶縁膜１２を残して、それ以外の領域の第１導電層１３及びゲート絶縁膜１２を除去して、半導体基板１０及び素子分離領域１１の上表面を露出させる。
【００６８】
次に、図５（Ａ）に示されるように、この半導体基板１０、素子分離領域１１、ゲート絶縁膜１２、第１導電層１３、ゲート間絶縁膜１４及び第２導電層１５の露出表面上にバリアシリコン窒化膜などのエッチングストッパー層１７を形成する。
【００６９】
次に、図５（Ｂ）に示されるように、エッチングストッパー層１７の上にＢＰＳＧなどの第１層間絶縁膜１６を形成する。
【００７０】
次に、図５（Ｃ）に示されるように、ＣＭＰ法などにより、この第１層間絶縁膜１６上表面を平坦化して、第２導電層１５上のエッチングストッパー層１７の上表面を露出させる。
【００７１】
次に、図２に示されるように、露出面上にシリコン酸化膜からなる第２層間絶縁膜１８を形成する。ＣＭＰ法を行って、第２層間絶縁膜１８の上表面を露出させ、第２層間絶縁膜１８の上表面を平坦化させる。
【００７２】
次に、ＮＡＮＤ型フラッシュメモリの周辺回路における抵抗端子付近の製造方法を説明する。図１における“Ｈ−Ｉ”線上での断面の製造工程として、図６（Ａ）に示されるように、まず、半導体基板１０上の素子分離領域１１上及び半導体基板１０上にゲート絶縁膜１２、第１導電層１３、ゲート間絶縁膜１４、第２導電層１５を堆積する。
【００７３】
次に、図６（Ｂ）に示されるように、第２導電層１５及びゲート間絶縁膜１４を除去して、第１導電層１３の上表面を露出させる。
【００７４】
次に、図６（Ｃ）に示されるように、所定位置に第１導電層１３及びゲート絶縁膜１２を残して、抵抗端子３を形成し、それ以外の領域の第１導電層１３及びゲート絶縁膜１２を除去して、半導体基板１０及び素子分離領域１１の上表面を露出させる。
【００７５】
次に、図７（Ａ）に示されるように、この半導体基板１０、素子分離領域１１、ゲート絶縁膜１２、第１導電層１３の露出表面上にバリアシリコン窒化膜などのエッチングストッパー層１７を形成する。次に、エッチングストッパー層１７の上にＢＰＳＧなどの第１層間絶縁膜１６を形成する。次に、ＣＭＰ法などにより、この第１層間絶縁膜１６上表面を平坦化する。
【００７６】
次に、図７（Ｂ）に示されるように、第１層間絶縁膜１６の露出面上にシリコン酸化膜からなる第２層間絶縁膜１８を形成する。ＣＭＰ法を行って、第２層間絶縁膜１８の上表面を平坦化させる。
【００７７】
次に、図７（Ｃ）に示されるように、抵抗端子３上の第２層間絶縁膜１８中にコンタクト７、配線層８を形成するための開口１９をＲＩＥなどのエッチングにより設けて、コンタクト７の形成予定領域においては、開口１９底部で、第１導電層１３を露出させる。
【００７８】
次に、図８に示されるように、露出面に金属層などの導電性材料からなる上層配線層２０を形成し、開口１９を埋め込んで、コンタクト７及び配線層８を形成する。
【００７９】
次に、図３に示されるように、ＣＭＰ法を行って、第２層間絶縁膜１８の上表面を露出させ、第２層間絶縁膜１８の上表面を平坦化させる。こうして、それぞれのコンタクト７にそれぞれ互いに絶縁された第１配線９を形成して、接続させる。さらに、抵抗端子３間の第２層間絶縁膜１８上に配線層８を形成する。
【００８０】
なお、１つの抵抗端子ごとに形成するコンタクトの個数は４つに限らず、さらに４以上の個数として、増加させることで、コンタクト抵抗を減少させることが可能である。なお、第２層導電体層１５はその材料がポリシリコンであることは必ずしも必要でなく、低抵抗の導電材料であるタングステンシリサイドなどの金属材料でも形成することができる。さらに、第２層導電体層１５上に別の導電層や絶縁層を形成してもよい。
【００８１】
本実施の形態の製造方法によれば、抵抗部２のスペースにダミー導電体層４を挿入することで、導電体層の間隔を一定以下にし、導電体層の被覆率を一定以上にすることができ、配線層加工前の下地を平坦化することができ、金属配線層が、ＣＭＰ工程で形成される場合には、隣接する配線層同士のショートを防ぐことができる。その結果、製造歩留まりを向上させることができる。
【００８２】
さらに、ダミー導電体層の幅と、抵抗部の幅を同程度になるようレイアウト配置することで、導電体層の幅とその間隔が周期的なレイアウトパターンになり、抵抗部とダミー導電体層の加工が容易になる。その結果、導電体層の加工マージンが確保でき、加工歩留まりが向上できる。
【００８３】
（第１の実施の形態の変形例）
本変形例によれば、図１に示された構造を有する第１の実施の形態の半導体装置において、隣接する抵抗部２同士の間に１つではなく２つ以上のダミー導電体層を配置する。ここで、複数のダミー導電体層同士、ダミー導電体層と隣接する抵抗部２との間隔は等しいことがパターンの均一性を得る上で望ましい。また、複数のダミー導電体層の幅及び長さはそれぞれ等しく形成されていることが、パターンの均一性を得る上で望ましい。本変形例においても、第１の実施の形態同様の効果を得ることができる。
【００８４】
（第２の実施の形態）
本実施の形態を図９を用いて説明する。本実施の形態の半導体装置の抵抗部付近を示す上面図である図９に示されるように、複数本の抵抗素子１、２４、２７、３０，３４が互いに平行に１列に配置されている。各抵抗素子１、２４、２７、３０，３４は、直線状に形成された抵抗部２、２５、２８、３１，３５と、その両端に接続された一対の抵抗端子３、２６、２９、３２、３６とを有している。抵抗端子３、２６、２９、３２、３６の幅Ａは抵抗部２、２５、２８、３１，３５の幅Ｂよりも大きく設定されている。この互いに隣接する抵抗素子１、２４、２７、３０，３４の抵抗部２、２５、２８、３１，３５間には、抵抗素子としては機能しないダミー導電体層４，３３が設けられている。このダミー導電体層４，３３の幅Ｃは、抵抗部２の幅Ｂとほぼ同様な幅として形成されている。ここで、隣接する抵抗素子１、２４、２７、３０，３４の抵抗端子３、２６、２９、３２、３６間の距離Ｄは隣接する抵抗部２、２５、２８、３１，３５間の距離Ｅよりも小さく設定されている。
【００８５】
ここで、それぞれのダミー導電体層４の長さは互いに隣接する抵抗部２、２５、２８、３１，３５の対抗する部分の長さに応じて、異なっている。ここでは、抵抗部２、２５、２８、３１，３５の長さは互いに異なって形成されている。これらの抵抗部に接続された抵抗端子２６，２９，３２，３６は、抵抗端子３と同じ大きさで形成され、同じ個数のコンタクト７が設けられている。
【００８６】
なお、抵抗素子３４の抵抗端子３６は、２つの抵抗端子ともその位置が他の抵抗端子３，２６，２９，３２とは異なる場所に配置されている。そのため、ダミー導電体層３３は、短い長さの抵抗部３５の位置に対応して、隣接する抵抗部３１，３５の対向する部分間に配置されている。
【００８７】
なお、複数の抵抗素子１、２４、２７、３０，３４は１列状に配置されている。ここでは、図示しないが、図９中の左右方向にも同様に複数の抵抗素子が互いに一定間隔を隔てて配置されている。さらに、図示しないが１列に形成された抵抗素子１、２４、２７、３０，３４の１対の抵抗端子３、２６，２９，３２，３６のそれぞれの付近には、抵抗素子１、２４、２７、３０，３４の長手方向に隣接して、さらに別の列の抵抗素子が形成される。さらに別の列の抵抗素子においても、それぞれの抵抗部間にはダミー導電体層が設けられている。これらのダミー導電体層には、電位や信号が与えられないように絶縁物で周囲が被覆されている。すなわち、ダミー導電体層は、トランジスタ素子のゲート、抵抗素子、あるいはパッドの下地導電層のいずれとしても機能しない。
【００８８】
また、抵抗端子３、２６，２９，３２，３５間距離Ｄは抵抗部２、２５、２８、３１，３５の幅Ｂとほぼ同じに形成されている。各抵抗端子３、２６，２９，３２、３６には、４つのコンタクト７が均等な間隔を空けて設けられている。このコンタクト７には、それぞれ互いに絶縁された第１配線９が接続されて、電位が与えられる。なお、コンタクト同士が接続されるべき抵抗端子同士が、それぞれ接続された抵抗部の長さの違いにより、隣に配置されていない場合、屈曲した形状の第２配線２１によって、コンタクト７間を接続している。
【００８９】
また、抵抗部２、２５、２８、３１，３５の長手方向に垂直な方向に配線層８が抵抗部２、２５、２８、３１，３５の上方に設けられている。なお、この配線層８とその下方の抵抗部２、２５、２８、３１，３５は互いに電気的に絶縁されている。この配線層８は各列の抵抗素子において形成されている。
【００９０】
このように、抵抗部２、２５、２８、３１，３５同士の間隔が広い部分には、素子として機能しないダミー導電体層４、３３が設けられ、導電体が存在しない領域の幅が狭く設定されている。
【００９１】
ここで、抵抗素子１、２４、２７、３０，３４は半導体装置において、例えば、パッドや半導体装置外部から入力される信号線の付近に配置され、その本数は例えば数百本程度形成されていて、その領域は例えば１００μｍ四方の大きさである。抵抗部２、２５、２８、３１，３５の幅とダミー導電体層４，３３の幅はほぼ等しく形成され、望ましくはダミー導電体層４、３３の幅は、抵抗部２、２５、２８、３１，３５の幅の９０％から１１０％の範囲にあることが好ましい。
【００９２】
ダミー導電体層４、３３と抵抗部２、２５、２８、３１，３５との間隔は、抵抗端子３、２６，２９，３２、３６同士の間隔と等しいかより小さいことが好ましい。通常、抵抗端子３、２６，２９，３２、３６間の距離は端子形成工程における製造方法上の技術的制約により、最小値に設定されているので、その距離よりもダミー導電体層４、３３と抵抗部２、２５、２８、３１，３５との間隔を狭めることで、抵抗素子１、２４、２７、３０，３４が形成される領域の面積縮小効果をより顕著なものにできる。
【００９３】
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置に本実施の形態を適用した場合、２層構造のポリシリコンでゲート電極が形成されている。抵抗素子１、２４、２７、３０，３４についてもこの２層構造のポリシリコンからなるゲート電極を使用する。すなわち、下層ゲート電極に信号を与えて、抵抗素子として使用し、上層配線には電位を与えないフローティング状態とする。また、逆に下層ゲート電極には電位を与えずに、上層配線に信号を与えて、抵抗素子として使用してもよい。また、抵抗端子３、２６，２９，３２、３６もポリシリコンからなるゲート電極を使用するが、その幅は図９に示されるように抵抗部２、２５、２８、３１，３５の幅よりも大きく、且つ、その長さは抵抗部２、２５、２８、３１，３５の長さよりも短く形成される。
【００９４】
このように、本実施の形態の半導体装置では、ポリシリコンで形成された抵抗部２、２５、２８、３１，３５間に、ダミー導電体層４，３３を配置して、導電体層の間隔を一定以下にし、ポリシリコンで形成された抵抗部２、２５、２８、３１，３５周辺のポリシリコン層の被覆率を一定以上にする。
【００９５】
ここで、互いに隣接するダミー導体層４、３３とその右隣の抵抗部２、２５、２８、３１，３５との間の距離は、互いに隣接するダミー導体層４，３３とその左隣の抵抗部２、２５、２８、３１，３５との間の距離と等しく形成されている。このように、互いに隣接するダミー導電体層４、３３とその両隣の抵抗部２、２５、２８、３１，３５との間の距離は、すべて等しく形成されている。なお、必ずしも全ての互いに隣接するダミー導電体層４、３３とその両隣の抵抗部２、２５、２８、３１，３５との間の距離が等しい必要はない。
【００９６】
また、ダミー導電体層４、３３の幅とダミー導電体層４、３３とその右隣の抵抗部２５、２８、３１，３５との間の距離が等しく形成されていてもよい。さらには、ダミー導電体層４，３３の幅とダミー導電体層４，３３とその左隣の抵抗部２、２５、２８、３１との間の距離が等しく形成されていてもよい。
【００９７】
なお、抵抗端子３、２６，２９，３２，３６間には、ダミー導電体層は形成されていない。また、互いに等しい長さで形成される抵抗部２、２５、２８、３１，３５と、互いに異なる長さで形成される抵抗部２、２５、２８、３１，３５とが共に互いに平行に形成されている。
【００９８】
また、ダミー導電体層４、３３の長さはその両側に隣接する抵抗部２、２５、２８、３１，３５の長さに応じた長さで形成される。すなわち、ダミー導電体層４、３３の両側に存在する抵抗部２、２５、２８、３１，３５の長さが等しい場合は、その抵抗部２、２５、２８、３１，３５の長さに応じて、抵抗端子３、２６，２９，３２，３６から合わせ余裕分の間隔を空けて、ダミー導電体層４、３３の長さが抵抗部の長さよりも若干短く設定される。また、ダミー導電体層４、３３の右側と左側にそれぞれ存在する抵抗部２、２５、２８、３１，３５の長さが異なる場合、右側の抵抗部と左側の抵抗部とが互いに平行に対向して存在する部分にダミー導電体層４、３３が形成される。この場合、ダミー導電体層４、３３の長さは左隣又は右隣の抵抗部のうち、その長さが短い方の抵抗部の長さから、抵抗端子との合わせ余裕分の距離を減じた値となる。
【００９９】
なお、各抵抗素子、ダミー導電体などのサイズは、抵抗部の長さ以外は第１の実施の形態同様のサイズが採用できる。また、本実施の形態の半導体装置の製造方法は、第１の実施の形態と同様な製造方法が適用できる。
【０１００】
本実施の形態では、第１の実施の形態同様の効果を得ることができる。さらに、抵抗部の長さが互いに異なる場合でも、信頼性の高い微細な抵抗素子を持った半導体装置を提供できる。
【０１０１】
なお、各実施の形態は、組み合わせて実施することができる。各実施の形態は、ＮＡＮＤ型フラッシュメモリを例にとって説明したが、ＤＲＡＭなどの半導体メモリや、高集積化が必要なトランジスタを有する半導体装置にも同様に適用することが可能である。
【０１０２】
【発明の効果】
本発明によれば、微細なパターンの抵抗素子を持つ高信頼性の半導体装置を提供でき、さらに微細なパターンの抵抗素子を持つ高信頼性の半導体装置を高歩留まりで製造する半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態の半導体装置を表す上面図。
【図２】  本発明の第１の実施の形態の半導体装置の図１における“Ｆ−Ｇ”線上での断面図。
【図３】  本発明の第１の実施の形態の半導体装置を表す図１における“Ｈ−Ｉ”線上での断面図。
【図４】  （Ａ）は、本発明の第１の実施の形態の半導体装置の製造方法の一工程を表す断面図であり、（Ｂ）は、本発明の第１の実施の形態の半導体装置の製造方法の一工程を表す断面図であり、（Ｃ）は、本発明の第１の実施の形態の半導体装置の製造方法の一工程を表す断面図である。
【図５】  （Ａ）は、本発明の第１の実施の形態の半導体装置の製造方法の一工程を表す断面図であり、（Ｂ）は、本発明の第１の実施の形態の半導体装置の製造方法の一工程を表す断面図であり、（Ｃ）は、本発明の第１の実施の形態の半導体装置の製造方法の一工程を表す断面図である。
【図６】  （Ａ）は、本発明の第１の実施の形態の半導体装置の製造方法の一工程を表す断面図であり、（Ｂ）は、本発明の第１の実施の形態の半導体装置の製造方法の一工程を表す断面図であり、（Ｃ）は、本発明の第１の実施の形態の半導体装置の製造方法の一工程を表す断面図である。
【図７】  （Ａ）は、本発明の第１の実施の形態の半導体装置の製造方法の一工程を表す断面図であり、（Ｂ）は、本発明の第１の実施の形態の半導体装置の製造方法の一工程を表す断面図であり、（Ｃ）は、本発明の第１の実施の形態の半導体装置の製造方法の一工程を表す断面図である。
【図８】  本発明の第１の実施の形態の半導体装置の製造方法の一工程を表す断面図。
【図９】  本発明の第２の実施の形態の半導体装置を表す上面図。
【図１０】  従来の半導体装置を表す上面図。
【図１１】  従来の微細化が行なわれた半導体装置を表す上面図。
【図１２】  従来の微細化が行なわれた半導体装置の図９における“Ｑ−Ｒ”線上での断面図。
【図１３】  従来の微細化が行なわれた半導体装置の図９における“Ｓ−Ｔ”線上での断面図。
【図１４】  （Ａ）は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図であり、（Ｂ）は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図であり、（Ｃ）は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図である。
【図１５】  従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図。
【図１６】  （Ａ）は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図であり、（Ｂ）は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図であり、（Ｃ）は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図である。
【図１７】  （Ａ）は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図であり、（Ｂ）は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図であり、（Ｃ）は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図である。
【図１８】  従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図。
【符号の説明】
１、２４、２７、３０、３４  抵抗素子
２、２５、２８、３１、３５  抵抗部
３、２６、２９、３２、３６  抵抗端子
４、３３  ダミー導電体層
５  第１列目抵抗素子
６  第２列目抵抗素子
７  コンタクト
８  配線層
９  第１配線
１０  半導体基板
１１  素子分離領域
１２  ゲート絶縁膜
１３  第１導電層
１４  ゲート間絶縁膜
１５  第２導電層
１６  第１層間絶縁膜
１７  エッチングストッパー層
１８  第２層間絶縁膜
１９  開口
２０  上層配線層
２１  第２配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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