(57)【特許請求の範囲】
【請求項１】
多数のグローバル入出力正ライン及び多数のグローバル入出力負ラインに各々接続され、該当グローバル入出力正及び負ライン上にロードされるデータを感知して上記該当グローバル入出力正及び負ラインデータを記憶及び出力するための多数のパイプレジスタ及び上記パイプレジスタに記憶された上記データの出力順を制御する多数のビットのパイプカウンタ信号を発生するパイプカウンティング手段を備えた半導体メモリ素子のためのパイプレジスタであって、
上記グローバル入出力正ライン及び上記グローバル入出力負ラインに接続されて、上記グローバル入出力正及び負ラインのデータ遷移如何を感知してデータの下降エッジを感知した下降エッジ感知信号及びデータの上昇エッジを感知した上昇エッジ感知信号を出力するためのデータ感知手段と、
リセット信号、上記下降エッジを感知した下降エッジ感知信号、及び上記上昇エッジ感知信号に応答して上記グローバル入出力正ライン及び上記グローバル入出力負ライン上にロードされた読み出しデータを記憶し、上記パイプカウンティング手段から出力される上記パイプカウンタ信号のいずれかのビット信号に応答して記憶された上記データを出力するための多数の記憶手段と
を含んで構成されていることを特徴とするパイプレジスタ。
【請求項２】
上記多数の記憶手段の各々が、
選択信号に応答して上記グローバル入出力正ラインにロードされたデータを記憶するための第１ラッチ回路部と、
上記選択信号に応答して上記グローバル入出力負ラインにロードされたデータを記憶するための第２ラッチ回路部と、
最初のデータ読み出し動作の際、イネーブル化される上記リセット信号に応答して上記第１及び第２ラッチ回路部に記憶されたデータを各々プルダウンリセット駆動するためのリセット回路部と、
上記第１及び第２ラッチ回路部に接続され、上記上昇エッジ感知信号及び以前の記憶手段から出力される以前記憶手段のデータ記憶完了如何に対する第１制御信号に応答して上記選択信号を発生するための選択信号発生回路部と、
上記下降エッジ感知信号、及び以前記憶手段の上記選択信号に応答して上記第１及び第２ラッチ回路部に記憶されたデータをクリアさせるためのクリア回路部と、
上記第１及び第２ラッチ回路部に記憶されたデータ、及び上記パイプカウンティング手段から出力されるパイプカウンタ信号に応答して出力信号を駆動するための出力駆動回路部と
を含んで構成されていることを特徴とする請求項１記載のパイプレジスタ。
【請求項３】
上記第１ラッチ回路部が、
上記グローバル入出力正ラインにロードされたデータ、及び上記選択信号に応答して第１記憶ノードをプルアップ駆動するプルアップ駆動部と、
上記第１記憶ノードに接続されたデータ記憶手段と
を含んで構成されていることを特徴とする請求項２記載のパイプレジスタ。
【請求項４】
上記プルアップ駆動部が、
電源電圧端及び上記第１記憶ノード間に直列接続され、ゲート端が上記グローバル入出力正ラインに接続された第１PMOSトランジスタ、及びゲート端で上記選択信号が入力される第２PMOSトランジスタを含んで構成されていることを特徴とする請求項３記載のパイプレジスタ。
【請求項５】
上記データ記憶手段が、
上記第１記憶ノードに入力端が接続された第１反転手段と、
入力端が上記第１反転手段の出力端に接続され、出力端が上記第１記憶ノードに接続された第２反転手段と
を含んで構成されていることを特徴とする請求項３記載のパイプレジスタ。
【請求項６】
上記第２ラッチ回路部が、
上記グローバル入出力負ラインにロードされたデータ及び上記選択信号に応答して第２記憶ノードをプルアップ駆動するプルアップ駆動部と、
上記第２記憶ノードに接続されたデータ記憶手段と
を含んで構成されていることを特徴とする請求項２記載のパイプレジスタ。
【請求項７】
上記プルアップ駆動部が、
電源電圧端及び上記第２記憶ノード間に直列接続され、ゲート端が上記グローバル入出力負ラインに接続された第１PMOSトランジスタ、及びゲート端で上記選択信号が入力される第２PMOSトランジスタを含んで構成されていることを特徴とする請求項６記載のパイプレジスタ。
【請求項８】
上記データ記憶手段が、
上記第１記憶ノードに入力端が接続された第１反転手段と、
入力端が上記第１反転手段の出力端に接続され、出力端が上記第１記憶ノードに接続された第２反転手段と
を含んで構成されていることを特徴とする請求項６記載のパイプレジスタ。
【請求項９】
上記リセット回路部が、
上記第１ラッチ回路部の第１記憶ノードと接地電源端間に接続され、ゲート端に上記リセット信号が入力される第１プルダウントランジスタと、
上記第２ラッチ回路部の第２記憶ノードと接地電源端間に接続され、ゲート端に上記リセット信号が入力される第２プルダウントランジスタと
を含んで構成されていることを特徴とする請求項２記載のパイプレジスタ。
【請求項１０】
上記選択信号発生回路部が、
上記第１ラッチ回路部の第１記憶ノード及び上記第２ラッチ回路部の第２記憶ノードに接続されて、上記第１及び第２記憶ノードに対するデータ記憶動作の完了の如何を感知してディセーブルされた上記選択信号を発生する第１回路部と、
上記上昇エッジ感知信号、上記第１及び第２記憶ノードに対するデータ記憶動作の完了の如何に対する第２制御信号及び上記第１制御信号に応答して上記該当記憶手段の上記選択信号をイネーブル化させて出力する第２回路部と
を含んで構成されていることを特徴とする請求項２記載のパイプレジスタ。
【請求項１１】
上記第１回路部が、
片側の入力端が上記第１記憶ノードに接続され、他入力端が上記第２記憶ノードに接続されて否定論理積する否定論理積手段と、
上記否定論理積手段の出力信号を反転遅延して上記第２制御信号を出力するための奇数個の反転手段と、
電源電圧端及び上記選択信号を出力する選択信号出力端間に接続され、ゲート端に上記第２制御信号が入力されて上記選択信号をプルアップ駆動するプルアップトランジスタと  を含んで構成されていることを特徴とする請求項１０記載のパイプレジスタ。
【請求項１２】
上記第２回路部が、
上記上昇エッジ感知信号、上記第１及び第２制御信号が入力されて否定論理積するための否定論理積手段と、
上記選択信号を出力する選択信号出力端及び接地電源端間に接続され、上記否定論理積手段の出力がゲート端に入力されて上記選択信号をプルダウン駆動するためのプルダウントランジスタと
を含んで構成されていることを特徴とする請求項１０記載のパイプレジスタ。
【請求項１３】
上記多数の記憶手段の中、上記グローバル入出力正ライン及び上記グローバル入出力負ライン上に最初にロードされるデータが入力されて記憶する第１記憶手段の上記選択信号発生回路部が、上記リセット信号に応答して上記選択信号をイネーブル化させるための第３回路部をさらに含んで構成されていることを特徴とする請求項１０記載のパイプレジスタ。
【請求項１４】
上記第３回路部が、上記選択信号のノード及び接地電源端間に接続され、ゲート端に上記リセット信号が入力されて上記選択信号をプルダウン駆動するプルダウントランジスタを含んで構成されていることを特徴とする請求項１３記載のパイプレジスタ。
【請求項１５】
上記クリア回路部が、
上記下降エッジ感知信号及び上記以前の記憶手段の上記選択信号が入力されて否定論理和する否定論理和手段と、
上記第１ラッチ回路部の第１記憶ノード及び接地電源端間に接続され、ゲート端に上記否定論理和手段の出力信号が入力されて上記第１記憶ノードをプルダウン駆動する第１プルダウントランジスタと、
上記第２ラッチ回路部の第２記憶ノード及び接地電源端間に接続され、ゲート端に上記否定論理和手段の出力信号が入力されて上記第２記憶ノードをプルダウン駆動する第２プルダウントランジスタと
を含んで構成されていることを特徴とする請求項２記載のパイプレジスタ。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明はパイプレジスタ及びそれを備えた半導体メモリ素子に関し、特にシンクロナスメモリ(Synchronous memory)に読み出しデータを記憶して、パイプライン方式でデータを出力するパイプレジスタ(pipe-register) 及びそれを備えた半導体メモリ素子に関する。
【０００２】
【従来の技術】
一般に、シンクロナスメモリは、データ読み出し動作の際、読み出しデータを直接データ出力フィンで出力することをせず、臨時記憶装置に一旦記憶させてから外部クロック信号に同期させてデータ出力フィンに送りだすが、この時データを臨時に記憶する臨時記憶装置をパイプレジスタと呼称している。
【０００３】
図１〜図５は、従来の技術に係るパイプレジスタを含むシンクロナスメモリ素子の一構成例を示しており、この種のシンクロナスメモリ素子は、４個のグローバル入出力正及び負ライン(global I/O pair lines) に接続されてラインの信号を組合せて共通的なプリフェッチ信号pfetch[0:2] を発生させ、上記プリフェッチ信号pfetch[0:2] に８個のグローバル入出力正及び負ライン(global I/O pair lines) に各々接続されたパイプレジスタを共同制御させるように構成されている。
【０００４】
シンクロナスメモリ素子は、４個のグローバル入出力正及び負ラインGrio[4] 、Grioz[4]、Grio[5] 、Grioz[5]、Grio[6] 、Grioz[6]、Grio[7] 、Grioz[7]に接続されたプリフェッチ信号発生部100 、また他の４個のグローバル入出力正及び負ラインGrio[12]、Grioz[12] 、Grio[13]、Grioz[13] 、Grio[14]、Grioz[14] 、Grio[15]、Grioz[15] に接続されたプリフェッチ信号発生部110 、プリフェッチ信号発生部100 から出力される共通プリフェッチ信号pfetch[0:2] が各々入力され、各々のグローバル入出力正及び負ラインGrio[0] 、Grioz[0]、Grio[1] 、Grioz[1]、Grio[2] 、Grioz[2]、Grio[3] 、Grioz[3]、Grio[4] 、Grioz[4]、Grio[5] 、Grioz[5]、Grio[6] 、Grioz[6]、Grio[7] 、Grioz[7]に接続された８個のパイプレジスタ120 〜127 、  プリフェッチ信号発生部110 から出力される共通プリフェッチ信号pfetch[0:2] が各々入力され、各々のグローバル入出力正及び負ラインGrio[8] 、Grioz[8]、Grio[9] 、Grioz[9]、Grio[10]、Grioz[10] 、Grio[11]、Grioz[11] 、Grio[12]、Grioz[12] 、Grio[13]、Grioz[13] 、Grio[14]、Grioz[14] 、Grio[15]、Grioz[15] に接続された８個のパイプレジスタ128 〜135 、各パイプレジスタ120 〜135 の出力端に接続されたデータ出力バッファ136 〜 151、及び上記パイプレジスタ128 〜135 に各々出力され、パイプレジスタ128 〜135 に記憶されたデータの出力を制御する信号であるパイプカウント信号pocnt を生成するパイプカウンタ160 を含んで構成されている。
【０００５】
【発明が解決しようとする課題】
上記のように構成された従来のシンクロナスメモリ素子では、グローバル入出力ラインのローディング(loading) 状態により各グローバル入出力ライン上のデータが互いに異なるスキュー(skew)を有することとなる。したがって、グローバル入出力ライン上の新しいデータが入力されてパイプレジスタに記憶させるためのパイプレジスタ制御信号であるプリフェッチ信号pfetch[0:2] のパルス幅を各グローバル入出力ライン間のスキュー分ほど広く確保しておかなければならない。
したがって、従来のシンクロナスメモリ素子では、上記のように広いパルス幅のプリフェッチ信号(prefetch)によりデータをパイプレジスタにラッチさせていたため、高速でラッチすることが困難であった。
【０００６】
図６は、従来の技術に係る上記パイプレジスタの内部回路構成を示す回路図であり、パイプライン動作のための３個の記憶部200 、210 、220 を含んで構成されている。
従来のパイプレジスタは、パイプレジスタがイネーブル化された後、クリア信号cl1 に応答して記憶部200 に記憶されたデータをクリアするように構成されており、このためサイクル時間が増えて高速動作が困難であるといった課題を有していた。
【０００７】
本発明は上記した課題に鑑みなされたものであって、各グローバル入出力正及び負ラインに独立的に接続され、ローディングによる他のグローバル入出力ラインのスキューに影響を受けることなく、該当グローバル入出力正及び負ラインのデータを感知して感知されたそのデータを記憶及び出力することによって、高速動作を可能にした、パイプレジスタ及びそれを備えた半導体メモリ素子を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るパイプレジスタは、
多数のグローバル入出力正ライン及び多数のグローバル入出力負ラインに各々接続され、該当グローバル入出力正及び負ライン上にロードされるデータを感知して上記該当グローバル入出力正及び負ラインデータを記憶及び出力するための多数のパイプレジスタ及び上記パイプレジスタに記憶された上記データの出力順を制御する多数のビットのパイプカウンタ信号を発生するパイプカウンティング手段を備えた半導体メモリ素子のためのパイプレジスタであって、
上記グローバル入出力正ライン及び上記グローバル入出力負ラインに接続されて、上記グローバル入出力正及び負ラインのデータ遷移如何を感知してデータの下降エッジを感知した下降エッジ感知信号及びデータの上昇エッジを感知した上昇エッジ感知信号を出力するためのデータ感知手段と、
リセット信号、上記下降エッジを感知した下降エッジ感知信号、及び上記上昇エッジ感知信号に応答して上記グローバル入出力正ライン及び上記グローバル入出力負ライン上にロードされた読み出しデータを記憶し、上記パイプカウンティング手段から出力される上記パイプカウンタ信号のいずれかのビット信号に応答して記憶された上記データを出力するための多数の記憶手段と
を含んで構成されていることを特徴としている。
【００１１】
【発明の実施の形態】
以下、本発明に係るパイプレジスタを含む半導体メモリ素子の実施の形態を図面に基づいて説明する。
図７〜図１１は、実施の形態に係るパイプレジスタを含む半導体メモリ素子を示すブロック配線図である。
【００１２】
図面に示したように、実施の形態に係る半導体メモリ素子は、別途のプリフェッチ信号発生部に接続されたことなく、パイプレジスタの各々がグローバル入出力正及び負ラインのみに直接接続されたように構成されている。すなわち、グローバル入出力正及び負ラインGrio[0] 、Grioz[0]は、パイプレジスタ300 に直接接続され、グローバル入出力正及び負ラインGrio[1] 、Grioz[1]は、パイプレジスタ301 に直接接続され、残りのパイプレジスタ302 〜315 も各々のグローバル入出力正及び負ラインGrio、Grioz に直接接続されている。
【００１３】
図１２〜図１６は、実施の形態に係る上記半導体メモリ素子のパイプレジスタの内部回路構成を示す回路図であって、図１７及び図１８は、該パイプレジスタの動作を示すタイミングチャ−ト図である。
実施の形態に係る半導体メモリ素子では、グローバル入出力正及び負インにデータが載れば、これを感知して自動的にパイプレジスタの４個の記憶部が順に高速ラッチされるように、各グローバル入出力ラインに独立的な動作が可能なパイプレジスタが接続されて構成されている。ここで、グローバル入出力正及び負ラインのプリチャージ状態は、" ハイ" レベルであり、任意のデータをラインに載せる場合、入出力正及び負ラインのいずれかのラインが" ロー" レベルになる。
【００１４】
図面に示したように、実施の形態に係るパイプレジスタは、CAS(column address strobe)レイテンシ(latency) を最大４クロックまで支援するため、４個の記憶部400 、410 、420 、430 を含んで構成され、読み出しデータをパイプレジスタまで伝達するためのグローバル入出力正ライン(Grio 、global input/output)及びグローバル入出力負ライン(Grioz、global input/output bar ）が４個の記憶部400 、410 、420 、430 に接続されている。この場合、Grio及びGrioz は、常に" ハイ" レベルにプリチャージされた状態を維持し、データは、GrioまたはGrioz に" ロー" パルスで載せることになる。
【００１５】
そして、実施の形態に係るパイプレジスタは、Grio及びGrioz に接続されて、上記グローバル入出力ライン上にデータがロードされたか否かを感知するためのデータ感知器440 をさらに含んでいる。このデータ感知器440 は、GrioまたはGrioz のデータロードの如何を感知するため、入力端がGrio及びGrioz に接続されたNANDゲート441 、NANDゲート441 の出力端に接続されてNANDゲート441 の出力信号を所定の時間反転遅延するための遅延部442 、NANDゲート441 の出力信号及び遅延部442 の出力信号に応答してGrioまたはGrioz に載せるデータの下降エッジを感知してローアクティブDFE(detection falling edge) 信号を出力するためのNOR ゲート443 、及びNANDゲート441 の出力信号、及び遅延部442 の出力信号に応答してGrioまたはGrioz に載せるデータの上昇エッジを感知してハイアクティブDRE(detection rising edge)信号を出力するためのNANDゲート444 を含んで構成されている。そして、データ感知器440 から出力されるDRE 及びDFE 信号は、４個の記憶部400 〜430 に出力されるようになっている。
【００１６】
次に、図１２〜図１６、図１７及び図１８に示された信号について説明する。
リセット信号reset は、データ読み出し動作の初期に４個の記憶部400 〜430 に入力されて各記憶部400 〜430 に記憶されたデータを全部削除し、第１記憶部400 の選択信号sel[0]を" ロー" レベルにイネーブル化させる。
パイプカウンタ信号pocnt[3:0]は、プログラムされたCAS レイテンシのクロックサイクル時間に同期されて第１〜第4 記憶部400 〜430 のデータをデータ出力バッファに順に出力するための信号である。
【００１７】
次に、上記説明した信号が各々入力される第１〜第4 記憶部400 〜430 の各構成を説明する。
第１記憶部400 は、2 個のインバータにより構成され、記憶ノードp[0]にデータを記憶する第１ラッチ40、2 個のインバータにより構成され、記憶ノードpz[0] にデータを記憶する第２ラッチ41、第１及び第２ラッチ40、41のデータ記憶を感知して第１及び第２ラッチ40、41の選択トランジスタ408 、409 を自動的にディスエイブル化させる選択信号sel[0]を出力する選択信号ディスエイブル部と、データ感知器440 からのDRE 信号、制御信号cl[0] 及び以前の記憶部430 のデータに応答して第１及び第２ラッチ40、41の選択トランジスタ408 、409 を自動的にイネーブル化させる選択信号sel[0]を出力する選択信号イネーブル部と、電源電圧端及び選択トランジスタ408 、409 間に各々接続され、ゲート端がGrio及びGrioz に各々接続されたPMOSトランジスタ45、46と、リセット信号reset に応答して読み出し動作の初期の時に第１及び第２ラッチ40、41に記憶されたデータをクリアさせてGrio及びGrioz のセルデータを第１及び第２ラッチ40、41に入力させるため、記憶部400 の選択信号sel[0]をイネーブル化させるための初期リセット部と、データ感知器440 からの DFE信号及び以前の記憶部430 の選択信号sel[3]に応答して第１及び第２ラッチ40、41の記憶ノードp[0]、pz[0] データをクリアさせるためのクリア部と、第１ラッチ40及び第２ラッチ41の記憶データ及びパイプカウンタ信号pocnt[0]に応答してパイプレジスタの出力PU、PDを駆動する出力駆動部50を含んで構成されている。
【００１８】
選択トランジスタ408 、409 は、各々、PMOSトランジスタ45、46及び記憶ノードp[0]、pz[0] 間に各々接続され、ゲート端に選択信号sel[0]が入力される。
選択信号ディスエイブル部は、入力端が第１ラッチ40及び第２ラッチ41に接続されたNANDゲート404 と、NANDゲート404 の出力信号dp[0] を反転遅延して制御信号cl[0] を出力するための奇数個のインバータ405 〜407 と、電源電圧端に片側が接続され、ゲート端に制御信号cl[0] が入力されて制御信号cl[0] に応答して選択信号sel[0]をプルアップ駆動するためのPMOSトランジスタPM1 によりなる。
【００１９】
信号選択信号イネーブル部は、制御信号cl[0] 、DRE 信号及び第4 記憶部430 からの信号dp[3] が入力されて否定論理積するNANDゲート43と、NAND  ゲート43の出力信号を反転するインバータ44と、PMOSトランジスタPM1 のドレイン端及び接地電源端間に接続され、ゲート端にインバータ44の出力信号op[0] が入力されて選択信号sel[0]をプルダウン駆動するためのNMOSトランジスタNM1 からなる。
【００２０】
初期リセット部は、記憶ノードp[0]と接地電源端との間に接続され、ゲート端にリセット信号reset が入力されるNMOSトランジスタ401 と、記憶ノードpz[0] と接地電源端間に接続され、ゲート端にリセット信号reset が入力されるNMOSトランジスタ402 と、選択信号sel[0]ノード端及び接地電源端間に接続され、ゲート端にリセット信号reset が入力されるNMOSトランジスタ403 からなる。
【００２１】
クリア部は、DFE 信号及び第4 記憶部430 からの選択信号sel[3]が入力されて否定論理和するNOR ゲート47と、第１ラッチ40の記憶ノードp[0]及び接地電源端間に接続され、ゲート端にNOR ゲート47の出力信号rs[0] が入力されるNMOSトランジスタ48と、第２ラッチ41の記憶ノードpz[0] 及び接地電源端間に接続され、ゲート端にNOR ゲート47の出力信号rs[0] が入力されるNMOSトランジスタ49からなる。
【００２２】
最後に、出力駆動部50は、電源電圧端及び接地電源端間に順に直列接続され、ゲート端に反転された記憶ノードp[0]のレベルが入力されるPMOSトランジスタ、ゲート端に反転されたパイプカウンタ信号pocnt[0]が入力されるPMOSトランジスタ、ゲート端にパイプカウンタ信号pocnt[0]が入力されるNMOSトランジスタ、及びゲート端に記憶ノードpz[0] のレベルが入力されるNMOSトランジスタにより構成されて、パイプレジスタの出力信号PUを駆動する第１駆動部と、電源電圧端及び接地電源端間に順に直列接続され、ゲート端に反転された記憶ノードpz[0] のレベルが入力されるPMOSトランジスタ、ゲート端に反転されたパイプカウンタ信号pocnt[0]が入力されるPMOSトランジスタ、ゲート端にパイプカウンタ信号pocnt[0]が入力されるNMOSトランジスタ、及びゲート端に記憶ノードp[0]のレベルが入力されるNMOSトランジスタにより構成されて、パイプレジスタの出力信号PDを駆動する第２駆動部からなる。
残りの第２〜第4 記憶部410 〜430 の各々は、初期リセット部のNMOSトランジスタ403 を除去した上記第１記憶部400 の構成と同一である。
【００２３】
以下、図１２〜図１６、図１７及び図１８に基づいて実施の形態に係る半導体メモリ素子の動作を説明する。
まず、Grio及びGrioz は、" ハイ" レベルにプリチャージされており、第１〜第4 記憶部400 〜430 の選択信号sel[0]、sel[1]、sel[2]、sel[3]は、ディスエイブル状態の" ハイ" レベルを維持すると仮定する。
【００２４】
データ読み出し動作が始まれば、パイプレジスタに" ハイ" レベルのリセット信号reset が印可される。印加された" ハイ" レベルのリセット信号reset をゲートで入力されるNMOSトランジスタ401 、411 、421 、431 が各々ターンオンされて第１〜第4 記憶部400 〜430 の記憶ノードp[0]、p[1]、p[2]、p[3]) が" ロー" レベルにリセットされる( 図１７の500)。同様に、" ハイ" レベルのリセット信号reset をゲートで入力されるNMOSトランジスタ402 、412 、422 、432 が各々ターンオンされて第１〜第4 記憶部400 〜430 の記憶ノードpz[0] 、pz[1] 、pz[2] 、pz[3] が" ロー" レベルにリセットされる( 図１７の 500) 。次いで、" ハイ" レベルのリセット信号reset により第１記憶部400 のNMOSトランジスタ403 がターンオンされ、ターンオンされたNMOSトランジスタ403 により第１記憶部400 の選択信号sel[0]が" ロー" レベルに遷移されることによって( 図１７の501)、第１記憶部400 がイネーブル状態となる。
【００２５】
次いで、セルから読み出したデータがGrio及びGrioz に載せて図１７及び図１８に示されたことのように、Grioは、" ロー" に遷移され、Grioz は、" ハイ" レベルを維持することになれば、PMOSトランジスタ45がターンオンされて上記選択信号sel[0]によりイネーブル化された第１記憶部400 の記憶ノードp[0]に" ハイ" 値がラッチされ、第１記憶部400 のまた他の記憶ノードpz[0] は、" ロー" 状態に続けて維持される( 図１７の502)。同時にデータ感知器440 でGrio及びGrioz のデータを感知して" ロー" パルスのDFE 信号を出力する( 図１７の503)。
【００２６】
そして、" ロー" のDFE 信号と" ロー" の選択信号sel[0]は、第２記憶部410 の2 入力NOR ゲート413 に入力されてrs[1] 信号を" ハイ" に出力し504 、" ハイ" のrs[1] 信号は、NMOSトランジスタ414 、415 の各  ゲート端に印可されて、NMOSトランジスタ414 、415 をターンオンさせる。したがって、第２記憶部410 の記憶ノードp[1]、pz[1] を" ロー" 状態にクリアする。すなわち、NOR ゲート413 は、DFE 信号と第１記憶部400 の選択信号sel[0]に応答して第２記憶部400 に記憶されたデータをクリアさせる。
【００２７】
次いで、" ハイ" の記憶ノードp[0]信号と" ロー" の記憶ノードpz[0] 信号は、2 入力NANDゲート404 に入力されて" ハイ" のdp[0](図１８の505)及び" ロー" のcl[0] を出力する。そして、" ロー" のcl[0] は、PMOSトランジスタPM1 をターンオンさせて第１記憶部400 の選択信号sel[0]が" ハイ" レベルに遷移されて506 、PMOSトランジスタ408 、409 がターンオフされる。すなわち、NANDゲート404 及び３個のインバータ405 〜407 は、第１記憶部400 に対するデータの記憶動作が完了することを感知し、第１記憶部400 をディスエイブル化させる役割を遂行する。したがって、" ハイ" レベルの記憶ノードp[0]と" ロー" レベルの記憶ノードpz[0] は、rs[0] によりクリアされる時まで続けて保存される。
【００２８】
次いで、Grioが" ロー" から" ハイ" に遷移することになれば、データ感知器440 でこれを感知して "ハイ" パルスのDRE 信号を出力する( 図１７の507)。
"ハイ" パルスのDRE 信号と" ハイ" レベルのdp[0] 、cl[1] 信号が第２記憶部410 の3 入力NANDゲート416 とインバータ417 を通じて" ハイ" のop[1] を出力する。" ハイ" のop[1] 信号は、NMOSトランジスタNM2 をターンオンさせて第２記憶部410 の選択信号sel[1]を" ロー" レベルにプルダウン駆動する（508 ）。したがって、2 個のPMOSトランジスタ418 、419 がターンオンされることで、Grio及びGrioz 上の２番目のデータを記憶する準備を完了する。
【００２９】
次いで、Grio及びGrioz に２番目のデータが入力される場合、すなわちGrioは、" ハイ" 状態を維持し、Grioz は、" ロー" パルスが載せれば、PMOSトランジスタ51がターンオンされて上記選択信号sel[1]によりイネーブル化された第２記憶部410 の記憶ノードpz[1] に" ハイ" 値がラッチされ、第２記憶部410 のまた他の記憶ノードp[1]は、" ロー" 状態に続けて維持される( 図１７の509)。同時に、データ感知器440 からDFE 信号が" ロー" パルスで発生される（510 ）。
【００３０】
そして、" ロー" のDFE 信号と" ロー" のイネーブル信号sel[1]は、第３記憶部420 の２入力NOR ゲート423 に入力されてrs[2] 信号を" ハイ" で出力し511 、" ハイ" のrs[2] 信号は、NMOSトランジスタ424 、425 の各ゲート端に印可されて、NMOSトランジスタ424 、425 をターンオンさせる。したがって、第３記憶部420 の記憶信号p[2]、pz[2] を" ロー" 状態にクリアする。すなわち、NOR ゲート423 は、DFE 信号と第２記憶部410 の選択信号sel[1]に応答して第３記憶部420 に記憶されたデータをクリアさせる。
【００３１】
次いで、" ハイ" の記憶ノードpz[1] 信号と" ロー" の記憶ノードp[1]信号は、2 入力NANDゲート41に入力されて" ハイ" のdp[1](図１８の512)、及び" ロー" のcl[1] を出力する。そして、" ロー" のcl[1] は、PMOSトランジスタPM2 をターンオンさせて第２記憶部410 の選択信号sel[1]が" ハイ" レベルに遷移され513 、PMOSトランジスタ418 、419 がターンオフされる。すなわち、NANDゲート41、及び３個のインバータ42、43、44は、第２記憶部410 に対するデータの記憶動作が完了することを感知し、第２記憶部410 をディスエイブル化させる役割を遂行する。したがって、" ハイ" レベルの記憶信号pz[1] と" ロー" レベルの記憶信号p[1]は、rs[1] によりクリアされる時まで続けて保存される。
【００３２】
次いで、Grioz が" ロー" から" ハイ" に遷移することになれば、データ感知器440 でこれを感知して" ハイ" パルスのDRE 信号を出力する( 図１７の514)。   "ハイ" パルスのDRE 信号と" ハイ" レベルのdp[1] 、cl[2] 信号が第３記憶部420 の3 入力NANDゲート52とインバータ53を通じて" ハイ" のop[2] を出力する。" ハイ" のop[2] 信号は、NMOSトランジスタ54をターンオンさせて第３記憶部420 の選択信号sel[2]を" ロー" レベルにプルダウン駆動する（515 ）。したがって、２個のPMOSトランジスタ55、56がターンオンされることで、Grio及びGrioz 上の三番目のデータを記憶する準備を完了する。
【００３３】
Grio 及びGrioz に三番目のデータ及び四番目のデータが続けて入力される場合、上記一番目のデータ及び二番目のデータの場合と同様に第３記憶部及び第４記憶部に順に記憶される。
【００３４】
一方、上記本実施例とは異なり、CAS レイテンシが3 クロックにプログラムされたとすれば、パイプカウンタ信号の一番目の信号であるpocnt[0 ］が" ハイ" に遷移されながら第１記憶部400 の出力駆動部50を通じて記憶されたデータを出力バッファに伝達し、すなわち、第１記憶部400 の記憶ノード(p[0] の" ハイ" とpz[0] の" ロー")に応答して" ハイ" の出力信号puと" ロー" の出力信号pdを出力バッファに伝達し、次いで第３記憶部420 にGrio及びGrioz 上のデータを記憶させる( 図１８の516)。
【００３５】
そして、その次のクロックでパイプカウンタ信号pocnt[0]が" ロー" に遷移されて出力が完了した第１記憶部400 の出力駆動部50をディスエイブル化させると同時にパイプカウンタ信号の2 番目の信号であるpocnt[1 ］が" ハイ" に遷移されながら、第２記憶部410 の出力駆動部を通じて第２記憶部410 に記憶されたデータを出力バッファに伝達する。次いで、第4 記憶部430 にGrio及びGrioz 上のデータを記憶させる。
【００３６】
次いで、その次のクロックでパイプカウンタ信号pocnt[1]が" ロー" に遷移されて出力が完了した第２記憶部410 の出力駆動部をディスエイブル化させると同時にパイプカウンタ信号の三番目の信号であるpocnt[2]が" ハイ" に遷移されながら第３記憶部420 の出力駆動部を通じて第３記憶部420 に記憶されたデータを出力バッファに伝達する。次いでまた第１記憶部400 にGrio及びGrioz 上のデータを記憶させる。
上記の動作のように、サイクルが変わるつどにパイプカウンタ信号に応答して記憶部に記憶されたデータを出力バッファに出力させ、CAS レイテンシに応答して記憶部にデータを交互に記憶させる。
【００３７】
結論的に、本発明は、パイプレジスタを４個の記憶部400 〜430 により構成し、グローバル入出力正及び負ラインGrio、Grioz にデータがロードされれば、これを感知して上記データを４個の記憶部の中、任意の1 個の記憶部にラッチし、それと同時にCAS レイテンシにより記憶されるその次の記憶部をクリアしてラッチ動作が完了すれば、それを感知して上記次の記憶部を自動的にイネーブル化させてその次のデータを記憶できるように構成する。
【００３８】
本発明の技術思想は、上記好ましい実施例によって具体的に記述されたが、上記した実施例はその説明のためのものであって、その制限のためのものではないことを注意すべきである。また、本発明の技術分野の通常の専門家であるならば、本発明の技術思想の範囲内で種々の実施例が可能であることを理解することができる。
【００３９】
【発明の効果】
上記のようになる本発明は、グローバル入出力正及び負ライン上に読み出しデータがロードされれば、これを感知してCAS レイテンシに応答して多数の記憶部を変えながらデータを削除し、記憶する動作を自動的に遂行し、従来とは異なって、各グローバル入出力正及び負ラインが各々のパイプレジスタに独立的に接続されて動作するように構成することで、他のグローバル入出力正及び負ラインにより発生されるデータスキューの影響を受けなくて高速動作が可能である。したがって、本発明のパイプレジスタは、ローディングにより大きいスキューが発生する高集積メモリに適用されて、メモリ素子の高速動作を可能にする優れた効果がある。
実験例として、上記本発明の一実施例で具現したパイプレジスタを使用してシミュレーションした結果、400Mhz以上の高速動作が可能となった。
【図面の簡単な説明】
【図１】図２〜図５に示された従来技術に係るパイプレジスタを含むシンクロナスメモリ素子の配線図の全体構成を示す図である。
【図２】従来技術に係るパイプレジスタを含むシンクロナスメモリ素子の部分構成を示すブロック配線図である。
【図３】従来技術に係るパイプレジスタを含むシンクロナスメモリ素子の部分構成を示すブロック配線図である。
【図４】従来技術に係るパイプレジスタを含むシンクロナスメモリ素子の部分構成を示すブロック配線図である。
【図５】従来技術に係るパイプレジスタを含むシンクロナスメモリ素子の部分構成を示すブロック配線図である。
【図６】従来技術に係るパイプレジスタの内部回路構成を示す回路図である。
【図７】図８〜図１１に示された本発明の実施の形態に係るパイプレジスタを含むシンクロナスメモリ素子の配線図の全体構成を示す図である。
【図８】実施の形態に係るパイプレジスタを含むシンクロナスメモリ素子の部分構成を示すブロック配線図である。
【図９】実施の形態に係るパイプレジスタを含むシンクロナスメモリ素子の部分構成を示すブロック配線図である。
【図１０】実施の形態に係るパイプレジスタを含むシンクロナスメモリ素子の部分構成を示すブロック配線図である。
【図１１】実施の形態に係るパイプレジスタを含むシンクロナスメモリ素子の部分構成を示すブロック配線図である。
【図１２】図１３〜図１６に示された本発明の別の実施の形態に係るパイプレジスタを含むシンクロナスメモリ素子の配線図の全体構成を示す図である。
【図１３】別の実施の形態に係るパイプレジスタの内部回路構成を示す回路図である。
【図１４】別の実施の形態に係るパイプレジスタの内部回路構成を示す回路図である。
【図１５】別の実施の形態に係るパイプレジスタの内部回路構成を示す回路図である。
【図１６】別の実施の形態に係るパイプレジスタの内部回路構成を示す回路図である。
【図１７】本発明の実施の形態に係るパイプレジスタの動作を示すタイミングチャ−トである。
【図１８】本発明の実施の形態に係るパイプレジスタの動作を示すタイミングチャ−トである。
【符号の説明】
400、410、420、430  第1 〜第4 記憶部
440              データ感知器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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