(57)【特許請求の範囲】
【請求項１】
表面上に、電気的溶断で切断するヒューズのアレーを有する１つの基板を含み、
該ヒューズは接近して隣接配置され、断面領域を有する複数のヒューズリンクを含んでおり、
各ヒューズリンクはその一方の端で、ヒューズリンクの断面領域よりもより大きな断面領域の個別のコネクタ端子に接続され、そしてその他端で、個別のコネクタ端子の断面領域よりもより大きな断面領域の共通コネクタ端子に接続されている、
前記共通コネクタ端子は、共通コネクタ端子への各ヒューズリンクの接続のポイントにおいて局部的に刻み目を持つ、
ことを特徴とする半導体デバイス。
【請求項２】
共通コネクタ端子の断面領域が、個別ヒューズリンクの断面領域より、少なくとも２倍ある、請求項１記載の半導体デバイス。
【請求項３】
共通コネクタ端子と個別のコネクタ端子との間のヒューズリンクがオープンされるまでの間、電子流が共通コネクタ端子からヒューズリンクに向かうように、共通コネクタ端子の電位は、そのオープンされるヒューズ端子が接続された個別のコネクタ端子の電位より、正のより低い電位である、請求項１記載の半導体デバイス。
【請求項４】
ヒューズのアレーが複数の絶縁材料層のうちの２つの絶縁材料層間に包み込まれるような絶縁材料の複数の層をさらに含み、
２つの層の１つがヒューズのアレーに対して下に横たわる関係で配置され、そして２つの層の他の１つはヒューズのアレーに対して上に横たわる関係で配置され、
電気的接触は絶縁材料の層のそれぞれの開口内に、ヒューズのアレーに対して上に横たわる関係に形成され、
その開口は、個別のコネクタ端子および共通コネクタ端子の一部分を露出させる、請求項１記載の半導体デバイス。
【請求項５】
半導体デバイスにおいて、
その表面上に、冗長作動配線またはカスタム配線用のアレー状の、電気的溶断で切断する複数のヒューズを有する１つの基板を含み、
前記複数のヒューズは複数のヒューズリンクを含み、
ヒューズリンクの各々はその一端で、ヒューズリンクの断面領域よりもより大きな断面領域の個別のコネクタ端子に接続され、そしてその他端で、個別のコネクタ端子の断面領域よりもより大きな断面領域の共通コネクタ端子に接続され、
前記共通コネクタ端子は、共通コネクタ端子への各ヒューズリンクの接続のポイントにおいて局部的に刻み目を持ち、
共通コネクタ端子と個別のコネクタ端子との間のヒューズリンクがオープンされるまでの間、電子流が共通コネクタ端子からヒューズリンクに向かうように、共通コネクタ端子の電位は、そのオープンされるヒューズ端子が接続された個別のコネクタ端子の電位より、正のより低い電位である
ことを特徴とする半導体デバイス。
【請求項６】
共通コネクタ端子の断面領域が、個別のヒューズリンクの断面領域の少なくとも２倍である、請求項５記載の半導体デバイス。
【請求項７】
さらに絶縁材料の複数の層を含み、
ヒューズのアレーが絶縁材料の複数の層のうちの絶縁材料の２つの層の間に包み込まれ、
２つの層の一方はヒューズのアレーに関して下に横たわるように配置され、そして２つの層の他方はヒューズのアレーに関して上に横たわるように配置され、
電気的接触がヒューズのアレーに関して上に横たわるような絶縁材料の層のそれぞれの開口内に形成され、
その開口は、個別のコネクタ端子および共通コネクタ端子の部分を露出させる、請求項５記載の半導体デバイス。
【請求項８】
その表面上に冗長作動用配線および／またはカスタム配線の、電気的溶断で切断するヒューズのアレーを有する１つの基板を含む半導体デバイスにおいて、
断面領域を有する複数の個別のコネクタ端子を含み、
各々の個別のコネクタ端子は、その末端からその中間端にまで長さ方向に伸び、そして接近して隣接的に横並びに配置され、
各個別のコネクタ端子の中間端から伸び、そして個別のコネクタ端子の断面領域よりもより小さな断面領域である１つのヒューズリンクと、
各個別のコネクタ端子の断面領域よりもより大きな断面領域の１つの共通コネクタ端子とを含み、
共通コネクタ端子は個別のコネクタ端子の横並び配置の横方向に伸び、そしてその長さに沿って各隣接ヒューズリンクに接続され、
共通コネクタ端子の断面領域は個別のヒューズリンクの断面領域より、少なくとも２倍であり、
前記共通コネクタ端子は、共通コネクタ端子への各ヒューズリンクの接続のポイントにおいて局部的に刻み目を持ち、
共通コネクタ端子と個別のコネクタ端子との間のヒューズリンクがオープンされるまでの間、電子流が共通コネクタ端子からヒューズリンクに向かうように、共通コネクタ端子の電位は、そのオープンされるヒューズ端子が接続された個別のコネクタ端子の電位より、正のより低い電位である、
ことを特徴とする半導体デバイス。
【請求項９】
さらに絶縁材料の複数の層を含み、
ヒューズのアレーは複数の絶縁材料の層の、２つの絶縁材料の層の間に包み込まれ、
２つの層の１つはヒューズのアレーに関して下に横たわるように配置され、そして２つの層の他方はヒューズのアレーに関して上に横たわるように配置され、
電気的接触はヒューズのアレーに関して上に横たわるような絶縁材料の層のそれぞれの開口内に形成され、
この開口は、個別のコネクタ端子および共通コネクタ端子の一部分を露出させる、請求項８記載の半導体デバイス。
【請求項１０】
半導体デバイスの基板の表面上の、電気的溶断で切断するヒューズのアレーにおいて、
接近して隣接配置された、断面領域を有する複数のヒューズリンクを含み、
各ヒューズリンクはその一方の端で、ヒューズリンクの断面領域よりもより大きな断面領域の個別のコネクタ端子に接続され、そしてその他端で、個別のコネクタ端子の断面領域よりもより大きな断面領域の共通コネクタ端子に接続され、
前記共通コネクタ端子は、共通コネクタ端子への各ヒューズリンクの接続のポイントにおいて局部的に刻み目を持つ、
ことを特徴とするヒューズのアレー。
【請求項１１】
冗長作動用配線および／またはカスタム配線ヒューズを提供するための半導体デバイスを製造する方法において、
基板の表面上に第１絶縁層を提供するステップと、
第１絶縁層の上に、接近して隣接配置された、断面領域を有する複数のヒューズリンクを含む、電気的溶断で切断するヒューズのアレーを提供するステップとを含み、
ヒューズリンクの各々はその一方の端で、ヒューズリンクの断面領域よりもより大きな断面領域の個別のコネクタ端子に接続され、そしてその他端で、個別のコネクタ端子の断面領域よりもより大きな断面領域の共通コネクタ端子に接続されおり、かつ、前記共通コネクタ端子は、共通コネクタ端子への各ヒューズリンクの接続のポイントにおいて局部的に刻み目を持ち、
第１および第２絶縁層の間にヒューズのアレーを十分に包み込むように、第１絶縁層およびヒューズのアレーの上に第２絶縁層を提供するステップと、
第２絶縁層内に、個別のコネクタ端子および共通コネクタ端子の一部分を露出させるためにそれぞれの開口を提供するステップと、
個別のコネクタ端子および共通コネクタ端子のために、その開口内に電気的接触部を提供するステップと、
を含むことを特徴とする半導体デバイスを製造する方法。
【請求項１２】
共通コネクタ端子の断面領域が個別のヒューズリンクの断面領域より少なくとも２倍である、請求項１１記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体内において用いるのに適する、きついピッチを持つ電気的に作動されるヒューズに、そして特に、半導体デバイスにおいてきついヒューズピッチを可能としながら、一方では冗長作動用またはカスタム配線用の溶断動作の間において、望ましいピッチ減少を妥協させることなく約１０ボルト以下の電圧で電気的溶断を可能とするように最適化された電気的ヒューズの設計および製造方法に関する。
【０００２】
【従来の技術】
集積回路（ＩＣ）シリコンのようなウエファ基板またはチップ上にマイクロエレクトロニクス半導体デバイスを製造する際においては、種々の金属層および絶縁層が、選択されたシーケンスに従って蒸着される。より多くのコンポーネントを同じエリアに配置する目的で、利用可能な基板エリア上のデバイスコンポーネントの集積度を最大にするためには、増し加えられたＩＣ最小化が利用されなくてはならない。今日では、超大規模集積回路（ＶＬＳＩ）用の多くのコンポーネントの高密度パッキングのために、減じられたピッチ寸法、たとえばサブミクロン（１ミクロン、すなわち１，０００ナノメータまたは１０，０００オングストローム、以下）の寸法、が必要とされている。
【０００３】
冗長技術は、回路不良の可能性を減少させるために、そしてそれによって回路信頼性を増加させるために、回路コンポーネントの故意の重複を提供するようにして半導体製造において用いられている。回路内で生じることのある欠陥をオフセットするために、所定回路コンポーネントの多数のコピーを並列に接続しておき、特定コンポーネントの欠陥があっても動作を継続できるように備える。そのような多数コンポーネントの各々には、１組のヒューズが設けられ、そのヒューズは例えば最終ＩＣチップ試験のような冗長作動用のヒューズ動作の間において、重複している１つのコンポーネントによって１つの不良コンポーネントを置換するために破断されることができる。
【０００４】
いくつかのＩＣは、ヒューズに結合している複数半導体デバイス間の導電性リンクを有している。このヒューズは製造の後にレーザー切断（破断）されることができる。こうして、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路においては、ヒューズはトランジスタゲートスタックを、保護している。ＩＣ製造の後には、このヒューズは破断されて、あたかも保護用電流パスが励起されたことがないかのように、ＤＲＡＭ回路が機能できるるようにさせることが可能である。
【０００５】
しかも、ヒューズはＤＲＡＭ回路内の冗長アレー素子のイネーブルビットおよびアドレスビットをセットするのにも使用される。メインメモリ回路に含まれる欠陥メインメモリアレーを置換するために、冗長アレーが備えられている。この冗長アレーはヒューズラッチアレーおよびヒューズでコーダアレーを通してそこに結合されているヒューズアレー内に複数のヒューズを有している。欠陥メインメモリアレー素子を置換する上では、ヒューズアレー内の個別のヒューズが破断させられて、デコーダ回路による要求に従って、それらの値は「１」または「０」のいずれかにセットされる。動作の間には、ヒューズアレー内のヒューズの値は、パワーアップの際にヒューズラッチアレー内にロードされ、そしてそれらの値は次に、稼働時間においてはヒューズでコーダ回路によってデコードされる。このことは、冗長アレーの特定の冗長素子によって特定の不良メインメモリアレー素子を置換することを促進させる。このすべては、よく知られている技術である。
【０００６】
特に、高密度ＤＲＡＭは一般的に、メモリセル冗長を用いて設計される。これによって冗長メモリセルは、メモリセル内のわずかな数が機能不良となったときにメモリ全体を損失することを回避できる。冗長メモリセル作動はメモリを通して設けられているヒューズを選択的に破断させることによって実行される。１組のヒューズを破断させることは、欠陥あるメモリセルをディスエーブルとし、そして冗長メモリセルをその代わりにイネーブルとする。
【０００７】
ヒューズはまた、エンドユーザの要求に従って、カスタム配線動作のために適応させるよう、半導体デバイスモジュールのＩＣ内に組み込まれることもできる。回路内のヒューズを選択的に破断させることによって、半導体デバイスモジュールは特定の目的に対してカスタマイズされる。
【０００８】
ヒューズ破断はヒューズを加熱してそれを溶解させ、欠陥のあるメモリセルまたは他のコンポーネントを機能的なセルまたは異なるコンポーネントによって置換するように、オープン回路を形成することによって実行される。ヒューズは普通、アルミニウム、銅または他の高度に導電性の金属または金属合金である。そしてヒューズはその端（接続末端）よりも小さな断面エリアの中央部分またはヒューズセグメント（ヒューズリンク）を有している。その部分はより小さなエネルギーでヒューズ溶解し、オープン回路条件を形成する。
【０００９】
ヒューズの溶解（破断）は、制御されたレーザービームによって実行される。このことはヒューズリンク付近のエリアに、主としてレーザーエネルギーを吸収することによって生じるレーザー誘発形損傷を与える結果となりうる。そうでなければ、電気的ヒューズはそこに大電流を印加して電力を用いてヒューズリンクを加熱することによって、そのような損傷なしで破断されることが可能である。
【００１０】
半導体デバイスにおいて約１０ボルト以下の電圧で電気的にヒューズ破断させるためには、コネクタ端子から電気的ヒューズセグメント（ヒューズリンク）への断面エリア節減が可能な限り大きいことが重要であり、５または１０よりも大きいことが好都合である。しかしながら、そのような大きなコネクタ端子は隣接ヒューズの接近度を制約してしまう。
【００１１】
電気的ヒューズの作動に必要な電圧はヒューズの形態に極めて敏感である。ヒューズの形状、その線形度、そしてコネクタ端子のサイズは全て、ヒューズを破断させるのに必要な電圧に影響する。そのため、ヒューズ形態を最適化することは重要なことである。
【００１２】
電気的ヒューズは基本的に、例えば金属または金属性材料の、回路開放形可溶性（溶融性）導電消耗形過電流保護デバイスであり、そこを過電流が通過することによりヒューズセグメント（ヒューズリンク）が加熱され、そして破壊される。過電流は、通常レベルを越えてヒューズリンクを加熱する。通常レベルにおいては、発生される抵抗性発熱の放射損失がヒューズの温度を溶解温度よりも下に維持している。ヒューズリンク抵抗は特に、それが作られる材料、その断面エリア、その長さおよびその温度によって決められる。
【００１３】
あらゆる導電性ワイヤと同様に（そしてそれが作られている材料およびその温度に関わりなく）、ヒューズリンクまたはコネクタ端子の長さが２倍になれば、その抵抗もまた２倍になり、一方その断面エリアが２倍になれば、その抵抗は半分になる。端的にいえば、ヒューズリンクまたはコネクタ端子の抵抗は直接的にその長さに比例し、そしてその断面エリアに逆比例する。
【００１４】
ヒューズ装置を持つ半導体デバイス製造のいくつかの例が、以下の従来技術に示されている。
【００１５】
（１）１９８７年１月１３日に出願された米国特許第４,６３５,３４５号（ハンキンス他）は、半導体デバイス内の基板上のコンポーネント密度を増加させるための、水平的（２次元）ではなく垂直的（３次元）な、ＩＣメモリアレー内のヒューズを開示している。薄い酸化物の可溶性素子（ヒューズリンク）がバイポーラ抵抗のボトム電極（ボトムコネクタ端子）を形成するエミッタ領域と、例えばアルミニウムであるトップ電極（トップコネクタ端子）との間に設けられる。例えば１２〜１４ボルトの電圧をトップ電極とエミッタとの間に印加すると、薄い酸化物ヒューズが破断され、その結果トップ電極がエミッタと接触状態になる。これはまた、アンチヒューズとして知られている。
【００１６】
（２）１９９５年７月２５日に出願された米国特許第５,４３６,４９６号（ジェロム他）は、半導体デバイス内における基板コンポーネント密度を増加させるための、ＩＣ内の垂直ヒューズを開示している。各ヒューズは製造の後に選択的に永久的にプログラムされることが可能であり、そしてこのヒューズ構造は埋め込みコレクタ、重なっているベース、およびベースの上方のエミッタとを含んでいる。このエミッタは、その上面に、例えばアルミニウムの、金属接触部を有している。電流または電圧パルスによって金属接触部／エミッタ  インターフェースをその溶融ポイントまで過熱することによって、アルミニウムはエミッタを通してベースに短絡し、それによってヒューズをプログラミングすることができる。垂直ヒューズは機能的にフローティングベーストランジスタをダイオードに変更される。
【００１７】
（３）１９９１年５月の日本国特開報平４０３１２４０４７号明細書（サイトウ）の英語要約は、半導体デバイスの限られた基板エリア内におけるヒューズ長を増加させるための、基板上のＩＣにおける垂直Ｕ字形配置内の多結晶シリコンヒューズリンクを開示している。
【００１８】
（４）１９９４年５月１７日に出願された米国特許第５,３１３,４２４号（アダムス他）は、アンチヒューズ技術を基にして電気的に破断されるヒューズ回路を持つ半導体基板を開示している。例えば添加物再配分によってわずか５０％しかない抵抗減少は、所定ヒューズを「破断」させた状態を呈する。冗長システムはその中の不良素子を位置決めするためにメモリアレーを試験するための回路と、不良素子のアドレスを蓄積するためのレジスタと、そしてレジスタ内に蓄積されているアドレスの二進値に応答して単独入力から半導体デバイスにイネーブル信号を印加することによって破断される電気的ヒューズとを含んでいる。プログラム可能な冗長性は、例えばプログラム可能なアンチヒューズ回路における多結晶シリコンヒューズリンク内の添加物再配分による抵抗減少を感知することによって提供される。
【００１９】
（５）１９９５年５月３０日に出願された米国特許第５,４２０,４５６号（ガルビ他）は、半導体製造の間に基板上のＩＣ内に冗長作動用配線またはカスタム配線を設定する際にヒューズを破断するのにドライバトランジスタに必要な電力を節減するための曲がりを持つヒューズリンクを開示している。述べられた破断制御回路を使用して, 等しい横断面領域を持つまっすぐなヒューズに必要な入力電流密度のおよそ１０％だけでヒューズを破断させることができる。これは湾曲部内面の角における電流の集中のためである。この部分は電流密度を強調し、そしてその結果、内面角において溶解を生じさせる。これは湾曲のときに起こる溶融の刻み目で強調されて、そしてヒューズリンク溶融を生じさせ、ヒューズリンク幅を横切って伝播される。この特許の内容は、参照されて本明細内に取り入れられている。
【００２０】
ヒューズを破断させるのに必要な電圧を下げるために、半導体デバイス内で使用される電気ヒューズの形状を変えることが知られている。一般に、ヒューズは中央のヒューズリンクによって内部接続される１対のコネクタ端子を有している。何らかの差異的な抵抗発熱およびヒューズリンクの何らかの望ましい溶融を促進するために、ヒューズは最小限のヒューズピッチ断面領域のコネクタ端子と、そして減少された横断面領域のヒューズリンクを持つことができる。
【００２１】
第２に、例えば、１９９５年５月３０日出願の前述の（５）米国特許第５,４２０,４５６号(ガルビ他)に指摘されているように、最小のヒューズピッチコネクタ端子装置の減少された横断面領域を持つヒューズリンクは、そこにおいてより局部的に優先的に溶融を促進するために曲げられることができる。
【００２２】
そして第３に、ヒューズリンクの最大化された差異的抵抗加熱を、そして最大化された優先溶融を促進するために、コネクタ端子の横断面の領域は、コネクタ端子の横断面の領域とヒューズリンクのそれとの間の差異を最大にするように、最小のヒューズピッチを越えて増加されることができる。しかしながら、ヒューズリンクのこの最大にされた優先的溶融は、半導体デバイス回路のヒューズピッチを犠牲にして起こるものである。その理由は、コネクタ端子の横断面の領域における増加は、所定回路装置において、 隣接しているヒューズの接近度を制限するからである。
【００２３】
【発明が解決しようとする課題】
高々およそ１０ボルトの、そして１０ボルト以下であることが望ましい電圧において、近傍ヒューズへの所定ヒューズの近接を制限することなく、または隣接しているヒューズ間の必要な最大のピッチ減少を妥協させることなく、電気的溶断を可能にする、最適な幾何形状のヒューズを持つ冗長作動用回路装置、または他の回路装置を持つことが望まれている。
【００２４】
【課題を解決するための手段】
上記の欠点は、きついヒューズピッチを可能にする電気的ヒューズ構造を持つ半導体デバイスと、そしてその製造のための方法を提供する本発明によって克服される。
【００２５】
本発明の１つの特色によれば、その表面の上にヒューズのアレーを有する基板を含む半導体デバイスが提供される。このヒューズアレーは、密接に隣接している配置において選択的な断面領域の多くのヒューズリンクを含んでいる。それぞれのヒューズリンクは片端で、ヒューズリンクのそれよりもより大きな横断面領域を持つ個別のコネクタ端子に接続される。そして別の端においては、個別のコネクタ端子のそれよりもより大きな横断面領域を持つ共通のコネクタ端子に接続される。
【００２６】
高々およそ１０ボルトの電圧での電気的溶融を可能にするために、共通のコネクタ端子の横断面領域は、適切にも個別のヒューズリンクのそれの少なくともおよそ２倍である。共通のコネクタ端子は通常、そこにあるヒューズリンクがオープンとなっている、つまり電子流が共通コネクタ端子からヒューズリンクに向かっている時間の間には、個別のコネクタ端子の１つほどには正でない電位に保持されている。また、共通のコネクタ端子は局部的には、それぞれのヒューズリンクのそこへの接続ポイントにおいて刻み目をつけられていることが望ましい。
【００２７】
特に、この半導体デバイスはさらに、複数の絶縁材料の層を含んでいる。ヒューズのアレーは、絶縁材料の複数層のうちの２つの層の絶縁材料の間に閉じ込められる。２個の層の１つはヒューズのアレーに対して下側に横たわるような関係で、そして２つの層の他方はヒューズのアレーに対して上に横たわるような関係で配列される。電気接触は、ヒューズのアレーに上に横たわる関係にある絶縁材料の層のそれぞれの開口において形成される。その結果、この開口は個別のコネクタ端子および共通コネクタ端子の部分を露出させる。
【００２８】
【発明の実施の形態】
本発明の望ましい実施例によれば、半導体デバイスはその表面上に、多くのヒューズリンクを含む冗長作動用配線またはカスタム配線のためのきついピッチのアレーとしての電気ヒューズのバンクを有する基板を含んでいる。ヒューズリンクの各々は、その一方の端でヒューズリンクのそれよりもより大きな断面領域の個別のコネクタ端子に接続されている。別の端においては、個別のコネクタ端子のそれよりもより大きな断面領域の共通コネクタ端子に接続されている。共通のコネクタ端子は通常、そこにあるヒューズリンクが動作している時間の間は個別のコネクタ端子の１つほどには正でない電位に保持されている。この動作時間においては電子は共通のコネクタ端子からヒューズリンクへの方向で流れている。
【００２９】
特に、半導体デバイスはその表面上にきついピッチの、選択的な断面領域を持つ、複数の個別コネクタ端子を含む冗長作動用配線またはカスタム配線ヒューズのアレーを有する基板を含んでいる。各々はその末端からその中間端に向かって長さ方向に伸び、そして隣り合って接近している。ヒューズリンクは各個別コネクタ端子の中間端から伸び、そして個別のコネクタ端子のそれよりもより小さな断面領域である。各個別コネクタ端子のそれよりも大きな断面領域の共通コネクタ端子が設けられている。これは個別コネクタ端子の横並び配置に逆らって伸びており、そしてその長さに沿って各隣接ヒューズリンクに接続されている。
【００３０】
別の特色によれば、本発明は接近して隣接配置される選択的に断面領域の複数のヒューズリンクを含む、半導体デバイスの基板の表面上のヒューズのアレーを志向している。ヒューズリンクはその一方の端で、ヒューズリンクのそれよりもより大きな断面領域の個別のコネクタ端子に接続されており、そしてその他端で、個別のコネクタ端子のそれよりもより大きな断面領域の共通コネクタ端子に接続されている。
【００３１】
本発明の別の特色によれば、半導体デバイスを製造する方法は冗長作動用配線またはカスタム配線ヒューズの配置を達成するために備えられる。この方法は、基板の表面上に第１絶縁層を提供するステップと、第１絶縁層上にヒューズのアレーを提供するステップと、そして第１絶縁層およびヒューズアレー上に第２絶縁層を提供して第１および第２絶縁層の間にヒューズを十分に閉じ込めるステップとを含んでいる。ヒューズアレーは接近して隣接配置された選択的な断面領域の複数のヒューズリンクを含んでおり、各々は一方の端でヒューズリンクのそれよりもより大きな断面領域の個別のコネクタ端子に接続され、そして他端において個別のコネクタ端子のそれよりもより大きな断面領域の共通コネクタ端子に接続されている。
【００３２】
さらに、個別のコネクタ端子および共通コネクタ端子の相応する部分を露出させるために第２絶縁層内にそれぞれの開口を提供するステップと、そして個別のコネクタ端子および共通コネクタ端子のために開口内に電気的接触を提供するステップとが含まれる。
【００３３】
本発明は添付図面と請求範囲を含めて、以下の詳細な説明からより容易に理解できるであろう。
【００３４】
【実施例】
図面の理解を容易にするために図面類は正確な縮尺ではなく、いくつかの部分は誇張されていることに注意すべきである。
【００３５】
図１のａ、ｂおよびｃを参照すると、そこにはたとえば半導体デバイスにおいて冗長作動用の溶断動作のために用いることができる、３つの異なる従来技術形態の電気的ヒューズが示されている。図１のａは半導体デバイス１０、ウェファ基板１１，コネクタ端子１２および１３、末端１２ａおよび１３ａ、中間端１２ｂおよび１３ｂ、ヒューズリンク１４、および接続ポイント１５および１６を含んでいる。図１のｂは、半導体デバイス２０、ウェファ基板２１、コネクタ端子２２および２３、末端２２ａおよび２３ａ、中間端２２ｂおよび２３ｂ、ヒューズリンク２４、接続ポイント２５および２６、および頂点部分２７を含んでいる。図１のｃは、半導体デバイス３０、ウェファ基板３１、コネクタ端子３２および３３、末端３２ａおよび末端３３ａ、中間端３２ｂおよび３３ｂ、ヒューズリンク３４、および接続ポイント３５および３６を含んでいる。
【００３６】
図１のａは、１対の対向したコネクタ端子１２および１３が備えられている、たとえばシリコンのウェファ基板１１を持つ半導体デバイス１０を示している。コネクタ端子１２は、その末端１２ａにおいて（示されていない）回路部分に接続されており、そしてコネクタ端子１３は末端１３ａにおいて（示されていない別の回路部分に接続されている。）コネクタ端子１２および１３は、接続部１５および１６において、中央ヒューズリンク１４によってそれらの対面する中間末端１２ｂおよび１３ｂにおいて相互接続されている。コネクタ端子１２および１３、並びにヒューズリンク１４は普通、多結晶シリコン、たとえばケイ化タングステンのようなケイ化金属、たとえばアルミニウムまたは銅のような金属、または類似物のような導電性層材料で作られている。ここでヒューズリンク１４は、都合よく溶断性（溶融性）でなくてはならない。
【００３７】
ヒューズリンク１４は、ヒューズリンク１４とコネクタ端子１２および１３との間の何らかの差動的抵抗性発熱を促進させるために、そしてヒューズリンク１４の何らかの都合よい溶融を促進させるために、コネクタ端子１２および１３の最小断面領域に比較して減少された断面領域である。コネクタ端子１２および１３は普通、電気的に導体である線に比較されるものであり、そして導体端子１２および１３のサイズ（幅）によってのみ制限される、隣り合った配置内においてきついピッチのアレーに、そのような複数のヒューズを含むのに許容されるサイズである。
【００３８】
図１のｂは１対の対向するコネクタ端子２２および２３を備えたウェファ基板２１を有する半導体デバイス２０を示している。コネクタ端子２２は、末端２２ａにおいて（示されていない）回路部分に接続され、そしてコネクタ端子２３は末端２３ａにおいて（示されていない）別の回路部分に接続されている。コネクタ端子２２および２３は、接続ポイント２５および２６において、中央ヒューズリンク２４によってそれらの対面する中間端２２ｂおよび２３ｂで相互接続される。
【００３９】
図１のｂの半導体デバイス２０は、ヒューズリンク２４が頂点部分２７を有する折れ曲がり（非一様）素子として備えられていることだけにおいて図１のａの半導体デバイス１０と異なっているのみである。このことは、ヒュ−ズ２４とコネクタ端子２２および２３との間の差異抵抗性発熱と、そして特にヒューズリンク２４の頂点部分２７における好都合な局部的溶融とをさらに促進させるためのものである。
【００４０】
図１のｂの半導体デバイス２０は、１９９５年５月３０日に出願された前記（５）米国特許第５，４２０，４５６号（ガルビ他）の折れ曲がりヒューズリンク構造によって型式分けされる。
【００４１】
図１のｃは１対の対向するコネクタ端子３２および３３を備えたウェファ基板３１を有する半導体デバイス３０を示している。コネクタ端子３２は、末端３２ａにおいて（示されていない）１つの回路部分に接続されており、そしてコネクタ端子３３は、末端３３ａにおいて（示されていない）別の回路部分に接続されている。コネクタ端子３２および３３は、接続ポイント３５および３６において中央ヒューズリンク３４によってそれらの対面中間端３２ｂおよび３３ｂにおいて相互接続されている。
【００４２】
図１のｃの半導体デバイス３０は、コネクタ端子３２および３３がヒューズリンク３４のそれと比較して明白に増加された（最大化された）断面領域の広げられた素子として備えられている点で図１のａの半導体デバイス１０と異なっているだけである。このことは、ヒューズ３４とコネクタ端子３２および３３との間の差異抵抗発熱と、そしてヒューズリンク３４の好都合な溶融とをさらに（すなわち最大に）促進するものである。
【００４３】
図１のａに関するコネクタ端子１２および１３の最小断面領域よりも、図１のｃに関するコネクタ端子３２および３３の断面領域を（最大に）増加させることは、最大化された差異抵抗発熱と、そしてヒューズリンク３４の最大化された好都合な溶融とを促進させる。このことは、ヒューズリンクのサイズ減少または断面領域減少の程度に実際的な制限が存在するためであり、そしてそのため、断面差異における何らかのさらなる増加は、コネクタ端子のサイズまたは断面領域の増加を伴わなくてはならない。
【００４４】
しかしながら、以前に指摘したように、コネクタ端子の断面領域を、すなわちヒューズリンクに関して達成できる最小の実際的な断面領域において、増加させることは、ヒューズピッチにおいて半導体デバイス回路装置内の最小の望ましいヒューズピッチを越えて望ましくない増加となる。これはコネクタ端子（図１のｃ参照）の増加された断面領域がたとえば冗長作動用回路装置において隣接ヒューズの接近度を制限するためである。
【００４５】
以下に示されるように、図１のａ、１のｂおよび１のｃの構造の従来技術の不都合は、本発明の装置によって克服される。本発明は最適形態のヒューズを持つ冗長作動用回路装置または他の回路装置の使用を意図している。これは所定ヒューズの隣接ヒューズへの接近度を制限するか、あるいは隣接ヒューズ間の望ましいピッチ節減を妥協させることなく、高々約１０ボルトの、そして望ましくは１０ボルト以下の、電圧において電気的な溶断を可能とする。
【００４６】
図２を参照すると、たとえば、ＩＣチップ最終試験における半導体デバイス内の冗長作動用の溶断動作に関して利用可能な、あるいは他の目的に関して利用可能な、本発明による電気的ヒューズの配置が示されている。図２は半導体デバイス４０、ウェファ基板４１、ヒューズアレー４２、個別コネクタ端子４３、末端４３ａ、中間端４３ｂ、ヒューズリンク４４、共通コネクタ端子４５、末梢部４５ａ、中間部４５ｂ、接続ポイント４６および４７、ヒューズピッチ間隔４８、および幅４８ａ、４８ｂおよび４８ｃを含んでいる。
【００４７】
図２は、たとえば冗長作動用ヒューズのような、ヒューズのきついピッチのアレー４２が備えられた、たとえばシリコンのウェファ基板の４１を持つ半導体デバイス４０を示している。アレー４２は複数（バンク）の片側に伸びた個別コネクタ端子４３を含んでいる。このコネクタ端子は、接近して隣接された横並び配置で配置されており、そしてそれらの末端４３ａにおいて（示されていない）１つの回路部分に接続され、そしてそれらの中間端４３ｂにおいて相応する複数のヒューズリンク４４に接続されている。単独の共通コネクタ端子４５は、たとえば個別のコネクタ端子４３に横方向となる関係で対面する共通パッドまたはバスとして配置されており、そして末梢部４５ａにおいて（示されていない）別の回路部分に接続され、そして中間部４５ｂにおいて、そしてそれに沿って隣接するヒューズリンク４４のバンクに接続されている。ヒューズリンク４４は、接続ポイント４６および４７において個別のコネクタ端子４３と共通コネクタ端子４５とを相互接続している。
【００４８】
個別のコネクタ端子４３、ヒューズリンク４４および共通コネクタ端子４５は普通、多結晶シリコン、たとえばケイ化タングステンのようなケイ化金属、たとえばアルミニウムまたは銅のような金属、あるいは類似物のような電気的に導体の層の材料によって形成され、しかもヒューズリンク４４は都合よく溶断性（溶融性）でなくてはならない。個別のコネクタ端子４３、ヒューズリンク４４および共通コネクタ端子４５の配置は、たとえば化学蒸着（ＣＶＤ）またはプラズマ拡張ＣＶＤ（ＰＥＣＶＤ）のような従来方法によって基板４１上に設けられる。そのようにしてそれらは全体的に薄い層内で水平（２次元）方向に、そして互いに対して、そしてウェファ基板４１の表面に関して共平面に伸びて、全体的にウェファ基板４１の表面に平行となる。
【００４９】
ヒューズリンク４４は、個別のコネクタ端子４３の（たとえば幅４８ｂによって限定される）通常の（最小化された）断面領域に比較して、（たとえば幅４８ａによって限定される）減少された断面領域であり、これによってヒューズリンク４４を個別のコネクタ端子４３との間の何らかの差異的抵抗発熱、およびヒューズリンク４４の何らかの好ましい溶融を促進する。より重要なのは、共通コネクタ端子４５が、個別のコネクタ端子４３に比較して、（たとえば、幅４８ｃによって限定される、すなわち共通コネクタ端子４５の走行長に等しい）明白に大きくされた（最大化された）断面領域であるということである。これによって（幅４８ａによって限定される）ヒューズリンク４４と、（幅４８ｃによって限定される）共通コネクタ端子４５との間の最大化された差異抵抗加熱を促進し、そしてヒューズリンク４４の最大化された好ましい溶融を促進する。
【００５０】
個別のコネクタ端子４３は、普通の電気的な導電線に比較され、そして個別の導体端子４３のサイズ（幅）によってのみ制限される接近して隣接する横並び配置においてきついピッチのアレーとして複数のそのようなヒューズを含むための許容される最小サイズ（幅）である。他方、共通コネクタ端子４５は、横並びとなっている、たとえば個別コネクタ端子４３の並列配置（バンク）にたとえば垂直な形で、横に伸びているので、その明白に増加された（最大化された）動作用断面領域（たとえばヒューズリンク４４の幅４８ａに比較される幅４８ｃによって限定される）は、容易にウェファ基板４１の割り当てられた表面領域内に収容される。共通コネクタ端子４５の長さは、個別コネクタ端子４３の横並び配置のそのような横方向における広がりに整合することができる。このため、望まれるきついヒューズピッチ間隔４８（すなわち、１つの個別コネクタ端子４３の中心軸から次への距離）は、妥協されることはない。
【００５１】
共通コネクタ端子４５の断面領域は、各個別ヒューズリンク４４の断面領域の少なくとも約２倍であることが望ましく、そして少なくとも約１０倍であることが好都合であり、さらに１０ボルトまたはそれ以下の電圧において電気的溶断を可能とするためには、特に個別ヒューズリンク４４の各々の断面領域の特に１０倍以上を必要とする。
【００５２】
共通コネクタ端子４５は、標準的には、電子が共通コネクタ端子からヒューズリンク４４への方向で流れているような、そこにあるヒューズリンク４４がオープンとなっているときの間、個別のコネクタ端子４３の１つほどには正でない電位（標準的にはグランド電位）に保たれている。ヒューズリンク４４は、標準的には、たとえば最終ＩＣチップ試験のような冗長作動用配線またはカスタム配線ヒューズの間には開いている。個別のコネクタ端子４３およびヒューズリンク４４のバンクは、標準的に、通常の冗長作動用技術においては８つの個別のコネクタ端子４３およびヒューズリンク４４の組の繰り返し（バイトごとに８ビットに相当する）を含んでいる。
【００５３】
図３を参照すると、半導体デバイスにおける冗長作動用の溶断動作のために、または他の目的のために用いることのできる、本発明による電気的ヒューズの変更された配置の１部を示している。図３は、半導体デバイス５０、ウェファ基板５１、ヒューズアレー５２、個別コネクタ端子５３、末端５３ａ、中間端５３ｂ、ヒューズリンク５４、共通コネクタ端子５５、末梢部分５５ａ、中間部分５５ｂ、接続ポイント５６および５７、ヒューズピッチ間隔５８、および刻み目部分５９を含んでいる。
【００５４】
図３は、冗長作動用ヒューズのきついピッチのアレー５２を備えたウェファ基板５１を有する半導体デバイス５０を示している。アレー５２は複数（バンク）の片側に伸びた個別のコネクタ端子５３を含んでいる。コネクタ端子５３は、接近して横並び配置で隣接配置されており、そしてそれらの末端５３ａにおいて（示されていない）１つの回路部分に接続され、そしてそれらの中間端５３ｂにおいて相当する複数のヒューズリンク５４に接続されている。単独の共通コネクタ端子５５は、個別のコネクタ端子５３に対向して、横向きに関係する共通パッドまたはバスとして配置されており、そして末梢部分５５ａにおいて（示されていない）別の回路部分に接続され、そして中間部分５５ｂにおいて、そしてそれに沿ってヒューズリンク５４の隣接バンクに接続されている。ヒューズリンク５４は、接続ポイント５６および５７において個別のコネクタ端子５３と共通コネクタ端子５５とを相互接続し、そしてヒューズピッチ間隔５８を提供する。
【００５５】
図３の半導体デバイス５０は、たとえば両側に刻み目のある（のこぎり状の）部分５９が接続ポイント５７に設けられて、ヒューズリンク５４と共通コネクタ端子５５との間の差異抵抗加熱をさらに促進し、そして特に刻み目部分５９において局部的に好ましく加速された溶融を促進させる点で、図４の半導体デバイス４０と異なっているのみである。
【００５６】
この事柄は、この時点においてはまだ十分に理解されないとしても、刻み目部分５９が電子の局部的な流れを途絶させ、高い電流密度を発生させ、その結果もたらされる非一様な形状が電流密度における望ましい局部的増加を強調し、それによって最小化された動作電力において適切なヒューズリンクの加速された局部的溶融が促進されるということは信じられるであろう。図４を参照すると、図２に示された配置に類似している、本発明による電気的ヒューズの変更された両側への配置が示されている。図４は、半導体デバイス６０、ウェファ基板６１、ヒューズアレー６２、個別のコネクタ端子６３、ヒューズリンク６４、共通コネクタ端子６５、および接続部６６および６７を含んでいる。
【００５７】
図４は、図２に示された型式のヒューズのきついピッチでの両側アレー６２を備えたウェファ基板６１を有する半導体デバイス６０を示している。アレー６２は、ヒューズの２つの反対向きの組（バンク）を含んでおり、各々は接近して隣接した横並び配置で配置された、そして相応する複数のヒューズリンク６４に接続された複数の個別コネクタ端子６３を含んでいる。単独の共通コネクタ端子６５は、個別のコネクタ端子６３に対して対向して、横向きの関係の共通パッドまたはバスとして配置され、そしてその横に伸びる両側に、そしてそれに沿って隣接ヒューズリンク６４に接続されている。ヒューズリンク６４は、接続ポイント６６および６７において個別のコネクタ端子６３および共通コネクタ端子６５を相互接続する。
【００５８】
図４の半導体デバイス６０は、ヒューズリンク６４および個別のコネクタ端子６３が共通コネクタ端子６５の両方の側に設けられているという点だけで図２の半導体デバイス４０とは異なっている。
【００５９】
図５を参照すると、図２に示された配置に類似の、本発明による電気的ヒューズの別の変更された両側への配置が示されている。図５は半導体デバイス７０、ウェファ基板７１、ヒューズアレー７２、個別のコネクタ端子７３、ヒューズリンク７４、共通コネクタ端子７５、および接続ポイント７６および７７を含んでいる。
【００６０】
図５は、図４に示された型式のヒューズがきついピッチで両側に、そして角張ったアレー７２として備えられているウェファ基板７１を有する半導体デバイス７０を示している。アレー７２は、角張った配置のヒューズの２つの反対の組（バンク）を含んでおり、各々は接近して隣接する横並び配置に配置された、そして相当する複数のヒューズリンク７４に接続されている複数の個別コネクタ端子７３を有している。角張った形状の単独の共通コネクタ端子７５は、個別のコネクタ端子７３に対向して横向きの関係にある共通パッドまたはバスとして配置されており、そしてその角張った側部の両側において、そしてそれに沿って隣接するヒューズリンク７４に接続されている。ヒューズリンク７４は接続ポイント７６および７７において個別のコネクタ端子７３と共通コネクタ端子７５とを相互接続している。
【００６１】
図５の半導体デバイス７０は、ヒューズリンク７４および個別のコネクタ端子７３が角張った形状の共通コネクタ端子７５の両側に設けられているという点だけで、図４の半導体デバイス６０と異なっている。
【００６２】
図６を参照すると、図３に示された配置に類似の、本発明による電気的ヒューズのさらに変更された配置が示されている。図６は、半導体デバイス８０、ウェファ基板８１、ヒューズアレー８２、個別のコネクタ端子８３、ヒューズリンク８４、共通コネクタ端子８５、接続ポイント８６および８７、および刻み目部分８９を含んでいる。
【００６３】
図６は、図３に示された型式のヒューズのきついピッチで３つの側に配置されたアレー８２を備えるウェファ基板８１を有する半導体デバイス８０を示している。アレー８２は、接近して隣接配置された複数の個別のコネクタ端子８３を含んでおり、各々はヒューズリンク８４に接続されている。逆にヒューズリンク８４は、単独の共通コネクタ端子８５に接続されており、すなわちその３つの側の周囲にそしてそれに沿って接続され、こうしてアレー８２によって奇妙な形状の利用できる基板領域の効果的な使用を可能とする。ヒューズリンク８４は、接続ポイント８６および８７において個別のコネクタ端子８３と共通コネクタ端子８５とを相互接続する。共通コネクタ端子８５には、図３の刻み目部分５９と類似の、そして同じ目的の、たとえば両側に備えられた、刻み目のある（のこぎり状の）部分８９が備えられている。
【００６４】
当然、本発明の実施例のすべては、望ましい目的のためにヒューズリンクとの共通コネクタ端子接続ポイントにおいて、そのような刻み目のある部分を含むことができる。
【００６５】
図７および図８を参照すると、複数の絶縁層の間に包み込まれた、そして電気的接触を含む、図２の装置の１部の上面図（図７）、および図７の破線８−８を通る断面図（図８）が示されている。図７および８は、半導体デバイス４０、ウェファ基板４１、ヒューズアレー４２、個別のコネクタ端子４３、電気的接触部４３ｃ、ヒューズリンク４４、共通コネクタ端子４５、末梢部４５ａ、中間部４５ｂ、電気的接触部４５ｃ、第１および第２絶縁層９１および９２，接触開口９３および９４、そして第３絶縁層９５を様々に含んでいる。
【００６６】
図７および図８は、たとえばシリコンのウェファ基板４１を持つ半導体デバイス４０の１部を示している。このウェファ基板４１は、たとえば蒸着された多結晶シリコンの層から形成されたヒューズアレー４２を有し、そして包み込まれた状態でヒューズリンク４４に接続されている、反対側では共通コネクタ端子４５に接続されている個別のコネクタ端子４３を含んでいる。
【００６７】
より明確にすると、二酸化シリコンのような誘電材料の第１絶縁層９１がウェファ基板４１上に蒸着され、そして次にたとえば多結晶シリコンのヒューズ形成材料の層が第１絶縁層９１の上に蒸着されてヒューズアレー４２を形成する。これらは光リソグラフマスキングおよびエッチング技術によって行われる。その後、そのような誘電材料の第２の絶縁層９２が第１絶縁層９１の上に蒸着され、そしてヒューズアレー４２を十分に覆うようにされて、ヒューズアレー４２を第１および第２絶縁層９１および９２の間に包み込む。
【００６８】
第２の絶縁層９２には、次に、個別のコネクタ端子４３の相当する下に横たわる部分を露出するために整列される個別の接触開口９３が設けられる。第２の絶縁層９２にはまた、たとえば末梢部４５ａの近傍に、および中間部４５ｂからさらにあるいはわずかに遠い位置に、共通接触開口９４が設けられて、共通コネクタ端子４５の下に横たわる部分を露出させる。次に、個別の電気的接触部４３ｃが個別の接触開口９３内に蒸着され、相応する個別のコネクタ端子４３と導電接触状態となり、そして共通電気接触部４５ｃが共通接触開口９４内に蒸着されて、共通コネクタ端子４５と導電接触状態となる。最後に、第３の絶縁層９５が第２絶縁層９２の上に蒸着されて、ウェファ基板４１上のヒューズアレー４２を保護的に包み込み、そして絶縁する。
【００６９】
電気的接触部４３ｃおよび４５は、たとえばアルミニウムのような金属であるような適切な電気的に導体の材料で形成され、そしてヒューズアレー４２のヒューズが必要に応じて特定の回路に接続されるよう設けられる。こうして、個別の電気的接触部４３ｃは、相応する個別のコネクタ端子４３を所定の回路装置の１つの部分に接触させ、一方共通電気的接触部４５ｃは、共通コネクタ端子４５を、その別の部分に従来技術方法で接続させる。
【００７０】
ヒューズアレー４２と同様に、第１、第２および第３絶縁層９１、９２および９５、並びに電気的接触部４３ｃおよび４５ｃもまた、すでに説明されたようにたとえばＣＶＤまたはＰＥＣＶＤのような従来技術によって蒸着される。接触開口９３および９４もまた、光リソグラフマスキングおよびエッチング動作のような従来技術によって備えられる。
【００７１】
図９を参照すると、たとえば図２の電気的ヒューズ装置を実現するためのダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路が示されている。図９はＤＲＡＭ回路１０１、メインメモリアレー１０２、冗長アレー１０４、ヒューズアレー１０６、ヒューズラッチアレー１０８、およびヒューズデコーダ回路１１０を含んでいる。
【００７２】
図９はメインメモリアレー１０２内の欠陥のあるメインアレー素子を都合よく置換するための冗長アレー１０４を有するメインメモリアレー１０２を含む標準的なＤＲＡＭ集積回路を示している。この目的のために、図２に示された装置におけるような、複数のヒューズがヒューズアレー１０６に備えられて、ヒューズラッチアレー１０８およびヒューズデコーダ回路１１０を通して冗長アレー１０４に結合されている。欠陥あるメインメモリアレー素子を置換するために、ヒューズアレー１０６内の個別のヒューズは、従来技術に従ってデコーダ回路１１０による要求のとおりに「１」または「０」のいずれかにそれらの値をセットするために破断されることができる。
【００７３】
動作の間においては、ヒューズアレー１０６内のヒューズの値は、ＩＣのパワーアップによってヒューズラッチアレー１０８内にロードされる。次にそれらの値は、稼動時間の間にヒューズデコーダ回路１１０によってデコードされて、特定の不良メインメモリアレー素子を冗長アレー１０４の特定の冗長素子によって置換するようにさせる。冗長アレー素子によって不良メインメモリアレー素子を置換するための技術は当業技術においてよく知られている。しかしながら、本発明によれば、ウェファ基板スペースを浪費しないために、そしてマイクロチップ上のより密度の高い実装回路コンポーネントのために、図２に示されるようなきついピッチのヒューズ配置がヒューズアレー１０６に都合よく設けられる。
【００７４】
ヒューズリンク、個別のコネクタ端子および共通コネクタ端子は、約０．１〜１．５ミクロン（１，０００〜１５，０００オングストローム）のような適切な層厚さで、たとえば約０．３ミクロン（３，０００オングストローム）で、水平または横方向の層形式において、従来技術によってウェファ基板上に蒸着される。標準的には、ヒューズリンクは長さにおいて約４ミクロンであり、そして幅（図２の幅４８ａのような）において約０．２ミクロン（２，０００オングストローム）であり、個別のコネクタ端子は長さにおいて約１ミクロンまたはそれ以上であり、そして幅（図２の幅４８ｂのような）において約１ミクロン（１０，０００オングストローム）であり、そして共通コネクタ端子は長さにおいて、すなわち適切なヒューズリンクの長さ方向において、約２ミクロンまたはそれ以上であり、そして幅（図２の幅４８ｃのような）において、約２ミクロンまたはそれ以上である。
【００７５】
たとえば、０．２ミクロンのヒューズリンク幅、および関連する共通コネクタ端子幅が２ミクロンであって、両方とも０．３ミクロン（層）厚さにおいては、０．６平方ミクロンの共通コネクタ端子断面領域は、０．０６平方ミクロンのヒューズリンク断面領域の１０倍である。さらに、１ミクロンの個別のコネクタ端子幅および０．３ミクロンの（層）厚さにおいては、０．６平方ミクロンの共通コネクタ端子断面領域は０．３平方ミクロンの個別のコネクタ端子断面領域の２倍である。
【００７６】
そのような寸法においては、たとえば図２に示される型式の所定のヒューズリンクは、大きなコネクタにおける電流密度が約１０5から１０6アンペア／ｃｍ2であるときに、標準的に約１から５０ｍＡの電流を用いて、標準的にヒューズリンク内において約１０6から１０8アンペア／ｃｍ2の入力電流密度で破断させることができる。
【００７７】
本発明のヒューズに関して用いられる溶断電圧は、通常約１〜１０ボルトであり、標準的には約５ボルトであるが、しかし約０．５ボルトの低い電圧にまで用いることができる。たとえば、ヒューズリンクが多結晶シリコンまたはケイ化金属であるとき、溶断電圧は約２〜６ボルトであり、そしてヒューズリンクがたとえばアルミニウムまたは銅のような金属であるとき、これは約０．５〜３ボルト、または１〜３ボルトである。
【００７８】
望ましいヒューズピッチ減少または実際に到達できる最小化されたヒューズピッチを妥協することなく、共通コネクタ端子がヒューズリンクのそれの約２倍またはそれ以上の、約１０倍またはそれ以上あることが望ましい、断面領域を有しているため、約１０ボルト以下の溶断電圧が可能である。共通の大きなバスからヒューズリンクへの断面の減少は常に大きく、すなわち２倍よりも大きいことが望ましく、そして特に１０倍の減少が好都合であって、しかもヒューズピッチが反対に影響することがないように、共通コネクタ端子の共通の大きなバス、またはヒューズリンクの隣接端をグランドまで接続する電極として作用するため、ヒューズピッチは妥協されない。
【００７９】
共通コネクタ端子は標準的に、電子が共通コネクタ端子からヒューズリンクへの方向で流れているような、そこに存在するヒューズリンクがオープンとなっているときの間には、個別のコネクタ端子の１つほどには正でない電位に保持されている。
【００８０】
従来においては、半導体製造は冗長素子を作動させるためにヒューズを切断するためのレーザまたはヒューズを破断させるための過電流を用いて、ウェファ基板レベルにおいて、試験時に冗長素子によって置換される欠陥あるメモリ素子または他の回路コンポーネントにより実行されていた。次にこの基板は後のステップ、たとえば切断、取り出し、種類分け、パッケージングおよびバーンインを最終試験の前に経験する。しかしながら、それらの後ステップはチップにさらにストレスを加えることとなり、このストレスはそのポイントに固定されてはならない欠陥を生じさせることがあり、結果としてチップを欠陥のあるものとする。
【００８１】
ＤＲＡＭ  ＩＣのような大量、低マージン生産においては、この問題を回避する何らかの手段が必要となっている。サブミクロンヒューズピッチ寸法の電気的ヒューズを電流で破断させることは、すべてのパッケージングおよび全体的な試験が完了した後にモジュールレベルにおいて冗長回路を作動させる都合よい手段を提供する。本発明によって、望ましいピッチ減少を妥協することなく、そしてその結果実施するのにより多くの実際面積を必要としないヒューズ装置を用いて、１０ボルトまたはそれ以下の低い溶断電圧で、このことが効果的に実行される。
【００８２】
結果として、説明された特定の実施例は単に本発明の全体的な原理を説明するためのものであることが明らかになる。これまでに述べた原理を用いると、種々の変更が考慮される。
【図面の簡単な説明】
【図１】それぞれ例えば半導体デバイスにおいて冗長作動の溶断動作のために使用される、電気的ヒューズの３つの異なる従来技術様式を描いた上面図である。
【図２】本発明の実施例によって、例えば半導体デバイスにおける冗長作動用の溶断動作に使用される電気的ヒューズ装置の上面図である。
【図３】図２に示された電気的ヒューズ装置の刻み目変更された実施例の部分の上面図である。
【図４】図２に示されているヒューズ装置と類似の、さらに変更された電気的ヒューズ装置の部分の縮小された上面図である。
【図５】図２に示されているヒューズ装置と類似の、さらに変更された電気的ヒューズ装置の部分の縮小された上面図である。
【図６】図３に示されたヒューズ装置と類似の、さらに変更された電気的ヒューズ装置の部分の縮小された上面図である。
【図７】特定の詳細を説明するために部分的に分解した、複数の絶縁層間に包み込まれた、そして電気的接触を含む、図２に示された装置の部分の拡大された上面図である。
【図８】図７の破線８−８に沿って切り取られた垂直断面図である。
【図９】本発明によって電気的ヒューズ装置を実現したダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路の概略ブロック図である。
【符号の説明】
１０  半導体デバイス
１１  ウェファ基板
１２，１３  コネクタ端子
１４  ヒューズリンク
１５，１６  接続ポイント
２０  半導体デバイス
２１  ウェファ基板
２２，２３  コネクタ端子
２４  ヒューズリンク
２５，２６  接続ポイント
２７  頂点部分
３０  半導体デバイス
３１  ウェファ基板
３２，３３  コネクタ端子
３４  ヒューズリンク
３５，３６  接続ポイント
４０  半導体デバイス
４１  ウェファ基板
４２  ヒューズアレー
４３  個別コネクタ端子
４４  ヒューズリンク
４５  共通コネクタ端子
４６，４７  接続ポイント
４８  ヒューズピッチ間隔
５０  半導体デバイス
５１  ウェファ基板
５２  ヒューズアレー
５３  個別コネクタ端子
５４  ヒューズリンク
５５  共通コネクタ端子
５６，５７  接続ポイント
５８  ヒューズピッチ間隔
５９  刻み目部分
６０  半導体デバイス
６１  ウェファ基板
６２  ヒューズアレー
６３  個別のコネクタ端子
６４  ヒューズリンク
６５  共通コネクタ端子
６６，６７  接続部
７０  半導体デバイス
７１  ウェファ基板
７２  ヒューズアレー
７３  個別のコネクタ端子
７４  ヒューズリンク
７５  共通コネクタ端子
７６，７７  接続ポイント
８０  半導体デバイス
８１  ウェファ基板
８２  ヒューズアレー
８３  個別のコネクタ端子
８４  ヒューズリンク
８５  共通コネクタ端子
８６，８７  接続ポイント
８９  刻み目部分
９１，９２  絶縁層
９３，９４  接触開口
９５  絶縁層
１０１  ＤＲＡＭ回路
１０２  メインメモリアレー
１０４  冗長アレー
１０６  ヒューズアレー
１０８  ヒューズラッチアレー
１１０  ヒューズデコーダ回路
【図１】
0004263816.tif 000002
【図２】
0004263816.tif 000003
【図３】
0004263816.tif 000004
【図４】
0004263816.tif 000005
【図５】
0004263816.tif 000006
【図６】
0004263816.tif 000007
【図７】
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【図８】
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【図９】
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