(57)【特許請求の範囲】
【請求項１】
ループフィルタと、該ループフィルタの出力電圧である制御電圧を電流に変換する電圧／電流変換回路と、該電流にバイアス電流を加算した電流が制御電流として供給され、該制御電流に応じた発振信号を生成する電流制御発振器とを有し、該発振信号又はこれを分周した信号を、供給される参照信号の位相に同期させるＰＬＬ回路に対し、該バイアス電流を自動調整する自動バイアス調整回路において、
該ループフィルタの出力電圧可変範囲の中点の電圧を参照電圧として生成する参照電圧生成回路と、
第１バイアス電流を該バイアス電流の一部として出力し、調整開始信号に応答して、該参照電圧に該制御電圧が収束するように該第１バイアス電流を調整し、収束した時に該調整を終了するバイアス調整回路と、
第２バイアス電流を該バイアス電流の残部として出力するバイアス電流生成回路と、
を有し、該バイアス電流生成回路は、温度変動により該制御電圧が該参照電圧からずれるのを補正するような温度特性を有する該第２バイアス電流を出力することを特徴とする自動バイアス調整回路。
【請求項２】
上記バイアス電流生成回路は、
バイアス電圧を生成するバイアス電圧生成回路と、
該バイアス電圧を電流に変換し上記第２バイアス電流として出力する電圧／電流変換回路と、
を有し、該バイアス電圧生成回路は、該バイアス電圧の温度特性が、上記発振信号の周波数を固定したときの上記制御電圧の温度特性と逆であることを特徴とする請求項１記載の自動バイアス調整回路。
【請求項３】
上記バイアス電流生成回路は、上記参照電圧を電流に変換し上記第２バイアス電流として出力する電圧／電流変換回路であり、
該参照電圧生成回路は、該参照電圧の温度特性が、上記発振信号の周波数を固定したときの上記制御電圧の温度特性と逆であることを特徴とする請求項１記載の自動バイアス調整回路。
【請求項４】
上記バイアス調整回路は、
上記参照電圧と上記制御電圧とを比較する比較器と、
レジスタと、
該レジスタの出力値を電流に変換し上記第１バイアス電流として出力するＤ／Ａ変換器と、
上記調整開始信号に応答して、所定周期で、該レジスタのビットを最上位側から最下位側へ順にセットし、このセットしたビットを、該比較器の比較結果に応じてセット又はリセットすることにより確定し、該レジスタの最下位ビットを確定した後に該レジスタの内容を固定するレジスタ設定回路と、
を有することを特徴とする請求項１記載の自動バイアス調整回路。
【請求項５】
ループフィルタと、
該ループフィルタの出力電圧である制御電圧を電流に変換する電圧／電流変換回路と、
該電流にバイアス電流を加算した電流が制御電流として供給され、該制御電流に応じた発振信号を生成する電流制御発振器と、
を有し、該発振信号又はこれを分周した信号を、供給される参照信号の位相に同期させるＰＬＬ回路において、
該ループフィルタの出力電圧可変範囲の中点の電圧を参照電圧として生成する参照電圧生成回路と、
第１バイアス電流を該バイアス電流の一部として出力し、調整開始信号に応答して、供給される参照電圧に該制御電圧が収束するように該第１バイアス電流を調整し、収束した時に該調整を終了するバイアス調整回路と、
第２バイアス電流を該バイアス電流の残部として出力するバイアス電流生成回路と、
を有し、該バイアス電流生成回路は、温度変動により該制御電圧が該参照電圧からずれるのを補正するような温度特性を有する該第２バイアス電流を出力することを特徴とするＰＬＬ回路。
【請求項６】
上記バイアス電流生成回路は、
バイアス電圧を生成するバイアス電圧生成回路と、
該バイアス電圧を電流に変換し上記第２バイアス電流として出力する電圧／電流変換回路と、
を有し、該バイアス電圧生成回路は、該バイアス電圧の温度特性が、上記発振信号の周波数を固定したときの上記制御電圧の温度特性と逆であることを特徴とする請求項５記載のＰＬＬ回路。
【請求項７】
上記バイアス電流生成回路は、上記参照電圧を電流に変換し上記第２バイアス電流として出力する電圧／電流変換回路であり、
該参照電圧生成回路は、該参照電圧の温度特性が、上記発振信号の周波数を固定したときの上記制御電圧の温度特性と逆であることを特徴とする請求項５記載のＰＬＬ回路。
【請求項８】
上記バイアス調整回路は、
上記参照電圧と上記制御電圧とを比較する比較器と、
レジスタと、
該レジスタの出力値を電流に変換し上記第１バイアス電流として出力するＤ／Ａ変換器と、
上記調整開始信号に応答して、所定周期で、該レジスタのビットを最上位側から最下位側へ順にセットし、このセットしたビットを、該比較器の比較結果に応じてセット又はリセットすることにより確定し、該レジスタの最下位ビットを確定した後に該レジスタの内容を固定するレジスタ設定回路と、
を有することを特徴とする請求項５記載のＰＬＬ回路。
【請求項９】
上記ループフィルタは、フィルターキャパシタを有し、
上記参照信号に対する上記発振信号又はこれを分周した信号の位相の遅れ又は進みに応じてアップ信号又はダウン信号のパルスを生成する位相比較器と、
該アップ信号又はダウン信号のパルスにより該フィルターキャパシタを充電又は放電させるチャージポンプ回路と、
をさらに有することを特徴とする請求項５記載のＰＬＬ回路。
【請求項１０】
上記チャージポンプ回路は、
第１定電流源と、
第２定電流源と、
該第１定電流源と該第２定電流源との間に直列接続された第１及び第２スイッチングトランジスタと、
該第１定電流源と該第２定電流源との間に直列接続された第３及び第４スイッチングトランジスタと、
該第１スイッチングトランジスタと該第２スイッチングトランジスタとの接続ノードに入力端が接続され、該第３スイッチングトランジスタと該第４スイッチングトランジスタとの接続ノードに出力端が接続された電圧ホロア回路と、
を有し、該電圧ホロア回路の該入力端に上記ループフィルタが接続され、該電圧ホロア回路の該出力端が上記ループフィルタの出力端であることを特徴とする請求項９記載のＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路及びこれに用いられる自動バイアス調整回路に関する。
【０００２】
【従来の技術】
図８は、ＰＬＬ回路に用いられる従来の電圧制御発振回路（ＶＣＯ）１０の概略構成を示す。
【０００３】
ＶＣＯ１０では、制御電圧ＶＣがＶ／Ｉ変換回路１１で電流ＩＥに変換され、この電流ＩＥとバイアス電流ＩＢとが加算部１２で加算され、制御電流ＩＣとして電流制御発振回路（ＣＣＯ）１３に供給される。ＣＣＯ１３は、制御電流ＩＣの値に応じた周波数ＦＯの発振クロック信号ＯＣＬＫを出力する。
【０００４】
図９（Ａ）は、バイアス電流ＩＢが０である場合の、ＶＣＯ１０の制御電圧ＶＣに対する発振周波数ＦＯの特性を示す。
【０００５】
この特性は、製造プロセス条件のばらつき、すなわちＶＣＯ１０の構成素子であるＦＥＴの閾値、ゲート長、ゲート絶縁膜の厚さなどのばらつきにより大きく変化する。図中の特性曲線ＴＹＰは代表的な場合であり、特性曲線ＰＯＷ及びＳＰＷはそれぞれ製造プロセス条件のばらつきにより制御電圧ＶＣに対し発振周波数ＦＯが最も大きい場合及び最も小さい場合を示している。
【０００６】
ＰＬＬ回路では、制御電圧ＶＣはループフィルタの出力である。この出力の取り得る範囲ＶＬ〜ＶＨは通常、電源電圧及びＦＥＴの閾値により定まる。制御電圧ＶＣがＶＬとＶＨの中点Ｖｍのときの周波数Ｆｍが参照クロック信号周波数に等しくなる場合、ＰＬＬ回路におけるＶＣＯ１０の周波数可変範囲が最大となる。このようにＶＣＯ１０を設計しても、製造プロセス条件のばらつきによりその特性がＰＯＷである場合には、周波数可変範囲が狭いので、ノイズや参照クロック信号周波数の変動によりロック外れが生じ易い。また、特性がＳＰＷである場合には、ロックインすることができない。
【０００７】
しかし、ＰＯＷであっても、これをＶＣ軸の正方向へ平行移動させて図９（Ｂ）に示すようにすれば、周波数可変範囲が広くなってロック外れが生ずるのを防止することができる。この平行移動は、図８においてＶＣ＝ＶｍのときＦＯ＝Ｆｍになるようバイアス電流ＩＢの値を調整することに相当する。
【０００８】
ＰＬＬ回路では、制御電圧ＶＣにノイズが加わると発振クロック信号ＯＣＬＫにジッタが生ずる。このジッタを小さくするには、制御電圧ＶＣの増分に対する発振周波数ＦＯの増分の割合（ＶＣＯゲイン）を小さくすればよい。すなわち、ＶＣＯ１０の特性曲線の傾斜を小さくすればよい。
【０００９】
一方、ＶＣＯ１０の特性は、図１０（Ａ）に示す如く、温度にも依存する。図中の特性曲線は、温度がＴ１、Ｔ２及びＴ３の場合であり、Ｔ１＜Ｔ２＜Ｔ３の関係にある。図１０（Ｂ）は、制御電圧ＶＣ一定の条件下での温度Ｔに対する発振周波数ＦＯの関係を示す。
【００１０】
ＶＣＯゲインを図１０（Ａ）に示すように小さくすると、ＰＬＬ回路において周波数可変範囲及びマージンが狭くなるので、温度の変動やノイズなどによりロック外れが生じないようバイアス電流ＩＢの調整をより正確に行う必要がある。
【００１１】
特開平１０−８４２７８号公報では、ＣＣＯのレプリカを用いたＰＬＬ回路を自動バイアス調整回路として用い、そのＶＣＯ内のＶ／Ｉ変換回路の出力を、調整対象のＰＬＬ回路のバイアス電流ＩＢとして用いることにより、プロセスのばらつき及び温度の変動に対処している。
【００１２】
しかしながら、ジッタを小さくするためにＶＣＯゲインを小さくすると、バイアス調整回路のそれも小さくなるので、バイアス調整回路においてロック外れが生じ易くなり、適正なバイアス電流ＩＢを生成することができなくなる。
【００１３】
また、特開平１１−１７７４１６号公報では、プロセスのばらつき及び温度の変動に対処するため、ループフィルタの出力をＤ／Ａ変換回路で電流に変換し、これをバイアス電流ＩＢとして用いている。しかし、バイアス電流ＩＢが制御電圧ＶＣに比例しているので、ＣＣＯの制御電流ＩＣも制御電圧ＶＣに比例し、プロセスのばらつき及び温度変動に対し制御電流ＩＣをその可変範囲の中点に設定することができない。
【００１４】
さらに、特開平１０−７０４５８号公報では、プロセスのばらつき及び温度の変動に対処するため、ループフィルタの出力電圧を、温度係数がほぼ０の基準電圧と比較し、その比較結果に応じてカウンタの値を変更し、カウンタの値でバイアススイッチを制御してバイアス発生器の状態を決定している。
【００１５】
しかしながら、カウンタの値をどのように変更するのか、参照電圧がどのような値であるのか、及び、バイアス発生器の入出力関係がどのようになっているのか、バイアススイッチによりバイアス発生器の出力電流範囲をどのように制限しているのかなどが全く開示されておらず、バイアス調整の内容が不明である。さらに、温度変動に対処するためバイアス発生器を常時デジタル制御しているので、バイアス調整が可能であると仮定しても、スイッチ切換毎に制御電流ＩＣの値がステップ変化してジッタが生じ易い。
【００１６】
さらに、上記いずれの公報も、温度に対処するためにデジタル調整回路を常時動作させているので、消費電力が増加する。
【００１７】
【発明が解決しようとする課題】
本発明の目的は、このような問題点に鑑み、プロセスのばらつき及び温度変動に対しより適正なバイアス電流をＰＬＬ回路に供給することが可能な自動バイアス調整回路及びこれを用いたＰＬＬ回路を提供することにある。
【００１８】
本発明の他の目的は、消費電力を低減できる自動バイアス調整回路及びこれを用いたＰＬＬ回路を提供することにある。
【００１９】
【課題を解決するための手段及びその作用効果】
本発明による自動バイアス調整回路は、ＰＬＬ回路に対するものである。このＰＬＬ回路は、制御電圧ＶＣを電流ＩＥに変換する電圧／電流変換回路と、該電流ＩＥにバイアス電流ＩＢを加えた制御電流ＩＣが供給される電流制御発振器とを有する電圧制御発振器を備えている。
【００２０】
本発明による自動バイアス調整回路の一態様では、このバイアス電流ＩＢを、プロセス変動に対処するために調整される第１バイアス電流と温度変動に対処するための第２バイアス電流との和としている。これら第１及び第２バイアス電流はそれぞれ、バイアス調整回路及びバイアス電流生成回路により生成される。
【００２１】
該バイアス調整回路は、調整開始信号に応答して、供給される参照電圧に該制御電圧が収束するように該第１バイアス電流を調整し、収束した時に該調整を終了する。
【００２２】
該参照電圧は、該ループフィルタの出力電圧可変範囲の中点の電圧を参照電圧として生成する参照電圧生成回路の出力電圧である。
【００２３】
該バイアス電流生成回路は、温度変動により該制御電圧が該参照電圧からずれるのを補正するような温度特性を有する該第２バイアス電流を出力する。
【００２４】
該バイアス調整回路による調整は、該参照電圧に該制御電圧が収束するように該第１バイアス電流を調整した後において、行われないので、温度変動により該電流制御発振器の特性が変化しても該第１バイアス電流が急変せず、ＰＬＬ回路が安定に動作する。
【００２５】
この調整後は、該バイアス電流生成回路により、温度が変動して該制御電圧が該参照電圧からずれるのが補正されるので、該制御電圧はその可変範囲のほぼ中点に維持され、これにより発振周波数の可変周波数範囲が温度変動によらずほぼ最大になり、ノイズによるジッタを小さくするために設計においてＶＣＯゲインを小さくしても、ロック外れを防止することが可能となる。
【００２６】
該バイアス電流生成回路を、バイアス電圧生成回路と、生成されたバイアス電圧を電流に変換し該第２バイアス電流として出力する電圧／電流変換回路とで構成した場合、該バイアス電圧生成回路は、該バイアス電圧の温度特性が、該発振信号の周波数を固定したときの該制御電圧の温度特性と逆である。
【００２７】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２９】
［第１実施形態］
図１は、本発明の第１実施形態のＰＬＬ回路を示す。
【００３０】
ＶＣＯ１０は、図８のＶＣＯ１０と同一構成であり、その周波数ＦＯの発振クロック信号ＯＣＬＫがＮ分周回路１４に供給されて、周波数Ｎ・ＦＯの帰還クロック信号ＦＣＬＫが生成される。位相比較器１５は、参照クロック信号ＲＣＬＫに対する帰還クロック信号ＦＣＬＫの位相の遅れ又は進みを検出する毎にアップ信号ＵＰ又はダウン信号ＤＷＮのパルスを生成する。チャージポンプ回路１６は、アップ信号ＵＰ又はダウン信号ＤＷＮのパルスに応答して、ループフィルタ１７内のフィルターキャパシタを充電し又は放電する。ループフィルタ１７の出力は、制御電圧ＶＣとしてＶＣＯ１０のＶ／Ｉ変換回路１１に供給される。
【００３１】
参照クロック信号ＲＣＬＫの周波数は通常、その生成回路のプロセスのばらつきや温度変動により、公称周波数からずれている。
【００３２】
ＶＣＯ１０、Ｎ分周回路１４、位相比較器１５、チャージポンプ回路１６及びループフィルタ１７からなるＰＬＬに対し、加算部１２にバイアス電流ＩＢを供給する自動バイアス調整回路が付加されている。次に、この調整回路について説明する。
【００３３】
本実施例では、このバイアス電流ＩＢを、プロセス変動に対処するために調整されるバイアス電流ＩＢ１と、温度変動に対処するためのバイアス電流ＩＢ２との和としている。
【００３４】
次に、バイアス電流ＩＢ１を生成するバイアス調整回路（１８、１９、２０、２１及び２２）について説明する。
【００３５】
制御電圧ＶＣは、参照電圧生成回路１８で生成された参照電圧ＶＲＥＦと比較器１９で比較される。参照電圧生成回路１８は、その出力ＶＲＥＦがループフィルタ１７の出力電圧可変範囲の中点、すなわち、図１０（Ａ）中のＶｍになるように設計されている。通常、この可変範囲はＶｔｈ〜（ＶＤＤ−Ｖｔｈ）、例えば０．２Ｖ〜１．６Ｖであり、ここに、ＶＤＤは電源電圧、ＶｔｈはＦＥＴの閾値電圧である。この場合、ＶＲＥＦ＝ＶＤＤ／２であり、公知の分圧回路でこれを生成することができる。参照電圧生成回路１８は、その参照電圧ＶＲＥＦが温度変動に対し上記中点を維持するように設計した方が、より適正なバイアス電流ＩＢの調整上好ましい。例えば、同一抵抗値の２つの抵抗を電源供給線とグランドとの間に直列接続することにより、分圧ＶＲＥＦ＝ＶＤＤ／２を取り出すことができ、温度変動により電源電圧ＶＤＤが変動しても、分圧ＶＲＥＦは上記中点を維持する。
【００３６】
比較器１９の比較結果ＣＲは、ＶＣ＞ＶＲＥＦのとき高レベル、ＶＣ＜ＶＲＥＦのとき低レベルになる。この比較結果ＣＲは、参照クロック信号ＲＣＬＫ及び調整開始信号ＡＤＪと共にレジスタ設定回路２０に供給される。
【００３７】
レジスタ設定回路２０は、供給される調整開始信号ＡＤＪのパルスにより動作を開始し、参照クロック信号ＲＣＬＫを分周したクロック信号に同期して動作する。レジスタ設定回路２０は、一連の比較結果ＣＲがＶＣのＶＲＥＦへの収束を示すように、レジスタ２１に値ＳＶを設定し、収束後に設定値を固定する。すなわち、レジスタ設定回路２０は後に詳述するように、所定周期で、レジスタ２１のビットを最上位側から最下位側へ順にテストビット‘１’をセットし、比較結果ＣＲの値に応じてこのビットをセット又はリセットし、その最下位ビットをセット又はリセットした後にレジスタ２１の内容を固定する。
【００３８】
レジスタ２１の出力値ＳＶ１は、Ｄ／Ａ変換回路２２によりバイアス電流ＩＢ１に変換される。Ｄ／Ａ変換回路２２は、定電流源とスイッチングトランジスタとの直列接続回路を複数並列接続して構成することができる。このスイッチングトランジスタのオン／オフは設定値ＳＶ１で定められる。
【００３９】
次に、バイアス電流ＩＢ２を生成するバイアス電流生成回路（２３及び２４）について説明する。
【００４０】
バイアス電圧生成回路２３で生成されたバイアス電圧ＶＴは、Ｖ／Ｉ変換回路２４でバイアス電流ＩＢ２に変換される。バイアス電圧ＶＴに対する制限は、Ｖ／Ｉ変換回路２４の変換係数及びＩＢ１の可変範囲に依存し、例えばこれがＶ／Ｉ変換回路１１のそれに等しく且つＩＢ１＞０である場合には、ＶＴ＜ＶＲＥＦ、例えばＶＴ＝ＶＲＥＦ／２である。ＩＢ１＜０である場合には、ＶＴ≧ＶＲＥＦとすることができる。
バイアス電圧生成回路２３は、そのバイアス電圧ＶＴが後述のような温度特性を示すように設計されている。
【００４１】
変換されたバイアス電流ＩＢ１とＩＢ２とが加算部２５で加算され、バイアス電流ＩＢとしてＶＣＯ１０の加算部１２に供給される。電流加算であるので、加算部２５及び１２はいずれも単なる結線ノードで構成することができる。
【００４２】
図１の回路は、半導体集積回路デバイスに形成される。但し、ループフィルタ１７は、チップ面積縮小のために外付けしてもよい。
【００４３】
図２は、図１中のレジスタ設定回路２０の構成例をレジスタ２１と共に示す。
【００４４】
調整開始信号ＡＤＪのパルスによりＲＳフリップフロップ３０がセットされ、その非反転出力がアンドゲート３１の一方の入力端に供給される。調整開始信号ＡＤＪのパルスは、電源投入時に不図示の回路で生成される。アンドゲート３１の他方の入力端には、参照クロック信号ＲＣＬＫが供給される。ＲＳフリップフロップ３０がセット状態の間、参照クロック信号ＲＣＬＫがアンドゲート３１を通り、Ｍ分周回路３２で分周されて動作クロック信号ＣＬＫ１が生成され、回路２０及び２１が動作状態になる。Ｍは、図１のＰＬＬ回路に参照クロック信号ＲＣＬＫを供給してからロックインするまでの時間よりもクロック信号ＣＬＫ１の半周期が長くなるように決定される。
【００４５】
クロック信号ＣＬＫ１は、アンドゲート３３の一方の入力端に供給され、その他方の入力端には比較結果ＣＲが供給される。アンドゲート３３の出力は、アンドゲート４０〜４３の各々の一方の入力端に供給される。クロック信号ＣＬＫ１はカウンタ４４のクロック信号入力端ＣＫにも供給され、その３ビットの計数値ＣＶは、デコーダ４５に供給されてデコードされる。デコーダ４５は、計数値ＣＶが０〜４のときそれぞれ‘１’になる５出力を有する。クロック信号ＣＬＫ１はさらに、遅延回路４６を介し、クロック信号ＣＬＫ２としてアンドゲート５０〜５３の各々の一方の入力端に供給される。
【００４６】
デコーダ４５の、計数値ＣＶが０〜３のときそれぞれ高レベルになる４出力はそれぞれ、アンドゲート４０〜４３の他方の入力端に供給されると共に、アンドゲート５０〜５３の他方の入力端にも供給される。
【００４７】
アンドゲート４０〜４３の出力はそれぞれオアゲート６０〜６３の一方の入力端に供給され、オアゲート６０〜６３の他方の入力端にはそれぞれ、テストビット出力用の４ビットシフトレジスタ６４の下位側から上位側への対応するビットが供給される。シフトレジスタ６４のクロック信号入力端ＣＫにはクロック信号ＣＬＫ１が供給される。シフトレジスタ６４は調整開始信号ＡＤＪのパルスによりその内容が‘１０００’にされる。シフトレジスタ６４のクロック信号入力端ＣＫにはクロック信号ＣＬＫ１が供給され、クロック信号ＣＬＫ１の立ち上がり毎にこの‘１’（テストビット）が右へシフトし、‘０’が最下位ビットにロードされる。
【００４８】
オアゲート６０〜６３の出力はそれぞれレジスタ２１のＤフリップフリップ７０〜７３のデータ入力端に供給され、Ｄフリップフリップ７０〜７３のクロック信号入力端にはそれぞれオアゲート８０〜８３の出力が供給される。オアゲート８０には調整開始信号ＡＤＪを遅延回路８４に通した信号及びアンドゲート５０の出力が供給され、オアゲート８１にはアンドゲート５０及び５１の出力が供給され、オアゲート８２にはアンドゲート５１及び５２の出力が供給され、オアゲート８３にはアンドゲート５２及び５３の出力が供給される。
【００４９】
ＲＳフリップフロップ３０は、デコーダ４５の、ＣＶ＝４のとき高レベルになる出力により、リセットされる。
【００５０】
図３は、図２の回路の動作を示すタイムチャートである。
【００５１】
次に、図３を参照して図１及び図２の回路の動作を説明する。図３中の点線は、ＶＣ＝ＶＲＥＦにするための設定値ＳＶ１の値、すなわち設定値ＳＶ１の目標値を示している。
【００５２】
不図示の初期化回路により電源投入時に、Ｍ分周回路３２、シフトレジスタ６４及びレジスタ２１がゼロクリアされ、カウンタ４４に７がロードされていると仮定する。この時、デコーダ４５の５出力は全て‘０’である。
【００５３】
（１）調整開始信号ＡＤＪのパルスによりＲＳフリップフロップ３０がセットされて、参照クロック信号ＲＣＬＫがアンドゲート３１を介しＭ分周回路３２に供給される。また、調整開始信号ＡＤＪのパルスにより、シフトレジスタ６４の内容が‘１０００’になり、この最下位ビット‘１’がオアゲート６０を介しＤフリップフリップ７０のデータ入力端にテストビットとして供給される。次に、遅延回路８４を通った調整開始信号ＡＤＪのパルスがオアゲート８０を介しＤフリップフリップ７０のクロック信号入力端に供給されて、Ｄフリップフリップ７０にテストビット‘１’が設定され、ＳＶ＝８になる。図１において、バイアス電流ＩＢ１の最大値をＩＢ１ｍａｘで表すと、ＩＢ１＝８・ＩＢ１ｍａｘ／１５である。
【００５４】
クロック信号ＣＬＫ１の半周期に近づいた時には、ＰＬＬ回路が既にロック状態になっていて、制御電圧ＶＣが安定している。図３の場合、ＶＣ＞ＶＲＥＦで比較結果ＣＲが高レベルになっている。
【００５５】
（２）クロック信号ＣＬＫ１の半周期が経過すると、クロック信号ＣＬＫ１が立ち上がり、ＣＶ＝０になってアンドゲート４０及び５０が開かれ、アンドゲート３３の出力‘１’がアンドゲート４０及びオアゲート６０を通ってＤフリップフリップ７０のデータ入力端に確定ビット（比較結果ＣＲにより確定したビット）として供給される。また、シフトレジスタ６４が上位側へ１ビットシフトして‘０１００’となり、この‘１’がオアゲート６１を介しＤフリップフリップ７１のデータ入力端にテストビットとして供給される。
【００５６】
次にクロック信号ＣＬＫ２が立ち上がり、これがアンドゲート５０を通りオアゲート８０及び８１を介しそれぞれＤフリップフリップ７０及び７１のクロック信号入力端が立ち上がって、Ｄフリップフリップ７０及び７１に確定ビット‘１’及びテストビット‘１’がセットされ、ＳＶ＝１２、ＩＢ１＝１２・ＩＢ１ｍａｘ／１５になる。
【００５７】
クロック信号ＣＬＫ１の次の立ち上がり直前には、ＰＬＬ回路が既にロック状態で制御電圧ＶＣが安定している。図３の場合、ＶＣ＜ＶＲＥＦで比較結果ＣＲが低レベルになっている。
【００５８】
（３）クロック信号ＣＬＫ１が立ち上がり、ＣＶ＝１になってアンドゲート４１及び５１が開かれ、アンドゲート３３の出力‘０’がアンドゲート４１及びオアゲート６１を通りＤフリップフリップ７１のデータ入力端に確定ビットとして供給される。また、シフトレジスタ６４が上位側へ１ビットシフトして‘００１０’となり、この‘１’がオアゲート６２を介しＤフリップフリップ７２のデータ入力端にテストビットとして供給される。
【００５９】
次にクロック信号ＣＬＫ２が立ち上がり、これがアンドゲート５１を通りオアゲート８１及び８２を介してそれぞれＤフリップフリップ７１及び７２のクロック信号入力端に供給され、Ｄフリップフリップ７１及び７２に確定ビット‘０’及びテストビット‘１’がセットされ、ＳＶ＝１０、ＩＢ１＝１０・ＩＢ１ｍａｘ／１５になる。
【００６０】
クロック信号ＣＬＫ１の次の立ち上がり直前には、ＰＬＬ回路がロック状態で制御電圧ＶＣが安定ている。図３の場合、ＶＣ＞ＶＲＥＦで比較結果ＣＲが高レベルになっている。
【００６１】
このような動作が繰り返されて、ＣＶ＝３の時には図３の場合、ＳＶ１＝１０になる。クロック信号ＣＬＫ１の次の立ち上がりでＣＶ＝４になると、デコーダ４５によりＲＳフリップフロップ３０がリセットされ、Ｍ分周回路３２への参照クロック信号ＲＣＬＫの供給が停止して、レジスタ設定回路２０及びレジスタ２１の動作が停止し、設定値ＳＶ１が固定される。
【００６２】
以上のような処理が行われて、制御電圧ＶＣが参照電圧ＶＲＥＦに収束するように、レジスタ設定回路２０によりレジスタ２１の値が設定され、ＰＬＬ回路の実際の使用が開始される。
【００６３】
この設定により、すなわちバイアス電流ＩＢ１の調整により、プロセスのばらつきや参照クロック信号の上記公称周波数のずれによる、ＰＬＬ回路における制御電圧ＶＣの可変範囲中点からのずれが補正される。
【００６４】
設定後の温度変動によりＣＣＯ１３の特性が変化しても設定値ＳＶ１の値が変化しないので、バイアス電流ＩＢの値はＰＬＬ回路使用中に急変せず、これによりＰＬＬ回路が安定に動作する。
【００６５】
次に、上記設定後に温度が変動した場合の動作について説明する。
【００６６】
アナログ回路の特性は一般に温度依存性を有するが、ＣＣＯ１３の特性はＶ／Ｉ変換回路１１やループフィルタ１７の特性に比し大きく温度の影響を受ける。このため、温度が変動すると、ＰＬＬ回路がロック状態を維持するように動作する結果として、制御電圧ＶＣがその可変範囲の中点からずれる。
【００６７】
例えば、温度がΔＴ上昇するとＶＣＯ１０は、制御電圧ＶＣを一定にした場合、図１０（Ｂ）に示すように発振周波数ＦＯが低下する。このため、ＰＬＬ回路においては温度が上昇すると、電流ＩＣがΔＩＣ増加、すなわち、制御電圧ＶＣが上昇して、帰還クロック信号ＦＣＬＫの周波数が参照クロック信号ＲＣＬＫのそれに一致するように動作する。そこで、温度のΔＴ上昇に対し、ΔＩＣだけバイアス電流ＩＢ２が増加するように、バイアス電圧生成回路２３の温度特性が設計により定められている。この場合、バイアス電圧生成回路２３は、その出力電圧ＶＴの温度特性が、ＶＣＯ１０に関し発振クロック信号ＯＣＬＫの周波数ＦＯを固定したときの制御電圧ＶＣの温度特性と逆になる。
【００６８】
図４（Ａ）は、温度に対するバイアス電圧ＶＴの変化を示している。
【００６９】
温度上昇に対しバイアス電圧ＶＴも上昇するので、バイアス電流ＩＢ２が増加し、バイアス電流ＩＢ＝ＩＢ１＋ＩＢ２が図４（Ｂ）に示す如く増加する。制御電流ＩＣの増加に対バイアス電流ＩＢ２が増加するので、制御電圧ＶＣが上昇しなくても周波数Ｎ・ＦＯが上昇して参照クロック信号ＲＣＬＫのそれに一致する。このため、図４（Ｃ）に示す如く、制御電圧ＶＣは温度によらず一定になる。
【００７０】
このようにして、レジスタ２１の値が固定された後に温度が変動しても、制御電圧ＶＣはその可変範囲のほぼ中点に維持され、これにより発振周波数ＦＯの可変周波数範囲が温度変動によらずほぼ最大になり、ノイズによるジッタを小さくするために設計においてＶＣＯゲインを小さくしても、ロック外れを防止することが可能となる。
【００７１】
従来では、温度変動に対処するためにデジタルの自動バイアス調整回路を常時動作させていたが、本実施例では初期調整後、デジタルのバイアス調整回路が動作を停止するので、消費電力を低減でき、特に携帯電話などの移動電子機器に本ＰＬＬ回路を用いた場合に、電池寿命を延ばすことができる。
【００７２】
なお、ＣＣＯ１３の回路構成によっては、ＣＣＯ１３の温度特性は図１０（Ｂ）と逆の特性を示す。この場合には、バイアス電圧生成回路２３の特性をこれに応じて逆になるようにすればよい。
【００７３】
バイアス電圧生成回路２３の温度特性を正又は負の適当なものにすることができることは、当業者に周知である。例えば、電源配線とグランド線との間に抵抗と定電流源とを直列接続し、抵抗と定電流源の接続ノードの電圧をバイアス電圧ＶＴとして取り出すと、バイアス電圧ＶＴは抵抗の温度特性を有する。この場合、抵抗の一端を電源配線側に接続するかグランド側に接続するかにより、バイアス電圧ＶＴの温度特性は逆になる。抵抗の替わりに、順方向電流が流れるダイオードの端子間電圧を利用しても同様である。
【００７４】
また、Ｖ／Ｉ変換回路２４の変換係数の値を変えることによっても、バイアス電圧ＶＴの温度特性をより好ましいものに近づけることができる。
【００７５】
［第２実施形態］
図５は、本発明の第２実施形態のＰＬＬ回路を示す。
【００７６】
この回路では、図１のバイアス電圧生成回路２３を省略し、参照電圧生成回路１８Ａの出力をＶ／Ｉ変換回路２４Ａに供給している。Ｖ／Ｉ変換回路２４Ａの変換係数ｋ２は、Ｖ／Ｉ変換回路２４のそれｋ１よりも小さく、ＩＢ２＝ｋ１・ＶＴ＝ｋ２・ＶＲＥＦが成立している。この場合、ＩＢ１＞０とすることができる。ＩＢ１に対する制限をなくせば、変換係数に対する上記制限もなくなる。
【００７７】
参照電圧生成回路１８Ａは、制御電圧ＶＣに対し上述の温度補償が行われるような温度特性を有している。
【００７８】
［第３実施形態］
図６は、本発明の第３実施形態のＰＬＬ回路に用いられるチャージポンプ回路１６及びループフィルタ１７の構成例を示す。
【００７９】
チャージポンプ回路１６では、ＶＤＤとグランドとの間に、定電流源１６１、ＰＭＯＳトランジスタ１６２、ＮＭＯＳトランジスタ１６３及び定電流源１６４が直列接続されている。ＰＭＯＳトランジスタ１６２のソースとＮＭＯＳトランジスタ１６３のソースとの間には、ＰＭＯＳトランジスタ１６５とＮＭＯＳトランジスタ１６６とが直列接続されている。このチャージポンプ回路１６の特徴は、ＰＭＯＳトランジスタ１６２のドレイン（電圧ＶＣ）に電圧ホロワ回路１６７の入力端が接続されＰＭＯＳトランジスタ１６５のドレインに電圧ホロワ回路１６７の出力端が接続され、この出力端の電圧ＶＤを図１又は図５の比較器１９の非反転入力端に供給している点である。
【００８０】
ＰＭＯＳトランジスタ１６５及びＮＭＯＳトランジスタ１６３のゲートにはそれぞれアップ信号ＵＰ及びダウン信号ＤＷＮが供給され、ＰＭＯＳトランジスタ１６２及びＮＭＯＳトランジスタ１６６のゲートにはそれぞれ信号ＵＰ及びＤＷＮの反転信号である＊ＵＰ及び＊ＤＷＮが供給される。
【００８１】
ループフィルタ１７は公知の構成であり、チャージポンプ回路１６の出力端とグランドとの間に、抵抗１７１とフィルターキャパシタ１７２とが直列接続され、これに位相補償用フィルターキャパシタ１７３が並列接続されている。
【００８２】
電圧ホロワ回路１６７は、チャージポンプ回路１６の構成要素であると共に、ループフィルタ１７の構成要素でもある。すなわち、電圧ホロワ回路１６７は、ループフィルタ１７の電圧出力バッファ回路でもある。
【００８３】
上記構成において、アップ信号ＵＰ及びダウン信号ＤＷＮが共に低レベルで不活性の場合には、ＰＭＯＳトランジスタ１６２及びＮＭＯＳトランジスタ１６３がオフ、ＰＭＯＳトランジスタ１６５及びＮＭＯＳトランジスタ１６６がオンであり、定電流源１６１を流れる電流Ｉはトランジスタ１６５及び１６６を通って定電流源１６４に流れる。
【００８４】
アップ信号ＵＰの正パルスによりＰＭＯＳトランジスタ１６２がオン、ＰＭＯＳトランジスタ１６５がオフになり、電流ＩはＰＭＯＳトランジスタ１６２を通って出力され、フィルターキャパシタ１７２及び１７３が充電される。この時、ＮＭＯＳトランジスタ１６３はオフであるが、ＮＭＯＳトランジスタ１６６がオンであるので、定電流源１６４により電圧ホロワ回路１６７の出力端から電流Ｉが引き出される。
【００８５】
図７は、アップ信号ＵＰのパルスに対するＶＣ及びＶＤの電圧波形図である。
【００８６】
低周波領域では、ＶＣ＝ＶＤが成立する。アップ信号ＵＰの立ち下がりによりＰＭＯＳトランジスタ１６２がオフになると、ＰＭＯＳトランジスタ１６２のゲート・ドレイン間容量によりフィルターキャパシタ１７３の電荷の一部がＰＭＯＳトランジスタ１６２側へ流れて電圧ＶＤが瞬間的に低下する。しかしながら、アップ信号ＵＰのパルス期間は例えば数ｎｓと短いので、電圧ホロワ回路１６７の出力ＶＤは電圧ＶＣの高速変化に追従できず、電圧ＶＤの変化は電圧ＶＣのそれよりも緩やかになる。これにより、図１又は図５での比較器１９による比較がより適正になり、レジスタ２１に設定される値もより適正になる。
【００８７】
ダウン信号ＤＷＮの正パルスによりＮＭＯＳトランジスタ１６３がオン、ＮＭＯＳトランジスタ１６６がオフになり、フィルターキャパシタ１７２及び１７３の電荷がＮＭＯＳトランジスタ１６３及び定電流源１６４を通って放電される。この時、ＰＭＯＳトランジスタ１６２はオフであるが、ＰＭＯＳトランジスタ１６５がオンであるので、定電流源１６１を流れる電流Ｉは電圧ホロワ回路１６７の入力端に流れ込む。
【００８８】
ダウン信号ＤＷＮの立ち下がりによりＮＭＯＳトランジスタ１６３がオフになると、ＮＭＯＳトランジスタ１６３のゲート・ドレイン間容量によりフィルターキャパシタ１７３の電荷の一部がＮＭＯＳトランジスタ１６３側へ流れて制御電圧ＶＣの電圧が瞬間的にさらに低下する。しかしながら、上記と同じ理由により、電圧ＶＤの変化は電圧ＶＣのそれよりも緩やかになって、上記効果が得られる。
【００８９】
なお、本発明には外にも種々の変形例が含まれる。
【００９０】
例えば、図６の電圧ホロワ１６７の出力Ｄを制御電圧としてＶＣＯ１０に供給する構成であってもよい。
【００９１】
図１において、位相比較器１５がアナログ誤差信号を出力する場合には、チャージポンプ回路１６が不要である（デジタル位相比較器１５とチャージポンプ回路１６との組でアナログ位相比較器と見なすことができる）。
【００９２】
また、Ｎ分周回路１４が無いＰＬＬ回路にも本案の自動バイアス調整回路を適用することができる。
【００９３】
さらに、レジスタ設定回路２０は設定値ＳＶを順次インクリメント又はデクリメントする構成であってもよい。
【００９４】
第１バイアスと第２バイアスの加算は、ループフィルタ１７とＣＣＯ１３の間の信号路に対し行えばよい。すなわち、Ｖ／Ｉ変換回路１１の出力側で行う替わりに入力側で行ってもよい。この場合、電圧加算であるので、Ｖ／Ｉ変換回路２４を省略し、かつ、Ｄ／Ａ変換器２２の出力を電圧にする。また、回路１７と１３の間の信号路に対する第１バイアスと第２バイアスの一方の加算をＶ／Ｉ変換回路１１の入力側で行い他方の加算を出力側で行ってもよい。
【００９５】
また、参照信号はクロック信号でなくてもよく、クロック信号に同期して生成されたデータであってもよいことは勿論である。
【００９６】
本発明には、次の付記項も含まれる。
【００９７】
［付記１］  ループフィルタと、該ループフィルタの出力電圧である制御電圧を電流に変換する電圧／電流変換回路と、該電流にバイアス電流を加算した電流が制御電流として供給され、該制御電流に応じた発振信号を生成する電流制御発振器とを有し、該発振信号又はこれを分周した信号を、供給される参照信号の位相に同期させるＰＬＬ回路に対し、該バイアス電流を調整するＰＬＬ回路用バイアス調整方法において、
第１バイアス電流と第２バイアス電流との和を該バイアス電流として供給し、参照電圧に該制御電圧が収束するように該第１バイアス電流を調整し、収束した時に該調整を終了する第１工程と、
温度変動により該制御電圧が該参照電圧からずれるのを補正するような温度特性を有する該第２バイアス電流を生成する回路の出力で該第２バイアス電流を、温度変動に対して変化させる第２工程と、
を有することを特徴とするＰＬＬ回路用バイアス調整方法。
【００９８】
［付記２］  ループフィルタと、供給される制御電圧を電流に変換する電圧／電流変換回路と、供給される制御電流に応じた発振信号を生成する電流制御発振器とがこの順に縦続接続され、該ループフィルタと該電流制御発振器との間の信号路にバイアス信号を加算する加算部を有し、該発振信号又はこれを分周した信号を、供給される参照信号の位相に同期させるＰＬＬ回路に対し、該バイアス信号を自動調整する自動バイアス調整回路において、
第１バイアス信号を該バイアス信号の一部として出力し、調整開始信号に応答して、供給される参照電圧に該制御電圧が収束するように該第１バイアス信号を調整し、収束した時に該調整を終了するバイアス調整回路と、
温度変動により該制御電圧が該参照電圧からずれるのを補正するような温度特性を有する第２バイアス信号を該バイアス信号の残部として出力するバイアス信号生成回路と、
を有することを特徴とする自動バイアス調整回路。
【図面の簡単な説明】
【図１】本発明の第１実施形態のＰＬＬ回路を示すブロック図である。
【図２】図１中のレジスタ設定回路の構成例をレジスタと共に示す論理回路図である。
【図３】図２の回路の動作を示すタイムチャートである。
【図４】（Ａ）は温度に対するバイアス電圧ＶＴの変化を示す図であり、（Ｂ）は温度に対するバイアス電流ＩＢの変化を示す図であり、（Ｃ）はＰＬＬ回路がロック状態を維持しているときの温度に対する制御電圧ＶＣの変化を示す図である。
【図５】本発明の第２実施形態のＰＬＬ回路を示すブロック図である。
【図６】本発明の第３実施形態の、ＰＬＬ回路に用いられるチャージポンプ回路及びループフィルタの構成例を示す図である。
【図７】図６の回路の動作を示す、アップ信号ＵＰのパルスに対する信号ＶＤ及びＶＣの電圧波形図である。
【図８】ＰＬＬ回路に用いられる従来の電圧制御発振回路のブロック図である。
【図９】（Ａ）及び（Ｂ）は図８の回路の制御電圧ＶＣに対する発振周波数ＦＯの特性を示す図であり、
（Ａ）は異なる３つのプロセス条件の下で製造されたＶＣＯで温度一定かつバイアス電流ＩＢが０である場合、
（Ｂ）は（Ａ）中の特性曲線ＰＯＷをもつＶＣＯに関しバイアス電流ＩＢを調整した場合を示す。
【図１０】（Ａ）はゲインが比較的小さい場合の電圧制御発振回路の制御電圧ＶＣに対する発振周波数ＦＯの特性を、異なる３つの温度について示す図であり、
（Ｂ）はこの回路の、制御電圧ＶＣが一定であるときの温度Ｔに対する発振周波数ＦＯの特性を示す図である。
【符号の説明】
１０  ＶＣＯ
１１、２４、２４Ａ  Ｖ／Ｉ変換回路
１２、２５  加算部
１３  ＣＣＯ
１４  Ｎ分周回路
１５  位相比較器
１６  チャージポンプ回路
１７  ループフィルタ
１８、１８Ａ、２３  参照電圧生成回路
１９  比較器
２０  レジスタ設定回路
２１  レジスタ
２２  Ｄ／Ａ変換回路
３０  ＲＳフリップフロップ
３１、３３、４０〜４３、５０〜５３  アンドゲート
３２  Ｍ分周回路
４４  カウンタ
４５  デコーダ
４６、８４  遅延回路
６０〜６３、８０〜８３  オアゲート
６４  シフトレジスタ
７０〜７３  Ｄフリップフリップ
１６１、１６４  定電流源
１６２、１６５  ＰＭＯＳトランジスタ
１６３、１６６  ＮＭＯＳトランジスタ
１７１  抵抗
１７２、１７３  フィルターキャパシタ
１６７  電圧ホロワ回路
ＡＤＪ  調整開始信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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