(57)【特許請求の範囲】
【請求項１】
イネーブルパルス信号を入力して第１、第２、第３、第４、及び第５制御信号を発生する制御信号発生手段と；
第１プリチャージ作動時に前記第１制御信号に応答して第１ノードをプリチャージして、第１昇圧及び第２プリチャージ作動時に前記第１制御信号の反転された信号に応答して前記第１ノードを昇圧する第１プリチャージ及び昇圧手段と；
前記第１プリチャージ作動時に前記第２制御信号に応答して第２ノードを昇圧してプリチャージする第１プリチャージ手段と；
前記第１昇圧作動時に前記第３制御信号に応答してプリチャージノードを昇圧する第１昇圧手段と；
第２昇圧及び第２プリチャージ作動時に前記第４制御信号に応答して昇圧ノードを昇圧する第２昇圧手段と；
前記第１プリチャージ、第１昇圧、及び第２プリチャージ作動時に前記第５制御信号に応答して高電圧伝送制御ノードをプリチャージして、前記第２昇圧作動時に前記第５制御信号の反転された信号に応答して前記高電圧伝送制御ノードを昇圧する第２プリチャージ及び昇圧手段と；
前記第２昇圧作動時に前記高電圧伝送制御ノードの信号に応答して前記プリチャージノードをプリチャージする第２プリチャージ手段と；
前記第１プリチャージ作動時に前記第２ノードの信号に応答して前記昇圧ノードをプリチャージする第３プリチャージ手段と；
前記第１昇圧及び第２プリチャージ作動時に前記第１ノードの信号に応答して前記プリチャージノードと前記昇圧ノードとの間に電荷を伝送するための第１電荷伝送手段と；
前記第２昇圧作動時に前記高電圧伝送制御ノードの信号に応答して前記昇圧ノードと高電圧発生端子間に電荷を伝送するための第２電荷伝送手段を備えることを特徴とする高電圧発生回路。
【請求項２】
前記制御信号発生手段は、
前記イネーブルパルス信号を遅延する第１遅延回路と；
前記第１遅延回路の出力信号を遅延する第２遅延回路と；
前記第２遅延回路の出力信号を遅延して遅延されたパルス信号を発生する第３遅延回路と；
前記イネーブルパルス信号と前記第３遅延回路の出力信号とを入力して第１パルス信号を発生する第１パルス信号発生回路と；
前記第１及び第２遅延回路の出力信号を入力して第２パルス信号を発生する第２パルス信号発生回路と；
前記第１及び第２パルス信号を論理積してレベルシフトして前記第１制御信号を発生する第１制御信号発生回路と；
前記イネーブルパルス信号と前記遅延されたパルス信号とを否定論理和して前記第２制御信号を発生する第２制御信号発生回路と；
前記第１パルス信号を反転して前記第３制御信号を発生する第３制御信号発生回路と；
前記遅延されたパルス信号を遅延して前記第４制御信号を発生する第４制御信号発生回路と；
前記イネーブルパルス信号と前記遅延されたパルス信号とを否定論理積してレベルシフトして前記第５制御信号を発生する第５制御信号発生回路とを備えることを特徴とする請求項１に記載の高電圧発生回路。
【請求項３】
前記第１プリチャージ及び昇圧手段は、
前記第１制御信号に応答して前記第１ノードをプリチャージする第１プリチャージトランジスタと；
前記第１制御信号を反転した信号に応答して前記第１ノードを昇圧する第１キャパシタとを備えることを特徴とする請求項２に記載の高電圧発生回路。
【請求項４】
第１プリチャージ手段は、
前記第２制御信号に応答して前記第２ノードを昇圧する第２キャパシタと；
前記第２ノードをプリチャージする第２プリチャージトランジスタとを備えることを特徴とする請求項３に記載の高電圧発生回路。
【請求項５】
第１昇圧手段は、
前記第３制御信号に応答して前記プリチャージノードを昇圧する第３キャパシタを備えることを特徴とする請求項４に記載の高電圧発生回路。
【請求項６】
第２昇圧手段は、
前記第４制御信号に応答して前記昇圧ノードを昇圧するための第４キャパシタを備えることを特徴とする請求項５に記載の高電圧発生回路。
【請求項７】
第２プリチャージ及び昇圧手段は、
前記第５制御信号に応答して前記高電圧伝送制御ノードをプリチャージする第３プリチャージトランジスタと；
前記第５制御信号を反転した信号に応答して前記高電圧伝送制御ノードを昇圧する第５キャパシタとを備えることを特徴とする請求項６に記載の高電圧発生回路。
【請求項８】
イネーブルパルス信号の上昇遷移に応答して第１期間のあいだ第１パルス信号を発生し、前記イネーブルパルス信号の下降遷移に応答して第２期間のあいだ第２パルス信号を発生し、前記イネーブルパルス信号を前記第１期間程度遅延して遅延されたパルス信号を発生するパルス信号発生手段と；
前記第１、第２パルス信号を入力して第３、第４期間のあいだ第１ノードをプリチャージして、前記第１、第２期間のあいだ前記第１ノードを昇圧する第１プリチャージ及び昇圧手段と；
前記イネーブルパルス信号と前記遅延されたパルス信号とを入力して前記第３期間のあいだ第２ノードを昇圧してプリチャージする第１プリチャージ手段と；
高電圧伝送制御ノードの信号に応答して前記第４期間のあいだプリチャージノードをプリチャージして、前記第２パルス信号に応答して前記第１、第２期間のあいだ前記プリチャージノードを昇圧する第１昇圧手段と；
前記遅延されたパルス信号に応答して前記第２、第４期間のあいだ昇圧ノードを昇圧する第２昇圧手段と；
前記第２ノードの信号に応答して前記昇圧ノードを前記第３期間のあいだプリチャージする第２プリチャージ手段と；
前記イネーブルパルス信号と前記遅延されたパルス信号とを入力して前記第１、第２、第３期間のあいだ前記高電圧伝送制御ノードをプリチャージして、前記第４期間のあいだ前記高電圧伝送制御ノードを昇圧するための第２プリチャージ及び昇圧手段と；
前記第１ノードの信号に応答してオンされて前記第１、第２期間のあいだ前記プリチャージノードと前記昇圧ノードとの間に電荷を伝送するための第１電荷伝送手段と；
前記高電圧伝送制御ノードの信号に応答してオンされて前記第４期間のあいだ前記昇圧ノードと高電圧発生端子との間に電荷を伝送するための第２電荷伝送手段とを備えることを特徴とする高電圧発生回路。
【請求項９】
前記パルス信号発生手段は、
前記イネーブルパルス信号を遅延する第１遅延回路と；
前記第１遅延回路の出力信号を遅延する第２遅延回路と；
前記第２遅延回路の出力信号を遅延して前記遅延されたパルス信号を発生する第３遅延回路と；
前記イネーブルパルス信号と前記第３遅延回路の出力信号とを入力して前記第１パルス信号を発生する第１パルス信号発生回路と；
前記第１及び第２遅延回路の出力信号を入力して前記第２パルス信号を発生する第２パルス信号発生回路とを備えることを特徴とする請求項８に記載の高電圧発生回路。
【請求項１０】
前記第１プリチャージ及び昇圧手段は、
前記第１、第２パルス信号を論理積してレベルを変換して第１制御信号を発生する第１制御信号発生回路と；
前記第１制御信号に応答して前記第１ノードをプリチャージする第１プリチャージトランジスタと；
前記第１制御信号を反転した信号に応答して前記第１ノードを昇圧する第１キャパシタとを備えることを特徴とする請求項９に記載の高電圧発生回路。
【請求項１１】
前記第１プリチャージ手段は、
前記イネーブルパルス信号と前記第３遅延回路の出力信号とを否定論理和するための否定論理和回路と；
前記否定論理和回路の出力信号に応答して前記第２ノードを昇圧する第２キャパシタと；
前記第２ノードをプリチャージする第２プリチャージトランジスタとを備えることを特徴とする請求項１０に記載の高電圧発生回路。
【請求項１２】
第１昇圧手段は、
前記第１パルス信号を反転した信号に応答して前記プリチャージノードを昇圧する第３キャパシタと；
前記高電圧伝送制御ノードの信号に応答して前記プリチャージノードをプリチャージする第４プリチャージトランジスタとを備えることを特徴とする請求項１１に記載の高電圧発生回路。
【請求項１３】
前記第２昇圧手段は、
前記第３遅延回路の出力信号に応答して前記昇圧ノードを昇圧するための第４キャパシタを備えることを特徴とする請求項１２に記載の高電圧発生回路。
【請求項１４】
前記第２プリチャージ及び昇圧手段は、
前記イネーブルパルス信号と前記第３遅延回路の出力信号とを否定論理積してレベルシフトして第５制御信号を発生する第５制御信号発生回路と；
前記第５制御信号に応答して前記高電圧伝送制御ノードをプリチャージする第３プリチャージトランジスタと；
前記第５制御信号を反転した信号に応答して前記高電圧伝送制御ノードを昇圧する第５キャパシタとを備えることを特徴とする請求項１３に記載の高電圧発生回路。
【請求項１５】
イネーブルパルス信号を入力して第１、第２、第３、第４、及び第５制御信号を発生する第１段階と；
前記第１、第２制御信号、第５制御信号を反転した信号、及び第５制御信号各々に応答して第１、第２ノード、プリチャージノード、及び高電圧伝送制御ノードをプリチャージして、前記第２ノードの信号に応答して昇圧ノードをプリチャージする第２段階と；
前記第１制御信号を反転した信号及び第３制御信号各々に応答して前記第１ノード及びプリチャージノードを昇圧して、前記プリチャージノードと昇圧ノードとの間に電荷共有作動を遂行することによって前記昇圧ノードを１次的に昇圧する第３段階と；
前記第４制御信号に応答して前記昇圧ノードを２次的に昇圧して前記第５制御信号を反転した信号に応答して前記昇圧ノードと高電圧伝送制御ノードとの間に電荷共有作動を遂行することによって高電圧を発生する第４段階と；
前記第１制御信号に応答して前記プリチャージノードと前記昇圧ノードとの間に電荷共有作動を遂行することによって前記プリチャージノードのプリチャージ電圧を昇圧する第５段階とを備え、
前記第１乃至第５段階を繰り返して遂行することによって高電圧を発生することを特徴とする高電圧発生方法。
【請求項１６】
前記第１段階は、
前記イネーブルパルス信号の上昇遷移に応答して前記第２段階を遂行する期間のあいだ第１パルス信号を発生し、前記イネーブルパルス信号の下降遷移に応答して前記第４段階を遂行する期間のあいだ第２パルス信号を発生して、前記イネーブルパルス信号を前記第２段階を遂行する期間程度遅延して遅延されたパルス信号を発生する段階と；
前記第１、第２パルス信号を論理積してレベルシフトして前記第１制御信号を発生し、前記イネーブル信号と前記遅延されたパルス信号とを否定論理和して前記第２制御信号を発生し、前記第１パルス信号を反転して前記第３制御信号を発生し、前記遅延されたパルス信号を遅延して前記第４制御信号を発生し、前記イネーブル信号と前記遅延されたパルス信号とを否定論理積してレベルシフトして前記第５制御信号を発生する段階とを備えることを特徴とする請求項１５に記載の高電圧発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高電圧発生回路に係り、特に装置内部で必要とする電源電圧より高い高電圧を発生するための高電圧発生回路とその作動方法に関する。
【０００２】
【従来の技術】
従来の半導体メモリ装置は、電源電圧より高い高電圧を発生するための高電圧発生回路を備えて構成されている。
また、一般的なバッテリを電源に用いる装置は、バッテリ電圧より高い電圧を発生するための高電圧発生回路を備えている。
ところで、従来の半導体メモリ装置の高電圧発生回路は、一定範囲の外部電源電圧、例えば、２．２Ｖから２．８Ｖまでの外部電源電圧が印加される場合には目標とする４Ｖの高電圧に昇圧するのに問題がない。
しかし、半導体メモリ装置を採用するシステムの電源電圧レベルが低くなると、これにより半導体メモリ装置に印加される外部電源電圧のレベルが低くなる。
【０００３】
したがって、従来の半導体メモリ装置の高電圧発生回路で一定範囲を外れる外部電源電圧、例えば、２．２Ｖより低い外部電源電圧が印加される場合には目標とする４Ｖの高電圧に昇圧し難い。
すなわち、従来の半導体メモリ装置の高電圧発生回路は、一定範囲の外部電源電圧が印加される場合を基準に昇圧用キャパシタの大きさを定めているため、一定範囲を外れる外部電源電圧が印加される場合には昇圧用キャパシタの昇圧容量を大きくしないと目標とする４Ｖの高電圧に昇圧できない。
【０００４】
【発明が解決しようとする課題】
そこで、従来の高電圧発生回路において、昇圧用キャパシタの昇圧能力を大きくするために昇圧用キャパシタの大きさを増加すればレイアウト面積が増加するという問題点がある。
本発明の目的は、昇圧用キャパシタの大きさを増加させることなく昇圧能力を増加することができる半導体メモリ装置の高電圧発生回路を提供することにある。
本発明の他の目的は、前記目的を達成するための高電圧発生回路の電圧発生方法を提供することにある。
【０００５】
【課題を解決するための手段】
前記目的を達成するために本発明は、第１時間間隔期間に定義される第１制御信号、前記第１時間間隔と重ならない第２時間間隔期間に定義される第２制御信号及び第３制御信号を発生するように構成されている制御信号発生回路、前記第１及び第２制御信号に応答するスイッチによって相互連結されている第１及び第２ノード、前記第２ノードと前記制御信号発生回路との間に連結されており、前記第１制御信号に応答する第１キャパシタ、前記第１ノードと前記制御信号発生回路との間に連結されており、前記第３制御信号に応答する第２キャパシタ、及び前記第１ノードを出力ノードに連結させて前記第３制御信号に応答する第２スイッチを含むことを特徴とする電圧発生回路を提供する。
【０００６】
また、本発明は第１ノードと第２ノードとの間で電荷を共有して前記第２ノードで第１電圧から第２電圧に電位差を増加させるための手段、前記第１ノードに第３電圧を印加するための手段、前記第３電圧よりさらに高い電圧である第４電圧で前記第２ノードを駆動するための手段、前記第１及び第２ノード間で電荷を共有して前記第１及び第２ノードを前記第３及び第４電圧間の電圧である第５電圧に到達させるための手段、前記第４電圧よりさらに高い電圧である第６電圧で前記第１ノードを駆動するための手段、及び前記第１ノードと出力ノードとの間で電荷を共有して出力電圧を発生させるための手段を含むことを特徴とする電圧発生回路を提供する。
【０００７】
また、本発明の電圧発生回路の出力ノードから出力電圧を発生するための電圧発生回路を作動する方法は、第１ノードと第２ノードとの間で電荷を共有して前記第２ノードで第１電圧から第２電圧に電位差を増加させる段階、前記第１ノードに第３電圧を印加する段階、前記第３電圧よりさらに高い電圧である第４電圧で前記第２ノードを駆動する段階、前記第１ノードと前記第２ノードとの間で電荷を共有して前記第１及び第２ノードが前記第３及び第４電圧間の電圧である第５電圧に到達させる段階、前記第４電圧よりさらに高い電圧である第６電圧で前記第１ノードを駆動する段階、及び前記第１ノードと前記出力ノードとの間で電荷を共有して前記出力電圧を発生する段階を含む。
【０００８】
また他の目的を達成するための本発明の半導体メモリ装置の高電圧発生回路は、イネーブルパルス信号を入力して第１、第２、第３、第４、及び第５制御信号を発生する制御信号発生手段、第１プリチャージ作動時に前記第１制御信号に応答して第１ノードをプリチャージし、第１昇圧及び第２プリチャージ作動時に前記第１制御信号の反転された信号に応答して前記第１ノードを昇圧する第１プリチャージ及び昇圧手段、前記第１プリチャージ作動時に前記第２制御信号に応答して第２ノードを昇圧してプリチャージする第１プリチャージ手段、前記第１昇圧作動時に前記第３制御信号に応答してプリチャージノードを昇圧する第１昇圧手段、前記第２昇圧及び第２プリチャージ作動時に前記第４制御信号に応答して昇圧ノードを昇圧する第２昇圧手段、前記第１プリチャージ、第１昇圧、及び第２プリチャージ作動時に前記第５制御信号に応答して前記高電圧発生制御ノードをプリチャージして、前記第２昇圧作動時に前記第５制御信号の反転された信号に応答して前記高電圧発生制御ノードを昇圧する第２プリチャージ及び昇圧手段、前記第２昇圧作動時に前記高電圧発生制御ノードの信号に応答して前記プリチャージノードをプリチャージする第２プリチャージ手段、前記第１プリチャージ作動時に前記第２ノードの信号に応答して前記昇圧ノードをプリチャージする第３プリチャージ手段、前記第１昇圧及び第２プリチャージ作動時に前記第１ノードの信号に応答して前記プリチャージノードと前記昇圧ノードとの間に電荷を伝送するための第１電荷伝送手段、及び前記第２昇圧作動時に前記高電圧発生制御ノードの信号に応答して前記昇圧ノードと高電圧発生端子との間に電荷を伝送するための第２電荷伝送手段を備えることを特徴とする。
【０００９】
また、前記目的を達成するための本発明の半導体メモリ装置の高電圧発生回路は、イネーブルパルス信号の上昇遷移に応答して第１期間のあいだ第１パルス信号を発生し、前記イネーブルパルス信号の下降遷移に応答して第２期間のあいだ第２パルス信号を発生して、前記イネーブルパルス信号を前記第１期間程度遅延して遅延されたパルス信号を発生するパルス信号発生手段、前記第１、第２パルス信号を入力して第３、第４期間のあいだ第１ノードをプリチャージして、前記第１、第２期間のあいだ前記第１ノードを昇圧する第１プリチャージ及び昇圧手段、前記イネーブルパルス信号と前記遅延されたパルス信号とを入力して前記第３期間のあいだ前記第２ノードを昇圧してプリチャージする第１プリチャージ手段、高電圧伝送制御信号に応答して前記第４期間のあいだプリチャージノードをプリチャージして、前記第２パルス信号に応答して前記第１、第２期間のあいだ前記プリチャージノードを昇圧する第１昇圧手段、前記遅延されたパルス信号に応答して前記第２、第４期間のあいだ昇圧ノードを昇圧する第２昇圧手段、前記第２ノードの信号に応答して前記昇圧ノードを前記第３期間のあいだプリチャージする第２プリチャージ手段、前記イネーブルパルス信号と前記遅延されたパルス信号とを入力して前記第１、第２、第３期間のあいだ前記高電圧伝送制御信号をプリチャージして、前記第４期間のあいだ前記高電圧伝送制御信号を昇圧するための第２プリチャージ及び昇圧手段、前記第１ノードの信号に応答してオンされて前記第１、第２期間のあいだ前記プリチャージノードと前記昇圧ノードとの間に電荷を伝送するための第１電荷伝送手段、及び前記高電圧伝送制御信号に応答してオンされて前記第４期間のあいだ前記昇圧ノードと前記高電圧発生ノードとの間に電荷を伝送するための第２電荷伝送手段を備えることを特徴とする。
【００１０】
前記他の目的を達成するための本発明の半導体メモリ装置の高電圧発生方法は、イネーブルパルス信号を入力して第１、第２、第３、第４、及び第５制御信号を発生する第１段階、前記第１、第２制御信号、第５制御信号を反転した信号、及び第５制御信号各々に応答して第１、第２ノード、プリチャージノード、及び高電圧制御ノードをプリチャージし、前記第２ノードの信号に応答して昇圧ノードをプリチャージする第２段階、前記第１制御信号を反転した信号及び第３制御信号各々に応答して前記第１ノード及びプリチャージノードを昇圧し、前記プリチャージノードと昇圧ノードとの間に電荷共有作動を遂行することによって前記昇圧ノードを１次的に昇圧する第３段階、前記第４制御信号に応答して前記昇圧ノードを２次的に昇圧し、前記第５制御信号を反転した信号に応答して前記昇圧ノードと高電圧発生ノードとの間に電荷共有作動を遂行することによって高電圧を発生する第４段階、及び前記第１制御信号に応答してプリチャージノードと前記昇圧ノードとの間に電荷共有作動を遂行することによって前記プリチャージノードのプリチャージ電圧を昇圧する第５段階を備え、前記第１乃至第５段階を繰り返して遂行することによって高電圧を発生することを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付した図面を参考にしながら本発明の高電圧発生回路及びその作動方法を説明する前に従来の高電圧発生回路を説明すると次のとおりである。
図１は従来の高電圧発生回路の実施例の構成を示す回路図であって、第１及び第２遅延回路１０、１２、第１及び第２レベルシフタ１４、１６、ＮＯＲゲートＮＯＲ１、ＮＯＲ２、インバータＩ１〜Ｉ８、ＮＭＯＳキャパシタＮＣ１〜ＮＣ５、及びＮＭＯＳトランジスタＮ１〜Ｎ７で構成されている。
【００１２】
図１に示したように、第１及び第２遅延回路１０、１２、ＮＯＲゲートＮＯＲ１、ＮＯＲ２、ＮＡＮＤゲートＮＡ１、及びインバータＩ３、Ｉ４、Ｉ５、Ｉ６の電源電圧として外部電源電圧ＶＥＸＴが印加され、インバータＩ１、Ｉ２、Ｉ７、Ｉ８及び第１及び第２レベルシフタ１４、１６の電源電圧として高電圧ＶＰＰが印加されるように構成されている。
【００１３】
図１で、第１、第２遅延回路１０、１２、ＮＯＲゲートＮＯＲ１、ＮＯＲ２、第１、第２レベルシフタ１４、１６、ＮＡＮＤゲートＮＡ１、インバータＩ１〜Ｉ８、ＮＭＯＳキャパシタＮＣ１、ＮＣ２、及びＮＭＯＳトランジスタＮ１、Ｎ２は高電圧発生回路の昇圧動作を制御するための制御信号を発生するための回路の構成を示す。ＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ６はプリチャージ動作時に信号ｎ８、ｎ１０、ｎ１３をプリチャージするための回路構成を、ＮＭＯＳキャパシタＮＣ３及びＮＭＯＳトランジスタＮ５はアクティブ動作時に昇圧ノードの信号ｎ１０を１次的に昇圧するための第１昇圧回路の構成を、ＮＭＯＳキャパシタＮＣ４はアクティブ動作時に昇圧ノードの信号ｎ１０を２次的に昇圧するための第２昇圧回路構成を各々示す。ＮＭＯＳキャパシタＮＣ５はアクティブ動作時に信号ｎ１３を昇圧するための昇圧回路の構成を、ＮＭＯＳトランジスタＮ７はアクティブ動作時に昇圧ノードの信号ｎ１０を高電圧発生ノードに伝送するための高電圧伝送回路の構成を各々示す。
【００１４】
図１に示した回路の機能を説明すると次のとおりである。
第１遅延回路１０は、パルス信号ＥＮを第１遅延時間ｄ１だけ遅延して信号ｎ１を発生する。第２遅延回路１２は第１遅延回路１０の出力信号を第２遅延時間ｄ２だけ遅延して信号ｎ２を発生する。ＮＯＲゲートＮＯＲ１はパルス信号ＥＮと信号ｎ１とを否定論理和して信号ｎ３を発生する。ＮＯＲゲートＮＯＲ２は信号ｎ２、ｎ３を否定論理和する。ＮＡＮＤゲートＮＡ１とインバータＩ６とで構成された回路は信号ｎ１、ｎ２を論理積する。第１及び第２レベルシフタ１４、１６の各々はＮＯＲゲートＮＯＲ２及びインバータＩ６の出力信号のレベルをシフトさせる。インバータＩ１は第１レベルシフタ１４の出力信号を反転して信号ｎ４を発生する。インバータＩ２はインバータＩ１の出力信号を反転する。ＮＭＯＳキャパシタＮＣ１はインバータＩ２の出力信号に応答して信号ｎ５を外部電源電圧ＶＥＸＴレベルにプリチャージする。ＮＭＯＳトランジスタＮ１は信号ｎ４に応答して外部電源電圧ＶＥＸＴレベルの信号ｎ５を発生する。インバータＩ３は信号ｎ３を反転して信号ｎ７を発生する。ＮＭＯＳトランジスタＮ２は外部電源電圧ＶＥＸＴレベルの信号ｎ６を発生する。ＮＭＯＳキャパシタＮＣ２は信号ｎ３に応答して信号ｎ６のレベルを外部電源電圧ＶＥＸＴレベルにプリチャージする。ＮＭＯＳトランジスタＮ３は信号ｎ６に応答して外部電源電圧ＶＥＸＴレベルの信号ｎ８を発生する。ＮＭＯＳキャパシタＮＣ３は信号ｎ７に応答して信号ｎ８を昇圧する。ＮＭＯＳトランジスタＮ５は信号ｎ５に応答して信号ｎ８の電荷を伝送することによって信号ｎ１０を昇圧する。ＮＭＯＳトランジスタＮ４は信号ｎ６に応答して外部電源電圧ＶＥＸＴレベルの信号ｎ１０を発生する。インバータＩ４、Ｉ５は信号ｎ２を遅延して信号ｎ９を発生する。ＮＭＯＳキャパシタＮＣ４は信号ｎ９に応答して信号ｎ１０を昇圧する。インバータＩ７は第２レベルシフタ１６の出力信号を反転して信号ｎ１１を発生する。インバータＩ８は信号ｎ１１を反転して信号ｎ１２を発生する。ＮＭＯＳトランジスタＮ６は信号ｎ１１に応答して外部電源電圧ＶＥＸＴレベルの信号ｎ１３を発生する。ＮＭＯＳキャパシタＮＣ５は信号ｎ１２に応答して信号ｎ１３を昇圧する。ＮＭＯＳトランジスタＮ７は信号ｎ１３に応答して昇圧ノードの信号ｎ１０の電荷を電圧発生ノードに伝送する。
【００１５】
図２は、図１に示した高電圧発生回路の動作を説明するための動作波形図であって、図２を利用して図１に示した回路の動作を説明すると次のとおりである。図２で、信号ｎ１〜ｎ１３は図１に示した高電圧発生回路の信号を各々示す。
【００１６】
外部電源電圧ＶＥＸＴが印加されて接地電圧ＶＳＳレベルのパルス信号ＥＮが印加される期間ｔ１のあいだに、第１遅延回路１０は接地電圧ＶＳＳレベルのパルス信号ＥＮを第１遅延時間ｄ１だけ遅延して接地電圧ＶＳＳレベルの信号ｎ１を発生する。第２遅延回路１２は信号ｎ１を第２遅延時間ｄ２だけ遅延して遅延された接地電圧ＶＳＳレベルの信号ｎ２を発生する。ＮＯＲゲートＮＯＲ１は接地電圧ＶＳＳレベルのパルス信号ＥＮと信号ｎ２とを否定論理和して外部電源電圧ＶＥＸＴレベルの信号ｎ３を発生する。ＮＯＲゲートＮＯＲ２、第１レベルシフタ１４、及びインバータＩ１は信号ｎ２、ｎ３を入力して高電圧ＶＰＰレベルの信号ｎ４を発生する。ＮＭＯＳトランジスタＮ１は高電圧ＶＰＰレベルの信号ｎ４に応答して信号ｎ５を外部電源電圧ＶＥＸＴレベルにプリチャージする。インバータＩ３は外部電源電圧ＶＥＸＴレベルの信号を反転して接地電圧ＶＳＳレベルの信号ｎ７を発生する。ＮＭＯＳトランジスタＮ２は信号ｎ６を外部電源電圧ＶＥＸＴレベルにプリチャージする。ＮＭＯＳキャパシタＮＣ２は外部電源電圧ＶＥＸＴレベルの信号ｎ３が発生すれば信号ｎ６を電圧２ＶＥＸＴに昇圧する。ＮＭＯＳトランジスタＮ３、Ｎ４は電圧２ＶＥＸＴが発生すれば信号ｎ８、ｎ１０を外部電源電圧ＶＥＸＴレベルにプリチャージする。インバータＩ４、Ｉ５で構成された回路は接地電圧ＶＳＳレベルの信号を入力して接地電圧ＶＳＳレベルの信号ｎ９を発生する。ＮＡＮＤゲートＮＡ１、インバータＩ６、第２レベルシフタ１６、及びインバータＩ７で構成された回路は接地電圧ＶＳＳレベルの信号ｎ１、ｎ２を入力して高電圧ＶＰＰレベルの信号ｎ１１を発生する。インバータＩ８は高電圧ＶＰＰレベルの信号ｎ１１を反転して接地電圧ＶＳＳレベルの信号ｎ１２を発生する。ＮＭＯＳトランジスタＮ６は高電圧ＶＰＰレベルの信号ｎ１１に応答して信号ｎ１３を外部電源電圧ＶＥＸＴレベルにプリチャージする。
【００１７】
パルス信号ＥＮが接地電圧ＶＳＳレベルから外部電源電圧ＶＥＸＴレベルに遷移される期間ｔ２のあいだに、第１遅延回路１０は外部電源電圧ＶＥＸＴレベルのパルス信号ＥＮを遅延時間ｄ１だけ遅延し、遅延された外部電源電圧ＶＥＸＴレベルの信号を発生する。第２遅延回路１２は信号ｎ１を遅延時間ｄ２だけ遅延し、遅延された外部電源電圧ＶＥＸＴレベルの信号を発生する。ＮＯＲゲートＮＯＲ１は信号ｎ１、ｎ２を否定論理和して接地電圧ＶＳＳレベルの信号ｎ３を発生する。ＮＯＲゲートＮＯＲ２、第１レベルシフタ１４、及びインバータＩ１で構成された回路は接地電圧ＶＳＳレベルの信号ｎ３を入力して接地電圧ＶＳＳレベルの信号ｎ４を発生する。インバータＩ２は接地電圧ＶＳＳレベルの信号ｎ４を反転して高電圧ＶＰＰレベルの信号を発生する。ＮＭＯＳキャパシタＮＣ１は高電圧ＶＰＰレベルの信号に応答して昇圧し、信号ｎ５を電圧ＶＥＸＴ＋ＶＰＰに昇圧する。ＮＭＯＳキャパシタＮＣ３は外部電源電圧ＶＥＸＴレベルの信号ｎ７に応答して信号ｎ８を電圧２ＶＥＸＴに昇圧する。インバータＩ４、Ｉ５で構成された回路は接地電圧ＶＳＳレベルの信号ｎ９を発生する。ＮＡＮＤゲートＮＡ１、インバータＩ６、第２レベルシフタ１６、及びインバータＩ７で構成された回路は高電圧ＶＰＰレベルの信号ｎ１１を発生する。ＮＭＯＳトランジスタＮ６は信号ｎ１１に応答してオンされて外部電源電圧ＶＥＸＴレベルの信号ｎ１３を発生する。インバータＩ８は高電圧ＶＰＰレベルの信号を反転して接地電圧ＶＳＳレベルの信号ｎ１２を発生する。したがって、この期間ｔ２のあいだに、ＮＭＯＳトランジスタＮ４、Ｎ７がオフされて、ＮＭＯＳトランジスタＮ５がオンされているので信号ｎ８、ｎ１０間の電荷共有作動が遂行される。したがって、信号ｎ８は電圧１．５ＶＥＸＴレベルに低くなって、信号ｎ１０は電圧１．５ＶＥＸＴレベルに高まる。すなわち、信号ｎ１０の１次昇圧作動が遂行される。
【００１８】
期間ｔ３のあいだに、信号ｎ４が高電圧ＶＰＰレベルに遷移されて、信号ｎ５が外部電源電圧ＶＥＸＴレベルに遷移され、信号ｎ９は外部電源電圧ＶＥＸＴレベルに遷移され、信号ｎ１３は電圧ＶＥＸＴ＋ＶＰＰレベルに遷移される。そして、信号ｎ６、ｎ７各々は外部電源電圧ＶＥＸＴレベルを維持する。これにより、ＮＭＯＳキャパシタＮＣ４は信号ｎ９に応答して信号ｎ１０を電圧２．５ＶＥＸＴレベルに２次昇圧する。このとき、ＮＭＯＳトランジスタＮ４、ＮＭＯＳトランジスタＮ５がオフされ、ＮＭＯＳトランジスタＮ７がオンされて信号ｎ１０と高電圧発生端子間に電荷共有作動が遂行され、信号ｎ１０は電圧２．５ＶＥＸＴから高電圧ＶＰＰレベルに遷移される。このとき、信号ｎ８は電圧１．５ＶＥＸＴレベルを維持する。
【００１９】
期間ｔ３後に、上述したような期間ｔ１、ｔ２、ｔ３の作動を繰り返して遂行することによって高電圧ＶＰＰを発生する。
すなわち、上述したような従来の高電圧発生回路は、ノードｎ８を電圧ＶＥＸＴから電圧２ＶＥＸＴに昇圧して、ノードｎ５を電圧ＶＥＸＴから電圧ＶＥＸＴ＋ＶＰＰに昇圧してＮＭＯＳトランジスタＮ５がオンされてノードｎ１０の電圧ＶＥＸＴとノードｎ８の電圧２ＶＥＸＴとの間に電荷共有が遂行される。このとき、ノードｎ１０の電圧が電圧１．５ＶＥＸＴレベルに１次昇圧される。
【００２０】
以後、ノードｎ９が接地電圧ＶＳＳから外部電源電圧ＶＥＸＴになってキャパシタＮＣ４によってノードｎ１０の電圧が電圧２．５ＶＥＸＴに２次昇圧される。また、ノードｎ１３が外部電源電圧ＶＥＸＴから電圧ＶＥＸＴ＋ＶＰＰに昇圧され、ＮＭＯＳトランジスタＮ７がオンされて信号ｎ１０と高電圧発生端子との間に電荷共有作動が遂行される。このとき、伝送される電荷量はＮＣ４×（２．５ＶＥＸＴ−ＶＰＰ）になる。２次昇圧作動が遂行された後にノードｎ１３の電圧が電圧ＶＥＸＴになってＮＭＯＳトランジスタＮ７をオフし、ノードｎ８、ｎ１０が外部電源電圧ＶＥＸＴにプリチャージされる。
【００２１】
ところで、上述したような従来の高電圧発生回路は、一定範囲までの外部電源電圧ＶＥＸＴが印加される場合を基準に信号ｎ１０を昇圧するための昇圧用キャパシタＮＣ３、ＮＣ４の大きさを定めておいたため、一定範囲未満の外部電源電圧ＶＥＸＴが印加される場合には昇圧用キャパシタＮＣ３、ＮＣ４の昇圧容量を大きくしないと目標とする高電圧に昇圧できない。
ところで、従来の高電圧発生回路の昇圧用キャパシタの昇圧能力を大きくするために昇圧用キャパシタの大きさを増加すればレイアウト面積が増加するという問題点がある。
【００２２】
図３は本発明の高電圧発生回路の実施例の構成を示す回路図であって、第３、第４、第５遅延回路２０、２２、２４、インバータＩ１０とＮＡＮＤゲートＮＡ３とで構成された第１パルス発生回路２６、インバータＩ９とＮＡＮＤゲートＮＡ２とで構成された第２パルス発生回路２８、ＮＡＮＤゲートＮＡ１、ＮＡ４、ＮＯＲゲートＮＯＲ３、第１及び第２レベルシフタ１４、１６、インバータＩ１〜Ｉ８、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３′、Ｎ４、Ｎ５、Ｎ６、Ｎ７、及びＮＭＯＳキャパシタＮＣ１〜ＮＣ５で構成されている。
【００２３】
図３で、図１に示した構成と同一の構成部分には図１に示したと同一の符号及び番号を用いて示した。
図３に示したように、第３、第４、第５遅延回路２０、２２、２４、ＮＡＮＤゲートＮＡ１、ＮＡ２、ＮＡ３、ＮＡ４、ＮＯＲゲートＮＯＲ３、及びインバータＩ３〜Ｉ６、Ｉ９、Ｉ１０の電源電圧として外部電源電圧ＶＥＸＴが印加され、インバータＩ１、Ｉ２、Ｉ７、Ｉ８及び第１及び第２レベルシフタ１４、１６の電源電圧として高電圧ＶＰＰが印加されるように構成されている。
【００２４】
図３で、第３、第４、第５遅延回路２０、２２、２４、第１パルス信号発生回路２６、第２パルス信号発生回路２８、ＮＡＮＤゲートＮＡ１、ＮＡ４、ＮＯＲゲートＮＯＲ３、第１、第２レベルシフタ１４、１６、インバータＩ１〜Ｉ８は高電圧発生回路の昇圧動作を制御するための制御信号発生回路の構成を示す。ＮＭＯＳキャパシタＮＣ１とＮＭＯＳトランジスタＮ１とは信号ｎ５をプリチャージして昇圧するための回路構成を、ＮＭＯＳキャパシタＮＣ２とＮＭＯＳトランジスタＮ２とは信号ｎ６を昇圧してプリチャージするための回路構成を、ＮＭＯＳキャパシタＮＣ３は信号ｎ８を昇圧するための回路構成を、ＮＭＯＳキャパシタＮＣ４は信号ｎ１０を昇圧するための回路構成を、ＮＭＯＳキャパシタＮＣ５とＮＭＯＳトランジスタＮ６とは信号ｎ１３をプリチャージして昇圧するための回路構成を各々示す。そして、ＮＭＯＳトランジスタＮ３′、Ｎ４は信号ｎ８、ｎ１０をプリチャージするための回路構成を、ＮＭＯＳトランジスタＮ５は信号ｎ５に応答して信号ｎ８、ｎ１０間に電荷を伝達するための構成を、ＮＭＯＳトランジスタＮ７は信号ｎ１０が発生する昇圧ノードと高電圧発生端子との間に電荷を伝達するための構成を各々示す。
【００２５】
図３に示した回路の機能を説明すると次のとおりである。
第３遅延回路２０は、パルス信号ＥＮを第３遅延時間ｄ３だけ遅延して信号ｎ１４を発生する。第４遅延回路２２は第３遅延回路２０の出力信号を第４遅延時間ｄ４だけ遅延して信号ｎ１５を発生する。第５遅延回路２４は第４遅延回路２２の出力信号を第５遅延時間ｄ５だけ遅延して信号ｎ１６を発生する。第１パルス信号発生回路２６は信号ｎ１４を反転した信号と信号ｎ１６とを否定論理積して信号ｎ１８を発生する。第２パルス信号発生回路２８は信号ＥＮと信号ｎ１６とを反転した信号を否定論理積して信号ｎ１７を発生する。ＮＡＮＤゲートＮＡ４は信号ｎ１７、ｎ１８を否定論理積して信号ｎ１９を発生する。ＮＯＲゲートＮＯＲ３は信号ＥＮ、ｎ１６を否定論理和して信号ｎ２０を発生する。ＮＡＮＤゲートＮＡ１とインバータＩ６とは信号ＥＮ、ｎ１６を論理積する。第１レベルシフタ１４は信号ｎ１９のレベルを変換する。第２レベルシフタ１６はインバータＩ６の出力信号のレベルを変換する。
【００２６】
インバータＩ１は第１レベルシフタ１４の出力信号を反転して信号ｎ４を発生する。インバータＩ２は信号ｎ４を反転する。ＮＭＯＳトランジスタＮ１は信号ｎ４に応答して信号ｎ５を外部電源電圧ＶＥＸＴレベルにプリチャージする。ＮＭＯＳキャパシタＮＣ１はインバータＩ２の出力信号に応答して信号ｎ５を電圧ＶＥＸＴ＋ＶＰＰに昇圧する。ＮＭＯＳトランジスタＮ２は信号ｎ６を外部電源電圧ＶＥＸＴにプリチャージする。ＮＭＯＳキャパシタＮＣ２は信号ｎ２０に応答してノードｎ６を電圧２ＶＥＸＴに昇圧する。ＮＭＯＳトランジスタＮ４は信号ｎ６に応答してノードｎ１０をプリチャージする。
【００２７】
インバータＩ３は信号ｎ１７を反転する。ＮＭＯＳトランジスタＮ３′は信号ｎ１３に応答して信号ｎ８を外部電源電圧ＶＥＸＴにプリチャージする。ＮＭＯＳキャパシタＮＣ３は信号ｎ７に応答してノードｎ８を電圧２ＶＥＸＴに昇圧する。ＮＭＯＳトランジスタＮ５は信号ｎ５に応答して信号ｎ８、ｎ１０の電荷共有作動を遂行する。インバータＩ４、Ｉ５は信号ｎ１６を遅延してバッファする。ＮＭ０ＳキャパシタＮＣ４は信号ｎ９に応答して信号ｎ１０を昇圧する。インバータＩ７は第２レベルシフタ１６の出力信号を反転して信号ｎ１１を発生する。インバータＩ８はインバータＩ７の出力信号を反転して信号ｎ１２を発生する。ＮＭＯＳトランジスタＮ６は信号ｎ１１に応答して信号ｎ１３を外部電源電圧ＶＥＸＴレベルにプリチャージする。ＮＭＯＳキャパシタＮＣ５は信号ｎ１２に応答して信号ｎ１３を電圧ＶＥＸＴ＋ＶＰＰに昇圧する。ＮＭＯＳトランジスタＮ７は信号ｎ１３に応答して信号ｎ１０と高電圧発生端子ＶＰＰとの間に電荷共有作動を遂行する。
【００２８】
図４は、図３に示した高電圧発生回路の動作を説明するための動作波形図であって、図４を利用して図３に示した回路の動作を説明すると次のとおりである。
図４に示した波形図は、昇圧動作が数回または数十回遂行された後の図１に示した高電圧発生回路の信号ｎ１〜ｎ２０の波形を示すものである。
接地電圧ＶＳＳレベルのパルス信号ＥＮが印加される期間Ｔ１のあいだに、信号ｎ１４、ｎ１５、ｎ１６、ｎ１９、ｎ７、ｎ９は接地電圧ＶＳＳレベルになって、信号ｎ１７、ｎ１８、ｎ２０、ｎ１０は外部電源電圧ＶＥＸＴレベルになる。そして、信号ｎ４、ｎ１１は高電圧ＶＰＰレベルになって、信号ｎ６は電圧２ＶＥＸＴレベルになる。信号ｎ５、ｎ１３は外部電源電圧ＶＥＸＴレベルにプリチャージされて、信号ｎ８は電圧ＶＥＸＴ＋Ｖａ（＝（ＶＰＰ−ＶＥＸＴ）／２）レベルにプリチャージされる。
【００２９】
パルス信号ＥＮが接地電圧ＶＳＳレベルから外部電源電圧ＶＥＸＴレベルに遷移される期間Ｔ２のあいだに、信号ｎ１４、ｎ１５、ｎ１６は各々遅延時間ｄ１、ｄ２、ｄ３後に接地電圧ＶＳＳレベルから外部電源電圧ＶＥＸＴレベルに遷移される。信号ｎ１７、ｎ２０、ｎ４、ｎ６、ｎ９、ｎ１２は接地電圧ＶＳＳレベルに遷移されて、信号ｎ１８、ｎ１９、ｎ６、ｎ７は外部電源電圧ＶＥＸＴレベルに遷移されて、信号ｎ１１は高電圧ＶＰＰレベルを維持する。信号ｎ５は電圧ＶＥＸＴ＋ＶＰＰレベルに遷移され、信号ｎ１３は外部電源電圧ＶＥＸＴレベルを維持する。これにより、ＮＭＯＳキャパシタＮＣ３の片側ノードの信号ｎ８が信号ｎ７に応答して電圧２Ｖｅｘｔ＋Ｖａに昇圧される。このとき、ＮＭＯＳトランジスタＮ４、Ｎ７がオフされて、ＮＭＯＳトランジスタＮ５がオンされて信号ｎ８、ｎ１０間に電荷共有作動が遂行される。したがって、信号ｎ８は電圧２ＶＥＸＴ＋Ｖａレベルから電圧１．５ＶＥＸＴ＋（Ｖａ／２）レベルに減少して、信号ｎ１０は電圧ＶＥＸＴレベルから電圧１．５ＶＥＸＴ＋（Ｖａ／２）レベルに１次昇圧される。
【００３０】
期間Ｔ３のあいだに、信号ｎ１４、ｎ１５、ｎ１６、ｎ１８、ｎ６は外部電源電圧ＶＥＸＴレベルを維持して、信号ｎ２０は接地電圧ＶＳＳレベルを維持する。信号ｎ１１は高電圧レベルＶＰＰから接地電圧ＶＳＳレベルに遷移される。信号ｎ１７は接地電圧ＶＳＳレベルから外部電源電圧ＶＥＸＴレベルに遷移され、信号ｎ１９は外部電源電圧ＶＥＸＴレベルから接地電圧ＶＳＳレベルに遷移され、信号ｎ４、ｎ１２は接地電圧ＶＳＳレベルから高電圧ＶＰＰレベルに遷移される。信号ｎ５は電圧ＶＥＸＴ＋ＶＰＰレベルから外部電源電圧ＶＥＸＴレベルに遷移され、信号ｎ９は接地電圧ＶＳＳレベルから外部電源電圧ＶＥＸＴレベルに遷移されて、信号ｎ１３は外部電源電圧ＶＥＸＴレベルから電圧ＶＥＸＴ＋ＶＰＰレベルに遷移される。
【００３１】
これにより、信号ｎ８は外部電源電圧ＶＥＸＴレベルに遷移するようになって、ＮＭＯＳキャパシタＮＣ４が信号ｎ９に応答して信号ｎ１０を電圧２．５ＶＥＸＴ＋（Ｖａ／２）レベルに２次昇圧する。このとき、ＮＭＯＳトランジスタＮ４、Ｎ５がオフされ、ＮＭＯＳトランジスタＮ７がオンされて信号ｎ１０と高電圧発生端子間に電荷共有作動が遂行される。信号ｎ１０は電圧２．５ＶＥＸＴ＋（Ｖａ／２）レベルから電圧ＶＰＰレベルに降下する。すなわち、このとき、ＮＭＯＳトランジスタＮ７を通して高電圧発生端子に伝えられる総電荷量はＮＣ４×（２．２５ＶＥＸＴ−０．７５ＶＰＰ）と示すことができる。
【００３２】
期間Ｔ４のあいだに、信号ｎ１４は接地電圧ＶＳＳレベルに遷移され、信号ｎ１５、ｎ１６、ｎ１７、ｎ９は外部電源電圧ＶＥＸＴレベルを維持し、信号ｎ２０、ｎ７は接地電圧ＶＳＳレベルを維持する。信号ｎ１８は外部電源電圧ＶＥＸＴレベルから接地電圧ＶＳＳレベルに遷移され、信号ｎ１９は接地電圧ＶＳＳレベルから外部電源電圧ＶＥＸＴレベルに遷移される。そして、信号ｎ４、ｎ１１は接地電圧ＶＳＳレベルから高電圧ＶＰＰレベルに遷移され、信号ｎ１２は高電圧ＶＰＰレベルから接地電圧ＶＳＳレベルに遷移され、信号ｎ１３は外部電源電圧ＶＥＸＴレベルから電圧ＶＥＸＴ＋ＶＰＰレベルに遷移され、信号ｎ５は外部電源電圧ＶＥＸＴレベルから電圧ＶＥＸＴ＋ＶＰＰレベルに遷移される。これにより、ＮＭＯＳトランジスタＮ４、Ｎ７がオフされ、ＮＭＯＳトランジスタＮ５がオンされて信号ｎ８、ｎ１０間に電荷共有作動が遂行される。信号ｎ８は外部電源電圧ＶＥＸＴレベルから電圧ＶＥＸＴ＋Ｖａレベルに増加し、信号ｎ１０は高電圧ＶＰＰレベルから電圧ＶＥＸＴ＋Ｖａレベルに減少する。
【００３３】
図３に示した本発明の高電圧発生回路は、上述したような期間Ｔ１、Ｔ２、Ｔ３、Ｔ４の動作を繰り返し遂行することによって高電圧ＶＰＰを発生する。
本発明の高電圧発生回路がＮＭＯＳトランジスタＮ７を通して高電圧発生端子に伝達する総電荷量はＮＣ４×（２．２５ＶＥＸＴ−０．７５ＶＰＰ）であり、従来の高電圧発生回路がＮＭＯＳトランジスタＮ７を通して高電圧発生端子に伝達する総電荷量はＮＣ４×（２．５ＶＥＸＴ−ＶＰＰ）であるので、本発明の高電圧発生回路は従来の高電圧発生回路と同一の大きさの昇圧用キャパシタＮＣ４を用いて多くの電荷量を伝達することができる。もしも外部電源電圧ＶＥＸＴのレベルが２Ｖであって、目標とする高電圧ＶＰＰレベルが４Ｖと仮定すれば、従来の高電圧発生回路は高電圧発生端子に総量１．０×ＮＣ４の電荷量を伝達することができるが、本発明の高電圧発生回路は高電圧発生端子に総量１．５×ＮＣ４の電荷量を伝達することができる。
【００３４】
すなわち、本発明の高電圧発生回路は、期間Ｔ３で高電圧を発生した後に期間Ｔ４でＮＭＯＳトランジスタＮ５をオンし、ＮＭＯＳトランジスタＮ４、Ｎ７をオフして信号ｎ８、ｎ１０間で電荷共有作動を遂行して信号ｎ８の電圧レベルを高めることによって昇圧能力が向上される。これにより、次の期間Ｔ１で信号ｎ１０を１次昇圧する時信号ｎ１０の昇圧レベルを高めることができる。
したがって、本発明の高電圧発生回路は、昇圧用キャパシタＮＣ３、ＮＣ４の面積を増加することなく制御信号を発生するための回路構成を変えることによって昇圧能力を増加することができる。
【００３５】
図５は、従来の高電圧発生回路と本発明の高電圧発生回路との外部電源電圧に対する昇圧電荷量の変化をシミュレーションしたグラフであって、横軸は外部電源電圧ＶＥＸＴを、縦軸は昇圧電荷量を示すものである。
図５で、Ｘで表示したグラフが従来の高電圧発生回路のグラフを、Ｙで表示したグラフが本発明の高電圧発生回路のグラフを各々示すものである。
【００３６】
図５に示したグラフから分かるように、外部電源電圧ＶＥＸＴのレベルが１．９Ｖ以下では昇圧電荷量が約２倍程度増加し、外部電源電圧ＶＥＸＴのレベルが１．９Ｖ超過時にも昇圧電荷量が増加したことが分かる。
上述した説明から分かるように、本発明の高電圧発生回路は、昇圧用キャパシタの大きさを増加することなく昇圧能力を改善することができる。したがって、高電圧発生回路のレイアウト面積が増加することはない。
前述の説明では本発明の望ましい実施例を参照して説明したが、該技術分野の熟練した当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解されたい。
【００３７】
【発明の効果】
本発明の高電圧発生回路は、昇圧用キャパシタの大きさを増加することなく高電圧昇圧能力を増加することができる。したがって、レイアウト面積が増加することはない。
【図面の簡単な説明】
【図１】従来の高電圧発生回路の実施例の構成を示す回路図である。
【図２】図１に示した高電圧発生回路の動作を説明するための動作波形図である。
【図３】本発明の高電圧発生回路の実施例の構成を示す回路図である。
【図４】図３に示した高電圧発生回路の動作を説明するための動作波形図である。
【図５】従来の高電圧発生回路と本発明の高電圧発生回路との外部電源電圧に対する昇圧電荷量の変化をシミュレーションしたグラフである。
【符号の説明】
１４    第１レベルシフタ
１６    第２レベルシフタ
２０    第３遅延回路
２２    第４遅延回路
２４    第５遅延回路
２６    第１パルス発生回路
２８    第２パルス発生回路
【図１】
0004210484.tif 000002
【図２】
0004210484.tif 000003
【図３】
0004210484.tif 000004
【図４】
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【図５】
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