(57)【特許請求の範囲】
【請求項１】
１より大きい第１及び第２除数による分周を選択的に実行する周波数分周器であって、
基準となるクロック周波数である基準クロック周波数を有する、基準となるクロック信号である基準クロック信号を受信する基準クロック信号受信手段と、
複数の制御信号を受信する制御信号受信手段と、
前記制御信号の第１状態に応答して、前記基準クロック信号を使用して、前記第１除数による分周によって分周された、前記基準クロック周波数を有する出力信号を生成する第１手段であって、前記第１除数による分周は、当該周波数分周器に第１所定状態シーケンスを介する遷移を生じさせる第１手段と、
前記制御信号の第２状態に応答して、前記基準クロック信号を使用して、前記第２除数による分周によって分周された、前記基準クロック周波数を有する出力信号を生成する第２手段であって、前記第２除数による分周は、当該周波数分周器に第２所定状態シーケンスを介する遷移を生じさせる第２手段と、
前記制御信号の第３状態に応答して、前記第１及び第２所定状態シーケンスの両方に共通な初期状態へ前記周波数分周器を初期化する第３手段とを備え、
前記第３手段によって、前記初期状態での当該周波数分周器は、前記制御信号の第１状態の次の適用に直ちに応答し、かつ前記制御信号の第２状態の次の適用に直ちに応答する
ことを特徴とする周波数分周器。
【請求項２】
前記第１及び第２手段は、前記制御信号受信手段によって受信される前記制御信号の第３状態が継続している期間は非アクティブにされる
ことを特徴とする請求項１に記載の周波数分周器。
【請求項３】
スワローイネーブル信号を受信するスワローイネーブル信号受信手段と、
前記スワローイネーブル信号が所定値に設定されていない場合に前記第２手段をディスエーブルにする手段と、
当該周波数分周器が前記初期状態である場合に前記所定値を有する出力制御信号を生成する手段と
を更に備えることを特徴とする請求項１に記載の周波数分周器。
【請求項４】
前記第１除数は２であり、前記第２除数は３である
ことを特徴とする請求項１に記載の周波数分周器。
【請求項５】
周波数分周器であって、
直列に接続された複数の周波数分周器ユニットを備え、それぞれは、
基準となる周波数である基準クロック周波数を有する、基準となるクロック信号である基準クロック信号を受信する基準クロック信号受信手段と、
複数の制御信号を受信する制御信号受信手段と、
前記制御信号の第１状態に応答して、前記基準クロック信号を使用して、前記第１除数による分周によって分周された、前記基準クロック周波数を有する出力信号を生成する第１手段であって、前記第１除数による分周は、当該周波数分周器に第１所定状態シーケンスを介する遷移を生じさせる第１手段と、
前記制御信号の第２状態に応答して、前記基準クロック信号を使用して、前記第２除数による分周によって分周された、前記基準クロック周波数を有する出力信号を生成する第２手段であって、前記第２除数による分周は、当該周波数分周器ユニットに第２所定状態シーケンスを介する遷移を生じさせる第２手段と、
前記制御信号の第３状態に応答して、前記第１及び第２所定状態シーケンスの両方に共通な初期状態へ当該周波数分周器ユニットを初期化する第３手段とを備え、
前記第３手段によって、前記初期状態での当該周波数分周器ユニットは前記制御信号の第１状態の次の適用に直ちに応答し、かつ前記制御信号の第２状態の次の適用に直ちに応答し、
更に、前記直列に接続された複数の周波数分周器ユニットそれぞれは、
スワローイネーブル信号を受信するスワローイネーブル信号受信手段と、
前記スワローイネーブル信号が所定値に設定されない場合に前記第２手段をディスエーブルにする手段と、
当該周波数分周器ユニットが前記初期状態である場合に前記所定値を有する出力制御信号を生成する手段とを備え、
前記直列に接続された複数の周波数分周器ユニット内のｉ列目の周波数分周器ユニットは、ｉ番目の出力信号を、（ｉ＋１）列目の周波数分周器ユニットの前記基準クロック信号として使用するために（ｉ＋１）列目の周波数分周器ユニットへ供給し、前記ｉ列目の前記周波数分周器ユニットは、ｉ番目の出力制御信号を、（ｉ＋１）列目の前記周波数分周器ユニットの前記スワローイネーブル信号として使用するために（ｉ−１）列目の周波数分周器ユニットへ供給する
ことを特徴とする周波数分周器。
【請求項６】
前記直接に接続された複数の周波数分周器ユニットへ入力基準クロック信号を供給する、直列に接続された１つ以上の第２周波数分周器ユニットを更に備え、
前記第２周波数分周器ユニットのそれぞれは、当該周波数分周器ユニットを前記初期状態へ初期化するための前記第３手段をロックする
ことを特徴とする請求項５に記載の周波数分周器。
【請求項７】
前記周波数分周器ユニットのそれぞれにおいて、前記第１及び第２手段は、前記制御信号受信手段によって受信される前記制御信号の前記第３状態が継続している期間は非アクティブにされる
ことを特徴とする請求項５に記載の周波数分周器。
【請求項８】
前記第１除数は２であり、前記第２除数は３である
ことを特徴とする請求項５に記載の周波数分周器。
【請求項９】
１より大きい第１及び第２除数による分周を選択的に実行する周波数分周器を制御する方法であって、
基準となるクロック周波数である基準クロック周波数を有する、基準となるクロック信号である基準クロック信号を受信する工程と、
複数の制御信号を受信する工程と、
前記基準クロック信号を使用して、前記第１除数による分周によって分周された、前記基準クロック周波数を有する出力信号を生成することによって、前記制御信号の第１状態に応答する工程であって、前記第１除数による分周は、第１所定状態シーケンスを介する遷移を含む、工程と、
前記基準クロック信号を使用して、前記第２除数による分周によって分周された、前記基準クロック周波数を有する出力信号を生成することによって、前記制御信号の第２状態に応答する工程であって、前記第２除数による分周は、第２所定状態シーケンスを介する遷移を含む、工程と、
前記第１及び第２所定状態シーケンスの両方に共通な初期状態へ前記周波数分周器を初期化して前記制御信号の第３状態に応答する工程とを備え、
前記第３状態に応答する工程によって、前記初期状態での前記周波数分周器は、前記制御信号の第１状態の次の適用に直ちに応答し、かつ前記制御信号の第２状態の次の適用に直ちに応答する
ことを特徴とする方法。
【請求項１０】
前記制御信号の第１及び第２状態に応答する工程のどちらも、前記受信工程によって受信される前記制御信号の第３状態が継続している期間は実行されない
ことを特徴とする請求項９に記載の方法。
【請求項１１】
スワローイネーブル信号を受信する工程と、
前記スワローイネーブル信号が所定値に設定されない場合に前記制御信号の第２状態に応答する工程をディスエーブルにする工程と、
前記周波数分周器が前記初期状態である場合に前記所定値を有する出力制御信号を生成する工程と
を更に備えることを特徴とする請求項９に記載の方法。
【請求項１２】
前記第１除数は２であり、前記第２除数は３である
ことを特徴とする請求項９に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
背景
本発明は周波数分周器に関し、より具体的には、複数種類の除数による分周が可能な周波数分周器に関するものである。
【０００２】
多段分周周波数分周器は、多くの用途に有用である。１つの用途としては、△Σ制御分数Ｎ位相ロックループ（ＰＬＬ）変調器において、使用されている。この種の変調器は、連続位相変調（ＣＰＭ）の実行をコスト的かつ回路規模的な効果をもって実現する方法である。ＣＰＭは、例えば、ＧＳＭ／ＤＣＳシステムのようなスペクトル効果デジタル通信を達成するために使用される。この変調技術は、特に、セルラー式通信システム内の移動局に対し適しており、その用途は移動局によって制約されることはない。
【０００３】
従来の連続位相変調器の構成を図１に示す。送信対象の情報１００はデジタル信号プロセッサ１０１に供給され、そのデジタル信号プロセッサはその情報１００から同位相（Ｉ）及び直相（Ｑ）成分を生成する。これらの成分はそれぞれ、デジタルアナログ（Ｄ／Ａ）コンバータ１０３ａ、１０３ｂに供給される。Ｄ／Ａコンバータ１０３ａ、１０３ｂの出力のそれぞれは、ローパスフィルタ１０５ａ、１０５ｂに供給される。ローパスフィルタ１０５ａ、１０５ｂそれぞれからの出力は、それぞれ倍周器１０７ａ、１０７ｂの第１入力に供給される。第１キャリヤ信号１０９ａは同相経路の倍周器１０７ｂの第２入力に供給される。第２キャリヤ信号１０９ｂ、つまり、第１キャリヤ信号１０９ａとは位相が９０°異なる第２キャリヤ信号１０９ｂは、異なる位相経路で倍周器１０７ｂの第２入力に供給される。そして、倍周器１０７ａ、１０７ｂの出力は、加算器１１１で加算され、増幅かつ送信対象の変調信号１１３を形成する。
【０００４】
近年では、連続位相変調器の別の構成、１９９４年５月のＩＥＥＥの回路及びシステムのトランザクションIIの第４１巻のページ３２１〜ページ３２６の「簡略化連続位相変調器技術」がRiley及びCopelandによって提案されている。この別の構成では、分数Ｎ位相ロックループ（ＰＬＬ）の分周率を制御するために△Σ変調器が採用されている。同様のアプローチとして、１９９３年５月のＩＥＥＥの固体回路のトランザクションの第２８巻のページ５５３〜５５９の「分周Ｎ周波数合成における△Σ変調」がT.A. Riley, M.A. Copeland及びT.A. Kwasniewskiによって、また、１９９０年５月の第４４回周波数制御における年次シンポジウムの「多段変調器分数分周器」がB.Miller及びB.Conleyによって、また、１９９１年６月のＩＥＥＥの計器及び計測のトランザクションの第４０巻のページ５７８〜５８３の「多段変調器分数分周器」がB.Miller及びB.Conleyによって記載されている。また、参考文献として、１９９１年１０月８日に登録されたAlexander W.Hietala及びD.C. Rabeによる名称が多段倍周器Σ△分数Ｎ合成である米国特許番号第５，０５５，８０２号、及び１９９３年１０月２３日に登録されたT.Rileyによる名称が周波数合成装置である米国特許番号第４，９６５，５３１号がある。△Σ制御分数Ｎ  ＰＬＬ変調は、多くの利益を持つコスト的かつ回路規模的に効果のある構成となる。例えば、これは、連続位相を保証する。また、変調、同様にして、チャネル選択は、純粋な直接的かつデジタル的な方法で制御できる。ＰＬＬにおいて多段分周周波数分周器（即ち、複数種類の除数で分周可能な周波数分周器である）を使用して、△Σ制御分周Ｎ  ＰＬＬ変調器は、多重帯域用途に対し容易に使用することができる。
【０００５】
従来の△Σ制御分数Ｎ  ＰＬＬ変調器のブロック図を図２に示す。基準信号２０１は、周波数分周器２０６の出力の位相で、位相検出器２０２に入力される。基準信号２０１は、ｆrefで示される周波数を有する正弦波信号であることが好ましい。位相検出器２０２の出力はパルスであり、このパルスは基準信号２０１と周波数分周器２０６の出力間の位相差に関連する。位相検出器２０２の出力はチャージポンプ２０７に入力され、次に、ループフィルタ２０８によってフィルタ化される。次に、ループフィルタ２０８の出力は、電圧制御発振器（ＶＣＯ）２９に入力される。ＶＣＯ２０９の出力信号は、周波数分周器２０６の入力に供給される。このフィードバック構成によって、ＶＣＯ２０５の出力周波数は、周波数分周器２０６の分周率倍の基準信号２０１の周波数に等しくなるように励振される。ここで、ＶＣＯ２０９の周波数は、周波数分周器２０６の分周率を制御することによって制御できる。△Σ制御分数Ｎ  ＰＬＬ変調器では、分周率は、変調信号２１１を受信する入力を持つ△Σ変調器２１０によって生成される。
【０００６】
ＰＬＬの周波数分周器２０６は、所望の変調を達成するために３つの重要な条件を満足しなければならない。１つ目は、基準周波数周期毎に分周率を変更しなければならない。２つ目は、ループ内での超非線形性を避けるために、すべての分周率に対し全く同じ遅延を持たせなければならない。３つ目は、広範囲の無線周波数で△Σ制御分数Ｎ  ＰＬＬ変調器の動作を実行するために広範囲の連続分周率を持たなければならず、かつ、それによって、多重帯域機能を達成しければならない。
要約
それゆえ、本発明の目的は、基準周波数周期毎の分周率の変化に応答することができる周波数分周器を提供することである。
【０００７】
また、本発明の目的は、全分周率に対しまったく同じ遅延を出力する周波数分周器を提供することである。
【０００８】
更に、本発明の目的は、広範囲の連続する分周率で分周することができる周波数分周器を提供することである。
【０００９】
本発明の構成の１つに従えば、上記の目的及びそれ以外の目的は、１以上の第１及び第２除数によって選択的に分周が可能な周波数分周器で達成される。周波数分周器は、基準クロック周波数を有する基準クロック信号を受信する手段と、複数の制御信号を受信する手段と、前記制御信号の第１状態の応答に対し、前記第１除数によって分周された前記基準クロック周波数を有する出力信号を生成するために該基準クロック信号を使用する第１手段とを備え、前記第１除数による分周は、第１所定状態シーケンスを介する遷移に対し前記周波数分周器を起動する。また、周波数分周器は、前記制御信号の第２状態の応答に対し、前記第２除数によって分周された前記基準クロック周波数を有する出力信号を生成するために該基準器クロック信号を使用する第２手段と、前記第２除数による分周は、第２所定状態シーケンスを介する遷移に対し前記周波数分周器を起動し、前記制御信号の第３状態の応答に対し、前記第１及び第２所定状態シーケンスの両方に共通な初期状態へ前記周波数分周器を初期化する第３手段とを備え、前記初期状態での前記周波数分周器は前記制御信号の第１状態の次の処理に応答し、かつ前記制御信号の第２状態の次の処理に応答する。
【００１０】
本発明の別の構成では、前記第１及び第２手段は、前記受信手段によって受信される前記制御信号の第３状態が継続している期間と同じ期間だけ非アクティブになっている。
【００１１】
また、本発明の別の構成では、周波数分周器は、スワローイネーブル制御信号を受信する手段と、前記スワローイネーブル制御信号が所定値に設定されていない場合に前記第２手段をディスエーブルにする手段と、前記周波数分周器が前記初期状態である場合に前記所定値を有する出力制御信号を生成する手段とを備える。
【００１２】
また、更に、本発明の別の構成では、前記第１除数は２であり、前記第２除数は３である。
【００１３】
また、更に、本発明の別の構成では、直列に接続された複数の周波数分周器ユニットを備え、それぞれは、基準クロック周波数を有する基準クロック信号を受信する手段と、複数の制御信号を受信する手段と、前記制御信号の第１状態の応答に対し、前記第１除数によって分周された前記基準クロック周波数を有する出力信号を生成するために該基準クロック信号を使用する第１手段と、前記第１除数による分周は、第１所定状態シーケンスを介する遷移に対し前記周波数分周器を起動し、前記制御信号の第２状態の応答に対し、前記第２除数によって分周された前記基準クロック周波数を有する出力信号を生成するために該基準器クロック信号を使用する第２手段と、前記第２除数による分周は、第２所定状態シーケンスを介する遷移に対し前記周波数分周器を起動し、前記制御信号の第３状態の応答に対し、前記第１及び第２所定状態シーケンスの両方に共通な初期状態へ前記周波数分周器を初期化する第３手段と、前記初期状態での前記周波数分周器は前記制御信号の第１状態の次の処理に応答し、かつ前記制御信号の第２状態の次の処理に応答し、スワローイネーブル制御信号を受信する手段と、前記スワローイネーブル制御信号が所定値に設定されない場合に前記第２手段をディスエーブルにする手段と、前記周波数分周器が前記初期状態である場合に前記所定値を有する出力制御信号を生成する手段とを備える。直列に接続された複数の周波数分周器では、ランクｉの周波数分周器は、ｉ番目の出力信号を、ランク（ｉ＋１）の周波数分周器の基準クロック信号として使用するランク（ｉ＋１）の周波数分周器へ供給し、ランクｉの前記周波数分周器は、ｉ番目の出力制御信号を、ランク（ｉ＋１）の前記周波数分周器の前記スワローイネーブル制御信号として使用するランク（ｉ−１）の周波数分周器へ供給する。
【００１４】
本発明の別の構成では、前記直接に接続された複数の周波数分周器ユニットへ入力基準クロック信号を供給する直列に接続された１つ以上の第２周波数分周器ユニットを更に備え、前記第２周波数分周器ユニットのそれぞれは、前記周波数分周器を前記初期状態へ初期化するために前記第３手段をロックする。
【００１５】
また、本発明の別の構成では、前記周波数分周器のそれぞれにおいて、前記第１及び第２手段は、前記受信手段によって受信される前記制御信号の前記第３状態が継続している期間だけ非アクティブとなる。
【００１６】
また、更に、本発明の別の構成では、前記第１除数は２であり、前記第２除数は３である。
【００１７】
本発明の目的及び効果は、図と併せた以下の詳細な説明を読解することで理解されるであろう。
詳細な説明
本発明の様々な特徴は、図面を参照して説明し、図面において、同じ参照番号は同じ構成として識別される。
【００１８】
本発明の構成の１つに従えば、開示される周波数分周器は、基準周波数周期毎の分周率の変化に応答可能であり、すべての分周率に対し全く同じ遅延を持ち、広範囲の連続する分周率による分周が可能である。本発明の別の構成では、周波数分周器は、変調器多重帯域機能を与えるΣ△制御分数Ｎ変調器用に適用される。
【００１９】
本発明は、１６−９５の範囲内の任意の整数によって無線周波数を分周可能な実施形態について説明する。フィルタリング基準周波数ｆrefによってΣ△制御分数Ｎ  ＰＬＬ変調器を適用する場合、出力周波数の範囲は、例えば、ＧＳＭ、ＡＭＰＳ、ＤＥＣＴ、ＤＣＳ、ＰＣＳ及びＡＣＥＳのような主要なセルラー式通信システムに適すように生成できる。しかしながら、本発明が本実施形態に限定されないことは当業者には認識されるであろう。特に、本発明の技術は、１６−９５の範囲例以外の範囲内の整数によって分周可能な周波数分周器を構成するために適用されても良い。また、本発明の周波数分周器の別の実施形態は、上述のシステム以外の通信システム用のΣ△制御分数Ｎ  ＰＬＬ変調器に適用されても良い。また、本発明の周波数分周器は、Σ△制御分数Ｎ  ＰＬＬ変調器用以外の用途に適用されても良い。つまり、本明細書で説明される様々な実施形態は例示として考慮されるべきであり、本発明の範囲を限定するものではない。
【００２０】
図３を参照して、本発明の実施形態の周波数分周器のブロック図を説明する。実際の周波数分周は、直列に接続されたいくつかの分周器ブロックによって実行される。本発明の構成の１つに従えば、２種類の分周器ブロックを使用する。１つ目の種類は、既存の２／３分周器ブロック３００ａ、３００ｂ、３００ｃ、３００ｄ（以下、参照番号３００と称する）。この種の分周器ブロックは、図４でより詳細に説明する。２／３分周器ブロック３００は、第１入力制御信号i_swx４０１ａの論理値及び第２入力制御信号i_pgmx３０７の論理値に依存して、差分クロック入力周波数i_clkX、i_clkbXを２あるいは３で分周する。（もちろん、差分クロック入力は必須ではなく、別の形態では、単一クロック入力が可能で、かつこのような入力は、２／３分周器ブロック３００用の異位相クロック信号を生成するために位相反転器へ供給する）。別の２／３分周器ブロック３００が直列に構成される場合、信号i_swx４０１ａは、通常、より有効な隣接２／３分周器ブロック３００によって供給される。図２に示されるような連続位相変調器が使用される場合、第１入力制御信号i_pgmx３０７は、通常、Σ△変調器の出力から導出される。第１入力制御信号i_pgmx３０７は、２（i_pgmx＝０）あるいは３（i_pgmx＝１）による分周が要求されているかどうかを示すために使用される。しかしながら、実行対象が３による分周では、第２制御信号i_swx４０１ａも１に設定されなければならない。ある意味では、i_swx４０１ａは「スワローイネーブル」信号（２／３分周器ブロックにおける３分周は、２分周に対する拡張クロック周期を通常は吸収し、かつ拡張クロック周期を「スワローイング（swallowing：吸収する）」することによって実行される）として考慮されても良い。ラッチ４０２ａ及び４０２ｂのペアは、マスタ−スレーブ構成で動作し、ラッチ４０３ａ及び４０２ｂのペアも同様に動作する。出力信号４０４（より影響のない隣接２／３分周器ブロック用のi_swx+1入力信号４０１ａとして使用されても良い）は、ラッチ４０２ａの出力によって供給される。
【００２１】
本発明の構成に従えば、多段分周周波数分周器は、更に、２種類目の分周器ブロックを有し、以下、プリセット可能分周器ブロック３０１と称する。プリセット可能分周器ブロック３０１は、図５でより詳細に示される。図３の多段分周周波数分周器例では、２つのプリセット可能分周器ブロック３０１ａ及び３０１ｂは、分周器ブロックチェーン（このチェーンはプリセット可能分周器ブロック３０１及び既存の分周器ブロック３００を構成する）の最も有効な位置で利用される。プリセット可能分周器ブロック３０１は、既存の２／３分周器ブロック３００と同じ機能を含み、加えて、ラッチ５０１、５０２及び５０３の出力をプリセットする機能を有する。このプリセット機能は、図５に示されるように、ラッチ入力の前に配置されたＡＮＤゲート５０６及びＯＲゲート５０５、５０７によって提供される。プリセット機能の制御は、i_pgmx信号３０７で調整されたi_fswx信号３０８による。
【００２２】
このプリセット機能は、状態装置のように動作する２／３分周器ブロックのオン及びオフを切り替えて正しい初期状態にすることを可能にするので、多段分周周波数分周器の完全な実現のためにはかなり重要である。これを行うことによって、動作中はいつでも全周波数分周器に対する可能な分周率範囲を拡大及び縮小することが可能である。つまり、周波数分周器は、指定された分周率が縮小あるいは拡大された範囲内に存在するかどうかに関わらず新規の分周率による分周を（正しい基準周期で）直ちに開始する。本明細書で使用されるように、「縮小範囲」という表現は、どのプリセット可能分周器ブロック３０１もイネーブルでない場合に取得可能なその範囲内の分周率を示す。本実施形態では、縮小範囲は１６から３１の範囲内の分周率となる。本明細書で使用されるように、「拡大範囲」という表現は、分周器ブロックチェーンで１つ以上のプリセット可能分周器ブロック３０１がイネーブルである場合に取得可能なその範囲内の分周率を示す。本実施形態では、拡張範囲は３２から６３の範囲（プリセット可能分周器ブロック３０１の１つだけがアクティブである場合）及び６４から９５の範囲（プリセット可能分周器ブロック３０１の両方がアクティブである場合）の分周率となる。
【００２３】
可能な状態及びプリセット可能分周器ブロック３０１に関連する状態遷移は、図６の状態遷移図を参照して説明する。プリセット可能分周器ブロック３０１は状態装置として動作し、この状態は４つのラッチ５０１、５０８、５０２及び５０３の出力によって定義される。以下の説明では、状態変数はＱA、ＱB、ＱC、ＱDで示される４つのビット値によって定義され、ＱAは第１ラッチ５０１の位相出力であり、ＱBは第２ラッチ５０８の位相反転出力であり、ＱCは第３ラッチ５０２の位相出力であり、ＱDはラッチ５０３の位相出力である。状態図は３つの異なるループを有し、本明細書では、それぞれＡ、Ｂ及びＣと呼ぶ。制御信号i_fswx５０４、i_pgmx３０７及びi_swx４０１ａの状態は、ループの状態がアクティブであるかどうかを判定する。
【００２４】
ループＡは、プリセット可能分周器ブロック３０１が入力クロック信号を３分周する場合にプリセット可能分周器ブロック３０１が受ける遷移のセットである。ループＡは、i_fswx＝「１」、i_pgmx＝「１」及びi_swx＝「１」である場合にアクティブとなる。６つの状態が利用されているという事実があるにも関わらず、クロック入力信号i_clkxによってラッチ５０１及び５０２が動作するので、３分周が達成され、一方で、ラッチ５０８及び５０３は位相反転クロック入力信号i_clkｂxによって動作するので、効果的に、状態遷移は入力クロック信号の立ち上がり及び立ち下がりで行われる。
【００２５】
ループＢ及びＣは、それぞれプリセット可能分周器ブロック３０１が入力クロック信号を２分周する場合にプリセット可能分周器ブロック３０１が受ける遷移のセットである。ループＢは、i_fswx＝「１」、i_swx＝「０」である場合にアクティブとなる。この場合、制御信号i_pgmxの状態は重要でない。ループＣは、i_fswx＝「１」、i_pgmx＝「０」、i_swx＝「１」である場合にアクティブとなる。ループＡに関して上述したように、ループＢ及びループＣのそれぞれで４つの状態が利用されるという事実があるにも関わらず、状態遷移が入力クロック信号の立ち上がり及び立ち下がりで行われるので、２分周が達成される。
【００２６】
あるループから別のループへの遷移は、図に示されるように行われる。また、各ループ（Ａ、Ｂ及びＣ）において、制御信号i_fswxが「１」に等しくなることに注意されたい。この制御信号が「０」に設定される時はいつでも、プリセット可能分周器ブロック３０１は状態「１１０１」に移り、i_fswxが「０」に変化するまでそこに存在する。プリセット可能分周器ブロック３０１が指定される場合、２つの状態は以下の初期状態に関連して考慮されるべきであり、
１）図３に示されるような多段分周周波数分周器で使用される場合、初期状態はＱA論理値「１」を生成しなければならない、これは、２／３分周器チェーンで先行するアクティブブロックのi_sw入力にこの信号を適用しなければならないからである。これがないと、残りの分周器ブロックは正常に動作しない。
【００２７】
２）ブロックがアクティブである場合に正しい分周率で計算を可能にするために、同じ初期状態が３ループ分周及び少なくとも１つの２ループ分周の両方で存在しなければならない。
【００２８】
図６に示される本実施形態の状態遷移は、上記の条件の両方を満足する状態が１つだけ、つまり、状態「１１０１」だけが存在する。これは、制御信号i_fswx及びi_fswx５０４及びi_pgmxが非アクティブ（即ち、「０」にセットされる）である場合、論理ゲート５０５、５０６及び５０７（図５参照）によって設定された状態である。
【００２９】
i_pgm信号値の変化に依存するループＡ及びＢ間の遷移が各ループで特定状態からのみ実行されることが、図６の状態図から更に理解される。図６に示されるループＡ及びＢそれぞれの例では、これらの遷移は状態「１１０１」から行われる。この状態は、次の分周率（即ち、i_pgm信号）を２／３分周器ブロックチェーンの入力へ切り替えるためにクロック信号としてチェーン内のi_sw信号の１つ（例えば、i_sw3信号３０６）を使用して達成される。一般的には、この目的に対するi_swxの選択は、任意の点で非アクティブにされる分周ブロック（例えば、図３のプリセット可能分周器ブロック３０１）がそのような信号に対するソースとして動作できないことを考慮しなければならない。
【００３０】
ここで、図３に戻って説明すると、多段分周周波数分周器は、４つの既存の２／３分周器ブロック３００、２つのプリセット可能分周器ブロック３０１、７つのＤフリップフロップ３０２ａ−３０２ｇ、復号化ブロック３０３、７つの全加算器３０４ａ−３０４ｇを含んでいる。７つのＤフリップフロップ３０２ａ−３０２ｇは次の分周率を記憶し、これは次の基準周波数周期で使用される。Ｄフリップフロップ３０２ａ−３０２ｇは、多段分周周波数分周器の出力信号３０６の立ち上がりで動作する。これは、注目分周率の計算を妨げることなくＤフリップフロップ３０２ａ−３０２ｇの入力で次の分周率を適用することを可能にし、２／３分周器チェーン内のクロック周期のスキップを避けるために、次の分周率が十分に高速にロードされることを補償する。
【００３１】
７つの全加算器３０４ａ−３０４ｇは、リップルキャリー加算器を形成するためにカスケード接続される。リップルキャリー加算器の目的は、オフセット値３０９ａ−３０９ｇ（本実施形態では７ビット幅）を変調信号３１０ａ−３１０ｄ（本実施形態では４ビット幅）に加算することである。図２に示されるような連続位相変調器では、変調信号３１０ａ−３１０ｄはΣ△変調器２１０によって供給される。
【００３２】
リップルキャリー加算器の出力は、分周器ブロックチェーンに直接適用できない、なぜなら、これらは、プリセット制御信号（i_fswx３０８）に対する条件を考慮していないからである。本実施形態では、プリセット可能分周器ブロック３０１ａ及び３０１ｂへ供給される制御信号３０８ａ及び３０８ｂは、これらの分周器ブロックのプリセット機能がイネーブルであるかどうかを制御する。これらの制御信号が論理値「０」に設定される場合、プリセット可能分周器ブロック３０１ａ及び３０１ｂはスイッチオフされ、多段分周周波数分周器は４つの既存の２／３分周器ブロック３００ａ−３００ｄだけで動作する。このモードでは、多段分周周波数分周器は、１６から３１の間の分周率（つまり、２4から２4＋２4−１の範囲の分周率）で入力周波数を分周することが可能である。
【００３３】
分周率の範囲を拡大するために、論理値「１」をi_fswx制御信号（図３の３０８ａ及び３０８ｂ）に適用して、プリセット可能分周器ブロック３０１ａ及び３０１ｂはスイッチオンされる。本実施形態では、プリセット可能分周器ブロック３０１ａ及び３０１ｂの両方をイネーブルにして分周率を９５までに上げることができる。i_fswx制御信号がイネーブルになる場合（即ち、論理値「１」に切り替えられる場合）、次の基準クロック周期内の拡大範囲内の分周率の分周を多段分周周波数分周器は開始する。２／３分周器ブロックの初期状態（ラッチ５０１、５０２、５０３及び５０８によって定義される）へのプリセットは、１）２による分周及び３による分周の状態シーケンスの両方に対し共通であり、２）分周器チェーン内の先行の分周器ブロックに供給される最適値となるようにi_swx+1信号を生成するので、上記のことが可能となる。本実施形態では、初期状態「１１０１」はこれらの条件を満足し、これは２による分周及び３による分周の状態シーケンスの両方に共通であり、論理値「１」を得るためのi_swx+1信号を生じる。
【００３４】
加算器３０４ａ−３０４ｇの出力で特定される様々な分周率に対応する適切な制御信号を生成するために、本発明の別の構成に従う復号化ブロック３０３が提供される。復号化ブロック３０３は分周率のバイナリ表現を、プリセット可能分周器ブロック３０１ａ及び３０１ｂの入力で適用されるべき適切な制御信号へ変換する。特に、以下の式に従う多段分周周波数分周器に対し、本実施形態の制御信号は除数Ｄを生成する。
【００３５】
D=i_fsw5*25+(i_fsw4&i_pgm4)*24+i_fsw4*24+i_pgm3*23+i_pgm2*22+i_pgm1*21+i_pgm0*20
=i_fsw5*32+(i_fsw4&i_pgm4)*16+i_fsw4*16+i_pgm3*8+i_pgm2*4+i_pgm1*2+i_pgm0*1
式（１）がi_pgm５信号に対応する項は含んでいないことに注意する。この理由は、本実施形態では、その信号は常にバイナリ値０に設定されるからである。しかしながら、別の実施形態では、このようなでなくても良いので、除数Ｄに対する式には、i_pgm５項が含まれても良い。
【００３６】
また、i_fsw4項がバイナリ値１に設定される場合のみにi_pgm4は除数に１６値を加算することに注意する。それにも関わらず、i_pgm4の値は、対応するプリセット可能分周器がアクティブでないので、否定効果は持たない。
【００３７】
すべての制御信号がゼロに設定される場合に多段分周周波数分周器が１６で分周することは、式（１）から明らかである。これは、４つの既存の２／３分周器ブロック３００だけがまずアクティブであることであり、かつ２分周に設定される（即ち、それぞれが２分周を行うカスケードされた４つの分周器は、結果的に、２＊２＊２＊２＝１６の分周を行う）。本実施形態では、これは最小分周率が１６であることを意味する。
【００３８】
すべての制御信号が１に設定される場合に最大可能除数がアクティブになることは、式（１）から明らかである。本実施形態では、最大除数Ｄmax＝１６＋１＋２＋４＋８＋１６＋１６＋３２＝９５となる。
【００３９】
２つの制御信号（即ち、i_fsw4及びi_fsw5）それぞれが除数への値１６の加算を制御するので、バイナリ表現がなくなることは明らかである。つまり、復号化ブロック３０３の目的は除数のバイナリ表現の３つの最大有効ビット（in_6、in_5及びin_4）を取得し、２つのプリセット可能分周器ブロック３０１を適切に制御するために、この取得した最大有効ビットを必要な制御信号（i_fsw5、i_fsw4及びi_pgm4）に変換することである。本実施形態では、以下の式に従って、復号化ブロック３０３は入力信号in_7、in_6及びin_5を制御信号i_fsw5、i_pgm4及びi_fsw4にマッピングする。
【００４０】
i_fsw4＝in_4 OR in_5 OR in_6
i_pgm4＝（in_5 AND NOT（in_4）） OR （in_6 AND NOT（in_4））
i_fsw5＝（in_5 AND in_4） OR in_6
もちろん、上記式は、本明細書で説明する全実施形態に対し適用可能である。当業者には、任意の数のプリセット可能分周器ブロックを有する周波数分周器チェーン用に復号化ブロックを容易に設計して本明細書で示される原理を適用することができるであろう。
【００４１】
本実施形態の多段分周周波数分周器の動作は、図７から図１１を参照して更に説明する。まず、図７を参照すると、この図は、最低有効制御信号から最大有効制御信号までが以下のように設定される場合の分周器ブロックチェーン内の関連信号を示すタイミング図である。
【００４２】
i_pgm0＝１
i_pgm1＝０
i_pgm2＝１
i_pgm3＝０
i_pgm4＝０
i_fsw4＝０
i_fsw5＝０
この制御ワード（００００１０１）は、バイナリ値５に対応する。この多段分周周波数分周器例は常に１６のオフセット値を有するので、この制御ワードは１６＋５＝２１の周波数分周率を生じる。図７では、すべてのアクティブi_sw信号は、動作周期が異なるが同じ周波数を有している。i_sw3は多段分周周波数分周器の出力として選択されるのが好ましく、これは、最大対称動作周期を持つからである。
【００４３】
制御信号i_fsw及びi_pgmが入力されるプリセット可能分周器ブロック３０１のそれぞれのＡＮＤゲート５０６及びＯＲゲート５０５、５０７は、出力「ゲート信号」を保証し、この「ゲート信号」は、残りの（先行）アクティブブロックが正しく動作するようにイネーブルにすることによって、論理値「１」が常に設定されるブロックのi_sw１及びi_sw2となる。プリセット可能ブロックの両方が使用不可能である場合、関連出力「ゲート信号」はi_sw2（図３参照）となる。最大有効プリセット可能ブロックだけが使用不可能であり、かつ最小有効プリセット可能ブロックがアクティブである場合、関連出力「ゲート信号」はi_sw１となる。また、プリセット可能分周器ブロック３０１内のＡＮＤゲート５０６及びＯＲゲート５０５、５０７は、これらの分周器ブロック３０１に入力される制御信号i_pgm及びi_fswと一緒に、これらのブロックがディスエーブルになっている期間だけ（i_fsw4＝i_fsw5＝「０」）初期状態のプリセット可能分周器ブロック３０１を維持する。その結果、各プリセット可能分周器ブロック３０１は、これらのブロックが再度イネーブルされるときはいつでも２あるいは３のどちらか一方の分周に直ちに復帰することは容易であろう。
【００４４】
図８を参照すると、この図は、最小有効制御信号から最大有効制御信号までが以下のように設定される場合の分周器ブロックチェーン内の関連信号を示すタイミング図である。
【００４５】
i_pgm0＝０
i_pgm1＝０
i_pgm2＝１
i_pgm3＝１
i_pgm4＝０
i_fsw4＝０
i_fsw5＝０
この制御ワード（０００１１０００）は、バイナリ値１２に対応する。この多段分周周波数分周器例は常にオフセット値１６を有しているので、この制御ワードは１６＋１２＝２８の周波数分周率を生じる。図８では、これは、入力周波数（i_clk1）の周期数と出力周波数（i_sw3）の周期数を比較して確認できる。
【００４６】
図９を参照すると、この図は、最小有効制御信号から最大有効制御信号までが以下のように設定される場合の分周器ブロックチェーン内の関連信号を示すタイミング図である。
【００４７】
i_pgm0＝０
i_pgm1＝０
i_pgm2＝０
i_pgm3＝０
i_pgm4＝０
i_fsw4＝１
i_fsw5＝０
この制御ワード（０１０００００）は、バイナリ値１６に対応する。この多段分周周波数分周器例は常にオフセット値１６を有しているので、この制御ワードは１６＋１６＝３２の周波数分周率を生じる。図９では、これは、入力周波数（i_clk1）の周期数と出力周波数（i_sw3）の周期数を比較して確認できる。
【００４８】
図１０を参照すると、この図は、最小有効制御信号から最大有効制御信号までが以下のように設定される場合の分周器ブロックチェーン内の関連信号を示すタイミング図である。
【００４９】
i_pgm0＝０
i_pgm1＝１
i_pgm2＝０
i_pgm3＝０
i_pgm4＝０
i_fsw4＝１
i_fsw5＝０
この制御ワード（０１０００１０）は、バイナリ値１８に対応する。この多段分周周波数分周器例は常にオフセット値１６を有しているので、この制御ワードは１６＋１８＝３４の周波数分周率を生じる。図１０では、これは、入力周波数（i_clk1）の周期数と出力周波数（i_sw3）の周期数を比較して確認できる。
【００５０】
図１１を参照すると、この図は、最小有効制御信号から最大有効制御信号までが以下のように設定される場合の分周器ブロックチェーン内の関連信号を示すタイミング図である。
【００５１】
i_pgm0＝０
i_pgm1＝０
i_pgm2＝０
i_pgm3＝０
i_pgm4＝１
i_fsw4＝１
i_fsw5＝０
この制御ワード（０１１００００）は、バイナリ値３２（即ち、１６＋１６）に対応する。この多段分周周波数分周器例は常にオフセット値１６を有しているので、この制御ワードは１６＋３２＝４８の周波数分周率を生じる。図１１では、これは、入力周波数（i_clk1）の周期数と出力周波数（i_sw3）の周期数を比較して確認できる。
【００５２】
図を完了するために、図１２及び図１３はプリセット可能分周器ブロック３０１の１つの信号内の信号群を示すタイミング図である。それぞれの図の場合において、プリセット可能分周器ブロック３０１の動作はイネーブルになる（i_fswx＝１）。図１２では、スワローイネーブル信号i_swxが仮定される場合、i_pgmx信号は非アクティブ（例えば、＝「０」）となり、そうすることで、プリセット可能分周器ブロック３０１は２分周を行う。これは、i_clkxの周期とi_clkx+1の周期を比較して確認できる。これとは対照的に、図１３では、スワローイネーブル信号i_swxが仮定される場合、i_pgmx信号はアクティブ（例えば、＝「１」）となり、そうすることで、プリセット可能分周器ブロック３０１は３分周を行う。再度、これは、i_clkxの周期とi_clkx+1の周期を比較して確認できる。
【００５３】
ここでは、異なる制御信号設定に対するタイミング図例を説明し、入力制御信号i_sw及びi_pgmがプリセット可能分周器ブロック３０１内でどのように動作するかの説明を議論の中心におく。ここでは、「プログラミング入力」i_pgm及び「イネーブルスワロー入力」i_swと称する２つの制御入力ブロックで適用される信号値に依存して、プリセット可能分周器ブロック３０１は２あるいは３で入力クロック信号を分周することが可能である。与えられた分周率に対し、最適な信号は不変的にプログラミング入力（i_pgm）へ適用され、これに対し、各ブロック（i_sw）の別の制御入力で受信されるイネーブル信号は、関連ブロックが「パルススワロー」を実行しなければならない瞬間に、３分周を決定する。（もちろん、パルススワローは、プログラミング入力i_pgmがアクティブ論理状態に設定される場合だけに実行される。）。「イネーブルスワロー信号」を受信する各プリセット可能分周器ブロック３０１は、チェーン内の先行するブロックに「ゲート信号」と呼べる信号を供給する。この信号は、「イネーブルスワロー信号」として先行するブロックに受信される。
【００５４】
全ての周波数分周器からのある出力クロック周期の間には、２／３分周器ブロックに入力される入力クロック周期の１つだけが吸収されることに留意し、これは、チェーン内のより有効なブロックから派生する「ゲート信号」（i_sw）によって制御される。
【００５５】
タイミング図の１つを検証する場合、分周器ブロックの出力から得られる「ゲート信号」の期間は、ちょうどブロックの１つの入力クロック周期となることが確認できる。例えば、図９はi_clk4のある周期の期間を有する信号i_sw3を示し、これは、そのブロックの入力クロック信号である。この事実が、図９に示されるi_swxとi_clkx信号との対（即ち、i_sw5とi_clk2、i_sw4とi_clk3、i_sw3とi_clk4、i_sw2とi_clk5）すべてに対しても正しいことが認められる。図示のi_sw１とi_clk6信号を検証する場合、i_clk6は関連出力周期（i_sw3）にちょうど等しい周期を有する。この規則を適用することで、ブロックから出力される「ゲート信号」の期間は入力クロック信号の周期に等しいべきであり、これは、信号i_sw１はすべての期間でハイであるべきであることを意味する。本質的には、これは、最大有効アクティブブロックが所望の出力周波数を生成することを意味し、全出力周期に対し自身の「スワローイネーブル」信号がハイであるべきことを意味するパルス（即ち、３分周）を吸収するために出力周期単位のある期間だけを有していることを暗示している。そして、最大有効アクティブブロックの出力は自身で反復し、これによって「スワローイネーブル」が常にハイであるべきであることを暗示している。
【００５６】
分周器ブロックのチェーン内の最大有効アクティブ分周器ブロックでの一定ハイ「スワローイネーブル」信号を得るために、i_fsw信号が入力される（ここで、「ｆｓｗ」は「固定スワローイネーブル（fixed swallow enable）」を意味する）。２つの拡張論理ゲート（例えば、ＯＲゲート５０５及びＡＮＤゲート５０６及び５０７）及びi_pgm信号と一緒にi_fsw信号は、先行する最大有効アクティブブロックに対する固定出力「ゲート信号」を得、同時に、非アクティブ分周器ブロックを正しい初期状態へ「ロック」する。
【００５７】
本発明は特定の実施形態で説明した。しかしながら、上記実施形態の記述以外の詳細記述で本発明を説明することが可能であることが当業者には明らかであろう。これは、本発明の精神から逸脱しないで実施されても良い。本発明の範囲は、上述の記載よりもむしろ、添付の請求項によって与えられ、請求項の範囲内でのあらゆる変形及び等価表現が本発明に組み込まれることを意図するものである。
【図面の簡単な説明】
【図１】  連続位相変調器の従来構成のブロック図である。
【図２】  従来の△Σ制御分数Ｎ  ＰＬＬ変調器のブロック図である。
【図３】  本発明の構成の１つに従う実施形態の多段分周周波数分周器のブロック図である。
【図４】  従来の周波数分周器のブロック図である。
【図５】  本発明の構成の１つに従うプリセット可能周波数分周器のブロック図である。
【図６】  本発明の構成の１つに従うプリセット可能周波数分周器例に関する状態遷移図である。
【図７】  本発明の構成の１つに従う分周器ブロックチェーン例の関連信号を示すタイミング図である。
【図８】  本発明の構成の１つに従う分周器ブロックチェーン例の関連信号を示すタイミング図である。
【図９】  本発明の構成の１つに従う分周器ブロックチェーン例の関連信号を示すタイミング図である。
【図１０】  本発明の構成の１つに従う分周器ブロックチェーン例の関連信号を示すタイミング図である。
【図１１】  本発明の構成の１つに従う分周器ブロックチェーン例の関連信号を示すタイミング図である。
【図１２】  本発明の構成の１つに従う１つのプリセット可能分周器ブロック例の関連信号を示すタイミング図である。
【図１３】  本発明の構成の１つに従う１つのプリセット可能分周器ブロック例の関連信号を示すタイミング図である。
【図１】
0004230665.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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