(57)【特許請求の範囲】
【請求項１】
膜面に対し垂直方向に磁化される少なくとも２つの磁性層が非磁性層の両側に設けられた磁気抵抗効果素子が行列状に複数配され、
前記磁気抵抗効果素子の上方、下方にそれぞれ位置し、互いが交差するように設けられた第１、第２の配線を有し、
前記第１の配線は、電流が流れることで誘起される磁場の向きが前記膜面方向に垂直となるように配置され、前記第２の配線は、電流が流れることで誘起される磁場の向きが前記膜面方向に平行となるように配置されており、
磁化を反転させるために選択した一つの磁気抵抗効果素子に対して、前記第１及び第２の配線によって生じた垂直及び水平方向の磁場が印加されることを特徴とする磁気メモリ装置。
【請求項２】
前記第１の配線は、前記磁気抵抗効果素子の直上から所定の距離だけずれた位置に形成されていることを特徴とする請求項１に記載の磁気メモリ装置。
【請求項３】
前記第１の配線は、前記磁気抵抗効果素子の抵抗値を検出するためのビット線よりなることを特徴とする請求項２に記載の磁気メモリ装置。
【請求項４】
前記磁気抵抗効果素子の抵抗値を検出するためのビット線をさらに有し、
前記第１の配線は、前記ビット線に沿って形成されていることを特徴とする請求項２に記載の磁気メモリ装置。
【請求項５】
前記第２の配線は、前記複数配置された磁気抵抗効果素子の列毎に配置され、
前記第１の配線は、前記複数配置された磁気抵抗効果素子の行間にそれぞれ配置されており、隣接する第１の配線にて誘起された磁場が、該配線の間に位置する磁気抵抗効果素子に対して同じ向きで印加されるように構成されていることを特徴とする請求項２または３に記載の磁気メモリ装置。
【請求項６】
前記磁気抵抗効果素子の抵抗値を検出するためのビット線を有し、各ビット線の配線部は抵抗値を検出する磁気抵抗効果素子の直上に配され、記録を行う際に、前記磁気抵抗素子に隣接する磁気抵抗素子に接続されたビット線に電流を流すことによって膜面に対し垂直方向に磁界が印加されることを特徴とする請求項１に記載の磁気メモリ装置。
【請求項７】
膜面に対し垂直方向に磁化される少なくとも２つの磁性層が非磁性層の両側に設けられた磁気抵抗効果素子と、該磁気抵抗効果素子の上方、下方にそれぞれ位置し、互いが交差するように設けられた第１、第２の配線とを有する磁気メモリ装置の駆動方法であって、
前記第１の配線に所定の方向に電流を流して、該第１の配線にて誘起された、磁場の向きが前記膜面方向に垂直な第１の磁場を前記磁気抵抗効果素子に印加すると同時に、前記第２の配線に所定の方向に電流を流して、該第２の配線にて誘起された、磁場の向きが前記膜面方向に平行な第２の磁場を前記磁気抵抗効果素子に印加することを含む磁気メモリ装置の駆動方法。
【請求項８】
前記第１の配線として、前記磁気抵抗効果素子の抵抗値を検出するためのビット線を使用することを特徴とする請求項７に記載の磁気メモリ装置の駆動方法。
【請求項９】
膜面に対し垂直方向に磁化される少なくとも２つの磁性層が非磁性層の両側に設けられ、行列状に配置された複数の磁気抵抗効果素子と、配線部が前記複数の磁気抵抗効果素子の直上を通るように行毎に設けられた第１の配線群と、前記複数の磁気抵抗効果素子の直下を通るように列毎に設けられた第２の配線群とを有する磁気メモリ装置の駆動方法であって、
前記複数の磁気抵抗効果素子のうちから選択された磁気抵抗効果素子を所定の向きに磁化するステップを含み、
前記ステップは、
前記第１の配線群から、前記選択された磁気抵抗効果素子の直上を通る配線の両側に隣接する配線を選択し、これら選択した配線に、電流の向きが互いに反対となるように電流を供給するステップと、
前記第２の配線群から、前記選択された磁気抵抗効果素子の直下を通る配線を選択し、該選択した配線に、所定の方向に電流を供給するステップとを含む磁気メモリ装置の駆動方法。
【請求項１０】
膜面に対し垂直方向に磁化される少なくとも２つの磁性層が非磁性層の両側に設けられ、行列状に配置された複数の磁気抵抗効果素子と、配線部が前記複数の磁気抵抗効果素子の行間に設けられ、それぞれが各行の磁気抵抗効果素子の上方に位置する第１の配線群と、前記複数の磁気抵抗効果素子の列に沿って設けられ、それぞれが各列の磁気抵抗効果素子の直下を通る第２の配線群とを有する磁気メモリ装置の駆動方法であって、
前記複数の磁気抵抗効果素子のうちから選択された磁気抵抗効果素子を所定の向きに磁化するステップを含み、
前記ステップは、
前記第１の配線群から、前記選択された磁気抵抗効果素子の両側に位置する配線を選択し、これら選択した配線に、電流の向きが互いに反対となるように電流を供給するステップと、
前記第２の配線群から、前記選択された磁気抵抗効果素子の直下を通る配線を選択し、該選択した配線に、所定の方向に電流を供給するステップとを含む磁気メモリ装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗効果素子を用いた不揮発固体メモリである磁気メモリ装置およびその駆動方法に関する。
【０００２】
【従来の技術】
近年、固体メモリである半導体メモリ装置が情報機器等に広く用いられており、ＤＲＡＭ（Dynamic Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）などその種類も様々である。このような半導体メモリ装置の特性は一長一短であり、これら従来の半導体メモリ装置により現在の情報機器において要求されるスペックの全てを満たすことは困難である。
【０００３】
そこで、近年では磁気抵抗効果素子を用いた磁気メモリ装置（ＭＲＡＭ：Magnetic Random Access Memory）が研究開発されている。磁気メモリ装置は、情報の保存に磁性膜を用いているため、電源を落としても情報が消えない不揮発性を有している。そしてこの磁気メモリ装置は、記録時間、読み出し時間、記録密度、書き換え可能回数、消費電力等の様々な特性に関して、各種情報機器において求められるスペックを全て満たすものとして期待されている。
【０００４】
磁気メモリ装置のメモリセルには、磁気抵抗効果を有する素子、例えばスピン依存トンネル磁気抵抗効果を利用した磁気抵抗効果素子（ＴＭＲ素子）が設けられる。このＴＭＲ素子は、情報を記憶する基本構造が２つの磁性層とその間に挟んだ薄い非磁性層とで構成されるものであって、磁気抵抗変化率（ＭＲ比）が他の磁気抵抗効果素子と比較して大きく、抵抗値が数ｋΩ〜数十ｋΩと磁気メモリ装置のメモリセルとして最適な値に設定することが可能なため、磁気メモリ装置の記憶素子として好適に用いられている。
【０００５】
ＴＭＲ素子には、磁性層がその面内方向に水平な方向に磁化される、いわゆる面内磁化膜を用いるもの（面内磁化のＴＭＲ素子）と、磁性層がその面内方向に垂直な方向に磁化される、いわゆる垂直磁化膜を用いるもの（垂直磁化のＴＭＲ素子）とがある。
【０００６】
図１８の（ａ）および（ｂ）は、垂直磁化のＴＭＲ素子の磁化状態を示す模式図である。このＴＭＲ素子は、磁性層１００、１０１とその間に挟まれた薄い非磁性層１０２とからなり、磁性層１００、１０１の磁化が平行である場合（図１８（ａ）参照）と、反平行である場合（図１８（ｂ）参照）とで抵抗値が異なるため、これら平行状態、反平行状態をそれぞれ「０」、「１」として情報を記憶することができる。例えば、２つの磁性層１００、１０１のうち、一方の磁化方向を固定して、他方の磁化方向を外部磁界により変化させることで、「０」または「１」の状態を記憶させることができる。これがいわゆる情報（磁化情報）の書き込み動作である。磁化方向を変化させる手法としては、ＴＭＲ素子の近傍に配置した配線に電流を流すことで発生する磁界を利用する方法が知られている。
【０００７】
また、上記のＴＭＲ素子では、電圧または電流を検出するなどしてＴＭＲ素子の抵抗値を求め、その抵抗値の大きさにより、記憶されている情報が「０」であるか、「１」であるかを判断することができる。これがいわゆる情報（磁化情報）の読み出し動作である。このような情報の読み出し手法としては、抵抗の絶対値で「０」か「１」かを判断する絶対検出方式と、書き込みの際により弱い磁場を印加して、保磁力が低い方の磁性層だけを磁化反転させて「０」または「１」の状態を読み出す差動検出方式が知られている。
【０００８】
面内磁化のＴＭＲ素子は、図１８に示した構成において、磁性層１００、１０１がそれぞれ、面内方向に水平な方向に磁化される面内磁化膜で形成される。この面内磁化のＴＭＲ素子における情報の書き込みおよび読み出しの動作原理も、基本的には、上述した垂直磁化のＴＭＲ素子の場合と同様である。
【０００９】
以上のようなＴＭＲ素子を用いて磁気メモリ装置を構成する場合、ＭＯＳＦＥＴ（電界効果型トランジスタ）上にＴＭＲ素子を積層した構造が一般的である。具体的には、ＴＭＲ素子の磁性層が、金属製のプラグなどの導電部材を介して、ＭＯＳＦＥＴのドレイン領域に接合されている。
【００１０】
【発明が解決しようとする課題】
上述したＴＭＲ素子のうち、面内磁化のＴＭＲ素子は、素子サイズを小さくすると、磁性層内部で生じる反磁界（自己減衰界）や、端面における磁化のカーリングなどにより、保持する磁性層の磁化方向が一方向に定まらず不安定になってしまうため、ＭＲ比が低下して情報を保持できなくなるという問題が生じる。従って、面内磁化のＴＭＲ素子は、素子サイズをあまり小さくすると情報の保持ができなくなるため、メモリ装置の小型化や高集積化には限界があった。
【００１１】
一方、垂直磁化のＴＭＲ素子の場合は、素子サイズが小さくなっても反磁界が小さく、安定した情報の保持が可能であるので、上記面内磁化のＴＭＲ素子よりも小型で高集積化した磁気メモリ装置を構成できる可能性が大きい。一例として、特開平１１−２１３６５０号公報には、小型で高集積化した磁気メモリ装置が記載されている。しかしながら、この垂直磁化のＴＭＲ素子を用いた従来の磁気メモリ装置においては、磁化情報を選択するための書き込み線をＴＭＲ素子の側方に配置する場合が多く、以下のような課題があった。
【００１２】
図１９は、書き込み線がＴＭＲ素子の側方に配置された構成におけるＴＭＲ素子の磁化状態を示す模式図である。この図１９に示す例は、図１８（ａ）の磁化状態から図１８（ｂ）の磁化状態へ変化させる場合の例で、非磁性層１０２が磁性層１００、１０１によって挟み込まれたＴＲＭ素子の側方に書き込み線１０３が配置されている。書き込み線１０３には、所定の方向（図１９の図面上で、図面に向かって手前方向）に電流が流れており、これにより誘起された磁界の、ＴＭＲ素子の磁性層１００、１０１における向きは、面内方向に略垂直な方向である。磁性層１００の磁化の向きは、この誘起された磁界の向きに沿って変化し、結果的に、図１８（ａ）の磁化状態から図１８（ｂ）の磁化状態へ変化することになる。なお、磁性層１０１は、誘起された磁界では変化しない程度の保磁力を有しているため、磁性層１００のような磁化反転は生じない。すなわち、この磁性層１０１は、磁化が固定された状態である。
【００１３】
上記のように書き込み線１０３がＴＲＭ素子の側方に配置される構成の場合、書き込み線１０３からの磁場はＴＭＲ素子の側とは反対の側にも誘起されるため、その領域に他のＴＭＲ素子が存在すると、この他のＴＭＲ素子の磁化も書き込み線１０３からの磁場により反転することが予想される。したがって、この場合は、他のＴＭＲ素子は、そのような磁場の影響を受けないように、書き込み線１０３からある程度離して配置する必要がある。このようなことから、ＴＲＭ素子の側方に書き込み線が配置される構成では、セル面積が横方向に広がる傾向にあり、これが更なる高集積化を達成する際の課題となっていた。
【００１４】
本発明の目的は、上記課題を解決し、簡単な構造で更なる高集積化を達成することのできる磁気メモリ装置およびその駆動方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明の磁気メモリ装置は、膜面に対し垂直方向に磁化される少なくとも２つの磁性層が非磁性層の両側に設けられた磁気抵抗効果素子が行列状に複数配され、前記磁気抵抗効果素子の上方、下方にそれぞれ位置し、互いが交差するように設けられた第１、第２の配線を有し、前記第１の配線は、電流が流れることで誘起される磁場の向きが前記膜面方向に垂直となるように配置され、前記第２の配線は、電流が流れることで誘起される磁場の向きが前記膜面方向に平行となるように配置されており、磁化を反転させるために選択した一つの磁気抵抗効果素子に対して、前記第１及び第２の配線によって生じた垂直及び水平方向の磁場が印加されることを特徴とする。
【００１６】
上記の場合、前記第１の配線は、前記磁気抵抗効果素子の直上から所定の距離だけずれた位置に形成されてもよい。
【００１７】
また、前記第１の配線は、前記磁気抵抗効果素子の抵抗値を検出するためのビット線より構成されてもよい。
【００１８】
さらに、前記磁気抵抗効果素子の抵抗値を検出するためのビット線をさらに有し、前記第１の配線は、前記ビット線に沿って形成されてもよい。
【００１９】
また、前記第２の配線は、前記複数配置された磁気抵抗効果素子の列毎に配置され、前記第１の配線は、前記複数配置された磁気抵抗効果素子の行間にそれぞれ配置されており、隣接する第１の配線にて誘起された磁場が、該配線の間に位置する磁気抵抗効果素子に対して同じ向きで印加されるように構成されてもよい。
【００２０】
さらに、前記磁気抵抗効果素子の抵抗値を検出するためのビット線を有し、各ビット線の配線部は抵抗値を検出する磁気抵抗効果素子の直上に配され、記録を行う際に、前記磁気抵抗素子に隣接する磁気抵抗素子に接続されたビット線に電流を流すことによって膜面に対し垂直方向に磁界が印加されるように構成されてもよい。
【００２１】
本発明の第１の磁気メモリ装置の駆動方法は、膜面に対し垂直方向に磁化される少なくとも２つの磁性層が非磁性層の両側に設けられた磁気抵抗効果素子と、該磁気抵抗効果素子の上方、下方にそれぞれ位置し、互いが交差するように設けられた第１、第２の配線とを有する磁気メモリ装置の駆動方法であって、前記第１の配線に所定の方向に電流を流して、該第１の配線にて誘起された、磁場の向きが前記膜面方向に垂直な第１の磁場を前記磁気抵抗効果素子に印加すると同時に、前記第２の配線に所定の方向に電流を流して、該第２の配線にて誘起された、磁場の向きが前記膜面方向に平行な第２の磁場を前記磁気抵抗効果素子に印加することを含むことを特徴とする。
【００２２】
上記の場合、前記第１の配線として、前記磁気抵抗効果素子の抵抗値を検出するためのビット線を使用してもよい。
【００２３】
本発明の第２の磁気メモリ装置の駆動方法は、膜面に対し垂直方向に磁化される少なくとも２つの磁性層が非磁性層の両側に設けられ、行列状に配置された複数の磁気抵抗効果素子と、配線部が前記複数の磁気抵抗効果素子の直上を通るように行毎に設けられた第１の配線群と、前記複数の磁気抵抗効果素子の直下を通るように列毎に設けられた第２の配線群とを有する磁気メモリ装置の駆動方法であって、前記複数の磁気抵抗効果素子のうちから選択された磁気抵抗効果素子を所定の向きに磁化するステップを含み、前記ステップは、前記第１の配線群から、前記選択された磁気抵抗効果素子の直上を通る配線の両側に隣接する配線を選択し、これら選択した配線に、電流の向きが互いに反対となるように電流を供給するステップと、前記第２の配線群から、前記選択された磁気抵抗効果素子の直下を通る配線を選択し、該選択した配線に、所定の方向に電流を供給するステップとを含むことを特徴とする。
【００２４】
本発明の第３の磁気メモリ装置の駆動方法は、膜面に対し垂直方向に磁化される少なくとも２つの磁性層が非磁性層の両側に設けられ、行列状に配置された複数の磁気抵抗効果素子と、配線部が前記複数の磁気抵抗効果素子の行間に設けられ、それぞれが各行の磁気抵抗効果素子の上方に位置する第１の配線群と、前記複数の磁気抵抗効果素子の列に沿って設けられ、それぞれが各列の磁気抵抗効果素子の直下を通る第２の配線群とを有する磁気メモリ装置の駆動方法であって、前記複数の磁気抵抗効果素子のうちから選択された磁気抵抗効果素子を所定の向きに磁化するステップを含み、前記ステップは、前記第１の配線群から、前記選択された磁気抵抗効果素子の両側に位置する配線を選択し、これら選択した配線に、電流の向きが互いに反対となるように電流を供給するステップと、前記第２の配線群から、前記選択された磁気抵抗効果素子の直下を通る配線を選択し、該選択した配線に、所定の方向に電流を供給するステップとを含むことを特徴とする。
【００２５】
上記のとおりの本発明の磁気メモリ装置においては、磁気抵抗効果素子への磁化情報の書き込みは、その上方、下方に設けられた第１、第２の配線によって行われる。この構造によれば、セル面積の横方向における大きさは、書き込み線が磁気抵抗効果素子の側方に設けられた従来の磁気メモリ装置に比べて小さなものとなる。特に、磁気抵抗効果素子への磁化情報の書き込みに、隣接するビット線（第１の配線）を用いるものにおいては、ビット線（第１の配線）および書き込み線（第２の配線）はそれぞれ磁気抵抗効果素子の直上、直下に設けられることになるので、セル面積の横方向における大きさはより小さなものとなる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２７】
（第１の実施形態）
図１は、本発明の第１の実施形態の磁気メモリ装置の要部の構成を示す図で、（ａ）は一部切り欠き部分を含む平面図、（ｂ）は（ａ）のＡ−Ａ’の断面図である。
【００２８】
図１を参照すると、単結晶シリコンからなる半導体基板１の所定の個所に素子分離領域２が形成されている。この素子分離領域２は、ＳＴＩ（Shallow Trench Isolation）である。半導体基板１上の素子分離領域２によって分離された領域には、一対のゲート電極４がそれぞれゲート絶縁膜３を介して設けられ、これら一対のゲート電極４の間にソース領域５が設けられ、各ゲート電極４と素子分離領域２との間にドレイン領域６がそれぞれ作り込まれており、これによりトランジスタ構造が構成されている。
【００２９】
上記トランジスタ構造が構成された半導体基板１上に、ＳｉＯ2からなる層間絶縁膜７が形成されている。そして、ソース領域５およびドレイン領域６の上方において層間絶縁膜７を貫通するようにコンタクトホール８が設けられており、このコンタクトホール８内にタングステンからなるプラグ９が形成されている。このプラグ９には、Ｔｉ／ＡｌＳｉＣｕ／Ｔｉ層からなるメタル配線１０が接続されている。ここでは詳述しないが、プラグ９を介してソース領域５と接続されているこのメタル配線１０は、接地線に接続されており、プラグ９を介してドレイン領域６と接続されているメタル配線１０は、図示しない周辺回路または外部回路に接続されている。
【００３０】
層間絶縁膜７上には、ＳｉＯ2からなる層間絶縁膜１１、１２がさらに積層されており、ドレイン領域６の上方においてこれら層間絶縁膜１１、１２をそれぞれ貫通するようにコンタクトホール１３が設けられており、このコンタクトホール１３内にタングステンからなるプラグ（導電部材）１４が形成されている。
【００３１】
プラグ１４上には、水平方向（半導体基板１の基板面に対して水平な方向）に延びる導電性のローカルコネクト２５が設けられている。そして、ローカルコネクト２５上に、ＧｄＦｅよりなる下磁性層（第２の磁性層）１５と、ＡｌＯxよりなるトンネル障壁層（非磁性層）１６と、ＴｂＦｅよりなる上磁性層（第１の磁性層）１７とが順次積層されてＴＭＲ素子１８が形成されている。ＴＭＲ素子１８の下磁性層１５は、ローカルコネクト２５を介してプラグ１４に接続されており、さらに、プラグ１４、メタル配線１０、プラグ９を介して、ドレイン領域６に接続されている。平面的な配置（図１（ａ）参照）に関しては、ＴＭＲ素子１８は、プラグ１４の直上を避けて形成されている。従って、仮にプラグ１４の上面に凹凸が生じていても、ＴＭＲ素子１８はその影響を受けることなく平坦に形成可能である。
【００３２】
層間絶縁膜１１の上部には、銅からなるメタル配線１９が形成されている。このメタル配線１９は、ＴＭＲ素子１８にアシスト磁場を印加するための電気配線であって、ＴＭＲ素子１８に近接して配置されている。そして、このメタル配線１９上は２００ｎｍ以下の厚さの層間絶縁膜１２により覆われており、この層間絶縁膜１２上の、ＴＭＲ素子１８を除く領域は、ＳｉＯ2からなる層間絶縁膜２０により覆われている。ＴＭＲ素子１８を構成する下磁性層１５および上磁性層１７は、いずれも垂直方向に磁化する磁性体材料よりなる。
【００３３】
ＴＭＲ素子１８の上面が露出する層間絶縁膜２０上には、さらに、銅からなるビット線２１がメタル配線１９と交差するように形成されており、ビット線２１の一部がＴＭＲ素子１８の上磁性層１７に電気的に接続されている。このビット線２１は、ＴＭＲ素子１８に垂直方向に磁場を印加して情報を書き込むための書き込み線であるとともに、ＴＭＲ素子１８の磁化情報を読み出す際の読み出し線でもある。ビット線２１は、ＴＭＲ素子１８の膜面に垂直な方向に磁界を印加することができるように、ＴＭＲ素子１８の直上から水平方向にずれた位置に配置されている。層間絶縁膜２０上の、ビット線２１を除く領域は、ＳｉＯ2からなる層間絶縁膜２２により覆われている。さらに、ビット線２１の上面を含む層間絶縁膜２２の表面全体が、ＳｉＮからなるパッシベーション膜（保護膜）２３により覆われている。
【００３４】
以上の構成によりメモリセルが形成されている。なお、図１には示していないが、メモリセルの外部には周辺回路が形成されている。また、図１に示した構成は１つのメモリセルの基本構成であり、通常は、半導体基板１上には複数のメモリセルが形成され、ビット線２１よびメタル配線１９によりマトリクス状に配線される。
【００３５】
上述した本実施形態の磁気メモリ装置では、ビット線２１およびメタル配線１９にそれぞれ所定の方向に電流を流す。ビット線２１に電流が流れると、ＴＭＲ素子１８の上磁性層１７に対して、その面内方向と垂直な方向の第１の磁場が印加される。この第１の磁場により、上磁性層１７の磁化方向が決められる。他方、メタル配線１９に電流が流れると、ＴＭＲ素子１８の上磁性層１７に対して、その面内方向と平行な方向の第２の磁場が印加される。この第２の磁場は、いわばアシスト磁場であって、ビット線２１にて誘起された第１の磁場による上磁性層１７の磁化方向決定を補助して効率を向上させるものである。これら２方向の第１および第２の磁場がＴＭＲ素子１８に印加されることによって、「０」または「１」の情報を選択的に書き込むことができる。
【００３６】
第１および第２の磁場の一方だけでは、上磁性層１７の磁化反転は起こらないため、情報の書き込みを行うことはできない。第１および第２の磁場がＴＭＲ素子１８に同時に印加されることで、はじめて情報の書き込みを行うことができる。この動作により、複数のメモリセルのうちから所望のメモリセルに情報の書き込みを行えるようになっている。例えば、所望のビット線２１に所定の方向に電流を流すことで、該ビット線２１に接続された複数のメモリセルに対して共通に第１の磁場を印加し、所望のメタル配線１９に所定の方向に電流を流すことで、第１の磁場が印加されているメモリセルのうちの所望のメモリセルに対してアシスト磁場（第２の磁場）を印加する、といった動作で、複数のメモリセルから任意のメモリセルを選択して書き込みを行うことが可能となる。ただし、この場合は、ビット線２１にて誘起された第１の磁場が、隣接するビット線に接続されたメモリセルのＴＭＲ素子の磁化の向きに影響しないような構成にする必要がある。
【００３７】
なお、ＴＭＲ素子を構成する下磁性層１５は、保磁力が大きく、第１および第２の磁場が印加されても磁化の反転は生じない。すなわち、この下磁性層１５は磁化方向が固定である。
【００３８】
次に、本実施形態の磁気メモリ装置の製造方法について説明する。図２〜図１２は、図１に示した磁気メモリ装置の一連の製造工程を説明するための図で、いずれの図においても、（ａ）は平面図、（ｂ）は断面図である。図１３は、図１に示した磁気メモリ装置の一連の製造工程を示すフローチャート図である。以下、図２〜図１３を参照して、本実施形態の磁気メモリ装置の製造工程を詳細に説明する。
【００３９】
まず、図２に示すように、単結晶シリコンからなる半導体基板１の所定の個所に溝を設け、この溝内にＣＶＤ（Chemical Vapor Deposition）法によりＳｉＯ2を堆積して、素子分離領域２を形成する（ステップＳ１）。本実施形態の素子分離領域２は、ＳＴＩ（Shallow Trench Isolation）であるが、ＬＯＣＯＳなど周知の分離技術を使うことが可能である。続いて、半導体基板１上にゲート絶縁膜３を介してゲート電極４を設ける。さらに、イオン・インプランテーションにより、１対のゲート電極４の間にソース領域５を、ゲート電極４と素子分離膜２との間にドレイン領域６をそれぞれ作り込む。こうして半導体基板１にトランジスタ構造を構成する（ステップＳ２）。本実施形態では、ソース領域５を共有してその両側にそれぞれゲート電極４およびドレイン領域６が設けられている。このようにトランジスタ構造が構成された半導体基板１上に、ＣＶＤ法によりＳｉＯ2からなる層間絶縁膜７を形成する（ステップＳ３）。
【００４０】
次いで、図３に示すように、ＲＩＥ（Reactive Ion Etching）法により、ソース領域５上およびドレイン領域６上の層間絶縁膜７を部分的に除去して、コンタクトホール８を形成する（ステップＳ４）。そして、図４に示すように、ＣＶＤ法により、タングステンでコンタクトホール８を埋めてプラグ９を形成する（ステップＳ５）。この状態で、ＣＭＰ（Chemical Mechanical Polishing）法により、層間絶縁膜７およびプラグ９の上面を平滑にする（ステップＳ６）。
【００４１】
次いで、図５に示すように、スパッタリングにより、Ｔｉ／ＡｌＳｉＣｕ／Ｔｉ層を形成し、ＲＩＥ法によりパターニングして、プラグ９に接続されたメタル配線１０を形成する（ステップＳ７）。詳述しないが、プラグ９を介してソース領域５と接続されているメタル配線１０は、接地線に接続されている。プラグ９を介してドレイン領域６と接続されているメタル配線１０は、図示しない周辺回路または外部回路に接続されている。
【００４２】
次いで、図６に示すように、ＣＶＤ法によりＳｉＯ2からなる層間絶縁膜１１を形成し（ステップＳ８）、ＲＩＥ法によりこれを部分的に除去して、配線溝２４ａを形成する（ステップＳ９）。
【００４３】
次いで、図７に示すように、めっきにより配線溝２４ａ内に銅からなるメタル配線１９を形成し（ステップＳ１０）、ＣＭＰ法により層間絶縁膜１１およびメタル配線１９の上面を平滑にする（ステップＳ１１）。メタル配線１９は、ＴＭＲ素子１８に膜面垂直方向から傾いた向きのアシスト磁場を印加する電気配線である。
【００４４】
次いで、図８に示すように、ＣＶＤ法によりＳｉＯ2からなる層間絶縁膜１２を形成する（ステップＳ１２）。このとき、メタル配線１９上にも層間絶縁膜１２が形成されるが、後工程で配置されるＴＭＲ素子１８の磁性層にメタル配線１９を通る電流により効率よく磁場を印加するために、メタル配線１９上において層間絶縁膜１２の厚さが２００ｎｍ以下となるようにする。従って、層間絶縁膜１２の膜厚制御は極めて精緻に行う必要がある。
【００４５】
次いで、図９に示すように、ＲＩＥ法により、ドレイン領域６上のメタル配線１０の上方に位置する層間絶縁膜１２を位置精度よく部分的に除去して、コンタクトホール１３を形成する（ステップＳ１３）。そして、ＣＶＤ法により、タングステンでコンタクトホール１３を埋めてプラグ（導電部材）１４を形成する（ステップＳ１４）。この状態で、ＣＭＰ法により、層間絶縁膜１２およびプラグ１４の上面を平滑にする（ステップＳ１５）。
【００４６】
次いで、図１０に示すように、ＴｉまたはＴｉＮをスパッタリングして、プラグ１４上に、水平方向に延びる導電性のローカルコネクト２５を形成する（ステップＳ１６）。そして、図１１に示すように、ローカルコネクト２５上にＴＭＲ素子１８を形成する（ステップＳ１７）。具体的には、スパッタリングにより、下磁性層（第２の磁性層）１５となるＧｄＦｅ、トンネル障壁層（非磁性層）１６となるＡｌＯx、上磁性層（第１の磁性層）１７となるＴｂＦｅを順次積層した後、イオンミリング法により形状を整える。このＴＭＲ素子１８の下磁性層１５は、ローカルコネクト２５を介してプラグ１４に接続され、さらに、プラグ１４、メタル配線１０、プラグ９を介して、ドレイン領域６に接続される。平面的な配置に関して言えば、ＴＭＲ素子１８は、プラグ１４の直上を避けて形成されており、仮にプラグ１４の上面に凹凸が生じていても、ＴＭＲ素子１８はその影響を受けることなく平坦に形成可能である。
【００４７】
次いで、図１２に示すように、ＴＭＲ素子１８を埋めるように、ＣＶＤ法によりＳｉＯ2からなる層間絶縁膜２０を形成する（ステップＳ１８）。この状態で、ＣＭＰ法により、層間絶縁膜２０を研磨してＴＭＲ素子１８の上面を露出させる（ステップＳ１９）。そして、全面にＣＶＤ法によりＳｉＯ2からなる層間絶縁膜２２を形成する（ステップＳ２０）。
【００４８】
次いで、ＲＩＥ法により層間絶縁膜２２の所定の位置に溝を形成し、めっきにより、この溝内に銅からなるビット線２１を形成する（ステップＳ２１）。このビット線２１は、ＴＭＲ素子１８に対して、その磁化容易軸方向、すなわち膜面垂直方向に磁場を印加して情報を書き込むための書き込み線である。
【００４９】
最後に、ＣＭＰ法により層間絶縁膜２２およびビット線２１の上面を平滑にし（ステップＳ２２）、ＣＶＤ法によりＳｉＮからなるパッシベーション膜（保護膜）２３を形成する（ステップＳ２３）。このようにして、図１に示したメモリセル構造が完成する。
【００５０】
上述のメモリセルの形成と並行して、行デコーダ、列デコーダおよびアドレスを制御する制御回路などの、図示しない周辺回路を形成して、磁気メモリ装置が完成する。なお、各部材の材質や具体的な形成方法については、上述した例に限られものではなく、様々な変更が可能である。
【００５１】
次に、本実施形態の磁気メモリ装置における情報の書き込みおよび読み出しについて具体的に説明する。
【００５２】
図１（ａ）に示した例では、ＴＭＲ素子１８はビット線２１の横下方に位置しており、さらにこのＴＭＲ素子１８の直下にメタル配線１９が位置している。例えば、初期状態において、ＴＭＲ素子１８の、非磁性層１６を挟む上磁性層１７および下磁性層１５の磁化方向は、下から上へ向かう方向（図１（ｂ）の図面上での方向：以下、特別な説明が無い限り、磁場および電流の方向は、図１（ｂ）の図面に向かっての方向を指すものとする。）であり、下磁性層１５の保磁力が強いものとする。
【００５３】
ビット線２１に電流を流さなければ、ＴＭＲ素子１８の両磁性層１５、１７では、平行な磁化方向が維持されるため、ＴＭＲ素子１８の抵抗値は変化しない。しかし、ビット線２１に、右から左へ向かう電流を流すと、特に上磁性層１７に対して、元々の磁化方向を打ち消そうとする、上から下へ向かう磁場が生じ、この磁場の向きに沿って、上磁性層１７の磁化方向が上から下へ向かう方向へ変化する。下磁性層１５は上磁性層１７と比べて保磁力が強く、下から上へ向かう磁化方向に変化はない。よって、ＴＭＲ素子１８の両磁性層１５，１７の磁化方向が反平行状態になり、ＴＭＲ素子１８の抵抗値が大きくなる。この操作によって、ＴＭＲ素子１８に磁化情報を書き込む操作を行ったことになる。
【００５４】
情報の読み出しは、ＴＭＲ素子１８の抵抗値の変化を検知することによって行われる。具体的には、ビット線２１からＴＭＲ素子１８、電界効果型トランジスタ、接地線へと定電流を流し、ビット線２１に発生する電圧を参照電圧と比較して、ＴＭＲ素子１８が高抵抗状態（反平行状態）であるか、低抵抗状態（平行状態）であるかを判別する。
【００５５】
（第２の実施形態）
図１４は、本発明の第２の実施形態の磁気メモリ装置の要部の構成を示す図で、（ａ）は一部切り欠き部分を含む平面図、（ｂ）は（ａ）のＡ−Ａ’の断面図である。
【００５６】
本実施形態の磁気メモリ装置は、ビット線２１がＴＭＲ素子１８の直上に位置し、ビット線２１に隣接して平行にメタル配線２４が設けられた以外は、第１の実施形態のものと同様の構成のものである。本実施形態の構造も、前述の図２〜１３および図１３に示した手順とほぼ同様な手順で作製することが可能である。例えば、メタル配線２４は、ビット線２１の形成工程中に、一緒に作り込むことができる。この場合のメタル配線２４の材料としては銅が用いられる。
【００５７】
第１の実施形態の場合と異なるのは、書き込み動作において、ＴＭＲ素子１８に垂直方向に磁場をかけるために、ビット線２１と平行に走るメタル配線２４を用いることである。以下、本実施形態の磁気メモリ装置の書き込み動作について説明する。
【００５８】
図１５の（ａ）および（ｂ）は、図１４に示した構造を有する磁気メモリ装置の書き込み動作を説明するための図である。図１５の（ａ）および（ｂ）では、図１４で示したメタル配線１９、２４、ビット線２１、ＴＭＲ素子１８がそれぞれ書き込み線ＷＲＬ１、ＷＲＬ２、ビット線ＢＬ、ＴＭＲ素子Ｒとして記載されている。ＴＭＲ素子Ｒは、４行４列のマトリクス状に配置されており、それぞれＲ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、Ｒ４１、Ｒ４２、Ｒ４３、Ｒ４４の符号が付されている。
【００５９】
４本の書き込み線ＷＲＬ１−１〜ＷＲＬ１−４と、４本の書き込み線ＷＲＬ２−１〜ＷＲＬ２−４とは互いに交差しており、各交差部に上記各ＴＭＲ素子Ｒ１１〜Ｒ４４が配置されている。書き込み線ＷＲＬ２−１〜ＷＲＬ２−４に沿うようにしてビット線ＢＬ１〜ＢＬ４が設けられており、さらにこれらビット線ＢＬ１〜ＢＬ４と交差するように４本のワード線ＷＬ１〜ＷＬ４が設けられている。
【００６０】
ビット線ＢＬ１〜ＢＬ４はそれぞれセンスアンプＳＡ１〜ＳＡ４の一方の入力に接続されている。各センスアンプＳＡ１〜ＳＡ４の他方の入力には、参照電圧が供給される。書き込み線ＷＲＬ２−１〜ＷＲＬ２−４の一端は共通に接続されており、他端はそれぞれ２分岐され、一方の分岐がトランジスタを介して電源ラインに接続され、他方の分岐がトランジスタを介して接地されている。書き込み線ＷＲＬ２−１〜ＷＲＬ２−４の他端の一方の分岐に設けられたトランジスタの符号をそれぞれＴＲ１１、ＴＲ２１、ＴＲ３１、ＴＲ４１とし、他方の分岐に設けられたトランジスタの符号をそれぞれＴＲ１２、ＴＲ２２、ＴＲ３２、ＴＲ４２とする。
【００６１】
各ＴＭＲ素子Ｒ１１〜Ｒ４４は、列単位にワード線ＷＬ１〜ＷＬ４に接続されるとともに、行単位にビット線ＢＬ１〜ＢＬ４に接続されている。各ＴＭＲ素子Ｒ１１〜Ｒ４４のワード線およびビット線への接続構造は同じであるので、ここでは、ＴＭＲ素子Ｒ１１を例に挙げてその接続構造を簡単に説明する。
【００６２】
ＴＭＲ素子Ｒ１１は、一端がビット線ＢＬ１に接続され、他端がトランジスタＴ１１のドレイン（図１４のドレイン領域６に対応する。）に接続されている。トランジスタＴ１１は、ソース（図１４のソース領域５に対応する。）が接地され、ゲート（図１４のゲート電極４に対応する。）がワード線ＷＬ１（図１４のメタル配線１０に対応する。）に接続されている。
【００６３】
まず、図１５（ａ）に示すように、ＴＭＲ素子Ｒ２２を選択し、これに垂直方向下向きの磁場を印加して磁化方向を書き換える動作を考える。
【００６４】
書き込み線ＷＲＬ２−２、ＷＲＬ２−３を選択するために、トランジスタＴＲ２１、ＴＲ３２をオン、他のトランジスタをオフとする。これにより、書き込み線ＷＲＬ２−２、ＷＲＬ２−３にそれぞれ反対向きの電流が流れ、書き込み線ＷＲＬ２−２にて誘起された第１の磁場および書き込み線ＷＲＬ２−３にて誘起された第２の磁場がそれぞれ、ＴＭＲ素子Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４に対して垂直方向下向きに印加される。
【００６５】
上記第１および第２の磁場の印加と同時に、書き込み線ＷＲＬ１−２に所定の方向に電流を流す。これにより、この書き込み線ＷＲＬ１−２にて誘起された第３の磁場がＴＭＲ素子Ｒ１２、Ｒ２２、Ｒ３２、Ｒ４２に対して面内方向に印加される。
【００６６】
上述の操作によって、ＴＭＲ素子Ｒ２２にのみ、第１および第２の磁場（垂直方向）と第３の磁場（面内方向）が同時に印加されることとなり、ＴＭＲ素子Ｒ２２の上磁性層（図１４の上磁性層１７）の磁化方向が垂直方向下向きになる。このように、本形態では、第１〜第３の３つの磁場が同時に印加された素子のみが磁化反転するようになっている。
【００６７】
なお、上述の操作において、書き込み線ＷＲＬ２−２にて誘起された第１の磁場は、ＴＭＲ素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４に対して垂直方向上向きに印加されるが、これらＴＭＲ素子には書き込み線ＷＲＬ２−３にて誘起された第２の磁場は印加されない。同様に、第２の磁場は、ＴＭＲ素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４に対して垂直方向上向きに印加されるが、これらＴＭＲ素子には第１の磁場は印加されない。したがって、ＴＭＲ素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４のいずれにおいても磁化反転は生じない。
【００６８】
次に、図１５（ｂ）に示すように、ＴＭＲ素子Ｒ２２を選択し、これに垂直方向上向きの磁場を印加して磁化方向を書き換える動作を考える。
【００６９】
書き込み線ＷＲＬ２−２とＷＲＬ２−３を選択するために、トランジスタＴＲ２２、ＴＲ３１をオン、他のトランジスタをオフとする。これにより、ＴＭＲ素子Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４に垂直方向上向きに磁場がかかるように、書き込み線ＷＲＬ２−２、ＷＲＬ２−３に電流が流れる。同時に、書き込み線ＷＲＬ１−２に所定の方向に電流を流すことによって、ＴＭＲ素子Ｒ１２、Ｒ２２、Ｒ３２、Ｒ４２に面内方向に磁場がかかる。この操作によって、ＴＭＲ素子Ｒ２２にのみ、書き込み線ＷＲＬ２−２、ＷＲＬ２−３にて誘起された第１、第２の磁場（垂直方向）と書き込み線ＷＲＬ１−２にて誘起された第３の磁場（面内方向）の３つの磁場が同時に印加されることとなり、ＴＭＲ素子Ｒ２２の上磁性層の磁化方向が垂直方向上向きになる。なお、この操作においても、他のＴＭＲ素子には第１〜第３の磁場が同時に印加されることはないので、磁化反転は生じない。
【００７０】
以上の動作により、ＴＭＲ素子Ｒ１１〜４４のうちの所望のＴＭＲ素子の上磁性層の磁化方向を反転させることができ、情報の書き込み動作を行うことができる。なお、各ＴＭＲ素子Ｒ１１〜Ｒ４４の下磁性層（図１４の下磁性層１５）は、保磁力が強く、上記のようにして垂直方向、面内方向の両方向に磁場が印加されても、その磁化方向は変化しない。すなわち、各ＴＭＲ素子Ｒ１１〜Ｒ４４の下磁性層の磁化方向は固定である。
【００７１】
書き込まれた情報を読み出す場合は、ＴＭＲ素子Ｒ１１〜Ｒ４４の抵抗値の違い（平行状態と反平行状態の違い）を判別することで行う。例えば、ＴＭＲ素子Ｒ２２の抵抗値を判別する場合は、ワード線ＷＬ１を介してトランジスタＴ２２をオンにして、ビット線ＢＬ２からＴＭＲ素子Ｒ２２を介して接地線へと定電流を流し、センスアンプＳＡ２にて、ビット線ＢＬ２に発生する電圧を参照電圧と比較して、ＴＭＲ素子Ｒ２２が高抵抗状態（反平行状態）であるか、低抵抗状態（平行状態）であるかを判別する。
【００７２】
上述の磁化情報の書き込みおよび読み出し動作において、各トランジスタのオンオフ制御や、各ＴＭＲ素子Ｒ１１〜Ｒ４４、各書き込み線ＷＲＬ１−１〜ＷＲＬ１−４、ＷＲＬ２−１〜ＷＲＬ２−４および各ワード線ＷＬ１〜ＷＬ４の選択は、不図示の駆動制御回路（ドライバ回路）にて行われる。
【００７３】
（第３の実施形態）
図１６は、本発明の第３の実施形態の磁気メモリ装置の要部の構成を示す図で、（ａ）は一部切り欠き部分を含む平面図、（ｂ）は（ａ）のＡ−Ａ’の断面図である。
【００７４】
本実施形態の磁気メモリ装置は、ビット線２１がＴＭＲ素子１８の直上に位置する以外は、第１の実施形態のものと同様の構成のものである。本実施形態の構造も、前述の図２〜１３および図１３に示した手順とほぼ同様な手順で作製することが可能である。
【００７５】
第１の実施形態の場合と異なるのは、書き込み動作において、目的のセルのＴＭＲ素子１８に垂直方向に磁場をかけるために、その目的のセルが接続されたビット線２１を用いるのではなく、そのビット線２１の両側に隣接する２つのビット線を用いることである。以下、本実施形態の磁気メモリ装置の書き込み動作について説明する。
【００７６】
図１７の（ａ）および（ｂ）は、図１６に示した構造を有する磁気メモリ装置の書き込み動作を説明するための図である。図１７の（ａ）および（ｂ）では、図１６で示したメタル配線１９、ビット線２１、ＴＭＲ素子１８がそれぞれ書き込み線ＷＲＬ１、ビット線ＢＬ、ＴＭＲ素子Ｒとして記載されている。ＴＭＲ素子Ｒは、４行４列のマトリクス状に配置されており、それぞれＲ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、Ｒ４１、Ｒ４２、Ｒ４３、Ｒ４４の符号が付されている。
【００７７】
ビット線ＢＬ１〜ＢＬ４と書き込み線ＷＲＬ１−１〜ＷＲＬ１−４とは互いに交差するように設けられており、各交差部に上記各ＴＭＲ素子Ｒ１１〜Ｒ４４が配置されている。さらに、ビット線ＢＬ１〜ＢＬ４と交差するように４本のワード線ＷＬ１〜ＷＬ４が設けられている。
【００７８】
ビット線ＢＬ１〜ＢＬ４の一端は、それぞれセンスアンプＳＡ１〜ＳＡ４の一方の入力に接続されているとともに、トランジスタＴ１〜Ｔ４を介して共通に接続されている。ビット線ＢＬ１〜ＢＬ４の他端は、それぞれ２分岐され、一方の分岐がトランジスタを介して電源ラインに接続され、他方の分岐がトランジスタを介して接地されている。書き込み線ＷＲＬ２−１〜ＷＲＬ２−４の他端の一方の分岐に設けられたトランジスタの符号をそれぞれＴＲ１１、ＴＲ２１、ＴＲ３１、ＴＲ４１とし、他方の分岐に設けられたトランジスタの符号をそれぞれＴＲ１２、ＴＲ２２、ＴＲ３２、ＴＲ４２とする。各センスアンプＳＡ１〜ＳＡ４の他方の入力には、参照電圧が供給される。
【００７９】
各ＴＭＲ素子Ｒ１１〜Ｒ４４は、列単位にワード線ＷＬ１〜ＷＬ４に接続されるとともに、行単位にビット線ＢＬ１〜ＢＬ４に接続されている。各ＴＭＲ素子Ｒ１１〜Ｒ４４のワード線およびビット線への接続構造は同じであるので、ここでは、ＴＭＲ素子Ｒ１１を例に挙げてその接続構造を簡単に説明する。
【００８０】
ＴＭＲ素子Ｒ１１は、一端がビット線ＢＬ１に接続され、他端がトランジスタＴ１１のドレイン（図１６のドレイン領域６に対応する。）に接続されている。トランジスタＴ１１は、ソース（図１６のソース領域５に対応する。）が接地され、ゲート（図１６のゲート電極４に対応する。）がワード線ＷＬ１（図１４のメタル配線１０に対応する。）に接続されている。
【００８１】
まず、図１７（ａ）に示すように、ＴＭＲ素子Ｒ３２を選択し、これに垂直方向下向きの磁場を印加して磁化方向を書き換える動作を考える。
【００８２】
ビット線ＢＬ２、ＢＬ４を選択するために、トランジスタＴＲ２１、ＴＲ４２、Ｔ２、Ｔ３をオン、他のトランジスタをオフとする。これにより、ビット線ＢＬ２、ＢＬ４にそれぞれ反対向きの電流が流れ、ビット線ＢＬ２にて誘起された第１の磁場およびビット線ＢＬ４にて誘起された第２の磁場がそれぞれ、ＴＭＲ素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４に対して垂直方向下向きに印加される。
【００８３】
上記第１および第２の磁場の印加と同時に、書き込み線ＷＲＬ１−２に所定の方向に電流を流す。これにより、この書き込み線ＷＲＬ１−２にて誘起された第３の磁場がＴＭＲ素子Ｒ１２、Ｒ２２、Ｒ３２、Ｒ４２に対して面内方向に印加される。
【００８４】
上述の操作によって、ＴＭＲ素子Ｒ３２にのみ、第１および第２の磁場（垂直方向）と第３の磁場（面内方向）が同時に印加されることとなり、ＴＭＲ素子Ｒ３２の上磁性層（図１６の上磁性層１７）の磁化方向が垂直方向下向きになる。このように、本形態では、第１〜第３の３つの磁場が同時に印加された素子のみが磁化反転するようになっている。
【００８５】
なお、上述の操作において、ビット線ＢＬ２にて誘起された第１の磁場は、１行目のＴＭＲ素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４に対して垂直方向上向きに印加されるが、これらＴＭＲ素子にはビット線ＢＬ４にて誘起された第２の磁場は印加されない。同様に、第２の磁場は、５行目のＴＭＲ素子（不図示）に対して垂直方向上向きに印加されるが、これらＴＭＲ素子には第１の磁場は印加されない。したがって、他のいずれのＴＭＲ素子も磁化反転は生じない。
【００８６】
次に、図１７（ｂ）に示すように、ＴＭＲ素子Ｒ３２を選択し、これに垂直方向上向きの磁場を印加して磁化方向を書き換える動作を考える。
【００８７】
ビット線ＢＬ２、ＢＬ４を選択するために、トランジスタＴＲ２２、ＴＲ４１、Ｔ２、Ｔ３をオン、他のトランジスタをオフとする。これにより、ＴＭＲ素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４に垂直方向上向きに磁場がかかるように、ビット線ＢＬ２、ＢＬ４に電流が流れる。同時に、書き込み線ＷＲＬ１−２に所定の方向に電流を流すことによって、ＴＭＲ素子Ｒ１２、Ｒ２２、Ｒ３２、Ｒ４２に面内方向に磁場がかかる。この操作によって、ＴＭＲ素子Ｒ３２にのみ、ビット線ＢＬ２、ＢＬ４にて誘起された第１、第２の磁場（垂直方向）と書き込み線ＷＲＬ１−２にて誘起された第３の磁場（面内方向）の３つの磁場が同時に印加されることとなり、ＴＭＲ素子Ｒ３２の上磁性層の磁化方向が垂直方向上向きになる。なお、この操作においても、他のＴＭＲ素子には第１〜第３の磁場が同時に印加されることはないので、ＴＭＲ素子Ｒ３２のような磁化の反転は生じない。
【００８８】
以上の動作により、ＴＭＲ素子Ｒ１１〜４４のうちの所望のＴＭＲ素子の上磁性層の磁化方向を反転させることができ、情報の書き込み動作を行うことができる。なお、各ＴＭＲ素子Ｒ１１〜Ｒ４４の下磁性層（図１６の下磁性層１５）は、保磁力が強く、上記のようにして垂直方向、面内方向の両方向に磁場が印加されても、その磁化方向は変化しない。すなわち、各ＴＭＲ素子Ｒ１１〜Ｒ４４の下磁性層の磁化方向は固定である。
【００８９】
書き込まれた情報を読み出す場合は、ＴＭＲ素子Ｒ１１〜Ｒ４４の抵抗値の違い（平行状態と反平行状態の違い）を判別することで行う。例えば、ＴＭＲ素子Ｒ３２の抵抗値を判別する場合は、トランジスタＴ３２のみをオンにして、ビット線ＢＬ３からＴＭＲ素子Ｒ３２を介して接地線へと定電流を流し、センスアンプＳＡ３にて、ビット線ＢＬ３に発生する電圧を参照電圧と比較して、ＴＭＲ素子Ｒ３２が高抵抗状態（反平行状態）であるか、低抵抗状態（平行状態）であるかを判別する。
【００９０】
上述の磁化情報の書き込みおよび読み出し動作において、各トランジスタのオンオフ制御や、各ＴＭＲ素子Ｒ１１〜Ｒ４４、各書き込み線ＷＲＬ１−１〜ＷＲＬ１−４、ＷＲＬ２−１〜ＷＲＬ２−４および各ワード線ＷＬ１〜ＷＬ４の選択は、不図示の駆動制御回路（ドライバ回路）にて行われる。
【００９１】
上述した第１および３の実施形態では、ビット線が書き込み線を兼ねることになるので、第２の実施形態の場合と比べて、セル面積をより小さいものとすることが可能であり、しかも、書き込み線が少なくなる分、製造コストを低くすることが可能になる。
【００９２】
以上説明した第１〜第３の実施形態において、図示した構成は、本発明の一例であって、これに限定されるものではない。例えば、ＴＭＲ素子は、垂直磁化膜よりなる２つの磁性層が非磁性層を介して積層された構造になっているが、磁性層が３層以上で構成されていてもよい。
【００９３】
【発明の効果】
以上説明したように、本発明によれば、セル面積の横方向における大きさは、書き込み線が磁気抵抗効果素子の側方に設けられた従来の磁気メモリ装置に比べて小さなものとなるので、さらなる高集積化を達成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の磁気メモリ装置の要部の構成を示す図で、（ａ）は一部切り欠き部分を含む平面図、（ｂ）は（ａ）のＡ−Ａ’の断面図である。
【図２】図１に示す磁気メモリ装置の一連の製造工程を説明するための図で、（ａ）は平面図、（ｂ）は断面図である。
【図３】図１に示す磁気メモリ装置の一連の製造工程を説明するための図で、（ａ）は平面図、（ｂ）は断面図である。
【図４】図１に示す磁気メモリ装置の一連の製造工程を説明するための図で、（ａ）は平面図、（ｂ）は断面図である。
【図５】図１に示す磁気メモリ装置の一連の製造工程を説明するための図で、（ａ）は平面図、（ｂ）は断面図である。
【図６】図１に示す磁気メモリ装置の一連の製造工程を説明するための図で、（ａ）は平面図、（ｂ）は断面図である。
【図７】図１に示す磁気メモリ装置の一連の製造工程を説明するための図で、（ａ）は平面図、（ｂ）は断面図である。
【図８】図１に示す磁気メモリ装置の一連の製造工程を説明するための図で、（ａ）は平面図、（ｂ）は断面図である。
【図９】図１に示す磁気メモリ装置の一連の製造工程を説明するための図で、（ａ）は平面図、（ｂ）は断面図である。
【図１０】図１に示す磁気メモリ装置の一連の製造工程を説明するための図で、（ａ）は平面図、（ｂ）は断面図である。
【図１１】図１に示す磁気メモリ装置の一連の製造工程を説明するための図で、（ａ）は平面図、（ｂ）は断面図である。
【図１２】図１に示す磁気メモリ装置の一連の製造工程を説明するための図で、（ａ）は平面図、（ｂ）は断面図である。
【図１３】図１に示す磁気メモリ装置の一連の製造工程を示すフローチャート図である。
【図１４】本発明の第２の実施形態の磁気メモリ装置の要部の構成を示す図で、（ａ）は一部切り欠き部分を含む平面図、（ｂ）は（ａ）のＡ−Ａ’の断面図である。
【図１５】（ａ）および（ｂ）は、図１４に示す磁気メモリ装置の書き込み動作を説明するための回路図である。
【図１６】本発明の第３の実施形態の磁気メモリ装置の要部の構成を示す図で、（ａ）は一部切り欠き部分を含む平面図、（ｂ）は（ａ）のＡ−Ａ’の断面図である。
【図１７】（ａ）および（ｂ）は、図１６に示す磁気メモリ装置の書き込み動作を説明するための回路図である。
【図１８】（ａ）および（ｂ）は、従来の磁気メモリ装置を構成する垂直磁化のＴＭＲ素子の磁化状態を示す模式図である。
【図１９】書き込み線がＴＭＲ素子の側方に配置された従来の磁気メモリ装置の模式図である。
【符号の説明】
１  半導体基板
２  素子分離膜（ＳＴＩ）
３  ゲート絶縁膜
４  ゲート電極
５  ソース領域
６  ドレイン領域
７、１１、１２、２０、２２  層間絶縁膜
８、１３  コンタクトホール
９、１４  プラグ
１０、１９、２４  メタル配線
１５  下磁性層
１６  トンネル障壁層（非磁性層）
１７  上磁性層
１８、Ｒ１１〜Ｒ４４  ＴＭＲ素子（トンネル磁気抵抗効果素子）
２１、ＢＬ１〜ＢＬ４  ビット線（書き込み線）
２３  パッシベーション膜
２４ａ  配線溝
２５    ローカルコネクト
１００、１０１  磁性層
１０２  非磁性層
１０３、ＷＲＬ１−１〜ＷＲＬ１−４、ＷＲＬ２−１〜ＷＲＬ２−４  書き込み線
ＷＬ１〜ＷＬ４  ワード線
Ｔ１〜Ｔ４、Ｔ１１〜Ｔ４４、ＴＲ１１、ＴＲ１２、ＴＲ２１、ＴＲ２２、ＴＲ３１、ＴＲ３２、ＴＲ４１、ＴＲ４２  トランジスタ
ＳＡ１〜ＳＡ４  センスアンプ
【図１】
0004218928.tif 000002
【図２】
0004218928.tif 000003
【図３】
0004218928.tif 000004
【図４】
0004218928.tif 000005
【図５】
0004218928.tif 000006
【図６】
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【図７】
0004218928.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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