(57)【特許請求の範囲】
【請求項１】
基体上に接続孔が形成される第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に配線溝が形成される第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に接続孔を形成するための孔パターンが形成される酸化シリコンからなる第１のマスク下層を形成する工程と、
前記第１のマスク下層上に配線溝を形成するための溝パターンを形成した窒化シリコンからなる第２のマスク層を形成する工程と、
前記溝パターン内に酸化シリコンを埋め込んで、前記第２のマスク層の上面と面一にした上面を有する第１のマスク上層を形成して前記第１のマスク下層と前記第１のマスク上層とで第１のマスク層を構成する工程と、
少なくとも前記溝パターンに一部が重なるように前記第１のマスク層に孔パターンを形成する工程と
を備えた半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜はエッチングストッパ層と配線間絶縁膜とを積層して形成されたものからなり、
前記第１のマスク層に孔パターンを形成した後、
前記孔パターンが形成された第１のマスク層および第２のマスク層を用いて前記第２の絶縁膜に前記エッチングストッパ層も含めて前記孔パターンをさらに延長形成する工程と、
前記溝パターン内の前記第１のマスク上層を除去して再び前記溝パターンを開口する工程と、
前記第２のマスク層とともに前記エッチングストッパ層をマスクに用いて、前記第２の絶縁膜に配線溝を形成するとともに、前記第１の絶縁膜に接続孔を形成する工程と
を備えたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のマスク層に孔パターンを形成した後、
前記孔パターンが形成された第１のマスク層および第２のマスク層を用いて前記第２の絶縁膜に前記孔パターンを延長形成する工程と、
前記溝パターン内の前記第１のマスク上層を除去して再び前記溝パターンを開口する工程と、
前記第２のマスク層を用いて前記第１のマスク層に配線溝を形成する工程と、
前記第２のマスクおよび前記第２の絶縁膜をマスクに用いて前記第１の絶縁膜に接続孔を形成する工程と、
前記第２のマスクをマスクに用い、かつ前記第１の絶縁膜をエッチングストッパとして前記第２の絶縁膜に配線溝を形成する工程と
を備えたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜は配線層間絶縁膜とエッチングストッパ層とを積層して形成されたものからなり、
前記第１のマスク層に孔パターンを形成した後、
前記孔パターンが形成された第１のマスク層および第２のマスク層を用いて前記第２の絶縁膜に前記孔パターンを延長形成する工程と、
前記孔パターンが形成された第１のマスク層および第２のマスク層を用いて前記第２の絶縁膜に前記エッチングストッパ層も含めて前記孔パターンをさらに延長形成する工程と、
前記第２のマスク層を用いて前記第１のマスク層に溝パターンを形成する工程と、
前記第２のマスク層とともに前記エッチングストッパ層をマスクに用いて、前記第２の絶縁膜に配線溝を形成するとともに、前記第１の絶縁膜に接続孔を形成する工程と
を備えた請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、詳しくはいわゆるデュアルハードマスクを用いてデュアルダマシン構造を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
２層のハードマスクを用いてデュアルダマシン構造を形成する方法として、三つの方法がある。
【０００３】
第１の従来の製造方法は、酸化シリコン系の層間絶縁膜にデュアルダマシン構造を形成する製造方法である。この第１の従来の製造方法を、図４の製造工程断面図によって説明する。
【０００４】
図４の（１）に示すように、基体１１１上にバリア層１１２、接続層１１３、中間エッチングストッパ層１１４、配線層１１５を順に積層形成する。上記基体１１１は、例えば基板（図示せず）上に素子、配線等（図示せず）を形成し、それらの素子、配線等を被覆する絶縁膜１３１を形成してなる。バリア層１１２は例えば窒化シリコン膜を５０ｎｍの厚さに堆積して形成される。接続層１１３は例えば酸化シリコン膜を５００ｎｍの厚さに堆積して形成される。中間エッチングストッパ層１１４は例えば窒化シリコン膜を１００ｎｍの厚さに堆積して形成される。配線層１１５は例えば酸化シリコン膜を３００ｎｍの厚さに堆積して形成される。
【０００５】
次いで、配線層１１５上に下層ハードマスク１２１を例えば酸化シリコンを２００ｎｍの厚さに堆積して形成する。さらに、下層ハードマスク１２１上に上層ハードマスク１２２を例えば窒化シリコンを１００ｎｍの厚さに堆積して形成する。次いで、レジスト塗布技術によってレジスト膜（図示せず）を形成した後、リソグラフィー技術によってレジスト膜に配線溝を形成するための溝パターン（図示せず）を形成する。次いで、レジスト膜をエッチングマスクに用いて、上層ハードマスク１２２に配線溝を形成するための溝パターン１２３を形成する。その後、レジスト膜を除去する。
【０００６】
次に、図４の（２）に示すように、上層ハードマスク１２２および溝パターン１２３を被覆するように、レジスト塗布技術によってレジスト膜１２４を形成した後、リソグラフィー技術によってレジスト膜１２４に接続孔を形成するための孔パターン１２５を形成する。
【０００７】
次に、図４の（３）に示すように、レジスト膜１２４をマスクに用いたエッチングによって、下層ハードマスク１２１に孔パターン１２５を延長形成する。さらに図４の（４）に示すように、レジスト膜１２４をマスクに用いたエッチングによって、配線層１１５に孔パターン１２５を延長形成する。さらに、図４の（５）に示すように、中間エッチングストッパ層１１４に孔パターン１２５を延長形成する。その後、レジスト膜１２４〔前記図４の（４）参照〕を除去する。
【０００８】
次に、図４の（６）に示すように、上層ハードマスク１２２をエッチングマスクに用いて、下層ハードマスク１２１に溝パターン１２３を延長形成し、さらに、配線層１１５に配線溝１１６を形成するとともに、中間エッチングストッパ層１１４をエッチングマスクに用いて接続層１１３に接続孔１１７を形成する。
【０００９】
次に、図４の（７）に示すように、上層ハードマスク１２２〔前記図４の（６）参照〕を除去する。その際、配線溝１１６底部に露出している中間エッチングストッパ層１１４をエッチング除去して配線溝１１６を延長形成するとともに、接続孔１１７底部に露出しているバリア層１１２をエッチング除去して接続孔１１７を延長形成する。
【００１０】
第２の従来の製造方法は接続孔が形成される配線間絶縁膜（接続層）に酸化シリコン系の比誘電率が４．０程度の、ノンドープトシリケートガラス（ＮＳＧ）、リンシリケートガラス（ＰＳＧ）、ホウ素リンシリケートガラス（ＢＰＳＧ）や、比誘電率が３．５程度のフッ素リンシリケートガラス（ＦＳＧ）を用い、配線層間の絶縁膜（配線層）に有機系の比誘電率が２．７程度のポリアリールエーテルを用いて、デュアルダマシン構造を形成する製造方法である。この第２の従来の製造方法を、図５の製造工程断面図によって説明する。
【００１１】
図５の（１）に示すように、基体１１１上にバリア層１１２、接続層１１３、配線層１１５を順に積層形成する。基体１１１は、例えば基板（図示せず）上に素子、配線等（図示せず）を形成し、それらの素子、配線等を被覆する絶縁膜１３１を形成してなる。上記バリア層１１２は例えば窒化シリコン膜を５０ｎｍの厚さに堆積して形成される。接続層１１３は例えば酸化シリコン膜を５００ｎｍの厚さに堆積して形成される。配線層１１５は例えば有機膜を４００ｎｍの厚さに堆積して形成される。
【００１２】
次いで、上記配線層１１５上に下層ハードマスク１２１を例えば酸化シリコンを２００ｎｍの厚さに堆積して形成する。さらに、下層ハードマスク１２１上に上層ハードマスク１２２を例えば窒化シリコンを１００ｎｍの厚さに堆積して形成する。次いで、レジスト塗布技術によってレジスト膜（図示せず）を形成した後、リソグラフィー技術によって上記レジスト膜に配線溝を形成するための溝パターン（図示せず）を形成する。次いで、上記レジスト膜をエッチングマスクに用いて、上層ハードマスク１２２に配線溝を形成するための溝パターン１２３を形成する。その後、レジスト膜を除去する。
【００１３】
次に、図５の（２）に示すように、上層ハードマスク１２２および溝パターン１２３を被覆するように、レジスト塗布技術によってレジスト膜１２４を形成した後、リソグラフィー技術によってレジスト膜１２４に接続孔を形成するための孔パターン１２５を形成する。
【００１４】
次に、図５の（３）に示すように、上記レジスト膜１２４をマスクに用いたエッチングによって、下層ハードマスク１２１に孔パターン１２５を延長形成する。さらに図５の（４）に示すように、レジスト膜１２４〔前記図５の（３）参照〕をマスクに用いたエッチングによって、配線層１１５に上記孔パターン１２５を延長形成する。このとき、レジスト膜１２４もエッチング除去される。そのため、エッチング途中から下層ハードマスク１２１がエッチングマスクとしての機能を有する。さらに、図５の（５）に示すように、上層ハードマスク１２２をエッチングマスクに用いて下層ハードマスク１２１に溝パターン１２３を形成するとともに、配線層１１５をエッチングマスクに用いて接続層１１３に接続孔１１７を形成する。
【００１５】
次に、図５の（６）に示すように、上層ハードマスク１２２および下層ハードマスク１２１をエッチングマスクに用いて、上記配線層１１５に配線溝１１６を形成する。
【００１６】
次に、図５の（７）に示すように、上層ハードマスク１２２〔前記図５の（６）参照〕を除去する。その際、配線溝１１６底部は接続層１１３によってエッチングが停止され、接続孔１１７底部に露出しているバリア層１１２がエッチング除去されて、接続孔１１７が延長形成される。
【００１７】
第３の従来の製造方法は、有機系の層間絶縁膜にデュアルダマシン構造を形成する製造方法である。この第３の従来の製造方法を、図６の製造工程断面図によって説明する。
【００１８】
図６の（１）に示すように、基体１１１上にバリア層１１２、接続層１１３、中間エッチングストッパ層１１４、配線層１１５を順に積層形成する。基体１１１は、例えば基板（図示せず）上に素子、配線等（図示せず）を形成し、それらの素子、配線等を被覆する絶縁膜１３１を形成してなる。上記バリア層１１２は例えば窒化シリコン膜を５０ｎｍの厚さに堆積して形成される。接続層１１３は例えば有機膜を４００ｎｍの厚さに堆積して形成される。中間エッチングストッパ層１１４は例えば酸化シリコン膜を１００ｎｍの厚さに堆積して形成される。配線層１１５は例えば有機膜を４００ｎｍの厚さに堆積して形成される。
【００１９】
次いで、上記配線層１１５上に下層ハードマスク１２１を例えば酸化シリコンを２００ｎｍの厚さに堆積して形成する。さらに、下層ハードマスク１２１上に上層ハードマスク１２２を例えば窒化シリコンを１００ｎｍの厚さに堆積して形成する。次いで、レジスト塗布技術によってレジスト膜（図示せず）を形成した後、リソグラフィー技術によってレジスト膜に配線溝を形成するための溝パターン（図示せず）を形成する。次いで、レジスト膜をエッチングマスクに用いて、上層ハードマスク１２２に配線溝を形成するための溝パターン１２３を形成する。その後、レジスト膜を除去する。
【００２０】
次に、図６の（２）に示すように、上層ハードマスク１２２および溝パターン１２３を被覆するように、レジスト塗布技術によってレジスト膜１２４を形成した後、リソグラフィー技術によって上記レジスト膜１２４に接続孔を形成するための孔パターン１２５を形成する。
【００２１】
次に、図６の（３）に示すように、上記レジスト膜１２４をマスクに用いたエッチングによって、下層ハードマスク１２１に上記孔パターン１２５を延長形成する。さらに図６の（４）に示すように、レジスト膜１２４〔前記図６の（３）参照〕をマスクに用いたエッチングによって、配線層１１５に上記孔パターン１２５を延長形成する。このとき、レジスト膜１２４もエッチング除去される。そのため、エッチング途中から下層ハードマスク１２１がエッチングマスクとしての機能を有する。さらに、図６の（５）に示すように、上層ハードマスク１２２をエッチングマスクに用いて下層ハードマスク１２１に溝パターン１２３を延長形成するとともに、配線層１１５をエッチングマスクに用いて中間エッチングストッパ層１１４に接続孔１１７の上部を形成する。
【００２２】
次に、図６の（６）に示すように、上層、下層ハードマスク１２２、１２１をエッチングマスクに用いて、配線層１１５に配線溝１１６を形成するとともに、中間エッチングストッパ層１１４をエッチングマスクに用いて接続層１１３に接続孔１１７を形成する。
【００２３】
次に、図６の（７）に示すように、上層ハードマスク１２２〔前記図６の（６）参照〕を除去する。その際、中間エッチングストッパ層１１４がエッチングマスクとなって、接続孔１１７底部に露出しているバリア層１１２をエッチング除去して接続孔１１７を延長形成する。
【００２４】
上記従来の製造方法で配線層や接続層に用いた有機膜は、一般に酸化シリコン系の絶縁膜と比較して誘電率が低いため、配線の寄生容量が減少し信号遅延を下げることができる。そのため、高性能半導体装置への適用が検討されている。
【００２５】
【発明が解決しようとする課題】
しかしながら、第１の従来の製造方法では、配線層に対する上層ハードマスクのエッチング選択性が低いため、配線溝が拡大して形成される。その結果、配線層に形成される配線溝が設計寸法よりも拡大して形成されることになる。
【００２６】
配線溝の拡大形成を防ぐには、上層ハードマスクを厚膜化することが効果的ではあるが、上層ハードマスクを厚膜化した場合には、その後の孔パターンを形成するリソグラフィー工程で解像度の低下を来たすことになる。
【００２７】
そこで、フォトリソグラフィー工程では、膜厚が５０ｎｍ〜１００ｎｍの反射防止膜を感光レジスト膜の下地に形成しておくことで、下地からの光線の反射を防ぎ、解像度を改善することが行なわれる。しかしながら、反射防止膜の形成時に段差があると反射防止膜を均一な膜厚に成膜することができない。その結果、フォトリソグラフィー工程における解像度が低下することになる。特に、段差が１００ｎｍ以上の場合には、反射防止膜をカバリッジよく形成することができない。例えば、レジスト膜に接続孔を形成するための孔パターンを形成する工程においては、最小解像径は１００ｎｍの段差がある場合には０．２２μｍであり、２００ｎｍの段差がある場合には０．２５μｍとなる。このように、段差が少ないほどフォトリソグラフィー工程での解像度が高まる。そこで、孔径が０．１３μｍのような微細孔加工を安定して行なうには、段差を１００ｎｍ以下に抑えることが重要となってくる。
【００２８】
一方、リソグラフィー技術には、段差の影響を受けることが無い電子線直接描画リソグラフィー技術があるが、電子線直接描画リソグラフィー技術は製造コストが高いため、量産向きではない。
【００２９】
配線溝の拡大の問題は、配線溝を形成する工程のエッチング量が多いほど大きくなる。第１、第２の従来の製造方法ではエッチング量がおよそ５００ｎｍあり、第３の従来の製造方法ではエッチング量がおよそ２００ｎｍある。そのため、第１、第２の従来の製造方法では、配線溝の拡大の問題がより賢著に現れる。実際の加工結果をもとに配線幅の広がり量Δを測定したところ、第１、第２の従来の製造方法ではΔ＝１２０ｎｍであり、第３の従来の製造方法ではΔ＝４０ｎｍであった。例えば、配線ピッチが４００ｎｍ（配線幅が２００ｎｍと配線間隔が２００ｎｍ）の配線を形成するためには、配線幅の拡大は配線幅の５％以下、つまり上記例の場合には１０ｎｍ以下に抑えることが要求される。そのため、第１〜第３の従来の製造方法を適用することが困難になる。
【００３０】
配線溝が拡大して形成された場合には隣接する配線溝どうしが連結されるため、配線溝に導電性材料を埋め込んで配線を形成した場合には、隣接する配線どうしが短絡して短絡不良が起こすことになる。また、リソグラフィー精度が落ちると狙い通りの位置に狙い通りの大きさのパターンを形成することが困難になるため、接続不良、短絡不良が一層起こり易くなる。
【００３１】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置の製造方法である。
【００３２】
本発明の半導体装置の製造方法は、基体上に接続孔が形成される第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に配線溝が形成される第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に接続孔を形成するための孔パターンが形成される酸化シリコンからなる第１のマスク下層を形成する工程と、前記第１のマスク下層上に配線溝を形成するための溝パターンを形成した窒化シリコンからなる第２のマスク層を形成する工程と、前記溝パターン内に酸化シリコンを埋め込んで、前記第２のマスク層の上面と面一にした上面を有する第１のマスク上層を形成して前記第１のマスク下層と前記第２のマスク上層とで第１のマスク層を構成する工程と、少なくとも前記溝パターンに一部が重なるように前記第１のマスクに孔パターンを形成する工程とを備えた製造方法である。
【００３３】
上記半導体装置の製造方法では、前記溝パターン内に前記第１のマスク下層と同種の材料を埋め込んで第１のマスク上層を形成して前記第１のマスク下層と前記第２のマスク上層とで第１のマスク層を構成する工程を備えていることから、上層マスクの第２のマスク層を厚膜化しても、第１、第２のマスク層表面は平坦化された状態になり、従来の製造方法で生じていた第２のマスク層の段差を軽減することが可能になる。そのため、第１のマスク層に孔パターンを形成する際のリソグラフィー工程では、平坦化された第１、第２のマスク層上にレジスト膜を形成してリソグラフィー工程を実施することが可能になる。
【００３４】
【発明の実施の形態】
本発明の半導体装置の製造方法に係る第１の実施の形態を、図１の製造工程断面図によって説明する。
【００３５】
図１の（１）に示すように、基体１１上に第１の絶縁膜１２としてバリア層１３と接続層１４とを下層より順に形成する。さらに第１の絶縁膜１２上に、第２の絶縁膜１５として中間エッチングストッパ層１６と配線層１７とを下層より順に積層形成する。上記基体１１は、例えば基板（図示せず）上に素子、配線等（図示せず）を形成し、それらの素子、配線等を被覆する絶縁膜３１を形成してなる。上記バリア層１３は例えば窒化シリコン膜を５０ｎｍの厚さに堆積して形成される。接続層１４は例えば酸化シリコン膜を５００ｎｍの厚さに堆積して形成される。中間エッチングストッパ層１６は例えば窒化シリコン膜を１００ｎｍの厚さに堆積して形成される。配線層１７は例えば酸化シリコン膜を３００ｎｍの厚さに堆積して形成される。
【００３６】
次いで、上記第２の絶縁膜１５上に下層ハードマスクとして第１のマスク下層２１を例えば酸化シリコンを２００ｎｍの厚さに堆積して形成する。さらに、上記第１のマスク下層２１上に上層ハードマスクとなる第２のマスク層２２を例えば窒化シリコンを２００ｎｍの厚さに堆積して形成する。この第２のマスク層２２は１００ｎｍよりも厚く形成されることが必要であり、望ましくは１５０ｎｍ〜２５０ｎｍの厚さに形成する。第２のマスク層２２を上記厚さに形成することにより、エッチングマスクとしての十分なエッチング耐性が確保される。なお、第２ｍのマスク層２２は比誘電率が比較的高い窒化シリコンで形成されているので、最終的には除去されることが望ましい。しかしながら、第２のマスク層２２を２５０ｎｍよりも厚く形成すると、配線溝および接続孔を形成した後に行うエッチング工程で除去することが難しくなる。
【００３７】
次いで、レジスト塗布技術によってレジスト膜（図示せず）を形成した後、リソグラフィー技術によって上記レジスト膜に配線溝を形成するための溝パターン（図示せず）を形成する。次いで、上記レジスト膜をエッチングマスクに用いて、上記第２のマスク層２２に溝パターン２３を形成する。その後、上記レジスト膜を除去する。
【００３８】
図１の（２）に示すように、上記第２のマスク層２２上に上記溝パターン２３を埋め込む第１のマスク上層２４を例えば酸化シリコン膜を４００ｎｍの厚さに堆積して形成する。その後、化学的機械研磨によって、上記第１のマスク上層２４を第２のマスク層２２の表面が露出するまで研磨して除去し、溝パターン２３の内部に第１のマスク上層２４を残す。この結果、上記第１のマスク上層２４と第１のマスク下層２１とで第１のマスク層２５が形成される。なお、図面では研磨後の状態を示した。
【００３９】
次に、図１の（３）に示すように、上記第２のマスク層２２および上記第１のマスク層２５を被覆するように、レジスト塗布技術によってレジスト膜２６を形成した後、リソグラフィー技術によって上記レジスト膜２６に接続孔を形成するための孔パターン２７を形成する。
【００４０】
次に、図１の（４）に示すように、上記レジスト膜２６をマスクに用いたエッチングによって、上記第１のマスク層２５に上記孔パターン２７を延長形成する。さらに図１の（５）に示すように、上記レジスト膜２６をマスクに用いたエッチングによって、配線層１７に上記孔パターン２７を延長形成する。さらに、図１の（６）に示すように、中間エッチングストッパ層１６に孔パターン２７を延長形成する。その後、レジスト膜２６〔前記図１の（５）参照〕を除去する。
【００４１】
次に、図１の（７）に示すように、上記第２のマスク層２２をエッチングマスクに用いて、第１のマスク層２５に溝パターン２３を形成する。さらに、上記配線層１７に配線溝１８を形成する。それとともに、上記中間エッチングストッパ層１６をエッチングマスクに用いて上記接続層１４に接続孔１９を形成する。
【００４２】
次に、図１の（８）に示すように、第２のマスク層２２〔前記図１の（７）参照〕を除去する。その際、配線溝１８底部に露出している中間エッチングストッパ層１６を除去して配線溝１８を延長形成するとともに、接続孔１９底部に露出しているバリア層１３を除去して接続孔１９を延長形成する。
【００４３】
上記第１の実施の形態では、溝パターン２３内に第１のマスク下層２１と同種の材料を埋め込んで第１のマスク上層２４を形成して、第１のマスク下層２１と第２のマスク上層２４とで第１のマスク層２５を構成する工程を備えていることから、第２のマスク層２２を厚膜化しても、第１、第２のマスク層２５、２２表面は平坦化された状態になり、従来の製造方法で生じていた第２のマスク層２２の段差を軽減もしくは無くすことが可能になる。そのため、第１のマスク層２５に孔パターン２７を形成する際のリソグラフィー工程では、平坦化された第１、第２のマスク層２５、２２上にレジスト膜２６を形成してリソグラフィー工程を実施することが可能になる。さらに、第２のマスク層２２を厚膜化することが可能になるため、配線溝１８を形成する際に生じていた第２のマスク層２２の後退を抑制することができるので、配線溝１８の拡大が軽減される。
【００４４】
本発明の半導体装置の製造方法に係る第２の実施の形態を、図２の製造工程断面図によって説明する。
【００４５】
図２の（１）に示すように、基体１１上に第１の絶縁膜１２としてバリア層１３と接続層１４とを下層より順に形成する。さらに第１の絶縁膜１２上に、第２の絶縁膜１５を形成する。上記基体１１は、例えば基板（図示せず）上に素子、配線等（図示せず）を形成し、それらの素子、配線等を被覆する絶縁膜３１を形成してなる。バリア層１３は例えば窒化シリコン膜を５０ｎｍの厚さに堆積して形成される。接続層１４は例えば酸化シリコン膜を５００ｎｍの厚さに堆積して形成される。第２の絶縁膜１５は例えば有機膜を４００ｎｍの厚さに堆積して形成される。
【００４６】
次いで、上記第２の絶縁膜１５上に第１のマスク下層２１を例えば酸化シリコンを２００ｎｍの厚さに堆積して形成する。さらに、上記第１のマスク下層２１上に第２のマスク層２２を例えば窒化シリコンを２００ｎｍの厚さに堆積して形成する。この第２のマスク層２２は１００ｎｍよりも厚く形成されることが必要であり、望ましくは１５０ｎｍ〜２５０ｎｍの厚さに形成する。この厚さに形成することにより、エッチングマスクとしての十分なエッチング耐性が確保される。なお、第２のマスク層２２は比誘電率が比較的高い窒化シリコンで形成されているので、最終的には除去されることが望ましい。しかしながら、第２のマスク層２２を２５０ｎｍよりも厚く形成すると、配線溝および接続孔を形成した後に行うエッチング工程で除去することが難しくなる。
【００４７】
次いで、レジスト塗布技術によってレジスト膜（図示せず）を形成した後、リソグラフィー技術によって上記レジスト膜に配線溝を形成するための溝パターン（図示せず）を形成する。次いで、上記レジスト膜をエッチングマスクに用いて、上記第２のマスク層２２に溝パターン２３を形成する。その後、上記レジスト膜を除去する。
【００４８】
図２の（２）に示すように、上記第２のマスク層２２上に上記溝パターン２３を埋め込む第１のマスク上層２４を例えば酸化シリコン膜を４００ｎｍの厚さに堆積して形成する。その後、化学的機械研磨によって、上記第１のマスク上層２４を第２のマスク層２２の表面が露出するまで研磨して除去し、溝パターン２３の内部に第１のマスク上層２４を残す。この結果、上記第１のマスク上層２４と第１のマスク下層２１とで第１のマスク層２５が形成される。なお、図面では研磨後の状態を示した。
【００４９】
次に、図２の（３）に示すように、上記第２のマスク層２２および上記第１のマスク層２５を被覆するように、レジスト塗布技術によってレジスト膜２６を形成した後、リソグラフィー技術によって上記レジスト膜２６に接続孔を形成するための孔パターン２７を形成する。
【００５０】
次に、図２の（４）に示すように、上記レジスト膜２６をマスクに用いたエッチングによって、上記第１のマスク層２５に上記孔パターン２７を延長形成する。さらに図２の（５）に示すように、上記レジスト膜２６〔前記図２の（４）参照〕をマスクに用いたエッチングによって、上記第２の絶縁膜１５に上記孔パターン２７を延長形成する。このとき、有機膜であるレジスト膜２６もエッチング除去される。そのため、エッチング途中から第１のマスク層２５がエッチングマスクとしての機能を果たす。したがって、上記レジスト膜２６を除去する工程は行なう必要がない。さらに、図２の（６）に示すように、第２のマスク層２２をエッチングマスクに用いて第２のマスク層２２に溝パターン２３を再び開口する。さらに第１のマスク層２５に溝パターン２３を延長形成する。それとともに、第２の絶縁膜１５をエッチングマスクに用いて接続層１４に接続孔１９を形成する。
【００５１】
次に、図２の（７）に示すように、上記第２のマスク層２２および第１のマスク層２５をエッチングマスクに用いて、上記第２の絶縁膜１５に配線溝１８を形成する。
【００５２】
次に、図２の（８）に示すように、第２のマスク層２２〔前記図２の（７）参照〕を除去する。その際、配線溝１８底部に露出している接続層１４はエッチングマスクとしての機能を果たし、接続孔１９底部に露出しているバリア層１３がエッチング除去される。
【００５３】
上記第２の実施の形態では、溝パターン２３内に第１のマスク下層２１と同種の材料を埋め込んで第１のマスク上層２４を形成して第１のマスク下層２１と第２のマスク上層２４とで第１のマスク層２５を構成する工程を備えていることから、第２のマスク層２２を厚膜化しても、第１、第２のマスク層２５、２２表面は平坦化された状態になり、従来の製造方法で生じていた第２のマスク層２２の段差を軽減もしくは無くすことが可能になる。そのため、第１のマスク層２５に孔パターン２７を形成する際のリソグラフィー工程では、平坦化された第１、第２のマスク層２５、２２上にレジスト膜２６を形成してリソグラフィー工程を実施することが可能になる。さらに、第２のマスク層２２を厚膜化することが可能になるため、配線溝１８を形成する際に生じていた第２のマスク層２２の後退を抑制することができるので、配線溝１８の拡大が軽減される。
【００５４】
次に本発明の半導体装置の製造方法に係る第３の実施の形態を、図３の製造工程断面図によって説明する。
【００５５】
図３の（１）に示すように、基体１１上に第１の絶縁膜１２としてバリア層１３と接続層１４と中間エッチングストッパ層１６とを下層より順に形成する。さらに第１の絶縁膜１２上に、配線層となる第２の絶縁膜１５を形成する。上記基体１１は、例えば基板（図示せず）上に素子、配線等（図示せず）を形成し、それらの素子、配線等を被覆する絶縁膜３１を形成してなる。上記バリア層１３は例えば窒化シリコン膜を５０ｎｍの厚さに堆積して形成される。接続層１４は例えば有機膜を４００ｎｍの厚さに堆積して形成される。中間エッチングストッパ層１６は例えば酸化シリコン膜を１００ｎｍの厚さに堆積して形成される。第２の絶縁膜１５は例えば有機膜を４００ｎｍの厚さに堆積して形成される。
【００５６】
次いで、上記第２の絶縁膜１５上に第１のマスク下層２１を例えば酸化シリコンを２００ｎｍの厚さに堆積して形成する。さらに、上記第１のマスク下層２１上に第２のマスク層２２を例えば窒化シリコンを２００ｎｍの厚さに堆積して形成する。この第２のマスク層２２は１００ｎｍよりも厚く形成されることが必要であり、望ましくは１５０ｎｍ〜２５０ｎｍの厚さに形成する。この厚さに形成することにより、エッチングマスクとしての十分なエッチング耐性が確保される。なお、第２のマスク層２２は比誘電率が比較的高い窒化シリコンで形成されているので、最終的には除去されることが望ましい。しかしながら、第２のマスク層２２を２５０ｎｍよりも厚く形成すると、配線溝および接続孔を形成した後に行うエッチング工程で除去することが難しくなる。
【００５７】
次いで、レジスト塗布技術によってレジスト膜（図示せず）を形成した後、リソグラフィー技術によって上記レジスト膜に配線溝を形成するための溝パターン（図示せず）を形成する。次いで、上記レジスト膜をエッチングマスクに用いて、上記第２のマスク層２２に溝パターン２３を形成する。その後、上記レジスト膜を除去する。
【００５８】
図３の（２）に示すように、上記第２のマスク層２２上に上記溝パターン２３を埋め込む第１のマスク上層２４を例えば酸化シリコン膜を４００ｎｍの厚さに堆積して形成する。その後、化学的機械研磨によって、上記第１のマスク上層２４を第２のマスク層２２の表面が露出するまで研磨して除去し、溝パターン２３の内部に第１のマスク上層２４を残す。この結果、上記第１のマスク上層２４と第１のマスク下層２１とで第１のマスク層２５が形成される。なお、図面では研磨後の状態を示した。
【００５９】
次に、図３の（３）に示すように、上記第２のマスク層２２および上記第１のマスク層２５を被覆するように、レジスト塗布技術によってレジスト膜２６を形成した後、リソグラフィー技術によって上記レジスト膜２６に接続孔を形成するための孔パターン２７を形成する。
【００６０】
次に、図３の（４）に示すように、上記レジスト膜２６をマスクに用いたエッチングによって、上記第１のマスク層２５に上記孔パターン２７を延長形成する。さらに図３の（５）に示すように、上記レジスト膜２６〔前記図３の（４）参照〕をマスクに用いたエッチングによって、第２の絶縁膜１５に上記孔パターン２７を延長形成する。このとき、有機膜であるレジスト膜２６もエッチング除去される。そのため、エッチング途中から第１のマスク層２５がエッチングマスクとしての機能を果たす。したがって、上記レジスト膜２６を除去する工程は行なう必要がない。さらに、図３の（６）に示すように、第２のマスク層２２をエッチングマスクに用いて第２のマスク層２２に溝パターン２３を再び開口する。さらに第１のマスク層２５に溝パターン２３を延長形成する。それとともに、第２の絶縁膜１５をエッチングマスクに用いて上記中間エッチングストッパ層１６に孔パターン２７を延長形成する。
【００６１】
次に、図３の（７）に示すように、上記第２のマスク層２２および上記第１のマスク層２５をエッチングマスクに用いて、上記第２の絶縁膜１５に配線溝１８を形成するとともに、上記中間エッチングストッパ層１６をエッチングマスクに用いて接続層１４に接続孔１９を形成する。
【００６２】
次に、図３の（８）に示すように、第２のマスク層２２〔前記図３の（７）参照〕を除去する。その際、中間エッチングストッパ層１６がマスクとなって接続孔１９底部に露出しているバリア層１３もエッチング除去される。
【００６３】
上記第３の実施の形態では、溝パターン２３内に第１のマスク下層２１と同種の材料を埋め込んで第１のマスク上層２４を形成して第１のマスク下層２１と第２のマスク上層２４とで第１のマスク層２５を構成する工程を備えていることから、第２のマスク層２２を厚膜化しても、第１、第２のマスク層２５、２２表面は平坦化された状態になり、従来の製造方法で生じていた第２のマスク層２２の段差を軽減もしくは無くすことが可能になる。そのため、第１のマスク層２５に孔パターン２７を形成する際のリソグラフィー工程では、平坦化された第１、第２のマスク層２５、２２上にレジスト膜２６を形成してリソグラフィー工程を実施することが可能になる。さらに、第２のマスク層２２を厚膜化することが可能になるため、配線溝１８を形成する際に生じていた第２のマスク層２２の後退を抑制することができるので、配線溝１８の拡大が軽減される。
【００６４】
なお、上記各実施の形態において、酸化シリコン膜の成膜では、段差を平坦化できる高密度プラズマＣＶＤ装置を用いて成膜することができる。または、平行平板型プラズマＣＶＤ装置を用いて成膜することもできる。または回転塗布装置を用いてＳＯＧを成膜することによって形成してもよい。
【００６５】
【発明の効果】
以上、説明したように本発明の半導体装置の製造方法によれば、第２のマスク層を厚膜化しても、第１、第２のマスク層表面は平坦化された状態にできるので、従来の製造方法で生じていた第２のマスク層の段差を軽減もしくは無くすことができる。そのため、第１のマスク層に孔パターンを形成する際のリソグラフィー工程の加工マージンを少なくすることができるので、微細化が可能になり高集積化が図れる。さらに、第２のマスク層を厚膜化することが可能になるため、配線溝を形成する際に生じていた第２のマスク層の後退を抑制することができるので、配線溝の拡大を軽減することができる。よって、信頼性の高い配線形成が可能になり、歩留まりの向上も図ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法に係る第１の実施の形態を示す製造工程断面図である。
【図２】本発明の半導体装置の製造方法に係る第２の実施の形態を示す製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る第３の実施の形態を示す製造工程断面図である。
【図４】第１の従来の製造方法を示す製造工程断面図である。
【図５】第２の従来の製造方法を示す製造工程断面図である。
【図６】第３の従来の製造方法を示す製造工程断面図である。
【符号の説明】
１１…基体、１２…第１の絶縁膜、１５…第２の絶縁膜、１８…配線溝、１９…接続孔、２１…第１のマスク下層、２２…第２のマスク層、２７…孔パターン、２３…溝パターン、２４…第１のマスク上層、２５…第１のマスク層
【図１】
0004211198.tif 000002
【図２】
0004211198.tif 000003
【図３】
0004211198.tif 000004
【図４】
0004211198.tif 000005
【図５】
0004211198.tif 000006
【図６】
0004211198.tif 000007