(57)【特許請求の範囲】
【請求項１】
基板上に配列形成された画素電極スイッチング用の画素回路と、当該画素回路を覆う層間絶縁膜とを備えた表示装置において、
前記層間絶縁膜は、前記画素回路の接続部分を底部に露出させた接続孔を備え、
前記接続孔の底部には、前記画素回路のうち隣接する複数の画素回路の各接続部分が露出している
ことを特徴とする表示装置。
【請求項２】
請求項１記載の表示装置において、
前記層間絶縁膜上には、前記接続孔の底部において前記各画素回路にそれぞれ独立して接続された複数の画素電極が配列している
ことを特徴とする表示装置。
【請求項３】
請求項２記載の表示装置において、
前記隣接する複数の画素回路における前記画素電極との接続部分が、隣接する画素間の中央に配置されている
ことを特徴とする表示装置。
【請求項４】
請求項１記載の表示装置において、
前記画素回路は、複数の走査線と複数の信号線との各交差部に配置され、
前記走査線の延設方向に隣接して配置された画素回路が、前記信号線に対して線対称にレイアウトされると共に、
前記接続孔が、前記走査線の延設方向に隣接して配置された複数の画素回路にまたがって配置されている
ことを特徴とする表示装置。
【請求項５】
請求項１記載の表示装置において、
前記画素回路は、複数の走査線と複数の信号線との各交差部に配置され、
前記信号線の延設方向に隣接して配置された画素回路が、前記走査線に対して線対称にレイアウトされると共に、
前記接続孔が、前記信号線の延設方向に隣接して配置された複数の画素回路にまたがって配置されている
ことを特徴とする表示装置。
【請求項６】
請求項１記載の表示装置において、
前記画素回路は、複数の走査線と複数の信号線との各交差部に配置され、
前記走査線の延設方向に隣接して配置された画素回路が、前記信号線に対して線対称にレイアウトされ、
前記信号線の延設方向に隣接して配置された画素回路が、前記走査線に対して線対称にレイアウトされると共に、
前記接続孔が、前記信号線の延方方向と前記走査線の延設方向とに隣接して配置された複数の画素回路にまたがって配置されている
ことを特徴とする表示装置。
【請求項７】
請求項５，６のうちの１項に記載の表示装置において、
前記画素回路に接続される共通配線が、隣接して配置される２本の走査線間に配置された２つの画素回路で共有されている
ことを特徴とする表示装置。
【請求項８】
請求項１記載の表示装置において、
前記層間絶縁膜は、有機材料で構成されている
ことを特徴とする表示装置。
【請求項９】
基板上に画素電極スイッチング用の画素回路を配列形成する工程と、前記画素回路における接続部分を底部に露出させた接続孔を備えた層間絶縁膜を前記基板上に形成する工程とを行う表示装置の製造方法において、
前記接続孔の底部には、前記画素回路のうち隣接する複数の画素回路の各接続部分を露出させる
ことを特徴とする表示装置の製造方法。
【請求項１０】
請求項９記載の表示装置の製造方法において、
前記層間絶縁膜を形成した後、前記接続孔の底部において前記各画素回路にそれぞれ独立して接続された複数の画素電極を当該層間絶縁膜上に配列形成する
ことを特徴とする表示装置の製造方法。
【請求項１１】
請求項９記載の表示装置の製造方法において、
前記層間絶縁膜の形成は、印刷法を適用して行われる
ことを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置およびその製造方法に関し、特には画素電極スイッチング用の画素回路を設けたアクティブマトリックス型の表示装置、およびその製造方法に関する。
【背景技術】
【０００２】
近年、電子ペーパーなどのフレキシブルな可撓性を有する表示装置の開発が試みられている。このような表示装置においては、プラスチック基板上に低温プロセスで形成可能な有機薄膜トランジスタ（有機ＴＦＴ：thin film transistor）が、画素電極を駆動するためのスイッチング素子として用いられている。また、このような表示装置の製造においては、低コスト化に向けて印刷プロセスの導入が鋭意行われている。
【０００３】
ところで、有機ＴＦＴを用いた表示装置の製造においては、層間絶縁膜に対する接続孔の形成に対して、シリコンＴＦＴと同様にフォトリソグラフィーによるレジストのパターン形成とレジストをマスクに用いたリアクティブイオンエッチングを適用すると、レジストの現像液や剥離液等の溶媒によるダメージや、リアクティブイオンエッチングの際のプラズマダメージにより、トランジスタの特性が劣化しやすい。このため、有機ＴＦＴを用いた表示装置の製造に対しては、接続孔を備えた層間絶縁膜の形成にも印刷プロセスを適用することが求められている。
【０００４】
一方、このような有機ＴＦＴをスイッチング素子として用いた表示装置に対しては、１５０ｄｐｉ以上の解像度が要求されている。この場合、１画素の大きさは２００μｍ角以下に縮小される。このため、スイッチング素子を備えた画素回路と、その上部に層間絶縁膜を介して積層された画素電極とを接続するための接続孔に対しては、開口径を５０μｍ以下とすることが求められている。
【０００５】
ところが、スクリーン印刷によって、開口径１００μｍ程度の接続孔を備えた層間絶縁膜を印刷する場合、一般的に使用されている５００メッシュのスクリーン版の乳剤パターンを支えるメッシュの交点はわずか数点となる。そのため、繰り返し印刷において乳剤部分の剥がれなどによる印刷不良が起こる。さらに、開口径５０μｍ程度の接続孔を備えた層間絶縁膜の形成は、スクリーン印刷では事実上不可能である。
【０００６】
そこで、画素回路の接続部分に予めビアポストを印刷し、そこにスクリーン印刷法やインクジェット法によって層間絶縁膜を印刷する方法、およびこの方法を適用した表示装置の製造方法が提案されている（下記特許文献1、非特許文献１参照）。
【０００７】
【特許文献１】特開２００６−２９５１１６号公報
【非特許文献１】「Journal of Applied Physics」，２００４年，vol.96，p.2286
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述したようなビアポストを印刷した後に層間絶縁膜を印刷する方法であっても、ビアポストのさらなる微細形成が困難である。また、高密度でビアポストが存在した状態で厚膜の層間絶縁膜印刷に適する高粘度の樹脂を印刷すると、表面平坦な層間絶縁膜を形成することが困難である。また、このような層間絶縁膜の表面平坦性の劣化は、この上部に形成する画素電極の表面平坦性を劣化させ、色ムラの要因となる。
【０００９】
そこで本発明は、厚膜であっても表面平坦でかつ高密度に上下層の接続部を配置することが可能な層間絶縁膜を印刷法によって形成することができ、これにより高精細で、かつ色ムラのない表示が可能な表示装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
以上のような目的を達成するための本発明の表示装置は、基板上に配列形成された画素電極スイッチング用の画素回路と、当該画素回路を覆う層間絶縁膜とを備えている。そして特に、層間絶縁膜は、画素回路の接続部分を底部に露出させた接続孔を備えており、この接続孔の底部には、画素回路のうち隣接する複数の画素回路の各接続部分が露出していることを特徴としている。
【００１１】
このような構成の表示装置では、隣接する複数の画素回路とこれに対応して層間絶縁膜上に設けられる複数の画素電極とが、１つの接続孔の底部においてそれぞれ独立に接続される。このため、各画素回路と画素電極との接続部分となる接続孔を、接続部分毎にそれぞれ個別に形成する場合と比較して、開口径の大きな接続孔が形成され、接続孔の形状精度に対するマージンが拡大する。
【００１２】
また本発明の表示装置の製造方法は、先ず基板上に画素電極スイッチング用の画素回路を配列形成する。その後、画素回路のうち隣接する複数の画素回路の一部分を底部に露出させた接続孔を有する層間絶縁膜を基板上に形成する。
【００１３】
このような製造方法では、接続孔が形成された層間絶縁膜を基板上に形成する手法であるため、画素回路と画素電極との接続を図るためのビアポストを形成した後に層間絶縁膜を形成する方法と比較して、厚膜であっても印刷によって容易に表面平坦な層間絶縁膜が得られる。
【発明の効果】
【００１４】
以上説明したように本発明によれば、厚膜であっても表面平坦な層間絶縁膜を印刷法によって形成することができ、この層間絶縁膜に対して形成される接続孔の形状精度に対するマージンを拡大することが可能である。これにより、画素回路と画素電極との微細な接続部を高密度に配置形成することが可能になる。この結果、高精細な表示装置を印刷法を適用して作製することが可能になると共に、色ムラのない表示を行うことが可能になる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて説明する。尚、以下の実施形態においては、液晶表示装置および電気泳動型表示装置に適する表示装置の構成を説明し、次にその製造方法を説明する。
【００１６】
≪第１実施形態≫
ここでは、アクティブマトリックス型の表示装置における画素電極のスイッチング素子としてボトムゲート型の薄膜トランジスタを用いた構成を説明する。
【００１７】
＜回路構成＞
図１は、第１実施形態の表示装置１の回路構成の一例を示す図である。先ずこの図に基づいて、表示装置１の回路構成を説明する。
【００１８】
図に示す表示装置１は、例えば液晶表示装置または電気泳動型表示装置であり、駆動側の基板３上には、表示領域３ａとその周辺領域３ｂとが設定されている。表示領域３ａには、複数の走査線５と複数の信号線７とが縦横に配線されており、それぞれの交差部に対応して１つの画素ａが設けられた画素アレイ部として構成されている。また、表示領域３ａには、走査線５と平行に共通配線９が配線されている。一方、周辺領域３ｂには、走査線５を走査駆動する走査線駆動回路５ｂと、輝度情報に応じた映像信号（すなわち入力信号）を信号線７に供給する信号線駆動回路７ｂとが配置されている。
【００１９】
各画素ａには、例えばスイッチング素子としての薄膜トランジスタＴｒおよび保持容量Ｃｓからなる画素回路が設けられ、さらにこの画素回路に接続された画素電極１１が設けられている。尚、画素電極１１は、以降に平面図および断面図を用いて詳細に説明するように、画素回路を覆う層間絶縁膜上に設けられていることとする。
【００２０】
薄膜トランジスタＴｒは、例えば有機ＴＦＴからなり、そのゲートが走査線５に接続され、ソース／ドレインの一方が信号線７に接続され、ソース／ドレインの他方が保持容量Ｃｓと画素電極１１とに接続されている。また容量素子Ｃｓのもう一方の電極は、共通配線９に接続されている。尚、共通配線９は、ここでの図示を省略した対向基板側の共通電極に接続されている。
【００２１】
そして、薄膜トランジスタＴｒを介して信号線７から書き込まれた映像信号が保持容量Ｃｓに保持され、保持された信号量に応じた電圧が画素電極１１に供給される構成となっている。
【００２２】
以上のような回路構成において、各画素ａにおける画素回路は、走査線５に対して線対称にレイアウトされており、より詳細には走査線５と平行な方向線に対して線対称にレイアウトされている。さらに、各画素ａにおける画素回路は、信号線７に対して線対称にレイアウトされている。より詳細には走査線５と平行な方向線に対して線対称にレイアウトされている。
【００２３】
これにより、各画素ａにおける画素電極１１と画素回路との接続部分が、走査線５の延設方向に隣接する画素ａ−ａ間の中央で、かつ信号線７の延設方向に隣接する画素ａ−ａ間の中央に配置された状態とする。また２本の走査線５間に挟まれた２つの画素ａ，ａで共通配線９を共有しており、通常よりも共通配線９の本数を半分に減らすことができる構成となっている。尚、各画素回路のレイアウトは、画素ａ−ａ間の中央に画素電極１１と画素回路との接続部分が配置されれば良く、走査線５および信号線７に対して、画素ａ内に配置される電極等の部材の配置順が線対称であれば、サイズや位置が異なっていても良い。
【００２４】
以上のような画素回路の構成は、あくまでも一例であり、必要に応じて画素回路内に容量素子を設けたり、さらに複数のトランジスタを設けて画素回路を構成しても良い。また、周辺領域２ｂには、画素回路の変更に応じて必要な駆動回路を追加しても良い。
【００２５】
＜層構成＞
図２には第１実施形態の表示装置１の要部平面図を示し、図３には図２のＡ−Ａ’断面図およびＢ−Ｂ’断面図を示す。以下、これらの図に基づいて表示装置１の層構成を説明する。尚、ここでは一例として１５０ｄｐｉの画素を想定し、一画素ａが１７０μｍ角程度としたレイアウトの層構成を説明する。
【００２６】
これらの図に示すように、駆動側の基板３上の第１層目には、走査線５と共通配線９とが平行に配線されている。これらの配線５，９は、２本の走査線５間に１本の共通配線９を配置した３本を1組として複数組が配線されている。
【００２７】
各走査線５からは、各画素ａ部分において、薄膜トランジスタＴｒのゲート電極５ｇが共通配線９側に向かって延設されている。また、各共通配線９からは、各画素ａ部分において、容量素子Ｃｓの下部電極９ｃが両側の走査線５に向かう２方向に延設されている。つまり、１本の共通配線９からは、２本の走査線５間に挟まれた２つの画素ａに向かって下部電極９ｃが延設されているのである。
【００２８】
以上のような走査線５および共通配線９を覆う状態で、ゲート絶縁膜１０１（断面図のみに図示）が設けられている。
【００２９】
このゲート絶縁膜１０１上の第２層目には、信号線７、薄膜トランジスタＴｒのソース／ドレイン７ｓｄ、および容量素子Ｃｓの上部電極７ｃが設けられている。信号線７からは、各画素ａ部分において薄膜トランジスタＴｒの一方のソース／ドレイン７ｓｄが延設されている。また他方のソース／ドレインｓｄと上部電極７ｃとは、各画素ａ部分において連続したパターンとして形成されている。
【００３０】
ここで、信号線７から延設されるソース／ドレイン７ｓｄは、２本の信号線７の内側に向かって延設される。一方、上部電極７ｃとの連続パターンとなるソース／ドレイン７ｓｄは、２本の信号線７で挟まれた位置において、共通配線９を共有する４つの画素ａ間の中央部に配線されることとする。この上部電極７ｃおよびソース／ドレイン７ｓｄの連続パターンが、以降に説明する画素電極１１との接続部分となる。
【００３１】
以上説明したように、本第１実施形態においては、画素電極１１との接続部分となる容量素子Ｃｓの上部電極７ｃおよびソース／ドレイン７ｓｄの連続パターンが、上述した４つの画素ａ間の中央部に配置された構成となっている。
【００３２】
また、各画素ａにおいては、ソース／ドレイン７ｓｄ間においてゲート電極５ｇに積層させる位置に、薄膜トランジスタＴｒの活性領域となる半導体層１０３が設けられている。
【００３３】
そして以上のような画素回路を覆う状態で、層間絶縁膜１０５が設けられている。この層間絶縁膜１０５は、画素回路と上部に設けられる画素電極との間に寄生容量が生じることのない程度に厚膜で構成され、表面平坦であることが好ましい。
【００３４】
ここで特に、この層間絶縁膜１０５には、４つの画素ａにまたがる接続孔１０５ａが複数設けられている。これらの各接続孔１０５ａの底部には、隣接する複数の画素回路の一部分として、上述のように４つの画素ａ間の中央部に配置した４つの上部電極７ｃが露出した状態となっている。つまり、１つの接続孔１０５ａ内に、４つの画素ａの各画素回路を構成する上部電極７ｃが露出されているのである。
【００３５】
これらの接続孔１０５ａは、上部電極７ｃに対する接続が充分に取れる範囲であれば良く、画素開口を考慮した場合にはできるだけ小さい開口面積（開口形状）であることが好ましい。例えば、一画素ａが１７０μｍ角程度と想定した本レイアウトであれば、各接続孔１０５ａは１１０〜１３０μｍ程度の開口径で形成すれば良い。
【００３６】
そして、この層間絶縁膜１０５上の第３層目には、画素電極１１が配列形成されている。各画素電極１１は、層間絶縁膜１０５に設けた接続孔１０５ａの底部において、画素回路を構成する各上部電極７ｃと１：１で直接接続されている。このため、１つの接続孔１０５ａ内において、４つの画素電極１１の端部が各上部電極７ｃ上に直接接続された状態となっている。尚、上部電極７ｃと共通配線９との間にはゲート絶縁膜１０１が設けられているため、画素電極１１と共通配線９との絶縁性は確保される。
【００３７】
以上のような画素電極１１は、例えば液晶表示装置であれば、ここでの図示を省略した配向膜で覆われていることとする。
【００３８】
また、以上のような駆動側の基板３における画素電極１１の形成面側には、ここでの図示を省略した対向基板が設けられている。この対向基板の画素電極１１に向かう面上には、全画素に共通の共通電極が設けられている。そして、例えば液晶表示装置であれば、共通電極を覆う状態で配向膜が設けられ、二つの基板の画素電極１１−共通電極間に、配向膜を介して液晶層（例えばポリマー分散型液晶）が挟持される。一方、電気泳動型表示装置であれば、これらの画素電極１１−共通電極間に、シリコーンイオン中に帯電したグラファイト微粒子と酸化チタン微粒子とを分散させたマイクロカプセルが挟持される。
【００３９】
＜製造方法＞
図４には、上記表示装置１の製造工程図を示す。この製造工程図は、図２のＡ−Ａ’断面に対応する図であり、以下図４と共に図２の平面図を参照して表示装置１の製造方法を説明する。尚、図２を用いたレイアウトの詳細な説明の重複は省略する。
【００４０】
先ず、図４（１）に示すように、駆動側の基板３を用意する。この基板としては、ポリエーテルスルホン（ＰＥＳ）からなるプラスチック基板が用いられる。この他にも、支持基板としては、ガラスやポリエチレンナフタレート（ＰＥＮ）、ポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）、ポリアクリレート（ＰＡＲ）、ポリエーテルエーテルケトン(ＰＥＥＫ)、ポリフェニレンスルフィド（ＰＰＳ）、ポリエチレンテレフタラート（ＰＥＴ）などのプラスチックまたは金属フォイルを用いることもできる。
【００４１】
次に、この基板３上に、第１層目の配線として、走査線５および走査線５から延設されたゲート電極５ｇ、さらには共通配線９および共通配線９から延設された容量素子Ｃｓの下部電極９ｃをパターン形成する。
【００４２】
ここでは、例えば先ずダイコート法により、基板３上に銀インクを塗布し、１５０℃で熱処理することで、銀からなる導電性膜を５０ｎｍの膜厚で成膜する。次いで、スクリーン印刷法によりレジストインクを導電性膜上にパターン形成する。続いて、印刷したレジストパターンをマスクにして銀エッチング液を用いたウェットエッチングにより、導電性膜をパターニングすることにより、上述した第１層目の配線をパターン形成する。
【００４３】
尚、エッチングのマスクに用いるレジストパターンの形成方法としては、インクジェット法、フォトリソグラフィー法、レーザー描画法を用いてもよい。さらにはインクジェット法、スクリーン印刷法、マイクロコンタクトプリンティング法、オフセット印刷法による直接パターンニングを用いることもできる。ただし、以降に形成されるさらに上層の配線および電極との間に良好な絶縁特性を確保するためには、ここで形成するゲート電極５ｇ他の表面が平坦で、かつ膜厚が１００ｎｍ以下と出来るだけ薄いことが好ましい。
【００４４】
また、これらの第１層目の配線材料は、銀以外にも、金、白金、パラジウム、銅、ニッケル、アルミニウム等の金属や、ポリ（３，４−エチレンジオキシチオフェン）／ポリ（４−スチレンスルホナート）［ＰＥＤＯＴ／ＰＳＳ］、ポリアニリン（ＰＡＮＩ）からなる導電性有機材料を用いることもできる。
【００４５】
次に、第１層目の配線を覆う状態でゲート絶縁膜１０１を形成する。
【００４６】
ここでは、例えばダイコート法により架橋性高分子材料ポリビニルフェノール（ＰＶＰ）を塗布し、１５０℃で熱処理することによりゲート絶縁膜１０１を形成する。このゲート絶縁膜１０１は、トランジスタの低電圧動作のために１μｍ以下の膜厚で、かつ表面平坦に形成されることが望ましい。
【００４７】
このようなゲート絶縁膜１０１の形成方法としては、この他にもグラビアコート法、ロールコート法、キスコート法、ナイフコート法、ダイコート法、スリットコート法、ブレードコート法、スピンコート法、インクジェット法を用いることもできる。また、ゲート絶縁膜１０１の材質としては、ＰＶＰの他にも、ポリイミド、ポリアミド、ポリエステル、ポリアクリレート、ポリビニルアルコール、エポキシ樹脂、ノボラック樹脂などを用いることができる。
【００４８】
次いで、ゲート絶縁膜１０１上に、第２層目の配線として、信号線７、薄膜トランジスタＴｒのソース／ドレイン７ｓｄ、および容量素子Ｃｓの上部電極７ｃをパターン形成する。
【００４９】
ここでは、例えば先ずダイコート法により、銀インクを均一に塗布し、１５０℃で熱処理することで、銀からなる導電性膜を５０ｎｍの膜厚で成膜する。次いで、スクリーン印刷法によりレジストインクを導電性膜上にパターン形成する。続いて、印刷したレジストパターンをマスクにして銀エッチング液を用いたウェットエッチングにより、導電性膜をパターニングすることにより、上述した第２層目の配線をパターン形成する。
【００５０】
尚、これら第２層目の配線の形成においてエッチングのマスクに用いるレジストパターンの形成方法としては、インクジェット法、フォトリソグラフィー法、レーザー描画法を用いてもよい。さらには、インクジェット法、スクリーン印刷法、マイクロコンタクトプリンティング法、オフセット印刷法による直接パターンニングを用いても良いことは、第１層目の形成と同様である。
【００５１】
ここで、ソース／ドレイン７ｓｄを含む第２層目の配線としては、銀の他にｐ型半導体と良好なオーミック接触を有する金、白金、パラジウム、銅、ニッケル等の金属や、ポリ（３，４−エチレンジオキシチオフェン）／ポリ（４−スチレンスルホナート）［ＰＥＤＯＴ／ＰＳＳ］、ポリアニリン（ＰＡＮＩ）からなる導電性有機材料を用いることもできる。
【００５２】
次いで、各画素ａにおけるソース／ドレイン７ｓｄ−７ｓｄ間において、ゲート電極５ｇに積層させる位置に、半導体層１０３を形成する。この半導体層１０３は、有機半導体層１０３であることとする。
【００５３】
ここでは、例えばインクジェット法により、ペンタセン誘導体の０．５ｗｔ％トルエン溶液を塗布した後、１００℃で溶媒を揮発させて５０ｎｍの膜厚の有機半導体層１０３を形成する。必要に応じて撥水性の隔壁等を用いることにより容易に有機半導体層１０３をパターニングすることができる。
【００５４】
ここで、有機半導体層１０３としては、上記ペンタセン誘導体の他に、ポリチオフェン、フルオレン−チオフェンコポリマー、ポリアリルアミン等の高分子材料、または、ペンタセン、ルブレン、チオフェンオリゴマー、ナフタセン誘導体等の低分子材料を用いてもよい。
【００５５】
また、有機半導体層１０３の形成方法としては、上記インクジェット法の他に、スピンコート法、ディスペンサー法、フレキソ印刷法、グラビア印刷法、オフセット印刷法等の印刷方法により形成してもよい。また、低分子系の材料であればシャドウマスクを用いた真空蒸着法により有機半導体層１０３をパターン形成してもよい。
【００５６】
以上の後、図４（２）に示すように、第２層目の配線および有機半導体層１０３を覆う状態で、層間絶縁膜１０５を形成する。
【００５７】
ここでは、スクリーン印刷法により予め接続孔１０５ａが設けられた形状の層間絶縁膜１０５をパターン形成する。先の図２の平面図に示したように、１５０ｄｐｉの画素を想定して一画素ａが１７０ｕｍ角の場合であれば、先ず、１５０μｍ角の乳剤パターンを有するスクリーン版を用いてポリイミドからなる樹脂ペーストを印刷する。この際、乳剤パターンが、先の層構成で説明し他ように４つの画素ａ間の中央に配置された上部電極７ｃ上を覆うようにする。次に、樹脂ペーストを１２０℃で焼成する。
【００５８】
これにより、４つの画素ａにまたがる接続孔１０５ａを有する層間絶縁膜１０５を印刷形成し、接続孔１０５ａの底部に４つの画素ａの上部電極７ｃを露出させる。
【００５９】
尚、乳剤パターンが１５０μｍ角であれば、印刷された樹脂ペーストは焼成時に粘度が下がり基板３上でダレるため１１０〜１３０μｍ角程度に狭められた開口径で接続孔１０５ａがパターン形成される。また印刷の際に、６４０番、８４０番等の高精細メッシュを使用すれば、繰り返し印刷の信頼性を確保した上で乳剤パターンを小さくすることができる。このため、１００μｍ角程度の開口径の接続孔を形成することができ、２００ｄｐｉ以上の高精細な表示装置の駆動基板（ディスプレイバックプレーン）の作製も可能である。
【００６０】
上記印刷に用いる樹脂ペーストは、上記のもの以外に、エポキシ樹脂、ポリエステル樹脂、フェノール樹脂、ウレタン樹脂、アクリル樹脂などを使用することができるが、ボトムゲート構造の薄膜トランジスタＴｒは、有機半導体層１０３の上に層間絶縁膜１０５が形成されるため、樹脂ペーストに含まれる溶媒や樹脂の加熱処理でトランジスタ特性が劣化しない材料を選択することが好ましい。
【００６１】
尚、層間絶縁膜１０５の形成は、スクリーン印刷法に限定されることなく、インクジェット法、ディスペンサー法などの印刷方法で作製することができる。
【００６２】
その後、図４（３）に示すように、接続孔１０５ａの底部において各上部電極７ｃに対して独立して接続させた形状の画素電極１１を、層間絶縁膜１０５上にパターン形成する。
【００６３】
ここでは、導電性ペーストを用いたスクリーン印刷法により画素電極１１をパターン形成する。導電性ペーストとしては、例えば銀ペースト（一例として藤倉化成社製ＸＡ−９０２４：商品名）を用い、印刷後に１５０℃で熱処理を行う。尚、ここでは、接続孔１０５ａ内において画素電極１１がパターニングされるため、接続孔１０５ａが画素電極１１で塞がれることはない。このため、接続孔１０５ａ内に空気が残留することにより加熱硬化後に画素回路との接続不良（特開２００１−２７４５４７参照）が起こることを防止できる。
【００６４】
以上のような画素電極１１の形成に用いる導電性ペーストは、銀ペースト以外にも、金ペースト、白金ペースト、銅ペースト、ニッケルペースト、パラジウムペーストまたはそれらの合金材料を用いても良い。また、画素電極１１の形成には、スクリーン印刷以外にも、インクジェット法、スクリーン印刷法、マイクロコンタクトプリンティング法、オフセット印刷法による直接パターンニングを適用しても良い。また、画素電極１１の材質は、形成方法によって、金属またはポリ（３，４−エチレンジオキシチオフェン）／ポリ（４−スチレンスルホナート）［ＰＥＤＯＴ／ＰＳＳ］、ポリアニリン（ＰＡＮＩ）からなる導電性有機材料等を適宜選択することができる。
【００６５】
以上の後には、液晶表示装置であれば、画素電極１１を覆う配向膜を形成して駆動基板を完成させる。その後は、共通電極上を配向膜で覆ってなる対向基板と、以上のようにして作製した駆動基板との間に液晶層を狭持させて表示装置を完成させる。
【００６６】
また、電気泳動型表示装置であれば、画素電極１１が形成された駆動基板と、共通電極が設けられた対向基板との間にシリコーンイオン中に帯電したグラファイト微粒子と酸化チタン微粒子とを分散させたマイクロカプセルを挟持させて表示装置を完成させる。
【００６７】
以上説明した第１実施形態では、画素電極１１と画素電極スイッチング用の画素回路との間の層間絶縁膜１０５に接続孔１０５ａが設けられており、各接続孔１０５ａの底部において、４つの画素ａの画素回路を構成する容量素子の上部電極７ｃと、４つの画素電極１１とを夫々独立に接続させた構成である。
【００６８】
このため、画素回路と画素電極１１との接続部に対して接続孔を１：１で設ける場合と比較して開口径の大きな接続孔１０５ａを形成することができ、接続孔１０５ａの形状精度に対するマージンの拡大を図ることが可能になる。また、このような表示装置１の製造においては、１つの接続孔１０５ａ内において複数の接続を独立に図る構成であるため、画素回路を形成した後に、接続孔１０５ａを有する層間絶縁膜１０５を形成する手法を適用できる。したがって、コンタクトとなるビアポストを形成した後に層間絶縁膜を形成する方法と比較して、厚膜であっても印刷によって容易に表面平坦な層間絶縁膜１０５を得ることができる。
【００６９】
以上より、厚膜であっても表面平坦でかつ高密度に上下層の接続部を配置することが可能な層間絶縁膜１０５を印刷法によって形成することができ、これにより高精細で、かつ色ムラのない表示が可能な表示装置を得ることが可能になる。そして、印刷法のみの適用によって、電子ペーパーなどのフレキシブルな可撓性を有する高精細な表示装置を低コストで作製することが可能になる。
【００７０】
≪第２実施形態≫
ここでは、アクティブマトリックス型の表示装置における画素電極のスイッチング素子としてトップゲート型の薄膜トランジスタを用いた表示装置の構成を説明する。
【００７１】
＜回路構成＞
第２実施形態の表示装置の回路構成は、第１実施形態において図１を用いて説明したと同様であって良く、ここでの重複する説明は省略する。
【００７２】
＜層構成＞
図５には第２実施形態の表示装置１’の要部平面図を示し、図６には図５のＣ−Ｃ’断面図およびＤ−Ｄ’断面図を示す。以下、これらの図に基づいて表示装置１’の層構成を説明する。尚、ここでは一例として１５０ｄｐｉの画素を想定し、一画素ａが１７０μｍ角程度としたレイアウトの層構成を説明する。
【００７３】
これらの図に示すように、駆動側の基板３上の第１層目には、信号線７、薄膜トランジスタＴｒのソース／ドレイン７ｓｄ、および容量素子Ｃｓの下部電極７ｃ’が設けられている。信号線７からは、各画素ａ部分において薄膜トランジスタＴｒの一方のソース／ドレイン７ｓｄが延設されている。また他方のソース／ドレインｓｄと下部電極７ｃ’とは、各画素ａ部分において連続したパターンとして形成されている。
【００７４】
ここで、信号線７から延設されるソース／ドレイン７ｓｄは、２本の信号線７の内側に向かって延設される。一方、下部電極７ｃ’との連続パターンとなるソース／ドレイン７ｓｄは、２本の信号線７で挟まれた位置において、次に説明する共通配線９を共有する４つの画素ａ間の中央部に配線されることとする。この下部電極７ｃ’およびソース／ドレイン７ｓｄとの連続パターンが、以降に説明する画素電極１１との接続部分となる。
【００７５】
また、各画素ａのソース／ドレイン７ｓｄ間には、薄膜トランジスタＴｒの活性領域となる半導体層１０３が設けられている。
【００７６】
以上のような信号線７、ソース／ドレイン７ｓｄ、下部電極７ｓｃ’、および半導体層１０３を覆う状態で、ゲート絶縁膜１０１が設けられている。このゲート絶縁膜１０１は、以降に説明する画素電極１１と、これに接続される下部電極７ｃ’およびソース／ドレイン７ｓｄと連続パターンとの層間に配置される層間絶縁膜の１つとなる。
【００７７】
そこで特に、このゲート絶縁膜１０１には、４つの画素ａにまたがる接続孔１０１ａが複数設けられている。これらの各接続孔１０１ａの底部には、隣接する複数の画素回路の一部分として、上述のように２本の信号線７間において共通配線９を共有する４つの画素ａ間の中央部に配置した４つの下部電極７ｃ’が露出した状態となっている。つまり、１つの接続孔１０１ａ内に、４つの画素ａの各画素回路を構成する下部電極７ｃ’が露出されているのである。
【００７８】
このゲート絶縁膜１０１上の第２層目には、走査線５と共通配線９とが平行に配線されている。これらの配線５，９は、２本の走査線５間に１本の共通配線９を配置した３本を1組として複数組が配線されている。
【００７９】
各走査線５からは、各画素ａ部分において、薄膜トランジスタＴｒのゲート電極５ｇが共通配線９側に向かって延設されている。また、各共通配線９からは、各画素ａ部分において、容量素子Ｃｓの上部電極９ｃ’が両側の走査線５に向かう２方向に延設されている。つまり、１本の共通配線９からは、２本の走査線５間に挟まれた２つの画素ａに向かって上部電極９ｃ’が延設されているのである。
【００８０】
尚、これらの第２層目の走査線５、ゲート電極５ｇ、および上部電極９ｃ’は、ゲート絶縁膜１０１上に配置されている。また共通配線９は、ゲート絶縁膜１０１に設けた接続孔１０１ａの底部において、下部電極７ｃ’に対して絶縁された位置に配線されることとする。
【００８１】
以上のような容量素子Ｃｓと薄膜トランジスタＴｒとからなる各画素回路においては、連続パターンとして設けられた容量素子Ｃｓの下部電極７ｃ’とソース／ドレイン７ｓｄとが、画素電極１１との接続部分となる。そして、この接続部分が、上述した４つの画素ａ間の中央部に配置された構成となっている。
【００８２】
そして以上のような画素回路を覆う状態で、層間絶縁膜１０５が設けられている。この層間絶縁膜１０５は、画素回路と上部に設けられる画素電極との間に寄生容量が生じることのない程度に厚膜で構成され、表面平坦であることが好ましい。
【００８３】
ここで特に、この層間絶縁膜１０５には、４つの画素ａにまたがる接続孔１０５ａが、ゲート絶縁膜１０１に設けた接続孔１０１ａに重ねて設けられている。以下、接続孔１０１ａと接続孔１０５ａとの重なった部分を接続孔１０５ａ’と称する。これらの各接続孔１０５ａ’の底部には、隣接する複数の画素回路の一部分として、上述のように４つの画素ａ間の中央部に配置した４つの下部電極７ｃ’が露出した状態となっている。つまり、１つの接続孔１０５ａ’内に、４つの画素ａの各画素回路を構成する下部電極７ｃ’が露出されているのである。
【００８４】
これらの接続孔１０５ａ’は、共通配線９は露出させても良いが上部電極９ｃ’を露出しない形状であって、かつ開口底部に接続が十分に取れる面積で下部電極７ｃ’が露出する形状であることとする。例えば、一画素ａが１７０μｍ角程度と想定した本レイアウトであれば、開口の形状が１１０〜１３０μｍ程度の開口径となれば良い。
【００８５】
そして、この層間絶縁膜１０５上の第３層目には、画素電極１１が配列形成されている。各画素電極１１は、接続孔１０５ａ’の底部において、画素回路を構成する各下部電極７ｃ’と１：１で直接接続されている。このため、１つの接続孔１０５ａ’内において、４つの画素電極１１の端部が各下部電極７ｃ’上に直接接続された状態となっている。
【００８６】
以上のような画素電極１１は、例えば液晶表示装置であれば、ここでの図示を省略した配向膜で覆われていることとする。
【００８７】
また、以上のような駆動側の基板３における画素電極１１の形成面側には、ここでの図示を省略した対向基板が設けられている。この対向基板の画素電極１１に向かう面上には、共通電極が設けられている。そして、例えば液晶表示装置であれば、共通電極を覆う状態で配向膜が設けられ、二つの基板の画素電極１１−共通電極間に、配向膜を介して液晶層が挟持される。一方、電気泳動型表示装置であれば、これらの画素電極１１−共通電極間に、シリコーンイオン中に帯電したグラファイト微粒子と酸化チタン微粒子とを分散させたマイクロカプセルが挟持される。
【００８８】
＜製造方法＞
図７には、上記表示装置１’の製造工程図を示す。この製造工程図は、図５のＣ−Ｃ’断面に対応する図であり、以下図７と共に図５の平面図を参照して表示装置１’の製造方法を説明する。尚、図５を用いたレイアウトの詳細な説明の重複は省略する。
【００８９】
先ず、図７（１）に示すように、駆動側の基板３を用意する。この基板としては、第１実施形態と同様のポリエーテルスルホン（ＰＥＳ）からなるプラスチック基板が用いられる。この他にも、支持基板としては、ガラスやポリエチレンナフタレート（ＰＥＮ）、ポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）、ポリアクリレート（ＰＡＲ）、ポリエーテルエーテルケトン(ＰＥＥＫ)、ポリフェニレンスルフィド（ＰＰＳ）、ポリエチレンテレフタラート（ＰＥＴ）などのプラスチックまたは金属フォイルを用いることもできる。
【００９０】
次に、この基板３上に、第１層目の配線として、信号線７、薄膜トランジスタＴｒのソース／ドレイン７ｓｄ、および容量素子Ｃｓの下部電極７ｃ’をパターン形成する。
【００９１】
ここでは、例えば先ずダイコート法により、銀インクを均一に塗布し、１５０℃で熱処理することで、銀からなる導電性膜を５０ｎｍの膜厚で成膜する。次いで、スクリーン印刷法によりレジストインクを導電性膜上にパターン形成する。続いて、印刷したレジストパターンをマスクにして銀エッチング液を用いたウェットエッチングにより、導電性膜をパターニングすることにより、上述した第１層目の配線をパターン形成する。
【００９２】
尚、これら第１層目の配線の形成においてエッチングのマスクに用いるレジストパターンの形成方法としては、インクジェット法、フォトリソグラフィー法、レーザー描画法を用いてもよい。さらには、インクジェット法、スクリーン印刷法、マイクロコンタクトプリンティング法、オフセット印刷法による直接パターンニングを用いても良い。
【００９３】
ここで、ソース／ドレイン７ｓｄを含む第１層目の配線としては、銀の他にｐ型半導体と良好なオーミック接触を有する金、白金、パラジウム、銅、ニッケル等の金属や、ポリ（３，４−エチレンジオキシチオフェン）／ポリ（４−スチレンスルホナート）［ＰＥＤＯＴ／ＰＳＳ］、ポリアニリン（ＰＡＮＩ）からなる導電性有機材料を用いることもできる。
【００９４】
次いで、各画素ａにおけるソース／ドレイン７ｓｄ−７ｓｄ間に半導体層１０３をパターン形成する。この半導体層１０３は、有機半導体層１０３であることとする。
【００９５】
ここでは、例えばインクジェット法により、ペンタセン誘導体の０．５ｗｔ％トルエン溶液を塗布した後、１００℃で溶媒を揮発させて５０ｎｍの膜厚の有機半導体層１０３を形成する。必要に応じて撥水性の隔壁等を用いることにより容易に有機半導体層１０３をパターニングすることができる。
【００９６】
ここで、有機半導体層１０３としては、上記ペンタセン誘導体の他に、ポリチオフェン、フルオレン−チオフェンコポリマー、ポリアリルアミン等の高分子材料、または、ペンタセン、ルブレン、チオフェンオリゴマー、ナフタセン誘導体等の低分子材料を用いてもよい。
【００９７】
また、有機半導体層１０３の形成方法としては、上記インクジェット法の他に、スピンコート法、ディスペンサー法、フレキソ印刷法、グラビア印刷法、オフセット印刷法等の印刷方法により形成してもよい。また、低分子系の材料であればシャドウマスクを用いた真空蒸着法により有機半導体層１０３をパターン形成してもよい。
【００９８】
次に、第１層目の配線および有機半導体層１０３を覆う状態でゲート絶縁膜１０１を形成する。
【００９９】
ここでは、例えばスクリーン印刷法により、下部電極７ｃ’上を開口する接続孔１０１ａを有する形状に、架橋性高分子材料ポリビニルフェノール（ＰＶＰ）を印刷し、その後１５０℃で熱処理することにより、ゲート絶縁膜１０１を形成する。この際、４つの画素ａにまたがって各画素ａの下部電極７ｃ’を露出させるように、接続孔１０１ａを形成する。また、接続孔１０１ａの開口径が、後の工程で形成する層間絶縁膜の接続孔よりも大きくなるようにスクリーン版を設計する。例えば、１５０ｄｐｉの画素を想定して一画素ａが１７０μｍ角の場合であれば、１７０μｍ角の乳剤パターンを有するスクリーン版を用いる。
【０１００】
尚、このゲート絶縁膜はトランジスタの低電圧動作のために１μｍ以下の膜厚で、かつ平坦であることが望ましい。
【０１０１】
以上のようなゲート絶縁膜１０１を構成する材料としては、ＰＶＰの他にも、ポリイミド、ポリアミド、ポリエステル、ポリアクリレート、ポリビニルアルコール、エポキシ樹脂、ノボラック樹脂、フッ素樹脂などを用いることができる。また、このようなゲート絶縁膜１０１の形成は、スクリーン印刷法に限定されることなく、その他にグラビア印刷法、オフセット印刷法、インクジェット法、ディスペンサー法を用いることもできる。
【０１０２】
次に、図７（２）に示すように、ゲート絶縁膜１０１上に、第２層目の配線として、走査線５および走査線５から延設されたゲート電極５ｇ、さらには共通配線９および共通配線９から延設された容量素子Ｃｓの上部電極９ｃ’をパターン形成する。
【０１０３】
ここでは、例えば先ずダイコート法により、ゲート絶縁膜１０１上に銀インクを塗布し、１５０℃で熱処理することで、銀からなる導電性膜を５０ｎｍの膜厚で成膜する。次いで、スクリーン印刷法によりレジストインクを導電性膜上にパターン形成する。続いて、印刷したレジストパターンをマスクにして銀エッチング液を用いたウェットエッチングにより、導電性膜をパターニングすることにより、上述した第２層目の配線をパターン形成する。
【０１０４】
尚、エッチングのマスクに用いるレジストパターンの形成方法としては、インクジェット法、フォトリソグラフィー法、レーザー描画法を用いてもよい。さらにはインクジェット法、スクリーン印刷法、マイクロコンタクトプリンティング法、オフセット印刷法による直接パターンニングを用いることもできる。ただし、以降に形成されるさらに上層の配線および電極との間に良好な絶縁特性を確保するためには、ここで形成するゲート電極５ｇ他の表面が平坦で、かつ膜厚が１００ｎｍ以下と出来るだけ薄いことが好ましい。
【０１０５】
また、これらの第２層目の配線材料は、銀以外にも、金、白金、パラジウム、銅、ニッケル、アルミニウム等の金属や、ポリ（３，４−エチレンジオキシチオフェン）／ポリ（４−スチレンスルホナート）［ＰＥＤＯＴ／ＰＳＳ］、ポリアニリン（ＰＡＮＩ）からなる導電性有機材料を用いることもできる。
【０１０６】
次に、図７（３）に示すように、第２層目の配線を覆う状態で、層間絶縁膜１０５を形成する。
【０１０７】
ここでは、スクリーン印刷法により予め接続孔１０５ａが設けられた形状の層間絶縁膜１０５をパターン形成する。先の図５の平面図に示したように、１５０ｄｐｉの画素を想定して一画素ａが１７０ｕｍ角の場合であれば、先ず、１５０μｍ角の乳剤パターンを有するスクリーン版を用いてポリイミドからなる樹脂ペーストを印刷する。この際、乳剤パターンが、先の層構成で説明し他ように４つの画素ａ間の中央に配置された下部電極７ｃ’上を覆うようにする。次に、樹脂ペーストを１２０℃で焼成する。
【０１０８】
これにより、４つの画素ａにまたがる接続孔１０５ａを有する層間絶縁膜１０５を印刷形成し、この接続孔１０５ａとゲート絶縁膜１０１の接続孔１０１ａとが重なる接続孔１０５ａ’の底部に、４つの画素ａの下部電極７ｃ’を露出させる。
【０１０９】
尚、乳剤パターンが１５０μｍ角であれば、印刷された樹脂ペーストは焼成時に粘度が下がり基板３上でダレるため１１０〜１３０μｍ角程度に狭められた開口径で接続孔１０５ａがパターン形成される。また印刷の際に、６４０番、８４０番等の高精細メッシュを使用すれば、繰り返し印刷の信頼性を確保した上で乳剤パターンを小さくすることができる。このため、１００μｍ角程度の開口径の接続孔を形成することができ、２００ｄｐｉ以上の高精細な表示装置の駆動基板（ディスプレイバックプレーン）の作製も可能である。
【０１１０】
また印刷に用いる樹脂ペーストは、上記のもの以外に、エポキシ樹脂、ポリエステル樹脂、フェノール樹脂、ウレタン樹脂、アクリル樹脂などを使用することができる。
【０１１１】
尚、層間絶縁膜１０５の形成は、スクリーン印刷法に限定されることなく、インクジェット法、ディスペンサー法などの印刷方法で作製することができる。
【０１１２】
その後、図７（４）に示すように、接続孔１０５ａ’の底部において各下部電極７ｃ’に対して独立して接続させた形状の画素電極１１を、層間絶縁膜１０５上にパターン形成する。
【０１１３】
ここでは、導電性ペーストを用いたスクリーン印刷法により画素電極１１をパターン形成する。導電性ペーストとしては、例えば銀ペースト（一例として藤倉化成社製ＸＡ−９０２４：商品名）を用い、印刷後に１５０℃で熱処理を行う。尚、ここでは、接続孔１０５ａ’内において画素電極１１がパターニングされるため、接続孔１０５ａが画素電極１１で塞がれることはない。このため、接続孔１０５ａ内に空気が残留することにより加熱硬化後に画素回路との接続不良（特開２００１−２７４５４７参照）が起こることを防止できる。
【０１１４】
以上のような画素電極１１の形成に用いる導電性ペーストは、銀ペースト以外にも、金ペースト、白金ペースト、銅ペースト、ニッケルペースト、パラジウムペーストまたはそれらの合金材料を用いても良い。また、画素電極１１の形成には、スクリーン印刷以外にも、インクジェット法、スクリーン印刷法、マイクロコンタクトプリンティング法、オフセット印刷法による直接パターンニングを適用しても良い。また、画素電極１１の材質は、形成方法によって、金属またはポリ（３，４−エチレンジオキシチオフェン）／ポリ（４−スチレンスルホナート）［ＰＥＤＯＴ／ＰＳＳ］、ポリアニリン（ＰＡＮＩ）からなる導電性有機材料等を適宜選択することができる。
【０１１５】
以上の後には、液晶表示装置であれば、画素電極１１を覆う配向膜を形成して駆動基板を完成させる。その後は、共通電極上を配向膜で覆ってなる対向基板と、駆動基板との間に液晶層を狭持させて表示装置を完成させる。
【０１１６】
また、電気泳動型表示装置であれば、画素電極１１が形成された駆動基板と、共通電極が設けられた対向基板との間にシリコーンイオン中に帯電したグラファイト微粒子と酸化チタン微粒子とを分散させたマイクロカプセルを挟持させて表示装置を完成させる。
【０１１７】
以上説明した第２実施形態では画素電極１１と画素電極スイッチング用の画素回路との間の層間絶縁膜１０５およびゲート絶縁膜１０１に、接続孔１０５ａ’が設けられており、各接続孔１０５’の底部において、４つの画素ａの画素回路を構成する容量素子Ｃｓの下部電極７ｃ’と、４つの画素電極１１とを夫々独立に接続させた構成である。
【０１１８】
このため、第１実施形態と同様に、画素回路と画素電極１１との接続部に対して接続孔を１：１で設ける場合と比較して開口径の大きな接続孔１０５ａ’を形成することができ、接続孔１０５ａ’の形状精度に対するマージンの拡大を図ることが可能になる。また、このような表示装置１’の製造においては、１つの接続孔１０５ａ内において複数の接続を独立に図る構成であるため、画素回路を形成した後に、接続孔１０５ａを有する層間絶縁膜１０５を形成する手法を適用できる。したがって、コンタクトとなるビアポストを形成した後に層間絶縁膜を形成する方法と比較して、厚膜であっても印刷によって容易に表面平坦な層間絶縁膜１０５を得ることができる。
【０１１９】
以上から、第１実施形態と同様に、厚膜であっても表面平坦でかつ高密度に上下層の接続部を配置することが可能な層間絶縁膜１０５を印刷法によって形成することができ、これにより高精細で、かつ色ムラのない表示が可能な表示装置を得ることが可能になる。そして、印刷法のみの適用によって、電子ペーパーなどのフレキシブルな可撓性を有する高精細な表示装置を低コストで作製することが可能になる。
【０１２０】
また、本第２実施形態においては、画素電極１１のスイッチング素子としてトップゲート構造の薄膜トランジスタＴｒを用いたことにより、画素電極１１と半導体層１０３との間がゲート電極５ｇによってシールドされる。これにより、半導体層１０３に形成されるチャネル領域が、画素電極１１の電位に影響されることを防止でき、意図しないトランジスタの閾値電圧シフトを抑制できるため、安定した表示を行うことが可能になる。
【０１２１】
尚、上述した第１実施形態および第２実施形態においては、走査線５方向および信号線７方向に隣接する４つの画素で１つの接続孔を共有する構成を説明した。しかしながら本発明は、どちらか一方に隣接して配置された２つの画素で１つの接続孔を共有する構成であっても良く、同様の効果を得ることができる。例えば、走査線５の延設方向に隣接して配置された２つの画素で１つの接続孔を共有する場合、これらの２つの画素は信号線７に対して線対称にレイアウトされる。一方、信号線７の延設方向に隣接して配置された２つの画素で１つの接続孔を共有する場合、これらの２つの画素は走査線５に対して線対称にレイアウトされ、１本の共通配線９を共有することができる。
【０１２２】
また、上述した第１実施形態および第２実施形態においては、接続孔１０５ａを備えた層間絶縁膜１０５の形成に、印刷法を適用する手順を説明した。しかしながら、層間絶縁膜を形成し、その後この層間絶縁膜に接続孔を設ける手順であっても、接続孔の形状精度に対するマージンの拡大を図る効果を得ることができる。
【０１２３】
また、上述下第１実施形態および第２実施形態においては、液晶表示装置または電気泳動型表示装置に本発明を適用した構成を説明した。しかしながら本発明は、画素電極スイッチング用の画素回路と、これを覆う層間絶縁膜と、この上部に配置された画素電極を備えたアクティブマトリックス型の表示装置に広く適用可能である。このような表示装置の他の例としては、有機電界発光素子を配列形成してなる表示装置が例示される。
【０１２４】
この表示装置においては、少なくとも２つの薄膜トランジスタと容量素子とで画素回路が構成される。そして、これを覆う層間絶縁膜上に、接続孔を介して画素回路に接続された画素電極が設けられ、各画素電極上に有機発光材料層を介して共通電極層を設けた構成となっている。このような構成において、各画素回路と画素電極との接続部を、上述した実施形態と同様に、層間絶縁膜に設けた１つの接続孔内で複数の画素回路と画素電極とを１：１で独立に接続させれば良く、同様の効果を得ることが可能である。
【図面の簡単な説明】
【０１２５】
【図１】実施形態の表示装置の回路構成を説明する図である。
【図２】第１実施形態の表示装置の層構成を説明する平面図である。
【図３】第１実施形態の表示装置の層構成を説明する断面図である。
【図４】第１実施形態の表示装置の製造工程図である。
【図５】第２実施形態の表示装置の層構成を説明する平面図である。
【図６】第２実施形態の表示装置の層構成を説明する断面図である。
【図７】第２実施形態の表示装置の製造工程図である。
【符号の説明】
【０１２６】
１，１’…表示装置、３…基板、５…走査線、７…信号線、７ｓｄ…ソース／ドレイン（接続部）、７ｃ…上部電極（接続部）、７ｓｃ’…下部電極（接続部）、９…共通配線、１１…画素電極、１０１…ゲート絶縁膜、１０５…層間絶縁膜、１０５ａ，１０５ａ’…接続孔、Ｃｓ…容量素子（画素回路）、Ｔｒ…薄膜トランジスタ（画素回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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