(57)【特許請求の範囲】
【請求項１】
動作の間、第１と第２の供給電圧値の間で振幅が変化するブロック波信号を生成する制御可能なスイッチング手段と、
該ブロック波信号を濾波して出力信号を生成するフィルタ手段であって、自己インダクタンスおよびキャパシタンスを備えるフィルタ手段と、
該フィルタキャパシタンスを介して電流に比例するフィルタキャパシタンス電流を提供する手段と、
増幅されるべき入力信号に応答して前記スイッチング手段を駆動することによってブロック波信号のパルス幅変調を行う変調手段と、
前記入力信号から導出された基準値および前記出力信号に比例する出力信号値から補正信号を提供し、前記変調手段を制御する補正手段とを備える、電気信号を増幅する増幅器回路であって、
前記入力信号から基準電流を導出する手段を備え、前記補正手段は前記基準電流および前記フィルタキャパシタンス電流から、電流補正信号として補正信号を提供するように構成されていることを特徴とする増幅器回路。
【請求項２】
前記フィルタキャパシタンス電流を提供する手段は、前記増幅器回路の信号帯域幅の５倍またはそれ以上のオーダである帯域幅を含むように構成されていることを特徴とする請求項１に記載の増幅器回路。
【請求項３】
前記フィルタキャパシタンス電流を提供する手段は、２ＭＨｚまたはそれ以上のオーダの帯域幅を含むことを特徴とする請求項２に記載の増幅器回路。
【請求項４】
前記基準電流を提供する手段は、微分手段を備えることを特徴とする請求項１〜３のうちの少なくとも一つの項に記載の増幅器回路。
【請求項５】
前記フィルタキャパシタンス電流を提供する手段は、前記フィルタキャパシタンスまたはその一部と直列に接続された変流器を備えることを特徴とする請求項１〜４のうちの少なくとも一つの項に記載の増幅器回路。
【請求項６】
前記変流器は同軸ケーブルを上に巻かれたコアで構築され、その導線のうち１つは前記フィルタキャパシタンスと直列に接続され、一方、動作の間、前記フィルタキャパシタンスを介した電流に比例するフィルタキャパシタンス電流が前記同軸ケーブルの別の導線内で生成されることを特徴とする請求項５に記載の増幅器回路。
【請求項７】
前記同軸ケーブルは内側の導線および該内側の導線を囲む外側の導線を含み、前記内側の導線は前記フィルタキャパシタンスまたはその一部と直列に接続されていることを特徴とする請求項６に記載の増幅器回路。
【請求項８】
前記コアはトロイダルであることを特徴とする請求項５、６または７のいずれか一項に記載の増幅器回路。
【請求項９】
前記補正手段はさらに、前記入力信号電圧から導出された基準電圧および前記出力信号電圧に比例する出力電圧信号から、電流および電圧補正信号として補正信号を提供して前記変調手段を制御するように構成されていることを特徴とする、請求項１〜８のうちの少なくとも一つの項に記載の増幅器回路。
【請求項１０】
前記補正手段は、
前記基準電圧および前記出力電圧信号から第１の差動信号を提供する第１の差動回路と、
前記基準電流および前記フィルタキャパシタンス電流から第２の差動信号を提供する第２の差動回路と、
前記第１の差動信号のための入力を含む比例（Ｐ）または比例積分（ＰＩ）制御回路と、
係数（Ｄ）によって前記第２の差動信号を処理する入力を含む制御回路と、
前記ＰまたはＰＩ制御回路の出力信号と、前記Ｄ制御回路の出力信号を加算して前記変調手段を制御する加算回路と、
を備えることを特徴とする請求項９に記載の増幅器回路。
【請求項１１】
前記フィルタ自己インダクタンスを介した前記電流に比例するフィルタ自己インダクタンス電流を提供する手段と、
前記出力信号電流に比例する出力電流信号を提供する手段とを特徴とする増幅器回路であって、
前記補正手段は、
前記基準電流および前記出力電流信号から第１の差動信号を提供する第１の差動回路と、
前記第１の差動信号のための入力および前記出力信号電圧に比例する出力電圧信号のための入力を含む制御回路と、
前記制御回路の出力信号と、前記フィルタ自己インダクタンス電流に比例する電流値とを加算して前記変調手段を制御する加算回路と、
を備える請求項１〜３のうちの少なくとも一つの項に記載の増幅器回路。
【請求項１２】
前記変調手段はヒステリシス制御回路を備えることを特徴とする請求項１〜１１のうちの少なくとも一つの項に記載の増幅器回路。
【請求項１３】
前記ヒステリシス制御回路は、ヒステリシス窓を制御する制御入力を備える制御可能なヒステリシス窓を含むことを特徴とする請求項１２に記載の増幅器回路。
【請求項１４】
前記入力信号の帯域幅を限定し、そこから前記基準電流を導出し、適用可能であれば前記基準電圧を導出する入力フィルタを特徴とする請求項１〜１３のうちの少なくとも一つの項に記載の増幅器回路。
【請求項１５】
前記微分手段および前記フィルタ手段は、
前記増幅器回路の入力信号を接続する入力および低域フィルタが接続される出力とを含む第１の差動増幅器と、
積分器としての前記低域フィルタにカスケード状に接続され、前記基準電圧を供給する出力を含む第２の差動増幅器と、
前記低域フィルタに接続され前記基準電流を提供する第３の差動増幅器と、
を備える１つの回路に組み合わされていることを特徴とする、請求項４に従属する請求項１４に記載の増幅器回路。
【請求項１６】
前記制御可能なスイッチング手段は、
いわゆる半ブリッジ回路の形で第１および第２のスイッチングトランジスタの第１の直列回路を備え、
前記ブリッジ回路の出力信号は前記第１および前記第２のスイッチングトランジスタの接続点で生成されることを特徴とする請求項１〜１５のうちの少なくとも一つの項に記載の増幅器回路。
【請求項１７】
前記制御可能なスイッチング手段は、
第１のいわゆる半ブリッジ回路の形での第１および第２のスイッチングトランジスタの第１の直列回路と、
第２のいわゆる半ブリッジ回路の形での第３および第４のスイッチングトランジスタの直列回路とを備え、
前記第１および第２の半ブリッジ回路は、いわゆる全ブリッジまたはＨブリッジ回路として接続され、
該全ブリッジまたはＨブリッジ回路の出力信号は前記第１および前記第２のスイッチングトランジスタの接続点、ならびに前記第３および前記第４のスイッチングトランジスタの接続点において生成されることを特徴とする請求項１〜１５のうちの少なくとも一つの項に記載の増幅器回路。
【請求項１８】
前記第１の半ブリッジ回路は第１の増幅器回路に接続され、
前記第２の半ブリッジ回路は請求項１〜１５のうちの少なくとも一つの項による第２の増幅器回路に接続されている増幅器回路であって、
前記基準電流および、適用可能であれば前記基準電圧は、前記第１の増幅器回路と比較して逆位相で前記第２の増幅器回路に供給されることを特徴とする請求項１７に記載の増幅器回路。
【請求項１９】
第１および第２のヒステリシス窓を備える共通ヒステリシス制御回路が、前記第１および前記第２の増幅器回路に提供されることを特徴とする、請求項１３に従属する請求項１８に記載の増幅器回路。
【請求項２０】
前記ヒステリシス制御回路は差動項および共通項を備える制御信号によって制御され、
前記差動項は前記第１と前記第２の増幅器回路の間の所望の位相差を制御し、
前記共通項は前記第１および前記第２の増幅器回路の平均スイッチング周波数を制御することを特徴とする請求項１９に記載の増幅器回路。
【請求項２１】
全ブリッジまたはＨブリッジ回路の、ブロック波信号を濾波するフィルタ手段は、各々が巻線を備える第１および第２の外側の脚と、該２つの外側の脚よりも高い磁気抵抗を有する中央の脚とを有する本質的に８の字状のコアから構成される自己インダクタンスを含み、
ブリッジ回路からの同相または共通モード信号が、前記コアの前記２つの外側の脚内に磁場を生成し、前記ブリッジ回路からの逆位相信号が前記中央の脚を介して磁場を生成するように、前記第１の外側の脚上の巻線は前記第１と前記第２のスイッチングトランジスタの接続点に接続され、前記第２の外側の脚上の巻線は前記第３と前記第４のスイッチングトランジスタの接続点に接続されることを特徴とする請求項１７、１８、１９、２０のうちのいずれか一項に記載の増幅器回路。
【請求項２２】
前記ブリッジ回路に接続されていない前記巻線の端部は、コンデンサおよび直列に接続されたコンデンサと抵抗器からなる並列回路を介して信号アースに各々接続され、
前記１つまたは複数のコンデンサは前記端部の間に接続され、
前記コンデンサは前記フィルタ手段のキャパシタンスを形成し、
電流測定分岐は前記２つの端部の間に接続され、
該電流測定分岐は抵抗器およびコンデンサの第１の直列回路、ならびに、抵抗器およびコンデンサの第２の直列回路から成り、前記フィルタキャパシタンスを介した電流に比例するフィルタキャパシタンス電流を提供することを特徴とする請求項２１に記載の増幅器回路。
【請求項２３】
請求項１〜２２のうちの少なくとも一つの項による増幅器回路を備える音声増幅器。
【請求項２４】
請求項１〜２２のうちの少なくとも一つの項による増幅器回路を備える電力増幅器。
【発明の詳細な説明】
【０００１】
本発明は、電気信号を増幅する増幅器回路に関し、この増幅器回路は、動作の間、第１と第２の供給電圧値の間で振幅が変化するブロック波信号を生成する制御可能なスイッチング手段と、出力信号を生成するためにブロック波信号を濾波し、自己インダクタンスおよびキャパシタンスを備えるフィルタ手段と、フィルタキャパシタンスを介した電流に比例するフィルタキャパシタンス電流を提供する手段と、増幅されるべき入力信号に応答してスイッチング手段を駆動することによって、ブロック波信号のパルス幅変調を行う変調手段と、入力信号から導出された基準値および出力信号に比例する出力信号値から補正信号を提供して変調手段を制御する補正手段とを備える。
【０００２】
この種類の増幅器回路は、米国特許第５，６０６，２８９号に開示され、実際にはいわゆるＤ級増幅器として知られている。Ｄ級増幅器回路においては、増幅されるべき入力信号の最高周波数よりもはるかに高い周波数を有するブロック波信号が生成される。この信号のパルス幅比は、ブロック波信号の平均値が入力信号に比例するように変調される。低域フィルタまたは共振器回路にブロック波信号を加え、カットオフ周波数を、最高信号周波数とブロック波信号の周波数との間に置くことにより、スイッチング周波数またはブロック波周波数、およびブロック波信号の高域周波数が除去された出力信号が生成される。出力信号はブロック波信号の平均値を表し、その結果、変調器、補正信号、供給源およびスイッチング手段の電気的な特性によって決定された増幅係数によって増幅されている入力信号の平均値をも表す。通常、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）などのスイッチングトランジスタがスイッチング手段として使用される。
【０００３】
例えばＡ級およびＡＢ級の増幅器などの線形増幅器は、増幅器段が本質的に制御可能な直列抵抗器として動作し、増幅器が最大負荷まで駆動されていないときに出力段で高い熱放散が発生するため、非常に低いエネルギ効率を有する。他方、本発明による増幅器回路など切り換えられた出力段を備える増幅器回路は、スイッチング手段がオフのときには出力段を介した電流はゼロであり、スイッチング手段がオンのときには出力段全体で電圧は実質的にゼロであるため、低い程度の熱放散しか示さない。スイッチング増幅器またはＤ級増幅器は、実際に９０％以上の非常に高いエネルギ効率を有する。
【０００４】
実際には、スイッチング増幅器内には多くの望ましくない効果が発生し、これは理想的な出力信号を干渉する原因となる。干渉は内部的なエラーおよび外部的なエラーに分けることが可能である。
【０００５】
増幅器の出力インピーダンスは主に、ブロック波信号を濾波して取り除くフィルタ手段によって決定される。このインピーダンスは周波数に依存しており、現実的な理由で、周波数帯域の終端の公称負荷抵抗にほぼ等しい。したがって、外部的な原因による出力信号内の干渉は、負荷に供給される信号内ではほとんど抑制できない。さらに、負荷インピーダンスに依存した周波数移動が発生する。
【０００６】
更に、例えばスイッチングトランジスタは限定された応答時間を有し、これは主に寄生キャパシタンスから生じる。２つのスイッチングトランジスタが直列に配置されブロック波信号がトランジスタの接続点において生成される、いわゆる半ブリッジ回路内に接続されたトランジスタは、正の供給端子から負の供給端子へ電流パスが形成されるので、同時に「オン」になってはならない。このような短絡の間に発生する電流は疑いもなく、スイッチングトランジスタを破損する原因となる。この理由のために、いわゆる「デッドタイム」がトランジスタの切換えの間維持され、トランジスタのうち少なくとも１つが「オフ」になるようにする。特に小さい振幅では、このデッドタイムは負荷された増幅器回路の信号転送において強力な非線形性の原因となる。最後に、変調手段のタイプに応じて、供給電圧に存在する干渉は出力信号に転送される可能性がある。
【０００７】
出力フィルタによって生じる出力インピーダンス、およびデッドタイムと供給電圧上の干渉から生じる非線形性は、従来技術でも従来技術のスイッチング増幅器回路が適切に設計されていれば、変調手段への閉じたループのフィードバック内の補正信号によって可能な限り低減することが可能である。しかし、出力フィルタのインピーダンス／移相に起因して、実現し得る最大抑制では十分でないことが分かっている。さらに、安定性の条件は、負荷と供給電圧に依存する可能性がある。
【０００８】
したがって、本発明の第１の目的は、出力フィルタが増幅器回路の信号転送特性に与える影響を除去することによって、Ｄ級増幅器回路の出力信号内で内部および外部のエラー源によって生じる干渉について、より強力な抑制を提供することである。
【０００９】
本発明によれば、この目的は、入力信号から基準電流を導出する手段を提供することによって達成され、補正手段は基準電流およびフィルタキャパシタンス電流から電流補正信号として補正信号を提供するように構成されている。
【００１０】
本発明は、出力信号内の干渉を迅速に補正するためには適切な差動補正が必要であるという洞察に基づいており、この目的のために本発明は、増幅器回路の出力信号電圧の微分係数に比例するフィルタキャパシタンス電流を有利に利用し、Ｄ補正信号を提供するために別の微分手段が使用されると発生する高周波数ノイズおよび他の干渉という欠点がない。
【００１１】
本発明にしたがって制御ループ内に出力フィルタを置くことにより、このように制御される増幅器の出力フィルタのインピーダンスは、増幅器内の出力インピーダンスにはほとんど作用しない。増幅器回路の負荷に変化が起きると、このような負荷の変化によって生じるフィルタキャパシタンス電流の変化はすぐに電流補正信号の生成を引き起すので、増幅器回路の負荷の変化は直接検出され、補正される。
【００１２】
本発明の好ましい実施の形態では、このような干渉をできるだけ迅速に、好ましくはスイッチング手段の１スイッチング期間内に最小化することが目的である。この目的のために、フィルタキャパシタンス電流を提供する手段は広帯域手段であり、すなわち、平均で増幅器の信号帯域幅の５倍またはそれ以上を含む。
【００１３】
基本的に、フィルタキャパシタンス電流を測定する可能性は２つある。直接測定の場合は、センサまたは抵抗器などの他の電気的な構成要素がフィルタコンデンサと直列に接続される。間接測定の場合は、電流はフィルタキャパシタンスと並列に接続されているコンデンサによって供給される。直接測定の利点は、フィルタコンデンサを介した電流を最大の精度で表すことが可能であり、感知できるほどの移相がないことである。
【００１４】
本発明の更なる実施の形態においては、フィルタキャパシタンスを介した電流に最大限比例しているフィルタキャパシタンス電流を提供するために、フィルタキャパシタンス電流を提供する手段はフィルタキャパシタンスまたはその一部と直列に接続される変流器を備え、その変流器は同軸ケーブルを上に巻きつけられたコアから構成され、例えば内側の導線などそのうち１つの導線はフィルタキャパシタンスと直列に接続され、一方、フィルタキャパシタンスを介した電流に比例するフィルタキャパシタンス電流は、同軸ケーブルの外側の導線である他の導線内で生成される。
【００１５】
フィルタキャパシタンス電流および基準電流は、増幅されるべき信号内の可能な直流（ＤＣ）成分に関する情報を含んでいない。したがって、電圧増幅器の形態の本発明による増幅器回路の好ましい実施の形態は、電流補正信号に加えて電圧補正信号も含む。
【００１６】
本発明による増幅器回路の更に別の実施の形態では、補正信号は変調手段に関して１つの制御信号の中に処理され、補正手段は基準電圧および出力電圧信号から第１の差動信号を提供する第１の差動回路と、基準電流およびフィルタキャパシタンス電流から第２の差動信号を提供する第２の差動回路と、第１の差動信号のための入力を含む比例（Ｐ）または比例積分（ＰＩ）制御回路と、係数（Ｄ）によって第２の差動信号を処理する入力を含む制御回路と、ＰまたはＰＩ制御回路の出力信号とＤ制御回路の出力信号を加算して変調手段を制御する加算回路とを備える。
【００１７】
この実施の形態は、制御システムが電流フィードバックループを介して増幅器回路の出力上の電流変化に迅速かつ適切に応答することを可能にし、電圧フィードバックは、このシステムが低周波数範囲でも所望の出力レベルに従うようにする。実際には、信号周波数が低いときには１次の微分係数は小さすぎるので、フィルタキャパシタンス電流は低周波数範囲では不十分な程度でしか応答しないことが発見されているので、電圧フィードバックループは少なくとも約＜５００Ｈｚの低周波数の範囲で動作するように設計しなければならない。
【００１８】
従来技術では、比較器回路は一般に変調手段として使用され、その入力は三角形（または鋸歯状の）電圧であり、信号は補正信号の可能な追加によって増幅される。この技法は「正弦-三角」変調として知られている。正弦-三角変調の場合、増幅器が高い程度の出力に駆動されているときには変調手段は比較的非常に狭いパルスを生じさせる可能性があり、この狭いパルスは半導体スイッチングトランジスタに有害である可能性がある。これに加えて、必要なデッドタイムの結果としてエラーが導入される。このタイプのエラーは増幅器回路の内部エラーとして特徴づけることができる。これに加えて、正弦-三角変調器の出力電圧は、供給されている供給電圧に比例しており、外部エラーとして考えることが可能である。
【００１９】
正弦-三角変調原理の他に、Ｄ級増幅器ではそれほど頻繁には使用されないが、「シグマ-デルタ」変調原理も本発明による増幅器回路内で使用するのに適している。シグマ-デルタ変調原理によれば、変調手段はヒステリシス制御回路を備える。正弦-三角変調器とは異なり、シグマ-デルタ変調原理では、スイッチング手段のスイッチング周波数は供給電圧および信号の変動の影響の下で変化する可能性がある。
【００２０】
本発明の好ましい実施の形態では、変調手段はヒステリシス制御回路を備え、ヒステリシス制御回路はスイッチング手段のスイッチング周波数を変化させることを可能にするように機能するが、これは、従来技術から知られるスイッチング増幅器では不可能であったことである。基本的には、本発明によるヒステリシス制御回路を使用するときにはスイッチング周波数は自由であり、更なる制御がなくても、供給電圧および出力電圧および出力電流とともに変化する。スイッチング周波数が許容可能な入力信号の最も高い周波数に対して低すぎると、出力信号内で望ましくない大きなスイッチングリプルが生じるので、低くなりすぎないようにしなければならない。
【００２１】
原理的には、本発明による増幅器回路の出力信号内の干渉は、拡張されているにもかかわらず１つのスイッチング期間に等化される。その結果、固定されたスイッチング周波数の原理を削除することによって、増大した応答速度が得られ、これによって増幅器回路のより低い出力インピーダンスを実現することが可能になる。
【００２２】
望ましい平均スイッチング周波数で動作する増幅器回路を実現するために、本発明の別の実施の形態は、ヒステリシス制御回路に、応答してヒステリシス窓を制御する制御入力を提供することによって周波数制御を行うよう構成されている。ヒステリシス窓の幅は上記の干渉の除去に関しては特性に影響を与えることなく、システムの（平均の）スイッチング周波数を決定する。
【００２３】
本発明による増幅器回路内にヒステリシス制御回路を使用する別の利点は、増幅器回路の出力信号と所望の値の差を積分するシグマ-デルタ変調原理で必要とされる統合手段が、出力フィルタのフィルタインダクタンスの形ですでに暗示的に存在しており、その電流は結局、スイッチング手段のブロック波電圧と増幅器の出力電圧の間の差の積分であるという点である。もちろん、フィルタインダクタンスを介した電流はフィルタコンデンサ電流の中で部分的に使用可能であるが、本発明によればその表示は、入力信号から導出された基準電流の所望の値と比較され、補正信号としてヒステリシス制御回路に供給される。
【００２４】
存在しなければならない出力フィルタと積分手段とを組み合わせる利点は、干渉が、好ましくは迅速に最小化でき、望ましくはスイッチング手段の１スイッチング期間内で最小化できるという点である。
【００２５】
電圧増幅器の形の実施の形態の他に、いわゆる電流出力を備える増幅器の形で実施の形態を実現することも可能である。このような電流増幅器では、フィルタの自己インダクタンス電流、フィルタキャパシタンス電流および／または出力信号電流という３つの電流のうち少なくとも２つを測定しなければならない。
【００２６】
本発明による電流増幅器の１つの実施の形態は、フィルタの自己インダクタンスを介した電流に比例するフィルタ自己インダクタンス電流を提供する手段と、出力信号電流に比例する出力電流信号を提供する手段とを備え、補正手段は基準電流および出力電流信号から第１の差動信号を提供する第１の差動回路と、第１の差動信号のための入力、および出力信号電圧に比例する出力電圧信号のための入力を含む制御回路と、制御回路からの出力信号とフィルタ自己インダクタンス電流に比例する電流値とを加算して変調手段を制御する加算回路とを備える。問題の実施の形態においては、フィルタキャパシタンス電流はフィルタ自己インダクタンス電流および出力電流信号の測定から暗示的に導出される。
【００２７】
本発明による増幅器回路の原理は、零点に関して正および負の電圧値を有する供給源が使用可能ないわゆる半ブリッジ回路でも使用可能であり、また、いわゆる（制御された相補的なモードである）「２レベル」モードおよび「３レベル」モードのいわゆる全ブリッジまたはＨブリッジ回路でも使用可能である。後者の場合、半ブリッジ回路を備える第１および第２の増幅器回路から構成される増幅器回路が提供される場合があり、本発明の実施の形態によれば、第２の増幅器回路における基準電圧および基準電流は、第１の増幅器回路に比較して逆相で処理される。
【００２８】
本発明によれば、干渉を最適に除去するために全ブリッジまたはＨブリッジ回路として接続されているこの増幅器回路は、第１および第２の増幅器回路に関する第１および第２の制御可能なヒステリシス窓を含む共通ヒステリシス制御回路を備え、ヒステリシス制御回路は差動項および共通項を含む制御信号によって制御され、差動項は第１と第２の増幅器回路の間の所望の位相差を制御し、共通項は第１と第２の増幅器回路の平均スイッチング周波数を制御する。
【００２９】
したがって、出力信号がゼロに等しくないときに出力上で２倍のスイッチング周波数を達成するように、ヒステリシス制御に２つのブリッジ分岐のパルスの位相を正確に設定させることが重要である。このいわゆる「３レベル」モードの主な利点は、入力信号がないときにブリッジ分岐の２つの出力の間にスイッチングリプルが絶対ないことである。
【００３０】
実際に使用されている回路内では、所望の差動成分に加えて共通成分を備えるスイッチング手段のブロック波状の出力信号を防ぐことは困難である。これは特に、スイッチング手段からの変調信号内の小さな時間差によって生じる。２つのブリッジ出力にわたって出力フィルタの自己インダクタンスを適切に配分し、フィルタコイルを磁気的に結合することにより、差動信号成分と共通信号成分（同相または「共通モード」）に関して異なったインダクタンスを実現することが可能である。
【００３１】
本発明による増幅器回路の他の実施の形態では、全ブリッジまたはＨブリッジ回路のブロック波信号を濾波するフィルタ手段が第１および第２の外側の脚を有する本質的に８の字状のコアから構成される自己インダクタンスを備え、外側の脚の各々は巻線を備え、コアはさらに中央の脚を有し、中央の脚は２つの外側の脚よりも高い磁気抵抗を有し、第１の外側の脚の上の巻線は第１と第２のスイッチングトランジスタの接続点に接続され、第２の外側の脚の上の巻線は第３と第４のスイッチングトランジスタの接続点に接続され、ブリッジ回路からの同相または共通モード信号がコアの２つの外側の脚内で磁場を生成し、ブリッジ回路からの逆位相信号が中央の脚を介して磁場を生成することによってこれが実現されている。
【００３２】
実現されたインダクタンス配分に適応した異なるキャパシタンス値を、出力フィルタのフィルタキャパシタンスと、差動パスおよび共通パスの両方に使用し、出力フィルタ内の共通成分に関して低域通過帯域を実現することにより、この成分は更に効果的に抑制することが可能である。
【００３３】
本発明の更に別の実施の形態では、基準電流を形成する微分手段と、アンチエイリアシング入力フィルタ手段が入力側の１つの回路内で組み合わされ、この回路は増幅器回路から入力信号を接続する入力、および低域フィルタが接続される出力を含む第１の差動増幅器と、積分器として低域フィルタとカスケード状に接続され基準電圧を供給する出力を含む第２の差動増幅器と、低域フィルタに接続され基準電流を供給する第３の差動増幅器とを備えることによって、特に増幅器回路のノイズ挙動に関してさらなる改善が達成される。
【００３４】
本発明による増幅器回路は音声増幅器の出力段として使用するために特に適しているが、電力と帯域幅の積に対して非常に高い値を有するサーボ増幅器など、電力増幅器にも有利に使用し、正確な測定および制御を行うことが可能である。本発明は、本発明の好ましい実施の形態を示す添付の図面を参照しながら、次にさらに詳細に説明される。種々の実施の形態を通じて同じ数字で示されている要素または構成要素は、同じまたは同等な機能を有する。
【００３５】
図１は、スイッチング増幅器またはＤ級増幅器１の原理を一般的な構成図で示す。増幅器１は、スイッチングトランジスタなど制御可能なスイッチング手段からなるスイッチング段２を備える。一般に、この目的のためにいわゆるＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）が使用される。２つのスイッチングトランジスタが、第１の（正の）供給電圧値＋ＶBと第２の（負の）供給電圧値−ＶBの間で、いわゆる半ブリッジ回路内に直列に接続されている。切り換えられた信号は２つのトランジスタの接続点から取られる。正または負の供給電圧値が使用可能でないとき、いわゆるＨブリッジ回路の全ブリッジを使用することが可能であり、２つの半ブリッジ回路は第１の（正の）供給電圧値＋ＶBと第２の（ゼロ）供給電圧値の間で、並列に接続されている。この場合、切り換えられた信号は２つの分岐の接続点の間で取られる。他の可能性は、２つの相補的なモードで制御された分岐を含む、いわゆるＨブリッジ回路である。波形と機能に関しては、この回路は半ブリッジ回路の結果と比較可能な結果を生成するが、このＨブリッジ回路では、供給電圧の半分で十分である。
【００３６】
スイッチング手段２は、変調手段３によって制御される。変調手段３は通常、２つの安定した（バイナリの）出力状態を有する比較器回路を備える。この場合、一般的に三角形または鋸歯状である発振器信号が比較器回路の第１の入力に加えられ、増幅されるべき入力信号は第２の入力に加えられる。比較器回路のバイナリの出力状態は、増幅されるべき入力信号が発振器信号より大きいか小さいかを示す。
【００３７】
その結果、変調手段３からの出力信号はパルス波形状の制御信号７となり、そのパルス幅比は、パルス波形状の信号７の平均値が入力信号６に比例するような方法で、入力信号６によって変調される。この変調原理はいわゆる「正弦-三角」変調として知られる。
【００３８】
スイッチング手段２が制御信号７によって駆動されているとき、第１と第２の供給電圧値の間の範囲でブロック波信号８が生成される。一般に自己インダクタンス１６およびキャパシタンス１７からなる受動低域フィルタである出力フィルタ手段９によって、入力信号６と等しいが合計増幅係数Ｇだけ増幅されている出力信号１０が得られる。出力フィルタ手段９（共振手段とも呼ばれる）は、スイッチング手段２の切り換えられたブロック波信号８から、スイッチングまたはブロック波周波数および高域周波数の除去を提供する。
【００３９】
理論的には、入力信号６のサンプリングは変調手段３からの発振器信号によって決定された周波数で、変調手段３によって実行される。すでに知られているよに、サンプリング周波数がサンプリングされた信号の最も高い周波数の２倍より低い時には、この方法はエイリアシングの原因となる。エイリアシング効果から生じる出力信号１０内の望ましくない歪みを可能な限り防ぐには、入力信号６は、一般に、まずいわゆるアンチエイリアシング入力フィルタ５に供給され、アンチエイリアシング入力フィルタ５は、変調手段３の出力信号内にエイリアシングが発生しないように、その周波数に関して制御手段４に供給された入力信号６を制限する。
【００４０】
正弦-三角変調のほかに、いわゆる「シグマ-デルタ」変調原理も使用される。シグマ-デルタ変調原理によれば、変調手段はヒステリシス制御回路を備える。更に、スイッチング手段の出力電圧と所望の値の差を積分する積分構成要素が必要となる。積分された信号はヒステリシス制御回路の入力に供給される。
【００４１】
導入部ですでに説明したように、ブリッジ分岐の２つのスイッチングトランジスタが同時に「オン」になると、供給電圧に関して短絡パスを招くので、同時にオンになることはできない。ブリッジ分岐の１つのトランジスタを「オフ」に切換え、その後別のトランジスタを「オン」に切り換えるために必要な時間はデッドタイムと呼ばれる。このデッドタイムにより増幅器回路１の転送機能が非線形的になるという結果になる。
【００４２】
正弦-三角変調の場合、増幅器が大出力に駆動されているときには変調手段は非常に狭いパルスを作り、この狭いパルスはスイッチングトランジスタに有害となり得る。さらに、正弦-三角変調器の出力電圧は、印加されている供給電圧に比例して変化する。
【００４３】
シグマ-デルタ変調器は、より小さなデッドタイムエラー、出力信号内に実質的に供給電圧依存性がないこと、および優れた「クリップ」挙動、すなわち狭いパルスがないことによって、正弦-三角変調器とは区別される。正弦-三角変調器とは対照的に、追加の周波数安定化対策が取られていないかぎり、スイッチング手段のスイッチング周波数は供給電圧および信号変動の影響の下で変化する可能性がある。したがって、スイッチング周波数は増幅器の線形性に影響を与えず、出力上のリプル電圧の振幅のみに影響を与えることに注意されたい。
【００４４】
Ｄ級増幅器の出力インピーダンスは主に、ブロック波信号を濾波して除く出力フィルタ手段９によって決定される。このインピーダンスは周波数依存であり、現実的な理由から、増幅器回路の周波数帯域の終端で、公称負荷抵抗にほぼ等しい。この結果、負荷インピーダンスに依存した周波数移動が得られ、例えば、増幅器回路に接続された負荷のオンとオフの切り換えが、同じように出力信号１０を変動させることになる。
【００４５】
供給電圧の変動、負荷の変動、およびスイッチング手段内で必要なデッドタイムによって生じた出力信号１０内の妨害を等化するために、制御手段４が提供される。これらの制御手段は制御信号を生成し、制御信号は変調手段３に供給されてスイッチング手段２の切換えの瞬間を変化させる。制御手段４からの制御信号は入力信号６および出力信号１０から提供される。デッドタイム問題および供給電圧の変動によって生じる妨害は、適切に調整された制御手段４によって効果的に抑制することができる。
【００４６】
しかし実際には、出力フィルタ手段９は増幅器回路の出力周波数範囲にわたって強力な移相を示すので、例えば増幅器回路の出力電圧が補正信号となり、それを手段として適切な抑制（すなわち、低い出力インピーダンス）をより高い周波数で実現可能にする制御手段４を設計することは可能ではない。
【００４７】
図２は、最も広い形の本発明による増幅器回路の原理を一般的なブロック図で示しており、電圧補正信号および電流補正信号に基づいて、変調手段３を制御する制御手段１２を備える。電圧補正信号は基準電圧Ｕrefと、出力信号１０に比例する出力電圧から、第１の差動回路１４内で形成される。基準電圧Ｕrefはアンチエイリアシング入力フィルタ５によって濾波された後で、入力信号６から形成される。電流補正信号は基準電流ｉrefと、出力フィルタ手段９のフィルタキャパシタンス１７を介した電流に比例するフィルタキャパシタンス電流１８から、第２の差動回路１５内で形成される。基準電流ｉrefは、アンチエイリアシング入力フィルタ５によって濾波された入力信号６から、基準電流供給回路１３によって形成される。この実施の形態では、基準電流供給回路１３は微分手段を備える。
【００４８】
図２のブロック図に示されたように、濾波された入力信号、基準電圧Ｕref、基準電流ｉref、電圧補正信号および電流補正信号の他に、供給電圧ＶBに比例する信号が制御回路１２に供給され、供給電圧の変動によって生じた出力信号１０における干渉を等化する。
【００４９】
出力フィルタ手段９のフィルタキャパシタンス１７を介した電流は出力信号１０の電圧の差に比例し、基準電流ｉrefは入力信号６の電圧の差に比例するので、差動回路１４は電流補正信号を供給し、これによって出力信号１０における（迅速な）妨害の、妥当な差動補正を行うことができる。これは、高い制御安定性を有する増幅器回路という結果になり、増幅器回路に対する負荷の変化は直接検出され補正され、増幅器回路の出力インピーダンスに対する出力フィルタ手段９の影響はほとんど目立たなくなり、増幅器回路の現実的な実現においては出力インピーダンスは数ｍΩのオーダ程度になる。
【００５０】
図３は、本発明による第１の実施の形態の増幅器回路２０をブロック図の形でさらに詳細に示し、増幅器回路２０はスイッチ２８、２９で概念的に示されるような、半ブリッジ回路の形のスイッチング手段２１を備える。現実には、スイッチ２８、２９はＭＯＳＦＥＴ型のトランジスタなど、スイッチングトランジスタからなる。
【００５１】
スイッチング手段２１は、この実施の形態では可変ヒステリシスを伴うシュミットトリガ回路の形である変調手段２２によって制御される。スイッチング手段２１のブロック波信号Ｕbを濾波する出力フィルタ手段２３は、自己インダクタンスまたはコイル２４を備える受動低域フィルタの形であり、その一端はスイッチング手段２１に接続されてスイッチング手段２１にブロック波信号を供給し、他端は増幅器回路２０の出力端子２６に接続されている。コンデンサ２５の形のフィルタキャパシタンスは出力端子２６と信号アース１９の間に存在する。実際には、フィルタ容量は並列に接続されているいくつかのコンデンサ２５から構成することが可能である。
【００５２】
出力端子２６から、出力信号電圧Ｕoの一部は、（調整可能な）減衰係数Ｋを有する減衰手段２７を介して、第１の差動回路１４の第１の入力に戻される。入力端子３０に供給され且つアンチエイリアシング入力フィルタ手段３６により低域濾波された入力信号Ｕinからフィルタ手段３４を介して導出された基準電圧Ｕrefは、差動回路１４の第２の入力に印加される。
【００５３】
第１の差動回路１４は、供給された信号から、第１の差動信号を、変調手段２２に対する制御信号の制御または補正手段３１によって形成するための電圧補正信号の形で生成し、変調手段２２はスイッチング手段２１を制御する信号Ｕmを生成する。
【００５４】
本発明によれば、フィルタキャパシタンスまたはコンデンサ２５を介した電流ｉcに比例するフィルタキャパシタンス電流が測定され、そのために、変流器３２の一次巻線がフィルタコンデンサ２５と直列に接続されている。変流器３２の二次巻線内で生成される信号は広帯域低域フィルタ手段４３、および、（調整可能な）減衰係数Ａを有する減衰手段３３を介して、第２の差動回路１５の第１の入力に加えられる。微分手段３５に助けられて入力信号Ｕinから導出された基準電流ｉrefは、差動回路１５の第２の入力に供給される。第２の差動回路１５は、基準電流ｉrefと出力信号電圧Ｕoからの１次微分係数である（減衰された）測定されたフィルタキャパシタンス電流ｉcとの間の差から電流補正信号を生成する。電流補正信号も同様に補正手段３１に供給されて、変調手段２２を制御する。
【００５５】
図３に示された実施の形態では、補正手段３１はいわゆるＰＩＤ（比例積分微分）コントローラの形態であり、フィルタ手段４０による低域濾波の後に第１の差動回路１４から電圧補正信号が供給される比例積分（ＰＩ）制御回路３７と、微分された入力信号Ｕin（基準電流ｉref）と、この場合は第２の差動回路１５からの電流補正信号である微分された出力信号Ｕ0（測定されたフィルタキャパシタンス電流）との間の差が供給される制御回路３８とを備える。この実施の形態では、制御回路３８は、比例係数Ｄのみを信号電圧の微分係数の間の差に提供する。ＰＩ制御回路３７およびＤ制御回路３８からの出力信号は加算回路３９によって加算され、加算信号は変調手段２２に入力信号として供給される。
【００５６】
ＰＩＤ制御回路を使用する代わりに、補正手段３１の最も簡単な実施の形態においてはいわゆる比例（Ｐ）制御回路のみを使用することも可能である。しかし、ＰＩ制御回路はより最適な制御特性を有するので、ＰＩ制御回路を使用することが望ましく、特にＰＩＤ制御回路を使用することが望ましい。
【００５７】
ヒステリシス制御回路４１が変調手段２２（シュミットトリガ回路）のヒステリシス窓を変化させるために設けられ、その入力４２に、特に基準信号Ｕref、供給電圧ＶBまたは、スイッチング手段２１に関して測定されたスイッチング周波数に基づいて得られる信号が供給される。
【００５８】
本発明の好ましい実施の形態では、スイッチング手段２１からのブロック波信号Ｕbおよび変調手段２２からの出力信号Ｕmの表示がヒステリシス制御回路４１に供給され、変調手段２２のヒステリシス窓を変化させるが、これは破線の矢印によって概略的に示されている通りである。
【００５９】
いわゆる全ブリッジまたはＨブリッジの形態の、本発明による増幅器回路の第２の実施の形態が図４に示されており、ここで増幅器回路は全体として参照番号５０によって示されている。増幅器回路５０は、スイッチング手段の２つの組５１、５２を備え、これらは図３に関して上に説明したようにスイッチング手段２１と同じ方法で構成されている。電圧補正信号および電流補正信号はスイッチング手段５１、５２の各々に関して導出され、それぞれの補正手段３１を介して、半ブリッジ分岐の各々に関する変調手段２２を制御する。図４のブロック図の中でブリッジ分岐５１、５２は両方とも、極性は異なるが完全な入力信号を処理する。
【００６０】
増幅器回路は、入力信号がゼロに等しい場合、２つのブリッジ分岐からの信号が互いに補償するように設定され、また、出力信号内にスイッチングリプルがないように設定される。入力信号がゼロに等しくない場合、２つのブリッジ分岐のスイッチング位相は、パルス幅に差がないように制御される。
【００６１】
共通ヒステリシス制御回路５３は２つの変調手段２２に対して提供され、その制御手段は、基準信号Ｕrefと、それぞれの補正手段３１のＤ制御回路３８を介した２つの電流補正信号に関する入力を備え、また、所望であれば、図３に関して説明したように、供給電圧および/または測定されたスイッチング周波数などに依存する変調手段２２のヒステリシス窓を制御する入力４２を備える。
【００６２】
図示された実施の形態においては、出力フィルタ手段５４は、２つのコイル２４、変流器３２と直列に接続された２つのフィルタコンデンサ２５、および、図３に示されたように接続された、それぞれスイッチング手段５１と５２からのブロック波信号Ｕb51およびＵb52を低域濾波する別のフィルタコンデンサ５５を備える。Ｕo+と示された半出力信号Ｕoは出力端子５６から取られ、Ｕo-と示された反転された半出力信号Ｕoは出力端子５７において入手可能である。
【００６３】
次に、本発明による回路の動作を、図５〜ず８に示されたように信号波形によって説明する。所望の動作の間、Ｕo＝Ｕrefがあてはまる。ここから、キャパシタンスＣを有するフィルタコンデンサ２５を介した電流ｉcが次の通りに求まる。
【００６４】
【数１】
0004322428.tif 000002
【００６５】
フィルタコンデンサ２５を介した電流は、典型的には増幅器回路の信号帯域幅の５倍またはそれ以上のオーダであり、好ましくは２ＭＨｚまたはそれ以上である広い帯域幅で測定される。
【００６６】
増幅器回路が音声増幅器として使用されているとき、例えば２０ｋＨｚの帯域幅を有する低域フィルタであるアンチエイリアシング入力フィルタ３６は、入力信号Ｕinの帯域幅を、それぞれ増幅器２０と５０の動作帯域幅へ低減する。図５ａは、ぞれぞれブリッジ回路２１および５１によって生成される出力信号Ｕoおよびブロック波信号Ｕb＝Ｕb51−Ｕb52の時間ｔに関するグラフィックな表示を示す。問題の出力信号Ｕoは５ｋＨｚの周波数を有する対称的な三角入力信号Ｕinから導出される。この図は明らかに、出力信号Ｕoの波形が、入力信号Ｕinの鋭い極端な値を丸める入力フィルタ３６の動作の結果として丸められていることを示す。
【００６７】
図５ｂは、図４においてブリッジ回路５１によって分配されたブロック波信号Ｕb51を示し、図５ｃは、三角入力電圧Ｕinに応答して図４のブリッジ回路５２によって生成されたブロック波信号Ｕb52を示す。図４では、この例に関しては、ＶB＝５０Ｖがあてはまる。
【００６８】
ほぼ三角形である入力電圧Ｕinの場合、ここから導出される電流ｉrefは、ほぼ三角形の微分係数であり、すなわち、図６に示されたような濾波されたエッジを伴うブロック波である。スケーリングされた電流ｉref／Ａの他に、フィルタコンデンサ２５を介した電流ｉcがこの図の中に示されている。電流ｉc内のリプルは切換えによって生じる。
【００６９】
基準電流ｉrefとフィルタ容量電流Ａ．ｉcの間の差は、補正手段３１のＤ制御回路３８に供給され、変調手段２２のヒステリシス制御回路５３の入力信号を形成する。例えば、基準電圧Ｕrefに依存して、ヒステリシス制御回路４１および５３の変調手段２２のヒステリシス窓をそれぞれ制御することによって、図６に明らかに示されているように、増幅器回路の有効なスイッチング周波数は現実的に平均で一定になる。これは、ｉcのフランク（flank）の間のサイクル時間が実質的に一定にとどまるためである。
【００７０】
この理由は次のとおりである。Ｕbに関して大出力であり正の値である場合は、フィルタコイル２４全体の電圧はより小さくなるので、コイル電流ｉLの微分係数ｄｉ／ｄｔは減少し、Ｕbが負の値である場合はｄｉ／ｄｔはさらに負になる。したがって、２つのヒステリシス限度の間を前後に移動するために必要な時間は増加する。ヒステリシス窓が一定であるときは、これは周波数が減少する結果となる。
【００７１】
次に更に詳細に説明されるように、本発明による回路におけるスイッチング周波数が変化し、可能な限り迅速に（１つのスイッチング期間内に）干渉を等化する場合もあることに注意されたい。
【００７２】
次に、増幅器回路の出力負荷４４がステップを示す場合を考える。図７ａは、時間ｔ＝０．５×１０-5秒の時点における電流ｉoの段階的な増加を示し、これはｔ＝２．５×１０-5秒の時点まで継続する。図７ｂに明確に示されたように、より高い電流ｉoが出力フィルタコンデンサ２５から直接供給され、電流ｉcは電流ｉoのオンとオフを切り換えるときにステップ状になる。もちろん、コイルを介した電流ｉLは図７ａに示されたようにもっとゆっくり続く。電流ｉLおよびｉc上のリプルは、それぞれ、スイッチング手段２１および５１、５２のスイッチングと結合された増幅器回路のスイッチングリプルである。
【００７３】
図７は、ｉcのステップの直後に、スイッチング手段によって生成されたブロック波信号Ｕbのパルス幅が補正手段３１を介して適応され、すなわち長くされて、可能な限り迅速にコイルを介して電流ｉLを増大することを、または、ｉoをオフに切り換えたとき、可能な限り迅速にコイルを介した電流を、例えばこの例ではゼロに低減することを示す。
【００７４】
図７は、変調手段内に存在する発振器によってスイッチング周波数が一定レベルに維持されている従来技術とは対照的に、本発明による増幅器回路内のスイッチング周波数は変化する可能性があるため、フィルタコンデンサ全体で出力電圧Ｕoが現実的に一定であり、負荷の変化によって生じる歪みが本発明によって１スイッチング期間内に除去されることを明らかに示す。増加した応答速度は、固定されたスイッチング周波数の原理を除去することによって得られ、これによってより低い出力インピーダンスを実現することが可能になる。
【００７５】
図８では、変調器の動作が更に明らかに示されている。図８ａは、それぞれ、スイッチング手段５１、５２の変調器２２のヒステリシス窓に関する、２つの制御信号Ｕh51およびＵh52を示す（図４を参照のこと）。図４に示された増幅器回路内では、変調手段２２に関するヒステリシス窓は限度＋０．５と−０．５
の間で制御される。ヒステリシス制御は差動項と共通項からなる。差動項は２つのブリッジ分岐５１、５２の間の所望の位相差を制御する。差動項は、両方の分岐５１、５２に関して同一（同相）である平均スイッチング周波数を安定化するように機能する。２つの項は互いに全く独立して動作し、また、自律的に動作することも可能である。
【００７６】
変調の深さが大きい場合、出力電圧Ｕoは正と負のブリッジ電圧Ｖbの間で中心的には変化しない。このために、出力フィルタ２３および／または５４のコイル２４全体の電圧は非対称的となり、その結果、コンデンサ電流ｉcの立ち上がりエッジおよび立ち下がりエッジは互いに異なり始める。図４の中の、スイッチング手段５１を備える上のブリッジ分岐は基準電圧Ｕrefを受け、スイッチング手段５２を備える下のブリッジ分岐は、基準電圧として−Ｕrefを受ける。このため、それぞれ、ブリッジ分岐５１、５２のコンデンサ電流ｉc51およびｉc52は、図８ｂにより大きなスケールで明らかに示されているように、反対の非対称性を示す。また図５ａも参照されたい。
【００７７】
図８ｃは、Ｕref＝０である状況を示し、ここでは、２つのブリッジ分岐のコンデンサ電流内のリプルは同じである。図８ｄは、基準電圧Ｕrefの最も低い点におけるコンデンサ電流を示すが、図５ａも参照されたい。
【００７８】
本発明による増幅器回路は、従来技術による別の発振器信号手段または発振手段を備えない。上に説明したように、スイッチング周波数は、フィルタキャパシタンスおよびヒステリシス窓の変調を介した電流ｉcに基づいて、自己調節する。この変調の結果、平均の一定のスイッチング周波数が得られる。しかしこれは窓回路の動作に関する要件ではないことに注意されたい。なお、以上の図の中で示された値は例示的な値に過ぎないことに注意されたい。
【００７９】
上記から、負荷の変動に対する効果的で迅速な補正は、フィルタコンデンサを介した電流から電流補正信号を生成することによって提供され、変調手段のヒステリシス窓の変調は、特に半導体スイッチング手段においてはスイッチング手段を破壊する原因となる可能性のある狭いパルスがスイッチング手段に供給されることを防ぐことが理解されよう。
【００８０】
出力フィルタのフィルタコンデンサに比例するフィルタキャパシタンス電流の提供は、本発明の重要な特徴を形成する。並列コンデンサおよび直列抵抗器での間接的な測定は可能性の範囲内であるが、本発明はまたＲＦ変流器を提供し、これはフィルタコンデンサ２５と直接、直列に接続することが可能である。このような直接測定はもちろん、間接測定よりも正確なフィルタキャパシタンス電流の表示を提供する。
【００８１】
図９は、変流器３２の好ましい実施の形態の断面図であり、同軸ケーブル６１は高い透磁率を有する材料のトロイダルコア６４の回りに巻きつけられている。同軸ケーブル６１は、内側の導線６２および外側の導線６３を含む。内側の導線６２は好ましくはフィルタコンデンサと直列に接続されているが、フィルタコンデンサ電流に比例する電流は、内側の導線と比較して相対的に低いオーム抵抗を伴う同軸の外側の導線（スクリーン）６３で生成される。これらの接続はもちろん交換することも可能である。
【００８２】
変流器３２が正確に構成されているとき、２ＭＨｚまたはそれより高いオーダのコンデンサ電流の変動を測定し処理することが可能である。また、もちろん、例えばＥＥコア（図示せず）など、トロイダルコア６１以外のコアを使用することも可能である。特に、フィルタキャパシタンスにおける０〜５００Ｈｚの周波数範囲の変動は簡単には検出できないことが分かっている。したがって、この周波数範囲においては負荷４４の変動に関して電圧補正信号を最適に調整しなければならない。
【００８３】
本発明を音声電圧増幅器のための好ましい実施の形態によって説明したが、本発明は、電力と帯域幅の積に関して非常に高い値を有するサーボ増幅器または電力増幅器などスイッチング増幅器またはＤ級増幅器内で、計装および／または測定および制御の目的で使用することが可能である。電圧増幅器回路の他に、電力増幅器回路も本発明の原理によって実現することが可能である。１つの可能性のある実施の形態は図１０に示されている。電力増幅器６０に関して、３つの電流、すなわちフィルタコイル電流ｉL、フィルタキャパシタンス電流ｉcまたは出力電流ｉoのうち少なくとも２つを測定しなければならない。最も実用的な方法は、それぞれ数字５８、５９によって示されているコイルｉLを介した電流および出力電流ｉoを測定することである。電流測定手段５８および５９は、例えば上に説明されたようにフィルタコンデンサ電流ｉcの測定によって構成され得る。ｉLおよびｉoの測定された値から、フィルタキャパシタンス電流ｉcに比例する値が求まる。
【００８４】
この実施の形態においては、スイッチングリプルは、通過帯域幅が信号帯域幅よりも高い高域フィルタ６５によって、コイル２４を介した電流ｉLから除去される。測定された出力電流ｉoは、入力電流ｉinから形成される基準値ｉrefから差し引かれる。差の電流は制御回路６６によって処理され、変調手段２２の入力信号上への補正になる。すべての可能な負荷、特に誘導負荷に関してシステムを制御された方法で機能させるには、この場合はフィルタコンデンサ２５全体の電圧である出力電圧Ｕoの、制御回路６６へのフィードバックによって図に示されたような追加のフィードバックが必要である。
【００８５】
これは図の中には示されていないが、当業者であれば本発明を相補的なモードで制御されたブリッジ分岐を伴ういわゆるＨブリッジ回路で絶対的に使用することができ、この回路もまた特許請求の範囲に含まれる。
【００８６】
図１１は、例えば図４に示されているように、全ブリッジまたはＨブリッジ回路とともに使用する受動出力フィルタの好ましい実施の形態を概念的に示す。受動出力フィルタ７０は、フィルタインダクタンス７１およびフィルタキャパシタンス８０を含む。
【００８７】
フィルタインダクタンス７１は、それぞれフィルタコイル７２および７５の端子７４、７７の間に接続された第１のコンデンサ８１を備え、このコンデンサは実際には、並列に接続されたいくつかのコンデンサからなる。
【００８８】
フィルタキャパシタンス８０はさらに、第１のフィルタコイル７２の端子７４と信号アース１９との間に接続された第２のコンデンサと、第２のフィルタコイル７５の端子７７と信号アース１９との間に接続された第３のコンデンサ８３を備える。さらに、コンデンサおよび抵抗器を備える直列回路８４がコンデンサ８２および８３と並列に接続される。２つの直列に接続された直列回路８４（併せて番号８５で示されている）がコンデンサ８１と並列に接続されている。直列回路８５は、コンデンサ８１を介した電流に比例する電流を測定する電流測定分岐を形成する。直列回路８４はそれぞれ、第１のフィルタコイル７２および第２のフィルタコイル７５の端子７３および７６において、同相または「共通モード」の信号を補償して減衰させるように機能する。フィルタコイル７２および７５はさらに、端子７３、７５上の共通モード信号が減衰されるような方法で磁気的に結合されている。この接続においては図１２を参照されたい。
【００８９】
フィルタコイル７２、７５の間の磁気結合７８は、第１の外側の脚９１、第２の外側の脚９２および中央の脚９３を有する、本質的に８の字形状のコア９０から構成される。図に示されるように、第１の外側の脚９１は、その上に第１のフィルタコイル７２を巻きつけられ、第２の外側の脚９２はその上に第２のフィルタコイル７５を巻きつけられている。中央の脚９３の磁気抵抗は、例えば中央の脚内に形成されたエアギャップ９４が存在する結果として、２つの外側の脚９１、９２の磁気抵抗よりも大きい。コア９０は有利にはフェライトで形成される得る。
【００９０】
フィルタコイル７２および７５は、端子７３、７６における同相または共通モード信号が、外側の脚９１、９２、およびその間を接続する部片を介して延びるコア９０内に磁場を生成するような方法で巻きつけられ、この構成のため、フィルタコイル７０は端子７３、７６上の共通モードの信号に関して非常に低いインダクタンスを有する。しかし端子７３、７６上の逆相または差動信号は、比較的高い磁気抵抗を有する中央の脚９３を介して広がる磁場を生成するので、フィルタコイル７０は実際、逆相信号に関して高いインダクタンスを示し、フィルタキャパシタンス８０とともに、増幅器によって生成された出力信号の適切な濾波を実行する。
【００９１】
図１３は、図３および図４に示されたアンチエイリアシング入力フィルタ３６およびフィルタ３４、３５の、組み合わされた回路の好ましい実施の形態のブロック図を示す。組み合わされた回路１００は、第１の差動増幅器を備え、増幅器回路からの入力信号がその差動増幅器に供給される。差動増幅器１０１の出力と信号アース１９の間に接続されているのは、抵抗／容量Ｒ１／Ｃ１低域フィルタ１０２である。
【００９２】
図１３に示されているように、低域フィルタ１０２に接続されているのは、第２の、積分器に接続された差動増幅器１０３であり、差動増幅器１０３は抵抗器Ｒ２、Ｒ３およびキャパシタンスＣ２を含む。低域フィルタ１０２を伴う第１の差動増幅器１０１、および積分器に接続された第２の差動増幅器１０３は共に、２次の低域フィルタを形成し、基準電圧Ｕrefは第２の差動増幅器１０３の出力において生成される。
【００９３】
抵抗器Ｒ４およびＲ５によって定義された減衰を含む第３の差動増幅器１０４は第１の低域フィルタ１０２に接続され、その出力において、低域フィルタ１０２のキャパシタンスＣ１全体の電圧に比例する出力信号、すなわち、基準電流ｉrefとして入力信号の差動を提供する。この組み合わされた基準電圧／基準電流回路は、例えば、個別のフィルタ３４、３５、３６の組合せよりも好ましいノイズ特性を有する。
【００９４】
上記ですでに示されたように、本発明による増幅器回路は非常に低い出力インピーダンスを有する。本発明による音声増幅器回路の簡単な第１の実施の形態においては、測定された出力インピーダンスは、０〜１ｋＨｚの周波数では０．００２Ωよりも小さく、１０ｋＨｚの周波数では０．００３４Ωより小さく、２０ｋＨｚの周波数では０．０１７Ωより小さかった。当業者であれば、このような出力インピーダンスは、従来技術から知られるいわゆるＤ級増幅器回路では実現できないことが理解されるであろう。
【図面の簡単な説明】
【図１】  典型的なＤ級増幅器の主な構成要素が示されているブロック図である。
【図２】  本発明による増幅器回路が最も一般的な形で示されているブロック図である。
【図３】  いわゆる半ブリッジ回路として構成された本発明による増幅器回路の第１の実施の形態をさらに詳細に示すブロック図である。
【図４】  いわゆる全ブリッジまたはＨブリッジ回路として構成された本発明による増幅器回路の第２の実施の形態のブロック図である。
【図５】  図３または図４に示された構成を有する、本発明による増幅器回路の動作を示す信号波形をグラフィックに示す図である。
【図６】  図３または図４に示された構成を有する、本発明による増幅器回路の動作を示す信号波形をグラフィックに示す図である。
【図７】  図３または図４に示された構成を有する、本発明による増幅器回路の動作を示す信号波形をグラフィックに示す図である。
【図８】  図３または図４に示された構成を有する、本発明による増幅器回路の動作を示す信号波形をグラフィックに示す図である。
【図９】  本発明による増幅器回路内で使用する変流器を示す図である。
【図１０】  いわゆる電流増幅器として構成された、本発明による増幅器回路の好ましい実施の形態を示すブロック図である。
【図１１】  全ブリッジまたはＨブリッジ回路内で使用するための、本発明による受動出力フィルタの好ましい実施の形態を示すブロック図である。
【図１２】  図１１の出力フィルタに関するフィルタコイルの実装を示す図である。
【図１３】  本発明による増幅器回路内で使用するための手段を提供する、組み合わされた入力フィルタ／基準電流の好ましい実施の形態を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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