(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して入力信号を受け取るクロック同期型の半導体集積回路において、
活性化信号により活性化されて、前記入力信号を受け取る入力回路と、
前記活性化信号を生成する活性化信号発生回路とを有し、
前記活性化信号発生回路は、前記クロック信号の周期より短く、且つ前記入力回路のセットアップ時間及びホールド時間に対応する時間を含む期間、間欠的に前記活性化信号を活性状態にし、
前記活性化信号発生回路は、さらに、
前記クロック信号に基づいて生成された内部クロック信号を所定時間遅延させたタイミング信号を出力する可変遅延回路と、
前記タイミング信号を前記セットアップ時間に対応した時間遅延させる第２の遅延回路と、
前記第２の遅延回路の出力をバッファリングするダミークロックバッファと、
前記内部クロック信号と前記ダミークロックバッファの出力の位相を比較する位相比較部と、
前記位相比較部の比較結果に基づいて、前記可変遅延回路のディレイ時間を制御する遅延制御回路とを含み、前記タイミング信号から前記活性化信号を生成することを特徴とする半導体集積回路。
【請求項２】
前記入力回路の出力に接続され、前記活性化信号に応答して前記入力信号をラッチするラッチ回路をさらに有することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記活性化信号が非活性状態の時、前記入力回路の出力はハイ・インピーダンス状態となることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記ラッチ回路は、
入力が前記入力回路に接続された第１のインバータと、
入力及び出力がそれぞれ前記第１のインバータの出力及び入力に交差接続され、前記活性化信号に応答して動作する第２のインバータで構成され、
前記活性化信号が活性状態の時、前記第２のインバータの出力はハイ・インピーダンス状態となることを特徴とする請求項２記載の半導体集積回路。
【請求項５】
前記入力回路と前記ラッチ回路の間に設けられたスイッチをさらに有し、
前記ラッチ回路は、
入力が前記スイッチを介して前記入力回路に接続された第１のインバータと、
入力及び出力がそれぞれ前記第１のインバータの出力及び入力に交差接続され、前記活性化信号に応答して動作する第２のインバータで構成され、
前記活性化信号が活性状態の時、前記第２のインバータの出力はハイ・インピーダンス状態となることを特徴とする請求項２記載の半導体集積回路。
【請求項６】
前記活性化信号発生回路は、前記クロック信号に基づいて前記活性化信号を生成し、前記入力回路の前記セットアップ時間の前に前記活性化信号を前記活性状態に遷移させることを特徴とする請求項１記載の半導体集積回路。
【請求項７】
前記入力信号は、アドレス信号、コントロール信号又はデータ信号の少なくともいずれかであることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に消費電流の小さい入力回路を有するクロック同期型の半導体メモリに関する。近年、シンクロナス・ダイナミック型ランダム・アクセス・メモリ（以下、ＳＤＲＡＭと称する。）に対して低消費電力の要請が高まっている。これに伴い、ＳＤＲＡＭの入力バッファについても消費電流を小さくする必要がある。
【０００２】
【従来の技術】
図１に従来の入力バッファ回路を示す。図１の入力バッファ回路は、外部端子に印加される入力信号（例えば、アドレス信号、コントロール信号、データ信号）を受ける入力回路１、及び該入力回路から出力される信号を内部クロック信号ｉｃｌｋに同期してラッチするラッチ回路２で構成されている。ラッチ回路２の出力は、内部回路へ供給される。図１において、３はクロック端子に印加される外部クロックＣＬＫを受け、内部クロックｉｃｌｋを各内部回路に供給するクロックバッファ回路である。
【０００３】
入力回路１は例えばＣＭＯＳインバータで構成されている。また、ラッチ回路２は、入力が入力回路１に接続されたインバータ４、入力及び出力がそれぞれ前記インバータ４の出力及び入力に交差接続されたインバータ５、及びインバータ５の出力とインバータ４の入力の間に設けられ、並列接続されたＰＭＯＳトランジスタＰ０１及びＮＭＯＳトランジスタｎ０１からなるトランスファスイッチで構成されている。このトランスファースイッチは、内部クロックｉｃｌｋに応答してオン／オフ制御される。
【０００４】
入力回路１は、外部端子に印加された入力信号を受け、その論理レベルを反転した信号を出力する。そして、外部クロック信号ＣＬＫの立ち上がりに同期した内部クロックｉｃｋｌに応答してトランスファスイッチがオンすると、ラッチ回路２は、入力回路１の出力をラッチする。
【０００５】
【発明が解決しようとする課題】
図１のような従来の入力バッファ回路において、入力回路１は常時電源線に接続され、常に動作するように構成されていた。このため、従来の入力回路１は多くの電流を消費していた。図１とは別の例として、パワーダウンモード時は入力回路を非活性とすることで、消費電流を低減した入力回路が知られている。
【０００６】
しかしながら近年、ＳＤＲＡＭの低消費電流化に対する要請はさらに高まっており、入力バッファ回路についてもさらなる低消費電流対策が必要となっている。
【０００７】
したがって、本発明は消費電流が小さな半導体集積回路を提供することを目的とする。より具体的には、クロック同期型の半導体集積回路において消費電流を小さくすることを目的とする。さらに本発明は、消費電流の小さなＳＤＲＡＭを提供することを目的とし、ＳＤＲＡＭにおけるクロック同期型の入力回路の消費電流を低減することを目的とする。
【０００８】
【課題を解決するための手段】
前記課題を解決するため、次のような考察を行った。
【０００９】
図２は、入力回路のセットアップ時間及びホールド時間を説明するためのタイミングダイヤグラムである。クロック同期型の半導体集積回路では、外部クロックＣＬＫの立ち上がりのタイミングで入力信号（アドレス信号、コントロール信号等）を取込みラッチする。そして、入力信号は以下の理由によりセットアップ時間及びホールド時間中、その論理値が確定している必要がある。
【００１０】
すなわち図１の例において、ラッチ回路２が外部クロックＣＬＫに同期して外部端子に印加される入力信号をラッチするには、ラッチ回路２が内部クロックｉｃｌｋの立ち上がりに応答してラッチ動作を開始する前に、外部端子に印加された入力信号が入力回路１を介してラッチ回路２の入力に到達しそのラッチ回路２の入力信号の論理値が確定している必要がある。
【００１１】
ここで、外部端子に印加された入力信号は、入力回路１等の幾つかの回路を経由してラッチ回路２に送られる。また、図１において入力回路１が信号の出力を開始してからラッチ回路２の入力が確定するまでに若干の時間を要する。そのため、図２に示すごとく、外部端子に印加される入力信号の論理値は外部クロックＣＬＫの立ち上がりよりも、少なくともセットアップ時間ｔｓ分前に確定させておく必要がある。
【００１２】
一方、ラッチ回路２のラッチ出力が確定するまで、ラッチ回路２の入力信号は保持されていなければならない。すなわち、図１においてクロックバッファ３が外部クロックＣＬＫから内部クロックｉｃｌｋを生成するのに一定の時間を要し、また内部クロックｉｃｌｋがクロックバッファ３からラッチ回路２に伝達されるのに所定の時間を要する。仮に、外部クロックＣＬＫの立ち上がり直後に入力信号を消失させてしまうと、ラッチ回路２が内部クロックｉｃｌｋに応答してラッチ動作を開始する時点で、ラッチ回路２の入力ノードにおいて入力信号は既に消失してしまっており、ラッチ回路２は入力信号を正常にラッチすることができない。
【００１３】
したがって、外部端子に印加された入力信号は、外部クロックＣＬＫが立ち上がった後も、図２のホールド時間に相当する期間、維持しておく必要がある。
【００１４】
以上の理由により、入力回路には、外部クロック信号の立ち上がりのタイミングを基準として、セットアップ時間ｔｓとホールド時間ｔＨが規定され、この期間中、入力信号の論理レベルは確定されている必要がある。
【００１５】
このため、図１の入力回路は、前記セットアップ時間及びホールド時間に相当する期間、活性化されている必要がある。反面、それ以外の期間入力回路１を活性化させておいても、その期間中、入力回路１は電流を無駄に消費しているだけである。
【００１６】
本発明は、このように入力回路１を活性化させておく必要のある期間は外部クロック１周期より短い期間（セットアップ時間＋ホールド時間）で良いことに着目し、その必要な期間だけ入力回路１を活性化し、その他の期間は入力回路を非活性とすることで、入力回路１の消費電流を削減しようとするものである。
【００１７】
すなわち、前記課題を解決するため、本発明において入力回路は、入力回路のセットアップ時間及びホールド時間に対応する時間に限り間欠的に活性化される。入力回路は、セットアップ時間及びホールド時間に対応する期間活性化されているので、従来と同様、入力信号をクロック信号に同期して正常にラッチすることができる。一方、それ以外の期間、入力回路は非活性状態であるので、入力回路の消費電流を小さくすることができる。
【００１８】
さらに、本発明の入力回路の出力は、非活性状態の時ハイ・インピーダンス状態となる。これにより、入力回路が非活性状態の時、電源線と入力回路の出力線との間に電流が流れることを防止でき、消費電流を少なくすることができる。
【００１９】
また本発明は、入力回路からの出力信号をラッチするラッチ回路を有する。ラッチ回路を構成する２つのインバータのうち、出力がラッチ回路の入力に接続されている方の第２インバータは、ラッチ回路が非活性状態の時ハイ・インピーダンス状態となる。これにより、ラッチ回路が非活性状態の時、ラッチ回路の入力配線と電源線との間に第２インバータを介して電流が流れることが防止でき、消費電流を少なくすることができる。
【００２０】
さらに、本発明では入力回路を活性化する活性化信号を生成するための活性化信号生成回路を有する。この活性化信号生成回路は、活性化信号の活性化タイミングを調整するための遅延回路を有する。この遅延回路の遅延時間はプログラム可能で、入力回路のセットアップ時間の前に活性化信号が活性状態に遷移するようにその遅延時間がプログラムされる。このように遅延回路の遅延時間を設定することにより、入力回路の消費電流を低減することができる。
【００２１】
また、他の実施形態において、前記遅延回路の遅延時間はＣＡＳレイテンシに応答して切替え可能に構成されている。選択されたＣＡＳレイテンシに応答して、入力される外部クロックの最大周波数は変化する。遅延回路の遅延時間（すなわち活性化信号の活性化タイミング）を外部クロックの最大周波数に応答して切り換えることにより、入力回路の低消費電流化の効果をより向上させることができる。
【００２２】
また、さらに別の実施形態の活性化信号生成回路は、入力される外部クロックの周波数によらず活性化信号の活性状態の期間が一定となるように制御する。この活性状態の期間を、入力回路のセットアップ時間とホールド時間の合計時間と対応させることにより、入力回路の消費電流削減の効果を最大限引き出すことができる。
【００２３】
【発明の実施の形態】
本発明の入力バッファ回路の実施形態を説明する前に、本発明を適用するＳＤＲＡＭの全体構成の概略を図３を用いて説明する。
【００２４】
図３において、１１はクロックバッファ、１２はコマンドバッファ／レジスタ、１３はアドレスバッファ／レジスタ及びバンク選択回路、１４はＩ／Ｏデータバッファ／レジスタ、１５は制御信号ラッチ、１６はモードレジスタ、１７はコラムアドレスカウンタ、１８はＤＲＡＭコア、１９はＩ／Ｏバスをそれぞれ示している。
【００２５】
また、ＣＬＫは外部クロック、ｉｃｌｋは内部クロック、ＣＫＥはクロックイネーブル信号、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥはコントロール信号、Ａ0 〜Ａ11はアドレス信号、ＤＱ0 〜ＤＱ3 はデータ信号をそれぞれ示している。
【００２６】
クロックバッファ１１は、外部クロックＣＬＫをバッファリングして内部クロックｉｃｌｋを生成し、この内部クロックｉｃｌｋをＳＤＲＡＭ内の各機能ブロックに供給する。各機能ブロックはこの内部クロックｉｃｌｋに同期して動作する。また、クロックバッファ１１は、クロックイネーブル信号ＣＫＥを受ける。クロックバッファ１１がＬレベルのクロックイネーブル信号ＣＫＥを受けると、ＳＤＲＡＭはパワーダウンモードに入り、入力回路を含めてＳＤＲＡＭ内の各回路が非活性化され、消費電力が抑えられる。
【００２７】
コマンドバッファ／レジスタ１２は、内部クロック信号ｉｃｌｋに同期してコントロール信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥを取込みラッチする。これらコントロール信号は、図示しないコマンドデコーダでデコードされ、ＳＤＲＡＭの動作モードが決定される。
【００２８】
アドレスバッファ／レジスタ及びバンク選択回路１３は、内部クロックｉｃｌｋに同期してアドレス信号Ａ0 〜Ａ11を取込みラッチする。尚、アドレス信号のうちＡ11は後述するバンクを選択するためのバンクアドレスであり、図３の例ではこのバンクアドレスによりバンク０かバンク１の一方が選択される。
【００２９】
Ｉ／Ｏデータバッファ／レジスタ１４は、内部クロックｉｃｌｋに同期してデータ信号ＤＱ0 〜ＤＱ3 を入出力する。
【００３０】
制御信号ラッチ１５は、コマンドバッファ／レジスタで特定された動作モードに応答して、ＤＲＡＭコア１８に対し各種内部制御信号ＲＡＳ，ＣＡＳ，ＷＥを出力する。
【００３１】
モードレジスタ１６は、外部から指定された動作モード（バースト長、バーストタイプ、ＣＡＳレイテンシ）を記憶する。尚、ＣＡＳレイテンシはＳＤＲＡＭがデータ読み出し動作を行う時、リードコマンド（複数のコントロール信号の値の組み合わせにより特定される）を入力してから何クロック目にデータ出力端子に読み出しデータが現れるかを示すものである。これら動作モードは、モードレジスタセットコマンドを入力するのと同時に、特定のアドレス外部端子に動作モードを指定する信号を印加することでモードレジスタに記憶される。
【００３２】
コラムアドレスカウンタ１７は、動作モードがバーストリード（或いはバーストライト）である時、モードレジスタ１６に記憶されたバースト長、バーストタイプにしたがった内部コラムアドレスを生成する。
【００３３】
ＤＲＡＭコア１８は、２つのバンク（バンク０及びバンク１）で構成され、各バンクはそれぞれ、ＤＲＡＭメモリセルアレイと、ローアドレスに基づいてメモリセルアレイ中の特定のワード線を選択するローデコーダと、コラムアドレスに基づいて、メモリセルアレイ中の特定のビット線をデータバスに選択的に接続するコラムデコーダと、読み出し動作時にデータバスに読み出されたデータを増幅してＩ／Ｏバスに出力するセンスバッファと、書込み動作時にＩ／Ｏバスに現れた書込みデータを増幅してデータバスに出力するライトアンプを含む。
【００３４】
これらＤＲＡＭコア内の各機能回路は、内部制御信号ＲＡＳ，ＣＡＳ，ＷＥに基づいてその動作が制御される。
【００３５】
本発明の入力バッファ回路は、図３中のコマンドバッファ、アドレスバッファ及び入力データバッファに適用可能である。
【００３６】
図４は、本発明の入力バッファの第１実施形態を示す回路図である。
【００３７】
図４において、２１は入力回路、２２はラッチ回路、２３は第１のインバータ、２４は第２のインバータ、Ｐ１１−Ｐ１４はＰＭＯＳトランジスタ、ｎ１１−ｎ１４はＮＭＯＳトランジスタをそれぞれ示している。
【００３８】
入力回路２１は、高電源線Ｖｄｄと低電源線Ｖｓｓ（ＧＮＤ）間に直列接続されたＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタｎ１１で構成されるＣＭＯＳインバータを含む。このＣＭＯＳインバータの入力ノード（ＰＭＯＳトランジスタＰ１１のゲート及びＮＭＯＳトランジスタｎ１１のゲート）は外部端子に接続されており、この外部端子には入力信号（アドレス信号、コントロール信号、データ信号）が印加される。入力信号はＣＭＯＳレベル（典型的にＶｄｄ〜Ｖｓｓの振幅を有する。）である。
【００３９】
この入力回路２１には、ＣＭＯＳインバータと直列にＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタｎ１２が設けられている。これらのトランジスタＰ１２，ｎ１２のゲートは、それぞれ活性化信号／ＥＮ，ＥＮを受ける。この活性化信号／ＥＮ，ＥＮは相補信号であり、ＥＮがＨレベル（／ＥＮはＬレベル）の時、ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタｎ１２は共にオンして、入力回路２１は活性状態となり、ＣＭＯＳインバータは入力信号の論理レベルを反転して出力ノードｎ−０１に出力する。
【００４０】
一方、ＥＮがＬレベル（／ＥＮはＨレベル）の時、ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタｎ１２は共にオフして、入力回路２１は非活性状態となる。この時、高電源線Ｖｄｄと出力ノードｎ−０１の間、及び低電源線Ｖｓｓと出力ノードｎ−０１の間は、それぞれＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタｎ１２により遮断される。したがって、出力ノードｎ−０１がいずれの電位であっても、高低電源線Ｖｄｄ・Ｖｓｓと出力ノードｎ−０１の間に電流が流れることはなく消費電流の増加を抑えている。
【００４１】
入力回路２１の出力ノードｎ−０１はラッチ回路２２に接続されている。このラッチ回路２１は、入力が前記出力ノードｎ−０１に接続された第１のＣＭＯＳインバータ２３と、入力及び出力がそれぞれ第１のＣＭＯＳインバータの出力及び入力に接続された第２のＣＭＯＳインバータ２４で構成されている。
【００４２】
第２のＣＭＯＳインバータ２４は、高電源線Ｖｄｄと低電源線Ｖｓｓとの間に直列接続されたＰＭＯＳトランジスタＰ１３及びＮＭＯＳトランジスタｎ１３を含む。この第２のＣＭＯＳインバータ２４の入力（ＰＭＯＳトランジスタＰ１３及びＮＭＯＳトランジスタｎ１３のゲート）は第１のＣＭＯＳインバータ２３の出力に接続されている。
【００４３】
第２のＣＭＯＳインバータ２４はさらに、ＰＭＯＳトランジスタＰ１３及びＮＭＯＳトランジスタｎ１３と直列接続された、ＰＭＯＳトランジスタＰ１４及びＮＭＯＳトランジスタｎ１４を有している。これらトランジスタのゲートは活性化信号ＥＮ，／ＥＮを受ける。
【００４４】
活性化信号ＥＮがＬレベルの時、ＰＭＯＳトランジスタＰ１４及びＮＭＯＳトランジスタｎ１４は共にオンして、ラッチ回路２２は出力ノードｎ−０１に現れた信号をラッチする。一方、活性化信号ＥＮがＨレベルの時、ＰＭＯＳトランジスタＰ１４及びＮＭＯＳトランジスタｎ１４は共にオフして、第２のＣＭＯＳインバータ２４は非活性状態となり、ラッチ回路２２は非ラッチ状態となる。
【００４５】
図４の入力バッファ回路は、活性化信号ＥＮ，／ＥＮに応答して次のように動作する。
【００４６】
活性化信号ＥＮがＨレベル（／ＥＮはＬレベル）の時、入力回路２１は活性状態となり、入力回路は入力信号の論理レベルを反転して出力ノードｎ−０１に出力する。この時、第２のＣＭＯＳインバータ２４は非活性状態であるので、ラッチ回路２２は非ラッチ状態となり、第１のＣＭＯＳインバータ２３は、出力ノードｎ−０１の信号の論理レベルを反転してノードｎ−０２に出力する。
【００４７】
次いで、活性化信号ＥＮがＨレベルからＬレベルに遷移すると、入力回路２１は非活性状態となる。前述のように、この時高低電源線Ｖｄｄ・Ｖｓｓと出力ノードｎ−０１との間に電流は流れない。一方、活性化信号ＥＮがＬレベルとなることにより、第２のＣＭＯＳインバータ２４が活性状態となり、ラッチ回路２２は、出力ノードｎ−０１の信号をラッチする。尚この時、出力ノードｎ−０１と電源線Ｖｄｄ（又はＶｓｓ）とは、ＰＭＯＳトランジスタＰ１３，Ｐ１４（又はＮＭＯＳトランジスタｎ１３，ｎ１４）を介して接続されるが、出力ノードはそれと同電位の電源線に接続されるので、出力ノードｎ−０１と電源線の間に電流が流れることはない。
【００４８】
活性化信号ＥＮは、後述するように内部クロック信号ｉｃｌｋに基づいて生成され、内部クロック信号ｉｃｌｋは外部クロック信号ＣＬＫに基づいて生成されるので、ラッチ回路２２は外部クロック信号ＣＬＫに同期して入力信号をラッチしている。
【００４９】
そして、ラッチ回路２２が入力信号をラッチしている間、入力回路２１は非活性状態となり、その間電流を消費しない。このようにして、入力回路２１の消費電流の低減を図っている。
【００５０】
この入力回路２１の活性／非活性は、活性化信号発生回路で生成される活性化信号ＥＮ，／ＥＮで制御される。
【００５１】
図５は、本発明の活性化信号発生回路の第１実施形態を示す。
【００５２】
図５の活性化信号生成回路は、ラッチ回路３１、ディレイ回路３２、パルス化回路３３、フューズ回路３４及びインバータ３５で構成されている。
【００５３】
ラッチ回路３１は、内部クロックｉｃｌｋの立ち上がりに応答てして、データ入力端子ＤのＬレベルの信号をラッチして、データ出力端子ＱよりＬレベルの活性化信号ＥＮを出力する。インバータ３５は、活性化信号ＥＮの論理レベルを反転して、反転活性化信号／ＥＮを出力する。また、ラッチ回路３１は、セット信号ｓｅｔに応答して、データ出力端子Ｑの信号をＨレベルにセットする。
【００５４】
ディレイ回路３２は、ラッチ回路３１から出力される活性化信号ＥＮを所定時間遅延させる。ディレイ回路３２の遅延時間は、ＳＤＲＡＭ出荷前の試験結果に基づきヒューズ回路３４を適当な値にプログラムすることにより設定される。
【００５５】
パルス化回路３３は、ディレイ回路３２の出力信号の立ち下がりに応答して、一定時間のパルス幅を有するセットパルスを生成する。このセットパルスがラッチ回路３１のセット端子ｓｅｔに入力すると、ラッチ回路３１は前述のごとくセットされる。
【００５６】
図６は、図５の活性化信号発生回路のタイミングダイヤグラムである。この図６の用いて、図５の活性化信号発生回路の動作を説明する。
【００５７】
図３のクロックバッファ１１は、入力される外部クロックＣＬＫに基づいて、内部クロックｉｃｌｋを生成する。クロックバッファの役割の１つは、小振幅で入力される外部クロックＣＬＫを増幅して、ＣＭＯＳレベルの振幅の大きな内部クロックｉｃｌｋを生成することにある。クロックバッファが外部クロックＣＬＫをバッファリングすることにより、図６に示されるごとく、内部クロックｉｃｌｋの位相は外部クロックＣＬＫの位相よりも所定時間だけ遅れている。
【００５８】
内部クロックｉｃｌｋの立ち上がり（時刻ｔ１）に応答して、ラッチ回路３１はデータ入力端子ＤのＬレベルをラッチしてデータ出力端子ＤにＬレベルの活性化信号ＥＮを出力する。これにより、図４の入力回路２１は非活性状態となる。
【００５９】
図６から明らかなごとく、クロックバッファにおける遅延時間（外部クロックＣＬＫと内部クロックｉｃｌｋの時間差：ｔ１−ｔ０）は、図４の入力バッファのホールド時間ｔＨに対応している。図４の例では、クロックバッファにおける遅延時間は、ＳＤＲＡＭの入力回路に対し要求されているホールド時間とほぼ等しいかそれより長い。したがって、図４の入力バッファの入力回路２１は、要求されているホールド時間と同じかそれより長い期間活性化される。
【００６０】
活性化信号ＥＮの立ち下がりタイミングは、図６に示すごとく、ディレイ回路３２において所定時間遅延される。ディレイ回路３２の出力ノード▲１▼の電位がＨからＬに立ち下がると（時刻ｔ２）、パルス化回路３３は、一定期間Ｈレベルとなるセットパルスをノード▲２▼に出力する。
【００６１】
このセットパルスに応答して、ラッチ回路３１のデータ出力端子Ｑは、Ｈレベルにセットされ、これにより活性化信号ＥＮはＨレベルに遷移するので、図４の入力回路２１は活性化される。この活性化信号ＥＮがＨレベルに遷移してから外部クロックＣＬＫが次に立ち上がるまでの期間は、後述するように、ＳＤＲＡＭが最大周波数で動作する際に必要とされる入力回路のセットアップ時間ｔｓと等しいかそれより長い時間に設定される。
【００６２】
図７は、ＳＤＲＡＭにおける、ＣＡＳレイテンシ、最大クロック周波数、セットアップタイムｔｓ，ホールドタイムｔＨの関係を示す図面である。
【００６３】
図７において、ＣＡＳレイテンシの値が大きくなるにつれて、入力される外部クロックＣＬＫの最大値（最大クロック周波数）が高くなっていることがわかる。すなわち、ＣＡＳレイテンシが１の場合最大クロック周波数は３３ＭＨｚであるのに対し、ＣＡＳレイテンシが３の場合最大クロック周波数は１００ＭＨｚとなっている。一方、図７の例では、ＣＡＳレイテンシの値によらず、セットアップタイム及びホールドタイムの値は２ｎｓと一定である。
【００６４】
尚、図７におけるセットアップ時間及びホールド時間としての２ｎｓは、カタログ値である。一方、入力回路のセットアップ時間及びホールド時間の実力値はこのカタログ値より短いのが通常である。従って、本発明の請求項のセットアップ時間及びホールド時間は、厳密には前記実力値を指す。しかしながら、以下の説明では便宜的にセットアップ時間及びホールド時間としてカタログ値としての２ｎｓを使用して説明する。
【００６５】
図７より、セットアップ時間ｔｓは、外部クロック周波数によらず、２ｎｓ必要であることがわかる。言い換えれば、活性化信号ＥＮは、外部クロックＣＬＫの立ち上がりタイミングよりも少なくとも２ｎｓ（より厳密には、入力回路のセットアップ時間として必要な時間（２ｎｓより短い））前に、活性化状態に遷移していなけらばならないということになる。
【００６６】
図６に戻って、外部クロックＣＬＫの周期ｔＣＬＫは、クロックバッファの遅延時間（ｔ１−ｔ０）、ディレイ回路３２におけるディレイ時間（ｔ２−ｔ１＝ｔｄ）と、ラッチ回路３１がリセットされてから次に外部クロックＣＬＫが立ち上がるまでの時間（ｔ３−ｔ２）の和とほぼ等しいことがわかる。
【００６７】
図７の例で、セットアップタイム及びホールドタイムはそれぞれ２ｎｓ必要であるので、クロックバッファの遅延時間（ｔ１−ｔ０）をホールド時間２ｎｓに、ラッチ回路３１がセットされてから次に外部クロックＣＬＫが立ち上がるまでの時間（ｔ３−ｔ２）をセットアップ時間２ｎｓに設定しようとすると、ディレイ回路３２におけるディレイ時間は、外部クロックＣＬＫの周期から２ｎｓ＋２ｎｓ＝４ｎｓ分を引いた値に設定すれば良いことがわかる。一方、図７より外部クロックＣＬＫの最小クロック周期は１０ｎｓであるので、結果として、ディレイ回路３２のディレイ時間は１０ｎｓ−４ｎｓ＝６ｎｓに設定すれば良いことがわかる。
【００６８】
このように、外部クロックの周波数が１００ＭＨｚ（周期：１０ｎｓ）であるとき、ディレイ回路３２の遅延時間を６ｎｓに設定すると、活性化信号ＥＮの活性化時間は４ｎｓとなり、図４の入力回路２１を活性化するために必要な最小時間（セットアップ時間２ｎｓ＋ホールド時間２ｎｓ＝４ｎｓ）とほぼ等しくなり、入力回路２１が消費する電流を最小にすることができる。
【００６９】
一方、外部クロックの周波数が３３ＭＨｚ（周期：３０ｎｓ）の場合、活性化信号生成回路の第１の実施形態ではディレイ回路３２の遅延時間は６ｎｓと固定であるので、活性化信号の活性化期間は、３０ｎｓ−６ｎｓ＝２４ｎｓとなり、入力回路２１を活性化するのに最低限必要な４ｎｓに比較してかなり長くなる。しかし、外部クロックＣＬＫの１周期：３０ｎｓのうち６ｎｓ間は、入力回路２１を非活性状態とすることができるので、従来と比べ入力回路２１の消費電流を低減することができる。
【００７０】
このように、本発明の活性化信号発生回路の第１実施形態では、外部クロックＣＬＫの周波数が高い程（周期が短い程）、活性化信号ＥＮの活性化期間が短くなるので、入力回路２１の消費電流削減の効果はより大きくなるといえる。
【００７１】
また、この第１の実施形態では、ディレイ回路３２の遅延時間を外部クロックＣＬＫが最大周波数の時、活性化信号ＥＮの活性化期間が入力回路が要求するセットアップ時間とホールド時間を含み、そのセットアップ時間とホールド時間の合計時間にできるだけ近い値になるように設定することが重要である。
【００７２】
図７の例では、最大クロック周波数：１００ＭＨｚに対応して、ディレイ回路３２の遅延時間を上述のように６ｎｓに設定している。仮に、ディレイ回路３２の遅延時間を６ｎｓより長く設定してしまうと、外部クロックＣＬＫの周波数が１００ＭＨｚの場合に、活性化信号ＥＮの活性化期間が入力回路に要求されているセットアップ時間とホールド時間の和：４ｎｓより短くなってしまい、ＳＤＲＡＭの正確な動作が保証されなくなってしまう。
【００７３】
図８は、図５の活性化信号発生回路の第１の実施形態の中のディレイ回路３２の具体回路の例を示している。
【００７４】
図８において、４１，４２はそれぞれＣＭＯＳインバータ、４３は抵抗、ｎ４１−ｎ４４はＮＭＯＳトランジスタ、ｃ４１−ｃ４４はキャパシタをそれぞれ示している。
【００７５】
図８のディレイ回路３２は、抵抗４３とキャパシタｃ４１−ｃ４４でＣＲディレイ回路を構成している。図中、４つのキャパシタｃ４１−ｃ４４は、対応するＮＭＯＳトランジスタと直列に、抵抗４３と接地線ＧＮＤの間にそれぞれ接続されている。尚インバータ４１は、ディレイ回路３２をインバータ４１の入力側の負荷から切り離すためのものであり、インバータ４２は、ディレイ回路３２をインバータ４２の出力側の負荷から切り離すためのものである。これにより、ディレイ回路は、抵抗４３及びキャパシタｃ４１−ｃ４４によりそのディレイ値を正確に制御できる。
【００７６】
図８において、４つのＮＭＯＳトランジスタｎ４１−ｎ４４のゲートには、フューズ回路３４からの制御信号が入力される。この制御信号により、ＮＭＯＳトランジスタｎ４１−ｎ４４のオン／オフを制御して、抵抗４３に接続されるキャパシタの個数を選択できるようになっている。
【００７７】
このようにキャパシタの個数を選択することにより、ディレイ回路３２の遅延時間を調整することができる。キャパシタｃ４１−ｃ４４の容量値はそれぞれ同じにしてもよいが、１：２：４：８の比になるように設定してもよい。
【００７８】
尚、図８においてキャパシタ及びＮＭＯＳトランジスタの個数は４個であるがそれに限定されるものではない。
【００７９】
図９は、本発明のディレイ回路３２の第２の実施形態を示す。
【００８０】
図９において、１８１−１８４は遅延ユニット、１８５−１８９はＮＡＮＤゲート、１９０，１９１はＣＭＯＳインバータ、１９２，１９３は抵抗、Ｃ１９０，Ｃ１９１はキャパシタをそれぞれ示す。
【００８１】
遅延ユニット１８１は、直列接続された２つのインバータ１９０、１９１と、それぞれのインバータの出力端に接続された抵抗とキャパシタからなるＣＲ遅延回路で構成されている。尚、他の遅延ユニット１８２−１８４もこの遅延ユニット１８１と同一の構成を有する。但し、図９に示した遅延ユニットの具体回路は一例であって、これに限定されるものではない。
【００８２】
４つの遅延ユニット１８１−１８４は直列に接続されており、各遅延ユニットの出力端から４つの遅延時間の異なる遅延信号が得られるようになっている。４つのＮＡＮＤゲート１８５−１８８は、それぞれ２入力のうち一方の入力が対応する遅延ユニットの出力端に接続され、他方の入力がフューズ回路に接続されている。またＮＡＮＤゲート１８９は、前記４つのＮＡＮＤゲート１８５−１８８の出力を受けるようになっている。
【００８３】
フューズ回路からは４ビットの信号が出力される。この４ビットの信号のうち１ビットのみがＨレベルであり、残る３ビットはＬレベルである。例えば、ＮＡＮＤゲート１８５に対し、フューズ回路からＨレベルの信号が出力されると、遅延ユニット１８４の出力端に現れる遅延信号がＮＡＮＤゲート１８５及び１８９を介して図５のパルス化回路３３に出力される。一方、他の遅延ユニット１８１−１８３の出力端からの遅延信号は、それぞれ対応するＮＡＮＤゲート１８６−１８８において阻止される。
【００８４】
このように、ヒューズ回路からの信号によって、４種類の遅延量の異なる遅延信号のうちの１つを選択することができる。尚、図９において遅延ユニット及び２入力ＮＡＮＤゲートの数はそれぞれ４であるが、その数に限られるものではない。
【００８５】
図１０は、図５の活性化信号発生回路の第１実施形態の中のパルス化回路３３の具体回路の例を示す。
【００８６】
図１０において、５１−５４はＣＭＯＳインバータであり、５５はＡＮＤゲートである。ＡＮＤゲート５５の一方の入力端子はインバータ５１と直接接続されているのに対し、他方の入力端子はインバータ５２−５４を介してインバータ５１と接続されるように構成されている。
【００８７】
これにより、インバータ５１の入力信号がＨレベルからＬレベルに遷移すると、ＡＮＤゲート５５の出力はＨとなり、次いで、インバータ５２乃至５４の遅延時間後に、ＡＮＤゲート５５の出力はＬになる。このように、入力信号のＨレベルからＬレベルの遷移に応答して、Ｈパルスが出力される。尚、このＨパルスの期間は、インバータ５２乃至５４の遅延時間の和と対応している。
【００８８】
図１１は、図５の活性化信号発生回路の第１実施形態の中のフューズ回路３４の具体回路の例を示している。
【００８９】
図１１において、６１−６８はヒューズ、ｎ６１−ｎ６４はＮＭＯＳトランジスタ、７１−７５はインバータ、８０−８７はトランスファスイッチ、ＴＥＳＴはテスト制御信号、ｔｓ１−ｔｓ４はテスト設定信号、ｆｓ１−ｆｓ４はディレイ設定信号をそれぞれ示している。
【００９０】
ヒューズ６１及び６２はポリシリコンヒューズであり、高電源線Ｖｄｄと低電源線Ｖｓｓ（ＧＮＤ）の間に直列に接続される。また、これらヒューズと直列にゲートが高電源線Ｖｄｄに接続されたＮＭＯＳトランジスタｎ６１が設けられている。このトランジスタｎ６１は、ヒューズ６１及び６２が共に非溶断状態の未プログラム状態において、ヒューズ６１及び６２を介して電源線間を流れる貫通電流を抑えるためのもので、その内部抵抗は大きい値を有している。
【００９１】
プログラム時、ヒューズ６１とヒューズ６２のいずれか一方が例えばレーザ等の手段により溶断される。これにより０（Ｌ）または１（Ｈ）がプログラムされ、ヒューズ６１とヒューズ６２の結節点よりディレイ設定信号ｔｓ１が出力される。
【００９２】
ヒューズ６３−６８及びＮＭＯＳトランジスタｎ６２−ｎ６８も同様に構成され、結果として、ヒューズ６１−６８をプログラムすることにより、４ビットのディレイ設定信号ｔｓ１−ｔｓ４が生成される。
【００９３】
一方、ｔｓ１−ｔｓ４はテスト設定信号である。ヒューズ６１−６８をプログラムしてディレイ回路３２の遅延時間を設定する前に、このテスト設定信号によりディレイ回路３２の遅延時間特性を測定する。ヒューズ６１−６８を一旦プログラムしてしまうと、ディレイ回路３２の遅延時間を再設定することが困難になるので、ヒューズプログラミングの前にテスト設定信号ｔｓ１−４を入力することで予めディレイ回路３２の遅延特性を測定する。
【００９４】
このテスト設定信号ｔｓ１−ｔｓ４は、例えば、テストコマンドをＳＤＲＡＭに与えるのと同時に、特定のアドレス入力端子より入力することができる。
【００９５】
テスト制御信号ＴＥＳＴは、テストコマンドに応答してＨレベルになる。８０乃至８７は、それぞれ一対のＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるトランスファスイッチである。
【００９６】
テスト制御信号ＴＥＳＴがＨレベルになると、複数のトランスファスイッチのうち、８０、８２、８４及び８６がオンし、８１，８３，８５及び８７はオフする。これによりテスト設定信号ｔｓ１−ｔｓ４がディレイ回路３２へ出力される。テスト設定信号の値を変えて、ディレイ回路３２の遅延時間を測定することにより、ディレイ回路３２の遅延特性を得ることができる。
【００９７】
その後、テスト制御信号をＬレベルに戻し、ヒューズ６１−６８を、使用する最大クロック周波数、セットアップ時間、ホールド時間、ディレイ回路３２の遅延特性等を考慮して適当な値にプログラムすることにより、ディレイ設定信号ｆｓ１−ｆｓ４をそれぞれトランスファスイッチ８１，８３，８５及び８７を介してディレイ回路３２に出力することができる。
【００９８】
図１２は、本発明の活性化信号生成回路の第２実施形態を示す。
【００９９】
図１２の第２の実施形態が、図５の第１の実施形態と異なる点は、第１の実施形態ではフューズ回路が１組設けられていたのに対し、第２の実施例ではフューズ回路が２組９１、９２設けられており、モードレジスタ９３に設定されるＣＡＳレイテンシの値により、フューズ回路９１及び９２の出力のいずれか一方を選択してディレイ回路３２に供給するように構成したものである。
【０１００】
その他の構成は図５の第１の実施形態と同様であり、同一の構成要素には同一の番号を付して、その動作説明は省略する。
【０１０１】
図５の第１の実施形態において、ディレイ回路３２の遅延時間は例えば６ｎｓに固定されていた。この６ｎｓという遅延時間は、図７においてＣＡＳレイテンシが３に設定された場合において、使用する外部クロック周波数を最大値である１００ＭＨｚとした場合に、（アドレス／コントロール回路の）入力回路の消費電流が最小になるように選択されたものである。
【０１０２】
一方前述のごとく、第１の実施形態においてディレイ回路３２の遅延時間を６ｎｓに設定した状態で、ＳＤＲＡＭのユーザが、ＣＡＳレイテンシを２に設定し、６６ＭＨｚの外部クロックを使用した場合、活性化信号の活性化時間は１１ｎｓとなる。この１１ｎｓという活性化時間は、入力回路の最小活性化時間２ｎｓ＋２ｎｓ＝４ｎｓと比較してかなり長く、１１ｎｓ−４ｎｓ＝７ｎｓの間、入力回路は無駄な電流を消費していることになる。
【０１０３】
そこで、使用する外部クロックの最大周波数は設定されたＣＡＳレイテンシの値に基づいて規定されることを利用し、第２の実施例では、設定されたＣＡＳレイテンシの値に応答して、ディレイ回路３２の遅延時間を選択できるようにした。
【０１０４】
例えば、フューズ回路９１は、図７のＣＡＳレイテンシ＝３，最大クロック周波数＝１００ＭＨｚ，セットアップタイム＝ホールドタイム＝２ｎｓに基づいて、ディレイ回路３２の遅延時間として６ｎｓをプログラムする。
【０１０５】
一方、ヒューズ回路９２は、図７のＣＡＳレイテンシ＝２，最大クロック周波数＝６６ＭＨｚ，セットアップタイム＝ホールドタイム＝２ｎｓに基づいて、ディレイ回路３２の遅延時間として１１ｎｓをプログラムする。
【０１０６】
そして、モードレジスタ９３においてＣＡＳレイテンシが３に設定された場合、切替えスイッチ９４はフューズ回路９１の出力（ディレイ設定信号）をディレイ回路３２に供給し、ディレイ回路３２の遅延時間を６ｎｓに設定する。
【０１０７】
一方、モードレジスタ９３においてＣＡＳレイテンシが２又は１に設定された場合、切替えスイッチ９４はフューズ回路９２の出力（ディレイ設定信号）をディレイ回路３２に供給し、ディレイ回路３２の遅延時間を１１ｎｓに設定する。
【０１０８】
本発明の第２実施例によれば、ＣＡＳレイテンシが２の時（最大クロック周波数：６６ＭＨｚ）の活性化信号の活性化時間を４ｎｓに短縮することができ、第１の実施形態に比べ入力回路の消費電流をより低減させることができる。
【０１０９】
図１３は、図１２の本発明の活性化信号発生回路の第２実施例における、フューズ回路９１、９２及び切替えスイッチ９４の具体回路の一例を示している。
【０１１０】
ヒューズ回路９１及び９２の構成は、図１０のヒューズ６１−６８、ＮＭＯＳトランジスタｎ６１−ｎ６４と同様の構成である。また、図１３のうちテスト設定信号ｔｓ１−ｔｓ４とディレイ設定信号ｆｓ１−ｆｓ４を切り換えるための、トランスファスイッチ８０−８７及びインバータ７１−７５の構成も、図１１に記載された構成と同一である。
【０１１１】
図１３の９４は切替えスイッチの構成を示している。この切替えスイッチは、トランスファスイッチ１０１−１０８及びインバータ１１１−１１５で構成されている。モードレジスタ８３からのＣＡＳレイテンシ信号ＣＬがＨレベルの場合、複数のトランスファスイッチのうち１０１，１０３，１０５及び１０７がオンして、フューズ回路９１からのディレイ設定信号がディレイ回路３２に出力される。また、ＣＡＳレイテンシ信号ＣＬがＬレベルの場合、トランスファスイッチ１０２，１０４，１０６及び１０８が選択的にオンして、ヒューズ回路９２からのディレイ設定信号がディレイ回路３２に出力される。
【０１１２】
このように、ヒューズ回路の第２実施形態は、複数のヒューズ回路９１及び９２を有し、モードレジスタからのＣＡＳレイテンシ信号の値に応答して、ヒューズ回路９１からのディレイ設定信号又はヒューズ回路９２からのディレイ設定信号のいずれか一方を出力する。
【０１１３】
尚、図１２の活性化信号発生回路の第２実施形態では、２つのヒューズ回路９１及び９２を設けたが、図７の３種類のＣＡＳレイテンシに合わせて３つのヒューズ回路を設けても良い。
【０１１４】
図１４は本発明の活性化信号発生回路の第３実施形態を示す。
【０１１５】
図５の活性化信号発生回路の第１の実施形態では、ディレイ回路３２の遅延時間が固定され、使用する外部クロックの周波数に応答して、活性化信号ＥＮの活性化時間が変化していた。一方、図１４の第３の実施形態では、活性化信号ＥＮの活性化時間が使用する外部クロックの周波数によらず一定になるように制御される。したがって、本発明の活性化信号発生回路の第３の実施形態によれば、（アドレス／コントロール）入力回路の活性化時間を外部クロックの周波数によらず最適化することができ、入力回路の消費電流を第１及び第２の実施形態よりもよりさらに低減することができる。
【０１１６】
図１４の活性化信号生成回路は、可変ディレイ回路１２１、プログラマブルディレイ回路１２２、ダミークロックバッファ１２３、位相比較部１２４、ディレイ制御回路１２５、ディレイ回路１２６、ＯＲゲート１２７、インバータ１２８及びヒューズ回路３４で構成される。
【０１１７】
また、プログラマブルディレイ回路１２２は、インバータ１３１，１３２、抵抗１３３、ＮＭＯＳトランジスタｎ１４１−ｎ１４４及びキャパシタｃ１４１−ｃ１４４で構成される。
【０１１８】
可変ディレイ回路１２１は、クロックバッファからの内部クロックｉｃｌｋを所定時間遅延させる。可変ディレイ回路の遅延時間は、外部クロックＣＬＫの周波数に応答して変化する。この可変ディレイ回路の遅延時間は、後述のプログラマブルディレイ回路１２２、ダミークロックバッファ１２３、位相比較部１２４及びディレイ制御回路１２５により制御される。
【０１１９】
プログラマブルディレイ回路１２２は、可変ディレイ回路１２１の出力信号ＥＮ１を所定時間遅延させ、遅延クロックｄｃｌｋを生成する。プログラマブルディレイ回路１２２の遅延時間は、ヒューズ回路３４からの設定信号によりプログラム可能である。そしてこのプログラマブルディレイ回路１２２の遅延時間は、ＳＤＲＡＭの入力回路のセットアップ時間とほぼ同じになるようにプログラムされる。尚、プログラマブルディレイ回路１２２の具体構成は、図８のディレイ回路の第１実施形態とほぼ同一であるので、その動作説明は省略する。
【０１２０】
ダミークロックバッファ１２３は、遅延クロックｄｃｌｋをバッファリングして遅延内部クロックｄｉｃｌｋを出力する。ダミークロックバッファ１２３は、外部クロックＣＬＫをバッファリングして内部クロックｉｃｌｋを生成する図３のクロックバッファ１１と同じ遅延時間を有する。このため、ダミークロックバッファ１２３の回路構成は、クロックバッファ１１と同様の回路構成を有する。
【０１２１】
位相比較部１２４は、内部クロックｉｃｌｋと、ダミークロックバッファからの遅延内部クロックｄｉｃｌｋの位相を比較する。その位相比較結果は、ディレイ制御回路１２５に送られる。ディレイ制御回路１２５は、内部クロックｉｃｌｋの位相と遅延内部クロックｄｉｃｌｋの位相が一致するように可変ディレイ回路１２１の遅延時間を制御する。
【０１２２】
ディレイ回路１２６は、可変ディレイ回路１２１の出力信号ＥＮ１を所定時間遅延して遅延活性化信号ｄＥＮ１を生成する。このディレイ回路１２６の遅延時間は、活性化信号ＥＮが入力回路のホールド時間中活性化状態を維持するように設定される。
【０１２３】
ＯＲゲート１２７は、可変ディレイ回路１２１からの出力信号ＥＮ１とディレイ回路１２６からの遅延活性化信号ｄＥＮ１を合成する。すなわち、出力信号ＥＮ１の活性化期間を、ディレイ回路１２６の遅延時間分伸ばす働きをする。
【０１２４】
そしてこのＯＲゲート１２７の出力信号が入力回路に対する活性化信号ＥＮとなる。また、インバータ１２８は、活性化信号ＥＮの論理レベルを反転して反転活性化信号／ＥＮを生成するためのものである。
【０１２５】
図１５は、図１４の活性化信号発生回路のタイミングダイヤグラムである。以下、この図１５を用いて、図１４の活性化信号発生回路の動作を説明する。
【０１２６】
クロックバッファ１１（図３参照）は、外部クロックＣＬＫをバッファリングして所定の遅延時間ののち、内部クロックｉｃｌｋを出力する。可変ディレイ回路１２１は、内部クロックｉｃｌｋを所定時間遅延させ活性化クロック信号ＥＮ１を生成する。この活性化クロックＥＮ１がＬレベルからＨレベルに立ち上がると、活性化信号ＥＮは、非活性状態から活性状態に遷移する。
【０１２７】
一方、プロブラマブルディレイ回路１２２は、活性化クロックＥＮ１を入力回路のセットアップ時間相当分遅延させて遅延クロックｄｃｌｋを生成する。さらに、ダミークロックバファ１２３は、遅延クロックｄｃｌｋをクロックバッファ１１と同じ遅延時間分遅延させて遅延内部クロックｄｉｃｌｋを発生する。
【０１２８】
位相比較回部１２４は、内部クロックｉｃｌｋと遅延内部クロックｄｉｃｌｋの位相を比較する。その比較結果は、ディレイ制御回路１２５に送られる。ディレイ制御回路１２５は、内部クロックｉｃｌｋの位相と遅延内部クロックｄｉｃｌｋの位相が一致するように、可変ディレイ回路１２１の遅延量を制御する。
【０１２９】
この活性化信号発生回路の第３実施形態により、外部クロックのクロック周期ｔＣＬＫは、クロックバッファ（ダミークロックバッファ）における遅延時間（ｔ１−ｔ０），可変ディレイ回路１２１における遅延時間（ｔ２−ｔ１）とブログラマブルディレイ回路１２２における遅延時間（ｔ３−ｔ２）の合計と等しくなるように制御される。
【０１３０】
プロブグラマブルディレイ回路１２２の遅延時間とダミークロックバッファ１２３の遅延時間は固定である。そして、プログラマブルディレイ回路１２２の遅延時間を入力信号のセットアップ時間と同じにプログラムし、ダミークロックバッファの遅延時間が入力回路のホールド時間と等しいとすれば、活性化クロックＥＮ１の活性化期間（Ｈレベルの期間）は、入力回路のセットアップ時間とホールド時間の合計と等しくなり、この活性化クロックＥＮ１の活性化期間は外部クロックＣＬＫの周期によらず一定となる。すなわち、外部クロックＣＬＫの周波数が変化すると、可変ディレイ回路１２１の遅延時間はそれに応じて変化するが、プログラマブルディレイ回路１２２の遅延時間とダミークロックバッファ１２３の遅延時間は変化しないので、活性化クロックＥＮ１の活性化期間は、外部クロックの周波数によらず一定になる。
【０１３１】
なお、クロックバッファの遅延時間が入力回路のホールド時間と等しいかそれよりも長い場合には、図１３中のディレイ回路１２６及びＯＲゲート１２７は不要である。一方、クロックバッファの遅延時間が入力回路のホールド時間よりも短い場合、活性化クロックＥＮ１の外部クロック立ち上がり後の活性化期間が入力回路のホールド時間より短くなるので、この活性化クロックＥＮ１の活性化期間を延長させるために、ディレイ回路１２６とＯＲゲート１２７を設ける必要がある。
【０１３２】
ディレイ回路１２６は、外部クロックの立ち上がりタイミングからホールド時間相当の時間、活性化信号が活性化状態（Ｈレベル）を維持できるように、活性化クロックＥＮ１を所定時間遅延させて、遅延活性化信号ｄＥＮ１を生成する。ＯＲゲート１２８は、活性化クロックＥＮ１と遅延活性化信号ｄＥＮ１を合成して、活性化クロックＥＮ１の活性化期間を延長し、活性化信号ＥＮを出力する。
【０１３３】
図１６は、本発明の入力バッファの第２実施例を示す。
【０１３４】
図４の第１の実施形態において、入力回路２１はＣＭＯＳインバータで構成されていたが、図１５の第２の実施形態において、入力回路１５１は、カレントミラー付き差動回路で構成されている。なお、ラッチ回路２２については第１の実施形態と同様の構成を有する。
【０１３５】
図１６のような第２の実施形態の入力バッファは、入力信号（アドレス、コントロール、データ）がＳＳＴＬレベル等、小振幅である場合に適用される。入力信号が１Ｖ以下の小振幅の場合、入力バッファでそれを増幅して，内部論理回路が動作可能なＣＭＯＳレベルの信号に変換する必要がある。
【０１３６】
入力回路１５１は、ＰＭＯＳトランジスタＰ１６１−Ｐ１６３及びＮＭＯＳトランジスタｎ１６１−ｎ１６３で構成されている。
【０１３７】
ＮＭＯＳトランジスタｎ１６２及びｎ１６３は、ソースが互いに共通に接続されて、差動回路を構成している。ＮＭＯＳトランジスタｎ１６２のゲートは、入力端子に接続され、入力信号が印加される。またＮＭＯＳトランジスタｎ１６３のゲートには、基準電圧Ｖｒｅｆが印加されている。
【０１３８】
ＰＭＯＳトランジスタＰ１６２及びＰ１６３は、カレントミラー回路を構成している。また、ＮＭＯＳトランジスタｎ１６１は、差動回路と低電源線Ｖｓｓの間に設けられ、活性化信号ＥＮにより制御される電源スイッチである。さらに、ＰＭＯＳトランジスタＰ１６１は、カラントミラー回路と高電源線Ｖｄｄとの間に設けられ、反転活性化信号／ＥＮにより制御される電源スイッチである。
【０１３９】
図１６の入力バッファの第２実施形態においても、高電源線Ｖｄｄと出力ノードｎ−０１、及び低電源線Ｖｓｓと出力ノードｎ−０１の間にそれぞれ電源スイッチＰ１６１及びｎ１６１が設けられるので、入力回路１５１が非活性状態の時、電源線と出力ノードｎ−０１との間に電流が流れることが防止され、消費電流を少なくすることができる。
【０１４０】
図１７は本発明の入力バッファの第３実施形態を示す。
【０１４１】
図１６の第２の実施形態との相違点は、入力回路１７１に電源スイッチＰ１６１を設けていないこと、及び入力回路１７１とラッチ回路２２の間に、一対のＰＭＯＳトランジスタＰ１７３及びＮＭＯＳトランジスタｎ１７２からなるトランスファスイッチを設けたことである。
【０１４２】
図１６の第２実施例の入力回路１５１では、高電源線Ｖｄｄと出力ノードｎ−０１の間にＰＭＯＳトランジスタＰ１６１及びＰ１６２が直列に接続されている。したがって、ＰＭＯＳトランジスタＰ１６１及びＰ１６２が持つ内部抵抗により、入力回路１５１の出力ノードｎ−０１のＨレベルは、Ｖｄｄよりも若干低い値となる。
【０１４３】
したがって、出力ノードｎ−０１がＨレベルの状態で、入力回路１５１が非活性化され、ラッチ回路２２がラッチ動作を開始すると、Ｖｄｄ→Ｐ１３→Ｐ１４→ｎ−０１の経路で電流が流れてしまい、消費電流の増大につながる。
【０１４４】
一方、図１７の第３の実施形態では、図１５の電源スイッチＰ１６１を設けていないので、出力ノードｎ−０１のＨレベルは、図１６の例と比較して高くなる。したがって、ラッチ動作開始時にＶｄｄ→Ｐ１３→Ｐ１４→ｎ−０１の経路で流れる電流量を低減することができる。
【０１４５】
また、入力回路１７１とラッチ回路２２の間に、ＰＭＯＳトランジスタＰ１７３及びＮＭＯＳトランジスタｎ１７２からなるトランスファスイッチを設け、ラッチ回路２２のラッチ動作開始時にこのトランスファスイッチをオフすることにより、ラッチ回路２２のラッチ動作開始時に、高電源線Ｖｄｄから入力回路１７１を介してラッチ回路２２の入力ノードｎ−０１に電流が流れ込むことがない。
【０１４６】
尚、図１７の例では、入力回路１７１とトランスファスイッチは共に、活性化信号ＥＮにより共通に制御されているが、トランスファスイッチを活性化信号ＥＮとは別の制御信号で制御しても良い。その場合、第２のインバータ２４の出力は、活性化信号ＥＮが活性状態となるか、トランスファスイッチがオン状態になるかの少なくとも１つの状態の時、ハイインピーダンス状態となるように制御される。
【０１４７】
以上のように、図１７の入力バッファの第３の実施形態によれば、第２の実施形態よりも更に入力バッファの消費電流を少なくすることができる。
【０１４８】
【発明の効果】
以上の実施の形態の説明から明らかなごとく、本発明によれば、入力回路の活性化時間を外部クロックＣＬＫの１周期よりも短い時間であって、入力回路のセットアップ時間及びホールド時間と同等の時間が或いはそれを含む時間に限定することができるので、従来よりも消費電流の小さな入力回路を得ることができる。
【０１４９】
例えば、図５の第１の実施形態において、ディレイ回路の遅延時間を６ｎｓとし、使用する外部クロック周波数を１００ＭＨｚ（クロック周期：１０ｎｓ）とすれば、入力回路の活性化時間を、外部クロック１周期あたり、従来の１０ｎｓから４ｎｓに削減することができる。
【図面の簡単な説明】
【図１】従来の入力バッファ回路。
【図２】セットアップタイム、ホールドタイムを表すタイミングダイヤグラム。
【図３】本発明のＳＤＲＡＭのブロックダイヤグラム。
【図４】本発明の入力バッファの第１実施形態。
【図５】本発明の活性化信号発生回路の第１実施形態。
【図６】図５の活性化信号発生回路のタイミングダイヤグラム。
【図７】ＣＡＳレイテンシ、最大クロック周波数とセットアップタイム・ホールドタイムとの関係の一例を示す図。
【図８】本発明のディレイ回路の第１実施形態。
【図９】本発明のディレイ回路の第２実施形態。
【図１０】本発明のパルス化回路の第１実施形態。
【図１１】本発明のヒューズ回路の第１実施形態。
【図１２】本発明の活性化信号発生回路の第２実施形態。
【図１３】本発明のヒューズ回路の第２実施形態。
【図１４】本発明の活性化信号発生回路の第３実施形態。
【図１５】図１４の活性化信号発生回路のタイミングダイヤグラム。
【図１６】本発明の入力バッファの第２実施形態。
【図１７】本発明の入力バッファの第３実施形態。
【符号の説明】
１，２１，１５１，１７１    入力回路
２          ラッチ回路
３，１１    クロックバッファ
１２        コマンドバッファ／レジスタ
１３        アドレスバッファ／レジスタ＆バンクセレクト
１４        Ｉ／Ｏデータバッファ／レジスタ
１６，９３  モードレジスタ
３１        ラッチ回路
３２        ディレイ回路
３３        パルス化回路
３４，９１，９２  ヒューズ回路
９４        切替えスイッチ
１２１      可変ディレイ回路
１２２    プログラマブルディレイ回路
１２３    ダミークロックバッファ
１２４    位相比較部
１２５    ディレイ制御回路
【図１】
0004263818.tif 000002
【図２】
0004263818.tif 000003
【図３】
0004263818.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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