(57)【特許請求の範囲】
【請求項１】
ゲート電極を上層側からシリコン層、置換用金属であるアルミニウムに対するストッパとなる導電体層、及び、不純物をドープしたシリコン層からなる多層構造で構成する工程と、前記上層側のシリコン層に接するシリコンプラグを形成する工程と、前記シリコンプラグに接するようにアルミニウム層を設ける工程と、窒素雰囲気中で熱処理を行うことによって前記シリコンプラグを前記アルミニウム層のアルミニウムと置換して金属置換プラグにするとともに、前記ゲート電極の内の上層のシリコン層のみをアルミニウムで置換する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、特に、高温熱処理工程を伴うプロセスの終了後に、多結晶シリコン配線層の任意の部分をアルミニウム等の低比抵抗の金属に置換する方法及び結果として構造に特徴のある半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化、大容量化に伴い設計ルール（ライン／スペース）が厳しくなって来ており、それに伴って半導体装置、例えば、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の配線層の幅が細くなり、且つ、上下の配線層間を接続するプラグを形成するためのビアホールの径が小さくなってきている。
【０００３】
この様に、配線層の幅が細くなると抵抗も高くなり、動作速度の遅延を招くという問題があり、また、ビアホールの径が小さくなるにしたがって、アスペクト比（深さ／径）が非常に大きくなり、スパッタリング法に比べてステップカヴァレッジの良好なＣＶＤ法を用いてもこの様なビアホールにＡｌを完全に埋め込むことはできず、ビアホールの内部に鬆（ｖｏｉｄ）が形成され、鬆の形成された部分の断面積が小さくなる結果、抵抗が高くなったり、場合によっては断線してしまうと言う問題がある。
【０００４】
この様な、微細ビアホールの問題を解決するために、ポリシリコン−アルミニウム置換法（Ｐｏｌｙｓｉｌｉｃｏｎ−Ａｌｕｍｉｎｉｕｍ  Ｓｕｂｓｔｉｔｕｔｅ：ＰＡＳ）が提案されているので（必要ならば、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  ９６，ｐ．９４６−９４８参照）、図３を参照して説明する。
【０００５】
図３（ａ）参照
まず、シリコン基板２０１上にＣＶＤ法により厚さ２．４μｍのＳｉＯ2 膜２０２を堆積させたのち、ＲＩＥ（反応性イオンエッチング）によって、底部の直径が０．２５μｍとなるビアホール、即ち、コンタクトホール２０３を形成し、次いで、減圧化学気相成長法（ＬＰＣＶＤ法）によって、Ａｌより回り込みの非常に良好な多結晶Ｓｉ層２０４を堆積させ、コンタクトホール２０３の内部を埋め込む。
【０００６】
図３（ｂ）参照
次いで、ＣＭＰ法（化学機械研磨法）を用いて、ＳｉＯ2 膜２０２の表面が露出するまで研磨してコンタクトホール２０３の内部に埋め込まれた多結晶Ｓｉ層により多結晶Ｓｉプラグ２０５を形成したのち、スパッタリング法によって厚さ０．５μｍのＡｌ層２０６を堆積させる。
【０００７】
図３（ｃ）参照
次いで、窒素雰囲気中で５００℃でアニール処理を施すことによって、ＳｉとＡｌとの相互拡散により、多結晶Ｓｉプラグ２０５はＡｌに置換され、次いで、図示しないものの、ＳｉＯ2 膜２０２の表面が露出するまで研磨することによってＡｌ置換プラグ２０７からなるコンタクト電極が形成される。
なお、この場合のＡｌ置換プラグ２０７におけるＳｉ含有量は底の部分でも約０．４％で、殆どＡｌに置換されている。
【０００８】
なお、アニール工程において、Ａｌ層２０６の上に、厚さ０．２μｍのＴｉ層を堆積させておくことによって、このＴｉ層がＳｉ吸収層として機能し、Ａｌ置換のためのＡｌ層２０６をより薄く、また、アニール処理温度をより低く、且つ、アニール処理時間をより短くすることができる。
【０００９】
この様なポリシリコン−アルミニウム置換法（ＰＡＳ法）を用いることにより、最大アスペクト比が１０程度で、直径が０．１μｍ以下のビアホールを低抵抗のＡｌで埋め込むことができ、将来のＭＰＵ（Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）やＤＲＡＭのプラグ（コンタクト電極）として期待されているものである。
【００１０】
しかし、この様なポリシリコン−アルミニウム置換法を実際のＬＳＩの製造プロセスに適用する場合には、他のプロセスとの関係が生じ、上記の単体プロセスの単純な導入により種々の問題が発生することが予想される。
【００１１】
例えば、ＩＧＦＥＴ（絶縁ゲート型電界効果トランジスタ）のソース・ドレインコンタクト電極に適用した場合には、ソース・ドレイン領域が多結晶Ｓｉ層と同じＳｉで構成されているため、多結晶ＳｉプラグがＡｌに置換されたのち、ソース・ドレイン領域もＡｌに置換されることになる。
【００１２】
そうすると、シリコン基板中に形成されているｐｎ接合にＡｌが入り込めば、ｐｎ接合間にＡｌスパイクが延びるなどしてｐｎ接合が破壊されることになるが、これはＬＳＩにとって致命的な損傷となる。
【００１３】
そこで、本発明者は、この様なポリシリコン−アルミニウム置換法を実際のデバイスに応用する際に、ソース・ドレイン領域と多結晶Ｓｉプラグとの間にＡｌのストッパとなるストッパ膜或いはバリア膜を設けることを試みたので、この応用例を図４を参照して説明する。
【００１４】
なお、一般論としては、拡散を防ぐためにストッパ膜或いはバリア膜を設けること自体は常套手段であるが、ポリシリコン−アルミニウム置換法の場合には、高温でもＡｌと反応しないか、或いは、反応しにくい物質を選択する必要があり、この様な物質としてはＴｉＮ、ＷＮ、或いは、ＳｉＣが適当であると判断した。
【００１５】
しかし、ＴｉＮ、ＷＮ、或いは、ＳｉＣはＳｉとの反応性が乏しく、電気的にコンタクトが取りにくいため、ソース・ドレイン領域とのコンタクト抵抗が非常に高くなるという問題があるので、この場合には、ストッパ膜或いはバリア膜とソース・ドレイン領域との界面にＳｉと反応しやすい膜、即ち、コンタクトメタルを薄く形成するようにした。
【００１６】
図４（ａ）参照
まず、ｐ型シリコン基板２１１の所定領域に選択酸化によって素子分離酸化膜２１２を形成したのち、素子分離酸化膜２１２で囲まれたｐ型シリコン基板２１１の露出表面を熱酸化してゲート酸化膜２１３を形成し、次いで、ノン・ドープ多結晶Ｓｉ層を堆積させたのち、Ｐ（リン）等の不純物をイオン注入し、次いで、全面に、ＣＶＤ法により、保護膜２１５となるＳｉＯ2 膜或いはＳｉ3 Ｎ4 膜を堆積させたのち、所定パターンにエッチングしてゲート電極２１４を形成する。
【００１７】
次いで、ゲート電極２１４及び保護膜２１５をマスクとしてＡｓ或いはＰ等の不純物をイオン注入してｎ型ソース・ドレイン領域２１７を形成し、次いで全面に、ＣＶＤ法によりＳｉＯ2 膜を堆積させ、異方性エッチングを施すことによってサイドウォール２１６を形成する。
【００１８】
次いで、ＣＶＤ法によって、全面にエッチング時のストッパ膜となるＳｉ3 Ｎ4 膜２１８を堆積させたのち、ＣＶＤ法によって全面にＳｉ3 Ｎ4 膜２１８とエッチング特性の異なるＳｉＯ2 膜を堆積させて層間絶縁膜２１９とし、次いで、Ｓｉ3 Ｎ4 膜２１８をエッチングストッパ層として層間絶縁膜２１９に開口部を形成したのち、開口部に露出するＳｉ3 Ｎ4 膜２１８を選択的に除去する。
【００１９】
次いで、コンタクトメタルとなる厚さ２０ｎｍのＴｉ膜２２０及びバリアメタルとなる厚さ１０〜１００ｎｍのＴｉＮ膜２２１をスパッタリング法或いはＣＶＤ法により順次堆積させる。
【００２０】
次いで、ＬＰＣＶＤ法を用いて多結晶Ｓｉ膜を堆積させたのち、ＴｉＮ膜２２１が露出するまでＣＭＰ法によって研磨することによって多結晶Ｓｉプラグ２２２を形成し、次いで、スパッタリング法を用いて厚さ２μｍのＡｌ層２２３と厚さ２００ｎｍのＴｉ層２２４を堆積させる。
【００２１】
図４（ｂ）参照
次いで、窒素雰囲気中で、４００〜６６０℃の温度において１時間程度熱処理を行うことによって多結晶Ｓｉプラグ２２２をＡｌに置換したのち、再び、ＣＭＰ法を用いて層間絶縁膜２１９の表面が露出するまで研磨することによってＡｌ置換プラグ２２５を形成する。
【００２２】
この様な構成、即ち、コンタクトメタルとバリアメタルからなるストッパ膜  を採用することによって、ポリシリコン−アルミニウム置換法を実際のＬＳＩの製造工程に適用し得ることが分かった。
【００２３】
なお、この場合のコンタクトメタルとしては、Ｔｉ以外に、Ｗ、Ｃｏ、Ｎｉ、Ｔａ、或いは、これらのシリサイドを用いることができ、また、ｎ型ソース・ドレイン領域２１７の表面にすでにシリサイドが形成されている場合、或いは、コンタクトメタルとして機能する下地が形成されている場合には、コンタクトメタルの堆積工程は省略することができる。
【００２４】
【発明が解決しようとする課題】
しかし、上述の応用例において、アニール処理温度が４００℃〜４５０℃と比較的低温の場合には問題がないものの、それより高い温度、例えば、４５０℃〜８５０℃で熱処理を行った場合には問題が生ずる。
【００２５】
即ち、この様な高温でＡｌ置換のための熱処理を行った場合、コンタクトメタルのＴｉ自身がソース・ドレイン領域のＳｉと反応してしまい、ｐｎ接合中に進入して、ｐｎ接合を破壊するという場合が生ずるためである。
【００２６】
したがって、この様なコンタクトプラグの形成工程が最終工程であれば問題がないものの、製造工程の途中でストッパ層を介して多結晶Ｓｉプラグを設け、後の製造工程において高温処理工程を経たのちポリシリコン−アルミニウム置換法を行えば、Ａｌ置換プラグを形成することはできるが、高温処理工程においてＴｉが拡散してｐｎ接合を破壊するという問題や、Ｔｉの拡散によってＴｉとＳｉの共晶合金が形成され、この共晶化領域に不純物が異常偏析してコンタクト不良が発生するという問題もあるので、適用工程が限られてしまうという問題がある。
【００２７】
また、従来のポリシリコン−アルミニウム置換法は、多結晶Ｓｉプラグの置換しか想定していないので、ＬＳＩの導電通路を構成する下層の配線層はＡｌ（比抵抗：２．８μΩ・ｃｍ）より比抵抗の大きなドープト多結晶Ｓｉ（比抵抗：３００〜８００μΩ・ｃｍ）、高融点金属（Ｗの比抵抗：６μΩ・ｃｍ）、或いは、高融点金属シリサイド（Ｗシリサイドの比抵抗：７０μΩ・ｃｍ、Ｔｉシリサイドの比抵抗：１５μΩ・ｃｍ）等の耐高温材料のままであるので、ポリシリコン−アルミニウム置換法のメリットを十分に生かせるものではなかった。
【００２８】
例えば、ＤＲＡＭのビット線の場合には、ビット線の上部にメモリセルのキャパシタを構成する蓄積電極やキャパシタ絶縁膜が形成されることになるが、現在の技術では、このキャパシタ絶縁膜を６００℃程度の低温で形成して、高い信頼性を得ることは非常に難しいので、７００℃〜８５０℃の高温熱処理が必要となっている。
【００２９】
そして、この工程はビット線形成の後であるので、ビット線に融点が６６０℃のＡｌを用いることができないが、もし、Ａｌをビット線に使用することができれば、単にビット線の抵抗を低くすることができるだけではなく、ビット線を薄く形成することが許されることになるので、隣接するビット線間の寄生容量も小さくすることができ、高速・低消費電力のメモリＬＳＩを製造することが可能になる。
【００３０】
また、ビット線の抵抗や寄生容量を低減することができることにより、１本のビット線に接続されるセルの数も増やすことができるので、メモリの集積度を上げることが可能になり、したがって、ビット線のＡｌ化が待望されるところである。
【００３１】
また、通常の自己整合型のＩＧＦＥＴの場合には、ゲート電極をマスクとしてイオン注入を行い、活性化のためのアニールを行ってソース・ドレイン領域を形成しているが、このアニール温度は８００℃〜１１００℃程度であるので、ゲート電極としてＡｌは使用されていない。
【００３２】
しかし、Ａｌをゲート電極として用いることができるならば、ビット線の場合と同様に、ＬＳＩの高速化と低消費電力化に大きく貢献することができ、付加価値の高いＬＳＩを製造することができ、また、メモリのゲート電極、即ち、ワード線としてＡｌを用いることができるのならば、１本のワード線に接続できるセルの数を増やすことができ、メモリの集積度を上げることが可能になる。
【００３３】
また、自己整合バイポーラトランジスタの場合には、ドープト多結晶Ｓｉ層からなるベース引出電極及びエミッタ電極から不純物を固相拡散して外部ベース領域やエミッタ領域を形成しているが、この場合の拡散のための熱処理温度は８００℃〜１１００℃であるので、拡散源兼電極としてＡｌを用いることができない。
【００３４】
しかし、このベース引出電極及びエミッタ電極をＡｌに置き換えることができるのならば、著しい高速性化と低消費電力化を図ることができ、非常に望ましいものとなる。
【００３５】
そこで、この様な配線層或いは電極を低抵抗化するために、仮に、ポリシリコン−アルミニウム置換法の適用を考えても、上述のビット線、ゲート電極、或いは、ベース引出電極は、ＬＳＩの表面から奥まった部分、即ち、シリコン基板の表面近傍に形成されているため、ビット線、ゲート電極、或いは、ベース引出電極を多結晶Ｓｉ層で形成しておき、ポリシリコン−アルミニウム置換法でＡｌに置換しようとしても、ポリシリコン−アルミニウム置換法の単純な適用では置換に必要な厚いＡｌ層を置換すべき多結晶Ｓｉ層に接続できないという問題が生ずる。
【００３６】
また、最先端のＬＳＩでは、ワード線に対してソース・ドレイン電極が、また、ビット線に対してはキャパシタコンタクトが自己整合で形成される構造になっているため、ワード線及びビット線の上部は絶縁膜で覆われることが必須であり、その後の工程においてもこの絶縁膜を除去することは許されない状況にある。
【００３７】
したがって、セルの密集する部分では、ワード線或いはビット線の上部を露出させて、厚い置換用Ａｌ層と接触させることによってＡｌ置換を行うと言った従来のポリシリコン−アルミニウム置換法を適用ができず、何らかの工夫が必要である。
【００３８】
例えば、ビット線をＡｌ置換する場合には、
ａ．ビット線自身が容易にＡｌに置換される構造と、Ａｌ置換の導入部の構造、
ｂ．ビット線をＡｌ置換したのち、Ａｌがさらに下層の多結晶Ｓｉプラグやソース・ドレイン領域に進入しないためのストッパ構造、
ｃ．Ａｌ置換が不所望な下部プラグとコンタクトしている上部プラグをＡｌ置換した場合のストッパ構造、
等を工夫する必要あり、且つ、これらの対策を別々に講じていたのでは工定数が増えてコストアップにつながるので、製造工程を増やさないための何等かの工夫も合わせて必要である。
【００３９】
特に、ＤＲＡＭにおいては、メーカ間の競争が激しく、コストの低減が非常に重要であるので、ポリシリコン−アルミニウム置換法を導入して高機能化が果たせるとしても、コストを削減することが最重要課題であり、Ａｌ置換自体の工程や、これに伴うストッパ形成工程もコストが高くならないようにすることが必要不可欠となる。
【００４０】
また、ゲート電極に対してポリシリコン−アルミニウム置換法を適用する場合には、ゲート絶縁膜は非常にデリケートな薄い絶縁膜であり、ささいな金属の拡散により信頼性を損ないやすいので、ゲート電極をＡｌ置換する場合には、ゲート絶縁膜の信頼性を損なわない工夫が必要である。
【００４１】
また、自己整合型のバイポーラトランジスタのベース引出電極やエミッタ引出電極に対してポリシリコン−アルミニウム置換法を適用する場合には、これらの引出電極は不純物の拡散源にもなっているため、これらの役割を果たせるように電極構造を工夫する必要がある。
【００４２】
さらに、ＬＳＩの高速化並びに低消費電力化のためには、配線層間の寄生容量の低減は必要であるが、従来のＬＳＩにおいては層間絶縁膜を構成する絶縁膜自体の誘電率を低くする程度の考慮しか払われおらず、寄生容量対策は十分ではなかった。
【００４３】
したがって、本発明は、ポリシリコン−アルミニウム置換法を製造工程があまり増大せず、且つ、素子特性に悪影響を与えないように工夫して適用することによって、プラグ及び配線層を低抵抗化し、或いは、配線層間の寄生容量を低減することを目的とする。
【００４４】
【課題を解決するための手段】
ここで、図２を参照して本発明における課題を解決するための手段を説明する。
（１）本発明は、半導体装置の製造方法において、ゲート電極を上層側からシリコン層、置換用金属であるアルミニウムに対するストッパとなる導電体層（３８）、及び、不純物をドープしたシリコン層（３６）からなる多層構造で構成する工程と、前記上層側のシリコン層に接するシリコンプラグを形成する工程と、前記シリコンプラグに接するようにアルミニウム層を設ける工程と、窒素雰囲気中で熱処理を行うことによって前記シリコンプラグを前記アルミニウム層のアルミニウムと置換して金属置換プラグ（３９）にするとともに、前記ゲート電極の内の上層のシリコン層のみをアルミニウムで置換する工程を有することを特徴とする。
【００４５】
この様に、ゲート電極を、シリコン層／ストッパ（３８）／ドープトシリコン層（３６）の多層構造で構成することによって、シリコン層のみを金属置換することができるので、Ｖthを変動させることなく、且つ、ゲート絶縁膜（１３）の信頼性を低下させることなく、ゲート電極を低比抵抗化することができる。
【発明の実施の形態】
【００４６】
ここで、まず、図１を参照して、本発明の前提となる参考例１の工程を説明する。
図１（ａ）参照
従来と同様に、図３に関して説明したように、まず、ｐ型シリコン基板１１の所定領域に選択酸化によって素子分離酸化膜１２を形成したのち、素子分離酸化膜１２で囲まれたｐ型シリコン基板１１の露出表面を熱酸化してゲート酸化膜１３を形成し、次いで、ノン・ドープ多結晶Ｓｉ層を堆積させたのち、Ｐをイオン注入してドープト多結晶Ｓｉ層とし、次いで、全面に、ＣＶＤ法によって保護膜１５となるＳｉＯ2 膜を堆積させたのち、所定パターンにエッチングしてゲート電極１４を形成する。
【００４７】
次いで、ゲート電極１４及び保護膜１５をマスクとしてＡｓをイオン注入してｎ型ソース・ドレイン領域１７を形成し、次いで、ＣＶＤ法によって全面にＳｉＯ2 膜を堆積させ、異方性エッチングを施すことによってサイドウォール１６を形成する。
【００４８】
次いで、ＣＶＤ法によって、全面にエッチング時のストッパ膜となる厚さ１０〜１００ｎｍのＳｉ3 Ｎ4 膜１８を堆積させたのち、ＣＶＤ法によって全面にＳｉ3 Ｎ4 膜１８とエッチング特性の異なる厚さ１００〜５００ｎｍのＳｉＯ2 膜を堆積させて層間絶縁膜１９とし、次いで、Ｓｉ3 Ｎ4 膜１８をエッチングストッパ層として層間絶縁膜１９に開口部を形成したのち、開口部に露出するＳｉ3 Ｎ4 膜１８を選択的に除去することによってｎ型ソース・ドレイン領域１７に達するビアホールを形成する。
【００４９】
次いで、ＬＰＣＶＤ法によって不純物をドープした多結晶Ｓｉ層を堆積させたのち、第１層間絶縁膜１９が露出するまでＣＭＰ法によって研磨することによって導電性を有する多結晶Ｓｉプラグ２０を形成する。
【００５０】
次いで、コンタクトメタルとなる厚さ１０〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜２１、次いで、バリアメタルとなる厚さ１０〜２００ｎｍ、例えば、５０ｎｍのＴｉＮ膜２２をスパッタリング法により順次堆積させたのち、多結晶Ｓｉプラグ２０上に残存するようにエッチングして、Ａｌに対するストッパ用パッドを形成する。
【００５１】
次いで、再び、ＣＶＤ法を用いて全面に厚さ０．０５〜５．０μｍ、例えば、０．５μｍのＳｉＯ2 膜を堆積させて第２層間絶縁膜２３としたのち、ストッパ用パッドに達するビアホールを設け、次いで、再び、ＬＰＣＶＤ法によってノン・ドープの多結晶Ｓｉ層を堆積させたのち、第２層間絶縁膜２３が露出するまでＣＭＰ法によって研磨することによって多結晶Ｓｉプラグ２４を形成する。
【００５２】
次いで、スパッタリング法を用いて厚さ０．１〜１０μｍ、例えば、２μｍのＡｌ層２５と厚さ５０ｎｍ〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層２６を堆積させる。
【００５３】
図１（ｂ）参照
次いで、窒素雰囲気中で、４００〜６６０℃、例えば、５００℃において、１．０〜４８時間、例えば、６時間熱処理を行うことによって多結晶Ｓｉプラグ２４をＡｌに置換したのち、再び、ＣＭＰ法を用いて第２層間絶縁膜２３の表面が露出するまで研磨することによってＡｌ置換プラグ２７を形成する。
【００５４】
この様に、本発明の前提となる参考例１においては、下部に設けた多結晶Ｓｉプラグ２０と上部の多結晶Ｓｉプラグ２４との間にストッパ用パッドを設けているので、上部の多結晶Ｓｉプラグ２４をＡｌに置換する際に、Ａｌが下部の多結晶Ｓｉプラグ２０に拡散することがなく、したがって、ｎ型ソース・ドレイン領域１７を構成するｐｎ接合が破壊されることがない。
【００５５】
また、ポリシリコン−アルミニウム置換工程に伴う熱処理工程、或いは、他の製造工程において、４５０℃以上の高温工程が施されたとしても、ストッパ用パッドを構成するコンタクトメタルとしてのＴｉの拡散は生ずるが、下部の多結晶Ｓｉプラグ２０の存在によりｎ型ソース・ドレイン領域１７との距離が離れるので、接合破壊に至ることはない。
【００５６】
また、同じ理由によって、Ｔｉとｎ型ソース・ドレイン領域１７のＳｉとが共晶合金を形成することがなく、共晶合金に伴う不純物の異常偏析が生ずることがないので、コンタクト不良が発生することがなく、それによって、微小ビアホールを低比抵抗化することができると共に、素子の信頼性を高めることができる。
【００５７】
以上を前提として、次に、図２を参照して本発明の第１の実施の形態の工程を説明する。
なお、図２（ｂ）は、図２（ａ）のゲート引出配線層に沿った断面図である。
図２（ａ）及び（ｂ）参照
まず、ｐ型シリコン基板１１の所定領域に選択酸化によって素子分離酸化膜１２を形成したのち、素子分離酸化膜１２で囲まれたｐ型シリコン基板１１の露出表面を熱酸化してゲート酸化膜１３を形成し、次いで、厚さ１０〜３００ｎｍ、例えば、５０ｎｍのノン・ドープ多結晶Ｓｉ層を堆積させたのち、Ｐをイオン注入してドープト多結晶Ｓｉ層３６とする。
なお、始めからドープト多結晶Ｓｉ膜として成膜しても良い。
【００５８】
次いで、コンタクトメタルとなる厚さ１０〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜３７及びバリアメタルとなる厚さ１０〜２００ｎｍ、例えば、５０ｎｍのＴｉＮ膜３８をスパッタリング法により順次堆積させたのち、再びＬＰＣＶＤ法を用いて厚さ１０〜１０００ｎｍ、例えば、１５０ｎｍのノン・ドープの多結晶Ｓｉ層を堆積させ、次いで、全面に、ＣＶＤ法によって保護膜１５となるＳｉＯ2 膜を１００ｎｍ堆積させたのち、所定パターンにエッチングしてゲート電極及びゲート引出配線層を形成する。
【００５９】
次いで、ゲート電極及び保護膜１５をマスクとしてＡｓをイオン注入してｎ型ソース・ドレイン領域１７を形成し、次いで全面にＳｉＯ2 膜を堆積させ、異方性エッチングを施すことによってサイドウォール１６を形成する。
【００６０】
次いで、ＣＶＤ法によって、全面にエッチング時のストッパ膜となる厚さ１０〜１００ｎｍのＳｉ3 Ｎ4 膜１８を堆積させたのち、ＣＶＤ法によって全面にＳｉ3 Ｎ4 膜１８とエッチング特性の異なる厚さ１００〜５００ｎｍのＳｉＯ2 膜を堆積させて層間絶縁膜１９とし、次いで、Ｓｉ3 Ｎ4 膜１８をエッチングストッパ層として層間絶縁膜１９に開口部を形成したのち、開口部に露出するＳｉ3 Ｎ4 膜１８を選択的に除去することによってｎ型ソース・ドレイン領域１７に達するビアホールを形成する。
【００６１】
次いで、ＬＰＣＶＤ法によって不純物をドープした多結晶Ｓｉ層を堆積させたのち、第１層間絶縁膜１９が露出するまでＣＭＰ法によって研磨することによって導電性を有する多結晶Ｓｉプラグ２０を形成する。
【００６２】
次いで、再び、ＣＶＤ法を用いて全面に厚さ０．０５〜５．０μｍ、例えば、０．５μｍのＳｉＯ2 膜を堆積させて第２層間絶縁膜２３としたのち、ゲート引出配線層に達するビアホールを設け、次いで、再び、ＬＰＣＶＤ法によってノン・ドープの多結晶Ｓｉ層を堆積させたのち、第２層間絶縁膜２３が露出するまでＣＭＰ法によって研磨することによって多結晶Ｓｉプラグを形成する。
【００６３】
次いで、スパッタリング法を用いて厚さ０．１〜１０μｍ、例えば、２μｍのＡｌ層（図示せず）と厚さ５０ｎｍ〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層（図示せず）を堆積させたのち、窒素雰囲気中で、４００〜６６０℃、例えば、５００℃において、１〜４８時間、例えば、６時間熱処理を行うことによって多結晶Ｓｉプラグ及びそれに連なるゲート引出電極及びゲート電極を構成する上層のノン・ドープ多結晶Ｓｉ層をＡｌ置換したのち、再び、ＣＭＰ法を用いて第２層間絶縁膜２３の表面が露出するまで研磨することによってＡｌ置換プラグ３９、Ａｌ置換配線層４０及びＡｌ置換ゲート電極４１を形成する。
【００６４】
この様に、本発明の第１の実施の形態においては、自己整合工程に伴う高温熱処理のためにＡｌを用いることができなかったゲート電極及びゲート引出配線層を、低比抵抗のＡｌに置換することができるので、絶縁ゲート型半導体装置の動作速度を高速化することができる。
【００６５】
この場合、ゲート電極は、ノン・ドープの多結晶Ｓｉ層／ストッパ／ドープト多結晶Ｓｉ層３６の多層構造であり、Ａｌの拡散はストッパで阻止されるので、Ａｌ置換はノン・ドープの多結晶Ｓｉ層だけであり、ドープト多結晶Ｓｉ層３６はそのままであるので、Ｖthが変動することがなく、且つ、ゲート酸化膜１３及びチャネル領域４２にダメージを与えることないので信頼性を損なうことがなく、ゲート電極及びゲート引出配線層の低抵抗化が可能になる。
【００６６】
以上、本発明の実施の形態を説明してきたが、本発明は各種の変更が可能であり、例えば、置換用のＡｌ層（２５）上に設けるＴｉ層（２６）は必ずしも必要なものではない。
【００６７】
また、上記の実施の形態においては、説明を簡単にするために、単一構造のソース・ドレイン領域としているが、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を採用しても良いものであり、その場合には、ゲート電極及び保護膜をマスクとしてイオン注入することによってＬＤＤ領域を形成したのち、サイドウォールをマスクとしてイオン注入することによってソース・ドレイン領域を形成すれば良い。
【００６８】
また、バリアメタルはＴｉＮに限られるものではなく、Ａｌの拡散を防止できる導電性膜であれば何でも良く、例えば、ＴａＮ、ＷＮ、或いは、ＳｉＣ等を用いることができる。
【００６９】
また、本発明の実施の形態の説明においては、置換される領域を多結晶シリコンで構成しているが、多結晶シリコンに限られるものではなく、微結晶シリコン、或いは、アモルファスシリコンでも良く、場合によっては、単結晶シリコンでも良い。
【００７０】
また、本発明の実施の形態の説明においては、多結晶シリコン以外の導電体膜をスパッタリング法で堆積させているが、スパッタリング法に限られるものではなく、ＣＶＤ法或いは蒸着法を用いても良いものである。
【００７１】
また、本発明の実施の形態の説明においては、ｎチャネル型ＩＧＦＥＴで説明しているが、ｐチャネル型ＩＧＦＥＴにも適用されることは言うまでもない。
【００７２】
【発明の効果】
本発明によれば、その後の工程において高温処理工程を伴うため、Ａｌを使用できなかった部分の配線層及び電極を、高温処理工程を終えたのちにポリシリコン−アルミニウム置換法を用いてＡｌ置換して低抵抗化しているので、各種半導体装置の動作速度を大幅に高めることができ、且つ、低消費電力化に寄与するところが大きい。
【図面の簡単な説明】
【図１】  本発明の前提となる参考例１の工程の説明図である。
【図２】  本発明の第１の実施の形態の説明図である。
【図３】  従来のＰＡＳ工程の説明図である。
【図４】  従来のＰＡＳ技術の応用例の説明図である。
【符号の説明】
１１  ｐ型シリコン基板
１２  素子分離酸化膜
１３  ゲート酸化膜
１４  ゲート電極
１５  保護膜
１６  サイドウォール
１７  ｎ型ソース・ドレイン領域
１８  Ｓｉ3 Ｎ4 膜
１９  第１層間絶縁膜
２０  多結晶Ｓｉプラグ
２１  Ｔｉ膜
２２  ＴｉＮ膜
２３  第２層間絶縁膜
２４  多結晶Ｓｉプラグ
２５  Ａｌ層
２６  Ｔｉ層
２７  Ａｌ置換プラグ
３６  ドープト多結晶Ｓｉ層
３７  Ｔｉ膜
３８  ＴｉＮ膜
３９  Ａｌ置換プラグ
４０  Ａｌ置換配線層
４１  Ａｌ置換ゲート電極
４２  チャネル領域
２０１  シリコン基板
２０２  ＳｉＯ2 膜
２０３  コンタクトホール
２０４  多結晶Ｓｉ層
２０５  多結晶Ｓｉプラグ
２０６  Ａｌ層
２０７  Ａｌ置換プラグ
２１１  ｐ型シリコン基板
２１２  素子分離酸化膜
２１３  ゲート酸化膜
２１４  ゲート電極
２１５  保護膜
２１６  サイドウォール
２１７  ｎ型ソース・ドレイン領域
２１８  Ｓｉ3 Ｎ4 膜
２１９  層間絶縁膜
２２０  Ｔｉ膜
２２１  ＴｉＮ膜
２２２  多結晶Ｓｉプラグ
２２３  Ａｌ層
２２４  Ｔｉ層
２２５  Ａｌ置換プラグ
【図１】
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【図２】
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【図３】
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【図４】
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