(57)【特許請求の範囲】
【請求項１】
半導体ウエハの主面に区画された複数のチップ領域内の第１領域に複数の半導体素子および配線を形成する第１工程と、
前記第１工程において、前記半導体素子または前記配線のいずれかを構成する第１導電層をパターニングすることによって、前記半導体ウエハの主面のスクライブ領域に第１ヒューズを形成し、前記チップ領域内の第２領域に第２ヒューズを形成する第２工程と、
前記半導体ウエハの主面に形成された最上層の導電層をパターニングすることによって、前記スクライブ領域に第１パッドを形成し、前記第１パッドと前記第１ヒューズとを、前記第１導電層よりも上層に形成された第２導電層を介して電気的に接続する第３工程と、
前記最上層の導電層が形成された前記半導体ウエハの主面上にパッシベーション膜を形成した後、前記パッシベーション膜が形成された前記半導体ウエハの主面上に感光性を有する樹脂層を形成する第４工程と、
前記樹脂層を露光、現像することによって、前記スクライブ領域に形成された前記第１パッドの上部に第１開孔を有し、前記第２領域に形成された前記第２ヒューズの上部に第２開孔を有する前記樹脂層を形成する第５工程と、
前記第１および第２開孔が形成された前記樹脂層をマスクに用い、前記第１開孔の下部の前記パッシベーション膜をエッチングすることによって、前記第１パッドを露出し、前記第２開孔の下部の前記パッシベーション膜をエッチングすることによって、前記第２ヒューズの上部の絶縁膜にヒューズ切断用の開孔を形成する第６工程とを有し、
前記樹脂層を露光する際、前記第１ヒューズよりも上層の導電層のパターンにＡＮＤ処理を施し、さらに前記第１パッドの開孔パターンを付加した合成パターンを前記スクライブ領域の前記樹脂層に転写することによって、前記スクライブ領域には、前記合成パターンが転写された領域のみに前記樹脂層を残すことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法であって、前記第２ヒューズは、欠陥救済用のヒューズであることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法であって、前記第２ヒューズは、レーザ照射によって溶断されるヒューズであることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法であって、前記第１パッドにプローブを当てて前記第１ヒューズの電気特性検査を行なうことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法であって、ダイシングブレードを使って前記スクライブ領域をダイシングすることにより、前記半導体ウエハをチップに分割することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１記載の半導体集積回路装置の製造方法であって、前記スクライブ領域にＴＥＧを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１記載の半導体集積回路装置の製造方法であって、前記合成パターンを前記第１ヒューズよりも上層の導電層のパターンの合わせずれ量に相当する分だけ拡大することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１記載の半導体集積回路装置の製造方法であって、前記樹脂層は、感光性ポリイミド樹脂からなることを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１記載の半導体集積回路装置の製造方法であって、前記第１導電層は、容量素子の電極材料であることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、ヒューズの切断によって不良ビットの救済を行なう冗長回路を備えた半導体集積回路装置の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory) などのメモリＬＳＩは、製造工程で生じた欠陥を救済するための冗長機能を備えることによって、製造歩留まりの向上を図っている。
【０００３】
これは、回路の一部にあらかじめスペアの行や列（冗長回路）を用意しておき、メモリアレイ内の欠陥セル（不良ビット）にアドレス信号が入ったときにスペアの行や列を選択することによって、回路の一部に不良箇所が発生してもチップ全体としては不良とならないようにする不良救済機能である。
【０００４】
不良箇所とスペア箇所との切り換えは、アドレス切り換え回路に接続されたヒューズを切断することによって行なわれる。ヒューズの切断には、電流溶断方式やレーザ溶断方式などが採用されているが、置換プログラムの自由度が高く、面積効率上も有利なレーザ溶断方式が主に採用されている。なお、欠陥セルを冗長セルに切り換えるためのレーザ溶断ヒューズを備えたメモリＬＳＩについては、例えば特開平２−２５０５５号公報などに記載がある。
【０００５】
【発明が解決しようとする課題】
上記した欠陥救済用のヒューズは、メタルや多結晶シリコンなどの電極配線材料で構成され、ウエハの主面に半導体素子あるいは配線を形成する工程（ウエハプロセス）で同時に作製される。そして、ウエハプロセスの最終工程で行なわれるプローブ検査によって欠陥セルが見出された場合には、上記ヒューズがレーザなどで切断されることによって、欠陥セルに対応するアドレスが冗長セルに割り付けられる。
【０００６】
本発明者は、ヒューズの切断によって不良ビットの救済を行なう冗長回路を備えたメモリＬＳＩの製造プロセスについて検討した。以下は、公知とされた技術ではないが、発明者によって検討された技術であり、その概要は次のとおりである。
【０００７】
前記のように、メモリセルの欠陥救済は、ウエハプロセスの最終工程でアドレス切り換え回路のヒューズを切断することによって行なわれる。レーザ溶断方式の場合、ヒューズの切断は、ウエハの上方からレーザを照射することによって行なわれる。そのため、ウエハの主面のヒューズが形成された領域は、あらかじめヒューズの上部の絶縁膜の一部を除去して開孔を形成し、レーザのエネルギーがヒューズに到達し易くしておく必要がある。
【０００８】
ウエハの表面は、通常、最上層のメタル配線の上部にファイナル・パッシベーション膜と称される表面保護膜が形成され、さらにその上部にポリイミドのような耐熱性の樹脂層が塗布形成される。パッシベーション膜は、ウエハの表面から水分などが回路に浸入するのを防止するための保護膜で、例えばプラズマＣＶＤ法で堆積した酸化シリコン膜や窒化シリコン膜のような緻密な絶縁膜によって構成される。また、樹脂層は、α線によるソフトエラーの防止、チップを封止する樹脂（モールド樹脂）中のシリコンフィラーによるチップ表面の損傷防止、パッシベーション膜とモールド樹脂との界面の応力緩和などを目的として塗布形成される。
【０００９】
上記したパッシベーション膜および樹脂層は、マイクロメータ（μm ）オーダの厚い膜厚で形成されるので、ヒューズの上部のパッシベーション膜および樹脂層は、プローブ検査に先立って除去される。また、ヒューズが比較的下層の導電層によって構成されている場合は、パッシベーション膜の下層の層間絶縁膜も除去される。
【００１０】
ヒューズの上部のパッシベーション膜および樹脂層を除去するには、まずヒューズの上部に開孔を設けた第１のフォトレジスト膜を樹脂層の上部に形成し、このフォトレジスト膜をマスクにしてヒューズの上部の樹脂層をウェットエッチングする。このフォトレジスト膜には、チップの外部接続端子を構成するパッド（最上層配線の一部によって構成され、ボンディングパッドとも称される）の上部にも開孔が設けられ、パッドの上部の樹脂層が同時にエッチングされる。
【００１１】
次に、上記第１のフォトレジスト膜を除去した後、ヒューズの上部に開孔を設けた第２のフォトレジスト膜を樹脂層の上部に形成し、このフォトレジスト膜をマスクにしてヒューズの上部のパッシベーション膜（および必要に応じてその下層の層間絶縁膜）をドライエッチングすることにより、ヒューズの上部にヒューズ切断用の開孔を形成する。このフォトレジスト膜には、パッドの上部にも開孔が設けられ、パッドの上部のパッシベーション膜が同時にエッチングされることによって、パッドの表面が露出される。
【００１２】
しかし、上記したヒューズ／パッド開孔プロセスは、樹脂層を除去するための第１のフォトレジスト膜の形成およびパッシベーション膜（とその下層の層間絶縁膜）を除去するための第２のフォトレジスト膜の形成という２回のフォトリソグラフィ工程を必要とするので、ウエハプロセスの工程数が多くなるという問題がある。この場合、第１のフォトレジスト膜を使って樹脂層をウェットエッチングした後、引き続き第１のフォトレジスト膜を使ってパッシベーション膜をドライエッチングするプロセスも考えられるが、ウェットエッチングによる樹脂層の除去とドライエッチングによるパッシベーション膜（およびその下層の層間絶縁膜）の除去を同じフォトレジスト膜を使って行なうことは、エッチングの制御性に問題が生じるため、好ましくない。
【００１３】
エッチングの制御性を損なわず、かつウエハプロセスの工程数を増やさないようにする一つの方法は、上記樹脂層を感光性樹脂で構成する方法である。感光性樹脂を用いた場合のヒューズ／パッド開孔プロセスは、まずパッシベーション膜の上部に感光性ポリイミドなどの樹脂層を塗布した後、この樹脂層を露光、現像してヒューズの上部およびパッドの上部に開孔を設ける。次に、この樹脂層をマスクにしてヒューズの上部およびパッドの上部のパッシベーション膜をドライエッチングで除去することによって、ヒューズの上部にヒューズ切断用の開孔を形成すると同時にパッドの表面を露出させる。
【００１４】
このように、通常の非感光性樹脂に代えて感光性樹脂をパッシベーション膜の上部に塗布形成することによって、ウエハプロセスの工程数を増やさないヒューズ／パッド開孔プロセスを実現することが可能となる。
【００１５】
ところが、上記のような感光性樹脂を使用した場合のヒューズ／パッド開孔プロセスには、次のような問題がある。
【００１６】
すなわち、ヒューズが切断されることによって不良ビットが救済されたウエハは、その後、チップに分割されて後工程（パッケージ組立て工程）に搬送される。ウエハをチップに分割するには、ウエハの主面に区画された複数のチップ領域の間に設けられた格子状のスクライブ領域をダイシングブレードで切断する。ところが、ダイシングブレードは、脆性材料であるシリコンウエハを切断するように設計されているため、ウエハの表面に塗布された厚い樹脂層を切断するとダイシングブレードの寿命が低下して交換頻度が増え、これがＬＳＩの製造コストを引き上げる一因となってしまう。
【００１７】
その対策として、感光性樹脂層を露光、現像してヒューズの上部およびパッドの上部に開孔を設ける際、スクライブ領域の上部に感光性樹脂層が残らないようなパターンを形成したフォトマスクを使用することが考えられる。しかし、ウエハのスクライブ領域には、プローブ検査を行なうためのテスティングパッドなどが形成されたＴＥＧ(Test Element Group)が配置されるため、スクライブ領域が露出した感光性樹脂層をマスクにしてヒューズの上部およびパッドの上部のパッシベーション膜（およびその下層の層間絶縁膜）をドライエッチングで除去すると、マスクで覆われていないＴＥＧがこのエッチングによって破壊されてしまう。
【００１８】
従って、ヒューズの切断によって不良ビットの救済を行なう冗長回路を備えたメモリＬＳＩの製造プロセスにおいては、上記のような問題を解決することが製造コストを低減するための不可欠の課題となる。
【００１９】
本発明の目的は、ヒューズの切断によって不良ビットの救済を行なう冗長回路を備えた半導体集積回路装置において、ウエハをチップに分割する工程で使用するダイシングブレードの寿命の低下を抑えながら、スクライブ領域に形成されたＴＥＧの破壊を防止することのできる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
本発明の半導体集積回路装置の製造方法は、半導体ウエハの主面に区画された複数のチップ領域内の第１領域に複数の半導体素子および配線を形成する第１工程と、前記第１工程において、前記半導体素子または前記配線のいずれかを構成する第１導電層をパターニングすることによって、前記半導体ウエハの主面のスクライブ領域に第１ヒューズを形成し、前記チップ領域内の第２領域に第２ヒューズを形成する第２工程と、前記半導体ウエハの主面に形成された最上層の導電層をパターニングすることによって、前記スクライブ領域に第１パッドを形成し、前記第１パッドと前記第１ヒューズとを、前記第１導電層よりも上層に形成された第２導電層を介して電気的に接続する第３工程と、前記最上層の導電層が形成された前記半導体ウエハの主面上にパッシベーション膜を形成した後、前記パッシベーション膜が形成された前記半導体ウエハの主面上に感光性を有する樹脂層を形成する第４工程と、前記樹脂層を露光、現像することによって、前記スクライブ領域に形成された前記第１パッドの上部に第１開孔を有し、前記第２領域に形成された前記第２ヒューズの上部に第２開孔を有する前記樹脂層を形成する第５工程と、前記第１および第２開孔が形成された前記樹脂層をマスクに用い、前記第１開孔の下部の前記パッシベーション膜をエッチングすることによって、前記第１パッドを露出し、前記第２開孔の下部の前記パッシベーション膜をエッチングすることによって、前記第２ヒューズの上部の絶縁膜にヒューズ切断用の開孔を形成する第６工程とを有し、前記樹脂層を露光する際、前記第１ヒューズよりも上層の導電層のパターンにＡＮＤ処理を施し、さらに前記第１パッドの開孔パターンを付加した合成パターンを前記スクライブ領域の前記樹脂層に転写することによって、前記スクライブ領域には、前記合成パターンが転写された領域のみに前記樹脂層を残すものである。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一の機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
図１は、本実施の形態のＤＲＡＭが形成された半導体ウエハ１の一部（１つのチップ領域１Ａおよびその周囲のスクライブ領域ＳＲ）を示す平面図である。
【００２５】
単結晶シリコンからなる半導体ウエハ１の主面に区画されたチップ領域１Ａには、多数のメモリアレイＭＡＲＹがマトリクス状に配置されている。これらのメモリアレイＭＡＲＹの一部には、製造工程で生じたメモリアレイＭＡＲＹ内の欠陥セルを冗長セルに切り換えるためのヒューズ（第２ヒューズ）Ｆｂが形成されている。また、チップ領域１Ａの主面の中央部には、ワードドライバＷＤ、冗長回路ＲＣなどの周辺回路やボンディングパッドＢＰが配置されている。
【００２６】
チップ領域１Ａの周囲のスクライブ領域ＳＲにはＴＥＧが配置され、その一部には、テスティングパッドＴＰとこれに電気的に接続されたヒューズＦａ（第１ヒューズ）とが形成されている。
【００２７】
次に、上記ＤＲＡＭの製造方法を図２〜図１９を用いて説明する。なお、これらの図（図１６を除く）において、左側の領域はメモリアレイ（ＭＡＲＹ）の一部（第１領域）、中央の領域はヒューズＦｂが形成される領域（第２領域）、右側の領域はスクライブ領域ＳＲを示している。
【００２８】
まず、図２に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（ウエハ）１の主面に素子分離溝６を形成した後、半導体基板１に不純物をイオン打ち込みしてｐ型ウエル２およびｎ型ウエル４を形成する。また、メモリアレイのｐ型ウエル３の下部には、半導体基板１の他の領域に形成された入出力回路などからノイズが侵入するのを防ぐ目的でｎ型半導体領域３を形成する。
【００２９】
続いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不純物、例えばＢＦ2(フッ化ホウ素) ）をｐ型ウエル２およびｎ型ウエル４にイオン打ち込みし、次いでｐ型ウエル２およびｎ型ウエル４の表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、半導体基板１をウェット酸化して活性領域の表面に清浄なゲート酸化膜７を形成する。
【００３０】
次に、図３に示すように、ゲート酸化膜７の上部にゲート電極８（ワード線ＷＬ）を形成する。ゲート電極８（ワード線ＷＬ）は、例えばｎ型不純物をドープした多結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその上部にＷＮ（タングステンナイトライド）膜とＷ膜とをスパッタリング法で堆積し、さらにその上部に窒化シリコン膜１２をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしてこれらの膜をパターニングすることにより形成する。
【００３１】
次に、ｐ型ウエル２にｎ型不純物をイオン打ち込みしてゲート電極８の両側のｐ型ウエル２にｎ- 型半導体領域９ａを形成する。ここまでの工程により、メモリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。
【００３２】
次に、図４に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜１３を堆積し、メモリアレイ以外の領域の窒化シリコン膜１３をエッチングした後、半導体基板１上にＳＯＧ膜１６をスピン塗布する。続いて、ＳＯＧ膜１６の上部に酸化シリコン膜１７を堆積し、次いでこの酸化シリコン膜１７をＣＭＰ（化学的機械研磨法）法で研磨してその表面を平坦化した後、その上部に酸化シリコン膜１８を堆積する。酸化シリコン膜１８は、ＣＭＰ法で研磨されたときに生じた下層の酸化シリコン膜１７の表面の微細な傷を補修するために堆積する。
【００３３】
次に、図５に示すように、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域（ソース、ドレイン）９ａの上部の酸化シリコン膜１８、１７を除去し、さらにその下部の窒化シリコン膜１３を除去することにより、ｎ- 型半導体領域（ソース、ドレイン）９ａの一方の上部にコンタクトホール１９を形成し、他方の上部にコンタクトホール２０を形成する。
【００３４】
続いて、コンタクトホール１９、２０の内部にプラグ２１を形成する。プラグ２１は、例えばｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で酸化シリコン膜１８の上部に堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホール１９、２０の内部に残すことにより形成する。
【００３５】
次に、図６に示すように、酸化シリコン膜１８の上部に酸化シリコン膜２８を堆積し、コンタクトホール１９の上部の酸化シリコン膜２８をエッチングしてスルーホール２２を形成した後、スルーホール２２の内部にプラグ３５を形成する。プラグ３５は、例えば酸化シリコン膜２８の上部にＴｉＮ膜およびＷ膜を堆積し、ＣＭＰ法を用いて酸化シリコン膜２８の上部のＷ膜４１、ＴｉＮ膜を除去することによって形成する。続いて、酸化シリコン膜２８の上部にスパッタリング法で堆積したＷ膜をパターニングすることにより、メモリアレイにビット線ＢＬを形成する。
【００３６】
次に、図７に示すように、ビット線ＢＬの上部にＣＶＤ法で酸化シリコン膜３８、３９を堆積した後、酸化シリコン膜３９の表面をＣＭＰ法で平坦化する。続いて、コンタクトホール２０の上部の酸化シリコン膜３８、３９をエッチングしてスルーホール４８を形成した後、スルーホール４８の内部に多結晶シリコン膜で構成されたプラグ４９を形成する。
【００３７】
次に、図８に示すように、酸化シリコン膜３９の上部にＣＶＤ法で窒化シリコン膜４４を堆積し、窒化シリコン膜４４の上部にＣＶＤ法で酸化シリコン膜５０を堆積した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜５０およびその下部の窒化シリコン膜４４をドライエッチングすることにより、スルーホール４８の上部に溝７３を形成する。後述する情報蓄積用容量素子Ｃの下部電極４５は、この溝７３の内壁に沿って形成されるので、下部電極４５の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜５０を厚い膜厚で堆積する必要がある。
【００３８】
次に、図９に示すように、溝７３の内部を含む酸化シリコン膜５０の上部にｎ型不純物をドープしたアモルファスシリコン膜４５ＡをＣＶＤ法で堆積する。このアモルファスシリコン膜４５Ａは、情報蓄積用容量素子Ｃの下部電極材料として使用される。次に、酸化シリコン膜５０の上部のアモルファスシリコン膜４５Ａをエッチバックして除去した後、溝７３の内部に残ったアモルファスシリコン膜４５Ａの表面をフッ酸系のエッチング液で洗浄する。続いて、減圧雰囲気中でアモルファスシリコン膜４５Ａの表面にモノシランを供給した後、半導体基板１を熱処理してアモルファスシリコン膜４５Ａを多結晶化すると共にその表面にシリコン粒を成長させることにより、図１０に示すように、表面が粗面化された多結晶シリコン膜で構成された下部電極４５を形成する。下部電極４５は、多結晶シリコン以外の導電材料、例えばＷ、Ｒｕ（ルテニウム）などの高融点金属やＲｕＯ（酸化ルテニウム）、ＩｒＯ（酸化イリジウム）などの導電性金属酸化物で構成することもできる。
【００３９】
次に、図１１に示すように、下部電極４５の上部にＴａ2 Ｏ5 膜４６を堆積し、酸化性雰囲気中で熱処理を行なってその膜質を改善した後、Ｔａ2 Ｏ5 膜４６の上部にＴｉＮ膜を堆積し、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでＴｉＮ膜およびＴａ2 Ｏ5 膜４６をパターニングすることにより、ＴｉＮ膜からなる上部電極４７と、Ｔａ2 Ｏ5 膜４６からなる容量絶縁膜と、多結晶シリコン膜からなる下部電極４５とで構成された情報蓄積用容量素子Ｃを形成する。
【００４０】
このとき同時に、ヒューズ形成領域のＴｉＮ膜（およびＴａ2 Ｏ5 膜４６）をパターニングすることにより、ＴｉＮ膜からなるヒューズＦｂを形成する。また、スクライブ領域ＳＲのＴｉＮ膜（およびＴａ2 Ｏ5 膜４６）をパターニングすることにより、ＴｉＮ膜からなるヒューズＦａを形成する。
【００４１】
上記Ｔａ2 Ｏ5 膜４６は、例えばペンタエトキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）をソースガスに用いたＣＶＤ法で堆積し、ＴｉＮ膜は、例えばＣＶＤ法とスパッタリング法とを併用して堆積する。
【００４２】
ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されたメモリセルが完成する。なお、情報蓄積用容量素子Ｃの容量絶縁膜は、例えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ3 （チタン酸バリウム）、ＰｂＴｉＯ3 （チタン酸鉛）、ＰＺＴ（ＰｂＺｒX Ｔｉ1-X Ｏ3 ）、ＰＬＴ（ＰｂＬａX Ｔｉ1-X Ｏ3 ）、ＰＬＺＴなどの金属酸化物からなる高（強）誘電体膜で構成することもできる。また、上部電極４７は、ＴｉＮ膜以外の導電膜、例えばＷ膜などで構成することもできる。
【００４３】
次に、図１２に示すように、情報蓄積用容量素子Ｃの上部にＣＶＤ法で酸化シリコン膜５１を堆積し、次いでこの酸化シリコン膜５１をＣＭＰ法で研磨してその表面を平坦化した後、その上部にＣＶＤ法で酸化シリコン膜５２を堆積する。情報蓄積用容量素子Ｃの上部に堆積する絶縁膜は、一層の酸化シリコン膜５１だけでもよい。続いて、フォトレジスト膜（図示せず）をマスクにしてスクライブ領域ＳＲの酸化シリコン膜５２、５１をエッチングすることにより、ヒューズＦａの上部にスルーホール５５を形成した後、スルーホール５５の内部にプラグ５６を形成する。プラグ５６は、例えば酸化シリコン膜５２の上部にスパッタリング法でＴｉ膜を堆積し、さらにその上部にＣＶＤ法でＴｉＮ膜とＷ膜とを堆積した後、これらの膜をエッチバックしてスルーホール５５の内部に残すことにより形成する。
【００４４】
次に、酸化シリコン膜５２の上部に第２層目の配線５３、５４、５７、５８、５９を形成する。第２層目の配線５３、５４、５７、５８、５９のうち、スクライブ領域ＳＲに形成された配線５８、５９は、前記スルーホール５５を通じてヒューズＦａと電気的に接続される。第２層目の配線５３、５４、５７、５８、５９は、例えば酸化シリコン膜５２の上部にスパッタリング法でＴｉＮ膜、Ａｌ（アルミニウム）合金膜、Ｔｉ膜およびＴｉＮ膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることにより形成する。
【００４５】
次に、図１３に示すように、第２層目の配線５３、５４、５７、５８、５９の上部に酸化シリコン膜６０、６１を堆積した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜６０、６１をエッチングすることにより、メモリアレイ（ＭＡＲＹ）の配線５３の上部にスルーホール６２を形成し、ヒューズ形成領域の配線５４、５７の上部にスルーホール６３、６４を形成し、スクライブ領域ＳＲの配線５８の上部にスルーホール６５を形成する。
【００４６】
次に、スルーホール６２〜６５の内部にプラグ６６を形成する。プラグ６６は、例えば酸化シリコン膜６１の上部にスパッタリング法でＴｉ膜を堆積し、さらにその上部にＣＶＤ法でＴｉＮ膜とＷ膜とを堆積した後、これらの膜をエッチバックしてスルーホール６２〜６５の内部に残すことにより形成する。
【００４７】
次に、酸化シリコン膜６１の上部に第３層目の配線（最上層配線）６７、６８、６９、７０を形成する。第３層目の配線６７〜７０のうち、メモリアレイ（ＭＡＲＹ）に形成された配線６７は、前記スルーホール６２を通じて第２層目の配線５３と電気的に接続され、ヒューズ形成領域に形成された配線６８、６９は、前記スルーホール６３、６４を通じて第２層目の配線５４、５７と電気的に接続され、スクライブ領域ＳＲに形成された配線７０は、前記スルーホール６５を通じて第２層目の配線５８と電気的に接続される。
【００４８】
第３層目の配線６７〜７０は、例えば酸化シリコン膜６１の上部にスパッタリング法でＴｉＮ膜、Ａｌ（アルミニウム）合金膜、Ｔｉ膜およびＴｉＮ膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることによって形成する。なお、図１４は、スルーホール６５、第２層目の配線５８およびスルーホール５５を介してヒューズＦａと電気的に接続された第３層目の配線７０を示すスクライブ領域ＳＲの拡大断面図である。
【００４９】
次に、図１５に示すように、第３層目の配線（最上層配線）６７〜７０の上部にパッシベーション膜７１を堆積する。パッシベーション膜７１は、例えばプラズマＣＶＤ法で堆積した酸化シリコン膜と窒化シリコン膜の積層膜によって構成される。
【００５０】
次に、パッシベーション膜７１の上部に感光性ポリイミド樹脂を塗布し、次いで所定のパターンを形成したフォトマスクを使って感光性ポリイミド樹脂を露光した後、現像を行なうことにより、パッシベーション膜７１の上部に所定の領域が開孔された樹脂層７２を形成する。
【００５１】
図１５に示すように、上記樹脂層７２は、ヒューズ形成領域に形成されたヒューズＦｂの上部に開孔（第１開孔）７３が形成される。また、図示は省略するが、上記樹脂層７２は、チップ領域１Ａ内のボンディングパッドＢＰが形成される領域（図１参照）の上部にも開孔が形成される。
【００５２】
図１６は、スクライブ領域ＳＲに形成された樹脂層７２のパターンを示す平面図、図１７は、図１６のａ−ａ' 線に沿った断面図である。
【００５３】
図示のように、スクライブ領域ＳＲの樹脂層７２は、ヒューズＦａよりも上層の導電層、すなわちスルーホール５５の内部に形成されたプラグ５６、第２層配線５８、５９、スルーホール６５の内部に形成されたプラグ６６および第３層配線７０の上部のみに形成されており、他の領域には形成されていない。また、第３層配線７０の端部を覆う樹脂層７２には、テスティングパッドＴＰを形成するための開孔７４が形成される。
【００５４】
上記のような樹脂層７２のパターンは、ヒューズＦａよりも上層の導電層、すなわちプラグ５６、第２層配線５８、５９、プラグ６６および第３層配線７０のパターンにＡＮＤ処理を施し、これに上記テスティングパッドＴＰを形成するための開孔７４パターンを付加した合成パターンを作製し、この合成パターンをフォトマスクに形成して感光性ポリイミド樹脂を露光、現像することによって形成することができる。また、この合成パターンを作製する際は、上記プラグ５６、第２層配線５８、５９、プラグ６６、第３層配線７０および開孔７４といった異なる導電層間の合わせずれを考慮し、これらの合わせずれに相当する量だけ拡大（ブローデン）処理した合成パターンを作製することが望ましい。
【００５５】
次に、図１８、図１９に示すように、上記樹脂層７２をマスクにしてパッシベーション膜７１をドライエッチングすることにより、スクライブ領域ＳＲにテスティングパッドＴＰを形成する。またこのとき同時に、チップ領域１Ａ内にボンディングパッドＢＰを形成し、ヒューズ形成領域に形成された欠陥救済用のヒューズＦｂの上部に開孔７５を形成する。
【００５６】
このとき、スクライブ領域ＳＲのパッシベーション膜７１およびその下層の絶縁膜も同時にエッチングされて削られるが、プラグ５６、第２層配線５８、５９、プラグ６６および第３層配線７０の上部は樹脂層７２で覆われているので、これらの導電層がエッチングにより破壊されることはない。また、このエッチングは、ヒューズ形成領域に形成された欠陥救済用のヒューズＦｂの上部の絶縁膜がある程度薄くなった時点で停止されるので、ヒューズＦｂと同層のヒューズＦａがこのエッチングで削られることもない。
【００５７】
その後、欠陥セルの検出を行ない、欠陥セルが検出された場合は、ヒューズ形成領域に形成された欠陥救済用のヒューズＦｂに開孔７５を通じてレーザを照射し、ヒューズＦｂを切断して冗長回路に切り換えることにより欠陥セルの救済を行なう。
【００５８】
次に、半導体ウエハ１のスクライブ領域ＳＲをダイシングブレードで切断することによって、半導体ウエハ１をチップに分割する。その際、スクライブ領域ＳＲには、ＴＥＧを構成する導電層の上部のみにしか樹脂層７２が形成されていないので、ダイシングブレードの寿命の低下を抑えることができる。
【００５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６０】
前記実施の形態では、情報蓄積用容量素子の上部電極材料を使ってヒューズを形成したが、例えば低抵抗単結晶シリコン、高融点金属シリサイドなど、他の電極配線材料を使ってヒューズを形成する場合に適用できることは勿論である。また、ＤＲＡＭ以外のメモリＬＳＩ（ＳＲＡＭ、不揮発性メモリなど）のヒューズ開孔プロセスに適用できることはいうまでもない。
【００６１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６２】
本発明によれば、ウエハをチップに分割する工程で使用するダイシングブレードの寿命の低下を抑えながら、スクライブ領域に形成されたＴＥＧの破壊を防止することができる。また、ウエハの表面に塗布する樹脂層を感光性樹脂で構成することにより、ウエハプロセスの工程数を低減することができる。従って、これらにより、半導体集積回路装置の製造コストを低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭが形成された半導体ウエハ１の一部を示す平面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【図１６】スクライブ領域ＳＲに形成された樹脂層のパターンを示す平面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体ウエハの要部断面図である。
【符号の説明】
１  半導体基板（半導体ウエハ）
１Ａ  チップ領域
２  ｐ型ウエル
３  ｎ型半導体領域
４  ｎ型ウエル
５  酸化シリコン膜
６  素子分離溝
７  ゲート酸化膜
８  ゲート電極
９  ｎ型半導体領域（ソース、ドレイン）
９ａ  ｎ- 型半導体領域（ソース、ドレイン）
１２  窒化シリコン膜
１３  窒化シリコン膜
１６  ＳＯＧ膜
１７  酸化シリコン膜
１８  酸化シリコン膜
１９  コンタクトホール
２０  コンタクトホール
２１  プラグ
２２  スルーホール
２８  酸化シリコン膜
３５  プラグ
３８  酸化シリコン膜
３９  酸化シリコン膜
４４  窒化シリコン膜
４５  下部電極
４５Ａ  アモルファスシリコン膜
４６  Ｔａ2 Ｏ5 膜
４７  上部電極
４８  スルーホール
４９  プラグ
５０、５１、５２  酸化シリコン膜
５３、５４  配線
５５  スルーホール
５６  プラグ
５７、５８、５９  配線
６０、６１  酸化シリコン膜
６２、６３、６４、６５  スルーホール
６６  プラグ
６７、６８、６９、７０  配線
７１  パッシベーション膜
７２  樹脂層
７３、７４、７５  開孔
ＢＬ  ビット線
ＢＰ  ボンディングパッド
Ｃ  情報蓄積用容量素子
Ｆａ、Ｆｂ  ヒューズ
ＭＡＲＹ  メモリアレイ
ＲＣ  冗長回路
ＳＲ  スクライブ領域
ＴＰ  テスティングパッド
ＷＤ  ワードドライバ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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