(57)【特許請求の範囲】
【請求項１】
半導体チップのベースに設けられる不揮発性記憶媒体であって、
メインメモリアレイと、該メインメモリアレイに直接連結する付加メモリアレイと、共用ソースと、周辺回路領域とを備えてなり、
該メインメモリアレイは、該半導体チップのベース内に設けられるソースとドレインを含んでなる少なくとも1以上のメモリセルと、該メモリセルのドレインに電気的に接続する少なくとも１以上のビットラインと、該メモリセルのソースに電気的に接続する少なくとも１以上の接地線とを備え、
該付加メモリアレイは、該半導体チップのベース内に設けられる付加ソースと付加ドレインを含んでなる付加メモリセルと、該付加メモリセルの付加ドレインに電気的に接続する少なくとも１以上の付加ビットラインと、該付加メモリセルの付加ソースに電気的に接続する少なくとも１以上の付加接地線とを備え、
該周辺回路領域には、前記メインメモリアレイの接地線に電気的に接続するメインメモリ接地線デコーダと、前記付加メモリアレイの付加接地線に電気的に接続する付加メモリ接地線デコーダと、少なくとも２本以上の信号伝送線を有し、該信号伝送線の両端がそれぞれ該メインメモリ接地線デコーダと該付加メモリ接地線デコーダとに電気的に接続し、
該共用ソースは、該メインメモリアレイと付加メモリアレイの接する位置におけるメインソース及び付加ソースとされる、
ことを特徴とする不揮発性記憶媒体。
【請求項２】
前記共用ソースが共用接地線に電気的に接続し、メインメモリ接地線デコーダが該共用接地線にアドレス配置を行う場合、該メインメモリ接地線デコーダが信号伝送線を介して該付加メモリ接地線デコーダに信号を伝送して該共用接地線の電圧を決定すると共に該共用接地線と、該付加メモリ接地線デコーダとの間の電気的接続が回路開放状態を形成するようにし、該付加メモリ接地線デコーダが該共用接地線にアドレス配置を行う場合、該付加メモリ接地線デコーダが他の信号伝送線を介して該メインメモリ接地線デコーダに信号を伝送して該共用接地線の電圧を決定し、且つ該共用接地線と、該メインメモリ接地線デコーダとの間の電気的接続が回路開放状態を形成するように構成することを特徴とする請求項１に記載の不揮発性記憶媒体。
【請求項３】
前記メインメモリ接地線デコーダは、該共用接地線に電気的に接続するサブ・デコーダを備えてなり、該サブ・デコーダはアドレス信号を受信する3入力NANDゲートと、インバータと、3モードインバータとを含んでなり、該インバーターの入力端は該3入力NANDゲートの出力端に電気的に接続し、該3モードインバーターの制御端は該付加接地線デコーダ内において該共用接地線に電気的に接続するサブ・デコーダの4入力NANDゲートの出力端に電気的に接続し、該付加メモリ接地線デコーダ内において、該共用接地線に電気的に接続するサブ・デコーダは、アドレス信号と符合信号とを受信する4入力NANDゲートと、インバータと、3モードインバータとを含んでなり、該インバーターの入力端は該4入力NANDゲートの出力端に電気的に接続し、該3モードインバーターの制御端は該メインメモリ接地線デコーダ内において該共用接地線に電気的に接続するサブ・デコーダの3入力NANDゲートの出力端に電気的に接続することを特徴とする請求項２に記載の不揮発性記憶媒体。
【請求項４】
前記共用ソースは該共用接地線に電気的に接続し、該メインメモリ接地線デコーダが該共用接地線にアドレス配置を行う場合、該メインメモリ接地線デコーダが信号伝送線を介して信号を該付加メモリ接地線デコーダに伝送して該共用接地線に電気的に接続するサブ・デコーダがいずれも選択され、且つ同等の電圧を出力し、該付加メモリ接地線デコーダが該共用接地線にアドレス配置を行う場合、該付加メモリ接地線デコーダが信号伝送線を介して信号を該メインメモリ接地線デコーダに伝送して該共用接地線に電気的に接続するサブ・デコーダがいずれも選択され、且つ同等の電圧を出力することを特徴とする請求項１に記載の不揮発性記憶媒体。
【請求項５】
前記メインメモリ接地線デコーダは、該共用接地線に電気的に接続するサブ・デコーダを備えてなり、該サブ・デコーダはアドレス信号を受信する3入力NANDゲートと、2入力NANDゲートと、インバータとを含んでなり、該2入力NANDゲートの1入力端は該3入力NANDゲートの出力端に電気的に接続し、該2入力NANDゲートの他の入力端は付加接地線デコーダ内において該共用接地線に電気的に接続するサブ・デコーダのNANDゲートの出力端に電気的に接続し、該付加メモリ接地線デコーダ内において、該共用接地線に電気的に接続するサブ・デコーダは、アドレス信号と符合信号とを受信する4入力NANDゲートと、2入力NANDゲートと、インバータとを含んでなり、該2入力NANDゲートの1入力端は該4入力NANDゲートの出力端に電気的に接続し、該2入力NANDゲートの他の入力端は該メインメモリ接地線デコーダ内において該共用接地線に電気的に接続するサブ・デコーダの3入力NANDゲートの出力端に電気的に接続することを特徴とする請求項４に記載の不揮発性記憶媒体。
【請求項６】
前記不揮発性記憶媒体は、仮想接地線アレイ構造を備える不揮発性記憶媒体であることを特徴とする請求項１に記載の不揮発性記憶媒体。
【請求項７】
半導体チップのベースに設けられる不揮発性記憶媒体であって、
メインメモリアレイと、該メインメモリアレイに直接連結する付加メモリアレイと、共用ドレインと、周辺回路領域とを備えてなり、
該メインメモリアレイは、該半導体チップのベース内に設けられるソースとドレインを含んでなる少なくとも1以上のメモリセルと、該メモリセルのドレインに電気的に接続する少なくとも１以上のビットラインと、該メモリセルのソースに電気的に接続する少なくとも１以上の接地線とを備え、
該付加メモリアレイは、該半導体チップのベース内に設けられる付加ソースと付加ドレインを含んでなる付加メモリセルと、該付加メモリセルの付加ドレインに電気的に接続する少なくとも１以上の付加ビットラインと、該付加メモリセルの付加ソースに電気的に接続する少なくとも１以上の付加接地線とを備え、
該周辺回路領域には、前記メインメモリアレイのビットラインに電気的に接続するメインメモリビットラインデコーダと、前記付加メモリアレイの付加ビットラインに電気的に接続する付加メモリビットラインデコーダと、少なくとも２本以上の信号伝送線を有し、該信号伝送線の両端がそれぞれ該メインメモリビットラインデコーダと該付加メモリビットラインデコーダとに電気的に接続し、
該共用ドレインは、該メインメモリアレイと付加メモリアレイの接する位置におけるメインドレイン及び付加ドレインとされる、
ことを特徴とする不揮発性記憶媒体。
【請求項８】
前記共用ドレインが共用ビットラインに電気的に接続し、該メインメモリビットラインデコーダが該共用ビットラインにアドレス配置を行う場合、該メインメモリビットラインデコーダが信号伝送線を介して該付加メモリビットラインデコーダに信号を伝送して該共用ビットラインの電圧を決定すると共に該共用ビットラインと、該付加メモリビットラインデコーダとの間の電気的接続が回路開放状態を形成するようにし、該付加メモリビットラインデコーダが該共用ビットラインにアドレス配置を行う場合、該付加メモリビットラインデコーダが他の信号伝送線を介して該メインメモリビットラインデコーダに信号を伝送して該共用ビットラインの電圧を決定し、且つ該共用ビットラインと、該メインメモリビットラインデコーダとの間の電気的接続が回路開放状態を形成するように構成することを特徴とする請求項７に記載の不揮発性記憶媒体。
【請求項９】
前記メインメモリビットラインデコーダは、該共用ビットラインに電気的に接続するサブ・デコーダを備えてなり、該サブ・デコーダはアドレス信号を受信する3入力NANDゲートと、インバータと、3モードインバータとを含んでなり、該インバーターの入力端は該3入力NANDゲートの出力端に電気的に接続し、該3モードインバーターの制御端は該付加ビットラインデコーダ内において該共用ビットラインに電気的に接続するサブ・デコーダの4入力NANDゲートの出力端に電気的に接続し、該付加メモリビットラインデコーダ内において、該共用ビットラインに電気的に接続するサブ・デコーダは、アドレス信号と符合信号とを受信する4入力NANDゲートと、インバータと、3モードインバータとを含んでなり、該インバーターの入力端は該4入力NANDゲートの出力端に電気的に接続し、該3モードインバーターの入力端は該メインメモリビットラインデコーダ内において該共用ビットラインに電気的に接続するサブ・デコーダの3入力NANDゲートの出力端に電気的に接続することを特徴とする請求項８に記載の不揮発性記憶媒体。
【請求項１０】
前記共用ドレインは該共用ビットラインに電気的に接続し、該メインメモリビットラインデコーダが該共用ビットラインにアドレス配置を行う場合、該メインメモリビットラインデコーダが信号伝送線を介して信号を該付加メモリビットラインデコーダに伝送して該共用ビットラインに電気的に接続するサブ・デコーダがいずれも選択され、且つ同等の電圧を出力し、該付加メモリビットラインデコーダが該共用ビットラインにアドレス配置を行う場合、該付加メモリビットラインデコーダが信号伝送線を介して信号を該メインメモリビットラインデコーダに伝送して該共用ビットラインに電気的に接続するサブ・デコーダがいずれも選択され、且つ同等の電圧を出力することを特徴とする請求項７に記載の不揮発性記憶媒体。
【請求項１１】
前記メインメモリビットラインデコーダは、該共用ビットラインに電気的に接続するサブ・デコーダを備えてなり、該サブ・デコーダはアドレス信号を受信する3入力NANDゲートと、2入力NANDゲートと、インバータとを含んでなり、該2入力NANDゲートの1入力端は該3入力NANDゲートの出力端に電気的に接続し、該2入力NANDゲートの他の入力端は付加ビットラインデコーダ内において該共用ビットラインに電気的に接続するサブ・デコーダの4入力NANDゲートの出力端に電気的に接続し、該付加メモリビットラインデコーダ内において、該共用ビットラインに電気的に接続するサブ・デコーダは、アドレス信号と符合信号とを受信する4入力NANDゲートと、2入力NANDゲートと、インバータとを含んでなり、該2入力NANDゲートの1入力端は該4入力NANDゲートの出力端に電気的に接続し、該2入力NANDゲートの他の入力端は該メインメモリビットラインデコーダ内において該共用ビットラインに電気的に接続するサブ・デコーダの3入力NANDゲートの出力端に電気的に接続することを特徴とする請求項1０に記載の不揮発性記憶媒体。
【請求項１２】
前記不揮発性記憶媒体は、仮想接地アレイ構造を備える不揮発性記憶媒体であることを特徴とする請求項７に記載の不揮発性記憶媒体。
【請求項１３】
仮想接地アレイ構造を備える不揮発性記憶媒体の制御方法において、該不揮発性記憶媒体はメインメモリアレイと、該メインメモリアレイに直接接続する付加メモリアレイと、周辺回路領域と、及び該メインメモリアレイと付加メモリアレイの接触する位置に設けられる共用ドーピング領域とを含んでなり、該メインメモリアレイは、少なくとも1以上のメモリセルと、該メモリセルのドレインに電気的に接続するビットラインと、及び該メモリセルのソースに電気的に接続する接地線を備えてなり、該付加メモリアレイは、少なくとも1以上の付加メモリセルと、該付加メモリセルのドレインに電気的に接続する付加ビットラインと、及び該付加メモリセルのソースに電気的に接続する付加接地線とを備えてなり、該周辺回路領域には、該メインメモリアレイの接地線に電気的に接続するメインメモリ接地線デコーダと、該付加メモリアレイの付加接地線に電気的に接続する付加メモリ接地線デコーダと、及び、少なくとも第1、第2の信号伝送線を備えてなり、且つそれぞれの信号伝送線の両端がそれぞれ該メインメモリ接地線デコーダと、付加メモリ接地線デコーダとに接続し係る構成による不揮発性記憶媒体の制御方法は、次に掲げる工程を含んでなり、該メインメモリ接地線デコーダを利用して該共用ドーピング領域に電気的に接続する共用接地線にアドレス配置を行う場合、該メインメモリ接地線デコーダが第1の信号伝送線を介して信号を該付加メモリ接地線デコーダに伝送して該共用接地線の電圧を決定し、且つ該共用接地線と付加メモリ接地線デコーダとの間の電気的接続に回路開放状態を形成し、該付加メモリビットラインデコーダを利用して該共用接地線にアドレス配置を行う場合、該付加メモリ接地線デコーダが第2の信号伝送線を介して信号を該メインメモリ接地線デコーダに伝送して該共用接地線の電圧を決定し、且つ該共用接地線と該メインメモリ接地線デコーダとの間の電気的接続に回路開放状態を形成することを特徴とする不揮発性記憶媒体の制御方法。
【請求項１４】
仮想接地アレイ構造を備える不揮発性記憶媒体の制御方法において、該不揮発性記憶媒体はメインメモリアレイと、該メインメモリアレイに直接接続する付加メモリアレイと、周辺回路領域と、及び該メインメモリアレイと付加メモリアレイの接触する位置に設けられる共用ドーピング領域とを含んでなり、該メインメモリアレイは、少なくとも1以上のメモリセルと、該メモリセルのドレインに電気的に接続するビットラインと、及び該メモリセルのソースに電気的に接続する接地線とを備えてなり、該付加メモリアレイは、少なくとも1以上の付加メモリセルと、該付加メモリセルのドレインに電気的に接続する付加ビットラインと、及び該付加メモリセルのソースに電気的に接続する付加接地線とを備えてなり、該周辺回路領域には、該メインメモリアレイの接地線に電気的に接続するメインメモリ接地線デコーダと、該付加メモリアレイの付加接地線に電気的に接続する付加メモリ接地線デコーダと、及び、少なくとも第1、第2の信号伝送線を備えてなり、且つそれぞれの信号伝送線の両端がそれぞれ該メインメモリ接地線デコーダと、付加メモリ接地線デコーダとに接続し係る構成による不揮発性記憶媒体の制御方法は、次に掲げる工程を含んでなり、該メインメモリ接地線デコーダを利用して該共用ドーピング領域に電気的に接続する共用接地線にアドレス配置を行う場合、該メインメモリ接地線デコーダが第1の信号伝送線を介して信号を該付加メモリ接地線デコーダに伝送して該共用接地線とそれぞれのサブ・デコーダがいずれも選択され、且つ同等の電圧を出力するようにし、該付加メモリ接地線デコーダを利用して該共用接地線にアドレス配置を行う場合、該付加メモリ接地線デコーダが第2の信号伝送線を介して信号を該メインメモリ接地線デコーダに伝送して該共用接地線とそれぞれのサブ・デコーダがいずれも選択され、且つ同等の電圧を出力するようにすることを特徴とする不揮発性記憶媒体の制御方法。
【請求項１５】
仮想接地アレイ構造を備える不揮発性記憶媒体の制御方法において、該不揮発性記憶媒体はメインメモリアレイと、該メインメモリアレイに直接接続する付加メモリアレイと、周辺回路領域と、及び該メインメモリアレイと付加メモリアレイの接触する位置に設けられる共用ドーピング領域とを含んでなり、該メインメモリアレイは、少なくとも1以上のメモリセルと、該メモリセルのドレインに電気的に接続するビットラインと、及び該メモリセルのソースに電気的に接続する接地線とを備えてなり、該付加メモリアレイは、少なくとも1以上の付加メモリセルと、該付加メモリセルのドレインに電気的に接続する付加ビットラインと、及び該付加メモリセルのソースに電気的に接続する付加接地線とを備えてなり、該周辺回路領域には、該メインメモリアレイのビットラインに電気的に接続するメインメモリビットラインデコーダと、該付加メモリアレイの付加ビットラインに電気的に接続する付加メモリビットラインデコーダと、及び、少なくとも第1、第2の信号伝送線を備えてなり、且つそれぞれの信号伝送線の両端がそれぞれ該メインメモリビットラインデコーダと、付加メモリビットラインデコーダとに接続し係る構成による不揮発性記憶媒体の制御方法は、次に掲げる工程を含んでなり、該メインメモリビットラインデコーダを利用して該共用ドーピング領域に電気的に接続する共用ビットラインにアドレス配置を行う場合、該メインメモリビットラインデコーダが第1の信号伝送線を介して信号を該付加メモリビットラインデコーダに伝送して該共用ビットラインの電圧を決定し、且つ該共用ビットラインと、該付加メモリビットラインデコーダとの間の電気的接続に回路開放状態を形成し、該付加メモリビットラインデコーダを利用して該共用ビットラインにアドレス配置を行う場合、該付加メモリビットラインデコーダが第2の信号伝送線を介して信号を該メモリビットラインデコーダに伝送して該共用ビットラインの電圧を決定し、且つ該共用ビットラインと、該メインメモリビットラインデコーダとの間の電気的接続に回路開放状態を形成することを特徴とする不揮発性記憶媒体の制御方法。
【請求項１６】
仮想接地アレイ構造を備える不揮発性記憶媒体の制御方法において、該不揮発性記憶媒体はメインメモリアレイと、該メインメモリアレイに直接接続する付加メモリアレイと、周辺回路領域と、及び該メインメモリアレイと付加メモリアレイの接触する位置に設けられる共用ドーピング領域とを含んでなり、該メインメモリアレイは、少なくとも1以上のメモリセルと、該メモリセルのドレインに電気的に接続するビットラインと、及び該メモリセルのソースに電気的に接続する接地線とを備えてなり、該付加メモリアレイは、少なくとも1以上の付加メモリセルと、該付加メモリセルのドレインに電気的に接続する付加ビットラインと、及び該付加メモリセルのソースに電気的に接続する付加接地線とを備えてなり、該周辺回路領域には、該メインメモリアレイのビットラインに電気的に接続するメインメモリビットラインデコーダと、該付加メモリアレイの付加ビットラインに電気的に接続する付加メモリビットラインデコーダと、及び、少なくとも第1、第2の信号伝送線を備えてなり、且つそれぞれの信号伝送線の両端が該メインメモリビットラインデコーダと、付加メモリビットラインデコーダとに接続し係る構成による不揮発性記憶媒体の制御方法は、次に掲げる工程を含んでなり、該メインメモリビットラインデコーダを利用して該共用ドーピング領域に電気的に接続する共用ビットラインにアドレス配置を行う場合、該メインメモリビットラインデコーダが第1の信号伝送線を介して信号を該付加メモリビットラインデコーダに伝送して該共用ビットラインとそれぞれのサブ・デコーダがいずれも選択され、且つ同等の電圧を出力するようにし、該付加メモリビットラインデコーダを利用して該共用ビットラインにアドレス配置を行う場合、該付加メモリビットラインデコーダが第2の信号伝送線を介して信号を該メインメモリビットラインデコーダに伝送して該共用ビットラインと、それぞれのサブ・デコーダがいずれも選択され、且つ同等の電圧を出力するようにすることを特徴とする不揮発性記憶媒体の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶媒体に関し、特にメインメモリアレイと、付加メモリアレイとを直接連結させた不揮発性記憶媒体に関わる。
【０００２】
【従来の技術】
最近の不揮発性記憶媒体は、従来のメインメモリアレイ以外に、いわゆる付加メモリアレイを含んでなる。付加メモリアレイはメインメモリアレイと完全に同様の構造であって、メインメモリアレイにおいて有効でないと認められる記憶エレメントの代替となるものである。よって、このような不揮発性記憶媒体は、メインメモリアレイの記憶エレメントを製造する場合、比較的大きな製造上の欠陥を許容することができるので、不揮発性記憶媒体全体の歩留まりを上げることができる。
【０００３】
図１に従来の不揮発性記憶媒体１０の構造を表わすブロック図を開示する。不揮発性記憶媒体１０は半導体チップのベース（図示せず）に製造される。不揮発性記憶媒体１０は周辺回路領域２０と、メモリアレイ領域５０とを含んでなり、メモリアレイ領域５０にはメインメモリアレイ６０と、付加メモリアレイ８０とを含む。周辺回路領域２０は、アドレスバッファ２２と、メインメモリアレイ６０内の記憶が有効でない記憶エレメントのアドレスアデータを保存するアドレサブル・メモリユニット２４と、メインメモリアレイ接地線デコーダ２６と、メインメモリアレイ６０に対して電気的に接続する複数の接地線ＧＬと、メインメモリビットラインデコーダ２７と、付加メモリアレイ接地線デコーダ２８と、付加メモリアレイ８０に対して電気的に接続する複数の接地線ＲＧＬと、付加メモリアレイビットラインデコーダ２９とを含む。
【０００４】
それぞれのビットラインＢＬ、ＲＢＬは、パス・トランジスタに対して電気的に接続し、メインメモリアレイビットラインデコーダ２７は、パス・トランジスタのゲート電極に対して電気的に接続し、付加メモリアレイビットラインデコーダ２９もパス・トランジスタのゲート電極に電気的に接続して、それぞれのビットラインＢＬ、ＲＢＬをデータラインに電気的に接続させる。
【０００５】
図２Ａに従来の不揮発性記憶媒体１０のメモリアレイ領域５０の構造を説明し、図２Ｂに従来の不揮発性記憶媒体１０のメモリアレイ領域５０の回路を説明する。不揮発性記憶媒体１０は半導体チップ４０のベース部４２上に設けられる。メモリアレイ５０は、メインメモリアレイ６０と、付加メモリアレイ８０とを含み、さらに、メインメモリアレイ６０と付加メモリアレイ８０との間に設けられ、メインメモリアレイ６０と付加メモリアレイ８０を隔離するためのフィールド・オキサイド層７０と、フィールド・オキサイド層７０の両側に設けられフィールド・オキサイド層７０の製造工程においてメインメモリアレイ６０及び付加メモリアレイ８０に対する影響が発生しないように隔離するための２つのダミーメモリとを含んでなる。
【０００６】
メインメモリアレイ６０はＭ本のビットラインＢＬ１〜ＢＬＭと、Ｍ＋１本の接地線ＧＬ１〜ＧＬＭ＋１と、複数のメモリセルを含んでなる。それぞれのメモリセルはソース５４とドレイン５６を備え、半導体チップ４０のベース４２内に形成し、ゲート極５８をベース４２上に形成する。それぞれの接地線ＧＬは、メインメモリアレイ６０内の所定の数のメモリセルのソース５４に電気的に接続するとともに、それぞれのビットラインＢＬは、メインメモリアレイ６０内の所定の数メモリセルのドレイン５６に接続する。Ｍ＋１本の接地線のうち、ＧＬ２〜ＧＬＭは両隣のメモリセルを操作するために用い、接地線ＧＬ２〜ＧＬＭは両隣のメモリセルと共用する。また接地線ＧＬ１及びＧＬＭ＋１は隣接する片方のメモリセルしか操作できない。また、ＢＬ１〜ＢＬＭは両隣のメモリセルを操作するために用いる。即ち、ビットラインＢＬ１〜ＢＬＭ＋１は両隣のメモリセルと共用する。
【０００７】
付加メモリアレイ８０は、Ｎ本のビットラインＲＢＬ１〜ＲＢＬＮと、Ｎ＋１本の接地線ＲＧＬ１〜ＲＧＬＮ＋１と、複数のメモリセルを含んでなる。それぞれのメモリセルはソース５４とドレイン５６を含み、半導体チップ４０のベース４２内に形成され、さらにゲート極５８をベース４２上に設ける。それぞれの接地線ＲＧＬは、付加メモリアレイ８０内の所定の数のメモリセルのソース５４に電気的に接続し、それぞれのビットラインＲＢＬは、付加メモリアレイ８０内の所定の数のメモリセルのドレイン５６に電気的に接続する。Ｎ＋１本の接地線のうち、ＲＧＬ２〜ＲＧＬＮは両隣のメモリセルを操作するために用いる。即ち、接地線ＲＧＬ２〜ＧＬＮは両隣のメモリセルと共用する。また接地線ＲＧＬ１及びＲＧＬN＋１は隣接する片方のメモリセルしか操作できない。またＲＢＬ１〜ＲＢＬＮは両隣のメモリセルを操作するために用いる。即ち、ビットラインＲＢＬ１〜ＲＢＬＭは両隣のメモリセルと共用する。
【０００８】
図２Ｂに示すように、不揮発性記憶媒体１０内のメモリセルＭ２に操作を実行する場合は、先に接地線ＧＬ２と、ビットラインＢＬ１と、ワードラインＷＬ１にアドレス配置をし、かつメモリセルのソース５４と、ドレイン５６と、及びゲート極５８をそれぞれ別々に制御して、始めてメモリセルＭ２の操作を進行させることができる。アドレスバッファ２２は、アドレス信号をアドレサブル・メモリユニット２４と、メインメモリアレイ接地線デコーダ２６と、メインメモリビットラインデコーダ２７と、付加メモリアレイ接地線デコーダ２８と、付加メモリアレイビットラインデコーダ２９とに対して、それぞれアドレス信号を出力する。メインメモリアレイ接地線デコーダ２６は、該アドレス信号に基づいて解読し、該接地線ＧＬ２にアドレス配置を行う。メインメモリアレイビットラインデコーダ２７は、該アドレス信号に基づいて解読し、それぞれのパスゲートを起動(ターンオン)してアドレスビットラインＢＬ１にアドレス配置を行う。ワードラインＷＬ１のアドレス配置方法も同様の原理に基づき、類似した方法で行う。
【０００９】
仮に伝送されるアドレス信号が、アドレサブル・メモリユニット２４に保存したアドレスに符合する場合、アドレサブル・メモリユニット２４は符合信号を発生して付加メモリアレイ接地線デコーダ２８と、付加メモリアレイビットラインデコーダ２９をターンオンする。付加メモリアレイ接地線デコーダ２８は、アドレスバッファ２２の出力するアドレス信号に基づいて解読を実行して付加接地線のアドレス配置を行う、付加メモリセルビットラインデコーダ２９はアドレスバッファ２２の出力するアドレス信号に基づいて解読し、それぞれのパスゲートをターンオンして付加ビットにアドレス配置を行う。
【００１０】
従来の不揮発性記憶媒体１０のメモリアレイ領域においては、主にメインメモリアレイ６０と付加メモリアレイ８０との間にフィールド・オキサイド層を設け、かつ該フィールド・オキサイド層の両側に２つのダミーメモリを設けることによって、メインメモリアレイ６０と付加メモリアレイ８０とを分離する。但し、フィールド・オキサイド層と、データを保存できないダミーメモリ７２を設けることは、メモリアレイエリア５０のレイアウト面積を増加することになる。このため半導体の製造において、サイズを縮小すべく設計する場合、該フィールド・オキサイド層とダミーメモリ７２の占める面積を如何にして低減して、メモリアレイ領域のレイアウト面積の使用効率を高めるかが重要な課題となる。
【００１１】
【発明が解決しようとする課題】
本発明は、メモリアレイ領域のレイアウト面積の使用効率を高め、半導体のサイズを効果的に縮小することのできる不揮発性記憶媒体を提供することを課題とする。
【００１２】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑みて鋭意研究を重ね、メインメモリアレイと付加メモリアレイとを併合させた仮想接地アレイ構造の不揮発性記憶媒体の構造に着目し、この知見に基づいて本発明の開発に至った。
【００１３】
即ち、本発明はメインメモリアレイと付加メモリアレイとを分離させるためのフィールド・オキサイド層と、ダミーメモリとを除去し、メインメモリアレイを直接付加メモリアレイに接続し、かつ仮想接地アレイ構造を採用した。該メインメモリアレイ領域と付加メモリアレイ領域とは、それぞれ複数のメモリセルと、複数ビットラインと、及び複数の接地線とを備え、その内のそれぞれのメモリセルは、いずれも半導体チップのベース内に形成された共用のソースと、共用のドレインとを備え、それぞれのビットラインは、該メインメモリアレイ、もしくは付加メモリアレイ内に所定の数設けられたメモリセルのドレインと電気的に接続する。また、それぞれの接地線は、該メインメモリアレイ、もしくは付加メモリアレイ内に所定の数設けられたメモリセルのソースと電気的に接続して構成する。
【００１４】
本発明による不揮発性記憶媒体は、半導体チップのベースに設けられる不揮発性記憶媒体であって、メインメモリアレイと、該メインメモリアレイに直接連結する付加メモリアレイと、共用ソースとを備えてなる。該メインメモリアレイは、該半導体チップのベース内に設けられるソースとドレインを含んでなる少なくとも1以上のメモリセルと、該メモリセルのドレインに電気的に接続する少なくとも１以上のビットラインと、該メモリセルのソースに電気的に接続する少なくとも１以上の接地線とを備える。該付加メモリアレイは、該半導体チップのベース内に設けられる付加ソースと付加ドレインを含んでなる付加メモリセルと、該付加メモリセルの付加ドレインに電気的に接続する少なくとも１以上の付加ビットラインと、該付加メモリセルの付加ソースに電気的に接続する少なくとも１以上の付加接地線とを備え、該共用ソースは、該メインメモリアレイと付加メモリアレイの接する位置におけるメインソース及び付加ソースとされる。
【００１５】
前記不揮発性記憶媒体がさらに周辺回路領域を備え、該周辺回路領域には、前記メインメモリアレイの接地線に電気的に接続するメインメモリ接地線デコーダと、前記付加メモリアレイの付加接地線に電気的に接続する付加メモリ接地線デコーダと、少なくとも２本以上の信号伝送線を有し、かつ該信号伝送線の両端がそれぞれ該メインメモリ接地線デコーダと該付加メモリ接地線デコーダとに電気的に接続する。
【００１６】
前記共用ソースが共用接地線に電気的に接続し、メインメモリ接地線デコーダが該共用接地線にアドレス配置を行う場合、該メインメモリ接地線デコーダが信号伝送線を介して該付加メモリ接地線デコーダに信号を伝送して該共用接地線の電圧を決定すると共に該共用接地線と、該付加メモリ接地線デコーダとの間の電気的接続が回路開放状態を形成するようにし、該付加メモリ接地線デコーダが該共用接地線にアドレス配置を行う場合、該付加メモリ接地線デコーダが他の信号伝送線を介して該メインメモリ接地線デコーダに信号を伝送して該共用接地線の電圧を決定し、且つ該共用接地線と、該メインメモリ接地線デコーダとの間の電気的接続が回路開放状態を形成するように構成する。
【００１７】
前記メインメモリ接地線デコーダが、該共用接地線に電気的に接続するサブ・デコーダを備えてなり、該サブ・デコーダはアドレス信号を受信する3入力NANDゲートと、インバータと、3モードインバータとを含んでなり、該インバーターの入力端は該3入力NANDゲートの出力端に電気的に接続し、該3モードインバーターの制御端は該付加接地線デコーダ内において該共用接地線に電気的に接続するサブ・デコーダの4入力NANDゲートの出力端に電気的に接続する。該付加メモリ接地線デコーダ内において、該共用接地線に電気的に接続するサブ・デコーダは、アドレス信号と符合信号とを受信する4入力NANDゲートと、インバータと、３モードインバータとを含んでなり、該インバーターの入力端は該4入力NANDゲートの出力端に電気的に接続し、該３モードインバーターの制御端は該メインメモリ接地線デコーダ内において該共用接地線に電気的に接続するサブ・デコーダの３入力NANDゲートの出力端に電気的に接続する。
【００１８】
前記共用ソースが該共用接地線に電気的に接続し、該メインメモリ接地線デコーダが該共用接地線にアドレス配置を行う場合、該メインメモリ接地線デコーダが信号伝送線を介して信号を該付加メモリ接地線デコーダに伝送して該共用接地線に電気的に接続するサブ・デコーダがいずれも選択され、且つ同等の電圧を出力する。該付加メモリ接地線デコーダが該共用接地線にアドレス配置を行う場合、該付加メモリ接地線デコーダが信号伝送線を介して信号を該メインメモリ接地線デコーダに伝送して該共用接地線に電気的に接続するサブ・デコーダがいずれも選択され、且つ同等の電圧を出力する。
【００１９】
前記メインメモリ接地線デコーダが該共用接地線に電気的に接続するサブ・デコーダを備えてなり、該サブ・デコーダはアドレス信号を受信する3入力NANDゲートと、2入力NANDゲートと、インバータとを含んでなり、該2入力NANDゲートの1入力端は該3入力NANDゲートの出力端に電気的に接続し、該2入力NANDゲートの他の入力端は付加接地線デコーダ内において該共用接地線に電気的に接続するサブ・デコーダのNANDゲートの出力端に電気的に接続する。該付加メモリ接地線デコーダ内において、該共用接地線に電気的に接続するサブ・デコーダは、アドレス信号と符合信号とを受信する4入力NANDゲートと、2入力NANDゲートと、インバータとを含んでなり、該2入力NANDゲートの1入力端は該4入力NANDゲートの出力端に電気的に接続し、該2入力NANDゲートの他の入力端は該メインメモリ接地線デコーダ内において該共用接地線に電気的に接続するサブ・デコーダの3入力NANDゲートの出力端に電気的に接続する。
【００２０】
前記不揮発性記憶媒体が仮想接地線アレイ構造を備える不揮発性記憶媒体である。
【００２１】
本発明による不揮発性記憶媒体は半導体チップのベースに設けられる不揮発性記憶媒体であって、メインメモリアレイと、該メインメモリアレイに直接連結する付加メモリアレイと、共用ドレインとを備えてなる。該メインメモリアレイは、該半導体チップのベース内に設けられるソースとドレインを含んでなる少なくとも1以上のメモリセルと、該メモリセルのドレインに電気的に接続する少なくとも１以上のビットラインと、該メモリセルのソースに電気的に接続する少なくとも１以上の接地線とを備え、該付加メモリアレイは、該半導体チップのベース内に設けられる付加ソースと付加ドレインを含んでなる付加メモリセルと、該付加メモリセルの付加ドレインに電気的に接続する少なくとも１以上の付加ビットラインと、該付加メモリセルの付加ソースに電気的に接続する少なくとも１以上の付加接地線とを備える。該共用ドレインは、該メインメモリアレイと付加メモリアレイの接する位置におけるメインドレイン及び付加ドレインとされる。
【００２２】
前記不揮発性記憶媒体がさらに周辺回路領域を備え、該周辺回路領域には、前記メインメモリアレイのビットラインに電気的に接続するメインメモリビットラインデコーダと、前記付加メモリアレイの付加ビットラインに電気的に接続する付加メモリビットラインデコーダと、少なくとも２本以上の信号伝送線を有し、かつ該信号伝送線の両端がそれぞれ該メインメモリビットラインデコーダと該付加メモリビットラインデコーダとに電気的に接続する。
【００２３】
前記共用ドレインが共用ビットラインに電気的に接続し、該メインメモリビットラインデコーダが該共用ビットラインにアドレス配置を行う場合、該メインメモリビットラインデコーダが信号伝送線を介して該付加メモリビットラインデコーダに信号を伝送して該共用ビットラインの電圧を決定すると共に該共用ビットラインと、該付加メモリビットラインデコーダとの間の電気的接続が回路開放状態を形成するようにし、該付加メモリビットラインデコーダが該共用ビットラインにアドレス配置を行う場合、該付加メモリビットラインデコーダが他の信号伝送線を介して該メインメモリビットラインデコーダに信号を伝送して該共用ビットラインの電圧を決定し、且つ該共用ビットラインと、該メインメモリビットラインデコーダとの間の電気的接続が回路開放状態を形成するように構成する。
【００２４】
前記メインメモリビットラインデコーダが該共用ビットラインに電気的に接続するサブ・デコーダを備えてなり、該サブ・デコーダはアドレス信号を受信する3入力NANDゲートと、インバータと、3モードインバータとを含んでなり、該インバーターの入力端は該3入力NANDゲートの出力端に電気的に接続し、該3モードインバーターの制御端は該付加ビットラインデコーダ内において該共用ビットラインに電気的に接続するサブ・デコーダの4入力NANDゲートの出力端に電気的に接続する。該付加メモリビットラインデコーダ内において、該共用ビットラインに電気的に接続するサブ・デコーダは、アドレス信号と符合信号とを受信する4入力NANDゲートと、インバータと、3モードインバータとを含んでなり、該インバーターの入力端は該4入力NANDゲートの出力端に電気的に接続し、該3モードインバーターの入力端は該メインメモリビットラインデコーダ内において該共用ビットラインに電気的に接続するサブ・デコーダの3入力NANDゲートの出力端に電気的に接続する。
【００２５】
前記共用ドレインが該共用ビットラインに電気的に接続し、該メインメモリビットラインデコーダが該共用ビットラインにアドレス配置を行う場合、該メインメモリビットラインデコーダが信号伝送線を介して信号を該付加メモリビットラインデコーダに伝送して該共用ビットラインに電気的に接続するサブ・デコーダがいずれも選択され、且つ同等の電圧を出力する。該付加メモリビットラインデコーダが該共用ビットラインにアドレス配置を行う場合、該付加メモリビットラインデコーダが信号伝送線を介して信号を該メインメモリビットラインデコーダに伝送して該共用ビットラインに電気的に接続するサブ・デコーダがいずれも選択され、且つ同等の電圧を出力する。
【００２６】
前記メインメモリビットラインデコーダが、該共用ビットラインに電気的に接続するサブ・デコーダを備えてなり、該サブ・デコーダはアドレス信号を受信する3入力NANDゲートと、2入力NANDゲートと、インバータとを含んでなり、該2入力NANDゲートの1入力端は該3入力NANDゲートの出力端に電気的に接続し、該2入力NANDゲートの他の入力端は付加ビットラインデコーダ内において該共用ビットラインに電気的に接続するサブ・デコーダの4入力NANDゲートの出力端に電気的に接続する。該付加メモリビットラインデコーダ内において、該共用ビットラインに電気的に接続するサブ・デコーダは、アドレス信号と符合信号とを受信する4入力NANDゲートと、2入力NANDゲートと、インバータとを含んでなり、該2入力NANDゲートの1入力端は該4入力NANDゲートの出力端に電気的に接続し、該2入力NANDゲートの他の入力端は該メインメモリビットラインデコーダ内において該共用ビットラインに電気的に接続するサブ・デコーダの3入力NANDゲートの出力端に電気的に接続する。
【００２７】
前記不揮発性記憶媒体が仮想接地アレイ構造を備える不揮発性記憶媒体である。
【００２８】
本発明による不揮発性記憶媒体は、半導体チップのベースに設けられる不揮発性記憶媒体であって、メインメモリアレイと、付加メモリアレイと、共用ドーピング領域とを含んでなり、該メインメモリアレイは、少なくとも1以上のメモリセルを有する。該付加メモリアレイは、該メインメモリアレイに直接接続し、且つ少なくとも1以上のメモリセルを有する。該共用ドーピング領域は該メインメモリアレイと、該付加メモリアレイの接触する位置に設けられ、両側縁部において隣接する該メモリセルと、付加メモリセルとに電気的に接続する。
【００２９】
前記メモリセルと付加メモリセルとが該半導体チップのベース内に設けられるソースとドレインとをそれぞれ含んでなり、且つ該ドーピング領域を該メインメモリアレイと、付加メモリアレイの接触する位置において隣接するメモリセル及び付加メモリセルの共用ソースとする。
【００３０】
前記メモリセルと付加メモリセルとが該半導体チップのベース内に設けられるソースとドレインとをそれぞれ含んでなり、且つ該ドーピング領域を該メインメモリアレイと、付加メモリアレイの接触する位置において隣接するメモリセル及び付加メモリセルの共用ドレインとする。
【００３１】
本発明による不揮発性記憶媒体の制御方法は仮想接地アレイ構造を備える不揮発性記憶媒体の制御方法であって、該不揮発性記憶媒体はメインメモリアレイと、該メインメモリアレイに直接接続する付加メモリアレイと、周辺回路領域と、及び該メインメモリアレイと付加メモリアレイの接触する位置に設けられる共用ドーピング領域とを含んでなり、該メインメモリアレイは、少なくとも1以上のメモリセルと、該メモリセルのドレインに電気的に接続するビットラインと、及び該メモリセルのソースに電気的に接続する接地線を備えてなる。該付加メモリアレイは、少なくとも1以上の付加メモリセルと、該付加メモリセルのドレインに電気的に接続する付加ビットラインと、及び該付加メモリセルのソースに電気的に接続する付加接地線とを備えてなり、該周辺回路領域には、該メインメモリアレイの接地線に電気的に接続するメインメモリ接地線デコーダと、該付加メモリアレイの付加接地線に電気的に接続する付加メモリ接地線デコーダと、及び、少なくとも第1、第2の信号伝送線を備えてなり、且つそれぞれの信号伝送線の両端がそれぞれ該メインメモリ接地線デコーダと、付加メモリ接地線デコーダとに接続する。かかる構成による不揮発性記憶媒体の制御方法は、次に掲げる工程を含んでなり、該メインメモリ接地線デコーダを利用して該共用ドーピング領域に電気的に接続する共用接地線にアドレス配置を行う場合、該メインメモリ接地線デコーダが第1の信号伝送線を介して信号を該付加メモリ接地線デコーダに伝送して該共用接地線の電圧を決定し、且つ該共用接地線と付加メモリ接地線デコーダとの間の電気的接続に回路開放状態を形成し、該付加メモリビットラインデコーダを利用して該共用接地線にアドレス配置を行う場合、該付加メモリ接地線デコーダが第２の信号伝送線を介して信号を該メインメモリ接地線デコーダに伝送して該共用接地線の電圧を決定し、且つ該共用接地線と該メインメモリ接地線デコーダとの間の電気的接続に回路開放状態を形成する。
【００３２】
本発明による不揮発性記憶媒体の制御方法は、仮想接地アレイ構造を備える不揮発性記憶媒体の制御方法であって、該不揮発性記憶媒体はメインメモリアレイと、該メインメモリアレイに直接接続する付加メモリアレイと、周辺回路領域と、及び該メインメモリアレイと付加メモリアレイの接触する位置に設けられる共用ドーピング領域とを含んでなり、該メインメモリアレイは、少なくとも1以上のメモリセルと、該メモリセルのドレインに電気的に接続するビットラインと、及び該メモリセルのソースに電気的に接続する接地線とを備えてなり該付加メモリアレイは、少なくとも1以上の付加メモリセルと、該付加メモリセルのドレインに電気的に接続する付加ビットラインと、及び該付加メモリセルのソースに電気的に接続する付加接地線とを備えてなる。該周辺回路領域には、該メインメモリアレイの接地線に電気的に接続するメインメモリ接地線デコーダと、該付加メモリアレイの付加接地線に電気的に接続する付加メモリ接地線デコーダと、及び、少なくとも第1、第2の信号伝送線を備えてなり、且つそれぞれの信号伝送線の両端がそれぞれ該メインメモリ接地線デコーダと、付加メモリ接地線デコーダとに接続する。係る構成による不揮発性記憶媒体の制御方法は、次に掲げる工程を含んでなり、該メインメモリ接地線デコーダを利用して該共用ドーピング領域に電気的に接続する共用接地線にアドレス配置を行う場合、該メインメモリ接地線デコーダが第1の信号伝送線を介して信号を該付加メモリ接地線デコーダに伝送して該共用接地線とそれぞれのサブ・デコーダがいずれも選択され、且つ同等の電圧を出力するようにし、該付加メモリ接地線デコーダを利用して該共用接地線にアドレス配置を行う場合、該付加メモリ接地線デコーダが第2の信号伝送線を介して信号を該メインメモリ接地線デコーダに伝送して該共用接地線とそれぞれのサブ・デコーダがいずれも選択され、且つ同等の電圧を出力するようにする。
【００３３】
本発明による不揮発性記憶媒体の制御方法は、仮想接地アレイ構造を備える不揮発性記憶媒体の制御方法であって、該不揮発性記憶媒体はメインメモリアレイと、該メインメモリアレイに直接接続する付加メモリアレイと、周辺回路領域と、及び該メインメモリアレイと付加メモリアレイの接触する位置に設けられる共用ドーピング領域とを含んでなり、該メインメモリアレイは、少なくとも1以上のメモリセルと、該メモリセルのドレインに電気的に接続するビットラインと、及び該メモリセルのソースに電気的に接続する接地線とを備えてなり、該付加メモリアレイは、少なくとも1以上の付加メモリセルと、該付加メモリセルのドレインに電気的に接続する付加ビットラインと、及び該付加メモリセルのソースに電気的に接続する付加接地線とを備えてなる。該周辺回路領域には、該メインメモリアレイのビットラインに電気的に接続するメインメモリビットラインデコーダと、該付加メモリアレイの付加ビットラインに電気的に接続する付加メモリビットラインデコーダと、及び、少なくとも第1、第2の信号伝送線を備えてなり、且つそれぞれの信号伝送線の両端がそれぞれ該メインメモリビットラインデコーダと、付加メモリビットラインデコーダとに接続する。係る構成による不揮発性記憶媒体の制御方法は、次に掲げる工程を含んでなり、該メインメモリビットラインデコーダを利用して該共用ドーピング領域に電気的に接続する共用ビットラインにアドレス配置を行う場合、該メインメモリビットラインデコーダが第1の信号伝送線を介して信号を該付加メモリビットラインデコーダに伝送して該共用ビットラインの電圧を決定し、且つ該共用ビットラインと、該付加メモリビットラインデコーダとの間の電気的接続に回路開放状態を形成し、該付加メモリビットラインデコーダを利用して該共用ビットラインにアドレス配置を行う場合、該付加メモリビットラインデコーダが第2の信号伝送線を介して信号を該メモリビットラインデコーダに伝送して該共用ビットラインの電圧を決定し、且つ該共用ビットラインと、該メインメモリビットラインデコーダとの間の電気的接続に回路開放状態を形成する。
【００３４】
本発明による不揮発性記憶媒体の制御方法は、仮想接地アレイ構造を備える不揮発性記憶媒体の制御方法であって、該不揮発性記憶媒体はメインメモリアレイと、該メインメモリアレイに直接接続する付加メモリアレイと、周辺回路領域と、及び該メインメモリアレイと付加メモリアレイの接触する位置に設けられる共用ドーピング領域とを含んでなり、該メインメモリアレイは、少なくとも1以上のメモリセルと、該メモリセルのドレインに電気的に接続するビットラインと、及び該メモリセルのソースに電気的に接続する接地線とを備えてなり、該付加メモリアレイは、少なくとも1以上の付加メモリセルと、該付加メモリセルのドレインに電気的に接続する付加ビットラインと、及び該付加メモリセルのソースに電気的に接続する付加接地線とを備えてなる。該周辺回路領域には、該メインメモリアレイのビットラインに電気的に接続するメインメモリビットラインデコーダと、該付加メモリアレイの付加ビットラインに電気的に接続する付加メモリビットラインデコーダと、及び、少なくとも第1、第2の信号伝送線を備えてなり、且つそれぞれの信号伝送線の両端が該メインメモリビットラインデコーダと、付加メモリビットラインデコーダとに接続する。かかる構成による不揮発性記憶媒体の制御方法は、次に掲げる工程を含んでなり、該メインメモリビットラインデコーダを利用して該共用ドーピング領域に電気的に接続する共用ビットラインにアドレス配置を行う場合、該メインメモリビットラインデコーダが第1の信号伝送線を介して信号を該付加メモリビットラインデコーダに伝送して該共用ビットラインとそれぞれのサブ・デコーダがいずれも選択され、且つ同等の電圧を出力するようにし、該付加メモリビットラインデコーダを利用して該共用ビットラインにアドレス配置を行う場合、該付加メモリビットラインデコーダが第2の信号伝送線を介して信号を該メインメモリビットラインデコーダに伝送して該共用ビットラインと、それぞれのサブ・デコーダがいずれも選択され、且つ同等の電圧を出力するようにする。
【００３５】
本発明による不揮発性記憶媒体は、半導体チップのベースに設けられる不揮発性記憶媒体であって、少なくとも1以上のメモリセルを含んでなるメインメモリアレイと、該メインメモリアレイに直接接続し、且つ少なくとも1以上の付加メモリセルを含んでなる付加メモリアレイと、該メインメモリアレイと付加メモリアレイとが接触する位置に設けられ、両側縁に隣接する該メモリセルと、付加メモリセルによって共用される共用ドーピングエリアと、少なくとも1以上のデコーダを含んでなる周辺回路領域とを備える。
【００３６】
前記デコーダが、メインメモリデコーダと、付加メモリデコーダと、及び共用デコーダとを含む。
【００３７】
前記共用デコーダが共用接地線デコーダである。
【００３８】
前記共用デコーダが共用ビットラインデコーダである。
【００３９】
本発明による不揮発性記憶媒体は、半導体チップのベースに設けられる不揮発性記憶媒体であって、メインメモリアレイと該メインメモリアレイに直接接続する付加メモリアレイと、周辺回路領域とを備えてなり、該メインメモリアレイは、該半導体チップのベース内に設けられるソースとドレインを有する少なくとも1以上のメモリセルと、該メモリセルのドレインに電気的に接続するビットラインと、該メモリセルのソースに電気的に接続する接地線とを含んでなり、該付加メモリアレイは、該半導体チップのベース内に設けられる付加ソースと付加ドレインを有する少なくとも1以上の付加メモリセルと、該付加メモリセルの付加ドレインに電気的に接続する付加ビットラインと、該付加メモリセルの付加ソースに電気的に接続する付加接地線とを含んでなり、且つ該付加メモリアレイは該メインメモリアレイと共用ドーピング領域を共用し、該周辺回路領域には少なくとも1以上のデコーダが含まれる。
【００４０】
前記デコーダが、該メインメモリアレイの接地線に電気的に接続するメインメモリ接地線デコーダと、該付加メモリアレイの付加接地線に電気的に接続する付加メモリ接地線デコーダと、少なくとも2本以上の信号伝送線を備え、且つそれぞれの信号伝送線の両端が該メインメモリ接地線デコーダと、付加メモリ接地線デコーダとに電気的に接続する。
【００４１】
前記デコーダが更に共用接地線デコーダを含む。
【００４２】
前記共用ドーピング領域が、該メインメモリアレイと付加メモリアレイの接触する位置におけるソースとされるとともに、付加ソースともされる。
【００４３】
前記デコーダが、該メインメモリアレイのビットラインに電気的に接続するメインメモリビットラインデコーダと、該付加メモリアレイの付加ビットラインに電気的に接続する付加メモリビットラインデコーダと、少なくとも2本以上の信号伝送線を備え、且つそれぞれの信号伝送線の両端が該メインメモリビットラインデコーダと、付加メモリビットラインデコーダとに電気的に接続する。
【００４４】
前記デコーダが、更に共用ビットラインデコーダを含む。
【００４５】
前記共用ドーピング領域が、該メインメモリアレイと、付加メモリアレイの接触する位置におけるドレインとされると共に、付加ドレインともされる。
【００４６】
【発明の実施の形態】
本発明は、メモリアレイ領域のレイアウト面積の使用効率を高め、半導体のサイズを効果的に縮小することのできる不揮発性記憶媒体であって、メインメモリアレイと付加メモリアレイと直接連結して仮想接地アレイ構造を構成する。即ち、本発明はメインメモリアレイと付加メモリアレイとを分離させるためのフィールド・オキサイド層と、ダミーメモリとを除去し、メインメモリアレイを直接付加メモリアレイに接続する。
【００４７】
かかる不揮発性記憶媒体の構造と特徴を説明するために具体的な実施例を挙げ、図を参照にして以下に詳述する。
【００４８】
【実施例】
図３は、本発明による不揮発性記憶媒体１１０の一部構造を表わすブロック図を示す。不揮発性記憶媒体１１０は周辺回路領域１２０と、メモリアレイ領域１５０とによってなる。メモリアレイ領域１５０はメインメモリアレイ１６０と、付加メモリアレイ１７０とを含み、周辺回路領域１２０はアドレスバッファ１２２と、アドレサブル・メモリユニット１２４と、接地線デコーダ１３０と、付加接地線デコーダ１４０とを含んでなる。アドレサブル・メモリユニット１２４はメインメモリアレイ１６０内の失効したメモリユニットのアドレスデータを保存するために設ける。また、接地線デコーダ１３０は接地線ＧＬを介してメインメモリアレイ１６０に電気的に接続し、付加接地線デコーダ１４０は接地線ＲＧＬを介して付加メモリアレイに電気的に接続する。
【００４９】
図４は、本発明による不揮発性記憶媒体１１０のメモリアレイ領域１５０の回路図であり、図５に、本発明による不揮発性記憶媒体１１０のメモリアレイ領域１５０構造を表わす。図示によるに、不揮発性記憶媒体１１０は半導体チップ１８０のベース１８２上に形成される。メモリアレイ領域１５０はメインメモリアレイ１６０と、付加メモリアレイ１７０を含む。メインメモリアレイ１６０は付加メモリアレイ１７０に直接接続する。メインメモリアレイ１６０の端縁部に当たる位置の接地線ＧＬＭ＋１は、付加メモリアレイ１７０の端縁部に当たる位置の接地線ＲＧＬ１と連結して共用接地線ＧＬＣとなる。即ち、メインメモリアレイ１６０と付加メモリアレイ１７０とが接する位置の該メインソースと付加ソースは、共用ドーピング領域となる。
【００５０】
メインメモリアレイ１６０はＭ本のビットラインＢＬ１〜ＢＬＭと、Ｍ＋１本の接地線ＧＬ１〜ＧＬＭ＋１と、複数のメモリセルを含んでなる。それぞれのメモリセルはソース１８４とドレイン１８６とを備え、半導体チップ１８０のベース１８２内に形成し、ゲート極１８８をベース１８２上に形成する。ゲート極１８８はコントロールゲートでも、フローゲートでもよい。それぞれの接地線ＧＬは、メインメモリアレイ１６０内の所定の数のメモリセルのソース１８４に電気的に接続するとともに、それぞれのビットラインＢＬは、メインメモリアレイ１６０内の所定の数のメモリセルのドレイン１８６に電気的に接続する。Ｍ＋１本の接地線のうち、ＧＬ２〜ＧＬＭ＋１は両隣のメモリセルを操作するために用いる。即ち、接地線ＧＬ２〜ＧＬＭ＋１は両隣のメモリセルと共用する。また接地線ＧＬ１はメインメモリアレイ１６０の端縁部に位置するため一方の側面のセルしか操作できない。
【００５１】
付加メモリアレイ１７０は、Ｎ本のビットラインＲＢＬ１〜ＲＢＬＮと、Ｎ＋１本の接地線ＲＧＬ１〜ＲＧＬＮ＋１と、複数のメモリセルを含んでなる。それぞれのメモリセルはソース１８４とドレイン１８６を含み、半導体チップ１８０のベース１８２内に形成され、さらにゲート極１８８をベース１８２上に設ける。それぞれの接地線ＲＧＬは、付加メモリアレイ１７０内の所定の数のメモリセルのソース１８４に電気的に接続し、それぞれのビットラインＲＢＬは、付加メモリアレイ１７０内の所定の数のメモリセルのドレイン１８６に電気的に接続する。Ｎ＋１本の接地線の内、ＲＧＬ１〜ＲＧＬＮは両隣のメモリセルを操作するために用いる。即ち、接地線ＲＧＬ１〜ＧＬＮは両隣のメモリセルと共用する。また接地線ＲＧＬＮ＋１は付加メモリアレイ１７０の端縁部に位置するため一方の側面のセルしか操作できない。
【００５２】
図６Ａは、実施例における接地線デコーダ１３０’と、付加接地線デコーダ１４０’の論理回路図である。図示によるに、接地線デコーダ１３０’はＭ＋１個のサブ・デコーダ１３１−１’〜１３１−Ｍ＋１’を備え、それぞれのサブ・デコーダ１３１’は、それぞれメインメモリアレイ１６０の各接地線ＧＬ’に対応して設けられる。またサブ・デコーダ１３１−１’及び１３１−Ｍ＋１’を除くそれぞれのサブ・デコーダ１３１−2’〜１３１−Ｍ’は、いずれもアドレス信号を受信する２つの３入力ＮＡＮＤゲートと、１つの２入力ＮＡＮＤゲートとを備える。該２入力ＮＡＮＤゲートの入力端は、それぞれ該３入力ＮＡＮＤゲートの２つの出力端と、インバータとに電気的に接続し、該インバータの入力端はＮＡＮＤゲートの出力端に電気的に接続する。
【００５３】
接地線ＧＬＭ＋１’に対応するサブ・デコーダ１３１−Ｍ＋１’は、アドレス信号を受信する１つの３入力ＮＡＮＤゲート１３２と、１つの２入力ＮＡＮＤゲート１３３、及び１つのインバータ１３４とを備える。ＮＡＮＤゲート１３３の１入力端はＮＡＮＤゲート１３２の出力端に電気的に接続し、かつ他の入力端は信号伝送線１３６’に電気的に接続する。
【００５４】
付加接地線デコーダ１４０’はＮ＋１個のサブ・デコーダ１４１−１’〜１４１−Ｎ＋１’を備え、それぞれのサブ・デコーダ１４１’は付加メモリアレイ１７０の接地線ＲＧＬ’に対応して設けられる。サブ・デコーダ１４１−１’及び１４１−Ｎ＋１’を除くそれぞれのデコーダ１４１−２’〜１４１−Ｎ’は、いずれもアドレス信号と符合信号を受信する２つの４入力ＮＡＮＤゲートと、１つの２入力ＮＡＮＤゲートとを備え、該２入力ＮＡＮＤゲートの入力端は、それぞれ２つの４入力端ＮＡＮＤゲートの出力端と、及びインバータに電気的に接続し、該インバータの入力端はＮＡＮＤゲートの出力端に電気的に接続する。
【００５５】
接地線ＲＧＬ１’に対応するサブ・デコーダ１４１−１’は、アドレス信号及び符合信号を受信する４入力ＮＡＮＤゲート１４２と、２入力ＮＡＮＤゲート１４３と、及びインバータ１４４を備える。ＮＡＮＤゲート１４３は、入力端の１がＮＡＮＤゲート１４２の出力端に電気的に接続し、他の入力端が信号伝送線１３８’に電気的に接続する。
【００５６】
信号伝送線１３６’の両端は、それぞれサブ・デコーダ１３１−Ｍ＋１’の２入力ＮＡＮＤゲート１３３の１入力端と、サブ・デコーダ１４１−１’の４入力ＮＡＮＤゲート１４２の出力端に電気的に接続する。また、信号伝送線１３８’の両端は、それぞれサブ・デコーダ１４１−１’の２入力ＮＡＮＤゲート１４３の１入力端と、及びサブ・デコーダ１３１−Ｍ＋１’の３入力ＮＡＮＤゲート１３２の出力端に電気的に接続する。
【００５７】
不揮発性記憶媒体１１０の操作を行う場合、アドレスバッファ１２２がアドレス信号を接地線デコーダ１３０’と、アドレサブル・メモリユニット１２４とにそれぞれ出力し、接地線デコーダ１３０’は、該アドレス信号に基づいて信号伝送線１３６’から伝送される信号を解読し、メインメモリアレイ１６０の適宜な接地線ＧＬを選択する。仮に伝送されたアドレス信号がアドレサブル・メモリユニット１２４に保存されたアドレスに符合していれば、アドレサブル・メモリユニット１２４は符合信号を発生させ、該符合信号によって付加接地線デコーダ１４０’を駆動し、該アドレス信号に基づいて信号伝送線１３８’から伝送される信号を解読させ、付加メモリアレイ１７０の適宜な接地線ＲＧＬを選択する。
【００５８】
例を挙げると、接地線デコーダ１３０’が共用接地線ＧＬＣを駆動しようとする場合、サブ・デコーダ１３１−Ｍ＋１の出力接地線ＧＬＭ＋１’が選択され、接地線デコーダ１３０’のサブ・デコーダ１３１−Ｍ＋１’の信号伝送線１３８’を介して動作対応信号を付加接地デコーダ１４０’のサブ・デコーダ１４１−１に出力し、サブ・デコーダ１４１−１’の出力するＲＧＬ１’も選択されるようにする。このためサブ・デコーダ１３１−Ｍ＋１’、１４１−１’のいずれもが選択される（即ち、電圧を出力する）。逆に付加接地線デコーダ１４０’が共用の接地線ＧＬＣ’を駆動しようとする場合、サブ・デコーダ１４１−１’の出力接地線ＲＧＬ’１が選択され、接地線デコーダ１４０’のサブ・デコーダ１４１−１’の信号伝送線１３６’を介して動作対応信号を付加接地デコーダ１３０’のサブ・デコーダ１３１−Ｍ＋１’に出力し、サブ・デコーダ１３１−Ｍ＋１’の出力するＧＬＭ＋１’も選択されるようにする。このためサブ・デコーダ１３１−Ｍ＋１’、１４１−１’のいずれもが選択される（即ち、電圧を出力する）。
【００５９】
図６Ｂは、他の実施形態による接地線デコーダ１３０’’と、付加接地線デコーダ１４０’’の論理回路図である。図による実施形態は、接地線ＧＬＭ＋１’’のサブ・デコーダ１３１−Ｍ＋１’’が、アドレス信号を受信する３入力ＮＡＮＤゲート１３２と、インバータ１３４、３モード出力インバータ１３５とを含んでなり、この点において図６Ａと異なる。インバータ１３４の１入力端はＮＡＮＤゲート１３２の出力端に電気的に接続し、３モード出力インバータ１３５の１入力端はインバータ１３４の出力端に電気的に接続し、かつ３モード出力インバータ１３５の制御端は信号伝送線１３６’’に電気的に接続する。
【００６０】
サブ・デコーダ１４１−１’’は、アドレス信号と符合信号を受信する４モード入力ＮＡＮＤゲート１４２と、インバータ１４４と、３モード出力インバータ１４５を備える。インバータ１４４の１入力端はＮＡＮＤゲート１４２の出力端に電気的に接続し、３モード出力インバータ１４５の入力端はインバータ１４４の出力端に電気的に接続する。また、３モード出力インバータ１４５の制御端は信号伝送線１３８’’に電気的に接続する。
【００６１】
信号伝送線１３６’’の両端は、それぞれサブ・デコーダ１３１−Ｍ＋１’’の３モードインバータ１３５の制御端と、サブ・デコーダ１４１−１’’の４入力ＮＡＮＤゲート１４２の出力端に電気的に接続する。また、信号伝送線１３８’’の両端は、それぞれサブ・デコーダ１４１−１’’のインバータ１４５の制御端と、サブ・デコーダ１３１−Ｍ＋１’’の３モード入力ＮＡＮＤゲート１３２の出力端に電気的に接続する。
【００６２】
図６Ａに係る上述の操作手順と同様に、不揮発性記憶媒体１１０に対して操作を行う場合、アドレスバッファ１２２はアドレス信号を接地線デコーダ１３０’’と、アドレサブル・メモリユニット１２４とにそれぞれ伝送する。接地線デコーダ１３０’’は該アドレス信号にもとづいて信号伝送線１３６’’から伝送される信号を解読し、メインメモリアレイ１６０の適宜な接地線ＧＬ’’を選択する。仮に伝送されたアドレス信号がアドレサブル・メモリユニット１２４に保存されたアドレスに符合していれば、アドレサブル・メモリユニット１２４は符合信号を発生させ、該符合信号によって付加接地線デコーダ１４０’’を駆動し、該アドレス信号に基づいて信号伝送線１３８’’から伝送される信号を解読させ、付加メモリアレイ１７０の適宜な接地線ＲＧＬ’’を選択する。
【００６３】
例を挙げると、接地線デコーダ１３０’’が共用の接地線ＧＬＣ’’を駆動しようとする場合、サブ・デコーダ１３１−Ｍ＋１’’の出力接地線ＧＬＭ＋１’’が選択され、接地線デコーダ１３０’’のサブ・デコーダ１３１−Ｍ＋１’’の信号伝送線１３８’’を介して動作対応信号を付加接地デコーダ１４０’’のサブ・デコーダ１４１−１’’に出力し、サブ・デコーダ１４１−１’’の出力するＲＧＬ’１ ’’に出力回路開放状態を形成する。このため共用接地線ＧＬｃ’’を操作することができなくなる。即ち、共用接地線ＧＬｃ’’の電圧は、サブ・デコーダ１３１−Ｍ＋１’’の出力によって決定される。逆に付加接地線デコーダ１４０’’が共用接地線ＧＬＣ’’を駆動しようとする場合、サブ・デコーダ１４１−１’’の出力接地線ＲＧＬ１’’が選択され、接地線デコーダ１４０’’のサブ・デコーダ１４１−１’’の信号伝送線１３６’を介して動作対応信号を付加接地デコーダ１３０’’のサブ・デコーダ１３１−Ｍ＋１’’に出力し、サブ・デコーダ１３１−Ｍ＋１’’の出力接地線ＧＬＭ＋１’’が出力回路開放状態を形成して共用接地線ＧＬＣ’’を操作することができなくなる。即ち、共用接地線ＧＬｃ’’の電圧は、サブ・デコーダ１４１−１’’の出力によって決定される。
【００６４】
よって、本発明においては、接地線デコーダ１３０’／１３０’’及び付加接地線デコーダ１４０’／１４０’’を制御することによってメインメモリアレイ１６０と付加メモリアレイ１７０とを直接連結することができる。上述の実施例において、メインメモリアレイ１６０は付加メモリアレイ１７０とソースを共用して共用接地線を形成し、かつ接地線デコーダ１３０’／１３０’’の信号伝送線１３８’／１３８’’から伝送される動作対応信号を利用して付加接地線デコーダ１４０’／１４０’’を制御し、また付加接地線デコーダ１４０’／１４０’’の信号伝送線１３６’／１３６’’から伝送される動作対応信号を利用して接地線デコーダ１３０’／１３０’’を制御し、それぞれの電圧が該共用接地線に正確に印加されるようにする。
【００６５】
１本の接地線を共用する以外に、１本のビットラインを利用してメインメモリアレイ１６０と付加メモリアレイ１７０とを接続してもよい。図７は、本発明による不揮発性記憶媒体２１０の一部ブロック図である。不揮発性記憶媒体２１０は周辺回路領域２２０とメモリアレイ領域２５０とを含む。但し、接地線に関連する部分は図７に示さない。メモリアレイ領域２５０はメインメモリアレイ２６０と付加メモリアレイ２７０とを含んでなり、周辺回路領域２２０はアドレスバッファ２２２と、メインメモリアレイ２６０内の失効したメモリユニットのアドレスデータを保存するためのアドレサブル・メモリユニット２２４と、メインメモリアレイ２６０のビットラインＢＬに電気的に接続するビットラインデコーダ２３０と、付加メモリアレイ２７０のビットラインＲＢＬに電気的に接続する付加ビットラインデコーダ２４０とを含んでなる。
【００６６】
図８は、本発明による不揮発性記憶媒体２１０のメモリアレイ領域２５０の回路図であり、図９に、本発明による不揮発性記憶媒体２１０のメモリアレイ領域２５０の構造を示す。不揮発性記憶媒体２１０は半導体チップ２８０のベース２８２上に形成される。メモリアレイ領域２５０はメインメモリアレイ２６０と、付加メモリアレイ２７０とを含む。メインメモリアレイ２６０は付加メモリアレイ２７０に直接接続する。メインメモリアレイ２６０の端縁部に当たる位置のビットラインＢＬＭ＋１は、付加メモリアレイ２７０の端縁部に当たる位置のビットラインＲＢＬ１と連結して共用ビットラインＢＬＣとなる。即ち、メインメモリアレイ２６０と付加メモリアレイ２７０とが接する位置の該メインドレインと付加ドレインは、共用ドーピング領域となる。
【００６７】
メインメモリアレイ２６０はＭ＋１本のビットラインＢＬ１〜ＢＬＭ＋１と、Ｍ本の接地線ＧＬ１〜ＧＬＭと、複数のメモリセルを含んでなる。それぞれのメモリセルはソース２８６とドレイン２８４とを備え、半導体チップ２８０のベース２８２内に形成し、ゲート極２８８をベース２８２上に形成する。それぞれの接地線ＧＬは、メインメモリアレイ２６０内の所定の数のメモリセルのソース２８６に電気的に接続するとともに、それぞれのビットラインＢＬは、メインメモリアレイ６０内の所定の数メモリセルのドレイン２８４に電気的に接続する。Ｍ＋１本のビットラインのうち、ＢＬ２〜ＢＬＭ＋１は両隣のメモリセルを操作するために用いる。即ち、ビットラインＢＬ２〜ＢＬＭ＋１は両隣のメモリセルと共用する。またビットラインＢＬ１はメインメモリアレイ２６０の端縁部に位置するため一方の側面のセルしか操作できない。
【００６８】
付加メモリアレイ２７０は、Ｎ＋１本のビットラインＲＢＬ１〜ＲＢＬＮ＋１と、Ｎ本の接地線ＲＧＬ１〜ＲＧＬＮと、複数のメモリセルを含んでなる。それぞれのメモリセルはソース２８６とドレイン２８４とを含み、半導体チップ２８０のベース２８２内に形成され、さらにゲート極２８８をベース２８２上に設ける。それぞれの接地線ＲＧＬは、付加メモリアレイ２７０内の所定の数のメモリセルのソース２８６に電気的に接続し、それぞれのビットラインＲＢＬは、付加メモリアレイ２７０内の所定の数のメモリセルのドレイン２８４に電気的に接続する。Ｎ＋１本のビットラインの内、ＲＢＬ１〜ＲＢＬＮは両隣のメモリセルを操作するために用いる。即ち、ビットラインＲＢＬ１〜ＧＢＬＮは両隣のメモリセルと共用する。またビットライン線ＲＢＬＮ＋１は一方の側面のセルしか操作できない。
【００６９】
図１０Ａは、実施例におけるビットラインデコーダ２３０’と、付加ビット線デコーダ２４０’の論理回路図である。ビットラインデコーダ２３０’はＭ＋１個のサブ・デコーダ２３１−１’〜２３１−Ｍ＋１’を備え、それぞれのサブ・デコーダ２３１’は、それぞれメインメモリアレイ２６０の各ビットラインＢＬ’に対応して設けられる。またサブ・デコーダ２３１−１’及び２３１−Ｍ＋１’を除くそれぞれのサブ・デコーダ２３１−2’〜２３１−Ｍ’は、いずれもアドレス信号を受信する２つの３入力ＮＡＮＤゲートと、１つの２入力ＮＡＮＤゲートとを備える。ビットラインＢＬＭ＋１’に対応するビットラインサブ・デコーダ２３１−Ｍ＋１’は、アドレス信号を受信するための３入力ＮＡＤＮゲート２３２、２入力ＮＡＮＤゲート２３３及びインバータ２３４を含む。２入力ＮＡＮＤゲート２３３の一入力端は、３入力ＮＡＮＤゲート２３２の出力端に電気的に接続され、２入力ＮＡＮＤゲート２３３の他の入力端は、信号伝送線２３６’に電気的に接続される。インバータ２３４の入力端は、２入力ＮＡＮＤゲート２３３の出力端に電気的に接続される。
【００７０】
付加ビットデコーダ２４０’はＮ＋１個のサブ・デコーダ２４１−１’〜２４１−Ｎ＋１’を備え、それぞれのサブ・デコーダ２４１’は付加メモリアレイ２７０のビットラインＲＢＬ’に対応して設けられる。サブ・デコーダ２４１−１’及び２４１−Ｎ＋１’を除くそれぞれのデコーダ２４１−２’〜２４１−Ｎ’は、いずれもアドレス信号と符合信号を受信する２つの４入力ＮＡＮＤゲートと、１つの２入力ＮＡＮＤゲートとを備え、該２入力ＮＡＮＤゲートの入力端は、それぞれ２つの４入力端ＮＡＮＤゲートの出力端と、及びインバータに電気的に接続する。また、ビットラインＲＢＬ１’に対応するサブ・デコーダ２４１−１’は、アドレス信号及び符合信号を受信する４入力ＮＡＮＤゲート２４２と、２入力ＮＡＮＤゲート２４３とを含み、ＮＡＮＤゲート２４３は、入力端の１がＮＡＮＤゲート２４２の出力端に電気的に接続し、他の入力端が信号伝送線２３８’に電気的に接続する。
【００７１】
信号伝送線２３６’の両端は、それぞれサブ・デコーダ２３１−Ｍ＋１’の２入力ＮＡＮＤゲート２３３の１入力端と、サブ・デコーダ２４１−１’の４入力ＮＡＮＤゲート２４２の出力端に電気的に接続する。また、信号伝送線２３８’の両端は、それぞれサブ・デコーダ２４１−１’の２入力ＮＡＮＤゲート２４３の１入力端と、及びサブ・デコーダ２３１−Ｍ＋１’の３入力ＮＡＮＤゲート２３２の出力端に電気的に接続する。
【００７２】
不揮発性記憶媒体２１０の操作を行う場合、アドレスバッファ２２２がアドレス信号をビットラインデコーダ２３０’と、アドレサブル・メモリユニット２２４とにそれぞれ出力し、ビットラインデコーダ２３０’は、該アドレス信号を解読し、メインメモリアレイ２６０の適宜なビットラインＢＬを選択する。仮に伝送されたアドレス信号がアドレサブル・メモリユニット２２４に保存されたアドレスに符合していれば、アドレサブル・メモリユニット２２４は符合信号を発生させ、該符合信号によって付加ビット線デコーダ２４０’を駆動し、該アドレス信号に基づいて信号伝送線２３６’から伝送される信号を解読させ、付加メモリアレイ２７０の適宜なビットライン線ＲＢＬ’を選択する。
【００７３】
ビットラインデコーダ２３０’が共用ビットラインＢＬＣを駆動しようとする場合、サブ・デコーダ２３１−Ｍ＋１’の出力ビットラインＢＬＭ＋１’が選択され、ビットラインデコーダ２３０’のサブ・デコーダ２３１−Ｍ＋１’の信号伝送線２３８’を介して動作対応信号を付加ビットラインデコーダ２４０’のサブ・デコーダ２４１−１’に出力し、サブ・デコーダ２４１−１’の出力するビットラインＲＢＬ１’も選択されるようにする。このためサブ・デコーダ２３１−Ｍ＋１’、２４１−１’のいずれもが選択される（即ち、電圧を出力する）。逆に付加ビットラインデコーダ２４０’が共用の接地線ＧＬＣ’を駆動しようとする場合、サブ・デコーダ２４１−１’の出力ビットラインＲＢＬ’１が選択され、ビットラインデコーダ２４０’のサブ・デコーダ２４１−１’の信号伝送線２３６’を介して動作対応信号をビットラインデコーダ２３０’のサブ・デコーダ２３１−Ｍ＋１’に出力し、サブ・デコーダ２３１−Ｍ＋１’の出力するビットラインＢＬＭ＋１’も選択されるようにする。このためサブ・デコーダ２３１−Ｍ＋１’、２４１−１’のいずれもが選択される（即ち、電圧を出力する）。
【００７４】
図１０Ｂは、他の実施形態による接地線デコーダ２３０’’と、付加接地線デコーダ２４０’’の論理回路図である。ビットラインＢＬＭ＋１’’に対応するサブ・デコーダ１３１−Ｍ＋１’’は、３入力ＮＡＮＤゲート２３２と、インバータ２３４と、３モード出力インバータ２３５とを含んでなり、３モード出力インバータ２３５の制御端は信号伝送線２３６’’に電気的に接続する。また、ビットラインＲＢＬ１’’に対応するサブ・デコーダ２４１−１’’は、アドレス信号と符合信号を受信する４入力モードＮＡＮＤゲート２４２と、インバータ２４４と、３モード出力インバータ２４５を備える。インバータ２４５の制御端は信号伝送線２３８’’に電気的に接続する。
【００７５】
上述の図１０Ａ、図１０Ｂに係る実施例においては、ビットラインデコーダ２３０’／２３０’’、及び付加ビットラインデコーダ２４０’／２４０’’を制御することによってメインメモリアレイ２６０と付加メモリアレイ２７０とを直接連結する。即ち、メインメモリアレイ２６０と付加メモリアレイ２７０はドレインを共用して共用のビットラインを形成し、かつビットラインデコーダ２３０’／２３０’’が信号伝送線２３８’／２３８’’を介して伝送する動作対応信号によって付加ビットラインデコーダ２４０’／２４０’’を制御するとともに、付加ビットラインデコーダ２４０’／２４０’’が信号伝送線２３６’／２３６’’を介して伝送する動作対応信号によってビットラインデコーダ２３０’／２３０’’を制御することによって、それぞれの電圧が共用ビットラインに正確に印加されるようにする。
【００７６】
従来の不揮発性記憶媒体は、メインメモリアレイと付加メモリアレイとの間にフィールド・オキサイド層と、ダミーメモリを設けるため、レイアウト面積を必要以上に使うことになる。本発明はメインメモリアレイデコーダと付加メモリデコーダとを制御することによってメインメモリアレイと付加メモリアレイを直接連結する。したがって、フィールド・オキサイド層と、ダミーメモリを設けてメインメモリアレイと付加メモリアレイとを隔離する必要がなく、メモリアレイのレイアウト面積を縮小することができる。即ち、本発明による不揮発性記憶媒体は、一種の仮想接地アレイ構造を備える不揮発性記憶媒体である。
【００７７】
以上は本発明の好ましい実施例であって、本発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、変更であって、本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。
【００７８】
【発明の効果】
本発明による不揮発性記憶媒体は、メモリアレイ領域のレイアウト面積の使用効率を高め、半導体のサイズを効果的に縮小することができる。
【図面の簡単な説明】
【図１】従来の不揮発性記憶媒体のブロック図である。
【図２Ａ】従来の不揮発性記憶媒体のメモリアレイの構造を表わす説明図である。
【図２Ｂ】従来の不揮発性記憶媒体のメモリアレイの回路図である。
【図３】本発明による不揮発性記憶媒体の一部ブロック図である。
【図４】本発明による不揮発性記憶媒体のメモリアレイの回路図である。
【図５】本発明による不揮発性記憶媒体のメモリアレイの回路図である。
【図６Ａ】本発明における接地線デコーダと付加接地線デコーダの１実施例の論理回路図である。
【図６Ｂ】本発明における接地線デコーダと付加接地線デコーダの他の実施形態による論理回路図である。
【図７】本発明による不揮発性記憶媒体の一部ブロック図である。
【図８】本発明における不揮発性記憶媒体のメモリアレイの回路図である。
【図９】本発明における不揮発性記憶媒体のメモリアレイの構造を示す説明図である。
【図１０Ａ】本発明におけるビットラインデコーダと付加ビットラインデコーダの１実施例の論理回路図である。
【図１０Ｂ】本発明におけるビットラインデコーダと付加ビットラインデコーダの他の実施形態による論理回路図である。
【符号の説明】
１１０、２１０  不揮発性記憶媒体
１２０、２２０  周辺回路領域
１２４、２２４  アドレサブル・メモリユニット
１２２、２２２  アドレスバッファ
１３０、１３０’、１３０”  接地線デコーダ
１３１’、１３１”，１４１’、１４１”、２３１、２３１’、２３１”，２４１、２４１’、２４１”  サブ・デコーダ
１３２、１３３、１４２、１４３  ＮＡＮＤゲート
１３４、１４４、２３４、２４４  インバータ
１３５、１４５、２３５、２４５  ３モード出力インバータ
１４０、１４０’、１４０”  付加接地線デコーダ
１３６、１３６’、１３６”、１３８、１３８’、１３８”、２３６、２３６’、２３６”、２３８、２３８’、２３８”  信号伝送線
１５０、２５０  メモリアレイ領域
１６０、２６０  メインメモリアレイ
１７０、２７０  付加メモリアレイ
１８０、２８０  半導体チップ
１８２、２８２  ベース
１８４、２８６  ソース
１８６、２８４  ドレイン
１８８  ゲート極
２３０、２３０’、２３０”  ビットラインデコーダ
２３２、２３３、２４２、２４３  ＮＡＮＤゲート極
２４０、２４０’、２４０”  付加ビットラインデコーダ
２８８  ゲート極
ＧＬ、ＲＧＬ  接地線
ＢＬ、ＲＢＬ  ビットライン
【図１】
0004334175.tif 000002
【図２Ａ】
0004334175.tif 000003
【図２Ｂ】
0004334175.tif 000004
【図３】
0004334175.tif 000005
【図４】
0004334175.tif 000006
【図５】
0004334175.tif 000007
【図６Ａ】
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【図６Ｂ】
0004334175.tif 000009
【図７】
0004334175.tif 000010
【図８】
0004334175.tif 000011
【図９】
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【図１０Ａ】
0004334175.tif 000013
【図１０Ｂ】
0004334175.tif 000014