(57)【特許請求の範囲】
【請求項１】
誘電層及び多層ゲート構造を含む電界効果トランジスタであって、
前記誘電層は、シリコン基板上に位置された五酸化タンタルを含み、
前記多層ゲート構造は、前記誘電層上に位置され、１ｎｍから２ｎｍの厚さを有する珪化タングステン層、前記珪化タングステン層上に位置されたタングステン珪化窒化層、及び前記タングステン珪化窒化層上に位置された導電体を含むことを特徴とする電界効果トランジスタ。
【請求項２】
前記導電体が、珪化タングステンであることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記多層ゲート構造の厚さが、１６〜１５２ｎｍの範囲であることを特徴とする請求項２記載の電界効果トランジスタ。
【請求項４】
前記タングステン珪化窒化層が、Ｎが５％〜３０％、Ｓｉが４０〜６０％、残りがＷの組成を有することを特徴とする請求項１記載の電界効果トランジスタ。
【請求項５】
前記珪化タングステン層中のシリコン／タングステン比が、２．５以上であることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項６】
前記珪化タングステン層中のシリコン／タングステン比は、２．５〜２．９の範囲であることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項７】
前記誘電体の厚さが、１０ｎｍ以下であることを特徴とする請求項１記載の電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＦＥＴの製造方法に関し、特に、シリコンＭＯＳトランジスタのゲート電極を形成する方法に関する。
【０００２】
【従来の技術】
１９７０年代初頭にＦＥＴが市販されるにつれて、ゲート誘電体は二酸化シリコン、特に近年はシリコン酸素窒化物で構成されてきている。これらのデバイスの電極は、通常ポリシリコン製である。このポリシリコンは、公称上二重ドープで、窒化チタンのドーパント拡散バリア層でもって上部を覆っている。近年、誘電体材料として五酸化タンタルで二酸化シリコンを置換することが提案されている。これに関しては、See C.Hu, 著のElec.Dev.Letters,Sept.1998,p.341-42 を参照のこと。しかし、五酸化タンタルのリーク電流は、高温の熱処理の際、酸素欠損に応じて増加している。Ｏ2またはＮ2Ｏのような酸化ガス中でアニールすることは、この劣化をくい止めている。窒化チタンは、酸素欠損に対し、特に窒化チタンが分解を開始する６００℃以上の温度においては、効果的なバリアではない。
【０００３】
【発明が解決しようとする課題】
五酸化タンタルをゲート誘電体層として用いた場合に、高密度のシリコンＭＯＳトランジスタにおいて、ゲート電極材料を改善する必要がある。
【０００４】
【課題を解決するための手段】
本発明は、五酸化タンタル、あるいは五酸化タンタルを積層した誘電体層を具備するシリコンＭＯＳトランジスタＩＣデバイスのＭＯＳゲート構造を提供する。本発明の構造は、ＷＳｉ／ＷＳｉＮの２層の構造物と、ＷＳｉ／ＷＳｉＮ／ＷＳｉの３層の構造物を含む。珪化タングステン層がゲート構造に対し良好な導電性を与え、タングステン珪化窒化層が酸素の拡散に対し特に８００℃の高温においては有効なバリア層となる。このゲート構造体は、窒化チタンを用いた場合の高温における問題を回避できる。本発明の有益な特徴は、合成層のすべての層を従来のインシチュでの処理でもって１回の堆積ツール中で製造できる点である。
【０００５】
【発明の実施の形態】
図１において、シリコン基板１１の上にＭＯＣＶＤによりフィールド酸化物領域１２と五酸化タンタル製ゲート誘電体層１３が形成されている。本発明の一実施例においては、ゲート誘電体層１３の厚さは、１０ｎｍ以下で、好ましくは６ｎｍ以下である。これは、五酸化タンタル製誘電体層により、酸素欠損の問題がもっともシビアとなる寸法によるものである。酸素欠損は、化学量論的組成の酸化タンタル（ＴａＯ）を形成し、酸素欠損によりホールキャリアが残り、これが五酸化タンタルの絶縁性能を低下させリーク電流を増加させる。
【０００６】
好ましい例としては、積層した五酸化タンタルの誘電体系で、この系においては、二酸化シリコンがシリコン上に最初に形成され、その後、五酸化タンタル層が形成され、さらにその後、二酸化シリコンの別の層が形成される。それぞれの層の厚さは、二酸化シリコンが０．８〜２ｎｍで、五酸化タンタルで３〜３０ｎｍで、別の二酸化シリコンが、０．５〜２ｎｍである。積層した五酸化タンタル系は、P.K.Roy et al 著のAppl.Phys.Letts.,Vol.72,NO.22,June 1,1998,pp.2835-37, に記載されている。
【０００７】
製造シーケンスの次のステップは、合成（組合せ）ゲート電極１６の形成である。この合成（組合せ）ゲート電極１６は、本発明の積層構造においては、ある材料から別の材料に分離することなく、そして全体の合成ゲート電極が１回の処理プロセスで形成されることを表すために、１本の実線で示している。合成（組合せ）ゲート電極１６は、五酸化タンタル製ゲート誘電体層１３の上に堆積された酸素拡散バリア層としてのタングステン珪化窒化物層１７と、このタングステン珪化窒化物層１７上に堆積された珪化タングステン層１８とを有する。他の導電性材料、例えばアルミ、銅とをＷＳｉxの代わりに、あるいはそれに加えて堆積することもできる。合成（組合せ）ゲート電極１６の層を形成する際に、すべての層は１回の連続した製造ステップで堆積される。
【０００８】
本発明の他の実施例においては、ＷＳｉの接着層を積層した五酸化タンタル層の上に最初に堆積して、ＷＳｉ／ＷＳｉＮ／ＷＳｉの三層の合成層を形成する。その際、ＷＳｉの層の厚さは１〜２ｎｍで、ＷＳｉＮの厚さは５〜３０ｎｍで、ＷＳｉの厚さは１０〜１２０ｎｍである。
【０００９】
合成スタック層は、機能的に傾斜材料として堆積することもでき、この場合、窒素とシリコンの含有量をタングステンに対しスムーズに変化させる。これにより層間の境界をきっちりと決めないようにする。
【００１０】
その後、合成ゲート電極が、例えば従来のＲＩＥ（reactive ion etching）により形成される。五酸化タンタル製ゲート誘電体層１３は、ソース領域とドレイン領域上ではエッチング処理して除かれている（合成（組合せ）ゲート電極１６をマスクとして使用して）。ソース領域２１とドレイン領域２２は、従来のイオン注入によりその後形成される。別法として、誘電体層をそのまま残して、ソースとドレインのイオン注入は、合成（組合せ）ゲート電極１６をイオン注入マスクとして用いて、誘電体層を介して行うこともできる。ｐチャネル素子に対してはドーパントはボロンであり、ｎチャネル素子に対してはドーパントはヒ素である。ある従来プロセスにおいては、ゲート電極はイオン注入ステップの間露出しておき、そして不純物を露出したゲート電極に注入してゲート電極の導電性を向上させている。しかし、本発明の合成材料を用いると、ゲートのドーピングは必要ではなく、むしろ回避すべきである。
【００１１】
ソース／ドレインの形成後、レベル間誘電体層が堆積され、ソース／ドレイン接点用ウィンドウがリソグラフ技術を用いて、このレベル間誘電体層に開口され、ゲート電極とソース／ドレイン領域への接点がタングステンプラグあるいはアルミプラグあるいはスタッドを用いて形成される。その後、相互接続用金属レベルが堆積され（図示せず）、そしてパターン化され、さらに別のレベル間誘電体層が堆積される（図示せず）。選択的事項として、第３の相互接続レベル（図示せず）を形成することもできる。図１にソース接点２４とドレイン接点２５が示されている。この最後の一連のステップは、ＩＣ技術で標準的なもので、特にここでは示していない。
【００１２】
本発明におけるプロセスの重要な特徴点は、多層のゲート電極の形成である。これは、図２〜５を参照して詳述する。
【００１３】
多層ゲート電極を形成する、複数の層を堆積するプロセスは、ＰＶＤすなわちスパッタリングである。珪化タングステン層は、低圧で不活性ガス雰囲気中で、珪化タングステンのターゲットからスパッタリングで形成される。窒素とアルゴンガス中の反応性スパッタリングで、窒化物層が形成できる。窒素だけを用いることもできる。多層の堆積ステップは、同じ堆積装置内でＰＶＤ装置内の真空を破ることなく、連続的に行うことが好ましい。この堆積のために、このようにして形成された層は、“in situ”として定義される。
【００１４】
ＰＶＤプロセスは従来のものであり、多くのＰＶＤ装置で実行することができる。ＰＶＤ装置の代表例を図２に示す。真空チェンバ２１は、スパッタリングターゲット２９とコリメータ２２とウェハ２５をサポートする基板加熱装置２４を有する（ガスは上部あるいは底部のいずれかからチェンバー内に導入する）。ガス流は、図で示しており、金属層をスパッタリングするためのアルゴンを含有し、そして窒化物層を反応的にスパッタリングするためにアルゴンと窒素とを含有する。
【００１５】
次に、図３を参照すると、シリコン基板４１は、その上に五酸化タンタル製ゲート誘電体層４２が形成されている。抵抗加熱サセプタまたはヒータまたはアルゴンによる背面からの加熱を用いて、ウェハの温度を上昇させる。この図はＭＯＳデバイスのゲート／チャネル領域の図で、その結果、フィールド誘電体層はこれらの図には表れない。ゲート誘電体層を次に堆積する。
【００１６】
図４を参照すると、バリア層４３は五酸化タンタル製ゲート誘電体層４２の上にスパッタリングで堆積される、好ましくは、窒素を添加したＰＶＤ反応容器内でin situ で堆積される。このバリア層４３は、ＷＳｉxＮyであり、五酸化タンタルの領域から拡散により発生する酸素欠損を阻止するための、多層ゲート電極積層体における重要な構成要件である。好ましい窒素流は、５〜５５ｓｃｃｍで、アルゴンのキャリアガス流は４０〜６０ｓｃｃｍである。バリア層４３の珪化物／窒化物材料は、高抵抗材料である。窒素の流速を制御すること及びその結果得られた層の組成は、この材料のシート抵抗を制御することになる。ＷＳｉxＮy製のバリア層の好ましい組成範囲は、５〜３０％Ｎと、４０〜６０％Ｓｉと、残りがＷである。珪化タングステン層４４の好ましい厚さは、５０〜３００Åである。窒化物は、窒素の流速に依存して、窒化モードあるいは非窒化モードのいずれかで堆積される。これらの堆積モードは公知である。
【００１７】
図５の珪化タングステン層４４がＳｉ／Ｗの比率が２以上であるＷｓｉxターゲットを用いて、ＰＶＤ反応容器内で堆積される。好ましくは、Ｓｉ／Ｗの比率は２．５以上で、最も有効な範囲は２．５〜２．９である。珪化タングステン層４４は、圧力が２〜６ｍＴｏｒｒで、温度が２５〜４００℃の範囲のアルゴン噴域中で、珪化タングステン層４４の厚さは、１００〜１２００Åで、好ましくは６００〜８００Åである。
【００１８】
バリア層４３と珪化タングステン層４４は、他の技術例えばＣＶＤで堆積することもできる。例えば、珪化物はジクロロシラン、あるいは同様のプリカーサガスを用いて形成でき、そして珪化物−窒化物層は窒素ソースとなるガスを添加することにより形成できる。その後、上部の珪化物層を形成するために、窒素ソースをシャットオフする事により堆積を完了させる。
【００１９】
【発明の効果】
珪化物−窒化物から珪化物への多層構造は、ストレスを収納できる組成的に傾斜した積層体を構成する。このような構造体の製造は、ゲート電極積層体全体は、従来技術のようなポリ−Ｓｉを別のツールで堆積するようなコストを発生させることなく、１つのチェンバ内で堆積できる点により明らかである。さらにまた、ＷＳｉxＮyは、素子を熱処理するときに五酸化タンタルから酸素が拡散して放出するのを阻止する優れたバリア層として機能する。このようなバリア層は、従来技術で用いられたポリ−Ｓｉまたは窒化チタンの積層体では得られないものである。
【図面の簡単な説明】
【図１】本発明により形成された、合成（組合せ）ゲート電極を有するＦＥＴのゲート領域を示す断面図。
【図２】本発明の方法を実行する、ＰＶＤ装置のブロック図。
【図３】図１の合成ゲート電極を形成するプロセスの第１ステップを表す図。
【図４】図１の合成ゲート電極を形成するプロセスの第２ステップを表す図。
【図５】図１の合成ゲート電極を形成するプロセスの第３ステップを表す図。
【符号の説明】
１１、４１  シリコン基板
１２  フィールド酸化物領域
１３、４２  五酸化タンタル製ゲート誘電体層
１６  合成（組合せ）ゲート電極
１７  タングステン珪化窒化物（ＷＳｉxＮy）層
１８、４４  珪化タングステン（ＷＳｉx）層
２１  ソース領域
２２  ドレイン領域
２４  ソース接点
２５  ドレイン接点
２７  真空チェンバ
２９  スパッタリングターゲット
３１  コリメータ
３３  基板加熱装置
３５  ウェハ
４３  バリア層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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