(57)【特許請求の範囲】
【請求項１】
基板上のキャパシタ領域及び金属配線領域に絶縁膜を形成するステップと、
前記金属配線領域の前記絶縁膜内にデュアルダマシン工程により金属配線を形成するステップと、
前記キャパシタ領域の前記絶縁膜内に前記金属配線と同一層レベルにキャパシタを形成するステップとを含んでなり、
前記キャパシタを形成するステップは、
前記キャパシタ領域の前記絶縁膜内に第１溝を形成するステップと、
前記第１溝内に第１バリア金属層及び第１金属線を形成するステップと、
前記第１バリア金属層の周囲の前記絶縁膜を除去して第２溝を形成するステップと、
前記第１金属線を除去して前記第１バリア金属層内に第３溝を形成するステップと、
前記第２及び第３の溝の側壁と底面に第１電極、誘電体膜及び第２電極からなるキャパシタを形成するステップとを含む
ことを特徴とする半導体素子の製造方法。
【請求項２】
前記キャパシタの第２電極と接続される第２金属線を形成するステップをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１金属線は、銅からなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第１及び第２の電極は、Ｐｔ、Ｒｕ、Ｉｒ及びＷのグループの中から選択された金属からなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記誘電体膜は、Ｔａ酸化物、Ｂａ−Ｓｒ−Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物、Ｐｂ−Ｚｎ−Ｔｉ酸化物及びＳｒ−Ｂｉ−Ｔａ酸化物のグループの中から選択された酸化物、またはこれらの組み合わせからなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
下部導電層が形成された基板上の金属配線領域及びキャパシタ領域に第１絶縁膜及び第２絶縁膜を含む絶縁膜層を形成するステップと、
前記絶縁膜層を選択的にエッチングして、前記金属配線領域に配線溝を形成し、前記キャパシタ領域に第１溝及びビアホールを形成するステップと、
前記配線溝、前記ビアホール及び前記第１溝に第１バリア金属層及び第１銅層を形成し平坦化して、銅配線、ビアコンタクトプラグ及び第１銅線を形成するステップと、
前記キャパシタ領域の第１銅線の周囲の第２絶縁膜を選択的にエッチングして第２溝を形成するステップと、
前記第１銅線を選択的にエッチングして前記第１バリア金属層内に第３溝を形成するステップと、
前記第２及び第３の溝の側壁と底面に第１電極、誘電体膜及び第２電極からなるキャパシタを形成するステップと、
前記キャパシタ上に第２銅層を形成し平坦化して第２銅線を形成するステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項７】
前記第２銅層を形成する前に第２バリア金属層を形成するステップをさらに含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記第１及び第２のバリア金属層は、Ｔａ、ＴａＮ、ＴｉＮ、ＷＮ、ＴａＣ、ＷＣ、ＴｉＳｉＮ及びＴａＳｉＮのグループの中から選択されたいずれか一つまたはこれらの組み合わせからなることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項９】
基板と、
前記基板上の金属配線領域及びキャパシタ領域に形成された絶縁膜と、
前記金属配線領域の前記絶縁膜内に形成された金属配線と、
前記キャパシタ領域の前記絶縁膜内に前記金属配線と同一層レベルで形成され、その内部に第１溝を有するバリア金属層と、前記バリア金属層間に形成された第２溝と、前記第１及び第２の溝の側壁と底面に第１電極、誘電体膜及び第２電極から構成されたキャパシタと
を含むことを特徴とする半導体素子。
【請求項１０】
前記キャパシタの第１電極と接続される第１金属線及び第２電極と接続される第２金属線をさらに含むことを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記第１及び第２の金属線は、銅層及びバリア金属層の積層からなることを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記絶縁膜は、ＳｉＯ2、ＳｉＯＣ、ＳｉＯＨ、ＳｉＯＣＨ及び誘電率３．０以下の低誘電率の絶縁膜のグループの中から選択されたいずれか一つまたはこれらの組み合わせからなることを特徴とする請求項９に記載の半導体素子。
【請求項１３】
前記誘電体膜は、Ｔａ酸化物、Ｂａ−Ｓｒ−Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物、Ｐｂ−Ｚｎ−Ｔｉ酸化物及びＳｒ−Ｂｉ−Ｔａ酸化物のグループの中から選択された酸化物、またはこれらの組み合わせからなることを特徴とする請求項９に記載の半導体素子。
【請求項１４】
前記第１及び第２の電極は、Ｐｔ、Ｒｕ、Ｉｒ及びＷのグループの中から選択された金属からなることを特徴とする請求項９に記載の半導体素子。
【請求項１５】
前記バリア金属層は、Ｔａ、ＴａＮ、ＴｉＮ、ＷＮ、ＴａＣ、ＷＣ、ＴｉＳｉＮ及びＴａＳｉＮのグループの中から選択されたいずれか一つまたはこれらの組み合わせからなることを特徴とする請求項１１に記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ダマシン（damascene）工程により形成されたキャパシタ及び金属配線を有する半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
ロジック素子の高速化や高集積化は急速に進行している。これはトランジスタの微細化によってなされたが、トランジスタの集積度の向上に対応して、配線が微細化され、配線層数の増加も急速に進行されてきた。したがって、高速及び高集積の素子においては、微細化による配線遅延の問題が深刻化しており、当該素子の高速化を妨害する原因となっている。
【０００３】
このような状況下で、従来からＬＳＩ（Large Scale Integration）の配線材料として、通常利用してきたアルミニウム合金の代りに、より比抵抗が小さく、かつより高いＥＭ（Electro-migration）耐性を有する材料である銅（Ｃｕ）を利用した配線形成方法が活発に開発されている。
【０００４】
ところが、銅は従来のアルミニウム配線工程で用いられるドライエッチング方法によるエッチングが容易でなくて、工程中に酸化される問題点によって、銅配線形成のためにはダマシン工程を使用する。
【０００５】
ダマシン工程は、従来のアルミニウムを利用した配線工程であるアルミニウム蒸着、反応性イオンエッチング（Reactive Ion Etching、以下ＲＩＥという）、そして絶縁物蒸着と平坦化という一連の順序とは違う。すなわち、ダマシン工程は、絶縁膜上に配線溝（trench）とビアホール（via hole）を形成し、銅を埋め込んだ後、化学的機械研磨（Chemical Mechanical Polishing、以下ＣＭＰという）により平坦化する埋め込み工程である。
【０００６】
ダマシン工程には、ビアプラグ（via plug）と配線溝とを別途に形成するシングルダマシン工程と、ビアプラグと配線溝とを同時に形成するデュアルダマシン工程とがある。デュアルダマシン工程は、ビアプラグと配線溝を一度に形成するために、シングルダマシン工程に比べて、縦横比（aspect ratio）が高いが、工程コスト（process cost）の低減の観点からデュアルダマシン工程を多く採用している。
【０００７】
デュアルダマシン工程の順序は、ビアホールと配線溝の形成、バリア金属層（barrier metal）の形成、ビアホールと配線溝内の銅の埋め込み、ＣＭＰを利用した銅及び金属バリア層の研磨の一連の順序からなる。
【０００８】
一方、多様なロジック素子の構成のために、受動素子であるキャパシタが素子製造工程中に形成される。その例として、ＭＰＵ（Micro Processor Unit）素子では、デカップリングキャパシタ（decoupling capacitor）が形成され、ＳＯＣ（System On a Chip）素子及び高周波（Radio Frequency、以下ＲＦという）素子では、各ブロック間のインピーダンス整合（impedance matching）のためのカップリング（coupling）及びバイパス（bypass）キャパシタが形成され、ＡＤ（Analog to Digital）コンバータまたはＤＡ（Digital to Analog）コンバータでは、キャパシタアレイが形成される。
【０００９】
このようなキャパシタの具現のために、今までは、シリコン接合（junction）を利用した接合キャパシタまたは通常のアルミニウム（Ａｌ）を利用する技術では、プラズマ化学気相蒸着（Plasma Enhanced Chemical Vapor Deposition、以下ＰＥＣＶＤという)法により蒸着したシリコン窒化（ＳｉＮ）膜を誘電体膜にしてアルミニウム/シリコン窒化膜/アルミニウム（Ａｌ／ＳｉＮ／Ａｌ）のＭＩＭ（Metal/Insulator/Metal）キャパシタを形成した。
【００１０】
【発明が解決しようとする課題】
しかし、動作周波数の増加及びコンバータのビット増加に伴ってますます大容量のキャパシタが必要となった。例えば、１ＧＨｚで動作するＣＰＵ（Central Processing Unit）の場合、デカップリングのためには、４００ｎＦのキャパシタ容量が必要である。この場合、有効酸化膜の厚さ（Toxeq）が１ｎｍであるならば、得ることのできるキャパシタは、３４．５ｎＦ／ｍｍ2であり、結局、４００ｎＦのためには、１１．６ｍｍ2の面積が必要となる。現在用いられるＰＥＣＶＤ法により蒸着した１０００Åの厚さのＳｉＮ膜の誘電率を７とすれば、概略的に有効酸化膜の厚さ（Toxeq）は、５６ｎｍであり、キャパシタンスは０．６２ｎＦ／ｍｍ2であるので、４００ｎＦのためには６４５ｍｍ2の面積のキャパシタが製造されるべきであるということであり、これは従来の半導体チップ製造においては実装できない問題点がある。
【００１１】
したがって、工程数の増加及び素子の面積増加なしでキャパシタの容量をさらに増加させることができる構造が要求されている実情である。
【００１２】
そこで、本発明は、上記従来の技術の問題点に鑑みてなされたものであって、ダマシン工程を利用してキャパシタ及び金属配線を同一層レベルに形成する半導体素子及びその製造方法を提供することにその目的がある。
【００１３】
【課題を解決するための手段】
前記目的を達成するために、本発明は、基板上のキャパシタ領域及び金属配線領域に絶縁膜を形成するステップと、前記金属配線領域の前記絶縁膜内にデュアルダマシン工程により金属配線を形成するステップと、前記キャパシタ領域の前記絶縁膜内に前記金属配線と同一層レベルにキャパシタを形成するステップとを含んでなり、前記キャパシタを形成するステップは、前記キャパシタ領域の前記絶縁膜内に第１溝を形成するステップと、前記第１溝内に第１バリア金属層及び第１金属線を形成するステップと、前記第１バリア金属層の周囲の前記絶縁膜を除去して第２溝を形成するステップと、前記第１金属線を除去して前記第１バリア金属層内に第３溝を形成するステップと、前記第２及び第３の溝の側壁と底面に第１電極、誘電体膜及び第２電極からなるキャパシタを形成するステップとを含むことを特徴とする半導体素子の製造方法を提供する。
【００１４】
また、前記目的を達成するために、本発明は、下部導電層が形成された基板上のキャパシタ領域及び金属配線領域に第１絶縁膜及び第２絶縁膜を含む絶縁膜層を形成するステップと、前記絶縁膜層を選択的にエッチングして、前記金属配線領域に配線溝を形成し、前記キャパシタ領域に第１溝を形成し、前記下部導電層と接続されるビアホールを形成するステップと、前記配線溝、前記ビアホール及び前記第１溝に第１銅層を形成し平坦化して、銅配線、第１銅線及びビアコンタクトプラグを形成するステップと、前記キャパシタ領域の前記第２絶縁膜を選択的にエッチングして第２溝を形成するステップと、前記第２溝の側壁と底面に第１電極、誘電体膜及び第２電極からなるキャパシタを形成するステップと、前記キャパシタ上に第２銅層を形成し平坦化して第２銅線を形成するステップとを含むことを特徴とする半導体素子の製造方法を提供する。
【００１５】
また、前記目的を達成するために、本発明は、下部導電層が形成された基板上の金属配線領域及びキャパシタ領域に第１絶縁膜及び第２絶縁膜を含む絶縁膜層を形成するステップと、前記絶縁膜層を選択的にエッチングして、前記金属配線領域に配線溝を形成し、前記キャパシタ領域に第１溝及びビアホールを形成するステップと、前記配線溝、前記ビアホール及び前記第１溝に第１バリア金属層及び第１銅層を形成し平坦化して、銅配線、ビアコンタクトプラグ及び第１銅線を形成するステップと、前記キャパシタ領域の第１銅線の周囲の第２絶縁膜を選択的にエッチングして第２溝を形成するステップと、前記第１銅線を選択的にエッチングして前記第１バリア金属層内に第３溝を形成するステップと、前記第２及び第３の溝の側壁と底面に第１電極、誘電体膜及び第２電極からなるキャパシタを形成するステップと、前記キャパシタ上に第２銅層を形成し平坦化して第２銅線を形成するステップとを含むことを特徴とする半導体素子の製造方法を提供する。
【００１６】
また、前記目的を達成するために、本発明は、基板と、前記基板上の金属配線領域及びキャパシタ領域に形成された絶縁膜と、前記金属配線領域の前記絶縁膜内に形成された金属配線と、前記キャパシタ領域の前記絶縁膜内に前記金属配線と同一層レベルで形成され、その内部に第１溝を有するバリア金属層と、前記バリア金属層間に形成された第２溝と、前記第１及び第２の溝の側壁と底面に第１電極、誘電体膜及び第２電極から構成されたキャパシタとを含むことを特徴とする半導体素子を提供する。
【００１７】
本発明は、配線形成のためのダマシン工程における今までの工程をそのまま維持しながらダマシンパターン上で３次元構造のキャパシタを形成するものである。すなわち、ダマシン配線工程と同時に進行し得るキャパシタ製造方法であって、キャパシタ製造のための別途の追加的な層数の増加がない。
【００１８】
本発明は、ダマシン工程によって金属配線が形成される領域と、キャパシタが形成される領域とに分離し、キャパシタが形成される領域では追加的な工程を進行して金属配線とキャパシタを同一層レベルで形成する。
【００１９】
【発明の実施の形態】
以下、添付する図面を参照しながら本発明に係る好ましい各実施形態を詳細に説明する。添付する図１は、本発明の第１実施形態によりダマシン工程において銅配線とキャパシタとを同時に形成した状態の半導体素子を示す断面図であり、図３Ａは、図１の概略的な平面例示図である。図１は、図３Ａのｋ−ｋ´に沿った断面図である。
【００２０】
当該半導体素子には、下部絶縁膜１００と下部配線１０５があり、その上に銅拡散防止絶縁膜１１０、ビアホールが形成されている第１絶縁膜１１５、エッチング阻止層１２０、第２絶縁膜１２５及びハードマスク膜１３０が積層されている。
【００２１】
前記第２絶縁膜１２５内には、ダマシン工程によってキャパシタ領域Ａに形成された巻線（winding）状を有するキャパシタと、金属配線領域Ｂに形成された金属配線とが同一層に形成されている。
【００２２】
キャパシタ領域Ａは、図１に示すように、第１銅線１５０、前記第１銅線１５０間に形成された溝の側壁と底面に第１電極１６０、誘電体膜１６５及び第２電極１７０から構成されたキャパシタ１７２、及び前記第２電極１７０と接続される第２銅線１８０を含んで構成されている。また、好ましくは、第１電極１６０と第１銅線１５０との間に第１バリア金属層１４５が形成されており、第２電極１７０と第２銅線１８０との間に第２バリア金属層１７５が形成されている。
【００２３】
金属配線領域Ｂは、図１に示すように、通常のデュアルダマシン工程によって形成されたものであって、第２層間絶縁膜１２５間に金属配線１５２が形成されている。
【００２４】
一方、キャパシタ領域Ａのキャパシタの平面図を、添付する図３Ａを参照しながら説明すれば、巻線状の第１銅線１５０及び第２銅線１８０の間に、第１電極、誘電体膜及び第２電極からなるキャパシタ１７２が形成されている。キャパシタ１７２は、図示されていないが、第１電極、誘電体膜及び第２電極の積層からなる。また、図示されていないが、キャパシタと第１及び第２の銅線間には、第１及び第２のバリア金属層が形成されている。
【００２５】
金属配線領域Ｂでは、ダマシン工程によって形成された銅からなる金属配線１５２が絶縁膜１２５ｂを間に置いて一定間隔に形成されている。図３Ａの平面図では、配線間接続されるビアコンタクトを別途に示さなかった。
【００２６】
前記第１及び第２の絶縁膜１１５及び１２５には、ＳｉＯ2、ＳｉＯＣ、ＳｉＯＨ、ＳｉＯＣＨ、及び誘電率３．０以下の低誘電率の絶縁膜の中から選択した少なくとも一つが使用される。低誘電率（low-ε）の絶縁膜は、金属配線（銅配線）と共に配線間寄生容量及び配線抵抗を減少させて、デバイスの速度をより速くし、デバイスの相互干渉（crosstalk）を低減し得る代案と知られている。低誘電率（low-ε）の絶縁膜は、現在多様に開発されており、大きく、ＳｉＯ2系（Ｓｉ−Ｏ系）と、カーボン系（Ｃ系）ポリマーとに分かれる。ＳｉＯ2系は、ＦＳＧ（Fluorine-doped Silicate Glass)、ＨＳＱ（Hydrogen Silsesquioxane）、無機ＳＯＧ（Spin On Glass）、有機ＳＯＧなどであり、カーボン系ポリマーは、Ｆを含有するか否かにより分けられる。
【００２７】
前記銅拡散防止絶縁膜１１０、エッチング阻止層１２０及びハードマスク１３０は、ＳｉＮ、ＳｉＣ、ＳｉＣＮの膜を用い、１００Åないし１０００Åの範囲の厚さで使用する。ここで、デュアルダマシンパターンニング方式によって、または用いられる膜の種類に応じてエッチング阻止層とハードマスク膜は省略し得る。また、前記ハードマスク１３０は、二重に形成するデュアルトップハードマスク（dual top hardmask）で形成することができる。
【００２８】
前記バリア金属層１４５、１７５には、Ｔａ、ＴａＮ、ＴｉＮ、ＷＮ、ＴａＣ、ＷＣ、ＴｉＳｉＮ及びＴａＳｉＮのグループの中から選択されたいずれか一つ、またはこれらを組み合わせて使用する。
【００２９】
前記キャパシタの誘電体膜１６５には、Ｔａ酸化物、Ｂａ−Ｓｒ−Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物、Ｐｂ−Ｚｎ−Ｔｉ酸化物及びＳｒ−Ｂｉ−Ｔａ酸化物の中から選択されたいずれか一つまたはこれらの組み合わせを使用する。
【００３０】
前記キャパシタの第１、第２の電極１６０、１７０には、Ｐｔ、Ｒｕ、Ｉｒ、Ｗなどの金属を使用する。好ましくは、下部電極導電層を形成する際、下部の絶縁膜との接着力を良くするために、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮなどの接着層を形成した後、下部電極導電層を蒸着する。
【００３１】
前記実施形態では、銅ダマシンについて説明したが、銅以外に他の導電性金属、酸化物金属または導電性合成物においても同様にダマシン工程によって配線とキャパシタを形成できる。
【００３２】
図２Ａないし図２Ｇは、図１の構造を製造するための方法を示す。図２Ａは、本発明に係る下部配線１０５が形成された下部絶縁膜１００上に一連の絶縁膜層を形成した断面図である。
【００３３】
図２Ａに示すように、下部絶縁膜１００と下部配線１０５があり、その上に銅拡散防止絶縁膜１１０、第１絶縁膜１１５、エッチング阻止層１２０、第２絶縁膜１２５及びハードマスク膜１３０を順に積層する。第１絶縁膜１１５は、以後に上下部銅配線が接続されるビア（via）が形成される部分であり、第２絶縁膜１２５は、以後に銅配線及びキャパシタが同一層に形成される部分である。
【００３４】
第１絶縁膜１１５及び第２絶縁膜１２５には、ＳｉＯ2、ＳｉＯＣ、ＳｉＯＨ、ＳｉＯＣＨ及び誘電率（ε）３．０以下の低誘電率の絶縁膜の中から選択された少なくともいずれか一つを使用する。蒸着方法には、４５０℃以下の工程温度が可能なＰＥＣＶＤ、ＨＤＰ−ＣＶＤ（High Density Plasma ＣＶＤ）、ＡＰＣＶＤ（Atmospheric Pressure ＣＶＤ）、スピンコーティング（spin coating）方式を使用する。
【００３５】
銅拡散防止絶縁膜１１０、エッチング阻止層１２０及びハードマスク１３０は、ＰＥＣＶＤ方式により蒸着されるＳｉＮ、ＳｉＣ、ＳｉＣＮの膜を用い、１００Åないし１０００Åの範囲の厚さにて使用する。
【００３６】
図２Ｂは、本発明に係る配線溝１３５、巻線状の第１溝１３６及びビアホール１４０の形成の断面図である。
【００３７】
デュアルダマシン形成方法には、ビアホールを先に形成し配線溝（trench）を形成するビアファースト（via first）方法、配線溝を先に形成しビアホールを形成するトレンチファースト（trench first）方法など種々の形成方法が用いられる。
【００３８】
配線溝１３５と第１溝１３６は、同時に同一層で形成されるが、その役割は異なる。すなわち、配線溝１３５には、以後に銅配線が形成されるのに対し、第１溝１３６では、キャパシタの一電極と接続される第１銅線が同一レベルの絶縁膜上に形成される。
【００３９】
添付する図３Ｂは平面的な例示図であって、図２Ｂは、図３Ｂのｔ−ｔ´に沿った断面図である。金属配線領域Ｂにおいて以後に銅配線が形成される配線溝１３５は、第２絶縁膜１２５ｂ間に一定間隔で位置する直線であるが、キャパシタ領域Ａにおいてキャパシタの一電極と接続される第１銅線が形成される巻線状の第１溝１３６は、平面的に互いに接続されている状態である。絶縁膜は、便宜上キャパシタ領域の絶縁膜１２５ｂと金属配線領域１２５ａとに区分した。巻線状は、図３Ｂの構造の他にも多様な屈曲と形状に変形し得る。
【００４０】
図２Ｃは、本発明に係るダマシン工程による銅配線１５２及び巻線状の第１銅線１５０を形成した断面図である。
【００４１】
まず、前記配線溝１３５、巻線状の第１溝１３６及びビアホール１４０が形成された基板全面に第１バリア金属層１４５を形成する。第１バリア金属層１４５は、後に形成される銅導電物質の拡散により、キャパシタの電気的特性劣化及び層間絶縁膜の絶縁特性劣化などを防止するために用いられる。第１バリア金属層１４５の材料には、Ｔａ、ＴａＮ、ＴｉＮ、ＷＮ、ＴａＣ、ＷＣ、ＴｉＳｉＮ及びＴａＳｉＮのグループの中から選択されたいずれか一つ、またはこれらを組み合わせて使用する。蒸着方法には、物理気相蒸着（Physical Vapor Deposition、以下ＰＶＤという）法、化学気相蒸着（Chemical Vapor Deposition、以下ＣＶＤという）法、原子膜蒸着（Atomic Layer Deposition、以下ＡＬＤという）法などを使用する。
【００４２】
好ましくは、第１バリア金属層１４５の蒸着前には、所望の低抵抗化のためには、下部配線とビア底の界面、あるいは金属面と層間絶縁膜との界面状態を良好にするために、洗浄を実施する。これは、ビア底に銅酸化物などが残留すれば、ビア抵抗を上昇させる原因となり、また、層間絶縁膜上に銅酸化物が残留すれば、酸化膜中に銅が拡散されるためである。洗浄は、まず、蒸着設備にウェーハを装入した後、高真空下で脱ガス（degas）処理してアルゴン（Ａｒ）によるスパッタ洗浄、またはＨ2、ＮＨ3などの水素を含むプラズマを使用した反応性洗浄（reactive cleaning）を実施する。
【００４３】
次に、基板全面に第１銅層を形成し、この場合、第１銅層は前記配線溝１３５、第１溝１３６及びビアホール１４０を十分に埋め込むように形成する。第１銅層の形成方法には、スパッタ法により膜を形成しリフロー（reflow）する方法、化学気相蒸着（ＣＶＤ）法により形成する方法、電気メッキ法を利用する方法がある。
【００４４】
電気メッキ法を利用する場合には、電解時に電流を流すために、シード層を第１バリア金属層l４５上に形成する必要がある。
【００４５】
すなわち、電気メッキ法を利用した第１銅導電層は、ＰＶＤ法またはＣＶＤ法による銅シード層の形成後に、電気メッキ法によって形成することもでき、無電解蒸着法（electroless deposition）によるシード層の形成後に、電気メッキ法によって形成することもでき、またはこれら全体の組み合わせ方法によって第１銅導電層を形成することもできる。
【００４６】
第１導電層を形成した後には、ＣＭＰを利用して絶縁膜が露出される時まで平坦化工程を進行して、絶縁膜上の第１銅導電層と第１バリア金属層を除去する。したがって、キャパシタ領域Ａには、巻線状の第１銅線１５０が形成され、金属配線領域には銅配線である金属配線１５２が形成される。
【００４７】
図２Ｄは、本発明にかかるキャパシタ領域Ａが露出されるように、感光膜パターン１５５を形成した断面図である。
【００４８】
露出される領域は、後に形成される巻線状のキャパシタが形成されるキャパシタ領域Ａであり、金属配線領域Ｂは露出されない。
【００４９】
図２Ｅは、本発明に係るキャパシタ領域Ａの前記第２絶縁膜１２５を選択的にエッチングして巻線状の第２溝１５４を形成した断面図である。
【００５０】
前記形成された感光膜パターン１５５を利用して、キャパシタ領域Ａの前記第２絶縁膜１２５を選択的にエッチングし、後にキャパシタが形成される巻線状の第２溝１５４を形成する。平面的には、図３Ｂを参照すれば、図面中符号１２５ａにて示す第２絶縁膜が除去されてその部分に巻線状の第２溝１５４が形成される。
【００５１】
前記第２絶縁膜１２５の上部にハードマスク膜１３０を使用した場合は、まずフッ素を含むガスを使用してプラズマドライエッチングを実施して、ハードマスク膜１３０を除去する。
【００５２】
次に、第２絶縁膜１２５がＳｉＯ2、ＦＳＧ、ＳｉＯＣ、ＳｉＯＨ、ＳｉＯＣＨの成分からなる場合には、Ｈｆを含む溶液を使用して第２絶縁膜を除去する。第２絶縁膜が、ポリマーからなる低誘電率（low-ε）の絶縁膜である場合には、Ｏ2プラズマを利用して第２絶縁膜を除去する。第２絶縁膜のエッチング時には、絶縁膜の中間にエッチング阻止層１２０があるので、第１絶縁膜１１５は損傷されない。
【００５３】
図２Ｆは、本発明に係るキャパシタをなす薄膜を形成し、第２バリア金属層を形成した断面図である。
【００５４】
基板全面にキャパシタをなす第１電極１６０、誘電体膜１６５及び第２電極１７０を順次形成する。次に、第２バリア金属層１７５を形成する。
【００５５】
第１、第２の電極１６０、１７０には、Ｐｔ、Ｒｕ、Ｉｒ、Ｗなどの金属を使用する。蒸着方式は、ＣＶＤ、ＰＶＤ、ＡＬＤの法などを使用する。好ましくは、下部電極導電層を形成する際、下部の絶縁膜との接着力を良くするために、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮなどの接着層を形成した後、第１電極１６０を蒸着する。
【００５６】
キャパシタの誘電体膜１６５には、Ｔａ酸化物、Ｂａ−Ｓｒ−Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物、Ｐｂ−Ｚｎ−Ｔｉ酸化物、Ｓｒ−Ｂｉ−Ｔａ酸化物を使用する。蒸着方法には、ＣＶＤ、ＰＶＤ、ＡＬＤの法などを使用する。
【００５７】
第２バリア金属層１７５は、以後形成される銅導電物質の拡散によってキャパシタの電気的特性劣化、層間絶縁膜の絶縁特性劣化などを防止するために用いられる。
【００５８】
第２バリア金属層１７５を蒸着する前には、まず蒸着設備にウェーハを装入した後、高真空下で脱ガス処理してアルゴン（Ａｒ）によるスパッタ洗浄、またはＨ2、ＮＨ3などの水素を含むプラズマを使用した反応性洗浄を実施する。第２バリア金属層１７５の材料及び洗浄方法は上述した第１バリア金属層と同様である。
【００５９】
図２Ｇは、本発明に係る第２銅層１８０を形成した断面図である。基板全面に第２銅層１８０を形成し、この場合、前記第２銅層１８０は、前記基板を完全に埋め込む。第２銅層１８０の形成方法は上述した第１銅層の形成と同様である。
【００６０】
次に、第２銅層を平坦化すれば、上述した図１及び図３Ａのように、キャパシタ及び銅配線が形成された半導体素子となる。
【００６１】
平坦化は、ＣＭＰを利用して、第１銅線１５０及び銅配線１５２が露出される時まで平坦化工程を進行することで行う。すなわち、第１銅線１５０及び銅配線１５２上の第２銅層、第２バリア金属層、第１電極、誘電体膜及び第２電極を除去して、キャパシタ領域Ａには側壁と底面がキャパシタの有効面積になるキャパシタを形成し、金属配線領域Ｂには銅配線を形成する。
【００６２】
次に、図１に示すように、キャパシタと銅配線工程が完了した後、別の多層配線を形成するために、銅拡散防止絶縁膜、第２絶縁膜、エッチング阻止層、第３絶縁膜及びハードマスク膜からなる一連の層間絶縁膜を順に積層する。その後、ビアホール及び配線溝または必要に応じて巻線状の溝を形成して多層配線工程を進行することになる。
【００６３】
図４は、本発明の第２実施形態を示すものであって、第２実施形態は第１実施形態の図２Ａないし図２Ｅまでは同一である。ただし、図２Ｅまでの工程を進行した後、図４の工程を進行する。
【００６４】
もう一度簡単に説明すれば、銅下部配線４０５が形成された下部絶縁膜４００上に銅拡散防止膜４１０、第１絶縁膜４１５、エッチング阻止層４２０、第２絶縁膜４２５及びハードマスク４３０を含む一連の絶縁膜層を形成し、配線溝、巻線状の第１溝及びビアホールを形成する。次に、第１バリア金属層４４５を蒸着し、第１銅導電層の埋め込み及びＣＭＰ工程を進行して、配線溝内には、銅配線４５２を形成し、第１溝内には第１銅線及びビアコンタクトプラグを形成する。次に、キャパシタが形成される領域を露出させるように感光膜パターンを形成し、前記感光膜パターンを利用して、露出された第２絶縁膜を除去して巻線状の第２溝４５４を形成する。
【００６５】
その後の工程では、第１実施形態とは異なり、キャパシタ領域Ａの第１銅線を除去して第１バリア金属層４４５内に巻線状の第３溝４５６を形成する。
【００６６】
添付する図４は、キャパシタ領域Ａの第２絶縁膜４２５及び第１銅線を除去した断面図である。第２絶縁膜が除去された領域には、第２溝４５４が形成されており、第１銅線が除去された領域には第３溝４５６が形成されている。
【００６７】
キャパシタ領域Ａのみにて第１銅線をエッチングすべきであるので、金属配線領域Ｂの銅配線４５２が損傷されないように、フォトリソグラフィ工程を実施してエッチングする。第２絶縁膜と第１銅線を除去することによって、図４のような第１バリア金属層４４５のみにより形成された３次元構造が形成される。第１バリア金属層４４５の損傷なしに第１銅線のみをエッチングするには、ＨＣｌまたはＨ2ＳＯ4の酸性溶液を使用する。
【００６８】
第１バリア金属層４４５のみからなる３次元構造の形成後には、第１実施形態の図２Ｆ及び図２Ｇで説明した工程順序と同様の手順で行なう。すなわち、その後のキャパシタ形成のために第１電極、誘電体膜及び第２電極を形成させる。引き続き、第２バリア金属層を蒸着し、第２銅導電層を埋め込んだ後、ＣＭＰ工程を実施して、キャパシタを銅配線と同じ層に形成する。
【００６９】
したがって、第２実施形態は、工程順序では第１実施形態と比較して、図２Ａないし図２Ｅの工程を進行し、次に、ＨＣｌまたはＨ2ＳＯ4の溶液により第１銅導電層を除去する図４の工程が追加されたものである。
【００７０】
第２実施形態によるキャパシタは、第１バリア金属層が巻線状になっており、既存の絶縁膜である部分と第１銅線部分に第２銅線とキャパシタが形成されている。すなわち、第１金属バリア層を中心に両側壁と底に形成した第１電極、誘電体膜、第２電極、第２バリア金属層及び第２銅線からなるキャパシタとなる。
【００７１】
言い換えれば、前記キャパシタを含む半導体素子は、その内部に巻線状の第１溝（前記巻線状の第３溝）を有するバリア金属層と、前記バリア金属層の間に形成された第２溝（前記巻線状の第２溝）と、前記第１及び第２溝の側壁と底面に第１電極、誘電体膜及び第２電極から構成されたキャパシタを含む。
【００７２】
第２実施形態は、第１実施形態と比較してキャパシタの面積がさらに増加する長所がある。
【００７３】
前記実施形態では銅ダマシンについて説明したが、銅以外に他の導電性金属、酸化物金属または導電性合成物においても同様に配線工程とキャパシタを形成することができる。
【００７４】
尚、本発明は、上記各実施形態に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００７５】
【発明の効果】
上述したように、本発明によると、従来の配線形成のためのダマシン工程をそのまま維持しながら、金属配線と同一層にキャパシタを製造して工程数の増加なしでキャパシタを形成することができ、またダマシン工程によりキャパシタの構造を比較的容易に具現することができるので、ロジック素子で必要な大容量のキャパシタンスを得ることができる効果がある。
【図面の簡単な説明】
【図１】図３Ａにてｋ−ｋ’線に沿う断面図である。
【図２Ａ】本発明の第１実施形態に係る半導体素子の形成断面図である。
【図２Ｂ】図３Ｂにてｔ−ｔ’に沿う断面図である。
【図２Ｃ】本発明の第１実施形態に係る半導体素子の形成断面図である。
【図２Ｄ】本発明の第１実施形態に係る半導体素子の形成断面図である。
【図２Ｅ】本発明の第１実施形態に係る半導体素子の形成断面図である。
【図２Ｆ】本発明の第１実施形態に係る半導体素子の形成断面図である。
【図２Ｇ】本発明の第１実施形態に係る半導体素子の形成断面図である。
【図３Ａ】本発明の第１実施形態に係る半導体素子の形成平面図である。
【図３Ｂ】本発明の第１実施形態に係る半導体素子の形成平面図である。
【図４】本発明の第２実施形態に係る半導体素子の形成断面図である。
【符号の説明】
１００      下部絶縁膜
１１５      第１絶縁膜
１２５      第２絶縁膜
１３５      配線溝
１４０      ビアホール
１４５      第１バリア金属層
１５０      第１銅線
１６０      第１電極
１６５      誘電体膜
１７０      第２電極
１７５      第２バリア金属層
１８０      第２銅線
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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