(57)【特許請求の範囲】
【請求項１】
スキャンテスト可能な通常回路と、前記通常回路に接続される、一個または複数個のメモリと、前記メモリの検査を行う、スキャンテスト可能なＢＩＳＴ制御回路とを有する半導体回路に対してテストを行う半導体テスト方法であって、
前記メモリへの書き込み禁止状態を解除し、前記ＢＩＳＴ制御回路を用いて該メモリにテストパターンを書き込む第１のステップと、
前記メモリへの書き込み禁止状態を設定し、前記通常回路と前記ＢＩＳＴ制御回路との一方または両方のスキャンテストを同時に実施する第２のステップと、
前記メモリへの書き込み禁止状態を解除し、前記第１のステップで該メモリに書き込んだ値を前記ＢＩＳＴ制御回路を用いて読み出し、期待値と比較する第３のステップと、を有することを特徴とする半導体テスト方法。
【請求項２】
スキャンテスト可能な通常回路と、前記通常回路に接続されるメモリと、該メモリへ入力信号を送る外部入力端子と、前記通常回路又は前記外部入力端子からの入力信号を選択して前記メモリへ供給するセレクタと、を有する半導体回路に対してテストを行う半導体テスト方法であって、
スキャンテストモードにして前記通常回路のスキャンテストを行なうのと並行して、前記通常回路から論理的に切り離された前記メモリに対して前記外部入力端子より書き込み及び読み出しを行って、前記メモリのテストを行なうことを特徴とする半導体テスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通常回路、及び内蔵のメモリを有する半導体集積回路の、短時間で高精度な検査を行うためのテスト回路、およびそのテスト方法に関するものである。
【０００２】
【従来の技術】
近年、半導体プロセスの微細化が進み、大規模なシステムＬＳＩが開発されるようになった。システムＬＳＩには、その機能の多さ故、ワード数等構成の異なるＲＡＭが多数内蔵されている。動作速度も高速化が進み、その一方で微細化に伴うリーク電流は増大し、内蔵するメモリの品質や検査も、より厳しいものが求められるようになった。
テストの容易化の観点からあらかじめ半導体回路内に組み込んだＢＩＳＴ（Built-In-Self-Test）と呼ばれる試験専用の回路（以下、ＢＩＳＴ回路という）を用いた検査が、行われるようになってきている。
【０００３】
また、電荷によりデータを保持するメモリ、例えば、ＲＡＭに関して、電流のリークによるＲＡＭのデータ消失の検査には、ＲＡＭポーズテストがよく用いられている。これは、まずＲＡＭにテストパターンを書き込み、一定時間経過後にこのデータを読み出してデータの消失の無い事を確認するものである。
【０００４】
以下、従来のテスト回路について図２を用いて説明する。
図２において、１０１は半導体の通常回路、１１１、１１２は通常回路１０１に含まれるＦＦ（フリップフロップ）の一部、１０２はクロック同期型のＲＡＭ、１１５は通常回路１０１の上記ＦＦの一部１１１、１１２以外の、ＲＡＭ１０２とデータをやり取りする部分回路、１２１はセレクタ、２０３はＲＡＭ１０２をテストするためのＢＩＳＴ制御回路、２２５、２２６はＢＩＳＴ制御回路２０３内のＦＦである。
【０００５】
通常回路１０１からＲＡＭ１０２への信号Ｓ２４２（ＣＳ、ＲＥ、ＡＤＲ、ＤＡＴＡ等）は、セレクタ１２１を介してＲＡＭ１０２に接続されている。同様に、ＢＩＳＴ制御回路２０３からＲＡＭ１０２への信号Ｓ１４７も、セレクタ１２１を介してＲＡＭ１０２に接続されている。また、ＲＡＭ１０２の出力Ｓ１４４は、通常回路１０１とＢＩＳＴ制御回路２０３に接続されている。
【０００６】
セレクタ１２１は、制御信号（ramtest信号）Ｓ１６１によって制御され、通常回路１０１からの入力Ｓ２４２と、ＢＩＳＴ制御回路２０３からの入力Ｓ１４７とのいずれかを選択してＲＡＭ１０２の入力Ｓ１４３に供給する。すなわち、ramtest信号Ｓ１６１がＯＮのときは、セレクタ１２１は、ＢＩＳＴ制御回路２０３からの入力Ｓ１４７を選択し、またramtest信号Ｓ１６１がＯＦＦのときは、セレクタ１２１は、通常回路１０１からの入力Ｓ２４２を選択してＲＡＭ１０２に供給する。
また、クロック信号Ｓ１５０は通常回路１０１、ＢＩＳＴ制御回路２０３、ＲＡＭ１０２のそれぞれに供給されている。
【０００７】
なお、通常回路１０１、ＢＩＳＴ制御回路２０３は、別途のスキャンテスト回路が組み込まれ、scanmode信号Ｓ１５１がアサートされると、スキャンテストモードに切り替わり、外部からスキャンテスト可能な構成となっている。このスキャンテスト回路の詳細は、煩雑となるため図２での記述を省略する。
【０００８】
ＢＩＳＴ制御回路２０３は、bistrun信号Ｓ１６２によってＲＡＭテスト動作を起動される。ＢＩＳＴ制御回路２０３は、ＲＡＭテスト動作のとき、ＲＡＭ１０２にテストパターンを書き込む一連の信号Ｓ１４７をセレクタ１２１経由で送り、ＲＡＭ１０２にテストパターンを書き込み、次にＲＡＭ１０２に書き込んだテストパターンを読み出すための一連の信号Ｓ１４７もセレクタ１２１経由でＲＡＭ１０２に送り、そして、ＲＡＭ１０２から読み出したデータＳ１４４を受け取り、ＢＩＳＴ制御回路２０３内部の期待値と比較し、その判定結果をbistfail信号Ｓ１６５として出力する。bistdone信号Ｓ１６４は、ＲＡＭの全領域についてＢＩＳＴテストが完了したかどうかを示す。
【０００９】
また、以上のＢＩＳＴ制御回路２０３の一連のＲＡＭテストの動作は、pause信号Ｓ２１３によって一時停止、または停止解除される。なお、半導体集積回路内に複数の内部構成の異なるＲＡＭとそれぞれに対応するＢＩＳＴ制御回路が複数個存在する場合、pause信号はＲＡＭの内部構成の種類の数だけ存在する。
【００１０】
次に、上記の従来のテスト回路による半導体回路の検査の動作フローを、図３のタイミングチャートを参照しながら説明する。
期間３８１では、通常回路１０１、ＢＩＳＴ制御回路２０３に入力されているscanmode信号Ｓ１５１がアサートすると、通常回路１０１、ＢＩＳＴ制御回路２０３は、スキャンテストモードに切り替わり、スキャンチェーンより所定のテストパターンが入力されることにより、スキャンテストを行って、そのテスト結果を外部に出力する。
【００１１】
期間３８２では、scanmode信号Ｓ１５１をネゲートしてスキャンテストを終了する。次に、ramtest信号Ｓ１６１がＯＮになり、それに伴い、セレクタ１２１はＢＩＳＴ制御回路２０３からの出力をＲＡＭ１０２への入力として選択するようにスイッチングされる。期間３８３では、bistrun信号Ｓ１６２がアサートされると、ＢＩＳＴ制御回路２０３はテストパターンを生成してＲＡＭ１０２へ出力し、そして、期間３８４では、外部からのpause信号Ｓ２１３により、動作が一時的に停止される。期間３８５では、所定のポーズ期間が過ぎたので、pause信号Ｓ２１３が解除され、ＢＩＳＴ制御回路２０３はＲＡＭ１０２から書き込まれた値を読み出し、ＢＩＳＴ制御回路２０３にある期待値と比較を行い、その比較結果をbistfail信号Ｓ１６５として出力する。すべてのテスト（比較）が終わったら、bistdone信号Ｓ１６４を外部へ出力する。
【００１２】
図３に示すように、３０１はスキャンテストの期間、３１１はＲＡＭポーズテストの期間である。ＲＡＭポーズテスト期間３１１は、ＲＡＭへのテストパターン書き込み期間３１２と、ＲＡＭの動作を一定期間禁止するＲＡＭポーズ期間３１３と、上記期間３１２に書き込んだＲＡＭ内の値を読み出して期待値と比較する期間３１４とにより構成されている。なお、pause[0]、pause[1]、pause[2]は、それぞれ複数の内部構成の異なるＲＡＭに対応するＢＩＳＴ制御回路のポーズ信号である。
【００１３】
このように、従来のテスト回路では、スキャンテストとＲＡＭポーズテストは、時間的に順番に実施しており、総テスト時間３２２は、スキャンテストの期間３０１と、ＲＡＭポーズテストの期間３１１とのテスト時間の和となっている。
【００１４】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では以下に挙げるような課題が存在する。
（１）スキャンテスト中はＲＡＭへの制御信号Ｓ１４３（ライトイネーブル、チップセレクタ等）が、ＦＦ１１１またはＦＦ２２５にセットされるスキャンデータによって変わるので、あらかじめＲＡＭに検査データを書き込んでおいても、データが上書きされ、破壊される。従って、ＲＡＭポーズテストのポーズ中にスキャンテストを行うことはできず、両者は時間的に独立して行わねばならないという問題があった。
【００１５】
（２）従来のＢＩＳＴ制御回路は、ＲＡＭへのテストパターンの書き込みの後自動的に続けて読み出しを行う。ＲＡＭポーズテストのポーズ期間のためにテストパターンの書き込みの後ＢＩＳＴ制御回路のＲＡＭテスト動作を一時停止するには、ＢＩＳＴ制御回路がＲＡＭへのテストパターンを書き込んだ直後、読み出しが始まる前にＢＩＳＴポーズ信号を外部から入力してＢＩＳＴ制御回路を一時停止させる必要がある。内部動作速度が高速になるにつれ、ＬＳＩ外部からこのタイミングで正確にポーズ信号を制御することは困難になるという問題があった。
【００１６】
また、書き込みに掛かるサイクル数は、ＲＡＭの容量および供給するクロックにより異なる。ところが、システムＬＳＩには容量の異なるＲＡＭが多数存在するうえ、それぞれ周期の異なる複数の周波数のクロックを用いる場合もある。従って、これらの組合せによってテストパターンの書き込みに必要な時間は異なり、そのためポーズ信号を入力するタイミングは複数となる。従来のＲＡＭテスト回路を並べてこのような状況に対応しようとすると、複数本のそれぞれ異なるタイミングでポーズ信号を入力する端子が必要となるという問題があった。
【００１７】
また、ポーズ解除後、ＢＩＳＴ制御回路が動作を再開して引き続き読み出し動作を続けるためには、当然の事ながらＢＩＳＴ制御回路の内部状態がポーズ期間中も保持されている必要がある。しかしながら、仮にスキャンテスト後にＲＡＭの内容が保存されているとしても、ＲＡＭポーズテストのポーズ期間中にＢＩＳＴ制御回路自身をスキャンテストすると、ＢＩＳＴ制御回路内部の状態が破壊されるため、ポーズテストとスキャンテストを同時に実行する事は出来ないという問題があった。
【００１８】
（３）従来のＲＡＭテスト回路では、ＢＩＳＴ制御回路を使用したＲＡＭテストモードでの信号Ｓ１４７を伝播する経路は、通常動作時の信号Ｓ１４１を伝播する経路と異なる。従ってＢＩＳＴ制御回路による実速度タイミングテストがＰＡＳＳしても、通常動作モードでの実速度タイミングテストはＦＡＩＬする場合が起こりうる。すなわち、通常動作での厳密な動作速度検査は、従来のＲＡＭテスト回路ではできないという問題がある。
【００１９】
本発明は、上記の従来の問題点を解決するためになされたもので、半導体の検査時間を短縮する、及びメモリの厳密な動作速度検査をすることのできる半導体テスト回路及びそのテスト方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上述の問題点を解決するために、本発明の半導体テスト回路は、スキャンテスト可能な通常回路と、前記通常回路に接続されるメモリとを有する半導体回路において、前記通常回路がスキャンテストモードにある間、前記メモリに新たな値が書き込まれないように、該メモリへの入力信号を固定する回路を備えたものである。
これにより、通常回路のスキャンテストの時に、メモリの状態が破壊されることなく、通常回路のスキャンテストと、メモリのポーズテストとの重畳が可能となる。
【００２１】
また、本発明の半導体テスト回路は、スキャンテスト可能な通常回路と、前記通常回路に接続されるメモリとを有する半導体回路において、前記通常回路がスキャンテストモードにある間、前記メモリに新たな値が書き込まれないように該メモリへのクロック信号を固定する回路を備えたものである。
これにより、通常回路のスキャンテストの時に、メモリの状態が破壊されることなく、通常回路のスキャンテストとメモリのポーズテストとの重畳が可能となる。
【００２２】
本発明の半導体テスト回路は、スキャンテスト可能な通常回路と、前記通常回路に接続される、一個または複数個のメモリとを有する半導体回路において、前記メモリの検査を行うＢＩＳＴ制御回路を備え、前記ＢＩＳＴ制御回路は、前記メモリに対してテストパターンの書き込みを行って自動停止する第１の動作モードと、前記メモリに書き込まれた値を読み出して所定の期待値と比較する第２の動作モードとを有することを特徴とするものである。
これにより、ＢＩＳＴ制御回路を使用したメモリのポーズテストにおいて、外部からのポーズタイミング制御が不要となり、また、ポーズテストの期間中にＢＩＳＴ制御回路自体のスキャンテストも可能となる。
【００２３】
本発明の半導体テスト回路は、前記半導体テスト回路において、前記通常回路に接続される、一個または複数個のメモリと、前記メモリの検査を行うＢＩＳＴ制御回路と、を備え、前記ＢＩＳＴ制御回路は、前記メモリに対してテストパターンの書き込みを行って自動停止する第１の動作モードと、前記メモリに書き込まれた値を読み出して所定の期待値と比較する第２の動作モードとを有することを特徴とするものである。
これにより、ＢＩＳＴ制御回路を使用したメモリのポーズテストにおいて、外部からのポーズタイミング制御が不要となり、また、ポーズテストの期間中にＢＩＳＴ制御回路自体のスキャンテストを行なうことも可能となり、通常回路のスキャンテストとメモリのポーズテストとを重畳することも可能となる。
【００２４】
本発明の半導体テスト回路は、前記半導体テスト回路において、外部入力端子と、スキャンテストモードの選択信号と連動する切替信号に基づいて、前記通常回路からの入力信号、または前記外部入力端子からの入力信号を選択して前記メモリに供給するセレクタと、を備え、スキャンテストモードの時、前記メモリは、前記セレクタを介して前記外部入力端子と繋がることを特徴とするものである。
これにより、通常回路のスキャンテストをしながら外部からのメモリテストが可能となり、特に、スキャンテストと、ポーズテストではない、例えばマーチアルゴリズム等によるメモリテストを重畳する場合に効果的である。
【００２５】
本発明の半導体テスト回路は、メモリ前段のＦＦとしての第１のＦＦを含む通常回路と、前記通常回路に接続される前記メモリとを有する半導体回路において、セレクタと、前記メモリの検査を行うＢＩＳＴ制御回路と、を備え、前記通常回路から前記メモリへ供給される第1の信号と前記ＢＩＳＴ制御回路から該メモリへ供給される第２の信号とは、それぞれ前記セレクタに接続され、前記セレクタの出力は、前記第１のＦＦに接続され、前記第１のＦＦの出力は、前記メモリに接続される構成としたものである。
これにより、簡単な回路構成で、通常動作時の信号とメモリテスト時の信号とは同じ伝播経路を通ることとなるため、ＢＩＳＴ制御回路を使用したメモリの厳密な書き込みタイミングテストが可能となる。また通常回路やＢＩＳＴ制御回路からメモリへの信号を一旦ＦＦで受けるため、これらのスキャンテストの故障検出率もアップすることができる。
【００２６】
本発明の半導体テスト回路は、前記半導体テスト回路において、前記通常回路は、さらに、メモリ後段のＦＦとしての第２のＦＦをも有するものであり、前記メモリの出力は、前記第２のＦＦに接続され、前記第２のＦＦの出力は、それぞれ前記通常回路または前記ＢＩＳＴ制御回路に接続される構成としたものである。
これにより、簡単な回路構成で、ＢＩＳＴ制御回路を使用したメモリの厳密な読み出しタイミングテストが可能となり、また通常回路やＢＩＳＴ制御回路へメモリ後段のＦＦからテストパターンを入力できるため、これらのスキャンテストの故障検出率もアップすることができる。
【００２７】
本発明の半導体テスト回路は、前記半導体テスト回路において、セレクタと、前記メモリの検査を行うＢＩＳＴ制御回路とを備え、さらに、前記通常回路は、メモリ前段のＦＦとしての第１のＦＦを有するものであり、前記通常回路から前記メモリへ供給される第1の信号と、前記ＢＩＳＴ制御回路から該メモリへ供給される第２の信号とは、それぞれ前記セレクタに接続され、前記セレクタの出力は、前記第１のＦＦに接続され、前記第１のＦＦの出力は、前記メモリへ接続される構成としたものである。
これにより、スキャンテストとメモリのポーズテストとは並行して実施することができると同時に、簡単な回路構成で、ＢＩＳＴ制御回路を使用したメモリの厳密な速度テストが可能となり、また通常回路やＢＩＳＴ制御回路のスキャンテストの故障検出率もアップすることができる。
【００２８】
本発明の半導体テスト回路は、前記半導体テスト回路において、セレクタを備え、さらに、前記通常回路は、メモリ前段のＦＦとしての第１のＦＦを有するものであり、前記通常回路から前記メモリへ供給される第1の信号と、前記ＢＩＳＴ制御回路から該メモリへ供給される第２の信号とは、それぞれ前記セレクタに接続され、前記セレクタの出力は、前記第１のＦＦに接続され、前記第１のＦＦの出力は、前記メモリへ接続される構成としたものである。
これにより、スキャンテストとポーズテストとは並行して実施することができると同時に、簡単な回路構成で、ＢＩＳＴ制御回路を使用したメモリの厳密な速度テストが可能となり、また通常回路やＢＩＳＴ制御回路のスキャンテストの故障検出率もアップすることができる。
【００２９】
本発明の半導体テスト回路は、前記半導体テスト回路において、前記通常回路は、さらに、メモリ後段のＦＦとしての第２のＦＦをも有するものであり、前記メモリの出力は、前記第２のＦＦに接続され、前記第２のＦＦの出力は、それぞれ前記通常回路または前記ＢＩＳＴ制御回路に接続される構成としたものである。
これにより、スキャンテストとポーズテストとは並行して実施することができると同時に、簡単な回路構成で、ＢＩＳＴ制御回路を使用したメモリの厳密な速度テストが可能となり、また通常回路やＢＩＳＴ制御回路のスキャンテストの故障検出率もアップすることができる。
【００３０】
本発明の半導体テスト方法は、スキャンテスト可能な通常回路と、前記通常回路に接続される、一個または複数個のメモリと、前記メモリの検査を行う、スキャンテスト可能なＢＩＳＴ制御回路とを有する半導体回路に対してテストを行う半導体テスト方法であって、前記メモリへの書き込み禁止状態を解除し、前記ＢＩＳＴ制御回路を用いて該メモリにテストパターンを書き込む第１のステップと、前記メモリへの書き込み禁止状態を設定し、前記通常回路と前記ＢＩＳＴ制御回路との一方または両方のスキャンテストを同時に実施する第２のステップと、前記メモリへの書き込み禁止状態を解除し、前記第１のステップで該メモリに書き込んだ値を前記ＢＩＳＴ制御回路を用いて読み出し、期待値と比較する第３のステップと、を有することを特徴とするものである。
これにより、スキャンテストとメモリのポーズテストとを重畳することができる。
【００３１】
本発明の半導体テスト方法は、スキャンテスト可能な通常回路と、前記通常回路に接続されるメモリと、該メモリへ入力信号を送る外部入力端子と、前記通常回路又は前記外部入力端子からの入力信号を選択して前記メモリへ供給するセレクタと、を有する半導体回路に対してテストを行う半導体テスト方法であって、スキャンテストモードにして前記通常回路のスキャンテストを行なうのと並行して、前記通常回路から論理的に切り離された前記メモリに対して前記外部入力端子より書き込み及び読み出しを行って、前記メモリのテストを行なうことを特徴とするものである。
これにより、スキャンテストと、メモリテストとを重畳することができる。
【００３２】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１による半導体テスト回路及び半導体テスト方法について、図１、図４、図５を用いて説明する。
図１は、本発明の実施の形態１による半導体テスト回路の構成を示す図である。
【００３３】
図１において、１０１は半導体の通常回路、１１１、１１２は通常回路１０１に含まれるＦＦの一部、１０２はクロック同期型のメモリ（ＲＡＭ）、１１５は通常回路１０１のＦＦ１１１、ＦＦ１１２以外の、ＲＡＭ１０２とデータをやり取りする部分回路、１２１はセレクタ、１０３はＲＡＭ１０２をテストするためのＢＩＳＴ制御回路、１２５、１２６はＢＩＳＴ制御回路１０３内のＦＦ、１０５はＲＡＭ１０２への書き込みを禁止する禁止回路である。
【００３４】
通常回路１０１からＲＡＭ１０２への信号Ｓ１４１（ＣＳ、ＲＥ、ＡＤＲ、ＤＡＴＡ等）は、セレクタ１２１を介してＦＦ１１１を経由し、ＲＡＭ１０２に入力される。同様にＢＩＳＴ制御回路１０３からＲＡＭ１０２への信号Ｓ１４７もセレクタ１２１を介してＦＦ１１１を経由し、ＲＡＭ１０２に入力される。またＲＡＭ１０２からの出力信号Ｓ１４４は、ＦＦ１１２を経由して通常回路１０１とＢＩＳＴ制御回路１０３とに入力される。
【００３５】
セレクタ１２１はramtest信号Ｓ１６１によって制御され、通常回路１０１からの入力信号Ｓ１４１とＢＩＳＴ制御回路１０３からの入力信号Ｓ１４７とのいずれかの信号を選択しＦＦ１１１を介してＲＡＭ１０２へ入力信号Ｓ１４３として供給する。すなわち、ramtest信号Ｓ１６１がＯＮのときは、セレクタ１２１は、ＢＩＳＴ制御回路１０３からの入力Ｓ１４７を選択し、ramtest信号Ｓ１６１がＯＦＦのときは、セレクタ１２１は、通常回路１０１からの入力Ｓ１４１を選択してＲＡＭ１０２に供給する。
【００３６】
またクロック信号Ｓ１５０が通常回路１０１、ＢＩＳＴ制御回路１０３、及び書き込み禁止回路１０５のそれぞれに供給され、書き込み禁止回路１０５からクロック信号Ｓ１５２がＲＡＭ１０２へ供給される。
【００３７】
書き込み禁止回路１０５にはＲＡＭ１０２への書き込み禁止信号、即ち、protect信号Ｓ１５３が入力され、protect信号Ｓ１５３がアサートされた時にはＲＡＭ１０２へのクロック供給を停止し、これによりＲＡＭ１０２への書き込みは出来なくする。すなわち、protect信号Ｓ１５３がアサートされると、本実施の形態１では、ramtest信号Ｓ１６１とscanmode信号Ｓ１５１とのＯＮ又はＯＦＦの状態に関わらず、ＲＡＭ１０２への書き込みは不可能となる。
【００３８】
なお通常回路１０１、ＢＩＳＴ制御回路１０３は、別途のスキャンテスト回路が組み込まれ、scanmode信号Ｓ１５１がアサートされると、スキャンテストモードに切り替わり、外部からスキャンテスト可能な構成となっている。このスキャンテスト回路の詳細は煩雑となるため、図１での記述を省略する。
【００３９】
ＢＩＳＴ制御回路１０３は、ＲＡＭの一定領域内にテストパターンを書き込む第１の動作（ＣＷ：Checker Pattern Write）シーケンスと、一定領域内に書き込んだテストパターンを読み出して内蔵する期待値と比較する第２の動作（ＣＲ：Checker Pattern Read）シーケンスとを内蔵する。ＢＩＳＴ制御回路１０３のＣＷ動作によって生成される、ＲＡＭにテストパターンを書き込む一連の信号Ｓ１４７はセレクタ１２１経由でＲＡＭ１０２にテストパターンとして書き込まれる。また、ＢＩＳＴ制御回路１０３のＣＲ動作によって生成される、ＲＡＭに書き込んだテストパターンを読み出す一連の信号もセレクタ１２１経由でＲＡＭ１０２に送られ、ＲＡＭ１０２から読み出したデータＳ１４４はＦＦ１１２経由でＳ１４６となる。ＢＩＳＴ制御回路１０３はＳ１４６を受け取り、内部の期待値と比較し、その判定結果をbistfail信号Ｓ１６５として出力する。
【００４０】
また、ＢＩＳＴ制御回路１０３は、bistrun信号Ｓ１６２によってＲＡＭテスト動作が起動される。ＢＩＳＴ制御回路１０３は、ＲＡＭテスト動作のとき、まずbistmode信号Ｓ１６３の第０ビットが１であれば、ＣＷ動作を行い、０であれば次の動作に移る。次の動作ではbistmode信号Ｓ１６３の第１ビットが１であればＣＲ動作を行い、０であれば次の動作に移る。その次の動作では、ＢＩＳＴ制御回路１０３はbistdone信号Ｓ１６４をアサートして外部に出力し、動作を自動的に停止する。
【００４１】
次に、図５に示すフローチャートを参照しながら、ＢＩＳＴ制御回路１０３の動作を説明する。
図５に示すように、ＢＩＳＴ制御回路１０３において、まず、ステップＳ５０１ではbistrun信号Ｓ１６２が０である初期状態からステップＳ５０２に移る。ステップＳ５０２は初期化を行い、bistdone信号Ｓ１６４とbistfail信号Ｓ１６５をそれぞれ０にセットして、ステップＳ５０３に移る。ステップＳ５０３はbistrun信号Ｓ１６２が１になるのを待ち、bistrun信号Ｓ１６２が１になるとステップ５０４に移る。ステップＳ５０４はbistmode信号Ｓ１６３の第０ビットをチェックし、それが１であればステップＳ５０５に進み、そうでなければステップＳ５０５を飛ばしてステップＳ５０６に進む。ステップＳ５０５はテスト対象のメモリにテストパターンを書き込むのに必要な信号のシーケンスを発生して、テスト対象のＲＡＭ１０２に出力し、ステップＳ５０６へ進む。ステップＳ５０６はbistmode信号Ｓ１６３の第１ビットをチェックし、それが１であればステップＳ５０７に進み、そうでなければステップＳ５０７を飛ばしてステップＳ５０８に進む。ステップＳ５０７はテスト対象のメモリからデータを読み出す信号のシーケンスを発生し、そしてメモリから読み出した値をＢＩＳＴ制御回路１０３に内蔵する期待値と順次比較し、もし不一致の場合には１をbistfail信号Ｓ１６５として出力する。その後、ステップＳ５０８へ進む。ステップＳ５０８は、１をbistdone信号Ｓ１６４として出力し、ＢＩＳＴ制御回路１０３の外部に処理の終了を示す。
【００４２】
次に、本実施の形態１による半導体テスト回路及び半導体テスト方法における、半導体回路の検査の動作について、図４のタイミングチャートを参照しながら説明する。
期間４８１でアサートされているramtest信号Ｓ１６１が入力されると、セレクタ１２１はＢＩＳＴ制御回路１０３の出力Ｓ１４７を選択してＲＡＭ１０２に供給するようにセットする。また、bistmode＝０１を入力し、ＢＩＳＴ制御回路１０３がＣＷ動作のみ実行するよう準備する。
【００４３】
そして、期間４８２でbistrun信号Ｓ１６２がアサートされ、ＢＩＳＴ制御回路１０３はＲＡＭテストの動作を起動する。まず、内蔵のテストパターンを生成するシーケンスを実行してテストパターンを生成し、セレクタ１２１、ＦＦ１１１を経由してＲＡＭ１０２に書き込む。これで、（第１の）ＣＷ動作が終わり、ＢＩＳＴ制御回路１０３はbistdone信号Ｓ１６４に１を出力して自動的に停止する。期間４８３では、外部からprotect信号Ｓ１５３がＲＡＭ書込み禁止回路１０５に入力し、ＲＡＭ１０２がプロテクトされた状態に置かれ、次のスキャンテストのための準備が整う。
【００４４】
ＲＡＭ１０２をプロテクト状態にした後期間４８４では、外部からアサートされたscanmode信号Ｓ１５１を通常回路１０１、ＢＩＳＴ制御回路１０３に送り、通常回路１０１、ＢＩＳＴ制御回路１０３はスキャンテストモードになる。続いて、通常回路１０１、ＢＩＳＴ制御回路１０３のスキャンテストを実施する。即ち、所定のスキャン入力ピンにより外部から通常回路１０１、ＢＩＳＴ制御回路１０３に備えられているスキャンテストのためのＦＦへ制御信号やテスト信号などを送り、スキャンテストの結果を所定のスキャン出力ピンから受け取って、外部にて所定の期待値と比較を行い、通常回路１０１、ＢＩＳＴ制御回路１０３がスキャンテストをパスしたか否かの結果を出す。
なお、このスキャンテストの期間中、ＲＡＭ１０２はポーズテスト状態に置かれていたことになる。
【００４５】
上記のスキャンテストが終わったら、期間４８５において、protect信号Ｓ１５３をＯＦＦにし、ＲＡＭ１０２をプロテクト状態から開放する。また、bistmode＝１０と入力し、ＢＩＳＴ制御回路１０３がＣＲ動作のみ実行するよう準備する。そして期間４８６ではbistrun信号Ｓ１６２をアサートすると、ＢＩＳＴ制御回路１０３は第２の動作モードに入り、まず、ＲＡＭ１０２に書き込んだものを読み出すための一連の信号Ｓ１４７をセレクタ１２１、ＦＦ１１１を経由してＲＡＭ１０２に送り、そして、そこから読み出したものＳ１４４をＦＦ１１２を介して受け取り、内蔵の期待値と比較を行い、その結果をbistfail信号Ｓ１６５として外部へ出力する。すべての比較が完了すると、これで（第２の）ＣＲ動作は終わり、ＢＩＳＴ制御回路１０３はbistdone信号Ｓ１６４に１を出力して自動的に停止する。
【００４６】
図４に示すように、３０１はスキャンテストの期間、３１１はＲＡＭポーズテストの期間である。ここでのＲＡＭポーズテスト期間３１１は、ＲＡＭへのテストパターン書き込み期間３１２、ＲＡＭの動作を一定期間禁止するＲＡＭポーズ期間３１３、上記期間３１２に書き込んだＲＡＭ内の値を読み出して期待値と比較する期間３１４よりなる。
また、４８１はＣＷ動作準備期間、４８２はＣＷ動作期間、４８３はスキャンテスト準備期間、４８４はスキャンテスト期間、４８５はＣＲ動作準備期間、４８６はＣＲ動作期間である。
【００４７】
すなわち、本実施の形態１では、ＲＡＭポーズテストのポーズ期間中にスキャンテストを並列に実行することにより、スキャンテストとＲＡＭポーズテストとの総テスト時間４０２は、図３に示した従来の総テスト時間３２２と比べて短縮されている。
【００４８】
また、ＢＩＳＴ制御回路１０３はＣＷ動作の後、自動的に停止するので、従来の図３に示すような３３０〜３３２のポーズ信号を用いてＣＷ動作の終了直後にＢＩＳＴ制御回路が一時停止するように外部から制御する必要が無い。
【００４９】
このように、本実施の形態１による半導体テスト回路及びそのテスト方法では、ＲＡＭポーズテストのポーズ期間にＲＡＭへの書き込みを禁止する書込み禁止回路と、外部からメモリへの入力と通常回路からメモリへの入力を選択して論理的にメモリに接続するセレクタと、テストパターンをメモリに書き込んだ後自動的に停止する書き込み動作モードと書き込んだ値を読み出して期待値と比較する読み出し・期待値比較モードとを有するＢＩＳＴ制御回路と、を備え、また、前記セレクタをメモリの前段のＦＦよりもさらに前段側に配し、メモリの出力を後段のＦＦを経由してから通常回路とＢＩＳＴ制御回路とに入力するようにしたので、メモリへの書き込み禁止回路により、あらかじめメモリに検査データを書き込んでおいてもデータが上書き破壊される事が無く、また、ポーズ期間中にスキャンテストを実行してＢＩＳＴ制御回路の内部状態が変化(破壊)しても、ポーズ期間終了後、ＢＩＳＴ制御回路は全く新たに読み出し・期待値比較（ＣＲ動作）のモードから動作を再開できるため、ＲＡＭポーズテストのポーズ期間に、通常回路及びＢＩＳＴ制御回路のスキャンテストを並行して行うことが可能となり、半導体回路のテストに必要となる総テスト時間を減らすことができる。
【００５０】
また、ＢＩＳＴ制御回路はメモリポーズテストのポーズ期間のためにテストパターンの書き込みの後自動的に停止し、従来必要だった外部からの一時停止制御が不要となり、特にシステムＬＳＩの様に容量の異なるメモリが多数存在する場合に必要だった外部からの煩雑な制御が不要となり、必要な入力端子数も減らせることができる。
【００５１】
また、メモリの動作周波数はメモリ前段のＦＦからメモリ、およびメモリからメモリ後段へのＦＦの伝播時間で決まる。本実施の形態１では、メモリの前段のＦＦよりもさらに前段側に、通常系とメモリテスト系を切り分けるセレクタを配したことにより、メモリ前段のＦＦからメモリへ至る経路は通常動作時とメモリテスト動作時とで全く同一の信号伝播経路となる。またメモリからメモリ後段への経路も同一である。よって、メモリテスト動作時にメモリを実速度テストすれば、通常動作時でのメモリの実速度テストを行った事と厳密に等価な検査となる。また、メモリの前後にＦＦを配しているため、メモリとやりとりする回路のスキャンテストによる故障検出率が向上している。
【００５２】
なお、本実施の形態１では、メモリとしてはＲＡＭを例に説明を行ったが、本発明は、他の種類のメモリ、特に、電荷によるデータを保持する機構を有するメモリ、例えば、フラッシュＲＯＭ等、に対しても、同様な効果を発揮することができる。
【００５３】
また、本実施の形態１では、メモリに対して、ＢＩＳＴ制御回路を用いてテストを行うのを例に説明を行ったが、ＢＩＳＴ制御回路の替わりに、外部入力端子による書き込み・読み出しでメモリをテストしても、同様にメモリのポーズテストと通常回路のスキャンテストを並行して実施することができる。また、同様に、メモリテスト動作時にメモリを実速度テストすれば、通常動作時でのメモリの実速度テストを行った事と厳密に等価な検査となる。
【００５４】
また、本実施の形態１では、ＲＡＭ書き込み禁止回路がＲＡＭへのアクセスを禁止する方法としてＲＡＭに供給するクロックを停止したが、クロック非同期型のＲＡＭの場合などでは、ＲＡＭのライトイネーブルやチップセレクトを固定する等の方法でアクセスを禁止することにしても良い。
【００５５】
またスキャンテスト中はＲＡＭへの制御信号を外部から直接制御出来る構成とした場合でも、同様にスキャンテストとメモリに対するテストとを重畳することができるという効果が得られる。
【００５６】
【発明の効果】
以上のように、本発明の半導体テスト回路によれば、スキャンテスト可能な通常回路と、前記通常回路に接続されるメモリとを有する半導体回路において、前記通常回路がスキャンテストモードにある間、前記メモリに新たな値が書き込まれないように該メモリへの入力信号を固定する回路を備えるようにしたので、メモリのポーズテストのポーズ期間において、メモリの状態がスキャンテストによって破壊される可能性を無くして、メモリテストとスキャンテストとの重畳が可能となり、スキャンテストとメモリポーズテストとの総テスト時間を短縮することができるという効果がある。
【００５７】
また、本発明の半導体テスト回路によれば、スキャンテスト可能な通常回路と、前記通常回路に接続されるメモリとを有する半導体回路において、前記通常回路がスキャンテストモードにある間、前記メモリに新たな値が書き込まれないように該メモリへのクロック信号を固定する回路を備えるようにしたので、請求項1に係る発明と同じように、予めメモリに検査データを書き込んでも、ポーズ期間中において、メモリへのクロック供給を停止し、メモリへの新たな書き込みができなくなるため、データが上書き破壊されることなく、メモリテストとスキャンテストとを並行して行うことが可能となり、スキャンテストとメモリポーズテストとの総テスト時間を短縮することができるという効果がある。
【００５８】
本発明の半導体テスト回路によれば、一個または複数個のメモリをテストするＢＩＳＴ制御回路は、前記メモリに対してテストパターンの書き込みを行って自動停止する第１の動作モードと、前記メモリに書き込まれた値を読み出して所定の期待値と比較する第２の動作モードとを有するようにしたので、ＢＩＳＴ制御回路はメモリポーズテストのポーズ期間のために、テストパターンの書き込みの後自動的に停止するため、従来必要だった外部からの一時停止制御が不要で、特にシステムＬＳＩのように容量の異なるメモリが多数存在する場合に必要だった外部からの煩雑な制御が不要となり、必要な入力端子数も減らせることができるという効果がある。また、ポーズ期間中にスキャンテストを実行してＢＩＳＴ制御回路の内部状態が変化して失われても、ポーズ期間終了後ＢＩＳＴ制御回路は全く新たに読み出し・期待値比較のモードから動作を再開できるため、メモリのポーズテストのポーズ期間中に通常回路およびＢＩＳＴ制御回路のスキャンテストの同時実行が可能になり、半導体のテスト時間を短縮することができるという効果がある。
【００５９】
本発明の半導体テスト回路によれば、前記半導体テスト回路において、外部入力端子と、スキャンテストモードの選択信号と連動する切替信号に基づいて、前記通常回路からの入力信号、または前記外部入力端子からの入力信号を選択して前記メモリに供給するセレクタと、を備え、スキャンテストモードの時、前記メモリは、前記セレクタを介して前記外部入力端子と繋がるようにしたので、通常回路のスキャンテストをしながらメモリテストが可能となり、特に、スキャンテストと、マーチ等のポーズテストではないメモリテストとを重畳する場合、効果的に半導体のテスト時間を短縮することができるという効果がある。
【００６０】
本発明の半導体テスト回路によれば、メモリテスト時の信号の伝播経路と通常動作時の信号の伝播経路とを同一となるようにしたので、メモリテスト動作時にメモリを実速度テストすることは、通常動作時でのメモリの実速度テストを行ったことになり、すなわち、厳密な等価検査ができるという効果がある。
【００６１】
本発明の半導体テスト方法によれば、スキャンテスト可能な通常回路と、前記通常回路に接続される、一個または内部構成の異なる複数個のメモリと、前記メモリの検査を行う、スキャンテスト可能なＢＩＳＴ制御回路とを有する半導体回路に対してテストを行う半導体テスト方法であって、前記メモリへの書き込み禁止状態を解除し、前記ＢＩＳＴ制御回路を用いて該メモリにテストパターンを書き込む第１のステップと、前記メモリへの書き込み禁止状態を設定し、前記通常回路と前記ＢＩＳＴ制御回路との一方または両方のスキャンテストを同時に実施する第２のステップと、前記メモリへの書き込み禁止状態を解除し、前記第１のステップで該メモリに書き込んだ値を前記ＢＩＳＴ制御回路を用いて読み出し、期待値と比較する第３のステップと、を有するようにしたので、スキャンテストとメモリのポーズテストとを重畳することが可能となり、半導体の検査時間を短縮することができるという効果がある。
【００６２】
本発明の半導体テスト方法によれば、スキャンテスト可能な通常回路と、前記通常回路に接続されるメモリと、該メモリへ入力信号を送る外部入力端子と、前記通常回路又は前記外部入力端子からの入力信号を選択して前記メモリへ供給するセレクタと、を有する半導体回路に対してテストを行う半導体テスト方法であって、スキャンテストモードにして前記通常回路のスキャンテストを行なうのと並行して、前記通常回路から論理的に切り離された前記メモリに対して前記外部入力端子より書き込み及び読み出しを行って、前記メモリのテストを行なうようにしたので、スキャンテストとメモリテストとを重畳することが可能となり、半導体の検査時間を短縮することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体テスト回路の構成を示す図である。
【図２】従来のテスト回路の構成を示す図である。
【図３】従来のテスト回路の動作タイミングチャートである。
【図４】本発明の実施の形態１における半導体テスト回路の動作タイミングチャートである。
【図５】本発明の実施の形態１におけるＢＩＳＴ制御回路の動作フローチャートである。
【符号の説明】
１０１  通常回路
１０２  メモリ
１０３  ＢＩＳＴ制御回路
１０５  ＲＡＭ書込禁止回路
１１１、１１２、１２５、１２６、２２５、２２６  フリップフロップ
１２１  セレクタ
Ｓ１５０、Ｓ１５２  クロック信号
Ｓ１５１  スキャンテストモード信号
Ｓ１５３  ＲＡＭ書き込み禁止制御信号
Ｓ１６１  メモリテストモード信号
Ｓ１６２  ＢＩＳＴ実行制御信号
Ｓ１６３  ＢＩＳＴ内容設定信号
Ｓ１６４  ＢＩＳＴ実行終了信号
２０３  従来のＢＩＳＴ制御回路
３３０〜３３２  従来のポーズテスト時のＢＩＳＴ停止制御タイミング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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