(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一主面側に形成された、容量絶縁膜を介して第一の電極と第二の電極とが配設された蓄積容量と、
前記半導体基板の一主面側に形成された銅(Cu)元素を含有した配線と、
前記配線の表面に形成された第一の膜とを備えた半導体装置であって、
前記第一の膜と前記第一の電極および前記第二の電極のうち上方に位置する電極とが接し、
前記第一の電極および前記第二の電極のうち少なくとも前記第一の膜と接する電極を構成する材料と、前記第一の膜を構成する材料には、ルテニウム、白金、イリジウムからなる群から選ばれる同じ元素が含有されていることを特徴とした半導体装置。
【請求項２】
シリコン基板と、
前記シリコン基板の一主面側に形成された、容量絶縁膜を介して上部電極と下部電極とが配設された蓄積容量と、
前記半導体基板の一主面側に形成された銅(Cu)を主元素とした配線と、
前記配線の表面に接するように配設されたバリアメタルとを備えた半導体装置であって、
前記バリアメタルと前記上部電極とが接し、
前記上部電極および前記下部電極のうち少なくとも前記上部電極を構成する材料の主元素と、前記バリアメタルを構成する材料の主元素は、ルテニウム、白金、イリジウムからなる群から選ばれる同じ元素であることを特徴とした半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の一主面側に形成された、容量絶縁膜を介して上部電極と下部電極とが配設された蓄積容量と、
前記半導体基板の一主面側に形成された銅(Cu)元素を含有した配線と、
前記配線の表面に接するように配設されたバリアメタルとを備えた半導体装置であって、
前記上部電極は前記下部電極が存在しない領域まで延在しており、
前記上部電極を構成する材料の主元素と前記バリアメタルを構成する材料の主元素は、ルテニウム、白金、イリジウムからなる群から選ばれる同じ元素からなり、
前記上部電極の延在領域にて前記上部電極と前記バリアメタルとが接していることを特徴とした半導体装置。
【請求項４】
請求項２または３において、前記上部電極を構成する材料と前記バリアメタルを構成する材料にはパラジウム、チタン、ニッケル、コバルトからなる群から選ばれる元素の少なくとも1種類を含有しており、その含有濃度が0.14at.％以上25at.％以下であることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれかにおいて、前記容量絶縁膜は、チタン酸ストロンチウム（SrTiO3）、チタン酸バリウムストロンチウム（(Ba,Sr)TiO3：BST）、チタン酸ジルコン酸鉛（Pb(Zr,Ti)O3：PZT）、ビスマス層状化合物（SBT）からなる群から選ばれることを特徴とする半導体装置。
【請求項６】
下記の工程を有することを特徴とする半導体装置の製造方法。
・シリコン基板の一主面に素子の形成を行う素子形成工程。
・前記素子形成工程終了後に前記シリコン基板の一主面側に層間絶縁膜を成膜する層間絶縁膜成膜工程。
・前記層間絶縁膜にメモリ部の蓄積容量を形成するための第一の孔、およびロジック部の配線および前記配線の下部に接続するプラグを形成するための第二の孔を形成する孔形成工程。
・前記第一の孔の側面と底面および前記第二の孔の側面と底面に主元素がルテニウム、白金、イリジウムからなる群から選ばれる第一の膜を成膜する第一の膜成膜工程。
・前記第一の膜成膜工程終了後に前記第二の孔に銅(Cu)元素を含有する前記配線および前記プラグを成膜する配線／プラグ成膜工程。
・前記第一の膜成膜工程終了後に前記第一の孔に誘電体膜を成膜する誘電体膜成膜工程。
・前記誘電体膜成膜工程終了後に前記誘電体膜の上部および前記配線の上部に主元素がルテニウム、白金、イリジウムからなる群から選ばれる第二の膜を形成する第二の膜形成工程。
・前記第二の膜上に、表面に主元素がルテニウム、白金、イリジウムからなる群から選ばれる第三の膜が配設され、銅(Cu)元素を含有した配線を形成し、前記第二の膜と前記第三の膜とを接続する工程。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に蓄積容量と銅元素を含む配線とを有する半導体装置の信頼性向上および製造工程の低減を図った半導体装置に関する。
【０００２】
【従来の技術】
近年、情報通信機器の発達に伴いDRAM（Dynamic Random Access Memory）を始めとする半導体装置は、それに用いる半導体素子（以下、単に素子）の高集積化、大容量化が求められている。素子の微細化に伴い様々な問題が生じてきているが、DRAMにおける問題点の一つに蓄積容量の低下が挙げられる。素子の容量は面積に比例するため単純に形状を縮小していくとその容量は加工寸法の二乗に比例して減少する。DRAMにおいて蓄積容量が低下すると電荷の消滅を補うリフレッシュ動作を頻繁に行う必要が生じ消費電力の増加や信頼性低下が生じる。従って、素子の微細化が進んでも蓄積容量は一定の水準以上に保つ必要がある。16M（メガ）ビットDRAMまでは素子の微細化に伴う容量の減少は容量を形成する酸化膜厚を薄くすることで対応しており、現在酸化膜厚は10nm程度まで薄膜化されている。そして、容量絶縁膜の薄膜化は限界に達しつつあるため64Mビット以上の高集積メモリ用としてより誘電率の高い容量絶縁膜材料の開発が進められており、64M〜256Mビットでは酸化タンタル（Ta2O5）、1GビットのDRAMにおいてはチタン酸バリウムストロンチウム（(Ba,Sr)TiO3：BST）、チタン酸ジルコン酸鉛（Pb(Zr,Ti)O3：PZT）等の使用が検討されている。
【０００３】
そして、容量絶縁膜材料の開発に伴い電極材料の選定にも、注意を払う必要がでてきた。これは、BSTやPZTは、酸化雰囲気中で高温成膜されるため、従来から用いられているSi電極上に成膜しようとすると、電極膜が酸化され、BSTやPZT膜以外の誘電体膜が形成されるためでる。この電極膜の酸化による絶縁膜の形成は、設計値通りの容量を確保できなくなるといった問題を生じさせる。
【０００４】
そこで、BSTやPZTの成膜雰囲気に耐えられる材料として、耐酸化性、耐熱性に優れた白金（Pt）、ルテニウム（Ru）、イリジウム（Ir）、パラジウム（Pd）等の貴金属、あるいは酸化ルテニウム、酸化ルテニウムが検討されている。また、DRAMだけではなく強誘電体メモリ（Ferroelectric Random Access Memory：FRAM）も、容量絶縁膜としてPZTを用いているため、電極材料の一つとしてPt、Ru、Ir、Pd、RuO2、IrO2が検討されている。
【０００５】
ところで、半導体素子に要求される処理能力は、年々厳しくなっており、アルミニウム（Al）を主導電性膜とした配線（以下、Al配線という）を用いた素子においては、信号遅延が問題となっている。このためAl配線に代わる配線材として、Alより電気抵抗の低い銅（Cu）を主導電性膜とした配線が検討されている。しかし、Cuはシリコン酸化物中を拡散して、トランジスタの性能を悪化させる可能性がある。
【０００６】
そこで、このCuの拡散を防止するために、バリアメタルが必要であり、例えば、日経マイクロデバイス（1992年6月号74〜77ページ）に記載されているようにTiN、タングステン（W）、タンタル（Ta）などの高融点金属が検討されている。なお、ここで銅（Cu）を主導電性膜とした配線（以下、Cu配線）とは、銅（Cu）元素を含有した配線膜であって、その含有率が他の含有元素よりも高いものを言う。
【０００７】
【発明が解決しようとする課題】
前述のように、DRAMにおいては、高集積化、高機能化に伴い、素子を構成する各要素で、様々な材料が検討されている。DRAM装置の開発に当っては、提案されている材料の中から、電気的、機械的信頼性に優れ、低コストで製造可能な材料を選び出すことが重要であり、通常、各要素ごとに最適な材料が決定される。
【０００８】
しかしながら、各要素ごとに最適な材料の選択を行った場合、それらの電気的な接続が図られる部分において、異なった材料同士の接続されることになり、接触抵抗が高くなるという問題があった。蓄積容量と、Cu配線を有する半導体装置においては、その接続において、プラグにCuを用いて蓄積容量の上部電極の延長部に接続を図ると、この部分において、蓄積容量の上部電極である例えばRuと、Cu配線のバリアメタルである例えばTiNが接触し、異なる材料が接触するため、接触抵抗が高くなるという問題があった。
【０００９】
また、その異種材料の界面においては、エレクトロマイグレーション耐性が悪くなる。DRAMの設計ルールは、64MビットDRAMでは0.35μmであったものが、今後、デバイスの高速化、高集積化が進むと、256MビットDRAMにおいては0.25μm、１GビットDRAMにおいては、さらに微細化が進むことが予想され、0.16μmとなると見込まれている。当然、前記接合部分においても、微細化が進められ、その結果、エレクトロマイグレーションによるボイドや断線の発生が、顕在化してくることが懸念される。
【００１０】
また、プラグのアスペクト比が大きくなってくると、バリアメタル材料の成膜が、コンタクトホールの底部において十分になされなくなるという問題もある。プラグは、容量確保のための蓄積容量構造の立体化の結果、高アスペクト比化が進んでいる。その結果、バリアメタルのような薄膜を、コンタクトホールの底部にまで成膜することは困難になってきている。
【００１１】
さらに、近年においては、DRAM単体のみならず、DRAM混載ロジックと呼ばれる、ロジック回路にメモリを組み込んだ半導体装置の開発が進められており、トランジスタと、それを接続する配線の製造が主となるロジック製造プロセスと、トランジスタ、配線に加えて、蓄積容量の製造が要求されるDRAM製造プロセスとの、プロセス整合性が求められている。従来では、蓄積容量の電極膜成膜プロセスと、Cu配線バリアメタル成膜プロセスとが、それぞれ異なる材料を用いた別のプロセスであるため、製造コスト高に結びついている。
【００１２】
上記のように、DRAMのような半導体装置の蓄積容量、および配線においては、素子の高集積化、高機能化に伴い、従来にない材料の導入が検討されている。しかし、新たに生じる異種材料の接触部の接触抵抗や、エレクトロマイグレーション耐性、また、新たな製造装置の導入、製造プロセスの改変による、製造コストの増加、信頼性の低下が懸念されている。さらに、メモリ回路と、ロジック回路を有するDRAM混載ロジックにおいては、DRAM製造プロセスと、ロジック製造プロセスの整合性が求められている。
【００１３】
本発明の一つ目の目的は、信頼性の高い半導体装置を提供することにある。また、本発明の二つ目の目的は、製造コストに優れた半導体装置を提供することにある。本発明の三つ目の目的は、蓄積容量とCu配線を有する半導体装置において、蓄積容量の電極材料と、Cu配線のバリアメタル材料を最適化することで、両者の接合部分において、低接触抵抗となる半導体装置を提供することにある。本発明の四つ目の目的は、エレクトロマイグレーションによるボイドや断線の生じにくい半導体装置を提供することにある。本発明の五つ目の目的は、バリアメタル成膜時に、その膜厚が不均一になっても、銅配線の成膜が可能な半導体装置を提供することにある。本発明の六つ目の目的は、蓄積容量の電極膜とCu配線バリアメタルが同一工程で成膜できる半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
本願発明者らは、蓄積容量の電極材料として検討されている、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)について、分子動力学法により計算機シミュレーションを行い、銅との密着性の評価を行い、銅配線のバリアメタルとしての可能性を検討した。解析によれば、ルテニウム、白金、イリジウムは、その単位結晶格子の長さが比較的、銅のそれに近いため、従来の窒化チタン(TiN)膜、タングステン(W)膜、タンタル(Ta)膜 などを銅(Cu)配線のバリアメタルとして用いた場合より、むしろはく離強度が向上することが明らかになった。つまり、銅配線のバリアメタルとして利用できることを明らかにした。
【００１５】
さらに、本願発明者らの計算機シミュレーション解析によれば、パラジウム（Pd）、チタン（Ti）等の遷移金属を、Ru、Pt、Irに添加すれば、酸化シリコン膜に対する膜のはく離強度が、なお一層向上できることが明らかになった。また、酸化ルテニウム、酸化イリジウムなどの導電性酸化物によっても、酸化シリコン膜に対する膜のはく離強度が向上することを明らかにした。
【００１６】
そして、蓄積容量と、銅あるいは銅合金を主導電性膜とした配線を有する半導体装置において、前記上部電極と、前記同配線のバリアメタルに同一の材料を用い、その材料はRu、Pt、Irのいずれかを用いることで、各膜に要求される機能を低下させることなく、その接続部部分において低接触抵抗で、マイグレーション耐性に優れた、信頼性の高い半導体装置が提供できることを見出した。
【００１７】
また、蓄積容量と、銅あるいは銅合金を主導電性膜とする配線を有する半導体装置において、前記蓄積容量の少なくとも一方の電極と、前記銅配線のバリアメタルに同一の材料を用い、その材料はRu、Pt、Irのいずれかを用いることで、各膜に要求される機能を低下させることなく、製造プロセスを簡略化した信頼性の高い半導体装置が提供できることを見出した。
【００１８】
さらに、蓄積容量と、銅あるいは銅合金を主導電性膜とした配線を有する半導体装置において、蓄積容量の電極と、Cu配線のバリアメタルに、Pd、Ti、Ni、Coの少なくとも1種類の元素を添加したRu、Pt、Ir、酸化ルテニウム、酸化イリジウムを用いることにより、より一層信頼性の高い半導体装置が提供できることを見出した。
【００１９】
従来の半導体装置の開発では、蓄積容量や配線といった、各要素ごとに開発が行われており、それぞれで最適な材料の選択が行われてきた。蓄積容量の電極膜としては、例えば、Pt、Ru、Ir、Pdといった貴金属材料、あるいは酸化ルテニウム、酸化イリジウムといった導電性酸化物が候補に挙げられている。また、Cu配線のバリアメタル材料としては、例えば、TiN、タングステン(W)、タンタル(Ta)などが検討されている。ところが、蓄積容量の上部電極と、配線バリアメタルとは、電気的な接続をする部分を有しており、そこでは異種材料の接触が余儀なくされていた。
【００２０】
異種材料の接続は、その接続界面において抵抗値が増加する。半導体装置の開発動向は、低消費電力化の方向に向っており、高接触抵抗は半導体装置を製作する上で障害となる。また、高集積化に伴い、メモリセルの微細化が進められており、プラグ径そのものが小さくなってきており、プラグと上部電極の延長部分の接触面積が小さくなってきており、異種材料接触界面である、この部分においては、エレクトロマイグレーションによるボイドの発生や、断線などが発生することが懸念される。
【００２１】
本願発明者らは、材料の統一化が電気的、機械的信頼性向上の為には必要であるという見地から、数ある組み合わせの中から、適切な材料選択を行うことにより、各膜として要求される機能を損なうことなく、製造可能な半導体装置が得られることを見出した。
【００２２】
本願発明者らは、蓄積容量の電極材料として検討されている貴金属元素である、ルテニウム、白金、イリジウムについて、分子動力学法により計算機シミュレーションを行い、銅との密着性の評価を行い、銅配線のバリアメタルとしての可能性を検討した。解析によれば、ルテニウム、白金、イリジウムは、その単位結晶格子の長さが比較的、銅のそれに近いため、従来の窒化チタン、タングステン、タンタル膜よりも、膜のはく離強度が向上することを明らかにした。
【００２３】
図2にバリアメタルとして検討している材料の、銅薄膜に対する膜密着性の評価の解析結果の一例を示す。図の横軸はバリアメタル材料の主構成元素の構成する最密結晶面の単位長方格子における短辺anと銅元素の構成する最密結晶面の単位長方格子における短辺apの差{｜ap-an｜/ap}×100＝A（％）を表し、バリアメタル材料と銅との格子不整合の度合いを示す。また、図の縦軸はバリアメタルが銅薄膜に接触界面を持つ状態の系全体のエネルギーから、バリアメタルと銅薄膜が十分離れた状態の系全体のエネルギーを減じたエネルギーUを表し、膜のはく離強度に相当する値を示す。ここで、UCuは銅と銅のはく離エネルギーを表す。図より、ルテニウム、白金、イリジウムは、従来の窒化チタン、タングステン、タンタルに比べ、銅膜に対する膜の密着性が向上していることが分かる。また、解析の結果、ルテニウム、白金、イリジウムは、融点が銅より十分高く、銅の拡散を抑えることができることも明らかにした。つまり、銅配線のバリアメタルとして機能を十分に果たすことが明らかになった。
【００２４】
一方で、本願発明者らは、同じ蓄積容量の電極材料として検討されている、貴金属元素である、パラジウムについても、バリアメタルとしての可能性を検討した。ところが、貴金属元素の中でも、パラジウムは、ルテニウム、白金、イリジウムに比べて融点が低く、銅との接着性が悪くなり、銅に対するバリア性は劣ることが明らかになった。
【００２５】
以上の結果、本願発明者らは、 Ru、Pt、Irが、蓄積容量の電極材料および銅配線バリアメタルの両方に用いることができる材料であることを明らかにした。
【００２６】
ところで、蓄積容量や配線は、シリコン酸化膜からなる層間絶縁膜に形成される。したがって、シリコン酸化膜に対するはく離強度が要求されるところとなる。図3にシリコン酸化膜に対するルテニウム膜、および白金膜のはく離強度のスクラッチ試験法による測定結果を示す。図の縦軸のはく離荷重は、膜のはく離強度に相当する値である。製造プロセス、あるいは素子構造により膜に要求されるはく離強度は異なるが、実験の結果、ルテニウム膜と白金膜のシリコン酸化膜に対する膜密着性は、全く同じ強度が得られるわけではなく、ルテニウム膜のはく離強度は、白金のそれより強いことが明らかになった。
【００２７】
そこで、本願発明者らはさらに考察を進め、より一層、信頼性の高い膜を得るため、分子動力学シミュレーションにより解析を行った。その結果、 Ru、Pt、Irに、パラジウム(Pd)、コバルト(Co)、ニッケル(Ni)、チタン(Ti)のうち、少なくとも一種類以上の元素を添加すれば、より一層、シリコン酸化膜に対する密着性が向上することを明らかにした。
【００２８】
図4に、シリコン酸化膜に対する膜はく離強度の、 Ru、Pt、Irの添加元素濃度依存性を示す。図の横軸は、添加元素としてパナジウム（Pd）を用いたときの主構成元素に対する添加量、縦軸はシリコン酸化膜に対するはく離エネルギーを表し、はく離強度に相当する値を表す。図より、添加元素濃度が約10at.%程度から、シリコン酸化膜に対してはく離強度が増すことが明らかになった。また、酸化ルテニウム、酸化イリジウムなどでも、シリコン酸化膜に対する、膜の密着性が増す。
【００２９】
また、 Ru、Pt、Irに対する不純物元素の添加は、別の効果も生み出す。成膜時に発生する応力は、膜のはく離や、素子特性の劣化につながる可能性がある。Ru、Pt、Irは成膜後に高い応力が発生する。素子構造によっては、膜内部に高い応力が残留する恐れがあり、不良の発生の原因となる可能性がある。つまり、成膜する膜の条件としては、低応力膜である方が望ましい。
【００３０】
本願発明者らは、分子動力学シミュレーションを行い、Ru、Pt、Ir膜中に、これら貴金属元素よりも融点の低い材料を添加することによって、膜応力を緩和することができることを明らかにした。図5は一例として、ルテニウム(Ru)に添加元素として、例えば、パラジウム(Pd)、コバルト(Co)、ニッケル(Ni)、チタン(Ti)をそれぞれ含有させた膜をSiO2下地の上に900 Kで成膜し、300 Kまで冷却する計算機シミュレーションを行った場合の、Ru膜に残留した内部応力Sの添加元素濃度に対する変化を示した図である。S0は添加元素を含有させない場合の内部応力を示す。図より、添加元素の濃度が約0.14at.％以上の場合に内部応力が低減されることがわかる。
なお、添加元素の濃度が約25at.％を超えると主材料の原子配列が乱れるため、添加元素の濃度は約25at.％以下とする必要がある。
以上の結果、蓄積容量の電極膜とCu配線のバリアメタルとして、 Ru、Pt、Irに、Pd、Ti、Ni、Coの内の少なくとも一種類の元素を0.14〜25at.％添加すると、より一層、機械的信頼性に優れた、半導体装置が得られることを明らかにした。
【００３１】
本願発明の課題は下記の構成により解決することができる。
半導体基板と、前記半導体基板の一主面側に形成された、容量絶縁膜を介して第一の電極と第二の電極とが配設された蓄積容量と、前記半導体基板の一主面側に形成された銅(Cu)元素を含有した配線と、前記配線の表面に形成された第一の膜とを備えた半導体装置であって、前記第一の膜と前記第一の電極および前記第二の電極のうち上方に位置する電極とが接し、前記第一の電極および前記第二の電極のうち少なくとも前記第一の膜と接する電極を構成する材料と、前記第一の膜を構成する材料には、ルテニウム、白金、イリジウムからなる群から選ばれる同じ元素が含有されていること。
【００３２】
シリコン基板と、前記シリコン基板の一主面側に形成された、容量絶縁膜を介して上部電極と下部電極とが配設された蓄積容量と、前記半導体基板の一主面側に形成された銅(Cu)を主元素とした配線と、前記配線の表面に接するように配設されたバリアメタルとを備えた半導体装置であって、前記バリアメタルと前記上部電極とが接し、前記上部電極および前記下部電極のうち少なくとも前記上部電極を構成する材料の主元素と、前記バリアメタルを構成する材料の主元素は、ルテニウム、白金、イリジウムからなる群から選ばれる同じ元素であること。
【００３３】
なお、材料の主元素とは、その材料に含まれる元素のうち最も含有比率の高い元素のことをいう。
【００３４】
半導体基板と、前記半導体基板の一主面側に形成された、容量絶縁膜を介して上部電極と下部電極とが配設された蓄積容量と、前記半導体基板の一主面側に形成された銅(Cu)元素を含有した配線と、前記配線の表面に接するように配設されたバリアメタルとを備えた半導体装置であって、前記上部電極は前記下部電極が存在しない領域まで延在しており、前記上部電極を構成する材料の主元素と前記バリアメタルを構成する材料の主元素は、ルテニウム、白金、イリジウムからなる群から選ばれる同じ元素からなり、前記上部電極の延在領域にて前記上部電極と前記バリアメタルとが接していること。
【００３６】
前記上部電極を構成する材料と前記バリアメタルを構成する材料にはパラジウム、チタン、ニッケル、コバルトからなる群から選ばれる元素の少なくとも1種類を含有しており、その含有濃度が0.14at.％以上25at.％以下であること。
【００３７】
前記容量絶縁膜は、チタン酸ストロンチウム（SrTiO3）、チタン酸バリウムストロンチウム（(Ba,Sr)TiO3：BST）、チタン酸ジルコン酸鉛（Pb(Zr,Ti)O3：PZT）、ビスマス層状化合物（SBT）からなる群から選ばれること。
【００３８】
半導体装置の製造方法が下記の工程を有すること。
・シリコン基板の一主面に素子の形成を行う素子形成工程。
・前記素子形成工程終了後に前記シリコン基板の一主面側に層間絶縁膜を成膜する層間絶縁膜成膜工程。
・前記層間絶縁膜にメモリ部の蓄積容量を形成するための第一の孔、およびロジック部の配線および前記配線の下部に接続するプラグを形成するための第二の孔を形成する孔形成工程。
・前記第一の孔の側面と底面および前記第二の孔の側面と底面に主元素がルテニウム、白金、イリジウムからなる群から選ばれる第一の膜を成膜する第一の膜成膜工程。
・前記第一の膜成膜工程終了後に前記第二の孔に銅(Cu)元素を含有する前記配線および前記プラグを成膜する配線／プラグ成膜工程。
・前記第一の膜成膜工程終了後に前記第一の孔に誘電体膜を成膜する誘電体膜成膜工程。
・前記誘電体膜成膜工程終了後に前記誘電体膜の上部および前記配線の上部に主元素がルテニウム、白金、イリジウムからなる群から選ばれる第二の膜を形成する第二の膜形成工程。
・前記第二の膜上に、表面に主元素がルテニウム、白金、イリジウムからなる群から選ばれる第三の膜が配設され、銅(Cu)元素を含有した配線を形成し、前記第二の膜と前記第三の膜とを接続する工程。
【００３９】
本願発明者らは、発明の結果に基づき，蓄積容量電極と配線材料について先行技術調査を行ったが、蓄積容量電極と、Cu配線のバリアメタルを同一の材料とし、これらをRu、Pt、Ir、酸化ルテニウム、酸化イリジウムのうちいずれかの材料としたものは見当たらなかった。なお、蓄積容量の電極材料としてPt、Ru、Ir、Pdを用いることを開示するものには、特開平5-90606号公報、特開平10-321816号公報、特開平10-270667号公報、特開平10-12839号公報などがあり、一方、Cu配線のバリアメタルにPt、Ru、Irを用いることを開示するものには特開平10-229084号公報、特開平8-69980号公報などがあるが、これらの先行技術には何れも蓄積容量電極と、Cu配線のバリアメタルを同一の材料とし、これらをRu、Pt、Ir、酸化ルテニウム、酸化イリジウムのうちいずれかの材料にすることについては示唆する記載もなかった。
【００４０】
【発明の実施の形態】
以下、本発明の第1実施例を図1から図5を用いて説明する。
図1は本実施例の半導体装置のメモリ部の断面の模式図、図2は分子動力学法による銅とバリアメタル材料との密着性の解析結果、図3は、スクラッチ試験法によるPt膜とRu膜のシリコン酸化膜に対する膜密着性の評価結果、図4は分子動力学法による、シリコン酸化膜に対する電極膜の膜密着性の不純物濃度依存性、図5はRu膜応力の不純物濃度依存性を、それぞれ示す。
【００４１】
本実施例の半導体装置は、図1に示すように、シリコン基板1の主面に形成されたトランジスタと、それに電気的に接続された蓄積容量10、そして、それらメモリセルを電気的に接続し回路を形成する配線22で構成される。
【００４２】
トランジスタは、ゲート酸化膜2、ゲート電極3、拡散層（ソース、ドレイン領域：図示せず）で構成され、個々は素子分離膜（図示せず）により電気的に絶縁されている。ゲート酸化膜2は、例えばシリコン酸化膜、窒化珪素膜などの誘電体膜、あるいはこれらの積層構造からなる。また、ゲート電極3は、例えば、多結晶シリコン膜、あるいは金属膜、あるいは金属シリサイド膜あるいはこれらの積層構造からなる。前記ゲート酸化膜3の上部、および側壁にはシリコン酸化膜5が形成されている。また、ビット線7がコンタクトプラグ6を介して接続されている。トランジスタの上部全面は、例えば、BPSG（Boron-doped Phospho Silicate Glass）膜や、SOG（Spin On Glass）膜、あるいはTEOS(Tetra-Ethyl-Ortho-Silicate)膜、あるいは化学気相成長法、あるいはスパッタ法で形成したシリコン酸化膜や窒化膜からなる層間絶縁膜8で覆われている。
【００４３】
トランジスタの拡散層（図示せず）の他方には、例えば多結晶シリコンからなるコンタクトプラグ4を介して、蓄積容量10が形成されている。蓄積容量10は、下部電極13、誘電体膜12、上部電極11の積層構造からなるが、この他に、例えばさらに窒化チタン（TiN）膜など導電性膜を加えた積層構造であってもよい。ここで、上部電極11は、対向電極（下部電極13）を持たない領域まで形成されている。また、誘電体膜12は、例えば(Ba,Sr)TiO3（BST）、PbTiO3、PbLaTiO3、BaTiO3、SrTiO3、Pb(Zr,Ti)O3（PZT）等の高、強誘電体からなり、これらは、スパッタ法、化学気相成長法、レーザアブレーション法などにより成膜される。なお、蓄積容量構造は、筒状の孔の内側に蓄積容量を形成した構造や、平行平板蓄積容量、あるいは、円筒の外側を蓄積容量とした構造、あるいは円筒の内壁と外壁が蓄積容量となった構造であっても構わない。また、蓄積容量10以外の部分は、層間絶縁膜8で覆われている。
【００４４】
蓄積容量10の上面には、層間絶縁膜25が形成され、そこに設けられたコンタクトホールには、バリアメタル23a,23bに被覆されたプラグ21が形成され、蓄積容量10の上部電極13に接続している。このプラグ21を通じて、バリアメタル24a,24bに被覆された配線22が形成される。プラグ21と配線22は、Cu、あるいはCu合金からなり、例えば、メッキ法、あるいはスパッタ法、あるいは化学気相成長法などにより成膜される。また、層間絶縁膜25は、層間絶縁膜8と同様な材料を用いても良い。
【００４５】
配線22、プラグ21、バリアメタル（23a,23b,24a,24b）、層間絶縁膜25からなる配線層は、それぞれ互いに電気的に接続されるように複数層形成され、外部と電気的接続を図る部分を形成した後、保護膜27により被覆される。
【００４６】
この実施例において、上部電極11とバリアメタル（23、24）は、同一の元素を主成分とすることを特徴とし、具体的には、ルテニウム（Ru）、白金（Pt）、イリジウム（Ir）、あるいは、これらの貴金属元素に、パラジウム(Pd)、コバルト(Co)、ニッケル(Ni)、チタン(Ti)を、0.14at.%以上添加した合金、あるいは、酸化ルテニウム、酸化イリジウムからなる。また、これらの元素はスパッタ法、化学気相成長法、蒸着法などで成膜される。
【００４７】
本実施例の半導体装置は図1に示すように、上部電極11とバリアメタル（23a,23b,24a,24b）に同一種の材料を用い、その材料として、 Ru、Pt、Ir、あるいは、これら貴金属元素にPd、Co、Ni、Ti、などの遷移金属を添加した合金、あるいは、酸化ルテニウム、酸化イリジウムを用いている。したがって、蓄積容量と配線の双方において、各膜に要求される機能を低下させることなく、その接触界面において、接触抵抗が低くできるという効果が得られる。
【００４８】
また、上記の接触界面においては、同種材料の接触となり、エレクトロマイグレーション耐性に優れた界面が得られ、エレクトロマイグレーションによるボイドの発生や、断線の発生を防ぐことができるという効果が得られる。
また、上記の接触界面においては、上部電極11とプラグ21のバリアメタル23ａ,23ｂの接触部分が、同種材料の接触となるため、良好な膜密着性が得られるという効果がある。
【００４９】
また、コンタクトホールのアスペクト比が大きくなっても、上部電極11に用いられる材料が、バリアメタルとしての機能を果たすため、必ずしも、コンタクトホール底部のバリアメタル23bは十分に成膜される必要はないという効果が得られる。
また、Ru、Pt、Irに、 Pd、Co、Ni、Ti、などの遷移金属を添加することにより、シリコン酸化膜に対する密着性が、なお一層向上できるという効果が得られる。
また、 Ru、Pt、Irに、 Pd、Co、Ni、Ti、などの遷移金属を添加することにより、膜応力を低減できるという効果が得られる。
そして、蓄積容量の電極と、配線のバリアメタルに、同一種の材料を用いたことにより、材料コストの低減、また、成膜装置の統一化が図られ、製造コストを低減することができる。
【００５０】
なお、本実施例の半導体装置のCuあるいはCu合金を主導電性膜とする配線22、およびそのプラグ21は、その周囲を、バリアメタルで覆われているが、必ずしも全面が覆われている必要はなく、例えば、バリアメタル24aは形成されなくても良い。また、本実施例の半導体装置は、蓄積容量10の上部電極11とCu配線プラグ21のバリアメタル23について述べたものであり、その他の構成は、本実施例以外であっても構わない。
【００５１】
次に本発明の第2実施例を図6から図11を用いて説明する。図6は本実施例の半導体装置のメモリ部と、ロジック部を含めた内部構造の断面図、図7、図８は本実施例の半導体装置の製造工程を示す模式図である。
本実施例の半導体装置の主要な断面構造を図6に示す。第１実施例との違いは、第１実施例に示されるメモリ部（符号４〜１３で代表される部分）の他に、シリコン基板1の面内においてメモリ部以外の場所に形成された、主にトランジスタと配線からなるロジック部（符号107〜114で代表される部分）が構成されている点である。メモリ部、そしてロジック部の上層には、素子を電気的に接続する配線、およびそのプラグからなる配線層が複数層形成されている。ただし、メモリ部以外の場所に形成されるのは、ロジック部に限ったものではなく、例えば、メモリに対して入出力の制御を行う周辺回路であっても良い。
【００５２】
ロジック部においては、トランジスタが形成され、これらのトランジスタは、その拡散層に、バリアメタル108a,108bで覆われたプラグ106が接続され、配線107に接続している。そして、これらのトランジスタ、配線、また、上部の素子と接続する為のプラグを形成した部分の上面には層間絶縁膜8が形成される。
【００５３】
層間絶縁膜8に形成されるビアホールおよび配線溝には、バリアメタル（113a,113b,114a,114b）と、プラグ111、および配線112が形成される。さらに上層には、層間絶縁膜25が形成され、ビアホール、配線溝が形成された部分に、バリアメタル（123a,123b,124a,124b）、プラグ121、配線122が形成される。これらの配線、およびプラグは複数層形成され、最上層は保護膜27により被覆される。
【００５４】
この実施例において、下部電極13とバリアメタル（113a、113b、114b）、あるいは、上部電極11とバリアメタル114bは同一の元素を主構成元素とすることを特徴とし、具体的には、ルテニウム（Ru）、白金（Pt）、イリジウム（Ir）、あるいは、これらの貴金属元素に、パラジウム(Pd)、コバルト(Co)、ニッケル(Ni)、チタン(Ti)を、0.14〜25ａｔ.%以上添加した合金、あるいは、酸化ルテニウム、酸化イリジウムからなる。また、これらの元素はスパッタ法、化学気相成長法、蒸着法などで成膜される。
【００５５】
本実施例の半導体装置におけるメモリ部の蓄積容量10、およびロジック部における配線112とプラグ111の製造工程は、例えば次のようになる。
(1)  シリコン基板1の主面上に素子分離膜(図示せず)、トランジスタ、プラグ（4、6）、ビット線7、そして配線107とプラグ106および、そのバリアメタル（109a,109b,108a,108b）等の最下層に位置する素子の形成を行い（素子形成工程）、層間絶縁膜8を成膜する（層間絶縁膜成膜工程）。その後、メモリ部の蓄積容量10を形成する孔、およびロジック部の配線112、プラグ111を形成する孔をあける（孔形成工程）（図7(a)）。
【００５６】
(2)  蓄積容量10の下部電極13、および配線112とプラグ111のバリアメタル（113a,113b, 114b）を、例えばスパッタ法、あるいは、化学気層成長法等により成膜する（第一の膜成膜工程）。なお、孔以外に形成された余分な膜は、例えば化学的機械研磨（Chemical Mechanical Polishing : CMP）法などで取り除く（図7(b)）。
【００５７】
(3)  バリアメタル（113a,113b,114b）上に、配線111およびプラグ112を成膜する（配線／プラグ成膜工程）。成膜は、例えば、電界メッキ法等により行い、成膜後、CMP等により平坦化する（図7(c)）。
(4)  蓄積容量10の下部電極13上に誘電体膜12を、例えばスパッタ法、あるいは化学気相成長法などにより成膜（誘電体膜成膜工程）し、不要な部分を除去する（図8(a)）。ただし、本工程は工程(3)の前に行っても良い。
【００５８】
(5)  蓄積容量10の上部電極11、および配線バリアメタル114aを成膜する（第二の膜成膜工程）。成膜は、例えばスパッタ法、あるいは化学気層成長法などによって行い、成膜後、不要な部分は除去する（図８（ｂ））。
(6)  層間絶縁膜25の形成後、配線溝、スルーホールをあけ、バリアメタル（23a,23b,24b,123a,123b,124b）を形成し、プラグ（21、121）および配線（22、122）を成膜し、さらにバリアメタル（24a、124a）を成膜する（図8(c)）。
(7)  工程(6)を必要回数繰り返し、外部と電気的接続を図る部分を形成した後、保護膜27で被覆する（図6）。
なお、本実施例に示した半導体装置の製造工程は、下部電極13とバリアメタル（113a,113b,114b）、あるいは、上部電極11とバリアメタル114aが一括して成膜できることを示したのであって、必ずしも本製造工程に限定されるものではない。
本実施例によれば、第1実施例に述べた作用効果の他に、次の作用効果が期待できる。
本実施例によれば、メモリ部の下部電極13とロジック部のバリアメタル（113a,113b, 114b）、およびメモリ部の上部電極11とロジック部のバリアメタル114aが同一の材料であるために、成膜を一括して行うことが可能となる。したがって、基板全面に成膜される材料を有効的に利用できるという効果が得られる。
【００５９】
なお、本実施例の半導体装置は、蓄積容量の電極膜の少なくとも片方と、Cu配線のバリアメタルの少なくとも一部分が、同一の元素を主構成元素とする膜で構成される半導体装置の一例を示したのであって、蓄積容量の構造、および、Cu配線の位置関係は本実施例に限ったものではない。
【００６０】
また、本実施例に示された半導体装置の製造工程において、蓄積容量の電極膜を構成する元素を主構成元素にするバリアメタルは、必ずしも、本実施例に示した部分のバリアメタルである必要はない。
【００６１】
なお、本実施例の半導体装置は、ロジック部の層間絶縁膜8に形成されるのが、配線112と、そのプラグ111であるが、これに限定されるものではなく、プラグ111のみの場合であっても良い。また、配線112のプラグ111が接続するのは、直接、基板1に形成されたトランジスタの拡散層であってもよい。また、CuあるいはCu合金を主導電性膜とする配線、およびそのプラグは、その周囲を、バリアメタルで覆われているが、必ずしも全面が覆われている必要はなく、例えば、バリアメタル114a、124aは形成されなくても良い。
【００６２】
【発明の効果】
本発明によれば、半導体装置の信頼性が高まるとともに、製造プロセスの簡略化、材料コストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る第1実施例の半導体装置の断面を示す模式図である。
【図２】分子動力学法による銅とバリアメタルの密着性の解析結果である。
【図３】スクラッチ試験法による白金、ルテニウム膜のシリコン酸化膜に対する密着性の実験結果である。
【図４】分子動力学法による電極膜のシリコン酸化膜に対する密着性の不純物濃度依存性を示す解析結果である。
【図５】分子動力学法によるルテニウム膜応力の不純物濃度依存性を示す解析結果である。
【図６】本発明に係る第2実施例の半導体装置の断面を示す模式図である。
【図７】本発明に係る第2実施例の半導体装置の製造工程の一部を示す模式図である。
【図８】本発明に係る第2実施例の半導体装置の製造工程の一部を示す模式図である。
【符号の説明】
1・・・シリコン基板、2・・・ゲート酸化膜、3・・・ゲート電極、4、6・・・コンタクトプラグ、5・・・酸化シリコン膜、7・・・ビット線、10・・・蓄積容量、11・・・上部電極、12・・・誘電体膜、13・・・下部電極、21、106・・・コンタクトプラグ、8、25、26・・・層間絶縁膜、27・・・保護膜、111、121・・・ビアプラグ、22、107、112、122・・・配線、23a、23b、24a、24b、108a、108b、109a、109b、113a、113b、114a、114b、123a、123b、124a、124b・・・バリアメタル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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