(57)【特許請求の範囲】
【請求項１】
複数の基準電圧を発生する基準電圧発生器と、
前記基準電圧発生器が発生する各基準電圧と入力信号の電圧との差電圧をそれぞれ増幅する複数の増幅器を有する第１の増幅器群と、
入力する前記基準電圧のレベルが互いに近接する前記増幅器の出力電圧間を補間した電圧をそれぞれ増幅する複数の増幅器と、前記第１の増幅器群の各増幅器の出力電圧をそれぞれ増幅する複数の増幅器とを有する第２の増幅器群と、を備え、
前記第１の増幅器群の各増幅器は、カスコード接続された複数のトランジスタの組からなる差動対を有する差動増幅器であり、前記差動対を構成する前記複数のトランジスタのカスコード接続部同士を短絡する第１のスイッチを有し、
前記第２の増幅器群の各増幅器は、少なくとも２つのトランジスタからなる差動対を有する差動増幅器であり、前記差動対の入力部間を短絡する第２のスイッチを有し、
前記第１のスイッチ及び第２のスイッチを所定周期の制御クロックによって開閉制御することを特徴とするフラッシュ型ＡＤ変換器。
【請求項２】
前記第２の増幅器群の出力電圧を補間する複数の抵抗と、
前記複数の抵抗により補間した電圧を入力する複数の比較器と、前記第２の増幅器群の各増幅器の差動出力電圧をそれぞれ入力する複数の比較器とを有する比較器群と、を備え、
各前記比較器における入力部間を短絡する第３のスイッチを設け、
前記第３のスイッチを前記制御クロックによって開閉制御することを特徴とする請求項１に記載のフラッシュ型ＡＤ変換器。
【請求項３】
前記第２の増幅器群の増幅器は、カスコード接続された複数のトランジスタの組からなる差動対を有する差動増幅器であり、前記差動対を構成する前記複数のトランジスタのカスコード接続部同士を短絡する第４のスイッチを有し、
前記第４のスイッチを前記制御クロックによって開閉制御することを特徴とする請求項１又は請求項２に記載のフラッシュ型ＡＤ変換器。
【請求項４】
前記入力信号の電圧を一定期間ホールドしてそのホールド電圧を前記第１の増幅器群の各増幅器に入力するホールドモードと、前記入力信号の電圧をホールドせずに前記第１の増幅器群の各増幅器に入力するトラックモードと、を有するサンプルホールド回路をさらに備え、
各前記スイッチは、前記サンプルホールド回路が前記トラックモードのときに短絡モードとなるように前記制御クロックによって制御されることを特徴とする請求項１〜３のいずれか１項に記載のフラッシュ型ＡＤ変換器。
【請求項５】
前記サンプルホールド回路は、前記基準電圧発生器、前記第１の増幅器群及び第２の増幅器群と共に同一の半導体基板上に集積されていることを特徴とする請求項４に記載のフラッシュ型ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するフラッシュ型ＡＤ（アナログ−デジタル）変換器に関する。
【背景技術】
【０００２】
従来より、並列型ＡＤ変換器の一つであるフラッシュ型ＡＤ変換器が広く用いられている。このフラッシュ型ＡＤ変換器は、直列に接続された複数の分圧用抵抗により所定の電圧を分圧して複数の基準電圧を生成し、それぞれの基準電圧とアナログ入力信号の電圧とを各比較器で比較し、その比較の結果に基づいてアナログ入力信号に対応するデジタル信号を出力するものである。
【０００３】
このフラッシュ型ＡＤ変換器は、一般的に、分解能分だけの比較器（例えば、ｎビットのＡＤ変換器の場合、２n−１個の比較器）によって構成されることになるため、分解能が上がるとそれにつれて回路規模が指数関数的に増大し、これに伴って消費電力が増加するとともに、チップサイズが大きくなってしまう。しかも、入力信号に多数の比較器（例えば、２n−１個の比較器）を接続することになるため、入力容量が増大してしまい、これによっても消費電力が増加し、又高速動作の妨げにもなる。
【０００４】
そこで、補間技術を用いることにより、回路規模の増大を防ぐとともに、入力容量を低減させて、低消費電力で高速動作が可能なフラッシュ型ＡＤ変換器が提案されている（例えば、特許文献１の「従来技術の欄」を参照）。
【０００５】
補間技術を用いたフラッシュ型ＡＤ変換器（以下、「補間フラッシュ型ＡＤ変換器」と呼ぶ）の構成を図７に示す。このフラッシュ型ＡＤ変換器１００は、サンプルホールド（Ｔ／Ｈ）回路１１１、基準電圧（参照電圧）発生回路１１２、第１の増幅器群１１３、補間回路１１４、第２の増幅器群１１５、比較器群１１６、エンコーダ１１７及びタイミング発生器１１８を有する構成となっている。
【０００６】
サンプルホールド回路１１１は、入力されるアナログ信号（以下、「アナログ入力信号」とする。）の電圧をサンプリングし、そのサンプル値を一定期間ホールドする。基準電圧発生回路１１２は、直列に接続された複数の分圧用抵抗（以下、「ラダー抵抗」とする。）から構成され、電圧が異なる複数の基準電圧を発生する。
【０００７】
第１の増幅器群１１３は、基準電圧発生回路１１２が発生する各基準電圧とサンプルホールド回路１１１によりホールドされた入力信号の電圧との差電圧を複数の増幅器Ａ１０１でそれぞれ増幅する。第２の増幅器群１１５は、第１の増幅器群１１３の各増幅器の出力電圧をそれぞれ増幅する複数の増幅器Ａ１０２に加え、入力する基準電圧のレベルが互いに近接する増幅器Ａ１０１の出力電圧間を補間回路１１４で補間した電圧を増幅する複数の増幅器Ａ１０３を有している。各増幅器Ａ１０２，Ａ１０３の出力電圧は、比較器群１１６の各比較器ＣＭＰ１００により順次比較され、エンコーダ１１７はその比較結果に基づいたエンコードを行って、デジタル信号が得られる。なお、サンプルホールド回路１１１及びエンコーダ１１７は、タイミング発生器１１８から出力される信号ＣＫＴＨ，ＣＫＭＣＬに同期して動作する。
【０００８】
このように、この補間フラッシュ型ＡＤ変換器では、第１の増幅器群１１３の増幅器Ａ１０１の数を１／２に間引く一方、第２の増幅器群１１５において第１の増幅器群１１３の互いに隣り合う２つの増幅器Ａ１０１の出力電圧からそれぞれ補間電圧を生成することによって分解能分の比較器出力を得るようにしている。
【０００９】
従って、第１の増幅器群１１３のプリアンプ数を１／２に削減でき、低消費電力で高速動作が可能なＡＤ変換器とすることができる。
【００１０】
【特許文献１】特開２００３−２１８６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した補間フラッシュ型ＡＤ変換器においては、大振幅の入力信号が入力された後に小振幅の入力信号が入力されると、その入力に対する特性（小振幅入力特性）は悪くなる。すなわち、上述した補間フラッシュ型ＡＤ変換器では、大振幅入力時にプリアンプが飽和状態になっており、その状態から小振幅入力が行われるとどうしてもその応答が遅れてしまう。
【００１２】
従って、ＡＤ変換器の変換速度が高速になると、本来であれば比較器が“Ｈレベル”を認識すべき入力信号がきても、増幅器Ａ１０１，Ａ１０２，Ａ１０３において、小振幅入力に対する応答が遅れるため、図８（ｃ）に示すように、比較器ＣＭＰ１００のオフセットを超えきれずに“Ｈレベル”を認識することができない。そのため、比較器ＣＭＰ１００の誤認識を引き起こし、ＡＤ変換特性を悪化させてしまう。なお、図８（ａ）はサンプルホールド回路１１１の出力電圧Ｖhの信号波形、（ｂ）はタイミング発生器１１８から出力されるＣＫＴＨ（サンプルホールド用クロック）の信号波形、（ｃ）は増幅器Ａ１０２（又は増幅器Ａ１０３）の出力、（ｄ）はタイミング発生器１１８から出力されるＣＫＭＣＬ（比較器用クロック）の信号波形、（ｅ）は比較器群１１６の比較器ＣＭＰ１００の出力波形をそれぞれ示している。
【００１３】
このように従来の補間フラッシュ型ＡＤ変換器においては、大振幅の入力信号が入力された後における小振幅入力に対する応答が遅れてしまい、ＡＤ変換器における高速化の妨げとなっていた。
【００１４】
そこで、本発明は、上述の点に鑑み、大振幅の入力信号が入力された後における小振幅入力に対する応答特性を更に向上させ、より高速な回路動作が可能なフラッシュ型ＡＤ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１５】
請求項１に記載の発明は、複数の基準電圧を発生する基準電圧発生器と、前記基準電圧発生器が発生する各基準電圧と入力信号の電圧との差電圧をそれぞれ増幅する複数の増幅器を有する第１の増幅器群と、入力する前記基準電圧のレベルが互いに近接する前記増幅器の出力電圧間を補間した電圧をそれぞれ増幅する複数の増幅器と、前記第１の増幅器群の各増幅器の出力電圧をそれぞれ増幅する複数の増幅器とを有する第２の増幅器群とを備え、前記第１の増幅器群の各増幅器は、カスコード接続された複数のトランジスタの組からなる差動対を有する差動増幅器であり、前記差動対を構成する前記複数のトランジスタのカスコード接続部同士を短絡する第１のスイッチを有し、前記第２の増幅器群の各増幅器は、少なくとも２つのトランジスタからなる差動対を有する差動増幅器であり、前記差動対の入力部間を短絡する第２のスイッチを有し、前記第１のスイッチ及び第２のスイッチを所定周期の制御クロックによって開閉制御することを特徴とする。
【００１６】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第２の増幅器群の出力電圧を補間する複数の抵抗と、前記複数の抵抗により補間した電圧を入力する複数の比較器と、前記第２の増幅器群の各増幅器の差動出力電圧をそれぞれ入力する複数の比較器とを有する比較器群とを備え、各前記比較器における入力部間を短絡する第３のスイッチを設け、前記第３のスイッチを前記制御クロックによって開閉制御することを特徴とする。
【００１７】
また、請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記第２の増幅器群の増幅器は、カスコード接続された複数のトランジスタの組からなる差動対を有する差動増幅器であり、前記差動対を構成する前記複数のトランジスタのカスコード接続部同士を短絡する第４のスイッチを有し、前記第４のスイッチを前記制御クロックによって開閉制御することを特徴とする。
【００１８】
また、請求項４に記載の発明は、請求項１〜３のいずれか１項に記載の発明において、前記入力信号の電圧を一定期間ホールドしてそのホールド電圧を前記第１の増幅器群の各増幅器に入力するホールドモードと、前記入力信号の電圧をホールドせずに前記第１の増幅器群の各増幅器に入力するトラックモードと、を有するサンプルホールド回路をさらに備え、各前記スイッチは、前記サンプルホールド回路が前記トラックモードのときに短絡モードとなるように前記制御クロックによって制御されることを特徴とする。
【００１９】
また、請求項５に記載の発明は、請求項４に記載の発明において、前記サンプルホールド回路は、前記基準電圧発生器、前記第１の増幅器群及び第２の増幅器群と共に同一の半導体基板上に集積されていることを特徴とする。
【発明の効果】
【００２０】
本発明のフラッシュ型ＡＤ変換器によれば、大振幅入力後の小振幅入力に対する応答性を高めてＡＤ変換速度を向上させたフラッシュ型ＡＤ変換器を提供することができる。
【発明を実施するための最良の形態】
【００２１】
本実施形態におけるフラッシュ型ＡＤ変換器は、複数の基準電圧を発生する基準電圧発生器と、この基準電圧発生器が発生する各基準電圧と入力信号の電圧との差電圧をそれぞれ増幅する複数の第１増幅器を有する第１の増幅器群と、入力する基準電圧のレベルが互いに近接する第１の増幅器の出力電圧間を補間した電圧をそれぞれ増幅する複数の第２増幅器と、第１増幅器の出力電圧をそれぞれ増幅する複数の第３増幅器とを有する第２の増幅器群とを備えている。
【００２２】
各第１増幅器は、カスコード接続された複数のトランジスタの組からなる差動対を有する差動増幅器であり、この差動対を構成する複数のトランジスタのカスコード接続部同士を短絡する第１のスイッチを有している。
【００２３】
更に、第２の増幅器群の第２増幅器及び第３増幅器は、少なくとも２つのトランジスタからなる差動対を有する差動増幅器であり、各差動対の入力部間を短絡する第２のスイッチを有している。
【００２４】
そして、第１のスイッチ及び第２のスイッチを所定周期の制御クロックによって開閉制御するようにしている。
【００２５】
このように、第１のスイッチを閉制御して、各第１増幅器における差動対のカスコード接続部同士を短絡するリセット動作を行うことで、第１増幅器において、大振幅入力後の小振幅入力に対する応答性能を改善することができ、高速動作を可能としている。また、第２のスイッチを閉制御して、第２増幅器の入力部間及び第３増幅器の入力部間をそれぞれ短絡することにより、第１増幅器Ａ１の負荷抵抗や出力部の寄生容量に起因した第１増幅器のリセット応答への影響を抑制することができる。
【００２６】
また、本実施形態におけるフラッシュ型ＡＤ変換器は、第２の増幅器群における各増幅器（第２増幅器及び第３増幅器）の出力電圧間を補間する複数の抵抗を備え、さらに、これら複数の抵抗により補間した電圧を入力する複数の比較器と、第２の増幅器群の各増幅器の差動出力電圧をそれぞれ入力する複数の比較器とを有する比較器群を備えている。
【００２７】
しかも、各比較器における入力部間に、この入力部間を短絡する第３のスイッチを設けており、各第３のスイッチを制御クロックによって開閉制御するようにして、負荷抵抗や出力部の寄生容量に起因した第２増幅器及び第３増幅器のリセット応答への影響を抑制することができ、第２増幅器及び第３増幅器における大振幅入力後の小振幅入力に対する応答特性を高めることができる。
【００２８】
従って、第１のスイッチ及び第２のスイッチだけを開閉制御するのに比べ、フラッシュ型ＡＤ変換器において、更なる高速動作を実現することができる。
【００２９】
第２の増幅器群の増幅器を、カスコード接続された複数のトランジスタの組からなる差動対を有する差動増幅器とすることもできる。このとき、差動対を構成する前記複数のトランジスタのカスコード接続部同士を短絡する第４のスイッチを設け、この第４のスイッチを制御クロックによって開閉制御してもよい。
【００３０】
以下、本発明の実施の形態におけるフラッシュ型ＡＤ変換器について図面を参照して具体的に説明する。図１は本発明の一実施形態におけるフラッシュ型ＡＤ変換器の概略構成を示す図、図２は本発明の一実施形態におけるフラッシュ型ＡＤ変換器の動作概要を示す図である。
【００３１】
図１に示すように、本実施形態におけるフラッシュ型ＡＤ変換器１は、分解能ｎビットの補間フラッシュ型ＡＤ変換器であり、サンプルホールド回路１１、基準電圧発生回路１２、第１の増幅器群１３、第１補間回路１４、第２の増幅器群１５、第２補間回路１６、比較器群１７、エンコーダ１８及びタイミング発生器１９を有する構成となっている。
【００３２】
サンプルホールド（Ｔ／Ｈ）回路１１は、タイミング発生器１９から出力されるサンプルホールド制御クロックＣＫＴＨに基づいて、入力されるアナログ信号（入力アナログ信号）の電圧Ｖinをサンプリングし、そのサンプル値を一定期間ホールドし、このホールド電圧Ｖhを出力する。すなわち、図２（ａ），（ｂ）に示すように、サンプルホールド制御クロックＣＫＴＨがＨレベルのときにサンプルホールド回路１１はトラックモード（Track-mode）となって、サンプルホールド回路１１に入力されたアナログ信号電圧Ｖinをそのまま出力し、サンプルホールド制御クロックＣＫＴＨがＬレベルのときにサンプルホールド回路１１はホールドモード（Hold-mode）となって、サンプルホールド回路１１に入力されたアナログ信号電圧Ｖinの電圧レベルをホールドし、このホールドした電圧（ホールド電圧）Ｖhを出力する。
【００３３】
基準電圧発生回路１２は、直列に接続された複数の分圧用抵抗（ラダー抵抗）から構成され、これらの分圧用抵抗により所定電圧（ＶＲＴ−ＶＲＢ間の電圧）を分圧し、電圧が異なる複数の基準電圧Ｖref（Ｖref１〜Ｖref２n-2）を発生する。
【００３４】
第１の増幅器群１３は、フラッシュ型ＡＤ変換器１の分解能ｎビットに対応した数（２n）の１／４の数（２n-2）の複数の第１増幅器Ａ１からなる。各第１増幅器Ａ１の第１入力端（比較入力端）には、サンプルホールド回路１１のホールド電圧Ｖhが入力され、各第１増幅器Ａ１の第２入力端（基準入力端）には、基準電圧発生回路１１２が発生する複数の基準電圧Ｖref（Ｖref１〜Ｖref２n-2）のうちの対応する基準電圧Ｖrefが入力される。第１増幅器Ａ１としては、後述するように、カスコード接続された複数のトランジスタの組からなる差動対を有する差動増幅器が用いられる。そして、この差動対には、この差動対を構成する複数のトランジスタのカスコード接続部同士を短絡する後述の第１のスイッチＳＷ１がカスコード接続部間に設けられる。
【００３５】
第１補間回路１４は、第１増幅器Ａ１の出力電圧間を補間した補間電圧を生成する複数の抵抗を有している。すなわち、入力する基準電圧Ｖrefのレベルが互いに近接（以下、単に「互いに近接」と呼ぶ。）する第１増幅器Ａ１の出力部間それぞれに、各出力部と抵抗を介して接続される第１補間ノードを設け、互いに近接する２つの第１増幅器Ａ１の出力電圧を補間した補間電圧をそれぞれの第１補間ノードから出力する。この第１補間回路１４によって、第１増幅器Ａ１のオフセットが平均化される。なお、第１増幅器Ａ１の出力は、正相出力と逆相出力からなる差動出力であり、第１増幅器Ａ１の出力部間の補間は、正相出力同士及び逆相出力同士で行われる。従って、第１補間回路１４が生成する補間電圧は、第１増幅器Ａ１の正相出力の正相補間電圧と、第１増幅器Ａ１の逆相出力の逆相補間電圧とが含まれる差動補間電圧となる。
【００３６】
第２の増幅器群１５は、第１補間回路１４の各補間ノードから出力される差動補間電圧を増幅する複数の第２増幅器Ａ２と、各第１増幅器Ａ１の差動出力電圧をそれぞれ増幅する複数の第３増幅器Ａ３とを有している。これら第２増幅器Ａ２と第３増幅器Ａ３は、少なくとも２つのトランジスタからなる差動対を有する差動増幅器である。そして、後述するように、この差動対の入力部間（正相入力端と逆相入力端の間）を短絡する第２のスイッチＳＷ２が差動対の入力部間に設けられる。
【００３７】
第２補間回路１６は、第２増幅器Ａ２の出力電圧と第３増幅器Ａ３の出力電圧とを補間した補間電圧を生成する複数の抵抗を有している。すなわち、互いに近接する第２増幅器Ａ２の出力部と第３増幅器Ａ３との出力部の間それぞれに、これらの出力部と抵抗を介して接続される第２補間ノードを設け、互いに近接する第２増幅器Ａ２の出力電圧と第３増幅器Ａ３の出力電圧とを補間した補間電圧をそれぞれの第２補間ノードから出力する。なお、第２増幅器Ａ２及び第３増幅器Ａ３の出力は、正相出力と逆相出力からなる差動出力であり、第２増幅器Ａ２と第３増幅器Ａ３の出力部間の補間は、正相出力同士及び逆相出力同士で行われる。従って、第２補間回路１６が生成する補間電圧は、第２増幅器Ａ２及び第３増幅器Ａ３の正相出力の正相補間電圧と、第２増幅器Ａ２及び第３増幅器Ａ３の逆相出力の逆相補間電圧とが含まれる差動補間電圧となる。
【００３８】
比較器群１７は、第２補間回路１６の各補間ノードから出力される差動補間電圧を入力する複数の比較器ＣＭＰ１と、第２増幅器Ａ２の差動出力電圧及び第３増幅器Ａ３の差動出力電圧をそれぞれ入力する複数の比較器ＣＭＰ２とを有しており、エンコーダ１８は、これらの比較器ＣＭＰ１，ＣＭＰ２の比較の結果に基づいて入力信号の電圧Ｖinをホールドしたホールド電圧Ｖhに対応するデジタル信号Ｄ（０）〜Ｄ（ｎ−１）を出力するものである。各比較器ＣＭＰ１，ＣＭＰ２は、タイミング発生器１９から出力されるラッチ制御クロックＣＫＭＣＬの立ち上がりエッジで比較結果をラッチして出力する（図２参照）。また、各比較器ＣＭＰ１，ＣＭＰ２には、各比較器ＣＭＰ１，ＣＭＰ２における差動入力部間（正相入力端と逆相入力端の間）を短絡する第３のスイッチＳＷ３が差動入力部間に設けられる。
【００３９】
エンコーダ１８は、比較器群１７の各比較器ＣＭＰ１，ＣＭＰ２による比較結果に基づいたエンコードを行って、デジタル信号Ｄ（０）〜Ｄ（ｎ−１）を出力する。また、タイミング発生器１９は、マスタクロックＭＣＬＫを入力し、上述した所定周期の制御クロックＣＫＴＨ，ＣＫＲ，ＣＫＭＣＬを出力する。
【００４０】
以上のように構成されたフラッシュ型ＡＤ変換器１において、上記の各スイッチＳＷ１，ＳＷ２，ＳＷ３は、タイミング発生器１９が生成する制御クロックであって、サンプルホールド制御クロックＣＫＴＨやラッチ制御クロックＣＫＭＣＬに同期するリセット制御クロックＣＫＲによって開閉動作を繰り返す。すなわち、サンプルホールド回路１１がトラックモードのときに、各スイッチＳＷ１，ＳＷ２，ＳＷ３が短絡（閉動作）する短絡モード（リセットモード）となるようにリセット制御クロックＣＫＲの電圧がＨレベルとなり、サンプルホールド回路１１がホールドモードのときに、各スイッチＳＷ１，ＳＷ２，ＳＷ３が開放（開動作）する開放モード（アンプモード）となるようにリセット制御クロックＣＫＲの電圧がＬレベルとなる。
【００４１】
そして、第２の増幅器群１５の第２増幅器Ａ２（又は第３増幅器Ａ３）における入力部間（正相入力端と逆相入力端の間）の電圧は、サンプルホールド回路１１がトラックモードのときに、０Ｖ（ゼロクロスポイント）となる一方、サンプルホールド回路１１がホールドモード開始すると、ゼロクロスポイントの状態からホールド電圧Ｖhに追従して変化することになる（例えば、図２（ｄ）に示す「ＳＷあり」の波形参照。）。
【００４２】
従って、第２増幅器Ａ２（又は第３増幅器Ａ３）にオフセットがあるときであっても、サンプルホールド回路１１がホールドモードを開始したときに、第２増幅器Ａ２（又は第３増幅器Ａ３）における出力部間の電圧がゼロクロスポイントからホールド電圧Ｖhに追従して変化することになるため、各スイッチＳＷ１，ＳＷ２，ＳＷ３がないときに比べ、大振幅入力後の小振幅入力に対する応答性を向上させることができる。
【００４３】
すなわち、各スイッチＳＷ１，ＳＷ２，ＳＷ３がないときには、大振幅入力後の小振幅入力に対する応答は、例えば、入力信号の電圧Ｖinが図２（ａ）に示す状態のとき、図２（ｄ）における「ＳＷなし」の波形に示す特性となり、タイミングｔ１でオフセットを越えることができずに比較器ＣＭＰ２（又は比較器ＣＭＰ１）の出力がＬレベルとなる。一方、本実施形態におけるフラッシュ型ＡＤ変換器１では、各スイッチＳＷ１，ＳＷ２，ＳＷ３を設けて上述のように開閉制御することによって、例えば、入力信号の電圧Ｖinが図２（ａ）に示す状態のとき、図２（ｄ）における「ＳＷあり」の波形に示す特性となり、タイミングｔ１でオフセットを越えることができ比較器ＣＭＰ２（又は比較器ＣＭＰ１）の出力をＨレベルとすることができる。
【００４４】
以下、本実施形態におけるフラッシュ型ＡＤ変換器１の回路構成をさらに具体的に説明する。
【００４５】
まず、第１の増幅器群１３の第１増幅器Ａ１の回路構成の一例について図面を参照して具体的に説明する。図３（ａ）は本実施形態における第１増幅器Ａ１の回路構成を示す図、図３（ｂ）は第１増幅器Ａ１に相当する従来の増幅器の回路構成を示す図である。
【００４６】
図３（ａ）に示すように、第１増幅器Ａ１は、カスコード接続された複数のＰＭＯＳトランジスタＭＰ１，ＭＰ３と、同じくカスコード接続された複数のＰＭＯＳトランジスタＭＰ２，ＭＰ４との組からなる差動対を有する差動増幅器である。
【００４７】
この差動対の一方を構成するＰＭＯＳトランジスタＭＰ１のソースは、定電流源Ｉ１を介して電源電位ＶＤＤに接続され、そのドレインはＰＭＯＳトランジスタＭＰ３のソースに接続される。また、ＰＭＯＳトランジスタＭＰ３のドレインは、負荷抵抗Ｒ１を介して基準電位ＶＳＳに接続される。
【００４８】
また、差動対の他方を構成するＰＭＯＳトランジスタＭＰ２のソースは、定電流源Ｉ１を介して電源電位ＶＤＤに接続され、そのドレインはＰＭＯＳトランジスタＭＰ４のソースに接続される。また、ＰＭＯＳトランジスタＭＰ４のドレインは、負荷抵抗Ｒ２を介して基準電位ＶＳＳに接続される。また、ＰＭＯＳトランジスタＭＰ３，ＭＰ４の各ゲートには、所定のバイアス電圧ＶＧＰが入力される。
【００４９】
ＰＭＯＳトランジスタＭＰ１のゲートは第１増幅器Ａ１の第１入力端（正相入力ＶＩＮ）としてサンプルホールド回路１１から出力されるホールド電圧Ｖhを入力し、ＰＭＯＳトランジスタＭＰ２のゲートは第１増幅器Ａ１の第２入力端（逆相入力ＸＶＩＮ）として対応する基準電圧Ｖrefを入力する。第１増幅器Ａ１は、第１入力端に入力されるホールド電圧Ｖhと第２入力端に入力される基準電圧Ｖrefとの差電圧を増幅して、差動出力端であるＰＭＯＳトランジスタＭＰ３のドレイン（逆相出力端）とＰＭＯＳトランジスタＭＰ４のドレイン（逆相出力端）から増幅した電圧を第１補間回路１４へ出力する。
【００５０】
さらに、ＰＭＯＳトランジスタＭＰ１とＭＰ３の接続点であるカスコード接続部と、ＰＭＯＳトランジスタＭＰ２とＭＰ４との接続点であるカスコード接続部との間に、これらのカスコード接続部同士を短絡する第１のスイッチＳＷ１としてＮＭＯＳトランジスタＭＮ１が接続される。
【００５１】
この第１のスイッチＳＷ１は、サンプルホールド回路１１がトラッキングモードのときに短絡モードとなって第１増幅器Ａ１をリセットし、サンプルホールド回路１１がホールドモードのときの開放モードとなって第１増幅器Ａ１のリセットを解除して増幅動作させることにより、第１増幅器Ａ１を高速動作させるものである。
【００５２】
図３（ｂ）に示すように、第１増幅器Ａ１に相当する従来の増幅器Ａ１００では、高速動作させるために、第１のスイッチＳＷ１に相当するスイッチＳＷ１００（ＮＭＯＳトランジスタＭＮ１０１）を増幅器Ａ１００における差動出力端間に配置していたものの、増幅器Ａ１００において高速化及び高精度化をするに従って差動対のトランジスタ（ＰＭＯＳトランジスタＭＰ１０１，ＭＰ１０２）のチップサイズが大きくしなければならず、これにより出力容量が大きくなってしまうことになる。更に増幅器Ａ１００のゲインを大きくするとミラー効果によって入力容量も増大してしまうことになる。
【００５３】
このような問題を解決するために、本実施形態における第１増幅器Ａ１では、カスコードトランジスタであるＰＭＯＳトランジスタＭＰ３，ＭＰ４を追加し、第１のスイッチＳＷ１であるＮＭＯＳトランジスタＭＮ１をカスコード接続部（ＰＭＯＳトランジスタＭＰ１のソースとＰＭＯＳトランジスタＭＰ２のソース）間に配置しており、これにより、出力容量を増加させることなく高速動作を可能としている。
【００５４】
次に、第２の増幅器群１５の第２増幅器Ａ２及び第３増幅器Ａ３の回路構成の一例について図面を参照して具体的に説明する。図４は本実施形態における第２増幅器Ａ２及び第３増幅器Ａ３の回路構成を示す図であり、第２増幅器Ａ２と第３増幅器Ａ３とは同一構成の差動増幅器である。
【００５５】
図４に示すように、第２増幅器Ａ２及び第３増幅器Ａ３は、カスコード接続された複数のＰＭＯＳトランジスタＭＰ５，ＭＰ６からなる差動対を有する差動増幅器である。
【００５６】
差動対の一方を構成するＰＭＯＳトランジスタＭＰ５のソースは、定電流源Ｉ２を介して電源電位ＶＤＤに接続され、そのドレインは負荷抵抗Ｒ３を介して基準電位ＶＳＳに接続される。また、差動対の他方を構成するＰＭＯＳトランジスタＭＰ６のソースは、定電流源Ｉ２を介して電源電位ＶＤＤに接続され、そのドレインは負荷抵抗Ｒ４を介して基準電位ＶＳＳに接続される。
【００５７】
ＰＭＯＳトランジスタＭＰ５のゲートを第１入力端（正相入力ＶＩＮ）とし、ＰＭＯＳトランジスタＭＰ６のゲートを第２入力端（逆相入力ＸＶＩＮ）とした差動入力端に、第１補間回路１４から出力される差動電圧（第１増幅器Ａ１の差動出力電圧又は補間ノードの差動補間電圧）を入力し、これらの差電圧を増幅して、差動出力端であるＰＭＯＳトランジスタＭＰ５のドレイン（逆相出力ＸＶＯＵＴ）及びＰＭＯＳトランジスタＭＰ６のドレイン（正相出力ＶＯＵＴ）から増幅した差動電圧を第２補間回路１６へ出力する。
【００５８】
ここで、上述した第１のスイッチＳＷ１による第１増幅器Ａ１の出力応答は、第１増幅器Ａ１の負荷抵抗Ｒ１，Ｒ２とその差動出力端に発生する寄生容量との時定数での応答となる。この応答が高速ではない場合、次段の増幅器である第２増幅器Ａ２及び第３増幅器Ａ３の入力部が完全にリセットされないままで、アンプモードに切り替わる。その結果、第２増幅器Ａ２及び第３増幅器Ａ３の出力波形は、従来の波形（図２（ｄ）に示す「ＳＷなし」の波形）とあまり変わらないものとなり、高速動作を実現することができない。負荷抵抗Ｒ１，Ｒ２を小さくして、時定数を低減することも考えられるが、これらの負荷抵抗Ｒ１，Ｒ２は第１増幅器Ａ１のゲイン（＝ｇｍ×Ｒ）のパラメータでもあることから、ＡＤ変換の精度を考慮すると小さくすることにも限界がある。なお、ｇｍはＭＯＳトランジスタのトランスコンダクタンスである。
【００５９】
そこで、第２増幅器Ａ２及び第３増幅器Ａ３における入力部間（ＰＭＯＳトランジスタＭＰ５のゲートとＰＭＯＳトランジスタＭＰ６のゲートと間）に、当該入力部間を短絡する第２のスイッチＳＷ２としてＮＭＯＳトランジスタＭＮ２を接続している。そして、この第２のスイッチＳＷ２を第１のスイッチＳＷ１と同様に、サンプルホールド回路１１がトラッキングモードのときに第２増幅器Ａ２及び第３増幅器Ａ３における入力部間を短絡してリセットし、サンプルホールド回路１１がホールドモードのときに第２増幅器Ａ２及び第３増幅器Ａ３における入力部間のリセットを解除して増幅動作させる。これにより、第２増幅器Ａ２及び第３増幅器Ａ３の入力応答に対してもリセット動作を確保することができることから、更なる高速動作を実現することができる。
【００６０】
また、上述したように、第１補間回路１４によって、第１増幅器Ａ１のオフセットが平均化されることから、第２増幅器Ａ２及び第３増幅器Ａ３は、入力換算オフセットを小さくすることができ、入力トランジスタ（ＰＭＯＳトランジスタＭＰ５，ＭＰ６）を大きくする必要がないため、カスコードトランジスタを設けなくてもよいことが多いが、第２増幅器Ａ２及び第３増幅器Ａ３にカスコードトランジスタを設けるようにしてもよく、この場合には、カスコード接続部間に第４のスイッチＳＷ４を設けることが望ましい。
【００６１】
例えば、図５には、カスコード接続された複数のトランジスタの組からなる差動対を有する差動増幅器を有する第２増幅器Ａ２’及び第３増幅器Ａ３’の構成（第２増幅器Ａ２’と第３増幅器Ａ３’とは同一構成）を示しており、カスコードトランジスタとしてＰＭＯＳトランジスタＭＰ５，ＭＰ６が設けられている。そして、この差動対を構成する複数のトランジスタのカスコード接続部同士を短絡する第４のスイッチＳＷ４としてＮＭＯＳトランジスタＭＮ３を、ＰＭＯＳトランジスタＭＰ５のドレイン及びＰＭＯＳトランジスタのＭＰ６のドレインにそれぞれ接続している。
【００６２】
以上のように、本実施形態におけるフラッシュ型ＡＤ変換器１は、第１増幅器Ａ１の差動対のカスコード接続部同士を短絡する第１のスイッチＳＷ１と、第２増幅器Ａ２及び第３増幅器Ａ３における入力部間を短絡する第２のスイッチＳＷ２と、比較器ＣＭＰ１，ＣＭＰ２における入力部間を短絡する第３のスイッチＳＷ３とを、サンプルホールド回路１１がトラックモードのときにそれぞれ短絡し、サンプルホールド回路１１がアンプモードのときにそれぞれ開放するように、リセット制御クロックＣＫＲで開閉制御することにより、大振幅の入力信号が入力された後における小振幅入力特性を更に向上させ、より高速な回路動作を可能となる。
【００６３】
また、本実施形態に係る補間フラッシュ型ＡＤ変換器において、サンプルホールド回路１１を基準電圧発生回路１２、第１の増幅器群１３、第１補間回路１４、第２の増幅器群１５、第２補間回路１６、比較器群１７およびエンコーダ１８と同一の基板（チップ）上に集積した構成を採る補間フラッシュ型ＡＤ変換器に本発明を適用することで、サンプルホールド回路１１の出力段に駆動能力の低い回路構成のものを用いることができるため、当該サンプルホールド回路１１での消費電力を低減できるという利点がある
【００６４】
また、上述した実施形態においては、第１増幅器Ａ１においては、その入力端にホールド電圧Ｖhと基準電圧Ｖrefを入力し、これらの差電圧を増幅することとしたが、この第１増幅器Ａ１に代えて、図６に示すような第１増幅器Ａ１’を用いることにより、各増幅器がすべて差動信号で動作するフラッシュ型ＡＤ変換器を構成することができる。すなわち、第１増幅器Ａ１’の入力端に、図６に示すように、ホールド電圧Ｖhの正相電圧Ｖh及び逆相電圧ＸＶh、基準電圧Ｖrefの正相電圧Ｖref及び逆相電圧ＸＶrefとをそれぞれ入力し、ホールド電圧の正相電圧Ｖhと基準電圧の正相電圧Ｖrefとの差電圧と、ホールド電圧の逆相電圧ＸＶhと基準電圧の逆相電圧ＸＶrefとの差電圧とに基づいて、差動出力を行うようにしてもよい。なお、第２増幅器Ａ２や第３増幅器Ａ３等はすでに上述した構成と同じである。
【００６５】
以上、本発明の実施の形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態におけるフラッシュ型ＡＤ変換器の概略構成を示す図である。
【図２】本発明の一実施形態におけるフラッシュ型ＡＤ変換器の動作概要を示す図である。
【図３】（ａ）は本実施形態における第１増幅器Ａ１の回路構成を示す図、（ｂ）は従来の増幅器の回路構成を示す図である。
【図４】本実施形態における第２増幅器及び第３増幅器の回路構成を示す図である。
【図５】第２増幅器及び第３増幅器の別の回路構成を示す図である。
【図６】完全差動信号のフラッシュ型ＡＤ変換器の構成を示す図である。
【図７】従来の補間技術を用いたフラッシュ型ＡＤ変換器の構成を示す図である。
【図８】図７に示すフラッシュ型ＡＤ変換器の動作概要を示す図である。
【符号の説明】
【００６７】
１  フラッシュ型ＡＤ変換器
１１  サンプルホールド回路
１２  基準電圧発生回路
１３  第１の増幅器群
１４  第１補間回路
１５  第２の増幅器群
１６  第２補間回路
１７  比較器群
１８  エンコーダ
１９  タイミング発生器
Ａ１  第１増幅器
Ａ２  第２増幅器
Ａ３  第３増幅器
ＣＭＰ１，２  比較器
ＳＷ１  第１のスイッチ
ＳＷ２  第２のスイッチ
ＳＷ３  第３のスイッチ
ＳＷ４  第４のスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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