(57)【特許請求の範囲】
【請求項１】
磁気格納媒体に記録されたデータを検出し、サンプリングクロックによってサンプリングされるサンプル値データを位相エラー信号及び補間係数を用いて補間して復号データを発生する、簡単な構造の補間装置を備えたデジタルデータ検出システムであって、
データ格納手段と、
前記データ格納手段からアナログ信号を検出する信号検出手段と、
前記信号検出手段から検出されたアナログ信号を増幅する増幅手段と、
主制御部から入力される前記サンプリングクロックに応じて、前記増幅されたアナログ信号をサンプリングして、デジタルサンプル値データを発生するサンプリング手段と、
前記位相エラー信号及び補間係数を用いて、前記デジタルサンプル値データを補間して補間データを発生する補間手段であって、前記位相エラー信号と前記補間係数とを加算する加算器と、前記加算器からの出力信号を累算する累算器と、前記累算器で求められた累算値に対応するフィルタ係数を発生するフィルタ係数発生器と、前記累算値を読み出してハイレベル状態又はローレベル状態の保持信号を発生する保持信号発生器と、前記デジタルサンプル値データと該当フィルタ係数とを処理して前記補間データを発生するフィルタリング器とを含む該補間手段と、
前記補間データを等化する等化手段と、
最尤シーケンス検出技法のビタビアルゴリズム（Viterbi algorithm）を用いて前記復号データを発生する復号化手段と、
前記位相エラー信号を検出して前記補間手段に供給する位相エラー検出手段とを含み、
前記フィルタリング器が、前記保持信号が入力されるように構成され、前記フィルタリング器に前記ローレベル状態の保持信号が入力されたとき、前記フィルタリング器からの前記補間データの出力を遅延させることを特徴とするデジタルデータ検出システム。
【請求項２】
磁気格納媒体に記録されたデータを検出し、主制御部から供給されるサンプリングクロックによってサンプリングされるサンプル値データを、位相エラー信号及び補間係数を用いて補間して補間データを発生する、簡単な構造の補間装置であって、
前記位相エラー信号と前記補間係数とを加算する加算手段と、
前記加算手段からの出力信号を累算する累算手段と、
前記累算手段で求められた累算値に対応するフィルタ係数を発生するフィルタ係数発生手段と、
前記累算値を読み出してハイレベル状態又はローレベル状態の保持信号を発生する保持信号発生手段と、
前記サンプル値データと該当フィルタ係数とを処理して前記補間データを発生するフィルタリング手段とを含み、
前記フィルタリング手段が、前記保持信号が入力されるように構成され、前記フィルタリング手段に前記ローレベル状態の保持信号が入力されたとき、前記フィルタリング手段からの前記補間データの出力を遅延させることを特徴とする補間装置。
【請求項３】
前記累算手段が、
前記累算値を遅延させる第１遅延器と、
前記第１遅延器によって遅延された累算値と前記加算手段からの出力とを加算する第１加算器と、
前記保持信号に基づいて、前記遅延された累算値または前記累算値を切換えて発生する第１スイッチとを備えることを特徴とする請求項２に記載の補間装置。
【請求項４】
前記フィルタ係数発生手段が、
前記保持信号に基づいて、前記遅延値または前記累算手段から供給された累算値を切換えて発生する第２スイッチと、
前記第２スイッチからの出力信号を遅延させる第２遅延器と、
前記第２遅延器からの前記出力信号に応じて、前記フィルタ係数を発生するフィルタ係数発生器とを備えることを特徴とする請求項３に記載の補間装置。
【請求項５】
前記フィルタ係数発生手段が、前記累算値に対応する応答値をフィルタベクトル係数として格納する格納エリアを有することを特徴とする請求項４に記載の補間装置。
【請求項６】
前記保持信号発生手段が、
前記フィルタ係数発生手段にて求められた遅延値から整数ビットを選択する整数ビット選択器と、
ハイレベル状態の論理値及びローレベル状態の論理値を交互に発生する論理値発生器と、
前記整数ビット選択器からの出力信号と、前記論理値発生器からの出力信号とに応じて、前記ハイレベル状態又はローレベル状態の保持信号を発生する保持信号発生器とを備えることを特徴とする請求項５に記載の補間装置。
【請求項７】
磁気格納媒体に記録されたデータを検出し、主制御部から供給されるサンプリングクロックによってサンプリングされるサンプル値データを、位相エラー信号及び補間係数を用いて補間して補間データを発生する補間方法であって、
前記位相エラー信号と前記補間係数とを加算して加算値を発生する第ａ過程と、
前記加算値を累算して累算値を発生する第ｂ過程と、
前記累算値に対応するフィルタ係数を発生する第ｃ過程と、
前記累算値を読み出してハイレベル状態又はローレベル状態の保持信号を発生する第ｄ過程と、
前記サンプル値データと該当フィルタ係数とを処理して前記補間データを発生する第ｅ過程とを含み、
前記第ｅ過程において、前記保持信号が入力されることをさらに含み、前記ローレベル状態の保持信号が入力されたとき、前記補間データの出力を遅延させることを特徴とする補間方法。
【請求項８】
前記第ｂ過程が、
前記累算値を遅延させる第ｂ１過程と、
前記遅延された累算値と前記第ａ過程にて求められた出力とを加算する第ｂ２過程と、
前記保持信号に基づいて、前記遅延された累算値または前記累算値を切換えて発生する第ｂ３過程とを備えることを特徴とする請求項７に記載の補間方法。
【請求項９】
前記第ｃ過程が、
前記保持信号に基づいて、前記遅延値または前記第ｂ過程にて求められた累算値を切換えて発生する第ｃ１過程と、
前記第ｃ１過程からの出力信号を遅延させる第ｃ２過程と、
前記第ｃ２過程からの出力信号に応じて、前記フィルタ係数を発生する第ｃ３過程とを備えることを特徴とする請求項８に記載の補間方法。
【請求項１０】
前記第ｄ過程が、
前記第ｃ過程にて求められた遅延値から整数ビットを選択する第ｄ１過程と、
ハイレベル状態の論理値及びローレベル状態の論理値を交互に発生する第ｄ２過程と、
前記第ｄ１過程にて求められた出力信号と、前記第ｄ２過程にて求められた出力信号とに応じて、前記ハイレベル状態又はローレベル状態の保持信号を発生する第ｄ３過程とを備えることを特徴とする請求項９に記載の補間方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルデータ検出システムに関し、特に、非同期データサンプリング技法によって記録されたデータを検出するためのデジタルデータ検出システムに関する。
【０００２】
【従来の技術】
通常、デジタルデータ記録／検出システムにおいて、デジタルデータは、記録／再生ヘッド組立体にて電流を変調して、アナログ信号の形態の該当シーケンスの磁束遷移が、磁気テープまたは磁気ディスクのような磁気格納媒体上に予め定められた記録速度で記録されるようにする。記録信号の再生の際には、記録／再生ヘッド組立体は再び磁気格納媒体上に移動して、磁束の遷移を、極性が交番するアナログ信号のパルスに変換させる。その後、これらのパルスは前置増幅器によって増幅された後、Ａ／Ｄ変換器によってサンプリングされてデジタルデータになる。このデジタルデータをデジタルビットストリームに復号化することは、離散時間シーケンス検出によって行われ得る。
【０００３】
図１は、記録されたデジタルデータを再生する従来のデジタルデータ検出システムの概略的なブロック図であって、米国特許第５，６９６，６３９号に「Ｓａｍｐｌｅｄ  Ａｍｐｌｉｔｕｄｅ  Ｒｅａｄ  Ｃｈａｎｎｅｌ  Ｅｍｐｌｏｙｉｎｇ  Ｉｎｔｅｒｐｏｌａｔｅｄ  Ｔｉｍｉｎｇ  Ｒｅｃｏｖｅｒｙ」との名称に開示されている。この従来のデジタルデータ検出システムは磁気格納媒体１０、アナログ信号取得部２０、前置増幅器３０、Ａ／Ｄ変換器４０、離散時間等化器フィルタ５０、補間回路６０、離散時間シーケンス検出部７０、データ同期検出部８０、ラン・レングス制限（Ｒｕｎ  Ｌｅｎｇｔｈ  Ｌｉｍｉｔｅｄ；ＲＬＬ）復号化部９０、周波数発生部１００及び利得制御部１１０から構成されている。
【０００４】
磁気格納媒体１０は、ビデオ信号またはオーディオ信号等を表すアナログ形態のデータを格納している。アナログ信号取得部２０は、組み込まれている再生ヘッド組立体（図示せず）によって磁気格納媒体１０から出力されるデータ信号を受け取る。その後、再生アナログデータ信号が前置増幅器３０によって増幅される。
【０００５】
Ａ／Ｄ変換器４０が周波数発生部１００から供給されるサンプリングクロックに応じて、各増幅済みのデータ信号Ｙ（ｔ）をサンプリングするとき、サンプリングクロックは記録クロックよりやや高い周波数を有し、増幅済みのアナログデータ信号は記録クロック速度より速くサンプリングされる。サンプリングクロック２００は、データ記録速度に対応するチャネルデータ速度（ＣＤＲ）制御信号によって調節される。また、周波数発生部１００はサンプリングクロック２００を離散時間等化器フィルタ５０及び補間回路６０に供給して、これらを同期させる。
【０００６】
離散時間等化器フィルタ５０は、Ａ／Ｄ変換器４０からのデジタルサンプル値データを受け取ると共に、所望の応答を得るために受け取ったデータ信号２７０を等化して補間回路６０に供給する。
【０００７】
図２は、図１中の補間回路６０の詳細なブロック図であって、補間部６１、ＡＮＤゲート６３、零相開始部６４及び位相エラー検出部２５０より構成される。この位相エラー検出部２５０はＭＯＤ−Ｔｓ累算器６２、ループフィルタ６５、位相エラー検出器６６、マルチプレクサ（ＭＵＸ）６７、予想サンプル値発生器６８及びスライサー６９よりなる。
【０００８】
図３は、アナログ信号取得部２０によって取得されたアナログ信号３００の波形と、サンプリングクロック２００、データクロック２１０及びマスク信号２２０が示されたタイミング図である。図３中で、黒丸は目標データ値を表し、矢印はサンプル値データを表す。
【０００９】
以下、図３を参照して補間部６１の動作に対して説明する。
【００１０】
図３から分かるように、アナログ信号３００はＡ／Ｄ変換器４０によって記録クロック速度よりやや速くサンプリングされる。
【００１１】
補間部６１は有限インパルス応答（ＦＩＲ）フィルタ構造を有し、サンプル値データを補間して目標データ値を推定する役目を果たす。サンプル値推定アルゴリズムは下記の通りである。
【００１２】
【数１】
Y(N-1)=x(N-1)+τ{x(N)-x(N-1)}    式（１）
【００１３】
ここで、ｘ（Ｎ−１）及びｘ（Ｎ）は目標データ値Ｙ（Ｎ−１）を取囲むサンプル値データであり、τはサンプル値データｘ（Ｎ−１）と目標データ値Ｙ（Ｎ−１）との間の時間差に比例する補間区間である。図２を再び参照すると、補間区間τ２３０は、周波数ずれΔｆ２４０を累算するＭＯＤ−Ｔｓ累算器６２から出力され、下記式の通りである。
【００１４】
【数２】
τ = (ΣΔf)MOD Ts    式（２）
【００１５】
ここで、Ｔｓはサンプリングクロック２００のサンプリング周期である。サンプリングクロック２００が記録クロック速度よりやや高い速度で増幅済みのアナログデータ信号Ｙ（ｔ）をサンプリングするため、累算された周波数のずれΔｆ２４０、即ち、Ｔｓで除される整数が１だけ増加する度に、データクロック２１０をマスキングする必要がある。ＡＮＤゲート６３からのデータクロック２１０及びＭＯＤ−Ｔｓ累算器６２によって発生されたマスク信号２２０の動作に対しては、図３のタイミング図を参照されたい。
【００１６】
補間部６１が上記式（１）のような簡単な１次方程式で具現されると仮定すると、サンプル値データ３０２、３０４が、目標データ値３０６に対応する補間データ値を発生するのに用いられる。補間区間τ３０８が上記式（２）から発生され、次の目標データ値３１０に対応する次の補間データ値は、サンプル値データ３０４、３１２から計算される。このようなプロセスは、実際に補間区間τ３１６を取囲む場合を除いては、補間区間τ３１４がＴｓより大きくなるまで続けて行われる。この際、データクロック２１０がマスク信号２２０によってマスキングされるので、目標データ値３２０に対応する補間データ値がサンプル値データ３２２、３２４のみから計算されることになる。
【００１７】
図２を再び参照すると、予想サンプル値発生器６８は補間部６１からの補間データ値２６０に応じて、予想データ値を位相エラー検出器６６に供給する。この位相エラー検出器６６は、受け取った予想データ値を用いてデータ取得の間に位相エラーを計算する。ＭＵＸ６７は、トラッキングの際、スライサー６９からの予測データ値を選択して位相エラー検出器６６に供給する。
【００１８】
位相エラー検出器６６及びスライサー６９は、離散時間等化器フィルタ５０の出力の代わりに補間部６１の出力である補間データ２６０を処理する。ループフィルタ６５は閉ループ周波数応答を制御する。零相開始部６４は、サンプリングクロック２００と増幅アナログ信号Ｙ（ｔ）との間の初期位相エラーを最小化する。
【００１９】
図１に示したように、補間回路６０におけるＡＮＤゲート６３は、周波数発生部１００からのサンプリングクロック２００及びＭＯＤ−Ｔｓ累算器６２からのマスク信号２２０を受け取って、データクロック２１０を図１中の離散時間シーケンス検出部７０、データ同期検出部８０、ＲＬＬ復号化部９０及び利得制御部１１０に供給する。また、補間データ２６０は図１中の離散時間シーケンス検出部７０に伝送される。この離散時間シーケンス検出部７０は、例えば、最尤（ｍａｘｉｍｕｍ  ｌｉｋｅｌｉｈｏｏｄ）ビタビシーケンス検出器で構成され、補間回路６０から入力された補間データ２６０及びデータクロック２１０を用いて推定シーケンスを検出して、ＲＬＬ復号化部９０及びデータ同期検出部８０に供給する。このデータ同期検出部８０は、推定シーケンスに含まれている同期データを検出してＲＬＬ復号化部９０に伝送する。このＲＬＬ復号化部９０はデータ同期検出部８０から入力された同期データに基づいて、推定シーケンスを復号化して復号データを発生する。利得制御部１１０は補間回路６０から伝送されたデータクロック２１０に基づいて、前置増幅器３０の利得を制御する。
【００２０】
しかしながら、上記のような構造をなる従来のデジタルデータ検出システムは、非常に複雑であり、また、補間データを取得するためには、従来の補間回路はデータクロックが必要とするという不都合がある。
【００２１】
【発明が解決しようとする課題】
従って、本発明の主な目的は、デジタルデータ検出システムに用いられ、非同期データサンプリング技法を採用することによって、より簡単なゲート構造を有する補間装置及びその方法を提供することにある。
【００２２】
【課題を解決するための手段】
上記の目的を達成するために、本発明によれば、磁気格納媒体に記録されたデータを検出し、サンプリングクロックによってサンプリングされるサンプル値データを位相エラー信号及び補間係数を用いて補間して復号データを発生する、簡単な構造の補間装置を備えたデジタルデータ検出システムであって、
データ格納手段と、
前記データ格納手段からアナログ信号を検出する信号検出手段と、
前記信号検出手段から検出されたアナログ信号を増幅する増幅手段と、
主制御部から入力される前記サンプリングクロックに応じて、前記増幅されたアナログ信号をサンプリングして、デジタルサンプル値データを発生するサンプリング手段と、
前記位相エラー信号及び補間係数を用いて、前記デジタルサンプル値データを補間して補間データを発生する補間手段と、
前記補間データを等化する等化手段と、
最尤シーケンス検出技法のビタビアルゴリズム（Viterbi algorithm）を用いて前記復号データを発生する復号化手段と、
前記位相エラー信号を検出して前記補間手段に供給する位相エラー検出手段とを含むことを特徴とするデジタルデータ検出システムが提供される。
【００２３】
本発明の他の好適実施例によれば、磁気格納媒体に記録されたデータを検出し、主制御部から供給されるサンプリングクロックによってサンプリングされるサンプル値データを、位相エラー信号及び補間係数を用いて補間して補間データを発生する、簡単な構造の補間装置であって、
前記位相エラー信号と前記補間係数とを加算する加算手段と、
前記第１加算手段からの出力信号を累算する累算手段と、
前記累算手段で求められた累算値に対応するフィルタ係数を発生するフィルタ係数発生手段と、
前記累算値を読み出して保持信号を発生する保持信号発生手段と、
前記サンプル値データと該当フィルタ係数とを処理して前記補間データを発生するフィルタリング手段とを含むことを特徴とする補間装置が提供される。
【００２４】
本発明の他の好適実施例によれば、磁気格納媒体に記録されたデータを検出し、主制御部から供給されるサンプリングクロックによってサンプリングされるサンプル値データを、位相エラー信号及び補間係数を用いて補間して補間データを発生する補間方法であって、
前記位相エラー信号と前記補間係数とを加算して加算値を発生する第ａ過程と、
前記加算値を累算して累算値を発生する第ｂ過程と、
前記累算値に対応するフィルタ係数を発生する第ｃ過程と、
前記累算値を読み出して保持信号を発生する第ｄ過程と、
前記サンプル値データと該当フィルタ係数とを処理して前記補間データを発生する第ｅ過程とを含むことを特徴とする補間方法が提供される。
【００２５】
【発明の実施の形態】
以下、本発明の好適実施例について図面を参照しながらより詳しく説明する。
【００２６】
図４は、本発明によるデジタルデータ検出システムの概略的なブロック図であって、このデジタルデータ検出システムは図１中の磁気格納媒体１０（例えば、磁気テープ）、アナログ信号取得部２０、前置増幅器３０、Ａ／Ｄ変換器４０の他に、補間部４１０、等化器フィルタ４２０、データ復号化部４３０、主制御部（ＭＣＵ）４４０、及び位相エラー検出部４５０から構成される。
【００２７】
前述したように、磁気格納媒体１０にアナログ信号の形態で格納されたデータは、再生ヘッド組立体（図示せず）が組み込まれているアナログ信号取得部２０によって再生され、格納されたアナログデータはビデオ信号またはオーディオ信号などを有する。その後、アナログ信号取得部２０によって再生されたアナログデータは前置増幅器３０に伝送されて増幅される。続けて、増幅されたアナログデータはＡ／Ｄ変換器４０に供給される。このＡ／Ｄ変換器４０はＭＣＵ４４０から入力されるサンプリングクロックＳＣに基づいて、受け取った増幅アナログデータ信号をサンプリングして、デジタルサンプル値データを発生して補間部４１０に供給する。ここで、サンプリングクロックＳＣの周波数は、磁気格納媒体１０上のデータ記録過程の際に用いられた記録クロックＲＣの周波数よりやや高い。補間部４１０への入力は、Ａ／Ｄ変換器４０から出力されるデジタルサンプル値データ、位相エラー検出部４５０から出力される位相エラー信号ＰＥ、及びＭＣＵ４４０から出力される補間係数Ｗである。この補間係数Ｗは、下記のようにＳＣの周波数とＲＣの周波数との比として定義され得る。
【００２８】
【数３】
W=SC/RC    式（３）
【００２９】
その後、補間部４１０は受け取ったデジタルサンプル値データ、位相エラー信号ＰＥ及び補間係数Ｗに基づいて、補間データを発生して等化器フィルタ４２０に供給する。この等化器フィルタ４２０は図１中の離散時間等化器フィルタ５０と同様に、所望の応答を得るために、補間部４１０から受け取った補間データを等化してデータ復号化部４３０及び位相エラー検出部４５０に供給する。データ復号化部４３０は、例えば、ビタビアルゴリズムを用いて等化データを復号化して復号化データを発生する。位相エラー検出部４５０は図２中の位相エラー検出部２５０と同様に、受け取った等化データに基づいて位相エラー信号ＰＥを発生して補間部４１０に供給する。こうして、補間部４１０は新たな補間データを発生するようになる。
【００３０】
図５は、図４中の補間部４１０の詳細なブロック図であって、加算器５１０、累算回路５２０、フィルタ係数発生回路５３０、保持信号発生回路５４０及び補間回路５５０より構成される。
【００３１】
累算回路５２０は加算器５２１、スイッチ５２２及び遅延器５２３よりなり、加算器５１０から入力された信号と遅延器５２３から入力された遅延値とを累算して累算信号を発生し、フィルタ係数発生回路５５０に供給する。
【００３２】
このフィルタ係数発生回路５３０はスイッチ５３１、遅延器５３２及びルックアップテーブル遅延器５２３よりなり、累算回路５２０からの累算信号に応じて、フィルタ係数Ｃ1〜Ｃnの組ＦＣを発生する。ここで、ｎは正の整数である。
【００３３】
保持信号発生回路５４０はビット選択器５４１、遅延器５４２及びインバータ５４３を有するフィードバックループ５４５を有する、及び排他的論理和演算（ＸＯＲ）ゲート５４４よりなり、フィルタ係数発生回路５３０から伝送される信号に応じて保持信号ＨＯＬＤを発生して、累算回路５２０のスイッチ５２２、フィルタ係数発生回路５３０のスイッチ５３１、及び補間回路５５０のＯＲゲート５５８に各々供給する。
【００３４】
補間回路５５０はｎ個の遅延器５５２，…，５５２と、各遅延器５５２，…，５５２に対応するｎ個のＭＵＸ５５４，…，５５４と、加算器５５６と、ＯＲゲート５５８と、遅延器５５９、５６０とよりなる。この補間回路５５０において、図４中のＡ／Ｄ変換器４０からのサンプル値データは遅延器５５２によって順次的に遅延され、各フィルタ係数Ｃ1〜Ｃnだけ乗算される。各乗算値は加算器５５９にて加算され、ＡＮＤゲート５５８からの制御信号に応じて遅延器５５９に格納される。その後、遅延器５５９は格納した遅延値を図４中の等化器フィルタ４２０に供給する。
【００３５】
図５及び図６を参照して、補間部４１０の動作について詳細に説明する。説明の便宜上、図４中の位相エラー検出部４５０からの位相エラー信号ＰＥはゼロであると仮定して、補間係数Ｗのみを考える。例えば、補間係数Ｗは２の補数を表す２進数「０１．０１」と仮定する。２値「０１．０１」中、左側から第１ビット（即ち、０）は符号ビットであり、第２ビット（即ち、１）は整数ビットであり、残余の２つのビットは小数値を表す。従って、２値「０１．０１」は１０進数「１．２５」として表示される。
【００３６】
第１補間係数Ｗ、「０１．０１」が図５中の累算回路５２０に入力される場合、加算器５２１は第１補間係数値「０１．０１」と遅延器５２３からの遅延値とを加算して、該当加算値を第１累算値としてスイッチ５２２及びフィルタ係数発生回路５３０に供給する。この場合、遅延器５２３からの初期遅延値がゼロであるので、第１累算値は「０１．０１」となる。スイッチ５２２の両入力端子０、１には、保持信号ＨＯＬＤがハイレベルまたはローレベル状態の何れにあるかに応じて、遅延器５２３または加算器５２１からの出力が入力され、スイッチ５２２の出力は遅延器５２３に入力される。ここで、保持信号ＨＯＬＤの初期値はハイレベルの論理値１に設定され、第１累算値「０１．０１」が遅延器５２３に格納されるようにする。
【００３７】
フィルタ係数発生回路５３０におけるスイッチ５３１は、累算回路５２０におけるスイッチ５２２と同一の働きをするもので、累算回路５２０から伝送された第１累算値「０１．０１」を受け取って遅延器５３２に供給する。この遅延器５３２は受け取った第１累算値を遅延させ、該当遅延値をルックアップテーブル５３３及び保持信号発生回路５４０におけるビット選択器５４１に供給すると共に、スイッチ５３１にフィードバックさせる。ルックアップテーブル５３３は遅延器５３２から受け取った遅延値に対応するフィルタ係数の組ＦＣ1を発生して補間回路５５０に伝送する。
【００３８】
保持信号発生回路５４０において、ビット選択器５４１はフィルタ係数発生回路５３０から遅延値「０１．０１」を受け取って整数ビット（即ち、１）を選択する。一方、フィードバックループ５４５を構成する遅延器５４２及びインバータ５４３は最初０に初期化され、以降０、１を交互に発生する。ＸＯＲゲート５４４はビット選択器５４１からの出力とフィードバックループ５４５からの出力とを排他的論理和演算して、ハイレベル状態の保持信号ＨＯＬＤを発生する。このハイレベル状態の保持信号ＨＯＬＤは、両スイッチ５２２、５３１に供給されて、前述したように両スイッチ５２２、５３１を制御するのに用いられる。
【００３９】
補間回路５５０は図６に示したように、Ａ／Ｄ変換器４０からのサンプル値データ（即ち、Ｓ１）及び等化係数の組ＦＣ1に基づいて、補間データＩ1を生成して遅延器５５９に供給する。遅延器５５９は受け取った補間データＩ１を格納する。
【００４０】
その後、第２補間係数Ｗ、「０１．０１」が累算回路５２０に入力される場合、加算器５２１は第２補間係数値「０１．０１」と遅延器５２３から供給された遅延値「０１．０１」とを累算して、累算値「１０．１０」をスイッチ５２２及びフィルタ係数発生回路５３０に各々供給する。この場合、保持信号ＨＯＬＤがハイレベル状態にあるので、スイッチ５２２に入力された累算値「１０．１０」は入力端子１を通じて遅延器５２３に供給される。遅延器５２３において、既に格納された第１累算値「０１．０１」は新たに入力された第２累算値「１０．１０」で更新される。
【００４１】
フィルタ係数発生回路５３０におけるスイッチ５３１はハイレベル状態の保持信号ＨＯＬＤに応じて、加算器５２１から受け取った第２累算値「１０．１０」を入力端子１を通じて遅延器５３２に供給する。遅延器５３２は受け取った第２累算値「１０．１０」を遅延させて、該当遅延値をルックアップテーブル５３３及び保持信号発生部５４０のビット選択器５４１に供給すると共に、スイッチ５３１にフィードバックさせる。ルックアップテーブル５３３は遅延器５３２からの遅延値に応じて、該当遅延値に対応する等化係数の組ＦＣ2を生成して補間回路５５０に供給する。
【００４２】
ビット選択器５４１は遅延器５３２から受け取った遅延値「１０．１０」に基づいて整数ビット、即ち、１を選択してＸＯＲゲート５４４に供給する。このとき、フィードバックループ５４５は前述したように、２値データ「１」をＸＯＲゲート５４４に発生する。すると、ＸＯＲゲート５４４は前述したように、ビット選択器５４１からの出力とフィードバックループ５４５からの出力とをＸＯＲ演算してハイレベル状態の保持信号ＨＯＬＤを発生する。その結果として、両スイッチ５２２、５３１は依然に端子１に切換えられている。その後、補間回路５５０は図６に示したように、Ａ／Ｄ変換器４０からのサンプル値データ（即ち、Ｓ２）及び等化係数の組ＦＣ2に基づいて、補間データＩ2を生成して遅延器５５９に供給して格納すると共に、遅延器５５９に既に格納された補間データＩ1を図４中の等化器フィルタ４２０に供給する。
【００４３】
その後、第３補間係数Ｗ、「０１．０１」が累算回路５２０に入力される場合、加算器５２１は第３補間係数値「０１．０１」と遅延器５２３から供給された遅延値「１０．１０」とを累算して、第３累算値「１１．１１」をスイッチ５２２及びフィルタ係数発生回路５３０に各々供給する。この場合、保持信号ＨＯＬＤが依然にハイレベル状態にあるので、スイッチ５２２に入力された累算値「１１．１１」は入力端子１を通じて遅延器５２３に供給される。遅延器５２３において、既に格納された第１累算値「１０．１０」は新たに入力された第３累算値「１１．１１」で更新される。
【００４４】
フィルタ係数発生回路５３０におけるスイッチ５３１はハイレベル状態の保持信号ＨＯＬＤに応じて、累算回路５２０から受け取った第３累算値「１１．１１」を入力端子１を通じて遅延器５３２に供給する。この遅延器５３２は受け取った第３累算値「１１．１１」を遅延させて、該当遅延値をルックアップテーブル５３３及び保持信号発生部５４０のビット選択器５４１に供給すると共に、スイッチ５３１にフィードバックさせる。ルックアップテーブル５３３は遅延器５３２からの遅延値に応じて、該当遅延値に対応する等化係数の組ＦＣ３を生成して補間回路５５０に供給する。
【００４５】
ビット選択器５４１は遅延器５３２から受け取った遅延値「１１．１１」に基づいて整数ビット、即ち、１を選択してＸＯＲゲート５４４に供給する。このとき、フィードバックループ５４５は前述したように、２値「０」をＸＯＲゲート５４４に発生する。すると、ＸＯＲゲート５４４は前述したように、ビット選択器５４１からの出力とフィードバックループ５４５からの出力とをＸＯＲ演算してハイレベル状態の保持信号ＨＯＬＤを発生する。その結果として、両スイッチ５２２、５３１は依然に端子１に切換えられている。その後、補間回路５５０は図６に示したように、Ａ／Ｄ変換器４０からのサンプル値データ（即ち、Ｓ3）及び等化係数の組ＦＣ3に基づいて、補間データＩ3を生成して遅延器５５９に供給して格納すると共に、遅延器５５９に既に格納された補間データＩ2を図４中の等化器フィルタ４２０に供給する。
【００４６】
その後、第４補間係数Ｗ、「０１．０１」が累算回路５２０に入力される場合、加算器５２１は第４補間係数値「０１．０１」と遅延器５２３から供給された遅延値「１１．１１」とを累算して、第４累算値「０１．００」をスイッチ５２２及びフィルタ係数発生回路５３０に各々供給する。この場合、保持信号ＨＯＬＤが依然にハイレベル状態にあるので、スイッチ５２２に入力された累算値「０１．００」は入力端子１を通じて遅延器５２３に供給される。遅延器５２３において、既に格納された第１累算値「１１．１１」は新たに入力された第４累算値「０１．００」で更新される。
【００４７】
フィルタ係数発生回路５３０におけるスイッチ５３１はハイレベル状態の保持信号ＨＯＬＤに応じて、累算回路５２０から受け取った第４累算値「０１．００」を入力端子１を通じて遅延器５３２に供給する。この遅延器５３２は受け取った第４累算値「０１．００」を遅延させて、該当遅延値をルックアップテーブル５３３及び保持信号発生部５４０のビット選択器５４１に供給すると共に、スイッチ５３１にフィードバックさせる。ルックアップテーブル５３３は遅延器５３２からの遅延値に応じて、該当遅延値に対応する等化係数の組ＦＣ4を生成して補間回路５５０に供給する。
【００４８】
ビット選択器５４１は遅延器５３２から受け取った遅延値「０１．００」に基づいて整数ビット、即ち、１を選択してＸＯＲゲート５４４に供給する。このとき、フィードバックループ５４５は前述したように、２値「０」をＸＯＲゲート５４４に発生する。すると、ＸＯＲゲート５４４は、ビット選択器５４１からの出力とフィードバックループ５４５からの出力とをＸＯＲ演算してローレベル状態の保持信号ＨＯＬＤを発生する。その結果として、両スイッチ５２２、５３１は端子０に切換えられることとなる。その後、補間回路５５０は図６に示したように、Ａ／Ｄ変換器４０からのサンプル値データ（即ち、Ｓ4）及び等化係数の組ＦＣ4に基づいて、補間データＩ4を生成して遅延器５５９に供給して格納すると共に、遅延器５５９に既に格納された補間データＩ3を図４中の等化器フィルタ４２０に供給する。
【００４９】
次に、第５補間係数Ｗ、「０１．０１」が累算回路５２０に入力される場合、加算器５２１は第５補間係数値「０１．０１」と遅延器５２３から供給された遅延値「０１．００」とを累算して、第５累算値「１０．０１」をスイッチ５２２及びフィルタ係数発生回路５３０に各々供給する。この場合、保持信号ＨＯＬＤがローレベル状態にあるので、第５累算値「１０．０１」の代わりに、スイッチ５２２に入力された累算値「０１．００」が入力端子０を通じて遅延器５２３に供給される。
【００５０】
フィルタ係数発生回路５３０におけるスイッチ５３１はローレベル状態の保持信号ＨＯＬＤに応じて、累算回路５２０から受け取った第４累算値「０１．００」を入力端子０を通じて遅延器５３２に供給する。この遅延器５３２は受け取った第４累算値「０１．００」をルックアップテーブル５３３及び保持信号発生部５４０のビット選択器５４１に供給すると共に、スイッチ５３１にフィードバックさせる。ルックアップテーブル５３３は遅延器５３２からの遅延値に応じて、等化係数の組ＦＣ4を補間回路５５０に供給する。
【００５１】
ビット選択器５４１は遅延器５３２から受け取った遅延値「０１．００」に基づいて整数ビット、即ち、１を選択してＸＯＲゲート５４４に供給する。このとき、フィードバックループ５４５は前述したように、２値「０」をＸＯＲゲート５４４に発生する。すると、ＸＯＲゲート５４４はビット選択器５４１からの出力とフィードバックループ５４５からの出力とをＸＯＲ演算してハイレベル状態の保持信号ＨＯＬＤを発生する。その結果として、両スイッチ５２２、５３１は端子１に切換えられることとなる。その後、補間回路５５０は図６に示したように、Ａ／Ｄ変換器４０からのサンプル値データＳ1〜Ｓ5及び等化係数の組ＦＣ4に基づいて、補間データＩ5を生成して遅延器５５９に供給して格納すると共に、遅延器５５９に既に格納された補間データＩ4を図４中の等化器フィルタ４２０に供給する。
【００５２】
その後、上記のような方式にて、補間データＩ6が補間回路５５０における遅延器５５２に格納される。このとき、保持信号ＨＯＬＤがローレベル状態にあるため、ＡＮＤゲート５５８は遅延器５５９を補間データＩ6で更新し、等化器フィルタ４２０への補間データＩ6の入力を遮断する制御信号を遅延器５６０に供給する。この遅延器５６０は、受け取った制御信号を１つのサンプリングクロック周期の間遅延させる。
【００５３】
上記説明から分かるように、累算値の整数ビットが連続的に同一の値を有する場合、保持信号発生部５４０はローレベル状態の保持信号ＨＯＬＤを生成して、新たな累算値の代わりに以前の累算値を補間回路５５０に供給する。また、フィルタ係数発生回路５３０はローレベル状態の保持信号ＨＯＬＤに応じて、以前の累算値に対応するフィルタ係数の組を発生する。このような方法にて、以降プロセスが行われて補間回路５５０から補間データが発生される。
【００５４】
上記において、本発明の好適な実施の形態について説明したが、本発明の請求範囲を逸脱することなく、当業者は種々の改変をなし得るであろう。
【００５５】
【発明の効果】
従って、本発明によれば、従来技術に比べてより簡単な構造で、補間データをより一層効率的に発生することができる。
【図面の簡単な説明】
【図１】従来技術によるデジタルデータ検出システムの概略的なブロック図である。
【図２】図１中の補間部の詳細なブロック図である。
【図３】図２中の補間部の動作を説明するためのタイミング図である。
【図４】本発明によるデジタルデータ検出システムの概略的なブロック図である。
【図５】図４中の補間部の詳細なブロック図である。
【図６】図５中の補間部の動作を説明するためのタイミング図である。
【符号の説明】
１０  磁気格納媒体
２０  アナログ信号取得部
３０  前置増幅器
４０  Ａ／Ｄ変換器
５０  離散時間等化器フィルタ
６０  補間回路
６１  補間部
６２  ＭＯＤ−Ｔｓ累算器
６３  ＡＮＤゲート
６４  零相開始部
６５  ループフィルタ
６６  位相エラー検出器
６７、５５４  マルチプレクサ（ＭＵＸ）
６８  予想サンプル値発生器
６９  スライサー
７０  離散時間シーケンス検出部
８０  データ同期検出部
９０  ラン・レングス制限（ＲＬＬ）復号化部
１００  周波数発生部
１１０  利得制御部
２００  サンプリングクロック
２１０  データクロック
２２０  マスク信号
２３０  補間区間τ
２４０  周波数ずれΔｆ
２５０  位相エラー検出部
２６０  補間データ値
４１０  補間部
４２０  等化器フィルタ
４３０  データ復号化部
４４０  主制御部（ＭＣＵ）
４５０  位相エラー検出部
５１０  加算器
５２０  累算部
５２１、５５６  加算器
５２２、５３１  スイッチ
５２３、５３２、５４２、５５２、５５９、５６０  遅延器
５３０  フィルタ係数発生回路
５３３  ルックアップテーブル
５４０  保持信号発生部
５４１  ビット選択器
５４２  遅延器
５４３  インバータ
５４４  ＸＯＲゲート
５５０  補間部
５５８  ＯＲゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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