(57)【特許請求の範囲】
【請求項１】
デュアルビット・セルを有するフラッシュ・メモリ・アレーのビット線デコーダ回路であって、
(a)複数のデュアルビット・メモリ・セルを有するフラッシュ・メモリ・アレーと、
(b)前記メモリ・アレーのビット線へ電圧を接続する第１のデコーディング・ユニットと、
(c)前記ビット線がソース線及びドレイン線として機能することと、
(d)前記ビット線を複数の中間データ線へ接続する第２のデコーディング・ユニットと、
(e)前記複数の中間データ線を、複数のセンス増幅器へ接続された複数のデータ線へ接続する第３のデコーディング・ユニットとを具備し、
(f)前記第１のデコーディング・ユニットにより電圧に接続されるビット線の両隣に、前記第２および第３デコーディング・ユニットにより複数のセンス増幅器に接続されるビット線が配置される、ビット線デコーダ回路。
【請求項２】
前記第１のデコーディング・ユニットが、選択された隣接メモリ・セルのために前記ソース線として動作している前記ビット線へ前記電圧を接続する、請求項１に記載のビット線デコーダ回路。
【請求項３】
前記第２のデコーディング・ユニットが、複数(ｎ)個のメモリ・セルから選択するために、前記複数(ｎ)に２を加えた数のビット線を接続する、請求項１に記載のビット線デコーダ回路。
【請求項４】
前記第３のデコーディング・ユニットが、前記中間データ線から選択して前記複数のセンス増幅器へ同時にデータを提供する、請求項１に記載のビット線デコーダ回路。
【請求項５】
前記ビット線が、デュアルビットＭＯＮＯＳアレーの中の拡散ビット線である、請求項１に記載のビット線デコーダ回路。
【請求項６】
前記ビット線が、デュアルビットＭＯＮＯＳアレーの中の金属ビット線である、請求項１に記載のビット線デコーダ回路。
【請求項７】
デュアルビット・フラッシュ・メモリ・アレーのビット線デコーダ回路であって、
(a)ビット線、コントロール・ゲート線、及びワード線へ接続された複数のデュアルビット・メモリ・セルを有するフラッシュ・メモリ・アレーと、
(b)前記ビット線がソース線及びドレイン線として機能することと、
(c)前記ビット線を複数の中間データ線へ接続する第１のデコーディング・ユニットと、
(d)前記複数の中間データ線を、電圧、及び複数のセンス増幅器へ接続された複数のデータ線へ接続する第２のデコーディング・ユニットとを具備し、
(f)前記第１および第２のデコーディング・ユニットにより前記電圧へ接続されるビット線の両隣に、前記第１および第２のデコーディング・ユニットにより複数のセンス増幅器へ接続されるビット線が配置される、ビット線デコーダ回路。
【請求項８】
前記第１のデコーディング・ユニットが、複数(ｎ)個のメモリ・セルから選択するために、前記複数(ｎ)に２を加えた数のビット線を接続する、請求項７に記載のビット線デコーダ回路。
【請求項９】
前記第２のデコーディング・ユニットが、前記複数の中間データ線から選択して前記複数のセンス増幅器へ同時のデータを提供する、請求項７に記載のビット線デコーダ回路。
【請求項１０】
前記第２のデコーディング・ユニットが、前記電圧を前記複数の中間データ線の１つへ接続し、前記第１のデコーディング・ユニットが、前記複数の中間データ線の前記１つを、選択された隣接メモリ・セルのためにソース線として動作しているビット線へ接続する、請求項７に記載のビット線デコーダ回路。
【請求項１１】
前記ビット線が、デュアルビットＭＯＮＯＳアレーの中の拡散ビット線である、請求項７に記載のビット線デコーダ回路。
【請求項１２】
前記ビット線が、デュアルビットＭＯＮＯＳアレーの中の金属ビット線である、請求項７に記載のビット線デコーダ回路。
【請求項１３】
読み出し及びプログラム操作のためにデュアルビット・フラッシュ・メモリ・アレーのビット線へ接続する手段であって、
(a)デュアルビット・フラッシュ・メモリ・アレーの複数のビット線を選択する手段と、
(b)ソース線として動作している前記複数のビット線へ電圧を接続する手段と、
(c)読み出されるかプログラムされる前記複数のビット線を複数のセンス増幅器へ接続する手段とを具備し、
前記各接続する手段が、第１および第２のデコーディング・ユニットにより構成され、
(d)前記ソース線として動作している前記複数のビット線へ電圧を接続する手段は、前記第１のデコーディング・ユニットにより前記中間データ線を前記ビット線へ接続し、前記第２のデコーディング・ユニットにより前記電圧を中間データ線へ接続し、
(e)前記読み出されるかプログラムされる前記複数のビット線を複数のセンス増幅器へ接続する手段は、前記第１のデコーディング・ユニットにより前記複数のビット線を複数の中間データ線へ接続し、前記第２のデコーディング・ユニットにより、前記複数の中間データ線を前記複数のセンス増幅器へ接続し、
(f)前記第１および第２のデコーディング・ユニットにより前記電圧へ接続されるビット線の両隣に、前記第１および第２のデコーディング・ユニットにより複数のセンス増幅器へ接続されるビット線が配置される手段。
【請求項１４】
読み出し及びプログラム操作のためにデュアルビット・フラッシュ・メモリ・アレーのビット線を選択する方法であって、
(a)複数の中間データ線の１つへ電圧を接続し、
(b)複数のセンス増幅器を前記複数の中間データ線へ接続し、
(c)前記複数の中間データ線へ接続される複数のビット線を選択することを含み、
(f)前記電圧へ接続されるビット線の両隣に、前記複数のセンス増幅器へ接続されるビット線が配置される方法。
【請求項１５】
前記電圧源がデコーディング・ユニットを介して前記ビット線へ直接接続される、請求項１４に記載の方法。
【請求項１６】
前記複数のセンス増幅器を前記複数の中間データ線へ接続することが、前記電圧へ接続されていないデコーディング・ユニットを介して行なわれる、請求項１４に記載の方法。
【請求項１７】
前記複数の中間データ線へ接続される前記複数のビット線を選択することが、データ及び電圧の双方を前記複数のビット線へ接続するデコーディング・ユニットを介して行なわれる、請求項１４に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに関し、更に具体的には、デュアルビット・フラッシュ・メモリ・セルを使用するフラッシュ・メモリに関する。
【０００２】
【従来の技術】
ビット線デコードは、全ての形式のＤＲＡＭ、ＳＲＡＭおよびフラッシュ・メモリ・アレーに共通の構造である。チップ領域が小さくなることは、コストが低くなることを意味する。従って、できるだけ多くのメモリ・セルができるだけ小さな空間に詰め込まれる。しかし、メモリ・セルに記憶された値を決定するセンス回路は、かなりの面積を必要とするだろう。コストを削減するため、通常、単一のセンス回路が多くのメモリ・セルの間で共用されるのは、これが１つの理由である。ビット線デコーダの機能は、正しいビット線を選択し、それを対応するセンス増幅器へ接続することである。
【０００３】
図１は、ＮＯＲ型浮動ゲート・フラッシュ・メモリ・アレーへ接続された従来技術のビット線デコーダを示す。注意すべきは、ＮＯＲ型アレーの場合、各々のメモリ・セルの列は独自のビット線を有し、メモリ・セルのソース拡散領域はアレーを通して水平方向に接続されることである。
【０００４】
図２は、ソース線がビット線と結合されて垂直方向に走る高密度のデュアルビット型アレーを示す。米国特許６，０１１，７２５（Ｅｉｔａｎ）及び１９９９年１０月２５日に出願された米国特許出願０９／４２６，６９２は、異なった型のデュアルビット・メモリ・アレーについて説明している。それらの間の基本的な共通点は、単一のワード線と１つのビット線が、（各々のワード・ゲートの左側と右側にある）２つの物理的なビット（ハードビット）の間で共用されることである。単一のハードビット動作を行うために、２つのビット線が同時に選択される必要がある。左のハードビットまたは右のハードビットのいずれが選択されるかに依存して、一方のビット線がソース電圧を与え、他のビット線がドレイン電圧を与える。従って、デュアルビット・アレーのビット線デコーダは、ＮＯＲ型デコーダよりも複雑になることが分かるであろう。
【０００５】
米国特許６，０１１，７２５（Ｅｉｔａｎ）では、動作には、単一のハードビット記憶サイトが選択される。同じビット線を共用する選択されていないハードビット記憶サイトが確実に不都合な擾乱効果を受けないようにするために、注意され考慮される。２００２年３月１５日に出願された米国特許出願１０／０９９，０３０では、新規のメモリ・セル選択方法が紹介されている。１つのハードビット選択のために２つのビット線を選択する代わりに、２つのハードビット選択のために３つのビット線が選択される。２つのハードビット記憶サイトを同時に選択することによって、擾乱効果を減少させることができる。更に、ビット線デコーダは大きく単純化される。なぜなら、ハードビットはペアとして選択され、もはや左ビットと右ビットとを区別する必要はないからである。
【０００６】
２００１年３月１９日に出願された米国特許出願０９／８１０，１２２では、図３に示されるような、金属ビット線を有する他の型のデュアルビット・フラッシュ・メモリ・セル・アレーが記述されている。セル領域は少し大きくなるが、プロセスは拡散ビット線アレーよりも簡単になる。拡散ビット線を有する代わりに、金属コンタクトへの単一の拡散領域が、４つのハードビットの間で共用される。このセルアレーはビット線の抵抗を低減する。コントロール・ゲートはワード線と平行に走り、ビット線はコントロール線及びワード線の双方と直交して走る。ビット線の選択は、ｙ列のアドレス、及びコントロールゲート線の奇数か偶数の指定によって決められる。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、デュアルビット・メモリ・セルのアレーで２つの記憶サイトを含む１つのメモリ・セルを選択するビット線デコーダ構造を提供することである。
【０００８】
本発明の他の目的は、拡散ビット線ＭＯＮＯＳアレー及び金属ビット線ＭＯＮＯＳアレーの双方で、ビット線デコーダ構造を使用することである。
【０００９】
本発明の更なる他の目的は、デュアルビット・メモリ・アレーのために電圧選択要件を組み込んだビット線デコーダ回路を提供することである。
【００１０】
本発明の更なる他の目的は、デコーディング・トランジスタを介してビット線を電圧源へ選択的に接続することである。
【００１１】
本発明の更なる目的は、２つのビット線を２つの中間データ線へ選択的に接続し、デコーディング・トランジスタを介して中間データ線をセンス増幅器へ選択的に接続することである。
【００１２】
本発明の更なる他の目的は、第３の中間データ線をデュアルビット・メモリ・アレーの電圧選択要件に組み込むことにより、デコーダ論理によって生成される信号の数を減少させることである。
【００１３】
【課題を解決するための手段】
本発明では、ビット線デコーダ構造について、記述される。２つの記憶サイトを含む１つのメモリ・セルが、２つの記憶サイトを含むフラッシュ・メモリ・セルのアレーの中から選択される。第１の実施形態では、第１のデコーディング・ユニットがビット線を電圧源へ接続するトランジスタを含む。ビット線は、メモリ・セルに対して、ソース線及びドレイン線として機能する。第２のデコーディング・ユニットは、フラッシュ・メモリ・アレーのビット線を中間データ線へ選択的に接続するトランジスタを含む。第３のデコーディング・ユニットは、中間データ線をメモリ・センス増幅器へ接続するトランジスタを含む。これによって、メモリ記憶サイトは２つのセンス増幅器の各々へ同時に接続されることができ、その間にバイアス電圧がメモリ・アレーのビット線へ選択的に印加される。
【００１４】
第２の実施形態では、第１の実施形態と比較して、デコーディング・ユニットの数が１つ減少する。第１のデコーディング・ユニットは、２つの記憶サイトを有するセルを含むフラッシュ・メモリ・アレーのビット線を中間データ線へ選択的に接続するトランジスタを含む。中間データ線は、第２のデコーディング・ユニットによってセンス増幅器へ接続される。更に、第２のデコーディング・ユニットは、電圧を第３の中間データ線へ接続するために使用される。その場合、電圧は第１のデコーディング・ユニットを介してビット線へ選択的に接続される。
【００１５】
【発明の実施の形態】
本発明を添付の図面を参照して説明する。
【００１６】
図４は、本発明の第１の実施形態の略図である。デュアルビット・フラッシュ・メモリ・セル１０は、ワード線ＷＬ０、ビット線ＢＬ７〜ＢＬ１６、及びコントロール・ゲート線ＣＧ７〜ＣＧ１６へ接続される。第１のデコーディング・ユニット１１は、電圧ＶＭをビット線へ接続する。第１のデコーディング・ユニットのトランジスタは、デコーダ入力ＹＭ０〜ＹＭ７を有するトランジスタＮＭ０〜ＮＭ７、デコーダ入力ＹＭＰを有するＮＭＰ（前）、及びデコーダ入力ＹＭＮを有するＮＭＮ（次）を含む。第２のデコーディング・ユニット１２は、ビット線ＢＬ７〜ＢＬ１６を中間データ線ＤＢＬＡ及びＤＢＬＢへ接続する。第２のデコーディング・ユニット１２のトランジスタへの入力は、デコーダ入力Ｙ０〜Ｙ７、ＹＰ（前）、及びＹＮ（次）を含む。第３のデコーディング・ユニット１３は、デコーダ入力ＹＢＬ＿Ｅ及びＹＢＬ＿Ｏを使用して、中間データ線ＤＢＬＡ及びＤＢＬＢを、ＤＡＴＡ０及びＤＡＴＡ１を介してセンス増幅器へ接続する。
【００１７】
図４に示されるビット線デコーダ回路は、デュアルビット・メモリ・アレーの電圧選択要件を組み込んでおり、ｎｂｌ個のメモリ・セル１０から１つのメモリ・セルを選択することができる。ビット線はＢＬｎで示される。ここでｎはメモリ・セル番号である。メモリ・セルは２つの記憶サイトを有するので、デコーダ回路は、ｎｂｌ＋２本のビット線へ接続されてｎｂｌ個のメモリ・セルから選択することが必要である。図４で示されるように、最も左のビット線はＢＬ（ｎｂｌ−１）又はＢＬ７で示され、最も右のビット線はＢＬ（ｎｂｌ＋１）又はＢＬ１６で示される。３つのタイプのデコーディング・ユニット１１、１２、及び１３が存在し、システム内の必要及び使用可能な電圧に応じて、各デコーディング・ユニットは、高電圧ＮＭＯＳトランジスタとしてか、又は１つのＮＭＯＳトランジスタ及び１つのＰＭＯＳトランジスタから構成された相補型パス伝達ゲートとして採用されてよい。もし面積をあまり気にしなければ、相補型ゲートＮＭＯＳ及びＰＭＯＳトランジスタがデコーディング・ユニットとして使用されるべきである。
【００１８】
表１は、２つのビット線が同時に選択される読み出しモード及びプログラム・モードについて、図４のデコーダ回路のデコーダ論理を示す。中央のビット線は電圧源ＶＭへ接続され、外側の２つのビット線は２つのセンス増幅器及びプログラム・ラッチへ接続される。従って、Ｙを法とするＫが０に等しいとき、トランジスタＮＭ０はデコーダ入力ＹＭ０によってオンにされ、ＶＭがビット線ＢＬ８へ接続され、デコーディング・ユニット１１に対しＹＭ［＃］＝０である。ビット線ＢＬ７は中間データ線ＤＢＬＡに接続され、デコーディング・ユニット１２に対しＹ［＃］＝Ｐである。ビット線ＢＬ９は中間データ線ＤＢＬＢに接続され、デコーディング・ユニット１２に対しＹ［＃］＝１である。デコーディング・ユニット１３に対しては、デコーダ信号ＹＢＬ＿ＥがＤＢＬＡをＤＡＴＡ０へ接続し、ＤＢＬＢをＤＡＴＡ１へ接続する。Ｙを法とするＫが２に等しいとき、トランジスタＮＭ２がデコーダ入力ＹＭ２によってオンにされ、ＶＭがビット線ＢＬ１０へ接続され、デコーディング・ユニット１１に対しＹＭ［＃］＝２である。ビット線ＢＬ９は中間データ線ＤＢＬＡに接続され、デコーディング・ユニット１２に対しＹ［＃］＝１である。ビット線ＢＬ１１は中間データ線ＤＢＬＢに接続され、デコーディング・ユニット１２に対しＹ［＃］＝３である。デコーディング・ユニット１３に対しては、デコーダ信号ＹＢＬ＿ＯがＤＢＬＡをＤＡＴＡ１へ接続し、ＤＢＬＢをＤＡＴＡ０へ接続する。
【００１９】
【表１】
0004263431.tif 000002
【００２０】
図５は、本発明の第２の実施形態の略図である。第２の実施形態では、ビット線デコーダ回路の変形が図４の機能と同じ機能を有する。この回路の利点は、図４のデコーディング・ユニット１１が取り除かれ、デコーダ論理によって生成される必要がある信号の数が減少していることである。その代わりに、第３の中間データ線ＤＢＬＣが付け加えられ、ＶＭ電圧選択機能がデコーディング・ユニット１４に組み込まれる。図４及び図５のデコーダは、デュアルビットＭＯＮＯＳアレーの拡散ビット線、及びデュアルビットＭＯＮＯＳアレーの金属ビット線で使用されるうる。しかし、デコーダの論理は異なることになる。
【００２１】
図５の参照を続けて、デュアルビット・フラッシュ・メモリ・セル１０から成るページの一部分は、ワード線ＷＬ０、ビット線ＢＬ７〜ＢＬ１６、及びコントロール・ゲート線ＣＧ７〜ＣＧ１６へ接続される。第１のデコーディング・ユニット１２は、ビット線ＢＬ７〜ＢＬ１６を中間データ線ＤＢＬＡ、ＤＢＬＢ、及びＤＢＬＣへ接続する。第１のデコーディング・ユニット１２のトランジスタに対する入力は、デコーダ入力Ｙ０〜Ｙ７、ＹＰ（前）、及びＹＮ（次）を含む。第２のデコーディング・ユニット１４は、デコーダ入力ＹＡ０、ＹＡ１、及びＹＡ２を使用して、ＤＡＴＡ０を介して中間データ線ＤＢＬＡ、ＤＢＬＢ、及びＤＢＬＣをセンス増幅器へ接続し、またデコーダ入力ＹＢ０、ＹＢ１、及びＹＢ２を使用して、ＤＡＴＡ１を介して中間データ線ＤＢＬＡ、ＤＢＬＢ、及びＤＢＬＣをセンス増幅器へ接続する。更に、第２のデコーディング・ユニット１４は、デコーダ入力ＹＭ０、ＹＭ１、及びＹＭ２を使用して、電圧ＶＭを中間データ線ＤＢＬＡ、ＤＢＬＢ、及びＤＢＬＣへ接続する。
【００２２】
図５に示されるビット線デコーダ回路は、デュアルビット・メモリ・アレーの電圧選択要件を第２のデコーディング・ユニット１４の中へ組み込み、ｎｂｌ個のメモリ・セル１０から１つのメモリ・セルを選択することができる。ビット線はＢＬｎで示される。ここでｎはメモリ・セル番号である。メモリ・セルは２つの記憶サイトを有するから、デコーダ回路は、ｎｂｌ＋２本のビット線へ接続され、ｎｂｌ個のメモリ・セルから選択することが必要である。図５で示されるように、左端のビット線はＢＬ（ｎｂｌ−１）又はＢＬ７で示され、右端のビット線はＢＬ（ｎｂｌ＋１）又はＢＬ１６で示される。２つのデコーディング・ユニット１２及び１４が存在し、システム内の必要及び利用可能な電圧に応じて、デコーディング・ユニットは、高電圧ＮＭＯＳトランジスタとしてか、又は１つのＮＭＯＳトランジスタ及び１つのＰＭＯＳトランジスタから構成される相補型パス伝達ゲートとして採用されてよい。もし面積をあまり気にしなければ、相補型ゲートＮＭＯＳ及びＰＭＯＳトランジスタがデコーディング・ユニットのために使用されるべきである。
【００２３】
表２は、２つのビット線が同時に選択される読み出しモード及びプログラム・モードについて、図５のデコーダ回路のデコーダ論理を示す。中央のビット線は電圧源ＶＭへ接続され、外側の２つのビット線は２つのセンス増幅器及びプログラム・ラッチへ接続される。従って、Ｙを法とするＫが０に等しいとき、デコーダ入力Ｙ０はＢＬ８をＤＢＬＢへ接続する。更に、ＤＢＬＢは、デコーディング・ユニット１４内でデコーダ入力ＹＭ１によって電圧ＶＭへ接続される。ビット線７は中間データ線ＤＢＬＡへ接続され、デコーディング・ユニット１２に対しＹ［＃］＝Ｐである。ビット線ＢＬ９は中間データ線ＤＢＬＣへ接続され、デコーディング・ユニット１２に対しＹ［＃］＝１である。デコーダ入力ＹＡ０は中間データ線ＤＢＬＡをデータ線ＤＡＴＡ０へ接続し、デコーダ入力ＹＢ２は、中間データ線ＤＢＬＣをデータ線ＤＡＴＡ１へ接続する。従って、ビット線ＢＬ７はＤＡＴＡ０へ接続され、ビット線ＢＬ９はＤＡＴＡ１へ接続され、ビット線ＢＬ８は電圧ＶＭへ接続される。Ｙを法とするＫが１に等しいとき、デコーダ入力Ｙ１はＢＬ９をＤＢＬＣへ接続する。更に、ＤＢＬＣは、デコーディング・ユニット１４内でデコーダ入力ＹＭ２によって電圧ＶＭへ接続される。ビット線８は中間データ線ＤＢＬｂへ接続され、デコーディング・ユニット１２に対しＹ［＃］＝０である。ビット線ＢＬ１０は中間データ線ＤＢＬＡへ接続され、デコーディング・ユニット１２に対しＹ［＃］＝２である。デコーダ入力ＹＡ１は中間データ線ＤＢＬＢをデータ線ＤＡＴＡ０へ接続し、デコーダ入力ＹＢ０は中間データ線ＤＢＬＡをデータ線ＤＡＴＡ１へ接続する。従って、Ｙを法とするＫが２に等しいとき、ビット線ＢＬ８はＤＡＴＡ０へ接続され、ビット線ＢＬ１０はＤＡＴＡ１へ接続され、ビット線ＢＬ９は電圧ＶＭへ接続される。
【００２４】
【表２】
0004263431.tif 000003
【００２５】
金属ビット・アレーの場合、同じ形式のデコーダ回路が使用されてよいが、デコーダ論理は異なる。なぜなら、ビット線は異なったラベルを有するからである。コントロール・ゲートの選択に応じて、偶奇性がビット線に存在する。もし奇数のビット線が選択されると、それに隣接した２つの偶数ビット線も一緒に選択されるであろう。
【００２６】
本発明は、好ましい実施形態を参照して図示及び説明されたが、本発明の趣旨及び範囲から逸脱することなく、形式及び詳細部における様々な変更が行なわれてよいことが当業者によって理解されるであろう。
【図面の簡単な説明】
【図１】ＮＯＲ型フラッシュ・メモリ・アレーへ接続された従来技術のビット線デコーダの略図である。
【図２】ビット線及びソース線が垂直方向に走る従来技術のデュアルビット型フラッシュ・メモリ・アレーの略図である。
【図３】金属ビット線を有する従来技術のデュアルビット・フラッシュ・メモリ・セル・アレーの略図である。
【図４】本発明の第１の実施形態のデコーダ構造を示す略図である。
【図５】本発明の第２の実施形態のデコーダ構造を示す略図である。
【符号の説明】
１０……デュアルビット・フラッシュ・メモリ・セル
１１，１２，１３，１４……デコーディング・ユニット
ＢＬ７〜ＢＬ１６，ＢＬｎ……ビット線
ＣＧ７〜ＣＧ１６……コントロール・ゲート線
ＤＡＴＡ０，ＤＡＴＡ１……データ線
ＤＢＬＡ，ＤＢＬＢ，ＤＢＬＣ……中間データ線
ＮＭ０〜ＮＭ７，ＮＭＮ，ＮＭＰ……トランジスタ
ＶＭ……電圧
ＷＬ０……ワード線
Ｙ０〜Ｙ７……デコーダ入力
ＹＡ０〜ＹＡ２……デコーダ入力
ＹＢ０〜ＹＢ２……デコーダ入力
ＹＢＬ＿Ｅ，ＹＢＬ＿Ｏ……デコーダ入力
ＹＭ０〜ＹＭ７……デコーダ入力
ＹＭＮ，ＹＭＰ……デコーダ入力
ＹＮ……デコーダ入力
ＹＰ……デコーダ入力
【図１】
0004263431.tif 000004
【図２】
0004263431.tif 000005
【図３】
0004263431.tif 000006
【図４】
0004263431.tif 000007
【図５】
0004263431.tif 000008