(57)【特許請求の範囲】
【請求項１】
複数のメモリセルから成るメモリセルアレイと、
入力されるアドレス信号をデコードして、該アドレス信号に応じたワードラインを活性化させるセルアクセス信号を出力するデコーダと、
上記アドレス信号の遷移を検出してアドレス遷移検出信号を生成し、該アドレス遷移検出信号に基づいて、上記メモリセルアレイのビットライン及び共通データラインを等化する等化信号を出力すると共に、上記アドレス遷移検出信号より長い所定パルス幅を有する制御信号を出力する制御部と、
上記活性化されたワードラインにより選択されるメモリセルから読み出されたデータをセンシングして、出力部に出力する電流モード二重ラッチセンスアンプと、
データ読み出し信号がハイレベルの間、上記制御信号に基づいて、上記電流モード二重ラッチセンスアンプを等化させる第１，第２の等化期間を有するセンスアンプ等化信号、上記等化後に上記メモリセルからのデータをセンシングするためのセンスアンプイネーブル信号、及び、第２の等化期間中に、上記電流モード二重ラッチセンスアンプと上記出力部が遮断されるように二重ラッチイネーブル信号を出力するセンスアンプ制御部と、を備えることを特徴とするデータ読み出し回路。
【請求項２】
上記センスアンプ制御部は、
上記制御信号と上記データ読み出し信号とを否定論理積演算する第１ＮＡＮＤゲートと、
該第１ＮＡＮＤゲートの出力を所定時間遅延させる第１遅延器と、
該第１遅延器の出力を反転させる第１インバータと、
該第１インバータの出力と上記第１ＮＡＮＤゲートの出力とを否定論理積演算する第２ＮＡＮＤゲートと、
該第２ＮＡＮＤゲートの出力を所定時間遅延させる第２遅延器と、
該第２遅延器からの出力を反転して出力する第２インバータと、
上記第２遅延器の出力と上記第１ＮＡＮＤゲートの出力とを否定論理積演算する第３ＮＡＮＤゲートと、
該第３ＮＡＮＤゲートの出力を反転させてセンスアンプ等化信号及びセンスアンプイネーブル信号を出力する第３インバータと、
を備え、上記第２遅延器及び上記第２インバータからの出力を二重ラッチイネーブル信号とすることを特徴とする請求項１記載のデータ読み出し回路。
【請求項３】
上記電流モード二重ラッチセンスアンプは、
上記センスアンプ制御部からのセンスアンプ等化信号により等化され、上記センスアンプイネーブル信号により上記メモリセルアレイから読み出されたデータをセンシングして増幅する電流モードラッチセンスアンプと、
上記二重ラッチイネーブル信号に応じて上記センシングされたデータの伝送を制御する伝送ゲートと、
該伝送ゲートの出力をラッチするラッチ部と、
を備えることを特徴とする請求項１又は請求項２に記載のデータ読み出し回路。
【請求項４】
上記電流モード二重ラッチセンスアンプは、
上記センスアンプ制御部からのセンスアンプ等化信号により等化され、上記センスアンプイネーブル信号により上記メモリセルアレイから読み出されたデータをセンシングして増幅する電流モードラッチセンスアンプと、
電源電圧端子と接地電圧端子との間に直列に連結された２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタとを備え、上記センシングされたデータが、一方の上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジスタのゲート端子にそれぞれ入力され、上記二重ラッチイネーブル信号が、他方の上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジスタのゲート端子にそれぞれ入力されて、上記二重ラッチイネーブル信号に応じて、上記センシングされたデータの出力を、上記ＰＭＯＳトランジスタと上記ＮＭＯＳトランジスタとの接続点から伝達するデータ伝達部と、
該データ伝達部の出力をラッチするラッチ部と、
を備えることを特徴とする請求項１又は請求項２に記載のデータ読み出し回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリのデータ読み出し回路に係るもので、詳しくは、高速動作時の安定したデータ出力を実現し、ノイズによる影響を最小化し得るデータ読み出し回路に関するものである。
【０００２】
【従来の技術】
従来、データ読み出し回路は、図７に示したように、アドレスパッド１と、該アドレスパッド１を介して入力したアドレス信号ＡＤをデコーディングし、セルアクセス信号ＣＡを出力するデコーダ２と、複数のメモリセルから成り、上記デコーダ２からのセルアクセス信号ＣＡによりメモリセルのデータが読み出されるメモリセルアレイ３と、制御パッド４と、該制御パッド４を介して入力した制御信号により、上記アドレス信号ＡＤからアドレス遷移を検出し、アドレス遷移検出信号ＡＴＤを生成すると共に、各種の制御信号を出力する制御部５と、該制御部５のセンスアンプイネーブル信号ＳＡＥにより、メモリセルアレイ３から出力されたデータをセンシングして増幅させる電流モードラッチセンスアンプ６と、該増幅されたデータを外部に出力する出力部７と、から構成されていた。
【０００３】
そして、電流モードラッチセンスアンプ６は、図８に示したように、センスアンプ等化信号ＳＡＥＱが定電圧源として連結された差動増幅器の構造で形成されていた。
このように構成された従来のデータ読み出し回路の動作を説明すると次のようである。
【０００４】
先ず、アドレスパッド１を介して入力した図９（Ａ）のアドレス信号ＡＤが遷移すると、デコーダ２は上記アドレス信号ＡＤをデコーディングし、図９（Ｄ）に示したようなセルアクセス信号ＣＡをメモリセルアレイ３のメモリセルに出力する。これにより、該当のワードラインＷＬが活性化される。
次いで、制御部５は、制御パッド４から入力した制御信号により、アドレス信号ＡＤから、図９（Ｂ）のアドレス遷移検出信号ＡＴＤを生成した後、該アドレス遷移検出信号ＡＴＤを基にして、各種の制御信号、即ち、ビットラインＢＬと共通データラインＤＡＴＡ，ＤＡＴＡＢとを所定電圧にプリチャージするための図９（Ｃ）の等化信号ＥＱ、図９（Ｆ）のセンスアンプイネーブル信号ＳＡＥ及び図９（Ｇ）のセンスアンプ等化信号ＳＡＥＱをそれぞれ生成する。
【０００５】
このとき、ビットラインＢＬと共通データラインＤＡＴＡ，ＤＡＴＡＢとは、所定電圧（Ｖｃｃ／２）に等化（Equalization）されて、メモリセルのデータがビットラインＢＬに貯蔵され、所定時間ｔ１の間持続された後、解除される。
その結果、活性化されたワードラインＷＬに連結されたメモリセルの電荷（データ）が、該当の前記ビットラインＢＬ又は対のビットライン／ＢＬに乗せられる。
【０００６】
例えば、メモリセルに’０’データが貯蔵されていた場合には、該ビットライン／ＢＬの電圧は、図９（Ｅ）に示したように、ビットラインＢＬの電圧より低くなる。このとき、ビットラインＢＬの電圧は、プリチャージされた電圧Ｖｃｃ／２を維持している。
一方、電流モードラッチセンスアンプ６は、図９（Ｆ）のセンスアンプイネーブル信号ＳＡＥが活性化される前まで、図９（Ｇ）に示したセンスアンプ等化信号ＳＡＥＱにより、等化状態を維持している。
【０００７】
次いで、所定時間ｔ２の経過後、ビットラインＢＬとビットライン／ＢＬとの電位差が△Ｖ程度以上発生すると、電流モードラッチセンスアンプ６は、図９（Ｆ）のセンスアンプイネーブル信号ＳＡＥにより、メモリセルからの出力データをセンシングして増幅した後、出力部７を介して外部に出力する。
一般に、電流モードラッチセンスアンプ６のようなラッチ型センスアンプは、メモリセルのデータを読み出した後に、センスアンプに流れるＤＣ電流を除去することができるため、電力の消耗面では有利である。
【０００８】
但し、図１０に示したように、ノイズの入力により、図１０（Ｃ）のセルアクセス信号ＣＡと図１０（Ｅ）のセンスアンプイネーブル信号ＳＡＥとがミスマッチングされると、ラッチ型センスアンプの特徴上、間違った（Invalid ）データを出力するようになる。
即ち、図９（Ｇ）に示したようなセンスアンプ等化信号ＳＡＥＱにより、図８に示したＰＭＯＳトランジスタＰＭ３，ＰＭ４とＮＭＯＳトランジスタＮＭ４，ＮＭ５とがターンオンされ、電流モードラッチセンスアンプ６は等化状態になった後、図１０（Ｃ）に示したセルアクセス信号ＣＡにより、図７のメモリセルアレイ３からの出力データがビットラインＢＬ，／ＢＬに貯蔵されるため、ビットラインＢＬとビットライン／ＢＬとの間には、図１０（Ｄ）に示す、電位差△Ｖ１が生じるようになる。
【０００９】
このようなミスマッチングのタイミングの発生頻度は、高速に動作する半導体メモリを用いたデータ読み出し回路において一層甚だしい。
【００１０】
【発明が解決しようとする課題】
然るに、このような従来のデータ読み出し回路の電流モードラッチセンスアンプ６では、上記電位差△Ｖ１が、正常なデータを読み出すための最小電位差Ｖsen より小さいとき、活性化されたセンスアンプイネーブル信号ＳＡＥが入力すると、間違った（Invalid ）データを出力するという不都合な点があった。
【００１１】
また、上記の問題点を解決するためには、アドレス遷移検出信号ＡＴＤのパルス幅を増加させるべきであるが、アドレス遷移検出信号ＡＴＤのパルス幅の増加は、データの読み出し動作の速度を低下させる原因になるという不都合な点があった。
本発明は、このような従来の課題に鑑みてなされたもので、高速動作時の安定したデータ出力を実現して、ノイズによる影響を最小化し得るデータ読み出し回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
このような目的を達成するため、本発明に係る請求項１に記載の半導体メモリのデータ読み出し回路は、複数のメモリセルから成るメモリセルアレイと、入力されるアドレス信号をデコードして、該アドレス信号に応じたワードラインを活性化させるセルアクセス信号を出力するデコーダと、上記アドレス信号の遷移を検出してアドレス遷移検出信号を生成し、該アドレス遷移検出信号に基づいて、上記メモリセルアレイのビットライン及び共通データラインを等化する等化信号を出力すると共に、上記アドレス遷移検出信号より長い所定パルス幅を有する制御信号を出力する制御部と、上記活性化されたワードラインにより選択されるメモリセルから読み出されたデータをセンシングして、出力部に出力する電流モード二重ラッチセンスアンプと、データ読み出し信号がハイレベルの間、上記制御信号に基づいて、上記電流モード二重ラッチセンスアンプを等化させる第１，第２の等化期間を有するセンスアンプ等化信号、上記等化後に上記メモリセルからのデータをセンシングするためのセンスアンプイネーブル信号、及び、第２の等化期間中に、上記電流モード二重ラッチセンスアンプと上記出力部が遮断されるように二重ラッチイネーブル信号を出力するセンスアンプ制御部と、を備えることとする。
【００１３】
請求項２に記載の発明では、上記センスアンプ制御部は、上記制御信号と上記データ読み出し信号とを否定論理積演算する第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力を所定時間遅延させる第１遅延器と、該第１遅延器の出力を反転させる第１インバータと、該第１インバータの出力と上記第１ＮＡＮＤゲートの出力とを否定論理積演算する第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲートの出力を所定時間遅延させる第２遅延器と、該第２遅延器からの出力を反転して出力する第２インバータと、上記第２遅延器の出力と上記第１ＮＡＮＤゲートの出力とを否定論理積演算する第３ＮＡＮＤゲートと、該第３ＮＡＮＤゲートの出力を反転させてセンスアンプ等化信号及びセンスアンプイネーブル信号を出力する第３インバータと、を備え、上記第２遅延器及び上記第２インバータからの出力を二重ラッチイネーブル信号とする。
【００１４】
請求項３に記載の発明では、上記電流モード二重ラッチセンスアンプは、上記センスアンプ制御部からのセンスアンプ等化信号により等化され、上記センスアンプイネーブル信号により上記メモリセルアレイから読み出されたデータをセンシングして増幅する電流モードラッチセンスアンプと、上記二重ラッチイネーブル信号に応じて上記センシングされたデータの伝送を制御する伝送ゲートと、該伝送ゲートの出力をラッチするラッチ部と、を備える。
【００１５】
請求項４に記載の発明では、上記電流モード二重ラッチセンスアンプは、上記センスアンプ制御部からのセンスアンプ等化信号により等化され、上記センスアンプイネーブル信号により上記メモリセルアレイから読み出されたデータをセンシングして増幅する電流モードラッチセンスアンプと、電源電圧端子と接地電圧端子との間に直列に連結された２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタとを備え、上記センシングされたデータが、一方の上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジスタのゲート端子にそれぞれ入力され、上記二重ラッチイネーブル信号が、他方の上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジスタのゲート端子にそれぞれ入力されて、上記二重ラッチイネーブル信号に応じて上記センシングされたデータの出力を、上記ＰＭＯＳトランジスタと上記ＮＭＯＳトランジスタとの接続点から伝達するデータ伝達部と、該データ伝達部の出力をラッチするラッチ部と、を備える。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。本発明に係るデータ読み出し回路の一実施形態は、図１に示したように、複数のメモリセルから成るメモリセルアレイ３と、入力されるアドレス信号ＡＤをデコードして、該アドレス信号ＡＤに応じたワードラインを活性化させるセルアクセス信号ＣＡを出力するデコーダ２と、上記アドレス信号ＡＤの遷移を検出してアドレス遷移検出信号ＡＴＤを生成し、該アドレス遷移検出信号ＡＴＤに基づいて、上記メモリセルアレイ３のビットラインＢＬ，／ＢＬ及び共通データラインＤＡＴＡ，ＤＡＴＡＢを等化する等化信号ＥＱを出力すると共に、上記アドレス遷移検出信号ＡＴＤより長い所定パルス幅を有する制御信号を出力する制御部５と、上記活性化されたワードラインにより選択されるメモリセルから読み出されたデータをセンシングして、出力部７に出力する電流モード二重ラッチセンスアンプ１０１と、データ読み出し信号ＲＷがハイレベルの間、上記制御信号に基づいて、上記電流モード二重ラッチセンスアンプ１０１を等化させる第１，第２の等化期間を有するセンスアンプ等化信号ＤＳＡＥＱ、上記等化後に上記メモリセルからのデータをセンシングするためのセンスアンプイネーブル信号ＤＳＡＥ、及び、第２の等化期間中に、上記電流モード二重ラッチセンスアンプ１０１と上記出力部７とを遮断するための二重ラッチイネーブル信号ＤＬＥ，ＤＬＥＢを出力するセンスアンプ制御部１００と、を含んで構成される。
【００１７】
上記センスアンプ制御部１００は、図２に示したように、上記制御信号であるアドレス遷移検出信号ＡＴＤ’と上記データ読み出し信号ＲＷとを否定論理積演算する第１ＮＡＮＤゲートであるＮＡＮＤゲート１１と、該ＮＡＮＤゲート１１の出力を所定時間遅延させる第１遅延器である遅延器１２と、該遅延器１２の出力を反転させる第１インバータであるインバータ１３と、該インバータ１３の出力と上記ＮＡＮＤゲート１１の出力とを否定論理積演算する第２ＮＡＮＤゲートであるＮＡＮＤゲート１４と、該ＮＡＮＤゲート１４の出力を所定時間遅延させる第２遅延器である遅延器１５と、該遅延器１５からの出力を反転して出力する第２インバータであるインバータ１８と、上記遅延器１５の出力と上記ＮＡＮＤゲート１１の出力とを否定論理積演算する第３ＮＡＮＤゲートであるＮＡＮＤゲート１６と、該ＮＡＮＤゲート１６の出力を反転させてセンスアンプイネーブル信号ＤＳＡＥ及びセンスアンプ等化信号ＤＳＡＥＱを出力する第３インバータであるインバータ１７と、を備えて構成されている。ここで、上記遅延器１５及び上記インバータ１８からの出力は、二重ラッチイネーブル信号ＤＬＥ，ＤＬＥＢとされ、二重ラッチイネーブル信号ＤＬＥと二重ラッチイネーブル信号ＤＬＥＢとは、相補の関係にある。
【００１８】
また、上記電流モード二重ラッチセンスアンプ１０１の第１実施形態は、図３に示したように、上記センスアンプ制御部１００のセンスアンプ等化信号ＤＳＡＥＱにより等化され、上記センスアンプイネーブル信号ＤＳＡＥにより上記メモリセルアレイ３から読み出されたデータをセンシングして増幅する電流モードラッチセンスアンプ６と、上記二重ラッチイネーブル信号ＤＬＥ，ＤＬＥＢに応じて上記センシングされたデータの伝送を制御する伝送ゲート２０，２１と、該伝送ゲート２０，２１の出力をラッチするラッチ部２２，２３と、を包含して構成されている。
【００１９】
以下、このように構成されたデータ読み出し回路の動作を説明する。
先ず、アドレスパッド１を介して入力される、図４（Ａ）に示したようなアドレス信号ＡＤが遷移すると、制御部５により、図４（Ｂ）に示したようなアドレス遷移検出信号ＡＴＤ及び図４（Ｄ）の等化信号ＥＱが生成される。該等化信号ＥＱの出力期間の間、ビットラインＢＬ，／ＢＬと共通データラインＤＡＴＡ，ＤＡＴＡＢとは、所定電圧Ｖｃｃ／２に等化される。
【００２０】
デコーダ２は、アドレス信号ＡＤの入力により、図４（Ｃ）に示したようなセルアクセス信号ＣＡをメモリセルアレイ３に出力して、該当のワードラインＷＬを活性化する。これにより、活性化されたワードラインＷＬに連結されたメモリセルの電荷（データ）が、該当のビットラインＢＬ又はビットライン／ＢＬに乗せられるようになる。このとき、安定した動作を行うため、セルアクセス信号ＣＡとアドレス遷移検出信号ＡＴＤの解除時間とは、所定時間ｔ１１程度の差を有する。
【００２１】
制御部５は、上記アドレス遷移検出信号ＡＴＤを生成した後、このアドレス遷移検出信号ＡＴＤのパルス幅よりも増加されたパルス幅をもつアドレス遷移検出信号ＡＴＤ’を出力する。該アドレス遷移検出信号ＡＴＤ’のパルス幅は、メモリセルの電荷（データ）がビットラインに乗せられた後、所定時間ｔ１４程度、延長された信号である。
【００２２】
センスアンプ制御部１００には、図４（Ｊ）のデータ読み出し信号ＲＷと上記制御部５からのアドレス遷移検出信号ＡＴＤ’とが入力され、図４（Ｈ）のセンスアンプイネーブル信号ＤＳＡＥ、図４（Ｉ）のセンスアンプ等化信号ＤＳＡＥＱ及び図４（Ｇ），（Ｆ）の二重ラッチイネーブル信号ＤＬＥ，ＤＬＥＢを出力する。
【００２３】
このとき、上記センスアンプ制御部１００から出力される各信号は、データ読み出し信号ＲＷがハイレベルであるときのみ、上記アドレス遷移検出信号ＡＴＤ’に反応するようになっている。
より詳細に説明すると、図２のＮＡＮＤゲート１１は、図５（Ａ）に示したようなアドレス遷移検出信号ＡＴＤ’と、図５（Ｂ）に示したようなハイレベルのデータ読み出し信号ＲＷとを否定論理積演算して、図５（Ｃ）に示したような出力信号Ｎ１を出力する。この出力信号Ｎ１により、遅延器１２及びインバータ１３を介して、図５（Ｄ）に示したような信号Ｎ２が出力される。
【００２４】
ここで、上記遅延器１２で遅延される時間ｔｄＡは、二重ラッチイネーブル信号ＤＬＥ，ＤＬＥＢを生成する前に、電流モード二重ラッチセンスアンプ１０１内の電流モードラッチセンスアンプ６を充分に等化させるための時間を意味する。
次いで、ＮＡＮＤゲート１４は、インバータ１３の出力信号Ｎ２とＮＡＮＤゲート１１の出力信号Ｎ１とを否定論理積演算し、図５（Ｅ）に示したように、パルス幅が時間ｔｄＡに相当する信号Ｎ３を出力する。この出力信号Ｎ３は、遅延器１５により時間ｔｄＢほど遅延される。これにより、図５（Ｆ）に示したように、パルス幅が時間ｔｄＡに相当する二重ラッチイネーブル信号ＤＬＥＢが生成される。また、遅延器１５で遅延された信号をインバータ１８で反転させることにより、図５（Ｇ）に示したように、パルス幅が時間ｔｄＡである二重ラッチイネーブル信号ＤＬＥが生成される。
【００２５】
さらに、上記遅延器１５の出力信号と上記ＮＡＮＤゲート１１の出力信号Ｎ１とをＮＡＮＤゲート１６で否定論理積演算し、図５（Ｈ）に示した信号Ｎ４を出力し、インバータ１７により反転させることにより、図５（Ｉ）に示したセンスアンプイネーブル信号ＤＳＡＥ及びセンスアンプ等化信号ＤＳＡＥＱが生成される。
【００２６】
電流モード二重ラッチセンスアンプ１０１は、図４（Ｉ）に示したようなローレベルのセンスアンプ等化信号ＤＳＡＥＱにより、図４（Ｈ）のセンスアンプイネーブル信号ＤＳＡＥがハイレベルになる前まで、等化状態を維持する。このセンスアンプ等化信号ＤＳＡＥＱがローレベルとなっている、時間ｔ１４を含む時間が、第１の等化期間に相当する。
【００２７】
図４（Ｂ）に示したアドレス遷移検出信号ＡＴＤが解除され、時間ｔ１４が経過した後、ビットラインＢＬとビットライン／ＢＬとの電位差が、電流モード二重ラッチセンスアンプ１０１においてメモリセルデータを充分に認識できる電位差△Ｖ１になると、図４（Ｉ）に示したセンスアンプ等化信号ＤＳＡＥＱはハイレベルとなって解除され、図４（Ｈ）に示したようなハイレベルのセンスアンプイネーブル信号ＤＳＡＥにより、メモリセルのデータがセンシングされる。
【００２８】
上記電流モード二重ラッチセンスアンプ１０１は、センシングされたデータを共通データラインＳＯＵＴ，ＳＯＵＴＢに出力すると共に、ラッチした後、上記アドレス遷移検出信号ＡＴＤ’に基づいて遅延されたハイレベルの二重ラッチイネーブル信号ＤＬＥ，ＤＬＥＢを利用して、共通データラインＳＯＵＴ，ＳＯＵＴＢへのデータの出力を遮断する。
【００２９】
即ち、センスアンプイネーブル信号ＤＳＡＥがハイレベル、二重データラッチイネーブル信号ＤＬＥがローレベルになる時間ｔ１２の間は、センシングされたデータは共通データラインＳＯＵＴ，ＳＯＵＴＢに出力されると共に、ラッチ部２２，２３でラッチされる。
次いで、時間ｔ１３の間は、二重ラッチイネーブル信号ＤＬＥ，ＤＬＥＢにより、伝送ゲート２０，２１が遮断されて、電流モード二重ラッチセンスアンプ１０１と共通データラインＳＯＵＴ，ＳＯＵＴＢとが分離され、センシングされたデータは共通データラインＳＯＵＴ，ＳＯＵＴＢに出力されない。このとき、電流モード二重ラッチセンスアンプ１０１は、図４（Ｉ）に示したセンスアンプ等化信号ＤＳＡＥＱにより等化される。この時間ｔ１３が、第２の等化期間に相当する。
【００３０】
即ち、共通データラインＳＯＵＴ，ＳＯＵＴＢが電流モード二重ラッチセンスアンプ１０１とフローティングされて、電流モードラッチセンスアンプ６が等化される間、以前に伝達されたデータは維持される。
そして、電流モードラッチセンスアンプ６の充分な等化が行われ、ビットラインＢＬとビットライン／ＢＬとの電位差が△Ｖ２まで低下したときに、再び動作して、メモリセルのデータをラッチするようになる。
【００３１】
このように、本発明に係るデータ読み出し回路は、連続的にセンシング動作を行うので、セルアクセス信号の出力タイミングとセンスアンプイネーブル信号の出力タイミングとがミスマッチングされた場合にも、センスアンプ制御部で生成されるセンスアンプイネーブル信号及びセンスアンプ等化信号と二重ラッチイネーブル信号との出力タイミングに応じて、メモリセルのデータを正常にセンシングして出力できるので、高速動作時に、データ読み出し動作を正確に行うことができる。
【００３２】
次に、上記電流モード二重ラッチセンスアンプ１０１の第２実施形態を、図６に示す。
図６の電流モード二重ラッチセンスアンプ１０１は、上記センスアンプ制御部１００のセンスアンプ等化信号ＤＳＡＥＱにより等化され、上記センスアンプイネーブル信号ＤＳＡＥにより上記メモリセルアレイ３から読み出されたデータをセンシングして増幅する電流モードラッチセンスアンプ８と、電源電圧端子Ｖｃｃと接地電圧端子Ｖｓｓとの間に直列に連結された２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタとを備え、上記センシングされたデータが、一方の上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジスタのゲート端子にそれぞれ入力され、上記二重ラッチイネーブル信号ＤＬＥ，ＤＬＥＢが、他方の上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジスタのゲート端子にそれぞれ入力されて、上記二重ラッチイネーブル信号ＤＬＥ、ＤＬＥＢに応じて、上記センシングされたデータの出力を、上記ＰＭＯＳトランジスタと上記ＮＭＯＳトランジスタとの接続点から伝達するデータ伝達部２４，２５と、該データ伝達部２４，２５の出力をラッチするラッチ部２２，２３と、を含むものである。
【００３３】
具体的には、上記データ伝達部２４は、電源電圧端子Ｖｃｃと接地電圧端子Ｖｓｓとの間に、２個のＰＭＯＳトランジスタＰＭ２１，ＰＭ２２と２個のＮＭＯＳトランジスタＮＭ２１，ＮＭ２２とが直列に連結されて構成され、上記データ伝達部２５は、電源電圧端子Ｖｃｃと接地電圧端子Ｖｓｓとの間に、２個のＰＭＯＳトランジスタＰＭ３１，ＰＭ３２と２個のＮＭＯＳトランジスタＮＭ３１，ＮＭ３２とが直列に連結されて構成されている。そして、データ伝達部２４は、ＰＭＯＳトランジスタＰＭ２１とＮＭＯＳトランジスタＮＭ２２との接続点からセンシングされたデータを伝達し、データ伝達部２５は、ＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタＮＭ３２との接続点からセンシングされたデータを伝達する構成となっている。
【００３４】
このように、図３に示した電流モードラッチセンスアンプ６内のインバータＩＮＶ１，ＩＮＶ２及び伝送ゲート２０，２１を、二重ラッチイネーブル信号ＤＬＥ，ＤＬＥＢにより制御されるデータ伝達部２４，２５に代替して構成可能である。
【００３５】
【発明の効果】
以上説明したように、本発明に係るデータ読み出し回路によれば、連続的にセンシング動作を行うので、ノイズの影響により、セルアクセス信号の出力タイミングとセンスアンプイネーブル信号の出力タイミングとがミスマッチングされた場合にも、センスアンプ制御部で生成されるセンスアンプイネーブル信号及びセンスアンプ等化信号と二重ラッチイネーブル信号との出力タイミングに応じて、メモリセルのデータを正常にセンシングして出力できるので、高速動作時に、アドレス遷移検出信号のパルス幅を増加することなく、データ読み出しの誤動作（Fail）を防止し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るデータ読み出し回路のブロック図である。
【図２】図１のセンスアンプ制御部の回路図である。
【図３】図１の電流モード二重ラッチセンスアンプの第１実施形態の回路図である。
【図４】図２の各部の動作タイミングを示したタイミング図である。
【図５】図１の各部の動作タイミングを示したタイミング図である。
【図６】図１の電流モード二重ラッチセンスアンプの第２実施形態の回路図である。
【図７】従来のデータ読み出し回路のブロック図である。
【図８】図７の電流モードラッチセンスアンプの回路図である。
【図９】図７の各部の動作タイミングを示したタイミング図である。
【図１０】図７のセルアクセス信号とセンスアンプイネーブル信号とのタイミングのミスマッチングを示したタイミング図である。
【符号の説明】
１  アドレスパッド
２  デコーダ
３  メモリセルアレイ
４  制御パッド
５  制御部
６，８  電流モードラッチセンスアンプ
７  出力部
１１，１４，１６  ＮＡＮＤゲート
１２，１５  遅延器
１３，１７，１８  インバータ
２０，２１  伝送ゲート
２２，２３  ラッチ部
２４，２５  データ伝達部
１００  センスアンプ制御部
１０１  電流モード二重ラッチセンスアンプ
【図１】
0004379641.tif 000002
【図２】
0004379641.tif 000003
【図３】
0004379641.tif 000004
【図４】
0004379641.tif 000005
【図５】
0004379641.tif 000006
【図６】
0004379641.tif 000007
【図７】
0004379641.tif 000008
【図８】
0004379641.tif 000009
【図９】
0004379641.tif 000010
【図１０】
0004379641.tif 000011