(57)【特許請求の範囲】
【請求項１】
予め定められた複数種類の伝送レートのうちの何れかの伝送レートで伝送されるディジタルインターフェイス信号を再生するディジタルインターフェイスにおいて、
伝送されるディジタルインターフェイス信号中の特有のパターンについて、そのパターン長を固定周波数のクロックで計測するステップと、
計測された各パターン長から所定のパターン長を検出するパターン長検出ステップと、
所定期間における所定のパターン長の検出回数を算出する検出回数算出ステップと、
算出された検出回数を判別するステップと、
判別された検出回数に基づいて、伝送されるディジタルインターフェイス信号の伝送レートを判別するステップと
を備えることを特徴とする伝送レート判別方法。
【請求項２】
予め定められた複数種類の伝送レートのうちの何れかの伝送レートで伝送されるディジタルインターフェイス信号を再生するディジタルインターフェイスにおいて、
伝送されるディジタルインターフェイス信号中の特有のパターンについて、そのパターン長を固定周波数のクロックで計測するステップと、
計測された各パターン長から所定のパターン長を検出するパターン長検出ステップと、
所定期間における所定のパターン長の検出回数を算出する検出回数算出ステップと、
算出された検出回数を判別するステップと、
判別されたパターン長乃至検出回数に基づいて、伝送されるディジタルインターフェイス信号の伝送レートを判別するステップと
を備えることを特徴とする伝送レート判別方法。
【請求項３】
パターン長検出ステップにおいて、計測されたパターン長について、当該ディジタルインターフェイスフォーマット上発生し得ない過少又は過大なパターン長を検出した場合は、検出回数算出ステップにおける動作をリセットし、改めて所定期間の計時及び検出回数の算出動作を開始させるように制御することを特徴とする請求項１又は２に記載の伝送レート判別方法。
【請求項４】
予め定められた複数種類の伝送レートのうちの何れかの伝送レートで伝送されるディジタルインターフェイス信号を再生するディジタルインターフェイスにおいて、
伝送されるディジタルインターフェイス信号中の特有のパターンについて、そのパターン長を固定周波数のクロックで計測する第１カウンタと、
計測されたパターン長を第１閾値と比較し所定パターン長を検出する第１比較回路と、
所定期間中に第１比較回路で所定パターン長が検出された回数を算出する第２カウンタと、
算出された回数を第２閾値と比較し判別する第２比較回路と、
判別された回数に基づいて、伝送されるディジタルインターフェイス信号の伝送レート情報を出力する出力回路と
を具備することを特徴とする伝送レート判別回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、予め定められた複数種類の伝送レート中の何れかのレートで伝送されるディジタルインターフェイス信号を抽出して再生するディジタルインターフェイスにおける伝送レート判別方法、及び、この伝送レート判別方法を実行するための回路に関する。
【０００２】
【従来の技術】
予め定められた複数種類の伝送レートで伝送される可能性のあるディジタル伝送フォーマットで、しかも、波長が最大／最小で制限されて固有のパターン長の信号を扱う一般的なシステムの例としては、ベースバンドディジタル変調方式を用いた記録媒体への可変レート高密度記録再生装置等がある。
【０００３】
また、関連するインターフェイスシステムの例としては、汎用のディジタルオーディオインタ一フェースにおけるＥＩＡＪ（Electronic Industrries Association of Japan ：〔社〕日本電子機械工業会）規格ＣＰ１２０１がよく知られており、このフォーマットは、当該分野では「ＳＰＤＩＦフォーマット」（ＳＰＤＩＦは、Sony Philips Digital audio InterFaceの略であり、「ＥＩＡＪ／ＣＰ１２０１ディジタルオーディオインターフェイス仕様書」で規定されているフォーマットのことを指す。）と呼ばれる。
【０００４】
このような伝送フォーマットを用いたシステムにおいて、信号を記録或いは送信する側は、その信号のレートを自ら決定する側であるので問題はないが、これを再生或いは受信する側では、まずそのレートを最初に判別できなければ、ＰＬＬもかけることができず、ビット毎のデータも検出することができないという問題があり、このため、レートを判別するための手法がこれまでに数多く知られている。しかしながら、これらの判別手法は、固有パターンの波長を高速のクロックでカウントするだけの簡単なもので、そのために、かなり高い周波数を用いて波長をカウントする必要があった。
【０００５】
【発明が解決しようとする課題】
この発明の目的は、このような従来技術の状況に鑑み、予め定められた複数種類の伝送レートで伝送される可能性のあるディジタルインターフェイスにおいて、比較的低速のクロックを用いてその伝送レートを判別することができる伝送レート判別方法及び回路を提供することにある。
【０００６】
【課題を解決するための手段】
この発明の第１の特徴に従うと、予め定められた複数種類の伝送レートのうちの何れかの伝送レートで伝送されるディジタルインターフェイス信号を再生するディジタルインターフェイスにおいて、伝送されるディジタルインターフェイス信号中の特有のパターンについて、そのパターン長を固定周波数のクロックで計測するステップと、計測された各パターン長から所定のパターン長を検出するパターン長検出ステップと、所定期間における所定のパターン長の検出回数を算出する検出回数算出ステップと、算出された検出回数を判別するステップと、判別された検出回数に基づいて、伝送されるディジタルインターフェイス信号の伝送レートを判別するステップとを備える伝送レート判別方法が提供され、この伝送レート判別方法に従い、予め定められた複数種類の伝送レートのうちの何れかの伝送レートで伝送されるディジタルインターフェイス信号を再生するディジタルインターフェイスにおいて、伝送されるディジタルインターフェイス信号中の特有のパターンについて、そのパターン長を固定周波数のクロックで計測する第１カウンタと、計測されたパターン長を第１閾値と比較し所定パターン長を検出する第１比較回路と、所定期間中に第１比較回路で所定パターン長が検出された回数を算出する第２カウンタと、算出された回数を第２閾値と比較し判別する第２比較回路と、判別された回数に基づいて、伝送されるディジタルインターフェイス信号の伝送レート信号を出力する出力回路とを具備する伝送レート判別回路が提供される。
【０００７】
また、その第２の特徴に従うと、予め定められた複数種類の伝送レートのうちの何れかの伝送レートで伝送されるディジタルインターフェイス信号を再生するディジタルインターフェイスにおいて、伝送されるディジタルインターフェイス信号中の特有のパターンについて、そのパターン長を固定周波数のクロックで計測するステップと、計測された各パターン長から所定のパターン長を検出するパターン長検出ステップと、所定期間における所定のパターン長の検出回数を算出する検出回数算出ステップと、算出された検出回数を判別するステップと、判別されたパターン長乃至検出回数に基づいて、伝送されるディジタルインターフェイス信号の伝送レートを判別するステップとを備える伝送レート判別方法が提供される。
【０００８】
さらに、別の特徴に従うと、上述した各伝送レート判別方法において、さらに、パターン長検出ステップにて、計測されたパターン長について、当該ディジタルインターフェイスフォーマット上発生し得ない過少又は過大なパターン長を判別した場合は、検出回数算出ステップにおける動作をリセットし、改めて所定期間の計時及び検出回数の算出動作を開始させる制御を行うように構成される。
【０００９】
〔発明の作用〕
この発明の第１の特徴によると、予め定められた複数種類の伝送レートで伝送される可能性のあるディジタルインターフェイスにおいて、まず、伝送されるディジタルフォーマット信号中の固有の任意なパターンをターゲットにしてそのパターン長を固定周波数のクロックでカウントする。ここで、計測されたパターン長を表わす第１カウント値に対して、各伝送レートに応じて第１閾値を定めておき、パターン長検出ステップにおいて、第１閾値に基づいて第１カウント値を判定し、伝送レートを判定するための条件として予め設定される所定のパターン長であることを検出する。
【００１０】
次に、一定の計測期間の間に所定のパターン長を検出した回数を表わす第２カウント値に対し、当該複数の伝送レートに応じて第２閾値を定めておき、検出回数算出ステップにおいて、第２閾値に基づいて、第２カウント値が属する範囲を判別する。つまり、一定の期間中に所定パターン長が何回発生するかを判別することにより、受信されたディジタルインターフェイス信号の伝送レートを決定する。
【００１１】
この発明の第２の特徴によると、第１の特徴に加えて、パターン長検出ステップにおいて、第１閾値に基づいて、パターン長を判別して伝送レートを大分けすると共に、複数ではあるが特定の伝送レートに属する可能性がある所定のパターン長を検出する。次に、所定パターン長のものについては、さらに、検出回数算出ステップにおいて、第２閾値に基づいて、第２カウント値が属する範囲を判別する。そして、第１閾値によるパターン長判別に基づく伝送レートの大分け、及び、第２閾値による検出回数判別を総合して、受信されたディジタルインターフェイス信号の伝送レートを決定する。
【００１２】
この発明の別の特徴によると、さらに、第１閾値について、当該ディジタルインターフェイスフォーマット上では本来発生しない最短パターン長及び最長パターン長を設定しておき、第１カウント値が最短パターン長よりも小さい（過少である）か、または、最長パターン長よりも大きい（過大である）場合には、即時エラーフラグを発生させるとともに、第２閾値に対して第２カウント値を計数する動作をリセットし、改めて所定の計測期間だけ計数するように制御する。
【００１３】
【発明の実施の形態】
以下、図面を参照しつつ、この発明の好適な実施例について詳述する。なお、以下の実施例においては、ディジタルインターフェイス信号としてＳＰＤＩＦフォーマットの信号が用いられる場合について説明されるが、これは単なる一例であって、所定のパターンを有する種々のディジタルインターフェイス信号に対して適用可能であり、さらに、ベースバンドディジタル変調を用いた記録・再生メディア等で、特殊再生ではなく、システムの比例等倍的な可変速再生における抽出再生信号においても、この発明の主旨を利用して可変速度に自動適応する再生回路を実現することもできる。
【００１４】
〔ＳＰＤＩＦフォーマット〕
この発明の実施態様を具体的に説明する前に、まず、既存のフォーマット及びそのレートを判別する際に必要な周波数を説明する。図１は、前述した「ＥＩＡＪ−ＣＰ１２０１  ディジタルオーディオインターフェイス」のフオーマットであるＳＰＤＩＦフォーマッ卜を示す。
【００１５】
ＳＰＤＩＦフォーマットデータにおいては、図１（１）（ａ）に示される１ビットレート当り（１タイムスロット毎）のビットデータ“０”，“１”は、図１（１）（ｂ）示されるように、１タイムスロットに相当する期間（「ビットレート対応パターン長」）２Ｔの間同じ状態を維持するか、或いは、その半分の期間（「最小パターン長」）Ｔで状態を反転するバイフェーズマーク〔以下、「Ｂｉφ」という。〕方式と呼ばれる一種のＦＭ変調をかけて伝送される。つまり、伝送される信号パターンは、ビットレート対応パターン長２Ｔ又はその半分の最小パターン長Ｔをもつ周波数パターンであり、これらのパターン２Ｔ，Ｔにより、それぞれ、１タイムスロットのデータ“０”，“１”が伝送される。
【００１６】
さらに、ステレオ２チャンネルのディジタルオーディオデータを伝送する前提で、図１（２）に示されるように、オーディオ信号のサンプリングレートＦｓに対して、各フレームには，３２ビットずつＬチャンネル（Ｌｃｈ）／Ｒチャンネル（Ｒｃｈ）がサブフレームとして割り振られている。各サブフレームのうち、純オーディオデータは各２４ビットであり、最後に、冗長データＶ／Ｕ／Ｃ／Ｐビットが割り当てられ、バリディティフラグ“Ｖ”、ユーザデータ“Ｕ”、チャンネルステータス（各種制御情報）“Ｃ”及びパリティビット“Ｐ”が１ビットずつ付加される。また、“Ｃ”ビットは、１９２フレームで１ブロックを構成する。
【００１７】
また、図１（２）に示されるように、各チャンネルデータ（サブフレーム）の先頭４ビットは、再生時の同期をとるためのプリアンブル信号ＰＡが付加されている。このプリアンブルは、図１（１）で述べたＢｉφマークの変調則から外された特殊なパターンであり、図１（３）に示されるように、最小パターン長Ｔの３倍のパターン長（「最大パターン長」）３Ｔをもつ周波数パターンを組み合わせた“Ｂ”、“Ｍ”、“Ｗ”という３種類のパターンをもつ。このうち、“Ｂ”パターンのプリアンブルは、１９２フレームを単位として各種制御情報を載せている“Ｃ”ビットに対応するブロックの先頭であるサブフレームであることを示し、それ以外のＬｃｈデータ及びＲｃｈデータのサブフレームの先頭には、それぞれ、“Ｍ”及び“Ｗ”パターンのプリアンブルが配置される。
【００１８】
上述のように、サンプリングレートＦｓ内に配置される両チャンネル（Ｌｃｈ／Ｒｃｈ）分の２サブフレームを単位に１フレームが構成されている。従って、このフォーマットでは、最長パターンが最大パターン長３Ｔで制限され、最短パターンが最小パターン長Ｔで制限され、かつ、その実際の伝送レートは、ａ×Ｆｓ＝２（ｃｈ）×３２（ｂｉｔ）×２（Ｔ）×Ｆｓ＝１２８Ｆｓ〔ａ＝１２８〕であり、例えば、Ｆｓ＝４８ｋＨｚの時は６．１ＭＨｚ（最小パターン長Ｔは、Ｔ≒１６３ｎｓ）であって、伝送レートＦｓに依存する。この時に伝送に用いられている伝送レートＦｓの値がいくらであるかを判別するのに、できるだけ低い周波数で識別するためには、最長パターンであるプリアンブルＰＡ中の最大パターン長３Ｔを計測することが最も有利である。
【００１９】
しかしながら、伝送レートＦｓが４８ｋＨｚ、４４．１ｋＨｚ及び３２ｋＨｚの３通りある場合は、非同期誤差を考慮すると、常識的には、最低でも４６ＭＨｚの計測周波数でカウントしなければならない。何故なら、Ｆｓ＝４８ｋＨｚ時の３Ｔパターンは、４８８ｎｓであって４６ＭＨｚでカウントしたときカウント数“２２”又は“２３”が計数され、Ｆｓ＝４４．１ｋＨｚ時の３Ｔパターンは、５３１ｎｓであって同じ４６ＭＨｚでカウントしたときカウント数“２４”又は“２５”が計数されてはじめて、周波数差の少ない４８ｋＨｚと４４．１ｋＨｚとがそのカウント値により分離可能となるからである。
【００２０】
〔レート判別アルゴリズム〕
この発明の一実施例によれば、ディジタルインターフェイスにおいて受信された信号の固有パターン（例えば、ＳＰＤＩＦフォーマット信号におけるプリアンブルの最長パターン３Ｔ）に対して、単に、これを固定周波数のクロックでカウントするだけでなく、所定期間内の固有パターン発生回数を考慮して受信信号の伝送レートを判別することにより、計測クロックの固定周波数を低くすることができる。図２は、この発明の一実施例によるレート判別アルゴリズムを表わすフローチャートである。
【００２１】
まず、ステップＳ１において、入力された信号からそれぞれ発生する波長（パターン長）を、固定された所定のクロック周波数ｆｃにて第１カウント値としてカウントする。ステップＳ１でカウントされる第１カウント値ｎは、計測される各波長（パターン長）毎に決定されるが、続くステップＳ２〜Ｓ４において、順次、所定の第１閾値Ｃ１ｘ＝Ｃ１０〜Ｃ１２と比較判定される。
【００２２】
ステップＳ２における第１閾値Ｃ１ｘ＝Ｃ１０は、所定の最小波長（パターン長）を固定クロック周波数ｆｃでカウントした場合のカウント値Ｃｍｉｎよりも小さい値が設定される（Ｃ１０＜Ｃｍｉｎ）。従って、本来のフォーマットデータであるときは、ステップＳ２でｎ＞Ｃ１０と判定されステップＳ３に進むが、そうでないときはエラーであり、ステップＳ５に進む。ステップＳ３での第１閾値Ｃ１ｘ＝Ｃ１１は、所定の最大波長（パターン長）を固定クロック周波数ｆｃでカウントした場合のカウント値Ｃｍａｘよりも大きい値が設定される（Ｃ１１＞Ｃｍａｘ）。従って、本来のフォーマットデータであるときは、ステップＳ３でｎ＜Ｃ１１と判定されステップＳ４に進むが、そうでないときはエラーでありステップＳ５に進む。また、ステップＳ５では、エラーフラグを立てると共に、第２カウント値ｍをリセットする。
【００２３】
ステップＳ４での第１閾値Ｃ１ｘ＝Ｃ１２は、フォーマット中の最長パターンの次に長い波長（パターン長）を固定クロック周波数ｆｃでカウントした場合のカウント値Ｃｍａｘ２よりも大きい値が設定され（Ｃｍａｘ２＜Ｃ１２＜Ｃｍａｘ）、ステップＳ４でｎ＞Ｃ１２と判定されるとステップＳ６に進み、そうでないときはステップＳ１に戻る。ステップＳ６に進む場合はＣ１２＜ｎ＜Ｃ１１であり最長パターンの検出を意味するので、ステップＳ６においては、別のカウンタを用いて最大パターン長の検出回数を第２カウント値ｍとしてカウントアップ（“＋１”カウント）する。
【００２４】
次のステップＳ７で、予め定められた或る一定の十分に長い計測期間Ｔｃが経過していないと判定されると、ステップＳ１に戻り、計測期間Ｔｃが経過するまで、このようなステップＳ１→Ｓ２→Ｓ３→Ｓ４→Ｓ６の第２カウント値ｍの計数動作が繰り返され、また、この計測時間Ｔｃが経過した後は、ステップＳ７からステップＳ８に進む。
【００２５】
ステップＳ８においては、第２カウント値ｍを第２閾値Ｃ２と比較判定し、ｍ＞Ｃ２ならば、ステップＳ９に進んで伝送レートＦｓはレートＡであると決定し、そうでないときは、テップＳ１０に進んで伝送レートＦｓは別のレートＢであると決定し、１回分のレート判別アルゴリズムを終了する。
【００２６】
もちろん、上述の計測期間Ｔｃ及び第２閾値Ｃ２は、伝送レートＦｓを識別することができるように設定されることはいうまでもない。例えば、１フレームに１回しか発生しないような所定パターンをもつフォーマットで、その伝送レートがＦｓ＝４８ｋＨｚ及び４４．１ｋＨｚの場合は、計測期間Ｔｃを１ｋＨｚ（１ｍｓ）にすれば、この所定パターンについては、Ｆｓ＝４８ｋＨｚ信号ならば回数ｍ＝“４８”がカウントされ、Ｆｓ＝４４．１ｋＨｚであれば回数ｍ＝“４４”がカウントされるはずである。従って、非同期誤差を含めて確実な第２閾値Ｃ２としては、Ｃ２＝“４６”程度に設定することによって、Ｆｓ＝４８ｋＨｚ／４４．１ｋＨｚを確実に識別することができる。さらに、識別すべきレートが２通り以上あるときには、第２閾値Ｃ２をＣ２＝Ｃ２１，Ｃ２２，…と複数用意することもできる。
【００２７】
このように、この発明の一実施例によれば、第１閾値Ｃ１ｘのみを用いるだけでなく、第１閾値Ｃ１ｘを満足する発生回数を、或る決まった計測期間Ｔｃで計数した結果ｍに基づいて、伝送レートを判別するようにしているので、第１閾値Ｃ１ｘを設定する際には、常識的に考えられる計測周波数より低い固定した計測クロック周波数ｆｃを用いて、伝送レートの判別を実現することができる。さらに、この固定周波数ｆｃによって各ビットデータを抽出するクロックをディジタル的に生成することが可能になるので、アナログＰＬＬを用いることなくデータ抽出回路を実現することができる。これにより、実際の回路においては、消費電力を押さえ、且つ、低い計測周波数による動作マージン及びディジタル回路構成による安定性を確保することができる。
【００２８】
〔第１閾値の設定手法〕
この発明の一実施例によるレート判別アルゴリズムを、図１で説明したＳＰＤＩＦフォーマットの信号（ＳＰＤＩＦ信号）を受信する場合に、適用する際の数値設定手法について説明する。図３は、この発明によるレート判別における第１閾値の設定手法を説明するための波形図及びテーブル（１）を示す。図３ａ）及びｂ）には、伝送レートＦｓの候補（例えば、４８ｋＨｚ、４４．１ｋＨｚ、３２ｋＨｚ）の内の最大レート（例えば、４８ｋＨｚ）をＦｓｍａｘとし、この最大レートＦｓｍａｘにおける３通りのパターン３Ｔ〜Ｔ（３Ｔ＝３Ｔｍｉｎ、２Ｔ＝２Ｔｍｉｎ、Ｔ＝Ｔｍｉｎ）が示されている。また、レート判別（第１カウント値ｎの計測）に用いる固定クロック周波数ｆｃは、図３ｄ）に示されるように、ｆｃ＝ｂ・Ｆｓｍａｘ〔例えば、ｂ＝５１２、ｆｃ＝２４．５７６ＭＨｚ＝５１２×４８ｋＨｚ〕に固定されており、図では明らかでないが、判別すべきＳＰＤＩＦ信号とは完全非同期のクロックである。
【００２９】
まず、入力信号は、図３のａ）及びｂ）に示されるようなパターン３Ｔ〜Ｔの３通りの信号があるが、極性には依存せず、波長（パターン長）３Ｔ〜Ｔに意味がある。それぞれの波長がビットストローブされるための信号は、前述したように、最小パターン長Ｔつまり伝送レートＦｓのａ倍の周波数ａ・Ｆｓであり、少なくとも、図３ｃ）に示されるように、最大レートＦｓｍａｘについてもａ・Ｆｓｍａｘが成立しなければならず、しかも、図３ｄ）に示される固定したクロック周波数ｆｃから作られなければならない。
【００３０】
したがって、例えば、最大レートＦｓｍａｘについて、ａ＝１２８、ｂ＝５１２とすることができ、この場合、最大レートＦｓｍａｘでの最小パターン長Ｔ＝Ｔｍｉｎに対するクロック周波数ｆｃの倍率ｃ＝ｂ／ａは、ｃ＝４となり、図３ｄ）のように固定周波数ｆｃの計測クロックの周期ｔは、ｔ＝Ｔｍｉｎ／ｃ＝Ｔｍｉｎ／４となる。
【００３１】
各閾値を設定する際の過程として、説明を簡単にするために、まず、計測クロック周波数ｆｃが伝送レートＦｓに同期した系とした場合、上述の数値例（ａ＝１２８、ｂ＝５１２、ｃ＝４）においては、各伝送レートＦｓ＝４８ｋＨｚ，４４．１ｋＨｚ，３２ｋＨｚでのパターン３Ｔ，２Ｔ，Ｔの計数値は、それぞれ、図３のテーブル（１）のイ、ロ、ハ欄に示されるとおりである。ここで、ＳＰＤＩＦ信号の伝送レートＦｓと固定周波数ｆｃとが非同期である場合には、それぞれの個所で非同期誤差が発生することには注意が必要である。例えば、周波数ｆｃ＝５１２Ｆｓｍａｘの計測クロックが、ＳＰＤＩＦ信号パターンの周波数ａ・Ｆｓ＝１２８Ｆｓに対して、水晶精度で微妙に早いか遅いかで、非同期誤差が±１クロック（Ｃｋ）程度の幅で発生する。
【００３２】
したがって、この場合、テーブル（１）より、レート判別のために最長パターン３Ｔを対象として検出することにすれば、各伝送レートＦｓに対して固定クロック周波数ｆｃで計数され得る第１カウント値ｍは、イ欄のＦｓ＝４８ｋＨｚの場合はｍ＝“１２±１”（“１１”〜“１３”の意味）となり、ロ欄のＦｓ＝４４．１ｋＨｚの場合はｍ＝“１３＋１”（“１３”又は“１４”）となり、ハ欄のＦｓ＝３２ｋＨｚの場合はｍ＝“１８±１”（“１７”〜“１９”）となる。従って、伝送レートＦｓの４８ｋＨｚと４４．１ｋＨｚとは、計測され得る第１カウント値ｍに重複があり、完全には識別できない。
【００３３】
〔第２閾値の設定手法〕
そこで、この発明では、計測期間Ｔｃを設けて最長パターン３Ｔの検出回数を第２閾値Ｃ２で判別する手法を用いる。図４は、この発明によるレート判別における第２閾値の設定手法を説明するためのテーブル（２）を示す。このテーブル（２）は、計測期間Ｔｃを、伝送レートＦｓのうちの最大レートＦｓｍａｘ＝４８ｋＨｚの１周期に対してｋ倍とし、ｋ＝８，１６，２４，３２（Ｔｃ＝１６６．７μｓ，３３３．３μｓ，５００μｓ，６６６．７μｓ）に設定した各ケース（ａ）〜（ｄ）について、各伝送レートＦｓ＝４８ｋＨｚ（イ），４４．１ｋＨｚ（ロ），３２ｋＨｚ（ハ）におけるサブフレーム数（Ｐ）、最長パターン３Ｔの検出回数（Ｑ）及び第２閾値Ｃ２が示されている。結果的に、計測期間倍率ｋ＝３２つまり計測期間Ｔｃ＝６６６．７μｓ（周波数でいえば、４８ｋＨｚ／３２＝１．５ｋＨｚ）まで期間を延ばすことで、第２閾値Ｃ２により、伝送レートＦｓの４８ｋＨｚと４４．１ｋＨｚとが識別可能であることが分かる。
【００３４】
なお、最長パターン３Ｔの検出回数で第２閾値Ｃ２を設定する手法のほかに、検出したプリアンブルの回数を第２カウント値とすることも可能であり、この場合は、先にも述べたように、サブフレームで１回ずつ検出できるので、Ｔｃ＝１ｍｓ（１ｋＨｚ周波数）として第２閾値Ｃ２＝“４６”とすればよい。
【００３５】
〔レート判別アルゴリズムの具体例〕
図５は、この発明の一実施例によるレート判別アルゴリズムのより詳細な例を示す。ステップＲ１において、第１閾値Ｃｌｘに対して、各パターン長に対応する第１カウント値ｎが求められると、続くステップＲ２〜Ｒ４で、順次、比較される。ステップＲ２では、２＜ｎ＜１９であるか否か判定され、２＜ｎ＜１９のときはステップＲ３に進むが、ｎ≦２又はｎ≧１９のときは、最大３Ｔ・最小Ｔの範囲を超えたパターン長が入力されたケースであり、この場合はステップＲ５に進んでエラーとして扱う。例えば、信号が入力していない状態の判定を可能とするものである。従って、ステップＲ５に進んだ場合はエラーフラグｆ０を立ててステップＲ６に進み、後述する第２カウント値ｍの算出動作（ステップＲ８の機能）をリセットする。
【００３６】
一方、ステップＲ３では、さらに、ｎ＜１６であるか否かが判定され、ｎ＜１６のときはステップＲ４に進み、そうでないとき即ちｎ≧１６（１６≦ｎ≦１８）のときは、ステップＲ７に進み、これだけでＦｓ＝３２ｋＨｚと判定され、Ｆｓ＝３２ｋＨｚのステートを表わす第１ステートフラグｆ１を立て、その後ステップＲ６に進む。この場合、ＳＰＤＩＦ受信信号のデータビットを復調するための処理として、ステップＲ３，Ｒ７間に、破線で示すようにステップＲ７’を挿入し、データビット復調用ストローブクロックの切替え（後述するビット抽出パルス列ｐ１，ｐ２を参照）を行うようにしてもよい。ｎ＜１６でステップＲ４に進んだ場合は、このステップＲ４で１０≦ｎ≦１５であるか否か判定され、１０≦ｎ≦１５のときはステップＲ８に進み、そうでないときは、ステップＲ１に戻る。
【００３７】
ここで、１０≦ｎ≦１５のときは、Ｆｓ＝４８ｋＨｚ又は４４．１ｋＨｚ時の最長パターン３Ｔを検出したケースであり、これについては、ステップＲ８において、第２閾値Ｃ２に対応する第２カウント値ｍを求める。この時、第２カウント値ｍは、ｍカウンタによって計測期間Ｔｃ＝６６６．７μｓ（１．５ｋＨｚ）で計数され、さらに、ステップＲ９に進む。ステップＲ９では、第２カウント値ｍを第２閾値Ｃ２で判定し、具体的には、ｍ＜９２であるか否かを判定する。ここで、ｍ＜９２のときは、ステップＲ１０に進んでＦｓ＝４４．１ｋＨｚとし、Ｆｓ＝４４．１ｋＨｚのステートを表わす第２ステートフラグｆ２を立てた上、ステップＲ６に進む。また、そうでないときはステップＲ１１に進んでＦｓ＝４８ｋＨｚとし、Ｆｓ＝４８ｋＨｚのステートを表わす第３ステートフラグｆ３を立てた上、ステップＲ６に進む。すなわち、第２カウント値ｍが第２閾値Ｃ２＝９２よりも大であるか小であるかによって、Ｆｓが４８ｋＨｚ或いは４４．１ｋＨｚであることを判別する。
【００３８】
ステップＲ６においては、ステップＲ７，Ｒ１０，Ｒ１１で得られた結果を、計測期間Ｔｃを単位としてラッチし出力すると共に、第２カウント値ｍを計数するｍカウンタをリセットしてその内容をクリアする。これと同時に、次のステップＲ１２において、先に述べたエラーで無いケース、即ち、第１〜第３ステートフラグｆ１，ｆ２，ｆ３のどれかのステートが検出されているときには、エラーフラグｆ０を解除する。
【００３９】
〔伝送レート判別及びデータ抽出回路例〕
図６は、この発明の一実施例による伝送レート判別及びデータ抽出回路を示す。図６に示される伝送レート判別及びデータ抽出回路ＲＳは、前述した伝送レート判別アルゴリズムを実現する一回路例であり、入力信号Ｓｉの変化点（エッジ）を検出する変化点検出回路１、波長計測用の第１カウンタ２、第１閾値Ｃ１ｘに対する第１比較回路３、デコーダ４、切替回路５、復調回路６、計測期間Ｔｃを決定するための計測タイミング信号を生成するタイミング回路７、最大波長を検出した回数ｍを計数する所定パターン検出回数計数用の第２カウンタ８、第２閾値Ｃ２に対する第２比較回路９、両比較回路３，９からの各出力ステートを計測期間Ｔｃでラッチする出力回路１０を備えており、主として、回路１〜３，７〜１０によりレート判別ブロックＲＤが構成され、回路４〜６によりデータ抽出ブロックＤＳが構成される。
【００４０】
入力信号Ｓｉは、例えば、ＳＰＤＩＦフォーマットの変調信号であり、クロックＣｋは、前述例と同様に、２４．５７６ＭＨｚの固定周波数ｆｃとする。変化点検出回路１は、このクロックＣｋを用いてＳＰＤＩＦ入力信号Ｓｉのパターンの変化点（エッジ）を検出し、波長計測カウンタ２は、検出された信号Ｓｉのパターンの変化点から変化点までをクロックＣｋでカウントする。
【００４１】
第１カウンタ２から出力される第１カウント値ｎは、入力信号Ｓｉの所定パターンの波長を表わし、第１比較回路３にて所定の第１閾値Ｃ１ｘ＝Ｃ１０〜Ｃｌ２と比較されると同時に、デコーダ４に入力され、入力信号Ｓｉについて想定している伝送レートＦｓに対して、プリアンブル及びデータビットを抽出するための周波数ａ・Ｆｓ（＝１２８Ｆｓ）のタイミングパルス列ｐ１，ｐ２をデコーダ４で生成させる。
【００４２】
より詳しくいえば、デコーダ４は、（ａ）Ｆｓ＝３２ｋＨｚ及び（ｂ）それ以外（Ｆｓ＝４８ｋＨｚとＦｓ＝４４．１ｋＨｚ）を想定した２通りのビット抽出パルス列ｐ１，ｐ２を出力することができ、これらのパルス列ｐ１，ｐ２は、切替回路５により何れかに切り替えられて復調回路６に出力され、入力信号Ｓｉを復調するのに利用される。切替回路５によるビット抽出パルス列ｐ１，ｐ２の出力切替えは、第１比較回路３において、第１カウント値ｎを判別した結果、伝送レートＦｓ＝３２ｋＨｚを検出したかどうかで決定され、（ａ）Ｆｓ＝３２ｋＨｚの検出時には、これに対応するパルス列ｐ１が出力され、（ｂ）そうでない時にはパルス列ｐ２が出力される。そして、復調回路６では、切替回路５からのビット抽出パルス列ｐ１又はｐ２を用いて、ＳＰＤＩＦ入力信号ＳｉのＢｉφ変調が復調されると同時に、各データはワード単位でシリアル−パラレル変換されてデータ抽出が行われ、抽出データＳＤが出力される。
【００４３】
第１比較回路３は、第１カウント値ｎが、例えば、第１閾値Ｃ１ｘの最小値“３”、最大値“１８”及び中間値“１０”，“１６”に対して、ｎ＜３又はｎ＞１８のときはエラー信号Ｓｆ０をタイミング回路７及びラッチ回路１０に出力し、１６≦ｎｓ≦１８のときは、伝送レートＦｓ＝３２ｋＨｚを表わす第１判別信号Ｓｆ１を切替回路５及びラッチ回路１０に出力する。また、１０≦ｎ＜１６のときには、それ以外（Ｆｓ＝４８ｋＨｚとＦｓ＝４４．１ｋＨｚ）を表わす第２判別信号Ｓｆａが比較回路３から出力され、この信号Ｓｆａが発生される回数を第２カウント値ｍとして第２カウンタ８で計数する。
【００４４】
回数ｍを計数する計測期間Ｔｃは、タイミング回路７でクロックＣｋを分周するタイミング回路７で生成される計測タイミング信号により決定される。この例では、１．５ｋＨｚの計測タイミング信号Ｓｔｃがタイミング回路から第２カウンタ８に出力され、第２カウンタ８における回数ｍの計測期間Ｔｃを規定する。この計測タイミング信号Ｓｔｃの期間中に計数される第２カウント値ｍは、第２カウンタ８から第２比較回路９に与えられ、ここで、第２閾値Ｃ２＝“９２”と比較される。この比較の結果、Ｆｓ＝４８ｋＨｚか４４．１ｋＨｚかが判別され、この判別内容を表わす第３判別信号Ｓｆｂがラッチ回路１０に出力される。
【００４５】
ラッチ回路１０では、各信号Ｓｆ０，Ｓｆ１，Ｓｆｂが、タイミング回路７からのタイミング信号Ｓｔｃにより所定の計測期間Ｔｃ単位でラッチされ、対応する内容を表わすステートデータｆ０〜ｆ３が、タイミングを合わせて出力される。例えば、第１比較回路３からのエラー信号Ｓｆ０及び第１判別信号Ｓｆ１に応じて、それぞれ、エラーフラグｆ０及び第１ステートフラグｆ１を出力する。また、第２比較回路９から入力される第３判別信号Ｓｆｂが表わす内容（Ｆｓ＝４８ｋＨｚ又はＦｓ＝４４．１ｋＨｚ）に応じて、第２又は第３ステートフラグｆ２，ｆ３を出力する。
【００４６】
〔発明の効果〕
以上説明したように、この発明によれば、ディジタルインターフェイス信号中の固有の任意なパターンをターゲットにして伝送レートの判別を行い、この場合、所定の第１閾値Ｃ１ｘによるパターン長判別のみで伝送レートを判別するだけではなく、所定パターン長の発生回数を或る決まった計測期間Ｔｃで計数する処理を加えて、伝送レートを判別するようにしている。従って、パターン長判別のためには、より低い固定周波数を用いて伝送レート判別を実現することが可能となる。
【００４７】
この発明によれば、さらに、この固定周波数によって各ビットデータを抽出するクロックをディジタル的に生成することが可能になるので、アナログＰＬＬを用いることなく、データ抽出回路が実現できる。これにより、実際の回路においては消費電力を押さえ、かつ、低い周波数による動作マージンとディジタル回路構成による安定性を確保することができる。
【図面の簡単な説明】
【図１】図１は、この発明が適用可能な伝送フォーマット（「ＳＰＤＩＦフォーマッ卜」）を説明するための図である。
【図２】図２は、この発明の一実施例による伝送レート判別アルゴリズムを表わすフローチャートである。
【図３】図３は、この発明の一実施例による伝送レート判別アルゴリズムにおける第１閾値設定手法を説明するための波形図及びテーブル（１）である。
【図４】図４は、この発明の一実施例による伝送レート判別アルゴリズムにおける第２閾値設定手法を説明するための別のテーブル（２）である。
【図５】図５は、この発明の一実施例による伝送レート判別アルゴリズムのより詳細な一例を示すフローチャートである。
【図６】図６は、この発明の一実施例による伝送レート判別及びデータ抽出回路を示す図である。
【符号の説明】
Ｆｓ  伝送レート（サンプリング周波数）、
Ｔ  最小パターン長又は最短パターン、
２Ｔ  ビットレート対応パターン長（１タイムスロットに対応）、
３Ｔ  最大パターン長又は最長パターン、
ＰＡ  プリアンブルパターン、
ｎ  第１カウント値（パターン長計数値）、
ｍ  第２カウント値（特定パターン検出回数）、
Ｆｓｍａｘ  最大レート（伝送レートＦｓの候補のうち最大の伝送レート）、
Ｔｍｉｎ  最大レートＦｓｍａｘでの最小パターン長、
２Ｔｍｉｎ  最大レートＦｓｍａｘでのビットレート対応パターン長、
３Ｔｍｉｎ  最大レートＦｓｍａｘでの最大パターン長、
ｆｃ  周期ｔを有する計測クロック周波数、
ａ  最小パターン長対応周波数の伝送レートＦｓに対する倍率、
ｂ  計測クロック周波数ｆｃの最大レートＦｓｍａｘに対する倍率、
ｃ  最小パターン長Ｔｍｉｎに対する計測クロック周波数の倍率、
ＲＳ  伝送レート判別及びデータ抽出回路、
ｐ１  伝送レートＦｓ＝３２ｋＨｚに対応するビット抽出パルス列、
ｐ２  伝送レートＦｓ＝４４．１ｋＨｚ／４８ｋＨｚに対応するビット抽出パルス列、
ｆ０  エラー信号Ｓｆｏに基づいて得られるエラーフラグ、
ｆ１  第１判別信号Ｓｆ１に基づいて得られる第１ステートフラグ、
Ｓｆａ  第２判別信号、
ｆ２，ｆ３  第３判別信号Ｓｆｂの内容に基づいて得られる第２及び第３ステートフラグ、
ｆ４  ステート確認結果フラグ。
【図１】
0004314717.tif 000002
【図２】
0004314717.tif 000003
【図３】
0004314717.tif 000004
【図４】
0004314717.tif 000005
【図５】
0004314717.tif 000006
【図６】
0004314717.tif 000007