(57)【特許請求の範囲】
【請求項１】
少なくとも第１高電圧部分と第２低電圧部分とを含むプリント回路カードと、
前記プリント回路カード上に実装され且つ前記第２低電圧部分に接続された複数のランダム・アクセス・メモリと、
前記プリント回路カード上に実装され、前記第１高電圧部分に接続された入力と前記第２低電圧部分に接続された出力とを有し、調整された低電圧を前記ランダム・アクセス・メモリに供給する電圧調整器と、
前記プリント回路カード上に実装され、高電圧側回路と前記ランダム・アクセス・メモリとの間でレベル変換を行うようにモジュール端子と前記ランダム・アクセス・メモリの入出力部との間に接続され、前記ランダム・アクセス・メモリへの電圧変動を所定のレベルに制限するバス・スイッチとを含み、
前記バス・スイッチが、各前記モジュール端子および前記ランダム・アクセス・メモリの対応する入出力線ごとに１つずつ設けられた複数の電界効果トランジスタ（ＦＥＴ）と、前記電圧変動を前記所定レベルに制限するレベルに前記ＦＥＴをバイアスする手段と、前記第１高電圧部分の電圧から１ダイオード降下分下がった電圧にし、前記バイアスする手段へ前記１ダイオード降下分下がった電圧を供給する順方向バイアス・ダイオードとを含むメモリ・モジュール。
【請求項２】
前記プリント回路カードが、前記第１高電圧部分と前記第２低電圧部分とに分割された電圧面を有する多層プリント回路カードであることを特徴とする請求項１に記載のメモリ・モジュール。
【請求項３】
前記電圧面が第３電圧部分を含み、前記順方向バイアス・ダイオードが、前記第１高電圧部分と前記第３電圧部分との間に接続される請求項２に記載のメモリ・モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に、異なる技術を、したがって異なる電源電圧を使用する回路の整合に関し、より詳細には、新しく出現した低電圧半導体記憶装置と、既存の高電圧適用例との整合に関する。
【０００２】
【従来の技術】
半導体技術の向上により、電源電圧を下げるとともにそれに対応して入出力電圧の変動幅を小さくすることが必要となった。残念ながら多くの適用例はこのような新しい動作条件に対応するのに時間を要した。その結果、現行および新開発の多くのダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）製品は現在、３．３ボルト（Ｖ）電源と低電圧トランジスタ−トランジスタ・ロジック（ＬＶＴＴＬ）のインタフェース・レベルを有するが、このレベルは５Ｖ電源または４．１Ｖを超える入力が印加されると損傷する可能性がある。
【０００３】
従来は電圧調整器は集積回路（ＩＣ）装置に内蔵されており、オフチップで供給される高電圧の電力を受け取って、チップ上の回路に必要なレベルに電圧を調整してきた。この手法は貴重なシリコン表面を消費し、また潜在的に回路に損傷を与える可能性のある電圧変動から回路の入出力を保護しない。回路の入出力を保護するためにダイオード・クランプが使用されてきた。しかしながら、この解決方法は多くの適用例で効果的でないことが判明している。
【０００４】
従って、このような新開発の３．３Ｖ  ＤＲＡＭが５Ｖの適用例で動作できるようにするための解決方法が必要である。その解決方法は、来たる数年のうちに予想される３．３Ｖから２．５Ｖ電源への移行に対応するものでなければならない。さらに、その解決方法はモジュール・レベルにあり、ＤＲＡＭの変更を必要としないものでなければならない。従来のメモリ・モジュールはシングル・インライン・メモリ・モジュール（ＳＩＭＭ）およびデュアル・インライン・メモリ・モジュール（ＤＩＭＭ）である。このようなモジュールは通常、ＤＲＡＭ使用量の６５％以上を占める。ＳＩＭＭ／ＤＩＭＭレベルにおける追加の回路は、適用例の使用には影響を与えない。
【０００５】
【発明が解決しようとする課題】
従って、本発明の目的は、ＤＲＡＭの修正を必要とせずに高電圧のメモリ・モジュール上で低電圧ＤＲＡＭを使用する方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明によれば、高電圧適用例において低電圧ＤＲＡＭを使用できるようにするために、小型の低電圧調整器に加え「バス・スイッチ」技術を使用する。低電圧調整器はモジュール・レベルで組み込まれ、降圧され調整された電圧をＤＲＡＭに供給する。バス・スイッチはＤＲＡＭの入出力において使用され、普通なら損傷を与える可能性のある電圧変動（電圧スイング）からＤＲＡＭ回路を効果的に保護する。
【０００７】
【発明の実施の形態】
ここで図面、特に図１を参照すると、本発明の特定の実施態様がブロック図で示してある。この実施態様では、４つの３．３Ｖ  １Ｍ×１６ＤＲＡＭ１１、１２、１３、１４を使用して８メガバイト（Ｍｂ）（２Ｍ×３２）ＳＩＭＭが設計される。これらは、図２および図３の平面図に示すような７２ピンＳＩＭＭ上に実装される。これらの図において図１と同じ参照番号は同じ構成要素を示す。７２ピンＳＩＭＭは現在５Ｖ専用の標準であるが、今後もパーソナル・コンピュータ（ＰＣ）の適用例で最も広く使われるメモリ形態であろう。
【０００８】
図１に戻ると、電源は、バルク・キャパシタ１６および高周波減結合キャパシタ（図ｌには図示せず）と組み合わせて使用する５Ｖ−３．３Ｖ電圧調整器１５である。電圧調整器１５は図２にＶ１で示すようにＳＩＭＭプリント回路カード上に実装される。本発明の実施において使用できる調整器１５の一具体例は、ＬＴ１１１７−３．３型５Ｖ-３．３Ｖ調整器としてLinear Technologies社によって製造されたものである。オフ・チップ５Ｖ電源が調整器１５に接続され、調整器１５の調整後の３．３Ｖ出力はＤＲＡＭ１１、１２、１３、１４に直接供給される。
【０００９】
ここではビット・スイッチとして用いるバス・スイッチを使用することによりレベル変換が行われる。バス・スイッチ２１は、アドレスＡ０〜Ａ９、書き込み許可ＷＥバー、行アドレス・ストローブＲＡＳバー、および列アドレス・ストローブＣＡＳバーを入力として受け取る。１対のバス・スイッチ２２および２３は、ＤＲＡＭ１１、１３および１２、１４からそれぞれ、データ出力Ｄ０ないしＤ１６およびＤ１８ないしＤ３４を受け取る。この実施態様を４Ｍｂベースのアセンブリを使用するように設計された適用例とよりよく整合させるために、パディング・キャパシタ（図示せず）をいくつかのＳＩＭＭ入力に加えて入力負荷を増大させることができる。多くの適用例は高負荷用として設計されるので、軽負荷のアセンブリが導入されると、信号品質が著しく低下する。なお、ＷＥバー、ＲＡＳバー、ＣＡＳバーはそれぞれ次の記号を表すものとする。
【数１】
0004225592.tif 000002
【００１０】
最小の遅延でリドライブを行うために、バス・スイッチは、図２に示すようにＳＩＭＭ上に水平に置く。図２に示すように、バス・スイッチ２１は２つの１０ビット・スイッチとして実施され、各バス２２および２３は、１６ビット・バス・スイッチとして実施される。１０ビット・バス・スイッチはＰｅｒｉｃｏｍ  ＰＩ５Ｃ３８６１バス・スイッチを使用して実施することができ、１６ビット・バス・スイッチはＰｅｒｉｃｏｍ  ＰＩ５Ｃ１６２２４５バス・スイッチを使って実施することができる。
【００１１】
再び図１を参照すると、バススイッチ２１、２２、２３用の電源はダイオード２５を介して５Ｖに接続され、このダイオードはバス・スイッチ電圧を１ダイオード降下分だけ下げる。次にバス・スイッチ２１、２２、２３は３．３Ｖ側の最大信号振幅を、十分にＤＲＡＭの仕様の限度内である約３．２Ｖに設定する。ダイオード２５は直列抵抗２７とバイパス・キャパシタ２８により順方向バイアス状態に維持される。
【００１２】
バス・スイッチ２１、２２、２３の一般化した論理図を図４に示す。バス・スイッチは、各線ごとに１個ずつ、複数のＦＥＴを含む。各ＦＥＴはモジュール端子ピンＡ0〜ＡNとメモリ入出力線Ｂ0〜ＢNとの間に接続される。１０ビット・バス・スイッチの場合、ＦＥＴが１０個あり、１６ビット・バス・スイッチの場合、ＦＥＴが１６個あることになる。ＦＥＴをオンにバイアスするために複数のインバータ３０を使用する。本発明を実施する際には、ＦＥＴのゲートに正のバイアスが印加されるようにするために、インバータへの入力を接地する。インバータ３０用のソース電圧はダイオード２５の陰極から供給される。すなわち、ソース電圧は５Ｖよりも１ダイオード降下分低い。このようにして、ＤＲＡＭの３．３Ｖ側の最大信号振幅は３．２Ｖに維持される。
【００１３】
このバス・スイッチを通る遅延は１ナノ秒（１ｎｓ）未満であり、適切なメモリ動作が保証される。メモリ・マージンは、搭載調整器１５から生じる電源変動の軽減によりさらに向上する。
【００１４】
本発明の好ましい実施形態によれば、ＳＩＭＭの構造は、堅固な接地平面層と第２の電力面または電圧面層とを含む多層プリント回路カードである。電圧面は、各電圧ごとに１つの低インピーダンス・パスを確保するために、２つの部分（５Ｖと３．３Ｖ）に分割される。分割された電圧面を図５の平面図に示すが、ここでは面の５Ｖ部分が符号４１で示してあり、面の３．３Ｖの部分が符号４２で示してある。この２つの面の間には、符号４３で示す第３の面がある。この面は、ダイオード２５の陰極に接続され、したがって電圧面４１よりも１ダイオード降下分低い電圧にある。インピーダンスをさらに下げるために、調整器１５は複数のバイアにより３．３Ｖ電力面４２および５Ｖ電力面４１に結合される。５Ｖ電力面および３．３Ｖ電力面は共に、やはり３．３Ｖ電力面に含まれるバルク・キャパシタ（図示せず）から減結合される。必要に応じて、５Ｖ電力面と３．３Ｖ電力面の間に追加のキャパシタ位置が含まれる。３．３ＶのＤＲＡＭ１１、１２、１３、１４は、３．３Ｖ電力面４２を介して３．３Ｖの調整電源に接続される。
【００１５】
図５に示すように分割電圧面を有する多層プリント回路カードが好ましい構造である。また、より高価ではあるが、多数の電圧面を別々の層に有するプリント回路カードを組み立てることも可能である。別法として、プリント回路カード上に表面配線によって電圧の経路を決めることもできる。このような構造は最も安価であろうが、ノイズが大きいので好ましい構造ではないだろう。
【００１６】
ここに示した特定の実施態様は例示のためのものにすぎない。当業者なら、通常、本発明がいくつかの異なるタイプの記憶装置に一般に適用できることが理解できよう。例えば、同期ＤＲＡＭ（ＳＤＲＡＭ）およびスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を使って同じ利点を得ることができる。さらに、本発明を５Ｖ／３．３Ｖ適用例について説明したが、当業者なら、特に、３．３Ｖ／２．５Ｖ適用例など他の電圧の組み合せについて、請求の範囲の趣旨および範囲内で変更を加えて本発明を実施できることが理解できよう。
【００１７】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００１８】
（１）少なくとも第１高電圧部分と第２低電圧部分とを含むプリント回路カードと、
前記プリント回路カード上に実装され且つ前記第２低電圧部分に接続された複数のランダム・アクセス・メモリと、
前記プリント回路カード上に実装され、前記第１高電圧部分に接続された入力と前記第２低電圧部分に接続された出力とを有し、調整された低電圧を前記ランダム・アクセス・メモリに供給する電圧調整器と、
前記プリント回路カード上に実装され、高電圧側回路と前記ランダム・アクセス・メモリとの間でレベル変換を行うようにモジュール端子と前記ランダム・アクセス・メモリの入出力部との間に接続され、前記ランダム・アクセス・メモリへの電圧変動を所定のレベルに制限するバス・スイッチと
を含むメモリ・モジュール。
（２）前記プリント回路カードが、前記第１高電圧部分と前記第２低電圧部分とに分割された電圧面を有する多層プリント回路カードであることを特徴とする上記（１）に記載のメモリ・モジュール。
（３）前記バス・スイッチが、
各前記モジュール端子および前記ランダム・アクセス・メモリの対応する入出力線ごとに１つずつ設けられた複数の電界効果トランジスタ（ＦＥＴ）と、
前記電圧変動を前記所定レベルに制限するレベルに前記ＦＥＴをバイアスする手段とを含むことを特徴とする上記（２）に記載のメモリ・モジュール。
（４）前記電圧面が第３電圧部分を含み、前記バス・スイッチが、前記第３電圧部分に接続され、さらに、前記第３電圧部分が前記第１高電圧部分から１ダイオード降下分下がった電圧になるように前記第１高電圧部分と前記第３電圧部分との間に接続された順方向バイアス・ダイオードを含むことを特徴とする上記（３）に記載のメモリ・モジュール。
【図面の簡単な説明】
【図１】本発明の好ましい実施形態の一実施態様を示すブロック図である。
【図２】図１の実施態様がその上に作成されるＳＩＭＭの例を示す平面図である。
【図３】図１の実施態様がその上に作成されるＳＩＭＭの例を示す平面図である。
【図４】図ｌの実施態様で使用されるバス・スイッチの論理ブロック図である。
【図５】本発明の好ましい実施形態によるＳＩＭＭの分割電圧面を示す平面図である。
【符号の説明】
１１  ＤＲＡＭ
１２  ＤＲＡＭ
１３  ＤＲＡＭ
１４  ＤＲＡＭ
１５  調整器
１６  バルク・キャパシタ
２１  バススイッチ
２２  バススイッチ
２３  バススイッチ
２５  ダイオード
２７  直列抵抗
２８  バイパス・キャパシタ
【図１】
0004225592.tif 000003
【図２】
0004225592.tif 000004
【図３】
0004225592.tif 000005
【図４】
0004225592.tif 000006
【図５】
0004225592.tif 000007