(57)【特許請求の範囲】
【請求項１】
テスト時に供給されるテストデータおよびテストクロックより、第１の出力信号を伝送する送信側テスト回路と、上記テストクロックおよび上記第１の出力信号より、第２の出力信号を生成する受信側テスト回路と、を有するテスト回路において、
上記送信側テスト回路は、
上記テストクロックより第１のＰＬＬクロックを生成する第１のＰＬＬと、
上記テストクロックにて入力する上記テストデータを、上記第１のＰＬＬクロックにてビット分散させる符号手段と、
上記符号手段の出力を高速差動信号に変換し、上記第１の出力信号を伝送するドライバと、
を有し、
上記受信側テスト回路は、
上記第１の出力信号を受信するレシーバと、
上記テストクロックより第２のＰＬＬクロックを生成する第２のＰＬＬと、
上記第２のＰＬＬクロックにて入力する上記レシーバの出力信号を、上記テストクロックにてビット整列させ、上記第２の出力信号を出力する復号手段と、
を有し、
上記送信側テスト回路は、テスト時に、上記第１のＰＬＬの分周率を所定の値に変化させる第１のテスト用分周器を、さらに有し、
上記受信側テスト回路は、テスト時に、上記第２のＰＬＬの分周率を所定の値に変化させる第２のテスト用分周器を、さらに有する、
ことを特徴とするテスト回路。
【請求項２】
請求項１に記載のテスト回路において、
上記符号手段は、
上記テストクロックにて入力するテストデータを取り込む第１のデータ保持部と、
上記第１のデータ保持部が上記第１のＰＬＬクロックで出力するデータをビット分散させるエンコーダ回路と、
を有し、
上記復号手段は、
上記レシーバの出力データをビット整列させるデコーダ回路と、
上記デコーダ回路の出力データを上記第２のＰＬＬクロックで取り込み、上記テストクロックにて、上記第２の出力信号を出力する第２のデータ保持部と、
を有する、ことを特徴とするテスト回路。
【請求項３】
テスト時に供給されるテストデータおよびテストクロックより、第１の出力信号を伝送する送信側テスト回路と、上記テストクロックおよび上記第１の出力信号より、第２の出力信号を生成する受信側テスト回路と、を有するテスト回路において、
上記送信側テスト回路は、
上記テストクロックより第１のＰＬＬクロックを生成する第１のＰＬＬと、
上記テストクロックにて入力する上記テストデータを、上記第１のＰＬＬクロックにてビット分散させる符号手段と、
上記符号手段の出力を高速差動信号に変換し、上記第１の出力信号を伝送するドライバと、
を有し、
上記受信側テスト回路は、
上記第１の出力信号を受信するレシーバと、
上記テストクロックより第２のＰＬＬクロックを生成する第２のＰＬＬと、
上記第２のＰＬＬクロックにて入力する上記レシーバの出力信号を、上記テストクロックにてビット整列させ、上記第２の出力信号を出力する復号手段と、
を有し、
上記送信側テスト回路は、テスト時に、上記第１のＰＬＬの分周率を所定の値に変化させる第１のテスト用分周器を、さらに有する、
ことを特徴とするテスト回路。
【請求項４】
請求項３に記載のテスト回路において、
上記符号手段は、
上記テストクロックにて入力するテストデータを取り込む第１のデータ保持部と、
上記第１のデータ保持部が上記第１のＰＬＬクロックで出力するデータをビット分散させるエンコーダ回路と、
を有し、
上記復号手段は、
上記レシーバの出力データをビット整列させるデコーダ回路と、
上記デコーダ回路の出力データを上記第２のＰＬＬクロックで取り込み、上記テストクロックにて、上記第２の出力信号を出力する第２のデータ保持部と、
を有する、ことを特徴とするテスト回路。
【請求項５】
テスト時に供給されるテストクロックより第１のＰＬＬクロックを生成する第１のＰＬＬと、
テスト時に供給され、上記テストクロックにて入力する上記テストデータを、上記第１のＰＬＬクロックにてビット分散させる符号手段と、
上記符号手段の出力を高速差動信号に変換し、第１の出力信号を伝送するドライバと、
上記第１の出力信号を受信するレシーバと、
上記第１のＰＬＬクロックにて入力する上記レシーバの出力信号を、上記テストクロックにてビット整列させ、第２の出力信号を出力する復号手段と、
を有し、
テスト時に、上記第１のＰＬＬの分周率を所定の値に変化させる第１のテスト用分周器を、さらに有する、
ことを特徴とするテスト回路。
【請求項６】
請求項５に記載のテスト回路において、
上記符号手段は、
上記テストクロックにて入力するテストデータを取り込む第１のデータ保持部と、
上記第１のデータ保持部が上記第１のＰＬＬクロックで出力するデータをビット分散させるエンコーダ回路と、
を有し、
上記復号手段は、
上記レシーバの出力データをビット整列させるデコーダ回路と、
上記デコーダ回路の出力データを上記第１のＰＬＬクロックで取り込み、上記テストクロックにて、上記第２の出力信号を出力する第２のデータ保持部と、
を有する、ことを特徴とするテスト回路。
【請求項７】
テスト時に供給されるテストクロックより第１のＰＬＬクロックを生成する第１のＰＬＬと、
テスト時に供給され、上記テストクロックにて入力する上記テストデータを、上記第１のＰＬＬクロックにてビット分散させる符号手段と、
上記符号手段の出力を高速差動信号に変換し、第１の出力信号を伝送するドライバと、
上記第１の出力信号を受信するレシーバと、
上記第１のＰＬＬクロックにて入力する上記レシーバの出力信号を、上記テストクロックにてビット整列させ、第２の出力信号を出力する復号手段と、
を有し、
上記テストクロックより第２のＰＬＬクロックを生成する第２のＰＬＬを、さらに有し、
上記符号手段は、上記第１のＰＬＬクロックおよび上記第２のＰＬＬクロックをマージしたマージクロックで、上記テストデータをビット分散させ、
上記復号手段には、上記マージクロックにて、上記レシーバの出力信号が入力される、
ことを特徴とするテスト回路。
【請求項８】
請求項７に記載のテスト回路において、
上記符号手段は、
上記テストクロックにて入力するテストデータを取り込む第１のデータ保持部と、
上記第１のデータ保持部が上記第１のＰＬＬクロックで出力するデータをビット分散させるエンコーダ回路と、
を有し、
上記復号手段は、
上記レシーバの出力データをビット整列させるデコーダ回路と、
上記デコーダ回路の出力データを上記第１のＰＬＬクロックで取り込み、上記テストクロックにて、上記第２の出力信号を出力する第２のデータ保持部と、
を有する、ことを特徴とするテスト回路。
【請求項９】
請求項７または８のいずれかに記載のテスト回路において、
テスト時に、上記第２のＰＬＬの分周率を所定の値に変化させる第２のテスト用分周器を、さらに有する、
ことを特徴とするテスト回路。
【請求項１０】
請求項１，２のいずれかに記載のテスト回路において、
上記テストデータは、同一のデータがＮ（Ｎは２以上の整数）回、連続して配置されたものであり、
上記第１のテスト用分周器および第２のテスト用分周器は、分周率を、１／Ｎとする、
ことを特徴とするテスト回路。
【請求項１１】
請求項３ないし６のいずれかに記載のテスト回路において、
上記テストデータは、同一のデータがＮ（Ｎは２以上の整数）回、連続して配置されたものであり、
上記第１のテスト用分周器は、分周率を、１／Ｎとする、
ことを特徴とするテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、テスト回路に関し、特に、テスタとの入出力は低い速度で行いながら、回路内部では高速動作を行うテスト回路に関する。
【０００２】
【従来の技術】
デジタル放送向けテレビやＤＶＤ機器などの急速な普及に伴い、大量のデータを高速に伝送する必要性が高まっている。よって現在はＤＶＩ（Digital Visual Interface）や、ＩＥＥＥ１３９４などの高速シリアルデータインターフェースの規格が注目されており、これらのインターフェイス技術を搭載し、高速で差動データを伝送する高速伝送用半導体集積回路が開発されている。
【０００３】
ＤＶＩや、ＩＥＥＥ１３９４などの規格を満たした高速伝送用半導体集積回路は、通常、データを送信する送信側と、通信相手が送出した送信データを受信する受信側よりなる。この高速伝送用半導体集積回路の送信側は、１Ｇｂｉｔ／ｓから２．６５Ｇｂｉｔ／ｓまでの高い速度で、送信データをドライバ回路により差動伝送する。そして、受信側は、レシーバ回路で、通信相手（送信側）から送られてくる高速の送信データを差動受信する。また、これらの送信側および受信側は、それぞれが１チップの半導体集積回路として形成されることもあるが、１チップの半導体集積回路に送信側と受信側とが形成されることもある。
【０００４】
このような高速伝送用半導体集積回路に対するテストは、送信側においては、被試験半導体（以下、ＤＵＴと称す）からの出力信号を半導体試験装置（以下、テスタと称す）に取り込み、サンプリングした出力信号とテスタが有する期待値とのパターン照合を行うことにより、不良品を選別している。一方、受信側のテストにおいては、まず、テスタより、テスト規格に定められた周波数のテストクロックと、テスト規格に定められた伝送速度のテストデータを出力し、ＤＵＴを動作させる。そして、ＤＵＴからの出力信号をテスタに取り込み、サンプリングした出力信号とテスタが有する期待値とのパターン照合を行うことにより、不良品を選別している。
【０００５】
ところが、近年、高速伝送用半導体集積回路においては、データ伝送の高速化が進み、ＤＵＴの伝送速度がテスタのテスト能力を超える速度となってきた。この伝送速度や周波数の問題を回避するために、高速伝送用半導体集積回路では、ＢＩＳＴ（Built In Self Test）試験として、送信側のＤＵＴより送出した送信データを、そのまま受信側のＤＵＴで受信するループバック方式を採用することが多くなっている。
【０００６】
ループバック方式を用いた従来のテスト回路について、図６を参照しながら説明する。
図６は、従来の高速伝送用半導体集積回路のテスト回路の構成、およびテスト方法を示すブロック図である。
【０００７】
図６において、１００ｆは、送信機能のテストを行うための送信側テスト回路１１０ｆと、受信機能のテストを行うための受信側テスト回路１２０ｆと、を有するＤＵＴ、２００は、ＤＵＴ１００ｆをテストするテスタである。
【０００８】
送信側テスト回路１１０ｆは、テスタ２００よりクロック入力端子１３１を介して入力されるテストクロックＣＫ１の位相を制御してＰＬＬクロックＣＫｐ５を生成するＰＬＬ１１７と、テストデータ入力端子１３２を介して入力される１０ビットパラレルの入力信号Ｄｉｎ１をシリアルデータに変換するパラレルシリアル変換部（以下、Ｐ／Ｓと称す）１１８と、シリアル信号を高速低振幅の信号に変換し、ループデータＤ１１０をデータ出力端子１３３よりＤＵＴ１００ｆ外部に出力するドライバ１１５と、を有する。
【０００９】
受信側テスト回路１２０ｆは、クロック入力端子１３４を介して入力されるテストクロックＣＫ１の位相を制御してＰＬＬクロックＣＫｐ６を生成するＰＬＬ１２７と、データ入力端子１３５を介して入力されるループデータＤ１１０を受信するレシーバ１２３と、受信したシリアルのループデータＤ１１０をパラレル信号に変換し、出力データＤｏｕｔ１をデータ出力端子１３６よりテスタ２００に出力するシリアルパラレル変換部（以下、Ｓ／Ｐと称す）１２８と、を有する。
【００１０】
テスタ２００は、テスト時にＤＵＴ１００ｆを動作させるためのクロックＣＫ１および入力データＤｉｎ１を生成し、ＤＵＴに出力する送信部２１０と、ＤＵＴ１００ｆより出力される出力データＤｏｕｔ１を受信する受信部２２０と、入力データＤｉｎ１に対する期待値を保持し、出力データＤｏｕｔ１と期待値とのパターン照合を行い、ＤＵＴが期待値通りの動作を行う良品であるかを判定する判定部２３０と、を有する。
【００１１】
次に、このように構成される送信側テスト回路１１０ｆと受信側テスト回路１２０ｆとを用いたＤＵＴ１００ｆのテスト方法を説明する。
ここでは、テスト規格に定められた、動作周波数１００ＭＨｚ、伝送速度１．０Ｇｂｐｓでの通信機能をテストする場合を例にとって説明する。
【００１２】
ＤＵＴ１００ｆに、１０ビットのパラレルデータをシリアルデータに変換して、１．０Ｇｂｐｓの伝送速度で伝送させるためには、テスタ２００は、１００ＭＨｚのテストクロックＣＫ１と、１００Ｍｂｐｓ×１０ビットの入力データＤｉｎ１とを、ＤＵＴ１００ｆに供給する必要がある。このため、テスタ２００の送信部２１０は、１００ＭＨｚのテストクロックＣＫ１と、１００Ｍｂｐｓ×１０ビットの入力データＤｉｎ１とを生成し、ＤＵＴ１００ｆに出力する。
【００１３】
テストクロックＣＫ１と入力データＤｉｎ１とがＤＵＴ１００ｆの送信側テスト回路１１０ｆに入力されると、ＰＬＬ１１７は、クロックＣＫ１より、該クロックＣＫ１と同一の周波数のＰＬＬクロックＣＫｐ５を生成し、Ｐ／Ｓ１１８に出力する。Ｐ／Ｓ１１８は、パラレルで入力される１００Ｍｂｐｓ×１０ビットの入力データＤｉｎ１をＰＬＬクロックＣＫｐ５でサンプリングし、シリアル信号に変換する。このシリアル信号は、ドライバ１１５において１．０Ｇｂｐｓの高速低振幅の信号に変換され、ループデータＤ１１０がデータ出力端子１３３を介してＤＵＴ１００ｆの外部に出力される。
【００１４】
ＤＵＴ１００ｆの外部に出力された１．０ＧｂｐｓのループデータＤ１１０は、データ入力端子１３５を介して、再びＤＵＴ１００ｆに入力される。すると、ＤＵＴ１００ｆの受信側テスト回路１２０ｆは、ループデータＤ１１０をレシーバ１２３により受信し、Ｓ／Ｐ１２８に入力する。また、ＰＬＬ１２７はクロックＣＫ１より、該クロックＣＫ１と同一の周波数のＰＬＬクロックＣＫｐ６を生成し、Ｓ／Ｐ１２８に出力する。Ｓ／Ｐ１２８は、シリアルで入力されたＤ１１０をＰＬＬクロックＣＫｐ６でサンプリングし、１００Ｍｂｐｓ×１０ビットのパラレル信号に変換した出力データＤｏｕｔ１を、データ出力端子１３６よりテスタ２００に出力する。
【００１５】
テスタ２００の受信部２２０は、ＤＵＴ１００ｆが出力した出力データＤｏｕｔ１を受信し、判定部２３０に出力する。判定部２３０は、保持している期待値と、出力データＤｏｕｔ１とを比較し、期待値と出力データとが一致しているか判断し、一致している場合は良品であると判定し、一致していない場合は不良品であると判定する。
【００１６】
また、ＢＩＳＴ試験として、半導体集積回路に、テストパターンを生成する回路および該生成されたテストパターンに基づく動作結果よりテストを行う回路を設け、テストを自動化する方法も開発されている。
【００１７】
例えば、特開平９−２６１６９２号公報（特許文献１）には、信号処理回路の内部動作をテストするためのテストパターンを生成するテストパターン生成手段と、該生成されたテストパターンにより信号処理回路の内部動作をテストした結果を検出するテスト結果検出手段と、信号処理回路に供給される同期信号に基づいて、テストパターン生成手段およびテスト結果検出手段の動作タイミングを制御するテストタイミングコントロール手段と、を備えた信号処理回路が開示されている。この信号処理回路においては、任意の動作設定条件により信号処理回路に対してテストモードを設定すると、テストパターン生成手段において動作設定条件に対するテストパターンを生成し、該テストパターンに基づく信号処理回路の動作結果の期待値とテスト結果検出手段により検出したテスト結果とを比較して、信号処理回路のテストを行う。この信号処理回路は、テストパターンの生成、および生成されたテストパターンに基づくテストを、該信号処理回路内部で行うため、外部に特別な装置を付加することなく、信号処理回路の内部の詳細な動作テストを簡易に行うことができるものである。
【００１８】
【特許文献１】
特開平９−２６１６９２号公報
【００１９】
【発明が解決しようとする課題】
しかしながら、特許文献１に開示された信号処理回路は、テストパターン生成手段によりテストパターンを生成するために、テストモードを設定するための信号および同期信号を、外部より供給する必要がある。このため、１０ビットのパラレルデータをシリアルデータに変換して伝送するＤＵＴ（例えば、図６のＤＵＴ１００ｆ）に、特許文献１の、テストパターンを生成するテストパターン生成手段と、該生成されたテストパターンにより信号処理回路の内部動作をテストした結果を検出するテスト結果検出手段と、供給される同期信号に基づいて、テストパターン生成手段およびテスト結果検出手段の動作タイミングを制御するテストタイミングコントロール手段と、を設けたとしても、ＤＵＴ１００ｆのテストと同様に、テスト規格に定められた動作周波数のクロックおよびテストモードを設定するための信号を、テスタより信号処理回路に入力しなければならない。
【００２０】
ところが、現在、比較的入手しやすい価格帯で普及しているテスタの最大試験周波数は２００ＭＨｚ程度である。このようなテスタでは、１０ビットのパラレルデータをシリアルデータに変換して伝送するＤＵＴにおいて、ＢＩＳＴ試験としてループバック方式を採用したテストを行っても、伝送速度が２Ｇｂｐｓを超えると、テスト能力がないため、テストを行うことができない。
【００２１】
例えば、１０ビットのパラレルデータをシリアルデータに変換して伝送するＤＵＴにおいて、２Ｇｂｐｓの伝送速度を保証するテストを行う場合、テスタには伝送速度の１／１０の２００Ｍｂｐｓでデータを入出力し、ＤＵＴに２００ＭＨｚのクロックを入力する能力が必要である。また、デジタルテレビのインターフェイス規格であるＤＶＩにおいては、伝送速度が２．６５Ｇｂｐｓに達するので、２．６５Ｇｂｐｓの伝送速度を保証するテストを行うために、テスタ能力としては、２６５Ｍｂｐｓ以上の伝送速度や、２６５ＭＨｚ以上の動作周波数が必要となる。
【００２２】
しかしながら、このような条件を満たした高性能なテスタは非常に高価であり、テスタの精度を維持するための電圧やタイミングなどの調整にも時間がかかる。
【００２３】
このため、新たに高性能なテスタを導入することなく、高速伝送用半導体集積回路のテストを行うことが望ましい。
【００２４】
本発明は、上記のような課題を解決するためになされたものであり、ループバック方式による試験において、高速伝送用半導体集積回路の内部を高速で動作させながら、同時にテスタに入出力させる信号の速度を適切な値まで下げることのできるテスト回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記の問題を解決するために、本発明の請求項１にかかるテスト回路は、テスト時に供給されるテストデータおよびテストクロックより、第１の出力信号を伝送する送信側テスト回路と、上記テストクロックおよび上記第１の出力信号より、第２の出力信号を生成する受信側テスト回路と、を有するテスト回路において、上記送信側テスト回路が、上記テストクロックより第１のＰＬＬクロックを生成する第１のＰＬＬと、上記テストクロックにて入力する上記テストデータを、上記第１のＰＬＬクロックにてビット分散させる符号手段と、上記符号手段の出力を高速差動信号に変換し、上記第１の出力信号を伝送するドライバと、を有し、上記受信側テスト回路が、上記第１の出力信号を受信するレシーバと、上記テストクロックより第２のＰＬＬクロックを生成する第２のＰＬＬと、上記第２のＰＬＬクロックにて入力する上記レシーバの出力信号を、上記テストクロックにてビット整列させ、上記第２の出力信号を出力する復号手段と、を有し、上記送信側テスト回路が、テスト時に、上記第１のＰＬＬの分周率を所定の値に変化させる第１のテスト用分周器を、さらに有し、上記受信側テスト回路が、テスト時に、上記第２のＰＬＬの分周率を所定の値に変化させる第２のテスト用分周器を、さらに有することを特徴とする。
【００２６】
本発明の請求項２にかかるテスト回路は、請求項１に記載のテスト回路において、上記符号手段が、上記テストクロックにて入力するテストデータを取り込む第１のデータ保持部と、上記第１のデータ保持部が上記第１のＰＬＬクロックで出力するデータをビット分散させるエンコーダ回路と、を有し、上記復号手段が、上記レシーバの出力データをビット整列させるデコーダ回路と、上記デコーダ回路の出力データを上記第２のＰＬＬクロックで取り込み、上記テストクロックにて、上記第２の出力信号を出力する第２のデータ保持部と、を有することを特徴とする。
【００２７】
本発明の請求項３にかかるテスト回路は、テスト時に供給されるテストデータおよびテストクロックより、第１の出力信号を伝送する送信側テスト回路と、上記テストクロックおよび上記第１の出力信号より、第２の出力信号を生成する受信側テスト回路と、を有するテスト回路において、上記送信側テスト回路は、上記テストクロックより第１のＰＬＬクロックを生成する第１のＰＬＬと、上記テストクロックにて入力する上記テストデータを、上記第１のＰＬＬクロックにてビット分散させる符号手段と、上記符号手段の出力を高速差動信号に変換し、上記第１の出力信号を伝送するドライバと、を有し、上記受信側テスト回路は、上記第１の出力信号を受信するレシーバと、上記テストクロックより第２のＰＬＬクロックを生成する第２のＰＬＬと、上記第２のＰＬＬクロックにて入力する上記レシーバの出力信号を、上記テストクロックにてビット整列させ、上記第２の出力信号を出力する復号手段と、を有し、上記送信側テスト回路は、テスト時に、上記第１のＰＬＬの分周率を所定の値に変化させる第１のテスト用分周器を、さらに有することを特徴とする。
【００２８】
本発明の請求項４にかかるテスト回路は、請求項３に記載のテスト回路において、上記符号手段は、上記テストクロックにて入力するテストデータを取り込む第１のデータ保持部と、上記第１のデータ保持部が上記第１のＰＬＬクロックで出力するデータをビット分散させるエンコーダ回路と、を有し、上記復号手段は、上記レシーバの出力データをビット整列させるデコーダ回路と、上記デコーダ回路の出力データを上記第２のＰＬＬクロックで取り込み、上記テストクロックにて、上記第２の出力信号を出力する第２のデータ保持部と、を有することを特徴とする。
【００２９】
本発明の請求項５にかかるテスト回路は、テスト時に供給されるテストクロックより第１のＰＬＬクロックを生成する第１のＰＬＬと、テスト時に供給され、上記テストクロックにて入力する上記テストデータを、上記第１のＰＬＬクロックにてビット分散させる符号手段と、上記符号手段の出力を高速差動信号に変換し、第１の出力信号を伝送するドライバと、上記第１の出力信号を受信するレシーバと、上記第１のＰＬＬクロックにて入力する上記レシーバの出力信号を、上記テストクロックにてビット整列させ、第２の出力信号を出力する復号手段と、を有し、テスト時に、上記第１のＰＬＬの分周率を所定の値に変化させる第１のテスト用分周器を、さらに有することを特徴とする。
【００３０】
本発明の請求項６にかかるテスト回路は、請求項５に記載のテスト回路において、上記符号手段は、上記テストクロックにて入力するテストデータを取り込む第１のデータ保持部と、上記第１のデータ保持部が上記第１のＰＬＬクロックで出力するデータをビット分散させるエンコーダ回路と、を有し、上記復号手段は、上記レシーバの出力データをビット整列させるデコーダ回路と、上記デコーダ回路の出力データを上記第１のＰＬＬクロックで取り込み、上記テストクロックにて、上記第２の出力信号を出力する第２のデータ保持部と、を有する、ことを特徴とする。
【００３１】
本発明の請求項７にかかるテスト回路は、テスト時に供給されるテストクロックより第１のＰＬＬクロックを生成する第１のＰＬＬと、テスト時に供給され、上記テストクロックにて入力する上記テストデータを、上記第１のＰＬＬクロックにてビット分散させる符号手段と、上記符号手段の出力を高速差動信号に変換し、第１の出力信号を伝送するドライバと、上記第１の出力信号を受信するレシーバと、上記第１のＰＬＬクロックにて入力する上記レシーバの出力信号を、上記テストクロックにてビット整列させ、第２の出力信号を出力する復号手段と、を有し、上記テストクロックより第２のＰＬＬクロックを生成する第２のＰＬＬを、さらに有し、上記符号手段は、上記第１のＰＬＬクロックおよび上記第２のＰＬＬクロックをマージしたマージクロックで、上記テストデータをビット分散させ、上記復号手段には、上記マージクロックにて、上記レシーバの出力信号が入力される、ことを特徴とする。
【００３２】
本発明の請求項８にかかるテスト回路は、請求項７に記載のテスト回路において、上記符号手段は、上記テストクロックにて入力するテストデータを取り込む第１のデータ保持部と、上記第１のデータ保持部が上記第１のＰＬＬクロックで出力するデータをビット分散させるエンコーダ回路と、を有し、上記復号手段は、上記レシーバの出力データをビット整列させるデコーダ回路と、上記デコーダ回路の出力データを上記第１のＰＬＬクロックで取り込み、上記テストクロックにて、上記第２の出力信号を出力する第２のデータ保持部と、を有することを特徴とする。
【００３５】
本発明の請求項９にかかるテスト回路は、請求項７または８のいずれかに記載のテスト回路において、テスト時に、上記第２のＰＬＬの分周率を所定の値に変化させる第２のテスト用分周器を、さらに有する、ことを特徴とする。
【００３６】
本発明の請求項１０にかかるテスト回路は、請求項１，２のいずれかに記載のテスト回路において、上記テストデータは、同一のデータがＮ（Ｎは２以上の整数）回、連続して配置されたものであり、上記第１のテスト用分周器および第２のテスト用分周器は、分周率を、１／Ｎとする、ことを特徴とする。
【００３７】
また、本発明の請求項１１にかかるテスト回路は、請求項３ないし６のいずれかに記載のテスト回路において、上記テストデータは、同一のデータがＮ（Ｎは２以上の整数）回、連続して配置されたものであり、上記第１のテスト用分周器は、分周率を、１／Ｎとする、ことを特徴とする。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、ここで示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定するものではない。
【００４０】
（実施の形態１）
まず、本発明の実施の形態１に係るテスト回路について、図面を参照しながら説明する。
図１は、本実施の形態１に係るテスト回路の構成、およびテスト方法を示すブロック図である。
【００４１】
図１において、１００ａは、送信機能のテストを行うための送信側テスト回路１１０ａを有する被試験半導体集積回路（以下、ＤＵＴと称す）、１００ｂは、受信機能のテストを行うための受信側テスト回路１２０ｂを有するＤＵＴ、２００はＤＵＴ１００ａ，１００ｂをテストする半導体試験装置（以下、テスタと称す）である。
【００４２】
そして、送信側テスト回路１１０ａは、クロック入力端子１３１を介して入力されるテストクロックＣＫを、所定の分周比に分周してＰＬＬクロックＣＫｐ１を生成するＰＬＬ１１１と、テスト時に入力されるテストイネーブル信号ＴＥにより活性化し、高逓倍するようにＰＬＬ１１１の分周率を変更するテスト用分周器１１２と、テストデータ入力端子１３２より入力される１０ビットパラレルの入力データＤｉｎをテストクロックＣＫにて格納し、ＰＬＬクロックＣＫｐ１に同期させて出力するＦＩＦＯ１１３と、パラレルの入力データＤｉｎをビット分散させ、シリアル信号に変換するエンコーダ１１４と、該シリアル信号を高速低振幅の信号に変換し、ループデータＤ１１０をデータ出力端子１３３よりＤＵＴ１００ａ外部に出力するドライバ１１５と、を有する。
【００４３】
また、受信側テスト回路１２０ｂは、クロック入力端子１３４を介して入力されるテストクロックＣＫを所定の分周率に分周してＰＬＬクロックＣＫｐ２を生成するＰＬＬ１２１と、テスト用分周器１１２に入力されているものと同一のテストイネーブル信号ＴＥによって活性化されると、高逓倍するようにＰＬＬ１２１の分周率を変更するテスト用分周器１２２と、データ入力端子１３５を介して入力されるループデータＤ１１０を受信するレシーバ１２３と、受信したシリアルのループデータＤ１１０をビット整列させ、１０ビットのパラレル信号に変換してＦＩＦＯ１２５に出力するデコーダ１２４と、ＰＬＬクロックＣＫｐ２で入力するパラレル信号をテストクロックＣＫに同期させた出力データＤｏｕｔを、データ出力端子１３６よりＤＵＴ１００ｂ外部へと出力するＦＩＦＯ１２５と、を有する。ここで、ＦＩＦＯ１１３は、請求項に記述した第１のデータ保持部に、ＦＩＦＯ１２５は、請求項に記述した第２のデータ保持部に、相当するものである。
【００４４】
ＰＬＬ１１１は、テスタ２００より入力されるテストクロックＣＫを分周し、ＰＬＬクロックＣＫｐ１を出力する。ここで、テスト時に入力されるテストイネーブル信号ＴＥに基づいて活性化したテスト用分周器１１２は、ＰＬＬクロックＣＫｐ１の周波数を所定の数値に上げるようにＰＬＬ１１１の分周率を変更するので、ＰＬＬ１１１は、通常動作時より高い、所定の周波数としたＰＬＬクロックＣＫｐ１をＦＩＦＯ１１３に出力する。
【００４５】
ＦＩＦＯ１１３は、書き込み時には、テスタ２００より入力されるテストクロックＣＫを使用し、読み出し時には、テストクロックＣＫをＰＬＬ１１１において分周したＰＬＬクロックＣＫｐ１を使用するものである。すなわち、ＦＩＦＯ１１３は、テストクロックＣＫに同期して入力する入力データＤｉｎを一時保持し、ＰＬＬクロックＣＫｐ１と同期させて、エンコーダ１１４に出力する。
【００４６】
エンコーダ１１４は、ＰＬＬクロックＣＫｐ１でサンプリングした入力データＤｉｎを分散させるものであり、例えば８Ｂ１０Ｂのビット分散を行うことによりランダムデータにし、シリアル信号に変換する。
【００４７】
ＰＬＬ１２１は、テスタ２００より入力されるテストクロックＣＫを分周し、ＰＬＬクロックＣＫｐ２を出力する。ここで、テスト時に入力されるテストイネーブル信号ＴＥに基づいて活性化したテスト用分周器１２２は、ＰＬＬクロックＣＫｐ２の周波数を所定の数値に上げるようにＰＬＬ１２１の分周率を変更するので、ＰＬＬ１２１は、通常動作時より高い、所定の周波数としたＰＬＬクロックＣＫｐ２をＦＩＦＯ１２５に出力する。
【００４８】
デコーダ１２４は、レシーバ１２３において受信したループデータＤ１１０を整列させるものであり、例えば１０Ｂ８Ｂのようなビット整列を行い、シリアルのループデータＤ１１０をパラレル信号に変換し、ＦＩＦＯ１２５に出力する。
【００４９】
ＦＩＦＯ１２５は、書き込み時にはテストクロックＣＫをＰＬＬ１２１において分周したＰＬＬクロックＣＫｐ２を使用し、読み出し時には、テスタ２００より入力されるテストクロックＣＫを使用するものである。すなわち、ＦＩＦＯ１２５は、ＰＬＬクロックＣＫｐ２に同期して入力するパラレル信号を一時保持し、テストクロックＣＫと同期させて、出力データＤｏｕｔをＤＵＴ１００ｂの外部に出力する。
【００５０】
このように構成されるＤＵＴ１００ａ、１００ｂをテストするテスタ２００は、テスト時にＤＵＴ１００ａ、１００ｂを動作させるためのクロックＣＫおよび入力データＤｉｎを生成し、ＤＵＴ１００ａおよびＤＵＴ１００ｂに出力する送信部２１０と、ＤＵＴ１００ｂより出力される出力データＤｏｕｔを受信する受信部２２０と、入力データＤｉｎに対する期待値を保持し、出力データＤｏｕｔと期待値とのパターン照合を行い、ＤＵＴ１００ａ、１００ｂが期待値通りの動作を行う良品であるかを判定する判定部２３０と、を有する。
【００５１】
また、テスタ２００によるテストにおいては、ＤＵＴ１００ａ、１００ｂに入力するテストクロックＣＫおよび入力データＤｉｎの生成や、出力データＤｏｕｔの判定にテストパターン（論理データ）を用いる。
【００５２】
図２に、ＤＵＴ１００ａ、１００ｂの高速通信機能のテストに用いるテストパターンの一例を示す。図２において、（ａ）は、入力するテストクロックＣＫ、および入力データＤｉｎを含む入力テストパターン、（ｂ）は出力データＤｏｕｔの期待値を含む出力テストパターンであり、入力データＤｉｎと出力データＤｏｕｔとは、それぞれＤ０〜Ｄ９よりなる１０ビットのデータである。また、「０」、「１」は入力値、「Ｌ」、「Ｈ」は期待値を示している。これらテストクロックＣＫおよび入力データＤｉｎは、あらかじめ定められた単位時間ごとに、ＤＵＴ１００ａ、１００ｂとテスタ２００との間で送受信されるものである。また、入力データＤｉｎおよび出力データＤｏｕｔは、一定の単位時間連続して、同一のデータが配列されるものであり、図２には、データグループＤｇ１〜Ｄｇ４のように、１０単位時間連続して同一のデータが配列されたテストパターンの例を示している。
【００５３】
次に、このように構成される送信側テスト回路１１０ａと受信側テスト回路１２０ｂとを用いたＤＵＴ１００ａ，１００ｂのテスト方法を説明する。
ここでは、テスト規格に定められた、動作周波数１００ＭＨｚ、伝送速度１．０Ｇｂｐｓでの通信機能をテストする場合を例にとって説明する。また、単位時間として、１０ｎＳが定められているものとする。
【００５４】
まず、テスタ２００の送信部２１０は、入力テストパターンに基づいて、周波数１０ＭＨｚのテストクロックＣＫと、１０Ｍｂｐｓ×１０ビットの入力データＤｉｎとを生成する。送信部２１０は、５単位時間、すなわち５０ｎｓごとに「０」と「１」とを切り換えて、１００ｎｓを１周期とするテストクロックＣＫを生成する。また、入力データＤｉｎとして、図示していないデータバスのそれぞれ（Ｄ０〜Ｄ９）に対して、１０単位時間、すなわち１００ｎｓの間は変化しない信号を生成する。このようにして生成されたテストクロックＣＫは、ＤＵＴ１００ａとＤＵＴ１００ｂとに入力され、入力データＤｉｎはＤＵＴ１００ａに入力される。
【００５５】
１０ＭＨｚのテストクロックＣＫと、１０Ｍｂｐｓ×１０ビットの入力データＤｉｎとが、ＤＵＴ１００ａの送信側テスト回路１１０ａに入力されると、ＰＬＬ１１１は、テスタ２００より入力されるテストクロックＣＫを分周し、ＰＬＬクロックＣＫｐ１を生成する。この時、テストイネーブル信号ＴＥに基づいて活性化したテスト用分周器１１２は、ＰＬＬ１１１の分周率を１／１０に変更するので、ＰＬＬ１１１は、周波数をテストクロックＣＫの１０倍の１００ＭＨｚとし、１単位時間である１０ｎｓを１周期としたＰＬＬクロックＣＫｐ１をＦＩＦＯ１１３に出力する。一方、ＦＩＦＯ１１３は、テスタ２００が出力するテストクロックＣＫにて格納した入力テストデータＤｉｎを、ＰＬＬクロックＣＫｐ１と同期させてエンコーダ１１４に出力する。すると、エンコーダ１１４は、ＰＬＬクロックＣＫｐ１でサンプリングした入力データＤｉｎをビット分散させてランダムデータにし、シリアル信号に変換する。ここで、データグループＤｇ１やＤｇ２のように同一の値が１０単位時間連続していた入力データＤｉｎは、エンコーダ１１４によりビット分散され、各単位時間において同一の値が連続しないデータに変換される。そして、該ビット分散されたシリアルデータは、ドライバ１１５において１．０Ｇｂｐｓの高速低振幅の信号に変換され、ループデータＤ１１０がＤＵＴ１００ａ外部へと出力される。
【００５６】
ＤＵＴ１００ａの外部に出力されたループデータＤ１１０は、ＤＵＴ１００ｂに入力される。ループデータＤ１１０と、テスタ２００において生成したテストクロックＣＫとが、受信側テスト回路１２０ｂに入力されると、ＰＬＬ１２１は、送信側テスト回路１１０ａと同様に、テストイネーブル信号ＴＥに基づいて活性化したテスト用分周器１２２により分周率を１／１０に変更されるので、該ＰＬＬ１２１は、テストクロックＣＫの周波数を１０倍にし、１単位時間である１０ｎｓを１周期としたＰＬＬクロックＣＫｐ２をＦＩＦＯ１２５に出力する。一方、レシーバ１２３は、ＤＵＴ１００ａが出力するループデータＤ１１０を受信する。すると、デコーダ１２４は、シリアルのループデータＤ１１０をビット整列させ、パラレル信号に変換する。ここで、送信側テスト回路１１０ａのエンコーダ１１４において、連続する単位時間で同一の値をとらないデータに変換されたループデータＤ１１０は、データグループＤｇ３やＤｇ４のように同一の値が１０単位時間連続するデータにビット整列され、ＰＬＬクロックＣＫｐ２にて１単位時間ごとにＦＩＦＯ１２５に格納される。ＦＩＦＯ１２５は、該格納したパラレル信号を、１０単位時間を１周期とするテストクロックＣＫと同期させ、１０Ｍｂｐｓ×１０ビットの出力データＤｏｕｔとし、これをＤＵＴ１００ｂの外部に出力する。
【００５７】
このようにして出力された出力データＤｏｕｔは、テスタ２００の受信部２２０で受信され、判定部２３０に入力される。
【００５８】
判定部２３０は、サンプリングした出力データＤｏｕｔを、出力テストパターンと比較して判定する。例えば、出力データＤｏｕｔが、データグループＤｇ１に基づくＤＵＴ１００ａ、ＤＵＴ１００ｂの動作結果である場合、判定部２３０は、出力データＤｏｕｔがデータグループＤｇ３と一致しているか判断し、一致している場合、ＤＵＴ１００ａおよびＤＵＴ１００ｂは良品であると判定し、一致していない場合、不良品であると判定する。
【００５９】
ここで、ＤＵＴ１００ａおよびＤＵＴ１００ｂに対する良品、不良品の判定は、出力データＤｏｕｔのみに基づいて行うので、不良品判定された場合、ＤＵＴ１００ａ、ＤＵＴ１００ｂのどちらが不良品であるかを判別することができない。これらを確実に良品、不良品判定し、不良品を選別するためには、いずれか一方に、不具合なく動作を行うことが保証されているゴールデンデバイスを用いるとよい。ＤＵＴ１００ａのテストを行うときには、ＤＵＴ１００ｂとしてゴールデンデバイスを用い、ＤＵＴ１００ｂのテストを行うときには、ＤＵＴ１００ａとしてゴールデンデバイスを用いることにより、テスタ２００において不良品判定された場合に、いずれのＤＵＴが不良品であるかを区別することができる。
【００６０】
以上のように、本実施の形態１によるテスト回路によれば、ＰＬＬ１１１およびＰＬＬ１２１において低周波数のテストクロックＣＫを分周し、テスト規格に定められた動作周波数のＰＬＬクロックＣＫｐ１、ＣＫｐ２を生成するので、テスタ２００より出力するテストクロックＣＫの周波数を、テスト規格の動作周波数より下げることができる。また、ＦＩＦＯ１１３、１２５を設けたので、テストクロックＣＫと、ＰＬＬクロックＣＫｐ１およびＣＫｐ２との位相が一致していない場合でも、これらの位相を制御することなくテストを行うことができる。さらに、送信側テスト回路１１０ａは、低速の入力データＤｉｎをエンコーダ１１４によりビット分散させシリアル信号に変換することにより、ループデータＤ１１０をテスト規格の伝送速度で伝送し、受信側テスト回路１２０ｂは、受信したループデータＤ１１０をデコーダ１２４によりビット整列させパラレル信号に変換することにより、低速の出力データＤｏｕｔを出力するので、テスタ２００より出力する入力データＤｉｎの速度、および受信側テスト回路１２０ｂよりテスタ２００に出力する出力データＤｏｕｔの速度を、テスト規格の伝送速度より下げることができるとともに、ＤＵＴ１００ａおよび１００ｂにテスト規格より低い周波数の信号を入力しても、該ＤＵＴ１００ａおよび１００ｂの内部をテスト規格の周波数で動作させてテストを行うことができる。
【００６１】
（実施の形態２）
次に、本発明の実施の形態２に係るテスト回路について、図面を参照しながら説明する。
図３は、本実施の形態２に係るテスト回路の構成、およびテスト方法を示すブロック図である。なお、図３において、図１に示すものと同一または相当する部分には同一符号を付して、詳しい説明を省略する。
【００６２】
図３に示すように、本実施の形態２に係るＤＵＴ１００ｃの受信側テスト回路１２０ｃは、実施の形態１による受信側テスト回路１２０ｂにおけるテスト用分周器１２２を削除し、ＰＬＬ１２１を、周波数変換を行わず、テストクロックＣＫと同一の周波数のＰＬＬクロックＣＫｐ３を生成するＰＬＬ１２６、としたものである。
【００６３】
すなわち、受信側テスト回路１２０ｃは、テストクロックＣＫと同一の周波数のＰＬＬクロックＣＫｐ３を生成するＰＬＬ１２６と、ループデータＤ１１０を受信するレシーバ１２３と、該受信したループデータＤ１１０をビット整列させ、パラレル信号に変換してＦＩＦＯ１２５に出力するデコーダ１２４と、ＰＬＬクロックＣＫｐ３で入力するパラレル信号をテストクロックＣＫに同期させて、出力データＤｏｕｔをデータ出力端子１３６よりＤＵＴ１００ｃ外部へと出力するＦＩＦＯ１２５と、を有する。
【００６４】
次に、このように構成される送信側テスト回路１１０ａと受信側テスト回路１２０ｃとを用いたＤＵＴ１００ａ、１００ｃのテスト方法を説明する。
ここでは、テスト規格に定められた、動作周波数１００ＭＨｚ、伝送速度１．０Ｇｂｐｓでの通信機能をテストする場合を例にとって説明する。また、単位時間として、１０ｎＳが定められているものとする。
【００６５】
テスタ２００より、１０ＭＨｚのテストクロックＣＫと１０Ｍｂｐｓ×１０ビットの入力データＤｉｎとが、ＤＵＴ１００ａの送信側テスト回路１１０ａに入力されると、ＰＬＬ１１１はテストクロックＣＫを分周し、ＰＬＬクロックＣＫｐ１を生成する。この時、テストイネーブル信号ＴＥに基づいて活性化したテスト用分周器１１２は、ＰＬＬ１１１の分周率を１／１０に変更する。そして、ＰＬＬ１１１は、周波数をテストクロックＣＫの１０倍の１００ＭＨｚとし、１単位時間である１０ｎｓを１周期としたＰＬＬクロックＣＫｐ１をＦＩＦＯ１１３に出力する。一方、ＦＩＦＯ１１３は、テスタ２００が出力するテストクロックＣＫにて格納した入力テストデータＤｉｎを、ＰＬＬクロックＣＫｐ１と同期させて、エンコーダ１１４に出力する。すると、エンコーダ１１４は、ＰＬＬクロックＣＫｐ１でサンプリングした入力データＤｉｎをビット分散させてランダムデータにし、シリアル信号に変換する。そして、ドライバ１１５は、このシリアル信号を１．０Ｇｂｐｓの高速低振幅の信号に変換し、ループデータＤ１１０をＤＵＴ１００ａの外部に出力する。
【００６６】
ＤＵＴ１００ａの外部に出力されたループデータＤ１１０は、ＤＵＴ１００ｃに入力される。ループデータＤ１１０と、テスタ２００において生成したテストクロックＣＫとが、受信側テスト回路１２０ｃに入力されると、ＰＬＬ１２６は、テストクロックＣＫと同一の周波数のＰＬＬクロックＣＫｐ３を生成する。また、デコーダ１２４は、レシーバ１２３が受信したシリアルのループデータＤ１１０をビット整列させ、パラレル信号に変換する。ここで、送信側テスト回路１１０ａのエンコーダ１１４において、連続する単位時間で同一の値をとらないデータに変換されたループデータＤ１１０は、同一の値が１０単位時間連続するデータにビット整列され、ＰＬＬクロックＣＫｐ３にてＦＩＦＯ１２５に格納される。ＦＩＦＯ１２５は、該格納したパラレル信号を、１０単位時間を１周期とするテストクロックＣＫに同期させ、１０Ｍｂｐｓ×１０ビットの出力データＤｏｕｔとし、これをＤＵＴ１００ｃの外部に出力する。
【００６７】
以上のように、本実施の形態２によるテスト回路によれば、ＰＬＬ１１１において低周波数のテストクロックＣＫを分周し、テスト規格に定められた動作周波数のＰＬＬクロックＣＫｐ１を生成するので、テスタ２００より出力するテストクロックＣＫの周波数をテスト規格の動作周波数より下げることができる。また、送信側テスト回路１１０ａは、低速の入力データＤｉｎをエンコーダ１１４によりビット分散させシリアル信号に変換することにより、ループデータＤ１１０をテスト規格の伝送速度で伝送し、受信側テスト回路１２０ｃは、受信したループデータＤ１１０をデコーダ１２４によりビット整列させパラレル信号に変換することにより、低速の出力データＤｏｕｔを出力するので、テスタ２００より出力する入力データＤｉｎの速度、および受信側テスト回路１２０ｃよりテスタ２００に出力する出力データＤｏｕｔの速度を、テスト規格の伝送速度より下げることができる。また、ＦＩＦＯ１２５においては、書き込み時のＰＬＬクロックＣＫｐ３と、読み出し時のクロックＣＫとの周波数が同一となるので、テスタ２００は出力データＤｏｕｔを判定する際に、粗いサンプリング間隔でパターン照合することができる。このため、出力テストパターンのデータ量を大幅に削減することができる。
【００６８】
（実施の形態３）
次に、本発明の実施の形態３に係るテスト回路について、図面を参照しながら説明する。
図４は、本実施の形態３に係るテスト回路の構成、およびテスト方法を示すブロック図である。なお、図４において、図１に示すものと同一または相当する部分には同一符号を付して、詳しい説明を省略する。
【００６９】
図４に示すように、本実施の形態３に係るＤＵＴ１００ｄは、送信側テスト回路１１０ｄと受信側テスト回路１２０ｄとを１チップに配置し、ＰＬＬ１１１およびテスト用分周器１１２により生成したＰＬＬクロックＣＫｐ１を、送信側テスト回路１１０ｄのＦＩＦＯ１１３と、受信側テスト回路１２０ｄのＦＩＦＯ１２５と、に出力するようにしたものである。
【００７０】
すなわち、送信側テスト回路１１０ｄは、テストクロックＣＫを所定の分周比に分周してＰＬＬクロックＣＫｐ１を生成するＰＬＬ１１１と、テスト時に入力されるテストイネーブル信号ＴＥにより活性化し、高逓倍するようにＰＬＬ１１１の分周率を変更するテスト用分周器１１２と、テストクロックＣＫにて格納した入力データＤｉｎを、ＰＬＬクロックＣＫｐ１に同期させてエンコーダ１１４に出力するＦＩＦＯ１１３と、パラレルの入力データＤｉｎをビット分散させ、シリアル信号に変換するエンコーダ１１４と、該シリアル信号を高速低振幅の信号に変換し、ループデータＤ１１０をデータ出力端子１３３よりＤＵＴ１００ｄ外部に出力するドライバ１１５と、を有する。
【００７１】
また、受信側テスト回路１２０ｄは、ループデータＤ１１０を受信するレシーバ１２３と、該受信したループデータＤ１１０をビット整列させ、パラレル信号に変換してＦＩＦＯ１２５に出力するデコーダ１２４と、このパラレル信号を送信側テスト回路１１０ｄにおいて生成したＰＬＬクロックＣＫｐ１にて格納し、テストクロックＣＫに同期させた出力データＤｏｕｔをＤＵＴ１００ｄ外部へと出力するＦＩＦＯ１２５と、を有する。
【００７２】
次に、このように構成される送信側テスト回路１１０ｄと受信側テスト回路１２０ｄとを用いたＤＵＴ１００ｄのテスト方法を説明する。
ここでは、テスト規格に定められた、動作周波数１００ＭＨｚ、伝送速度１．０Ｇｂｐｓでの通信機能をテストする場合を例にとって説明する。また、単位時間として、１０ｎＳが定められているものとする。
【００７３】
テスタ２００より、１０ＭＨｚのテストクロックＣＫと１０Ｍｂｐｓ×１０ビットの入力データＤｉｎとが、ＤＵＴ１００ｄの送信側テスト回路１１０ｄに入力されると、ＰＬＬ１１１はテストクロックＣＫを分周し、ＰＬＬクロックＣＫｐ１を生成する。この時、テストイネーブル信号ＴＥに基づいて活性化したテスト用分周器１１２は、ＰＬＬ１１１の分周率を１／１０に変更する。そして、ＰＬＬ１１１は、周波数をテストクロックＣＫの１０倍の１００ＭＨｚとし、１単位時間である１０ｎｓを１周期としたＰＬＬクロックＣＫｐ１をＦＩＦＯ１１３に出力する。一方、ＦＩＦＯ１１３は、テスタ２００が出力するテストクロックＣＫにて格納した入力テストデータＤｉｎを、ＰＬＬクロックＣＫｐ１と同期させて、エンコーダ１１４に出力する。すると、エンコーダ１１４は、ＰＬＬクロックＣＫｐ１でサンプリングした入力データＤｉｎをビット分散させてランダムデータにし、シリアル信号に変換する。そして、ドライバ１１５は、このシリアル信号を１．０Ｇｂｐｓの高速低振幅の信号に変換し、ループデータＤ１１０をＤＵＴ１００ｄの外部に出力する。
【００７４】
ＤＵＴ１００ｄの外部に出力されたループデータＤ１１０は、再びＤＵＴ１００ｄに入力される。ループデータＤ１１０と、テスタ２００において生成したテストクロックＣＫとが、受信側テスト回路１２０ｄに入力されると、デコーダ１２４は、レシーバ１２３が受信したシリアルのループデータＤ１１０をビット整列させ、パラレル信号に変換する。ここで、送信側テスト回路１１０ｄのエンコーダ１１４において、連続する単位時間で同一の値をとらないデータに変換されたループデータＤ１１０は、同一の値が１０単位時間連続するデータにビット整列され、ＰＬＬクロックＣＫｐ１にて１単位時間ごとにＦＩＦＯ１２５に格納される。ＦＩＦＯ１２５は、該格納したパラレル信号を、１０単位時間を１周期とするテストクロックＣＫに同期させ、１０Ｍｂｐｓ×１０ビットの出力データＤｏｕｔとし、これをＤＵＴ１００ｄの外部に出力する。
【００７５】
以上のように、本実施の形態３によるテスト回路によれば、送信側テスト回路１１０ｄと受信側テスト回路１２０ｄとを１チップに配置したので、ＰＬＬ１１１およびテスト用分周器１１２を、送信側テスト回路１１０ｄと受信側テスト回路１２０ｄとで共用することができる。また、ＰＬＬ１１１において低周波数のテストクロックＣＫを分周し、テスト規格に定められた動作周波数のＰＬＬクロックＣＫｐ１を生成するので、テスタ２００より出力するテストクロックＣＫの周波数をテスト規格の動作周波数より下げることができる。また、送信側テスト回路１１０ｄは、低速の入力データＤｉｎをエンコーダ１１４によりビット分散させシリアル信号に変換することにより、ループデータＤ１１０をテスト規格の伝送速度で伝送し、受信側テスト回路１２０ｄは、受信したループデータＤ１１０をデコーダ１２４によりビット整列させパラレル信号に変換することにより、低速の出力データＤｏｕｔを出力するので、テスタ２００より出力する入力データＤｉｎの速度、および受信側テスト回路１２０ｄよりテスタ２００に出力する出力データＤｏｕｔの速度を、テスト規格の伝送速度より下げることができるとともに、ＤＵＴ１００ｄにテスト規格より低い周波数の信号を入力しても、該ＤＵＴ１００ｄの内部をテスト規格の周波数で動作させてテストを行うことができる。
【００７６】
（実施の形態４）
次に、本発明の実施の形態４に係るテスト回路について、図面を参照しながら説明する。
図５は、本実施の形態４に係るテスト回路の構成、およびテスト方法を示すブロック図である。なお、図５において、図１に示すものと同一または相当する部分には同一符号を付して、詳しい説明を省略する。
【００７７】
図５に示すように、本実施の形態４に係るＤＵＴ１００ｅは、送信側テスト回路１１０ｅと受信側テスト回路１２０ｅとを１チップに配置し、送信側テスト回路１１０ｅにおいて生成したＰＬＬクロックＣＫｐ１と、受信側テスト回路１２０ｅにおいて生成したＰＬＬクロックＣＫｐ２と、をマージするマージ部１４１を設けたものである。
【００７８】
マージ部１４１は、ＰＬＬクロックＣＫｐ１とＰＬＬクロックＣＫｐ２とをマージすることにより、周波数を２倍にしたＰＬＬクロックＣＫｐ４を生成し、送信側テスト回路１１０ｅのＦＩＦＯ１１３と、受信側テスト回路１２０ｅのＦＩＦＯ１２５とに出力する。このマージは、例えば、ＰＬＬクロックＣＫｐ１に対するＰＬＬクロックＣＫｐ２の位相を調整して合成することにより行う。
【００７９】
次に、このように構成される送信側テスト回路１１０ｅと受信側テスト回路１２０ｅとを用いたＤＵＴ１００ｅのテスト方法を説明する。
【００８０】
テストクロックＣＫがＤＵＴ１００ｅの送信側テスト回路１１０ｅと受信側テスト回路１２０ｅとに入力される。この時、送信側テスト回路１１０ｅにおいては、テストイネーブル信号ＴＥにより活性化したテスト用分周器１１２が、高逓倍するようにＰＬＬ１１１の分周率を変更する。そして、ＰＬＬ１１１は、テスタ２００より入力されるテストクロックＣＫを、テスト用分周器１１２において変更された分周率で分周し、ＰＬＬクロックＣＫｐ１をマージ部１４１に出力する。一方、受信側テスト回路１２０ｅにおいては、テストイネーブル信号ＴＥにより活性化したテスト用分周器１２２が、高逓倍するようにＰＬＬ１２１の分周率を変更する。そして、ＰＬＬ１２１は、テスタ２００より入力されるテストクロックＣＫを、テスト用分周器１２２において変更された分周率で分周し、ＰＬＬクロックＣＫｐ２をマージ部１４１に出力する。
【００８１】
するとマージ部１４１は、ＰＬＬクロックＣＫｐ１とＰＬＬクロックＣＫｐ２とをマージし、周波数を２倍にしたＰＬＬクロックＣＫｐ４を生成し、送信側テスト回路１１０ｅのＦＩＦＯ１１３と、受信側テスト回路１２０ｅのＦＩＦＯ１２５と、に出力する。
【００８２】
また、送信側テスト回路１１０ｅに入力データＤｉｎが入力されると、ＦＩＦＯ１１３は、テストクロックＣＫにて格納した入力データＤｉｎを、マージ部１４１において周波数を２倍にされたＰＬＬクロックＣＫｐ４と同期させて、エンコーダ１１４に出力する。エンコーダ１１４は、ＰＬＬクロックＣＫｐ４にて入力する入力データＤｉｎをビット分散させて、シリアル信号に変換し、ドライバ１１５はこのシリアル信号を高速低振幅の信号に変換し、ループデータＤ１１０をＤＵＴ１００ｅの外部に出力する。
【００８３】
ＤＵＴ１００ｅの外部に出力されたループデータＤ１１０は、再びＤＵＴ１００ｅに入力される。受信側テスト回路１２０ｅに入力されたループデータＤ１１０は、レシーバ１２３により受信され、デコーダ１２４へと出力される。デコーダ１２４は、ループデータＤ１１０をビット整列させてパラレル信号に変換し、ＦＩＦＯ１２５に出力する。そして、ＦＩＦＯ１２５は、マージ部１４１において周波数を２倍にされたＰＬＬクロックＣＫｐ４にて、このパラレル信号を格納し、低周波数のテストクロックＣＫに同期させた出力データＤｏｕｔをＤＵＴ１００ｅの外部に出力する。
【００８４】
以上のように、本実施の形態４によるテスト回路によれば、送信側テスト回路１１０ｅにおいて生成したＰＬＬクロックＣＫｐ１と、受信側テスト回路１２０ｅにおいて生成したＰＬＬクロックＣＫｐ２と、をマージするマージ部１４１を設けたので、送信側テスト回路１１０ｅおよび受信側テスト回路１２０ｅを、ＰＬＬクロックＣＫｐ１、ＣＫｐ２の２倍の周波数のクロックで動作させることができる。このため、テスタ２００より出力するテストクロックＣＫの周波数を、実施の形態１〜実施の形態３のＤＵＴ１００ａ〜１００ｄに入力するテストクロックの周波数の１／２にまで下げることができる。また、送信側テスト回路１１０ｅは、低速の入力データＤｉｎをエンコーダ１１４によりビット分散させシリアル信号に変換することにより、ループデータＤ１１０をテスト規格の伝送速度で伝送し、受信側テスト回路１２０ｅは、受信したループデータＤ１１０をデコーダ１２４によりビット整列させパラレル信号に変換することにより、低速の出力データＤｏｕｔを出力するので、テスタ２００より出力する入力データＤｉｎの速度、および受信側テスト回路１２０ｅよりテスタ２００に出力する出力データＤｏｕｔの速度をテスト規格の伝送速度より下げることができる。
【００８５】
なお、本実施の形態においては、入力テストパターンおよび出力テストパターンの入力データＤｉｎおよび出力データＤｏｕｔを、１０単位時間、同一のデータが連続するようにしたが、同一のデータを連続させる期間は、任意の単位時間とすることができる。入力データＤｉｎおよび出力データＤｏｕｔをＮ単位時間、連続させるようにした場合、テスト用分周器１１２、１２２を、分周率を１／Ｎに変更させるようにすると良い。この場合、入力データＤｉｎおよび出力データＤｏｕｔの、同一のデータを連続させる期間を長くし、テスト用分周器１１２、１２２によりテストクロックＣＫを高逓倍するようにすることにより、ＤＵＴ内部の動作周波数を、さらに高くすることができる。
【００８６】
【発明の効果】
以上のように、本発明の請求項１にかかるテスト回路によれば、テスト時に供給されるテストデータおよびテストクロックより、第１の出力信号を伝送する送信側テスト回路と、上記テストクロックおよび上記第１の出力信号より、第２の出力信号を生成する受信側テスト回路と、を有するテスト回路において、上記送信側テスト回路が、上記テストクロックより第１のＰＬＬクロックを生成する第１のＰＬＬと、上記テストクロックにて入力する上記テストデータを、上記第１のＰＬＬクロックにてビット分散させる符号手段と、上記符号手段の出力を高速差動信号に変換し、上記第１の出力信号を伝送するドライバと、を有し、上記受信側テスト回路が、上記第１の出力信号を受信するレシーバと、上記テストクロックより第２のＰＬＬクロックを生成する第２のＰＬＬと、上記第２のＰＬＬクロックにて入力する上記レシーバの出力信号を、上記テストクロックにてビット整列させ、上記第２の出力信号を出力する復号手段と、を有し、上記送信側テスト回路が、テスト時に、上記第１のＰＬＬの分周率を所定の値に変化させる第１のテスト用分周器を、さらに有し、上記受信側テスト回路が、テスト時に、上記第２のＰＬＬの分周率を所定の値に変化させる第２のテスト用分周器を、さらに有するもの、としたので、上記テストクロックをもとに、高速の上記第１および第２のＰＬＬクロックを生成することにより、上記テスト回路を高速に動作させることができるため、テスタより出力する上記テストクロックの周波数を、テスト規格の動作周波数より下げることができる。また、テストデータを上記エンコーダ回路によりビット分散させて伝送し、受信した上記エンコーダ回路の出力データをビット整列させることにより、上記テスト回路内部を高速に動作させることができるので、上記テスト回路にテスト規格より低速のデータを入力した場合であっても、テスト規格の動作速度でテストを行うことができる。さらに、上記テストクロックをもとに高速の上記第１および第２のＰＬＬクロックを生成することにより、上記テスト回路を高速に動作させることができる。このため、上記テスト回路に対して、その動作周波数より低い周波数のテストクロックを入力してテストを行うことができるので、新たに高性能なテスタを導入することなく、従来のテスタにより、安定した量産テストを行うことができる。
【００８７】
本発明の請求項２にかかるテスト回路によれば、請求項１に記載のテスト回路において、上記符号手段が、上記テストクロックにて入力するテストデータを取り込む第１のデータ保持部と、上記第１のデータ保持部が上記第１のＰＬＬクロックで出力するデータをビット分散させるエンコーダ回路と、を有し、上記復号手段が、上記レシーバの出力データをビット整列させるデコーダ回路と、上記デコーダ回路の出力データを上記第２のＰＬＬクロックで取り込み、上記テストクロックにて、上記第２の出力信号を出力する第２のデータ保持部と、を有するもの、としたので、テストデータを上記エンコーダ回路によりビット分散させて伝送し、受信した上記エンコーダ回路の出力データをビット整列させることにより、上記テスト回路内部を高速に動作させることができるので、上記テスト回路にテスト規格より低速のデータを入力した場合であっても、テスト規格の動作速度でテストを行うことができる。また、上記第１および第２のデータ保持部を設けたので、上記テストクロックと上記第１および第２のＰＬＬクロックとの位相が一致していない場合でも、これらの位相を制御することなくテストを行うことができる。
【００８８】
本発明の請求項３にかかるテスト回路によれば、テスト時に供給されるテストデータおよびテストクロックより、第１の出力信号を伝送する送信側テスト回路と、上記テストクロックおよび上記第１の出力信号より、第２の出力信号を生成する受信側テスト回路と、を有するテスト回路において、上記送信側テスト回路は、上記テストクロックより第１のＰＬＬクロックを生成する第１のＰＬＬと、上記テストクロックにて入力する上記テストデータを、上記第１のＰＬＬクロックにてビット分散させる符号手段と、上記符号手段の出力を高速差動信号に変換し、上記第１の出力信号を伝送するドライバと、を有し、上記受信側テスト回路は、上記第１の出力信号を受信するレシーバと、上記テストクロックより第２のＰＬＬクロックを生成する第２のＰＬＬと、上記第２のＰＬＬクロックにて入力する上記レシーバの出力信号を、上記テストクロックにてビット整列させ、上記第２の出力信号を出力する復号手段と、を有し、上記送信側テスト回路は、テスト時に、上記第１のＰＬＬの分周率を所定の値に変化させる第１のテスト用分周器を、さらに有するもの、としたので、上記テストクロックをもとに、高速の上記第１および第２のＰＬＬクロックを生成することにより、上記テスト回路を高速に動作させることができるため、テスタより出力する上記テストクロックの周波数を、テスト規格の動作周波数より下げることができる。また、テストデータを上記エンコーダ回路によりビット分散させて伝送し、受信した上記エンコーダ回路の出力データをビット整列させることにより、上記テスト回路内部を高速に動作させることができるので、上記テスト回路にテスト規格より低速のデータを入力した場合であっても、テスト規格の動作速度でテストを行うことができる。さらに、上記復号手段においては、上記デコーダ回路の出力データを取り込む上記第２のＰＬＬクロックと、データをテスタに出力するテストクロックと、の周波数が、同じ周波数となるので、テスタにおいて出力データを判定する際に、粗い時間間隔で出力データをサンプリングし、判定することができる。このため、出力データを判定するためのテストパターンのデータ量を大幅に削減することができる。
【００８９】
本発明の請求項４にかかるテスト回路によれば、請求項３に記載のテスト回路において、上記符号手段は、上記テストクロックにて入力するテストデータを取り込む第１のデータ保持部と、上記第１のデータ保持部が上記第１のＰＬＬクロックで出力するデータをビット分散させるエンコーダ回路と、を有し、上記復号手段は、上記レシーバの出力データをビット整列させるデコーダ回路と、上記デコーダ回路の出力データを上記第２のＰＬＬクロックで取り込み、上記テストクロックにて、上記第２の出力信号を出力する第２のデータ保持部と、を有するもの、としたので、テストデータを上記エンコーダ回路によりビット分散させて伝送し、受信した上記エンコーダ回路の出力データをビット整列させることにより、上記テスト回路内部を高速に動作させることができるので、上記テスト回路にテスト規格より低速のデータを入力した場合であっても、テスト規格の動作速度でテストを行うことができる。また、上記第１および第２のデータ保持部を設けたので、上記テストクロックと上記第１および第２のＰＬＬクロックとの位相が一致していない場合でも、これらの位相を制御することなくテストを行うことができる。
【００９０】
本発明の請求項５にかかるテスト回路によれば、テスト時に供給されるテストクロックより第１のＰＬＬクロックを生成する第１のＰＬＬと、テスト時に供給され、上記テストクロックにて入力する上記テストデータを、上記第１のＰＬＬクロックにてビット分散させる符号手段と、上記符号手段の出力を高速差動信号に変換し、第１の出力信号を伝送するドライバと、上記第１の出力信号を受信するレシーバと、上記第１のＰＬＬクロックにて入力する上記レシーバの出力信号を、上記テストクロックにてビット整列させ、第２の出力信号を出力する復号手段と、を有し、テスト時に、上記第１のＰＬＬの分周率を所定の値に変化させる第１のテスト用分周器を、さらに有するもの、としたので、上記第１のＰＬＬクロックを上記符号手段および復号手段で共用することができる。また、上記テストクロックをもとに、高速の上記第１および第２のＰＬＬクロックを生成することにより、上記テスト回路を高速に動作させることができるため、テスタより出力する上記テストクロックの周波数を、テスト規格の動作周波数より下げることができる。さらに、テストデータを上記エンコーダ回路によりビット分散させて伝送し、受信した上記エンコーダ回路の出力データをビット整列させることにより、上記テスト回路内部を高速に動作させることができるので、上記テスト回路にテスト規格より低速のデータを入力した場合であっても、テスト規格の動作速度でテストを行うことができる。さらに、上記テストクロックをもとに高速の上記第１のＰＬＬクロックを生成することにより、上記テスト回路を高速に動作させることができる。このため、上記テスト回路に対して、その動作周波数より低い周波数のテストクロックを入力してテストを行うことができるので、新たに高性能なテスタを導入することなく、従来のテスタにより、安定した量産テストを行うことができる。
【００９１】
本発明の請求項６にかかるテスト回路によれば、請求項５に記載のテスト回路において、上記符号手段は、上記テストクロックにて入力するテストデータを取り込む第１のデータ保持部と、上記第１のデータ保持部が上記第１のＰＬＬクロックで出力するデータをビット分散させるエンコーダ回路と、を有し、上記復号手段は、上記レシーバの出力データをビット整列させるデコーダ回路と、上記デコーダ回路の出力データを上記第１のＰＬＬクロックで取り込み、上記テストクロックにて、上記第２の出力信号を出力する第２のデータ保持部と、を有するもの、としたので、テストデータを上記エンコーダ回路によりビット分散させて伝送し、受信した上記エンコーダ回路の出力データをビット整列させることにより、上記テスト回路内部を高速に動作させることができるので、上記テスト回路にテスト規格より低速のデータを入力した場合であっても、テスト規格の動作速度でテストを行うことができる。さらに、上記第１および第２のデータ保持部を設けたので、上記テストクロックと上記第１および第２のＰＬＬクロックとの位相が一致していない場合でも、これらの位相を制御することなくテストを行うことができる。
【００９２】
本発明の請求項７にかかるテスト回路によれば、テスト時に供給されるテストクロックより第１のＰＬＬクロックを生成する第１のＰＬＬと、テスト時に供給され、上記テストクロックにて入力する上記テストデータを、上記第１のＰＬＬクロックにてビット分散させる符号手段と、上記符号手段の出力を高速差動信号に変換し、第１の出力信号を伝送するドライバと、上記第１の出力信号を受信するレシーバと、上記第１のＰＬＬクロックにて入力する上記レシーバの出力信号を、上記テストクロックにてビット整列させ、第２の出力信号を出力する復号手段と、を有し、上記テストクロックより第２のＰＬＬクロックを生成する第２のＰＬＬを、さらに有し、上記符号手段は、上記第１のＰＬＬクロックおよび上記第２のＰＬＬクロックをマージしたマージクロックで、上記テストデータをビット分散させ、上記復号手段には、上記マージクロックにて、上記レシーバの出力信号が入力される、もの、としたので、上記第１のＰＬＬクロックを上記符号手段および復号手段で共用することができる。また、上記テストクロックをもとに、高速の上記第１および第２のＰＬＬクロックを生成することにより、上記テスト回路を高速に動作させることができるため、テスタより出力する上記テストクロックの周波数を、テスト規格の動作周波数より下げることができる。さらに、テストデータを上記エンコーダ回路によりビット分散させて伝送し、受信した上記エンコーダ回路の出力データをビット整列させることにより、上記テスト回路内部を高速に動作させることができるので、上記テスト回路にテスト規格より低速のデータを入力した場合であっても、テスト規格の動作速度でテストを行うことができる。さらに、上記第１および第２のＰＬＬクロックの２倍の周波数のクロックで、上記テスト回路を動作させることができる。このため、テスタより出力するテストクロックの周波数およびテストデータの伝送速度を下げることができる。
【００９３】
本発明の請求項８にかかるテスト回路によれば、請求項７に記載のテスト回路において、上記符号手段は、上記テストクロックにて入力するテストデータを取り込む第１のデータ保持部と、上記第１のデータ保持部が上記第１のＰＬＬクロックで出力するデータをビット分散させるエンコーダ回路と、を有し、上記復号手段は、上記レシーバの出力データをビット整列させるデコーダ回路と、上記デコーダ回路の出力データを上記第１のＰＬＬクロックで取り込み、上記テストクロックにて、上記第２の出力信号を出力する第２のデータ保持部と、を有するもの、としたので、テストデータを上記エンコーダ回路によりビット分散させて伝送し、受信した上記エンコーダ回路の出力データをビット整列させることにより、上記テスト回路内部を高速に動作させることができるので、上記テスト回路にテスト規格より低速のデータを入力した場合であっても、テスト規格の動作速度でテストを行うことができる。さらに、上記第１および第２のデータ保持部を設けたので、上記テストクロックと上記第１および第２のＰＬＬクロックとの位相が一致していない場合でも、これらの位相を制御することなくテストを行うことができる。
【００９６】
本発明の請求項９にかかるテスト回路によれば、請求項７または８のいずれかに記載のテスト回路において、テスト時に、上記第２のＰＬＬの分周率を所定の値に変化させる第２のテスト用分周器を、さらに有するもの、としたので、上記第１および第２のＰＬＬクロックの２倍の周波数のクロックで、上記テスト回路を動作させることができる。このため、テスタより出力するテストクロックの周波数およびテストデータの伝送速度を下げることができる。
【００９７】
本発明の請求項１０にかかるテスト回路によれば、請求項１，２のいずれかに記載のテスト回路において、上記テストデータは、同一のデータがＮ（Ｎは２以上の整数）回、連続して配置されたものであり、上記第１のテスト用分周器および第２のテスト用分周器は、分周率を、１／Ｎとするもの、としたので、入力された上記テストデータやテストクロックのＮ倍の速度で、上記テスト回路内部を動作させることができ、上記テスト回路にテスト規格より低速のデータを入力した場合であっても、テスト規格の動作速度でテストを行うことができる。
【００９８】
本発明の請求項１１にかかるテスト回路によれば、請求項３ないし６のいずれかに記載のテスト回路において、上記テストデータは、同一のデータがＮ（Ｎは２以上の整数）回、連続して配置されたものであり、上記第１のテスト用分周器は、分周率を、１／Ｎとするもの、としたので、入力された上記テストデータやテストクロックのＮ倍の速度で、上記テスト回路内部を動作させることができ、上記テスト回路にテスト規格より低速のデータを入力した場合であっても、テスト規格の動作速度でテストを行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るテスト回路の構成、およびテスト方法を示すブロック図である。
【図２】テストで使用する入力テストパターン（ａ）、出力テストパターン（ｂ）の一例を説明する図である。
【図３】本発明の実施の形態２に係るテスト回路の構成、およびテスト方法を示すブロック図である。
【図４】本発明の実施の形態３に係るテスト回路の構成、およびテスト方法を示すブロック図である。
【図５】本発明の実施の形態４に係るテスト回路の構成、およびテスト方法を示すブロック図である。
【図６】従来のテスト回路の構成、およびテスト方法を示すブロック図である。
【符号の説明】
１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ  ＤＵＴ
１１０ａ、１１０ｄ、１１０ｅ、１１０ｆ  送信側テスト回路
１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆ  受信側テスト回路
１１１、１１７、１２１、１２６、１２７  ＰＬＬ
１１２、１２２  テスト用分周器
１１３、１２５  ＦＩＦＯ
１１４  エンコーダ
１１５  ドライバ
１２３  レシーバ
１２４  デコーダ
ＣＫ、ＣＫ１  テストクロック
Ｄｉｎ、Ｄｉｎ１  入力データ
Ｄｏｕｔ、Ｄｏｕｔ１  出力データ
Ｄ１１０  ループデータ
２００  テスタ
【図１】
0004373111.tif 000002
【図２】
0004373111.tif 000003
【図３】
0004373111.tif 000004
【図４】
0004373111.tif 000005
【図５】
0004373111.tif 000006
【図６】
0004373111.tif 000007