(57)【特許請求の範囲】
【請求項１】
半導体基板の第１領域に第１ゲート絶縁膜及び第１ゲート電極を有するＮ型ＭＩＳトランジスタを有し、前記半導体基板の第２領域に第２ゲート絶縁膜及び第２ゲート電極を有するＰ型ＭＩＳトランジスタとを有する半導体装置の製造方法であって、
（ａ）前記半導体基板の前記第１及び第２領域上に、前記第１及び第２ゲート絶縁膜をそれぞれ形成する工程と、
（ｂ）前記第１及び第２ゲート絶縁膜上面に、前記第１及び第２ゲート電極をそれぞれ設ける工程と、
（ｃ）前記（ａ）及び（ｂ）工程後に、前記第１ゲート電極をマスクとして、前記半導体基板の第１領域にイオン注入することで、前記Ｎ型ＭＩＳトランジスタのソース領域またはドレイン領域の一部となり、且つ、Ｎ型の導電性を有する第１の不純物領域を形成する工程と、
（ｄ）前記（ｃ）工程後に、前記第１及び第２ゲート電極の側壁に接し、前記第１及び第２ゲート電極の外周部に延在する半導体基板表面上に、所定の幅で前記ゲート絶縁膜より高い比誘電率を有する第１絶縁材料を堆積する工程と、
（ｅ）前記（ｄ）工程後に、前記第１絶縁材料をエッチバックして、前記第１及び第２ゲート電極の側壁に、前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタのゲート長方向における幅が５〜１５ｎｍである第１のサイドウォールスペーサを形成する工程と、
（ｆ）前記（ｅ）工程後に、前記第２ゲート電極および第１のサイドウォールスペーサをマスクとして、前記半導体基板の第２領域にイオン注入することで、前記Ｐ型ＭＩＳトランジスタのソース領域またはドレイン領域の一部となり、且つ、Ｐ型の導電性を有する第２の不純物領域を形成する工程と、
（ｇ）前記（ｆ）工程後に、前記第１及び第２領域上に、前記第１ゲート電極、前記第２ゲート電極及び第１サイドウォールを覆うように、第２絶縁材料を堆積する工程、
（ｈ）前記（ｇ）工程後に、前記第２絶縁材料をエッチバックすることで、前記第１のサイドウォールスペーサの側壁に、第２のサイドウォールスペーサを形成する工程と、
（ｉ）前記（ｈ）工程後に、前記第１ゲート電極、第１および第２のサイドウォールスペーサをマスクとして、前記半導体基板の第１領域にイオン注入することで、前記Ｎ型ＭＩＳトランジスタのソース領域またはドレイン領域の一部となり、Ｎ型の導電性を有し、且つ、前記第１の不純物領域よりも高い不純物濃度を有する第３の不純物領域を形成する工程と、
（ｊ）前記（ｈ）工程後に、前記第２ゲート電極、第１および第２のサイドウォールスペーサをマスクとして、前記半導体基板の第２領域にイオン注入することで、前記Ｐ型ＭＩＳトランジスタのソース領域またはドレイン領域の一部となり、Ｐ型の導電性を有し、且つ、前記第２の不純物領域よりも高い不純物濃度を有する第４の不純物領域を形成する工程と、
（ｋ）前記（ｉ）及び（ｊ）工程後に、前記第１、第２、第３および第４の不純物領域を活性化するための熱処理を行う工程とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のサイドウォールスペーサは、前記第１のサイドウォールスペーサの比誘電率より低い絶縁材料を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のサイドウォールスペーサは、シリコン酸化膜からなることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１のサイドウォールスペーサは、窒化シリコン、シリコン、酸化アルミニウム、酸化タンタル、酸化チタン、酸化ジルコニウムおよび酸化ハフニウムのいずれかの材料から選択されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１のサイドウォールスペーサは、膜厚が一定な薄膜を用いて形成することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記（ｋ）工程後に、前記第１ゲート電極上、前記第２ゲート電極上、第３不純物領域上及び前記第４不純物領域上に、シリサイド層を形成する工程を更に有することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記シリサイド層は、ニッケルシリサイドであることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのゲート長方向において、各ゲート電極の長さは１００ｎｍ以下であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
半導体基板の第１領域にＮ型ＭＩＳトランジスタを有し、前記半導体基板の第２領域にＰ型ＭＩＳトランジスタとを有する半導体装置の製造方法であって、
（ａ）前記第１領域上に前記Ｎ型ＭＩＳトランジスタのゲート電極を形成する工程と、
（ｂ）前記第２領域上に前記Ｐ型ＭＩＳトランジスタのゲート電極を形成する工程と、
（ｃ）前記（ａ）及び（ｂ）工程後に、前記第１領域にイオン注入することで、前記Ｎ型ＭＩＳトランジスタのソース領域またはドレイン領域の一部となり、且つ、Ｎ型の導電性を有する第１不純物領域を形成する工程、
（ｄ）前記（ｃ）工程後に、前記第１及び第２領域上に、前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタを覆うように、酸化シリコン膜よりも高い誘電率からなる第１絶縁膜を堆積する工程、
（ｅ）前記（ｄ）工程後に、前記第１絶縁膜をエッチバックすることで、前記Ｎ型ＭＩＳトランジスタのゲート電極の側壁及び前記Ｐ型ＭＩＳトランジスタのゲート電極の側壁に、前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタのゲート長方向における幅が５〜１５ｎｍとなるように前記第１絶縁膜を残す工程、
（ｆ）前記（ｅ）工程後に、前記第２領域にイオン注入することで、前記Ｐ型ＭＩＳトランジスタのソース領域またはドレイン領域の一部となり、且つ、Ｐ型の導電性を有する第２不純物領域を形成する工程、
（ｇ）前記（ｆ）工程後に、前記第１及び第２領域上に、前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタを覆うように、前記第１絶縁膜よりも低い誘電率からなる第２絶縁膜を堆積する工程、
（ｈ）前記（ｇ）工程後に、前記第２絶縁膜をエッチバックすることで、前記Ｎ型ＭＩＳトランジスタのゲート電極の側壁及び前記Ｐ型ＭＩＳトランジスタのゲート電極の側壁に、前記第１絶縁膜を介して、前記第２絶縁膜を残す工程、
（ｉ）前記（ｈ）工程後に、前記第１領域にイオン注入することで、前記Ｎ型ＭＩＳトランジスタのソース領域またはドレイン領域の一部となり、Ｎ型の導電性を有し、且つ、前記第１不純物領域よりも不純物濃度の高い第３不純物領域を形成する工程、
（ｊ）前記（ｈ）工程後に、前記第２領域にイオン注入することで、前記Ｐ型ＭＩＳトランジスタのソース領域またはドレイン領域の一部となり、Ｐ型の導電性を有し、且つ、前記第２不純物領域よりも不純物濃度の高い第４不純物領域を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１絶縁膜は、窒化シリコン、酸化アルミニウム、酸化タンタル、酸化チタン、酸化ジルコニウムまたは酸化ハフニウムからなることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第２絶縁膜は、シリコン酸化膜からなることを特徴とする請求項９または１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記（ｊ）工程後に、前記Ｎ型ＭＩＳトランジスタのゲート電極上、前記Ｐ型ＭＩＳトランジスタのゲート電極上、第３不純物領域上及び前記第４不純物領域上に、シリサイド層を形成する工程を更に有することを特徴とする請求項９〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記シリサイド層は、ニッケルシリサイドであることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのゲート長方向において、各ゲート電極の長さは１００ｎｍ以下であることを特徴とする請求項９〜１３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に超微細ＭＩＳ型半導体装置の大動作電流化、超高速動作化に関する。
【０００２】
【従来の技術】
超高密度半導体装置を構成する絶縁ゲート型電界効果トランジスタ、特にＭＩＳ型電界効果トランジスタ（以降、単にＭＩＳＦＥＴと略記する）の高性能化はスケーリング則に基づき使用電源電圧の低下と寄生容量低減メリットを達成すべく、トランジスタ面積の低減とゲート寸法の微細化により達成されて来た。
しかし、ゲート寸法が小さくなると短チャネル効果が生じ、閾値電圧が変動する。上記超微細ＭＩＳにおいては、このゲート電極長の微細化に伴う短チャネル効果低減のために、ソース拡散層、およびドレイン拡散層の浅接合化が推し進められている。
上記のようにソース拡散層、およびドレイン拡散層の浅接合化を行ったＭＩＳＦＥＴでも、ゲート長が100nm以下程度まで素子の微細化が進むと、不純物を活性化するために行う熱処理工程中の不純物拡散によって生じる、ゲートとソース/ドレイン拡散層間のオーバーラップ領域のために、実効チャネル長の確保が難しく、耐圧が低下し短チャネル効果の抑制が困難になる。
【０００３】
この問題を解決するためには、例えば特開平７−２４５３９１に記載されているように、ゲート電極の側壁に第１のサイドウォールスペーサを設けた後に、ゲート電極および第１のサイドウォールスペーサをマスクとして、不純物を導入しＮ―またはＰ−のソース拡散層、およびドレイン拡散層領域を形成することで、大きい実効ゲート長を確保する構造が有効である。
また、ソース/ドレイン寄生抵抗の増大を抑制する手段としては、例えば特開平５−３２０６に記載されているように、第１のサイドウォールスペーサを酸化膜よりも誘電率の高い材料にし、ゲート電極がＮ―またはＰ−領域に及ぼす電界を強くすることで、第１のサイドウォールスペーサ下部の寄生抵抗を緩和することにより駆動電流を高めることが有効である。
【０００４】
【発明が解決しようとする課題】
しかしながら、特開平７−２４５３９１に記載された構造においては、ゲート電極端のＮ―またはＰ−領域の不純物濃度は、通常のゲート電極のみをマスクとして拡散層領域を形成した場合に比べて低くなるため、ソース/ドレイン寄生抵抗が大きくなり、駆動能力が劣化するという欠点がある。
【０００５】
また、特開平５−３２０６に記載された構造は、ゲート電極とソース/ドレイン拡散層領域とが、互いにオーバーラップしない部分を形成した“オフセットゲート構造”に限定されたものである。
オフセットゲート構造の場合、オフセット領域のチャネル抵抗が非常に高抵抗なため、たとえ第１のサイドウォールスペーサに誘電率の高い材料を使用しても、十分な駆動電流を得ることは困難である。
【０００６】
さらに、上述のごとくサイドウォールスペーサ材料すべての誘電率を高くすると、ゲートのフリンジング容量が大きくなり、これによって信号遅延が顕著になるという問題があった。
上記のように、従来の技術では短チャネル効果の抑制と高駆動力との両立は困難であった。
【０００７】
本発明は、上記従来の課題に鑑みてなされたものであり、その目的は、短チャネル効果の抑制と、高駆動能力とを両立するのに優れたＭＩＳ型半導体装置およびその製造方法を提供することにある。さらに、ゲートのフリンジング容量を小さくして、信号遅延の高速化を可能とするＭＩＳ型半導体装置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、ＭＩＳ型半導体装置のソース拡散層、およびドレイン拡散層構造の最適条件の検討において、上記新現象を見出した結果に基づく。その詳細について以下に示す。
【０００９】
図３は、第1のサイドウォールスペーサに用いる絶縁膜材料の比誘電率を変化させた場合の、トランジスタの駆動電流と寄生抵抗の変化を計算により求めたものである。各値は、シリコン酸化膜(比誘電率＝３．９)の値を用いて規格化してある。比誘電率が大きくなるほど、上記した効果により寄生抵抗は減少し、駆動電流は増大する。
【００１０】
一方、図４に第1のサイドウォールスペーサに用いる絶縁膜材料の比誘電率を変化させた場合のトランジスタ遅延と寄生容量の変化を求めたものである。各値は、図３同様シリコン酸化膜(比誘電率＝３．９)の値を用いて規格化してある。比誘電率が大きくなるほど、寄生容量は増大する。しかし、比誘電率を増大させた場合、寄生容量が増大する効果よりも駆動電流が増大する効果の方が大きいため、トランジスタ遅延は比誘電率が大きくなるほど小さくなる。
すなわち、第1のサイドウォールスペーサに用いる絶縁膜材料の比誘電率が大きくなるほどトランジスタの高速動作が可能になる。
【００１１】
図５は、第1に用いるサイドウォールスペーサの幅を変化させた場合の、駆動電流の変化を示したものである。第1に用いるサイドウォールスペーサの幅が増大するとともに駆動電流は増大する。そして、サイドウォールスペーサの幅が７ｎｍ近傍で駆動電流は最大となる。さらにサイドウォールスペーサの幅を増大し、サイドウォールスペーサの幅が１５ｎｍを越えるようになると駆動電流は一定値を示すようになる。
【００１２】
本発明は、ＭＩＳ型半導体装置のソース拡散層、およびドレイン拡散層構造の最適条件の検討において、上記新現象を見出した結果に基づく。
本発明は上記目的を達成するためになされたＭＩＳ型半導体装置およびその製造方法であり、
第1の導電型を有する半導体基板上に形成されたゲート絶縁膜と、そのゲート絶縁膜上面に設けられたゲート電極と、ゲート電極の側壁およびゲート電極の外周部に延在する半導体基板表面に接するように形成された第１のサイドウォールスペーサと、ゲート電極および第１のサイドウォールスペーサをマスクとして、第１の導電型と反対の導電型を有する第１の不純物を半導体基板に導入し、形成された第１の不純物領域と、第１のサイドウォールスペーサの側壁に積層して形成された第２のサイドウォールスペーサと、ゲート電極、第１および第２のサイドウォールスペーサをマスクとして、半導体基板に第１の不純物を導入し、形成された第１の不純物領域よりも高い不純物濃度を有する第２の不純物領域とを備え、第１のサイドウォールスペーサは、所定の幅でゲート絶縁膜より高い比誘電率を有し、第１の不純物領域は、その一端がゲート電極の底辺下に位置することを特徴とするＭＩＳ型半導体装置である。
【００１３】
さらに、第２のサイドウォールスペーサは、第１のサイドウォールスペーサより低い比誘電率誘電率を有する。
【００１４】
または、第２のサイドウォールスペーサは、シリコン酸化膜で形成されている。
【００１５】
さらに、第１のサイドウォールスペーサの所定の幅は、５乃至１５ｎｍであることを特徴とする。
【００１６】
第１のサイドウォールスペーサは、窒化シリコン、シリコン、酸化アルミニウム、酸化タンタル、酸化チタン、酸化ジルコニウムおよび酸化ハフニウムのいずれかの材料から選択されることを特徴とする。
【００１７】
または、第１のサイドウォールスペーサと半導体基板上およびゲート電極間に絶縁膜が形成されていることを特徴とする。
【００１８】
また、第１のサイドウォールスペーサは、半導体基板上に延在した薄膜よりなることを特徴とする。
【００１９】
さらに、本発明に係る半導体装置の製造方法は、第1の導電型を有する半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上面にゲート電極を設ける工程と、
ゲート電極の側壁およびゲート電極の外周部に延在する半導体基板表面に接するように、所定の幅でゲート絶縁膜より高い比誘電率を有する材料を堆積し、第１のサイドウォールスペーサを形成する工程と、ゲート電極および第１のサイドウォールスペーサをマスクとして、第１の導電型と反対の導電型を有する第１の不純物を前記半導体基板に導入し、第１の不純物領域を形成する工程と、第１のサイドウォールスペーサの側壁に絶縁材料を積層し、第２のサイドウォールスペーサを形成する工程と、ゲート電極、第１および第２のサイドウォールスペーサをマスクとして、半導体基板に第１の不純物を導入し、第１の不純物領域よりも高い不純物濃度を有する第２の不純物領域を形成する工程と、その一端がゲート電極の底辺下に位置するように第１の不純物領域を熱処理する工程とを具備することを特徴とする。
【００２０】
さらに、第２のサイドウォールスペーサは、第１のサイドウォールスペーサの比誘電率より低い絶縁材料を用いることを特徴とする。
【００２１】
第２のサイドウォールスペーサは、シリコン酸化膜からなることを特徴とする。
【００２２】
あるいは、第１のサイドウォールスペーサは、膜厚が一定な薄膜を用いて形成することを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明を実施の形態によりさらに詳細に説明する。理解を容易にするため、図面を用いて説明し、要部は他の部分よりも拡大して示されている。各部の材質、導電型、および製造条件等は本実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。
【００２４】
図１は本発明の一実施の形態に係るＭＩＳ型トランジスタの完成断面図である。また、その製造工程を図２を用いて説明する。
【００２５】
図２に示すように、シリコン基板１上にゲート絶縁膜３およびポリシリコンからなるゲート電極４を形成する（図２(a)参照）。次に、シリコン酸化膜よりも誘電率の大きい絶縁膜、例えば、窒化シリコン膜や酸化チタン膜等をＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により堆積し、この絶縁膜をエッチバックしてゲート電極の側壁に第１のサイドウォールスペーサ５を形成する。この時、デバイスの信頼性を確保するため、第１のサイドウォールスペーサを堆積する前に、例えば６５０℃でライト酸化を行い、シリコン基板１およびゲート電極４表面を極薄膜のシリコン酸化膜で被覆しても良い。
続いて、これをマスクとして所定導電型の不純物をイオン注入し不純物拡散層領域６を形成する（図２(ｂ)参照）。次に、第１のサイドウォールスペーサより誘電率の小さい絶縁膜、例えばシリコン酸化膜をＣＶＤ法等により堆積し、同様にしてこの絶縁膜をエッチバックして第２のサイドウォールスペーサ７を形成する。その後、これをマスクとしてイオン注入して、高濃度の不純物が導入されてなる第２の不純物領域８を形成する（図２(ｃ)参照）。
【００２６】
続いて、アニールより不純物の活性化処理を行う。上記の処理は、例えば１０００℃１秒程度で行うが、できる限り処理時間を短くし、熱履歴を短くすることで、不純物の拡散を抑制するのが望ましい。しかる後、拡散層領域８およびゲート電極４の表層に金属シリサイド層９を形成する。このシリサイド層は、例えば、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等の金属シリサイドからなる。金属シリサイド層を形成したの地、層間絶縁膜１０、さらにはドレインおよびソース電極を含む配線用電極１１を所望の回路方式に従って形成する（図２(ｄ)参照）。
【００２７】
上記実施の形態によれば、第１のサイドウォールスペーサ５をマスクとして第１の不純物拡散層領域６を形成するので、拡散層領域のチャネルの横方向への広がりを抑制でき、実効チャネル長を大きく確保することが出来る。このため、素子を微細化し、従来に比べゲート長を短くしても、短チャネル効果を抑制できる。
【００２８】
また、ゲート電極３の側壁のうち、内側の側壁は高い誘電率を有した絶縁膜を用いているので、この第1のサイドウォールスペーサ下の基板にかかる電界が非常に強くなるため、第1のサイドウォールスペーサ下の不純物領域を十分に反転させることができる。このため、ゲートとソース/ドレイン拡散層間のオーバーラップ領域が少なくなっても、寄生抵抗の増大を抑制できるため、十分な駆動電流を流すことができる。これにより、短チャネル効果の抑制と、高駆動能力とを両立することができる。
【００２９】
図３は、第1のサイドウォールスペーサに用いる絶縁膜材料の比誘電率を変化させた場合の、トランジスタの駆動電流と寄生抵抗の変化を計算により求めたものである。各値は、シリコン酸化膜(比誘電率＝３．９)の値を用いて規格化してある。比誘電率が大きくなるほど、上記した効果により寄生抵抗は減少し、駆動電流は増大する。
【００３０】
一方、図４に第1のサイドウォールスペーサに用いる絶縁膜材料の比誘電率を変化させた場合のトランジスタ遅延と寄生容量の変化を求めたものである。各値は、図３同様シリコン酸化膜(比誘電率＝３．９)の値を用いて規格化してある。比誘電率が大きくなるほど、寄生容量は増大する。しかし、比誘電率を増大させた場合、寄生容量が増大する効果よりも駆動電流が増大する効果の方が大きいため、トランジスタ遅延は比誘電率が大きくなるほど小さくなる。
すなわち、第1のサイドウォールスペーサに用いる絶縁膜材料の比誘電率が大きくなるほどトランジスタの高速動作が可能になる。
【００３１】
上述したように、第１のサイドウォールスペーサ５は窒化シリコン膜や酸化チタン膜等の絶縁膜をエッチバックしたものであり、そのサイドウォールスペーサ幅は絶縁膜の堆積膜厚によって制御する。そして、第１のサイドウォールスペーサの幅は、第1の不純物拡散層領域６のチャネルへの横方向の広がりを抑制するものであり、その膜厚は、厳密には不純物をイオン注入する際のイオン注入エネルギーをドーズ量等の条件や、その後のアニール工程による熱拡散を含めて設定する必要がある。
短チャンネル効果の抑制の観点からは、第１のサイドウォールスペーサの幅は、大きくすることが望ましいが、寄生容量の観点からは出来る限り小さくすることが望ましい。
【００３２】
またこの時、Ｎ型トランジスタの第１の不純物拡散層領域６の形成で一般的に用いられるＡｓイオンと、Ｐ型トランジスタの不純物拡散層領域６の形成で一般的に用いられるＢイオンとでは拡散係数が異なるため、Ｎ型トランジスタとＰ型トランジスタでは、その最適値は異なる。以上の事柄を考慮して、第１のサイドウォールスペーサ幅の最適値を設定する必要がある。
【００３３】
図５は、第1に用いるサイドウォールスペーサの幅を変化させた場合の、駆動電流の変化を示したものである。第1に用いるサイドウォールスペーサの幅が増大するとともに駆動電流は増大する。そして、サイドウォールスペーサの幅が７ｎｍ近傍で駆動電流は最大となる。さらにサイドウォールスペーサの幅を増大し、サイドウォールスペーサの幅が１５ｎｍを越えるようになると駆動電流は一定値を示すようになる。以上の観点から、サイドウォールスペーサの幅には最適値があり、第1に用いるサイドウォールスペーサの幅は５から１５ｎｍで形成することが望ましい。
【００３４】
次に、第２の実施の形態について、第５図に基づいて説明する。第２の実施の形態は、例えば１５ｎｍ以上のサイドウォールスペーサ幅を設定する必要がある場合のＭＩＳ型トランジスタの完成断面図である。
【００３５】
前述の第1の実施の形態と同様に、シリコン基板１上にゲート絶縁膜３およびポリシリコンからなるゲート電極４を形成する。次に、シリコン酸化膜よりも誘電率の大きい絶縁膜、例えば、窒化シリコン膜、シリコン膜、酸化アルミニウム膜、酸化タンタル膜、酸化チタン膜、酸化ジルコニウム膜および酸化ハフニウム膜等をＣＶＤ法等により堆積し、この絶縁膜をエッチバックしてゲート電極の側壁に第１のサイドウォールスペーサ５を，例えば５から１５ｎｍ形成する。
この時、デバイスの信頼性を確保するため、第１のサイドウォールスペーサを堆積する前に、例えば６５０℃でライト酸化を行い、シリコン基板１およびゲート電極４表面を極薄膜のシリコン酸化膜で被覆しても良い。
【００３６】
次に誘電率の低い絶縁膜、シリコン酸化膜を堆積し、この絶縁膜をエッチバックして第２のサイドウォールスペーサ１２を形成する。この第１および第２のサイドウォールスペーサをマスクとして所定導電型の不純物をイオン注入し不純物拡散層領域６を形成する。次に、同様にしてシリコン酸化膜をＣＶＤ法等により堆積し、この絶縁膜をエッチバックして第３のサイドウォールスペーサ１４を形成する。その後、これをマスクとしてイオン注入して、高濃度の不純物が導入されてなる第２の不純物領域８を形成する。
続いて、例えば１０００℃１秒程度のアニールにより不純物の活性化処理を行う。しかる後、拡散層領域８およびゲート電極４の表層に金属シリサイド層９を形成する。このシリサイド層は、例えば、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等の金属シリサイドからなる。金属シリサイド層を形成した後、層間絶縁膜１０、さらにはドレインおよびソース電極を含む配線用電極１１を所望の回路方式に従って形成する。
【００３７】
上記第２の実施の形態によれば、第１の実施の形態よりも、より実効チャネル長を大きく確保することができるため、短チャネル効果をより効果的に抑制することができる。さらに、ゲート電極３の内側の側壁には高い誘電率を有した絶縁膜を用いているので、高い駆動電流を同時に確保できる。しかも、高い誘電率を有したサイドウォールスペーサの使用を必要最小限にとどめ、残りの部分は誘電率の小さい絶縁膜（シリコン酸化膜）用いてサイドウォールスペーサを形成しているので、寄生容量の増大も抑制することができる。
【００３８】
図７は本発明による第３の実施の形態を示した図で、前記第１の実施の形態において、絶縁膜のエッチバックにより形成した第１のサイドウォールスペーサ５を用いる代わりに、第１の薄膜１３を用い、以下前記第１の実施の形態に基づいてトランジスタを製造した。上記第１の薄膜１３は、シリコン酸化膜よりも誘電率の大きい絶縁膜、例えば、窒化シリコン膜や酸化チタン膜等をＣＶＤ法等により堆積したものである。この第１の薄膜１３は、第1の不純物拡散層領域６のチャネルへの横方向の広がりを抑制するものであり、そのサイドウォールスペーサ幅は絶縁膜の堆積膜厚によって制御する。
【００３９】
以上のように、第１の薄膜１３を用いた本実施の形態においても、トランジスタの短チャネル効果を抑制でき、かつ、駆動能力を高くすることができる。
【００４０】
図８は本発明による第４の実施の形態を示した図で、前記第２の実施の形態において、絶縁膜のエッチバックにより形成した第１のサイドウォールスペーサ５および第２のサイドウォールスペーサ１２を用いる代わりに、第１の薄膜１３および第２の薄膜１４を用いて、以下前記第２の実施の形態に基づいてトランジスタを製造した。上記第１の薄膜１３は、シリコン酸化膜よりも誘電率の大きい絶縁膜、例えば、窒化シリコン膜や酸化チタン膜等をＣＶＤ法等により堆積したものである。また、第２の薄膜１４は誘電率の低い絶縁膜、シリコン酸化膜を堆積して形成した。
【００４１】
この第１の薄膜１３および第２の薄膜１４は、第1の不純物拡散層領域６のチャネルへの横方向の広がりを抑制するものである。そのサイドウォールスペーサ幅はそれぞれの絶縁膜の堆積膜厚によって制御する。この時、すでに上述した通り、誘電率の高い絶縁膜である第１の薄膜１３の膜厚は、５から１５ｎｍとし、残りは誘電率の低い絶縁膜の堆積膜厚によって、設定サイドウォールスペーサ幅に調整することが望ましい。
【００４２】
上記実施の形態によれば、第１の実施の形態よりも、より実効チャネル長を大きく確保することができるため、短チャネル効果をより効果的に抑制することができる。さらに、ゲート電極３の内側の側壁には高い誘電率を有した絶縁膜を用いているため、高い駆動電流を同時に確保できる。しかも、高い誘電率を有したサイドウォールスペーサの使用を必要最小限にとどめ、残りの部分は誘電率の小さい絶縁膜（シリコン酸化膜）用いてサイドウォールスペーサを形成しているので、寄生容量の増大も抑制することができる。
【００４３】
以上のように、第１の薄膜１３および第２の薄膜１４を用いた本実施の形態においても、トランジスタの短チャネル効果を抑制でき、かつ、駆動能力を高くすることができる。
【００４４】
図９は本発明による第５の実施の形態を示した図で、この発明を用いて、Ｎ型およびＰ型両トランジスタを同一基板上に製造する実施例の形態である。この図９は、前述した第１の実施例の形態と従来の方法を組み合わせることによって、Ｎ型とＰ型トランジスタの実効ゲート長をそれぞれ独立に設定できる半導体装置の製造方法である。
【００４５】
シリコン基板１にＰウェル領域２０、Ｎウェル領域２１および素子分離用のフィールド酸化膜２を形成後、ゲート絶縁膜２２およびポリシリコンからなるゲート電極２３および２４を形成する。
この状態で、Ｎ型トランジスタに対して、ゲート電極２３をマスクとして所定導電型の不純物をイオン注入しＮ−型の不純物拡散層領域２５を形成する。
【００４６】
次に、シリコン酸化膜よりも誘電率の大きい絶縁膜、例えば、窒化シリコン膜や酸化チタン膜等をＣＶＤ法等により堆積し、この絶縁膜をエッチバックしてゲート電極２３および２４の側壁に第１のサイドウォールスペーサ２８を形成する。
この状態で、Ｐ型トランジスタに対して、ゲート電極２４、第1のサイドウォールスペーサ２８をマスクとして所定導電型の不純物をイオン注入しＰ−型の不純物拡散層領域２６を形成する。
【００４７】
次に、第１のサイドウォールスペーサ２７および２８より誘電率の小さい絶縁膜、例えばシリコン酸化膜をＣＶＤ法等により堆積し、同様にしてこの絶縁膜をエッチバックして第２のサイドウォールスペーサ３０および３２を形成する。
この状態で、Ｎ型トランジスタに対して、ゲート電極２３および第1のサイドウォールスペーサ２７および第２のサイドウォールスペーサ３０をマスクとして所定導電型の不純物をイオン注入しＮ＋型の不純物拡散層領域３１を形成する。
続いて、Ｐ型トランジスタに対して、ゲート電極２４および第1のサイドウォールスペーサ２８および第２のサイドウォールスペーサ３２をマスクとして所定導電型の不純物をイオン注入しＰ＋型の不純物拡散層領域３３を形成する。
続いて、アニールより不純物の活性化処理を行う。上記の処理は、例えば１０００℃１秒程度で行うが、できる限り処理時間を短くし、熱履歴を短くすることで、不純物の拡散を抑制するのが望ましい。しかる後、拡散層領域３１、３３およびゲート電極２３および２４の表層に金属シリサイド層３４を形成する。このシリサイド層は、例えば、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等の金属シリサイドからなる。金属シリサイド層を形成した後、層間絶縁膜３５、さらにはドレインおよびソース電極を含む配線用電極３６を所望の回路方式に従って形成する。
【００４８】
以上のように、Ｎ型トランジスタは、ゲート電極２３をマスクとして所定導電型の不純物をイオン注入しＮ−型の不純物拡散層領域２５を形成し、Ｐ型トランジスタは、ゲート電極２４、第1のサイドウォールスペーサ２８をマスクとして所定導電型の不純物をイオン注入しＰ−型の不純物拡散層領域２６を形成することで、Ｎ型とＰ型トランジスタの実効ゲート長をそれぞれ独立に設定できる製造方法を提供することができる。さらに、ゲート電極２４の内側の側壁には高い誘電率を有した絶縁膜を用いているため、高い駆動電流を同時に確保できる。しかも、高い誘電率を有したサイドウォールスペーサの使用を必要最小限にとどめ、残りの部分は誘電率の小さい絶縁膜（シリコン酸化膜）用いてサイドウォールスペーサを形成しているので、寄生容量の増大も抑制することができる。
なお、上記第５の実施の形態例では、従来の方法でＮ型トランジスタを、第１の実施例の形態でＰ型トランジスタを製造したが、従来の方法でＰ型トランジスタを、第１の実施例の形態でＮ型トランジスタを製造することもできる。
【００４９】
図１０は本発明による第６の実施の形態を示した図で、この発明を用いて、Ｎ型およびＰ型両トランジスタを同一基板上に製造する実施例の形態である。この図９は、前述の第１および第２の実施例の形態を組み合わせることによって、Ｎ型とＰ型トランジスタをそれぞれ独立に設計できる半導体装置の製造方法である。
【００５０】
シリコン基板１にＰウェル２０、Ｎウェル領域２１および素子分離用のフィールド酸化膜２を形成後、ゲート絶縁膜３およびポリシリコンからなるゲート電極２３および２４を形成する。次に、シリコン酸化膜よりも誘電率の大きい絶縁膜、例えば、窒化シリコン膜や酸化チタン膜等をＣＶＤ法等により堆積し、この絶縁膜をエッチバックしてゲート電極２３および２４の側壁に第１のサイドウォールスペーサ２７および２８を形成する。この時、デバイスの信頼性を確保するため、第１のサイドウォールスペーサを堆積する前に、例えば６５０℃でライト酸化を行い、シリコン基板１およびゲート電極２３および２４の表面を極薄膜のシリコン酸化膜で被覆しても良い。
この状態で、Ｎ型トランジスタに対して、ゲート電極２３および第1のサイドウォールスペーサ２７をマスクとして所定導電型の不純物をイオン注入しＮ−型の不純物拡散層領域２５を形成する。
【００５１】
次に、第１のサイドウォールスペーサ２７および２８より誘電率の小さい絶縁膜、例えばシリコン酸化膜をＣＶＤ法等により堆積し、同様にしてこの絶縁膜をエッチバックして第２のサイドウォールスペーサ２９および３７を形成する。
この状態で、Ｐ型トランジスタに対して、ゲート電極２４、第1のサイドウォールスペーサ２８および第２のサイドウォールスペーサ２９をマスクとして所定導電型の不純物をイオン注入しＰ−型の不純物拡散層領域２６を形成する。
【００５２】
次に、第１のサイドウォールスペーサ２７および２８より誘電率の小さい絶縁膜、例えばシリコン酸化膜をＣＶＤ法等により堆積し、同様にしてこの絶縁膜をエッチバックして第３のサイドウォールスペーサ３０および３２を形成する。
この状態で、Ｎ型トランジスタに対して、ゲート電極２３および第1のサイドウォールスペーサ２７、第２のサイドウォールスペーサ３７および第３のサイドウォールスペーサ３０をマスクとして所定導電型の不純物をイオン注入しＮ＋型の不純物拡散層領域３１を形成する。
【００５３】
続いて、Ｐ型トランジスタに対して、ゲート電極２４および第1のサイドウォールスペーサ２８、第２のサイドウォールスペーサ２９および第３のサイドウォールスペーサ３２をマスクとして所定導電型の不純物をイオン注入しＰ＋型の不純物拡散層領域３３を形成する。
【００５４】
続いて、アニールより不純物の活性化処理を行う。上記の処理は、例えば１０００℃１秒程度で行うが、できる限り処理時間を短くし、熱履歴を短くすることで、不純物の拡散を抑制するのが望ましい。しかる後、拡散層領域３１、３３およびゲート電極２３および２４の表層に金属シリサイド層３４を形成する。このシリサイド層は、例えば、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等の金属シリサイドからなる。金属シリサイド層を形成した後、層間絶縁膜３５、さらにはドレインおよびソース電極を含む配線用電極３６を所望の回路方式に従って形成する。
【００５５】
以上のように、Ｎ型トランジスタは、ゲート電極２３および第1のサイドウォールスペーサ２７をマスクとして所定導電型の不純物をイオン注入しＮ−型の不純物拡散層領域２５を形成し、Ｐ型トランジスタは、ゲート電極２４、第1のサイドウォールスペーサ２８および第２のサイドウォールスペーサ２９をマスクとして所定導電型の不純物をイオン注入しＰ−型の不純物拡散層領域２６を形成することで、第５の実施例の形態よりもより広範囲にＮ型とＰ型トランジスタの実効ゲート長をそれぞれ独立に設定できる製造方法を提供することができる。さらに、ゲート電極２３および２４の内側の側壁には高い誘電率を有した絶縁膜を用いているため、高い駆動電流を同時に確保できる。しかも、高い誘電率を有したサイドウォールスペーサの使用を必要最小限にとどめ、残りの部分は誘電率の小さい絶縁膜（シリコン酸化膜）用いてサイドウォールスペーサを形成しているので、寄生容量の増大も抑制することができる。
なお、上記第６の実施の形態例では、第１の実施例の形態でＮ型トランジスタを、第２の実施例の形態でＰ型トランジスタを製造したが、第２の実施例の形態でＰ型トランジスタを、第１の実施例の形態でＮ型トランジスタを製造することもできる。
【００５６】
図１１は本発明による第７の実施の形態を示した図で、前記第５の実施の形態において、絶縁膜のエッチバックにより形成した第１のサイドウォールスペーサ２７および２８を用いる変わりに、第１の薄膜４２および４４を用い、以下前記第５の実施の形態に基づいてトランジスタを製造した。上記第１の薄膜４２および４４は、シリコン酸化膜よりも誘電率の大きい絶縁膜、例えば、窒化シリコン膜や酸化チタン膜等をＣＶＤ法等により堆積したものである。
【００５７】
以上のように、Ｎ型トランジスタは、ゲート電極２３をマスクとして所定導電型の不純物をイオン注入しＮ−型の不純物拡散層領域２５を形成し、Ｐ型トランジスタは、ゲート電極２４、第1の薄膜４４をマスクとして所定導電型の不純物をイオン注入しＰ−型の不純物拡散層領域２６を形成することで、前記第５の実施の形態例同様、Ｎ型とＰ型トランジスタの実効ゲート長をそれぞれ独立に設定できる製造方法を提供することができる。さらに、ゲート電極２４の内側の側壁には高い誘電率を有した絶縁膜を用いているため、高い駆動電流を同時に確保できる。しかも、高い誘電率を有したサイドウォールスペーサの使用を必要最小限にとどめ、残りの部分は誘電率の小さい絶縁膜（シリコン酸化膜）用いてサイドウォールスペーサを形成しているので、寄生容量の増大も抑制することができる。
なお、上記第７の実施の形態例では、従来の方法でＮ型トランジスタを、第３の実施例の形態でＰ型トランジスタを製造したが、従来の方法でＰ型トランジスタを、第３の実施例の形態でＮ型トランジスタを製造することもできる。
【００５８】
図１２は本発明による第８の実施の形態を示した図で、前記第６の実施の形態において、絶縁膜のエッチバックにより形成した第１のサイドウォールスペーサ２７および２８、第２のサイドウォールスペーサ２９および３７を用いる変わりに、第１の薄膜４２および４４、第２の薄膜４５および４７を用いて、以下前記第６の実施の形態に基づいてトランジスタを製造した。上記第１の薄膜４２および４４は、シリコン酸化膜よりも誘電率の大きい絶縁膜、例えば、窒化シリコン膜や酸化チタン膜等をＣＶＤ法等により堆積したものである。また、第２の薄膜４５および４７は誘電率の低い絶縁膜、シリコン酸化膜を堆積して形成したものである。
【００５９】
以上のように、Ｎ型トランジスタは、ゲート電極２３および第1の薄膜４２をマスクとして所定導電型の不純物をイオン注入しＮ−型の不純物拡散層領域２５を形成し、Ｐ型トランジスタは、ゲート電極２４、第1の薄膜４４および第２の薄膜４５をマスクとして所定導電型の不純物をイオン注入しＰ−型の不純物拡散層領域２６を形成することで、第６の実施例の形態よりもより広範囲にＮ型とＰ型トランジスタの実効ゲート長をそれぞれ独立に設定できる製造方法を提供することができる。さらに、ゲート電極２３および２４の内側の側壁には高い誘電率を有した絶縁膜を用いているため、高い駆動電流を同時に確保できる。しかも、高い誘電率を有したサイドウォールスペーサの使用を必要最小限にとどめ、残りの部分は誘電率の小さい絶縁膜（シリコン酸化膜）用いてサイドウォールスペーサを形成しているので、寄生容量の増大も抑制することができる。
なお、上記第８の実施の形態例では、第３の実施例の形態でＮ型トランジスタを、第４の実施例の形態でＰ型トランジスタを製造したが、第４の実施例の形態でＰ型トランジスタを、第３の実施例の形態でＮ型トランジスタを製造することもできる。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、ＭＩＳ型トランジスタに対して、高い誘電率を有する絶縁膜でサイドウォールスペーサを形成し、これを導入端として不純物拡散層領域を形成するので、短チャネル効果を十分に抑制し、かつソース・ドレイン寄生抵抗の抑制が達成されるため、高い駆動能力を同時に達成することができる。この時、高誘電率のサイドウォールスペーサの側壁は高駆動電流を達成するために必要な最適膜厚のみ（５から１５ｎｍ）とし、その外側のサイドウォールスペーサは誘電率の小さい絶縁膜（シリコン酸化膜）で構成するので、寄生容量を低く抑えることができる。この結果、微細ＭＩＳ型トランジスタの高速動作が可能になる。
【００６１】
また、Ｎ型トランジスタとＰ型トランジスタによって構成されたＭＩＳ型半導体装置に関して、Ｎ型トランジスタとＰ型トランジスタの実効ゲート長をそれぞれ独立に設計して同一基板上に形成可能な製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明による第１の実施の形態によるＭＩＳ型電界効果トランジスタの完成断面図。
【図２】第１の実施の形態によるＭＩＳ型電界効果トランジスタの製造工程を説明する図。
【図３】サイドウォールスペーサ材料に用いる絶縁膜の比誘電率と駆動電流および寄生抵抗の関係を示す図。
【図４】サイドウォールスペーサ材料に用いる絶縁膜の比誘電率とトランジスタ遅延および寄生容量の関係を示す図。
【図５】サイドウォールスペーサ材料の膜厚とトランジスタの駆動電流との関係を示す図。
【図６】本発明による第２の実施の形態によるＭＩＳ型電界効果トランジスタの完成断面図。
【図７】本発明による第３の実施の形態によるＭＩＳ型電界効果トランジスタの完成断面図。
【図８】本発明による第４の実施の形態によるＭＩＳ型電界効果トランジスタの完成断面図。
【図９】本発明による第５の実施の形態によるＭＩＳ半導体装置の完成断面図。
【図１０】本発明による第６の実施の形態によるＭＩＳ半導体装置の完成断面図。
【図１１】本発明による第７の実施の形態によるＭＩＳ半導体装置の完成断面図。
【図１２】本発明による第８の実施の形態によるＭＩＳ半導体装置の完成断面図。
【符号の説明】
１…半導体基板、又はＰ導電型ウエル領域、２…フィールド酸化膜、３…ゲート絶縁膜、４…ゲート電極、５…第１のサイドウォールスペーサ、６…第１の不純物領域（Ｎ-またはＰ-）、７…第２のサイドウォールスペーサ、８…第２の不純物領域（Ｎ+またはＰ+）、９…金属シリサイド層、１０…層間絶縁膜、１１…金属電極、１３…第１の薄膜、１４…第２の薄膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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