(57)【特許請求の範囲】
【請求項１】
入力アナログ信号を２０ＭＨｚ以上の動作速度でデジタルデータに変換する高速ＡＤコンバータと、
前記デジタルデータをデジタル信号処理するデジタル信号処理部と、
前記高速ＡＤコンバータから出力されるデジタルデータを前記高速ＡＤコンバータから出力されるデータレディ信号に同期して記憶すると共に記憶したデジタルデータを前記デジタル信号処理部で用いるデジタル信号処理用クロック信号に同期して読み出し前記デジタル信号処理部に渡すデータ記憶手段と、
高安定水晶発振器と、
前記高安定水晶発振器の出力信号の周波数を逓倍したＲＦクロック信号を出力するＲＦ逓倍回路と、
前記ＲＦクロック信号から差動ＲＦクロック信号を生成して前記高速ＡＤコンバータ用クロックとする高速ＡＤコンバータ用ＲＦパルストランスとを具備し、
前記データ記憶手段は、デュアルクロック同期型ＦＩＦＯと、記憶開始を指示するスタート信号に応じて前記高速ＡＤコンバータから出力されるデジタルデータを前記データレディ信号に同期して前記デュアルクロック同期型ＦＩＦＯに記憶させる書込制御回路と、前記デュアルクロック同期型ＦＩＦＯから出力されるエンプティ信号に応じて前記デュアルクロック同期型ＦＩＦＯからデジタルデータを前記デジタル信号処理用クロック信号に同期して読み出す読出制御回路とを具備してなることを特徴とする高速ＡＤ変換信号処理装置。
【請求項２】
請求項１に記載の高速ＡＤ変換信号処理装置において、
前記読出制御回路は、前記デュアルクロック同期型ＦＩＦＯからデジタルデータを読出中であることを外部へ知らせるためのシンクレディ信号を生成し出力することを特徴とする高速ＡＤ変換信号処理装置。
【請求項３】
請求項１又は請求項２に記載の高速ＡＤ変換信号処理装置において、
前記ＲＦクロック信号から該ＲＦクロック信号と電気的に分離した分離クロック信号を生成する分離用ＲＦパルストランスと、
前記分離クロック信号から前記デジタル信号処理用クロック信号を生成する比較器とを具備したことを特徴とする高速ＡＤ変換信号処理装置。
【請求項４】
請求項１から請求項３のいずれかに記載の高速ＡＤ変換信号処理装置を具備し、
受信コイルで受信したＮＭＲ信号を入力アナログ信号として前記高速ＡＤ変換信号処理装置で処理することを特徴とするＭＲＩ装置。
【請求項５】
第１入力クロック信号からデータレディ信号を生成する第１クロックバッファと、
第２入力クロック信号からデジタル信号処理用クロック信号を生成すると共に外部へも出力する第２クロックバッファと、
入力デジタルデータを前記データレディ信号に同期して保持し出力するラッチと、
前記ラッチから出力されるデジタルデータを前記データレディ信号に同期して記憶すると共に記憶したデジタルデータを前記デジタル信号処理用クロック信号に同期して読み出し出力するデータ記憶手段とを具備し、
前記データ記憶手段は、デュアルクロック同期型ＦＩＦＯと、記憶開始を指示するスタート信号に応じて前記入力デジタルデータを前記データレディ信号に同期して前記デュアルクロック同期型ＦＩＦＯに記憶させる書込制御回路と、前記デュアルクロック同期型ＦＩＦＯから出力されるエンプティ信号に応じて前記デュアルクロック同期型ＦＩＦＯからデジタルデータを前記デジタル信号処理用クロック信号に同期して読み出す読出制御回路とを具備してなることを特徴とするデジタルレシーバフロントエンド回路。
【請求項６】
請求項５に記載のデジタルレシーバフロントエンド回路において、
前記読出制御回路は、前記デュアルクロック同期型ＦＩＦＯからデジタルデータを読出中であることを外部へ知らせるためのシンクレディ信号を生成し出力することを特徴とするデジタルレシーバフロントエンド回路。
【請求項７】
入力アナログ信号を２０ＭＨｚ以上の動作速度でデジタルデータに変換する高速ＡＤコンバータと、高安定水晶発振器と、前記高安定水晶発振器の出力信号の周波数を逓倍したＲＦクロック信号を出力するＲＦ逓倍回路と、前記ＲＦクロック信号から差動ＲＦクロック信号を生成して前記高速ＡＤコンバータ用クロックとする高速ＡＤコンバータ用ＲＦパルストランスと、前記高速ＡＤコンバータから出力されるデータレディ信号を外部へ出力するクロックドライバと、前記ＲＦクロック信号から該ＲＦクロック信号と電気的に分離した分離クロック信号を生成する分離用ＲＦパルストランスと、前記分離クロック信号から前記デジタル信号処理用クロック信号を生成する比較器と、前記高速ＡＤコンバータから出力されるデジタルデータを前記データレディ信号に同期して保持し出力するラッチとを具備したＲＦレシーバ回路と、
請求項５又は請求項６に記載のデジタルレシーバフロントエンド回路と、
デジタル信号処理部とを具備し、
受信コイルで受信したＮＭＲ信号を入力アナログ信号として前記ＲＦレシーバ回路に入力し、前記ＲＦレシーバ回路のラッチから出力されるデジタルデータを入力デジタルデータとして前記デジタルレシーバフロントエンド回路に入力し、前記ＲＦレシーバ回路のクロックドライバから出力されるデータレディ信号を第１入力クロック信号として前記デジタルレシーバフロントエンド回路に入力し、前記ＲＦレシーバ回路の比較器から出力されるデジタル信号処理用クロック信号を第２入力クロック信号として前記デジタルレシーバフロントエンド回路に入力し、前記デジタルレシーバフロントエンド回路のデュアルクロック同期型ＦＩＦＯから出力されるデジタルデータおよび前記第２クロックバッファから出力されるデジタル信号処理用クロック信号を前記デジタル信号処理部に入力することを特徴とするＭＲＩ装置。
【請求項８】
入力アナログ信号を２０ＭＨｚ以上の動作速度でデジタルデータに変換する高速ＡＤコンバータと、高安定水晶発振器と、前記高安定水晶発振器の出力信号の周波数を逓倍したＲＦクロック信号を出力するＲＦ逓倍回路と、前記ＲＦクロック信号から差動ＲＦクロック信号を生成して前記高速ＡＤコンバータ用クロックとする高速ＡＤコンバータ用ＲＦパルストランスと、前記高速ＡＤコンバータから出力されるデータレディ信号を外部へ出力するクロックドライバと、前記ＲＦクロック信号から該ＲＦクロック信号と電気的に分離した分離クロック信号を生成する分離用ＲＦパルストランスと、前記分離クロック信号から前記デジタル信号処理用クロック信号を生成する比較器と、前記高速ＡＤコンバータから出力されるデジタルデータを前記データレディ信号に同期して保持し出力するラッチとを具備したＲＦレシーバ回路と、
請求項５又は請求項６に記載のデジタルレシーバフロントエンド回路と、
デジタル信号処理部と、
パルスシーケンスに応じて前記スタート信号を生成し前記デジタルレシーバフロントエンド回路に入力する制御論理部とを具備し、
受信コイルで受信したＮＭＲ信号を入力アナログ信号として前記ＲＦレシーバ回路に入力し、前記ＲＦレシーバ回路のラッチから出力されるデジタルデータを入力デジタルデータとして前記デジタルレシーバフロントエンド回路に入力し、前記ＲＦレシーバ回路のクロックドライバから出力されるデータレディ信号を第１入力クロック信号として前記デジタルレシーバフロントエンド回路に入力し、前記ＲＦレシーバ回路の比較器から出力されるデジタル信号処理用クロック信号を第２入力クロック信号として前記デジタルレシーバフロントエンド回路に入力し、前記デジタルレシーバフロントエンド回路のデュアルクロック同期型ＦＩＦＯから出力されるデジタルデータおよび前記第２クロックバッファから出力されるデジタル信号処理用クロック信号を前記デジタル信号処理部に入力し、前記デジタルレシーバフロントエンド回路の第２クロックバッファから出力されるデジタル信号処理用クロック信号を前記制御論理部に入力することを特徴とするＭＲＩ装置。
【請求項９】
入力アナログ信号を２０ＭＨｚ以上の動作速度でデジタルデータに変換する高速ＡＤコンバータと、高安定水晶発振器と、前記高安定水晶発振器の出力信号の周波数を逓倍したＲＦクロック信号を出力するＲＦ逓倍回路と、前記ＲＦクロック信号から差動ＲＦクロック信号を生成して前記高速ＡＤコンバータ用クロックとする高速ＡＤコンバータ用ＲＦパルストランスと、前記高速ＡＤコンバータから出力されるデータレディ信号を外部へ出力するクロックドライバと、前記ＲＦクロック信号から該ＲＦクロック信号と電気的に分離した分離クロック信号を生成する分離用ＲＦパルストランスと、前記分離クロック信号から前記デジタル信号処理用クロック信号を生成する比較器と、前記高速ＡＤコンバータから出力されるデジタルデータを前記データレディ信号に同期して保持し出力するラッチとを具備したＲＦレシーバ回路と、
請求項６に記載のデジタルレシーバフロントエンド回路と、
デジタル信号処理部と、
パルスシーケンスに応じて前記スタート信号を生成し前記デジタルレシーバフロントエンド回路に入力する制御論理部とを具備し、
受信コイルで受信したＮＭＲ信号を入力アナログ信号として前記ＲＦレシーバ回路に入力し、前記ＲＦレシーバ回路のラッチから出力されるデジタルデータを入力デジタルデータとして前記デジタルレシーバフロントエンド回路に入力し、前記ＲＦレシーバ回路のクロックドライバから出力されるデータレディ信号を第１入力クロック信号として前記デジタルレシーバフロントエンド回路に入力し、前記ＲＦレシーバ回路の比較器から出力されるデジタル信号処理用クロック信号を第２入力クロック信号として前記デジタルレシーバフロントエンド回路に入力し、前記デジタルレシーバフロントエンド回路のデュアルクロック同期型ＦＩＦＯから出力されるデジタルデータおよび前記第２クロックバッファから出力されるデジタル信号処理用クロック信号を前記デジタル信号処理部に入力し、前記デジタルレシーバフロントエンド回路の読出制御回路から出力されるシンクレディ信号および前記第２クロックバッファから出力されるデジタル信号処理用クロック信号を前記制御論理部に入力することを特徴とするＭＲＩ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ＡＤ（Analog to Digital）変換信号処理装置、ＲＦ（Radio Frequency）レシーバ回路、デジタルレシーバフロントエンド回路、ＭＲＩ（Magnetic Resonance Imaging）装置および高速ＡＤ変換装置に関する。さらに詳しくは、高速ＡＤコンバータからデジタルデータが出力されるタイミングとデジタル信号処理部で用いるデジタル信号処理用クロック信号とにタイミングのずれがあってもそれを吸収してデジタルデータを高速ＡＤコンバータからデジタル信号処理部に適正に渡すことが出来る高速ＡＤ変換信号処理装置、その高速ＡＤ変換信号処理装置に用いうるＲＦレシーバ回路およびデジタルレシーバフロントエンド回路、前記高速ＡＤ変換信号処理装置等を用いたＭＲＩ装置および前記高速ＡＤ変換信号処理装置に用いうる高速ＡＤ変換装置に関する。
【０００２】
【従来の技術】
近年、ＭＲＩ装置においても信号処理のデジタル化が進められている。すなわち、受信コイルで受信したＮＭＲ信号を高速ＡＤコンバータでデジタルデータに変換してからデジタル信号処理部に渡し、デジタル信号処理部でデジタル信号処理（例えばデジタルフィルタリング等）してから計算機に渡し、計算機で画像再構成等を行う方式が進められている。
【０００３】
【発明が解決しようとする課題】
高速ＡＤコンバータが出力するデジタルデータをデジタル信号処理部に渡す場合、高速ＡＤコンバータからデジタルデータが出力されるタイミングとデジタル信号処理部で用いるデジタル信号処理用クロック信号とにタイミングのずれが存在する。
このタイミングのずれは、高速ＡＤコンバータ用クロック信号とデジタル信号処理用クロック信号とが独立に生成される場合は当然生じるが、一つのクロック信号を両方に分配した場合にも生じる。その原因は、高速ＡＤコンバータが必要とする差動ＲＦクロック信号を生成するために高速ＡＤコンバータ用クロック信号回路にはＲＦパルストランスが使用されていること、高速ＡＤコンバータからデジタルデータが出力されるタイミングにデバイスによるバラツキがあること、デジタルデータ伝送系の遅延時間とクロック信号伝送系の遅延時間とが異なることなどが挙げられる。
しかし、上記タイミングのずれがあると、デジタルデータを高速ＡＤコンバータからデジタル信号処理部に適正に渡せないことがある問題点がある。
【０００４】
そこで、本発明の第１の目的は、高速ＡＤコンバータからデジタルデータが出力されるタイミングとデジタル信号処理部で用いるデジタル信号処理用クロック信号とにタイミングのずれがあっても、それを吸収して、デジタルデータを高速ＡＤコンバータからデジタル信号処理部に適正に渡すことが出来る高速ＡＤ変換信号処理装置を提供することにある。
また、本発明の第２の目的は、上記高速ＡＤ変換信号処理装置に用いうるＲＦレシーバ回路およびデジタルレシーバフロントエンド回路を提供することにある。
また、本発明の第３の目的は、前記高速ＡＤ変換信号処理装置等を用いたＭＲＩ装置を提供することにある。
さらに、本発明の第４の目的は、前記高速ＡＤ変換信号処理装置に用いうる高速ＡＤ変換装置を提供することにある。
【０００５】
【課題を解決するための手段】
第１の観点では、本発明は、入力アナログ信号を２０ＭＨｚ以上の動作速度でデジタルデータに変換する高速ＡＤコンバータと、前記デジタルデータをデジタル信号処理するデジタル信号処理部と、前記高速ＡＤコンバータから出力されるデジタルデータを前記高速ＡＤコンバータから出力されるデータレディ信号に同期して記憶すると共に記憶したデジタルデータを前記デジタル信号処理部で用いるデジタル信号処理用クロック信号に同期して読み出し前記デジタル信号処理部に渡すデータ記憶手段とを具備したことを特徴とする高速ＡＤ変換信号処理装置を提供する。
上記第１の観点による高速ＡＤ変換信号処理装置では、高速ＡＤコンバータからデジタルデータが出力されるタイミング（データレディ信号に基づくタイミング）でデータ記憶手段にデジタルデータを記憶する。そして、デジタル信号処理部の動作タイミング（デジタル信号処理用クロック信号に基づくタイミング）でデータ記憶手段からデジタルデータを読み出し、デジタル信号処理部に渡す。これにより、高速ＡＤコンバータからデジタルデータが出力されるタイミングとデジタル信号処理部で用いるデジタル信号処理用クロック信号とにタイミングのずれがあっても、それがデータ記憶手段を介することで吸収されるから、デジタルデータを高速ＡＤコンバータからデジタル信号処理部に適正に渡すことが出来る。
なお、上記構成において「データレディ信号」は、高速ＡＤコンバータから出力される「有効データの出力期間であることを示す信号」を意味し、「データバリッド信号」と呼ばれる場合もある。
【０００６】
第２の観点では、本発明は、上記構成の高速ＡＤ変換信号処理装置において、前記データ記憶手段は、デュアルクロック同期型ＦＩＦＯ（First-In First-Out）と、記憶開始を指示するスタート信号に応じて前記高速ＡＤコンバータから出力されるデジタルデータを前記データレディ信号に同期して前記デュアルクロック同期型ＦＩＦＯに記憶させる書込制御回路と、前記デュアルクロック同期型ＦＩＦＯから出力されるエンプティ信号に応じて前記デュアルクロック同期型ＦＩＦＯからデジタルデータを前記デジタル信号処理用クロック信号に同期して読み出す読出制御回路とを具備してなることを特徴とする高速ＡＤ変換信号処理装置を提供する。
上記第２の観点による高速ＡＤ変換信号処理装置では、外部からスタート信号を与えることにより、高速ＡＤコンバータから出力されるデジタルデータを、デュアルクロック同期型ＦＩＦＯに書き込ませることが出来る。そして、デジタルデータがデュアルクロック同期型ＦＩＦＯに書き込まれた時に出力されるエンプティ信号に応じて、デュアルクロック同期型ＦＩＦＯからデジタルデータを読み出すから、デジタルデータを高速ＡＤコンバータからデジタル信号処理部に適正に渡すことが出来る。
【０００７】
第３の観点では、本発明は、上記構成の高速ＡＤ変換信号処理装置において、前記読出制御回路は、前記デュアルクロック同期型ＦＩＦＯからデジタルデータを読出中であることを外部へ知らせるためのシンクレディ信号を生成し出力することを特徴とする高速ＡＤ変換信号処理装置を提供する。
上記第３の観点による高速ＡＤ変換信号処理装置では、シンクレディ信号を監視することにより、デュアルクロック同期型ＦＩＦＯからデジタルデータが出力されるタイミングを知ることが出来る。
【０００８】
第４の観点では、本発明は、上記構成の高速ＡＤ変換信号処理装置において、高安定水晶発振器と、前記高安定水晶発振器の出力信号の周波数を逓倍したＲＦクロック信号を出力するＲＦ逓倍回路と、前記ＲＦクロック信号から差動ＲＦクロック信号を生成して前記高速ＡＤコンバータ用クロックとする高速ＡＤコンバータ用ＲＦパルストランスとを具備したことを特徴とする高速ＡＤ変換信号処理装置を提供する。
上記第４の観点による高速ＡＤ変換信号処理装置では、高速ＡＤコンバータが必要とする差動ＲＦクロック信号を好適に生成することが出来る。
【０００９】
第５の観点では、本発明は、上記構成の高速ＡＤ変換信号処理装置において、前記ＲＦクロック信号から該ＲＦクロック信号と電気的に分離した分離クロック信号を生成する分離用ＲＦパルストランスと、前記分離クロック信号から前記デジタル信号処理用クロック信号を生成する比較器とを具備したことを特徴とする高速ＡＤ変換信号処理装置を提供する。
上記第５の観点による高速ＡＤ変換信号処理装置では、一つのクロック信号から高速ＡＤコンバータが必要とする差動ＲＦクロック信号とデジタル信号処理用クロック信号とを生成することが出来る。また、分離用ＲＦパルストランスを用いているから、アナログＲＦ回路とデジタル回路の一方から他方へクロック伝送系を介してノイズが侵入することを防止できる。
【００１０】
第６の観点では、本発明は、上記構成の高速ＡＤ変換信号処理装置を具備し、受信コイルで受信したＮＭＲ信号を入力アナログ信号として前記高速ＡＤ変換信号処理装置で処理することを特徴とするＭＲＩ装置を提供する。
上記第６の観点によるＭＲＩ装置では、受信信号処理のデジタル化を好適に進めることが出来る。
【００１１】
第７の観点では、本発明は、入力アナログ信号を２０ＭＨｚ以上の動作速度でデジタルデータに変換する高速ＡＤコンバータと、高安定水晶発振器と、前記高安定水晶発振器の出力信号の周波数を逓倍したＲＦクロック信号を出力するＲＦ逓倍回路と、前記ＲＦクロック信号から差動ＲＦクロック信号を生成して前記高速ＡＤコンバータ用クロックとする高速ＡＤコンバータ用ＲＦパルストランスと、前記高速ＡＤコンバータから出力されるデータレディ信号を外部へ出力するクロックドライバと、前記ＲＦクロック信号から該ＲＦクロック信号と電気的に分離した分離クロック信号を生成する分離用ＲＦパルストランスと、前記分離クロック信号から前記デジタル信号処理用クロック信号を生成する比較器と、前記高速ＡＤコンバータから出力されるデジタルデータを前記高速ＡＤコンバータから出力されるデータレディ信号に同期して保持し出力するラッチとを具備したことを特徴とするＲＦレシーバ回路を提供する。
上記第７の観点によるＲＦレシーバ回路を用いれば、ＭＲＩ装置の受信信号処理のデジタル化を好適に進めることが出来る。
【００１２】
第８の観点では、本発明は、第１入力クロック信号からデータレディ信号を生成する第１クロックバッファと、第２入力クロック信号からデジタル信号処理用クロック信号を生成すると共に外部へも出力する第２クロックバッファと、入力デジタルデータを前記データレディ信号に同期して保持し出力するラッチと、前記ラッチから出力されるデジタルデータを前記データレディ信号に同期して記憶すると共に記憶したデジタルデータを前記デジタル信号処理用クロック信号に同期して読み出し出力するデータ記憶手段とを具備したことを特徴とするデジタルレシーバフロントエンド回路を提供する。
上記第８の観点によるデジタルレシーバフロントエンド回路を用いれば、ＭＲＩ装置の受信信号処理のデジタル化を好適に進めることが出来る。
【００１３】
第９の観点では、本発明は、上記構成のデジタルレシーバフロントエンド回路において、前記データ記憶手段は、デュアルクロック同期型ＦＩＦＯと、記憶開始を指示するスタート信号に応じて前記入力デジタルデータを前記データレディ信号に同期して前記デュアルクロック同期型ＦＩＦＯに記憶させる書込制御回路と、前記デュアルクロック同期型ＦＩＦＯから出力されるエンプティ信号に応じて前記デュアルクロック同期型ＦＩＦＯからデジタルデータを前記デジタル信号処理用クロック信号に同期して読み出す読出制御回路とを具備してなることを特徴とするデジタルレシーバフロントエンド回路を提供する。
上記第９の観点によるデジタルレシーバフロントエンド回路を用いれば、ＭＲＩ装置の受信信号処理のデジタル化を好適に進めることが出来る。
【００１４】
第１０の観点では、本発明は、上記構成のデジタルレシーバフロントエンド回路において、前記読出制御回路は、前記デュアルクロック同期型ＦＩＦＯからデジタルデータを読出中であることを外部へ知らせるためのシンクレディ信号を生成し出力することを特徴とするデジタルレシーバフロントエンド回路を提供する。
上記第１０の観点によるデジタルレシーバフロントエンド回路を用いれば、ＭＲＩ装置の受信信号処理のデジタル化を好適に進めることが出来る。
【００１５】
第１１の観点では、本発明は、上記構成のＲＦレシーバ回路と、上記構成のデジタルレシーバフロントエンド回路と、デジタル信号処理部とを具備し、受信コイルで受信したＮＭＲ信号を入力アナログ信号として前記ＲＦレシーバ回路に入力し、前記ＲＦレシーバ回路のラッチから出力されるデジタルデータを入力デジタルデータとして前記デジタルレシーバフロントエンド回路に入力し、前記ＲＦレシーバ回路のクロックドライバから出力されるデータレディ信号を第１入力クロック信号として前記デジタルレシーバフロントエンド回路に入力し、前記ＲＦレシーバ回路の比較器から出力されるデジタル信号処理用クロック信号を第２入力クロック信号として前記デジタルレシーバフロントエンド回路に入力し、前記デジタルレシーバフロントエンド回路のデュアルクロック同期型ＦＩＦＯから出力されるデジタルデータおよび前記第２クロックバッファから出力されるデジタル信号処理用クロック信号を前記デジタル信号処理部に入力することを特徴とするＭＲＩ装置を提供する。
上記第１１の観点によるＭＲＩ装置では、受信信号処理のデジタル化を好適に進めることが出来る。
【００１６】
第１２の観点では、本発明は、上記構成のＲＦレシーバ回路と、上記構成のデジタルレシーバフロントエンド回路と、デジタル信号処理部と、パルスシーケンスに応じて前記スタート信号を生成し前記デジタルレシーバフロントエンド回路に入力する制御論理部とを具備し、受信コイルで受信したＮＭＲ信号を入力アナログ信号として前記ＲＦレシーバ回路に入力し、前記ＲＦレシーバ回路のラッチから出力されるデジタルデータを入力デジタルデータとして前記デジタルレシーバフロントエンド回路に入力し、前記ＲＦレシーバ回路のクロックドライバから出力されるデータレディ信号を第１入力クロック信号として前記デジタルレシーバフロントエンド回路に入力し、前記ＲＦレシーバ回路の比較器から出力されるデジタル信号処理用クロック信号を第２入力クロック信号として前記デジタルレシーバフロントエンド回路に入力し、前記デジタルレシーバフロントエンド回路のデュアルクロック同期型ＦＩＦＯから出力されるデジタルデータおよび前記第２クロックバッファから出力されるデジタル信号処理用クロック信号を前記デジタル信号処理部に入力し、前記デジタルレシーバフロントエンド回路の第２クロックバッファから出力されるデジタル信号処理用クロック信号を前記制御論理部に入力することを特徴とするＭＲＩ装置を提供する。
上記第１２の観点によるＭＲＩ装置では、受信信号処理のデジタル化を好適に進めることが出来る。
【００１７】
第１３の観点では、本発明は、上記構成のＲＦレシーバ回路と、上記構成のデジタルレシーバフロントエンド回路と、デジタル信号処理部と、パルスシーケンスに応じて前記スタート信号を生成し前記デジタルレシーバフロントエンド回路に入力する制御論理部とを具備し、受信コイルで受信したＮＭＲ信号を入力アナログ信号として前記ＲＦレシーバ回路に入力し、前記ＲＦレシーバ回路のラッチから出力されるデジタルデータを入力デジタルデータとして前記デジタルレシーバフロントエンド回路に入力し、前記ＲＦレシーバ回路のクロックドライバから出力されるデータレディ信号を第１入力クロック信号として前記デジタルレシーバフロントエンド回路に入力し、前記ＲＦレシーバ回路の比較器から出力されるデジタル信号処理用クロック信号を第２入力クロック信号として前記デジタルレシーバフロントエンド回路に入力し、前記デジタルレシーバフロントエンド回路のデュアルクロック同期型ＦＩＦＯから出力されるデジタルデータおよび前記第２クロックバッファから出力されるデジタル信号処理用クロック信号を前記デジタル信号処理部に入力し、前記デジタルレシーバフロントエンド回路の読出制御回路から出力されるシンクレディ信号および前記第２クロックバッファから出力されるデジタル信号処理用クロック信号を前記制御論理部に入力することを特徴とするＭＲＩ装置を提供する。
上記第１３の観点によるＭＲＩ装置では、受信信号処理のデジタル化を好適に進めることが出来る。
【００１８】
第１４の観点では、本発明は、入力アナログ信号を２０ＭＨｚ以上の動作速度でデジタルデータに変換する高速ＡＤコンバータと、前記高速ＡＤコンバータから出力されるデジタルデータを前記高速ＡＤコンバータから出力されるデータレディ信号に同期して記憶すると共に記憶したデジタルデータを外部から与えられた読出クロック信号に同期して読み出し出力するデータ記憶手段とを具備したことを特徴とする高速ＡＤ変換装置を提供する。
上記第１４の観点による高速ＡＤ変換装置では、高速ＡＤコンバータからデジタルデータが出力されるタイミングでデータ記憶手段にデジタルデータを記憶する。そして、外部から与えられた読出クロック信号に同期してデータ記憶手段からデジタルデータを読み出す。これにより、高速ＡＤコンバータからデジタルデータが出力されるタイミングと前記デジタルデータを信号処理する外部回路で用いるクロック信号とにタイミングのずれがあっても、それを吸収することが出来る。
【００１９】
第１５の観点では、本発明は、上記構成の高速ＡＤ変換装置において、前記データ記憶手段は、デュアルクロック同期型ＦＩＦＯと、外部から与えられたスタート信号に応じて前記高速ＡＤコンバータから出力されるデジタルデータを前記データレディ信号に同期して前記デュアルクロック同期型ＦＩＦＯに記憶させる書込制御回路と、前記デュアルクロック同期型ＦＩＦＯから出力されるエンプティ信号に応じて前記デュアルクロック同期型ＦＩＦＯからデジタルデータを前記読出クロック信号に同期して読み出す読出制御回路とを具備してなることを特徴とする高速ＡＤ変換信号処理装置を提供する。
上記第１５の観点による高速ＡＤ変換装置では、外部からスタート信号を与えることにより、高速ＡＤコンバータから出力されるデジタルデータを、デュアルクロック同期型ＦＩＦＯに書き込ませることが出来る。そして、デジタルデータがデュアルクロック同期型ＦＩＦＯに書き込まれた時に出力されるエンプティ信号に応じて、デュアルクロック同期型ＦＩＦＯからデジタルデータを読み出すから、デジタルデータを高速ＡＤコンバータから前記デジタルデータを信号処理する外部回路に適正に渡すことが出来る。
【００２０】
第１６の観点では、本発明は、上記構成の高速ＡＤ変換信号処理装置において、前記読出制御回路は、前記デュアルクロック同期型ＦＩＦＯからデジタルデータを読出中であることを外部へ知らせるためのシンクレディ信号を生成し出力することを特徴とする高速ＡＤ変換信号処理装置を提供する。
上記第１６の観点による高速ＡＤ変換装置では、シンクレディ信号を監視することにより、デュアルクロック同期型ＦＩＦＯからデジタルデータが出力されるタイミングを知ることが出来る。
【００２１】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を説明する。なお、これにより本発明が限定されるものではない。
【００２２】
−第１の実施形態−
図１は、本発明の第１の実施形態にかかるＭＲＩ装置１００を示すブロック図である。
このＭＲＩ装置１００において、マグネットアセンブリ１は、内部に被検体を挿入するための空間部分（ボア）を有し、この空間部分を取りまくようにして、被検体に一定の静磁場を印加する静磁場コイル１ｐと、Ｘ軸，Ｙ軸，Ｚ軸の勾配磁場（Ｘ軸，Ｙ軸，Ｚ軸の組み合わせによりスライス勾配軸，リード勾配軸，位相エンコード勾配軸が形成される）を発生するための勾配磁場コイル１ｇと、被検体内の原子核のスピンを励起するためのＲＦパルスを与える送信コイル１ｔと、被検体からのＮＭＲ信号を検出する受信コイル１ｒとが配置されている。前記静磁場コイル１ｐ，勾配磁場コイル１ｇ，送信コイル１ｔおよび受信コイル１ｒは、それぞれ静磁場電源２，勾配磁場駆動回路３，ＲＦ電力増幅器４および前置増幅器５に接続されている。
なお、静磁場コイル１ｐと静磁場電源２の代わりに永久磁石を用いてもよい。
【００２３】
シーケンス記憶回路６は、計算機７からの指令に従い、記憶しているパルスシーケンスに基づいて勾配磁場駆動回路３を操作し、前記マグネットアセンブリ１の勾配磁場コイル１ｇから勾配磁場を発生させると共に、ゲート変調回路８を操作し、ＲＦ発振回路９の搬送波出力信号を所定タイミング・所定包絡線形状のパルス状信号に変調し、それをＲＦパルスとしてＲＦ電力増幅器４に加え、ＲＦ電力増幅器４でパワー増幅した後、前記マグネットアセンブリ１の送信コイル１ｔに印加し、所望の撮像面を選択励起する。
【００２４】
前置増幅器５は、マグネットアセンブリ１の受信コイル１ｒで受信された被検体からのＮＭＲ信号を増幅し、高速ＡＤ変換信号処理装置１０に入力する。高速ＡＤ変換信号処理装置１０は、ＮＭＲ信号をデジタルデータに変換し、デジタル信号処理して、計算機７に入力する。前記高速ＡＤ変換信号処理装置１０については、後で詳述する。
制御論理部１１は、計算機７からの指示に基づいて、前記高速ＡＤ変換信号処理装置１０の動作の制御を行う。
【００２５】
計算機７は、操作コンソール１２から入力された情報を受け取る。また、計算機７は、ＡＤ変換信号処理装置１０からデジタルデータを読み込み、画像再構成演算を行ってＭＲ画像を生成する。その他、計算機７は、先述した制御を含む全体的な制御を受け持つ。
表示装置１３は、前記ＭＲ画像を表示する。
【００２６】
図２は、高速ＡＤ変換信号処理装置１０の構成例を示すブロック図である。
この高速ＡＤ変換信号処理装置１０は、ＲＦレシーバ回路２０と、デジタルレシーバフロントエンド回路３０と、デジタル信号処理回路４０とを具備してなる。
ＲＦレシーバ回路２０は、デジタルレシーバフロントエンド回路３０やデジタル信号処理回路４０などのデジタル回路から電気的・磁気的にシールドされており、デジタル回路からのノイズの混入を防いでいる。
【００２７】
ＲＦレシーバ回路２０は、入力ＮＭＲ信号を２０ＭＨｚ，４０ＭＨｚなどの動作速度でデジタルデータD_ADに変換する高速ＡＤコンバータ２１と、高安定水晶発振器２２と、高安定水晶発振器２２の出力信号の周波数を逓倍したＲＦクロック信号を出力するＲＦ逓倍回路２３と、前記ＲＦクロック信号から差動ＲＦクロック信号ENC／ENC*を生成して高速ＡＤコンバータ用クロックとする高速ＡＤコンバータ用ＲＦパルストランス２４と、高速ＡＤコンバータ２１から出力されるデータレディ信号DATA_RDYを反転して外部へ出力するクロックドライバ２５と、前記ＲＦクロック信号から該ＲＦクロック信号と電気的に分離した分離クロック信号を生成する分離用ＲＦパルストランス２６と、前記分離クロック信号からデジタル信号処理用クロック信号を生成する比較器２７と、高速ＡＤコンバータ２１から出力されるデジタルデータD_ADをデータレディ信号DATA_RDYに同期して保持しデジタルデータD_RFを出力するラッチ２８とを具備して構成されている。
【００２８】
図５に、差動ＲＦクロック信号ENC，ENC*と、デジタルデータD_ADと、データレディ信号DATA_RDYと、デジタルデータD_RFのタイミングを示す。
差動ＲＦクロック信号ENCの立上り（ENC*の立下り）で、デジタルデータD_ADが出力される。また、デジタルデータD_ADが安定した時に、データレディ信号DATA_RDYが出力される。そして、データレディ信号DATA_RDYの立上りで、デジタルデータD_RFが出力される。
【００２９】
図２に戻り、デジタルレシーバフロントエンド回路３０は、ＲＦレシーバ回路２０のクロックドライバ２５から入力されたデータレディ信号DATA_RDYからデータレディ信号CLK_ADを生成する第１クロックバッファ３１と、ＲＦレシーバ回路２０の比較器２７から入力されたデジタル信号処理用クロック信号からデジタル信号処理用クロック信号CLK_DIGを生成すると共に外部へも出力する第２クロックバッファ３２と、ＲＦレシーバ回路２０のラッチ２８から入力されるデジタルデータD_RFをデータレディ信号CLK_ADに同期して保持しデジタルデータD_DIGを出力するラッチ３３と、書込リクエスト信号WRREQが“Ｈ”になるとデジタルデータD_DIGをデータレディ信号CLK_ADに同期して記憶すると共に１つでもデジタルデータD_DIGを記憶するとエンプティ信号EMPTYを“Ｌ”にし且つ読出リクエスト信号RDREQが“Ｈ”になると記憶していたデジタルデータD_DIGをデジタル信号処理用クロック信号CLK_DIGに同期して読み出しデジタルデータD_FIFOを出力するデュアルクロック同期型ＦＩＦＯ３４と、制御論理部１１から入力されるスタート信号STARTに応じてデータレディ信号CLK_ADに同期して書込リクエスト信号WRREQを“Ｈ”にする書込制御回路３５と、デュアルクロック同期型ＦＩＦＯ３４から出力されるエンプティ信号EMPTYに応じてデジタル信号処理用クロック信号CLK_DIGに同期して読出リクエストRDREQを“Ｈ”にすると共にデュアルクロック同期型ＦＩＦＯ３４からデジタルデータD_FIFOを出力中であることを外部へ知らせるためのシンクレディ信号SYNC_RDYを生成し出力する読出制御回路３６とを具備して構成されている。
【００３０】
図３に、書込制御回路３５の構成例を示す。
書込制御回路３５は、直列接続された２つのＤ−フリップフロップ３５１，３５２からなっており、記憶開始を指示するスタート信号STARTが“Ｈ”になってからデータレディ信号CLK_ADの２クロック目の立上りで書込リクエスト信号WRREQが“Ｈ”になる。
【００３１】
図４に、読出制御回路３６の構成例を示す。
読出制御回路３６は、反転回路３６１と、ＡＮＤゲート３６２と、直列接続された２つのＤ−フリップフロップ３６３，３６４とからなっており、書込リクエストWRREQが“Ｈ”になり且つエンプティ信号EMPTYが“Ｌ”になってからデジタル信号処理用クロック信号CLK_DIGの１クロック目の立上りで読出リクエストRDREQが“Ｈ”になり、２クロック目の立上りでシンクレディ信号SYNC_RDYが“Ｈ”になる。
【００３２】
図５に、データレディ信号CLK_ADと、デジタル信号処理用クロック信号CLK_DIGと、スタート信号STARTと、書込リクエスト信号WRREQと、デュアルクロック同期型ＦＩＦＯ３４に記憶されたデジタルデータ（FIFO）と、エンプティ信号EMPTYと、読出リクエストRDREQと、デュアルクロック同期型ＦＩＦＯ３４から出力されたデジタルデータD_FIFOと、シンクレディ信号SYNC_RDYのタイミングを示す。データレディ信号CLK_ADの立上りで、デジタルデータD_DIGがラッチ３３から出力される。スタート信号STARTが“Ｈ”になると、データレディ信号CLK_ADの２クロック目の立上りで書込リクエスト信号WRREQが“Ｈ”になる。書込リクエスト信号WRREQが“Ｌ”の間は、デュアルクロック同期型ＦＩＦＯ３４は、デジタルデータD_DIGを記憶しない。書込リクエスト信号WRREQが“Ｈ”になると、デュアルクロック同期型ＦＩＦＯ３４は、デジタルデータD_DIGを記憶する。デュアルクロック同期型ＦＩＦＯ３４は、デジタルデータD_DIGを記憶していない間は、エンプティ信号EMPTYを“Ｈ”にしているが、デジタルデータD_DIGを１つでも記憶すると、エンプティ信号EMPTYを“Ｌ”にする。書込リクエストWRREQが“Ｈ”になり且つエンプティ信号EMPTYが“Ｌ”になってからデジタル信号処理用クロック信号CLK_DIGの１クロック目の立上りで、読出リクエストRDREQが“Ｈ”になる。読出リクエストRDREQが“Ｈ”になると、デュアルクロック同期型ＦＩＦＯ３４は、デジタル信号処理用クロック信号CLK_DIGの立上りに同期してデジタルデータD_FIFOを出力する。また、読出リクエストRDREQが“Ｈ”になってからデジタル信号処理用クロック信号CLK_DIGの２クロック目の立上りで、シンクレディ信号SYNC_RDYが“Ｈ”になる。
【００３３】
デジタル信号処理部４０は、デジタル信号処理用クロック信号CLK_DIGで動作し、デジタルデータD_FIFOを読み込んで、デジタル復調（デジタル直交検波）やデジタルフィルタリングなどのデジタル信号処理を施してから、計算機７に渡す。
【００３４】
制御論理部１１は、デジタル信号処理用クロック信号CLK_DIGで動作し、計算機７からの指示に基づいて、スタート信号STARTを“Ｈ”または“Ｌ”にする。また、シンクレディ信号SYNC_RDYが“Ｈ”になったらデジタル信号処理部４０の動作を開始させる。
【００３５】
計算機７は、パワーオン時にスタート信号STARTを“Ｌ”にする指示を出し、データ収集を開始する少し前のタイミングでスタート信号STARTを“Ｈ”にする指示を出し、データ収集が終わったらスタート信号STARTを“Ｌ”にする指示を出す。
【００３６】
以上の高速ＡＤ変換信号処理装置１０によれば、高速ＡＤコンバータ２１からデジタルデータD_ADが出力されるタイミングとデジタル信号処理部４０で用いるデジタル信号処理用クロック信号CLK_DIGとにタイミングのずれがあっても、それをデュアルクロック同期型ＦＩＦＯ３４で吸収して、デジタルデータD_ADを高速ＡＤコンバータ２１からデジタル信号処理部４０に適正に渡すことが出来る。そして、動作クロック周波数を容易に切り換えられるから、０.２Ｔ〜１.５Ｔもしくは３Ｔ，４Ｔといった全磁場強度のＭＲＩ装置に対応できる。
また、上記ＲＦレシーバ回路２０およびデジタルレシーバフロントエンド回路３０によれば、上記高速ＡＤ変換信号処理装置１０を好適に構成することが出来る。
また、上記ＭＲＩ装置１００によれば、受信信号処理のデジタル化が可能になる。
【００３７】
−第２の実施形態−
図６は、高速ＡＤ変換信号処理装置１０の別の構成例を示すブロック図である。
この高速ＡＤ変換信号処理装置１０は、ＬＳＩ（Large Scale Integration）化された高速ＡＤ変換装置５０と、クロック回路６０と、デジタル信号処理回路４０とを具備してなる。
【００３８】
高速ＡＤ変換装置５０は、入力ＮＭＲ信号を２０ＭＨｚ，４０ＭＨｚなどの動作速度でデジタルデータD_ADに変換する高速ＡＤコンバータ２１と、書込リクエスト信号WRREQが“Ｈ”になるとデジタルデータD_ADをデータレディ信号CLK_ADに同期して記憶すると共に１つでもデジタルデータD_ADを記憶するとエンプティ信号EMPTYを“Ｌ”にし且つ読出リクエスト信号RDREQが“Ｈ”になると記憶していたデジタルデータD_ADをデジタル信号処理用クロック信号CLK_DIGに同期して読み出しデジタルデータD_FIFOを出力するデュアルクロック同期型ＦＩＦＯ３４と、制御論理部１１から入力されるスタート信号STARTに応じてデータレディ信号CLK_ADに同期して書込リクエスト信号WRREQを“Ｈ”にする書込制御回路３５と、デュアルクロック同期型ＦＩＦＯ３４から出力されるエンプティ信号EMPTYに応じてデジタル信号処理用クロック信号CLK_DIGに同期して読出リクエストRDREQを“Ｈ”にすると共にデュアルクロック同期型ＦＩＦＯ３４からデジタルデータD_FIFOを出力中であることを外部へ知らせるためのシンクレディ信号SYNC_RDYを生成し出力する読出制御回路３６とを具備して構成されている。
【００３９】
クロック回路６０は、高安定水晶発振器２２と、高安定水晶発振器２２の出力信号の周波数を逓倍したＲＦクロック信号を出力するＲＦ逓倍回路２３と、前記ＲＦクロック信号から差動ＲＦクロック信号ENC／ENC*を生成して高速ＡＤコンバータ用クロックとする高速ＡＤコンバータ用ＲＦパルストランス２４と、前記ＲＦクロック信号から該ＲＦクロック信号と電気的に分離した分離クロック信号を生成する分離用ＲＦパルストランス２６と、前記分離クロック信号からデジタル信号処理用クロック信号を生成する比較器２７と、比較器２７から入力されたデジタル信号処理用クロック信号からデジタル信号処理用クロック信号CLK_DIGを生成するクロックバッファ３２とを具備して構成されている。
【００４０】
以上の高速ＡＤ変換信号処理装置１０によっても、第１の実施形態と実質的に同じ動作・同じ効果が得られる。また、高速ＡＤ変換装置５０をＬＳＩ化しているため、部品点数が少なくて済む。
なお、高速ＡＤ変換装置５０のＬＳＩは、高速でデジタルデータをパラレル出力するので、ＤＳＰ（Digital Signal Processar）等と組み合わせて、他の用途（例えば高品質・高ダイナミックレンジな通信をサポートするソフトウエア無線機）に使用することも出来る。
【００４１】
−他の実施形態−
ＲＦ逓倍回路２３の代わりにＰＬＬ（Phase Locked Loop）シンセサイザ回路を用いてもよい。
パワーオンリセット信号を利用してスタート信号STARTを“Ｈ”にしてもよい。
回路の一部または全体をＣＰＬＤ（Complex Programmable Logic Device）やＦＰＧＡ（Field-Programmable Logic Array）などのプログラマブル・デバイスで構成してもよい。
【００４２】
【発明の効果】
本発明の高速ＡＤ変換信号処理装置によれば、高速ＡＤコンバータからデジタルデータが出力されるタイミングとデジタル信号処理部で用いるデジタル信号処理用クロック信号とにタイミングのずれがあっても、それを吸収して、デジタルデータを高速ＡＤコンバータからデジタル信号処理部に適正に渡すことが出来るようになる。
また、本発明のＲＦレシーバ回路およびデジタルレシーバフロントエンド回路によれば、上記高速ＡＤ変換信号処理装置を好適に構成することが出来る。
また、本発明のＭＲＩ装置によれば、受信信号処理のデジタル化が可能になる。
【図面の簡単な説明】
【図１】第１の実施形態にかかるＭＲＩ装置を示すブロック図である。
【図２】第１の実施形態にかかる高速ＡＤ変換信号処理装置を示すブロック図である。
【図３】書込制御回路の構成例を示すブロック図である。
【図４】読出制御回路の構成例を示すブロック図である。
【図５】第１の実施形態にかかる信号のタイミングチャートである。
【図６】第２の実施形態にかかる高速ＡＤ変換信号処理装置を示すブロック図である。
【符号の説明】
１０        高速ＡＤ変換信号処理装置
１１        制御論理部
２０        ＲＦレシーバ回路
３０        デジタルレシーバフロントエンド回路
４０        デジタル信号処理部
５０        高速ＡＤ変換装置
１００      ＭＲＩ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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