(57)【特許請求の範囲】
【請求項１】
分離素子を用いない抵抗性交点メモリアレイからなるデータ記憶デバイスであって、
各メモリセルが、
メモリエレメントと、
前記メモリエレメント上に設けられ、前記メモリエレメントをパターニングするためのエッチングマスクとして機能して前記メモリエレメントのエッジ粗さを低減するとともに、前記メモリエレメントに対して直列の抵抗性エレメントとして機能して、短絡したメモリエレメントによる列全体および行全体にわたる誤りの発生を防止する導電性硬質マスク材料と、を含む、データ記憶デバイス。
【請求項２】
前記マスク材料が、前記メモリエレメントの設計抵抗の１０％〜５０％の抵抗を有する、請求項１に記載のデータ記憶デバイス。
【請求項３】
前記マスク材料がダイヤモンドライクカーボンからなる、請求項１または２に記載のデータ記憶デバイス。
【請求項４】
各メモリエレメントがスピン依存トンネル接合を含む、請求項１または２に記載のデータ記憶デバイス。
【請求項５】
前記アレイのための複数のワード線およびビット線と、
選択されたメモリセルに対する読出し操作中に前記選択されたメモリセルの抵抗状態をセンシングするための回路とをさらに含み、
その回路が、選択されたビット線に第１の電位を印加し、選択されたワード線に第２の電位を印加し、選択されないワード線および選択されないビット線のサブセットに第３の電位を印加し、その第３の電位が前記第１の電位に等しい、請求項１または２に記載のデータ記憶デバイス。
【請求項６】
前記マスク材料上にメタライゼーションをさらに含む、請求項１に記載のデータ記憶デバイス。
【請求項７】
分離素子を用いない抵抗性交点メモリアレイからなるデータ記憶デバイスのメモリセルであって、
メモリエレメントと、
前記メモリエレメントの表面上に設けられ、前記メモリエレメントをパターニングするためのエッチングマスクとして機能して前記メモリエレメントのエッジ粗さを低減するとともに、前記メモリエレメントに対して直列の抵抗性エレメントとして機能して、短絡したメモリエレメントによる列全体および行全体にわたる誤りの発生を防止するダイヤモンドライクカーボンの薄膜と、を含む、メモリセル。
【請求項８】
前記薄膜が、前記メモリエレメントの設計抵抗の１０％〜５０％の抵抗を有する、請求項７に記載のメモリセル。
【請求項９】
前記メモリエレメントがスピン依存トンネル接合を含む、請求項７または８に記載のメモリセル。
【請求項１０】
分離素子を用いない抵抗性交点メモリアレイからなる磁気ランダムアクセスメモリデバイスを製作する方法であって、
メモリエレメント層のスタックを形成すること、
前記スタック上に導電性硬質マスク材料を堆積すること、
前記導電性硬質マスク材料をエッチングマスクとして用いて前記スタックをメモリエレメントへとパターニングし、前記メモリエレメントのエッジ粗さを低減すること、及び
前記メモリエレメント上に前記導電性硬質マスク材料を残して前記メモリエレメントに対して直列の抵抗性エレメントとして機能させ、短絡したメモリエレメントによる列全体および行全体にわたる誤りの発生を防止することを含む、磁気ランダムアクセスメモリデバイスを製作する方法。
【請求項１１】
前記マスク材料がダイヤモンドライクカーボンからなる、請求項１０に記載の磁気ランダムアクセスメモリデバイスを製作する方法。
【請求項１２】
前記マスク材料の抵抗が、堆積条件によって設定される、請求項１０に記載の磁気ランダムアクセスメモリデバイスを製作する方法。
【請求項１３】
前記抵抗が窒素のドーピングに依存する、請求項１２に記載の磁気ランダムアクセスメモリデバイスを製作する方法。
【請求項１４】
前記マスク材料の抵抗が、前記メモリエレメントの設計抵抗の１０％〜５０％の間である、請求項１０に記載の磁気ランダムアクセスメモリデバイスを製作する方法。
【請求項１５】
パターニング後に前記マスク材料上にメタライゼーションを形成することをさらに含む、請求項１０に記載の磁気ランダムアクセスメモリデバイスを製作する方法。
【請求項１６】
前記スタックが、磁気メモリ層を堆積することにより形成される、請求項１０に記載の磁気ランダムアクセスメモリデバイスを製作する方法。
【請求項１７】
分離素子を用いない抵抗性交点メモリアレイからなるデータ記憶デバイスのメモリセルを製作する方法であって、
メモリエレメント層のスタックを形成すること、
前記スタック上にダイヤモンドライクカーボンのマスクを堆積すること、
前記マスクを用いて前記スタックにおいてメモリエレメントをパターンニングし、前記メモリエレメントのエッジ粗さを低減すること、及び
前記マスク上にメタライゼーションを形成して前記マスクを前記メモリエレメントに対して直列の抵抗性エレメントとして機能させ、短絡したメモリエレメントによる列全体および行全体にわたる誤りの発生を防止することを含む、データ記憶デバイスのメモリセルを製作する方法。
【請求項１８】
前記マスクの抵抗が、堆積条件によって設定される、請求項１７に記載のデータ記憶デバイスのメモリセルを製作する方法。
【請求項１９】
前記抵抗が窒素のドーピングに依存する、請求項１８に記載のデータ記憶デバイスのメモリセルを製作する方法。
【請求項２０】
前記マスクの抵抗が、前記メモリエレメントの設計抵抗の１０％〜５０％の間である、請求項１７に記載のデータ記憶デバイスのメモリセルを製作する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ記憶デバイスに関する。より具体的には、本発明は、メモリセルの抵抗性交点アレイを含むデータ記憶デバイスに関する。
【０００２】
【従来の技術】
典型的な磁気ランダムアクセスメモリ（「ＭＲＡＭ」）デバイスは、メモリセルのアレイと、そのメモリセルの行に沿って延びるワード線と、そのメモリセルの列に沿って延びるビット線とを含む。各メモリセルは、ワード線とビット線の交点に配置される。
【０００３】
そのメモリセルは、スピン依存トンネル効果（「ＳＤＴ」）接合を含むことができる。ＳＤＴ接合の磁化は、常に２つの安定した向きのうちの１つをとる。これらの２つの安定した向き、平行、および反平行は、「０」および「１」の論理レベルを表す。また、その磁化の向きはＳＤＴ接合の抵抗にも影響を及ぼす。ＳＤＴ接合の抵抗は、磁化の向きが平行な場合には第１の値であり、磁化の向きが反平行である場合には第２の値である。
【０００４】
ＳＤＴ接合の論理状態は、ＳＤＴ接合の抵抗状態を検出することにより読み出され得る。しかしながら、構成的な形態の中には、アレイ内のメモリセルが多くの並列な経路を介して、互いに結合されるものがある。１つの交点において見出される抵抗は、他の行および列内のメモリセルの抵抗に並列な、その交点におけるメモリセルの抵抗に等しい。この点に関して、メモリセルのアレイを交点抵抗網として特徴付けることができる。
【０００５】
典型的なＳＤＴ接合は、わずか数原子の厚みのトンネル障壁を有する。製造プロセスを制御して、メモリセルのアレイ全体に対して、そのような薄い障壁を製作することは難しい。障壁のうちのいくつかは設計値よりも薄くなり、構造的な欠陥を含む可能性がある。ある一定のＳＤＴ接合が欠陥のある、または設計値よりも薄いトンネル障壁を有する場合には、そのようなＳＤＴ接合は短絡するかもしれない。
【０００６】
１つのＳＤＴ接合が短絡する場合、その短絡したＳＤＴ接合は使用できなくなるであろう。メモリセルを互いから分離するためにスイッチまたはダイオードを用いない抵抗性交点アレイでは、同じ列および行の他のメモリセルも使用できなくされるであろう。したがって、１つのＳＤＴ接合メモリセルが短絡することによって、列全体および行全体に誤りが生じる可能性がある。
【０００７】
誤りコード訂正を用いて、使用できないメモリセルの列または行全体からのデータを回復することができる。しかしながら、１つの列または行において１０００ビット以上を訂正することは、時間的見地から、および計算的見地からコストがかかる。さらに、典型的な記憶デバイスでは、短絡したＳＤＴ接合が、２つ以上の列および行に生じる可能性がある。
【０００８】
【発明が解決しようとする課題】
ダイオードおよびトランジスタのような分離素子を用いない抵抗性交点メモリアレイにおいて、短絡したＳＤＴ接合に関連する問題を克服することが必要とされている。
【０００９】
【課題を解決するための手段】
本発明の一態様によれば、データ記憶デバイスは、分離素子を用いない抵抗性交点メモリアレイを含む。各メモリセルはメモリエレメントと、そのメモリエレメント上に設けられ、前記メモリエレメントをパターニングするためのエッチングマスクとして機能して前記メモリエレメントのエッジ粗さを低減するとともに、前記メモリエレメントに対して直列の抵抗性エレメントとして機能して、短絡したメモリエレメントによる列全体および行全体にわたる誤りの発生を防止する導電性の硬質マスク材料とを含む。１つのメモリエレメントが短絡する場合、その短絡したメモリエレメントは、ランダム化されたビット誤りのみを生じることになる。しかしながら、硬質マスクにより、短絡したメモリエレメントが列全体および行全体にわたって誤りを生じさせることが防止される。
【００１０】
本発明の他の態様および利点は、本発明の原理を一例として示す添付図面に関連してなされる、以下の詳細な説明から明らかになるであろう。
【００１１】
【発明の実施の形態】
例示のために図面に示されるように、本発明はメモリセルの抵抗性交点アレイを含むＭＲＡＭデバイスにおいて具現化される。そのＭＲＡＭデバイスは、読出し操作中に互いからメモリセルを分離するためのスイッチまたはダイオードを含まない。代わりに、選択されたメモリセルは、選択されたワード線およびビット線、ならびに特定の選択されないワード線およびビット線に等しい電位を印加することにより分離される。等しい電位を印加することにより、寄生電流が読出し操作を妨害するのを防ぐことができる。
【００１２】
メモリアレイの製造中に、磁気メモリ層のスタック（stack）上に硬質マスクが堆積され、硬質マスクを用いて、そのスタックがメモリエレメントにパターニングされる。硬質マスクを用いることにより、メモリエレメントのエッジの粗さが低減される。メモリエレメントのエッジの粗さによって、磁区壁がピン止めされ、スイッチングの不規則な核形成を生じるようになる。この不規則性およびピン止めによって、種々のメモリエレメントが種々の磁界において切り替わるようになり、スイッチング磁界の変動が増大する可能性がある。スイッチング磁界（保磁度）の分布を小さくすることにより片方の選択に関する要件が低減され、必要なスイッチング磁界が潜在的に低減される。保磁度分布を改善することにより、スイッチングエラーが低減される。
【００１３】
導電性硬質マスクの使用は２つの利点を提供する。パターニング後にメモリエレメント上に残される硬質マスク材料は除去されない。硬質マスク材料が残されたままになり、メモリエレメントのための直列の抵抗性エレメントとして機能できるようになる。１つのメモリエレメントが短絡する場合、その短絡したメモリエレメントによってランダム化されたビット誤りが生じるようになるであろう。しかしながら、硬質マスク材料が、短絡したメモリエレメントによる列全体および行全体にわたる誤りの発生を防止する。ランダム化されたビット誤りは、列全体または行全体にわたる誤りに比べて、はるかに速く、かつ容易に、ＥＣＣによって訂正され得る。したがって、何らかの製造ステップを追加することなく、短絡に対して耐性のあるメモリセルを形成することができる。
【００１４】
ここで図１を参照すると、メモリセル１２のアレイ１０を含むＭＲＡＭデバイス８が示される。メモリセル１２は行および列に配列され、その行はｘ方向に沿って延び、列はｙ方向に沿って延びている。デバイス８の説明を簡単にするために、比較的少数のメモリセル１２のみが示される。実際には、任意のサイズのアレイが使用され得る。
【００１５】
ワード線１４として機能するトレースが、メモリセルアレイ１０の一方の側の平面に、ｘ方向に沿って延びる。ビット線１６として機能するトレースは、メモリセルアレイ１０の反対側の平面に、ｙ方向に沿って延びる。アレイ１０の各行に対して１つのワード線１４が存在してもよく、アレイ１０の各列に対して１つのビット線１６が存在してもよい。各メモリセル１２は、対応するワード線１４およびビット線１６の交点に位置する。
【００１６】
また、ＭＲＡＭデバイス８は、行復号回路１８も含む。読出し操作中、行復号回路１８は、ワード線１４に、一定の供給電圧（Ｖｓ）か、またはグランド電位のいずれかを印加することができる。一定の供給電圧（Ｖｓ）は外部電源により供給され得る。
【００１７】
ＭＲＡＭデバイス８はさらに、読出し操作中、選択されたメモリセル１２の抵抗を検出するための読出し回路と、書込み操作中に、選択されたメモリセル１２の磁化の向きを定めるための書込み回路とを含む。読出し回路は全体として２０で示される。書込み回路は示されていない。
【００１８】
読出し回路２０は複数のステアリング回路（steering circuit）２２およびセンス増幅器２４を含む。多数のビット線１６が各ステアリング回路２２に接続される。各ステアリング回路２２は、各ビット線１６を動作電位源またはセンス増幅器２４に接続することができる１組のスイッチを含む。各センス増幅器２４の出力はデータレジスタ３０に供給され、そして次にデータレジスタ３０はＩ／Ｏパッド３２に結合される。
【００１９】
読出し操作中、等電位法がメモリセルアレイ１０に適用され、選択されたメモリセル１２を流れるセンス電流が検出される。センス電流は、選択されたメモリセル１２の論理状態を示す。等電位法は、寄生電流がセンス電流を不明瞭にし、読出し操作を妨害するのを防ぐ。等電位法の種々の変形形態を使用することができる。たとえば、２０００年３月３日に出願された譲受人の米国特許出願第０９／５６４，３０８号の方法および対応するハードウエア実施形態を参照されたい。
【００２０】
図２ａは、アレイ１０の列の３つのメモリセル１２を示す。各メモリセル１２は、１ビットの情報を磁化の向きとして格納するメモリエレメント５０を含む。メモリエレメント５０は、任意の特定のタイプに限定されない。
【００２１】
各メモリセル１２はさらに、各メモリエレメント５０上に硬質マスク材料の薄膜５２を含む。薄膜５２は導電性であり、メモリエレメント５０の設計抵抗値の約０．５〜５０％の抵抗を有する。薄膜５２は線形な抵抗性エレメントとして機能する。薄膜５２は、デバイス製造中にエレメント５０をパターニングするために使用されたマスク層の残りの部分である。これらの抵抗性エレメントは、シリコン基板上には形成されない。したがって、それらは有用なシリコンの領域を塞ぐことはない。
【００２２】
ダイヤモンドライクカーボンからなる薄膜５２が好ましい。ダイヤモンドライクカーボンは４００℃程度の高温でも、熱的、電気的および構造的に安定である。ダイヤモンドライクカーボンの抵抗率は、堆積条件に応じて、数桁の大きさだけ変化させることができる。ダイヤモンドライクカーボンの抵抗率は、窒素（Ｎ）をドープすることにより変化させることができる。その導電率は、その堆積条件に応じて、０．１Ω・ｃｍから１０９Ω・ｃｍまで変化させることができる。温度、電力および時間が全てその特性に影響を及ぼし、個々の堆積システムは、特定の堆積条件中に達成される実際の導電率に対して較正されるであろう。
【００２３】
ダイヤモンドライクカーボンからなるマスクは、むらのない形状および均一性を有するメモリエレメント５０をもたらす。結果として、メモリエレメントの磁気スイッチング特性が改善される。ダイヤモンドライクカーボンは堆積時には非常に平坦な材料であり、メモリセル１２に対してほとんど形状上の特徴を付与しない。
【００２４】
ダイヤモンドライクカーボンのさらなる利点は、薄膜５２を、約１０〜１００ｎｍに非常に薄く形成することができることである。ダイヤモンドライクカーボンより本質的に厚みのある抵抗は、スイッチングのために利用可能な磁界を低減することになるであろう。
【００２５】
各メモリセル１２はさらに、そのメモリエレメント５０とワード線１４との間の第１のオーミックコンタクト５４と、そのメモリエレメント５０とビット線１６との間の第２のオーミックコンタクト５６とを含む。ワード線１４およびビット線１６は典型的には、アルミニウム、銅または金のような金属からなる低抵抗の導体である。オーミックコンタクト５４および５６は、金属線１４と１６との間、および薄膜５２とメモリエレメント５０との間のインターフェースを提供する。第１および第２のオーミックコンタクト５４および５６は、別個のエレメント５２および５４として示されるが、これらの別個のエレメント５４および５６が除去され、金属線１４および１６を薄膜５２およびメモリエレメント５０と直に接触させることもできることは理解されたい。
【００２６】
メモリセル１２は、（上部にワード線１４を有する）ビット線上に堆積されるものとして示される。しかしながら、メモリセル１２は、（上部にビット線１６を有する）ワード線１４上に堆積させることもできる。
【００２７】
さらに図２ｂを参照すると、薄膜５２の抵抗（Ｂ）は、メモリエレメント５０の設計（すなわち、意図された）公称抵抗（Ｒ）の約０．５％〜５０％（すなわち、０．００５Ｒ≦Ｂ≦０．５Ｒ）とすることができる。より範囲が狭い場合には、メモリエレメント５０の公称抵抗（Ｒ）の約１０％〜５０％（すなわち、０．１Ｒ≦Ｂ≦０．５Ｒ）であろう。たとえば、メモリエレメント５０は、１，０００，０００Ωの設計公称抵抗（Ｒ）と、２００，０００Ωのデルタ抵抗（ΔＲ）とを有する。より狭い範囲を用いる場合、薄膜は１００，０００〜５００，０００Ωの抵抗（Ｂ）を有する。より広い範囲を用いる場合、薄膜５２は５，０００〜５００，０００Ωの抵抗（Ｂ）を有する。対照的に、オーミックコンタクト５４および５６はそれぞれ、数十Ωの抵抗（Ｃ）を有する。
【００２８】
一般に、薄膜５２の抵抗は、読出し操作に最小限の影響しか及ぼさないほど十分に小さく、書込み操作に最小限の影響しか及ぼさないほど十分に高いべきである。したがって、実際の抵抗は、選択されたメモリセル１２のセンシングを劣化させることなく、かつメモリセル１２への書込みの特性を劣化させることなく、短絡したメモリエレメント５０を分離すべきである。
【００２９】
メモリエレメント５０が短絡する場合、メモリセル１２の抵抗は薄膜５２の抵抗（Ｂ）に概ね等しくなるであろう。ここで、読出し操作中の薄膜５２の利点が、図３のａおよびｂに関連して説明される。
【００３０】
図３のａは、読出し操作中のメモリセルアレイ１０のサブセットの電気的な等価回路を示す。選択されたメモリセルは第１の抵抗１２ａによって表され、選択されていないメモリセルは、第２、第３および第４の抵抗１２ｂ、１２ｃおよび１２ｄによって表される。第２の抵抗１２ｂは、選択されたビット線に沿って半分選択されたメモリセルを表し、第３の抵抗１２ｃは、選択されたワード線に沿って半分選択されたメモリセルを表し、第４の抵抗１２ｄは、残りの選択されていないメモリセルを表す。たとえば、メモリセル１２が全て約Ｒ＋Ｂの抵抗を有し、かつアレイ１０がｎ行およびｍ列を有する場合、第２の抵抗１２ｂは、約（Ｒ＋Ｂ）／（ｎ−１）の抵抗を有し、第３の抵抗１２ｃは、約（Ｒ＋Ｂ）／（ｍ−１）の抵抗を有し、第４の抵抗１２ｄは、約（Ｒ＋Ｂ）／［（ｎ−１）（ｍ−１）］の抵抗を有するであろう。
【００３１】
第１の抵抗１２ａは、交差するビット線に動作電位（Ｖｓ）を、交差するワード線にグランド電位をかけることにより選択され得る。結果として、センス電流（Ｉｓ）が第１の抵抗１２ａを流れる。
【００３２】
スニークパス電流がセンス電流（Ｉｓ）を曖昧にするのを防ぐために、選択されないビット線に等しい動作電位（Ｖｂ＝Ｖｓ）が印加される。選択されないビット線にこの等しい電位（Ｖｂ）を印加することにより、スニークパス電流が、第２および第４の抵抗１２ｂ、１２ｄに流れるのを阻止し、第３の抵抗１２ｃに流れるスニークパス電流（Ｓ２）をグランドに迂回させる。
【００３３】
図３のｂに示されるように、同じ動作電位（Ｖｂ＝Ｖｓ）が、選択されないビット線の代わりに、選択されないワード線に印加されてもよい。選択されないワード線にこの等しい電位（Ｖｂ）を印加することにより、スニークパス電流が第２の抵抗１２ｂに流れるのを阻止し、第３および第４の抵抗１２ｃ、１２ｄに流れるスニークパス電流（Ｓ２およびＳ３）をグランドに迂回させる。
【００３４】
理想的なセンス増幅器２４が、等しい電位を、選択されたビット線と、選択されないワード線およびビット線のサブセットとに印加する。しかしながら、センス増幅器２４が理想的でない場合、その電位は厳密には等しくならず、読出し操作中にアレイ１０にスニークパス電流が流れる。
【００３５】
短絡したメモリエレメント５０を有するメモリセル１２と同じ列内に存在する、選択されたメモリセル１２に対する読出し操作について考えてみる。半分選択されたメモリセル１２は依然として、その薄膜５２の抵抗（Ｂ）に少なくとも等しい抵抗を有する。センス増幅器２４が理想的でない場合であっても、短絡したメモリエレメント５０を有する半分選択されたメモリセル１２は、短絡したメモリエレメント５０を流れるスニークパス電流の相当量を迂回させず、読出し操作中の電流のセンシングに著しい影響を及ぼさない。結果として、半分選択されたメモリセル１２によって、行全体および列全体にわたる誤りは生じない。１つのランダム化されたビット誤りのみが生じる。１つのランダム化されたビット誤りは、誤りコード訂正によって迅速、かつ容易に訂正され得る。
【００３６】
また、薄膜５２は、選択されたメモリセル１２に対する書込み操作の信頼性も高める。薄膜５２を用いない場合、大きな書込み電流が、短絡したメモリエレメント５０を流れる。さらに、その書込み電流は、選択されたメモリセル１２から短絡されたメモリエレメント５０に迂回され、それにより書込み電流が減少し、同じ行または列内の選択されたメモリセル１２に誤ったデータが書き込まれる。しかしながら、薄膜５２は、大きな書込み電流が短絡したメモリエレメント５０に流れることを防ぐだけの十分に高い抵抗を有し、十分な書込み電流が選択されたメモリセル１２に流れるようにする。
【００３７】
ここで、図４および図５のａ〜ｃを参照すると、ＭＲＡＭデバイスの第１の段の製造が示される。その製造は、ＳＤＴ接合に関連して説明される。
【００３８】
シリコン基板内に、行復号回路、ステアリング回路、センス増幅器、レジスタおよび他のメモリデバイス回路が形成される（８０）。基板上に底面トレースが形成される（８２）。トレースは、堆積またはダマシンプロセス（demascene process）によって形成され得る。
【００３９】
磁気メモリエレメント層のスタックが堆積される（８４）。ＳＤＴ接合のためのスタック１１０は、第１および第２のシード（seed）層１１２および１１４と、反強磁性（「ＡＦ」）ピン止め層１１６と、ピン止めされた強磁性（「ＦＭ」）層１１８と、絶縁トンネル障壁１２０と、センスＦＭ層１２２とを含むことができる（図５のａ参照）。第１のシード層１１２によって、第２の層１１４を（１１１）結晶構造方向で成長させることができ、第２のシード層１１４は、ＡＦピン止め層１１６のための（１１１）結晶構造方向を確立する。ＡＦピン止め層１１６は、大きな交換磁界を提供し、その磁界がピン止めされたＦＭ層１１８の磁化を一方向に保持する。センスＦＭ層１２２は、印加される磁界が存在する状態で自由に回転する磁化を有する。
【００４０】
絶縁トンネル障壁１２０によって、量子力学的トンネル効果が、ピン止めされた層１１８とセンス層１２２との間に生じることが可能になる。このトンネル効果現象は電子スピン依存であり、ＳＤＴ接合の抵抗が、ピン止めされた層１１８とセンス層１２２との磁化の相対的な向きの関数になる。
【００４１】
適切な抵抗率を有する導電性硬質マスクがスタック上に堆積される（８６）。抵抗率は、堆積条件によって制御され得る。
【００４２】
ビットパターンが画定される（８８）。従来のフォトリソグラフィまたは電子ビームリソグラフィを用いることができる。マスクの露出された部分は、たとえば、酸素流を用いる反応性イオンエッチングを用いて除去される（９０）。
【００４３】
メモリエレメント５０がエッチングされる（９２）。イオンまたは化学エッチングを用いることができる。結果として生じる構造が図５のｂに示される（マスク材料は参照番号１２４によって参照される）。
【００４４】
残存するマスク材料が、メモリエレメント上にそのまま残される（９４）。メモリエレメント間の隙間は絶縁誘電体で充填され（９６）、上部のトレースがマスク材料および誘電体上に堆積される（９８）。結果として生じる第１の段が図５のｃに示される（誘電体は参照番号１２６によって参照される）。
【００４５】
図６を参照すると、ＭＲＡＭチップ２１０に付加的な段２１２を追加することができる。各メモリセル段２１２は、メモリセルのアレイを含む。メモリセル段２１２は、二酸化シリコンのような絶縁性材料（図示せず）によって分離され得る。読出し回路および書込み回路が基板２１４上に製作される。読出し回路および書込み回路は、読出しおよび書込みが行われる段２１２を選択するための付加的なマルチプレクサを含むことができる。
【００４６】
本発明によるＭＲＡＭデバイスは、種々の応用形態において使用され得る。たとえば、ＭＲＡＭデバイスは、固体ハードドライブおよびデジタルカメラのような装置において長期間のデータ記憶のために使用できる。
【００４７】
ＭＲＡＭデバイスは、上述されて図示された特定の実施形態に限定されない。たとえば、ＭＲＡＭデバイスは、行が容易軸に沿って配向されることに関連して説明してきた。しかしながら、行および列は入れ替えることもできる。
【００４８】
抵抗性交点アレイは、磁気メモリセルのアレイに限定されない。そのメモリセルのメモリエレメントは、相変化材料（phase-change material）（相変化エレメントの抵抗が、結晶状態からアモルファス状態への変化のような相変化材料の相の変化によって、ある状態から別の状態へ変更される）、アンチヒューズエレメントまたはポリマーメモリエレメント（データがポリマー分子の「永久的な分極」として格納され、ポリマーメモリエレメントの抵抗は、ポリマー分子の分極の配向に依存する）からなってもよい。
【００４９】
本発明は、上述されて図示された特定の実施形態に限定されない。代わりに、本発明は特許請求の範囲に従って解釈される。
【００５０】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
１．メモリセル（12）の抵抗性交点アレイ（10）からなるデータ記憶デバイス（８）であって、各メモリセル（12）が、メモリエレメント（50）と、前記メモリエレメント（50）上に導電性硬質マスク材料（52）とを含む、データ記憶デバイス。
２．前記マスク材料（52）がダイヤモンドライクカーボンからなる、上記１に記載のデータ記憶デバイス。
３．前記マスク材料（52）が、前記メモリエレメント（50）の設計抵抗の約１０％〜５０％の抵抗を有する、上記１に記載のデータ記憶デバイス。
４．各メモリエレメント（50）がスピン依存トンネル接合を含む、上記１に記載のデータ記憶デバイス。
５．前記アレイ（10）のための複数のワード線（14）およびビット線（16）と、及び
選択されたメモリセル（12）に対する読出し操作中に前記選択されたメモリセル（12）の抵抗状態をセンシングするための回路（20）とをさらに含み、その回路が、選択されたビット線（16）に第１の電位を印加し、選択されたワード線（14）に第２の電位を印加し、選択されないワード線（14）および選択されないビット線（16）のサブセットに第３の電位を印加し、その第３の電位が前記第１の電位に等しい、上記１に記載のデータ記憶デバイス。
６．前記マスク材料（52）上にメタライゼーション（54、14）をさらに含む、上記１に記載のデータ記憶デバイス。
【００５１】
【発明の効果】
上記のように、本発明によれば、ダイオードおよびトランジスタのような分離素子を用いない抵抗性交点メモリアレイにおいて、短絡したＳＤＴ接合に関連する問題を解決し、１つのメモリエレメントが短絡した場合でも、硬質マスク材料により、列全体および行全体にわたって誤りが生じるのを防ぐことができる。
【図面の簡単な説明】
【図１】メモリセルアレイを含むＭＲＡＭデバイスの図である。
【図２ａ】ＭＲＡＭデバイスのための３つのメモリセルの図である。
【図２ｂ】図２ａに示されるメモリセルの電気的な等価回路の図である。
【図３】ａおよびｂはそれぞれ、選択されたメモリセル上の読出し操作中にメモリセルアレイの電気的な等価回路を流れる電流の図である。
【図４】ＭＲＡＭチップの第１の段を製造する方法を示す図である。
【図５】ａ〜ｃは、それぞれ種々の製造段階中のメモリセルの図である。
【図６】多数の段を含むＭＲＡＭチップの図である。
【符号の説明】
８  ＭＲＡＭデバイス
10  メモリセルアレイ
12  メモリセル
14  ワード線
16  ビット線
50  メモリエレメント
52  薄膜
【図１】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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