(57)【特許請求の範囲】
【請求項１】
縦型パワーＭＯＳＦＥＴであって、
ａ）当該ＭＯＳＦＥＴの一の表面に設けられたドレインコンタクトであって、当該ドレインコンタクト上に第１導電型の高度にドープされた基板を具えるドレインコンタクトと、
ｂ）前記ドレインコンタクトの反対側の前記基板上に設けられたブロッキング層であって、
ｉ）第１の複数の縦型セクションそれぞれが、６つの四角形の面を有する平行六面体であり、前記ブロッキング層の縦方向の厚さよりも短い水平方向の厚さを有する第１の複数の縦型セクションであって、
ｉｉ）Ｐ導電型の縦型セクションとＮ導電型の縦型セクションが交互に配置された第１の複数の縦型セクションを具えるブロッキング層と、
ｃ）前記基板と反対側の前記ブロッキング層の一の面に設けられた、前記第１導電型と反対の第２導電型の第２の複数のウェル領域と、
ｄ）前記第１導電型の第３の複数の高度にドープされたソース領域であって、当該ソース領域のうちの２つが前記第２の複数の各ウェル領域内に配置された、前記第３の複数の高度にドープされたソース領域と、
ｅ）前記基板と反対側の前記ブロッキング層の一の面に設けられた前記第１導電型の第４の複数の領域であって、当該領域がそれぞれ、前記第２の複数のウェル領域の２つのウェル領域の間に延在する前記第１導電型の第４の複数の領域と、
ｆ）第５の複数のゲートポリ領域であって、当該ゲートポリ領域がそれぞれ、２つの隣接する各ウェル領域内の一のソース領域と、前記第４の複数の領域のうちの一つに覆い被さる第５の複数のゲートポリ領域と、
を具えることを特徴とする縦型パワーＭＯＳＦＥＴ。
【請求項２】
請求項１に記載のＭＯＳＦＥＴにおいて、前記各縦型セクションが、前記基板と、前記第２の複数のウェル領域のうちの一つ及び／又は前記第４の複数の領域のうちの一つと接することを特徴とするＭＯＳＦＥＴ。
【請求項３】
請求項１に記載のＭＯＳＦＥＴにおいて、前記縦型セクションの水平方向の厚さが同じであることを特徴とするＭＯＳＦＥＴ。
【請求項４】
請求項１に記載のＭＯＳＦＥＴにおいて、前記Ｐ導電型の縦型セクションの水平方向の厚さが、前記Ｎ導電型の縦型セクションの水平方向の厚さと異なることを特徴とするＭＯＳＦＥＴ。
【請求項５】
縦型パワーＭＯＳＦＥＴであって、
ａ）当該ＭＯＳＦＥＴの一の表面に設けられたドレインコンタクトであって、当該ドレインコンタクト上に第１導電型の高度にドープされた基板を具えるドレインコンタクトと、
ｂ）前記ドレインコンタクトの反対側の前記基板上に設けられたブロッキング層であって、前記第１導電型と反対の第２導電型の第１の複数の円柱形の縦型セクションを有する前記第１導電型の水平層を具えるブロッキング層と、
ｃ）前記基板と反対側の前記ブロッキング層の一の面に設けられた第２導電型の第２の複数のウェル領域と、
ｄ）前記第１導電型の第３の複数の高度にドープされたソース領域であって、当該ソース領域のうちの２つが前記各第２の複数のウェル領域内に配置された、前記第３の複数の高度にドープされたソース領域と、
ｅ）前記基板と反対側の前記ブロッキング層の一の面に設けられた前記第１導電型の第４の複数の領域であって、当該領域がそれぞれ、前記第２の複数のウェル領域のうちの２つのウェル領域の間に延在する第４の複数の領域と、
ｆ）第５の複数のゲートポリ領域であって、当該ゲートポリ領域がそれぞれ、２つの隣接する各ウェル領域内の一のソース領域と、前記第４の複数の領域のうちの一つに覆い被さる第５の複数のゲートポリ領域と、
を具えることを特徴とする縦型パワーＭＯＳＦＥＴ。
【請求項６】
請求項５に記載のＭＯＳＦＥＴにおいて、前記円柱形の縦型セクションが、前記水平層内に均一に配置されていることを特徴とするＭＯＳＦＥＴ。
【発明の詳細な説明】
【０００１】
【発明を適用する技術分野】
本発明は、半導体装置に関するものであり、特に、高電圧ＭＯＳＦＥＴｓに関するものである。
【０００２】
【従来の技術】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）は公知である。ＭＯＳＦＥＴｓの性能特性はバイポーラより優れているためパワーエレクトロニクスの分野で用いられている。すなわち、ＭＯＳＦＥＴｓは、バイポーラに比べてスイッチング時間がより早く、ドライブ回路がより簡素で、セカンドブレークダウン欠陥メカニズムがなく、平衡能力に優れ、幅広い温度範囲においてゲインと応答時間が安定している。ＭＯＳＦＥＴｓの主な欠点は、デバイスのオン抵抗が高い点である。
【０００３】
【発明が解決しようとする課題】
従来の縦型ＭＯＳＦＥＴｓは、通常、縦型２重拡散プロセス（ＶＤＭＯＳ，Vertical Double-Diffused Process）を用いて製造されている。ＶＤＭＯＳ  ＭＯＳＦＥＴのオン抵抗は、通常、（１）チャンネル抵抗、（２）ネック抵抗、（３）ブロックキング層抵抗の３つに分けることができる。チャネル抵抗と、ネック抵抗とは、例えばより微細なジオメトリとより浅い拡散を用いるなどして、デバイスの製造時に最小に抑えることが可能である。しかし、ブロッキング層抵抗、すなわち、印加された電圧を支える層の抵抗は、デバイスのブレークダウン電圧に依存しており、デバイスを高電圧に耐えるようにするためには、ブロッキング層の抵抗は犠牲にせざるを得ない。
【０００４】
図１及び２は、従来の典型的なＶＤＭＯＳ  ＭＯＳＦＥＴの構造を示す図である。これらの２つのデバイスにおいては、高い電圧容量を得るために、ブロッキング層を厚く均一にドープされた層にして、デバイス内に高電界（および早すぎるブレークダウン）が生じないようにしている。このデバイスに電圧が印加されると、均一にドープされたＮ−ブロッキング層内にＰ−Ｎ接合から下側へ空乏領域が広がる。Ｐ−Ｎ接合から空乏領域の端部へかけてのドーパント濃度は約１．３Ｅ１２／ｃｍ２になり、Ｐ−Ｎ接合におけるピーク電界はミクロンあたり約２０ボルトである。これは、ほぼアバランシェブレークダウンが始まる電界である。装置のブロッキング層は、ブレークダウン時には実際のブレークダウン電圧とは無関係にこれとほぼ同じ量のドーパントを含む。温度やドーパント濃度などのファクタによって生じるキャリアの移動度の変化によって些細な変化が生じることがある。従来のデバイスでは、デバイスのブレークダウン電圧を上げるために、ドーパントを縦方向に厚い領域の中に分布させなくてはならず、これによってブロッキング層の厚さがより厚くなると共に、高抵抗となっている。従来のデバイスにおいて、ブレークダウン電圧が上がると、デバイスのオン抵抗は、主にブロッキング層の抵抗の上昇によってパワーを約２．３に上げるブレークダウン電圧の上昇と同じファクタによって上がる。
【０００５】
本発明の目的のひとつは、オン抵抗の低い高電圧ＭＯＳＦＥＴおよびその製造方法を提供しようとするものである。
【０００６】
本発明の他の目的は、高電圧ＭＯＳＦＥＴ用のブロッキング層を有し、オン抵抗が低く、ブレークダウン電圧が高い高電圧ＭＯＳＦＥＴを提供しようとするものである。
【０００７】
本発明は、電圧サポート領域を有し、水平層を具える半導体装置であって、この水平層が第１の導電型であり、第２の導電型のほぼ縦のセクションを具え、これらのセクションがほぼ同じ大きさであり、好ましくはこれらのセクションが柱状であることを特徴とする。
【０００８】
本発明は、半導体装置のブロッキング層を製造する方法に関するものであり、この方法は、第１導電型の半導体材料でできた層を提供するステップと、この層の複数領域に第２の導電型のドーパントを注入するステップとを具え、前記ドーパントが前記注入領域において前記層の厚さ方向に縦に分布されており、前記注入領域がほぼ同じ大きさであって、好ましくは前記注入領域が筒型であることを特徴とする。
【０００９】
【発明の実施の形態】
図３及び図４に、本発明のＶＤＭＯＳ  ＭＯＳＦＥＴの実施形態を示す。これらの図中、同じ構成要素については同じ符号を付すものとする。ＶＤＭＯＳ  ＭＯＳＦＥＴ１０は、一方にＮ＋基板１２と、ドレインコンタクト１４とを、他方にブロッキング層１６を具える。ブロッキング層１６の基板１２と反対側にブロッキング層に隣接してＰ型ウェル領域１８およびＮ＋型ソース領域２０が設けられている。Ｐ型ウェル領域１８の間にはＮ領域２２が設けられている。ゲートポリ領域２４は、Ｎ領域２２と、Ｎ型領域２２に隣接するＰ型ウェル領域１８およびソース領域２０の一部の上に設けられている。誘電層２６をゲートポリ領域２４の上に設けて、ゲートポリ領域２４をソースメタル２８からアイソレートするようにしている。
【００１０】
図５は、ＶＤＭＯＳ  ＭＯＳＦＥＴ１０の実施形態を示す図であり、ブロッキング層１６はＰおよびＮ型材料でできた縦型のセクション、即ち、Ｐセクション３０とＮセクション３２とを交互に具える。各縦型セクショ３０、３２は約１Ｅ１２／ｃｍ２から２Ｅ１２／ｃｍ２のドーパント濃度を有する。デバイスに電圧が与えられると、空乏領域が縦型セクション３０、３２の各サイドに水平に広がる。各縦型セクション３０、３２のドーパント量は、全体で、ブレークダウン電界が生じるのに必要とされる量より少ないので、水平方向の電界がアバランシェブレークダウンを引き起こすのに十分に高くなる前に、ブロッキング層１６が縦方向の厚さ全体にわたって空乏化される。 この領域が完全に水平方向に空乏化された後は、電界がミクロンあたり約２０〜３０ボルトのアバランシェ電界に達するまで電界が縦方向にでき続ける。
【００１１】
縦型セクション３０、３２の水平方向の厚さＢは、これらセクションを形成するのに使用する方法に応じて可能な限り小さくすると共に、ブロッキング領域１６の縦方向の厚さＡより小さくなくてはならない。導電型が同じ縦型セクション間の距離は、デバイスのピッチであり、他の導電型の縦型セクションの水平方向の厚さＢに等しい。図５の例に示す例では、セクション３０、３２の水平方向の厚さは同じであるが、異なる厚さとしても良い。一方のセクションを他のセクションより厚くする場合は、電流キャリアセクションがより厚いセクションであることが好ましい。例えば、Ｎチャンネルデバイスにおいては、Ｎセクションがより厚いことが好ましく、同様に、Ｐチャネルデバイスにおいては、Ｐセクションがより厚いことが好ましい。
【００１２】
縦型セクション３０、３２のドーパント濃度は（縦方向の抵抗をなるべく小さくするために）できる限り高くするべきであるが、ブレークダウン電圧が生じない程度に十分に低くなくてはならない。最大ドーパント濃度に関する主な条件は、各縦型セクションにおける濃度が十分に低く水平電界が臨界電界に達する前に縦型セクション３０、３２の水平方向の厚さＢ全体に水平方向に空乏領域が広がり得ることである。各縦型セクションの水平方向におけるドーパント濃度は、約２ないし４Ｅ１２／ｃｍ２以下に保たれていなければならない。臨界電界はミクロン当たり２０ないし３０ボルトであり、これは、１平方センチメータあたりの電荷密度１．２ないし１．８に相当する。各縦型セクションは両側から空乏化されるので、各セクションは２倍のドーパント原子を含有しうる。
【００１３】
臨界電界の正確な値は、ドーパント濃度、キャリアの移動度、セクションの厚さ、イオン化の度合いなど様々なファクタによって決まる。イオン化の度合いが異なると、縦方向における臨界電界は水平方向における臨界電界と明らかに異なる。縦方向の電界は長さ方向に存在するので、イオン化の度合いが大きく、すなわち、各自由キャリアが長い距離を移動することができ、更に多数の自由キャリアを生み出すことができる。この結果、縦方向の臨界電界は１ミクロンあたり約２０ボルトになる。水平方向においては、イオン化の度合いが低い（自由キャリアの移動距離が短い）ため、臨界電界は１ミクロンあたり３０ボルト近くになり、アバランシェブレークダウンが生じる前に電界がいくらかより高くなりうる。従って、最大許容ドーパント濃度は、縦型セクションが薄いほど高くなる。
【００１４】
空乏化されている間に、電界がブロッキング層の縦方向の全体に亘ってミクロンあたり２０〜３０ボルトの臨界電界に達する。従来技術においては、電界はＰ−Ｎ接合でのみ臨界電界となり、従ってブロッキング層の厚さ全体に亘って平均してミクロン当たり１０〜１５ボルトのテーパ形状をなしている。従って、本願に係るＶＤＭＯＳ  ＭＯＳＦＥＴのブロッキング層の縦方向の厚さは、従来のデバイスの縦方向の厚さより薄くすることができる。
【００１５】
ブロッキング層の厚さをより薄くできることに加えて、本発明の装置のブロッキング層は、Ｎ型セクション３２内を電流が縦方向に流れるので、従来の装置のブロッキング層より抵抗が低い。本発明の装置においてブレークダウン電圧が大きくなると、装置のオン抵抗は、従来のデバイスに比べると、ブレークダウン電圧に対してのみ直線的に増える。従来のデバイスでは、オン抵抗はパワーを約２．３倍に上げるブレークダウン電圧の増加に等しいファクタによって増える。図６は従来の装置と本発明に係る装置間で、所定のブレークダウン電圧に対するオン抵抗（面積×オン抵抗）を比較するグラフである。
【００１６】
図７は、本発明のブロッキング層１６の他の実施形態を示す図である。本実施例では、ブロッキング層１６が、第２導電型材料（本実施例ではＰ型）からなる縦型セクション３６を有する、第１導電型材料（本実施例ではＮ型）からなる水平層３４を具えている。この例では、縦型セクション３６が柱状をしており、水平層３４内に均一に配置されている。縦型セクション３６は、図示するような円柱形状の他、断面角形の角柱形状にしても良い。縦型セクション３６間の水平方向における距離Ｃは、ブロッキング層１６の縦方向における厚さＡより小さくなくてはならない。
【００１７】
ブロッキング層１６以外は、従来のＶＤＭＯＳ製造技術を利用してＭＯＳＦＥＴ１０を製造することができる。
【００１８】
ブロッキング層１６は、まず第１導電型（例えばＮ型）のエピタキシャル層を形成し、次いで、第２導電型（例えばＰ型）のドーパントを注入して縦型セクション３２あるいは３６を形成する。第２の導電型のドーパントは厚い注入マスク、あるいはイオンビームを用いて注入することができる。
【００１９】
実施形態として、１０ミクロンのピッチの１０００ボルトの装置用に、厚さ５５ミクロン、ドーパント濃度４Ｅ１５／ｃｍ３（１．２オームｃｍ）のエピタキシャル層をＮ＋基板上に作る。数Ｋｅｖから７０Ｍｅｖの範囲の注入エネルギでボロンを注入し、セクション３２または３６内に縦方向にボロンを分布させる。必要な全注入量は、マスクインプラントの場合は、約２Ｅ１３／ｃｍ２、イオンビームインプラントの場合はこの半分の量である。
【００２０】
本願は、オン抵抗が低い高電圧ＭＯＳＦＥＴと高電圧ＭＯＳＦＥＴの特別なデバイスのブレークダウン電圧に対するオン抵抗を下げる方法に関するものである。ＭＯＳＦＥＴは第１導電型のブロッキング層を具え、このブロッキング層は第２の導電型の縦型セクションを有している。または、ブロッキング層は、第１及び第２の導電型のセクションを交互に配置したものであっても良い。
【図面の簡単な説明】
【図１】図１は、従来の高電圧ＶＤＭＯＳ  ＭＯＳＦＥＴの構成を示す図である。
【図２】図２は、図１に示すＶＤＭＯＳ  ＭＯＳＦＥＴの断面図である。
【図３】図３は、本発明に係る高電圧ＶＤＭＯＳ  ＭＯＳＦＥＴの実施形態の構成を示す図である。
【図４】図４は、図３に示すＶＤＭＯＳ  ＭＯＳＦＥＴの断面図である。
【図５】図５は、本発明の高電圧ＶＤＭＯＳ  ＭＯＳＦＥＴのブロッキング層の実施形態を示す図である。
【図６】図６は、従来のＭＯＳＦＥＴと本発明のＭＯＳＦＥＴの実施形態のブレークダウン電圧当たりの抵抗値を示すグラフである。
【図７】図７は、本発明に係る高電圧ＶＤＭＯＳ  ＭＯＳＦＥＴのブロッキング層の他の例の構成を示す図である。
【符号の説明】
１０    ＶＤＭＯＳ  ＭＯＳＦＥＴ
１２    基板
１４    ドレインコンタクト
１６    ブロッキング層
１８    ウエル領域
２０    ソース領域
２４    ゲート領域
２６    誘電層
３０、３２    縦型セクション
３４    水平層
３６    縦型セクション
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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