(57)【特許請求の範囲】
【請求項１】
内部回路の活性／非活性を制御するｎ（ｎは１以上の整数）個の内部活性化信号を、基準信号に基づき発生する内部活性化信号発生回路を有する半導体集積回路において、上記内部活性化信号発生回路が、
（１）パルス幅の大きさが上記基準信号のサイクル時間の大きさに追従せず一定である信号が、上記内部活性化信号として導出せられる通常動作モードと、（２）パルス幅の大きさが上記基準信号のサイクル時間の大きさに追従する信号が、上記内部活性化信号として導出せられる第１のテストモードと、（３）パルス幅の大きさが上記基準信号のサイクル時間の大きさに追従する信号が、上記内部活性化信号として導出せられ、かつ導出される内部活性化信号のタイミングが上記基準信号のサイクルごとにｍ段階（ｍは２以上の整数）の範囲内で順次切り替わる第２のテストモードとを有し、該通常動作モードと、上記第１もしくは第２のテストモードとの切り替えが第１のテストモード信号により成されることを特徴とする半導体集積回路。
【請求項２】
上記第２のテストモードのサイクルごとのタイミングの切り替えがｍ個の第２のテストモード信号の切り替えにより行われることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
上記通常動作モードにおける内部活性化信号のパルス幅はｍ段階に可変であり、該パルス幅のｍ段階の切り替えは、上記第２のテストモードにおけるｍ段階の内部活性化信号のタイミングの切替えと共通に上記ｍ個の第２のテストモード信号の切り替えにより行われることを特徴とする請求項２記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部回路の活性／非活性を制御する内部活性化信号のパルス幅、およびタイミングを可変し、良品／不良品を判定する診断試験を容易に行うのに好適な半導体集積回路および半導体メモリに関する。
【０００２】
【従来の技術】
半導体集積回路には、内部回路の活性／非活性（あるいは評価／プリチャージ）の両動作を内部活性化信号（以下、活性化信号）により制御されるダイナミック形の半導体集積回路がある。図２４にはその従来回路が示される。図２４でＬ１〜Ｌｍは内部回路、ＣＫ１〜ＣＫｍは活性化信号、ＭＰＣはパルス制御回路ＰＣ１〜ＰＣｍからなる活性化信号発生回路である。ＣＫＥＸは基準信号（例えば外部クロック信号）である。
【０００３】
このダイナミック形半導体集積回路は、例えば上記内部回路Ｌ１〜Ｌｍのベータ比（Ｐ形ＭＯＳトランジスタのベータと、Ｎ形ＭＯＳトランジスタのベータとの比）を大きくし、高速化が図られる点がスタティック形より有利である。また、半導体メモリのスタティックメモリセルや、カレントミラー形センスアンプは、活性期間だけ電力が消費され、非活性期間には電力が消費されない。このため低消費電力化を図る点でも有利である。
【０００４】
図２５に上記従来の活性化信号発生回路ＭＰＣの詳細を示す。図２５で、ＭＰＣは活性化信号発生回路の全体、ＰＣ１は活性化信号ＣＫ１〜ＣＫｍのパルス幅を一定にするパルス幅短縮回路である。このＰＣ１は遅延回路ＤＬ１０、およびＮＯＲ回路Ｎ１０からなる。またパルス制御回路ＰＣ２、ＰＣｍ内のＤＬ２０、ＤＬ２１、ＤＬｍ０は遅延回路である。ＣＫＥＸは外部クロック信号であり、この信号に基づき活性化信号ＣＫ１〜ＣＫｍが発生される。活性化信号発生回路ＭＰＣ内の信号線Ｓ１０では外部クロック信号ＣＫＥＸの極性が反転されている。なお、テストモード信号ＴＭ、外部入力信号ＥＸＴについては後述する。
【０００５】
図２６に上記外部クロック信号ＣＫＥＸ等の信号タイミングを示す。活性化信号ＣＫ１は、パルス幅短縮回路ＰＣ１により外部クロック信号ＣＫＥＸとその反転信号Ｓ１０がともに低電位の時のみ高電位になる信号として導出される。すなわち、活性化信号ＣＫ１のパルス幅（ｔｗ１）は、外部クロック信号ＣＫＥＸのパルス幅（ｔｗｃｋ）より小さく、かつ動作サイクルの長短に依存せず一定である（遅延回路ＤＬ１０の遅延時間ｔｄ１０が一定であるため）。また、活性化信号ＣＫ２、およびＣＫｍの各タイミングｔ２〜ｔｍは、遅延回路ＤＬ２０の遅延時間（ｔｄ２０）、あるいはＤＬ２１の遅延時間（ｔｄ２１）、およびＤＬｍ０の遅延時間（ｔｄｍ０）により設定されている。
【０００６】
次に、半導体集積回路の診断試験（通常動作試験、あるいは零入力電流試験）、および不良解析方法について説明する。通常動作試験は、入力信号のシーケンスを使用して、結果として生じる出力信号を監視し、良／不良を判定する試験である。零入力電流試験（ＩＤＤＱ試験）は、内部ノードが完全休止状態である時の電源電流を監視し、その大小から良／不良を判定する試験である。零入力電流試験の方が、内部ノードの故障を出力ピンに伝えることを必要とせずに診断することができ、より直接的な診断試験といえる。しかし上記両試験とも、関係する全内部ノードの試験をするには多数の入力信号のシーケンスが必要である。
【０００７】
一方、不良解析の方法は、第１に半導体集積回路の出力信号をロジックテスタ（あるいはメモリテスタ）で監視し解析する方法がある。また第２に針当てやエレクトロン・ビーム・テスタにより内部信号を観測して解析する方法がある。しかし、これらの方法は不良箇所の特定に比較的長時間を要している。このため、近年では第３に不良箇所に起因するリーク電流による発熱を検知し、不良箇所を特定する方法（以下、微弱光検出試験）も一般的になってきている。この微弱光検出試験は、不良箇所の特定に要する時間が比較的短い利点がある。
【０００８】
また、他の診断試験、あるいは不良解析方法として、上記活性化信号のタイミングを外部制御する方法が、特開平１０−２１４１３３に記載されている。この方法は前述の図２５に示される活性化信号発生回路ＭＰＣのパルス制御回路ＰＣ２に示される構成である。上記パルス制御回路ＰＣ２は、通常動作モードとテストモードの２つの動作モードを有する。両動作モードの切り換えはテストモード信号ＴＭで制御される。通常動作モードでは、遅延回路ＤＬ２０が活性化信号ＣＫ２のタイミング制御のために使用される。一方、テストモードでは遅延回路ＤＬ２１が活性化信号ＣＫ２のタイミング制御のために使用される。遅延回路ＤＬ２１の入力である外部入力端子ＥＸＴは、集積回路の外部ピンに供給される外部信号を受信する。すなわち、テスタから外部ピンに信号が供給され、活性化信号ＣＫ２のタイミングをテスタにより調整できる方法である。本方法により、例えば通常動作モードでの誤動作の原因が、活性化信号ＣＫ２のタイミングマージン不足か否かの判定が可能とされる。
【０００９】
【発明が解決しようとする課題】
しかし、上記ダイナミック形の半導体集積回路では、上記零入力電流試験（ＩＤＤＱ試験）や微弱光検出試験を十分な条件で行うことが難しい。すなわち、図２６の信号タイミング図に示されるように、活性化信号ＣＫ１〜ＣＫｍの評価期間中は、パルス幅が一定で狭い。このため、評価期間中は内部ノードの完全休止状態期間を得ることが難しく、零入力電流試験を行うことが難しい。また、リーク電流不良が存在していても、不良箇所の特定に必要充分な発熱が得られず、微弱光検出試験も行うことができない。一方、プリチャージ期間中は、そのパルス幅が動作サイクル時間を長くすれば広くなる。このため、プリチャージ期間中は内部ノードの完全休止状態期間が得られ、零入力電流試験用信号ＩＤＤＱに示されるように、例えば１サイクルが終わる直前で零入力電流試験が可能である。また、プリチャージ期間中にリーク電流不良が存在していれば、不良箇所の特定に必要充分な発熱が得られ微弱光検出試験も可能となる。
【００１０】
このように、零入力電流試験や微弱光検出試験を行うにあたり、プリチャージ期間中の試験は可能であるが評価期間中の試験ができないため、診断試験としては十分ではない。
【００１１】
さらに、プロセス条件が安定しない初期試作の段階では、内部回路の入力信号と活性化信号とのタイミングマージンが設計より不足して誤動作を招き、不良原因、および不良箇所の特定が一層困難である。すなわち、誤動作の原因がタイミングマージン不足か、あるいは内部回路のリーク電流不良かを判別することが難しいためである。このため診断試験の精度を一層十分にするためには、タイミングマージン不足を解消することも重要である。
【００１２】
タイミングマージン不足か否かの判定は、前記特開平１０−２１４１３３に記載されている方法により可能である。しかし、この従来方法は、活性化信号のパルス幅が上記のように短縮されている場合における零入力電流試験や微弱光検出試験については配慮されていない。
【００１３】
本発明の目的は、上記ダイナミック形の半導体集積回路において、評価期間中における零入力電流試験、および微弱光検出試験を可能とし、診断試験および不良解析の容易化・高精度化を図ることにある。
【００１４】
【課題を解決するための手段】
上記目的は、内部回路の活性／非活性を制御する内部活性化信号を基準信号に基づき発生する内部活性化信号発生回路を有する半導体集積回路において、上記内部活性化信号発生回路が、（１）パルス幅の大きさが上記基準信号のサイクル時間の大きさに追従せず一定である信号が、上記内部活性化信号として導出せられる通常動作モードと、（２）パルス幅の大きさが上記基準信号のサイクル時間の大きさに追従する信号が、上記内部活性化信号として導出せられる第１のテストモードと、（３）パルス幅の大きさが上記基準信号のサイクル時間の大きさに追従する信号が、上記内部活性化信号として導出せられ、かつ導出される内部活性化信号のタイミングが上記基準信号のサイクルごとにｍ段階（ｍは２以上の整数）の範囲内で順次切り替わる第２のテストモードとを有し、通常動作モードと、上記第１もしくは第２のテストモードとの切り替えが第１のテストモード信号により成される構成により達成される。
【００１５】
【発明の実施の形態】
（実施例１）
図１は本発明の第１の実施例の論理回路図を示す。本実施例は図２５に示される従来例のパルス幅短縮回路ＰＣ１がＰＣ１ａで構成される点が相違する。なお、パルス制御回路ＰＣ２ａが簡単化のために遅延回路ＤＬ２０で構成されている。
【００１６】
本実施例のパルス幅短縮回路ＰＣ１ａは、遅延回路ＤＬ１０とＮＯＲ回路Ｎ１０ａとの間にＮＯＲ回路Ｎ１１ａを有する。上記ＮＯＲ回路Ｎ１１ａの一方の入力は遅延回路ＤＬ１１の出力信号Ｓ１１ａを受信し、他方の入力は第１のテストモード信号ＴＭ１を受信する。上記第１のテストモード信号ＴＭ１が低電位の時は通常動作モードであり、高電位の時は第１のテストモードとなる。
【００１７】
次に両動作モードについて説明する。まず、通常動作モード時では信号Ｓ１０ａが信号Ｓ１１ａから導出される。このため活性化信号ＣＫ１ａ〜ＣＫｍａは、前記図２６に示される従来例の場合と同様、パルス幅が短縮されて導出される。一方、第１のテストモード時では図２に示す信号タイミング図のように導出される。すなわち、信号Ｓ１０ａが信号Ｓ１１ａから導出されずに低電位に固定されるため、活性化信号ＣＫ１ａ〜ＣＫｍａは外部クロック信号ＣＫＥＸ（パルス幅のデューティ５０％とする）が通過して導出される（以下、第１のテストモードはクロックスルーモードと呼ぶ）。従って、動作サイクル時間が例えば数十秒の場合、各活性化信号ＣＫ１ａ〜ＣＫｍａの評価期間（ｔｗｃｋａ）が十分に長くなり、評価期間中における内部ノードの完全休止状態期間が得られ、診断試験（零入力電流試験、および微弱光検出試験）が可能となる。
【００１８】
例えば図２において零入力電流試験用信号ＩＤＤＱで示されるように、信号ＣＫ１ａによるプリチャージが始まる直前で診断試験が可能である。一方、プリチャージ期間中の診断試験は、信号ＣＫ１ａによる評価が始まる直前で零入力電流試験が可能である。なお、各活性化信号ＣＫ１ａ〜ＣＫｍａのタイミングｔ１〜ｔｍは、通常動作モード時と同じである。従って、通常動作モード時のタイミングマージンが正常に確保されていることが重要である。
（実施例２）
次に各活性化信号ＣＫ１ａ〜ＣＫｍａのタイミングマージンを十分に確保して診断試験を行う実施例について説明する。図３は本発明の第２の実施例の論理回路を示す。本実施例は、活性化信号ＣＫ１ｂ〜ＣＫｍｂのタイミングマージンが通常動作モード時より拡大される実施例である。このため図１に示される第１の実施例におけるパルス制御回路ＰＣ２ａおよびＰＣｍａが、各々ＰＣ２ｂおよびＰＣｍｂで構成される点が相違する。すなわち、パルス幅短縮回路ＰＣ１ｂは第１の実施例におけるパルス幅短縮回路ＰＣ１ａと相違はない。
【００１９】
パルス制御回路ＰＣ２ｂは、遅延回路ＤＬ２０を経由する信号経路と、それより遅延時間の大きい遅延回路ＤＬ２１を経由する信号経路とを有する。一方、パルス制御回路ＰＣｍｂは遅延回路ＤＬｍ０を経由する信号経路と、それより遅延時間の大きい遅延回路ＤＬｍ１を経由する信号経路とを有する。そして、各活性化信号ＣＫ２ｂ、ＣＫｍｂがいずれの信号経路から導出されるかは、第２のテストモード信号ＴＭ２により選択される。上記第２のテストモード信号ＴＭ２が低電位の時は通常のタイミングであり、高電位の時はタイミングが遅くなる。
【００２０】
すなわち、第２のテストモード（以下、タイミング制御モードと呼ぶ）時の活性化信号は図４に示される信号タイミング図のように導出される。ここで、タイミング制御モード時における信号タイミングを図２に示される通常タイミングｔ１〜ｔｍと比較して説明する。タイミング制御モード時の活性化信号ＣＫ１ｂのタイミングｔ１′は、通常タイミングｔ１と同じであり、活性化信号ＣＫ２ｂのタイミングｔ２′は、通常タイミングｔ２より遅くなる。従って、タイミングマージン（ｔ２′−ｔ１′）は、タイミングマージン（ｔ２−ｔ１）より大きくなる。同様に、タイミングマージン（ｔｍ′−ｔ２′）は、タイミングマージン（ｔｍ−ｔ２）より大きくなる。
【００２１】
従って、本実施例により上記第１と第２のテストモード（クロックスルーモードとタイミング制御モード）を組合せれば、第１の実施例より高精度に診断試験および不良解析を行うことが可能となる。なお、本実施例ではタイミングの切り換えが、例えば遅延回路ＤＬ２０とＤＬ２１による２段階で示される。しかし、遅延回路と第２のテストモード信号ＴＭ２とをさらに多数設けることにより、タイミングを２段階以上に制御可能とされることは明らかである。
【００２２】
また、パルス幅短縮回路ＰＣ１ｂの遅延回路ＤＬ１０を、パルス制御回路ＰＣ２ｂのように複数の遅延回路で構成し、その内のいずれかの遅延回路を第３のテストモード信号（例えばＴＭ３）で選択可能とする。この場合、通常動作モード時にパルス幅短縮回路ＰＣ１ｂ内の信号Ｓ１１ｂ、および信号Ｓ１０ｂのタイミングを複数段階に制御でき、結果的に活性化信号ＣＫ１ｂ〜ＣＫｍｂのパルス幅が複数段階に制御可能とされる（第３のテストモード＝パルス幅制御モードとする）。
【００２３】
次に、活性化信号のパルス幅が、外部クロック信号ＣＫＥＸのパルス幅より短縮される信号と、短縮されない信号が混在する実施例を第３、および第４の実施例として説明する。
（実施例３）
図５に本発明の第３の実施例のブロック図を示す。ＭＰＣＺ１は活性化信号発生回路の全体である。活性化信号ＣＫａ、ＣＫｂは、各遅延回路ＤＬａ、ＤＬｂを介して導出されるため、そのパルス幅は外部クロック信号ＣＫＥＸのパルス幅が短縮されずに導出される。また、遅延回路ＤＬａ、ＤＬｂによりタイミングが固定されている。一方、活性化信号ＣＫ１ａ〜ＣＫｍａのパルス幅は、第１のテストモード信号ＴＭ１の制御により、外部クロック信号ＣＫＥＸのパルス幅より短縮されて導出されるか、あるいは短縮されないで導出される。すなわち、短縮されて導出される場合、外部クロック信号ＣＫＥＸのパルス幅より短縮される信号ＣＫ１ａ〜ＣＫｍａと、短縮されない信号ＣＫａ、ＣＫｂが混在することになる。この場合でも、クロックスルーモードにより診断試験および不良解析が容易、かつ高精度に行うことが可能となる。
（実施例４）
図６に本発明の第４の実施例のブロック図を示す。ＭＰＣＺ２は活性化信号発生回路の全体であり、ＭＰＣ１ａ、およびＭＰＣ１ｂの各活性化信号発生回路からなる。通常動作モードでは、活性化信号ＣＫ１ａ〜ＣＫｍａ、およびＣＫ１ｂ〜ＣＫｍｂのパルス幅が、外部クロック信号ＣＫＥＸのパルス幅に対し短縮されて導出される。そして、各々の第１のテストモード信号ＴＭ１ａ、ＴＭ１ｂにより、クロックスルーモードへの切り換えが各々行われる。このため、活性化信号ＣＫ１ａ〜ＣＫｍａのみ、あるいは活性化信号ＣＫ１ｂ〜ＣＫｍｂのみをクロックスルーモードとすることができる。これにより不良原因が、活性化信号ＣＫ１ａ〜ＣＫｍａを受ける回路側にあるのか、活性化信号ＣＫ１ｂ〜ＣＫｍｂを受ける回路側にあるのかが明らかとなり、診断試験および不良解析が容易、かつ高精度に行うことが可能となる。
（実施例５）
図７に本発明の第５の実施例の論理回路を示す。本実施例は、外部クロック信号ＣＫＥＸ１のパルス幅が既に短縮されている場合の実施例である。活性化信号発生回路ＰＣ１ｃは、入力に外部クロック信号ＣＫＥＸ１を受けて分周信号ＣＫＥＸ２を導出する分周器ＤＩＶと、Ｎ２０ｃ〜Ｎ２３ｃからなるセレクタで構成される。
【００２４】
分周器ＤＩＶが例えば１／８の周波数の分周信号を発生する分周器とすると、図８の信号タイミング図に示されるように、入力される外部クロック信号ＣＫＥＸ１の４サイクル毎に、分周信号ＣＫＥＸ２の極性が反転される。従って、分周信号ＣＫＥＸ２のパルス幅は、外部クロック信号ＣＫＥＸ１のサイクル時間ｔｃ１に追従して大きく、あるいは小さく変化する。この外部クロック信号ＣＫＥＸ１と分周信号ＣＫＥＸ２をＮ２０ｃ〜Ｎ２３ｃからなるセレクタに入力し、そのいずれかの信号を第１のテストモード信号ＴＭ１により、活性化信号ＣＫ１ｃとして導出する。
【００２５】
本実施例では、診断試験および不良解析時には分周信号ＣＫＥＸ２が活性化信号ＣＫ１ｃとして導出される。なお、本実施例では分周器として１／８分周器を用いているが、ｍが任意の１／ｍ分周器を用いても同様の動作が可能であることは明らかである。
（実施例６）
図９に本発明の第６の実施例の論理回路を示す。本実施例は、外部クロック信号ＣＫＥＸのサイクル時間の長短を検出することにより、上記第１のテストモード信号ＴＭ１を自動発生させることが可能な、テストモード信号発生回路ＡＰＣ１の実施例である。一般的に、外部との入出力インターフェイスが標準化されているような汎用性のある半導体集積回路においては、テストモード専用の外部入力端子を追加することは困難である。しかし、テストモード信号を外部クロック信号のパルス幅が一定以上大きくなった時に自動発生させるようにすれば、テストモード専用の外部入力端子は不要となる。すなわち、外部入出力インターフェイスを従来と同じまま、クロックスルーモード機能を持った半導体集積回路を実現できる。
【００２６】
図９に示したように、本実施例のテストモード信号発生回路ＡＰＣ１は、遅延回路ＤＬＴと、ラッチ回路ＬＡＴＰおよびＬＡＴＮからなるフリップフロップ回路ＦＦと、信号反転回路ＩＮＶで構成されている。信号ＣＫＬ１は外部クロック信号ＣＫＥＸの遅延信号であり、信号ＴＭＡ１ａはフリップフロップ回路ＦＦの出力信号である。ラッチ回路ＬＡＴＰは、信号ＣＫＬ１が高電位の場合、端子Ｄの信号を端子Ｑにそのまま出力する。また、信号ＣＫＬ１が高電位から低電位に遷移した場合、その時の端子Ｄの信号を、次に信号ＣＫＬ１が高電位になるまで、端子Ｑに保持する。一方、ラッチ回路ＬＡＴＮは、信号ＣＫＬ１の電位変化が上記と逆相の時にラッチ回路ＬＡＴＰと同様の動作をする。従って、フリップフロップ回路ＦＦは、信号ＣＫＬ１が高電位から低電位に遷移した時の外部クロック信号ＣＫＥＸを取り込み、信号ＣＫＬ１が低電位から高電位に遷移した時に、前記取り込んだ信号を信号ＴＭＡ１ａとして出力する。
【００２７】
図１０に第６の実施例の信号タイミング図を示す。ｔｃ１は通常動作モード時の外部クロック信号ＣＫＥＸのサイクル時間、ｔｃ２はクロックスルーモード時の外部クロック信号ＣＫＥＸのサイクル時間、ｔｄは外部クロック信号ＣＫＥＸから信号ＣＫＬ１までの遅延時間であり、外部クロック信号ＣＫＥＸのサイクル時間に依存しない一定の値である。
【００２８】
上記ｔｃ１、ｔｃ２、ｔｄの関係と、第６の実施例の動作について説明する。図１０（ａ）に示すように、通常動作モード時は通常のサイクル時間ｔｃ１で使用され、各信号のタイミングは、ｔｃ１×１／２＜ｔｄ＜ｔｃ１の関係に設定されている。この条件のもとでは、信号ＣＫＬ１が高電位から低電位へ遷移する時（タイミングｔａ１０〜ｔａ１ｍ）、外部クロック信号ＣＫＥＸは常に高電位である。このため、フリップフロップＦＦは常に高電位の信号を取り込み、信号ＴＭＡ１ａは常に高電位となるため、インバータを介してテストモード信号ＴＭ１は常に低電位である。
【００２９】
一方、同図（ｂ）に示すように、クロックスルーモード時は通常のサイクル時間ｔｃ１より大きいサイクル時間ｔｃ２で使用され、各信号のタイミングは、ｔｄ＜ｔｃ２×１／２の関係となる。この条件のもとでは、信号ＣＫＬ１が高電位から低電位へ遷移する時（タイミングｔａ２０〜ｔａ２ｍ）、外部クロック信号ＣＫＥＸは常に低電位である。このため、フリップフロップＦＦは常に低電位の信号を取り込み、信号ＴＭＡ１ａは常に低電位となるため、インバータを介してテストモード信号ＴＭ１は常に高電位となる。
【００３０】
以上、外部クロック信号ＣＫＥＸのサイクル時間の長短を検知することにより、通常動作モードとクロックスルーモードを自動的に切り換えることが可能となる。なお、遅延時間ｔｄの異なる遅延回路ＤＬＴを複数設け、いずれかを選択できるようにすることで、クロックスルーモードを開始するサイクル時間が複数選択できるようになる。
（実施例７）
図１１に本発明の第７の実施例の論理回路を示す。本実施例はテストモード信号自動発生回路の別の実施例であり、通常動作モードとクロックスルーモードを切り換えるパルス幅の設定できる範囲を大きくするとともに、動作モードの誤まった切り換えを生じにくくしている。
【００３１】
本実施例のテストモード信号自動発生回路ＡＰＣ２は分周期ＤＩＶ、電荷充電用トランジスタＭＰＰ、電荷放電用トランジスタＭＮＰおよびＭＮＣ、容量ＣＴ、判定回路ＤＥＣ、フリップフロップ回路ＦＦ、信号反転回路ＩＮＶで構成されている。信号ＣＫＥＸ３は外部クロック信号ＣＫＥＸの例えば１／８の周波数の分周信号、信号ＴＭＡ１ｂ、ＴＭＡ２ｂおよびＴＭＡ３ｂは内部信号、信号ＣＫＤＡは判定回路ＤＥＣの活性化信号、ＶＲＥＦは判定回路ＤＥＣの参照電圧である。
【００３２】
活性化信号ＣＫＤＡが高電位のとき、判定回路ＤＥＣは活性化し、この時、信号ＴＭＡ３ｂが参照電位ＶＲＥＦよりも低電位の場合、信号ＴＭＡ２ｂに低電位を出力し、信号ＴＭＡ３ｂが参照電位ＶＲＥＦよりも高電位の場合、信号ＴＭＡ２ｂに高電位を出力する。活性化信号ＣＫＤＡが低電位の時は、判定回路ＤＥＣは非活性状態となり出力信号は不定でよい。
【００３３】
信号ＣＫＬ２はフリップフロップ回路ＦＦの内部クロック信号である。ＩＤＳＴは容量ＣＴの放電電流である。１／８分周信号ＣＫＥＸ３が低電位の時、トランジスタＭＰＰはオンとなり、トランジスタＭＮＰはオフとなるので容量ＣＴに電荷が充電される。１／８分周信号ＣＫＥＸ３が高電位かつ、外部クロック信号ＣＫＥＸが高電位の時、トランジスタＭＰＰはオフとなり、トランジスタＭＮＰとトランジスタＭＮＣはともにオンとなるので、容量ＣＴの電荷は電流ＩＤＳＴにより放電される。従って、トランジスタＭＰＰの電流駆動能力を大きく設定し、トランジスタＭＮＰとトランジスタＭＮＣの少なくともどちらか一方を電流駆動能力を小さく設定すると、充電は速やかに、放電はゆっくりと行うことができる。
【００３４】
図１２に第７の実施例の信号タイミング図を示す。ｔｃ１、ｔｃ２はＣＫＥＸのサイクル時間、ｔｅ１、ｔｅ２は判定回路ＤＥＣの活性化タイミング、ｔｆ１、ｔｆ２はフリップフロップ回路ＦＦが信号ＴＭＡ２ｂを取り込むタイミング、ｔｇ１、ｔｇ２は判定回路ＤＥＣを非活性化するタイミングである。
【００３５】
以下、本信号タイミング図を用いて、本実施例の動作を説明する。本信号タイミング図において、信号ＴＭＡ３ｂの電位はＣＫＥＸ３が低電位の時は高電位に維持され、ＣＫＥＸ３が高電位の時はゆっくりと低下する。信号ＴＭＡ３ｂの電位の低下量は、容量ＣＴを放電する時間、すなわち、ＣＫＥＸ３が高電位の間にＣＫＥＸが高電位になる時間の総和で決まる。通常動作モードの時は、サイクル時間ｔｃ１は小さく、ＣＫＥＸが高電位になっている時間が短いため、判定回路ＤＥＣを活性化するタイミングｔｅ１の時点では、信号ＴＭＡ３ｂの電位はＶＲＥＦよりも高く、判定回路ＤＥＣの出力信号ＴＭＡ２ｂは高電位となる。そしてタイミングｔｆ１において、フリップフロップ回路ＦＦは高電位の信号ＴＭＡ２ｂを取り込む。フリップフロップ回路ＦＦが信号ＴＭＡ２ｂを取り込んだ後、タイミングｔｇ１において、判定回路ＤＥＣを非活性化し、次の活性化に備える。
【００３６】
クロックスルーモードの時は、サイクル時間ｔｃ２は大きく、ＣＫＥＸが高電位になっている時間が長いため、判定回路ＤＥＣを活性化するタイミングｔｅ２の時点では、信号ＴＭＡ３ｂの電位はＶＲＥＦよりも低くなるので、判定回路ＤＥＣの出力信号ＴＭＡ２ｂは低電位となる。そしてタイミングｔｆ２において、フリップフロップ回路ＦＦは低電位の信号ＴＭＡ２ｂを取り込む。フリップフロップ回路ＦＦが信号ＴＭＡ２ｂを取り込んだ後、タイミングｔｇ２において、判定回路ＤＥＣを非活性化する。
【００３７】
判定回路ＤＥＣの活性化時における信号ＴＭＡ３ｂの電位は、
ＶＤＤ―（ＩＤＳＴ×（ｔｃ１／２）×３）／ＣＴ
と算出され。通常動作モードとテストモードが切り換わるサイクル時間は、
ＶＤＤ−（ＩＤＳＴ×（サイクル時間／２）×３）／ＣＴ＝ＶＲＥＦ
∴サイクル時間＝（（ＶＤＤ−ＶＲＥＦ）×２×ＣＴ）／（３×ＩＤＳＴ）
と表せる。よって、電流ＩＤＳＴと容量ＣＴと参照電位ＶＲＥＦにより、通常動作モードとテストモードが切り換わるサイクル時間を自由に設定できる。
【００３８】
また、容量ＣＴの放電は３サイクルに分けて行われるので、１または２サイクルでＣＴの放電が十分にできるように設計すれば、テストモード時に小さいサイクル時間のパルスが１サイクルだけ入っても通常動作モードになることはない。なお、本実施例では分周器として１／８分周器を用いているが、ｍが任意の１／ｍ分周器を用いても同様の動作が可能であることは明らかである。また、電源ＶＤＤと電源ＶＳＳを入れ換えて、トランジスタＭＰＰをＮＭＯＳトランジスタに、トランジスタＭＮＰ、ＭＮＣをＰＭＯＳトランジスタにし、放電を急速に行い、充電をゆっくりと数回に分けて行い、信号反転回路の個数を変えても同様の動作が可能であることは明らかである。
（実施例８）
図１３に本発明の第８の実施例の回路ブロックを示す。本実施例では、通常動作モードで内部活性化信号のパルス幅を制御する信号と、第４のテストモードで内部活性化信号のタイミングを制御する信号とが共通化できることを示している。ＭＰＣ２は活性化信号発生回路、ＣＫＥＸおよびＣＫＩＮは外部クロック信号および内部活性化信号である。
【００３９】
ＴＭ１は第１のテストモード信号であり、通常動作モードと第１のテストモード（クロックスルーモード）を切り換える。ＴＭ４は第４のテストモード信号であり、クロックスルーモードと第４のテストモードを切り換える。ＴＭ５＜ｍ：１＞はｍ個の第５のテストモード信号であり、通常動作モードではＣＫＩＮのパルス幅をｍ段階に制御し、第４のテストモードではＣＫＩＮのタイミングをｍ段階に制御する。これにより、パルス幅制御およびタイミング制御のそれぞれで制御信号を独立に設ける場合に比べると制御信号の本数をｍ本削減でき、ＬＳＩの配線数、ピン数等の低減が可能となる。
【００４０】
図１４に本実施例における信号タイミング図を示す。ＣＫＩＮのパルス幅またはタイミング（ＣＫＥＸからの遅延）は、いずれも第１サイクルで最小の設定（ＴＭ５＝０…００１）、第２サイクルで２番目に小さい設定（ＴＭ５＝０…０１０）である。通常動作モード（ＴＭ１＝Ｌ，ＴＭ４＝Ｌ）では、ＣＫＩＮは一定のタイミングであり、パルス幅が第１サイクルでｔｗ０、第２サイクルでｔｗ１（＞ｔｗ０）となる。クロックスルーモード（ＴＭ１＝Ｈ，ＴＭ４＝Ｌ）では、ＣＫＩＮは一定のタイミングであり、パルス幅ｔｗｃｋ１が外部クロック信号ＣＫＥＸのパルス幅ｔｗｃｋとほぼ等しくＴＭ５に依存しない。第４のテストモード（ＴＭ１＝Ｈ，ＴＭ４＝Ｈ）では、ＣＫＩＮのパルス幅ｔｗｃｋ１は、ｔｗｃｋとほぼ等しく、タイミングが第１サイクルでｔｄ０、第２サイクルでｔｄ１（＞ｔｄ０）となる。
（実施例９）
図１５は本発明の第９の実施例で、図１３の具体的な論理回路の構成例である。ＤＬａはパルス幅制御用の可変遅延回路で、遅延をＴＭ５に基づき制御する。一方、ＤＬｂはタイミング制御用の可変遅延回路で、ＴＭ４がＬのとき遅延は一定であり、ＴＭ４がＨの時は活性となり遅延をＴＭ５に基づき制御する。ＳＥＬ１は２入力セレクト回路で、ＴＭ１に基づき一方の入力を出力する。
【００４１】
図１６に図１５の信号タイミング図を示す。通常動作モード（ＴＭ１＝Ｌ，ＴＭ４＝Ｌ）では、ＳＥＬ１はＡを選択し、ＤＬｂは一定の遅延ｔｄｂｘを保つ。第１サイクルではＤＬａの遅延がｔｄａ０となり、ＮＯＲ１でＣＫＥＸとＢからパルス幅ｔｗ０（≒ｔｄａ０）のＣＫＡが生成される。ＣＫＡにはＤＬｂで一定の遅延ｔｄｂｘが加わり、最終的にパルス幅ｔｗ０のＣＫＩＮが出力される。同様に第２サイクルではＤＬａの遅延がｔｄａ１（＞ｔｄａ０）となり、パルス幅ｔｗ１（≒ｔｄａ１）のＣＫＩＮが出力される。
【００４２】
クロックスルーモード（ＴＭ１＝Ｈ，ＴＭ４＝Ｌ）では、ＳＥＬ１は低電位電源ＶＳＳを選択し、ＤＬｂは一定の遅延ｔｄｂｘを保つ。従って、ＴＭ５に依存しなくなり、第１サイクルおよび第２サイクルでは、ＮＯＲ１でパルス幅ｔｗｃｋ１（外部クロック信号ＣＫＥＸのパルス幅ｔｗｃｋとほぼ等しい）のＣＫＡが生成され、一定の遅延ｔｄｂｘが加わったＣＫＩＮが通常動作モードと同一タイミングで出力される。
【００４３】
第４のテストモード（ＴＭ１＝Ｈ，ＴＭ４＝Ｈ）では、ＳＥＬ１は低電位電源ＶＳＳを選択する。従って、第１サイクルおよび第２サイクルでは、ＴＭ５に関係なくＮＯＲ１でパルス幅ｔｗｃｋ１のＣＫＡが生成される。第１サイクルではＤＬｂの遅延がｔｄｂ０となり、タイミング（ＣＫＥＸからの遅延）ｔｄ０（＞ｔｄｂ０）のＣＫＩＮが出力される。同様に第２サイクルではＤＬｂの遅延がｔｄｂ１（＞ｔｄｂ０）となり、タイミングｔｄ１（＞ｔｄ０）のＣＫＩＮが出力される。
（実施例１０）
図１７は本発明の第１０の実施例で、図１３の具体的な論理回路の構成例である。本実施例では、制御信号以外に可変遅延回路も共通化できることを示している。ＤＬａはパルス幅またはタイミングを制御するための可変遅延回路で、ＴＭ５に基づき遅延を制御する。ＳＥＬ１、ＳＥＬ２、ＳＥＬ３はいずれも２入力セレクト回路で、ＴＭ１またはＴＭ４に基き一方の入力を出力する。これにより、可変遅延回路を１回路削減できるので、回路面積の低減が可能となる。
【００４４】
図１８に図１７の信号タイミング図を示す。通常動作モード（ＴＭ１＝Ｌ，ＴＭ４＝Ｌ）では、ＳＥＬ１はＡを、ＳＥＬ２はＢを、ＳＥＬ３はＣＫＥＸを選択する。第１サイクルではＤＬａの遅延がｔｄａ０となり、ＮＯＲ１でＣとＤからパルス幅ｔｗ０（≒ｔｄａ０）のＣＫＩＮが出力される。同様に第２サイクルではＤＬａの遅延がｔｄａ１（＞ｔｄａ０）となり、パルス幅ｔｗ１（≒ｔｄａ１）のＣＫＩＮが出力される。
【００４５】
クロックスルーモード（ＴＭ１＝Ｈ，ＴＭ４＝Ｌ）では、ＳＥＬ１は低電位電源ＶＳＳを、ＳＥＬ２はＢを、ＳＥＬ３はＣＫＥＸを選択する。従って、ＤＬａの遅延に関係なく、パルス幅ｔｗｃｋ１（外部クロック信号ＣＫＥＸのパルス幅ｔｗｃｋとほぼ等しい）のＣＫＩＮが通常動作モードと同一タイミングで出力される。
【００４６】
第４のテストモード（ＴＭ４＝Ｈ）では、ＳＥＬ２は／Ａを、ＳＥＬ３はＶＳＳを選択する。第１サイクルではＤＬａの遅延がｔｄａ０となり、ＮＯＲ１でタイミング（ＣＫＥＸからの遅延）ｔｄ０（＞ｔｄａ０）のＣＫＩＮが出力される。同様に第２サイクルではＤＬ１の遅延がｔｄａ１（＞ｔｄａ０）となり、タイミングｔｄ１（＞ｔｄａ１）のＣＫＩＮが出力される。
（実施例１１）
図１９は本発明の第１１の実施例で、図１３の具体的な論理回路の構成例である。本実施例では、制御信号以外に可変遅延回路も共通化できることを示している。ＤＬａはパルス幅またはタイミングを制御するための可変遅延回路で、ＴＭ５に基づき遅延を制御する。ＳＥＬ１、ＳＥＬ２はいずれも２入力セレクト回路で、ＴＭ１またはＴＭ４に基き一方の入力を出力する。これにより、可変遅延回路を１回路削減できるので、回路面積の低減が可能となる。
【００４７】
図２０に図１９の信号タイミング図を示す。通常動作モード（ＴＭ１＝Ｌ，ＴＭ４＝Ｌ）では、ＳＥＬ１はＡを、ＳＥＬ２はＢを選択する。第１サイクルではＤＬａの遅延がｔｄａ０となり、ＮＯＲ１でＣＫＥＸとＣからパルス幅ｔｗ０（≒ｔｄａ０）のＣＫＩＮが出力される。同様に第２サイクルではＤＬａの遅延がｔｄａ１（＞ｔｄａ０）となり、パルス幅ｔｗ１（≒ｔｄａ１）のＣＫＩＮが出力される。
【００４８】
クロックスルーモード（ＴＭ１＝Ｈ，ＴＭ４＝Ｌ）では、ＳＥＬ１は低電位電源ＶＳＳを、ＳＥＬ２はＢを選択する。従って、ＤＬａの遅延に関係なく、パルス幅ｔｗｃｋ１（外部クロック信号ＣＫＥＸのパルス幅ｔｗｃｋとほぼ等しい）のＣＫＩＮが通常動作モードと同一タイミングで出力される。
【００４９】
第４のテストモード（ＴＭ４＝Ｈ）では、ＳＥＬ２は／Ａを選択する。第１サイクルではＤＬａの遅延がｔｄａ０となり、ＮＯＲ１でＣＫＥＸとＣからタイミング（ＣＫＥＸからの遅延）ｔｄ０（＞ｔｄａ０）、パルス幅ｔｗｃｋ−ｔｄ０のＣＫＩＮが出力される。同様に第２サイクルではＤＬａの遅延がｔｄａ１（＞ｔｄａ０）となり、タイミングｔｄ１（＞ｔｄａ１）、パルス幅ｔｗｃｋ−ｔｄ１のＣＫＩＮが出力される。
（実施例１２）
図２１は本発明の第１２の実施例で、図１９のさらに具体的な論理回路の構成例である。ＤＬａはＴＭ５＜４：１＞で４段階に制御可能な可変遅延回路、ＳＥＬａは図１９のＳＥＬ１＋ＳＥＬ２と等価なセレクト回路である。本回路では、通常動作モードではＣＫＩＮのパルス幅を４段階に切り換えることができ、クロックスルーモードではパルス幅ｔｗｃｋ１のＣＫＩＮを通常動作モードと同一タイミングで出力でき、さらに第４のテストモードではタイミング（ＣＫＥＸからの遅延）＋パルス幅≒ｔｗｃｋ一定の条件でＣＫＩＮのタイミングを４段階に切り換えることができる。
（実施例１３）
図２２は本発明の第１３の実施例で、図２１と構成はほぼ同じである。異なる点は、第４のテストモードではＴＭ５の設定値に関係なく、デフォルトでタイミングが最大（ＴＭ５＝１０００）になる点である。
【００５０】
図２３に図２２の信号タイミング図を示す。通常動作モード（ＴＭ１＝Ｌ，ＴＭ４＝Ｌ）では、ＳＥＬａはＡを選択する。第１サイクル（ＴＭ５＝０００１）では、ＣＫＥＸはＤＬａ内のＰ、Ｒを通り遅延ｔｄａ０のＡとして出力される。よって、ＮＯＲ１でＣＫＥＸとＣからパルス幅ｔｗ０（≒ｔｄａ０）のＣＫＩＮが出力される。同様に第２サイクル（ＴＭ＝０１００）では、ＣＫＥＸはＤＬａ内のＳ、Ｕを通り遅延ｔｄａ２のＡとして出力される。よって、パルス幅ｔｗ２（≒ｔｄａ２）のＣＫＩＮが出力される。
【００５１】
クロックスルーモード（ＴＭ１＝Ｈ，ＴＭ４＝Ｌ）では、ＳＥＬａは低電位電源ＶＳＳを選択するためＤＬａの遅延に関係なく、図２０と同様に、パルス幅ｔｗｃｋ１のＣＫＩＮが通常動作モードと同一タイミングで出力される。第４のテストモード（ＴＭ４＝Ｈ）では、ＴＭＡ＝Ｈとなり、ＳＥＬａは／Ａを選択する。第１サイクルでは、ＤＬａ内のＲ、Ｕにそれぞれ負パルスが現れる。Ｒ、ＵのＮＯＲ論理をとると、Ｕの遅延が大きいため遅延ｔｄａ３のＡが出力される。よって、ＮＯＲ１でＣＫＥＸとＣからタイミング（ＣＫＥＸからの遅延）ｔｄ３（＞ｔｄａ３）、パルス幅ｔｗｃｋ−ｔｄ３のＣＫＩＮが出力される。第２サイクルでは、ＤＬａ内のＳ、Ｔに正パルスが現れる。Ｓ、ＴのＮＡＮＤ論理をとると、Ｔの遅延が大きいため、Ｕの遅延はＴから決まる。さらに、Ｒ（＝Ｌ）、ＵのＮＯＲ論理をとると、遅延ｔｄａ３のＡが出力される。よって、第１サイクル同様タイミング（ＣＫＥＸからの遅延）ｔｄ３（＞ｔｄａ３）、パルス幅ｔｗｃｋ−ｔｄ３のＣＫＩＮが出力される。
【００５２】
【発明の効果】
以上述べてきたように本発明により、テストモード時はプリチャージ動作の期間だけでなく、評価動作の期間も動作サイクル時間の大きさに追従して拡大される。このため、プリチャージ動作の期間、および評価動作の期間における内部ノードの完全休止状態期間が得られ、零入力電流試験、および微弱光検出試験が可能となる。従って、診断試験および不良解析が容易、かつ高精度に行うことが可能となり、半導体集積回路の設計工数の低減化が図られる。
【図面の簡単な説明】
【図１】第１の実施例を示す論理回路図。
【図２】第１の実施例の信号タイミング図。
【図３】第２の実施例を示す論理回路図。
【図４】第２の実施例の信号タイミング図。
【図５】第３の実施例を示すブロック図。
【図６】第４の実施例を示すブロック図。
【図７】第５の実施例を示す論理回路図。
【図８】第５の実施例の信号タイミング図。
【図９】第６の実施例を示す論理回路図。
【図１０】第６の実施例の信号タイミング図。
【図１１】第７の実施例を示す論理回路図。
【図１２】第７の実施例の信号タイミング図。
【図１３】第８の実施例を示すブロック図。
【図１４】第８の実施例の信号タイミング図。
【図１５】第９の実施例を示す論理回路図。
【図１６】第９の実施例の信号タイミング図。
【図１７】第１０の実施例を示す論理回路図。
【図１８】第１０の実施例の信号タイミング図。
【図１９】第１１の実施例を示す論理回路図。
【図２０】第１１の実施例の信号タイミング図。
【図２１】第１２の実施例を示す論理回路図。
【図２２】第１３の実施例を示す論理回路図。
【図２３】第１３の実施例の信号タイミング図。
【図２４】従来例を示す回路図。
【図２５】従来例に用いられるパルス制御回路を示す図。
【図２６】従来例の信号タイミング図。
【符号の説明】
ＭＰＣ１ａ…活性化信号発生回路、ＰＣ１ａ…パルス幅制御回路、ＰＣ２ａ、ＰＣｍａ…パルス遅延回路、ＣＫ１ａ〜ＣＫｍａ…内部回路活性化信号、ＣＫＥＸ…基準信号（外部クロック信号）、ＴＭ１…第１のテストモード信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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