(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置において、
データ信号とアドレス信号の入力用で兼用され、データ信号またはアドレス信号を入力されて出力するための少なくとも一つの多重信号入力バッファー手段と、
データ出力イネーブル信号の入力端子と、
書き込みイネーブル信号の入力端子と、
アドレスイネーブル信号を入力し、該アドレスイネーブル信号の上昇エッジ及び下降エッジから発生する内部パルス信号を発生するパルス発生手段と、
前記内部パルス信号を入力し、該内部パルス信号を基に、前記多重信号入力バッファー手段から出力される信号がデータ信号なのか、あるいはアドレス信号なのかを区別する第１及び第２制御信号を生成し、該第１及び第２制御信号により前記多重信号入力バッファー手段、データ入力手段、アドレス入力手段を制御するためのアドレスイネーブル信号入力バッファー手段と、
前記第１制御信号に応答し、前記多重信号入力バッファー手段から出力されるデータ信号を入力する前記データ入力手段と、
前記第２制御信号に応答し、前記多重信号入力バッファー手段から出力されるアドレス信号を入力する前記アドレス入力手段と
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記データ出力イネーブル信号、前記書き込みイネーブル信号及び前記アドレスイネーブル信号により制御を受けてメモリセル領域から伝達されるデータ信号を外部に出力するためのデータ出力手段をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記データ入力手段が、
前記第１制御信号により制御を受けて前記多重信号入力バッファー手段から出力された前記データ信号を選択的に通過させるパスゲートと、
該パスゲートから出力された前記データ信号を一定時間ラッチするラッチ手段と
を有することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記アドレス入力手段が、
前記第２制御信号により制御を受けて前記多重信号入力バッファー手段から出力された前記アドレス信号を選択的に通過させるパスゲートと、
該パスゲートから出力された前記アドレス信号を一定時間ラッチするラッチ手段と
を有することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記パルス発生手段が、
前記アドレスイネーブル信号の下降エッジで発生する第１内部パルスと、
前記アドレスイネーブル信号の上昇エッジで発生する第２内部パルスと
を出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記パルス発生手段が、
前記アドレスイネーブル信号が入力されて、該アドレスイネーブル信号を反転する第１反転手段と、
該第１反転手段の出力が入力されて、該出力をさらに反転する第２反転手段と、
該第２反転手段の出力を一定時間だけ遅延させる第１遅延手段と、
前記第１反転手段からの出力及び前記第１遅延手段からの出力を入力して前記アドレスイネーブル信号の第１状態遷移時に発生する第１パルスを出力する第１否定論理積手段と、
前記アドレスイネーブル信号が入力されて、該アドレスイネーブル信号を反転する第３反転手段と、
前記第３反転手段の出力を一定時間だけ遅延させる第２遅延手段と、
前記アドレスイネーブル信号及び前記第２遅延手段からの出力を入力して前記アドレスイネーブル信号の第２状態遷移時に発生する第２パルスを出力する第２否定論理積手段と
を有することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
半導体メモリ装置において、
データ信号とアドレス信号の入力用として兼用される少なくとも一つの多重信号入力バッファー手段と、
データ出力イネーブル信号の入力端子と、
書き込みイネーブル信号の入力端子と、
アドレスイネーブル信号を入力し、該アドレスイネーブル信号の上昇エッジ及び下降エッジから発生する内部パルス信号を発生するパルス発生手段と、
前記内部パルス信号を入力し、該内部パルス信号を基に、前記多重信号入力バッファー手段から出力される信号がデータ信号なのか、あるいはアドレス信号なのかを区別する第１及び第２制御信号を生成し、該第１及び第２制御信号により前記多重信号入力バッファー手段を制御するためのアドレス信号入力バッファー手段とを備え、
（イ）前記第２制御信号がアクティブ状態である場合に、前記多重信号入力バッファー手段から入力される信号をアドレス信号として認識して、前記多重信号入力バッファー手段はアドレスを入力して出力し、
（ロ）前記第１制御信号がアクティブ状態ではない場合に、前記書き込みイネーブル信号に応答して、前記多重信号入力バッファー手段は書き込み用データを入力して出力する
ことを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory：ダイナミックＲＡＭ）、ＳＲＡＭ（Static Random Access Memory：スタティックＲＡＭ）などの半導体メモリ装置に関し、特にアドレス入力及びデータ入力用で同一端子を兼用する半導体メモリ装置に関する。
【０００２】
【従来の技術】
ＳＲＡＭの主な用途のひとつは移動電話機などの携帯用移動通信装備（機器）のメモリディバイスとして使われることである。ＳＲＡＭと関連した最近の主な開発課題（issue）は電力消費の減少とパッケージ大きさの減少である。移動通信装備は主にバッテリー（battery：蓄電池）を電源として使用するために低電力消費特性が要求され、携帯用機器の小型化のために、より小さいサイズのパッケージが要求されている。
【０００３】
現在、ＳＲＡＭの消費電力減少のためにその動作電圧を下げる方向に研究・開発が進行中であり、またそのパッケージ大きさの減少のためにＣＳＰ（Chip  Scale  Package：チップ・スケール・パッケージ）のような新しいパッケージング技術の開発が進行中である。
【０００４】
図６は従来のＣＳＰ方式のパッケージ内の１Ｍ、２Ｍ、４Ｍ  ＳＲＡＭの端子配列の一例を概略的に示す。図６の従来のＣＳＰ方式のＳＲＡＭパッケージは、入／出力ピンに代わる総計４８（＝６×８）個のボール（ball）が配置されていて、ボールとボール間の間隔は約０．７５μｍである。なお、これらのボールは図面では黒丸で示している。
【０００５】
【発明が解決しようとする課題】
しかしながら、図６に示すような従来のＣＳＰ方式のパッケージでは、ＳＲＡＭの大容量化によってピン（ボール）の数が増加すれば、パッケージの大きさも大きくなるしかない。
【０００６】
すなわち、ＣＳＰ方式では、パッケージングのためには少なくともボール格子（grid）領域よりはチップが一定の大きさ以上に大きくなければならないから、製品の生産単価を下げるためにチップを小型化することは難しい。
【０００７】
上記ボール間の間隔を減らせば、このような問題点は解決できそうであるが、ボール間の間隔を減らすことは現実的に非常に難しいという実情がある。なぜなら、このようなチップを使用する携帯用装備のＰＣＢ（Printed  Circuit  Board：プリント配線板）で狭い配線を具現するのに限界があるので、４８個のボールに全部配線を連結するために一定の間隔（たとえば０．７５μｍ）以上のボール間隔が要求されるためである。
【０００８】
また、現在の４８ボールＣＳＰは１Ｍ／２Ｍ／４Ｍ  ＳＲＡＭまでの規格にだけ使用することができるものであり、その以上の高集積ＳＲＡＭではボールの数が足りず、近い将来８Ｍ  ＳＲＡＭが普遍化されば、新しい規格を設定しなければならないという課題を抱いている。
【０００９】
図７は従来技術のＳＲＡＭにおけるデータ入力部、データ出力部及びアドレス入力部の構成例を示す。また、図８は図７の読み出しサイクルでの信号タイミング及び書き込みサイクルでの信号タイミングをそれぞれ示す。
【００１０】
先ず、データ入／出力部の部分を説明する。書き込み動作時には、書き込みイネーブル信号／ＷＥにより制御されて、データ入／出力パッド（Ｉ／Ｏ  ＰＡＤ）１１からデータをデータ入力バッファ２０を通じて選択されたメモリセル（図示しない）に入力し、読み出し動作時には書き込みイネーブル信号／ＷＥ及び出力イネーブル信号／ＯＥにより制御されて、選択されたメモリセル（図示しない）からデータをデータ出力バッファ２２を通じてデータ入／出力パッド（Ｉ／Ｏ
ＰＡＤ）１１に出力する。
【００１１】
次に、アドレス入力部の部分を説明する。アドレス入力パッド（ＡＤＤ−ＰＡＤ）１２からデータ入力バッファ２４を通じて、書き込み／読み出し動作時の選択されるメモリセル（図示しない）のアドレスを入力する。
【００１２】
図８の（Ａ），（Ｂ）で示す参照符号ＡＤＤはアドレス信号、／ＣＳはチップ選択（chip  select）信号、ＤＡＴＡはデータ信号である。
【００１３】
図９は図７のデータ入／出力部及びアドレス入力部の詳細構成を示し、出力データと制御信号の／ＷＥ（書き込みイネーブル信号）及び／ＯＥ（出力イネーブル信号）を入力とする制御部とＣＭＯＳ（相補形ＭＯＳ）インバータとで構成されたデータ出力バッファ２２、論理和（ＯＲ）ゲートで構成されたデータ入力バッファ２０、およびアドレス入力バッファ２４のそれぞれの内部構成を具体的に例示している。
【００１４】
以上の構成において、データ入力バッファ２０は書き込みイネーブル信号／ＷＥにより制御を受ける。しかし、このような入／出力部の回路を持つ従来のＳＲＡＭは、前述したようにデータピンとアドレスピンを各々別に備えて使用しているので、ピンの数が多くなり、パッケージの大きさの減少に限界が生じていた。
【００１５】
また、これまではＳＲＡＭを代表例として説明したが、上記のような解決すべき課題は、単にＳＲＡＭだけに限られず、ＤＲＡＭをはじめとする他の色々な半導体メモリ装置でも生じている共通的な課題である。
【００１６】
本発明は、上述の点に鑑みてなされたもので、その目的は、使用するピンの数を大幅に減らせるようにすることで、パッケージの大きさを減少できるようにした半導体メモリ装置を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明は、半導体メモリ装置において、データ信号とアドレス信号の入力用で兼用され、データ信号またはアドレス信号を入力されて出力するための少なくとも一つの多重信号入力バッファー手段と、データ出力イネーブル信号の入力端子と、書き込みイネーブル信号の入力端子と、アドレスイネーブル信号を入力し、該アドレスイネーブル信号の上昇エッジ及び下降エッジから発生する内部パルス信号を発生するパルス発生手段と、前記内部パルス信号を入力し、該内部パルス信号を基に、前記多重信号入力バッファー手段から出力される信号がデータ信号なのか、あるいはアドレス信号なのかを区別する第１及び第２制御信号を生成し、該第１及び第２制御信号により前記多重信号入力バッファー手段、データ入力手段、アドレス入力手段を制御するためのアドレスイネーブル信号入力バッファー手段と、前記第１制御信号に応答し、前記多重信号入力バッファー手段から出力されるデータ信号を入力する前記データ入力手段と、前記第２制御信号に応答し、前記多重信号入力バッファー手段から出力されるアドレス信号を入力する前記アドレス入力手段とを備えることを特徴とする。
【００１９】
また、請求項７の発明は、半導体メモリ装置において、データ信号とアドレス信号の入力用として兼用される少なくとも一つの多重信号入力バッファー手段と、データ出力イネーブル信号の入力端子と、書き込みイネーブル信号の入力端子と、アドレスイネーブル信号を入力し、該アドレスイネーブル信号の上昇エッジ及び下降エッジから発生する内部パルス信号を発生するパルス発生手段と、前記内部パルス信号を入力し、該内部パルス信号を基に、前記多重信号入力バッファー手段から出力される信号がデータ信号なのか、あるいはアドレス信号なのかを区別する第１及び第２制御信号を生成し、該第１及び第２制御信号により前記多重信号入力バッファー手段を制御するためのアドレス信号入力バッファー手段とを備え、（イ）前記第２制御信号がアクティブ状態である場合に、前記多重信号入力バッファー手段から入力される信号をアドレス信号として認識して、前記多重信号入力バッファー手段はアドレスを入力して出力し、（ロ）前記第１制御信号がアクティブ状態ではない場合に、前記書き込みイネーブル信号に応答して、前記多重信号入力バッファー手段は書き込み用データを入力して出力することを特徴とする。
【００２０】
（作用）
本発明では、上記構成により、アドレス入力及びデータ入力用として共通の端子を使用することを可能にしたので、半導体メモリ装置で使われる端子の数を減らすことができる。また、一般的にデータ入／出力用として共通の端子を兼用するので、本発明を適用すればアドレス入力及びデータ入／出力用として共通の端子を使用することにもなる。
【００２１】
これを実現するために、多重信号入力バッファー手段から出力される信号がデータ信号なのか、あるいはアドレス信号なのかを区別する第１及び第２制御信号を生成し、制御手段はこの第１及び第２制御信号を参照して、読み出し動作時には同じ端子にアドレス信号が入力されてその一定時間後に同じ端子にデータ信号が出力されるように制御し、また書き込み動作時には同じ端子にアドレス信号が先に入力されてデコーディングがなされ、その間にまた同じ端子にデータ信号を入力して選択されたメモリセルに書き込み動作がなされるように制御する。
【００２２】
【発明の実施の形態】
以下、図面を参照して、本発明の望ましい実施の形態を詳細に説明する。
【００２３】
図１は本発明の一実施形態におけるＳＲＡＭの多重入／出力部の概略構成を示す。図１において、２８は少なくとも１つの多重入／出力端子（ピン、またはボール）を備えた多重入／出力パッド（Ｍ−ＰＡＤ）、３０はデータ出力バッファ、３２はデータ入力バッファ、３４はアドレス入力部、３６はデータ入力部である。
【００２４】
図１の回路では、データ入／出力とアドレス入力とが共に多重入／出力パッド（Ｍ−ＰＡＤ）２８の一つを通じて行われる。すなわち、本発明では共通のピンを通じてデータ信号及びアドレス信号が入／出力される。そのため、データ信号とアドレス信号とを区別するために、本回路では追加的な制御信号としてアドレスイネーブル（address  enable）信号／ＡＥを導入している。
【００２５】
アドレスイネーブル信号／ＡＥは、制御装置（controller：図示しない）で作られた外部信号として供給される。このアドレスイネーブル信号／ＡＥが論理レベルロー（Low）である時には、多重入／出力パッド（Ｍ−ＰＡＤ）２８を通じて入力される信号はアドレス信号であり、アドレスイネーブル信号／ＡＥが論理レベルハイ（High）である場合には、書き込みイネーブル信号／ＷＥと出力イネーブル信号／ＯＥの状態に応じて多重入／出力パッド（Ｍ−ＰＡＤ）２８を通じてデータが入／出力される。
【００２６】
図２は図１の回路を有するＳＲＡＭの読み出しサイクルでの信号タイミング及び書き込みサイクルでの信号タイミングを示す。図２に記載のＡＤＤはアドレス信号、ＤＡＴＡはデータ信号、Ｄ−ＯＵＴはデータ出力区間、Ｄ−ＩＮはデータ入力区間を各々表している。また、／ＣＳはチップ選択信号である。更に、ＰＡＥＡは上述のアドレスイネーブル信号／ＡＥが論理レベルハイから論理レベルローに遷移する時に発生される一定の長さを持った内部パルスであり、ＰＡＥＤはそのアドレスイネーブル信号／ＡＥが論理レベルローから論理レベルハイに遷移する時に発生される一定の長さを持った内部パルスである。
【００２７】
これら内部パルスＰＡＥＡ及びＰＡＥＤを発生させるためのパルス発生回路を図３に例示している。図３に示すように、内部パルスＰＡＥＡは、インバータ（inverter）４１を通じて反転されたアドレスイネーブル信号／ＡＥの反転信号と、その反転信号を後段のインバータ４２を通じて更にまた反転させて第１遅延器４３を通じて一定時間遅らした信号とを第１の否定論理積ゲート（ＮＡＮＤ）４４により否定論理積演算することで発生させる。他方、内部パルスＰＡＥＤは、アドレスイネーブル信号／ＡＥと、その信号をインバータ４５を通じて反転させて第２遅延器４６を通じて一定時間遅らした信号とを第２の否定論理積ゲート(ＮＡＮＤ)４７により否定論理積演算することで発生させる。
【００２８】
更に、図１と図２を参照すると、アドレスイネーブル信号／ＡＥが論理レベルハイから論理レベルローに遷移する時に、内部パルスＰＡＥＡが発生する。この内部パルスＰＡＥＡの発生に応じて多重入／出力パッド（Ｍ−ＰＡＤ）２８、入力バッファ３２及びアドレス入力部３４を通じて信号が読み込まれ、この信号を内部パルスＰＡＥＡの発生でアドレス入力として認識し、特定のメモリセル（図示しない）を選択する。
【００２９】
その後、アドレスイネーブル信号／ＡＥが論理レベルローから論理レベルハイに遷移する時に内部パルスＰＡＥＤが発生する。発生した内部パルスＰＡＥＤは図４で後述するように、書き込みイネーブル信号／ＷＥと結合して、万一書き込みイネーブル信号／ＷＥが論理レベルハイで出力イネーブル信号／ＯＥが論理レベルローであれば、読み出しサイクルと認識して出力バッファ３０及び多重入／出力パッド（Ｍ−ＰＡＤ）２８を通じて、選択されたメモリセル（図示しない）のデータを出力させる。一方、万一書き込みイネーブル信号／ＷＥが論理レベルローであるならば、出力イネーブル信号／ＯＥの状態に関係なく、書き込みサイクルであると認識して多重入／出力パッド（Ｍ−ＰＡＤ）２８、入力バッファ３２及びデータ入力部３６を通じて、選択されたメモリセル（図示しない）にデータを入力させる。換言すれば、内部パルスＰＡＥＤが発生する時に、書き込みイネーブル信号／ＷＥが論理レベルハイであるならば、その信号はデータであると認識される。
【００３０】
図４は図１の回路の詳細構成を示す。図４に示すように、出力バッファ３０を通ったメモリセル（図示しない）からのデータ出力パスは、書き込みイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥ、アドレスイネーブル信号／ＡＥを基に発生された上記内部パルスＰＡＥＤにより制御を受ける。また、入力バッファ３２を通るデータ入力パスは、書き込みイネーブル信号／ＷＥ、チップ選択信号／ＣＳ、アドレスイネーブル信号／ＡＥを基に発生された上記内部パルスＰＡＥＤにより制御を受ける。更に、入力バッファ３２を通るアドレス入力パスは、アドレスイネーブル信号／ＡＥを基に発生された上記内部パルスＰＡＥＡ及びチップ選択信号／ＣＳにより制御を受ける。
【００３１】
入力バッファ３２は制御部３７およびこの制御部により制御を受ける論理和（ＯＲ）ゲート３８から構成され、制御部３７で発生されたデータ入力data１及び／data１と、アドレス入力add１及び／add１とが各々、論理和ゲート３８を通ってアドレス入力部３４のパスゲート３３，データ入力部３６のパスゲート３５に入力される。また、内部パルスＰＡＥＡ及びＰＡＥＤにより、かなり短い時間間隔でアドレス及びデータが入力されるので、信号の維持のためにアドレス入力部３４およびデータ入力部３６にそれぞれラッチ回路（latch）３９，４０を挿入している。
【００３２】
本発明の以上の構成による回路を採用したＳＲＡＭを、前述のＣＳＰ方式のパッケージに適用する場合には、図５に示すように、１６Ｍ  ＳＲＡＭまでは、３０個のボールだけで十分にパッケージングできるようになる。すなわち、１Ｍ  ＳＲＡＭの場合は多重入／出力端子１６個、制御端子６個、電源端子４個等の総計２６個のボールが必要であり、４Ｍ／８Ｍ／１６Ｍである場合には各々２８／２９／３０個のボールを必要とする。
【００３３】
したがって、図６に示すような４８ボール（＝６×８）のＣＳＰ方式を使用する従来のものに場合に比べて、本発明を採用することで、パッケージの大きさを顕著に減少させることができる。
【００３４】
また、本発明によれば、ボール格子アレイ（array）にあっても設計マージンを十分に確保することができる。すなわち、図６に示す従来の４８ボール（＝６×８）ＣＳＰは、チップのパッドを向かい合う二辺に配置するように設計する場合において、ボールとボール間に３本の配線が連接しないと連結が不可能であった。これは、ボールとボール間に２本の配線しか連接していなければ、ボールの数８個＋（ボール間隔の数７×ボール間の配線数２本）として４４個のボールにだけ連結が可能となるからである。
【００３５】
しかし、本発明を適用すれば、ボールとボール間に２本の配線が連接するようにし、またチップの向かい合う二辺にパッドが存在するように設計する場合にも、あらゆるボールの連結が可能になる。実際に、本発明を適用して、１６Ｍ  ＳＲＡＭのＣＳＰを実現する場合には、３０（＝５×６）個のボールを図５に示すように配置できる。図５内の符号１００はパッド領域、５０はデータおよびアドレス入／出力端子、５２は制御端子、５４は電源（ＶDD，ＧＮＤ）端子を各々表している。
【００３６】
一例として、×１６（１６ビット）製品の場合では、前述の制御信号／ＯＥ、／ＷＥ、／ＣＳ、／ＡＥの他に、データおよびアドレスの上位８ビットイネーブル信号／ＵＢ、下位８ビットイネーブル信号／ＬＢが追加され、１Ｍ／２Ｍ／４Ｍ／８Ｍ  ＳＲＡＭでは２０個のデータ／アドレス入／出力端子の中で各々４／３／２／１個のボールを使用しない。
【００３７】
（他の実施形態）
本発明は、上述の本発明の実施形態及び添付の図面の記載により限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で色々な置換、変形並びに変更をすることが可能であることは、いわゆる当業者であれば明白である。
【００３８】
例えば、上述の本発明の実施形態では、ＳＲＡＭを例示して説明したが、本発明はＤＲＡＭをはじめとする他の色々な半導体メモリ装置にも適用させることができる。
【００３９】
また、上述の本発明の実施形態では、データ入／出力を兼用の同一の共通端子を通じて行う場合を前提にして説明したが、本発明はデータ入／出力のために各々別途の端子を備えた半導体メモリ装置にも適用させることができる。
【００４０】
【発明の効果】
以上説明したように、本発明によれば、半導体メモリ装置のデータおよびアドレスの入／出力ピンを共有することができるように構成したので、必要とするピンの数を顕著に減少させることができる。
【００４１】
これによって、本発明によれば、パッケージの大きさを減らすことができ、携帯用装備、特に移動通信機器等の大きさを減らすことができるという顕著な効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるＳＲＡＭの多重入／出力部の概略構成を示すブロック図である。
【図２】図１の回路を備えたＳＲＡＭの読み出しサイクルにおける信号タイミング（Ａ）及び書き込みサイクルにおける信号タイミング（Ｂ）を示すタイミングチャートである。
【図３】本発明に用いられる内部パルスＰＡＥＡ及びＰＡＥＤを発生するパルス発生回路の構成例を示すブロック図である。
【図４】図１の回路の詳細な回路構成を示す回路図である。
【図５】本発明にかかわるＣＳＰ方式のＳＲＡＭパッケージの端子配列の一例を概略的に示す平面図である。
【図６】従来のＣＳＰ方式のパッケージ内の１Ｍ、２Ｍ、４Ｍ  ＳＲＡＭの端子配列を概略的に示す平面図である。
【図７】従来技術によるＳＲＡＭのデータ入／出力部及びアドレス入力部の構成を示すブロック図である。
【図８】図７の読み出しサイクルにおける信号タイミング（Ａ）および書き込みサイクルにおける信号タイミング（Ｂ）を示すタイミングチャートである。
【図９】図７のデータ入／出力部及びアドレス入力部の詳細な回路構成を示す回路図である。
【符号の説明】
１１  データ入出力パット
１２  アドレス入力パット
２０  データ入力バッファ
２２  データ出力バッファ
２４  アドレス入力バッファ
２８  多重入／出力パッド（Ｍ−ＰＡＤ）
３０  データ出力バッファ
３２  データ入力バッファ
３３  パスゲート
３４  アドレス入力部
３５  パスゲート
３６  データ入力部
３７  制御部
３８  論理和ゲート
３９、４０  ラッチ回路
４１、４２、４５  インバータ
４３  第１遅延器
４４、４７  否定論理積ゲート
４６  第２遅延器
５０  データおよびアドレス入／出力端子
５２  制御端子
５４  電源（ＶDD，ＧＮＤ）端子
１００  パッド領域
／ＯＥ  出力イネーブル信号
／ＷＥ  書き込みイネーブル信号
／ＡＥ  アドレスイネーブル信号
【図１】
0004369553.tif 000002
【図２】
0004369553.tif 000003
【図３】
0004369553.tif 000004
【図４】
0004369553.tif 000005
【図５】
0004369553.tif 000006
【図６】
0004369553.tif 000007
【図７】
0004369553.tif 000008
【図８】
0004369553.tif 000009
【図９】
0004369553.tif 000010