(57)【特許請求の範囲】
【請求項１】
較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）において、
選択的可調整の遅延線及びドライバを有するＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）ロッキング装置を有し、前記遅延線は、受信された入力クロック信号に応答して、入力クロック信号に位相整合した出力クロック信号を生成するものであり、前記ドライバは、較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）から出力データ信号を与えるものであり、
選択的に可調整の遅延線とドライバとの間に挿入接続されたゲーティング回路を有し、該ゲーティング回路は、選択的に可調整の遅延線からの受信出力クロック信号に応答して、別個にａ）前記の受信出力クロック信号に位相整合したイミテーションデータ信号を生成し、
ｂ）受信入力データ信号をラッチングして前記の受信出力クロック信号に位相整合したデータ出力信号を生成するものであり、更に、前記ゲーティング回路は、第１のロジック値を有するスイッチング制御信号に応答して、生成されたデータ出力信号のみをドライバ回路の入力側に供給し、そして、第２のロジック値を有するスイッチング制御信号に応答して、生成されたイミテーションデータ信号のみをドライバの入力側に供給するものであり、ここで、ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）ロッキング装置は、第２のロジック値を有するスイッチング制御信号に応答してドライバ回路の出力側に現れる生成されたイミテーションデータ信号のみを入力クロック信号に同期化して遅延線から出力クロック信号を生成するものであり、第１のロジック値を有するスイッチング制御信号に応答して、ドライバ出力側における生成されたドライバ出力側の出力信号の、入力クロック信号へのいずれの同期化をも遮断し、第２ロジック値を有するスイッチング制御信号が加えられた期間中生ぜしめられた最新の、直前ないし最も後の出力クロック信号を維持するように構成されていることを特徴とする較正ＤＬＬループ。
【請求項２】
請求項１記載の較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）の配置構成において、
ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）ロッキング装置は、更に位相比較器を有し、該位相比較器は、第２ロジック値を有するスイッチング制御信号に応答して、入力クロック信号を、ドライバ出力側に現れる生成されたイミテーションデータ信号と比較し、遅延線へ前記比較を表す制御信号を生成し、そして、イミテーションデータ信号を入力クロック信号に位相整合せしめられ、また第１のロジック値を有するスイッチング制御信号に応答して、ドライバ出力側における生成されたデータ出力信号との入力クロック信号とのいずれの比較をも遮断し、第２ロジック値を有するスイッチング制御信号が加えられた期間中遅延線により導入された、最新のないし直前ないし最も後の遅延を維持するように構成されていることを特徴とする請求項１記載のＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）。
【請求項３】
請求項２記載の較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）の配置構成において、
ゲーティング回路は、遅延線からの出力クロック信号に応答して、前記出力クロック信号の同期性に対応する交番するロジック０及び１を有するイミテーションデータ信号を生成するように構成されていることを特徴とする請求項１記載のループ。
【請求項４】
請求項３の較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）の配置構成において、
ゲーティング回路は、下記の構成要素を有し、
イミテーションデータ信号生成装置を有し、該イミテーションデータ信号生成装置は、遅延線により生成された出力クロック信号に応答し、遅延線からの出力信号に位相整合したイミテーションデータ信号を生成するものであり、
フリップフロップを有し、該フリップフロップは、遅延線により生成された出力クロック信号及び入力データ信号に応答してデータ出力信号を生成するものであり、
スイッチング装置を有し、該スイッチング装置は、第２ＦＦからデータ出力信号を受け取るための第１入力端子と、ＦＦからイミテーションデータ信号を受け取るための第２入力端子と、インバータ装置と出力端子とを有し、該出力端子は、それぞれ、第１，第２ロジック値を有するスイッチング制御信号に応じて、選択的に第１，第２入力端子に結合され、そして、ドライバに結合されるように構成されていることを特徴とする請求項１記載のループ。
【請求項５】
請求項４の較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）の配置構成において、
イミテーションデータ信号生成装置は、ＦＦ及びインバータを有し、
前記ＦＦは遅延線から出力クロック信号を受け取るように構成されている制御端子と、入力端子と、スイッチング装置の第２入力端子に接続された出力端子とを有し、
前記インバータは、ＦＦの入、出力端子間に接続されていることを特徴とする請求項１記載のループ。
【請求項６】
請求項１記載の較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）の配置構成において、
ゲーティング回路は、出力クロック信号に応答して、ゲーティング回路は、出力クロック信号に応答して、前記出力クロック信号の同期性に対応する交番するロジック０及び１を有するイミテーションデータ信号を生成するように構成されていることを特徴とする請求項１記載のループ。
【請求項７】
請求項１記載の較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）配置構成において、
イミテーションデータ信号生成装置及び第２ＦＦ並びにスイッチング装置を有し；
前記イミテーションデータ信号生成装置は、遅延線により生成された出力クロック信号に応答して、遅延線から出力信号のイミテーションデータ信号を生成するものであり、
前記第２ＦＦは、イミテーションデータ信号は遅延線により生成された出力クロック信号に応答し、そして、入力信号に応答してデータ出力信号を生成するものであり、
前記スイッチング装置は、第２ＦＦからデータ出力信号を受け取るための第１の入力端子とＦＦからイミテーションデータ信号を受け取るための第２の入力端子と、インバータ装置と、出力端子とを有し、該出力端子は、それぞれ第１，第２ロジック値を有するスイッチング装置に応じて、選択的に第１，第２入力端子に結合され、そして、ドライバに結合されていることを特徴とする請求項１記載のループ。
【請求項８】
請求項７記載の較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）配置構成において、ＦＦ及びインバータを有し、
前記フリップフロップは、遅延線からの出力クロック信号を受け取るように構成されている制御端子と、入力端子と、出力端子を有し、該出力端子は、スイッチング装置の第２入力端子に結合されており、
前記インバータは、ＦＦの入、出力端子間に接続されていることを特徴とする請求項１記載のループ。
【請求項９】
請求項１記載の較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）の配置構成において、
ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）は、チップ上に形成されており、前記チップは、Ｄｏｕｂｌｅ  Ｄａｔａ  Ｔａｔｅ  （ＤＤＲ）  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  （ＳＤＲＡＭ）  ｂｏａｒｄボード上にマウントされており、そして、ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）は、データ信号及びスイッチング制御信号をＤＤＲ  ＳＲＡＭ  ｂｏａｒｄから得るように構成されていることを特徴とする請求項１記載のループ。
【請求項１０】
較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置において、
選択的に可調整の遅延線、ゲーティング回路、ドライバ及び位相比較器を有し、前記選択的に可調整の遅延線は、ロック入力信号に応答して、選択的に可調整の遅延を有する出力クロック信号を生成するものであり、
前記ゲーティング回路は、選択的に可調整の遅延線とドライバとの間に挿入接続されており、選択的に可調整の遅延線からの受信出力クロック信号に応答して、別個にａ）前記の受信出力クロック信号に位相整合したイミテーションデータ信号を生成し、ｂ）受信入力データ信号をラッチングして前記の受信出力クロック信号に位相整合したデータ出力信号を生成するものであり、更に、前記ゲーティング回路は、第１のロジック値を有するスイッチング制御信号に応答して、生成されたデータ出力信号のみをそれの出力側に供給し、そして、第２のロジック値を有するスイッチング制御信号に応答して、生成されたイミテーションデータ信号のみをそれの出力側に供給するものであり、
前記ドライバは、ゲーティング回路からの出力信号に応答して、較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置からの出力信号を形成するものであり、
前記位相比較器は、第２ロジック値を有するスイッチング制御信号に応答して、入力クロック信号を、ドライバ出力側に現れる生成されたイミテーションデータ信号と比較し、遅延線へ前記比較を表す制御信号を生成し、そこからの出力クロック信号をして入力クロック信号に位相整合せしめられ、また第１のロジック値を有するスイッチング制御信号に応答して、ドライバ出力側における生成されたデータ出力信号との入力クロック信号とのいずれの比較をも遮断し、第２ロジック値を有するスイッチング制御信号が加えられた期間中遅延線により導入された、最新のないし直前ないし最も後の遅延を維持するように構成されていることを特徴とする較正ＤＬＬ装置。
【請求項１１】
ゲーティング回路はイミテーションデータ信号生成装置及びＦＦ並びにスイッチング装置を有し、
前記イミテーションデータ信号生成装置は、遅延線により生成された出力クロック信号に応答し、遅延線から出力信号からのイミテーションデータ信号を生成するものであり、
前記ＦＦフリップフロップは、遅延線により生成された出力クロック信号及び入力データ信号に応答してデータ出力信号を生成するものであり、
スイッチング装置を有し、該スイッチング装置は、第２ＦＦからデータ出力信号を受け取るための第１入力端子と、ＦＦからイミテーションデータ信号を受け取るための第２入力端子と、インバータ装置と出力端子とを有し、該出力端子は、それぞれ、第１，第２ロジック値を有するスイッチング制御信号に応じて、選択的に第１，第２入力端子に結合され、そして、ドライバに結合されるように構成されていることを特徴とする請求項１記載のループ。
ことを特徴とする請求項１０記載の装置。
【請求項１２】
イミテーションデータ信号生成装置は、ＦＦ及びインバータを有し、
前記ＦＦは遅延線から出力クロック信号を受け取るように構成されている制御端子と、入力端子と、スイッチング装置の第２入力端子に接続された出力端子とを有し、
前記インバータは、ＦＦの入、出力端子間に接続されていることを特徴とする請求項１１記載の較正ＤＬＬ装置。請求項１記載のループ。
【請求項１３】
ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）は、チップ上に形成されており、前記チップは、
１７−１  Ｄｏｕｂｌｅ  Ｄａｔａ  Ｔａｔｅ  （ＤＤＲ）  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  （ＳＤＲＡＭ）  ｂｏａｒｄボード上にマウントされており、そして、ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）は、データ信号及びスイッチング制御信号をＤＤＲ  ＳＲＡＭ  ｂｏａｒｄから得るように構成されていることを特徴とする  請求項１１記載の較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）措置。
【請求項１４】
入力クロック信号を受け取り、入力クロック信号に相応する出力クロック信号を生成する受信器を有し、
選択的可調整の遅延線を有し、前記遅延線は、受信器からの入力クロック信号に応答して、選択的可調整の遅延を有する出力クロック信号を生成するものであり、
選択的に可調整の遅延線とドライバとの間に挿入接続されたゲーティング回路を有し、該ゲーティング回路は、選択的に可調整の遅延線からの受信出力クロック信号に応答して、別個にａ）前記の受信出力クロック信号に位相整合したイミテーションデータ信号を生成し、ｂ）受信入力データ信号をラッチングして前記の受信出力クロック信号に位相整合したデータ出力信号を生成するものであり、更に、前記ゲーティング回路は、第１のロジック値を有するスイッチング制御信号に応答して、生成されたデータ出力信号のみをそれの出力側に供給し、そして、第２のロジック値を有するスイッチング制御信号に応答して、生成されたイミテーションデータ信号のみをそれの出力側に供給するものであり、
較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置からの出力信号としてゲーティング回路からの出力信号を生じさせるためのドライバを有し、
ドライバの出力側に接続されたフィードバックループを有し、該フィードバックループは位相比較器を有し、該位相比較器は、第２ロジック値を有するスイッチング制御信号に応答して、入力クロック信号を、ドライバ出力信号と比較し、
遅延線への制御信号を生成し、遅延線からの出力クロック信号中に相応の遅延を選択的に導入し、また第１のロジック値を有するスイッチング制御信号に応答して、ドライバ出力信号と入力クロック信号とのいずれの比較をも遮断し、第２ロジック値を有するスイッチング制御信号が加えられた期間中遅延線により導入された、最新のないし直前ないし最も後の遅延を維持するように構成されていることを特徴とする較正ＤＬＬ装置。
【請求項１５】
ゲーティング回路は、下記の構成要素を有し、
イミテーションデータ信号生成装置を有し、該イミテーションデータ信号生成装置は、遅延線により生成された出力クロック信号に応答し、遅延線からの出力信号に位相整合したイミテーションデータ信号を生成するものであり、
フリップフロップを有し、該フリップフロップは、遅延線により生成された出力クロック信号及び入力データ信号に応答してデータ出力信号を生成するものであり、
スイッチング装置を有し、該スイッチング装置は、第２ＦＦからデータ出力信号を受け取るための第１入力端子と、ＦＦからイミテーションデータ信号を受け取るための第２入力端子と、インバータ装置と出力端子とを有し、該出力端子は、それぞれ、第１，第２ロジック値を有するスイッチング制御信号に応じて、選択的に第１，第２入力端子に結合され、そして、ドライバに結合されるように構成されていることを特徴とする請求項１４の較正ＤＬＬ装置。
【請求項１６】
イミテーションデータ信号生成装置は、ＦＦ及びインバータを有し、
前記ＦＦは遅延線から出力クロック信号を受け取るように構成されている制御端子と、入力端子と、スイッチング装置の第２入力端子に接続された出力端子とを有し、
前記インバータは、ＦＦの入、出力端子間に接続されていることを特徴とする請求項１５の較正ＤＬＬ装置。
【請求項１７】
ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置は、チップ上に形成されており、前記チップは、Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  （ＤＤＲ）  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  （ＳＤＲＡＭ）  ｂｏａｒｄボード上にマウントされており、そして、ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置は、データ信号及びスイッチング制御信号をＤＤＲ  ＳＲＡＭ  ｂｏａｒｄから得るように構成されていることを特徴とする請求項１４の較正ＤＬＬ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）ループ及び較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）ループ装置に関する。
【０００２】
より詳しく云えば、本発明は、Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  （ＤＤＲ）  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  （ＳＤＲＡＭ）  Ａｐｐｌｉｃａｔｉｏｎｓ．のアプリケーションにて使用向けのａ  ｃａｌｉｂｒａｔｅｄ  Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  （ＤＬＬ）に対するロッキングスキーム（Ｌｏｋｉｎｇ  Ｓｃｈｅｍｅ）に関する。
【０００３】
【従来の技術】
Ａ  Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ（ＤＬＬ）は、クロック入力のような同期的入力信号と比較し、そして、入出力信号間に１つの遅延線をセットし、ここで当該の２つの信号間の位相差が零になるようにされる。
【０００４】
Ｕ．Ｓ．  Ｐａｔｅｎｔ  Ｎｏ．４，７９５，９８５（Ｇａｉｌｂｒｅａｔｈ、Ｊｒ．）、  ｉｓｓｕｅｄ  ｏｎ  Ｊａｎｕａｒｙ  ３，１９８９，は、水晶発振器、プログラマブル遅延線、位相検出器、ループ制御ステートマシーンを含むデジタルＰＬＬを開示している。水晶発振器は、所定の周波数で基準クロック信号を発生し、入力としてプログラマブル遅延線へ供給する。遅延線は基準クロックの１つの完全な周期に、Ｙｎｓナノセカンドの離散的ステップで相応する遅延のＸｎｓナノセカンドまでを生じさせる。遅延線の出力は、位相比較器におけるデジタル化データ遷移に比較され、そして、基準クロックがデータ遷移に対して進み、又は遅延すると、ステートマシーンは、遅延線を所定の方向でプログラムするため制御信号を生じさせ、前記の所定の方向では、データ遷移と、遅延線により出力される基準クロック信号との間の位相誤差を最小化するようなものである。
【０００５】
図１に関連して述べると、入力クロック信号を出力クロック信号に同期化するための従来技術のＤｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  （ＤＬＬ）装置１０（破線の矩形内に示す）の事例の２つの可能なバージョンを示す。ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置１０の第１のバージョンは、第１の受信器２０、プログラマブル遅延線２２、ドライバ２４，第１のフィードバック２５（破線で示す）及び値遅延素子２６（破線ブロックで示す）―これはその中に結合された〔Ｒ＋Ｄ〕の遅延を与える−位相比較器２８を有する。第１の受信器２０は、入力クロック信号を受け取り、第１受信器２０の内部回路により導入される〔Ｒ〕の固有の遅延を以て相応の出力クロック信号を発生する。第１受信器２０からの出力信号が、遅延線２２に入力として、そして、位相比較器２８の第１入力側へ供給される。遅延線２２は、プログラマブルであり、選択可能な遅延線を位相比較器２０からのクロック信号に依存して第１受信器２０からのクロック信号内に導入する。遅延線２２は、出力クロック信号に〔Ｔ―Ｄ〕の遅延を与え、ＴはＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置１０からの出力クロック信号の、周期又は周期の倍数より導入されるべき予期遅延である。ドライバ２４は、遅延線２２からの出力信号を受け取り、それの内部遅延〔Ｄ〕を導入後、〔Ｔ〕の遅延を有するＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置１０からの出力クロック信号を送出し、前記の遅延は、ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置１０により適正な補償がなされるとき出力クロックの周期の倍数に相応する。出力クロック信号が遅延〔Ｔ〕を有する場合当該の出力クロック信号は、内部クロック信号と位相整合する。第１のオプショナルなフィードバックパス２５は、遅延線２２からの出力を遅延素子２６の入力側に供給し、この遅延素子２６は、Ｒ＋Ｄの遅延を与え、位相比較器２８の第２入力側に供給されるＴ＋Ｒの遅延を以て出力信号を生じさせる。位相比較器２８は、第１受信器２０及び遅延素子２６からの出力信号を比較し、そして、遅延線２２へ比較の結果に相応する出力制御信号を発生する。位相比較器２８からの制御信号は、遅延線２２をして、制御信号により指示されたように、遅延に値する調節を選択的に行わせる。装置１０の第１バージョンの欠点となるのは、ドライバ２４のローディング及びそれの所属の遅延を、異なるローディングに対して考慮され得ない。例えばＤｕａｌ  Ｉｎ  ｌｉｎｅ  Ｍｅｍｏｒｙ  （ＤＩＭＭＳ）  ｏｎ  ａ  ｂｏａｒｄの数は、ドライバ２４上で異なるローディングを生じさせるため変化させ得る。
【０００６】
理論的に、前記の欠点をＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置の第２バージョンにより解消できる。当該の第２バージョンにて、第１バージョンの第１受信器２０プログラマブル遅延線２２，ドライバ２４及び位相比較器２８は、代わらない侭であるが、第２のオプショナルのプログラマブルパス２０（破線で示す）は、ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置の第１バージョンのフィードバックパス２５にとって代わる。第２のオプショナルのフィードバックパス２５は、ドライバ２４の出力側に現れるクロック信号を、第２の受信器３２（破線で示す）を介して位相比較器２８の第２の入力側にフィードバックする。
【０００７】
図２に言及すればクロック信号３５及びＤＤＲデータ信号（ＤＱ）３６の波形を時間に関して示す。ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置１０は、クロック信号３５により示される結果を得るため、上述の手法に従って負の遅延クロックを生じさせる。ＤＱ信号３６は、図２中各高及び低クロックパルスの期間中正及び負双方のパルスにより表れされる。それというのはＤＤＲが各高及び低クロックパルスの期間中高及び低が分からないからである。従って、Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ（ＤＤＲ）伝送に対してＤＲＲデータの１ビットが高クロックパルスの期間中生ぜしめられ、ＤＤＲデータの１ビットがクロック周期３７の低クロックの期間中生ぜしめられる。ＤＱデータ（図示してない）はランダムにＤＤＬ１０の出力側に到達するので、ＤＤＬ装置１０の第２バージョンの出力信号（第２のオプショナルフィードバックパスを以て）出力信号を使用できない。代わりに、ＤＤＬ装置１０の第２バージョンによる装置を使用しなければならない。その方法の欠点となるのは、ドライバ２４のローディングが考慮されないことである。
【０００８】
Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅｓ  （ＤＩＭＭＳ）  ｏｎａ  ｂｏａｒｄの数は、著しく異なったものであり得、データ線（ＤＱ）における生じるロードの変化変動は、著しく重要なものであり得る、それというのは、予測的ＤＤＲタイミングは１００ＭＨｚで±１ｎｓナノセカンドのみのＣＬＯＣＫ／ＤＱスキューを許容するからである。このスキューを生じさせる多くの寄与要因があり、ロード変動、変化により導入されるオフセットがＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）を以てのＤＤＲスキュームの機能性を問題化する。
【０００９】
【発明が解決しようとする課題】
要請されていること、ないし課題とされていることは、出力ローディングに関係なく、所定のクロック信号との同期化してＤＤＲデータが出力され得るようにする装置が実現されることである。
【００１０】
本発明は、較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）ループ及び較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）ループ装置に関する。
【００１１】
より詳しく云えば、本発明は、Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  （ＤＤＲ）  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  （ＳＤＲＡＭ）  Ａｐｐｌｉｃａｔｉｏｎｓ．    のアプリケーションにて使用向けのａ  ｃａｌｉｂｒａｔｅｄ  Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  （ＤＬＬ）に対するロッキングスキーム（Ｌｏｋｉｎｇ  Ｓｃｈｅｍｅ）を対象とする。
【００１２】
【課題を解決するための手段】
前記課題の解決のため本発明の１つの側面によれば、選択的可調整の遅延線及びドライバを有するＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）ロッキング装置を有し、前記遅延線は、受信された入力クロック信号に応答して、入力クロック信号に位相整合した出力クロック信号を生成するものであり、前記ドライバは、較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）ループから出力データ信号を与えるものであり、
選択的に可調整の遅延線とドライバとの間に挿入接続されたゲーティング回路を有し、該ゲーティング回路は、選択的に可調整の遅延線からの受信出力クロック信号に応答して、別個にａ）前記の受信出力クロック信号に位相整合したイミテーションデータ信号を生成し、ｂ）受信入力データ信号をラッチングして前記の受信出力クロック信号に位相整合したデータ出力信号を生成するものであり、更に、前記ゲーティング回路は、第１のロジック値を有するスイッチング制御信号に応答して、生成されたデータ出力信号のみをドライバ回路の入力側に供給し、そして、第２のロジック値を有するスイッチング制御信号に応答して、生成されたイミテーションデータ信号のみをドライバの入力側に供給するものであり、ここで、ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）ロッキング装置部は、第２のロジック値を有するスイッチング制御信号に応答してドライバ回路の出力側に現れる生成されたイミテーションデータ信号ののみを入力クロック信号に同期化して遅延線から出力のクロック信号を生成するものであり、また、第１のロジック値を有するスイッチング制御信号に応答して、ドライバ出力側における生成されたドライバ出力信号の入力クロック信号のいずれの同期化をも遮断し、第２ロジック値を有するスイッチング制御信号が加えられた期間中生ぜしめられた最新の出力クロック信号を維持するように構成されているのである。
【００１３】
本発明の別の側面によれば、較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置において、
選択的に可調整の遅延線、ゲーティング回路、ドライバ及び位相比較器を有し、前記選択的に可調整の遅延線及びドライバ並びに位相比較器は、ロック入力信号に応答して、選択的に可調整の遅延を有する出力クロック信号を生成するものであり、
前記ゲーティング回路は、選択的に可調整の遅延線とドライバとの間に挿入接続されており、選択的に可調整の遅延線からの受信出力クロック信号に応答して、別個にａ）前記の受信出力クロック信号に位相整合したイミテーションデータ信号を生成し、ｂ）受信入力データ信号をラッチングして前記の受信出力クロック信号に位相整合したデータ出力信号を生成するものであり、更に、前記ゲーティング回路は、第１のロジック値を有するスイッチング制御信号に応答して、生成されたデータ出力信号のみをそれの出力側に供給し、そして、第２のロジック値を有するスイッチング制御信号に応答して、生成されたイミテーションデータ信号のみをそれの出力側に供給するものであり、前記ドライバは、ゲーティング回路からの出力信号に応答して、較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置からの出力信号を形成するものであり、
前記位相比較器は、第２ロジック値を有するスイッチング制御信号に応答して、入力クロック信号を、ドライバ出力側に現れる生成されたイミテーションデータ信号と比較し、遅延線へ前記比較を表す制御信号を生成し、そして、イミテーションデータ信号を入力クロック信号に位相整合せしめられ、また第１のロジック値を有するスイッチング制御信号に応答して、ドライバ出力側における生成されたデータ出力信号との入力クロック信号とのいずれの比較をも遮断し、第２ロジック値を有するスイッチング制御信号が加えられた期間中遅延線により導入された、最新のないし直前ないし最も後の遅延を維持するように構成されているのである。
【００１４】
本発明の更に、別の側面によれば入力クロック信号を受け取り、入力クロック信号に相応する出力クロック信号を生成する受信器を有し、
選択的可調整の遅延線を有し、前記遅延線は、受信器からの入力クロック信号に応答して、選択的可調整の遅延を有する出力クロック信号を生成するものであり、
選択的に可調整の遅延線とドライバとの間に挿入接続されたゲーティング回路を有し、該ゲーティング回路は、選択的に可調整の遅延線からの受信出力クロック信号に応答して、別個にａ）前記の受信出力クロック信号に位相整合したイミテーションデータ信号を生成し、ｂ）受信入力データ信号をラッチングして前記の受信出力クロック信号に位相整合したデータ出力信号を生成するものであり、更に、前記ゲーティング回路は、第１のロジック値を有するスイッチング制御信号に応答して、生成されたデータ出力信号のみをそれの出力側に供給し、そして、第２のロジック値を有するスイッチング制御信号に応答して、生成されたイミテーションデータ信号のみをそれの出力側に供給するものであり、較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置からの出力信号としてゲーティング回路から出力信号を生じさせるためのドライバを有し、
ドライバの出力側に接続されたフィードバックを有し、該フィードバックは位相比較器を有し、該位相比較器は、第２ロジック値を有するスイッチング制御信号に応答して、入力クロック信号を、ドライバ出力信号と比較し、遅延線からの出力クロック信号中に相応の遅延を選択的に導入し、また第１のロジック値を有するスイッチング制御信号に応答して、ドライバ出力信号と入力クロック信号とのいずれの比較をも遮断し、第２ロジック値を有するスイッチング制御信号が加えられた期間中遅延線により導入された、最新のないし直前ないし最も後の遅延を維持するように構成されているのである。
【００１５】
即ち、前記の更に、別の側面からの観点によれば、本発明は、受信器、遅延線、ゲーティング回路、ドライバ及びフィードバックパスループを含む較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置を対象とする。受信器は入力クロック信号を受け取り、入力クロック信号に相応する出力クロック信号を生成する。遅延線は、受信器からの出力クロック信号に応答して、選択的遅延をその中に有する出力クロック信号を生成する。ゲーティング回路は、選択的に可調整の遅延線と、ドライバとの間に接続される。ゲーティング回路は、選択的に可調整の遅延線からの受信クロック信号に応答して、別個にａ）前記の受信出力クロック信号のイミテーションデータ信号を生成し、そして、ｂ）受信入力データ信号をラッチングし、前記の受信出力クロック信号に位相整合したデータ出力信号を生成する。更に、ゲーティング信号は、第１のロジック値を有するスイッチング制御信号に応答して、その出力への生成されたデータ出力信号のみを供給するのである。ゲーティング回路は亦、第２のロジック値を有するスイッチング制御信号に応答して、その出力への生成されたイミテーションデータ信号のみを供給するのである。ドライバは、ゲーティング回路からの出力信号をドライバの出力として送出し、較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置からの出力信号を形成する。フィードバックパスループは、ドライバの出力側に接続されており、位相比較器を有し、この位相比較器は、第２のロジック値を有するスイッチング制御信号に応答して、入力クロック信号をドライバ出力信号と比較し、遅延線へ制御信号を生成し、選択的に相応の遅延を、遅延線からの出力クロック信号中に導入するものである。位相比較器はまた、第１のロジック値を有するスイッチングコントロール信号に応答して入力クロック信号とドライバ出力信号との比較を阻止し、そして、遅延線によって導入された最新の遅延を維持するのである。
【００１６】
【実施例】
次に図を用いて本発明を説明する。
【００１７】
図３に関連して言及すれば、本発明によりＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０（破線の矩形内に示す）ブロックダイヤグラムを示す。ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０は亦較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０とも称され、この較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０は較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）ロッキング装置４２（破線内で示す）、ゲーティング回路６０（破線の矩形内で示す）を有する。ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）ロッキング装置４２は、第１受信器５０，遅延線５２，ドライバ５４及びフィードバックパス５５−これは遅延線５２へフィードバックパスされる第２受信器５６位相比較器５８を含むーを有する。ゲーティング回路６０は第１ＦＦ６２，インバータ６３，第２ＦＦ６４及びスイッチング装置６６を有する。
【００１８】
ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）ロッキング装置４２では第１受信器５０は、所定の周波数で入力クロック信号を受け取り、それから出力クロック信号を発生しこの出力クロック信号は、第１受信器５０の内部回路により惹起された著しく僅かな固有遅延を有する。
【００１９】
８−１Ｄｏｕｂｌｅ  Ｄａｔａ  （ＤＤＲ）  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  （ＳＤＲＡＭ）のアプリケーションＡｐｐｌｉｃａｔｉｏｎｓ、にとって、入力クロック信号は例えば１００ＭＨｚの周波数を有し得る。第１受信器５０からの出力クロック信号は遅延線５２の第１入力側及び位相比較器の第１入力側に供給される。遅延線５２は、第１受信器５０からの出力クロック信号及び位相比較器５８から遅延線５２の第２入力側にて受け取られた制御信号に応答する。遅延線５２は、選択的な所定の遅延を以て出力クロック信号を発生し、その結果遅延線５２への入力クロック信号及び遅延線５２からの出力クロック信号が位相整合する。遅延線５２からの出力クロック信号はゲーティング回路６０へ供給され、これについて以下詳述するゲーティング回路６０も、データ信号（ＤＱ）及び較正（ＣＡＬ）制御信号を受け取り、この較正（ＣＡＬ）制御信号は、ゲーティング回路６０に対するスイッチング制御信号として機能する。ＣＡＬ制御信号はゲーティング回路６０として機能し、亦チップ上の所定の条件をセットするためにも使用され、コントローラ（図示せず）から供給され、このコントローラは、例えば、Ｓｙｎｃｈｒｏｎｏｕｓ  Ｍｅｍｏｒｙ  ｏｎ  ａ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  （ＳＤＲＡＭ）を制御するために使用される。ゲーティング回路６０は、出力信号を発生し、この出力信号はドライバ５４の入力側に供給される。ドライバ５４は出力信号を発生し、この出力信号は、較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０からのＤＱ出力（ＤＱＯＵＴ）として供給され、フィードバックパスループ５５を介して第２受信器５６へフィードバックされる。第２受信器５６は、固有の遅延を、フィードバックされるＤＱ出力信号内へ伝え、このフィードバックされるＤＱ出力信号は位相比較器５８への第２入力側として与えられる。位相比較器５８もそれの第３入力側にてＣＡＬ制御信号を受け取り、第１受信器５０からの入力クロック信号を、第２受信ＩＩ５６からの受信ＤＱ出力信号と比較するーＣＡＬ制御信号が第１ロジック値（例えばロジック１）を有する場合のみ。ＣＡＬ制御信号が第２ロジック値（例えばロジック１）を有する場合、位相比較器５８は、アイドル化され、２つの入力信号の比較を実施せず、遅延線５２はＣＡＬ制御信号が第１ロジック値から第２値へ遷移する少し前に、導入された遅延を維持する。
【００２０】
ゲーティング回路６０にて遅延線５２からの出力信号はそれぞれ第１、第２ＦＦ６２，６４の制御端子６２，６４を制御するように構成されている。第１及び第２ＦＦ６４は、クロック入力の両エッジによりトリガされる。第１ＦＦ６２の"Ｑ"出力端子は、シリアルに、インバータ６３を介して第１ＦＦ６３の"Ｄ"入力側へ供給される。第１ＦＦ６３の"Ｑ"出力端子は、は、亦、スイッチング装置６６の第１入力端子６７に接続されている。データ信号（ＤＱ）は第２ＦＦ６４の"Ｄ"入力側に供給されそれの"Ｑ"出力側は、スイッチング装置６６の相２入力端子６８の出力端子６９は、ドライバ５４の入力側に接続されている。ＣＡＬ制御信号は、スイッチング装置６６のアーマチュア７０を動かして、第１又は第２入力端子６７又は６８を出力端子６９に接続する機能を有する。
【００２１】
ゲーティング回路６０は、次のように動作する。遅延線５２から第１ＦＦ６２の制御端子へのクロック信号の印加により、第１ＦＦ６２はそれの"Ｑ"出力にて交互する"１"及び"０"のイミテーションデータ信号に相応する別個の出力クロック信号を送出するようにされる。もっと詳しく云えば、初期化の前に第１ＦＦのＱ出力側からインバータ６３へロジック"０"が送出され、このインバータ６３は、第１ＦＦ６２の"Ｄ"入力側へロジック"１"を供給する。クロック周期（図２に示す）の第１半部中、即ち、例えば、入力クロック信号パルスの前縁エッジが正になるとき、第１ＦＦ６２は、定常の第１のステートにおかれ、そして、第１ＦＦ６２の"Ｄ"入力側にて現在生ぜしめられるロジック"１"に等しい所定の固定電圧は、"Ｑ"出力側から、スイッチング装置６６の第１入力側６７及びインバータ６３へ出力される。インバータ６３は第１ＦＦ６２からの当該のロジック"１"出力信号をロジック"０"へ変換する。クロック周波数３７の第２半部期間中即ち、例えばクロックパルスの後縁トレーリングエッジが０又は負の固定電圧になると、第１ＦＦ６２は安定した第２ステートにおかれ、そして、第１ＦＦ６２の"０"入力側にて現在生ぜしめられるロジック"０"に等しい所定の固定電圧をスイッチング装置６６の第１入力側及びインバータ６３へ出力する。このシーケンスは、図２に示す各々の後続のクロックサイクル３７に対して繰り返される。従って、第１ＦＦは出力イミテーションデータ信号（例えば１−０−１−０−１−０等）を発生し、出力イミテーションデータ信号は、遅延線５２から出力クロック信号に相応する周期性を有する。この出力イミテーションデータ信号は、スイッチング装置６６の第１出力端子６７に供給される。この出力イミテーションデータ信号は、スイッチング装置６６の第１入力端子６７に供給される。
【００２２】
同様に、第２ＦＦ６４は、遅延線５２からの出力クロック信号を使用して第２ＦＦ６４の"Ｄ"にて受け取られた現在生ぜしめられるＤＱ信号値をそれの"Ｑ"出力側へ、遅延線５２からの出力クロック信号に相応する周期性を以てゲートする。第２ＦＦ６４からのＤＱ出力信号は、スイッチング装置６６の第２入力側６８へ供給される。通常の条件下で、ＣＡＬ制御信号は例えばロジック"０"をスイッチング装置に加えられ、そして、アーマチュア７０をして、入力端子６８を出力端子６９へ供給せしめ、その結果スイッチング装置６６の第２入力端子６８におけるＤＱ信号が、出力端子６９及びドライバ５４の入力側（図３に示す）へ供給される。ＣＡＬ制御信号が例えばロジック"！"へ変化されると、アーマチュアは第１入力端子６７を出力端子６９へ供給するため動かされ、その結果第１ＦＦ６２からの生成されたイミテーションデータ信号が出力端子６９及びドライバ５４の入力側へ加えられる。
【００２３】
較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０にて、必要であることは、ドライバ５４からのＤＱ出力信号が較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０に対する入力クロック信号と位相整合されることである。このことは、遅延線５２からの出力クロック信号により達成され、遅延線５２はゲーティング回路６０の第１ＦＦ６２からのイミテーションデータ信号及びゲーティング回路６０の第１ＦＦ６４からのＤＱ出力信号を発生するため使用されているものである。これらの出力信号の双方が遅延線５２からの出力信号に位相整合されている。ドライバ５４は、ＤＱ出力信号（第２フリップフロップ６４からの）又は生成されたイミテーションデータ信号（第１フリップフロップ６２）からのそしてゲーティング回路６２からの、ＳＡＬ制御信号のロジック値に依存してスイッチング装置６６へゲーティングされる。ＤＱ出力信号及びゲーティング回路６６からのイミテーションデータ信号の双方が遅延線５２からの出力クロック信号に相応する周期性を有する。
【００２４】
ＳＡＬ制御信号が、第２ロジック値（例えばロジック"０"を有する時、それは、ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０を通常状態におく。通常状態では、ゲーティング回路６０からのＤＱ出力信号（第２フリップフロップ６４からの）は、ドライバへの入力として送出される。同時に前記の同じＳＡＬ制御信号は、位相コンパレータ５８の機能を遮断し、効果的にＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０をアイドル状態におく。アイドル状態では、遅延線５２の値が同じ値に保たれ、遅延線５２が丁度アイドル状態におかれる直ぐ前にとっていたのと同じ値に維持され、そして、ゲーティング回路６０の第２フリップフロップ６４からのＤＱ信号がＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０の出力として送出される。
【００２５】
ＣＡＬ制御信号は、第１のロジック値（例えばロジック１の"１"）を取るとき、較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０は、遅延ロックドループとして働く。もっと詳しく云えば、ゲーティング回路６０からの生成されたイミテーションデータ信号は、ドライバ５４への入力として与えられ、そして、ドライバ５４は、イミテーションデータ信号をＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）４０の出力側へ供給する。同時に、ＣＡＬ制御信号は、位相比較器５８の機能をイネーブリングする。それらの条件下で較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０は、アクティブになって出力イミテーションデータ信号を同時化し、その出力イミテーションデータ信号は、フィードバックパス５５を介して較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０の入力クロック信号として位相比較器５８へフィードバックパスされる。イミテーションデータ信号と、入力クロック信号との間の位相の何らかの差が生じると、位相比較器５８により制御信号が遅延線５２へ生成され、選択的にその出力クロック信号が変えられる。遅延線５２からの出力クロック信号がゲーティング回路６０の第１フリップフロップ６２により使用されて、イミテーションデータ信号を生成するのであるから遅延線５２からの出力クロック信号における何らかの位相の変化によってイミテーションデータ信号の位相における相応の変化が生ぜしめられる。イミテーションデータ信号の位相における生じる任意の変化が同じく位相比較器５８によって検出され、機能性尾位相比較器は遅延線５２の出力クロック信号の位相変化させておき、ついには、イミテーションデータ信号がＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０に対する入力クロック信号と位相整合されるようになる。ここで了解すべきことには、データ（ＤＱ）信号は、較正フェイズ中の期間中ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置への入力クロック信号との比較のため使用できない。なぜならば、ＤＱ信号は"０"と"１"の任意のロジカルシーケンスを有し、このロジカルシーケンスは、入力クロックシーケンスの"０"と"１"固定シーケンスにマッチングしないからである。従って、別個のイミテーションデータ信号のゲーティング回路６０によって生ぜしめ、クロック信号（１−０−１−０−１−０）として現れる信号を得るようにしなければならない。前記のクロック信号はＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０の任意のロードを補償するために使用できるものである。
【００２６】
上述の記載から明らかなように較正状態の期間中較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０により補償されることによれば、遅延線５２からの出力クロック信号がゲーティング回路６０に対する所定の遅延を有し、第２フリップフロップ６４を用いてＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０の出力へのデータ信号（ＤＱ）をラッチングすることができる。ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０の出力へのＤＱデータ信号を遅延線５２からの出力クロック信号でラッチングすることにより、ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０の出力側に生ぜしめられたＤＱ信号のサンプルが遅延線５２からの出力クロック信号の上昇エッジと位相整合する。換言摺れば、ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０からの出力データ信号は、ＤＱ信号の到来レートに依存しないでＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）４０への入力クロック信号によりトリガされ、その結果、ＤＱ出力信号と、遅延線５２からの出力信号が位相整合する。
【００２７】
較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０は、次のような第１の利点を有する。即ち、従来ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）のスタンバイパワー消費に係わるパワー節減が達成されることである。それというのは、遅延線５２のようなＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）４０内の回路の大部分が一旦較正が実施されればスタンバイ状態にてスイッチオフできるからである。第２の利点によれば、従来のＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）において、見出されたドライバの遅延プラス受信器のトラッキングの問題が本発明の較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置４０により克服されることである。ここで認識すべきことには、ここで述べた本発明の特定の実施例は、本発明の一般の技術思想を展開したものに過ぎない。種々のモディフィケーションは、当業者により実施し得るものである。
【００２８】
【発明の効果】
本発明によれば、出力ローディングに関係なく、所定のクロック信号との同期化してＤＤＲデータが出力され得るようにする前述のループないし装置を実現することができるという効果が奏される。
【図面の簡単な説明】
【図１】  第１及び第２の交番するフィードバックループ装置を有する従来技術のＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置を示すブロックダイヤグラムの図。
【図２】  クロック信号とＤＤＲ（ＤＱ）信号の典型的電圧波形図。
【図３】  本発明の較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）のブロックダイヤグラムの図
【符号の説明】
１０  ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置
２０  第１受信器
２２  プログラマブル遅延線
２４  ドライバ
２５  第１のオプショナルフィードバックパス
２６  遅延素子
２８  位相比較器
３０  フィードバックパス
３２  第２受信器
３５  クロック信号
３６  ＤＱ信号
３７  クロック周期
４０  較正ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）装置
４２  ＤＬＬ（ＤＥＬＡＹ  ＬＯＣＫＥＤ  ＬＯＯＰ）ロッキング装置
５０  第１受信器
５２  遅延線
５４  ドライバ
５５  フィードバックパス
５６  第２受信器
５８  位相比較器
６０  ゲーティング回路
６２  第１フリップフロップ
６３  インバータ
６４  第２フリップフロップ
６６  スイッチング装置
【図１】
0004270653.tif 000002
【図２】
0004270653.tif 000003
【図３】
0004270653.tif 000004