(57)【特許請求の範囲】
【請求項１】
メモリを制御するメモリ制御装置であって、
入力されるクロック停止指令およびクロック供給指令を、基準信号と同期させ、それぞれ同期化された停止指令、供給指令として出力する制御信号発生回路と、
前記同期化された停止指令を受けて前記メモリへのクロック供給を停止し、前記同期化された供給指令を受けて前記メモリへのクロック供給を開始するクロック遮断回路と、
前記メモリに対して、通常動作では基準信号をタイミング基準として動作コマンドの出力が行われ、前記同期化された停止指令を受けると動作コマンドを出力せず、前記同期化された供給指令を受けると動作コマンドの出力を再開する動作コマンド発生回路とを具備することを特徴とするメモリ制御装置。
【請求項２】
前記クロック遮断回路は、前記メモリが待機状態であるときに、クロック供給を停止することを特徴とする請求項１記載のメモリ制御装置。
【請求項３】
前記動作コマンド発生回路は、前記同期化された停止指令を受けてＮＯＰコマンドを出力し、その後、前記クロック遮断回路はクロック供給を停止することを特徴とする請求項２記載のメモリ制御装置。
【請求項４】
前記制御信号発生回路から出力されるＰＯＳ開始信号に応じてＰＯＳコマンドを出力するＰＯＳコマンド発生回路と、
前記同期化された停止指令または前記同期化された供給指令に同期した選択信号に応じて、前記動作コマンドと前記ＰＯＳコマンドとのいずれかを選択し前記メモリに出力するコマンドセレクタとをさらに具備することを特徴とする請求項１記載のメモリ制御装置。
【請求項５】
前記制御信号発生回路は、遅くとも前記ＰＯＳコマンドの発生までに、選択信号を切り替えることを特徴とする請求項４記載のメモリ制御装置。
【請求項６】
前記ＰＯＳコマンド発生回路は、前記ＰＯＳコマンドの発生完了後にＮＯＰコマンドを出力し、前記制御信号発生回路は、前記ＰＯＳコマンドの発生完了後のＮＯＰコマンド出力時に、選択信号を切り替えることを特徴とする請求項４記載のメモリ制御装置。
【請求項７】
前記メモリは、内部状態を有するメモリであることを特徴とする請求項１記載のメモリ制御装置。
【請求項８】
前記メモリは、前記メモリ制御装置が設けられる半導体に内蔵されることを特徴とする請求項１記載のメモリ制御装置。
【請求項９】
メモリを制御するメモリ制御方法であって、
前記メモリに対して、通常動作では基準信号をタイミング基準として動作コマンドの出力が行われるステップと、
入力されるクロック停止指令を基準信号と同期させ、同期化された停止指令として出力する停止指令同期化ステップと、
前記同期化された停止指令を受けて前記メモリへのクロック供給を停止するクロック停止ステップと、
入力されるクロック供給指令を基準信号と同期させ、同期化された供給指令として出力する供給指令同期化ステップと、
前記同期化された供給指令を受けて前記メモリへのクロック供給を開始するクロック再開ステップとを有することを特徴とするメモリ制御方法。
【請求項１０】
前記クロック停止ステップにおいて、前記メモリが待機状態である時にクロック供給を停止することを特徴とする請求項９記載のメモリ制御方法。
【請求項１１】
前記停止指令同期化ステップおよび前記クロック停止ステップとの間に、前記同期化された停止指令を受けてＮＯＰコマンドを出力するステップをさらに有することを特徴とする請求項１０記載のメモリ制御方法。
【請求項１２】
前記クロック再開ステップの後に、ＰＯＳコマンドを前記メモリに出力するステップをさらに有することを特徴とする請求項９記載のメモリ制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、システムＬＳＩに内蔵されたメモリの破壊を防止しながら、システムＬＳＩの待機状態時にクロックを停止することにより消費電力を削減するためのメモリの制御装置に関わる。
【０００２】
【従来の技術】
ロジックＬＳＩ、マイクロコンピュータなどでは、消費電力を削減するため、待機時にクロックを停止することが、しばしば行われてきた。ロジックＬＳＩに搭載されるメモリは、他の半導体との混載が容易なＳＲＡＭが主であった。ＳＲＡＭは基本的にフリップフロップで構成されているため、クロックをＬＳＩの待機時に停止しても問題は生じなかった。
【０００３】
近年、半導体プロセス技術の進展でＤＲＡＭ,フラッシュメモリなど異なる半導体プロセスで製造されるメモリをひとつのＬＳＩに内蔵できるようになった。内蔵されたＤＲＡＭはＬＳＩの規模の制限から内蔵メモリに対する保護回路を持っていないので、ＤＲＡＭを制御するために決められた手順に従って動作させる必要がある。したがって、ＤＲＡＭを内蔵したシステムＬＳＩでは，電力節減のためにクロックを停止するには、ＳＲＡＭが搭載されたロジックＬＳＩ、マイクロコンピュータとは異なる方式が求められる。
【０００４】
従来の映像機器における、信号処理回路と信号処理回路を制御する制御信号発生回路におけるクロック停止制御方法の一例を図４に示す。以下、従来のクロック停止制御方法について図４を参照しながら説明する。信号処理回路１０１は水平同期信号１が入力されると、水平同期信号１を基準として各種の信号処理を行う。制御信号発生回路１０２は水平同期信号１が入力されると、水平同期信号１を基準として信号処理回路１０１の制御を含めた各種の制御信号を発生する。
【０００５】
上記二つの回路の内部に、信号処理と制御信号発生のためのクロック供給を停止／再開するクロック制御部をもっている。これらの回路はロジックＬＳＩとＳＲＡＭで構成されている。以上のように構成された従来の映像機器における信号処理回路１０１と制御信号発生回路１０２のクロック停止制御方法について、以下その動作を説明する。
【０００６】
信号処理回路１０１と制御信号発生回路１０２は、水平同期信号１を基準として動作している。ここで、信号処理回路１０１と制御信号発生回路１０２が、水平同期信号１に非同期なクロック供給制御信号２によりクロック停止指令を入力すると、その指令に即応して、信号処理回路１０１はそのクロック制御部にクロックを停止させる。同様に、制御信号発生回路１０２もその内部クロックを停止させる。
【０００７】
信号処理回路１０１と制御信号発生回路１０２は、クロックが停止するとその動作を一時停止し、供給制御信号２によりクロック再開指令を入力するとその指令に即応してクロック供給が再開され、再び動作を開始する。このように、単純にクロックを停止させることで、信号処理回路１０１と制御信号発生回路１０２とを待機状態にすることができ、消費電力の軽減が図れる。
【０００８】
【発明が解決しようとする課題】
従来のクロック停止制御方法においては、信号処理回路と制御信号発生回路はＳＲＡＭとロジック回路で構成されているため、水平同期信号に非同期なクロック供給制御信号に即応してクロックの供給停止及び供給再開を行っても問題が生じなかった。
【０００９】
しかしながら、ＤＲＡＭのような内部状態を持つメモリを内蔵するＬＳＩ等の場合、メモリの内部状態を無視した非同期なクロック供給制御信号がＬＳＩに入力され、その信号に即応してクロック供給を停止すると、メモリセルが破壊される可能性がある。
【００１０】
【課題を解決するための手段】
本発明のクロック停止制御装置は、映像機器等に使用されるＬＳＩ等に内部状態を持つメモリを内蔵する場合、次のようにして、メモリ素子を破壊することなくクロック供給停止／再開動作を可能とすることを特徴としたものである。
【００１１】
１）基準信号である水平同期信号に非同期なクロック供給制御信号を受け、水平同期信号に同期したクロック供給制御信号を生成する。
【００１２】
２）同期化された供給制御信号に応じたクロックの停止は、内蔵メモリの内部状態が必ず待機状態の場合に行う。
【００１３】
３）同期化された供給制御信号に応じてクロック供給を再開した後、内蔵メモリを初期化する。
【００１４】
本発明のメモリの制御装置は、メモリへのクロック供給を制御するために下記の構成要件を備える。
【００１５】
ａ）入力された水平同期信号を基準として内蔵メモリを制御するための動作コマンドを発生する動作コマンド発生回路。
【００１６】
ｂ）水平同期信号に非同期なクロック供給制御信号を受け、水平同期信号と同期させた各種の制御信号を発生する制御信号発生回路。
【００１７】
ｃ）制御信号発生回路からの制御信号によりパワーオンシーケンスコマンドを発生するパワーオンシーケンスコマンド発生回路。
【００１８】
ｄ）動作コマンド発生回路からの出力信号とパワーオンシーケンスコマンド発生回路からの出力信号とを、制御信号発生回路からの出力信号に応じていずれかを選択し、内蔵メモリに出力するコマンドセレクタ。
【００１９】
ｅ）クロック発生回路から内蔵メモリに供給されるクロックを制御信号発生回路からの制御信号に基づいて遮断するクロック遮断回路。
【００２０】
上記構成により、本発明は次のような特徴を有する。
【００２１】
メモリを内蔵したシステムＬＳＩにおいて水平同期信号に非同期なクロック供給制御信号によりクロック停止指令が入力された場合でも、常に内蔵メモリが待機状態の場合にクロック供給を停止する。したがって、本発明はシステムＬＳＩにおけるクロック停止機能による低消費電力化を、内蔵メモリを破壊することなく実現できる。
【００２２】
【発明の実施の形態】
本発明の実施の形態について図を用いて説明する。図２は、内蔵メモリの内部状態遷移図である。以下、図２を用いて、内蔵メモリへのクロック供給を中断／再開するときのメモリの内部状態遷移について説明する。
【００２３】
１）図２に示されるように、内蔵メモリの内部状態には、データの書き込み／読み出し等の動作を行う動作状態と、データの書き込み／読み出し等の動作を行わない待機状態と、クロック供給が停止された停止状態と、初期化が行われる初期化状態とがある。
【００２４】
２）動作状態から停止状態に遷移させる場合には、図２における一点鎖線で示すように、メモリの制御装置は、No Operation(NOP)コマンドにより内蔵メモリを待機状態にした後、停止指令ＣＫＳによりクロック供給を中断する。
【００２５】
３）内蔵メモリを動作状態に戻す場合には、図２において点線で示されような状態遷移が行われる。まず、停止状態にある内蔵メモリに対して供給指令ＣＫＡによりクロック供給を再開して待機状態にした後、パワーオンシーケンス（ＰＯＳ）コマンドにより、内蔵メモリを初期化する。初期化が完了したらＮＯＰコマンドにより内蔵メモリを待機状態にする。この後、一連の動作コマンドの最初の動作コマンドに従って、内蔵メモリは動作状態に遷移する。メモリは、動作状態において、次々に入力される動作コマンドに従って、データの読み出しや書き込みなどの通常動作を行う。
【００２６】
以下、クロックの供給時／停止時において上記のような内部状態遷移を行うメモリを制御するメモリの制御装置及び制御方法について説明する。図１において、本発明のメモリ制御装置６０は、動作コマンド発生回路１０と制御信号発生回路２０とパワーオンシーケンスコマンド（ＰＯＳ）発生回路３０とコマンドセレクタ４０とクロック遮断回路８０とから構成され、メモリ制御装置６０と内蔵メモリ５０は、ＣＰＵ等の他の回路とともに、１チップのシステムＬＳＩ５５内に構成される。
【００２７】
動作コマンド発生回路１０は、入力された水平同期信号１を基準信号として内蔵メモリ５０の動作状態を制御するメモリ動作コマンド３を発生する。メモリ動作コマンド３は、水平同期信号１の立ち上がりを基準として出力され、内蔵メモリ５０を待機状態とするＮＯＰコマンドと通常動作を行わせる動作コマンドとで構成される。動作コマンドには、内蔵メモリ５０にデータの読み出し／書き込みを行わせるための複数のコマンドが含まれる。
【００２８】
制御信号発生回路２０は、入力された水平同期信号１に非同期な供給制御信号２を受け、水平同期信号１に同期した複数の制御信号を発生する。複数の制御信号には、同期化された供給制御信号４と選択信号５とパワーオンシーケンス（ＰＯＳ）開始信号６とが含まれる。同期化された供給制御信号４は、動作コマンド発生回路１０とクロック遮断回路８０とに出力される。選択信号５は、コマンドセレクタ４０に出力される。パワーオンシーケンス（ＰＯＳ）開始信号６は、ＰＯＳコマンド発生回路３０に出力される。供給制御信号２には、クロック停止指令ＣＫＳ１とクロック供給指令ＣＫＡ１とが含まれ、同期化された供給制御信号４には、クロック停止指令ＣＫＳ２とクロック供給指令ＣＫＡ２とが含まれる。
【００２９】
ＰＯＳコマンド発生回路３０は、ＰＯＳ開始信号６の立ち上がりを基準として、ＰＯＳコマンド７を発生し、内蔵メモリ５０を初期化する。コマンドセレクタ４０は、メモリ動作コマンド３とＰＯＳコマンド７とのいずれかを選択信号５に応じて切り替え、メモリ制御信号８として内蔵メモリに出力する。内蔵メモリ５０は、メモリ制御信号８に応じて動作し、ＮＯＰコマンドの入力により待機状態に遷移する。
【００３０】
コマンドセレクタ４０は、メモリ動作コマンド発生回路１０の出力信号とＰＯＳコマンド発生回路３０の出力信号とを入力し、選択信号５に応じて２つの入力信号を切り替えて出力する。
【００３１】
クロック遮断回路８０は、同期化された供給制御信号４に応じて、システムＬＳＩ５５の外部に設けられるクロック発生回路７０から出力されるクロック９ａの通過もしくは遮断を行い、クロック９ｂを内蔵メモリ５０に出力する。同期化された供給制御信号４には、クロック遮断回路８０にクロック供給を指示する供給指令ＣＫＡ２と、クロック遮断を指示する停止指令ＣＫＳ２とが含まれる。
上記構成を有する図１のメモリの制御装置について、図３を参照しながら、以下その動作をさらに詳細に説明する。
【００３２】
１）まず、動作状態における動作について説明する。
【００３３】
動作状態では、供給制御信号２として供給指令ＣＫＡ１が入力されており、同期化された供給制御信号４は供給指令ＣＫＡ２（図３Ｃ）となっている。従って、クロックは内蔵メモリに供給される（図３Ｄ）。コマンドセレクタ４０は選択信号５に従ってメモリ動作コマンド３を選択しているため（図３Ｆ）、水平同期信号（図３Ａ）に同期したメモリ動作コマンド３がメモリ制御信号８として内蔵メモリに供給される。なお、動作コマンド発生回路１０は、水平同期信号を受けた後、所定時間経過後に動作コマンドを出力するが、動作コマンドの出力開始前および動作コマンドの出力終了後にはＮＯＰコマンドを出力する（図３Ｇ、Ｉ）。従って、内蔵メモリ５０はＮＯＰコマンドに従って、水平同期信号の前後では必ず待機状態となる（図３Ｊ）。
【００３４】
ＮＯＰコマンドに続いて、複数の動作コマンドが順に出力され、内蔵メモリは所望の動作を行う。図においては簡単のため省略したが、図３Ｇにおける動作コマンドは複数の動作コマンドを含んでいる。
【００３５】
一方、パワーオンシーケンスコマンド発生回路３０は、入力するＰＯＳ開始信号６がＨｉｇｈ状態であるため（図３Ｅ）、絶えずＮＯＰコマンドを出力する（図３Ｈ）。
【００３６】
２）次に、クロック遮断動作について説明する。
【００３７】
水平同期信号１に非同期なタイミングで、クロックの停止指令ＣＫＳ１が入力されると、制御信号発生回路２０は、停止指令ＣＫＳ１を水平同期信号１の立ち上がりに同期させて停止指令ＣＫＳ２として出力する（図３Ｃ）。図においては、供給制御信号２がＬｏｗレベルの時、停止指令ＣＫＳ１を意味し、供給制御信号４がＬｏｗレベルの時、停止指令ＣＫＳ２を意味する。
【００３８】
クロック遮断回路８０は、停止指令ＣＫＳ２を入力すると直ちにクロック９ａを遮断し、内蔵メモリ５０へのクロック供給を停止する（図３Ｄ）。内蔵メモリ５０は、クロック停止に伴って停止状態に遷移する（図３Ｊ）。なお、クロック供給を停止する場合は、必ずＮＯＰコマンドにより内蔵メモリ５０を待機状態に遷移させる必要があるが、本実施例では、既にＮＯＰコマンドにより内蔵メモリ５０は待機状態となっているため、停止指令ＣＫＳ２の入力後、直ちにクロックを停止しても問題は生じない。
【００３９】
選択信号５は、停止指令ＣＫＳ２の出力と同時にＬｏｗレベルに変化するため、コマンドセレクタ４０は、ＰＯＳコマンド発生回路３０の出力信号を選択し（図３Ｆ）、内蔵メモリ５０に出力する。この時、コマンドセレクタ４０に入力されるメモリ動作コマンド３と、ＰＯＳコマンド発生回路３０の出力信号とはＮＯＰコマンドであるため（図３Ｇ、Ｈ）、内蔵メモリ５０にはＮＯＰコマンドが出力し続けられる（図３Ｉ）。制御信号発生回路２０は、停止指令ＣＫＳ２と同時にＰＯＳ開始信号６をＬｏｗレベルとする（図３Ｅ）。このようにしてクロック供給の停止により、システムＬＳＩ５５の待機状態における消費電力は削減される。
【００４０】
３）最後に、クロック供給再開動作について説明する。
【００４１】
水平同期信号１に非同期なタイミングで、クロックの供給指令ＣＫＡ１を入力すると、制御信号発生回路２０は、供給指令ＣＫＡ１を水平同期信号１の立ち上がりに同期させて供給指令ＣＫＡ２として出力する（図３Ｃ）。図においては、供給制御信号２がＨｉｇｈレベルの時、供給指令ＣＫＡ１を意味し、供給制御信号４がＨｉｇｈレベルの時、供給指令ＣＫＡ２を意味する。
【００４２】
クロック遮断回路８０は、供給指令ＣＫＡ２を入力すると直ちにクロック９ａを通過させ、内蔵メモリ５０へクロック９ｂの供給を開始する（図３Ｄ）。内蔵メモリ５０は、クロック供給再開に伴って待機状態に遷移する（図３Ｊ）。この時、メモリ制御信号８は、ＰＯＳコマンド発生回路３０の出力するＮＯＰコマンドである（図３Ｉ）。
【００４３】
制御信号発生回路２０は、供給指令ＣＫＡ２を出力してから所定時間後にＰＯＳ開始信号６をＨｉｇｈレベルとする（図３Ｅ）。ＰＯＳコマンド発生回路３０は、ＰＯＳ開始信号を合図としてＰＯＳコマンドを出力する（図３Ｈ）。内蔵メモリ５０は、コマンドセレクタ４０を経由して供給されるＰＯＳコマンドに従って初期化される（図３Ｉ、Ｊ）。ＰＯＳコマンドの出力終了後、ＰＯＳコマンド発生回路３０はＮＯＰコマンドを出力し、内蔵メモリ５０を待機状態に遷移させる。
【００４４】
このようにしてクロック供給再開およびメモリ初期化が行われた後、制御信号発生回路２０は、クロック供給再開のタイミングを与えた水平同期信号を基準として選択信号５をＨｉｇｈレベルに変化させる。コマンドセレクタ４０は、選択信号５に応じて、メモリ動作コマンド３を選択するように切り替わる。この時、コマンドセレクタ４０に入力されるメモリ動作コマンド３、ＰＯＳコマンド７ともＮＯＰコマンドであるため（図３Ｇ、Ｈ）、選択する信号を切り替えても内蔵メモリ５０にはＮＯＰコマンドが出力し続けられる（図３Ｉ）。
【００４５】
供給指令ＣＫＡ２のタイミングを与えた水平同期信号の次の水平同期信号を基準として動作コマンドが出力され、内蔵メモリ５０はデータの読み出し／書き込み動作を開始する。
【００４６】
上記詳細に説明したように、本発明のメモリの制御装置によれば、内蔵メモリの素子を破壊せずに、システムＬＳＩ５５の待機状態における消費電力を削減することができる。
【００４７】
なお、上記実施形態においては、水平同期信号の入力時点においては、必ず内蔵メモリは待機状態であることが保証されているため、水平同期信号の入力後、直ちに内蔵メモリへのクロック供給を停止している。しかし、より安全を考慮すると、所定時間が経過するまでＮＯＰコマンドを出力した後にクロック供給を停止することなども考えられる。
【００４８】
【発明の効果】
以上のように本発明のメモリの制御装置によれば、メモリを内蔵したシステムＬＳＩ等において、
（１）内蔵メモリの内部状態を考慮して、内蔵メモリを破壊することなくクロック供給停止を行うことできる。
（２）クロックの供給停止を行うことにより、待機状態時における内蔵メモリの消費電力を節減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるメモリの制御装置のブロック図
【図２】内蔵メモリの内部状態遷移図
【図３】クロック供給停止／再開時の各信号と内蔵メモリの動作状態との関係を示すタイムチャート
【図４】従来のクロック停止制御方法を実行する回路の一例を示す図
【符号の説明】
１  水平同期信号
２  供給制御信号
３  メモリ動作コマンド
４  同期化された供給制御信号
５  選択信号
６  ＰＯＳ開始信号
７  ＰＯＳコマンド
８  メモリ制御信号
１０  動作コマンド発生回路
２０  制御信号発生回路
３０  ＰＯＳ発生回路
４０  コマンドセレクタ
５０  内蔵メモリ
５５  システムＬＳＩ
６０  メモリ制御装置
７０  クロック発生回路
８０  クロック遮断回路
１０１  信号処理回路
１０２  制御信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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