(57)【特許請求の範囲】
【請求項１】
半導体ウェハ（５０２）を設けるステップと、
半導体ウェハ（５０２）の上に第１の絶縁体層（５１４）を形成するステップと、
第１の絶縁体層（５１４）の上にナノ結晶絶縁体層（５１６）を形成するステップと、
ナノ結晶絶縁体層（５１６）の上に第２の絶縁体層（５１８）を形成するステップと、
第１の絶縁体層（５１４）、ナノ結晶絶縁体層（５１６）および第２の絶縁体層（５１８）を急速熱アニールしてナノ結晶絶縁体層（５１６）中に〜２０ｎｍの直径のナノ結晶を形成するステップとを含む、フラッシュメモリデバイス（５００）を製造するための方法。
【請求項２】
ナノ結晶絶縁体層（５１６）を形成するステップは、ナノ結晶材料および絶縁体材料を同時スパッタリングすることにより行なわれる、請求項１に記載の方法。
【請求項３】
ナノ結晶絶縁体層（５１６）を形成するステップは、１〜５原子％のナノ結晶材料を用いる、請求項１に記載の方法。
【請求項４】
第２の絶縁体層（５１８）を形成するステップは、スパッタリングプロセスを使用する、請求項１に記載の方法。
【請求項５】
第１の絶縁体層（５１４）を形成するステップは、急速熱プロセスを用いる、請求項１に記載の方法。
【請求項６】
第１の絶縁体層（５１４）、ナノ結晶絶縁体層（５１６）および第２の絶縁体層（５１８）を急速熱アニールし、ナノ結晶絶縁体層（５１６）から第２の絶縁体層（５１８）に近接するよりも第１の絶縁体層（５１４）からナノ結晶絶縁体層（５１６）に近接してより多くのナノ結晶を設ける、請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の背景】
（技術分野）
この発明は、一般的にはフラッシュメモリデバイスの製造方法に関し、より特定的にはナノ結晶を用いるフラッシュメモリデバイスの製造方法に関する。
【０００２】
（背景技術）
携帯電子機器および組込式システムの使用の増加により、超高速で書込み可能である低電力高密度の不揮発性メモリが必要となってきている。開発されているメモリのタイプの１つは、フラッシュ電気的消去書込可能読出専用メモリ（フラッシュＥＥＰＲＯＭ）である。これは、パーソナルコンピュータ、携帯電話、携帯コンピュータ、ボイスレコーダなどの多くの携帯電子機器製品、ならびに車、飛行機、産業用の制御システムなどの多くの大型電子システムにおいて使用されている。
【０００３】
フラッシュＥＥＰＲＯＭデバイスは半導体基板上に形成される。基板の表面の一部には、ドープされたソース領域およびドープされたドレイン領域が形成され、その間にチャネル領域を備える。トンネル酸化シリコン誘電層がチャネル領域上のソース領域とドレイン領域との間の半導体基板上に形成される。フローティングゲート層、電極間誘電層およびコントロールゲート層を有するトランジスタのために、チャネル領域上のトンネル酸化シリコン誘電層上にスタックゲート構造を形成する。ソース領域は、スタックゲート構造の一方側に位置し、ソース領域の一方端縁はゲート構造と重なっている。ドレイン領域は、スタックゲート構造の他方側に位置し、一方の端縁がゲート構造と重なっている。このデバイスは、ホットエレクトロン注入により書込まれ、ファウラー・ノルドハイムトンネル現象により消去される。
【０００４】
シリコンナノ結晶におけるダイレクトトンネル現象および電子の蓄積のために低電圧を用いて高速（何百ナノ秒）で書込可能であるシリコン（Ｓｉ）ナノ結晶フラッシュＥＥＰＲＯＭデバイスが提案されている。電気的に分離されているナノ結晶電荷蓄積場所を用いることにより、ゲート酸化物層における局所化欠陥による電荷の漏れが低減すると考えられる。
【０００５】
低電圧かつ高速で書込可能なゲルマニウム（Ｇｅ）ナノ結晶フラッシュＥＥＰＲＯＭデバイスも示されている。そのようなデバイスは、ゲルマニウム原子をシリコン基板に注入することにより製作されていた。しかしながら、注入プロセスにより、ゲルマニウムがシリコン−トンネル酸化物界面に存在し、デバイスの性能を劣化し得るトラップ場所を形成してしまう。そのようなトラップ場所の存在は、得られたトンネル酸化物の厚さに下限を課す、というのも超薄膜トンネル酸化物における欠陥により誘導される漏れ電流の結果、データ保持性能が悪くなるからである。
【０００６】
これらの問題に対する解決が長い間求められてきたが、当業者には未だ発見されていなかった。
【０００７】
【発明の開示】
この発明は、急速熱酸化物（ＲＴＯ）と、ＳｉＯ2におけるゲルマニウム（Ｇｅ）ナノ結晶と、スパッタリングされたＳｉＯ2キャップとの３層構造を有するフラッシュメモリを提供する。この構造は、容量対電圧（Ｃ−Ｖ）測定値により、３層構造の中央層のゲルマニウムナノ結晶によるメモリヒステリシスを有することで示されている。Ｇｅナノ結晶は、同時スパッタリングされたＧｅ＋ＳｉＯ2膜の急速酸化アニール（ＲＴＯ）により合成される。
【０００８】
この発明は、ＲＴＡ技術により合成されるＧｅナノ結晶のフラッシュメモリ構造を得る方法を提供し、Ｇｅナノ結晶成長がＧｅ濃度および急速熱アニールＲＴＡ処理条件に決定的に依存することを開示する。
【０００９】
この発明のある実施例は、上述したものに加えてまたはその代わりにその他の利点を有する。この利点は、添付の図面と関連付けて以下の詳細な説明を読むと当業者には明らかとなるであろう。
【００１０】
【発明を実施するための最良の態様】
図１を参照し、さまざまな実験装置の容量対電圧（Ｃ−Ｖ）曲線が示される。バイアス電圧および逆バイアス電圧の印加によりヒステリシスまたは容量の差が大きくなればなるほど、装置の電荷蓄積特性、またはメモリはより良好となる。
【００１１】
３つの装置、すなわち装置１００、２００、３００の容量対電圧曲線が示される。各装置は半導体基板を含み、その上に電荷が蓄積されるべき多層絶縁体構造が形成される。装置１００は、ＲＴＯ  ＳｉＯ2（５ｎｍ）と、Ｇｅ＋ＳｉＯ2（２０ｎｍ）と、スパッタリングされたＳｉＯ2（５０ｎｍ）キャップとの３層構造を有し、ＲＴＯは、５ｎｍ厚さの二酸化シリコンの急速熱酸化物であり、Ｇｅ＋ＳｉＯ2は、５０ｎｍ厚さのゲルマニウムと二酸化シリコンとの組合せであり、スパッタリングされた二酸化シリコンは５０ｎｍの厚さである。装置２００は、ＲＴＯ  ＳｉＯ2（５ｎｍ）と、スパッタリングされたＳｉＯ2（２０ｎｍ）と、スパッタリングされたＳｉＯ2（５０ｎｍ）キャップとの３層構造を有する。そして、装置３００は、ＲＴＯ  ＳｉＯ2（５ｎｍ）と、Ｇｅ＋ＳｉＯ2（２０ｎｍ）との２層構造を有する。
【００１２】
３層構造である装置１００は、図１に示すようにＣ−Ｖ曲線において約６Ｖの反時計回りのヒステリシスを示す。
【００１３】
２０ｎｍ厚さのスパッタリングされた純酸化物からなる中央絶縁体層を有する別の３層構造である装置２００は、約０．７３Ｖの反時計回りのヒステリシスを示す。このヒステリシスの幅は、装置１００のヒステリシスの幅よりも小さい。
【００１４】
装置２００と同様の３層構造であるが急速熱アニール（ＲＴＡ）ステップが省略されているものは図示しないが、１．０９Ｖのヒステリシスを示した。これは、ＲＴＡプロセスがスパッタリングされる酸化物の質を向上させ、かつ装置２００におけるトラップされる電荷密度を３．６２×１０11ｃｍ-2（調製時）から１．９８×１０11ｃｍ-2（ＲＴＡ後）に低減することを意味する。したがって、装置１００によって示される明白なヒステリシスは、中央絶縁体層に位置するＧｅナノ結晶における電荷蓄積によるはずである。中央層におけるＧｅナノ結晶の存在は、後述するＴＥＭ結果においてさらに論じられる。
【００１５】
２層の装置である装置３００は、０．５ボルト未満の小さいヒステリシスを示す。装置３００の正規化された最小容量が小さくなるのは、２５ｎｍのより薄い酸化物の合計厚さのためである。ナノ結晶がより少ないので電荷蓄積能力が装置１００と比べて低いと予想することが妥当である。
【００１６】
スパッタリングされたＳｉＯ2（５０ｎｍ）キャップがＧｅナノ結晶成長を促進するのに重要であることも発見された。
【００１７】
図２を参照し、装置１００の透過電子顕微鏡（ＴＥＭ）写真を表わす図が示される。図２は、３００秒間の１０００℃の急速熱アニール後の３層構造の図である。装置１００の３層構造は、シリコン基板１０２などの半導体ウェハ上に形成され、５ｎｍのＲＴＯ  ＳｉＯ2の第１の絶縁体層１０４と、２０ｎｍの同時スパッタリングされたＧｅ＋ＳｉＯ2のナノ結晶絶縁体層１０６と、５０ｎｍのスパッタリングされた純ＳｉＯ2の第２の絶縁体層１０８とを含む。シリコン基板はｎ型またはｐ型のいずれでドープされてもよいが、ｐ型ドープされているものと示される。
【００１８】
ナノ結晶絶縁体層１０６は、異なった寸法のＧｅナノ結晶１１０からなることがこの図からわかる。装置１００の３層構造を３００秒間１０００℃の急速熱アニールにかけた。
【００１９】
なお、直径（δ）〜２０ｎｍのより大きいＧｅナノ結晶１１２が、ＲＴＯ  ＳｉＯ2とスパッタリングされたＧｅ＋ＳｉＯ2との界面近くに形成され、δ〜６ｎｍのより小さいＧｅナノ結晶１１４が、ＲＴＯ  ＳｉＯ2とスパッタリングされたＧｅ＋ＳｉＯ2との界面と、スパッタリングされたＧｅ＋ＳｉＯ2とスパッタリングされた純ＳｉＯ2との界面とに形成された。スパッタリングされたＧｅ＋ＳｉＯ2とスパッタリングされた純ＳｉＯ2との界面よりも、ＲＴＯ  ＳｉＯ2とスパッタリングされたＧｅ＋ＳｉＯ2との界面の近くにより多くのＧｅナノ結晶１１０があると思われる。ナノ結晶絶縁体層１０６の中心領域が含むＧｅナノ結晶１１０は、はるかにより少ない。
【００２０】
１０００℃で、ＧｅはＳｉＯ2にかなり拡散し得る。ＳｉＯ2に溶解されるＧｅの濃度は、ＳｉとＳｉＯ2との界面の溶解度よりも低くかつＳｉＯ2バルクの溶解度より高いので、濃度勾配が拡散フラックスを招き、その結果界面においてＧｅが蓄積すると考えられる。
【００２１】
装置１００を１０００℃でアニールすると、この２つの界面に向ってかなりのＧｅ拡散が起きることが発見された。このプロセスは、２つの界面の近くでＧｅナノ結晶１１０の数が多く、ナノ結晶絶縁体層１０６の中心領域においてＧｅナノ結晶１１０の数がより少ないことを説明することができる。しかしながら、ＲＴＯ  ＳｉＯ2とスパッタリングされたＧｅ＋ＳｉＯ2との界面において大きなＧｅナノ結晶１１２が優先的に形成されかつより小さいＧｅナノ結晶１１４の数が多くなる理由はわからない。
【００２２】
なお、図１を再び参照し、装置１００はまた、約４Ｖの大きな正シフトと、装置２００に比べてなだらかな傾斜を有するＣ−Ｖ曲線とを示す。ヒステリシス幅は約６ｖであるので、これは、装置１００が装置２００よりも良好な電荷蓄積能力を有することを意味する。Ｓｉ−Ｏ−Ｓｉ結合およびＳｉ−Ｏ−Ｇｅ結合を含んだ系の中で、Ｇｅ−Ｏ結合はより弱く壊れやすくＳｉ−Ｏ−ダングリングボンド構造を残し得ることが示唆される。１０００℃でアニールされた試料はかなりの量のＧｅＯX結合を含んでいた。このダングリングボンド結合は電子をトラップし、負に充電される可能性がある。装置１００のＣ−Ｖ曲線のかなりの正シフトは、ダングリングボンドによる電子のトラッピングによるものであろう。装置１００のＣ−Ｖ曲線のよりなだらかな傾斜は、ナノ結晶に蓄積される電荷によって導出される大きな電圧シフトの結果である。これは、異なった遅延時間でのＣ−Ｖ測定、すなわち異なった掃引数をシミュレートすることにより確認された。
【００２３】
図３を参照し、装置２００のＴＥＭ顕微鏡写真を表わす図が示される。装置２００の３層構造は、Ｐドープされたシリコン基板２０２上に形成され、５ｎｍのＲＴＯ  ＳｉＯ2の第１の絶縁体層２０４と、２０ｎｍのスパッタリングされたＳｉＯ2の中央絶縁体層と、５０ｎｍのスパッタリングされたＳｉＯ2の第２の絶縁体層とを含む。これは、Ｇｅナノ結晶を有さず、上で説明したように、高レベルの電荷蓄積がＧｅナノ結晶の存在によるものであることを示す対照装置である。
【００２４】
図４を参照し、装置３００のＴＥＭ顕微鏡写真を表わす図が示される。装置３００の２層構造は、ｐドープされたシリコン基板３０２上に形成され、５ｎｍのＲＴＯ  ＳｉＯ2の第１の絶縁体層３０４と、２０ｎｍの同時スパッタリングされたＧｅ＋ＳｉＯ2のナノ結晶絶縁体層３０６とを含む。
【００２５】
装置３００を３００秒間１０００℃のＲＴＡにかけた。図３から、Ｇｅナノ結晶３１０が、ＲＴＯ  ＳｉＯ2とスパッタリングされたＧｅ＋ＳｉＯ2との界面にのみ位置することがわかる。この装置はキャップ酸化物層なしに製作されたので、Ｇｅのかなりの外部拡散が１０００℃のＲＴＡの間に生じることを予想することが妥当であろう。
【００２６】
図１からわかるような装置３００のＣ−Ｖ特性は、＜０．５Ｖの小さなヒステリシスを示す。図１の他の装置と比べて装置３００の正規化された最小容量がより小さいのは、装置３００における合計ＳｉＯ2厚さがより薄い（２５ｎｍ）ためである。Ｇｅナノ結晶の数は装置３００においてはるかに少ないので、装置１００と比べてこの装置の電荷蓄積能力はより低いと予想することが妥当である。
【００２７】
図５を参照し、基板４０２を有し第１の絶縁体４０４およびナノ結晶絶縁体層４０６を含み、ＲＴＯ酸化物と同時スパッタリングされたシリコン酸化物＋Ｇｅとの界面に形成されるＧｅナノ結晶４１０が最適化された製作条件下で達成された、装置４００の透過電子顕微鏡写真を表わす図が示される。
【００２８】
上記のさまざまな層を含む装置１００のＣ−Ｖ曲線（完全に正規化されていない）の一例が図１に示される。この図は、提案される構造の電荷蓄積能力を示す。なお、装置の２つの論理状態のための空乏でのゲート電圧の範囲は、装置１００のさまざまな層の厚さを変えることによりさらに最適化できる。
【００２９】
図６を参照し、金属−絶縁体−半導体（ＭＩＳ）構造を有する、この発明に従うフラッシュＥＥＰＲＯＭデバイス５００の一例が示される。シリコン基板５０２は、ソース領域５０４と、ドレイン領域５０６とを有し、その間にチャネル領域５０８を備える。ある実施例では、シリコン基板５０２およびチャネル領域５０８がｐドープされ、ソース領域５０４およびドレイン領域５０６がｎドープされる。３層構造５１２は、３層の絶縁体層からなる。
【００３０】
薄い（５ｎｍ）ＳｉＯ2層５１４を、約１０００℃の急速熱酸化を用いてドライ酸素雰囲気中でＰ型シリコン基板５０２上に成長させた。
【００３１】
次に、無線周波（ｒｆ）同時スパッタリング技術により厚さ２０ｎｍのＧｅ＋ＳｉＯ2層５１６を堆積した。スパッタリングターゲットは、６片のドープされていないＧｅ（１０ｍｍ×１０ｍｍ×０．３ｍｍ）が装着された４インチ（１０．１６ｃｍ）のＳｉＯ2（９９．９９９％純）のディスクであった。アルゴン圧力およびｒｆ出力をそれぞれ３×１０-3ｍｂａｒおよび１００Ｗに設定した。
【００３２】
次に、第３の純ＳｉＯ2層５１８（５０ｎｍ）を、１００Ｗのｒｆ出力および３×１０-3ｍｂａｒのスパッタリング圧力でアルゴン中でｒｆスパッタリングにより堆積した。
【００３３】
次に、３層構造５１２を３００秒間１０００℃の温度でアルゴン雰囲気中で急速熱アニール（ＲＴＡ）し、ナノ結晶５１０を形成した。ＲＴＡランプアップ速度およびランプダウン速度を約３０℃／秒に設定した。
【００３４】
ポリシリコンコントロールゲート５２０をＳｉＯ2層５１８の上に形成した。この発明は、ゲルマニウムナノ結晶絶縁体層１０６を形成するためにｒｆ同時スパッタリングを用いる。薄膜トンネル酸化物である高品質のＳｉＯ2層５１４はスパッタリングプロセスの前に急速熱酸化により成長させることができるので、第１の絶縁体層１０４のシリコンと酸化物との界面は非常によい品質であり得る、というのもイオン注入損傷が存在しないからである。第１の絶縁体層１０４は、酸化物スパッタリング層の高温急速熱アニールの際に酸化物スパッタリング層界面においてＧｅナノ結晶５１０を「並べる」ための障壁としての役割も果たす。
【００３５】
この構造は、急速熱酸化物層と、Ｇｅナノ結晶を有するＳｉＯ2層と、スパッタリングされたシリコン酸化物キャップ層とからなる。Ｇｅナノ結晶は電荷蓄積の役割を担う。提案される装置が低電圧高速フラッシュメモリデバイスとして良好に機能するために（すなわち、低い書込および消去電圧ならびに短い書込および消去パルス期間を有するために）、Ｇｅナノ結晶は、できる限りＳｉ基板の近くに（すなわち、ＲＴＯ酸化物とスパッタリングされたＳｉＯ2＋Ｇｅ層との界面に位置する）存在しなければならない。
【００３６】
提案される装置の製作プロセスステップは以下のとおりである。
（１）  良質な薄い（約２〜５ｎｍ）熱酸化物をドライ酸素雰囲気中で急速熱酸化によりＳｉウェハ上に成長させる。
【００３７】
（２）  Ｇｅナノ結晶を含むシリコン酸化物膜の層を堆積する。この層を、まず二酸化シリコンおよびＧｅターゲットを同時スパッタリングすることにより堆積し、約３〜２０ｎｍの厚さを有するゲルマニウム−シリコン−酸化物層を得る。基質中のＧｅ濃度は、約１〜５原子％（ａｔ．％）変動し得る。スパッタリング条件は、アルゴン（Ａｒ）の５ｍＴｏｒｒのスパッタリング圧力と、１００Ｗの無線周波（ｒｆ）出力とについてである。ステップ（５）を完了した後にナノ結晶形成を行なう。
【００３８】
（３）  約２０ｎｍのシリコン酸化物の層を１００Ｗで５ｍＴｏｒｒの純二酸化シリコンターゲットのｒｆスパッタリングにより堆積する。
【００３９】
（４）  ３層からなる構造を約５０から３００秒間Ａｒ中で約８００〜１０００℃で急速熱アニールする。
【００４０】
なお、Ｇｅナノ結晶の分布および寸法は、以下に決定的に依存する。
（１）  急速熱酸化物層の厚さ。
【００４１】
（２）  Ｇｅ＋ＳｉＯ2層の堆積。
（３）  Ｇｅ濃度、ＲＴＡ温度および持続時間。
【００４２】
（４）  第３のスパッタリングされた酸化物層またはスパッタリングされたＳｉＯ2キャップの厚さ。
【００４３】
図７を参照し、この発明の製造方法の簡素化されたフローチャート６００が示される。この方法は、シリコンウェハを設けるステップ６０２で始まり、第１の絶縁体層形成ステップ６０４、ナノ結晶絶縁体層形成ステップ６０６、第２の絶縁体層形成ステップ６０８が続く。これらの層を形成した後、この方法は急速熱アニールステップ６１０に続く。その後に、他のステップを用いて、当業者に周知のフラッシュＥＥＰＲＯＭデバイスを完成させる。
【００４４】
この発明は、特定の最良の態様と関連づけて記載されたが、多くの代替、修正および変形が以上の説明から鑑みて当業者には明らかであることが理解される。したがって、前掲の特許請求の精神および範囲内にあるそのような代替、修正および変形のすべてを含むことが意図される。ここにこれまで述べたまたは添付の図面に示す事項のすべては、例示であり限定的でない意味に解釈されるべきである。
【図面の簡単な説明】
【図１】  さまざまな多層構造装置の容量対電圧（Ｃ−Ｖ）特性の図である。
【図２】  図１の装置のうちの１つの透過電子顕微鏡（ＴＥＭ）顕微鏡写真を示す図である。
【図３】  図１の装置のうちの別のもののＴＥＭ電子顕微鏡写真を示す図である。
【図４】  この発明に従うナノ結晶フラッシュメモリデバイスの概略図である。
【図５】  この発明に従うナノ結晶フラッシュメモリデバイスのＴＥＭ電子顕微鏡写真の透過電子顕微鏡写真を示す図である。
【図６】  この発明に従うフラッシュＥＥＰＲＯＭデバイスの図である。
【図７】  この発明に従う簡素化されたフローチャートの図である。
【符号の説明】
５００  フラッシュＥＥＰＲＯＭデバイス
５０２  シリコン基板
５０４  リース領域
５０６  ドレイン領域
５０８  チャネル領域
５１０  ナノ結晶
５１２  ３層構造
５１４  ＳｉＯ2層
５１６  Ｇｅ＋ＳｉＯ2
５１８  純ＳｉＯ2層
５２０  コントロールゲート
【図１】
0004334196.tif 000002
【図２】
0004334196.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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