(57)【特許請求の範囲】
【請求項１】
パスゲートのトランジスタを介して信号を入力すると共に、該入力後の信号をトランジスタでプルアップするシーケンシャル回路のセルを有する半導体集積回路設計方法において、
該シーケンシャル回路のセルの入力に接続するネットの配線抵抗を、当該ネットの信号遅延の程度を示す情報から推定し、
前段の最終段トランジスタのオン抵抗、前記配線抵抗、前記パスゲートトランジスタのオン抵抗、及び前記プルアップ・トランジスタのオン抵抗に基づいて、前記セルの入力信号の電圧をネット毎で推定し、
該ネット毎電圧の大きさを評価することで、回路動作の安定性を判定するようにしたことを特徴とする半導体集積回路設計方法。
【請求項２】
請求項１に記載の半導体集積回路設計方法において、
前記動作安定性判定を第１段階の判定とし、
該判定後に、前記セルそれぞれに固有のパラメータにより、前記ネット毎電圧からセル毎の入力電圧を推定し、
該セル毎電圧の大きさを評価することで、第２段階の判定として回路動作の安定性を判定するようにしたことを特徴とする半導体集積回路設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パスゲートを介して信号を入力すると共に、該入力後の信号をトランジスタでプルアップするシーケンシャル回路のセルを有する半導体集積回路設計方法に係り、特に、実際のセルの配置配線状況により近い条件で、回路動作の安定性を判定することで、該判定精度を向上することができる半導体集積回路設計方法に関する。
【０００２】
【従来の技術】
フリップフロップ回路やラッチ回路などのシーケンシャル回路は、回路の構成によっては同時駆動数に制約が生じる。
【０００３】
図１は、パスゲートを介して信号を入力すると共に、該入力後の信号をトランジスタでプルアップするシーケンシャル回路のセルの一例の回路図である。
【０００４】
この図では、一例として、ラッチ回路が示されている。又、この図に示されるようなシーケンシャル回路のセルでは、上記のような制約の傾向が顕著になり易い。
【０００５】
この図では、ラッチ回路の各部に、インバータＩ１及びＩ２によりクロック信号ｇ及びｇ’が供給されている。又、ＮチャネルＭＯＳトランジスタＴＮ１のパスゲートを介して信号を入力する。該入力後の信号は、ＰチャネルＭＯＳトランジスタＴＰ１でプルアップしている。更に、インバータＩ３及びＩ４又ＮチャネルＭＯＳトランジスタＴＮ２により、入力された信号の論理状態を保持する。保持されている論理状態は、インバータＩ５から出力される。
【０００６】
この図１の回路では、前段の回路２の最終段トランジスタ、即ちＰチャネルＭＯＳトランジスタＴＰＵ、及びＮチャネルＭＯＳトランジスタＴＮＵの２つのトランジスタにより、セル１など、幾つかのセルの入力を駆動する。
【０００７】
この際、同時に多数の入力を駆動する場合において、これら入力の信号をＨ状態からＬ状態に変化させる時、プルアップしている複数のＰチャネルＭＯＳトランジスタＴＰ１が存在するため、該信号はＬ状態になり難くなる。このため、同時に駆動できる入力数に制約が生じる。
【０００８】
このような回路に対して、図２は、トランスファー・ゲートを用いたシーケンシャル回路のセルの一例の回路図である。この図では、一例として、ラッチ回路が示されている。
【０００９】
該ラッチ回路においては、トライステート出力のインバータＩ６を介して信号を入力する。該入力後の信号は、プルアップは特にされていない。更に、インバータＩ３及びＩ４又トランスファー・ゲートＴＧにより、入力された信号の論理状態を保持する。保持されている論理状態は、インバータＩ５から出力される。
【００１０】
図２の回路では、図１に比べて、同時駆動数に生じる制約が緩和されている。
【００１１】
【発明が解決しようとする課題】
従来では、このような制約の条件を設計された回路が満たしているか、仮配線シミュレーション時に、配線長ワーストの状態を想定して、駆動するセル毎に駆動上限数を設定してチェックを行っている。しかしながら、サブミクロン化や、高密度化の影響で、見込んでいた配線長よりも実際に引かれた配線が長く、実動作不良をおこす確率が上昇している。このような問題を解消するためには、配置配線後に、このような制約条件についてチェックする必要が生じている。
【００１２】
本発明は、前記従来の問題点を解決するべくなされたもので、実際のセルの配置配線状況により近い条件で、回路動作の安定性を判定することで、該判定精度を向上することができる半導体集積回路設計方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本願の発明は、パスゲートのトランジスタを介して信号を入力すると共に、該入力後の信号をトランジスタでプルアップするシーケンシャル回路のセルを有する半導体集積回路設計方法において、該シーケンシャル回路のセルの入力に接続するネットの配線抵抗を、当該ネットの信号遅延の程度を示す情報から推定し、前段の最終段トランジスタのオン抵抗、前記配線抵抗、前記パスゲートトランジスタのオン抵抗、及び前記プルアップ・トランジスタのオン抵抗に基づいて、前記セルの入力信号の電圧をネット毎で推定し、該ネット毎電圧の大きさを評価することで、回路動作の安定性を判定するようにしたことにより、前記課題を解決したものである。
【００１４】
又、前記半導体集積回路設計方法において、前記動作安定性判定を第１段階の判定とし、該判定後に、前記セルそれぞれに固有のパラメータにより、前記ネット毎電圧からセル毎の入力電圧を推定し、該セル毎電圧の大きさを評価することで、第２段階の判定として回路動作の安定性を判定するようにしたことにより、更に、実際のセルの配置配線状況により近い条件で、回路動作の安定性を判定することで、該判定精度を更に向上することができる。
【００１５】
以下、本発明の作用について、簡単に説明する。
【００１６】
本発明は、前述のように同時駆動数に制約が生じる、パスゲートのトランジスタを介して信号を入力すると共に、該入力後の信号をトランジスタでプルアップするシーケンシャル回路のセルを有する半導体集積回路設計方法を対象としている。
【００１７】
又、このような半導体集積回路設計方法において、シーケンシャル回路のセルの入力に接続するネットの配線抵抗を、当該ネットの信号遅延の程度を示す情報から推定する。該情報は、例えば、半導体集積回路設計に用いるＣＡＤ装置では、配線あるいはネット単位で得られる、信号の遅延を推定するために提供される情報を用いることもでき、容易に入手できる。
【００１８】
配線抵抗を推定した後、本発明では、前段の最終段トランジスタのオン抵抗、前記配線抵抗、前記パスゲートトランジスタのオン抵抗、及び前記プルアップ・トランジスタのオン抵抗に基づいて、前記セルの入力信号の電圧をネット毎で推定する。該推定は、ネット単位で行うという点では大雑把であるものの、上述のように種々の抵抗値に基づいているため、実際のセルの配置配線状況により近い条件で、的確に、実際のネットの電圧を推定することができる。
【００１９】
該ネット毎電圧が推定されると、該ネット毎電圧の大きさを評価することで、回路動作の安定性を判定する。
【００２０】
例えば、パスゲートを介して信号を入力すると共に、該入力後の信号をトランジスタでプルアップするシーケンシャル回路のセルの入力においては、前段から伝達されるＬ状態の信号の電圧が、配線抵抗で上昇し、当該セルの入力部分のプルアップで上昇する。このように上昇され、Ｌ状態と判定する閾値を超えると、Ｈ状態と判定されて誤動作するおそれがある。従って、前述のネット毎電圧の大きさを評価することで、この誤動作の危険性を評価し、回路動作の安定性を判定することができる。
【００２１】
このように本発明によれば、実際のセルの配置配線状況により近い条件で、回路動作の安定性を判定することで、該判定精度を向上することができる。
【００２２】
なお、本発明はこれに限定されるものではないが、本発明による動作安定性判定を第１段階の判定とし、該判定後に、本発明が対象とするセルそれぞれに固有のパラメータにより、前述のネット毎電圧からセル毎の入力電圧を推定してもよい。更に、該セル毎電圧の大きさを評価することで、第２段階の判定として回路動作の安定性を判定するようにしてもよい。
【００２３】
このように第２段階の判定を行うと、更に実際のセルの配置配線状況により近い条件で、回路動作の安定性を判定することができ、該判定精度を向上することができる。又、第１段階の判定で問題がある箇所にのみ、第２段階の判定を選択的にすることもできる。このように選択的にすれば、すべての箇所で綿密な判定をしなくてすみ、判定処理や判定時間を削減することができる。
【００２４】
【発明の実施の形態】
以下、図を用いて本発明の実施の形態を詳細に説明する。
【００２５】
本実施形態の半導体集積回路設計方法では、まず、配置配線後において、半導体集積回路を設計するためのＣＡＤ装置から得られる出力データから、各ネットの配線抵抗Ｒｗを算出する。予めセル毎に設定した幾つかの評価係数を用いて判定値を算出する。そうして、該判定値を評価することで、設計された回路の動作の安定性を、例えば『動作する』あるいは『動作しない』というように判定する。該判定は、第１段階の判定、及び第２段階の判定というように、２段階によって行う。
【００２６】
まず、第１段階の判定について説明する。
【００２７】
まず、各セル毎に設定する係数を、駆動側（ネットに対する出力側）のセルと、入力側（パスゲートを有する入力）とについて求める。又、ネットの配線抵抗を求める。
【００２８】
まず、駆動側の各セル毎の係数について説明する。
【００２９】
駆動側は、回路図は図３のようになる。図において、ＰチャネルＭＯＳトランジスタＴＰＵ、及びＮチャネルＭＯＳトランジスタＴＮＵは、駆動側の最終段のトランジスタである。
【００３０】
又、該駆動側からＬ状態を出力する場合、図３の回路の等価回路は、図４のようになる。図４において、抵抗ＲＰはＰチャネルＭＯＳトランジスタＴＰＵのオン抵抗であるが、該ＰチャネルＭＯＳトランジスタＴＰＵはオフであるため、等価回路においてＡ点は切断されている。又、図４において、抵抗Ｒｏｕｔは、ＮチャネルＭＯＳトランジスタＴＮＵのオン抵抗である。該抵抗Ｒｏｕｔは、出力の電位によって差が生じる。しかしながら、該差はわずかであるので無視する。そうして、該抵抗Ｒｏｕｔの値には、妥当なばらつき範囲における最小値を採用する。
【００３１】
次に、入力側の各セル毎に設定する係数について説明する。
【００３２】
図１のラッチ回路を例とすると、この入力側は、図５のように考えることができる。図５においては、ＮチャネルＭＯＳトランジスタＴＮ１は、データ取り込み時はゲートに電源ＶＤＤが印加され、オンになっている。又、プルアップ・トランジスタのＰチャネルＭＯＳトランジスタＴＰ１はオンになっている。すると、矢印Ｂから見た等価回路は、図６のようになる。図６において、抵抗Ｒｉｎは、直列になるＮチャネルＭＯＳトランジスタＴＮ１のオン抵抗とＰチャネルＭＯＳトランジスタＴＰ１のオン抵抗の合成抵抗である。
【００３３】
又、図５において、点Ｄの電圧ＶＤと、点Ｃの電圧ＶＣとの間には、上述の抵抗Ｒｉｎなどに基づいた、一定関係がある。該関係は、ほぼ線形な関係としてとらえることができ、次式のように表わすことができる。
【００３４】
ＶＣ＝ａ×ＶＤ＋ｂ      ……（１）
【００３５】
上記式において、ａ及びｂは、ある一定の係数であり、入力側のセル毎に設定する係数である。該係数は、前述の抵抗Ｒｉｎなどに依存するものであり、予め求めておく。
【００３６】
次に、ネットの配線抵抗について説明する。
【００３７】
ネットの配線抵抗は、本実施形態では、ＣＡＤ装置より得られる配置配線データから算出している。一例として、配置配線データに含まれるＲＣ遅延ファイルのデータを用いる。該ＲＣ遅延ファイルは、各ネットにおける信号遅延を、該当ネットに係る配線抵抗Ｒと浮遊容量Ｃの積としてとらえ、各ネットにおける信号遅延を求めたり評価するために用いる該積ＲＣのデータを保存している。
【００３８】
ここで、１ミリメートル当りの配線の浮遊容量ＣΦと、１ミリメートル当りの配線抵抗ＲΦは既知の値である。従って、ＲＣファイルにレポートされるＲＣ遅延のデータの値は、下記のものがワースト・ケースになる。
【００３９】
ＲＣ＝｛ＲΦ×ｘ｝×｛ＣΦ×ｘ｝＝ＲΦ×ＣΦ×ｘ2   ……（２）
【００４０】
該式（２）を変形すると、配線長ｘは次式のように表わすことができる。
【００４１】
ｘ＝｛（Ｒ×Ｃ）／（ＲΦ×ＣΦ）｝1/2     ……（３）
【００４２】
一方、配線抵抗Ｒｗは下記のように表わすことができる。
【００４３】
Ｒｗ＝ｘ×ＲΦ                  ……（４）
【００４４】
従って、上記の（３）及び（４）式に基づき、配線抵抗Ｒｗは次式のように表わすことができる。
【００４５】
0004205246.tif 000002
【００４６】
上記の（５）式に、ＲＣファイルにレポートされるＲＣ遅延のデータの値ＲＣを当てはめることで、配線抵抗が求められる。なお、ＲΦ及びＣΦは、プロセスによって決まる値であるので、固定値として予め求めておく。
【００４７】
以上のようにして、抵抗Ｒｏｕｔ、抵抗Ｒｉｎ、及び抵抗Ｒｗが求められると、ネットに信号を入力するセルが１つのみで、該ネットに対してＬ状態が出力されている場合は、図７のような等価回路になる。
【００４８】
この図７において、入力側のセルの入力部分、即ち点Ｄにおける電圧ＶＤは、次式のように表わすことができる。
【００４９】
0004205246.tif 000003
【００５０】
ここで、点Ｄにおいて、Ｌ状態と判定される電圧ＶＤの上昇が抑えられるためには、上記の抵抗Ｒｏｕｔ、及び抵抗Ｒｗが低く抑えられ、一方、抵抗Ｒｉｎは大きい方が好ましい。
【００５１】
本実施形態においては、図８のような等価回路を想定し、点Ｄという、信号を入力する複数のセルに対して、１つのネットに１つの評価点Ｄを想定する。すると、該評価点Ｄと電源ＶＤＤとの間において、そのネットに接続されているそれぞれセルの入力抵抗Ｒｉｎは、すべて並列になっていると考えることができる。又、該並列抵抗の抵抗Ｒｔｉｎは、下記の式により求めることができる。
【００５２】
１／（Ｒｔｉｎ）＝Σ〔１／｛Ｒｉｎ（ｉ）｝〕    ……（７）
【００５３】
ここで、上記（７）式において、Ｒｉｎ（ｉ）は、そのネットに接続されているそれぞれのセルの入力抵抗Ｒｉｎを示す。
【００５４】
このようにして抵抗Ｒｔｉｎが求められると、前述の式（６）の抵抗Ｒｉｎとして、（７）式で求められる抵抗Ｒｔｉｎを代入すれば、評価点Ｄにおける電圧ＶＤを求めることができる。
【００５５】
又、本実施形態においては、第１段階の判定として、該評価点における電圧ＶＤが、基準値を超えたらエラーと判定し、所望の回路動作が得られないおそれがあり、又回路動作の安定性が得られないと判定する。このような第１段階の判定は、ネット毎に行う。又、該判定は、従来に比べて、実際のセルの配置配線状況により近い条件で判定されるので、判定精度を向上することができる。
【００５６】
次に、この第１段階の判定でエラーとは判定されなかった場合、本実施形態においては、以下に説明する第２段階の判定を行う。
【００５７】
該判定では、図８の等価回路を更に厳密に表現し、図９のような等価回路を用いる。
【００５８】
この図において、点Ｃは、パストランジスタを信号が通過した後の部分であり、図１ではインバータＩ３の入力であり、該インバータＩ３によって前段からの信号の論理状態を判定する。又、前述の抵抗Ｒｉｎは、図８においては、点Ｃで直列に接続される抵抗Ｒｘ及び抵抗Ｒｙに分割して表わしている。
【００５９】
ここで、抵抗Ｒｘは、図１においてはパストランジスタのＮチャネルＭＯＳトランジスタＴＮ１のオン抵抗に相当する。又、抵抗Ｒｙは、図１において、プルアップ・トランジスタのＰチャネルＭＯＳトランジスタＴＰ１のオン抵抗に相当する。
【００６０】
又、このような等価回路を想定し、各セルにおいて、点Ｃにおける電圧ＶＣを下記の式により求めるようにしている。該点Ｃは、図１ではインバータＩ３の入力であり、前段からの信号の論理状態を判定する箇所である。該点Ｃにおいて、信号の論理状態判定箇所で信号の電圧を評価するので、実際により近い条件で電圧を評価することができる。
【００６１】
ＶＣ（ｉ）＝ａ（ｉ）×ＶＤ＋ｂ（ｉ）      ……（８）
【００６２】
上記式において、ａ（ｉ）及びｂ（ｉ）は、各セルｉに固有のパラメータである。又、ＶＣ（ｉ）は各セルｉの点Ｃにおける電圧を示す。各セルの抵抗Ｒｉｎを、図８のように点Ｃについて、抵抗Ｒ１及び抵抗Ｒ２に分割して表わす場合、電圧ＶＣは、電圧ＶＤに対して線形な関係にあるといえる。従って、上記（８）式のように表わすことは妥当である。
【００６３】
本実施形態において、第２段階の判定では、点Ｃにおける電圧ＶＣが基準値を超えた場合、エラーと判定し、所望の回路動作が得られないおそれがあり、又回路動作の安定性が得られないと判定する。このような第２段階の判定は、セル毎に行う。又、該判定は、従来に比べて、又前述した第１段階の判定と比べても、実際のセルの配置配線状況により近い条件で判定されるので、判定精度を向上することができる。
【００６４】
なお、以上の説明では、第１段階の判定でエラーとは判定されなかった場合に、第２段階の判定を行うものとしている。しかしながら、第１段階の判定でエラーと判定された場合でも、第２段階の判定を行えば、該判定結果を提供することで、回路設計に有用な情報を提供することができる。
【００６５】
なお、本実施形態でなされる処理は、ＣＡＤ装置などにおけるプログラム処理として、自動的に行うことができる。この際、前述のように本実施形態では配線抵抗を求める際に、配置配線データに含まれるＲＣ遅延ファイルのデータを用いる。該データは、テキストファイルとして受渡し可能である。その他、本実施形態に係る処理は、テキストファイル処理であり、汎用プログラムで処理可能である。
【００６６】
【発明の効果】
本発明によれば、実際のセルの配置配線状況により近い条件で、回路動作の安定性を判定することで、該判定精度を向上することができる。
【図面の簡単な説明】
【図１】パスゲートを介して信号を入力すると共に、該入力後の信号をトランジスタでプルアップするシーケンシャル回路のセルの一例の回路図
【図２】トランスファー・ゲートを用いたシーケンシャル回路のセルの一例の回路図
【図３】本発明が適用される実施形態の半導体集積回路設計方法が対象とする回路の駆動側の回路図
【図４】上記駆動側の回路の等価回路図
【図５】前記実施形態が対象とする回路の入力側の回路図
【図６】上記入力側の回路の等価回路図
【図７】前記実施形態が対象とする回路の駆動側及び入力側を含めた等価回路図
【図８】前記実施形態において第１段階の判定をする際に適用される等価回路図
【図９】前記実施形態において第２段階の判定をする際に適用される等価回路図
【符号の説明】
１…シーケンシャル回路のセル
２…前段の回路
ＴＰＵ、ＴＰ１…ＰチャネルＭＯＳトランジスタ
ＴＮＵ、ＴＮ１、ＴＮ２…ＮチャネルＭＯＳトランジスタ
Ｉ１〜Ｉ５…インバータ
Ｉ６…トライステート出力インバータ
ＴＧ…トランスファー・ゲート
ＲＰ、Ｒｏｕｔ、Ｒｉｎ、Ｒｗ、Ｒ１、Ｒ２…抵抗
【図１】
0004205246.tif 000004
【図２】
0004205246.tif 000005
【図３】
0004205246.tif 000006
【図４】
0004205246.tif 000007
【図５】
0004205246.tif 000008
【図６】
0004205246.tif 000009
【図７】
0004205246.tif 000010
【図８】
0004205246.tif 000011
【図９】
0004205246.tif 000012