(57)【特許請求の範囲】
【請求項１】
隣接して配置された複数のメモリアレイを有するバンクと、
各メモリアレイに設けられたセンスアンプと、
前記センスアンプに接続されたサブアンプと、
前記サブアンプを制御するサブアンプ制御回路と、
前記サブアンプに接続されたメインアンプと、を備えた半導体メモリ装置であって、
前記バンクが、第１の部分領域のメモリアレイと第２の部分領域のメモリアレイとに分割され、
前記サブアンプと前記サブアンプ制御回路とが、前記第１の部分領域及び第２の部分領域のメモリアレイの間に配置され、
前記サブアンプ制御回路が、前記第１の部分領域及び第２の部分領域のメモリアレイの夫々に対応して設けられた前記サブアンプを共通に制御することを特徴とする半導体メモリ装置。
【請求項２】
前記サブアンプ制御回路が、前記第１の部分領域及び第２の部分領域のメモリアレイの夫々に対応して設けられた前記サブアンプの間に配置されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１の部分領域及び第２の部分領域のメモリアレイが、複数のメモリマットから構成され、
前記センスアンプが、前記メモリマットの両端に配置されると共に、
前記サブアンプが、前記メモリマットの一端に配置されたセンスアンプに対応する第１群のサブアンプと、前記メモリマットの他の一端に配置されたセンスアンプに対応する第２群のサブアンプとに分割され、
前記第１群のサブアンプに対する第１のサブアンプ制御回路と、前記第２群のサブアンプに対する第２のサブアンプ制御回路とが設けられていることを特徴とする請求項１または２に記載の半導体メモリ装置。
【請求項４】
前記第１の部分領域及び第２の部分領域のメモリアレイが、複数のメモリマットから構成され、
前記メモリマットが、メモリマット毎に第１群及び第２群のメモリマットに分割されると共に、
前記サブアンプが、前記第１群のメモリマットに配置されたセンスアンプに対応する第１群のサブアンプと、前記第２群のメモリマットに配置されたセンスアンプに対応する第２群のサブアンプとに分割され、
前記第１群のサブアンプに対する第１のサブアンプ制御回路と、前記第２群のサブアンプに対する第２のサブアンプ制御回路とが設けられていることを特徴とする請求項１または２に記載の半導体メモリ装置。
【請求項５】
前記第１及び第２のサブアンプ制御回路に対して、互いに異なるサブアンプ起動信号を供給するサブアンプ起動信号発生回路を有することを特徴とする請求項３又は４に記載の半導体メモリ装置。
【請求項６】
前記第１群及び第２群のサブアンプが、前記サブアンプ起動信号により選択的に動作状態或いは不動作状態となることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記サブアンプ制御回路は、メモリマットに対するデータの書込／読出を識別し、書込の場合には、前記各サブアンプ内の増幅部をバイパスするような制御を行い、他方、読出の場合には、前記各サブアンプ内の増幅部を動作状態にするような制御を行うことを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
前記第１の部分領域及び第２の部分領域のメモリアレイが、複数のメモリマットから構成され、
前記メモリマットの両端に前記センスアンプが配置され、
前記メモリマットが、メモリマット毎に第１群及び第２群のメモリマットに分割されると共に、
前記サブアンプが、前記１群のメモリマットの一端に配置されるセンスアンプに対応する第１群のサブアンプと、前記２群のメモリマットの一端に配置されるセンスアンプに対応する第２群のサブアンプと、前記１群のメモリマットの他端に配置されるセンスアンプに対応する第３群のサブアンプと、前記２群のメモリマットの他端に配置されるセンスアンプに対応する第４群のサブアンプとに分割され、
前記第１〜４群のサブアンプに対して第１〜４のサブアンプ制御回路が設けられていることを特徴とする請求項１または２に記載の半導体メモリ装置。
【請求項９】
前記第１及び第３のサブアンプ制御回路に対して第１のサブアンプ起動信号を供給し、前記第２及び第４のサブアンプ制御回路に対して第２のサブアンプ起動信号を供給する、サブアンプ起動信号発生回路を有することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記第１群及び第３群のサブアンプと前記第２群及び第４群のサブアンプとが、前記第１及び第２のサブアンプ起動信号により選択的に動作状態或いは不動作状態となることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記サブアンプ制御回路は、メモリマットに対するデータの書込／読出を識別し、書込の場合には、前記各サブアンプ内の増幅部をバイパスするような制御を行い、他方、読出の場合には、前記各サブアンプ内の増幅部を動作状態にするような制御を行うことを特徴とする請求項９に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置及びその制御方法に関し、特に、高速で読出／書込を行うことができるダイナミックＲＡＭ（以下、ＤＲＡＭと略称する）及びその制御方法に関する。
【０００２】
【従来の技術】
従来、この種の半導体メモリ装置には、入出力構造を階層化したものがある。このような階層化ＩＯ構造を採用したメモリＬＳＩでは、センスアンプに接続されたローカル入出力線を、メイン入出力線を介して、メインアンプに接続した構成が採用されている。更に、メインアンプはグローバル入出力線を介して、出力回路に接続され、これら出力回路は、入出力端子に接続されている。このように、入出力構造を階層化した半導体装置には、センスアンプの微小信号を増幅するために、センスアンプとメインアンプとの間に、サブアンプ回路を設けた半導体メモリ装置も提案されている（例えば、特開平１１−２１４６５２号公報（以下、引用例１と呼ぶ）参照）。引用例１では、センスアンプ領域とサブワードドライバ領域との交点領域に、サブアンプ領域を設けることが提案されており、サブアンプ回路を選択的に活性化することが開示されている。
【０００３】
このような構成を備えた半導体メモリ装置として、５１２ＭＤＤＲ（Double  Data  Rate）メモリ装置が提案されている。このメモリ装置には、チップ上に、例えば、４つのバンクを配置すると共に、各バンクを更に複数のメモリマットに区分したものがあ。この場合、各バンクは１２８Ｍビットの記憶容量を備え、２５６Ｋビットの記憶容量からなるメモリマットに区分した構成が提案されている。
【０００４】
提案された半導体メモリ装置の場合、各バンクの中央に、列デコーダを配置して、この列デコーダでカラム選択線を活性化することによって、センスアンプから入出力線にデータが読み出される。
【０００５】
一方、この種の大容量の半導体メモリ装置には、各バンクの８本の列選択線を同時に活性化することが行われている。この場合、各バンクからのデータを８つの入出力端子ＤＱ０〜ＤＱ７にそれぞれ読み出す構成（以下、×８構成と呼ぶ）と、同様に、８本の列選択線を活性化して、各バンクからのデータを入出力端子ＤＱ０〜ＤＱ７のうちの４つに出力する構成（×４構成と呼ぶ）とを選択的を取ることがある。
【０００６】
【発明が解決しようとする課題】
前述した引用例１では、×８構成及び×４構成のいずれの場合においても、８本の列選択線に対応したセンスアンプが選択されると共に、当該センスアンプに対応した交叉領域のサブアンプ回路が活性化され、活性化されたサブアンプ回路の出力がメイン入出力線を介してメインアンプに与えられ、メインアンプ或いは出力回路において、８ビット或いは４ビットのデータが選択されている。
【０００７】
この構成では、×４構成時における不要なデータはメイン入出力線を介して、メインアンプ或いは出力回路まで出力されるため、×４構成時における消費電流が大きくなってしまうと言う欠点がある。更に、×８構成と×４構成との間で、サブアンプ回路の制御を変化させることについても、引用例１は何等指摘していないし、サブアンプ回路を集中的に配置することについても全く考慮していない。
【０００８】
本発明の目的は、×４構成時における消費電流を従来の半導体メモリ装置における消費電流より少なくすることができる半導体メモリ装置を提供することである。
【０００９】
本発明の他の目的は、サブアンプ回路の配置を考慮することにより、レイアウト面積を縮小することができる半導体メモリ装置を提供することである。
【００１０】
本発明の更に他の目的は、サブアンプ回路の同時活性化の際における消費電流を低減できる半導体メモリ装置の制御方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の第１の態様によれば、複数のメモリマットを含むメモリアレイに区分できるバンクを備えた半導体メモリ装置において、各メモリアレイに接続されたセンスアンプセットと、前記センスアンプセットに接続されたサブアンプ回路部と、サブアンプ回路部に接続されたメインアンプ回路部とを備え、前記サブアンプ回路部は、前記バンクを第１及び第２の部分領域に分割する中央領域に集中的に配置されおり、更に、前記サブアンプ回路部は、前記第１及び第２の部分領域内の複数のセンスアンプセットとそれぞれ接続された第１及び第２群のサブアンプと、該第１及び第２群のサブアンプを制御するサブアンプ制御回路とによって構成され、前記サブアンプ制御回路は、前記第１及び第２群のサブアンプを共通に制御する構成を備えていることを特徴とする半導体メモリ装置が得られる。
【００１２】
本発明の第２の態様によれば、第１の態様において、更に、前記メモリマット上を前記中央領域と並行に延びる複数の列選択線を備え、これら複数の列選択線は同時活性化の際、第１及び第２の部分領域における複数のメモリアレイと前記第１及び第２群のサブアンプとがセンスアンプセットを介して接続され、前記第１及び第２群のサブアンプが前記サブアンプ制御回路によって共通に制御されることを特徴とする半導体メモリ装置が得られる。
【００１３】
本発明の第３の態様によれば、第２の態様において、前記サブアンプ制御回路は、前記センスアンプセットと接続された第１群及び第２群のサブアンプを選択的に動作状態或いは不動作状態にする制御を行うことを特徴とする半導体メモリ装置が得られる。
【００１４】
本発明の第４の態様によれば、第１乃至３の態様のいずれかにおいて、前記センスアンプ制御回路に対して、列選択用アドレス信号の予め定められたビット位置の信号を、前記サブアンプ制御回路を起動する起動信号として与える起動信号発生回路を備えていることを特徴とする半導体メモリ装置が得られる。
【００１５】
本発明の第５の態様によれば、第２の態様において、前記列選択線は同時活性化の際、前記第１及び第２の部分領域において、それぞれ２つのセンスアンプセットが活性化されることによって、第１の部分領域に対して４つの第１群のサブアンプが前記活性化された２つのセンスアンプセットに接続され、同様に、第２の部分領域に対して４つの第２群のサブアンプが前記活性化された２つのセンスアンプセットに接続される一方、前記サブアンプ制御回路は、合計８個の第１群及び第２群のサブアンプを制御し、前記第１及び第２の部分領域におけるセンスアンプセットを前記８個のサブアンプを介して、メインアンプに接続することを特徴とする半導体メモリ装置が得られる。
【００１６】
本発明の第６の態様によれば、第５の態様において、前記サブアンプ制御回路は、メモリマットに対するデータの書込／読出を識別し、書込の場合には、前記各サブアンプ内の増幅部をバイパスするような制御を行い、他方、読出の場合には、前記各サブアンプ内の増幅部を動作状態にするような制御を行うことを特徴とする半導体メモリ装置が得られる。
【００１７】
本発明の第７の態様によれば、複数のメモリマットを含むメモリアレイに区分できるバンクを備えた半導体メモリ装置において、各メモリアレイを挟んで両側に配置されたセンスアンプセットと、前記両側に配置されたセンスアンプセットに接続された第１及び第２のサブアンプ回路部と、第１及び第２のサブアンプ回路部にメイン入出力線（ＭＩＯ）を介して接続されたメインアンプ回路部とを備え、前記第１及び第２のサブアンプ回路部は、前記バンクを第１及び第２の部分領域に分割する中央領域に集中的に配置されおり、更に、前記第１及び第２のサブアンプ回路部は、前記メモリアレイの両側にそれぞれ配置された複数のセンスアンプセットに配置された複数のサブアンプと、前記メモリアレイ両側の複数のサブアンプを制御するサブアンプ制御回路とによって構成され、前記第１及び第２のサブアンプ回路部におけるサブアンプ制御回路は、前記第１及び第２のサブアンプ回路部における複数のサブアンプを独立に制御する構成を備えていることを特徴とする半導体メモリ装置が得られる。
【００１８】
本発明の第８の態様によれば、第７の態様において、前記第１及び第２のサブアンプ回路部のサブアンプ制御回路に、互いに異なるサブアンプ起動信号を供給するサブアンプ起動信号発生回路を有することを特徴とする半導体メモリ装置が得られる。
【００１９】
本発明の第９の態様によれば、第８の態様において、更に、前記メモリアレイ上を前記中央領域と並行に延びる複数の列選択線と、前記列選択線と交叉する方向に前記メモリアレイを通して延びるワード線を備え、前記ワード線が選択され、複数の列選択線が同時に活性化されると、前記メモリアレイの両側に位置する複数のセンスアンプセットが選択され、前記第１及び第２のサブアンプ回路部に設けられた前記複数のサブアンプにそれぞれ接続されることを特徴とする半導体メモリ装置が得られる。
【００２０】
本発明の第１０の態様によれば、第９の態様において、前記第１及び第２のサブアンプ回路部の各サブアンプ制御回路は、前記メモリアレイ両側に設けられた複数のセンスアンプセットと接続された複数のサブアンプを選択的に動作状態或いは不動作状態にする制御を行うことを特徴とする半導体メモリ装置が得られる。
【００２１】
本発明の第１１の態様によれば、第９の態様において、前記第１及び第２のサブアンプ回路部の各サブアンプ制御回路は、前記メモリアレイの両側に位置する前記第１及び第２のサブアンプ回路部における複数のサブアンプを同時的に動作状態にする第１の構成と、前記メモリアレイの片側に位置する複数のサブアンプだけを選択的に動作状態にする第２の構成とを指定できることを特徴とする半導体メモリ装置が得られる。
【００２２】
本発明の第１２の態様によれば、第１１の態様において、前記第１及び第２のサブアンプ回路部のサブアンプ制御回路に、互いに相補的な列選択用アドレス信号の所定ビットをサブアンプ起動信号として供給するサブアンプ起動信号を発生するサブアンプ起動信号発生回路を有していることを特徴とする半導体メモリ装置が得られる。
【００２３】
本発明の第１３の態様によれば、第１２の態様において、前記第１及び第２のサブアンプ回路には、それぞれ単一のサブアンプ制御回路が設けられており、前記第２の構成では、前記サブアンプ起動信号に応答して、前記第１及び第２のサブアンプ回路部のいずれか一方の複数のサブアンプだけを動作状態にし、他方、前記第１の構成では、前記第１及び第２のサブアンプ回路部の双方における複数のサブアンプを動作状態にし、第２の構成におけるサブアンプにおける消費電流を軽減できることを特徴とする半導体メモリ装置が得られる。
【００２４】
本発明の第１４の態様によれば、第１２の態様において、前記第１及び第２のサブアンプ回路部には、それぞれ互いに相補的なサブアンプ起動信号を受けて動作する２つのサブアンプ制御回路を備え、前記第２の構成では、前記第１及び第２のサブアンプ回路部における複数のサブアンプをそれぞれ選択的に動作状態にし、サブアンプを不動作状態にすることを特徴とする半導体メモリ装置が得られる。
【００２５】
本発明の第１５の態様によれば、第１１の態様において、前記バンク内において、同時に４本の列選択線が活性化され、前記ワード線の選択によって、４つのメモリアレイ両側に位置付けられた８個のセンスアンプセットが活性化され、前記第１及び第２のサブアンプ回路部の各々には、８個のサブアンプが設けられていることを特徴とする半導体メモリ装置が得られる。
【００２６】
本発明の第１６の態様によれば、第１５の態様において、前記第２の構成では、前記第１及び第２のサブアンプ回路部のいずれか一方における８個のサブアンプが前記サブアンプ制御回路の制御によって動作状態に置かれることを特徴とする半導体メモリ装置が得られる。
【００２７】
本発明の第１７の態様によれば、複数のメモリマットを含むメモリアレイに区分できるバンクを備えた半導体メモリ装置において、各メモリアレイを挟んで両側に配置されたセンスアンプセットと、前記両側に配置されたセンスアンプセットに接続された第１及び第２のサブアンプ回路部と、第１及び第２のサブアンプ回路部にメイン入出力線（ＭＩＯ）を介して接続されたメインアンプ回路部とを備え、前記第１及び第２のサブアンプ回路部は、前記バンクを第１及び第２の部分領域に分割する中央領域に集中的に配置されおり、更に、前記第１及び第２のサブアンプ回路部は、前記メモリアレイの両側にそれぞれ配置された複数のセンスアンプセットに配置された複数のサブアンプと、前記メモリアレイ両側の複数のサブアンプを制御するサブアンプ制御回路とによって構成され、前記第１及び第２のサブアンプ回路部におけるサブアンプ制御回路は、前記第１及び第２のサブアンプ回路部における複数のサブアンプを独立に制御する構成を備え、前記メモリアレイ中のビット線と、当該メモリアレイの両側に配置されたセンスアンプセットとの配線が、他のメモリアレイ中のビット線と当該他のメモリアレイの両側に配置されたセンスブロックの配線と異なっていることを特徴とする半導体メモリ装置が得られる。
【００２８】
本発明の第１８の態様によれば、複数のメモリマットを含むメモリアレイに区分できるバンク、各メモリアレイを挟んで両側に配置されたセンスアンプセットと、前記両側に配置されたセンスアンプセットに接続された複数のサブアンプを備えた第１及び第２のサブアンプ回路部とを備えた半導体メモリ装置の制御方法において、前記第１及び第２のサブアンブ回路部のサブアンプを全て動作状態にする構成と、前記第１及び第２のサブアンプ回路部のサブアンプを選択的に動作状態にし、残りのサブアンプを不動作状態する構成とを備え、第１及び第２の構成を選択的に指定することにより、消費電流を低減できることを特徴とする半導体メモリ装置の制御方法が得られる。
【００２９】
【発明の実施の形態】
図１を参照して、本発明の一実施形態に係る半導体メモリ装置を説明する。本発明に係る半導体メモリ装置は、階層化入出力線構造を有している。図示された例は５１２ＭＤＤＲ半導体メモリ装置に適用された場合を示しており、メモリチップは１２８Ｍビットの記憶容量を有する４つのバンク（Bank０、１、２、３）に区分されている。更に、各バンクは、図の左右方向に２つのサブブロック（Sub  block）０、１に分けられ、各サブブロック０及び１は２５６個のメモリマットＭＭに区分されている。この結果、各バンク０、１、２、３には、トータルでそれぞれ５１２個のメモリマットＭＭが含まれている。このことから、図示された各メモリマットＭＭは２５６Ｋビットのデータを格納できることが分る。
【００３０】
各バンク０、１、２、３のサブブロック０、１の中央には、列デコーダ（ＹＤＥＣ）１１が設けられており、当該列デコーダ（ＹＤＥＣ）１１により列選択線ＹＳを選択し、選択された列選択線ＹＳ対応のビット線対に接続されたセンスアンプセットが、後述するように、選択される。
【００３１】
また、バンク０、１、２、３の上下方向中央側には、それぞれメインアンプＭＡが設けられると共に、メインアンプＭＡと各サブブロック０、１との間には、行デコーダ（ＸＤＥＣ）が設けられている。行デコーダ（ＸＤＥＣ）からはワード線ＷＬが図の上下方向に延びている。この例の場合、サブブロック０及び１には、それぞれ１６個のメインアンプＭＡが設けられている。
【００３２】
図示された例では、各バンク０、１、２、３の各サブブロック０、１の上下方向中央に、サブアンプ領域１５が設けられており、当該サブアンプ領域１５には、各サブブロック０、１内のセンスアンプとローカル入出力線ＬＩＯに接続されたサブアンプ回路部が集中的に配置されている。このように、サブアンプ領域１５を中央に集中的に配置することによって、各バンク０、１、２、３は、図の上側及び下側に位置付けられた第１及び第２の部分領域に区分される。ここで、説明の都合上、４つのメモリマットＭＭを集合的にメモリアレイＭＡＹと呼び、各メモリアレイに対応したセンスアンプ群をセンスアンプセットと呼ぶ。
【００３３】
例えば、図１のサブブロック０内の第１及び第２の部分領域に、上下方向（ワード線ＷＬ方向）に並べられた８つのメモリマットＭＭを２つに分割して、それぞれメモリアレイＭＡＹを構成し、各メモリアレイＭＡＹに対応してセンスアンプセットが各メモリアレイの両側に一つずつ配置される。ここで、各センスアンプセットは各メモリマットＭＭに応じて２５６個のセンスアンブによって構成されるセンスアンプ群を含み、合計４つのセンスアンプ群によって構成される。
【００３４】
更に、各サブアンプ回路部はメイン入出力線ＭＩＯによりメインアンプＭＡに接続され、メインアンプＭＡは３２本のグローバル入出力線ＧＩＯを介して出力回路１８に接続されている。図示された出力回路１８は４ビットのデータを格納する８個のバッファ回路を有しており、８つの入出力端子、即ち、ピンＤＱ０〜７に接続されている。各入出力ピンＤＱ０〜７はそれぞれ４ビット単位の構成を有している。このように、図示された半導体メモリ装置は、ローカル入出力線ＬＩＯからグローバル入出力線ＧＩＯまで階層化された入出力線構造を有しており、各バンク０、１、２、３の中央部に集中的にサブアンプ回路部（サブアンプ回路領域１５）を設けたことを特徴としている。ここで、サブアンプ回路部はセンスアンプとメインアンプの中間に位置付けられた中間アンプであり、このサブアンプ回路部を設けることにより、センスアンプからの信号を増幅してメインアンプＭＡに出力し、これによって、高速化を可能としている。尚、図１では、説明を簡略化するために、出力回路１８とバンク０との接続だけが示されているが、他のバンクと出力回路１８との接続も同様である。
【００３５】
図１に示された半導体メモリ装置は、各バンク０、１、２、３の各サブブロック０及び１における列選択線ＹＳを４本同時に活性化することによって書込、読出が行われ、書込／読出データは、出力回路１８に接続された８つの入出力ピンＤＱ０〜７を介して入出力される。ここで、半導体メモリ装置は、選択的に、入出力ピンＤＱ０〜７に対して同時にデータの書込、読出を行う構成（以下、×８構成と呼ぶ）を取る場合と、入出力ピンＤＱ０〜７のうち、ＤＱ０〜３に対して、同時にデータの書込、読出を行う構成（以下、×４構成と呼ぶ）を取る場合とがある。
【００３６】
構成の選択については後述するものとし、×８構成及び×４構成における動作について説明する。まず、×８構成、×４構成における動作に関係なく、常に、各バンク０、１、２、３の各サブブロックの列選択線ＹＳが４本同時に活性化される。具体的に言えば、まず、行デコーダ（ＸＤＥＣ）によってワード線が選択された状態で、各バンク０、１、２、３の左右に配置された各サブブロック０及び１に配列された列選択線ＹＳのうち、４本が同時に活性化される。これによって、各バンクのサブブロック０又は１において、８つのメモリマットＭＭに対応するセンスアンプセットが選択され、当該選択されたセンスアンプセットを介してメモリセルのデータの読出、或いは、書込が行われる。
【００３７】
この活性化によって、×８構成の場合、８つの入出力ピンＤＱ０〜７が使用され、クロックの前縁で各バンクのサブブロック０及び１が同時に活性化されて、各バンクからは、１バンク当り３２ビットのデータの書込／読出が可能となる。このため、各バンクでは、３２個のサブアンプ回路及び３２個のメインアンプが使用される。
【００３８】
一方、×４構成の場合、４つの入出力ピンＤＱ０〜３が使用され、従来の半導体メモリ装置では、×８構成の場合と同様に、各バンクの３２個のサブアンプ回路部を活性化し、そのうちの１６個のメインアンプだけを活性化する方式が採用されているのが普通である。この方式を採用した場合、１６個のメインアンプと入出力ピンＤＱ０〜３との間で、グローバル入出力線ＧＩＯを介して、４ビットのデータが送受される。これによって、×４構成では、×８構成の場合と同様な数のサブアンプ回路部を活性化する必要があるため、消費電流が大きいと言う欠点がある。
【００３９】
そこで、本発明に係る半導体メモリ装置では、バンク０、１、２、３の中央にサブアンプ領域を設けると共に、×４構成の際には、×８構成に活性化されるサブアンプの半分のサブアンプ回路部しか活性化されないように、サブアンプ領域１５のサブアンプ回路部を制御する。この結果、×４構成において活性化されるサブアンプの数を×８構成で活性化されるサブアンプの数を半分にすることにより、×４構成時における消費電流を大幅に低減できる。また、図１に示すように、サブアンプ領域１５を各バンク０、１、２、３の中央領域に集中的に配置することによって、×８構成及び×４構成において、活性化されるサブアンプの数を容易に切り換えることができる。したがって、×４構成において動作するメインアンプの数を減少させることができ、結果的に消費電力を低下させることができる。
【００４０】
図２（ａ）及び（ｂ）、並びに、図３を参照して、図１のバンク０の左側即ちＡ側に位置付けられたサブブロック０の一部を例にとり、本発明に係る半導体メモリ装置をより具体的に説明する。尚、図１のバンク０の右側即ちＢ側に位置付けられたサブブロック１の構成並びに他のバンクにおけるサブブロックの構成は、図２（ａ）及び（ｂ）、並びに、図３と同様であるので説明を省略する。
【００４１】
図２（ａ）に示されたバンク０の左側に配置されたサブブロックの詳細レイアウトが図２（ｂ）及び図３に示されている。図２（ｂ）に示されたサブブロックは、１６×１６個のメモリマットＭＭを有し、これらメモリマットＭＭは１６×８の上部マット群と、同様に１６×８の下部マット群とに区分され、上部マット群と下部マット群との間には、サブアンプ領域１５が設けられており、更に、サブアンプ領域１５には１３６（８×１７）個のサブアンプ回路部が設けられている。また、上部マット群及び下部マット群には、それぞれ２つの列デコーダ（ＹＤＥＣ）１１ａ〜１１ｄが設けられており、それぞれ５１２本の列選択線ＹＳから１本の列選択線ＹＳを活性化する。ＹＤＥＣ１１ａ〜ｄは、列選択線ＹＳ０〜５１１、５１２〜１０２３、１０２４〜１５３５、１５３６〜２０４７のうちの１本を選択的に活性化するものとし、各ＹＤＥＣ１１ａ〜ｄは、同時に１本の列選択線を選択し、結果として、４本の列選択線ＹＳを選択、活性化するものとする。図２（ｂ）では、ＹＳ０、ＹＳ５１２、ＹＳ１０２４、及び、ＹＳ１５３６が同時に活性化された場合が示されている。
【００４２】
図２（ｂ）に示すように、ワード線の選択により、上部マット群の８つのメモリマット、及び、下部マット群の８つのメモリマットが活性化され、サブブロックに設けられたＹデコーダ（ＹＤＥＣ）により、４本の列選択線ＹＳ（この例では、ＹＳ０、ＹＳ５１２、ＹＳ１０２４、及び、ＹＳ１５３６）が活性化される。この結果、合計１６個のサブアンプが活性化され、１６個のサブアンプがローカル入出力線ＬＩＯを介して、メモリアレイに接続されることになる。この状態が図３に示されている。
【００４３】
ここで、×８構成と、×４構成における動作をより具体的に説明するために、１バンクを選択する際における行（Ｘ）及び列（Ｙ）アドレスについて説明する。
【００４４】
まず、１２８Ｍビットのバンクを選択するために、第０ビットから第１２ビットによって構成された１３ビットからなるＸアドレス信号と、第０ビット（Ｙ０）から第１２ビット（Ｙ１２）のうち、第１０ビット（Ｙ１０）を除く１２ビットによって構成されたＹアドレス信号とが使用される。ここで、Ｙアドレス信号の第１０ビット（Ｙ１０）はオートリフレッシュ時におけるコマンド信号として使用されるため、アドレス選択には使用されない。このようなＹアドレス信号が各バンクに与えられると、同時に複数本の列選択線ＹＳ（Ｙ選択線）が活性化される。尚、ここでは、Ｙアドレス信号のうち、第０及び第１ビットを出力回路のバッファの切り換えに使用するものとし、各バンクには、第２〜第９ビット及び第１１ビットからなる合計９ビットのＹアドレス信号が与えられ、各バンクにおいて８本のＹＳ線が活性化されるものとする。
【００４５】
更に、本発明の実施形態では、Ｙアドレス信号の第１２ビット（Ｙ１２）を×８構成と×４構成の切り換えに使用する。具体的には、Ｙアドレス信号の第１２ビット（Ｙ１２）は、×８構成においてハイレベルに固定され、×４構成ではＹ１２（トルー）又は／Ｙ１２（バー）に切り換えが行われる。
【００４６】
上記した点を考慮して、図３を参照して、図２（ｂ）に示された半導体記憶装置の動作を説明する。図３では、図２（ｂ）に示されたサブアンプ領域１５のうち、活性化されたサブアンプ回路部２０が示されると共に、当該サブアンプ回路部２０に関連するセンスアンプセットＳＡ１〜ＳＡ８、及び、メモリアレイＭＡＹが図示されている。
【００４７】
図３には、バンクの中央に集中的に位置付けられたサブアンプ領域１５と、当該サブアンプ領域１５の上部に配置された８つのメモリマットＭＭを４つずつ含むメモリアレイＭＡＹ１、ＭＡＹ２と、下部に配置された８つのメモリマットＭＭを４つずつ含むメモリアレイＭＡＹ３、ＭＡＹ４とが示されている。更に、各メモリアレイＭＡＹ１〜４の両側には、それぞれセンスアンプセットＳＡ１、ＳＡ５：ＳＡ２、ＳＡ６：ＳＡ３、ＳＡ７：ＳＡ４、ＳＡ８が配置されている。
【００４８】
各センスアンプセットには、それぞれ４つのメモリマットＭＭに対応した２５６×４個のセンスアンプが設けられている。図２（ｂ）と同様に、列選択線ＹＳ０、ＹＳ５１２、ＹＳ１０２４、ＹＳ１５３６が活性化されるものとする。この場合、列選択線ＹＳが１本選択されると、各メモリアレイＭＡＹにおける４つのメモリマットマットＭＭのビット線ペアが活性化され、各メモリアレイＭＡＹの両側に配置されたセンスアンプセット、例えば、ＳＡ１とＳＡ５とがローカル入出力線ＬＩＯに接続される。即ち、列選択線Ｙ０が選択されている場合、センスアンプセットＳＡ１の２つのセンスアンブと、ＳＡ５の２つのセンスアンプがローカル入出力線ＬＩＯに接続され、４つのセンスアンプを通してメモリセルとＬＩＯとの間で、データの入出力が行われる。
【００４９】
図２（ｂ）に示された列選択線ＹＳ０、５１２、１０２４、１５３６によって選択された上下合わせて１６のメモリマットに対して、２つのサブアンプ回路部２０ａ及び２０ｂが設けられ、このサブアンプ回路部２０ａ及び２０ｂは、図３に示すように、選択された列選択線ＹＳに対応すると共に、ワード線ＷＬの両側にそれぞれ位置する４つのセンスアンプセットＳＡ１〜４：ＳＡ５〜８にローカル入出力線対ＬＩＯを介して接続される。換言すれば、列選択線ＹＳ及びワード線ＷＬが選択されると、ワード線ＷＬに対応するメモリアレイＭＡＹの両側に設けられた８つのセンスアンプセットＳＡ１〜８が選択され、サブアンプ回路部２０ａ及び２０ｂに接続される（図３）。
【００５０】
図２（ｂ）に示されているように、サブアンプ領域１５のサブアンプ回路部２０ａ、２０ｂはサブアンプ起動信号発生回路２１に接続され、当該サブアンプ起動信号発生回路２１によって発生されるサブアンプ起動信号ＳＡＥによって制御される。
【００５１】
図３をも参照すると、ワード線ＷＬ及びＹＳ線が選択されると、前述したようにそれぞれ４つのメモリアレイＭＡＹ１〜４がそれぞれ活性化される。続いて、これらメモリアレイＭＡＹの左右両側（ここでは、左側をＡ側と呼び、右側をＢ側と呼ぶ）に配置された８つのセンスアンプセットＳＡ１〜８が選択される。この結果、これらセンスアンプセットＳＡ１〜４及びセンスアンプセットＳＡ５〜８は、互いに異なるサブアンプ回路部２０ａ及び２０ｂにそれぞれ接続される。このうち、ワード線ＷＬの左上部（Ａ側上部）に配置された２つのセンスアンプセットＳＡ１及び２は、それぞれサブアンプ回路部２０ａの２つのサブアンプ２５１及び２５２；２５３及び２５４に接続されている。このことは、センスアンプセットＳＡ１は、２つのサブアンプ２５１、２５２に対して２ビットづつ入出力し、他方、センスアンプセットＳＡ２は、２つのサブアンプ２５３、２５４に対して２ビットづつ入出力できることを示している（ここでは、図の上側に配置されたサブアンプ２５１〜２５４を総称して第１群のサブアンプと呼ぶ）。
【００５２】
同様に、ワード線ＷＬの左側（Ａ側）、下部に位置付けられたセンスアンプセットＳＡ３はサブアンプ回路部２０ａのサブアンプ２５７及び２５８に接続され、他方、センスアンプセットＳＡ４はサブアンプ回路部２０ａのサブアンプ２５５、２５６に接続されている（ここでは、サブアンプ２５５〜２５８を第２群のサブアンプと呼ぶ）。
【００５３】
上記したサブアンプ２５１〜２５８はサブアンプ起動信号ＳＡＥに応答して動作するサブアンプ制御回路２７ａに接続されている。この例では、サブアンプ起動信号ＳＡＥとして、Ｙアドレス信号の第１２ビット（Ｙ１２バー）がサブアンプ制御回路２７ａに与えられている。
【００５４】
更に、列選択線ＹＳ及びワード線ＷＬが選択されると、選択されたメモリアレイＭＡＹの右側（Ｂ側）に位置するセンスアンプセットＳＡ５〜８も活性化され、この結果、センスアンプセットＳＡ５及びＳＡ６は、それぞれサブアンプ２６１、２６２：２６３、２６４（即ち、第１群のサブアンプ）に接続され、同様に、センスアンプ部ＳＡ７及びＳＡ８は、それぞれサブアンプ２６７、２６８：２６５、２６６（即ち、第２群のサブアンプ）に接続される。これらサブアンプ２６１〜２６８はサブアンプ起動信号ＳＡＥ（Ｙ１２トルー）に応答して動作するサブアンプ制御回路２７ｂによって制御されている。
【００５５】
このように、図示された実施形態に係るサブアンプ回路部２０ａ、２０ｂは、センスアンプ列毎に８個のサブアンプ２５１〜２５８（又は２６１〜２６８）と、これらサブアンプを制御する１個のサブアンプ制御回路２７ａ（又は２７ｂ）を一単位とした構成になっている。この場合、サブアンプの活性化はサブアンプ起動信号ＳＡＥによって制御され、当該サブアンプ起動信号ＳＡＥは、前述したように、×４構成時に割り付けられるＹアドレス信号、即ち、カラムアドレスのＹ１２から作られる。
【００５６】
動作を説明すると、×８／×４構成に関係なく、列選択線ＹＳが常に４本同時に活性化される。×８構成では、上述したように、サブアンプ起動信号ＳＡＥとしてのＹ１２がハイレベルに維持される。このため、図３に示されたメモリアレイＭＡＹ１〜４の両側に設けられた２つのサブアンプ制御回路２７ａ及び２７ｂは共に８つのサブアンプ２５１〜２５８；２６１〜２６８を動作状態にし、サブアンプ２５１〜２５８並びに２６１〜２６８はそれぞれデータの送受可能な状態になる。
【００５７】
一方、×４構成では、活性化されたメモリマットＭＭの両側のセンスアンプ部ＳＡ１〜８と、サプアンプ回路部２０ａ、２０ｂとの間で期待値データの送受が可能になることは×８構成の場合と同様である。しかし、サブアンプ回路部２０ａ、２０ｂのサブアンプ制御回路２７ａ、２７ｂはサブアンプ起動信号ＳＡＥにより制御されており、図示された例では、サブアンプ制御回路２７ａ、２７ｂのうち、いずれか一方だけが、サブアンプを動作可能な状態にする。即ち、サブアンプ制御回路２７ａ又は２７ｂは、Ａ側又はＢ側の片側づつのサブアンプ回路部２０ａ又は２０ｂを独立して制御する。
【００５８】
具体的に説明すると、サブアンプ制御回路２７ａ及び２７ｂには、サブアンプ起動信号ＳＡＥとして、Ｙアドレス信号の第１２ビット（Ｙ１２バー（／Ｙ１２）及びＹ１２トルー）がそれぞれ与えられている。即ち、サブアンプ制御回路２７ａは、／Ｙ１２がローレベルの時、不動作状態となり、／Ｙ１２がハイレベルの時、動作状態となる。他方、サブアンプ制御回路２７ｂは、Ｙ１２がハイレベル及びローレベルの時、それぞれ動作状態及び不動作状態になる。この例では、サブアンプ制御回路２７ａにハイレベルの／Ｙ１２が与えられ、サブアンプ制御回路２７ｂの対して、ローレベルのＹ１２が与えられたものとする。
【００５９】
この場合、図３に斜線で示すように、Ｂ側のサブアンプ制御回路２７ｂに接続されたサブアンプ２６１〜２６８は不活性状態になり、Ａ側のサブアンプ制御回路２７ａ及び当該サブアンプ制御回路２７ａによって制御されるサブアンプ２５１〜２５８だけが活性化された状態になる。したがって、Ａ側のサブアンプ２５１〜２５８がそれぞれ８本のメイン入出力線ＭＩＯに接続され、８ビットのデータがクロックの前縁に同期してメイン入出力線ＭＩＯに接続されたメインアンプＭＡとの間で、送受可能になる。結果的に、図１に示された出力回路１８のバッファには、１６ビットのデータが保持され、所定の入出力端子ＤＱを通してデータの転送が行われる。
【００６０】
図４に示された動作波形を参照して、上記した動作をより具体的に説明する。ワード線ＷＬがハイレベルになることによって、当該ワード線ＷＬに対応した１６個のメモリマットＭＭのメモリセルが活性化されると、活性化されたメモリセルのデータがビット線対（Ｔ／Ｂ）上に送出され、対応するセンスアンプセットＳＡ１〜ＳＡ８内のセンスアンプにより増幅される。この状態で、列選択線ＹＳが選択されると、選択されたセンスアンプＳＡ１〜ＳＡ８から、データがローカル入出力線ＬＩＯ上に出力される。これらデータはサブアンプ２５１〜２５８：２６１〜２６８で増幅され、メインアンプＭＡへ出力される。
【００６１】
×８構成の状態では、サブアンプ起動信号ＳＡＥであるＹ１２がハイレベルにセットされているから、Ａ側及びＢ側双方のサブアンプ２５１〜２５８：２６１〜２６８が活性化され、結果的に、１６ビットのデータがメインアンプＭＡにメイン入出力線ＭＩＯを介して出力される。
【００６２】
一方、図４に示すように、×４構成時、Ａ側のサブアンプ回路部２０ａが選択される場合、サブアンプ制御回路２７ａには、ＹＳ線の選択信号と同期して、サブアンプ起動信号ＳＡＥとして、ハイレベルの／Ｙ１２が与えられ、他方、Ｂ側のサブアンプ制御回路２７ｂには、ローレベルのＹ１２がサブアンプ起動信号ＳＡＥとして与えられている。このため、Ａ側のサブアンプ２５１〜２５８だけが活性化され、Ｂ側のサブアンプ２６１〜２６８は非活性の状態のままで停止した状態となる。結果的に、Ａ側のサブアンプ２５１〜２５８からのみ、期待値データが送受される。
【００６３】
図５（ａ）及び（ｂ）を参照して、バンク０〜３におけるメモリ領域と、入出力ピンＤＱ０〜７と割付関係を説明する。図５（ａ）には×８構成におけるＤＱピンの割付関係が示されている。バンク０を例に取ると、サブアンプ領域１５及び列デコーダ領域（ＹＤＥＣ）１１を中心として上下左右に４分割されると共に、４分割されたメモリ領域はそれぞれ２つのメモリアレイに分けられている。更に、サブアンプ領域１５の上部にあるメモリアレイには、左上端から反時計回りにＤＱ４、ＤＱ３、ＤＱ１、及び、ＤＱ６の入出力ピンが割り付けられており、他方、サブアンプ領域１５の下部にあるメモリアレイには、同様に反時計回りに、ＤＱ５、ＤＱ２、ＤＱ０、及び、ＤＱ７の入出力ピンが割り付けられていることが判る。このことは、各メモリアレイから読み出された４ビットのデータが、対応する入出力ピンに出力され、他方、各入出力ピンからの４ビットデータは対応するメモリアレイに記憶されることを意味している。上記したメモリアレイと入出力ピンとの割付関係は、他のバンク１、２、３においても同様である。このように、メモリアレイと入出力ピンとの割付関係は、一対一に定められている。
【００６４】
図５（ｂ）には、×４構成におけるメモリアレイと入出力ピンとの割付関係が示されている。図からも明らかなように、×４構成では、各バンク０、１、２、３はサブアンプ領域１５及びＹＤＥＣ１１を中心として４分割され、左上部から反時計回りにＤＱ３、ＤＱ２、ＤＱ０、ＤＱ１の入出力ピンがそれぞれ割付られている。したがって、×４構成では、ＤＱ４〜ＤＱ７は使用されず、この場合にも、メモリ領域と入出力ピンＤＱ０〜３との割付関係は一対一に定められていることが判る。
【００６５】
図５（ａ）及び（ｂ）に示したメモリ領域と入出力ピンとの割付関係を考慮して、×８構成及び×４構成における割付関係をより詳細に説明する。図６（ａ）に示すように、以下では、バンク０の左上部（即ち、サブブロック０の上半分）のメモリ領域を例に取って説明する。
【００６６】
図５（ａ）及び（ｂ）からも明らかな通り、図６（ａ）、（ｂ）に示された部分には、×８構成において、入出力ピンＤＱ４及びＤＱ３が割り付けられており、他方、×４構成において、入出力ピンＤＱ３が割り付けられている。即ち、×８構成では、バンク０の左上部のメモリ領域からのデータは入出力ピンＤＱ４及び３との間でデータの送受が行われ、×４構成では、バンク０の左上部のメモリ領域と入出力端子ＤＱ３との間で、データの送受が行われる。
【００６７】
図６（ｂ）には、バンク０の左上部のメモリアレイＭＡＹ１及び２が、サブアンプ回路部２０ａ、２０ｂ、及び、センスアンプセットＳＡ１、ＳＡ２、ＳＡ５、ＳＡ６、及び、サブアンプ制御回路２７ａ、２７ｂと共に示されている。
【００６８】
ここで、図６（ｂ）に示されたメイン入出力線ＭＩＯ０〜７は、それぞれメインアンプＭＡ０〜７に接続されており、ＭＩＯ０〜３及びＭＩＯ４〜７が一単位のＤＱ（この例では、ＤＱ３及びＤＱ４）にそれぞれ接続される構成が採用されている。また、ＭＩＯ０〜７は、ローカル入出力線ＬＩＯ０〜７に一対一に対応付けられている。
【００６９】
具体的に説明すると、図６（ｂ）に示されたＡ側のサブアンプ２５１〜２５４及びＢ側のサブアンプ２６１〜２６４は、メイン入出力線ＭＩＯ０〜７を介してそれぞれ８つのメインアンプＭＡ０〜７に接続されている。尚、図６（ｂ）の下側半分のサブアンプ２５５〜２５８、２６５〜２６８のレイアウトも、上側のサブアンプと同様であるので、ここでは説明を省略する。
【００７０】
図示された例では、Ａ側のサブアンプ２５１及び２５２はそれぞれＭＩＯ４及び５に接続され、Ａ側のサブアンプ２５３及び２５４はそれぞれＭＩＯ０及び１に接続されている。一方、Ｂ側のサブアンプ２６１及び２６２はそれぞれＭＩＯ６及び７に接続され、サブアンプ２６３及び２６４はＭＩＯ２及び３にそれぞれ接続されている。
【００７１】
上記したＭＩＯ０〜７に対応したメインアンプＭＡ０〜７は、Ｙアドレス信号のＹ０及びＹ１によって切り換えられる。また、図６（ｂ）に示されたサブアンプ制御回路２７ａ及び２７ｂには、×４構成において、／Ｙ１２及びＹ１２がそれぞれサブアンプ起動信号ＳＡＥとして与えられる。このことから、メインアンプＭＡ０〜７は、×４構成でＹ０、Ｙ１、Ｙ１２の３ビットによって選択されることが判る。
【００７２】
まず、×８構成の動作を説明すると、ワード線ＷＬが選択された状態で、１本の列選択線ＹＳ０が選択される。このとき、各センスアンプセットＳＡ１及びＳＡ５では、それぞれ２つのセンスアンプＳＡ（０）及びＳＡ（１）が選択され、メモリアレイＭＡＹ１の４本のビットペア線（Ｔ／Ｂ）０、１、２、３と、ローカル入出力線ＬＩＯ４、５、６、７とが接続される。
【００７３】
列選択線ＹＳ０の選択と同時に、列選択線ＹＳ５１２も選択されるから、各センスアンプセットＳＡ２、ＳＡ６では、それぞれ２つのセンスアンプＳＡ（０）、ＳＡ（１）が選択され、結果として、メモリアレイＭＡＹ２における４本のビットペア線（Ｔ／Ｂ）０、１、２、３とＬＩＯ０、１、２、３とが、各センスアンプセットＳＡ２、ＳＡ６内の２つのセンスアンプＳＡ（０）、ＳＡ（１）を介して接続された状態になる。
【００７４】
同一センスアンプセット、例えば、ＳＡ１の互いに隣り合うビットペア線０、１は、図７に示すように、列アドレスビットＹ１によって識別することができる。他方、当該センスアンプセットＳＡ１と同一のメモリアレイＭＡＹ１に接続され、センスアンプセットＳＡ１と対をなすセンスアンプセットＳＡ５のビットペア線２、３とは列アドレスビットＹ０によって識別できる。同様に、メモリアレイＭＡＹ２におけるビットペア線０、１、２、３もＹ１、Ｙ０によって識別できる。
【００７５】
×８構成においては、選択されたワード線ＷＬの両側に位置付けられたサブアンプ回路部２０ａ、２０ｂの８つのサブアンプ２５１〜２５４、２６１〜２６４が全て動作状態にあるから、ＬＩＯ０〜７はＭＩＯ０〜７に接続された状態にあり、何等、問題は生じない。
【００７６】
一方、×４構成では、Ｙ１２及び／Ｙ１２によって、例えば、サブアンプ回路部２０ａが選択されると、ＬＩＯ４、５、０、１がＭＩＯ４、５、０、１に接続され、他方、サブアンプ回路部２０ｂが選択されると、ＬＩＯ６、７、２、３がＭＩＯ６、７、２、３に接続される。選択されたＭＩＯからのデータは、×４構成で、４ビットのバッファを備えた入出力端子ＤＱ３に、Ｙ１、Ｙ０によって、個別のアドレス位置に格納される必要がある。
【００７７】
しかしながら、例えば、ＭＩＯ４、５及びＭＩＯ０、１をＹ１、Ｙ０によって区別するためには、Ｙ０、Ｙ１の状態を変化させなければ区別できない。このことは、ＭＩＯ２、３、６、７をＹ０、Ｙ１によって区別する場合も同様である。即ち、Ｙ１、Ｙ０が同じ状態を取ったのでは、ＭＩＯ４、５、０、１の組、或いは、ＭＩＯ４、５及びＭＩＯ２、３、６、７の組をＤＱ３における４つの個別のアドレス位置に格納できず、アドレスの二重割り当てが生じてしまう。
【００７８】
このことを更に具体的に図７を参照して説明する。ＭＩＯ０〜７には、メインアンプＭＡ０〜７がそれぞれ接続されている場合が示されている。まず、×８構成では、入出力ピンＤＱ３及びＤＱ４には、それぞれＭＩＯ０〜３及びＭＩＯ４〜７が接続され、他方、×４構成では、ＤＱ３に、ＭＩＯ０、１、４、５の組、或いは、ＭＩＯ２、３、６、７の組が接続される。
【００７９】
同一のセンスアンプセットからの隣接したビットペア線に対応したＭＩＯ４、５：０、１：６、７：２、３は、図からも明らかな通り、／Ｙ１及びＹ１によって識別できる。また、同一メモリアレイＭＡＹ１又は２におけるメモリアレイ両側のセンスアンプセットＳＡ１とＳＡ５：ＳＡ２とＳＡ６とは、／Ｙ０及びＹ０によって識別できる。
【００８０】
しかし、×４構成において、／Ｙ１２及びＹ１２によって、ＭＩＯ０、１、４、５の組、或いは、ＭＩＯ２、３、６、７の組をサブアンブ制御回路２７ａ又は２７ｂの制御の下に選択する場合には、Ｙ０とＹ１２とが同一の状態を取ったのでは、前述したように、いずれか一方の組を選択することはできないと言う不都合が生じる。
【００８１】
このことを考慮して、図７では、ＭＩＯ４、５に対して、Ｙ０（トルー）を割り当てると共に、ＭＩＯ６、７に対して、／Ｙ０を割り当てる。この結果、ＭＩＯ０、１、４、５の組は、／Ｙ１及びＹ１  と、ＭＩＯ０、１側に割り当てられた／Ｙ０、ＭＩＯ４、５側に割り当てられたＹ０との組み合わせによって区別できる。他方、ＭＩＯ２、３、６、７の組は、／Ｙ１及びＹ１と、ＭＩＯ２、３側に割り当てられたＹ０、ＭＩＯ６、７側に割り当てられた／Ｙ０との組み合わせによって区別できる。したがって、×４構成において、図６（ｂ）の各サブアンプ回路部２７ａ、２７ｂの４個のサブアンプが所定のＤＱ３の４ビット端子と接続される。
【００８２】
図７を更に詳細に説明すると、×４構成において、／Ｙ１２が論理”１”レベルのとき、ＭＩＯ０、１、４、５に接続されたＡ側のサブアンプ２５３、２５４、２５１、２５２がサブアンプ制御回路２７ａによって動作状態になることが判る。このことは、図６（ａ）のＡ側のサブアンプ回路部２０ａが／Ｙ１２によって選択されることを意味している。他方、同様に×４構成において、Ｙ１２が論理”１”レベルになると、サブアンプ制御回路２７ｂによって、Ｂ側のサブアンプ２６３、２６４、２６１、及び、２６２がＭＩＯ２、３、６、７とそれぞれ接続される。
【００８３】
次に、Ａ側のサブアンプ２５１〜２５４にＭＩＯ０、１、４、５が接続される場合、即ち、／Ｙ１２が論理”１”の場合について説明すると、／Ｙ０及び／Ｙ１が論理”１”のとき、ＭＩＯ０、／Ｙ０及びＹ１がそれぞれ論理”１”のとき、ＭＩＯ１が選択される。また、Ｙ０及び／Ｙ１が論理”１”の場合、ＭＩＯ４、Ｙ０及びＹ１が論理”１”の場合、ＭＩＯ５が選択される。
【００８４】
同様に、Ｂ側のサブアンプ２６１〜２６４とＭＩＯ２、３、６、７との接続関係（即ち、Ｙ１２＝１のときにおける接続関係）について説明すると、Ｙ０及び／Ｙ１が論理”１”のとき、ＭＩＯ２、Ｙ０及びＹ１が論理”１”のとき、ＭＩＯ３がそれぞれ選択され、／Ｙ０及び／Ｙ１が論理”１”のとき、ＭＩＯ６、／Ｙ０及びＹ１が論理”１”のとき、ＭＩＯ７がそれぞれ選択される。
【００８５】
図７に示されたＹアドレス割付を利用した図６（ｂ）の半導体メモリ装置は、各メモリアレイＭＡＹ１、ＭＡＹ２、センスアンプセットを同一のレイアウトによって構成できる。
【００８６】
しかしながら、上記したようにＹ０、Ｙ１アドレスを割り当てることは、各メモリアレイＭＡＹ１、２中のメモリマットＭＭを選択するためのＹ０、Ｙ１アドレスが各メモリマット毎に異なっていることを意味している。このことは、半導体メモリ装置を利用する上では何等問題を生じないが、×８構成でメモリマット内を評価する場合、スキャンする方向が各メモリマット毎に変化してしまい、評価が時間を要することも考えられる。
【００８７】
図８（ａ）及び（ｂ）を参照して、本発明の他の実施形態に係る半導体メモリ装置を説明する。図示された半導体メモリ装置は、サブアンプ回路部２０ａに第１及び第２のサブアンプ制御回路２７ａ1、２７ａ２を設け、更にサブアンプ回路部２０ｂに第１及び第２のサブアンプ制御回路２７ｂ１、２７ｂ２を設けた点で、図６（ｂ）に示されたサブアンプ制御回路２０ａ、２０ｂと異なっている。図８（ａ）からも明らかな通り、バンク０の左上部のメモリ領域が示されている。また、図６（ｂ）と同様に、図３に示された下半分のサブアンプ２５５〜２５８、２６５〜２６８は説明を簡略化するために省略されている。
【００８８】
サブアンプ回路部２０ａの第２のサブアンプ制御回路２７ａ２は、斜線で示されているように、メモリアレイＭＡＹ２のＡ側に設けられたセンスアンプセットＳＡ２と、サブアンプ２５３、２５４との間の入出力を制御する。この例では、第２のサブアンプ制御回路２７ａ２には、Ｙ１２がサブアンプ起動信号として与えられており、ＬＩＯ０、１とＭＩＯ０、１とをサブアンプ２５３、２５４を介して選択的に接続する。
【００８９】
他方、サブアンプ回路部２０ａの第１のサブアンプ制御回路２７ａ１は、メモリアレイＭＡＹ１のＡ側に設けられたセンスアンプセットＳＡ１とサブアンプ２５１、２５２との間の入出力を制御する。ここでは、第１のサブアンプ制御回路２７ａ１には、サブアンプ起動信号として／Ｙ１２が与えられ、Ａ側のサブアンプ回路部２０ａのサブアンプ２５１及び２５２を介して、ＬＩＯ４及び５と、ＭＩＯ４及び５とをそれぞれ選択的に接続制御する。
【００９０】
更に、サブアンプ回路部２０ｂの第２のサブアンプ制御回路２７ｂ２は、メモリアレイＭＡＹ２のＢ側に設けられたセンスアンプセットＳＡ６と、サブアンプ２６３及び２６４との間の入出力を制御する。サブアンプ回路部２０ｂにおける第２のサブアンプ制御回路２７ｂ２には、サブアンプ起動信号として、Ｙ１２が与えられ、メモリアレイＭＡＹ２のＢ側のサブアンプブロックＳＡ６からのＬＩＯ２、３とＭＩＯ２、３とを選択的に接続する制御を行う。また、サブアンプ回路部２０ｂの第１のサブアンプ制御回路２７ｂ１は、メモリアレイＭＡＹ１のＢ側に設けられたセンスアンプセットＳＡ５と、サブアンプ２６１、２６２との間の入出力を制御する。この第１のサブアンプ制御回路２７ｂ１には、サブアンプ起動信号として／Ｙ１２が与えられ、メモリアレイＭＡＹ１のＢ側に設けられたサブアンプブロックＳＡ５からのＬＩＯ６、７とＭＩＯ６、７とを選択的に接続制御する。
【００９１】
このことからも明らかな通り、Ａ側及びＢ側の第１のサブアンプ制御回路２７ａ１及び２７ｂ１は、サブアンプ起動信号／Ｙ１２によって同時に動作状態になり、同様に、第２のサブアンプ制御回路２７ａ２、２７ｂ２もサブアンプ起動信号Ｙ１２によって同時に動作状態となる。この結果、各メモリアレイＭＡＹ１の両側に設けられたセンスアンプセットのセンスアンプからのデータが、両側のサブアンプに与えられ、ＭＩＯに出力される。
【００９２】
この構成では、各メモリアレイＭＡＹ１、２に含まれるメモリマットＭＭ、各センスアンプセットＳＡ１、２、５、６は同じ構成を有し、更に、ビットペア線とＬＩＯとの接続関係は、全て同じである。
【００９３】
上記したことからも明らかな通り、図示された実施形態は、×４構成時には、図８の上下に配置されたメモリアレイＭＡＹ１及び２を選択的に切り替え、ＤＱ３の所定アドレス位置に各メモリアレイからのデータを導いていることが分かる。
【００９４】
この構成を採用した場合、×４構成時には、Ａ及びＢ側にそれぞれ２つずつ設けられた第１及び第２のサブアンプ制御回路２７ａ１、２７ａ２、２７ｂ１、２７ｂ２により不必要なサブアンプを選択的に非活性状態にすることができる。このように、サブアンプ制御回路を各サブアンプ回路部に２つづつ設けることにより、各メモリアレイＭＡＹ中におけるメモリマットＭＭのアドレスの割付を図６のように、変更することなく、同一にする構成をことができる。
【００９５】
このことを図９をも参照して、更に具体的に説明する。まず、×８構成の際には、ＤＱ３にＭＩＯ０〜３が接続され、ＤＱ４にＭＩＯ４〜７が接続される。一方、×４構成では、論理”１”レベルのＹ１２がサブアンプ起動信号として与えられると、サブアンプ回路部２０ａ、２０ｂ内の第２のサブアンプ制御回路２７ａ２、２７ｂ２が動作状態になり、それぞれメモリアレイＭＡＹ２のセンスアンプセットＳＡ２、ＳＡ６に接続されたサブアンプ２５３、２５４：２６３、２６４を活性化する。換言すれば、サブアンプ起動信号（Ｙ１２）によって、メモリアレイＭＡＹ２が選択される。この状態では、メモリアレイＭＡＹ１に接続されたサブアンプ２５１、２５２、２６１、２６２は非活性状態に置かれている。
【００９６】
この結果、図９にハッチングで示すように、ＬＩＯ０〜３とＭＩＯ０〜３とがサブアンプ２５３、２５４、２６３、２６４を介して接続され、更に、メインアンプＭＡ０〜３が接続される。メインアンプＭＡ０〜３に対応したＤＱ３のデータは、図９に示されているように、／Ｙ１、Ｙ１、／Ｙ０、Ｙ０アドレスによって識別され、所定のＤＱのアドレス位置に保持される。
【００９７】
他方、×４構成で、論理”１”レベルの／Ｙ１２がサブアンプ起動信号として、第１のサブアンプ制御回路２７ａ１及びｂ１に与えられ、起動されると、メモリアレイＭＡＹ１両側のセンスアンプセットＳＡ１、ＳＡ５に接続されたサブアンプ２５１、２５２、２６１、２６２だけが活性化され、残りのサブアンプは非活性状態に保たれる。この結果、ＬＩＯ４、５とＭＩＯ４、５とが接続されると共に、ＬＩＯ６、７とＭＩＯ６、７とが接続される。
【００９８】
この状態は、図９に示すように、／Ｙ１２によってメモリアレイＭＡＹ１の両側のセンスアンプセットＳＡ１、ＳＡ５を選択したことと等価であり、結果的に、ＬＩＯ４〜７はＭＩＯ４〜７を介してそれぞれＤＱ３に対応したメインアンプＭＡ４〜７に接続される。ＭＩＯ４〜７を介して出力されるデータは、前述したように、／Ｙ１、Ｙ１、／Ｙ０、Ｙ０を使用してＤＱ３の所定のアドレス位置に保持されることができる。
【００９９】
このように、この実施形態では、Ｍ０、１、２、３の組をＹ１２で選択し、Ｍ４、５、６、７の組を／Ｙ１２で選択することができる。換言すれば、メモリアレイＭＡＹ１、２がＹ１２によって切り替えられている。更に、この構成においては、Ｙ１、Ｙ０のアドレスの割付を各センスアンプセットに含まれているメモリマットＭＭ毎に変更する必要がない。したがって、×８構成時に、Ｙアドレスをスキャンしてメモリマットを評価する場合、アドレススキャンの順番を変更する必要は無いと言う利点がある。
【０１００】
図８（ｂ）に示された実施形態では、各メモリアレイ毎にＹアドレスの順番を変更することなくアドレススキャンを行うことができるが、各サブアンプ回路部２０ａ、２０ｂに、２つのサブアンプ制御回路２７ａ１、２７ａ２：２７ｂ１、２７ｂ２を設ける必要があるため、面積が若干増加してしまう。
【０１０１】
図８に示された例に比較して面積の増加を防止できる半導体メモリ装置を構成することも可能である。例えば、メモリアレイ内におけるビットペア線とセンスアンプセットとの接続関係を隣接するメモリセル毎に変化させることにより、×４構成時に、メモリマットの片側のセンスアンプセットを選択し、メモリアレイにおけるアドレス割付を同一にすることもできる。
【０１０２】
図１０及び１１を参照して、図３及び図６（ｂ）に示された各サブアンプ回路部２０ａ、２０ｂの具体的な回路構成を説明する。図１０では、サブアンプ回路部２０ａとして使用されるものとして説明する。図３及び図６（ｂ）に示された対応する部分には、同一の参照符号が使用され、図３と同様に、バンク０の上側及び下側のサブアンプ２５１〜２５８が示され、各サブアンプ２５１〜２５８は、ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとの間に設けられている。尚、上側のサブアンプ２５１〜２５４と、下側のサブアンプ２５５〜２５８とは同様に動作するので、以下では、主に上側のサブアンプ２５１〜２５４に限って説明する。
【０１０３】
図示されたサブアンプ回路部２０ａには、サブアンプ起動信号発生回路２１からサブアンプ起動信号ＳＡＥとして、ライト起動信号ＤＩＯＷＥＴ、リード起動信号ＤＩＯＲＥＴが供給されると共に、Ｉ／Ｏ線イコライズ信号ＤＩＯＥＱＢ及びビット線イコライズ信号ＦＢＬＥＱＴも供給されている。更に、各サブアンプ２５１〜２５４は同様な回路構成を備えているから、ここでは、サブアンプ２５２を例に取り説明する。図示されているように、サブアンプ２５２は、ＬＩＯイコライズ回路４１、ライトバッファ回路４２、サブアンプ部４３、及び、ＭＩＯイコライズ回路４４とによって構成され、ＬＩＯＴ（５）、ＬＩＯＢ（５）と、ＭＩＯＴ（５）、ＭＩＯＢ（５）との間に接続されているものとする。この場合、ＬＩＯイコライズ回路４１はＬＩＯＴ（５）及びＬＩＯＢ（５）に接続され、メモリアレイの活性化時、ＶＣＬの電位にプリチャージされ、メモリアレイ非活性時、ＶＢＬＲにプリチャージされる。他方、ＭＩＯイコライズ回路４４はＭＩＯ（Ｔ）及び（Ｂ）に接続され、ＶＣＬにプリチャージされている。
【０１０４】
図１０及び図１１を参照して、図１０の回路の×４構成時における動作を説明する。図１１では、×４構成におけるＡ側及びＢ側のサブアンプ回路部２０ａ、２０ｂの読出時における動作波形が示されている。図１１からも明らかな通り、Ｂ側のサブアンプ回路部２０ｂはサブアンプ起動信号ＳＡＥとして与えられるＤＩＯＲＥＴがローレベル（Ｌ）に固定されている。即ち、Ｂ側のサブアンプ駆動信号であるＹ１２がローレベルに固定されているため、ＭＩＯ線（Ｔ／Ｂ）はハイレベル（Ｈ）に固定されている。
【０１０５】
先ず、図１１に示されているように、ＬＩＯ線（Ｔ／Ｂ）はＡ及びＢ側ともＶＢＬＲレベルにプリチャージされ、これによって、各メモリマットてが非活性状態の時におけるビットペア線のプリチャージレベルと同等に保持されている。
【０１０６】
この状態で、ロウアドレス選択コマンドＡＣＴＶが入力されると、活性化されたメモリマットＭＭのビット線イコライズ信号ＦＢＬＥＱＴがリセットされる。ロウアドレス選択コマンドＡＣＴＶの入力と共に、選択されたワード線がハイレベルになり、セット状態となる。選択されたワード線に接続されているメモリセルからデータがビットペア線（Ｔ／Ｂ）上に読み出される。このデータの読出は、Ａ側及びＢ側の双方で行われる。
【０１０７】
この時、ＬＩＯ線はビット線イコライズ信号ＦＢＬＥＱＴがリセットされているため、ＶＢＬＲレベルからＶＣＬレベルにブリチャージされ、読出コマンドＲＥＡＤを待つ。この状態で、読出コマンドＲＥＡＤが入力されると、選択されたＹＳ線に接続されたセンスアンプのビットペア線からＬＩＯ線に期待値データが読み出される。但し、ＹＳ線がセットされるのと同時に、Ｉ／Ｏイコライズ信号ＤＩＯＥＱＢがリセットされ、勝、サブアンプ起動信号ＤＩＯＲＥＴが同時にセットされる。即ち、ＹＳ線がセットされると同時に、ビットペア線のデータはＬＩＯ線に読み出され、サブアンプ４３で増幅された後、ＭＩＯ線も読み出される。その後、ＭＩＯ線に、ある程度、信号量が読み出された状態で、メインアンプを起動して出力回路のバッファに出力される。
【０１０８】
一方、ライト起動信号ＤＩＯＷＥＴがサブアンプ起動信号としてサブアンプ制御回路２７ａに与えられた場合、図１０に示されたサブアンプ部４３を経由することなく、直接、データはＭＩＯ線からライトバッファ回路４２に格納する動作が行われるが、この動作は本発明とは直接には関係がないので、ここでは、詳述しない。
【０１０９】
【発明の効果】
本発明によれば、サブアンプ領域をメモリアレイ、即ち、バンク中央に集中配置することで、バンクの上下に位置する複数のサブアンプによってサブアンプ制御回路を共通に使用することができ、サブアンプ制御回路に要するレイアウト面積を縮小できると言う効果がある。実際、サブアンプ領域のレイアウト面積を縮小することにより、チップの一辺を２８.８μｍだけ縮小できた。更に、×４構成時、本発明では、サブアンプ起動信号によって、読出不要のサブアンプ（×８構成時の半分）を停止状態にすることができるため、×８動作時と比較して×４動作時は消費電流を低減できる。結果として、×４構成時の消費電流を×８構成時に比較して、１３.３ｍＡだけ低減できた。
【０１１０】
また、本発明の実施形態では、サブアンプ制御回路を各サブアンプ回路部に２つ備えることにより、評価時におけるアドレススキャンを容易に行うことができる半導体メモリ装置が得られ、更に、メモリアレイのビットペア線とサブアンプブロックとの接続を行うレイアウトパターンを２種類備えることにより、サブアンプ制御回路の数を増加させることなく、各メモリアレイにおけるアドレスの割付を変更する必要のない半導体メモリ装置が得られる。
【図面の簡単な説明】
【図１】本発明に係る半導体メモリ装置の全体の概略構成を示すレイアウト図である。
【図２】（ａ）及び（ｂ）は、それぞれ図１に示された本発明に係る半導体メモリ装置の要部を拡大して示す図である。
【図３】図２（ｂ）に示された半導体メモリ装置におけるサブアンプ回路部を更に詳細に説明するためのブロック図である。
【図４】図３に示されたサブアンプ回路部の動作を説明するための波形図である。
【図５】（ａ）、（ｂ）は、本発明に係る×８構成及び×４構成におけるメモリ領域と入出力ピンとの割付関係を示す図である。
【図６】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体メモリ装置を説明するための図であり、（ａ）は対象となるメモリ領域の位置を示す図であり、（ｂ）はその構成を具体的に示すブロック図である。
【図７】×８構成と×４構成時におけるアドレスの割付関係を示す図である。
【図８】（ａ）は本発明の別の実施形態に係る半導体メモリ装置のメモリ領域の位置を示す図であり、及び（ｂ）はそのレイアウト構成を示すブロック図である。
【図９】図８（ｂ）に示されたレイアウト構成における×８構成及び×４構成におけるアドレスの割付関係を示す図である。
【図１０】図３及び図６（ｂ）に示されたサブアンプ回路部の具体的構成を示す回路図である。
【図１１】図１０に示された回路の動作を説明するための波形図である。
【符号の説明】
１１                                  列デコーダ
１５                                  サブアンプ領域
１８                                  出力回路
ＬＩＯ                                ローカル入出力線
ＭＩＯ                                メイン入出力線
ＧＩＯ                                グローバル入出力線
ＭＡ                                  メインアンプ
ＳＡ                                  センスアンプセット
ＭＭ                                  メモリマット
２０、２０ａ、２０ｂ                  サブアンプ回路部
２１                                  サブアンプ起動信号発生部
２５１〜２５８、２６１〜２６８        サブアンプ
２７ａ、２７ｂ、２７ａ１、２７ａ２、２７ｂ１、２７ｂ２  サブアンプ制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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