(57)【特許請求の範囲】
【請求項１】
被測定回路を含む被測定回路パスと、前記被測定回路パスより被測定回路をバイパスした構成のダミー回路パスと、制御電圧線の電位で遅延時間量が制御される電圧制御遅延線と、入力信号間の位相関係を出力する位相比較器と、出力線の充放電を制御するチャージポンプと、電位変化の高周波数成分を除去するとともに入力された電荷を保持するローパスフィルタと、前記電圧制御遅延線と同等の電圧制御遅延線で構成されたリング発振器を備え、
入力デジタル信号が前記被測定回路パスの入力端子Smiと、前記電圧制御遅延線を介して前記ダミー回路パスの入力端子Sdiに接続され、
前記被測定回路パスの出力端子Smoと前記ダミー回路パスの出力端子Sdoの出力が前記位相比較器に接続され、
前記位相比較器の充電信号出力と放電信号出力が前記チャージポンプに接続され、
前記チャージポンプの出力が前記ローパスフィルタを介して前記電圧制御遅延線の制御電圧線と前記リング発振器を構成する前記電圧制御遅延線と等価な電圧制御遅延線の制御電圧線に並列接続され、
前記電圧制御遅延線の遅延時間は制御電圧に対して単調減少であり、
前記位相比較器は前記被測定回路パスの出力端子Smoの遷移時刻tSmoと前記ダミー回路パスの出力端子Sdoの遷移時刻tSdoを比較して、tSdo＞tSmoのときには充電信号のみを活性化し、tSdo＜tSmoのときには放電信号のみを活性化し、tSdo＝tSmoのときには充電信号と放電信号を非活性とし、
前記チャージポンプは充電信号または放電信号が活性化されるとそれぞれ前記ローパスフィルタを構成する静電容量の充電または放電を行って前記電圧制御遅延線の制御電圧を制御し、前記リング発振器の出力周波数に基づいて前記被測定回路の遅延時間を測定するように構成されていることを特徴とする半導体集積回路。
【請求項２】
前記チャージポンプにサンプリング停止信号入力を備え、前記サンプリング停止信号が活性化されたときには前記チャージポンプの出力を強制的にフローティング状態にするように構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記位相比較器にサンプリング停止信号入力を備え、前記サンプリング停止信号が活性化されると充電信号と放電信号を強制的に非活性とするように構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
時刻tSmiに入力された信号が時刻tSmoに出力される被測定回路を含んだ被測定回路パスと、被測定回路パスから被測定回路をバイパスした構成を有して時刻tSdiに入力された信号が時刻tSdoに出力されるダミー回路パスとの遅延時間差により被測定回路の遅延時間を求める遅延時間測定方法において、
前記被測定回路パスの出力遷移時刻tSmoと、前記ダミー回路パスの出力遷移時刻tSdoとの時間差tsw=tSmo-tSdoを測定し、
前記時間差tswの値が測定誤差を下限として所定のしきい値ΔTpd以下になることを反復過程の終了条件として前記ダミー回路パスの入力時刻tSdiに時間差tswの値を累積しつつ、この時間差tswを測定する過程を反復し、
反復過程の終了後に得られた前記ダミー回路パスの入力時刻tSdiと前記被測定回路パスの入力時刻tSmiの差分を前記被測定回路の遅延時間とするように構成し、
前記ダミー回路パスの入力時刻tSdiに時間差tswの値を累積する際、0＜k≦1なる係数kを乗じた時間差tswを累積するように構成されていることを特徴とする遅延時間測定方法。
【請求項５】
前記の反復過程の終了条件として、反復前後の時間差tswの差分が所定のしきい値ΔTpd2以下になることを付加して構成されていることを特徴とする請求項４に記載の遅延時間測定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の内部回路の伝搬遅延時間を測定する遅延時間測定装置および半導体集積回路とその遅延時間測定方法に関するものである。
【０００２】
【従来の技術】
近年の半導体集積回路は微細化技術の進歩により高速化されてきているが、トランジスタと配線の加工ばらつきや配線間の容量結合の増加に起因したデジタル回路の伝搬遅延時間のばらつきが相対的に大きくなってきている。
【０００３】
このため微細化技術を利用し高速動作が可能な半導体集積回路を歩留まり良く製造するためには、デジタル回路の動作速度を律速する回路パスの遅延時間値と統計的なばらつきを、試作回路と製品レベルの双方で把握し、製造プロセスおよび設計を改善していくことが重要になってきている。
【０００４】
試作回路のレベルでは短遅延時間の回路パスを統計的に多数測定する必要があり、製品レベルでは製品にプロセス制御のための遅延時間モニター回路を組み込むことが要求されている。
【０００５】
従来、被測定回路パスの信号経路の一部である被測定回路の遅延時間測定には、被測定回路パスより被測定回路をバイパスした構成のダミー回路パスを設けて、被測定回路パスの遅延時間からダミー回路パスの遅延時間を差し引いて求めることが行われている。通常、被測定回路パスは入力回路、被測定回路、出力回路が順に直列接続された構造をとり、ダミー回路パスは入力回路、出力回路が直列接続された構造を備えている。
【０００６】
以下、図面を参照しながら、従来の遅延時間測定方法について説明する。図６は入力端子Smi、出力端子Smoを備えた被測定回路パスと入力端子Sdi、出力端子Sdoを備えたダミー回路パスの各端子の信号波形図である。
【０００７】
被測定回路パスの遅延時間Tmは、出力端子Smoの遷移時刻tSmoから入力端子Smiの入力時刻tSmiを差し引いた値Tm=tSmo-tSmiで求められる。また、ダミー回路パスの遅延時間Tdは、出力端子Sdoの遷移時刻tSdoより入力端子Sdiの入力時刻tSdiを差し引いた値Td=tSdo-tSdiで求められる。そして、被測定回路の遅延時間Tpdはこれらの遅延時間の差分としてTpd=Tm-Tdで算出される。
【０００８】
従来の遅延時間測定においては、入力端子Smi、入力端子Sdiの入力タイミングを揃えて与え（tSmi=tSdi）、出力の遷移時刻tSmoとtSdo間の時間差を測定することにより被測定回路の遅延時間Tpd(Tpd=Tm-Td=tSmo-tSdo)を求めたり、被測定回路パスとダミー回路パスを単独で動作させてTm,Tdを求める等していた。
【０００９】
【発明が解決しようとする課題】
しかしながら、微細化技術を利用した高速動作の半導体集積回路においては、被測定回路が高速となるために、被測定回路の遅延時間Tpdが被測定回路パスの遅延時間Tmおよびダミー回路パスの遅延時間Tdに対して十分に小さくなってきており、その結果として、遅延時間を差分する際に生じる測定誤差δmeasと被測定回路の遅延時間Tpdの比で定義されるTpdの相対誤差δmeas/Tpdが急激に悪化することが分かった。
【００１０】
測定誤差を含む被測定回路パスとダミー回路パスの遅延時間をそれぞれTm(meas)，Td(meas)とすると、
Tm(meas)= Tdum(vdd)+Tpd+δe1
Td(meas)= Tdum(vdd')+δe2
で与えられる。ここでTdum(vdd),Tdum(vdd')はそれぞれダミー回路パスの電源電圧vddおよびvdd'における遅延時間であり、δe1,δe2は出力波形の歪みによるタイミング測定の誤差、つまり出力波形振幅が所望の閾値に達する時刻を探索する時の誤差を示している。
【００１１】
測定誤差δmeasは、
δmeas=｛Tm(meas)-Td(meas)｝-｛Tm-Td｝
=｛Tdum(vdd)+Tpd+δe1｝-｛Tdum(vdd')+δe2｝-Tpd
=Tdum(vdd)-Tdum(vdd')+δe1-δe2                  （式１）
で定義される。
【００１２】
この式１は、タイミング測定誤差δmeasが、２回路パス間の微妙な電源電圧の違いによる誤差（Tdum(vdd)-Tdum(vdd') ）と、出力波形の形状の違いによる誤差（δe1-δe2）に起因することを示している。
【００１３】
一例として、0.25μｍCMOSプロセスで形成された1〜2[ns]のTpdの試作回路ではδmeas/Tpd=50〜90％程度と許容できない値となった。
【００１４】
本発明の目的は、被測定回路パスとダミー回路パスの遅延時間差で被測定回路の遅延時間(Tpd=Tm-Td)を求める回路構成に対して、被測定回路の遅延時間Tpdが被測定回路パスおよびダミー回路パスの遅延時間Tm，Tdに対して十分に小さくなっても、被測定回路の遅延時間Tpdを精度良く測定することが可能な遅延時間測定装置と半導体集積回路ならびに遅延時間測定方法を提供することである。
【００１５】
【課題を解決するための手段】
この〔課題を解決するための手段〕の項の説明においては、理解を容易にするため後述する実施の形態にかかわる図面で用いた符号を併記して記載することとする。冒頭の〔特許請求の範囲〕の項の記載についても同様の趣旨である。なお、この符号併記をもって本発明を限定的に解釈してはならない。
【００２４】
（３）つぎに、本発明の半導体集積回路は、被測定回路を含む被測定回路パスと、前記被測定回路パスより被測定回路をバイパスした構成のダミー回路パスと、制御電圧線の電位で遅延時間量が制御される電圧制御遅延線と、入力信号間の位相関係を出力する位相比較器と、出力線の充放電を制御するチャージポンプと、電位変化の高周波数成分を除去するとともに入力された電荷を保持するローパスフィルタと、前記電圧制御遅延線と同等の電圧制御遅延線で構成されたリング発振器を備え、
入力デジタル信号が前記被測定回路パスの入力端子Smiと、前記電圧制御遅延線を介して前記ダミー回路パスの入力端子Sdiに接続され、
前記被測定回路パスの出力端子Smoと前記ダミー回路パスの出力端子Sdoの出力が前記位相比較器に接続され、
前記位相比較器の充電信号出力と放電信号出力が前記チャージポンプに接続され、
前記チャージポンプの出力が前記ローパスフィルタを介して前記電圧制御遅延線の制御電圧線と前記リング発振器を構成する前記電圧制御遅延線と等価な電圧制御遅延線の制御電圧線に並列接続され、
前記電圧制御遅延線の遅延時間は制御電圧に対して単調減少であり、
前記位相比較器は前記被測定回路パスの出力端子Smoの遷移時刻tSmoと前記ダミー回路パスの出力端子Sdoの遷移時刻tSdoを比較して、tSdo＞tSmoのときには充電信号のみを活性化し、tSdo＜tSmoのときには放電信号のみを活性化し、tSdo＝tSmoのときには充電信号と放電信号を非活性とし、
前記チャージポンプは充電信号または放電信号が活性化されるとそれぞれ前記ローパスフィルタを構成する静電容量の充電または放電を行って前記電圧制御遅延線の制御電圧を制御し、前記リング発振器の出力周波数に基づいて前記被測定回路の遅延時間を測定するように構成されていることを特徴とする。
【００２５】
被測定回路パスおよびダミー回路パスに入力された入力デジタル信号はそれぞれ遷移時刻tSmo,tSdoで出力される。
【００２６】
出力タイミングの関係が、例えば、tSdo＞tSmoのときには、位相比較器は、ローパスフィルタに充電することにより、電圧制御遅延線の制御電圧線の電位を上昇させる。制御電圧が上昇するとダミー回路パスの入力に設けられた電圧制御遅延線の遅延量が減少し、ダミー回路パスに対する入力時刻tSdiがより早まるため、出力遷移時刻tSdoもより早まることとなって、tSdo＝tSmoとなる方向に回路の状態は変化する。また、逆に、tSdo＜tSmoのときには、位相比較器は、ローパスフィルタから放電を行うことにより、電圧制御遅延線の制御電圧線の電位を低下させる。制御電圧が低下するとダミー回路パスの入力に設けられた電圧制御遅延線の遅延量が増加し、ダミー回路パスに対する入力時刻tSdiがより遅れるため、出力遷移時刻tSdoもより遅れることとなって、tSdo＝tSmoとなる方向に回路の状態は変化する。以上の結果として、tSdo＝tSmoとなるようにフィードバックループは収束する。
【００２７】
tSdo＝tSmoに回路動作が安定したとき、チャージポンプの出力は高インピーダンス状態となり、制御電圧線の電圧は保持される。このとき、ダミー回路パスの入力に設けられた電圧制御遅延線の遅延時間が自動的に被測定回路の遅延時間値となる。
【００２８】
また、制御電圧線はリング発振器を構成する電圧制御遅延線に接続されているため、リング発振器の発振周波数は被測定回路の遅延時間の整数倍の周期で発振する。
【００２９】
発振周波数の測定は遅延時間測定に比べて容易であり、かつ単一の線をモニターするのみで測定可能であり、被測定回路素子の遅延時間を半導体素子外部から極めて容易に測定することができる。
【００３０】
（４）また、本発明の半導体集積回路は、上記の手段に加えて、前記チャージポンプにサンプリング停止信号入力を備え、前記サンプリング停止信号が活性化されたときには前記チャージポンプの出力を強制的にフローティング状態にするように構成されていることを特徴とする。
【００３１】
（５）また、本発明の半導体集積回路は、上記の手段に加えて、前記位相比較器にサンプリング停止信号入力を備え、前記サンプリング停止信号が活性化されると充電信号と放電信号を強制的に非活性とするように構成されていることを特徴とする。
【００３２】
入力デジタルクロックが常に入力されていても、被測定回路の所望の回路状態のときの遅延時間をサンプリング停止信号により選択的に測定することや、リング発振器の周波数読み出し時に電圧制御遅延線の遅延時間を一定値に保持することにより、周波数測定を安定して実行することができる。
【００３３】
（６）つぎに本発明の遅延時間測定方法は、時刻tSmiに入力された信号が時刻tSmoに出力される被測定回路を含んだ被測定回路パスと、被測定回路パスから被測定回路をバイパスした構成を有して時刻tSdiに入力された信号が時刻tSdoに出力されるダミー回路パスとの遅延時間差により被測定回路の遅延時間を求める遅延時間測定方法において、
前記被測定回路パスの出力遷移時刻tSmoと、前記ダミー回路パスの出力遷移時刻tSdoとの時間差tsw=tSmo-tSdoを測定し、
前記時間差tswの値が測定誤差を下限として所定のしきい値ΔTpd以下になることを反復過程の終了条件として前記ダミー回路パスの入力時刻tSdiに時間差tswの値を累積しつつ、この時間差tswを測定する過程を反復し、
反復過程の終了後に得られた前記ダミー回路パスの入力時刻tSdiと前記被測定回路パスの入力時刻tSmiの差分を前記被測定回路の遅延時間とするように構成し、
前記ダミー回路パスの入力時刻tSdiに時間差tswの値を累積する際、0＜k≦1なる係数kを乗じた時間差tswを累積するように構成されていることを特徴とする。
【００３４】
被測定回路パスの出力端子Smoとダミー回路パスの出力端子Sdoの出力波形の形状を一致させることができ、波形の歪みによる被測定回路の測定誤差δe1-δe2を十分小さく抑えることができる。
【００３５】
また、被測定回路パスとダミー回路パスの出力関連の動作が同時であり、電源ノイズを生成する出力動作期間が２つの回路パスで同時並列となり、２つの回路パス間の微妙な電源電圧の変動による測定誤差Tdum(vdd)-Tdum(vdd')を十分小さく抑えることができる。
【００３６】
さらに、被測定回路の内部信号の遷移中はダミー回路パスでノイズレベルの高い出力関連の動作を行わないため、被測定回路の電源電圧の変動も十分小さく抑えることができて、被測定回路の遅延時間の電源電圧依存性も高精度に測定することが可能となる。
【００３８】
また、tSdo＝tSmoの状態に徐々に近づくことができて、tSdo＞tSmoの状態とtSdo＜tSmoの状態との間での振動を抑制することができ。その結果として、反復過程の収束を短時間で完了し、高速に被測定回路の遅延時間を求めることができる。
【００３９】
（８）また、本発明の遅延時間測定方法は、上記の手段に加えて、前記の反復過程の終了条件として、反復前後の時間差tswの差分が所定のしきい値ΔTpd2以下になることを付加して構成されていることを特徴とする。
【００４０】
tSdo＝tSmoの状態とtSdo＞tSmoの状態との間で、あるいは、tSdo＝tSmoの状態とtSdo＜tSmoの状態との間で振動が生じている場合において、その反復過程の疑似的な収束を検出することができ、より正確な遅延時間を求めることができる。
【００４１】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。図１は本発明の参考例における遅延時間測定装置の構成図である。
【００４２】
図１において、遅延時間測定装置１は、半導体集積回路２、パルス発生手段３、可変遅延時間回路４、位相検出手段５で構成される。
【００４３】
また、半導体集積回路２は、入力端子Smi６と出力端子Smo１０との間で、入力回路７、被測定回路８、出力回路９が順に直列に接続された被測定回路パス１１と、入力端子Sdi１２と出力端子Sdo１５との間で、入力回路１３、出力回路１４が順に直列に接続されたダミー回路パス１６を備えている。ここで入力回路７と入力回路１３、出力回路９と出力回路１４はそれぞれ遅延時間が等価な回路である。
【００４４】
パルス発生手段３の出力は入力端子Smi６に入力され被測定回路パス１１に入力信号を供給するとともに、可変遅延時間回路４を経由して入力端子Sdi１２に入力されダミー回路パス１６に入力信号を供給する。
【００４５】
これらの入力信号は出力端子Smo１０、出力端子Sdo１５より位相検出手段５に入力される。位相検出手段５では入力された信号の位相が一致するように、遅延制御信号１７を可変遅延時間回路４にフィードバックし、可変遅延時間回路４の遅延時間を制御する。
【００４６】
図２はtSdo=tSmoとなりフィードバックループが収束した状態の遅延時間測定装置１の信号波形図である。図２には、半導体集積回路２の各端子Smi,Smo,Sdi,Sdoの波形が示されている。また、Sdi* は可変遅延時間回路４へ入力される波形を示す。
【００４７】
例えば、出力端子Sdo１５の遷移時刻tSdoが出力端子Smo１０の遷移時刻tSmoに対して早く遷移する場合、つまりtSmo＞tSdoであるとき、遅延制御信号１７は可変遅延時間回路４の遅延時間がtSmo-tSdoの値だけ増加するように制御する。逆に、tSmo＜tSdoの場合、可変遅延時間回路４の遅延時間はtSdo-tSmoの値だけ減少するように制御される。
【００４８】
このように遅延制御信号１７は、tSdo=tSmoとするためのフィードバックループを形成している。
【００４９】
遅延制御信号１７は、可変遅延時間回路４が電圧制御型の遅延回路で実現された場合は、アナログの制御電圧である。また、可変遅延時間回路４がデジタル値で制御されるデジタル遅延回路で実現された場合はデジタル信号線に対応する。
【００５０】
被測定回路パス１１の遅延時間はTm=tSmo-tSmiで与えられ、入力回路７と被測定回路８と出力回路９の遅延時間の和である。また、ダミー回路パス１６の遅延時間はTd=tSdo-tSdiで与えられ、入力回路１３と出力回路１４の遅延時間の和である。
【００５１】
被測定回路８の遅延時間Tpdは、Tpd=Tm-Tdで求められる。パルス発生手段３から可変遅延時間回路４への入力時刻tSdi*をtSmiに一致させているため遅延時間Tpdは可変遅延時間回路４の遅延時間と一致する。
【００５２】
各回路パスの出力は同時に遷移し、tSmo=tSdoであり、出力回路９と出力回路１４とは等価な回路であるため、出力端子の波形形状は一致し、式１の出力波形の歪みに起因する測定誤差の項δe1-δe2はキャンセルされて、０になる。
【００５３】
また、出力回路９，１４の動作時のスイッチングノイズは入力回路７，１３に比べて一般的に大きい。式１のTdum(vdd)-Tdum(vdd')の項は、出力回路９，１４の動作期間が図２に示すように正確に一致するため、電源電圧条件はTmとTdで同一と考えられ、Tdum(vdd)-Tdum(vdd')=Tdum(vdd)-Tdum(vdd)＝０となり、遅延時間の回路パス間の電源電圧のばらつきに起因するタイミングの変動はキャンセルされる。
【００５４】
さらに、出力波形の遷移時刻を揃えない場合は、被測定回路８の動作中にダミー回路パス１６の出力回路１４が動作し、被測定回路８の電源電圧を変動させる可能性があるが、図２の様に出力波形の遷移時刻を一致させることにより比較的ノイズの少ない入力回路１３の動作中に被測定回路８が動作することになり、被測定回路８の電源電圧の変動を最小限に抑制することができ、遅延時間の高精度な電源依存性を測定することが可能になる。
【００５５】
以上のように本実施例によれば、被測定回路パス１１とダミー回路パス１６の出力端子Smoと出力端子Sdoの遷移時刻を揃えるように入力信号を与えることに
より、被測定回路パスとダミー回路パスの差分で被測定回路の遅延時間を求める上で問題になっていた測定誤差を巧妙にキャンセルすることができて、高精度に被測定回路の遅延時間を測定することができる。
【００５６】
図３は本発明の第１の実施の形態における半導体集積回路の構成図である。図３において半導体集積回路３０は、電圧制御遅延線３１、被測定回路パス３２、ダミー回路パス３３、位相比較器３４、チャージポンプ３５、ローパスフィルタ３６およびリング発振器３７で構成されている。
【００５７】
半導体集積回路３０の内部信号である入力デジタル信号３８は入力回路３９、被測定回路４０、出力回路４１の順に直列接続された被測定回路パス３２の入力Smiに入力され、遅延時間Tm後に出力端子Smoよりバッファ４５を経由して半導体集積回路３０の内部信号である出力デジタル信号４６として出力され、また位相比較器３４に入力される。
【００５８】
また、入力デジタル信号３８は、制御電圧線４２の電圧で遅延時間が制御される電圧制御遅延線３１を経由して遅延時間tdlだけ遅延され、入力回路４３、出力回路４４の順に直列接続されたダミー回路パス３３の入力端子Sdiに入力され、遅延時間Td後に出力端子Sdoより出力バッファ４５と等価なバッファ４７に入力され、また位相比較器３４に入力される。
【００５９】
バッファ４７は、被測定回路パス３２の出力負荷とダミー回路パス３３の出力負荷を等価にするためのダミーのバッファである。
【００６０】
入力回路３９，４３どうし、および、出力回路４１，４４どうしはそれぞれ等価な回路である。また、入力回路３９と被測定回路４０間の接続と被測定回路４０と出力回路４１間の接続の電気長と入力回路４３と出力回路４４間の接続の電気長は等長に、また、各接続は、論理スレッショルド電圧と信号波形の遷移時間が等しくなるように設計されている。
【００６１】
位相比較器３４以降の信号の流れを説明する。位相比較器３４より充電信号４８、放電信号４９がチャージポンプ３５に接続され、チャージポンプ３５の出力はローパスフィルタ３６を経由して電圧制御遅延線３１の制御電圧線４２に入力される。
【００６２】
図４は電圧制御遅延線３１の特性図である。電圧制御遅延線３１の遅延時間tdlは制御電圧線４２の電圧Vcntに対して単調減少する特性を備えている。
【００６３】
一般的に電圧制御遅延線は、インバータや差動アンプ等の素子をチェーン状に接続した構成が用いられる。遅延時間の電圧制御の機構は、チェーンを構成する素子の出力負荷容量に電圧制御可能なPN接合容量を用いたり、素子の負荷回路に定電流源を用いて定電流値を電圧制御することにより実現される。
【００６４】
以下に位相比較器３４からチャージポンプ３５、ローパスフィルタ３６、制御電圧線４２、電圧制御遅延線３１で構成されるＤＬＬ回路５４の遅延ロックループについて説明する。
【００６５】
位相比較器３４は、出力端子Smoの遷移時刻tSmoと出力端子Sdoの遷移時刻tSdoとを比較して、tSdo＞tSmoのときには充電信号４８のみを活性化し、tSdo＜tSmoのときには放電信号４９のみを活性化し、tSdo＝tSmoのときには充電信号４８と放電信号４９の両方を非活性状態にする様に設計されている。
【００６６】
チャージポンプ３５は充電信号４８が活性化された場合、すなわちtSdo＞tSmoの場合には、ローパスフィルタ３６を構成する静電容量の充電を行い、制御電圧線４２の制御電圧Vcntを上昇させ、電圧制御遅延線３１の遅延時間tdlを減少させ、ダミー回路パス３３における遷移時刻tSdoを早めにし、tSdo＝tSmoとなる方向に回路の状態は変化する。
【００６７】
放電信号４９が活性化された場合、すなわちtSdo＜tSmoの場合には、ローパスフィルタ３６を構成する静電容量の放電を行い、制御電圧線４２の制御電圧Vcntを降下させ、電圧制御遅延線３１の遅延時間tdlを増加させ、ダミー回路パス３３における遷移時刻tSdoを遅めにし、tSdo＝tSmoとなる方向に回路の状態は変化する。
【００６８】
回路動作がtSdo＝tSmoの状態に安定するまでの時間や安定性はローパスフィルタ３６のパラメータに依存する。
【００６９】
tSdo＝tSmoに回路動作が安定、すなわちロックしたとき、充電信号４８、放電信号４９の両方が非活性となり、チャージポンプ３５の出力は高インピーダンス状態となり、制御電圧線４２の制御電圧Vcntの値は保持される。このときの電圧制御遅延線３１の遅延時間tdlが求める被測定回路４０の遅延時間Tpdに等しくなる。つまりtdl=Tpdとなる。
【００７０】
リング発振器３７は電圧制御遅延線３１と等しい電圧制御遅延線５０がＮ個とインバータ５１のリング接続で発振器を構成し、
ｆ＝１／（２×Td1 ×ｎ）
の周波数で発振する。バッファ５２より発振出力５３が出力される。
【００７１】
制御電圧線４２は、リング発振器３７を構成する電圧制御遅延線５０に接続されているためtSdo＝tSmoに回路動作がロックしたときち、リング発振器３７の発振周波数は上記の周波数ｆ＝１／（２×Td1 ×ｎ）となる。
【００７２】
なお、遅延時間の読み出し方法として、リング発振器３７の発振出力として外部に読み出したが、制御電圧線４２のアナログ電圧を増幅したりデジタル値に変換して読み出すことも当然考えられる。
【００７３】
また、チャージポンプ３５には、オプションでサンプリング停止信号５６が設けられる。表１にサンプリング停止信号５６と充電信号４８、放電信号４９、制御電圧線４２の関係を示す。サンプリング停止信号５６が活性化されると、制御電圧線４２は充電信号４８、放電信号４９の状態にかかわわらず、保持の状態になる。
【００７４】
サンプリング停止信号５６を設けることにより、遅延時間測定中にサンプリング停止信号５６を活性化すれば、測定期間に入力デジタル信号３８が停止したり、間欠動作しても測定データの精度が損なわれることはない。また、被測定回路４０が制御信号５５の状態により複数の遅延時間Tpdを取るとき、所望の状態の制御信号５５に同期してサンプリング停止信号５６を非活性化することにより、被測定回路４０の遅延時間を選択的に測定することができる。
【００７５】
【表１】
0004334105.tif 000002
なお、サンプリング停止信号５６は位相比較器３４で充電信号４８、放電信号４９が両方とも非活性となる状態として実現しても同様の効果が得られる。
【００７６】
以上のように本実施の形態によれば、入力デジタル信号３８が入力されて出力デジタル信号４６として出力される被測定回路パス３２に、ＤＬＬ（遅延ロックループ）回路５４とダミー回路パス３３で構成される遅延測定回路５７を並列に接続することにより、被測定回路４０の遅延時間を電圧制御遅延線３１の遅延時間として高精度かつ容易に測定することができる。
【００７７】
また、電圧制御遅延線３１と同等の電圧制御遅延線で構成されたリング発振器３７を設け、電圧制御遅延線３１と制御電圧線４２を共通にすることにより、半導体素子外部から測定の困難な遅延時間についても、測定の容易なリング発振器３７の周波数に換算して、１本の出力線より容易に測定することができる。
【００７８】
つぎに、本発明の第２の実施の形態における遅延時間方法のフローチャートを図５に示す。図５は図１の半導体集積回路２の被測定回路８の遅延時間をロジックテスタ等を用いて求める場合の手続きを示している。
【００７９】
以下、図１を参照しながら図５をステップ毎に説明する。
【００８０】
（ステップ１）  まず、ロジックテスタより被測定回路パス１１の入力端子Smiとダミー回路パス１６の入力端子Sdiに与える入力信号の遷移時刻tSmiとtSdiを０[ns]に初期化する。
【００８１】
また、被測定回路パス１１の出力遷移時刻tSmoとダミー回路パス１６の出力遷移時刻tSdoの時間差tSmo-tSdoを格納する変数としての出力遷移時間差Tsw＿new， Tsw＿oldを０[ns]に初期化する。Ｃ言語などのソフトウエア言語では次のように表現される。
【００８２】
Tsw＿new = 0 ;
Tsw＿old = 0 ;
（ステップ２）  つぎに、ダミー回路パス１６の入力遷移時刻tSdiの値として、出力遷移時間差Tsw＿newに０＜ｋ≦１の係数ｋを乗じた値を累積した値に累積する。
【００８３】
被測定回路パス１１の入力遷移時刻tSmiは、ステップ１で、0[ns]に初期化されているため、入力時刻tSdiは被測定回路パス１１の入力端子Smiに対するダミー回路パス１６の入力端子Sdiの遅延時間に対応する。Ｃ言語などのソフトウエア言語ではtSdiは次のように表現される。
【００８４】
tSdi = tSdi + k*Tsw＿new ;
はじめてステップ２が実行されるときは、Tsw＿new=0であるため、
tSdi=0[ns]+k*0[ns]=0[ns]
となる。
【００８５】
（ステップ３）  ロジックテスタのエッジサーチ機能を用いて、ステップ２で計算されたtSdiの値と0nsに固定された入力時刻tSmiを入力タイミング条件にセットして、被測定回路パス１１の出力遷移時刻tSmoとダミー回路パス１６の出力遷移時刻tSdoを測定する。
【００８６】
（ステップ４）  出力遷移時間差Tsw＿oldに前回のループ反復で計算された出力遷移時間差Tsw＿newの値を保存する。Ｃ言語などのソフトウエア言語では次のように表現される。
【００８７】
Tsw＿old = Tsw＿new ;
はじめてステップ４が実行されるときは、Tsw＿new=0[ns]であるため、
Tsw＿old=0[ns]
となる。
【００８８】
（ステップ５）  出力遷移時間差Tsw＿newをステップ３で測定された出力遷移時刻tSmoと出力遷移時刻tSdoを用いて再計算する。Ｃ言語などのソフトウエア言語では次のように表現される。
【００８９】
Tsw＿new  = tSmo-tSdo ;
（ステップ６）  出力遷移時間差Tsw＿newが所定のしきい値ΔTpd以下でなくかつ出力遷移時間差Tsw＿newとTsw＿oldの差分の絶対値が所定のしきい値ΔTpd2以下でないときステップ２にループする。Ｃ言語などのソフトウエア言語では次のように表現される。
【００９０】
0004334105.tif 000003
ΔTpd、ΔTpd2、およびステップ２のkの値がループの収束性を決定する。
【００９１】
（ステップ７）  最終的にtSdiの値が被測定回路８の遅延時間Tpdとして求められる。
【００９２】
以上のように本実施の形態によれば、出力端子Smoと出力端子Sdoが同時に遷移するため出力波形の形状を揃えることができ、出力波形の歪みが原因の遅延時間測定の差分誤差を十分小さく、実質的に最小に抑えることができる。
【００９３】
また、被測定回路パスとダミー回路パスの出力関連の動作が同時であり、電源ノイズを生成する出力動作が同時並列となり、回路パス間の微妙な電源電圧の変動が原因の遅延時間測定の差分誤差を十分小さく、実質的に最小に抑えることができる。
【００９４】
また、入力遷移時刻tSdiの値を出力遷移時間差Tsw＿newに０＜ｋ≦１の係数を乗じた値を累積した値に累積することにより、tSdo＝tSmoの状態に徐々に近づくことができて、tSdo＞tSmoの状態とtSdo＜tSmoの状態との間での振動を抑制することができて、ループの収束を短時間で完了し、高速に被測定回路の遅延時間を求めることができる。
【００９５】
さらに、反復過程の終了条件として反復前後の遷移時間差tsw＿old,tsw＿newの差分を所定のしきい値ΔTpd2以下とすることにより、tSdo＝tSmoの状態とtSdo＞tSmoの状態との間で、あるいは、tSdo＝tSmoの状態とtSdo＜tSmoの状態との間で振動が生じている場合において、その反復過程の疑似的な収束を検出することができ、より正確な遅延時間を求めることができる。
【００９７】
【発明の効果】
本発明の半導体集積回路においては、遅延時間の測定にフィードバックループの考えを導入することにより、可変遅延時間回路の遅延制御信号だけの１点観測のみで、被測定回路の遅延時間を高精度かつ容易に求めることができる。
【００９８】
また、本発明の半導体集積回路においては、可変遅延時間回路の遅延時間をリング発振器にコピーすることにより、遅延時間を発振周波数で測定することが可能となる。また、発振周波数は単一の線をモニターするのみで測定可能であり、被測定回路素子の遅延時間を半導体素子外部から容易に測定することが可能である。
【００９９】
また、本発明の半導体集積回路においては、チャージポンプあるいは位相比較器にサンプリング停止信号入力を備えることにより、リング発振器の周波数測定を安定化したり、被測定回路の所望の回路状態のときの遅延時間を選択的に測定することが可能となる。
【０１００】
また、本発明の遅延時間測定方法においては、反復過程おける遅延差tswの累積に定数ｋを導入することにより、反復過程の収束を短時間で完了し、高速に被測定回路の遅延時間を求めることができる。
【０１０１】
また、本発明の遅延時間測定方法においては、反復過程の収束条件に所定のしきい値ΔTpd,ΔTpd2を導入することにより、反復過程の疑似的な収束を回避し、測定精度を向上することができる。
【０１０２】
以上、本発明を用いることにより、デジタル回路の動作速度を律速する回路パスの遅延時間値と統計的なばらつきを試作回路と製品レベルの双方で把握することを可能とし、高速動作の半導体集積回路を歩留まり良く製造する上での足がかりとすることができる。
【図面の簡単な説明】
【図１】  本発明の参考例における遅延時間測定装置の構成図である。
【図２】  上記参考例における遅延時間測定装置の信号波形図である。
【図３】  本発明の第１の実施の形態における半導体集積回路の構成図である。
【図４】  上記第１の実施の形態における半導体集積回路の電圧制御遅延線の特性図である。
【図５】  本発明の第２の実施の形態における遅延時間測定方法のフローチャートである。
【図６】  従来の遅延時間測定法における信号波形図である。
【符号の説明】
１……遅延時間測定装置
２……半導体集積回路
３……パルス発生手段
４……可変遅延時間回路
５……位相検出手段
６……入力端子Smi
８……被測定回路
１０……出力端子Smo
１１……被測定回路パス
１２……入力端子Sdi
１５……出力端子Sdo
１６……ダミー回路パス
１７……遅延制御信号
３１……電圧制御遅延線
３２……被測定回路パス
３３……ダミー回路パス
３４……位相比較器
３５……チャージポンプ
３６……ローパスフィルタ
３７……リング発振器
３８……入力デジタル信号
４０……被測定回路
４２……制御電圧線
４８……充電信号
４９……放電信号
５０……電圧制御遅延線
５３……発振出力
５４……ＤＬＬ回路
５６……サンプリング停止信号
５７……遅延測定回路
Smi……被測定回路パスの入力端子
Smo……被測定回路パスの出力端子
Sdi……ダミー回路パスの入力端子
Sdo……ダミー回路パスの出力端子
【図１】
0004334105.tif 000004
【図２】
0004334105.tif 000005
【図３】
0004334105.tif 000006
【図４】
0004334105.tif 000007
【図５】
0004334105.tif 000008
【図６】
0004334105.tif 000009