(57)【特許請求の範囲】
【請求項１】
第１及び第２領域と前記第１及び第２領域間で両領域に接して配置された境界部とを含む主表面を有する半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜の前記第１領域及び前記境界部内の部分上に第１下側電極層を配設する一方、前記第１絶縁膜の前記第２領域内の部分を除去して前記主表面を露出させる工程と、
前記第１領域及び前記境界部内の前記第１下側電極層上及び前記第２領域内の前記主表面上に第２絶縁膜を形成する工程と、前記第２絶縁膜は、前記第１絶縁膜と異なる膜材料または膜厚を有することと、
前記第２絶縁膜の前記第２領域及び前記境界部内の部分上に第２下側電極層を配設する一方、前記第２絶縁膜の前記第１領域内の部分を除去して前記第１下側電極層を露出させるとともに、前記境界部内で前記第２絶縁膜及び前記第２下側電極層の端部を前記第１下側電極層の端部の上面上に積層した積層部を形成する工程と、
前記第１及び第２下側電極層に対して自己整合的に前記第１及び第２領域内の前記主表面をエッチングして、前記第１及び第２領域内に素子分離のためのトレンチを形成するのと同時に、前記境界部内の前記主表面を上側からパターンエッチングして、前記境界部内に素子分離のためのトレンチを形成し、前記境界部内の前記トレンチの底部に前記積層部に起因する上向きの凸部分を形成する工程と、
前記第１、第２領域内及び前記境界部内の前記トレンチを絶縁層で埋め込んで素子分離領域を形成する工程と、
前記第１及び第２下側電極層上に上側電極層を形成する工程と、
前記第１及び第２下側電極層及び前記上側電極層をパターンエッチングして前記第１及び第２領域内に第１及び第２ゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
第１及び第２領域と前記第１及び第２領域間で両領域に接して配置された境界部とを含む主表面を有する半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜の前記第１領域及び前記境界部内の部分上に第１下側電極層を配設する一方、前記第１絶縁膜の前記第２領域内の部分を除去して前記主表面を露出させる工程と、
前記第１領域及び前記境界部内の前記第１下側電極層上及び前記第２領域内の前記主表面上に第２絶縁膜を形成する工程と、前記第２絶縁膜は、前記第１絶縁膜と異なる膜材料または膜厚を有することと、
前記第２絶縁膜の前記第２領域及び前記境界部内の部分上に第２下側電極層を配設する一方、前記第２絶縁膜の前記第１領域内の部分を除去して前記第１下側電極層を露出させる工程と、
前記境界部内で前記第２下側電極層の端部と前記第１下側電極層の端部との間にギャップを形成する工程と、
前記第１及び第２下側電極層に対して自己整合的に前記第１及び第２領域内の前記主表面をエッチングして、前記第１及び第２領域内に素子分離のためのトレンチを形成するのと同時に、前記境界部内の前記主表面を上側からパターンエッチングして、前記境界部内に素子分離のためのトレンチを形成し、前記境界部内の前記トレンチの底部に前記ギャップに起因する下向きの凸部分を形成する工程と、
前記第１、第２領域内及び前記境界部内の前記トレンチを絶縁層で埋め込んで素子分離領域を形成する工程と、
前記第１及び第２下側電極層上に上側電極層を形成する工程と、
前記第１及び第２下側電極層及び前記上側電極層をパターンエッチングして前記第１及び第２領域内に第１及び第２ゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は異なる膜材料または膜厚の複数のゲート絶縁膜を有する半導体装置及びその製造方法に関し、特にゲート絶縁膜の作り分けがなされる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電気的に書き込み消去可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）のひとつとして、シリコン窒化膜中に電荷を蓄積するＭＯＮＯＳ型ＥＥＰＲＯＭが知られている。ＭＯＮＯＳはＭｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒを表し、典型的には、金属−酸化シリコン膜−窒化シリコン膜−酸化シリコン膜−半導体を表す。ＭＯＮＯＳ型ＥＥＰＲＯＭではメモリセルのゲート絶縁膜はＯＮＯ蓄積膜であるのに対して、周辺回路を構成するトランジスタはシリコン酸化膜をゲート絶縁膜とするＭＯＳ構造である。従って、ＭＯＮＯＳ型ＥＥＰＲＯＭの製造においては両者を作り分ける必要がある。
【０００３】
異なるゲート絶縁膜を持つトランジスタを作り分ける方法においては、ゲート絶縁膜の信頼性、メモリセルの高性能化、十分なプロセスマージンの確保の３点を満たすことが重要である。
【０００４】
異なるゲート絶縁膜を持つトランジスタを作り分ける方法として特開平８−３３０４３６号公報記載の方法がある。この公知例では、ＬＯＣＯＳ法によって素子分離を形成した後に、膜厚の異なる２種類のゲート酸化膜及びゲート電極を形成する。このＬＯＣＯＳ法に代わり、トレンチ型素子分離法が、近年、用いられるようになっている。トレンチ型素子分離法はＬＯＣＯＳ法と比較して、微細な素子分離幅で、良好な素子分離耐圧を実現できる特徴がある。
【０００５】
図６０（ａ）〜（ｅ）に示されるトレンチ型素子分離法を用いて、ＭＯＮＯＳメモリセルとＭＯＳ周辺トランジスタを作り分ける方法を説明する。ここでは、先の公知例である特開平８−３３０４３６号公報記載の技術同様に、素子分離形成後にゲート絶縁膜とゲート電極を形成する。なお、図において、ＭＣはメモリセル領域、ＰＴＲは周辺トランジスタ領域を示す。
【０００６】
まず、図６０（ａ）に示されるように、半導体基板２００上に素子分離領域２０１を形成する。次に、図６０（ｂ）に示されるように、犠牲酸化膜をウェットエッチングにより除去し、周辺回路トランジスタのゲート絶縁膜２０２及びゲート電極２０３を形成する。さらに周辺回路領域をレジスト層２０４で覆う。
【０００７】
次に、図６０（ｃ）に示されるように、メモリセル領域のゲート電極及びゲート酸化膜を除去する。次に、半導体基板２００全面にメモリセルのゲート絶縁膜であるＯＮＯ膜２０５を堆積した後で、メモリセルゲート電極２０６を堆積する。続いてメモリセル領域をレジスト層２０７で覆い、周辺回路領域におけるメモリセルゲート電極２０６及びＯＮＯ膜２０５を除去する。次に、図６０（ｄ）に示されるように、レジスト層２０７を除去する。これにより、周辺ＭＯＳトランジスタとＭＯＮＯＳメモリセルとを作り分けることが可能である。
【０００８】
しかし、この方法には以下のような問題点がある。第１の問題点はＯＮＯ膜の不均一性に関するものである。素子分離端は平坦ではなく、段差が存在するためにＯＮＯ膜を均一な膜厚、膜質で堆積させることが困難である。このことはメモリセルのプログラム特性やデータ保持特性のばらつきの原因となる。
【０００９】
第２の問題点は図６０（ｄ）中の領域ＴＰの拡大図である図６０（ｅ）に示されるように、寄生トランジスタに関するものである。ゲート絶縁膜形成前のウェットエッチング時に素子分離端で素子分離トレンチの埋め込み酸化膜の一部がエッチングされる。そこにゲート電極が入り込むことによって、寄生トランジスタが形成される。このためメモリセル、周辺トランジスタともに特性ばらつきの原因となる。
【００１０】
本従来例では最初に周辺トランジスタ、次にメモリセルトランジスタを形成したが、作り分けの順序を変えてもこの問題は解決されない。以上の課題は素子分離領域形成後にゲート絶縁膜を作り分けたことに起因する。次に説明する従来例では素子分離領域形成に先立ってゲート絶縁膜を作り分けることで以上の問題を解決する。
【００１１】
上記の課題を解決する方法として、例えば、「1998 Symposium on VLSI Technology Digest of Technical Papers,pp.102-103, "A self-Aligned STI Process Integration for Low Cost and Highly Reliable 1Gbit Flash Memories", Y. Takeuchi et al.」には、ゲート絶縁膜とゲート電極形成後にトレンチ素子分離を形成する自己整合トレンチ素子分離法が記載される。図６１（ａ）〜（ｄ）を用いて、このＭＯＮＯＳセルとＭＯＳ周辺トランジスタを作り分ける製造方法の工程を説明する。
【００１２】
まず、図６１（ａ）に示されるように、ウエル、チャネルの不純物注入を行い、メモリセル用ウエル２０５、周辺回路用ウエル２０６を形成する。次に、ＯＮＯ膜２０７とシリコン酸化膜２０８を作り分けて形成する。次に、ポリシリコンからなるゲート電極２０９及びマスク用シリコン窒化膜２１０を堆積する。次に、図６１（ｂ）に示されるように、素子分離トレンチ２１１を半導体基板２００中に形成する。露出した表面上にシリコン酸化膜２１２を堆積して、素子分離トレンチ２１１を埋め込む。
【００１３】
次に、図６１（ｃ）に示されるように、マスク用シリコン窒化膜２１０上表面が露出するまで、シリコン酸化膜２１２をＣＭＰ（Chemical Mechanical Polishing）方法にて除去して、表面を平坦化する。次に、図６１（ｄ）に示されるように、マスク用シリコン窒化膜２１０を除去して、タングステンシリサイド層２１３を堆積する。次に、メモリセル素子分離領域２１４、境界部素子分離領域２１５、周辺回路素子分離領域２１６を形成して、各ゲート電極を加工する。この方法では、図６１（ｅ）で示したようなＯＮＯ膜の不均一性や素子分離酸化膜がエッチングされるといった問題が解決される。
【００１４】
【発明が解決しようとする課題】
本発明は異なる膜材料または膜厚の複数のゲート絶縁膜を有する半導体装置の製造方法の信頼性を高めることを目的とする。
【００１５】
【課題を解決するための手段】
本発明の第１の視点によれば、半導体装置の製造方法が提供され、これは、第１及び第２領域と前記第１及び第２領域間で両領域に接して配置された境界部とを含む主表面を有する半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜の前記第１領域及び前記境界部内の部分上に第１下側電極層を配設する一方、前記第１絶縁膜の前記第２領域内の部分を除去して前記主表面を露出させる工程と、前記第１領域及び前記境界部内の前記第１下側電極層上及び前記第２領域内の前記主表面上に第２絶縁膜を形成する工程と、前記第２絶縁膜は、前記第１絶縁膜と異なる膜材料または膜厚を有することと、前記第２絶縁膜の前記第２領域及び前記境界部内の部分上に第２下側電極層を配設する一方、前記第２絶縁膜の前記第１領域内の部分を除去して前記第１下側電極層を露出させるとともに、前記境界部内で前記第２絶縁膜及び前記第２下側電極層の端部を前記第１下側電極層の端部の上面上に積層した積層部を形成する工程と、前記第１及び第２下側電極層に対して自己整合的に前記第１及び第２領域内の前記主表面をエッチングして、前記第１及び第２領域内に素子分離のためのトレンチを形成するのと同時に、前記境界部内の前記主表面を上側からパターンエッチングして、前記境界部内に素子分離のためのトレンチを形成し、前記境界部内の前記トレンチの底部に前記積層部に起因する上向きの凸部分を形成する工程と、前記第１、第２領域内及び前記境界部内の前記トレンチを絶縁層で埋め込んで素子分離領域を形成する工程と、前記第１及び第２下側電極層上に上側電極層を形成する工程と、前記第１及び第２下側電極層及び前記上側電極層をパターンエッチングして前記第１及び第２領域内に第１及び第２ゲート電極を形成する工程と、を具備することを特徴とする。
【００１６】
本発明の第２の視点によれば、半導体装置の製造方法が提供され、これは、第１及び第２領域と前記第１及び第２領域間で両領域に接して配置された境界部とを含む主表面を有する半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜の前記第１領域及び前記境界部内の部分上に第１下側電極層を配設する一方、前記第１絶縁膜の前記第２領域内の部分を除去して前記主表面を露出させる工程と、前記第１領域及び前記境界部内の前記第１下側電極層上及び前記第２領域内の前記主表面上に第２絶縁膜を形成する工程と、前記第２絶縁膜は、前記第１絶縁膜と異なる膜材料または膜厚を有することと、前記第２絶縁膜の前記第２領域及び前記境界部内の部分上に第２下側電極層を配設する一方、前記第２絶縁膜の前記第１領域内の部分を除去して前記第１下側電極層を露出させる工程と、前記境界部内で前記第２下側電極層の端部と前記第１下側電極層の端部との間にギャップを形成する工程と、前記第１及び第２下側電極層に対して自己整合的に前記第１及び第２領域内の前記主表面をエッチングして、前記第１及び第２領域内に素子分離のためのトレンチを形成するのと同時に、前記境界部内の前記主表面を上側からパターンエッチングして、前記境界部内に素子分離のためのトレンチを形成し、前記境界部内の前記トレンチの底部に前記ギャップに起因する下向きの凸部分を形成する工程と、前記第１、第２領域内及び前記境界部内の前記トレンチを絶縁層で埋め込んで素子分離領域を形成する工程と、前記第１及び第２下側電極層上に上側電極層を形成する工程と、前記第１及び第２下側電極層及び前記上側電極層をパターンエッチングして前記第１及び第２領域内に第１及び第２ゲート電極を形成する工程と、を具備することを特徴とする。
【００１７】
【発明の実施の形態】
本発明者等は、本発明の開発の過程において、図６１（ａ）〜（ｄ）を参照して述べたような半導体装置及びその製造方法の問題点について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【００１８】
図６１（ｄ）に示した半導体装置においては、ＭＯＮＯＳトランジスタとＭＯＳトランジスタの境界部素子分離領域２１５のトレンチ素子分離深さは、ＭＯＮＯＳ領域素子分離領域２１４のトレンチ深さ及びＭＯＳ領域素子分離領域２１６のトレンチ深さと同じである。一方で、境界部素子分離領域２１５でのトレンチ幅は他のトランジスタ領域の素子分離領域２１４、２１６トレンチ幅と比較して広い。
【００１９】
トレンチ素子分離領域においては、図６１（ｂ）のようにトレンチを酸化膜で埋め込んだ後、図６１（ｃ）のようにＣＭＰによって、埋め込み酸化膜を平坦化する。しかし、境界部のトレンチ幅が広いことによって、図６２（ａ）、（ｂ）に示すような問題が引き起こされる。
【００２０】
第1の問題として、トレンチの埋め込み性が挙げられる。境界部のトレンチは幅が広いため、埋め込み酸化膜の膜厚が薄い場合、図６２（ａ）に示されるように、境界部のトレンチ中央部に埋め込み不十分な領域Ｑが形成される。後の工程で、ウェットエッチングを用いた場合、この埋め込み不十分な領域において、大きくエッチングされて埋め込み性不良となる。この問題を解決するには、埋め込み酸化膜を厚く堆積する必要があるが、酸化膜の堆積のみならず後のＣＭＰ工程でのポリッシュ（polish）量も増大させることになるので、プロセスコストを増大させてしまう。
【００２１】
第２の問題として、ＣＭＰの均一性が挙げられる。ＣＭＰの特性として、広いスペース部が大きく削られるディッシング（Dishing）がある。境界部のトレンチは幅が広いので、ディッシングが起こり易い。この場合、図６２（ｂ）に示されるように、ディッシングがトランジスタ領域にまで影響して、ゲート電極形状を変形させてしまうので、プロセスマージン及び歩留まりを低下させてしまう。
【００２２】
以上の問題は、いずれも境界部のトレンチが、トランジスタ領域と深さは同じであるのに、幅が広いことに起因する。この問題を解決しようとして、境界部のトレンチの幅を狭くすると、素子分離耐圧が低下する。この場合、ウエル間の耐圧が不十分となってしまうので、この方法で問題を解決することは困難である。このため、異なる２種類以上のゲート絶縁膜を有する半導体装置に関しては、信頼性が高く、十分なプロセスマージンとデバイス性能を両立させる装置構造及び及び製造方法が必要となる。
【００２３】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２４】
（第１の実施の形態）
図１（ａ）は第１の実施の形態に係る半導体装置の境界部付近を示す断面図である。図１（ｂ）、図２（ａ）、（ｂ）は、それぞれ、第１の実施の形態の変更例に係る半導体装置の境界部付近を示す断面図である。本実施の形態に特徴的なことは、ゲート絶縁膜の膜種、例えば膜材料や膜厚、の異なる２種類のトランジスタ（、例えば、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２）が同一半導体基板上に存在し、両者の境界部ＢＳが、素子分離領域の形状または電極の構造に関し、両者のそれら（第１及び第２トランジスタ領域ＴＲ１、ＴＲ２における素子分離部の形状または電極の構造）と異なるものを含むことである。具体的には、境界部ＢＳには、部分によって深さの異なるトレンチ型の素子分離領域、または部分によって厚さの異なる電極構造が配設される。
【００２５】
図１（ａ）に示された半導体記憶装置は、半導体基板１上に配置された、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２、及びこれらの間に挟まれて両者に接する境界部ＢＳを有する。第１トランジスタ領域ＴＲ１が高耐圧系トランジスタ領域である場合、半導体基板１上に形成されるゲート絶縁膜２はその厚さが１０ｎｍ〜４０ｎｍ程度のシリコン酸化膜で形成される。第２トランジスタ領域ＴＲ２が低電圧系トランジスタ領域である場合、半導体基板１上に形成されるゲート絶縁膜３はその厚さが１ｎｍ〜１０ｎｍ程度のシリコン酸化膜で形成される。第２トランジスタ領域ＴＲ２がメモリセル領域である場合、ゲート絶縁膜３はその厚さが１ｎｍ〜１０ｎｍ程度のシリコン酸化膜、またはその厚さが１０ｎｍ〜５０ｎｍ程度ＯＮＯ膜で形成される。
【００２６】
図１（ａ）の装置では、上述の３種類のトランジスタ領域のうち少なくとも２つを隣り合わせて、それぞれのゲート絶縁膜の種類または、ゲート絶縁膜厚を異ならせて配置する。なお、半導体基板１はその中に半導体基板と逆導電型のウエルが表面付近に形成されていてもよい。さらに逆導電型のウエル上にさらに半導体基板と同一導電型の別のウエルが形成されていてもよい（以下同様）。
【００２７】
第１トランジスタ領域ＴＲ１においては、ゲート絶縁膜２上に下側電極層４が形成され、その上に上側電極層５が形成され、第１ゲート電極６が形成される。半導体基板１中には、第１ゲート電極６をマスクとして注入された１対のソース／ドレイン拡散層７が形成される。第１ゲート電極６とソース／ドレイン拡散層７が第１トランジスタ８を形成する。下側電極層４及び上側電極層５にはいずれもポリシリコン層などが用いられる。
【００２８】
図１（ａ）に示された境界部ＢＳにはトレンチ型の素子分離領域９が配設される。素子分離領域９のトレンチの底部には、上に凸となった凸部分１０を有する段差が形成され、トレンチは部分的に深さが異なる。第１及び第２トランジスタ領域ＴＲ１、ＴＲ２をつなぐ方向における凸部分１０の幅は１００ｎｍ〜１００００ｎｍ程度、望ましくは１００ｎｍ〜１０００ｎｍ程度である。トレンチの底部の深い部分からの凸部分１０の高さは１０ｎｍ〜３００ｎｍ程度、望ましくは３０ｎｍ〜１００ｎｍ程度である。この高さは隣接する第１及び第２トランジスタ領域ＴＲ１、ＴＲ２におけるゲート電極材料の膜厚に依存して変化する。また、素子分離領域９底部の上に凸となった部分１０の幅は、製造工程におけるリソグラフィの合わせずれを考慮して与えられていて、例えば、１００ｎｍ〜１００００ｎｍ程度である。
【００２９】
境界部ＢＳに隣接した第２トランジスタ領域ＴＲ２においては、ゲート絶縁膜３上に下側電極層１１が形成され、その上に上側電極層１２が形成され、第２ゲート電極１３が形成される。半導体基板１中には、第２ゲート電極１３をマスクとして注入された１対のソース／ドレイン拡散層１４が形成される。第２ゲート電極１３とソース／ドレイン拡散層１４が第２トランジスタ１５を形成する。下側電極層１１及び上側電極層１２にはいずれもポリシリコン層などが用いられる。また、左右のトランジスタ８、１５と素子分離領域９との間に別の素子分離領域を設けることもできる。
【００３０】
図１（ｂ）に示された半導体記憶装置では、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２の構成が図１（ａ）と同様で、境界部ＢＳでの構成が図１（ａ）に示された構成と異なる。素子分離領域９の周囲において、下側電極層４が第１ゲート絶縁膜２上に形成され、下側電極層１１が第２ゲート絶縁膜３上に形成される。さらに素子分離領域９及びその周囲の下側電極層４、１１上に上側電極層１６が形成され、ゲート構造１７が形成される。
【００３１】
この構成においては、ゲート構造１７は、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２のゲート電極６、１３と電気的に絶縁されていることが望ましい。また、左右のトランジスタ８、１５と素子分離領域９との間に別の素子分離領域を設けることもできる。
【００３２】
図１（ａ）、（ｂ）に示される構成では、境界部ＢＳにおいて素子分離領域９のトレンチの底に段差があり、特に上に凸になっている凸部１０が存在することに特徴がある。さらに素子分離領域９のトレンチの深さも第１トランジスタ領域ＴＲ１側の部分と、第２トランジスタ領域ＴＲ２側の部分とで異なる。
【００３３】
この図１（ａ）、（ｂ）に示される構造では素子分離領域９の中央において素子分離深さが浅くなっているために、良好な埋め込み性が得られ製造の際の歩留まりが向上する。その一つの理由は、半導体基板中に形成された素子分離トレンチを絶縁物で埋め込む工程において、埋め込みアスペクト比が小さくなって、埋め込み特性が向上するためである。別の理由は、素子分離トレンチに絶縁物を埋め込む工程において、素子分離中央部上表面で窪みが形成される程度が減少し、絶縁物上表面を所定高さになるまで平坦化し除去する際のディッシングが防止できるためである。
【００３４】
さらに、図１（ｂ）で示される素子分離領域９上のゲート構造１７は、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２のゲート構造と同じであるため、加工が容易である。
【００３５】
図２（ａ）に示された半導体記憶装置では、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２の構成が図１（ａ）、（ｂ）と同様で、境界部ＢＳでの構成が図１（ａ）、（ｂ）に示された構成と異なる。境界部ＢＳにおいて、第１トランジスタ領域ＴＲ１側から中央までは第１ゲート絶縁膜２が形成され、第２トランジスタ領域ＴＲ２側から中央までは第２ゲート絶縁膜３が形成される。境界部ＢＳにおいて、第１ゲート絶縁膜２の一部の上面及び第２ゲート絶縁膜３の一部の上面には、下側電極層４と同一材料の電極層２０が形成される。この電極層２０の第２トランジスタ領域ＴＲ２側の側面には第２ゲート絶縁膜３と同一材料から成る側壁絶縁膜２１が形成される。境界部ＢＳにおける電極層２０の高さは第１トランジスタ領域ＴＲ１における下側電極層４及び第２トランジスタ領域ＴＲ２における下側電極層１１の高さよりも低い。
【００３６】
素子分離領域は、ウエル分離などで必要な場合、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２と境界部ＢＳとの間に形成される。
【００３７】
この形状では、境界部ＢＳにトランジスタ領域におけるゲート電極層の一部を残すように加工することで、トランジスタ領域のゲート加工マージンが向上する。特に、トランジスタ領域に微細なメモリセルトランジスタなどが形成される場合には、そのゲート加工マージン向上効果が顕著である。また、図１（ａ）、（ｂ）に示されたような特殊形状となる素子分離領域を作成しないので、加工が容易である。
【００３８】
さらに、境界部ＢＳにおいて半導体基板がエッチングされることがなく、境界部ＢＳの電極層を除去していない。このため、エッチングするべき電極層の膜厚もトランジスタのゲート電極膜厚と同じであるので境界部ＢＳの加工に起因する歩留まり低下が無い。
【００３９】
図２（ｂ）に示された半導体記憶装置では、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２の構成が図１（ａ）、（ｂ）と同様で、境界部ＢＳでの構成が図１（ａ）、（ｂ）に示された構成と異なる。図２（ａ）の構造同様、境界部ＢＳにおいて、第１トランジスタ領域ＴＲ１側から中央まで第１ゲート絶縁膜２が形成され、第２トランジスタ領域ＴＲ２側から中央まで第２ゲート絶縁膜３が形成される。境界部ＢＳにおいて、第１ゲート絶縁膜２上に下側電極層４と同一材料で同一膜厚の第１電極層２２が形成される。また、境界部ＢＳにおいて、第２ゲート絶縁膜３上に第２電極層２３の水平部分が形成され、第１電極層２２とは、絶縁膜２４を介して隣接する。この第２電極層２３は下側電極層１１と同一材料、同一膜厚を有する。
【００４０】
絶縁膜２４はその膜厚が第２ゲート絶縁膜３と同一である。境界部ＢＳにおいて、第２電極層２３はその水平部上に積み増しされた垂直部と、垂直部から第１トランジスタ領域ＴＲ１側に延びる積層部とを有する。すなわち、第１電極層２２の一部上に絶縁膜２４を介して、第２電極層２３が積層される。さらに、第１及び第２電極層２２、２３上に積層電極層２５が形成される。第１電極層２２、第２電極層２３、絶縁膜２４及び積層電極層２５により、ゲート構造１８が形成される。このような構造であるため、境界部ＢＳにおいては、ゲート構造１８の高さは第１及び第２トランジスタ領域ＴＲ１、ＴＲ２において形成されたトランジスタの高さよりも高く形成される。
【００４１】
図２（ｂ）に示された半導体記憶装置は、このように境界部ＢＳにおいてゲート構造が積層構造になっている部分が存在することに特徴がある。この部分では半導体基板１上に第１ゲート絶縁膜２と、下側電極層４と同じ膜厚、組成を有する第１電極層２２と、が積層される。また、その上に第２ゲート絶縁膜と同じ膜厚、組成を有する絶縁膜２４を挟んで上側電極層１１と同じ膜厚、組成を有する第２電極層２３が積層される。また電気的に接続された第１及び第２電極層２２、２３の下に第１及び第２ゲート絶縁膜２、３の両方が存在する。
【００４２】
図２（ｂ）で示された構造では、ゲート構造１８の幅は、例えば、１００ｎｍ〜１００００ｎｍ程度、望ましくは５００ｎｍ〜１０００ｎｍ程度である。ゲート構造１８の高さは境界部ＢＳの最も高い部分で、第２トランジスタ領域ＴＲ２における第２トランジスタ１５の高さに下側電極層４の高さと第１ゲート絶縁膜２の高さを加えた値となる。
【００４３】
素子分離領域は、ウエル分離などで必要な場合、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２と境界部ＢＳとの間に形成される。
【００４４】
こうした構造を採ることによって、同一半導体基板上に少ない工程数で複数のトランジスタを形成することが可能となる。
【００４５】
また、境界部ＢＳにおいて半導体基板がエッチングされることがなく、境界部ＢＳの積層ゲートを加工していない。このため、エッチングすべき電極層の膜厚もトランジスタのゲート電極膜厚と同じであるので、境界部ＢＳの加工に起因する歩留まり低下が無い。特に図２（ｂ）に示される構造の場合、境界部ＢＳの積層構造のゲート電極はエッチングする必要が無いので歩留まりが向上する。
【００４６】
図３（ａ）、（ｂ）は、本実施の形態における第１及び第２トランジスタ領域ＴＲ１、ＴＲ２をそれぞれのゲート電極の延伸方向にそって示す断面図である。
【００４７】
図３（ａ）に示されるように、第１トランジスタ領域ＴＲ１においては、複数の素子分離領域２６が半導体基板１中に形成される。素子分離領域２６間に下側電極層４が形成される。下側電極層４上には上側電極層５が形成される。上側電極層５上には、図１（ａ）、（ｂ）及び図２（ａ）、（ｂ）において図示を省略する層間絶縁膜２７が形成される。
【００４８】
図３（ｂ）に示されるように、第２トランジスタ領域ＴＲ２においては、複数の素子分離領域２６が半導体基板１中に形成される。素子分離領域２６間に下側電極層１１が形成される。下側電極層１１上には上側電極層１２が形成される。この上側電極層１２上には、図１（ａ）、（ｂ）及び図２（ａ）、（ｂ）において図示を省略する層間絶縁膜２７が形成される。
【００４９】
図３（ａ）、（ｂ）に示されるように、本実施の形態によれば、素子分離領域がゲート電極に対して自己整合的に形成される。このため、ゲート電極が素子分離端において、従来技術において説明したようにゲート絶縁膜側面に落ち込むことがない。これにより、素子分離領域端に寄生トランジスタが形成されることを防ぎ、トランジスタを高性能化することができる。
【００５０】
また、本実施の形態によれば、素子分離トレンチ形成に先立ってゲート絶縁膜を形成し、ゲート電極及びゲート絶縁膜に対して自己整合的に素子分離トレンチを形成するプロセス（以下、自己整合ＳＴＩプロセスと呼ぶ）を採用する。このため、素子分離領域形成用のダミー絶縁膜やダミーゲートの堆積や除去工程がないため、工程数が少なくて済む。また本実施の形態における製造工程ではゲート絶縁膜上にフォトレジストを直接塗布する工程が無いのでゲート絶縁膜の信頼性を向上することが可能となる。
【００５１】
次に、本実施の形態に係る半導体装置の製造方法の一例を説明する。まず、図１（ａ）に示された構造の製造方法を図４（ａ）乃至図８を用いて説明する。
【００５２】
図４（ａ）に示されるように、半導体基板１の上表面に犠牲酸化膜（図示せず）を形成する。次に、ウエル不純物やチャネル不純物を必要に応じて注入し、その後、犠牲酸化膜を除去する。つづいて半導体基板１上にシリコン酸化膜やシリコン窒化膜等の第１ゲート絶縁膜２及び多結晶シリコン等の下側電極層４を形成する。
【００５３】
次に、図４（ｂ）に示されるように、第１トランジスタ領域ＴＲ１及びここから境界部ＢＳの中央までをフォトレジスト層３０で覆い、その他の領域のゲート電極層及びゲート絶縁膜を除去する。除去の方法はウェットエッチング等の等方性エッチングでもＲＩＥ等の異方性エッチングのどちらでもよい。
【００５４】
次に、図４（ｃ）に示されるように、フォトレジスト層３０を除去した後、半導体基板１全面にシリコン酸化膜やシリコン窒化膜等の第２ゲート絶縁膜３及び多結晶シリコン等の下側電極層１１を形成する。このとき、第１トランジスタ領域ＴＲ１では、下側電極層４上に第２ゲート絶縁膜３及び下側電極層１１が形成された積層構造となる。ここで、第１トランジスタ領域ＴＲ１における下側電極層４と第２トランジスタ領域ＴＲ２における下側電極層１１は異なる物質及び膜厚を用いてもよい。しかし、これらが同一物質及び同一膜厚であれば後の工程でゲート電極を同時にエッチングすることが容易である。
【００５５】
次に、図５（ａ）に示されるように、第２トランジスタ領域ＴＲ２及びここから境界部ＢＳの中央までをフォトレジスト層３１で覆い、その他の領域のゲート電極層及びゲート絶縁膜を除去する。除去の方法はウェットエッチング等の等方性エッチングでもＲＩＥ等の異方性エッチングのどちらでもよい。このとき、フォトレジスト層３１の一部が残された下側電極層４の端部にかかるようにする。合わせずれを考慮して、フォトレジスト層３０、３１の端部の位置が重なる場合と重ならない場合とがあるが、ここでは重なる場合を例とする。すなわち、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２の作り分けの境界部ＢＳではゲート電極が積層構造のまま残るようにする。
【００５６】
次に、図５（ｂ）に示されるように、フォトレジスト層３１を除去した後、第１マスク層３２及び第２マスク層３３を堆積する。第１マスク層３２には、例えば、シリコン窒化膜を用い、第２マスク層３３には、例えば、シリコン酸化膜を用いる。次に、図５（ｃ）に示されるように、素子分離領域の形成のためのフォトレジスト層３４を第２マスク層３３上に堆積し、素子分離パターンを形成する。フォトレジスト層３４は、素子分離領域が形成されない部分の上方に配置される。
【００５７】
次に、図６（ａ）に示されるように、第１マスク層３２、第２マスク層３３を異方性エッチングにより除去し、境界部ＢＳの素子分離領域に対応する部分の下側電極層４、１１を露出させる。次に、図６（ｂ）に示されるように、第２マスク層３３から露出した下側電極層４、１１を異方性エッチングにより除去する。
【００５８】
このさい、作り分けの境界部ＢＳの素子分離領域に対応する部分においては、エッチング前に二つの下側電極層が積層されているため、エッチングされるのは、下側電極層１１のみである。下側電極層４は電極層２０として、半導体基板１上に残る。また、境界部ＢＳにおいて、第２ゲート絶縁膜３が側壁絶縁膜２１として残る。さらにこの側壁絶縁膜２１から第２トランジスタ領域ＴＲ２側に向かって、下側電極層１１が境界部ＢＳから離れるに従って膜厚が減少するように残膜３５として残る。
【００５９】
次に、図６（ｃ）に示されるように、素子分離領域形成のために半導体基板１をエッチングする。素子分離領域として形成される半導体基板１中のトレンチ３６の深さは、例えば、５０ｎｍ〜３００ｎｍ程度、望ましくは１５０ｎｍ〜２５０ｎｍ程度である。作り分けの境界部ＢＳにおいて、図６（ｂ）で示される電極層２０、絶縁膜２１及び残膜２１からなる段差のため、トレンチ３６の底部に凸部１０が形成される。この凸部１０の段差量は図６（ｂ）で残った電極層２０の膜厚とエッチングの条件に依存するが、例えば、１０ｎｍ〜３００ｎｍ程度、望ましくは３０ｎｍ〜１００ｎｍ程度である。
【００６０】
また、トレンチ３６の底の深さも第１トランジスタ領域ＴＲ１側の部分と第２トランジスタ領域ＴＲ２側の部分とで異なる。これは第１ゲート絶縁膜２と第２ゲート絶縁膜３の膜厚の違いを反映し、ゲート絶縁膜が薄い部分ほど溝部の深さが深くなる。ここでは、第１トランジスタ領域ＴＲ１側のトレンチ３６底部の深さが、第２トランジスタ領域ＴＲ２側のトレンチ３６底部の深さよりも５ｎｍ〜５０ｎｍ程度、望ましくは１０ｎｍ〜３０ｎｍ程度だけ浅く形成される。これは、第１ゲート絶縁膜２の方が第２ゲート絶縁膜３よりも５ｎｍ〜５０ｎｍ程度、望ましくは１０ｎｍ〜３０ｎｍ程度だけ膜厚が厚いためである。このとき、第１及び第２下側電極層４、１１に対して自己整合的に第１及び第２トランジスタ領域ＴＲ１、ＴＲ２内の半導体基板１をエッチングして、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２内に素子分離領域２６（図３（ａ）、（ｂ）参照）のためのトレンチを同時に形成する。
【００６１】
次に、図７（ａ）に示されるように、シリコン酸化膜等の絶縁物３７を、境界部ＢＳ内のトレンチ３６及び第１及び第２トランジスタ領域ＴＲ１、ＴＲ２内のトレンチに埋め込むとともに、第２マスク層３３上に堆積する。境界部ＢＳでは、素子分離深さが浅くなっているので埋め込み性は良好である。次に、図７（ｂ）に示されるように、ＣＭＰ等の方法で第１マスク層３２をストッパとして絶縁物３７をエッチバックする。エッチバック後は、絶縁物３７の上部はほぼ平坦となる。
【００６２】
次に、図７（ｃ）に示されるように、第１マスク層３２を除去した後、半導体基板１上の露出面の全面に上側電極層５、１２を堆積する。上側電極層５、１２は、多結晶シリコン、または多結晶シリコンと金属もしくはシリコンと金属の化合物の積層膜、または金属もしくはシリコンと金属の化合物の単層膜とからなる。次に、図８に示されるように、ゲート電極層を加工するためのフォトレジスト層３８を堆積しパターンを形成する。この際、境界部ＢＳではフォトレジスト層３８を残さず、このため、後の工程において、境界部ＢＳのゲート電極層は除去される。
【００６３】
次に、図１（ａ）に示されるように、フォトレジスト層３８をマスクとして、ゲート電極層を異方性エッチングして、第１ゲート電極６、第２ゲート電極１３及び素子分離領域９を形成する。その後、後酸化等で加工のダメージを回復させる。次に、第１ゲート電極６及び第２ゲート電極１３をマスクとして、半導体基板１中に拡散層不純物を注入して、ソース／ドレイン拡散層７、１４を形成する。なお、ゲート電極層上にシリコン窒化膜やシリコン酸化膜等のマスク層を堆積させ、これをマスクとしてゲート電極層を加工してもよい。
【００６４】
この後で、図示はしないが層間絶縁膜、コンタクトプラグ、配線等を形成して半導体装置を完成させる。このように境界部ＢＳに素子分離領域が形成される場合には、図１（ａ）のように素子分離領域の底部に段差が残る。
【００６５】
次に、図１（ｂ）に示される構造の製造方法を説明する。図７（ｃ）の工程までは、図１（ａ）の構造の製造方法とその製造方法は同一である。
【００６６】
次に、図９に示されるように、ゲート電極層を加工するためのフォトレジスト層３８及び素子分離上の電極層を形成するためのフォトレジスト層３９を堆積し、パターンを形成する。ここで、フォトレジスト層３９は図９における左右方向の幅が、絶縁物３７の左右方向の幅よりも大きく、絶縁物３７の側面にゲート電極層がエッチング後に残るのに十分な幅を持つように形成される。
【００６７】
次に、図１（ｂ）に示されるように、フォトレジスト層３８、３９をマスクとして、ゲート電極層を異方性エッチングして、第１ゲート電極６、第２ゲート電極１３、ゲート構造１７及び素子分離領域９を形成する。その後、後酸化等で加工のダメージを回復させる。次に、第１ゲート電極６及び第２ゲート電極１３をマスクとして、半導体基板１中に拡散層不純物を注入して、ソース／ドレイン拡散層７、１４を形成する。なお、ゲート電極層上にシリコン窒化膜やシリコン酸化膜等のマスク層を堆積させ、これをマスクとしてゲート電極層を加工してもよい。
【００６８】
この後で、図示はしないが層間絶縁膜、コンタクトプラグ、配線等を形成して半導体装置を完成させる。このように境界部ＢＳが素子分離領域となっている場合には図１（ｂ）のように素子分離領域の底部に段差が残る。
【００６９】
次に、図２（ａ）に示される構造の製造方法を説明する。図５（ｂ）の工程までは、図１（ａ）の構造の製造方法とその製造方法は同一である。
【００７０】
次に、図１０（ａ）に示されるように、素子分離領域形成のためのフォトレジスト層４０を第２マスク層３３上に被覆する。このように、作り分けの境界部ＢＳにフォトレジストを残し、素子分離領域を形成しないことになる。第２マスク層３３を異方性エッチングした後、図１０（ｂ）に示されるように、フォトレジスト層４０を除去して、第２マスク層３３を露出させる。このとき、図示はしていないが、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２内で第２マスク層３３がエッチングされている部分がある。
【００７１】
次に、先の図６（ｂ）〜図７（ｂ）と同様な工程を経て、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２内に素子分離領域２６（図３（ａ）、（ｂ）参照）を形成する。このときの境界部ＢＳの形状を図１１（ａ）に示す。次に、図１１（ｂ）に示されるように、第１マスク層３２を除去した後で、露出した下側電極層４、１１上に上側電極層５、１２を形成する。このように境界部ＢＳをレジストで覆ったために、ゲート電極層が積層構造のまま残る。
【００７２】
次に、図１２（ａ）に示されるように、ゲート電極層を加工するためのフォトレジスト層４１を堆積し、パターンを形成する。次に、図１２（ｂ）に示されるように、フォトレジスト層４１をマスクとして、ゲート電極層を異方性エッチングして、第１ゲート電極６、第２ゲート電極１３を形成する。その後、後酸化等で加工のダメージを回復させる。次に、第１ゲート電極６及び第２ゲート電極１３をマスクとして、半導体基板１中に拡散層不純物を注入して、ソース／ドレイン拡散層７、１４及び境界部ＢＳにおける拡散層４２を形成する。なお、ゲート電極層上にシリコン窒化膜やシリコン酸化膜等のマスク層を堆積させ、これをマスクとしてゲート電極層を加工してもよい。
【００７３】
この後で、図示はしないが層間絶縁膜、コンタクトプラグ、配線等を形成して半導体装置を完成させる。このように境界部ＢＳに素子分離領域が無く、ゲート電極層が除去された場合には図１２（ｂ）に示されるような形状となる。
【００７４】
しかし、境界部ＢＳはゲート電極層が積層構造となっているためにエッチング残りが生じた場合には図２（ａ）の形状となる。すなわち、第１ゲート電極６、第２ゲート電極１３、電極層２０及び側壁絶縁膜２１をマスクとして、半導体基板１中に拡散層不純物を注入して、ソース／ドレイン拡散層７、１４を形成する。この場合でもゲート電極のショート等の問題はまったく無い。また、境界部ＢＳのゲート電極を完全に除去する場合よりもエッチング時間を短縮することができる。また、エッチング条件をトランジスタ領域のみに合わせて最適化すればよいのでトータルの加工マージンはむしろ向上する。
【００７５】
次に、図２（ｂ）に示される構造の製造方法を説明する。図１１（ｂ）の工程までは、図２（ａ）の構造の製造方法とその製造方法は同一である。
【００７６】
次に、図１３に示されるように、ゲート電極層を加工するためのフォトレジスト層４１及び境界部ＢＳのゲート構造１８を形成するためのフォトレジスト層４３を堆積し、パターンを形成する。次に、図２（ｂ）に示されるように、フォトレジスト層４１、４３をマスクとして、ゲート電極層を異方性エッチングして、第１ゲート電極６、第２ゲート電極１３、及びゲート構造１８を形成する。その後、後酸化等で加工のダメージを回復させる。次に、第１ゲート電極６、第２ゲート電極１３及びゲート構造１８をマスクとして、半導体基板１中に拡散層不純物を注入して、ソース／ドレイン拡散層７、１４を形成する。なお、ゲート電極層上にシリコン窒化膜やシリコン酸化膜等のマスク層を堆積させ、これをマスクとしてゲート電極層を加工してもよい。
【００７７】
この後で、図示はしないが層間絶縁膜、コンタクトプラグ、配線等を形成して半導体装置を完成させる。このように、図２（ｂ）に示された形状では、境界部ＢＳの半導体基板１上に、エッチングによる加工が施されていない電極層が積層されたゲート構造が形成される。
【００７８】
一般に、作り分けの境界部ＢＳは特殊な形状となっているためゲート電極の加工が難しい。この方法では境界部ＢＳのゲート電極をエッチングする必要がないので加工が容易となり歩留まりが向上する。特に図２（ｂ）に示されるように、境界部ＢＳにおいてゲート電極が積層構造となっている場合には、特に加工が困難であるので、この部分を加工しなくてよいことの効果が大きい。
【００７９】
このように本実施の形態においては、ゲート絶縁膜の膜厚または膜種の異なる２種類以上のトランジスタを持つ半導体装置において、ゲート絶縁膜を素子分離トレンチ形成に先立って作り分け、境界部ＢＳの構造を工夫することによって工程数を削減し、かつ、半導体装置を高性能化することができる。
【００８０】
さらに本実施の形態においては、異なる２種類以上のゲート絶縁膜を有する半導体装置内のそれぞれのトランジスタ領域が接する境界部ＢＳにおいて、トレンチ素子分離またはゲート電極の形状と作り分けのプロセスを工夫する。こうして、信頼性が高く、十分なプロセスマージンとデバイス性能を両立させることができる。
【００８１】
特に、本実施の形態は、素子分離領域がゲート電極に対して自己整合的に形成された不揮発性半導体装置において有用である。
【００８２】
本実施の形態では、ゲート絶縁膜の作り分けをトレンチ素子分離形成前に行っていて、かつ、作り分け時にフォトレジストがゲート絶縁膜に直接塗布されないようになっている。
【００８３】
本実施の形態によれば、素子分離端での素子分離酸化膜のエッチングが無く、かつ、ゲート絶縁膜の信頼性が高い半導体装置を提供できる。さらに、メモリセルのゲート絶縁膜としてＯＮＯ膜を使用した場合には、素子分離端において、ＯＮＯ膜厚が不均一になることを防ぐことができる。
【００８４】
図１（ａ）、（ｂ）に記載された構造では、境界部ＢＳのトレンチ素子分離の底部が上に凸となっている。図７（ａ）に示されるように、トレンチ埋め込み時に、トレンチ底部の形状を上面が反映し、境界部ＢＳ中央で埋め込み酸化膜上表面が上に凸となる。幅が広い素子分離領域は、ＣＭＰ処理時にディッシングしやすい。しかし、埋め込み形状が上に凸となっていることが、これと相殺するので、図７（ｂ）に示されるように、平坦にＣＭＰ処理を行うことができる。このように、図６２に示された従来の素子分離領域におけるトレンチの埋め込み不良やＣＭＰでのディッシングがないためにプロセスマージンが増大し、歩留まりが向上する。
【００８５】
図１（ａ）、（ｂ）では、トレンチの深さが左右で異なる場合を例に挙げたが、トレンチの深さが左右で同じでも、上に凸の部分があれば、上記の効果を得ることができる。また、ＳＴＩ底部を流れるリーク電流が減少するという効果もある。これは、凸部の段差のために、ＳＴＩ底部の辺が長くなり、リークパスが形成されにくくなるためである。
【００８６】
また、図２（ａ）に示された構成では、加工前のゲート電極は、図１２（ａ）に示されるように、境界部ＢＳにおいて、トランジスタ領域のゲート電極よりも厚く積み重なっている。ここで、境界部ＢＳのゲート電極を完全に除去しようとした場合、トランジスタ領域よりも境界部ＢＳにおいて、エッチングすべき量が多くなる。このような状態で、境界部ＢＳのゲート電極を完全に除去しようとすると、トランジスタ領域ではエッチング量が多すぎて、半導体基板自体がエッチングされてしまう。このオーバーエッチングを防ぐための加工マージンを確保することは困難である。しかし、図２（ａ）に示される本実施の形態においては、境界部ＢＳのゲート電極もトランジスタ領域のゲート電極と同じ量だけエッチングするので、エッチング量はトランジスタ領域のみで決めることができるので、加工マージンを十分に確保できる。
【００８７】
図１（ｂ）及び図２（ｂ）に示される実施の形態においては、図９及び図１０（ａ）に示されるように、ゲート加工時に境界部ＢＳをフォトレジストで覆うことで、境界部ＢＳのゲート電極をエッチングしないようにする。特に図２（ｂ）及び図１０（ｂ）に示した境界部ＢＳにおいては、ゲート電極の構造がトランジスタ領域と異なるために、トランジスタ領域と同時にエッチングすることが困難である。図１（ｂ）及び図２（ｂ）に示される本実施の形態では、エッチング量をトランジスタ領域のみで決めることができるので、加工マージンを十分に確保することが可能である。
【００８８】
図２（ａ）に示されるような境界部ＢＳのゲート電極を一部残す方法は、ゲート電極をエッチングするとき、境界部ＢＳをレジストで覆う必要が無い。このため、合わせ余裕等を取る必要が無く、境界部ＢＳのゲート電極のための領域を小さくすることができる。一方、図２（ｂ）に示されるような境界部ＢＳのゲート電極を全部残す方法では、境界部ＢＳのゲート電極のパターンが大きい。このため、このゲート電極がはがれてダストとなる可能性が無く、歩留まりを高くすることができる。
【００８９】
（第２の実施の形態）
図１４（ａ）は第２の実施の形態に係る半導体装置の境界部付近を示す断面図である。図１４（ｂ）、図１５（ａ）、（ｂ）は、それぞれ、第２の実施の形態の変更例に係る半導体装置の境界部付近を示す断面図である。本実施の形態に特徴的なことは、ゲート絶縁膜の膜種、例えば膜材料や膜厚、の異なる２種類のトランジスタ（、例えば、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２）が同一半導体基板上に存在し、両者の境界部ＢＳが、素子分離領域の形状または電極の構造に関し、両者のそれら（第１及び第２トランジスタ領域ＴＲ１、ＴＲ２における素子分離部の形状または電極の構造）と異なるものを含むことである。具体的には、境界部ＢＳには、部分によって深さの異なるトレンチ型の素子分離領域等が配設される。
【００９０】
図１４（ａ）に示された半導体記憶装置は、半導体基板１上に配置された、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２、及びこれらの間に挟まれて両者に接する境界部ＢＳを有する。第１トランジスタ領域ＴＲ１が高耐圧系トランジスタ領域である場合、半導体基板１上に形成されるゲート絶縁膜２はその厚さが１０ｎｍ〜４０ｎｍ程度のシリコン酸化膜で形成される。第２トランジスタ領域ＴＲ２が低電圧系トランジスタ領域である場合、半導体基板１上に形成されるゲート絶縁膜３はその厚さが１ｎｍ〜１０ｎｍ程度のシリコン酸化膜で形成される。第２トランジスタ領域ＴＲ２がメモリセル領域である場合、ゲート絶縁膜３はその厚さが１ｎｍ〜１０ｎｍ程度のシリコン酸化膜、またはその厚さが１０ｎｍ〜５０ｎｍ程度ＯＮＯ膜で形成される。
【００９１】
図１４（ａ）の装置では、上述の３種類のトランジスタ領域のうち少なくとも２つを隣り合わせて、それぞれのゲート絶縁膜の種類または、ゲート絶縁膜厚を異ならせて配置する。なお、半導体基板１はその中に半導体基板と逆導電型のウエルが表面付近に形成されていてもよい。さらに逆導電型のウエル上にさらに半導体基板と同一導電型の別のウエルが形成されていてもよい（以下同様）。
【００９２】
第１トランジスタ領域ＴＲ１においては、ゲート絶縁膜２上に下側電極層４が形成され、その上に上側電極層５が形成され、第１ゲート電極６が形成される。半導体基板１中には、第１ゲート電極６をマスクとして注入された１対のソース／ドレイン拡散層７が形成される。第１ゲート電極６とソース／ドレイン拡散層７が第１トランジスタ８を形成する。下側電極層４及び上側電極層５にはいずれもポリシリコン層などが用いられる。
【００９３】
図１（ａ）に示された境界部ＢＳにはトレンチ型の素子分離領域５０が配設される。素子分離領域５０のトレンチの底部には、下に凸となった凸部分５１を有する段差が形成され、トレンチは部分的に深さが異なる。第１及び第２トランジスタ領域ＴＲ１、ＴＲ２をつなぐ方向における凸部分５１の幅は１００ｎｍ〜１００００ｎｍ程度、望ましくは１００ｎｍ〜１０００ｎｍ程度である。トレンチの底部の浅い部分からの凸部分５１の高さ（深さ）は１０ｎｍ〜３００ｎｍ程度、望ましくは３０ｎｍ〜１００ｎｍ程度である。この高さは隣接する第１及び第２トランジスタ領域ＴＲ１、ＴＲ２におけるゲート電極材料の膜厚に依存して変化する。また、素子分離領域９底部の下に凸となった部分５１の幅は、製造工程におけるリソグラフィの合わせずれを考慮して与えられていて、例えば、１００ｎｍ〜１００００ｎｍ程度である。
【００９４】
境界部ＢＳに隣接した第２トランジスタ領域ＴＲ２においては、ゲート絶縁膜３上に下側電極層１１が形成され、その上に上側電極層１２が形成され、第２ゲート電極１３が形成される。半導体基板１中には、第２ゲート電極１３をマスクとして注入された１対のソース／ドレイン拡散層１４が形成される。第２ゲート電極１３とソース／ドレイン拡散層１４が第２トランジスタ１５を形成する。下側電極層１１及び上側電極層１２にはいずれもポリシリコン層などが用いられる。
【００９５】
図１４（ａ）に示された構造の場合、素子分離領域５０が、境界部ＢＳの左右のトランジスタ領域に近い部分よりも境界部ＢＳの中央においてその深さが大きい。このため、素子分離耐圧が向上する。この素子分離領域の底は、隣接するトランジスタ領域のゲート絶縁膜が厚いほど、その深さが浅く、ゲート絶縁膜が薄いほど、その深さが深く形成される。また、素子分離領域５０のトレンチの底に段差があり、素子分離領域の底の深さが、第１トランジスタ領域ＴＲ１側の部分と、第２トランジスタ領域ＴＲ２側の部分とで、５ｎｍ〜５０ｎｍ程度、望ましくは１０ｎｍ〜３０ｎｍ程度だけ異なる。これは、第１ゲート絶縁膜２の方が第２ゲート絶縁膜３よりも５ｎｍ〜５０ｎｍ程度、望ましくは１０ｎｍ〜３０ｎｍ程度だけ膜厚が厚いためである。また、左右のトランジスタ８、１５と素子分離領域５０との間に別の素子分離領域を設けることもできる。
【００９６】
図１４（ｂ）に示された半導体記憶装置では、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２の構成が図１４（ａ）と同様で、境界部ＢＳでの構成が図１４（ａ）に示された構成と異なる。素子分離領域５０の周囲において、下側電極層４が第１ゲート絶縁膜２上に形成され、下側電極層１１が第２ゲート絶縁膜３上に形成される。さらに素子分離領域５０及びその周囲の下側電極層４、１１上に上側電極層１６が形成され、ゲート構造１７が形成される。
【００９７】
この構成においては、ゲート構造１７は、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２のゲート電極６、１３と電気的に絶縁されていることが望ましい。また、左右のトランジスタ８、１５と素子分離領域５０の間に別の素子分離領域を設けることもできる。
【００９８】
図１４（ａ）、（ｂ）に示される構成では、境界部ＢＳにおいて素子分離領域５０のトレンチの底に段差があり、特に下に凸になっている凸部５１が存在することに特徴がある。さらに素子分離領域５０のトレンチの深さも第１トランジスタ領域ＴＲ１側の部分と、第２トランジスタ領域ＴＲ２側の部分とで異なる。この素子分離領域の底は、隣接するトランジスタ領域のゲート絶縁膜が厚いほど、その深さが浅く、ゲート絶縁膜が薄いほど、その深さが深く形成される。
【００９９】
素子分離領域５０の中央において素子分離深さが深くなっているため、素子分離領域の幅を小さく形成して、高集積化させても良好な素子分離耐圧を得ることができる。すなわち、従来のトランジスタ領域と境界部ＢＳにおいてトレンチ深さが一定であった場合に比べて、トレンチ幅を狭くし、素子を微細化することができる。
【０１００】
さらに、図１４（ｂ）で示される素子分離領域５０上のゲート構造１７は、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２のゲート構造と同じであるため、加工が容易である。
【０１０１】
図１５（ａ）に示された半導体記憶装置では、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２の構成が図１４（ａ）、（ｂ）と同様で、境界部ＢＳでの構成が図１４（ａ）、（ｂ）に示された構成と異なる。境界部ＢＳには、半導体基板１中に掘り込まれた凹部５２が配設される。
【０１０２】
素子分離領域は、ウエル分離などで必要な場合、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２と境界部ＢＳとの間に形成される。
【０１０３】
この形状では、境界部ＢＳに図１４（ａ）、（ｂ）に示されたような特殊形状となる素子分離領域を作成しないので、加工が容易である。
【０１０４】
図１５（ｂ）に示された半導体記憶装置では、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２の構成が図１４（ａ）、（ｂ）と同様で、境界部ＢＳでの構成が図１４（ａ）、（ｂ）に示された構成と異なる。図１５（ａ）の構造同様、境界部ＢＳにおいて、素子分離領域が形成されていない。境界部ＢＳには、半導体基板１の上に直接、電極層５３が形成される。電極層５３は上側電極層５、１２と同じ組成で、その高さは上側電極層５、１２と同じである。
【０１０５】
また、電極層５３の第１及び第２トランジスタ領域ＴＲ１、ＴＲ２側の側面には、第１及び第２導電側壁５４、５５が形成される。第１導電側壁５４は、下側電極層４と同じ組成で、電極層５３の出っ張りと第１ゲート絶縁膜２との間に配設される。第２導電側壁５５は下側電極層１１と同じ組成で、電極層５３の出っ張りと第２ゲート絶縁膜３との間に配設される。このような構造であるため、境界部ＢＳのゲート構造の高さは第１及び第２トランジスタ領域ＴＲ１、ＴＲ２において形成されたトランジスタの高さと等しくなる。
【０１０６】
素子分離領域は、ウエル分離などで必要な場合、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２と境界部ＢＳとの間に形成される。
【０１０７】
図１５（ｂ）に示された半導体記憶装置は、このように境界部ＢＳにおいて電極層５３が直接半導体基板と接する部分が存在することに特徴がある。また境界部ＢＳにおいて、電極層５３の両側には、第１及び第２ゲート絶縁膜２、３の両方が存在する。これらの構造をとることによって、同一半導体基板上に少ない工程数で複数のトランジスタを形成することが可能となる。
【０１０８】
図１５（ｂ）に示される構造においては、境界部ＢＳにおいて半導体基板がエッチングされることがなく、境界部ＢＳの電極層を除去していない。このため、エッチングするべき導電体の膜厚もトランジスタのゲート電極膜厚と同じであるので境界部ＢＳの加工に起因する歩留まり低下が無い。
【０１０９】
また本実施の形態における製造工程では、ゲート絶縁膜上にフォトレジストを直接塗布する工程が無いのでゲート絶縁膜の信頼性を向上することが可能となる。特に図１５（ｂ）に示される構造の場合、境界部ＢＳではゲート電極を残すパターンとするために、境界部ＢＳの特殊な構造のゲート電極はエッチングする必要が無いので歩留まりが向上する。
【０１１０】
本実施の形態においても、第１の実施の形態同様に図３（ａ）、（ｂ）に示される構造を有する。ゲート電極が素子分離端において、ゲート絶縁膜側面に落ち込むことがないため、素子分離領域端に寄生トランジスタが形成されることを防ぎ、トランジスタを高性能化することができる。また、自己整合型ＳＴＩプロセスを採用し、素子分離領域形成用のダミー絶縁膜やダミーゲートの堆積や除去工程がないため、工程数が少なくて済む。
【０１１１】
次に、本実施の形態に係る半導体装置の製造方法の一例を説明する。まず、図１４（ａ）に示された構造の製造方法を図１６（ａ）乃至図２０を用いて説明する。
【０１１２】
図１６（ａ）に示されるように、半導体基板１の上表面に犠牲酸化膜（図示せず）を形成する。次に、ウエル不純物やチャネル不純物を必要に応じて注入し、その後、犠牲酸化膜を除去する。つづいて半導体基板１上にシリコン酸化膜やシリコン窒化膜等の第１ゲート絶縁膜２及び多結晶シリコン等の下側電極層４を形成する。
【０１１３】
次に、図１６（ｂ）に示されるように、第１トランジスタ領域ＴＲ１及びここから境界部ＢＳの途中までをフォトレジスト層５６で覆い、その他の領域のゲート電極層及びゲート絶縁膜を除去する。除去の方法はウェットエッチング等の等方性エッチングでもＲＩＥ等の異方性エッチングのどちらでもよい。
【０１１４】
次に、図１６（ｃ）に示されるように、半導体基板１全面にシリコン酸化膜やシリコン窒化膜等の第２ゲート絶縁膜３及び多結晶シリコン等の下側電極層１１を形成する。このとき、第１トランジスタ領域ＴＲ１では、下側電極層４上に第２ゲート絶縁膜３及び下側電極層１１が形成された積層構造となる。ここで、第１トランジスタ領域ＴＲ１における下側電極層４と第２トランジスタ領域ＴＲ２における下側電極層１１は異なる物質及び膜厚を用いてもよい。しかし、これらが同一物質及び同一膜厚であれば後の工程でゲート電極を同時にエッチングすることが容易である。
【０１１５】
次に、図１７（ａ）に示されるように、第２トランジスタ領域ＴＲ２及びここから境界部ＢＳの途中までをフォトレジスト層５７で覆い、その他の領域のゲート電極層及びゲート絶縁膜を除去する。除去の方法はウェットエッチング等の等方性エッチングでもＲＩＥ等の異方性エッチングのどちらでもよい。このとき、フォトレジスト層５７の端部が残された下側電極層４の端部から離れるようにする。すなわち、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２の作り分けの境界部ＢＳの中央では下側電極層４、１１がともに除去され、半導体基板１の表面が露出するようにする。
【０１１６】
次に、図１７（ｂ）に示されるように、フォトレジスト層５７を除去した後、第１マスク層５８及び第２マスク層５９を堆積する。第１マスク層５６には、例えば、シリコン窒化膜を用い、第２マスク層５９には、例えば、シリコン酸化膜を用いる。次に、図１７（ｃ）に示されるように、素子分離領域の形成のためのフォトレジストレジスト層６０を第２マスク層５９上に堆積し、素子分離パターンを形成する。フォトレジスト層６０は、素子分離領域が形成されない部分の上方に配置される。
【０１１７】
次に、図１８（ａ）に示されるように、フォトレジスト層６０を用いて第２マスク層５９及び第１マスク層５８の素子分離パターンで開口されるように、異方性エッチングにより除去する。このとき、作り分けの境界部ＢＳの中央ではエッチング前にゲート電極が存在しなかったために、エッチング後には半導体基板１が表面に露出する。次に、図１８（ｂ）に示されるように、第１マスク層５８及び第２マスク層５９が被覆していない部分の下側電極層４、１１を異方性エッチングにより除去する。このとき、境界部ＢＳの中央では、半導体基板１がエッチングされ、凹部４４が形成される。
【０１１８】
次に、図１８（ｃ）に示されるように、素子分離領域形成のために半導体基板１をエッチングする。素子分離領域として形成される半導体基板１中トレンチ６１の深さは、例えば、５０ｎｍ〜３００ｎｍ程度、望ましくは１５０ｎｍ〜２５０ｎｍ程度である。作り分けの境界部ＢＳは図１８（ａ）で示した段差のためにトレンチ６１の底で下に凸の形状となる。凸部の段差は図１８（ａ）で残った下側電極層４、１１の膜厚とエッチングの条件に依存するが一般には１０ｎｍ〜３００ｎｍ程度、望ましくは３０ｎｍ〜１００ｎｍ程度である。
【０１１９】
また、トレンチ６１の底の深さも第１トランジスタ領域ＴＲ１側の部分と第２トランジスタ領域ＴＲ２側の部分とで異なる。ここでは、第１トランジスタ領域ＴＲ１側のトレンチ６１底部の深さが、第２トランジスタ領域ＴＲ２側のトレンチ６１底部の深さよりも５ｎｍ〜５０ｎｍ程度、望ましくは１０ｎｍ〜３０ｎｍ程度だけ浅く形成される。これは、第１ゲート絶縁膜２の方が第２ゲート絶縁膜３よりも膜厚が厚いためである。このとき、第１及び第２下側電極層４、１１に対して自己整合的に第１及び第２トランジスタ領域ＴＲ１、ＴＲ２内の半導体基板１をエッチングして、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２内に素子分離領域２６（図３（ａ）、（ｂ）参照）のためのトレンチを同時に形成する。
【０１２０】
次に、図１９（ａ）に示されるように、シリコン酸化膜等の絶縁物６２で、境界部ＢＳ内のトレンチ６１及び第１及び第２トランジスタ領域ＴＲ１、ＴＲ２内のトレンチを埋め込み、ＣＭＰ等の方法で第１マスク層５８をストッパとして絶縁物６２をエッチバックする。次に、図１９（ｂ）に示されるように、第１マスク層５８を除去した後、半導体基板１の全面に上側電極層５、１２を堆積する。上側電極層５、１２は、多結晶シリコン、または多結晶シリコンと金属もしくはシリコンと金属の化合物の積層膜、または金属もしくはシリコンと金属の化合物の単層膜からなる。次に、図１９（ｃ）に示されるように、ゲート電極を加工するためのフォトレジスト層６３を堆積し、ゲート電極パターンを形成する。
【０１２１】
次に、図１４（ａ）に示されるように、フォトレジスト層６３をマスクとしてゲート電極を異方性エッチングして、第１ゲート電極６及び第２ゲート電極１３を形成する。その後、後酸化等で加工のダメージを回復させる。次に、拡散層不純物を注入して、ソース／ドレイン拡散層７、１４を形成する。このとき、境界部ＢＳではレジスト層を残さず、境界部ＢＳのゲート電極は除去する。もちろん、ゲート電極上にシリコン窒化膜やシリコン酸化膜等のマスク層を堆積させ、これをマスクとしてゲート電極を加工してもよい。
【０１２２】
さらに図示はしないが層間絶縁膜、コンタクトプラグ、配線等を形成して半導体装置を完成させる。このように境界部ＢＳに素子分離領域が形成される場合には、素子分離トレンチの底に下方凸部５１として段差が残る。なお、また境界部ＢＳは素子分離トレンチが深くなっているので埋め込み形状もそれを反映して下に凸となる場合もある。その場合は図２０に示されるように、上表面に凹部６４が形成される。
【０１２３】
次に、図１４（ｂ）に示される構造の製造方法を説明する。図１９（ｂ）に示される工程までは、図１４（ａ）に示される構造の製造方法と同様である。上記の製造工程ではゲート電極加工のフォトレジスト層を境界部ＢＳで開口する方法を示したが、ここでは、境界部ＢＳにフォトレジスト層を残す方法が用いられる。すなわち、図２１に示されるように、作り分けの境界部ＢＳにフォトレジスト層６５を残すパターンを使用する。この際、トレンチ６１の幅よりも外側にフォトレジスト層６５の開口部が設けられる。
【０１２４】
次に、図１４（ｂ）に示されるように、フォトレジスト層６５をマスクとしてゲート電極を異方性エッチングして、第１ゲート電極６及び第２ゲート電極１３を形成する。この際、素子分離領域５０の周囲において、下側電極層４を第１ゲート絶縁膜２上に残し、下側電極層１１を第２ゲート絶縁膜３上に残す。さらに素子分離領域５０及びその周囲の下側電極層４、１１上に上側電極層１６を残し、ゲート構造１７が形成される。この後に後酸化等で加工のダメージを回復させる。次に、半導体基板１中へ拡散層不純物を注入して、第１トランジスタ領域ＴＲ１のソース／ドレイン拡散層７及び第２トランジスタ領域ＴＲ２のソース／ドレイン拡散層１４を形成する。なお、ゲート電極上にシリコン窒化膜やシリコン酸化膜等のマスク層を堆積させ、これをマスクとしてゲート電極を加工してもよい。
【０１２５】
なお、また境界部ＢＳは素子分離トレンチが深くなっているので、埋め込み形状もそれを反映して下に凸となる場合もある。その場合は図２２に示されるように、上表面に凹部６４が形成され、その凹部６４を埋め込んで、上側電極層１６が形成される。
【０１２６】
次に、図１５（ａ）に示される構造の製造方法を説明する。この構造の製造方法は図１７（ｂ）までの工程は図１４（ａ）に示される構造の製造方法と同様である。
【０１２７】
次に、図２３（ａ）に示されるように、素子分離領域形成のためのフォトレジスト層６７を第２マスク層５９上に被覆する。第２マスク層５９を異方性エッチングしたの後、図２３（ｂ）に示されるように、フォトレジスト層６７を除去し、第２マスク層５９上表面を露出させる。このとき、図示はしていないが、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２内で第２マスク層５９がエッチングされている部分がある。
【０１２８】
次に、先の図１８（ａ）〜図１９（ａ）と同様な工程を経て、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２内に素子分離領域２６（図３（ａ）、（ｂ）参照）を形成する。このときの境界部ＢＳの形状を図２４（ａ）に示す。この際、第１マスク層５８の上表面に存在する窪み６８上には第２マスク層５９が残る。
【０１２９】
次に、図２４（ｂ）に示されるように、第２マスク層５９及び第１マスク層５８を除去して、下側電極層４、１１上表面及び半導体基板１の上表面を露出させて、これらの上表面上に上側電極層５、１２を形成する。次に、図２５（ａ）に示されるように、ゲート電極形成用フォトレジスト層６９を上側電極層５、１２上に形成する。
【０１３０】
次に、図２５（ｂ）に示されるように、フォトレジスト層６９をマスクにエッチングを行い、第１ゲート電極６及び第２ゲート電極１３を形成する。この後に後酸化等で加工のダメージを回復させる。次に、半導体基板１中へ拡散層不純物を注入して、第１トランジスタ領域ＴＲ１のソース／ドレイン拡散層７及び第２トランジスタ領域ＴＲ２のソース／ドレイン拡散層１４を形成する。この工程では、境界部ＢＳもマスクで覆われていないため、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２のソース／ドレイン拡散層と同様な拡散層が境界部ＢＳにも形成される。なお、境界部ＢＳをフォトレジスト層で覆うことにより、ソース／ドレイン拡散層が形成されないようにしてもよい。
【０１３１】
このように、境界部ＢＳが素子分離領域で無く、ゲート電極が除去された場合には図２５（ｂ）のような形状となる。しかし、境界部ＢＳはゲート電極が半導体基板に直接接するためにエッチングの選択比を確保することが困難で、半導体基板がエッチングされた場合には図１５（ａ）の形状となる。この場合でもゲート電極が残っていないため、ゲート電極のショート等の問題はまったく無い。
【０１３２】
次に、図１５（ｂ）に示される構造の製造方法を説明する。図２４（ｂ）までの工程は、図１５（ａ）に示される構造の製造方法と同様である。
【０１３３】
次に、図２６に示されるように、上側電極層５、１２上に、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２のゲート電極及び境界部ＢＳのゲート構造を形成するためのフォトレジスト層７０を形成する。境界部ＢＳ周辺においては、窪み６８よりも外側に広がるようにフォトレジスト層７０が形成される。次に、図１５（ｂ）に示されるように、フォトレジスト層７０をマスクにゲート電極層がエッチングされ、第１ゲート電極６、第２ゲート電極１３、電極層５３、第１導電側壁５４及び第２導電側壁５５が形成される。この図１５（ｂ）に示される構造では、境界部ＢＳの半導体基板に直接接触した電極層が残る。
【０１３４】
作り分けの境界部ＢＳは特殊な形状となっているためゲート電極の加工が難しい。しかし、この方法では境界部ＢＳのゲート電極加工をする必要がないので、他の方法に比べて、加工が容易となり歩留まりが向上する。境界部ＢＳにおいてゲート電極が半導体基板に直接接触する場合には、特に加工が困難であるので、この部分を加工しなくてよいと効果が大きい。
【０１３５】
従来の問題であった図６２（ａ）、（ｂ）に示されるトレンチの埋め込み不良やＣＭＰでのディッシングは、境界部ＢＳでトレンチ幅が広いことに起因する。従って、本実施の形態のようにトレンチ底部を下に凸にして、かつ、トレンチ幅を従来よりも狭くすることで、素子分離耐圧を損なうことなく、埋め込み不良及びディッシングを防止できる。なお、この際の境界部ＢＳにおけるトレンチのアスペクト比（縦横比）は増大するが、メモリセル領域におけるトレンチのアスペクト比よりも小さくなるようにしておけば、アスペクト比増大による埋め込み特性低下の顕在化を防げる。
【０１３６】
図１５（ａ）に示されるように、境界部ＢＳにおいて、ゲート電極を全く残さず、半導体基板を掘り込む方法においては、境界部ＢＳにゲート電極が残らないのでダストが発生することがない。また、レジストで境界部ＢＳを覆うことも無いので、境界部ＢＳの面積を小さくすることができる。
【０１３７】
また、図２５（ａ）で示される製造方法においては、加工前のゲート電極はトランジスタ領域より厚くなっていない。このため、エッチング量はトランジスタ領域における必要量に合わせることができる。また、半導体基板がエッチングされるのは、境界部ＢＳだけであるので、エッチングによるダメージは問題とならない。
【０１３８】
また、図１５（ｂ）に示される境界部ＢＳにおいて、電極層５３、５４、５５（ゲート構造の導電性部分）を残して、かつ、電極層が半導体基板（ウエル）と電気的に接続する方法においては、ゲート電極の加工をトランジスタ領域のみに合わせることができる。特に、電極層（ゲート構造の導電性部分）をウエルと電気的に接続することで、ウエルの抵抗が下がり、ウエルの昇圧、降圧が高速化するので、デバイス性能が向上する。また、電極層を通じて、ウエルまたは半導体基板に電位を与えることが可能であるので、別にウエルコンタクトや基板コンタクトを設ける必要がない。
【０１３９】
（第３の実施の形態）
本実施の形態における半導体装置の断面図を図２７（ａ）、（ｂ）に示す。本実施の形態に特徴的なことはゲート絶縁膜の膜種または膜厚の異なる３種類のトランジスタ（、例えば、第１乃至第３トランジスタ領域ＴＲ１、ＴＲ２、ＴＲ３）が同一半導体基板上に存在し、隣接する２つのトランジスタ領域の境界部ＢＳにおいて、素子分離領域の形状または電極の構造に関し、隣接する２つのトランジスタ領域のそれらと異なるものを含むことである。
【０１４０】
図２７（ａ）に示される構造においては、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２は、図１（ａ）に示される構造と同様になっている。さらに第２及び第３トランジスタ領域ＴＲ２、ＴＲ３の間には、その底部に上に凸の凸部７１を有する素子分離領域７２が配設される。また、第３トランジスタ領域ＴＲ３には、第３ゲート絶縁膜７３が半導体基板１上に形成される。この第３ゲート絶縁膜７３は第１ゲート絶縁膜２とも第２ゲート絶縁膜３ともその組成または膜厚が異なる。この第３ゲート絶縁膜７３上には下側電極層７４と上側電極層７５が積層された第３ゲート電極７６が形成される。
【０１４１】
この第３ゲート電極７６をマスクとして、半導体基板１中には、ソース／ドレイン拡散層７７が形成され、第３トランジスタ７８が形成される。
【０１４２】
図２７（ａ）に示す例では、境界部ＢＳにおいて素子分離領域９、２７のトレンチの底に段差があり、特に上に凸になっている凸部１０、７１が存在することに特徴がある。さらに素子分離領域９の深さも第１トランジスタ領域ＴＲ１側の部分と第２トランジスタ領域ＴＲ２側の部分とで異なる。また、素子分離領域７２の深さも第２トランジスタ領域ＴＲ２側の部分と第３トランジスタ領域ＴＲ３側の部分とで異なる。ここでは、第２トランジスタ領域ＴＲ２のゲート絶縁膜３は第３トランジスタ領域ＴＲ３のゲート絶縁膜７３よりも厚さが薄いために、素子分離領域７２の底部はその厚さ分、第３トランジスタ領域ＴＲ３の素子分離領域の方がその底部の深さが浅く形成される。
【０１４３】
また、図２７（ｂ）に示す例では、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２の間の境界部ＢＳの構造が、第２及び第３トランジスタ領域ＴＲ２、ＴＲ３の間の境界部ＢＳの構造と異なることに特徴がある。第２及び第３トランジスタ領域ＴＲ２、ＴＲ３の境界部ＢＳにおいて素子分離領域８０の底に凸部は存在せず、接する領域によって深さが異なるための段差があるのみである。第２ゲート絶縁膜３の膜厚よりも第３ゲート絶縁膜８１の膜厚の方が厚く形成されるため、素子分離領域８０の第２トランジスタ領域ＴＲ２側において、深さが深く形成される。
【０１４４】
第３トランジスタ領域ＴＲ３においては、半導体基板１上に第３ゲート絶縁膜８１が形成され、この第３ゲート絶縁膜８１上に下側電極層８２及び上側電極層８３からなる第３ゲート電極８４が形成される。この第３ゲート電極８４をマスクに半導体基板１中に形成されたソース／ドレイン拡散層８５が設けられ、第３トランジスタ８６が配設される。
【０１４５】
これらの構造を採ることによって、ＳＴＩ形成用のダミー絶縁膜やダミーゲートの堆積や除去工程が不要な自己整合ＳＴＩプロセスとなり、同一半導体基板上に少ない工程数で複数のトランジスタを形成することが可能となる。また図２７（ａ）の構造における製造工程ではゲート絶縁膜上にフォトレジストを直接塗布する工程が無いのでゲート絶縁膜の信頼性を向上することが可能となる。
【０１４６】
図２７（ｂ）の構造における製造工程では作り分けたゲート電極を除去する工程が削減されるために製造プロセスを簡略化してコストを低くすることができる。
【０１４７】
図２８（ａ）は、第１トランジスタ領域ＴＲ１のゲート電極の構造を表す断面図である。図２８（ｂ）は、第２トランジスタ領域ＴＲ２のゲート電極の構造を表す断面図である。図２８（ｃ）は、第３トランジスタ領域ＴＲ３のゲート電極の構造を表す断面図である。図２８（ａ）〜（ｃ）で示すように、本実施の形態におけるトランジスタはゲート電極が素子分離領域に対して自己整合的に形成される。このため、ゲート電極が素子分離端においてゲート絶縁膜側面に落ち込むことがない。従って、ため、素子分離端に寄生トランジスタが形成されることを防ぎトランジスタを高性能化することができる。
【０１４８】
図２７（ａ）、（ｂ）で示した作り分けの境界部ＢＳの構造は、境界部ＢＳでゲート電極が重なり合わせ、素子分離トレンチを形成し、かつ、ゲート電極を除去する方法により形成される。しかし、第１の実施の形態及び第２の実施の形態で説明したのと同様に、境界部ＢＳでの重なりの有無、素子分離トレンチの有無及びゲート電極除去の有無を任意に組み合わせることができる。さらに各作り分けの境界の構造は同一構造に統一してもよいし、別々の構造としてもよい。
【０１４９】
以下に本実施の形態における図２７（ａ）に示される構造の半導体装置の製造方法の一例を説明する。図２９（ａ）乃至３０（ａ）は図４（ａ）乃至図５（ａ）に示される工程と同様である。
【０１５０】
次に、図３０（ｂ）に示されるように、第３トランジスタ領域ＴＲ３とその境界部ＢＳを露出させるフォトレジスト層９１を用いて、エッチングを行う。次に、図３０（ｃ）に示されるように、フォトレジスト層９１を除去した後で、第３ゲート絶縁膜７３を全体に堆積し、その上に下側電極層７４を形成する。次に、図３１（ａ）に示されるように、第３トランジスタ領域ＴＲ３とその境界部ＢＳにフォトレジスト層９２を設け、エッチングを行う。これにより、第１トランジスタ領域ＴＲ１に下側電極層４を露出させ、境界部ＢＳから第２トランジスタ領域ＴＲ２にかけて下側電極層１１を露出させる。
【０１５１】
次に、図３１（ｂ）に示されるように、フォトレジスト層９２を除去して、露出表面に順次、第１マスク層９３、第２マスク層９４を形成する。第１マスク層９３は、例えば、シリコン窒化膜で、第２マスク層９４は、例えば、シリコン酸化膜である。その後、第１の実施の形態の製造方法として示された図５（ｃ）から図８までの工程と同様の方法により素子分離領域及びゲート電極を加工する。さらに図示はしないが層間絶縁膜、コンタクトプラグ、配線等を形成して半導体装置を完成させる。
【０１５２】
本実施の形態の方法では、ゲート絶縁膜上にフォトレジストが直接接触する工程が無いためにゲート絶縁膜の高い信頼性を確保することができる。また作り分けの境界部ＢＳの構造は図２７（ａ）で示した構造に限られず、第１の実施の形態及び第２の実施の形態に示される別の構造を用いてもよいし、複数種類の構造を組み合わせてもよい。さらに本実施の形態の方法を用いることで４種類以上のゲート絶縁膜及びゲート電極を作り分けることもできる。
【０１５３】
次に、図２７（ｂ）に示された構造の製造方法の一例を説明する。
【０１５４】
まず、半導体基板の表面に犠牲酸化膜を形成する。ウエル不純物やチャネル不純物を必要に応じて注入した後、犠牲酸化膜を除去する。次に、図３２（ａ）に示されるように、半導体基板１上にシリコン酸化膜やシリコン窒化膜等の第１ゲート絶縁膜２及び多結晶シリコン等の下側電極層４を形成する。
【０１５５】
次に、図３２（ｂ）に示されるように、第１トランジスタ領域ＴＲ１となる部分をフォトレジスト層９５で覆い、その他の領域のゲート電極及びゲート絶縁膜を除去する。除去の方法はウェットエッチング等の等方性エッチングでもＲＩＥ等の異方性エッチングのどちらでもよい。
【０１５６】
次に、図３２（ｃ）に示されるように、半導体基板１全面にシリコン酸化膜やシリコン窒化膜等の酸化膜９６を形成する。次に、図３２（ｄ）に示されるように、第３トランジスタ領域ＴＲ３をフォトレジスト層９７で覆い、その他の領域の酸化膜９６を除去する。
【０１５７】
次に、図３３（ａ）に示されるように、露出表面上に第２ゲート絶縁膜３及び下側電極層１１、８２を形成する。酸化膜９６の上には第２ゲート絶縁膜３が形成され、膜厚が厚くなって、第３ゲート絶縁膜８１として第３トランジスタ領域ＴＲ３に形成される。下側電極層１１と下側電極層８２は異なる物質及び膜厚を用いてもよい。しかし、これらが同一物質及び同一膜厚であれば後の工程でゲート電極を同時にエッチングすることが容易である。
【０１５８】
次に、図３３（ｂ）に示されるように、第２及び第３トランジスタ領域ＴＲ２、ＴＲ３となる部分をフォトレジスト層９８で覆い、その他の領域の下側電極層１１、８２及び第２ゲート絶縁膜３を除去する。除去の方法はウェットエッチング等の等方性エッチングでもＲＩＥ等の異方性エッチングのどちらでもよい。このとき、フォトレジストの一部が第１トランジスタ領域ＴＲ１側の境界部ＢＳにかかるようにする。そのため、第１及び第２トランジスタ領域ＴＲ１、ＴＲ２の作り分けの境界部ＢＳではゲート電極が積層構造のまま残る。
【０１５９】
次に、図３３（ｃ）に示されるように、第１マスク層９９及び第２マスク層１００を堆積する。第１マスク層９９は、例えば、シリコン窒化膜であり、第２マスク層１００は、例えば、シリコン酸化膜である。この後、図６（ａ）乃至図７（ｃ）の工程と同様の工程により素子分離トレンチ、素子分離領域を形成する。
【０１６０】
次に、図３４（ａ）、（ｂ）に示される構造を、図５（ｃ）乃至図８の工程と同様の工程により形成する。次に、フォトレジスト層１０１をゲート電極形成用マスクとして用いて、図１（ａ）を参照して説明した工程と同様に、ゲート電極を加工する。第２及び第３トランジスタ領域ＴＲ２、ＴＲ３の境界部ＢＳでは、下側電極層１１、８２が共通に用いられているため、その膜厚には境界部ＢＳにおいて差は生じていない。そのため、素子分離領域８０の底部は第２ゲート絶縁膜と第３ゲート絶縁膜の膜厚の差分の段差が生じている。すなわち、膜厚の厚い第３トランジスタに隣接した側の境界部ＢＳの素子分離領域８０の深さが第２トランジスタに隣接した側の素子分離領域８０の深さよりも浅く形成される。さらに図示はしないが層間絶縁膜、コンタクトプラグ、配線等を形成して半導体装置を完成させる。
【０１６１】
図２７（ａ）に示された半導体装置の製造方法に対して、図２７（ｂ）に示された半導体装置の製造方法では、第２トランジスタ領域ＴＲ２の下側電極層１１と第３トランジスタ領域ＴＲ３の下側電極層８２を共通に堆積する。このため、除去工程が省略され、工程を簡略化することができる。
【０１６２】
作り分けの境界部ＢＳの構造は図２７（ａ）、（ｂ）で示した構造に限られず、第１の実施の形態及び第２の実施の形態で示した別の構造を用いてもよいし、複数の構造を組み合わせてもよい。さらに本実施の形態を用いることで４種類以上のゲート絶縁膜及びゲート電極を作り分けることもできる。また、高耐圧系トランジスタのゲート絶縁膜上にのみフォトレジストが直接塗布される形態となっているために、メモリセルの信頼性を損なうことなく、作り分けの工程数を削減することができる。
【０１６３】
（第４の実施の形態）
本実施の形態における半導体装置は、不揮発性記憶装置のひとつであるＭＯＮＯＳ型セル構造をもつＮＡＮＤ型ＥＥＰＲＯＭ、ＮＯＲ型ＥＥＰＲＯＭ、ＡＮＤ型ＥＥＰＲＯＭ、またはVirtual Ground Array型ＥＥＰＲＯＭのいずれかに適用する。本実施の形態にかかる作り分けの境界部ＢＳ近傍の断面図を図３５乃至図３７に示す。
【０１６４】
図３８には、選択トランジスタに挟まれて複数のメモリセルが直列に配置されたＮＡＮＤメモリセルブロックの等価回路図が示される。すなわち、不揮発性メモリセルＭ０〜Ｍ１５が直列に接続され、メモリセルＭ０の一端が選択トランジスタＳ１を介して、データ転送線ＢＬに接続され、メモリセルＭ１５の一端が選択トランジスタＳ２を介して、共通ソース線ＳＬに接続される。
【０１６５】
それぞれのメモリセルＭ０〜Ｍ１５の制御電極は、データ転送線ＷＬ０〜ＷＬ１５に接続される。また、データ転送線に沿った複数のメモリセルブロックから１つのメモリセルブロックを選択して、データ転送線に接続するため、選択トランジスタＳ１の制御電極はブロック選択線ＳＳＬに接続される。さらに、選択トランジスタＳ２の制御電極は、ブロック選択線ＧＳＬに接続され、点線で示される領域で、ＮＡＮＤメモリセルブロックＡを形成する。
【０１６６】
ここでは、メモリセルブロックＡ内に１６個のメモリセルが接続される状態を示す。しかし、データ転送線及びデータ選択線に接続するメモリセルの数は複数であればよく、２n 個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。また、選択トランジスタとして、メモリセルトランジスタと同じ構造を用いる必要は必ずしもなく、図３９に示されるように、選択トランジスタＳ１、Ｓ２として、通常のＭＯＳトランジスタを用いることができる。
【０１６７】
ＭＯＮＯＳ型不揮発性メモリは、メモリセルを構成するＭＯＮＯＳ型トランジスタ、周辺低電圧回路を構成する比較的薄いゲート酸化膜を持つＭＯＳトランジスタ（以下ＬＶ系トランジスタと呼ぶ）、周辺高電圧回路を構成する比較的厚いゲート酸化膜を持つＭＯＳトランジスタ（以下ＨＶ系トランジスタ）の少なくとも３種類のトランジスタを含む。ＭＯＮＯＳメモリセルとＬＶ系トランジスタは第１乃至第３の実施の形態による方法によって作り分けられ、その境界部ＢＳは、例えば図３５に示す形状を有する。しかし、第１乃至第３の実施の形態で説明したのと同様に、境界部ＢＳでの重なりの有無、素子分離トレンチの有無及びゲート電極除去の有無を任意に組み合わせることができる。
【０１６８】
図３５に断面が示される半導体装置において、例えば、１０14ｃｍ-3〜１０19ｃｍ-3の不純物濃度でボロンを含むＰ型半導体基板１０２上にメモリセル領域ＭＣ、低圧系（ＬＶ系）トランジスタ領域ＬＶ、及び高圧系（ＨＶ系）トランジスタ領域ＨＶ、並びに、それ等の間の境界部ＢＳが配置される。基板１０２内にＮ型ウエル１０２ｎとＰ型ウエル１０２ｐとが形成される。Ｎ型ウエル１０２ｎ内にＰ型ウエル１０２ｐが形成されると、Ｐ型半導体基板１０２と独立にＰ型ウエル１０２ｐに電圧印加できる。これにより、消去時の昇圧回路負荷を減らし、消費電力を抑えることができる。
【０１６９】
メモリセル領域ＭＣにおいて、トンネルゲート絶縁膜１０３を介して電荷蓄積層１０４が形成される。トンネルゲート絶縁膜１０３は、例えば、１から１０ｎｍの厚さのシリコン酸化膜またはオキシナイトライド膜からなる。電荷蓄積層１０４は、例えば、３ｎｍ〜５０ｎｍの厚さのＳｉＮ、ＳｉＯＮからなる。この上に、例えば、厚さが２ｎｍ〜１０ｎｍの間のシリコン酸化膜からなるブロック絶縁膜１０５が形成される。
【０１７０】
このブロック絶縁膜１０５の上には、制御ゲート１０６が１０ｎｍ〜５００ｎｍの厚さで形成され、メモリセルゲート１０７及び選択ゲート１０８が構成される。制御ゲート１０６は、例えば、ポリシリコンやＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、または、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポリシリコンのスタック構造、金属とポリシリコンのスタック構造、またはシリコンの金属化合物や金属の単層構造からなる。さらに、制御ゲート１０６の上に、１０ｎｍ〜３００ｎｍ程度の厚さのシリコン酸化膜またはシリコン窒化膜からなるマスク絶縁膜が配置される。
【０１７１】
ＬＶ系トランジスタ領域ＬＶにおいては、基板１０２上にＬＶ系ゲート絶縁膜１１３が形成され、その上にＬＶ系ゲート１０９が形成される。ＨＶ系トランジスタ領域ＨＶにおいては、基板１０２上にＨＶ系ゲート絶縁膜１１０が形成され、その上にＨＶ系ゲート１１１が形成される。
【０１７２】
これら各領域ＭＣ、ＬＶ、ＨＶにおけるゲート電極の両側には、例えば、５ｎｍ〜２００ｎｍの厚さのシリコン窒化膜またはシリコン酸化膜からなる側壁絶縁膜１１９が形成される。また、基板１０２の表面にＮ型拡散層であるソース／ドレイン拡散層１１２が形成される。これらソース／ドレイン拡散層１１２とメモリセルゲート１０７により、ＭＯＮＯＳ型不揮発性ＥＥＰＲＯＭセルが形成される。電荷蓄積層のゲート長は、例えば、０．５μｍ以下０．０１μｍ以上である。
【０１７３】
これらソース／ドレイン型拡散層１１２は、例えば、リンや砒素、アンチモンを表面濃度が１０17ｃｍ-3から１０21ｃｍ-3となるように、例えば、深さ１０ｎｍ〜５００ｎｍの間で形成される。さらに、これらソース／ドレイン拡散層１１２はメモリセル同士で直列に接続され、ＮＡＮＤ接続が実現される。また、選択ゲート１０８の一端側のソース／ドレイン拡散層１１２はコンタクトプラグ１１５を介してデータ転送線１１６に接続される。
【０１７４】
選択ゲート１０８は、メモリセルゲート１０７の制御ゲート１０６と同層で形成される。コンタクトプラグ１１５は、例えば、Ｎ型またはＰ型にドープされたポリシリコンやタングステン、及びタングステンシリサイド、Ａｌ、ＴｉＮ、Ｔｉなどが充填され、導電体領域となる。データ転送線１１６はタングステンやタングステンシリサイド、チタン、チタンナイトライド、またはアルミニウムからなる。
【０１７５】
選択ゲート１０８は、メモリセルゲート１０７の電荷蓄積層１０４と同様な構成のゲート絶縁膜１１７を介して基板１０２と対向し、選択トランジスタを形成する。選択ゲート１０８のゲート長は、メモリセルゲートのゲート長よりも長く、例えば、１μｍ以下０．０２μｍ以上に形成される。これにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。
【０１７６】
これらの各素子は、例えば、ＳｉＯ2 やＳｉＮからなる層間膜１１８によって充填される。さらに、この層間膜１１８上部には、例えば、ＳｉＯ2 やＳｉＮ、または、ポリイミドからなる絶縁膜保護層（図示せず）や、例えば、Ｗ、ＡｌやＣｕからなる上部配線（図示せず）が形成される。
【０１７７】
メモリセル領域ＭＣとＬＶ系トランジスタ領域との間には図１（ａ）に示されるような構造の第１素子分離領域１２０が配設される。ＬＶ系トランジスタとＨＶ系トランジスタ領域ＨＶとの間には、図２７（ｂ）に示されるような構造の第２素子分離領域１２１が配設される。
【０１７８】
ＬＶ系トランジスタ領域ＬＶのソース／ドレイン拡散層１１２にはコンタクトプラグ１２２が接続される。コンタクトプラグ１２２は配線１２３に接続される。また、ＨＶ系トランジスタ領域ＨＶのソース／ドレイン拡散層１１２にはコンタクトプラグ１２４が接続される。コンタクトプラグ１２４は配線１２５に接続される。
【０１７９】
本実施の形態では、ＭＯＮＯＳ型ＥＥＰＲＯＭセルを用いるため、後述する浮遊ゲート型ＥＥＰＲＯＭセルよりも書き込み電圧及び消去電圧を低電圧化することができる。このため、周辺回路トランジスタにおいて、素子分離間隔を狭めてゲート絶縁膜厚を薄膜化しても耐圧を維持することができる。
【０１８０】
よって、高電圧が印加される回路の面積を小さくでき、よりチップ面積を縮小することができる。さらに、浮遊ゲート型メモリセルと比較して、電荷蓄積層１０４の厚さを２０ｎｍ以下に小さくできる。このため、ゲート形成時のアスペクト比を低減でき、ゲート電極の加工形状を向上させ、層間膜１１８のゲート間の埋め込み特性も向上させることができ、耐圧を向上させることができる。
【０１８１】
また、浮遊ゲート電極を形成するためのプロセスやスリット作成プロセスが不要であり、よりプロセス工程を短くすることができる。また、電荷蓄積層１０４が絶縁体で、１つ１つの電荷トラップに電荷が捕獲されるので、放射線に対して電荷が抜けにくく強い耐性を持たせることができる。さらに、電荷蓄積層１０４の側壁絶縁膜が薄膜化しても、電荷蓄積層１０４に捕獲された電荷がすべて抜けてしまうことなく良好な保持特性を維持できる。
【０１８２】
図３５に示される選択トランジスタはメモリセルトランジスタと同じＭＯＮＯＳ構造をとっている。この場合、選択トランジスタとメモリセルトランジスタを作り分けるための工程を省略できるので製造コストが削減される。また作り分けのための余裕をとる必要が無いので選択トランジスタとメモリセル間の距離を小さくすることが可能で素子面積を縮小することができる。
【０１８３】
図３５に示される構造においては、ゲートが形成されていない基板１０２上には、ゲート絶縁膜は存在しない。
【０１８４】
図３６は図３５に示す構造の変更例を示す。ここでは、図３５における第１素子分離領域１２０がなく、代わりにメモリセル領域ＭＣとＬＶ系トランジスタ領域ＬＶとの間の境界部ＢＳにゲート構造１３０が形成される。ゲート構造１３０において、基板１０２上で、メモリセル領域ＭＣ側には選択ゲート１０８のゲート絶縁膜１１７が設けられ、メモリセル領域ＭＣから遠い側にはＬＶ系ゲート絶縁膜１１３が設けられる。ゲート絶縁膜１１７とＬＶ系ゲート絶縁膜１１３との間に直接基板１０２に接触するようにゲート電極材料が配設される。このゲート構造の側壁には、絶縁膜１１９が配設される。ゲート構造１３０は、絶縁膜や導電体の組成を変えて、図１５（ｂ）に示される境界部ＢＳにおける電極層５３と同様な方法で形成される。
【０１８５】
図３７は図３５に示す構造の別の変更例を示す。ここでは、図３５に示される構造において、メモリセル領域ＭＣ側のゲート電極加工時に、ゲート絶縁膜が同時に加工されずに残される場合の構造である。すなわち、メモリセル領域ＭＣ及びこれに隣接する境界部ＢＳの部分において、半導体基板表面には、トンネルゲート絶縁膜１０３及び電荷蓄積層１０４が形成される。
【０１８６】
図３７におけるメモリセル領域ＭＣとＬＶ系トランジスタ領域ＬＶの境界部ＢＳの構造として、図４０（ａ）乃至図４０（ｈ）に示した構造をとることができる。また、ＬＶ系ゲート絶縁膜とＨＶ系ゲート絶縁膜とを入れ替えることで、メモリセル領域ＭＣとＨＶ系トランジスタ領域ＨＶの境界部ＢＳにもこれらの構造は適用できる。すなわち、図４０（ａ）乃至図４０（ｈ）は、ＮＡＮＤ型ＭＯＮＯＳ半導体記憶装置の境界部ＢＳに適用可能である。
【０１８７】
なお、それぞれの境界部ＢＳにおいて、ゲート絶縁膜を設けないで、基板１０２を露出させた構造とすれば、図３５及び図３６に示される半導体装置の境界部ＢＳに適用できる。また、それぞれの境界部ＢＳに拡散層１１２を形成しない構造としてもよい。さらに各作り分けの境界の構造は同一構造に統一してもよいし、場所によって異なる別々の構造としてもよい。
【０１８８】
図４０（ａ）に示される境界部ＢＳにおいては、図１（ａ）に示される構造と同様の素子分離領域１３２が基板１０２中に形成される。素子分離領域１３２のメモリセル領域ＭＣ側にはトンネルゲート絶縁膜１０３及び電荷蓄積層１０４が形成される。素子分離領域１３２の両側で基板１０２中にソース／ドレイン拡散層１１２が形成される。素子分離領域１３２のトレンチの底部には上に凸となった凸部を有する段差が形成される。このような境界部ＢＳの構造を採ることで、ＳＴＩ埋め込み性を向上させ、ディッシングを防止し、面積を縮小することができる。
【０１８９】
図４０（ｂ）に示される境界部ＢＳにおいては、図４０（ａ）に示された構造において、素子分離領域１３２を覆って選択ゲート１０８と同じゲート構造が形成される。このような境界部ＢＳの構造を採ることで、ＳＴＩ埋め込み性を向上させ、ディッシングを防止し、ゲート加工を容易とすることができる。
【０１９０】
図４０（ｃ）に示される境界部ＢＳにおいては、図１４（ａ）に示される構造と同様の素子分離領域１３３を、図４０（ａ）における素子分離領域１３２と置き換えて形成する。このような境界部ＢＳの構造を採ることで、ＳＴＩの耐圧を向上させ、面積縮小を可能とすることができる。
【０１９１】
図４０（ｄ）に示される境界部ＢＳにおいては、図４０（ｂ）に示される構造において、素子分離領域１３２を図４０（ｃ）に示される素子分離領域１３３と入れ替えて構成する。このような境界部ＢＳの構造を採ることで、ＳＴＩの耐圧を向上させ、ゲート加工を容易とすることができる。
【０１９２】
図４０（ｅ）に示される境界部ＢＳにおいては、図２（ａ）に示される構造と同様の構造が形成される。境界部ＢＳの中央で基板１０２上には、メモリセル領域ＭＣ及びＬＶ系トランジスタ領域ＬＶのゲート構造の構成材料から形成されるゲート構造１３４が形成される。ゲート構造１３４において、基板１０２上でメモリセル領域ＭＣ側にＯＮＯ膜１３１、ＬＶ系トランジスタ領域ＬＶ側にＬＶ系ゲート絶縁膜１１３が形成される。ＯＮＯ膜１３１及び絶縁膜１１３上に電極層２０、側壁絶縁膜１１９等が形成される。ゲート構造１３４からメモリセル領域ＭＣ側で基板１０２上にトンネルゲート絶縁膜１０３及び電荷蓄積層１０４が形成される。ゲート構造１３４の両側で基板１０２中にはソース／ドレイン拡散層１１２が形成される。このような境界部ＢＳの構造を採ることで、ゲート加工を容易としＳＴＩ起因の不良を回避することができる。
【０１９３】
図４０（ｆ）に示される境界部ＢＳにおいては、図２（ｂ）に示される構造と同様の境界部ＢＳの構造を有する。境界部ＢＳの中央で基板１０２上には、メモリセル領域ＭＣ及びＬＶ系トランジスタ領域ＬＶのゲート構造の構成材料から形成されるゲート構造１３５が形成される。ゲート構造１３５において、基板１０２上でメモリセル領域ＭＣ側にＯＮＯ膜１３１、ＬＶ系トランジスタ領域ＬＶ側にＬＶ系ゲート絶縁膜１１３が配設される。ＯＮＯ膜１３１上には、制御ゲート１０８と同様の積層ゲート構造が設けられ、ＬＶ系ゲート絶縁膜１１３上には、ＬＶ系ゲート１０９の下層構造が設けられる。このゲート構造１３５の側面には絶縁膜１１９が形成される。このような境界部ＢＳの構造を採ることで、ダストを低減し、ＳＴＩ起因の不良を回避することができる。
【０１９４】
図４０（ｇ）に示される境界部ＢＳにおいては、図１５（ａ）に示される構造と同様の境界部ＢＳの構造を有する。境界部ＢＳの中央で基板１０２の表面に凹部１３６が形成される。凹部１３６からメモリセル領域ＭＣ側で基板１０２上にトンネルゲート絶縁膜１０３及び電荷蓄積層１０４が形成される。このような境界部ＢＳの構造を採ることで、ダストを低減し、ＳＴＩ起因の不良を回避することができる。
【０１９５】
図４０（ｈ）に示される境界部ＢＳにおいては、図１５（ｂ）において示されるゲート構造１３０と同様の構造が示される。ここでは、境界部中央で半導体基板１０２の表面に凹部が形成されているが、図１５（ｂ）と同様に平坦であってもよい。なお、このゲート構造においては、基板１０２の表面に絶縁膜を介さずに電極層が直接接する。このような境界部ＢＳの構造を採ることで、ゲート加工が容易で、ダストを低減し、ＳＴＩ起因の不良を回避し、アスペクト比を一致させることができる。
【０１９６】
図４１（ａ）には、メモリセルのゲート上で、データ転送線に垂直な方向での断面が示される。また、図４１（ｂ）には、周辺トランジスタのゲート上で、データ転送線に垂直な方向での断面が示される。
【０１９７】
図４１（ａ）、（ｂ）に示されるように、素子分離領域３００によって、基板１０２及びゲート絶縁膜の側面が覆われる。このため、トンネルゲート絶縁膜１０３を形成する前のエッチングで素子分離領域の端部が露出することがなく、ゲート電極１０６が基板１０２の表面よりも下方に来ることをメモリセル及び周辺トランジスタの両方で防ぐことができる。これは、この構造が自己整合ＳＴＩ方法によって形成されるためである。このようにして、素子分離領域３００とトンネルゲート絶縁膜１０３との境界での電界集中や閾値低下した寄生トランジスタが生じにくい。さらにバーズビークに起因する書き込み閾値の低下現象であるサイドウオーク現象が生じにくくなるため、より信頼性の高いトランジスタを形成できる。
【０１９８】
図４２には、ＮＯＲ型ＭＯＮＯＳ型メモリセルの等価回路図が示される。データ転送線ＢＬ１、ＢＬ２とソース線ＳＬとの間にそれぞれのメモリセルＭ０１、Ｍ０２、Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２のソース、ドレインが接続される。それぞれのゲートにはデータ選択線ＷＬ０、ＷＬ１、ＷＬ２が接続される。このようなＮＯＲ型ＭＯＮＯＳ型メモリセルにおいても本実施の形態の上記構造を適宜、変更して適用することができる。
【０１９９】
図４３には、選択トランジスタに挟まれて複数のメモリセルが直列に配置されたＡＮＤ型ＭＯＮＯＳ型メモリセルブロックの等価回路図が示される。不揮発性メモリセルＭ０〜Ｍ１５が並列に接続される。メモリセルＭ０〜Ｍ１５の一端が選択トランジスタＳ１を介して、データ転送線ＢＬに接続される。メモリセルＭ０〜Ｍ１５の他端が選択トランジスタＳ２を介して、共通ソース線ＳＬに接続される。
【０２００】
それぞれのメモリセルＭ０〜Ｍ１５の制御電極は、データ転送線ＷＬ０〜ＷＬ１５に接続される。また、データ転送線に沿った複数のメモリセルブロックから１つのメモリセルブロックを選択して、データ転送線に接続するため、選択トランジスタＳ１の制御電極はブロック選択線ＳＳＬに接続される。さらに、選択トランジスタＳ２の制御電極は、ブロック選択線ＧＳＬに接続され、点線で示される領域で、ＡＮＤメモリセルブロックＢを形成する。
【０２０１】
ここでは、メモリセルブロックＢ内に１６個のメモリセルが接続される状態を示す。しかし、データ転送線及びデータ選択線に接続するメモリセルの数は複数であればよく、２n 個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。また、選択トランジスタとして、メモリセルトランジスタと同じ構造を用いる必要は必ずしもない。例えば、図４４に示されるように、選択トランジスタＳ１、Ｓ２として、通常のＭＯＳトランジスタを用いることができる。
【０２０２】
このようなＡＮＤ型ＭＯＮＯＳ型メモリセルにおいても本実施の形態の上記構造を適宜、変更して適用することができる。
【０２０３】
次に、図４５（ａ）乃至図４８（ｃ）を用いて図３５に示される本実施の形態の不揮発性半導体記憶装置の製造方法の一例を説明する。まず、半導体基板１０２の表面に犠牲酸化膜（図示せず）を形成する。ウエル不純物やチャネル不純物を必要に応じて注入した後、犠牲酸化膜を除去する。
【０２０４】
次に、図４５（ａ）に示されるように、半導体基板１０２上に、例えば、１から１０ｎｍの厚さからなるシリコン酸化膜またはオキシナイトライド膜からなるトンネルゲート絶縁膜１０３を形成する。次に、例えば、ＳｉＮ、ＳｉＯＮからなる電荷蓄積層１０４を３ｎｍ〜５０ｎｍの厚さで形成形成する。次に、例えば、厚さが２ｎｍ〜１０ｎｍの間のシリコン酸化膜からなるブロック絶縁膜１０５を形成する。その上に、例えば、ポリシリコン層１３７を１０ｎｍ〜５００ｎｍの厚さで堆積する。
【０２０５】
次に、図４５（ｂ）に示されるように、メモリセル領域ＭＣとなる部分をフォトレジスト層１３８で覆い、その他の領域のポリシリコン層１３７、ブロック絶縁膜１０５、電荷蓄積層１０４、及びトンネルゲート絶縁膜１０３を除去する。除去の方法はウェットエッチング等の等方性エッチングでもＲＩＥ等の異方性エッチングのどちらでもよい。次に、図４５（ｃ）に示されるように、半導体基板１０２全面に、例えば、５から５０ｎｍの厚さからなるシリコン酸化膜またはオキシナイトライド膜からなるＨＶ系トランジスタのゲート絶縁膜１１０を形成する。
【０２０６】
次に、図４６（ａ）に示されるように、ＨＶ系トランジスタ領域ＨＶをフォトレジスト層１３９で覆い、その他の領域からＨＶ系トランジスタのゲート絶縁膜１１０を除去する。次に、図４６（ｂ）に示されるように、フォトレジスト層１３９を除去して、半導体基板１０２全面に、例えば、厚さ１ｎｍ〜１０ｎｍの間のシリコン酸化膜またはオキシナイトライド膜からなるＬＶ系ゲート絶縁膜１１３を形成し、ＨＶ系ゲート絶縁膜１１０を所定膜厚に形成する。このＨＶ系ゲート絶縁膜１１０を介して、例えば、ポリシリコン層１４０を、例えば、１０ｎｍ〜５００ｎｍの厚さで堆積する。
【０２０７】
このとき、メモリセル領域ＭＣは、メモリセルのポリシリコン層１３７上にＬＶ系トランジスタ用ゲート絶縁膜１１３及びポリシリコン層１４０が形成された積層構造となる。ここで、メモリセルのゲート電極とＬＶ系トランジスタのゲート電極は異なる物質及び膜厚を用いてもよい。しかし、同一物質及び同一膜厚であればゲート電極を同時にエッチングすることが容易である。
【０２０８】
次に、図４６（ｃ）に示されるように、ＬＶ系トランジスタ及びＨＶ系トランジスタの領域（周辺回路領域）をフォトレジスト層１４１で覆い、その他の領域のポリシリコン層１４０及びＬＶ系ゲート絶縁膜を除去する。除去の方法はウェットエッチング等の等方性エッチングでもＲＩＥ等の異方性エッチングのどちらでもよい。このとき、フォトレジスト層１４１の一部がメモリセル領域ＭＣにかかるようにする。そのため、メモリセル領域ＭＣと周辺回路領域の作り分けの境界部ＢＳではゲート電極が積層構造のまま残る。
【０２０９】
次に、フォトレジスト層１４１を除去し、図４７（ａ）に示されるように、第１マスク層１４２及び第２マスク層１４３を堆積する。第１マスク層１４２は、例えば、シリコン窒化膜で第２マスク層１４３は、例えば、シリコン酸化膜である。次に、図４７（ｂ）に示されるように、素子分離領域の形成のためのフォトレジスト層１４４を堆積し、素子分離パターンを形成する。ここでは作り分けの境界部ＢＳにレジストを残さず素子分離領域とする方法を説明する。
【０２１０】
次に、図４７（ｃ）に示されるように、フォトレジスト層１４４、第２マスク層１４３、及び第１マスク層１４２を異方性エッチングにより除去した後、ポリシリコン層１４０を異方性エッチングにより除去する。続いて素子分離領域形成のために半導体基板１０２をエッチングして素子分離トレンチ１４５、１４６を形成する。素子分離トレンチ１４５、１４６の深さは、例えば、５０ｎｍ〜３００ｎｍ程度である。
【０２１１】
メモリセル領域ＭＣとＬＶ系トランジスタ領域ＬＶの作り分けの境界部ＢＳでは図４６（ｂ）で生じた段差が図４７（ｂ）で残ったために素子分離領域の底で上に凸の形状となる。凸部の段差は図４６（ｂ）における段差とエッチングの条件に依存するが、例えば、１０ｎｍ〜３００ｎｍ程度、望ましくは３０ｎｍ〜１００ｎｍ程度である。また素子分離トレンチの深さも接する領域によって異なり、これはメモリセル領域ＭＣのＯＮＯ膜厚と、ＬＶ系トランジスタ領域ＬＶのゲート絶縁膜と、ＨＶ系トランジスタ領域ＨＶとの膜厚の違いを反映し、ゲート絶縁膜が薄いほど素子分離の深さが深くなる。ＬＶ系トランジスタ領域ＬＶとＨＶ系トランジスタ領域ＨＶの作り分けの境界部ＢＳでは、図４６（ｂ）で生じた段差が図４７（ｂ）で残ったために素子分離トレンチ１４６の底部の深さが異なる。
【０２１２】
次に、図４８（ａ）に示されるように、シリコン酸化膜等の絶縁膜で素子分離トレンチ１４５、１４６を埋め込み、ＣＭＰ等の方法で第１マスク層１４２をストッパとして埋め込み材をエッチバックする。境界部ＢＳにおける素子分離領域は素子分離深さが浅くなっているので埋め込み性は良好でありエッチバック後は、素子分離絶縁膜の上部はほぼ平坦となる。第１マスク層１４２を除去した後、露出面全面にゲート電極層１４０を堆積する。ゲート電極層１４０は、多結晶シリコン、または多結晶シリコンと金属もしくはシリコンと金属の化合物の積層膜、または金属もしくはシリコンと金属の化合物の単層膜からなる。さらに、１０ｎｍ〜３００ｎｍ程度の厚さのシリコン酸化膜またはシリコン窒化膜からなるマスク絶縁膜１０４が堆積される。
【０２１３】
次に、図４８（ｂ）に示されるように、ゲート電極を加工するためのフォトレジスト層１４８を堆積し、パターンを形成する。次に、図４８（ｃ）に示されるように、フォトレジスト層１４８をマスクとしてゲート電極を異方性エッチングする。その後、後酸化等で加工のダメージを回復させる。次に、必要に応じてゲート側壁絶縁膜１１９を形成して拡散層不純物を注入して、ソース／ドレイン拡散層１１２を形成する。
【０２１４】
このとき、境界部ＢＳはレジストを残さず、境界部ＢＳのゲート電極は除去する。もちろん、ゲート電極上にシリコン窒化膜やシリコン酸化膜等のマスク層を堆積させ、これをマスクとしてゲート電極を加工してもよい。さらに図示はしないが層間絶縁膜、コンタクトプラグ、配線等を形成して図３５に示されるような半導体装置を完成させる。
【０２１５】
なお、半導体基板上に半導体基板と反対導電型の第１ウエルを設け、さらにその上に半導体基板と同一導電型の第２ウエルを設けるツインウエル構成としてもよい。
【０２１６】
本実施の形態では第１乃至第３実施の形態と同様の効果を得ることができる。また、周辺回路を形成するトランジスタは、ＭＯＳ構造でゲート酸化膜厚の異なる２種類のトランジスタが例示される。しかし、周辺回路を構成するトランジスタはそのゲート酸化膜厚が３種類以上ある場合でも本実施の形態は適用できる。
【０２１７】
（第５の実施の形態）
本実施の形態における半導体装置は、不揮発性記憶装置のひとつである浮遊ゲート型セル構造を持つＮＡＮＤ型ＥＥＰＲＯＭ、ＮＯＲ型ＥＥＰＲＯＭ、ＡＮＤ型ＥＥＰＲＯＭ、またはVirtual Ground Array型ＥＥＰＲＯＭのいずれかに適用する。浮遊ゲート型不揮発性メモリではメモリセルを構成するメモリセルトランジスタ、周辺低電圧回路を構成する比較的薄いゲート酸化膜のＭＯＳトランジスタ（以下ＬＶ系トランジスタ）、周辺高電圧回路を構成する比較的厚いゲート酸化膜のＭＯＳトランジスタ（以下ＨＶ系トランジスタ）の少なくとも３種類のトランジスタが必要である。
【０２１８】
本実施の形態においても図３８または図３９に示したＮＡＮＤ型メモリセルの等価回路、図４２に示したＮＯＲ型メモリセルの等価回路、図４３または図４４に示したＡＮＤ型メモリセルの等価回路の構成がそのまま適用できる。
【０２１９】
本実施の形態にかかる作り分けの境界部ＢＳの近傍の断面図を図４９乃至図５１に示す。
【０２２０】
ここで、浮遊ゲート型メモリセルとＬＶ系トランジスタは第１乃至第３の実施の形態による方法によって作り分けられ、その境界部ＢＳは、例えば図４９に示す形状になっている。しかし、第１乃至第３の実施の形態で説明したのと同様に、境界部ＢＳでの重なりの有無、素子分離トレンチの有無及びゲート電極除去の有無を任意に組み合わせることができる。
【０２２１】
図４９に断面が示される半導体装置において、例えば、１０14ｃｍ-3〜１０19ｃｍ-3の不純物濃度でボロンを含むＰ型半導体基板１５０上にメモリセル領域ＭＣ、低圧系（ＬＶ系）トランジスタ領域ＬＶ、及び高圧系（ＨＶ系）トランジスタ領域ＨＶ、並びに、それ等の間の境界部ＢＳが配置される。基板１５０内にＮ型ウエル１５０ｎとＰ型ウエル１５０ｐとが形成される。Ｎ型ウエル１５０ｎ内にＰ型ウエル１５０ｐが形成されると、Ｐ型半導体基板１５０と独立にＰ型ウエル１５０ｐに電圧印加できる。これにより、消去時の昇圧回路負荷を減らし、消費電力を抑えることができる。
【０２２２】
メモリセル領域ＭＣにおいて、トンネルゲート絶縁膜１５１を介して電荷蓄積層１５２が形成される。トンネルゲート絶縁膜１５１は、例えば、３ｎｍ〜１５ｎｍの厚さのシリコン酸化膜またはオキシナイトライド膜からなる。電荷蓄積層１５２は、例えば、１０ｎｍ〜５００ｎｍの厚さのリンまたは砒素を１０18ｃｍ-3から１０21ｃｍ-3添加したポリシリコンからなる。
【０２２３】
電荷蓄積層１５２に対して自己整合的に、例えば、シリコン酸化膜からなる素子分離絶縁膜３０１（図５３（ａ）参照）が形成される。これは、例えば、半導体基板１５０上にトンネルゲート絶縁膜１５１及び電荷蓄積層１５２を全面堆積した後、パターニングして半導体基板１５０に達するまで、半導体基板１５０を、例えば、０．５０ｎｍ〜３００ｎｍの深さまでエッチングし、絶縁膜を埋め込むことで形成することができる。このようにトンネルゲート絶縁膜１５１及び電荷蓄積層１５２を段差のない平面に全面形成できるので、より均一性の向上した特性の揃った製膜を行うことができる。
【０２２４】
この上に、インターポリ絶縁膜１５３を介して制御ゲート電極１５４が形成される。インターポリ絶縁膜１５３は、例えば、５ｎｍ〜３０ｎｍの厚さのシリコン酸化膜またはオキシナイトライド膜、またはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる。ゲート電極１５４は、例えば、１０ｎｍ〜５００ｎｍの厚さの、リン、砒素、またはボロンを１０17ｃｍ-3から１０21ｃｍ-3を不純物添加したポリシリコン、または、ＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、または、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポリシリコンのスタック構造からなる。トンネルゲート絶縁膜１５１、電荷蓄積層１５２、インターポリ絶縁膜１５３、ゲート電極１５４からなる積層構造にてメモリセルゲート１６１と選択ゲート１６２が形成される。さらに、制御ゲート電極１５４の上に、１０ｎｍ〜３００ｎｍ程度の厚さのシリコン酸化膜またはシリコン窒化膜からなるマスク絶縁膜が配置される。
【０２２５】
ＬＶ系トランジスタ領域ＬＶにおいては、基板１５０上にＬＶ系ゲート絶縁膜１５５が形成され、その上にＬＶ系ゲート電極１５６が形成される。ＨＶ系トランジスタ領域ＨＶにおいては、基板１５０上にＨＶ系ゲート絶縁膜１５７が形成され、その上にＨＶ系ゲート電極１５８が形成される。選択トランジスタ、ＬＶ系トランジスタ、ＨＶ系トランジスタには、ゲート絶縁膜に接するゲート電極に直接電位を与えるための端子が配設される。
【０２２６】
図４９に示すように、これらゲート電極の両側には、例えば、５ｎｍ〜２００ｎｍの厚さのシリコン窒化膜またはシリコン酸化膜からなる側壁絶縁膜１５９が形成される。また、基板１５０の表面にＮ型ソース／ドレイン拡散層１６０が形成される。これらソース／ドレイン型拡散層１６０は、例えば、リンや砒素、アンチモンを表面濃度が１０17ｃｍ-3から１０21ｃｍ-3となるように深さ１０ｎｍ〜５００ｎｍの間で形成される。さらに、これらソース／ドレイン拡散層１６０は隣接するメモリセルトランジスタ同士で共有され、ＮＡＮＤ接続が実現される。これらソース／ドレイン拡散層１６０、メモリセルゲート１６１、及び選択ゲート１６２により、電荷蓄積層１５２に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルが形成される。そのゲート長は、例えば、０．５μｍ以下０．０１μｍ以上である。
【０２２７】
選択ゲート１６２の一端側のソース／ドレイン拡散層１６０はコンタクトプラグ１６３を介してデータ転送線１６７に接続される。データ転送線１６７は、タングステンやタングステンシリサイド、チタン、チタンナイトライド、またはアルミニウムからなる。コンタクトプラグ１６３は、例えば、Ｎ型またはＰ型にドープされたポリシリコンやタングステン、及びタングステンシリサイド、Ａｌ、ＴｉＮ、Ｔｉなどが充填され、導電体領域となる。
【０２２８】
選択ゲート１６２は、選択トランジスタを形成する。選択ゲート１６２のゲート長は、メモリセルゲート１６１のゲート長よりも長く、例えば、１μｍ以下０．０２μｍ以上に形成される。これにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。
【０２２９】
これらの各素子は、例えば、ＳｉＯ2 やＳｉＮからなる層間膜１６５によって充填される。さらに、この層間膜１６５上部には、例えば、ＳｉＯ2 やＳｉＮ、または、ポリイミドからなる絶縁膜保護層（図示せず）や、例えば、Ｗ、ＡｌやＣｕからなる上部配線（図示せず）が形成される。
【０２３０】
メモリセル領域ＭＣとＬＶ系トランジスタ領域ＬＶとの間には図１（ａ）に示されるような構造の第１素子分離領域１６６が配設される。ＬＶ系トランジスタとＨＶ系トランジスタ領域ＨＶとの間には、図２７（ｂ）に示されるような構造の第２素子分離領域１６７が配設される。
【０２３１】
ＬＶ系トランジスタ領域ＬＶのソース／ドレイン拡散層１６０にはコンタクトプラグ１６８が接続される。コンタクトプラグ１６８は配線１６９に接続される。また、ＨＶ系トランジスタ領域ＨＶのソース／ドレイン拡散層１６０にはコンタクトプラグ１７０が接続される。コンタクトプラグ１７０は配線１７１に接続される。
【０２３２】
図４９に示される選択トランジスタはメモリセルトランジスタと同じ積層ゲート構造を採っている。この場合、選択トランジスタとメモリセルトランジスタを作り分けるための工程を省略できるので製造コストが削減される。また作り分けのための余裕をとる必要が無いので、選択トランジスタとメモリセル間の距離を小さくすることが可能で素子面積を縮小することができる。
【０２３３】
図４９に示される構造においては、ゲートが形成されていない基板１５０上には、ゲート絶縁膜は存在しない。
【０２３４】
図５０は図４９に示す構造の変更例を示す。ここでは、図４９に示される構造に対して、メモリセル領域ＭＣにおける制御ゲート、ＬＶ系トランジスタ領域ＬＶにおけるＬＶ系ゲート、及びＨＶ系トランジスタ領域ＨＶにおけるＨＶ系ゲートの構造が異なり、他は同一である。
【０２３５】
制御ゲート１７２では、半導体基板１５０上にトンネルゲート絶縁膜１５１を介して、メモリセルゲート１６１におけるゲート電極１５４が積層される。その周囲に側壁絶縁膜１５９が形成される。ＬＶ系ゲート１７３では、半導体基板１５０上にＬＶ系ゲート絶縁膜１５５を介して、メモリセルゲート１６１におけるゲート電極１５４が積層される。その周囲に側壁絶縁膜１５９が形成される。ＨＶ系ゲート１７４では、半導体基板１５０上にＨＶ系ゲート絶縁膜１５７を介して、メモリセルゲート１６１におけるゲート電極１５４が積層される。その周囲に側壁絶縁膜１５９が形成される。すなわち、図４９では周辺回路を構成するトランジスタや選択トランジスタもメモリセルと同様の積層ゲートを有するが、図５０のように単層ゲートとしてもよい。
【０２３６】
図５１は図４９に示す構造の別の変更例を示す。ここでは、図５０に示される構造に対して、各トランジスタ領域のゲート絶縁膜がそれぞれの領域の露出した半導体基板１５０表面を被覆する点が異なり、他は同一である。すなわち、図４９及び図５０においては、ゲート電極をエッチングした領域にはゲート絶縁膜は存在しないが、図５１に示すように半導体基板１５０全面にゲート絶縁膜を残してもよい。
【０２３７】
図４９におけるメモリセル領域ＭＣとＬＶ系トランジスタ領域ＬＶの境界部ＢＳの構造として、図５２（ａ）乃至図５２（ｈ）に示した構造を採ることができる。ここで、ＬＶ系ゲート絶縁膜とＨＶ系ゲート絶縁膜とを入れ替えることで、メモリセル領域ＭＣとＨＶ系トランジスタ領域ＨＶの境界部ＢＳにもこれらの構造は適用できる。
【０２３８】
各作り分けの境界の構造は同一構造に統一してもよいし、場所によって異なる別々の構造としてもよい。また、それぞれの境界部ＢＳにおいて、拡散層１６０を形成しない構造としてもよい。
【０２３９】
図５２（ａ）に示される境界部ＢＳにおいては、図１（ａ）に示される構造と同様の素子分離領域１６６が基板１５０中に形成される。素子分離領域１６６の両側で基板１５０中にソース／ドレイン拡散層１６０が形成される。素子分離領域１６６のトレンチの底部には上に凸となった凸部を有する段差が形成される。このような境界部ＢＳの構造を採ることで、ＳＴＩ埋め込み性を向上させ、ディッシングを防止し、面積を縮小することができる。
【０２４０】
図５２（ｂ）に示される境界部ＢＳにおいては、図５２（ａ）に示された構造において、素子分離領域１６６を覆ってゲート構造が形成される。このゲート構造は、境界部ＢＳのトンネルゲート絶縁膜１５１、及びＬＶ系ゲート絶縁膜１５５上に選択ゲート１６２と同じ構造を有しし、素子分離領域１６６上には電荷蓄積層１５２を除いた選択ゲート１６２と同じ構造を有する。このような境界部ＢＳの構造を採ることで、ＳＴＩ埋め込み性を向上させ、ディッシングを防止し、ゲート加工を容易とすることができる。
【０２４１】
図５２（ｃ）に示される境界部ＢＳにおいては、図１４（ａ）に示される構造と同様の素子分離領域１７５を図５２（ａ）における素子分離領域１６６と置き換えて形成する。このような境界部ＢＳの構造を採ることで、ＳＴＩの耐圧を向上させ、面積縮小を可能とすることができる。
【０２４２】
図５２（ｄ）に示される境界部ＢＳにおいては、図５２（ｂ）に示される構造において、素子分離領域１６６を図５２（ｃ）に示される素子分離領域１７５と入れ替えて構成する。このような境界部ＢＳの構造を採ることで、ＳＴＩの耐圧を向上させ、ゲート加工を容易とすることができる。
【０２４３】
図５２（ｅ）に示される境界部ＢＳにおいては、図２（ａ）に示される構造と同様の構造が形成される。境界部ＢＳの中央で基板１５０上には、メモリセル領域ＭＣ及びＬＶ系トランジスタ領域ＬＶのゲート構造の構成材料から形成されるゲート構造１７６が形成される。ゲート構造１７６において、基板１５０上でメモリセル領域ＭＣ側にトンネル絶縁膜１５１、ＬＶ系トランジスタ領域ＬＶ側にＬＶ系ゲート絶縁膜１５５が形成される。トンネル絶縁膜１５１及び絶縁膜１５５上に電極層２０、側壁絶縁膜１５９等が形成される。ゲート構造１７６の両側で基板１５０中にはソース／ドレイン拡散層１６０が形成される。このような境界部ＢＳの構造を採ることで、ゲート加工を容易としＳＴＩ起因の不良を回避することができる。
【０２４４】
図５２（ｆ）に示される境界部ＢＳにおいては、図２（ｂ）に示される構造と同様の境界部ＢＳの構造を有する。境界部ＢＳの中央で基板１５０上には、メモリセル領域ＭＣ及びＬＶ系トランジスタ領域ＬＶのゲート構造の構成材料から形成されるゲート構造１７７が形成される。ゲート構造１７７において、基板１５０上でメモリセル領域ＭＣ側にトンネル絶縁膜１５１、ＬＶ系トランジスタ領域ＬＶ側にＬＶ系ゲート絶縁膜１５５が配設される。トンネル絶縁膜１５１上には、制御ゲート１６２と同様の積層ゲート構造が設けられ、ＬＶ系ゲート絶縁膜１５５上には、ＬＶ系ゲート電極１５６の下層構造が設けられる。このゲート構造１７７の側面には絶縁膜１５９が形成される。このような境界部ＢＳの構造を採ることで、ダストを低減し、ＳＴＩ起因の不良を回避することができる。
【０２４５】
図５２（ｇ）に示される境界部ＢＳにおいては、図１５（ａ）に示される構造と同様の境界部ＢＳの構造を有し、基板１５０上には凹部１７８が配設される。このような境界部ＢＳの構造を採ることで、ダストを低減し、ＳＴＩ起因の不良を回避することができる。
【０２４６】
図５２（ｈ）に示される境界部ＢＳにおいては、図１５（ｂ）において示される選択ゲート１６２と同様の構造が示される。ここでは、境界部中央で半導体基板１５０の表面に凹部が形成されているが、図１５（ｂ）と同様に平坦であってもよい。なお、このゲート構造においては、基板１５０表面に絶縁膜を介さずに電極層が直接接する。このような境界部ＢＳの構造を採ることで、ゲート加工が容易で、ダストを低減し、ＳＴＩ起因の不良を回避し、アスペクト比を一致させた境界部ＢＳを有する。
【０２４７】
図５３（ａ）には、メモリセルのゲート上で、データ転送線に垂直な方向での断面が示される。また、図５３（ｂ）には、周辺トランジスタのゲート上で、データ転送線に垂直な方向での断面が示される。
【０２４８】
図５３（ａ）、（ｂ）に示されるように、素子分離領域３０１によって、基板１５０及びゲート絶縁膜の側面が覆われる。このため、トンネルゲート絶縁膜１５１を形成する前のエッチングで素子分離領域の端部が露出することがなく、ゲート電極１５４が基板１５０の表面よりも下方に来ることをメモリセル及び周辺トランジスタの両方で防ぐことができる。このようにして、素子分離領域３０１とトンネルゲート絶縁膜１５１との境界での電界集中や閾値低下した寄生トランジスタが生じにくい。さらにバーズビークに起因する書き込み閾値の低下現象であるサイドウオーク現象が生じにくくなるため、より信頼性の高いトランジスタを形成できる。
【０２４９】
次に、図５４（ａ）乃至図５７（ｃ）を用いて図４９に示される本実施の形態の不揮発性半導体記憶装置の製造方法の一例を説明する。まず、半導体基板１５０の表面に犠牲酸化膜（図示せず）を形成する。ウエル不純物やチャネル不純物を必要に応じて注入した後、犠牲酸化膜を除去する。
【０２５０】
次に、図５４（ａ）に示されるように、半導体基板１５０上に、例えば、３ｎｍ〜１５ｎｍの厚さからなるシリコン酸化膜またはオキシナイトライド膜から形成されたトンネルゲート絶縁膜１５１を形成する。次に、例えば、ポリシリコンを１０ｎｍ〜５００ｎｍの厚さで堆積して、電荷蓄積層１５２を形成する。
【０２５１】
次に、図５４（ｂ）に示されるように、メモリセル領域ＭＣとなる部分をフォトレジスト層１８０で覆い、その他の領域のゲート電極及びゲート絶縁膜を除去する。除去の方法はウェットエッチング等の等方性エッチングでもＲＩＥ等の異方性エッチングのどちらでもよい。次に、図５４（ｃ）に示されるように、半導体基板１５０全面に、例えば、５ｎｍ〜５０ｎｍの厚さからなるシリコン酸化膜またはオキシナイトライド膜からなるＨＶ系トランジスタのゲート絶縁膜１５７を形成する。
【０２５２】
次に、図５５（ａ）に示されるように、ＨＶ系トランジスタ領域ＨＶをフォトレジスト層１８１で覆い、その他の領域からＨＶ系トランジスタ領域ＨＶのゲート絶縁膜を除去する。次に、図５５（ｂ）に示されるように、半導体基板１５０全面に、例えば、厚さが、例えば、１ｎｍ〜１０ｎｍの間のシリコン酸化膜、またはオキシナイトライド膜からなるＬＶ系トランジスタのゲート絶縁膜１５５を形成する。さらにその上に、例えば、ポリシリコンを１０ｎｍ〜５００ｎｍの厚さで堆積する。
【０２５３】
このとき、メモリセル領域ＭＣは、メモリセルのゲート電極上にＬＶ系トランジスタのゲート絶縁膜１５５及び第１ゲート電極１８２が形成された積層構造となる。また、あらかじめ形成されていたＨＶ系トランジスタのゲート絶縁膜１５７の膜厚も増加する。ここで、メモリセルのゲート電極とＬＶ系トランジスタのゲート電極は異なる物質及び膜厚を用いてもよい。しかし、同一物質及び同一膜厚であればゲート電極を同時にエッチングすることが容易である。
【０２５４】
次に、図５５（ｃ）に示されるように、ＬＶ系トランジスタ及びＨＶ系トランジスタの領域（周辺回路領域）をフォトレジスト層１８３で覆い、その他の領域のゲート電極及びゲート絶縁膜を除去する。除去の方法はウェットエッチング等の等方性エッチングでもＲＩＥ等の異方性エッチングのどちらでもよい。このとき、フォトレジスト層１８３の一部がメモリセル領域ＭＣにかかるようにする。そのため、メモリセル領域ＭＣと周辺回路領域の作り分けの境界部ＢＳではゲート電極が積層構造のまま残る。
【０２５５】
次に、図５６（ａ）に示されるように、フォトレジスト層１８３を除去して、第１マスク層１８４及び第２マスク層１８５を堆積する。第１マスク層１８４は、例えば、シリコン窒化膜で、第２マスク層１８５は、例えば、シリコン酸化膜である。次に、図５６（ｂ）に示されるように、素子分離領域の形成のためのフォトレジストマスク１８６を堆積し、素子分離パターンを形成する。ここでは作り分けの境界部ＢＳにレジストを残さず素子分離領域とする方法を説明する。
【０２５６】
次に、フォトマスク１８６、第２マスク層１８５を異方性エッチングにより除去した後、第１ゲート電極１５２、１８２を異方性エッチングにより除去する。続いて素子分離領域形成のために半導体基板１５０をエッチングして第１及び第２素子分離トレンチを形成する。素子分離トレンチの深さは、例えば、５０ｎｍ〜３００ｎｍ程度である。
【０２５７】
作り分けの境界部ＢＳは図５６（ｂ）で示した段差のために素子分離領域の底で上に凸の形状となる。凸部の段差は図５６（ｂ）における段差とエッチングの条件に依存するが、例えば、１０ｎｍ〜３００ｎｍ程度、望ましくは３０ｎｍ〜１００ｎｍ程度である。また素子分離領域の底の深さも接する領域によって異なり、これはメモリセルのトンネル絶縁膜厚とＬＶ系トランジスタのゲート絶縁膜とＨＶ系トランジスタのゲート絶縁膜との膜厚の違いを反映し、ゲート絶縁膜が薄いほど素子分離領域の深さが深くなる。
【０２５８】
さらにシリコン酸化膜等の絶縁膜で素子分離領域溝を埋め込み、ＣＭＰ等の方法で第１マスク層１８４をストッパとして埋め込み材をエッチバックする。素子分離境界部ＢＳは素子分離深さが浅くなるので埋め込み性は良好でありエッチバック後は、素子分離絶縁膜の上部はほぼ平坦となる。第１マスク層１８４を除去し、ＬＶ系トランジスタ領域ＬＶ及びＨＶ系トランジスタ領域ＨＶの第１ゲート電極１８２を、電荷蓄積層１５２と同様の膜厚とする。その後、素子分離トレンチに埋め込んだ絶縁膜をエッチバックする。このときの形状を図５６（ｃ）に示す。
【０２５９】
次に、図５７（ａ）に示されるように、例えば、厚さ５ｎｍ〜３０ｎｍの間のシリコン酸化膜またはオキシナイトライド膜、またはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなるインターポリ絶縁膜１５３を形成する。次に、図５７（ｂ）に示されるように、半導体基板１５０全面にゲート電極１５４を堆積する。ゲート電極１５４は、多結晶シリコン、または多結晶シリコンと金属もしくはシリコンと金属の化合物の積層膜、または金属もしくはシリコンと金属の化合物の単層膜からなる。次に、１０ｎｍ〜３００ｎｍ程度の厚さのシリコン酸化膜またはシリコン窒化膜からなるマスク絶縁膜が堆積される。次に、ゲート電極を加工するためのフォトレジスト層１８７を堆積しパターンを形成する。次に、フォトレジスト層１８７をマスクとしてゲート電極を異方性エッチングする。次に、後酸化等で加工のダメージを回復させる。
【０２６０】
次に、図５７（ｃ）に示されるように、必要に応じてゲート側壁絶縁膜１５９を形成して拡散層不純物を注入して、ソース／ドレイン拡散層１６０を形成する。このとき、境界部ＢＳはレジストを残さず、境界部ＢＳのゲート電極は除去する。さらに図示はしないが層間絶縁膜、コンタクトプラグ、配線等を形成して図４７に示されるように、半導体装置を完成させる。
【０２６１】
本実施の形態の製造方法においても、第１乃至第３の実施の形態及び第４の実施の形態における製造方法の効果がＭＯＮＯＳ特有の効果以外の点で同様に得られる。
【０２６２】
（第６の実施の形態）
本実施の形態は、図５８にその境界部ＢＳ付近での断面構造が示されるようにＭＯＮＯＳ型メモリセル構造のＡＮＤ型ＥＥＰＲＯＭに適用する。図５８は図３５に示す構造のさらに別の変更例ということができる。ここでは、メモリセル領域ＭＣとメモリセルのための選択トランジスタ領域ＳＴＲとの間に境界部ＢＳが配設される。この境界部ＢＳには、図４０（ｇ）、図１５（ａ）に示される構造と同様に基板１０２の表面に凹部１３６が形成される。凹部１３６からメモリセル領域ＭＣ側で基板１０２上にトンネルゲート絶縁膜１０３及び電荷蓄積層１０４が形成される。望ましくは、選択トランジスタ１２８のゲート絶縁膜を、ＬＶ系ゲート絶縁膜１１３と共通とすれば、工程を簡略化することができる。メモリセルブロックの等価回路は図４３または図４４に示される通りである。境界部ＢＳの構造は図４０（ａ）〜（ｈ）のいずれでもよく、工程数及び加工の容易さ等の観点から好ましい形態を用いることができる。
【０２６３】
次に、図５９（ａ）には、メモリセルのゲート上で、データ転送線に垂直な方向での断面が示される。また、図５９（ｂ）には、選択トランジスタのゲート上で、データ転送線に垂直な方向での断面が示される。
【０２６４】
図５９（ａ）、（ｂ）に示されるように、素子分離領域３０２によって、基板１０２の側面が覆われる。このため、ＯＮＯ膜１３１を形成する前のエッチングで素子分離領域の端部が露出することがなく、ゲート電極１０６、１０８が基板１０２の表面よりも下方に来ることをメモリセル及び周辺トランジスタの両方で防ぐことができる。このため、基板１０２とＯＮＯ膜１３１との境界でのゲート集中や閾値低下した寄生トランジスタが生じにくい。さらにバーズビークに起因する書き込み閾値の低下現象であるサイドウオーク現象が生じにくくなるため、より信頼性の高いトランジスタを形成できる。
【０２６５】
選択トランジスタをＭＯＳトランジスタとすることで、動作のための電圧ストレスによる閾値の変動がなくなる。このため、信頼性の高い不揮発性メモリを実現することができる。本実施の形態においても第１乃至第３の実施の形態及び第４の実施の形態と同様の効果を得ることができる。
【０２６６】
なお、以上の各実施の形態においては、周辺回路トランジスタに先立ってメモリセルトランジスタを形成したが、作りわけの順序はこれに限定されず、周辺回路トランジスタを先に作ってもよい。また第４の実施の形態乃至第６の実施の形態ではメモリセル領域ＭＣとＬＶ系トランジスタ領域ＬＶ、ＨＶ系トランジスタ領域ＨＶとＬＶ系トランジスタ領域ＬＶが、それぞれ境界を介して隣り合っている。しかし、領域の隣接の態様はこれに限定されず、例えば、メモリセル領域ＭＣとＨＶ系トランジスタ領域ＨＶとが境界部を介して隣接してもよい。
【０２６７】
【発明の効果】
本発明によれば、異なる膜材料または膜厚の複数のゲート絶縁膜を有する半導体装置の製造方法の信頼性を高めることができる。
【図面の簡単な説明】
【図１】（ａ）、（ｂ）は、それぞれ、本発明の第１の実施の形態及びその変更例に係る半導体装置の境界部付近を示す断面図。
【図２】（ａ）、（ｂ）は、それぞれ、第１の実施の形態の別の変更例に係る半導体装置の境界部付近を示す断面図。
【図３】（ａ）、（ｂ）は、それぞれ、第１の実施の形態における第１及び第２トランジスタ領域のゲート電極を延伸方向にそって示す断面図。
【図４】（ａ）〜（ｃ）は、図１（ａ）に示された構造の製造方法を示す断面図。
【図５】（ａ）〜（ｃ）は、図４（ｃ）に続く、図１（ａ）に示された構造の製造方法を示す断面図。
【図６】（ａ）〜（ｃ）は、図５（ｃ）に続く、図１（ａ）に示された構造の製造方法を示す断面図。
【図７】（ａ）〜（ｃ）は、図６（ｃ）に続く、図１（ａ）に示された構造の製造方法を示す断面図。
【図８】図７（ｃ）に続く、図１（ａ）に示された構造の製造方法を示す断面図。
【図９】図１（ｂ）に示された構造の製造方法を示す断面図。
【図１０】（ａ）、（ｂ）は、図２（ａ）に示された構造の製造方法を示す断面図。
【図１１】（ａ）、（ｂ）は、図１０（ｂ）に続く、図２（ａ）に示された構造の製造方法を示す断面図。
【図１２】（ａ）、（ｂ）は、図１１（ｂ）に続く、図２（ａ）に示された構造の製造方法を示す断面図。
【図１３】図２（ｂ）に示された構造の製造方法を示す断面図。
【図１４】（ａ）、（ｂ）は、それぞれ、本発明の第２の実施の形態及びその変更例に係る半導体装置の境界部付近を示す断面図。
【図１５】（ａ）、（ｂ）は、それぞれ、第２の実施の形態の別の変更例に係る半導体装置の境界部付近を示す断面図。
【図１６】（ａ）〜（ｃ）は、図１４（ａ）に示された構造の製造方法を示す断面図。
【図１７】（ａ）〜（ｃ）は、図１６（ｃ）に続く、図１４（ａ）に示された構造の製造方法を示す断面図。
【図１８】（ａ）〜（ｃ）は、図１７（ｃ）に続く、図１４（ａ）に示された構造の製造方法を示す断面図。
【図１９】（ａ）〜（ｃ）は、図１８（ｃ）に続く、図１４（ａ）に示された構造の製造方法を示す断面図。
【図２０】図１９（ｃ）に続く、図１４（ａ）に示された構造の製造方法を示す断面図。
【図２１】図１４（ｂ）に示された構造の製造方法を示す断面図。
【図２２】図２１に続く、図１４（ｂ）に示された構造の製造方法を示す断面図。
【図２３】（ａ）、（ｂ）は、図１５（ａ）に示された構造の製造方法を示す断面図。
【図２４】（ａ）、（ｂ）は、図２３（ｂ）に続く、図１５（ａ）に示された構造の製造方法を示す断面図。
【図２５】（ａ）、（ｂ）は、図２４（ｂ）に続く、図１５（ａ）に示された構造の製造方法を示す断面図。
【図２６】図１５（ｂ）に示された構造の製造方法を示す断面図。
【図２７】（ａ）、（ｂ）は、それぞれ、本発明の第３の実施の形態及びその変更例に係る半導体装置の境界部付近を示す断面図。
【図２８】（ａ）〜（ｃ）は、それぞれ、第３の実施の形態における第１、第２、及び第３トランジスタ領域のゲート電極を延伸方向にそって示す断面図。
【図２９】（ａ）〜（ｃ）は、図２７（ａ）に示された構造の製造方法を示す断面図。
【図３０】（ａ）〜（ｃ）は、図２９（ｃ）に続く、図２７（ａ）に示された構造の製造方法を示す断面図。
【図３１】（ａ）、（ｂ）は、図３０（ｃ）に続く、図２７（ａ）に示された構造の製造方法を示す断面図。
【図３２】（ａ）〜（ｄ）は、図２７（ｂ）に示された構造の製造方法を示す断面図。
【図３３】（ａ）〜（ｃ）は、図３２（ｄ）に続く、図２７（ｂ）に示された構造の製造方法を示す断面図。
【図３４】（ａ）、（ｂ）は、図３３（ｃ）に続く、図２７（ｂ）に示された構造の製造方法を示す断面図。
【図３５】本発明の第４の実施の形態に係る半導体装置の境界部付近を示す断面図。
【図３６】第４の実施の形態の変更例に係る半導体装置の境界部付近を示す断面図。
【図３７】第４の実施の形態の別の変更例に係る半導体装置の境界部付近を示す断面図。
【図３８】第４の実施の形態に係る半導体装置のＮＡＮＤ型ＭＯＮＯＳ型メモリセルを示す等価回路図。
【図３９】第４の実施の形態に係る半導体装置のＮＡＮＤ型ＭＯＮＯＳ型メモリセルを示す別の等価回路図。
【図４０】（ａ）〜（ｈ）は、それぞれ、図３７に示された装置において、メモリセル領域とＬＶ系トランジスタ領域との間の境界部として使用可能な構造を示す断面図。
【図４１】（ａ）、（ｂ）は、それぞれ、第４の実施の形態のＮＡＮＤ型ＭＯＮＯＳ型半導体装置のメモリセル領域及び周辺トランジスタ領域を示す断面図。
【図４２】第４の実施の形態に係る半導体装置のＮＯＲ型ＭＯＮＯＳ型メモリセルを示す等価回路図。
【図４３】第４の実施の形態に係る半導体装置のＡＮＤ型ＭＯＮＯＳ型メモリセルを示す等価回路図。
【図４４】第４の実施の形態に係る半導体装置のＡＮＤ型ＭＯＮＯＳ型メモリセルを示す別の等価回路図。
【図４５】（ａ）〜（ｃ）は、図３５に示された構造の製造方法を示す断面図。
【図４６】（ａ）〜（ｃ）は、図４５（ｃ）に続く、図３５に示された構造の製造方法を示す断面図。
【図４７】（ａ）〜（ｃ）は、図４６（ｃ）に続く、図３５に示された構造の製造方法を示す断面図。
【図４８】（ａ）〜（ｃ）は、図４７（ｃ）に続く、図３５に示された構造の製造方法を示す断面図。
【図４９】本発明の第５の実施の形態に係る半導体装置の境界部付近を示す断面図。
【図５０】第５の実施の形態の変更例に係る半導体装置の境界部付近を示す断面図。
【図５１】第５の実施の形態の別の変更例に係る半導体装置の境界部付近を示す断面図。
【図５２】（ａ）〜（ｈ）は、それぞれ、図５１に示された装置において、メモリセル領域とＬＶ系トランジスタ領域との間の境界部として使用可能な構造を示す断面図。
【図５３】（ａ）、（ｂ）は、それぞれ、第５の実施の形態のＮＡＮＤ型浮遊ゲート型半導体装置のメモリセル領域及び周辺トランジスタ領域を示す断面図。
【図５４】（ａ）〜（ｃ）は、図４９に示された構造の製造方法を示す断面図。
【図５５】（ａ）〜（ｃ）は、図５４（ｃ）に続く、図４９に示された構造の製造方法を示す断面図。
【図５６】（ａ）〜（ｃ）は、図５５（ｃ）に続く、図４９に示された構造の製造方法を示す断面図。
【図５７】（ａ）〜（ｃ）は、図５６（ｃ）に続く、図４９に示された構造の製造方法を示す断面図。
【図５８】本発明の第６の実施の形態に係る半導体装置の境界部付近を示す断面図。
【図５９】（ａ）、（ｂ）は、それぞれ、第６の実施の形態のＡＮＤ型ＭＯＮＯＳ型半導体装置のメモリセル領域及び周辺トランジスタ領域を示す断面図。
【図６０】（ａ）〜（ｄ）は、従来のトレンチ型素子分離法を示す断面図で、（ｅ）は図６０（ｄ）中の領域ＴＰを拡大して示す断面図。
【図６１】（ａ）〜（ｄ）は、従来の自己整合トレンチ素子分離法を示す断面図。
【図６２】（ａ）、（ｂ）は、それぞれ、図６１（ａ）〜（ｄ）に示す方法の問題点を説明するための断面図。
【符号の説明】
ＴＲ１、ＴＲ２、ＴＲ３…トランジスタ領域
ＢＳ…境界部
ＭＣ…メモリセル領域
ＰＴＲ…周辺トランジスタ領域
ＬＶ…低圧系トランジスタ領域
ＨＶ…高圧系トランジスタ領域
１、１０２…半導体基板
２、３、７３…ゲート絶縁膜
４、１１、７４、８２…下側電極層
５、１２、１６、７５、８３…上側電極層
６、１３、７６、８４…ゲート電極
７、１４、７７、８５、１１２、１６０…ソース／ドレイン拡散層
８、１５、７８、８６…トランジスタ
９、２６、５０、７２、８０、１２０、１２１、１３２、１３３、１４５、１４６、１６６、１６７、１７５、３００、３０１、３０２…素子分離領域
１０、７１…凸部
１７、１８、１３４、１７６…ゲート構造
２０、２２、２３、２５、５３…電極層
２１、１１９、１５９…側壁絶縁膜
３０、３１、３４、３８、３９、４０、４１、４３、５６、５７、６０、６３、６５、６７、６９、７０、９１、９２、９５、９７、９８、１０１、１３８、１３９、１４１、１４４、１４８、１８０、１８１、１８３、１８６、１８７…フォトレジスト層
３２、３３、５８、５９、９３、９４、９９、１００、１４２、１４３、１８４、１８５…マスク層
３６、６１、１４５、１４６…トレンチ
４４、５２、６４、１３６、１７８…凹部
３７、６２…絶縁物
４２…拡散層
５１…下方凸部分
５４、５５…導電側壁
１０３、１５１…トンネルゲート絶縁膜
１０４、１５２…電荷蓄積層
１０６、１５４…制御ゲート電極
１０７、１６１…メモリセルゲート
１０８、１６２…選択ゲート
１０９、１５６、１７３…ＬＶ系ゲート
１１１、１５８、１７４…ＨＶ系ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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