(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳラッチセルを基本構成とし、
前記ＣＭＯＳラッチセルの正電源側および負電源側の少なくとも一方に設けられて、電源電圧が異なる第１，第２の電源をそれぞれ選択する第１，第２のスイッチと、
前記ＣＭＯＳラッチセルのラッチ動作および出力動作の各期間に応じて前記第１，第２のスイッチをスイッチング制御する制御手段とを備え、
前記ラッチ動作の期間に前記第１のスイッチをスイッチング制御する第１のパルスに対し、前記出力動作の期間に前記第２のスイッチをスイッチング制御する第２のパルスは、前記第１のパルスよりも早く立ち上がり、当該第１のパルスよりも遅く立ち下がる
ラッチ回路。
【請求項２】
前記第１，第２のスイッチがトランジスタによって実現されている
請求項１記載のラッチ回路。
【請求項３】
請求項１記載のラッチ回路が複数個配置されており、この複数個のラッチ回路に対して前記第１，第２のスイッチが共用されている
ことを特徴とするラッチ回路。
【請求項４】
ガラス基板上に形成された薄膜トランジスタを用いて作成されている
請求項１記載のラッチ回路。
【請求項５】
シリコン基板上に形成された薄膜トランジスタを用いて作成されている
請求項１記載のラッチ回路。
【請求項６】
走査系を含む駆動回路を画素部と同一基板上に一体形成してなり、
前記走査系を、ＣＭＯＳラッチセルを基本構成とし、前記ＣＭＯＳラッチセルの正電源側および負電源側の少なくとも一方に設けられて、電源電圧が異なる第１，第２の電源をそれぞれ選択する第１，第２のスイッチと、前記ＣＭＯＳラッチセルのラッチ動作および出力動作の各期間に応じて前記第１，第２のスイッチをスイッチング制御する制御手段とを備え、
前記ラッチ動作の期間に前記第１のスイッチをスイッチング制御する第１のパルスに対し、前記出力動作の期間に前記第２のスイッチをスイッチング制御する第２のパルスは、前記第１のパルスよりも早く立ち上がり、当該第１のパルスよりも遅く立ち下がる
ラッチ回路を用いて構成した
液晶表示装置。
【請求項７】
前記第１，第２のスイッチがトランジスタによって実現されている
請求項６記載の液晶表示装置。
【請求項８】
前記ラッチ回路がデジタルデータのビット数に対応して複数個配置されており、この複数個のラッチ回路に対して前記第１，第２のスイッチが共用されている
請求項６記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ラッチ回路およびこれを搭載した液晶表示装置に関し、特にＣＭＯＳラッチセルを基本構成とし、レベルシフト機能を持つラッチ回路およびこのラッチ回路を走査系の構成回路の一つとして搭載したいわゆる駆動回路一体型液晶表示装置に関する。
【０００２】
【従来の技術】
ＣＭＯＳで構成されるレベルシフト機能を持つラッチ回路の従来例１を図１０に示す。この従来例１に係るラッチ回路は、第１，第２の入力信号ｉｎ１，ｉｎ２をラッチパルスに応答して取り込む第１，第２のスイッチ１０１，１０２と、これらスイッチ１０１，１０２によって取り込まれた各信号をラッチするＣＭＯＳラッチセル１０３と、このＣＭＯＳラッチセル１０３のラッチデータのレベルをシフトするレベルシフト回路１０４とを有する構成となっている。
【０００３】
ここで、ＣＭＯＳラッチセル１０３は、正電源電圧ＶＤＤの電源ライン１０５と負電源側電圧（例えば、グランドレベル）ＶＳＳ１の電源ライン１０６との間に並列に接続された２つのＣＭＯＳインバータ１０７，１０８からなり、一方のＣＭＯＳインバータ１０７の入力端と他方のＣＭＯＳインバータ１０８の出力端とが接続され、他方のＣＭＯＳインバータ１０８の入力端と一方のＭＯＳインバータ１０７の出力端とが接続された回路構成となっている。
【０００４】
また  レベルシフト回路１０４は、電源ライン１０５と電源電圧ＶＳＳ１よりも低い電源電圧（負電源電圧）ＶＳＳ２の電源ライン１０９との間に接続され、ＣＭＯＳラッチセル１０３でラッチされたデータの低レベル側を、電源電圧ＶＳＳ１から電源電圧ＶＳＳ２にレベルシフトする。
【０００５】
上記構成の従来例１に係るラッチ回路において、ｉｎ１としてＶＤＤ〜ＶＳＳ１の低電圧振幅の信号が入力され、ｉｎ２として信号ｉｎ１の反転信号が入力されるものとする。この低電圧振幅の信号ｉｎ１，ｉｎ２は、ラッチパルスに応答してスイッチ１０１，１０２がオンすることによってＣＭＯＳラッチセル１０３にラッチされ、その後レベルシフト回路１０４によってＶＤＤ〜ＶＳＳ２（ＶＳＳ２＜ＶＳＳ１）の振幅の信号にレベルシフトされ、出力信号ｏｕｔ１，ｏｕｔ２として導出される。
【０００６】
図１１に、レベルシフト機能を持つラッチ回路の従来例２を示す。この従来例２に係るラッチ回路は、第１，第２の入力信号ｉｎ１，ｉｎ２をラッチパルスに応答して取り込む第１，第２のスイッチ２０１，２０２と、これらスイッチ２０１，２０２によって取り込まれた各信号をラッチするＣＭＯＳラッチセル２０３とを有する構成となっている。
【０００７】
ここで、ＣＭＯＳラッチセル２０３は、電源ライン２０４と電源電圧ＶＳＳ１よりも低い電源電圧ＶＳＳ２の電源ライン２０５との間に並列に接続された２つのＣＭＯＳインバータ２０６，２０７からなり、一方のＣＭＯＳインバータ２０６の入力端と他方のＣＭＯＳインバータ２０７の出力端とが接続され、他方のＣＭＯＳインバータ２０７の入力端と一方のＭＯＳインバータ２０６の出力端とが接続された回路構成となっている。
【０００８】
上記構成の従来例２に係るラッチ回路において、ｉｎ１としてＶＤＤ〜ＶＳＳ１の低電圧振幅の信号が入力され、ｉｎ２として信号ｉｎ１の反転信号が入力されるものとする。この低電圧振幅の信号ｉｎ１，ｉｎ２は、ラッチパルスに応答してスイッチ１０１，１０２がオンすることによってＣＭＯＳラッチセル１０３にＶＤＤ〜ＶＳＳ２の振幅の信号としてラッチされ、この振幅の信号がそのまま出力信号ｏｕｔ１，ｏｕｔ２として導出される。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述した従来例１に係るラッチ回路では、ＣＭＯＳラッチセル１０３の後段にレベルシフト回路１０４を配する必要があることから、本ラッチ回路を構成する素子数が多くなるため、小面積化が困難であるという問題点がある。一方、従来例２に係るラッチ回路にあっては、従来例１に係るラッチ回路に比べてレベルシフト回路を別途設ける必要がない分だけ少ない素子数で実現できる反面、低電圧振幅の信号で強制的に高電圧振幅の信号用のラッチを書き換えなければならないため、前段の信号バッファのサイズが大きくなり、やはり小面積化が困難になるという問題点がある。
【００１０】
ところで、各画素のスイッチング素子としてポリシリコンＴＦＴ（thin film transistor；薄膜トランジスタ）が２次元マトリクス状に配置されたガラス基板（液晶パネル）上に、デジタルインターフェース駆動回路をポリシリコンＴＦＴで画素部と一体形成してなる駆動回路一体型液晶表示装置において、その作成に際して上記ラッチ回路の小面積化は、駆動回路を形成する画素部の周辺領域（額縁）の狭幅化を図る上で重要なポイントとなる。
【００１１】
すなわち、駆動回路一体型液晶表示装置において、上述したラッチ回路は、各コラム線／各ビットに対応して設けられるラッチ回路として不可欠であり、このラッチ回路として水平方向のドット数×ビット数の数だけ必要となるため、ラッチ回路を小面積化できないことは、結果として、液晶パネルの額縁の幅が広がるという問題につながる。
【００１２】
また、上述したレベルシフト機能を持つラッチ回路を搭載した駆動回路一体型液晶表示装置において、第２の電源（上記の例では、ＶＳＳ２電源）に流れる電流を極力小さくしたい場合がある。例えば、ＴＦＴで作成され駆動回路一体型液晶表示装置において、上記ラッチ回路を水平駆動系の構成回路の一つとして搭載し、同時に第２の電源発生回路をＴＦＴで作成しようとする場合である。
【００１３】
この場合、レベルシフト機能を持つラッチ回路が多数必要になるため、第２の電源発生回路へ流れる電流の総量が大きくなる。一方、電流容量を十分に確保できる電源発生回路をＴＦＴで作成するのは非常に難しい。結局、ＴＦＴでガラス基板上に第２の電源発生回路を一体形成するのが困難となり、周辺回路の面積が増大するという問題につながる。
【００１４】
なお、従来例１，２に係るラッチ回路では、ＶＤＤ〜ＶＳＳ１の低電圧振幅の信号ｉｎ１，ｉｎ２をＶＤＤ〜ＶＳＳ２の振幅の信号にレベルシフトを行う構成となっているが、さらに第３の電源の電源電圧ＶＤＤ２（ＶＤＤ２＞ＶＤＤ）へのレベルシフトを行う場合もある。
【００１５】
その従来例を図１２および図１３に示す。図１２は図１０に対応した従来例３であり、図１３は図１１に対応した従来例４である。従来例３に係るラッチ回路は、レベルシフト回路１０４の後段に、電源電圧ＶＤＤよりも高い電源電圧ＶＤＤ２の電源ライン１１０と電源電圧ＶＳＳ２の電源ライン１０９との間に接続された第２のレベルシフト回路１１１を備えた構成となっている。一方、従来例４に係るラッチ回路は、ＣＭＯＳラッチセル２０３そのものが、電源電圧ＶＤＤよりも高い電源電圧ＶＤＤ２の電源ライン２０８と電源電圧ＶＳＳ２の電源ライン２０５との間に接続された構成となっている。
【００１６】
この従来例３に係るラッチ回路および従来例４に係るラッチ回路の場合にも、先述した従来例１に係るラッチ回路および従来例２に係るラッチ回路の場合と同様の問題点を持つことになる。
【００１７】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、電源に流れる電流を抑制することができるとともに、小面積化が可能なラッチ回路およびこれを搭載した液晶表示装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明によるラッチ回路は、
ＣＭＯＳラッチセルを基本構成とし、
このＣＭＯＳラッチセルの正電源側および負電源側の少なくとも一方に設けられて、電源電圧が異なる第１，第２の電源をそれぞれ選択する第１，第２のスイッチと、ＣＭＯＳラッチセルのラッチ動作および出力動作の各期間に応じて第１，第２のスイッチをスイッチング制御する制御手段とを備え、
前記ラッチ動作の期間に前記第１のスイッチをスイッチング制御する第１のパルスに対し、前記出力動作の期間に前記第２のスイッチをスイッチング制御する第２のパルスは、前記第１のパルスよりも早く立ち上がり、当該第１のパルスよりも遅く立ち下がる
構成となっている。
【００１９】
本発明による液晶表示装置は、走査系を含む駆動回路を画素部と同一基板上に一体形成してなる駆動回路一体型液晶表示装置であって、走査系の構成回路の一つを、上記構成のラッチ回路を用いて構成している。
【００２０】
上記構成のラッチ回路およびこれを搭載した液晶表示装置において、ラッチ動作の期間では、第１のスイッチをオン（閉）させることで、第１の電源のもとにラッチ動作が行われ、入力信号がＣＭＯＳラッチセルにサンプリングラッチされる。次に、出力動作の期間では、第２のスイッチのオンさせることで、第１の電源とは電源電圧の異なる第２の電源のもとにレベル変換（レベルシフト）および出力動作が行われる。その結果、第１の電源電圧によって決まる振幅の信号が、第２の電源電圧によって決まる振幅の信号として導出される。そして、出力動作の期間に第２のスイッチをスイッチング制御する第２のパルスを、ラッチ動作の期間に第１のスイッチをスイッチング制御する第１のパルスよりも早く立ち上がりかつ遅く立ち下がるタイミング関係にすることで、第２のパルスに基づく第２のスイッチのスイッチング動作によって電源へ流れ込む電流を確実に減らすことができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００２２】
図１は、本発明の第１実施形態に係るラッチ回路の構成の一例を示す回路図である。この第１実施形態に係るラッチ回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮチャネルＭＯＳ（以下、単にＮＭＯＳと記す）トランジスタＱｎ１１およびＰチャネルＭＯＳ（以下、単にＰＭＯＳと記す）トランジスタＱｐ１１からなるＣＭＯＳインバータ１１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１２およびＰＭＯＳトランジスタＱｐ１２からなるＣＭＯＳインバータ１２とが、互いに並列に接続されてなるＣＭＯＳラッチセル１０を基本構成としている。
【００２３】
このＣＭＯＳラッチセル１０において、ＣＭＯＳインバータ１１の入力端、即ちＭＯＳトランジスタＱｎ１１，Ｑｐ１１のゲート共通接続点と、ＣＭＯＳインバータ１２の出力端、即ちＭＯＳトランジスタＱｎ１２，Ｑｐ１２のドレイン共通接続点とが接続され、さらにＣＭＯＳインバータ１２の入力端、即ちＭＯＳトランジスタＱｎ１２，Ｑｐ１２のゲート共通接続点とＣＭＯＳインバータ１１の出力端、即ちＭＯＳトランジスタＱｎ１１，Ｑｐ１１のドレイン共通接続点とが接続されている。
【００２４】
ＣＭＯＳインバータ１１の入力端と第１回路入力端子１３との間にスイッチ１５が接続され、ＣＭＯＳインバータ１２の入力端と第２回路入力端子１４との間にスイッチ１６が接続されている。また、ＣＭＯＳインバータ１２の出力端は第１回路出力端子１７に、ＣＭＯＳインバータ１１の出力端は第２回路出力端子１８にそれぞれ接続されている。そして、これら回路出力端子１７，１８を通して互いに逆極性（逆相）の２つの出力信号ｏｕｔ１，ｏｕｔ２が導出される。
【００２５】
このＣＭＯＳラッチセル１０の正電源側、即ちノードＡは正の電源電圧ＶＤＤの電源ライン１９に直接接続されている。また、負電源側、即ちノードＢはスイッチ２０を介して負電源側電圧（例えば、グランドレベル）ＶＳＳ１の電源ライン２２に接続されるとともに、スイッチ２１を介して電源電圧ＶＳＳ１よりも低い電源電圧（負電源電圧）ＶＳＳ２の電源ライン２３に接続されている。
【００２６】
スイッチ２０はスイッチ１５，１６と共に、図示せぬ制御回路から入力端子２４に入力されるアウトプットイネーブルパルスｏｅ１によってスイッチング制御される。一方、スイッチ２１は、上記制御回路から入力端子２５に入力されるアウトプットイネーブルパルスｏｅ２によってスイッチング制御される。
【００２７】
上記構成の第１実施形態に係るラッチ回路において、第１回路入力端子１３にはＶＤＤ〜ＶＳＳ１の振幅を持つ信号ｉｎ１が入力され、第２回路入力端子１４には入力信号ｉｎ１の反転信号ｉｎ２が入力されるものとする。ここで、第１実施形態に係るラッチ回路の回路動作について、図２のタイミングチャートを用いて説明する。
【００２８】
先ず、アクティブ“Ｈ”のアウトプットイネーブルパルスｏｅ１が入力端子２４に入力されると、これに応答してスイッチ１５，１６がオン（閉）状態となって入力信号ｉｎ１，ｉｎ２をサンプリングし、ＣＭＯＳラッチセル１０へ伝達する。これにより、入力信号ｉｎ１，ｉｎ２は、ＶＤＤ〜ＶＳＳ１の振幅で一旦ＣＭＯＳラッチセル１０にラッチされる。
【００２９】
このラッチ動作の期間では、スイッチ２０がアウトプットイネーブルパルスｏｅ１に応答してオン状態にある一方、アウトプットイネーブルパルスｏｅ２がアウトプットイネーブルパルスｏｅ１の逆極性（“Ｌ”レベル）にあることから、スイッチ２１がオフ（開）状態にあるため、ＣＭＯＳラッチセル１０の負電源側は電源電圧ＶＳＳ１の電源ライン２２に接続されることになる。
【００３０】
次に、アウトプットイネーブルパルスｏｅ１が“Ｌ”レベルに遷移するとともに、アウトプットイネーブルパルスｏｅ２が“Ｈ”レベルに遷移することによって出力動作の期間に移行する。この期間では、スイッチ２０がオフ状態、スイッチ２１がオン状態となるため、ＣＭＯＳラッチセル１０の負電源側は電源電圧ＶＳＳ２の電源ライン２３に接続されることになる。
【００３１】
これにより、ＣＭＯＳラッチセル１０において、それまでＶＤＤ〜ＶＳＳ１の振幅でラッチされていた信号が、ＶＤＤ〜ＶＳＳ２の振幅を持つことになる。そして、このＶＤＤ〜ＶＳＳ２の振幅の信号が信号ｏｕｔ１，ｏｕｔ２として出力されることになる。その結果、ＶＤＤ〜ＶＳＳ１の振幅を持つ信号ｉｎ１，ｉｎ２をサンプリングラッチし、ＶＤＤ〜ＶＳＳ２の振幅を持つ信号ｏｕｔ１，ｏｕｔ２にレベル変換（レベルシフト）することができる。
【００３２】
上述したように、第１実施形態に係るラッチ回路では、ＣＭＯＳラッチセル１０を基本構成とし、レベルシフト機能を持つラッチ回路において、ＣＭＯＳラッチセル１０の負電源側にＶＳＳ１電源とＶＳＳ２電源を選択する２つのスイッチ２０，２１を設け、これらスイッチ２０，２１をＣＭＯＳラッチセル１０のラッチ動作および出力動作の各期間に応じてスイッチング制御するようにしたことにより、ＣＭＯＳラッチセル１０がラッチ動作の期間ではＶＳＳ１電源で動作し、出力動作の期間ではＶＳＳ２電源で動作することになる。
【００３３】
これにより、ＶＳＳ１／ＶＳＳ２の電源に流れる電流を抑制することができ、特に出力負荷を充電するための充電電流の多くはＶＤＤ電源からＶＳＳ１電源に向かって流れるため、ＶＳＳ２電源に流れる電流が非常に少ない。しかも、少ない回路素子数でラッチ動作およびレベルシフト動作を実現できるとともに、低電圧振幅の信号で強制的に高電圧振幅の信号用のラッチを書き換える必要がなく、前段の信号バッファのサイズが小さくて済むため、小面積化のレベルシフト機能付きラッチ回路を実現できることになる。
【００３４】
図３に、別のタイミング例を示す。図３のタイミング例では、アウトプットイネーブルパルスｏｅ２の立ち下がりがアウトプットイネーブルパルスｏｅ１の立ち上がりよりも若干早く、アウトプットイネーブルパルスｏｅ２の立ち上がりがアウトプットイネーブルパルスｏｅ１の立ち下がりよりも若干遅くなっている。このようなタイミング関係にすることで、ＶＳＳ２電源へ流れ込む電流を確実に減らすことができる。
【００３５】
図４は、第１実施形態に係るラッチ回路の具体例を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。この具体例に係るラッチ回路では、図１のスイッチ１５，１６，２０，２１として、ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４，Ｑｎ１５，Ｑｎ１６を用い、トランジスタＱｎ１３，Ｑｎ１４，Ｑｎ１５の各ゲートにアウトプットイネーブルパルスｏｅ１を、トランジスタＱｎ１６のゲートにアウトプットイネーブルパルスｏｅ２をそれぞれ印加するようにした構成となっている。
【００３６】
このように、スイッチ１５，１６，２０，２１をトランジスタで実現した場合にも、その回路の動作は図１の回路の場合と同じである。また、タイミング例についても図２および図３と同じである。なお、本具体例では、スイッチ１５，１６，２０，２１をＮＭＯＳで実現しているが、アウトプットイネーブルパルスｏｅ１，ｏｅ２がアクティブ“Ｌ”の場合には、その極性は逆になることは明らかである。
【００３７】
図５は、本発明の第２実施形態に係るラッチ回路の構成の一例を示す回路図である。この第２実施形態に係るラッチ回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ３１およびＰＭＯＳトランジスタＱｐ３１からなるＣＭＯＳインバータ３１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ３２およびＰＭＯＳトランジスタＱｐ３２からなるＣＭＯＳインバータ３２とが、互いに並列に接続されてなるＣＭＯＳラッチセル３０を基本構成としている。
【００３８】
このＣＭＯＳラッチセル３０において、ＣＭＯＳインバータ３１の入力端、即ちＭＯＳトランジスタＱｎ３１，Ｑｐ３１のゲート共通接続点と、ＣＭＯＳインバータ３２の出力端、即ちＭＯＳトランジスタＱｎ３２，Ｑｐ３２のドレイン共通接続点とが接続され、さらにＣＭＯＳインバータ３２の入力端、即ちＭＯＳトランジスタＱｎ３２，Ｑｐ３２のゲート共通接続点とＣＭＯＳインバータ３１の出力端、即ちＭＯＳトランジスタＱｎ３１，Ｑｐ３１のドレイン共通接続点とが接続されている。
【００３９】
ＣＭＯＳインバータ３１の入力端と第１回路入力端子３３との間にスイッチ３５が接続され、ＣＭＯＳインバータ３２の入力端と第２回路入力端子３４との間にスイッチ３６が接続されている。また、ＣＭＯＳインバータ３２の出力端は第１回路出力端子３７に、ＣＭＯＳインバータ３１の出力端は第２回路出力端子３８にそれぞれ接続されている。そして、これら回路出力端子３７，３８を通して互いに逆極性（逆相）の２つの出力信号ｏｕｔ１，ｏｕｔ２が導出される。
【００４０】
このＣＭＯＳラッチセル３０の正電源側、即ちノードＡはスイッチ３９を介して正電源電圧ＶＤＤ１の電源ライン４１に接続されるとともに、スイッチ４０を介して電源電圧ＶＤＤ１よりも高い電源電圧ＶＤＤ２の電源ライン４２に接続されている。また、負電源側、即ちノードＢは負電源側電圧（例えば、グランドレベル）ＶＳＳの電源ライン４３に直接接続されている。
【００４１】
スイッチ３９はスイッチ３５，３６と共に、図示せぬ制御回路から入力端子４４に入力されるアウトプットイネーブルパルスｏｅ１によってスイッチング制御される。一方、スイッチ４０は、上記制御回路から入力端子４５に入力されるアウトプットイネーブルパルスｏｅ２によってスイッチング制御される。
【００４２】
上記構成の第２実施形態に係るラッチ回路において、第１回路入力端子３３にはＶＤＤ１〜ＶＳＳの振幅を持つ信号ｉｎ１が入力され、第２回路入力端子３４には入力信号ｉｎ１の反転信号ｉｎ２が入力されるものとする。また、アウトプットイネーブルパルスｏｅ１，ｏｅ２としては、第１実施形態に係るラッチ回路の場合と同様に、図２又は図３のタイミング関係にあるパルスが入力される。
【００４３】
これにより、第２実施形態に係るラッチ回路では、基本的に、第１実施形態に係るラッチ回路と同じ動作が行われる。すなわち、アウトプットイネーブルパルスｏｅ１がアクティブのラッチ動作の期間では、ＶＤＤ１電源のもとで動作し、ＶＤＤ１〜ＶＳＳの振幅を持つ信号ｉｎ１，ｉｎ２がスイッチ３５，３６を通してＣＭＯＳラッチセル３０に同じ振幅で一旦ラッチされる。
【００４４】
次に、アウトプットイネーブルパルスｏｅ２がアクティブの出力動作の期間では、ＣＭＯＳラッチセル３０の正側の電源がＶＤＤ１電源からＶＤＤ２電源に切り換わるため、ＶＤＤ１〜ＶＳＳの振幅を持つ信号がＶＤＤ２〜ＶＳＳの振幅の信号にレベルシフトされ、これが出力信号ｏｕｔ１，ｏｕｔ２として導出されることになる。
【００４５】
上述したように、第２実施形態に係るラッチ回路では、ＣＭＯＳラッチセル３０の正電源側に電源選択用の２つのスイッチ３９，４０を設け、これらスイッチ３９，４０をＣＭＯＳラッチセル３０のラッチ動作および出力動作の各期間に応じてスイッチング制御することにより、ラッチ動作の期間ではＶＤＤ１電源で動作し、出力動作の期間ではＶＤＤ２電源で動作することになるため、第１実施形態の場合と同様に、ＶＤＤ１／ＶＤＤ２の電源に流れる電流を抑制することができ、しかも少ない回路素子数で構成できるとともに、低電圧振幅の信号で強制的に高電圧振幅の信号用のラッチを書き換える必要がなく、前段の信号バッファのサイズが小さくて済むため、小面積化が可能となる。
【００４６】
図６は、本発明の第３実施形態に係るラッチ回路の構成の一例を示す回路図である。この第３実施形態に係るラッチ回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ５１およびＰＭＯＳトランジスタＱｐ５１からなるＣＭＯＳインバータ５１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ５２およびＰＭＯＳトランジスタＱｐ５２からなるＣＭＯＳインバータ５２とが、互いに並列に接続されてなるＣＭＯＳラッチセル５０を基本構成としている。
【００４７】
このＣＭＯＳラッチセル５０において、ＣＭＯＳインバータ５１の入力端、即ちＭＯＳトランジスタＱｎ５１，Ｑｐ５１のゲート共通接続点と、ＣＭＯＳインバータ５２の出力端、即ちＭＯＳトランジスタＱｎ５２，Ｑｐ５２のドレイン共通接続点とが接続され、さらにＣＭＯＳインバータ５２の入力端、即ちＭＯＳトランジスタＱｎ５２，Ｑｐ５２のゲート共通接続点とＣＭＯＳインバータ５１の出力端、即ちＭＯＳトランジスタＱｎ５１，Ｑｐ５１のドレイン共通接続点とが接続されている。
【００４８】
ＣＭＯＳインバータ５１の入力端と第１回路入力端子５３との間にスイッチ５５が接続され、ＣＭＯＳインバータ５２の入力端と第２回路入力端子５４との間にスイッチ５６が接続されている。また、ＣＭＯＳインバータ５２の出力端は第１回路出力端子５７に、ＣＭＯＳインバータ５１の出力端は第２回路出力端子５８にそれぞれ接続されている。そして、これら回路出力端子５７，５８を通して互いに逆極性（逆相）の２つの出力信号ｏｕｔ１，ｏｕｔ２が導出される。
【００４９】
このＣＭＯＳラッチセル５０の正電源側、即ちノードＡはスイッチ５９を介して正電源電圧ＶＤＤ１の電源ライン６１に接続されるとともに、スイッチ６０を介して電源電圧ＶＤＤ１よりも高い電源電圧ＶＤＤ２の電源ライン６２に接続されている。また、負電源側、即ちノードＢはスイッチ６３を介して負電源側電圧（例えば、グランドレベル）ＶＳＳ１の電源ライン６５に接続されるとともに、スイッチ６４を介して電源電圧ＶＳＳ１よりも低い電源電圧（負電源電圧）ＶＳＳ２の電源ライン６６に接続されている。
【００５０】
スイッチ５９，６３はスイッチ５５，５６と共に、図示せぬ制御回路から入力端子６７に入力されるアウトプットイネーブルパルスｏｅ１によってスイッチング制御される。一方、スイッチ６０，６４は、上記制御回路から入力端子６８に入力されるアウトプットイネーブルパルスｏｅ２によってスイッチング制御される。
【００５１】
上記構成の第３実施形態に係るラッチ回路において、第１回路入力端子５３にはＶＤＤ１〜ＶＳＳの振幅を持つ信号ｉｎ１が入力され、第２回路入力端子５４には入力信号ｉｎ１の反転信号ｉｎ２が入力されるものとする。また、アウトプットイネーブルパルスｏｅ１，ｏｅ２としては、第１，第２実施形態に係るラッチ回路の場合と同様に、図２又は図３のタイミング関係にあるパルスが入力される。
【００５２】
これにより、第３実施形態に係るラッチ回路では、基本的に、第１，第２実施形態に係るラッチ回路と同じ動作が行われる。すなわち、アウトプットイネーブルパルスｏｅ１がアクティブのラッチ動作の期間では、ＶＤＤ１，ＶＳＳ１の各電源のもとで動作し、ＶＤＤ１〜ＶＳＳ１の振幅を持つ信号ｉｎ１，ｉｎ２がスイッチ５５，５６を通してＣＭＯＳラッチセル５０に同じ振幅で一旦ラッチされる。
【００５３】
次に、アウトプットイネーブルパルスｏｅ２がアクティブの出力動作の期間では、ＣＭＯＳラッチセル５０の正側の電源がＶＤＤ１電源からＶＤＤ２電源に切り換わるとともに、負側の電源がＶＳＳ１電源からＶＳＳ２電源に切り換わるため、ＶＤＤ１〜ＶＳＳ１の振幅を持つ信号がＶＤＤ２〜ＶＳＳ２の振幅の信号にレベルシフトされ、これが出力信号ｏｕｔ１，ｏｕｔ２として導出されることになる。
【００５４】
上述したように、第３実施形態に係るラッチ回路では、ＣＭＯＳラッチセル５０の正電源側および負電源側にそれぞれ２つのスイッチ５９，６０およびスイッチ６３，６４を電源選択用として設け、これらスイッチ５９，６０およびスイッチ６３，６４をＣＭＯＳラッチセル５０のラッチ動作および出力動作の各期間に応じてスイッチング制御することにより、ラッチ動作の期間ではＶＤＤ１，ＶＳＳ１の各電源で動作し、出力動作の期間ではＶＤＤ２，ＶＳＳ２の各電源で動作することになるため、第１，第２実施形態の場合と同様に、各電源に流れる電流を抑制することができ、しかも少ない回路素子数で構成できるとともに、低電圧振幅の信号で強制的に高電圧振幅の信号用のラッチを書き換える必要がなく、前段の信号バッファのサイズが小さくて済むため、小面積化が可能となる。
【００５５】
なお、上記第２，第３実施形態に係るラッチ回路についても、第１実施形態の具体例（図４を参照）と同様に、図５におけるスイッチ３５，３６，３９，４０および図６におけるスイッチ５５，５６，５９，６０，６３，６４をトランジスタで実現可能である。ただし、図５におけるスイッチ３９，４０および図６におけるスイッチ５９，６０としては、ＰＭＯＳトランジスタが好ましく、この場合はこれらをスイッチングする信号としてアウトプットイネーブルパルスｏｅ１，ｏｅ２の各反転信号を用いることになる。
【００５６】
また、第１，第２，第３実施形態に係るラッチ回路では、互いに反転信号である２つの出力信号ｏｕｔ１，ｏｕｔ２を導出する構成としたが、いずれか一方の出力信号のみを導出する構成であっても良い。
【００５７】
以上説明した本発明の第１，第２，第３実施形態に係るレベルシフト機能付きラッチ回路は、例えば、各画素のスイッチング素子としてポリシリコンＴＦＴが２次元マトリクス状に配置されたガラス基板上に、デジタルインターフェース駆動回路をポリシリコンＴＦＴで画素部と一体形成してなる駆動回路一体型液晶表示装置において、その水平駆動系の第２ラッチ回路として用いられる。図７に、駆動回路一体型液晶表示装置の構成の一例を示す。
【００５８】
図７において、画素が２次元マトリクス状に配置されてなる有効画素領域７１の例えば上側に水平駆動系７２が配され、また例えば左側に垂直駆動系７３が配され、ポリシリコンＴＦＴで有効画素領域７１と共にガラス基板上に一体形成された構成となっている。水平駆動系７２は、水平シフトレジスタ７２１、サンプリング＆第１ラッチ回路７２２、第２ラッチ回路７２３およびＤＡ（デジタルアナログ）コンバータ７２４によって構成されている。垂直駆動系７３は、シフトレジスタを含む垂直ドライバ７３１によって構成されている。
【００５９】
水平駆動系７２において、水平シフトレジスタ７２１には、水平転送パルスとして水平スタートパルスＨＳＴおよび水平クロックパルスＨＣＫが与えられる。すると、水平シフトレジスタ７２１は、水平スタートパルスＨＳＴに応答して水平クロックパルスＨＣＫの周期で各段から順次シフトパルスを出力することによって水平走査を行う。サンプリング＆第１ラッチ回路７２２は、水平シフトレジスタ７２１から出力されるシフトパルスに応答してデジタルデータを順次サンプリングし、さらにサンプリングしたデータを有効画素領域７１の各コラム線ごとにラッチする。
【００６０】
第２ラッチ回路７２３は、サンプリング＆第１ラッチ回路７２２でラッチされたコラム線に対応するラッチデータを、１Ｈ（Ｈは水平走査期間）周期で与えられるラッチ信号に応答して１Ｈごとに再ラッチする。ＤＡコンバータ７２４は、第２ラッチ回路７２３に再ラッチされたデジタルデータを各コラム線ごとにアナログ信号に変換し、このアナログ信号を対応するコラム線に供給する。
【００６１】
上記構成の駆動回路一体型液晶表示装置において、第２ラッチ回路７２３として、本発明の第１，第２，第３実施形態に係るレベルシフト機能付きラッチ回路が用いられるのである。第２ラッチ回路７２３には、バッファ７４を介してラッチパルスが与えられる。また、水平走査系７２および垂直駆動系７３を含む駆動回路と同様に、第２の電源ＶＤＤ２／ＶＳＳ２を発生する第２の電源発生回路７５が、ポリシリコンＴＦＴで画素部と一体形成される。
【００６２】
このように、小面積で実現でき、低消費電力のレベルシフト機能付きラッチ回路を第２ラッチ回路７２３として搭載することにより、当該ラッチ回路７２３を含む水平駆動系７２や垂直駆動系７３などの駆動回路および第２の電源発生回路７５を、有効画素領域７１と同一基板上に作成する際に、当該駆動回路を配する有効画素領域７１の周辺領域（額縁）を狭くできるとともに、低消費電力の駆動回路一体型液晶表示装置を実現できることになる。
【００６３】
以下に、駆動回路一体型液晶表示装置への適用の具体例について説明する。図８は、本発明の第１実施形態に係るラッチ回路（図１を参照）を第２ラッチ回路７２３として用いた場合の具体例を示すブロック図であり、例えば３ビットのデジタルデータｂ０，ｂ１，ｂ２を入力する場合の例を示している。
【００６４】
図８から明らかなように、デジタルデータｂ０，ｂ１，ｂ２の各ビットごとにサンプリングラッチ回路７２２-1，７２２-2，７２２-3が、さらにその後段にラッチ回路７２３-1，７２３-2，７２３-3がそれぞれ設けられている。サンプリングラッチ回路７２２-1，７２２-2，７２２-3は、デジタルデータｂ０，ｂ１，ｂ２の各ビットデータを入力とし、水平シフトレジスタ７２（図７を参照）から出力されるサンプリングパルスにしたがって、各入力データのサンプリングを行うようになっている。
【００６５】
一方、ラッチ回路７２３-1，７２３-2，７２３-3には、サンプリングラッチ回路７２２-1，７２２-2，７２２-3から各サンプリングデータが供給されるとともに、外部から入力されるラッチパルスに基づいてバッファ７４から出力されるアウトプットイネーブルパルスｏｅ１，ｏｅ２がラッチパルスとして入力され、さらに第２の電源発生回路７５からＶＳＳ２電源が負側の第２の電源として供給される構成となっている。
【００６６】
これにより、ラッチ回路７２３-1，７２３-2，７２３-3は、前段のサンプリングラッチ回路７２２-1，７２２-2，７２２-3の各サンプリングデータをアウトプットイネーブルパルスｏｅ１に応答してサンプリングラッチした後、データの同時化（線順次化）と次段のＤＡ変換に必要な信号振幅へのレベル変換をアウトプットイネーブルパルスｏｅ２のタイミングで行い、しかる後ＤＡコンバータ７２４を通して有効画素領域７１の対応するコラム線へ出力する。
【００６７】
このように、第２ラッチ回路７２３を含む水平駆動系７２や垂直駆動系７３の駆動回路と共に、第２の電源発生回路７５をＴＦＴで一体形成する構成の駆動回路一体型液晶表示装置において、第２ラッチ回路７２３として本発明の第１実施形態に係るラッチ回路を用いることにより、当該ラッチ回路ではラッチ動作／出力動作の各期間で電源を使い分けるようにしているため、第２の電源発生回路７５に流れる電流を抑制できる。これにより、第２の電源発生回路７５の液晶パネルへの内蔵（一体形成）化が容易になるとともに、第２ラッチ回路７２３を小面積にて実現できるため、液晶パネルの狭額縁化が可能となる。
【００６８】
図９は、図８の変形例を示すブロック図であり、図中、図８と同等部分には同一符号を付している。この変形例では、各ラッチ回路７２３-1，７２３-2，７２３-3の負電源側のスイッチ（図１のスイッチ２０，２１に相当）としてスイッチ７６，７７を設け、このスイッチ７６，７７を各回路７２３-1，７２３-2，７２３-3間で共用した構成となっている。
【００６９】
この構成によれば、デジタルデータが例えば３ビットの例では、図１の回路をそのまま用いた場合には、３ビットに対応した３個のラッチ回路の各々に対して負電源側のスイッチが２個、計６個の電源切り換え用のスイッチが必要であるのに対して、３個のラッチ回路に対して２個のスイッチで済み、電源切り換え用のスイッチを４個削減できることになるため、さらなる小面積化が可能となり、よって液晶パネルのより狭額縁化が実現できることになる。
【００７０】
なお、本例では、第２ラッチ回路７２３として、第１実施形態に係るラッチ回路を用いるとしたが、第２，第３実施形態に係るラッチ回路を用いることも可能であり、同様の作用効果を得ることができる。
【００７１】
また、本例では、本発明に係るレベルシフト機能付きラッチ回路を、駆動回路一体型液晶表示装置における水平駆動系７２の第２ラッチ回路７２３に適用した場合を例にとって説明したが、これに限られるものではなく、シリコン基板上に形成されたＴＦＴを用いた回路システム全般に適用可能である。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、ＣＭＯＳラッチセルの正側および負側の電源の少なくとも一方側に、電源を選択するためのスイッチを２つ用意し、これらスイッチをラッチ動作／出力動作の各期間に応じてスイッチング制御するようにしたことにより、各電源に流れる電流を抑制することができ、しかも少ない回路素子数で構成できるため、小面積にて実現できることになる。特に、出力動作の期間に第２のスイッチをスイッチング制御する第２のパルスを、ラッチ動作の期間に第１のスイッチをスイッチング制御する第１のパルスよりも早く立ち上がりかつ遅く立ち下がるタイミング関係にすることで、第２のパルスに基づく第２のスイッチのスイッチング動作によって電源へ流れ込む電流を確実に減らすことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るラッチ回路の構成の一例を示す回路図である。
【図２】第１実施形態に係るラッチ回路の回路動作を説明するためのタイミングチャートである。
【図３】別のタイミング例を示すタイミングチャートである。
【図４】第１実施形態に係るラッチ回路の具体例を示す回路図である。
【図５】本発明の第２実施形態に係るラッチ回路の構成の一例を示す回路図である。
【図６】本発明の第３実施形態に係るラッチ回路の構成の一例を示す回路図である。
【図７】本発明に係る駆動回路一体型液晶表示装置の構成の一例を示すブロック図である。
【図８】第２ラッチ回路に適用した場合の具体例を示すブロック図である。
【図９】図８の変形例を示すブロック図である。
【図１０】従来例１の回路図である。
【図１１】従来例２の回路図である。
【図１２】従来例３の回路図である。
【図１３】従来例４の回路図である。
【符号の説明】
１０，３０，５０…ＣＭＯＳラッチセル、１１，１２，３１，３２，５１，５２…ＣＭＯＳインバータ、２０，２１，６３，６４…負側電源切り換え用スイッチ、３９，４０，５９，６０…正側電源切り換え用スイッチ、７１…有効画素領域、７２…水平駆動系、７３…垂直駆動系、７２３…第２ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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