(57)【特許請求の範囲】
【請求項１】
イネーブル信号を反転させる第１インバータと、
前記第１インバータの出力信号に応じてスイッチングされる第１スイッチング素子と、
前記第１スイッチング素子を介して伝達された電源電圧及び前記イネーブル信号に応じてバイアスレベルを作る時に必要なポンプアウト電圧を生成するチャージポンプと、
セルのプログラムとプログラム検証のために前記ポンプアウト電圧が同時に印加され、プログラム信号により選択的に動作する第１及び第２高電圧ラッチ回路と、
前記プログラム信号のレベルに応じて第２高電圧ラッチ回路から出力された電圧のオシレーションを防止するために前記第２高電圧ラッチ回路の出力端と接地電圧端子の間に接続されたキャパシタと、を含むバイアススイッチ回路と、
前記プログラム信号に応じて接地電圧への電流パスを設定して前記バイアススイッチ回路で出力された電圧を前記セルのプログラム及び検証に適したバイアスレベルに作るレギュレータとからなることを特徴とするフラッシュメモリ素子のバイアスレベル生成回路。
【請求項２】
前記バイアススイッチ回路は、前記プログラム信号を反転させる第２及び第３インバータと、
前記ポンプアウト電圧及び前記プログラム信号に応じてセルのプログラム時に必要なバイアスレベルを作るための第１出力信号を生成する前記第１高電圧ラッチ回路と、
前記ポンプアウト電圧及び前記第２インバータの出力信号に応じてセルのプログラム検証時に必要なバイアスレベルを作るための第２出力信号を生成する前記第２高電圧ラッチ回路と、
前記第３インバータの出力信号に応じて前記第１出力信号を出力端子へ伝達する第２スイッチング回路と、
前記第２高電圧ラッチ回路の出力端と接地電圧端子との間に接続され、前記第２出力信号の急激な高電流発生によるオシレーションを防止する第１前記キャパシタと、
前記プログラム信号に応じて前記第２出力信号を出力端子へ伝達する第３スイッチング素子とからなることを特徴とする請求項１記載のフラッシュメモリ素子のバイアスレベル生成回路。
【請求項３】
前記高電圧ラッチ回路は、第１入力端子に印加される入力信号を反転させる第４インバータと、
第１ノードと接地電源との間に直列に接続され、前記第１入力端子に印加される入力信号に応じてスイッチングされる第４スイッチング素子及び電源電圧によって常時オン状態である第５スイッチング素子と、
第２ノードと接地電源との間に直列に接続され、前記第４インバータの出力信号に応じてスイッチングされる第６スイッチング素子及び電源電圧によって常時オン状態である第７スイッチング素子と、
第２入力端子と前記第１ノードとの間に接続され、前記第２ノードの電位に応じてスイッチングされる第８スイッチング素子と、
第２入力端子と前記第２ノードとの間に接続され、前記第１ノードの電位に応じて前記第２入力端子の信号を出力端に伝達する第９スイッチング素子とからなることを特徴とする請求項２記載のフラッシュメモリ素子のバイアスレベル生成回路。
【請求項４】
前記レギュレータは、前記プログラム信号を反転させる第５インバータと、
前記バイアススイッチ回路の出力信号を直列に連結された多数のダイオードに電圧分配する電圧分配部と、
前記イネーブル信号ＥＮに応じて前記電圧分配部によって電圧降下された信号をセンシングするレギュレーションセンスアンプと、
前記バイアススイッチ回路の出力信号をセルのプログラム用バイアスレベル及びプログラム検証用バイアスレベルのいずれかを作るために多数の電流パスを形成する電流パス部と、
前記プログラム信号及び前記第５インバータに応じて前記レギュレーションセンスアンプの出力信号をプログラム用及びプログラム検証用のいずれかを選択して前記電流パス部へ伝達する第１及び第２伝送ゲートＴ１及びＴ２とからなることを特徴とする請求項１記載のフラッシュメモリ素子のバイアスレベル生成回路。
【請求項５】
前記電流パス部は、前記第１伝送ゲートに応じてスイッチングされる第１０スイッチング素子と、
前記第１０スイッチング素子と接地電圧端子との間に接続される第１抵抗と、
前記第２伝送ゲートに応じてスイッチングされる第１１スイッチング素子と、
前記第１１スイッチング素子と接地電圧端子との間に接続される第２抵抗とからなることを特徴とする請求項４記載のフラッシュメモリ素子のバイアスレベル生成回路。
【請求項６】
前記第１０スイッチング素子は、前記第１１スイッチング素子よりセルのサイズを大きくして互いにセルのサイズを異ならせることを特徴とする請求項５記載のフラッシュメモリ素子のバイアスレベル生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はセルのプログラム及びプログラム検証に適切なそれぞれのバイアスレベルを生成するフラッシュメモリ素子のバイアスレベル生成回路に間する。
【０００２】
【従来の技術】
以下、図１参照して従来のフラッシュメモリ素子のバイアスレベル生成回路を説明する。前記バイアスレベル生成回路は、イネーブル信号ＥＮを反転させる第１インバータＩ１、前記第１インバータＩ１の出力信号に応じて電源電圧をチャージポンプ１０へ伝達する第１スイッチング素子Ｐ１、チャージポンプ１０、電圧分配ダイオード、レギュレーションセンスアンプ２０、及び電流パス形成のためのスイッチング素子と抵抗から構成される。
【０００３】
前記チャージポンプ１０は前記イネーブル信号ＥＮ及び電源電圧に応じてポンプアウト電圧ＰＵＭＰ＿ＯＵＴを生成する。前記電圧分配ダイオードは前記ポンプアウト電圧ＰＵＭＰ＿ＯＵＴを電圧降下させるために、直列に連結された多数のダイオードから構成される。前記レギュレーションセンスアンプ２０はレギュレーションイネーブル信号ＲＥＧ＿ＥＮに応じて前記多数のダイオードによって電圧降下された信号をセンシングして電流パスイネーブル信号を生成する。前記第２スイッチング素子Ｎ１は前記第１抵抗Ｒ１と共に、前記レギュレーションセンスアンプ２０の出力信号に応じて前記チャージポンプ１０の出力端に電流パスを形成させる。
【０００４】
次に、回路の動作について説明する。
【０００５】
ハイ状態の前記イネーブル信号ＥＮが印加されると、第１インバータＩ１は前記イネーブル信号ＥＮを反転させて第１スイッチング素子Ｐ１をターンオンさせる。ターンオンされた前記第１スイッチング素子Ｐ１は電源電圧をチャージポンプ１０へ伝達する。前記チャージポンプ１０の出力信号は多数のダイオードＤ１乃至Ｄ４によって電圧降下し、レギュレーションセンスアンプ２０に印加される。レギュレーションイネーブル信号ＲＥＧ＿ＥＮに応じて駆動されるレギュレーションセンスアンプ２０は前記電圧降下したチャージポンプ１０の出力信号をセンシングして第２スイッチング素子Ｎ１をターンオンさせる。前記ターンオンされた第１スイッチング素子Ｎ１によって、前記チャージポンプ１０のポンプアウト電圧ＰＵＭＰ＿ＯＵＴは第１抵抗Ｒ１を介した電流パスが形成され、セルをプログラムするかプログラム検証を行うためのバイアスレベルにコントロールされる。
【０００６】
このように、従来のチャージポンプとレギュレータの回路構造ではセルのプログラム及びプログラム検証時に必要な互いに異なるバイアスレベルを一つのチャージポンプと一つのレギュレータによって作った。かかる構造におけるレギュレータは一つの電流パス（ディスチャージパス）をもっており、大概の場合は高いバイアスに電流パス用トランジスタのサイズを合わせる。このような構造でバイアスレベルを生成するために低いバイアスを作る場合には高いバイアスの電流パス用トランジスタで電流をディスチャージさせると、所望のレベルへの調整に多くの時間がかかり、一度に多くの電流をディスチャージさせるから、バイアスレベルのオシレーションが激しく発生する。このようなオシレーションはフラッシュメモリセルのプログラム検証時に誤動作が発生する。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的は、セルプログラム動作を行なうかプログラム検証を行なう場合、該当動作に適したバイアスレベルを作ることにより、オシレーションを防止することができるフラッシュメモリ素子のバイアスレベル生成回路を提供することにある。
【０００８】
【課題を解決するための手段】
前記目的を達成するための本発明に係るフラッシュメモリ素子のバイアスレベル生成回路は、イネーブル信号を反転させる第１インバータと、前記第１インバータの出力信号に応じてスイッチングされる第１スイッチング素子と、前記第１スイッチング素子を介して伝達された電源電圧及び前記イネーブル信号に応じてバイアスレベルを作る時に必要なポンプアウト電圧を生成するチャージポンプと、セルのプログラムとプログラム検証のために前記ポンプアウト電圧が同時に印加され、プログラム信号により選択的に動作する第１及び第２高電圧ラッチ回路と、前記プログラム信号のレベルに応じて第２高電圧ラッチ回路から出力された電圧のオシレーションを防止するために前記第２高電圧ラッチ回路の出力端と接地電圧端子の間に接続されたキャパシタと、を含むバイアススイッチ回路と、前記プログラム信号に応じて接地電圧への電流パスを設定して前記バイアススイッチ回路で出力された電圧を前記セルのプログラム及び検証に適したバイアスレベルに作るレギュレータとからなることを特徴とする。
【０００９】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施例を詳細に説明する。
【００１０】
図２は本発明に係るフラッシュメモリ素子のバイアスレベル生成回路のブロック図である。
【００１１】
図２に示すように、フラッシュメモリ素子のレギュレータ回路、即ちプログラマブルセルを用いた初期バイアス指定回路は、イネーブル信号ＥＮを反転させる第１インバータＩ２、第１インバータＩ２に応じて電源電圧をチャージポンプ３０へ伝達する第１スイッチング素子Ｐ２と、電源電圧及びイネーブル信号ＥＮに応じてセルをプログラム又は検証するのに必要なポンプアウト電圧ＰＵＭＰ＿ＯＵＴを生成するチャージポンプ３０、バイアススイッチ回路４０及びレギュレータ５０から構成される。
【００１２】
図３はバイアススイッチ回路４０を説明するための内部回路図である。
【００１３】
バイアススイッチ回路４０は、プログラム信号ＰＧＭに応じてセルのプログラムレベル及び検証レベルに見合うバイアスレベルを設定するバイアスレベル指定信号ＯＵＴＰＵＴを生成する。
【００１４】
バイアススイッチ回路４０は、プログラム信号ＰＧＭを反転させる第２及び第３インバータＩ３及びＩ４、第３インバータＩ４に応じてスイッチングされる第２スイッチング素子Ｐ３、第１及び第２高電圧ラッチ回路４１及び４２、プログラム信号ＰＧＭに応じてスイッチングされる第３スイッチング素子、第２高電圧ラッチ回路４２の出力端に連結された第１キャパシタから構成される。
【００１５】
第１高電圧ラッチ回路４１はチャージポンプ３０のポンプアウト電圧ＰＵＭＰ＿ＯＵＴ及びプログラム信号ＰＧＭに応じて第１出力信号Ｖｏｕｔ１を生成する。
【００１６】
第２高電圧ラッチ回路４２はチャージポンプ３０のポンプアウト電圧ＰＵＭＰ＿ＯＵＴ及び第２インバータＩ３によって反転されたプログラム信号ＰＧＭに応じて第２出力信号Ｖｏｕｔ２を生成する。
【００１７】
第１及び第２出力信号Ｖｏｕｔ１及びＶｏｕｔ２はプログラム信号ＰＧＭに基づく第２及び第２スイッチング素子Ｐ３及びＰ４によって選択的に出力端に伝達される。
【００１８】
図４は高電圧ラッチ回路４１及び４２の内部回路図である。
【００１９】
高電圧ラッチ回路４１及び４２は、第1入力端子Ｖｉｎに印加される入力信号を反転させる第４インバータＩ５、第１ノードＡ０１と接地電源との間に直列に接続され、第１接続端子Ｖｉｎに印加される入力信号に応じてスイッチングされる第４スイッチング素子Ｎ３及び電源電圧によって常時オン状態を維持する第５スイッチング素子Ｎ２、第２ノードＡ０２と接地電源との間に直列に接続され、第４インバータＩ５の出力信号に応じてスイッチングされる第６スイッチング素子Ｎ５及び電圧電源によって常時オン状態を維持する第７スイッチング素子Ｎ４、第２入力端子Ｖｐｐｉｎと第１ノードＡ０１との間に接続され、第２ノードＡ０２の電位に応じてスイッチングされる第８スイッチング素子Ｐ５、第２入力端子Ｖｐｐｉｎと第２ノードＡ０２との間に接続され、第１ノードＡ０１の電位に応じてスイッチングされる第９スイッチング素子Ｐ６を備え、第２ノードＡ０２の電位を出力信号として構成される。
【００２０】
図５はレギュレータ５０の内部回路図である。
【００２１】
レギュレータ５０は、バイアスレベル指定信号ＯＵＴＰＵＴ及びプログラム信号ＰＧＭに応じてセルのプログラム及び検証に適切なバイアスレベルを作るために該当する電流パスを設定する。
【００２２】
レギュレータ５０は電圧分配部５１、レギュレーションセンスアンプ５２、プログラム信号ＰＧＭを反転させる第５インバータＩ６、第１及び第２伝送ゲートＴ１及びＴ２、及び電流パス部から構成される。
【００２３】
電圧分配部５１はバイアススイッチ回路４０のバイアスレベル指定信号ＯＵＴＰＵＴを多数のダイオードＤ５乃至Ｄ８を用いて電圧降下させる。
【００２４】
レギュレーションセンスアンプ５２はイネーブル信号ＥＮに応じて、電圧分配部５１によって電圧降下された信号をセンシングして第１及び第２伝送ゲートに出力信号を送り出す。
【００２５】
第１及び第２伝送ゲートＴ１及びＴ２はプログラム信号ＰＧＭ及び第５インバータＩ６に応じていずれか一つのみターンオンされ、レギュレーションセンスアンプ５２の出力信号を電流パス部５３へ伝達する。
【００２６】
セルのプログラム検証のためのバイアスレベルを生成するためにポンプアウト電圧ＰＵＭＰ＿ＯＵＴを電圧降下させる電流パスは、第１伝送ゲートＴ１に応じてスイッチングする第１０スイッチング素子Ｎ６と、第１０スイッチング素子Ｎ６と接地電圧との間に接続され、バイアスレベル指定信号ＯＵＴＰＵＴの電位を降下させる第１抵抗Ｒ２とから構成される。また、セルのプログラムのためにバイアスレベルを生成するためにポンプアウト電圧ＰＵＭＰ＿ＯＵＴを電圧降下させる電流パスは、第２伝送ゲートＴ２に応じてスイッチングする第１１スイッチング素子Ｎ７と、第１１スイッチング素子Ｎ７と接地電圧との間に接続され、バイアスレベル指定信号ＯＵＴＰＵＴの電位を降下させる第２抵抗Ｒ３とから構成される。
【００２７】
次に、本発明に係るフラッシュメモリ素子のバイアスレベル生成回路のプログラム動作時とプログラム検証時の動作を詳細に説明する。
【００２８】
第１、ハイ状態のプログラム信号ＰＧＭが印加され、セルのプログラムのためのバイアスレベルが生成される動作説明である。
【００２９】
図２を参照すれば、ハイ状態のイネーブル信号ＥＮ及びプログラム信号ＰＧＭが印加されると、第１インバータＩ２による第１スイッチング素子Ｐ２がチャージポンプ３０へ電源電圧を伝達する。チャージポンプ３０はセルをプログラム及びプログラム検証時に要求される電圧、ポンプアウト電圧ＰＵＭＰ＿ＯＵＴを生成してバイアススイッチ回路４０に印加する。
【００３０】
図３を参照すれば、プログラム信号ＰＧＭによって第１高電圧ラッチ回路４１は第１出力信号Ｖｏｕｔ１を生成する。プログラム信号ＰＧＭを反転させた第３インバータＩ４の出力信号に応じて、第２スイッチング素子Ｐ３は第１出力信号Ｖｏｕｔ１を出力端子ＯＵＴＰＵＴへ伝達する。第２高電圧ラッチ回路４２の出力信号はプログラム信号ＰＧＭに応じてオフ状態を維持する第３スイッチング素子Ｐ４に何らの影響も与えない。
【００３１】
図４を参照して第１高電圧ラッチ回路４１の動作について説明する。第１入力端子Ｖｉｎにハイ状態のプログラム信号ＰＧＭが印加され、第２入力端子Ｖｐｐｉｎにポンプアウト電圧ＰＵＭＰ＿ＯＵＴが印加される。プログラム信号ＰＧＭに応じて第４スイッチング素子Ｎ３がターンオンされ、電源電圧に応じて常時オン状態を維持する第５スイッチング素子によって接地電位が第１ノードＡ０１に印加される。第１ノードＡ０１の電位によって第９スイッチング素子Ｐ６がターンオンされ、第２入力端子Ｖｐｐｉｎに印加されたポンプアウト電圧ＰＵＭＰ＿ＯＵＴが第２ノードＡ０２へ伝達されて出力端子Ｖｏｕｔを介して出力信号として出てくる。
【００３２】
図５を参照すれば、このように生成されたポンプアウト電圧ＰＵＭＰ＿ＯＵＴはレギュレータ５０の電源分配部５１に印加される。多数の電圧降下用ダイオードが直列に連結された電源分配部５１は、ポンプアウト電圧ＰＵＭＰ＿ＯＵＴを一定電圧降下させ、イネーブル信号ＥＮに応じて駆動されるレギュレーションセンスアンプ５２に印加する。レギュレーションセンスアンプ５２の出力信号は、プログラム信号ＰＧＭ及びプログラム信号ＰＧＭを反転させた第５インバータＩ６に応じてオン状態である第２伝送ゲートＴ２によって電流パス部５３の第１１スイッチング素子Ｎ７のゲートに印加される。第１１スイッチング素子Ｎ７がターンオンされ、第２抵抗Ｒ３を介して接地電圧への電流パスを作る。
【００３３】
これにより、ポンプアウト電圧ＰＵＭＰ＿ＯＵＴはプログラム信号ＰＧＭによって最終的に形成された電流パスにより、フラッシュメモリ素子においてセルをプログラムするためのバイアスレベルにコントロールされる。
【００３４】
第２、ロー状態のプログラム信号ＰＧＭが印加され、セルのプログラム検証のためのバイアスレベルが生成される動作説明である。
【００３５】
図２を参照すれば、ハイ状態のイネーブル信号ＥＮ及びロー状態のプログラム信号ＰＧＭが印加されると、第１インバータＩ２による第スイッチング素子Ｐ２がチャージポンプ３０へ電源電圧を伝達する。チャージポンプ３０はセルのプログラム及びプログラム検証時に要求される電圧、ポンプアウト電圧ＰＵＭＰ＿ＯＵＴを生成してバイアススイッチ回路４０に印加する。
【００３６】
図３を参照すれば、プログラム信号ＰＧＭによって第２高電圧ラッチ回路４２は第２出力信号Ｖｏｕｔ２を生成する。プログラム信号ＰＧＭに応じて、第３スイッチング素子Ｐ４は第２出力信号Ｖｏｕｔ２を出力端子ＯＵＴＰＵＴへ伝達する。この際、生成された電圧はセルのプログラム検証用バイアスレベルとして用いられるため、急激な過電流を防止するために第２高電圧ラッチ回路４２の出力端子にキャパシタＣ１を接続する。第１高電圧ラッチ回路４１の出力信号はプログラム信号ＰＧＭを反転させた第２インバータＩ４の出力信号に応じてオフ状態を維持する第２スイッチング素子Ｐ３に何らの影響も与えない。
【００３７】
次に、図４を参照して第２高電圧ラッチ回路４２の動作を説明する。第１入力端子Ｖｉｎにプログラム信号ＰＧＭを反転された第２インバータＩ３のハイ状態の出力信号が印加され、第２入力端子Ｖｐｐｉｎにポンプアウト電圧ＰＵＭＰ＿ＯＵＴが印加される。プログラム信号ＰＧＭを反転させた第２インバータＩ３の出力信号に応じて第４スイッチング素子Ｎ３がターンオンされ、電源電圧に応じて常時オン状態である第５スイッチング素子によって接地電位が第１ノードＡ０１に印加される。第１ノードＡ０１の電位によって第９スイッチング素子Ｐ６がターンオンされ、第２入力端子Ｖｐｐｉｎに印加されたポンプアウト電圧ＰＵＭＰ＿ＯＵＴが第２ノードＡ０２へ伝達されて出力端子Ｖｏｕｔを介して出力信号として出力される。
【００３８】
図５を参照すれば、このように生成されたポンプアウト電圧ＰＵＭＰ＿ＯＵＴはレギュレータ５０の電源分配部５１に印加される。多数の電圧降下用ダイオードが直列に連結された電源分配部５１は、ポンプアウト電圧ＰＵＭＰ＿ＯＵＴを一定電圧降下させ、イネーブル信号ＥＮに応じて駆動されるレギュレーションセンスアンプ５２に印加する。レギュレーションセンスアンプ５２の出力信号は、プログラム信号ＰＧＭ及びプログラム信号ＰＧＭを反転させた第５インバータＩ６に応じてオン状態である第１伝送ゲートＴ１によって電流パス部５３の第１０スイッチング素子Ｎ６のゲートに印加される。第１０スイッチング素子Ｎ６がターンオンされ、第１抵抗Ｒ２を介して接地電圧への電流パスを作る。
【００３９】
これにより、ポンプアウト電圧ＰＵＭＰ＿ＯＵＴはプログラム信号ＰＧＭによって最終的に形成された電流パスにより、フラッシュメモリ素子でセルのプログラム検証のためのバイアスレベルにコントロールされる。電流パスを形成する第１０及び第１１スイッチング素子Ｎ６及びＮ７はセルサイズを異にしてパスされる電流量を異ならせた。即ち、第１０スイッチング素子Ｎ６はセルのプログラム検証用バイアスレベルを生成するために電流パスを連結するセルである。第１１スイッチング素子Ｎ７はセルのプログラムバイアスレベルを生成するために電流パスを連結するセルである。第１０スイッチング素子Ｎ６は第１１スイッチング素子Ｎ７よりセルサイズを大きくしてオン抵抗を小さくする。また、セルプログラム検証用バイアスレベルを生成する第２高電圧ラッチ回路４２の出力端に第１キャパシタＣ１を連結する。前記第１キャパシタＣ１は急激な過電流生成を防止することにより、ワードラインのオシレーションを防止する。
【００４０】
【発明の効果】
上述したように、本発明はセルのプログラム及びプログラム検証時に使用されるバイアスレベルを異にしてプログラム及びプログラム検証のステップにおいてワードラインに安定したバイアスレベルを供給してワードラインオシレーションによるデバイスの誤動作を防止することができる。
【図面の簡単な説明】
【図１】従来のフラッシュメモリ素子のバイアスレベル生成回路を説明するための回路図である。
【図２】本発明に係るフラッシュメモリ素子のバイアスレベル生成回路を説明するための回路図である。
【図３】図２のバイアススイッチ回路を説明するための内部回路図である。
【図４】図３の高電圧ラッチ回路を説明するための内部回路図である。
【図５】図２のレギュレータを説明するための内部回路図である。
【符号の説明】
１０、３０  チャージポンプ
２０、５２  レギュレーションセンスアンプ
４０  バイアススイッチ回路
４１  第１高電圧ラッチ回路
４２  第２高電圧ラッチ回路
５０  レギュレータ
５１  電圧分配部
５３  電流パス部
【図１】
0004375898.tif 000002
【図２】
0004375898.tif 000003
【図３】
0004375898.tif 000004
【図４】
0004375898.tif 000005
【図５】
0004375898.tif 000006