(57)【特許請求の範囲】
【請求項１】
消去及び書き込み可能な不揮発性メモリと、ＣＰＵとを有し、
前記ＣＰＵは、消去動作のための消去電圧又は書き込み動作のための書き込み電圧の印加とベリファイ動作とを含む単位処理のサイクル毎又は複数サイクル毎に、第１レジスタ手段に設定された情報が示す処理に一時的に分岐可能にされ、前記第１レジスタ手段はプログラマブルに情報設定可能にされ、
前記ＣＰＵによりリード・ライト可能な第２レジスタ手段を更に有し、前記不揮発性メモリは第２レジスタ手段に第２設定値が設定されることを消去及び書き込み動作を可能にするための必要条件とし、
前記ＣＰＵは、前記分岐するとき、前記第２レジスタ手段に第２設定値以外の値を設定し、分岐からの復帰毎に、第２レジスタ手段に第２設定値を設定する制御を行うことを特徴とするマイクロコンピュータ。
【請求項２】
前記ＣＰＵは、前記第１レジスタ手段に設定された情報が第１設定値であるとき前記分岐する処理をスキップし、第１設定値以外のとき当該値に基づいて指定される処理に分岐することを特徴とする請求項１記載のマイクロコンピュータ。
【請求項３】
前記第２設定値以外の値は、消去及び書き込み処理の進捗状態を示すコード情報であることを特徴とする請求項２記載のマイクロコンピュータ。
【請求項４】
割込み要求信号を入力し、競合する割込要求の調停と割込み優先レベルによる割込みマスク処理を行ってＣＰＵに割込み信号を出力する割込み制御回路を有し、前記ＣＰＵは消去及び書込みを行なうとき、マスク不可能な割込みよりも割込み優先レベルの低い割込みをマスクさせる設定を割込み制御回路に行うことを特徴とする請求項１又は２記載のマイクロコンピュータ。
【請求項５】
前記ＣＰＵは消去及び書込みを行なうとき、マスク不可能な割込み要求に対する割込み処理ルーチンの所在をＲＡＭのアドレスに変更する処理を行うものであることを特徴とする請求項４記載のマイクロコンピュータ。
【請求項６】
消去及び書き込み可能な不揮発性メモリと、ＣＰＵとを有し、
前記不揮発性メモリは、前記ＣＰＵが実行して前記不揮発性メモリを消去及び書込み制御するための消去及び書込み制御プログラムを保有し、
前記消去及び書込み制御プログラムは、消去動作のための消去電圧又は書き込み動作のための書き込み電圧の印加とベリファイ動作とを含む単位処理サイクル毎又は複数サイクル毎に、ＣＰＵの処理を、別の処理に一時的に分岐可能とし、
前記ＣＰＵは第１レジスタ手段の設定値によって前記分岐可能な別の処理を指示するものであり、
前記ＣＰＵによりリード・ライト可能な第２レジスタ手段を更に有し、前記不揮発性メモリは第２レジスタ手段に第２設定値が設定されることを消去及び書き込み動作を可能にするための必要条件とし、
前記ＣＰＵは、前記分岐するとき、前記第２レジスタ手段に第２設定値以外の値を設定し、分岐からの復帰毎に、第２レジスタ手段に第２設定値を設定する制御を行うことを特徴とするマイクロコンピュータ。
【請求項７】
前記第１レジスタ手段はＣＰＵの汎用レジスタの中から選ばれたレジスタであることを特徴とする請求項６記載のマイクロコンピュータ。
【請求項８】
ＣＰＵのアドレス空間に配置されたＲＡＭを更に有し、前記不揮発性メモリは前記消去及び書き込み制御プログラムをＲＡＭに転送する転送制御プログラムを有し、ＣＰＵは、前記ＲＡＭに転送された前記消去及び書き込み制御プログラムに対し、第１レジスタ手段の設定値に基づき前記分岐可能な別の処理へのパラメータに設定を行なって、当該消去及び書き込み制御プログラムを実行することを特徴とする請求項６又は７記載のマイクロコンピュータ。
【請求項９】
前記書き込み制御プログラムは、前記電気的に書き込み可能な複数のメモリセルのうち指定されたメモリセルに対して情報の書き込みを行う場合、複数回の書き込み処理ループを実行して前記指定されたメモリセルへ情報を書き込む処理を規定し、
前記中央処理装置の処理は、前記書き込み処理ループ毎に、前記第１制御プログラムへ分岐可能にされることを特徴とする請求項６乃至８の何れか１項に記載のマイクロコンピュータ。
【請求項１０】
前記中央処理装置によって書き込み可能な第１記憶回路を、さらに、有し、
前記第１記憶回路が前記中央処理装置によって第１設定値に設定された場合、前記中央処理装置の処理は前記書き込み制御プログラムを継続して実行し、
前記第１記憶回路が前記中央処理装置によって前記第１設定値と異なる第２設定値に設定された場合、前記中央処理装置の処理は、前記書き込み処理ループ毎に、前記第１制御プログラムへ分岐されることを特徴とする請求項９記載のマイクロコンピュータ。
【請求項１１】
複数のメモリセルの各々は、フローティングゲートを有する電気的に書き込み及び消去が可能は不揮発性メモリセルであることを特徴とする請求項９記載のマイクロコンピュータ。
【請求項１２】
前記不揮発性メモリは、電気的に書き込み及び消去可能なフラッシュメモリであることを特徴とする請求項９記載のマイクロコンピュータ。
【請求項１３】
前記不揮発性メモリは、前記書き込み制御プログラムを格納することを特徴とする請求項９記載のマイクロコンピュータ。
【請求項１４】
更に、前記書き込み制御プログラムが前記不揮発性メモリから転送されるメモリを有することを特徴とする請求項１３記載のマイクロコンピュータ。
【請求項１５】
前記消去及び書き込み制御プログラムは消去制御プログラムと書き込み制御プログラムとのそれぞれを含み、前記消去制御プログラムの実行中に、前記別の処理へ一時的に分岐可能であることを特徴とする請求項６記載のマイクロコンピュータ。
【請求項１６】
前記消去制御プログラムは、前記電気的に消去可能な複数のメモリセルのうち指定されたメモリセルに対して情報の消去を行う場合、複数の回の消去処理ループを実行して前記指定されたメモリセルへ情報を消去する処理を規定し、
前記中央処理装置の処理は、前記消去処理ループ毎に、前記第１制御プログラムへ分岐可能にされることを特徴とする請求項１５記載のマイクロコンピュータ。
【請求項１７】
前記中央処理装置によって書き込み可能な第１記憶回路を、更に、有し、
前記第１記憶回路が前記中央処理装置によって第１設定値に設定された場合、前記中央処理装置の処理は前記消去制御プログラムを継続して実行し、
前記第１記憶回路が前記中央処理装置によって前記第１設定値と異なる第２設定値に設定された場合、前記中央処理装置の処理は、前記消去処理ループ毎に、前記第１制御プログラムへ分岐されることを特徴とする請求項１６記載のマイクロコンピュータ。
【請求項１８】
複数のメモリセルの各々は、フローティングゲートを有する電気的に書き込み及び消去が可能は不揮発メモリセルであることを特徴とする請求項１５記載のマイクロコンピュータ。
【請求項１９】
前記不揮発性メモリは、電気的に書き込み及び消去可能なフラッシュメモリであることを特徴とする請求項１５記載のマイクロコンピュータ。
【請求項２０】
前記不揮発性メモリは、前記消去制御プログラムを格納することを特徴とする請求項１５記載のマイクロコンピュータ。
【請求項２１】
更に、前記消去制御プログラムが前記不揮発性メモリから転送されるメモリを有することを特徴とする請求項２０記載のマイクロコンピュータ。
【請求項２２】
前記消去及び書き込み制御プログラムは消去制御プログラムと書き込み制御プログラムとのそれぞれを含み、前記書き込み制御プログラムの実行中に、前記別の処理へ一時的に分岐可能にされることを特徴とする請求項６記載のマイクロコンピュータ。
【請求項２３】
前記書き込み制御プログラムは、前記電気的に書き込み可能な複数のメモリセルの指定されたメモリセルに対して情報の書き込みを行う場合、複数の回の書き込み処理ループを実行して前記指定されたメモリセルへ情報を書き込む処理を規定し、
前記中央処理装置の処理は、前記書き込み処理ループ毎に、前記第１制御プログラムへ分岐可能にされることを特徴とする請求項２２記載のマイクロコンピュータ。
【請求項２４】
更に、前記書き込み制御プログラムが前記不揮発性メモリから転送されるメモリを有することを特徴とする請求項６記載のマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に消去及び書き込み可能な不揮発性メモリとＣＰＵ（中央処理装置）を有するマイクロコンピュータ、特に前記不揮発性メモリに対する消去及び書き込み制御に関し、例えばフラッシュメモリを有するワンチップのマイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
フラッシュメモリなどの電気的に消去及び書き込み可能な不揮発性メモリはメモリセルにプログラムされる閾値電圧の相違に応じて情報を記憶する。フラッシュメモリにおいてその閾値電圧の相違は、フローティングゲートが保有する電子又は正孔の量の相違によって実現される。例えば熱平衡状態の閾値電圧に対して相対的に高い閾値電圧状態を書き込み状態、相対的に低い閾値電圧状態を消去状態と称する（逆の定義も可能である）。このとき、メモリセルを消去状態にする消去及びメモリセルを書き込み状態にする書き込みの各動作では、高電圧パルスの印加、それによる閾値電圧状態のベリファイを繰返し行うことが必要になる。
【０００３】
フラッシュッメモリがオンチップされたマイクロコンピュータにおいて、オンチップフラッシュッメモリに消去及び書込みを可能にする動作モードとしてライタモード及びブートモードを有するものが有る。ライタモードとは、マイクロコンピュータを見掛け上、フラッシュメモリチップと等価とし、ＥＰＲＯＭライタのような書込み装置に接続して、消去及び書込みを可能にする動作モードである。ブートモードは、マイクロコンピュータがシステムに実装された状態で調歩同期などのシリアルインタフェースを介して実装システムとの通信を確立させて消去及び書込みを可能にする動作モードである。システム実装前にオンチップフラッシュメモリにプログラムやデータを初期的に書き込む場合にはライタモードを利用できるが、システム実装後に、プログラムのバージョンアップやデータのチューニングのためのオンチップフラッシュッメモリの記憶情報を書き換えるにはブートモードを利用することが必要になる。また、フラッシュッメモリのユーザ領域に格納したユーザ制御プログラムを実行することにより、オンボードで消去及び書込みを行なうことも可能である。
【０００４】
尚、フラッシュメモリを搭載したマイクロコンピュータについて記載された文献の例として特開平５−２６６２１９号公報がある。
【０００５】
【発明が解決しようとする課題】
今までのフラッシュメモリオンチップ型マイクロコンピュータは、ＣＰＵを動作させてオンチップフラッシュメモリの消去及び書込みを行なう場合、消去又は書込みが終了するまでユーザプログラムに制御を戻すことはなかった。
【０００６】
しかしながら、本発明者の検討によれば、フラッシュメモリの消去／書込み処理に最短で１０ｍ秒かかるとするなら、その間、ＣＰＵは消去／書込み処理を制御しなければならず、ＣＰＵにその他の処理をさせることはできない。このため、１ｍ秒毎にある端子の状態を確認することが必要なシステムでは、ユーザ制御プログラムを実行中には、消去／書込み処理を行なうことができないという点を見出した。要するに、消去／書込み処理時間よりも短い間隔で発生する事象に応答することが必要なシステムにおいても、その処理中に、必要に応じてフラッシュメモリの消去／書込みを可能にすることの必要性が見出された。尚、本明細書においてユーザとはマイクロコンピュータ等の半導体デバイスの利用者を広義に意味する。したがって、半導体デバイスの製造メーカが其の半導体デバイスを何らかの意味で使用すれば、其の限りにおいて当該製造メーカはユーザでもある。
【０００７】
本発明の目的は、消去／書込み処理時間よりも短い間隔で発生する事象に応答することが必要なシステムにおいても、その処理中に、必要に応じてオンチップ不揮発性メモリの消去／書込みを行なうことができるマイクロコンピュータを提供することにある。
【０００８】
本発明の他の目的は、中央処理装置と電気的に書き込み可能な不揮発性メモリを有するマイクロコンピュータにおいて、前記不揮発性メモリへデータ乃至情報の書き込み処理途中において、前記中央処理装置に、前記書き込み処理以外の処理を実行させることが可能な書き込み方法を提供することにある。
【０００９】
本発明の更に他の目的は、中央処理装置と電気的に消去可能な不揮発性メモリを有するマイクロコンピュータにおいて、前記不揮発性メモリのデータ乃至情報の消去処理途中において、前記中央処理装置に、前記消去処理以外の処理を実行させることが可能な消去方法を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば以下の通りである。
【００１２】
〔１〕電気的に消去及び書き込み可能な不揮発性メモリに対する消去及び書き込み制御プログラムは、例えば高電圧パルスの印可及びデータベリファイ等のループを含んで構成される。このループの中に、ユーザが指定したアドレスのサブルーチンにジャンプするプログラムを予めプログラミングしておけば、ユーザブランチ即ちユーザが指定したアドレスのサブルーチンにジャンプすることが可能になる。そのサブルーチンを実行した後に、サブルーチンからのリターン命令を実行すれば、元の処理ルーチンに戻ってくるので、消去及び書き込みの処理を途中から継続することがが可能になる。
【００１３】
上記より以下の作用効果を得る。（１）消去及び書き込み制御プログラムは、例えばブートマットの中に格納されている。このプログラムには、ユーザの特定のブランチアドレス（ジャンプ先アドレス）について記述されていない。プログラムを実行する時に、ユーザが引数として、ジャンプ先のアドレスを渡しておけば、そのアドレスをジャンプサブルーチン命令で参照することにより、所望のブランチ先アドレスにジャンプする事が可能となり、書き込み中であっても、ユーザの制御プログラムに、ある一定間隔で制御を戻すことができる。しかも、ソフトウェアで実施しているので、ユーザの制御に戻ってくる間隔をソフトウェアで変更することも可能である。ジャンプ先は、内蔵ＲＡＭや消去及び書込みを実施してない不揮発性メモリのどこの領域に対して可能にしても差し支えない。（２）消去及び書き込み中でも、ユーザ制御プログラムに一定間隔で戻ってくることにより、このマクロコンピュータを使用したシステムを長い時間停止させなくても、消去及び書き込みが実施可能になる。したがって、一定期間毎に内外の事象を確認する必要のあるシステム、或は学習機能付きのシステム等に対して、ユーザのプログラム実行中に消去及び書込みを実行していくことが可能である。
【００１４】
〔２〕本発明の更に詳しい態様に係るマイクロコンピュータは、電気的に消去及び書き込み可能な不揮発性メモリと、ＣＰＵとを有し、前記ＣＰＵは、消去動作のための消去電圧又は書き込み動作のための書き込み電圧の印加とベリファイ動作とを含む単位処理サイクル毎又は複数サイクル毎に、第１レジスタ手段（ＦＵＢＲＡ）に設定された情報が示す処理に一時的に分岐可能にされ、前記第１レジスタ手段はプログラマブルに情報設定可能にされる。第１レジスタ手段は例えばＣＰＵの汎用レジスタの一つである。前記第１レジスタ手段の設定値による分岐とは、例えば、ジャンプサブルーチン命令でその第１レジスタ手段を直接参照して分岐する手法、或は第１レジスタ手段の設定値に基づいて、ジャンプサブルーチン命令にジャンプ先コードを埋め込む初期化処理を予め行なってから、そのプログラムを実行するようにする手法の何れであってもよい。前者の手法は、その消去及び書込み制御プログラムのコンパイラが一つの関数内で引数として利用する事ができる汎用レジスタ数の制限範囲内で第１レジスタ手段を参照できる場合に利用するのがよい。そうでなければ、第１レジスタ手段の設定値がスタックされ、当該レジスタを利用するための手続に時間を要してしまうからである。それを避けるには後者の手法を採用すればよい。アセンブラを使用してプログラムの引数を渡す場合は、プログラムの作成の容易性が失われる。
【００１５】
この態様のマイクロコンピュータにおいても、上記（１）及び（２）の作用効果を得ることができる。
【００１６】
前記ＣＰＵは、前記第１レジスタ手段にライトされている情報が所定値であるとき前記分岐処理をスキップする。分岐の実施及び不実施の制御が容易である。また、分岐のインターバルを可変とする制御も容易である。
【００１７】
ＣＰＵによりリード・ライト可能な第２レジスタ手段（ＦＫＥＹ）を設け、前記不揮発性メモリは第２レジスタ手段に第１設定値が設定されることを消去及び書き込み動作を可能にするための必要条件とし、このとき、前記ＣＰＵは、前記分岐するとき、前記第２レジスタ手段に第１設定値以外の値を設定し、分岐からの復帰毎に、第２レジスタ手段に第１設定値を設定させるようにするとよい。これは、ユーザブランチ先でのプログラムの暴走について考慮したものである。すなわち、消去及び書き込み制御プログラムが転送された状態で、ＣＰＵの暴走により書込みイネーブルにされた場合は、フラッシュッメモリの記憶情報が破壊される虞が残る。そのような不所望な破壊の虞を少しでも低減させるため、ユーザブランチ先での暴走を考慮し、消去及び書き込みフロー中で実施するユーザブランチ前に、第２レジスタ手段の値を変更して消去及び書き込み動作を可能にするための必要条件を満足させないようにする。これを実施することにより、万が一ＣＰＵが暴走しても、第２レジスタ手段の書換えが行われなければ、消去及び書き込み動作は開始されない。
【００１８】
前記第１設定値以外の値は、消去及び書き込み処理の進捗状態を示すコード情報であってよい。要するに、消去及び書込みの各処理サイクル間のユーザブランチに対して進捗状態に応ずるコード情報が付される。従って、ＣＰＵの暴走などにより間違ってサブルーチンから復帰されたようなときに、その動作異常のチェックに役立つ。
【００１９】
消去及び書込み処理中に割込みや例外処理を全く受け付けないとすると、緊急処理を要する事象に対処できず、システムに復旧不可能な異常状態を生ずる可能性が有る。逆に全ての割込みを受け付けると消去及び書込み処理効率が著しく低下してしまう。これに対処するため、割込み要求信号を入力し、競合する割込要求の調停と割込み優先レベルによる割込みマスク処理を行ってＣＰＵに割込み信号を出力する割込み制御回路に対し、消去及び書込みを行なうとき、マスク不可能な割込みよりも割込み優先レベルの低い割込みをマスクさせる設定を行うようにするとよい。
【００２０】
前記ＣＰＵは、消去及び書込みを行なうとき、マスク不可能な割込み要求に対する割込み処理ルーチンの所在をＲＡＭのアドレスに変更する処理を行えばよい。例えばベクタベースレジスタをＲＡＭエリアのアドレスに変更し、或は専用ベクタレジスタの使用を設定する。消去又は書込み途中のエリアの記憶情報は未だ書込み不完全であったりするため、サブルーチンの実行を保証できないからである。
【００２１】
〔３〕本発明の別の態様に係るマイクロコンピュータは、消去及び書き込み可能な不揮発性メモリと、ＣＰＵとを有し、前記不揮発性メモリは、前記ＣＰＵが実行して前記不揮発性メモリを消去及び書込み制御するための消去及び書込み制御プログラムを保有する。前記消去及び書込み制御プログラムは、消去動作のための消去電圧又は書き込み動作のための書き込み電圧の印加とベリファイ動作とを含む単位処理サイクル毎又は複数サイクル毎に、ＣＰＵの処理を、別の処理に一時的に分岐可能とする。前記ＣＰＵは第１レジスタ手段（ＦＵＢＲＡ）の設定値によって前記分岐可能な別の処理を指示する。
【００２２】
上記において、消去及び書込み制御プログラムのジャンプサブルーチン命令に分岐先アドレスを埋め込んでユーザブランチを実現しようとする態様を想定する。プログラムコードの変更（分岐先アドレスの埋め込み）という点に着目すると、ＣＰＵのアドレス空間にＲＡＭを配置し、前記不揮発性メモリに前記消去及び書き込み制御プログラムをＲＡＭに転送する転送制御プログラムを保有させ、ＣＰＵは、前記ＲＡＭに転送された前記消去及び書き込み制御プログラムに対し、第１レジスタ手段の設定値に基づき分岐可能な別の処理へのパラメータ（分岐先アドレス）埋め込みを行なって、当該消去及び書き込み制御プログラムを実行すればよい。
【００２３】
〔４〕本発明の更に別の態様は、特に、書き込みループに着目し、書き込み時間が消去時間に比べて長い場合を想定する。この観点によるマイクロコンピュータは、電気的に書き込み可能な複数のメモリセルを含む不揮発性メモリと、前記不揮発性メモリに対する書き込み制御プログラムを実行可能な中央処理装置と、を有し、前記中央処理装置は、前記書き込み制御プログラムの実行中に、前記書き込み制御プログラムと異なる第１制御プログラムの処理へ一時的に分岐可能である。
【００２４】
例えば、前記書き込み制御プログラムは、前記電気的に書き込み可能な複数のメモリセルのうち指定されたメモリセルに対して情報の書き込みを行う場合、複数回の書き込み処理ループを実行して前記指定されたメモリセルへ情報を書き込む処理を規定し、前記中央処理装置の処理は、前記書き込み処理ループ毎に、前記第１制御プログラムへ分岐可能にされる。
【００２５】
更に具体的には前記中央処理装置によって書き込み可能な第１記憶回路（ＦＵＢＲＡ）を、さらに、有し、前記第１記憶回路が前記中央処理装置によって第１設定値に設定された場合、前記中央処理装置の処理は前記書き込み制御プログラムを継続して実行し、前記第１記憶回路が前記中央処理装置によって前記第１設定値と異なる第２設定値に設定された場合、前記中央処理装置の処理は、前記書き込み処理ループ毎に、前記第１制御プログラムへ分岐される。
【００２６】
〔５〕本発明の更に別の態様は、特に、消去ループに着目し、消去時間が書込み時間に比べて長い場合を想定する。この観点によるマイクロコンピュータは、電気的に消去可能な複数のメモリセルを含む不揮発性メモリと、前記不揮発性メモリに対する消去制御プログラムを実行可能な中央処理装置と、を有し、前記中央処理装置は、前記消去制御プログラムの実行中に、前記消去制御プログラムと異なる第１制御プログラムの処理へ一時的に分岐可能とされる。
【００２７】
例えば、前記消去制御プログラムは、前記電気的に消去可能な複数のメモリセルのうち指定されたメモリセルに対して情報の消去を行う場合、複数の回の消去処理ループを実行して前記指定されたメモリセルへ情報を消去する処理を規定し、前記中央処理装置の処理は、前記消去処理ループ毎に、前記第１制御プログラムへ分岐可能にされる。
【００２８】
更に具体的には、前記中央処理装置によって書き込み可能な第１記憶回路（ＦＵＢＲＡ）を、更に、有し、前記第１記憶回路が前記中央処理装置によって第１設定値に設定された場合、前記中央処理装置の処理は前記消去制御プログラムを継続して実行し、前記第１記憶回路が前記中央処理装置によって前記第１設定値と異なる第２設定値に設定された場合、前記中央処理装置の処理は、前記消去処理ループ毎に、前記第１制御プログラムへ分岐される。
【００２９】
〔６〕本発明の更に別の態様は、書込み方法に着目する。即ち、中央処理装置と電気的に書き込み可能な不揮発性メモリとを有するマイクロコンピュータにおける前記中央処理装置に書き込み制御プログラムを実行させて前記不揮発性メモリに情報を書き込むための書き込み方法は、前記不揮発性メモリの書き込みすべきメモリセルのアドレスを供給する第１工程と、前記メモリセルに書き込みべき情報を供給する第２工程と、前記メモリセルに前記書き込みべきデータを繰り返し書き込む第３工程を有する。そして、前記第３工程は、前記メモリセルに書き込み電圧を印可する電圧印可工程と、前記メモリセルに前記書き込みすべきデータが書き込まれたか否かを確認するベリファイ工程と、所定のレジスタの値を参照し、前記レジスタに所定の値が記憶されている場合に、前記レジスタに設定された値に対応する所定の処理へ前記中央処理装置の処理を移行させる工程と、前記中央処理装置の処理を前記所定の処理から前記第３工程へ復帰させる工程とを含む。
【００３０】
本発明の更に別の態様は、消去方法に着目する。即ち、中央処理装置と電気的に消去可能な不揮発性メモリとを有するマイクロコンピュータであって、前記中央処理装置に消去プログラムを実行させて前記不揮発性メモリの所定のメモリセルに記憶された情報を消去するための消去方法は、前記不揮発性メモリの消去すべきメモリセルのアドレスを供給する第１工程と、前記メモリセルから前記情報を消去する第２工程を有する。前記第２工程は、前記メモリセルに消去電圧を印可する電圧印可工程と、前記メモリセルから前記情報が消去されたか否かを確認するベリファイ工程と、所定のレジスタの値を参照し、前記レジスタに所定の値が記憶されている場合に、前記レジスタに設定された値に対応する所定の処理に前記中央処理装置の処理を移行させる工程と、前記中央処理装置の処理を前記所定の処理から前記第２工程へ復帰させる工程とを含む。
【００３１】
本発明の更に別の態様は、オンボード書込み方法に着目する。即ち、中央処理装置と電気的に書き込み可能な不揮発性メモリとを有するマイクロコンピュータを基板に実装した後、前記中央処理装置に書き込み制御プログラムを実行させて前記不揮発性メモリの所定のメモリセルに情報を書き込み方法は、前記不揮発性メモリの書き込みすべきメモリセルのアドレスを供給する第１工程と、前記メモリセルに書き込みべき情報を供給する第２工程と、  前記メモリセルに前記書き込みべきデータを繰り返し書き込む第３工程を有する。そして、前記第３工程は、前記メモリセルに書き込み電圧を印可する電圧印可工程と、前記メモリセルに前記書き込みすべきデータが書き込まれたか否かを確認するベリファイ工程と、所定の処理へ前記中央処理装置の処理を移行させる工程と、前記中央処理装置の処理を前記所定の処理から前記第３工程へ復帰させる工程とを含む。
【００３２】
本発明の更に別の態様は、オンボード消去方法に着目する。即ち、中央処理装置と電気的に消去可能な不揮発性メモリとを有するマイクロコンピュータを基板に実装した後、前記中央処理装置に消去プログラムを実行させて前記不揮発性メモリの所定のメモリセルに記憶された情報を消去するための消去方法は、前記不揮発性メモリの消去すべきメモリセルのアドレスを供給する第１工程と、前記メモリセルから前記情報を消去する第２工程を有する。そして、前記第２工程は、前記メモリセルに消去電圧を印可する電圧印可工程と、前記メモリセルから前記情報が消去されたか否かを確認するベリファイ工程と、所定の処理に前記中央処理装置の処理を移行させる工程と、前記中央処理装置の処理を前記所定の処理から前記第２工程へ復帰させる工程とを含む。
【００３３】
それら方法により、中央処理装置と電気的に書き込み可能な不揮発性メモリを有するマイクロコンピュータにおいて、前記不揮発性メモリへデータ乃至情報の書き込み又は消去処理途中において、前記中央処理装置に、前記書き込み処理以外の処理を実行させることが可能になる。
【００３４】
【発明の実施の形態】
《マイクロコンピュータ》
図１には本発明の一例に係るデータ処理装置としてのマイクロコンピュータが示される。同図に示されるマイクロコンピュータ１は、特に制限されないが、単結晶シリコンのような１個の半導体基板（半導体チップ）にＣＭＯＳ集積回路製造技術により形成される。
【００３５】
マイクロコンピュータ１は、演算制御装置としての中央処理装置（ＣＰＵ）２、不揮発性メモリとしてのＲＡＭ３、バスステートコントローラ（ＢＳＣ）４、フラッシュメモリ１３、及びその他の内蔵回路を総称するその他モジュール７を有する。前記フラッシュメモリ１３は電気的に書き換え可能な不揮発性メモリの一例であり、フラッシュメモリモジュール５とフラッシュコントロールモジュール６によって構成される。前記その他モジュール７としてマスクＲＯＭ８、割り込みコントローラ（ＩＮＴＣ）９、タイマ（ＴＭＲ）１０、入出力ポート（Ｉ／Ｏ）１１、シリアルインタフェースコントローラ（ＳＣＩ）１２、その他インタフェースコントローラ１６、ＤＭＡＣ（Direct Memory Access Controller）１７及びシステムコントローラ１５等を有する。それら回路モジュールはバスＩＡＢ，ＩＤＢ，ＰＡＢ，ＰＤＢ，ＣＯＮＴを介してインタフェースされる。
【００３６】
前記バスＩＡＢ，ＩＤＢは情報伝送速度の比較的速い内部アドレスバス、内部データバスである。前記バスＰＡＢ，ＰＤＢは情報伝送速度が比較的遅い周辺アドレスバス、周辺データバスである。バスＣＯＮＴは、バスコマンド、バスアクセス制御信号、及びタイミング制御信号等を伝達する制御信号線を総称する。内部バスＩＤＢ，ＩＡＢと周辺バスＰＤＢ，ＰＡＢとの動作速度の相違若しくはアクセス対象に固有のアクセス形態の相違に対して前記ＢＳＣ４がアクセス動作タイミング等を最適制御すると共に、前記ＢＳＣ４はアクセスアドレスに応じたチップ選択若しくはモジュール選択制御等も行なう。
【００３７】
前記システムコントローラ１５には外部から複数ビットのモード信号１４及びリセット信号ＲＥＳなどが入力される。マイクロコンピュータ１のパワーオンリセット或はハードウェアリセットによりリセット信号ＲＥＳがローレベルにされると、そのローレベル期間においてマイクロコンピュータ１の内部でリセット動作が行われる。リセット信号ＲＥＳによるリセットの解除後、複数ビットのモード信号１４の状態に応じて、マイクロコンピュータ１の動作モードが決定される。ＣＰＵ２は、その動作モードに応じたプログラム領域のリセットベクタをリードし、そのアドレスの命令をフェッチし、フェッチした命令を解読して、命令実行を開始する。
【００３８】
ＲＡＭ３はＣＰＵ２のワーク領域若しくはデータ又はプログラムの一時記憶領域としても利用される。前記マスクＲＯＭ８はデータテーブルなどの記憶領域とされる。フラッシュメモリモジュール５はＣＰＵ２のプログラムやデータの記憶領域とされる。
【００３９】
割り込みコントローラ１０はマイクロコンピュータ１の外部から与えられる割込要求又はマイクロコンピュータ１内部の状態に応じて内蔵回路モジュールから発生される割込要求が入力され、割り込み優先レベル及び割り込みマスク等に従って、競合する割込み要求の調停と割込み優先レベルによる割込みマスク処理を行う。割り込みコントローラ１０は割込み要求の調停と割込みマスク処理との結果に従って、ＣＰＵ２に割込み信号ＩＲＱを与えるとと共に、受付ら得た割込み要求の割り込み要因に応ずる割り込みベクタアドレスをＣＰＵ２に与える。ＣＰＵ２は割り込みベクタアドレスによって指示されるプログラムに処理を分岐する。割込みコントローラ９はＣＰＵ２から割込みマスクデータ（ＩＭＳＫ）が与えられ、この割込みマスクデータ（ＩＭＳＫ）で示される割込み優先レベルよりも低い割込み要求の受付をマスクする。
【００４０】
Ｉ／Ｏ１１は外部アドレスバス及び外部データバスへの接続、ＳＣＩ１２の外部インタフェース、ＴＭＲ１０の外部イベント信号入力、そのインタフェースコントローラ１６の外部インタフェース等に用いられる。インタフェースコントローラ１６は例えば、ＡＴＡＰＩ又はＳＣＳＩなどのインタフェースに適用可能である。
【００４１】
図２には前記ＣＰＵ２の具体例が示される。ＣＰＵ２は、特に制限されないが、シフタＳＦＴ及び算術論理演算器ＡＬＵ等の演算器と、３２ビットの汎用レジスタＲ０〜Ｒ３１、プログラムカウンタＰＣ、ステータスレジスタＳＲ及びテンポラリレジスタＴＲ等のレジスタ群、そしてリードデータバッファＲＤＢ、ライトデータバッファＷＤＢ及びアドレスバッファＡＢなどのバッファ回路を実行部に有し、それらは第１乃至第３内部バスＩＢ１〜ＩＢ３のうちの所定の内部バスに接続される。ＣＰＵ２は命令制御部として、命令レジスタＩＲ、命令デコーダＩＤＥＣ、命令シーケンスロジックＩＮＴＬを有する。
【００４２】
前記リードデータバッファＲＤＢは例えば３２ビットのデータバスＩＤＢから入力したデータを内部バスＩＢ２に供給する。ステータスレジスタＳＲは割込みマスクデータＩＭＳＫのフィールドを有する。割込みマスクデータＩＭＳＫは割込みコントローラ９に与えられる。割込みコントローラ９は割込みマスクデータＩＭＳＫで示される割込み優先レベルよりも低い割込み要求をマスクする。
【００４３】
前記プログラムカウンタＰＣは次に実行すべき命令アドレスを保有し、その命令アドレスがアドレスバッファＡＢから内部アドレスバスＩＡＢに出力されると、ＲＡＭ３等の対応アドレスからリードされた命令が内部データバスＩＤＢを介して命令レジスタＩＲにフェッチされる。命令デコーダＩＤＥＣは命令レジスタＩＲの命令を解読して、ＣＰＵ２内部の制御信号を生成して、前記実行部による演算処理を制御する。命令シーケンスロジックＩＮＴＬは割込み信号ＩＲＱ等に応答して命令実行順序を変更する制御を行なう。
【００４４】
図１においてフラッシュメモリモジュール５は、メモリセルアレイ２０、Ｘデコーダ・ドライバ（ＸＤＥ・ＤＶ）２１、センスアンプアレイ（ＳＡＡ）２２、Ｙスイッチアレイ（ＹＳＷ）２３、Ｙデコーダ（ＹＤＥ）２４、入出力回路（ＩＦＢ）２５、電源回路（ＶＧＮ）２６、及びタイミングジェネレータ（ＴＧＮ）２７を有する。メモリセルアレイ２０はマトリクス配置されたフラッシュッメモリセル（図示せず）を有する。フラッシュメモリセルは、特に制限されないが、半導体基板若しくはウェル領域にソース、ドレインを有し、チャネルの上方に夫々絶縁膜を介してフローティングゲート及びコントロールゲートが形成されたスタック構造を有し、ソースをソース線に、ドレインをビット線に、コントロールゲートをワード線に接続して構成される。
【００４５】
フラッシュメモリセルは閾値電圧がプログラム可能にされ、プログラムされた閾値電圧に応じて情報を保持する。例えば、１個のフラッシュメモリセルが１ビットの情報を保持する場合に、相対的に高い閾値電圧状態を書き込み状態、相対的に低い閾値電圧状態を消去状態と称する。書き込み状態を得る為の書き込み動作は、特に制限されないが、コントロールゲートに１０Ｖ、ドレインに例えば５Ｖ、ソースおよび基板に例えば０Ｖを印加して、ドレイン・ソース間に電流を流し、これによってホットエレクトロン注入が起こり、フローティングゲートに電子が蓄積され、メモリセルの閾値電圧が高くなる。前記消去状態を得る為の消去動作は、特に制限されないが、コントロールゲートに１０Ｖ、ソース及び基板に例えば−１０Ｖを印加し、さらにドレインを例えば開放（フローティング）にして、フローティングゲートに蓄積された電子を基板に放出させ、これによってメモリセルの閾値電圧が低くなる。
【００４６】
前記入出力回路２５はバスＩＡＢ，ＩＤＢ，ＰＡＢ，ＰＤＢ，ＣＯＮＴとの間でアドレス、制御信号及びコマンドを入力すると共にデータの入出力を行なう。入出力回路２５に入力されたアドレス信号はＸＤＥＣ・ＤＶ２１及びＹＤＥ２４に入力されて夫々デコードされる。ＸＤＥＣ・ＤＶ２１はそのデコード結果に従ってワード線を選択する。ＹＤＥ２４はそのデコード結果に従ってＹＳＷ２３を介してビット線を選択する。ワード線選択及びビット線選択によってフラッシュメモリセルが選択される。読み出し動作では、前記選択されたフラッシュメモリセルの読み出しデータは、ＳＡＡ２２にて検出され、入出力回路２５を経てバスＰＤＢまたはＩＤＢに出力される。書き込み動作では、バスＰＤＢ又はＩＤＢから入出力回路２５に与えられる書き込みデータが入出力回路２５内の書き込みラッチ回路にラッチされ、ワード線選択されたメモリセルに対し、ラッチデータに従って書き込み・書き込み阻止が制御される。書き込み処理の前には予めブロック単位でフラッシュメモリセルに対する消去が行なわれる。
【００４７】
前記電源回路２６はクランプ回路やチャージポンプ回路などを有し、フラッシュメモリの書き込み・消去・読み出しなどの動作で使用する様々な電圧を供給する。前記タイミングジェネレータ２７は、制御バスＣＯＮＴを介して供給されるストローブ信号及びデータバスＰＤＢ，ＩＤＢを介して入力されるコマンドに基づいてフラッシュメモリの外部とのインタフェース制御を行なう。
【００４８】
図１において前記フラッシュコントロールモジュール６は、フラッシュメモリモジュール５に対する書き込み及び消去やそのためのプログラム転送関係の各種制御レジスタ３０と制御論理回路２９とを有する。図１には制御レジスタとしてＦＣＣＳ，ＦＫＥＹ，ＦＭＡＴＳ，ライタモード関係レジスタ，書き込み消去関係レジスタが代表的に示されている。フラッシュメモリモジュール５に対する書き込み及び消去動作の制御にはＲＡＭ３の記憶領域やＣＰＵ２の汎用レジスタも利用する。
【００４９】
《フラッシュメモリのメモリマット》
図３にはフラッシュメモリのメモリマットが例示される。フラッシュメモリモジュール５のメモリセルアレイ２０は、電気的に消去及び書き込み可能なブートマット（第１領域）Ｔｍａｔ、ユーザブートマット（第２領域）Ｕｍａｔ、ユーザマット（第３領域）Ｍｍａｔ、及びリペア及びトリミングマットＲｍａｔを有する。前記ブートマットＴｍａｔ、ユーザブートマットＵｍａｔ、及びユーザマットＭｍａｔは夫々ＣＰＵ２のアドレス空間における先頭アドレスである０番地（Ｈ’０００００００）をスタートアドレスとしてメモリ空間が割り当てられる。要するに、前記ブートマットＴｍａｔ、ユーザブートマットＵｍａｔ、及びユーザマットＭｍａｔはアドレス空間がオーバラップされ、前記アドレスデコーダＹＤＥＣ及びＸＤＥＣ・ＤＶはどのマットを利用するかの指示に応答してアドレスデコード論理が選択されることになる。どのマットを利用するかはモード信号１４で指示されるマイクロコンピュータの動作モードなどによって決まる。リペア及びトリミングマットＲｍａｔはメモリセルアレイにおける欠陥救済アドレスや回路の特性に応じた合わせ込みのためのトリミング回路の設定データが格納される。
【００５０】
《動作モード》
フラッシュメモリは、プロセス世代が進むにつれて、書き込み関係、消去関係のプログラムが複雑化しつつある。このような事情の下で、消去及び書き込み制御プログラムをユーザが作成しなければならないとすると、ユーザの負担が大きくなる。マイクロコンピュータ１においては、ユーザに消去及び書き込みプログラムを作成する負担を減らし、簡単な手続きで消去及び書き込みをどのモードでも実施できるように考慮されている。特に、フラッシュメモリ１３を消去及び書き込みするための高電圧パルス印加時間などのパラメータをチューニングしたり処理フローを変更したりするときに、ハードウェアに依存せずソフトウェアを使用して実施でき、ユーザに負担をかけず、簡単な手続きで消去及び書き込みを実施できる動作モードを用意している。その内容を簡単に説明すると、ブートマットＴｍａｔが保有している消去及び書き込み制御プログラムをどの動作モードでも参照できるようにし、しかも、ブートマットＴｍａｔのプログラムには、セキュリティに関する部分の記述もあるので、不都合のない範囲でユーザがそのプログラムを使用できるようにしてある。
【００５１】
マクロコンピュータ１の動作モードを詳述する。フラッシュメモリ１３に対する消去及び書き込みに着目すると、マイクロコンピュータ１は、ライタモード、ブートモード（第１モード）、ユーザブートモード（第２モード）、及びユーザモード（第３モード）を有する。特に制限されないが、前記モード信号１４は２ビットであり、システムコントローラ１５は、其の論理値の組み合わせを解読して、指示された動作モードが、前記ライタモード、ブートモード、ユーザブートモード、又はユーザモードの何れであるかを判定する。
【００５２】
前記ライタモードはＥＰＲＯＭライタのような書き込み装置を用いてフラッシュメモリ１３の消去及び書き込みを実施可能にする動作モードである。ライタモードが指定されると、リセット処理後、ＣＰＵ２はブートマットＴｍａｔの先頭番地からベクタフェッチを行ってプログラムの実行を開始する（ブートマットから起動）。そして、ライターモードに必要な処理として、コマンド判定プログラムや消去及び書き込み関係のプログラムを全てＲＡＭ３に転送する。その後に、ＣＰＵ２は、ＲＡＭ３に転送されたプログラムの実行に移行し、フラッシュメモリ１３はＥＰＲＯＭライタによって消去及び書き込み可能にされる。このライタモードは、オフボード（マイクロコンピュータがシステムボードに実装されていない状態）で前記ユーザマットＭｍａｔ及びユーザブートマットＵｍａｔに任意のユーザ制御プログラム等を格納するのに適している。
【００５３】
前記ブートモードは、マットＴｍａｔ，Ｕｍａｔ、Ｍｍａｔの全てを消去し、ＳＣＩ１２を使用して書き込みを実施可能にする動作モードである。このブートモードは前記ＣＰＵ２にブートマットＴｍａｔのプログラムを処理させると共に当該ブートマットＴｍａｔを消去及び書き込み不可能にする。具体的には、ブートモードが指定されると、リセット処理後、ＣＰＵ２はブートマットＴｍａｔの先頭番地からベクタフェッチを行ってプログラムの実行を開始する。そして、ブートモードに必要な処理として、ブートマットＴｍａｔ内の消去及び書き込み関係のプログラム及びコマンド判定プログラムをＲＡＭ３に転送する。転送終了とその他の処理終了後に、ＣＰＵ２はＲＡＭ３上のプログラム実行に移る。ＲＡＭ３上のプログラム実行でマットＵｍａｔ、Ｍｍａｔの全てを消去した後に、コマンド判定プログラムを起動し、ＳＣＩ１２を利用して書き込みが実施可能になる。このブートモードは、シリアル通信インタフェースを備えたオンボードで、前記ユーザマットＭｍａｔ及びユーザブートマットＵｍａｔに任意のユーザ制御プログラム等を格納するのに適している。
【００５４】
前記ユーザブートモードは、前記ＣＰＵ２にユーザブートマットＵｍａｔのプログラムを処理させてユーザ任意のインタフェースを使用した消去及び書き込みを実施可能とし、ブートマットＴｍａｔ及びユーザブートマットＵｍａｔに対しては消去及び書き込みを不可能にする動作モードである。具体的には、ユーザブートモードは、ブートマットＴｍａｔから起動し、ＣＰＵ２がブートマットＴｍａｔ内のプログラムを実行すると共にＲＡＭ３へユーザブートマット切換えプログラムの転送を行う。その後に、ＣＰＵ２はＲＡＭ３上のプログラム実行に移る。ＣＰＵ２によるＲＡＭ３上のプログラム実行で、ＣＰＵ２のアドレス空間で見えるフラッシュメモリ１３上のマットをデフォルトのユーザマットＭｍａｔからユーザブートマットＵｍａｔへ切換え、ユーザブートマットＵｍａｔのベクタアドレスを読み出した後にその領域へジャンプする。セキュリティが掛かっている場合は、ユーザマットＭｍａｔの消去を実施した後にジャンプを実施する。書き込みを実施する時は、後述するＳＣＯモードを使用して必要な消去及び書き込みプログラムをブートマットＴｍａｔからＲＡＭ３にダウンロードした後、その消去及び書き込み制御プログラムを利用して、ユーザマットＭｍａｔに対する書き込みを行う。要するに、ユーザブートマットＵｍａｔにユーザ専用のインターフェースプログラムを用意して、ユーザの実装ボートに合った書き込みデータ転送が実現可能となる。このユーザブートモードは、ユーザのシステムボードが備えているオンボードインタフェースを使用して、ユーザの制御プログラムなどをユーザマットＭｍａｔに書き込むのに適している。この動作においてユーザブートマットＵｍａｔの消去は阻止される。したがって、ユーザのシステムボードがシリアルインタフェースを備えず、オンボードでブートモードを利用できなくても、これに代えて、ユーザのシステムボードが備えているオンボードインタフェースを介する書き込みをを保証することができる。
【００５５】
前記ユーザモードはユーザマットＭｍａｔが保有するプログラムを利用して消去及び書き込みを実施可能にする動作モードであり、ブートマットＴｍａｔ及びユーザブートマットＵｍａｔの消去及び書き込みについては不可能にする。詳しくは、ＣＰＵ２をユーザマットＭｍａｔから起動し、ユーザマットＭｍａｔ上のプログラムが実行される。特に、ユーザが必要な時に、後述するＳＣＯビットをイネーブルにするとブートマットＴｍａｔとユーザマットＭｍａｔが自動的に切り替わり、ブートマットＴｍａｔのある番地からプログラムがスタートし、ブートマットＴｍａｔ上の消去及び書き込み制御プログラムがＲＡＭ３に転送され、プログラムの転送が終了したらユーザマットＭｍａｔとブートマットＴｍａｔが自動的に切り替えられて、ユーザの処理へ復帰し、ユーザのプログラムで前記消去及び書き込み制御プログラムが利用されて、ユーザマットＭｍａｔに対する消去及び書き込みが可能にされる。要するに、ユーザプログラムモードでは、後述するＳＣＯモードを使用してブートマットＴｍａｔ上の消去及び書き込み制御プログラムをＲＡＭ３上に転送しそのプログラムを利用可能にしている。このユーザモードは、オンボードでユーザ制御プログラム実行中にユーザマットＭｍａｔ上のパラメータなどを書き換えるのに適している。
【００５６】
図４の（Ａ），（Ｂ）には各マットの各動作モードによるアクセス態様が示される。同図に示されるアクセス態様は上記動作モードで説明したアクセス態様を整理したものである。同図からも明らかなように、リペア及びトリミングマットＲｍａｔとブートマットＴｍａｔは何れの動作モードにおいても消去及び書き込み不可能にされ、ユーザブートマットＵｍａｔはユーザ制御プログラムが実行可能にされるユーザブートモード及びユーザモード（ユーザプログラムモード）において消去及び書き込み可能にされる。このユーザブートモードは、ユーザのシステムボードが備えているオンボードインタフェースを使用して、ユーザの制御プログラムなどをユーザマットＭｍａｔに書き込むのに適している。この動作においてユーザブートマットＵｍａｔの消去は阻止される。したがって、ユーザのシステムボードがシリアルインタフェースを備えず、オンボードでブートモードを利用できなくても、これに代えて、ユーザのシステムボードが備えているオンボードインタフェースを介する書き込みを保証することができる。尚、図４においてアクセスとはリードアクセスを意味し、記号△はブートマットに格納されたプログラムにしたがってリードアクセス可能であることを意味し、ユーザ制御プログラムにしたがって任意にリードアクセスできることは意味しない。
【００５７】
図５にはＣＰＵが実行するプログラムの所在と実行による作用を模式的に示す。図５ではＣＰＵ２の図示は省略してあり、ＣＮ１はブートマットＴｍａｔからＲＡＭ３に転送された消去及び書き込み制御プログラム等をＣＰＵ２が解読した結果の制御信号群を仮想的に示す。ＣＮ２はブートマットＴｍａｔからＲＡＭ３に転送されたシリアルインタフェース制御プログラムをＣＰＵ２が解読した結果の制御信号群を仮想的に示す。ＣＮ３はユーザブートマットＵｍａｔのユーザインタフェース制御プログラムをＣＰＵ２が解読した結果の制御信号群を仮想的に示す。ＣＮ４はユーザマットＭｍａｔのユーザインタフェース制御プログラムをＣＰＵ２が解読した結果の制御信号群を仮想的に示す。制御信号ＣＮ３，ＣＮ４はユーザブートマットＵｍａｔ、ユーザマットＭｍａｔから直接フェッチしたプログラムの解読結果であるように図示されているが、一旦ＲＡＭ３に転送され、ＲＡＭ３からフェッチしたプログラムの解読結果であってよい。Ｓｉｇ１〜Ｓｉｇ４はシステムコントローラ１５によるリセット解除後のモード信号１４の解読結果を意味し、Ｓｉｇ１はブートモード、Ｓｉｇ２はユーザブートモード、Ｓｉｇ３はユーザモード、Ｓｉｇ４はライトモードを意味する。それら信号Ｓｉｇ１〜Ｓｉｇ４は実際にはＣＰＵ２にも供給されるがここではその状態の図示を省略してある。
【００５８】
モード信号１４にてブートモードが指示されると、信号Ｓｉｇ１に応答してフラッシュコントロールモジュール６によりブートマットＴｍａｔの消去及び書き込み制御プログラム及びシリアル通信制御プログラム等がＲＡＭ３に転送される（径路Ｐ１）。ＣＰＵ２びよる其のシリアル通信制御プログラムの解読結果（ＣＮ２）にしたがってホスト装置ＨＳＴ１にオンボードのシリアルインタフェースから書き込みデータがＲＡＭ３に取り込まれ（径路Ｐ２）、ＣＰＵ２による消去及び書き込み制御プログラムの解読結果（ＣＮ１）にしたがってフラッシュメモリ１３が消去され、ＲＡＭ３上の書込みデータを用いてユーザブートマットＵｍａｔ及びユーザマットＭｍａｔに対してユーザ制御プログラムの書込みが行われる（経路Ｐ３，Ｐ４）。
【００５９】
モード信号１４にてユーザブートモードが指示されると、信号Ｓｉｇ２に応答してフラッシュコントロールモジュール６によりブートマットＴｍａｔからマット切換え制御プログラム等がＲＡＭ３に転送され（径路Ｐ１）、ユーザブートマットＵｍａｔに切換えられ、ユーザブートマットＵｍａｔの先頭ベクタをフェッチして実行する。書き込みを実施する時は、消去及び書き込みプログラムをブートマットＴｍａｔからＲＡＭ３にダウンロードする。ユーザブートマットＵｍａｔが保有するユーザインタフェース制御プログラムの解読結果（ＣＮ３）にしたがってホスト装置ＨＳＴ２にオンボードのユーザインタフェースから書き込みデータがＲＡＭ３に取り込まれ（径路Ｐ５）、ＣＰＵ２による消去及び書き込み制御プログラムの解読結果（ＣＮ１）にしたがってフラッシュメモリ１３が消去され、ＲＡＭ３上の書込みデータを用いてユーザマットＭｍａｔに対してユーザ制御プログラムやユーザデータの書込みが行われる（経路Ｐ３，Ｐ４）。ユーザインタフェースは例えばその他にインタフェースコントローラ１６により実現されるＡＴＡＰＩ用インタフェースなどとされる。尚、ユーザブートマットＵｍａｔに格納されるユーザインタフェース制御プログラムはブートマットＴｍａｔに格納されたものと類似若しくは別のシリアルインタフェース制御プログラムであってもよい。
【００６０】
モード信号１４にてユーザモードが指示されると、信号Ｓｉｇ３によりそれがフラッシュコントロールモジュール６に伝達され、書き込みを実施する時は、消去及び書き込みプログラムをブートマットＴｍａｔからＲＡＭ３にダウンロードする。ユーザマットＭｍａｔが保有するユーザインタフェース制御プログラムの解読結果（ＣＮ４）にしたがってホスト装置ＨＳＴ２にオンボードのユーザインタフェースから書き込みデータがＲＡＭ３に取り込まれ（径路Ｐ５）、ＣＰＵ２による消去及び書き込み制御プログラムの解読結果（ＣＮ１）にしたがってフラッシュメモリ１３が消去され、ＲＡＭ３上の書込みデータを用いてユーザマットＭｍａｔに対してユーザ制御プログラムやユーザデータの書込みが行われる（経路Ｐ３，Ｐ４）。尚、ユーザマットＭｍａｔに格納されるユーザインタフェース制御プログラムはブートマットＴｍａｔに格納されたものと類似若しくは別のシリアルインタフェース制御プログラムであってもよい。
【００６１】
特に図示はしないが、マイクロコンピュータ１の比較例として、ユーザブートマットＵｍａｔ及びユーザブートモードを備えていないマイクロコンピュータを想定する。この場合、ユーザブートマットＵｍａｔに格納したユーザインタフェースプログラムをユーザマットＭｍａｔに格納しておけば、前記マイクロコンピュータ１と同じように、ホスト装置ＨＳＴ２のオンボードのユーザインタフェースを介してプログラムやデータをユーザマットＭｍａｔに書込み又は書換えを行なうことができる。但し、マクロコンピュータ１もそうであるが、ユーザマットＭｍａｔに対しては自由な書換えが許容される関係上、ユーザマットＭｍａｔに格納されたユーザインタフェースプログラムは消去される虞がある。消去されたとき、ホスト装置ＨＳＴ２がブートモードで利用可能なシリアルインタフェースをオンボードで備えていなければ、その比較例に係るマイクロコンピュータは最早ホスト装置ＨＳＴ２とはオンボードで情報を入出力できなくなる。
【００６２】
上記動作モードを有するマイクロコンピュータ１によれば、以下の作用効果を得ることができる。（１）ユーザ専用の通信プロトコルを格納可能なユーザブートマットＵｍａｔを用意したので、マイクロコンピュータ１が備える任意のインタフェースをフラッシュメモリ１３の消去及び書込みに流用することができる。（２）フラッシュメモリ１３の消去及び書き込みにユーザ任意のインターフェースを採用する事が可能となったことにより、ホスト装置ＨＳＴ２に必ずシリアルインターフェースを用意しなくてもよい。（３）ユーザブートマットＵｍａｔとユーザマットＭｍａｔを分けた事により、ユーザマットＭｍａｔに専用通信プロトコルを書かなくても、消去及び書き込み用にユーザ任意の書きこみインターフェースが実現できるから、ユーザマットＭｍａｔに格納して使用する制御プログラムの作成が容易になる。要するに、ユーザプログラムモードで使用する通信制御プログラムの消去防止などについて特別な考慮を払わなくてもよい。（４）ユーザブートマットＵｍａｔから立ち上がるユーザブートモードでは、ハードウェア的にユーザブートマットＵｍａｔを消去及び書込み不可にするので、暴走等でユーザブートマットＵｍａｔの記憶情報が破壊される事はなく、デバック時にＣＰＵ２が暴走しても、外部インターフェースを制御するプログラムの破壊には至らないので、実装したマイクロコンピュータチップを取り外さなくても、オンボードでユーザマットＭｍａｔの書換えを自由に行うことができる。
【００６３】
《消去及び書き込みのプロテクト》
図６にはフラッシュメモリ１３の消去及び書き込みに対するプロテクトのための論理構成が例示される。同図の論理は正論理とされ、その構成はフラッシュコントロールモジュール６によって実現される。
【００６４】
フラッシュメモリに対する消去及び書き込み動作は、書込み消去関係レジスタ群３０Ａの初期値に対して、処理に必要な制御データを設定することによって可能にされる。書込み消去関係レジスタ群３０Ａに対する制御データの設定は制御ビットＳＷＥが論理値“１”で可能になる。要するに、制御ビットＳＷＥが論理値“１”にされない限り、フラッシュメモリ１３の消去及び書込みは不可能にされる。
【００６５】
制御ビットＳＷＥを論理値“１”にする第１の条件は外部端子ＰｆｗｅによりレジスタＦＣＣＳのイネーブルビットＦＷＥを論理値“１”にセットすることである。
【００６６】
第２の条件は、ナンドゲート４０の出力を論理値“１”とする動作モードの選択状態とフラッシュメモリのマット選択状態を得ることである。即ち、動作モードがテストモード（ＴＥＳＴＴＭ＝１）、ライタモード（ＷＲＴＭ＝１）、又はブートモード（ＢＯＯＴ＝１）であること。或は、ユーザモード又はユーザブートモードにおいてユーザブートマットＵｍａｔが選択されていないこと（ＵＭＡＴＳＥＬ＝０）である。尚、テストモードとはマイクロコンピュータの製造メーカがデバイステストに用いる動作モードであり、全ての動作が可能にされるが、ユーザには非公開な動作モード、即ち、ユーザによる設定が不可能な考慮が払われている。
【００６７】
前記信号ＵＭＡＴＳＥＬはレジスタＦＭＡＴＳ及び当該レジスタＦＭＡＴＳの設定値に対するＡＡ判定回路４１の判定結果とされる。レジスタＦＭＡＴＳは、ユーザマットＭｍａｔとユーザブートマットＵｍａｔを切換えるときに使用する。このレジスタＦＭＡＴＳを使用することによって、ＣＰＵ２のオペレーションをユーザマットＭｍａｔからユーザブートマットＵｍａｔへ遷移する事が可能になる。ただし、マットの切換えには制限事項がある。即ち、レジスタＦＭＡＴＳのユーザブートマット選択ビットをセットできる条件は、ＣＰＵ２のオペレーションがＲＡＭ３のプログラムを実行していることである。この条件は、ＣＰＵ２による命令フェッチのアドレスエリアがＲＡＭ３のアドレスエリアであることをＢＳＣ４が検出して判定する。レジスタＦＭＡＴＳの初期値はＨ’ＡＡ以外であり、ユーザマット選択状態を示す。Ｈ’ＡＡによってユーザブートマット選択状態を示す。図７にはＣＰＵ２のオペレーション（ＯＰ）がユーザマットＭｍａｔとユーザブートマットＵｍａｔとの間で切換えられるときの状態遷移が示される。
【００６８】
この第２の条件により、ユーザブートマットＵｍａｔのアクセスは、どのモードでも可能であるが、書き込み／消去は、ライターモードとブートモード（及びテストモード）のみ可能になる。
【００６９】
第３の条件はレジスタＦＫＥＹが消去及び書き込み許容値に設定されていることである。前記レジスタＦＫＥＹは、電圧降下やノイズ等が原因で、プログラムが暴走し、それによるプログラムの破壊を防ぐために設けられている。消去及び書込み制御プログラム（書き込み／消去プログラム）が転送された後にプログラムが暴走した場合を考慮してレジスタＦＫＥＹを使用する。基本的には、端子Ｐｆｗｅと制御ビットＳＷＥにより、ＣＰＵ２が暴走しても、書き込み／消去が実施されないようになっているが、さらに信頼性を上げる為にユーザは、書き込み／消去を実施する前に、レジスタＦＫＥＹに“５Ａ”の値をセットする。この“５Ａ”をストアしてない時は、ＦＷＥがイネーブル（“１”）になっていたとしても、制御ビットＳＷＥをセットする事ができないようになる。レジスタＦＫＥＹに“５Ａ”がストアされている状態は、Ａ５，５Ａ判定回路４２で検出され、信号ｆｗｅｍｋｐ＝１にされ、これによって、ＳＷＥが論理値“１”にセット可能にされる。
【００７０】
前記レジスタＦＫＥＹは上述の書き込み／消去プログラム関係として機能される他に、プログラム転送関係として機能される。即ち、フラッシュッメモリの消去及び書き込み制御プログラムをブートマットＴｍａｔに格納し、ブートモードの他に、ユーザブートモード及びユーザモードで利用可能にする関係上、ブートマットＴｍａｔの当該消去及び書き込み制御プログラムをＲＡＭ３に転送させるため、レジスタＦＣＣＳに制御ビットＳＣＯを設け、制御ビットＳＣＯをイネーブルすると、自動的にユーザマットＭｍａｔとブートマットＴｍａｔが切り替えれ、ブートマットＴｍａｔから消去及び書込み制御プログラムがＲＡＭ３に転送され、処理終了後にリターン命令が実行されてユーザの処理へ復帰するようになっている。このとき、ユーザが書き込み／消去を実施したくない所で、プログラムが暴走し、書き込み／消去プログラムが転送されると、ユーザプログラムを破壊する可能性が高くなる。これを回避するために、レジスタＦＫＥＹを使用する。ユーザは、制御ビットＳＣＯをセットする前に、このレジスタＦＫＥＹに“Ａ５”をストアする。この“Ａ５”をストアしてない時は、制御ビットＳＣＯをセットする事はできない。また、ＣＰＵ２がＲＡＭ３上のプログラムをオペレーションしていることも条件にされる。“Ａ５”がストアされ、ＲＡＭ３上でＣＰＵ２のオペレーションが行われている時は、ＳＣＯビットがセット可能となり、消去及び書き込み制御プログラムをブートマットＴｍａｔからＲＡＭ３へ転送することが許容される。
【００７１】
上述のように、フラッシュメモリ１３に対する消去及び書込みに関しては、レジスタＦＫＥＹでプログラムの転送と消去書き込みを排他制御しているので、プログラムが転送されない状態で暴走した場合は、書き込み／消去が実行され難い。
【００７２】
《プログラムモード判定処理》
ここで、前記各動作モードにおける処理の詳細を説明する。図８にはプログラムモード判定処理のフローチャート１３が例示される。ＳＣＯモードとはユーザモードにおいてフラッシュメモリを消去及び書込みするときの動作モードを意味する。ブートモード、ライタモード、ユーザブートモード、ユーザモードは夫々対応するモード端子をセットしてリセット解除すればよい。ＳＣＯモードは、ユーザモード中において制御ビットＳＣＯに論理値“１”をセットして設定される。設定された動作モードに応じてモード判定レジスタにモード情報がセットされる。
【００７３】
動作モードが設定されると、ＣＰＵ２はブートマット内のプログラムを実行する（ブートマット内ＯＰ）。ブートモード、ライタモード、ユーザブートモードはブートマット内の先頭アドレスからベクタをフェッチしてプログラム実行を開始する（Ｓ１）が、ＳＣＯモードの場合にはブートマット内の先頭以外の所定番地、例えば優先度の最も高い例外処理であるユーザブレーク番地から処理を開始する。
【００７４】
処理開始すると、モード判定用レジスタをリードし（Ｓ２）、その内容を判定し、消去及び書込み制御プログラムの転送など、必要な前処理を行なって（Ｓ２〜Ｓ５）、対応する処理に進む（Ｓ６〜Ｓ９）。尚、フローチャートの各処理欄に示される“ｕｓｅｒ”はその処理がユーザにより定義されたプログラムに基づいて行われる処理であることを意味し、処理欄に示される“ｂｏｏｔ”はその処理がブートマットＴｍａｔのプログラムに基づいて行われる処理であることを意味する。
【００７５】
《ライタモード処理》
図９にはライタモード処理のフローチャートが例示される。ライタモードが設定されたときは、図８に示されるようにライタモード制御プログラムがＲＡＭ３に転送されている。先ず、ライタモードにおいて消去及び書込みに利用されるコマンド・データレジスタ（ＣＤＬ）、フラグレジスタ（ＦＬＧ）がクリアされ、コマンドフラグ（ＣＤＦ）に“１”がセットされ（Ｓ１１）、電源が落ちまで、フラグレジスタ（ＦＬＧ）及びコマンドフラグ（ＣＤＦ）の状態を参照しながら、ＥＰＲＯＭライタからコマンド・データレジスタ（ＣＤＬ）にセットされるコマンド及び書込みデータにしたがって、ユーザマットＭｍａｔ及びユーザブートマットＵｍａｔに対する消去（Ｓ１４，Ｓ１５）及び書込み（Ｓ１２，Ｓ１３）が行われる。ライトモード処理はＲＡＭ３内オペレーションとされる。
【００７６】
《ブートモード処理》
図１０にはブートモード処理のフローチャートが例示される。先ず、オンボードのシリアルインタフェースとＳＣＩ１２との送受信を確立し（Ｓ２０）、マイクロコンピュータ１の発振周波数等の必要なパラメータをダウンロードして設定する（Ｓ２１）。次いで、ホスト装置からのコマンドを判定し、マイクロコンピュータの製品名や消去ブロック数などのステータスをホスト装置に返し（Ｓ２２）、コマンド判定プログラムと消去プログラムをＲＡＭ３に転送して（ＳＣＯモードを利用することも可能）、ＲＡＭ３上でのオペレーションに遷移する（Ｓ２３）。そして、ユーザマットＭｍａｔ及びユーザブートマットＵｍａｔを全面消去した（Ｓ２４）後、コマンドに応答しながら、ユーザマット書込み処理（Ｓ２５）、ユーザブートマット書込み処理（Ｓ２６）、書込みベリファイ処理（Ｓ２７，Ｓ２８）等を行なう。
【００７７】
《ユーザブートモード処理》
図１１にはユーザブートモード処理のフローチャートが例示される。ユーザブートモードでは、特に制限されないが、ブートマットＴｍａｔの先頭ベクタからオペレーションを開始し、ユーザブートマットＵｍａｔへの切換えプログラムをブートマットＴｍａｔからＲＡＭ３に転送し（Ｓ３０）、ＲＡＭ３上でのオペレーションに遷移し（Ｓ３１）、レジスタＦＭＡＴＳにＨ’ＡＡをセットして、レジスタＦＭＡＴＳによるユーザマット指示状態（初期値）をユーザブートマットに切換える（Ｓ３２）。ここで、ユーザブートマットＵｍａｔのエリア設定に誤りが有るかを判定し（Ｓ３３，Ｓ３４）誤りが無ければユーザブートマットＵｍａｔの先頭ベクタアドレスをリードし（Ｓ３５）、リードしたベクタアドレスにサブルーチンジャンプする（Ｓ３６）。ＣＰＵ２はユーザブートマットＵｍａｔ上のプログラムを実行し、先ず、ユーザ定義の通信を確立し、書込みに必要なユーザプログラムをＲＡＭ３に転送する（Ｓ３７）。ＣＰＵ２はＲＡＭ３上のプログラム実行に遷移し（Ｓ３８）、再度レジスタＦＭＡＴＳの操作を行なって、処理対象マットをユーザブートマットＵｍａｔからユーザマットＭｍａｔに切換える（Ｓ３９）。そして、ＲＡＭ３上のユーザプログラムを実行して制御ビットＳＣＯを“１”にセットし（Ｓ４０）、ＳＣＯモード処理に遷移して、ブートマットＴｍａｔ内の消去及び書き込み制御プログラムをＲＡＭ３に転送させ（Ｓ４１）、転送された消去及び書き込み制御プログラムを用いた書込み／消去の処理が行なわれる（Ｓ４２）。
【００７８】
《ユーザモード処理》
図１２にはユーザモード処理のフローチャートが例示される。ユーザモードが指定されると、ユーザマットＭｍａｔの先頭からベクタフェッチが行なわれて（Ｓ５０）、ユーザの制御プログラムが実行される（Ｓ５１）。ユーザプログラムの実行中にユーザマットＭｍａｔへの書込みが必要になると、ＲＡＭ３上でオペレーションを行なってＳＣＯビットを“１”にセットし（Ｓ５２）、ＳＣＯモード処理に遷移して、ブートマット内の消去及び書き込み制御プログラムをＲＡＭ３に転送させ（Ｓ５３）、転送された消去及び書き込み制御プログラムを用いた書込み／消去の処理が行なわれる（Ｓ５４）。
【００７９】
《書き込み／消去処理》
図１３には前記ステップＳ４２，Ｓ５４の書き込み／消去処理のフローチャートが例示される。ステップＳ６０〜Ｓ６３までが書き込み／消去の初期化処理である。ここでは、消去及び書き込み制御プログラムはマイクロコンピュータ１の製造メーカにより予めブートマットＴｍａｔに保持されている。要する、そのプログラムはユーザ固有の条件について規定しない。例えば消去電圧パルスや書き込み電圧パルスの印加時間はフラッシュッメモリセルの特性に応じて決まるが、そのパルス印加時間はマイクロコンピュータ１の動作クロック信号で制御する必要があり、其のために必要な動作周波数のデータが制御レジスタＦＰＥＦＥＱに設定される（Ｓ６０）。制御レジスタＦＰＥＦＥＱは、特に制限されないが、ＣＰＵ２の汎用レジスタＲ４が割当てられる。
【００８０】
消去電圧パルスや書き込み電圧パルス及びベリファイ動作のサイクル中にユーザの処理が完全に断たれる不都合を解消するためのユーザブランチ処理（詳細は後述）のための分岐先処理のアドレスをレジスタＦＵＢＲＡに設定する（Ｓ６１）。
【００８１】
この後、初期化プログラム領域にサブルーチンジャンプし（Ｓ６２）、初期化プログラムを実行し（Ｓ６４）、上記周波数やユーザブランチアドレスといった初期設定の内容にしたがって、消去及び書き込みのためのパラメータが消去及び書込み制御プログラム上に自動的に設定される。
【００８２】
次に、消去及び書き込みのハードプロテクトを解除するために、端子Ｐｆｗｅを介して制御ビットＦＷＥを論理値“１”にセットしてハードプロテクトを解除し、ユーザプログラムの実行に遷移する（Ｓ６４）。このオペレーション状態で、書込みデータを用意し（Ｓ６５）、ユーザが実施したい書き込み／消去を実行する（Ｓ６６）。ステップＳ６５，Ｓ６６の処理はユーザが目的とする処理が終了されるまで繰返される。
【００８３】
《ユーザブランチ》
図１３の書き込み消去処理を更に詳述しながらユーザブランチ処理について説明する。
【００８４】
図１４は図１３の書き込み処理に着目した概略フローチャートである。書き込み処理は、ブートマットＴｍａｔからソースコード（消去及び書き込み制御プログラム等）をＲＡＭ３に転送する処理（Ｔ１）、書き込み初期化の実行（Ｔ２）、及び書き込み実行（Ｔ３）に大別される。
【００８５】
転送処理（Ｔ１）は、転送を実施したいプログラムを選択し、レジスタＦＫＥＹをセットし制御ビットＳＣＯをイネーブルにする。これを実施する事によって、ブートマットから自動的に転送プログラムがスタートする。プログラムは、ＲＡＭ３のスタートアドレスから必要な領域だけプログラムが転送される。この時に初期化プログラムも転送される。
【００８６】
初期化の実行（Ｔ２）では、初期化プログラムが実行され、転送されたプログラムに対し、動作周波数に依存するウェイトタイムループ回数の設定やユーザブランチアドレスが設定される。
【００８７】
書き込み実行（Ｔ３）では、書き込みを実施する前に、どの様な方式でも良いが、書き込みデータをＲＡＭ３上に転送する。このときには、ある決まった順序でデータを並べる必要がある。転送領域は、ユーザが任意に設定する事が可能で、必要な手続きを実施し、転送を実施した後、プログラムのある決まった番地にサブルーチンジャンプを実施する。このサブルーチンジャンプを実施する事で書き込みが実行される。
【００８８】
図１５にはＲＡＭ３への転送処理（Ｔ１）の詳細が例示される。先ずレジスタＦＫＥＹを“Ａ５”に設定し（Ｔ１０）、転送したいソースコードを選択する（Ｔ１１）。ソースコードの選択は、書き込み消去関係レジスタ３０Ａに対して行われる。選択可能なソースコードは、特に制限されないが、書き込み及び書き込みベリファイプログラム、消去及び消去ベリファイプログラム等である。そして制御ビットＳＣＯが“１”にセットされて、選択されたソースコードがＲＡＭ３の所定エリアに転送される（Ｔ１２）。制御ビットＳＣＯのイネーブルを実施する時は、ＣＰＵ２はフラッシュッメモリ１３の外でオペレーションを実施している必要がある。これは、オペレーション可能なマットがユーザマットＭｍａｔからブートマットＴｍａｔに変化してしまうためにプログラムが暴走するからである。制御ビットＳＣＯのイネーブルを実施したら、自動的にブートマットＴｍａｔからプログラムがスタートする。このブートプログラムは、汎用レジスタの値をソフトウェア処理でスタックに退避する。ユーザの処理に戻るときは、リターン命令でユーザの処理に復帰する。この復帰を実施する前にブートマットＴｍａｔ内の転送プログラムは、退避を実施した汎用レジスタの値を復帰する。最後に転送が正常に終了したかの判別が行われる（Ｔ１３）。
【００８９】
図１６には書き込み初期化処理（Ｔ２）の詳細が例示される。先ずレジスタＦＰＥＦＥＱ（Ｒ４）にマイクロコンピュータ１の動作周波数がセットされ（Ｔ２０）、レジスタＦＵＢＲＡにユーザブランチアドレスがセットされる。レジスタＦＵＢＲＡにはＣＰＵ２の汎用レジスタＲ５が割当てられる。其の後、書き込み初期化プログラムが実行される（Ｔ２２）。例えば、書き込み関係の初期化プログラムは、設定されたチップ動作周波数の値を参照し、ウェイトタイムループ回数を決定する。決定したウェイトタイム時間をＲＡＭ３上に転送された書き込み制御プログラムに埋め込む処理を行なう。また、書き込み初期化プログラムは、レジスタＦＵＢＲＡ（Ｒ５）の値を参照して、ユーザブランチを実施するか、実施した場合に何処のアドレスにジャンプするかの書き込みプログラム変更を実施する。要するに、ユーザブランチを実施するサブルーチンジャンプ命令に、レジスタＦＵＢＲＡ（Ｒ５）の値が、分岐先アドレスとして埋め込まれる。最後に、初期化処理が正常に終了したことを判別して（Ｔ２３）、処理を終了する。
【００９０】
ここで、前記レジスタＦＵＢＲＡは書き込み／消去途中でのユーザブランチアドレスを指定するレジスタであり、このエリアは汎用レジスタＲ５に存在する。ユーザブランチを実施したくない時は、このレジスタにＨ’００００００００をセットする。ユーザブランチにより誤動作を生じないようにするために、フラッシュメモリエリアで書き込み／消去途中のエリアに関してはユーザブランチを禁止し、内蔵ＲＡＭの内、書き込み／消去プログラムが転送された領域へのユーザブランチを禁止し、プログラムデータの書き換えを禁止し、ユーザブランチを実施した先で、ＳＣＯモードの実行や書き込み／消去ルーチン、書き込み／消去初期化ルーチンをコールすることを禁止することが望ましい。
【００９１】
図１８には図１６の書き込み初期化時における内蔵ＲＡＭ３、書き込みプログラム、初期化処理、レジスタＲ４，Ｒ５との間のデータ接続関係が示される。同図により、初期化プログラムは、レジスタＲ４，Ｒ５を参照し、参照結果を書き込みプログラムのユーザブランチ処理に反映し、ウェイト関係パラメータに反映することが明瞭である。
【００９２】
図１７には書き込み実行（Ｔ３）の詳細が例示される。先ず、マスク不可能な割込み（ＮＭＩ）を受け付けたときの分岐先をＲＡＭ３アドレスエリアに変更する（Ｔ３０）。例えばベクタベースレジスタをＲＡＭ３のアドレスエリアに設定変更すればよい。これは、書き込み途上のフラッシュメモリエリアを避けることが誤動作防止の点より望ましいからである。そのようなＮＭＩはユーザ定義のエラー処理ルーチンをコールするために利用すればよい。そして、ＮＭＩよりも割込み優先レベルの低い割込みをマスクする（Ｔ３１）。例えばステータスレジスタＳＲに割込みマスクデータＩＭＳＫのＮＭＩの次に低い割込み優先レベルを設定すればよい。これは、書き込み／消去中は、状態によってフラッシュメモリに高電圧が掛かっている。この状態でＩＲＱ等の割り込みが入ったとしても、フラッシュメモリのベクターを読める事は保証できない。よって、書き込み／消去中は、ＮＭＩ以外の割り込みは禁止にする。
【００９３】
そして、書き込みアドレスの設定エリアを汎用レジスタＲ５にセットする（Ｔ３２）。すなわち、内蔵ＲＡＭ３に書かれている書き込みアドレスエリアの先頭アドレスを汎用レジスタＲ５にセットする。そして、書き込みデータアドレスの設定エリアを汎用レジスタＲ４にセットする（Ｔ３３）。即ち、内蔵ＲＡＭ３に書かれている書き込みデータアドレスエリアの先頭アドレスを汎用レジスタＲ４にセットする。其の後、レジスタＦＫＥＹに書き込み／消去コード“５Ａ”をセットし（Ｔ３４）、書き込みプログラムにジャンプして実行する（Ｔ３５）。最後に書き込みが正常に終了したかを判別する（Ｔ３６）。
【００９４】
図１９には書き込み時におけるＲＡＭ３、汎用レジスタＲ４，Ｒ５、書き込みプログラムとの間のデータ接続関係が例示される。ここではデュアルバンク書込みを想定しているから、書込みアドレスエリアの先頭アドレスと書込みデータアドレスエリアの先頭アドレスとを夫々のバンク毎に参照できなければならないため、ＲＡＭエリアＦＭＰＤＲ０，ＦＭＰＤＲ１をレジスタＲ４で、ＲＡＭエリアＦＭＰＡＲ０，ＦＭＰＡＲ１をレジスタＲ５で参照可能にしている。
【００９５】
図２０には図１７のステップＴ３５に対応する書込みプログラムの処理フローが例示される。この処理フローは、書込みデータラッチ（Ｔ４０）、書込みパルスの印加（Ｔ４１）、書込みベリファイ（Ｔ４２）の処理サイクル中に、ユーザブランチアドレスにサブルーチンジャンプするかを判定するステップ（Ｔ４３）を有し、初期化処理による設定値にしたがって、サブルーチンジャンプの指示がされている場合（ユーザブランチアドレスがＨ’００００００００以外のとき）には、ユーザブランチアドレスに分岐して、サブルーチンを実行する（Ｔ４４）。実行後に再び書き込み動作ルーチンに戻ってくる。書込みベリファイで所定の閾値状態を得られないときは、パルス印加回数Ｎをインクリメントして再度同じループを繰返し（Ｔ４５）、くり返し回数が最大回数（ＷＭＡＸ）に達する前に書込み正常状態を得られれば其の時点で図１７のフローに戻り（Ｔ４６）、最大回数に達しても正常終了できないときは書込みエラー処理を行なって（Ｔ４７）、図１７のフローに戻る。
【００９６】
このように、書込みパルス印可と書込みベリファイのサイクル中に、ユーザブランチアドレスで示されたサブルーチン処理に分岐可能であれば、書き込み中であっても、ユーザの制御プログラムに、ある一定間隔で制御を戻すことができる。しかも、ソフトウェアで実施しているので、ユーザの制御に戻ってくる間隔をソフトウェアで変更することも可能である。書き込み中でも、ユーザ制御プログラムに一定間隔で戻ってくることにより、このマクロコンピュータ１を使用したシステムを長い時間停止させなくても、消去及び書き込みが実施可能になる。したがって、一定期間毎に内外の事象を確認する必要のあるシステム、或は学習機能付きのシステム等に対して、ユーザのプログラム実行中に消去及び書込みを実行していくことが可能である。
【００９７】
図２１は図１３の消去処理に着目した概略フローチャートである。消去処理は、ブートマットからソースコード（消去及び書き込み制御プログラム等）をＲＡＭ３に転送する処理（Ｔ５）、消去初期化の実行（Ｔ６）、及び消去実行（Ｔ７）に大別される。
【００９８】
転送処理（Ｔ５）は前記転送処理（Ｔ１）と同じである。初期化の実行（Ｔ６）では、転送されたプログラムに関して、動作周波数に依存するウェイトタイムループ回数の設定やユーザブランチの設定の為に、初期化プログラムを実行する。
【００９９】
消去実行（Ｔ７）では、ＲＡＭ３に転送された消去プログラムのある決まった番地にジャンプサブルーチンを実施する事で消去を実行する。
【０１００】
図２２には消去初期化処理（Ｔ６）の詳細が例示される。先ずレジスタＦＰＥＦＥＱ（Ｒ４）にマイクロコンピュータ１の動作周波数がセットされ（Ｔ６０）、レジスタＦＵＢＲＡにユーザブランチアドレスがセットされる（Ｔ６１）。レジスタＦＵＢＲＡにはＣＰＵ２の汎用レジスタＲ５が割当てられる。其の後、消去初期化プログラムが実行される（Ｔ６２）。転送された時の消去プログラムは、ウェイトループ回数が初期設定状態になっている。この事から、この初期化プログラムを使用して、消去プログラムのウェイトループ回数を全て変更する。この計算を実施する為に、ユーザはレジスタＦＰＥＦＥＱ（Ｒ４）をセットする。レジスタＦＵＢＲＡ（Ｒ５）の設定では、消去プログラムのユーザブランチ設定を実施することになる。消去初期化プログラムは、レジスタＦＵＢＲＡの設定値を参照して、ユーザブランチを実施するか、実施した場合に何処のアドレスにジャンプするかについて、消去プログラム変更を実施する。この変更を実施する為に、ユーザはレジスタＦＵＢＲＡに値をセットする。最後に、初期化処理が正常終了したことを判別して（Ｔ６３）、処理を終了する。
【０１０１】
ここで、前記レジスタＦＵＢＲＡの意義は書込みの場合と同じであり、ユーザブランチを実施したくない時は、このレジスタにＨ’００００００００をセットする。
【０１０２】
図２４には図２２の消去初期化時における内蔵ＲＡＭ３、消去プログラム、初期化処理、レジスタＲ４，Ｒ５との間のデータ接続関係が示される。同図により、初期化プログラムは、レジスタＲ４，Ｒ５を参照し、参照結果を書き込みプログラムのユーザブランチ処理に反映し、ウェイト関係パラメータに反映することが明らかである。
【０１０３】
図２３には消去実行（Ｔ７）の詳細が例示される。先ず、マスク不可能な割込み（ＮＭＩ）を受け付けたときの分岐先をＲＡＭ３アドレスエリアに変更する（Ｔ７０）。例えばベクタベースレジスタをＲＡＭ３のアドレスエリアに設定変更すればよい。これは、消去途上のフラッシュメモリエリアを避けることが誤動作防止の点より望ましいからである。そのようなＮＭＩはユーザ定義のエラー処理ルーチンをコールするために利用すればよい。そして、ＮＭＩよりも割込み優先レベルの低い割込みをマスクする（Ｔ７１）。例えばステータスレジスタＳＲに割込みマスクデータＩＭＳＫのＮＭＩの次に低い割込み優先レベルを設定すればよい。これは、消去中は、状態によってフラッシュメモリに高電圧が掛かっている。この状態でＩＲＱ等の割り込みが入ったとしても、フラッシュメモリのベクターを読める事は保証できない。よって、消去中は、ＮＭＩ以外の割り込みは禁止にする。
【０１０４】
そして、消去ブロック番号を汎用レジスタＲ４にセットする（Ｔ７２）。其の後、レジスタＦＫＥＹに書き込み／消去コード“５Ａ”をセットし（Ｔ７３）、消去プログラムにジャンプして実行する（Ｔ７４）。最後に消去正常終了を判別する（Ｔ７５）。
【０１０５】
図２５には消去時におけるＲＡＭ３、汎用レジスタＲ４，Ｒ５、消去プログラムとの間のデータ接続関係が例示される。この接続関係は、ユーザが消去プログラムを作成しないので消去マット選択のインターフェース方法として、消去ブロック選択の受け渡しを、レジスタＦＥＢＳ（Ｒ４）を介して消去ブロック番号を受け渡す事で実施する。
【０１０６】
図２６には図２３のステップＴ７４に対応する消去プログラムの処理フローが例示される。この処理フローは、消去データラッチ（Ｔ８０）、消去パルスの印加（Ｔ８１）、消去ベリファイ（Ｔ８２）の処理サイクル中に、ユーザブランチアドレスにサブルーチンジャンプするかを判定するステップ（Ｔ８３）を有し、初期化処理による設定値にしたがって、サブルーチンジャンプの指示がされている場合（ユーザブランチアドレスがＨ’００００００００以外のとき）には、ユーザブランチアドレスに分岐して、サブルーチンを実行する（Ｔ８４）。実行後に再び消去動作ルーチンに戻ってくる。消去ベリファイで所定の閾値状態を得られないときは、パルス印加回数Ｎをインクリメントして再度同じループを繰返し（Ｔ８５）、くり返し回数が最大回数（ＥＭＡＸ）に達する前に消去正常状態を得られれば其の時点で図２３のフローに戻り（Ｔ８６）、最大回数に達しても正常終了できないときは消去エラー処理を行なって（Ｔ８７）、図２３のフローに戻る。
【０１０７】
このように、消去パルス印可と消去ベリファイのサイクル中に、ユーザブランチアドレスで示されたサブルーチン処理に分岐可能であれば、消去中であっても、ユーザの制御プログラムに、ある一定間隔で制御を戻すことができる。消去中でも、ユーザ制御プログラムに一定間隔で戻ってくることにより、このマクロコンピュータ１を使用したシステムを長い時間停止させなくても、消去が実施可能になる。したがって、一定期間毎に内外の事象を確認する必要のあるシステム、或は学習機能付きのシステム等に対して、ユーザのプログラム実行中に消去及び書込みを実行していくことが可能である。
【０１０８】
《ユーザブランチ先でのプログラムの暴走》
書き込み／消去プログラムが転送された状態で、しかも端子Ｐｆｗｅがイネーブル状態（“１”）の場合は、フラッシュメモリ１３が保有する記憶情報を如何なる場合にも正常に保持することを完全に保証する事は、困難である。図２７にはユーザブランチ先でＣＰＵ２が暴走してフラッシュッメモリ１３の記憶情報が破壊される事態を抑止可能にする書込み／消去処理の手法が例示される。即ち、書き込み／消去フロー中で各処理終了毎に実施する前記ステップＴ４４，Ｔ８４のユーザブランチ処理では、書込み消去の動作電源を初期化してリード動作の動作電源に遷移させ（Ｔ９０）、その後、レジスタＦＫＥＹの値を、書込み／消去可能値“５Ａ”以外の任意に値に変更する（Ｔ９１）。例えば７Ｘ（Ｘ＝０〜Ｆ）とする。これを実施することにより、制御ビットＳＷＥのセットが不可になるので、ユーザブランチ先でＣＰＵが暴走しても、簡単には書き込み／消去ができなくなる。
【０１０９】
ステップＴ９１の処理において、レジスタＦＫＥＹに設定するコードを、処理に対して意味のあるコード、例えば、消去／書込みの進捗状況を示すコードにすれば、暴走などにより、書込み／消去未完の状態で書込み／消去の処理ルーチンからリターンしてきたような場合、或はレジスタＦＫＥＹの値が期待値以外の値に変化している場合、レジスタＦＫＥＹの値を参照することにより、異常を検出することができる。図２７の例では、パルス印可とベリファイの間では“７１”、ベリファイと書込みデータ再演算の間は“７２”、再演算と書込みパルス印可前のダミーライトの間は“７３”とし、ユーザブランチ処理から抜けるとき、レジスタＦＫＥＹの値が“７Ｘ（Ｘ＝１〜Ｆ）”であるかを判定し（Ｔ９２）、それ以外であれば何らかの異常が有ったと見なし、書込み／消去に対してフェイル処理を行なう（Ｔ９３）。ＦＫＥＹが“７Ｘ”であれば、正常に処理終了と見なし、ＦＫＥＹを“５Ａ”に戻す（Ｔ９３）。
【０１１０】
尚、進捗情況を保持するレジスタはＦＫＥＹでなくてもよいが、ユーザブランチの場合に“５Ａ”以外の値に書き換えることが得策であるという事情を考慮すれば、レジスタＦＫＥＹを利用することが、ハードウェアリソースと処理負担の両面において経済的である。
【０１１１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１１２】
例えば、消去及び書込み可能な不揮発性メモリは２値のフラッシュメモリに限定されない。多値フラッシュメモリ、例えば、１個のフラッシュッメモリセルに２ビット以上の記憶情報を保持させることが可能な多値フラッシュメモリであってもよい。すなわち、１個のフラッシュメモリセルは、情報記憶に際して複数ビットの書き込みデータで指定される４種類以上の閾値電圧の中の一つの閾値電圧に設定され、情報読み出しに際して閾値電圧の状態を対応する複数ビットの記憶情報として出力する、１個のフラッシュメモリセルの記憶情報を複数ビット化したメモリである。ここでは、一つのフラッシュメモリセルに２ビットの情報を書き込むことができ、かつその情報を読み出すことができるフラッシュメモリを一例とする。このようなフラッシュメモリが実現しようとする多値情報記憶技術において、一つのメモリセルの情報記憶状態は、例えば消去状態（“１１”）、第１の書き込み状態（“１０”）、第２の書き込み状態（“００”）、第３の書き込み状態（“０１”）の中から選ばれた一つの状態とされる。全部で４通りの情報記憶状態は、２ビットのデータによって決定される状態とされる。即ち、２ビットのデータを一つのメモリセルで記憶する。
【０１１３】
また、フラッシュメモリセルはフローティングゲートとコントロールゲートの縦積み構造に限定されず、ＭＯＳトランジスタのゲート電極をフローティングゲート電極とし当該ゲート電極を延在させて形成したＭＯＳゲート容量を介してチャネル領域をコントロールゲートに用いるようなデバイス構造などを採用してもよい。また、不揮発性記憶素子はフラッシュメモリに限定されず、ＭＮＯＳ（メタル・ナイトライド・オキサイド・セミコンダクタ）トランジスタを記憶素子とするＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・プログラマブル・リード・オンリ・メモリ）のような不揮発性メモリ、或いは強誘電体メモリ等であってもよい。
【０１１４】
また、マイクロコンピュータがオンチップで備える回路モジュールは上記の例に限定されず、適宜変更可能である。
【０１１５】
消去及び書込み制御プログラムをブートマットに初期的に保持させる構成に限定されない。システムボードからダウンロードする構成を採用してもよい。また、各種レジスタ手段はフラッシュメモリ内蔵の周辺レジスタであっても、ＣＰＵ内蔵の汎用レジスタであっても、或は、ＳＲＡＭなどのメモリで構成されるメモリマップドＩ／Ｏレジスタであってもよい。
【０１１６】
前記ユーザブランチは、レジスタＦＵＢＲＡ（Ｒ５）の設定値に基づいて、ジャンプサブルーチン命令のジャンプ先コードを予め書き換える初期化処理を行なってから、其のプログラムを実行するものとして説明した。これに代えて、ジャンプサブルーチン命令でそのレジスタＦＵＢＲＡ（Ｒ５）を直接参照して分岐するようにしてもよい。この場合には、その消去及び書込み制御プログラムのコンパイラが一つの関数内で引数として利用する事ができる汎用レジスタ数の制限範囲内で汎用レジスタＲ５を参照できなければならない。
【０１１７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１１８】
すなわち、高電圧パルスの印可及びデータベリファイ等のループ中に、ユーザが指定したアドレスのサブルーチンにジャンプするプログラムを予めプログラミングし、例えば、プログラムを実行する時に、ユーザが引数として、ジャンプ先のアドレスを渡しておけば、そのアドレスをジャンプサブルーチン命令で参照することができるから、不揮発性メモリに対する消去／書込み中であっても、ユーザの制御プログラムに、ある一定間隔で制御を戻すことができる。したがって、消去／書込み処理時間よりも短い間隔で発生する事象に応答することが必要なシステムにおいても、その処理中に、必要に応じてオンチップ不揮発性メモリの消去／書込みを行なうことができる。
【図面の簡単な説明】
【図１】本発明の一例に係るマイクロコンピュータのブロック図である。
【図２】ＣＰＵ２の具体例を示すブロック図である。
【図３】フラッシュメモリのメモリマットを例示する説明図である。
【図４】フラッシュメモリのメモリマット毎の各動作モードによるアクセス態様を例示する説明図である。
【図５】ＣＰＵが実行するプログラムの所在と実行による作用を模式的に示す説明図である。
【図６】フラッシュメモリの消去及び書き込みプロテクトのための論理構成を例示する論理回路図である。
【図７】ＣＰＵのオペレーションがユーザマットとユーザブートマットとの間で切換えられるときの状態遷移図である。
【図８】プログラムモード判定処理のフローチャートである。
【図９】ライタモード処理のフローチャートである。
【図１０】ブートモード処理のフローチャートである。
【図１１】ユーザブートモード処理のフローチャートである。
【図１２】ユーザモード処理のフローチャートである。
【図１３】図１１のステップＳ４２及び図１２のステップＳ５４の書き込み／消去処理のフローチャートである。
【図１４】図１３の書き込み処理に着目した概略フローチャートである。
【図１５】ＲＡＭへの転送処理（Ｔ１）の詳細を例示するフローチャートである。
【図１６】書き込み初期化処理（Ｔ２）の詳細を例示するフローチャートである。
【図１７】書き込み実行（Ｔ３）の詳細を例示するフローチャートである。
【図１８】図１６の書き込み初期化時における内蔵ＲＡＭ、書き込みプログラム、初期化処理、レジスタ（Ｒ４，Ｒ５）との間のデータ接続関係を例示する説明図である。
【図１９】書き込み時におけるＲＡＭ、汎用レジスタ（Ｒ４，Ｒ５）、書き込みプログラムとの間のデータ接続関係を例示する説明図である。
【図２０】図１７のステップＴ３５に対応する書込みプログラムの処理フローである。
【図２１】図１３の消去処理に着目した概略フローチャートである。
【図２２】消去初期化処理（Ｔ６）の詳細を例示するフローチャートである。
【図２３】消去実行（Ｔ７）の詳細を例示するフローチャートである。
【図２４】図２２の消去初期化時における内蔵ＲＡＭ、消去プログラム、初期化処理、レジスタ（Ｒ４，Ｒ５）との間のデータ接続関係を例示する説明図である。
【図２５】消去時におけるＲＡＭ、汎用レジスタ（Ｒ４，Ｒ５）、消去プログラムとの間のデータ接続関係を例示する説明図である。
【図２６】図２３のステップＴ７４に対応する消去プログラムの処理フローである。
【図２７】ユーザブランチ先でＣＰＵが暴走してフラッシュッメモリの記憶情報が破壊される事態を抑止可能にするユーザブランチ処理のフローチャートである。
【符号の説明】
１  マイクロコンピュータ
２  ＣＰＵ
３  ＲＡＭ
４  バスステートコントローラ
５  フラッシュッメモリモジュール
６  フラッシュコントロールロジック
９  割込みコントローラ
ＲＥＳ  リセット信号
１３  フラッシュッメモリ
１４  モード信号
１５  システムコントローラ
２０  メモリセルアレイ
ＦＭＡＴＳ  制御レジスタ
ＦＫＥＹ  制御レジスタ
ＦＣＣＳ  制御レジスタ
ＳＣＯ  制御ビット
Ｒｍａｔ  リペア及びトリミングマット
Ｔｍａｔ  ブートマット
Ｕｍａｔ  ユーザブートマット
Ｍｍａｔ  ユーザマット
Ｐｆｗｅ  外部端子
【図１】
0004230122.tif 000002
【図２】
0004230122.tif 000003
【図３】
0004230122.tif 000004
【図４】
0004230122.tif 000005
【図５】
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【図６】
0004230122.tif 000007
【図７】
0004230122.tif 000008
【図８】
0004230122.tif 000009
【図９】
0004230122.tif 000010
【図１０】
0004230122.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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