(57)【特許請求の範囲】
【請求項１】
トランスの１次巻線と主スイッチング素子とを直流電源に直列に接続し、前記主スイッチング素子をオン・オフ制御することにより、前記１次巻線及び前記主スイッチング素子に電流を流し、前記トランスの２次巻線に接続された出力端子から直流電力を取り出すスイッチング電源装置において、
前記２次巻線と前記出力端子との間に接続された同期整流用スイッチング素子と、
前記２次巻線に対して並列に接続され且つ前記主スイッチング素子のオン時にエネルギを蓄積するリアクトルと、
前記リアクトルと前記同期整流用スイッチング素子の制御端子とに接続された同期整流制御回路とを備え、
前記同期整流制御回路は、前記リアクトルにエネルギを蓄積する期間中に前記同期整流用スイッチング素子をオフに保持する消勢状態と、前記リアクトルに蓄積されたエネルギを放出する期間中に前記同期整流用スイッチング素子をオンする付勢状態と、前記リアクトルに蓄積されたエネルギの放出が完了したとき、前記同期整流用スイッチング素子をオフにする消勢切換状態とに切り換えられる切換回路と、
前記リアクトルに蓄積されたエネルギの放出が完了したとき、前記リアクトルのリセットを検出し、前記切換回路を付勢状態から消勢状態に切り換えて前記同期整流用スイッチング素子をオフにするリセット検出回路とを備えることを特徴とするスイッチング電源装置。
【請求項２】
前記リセット検出回路は、前記２次巻線の一端と前記リアクトルの一端との間に接続された整流素子と、前記リアクトルに蓄積されたエネルギの放出が完了したとき、前記整流素子と前記リアクトルの一端との接続点に発生するリセット電圧の低下を検出して、前記切換回路を消勢切換状態に切り換えるリセット電圧検出手段とを有する請求項１に記載のスイッチング電源装置。
【請求項３】
前記切換回路は、前記リアクトルの他端に接続されて前記リアクトルにエネルギを蓄積する蓄積期間を検出する第１の入力端子と、前記リセット検出回路に接続された第２の入力端子と、前記同期整流用スイッチング素子の制御端子に接続された出力端子とを有する切換制御手段を備えた請求項２に記載のスイッチング電源装置。
【請求項４】
前記リアクトルの他端に発生する電圧のパルス幅が狭いとき、前記切換制御手段の第２の入力端子の電圧レベルを保持して、前記切換回路の消勢状態を保持する保持回路を前記リアクトルの他端と前記切換制御手段の第２の入力端子との間に接続した請求項３に記載のスイッチング電源装置。
【請求項５】
前記同期整流制御回路は、前記トランスの３次巻線と、前記リアクトルに接続され且つ前記リアクトルにエネルギを蓄積する電流又は前記リアクトルに蓄積されたエネルギを放出する電流を検出するリアクトル電流検出手段と、前記３次巻線と前記リアクトル電流検出手段と前記同期整流用スイッチング素子の制御端子とに接続された切換回路とを備え、
前記３次巻線は、前記トランスの２次巻線及び前記リアクトルにエネルギが蓄積されると同時にエネルギが蓄積され、
前記切換回路は、前記３次巻線にエネルギを蓄積する期間は、前記同期整流用スイッチング素子をオフに保持し、前記リアクトル電流検出手段が前記リアクトルに蓄積されたエネルギを放出する電流を検出したとき、同時に前記３次巻線に発生する電圧により前記同期整流用スイッチング素子をオンにし、前記リアクトル電流検出手段が前記リアクトルに流れる電流を検出しなくなったとき、前記同期整流用スイッチング素子をオフに切り換える請求項１に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明はスイッチング電源装置、特にトランスの２次巻線から取り出す出力電圧の電力損失を抑制できるスイッチング電源装置に関するものである。
【背景技術】
【０００２】  トランスの１次巻線とスイッチング素子とを直流電源に直列に接続し、スイッチング素子をオン・オフ制御することにより、１次巻線及びスイッチング素子に電流を流し、トランスの２次巻線に接続された出力端子から直流電力を取出すスイッチング電源装置は、公知である。スイッチング素子のオン時に１次巻線に流れる電流によりトランスにエネルギを蓄積して、スイッチング素子のオフ時にトランスに蓄積されたエネルギを出力電力として取出すスイッチング電源装置は、フライバックコンバータと呼ばれる。フライバックコンバータでは、トランスの２次巻線に整流用ダイオードを接続するため、導通時のダイオードの順方向電圧による電力損失が大きく、電力変換効率が低下する欠点がある。【０００３】  そこで、例えば下記特許文献１に示されるように、２次巻線に接続されるダイオードの順方向電圧による電力損失を低減するため、同期整流回路の同期整流用スイッチング素子として同期整流用パワーＭＯＳＦＥＴを２次巻線に接続して、逆方向電流の通流を阻止してトランスの負荷を軽減し、かつ順方向電圧降下を低減するスイッチング電源装置が提案されている。このスイッチング電源装置では、フライバックコンバータ回路、フォワードコンバータ回路等を基本回路とするスイッチング電源装置のパルストランスの２次巻線側に出力電流を整流する同期整流用パワーＭＯＳＦＥＴを接続し、同期整流用パワーＭＯＳＦＥＴのソース・ドレイン間に流れる電流方向の変化をコンパレータ回路により監視し、コンパレータ回路から同期整流用パワーＭＯＳＦＥＴのゲートに供給するゲート駆動信号により順方向電流及び逆方向電流を制御する。【０００４】
【特許文献１】特開平７−７９２８号公報（第６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】  ところで、スイッチング電源装置では、同期整流用スイッチング素子の駆動信号を形成する様々な方式の同期整流回路が提案されている。例えば、上記のスイッチング電源装置に示されるように同期整流用スイッチング素子の端子電圧を検出する方式、トランスの２次側電圧を検出する方式又は同期整流用スイッチング素子に流れる電流を検出する方式がある。同期整流用スイッチング素子の端子電圧又はトランスの２次側電圧を検出する方式では、２次側電流と２次側電圧の位相とが必ずしも一致しないため、出力電力に無効分が生じ、トランスの２次側の同期整流回路に電力損失が発生する問題があった。また、同期整流用スイッチング素子に流れる電流を検出する方式では、電流検出用抵抗や電流トランス等の電流検出手段がトランスの２次巻線側の同期整流回路内に挿入されるため、電流検出手段に電力損失が発生する問題があった。【０００６】  そこで、本発明は、トランスの２次巻線から取り出す出力電圧の電力損失を抑制できるスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明によるスイッチング電源装置は、トランス（２）の１次巻線（３）と主スイッチング素子（４）とを直流電源（１）に直列に接続し、主スイッチング素子（４）をオン・オフ制御することにより、トランス（２）の１次巻線（３）及び主スイッチング素子（４）に電流を流し、トランス（２）の２次巻線（６）に接続された出力端子（７，８）から直流電力を取り出す。このスイッチング電源装置は、トランス（２）の２次巻線（６）と出力端子（７，８）との間に接続された同期整流用スイッチング素子（９）と、トランス（２）の２次巻線（６）に対して並列に接続され且つ主スイッチング素子（４）のオン時にエネルギを蓄積するリアクトル（１１）と、リアクトル（１１）と同期整流用スイッチング素子（９）の制御端子とに接続された同期整流制御回路（１２）とを備える。同期整流制御回路（１２）は、リアクトル（１１）にエネルギを蓄積する期間中に同期整流用スイッチング素子（９）をオフに保持する消勢状態と、リアクトル（１１）に蓄積されたエネルギを放出する期間中に同期整流用スイッチング素子（９）をオンする付勢状態と、リアクトル（１１）に蓄積されたエネルギの放出が完了したとき、同期整流用スイッチング素子（９）をオフにする消勢切換状態とに切り換えられる切換回路（１３）と、リアクトル（１１）に蓄積されたエネルギの放出が完了したとき、リアクトル（１１）のリセットを検出し、切換回路（１３）を付勢状態から消勢状態に切り換えて同期整流用スイッチング素子（９）をオフにするリセット検出回路（１４）とを備える。
【０００８】
このスイッチング電源装置では、同期整流制御回路（１２）の切換回路（１３）は、リアクトル（１１）にエネルギを蓄積する期間中に、同期整流用スイッチング素子（９）をオフに保持する消勢状態に切り換えられ、リアクトル（１１）に蓄積されたエネルギを放出する期間中に、同期整流用スイッチング素子（９）をオンする付勢状態に切り換えられ、リアクトル（１１）に蓄積されたエネルギの放出が完了したとき、同期整流用スイッチング素子（９）をオフにする消勢切換状態に切り換えられる。また、リセット検出回路（１４）は、リアクトル（１１）に蓄積されたエネルギの放出が完了したとき、リアクトル（１１）のリセットを検出し、切換回路（１３）を付勢状態から消勢状態に切り換えて同期整流用スイッチング素子（９）をオフにする。このように、切換回路（１３）及びリセット検出回路（１４）を使用して、リアクトル（１１）のエネルギの蓄積期間及び放出期間に応じて同期整流制御回路（１２）により同期整流用スイッチング素子（９）がオン・オフ制御されるため、入力電圧（Ｅ）及び出力電圧（ＶＯ）が変動しても、効率よく同期整流動作を行うことができる。このため、幅広い入出力範囲でトランス（２）の２次巻線（６）から取り出す出力電圧（ＶＯ）の電力損失を抑制することができる。また、リアクトル（１１）に蓄積されたエネルギも全て出力側に送出されるため、同期整流回路での電力損失を最小限に抑えることができる。
【発明の効果】
【０００９】  本発明によれば、トランスの２次巻線と並列に接続されたリアクトルのエネルギの蓄積期間及び放出期間に応じて同期整流用スイッチング素子がオン・オフ制御され、入力電圧及び出力電圧が変動しても効率よく同期整流動作を行うことができるので、幅広い入出力範囲でトランスの２次巻線から取り出す出力電圧の電力損失を抑制することが可能である。また、リアクトルに蓄積されたエネルギも全て出力側に送出されるため、同期整流回路での電力損失を最小限に抑えられる利点がある。
【図面の簡単な説明】
【００１０】
【図１】本発明によるスイッチング電源装置の一実施の形態を示す電気回路図（実施例１）
【図２】図１の回路各部の電圧及び電流を示すタイミングチャート
【図３】図１の変更実施の形態を示す電気回路図（実施例２）
【図４】定格負荷時での図３の回路各部の電圧及び電流を示すタイミングチャート
【図５】軽負荷時での図３の回路各部の電圧及び電流を示すタイミングチャート
【図６】本発明の他の実施の形態を示す電気回路図（実施例３）
【図７】図１の同期整流制御回路をＥＸ−ＯＲゲートで構成した実施の形態を示す電気回路図（実施例４）
【図８】図７の変更実施の形態を示す電気回路図
【図９】図８の変更実施の形態を示す電気回路図
【図１０】図１の同期整流制御回路をＡＮＤゲート及び反転器で構成した実施の形態を示す電気回路図（実施例５）
【図１１】図１０の同期整流制御回路を３つのＮＡＮＤゲートで構成した実施の形態を示す電気回路図
【図１２】図１のもう一つの変更実施の形態を示す電気回路図（実施例６）
【符号の説明】
【００１１】  （１）‥直流電源、（２）‥トランス、（３）‥１次巻線、（４）‥主ＭＯＳ−ＦＥＴ（主スイッチング素子）、（５）‥主制御回路、（６）‥２次巻線、（７，８）‥出力端子、（９）‥同期整流用ＭＯＳ−ＦＥＴ（同期整流用スイッチング素子）、（９ａ）‥寄生ダイオード、（１０）‥出力平滑コンデンサ、（１１）‥リアクトル、（１２）‥同期整流制御回路、（１３）‥切換回路、（１４）‥リセット検出回路、（１５）‥第１のダイオード（整流素子）、（１６）‥第１の反転器（リセット電圧検出手段）、（１７）‥第２のダイオード（リセット電圧検出手段）、（１８）‥第３のダイオード、（１９，２０）‥分圧抵抗、（２１）‥ＮＯＲゲート（切換制御手段）、（２２）‥コンデンサ、（２３）‥第２の反転器、（２４）‥第４のダイオード、（２５）‥抵抗、（２６）‥保持回路、（３０）‥３次巻線、（３１）‥第１のＮＰＮトランジスタ（リアクトル電流検出手段）、（３２，３８）‥抵抗、（３３，３５，３６）‥ダイオード、（３４）‥ＰＮＰトランジスタ、（３７）‥第２のＮＰＮトランジスタ、（４０）‥ＥＸ−ＯＲゲート（同期整流制御回路）、（４０ａ）‥第１の入力端子、（４０ｂ）‥第２の入力端子、（４０ｃ）‥出力端子、（４１，４２）‥第１のレベルシフト用抵抗、（４３，４４）‥第２のレベルシフト用抵抗、（４５）‥第１のクランプ用ダイオード、（４６）‥第２のクランプ用ダイオード、（５０）‥ＡＮＤゲート、（５０ａ）‥第１の入力端子、（５０ｂ）‥第２の入力端子、（５０ｃ）‥出力端子、（５１）‥反転器、（５２）‥第１のＮＡＮＤゲート、（５３）‥第２のＮＡＮＤゲート、（５４）‥第３のＮＡＮＤゲート、（６０）‥駆動用ＮＰＮトランジスタ、（６１）‥駆動用ＭＯＳ−ＦＥＴ、（６２）‥第１の抵抗、（６３）‥ＮＯＲゲート、（６４）‥第２の抵抗
【発明を実施するための最良の形態】
【００１２】  以下、本発明によるスイッチング電源装置の６つの実施の形態を図１乃至図１２について説明する。
【実施例１】
【００１３】  本発明の一実施の形態を示す実施例１のスイッチング電源装置は、図１に示すように、直流電源（１）に対して直列に接続されたトランス（２）の１次巻線（３）及び主スイッチング素子としての主ＭＯＳ−ＦＥＴ（４）と、主ＭＯＳ−ＦＥＴ（４）をオン・オフ制御する主制御回路（５）と、トランス（２）の２次巻線（６）と出力端子（７，８）との間に接続された同期整流用スイッチング素子としての同期整流用ＭＯＳ−ＦＥＴ（９）及び出力平滑コンデンサ（１０）と、トランス（２）の２次巻線（６）に対して並列に接続され且つ主ＭＯＳ−ＦＥＴ（４）のオン時にエネルギが蓄積されるリアクトル（１１）と、リアクトル（１１）と同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子との間に接続され且つリアクトル（１１）にエネルギを蓄積する期間は同期整流用ＭＯＳ−ＦＥＴ（９）をオフに保持し、リアクトル（１１）に蓄積されたエネルギを放出する期間は同期整流用ＭＯＳ−ＦＥＴ（９）をオンに保持し、リアクトル（１１）に蓄積されたエネルギの放出が完了したときに同期整流用ＭＯＳ−ＦＥＴ（９）をオフにする同期整流制御回路（１２）とを備える。なお、同期整流用ＭＯＳ−ＦＥＴ（９）はドレイン・ソース端子間に寄生ダイオード（９ａ）を有する。【００１４】  同期整流制御回路（１２）は、切換回路（１３）と、切換回路（１３）を制御するリセット回路（１４）とを備えている。切換回路（１３）は、リアクトル（１１）の他端（下側）と負側出力端子（８）との間に接続された分圧抵抗（１９，２０）と、分圧抵抗（１９，２０）の分圧点に発生する電圧によりリアクトル（１１）にエネルギを蓄積する蓄積期間を検出する第１の入力端子、リセット検出回路（１４）に接続された第２の入力端子及び同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に接続された出力端子を有する切換制御手段としてのＮＯＲゲート（２１）とを備えている。また、負側出力端子（８）とＮＯＲゲート（２１）の第２の入力端子との間には、コンデンサ（２２）が接続され、ＮＯＲゲート（２１）の第２の入力端子と分圧抵抗（１９，２０）の分圧点との間には、第２の反転器（２３）及び第４のダイオード（２４）が直列に接続される。【００１５】  リセット検出回路（１４）は、トランス（２）の２次巻線（６）の一端（黒点側）とリアクトル（１１）の一端（上側）との間に接続された整流素子としての第１のダイオード（１５）と、第１のダイオード（１５）に接続されたリセット電圧検出手段を構成する第１の反転器（１６）と、第１の反転器（１６）とコンデンサ（２２）との間に直列に接続された第２のダイオード（１７）と、第１のダイオード（１５）及び第１の反転器（１６）の接続点と負側出力端子（８）との間に接続され第３のダイオード（１８）とを有する。第１の反転器（１６）は、リアクトル（１１）に蓄積されたエネルギの放出が完了したときに、第１のダイオード（１５）とリアクトル（１１）の一端との接続点Ｂに発生するリセット電圧ＶＢの低下を検出して切換回路（１３）を消勢切換状態に切り換える。第３のダイオード（１８）は、リセット電圧ＶＢの低下時の最低電圧を０［Ｖ］にクランプする。【００１６】  動作の際に、主制御回路（５）か���主ＭＯＳ−ＦＥＴ（４）のゲート端子に図２（Ｆ）に示す高電圧レベルの主制御信号ＶＧを付与して、主ＭＯＳ−ＦＥＴ（４）をオンさせると、直流電源（１）からトランス（２）の１次巻線（３）及び主ＭＯＳ−ＦＥＴ（４）に電流が流れ、トランス（２）にエネルギが蓄積される。ここで、直流電源（１）の電圧をＥ［Ｖ］、トランス（２）の１次巻線（３）のインダクタンスをＬＰ［Ｈ］とすると、主ＭＯＳ−ＦＥＴ（４）のオン期間ｔＯＮ［ｓ］中にエネルギ：
（Ｅ２／２ＬＰ）×ｔＯＮ２［Ｊ］
がトランス（２）に蓄積される。また、図２（Ｂ）に示すようにトランス（２）の２次巻線（６）には電流が流れず、トランス（２）の１次巻線（３）及び２次巻線（６）の巻数をそれぞれＮＰ，ＮＳとすると、トランス（２）の２次巻線（６）には上（黒点）側を負（−）、下側を正（＋）とする電圧ＶＳ：
ＶＳ＝（ＮＳ／ＮＰ）×Ｅ［Ｖ］
が発生する。このとき、リアクトル（１１）の他端と分圧抵抗（円）との接続点Ａの電圧ＶＡは図２（Ａ）に示すようにトランス（２）の２次巻線（６）に発生する電圧ＶＳに略等しく、リアクトル（１１）の一端と第１のダイオード（１５）との接続点Ｂの電圧ＶＢは図２（Ｄ）に示すように出力端子（７，８）間の直流出力電圧ＶＯと第１のダイオード（１５）の順方向電圧ＶＦとの和電圧ＶＯ＋ＶＦに略等しいため、第１のダイオード（１５）を介してリアクトル（１１）に電流ＩＬが流れる。ここで、リアクトル（１１）のインダクタンスをＬ［Ｈ］とすると、図２（Ｃ）に示すようにリアクトル（１１）に流れる電流ＩＬが毎秒ＶＳ／Ｌの割合で１次関数的に増加し、主ＭＯＳ−ＦＥＴ（４）のオン期間ｔＯＮ［ｓ］中にエネルギ：
（ＶＳ２／２Ｌ）×ｔＯＮ２［Ｊ］
がリアクトル（１１）に蓄積される。【００１７】  一方、同期整流用ＭＯＳ−ＦＥＴ（９）のドレイン・ソース端子間には、トランス（２）の２次巻線（６）の電圧ＶＳ：
ＶＳ＝（ＮＳ／ＮＰ）×Ｅ［Ｖ］
と出力端子（７，８）間の直流出力電圧ＶＯとの和電圧：
ＶＳ＋ＶＯ
が発生する。この和電圧ＶＳ＋ＶＯは、同期整流制御回路（１２）を構成する切換回路（１３）内の分圧抵抗（１９，２０）により分圧され、分圧抵抗（１９，２０）の分圧点の電圧がＮＯＲゲート（２１）の第１の入力端子に入力される。分圧抵抗（１９，２０）の各抵抗値は、軽負荷時等で発生するリンギングによる同期整流用ＭＯＳ−ＦＥＴ（９）の誤動作を防止するため、主ＭＯＳ−ＦＥＴ（４）がオンのときはＮＯＲゲート（２１）の閾値電圧を超え、リンギングのときはＮＯＲゲート（２１）の閾値電圧を超えないように分圧点の電圧が設定される。よって、主ＭＯＳ−ＦＥＴ（４）がオンのときは分圧抵抗（１９，２０）の分圧点の電圧が高電圧レベルとなるので、図２（Ｅ）に示すようにＮＯＲゲート（２１）から同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に低電圧レベルの同期制御信号ＶＳＣが付与され、切換回路（１３）は消勢状態を保持する。これにより、同期整流用ＭＯＳ−ＦＥＴ（９）はオフを保持する。このとき、第２の反転器（２３）にも分圧抵抗（１９，２０）の分圧点からの高電圧レベルの電圧が印加されるため、第２の反転器（２３）の出力は低電圧レベルとなり、コンデンサ（２２）が低電圧レベルとなる。また、このときは同期整流制御回路（１２）を構成するリセット検出回路（１４）内の第１の反転器（１６）にリアクトル（１１）の一端と第１のダイオード（１５）との接続点Ｂからの高電圧レベルの電圧が印加され、第１の反転器（１６）の出力が低電圧レベルとなるので、コンデンサ（２２）の低電圧レベルに保持される。【００１８】  次に、図２（Ｆ）に示すように主制御回路（５）から主ＭＯＳ−ＦＥＴ（４）のゲート端子に付与される主制御信号ＶＧが時刻ｔ１において高電圧レベルから低電圧レベルになると、主ＭＯＳ−ＦＥＴ（４）がオンからオフに切り換えられ、トランス（２）の２次巻線（６）に発生する電圧の極性が反転し、上（黒点）側を正（＋）、下側を負（−）とする電圧ＶＳ：
ＶＳ＝（ＮＳ／ＮＰ）×Ｅ［Ｖ］
が発生する。このとき、リアクトル（１１）の他端と分圧抵抗（１９）との接続点Ａの電圧ＶＡが図２（Ａ）に示すように略０［Ｖ］となり、このため、分圧抵抗（１９，２０）の分圧点が低電圧レベルとなるので、ＮＯＲゲート（２１）の第１の入力端子には低レベルの電圧が印加される。一方、第２の反転器（２３）の出力は高電圧レベルになるが、第４のダイオード（２４）によりブロックされ、コンデンサ（２２）は低電圧レベルに保持されるので、ＮＯＲゲート（２１）の第２の入力端子にも低レベルの電圧が印加される。したがって、図２（Ｅ）に示すようにＮＯＲゲート（２１）から同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に付与される同期制御信号ＶＳＣが低電圧レベルから高電圧レベルとなり、切換回路（１３）は消勢状態から付勢状態に切り換わるので、同期整流用ＭＯＳ−ＦＥＴ（９）がオンとなる。【００１９】  同期整流用ＭＯＳ−ＦＥＴ（９）が時刻ｔ１にオンになると、主ＭＯＳ−ＦＥＴ（４）のオン期間ｔＯＮ［ｓ］中にトランス（２）の２次巻線（６）に蓄積されたエネルギ：
（Ｅ２／２ＬＰ）×ｔＯＮ２［Ｊ］
が放出され、図２（Ｂ）に示すようにトランス（２）の２次巻線（６）から出力端子（７，８）に電流ＩＳが流れる。ここで、トランス（２）の２次巻線（６）のインダクタンスをＬＳ［Ｈ］とすると、同期整流用ＭＯＳ−ＦＥＴ（９）のオン期間中に、２次巻線（６）の電流ＩＳが毎秒ＶＯ／ＬＳの割合で１次関数的、即ち直線的に減少するため、２次巻線（６）に蓄積されたエネルギが：
（ＶＯ２／２ＬＳ）×ｔ２
の傾きで減少する。トランス（２）の１次巻線（３）及び２次巻線（６）のインダクタンスＬＰ，ＬＳ［Ｈ］と巻数ＮＰ，ＮＳとの間には下式：
ＬＳ＝（ＮＳ／ＮＰ）２×ＬＰ
の関係が成立するので、トランス（２）に蓄積されたエネルギの放出時間ｔＴは、
ｔＴ＝（ＮＳ・Ｅ／ＮＰ・ＶＯ）×ｔＯＮ［ｓ］
となる。これと同時に、主ＭＯＳ−ＦＥＴ（４）のオン期間ｔＯＮ［ｓ］中にリアクトル（１１）に蓄積されたエネルギ：
（ＶＳ２／２Ｌ）×ｔＯＮ２［Ｊ］
は、第１のダイオード（１５）を介して放出され、図２（Ｃ）に示すようにリアクトル（１１）に流れる電流ＩＬが毎秒ＶＯ／Ｌの割合で１次関数的（直線的）に減少する。これにより、リアクトル（１１）に蓄積されたエネルギが同期整流用ＭＯＳ−ＦＥＴ（９）のオン期間中に傾き：
（ＶＯ２／２Ｌ）×ｔ２
で減少する。よって、リアクトル（１１）に蓄積されたエネルギの放出時間ｔＬは：
ｔＬ＝（ＮＳ・Ｅ／ＮＰ・ＶＯ）×ｔＯＮ［ｓ］
となり、トランス（２）に蓄積されたエネルギの放出時間ｔＴに略等しくなる。【００２０】  時刻ｔ２にてリアクトル（１１）に蓄積されたエネルギの放出が完了し、リアクトル（１１）に流れる電流ＩＬが図２（Ｃ）に示すように略０になると、リアクトル（１１）の一端と第１のダイオード（１５）との接続点Ｂでのリセット電圧ＶＢは、図２（Ｄ）に示すようにＶＯ＋ＶＦ［Ｖ］から急激に略０［Ｖ］まで低下する。このとき、リセット検出回路（１４）内の第１の反転器（１６）に低レベルの電圧が印加され、第１の反転器（１６）から第２のダイオード（１７）を介してコンデンサ（２２）に高電圧レベルの電圧が印加される。これにより、コンデンサ（２２）が充電され、切換回路（１３）内のＮＯＲゲート（２１）の第２の入力端子に高電圧レベルの電圧が印加される。また、リアクトル（１１）の他端と分圧抵抗（１９）との接続点Ａの電圧ＶＡは図２（Ａ）に示すように略０［Ｖ］であるから、切換回路（１３）内の分圧抵抗（１９，２０）の分圧点の電圧は低電圧レベルを保持し、ＮＯＲゲート（２１）の第１の入力端子には低レベルの電圧が印加される。したがって、図２（Ｅ）に示すようにＮＯＲゲート（２１）から同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に付与される同期制御信号ＶＳＣが高電圧レベルから低電圧レベルとなり、切換回路（１３）は付勢状態から消勢切換状態に切り換わる。これにより、同期整流用ＭＯＳ−ＦＥＴ（９）がオンからオフとなり、同期整流動作が終了する。このとき、第２の反転器（２３）にも分圧抵抗（１９，２０）の分圧点からの低レベルの電圧が印加され、第２の反転器（２３）の出力が高電圧レベルとなるが、第２の反転器（２３）の出力は第４のダイオード（２４）によりブロックされるため、コンデンサ（２２）の電圧は、主ＭＯＳ−ＦＥＴ（４）が再びオンとなる時刻ｔ３まで高電圧レベルを保持する。また、時刻ｔ２から時刻ｔ３までの期間では、図２（Ｆ）に示すように主ＭＯＳ−ＦＥＴ（４）が未だオフ状態であるため、図２（Ａ）に示すようにリアクトル（１１）の他端と分圧抵抗（１９）との接続点Ａにリンギングによる振動電圧が発生する。【００２１】  実際には、時刻ｔ２にリアクトル（１１）に蓄積されたエネルギの放出が完了した後、リアクトル（１１）の一端と第１のダイオード（１５）との接続点Ｂでのリセット電圧ＶＢが図２（Ｄ）に示すようにリアクトル（１１）のインダクタンスと第３のダイオード（１８）の寄生容量等による共振周期で低下するので、リセット検出回路（１４）内の第１の反転器（１６）の入力が低電圧レベルとなる時刻がトランス（２）に蓄積されたエネルギの放出が完了する時刻より遅れる場合がある。この場合は、リアクトル（１１）と直列に抵抗を接続してリアクトル（１１）に蓄積されたエネルギの放出が完了するまでの時間を短縮させて、トランス（２）の１次巻線（３）側にエネルギを回生させずに同期整流動作を行うことができる。【００２２】  実施例１では、切換回路（１３）は、主ＭＯＳ−ＦＥＴ（４）のオン時に、同期整流用ＭＯＳ−ＦＥＴ（９）をオフに保持して、リアクトル（１１）にエネルギを蓄積する消勢状態と、主ＭＯＳ−ＦＥＴ（４）のオフ時に同期整流用ＭＯＳ−ＦＥＴ（９）をオンに切り換えてリアクトル（１１）に蓄積されたエネルギを放出する付勢状態と、リアクトル（１１）に蓄積されたエネルギの放出が完了したときに同期整流用ＭＯＳ−ＦＥＴ（９）をオフに切り換える消勢切換状態とを有する。また、リセット検出回路（１４）は、リアクトル（１１）に蓄積されたエネルギの放出が完了したときに、リアクトル（１１）のリセットを検出して、切換回路（１３）を消勢切換状態に切り換えて同期整流用ＭＯＳ−ＦＥＴ（９）をオフにする。これにより、リアクトル（１１）に蓄積されたエネルギの放出が完了したとき、リセット検出回路（１４）により切換回路（１３）を消勢切換状態に切り換えて同期整流用スイッチング素子（９）を確実にオフに切り換えることができる。【００２３】  このように、実施例１では、トランス（２）の２次巻線（６）に並列に接続されたリアクトル（１１）のエネルギの蓄積期間及び放出期間に応じて同期整流用ＭＯＳ−ＦＥＴ（９）をオン・オフ制御するので、直流電源（１）の電圧Ｅ及び出力端子（７，８）間の直流出力電圧ＶＯが変動しても同期整流動作の期間が自動的に調整され、効率よく同期整流動作を行うことができる。したがって、幅広い入出力範囲でトランス（２）の２次巻線（６）から同期整流用ＭＯＳ−ＦＥＴ（９）及び出力平滑コンデンサ（１０）を介して取り出す直流出力電圧ＶＯの電力損失を抑制することが可能である。また、リアクトル（１１）に蓄積されたエネルギも全て出力端子（７，８）側に送出されるため、同期整流回路での電力損失を最小限に抑えられる利点がある。
【実施例２】
【００２４】  実施例１は変更が可能である。例えば、実施例１の変更実施の形態を示す実施例２のスイッチング電源装置では、図３に示すように、図１に示すコンデンサ（２２）及び第２のダイオード（１７）の接続点と第４のダイオード（２４）との間に抵抗（２５）を接続し、コンデンサ（２２）、第２の反転器（２３）、第４のダイオード（２４）及び抵抗（２５）で保持回路（２６）を構成する。保持回路（２６）は、リアクトル（１１）の他端と分圧抵抗（１９）との接続点Ａに発生する電圧ＶＡのパルス幅が狭いときに、ＮＯＲゲート（２１）の第２の入力端子の電圧を高電圧レベルに保持して切換回路（１３）を消勢状態に保持する。その他の構成は、図１に示す実施例１のスイッチング電源装置と略同様である。【００２５】  図３に示すスイッチング電源装置では、図示しない定格負荷が出力端子（７，８）に接続される場合、主ＭＯＳ−ＦＥＴ（４）のオフ期間中にリアクトル（１１）に蓄積されたエネルギの放出が完了すると、図４（Ｂ）に示すように、時刻ｔ１にリアクトル（１１）の一端と第１のダイオード（１５）との接続点Ｂでのリセット電圧ＶＢは、ＶＯ＋ＶＦ［Ｖ］からリアクトル（１１）のインダクタンスと第３のダイオード（１８）の寄生容量等による共振周期で略０［Ｖ］まで低下する。このとき、リセット検出回路（１４）内の第１の反転器（１６）に低レベルの電圧が印加され、第１の反転器（１６）から第２のダイオード（１７）を介してコンデンサ（２２）に高電圧レベルの電圧が印加され、コンデンサ（２２）が充電される。これにより、図４（Ｄ）に示すようにコンデンサ（２２）の電圧ＶＣが０［Ｖ］から高電圧レベルとなり、切換回路（１３）内のＮＯＲゲート（２１）の第２の入力端子に高電圧レベルの電圧が印加される。また、図４（Ａ）に示すようにリアクトル（１１）の他端と分圧抵抗（１９）との接続点Ａの電圧ＶＡは略０［Ｖ］であるから、切換回路（１３）内の分圧抵抗（１９，２０）の分圧点は、低電圧レベルに保持され、ＮＯＲゲート（２１）の第１の入力端子には低レベルの電圧が印加される。したがって、図４（Ｃ）に示すようにＮＯＲゲート（２１）から同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に付与される同期制御信号ＶＳＣが高電圧レベルから低電圧レベルとなり、同期整流用ＭＯＳ−ＦＥＴ（９）が自動的にオンからオフに切り換えられる。このとき、分圧抵抗（１９，２０）の分圧点からの低レベルの電圧が保持回路（２６）を構成する第２の反転器（２３）に印加され、第２の反転器（２３）の出力が高電圧レベルとなるが、第２の反転器（２３）の出力は第４のダイオード（２４）によりブロックされるため、図４（Ｄ）に示すようにコンデンサ（２２）の電圧ＶＣは、主ＭＯＳ−ＦＥＴ（４）がオンとなる時刻ｔ２まで高電圧レベルに保持される。また、時刻ｔ１から時刻ｔ２までの期間では、主ＭＯＳ−ＦＥＴ（４）がオフ状態のため、図４（Ａ）に示すようにリアクトル（１１）の他端と分圧抵抗（１９）との接続点Ａにリンギングによる電圧が発生する。【００２６】  時刻ｔ２に主ＭＯＳ−ＦＥＴ（４）がオフからオンに切り換えられると、リアクトル（１１）の他端と分圧抵抗（１９）との接続点Ａの電圧ＶＡは、図４（Ａ）に示すようにトランス（２）の２次巻線（６）に発生する電圧ＶＳは、
ＶＳ＝（ＮＳ／ＮＰ）×Ｅ［Ｖ］
に略等しくなり、リアクトル（１１）の一端と第１のダイオード（１５）との接続点Ｂのリセット電圧ＶＢが図４（Ｂ）に示すように出力端子（７，８）間の直流出力電圧ＶＯと第１のダイオード（１５）の順方向電圧ＶＦとの和電圧ＶＯ＋ＶＦに略等しくなる。一方、同期整流用ＭＯＳ−ＦＥＴ（９）のドレイン・ソース端子間には、トランス（２）の２次巻線（６）の電圧ＶＳと出力端子（７，８）間の直流出力電圧ＶＯとの和電圧ＶＳ＋ＶＯが発生する。この和電圧ＶＳ＋ＶＯは、切換回路（１３）内の分圧抵抗（１９，２０）により分圧され、分圧抵抗（１９，２０）の分圧点の電圧がＮＯＲゲート（２１）の第１の入力端子に入力される。このとき、分圧抵抗（１９，２０）の分圧点の電圧が高電圧レベルとなるので、図４（Ｃ）に示すようにＮＯＲゲート（２１）から同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に付与される同期制御信号ＶＳＣが低電圧レベルに保持され、同期整流用ＭＯＳ−ＦＥＴ（９）は、オフ状態に保持される。このとき、保持回路（２６）を構成する第２の反転器（２３）に分圧抵抗（１９，２０）の分圧点からの高電圧レベルの電圧が印加され、第２の反転器（２３）の出力が低電圧レベルとなるため、コンデンサ（２２）の静電容量と抵抗（２５）の抵抗値との積で決まる時定数で、抵抗（２５）及び第４のダイオード（２４）を介してコンデンサ（２２）が放電される。これにより、図４（Ｄ）に示すようにコンデンサ（２２）の電圧ＶＣが１次関数的に低下し、ＮＯＲゲート（２１）の閾値電圧ＶＴＨ以下になると、ＮＯＲゲート（２１）の第２の入力端子の低電圧レベルとなり、時刻ｔ３においてコンデンサ（２２）の放電が完了して０［Ｖ］となる。図示しない負荷に定格電力を供給する場合は、主ＭＯＳ−ＦＥＴ（４）のオン期間が長いため、コンデンサ（２２）の放電終了時刻ｔ３よりも遅延する時刻ｔ４で主ＭＯＳ−ＦＥＴ（４）がオンからオフとなる。時刻ｔ４以降の動作は、図１に示す実施例１のスイッチング電源装置と略同様である。【００２７】  また、出力端子（７，８）に接続される図示しない負荷が軽負荷の場合は、主ＭＯＳ−ＦＥＴ（４）のオン期間が定格負荷時よりも短くなるため、図５（Ａ）に示すようにリアクトル（１１）の下端と分圧抵抗（１９）との接続点Ａに発生する電圧ＶＡのパルス幅が狭くなる。したがって、図５（Ａ）に示すようにコンデンサ（２２）の放電終了時刻ｔ３よりも早い時刻ｔ５でリアクトル（１１）の下端と分圧抵抗（１９）との接続点Ａの電圧ＶＡが略０［Ｖ］となるため、時刻ｔ５において切換回路（１３）内の分圧抵抗（１９，２０）の分圧点の電圧が低電圧レベルとなり、ＮＯＲゲート（２１）の第１の入力端子に低レベルの電圧が入力される。また、主ＭＯＳ−ＦＥＴ（４）のオン期間、即ち図５に示す時刻ｔ２から時刻ｔ５までの期間は分圧抵抗（１９，２０）の分圧点が高電圧レベルであるため、保持回路（２６）を構成する第２の反転器（２３）の出力が低電圧レベルとなり、コンデンサ（２２）が抵抗（２５）及び第４のダイオード（２４）を介してコンデンサ（２２）の静電容量と抵抗（２５）の抵抗値との積で決まる時定数で放電される。これにより、図５（Ｄ）に示すようにコンデンサ（２２���の電圧ＶＣが１次関数的に低下する。時刻ｔ５において、切換回路（１３）内の分圧抵抗（１９，２０）の分圧点が低電圧レベルになると、保持回路（２６）を構成する第２の反転器（２３）の出力が高電圧レベルとなるため、コンデンサ（２２）が抵抗（２５）及び第４のダイオード（２４）を介して放電できなくなり、図５（Ｄ）に示すようにコンデンサ（２２）の電圧ＶＣがＮＯＲゲート（２１）の閾値電圧ＶＴＨよりも高い電圧に保持される。したがって、軽負荷時は切換回路（１３）を構成するＮＯＲゲート（２１）の第２の入力端子が高電圧レベルに保持されるので、図５（Ｃ）に示すようにＮＯＲゲート（２１）の出力が低電圧レベルに保持され、切換回路（１３）は消勢状態を保持する。よって、軽負荷時は、同期整流用ＭＯＳ−ＦＥＴ（９）がオフに保持されるため、同期整流用ＭＯＳ−ＦＥＴ（９）による同期整流動作は行われず、寄生ダイオード又は外付けのダイオード（９ａ）により整流が行われる。【００２８】  実施例２では、軽負荷時に主ＭＯＳ−ＦＥＴ（４）をオンするパルス幅が狭くなり、リアクトル（１１）の他端と分圧抵抗（１９）との接続点Ａに発生する電圧ＶＡのパルス幅が狭くなったとき、保持回路（２６）によりＮＯＲゲート（２１）の第２の入力端子の電圧が高電圧レベルに保持されるため、切換回路（１３）の消勢状態が保持される。これにより、同期整流用ＭＯＳ−ＦＥＴ（９）がオフに保持されて同期整流動作が停止するため、軽負荷時に整流回路での電力損失を最小限に抑えることができる。
【実施例３】
【００２９】  また、本発明の他の実施の形態を示す実施例３のスイッチング電源装置は、図６に示すように、トランス（２）の２次巻線（６）の上（黒点）側と正側出力端子（７）との間に接続された同期整流用ＭＯＳ−ＦＥＴ（９）と、トランス（２）の２次巻線（６）と直列に接続された３次巻線（３０）と、リアクトル電流検出手段としての第１のＮＰＮトランジスタ（３１）と、同期整流用ＭＯＳ−ＦＥＴ（９）を制御する同期整流制御回路（１２）を備えている。第１のＮＰＮトランジスタ（３１）は、リアクトル（１１）の一端に接続されるベース端子と、トランス（２）の２次巻線（６）及び３次巻線（３０）の接続点に接続されるエミッタ端子と、同期整流制御回路（１２）に接続されるコレクタ端子とを有する。第１のＮＰＮトランジスタ（３１）は、ベース端子に流れる電流によりリアクトル（１１）にエネルギを蓄積する電流ＩＬ又はリアクトル（１１）に蓄積されたエネルギを放出する電流ＩＬを検出する。同期整流制御回路（１２）は、ＰＮＰトランジスタ（３４）と、第２のＮＰＮトランジスタ（３７）と、２つのダイオード（３５，３６）のアノード端子とダイオード（３３）のカソード端子との間に接続された抵抗（３８）とを備えている。ＰＮＰトランジスタ（３４）は、抵抗（３２）を介して第１のＮＰＮトランジスタ（３１）のコレクタ端子に接続されるベース端子と、ダイオード（３３）を介してトランス（２）の３次巻線（３０）の上（黒点）側に接続されるエミッタ端子と、同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に接続されるコレクタ端子とを備えている。第２のＮＰＮトランジスタ（３７）は、互いに逆極性で直列に接続された２つのダイオード（３５，３６）を介して第１のＮＰＮトランジスタ（３１）のコレクタ端子に接続されるベース端子と、同期整流用ＭＯＳ−ＦＥＴ（９）のソース端子に接続されるエミッタ端子と、同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に接続されるコレクタ端子とを備えている。２つの抵抗（３２，３８）、３つのダイオード（３３，３５，３６）、ＰＮＰトランジスタ（３４）及び第２のＮＰＮトランジスタ（３７）は、３次巻線（３０）とリアクトル電流検出手段（３１）と同期整流用スイッチング素子（９）の制御端子とに接続された切換回路（１３）を構成する。【００３０】  図６に示すスイッチング電源装置では、主制御回路（５）から主ＭＯＳ−ＦＥＴ（４）のゲート端子に高電圧レベルの主制御信号ＶＧが付与され、主ＭＯＳ−ＦＥＴ（４）がオンになると、直流電源（１）からトランス（２）の１次巻線（３）及び主ＭＯＳ−ＦＥＴ（４）に電流が流れ、トランス（２）にエネルギが蓄積される。ここで、直流電源（１）の電圧をＥ［Ｖ］、トランス（２）の１次巻線（３）のインダクタンスをＬＰ［Ｈ］とすると、主ＭＯＳ−ＦＥＴ（４）のオン期間ｔＯＮ［ｓ］中にエネルギ：
（Ｅ２／２ＬＰ）×ｔＯＮ２［Ｊ］
がトランス（２）に蓄積される。また、トランス（２）の２次巻線（６）には電流が流れず、トランス（２）の１次巻線（３）及び２次巻線（６）の巻数をそれぞれＮＰ，ＮＳとすると、トランス（２）の２次巻線（６）には上（黒点）側を負（−）、下側を正（＋）とする電圧ＶＳ：
ＶＳ＝（ＮＳ／ＮＰ）×Ｅ［Ｖ］
が発生する。このとき、第１のＮＰＮトランジスタ（３１）のベース及びエミッタを介してリアクトル（１１）にエネルギを蓄積する電流ＩＬが流れる。ここで、リアクトル（１１）のインダクタンスをＬ［Ｈ］とすると、毎秒ＶＳ／Ｌの割合で１次関数的に増加する電流ＩＬがリアクトル（１１）に流れ、主ＭＯＳ−ＦＥＴ（４）のオン期間ｔＯＮ［ｓ］中にエネルギ：
（ＶＳ２／２Ｌ）×ｔＯＮ２［Ｊ］
がリアクトル（１１）に蓄積される。また、第１のＮＰＮトランジスタ（３１）のベース端子に電流ＩＬが流れるため、第１のＮＰＮトランジスタ（３１）はオン状態となる。更に、トランス（２）の３次巻線（３０）にも上（黒点）側を負（−）、下側を正（＋）とする電圧が発生するため、切換回路（１３）を構成するＰＮＰトランジスタ（３４）はオフ状態、第２のＮＰＮトランジスタ（３７）はオフ状態となり、同期整流用ＭＯＳ−ＦＥＴ（９）はオフ状態を保持する。【００３１】  次に、主制御回路（５）から主ＭＯＳ−ＦＥＴ（４）のゲート端子に付与される主制御信号ＶＧが高電圧レベルから低電圧レベルとなり、主ＭＯＳ−ＦＥＴ（４）がオンからオフになると、トランス（２）の２次巻線（６）に発生する電圧の極性が反転し、上（黒点）側を正（＋）、下側を負（−）とする電圧ＶＳ：
ＶＳ＝（ＮＳ／ＮＰ）×Ｅ［Ｖ］
が発生する。これと同時に、３次巻線（３０）にも上（黒点）側を正（＋）、下側を負（−）とする電圧が発生する。このとき、リアクトル（１１）に蓄積されたエネルギを放出する電流ＩＬが第１のＮＰＮトランジスタ（３１）のベース及びエミッタを介して出力端子（７，８）側へ流れ、第１のＮＰＮトランジスタ（３１）はオン状態を保持する。よって、切換回路（１３）を構成するダイオード（３６）のカソード端子が低電圧レベルとなるため、抵抗（３２）及び第１のＮＰＮトランジスタ（３１）を介してＰＮＰトランジスタ（３４）のベース端子に電流が流れ、ＰＮＰトランジスタ（３４）がオン状態となる。また、ダイオード（３５）のカソード端子も低電圧レベルとなるため、第２のＮＰＮトランジスタ（３７）のベース端子には電流が流れず、第２のＮＰＮトランジスタ（３７）はオフ状態となる。これにより、トランス（２）の３次巻線（３０）に発生した電圧が切換回路（１３）内のダイオード（３３）及びＰＮＰトランジスタ（３４）を介して同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に付与され、ベース電流が流れて同期整流用ＭＯＳ−ＦＥＴ（９）がオンとなる。【００３２】  同期整流用ＭＯＳ−ＦＥＴ（９）がオンになると、主ＭＯＳ−ＦＥＴ（４）のオン期間ｔＯＮ［ｓ］中にトランス（２）の２次巻線（６）に蓄積されたエネルギ：
（Ｅ２／２ＬＰ）×ｔＯＮ２［Ｊ］
が放出され、トランス（２）の２次巻線（６）から同期整流用ＭＯＳ−ＦＥＴ（９）を介して出力端子（７，８）に電流が流れる。ここで、トランス（２）の２次巻線（６）のインダクタンスをＬＳ［Ｈ］とすると、同期整流用ＭＯＳ−ＦＥＴ（９）のオン期間中に２次巻線（６）の電流ＩＳが毎秒ＶＯ／ＬＳの割合で１次関数的に減少するため、２次巻線（６）に蓄積されたエネルギが傾き：
（ＶＯ２／２ＬＳ）×ｔ２
で減少する。ところで、トランス（２）の１次巻線（３）及び２次巻線（６）のインダクタンスＬＰ，ＬＳ［Ｈ］と巻数ＮＰ，ＮＳとの間には下式の関係：
ＬＳ＝（ＮＳ／ＮＰ）２×ＬＰ
が成立するので、トランス（２）に蓄積されたエネルギの放出時間ｔＴは、
ｔＴ＝（ＮＳ・Ｅ／ＮＰ・ＶＯ）×ｔＯＮ［ｓ］
となる。これと同時に、主ＭＯＳ−ＦＥＴ（４）のオン期間ｔＯＮ［ｓ］中にリアクトル（１１）に蓄積された（ＶＳ２／２Ｌ）×ｔＯＮ２［Ｊ］のエネルギが第１のＮＰＮトランジスタ（３１）のベース及びエミッタを介して放出され、リアクトル（１１）に流れる電流ＩＬが毎秒ＶＯ／Ｌの割合で１次関数的に減少する。これにより、リアクトル（１１）に蓄積されたエネルギが同期整流用ＭＯＳ−ＦＥＴ（９）のオン期間中に（ＶＯ２／２Ｌ）×ｔ２の傾きで減少する。よって、リアクトル（１１）に蓄積されたエネルギの放出時間ｔＬは、
ｔＬ＝（ＮＳ・Ｅ／ＮＰ・ＶＯ）×ｔＯＮ［ｓ］
となり、トランス（２）に蓄積されたエネルギの放出時間ｔＴに略等しくなる。【００３３】  リアクトル（１１）に蓄積されたエネルギが全て放出され、リアクトル（１１）に蓄積されたエネルギを放出する電流ＩＬが流れなくなると、第１のＮＰＮトランジスタ（３１）のベース端子に電流が流れないため、第１のＮＰＮトランジスタ（３１）はオフ状態となる。これにより、切換回路（１３）を構成するダイオード（３６）のカソード端子が高電圧レベルとなるため、抵抗（３２）及び第１のＮＰＮトランジスタ（３１）を介してＰＮＰトランジスタ（３４）のベース端子に電流が流れず、ＰＮＰトランジスタ（３４）がオフ状態となる。また、ダイオード（３５）のカソード端子も高電圧レベルとなるため、第２のＮＰＮトランジスタ（３７）のベース端子に電流が流れ、第２のＮＰＮトランジスタ（３７）がオン状態となる。これにより、同期整流用ＭＯＳ−ＦＥＴ（９）のゲート・ソース間の電圧が略０［Ｖ］となるため、同期整流用ＭＯＳ−ＦＥＴ（９）がオンからオフに切り換えられ、同期整流動作が終了する。
このように、切換回路（１３）は、主ＭＯＳ−ＦＥＴ（４）のオン時に、同期整流用ＭＯＳ−ＦＥＴ（９）をオフに保持してトランス（２）の３次巻線（３０）にエネルギを蓄積させ、主ＭＯＳ−ＦＥＴ（４）のオフ時に、第１のＮＰＮトランジスタ（３１）のベース端子に電流が流れてリアクトル（１１）に蓄積されたエネルギを放出する電流ＩＬを検出したとき、同時に３次巻線（３０）に発生する電圧により同期整流用ＭＯＳ−ＦＥＴ（９）をオンに切換え、第１のＮＰＮトランジスタ（３１）のベース端子に電流が流れなくなり、リアクトル（１１）に流れる電流ＩＬを検出しなくなったとき、同期整流用ＭＯＳ−ＦＥＴ（９）をオフに切り換える。この場合に、トランス（２）の３次巻線（３０）、第１のＮＰＮトランジスタ（３１）及び切換回路（１３）は、同期整流制御回路（１２）を構成する。その他の構成は、図１に示す実施例１のスイッチング電源装置と略同様である。【００３４】  実施例３でも前述の実施例１と略同様に、トランス（２）の２次巻線（６）と並列に第１のＮＰＮトランジスタ（３１）のベース及びエミッタを介して接続されたリアクトル（１１）のエネルギの蓄積期間及び放出期間に応じて同期整流用ＭＯＳ−ＦＥＴ（９）がオン・オフ制御されるので、直流電源（１）の電圧Ｅ及び出力端子（７，８）間の直流出力電圧ＶＯの変動に応じて同期整流動作の期間が自動的に調整され、効率よく同期整流動作を行うことができる。したがって、幅広い入出力範囲でトランス（２）の２次巻線（６）から同期整流用ＭＯＳ−ＦＥＴ（９）及び出力平滑コンデンサ（１０）を介して取り出す直流出力電圧ＶＯの電力損失を抑制することが可能である。また、リアクトル（１１）に蓄積されたエネルギも第１のＮＰＮトランジスタ（３１）のベース及びエミッタを介して全て出力端子（７，８）側に送出されるため、同期整流回路での電力損失を最小限に抑えられる利点がある。
【実施例４】
【００３５】  また、図１の実施例１に示すスイッチング電源装置の同期整流制御回路（１２）は、図７に示す実施例４のスイッチング電源装置のように１つのＥＸ−ＯＲ（排他的論理和）ゲート（４０）で構成することも可能である。即ち、ＥＸ−ＯＲゲート（４０）の第１の入力端子（４０ａ）をリアクトル（１１）の一端と第１のダイオード（１５）との接続点Ｂに接続し、同第２の入力端子（４０ｂ）をリアクトル（１１）の他端と同期整流用ＭＯＳ−ＦＥＴ（９）のドレイン端子との接続点Ａに接続し、同出力端子（４０ｃ）を同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に接続することにより、同期整流制御回路（１２）を構成する。【００３６】  図７に示すスイッチング電源装置では、主ＭＯＳ−ＦＥＴ（４）のオン時に、直流電源（１）からトランス（２）の１次巻線（３）及び主ＭＯＳ−ＦＥＴ（４）に電流が流れ、トランス（２）にエネルギが蓄積される。このとき、トランス（２）の２次巻線（６）に上（黒点）側を負（−）、下側を正（＋）とする電圧ＶＳ＝（ＮＳ／ＮＰ）×Ｅ［Ｖ］が発生し、リアクトル（１１）の他端の電圧ＶＡがトランス（２）の２次巻線（６）に発生する電圧ＶＳに略等しくなり、リアクトル（１１）の一端の電圧ＶＢが出力端子（７，８）間の直流出力電圧ＶＯと第１のダイオード（１５）の順方向電圧ＶＦとの和電圧ＶＯ＋ＶＦに略等しくなる。これにより、第１のダイオード（１５）を介してリアクトル（１１）に電流ＩＬが流れ、リアクトル（１１）にエネルギが蓄積される。このとき、ＥＸ−ＯＲゲート（４０）の第１の入力端子（４０ａ）及び第２の入力端子（４０ｂ）にそれぞれ高電圧レベルの電圧が印加されるため、ＥＸ−ＯＲゲート（４０）の出力端子（４０ｃ）から同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に低電圧レベルの同期制御信号ＶＳＣが付与され、同期整流用ＭＯＳ−ＦＥＴ（９）がオフに保持される。【００３７】  次に、主ＭＯＳ−ＦＥＴ（４）がオンからオフになると、トランス（２）の２次巻線（６）に発生する電圧の極性が反転し、上（黒点）側を正（＋）、下側を負（−）とする電圧ＶＳ：
ＶＳ＝（ＮＳ／ＮＰ）×Ｅ［Ｖ］
が発生する。このとき、リアクトル（１１）の他端の電圧ＶＡが略０［Ｖ］となるため、ＥＸ−ＯＲゲート（４０）の第２の入力端子（４０ｂ）には低レベルの電圧が印加される。一方、リアクトル（１１）の一端の電圧ＶＢは出力端子（７，８）間の直流出力電圧ＶＯと第１のダイオード（１５）の順方向電圧ＶＦとの和電圧ＶＯ＋ＶＦに略等しいため、ＥＸ−ＯＲゲート（４０）の第１の入力端子（４０ａ）には高電圧レベルの電圧が印加される。したがって、ＥＸ−ＯＲゲート（４０）の出力端子（４０ｃ）から同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に付与される同期制御信号ＶＳＣが低電圧レベルから高電圧レベルとなり、同期整流用ＭＯＳ−ＦＥＴ（９）がオフからオンに切り換えられる。これにより、主ＭＯＳ−ＦＥＴ（４）のオン期間中にトランス（２）に蓄積されたエネルギが２次巻線（６）から出力端子（７，８）へ放出されると共に、リアクトル（１１）に蓄積されたエネルギが第１のダイオード（１５）を介して出力端子（７，８）へ放出される。【００３８】  リアクトル（１１）に蓄積されたエネルギの放出が完了し、リアクトル（１１）に電流ＩＬが流れなくなると、リアクトル（１１）の一端の電圧ＶＢがＶＯ＋ＶＦ［Ｖ］から急激に略０［Ｖ］まで低下する。このとき、ＥＸ−ＯＲゲート（４０）の第１の入力端子（４０ａ）に低レベルの電圧が印加される。また、リアクトル（１１）の他端の電圧ＶＡは略０［Ｖ］であるから、ＥＸ−ＯＲゲート（４０）の第２の入力端子（４０ｂ）にも低レベルの電圧が印加される。これにより、ＥＸ−ＯＲゲート（４０）の出力端子（４０ｃ）から同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に付与される同期制御信号ＶＳＣが高電圧レベルから低電圧レベルとなるため、同期整流用ＭＯＳ−ＦＥＴ（９）がオンからオフとなり、同期整流動作が終了する。【００３９】  以上のように、図７に示す実施例４のスイッチング電源装置でも図１に示す実施例１のスイッチング電源装置と略同様の動作をするため、実施例４でも実施例１と略同様の作用及び効果が得られる。更に、実施例４では同期整流制御回路（１２）を１つのＥＸ−ＯＲゲート（４０）で構成するため、実施例１に比較して同期整流制御回路（１２）の構成を大幅に簡略化できる利点がある。【００４０】  実際には、リアクトル（１１）の一端の電圧ＶＢ及び同下端の電圧ＶＡの範囲がＥＸ−ＯＲゲート（４０）の入力電圧の範囲を超える場合が多いため、図８に示すように、リアクトル（１１）の一端とＥＸ−ＯＲゲート（４０）の第１の入力端子（４０ａ）との間及びリアクトル（１１）の他端とＥＸ−ＯＲゲート（４０）の第２の入力端子（４０ｂ）との間にそれぞれ第１のレベルシフト用抵抗（４１，４２）及び第２のレベルシフト用抵抗（４３，４４）を接続することが望ましい。更に、図９に示すように、リアクトル（１１）の一端の電圧ＶＢ又は同下端の電圧ＶＡが負（−）になるとき、それぞれの電圧ＶＢ，ＶＡを０［Ｖ］にクランプする第１のクランプ用ダイオード（４５）及び第２のクランプ用ダイオード（４６）を第１のレベルシフト用抵抗（４１，４２）の接続点と接地端子との間及び第２のレベルシフト用抵抗（４３，４４）の接続点と接地端子との間に接続してもよい。
【実施例５】
【００４１】  ところで、実施例４では、リアクトル（１１）に蓄積されたエネルギの放出が完了したとき、リアクトル（１１）の他端の電圧ＶＡが略０［Ｖ］であるとしたが、実際にはトランス（２）に蓄積されたエネルギの放出が完了した後にリアクトル（１１）の他端にリンギングによる振動電圧が発生する。このため、リアクトル（１１）の他端の電圧ＶＡがＥＸ−ＯＲゲート（４０）の閾値電圧以下とならず、ＥＸ−ＯＲゲート（４０）の第２の入力端子（４０ｂ）に高電圧レベルの電圧が付与されることがある。したがって、この場合は、リアクトル（１１）に蓄積されたエネルギの放出が完了したとき、ＥＸ−ＯＲゲート（４０）の出力端子（４０ｃ）から同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に付与される同期制御信号ＶＳＣが高電圧レベルとなり、同期整流用ＭＯＳ−ＦＥＴ（９）をオンからオフに切り換えられない不具合が発生する。そこで、図１０に示す実施例５のスイッチング電源装置では、ＥＸ−ＯＲゲート（４０）の代わりにＡＮＤゲート（５０）及び反転器（５１）により同期整流制御回路（１２）を構成する。即ち、ＡＮＤゲート（５０）の第１の入力端子（５０ａ）をリアクトル（１１）の一端と第１のダイオード（１５）との接続点Ｂに接続し、同第２の入力端子（５０ｂ）を反転器（５１）を介してリアクトル（１１）の他端と同期整流用ＭＯＳ−ＦＥＴ（９）のドレイン端子との接続点Ａに接続し、同出力端子（５０ｃ）を同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に接続することにより、同期整流制御回路（１２）を構成する。【００４２】  図１０に示すスイッチング電源装置では、主ＭＯＳ−ＦＥＴ（４）がオンのとき、直流電源（１）からトランス（２）の１次巻線（３）及び主ＭＯＳ−ＦＥＴ（４）に電流が流れ、トランス（２）にエネルギが蓄積される。このとき、トランス（２）の２次巻線（６）に上（黒点）側を負（−）、下側を正（＋）とする電圧ＶＳ＝（ＮＳ／ＮＰ）×Ｅ［Ｖ］が発生し、リアクトル（１１）の他端の電圧ＶＡがトランス（２）の２次巻線（６）に発生する電圧ＶＳに略等しくなり、リアクトル（１１）の一端の電圧ＶＢが出力端子（７，８）間の直流出力電圧ＶＯと第１のダイオード（１５）の順方向電圧ＶＦとの和電圧ＶＯ＋ＶＦに略等しくなる。これにより、第１のダイオード（１５）を介してリアクトル（１１）に電流ＩＬが流れ、リアクトル（１１）にエネルギが蓄積される。このとき、ＡＮＤゲート（５０）の第１の入力端子（５０ａ）に高電圧レベルの電圧が印加され、同第２の入力端子（５０ｂ）に反転器（５１）を介して低レベルの電圧が印加されるため、ＡＮＤゲート（５０）の出力端子（５０ｃ）から同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に低電圧レベルの同期制御信号ＶＳＣが付与され、同期整流用ＭＯＳ−ＦＥＴ（９）がオフに保持される。【００４３】  次に、主ＭＯＳ−ＦＥＴ（４）がオンからオフになると、トランス（２）の２次巻線（６）に発生する電圧の極性が反転し、上（黒点）側を正（＋）、下側を負（−）とする電圧ＶＳ＝（ＮＳ／ＮＰ）×Ｅ［Ｖ］が発生する。このとき、リアクトル（１１）の他端の電圧ＶＡが略０［Ｖ］となるため、反転器（５１）を介してＡＮＤゲート（５０��の第２の入力端子（５０ｂ）に高電圧レベルの電圧が印加される。一方、リアクトル（１１）の一端の電圧ＶＢは出力端子（７，８）間の直流出力電圧ＶＯと第１のダイオード（１５）の順方向電圧ＶＦとの和電圧ＶＯ＋ＶＦに略等しいため、ＡＮＤゲート（５０）の第１の入力端子（５０ａ）には高電圧レベルの電圧が印加される。したがって、ＡＮＤゲート（５０）の出力端子（５０ｃ）から同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に付与される同期制御信号ＶＳＣが低電圧レベルから高電圧レベルとなり、同期整流用ＭＯＳ−ＦＥＴ（９）がオフからオンに切り換えられる。これにより、主ＭＯＳ−ＦＥＴ（４）のオン期間中にトランス（２）に蓄積されたエネルギが２次巻線（６）から出力端子（７，８）へ放出されると共に、リアクトル（１１）に蓄積されたエネルギが第１のダイオード（１５）を介して出力端子（７，８）へ放出される。【００４４】  リアクトル（１１）に蓄積されたエネルギの放出が完了し、リアクトル（１１）に電流ＩＬが流れなくなると、リアクトル（１１）の一端の電圧ＶＢがＶＯ＋ＶＦ［Ｖ］から急激に略０［Ｖ］まで低下する。このとき、ＡＮＤゲート（５０）の第１の入力端子（５０ａ）に低レベルの電圧が印加される。これにより、リアクトル（１１）の他端から反転器（５１）を介してＡＮＤゲート（５０）の第２の入力端子（５０ｂ）に入力される低電圧レベル又は高電圧レベルの何れの場合でも、出力端子（５０ｃ）から同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に付与される同期制御信号ＶＳＣが高電圧レベルから低電圧レベルとなるため、同期整流用ＭＯＳ−ＦＥＴ（９）がオンからオフとなり、同期整流動作が終了する。【００４５】  実施例５では、リアクトル（１１）に蓄積されたエネルギの放出が完了した後にリアクトル（１１）の他端に発生するリンギングによる振動電圧のレベルが大きい場合でも、同期整流用ＭＯＳ−ＦＥＴ（９）を確実にオンからオフに切り換えることができる。【００４６】  なお、実施例５の同期整流制御回路（１２）を構成するＡＮＤゲート（５０）及び反転器（５１）は、実際には１種類の論理素子で構成することが製造コスト上望ましいため、図１１に示すように第１乃至第３のＮＡＮＤゲート（５２，５３，５４）で同期整流制御回路（１２）を構成する方がより好ましい。即ち、図１１に示す第１及び第３のＮＡＮＤゲート（５２，５４）は反転器を構成するので、第１のＮＡＮＤゲート（５２）を図１０に示す反転器（５１）の代わりに接続し、第２のＮＡＮＤゲート（５３）を図１０に示すＡＮＤゲート（５０）の代わりに接続し、第３のＮＡＮＤゲート（５４）を第２のＮＡＮＤゲート（５３）の後段に接続すれば、図１０と等価な同期整流制御回路（１２）が得られる。
【実施例６】
【００４７】  また、実施例１のもう一つの変更実施の形態を示す実施例６のスイッチング電源装置では、図１２に示すように、第１のダイオード（１５）のカソード端子と同期整流用ＭＯＳ−ＦＥＴ（９）のソース端子との間に駆動用ＮＰＮトランジスタ（６０）及び駆動用ＭＯＳ−ＦＥＴ（６１）が直列に接続される。駆動用ＮＰＮトランジスタ（６０）のエミッタ端子と駆動用ＭＯＳ−ＦＥＴ（６１）のドレイン端子との接続点は、同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に接続され、同期整流用ＭＯＳ−ＦＥＴ（９）のゲート・ソース端子間に第１の抵抗（６２）が接続される。第１のＮＯＲゲート（２１）の出力端子は、駆動用ＮＰＮトランジスタ（６０）のベース端子に接続され、第２のＮＯＲゲート（６３）の第１の入力端子は、第１のＮＯＲゲート（２１）の出力端子に接続される。第２のＮＯＲゲート（６３）の第２の入力端子は、分圧抵抗（１９，２０）の分圧点に接続されると共に、第２のＮＯＲゲート（６３）の出力端子は、駆動用ＭＯＳ−ＦＥＴ（６１）のゲート端子に接続される。第２のダイオード（１７）のカソード端子及びコンデンサ（２２）の接続点と駆動用ＭＯＳ−ＦＥＴ（６１）のゲート端子との間に第２の抵抗（６４）が接続されて分圧抵抗（１９，２０）及び第１のＮＯＲゲート（２１）と共に切換回路（１３）を構成し、図１に示す第３のダイオード（１８）、第２のダイオード（２３）及び第４のダイオード（２４）は、省略される。その他の構成は、図１に示す実施例１のスイッチング電源装置と略同様である。【００４８】  図１２に示すスイッチング電源装置では、主ＭＯＳ−ＦＥＴ（４）のオン時に、直流電源（１）からトランス（２）の１次巻線（３）及び主ＭＯＳ−ＦＥＴ（４）に電流が流れ、トランス（２）にエネルギが蓄積される。また、トランス（２）の２次巻線（６）には電流が流れず、直流電源（１）の電圧をＥ［Ｖ］、トランス（２）の１次巻線（３）及び２次巻線（６）の巻数をそれぞれＮＰ，ＮＳとすると、トランス（２）の２次巻線（６）には上（黒点）側を負（−）、下側を正（＋）とする電圧ＶＳ：
ＶＳ＝（ＮＳ／ＮＰ）×Ｅ［Ｖ］
が発生する。このとき、リアクトル（１１）の他端と分圧抵抗（１９）との接続点Ａの電圧ＶＡはトランス（２）の２次巻線（６）に発生する電圧ＶＳに略等しく、リアクトル（１１）の一端と第１のダイオード（１５）との接続点Ｂの電圧ＶＢは出力端子（７，８）間の直流出力電圧ＶＯと第１のダイオード（１５）の順方向電圧ＶＦとの和電圧ＶＯ＋ＶＦに略等しいため、第１のダイオード（１５）を介してリアクトル（１１）に電流ＩＬが流れ、リアクトル（１１）にエネルギが蓄積される。【００４９】  一方、同期整流用ＭＯＳ−ＦＥＴ（９）のドレイン・ソース端子間には、トランス（２）の２次巻線（６）の電圧ＶＳ：
ＶＳ＝（ＮＳ／ＮＰ）×Ｅ［Ｖ］
と出力端子（７，８）間の直流出力電圧ＶＯとの和電圧
ＶＳ＋ＶＯ
が発生する。この和電圧ＶＳ＋ＶＯは、同期整流制御回路（１２）を構成する切換回路（１３）内の分圧抵抗（１９，２０）により分圧され、分圧抵抗（１９，２０）の分圧点の電圧が第１のＮＯＲゲート（２１）の第１の入力端子に入力される。よって、主ＭＯＳ−ＦＥＴ（４）がオンのときは分圧抵抗（１９，２０）の分圧点の電圧が高電圧レベルとなるので、第１のＮＯＲゲート（２１）の出力信号が低電圧レベルとなり、駆動用ＮＰＮトランジスタ（６０）がオフとなる。また、第２のＮＯＲゲート（６３）の第２の入力端子にも分圧抵抗（１９，２０）の分圧点からの高電圧レベルの電圧が印加されるため、第２のＮＯＲゲート（６３）の出力信号も低電圧レベルとなり、駆動用ＭＯＳ−ＦＥＴ（６１）もオフとなる。したがって、駆動用ＮＰＮトランジスタ（６０）のエミッタ端子と駆動用ＭＯＳ−ＦＥＴ（６１）のドレイン端子との接続点から同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に付与すべき同期制御信号ＶＳＣが出力されないが、第１の抵抗（６２）により同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子の低電圧レベルに保持され、切換回路（１３）は消勢状態を保持する。これにより、同期整流用ＭＯＳ−ＦＥＴ（９）はオフを保持する。このとき、同期整流制御回路（１２）を構成するリセット検出回路（１４）内の第１の反転器（１６）にリアクトル（１１）の一端と第１のダイオード（１５）との接続点Ｂからの高電圧レベルの電圧が印加され、第１の反転器（１６）の出力が低電圧レベルとなるので、コンデンサ（２２）の電圧ＶＣが低電圧レベルに保持される。【００５０】  次に、主ＭＯＳ−ＦＥＴ（４）がオンからオフになると、トランス（２）の２次巻線（６）に発生する電圧の極性が反転し、上（黒点）側を正（＋）、下側を負（−）とする電圧ＶＳ：
ＶＳ＝（ＮＳ／ＮＰ）×Ｅ［Ｖ］
が発生する。このとき、リアクトル（１１）の他端と分圧抵抗（１９）との接続点Ａの電圧ＶＡが略０［Ｖ］となり、分圧抵抗（１９，２０）の分圧点の低電圧レベルとなるので、第１のＮＯＲゲート（２１）の第１の入力端子には低レベルの電圧が印加される。このとき、リアクトル（１１）の一端と第１のダイオード（１５）との接続点Ｂの電圧ＶＢは、出力端子（７，８）間の直流出力電圧ＶＯと第１のダイオード（１５）の順方向電圧ＶＦとの和電圧ＶＯ＋ＶＦに略等しいため、リセット検出回路（１４）内の第１の反転器（１６）に高電圧レベルの電圧が印加され、第１の反転器（１６）の出力が低電圧レベルとなる。また、第２のＮＯＲゲート（６３）の出力信号も低電圧レベルであるから、第２の抵抗（６４）を介してコンデンサ（２２）の電圧ＶＣも低電圧レベルを保持し、第１のＮＯＲゲート（２１）の第２の入力端子に低レベルの電圧が印加される。したがって、第１のＮＯＲゲート（２１）の出力端子から高電圧レベルの信号が出力され、駆動用ＭＯＳ−ＦＥＴ（６１）がオンとなるため、駆動用ＮＰＮトランジスタ（６０）のエミッタ端子が高電圧レベルとなる。第２のＮＯＲゲート（６３）の第１の入力端子には、第１のＮＯＲゲート（２１）の出力端子からの高電圧レベルの信号が入力されるため、第２のＮＯＲゲート（６３）の出力端子から駆動用ＭＯＳ−ＦＥＴ（６１）のゲート端子に低電圧レベルの信号が付与され、駆動用ＭＯＳ−ＦＥＴ（６１）はオフを保持する。よって、駆動用ＮＰＮトランジスタ（６０）がオンで駆動用ＭＯＳ−ＦＥＴ（６１）がオフであるから、駆動用ＮＰＮトランジスタ（６０）のエミッタ端子と駆動用ＭＯＳ−ＦＥＴ（６１）のドレイン端子との接続点から同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に付与される同期制御信号ＶＳＣが低電圧レベルから高電圧レベルとなり、切換回路（１３）は消勢状態から付勢状態に切り換わる。これにより、同期整流用ＭＯＳ−ＦＥＴ（９）がオンとなり、主ＭＯＳ−ＦＥＴ（４）のオン期間中にトランス（２）の２次巻線（６）に蓄積されたエネルギが放出され、トランス（２）の２次巻線（６）から出力端子（７，８）に１次関数的に減少する電流ＩＳが流れる。これと同時に、主ＭＯＳ−ＦＥＴ（４）のオン期間中にリアクトル（１１）に蓄積されたエネルギも第１のダイオード（１５）を介して放出され、リアクトル（１１）に流れる電流ＩＬが１次関数的に減少する。【００５１】  リアクトル（１１）に蓄積されたエネルギの放出が完了し、リアクトル（１１）に流れる電流ＩＬが略ゼロになると、リアクトル（１１）の一端と第１のダイオード（１５）との接続点Ｂでのリセット電圧ＶＢがＶＯ＋ＶＦ［Ｖ］から急激に低下する。このとき、リセット検出回路（１４）内の第１の反転器（１６）に低レベルの電圧が印加され、第１の反転器（１６）から第２のダイオード（１７）を介してコンデンサ（２２）に高電圧レベルの電圧が印加される。これにより、コンデンサ（２２）が充電され、切換回路（１３）内の第１のＮＯＲゲート（２１）の第２の入力端子に高電圧レベルの電圧が印加される。これにより、第１のＮＯＲゲート（２１）の出力端子から駆動用ＮＰＮトランジスタ（６０）のベース端子に���電圧レベルの信号が付与され、駆動用ＮＰＮトランジスタ（６０）がオフとなる。一方、リアクトル（１１）の他端と分圧抵抗（１９）との接続点Ａの電圧ＶＡは略０［Ｖ］であるから、切換回路（１３）内の分圧抵抗（１９，２０）の分圧点の電圧は低電圧レベルを保持し、第２のＮＯＲゲート（６３）の第２の入力端子に低レベルの電圧が印加される。また、第１のＮＯＲゲート（２１）の出力端子から第２のＮＯＲゲート（６３）の第１の入力端子に低レベルの電圧が印加されるから、第２のＮＯＲゲート（６３）の出力端子から駆動用ＭＯＳ−ＦＥＴ（６１）のゲート端子に高電圧レベルの信号が付与され、駆動用ＭＯＳ−ＦＥＴ（６１）がオンとなる。したがって、駆動用ＮＰＮトランジスタ（６０）がオフで駆動用ＭＯＳ−ＦＥＴ（６１）がオンであるから、駆動用ＮＰＮトランジスタ（６０）のエミッタ端子と駆動用ＭＯＳ−ＦＥＴ（６１）のドレイン端子との接続点から同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に付与される同期制御信号ＶＳＣが低電圧レベルとなり、切換回路（１３）は付勢状態から消勢切換状態に切り換わる。これにより、同期整流用ＭＯＳ−ＦＥＴ（９）がオフとなり、同期整流動作が終了する。このとき、第２のＮＯＲゲート（６３）の出力端子から第２の抵抗（６４）を介してコンデンサ（２２）にも高電圧レベルの電圧が印加されるため、コンデンサ（２２）の電圧ＶＣは主ＭＯＳ−ＦＥＴ（４）が再びオンとなるまで高電圧レベルを保持する。また、同期整流用ＭＯＳ−ＦＥＴ（９）がオフしてから再び主ＭＯＳ−ＦＥＴ（４）がオンするまでの期間では、リアクトル（１１）の他端と分圧抵抗（１９）との接続点Ａにリンギングによる振動電圧が発生する。【００５２】  ところで、トランス（２）に蓄積されたエネルギの放出が完了した後にリアクトル（１１）の他端にリンギングによる振動電圧が発生し、リアクトル（１１）の他端の電圧ＶＡが第２のＮＯＲゲート（６３）の閾値電圧以下とならない場合、第２のＮＯＲゲート（６３）の第２の入力端子に高電圧レベルの電圧が印加される。この場合は、第２のＮＯＲゲート（６３）の出力端子から駆動用ＭＯＳ−ＦＥＴ（６１）のゲート端子に低電圧レベルの信号が付与され、駆動用ＭＯＳ−ＦＥＴ（６１）がオフとなる。したがって、駆動用ＮＰＮトランジスタ（６０）及び駆動用ＭＯＳ−ＦＥＴ（６１）が共にオフとなるから、駆動用ＮＰＮトランジスタ（６０）のエミッタ端子と駆動用ＭＯＳ−ＦＥＴ（６１）のドレイン端子との接続点から同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子に付与すべき同期制御信号ＶＳＣが出力されないが、第１の抵抗（６２）により同期整流用ＭＯＳ−ＦＥＴ（９）のゲート端子の低電圧レベルとなり、切換回路（１３）は付勢状態から消勢切換状態に切り換わる。よって、トランス（２）に蓄積されたエネルギの放出が完了した後、リアクトル（１１）の他端の電圧ＶＡが第２のＮＯＲゲート（６３）の閾値電圧以下とならない場合でも、同期整流用ＭＯＳ−ＦＥＴ（９）がオフとなり、同期整流動作が終了する。【００５３】  実施例６では、主ＭＯＳ−ＦＥＴ（４）がオンでトランス（２）及びリアクトル（１１）にエネルギを蓄積する期間は、駆動用ＮＰＮトランジスタ（６０）及び駆動用ＭＯＳ−ＦＥＴ（６１）を共にオフにし、同期整流用ＭＯＳ−ＦＥＴ（９）のゲート・ソース端子間に接続された第１の抵抗（６２）により同期整流用ＭＯＳ−ＦＥＴ（９）のオフを保持するので、同期整流用ＭＯＳ−ＦＥＴ（９）のオフ期間中はゲート端子に低電圧レベルの同期制御信号ＶＳＣを継続して付与する必要がなく、同期整流制御回路（１２）の消費電力を抑制できる利点がある。【００５４】  本発明の実施態様は前記の６つの実施例１乃至６に限定されず、更に種々の変更が可能である。例えば、実施例１、２及び４乃至６では同期整流用ＭＯＳ−ＦＥＴ（９）をトランス（２）の２次巻線（６）の下側と負側出力端子（８）との間に接続したが、実施例３に示すようにトランス（２）の２次巻線（６）の上（黒点）側と正側出力端子（７）との間に接続してもよい。また、実施例１及び２の第１の反転器（１６）及び第２の反転器（２３）はＮＯＲゲート（１８）と同様の論理素子で構成することができる。即ち、ＮＯＲゲートの何れか一方の入力端子を接地すればＮＯＲゲートをインバータ（反転器）として使用することができる。また、実施例６の負側出力端子（８）と第１のダイオード（１５）及び第１の反転器（１６）の接続点との間に図１又は図３に示す０Ｖクランプ用の第３のダイオード（１８）を接続してもよい。更に、実施例１乃至６では同期整流用スイッチング素子としてドレイン・ソース端子間に寄生ダイオードを有するＭＯＳ−ＦＥＴ（ＭＯＳ型電界効果トランジスタ）を使用したが、ＩＧＢＴ（絶縁ゲート型トランジスタ）、ＳＩＴ（静電誘導型トランジスタ）又はＰＮＰ、ＮＰＮ型等のバイポーラトランジスタも使用可能である。但し、これらは寄生ダイオードを内蔵しないので、両主端子間に別付けの整流ダイオードを接続すればよい。
【産業上の利用可能性】
【００５５】  本発明は、フライバック方式の同期整流型スイッチング電源装置に効果が顕著である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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