(57)【特許請求の範囲】
【請求項１】
半導体基板上にメモリセル部とその周辺に位置する周辺回路部とを備え、前記メモリセル部において、ゲート絶縁膜上に位置するフローティングゲートと、前記フローティングゲート上に位置するゲート間絶縁膜と、前記ゲート間絶縁膜上に位置するコントロールゲートとを有するメモリトランジスタを備え、また前記周辺回路部において、第１のゲート絶縁膜を含む第１のトランジスタおよび第２のゲート絶縁膜を含む第２のトランジスタを備える不揮発性半導体記憶装置の製造方法であって、
(a)前記半導体基板上の前記第２のトランジスタの形成領域に下層絶縁膜を形成する工程と、
(b)前記半導体基板および前記下層絶縁膜を覆う絶縁膜を形成することにより、前記ゲート絶縁膜と前記第１のゲート絶縁膜を同時に形成する工程と、
(c)前記ゲート絶縁膜、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜を含む前記半導体基板上にフローティングゲートを構成する不純物ドープト多結晶シリコン膜を形成する工程と、
(d)前記不純物ドープト多結晶シリコン膜の上に、前記ゲート間絶縁膜を形成する工程と、
(e)前記第１および第２のトランジスタの形成領域の前記ゲート間絶縁膜に、前記不純物ドープト多結晶シリコン膜に達する貫通孔を開口する工程と、
(f)前記(e)工程の後、前記周辺回路部の領域の前記不純物ドープト多結晶シリコン膜にさらに不純物を注入する工程とを備え、
前記(f)工程により、前記周辺回路部における前記不純物ドープト多結晶シリコン膜が前記メモリセル部における前記フローティングゲートの不純物濃度より高くなることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法に関し、より具体的には、高温加熱処理回数を抑制した上で、メモリセル部のトランジスタと周辺回路部のトランジスタとを簡便に作り分けることができる不揮発性半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
図３４は、従来の不揮発性半導体記憶装置を示す断面図である。図３４を参照して、この不揮発性半導体記憶装置は、メモリセル部Ｒ1と、その周辺の周辺回路部Ｒ2とに区分けされ、メモリセル部Ｒ1にはメモリトランジスタ１５０が、また周辺回路部Ｒ2には、２種類のトランジスタ１６１，１６２が配置されている。これら２種類のトランジスタの相違は、後述するように、ゲート絶縁膜１２７，１３７の厚さが異なることにある。
【０００３】
図３４では、メモリセル部のメモリトランジスタ１５０はビット線に沿った断面と、ワード線に沿った断面との２つの断面が示されている。素子分離帯１０２によって周辺回路部Ｒ2と分離されたメモリセル部Ｒ1のシリコン基板の底部には、ｎ導電型ボトムウェル１０３が設けられ、その上にｐ導電型ウェル１０５が形成されている。メモリトランジスタ１５０は、ｐ導電型ウェル内のソース、ドレイン領域１０８ａ，１０８ｂを有し、さらにシリコン基板１０１の上に配置されたゲート絶縁膜１０６を備えている。ゲート絶縁膜１０６の上には、絶縁領域１０９に囲まれたフローティングゲート１０７が配置されている。フローティングゲート１０７の上にはシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との三層絶縁膜からなるゲート間絶縁膜１１０が形成されている。そのゲート間絶縁膜の上には、コントロールゲート１１３が配置され、さらにその上にＷＳｉからなる層１１４と、絶縁膜１１５とが配置されている。
【０００４】
周辺回路部Ｒ2には、ｎ導電型ウェル１０４と、ｐ導電型ウェル１０５とが設けられ、それぞれのウェル内に２種類のトランジスタ１６１，１６２が設けられている。トランジスタ１６１はゲート酸化膜１２７を有し、トランジスタ１６２はそれより厚い膜厚のゲート酸化膜１３７を有している。これらゲート酸化膜１２７，１３７の上には、両方の場合ともにコントロールゲートと同じ厚み方向構成の導電層１１３と、ＷＳｉ膜１１４と、絶縁膜１１５とを備えている。周辺回路部Ｒ２では、トランジスタは、シリコン基板に設けられた低濃度不純物領域１１６，１１７と、ゲート電極側面のサイドウォールスペーサをマスクに用いてさらに不純物を注入した高濃度不純物領域１１９，１２０とを備えている。高濃度不純物領域１１９，１２０には、層間絶縁膜１２４の上に配置された配線１２６に導通するプラグ配線１２５が接続されている。
【０００５】
次に、図面を用いて従来の不揮発性半導体装置の製造方法について説明する。
まず、<１００>のｐ導電型シリコン基板１０１の主表面に素子分離帯１０２を形成する（図３５参照）。次いで、シリコン基板１０１の主表面において、レジストパターンをマスクに用いて、メモリセル部Ｒ1にリンを、たとえば３ＭｅＶの加速エネルギー、1.0Ｅ13の密度でイオン注入してｎ導電型ボトムウェル領域１０３を形成し、レジスト膜を除去する。なお、以後の説明では、レジスト膜を除去する処理については説明を省略する。
【０００６】
次いで、周辺回路部Ｒ2のｐ導電型ＭＯＳ(Metal Oxide Semiconductor)トランジスタが形成される領域に、レジストパターンをマスクに用いて、リンをたとえば１．２ＭｅＶの加速エネルギー、1.0Ｅ13の密度でイオン注入する。さらに、同じ領域に、チャネルカットのためのリンをたとえば７００ｋｅＶ、3.0Ｅ12で、また、カウンタードープのためのボロンをたとえば２０ｋｅＶ、1.5Ｅ12で、それぞれイオン注入する。これらイオン注入によりｎ導電型ウェル領域１０４を形成する（図３５参照）。
【０００７】
この後、周辺回路部Ｒ2のｎ導電型ＭＯＳトランジスタが形成される領域と、メモリセルが形成される領域Ｒ1とに、レジストパターンをマスクに用いて、（ａ）たとえば７００ｋｅＶの加速エネルギー、1.0Ｅ13程度の密度でボロンを、また（ｂ）たとえば２７０ｋｅＶの加速エネルギー、3.5Ｅ12の密度でｐチャネルカットのためのボロンを、さらに（ｃ）たとえば５０ｋｅＶの加速エネルギー、1.2Ｅ12の密度でチャネルドープのためのボロンを、それぞれイオン注入してｐ導電型ウェル領域１０５を形成する（図３５参照）。
【０００８】
この後、シリコン基板１０１の主表面上に、熱酸化法を用いて厚さ１０ｎｍ程度のシリコン酸化膜１０６を成膜し、次いで、厚さ２００ｎｍ程度のリンドープト多結晶シリコン膜１０７を形成する。この後、シリコン基板１０１の主表面全面にフォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクに用いてリンドープト多結晶シリコン膜をパターニングし、メモリトランジスタが形成される領域にフローティングゲート１０７を形成する。
【０００９】
次に、シリコン基板１０１のメモリセルが形成される領域に、レジストパターンをマスクに用いてヒ素をたとえば３５ｋｅＶの加速エネルギー，3.0Ｅ15程度の密度でイオン注入し、ｎ導電型不純物拡散領域１０８ａ，１０８ｂを形成し、ソース、ドレイン領域とする。この後、シリコン基板１０１に、減圧ＣＶＤ法により厚さ８００ｎｍのシリコン酸化膜１０９を堆積し、次いでこのシリコン酸化膜１０９を全面エッチングすることにより、リンドープト多結晶シリコン膜１０７の表面を露出する（図３５参照）。
【００１０】
次いで、シリコン基板の主表面に、熱酸化法を用いて厚さ５ｎｍのシリコン酸化膜を、その上に減圧ＣＶＤ法を用いて厚さ１０ｎｍのシリコン窒化膜を、さらにその上に減圧ＣＶＤ法を用いて厚さ５ｎｍのシリコン酸化膜を形成し、三層絶縁膜１１０を形成する。
【００１１】
この後、シリコン基板上にフォトリソグラフィによってレジストパターンを形成し、図３５に示すように、周辺回路部Ｒ2における、三層絶縁膜１１０と、リンドープト多結晶シリコン膜１０７と、ゲート酸化膜１０６とをパターニングする。
【００１２】
この後、熱酸化法を用いて、厚さ２０ｎｍ程度のシリコン酸化膜１１１を、周辺回路部Ｒ2の厚いゲート絶縁膜を形成する領域、すなわち高耐圧トランジスタを形成する領域に成膜する。このとき、メモリセル部Ｒ1では、三層絶縁膜１１０の中のシリコン窒化膜が下地の熱酸化を防止している。続いて、周辺回路部Ｒ2の高耐圧トランジスタ形成領域と、メモリセル部とに、フォトリソグラフィによってレジストパターンを形成し、周辺回路部の低耐圧トランジスタ領域のシリコン酸化膜１１１をパターニングする（図３６）。
【００１３】
シリコン基板１０１の上に熱酸化法を用いて、周辺回路部Ｒ2の低耐圧トランジスタのゲート酸化膜となる厚さ１０ｎｍ程度のシリコン酸化膜１２７を成長させる。このとき、メモリセル部Ｒ1では、三層絶縁膜１１０のシリコン窒化膜が下地の熱酸化を防止する。一方、周辺回路部Ｒ2の高耐圧トランジスタ領域のゲート酸化膜となるシリコン酸化膜１３７は２０ｎｍより厚く、３０ｎｍより薄い酸化膜となる。続いて、厚さ２００ｎｍ程度のリンドープト多結晶シリコン膜１１３と、厚さ１００ｎｍ程度のＷＳｉ膜１１４と、厚さ２００ｎｍ程度のシリコン酸化膜１１５とを堆積する。この後、フォトリソグラフィによってレジストパターンを形成し、レジストパターンをマスクに用いてシリコン酸化膜１１５をパターニングする。次いで、このシリコン酸化膜１１５をマスクに用いて、ＷＳｉ膜１１４と、リンドープトシリコン多結晶シリコン１１３とをパターニングする（図３７）。
【００１４】
この後、シリコン基板１０１のメモリセル部におけるリンドープト多結晶シリコン膜１１３と、ＷＳｉ膜１１４と、厚さ２００ｎｍ程度のシリコン酸化膜１１５とをマスクに用いて、三層絶縁膜１１０とリンドープト多結晶シリコン膜１０７とをパターニングする（図３８）。
【００１５】
次いで、シリコン基板１０１の、周辺回路のｎ導電型ＭＯＳトランジスタが形成される領域に、レジストパターンをマスクに用いて、リンをたとえば５０ｋｅＶの加速エネルギーで、4.0Ｅ13程度の密度でイオン注入し、周辺回路部のｎ導電型ＭＯＳトランジスタの低濃度不純物領域１１６を形成する（図３９）。
【００１６】
次に、シリコン基板１０１の周辺回路部においてｐ導電型ＭＯＳトランジスタが形成される領域に、レジストパターンをマスクに用いて、ボロンをたとえば５０ｋｅＶの加速エネルギー、1.5Ｅ13程度の密度でイオン注入し、周辺回路部にｐ導電型ＭＯＳトランジスタの低濃度不純物領域１１７を形成する（図４０）。シリコン基板１０１上に、ＣＶＤ法により１００ｎｍ程度のシリコン酸化膜を形成し、次いで異方性エッチングによりサイドウォールスペーサ１２３を形成する（図４１）。
【００１７】
次に、シリコン基板１０１の周辺回路部の、ｎ導電型ＭＯＳトランジスタが形成される領域に、レジストパターンをマスクに用いてヒ素をたとえば３５ｋｅＶの加速エネルギー、4.0Ｅ15程度の密度でイオン注入し、ｎ導電型ＭＯＳトランジスタの高濃度不純物領域１１９を形成する（図４２）。
【００１８】
さらに、シリコン基板１０１の周辺回路部のｐ導電型ＭＯＳトランジスタが形成される領域に、レジストパターンをマスクに用いてＢＦ2を、たとえば２０ｋｅＶの加速エネルギー、2.0Ｅ15の密度でイオン注入し、ｐ導電型ＭＯＳトランジスタの高濃度不純物領域１２０を形成する（図４３）。この後、通常の配線形成技術を用いて、配線を形成する。上記のような、製造方法を用いることにより、従来の不揮発性半導体記憶装置は製造されていた。
【００１９】
通常、不揮発性半導体記憶装置において、プログラム形成時には、コントロールゲート１１０に２０Ｖ程度の高電圧Ｖppを印加し、ｎ導電型拡散領域１０８ａ，１０８ｂと、シリコン基板１０１とを接地する。それにより、ｎ導電型拡散層１０８ａ，１０８ｂ間の領域に形成されるチャネルに電子が発生し、トンネル絶縁膜１０６によるエネルギ障壁をトンネリングして電子がフローティングゲート１０７に注入される。その結果、メモリセルのしきい値電圧が上昇する。
【００２０】
また、プログラム消去時には、コントロールゲート１１３に通常、マイナス２０Ｖ程度の高電圧Ｖppを印加し、ｎ導電型拡散領域１０８ａ，１０８ｂとシリコン基板１０１とを接地する。この回路形成により、トンネル現象が生じ、フローティングゲート１０７からシリコン基板１０１に電子が放出される。この結果、メモリセルのしきい値電圧が下降する。
【００２１】
一方、選択したメモリトランジスタの読み出し動作の際には、コントロールゲート１１３にたとえば３．３Ｖ（Ｖcg＝３．３Ｖ）、ｎ導電型拡散層のドレイン１０８ａに３．３Ｖの電圧を印加し、ｎ導電型拡散層のソース１０８ｂとシリコン基板１０１とを接地する。いま、Ｖthp>３．３Ｖ>Ｖtheとすると、プログラム読み込み状態ではメモリトランジスタのソースとドレインとの間に電流が流れず、プログラム消去状態では電流が流れる。
【００２２】
読み出しの際に非選択のメモリトランジスタでは、コントロールゲート１１３を接地し（Ｖcg＝０Ｖ）、ｎ導電型拡散領域のドレイン１０８ａに３．３Ｖの電圧を印加し、ｎ導電型拡散領域のソース１０８ｂとシリコン基板１０１とを接地する。Ｖthp>Ｖthe >０Ｖとすると、Ｖcg＝０Ｖでは、メモリトランジスタのソースとドレインとの間に電流が流れない。
【００２３】
選択したメモリトランジスタのうち、プログラム読み込み状態のものだけが、ソースとドレインとの間に電流を流し、これによって各メモリセルの情報を検出することができる。
【００２４】
したがって、不揮発性半導体記憶装置の周辺回路部には、（１）読み出し動作の高速化のために、ゲート酸化膜が薄く、電流駆動力の高い低耐圧のトランジスタと、（２）高い印加電圧に耐えうるゲート酸化膜をもつ高耐圧トランジスタとの２つの種類のトランジスタが必要である。
【００２５】
【発明が解決しようとする課題】
しかしながら、従来の製造方法では、メモリトランジスタと、周辺回路部においてゲート酸化膜の厚さが異なる２種類のトランジスタとをそれぞれ別の機会に形成しなければならない。このため、ゲート酸化膜形成時に、高温熱処理を多くの回数行う必要があり、高温熱処理に長時間を費やしていた。このため、次のような問題を生じていた。
（１）コストのかかるプロセスである熱酸化処理の工数が増大する。
（２）高温熱処理に長時間さらされるので、イオン注入により形成された拡散領域が広がり、半導体素子の微細化の妨げとなる。
（３）高温熱処理の回数が多いので、シリコン基板をエッチングしてシリコン酸化膜を埋め込んでいる構造の素子分離膜では、そのシリコン酸化膜とシリコン基板との熱膨張係数の相違により、トレンチ分離１０２の周りのシリコン基板に応力が加わり、シリコン基板内に結晶欠陥が生じる。
【００２６】
本発明は、高温熱処理の回数を最小限に減らした上で、周辺回路部およびメモリセル部のトランジスタを作り分け、とくに周辺回路部において高耐圧トランジスタと動作速度を重視した低耐圧トランジスタとを簡便に作り分けることができる、不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【００４９】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上にメモリセル部とその周辺に位置する周辺回路部とを備え、メモリセル部において、絶縁膜上のフローティングゲートと、そのフローティングゲート上に位置するゲート間絶縁膜と、ゲート間絶縁膜上に位置するコントロールゲートとを有するメモリトランジスタを備え、また周辺回路部において、第１のゲート絶縁膜を含む第１のトランジスタおよび第２のゲート絶縁膜を含む第２のトランジスタを備える不揮発性半導体記憶装置の製造方法である。この製造方法は、次の工程を備える。
(a)半導体基板上の第２のトランジスタの形成領域に下層絶縁膜を形成する工程。
(b)半導体基板および下層絶縁膜を覆う絶縁膜を形成することにより、ゲート絶縁膜と第１のゲート絶縁膜を同時に形成する工程。
(c)ゲート絶縁膜、第１のゲート絶縁膜および第２のゲート絶縁膜を含む半導体基板上にフローティングゲートを構成する不純物ドープト多結晶シリコン膜を形成する工程。
(d)不純物ドープト多結晶シリコン膜の上に、ゲート間絶縁膜を形成する工程。
(e)第１および第２のトランジスタの形成領域のゲート間絶縁膜に、不純物ドープト多結晶シリコン膜に達する貫通孔を開口する工程。
(f)上記(e)工程の後、周辺回路部の領域の前記不純物ドープト多結晶シリコン膜にさらに不純物を注入する工程。この(f)工程により、周辺回路部における前記不純物ドープト多結晶シリコン膜がメモリセル部におけるフローティングゲートの不純物濃度より高くなる。
【００５０】
この構成により、第１のトランジスタのゲート絶縁膜とメモリトランジスタのゲート絶縁膜とを同じ機会に同じ組成で共通に製造することができる。また、第２のトランジスタのゲート絶縁膜を、第１のトランジスタのゲート絶縁膜よりも下層絶縁膜の分だけ厚く形成することができる。上記の工程では、メモリセル部と周辺回路部とに分けて、トランジスタのゲート酸化膜を形成する必要がないので、熱酸化処理も抑制されるので、半導体基板での結晶欠陥の発生を抑制することができる。また、半導体基板に加えられる熱処理履歴が抑制されるので、不純物拡散領域の拡大を抑制し、不揮発性半導体記憶装置の微細化への阻害要因とならない。
【００５２】
この構成により、周辺回路部においてトランジスタのゲート電極となるフローティング導電層の不純物濃度を簡単に増加させることができる。この結果、不揮発性トランジスタのフローティングゲートとしてでなくトランジスタのゲート電極としてより適した導電性を確保することができる。
【００５７】
【発明の実施の形態】
次に図面を用いて、本発明の実施の形態について説明する。
【００５８】
（実施の形態１）
図１は、本発明の実施の形態１における不揮発性半導体記憶装置を示す断面図である。図１を参照して、この不揮発性半導体記憶装置は、メモリセル部Ｒ1と、その周辺の周辺回路部Ｒ2とに区分けされ、メモリセル部Ｒ1にはメモリトランジスタ５０が、また周辺回路部Ｒ2には、ｎ導電型ウェル４およびｐ導電型ウェル５の各々に２種類のトランジスタ６１，６２が配置されている。これら２種類のトランジスタの相違は、後述するように、ゲート絶縁膜の厚さが異なることにある。
【００５９】
図１では、メモリセル部のメモリトランジスタ５０は、右側のビット線に沿った断面と、左側のワード線に沿った断面とが示されている。素子分離帯２によって周辺回路部Ｒ2と分離されたメモリセル部Ｒ1のシリコン基板の底部には、ｎ導電型ボトムウェル３が設けられ、その上にｐ導電型ウェル５が形成されている。メモリトランジスタ５０は、ｐ導電型ウェル内にｎ導電型のソース、ドレイン領域２８ａ，２８ｂを有し、さらにシリコン基板１の上に配置されたゲート絶縁膜７を備えている。ゲート絶縁膜７の上には、絶縁領域９に囲まれた導電層のフローティングゲート８が配置されている。フローティングゲート８の上にはシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との三層絶縁膜からなるゲート間絶縁膜１０が形成されている。そのゲート間絶縁膜の上には、リンドープト多結晶シリコン膜１１が配置され、その上に導電層のコントロールゲート１２が設けられ、さらにその上にＷＳｉからなる層１３と、その上の絶縁膜１４とが配置されている。
【００６０】
周辺回路部Ｒ2には、ｎ導電型ウェル４と、ｐ導電型ウェル５とが設けられ、それぞれのウェル内に、上述のように２種類のトランジスタ６１，６２が設けられている。トランジスタ６１はゲート酸化膜７を有し、トランジスタ６２はそれより厚い膜厚のゲート酸化膜６，７を有している。これらゲート酸化膜６，７の上に、両方のトランジスタとも、メモリトランジスタと同じ膜厚構成の積層構造を備えている。すなわち、ゲート酸化膜の上にフローティングゲート８が配置され、その上にゲート間絶縁膜１０が位置し、さらにリンドープト多結晶シリコン膜１１、コントロールゲート１２、ＷＳｉ層１３および絶縁膜１４が順に積層されている。
【００６１】
図１におけるＡ部を拡大した図を図２に示す。図２によれば、ゲート間絶縁膜１０に貫通孔が開けられ、フローティングゲート８とコントロールゲート１２とが導通する導通部が形成されている。この導通部のために、フローティングゲート８とコントロールゲート１２とは、通常のトランジスタのゲート電極として用いることができる。図３は、図１におけるＢ部拡大図である。図２および図３を比較することにより、ゲート酸化膜から上のゲート部の積層構造が、メモリセル部Ｒ1のメモリトランジスタ５０と、周辺回路部Ｒ2の２種類のトランジスタ６１，６２とで、同じであることが分かる。このため、周辺回路部のトランジスタのゲート電極を、フローティングゲートとコントロールゲートとを含むメモリトランジスタのゲート部と同じタイミングで製造することが可能となる。
【００６２】
周辺回路部では、トランジスタは、シリコン基板に設けられた低濃度不純物領域１５，１６と、ゲート電極側面のサイドウォールスペーサ１７をマスクに用いてさらに不純物を注入した高濃度不純物領域１８，１９とを備えている。高濃度不純物領域１８，１９には、層間絶縁膜２２の上に配置された配線２６に導通するプラグ配線２３が接続されている。
【００６３】
次に、図１に示す不揮発半導体記憶装置の製造方法について説明する。まず、<１００>の結晶方位のｐ導電型シリコン基板１０１の主表面に、シリコン酸化膜からなる素子分離領域２を形成する（図４）。次いで、シリコン基板１の主表面において、レジストパターンをマスクに用いて、メモリセルが形成される領域にリンを、たとえば３ＭｅＶの加速エネルギー、1.0Ｅ13の密度でイオン注入し、ｎ導電型ボトムウェル領域３を形成し、レジストを除去する（図５）。
【００６４】
次いで、周辺回路部Ｒ2のｐ導電型ＭＯＳトランジスタが形成される領域に、レジストパターンをマスクに用いて、（ａ）リンをたとえば１．２ＭｅＶの加速エネルギー、1.0Ｅ13の密度でイオン注入する。さらに、同じ領域に、（ｂ）チャネルカットのためのリンをたとえば７００ｋｅＶ、3.0Ｅ12にて、また、（ｃ）カウンタードープのためのボロンをたとえば２０ｋｅＶ、1.5Ｅ12にて、それぞれイオン注入する。これらイオン注入によりｎ導電型ウェル領域４が形成される（図６）。
【００６５】
この後、周辺回路部Ｒ2の、ｎ導電型ＭＯＳトランジスタが形成される領域と、メモリセル部のメモリトランジスタが形成される領域とに、レジストパターンをマスクに用いて、たとえば、（ａ）ボロンを加速エネルギー７００ｋｅＶ、密度1.0Ｅ13程度にて、また（ｂ）加速エネルギー２７０ｋｅＶ，密度3.5Ｅ12にて、ｐチャネルカットのためのボロンを、さらに（ｃ）加速エネルギー５０ｋｅＶ，密度1.2Ｅ12にて、チャネルドープのためのボロンを、それぞれイオン注入してｐ導電型ウェル領域５を形成する（図７）。
【００６６】
シリコン基板１の主表面の上に、熱酸化法を用いて厚さ２０ｎｍ程度のシリコン酸化膜６を成膜する。次いで、そのシリコン酸化膜の上にフォトリソグラフィによってレジストパターンを形成し、そのレジストパターンをマスクに用いて、メモリセルトランジスタが形成される領域と、周辺回路部の低耐圧トランジスタ６１が形成される領域との上記シリコン酸化膜６をエッチングして除去する。したがって、図８に示すように、周辺回路部の高耐圧トランジスタ６２が形成される領域にのみ厚さ２０ｎｍ程度のシリコン酸化膜６が配置される。
【００６７】
次に、上記シリコン酸化膜６およびシリコン基板１の主表面上に、熱酸化法を用いて、厚さ１０ｎｍのシリコン酸化膜７を形成する。次いで、その上に厚さ２００ｎｍ程度のリンドープト多結晶シリコン膜８を形成する。このとき、周辺回路部の低耐圧トランジスタの領域のシリコン酸化膜の厚さは２０ｎｍ以上３０ｎｍ未満の厚さとなる。次に、リンドープト多結晶シリコン膜８の上にフォトリソグラフィによってレジストパターンを形成し、そのレジストパターンをマスクに用いてリンドープト多結晶シリコン膜８をパターニングする（図９）。
【００６８】
メモリセル部のメモリトランジスタが形成される領域に、レジストパターンをマスクに用いて、ヒ素をたとえば加速エネルギー３５ｋｅＶ、密度3.0Ｅ15で注入し、ｎ導電型不純物拡散層２８ａ，２８ｂを形成する（図１０）。
【００６９】
この後、シリコン基板１の上に、減圧ＣＶＤ法により厚さ８００ｎｍのシリコン酸化膜９を堆積し、次いでこのシリコン酸化膜９を全面エッチングすることにより、リンドープト多結晶シリコン膜８の表面を露出する（図１１）。
【００７０】
次いで、シリコン基板の主表面全面上に熱酸化法を用いて厚さ５ｎｍのシリコン酸化膜を、その上に減圧ＣＶＤ法を用いて厚さ１０ｎｍのシリコン窒化膜を、さらにその上に減圧ＣＶＤ法を用いて厚さ５ｎｍのシリコン酸化膜を形成し、３層が積層した三層絶縁膜１０を形成する（図１２）。
【００７１】
この後、三層絶縁膜１０の上にリンドープト多結晶シリコン膜１１を形成する。次いで、シリコン基板の主表面全面にフォトリソグラフィによってレジストパターンを形成し、周辺回路部のリンドープト多結晶シリコン膜１１および三層絶縁膜１０をパターニングする。このパターニングによって、図１３に示すように、周辺回路部の高耐圧および低耐圧トランジスタが形成される領域にコンタクトホール２５が開口される。
【００７２】
ＨＦ溶液等を用いて、リンドープト多結晶シリコン膜１１に付着した自然酸化膜を除去した後、この上に厚さ２００ｎｍのリンドープト多結晶シリコン膜１２を形成する。次いで、その上に厚さ１００ｎｍ程度のＷＳｉ膜１３を形成した後、厚さ２００ｎｍ程度のシリコン酸化膜１４を形成する。この後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクに用いてシリコン酸化膜１４をパターニングする。次いでこのシリコン酸化膜１４をマスクに用いて、ＷＳｉ膜１３を、次いでリンドープト多結晶シリコン膜１２、リンドープト多結晶シリコン膜１１、三層絶縁膜１０、リンドープト多結晶シリコン膜８を順にパターニングする（図１４）。
【００７３】
図１５は、図１４のＣ部を拡大した図である。三層絶縁膜１０およびリンドープト多結晶シリコン膜１１に開けられたコンタクトホールを貫通して、コントロールゲートのリンドープト多結晶シリコン膜１２がフローティングゲート８に電気的に接続されている。
【００７４】
次に、周辺回路部Ｒ2のｎ導電型ＭＯＳトランジスタが形成される領域に、レジストパターンをマスクに用いて、リンをたとえば加速エネルギー５０ｋｅＶ、密度4.0Ｅ13程度にて、イオン注入し、ｎ導電型ＭＯＳトランジスタの低濃度不純物領域１５を形成する（図１６）。次いで、周辺回路部のｐ導電型ＭＯＳトランジスタが形成される領域に、レジストパターンをマスクに用いて、ボロンをたとえば加速エネルギー５０ｋｅＶ、密度1.5Ｅ13程度にてイオン注入し、ｐ導電型ＭＯＳトランジスタの低濃度不純物領域１６を形成する（図１７）。
【００７５】
この後、ＣＶＤ(Chemical Vapor Deposition)法によりシリコン酸化膜を形成し、次いで、酸化膜異方性エッチングによりサイドウォールスペーサ１７を形成する（図１８）。続いて、周辺回路部Ｒ2のｎ導電型ＭＯＳトランジスタが形成される領域に、レジストパターンをマスクに用いて、ヒ素をたとえば加速エネルギー３５ｋｅＶ、密度4.0Ｅ15程度にてイオン注入し、ｎ導電型ＭＯＳトランジスタの高濃度不純物領域１８を形成する（図１９）。次いで、周辺回路部Ｒ2のｐ導電型ＭＯＳトランジスタが形成される領域に、レジストパターンをマスクに用いてＢＦ2を、たとえば加速エネルギー２０ｋｅＶ、密度2.0Ｅ15程度にてイオン注入し、ｐ導電型ＭＯＳトランジスタの高密度不純物領域１９を形成する（図２０）。
【００７６】
上記の不揮発性半導体記憶装置においては、メモリセル部では三層絶縁膜１０からなるゲート間絶縁膜によって絶縁されているフローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）とを、周辺回路部では導通状態にして、通常のゲート電極としている。このため、メモリセル部の不揮発性トランジスタ５０のゲート絶縁膜と、周辺回路部の低耐圧トランジスタのゲート絶縁膜とを、同じ機会に製造することができる。また、メモリセル部の不揮発性トランジスタのゲート部と、周辺回路部のトランジスタのゲート部とを同じ機会に並行的に製造することができる。この結果、処理工程の省略を図ることができ、熱酸化処理時に発生する半導体基板の結晶欠陥を抑制することができる。さらに、メモリセル部に加えられる熱処理時間の削減により、不純物領域の拡大を抑制することができ、メモリセル部の微細化を阻害することがない。
【００７７】
また、三層絶縁膜の上に薄膜のリンドープト多結晶シリコン膜を堆積することにより、リンドープト多結晶シリコン膜および三層絶縁膜にコンタクトホール２５を開口した後に、そのリンドープト多結晶シリコン上に付着する自然酸化膜を、たとえばＨＦ溶液等を用いて除去することができる。このため、周辺回路部において、フローティング導電層とコントロール導電層とを確実に導通させることができる。
【００７８】
（実施の形態２）
本発明の実施の形態２における不揮発性半導体記憶装置の構造は、図１に示した不揮発性半導体記憶装置と同じである。本実施の形態における不揮発性半導体記憶装置の周辺回路部Ｒ2におけるリンドープト多結晶シリコン膜８のリン濃度は、実施の形態１におけるリンドープト多結晶シリコン膜のリン濃度よりも高い点に特徴がある。
【００７９】
本実施の形態２における不揮発性半導体記憶装置の製造方法は、基本的に実施の形態１における製造方法と同じである。実施の形態１における図１〜図１３の工程が、そのまま用いられる。図１３に示すように、三層絶縁膜１０およびリンドープト多結晶シリコン膜１１にコンタクトホール２５を開口した後、レジストパターンをマスクに用いて、周辺回路部にリンをイオン注入する。このため、周辺回路部のリンドープト多結晶シリコン膜８は、メモリセル部のフローティングゲートとなるリンドープトシリコン膜８よりも、高いリン濃度を有する。この後の製造工程は、実施の形態１における製造工程を示す図１４〜２０と同じである。
【００８０】
上記の実施の形態２における不揮発性半導体記憶装置は、実施の形態１の不揮発性半導体記憶装置の作用効果に付け加えて、次の作用効果を有する。通常、リンドープト多結晶シリコン膜１１の不純物濃度は、メモリセル部のメモリトランジスタの特性に応じて決められ、その不純物濃度は、たとえば４Ｅ２０／ｃｍ3程度である。一方、周辺回路部のトランジスタのゲート電極とするためには、そのゲート材の空乏化を抑えるため、メモリセル部のそれよりも高い濃度であることが望ましい。本実施の形態によれば、実施の形態１の処理工程に対してイオン注入工程を１工程だけ追加すればよい。この結果、簡単な工程変更により、メモリセル部のトランジスタと周辺回路部のトランジスタとで、不純物濃度が異なるゲート材を得ることができる。
【００８１】
上記の不揮発性半導体記憶装置は、次の製造方法を用いて製造することができる。まず、実施の形態１における図１〜図１３の手順にしたがって製造してゆく。図１３は、三層絶縁膜１０の上にリンドープト多結晶シリコン膜１１を形成し、周辺回路部のトランジスタ形成領域にリンドープト多結晶シリコン膜８に届く貫通孔を開口した状態の断面図である。
【００８２】
本実施の形態では、この後、図２１に示すように、メモリセル部を除いて周辺回路部にのみリンを注入する。このリンの周辺回路領域への注入により、周辺回路部のリンドープト多結晶シリコン膜８のリン濃度は、メモリセル部のそれより高くなる。
【００８３】
この後の製造工程は、実施の形態１における図１４〜図２０の処理工程にしたがって行われる。
【００８４】
上記不揮発性半導体記憶装置では、上記実施の形態１の不揮発性半導体記憶装置において得られる利点に加えて、次の利点を得ることができる。
【００８５】
リンドープト多結晶シリコン膜１１では、メモリセルの特性により、その濃度を決める必要がある。通常、その濃度は、たとえば4Ｅ20／ｃｍ3程度である。一方、周辺回路部のトランジスタのゲート電極の場合、ゲート電極材の空乏化を抑えるために、それよりも高濃度であることが望ましい。本実施の形態の製造方法によれば、実施の形態１における製造工程に対してイオン注入工程を１工程追加するだけで、メモリセルと周辺回路とで、ゲート電極の不純物濃度を変えることができる
（実施の形態３）
図２２は、本発明の実施の形態３における不揮発性半導体記憶装置を示す断面図である。本実施の形態における不揮発性半導体記憶装置では、周辺回路部Ｒ2における、高耐圧トランジスタ６２と低耐圧トランジスタ６１とは、ゲート絶縁膜の厚さだけでなく、積層構造にも相違がある。図２３は、図２２の周辺回路部におけるＤ部拡大図である。図２３において、高耐圧トランジスタ６２のゲート絶縁膜３７は単層であり、低耐圧トランジスタ６１のゲート絶縁膜７よりも厚い。
【００８６】
また、低耐圧トランジスタ６１のゲート部の積層構造は、メモリトランジスタのゲート部の積層構造と同じである。ただし、ゲート間絶縁膜１０にはコンタクトホール２５が開口され、コントロールゲートの導電層が埋め込まれ、コントロールゲートとフローティングゲートとが電気的に接続されている。この導通部の部分を除けば、メモリトランジスタと同様に、ゲート酸化膜７の上に、フローティングゲート層８が、その上にゲート間絶縁膜１０が、またその上にコントロールゲート層１２が、その上にＷＳｉ層１３が、さらにその上に絶縁膜１４が配置されている。
【００８７】
一方、高耐圧トランジスタ６２では、ゲート酸化膜３７の上に、コントロールゲート層１２が、またその上にＷＳｉ層１３が、さらにその上に絶縁膜１４が配置されている。高耐圧トランジスタでは、ゲート間絶縁膜を含んでいない。
【００８８】
次に、本実施の形態における不揮発性半導体記憶装置の製造方法を説明する。
次に、図２３に示す不揮発半導体記憶装置の製造方法について説明する。まず、<１００>の結晶方位のｐ導電型シリコン基板１０１の主表面に、シリコン酸化膜からなる素子分離領域２を形成する（図４参照）。次いで、シリコン基板１の主表面において、レジストパターンをマスクに用いて、メモリセルが形成される領域にリンを、たとえば３ＭｅＶの加速エネルギー、1.0Ｅ13の密度でイオン注入し、ｎ導電型ボトムウェル領域３を形成する（図５参照）。
【００８９】
次いで、周辺回路部Ｒ2のｐ導電型ＭＯＳトランジスタが形成される領域に、レジストパターンをマスクに用いて、（ａ）リンをたとえば１．２ＭｅＶの加速エネルギー、1.0Ｅ13の密度でイオン注入する。さらに、同じ領域に、（ｂ）チャネルカットのためのリンをたとえば７００ｋｅＶ、3.0Ｅ12にて、また、（ｃ）カウンタードープのためのボロンをたとえば２０ｋｅＶ、1.5Ｅ12にて、それぞれイオン注入する。これらイオン注入によりｎ導電型ウェル領域４が形成される（図６参照）。
【００９０】
この後、周辺回路部Ｒ2の、ｎ導電型ＭＯＳトランジスタが形成される領域と、メモリセル部のメモリトランジスタが形成される領域とに、レジストパターンをマスクに用いて、たとえば、（ａ）ボロンを加速エネルギー７００ｋｅＶ、密度1.0Ｅ13程度にて、また（ｂ）加速エネルギー２７０ｋｅＶ，密度3.5Ｅ12にて、ｐチャネルカットのためのボロンを、さらに（ｃ）加速エネルギー５０ｋｅＶ，密度1.2Ｅ12にて、チャネルドープのためのボロンを、それぞれイオン注入してｐ導電型ウェル領域５を形成する（図７参照）。
【００９１】
次に、シリコン基板１の主表面上に、熱酸化法を用いて、厚さ１０ｎｍのシリコン酸化膜７を形成する。次いで、その上に厚さ２００ｎｍ程度のリンドープト多結晶シリコン膜８を形成する。次に、リンドープト多結晶シリコン膜８の上にフォトリソグラフィによってレジストパターンを形成し、そのレジストパターンをマスクに用いてリンドープト多結晶シリコン膜８をパターニングする（図２４）。
【００９２】
メモリセル部のメモリトランジスタが形成される領域に、レジストパターンをマスクに用いて、ヒ素をたとえば加速エネルギー３５ｋｅＶ、密度3.0Ｅ15で注入し、ｎ導電型不純物拡散層２８ａ，２８ｂを形成する（図２５）。
【００９３】
この後、シリコン基板１の上に、減圧ＣＶＤ法により厚さ８００ｎｍのシリコン酸化膜９を堆積し、次いでこのシリコン酸化膜９を全面エッチングすることにより、リンドープト多結晶シリコン膜８の表面を露出する（図２６）。
【００９４】
次いで、シリコン基板の主表面全面上に熱酸化法を用いて厚さ５ｎｍのシリコン酸化膜を、その上に減圧ＣＶＤ法を用いて厚さ１０ｎｍのシリコン窒化膜を、さらにその上に減圧ＣＶＤ法を用いて厚さ５ｎｍのシリコン酸化膜を形成し、３層が積層した三層絶縁膜１０を形成する（図２７）。
【００９５】
この後、三層絶縁膜の上に形成されたレジストパターンをマスクに用いて、図２８に示すように、周辺回路部Ｒ2の高耐圧トランジスタが形成される領域の上の三層絶縁膜１０およびリンドープト多結晶シリコン膜８をエッチング除去する。
【００９６】
次いで、熱酸化法を用いて、図２９に示すように、シリコン基板上に厚さ２０ｎｍ程度のシリコン酸化膜３７を形成する。このシリコン酸化膜３７が、高耐圧トランジスタのゲート絶縁膜となる。このシリコン酸化膜３７の形成の際、メモリセル部と、周辺回路部の低耐圧トランジスタの領域のシリコン基板表面は、三層絶縁膜中のシリコン窒化膜によって熱酸化が防止されている。
【００９７】
次いで、周辺回路部の低耐圧トランジスタが形成される領域の上の三層絶縁膜１０に、リンドープト多結晶シリコン膜１２に届くようにコンタクトホール２５を開口する（図３０）。
【００９８】
次いで、コンタクトホール２５を埋め込みながら、三層絶縁膜１０およびシリコン酸化膜３７の上に、厚さ２００ｎｍのリンドープト多結晶シリコン膜１２を形成する。次いで、リンドープト多結晶シリコン膜１２の上に厚さ１００ｎｍ程度のＷＳｉ膜１３を形成し、さらにその上に厚さ２００ｎｍ程度のシリコン酸化膜１４を形成する。この後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクに用いてシリコン酸化膜１４をパターニングする。次いでこのシリコン酸化膜１４をマスクに用いて、ＷＳｉ膜１３を、次いでリンドープト多結晶シリコン膜１２、リンドープト多結晶シリコン膜１１、三層絶縁膜１０、リンドープト多結晶シリコン膜８を順にパターニングする（図３１）。
【００９９】
図３２は、図３１のＥ部を拡大した図である。三層絶縁膜１０に開けられたコンタクトホール２５を貫通して、コントロールゲートのリンドープト多結晶シリコン膜１２がフローティングゲート８に電気的に接続されている。
【０１００】
この後の製造工程は、実施の形態１に示した図１６〜図２０の製造工程にしたがって処理が行われる。
【０１０１】
本実施の形態における不揮発性半導体記憶装置のメモリセル部のメモリトランジスタでは、フローティングゲートとコントロールゲートとはゲート間絶縁膜によって絶縁されるが、周辺回路部の低耐圧トランジスタでは、フローティングゲートとコントロールゲートとに対応する２つの導電層は、電気的に接続されている。このため、低耐圧トランジスタでは、フローティングゲートとコントロールゲートとに対応する導電層をいずれもゲート電極として用いることができる。また、周辺回路部の高耐圧トランジスタでは、コントロールゲートに対応する導電層をゲート電極に用いている。このため、メモリトランジスタのゲート酸化膜７と、低耐圧トランジスタのゲート酸化膜７とを、共通にすることができる。この結果、直ちに酸化工程の削減を達成することができる。また、熱酸化処理時にシリコン基板に発生する結晶欠陥を抑制することができる。さらに、メモリセル部に加えられる熱酸化処理時間の削減により、メモリセルの微細化の障害とならない。
【０１０２】
（実施の形態４）
本発明の実施の形態４における不揮発性半導体記憶装置の構造は、図２２に示した不揮発性半導体記憶装置と同じである。本実施の形態における不揮発性半導体記憶装置の周辺回路部Ｒ2におけるリンドープト多結晶シリコン膜８のリン濃度は、実施の形態３におけるリンドープト多結晶シリコン膜のリン濃度よりも高い点に特徴がある。
【０１０３】
本実施の形態４における不揮発性半導体記憶装置の製造方法は、基本的に実施の形態３における製造方法と同じである。実施の形態１における図４〜図７の工程および実施の形態３における図２４〜図３１の工程が、そのまま用いられる。
【０１０４】
すなわち、図７の状態のシリコン基板１の主表面上に、熱酸化法を用いて、厚さ１０ｎｍのシリコン酸化膜７を形成する。次いで、その上に厚さ２００ｎｍ程度のリンドープト多結晶シリコン膜８を形成する。次に、リンドープト多結晶シリコン膜８の上にフォトリソグラフィによってレジストパターンを形成し、そのレジストパターンをマスクに用いてリンドープト多結晶シリコン膜８をパターニングする（図２４参照）。
【０１０５】
メモリセル部のメモリトランジスタが形成される領域に、レジストパターンをマスクに用いて、ヒ素をたとえば加速エネルギー３５ｋｅＶ、密度3.0Ｅ15で注入し、ｎ導電型不純物拡散層２８ａ，２８ｂを形成する（図２５参照）。
【０１０６】
この後、シリコン基板１の上に、減圧ＣＶＤ法により厚さ８００ｎｍのシリコン酸化膜９を堆積し、次いでこのシリコン酸化膜９を全面エッチングすることにより、リンドープト多結晶シリコン膜８の表面を露出する（図２６参照）。
【０１０７】
次いで、シリコン基板の主表面全面上に熱酸化法を用いて厚さ５ｎｍのシリコン酸化膜を、その上に減圧ＣＶＤ法を用いて厚さ１０ｎｍのシリコン窒化膜を、さらにその上に減圧ＣＶＤ法を用いて厚さ５ｎｍのシリコン酸化膜を形成し、３層が積層した三層絶縁膜１０を形成する（図２７参照）。
【０１０８】
この後、三層絶縁膜の上に形成されたレジストパターンをマスクに用いて、周辺回路部Ｒ2の高耐圧トランジスタが形成される領域の上の三層絶縁膜１０およびリンドープト多結晶シリコン膜８をエッチング除去する（図２８参照）。
【０１０９】
次いで、熱酸化法を用いて、シリコン基板上に厚さ２０ｎｍ程度のシリコン酸化膜３７を形成する（図２９参照）。このシリコン酸化膜３７が、高耐圧トランジスタのゲート絶縁膜となる。このシリコン酸化膜３７の形成の際、メモリセル部と、周辺回路部の低耐圧トランジスタの領域のシリコン基板表面は、三層絶縁膜中のシリコン窒化膜によって熱酸化が防止されている。
【０１１０】
次いで、周辺回路部の低耐圧トランジスタが形成される領域の上の三層絶縁膜１０に、リンドープト多結晶シリコン膜１２に届くようにコンタクトホール２５を開口する（図３０参照）。
【０１１１】
この後、図３３に示すように、周辺回路部Ｒ2の低耐圧トランジスタの領域にリンをイオン注入する。リンドープト多結晶シリコン膜の不純物部度は、メモリトランジスタに要求される特性にしたがって決められる。その不純物濃度は、たとえば4Ｅ20／ｃｍ3程度であり、導電層として扱われるゲート電極の不純物濃度としては低い濃度である。周辺回路部のトランジスタのゲート電極には、そのゲート電極の空乏化を抑えるため、上記値よりも高濃度であることが望ましい。このイオン注入工程を増やすのみで、周辺回路部の低耐圧トランジスタのゲート電極の不純物濃度を、メモリトランジスタのゲート電極のそれよりも高濃度にすることができる。
【０１１２】
なお、周辺回路部の高耐圧トランジスタのゲート電極は、元来不純物濃度が高いメモリトランジスタのコントロールゲートに対応する導電層と同じであるので、特別に不純物濃度を高める処理を追加しなくても、周辺回路部のトランジスタのゲート電極に必要とされる不純物を含んでいる。
【０１１３】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【０１１４】
【発明の効果】
本発明の不揮発性半導体記憶装置およびその製造方法を用いることにより、高温熱処理の回数を最小限に減らして、周辺回路部において、高耐圧トランジスタと動作速度を重視した低耐圧トランジスタとを、簡便に形成することができる。この製造方法では、高温熱処理の回数を抑制するので、半導体基板への結晶欠陥の導入が抑制され、また不純物拡散が抑制されるので、不純物拡散領域の高温加熱履歴の蓄積に伴う不純物拡散領域の拡大を防止することができる。このため、不揮発性半導体記憶装置の微細化の阻害要因にならない。さらに、ゲート間絶縁膜の上にドープトシリコン膜を形成することにより、ゲート間絶縁膜にコンタクトホールを開口後、その底部に生じる自然酸化膜をＨＦ溶液等を用いて簡単に除去することができ、フローティングゲートおよびコントロールゲートに対応する導電層の電気的接続を確実にすることができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における不揮発性半導体記憶装置の断面図である。
【図２】  図１のＡ部拡大図である。
【図３】  図１のＢ部拡大図である。
【図４】  図１に示す不揮発性半導体記憶装置の製造にあたり、シリコン基板に素子分離絶縁膜を形成した段階の断面図である。
【図５】  メモリセル部の底部にボトムウェルを形成した段階の断面図である。
【図６】  周辺回路部のｐ導電型トランジスタを形成する領域にｎ導電型ウェルを形成した段階の断面図である。
【図７】  メモリセル部および周辺回路部のｎ導電型トランジスタを形成する領域にｐ導電型ウェルを形成した段階の断面図である。
【図８】  周辺回路部の高耐圧トランジスタを形成する領域に、ゲート酸化膜の下層酸化膜を形成した段階の断面図である。
【図９】  下層酸化膜とシリコン基板とを覆うように、ゲート酸化膜を形成し、次いで、フローティングゲートとなる導電層をメモリセル部と周辺回路部とにわたって形成し、メモリセル部でパターニングした段階の断面図である。
【図１０】  メモリセル部のシリコン基板にｎ導電型不純物を注入して、メモリトランジスタのソース、ドレイン領域を形成した段階の断面図である。
【図１１】  メモリトランジスタのソース、ドレイン領域の上にシリコン酸化膜を形成した段階の断面図である。
【図１２】  メモリセル部と周辺回路部とにわたって、ゲート間絶縁膜となる三層絶縁膜を堆積した段階の断面図である。
【図１３】  さらにリンドープト多結晶シリコン膜を形成した後、周辺回路部において、高耐圧トランジスタおよび低耐圧トランジスタが形成される領域上の三層絶縁膜およびリンドープト多結晶シリコン膜のコンタクトホールを開口した段階の断面図である。
【図１４】  リンドープト多結晶シリコン膜を堆積し、次いで、ＷＳｉ膜、絶縁膜を順次積層した後、メモリセル部および周辺回路部のトランジスタのゲート部をパターニングした段階の断面図である。
【図１５】  図１４のＣ部拡大図である。
【図１６】  周辺回路部のｎ導電型トランジスタのシリコン基板にｎ導電型不純物を注入した段階の断面図である。
【図１７】  周辺回路部のｐ導電型トランジスタのシリコン基板にｐ導電型不純物を注入した段階の断面図である。
【図１８】  メモリセル部および周辺回路部のゲート部の側面にサイドウォールスペーサを形成した段階の断面図である。
【図１９】  サイドウォールスペーサをマスクに用いて、ｎ導電型トランジスタのソース、ドレイン領域にｎ導電型不純物を注入して、高濃度ｎ導電型不純物領域を形成した段階の断面図である。
【図２０】サイドウォールスペーサをマスクに用いて、ｐ導電型トランジスタのソース、ドレイン領域にｐ導電型不純物を注入して、高濃度ｐ導電型不純物領域を形成した段階の断面図である。
【図２１】  本発明の実施の形態２における不揮発性半導体記憶装置の製造において、三層絶縁膜とリンドープト多結晶シリコン膜とにコンタクトホールを開口後、周辺回路部のフローティングゲート導電層にリンをさらに注入している段階の断面図である。
【図２２】  本発明の実施の形態３における不揮発性半導体記憶装置の断面図である。
【図２３】  図２２のＤ部拡大図である。
【図２４】  図２２に示す不揮発性半導体記憶装置の製造にあたり、シリコン基板上にゲート絶縁膜を形成後、フローティングゲートとなる導電層を堆積して、パターニングした段階の断面図である。
【図２５】  メモリトランジスタのソース、ドレイン領域となるｎ導電型不純物領域を形成した段階の断面図である。
【図２６】  メモリトランジスタのソース、ドレイン領域の上にシリコン酸化膜を形成した段階の断面図である。
【図２７】  ゲート間絶縁膜となる三層絶縁膜を形成した段階の断面図である。
【図２８】  周辺回路部の高耐圧トランジスタが形成される領域上の、ゲート酸化膜、フローティングゲート導電層および三層絶縁膜をエッチング除去し、シリコン基板を露出させた段階の断面図である。
【図２９】  露出したシリコン基板の上にゲート酸化膜より厚い厚みのゲート酸化膜を形成した段階の断面図である。
【図３０】  周辺回路部の低耐圧トランジスタが形成される領域上の三層絶縁膜にコンタクトホールを開口した段階の断面図である。
【図３１】  低耐圧トランジスタが形成される領域上のフローティングゲート導電層にリンを注入し、メモリセル部と周辺回路部とのトランジスタのゲート部をパターニングした段階の断面図である。
【図３２】  図３１のＥ部拡大図である。
【図３３】  本発明の実施の形態４における不揮発性半導体記憶装置の製造において、三層絶縁膜にコンタクトホールを開口後、周辺回路部のフローティングゲート導電層にリンをさらに注入している段階の断面図である。
【図３４】  従来の不揮発性半導体記憶装置の断面図である。
【図３５】  図３４の不揮発性半導体記憶装置の製造にあたり、ゲート酸化膜、フローティング導電層および三層絶縁膜を形成後、周辺回路部のゲート酸化膜、フローティング導電層および三層絶縁膜をエッチング除去し、周辺回路部のシリコン基板を露出させた段階の断面図である。
【図３６】  周辺回路部の高耐圧トランジスタが形成される領域に厚いゲート絶縁膜を形成した段階の断面図である。
【図３７】  さらに周辺回路部にのみゲート絶縁膜を形成し、周辺回路部とメモリセル部とにわたって、下から順に、コントロールゲート導電層、ＷＳｉ層および絶縁層を堆積し、周辺回路部のトランジスタのゲート部のみをパターニングした段階の断面図である。
【図３８】  メモリセル部のトランジスタのゲート部をパターニングした段階の断面図である。
【図３９】  周辺回路部のｎ導電型トランジスタのソース、ドレイン領域となるシリコン基板の領域にｎ導電型不純物を注入した段階の断面図である。
【図４０】  周辺回路部のｐ導電型トランジスタのソース、ドレイン領域となるシリコン基板の領域にｐ導電型不純物を注入した段階の断面図である。
【図４１】  メモリセル部および周辺回路部のゲート部の側面にサイドウォールスペーサを形成した段階の断面図である。
【図４２】  サイドウォールスペーサをマスクに用いて、ｎ導電型トランジスタのソース、ドレイン領域にｎ導電型不純物をさらに注入して、高濃度ｎ導電型不純物領域を形成した段階の断面図である。
【図４３】  サイドウォールスペーサをマスクに用いて、ｐ導電型トランジスタのソース、ドレイン領域にｐ導電型不純物をさらに注入して、高濃度ｐ導電型不純物領域を形成した段階の断面図である。
【符号の説明】
１  シリコン基板、２  素子分離絶縁膜、３  ボトムウェル、４  ｎ導電型ウェル、５  ｐ導電型ウェル、６  ゲート酸化膜下層、７  ゲート酸化膜、８  フローティングゲート（導電層）、９  シリコン酸化膜、１０  三層絶縁膜（ＯＮＯ:Oxide-Nitride-Oxide膜）、１１  リンドープト多結晶シリコン膜、１２  コントロールゲート（導電層）、１３  ＷＳｉ層、１４  絶縁膜、１５,１６  低濃度不純物領域、１７  サイドウォールスペーサ、１８，１９  高濃度不純物領域、２２  層間絶縁膜、２３  プラグ配線、２５  コンタクトホール、２６  配線、２８ａ，２８ｂ  ソース、ドレイン、３７  高耐圧トランジスタのゲート酸化膜、５０  メモリトランジスタ、６１  低耐圧トランジスタ、６２  高耐圧トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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