(57)【特許請求の範囲】
【請求項１】
データ転送を行うバスシステムに接続されている１つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムであって、
該バスマスタと該バススレーブ間のデータ伝達を行うためのメインラインと、該バスマスタから引き出された前記メインラインに対し非接触で略平行に配置され、該メインラインと方向性結合器を構成する副結合配線を含み、各副結合配線の両端にそれぞれバススレーブを接続し、
該メインラインの該バスマスタが接続されていない側の端は、該端で反射を起こすように終端され、該メインラインの進行波及び該終端からの反射波を用いて該副結合配線の両端に接続された前記バススレーブと該バスマスタ間に於いてデータ転送を双方向に行うことを特徴としたバスシステム。
【請求項２】
請求項１に記載のバスシステムおいて、
前記メインラインのバスマスタに接続されていない側の端をオープンとするとで該端で正の全反射を生成し、該メインラインの進行波および該端からの反射波を用いて該副結合配線の両端に接続された前記バススレーブと、該バスマスタ間に於いてデータ転送を双方向に行うことを特徴としたバスシステム。
【請求項３】
請求項１に記載のバスシステムおいて、
前記メインラインのバスマスタに接続されていない側の端をグランドまたは電源に短絡することで、負の全反射を生成し、該メインラインの正極性進行波及び該短絡端からの負極性反射波を用いて該副結合配線の両端に接続された前記バススレーブと、該バスマスタ間に於いてデータ転送を双方向に行うことを特徴としたバスシステム。
【請求項４】
前記バスマスタは、前記メインラインが接続されて該メインラインへのデータ送信を行うバスドライバを備え、該バスドライバの出力インピーダンスは、該バスドライバに接続するメインラインの持つ特性インピーダンスと等しく保ち、ＬＯＷデータを出力する状態ではＬＯＷ電圧を、ＨＩＧＨデータを出力する状態ではＨＩＧＨ電圧を出力し、また、データを出力しない状態ではＨＩＧＨ電圧を出力することを特徴とする請求項１のバスシステム。
【請求項５】
請求項１に記載のバスシステムにおいて
前記複数のバススレーブは、メモリであることを特徴とするバスシステム。
【請求項６】
請求項１に記載のバスシステムにおいて、
前記バスマスタから引き出されたメインラインが中央部で折り返され、該バスマスタからの該メインラインに対し該バスマスタから折り返し点までの配線部、及び折り返し点以降の配線部に対し該バススレーブから引き出された該配線の少なくとも一部が交互にかつ連続して方向性結合器を構成することを特徴としたバスシステム。
【請求項７】
複数種類のメモリアクセスノード群を選択的にメモリ群に対してアクセス制御するノードコントローラと、該ノードが処理するためのデータ格納およびデータ読み出しのうち少なくとも一方を実行するための複数メモリを含むメモリシステムと、前記ノードコントローラと前記メモリシステム間でデータ転送を行う方向性結合器を用いたバスシステムを含む情報処理装置であって、
前記バスシステムは、前記ノードコントローラに接続された一端を有するメインラインと、該メインラインに対し非接触で所定範囲に近接し、略平行に配置されて該メインラインと方向性結合器を構成する複数の副結合配線を含み、
該副結合配線の少なくとも一端は前記複数のメモリの１つに接続され、他端は前記複数のメモリの他のメモリに接続され、
前記メインラインの他端は。該他端で信号が反射を起こすよう終端され、前記メインラインの信号進行波及び前記他端からの反射波を用いて前記ノードコントローラ及び前記メモリシステム間で双方向データ転送を行う情報処理装置。
【請求項８】
プロセッサの２次キャッシュメモリアクセスを制御するノードと、該プロセッサが処理するためのデータの格納及びデータの読み出しの少なくとも一方を実行するための複数の２次キャッシュメモリ群と、前記ノードと前記２次キャッシュメモリ間でデータ転送を行う方向性結合器を用いたバスシステムを含むプロセッサモジュールであって、
前記バスシステムは、前記ノードを接続した１端を有するメインラインと、該メインラインに対し非接触で所定の範囲に近接し、略平行に配置されて該メインラインと方向性結合器を構成する複数の副結合配線とを含み、
該副結合配線の１端は前記複数の２次キャッシュメモリの１つに接続され、他端は前記複数の２次キャッシュメモリのうち他の２次キャッシュメモリに接続され、
前記メインラインの他端は、該他端で信号が反射を起こすように終端され、前記メインラインの信号進行波及び前記他端からの反射波を用いて前記ノード及び前記２次キャッシュメモリ群間で双方向データ転送を行うプロセッサモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報処理装置においてマルチプロセッサやメモリ等の素子間（例えばＣＭＯＳ等により構成されたデジタル回路間又はその機能ブロック間）での信号伝送のための技術に関し、特に、複数の素子が同一の伝送線に接続されデータ転送を行うバス伝送の高速化技術に関するものである。特に、複数のメモリモジュールとメモリコントローラを接続するバスとこれを用いるシステムに関する。
【０００２】
【従来の技術】
多数のノードが接続され高速にデータを転送するためのバス方式として特開平７−１４１０７９の非接触バス配線があった。これの基本方式を図２に示す。これは２ノード間のデータ転送を長さＬのクロストーク生成部すなわち方向性結合器を用いて行っていた。すなわち、バスマスタ１０−１とスレーブ１０−２〜１０−３間の転送を２線間すなわち終端された配線１−１と終端された配線１−２〜１−３間のクロストークを用いて転送する技術である。これはバスマスタ１０−１とスレーブ１０−２〜１０−３間の１対多間の転送に適していおり、すなわちメモリとメモリコントローラ間のデータ転送に適していた。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の技術の特開平７−１４１０７９では方向結合器が占める配線長Ｌがバススレーブ１０−２、１０−３の間隔を決めていた。図２では２つのバススレーブであるＤＲＡＭ１０−１と１０−２が占める配線長は最低でも２Ｌとなり、ＤＲＡＭ１０−１、１０−２間の間隔はＬとなる。
【０００４】
システムの高密度化すなわちＤＲＡＭ間を縮めるには方向性結合器の配線長Ｌを短くするのが簡単であるが、これは伝送の効率すなわち結合度を下げる原因となるので、ある一定の間隔以下にすることができなかった。
【０００５】
本発明の第１の課題は、ＤＲＡＭ間の間隔を狭くすることであり、メモリシステムの高密度実装を行うことである。
【０００６】
第２の課題として、ＤＱ信号のラッチにＤＱＳ信号を用いるメモリモジュールシステム、例えばＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous DRAM）において、ライトデータのレイテンシが長いという課題があった。
【０００７】
ＤＤＲ−ＳＤＲＡＭで採用されているＳＳＴＬ（Stub Series Terminated Logic）インタフェースはHiz状態が終端電圧のＶｔｔと同じであり、レシーバの基準電圧Ｖｒｅｆも終端電圧Ｖｔｔとほぼ同じである。ここで、Hiz状態とは、インタフェースのドライバがデータを出力していないときの状態、すなわち高インピーダンス状態を言う。このため、HizからＬ状態あるいはHizからＨ状態への遷移が認識できない。このため、データ転送に先立ちストローブ信号をHiZ状態からＬ状態へ一度遷移させその後データ転送を行っていた。この部分は特にプリアンブルとよばれこのプリアンブルの存在がライトアクセス時間を長くしていた。
【０００８】
また、SSTLドライバを用いて方向性結合器を用いたバスの場合、すなわち図２の様なメインライン及び副結合配線を終端させた場合は、プリアンブル部の振幅がデータ転送の振幅と比べて半分である。すなわち、ドライブ振幅がHiZ状態からＬ状態、或いはHiZ状態からＨ状態への遷移は、Ｌ状態からＨ状態へ、またその逆の遷移に比べて信号振幅が半分程度である。このため、ライトデータもリードデータもレシーバに入力される振幅はプリアンブル部ではデータ部の半分でありレシーバの感度が足りなく信号振幅を確保する必要があった。
【０００９】
このため、SSTLドライバを用いた場合ではいったんHizからＬ状態にストローブ信号を遷移させ信号振幅を確保する必要があり、結果としてメモリライトでアクセス時間が延びていた。
【００１０】
【課題を解決するための手段】
第１の課題を解決するための手段として、メモリコントローラ１０−１（ＭＣ）の信号伝送用のドライバを、これに接続される配線（メインライン）１−１のもつ特性インピーダンスＺｏと同じインピーダンスを持たせ、このドライバでの再反射を無くす。また、メインラインの遠端を開放端とし、この部分で信号を全反射させる。２本の配線（例えば並行配線）で構成された方向性結合器はその名の通り、信号の伝達の方向に関し信号弁別の特性を持つ。すなわち、メインラインを伝搬する信号に対して、方向性結合器のもう一方の配線（副結合配線）に誘起されるのは、ＭＣ１０−１から見てメインライン上を離れる方向に進む進行波に対しては近端側に、近づく方向に戻ってくる反射波に対しては遠端側にそれぞれ信号が誘起される。
【００１１】
方向性結合器は、メインラインを伝搬する信号の進行波と反射波によるクロストークを別々に副結合線路の両端から取り出すことができる。このため１つの結合器に対し２つのメモリモジュールを接続できることになる。このためメモリを方向性結合器の線路長内に２つのメモリを接続できるので実装密度を倍に上げることができる。
【００１２】
また、メインラインを折り返し方向性結合器を別々の層で構成することで、方向性結合器を重ねることが出きるので更にメモリ間隔を半分にできる。この為、メモリモジュールの間隔を従来例に比べて大幅に狭くできるので実装面積が小さくて済むと言う効果がある。
【００１３】
第２の課題を解決するための手段として、メモリコントローラはデータ転送のための信号を２値とし、かつそのインピーダンスはメモリコントローラ側は配線の特性インピーダンスと同じインピーダンスとする。すなわち、データを転送していない場合のHiZ状態もＨ状態も同じ電位とし配線の特性インピーダンスと同じインピーダンスでドライブしておく。すなわち、入力インピーダンスが特性インピーダンスに等しくなる。データがＬ状態のときも特性インピーダンスと同じインピーダンスでＬ信号をドライブする。このようにすることで反射波を吸収することができる。
【００１４】
信号をHiz状態からＬ状態にドライブ場合もＨ状態からＬ状態にドライブした場合も同じ振幅となり、このため結合器を通過した信号はこの２つの転送で同じ振幅となる。これによりどの信号の遷移でも同じ信号振幅となるのでプリアンブルの必要はなくなる。プリアンブルが不必要となるためメモリアクセス時間が短くなりバス使用効率が上がりシステム性能が向上する。
【００１５】
【発明の実施の形態】
第１の実施例を図１を用いて説明する。
１０−１はメモリコントローラ制御機構を有するＬＳＩチップ(以下ＭＣ: Memory Controllor)であり、１０−２〜１０−５はメモリチップ（以下、ＤＲＡＭ）である。
【００１６】
ＭＣ１０−１はＤＲＡＭ１０−２〜１０−５に対しデータの読み書き（リード・ライト）の動作を行う。この読み書きのためのデータ転送用配線が１−１〜１−３であり、この中で特にＭＣ１０−１に接続される配線１−１をメインライン (main line)と呼ぶことにする。また、配線１−２は３つの部分から成り、メインライン１−１と平行に配線することで方向性結合器を構成する長さＬの副結合線(Sub Coupling Line)部と、その副結合線部の両端から物理的に（ほぼ）垂直に引き出された２つのスタブ配線（stub）部である。図１ではそれぞれ配線１−２、１−３の中で長さＬの副結合線部とメインライン１−１が方向性結合器Ｃ１、Ｃ２を形成している。このため、方向性結合器Ｃ１、Ｃ２には引出しスタブ配線は含まない。
【００１７】
ＭＣ１０−１とＤＲＡＭ１０−２〜１０−５間のデータ信号伝搬は反転した記号”Ｃ”字で表されたＣ１、Ｃ２の方向性結合器で行われる。この方向性結合器は特開平７−１４１０７９記載のものと等価である。すなわち、これは、２ノード間のデータ転送を２平行配線間（方向性結合器）の結合であるクロストークを用いて行っていた。すなわち、ＭＣ（バスマスタ）１０−１とメモリチップ（バススレーブ）１０−２〜１０−５間の転送を２線間すなわちメインライン１−１と配線１−２、１−３間のクロストークを用いて転送する。
【００１８】
ＤＲＡＭ１０−２〜１０−５のＩ／Ｏ回路には終端抵抗が内蔵されている。すなわち、ＤＲＡＭ１０−２〜１０−５のＩ／Ｏ回路は、これに接続されている配線１−２〜１−３の特性インピーダンスと同じ入力インピーダンスを有している。このため、このＩ／Ｏ回路部での反射はない。このように構成することで方向性結合器Ｃ１、Ｃ２で生成された信号はスタブ配線へ伝搬するが、このＤＲＡＭ１０−２〜１０−５の入力端で再反射することはない。この終端はＤＲＡＭ１０−２内のＭＯＳトランジスタで構成しても良いし、外付けの抵抗器により構成されていても良い。
【００１９】
メインライン１−１はＭＣ１０−１から見て遠端をメインライン１−１の持つ特性インピーダンスに比べて非常に大きいインピーダンスで終端されている。図１の場合では開放(OPEN-END)されている。このメインライン１−１部分での反射係数はほぼ１であり電圧は全反射する。
【００２０】
また、ＭＣ１０−１の持つＩ／Ｏ回路のドライバはこのメインライン１−１の特性インピーダンスと同じインピーダンスを有しこの部分での再反射はない。この図１ではＤＲＡＭは１０−２〜１０−５の４つであるがそれ以上でもそれ以下でも本発明の効果に差はない。
【００２１】
次に、図３、図４を用いて、図１のＭＣ１０−１とＤＲＡＭ１０−２〜１０−５間の信号伝搬の動作を説明する。
図３、図４中で図１と同じ記号は上で説明した図１と同じであり繰り返しの説明は省略する。
【００２２】
メインライン１−１では、結合器Ｃ１、Ｃ２を構成する部分（主結合線: main coupling line）とそれらを結ぶ配線とに機能的に区別できる。主結合線とは方向性結合器Ｃ１、Ｃ２に於いて配線１−２、１−３内の副結合線に対向して平行に配線されているメインライン１−１内の部分のことである。ＭＣ１０−１からメインライン１−１の遠端までの信号伝搬遅延時間をＴ１で表すことにする。また、結合線路Ｃ１、Ｃ２の主結合線路部の伝搬遅延時間をＴ２で表すことにする。ここで、メインライン１−１上で方向性結合器を構成しない部分の配線もあるが、簡単のため伝搬遅延時間が無視できるくらい短いとする。すなわち、Ｔ１＝２＊Ｔ２として説明する。
【００２３】
メインライン１−１の両端を端子（Ａ）、（Ｂ）とする。（Ａ）はＭＣ１０−１側で、（Ｂ）はメインライン１−１の遠方の開放端部である。同様に配線１−２の両端を（Ｃ）、（Ｄ）と、配線１−３の両端を（Ｅ）、（Ｆ）とする。この各点（Ａ）〜（Ｆ）の電圧波形を模式的に示したのが図４、図５、図６である。
【００２４】
図４はＭＣ１０−１からデータ信号が送出（ライト）された信号状態を示し、図５ではＤＲＡＭ１０−２からＭＣ１０−１へメモリリード信号が送信された信号状態を、図６はＤＲＡＭ１０−２からＭＣ１０−１へメモリリード信号が送信された信号状態を示している。横軸方向は時間を示し、縦の点線はＴ２間隔で引かれている。縦軸方向は信号電圧を示している。
【００２５】
図４において、波形（Ａ）はＭＣ１０−１のドライバの出力波形で、Ｌ状態からＨ状態へ遷移している。ＭＣ１０−１のドライバはメインライン１−１と同じ出力インピーダンスをもつ。このようなドライバを特にSource Impedance Matching Driverと呼んでいる。Ｌ状態からＨ状態へ移行したドライブの波形はドライバのインピーダンスとメインライン１−１のインピーダンスの分圧となるので半分のドライブ電圧で出力される。ドライブ信号はメインライン１−１上を図面右手方向に時間Ｔ１伝搬した後、遠方端の（Ｂ）端に到達する。このときの電圧は（Ｂ）端が開放端であることから全反射を起こし進行波と反射波の重ね合わせで（Ａ）端の上記「半分のドライブ電圧」の２倍の電圧となる。
【００２６】
ドライブされてから時間Ｔ１後、メインライン１−１上を反射波が左手方向に伝搬し、再び（Ａ）端に到達する。この時の時刻はドライブしてから時間２＊Ｔ１後である。このときの電圧は進行波と反射波の重ね合わせの電圧であるのでＭＣ１０−１のドライブ電圧と等しくなる。また、このドライバはSource Impedance Matchingであるのでこの点での再反射はなく信号は再反射を繰り返すことはなくＨ状態に安定する。
【００２７】
次に、配線１−２、１−３の各点について見ていく。メインライン１−１を流れる進行波によって結合器Ｃ１には後方(Backward)へ信号が生成される。ここで、後方とは進行波の方向とは逆向きの方向で図３では端子（Ｃ）側である。これはすなわち後方クロストークである。この端子（Ｃ）の方向に生成された信号は図３のＤＲＡＭ１０−２内で吸収され反射はしない。これはＤＲＡＭ１０−２内では配線１−２の特性インピーダンスＺｏと同じインピーダンスで終端されているためである。
【００２８】
結合器が金属プレーンで囲まれた配線であるstrip lineで構成される場合、端子（Ｄ）側の前方(Forward)には２線間のインダクタンスによる誘導電圧と静電容量による誘起電圧とが相殺して信号は生成されない。いわゆる前方クロストークは生じない。すなわち、図４の方向性結合器Ｃ１で端子（Ｃ）側にはメインライン１−１の進行波による後方クロストークが生成されるが、端子（Ｄ）には前方クロストークは生成されない。結合器C1により生成される後方クロストークは結合器Ｃ１の往復の時間（＝２＊Ｔ２）の長さを持つ。
【００２９】
このパルス幅の理由は以下の通りである。
後方クロストークは進行波の波頭で生成され進行波が結合器に入力されてから出力するまで副結合線路に誘起される。進行波が主結合器の入力から出口まで伝搬するのが時間Ｔ２、また、主結合線の出口付近で生成された信号が副結合器を伝搬するのにＴ２掛かるので合計２Ｔ２信号が誘起されるためである。
【００３０】
ドライブ時刻からＴ２後、メインライン１−１を進む進行波は結合器Ｃ２に到達し、その後結合器Ｃ２でも結合器Ｃ１と同様な動きをする。結果としてＤＲＡＭ１０−３の端子（Ｅ）に波形（Ｃ）と同様な信号を誘起する。もちろんここでの反射はない。端子（Ｄ）と同様に結合器Ｃ２を伝搬する進行波は端子（Ｆ）には何の電圧も誘起しない。
【００３１】
時刻Ｔ１以降、メインライン１−１の開放端（Ｂ）で反射波が生じると逆のプロセスが生じる。（Ｂ）が開放端であるため反射波全反射となり、反射波の電圧振幅は進行波と同じでかつ、進行方向が反対になる。反射波がメインライン１−１をＭＣ１０−１方向へ戻るとき、まず結合器Ｃ２で後方クロストークを誘起する。これはメインライン１−１の反射波に対して後方である端子（Ｆ）側に信号を誘起する。このため配線抵抗が無くメインライン１−１上を進む波形に歪みがないとすると、端子（Ｆ）に（Ｃ）と同じ波形をメインライン１−１の反射波は誘起させる。このタイミングはＭＣ１０−１が信号を送信開始した時刻から測って反射波が生じる時刻Ｔ１後となる。また、波形（Ｆ）のパルス幅は２倍のＴ２である。当然、この反射波は結合器Ｃ２に於いて前方側の端子（Ｅ）側には何も誘起しない。
【００３２】
時間Ｔ１＋Ｔ２後、メインライン１−１の反射波が結合器Ｃ１へ入射すると同様に端子（Ｄ）側に後方クロストークを誘起する。このパルス幅も２倍のＴ２である。
【００３３】
以上のように、ＭＣ１０−１からのメインライン１−１上を進行する信号は進行波と端（Ｂ）での反射波により結合器Ｃ１、Ｃ２内でそれぞれ後方クロストークを生成するが、結合器Ｃ１、Ｃ２は進行波・反射波の向きに対し信号生成が選択的であり、それぞれが重ならず互いがノイズとならいない。そのため、ＤＲＡＭ１０−２〜１０−５の各端子（Ｃ）〜（Ｆ）では、結合器Ｃ１、Ｃ２の往復の伝搬遅延時間である２倍のＴ２の幅を持つパルスを生成し、これは特開平７−１４１０７９と同じであり同等の信号波形品質を有していることを表す。その信号生成の時間順は波形（Ｃ）→（Ｅ）→（Ｆ）→（Ｄ）であった。これは、時間的に最もＭＣ１０−１から近いのはＤＲＡＭ１０−２（Ｃ）であり、最も遠いのは２つ目のＤＲＡＭ１０−３（Ｄ）ということになる。ＭＣ１０−１から各ＤＲＡＭ１０−２〜１０−５への信号伝搬遅延時間はそれぞれ、下記(数１)〜（数４）で示される。
ＭＣ１０−１からＤＲＡＭ１０−２（Ｃ）への信号伝搬遅延時間＝０…（数１）
ＭＣ１０−１からＤＲＡＭ１０−３（Ｄ）への信号伝搬遅延時間＝Ｔ１＋Ｔ２…（数２）
ＭＣ１０−１からＤＲＡＭ１０−４（Ｅ）への信号伝搬遅延時間＝Ｔ２…（数３）
ＭＣ１０−１からＤＲＡＭ１０−５（Ｆ）への信号伝搬遅延時間＝Ｔ１…（数４）
したがって、それぞれの場合、信号は(数１)〜(数４)で示される遅延時間後に到達する。
【００３４】
図１、図３のように方向性結合器Ｃ１、Ｃ２の両端にそれぞれ２つの終端されたＤＲＡＭ１０−２〜１０−３、１０−４〜１０−５を接続することにより、ＭＣ１０−１からＤＲＡＭ１０−２〜１０−５へ信号伝送を行うことが出来ることが分かる。
【００３５】
次に、図５、図６を用いて、メモリのリード方向であるＤＲＡＭ１０−２〜１０−５からＭＣ１０−１への信号伝送について考える。図５はＤＲＡＭ１０−２からＭＣ１０−１への転送にかかる各点の波形、図６はＤＲＡＭ１０−３からＭＣ１０−１への転送の波形である。ＤＲＡＭ１０−４、１０−５からＭＣ１０−１への転送の波形は図５、図６と同じ機構なので略する。
【００３６】
図５において、まずＤＲＡＭ１０−２（Ｃ）からＬ状態からＨ状態へパルスが出力される。その時間Ｔ２後、端子（Ｄ）に信号が到達する。ＤＲＡＭ１０−３（Ｄ）の入力インピーダンスは配線の特性インピーダンスと同じため反射はない。結合器Ｃ１はメインライン１−１に後方クロストークを誘起する。このパルス時間は図４と同じ結合器の往復の伝搬遅延時間（＝２＊Ｔ２）である。メインライン１−１の前方にはクロストークは生成されない。そのため端（Ｂ）には信号が誘起されることはない。このため、ＤＲＡＭ１０−２からパルス信号をドライブすればメインライン１−１の端（Ｂ）が開放であっても、ＭＣ１０−１にクロストークが生成される。これは従来技術の特開平７−１４１０７９と同じパルス幅をもつ。
【００３７】
図６のＤＲＡＭ１０−３（Ｄ）からＭＣ１０−１（Ａ）への転送は図５とは逆向きの生成プロセスである。ＤＲＡＭ１０−３（Ｄ）からのパルスは時間Ｔ２後に端子（Ｃ）に到達する。結合器Ｃ１では後方クロストークが誘起されこれはメインライン１−１上を端（Ｂ）方向に伝搬する。（Ｄ）からドライブされた時刻から時間Ｔ２後に、結合器Ｃ１により生成された後方クロストークが端（Ｂ）に到達する。ここで全反射しメインライン１−１を逆行する。そして、ドライブしてから時間Ｔ２＋Ｔ１後にＭＣ１０−１に到達する。図６においてもＭＣ１０−１（Ａ）に到達パルスの幅は図４と同じ２倍のＴ２である。
【００３８】
リード動作の各ＤＲＡＭ１０−２〜１０−５からＭＣ１０−１への信号伝搬遅延時間は図４と同じである。すなわち、下記の（数５）〜(数８)で示される。
ＤＲＡＭ１０−２（Ｃ）からＭＣ１０−１へ信号伝搬遅延時間＝０…（数５）
ＤＲＡＭ１０−３（Ｄ）からＭＣ１０−１へ信号伝搬遅延時間＝Ｔ２＋Ｔ１…（数６）
ＤＲＡＭ１０−４（Ｅ）からＭＣ１０−１へ信号伝搬遅延時間＝Ｔ２…（数７）
ＤＲＡＭ１０−５（Ｆ）からＭＣ１０−１へ信号伝搬遅延時間＝Ｔ１…（数８）
それぞれの場合、信号は上記の数式で示される遅延時間後に到達する。この（数５）〜（数８）は（数１）〜（数４）と同じであり、ライト動作もリード動作ともこれらＭＣ１０−１とＤＲＡＭ１０−２〜１０−５間の伝搬遅延時間が同じである事が分かる。このことは従来技術を用いた場合と同じであり、メモリシステムでタイミング設計を行う上で重要な特性である。すなわち、従来と同じタイミング設計手法をそのまま踏襲することが出来ることを意味する。これは開発工数の削減につながる。
【００３９】
このようにして、４つのＤＲＡＭ１０−２〜１０−５をバス接続し、双方向に信号伝送を行わせるのに２つの結合器だけでバスを構成できることが分かる。これはＤＲＡＭの実装面積を従来技術の図２に対して半分にでき、高密度実装が可能となった。すなわち、これまでの技術である特開平７−１４１０７９においては、図２のようにＤＲＡＭ１０−２〜１０−５の間隔（ピッチ）は方向性結合器が連続して配置しているためこの結合器の長さ以下には出来ないという課題があったが、図１あるいは図３のようにメインラインを開放端とし、ＭＣ１０−１のドライバをSource Impedance Matchingにし、かつ、終端されたＤＲＡＭ１０−２〜１０−５を用いることで同じメインラインに対し同じ配線長で倍のＤＲＡＭを接続できシステムとして高密度実装が可能となる。
【００４０】
次に、この信号伝送をシミュレーションにより確認した。これを図７〜図１２に示す。
図７は方向性結合器の断面形状である。結合器の形状はシステムの要求により、様々に考えられるが、一般的なプリント基板の材料であるＦＲ−４を用いてＰＣやＰＣサーバに用いられている配線幅（Ｗ＝１５４μｍ）配線ピッチ（Ｓ＝２１６。７μｍ）の技術である。これを電磁界解析したところ配線間の電気特性は以下のようになった。
【００４１】
２線路間のキャパシタンス行列
CMATRIX (F/um) =
1。446e-16 -6。644e-17
-6。644e-17 1。446e-16                                      …（数９)
２線路間のインダクタンス行列
LMATRIX (H/um) =
4。487e-13 2。062e-13
2。062e-13 4。487e-13                                      …(数１０)
特性インピーダンス行列
Real part  =
6。272e+01 2。882e+01
2。882e+01 6。272e+01                                      …(数１１)
Imaginary part  =
-3。336e-01 -1。694e-02
-1。694e-02 -3。336e-01                                      (数１２)このため、２線路の実効インピーダンスZeffは５５Ωであった。こおで、ｅは１０を底とするべき乗を表す。
【００４２】
【００４３】
また、後方クロストーク係数は
Real part  =
1。000e+00 2。433e-01
2。433e-01 1。000e+00                                      …(数１３)
Imaginary part  =
0。000e+00 1。441e-03
1。441e-03 0。000e+00                                      …(数１４)であった。すなわち、１Ｖの信号が入射したとき０。２４３３Ｖの後方クロストークが誘起されることが分かる。
【００４４】
この結合器を用いて図８に示す等価回路で図３のＭＣ１０−１からＤＲＡＭ１０−２〜１０−５へのライトデータ波形をシミュレーションした。用いたシミュレータは回路解析用のＳＰＩＣＥ（Simulation Program for Integrated Circuit Emphasis）である。ＭＣ１０−１のドライバの等価回路としてパルス電圧源と抵抗ｒｓとした。メインライン１−１の等価回路として、公知の伝送線路モデルＴ１、Ｔ３、Ｔ５、及び方向性結合器として公知の損失結合線路モデルＹ２、Ｙ４を接続し、伝送線路Ｔ５の一方の端子Ｓ６を高抵抗ｒｋで終端した。ｒｋは１００ｋΩと高抵抗であるためほぼ開放端と見なすことができる。図３の端子（Ａ）、（Ｂ）は、図８ではＳ１、Ｓ６に対応する。
【００４５】
ＤＲＡＭ１０−２〜１０−５は終端抵抗ｒｋ１、ｒｋ２、ｒｊ１、ｒｊ２と入力静電容量のｃｋ１、ｃｋ２、ｃｊ１、ｃｊ２の並列接続で表した。図３の端子（Ｃ）、（Ｄ）は図８のＫ１、Ｋ４に対応し、図３の端子（Ｅ）、（Ｆ）は図８のＪ１、Ｊ４に対応する。終端電位はＶｔｔで表す。これらの定数を以下に示す。
VPULSE :振幅＝1。8Ｖ  立上り時間＝0。1ns                    …(数１５)
rs = 55Ω                                                …(数１６)
t1、 t3、 t5、 t6、 t8、 t9、 t10 : 特性インピーダンスz0=55Ω   td= 1。0ns        …(数１７)
Y2、Y4 : 配線長=40mm                                      …(数１８)
rk =100KΩ                                               …(数１９)
rk1、 rk2、 rj1、 rj4 = 55Ω                                …(数２０)
Vtt = 0。9V                                               …(数２１)
ck1、ck2、 ck3 、ck4 = 0。1pF                                …(数２２)
このシミュレーション波形が図９である。これはＶＴＴ＝０。９Ｖの例である。図４と同じくＤＲＡＭ１０−２〜１０−５に対応した端子Ｋ１、Ｋ４、Ｊ１、Ｊ４で綺麗な矩形パルスが生成されており、大きな乱れがないことがわかる。また、ドライブパルスの振幅０。９Ｖに対しクロストークの振幅も１０８ｍＶ〜２２０ｍＶあり、Ｋ１、Ｊ１、Ｊ４、Ｋ４の振幅が順々に小さくなっているのはメインライン１−１の配線抵抗による。しかし、約１００ｍＶの信号はＣ−ＭＯＳを用いた半導体でも充分識別できる電圧レベルである。時間順もＫ１、Ｊ１、Ｊ４、Ｋ４の順で現れており、図４と同じであることがわかる。
【００４６】
次に、図１０、図１１を用いてＤＲＡＭ１０−２からＭＣ１０−１への信号伝送(read)波形を示す。図１０は図８と同じで等価回路である。図１のＤＲＡＭ１０−２に対応したＫ０点にread波形としての電圧源が接続されている。ＤＲＡＭ１０−２のドライバのインピーダンスはｒｋ１で表されこのシミュレーションでは１０Ωと配線インピーダンスＺｏ（＝５５Ω）より小さくしている。これはパルスの信号振幅を大きくするのが目的である。
【００４７】
また、メインラインのＭＣ１０−１に対応する点Ｓ１には配線の特性インピーダンスＺｏと同じ抵抗値を持つ抵抗ｒｓ（＝５５Ω）が接続されている。この他の回路定数は図８の場合と同じである。これの回路解析により求めた波形を図１１に示す。ＭＣ１０−１のＳ１点には３６８ｍＶのパルスが到達しており、他点にはノイズとなるような波形の乱れは殆どない。この波形は図５とおおよそ等しい。
【００４８】
次に、ＤＲＡＭ１０−３からＭＣ１０−１への信号波形を図１２に示す。等価回路は図１０の場合と比べてパルス電圧源がｒｋ２に接続され、ｒｋ１は図８のように特性インピーダンスで終端電源ＶＴＴに接続されている。ｒｋ２は図１０のｒｋ１と同じく１０Ωと低インピーダンスとなっている。これの波形を図１２に示す。
【００４９】
図１２において、点線で表されたＫ４からのドライブパルスが図１０の結合器Ｙ２を通過することによりメインライン上にクロストークが生成され、このパルスはメインライン上を進行し端子Ｓ６で反射する。この反射は全反射なので振幅が倍となっている。これがＳ１に到達し結果として振幅３０２ｍＶのパルスとなっている。また、到達時間は図１１より遅く図９のＳ１からＫ４までの遅延時間と同じである。この波形でＪ４に８０ｍＶ程度のノイズが乗っているが問題とならない。なぜならばこの転送はＤＲＡＭ１０−３からＭＣ１０−１へのリード転送であり、ＤＲＡＭ１０−５がこの信号を利用することはないためである。
【００５０】
同様にＤＲＡＭ１０−４、１０−５から。リード波形もメカニズムは同じである。このため、ＭＣ１０−１へリードデータを転送することができる。また、この時の伝搬遅延時間も図９と同じであることがわかる。
【００５１】
次に、図１３、図１４を用いて図１のＭＣ１０−１とＤＲＡＭ１０−２〜１０−５のＩ／Ｏ回路を説明する。
【００５２】
図１３は、ＭＣ１０−１のＩ／Ｏ回路である。５１はＭＣ１０−１のドライバであり、５２はレシーバであり、入出力端子（Ｉ／Ｏ  ＰＡＤ）と共に同電位に接続されている。ドライバ５１はSource Impedance Matchingしておりデータを送信しない時も送信する時もこれに接続される配線の特性インピーダンスに等しいインピーダンスを有する。ドライバ５１の最終段のトランジスタをＭ１、Ｍ２と表す。トランジスタＭ１とＭ２はトーテンポール接続されておりＭ１は出力端子（Ｉ／Ｏ  ＰＡＤ）と電源ＶＤＤＱに接続されているＰ−ＭＯＳトランジスタである。Ｍ２は出力端子とグランド（ＶＳＳ）に接続されたＮ−ＭＯＳトランジスタである。この２つのトランジスタＭ１、Ｍ２はトランジスタのゲート幅を変えることでインピーダンスを可変に出来るので、この図１３では表していないインピーダンス調整回路でトランジスタのゲート幅を調整することでメインライン１−１の特性インピーダンスにマッチさせることができる。
【００５３】
ＭＣ１０−１は出力するデータに応じてＭ１及びＭ２を制御する。出力データをＤＡＴＡとし、出力イネーブル信号をＯＥすると、図１のＭＣ１０−１が有すべきドライバの特性は図１３中の表のようになる。すなわち、ＤＡＴＡ＝Ｌ（logical low）でＯＥ＝Ｌの時のみＭ２がオンしＬ信号を送出する。その他の状態ではＭ１トランジスタがオンに成っている。このため、データを送信する場合も受信する場合もドライバのインピーダンスはメインラインの特性インピーダンスにマッチしていることになる。ドライバ５１に接続されるのは開放端のメインラインであり、このように構成することでＬ信号をドライブしない限り電流の消費がない。
【００５４】
次にレシーバ５２であるが、方向性結合器により生成された信号を弁別するためにヒステリシス特性を有している。すなわち、方向性結合器に入射される信号がＬ（logical low）からＨ（logical high）へ遷移する場合ここで正極性のパルスが生成され、信号がＨからＬへ遷移する場合は負極性のパルスが生成される。このため、この２つの極性の異なる信号を弁別するための１つの手法がヒステリシス特性である。
【００５５】
図１のバスに図１３のＭＣ１０−１のドライバを接続する場合、ＭＣ１０−１が読み込むリードデータはＨ状態の電位に対して正極・負極のパルスが生成される。なぜならば、方向性結合器は２線路間で直流（ＤＣ）の結合がないためドライブ電圧のＤＣ値とは無関係で、主結合配線の電位に対して交流（ＡＣ）パルスが生成される。そして、リード時は当然ドライバからデータは出力されず、メインラインの電位はＨ状態のＶＤＤＱに等しいためである。
【００５６】
そのため、レシーバ５２では、Ｉ／Ｏ  ＰＡＤからの信号はドライバ５１のＨ電位に対して、すなわちＶＤＤＱに対して比較される。このため、レシーバ５２は信号を受ける回路はＶＤＤＱより高いＶＤＤにより動作しており、例えばＶＤＤＱ＝１。８Ｖの場合、ＶＤＤ＝２。５ＶとすればＣ−ＭＯＳでも問題なくレシーバ５２を構成できる。
【００５７】
このように図１のＭＣ１０−１は図１３のようなＩ／Ｏ回路を有することで信号を安定に送信し、かつ受信することが出来る。
【００５８】
次に、ＤＲＡＭ１０−２〜１０−５のＩ／Ｏ回路の例を図１４に示す。
ＤＲＡＭ１０−２〜１０−５のＩ／Ｏ回路は図１３のＭＣ１０−１のＩ／Ｏ回路と殆ど同じでその差はドライバ５１’にある。トランジスタＭ２が配線のインピーダンスより低い値を持つ。その他は図１３の構成に同じである。
【００５９】
これは次の理由による。ＤＲＡＭ側の配線はデータを入力する場合両端を終端されている。また、データを出力する場合も他方のＤＲＡＭは整合終端条件となっている。すなわち、遠端からの反射波は戻ってこない。これはＭＣ１０−１に接続されるメインラインの端が開放端である条件とは異なり、ドライバ５１’を終端しておく必要がない。すなわち、ドライバ５１’はSource Impedance Matchingの必要はない。このため、結合器により生成される信号をより大きくするにはドライブパルスをより大きくすればよい。このためＭ２のインピーダンスを下げることでより大きな振幅を確保できる。もちろんドライバ５１’の出力インピーダンスを配線の特性インピーダンスに整合しても良い。この場合ドライブパルスの信号振幅は小さくなるがＭＣ１０−１のレシーバがデータを識別できるのなら、問題とならない。この場合のＩ／Ｏ回路の構成は図１３に等しい。
【００６０】
データを受信する場合のドライバは、そのインピーダンスがメインラインの特性インピーダンスにマッチするようにＨ状態を出力する。そのため、同じ配線に接続された２つのＤＲＡＭ１０−２、１０−３のドライバ５１’は互いにＨ出力することになるが、これらの電位はＶＤＤＱと等しいのでこの状態での消費電流は流れない。すなわち、Ｈドライブ或いはデータがHiZの状態の時は消費電流が流れない。このように構成することでＬ信号をドライブしない限り電流の消費がなく図１３のメインラインと同じ省電力の効果がある。
【００６１】
図１３、図１４の様に受信時のメインラインの電位がＶＤＤＱになっていても方向性結合器により生成される信号振幅に変化はない。このため、ＭＣ１０−１ではＨ状態、Ｌ状態、ＨｉＺ状態であっても、２値信号を出力インピーダンスが配線のインピーダンスに整合した状態で出力するのでメインラインが開放端であってもドライバ部での反射はなく歪みの少ないドライブパルスを出力できる。また、ＤＲＡＭ１０−２〜１０−５のドライバ５１’をＬ状態のみ低インピーダンスにすることで信号振幅を確保できかつ波形が歪むこともない。この為、高速に安定してデータの送受信ができることになる。
【００６２】
次に、図１５を用いて、プリント基板に実装した場合の配線様式について述べる。２−２〜２−７はＤＲＡＭ１０−２〜１０−７をそれぞれ搭載するメモリモジュールである。１はＭＣ１０−１、メモリモジュール２−２〜２−７を搭載するマザーボードで、メモリモジュール２−２〜２−７はコネクタによりマザーボード１に接続されている。マザーボード１内の実線は部品搭載のための配線層であり、点線ｍ１、ｘ１は内層の信号線層を表している。
【００６３】
ＭＣ１０−１からのメインライン１−１は、内層の配線層ｍ１を図１５の右から左手方向に直線上に配線されている。なお、コネクタの引出し配線、電源ピン用のVIAホールを迂回する必要がある場合は曲げても良い。このメインライン１−１はこれとある間隔をあけて平行に配置された線路１−２〜１−７の一部とで結合器Ｃ１〜Ｃ３を形成している。結合器Ｃ１〜Ｃ３の副結合器の両端にＤＲＡＭへのスタブ配線が引かれている。この結合器Ｃ１〜Ｃ３はメインライン１−１に対して連続してかつ重ならないように配置している。このように配線することでどのメモリモジュール２−２〜２−７に対しても同じ配線密度で配線できる。メインライン１−１は図１５の右の端（遠方端）で開放端となっている。
【００６４】
ＭＣ１０−１とＤＲＡＭ１０−２〜１０−７間のデータ送受信は、ＤＲＡＭ１０−２、１０−４、１０−６に対してはメインライン１−１上の進行波と結合器Ｃ１〜Ｃ３による後方クロストークを、ＤＲＡＭ１０−３、１０−５、１０−７に対しては遠方端での反射波とその後方クロストーク信号とを利用して行われている。
【００６５】
このように構成することで従来方式である図２に比べて同じメインライン１−１長で２倍のメモリモジュール２−２〜２−７を接続することが可能となる。この図１５では方向性結合器は内層２層を用いて構成したが、１層内の隣接した２配線によって構成しても効果は同じである。尚、この場合結合器を構成する内層を２層から１層へ低減することができるが、層当たりの配線密度は倍になるのでシステムの要件によって選択すればよい。
【００６６】
また、図１５において、搭載するメモリモジュール２−２〜２−７のうちで、システム構成によりあるメモリモジュールを搭載しない場合がある。この場合、空いているメモリモジュールで反射が生じるのでこれを抑えるために、配線を終端電源に整合終端させる抵抗を搭載した終端モジュールの挿入が必要である。この終端電源はメモリモジュール２−２〜２−７と同じ電位であり、終端抵抗値もＤＲＡＭ１０−２〜１０−７のインピーダンスの値と同じである。当然終端モジュール内の配線の特性インピーダンスもメモリモジュールに等しくしておく。このように終端モジュールを構成し、空いているメモリモジュールのコネクタに挿入することで、配線の反射ノイズが無くなり安定してバス動作が出来ることになる。
【００６７】
第２の実施例を、図１６を用いて説明する。
本実施例の目的は、第一の実施例に対して更に高密度にメモリモジュールを実装することにある。Mother Board１において、これに搭載されるメモリモジュール２−２〜２−９の間隔（ピッチ）は特開平７−１４１０７９においては方向性結合器が連続して配置しているためこの結合器の長さ以下にはできないという課題があった。
【００６８】
図１５に対して本実施例の構成は、メインライン１−１の配線はＭＣ１０−１から見て信号層ｍ１で図面右手方向に引き出され、右端で信号線層ｍ２へVIAホールで層をｍ２へ変え左手方向に引き出される。そして、最遠端で開放される。
【００６９】
信号層ｍ１のメインライン１−１はＤＲＡＭ１０−２、１０−４間の配線１−２、ＤＲＡＭ１０−６、１０−８間の配線１−４とで結合器Ｃ１、Ｃ３を構成する。この折り返された信号層ｍ２のメインライン１−１はＤＲＡＭ１０−７と１０−９間の配線１−５との結合器Ｃ４、ＤＲＡＭ１０−３と１０−５間の配線１−３との結合器Ｃ２を構成する。
【００７０】
配線１−２、１−４は信号線層ｘ１で、配線１−３、１−５は信号線層ｘ２で副結合線部を構成している。このため、結合器Ｃ１、Ｃ３は配線層ｘ１とｍ１で、結合器Ｃ２、Ｃ４は配線層ｍ２、ｘ２で構成されている。このため、結合器Ｃ１、Ｃ３を上方層、Ｃ２、Ｃ４を下方層で構成されていると呼ぶことにする。
【００７１】
結合器Ｃ１〜Ｃ４はメインライン１ー１に対して配線の特性インピーダンスが一定になるように連続配置されている。ＭＣ１０−１とＤＲＡＭ１０−２〜１０−９間のデータ転送が何れの結合器においても後方クロストークを用いて行われるよう配置・配線されている。すなわち、上方層にある結合器Ｃ２、Ｃ４に接続されたＤＲＡＭ１０−２、１０−６はｍ１層のメインライン１−１を流れる進行波によって、下方層の結合器Ｃ４、Ｃ２に接続されたＤＲＡＭ１０−９、１０−５はよってｍ２層のメインライン１−１を流れる進行波によって後方クロストークが誘起される。そして、下方層にある結合器Ｃ２、Ｃ４に接続されたＤＲＡＭ１０−３、１０−７はｍ２層のメインライン１−１を流れる反射波によって、ＤＲＡＭ１０−８、１０−４は上方層の結合器Ｃ４、Ｃ２によってｍ１層のメインライン１−１の反射波によって後方クロストークが誘起される。このように何れの転送に於いても後方クロストークが生じるよう配置されていることになる。
【００７２】
このよう結合器を構成する主結合配線であるメインライン１−１を一方の層から他方の層へと１回折り返しそれぞれの層で方向性結合器を構成出来るので、メモリモジュール２−２〜２−９の間隔を、方向性結合器Ｃ１〜Ｃ４の結合器の配線長の半分程度に出来る。このため、１枚のMother Board１にメモリモジュールを高密度で実装することが出来るようになる。実施例１の図１５に対して２倍の、従来例の図２に対して４倍の高密度実装が可能となっている。このような場合でも結合に必要な結合長は同じで信号伝搬のための必要な結合量は図２の特開平７−１４１０７９と比べて同じであり同等の信号波形品質を有していることになる。
【００７３】
すなわち、これまでの技術である特開平７−１４１０７９においては、図２のようにマザーボード１に搭載されるメモリモジュール２−２〜２−４の間隔（ピッチ）は方向性結合器が連続して配置しているためこの結合器の長さ以下には出来ないという課題があったが、図１６のようにメインラインを折り返したことで、マザーボード１に搭載されるメモリモジュール２−２〜２−９の間隔（ピッチ）を結合器の長さの１／４にできシステムとして高密度実装が可能となる。
【００７４】
また、図１６において第一の実施例と同じく、搭載するメモリモジュール２−２〜２−９のうちで、システム構成によりあるメモリモジュールを搭載しない場合がある。この場合、空いているメモリモジュールで反射が生じるのでこれを抑えるために、配線を終端電源に整合終端させる抵抗を搭載した終端モジュールの挿入が必要である。この終端電源はメモリモジュール２−２〜２−９と同じ電位であり、終端抵抗値もＤＲＡＭ１０−２〜１０−９のインピーダンスの値と同じである。当然、終端モジュール内の配線の特性インピーダンスもメモリモジュールに等しくしておく。このように終端モジュールを構成し、空いているメモリモジュールのコネクタに挿入することで、配線の反射ノイズが無くなり安定してバス動作が出来ることになる。
【００７５】
次に、図１７に図１６に対応するマザーボード１の層構成の例を示す。図１７は図１６のマザーボード１のメインライン１−１に対して垂直な方向の断面である。上層からＣＡＰ１層、電源層（Ｖ１）、グランド層（Ｇ１）、信号層（ｍ１）、信号層（ｘ１）、グランド層（Ｇ２）、電源層（Ｖ２）、信号層（ｍ２）、信号層（ｘ２）、グランド層（Ｇ３）、電源層（Ｖ３）、ＣＡＰ２層となっている例である。一般的に、プリント配線板は両面を銅で覆われた銅張板をプリプレグで接着してあり、このプリプレグを２本の波線で表した。
【００７６】
方向性結合器はｍ１層、ｘ１層の上下層に並んだ並行配線１−１、１−２により、図１６中の結合器Ｃ１を構成している。又同様に、ｍ２層、ｘ２層の上下層に並んだ並行配線１−１、１−３により、図１６中の結合器Ｃ２を構成している。ここで、信号層ｍ１のメインライン１−１と信号層ｍ２のメインライン１−１は図１６の折り返された同じ配線である。
【００７７】
これら、ｍ１層とｘ１層とｍ２層とｘ２層の結合器間にグランド層或いは電源層が位置しており、方向性結合器Ｃ１とＣ２間の結合である信号間のノイズを防ぐよう機能している。このように構成することにより結合器間の信号の結合すなわち漏話ノイズが小さく高速のデータ転送を可能とする。
【００７８】
また、図１８のように、結合器は断面に対して横方向に配置して結合するように構成しても良い。ここで言う横方向とは同一層を用いて結合器を構成することを言う。例えば、楕円で囲った結合器Ｃ１ａはメインライン１−１ａと配線１−２ａからなり、折り返されたメインライン１−１ａはｍ２層で配線１−３ａと結合器Ｃ２ａを形成する。同様に、信号ビットの異なるメインライン１−１ｂはｍ１層で配線１−２ｂと結合して結合器Ｃ１ｂを形成し、折り返されたメインライン１−１ｂは配線１−３ｂと結合器Ｃ２ｂを形成する。それぞれの結合器Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂ間の結合であるノイズ量を低減するために層間には平面の電源層を挿入し、信号線１−１ａ、１−１ｂ間では距離を離している。このような構成なので結合器を構成するための層数が少なくて済むという効果が図１７に比べてある。
【００７９】
第３の実施例として図１９を用いて説明する。
本実施例は図１に対してメインライン１−１の遠端を短絡した構成例である。
【００８０】
短絡とは配線のインピーダンスに比べ非常に低いインピーダンスで接続することを言い、図１９では内部インピーダンスが零の電源に接続されている。このように接続することで遠端で全反射が生じるがこの場合、反射係数は−１となるので進行波とは極性が異なる。このため、反射波を利用したＤＲＡＭ１０−５、１０−３に生じる後方クロストークの符号も図１に対して逆になりＤＲＡＭ１０−２、１０−３に対して負論理となる。すなわち、ＤＲＡＭ１０−３、１０−５のレシーバはＤＲＡＭ１０−２、１０−４に比べて負論理となっている。同様にドライバもＤＲＡＭ１０−３、１０−５は負論理となっている。
【００８１】
ここで、短絡する電源はグランドであってもＶＤＤＱであっても良い。ＭＣ１０−１内のドライバの出力インピーダンスは実施例１（図１）のドライバと同じく配線の特性インピーダンスと同じであるがＨｉＺ状態であるデータ出力をしない状態の出力電位とこの短絡電位は揃えておくことは言うまでもない。その理由は、これをしない場合、データ転送を行わない場合でも電流がドライバから流れ消費電力が上ってしまうからである。
【００８２】
このように構成することで、正論理と負論理の信号を混在して使うことができる。ＤＲＡＭ１０−２〜１０−５は同じ構成であるがシステム上ある信号を偶数番目と奇数番目のＤＲＡＭに対して極性を変えたい場合がある。例えば、ＤＲＡＭに入力させるクロック信号で立上りエッジを使いたい場合と立ち下がりエッジを使いたいときがこれに相当する。いくつか接続されているＤＲＡＭをＭＣから時間順に見て半分より後ろのＤＲＡＭが負論理となるので前半分と後ろ半分でクロックの位相を変えることができる。これはメインラインの伝搬遅延時間よりクロックの周期が短くなった場合の時間位相調整で使用することができる。
【００８３】
図１５、図１６の様な構成で、マザーボード上のある信号の配線を開放端にするか短絡端にするかで同じモジュールを用いた場合でも偶数番目のモジュールを選択的に負論理にできることになる。例えば、ＭＣ１０−１からのチップセレクト信号をＤＲＡＭ１０−２、１０−３で共有することで１本の信号でＤＲＡＭ１０−２、１０−３を排他的に選択できるのでチップセレクト信号を減らすことができる。
【００８４】
また、メインライン１−１の遠端を開放端にする場合に比べて電磁界が遮断されるため空間に閉じこめられ自由空間に放射される電磁波が少なくなる。すなわち、電磁放射ノイズを低減できる効果がある。
【００８５】
第４の実施例を、図２０を用いて説明する。
本実施例は、図１９の実施例を差動信号に応用した実施例である。ソースインピーダンスマッチングしたＭＣ１０−１内の差動ドライバからのメインライン１−１はリングを構成している。このリングのメインライン１−１に対して結合器Ｃ１〜Ｃ４を構成するようにＤＲＡＭ１０−２〜１０−５が接続されている。結合器Ｃ１、Ｃ３に対してＤＲＡＭ１０−２、１０−４内の差動Ｉ／Ｏ回路は正論理端子に、結合器Ｃ２、Ｃ４に対しては負論理端子に接続されている。それに対して、ＤＲＡＭ１０−３、１０−５では結合器Ｃ２、Ｃ４が正論理端子、結合器Ｃ１、Ｃ３が負論理端子に接続されている。また、結合器Ｃ１、Ｃ２のＭＣ１０−１からの配線長は右回りも左回りも同じであり、同じ時刻にパルスが到達する。結合器Ｃ３、Ｃ４に対しても同じである。
【００８６】
このリング状のメインライン１−１は図２０の右端の部分で折り返され、この部分でＭＣ１０−１からの差動のパルスである符号の異なる同じ電位のパルスが重なりあうので、結果として図１９のように短絡した場合と同じ振る舞いをする。すなわち、図２０では、ＭＣ１０−１の正論理側からのドライブパルスは左から右へ正極性の進行波が伝搬し折り返し部分に到達するが、ここを通過すると右から左へのドライバの負極からの負極の進行波が進行する。この波形がＭＣ１０−１からの遠端を短絡した状態と同じであるためである。
【００８７】
この様に構成することで差動信号に対しても偶数番目のＤＲＡＭを選択的に負論理にすることができる。
また、図２１の様に差動線路を構成してもよい。
【００８８】
ソースインピーダンスマッチングしたＭＣ１０−１からの差動信号配線であるメインライン１−１ａ、１−１ｂを２本の開放端を持つ配線で構成する。開放端では正の全反射波が生じるので、ＤＲＡＭ１０−３、１０−５のレシーバの入力は図２０と逆になる。すなわち、結合器Ｃ１に接続されるＤＲＡＭ１０−２、１０−３は正論理端子に、結合器Ｃ２に接続されるＤＲＡＭ１０−２、１０−３は負論理端子に接続されている。このようにすることで、全て正論理の差動信号を伝送することが出きる。
【００８９】
また、図２０と図２１を組み合わせて、バス接続されている同じＤＲＡＭに対してメインラインをリング状に構成するか２本のopen-endにするかによって偶数番目のＤＲＡＭを選択的に正論理にも負論理にも出きる。これは図１５、１６ではマザーボードの配線を短絡するか開放とするかだけでありこの他の部品を何も必要としない。このため、システム設計の自由度が広くなる。
【００９０】
さて、ＤＱ（data）信号のラッチにＤＱＳ(data strobe)信号を用いるメモリモジュールシステム、例えばＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous DRAM）において、ライトデータのレイテンシが長いという課題があった。これを図２２を用いて説明する。
【００９１】
ＤＤＲ−ＳＤＲＡＭで採用されているＳＳＴＬ（Stub Series Terminated Logic）インタフェースはHiz状態が終端電圧のＶｔｔと同じであり、レシーバの基準電圧Ｖｒｅｆも終端電圧Ｖｔｔとほぼ同じため、HizからＬ状態あるいはHizからＨ状態への遷移の検出ができないという課題があった。
【００９２】
図２２においてクロックＣＫを基準にコマンドが発行されデータが送出される。例えばステージ１においてライトコマンドが発行され、ライトデータ（ＤＡ０）がステージ２より送信されている。ストローブ信号ＤＱＳはステージ１でHizの状態から一度Ｌに落とし、ステージ２でデータをラッチするためのストローブ信号をドライブしており、この結果データ信号に１サイクルｗａｉｔｅが入っている。
【００９３】
これは、メモリはＤＱＳがＨｉｚからＬ状態へ遷移検出ができず、ＤＱＳがＬからＨになって初めてＤＱＳの遷移を識別できるようになるからである。このためにDQS遷移の認識用に１ステージ分のプリアンブルであるｗａｉｔｅが入っていた。
【００９４】
これに対し実施例１の方向性結合器を用い場合は図２３に示すように、コマンドと同期してデータを発行することができる。ここで、ＤＱＴｘとはＭＣ１０−１から送信されるデータ信号波形であり、ＤＱＲｘとは方向性結合器により誘起された後方クロストークでありＤＲＡＭのレシーバに入力されるデータ信号波形である。同様に、ストローブに対してはＤＱＳＴｘ、ＤＱＳＲｘはそれぞれＭＣの出力信号とＤＲＡＭの入力信号である。
【００９５】
図２３から分かるようにＭＣからはライト・コマンドとデータであるＤＱＴｘが同時に発行でき、ストローブ信号であるＤＱＳＴｘもステージ１でドライブできる。すなわち、ＤＱＳＴｘがHizからＬへの変化するとＤＱＳＲｘ信号にパルスが生じ、このパルスをＤＲＡＭでは識別できるのである。これにより、ＤＱＳにプリアンブルが必要でなくなりwriteコマンドとwriteデータを同時に発行できる。このためメモリライトのアクセスレイテンシを１ステージ分短くすることができる。これにより、システムとしてはメモリアクセスのレイテンシが向上するためシステム性能が向上する。
【００９６】
また、SSTLドライバを用いて方向性結合器を用いたバスの場合、すなわち、図２の様なメインライン及び副結合配線を終端させた場合は、プリアンブル部の振幅がデータ転送の振幅と比べて半分である。すなわちドライブ振幅がHiZ状態からＬ状態或いはHiZ状態からＨ状態への遷移はＬ状態からＨ状態へ、またその逆の遷移に比べて信号が半分程度である。このため、レシーバに入力される振幅は半分となりレシーバの感度が足りなく振幅を確保する必要があった。このため、 SSTLドライバを用いた場合ではいったんHizからＬ状態にストローブ信号を遷移させ信号振幅を確保する必要があり、結果としてメモリライトでアクセス時間が伸びていた。
【００９７】
メモリコントローラはデータ転送のための信号を２値とし、かつそのインピーダンスはメモリコントローラ側は配線の特性インピーダンスと同じインピーダンスとする。すなわち、データを転送していない場合のHiZ状態もＨ状態も同じ電位とし配線の特性インピーダンスと同じインピーダンスでドライブしておく。データがＬ状態のときも特性インピーダンスと同じインピーダンスでＬ信号をドライブする。このようにすることで反射波を吸収することができる。
【００９８】
信号をHiz状態からＬ状態にドライブした場合もＨ状態からＬ状態にドライブした場合も同じ振幅であり、このため結合器を通過した信号はこの２つの転送で同じ振幅となる。これにより、どの信号の遷移でも同じ信号振幅となるのでプリアンブルの必要はなくなる。プリアンブルが不必要となるためメモリアクセス時間が短くなりバス使用効率が上がりシステム性能が向上する。
【００９９】
次に、メモリライトデータの信号振幅を大きくする方法について図２４、図２５を用いて説明する。
【０１００】
図１４の様にＤＲＡＭの入力インピーダンスも配線のインピーダンスに整合している。そのため、メモリライトのデータ信号は方向性結合器で生じた信号と同じ振幅の信号が入力される。これを図２４の様に構成することで信号振幅を大きくできる。
【０１０１】
５１ａは本実施例のドライバである。５２のレシーバは図１４と同じ構成である。ドライバ５１ａは図１４に比べて制御信号（ＷＲＩＴＥ）が増えている。動作は図２４中の表に示した。すなわち、ＷＲＩＴＥ信号がＨのときは動作は図１４と同じであるが、ＷＲＩＴＥ信号がＬとなった場合、トランジスタＭ１もＭ２もＨｉＺとなり、結果としてＤＲＡＭの入力インピーダンスはＨｉＺとなる。すなわち、ＬのＷＲＩＴＥ信号が入力されるＤＲＡＭのドライバ５１ａは入力インピーダンスがＨｉＺとなり、配線からの信号が全反射する。このため、配線からの信号振幅が２倍となってレシーバ５２に入力される。このため、レシーバ５２が図１４と比べて感度が高くなくてよく、また、ノイズマージンが増えるので、耐ノイズ性を大きくできる事になる。
【０１０２】
この回路を有するＤＲＡＭは図１のように方向性結合器を介して配線の特性インピーダンスと同じインピーダンスを持つＤＲＡＭあるいは終端モジュールと１対１接続されている。このため図２４のＩ／Ｏ回路を有するＤＲＡＭがＨｉＺとなって、方向性結合器からの信号が全反射を起こした場合でも他方のＤＲＡＭのＷＲＩＴＥ信号がＨもしくは終端モジュールが接続されてればこの反射波が吸収されることになる。このため、ドライバ５１ａがＨｉＺになってもＤＲＡＭを接続する配線１−２上の信号は乱れることがなく、安定動作が可能である。
【０１０３】
次に、図２５を用いてＷＲＩＴＥ信号の出力タイミングを説明する。
図２５は図２２と同じく、ＷＲＩＴＥコマンドが発行されてからライトデータが出力されるまで１ステージ空きがある例である。ライトコマンドはＭＣから出力されてから配線の伝搬遅延時間後にＤＲＡＭに到達する。ＤＲＡＭに到達したこの信号をＣＯＭＭＡＮＤＲｘと表した。ＤＲＡＭはこのＷＲＩＴＥコマンドの他にチップセレクト信号や他の制御信号により書き込みの対象が自分であることがＤＲＡＭは識別できる。
【０１０４】
ＤＱＴＸ、ＤＱＳＴｘはＷＲＩＴＥコマンドを発行後、１ステージ後に出力され同じ配線遅延時間後にＤＲＡＭに到達する。これをＤＱＲｘ、ＤＱＳＲｘとした。負論理のＷＲＩＴＥ信号はＤＲＡＭの内部信号であるがコマンドＷＲＩＴＥ信号を受信してからＬ出力される。そして、そのＬ期間はデータのバースト長とほぼ同じかそれ以上の長さを持つ。このため、この期間は書き込み対象のＤＲＡＭの入力インピーダンスがＨｉＺとなるのでライトデータを受け取る期間だけ信号振幅が２倍となる。このため、レシーバのノイズマージンが確保できると共に、波形歪みも少ないので安定動作が可能となる。
【０１０５】
次に、図２６は本発明の方向性結合器を用いたメモリバスシステムを応用した実施例を示す。
【０１０６】
図２６は４つのＣＰＵとチップセット３００がプロセッサバス２０１により相互接続されている。また、ＤＲＡＭを制御するメモリコントローラを内蔵するチップセット３００がメモリバス２０２により相互接続されている。更にＰＣＩ（Personal Connect Interface）などの周辺装置を接続するためのＩ／Ｏ  ＬＳＩとチップセット３００がＩ／Ｏバス２０３により相互接続されている。また、グラフィックポートとして、チップセット３００とグラフィック制御ＬＳＩがグラフィックバス２０４を介して接続されている。
【０１０７】
これらのバス２０１〜２０４はチップセット３００に接続されている。チップセット３００はバス２０１〜２０４の各バス間のデータ送受信を司る。
【０１０８】
ここで、メモリバス２０２に結合器を用いたデータ転送を行っている。これによりメモリアクセスの高速動作が可能でスループットが向上し、レイテンシが短くなるのでシステム性能が向上するという効果がある。
【０１０９】
又、図２７のようにプロセッサモジュール４００内のキャシュメモリバス４１０に応用しても同等な効果が得られる。この場合、結合器はプロセッサモジュール内に構成され、例えば、ＭＣＭ（Multi Chip Module)のように多数の半導体素子を１つのパッケージに実装する技術を用いれば、キャシュコントローラを内蔵するプロセッサとキャシュメモリをパッケージに構成された結合器により結合させることができ、これにより高速なデータ転送が可能となる。
【０１１０】
第５の実施例を図２８を用いて説明する。
本実施例は本来多ビットで構成されているバスの１ビットの信号を抜き出した図である。本実施例では１つの方向性結合器を用いて１つのＭＣと２つのＤＲＡＭ間でデータ転送を行う例であり、生成される信号量を増加させる。
【０１１１】
本実施例のバスではＭＣ１０−１及びＤＲＡＭ１０−２、ＤＲＡＭ１０−３が接続されており、ＭＣ１０−１とＤＲＡＭ１０−３はそのピンから見た内部インピーダンスが線路の持つ特性インピーダンスと同じである、いわゆる、ソースインピーダンスマッチングがなされている。但しＤＲＡＭ１０−２の入力インピーダンスはＨｉＺである。ここで、方向性結合器Ｃ１の端のうち配線１−２のＭＣ１０−１側の端はＤＲＡＭ１０−２に接続されるが、この配線長は極めて短い。例えばＭＣ１０−１が搭載されているマザーボードの結合器Ｃ１の直下にＤＲＡＭ１０−２を直付けすることでこの配線長を極小にできる。
【０１１２】
なお、結合器Ｃ１の他方の端からＤＲＡＭ１０−３の端（Ｄ）への配線は例えばモジュール構成のように、ある程度長さがあっても良い。ただし、配線１−２のうち結合器を構成する副結合線部のＤＲＡＭ１０−３側の端からは主結合線路１−１の端（Ｂ）に鉛直に相対するところから配線が引き出されており、主結合線路が副結合線路に対して長短が有るわけではない。
【０１１３】
図２９を用いて図２８の配線構成の場合の、メモリライト動作時の波形を説明する。図ではＭＣ１０−１から結合器までの配線、及び、副結合器からＤＲＡＭ１０−３までの配線長は無視できるぐらい短いとして説明する。
【０１１４】
図２９はＭＣ１０−１からのメモリライトデータの波形である。（Ａ）の波形はソースインピーダンスマッチングした波形なので図４の波形（Ａ）と同じく方向性結合器の往復伝搬遅延時間Ｔ２の期間だけドライブ電圧のおおよそ半分である電圧（Ｖ１）が続く。その後、反射波が戻ってくるので（２＊Ｖ１）まで上昇する。配線１−１のＭＣ１０−１とは反対側の（Ｂ）端では遅延時間Ｔ２後、進行波が到達すると同時に反射波が生成されこれらが重なり合うので、電圧は（２＊Ｖ１）となっている。
【０１１５】
配線１−２（Ｃ）端には、結合器Ｃ１を端（Ａ）から端（Ｂ）への進行波が伝搬するときに生成される後方クロストーク信号（Ｋｂ＊Ｖ１）が伝達されるが、この（Ｃ）端がＨｉＺであるためこの後方クロストーク信号が全反射し２倍となるので（Ｃ）端での信号電圧は（２*Ｋｂ*Ｖ１）となる。
【０１１６】
また、配線１−２（Ｄ）端にもこれと同じ（２＊Ｋｂ＊Ｖ１）の電圧が伝搬される。これは２つの後方クロストークが重なり合った結果である。
【０１１７】
１つ目の後方クロストークは、結合器Ｃ１の進行波が端（Ｃ）側に生成した信号が配線１−２の（Ｃ）で反射し配線１−２の端（Ｄ）側に伝搬する信号である。この伝搬した信号はＫｂ＊Ｖ１である。２つ目は、結合器Ｃ１を伝搬する進行波が配線１−１（Ｂ）端での反射し、この反射波が結合器Ｃ１で配線１−２（Ｄ）端側に後方クロストーク信号（Ｋｂ＊Ｖ１）を生成する。この２つの後方クロストーク信号の位相は同じであり、同位相で重なり２倍の信号すなわち（２＊Ｋｂ＊Ｖ１）となる。なお、ＤＲＡＭ１０−３の入力インピーダンスは配線の特性インピーダンスにマッチングしているのでＤＲＡＭ１０−３の端での再反射はなく吸収される。これは、図４に比べて２倍に信号振幅が増加している。
【０１１８】
すなわち、メモリライトの動作において端（Ｃ）並びに端（Ｄ）において、反射を用いているため信号振幅が２倍となっている。このため、ＤＲＡＭ１０−２、１０−３のノイズ耐性が大きくなることを意味し安定かつ高速にデータ転送が実現できる。
【０１１９】
図３０を用いて図２８の配線構成の場合のメモリリード動作時の波形を説明する。
図３０はＤＲＡＭ１０−２からのメモリリードデータの波形である。ＤＲＡＭ１０−２のドライバは線路の特性インピーダンスより低いインピーダンスでドライブするので、端（Ｃ）の波形は、ほぼフル振幅（２＊Ｖ１）の波形が出力される。ドライブされた信号は端（Ｄ）にて遅延時間Ｔ２後吸収される。これはＤＲＡＭ１０−３が持つソースインピーダンスマッチング機能により整合終端されているためである。配線１−２を伝送するＤＲＡＭ１０−２からの信号は後方クロストークを生成し端（Ａ）に生じる電圧は２＊Ｖ１*Ｋｂとなる。なお、端（Ａ）においてもソースインピーダンスマッチングされているのでこの端での反射はない。
【０１２０】
図３１はＤＲＡＭ１０−３からのメモリリードデータ波形を示す。
ソースインピーダンスマッチングドライバを有するＤＲＡＭ１０−３からの出力は、電源電圧の半分の振幅（Ｖ１）であり、図２９と同様に（２＊Ｔ２）後に反射波によりフル振幅になる。副結合線線路を端（Ｄ）側から端（Ｃ）側へ向かうドライブ信号電圧は端（Ｂ）側に後方クロストーク電圧（Ｖ１＊Ｋｂ）を生成するがすぐさま端（Ｂ）にて反射し端（Ａ）へと向かう。更に副結合線路の端（Ｃ）で全反射した信号は今度は端（Ｄ）側へ戻っていく。この時も主結合線路の端（Ａ）側に後方クロストーク信号（Ｖ１＊Ｋｂ）を生成させる。主結合線路上のこの２つの信号が同じ位相で重なり端（Ａ）に於いて２倍の信号となる。このため、ＤＲＡＭ１０−３からのメモリリードデータも（２＊Ｖ１＊Ｋｂ）となり信号量が２倍となる。
【０１２１】
以上のようにＤＲＡＭ１０−２、ＤＲＡＭ１０−３からのメモリリードデータに対しても信号量は（２＊Ｖ１＊Ｋｂ）となることが分かる。
【０１２２】
このようにして、メモリライト、メモリリードの動作においてデータ信号はいずれの場合でも（２＊Ｖ１＊Ｋｂ）と信号振幅が２倍となっているため、ＭＣ１０−１、ＤＲＡＭ１０−２、１０−３間のデータ転送においてノイズ耐性が大きくなり、安定かつ高速にデータ転送が実現できる。
【０１２３】
図３２、３３に示すように、以上のメモリアクセスの振舞をシミュレーションにより確認した。
【０１２４】
図３２はＭＣ１０−１から出力されるメモリライトのデータ波形である。結合線路は図７の配線断面寸法を有し、図８の場合と同じく結合器の配線長は４０ｍｍと同じである。図３２、３３では先の説明と同じく、配線１−１においてＭＣ１０−１から結合器までの引出し配線、及び、配線１−２において副結合器からＤＲＡＭ１０−３までの配線長は無視できるぐらい短いと仮定している。
【０１２５】
シミュレーションの結果、図３２のメモリライトデータ波形は端（Ｃ）、端（Ｄ）の信号が約３９０ｍＶと、図９の端Ｋ１、端Ｊ１の２２０ｍＶに比べて１。８倍程度になっていることが分かる。これは先に述べたようにクロストークと反射波が同位相で重畳したためである。
【０１２６】
図３３はＤＲＡＭ１０−２からのメモリリード時のデータ波形である。端（Ｃ）に接続されているＤＲＡＭ１０−２の出力インピーダンスは１０Ωと配線の特性インピーダンスに比べて低いのでほぼフル振幅でドライブしており、これが図２８の方向性結合器Ｃ１により端（Ａ）すなわちＭＣ１０−１へデータを伝搬させる。このときの信号振幅も約３２０ｍＶあり、図１１とほぼ同じ大きさの信号振幅を持つことが分かる。また、図３２、３３から分かるように生成される信号の時間幅は結合器の往復伝搬遅延時間（２＊Ｔ２）の０。４８ｎｓに等しく、これは図９、図１１、図１２の後方クロストークパルス幅と同じである。
【０１２７】
なお、ＤＲＡＭ１０−３からＭＣ１０−１へのデータ伝送波形はほぼ図３２と同じであった。理由としてばＤＲＡＭ１０−３から見た負荷条件がＭＣ１０−１から見た負荷条件とほとんど同じであるためである。ＤＲＡＭ１０−３から見た負荷条件が、結合器までの配線、終端されていない方向性結合器と続き、他方の結合器を構成する配線条件も近端側が開放端で遠端側が終端された条件である。ＤＲＡＭ１０−３の負荷条件とＭＣ１０−１の負荷条件で唯一異なるのはＤＲＡＭ１０−２がＤＲＡＭ１０−３側配線に接続されている点であるが、このＤＲＡＭ１０−２の入力インピーダンスはＨｉＺであり、ほぼ開放端と見なせるためＤＲＡＭ１０−３からのリードデータ波形も図３２とほとんど同じになる。すなわち、図３２で波形（Ａ）の点線がＤＲＡＭ１０−３からの出力波形に、波形（Ｂ）がＤＲＡＭ１０−２の端（Ｃ）での波形に、（Ｃ）の波形が端（Ｂ）の波形に、（Ｄ）の波形がＭＣ１０−１の入力波形に対応する。
【０１２８】
以上の様にシミュレーションの結果からも図２８でＭＣ１０−１からのメモリライトデータ信号も、ＤＲＡＭ１０−２、１０−３からのリードデータ波形も３５０ｍＶ以上の振幅を持ち、図１に比べてメモリライトの信号電圧が大きくなっていることが分かる。
【０１２９】
これを実装した場合の断面図を図３４と図３５に示す。
【０１３０】
図３４は図１５、図１６と同じくマザーボード１の断面方向から見た図で、図３４は図２８の入力インピーダンスがＨｉＺのＤＲＡＭ１０−２がマザーボード１に直接実装され、入力インピーダンスがソースインピーダンスマッチングしたＤＲＡＭ１０−３がメモリモジュール２−２に実装された状態でコネクタを介して接続されている。それぞれのチップを接続する方向性結合器はマザーボード１内に構成され、ＭＣ１０−１からの主結合線路を含む配線１−１は層ｍ１に、副結合線路を含む配線１−２は層ｘ１に設けられている。線路１−２の副結合器からメモリモジュール２−２への引出し点に相対する点で主結合線１−１が終わっていることに注意されたい。これにより後方クロストークと反射が同位相で重なり信号が増幅される効果を生む。
【０１３１】
ＤＲＡＭ１０−３は終端（ソースインピーダンスマッチング）されていると説明したがもちろん入力インピーダンスはＨｉＺのＤＲＡＭに外付けの抵抗器で終端させる方法を用いてもよい。この場合、ＤＲＡＭ１０−２とＤＲＡＭ１０−３とが同じものが使える。
【０１３２】
図３５は図３４に対してメモリモジュール２−２の代わりに終端ボード２−２’がコネクタに挿入されている。これはシステムの構成上、システムが必要とするメモリ容量がＤＲＡＭ１０−２を実装することで最低限満たしており、この状態で出荷する場合に用いられる。そして、その後システムの性能を向上させるなどメモリを拡張の必要が生じた場合、図３５の終端ボード２−２’を抜き、図３４の様にＤＲＡＭ１０−３を搭載したメモリモジュール２−２を挿入することでメモリが拡張できる。以上のように、本実施例は図３４、３５のようにシステムの拡張性がある実装方式であるといえる。
【０１３３】
また、図３４においてＤＲＡＭ１０−２を搭載せず、メモリモジュール２−２のみ搭載するように構成しても生成される信号は同じであることからＭＣ１０−１とＤＲＡＭ１０−３間でデータ転送をすることも可能である。実装上の制約がある場合などにＤＲＡＭ１０−２を搭載する事ができない場合でも信号量を２倍にできる効果がある。
【０１３４】
図３６に第６の実施例を示す。
第５の実施例である図２８に対して搭載できるＤＲＡＭの容量を増やした実施例である。
【０１３５】
本実施例のバスではＭＣ１０−１及びＤＲＡＭ１０−２〜１０−５が接続されており、ＭＣ１０−１とＤＲＡＭ１０−３、ＤＲＡＭ１０−５はそのピンから見た内部インピーダンスが線路の持つ特性インピーダンスと同じであるソースインピーダンスマッチングされている。ＤＲＡＭ１０−２、１０−４の入力インピーダンスはＨｉＺである。ここで、方向性結合器Ｃ１を構成する副結合線路１−２ａ、１−ｂの一方の端でそれぞれＤＲＡＭ１０−２、１０−４に接続される。例えばＭＣ１０−１が搭載されているマザーボードの結合器Ｃ１の直下あるいは直上にＤＲＡＭ１０−２、１０−４をそれぞれ直付けすることで接続できる。
【０１３６】
なお、結合器Ｃ１の配線１−２ａ、１−２ｂの副結合配線部の他方の端からＤＲＡＭ１０−３、１０−５への配線は、例えば図３４のようなモジュール構成のようにある程度長さがあっても良い。ただし、副結合線のＤＲＡＭ１０−３、１０−５側の端は主結合線路の端に相対するところから鉛直に引き出されており、主結合線路が副結合線路に対して長短が有るわけではない。
【０１３７】
方向性結合器Ｃ１ではＭＣ１０−１に接続された線路１−１に対して、両側に配線１−２ａ、１−２ｂを配置されるが、これら配線１−２ａ、１−２ｂに対して同じ後方クロストーク結合係数を持つように調整されている。すなわち、同じ配線幅、同じ配線ピッチ、同じ配線長を持つように配置されている。線路１−２ａ、１−２ｂはこのように構成されているため、メモリライトデータの信号は、図２９に示したようにＤＲＡＭ１０−２とＤＲＡＭ１０−４、或いはＤＲＡＭ１０−３とＤＲＡＭ１０−５で同じ波形になる。すなわち先に説明したようにＤＲＡＭ１０−２〜１０−５での信号振幅は反射波が重畳されている分２倍の大きさ（２＊Ｋｂ＊Ｖ１）に大きさが揃っている。
【０１３８】
同様に、ＤＲＡＭ１０−２あるいはＤＲＡＭ１０−４からのメモリリードデータの波形は方向性結合器Ｃ１はＭＣ１０−１に接続された線路１−１に対して同じ結合係数を持つように副結合線路１−２ａ、１−２ｂが構成されているため、同じ大きさであり、図３０で説明した様に（２＊Ｋｂ＊Ｖ１）の大きさになっている。ＤＲＡＭ１０−３或いはＤＲＡＭ１０−５からのメモリリードデータ波形も同様に図３１と同じ（２＊Ｋｂ＊Ｖ１）の大きさになっている。
【０１３９】
この図３６の様に構成することで、１つのＭＣ１０−１に対して４つのＤＲＡＭ１０−２〜１０−５を接続することができ、第５の実施例に比べてメモリ容量を増加できるという効果がある。これはもちろん、ＤＲＡＭ１０−３、１０−５をモジュールに搭載し、メモリ容量が少なくてもよいシステム場合は終端ボードで終端し、拡張が必要な場合はＤＲＡＭ１０−３、１０−５を実装したメモリモジュールに交換することでシステムにメモリの拡張性を持たせることができるのは言うまでもない。
【０１４０】
図３７を用いて第７の実施例を説明する。
本実施例では、図３６の主結合線１−１にＭＯＳスイッチなどの接続手段を介することでさらにメモリ搭載量を拡張させることができる。
【０１４１】
３−１、３−２はＭＯＳスイッチであり、ＭＣ１０−１内に設けられた切替え手段（セレクタ）４で制御される。ＭＯＳスイッチ３−１、３−２はＭＣ１０−１に接続された線路１−１内に設けられ、ＭＯＳスイッチ３−１とＭＣ１０−１間の配線１−１（Ａ）が線路１−２ａ、１−２ｂとで方向性結合器Ｃ１を構成している。ＭＯＳスイッチ３−２とＭＯＳスイッチ３−２間の配線１−１（Ｂ）が線路１−３ａ、１−３ｂとで方向性結合器Ｃ２を構成している。ＭＯＳスイッチ３−２から端までの配線１−１（Ｃ）が線路１−４ａ、１−４ｂとで方向性結合器Ｃ３を構成している。結合器Ｃ１にはＤＲＡＭ１０−２〜１０−５が接続され、結合器Ｃ２にはＤＲＡＭ１０−６〜１０−９が接続され、結合器Ｃ３にはＤＲＡＭ１０−１０〜１０−１３が接続されている。この結合器Ｃ１〜Ｃ３とＤＲＡＭ１０−２〜１０−１３の接続様式は図３６に同じである。
【０１４２】
ＭＣ１０−１と、ＤＲＡＭ１０−２〜１０−５の内の１つのＤＲＡＭ間でデータ転送させる場合、ＭＯＳスイッチ３−１は線路１−１（Ａ）と１−１（Ｂ）が切り離されるように切替え手段４により制御される。このため、線路１−１（Ａ）上を伝搬する信号はＭＯＳスイッチ３−１の端でほぼ全反射する。このため、ＭＣ１０−１、ＤＲＡＭ１０−２〜１０−５は図３６と全く同じ動作をすることになる。
【０１４３】
次にＭＣ１０−１と、ＤＲＡＭ１０−６〜１０−９の内の１つのＤＲＡＭ間でデータ転送させる場合、ＭＯＳスイッチ３−１は線路１−１（Ａ）と１−１（Ｂ）が導通するように、また、ＭＯＳスイッチ３−２は線路１−１（Ｂ）と１−１（Ｃ）が切り離されるように切替え手段４により制御される。このため、線路１−１（Ｂ）上を伝搬する信号はＭＯＳスイッチ３−２の端でほぼ全反射する。このため、ＭＣ１０−１、ＤＲＡＭ１０−６〜１０−９は図３６と全く同じ動作をすることになる。なお、ＤＲＡＭ１０−２〜１０−５と線路１−２ａ、１−２ｂは線路１−１（Ａ）に接触しておらず１−１（Ａ）と１−１（Ｂ）の線路の特性インピーダンスが同じであるため、１−１（Ａ）、１−１（Ｂ）を伝送する信号に歪みを与えるものではない。もちろんＭＯＳ３−１の導通抵抗は線路インピーダンスに比べて非常に小さいことが望ましい。これはインピーダンスミスマッチによる波形歪みを抑える効果がある。
【０１４４】
同様に、ＭＣ１０−１と、ＤＲＡＭ１０−１０〜１０−１３の内の１つのＤＲＡＭ間でデータ転送させる場合、ＭＯＳスイッチ３−１とＭＯＳスイッチ３−２は導通するように切替え手段４により制御される。このため、線路１−１（Ｃ）上を伝搬する信号は遠端でほぼ全反射する。このため、ＭＣ１０−１、ＤＲＡＭ１０−９〜１０−１３は図３６と全く同じ動作をすることになる。
【０１４５】
このようにＭＯＳスイッチ３−１、３−２を非導通にする或いは導通にすることで、ＭＣ１０−１とＤＲＡＭ１０−２〜１０−３の内の１つのＤＲＡＭ間で選択的にデータ転送を行うことができる。すなわち図３６の場合に比べてシステムに搭載できるＤＲＡＭの個数を増やすことができるという効果がある。この切替え手段は、ＤＲＡＭに用いられているチップセレクタなどの信号と共用してもよい。
【０１４６】
また、このＤＲＡＭ１０−２〜１０−１３すべてを搭載するかどうかはシステムの用件にかかわり最初は少ないＤＲＡＭを搭載し、機能拡張が求められたときにＤＲＡＭを追加すればよい。必要なら図３５のような終端ボード２−２’を用いても良い。
【０１４７】
図３８を用いて第８の実施例を説明する。
図３８において方向性結合器Ｃ１は図３６と同じように配線１−１と、配線１−１に対して両側に同じ間隔で平行に近接して配置された線路１−２ａ、１−２ｂとで構成されており、更に、配線１−２ａ、１−２ｂのＭＣ１０−１側の端が接続されている事を特徴とする。また、配線１−２ａ、１−２ｂの他方の２つの端はＤＲＡＭ１０−２、１０−３へそれぞれ鉛直に配線が引き出されている。
【０１４８】
ＤＲＡＭ１０−２、１０−３の持つ入力インピーダンスはそのメモリへのアクセスが有るかどうかで異なる。メモリアクセスがある場合、入力インピーダンスはＨｉＺになり、そうでない場合はソースインピーダンスマッチング状態になる。なお、ＭＣ１０−１は絶えずソースインピーダンスマッチング状態である。このように構成することにより信号量を４倍の４＊Ｋｂ＊Ｖ１にする事ができる。
【０１４９】
図３９にメモリライト時のデータのシミュレーション波形を示す。シミュレーション条件は配線に掛かる部分以外は同じである。メカニズムを以下に示す。この図はＭＣ１０−１からＤＲＡＭ１０−２へのデータ転送の波形である。
【０１５０】
ＭＣ１０−１の端（Ａ）からの出力は、そのインピーダンスが配線の持つ特性インピーダンスと同じであるため階段状になる。このときの配線１−１を伝搬していく信号をＶ１とする。この信号は、配線１−２ａ、１−２ｂに後方クロストークを生成しその大きさはＫｂ＊Ｖ１である。配線１−２ｂで生成された後方クロストークは配線１−２ａを通って端（Ｄ）へ伝搬する。配線１−１を伝搬してきた信号は端（Ｂ）で全反射し、この反射波が配線１−２ａ、１−２ｂで再び後方クロストークを生成する。この生成された後方クロストークの大きさは（Ｋｂ＊Ｖ１）で、配線１−１の進行波により配線１−２ｂで生成された後方クロストークと同位相で重畳する。このため配線１−２ａをＤＲＡＭ１０−２へ進行する信号振幅は（２＊Ｋｂ＊Ｖ１）となっている。そして更にＤＲＡＭ１０−２の端（Ｄ）へ到達した時ＤＲＡＭ１０−２の入力インピーダンスはＨｉＺであるのでここで再び全反射し結果として（４＊Ｋｂ＊Ｖ１）の信号波形となる。図３９では６４０ｍＶ程度となっている。この信号波の持つ時間幅は結合器Ｃ１の往復伝搬遅延時間０。４８ｎｓである。すなわち、信号量のみ大きくなっている事が分かる。
【０１５１】
同様にＭＣ１０−１からＤＲＡＭ１０−３へのデータ転送はＤＲＡＭ１０−２のインピーダンスを配線の特性インピーダンスにマッチングさせ、ＤＲＡＭ１０−３の入力インピーダンスをＨｉＺにさせることで、図３９と同一な波形となり、（４＊Ｋｂ＊Ｖ１）の信号でライトデータを転送できる。
【０１５２】
次に図４０に、ＤＲＡＭ１０−２からＭＣ１０−１へのメモリリードデータのシミュレーション波形を示す。
ＤＲＡＭ１０−２の出力インピーダンスは線路の特性インピーダンスに比べて低い（１０Ω）。このためドライブ波形（Ｄ）はほぼ（２＊Ｖ１）のフル振幅し、このドライブ信号で線路１−１には後方クロストークが（２＊Ｋｂ＊Ｖ１）が端（Ｂ）方向に生成される。端（Ｂ）では全反射するのでこの後方クロストークがそのまま端（Ａ）方向に伝搬する。ＤＲＡＭ１０−２からのドライブ波形は配線１−２ａから配線１−２ｂへ伝わるが、配線１−２ｂを伝わるドライブ波形は配線１−１へ（２＊Ｋｂ＊Ｖ１）の振幅を持つ後方クロストークを生成する。この後方クロストークと先の端（Ｂ）で反射した後方クロストークが同位相で重なるので信号は（４＊Ｋｂ＊Ｖ１）となり、ＭＣ１０−１へ入力され終端される。図４０ではほぼ５８０ｍＶの電圧が端（Ａ）に入力されているのが分かる。なお、信号波形は図３９と同じ時間幅を持っている。
【０１５３】
図４１にはメモリアクセス毎のＭＣ１０−１、ＤＲＡＭ１０−２、１０−３の入力インピーダンスを記す。ＭＣ１０−１はメモリライト時もリード時もソースインピーダンスマッチング状態にあり、これをＲＴＴで示した。メモリライトの場合、対象となるＤＲＡＭはＨｉＺとなり、非対象のＤＲＡＭはＲＴＴ状態にある。また、メモリリードの場合は、メモリリードデータを出力するＤＲＡＭの出力インピーダンスは低く（ＬＯＷ）、非対象のＤＲＡＭのインピーダンスはＲＴＴである。ＤＲＡＭ１０−２、１０−３はデータ転送の対象かどうかはチップセレクト（ＣＳ）信号で認識できる。
【０１５４】
このように構成・動作することにより信号を約４倍の（４＊Ｋｂ＊Ｖ１）に増加させることができる。すなわち、ドライブ信号を小振幅にしても充分な信号量を得ることができるという効果がある。当然、図３８のようなＭＯＳスイッチを多段に構成することによってバスに接続するＤＲＡＭを増加することもできる。
【０１５５】
図４２を用いて第９の実施例を説明する。
図４２はＤＲＡＭ或いはＭＣ１０−１のドライバとレシーバ或いは終端手段を有するＩ／Ｏ回路の構成図である。５３は終端手段である。５１−１はドライバである。５２−１はヒステリシス特性を持つレシーバである。５２−２はヒステリシス特性を持たないレシーバである。７３はレシーバ５２−１とレシーバ５２−２を切り替える切替え手段である。７２は本Ｉ／Ｏ回路を含む半導体素子を製造するときに接続されるボンディング切替え手段であり、製造時にＶＤＤあるいはＧＮＤのどちらかに接続変更可能である。図では切替え手段７３へＶＤＤすなわちＨＩＧＨ論理信号を与えている。同様に、７１は終端手段５３をＯＮにするかＯＦＦにするかを製造時に切り替えることができる。
【０１５６】
このため、例えば図２８のＤＲＡＭ１０−２とＤＲＡＭ１０−３はその入力インピーダンスが異なるがこれを同じ半導体マスクで製造し、製造時にこのボンディング切替え手段７１を切り替えることで１つのマスクで２つの機能を持たせることができる。同様に、従来のＤＲＡＭインタフェースであるＳＳＴＬなどのレシーバ５２−２と、方向性結合器に好適なヒステリシス特性を持ったレシーバ５２−１を同じ半導体マスクで製造時に切り替えることで製造コストを下げることができる。
【０１５７】
図４３を用いて第１０の実施例を示す。
本実施例は図２７のプロセッサモジュール４００の様に複数のチップからなる部位を１つのマルチチップモジュールに実装し、先の実施例、例えば図２８の配線方式を応用した例である。マルチチップモジュール４００内に設けられたプロセッサ（ＣＰＵ）３１とキャッシュメモリ３２はそれらの間でデータ転送を行う場合、図２８で示した配線方式すなわち方向性結合器Ｃ１を介して行うことができる。このため、高速にＣＰＵ３１とキャッシュメモリ３２間のデータ転送を行うことが可能となる。また、もちろんマルチチップモジュールは、ＣＰＵ３１の機能ばかりでなくキャッシュメモリ３２の機能を追加することで性能が向上した１つの素子として取り扱うことができる。更にＣＰＵ３１とキャッシュメモリ３２間のデータ転送をＣＰＵ３１が実装されるプリント基板に設ける必要が無くなるので該プリント基板の構成が簡単になると言う効果がある。
【０１５８】
【発明の効果】
ＭＣに接続されたメインラインの遠端を開放端あるいは短絡端とすることで全反射を起こしこの反射波と進行波を用いて方向性結合器の両端に後方クロストークを生成させることで方向性結合器の両端に接続されたＤＲＡＭとＭＣ間でデータ転送が可能となる。この方向性結合器を２つのＤＲＡＭで共有することによりＤＲＡＭモジュール間のピッチを半分にできる。
【０１５９】
また、開放あるいは短絡させたメインラインを折り返し、この折り返したメインラインに対し方向性結合器を構成することで、ＤＲＡＭモジュールの間隔を方向性結合器の結合器の配線長の１／４にできる。
【０１６０】
また、ＤＲＡＭの信号に対して開放にするか短絡にするかで接続されているＤＲＡＭを選択的に正論理あるいは負論理にすることが出きるのでチップセレクト信号のように排他的に制御する信号の本数を減らすことができるという効果がある。
【０１６１】
メモリコントローラはデータ転送のための信号を２値とし、かつそのインピーダンスはメモリコントローラ側は配線の特性インピーダンスと同じインピーダンスとする。すなわち、データを転送していない場合のHiZ状態もＨ状態も同じ電位とし配線の特性インピーダンスと同じインピーダンスでドライブしておく。データがＬ状態のときも特性インピーダンスと同じインピーダンスでＬ信号をドライブする。このようにすることで反射波を吸収することができる。
【０１６２】
信号をHiz状態からＬ状態にドライブ場合もＨ状態からＬ状態にドライブした場合も同じ振幅であり、このため結合器を通過した信号はこの２つの転送で同じ振幅となる。これによりどの信号の遷移でも同じ信号振幅となるのでプリアンブルの必要はなくなる。プリアンブルが不必要となるためメモリアクセス時間が短くなりバス使用効率が上がりシステム性能が向上する。
【図面の簡単な説明】
【図１】第１の実施例を説明する図である。
【図２】従来の方式である。
【図３】第１の実施例の説明図である。
【図４】第１の実施例のＭＣからＤＲＡＭへの書き込みタイミングである。
【図５】第１の実施例のＤＲＡＭ１０−１からＭＣへの読み込みタイミングである。
【図６】第１の実施例のＤＲＡＭ１０−２からＭＣへの読み込みタイミングである。
【図７】第１の実施例の結合器の構成である。
【図８】第１の実施例のＭＣからＤＲＡＭへの書き込みシミュレーション等価回路である。
【図９】第１の実施例のＭＣからＤＲＡＭへのライトデータ波形である。
【図１０】第１の実施例のＤＲＡＭ１０−１からＭＣへのシミュレーション等価回路である。
【図１１】第１の実施例のＤＲＡＭ１０−１からＭＣへのリードデータ波形である。
【図１２】第１の実施例のＤＲＡＭ１０−２からＭＣへのリードデータ波形である。
【図１３】第１の実施例のＭＣのＩ／Ｏ回路である。
【図１４】第１の実施例のＤＲＡＭのＩ／Ｏ回路である。
【図１５】第１の実施例のモジュール型基板構成図（断面図）である。
【図１６】第２の実施例のモジュール型基板構成図（断面図）である。
【図１７】第２の実施例の基板断面図である。
【図１８】第２の実施例の基板断面図である。
【図１９】第３の実施例を説明する図である。
【図２０】第３の実施例を応用したリング型差動配線方式である。
【図２１】第３の実施例を応用した開放型差動配線方式である。
【図２２】従来のＤＤＲ−ＳＤＲＡＭのメモリライトのタイミング図である。
【図２３】第一の実施例を用いたメモリライトのタイミング図である。
【図２４】入力振幅を２倍に出きるＤＲＡＭインタフェースである。
【図２５】図２４のＤＲＡＭへのメモリライトのタイミング図である。
【図２６】開放端・短絡端をもつメインラインを用いたメモリバスを持つシステムである。
【図２７】開放端・短絡端をもつメインラインを用いたキャシュメモリバスを持つシステムである。
【図２８】第５の実施例を説明する図
【図２９】第５の実施例のＭＣ１０−１からＤＲＡＭ１０−２、１０−３への書き込みタイミングを示す図
【図３０】第５の実施例のＤＲＡＭ１０−２からＭＣへの読み込みタイミングを示す図
【図３１】第５の実施例のＤＲＡＭ１０−３からＭＣへの読み込みタイミングを示す図。
【図３２】第５の実施例のＭＣ１０−１からＤＲＡＭ１０−２、１０−３へのライトデータ波形を示す図。
【図３３】第５の実施例のＤＲＡＭ１０−２からＭＣへのリードデータ波形を示す図。
【図３４】第５の実施例の基板実装断面図を示す図。
【図３５】第５の実施例の基板実装断面図（終端ボードを実装したケース）
【図３６】第６の実施例を説明する図
【図３７】第７の実施例を説明する図
【図３８】第８の実施例を説明する図
【図３９】第８の実施例のシミュレーション波形（メモリライト）
【図４０】第８の実施例のシミュレーション波形（メモリリード）
【図４１】第８の実施例のＭＣ１０−１、ＤＲＡＭ１０−２、１０−３の入力インピーダンスを示す図
【図４２】第９の実施例を説明する図（ボンディングオプション）
【図４３】第１０の実施例を説明する図（マルチチップモジュールに方向性結合器を適用した図）
【符号の説明】
１・・・・・・・・・・・・・・・・・・・・プリント基板（マザーボード）
１−１・・・・・・・・・・・・・・・・・・メインライン
１−２〜１−５・・・・・・・・・・・・・・配線
２−１〜２−９・・・・・・・・・・・・・・データ転送を行う半導体素子をそれぞれ搭載するモジュール基板
２−ａ〜２−ｄ・・・・・・・・・・・・・・メモリモジュールを多数搭載するメモリサブシステム
５１、５１’、５１ａ・・・・・・・・・・・ドライバ
１０−１・・・・・・・・・・・・・・・・・メモリコントローラ（部）
１０−２〜１０−９・・・・・・・・・・・・データ転送を行う半導体素子（メモリ）
３０・・・・・・・・・・・・・・・・・・・プロセッサ（ＣＰＵ）部
４０・・・・・・・・・・・・・・・・・・・グラフィック部
５０・・・・・・・・・・・・・・・・・・・Ｉ／Ｏ部
６０、６１・・・・・・・・・・・・・・・・方向性結合チップ
２０１・・・・・・・・・・・・・・・・・・プロセッサバス
２０２・・・・・・・・・・・・・・・・・・メモリバス
２０３・・・・・・・・・・・・・・・・・・I/Oバス
２０４・・・・・・・・・・・・・・・・・・グラフィックバス
３００・・・・・・・・・・・・・・・・・・チップセット
４００・・・・・・・・・・・・・・・・・・プロセッサモジュール
４１０・・・・・・・・・・・・・・・・・・キャシュメモリバス
ＭＣ・・・・・・・・・・・・・・・・・・・メモリコントローラ
ｍ１、ｍ２・・・・・・・・・・・・・・・・基板１内の配線層（メインライン）
ｘ１、ｘ２・・・・・・・・・・・・・・・・基板１内の配線層（クロストーク）
Ｃ１〜Ｃ４・・・・・・・・・・・・・・・・方向性結合器
Ｒｔｔ・・・・・・・・・・・・・・・・・・終端抵抗
Ｖｔｔ・・・・・・・・・・・・・・・・・・終端電圧
ｒｓ・・・・・・・・・・・・・・・・・・・ドライバの等価インピーダンス
Ｌ１〜Ｌ７・・・・・・・・・・・・・・・・配線
ｖｐｕｌｓｅ・・・・・・・・・・・・・・・ドライバパルス源
ｓ１、ｓ６、ｋ１、ｋ４、ｊ１、ｊ４・・・・シミュレーション用のノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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