(57)【特許請求の範囲】
【請求項１】
少なくとも、被試験半導体メモリに与えられる試験パターン信号、アドレス信号、及び制御信号を生成するためのパターンデータを、出力するパターン発生器と、
このパターン発生器から出力されるパターンデータを実波形を持つ試験パターン信号、アドレス信号、制御信号に変換する波形生成器と、
上記被試験半導体メモリから読み出される読み出しデータと、上記パターン発生器から出力される期待値パターンとを比較し、上記被試験半導体メモリの良否を判定する論理比較器
とを含む半導体メモリ試験装置において、
それぞれが読み出しデータの出力タイミングをリタイミングするためのクロックを出力する型式の半導体メモリである複数個の被試験半導体メモリの試験を開始する前に、これらメモリからそれぞれ出力されるクロックの位相を測定する位相測定手段と、
この位相測定手段によって測定された位相に対応する遅延時間がそれぞれ設定される複数の可変遅延回路であって、それぞれの可変遅延回路に供給される比較タイミング信号を、上記設定された遅延時間だけ遅延させて対応する論理比較器に与える複数の可変遅延回路
とを具備することを特徴とする半導体メモリ試験装置。
【請求項２】
上記位相測定手段は、試験開始前に上記複数個の被試験半導体メモリに同一のクロックを入力することによってこれら被試験半導体メモリからそれぞれ出力されるクロックの位相を測定し、この測定した位相に対応する遅延時間を各被試験半導体メモリと関連する可変遅延回路に設定し、これら可変遅延回路から出力される比較タイミング信号の位相を関連する被試験半導体メモリから読み出される読み出しデータの位相と合致させ、
上記論理比較器は上記可変遅延回路と同数設けられており、各論理比較器は対応する可変遅延回路から与えられる上記比較タイミング信号のタイミングで、対応する被試験半導体メモリから読み出された読み出しデータと上記パターン発生器から出力される期待値パターンとを論理比較する
ことを特徴とする請求項１に記載の半導体メモリ試験装置。
【請求項３】
上記複数の被試験半導体メモリはそれぞれ、クロック同期型のインタフェースを持つシンクロナス型の半導体メモリであることを特徴とする請求項１に記載の半導体メモリ試験装置。
【請求項４】
上記複数の被試験半導体メモリはそれぞれ、クロック同期型のインタフェースを持つシンクロナス型の半導体メモリであることを特徴とする請求項２に記載の半導体メモリ試験装置。
【請求項５】
パターン発生手段から出力されるパターンデータを実波形を持つ試験パターン信号、アドレス信号、制御信号に変換し、それぞれが読み出しデータの出力タイミングをリタイミングするためのクロックを出力する型式の半導体メモリである複数個の被試験半導体メモリのそれぞれに、これら実波形を持つ試験パターン信号、アドレス信号、制御信号を与えて上記試験パターン信号をこれら被試験半導体メモリに書き込み、この書き込んだ試験パターン信号を上記複数個の被試験半導体メモリからそれぞれ読み出して、タイミング発生手段から与えられる比較タイミング信号のタイミングで、期待値パターンと論理比較し、上記被試験半導体メモリの良否を判定する半導体メモリ試験方法において、
上記複数個の被試験半導体メモリの試験を開始する前に、これら被試験半導体メモリに同一のクロックを入力し、これら被試験半導体メモリからそれぞれ出力されるクロックの位相を測定する段階と、
各被試験半導体メモリから出力されるクロックの位相の測定値に対応する遅延時間を各被試験半導体メモリと関連する比較タイミング遅延手段にそれぞれ設定する段階と、
各被試験半導体メモリから読み出された読み出しデータと上記期待値パターンとを、上記比較タイミング遅延手段から与えられる遅延された比較タイミング信号のタイミングで、論理比較する段階
とを含むことを特徴とする半導体メモリ試験方法。
【請求項６】
上記複数の被試験半導体メモリはそれぞれ、クロック同期型のインタフェースを持つシンクロナス型の半導体メモリであることを特徴とする請求項５に記載の半導体メモリ試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路によって構成される半導体メモリ（この技術分野ではＩＣメモリと呼ばれている）を試験するための半導体メモリ試験装置及び試験方法に関し、特に、高速動作が可能な複数個のメモリを同時に試験する場合に使用して好適な半導体メモリ試験装置及び試験方法に関する。
【０００２】
【従来の技術】
複数個の半導体メモリを同時に試験することができる従来の半導体メモリ試験装置の一例を図３に示す。この半導体メモリ試験装置は、大ざっぱに言うと、パターン発生器ＰＧと、タイミング発生器ＴＧと、波形生成器ＷＦと、駆動回路群ＤＲと、レベル比較器群ＬＶＣと、複数の論理比較器ＬＣとによって構成されている。図示の半導体メモリ試験装置は３個の半導体メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３を同時に試験する場合を例示しているので、駆動回路群ＤＲは３つのドライバ群より構成されており、同様に、レベル比較器群ＬＶＣも３つのコンパレータ群より構成されており、論理比較器ＬＣは３つ設けられている。
【０００３】
パターン発生器ＰＧ及びタイミング発生器ＴＧは、一般にコンピュータシステムによって構成されている主制御器（図示せず）によって制御される。つまり、この主制御器には利用者（ユーザ）が作成した試験プログラムが予め設定されており、この試験プログラムに従って主制御器は主としてパターン発生器ＰＧ及びタイミング発生器ＴＧを制御する。図示しないが、タイミング発生器ＴＧは、一般には、周期発生器と、クロック発生器と、クロック制御回路とによって構成されている。
【０００４】
まず、半導体メモリの試験を開始する前に、試験装置の所定の構成要素に対して主制御器から各種のデータが設定される。データが設定された後、半導体メモリの試験が開始される。主制御器からパターン発生器ＰＧに試験開始命令が与えられることによりパターン発生器ＰＧは動作可能状態となり、主制御器から与えられる試験プログラムに従ってパターンデータを発生する。
【０００５】
パターン発生器ＰＧから発生されたパターンデータＰＴＮは波形生成器ＷＦに供給され、波形生成器ＷＦは、このパターンデータとタイミング発生器ＴＧから与えられるタイミング信号ＴＳとによって、３個の被試験半導体メモリ（以下、被試験メモリと称す）ＭＵＴ１、ＭＵＴ２、ＭＵＴ３に与える実波形を有する試験パターン信号、アドレス信号、制御信号を生成する。被試験メモリに試験パターン信号を書き込む試験パターン書き込みサイクルにおいては、この制御信号は被試験メモリの動作を、被試験メモリに試験パターン信号を書き込む動作に制御する。また、アドレス信号は試験パターン信号が書き込まれる被試験メモリのメモリセルを特定する。
【０００６】
これに対し、被試験メモリに書き込まれた試験パターン信号を読み出す試験パターン読み出しサイクルにおいては、制御信号は、被試験メモリの動作を、被試験メモリに書き込まれた試験パターン信号を読み出す動作に制御する。アドレス信号は書き込まれた試験パターン信号を読み出す被試験メモリのメモリセルを特定する。
【０００７】
試験パターン書き込みサイクルにおいては、波形生成器ＷＦから出力される試験パターン信号は駆動回路群ＤＲの関連するドライバ群を通じて被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３にそれぞれ印加され、アドレス信号によって特定されたアドレスのメモリセルに書き込まれる。これに対し、試験パターン読み出しサイクルにおいては、パターン発生器ＰＧから期待値パターンが発生されて論理比較器ＬＣに与えられ、同時にタイミング発生器ＴＧから比較タイミング信号ＳＴが発生されて論理比較器ＬＣに印加される。一方、被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３には波形生成器ＷＦから駆動回路群ＤＲを通じて読み出し信号及びアドレス信号が印加され、これら被試験メモリの特定されたアドレスのメモリセルに書き込まれた試験パターン信号が読み出される。
【０００８】
被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３からそれぞれ読み出された試験パターン信号（応答信号）はレベル比較器群ＬＶＣの関連するコンパレータ群において比較基準電圧源（図示せず）からの基準電圧と比較され、所定の論理レベル（Ｈ論理（高論理）の電圧、又はＬ論理（低論理）の電圧）を有しているか否かが判定される。所定の論理レベルを持っていると判定された応答信号は関連する論理比較器ＬＣに送られ、この論理比較器ＬＣにおいて、応答信号は、タイミング発生器ＴＧから供給される比較タイミング信号ＳＴのタイミングで、パターン発生器ＰＧから供給される期待値パターン（データ）ＥＸＰと比較される。
【０００９】
論理比較器ＬＣのそれぞれは、パターン発生器ＰＧからの期待値パターンＥＸＰと被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３から読み出された応答信号とが不一致であると、その応答信号が読み出された被試験メモリのメモリセルが不良であると判定し、そのことを示すフェイル（FAIL）信号を発生する。通常、このフェイル信号は論理“１"信号で表され、図示しない不良解析メモリに記憶される。
【００１０】
これに対し、期待値パターンＥＸＰと応答信号とが一致すると、論理比較器ＬＣは、その応答信号が読み出された被試験メモリのメモリセルは正常であると判定し、そのことを示すパス（PASS）信号（通常は論理“０"信号で表される）を発生する。このパス信号は、通常、不良解析メモリに記憶されない。
試験が終了した時点で不良解析メモリに記憶されたフェイル信号を読み出し、試験されたメモリの良否の判定を行う。
【００１１】
ところで、近年、半導体メモリには益々高速動作が要求されている。この要求に応じるために、クロック同期型のインタフェースを持つシンクロナス型メモリと呼ばれる形式の半導体メモリが提案されている。ここで、シンクロナス型メモリとは、外部からクロックと上位アドレス信号が入力されると、このクロックに同期してメモリの内部で下位アドレス信号が生成され、この下位アドレス信号によってメモリ内の各アドレスが高速アクセスされる結果、高速書き込みと高速読み出しが可能になる形式のメモリを指す。
【００１２】
この種のシンクロナス型メモリには、データの読み出しサイクルにおいてメモリから読み出されるデータの同期を取るクロックを出力する機能がメモリの出力側に付加されている（一体的に設けられている）。この種のメモリを実際に製品に組み込んで使用する場合には、この付加されたクロック出力機能から出力されるクロックを利用してメモリから読み出されるデータのタイミングをリタイミングし、波形成形して利用する方法が採用されている。
【００１３】
その理由を説明する。高速動作を実現すると、メモリから読み出されるデータの波形が確定している時間が極めて短くなり、その上、メモリ素子毎に製造上のバラツキ等によって応答速度に差があるために、同一位相のクロックによってメモリを駆動したとしても、読み出されるデータの位相には各メモリ毎にバラツキが生じる。従って、単純に外部で生成したクロックによって各メモリから読み出されるデータをリタイミングすることは困難となる。このために、この種のメモリでは、駆動用のクロックをメモリ内部に取り込んでメモリ内部を通過させ、このクロックに同期させて、メモリからデータを読み出すと同時にこのクロックを出力させている。即ち、クロックと同じタイミングで、読み出しデータを出力させている。そして、外部においてこのメモリのクロック出力機能から出力されるクロックを利用して、各メモリから読み出されるデータのタイミングをリタイミングしている。
【００１４】
このようなシンクロナス型のメモリを複数個、同時に試験する場合には、上述のように、その製造過程におけるバラツキ等によってこれら被試験メモリから読み出される試験パターン信号（データ）の出力タイミング（位相）にバラツキが発生する。また、各メモリのクロック出力機能から出力されるクロックも当然にそれらの位相にバラツキが発生する。
【００１５】
図４は、図３に示す被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３が上記のシンクロナス型メモリであり、かつ製造上のバラツキ等を有する場合に、それらを図３に示すメモリ試験装置で同時に試験した際の動作を説明するためのタイミングチャートである。
図４Ａは被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３のそれぞれに与えられた入力クロックＣＬＫ０を示し、図４Ｂは被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３の内部を通過して出力される内部クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３をそれぞれ示す。図４Ｂの例では、被試験メモリＭＵＴ２から出力される内部クロックＣＬＫ２は入力クロックＣＬＫ０から僅かに遅れている状態であるのに対し、被試験メモリＭＵＴ１及びＭＵＴ３からそれぞれ出力される内部クロックＣＬＫ１及びＣＬＫ３は入力クロックＣＬＫ０よりそれぞれ大きく遅延している状態を示す（図では内部クロックＣＬＫ１は内部クロックＣＬＫ２よりφ１だけ遅れており、内部クロックＣＬＫ３は内部クロックＣＬＫ１よりさらにφ２だけ遅れている）。
【００１６】
被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３から読み出されるデータＤ１、Ｄ２、Ｄ３の位相も、製造上のバラツキ等により、大きくばらついているが、上述したように内部クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３に同期して出力されるから、図４Ｄに示すように、被試験メモリＭＵＴ１から出力される読み出しデータＤ１は被試験メモリＭＵＴ２から出力される読み出しデータＤ２よりφ１だけ遅れており、被試験メモリＭＵＴ３から出力される読み出しデータＤ３は読み出しデータＤ２よりさらにφ２だけ遅れている。従って、読み出しデータＤ１、Ｄ２、Ｄ３の位相遅れと内部クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３の位相遅れは同じになる。
【００１７】
換言すれば、被試験メモリＭＵＴ２から出力される読み出しデータＤ２は入力クロックＣＬＫ０から僅かに遅れている状態であるのに対し、被試験メモリＭＵＴ１及びＭＵＴ３からそれぞれ出力される読み出しデータＤ１及びＤ３は入力クロックＣＬＫ０よりそれぞれ大きく遅延している。なお、図４Ｃは試験パターン書き込みサイクルと試験パターン読み出しサイクルとを切り替えるコマンド（命令）を示し、図示の例は試験パターン読み出しサイクルを実行するリードコマンドが与えられている状態を示す。
【００１８】
このように被試験メモリＭＵＴ１及びＭＵＴ３に記憶されたデータ（試験パターン信号）は製造上のバラツキ等により大きな位相遅れを持って読み出され、同時に出力される内部クロックＣＬＫ１及びＣＬＫ３も大きな位相遅れを持っている。一方、タイミング発生器ＴＧからそれぞれの論理比較器ＬＣに供給される図４Ｅに示す比較タイミング信号ＳＴは入力クロックＣＬＫ０を基準にして発生されるから、この比較タイミング信号ＳＴは被試験メモリから読み出されるデータの位相遅れを考慮していない。その結果、比較タイミング信号ＳＴは殆ど位相遅れのない読み出しデータＤ２に対しては適正なタイミング信号となるが、少なくとも位相遅れの最も大きい読み出しデータＤ３に対しては適正なタイミング信号とはならない。従って、このように遅延時間のバラツキが大きい半導体メモリが混在する場合には、従来の半導体メモリ試験装置では複数個のメモリを同時に試験することができないという重大な欠点があった。
【００１９】
この発明の１つの目的は、同時に試験される複数個の半導体メモリから出力される内部クロックの位相にバラツキがあっても、適正なタイミングで論理比較動作を実行することができる半導体メモリ試験装置を提供することである。
この発明の他の目的は、同時に試験される複数個の半導体メモリから出力される内部クロックの位相にバラツキがあった場合に、対応的に比較タイミング信号の位相を修正して、適正な論理比較動作を実行させる半導体メモリ試験方法を提供することである。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明によれば、少なくとも、被試験半導体メモリに与えられる試験パターン信号、アドレス信号、及び制御信号を生成するためのパターンデータを、出力するパターン発生器と、このパターン発生器から出力されるパターンデータを実波形を持つ試験パターン信号、アドレス信号、制御信号に変換する波形生成器と、上記被試験半導体メモリから読み出される読み出しデータと、上記パターン発生器から出力される期待値パターンとを比較し、上記被試験半導体メモリの良否を判定する論理比較器とを含む半導体メモリ試験装置において、それぞれが読み出しデータの出力タイミングをリタイミングするためのクロックを出力する型式の半導体メモリである複数個の被試験半導体メモリの試験を開始する前に、これらメモリからそれぞれ出力されるクロックの位相を測定する位相測定手段と、この位相測定手段によって測定された位相に対応する遅延時間がそれぞれ設定される複数の可変遅延回路であって、それぞれの可変遅延回路に供給される比較タイミング信号を、上記設定された遅延時間だけ遅延させて対応する論理比較器に与える複数の可変遅延回路とを具備する半導体メモリ試験装置が提供される。
【００２１】
好ましい一実施例においては、上記位相測定手段は、試験開始前に上記複数個の被試験半導体メモリに同一のクロックを入力することによってこれら被試験半導体メモリからそれぞれ出力されるクロックの位相を測定し、この測定した位相に対応する遅延時間を各被試験半導体メモリと関連する可変遅延回路に設定し、これら可変遅延回路から出力される比較タイミング信号の位相を関連する被試験半導体メモリから読み出される読み出しデータの位相と合致させる。また、上記論理比較器は上記可変遅延回路と同数設けられており、各論理比較器は対応する可変遅延回路から与えられる上記比較タイミング信号のタイミングで、対応する被試験半導体メモリから読み出された読み出しデータと上記パターン発生器から出力される期待値パターンとを論理比較する。
【００２２】
上記この発明の構成によれば、同時に試験される複数個の被試験メモリからそれぞれ読み出されるデータの位相にバラツキがあっても、試験を開始する前に、各被試験メモリから読み出されるデータの位相が測定され、この測定された位相に対応する遅延時間が比較タイミング信号経路に設けられた関連する遅延回路にそれぞれ設定されるから、各被試験メモリ毎に適正な位相を持つ比較タイミング信号を関連する論理比較手段に提供することができる。よって、高速メモリのように読み出しデータの確定時間が非常に短く、しかも、出力されるデータのタイミングにかなりの位相差が存在するメモリであっても、これらを同時に試験することができる。例えば、クロック同期型のインタフェースを持つシンクロナス型の半導体メモリであっても、同時に試験することができる。
【００２３】
請求項５に記載の発明によれば、パターン発生手段から出力されるパターンデータを実波形を持つ試験パターン信号、アドレス信号、制御信号に変換し、それぞれが読み出しデータの出力タイミングをリタイミングするためのクロックを出力する型式の半導体メモリである複数個の被試験半導体メモリのそれぞれに、これら実波形を持つ試験パターン信号、アドレス信号、制御信号を与えて上記試験パターン信号をこれら被試験半導体メモリに書き込み、この書き込んだ試験パターン信号を上記複数個の被試験半導体メモリからそれぞれ読み出して、タイミング発生手段から与えられる比較タイミング信号のタイミングで、期待値パターンと論理比較し、上記被試験半導体メモリの良否を判定する半導体メモリ試験方法において、上記複数個の被試験半導体メモリの試験を開始する前に、これら被試験半導体メモリに同一のクロックを入力し、これら被試験半導体メモリからそれぞれ出力されるクロックの位相を測定する段階と、各被試験半導体メモリから出力されるクロックの位相の測定値に対応する遅延時間を各被試験半導体メモリと関連する比較タイミング遅延手段にそれぞれ設定する段階と、各被試験半導体メモリから読み出された読み出しデータと上記期待値パターンとを、上記比較タイミング遅延手段から与えられる遅延された比較タイミング信号のタイミングで、論理比較する段階とを含む半導体メモリ試験方法が提供される。
【００２４】
上記この発明の方法によれば、同時に試験される複数個の半導体メモリからそれぞれ出力される内部クロックの位相にバラツキがあっても、位相のバラツキ量に応じて比較タイミング信号の位相が修正されるから、適正な論理比較動作を実行することができる。
【００２５】
【発明の実施の形態】
以下、この発明の好ましい一実施例について図１及び図２を参照して詳細に説明する。なお、図１において、図３と対応する部分及び素子には同一符号を付けて示し、必要のない限りその説明を省略する。
図１はこの発明による半導体メモリ試験装置の一実施例を示すブロック図である。この半導体メモリ試験装置も、図３に示した従来例の半導体メモリ試験装置と同様に、パターン発生器ＰＧ、タイミング発生器ＴＧ、波形生成器ＷＦ、駆動回路群ＤＲ、レベル比較器群ＬＶＣ、及び複数の論理比較器ＬＣを備えている。
【００２６】
この発明においては、試験パターン読み出しサイクルにおいて、タイミング発生器ＴＧから複数の論理比較器ＬＣのそれぞれに供給される比較タイミング信号ＳＴの供給経路に、被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３と同数の可変遅延回路ＤＹ１、ＤＹ２、ＤＹ３を設け、比較タイミング信号ＳＴの位相を被試験メモリからそれぞれ読み出されるデータの位相と合致させるように構成したものである。なお、図１に示した例では、図３に示した従来のメモリ試験装置と同様に、同時に試験される被試験メモリの個数を３としたので駆動回路群ＤＲは３つのドライバ群より構成されており、レベル比較器群ＬＶＣも３つのコンパレータ群より構成されており、論理比較器ＬＣは３つ設けられている。さらに、可変遅延回路も３つ設けられているが、これら素子の数は同時に試験されるメモリの個数に応じて変更されることは言うまでもない。同時に試験される被試験メモリの数は自由であり、例えば３２個、６４個のような多数個の場合もある。
【００２７】
さらに、この実施例においては、被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３の試験を開始する前に、これら被試験メモリから出力されるクロックの位相を測定し、その測定結果に基づいて関連する可変遅延回路ＤＹ１、ＤＹ２、ＤＹ３の遅延時間を設定する位相測定装置ＣＰが設けられている。
即ち、試験を開始する前に、被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３にクロックを入力し、これら被試験メモリから出力されるクロックの位相遅れを位相測定装置ＣＰによって測定する。位相測定装置ＣＰはこの測定した位相遅れの大きさに応じて対応する可変遅延回路ＤＹ１、ＤＹ２、ＤＹ３の遅延時間を設定する。この位相測定装置ＣＰによる可変遅延回路ＤＹ１、ＤＹ２、ＤＹ３の遅延時間の設定は被試験メモリが交換される毎に、試験開始前に一回実行され、試験開始後は、それらの試験が終了するまで、これら可変遅延回路ＤＹ１、ＤＹ２、ＤＹ３の設定値はそのままの値に維持される。
【００２８】
これによって、試験開始後、試験パターン読み出しサイクルにおいて、被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３から書き込まれたデータが読み出されるときに、タイミング発生器ＴＧから可変遅延回路ＤＹ１、ＤＹ２、ＤＹ３に供給される比較タイミング信号ＳＴはこれら可変遅延回路に設定された遅延時間だけ遅らされて対応する論理比較器ＬＣに与えられることになる。よって、これら比較タイミング信号ＳＴは対応する被試験メモリから読み出されるデータの位相遅れに対応した時間だけ遅延されて対応する論理比較器ＬＣに与えられるから、被試験メモリから読み出されるデータとパターン発生器ＰＧから与えられる期待値パターンＥＸＰとを適正なタイミングで論理比較することができる。
【００２９】
上記構成のメモリ試験装置の動作について図２のタイミングチャートを参照して詳細に説明する。
図２Ａは被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３のそれぞれに与えられた入力クロックＣＬＫ０を示し、図２Ｂはこれら被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３の内部を通過して出力される内部クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３をそれぞれ示す。図２Ｂの例では、被試験メモリＭＵＴ２から出力される内部クロックＣＬＫ２は入力クロックＣＬＫ０から僅かに遅れている状態であるのに対し、被試験メモリＭＵＴ１から出力される内部クロックＣＬＫ１は内部クロックＣＬＫ２よりφ１だけ遅れており、被試験メモリＭＵＴ３から出力される内部クロックＣＬＫ３は内部クロックＣＬＫ１よりさらにφ２だけ遅れている。
【００３０】
つまり、同一の入力クロックＣＬＫ０を被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３に入力しても、このクロックがこれら被試験メモリの内部を通過して出力される際に、製造上のバラツキ等により各被試験メモリ内部の遅延時間に相違があるために、これら被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３から出力される内部クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３には、各被試験メモリの遅延時間のバラツキに応じた位相遅れが発生する。
【００３１】
図２Ｄは試験パターン読み出しサイクルにおいて、被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３からそれぞれ読み出される読み出しデータＤ１、Ｄ２、Ｄ３を示す。これら読み出しデータＤ１、Ｄ２、Ｄ３間には、製造上のバラツキ等により各被試験メモリ内部の遅延時間に相違があるために、位相差が発生する。その上、読み出しデータＤ１、Ｄ２、Ｄ３は内部クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３に同期して出力されるから、被試験メモリＭＵＴ１から出力される読み出しデータＤ１は被試験メモリＭＵＴ２から出力される読み出しデータＤ２よりφ１だけ遅れており、被試験メモリＭＵＴ３から出力される読み出しデータＤ３は被試験メモリＭＵＴ１から出力される読み出しデータＤ１よりさらにφ２だけ遅れている。即ち、読み出しデータＤ１と内部クロックＣＬＫ１、読み出しデータＤ２と内部クロックＣＬＫ２、読み出しデータＤ３と内部クロックＣＬＫ３とはそれぞれ全く同じ位相で出力される。
【００３２】
図２Ｅはタイミング発生器ＴＧから出力され、可変遅延回路ＤＹ１、ＤＹ２、ＤＹ３に与えられる比較タイミング信号ＳＴを示す。この比較タイミング信号ＳＴをそのままの位相でそれぞれの論理比較器ＬＣに入力したとすると、図２Ｄに示す読み出しデータの場合には、少なくとも読み出しデータＤ３の論理比較が正常に行われないことは容易に理解できよう。
【００３３】
図２Ｆは、試験の開始前に、被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３に同一のクロックを入力した際に、これら被試験メモリから出力されるクロックＣＬＫ１−１、ＣＬＫ２−２、ＣＬＫ３−３の波形を示す。この実施例では、これら出力クロックＣＬＫ１−１、ＣＬＫ２−２、ＣＬＫ３−３を位相測定装置ＣＰに取り込み、この位相測定装置ＣＰで各クロックＣＬＫ１−１、ＣＬＫ２−２、ＣＬＫ３−３の相互の位相差を測定する。この実施例では被試験メモリが３個であるので、それぞれの被試験メモリから出力される３つのクロックＣＬＫ１−１、ＣＬＫ２−２、ＣＬＫ３−３の内で位相遅れが中間の値であるクロックの位相を基準位相として採用している。このように、中間の位相遅れを有するクロックの位相を基準位相として採用すると、可変遅延回路ＤＹ１、ＤＹ２、ＤＹ３に設定する遅延時間の時間幅を狭くできるという利点が得られる。
【００３４】
図２Ｆに示す例では、被試験メモリＭＵＴ１から出力されるクロックＣＬＫ１−１が残りの２つのクロックの中間に位置するから、このクロックＣＬＫ１−１の位相を基準位相と定める。その結果、被試験メモリＭＵＴ２から出力されるクロックＣＬＫ２−２はこの基準位相から例えばφ１だけ進み位相であるとして、また、被試験メモリＭＵＴ３から出力されるクロックＣＬＫ３−３はこの基準位相から例えばφ２だけ遅れ位相であるとして検出することができる。
【００３５】
位相測定装置ＣＰは、検出した位相差に基づいて、クロックＣＬＫ１−１に関連する可変遅延回路ＤＹ１には遅延量τ０（或る遅延量、例えば１０ｎｓをτ０と定める）を設定し、クロックＣＬＫ２−２に関連する可変遅延回路ＤＹ２には進み位相φ１に対応した遅延量−τ１（１０ｎｓより小さい値になる）を設定し、クロックＣＬＫ３−３に関連した可変遅延回路ＤＹ３には遅れ位相φ２に対応した遅延量＋τ２（１０ｎｓより大きい値になる）を設定する。
【００３６】
このようにして可変遅延回路ＤＹ１、ＤＹ２、ＤＹ３の遅延時間を設定することにより、図２Ｇに示すように、可変遅延回路ＤＹ１を通過した比較タイミング信号Ｓ１は遅延量τ０に相当する遅延時間だけ遅らされて対応する論理比較器ＬＣに供給され、可変遅延回路ＤＹ２を通過した比較タイミング信号Ｓ２は遅延量−τ１に相当する遅延時間だけ遅らされて対応する論理比較器ＬＣに供給され、可変遅延回路ＤＹ３を通過した比較タイミング信号Ｓ３は遅延量＋τ２に相当する遅延時間だけ遅らされて対応する論理比較器ＬＣに供給される。つまり、比較タイミング信号Ｓ２は比較タイミング信号Ｓ１に関して−τ１だけ位相差が与えられ、比較タイミング信号Ｓ３は比較タイミング信号Ｓ１に関して＋τ２だけ位相差が与えられる。
【００３７】
その結果、図２Ｄの読み出しデータＤ１、Ｄ２、Ｄ３と図２Ｇの比較タイミング信号Ｓ１、Ｓ２、Ｓ３とを参照することによって容易に理解できるように、比較タイミング信号Ｓ１は読み出しデータＤ１とタイミングが合致し、比較タイミング信号Ｓ２は読み出しデータＤ２とタイミングが合致し、比較タイミング信号Ｓ３は読み出しデータＤ３とタイミングが合致することになる。かくして、各論理比較器ＬＣにおいては、遅延時間のバラツキが大きい半導体メモリが混在していても、これら比較タイミング信号Ｓ１、Ｓ２、Ｓ３により対応する被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３から読み出された読み出しデータＤ１、Ｄ２、Ｄ３とパターン発生器ＰＧから供給される期待値パターンＥＸＰとを適正なタイミングで論理比較することができる。
【００３８】
図５は、試験前に各被試験メモリから出力されるクロックの位相を測定する方法の一例を説明するための波形図である。図５Ａは被試験メモリから出力されるクロックＣＬＫの波形を示し、この例ではクロックＣＬＫのＨ論理領域（パス領域）とＬ論理領域（フェイル領域）との境界近傍において、図５Ｂ〜図５Ｆに示すように、比較タイミングパルスをＨ論理領域→Ｌ論理領域→Ｈ論理領域→Ｌ論理領域・・・と順次に境界に近づくように移動させ、Ｈ論理領域とＬ論理領域との境界点を見つける。そして、クロックＣＬＫを入力した時点からこの境界点までの時間をこのクロックの位相φＭの測定値とするものである。他の測定方法を使用して被試験メモリから出力されるクロックの位相を測定してもよいことは勿論である。
【００３９】
なお、上記実施例では試験開始前に被試験メモリから出力されるクロックの位相を測定したが、読み出しデータにはＬ論理の時間もあるので、読み出しデータの位相を測定することは困難である。また、読み出しデータの位相を測定して可変遅延回路の遅延時間を設定したのでは、高速で読み出しているために、比較タイミング信号の修正が時間的に間に合わない。従って、試験開始前に、各被試験メモリに同一のクロックを入力し、読み出しデータと殆ど同じ位相で出力されるクロックの位相を測定したのである。
【００４０】
また、この発明を図示した好ましい実施例について記載したが、この発明の精神及び範囲から逸脱することなしに、上述した実施例に関して種々の変形、変更及び改良がなし得ることはこの分野の技術者には明らかであろう。従って、この発明は例示の実施例に限定されるものではなく、特許請求の範囲によって定められるこの発明の範囲内に入る全てのそのような変形、変更及び改良を包含するものである。
【００４１】
【発明の効果】
以上の説明で明白なように、この発明によれば、クロック同期型のインタフェースを持つシンクロナス型のメモリのように読み出しデータの波形が高速に変化するために波形が確定している時間が極めて短い半導体メモリであって、しかも、読み出しデータが出力されるタイミングに差が発生する半導体メモリであっても、複数個の半導体メモリを同時に正常に試験することができるという大きな利点が得られる。
【図面の簡単な説明】
【図１】この発明による半導体メモリ試験装置の一実施例を示すブロック図である。
【図２】図１に示した半導体メモリ試験装置の動作を説明するためのタイミングチャートである。
【図３】従来の半導体メモリ試験装置の一例を示すブロック図である。
【図４】図３に示した半導体メモリ試験装置の動作を説明するためのタイミングチャートである。
【図５】被試験メモリから出力されるクロックの位相を測定する方法の一例を説明するための波形図である。
【符号の説明】
ＰＧ：パターン発生器
ＴＧ：タイミング発生器
ＷＦ：波形生成器
ＬＣ：論理比較器
ＣＰ：位相測定装置
ＤＹ１、ＤＹ２、ＤＹ３：可変遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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