(57)【特許請求の範囲】
【請求項１】
フレキシブル・バンク区分アーキテクチャを有する不揮発性メモリ装置用のバンク選択回路であって、
複数の所定のメモリ区分境界から選択されたメモリ区分境界を指定し、該選択されたメモリ区分境界に基づいて区分境界指示信号を生成するためのメモリ境界オプション（１８）であって、メモリを上位メモリ・バンクと下位メモリ・バンクとに分離する前記選択されたメモリ区分境界を指定するための区分指示回路（１８）を有し、該区分指示回路（１８）が、
前記選択されたメモリ区分境界を同定する上位バンク導体線ギャップ（２４）によって分離された第１（２０）及び第２（２２）の上位バンク導体線セグメントを有し、該第１の上位バンク導体線セグメント（２０）が直流共通電圧を受け取るときに用いる第１の端部を有し、前記第２の上位バンク導体線セグメント（２２）がグランドに接続するときに用いる第２の端部を有している、上位バンク導体線（３２）と、
前記選択されたメモリ区分境界を同定する下位バンク導体線ギャップ（３０）によって分離された第１（２６）及び第２（２８）の下位バンク導体線セグメントを有し、該第１の下位バンク導体線セグメント（２６）が直流共通電圧を受け取るときに用いる第１の端部を有し、前記第２の下位バンク導体線セグメント（２８）がグランドに接続するときに用いる第２の端部を有している下位バンク導体線（３４）とを備えたものと、
前記メモリ境界オプション（１８）に接続され、前記区分境界指示信号を受け取ったときに、前記選択されたメモリ区分境界におけるメモリの上位メモリ・バンク及び下位メモリ・バンクへの区分の位置に基づいて選択されたビット値を有するバンク選択コードの複数のコード・ビットを生成するエンコーダ（２）と、
該エンコーダ（２）から前記バンク選択コードを受け取るように接続され、さらにメモリ・アドレスの複数のメモリ・アドレス・ビットを受け取るように接続され、該メモリ・アドレスが上位メモリ・バンクと下位メモリ・バンクのどちらに属するかを示すためのバンク選択出力を有するデコーダ（３）と、
を具備するバンク選択回路。
【請求項２】
前記エンコーダ（２）が、複数の列（１４）及び行（１６）に配列された複数のＲＯＭセル（１２）を含むＲＯＭアレイを有する、請求項１に記載のバンク選択回路。
【請求項３】
前記区分指示回路（１８）が、複数の区分境界指示端子（２０ａ〜ｉ）を有する、請求項２に記載のバンク選択回路。
【請求項４】
前記第１の上位（２０）及び下位（２６）のバンク導体線セグメントの各々の端部が互いに反対側に位置決めされ、前記第２の上位（２２）及び下位（２８）のバンク導体線セグメントの各々の端部が互いに反対側に位置決めされ、上位上位（２４）及び下位（３０）のバンク導体線ギャップが互いに対応するよう位置決めされている、請求項１，２または３に記載のバンク選択回路。
【請求項５】
前記区分指示回路（１８）が、さらに、第１及び第２の入力と１つの出力とをそれぞれ有する複数のＮＯＲゲート（３６ａ〜ｉ）を有し、該ＮＯＲゲート（３６ａ〜ｉ）の第１及び第２の入力が前記上位（３２）及び下位（３４）のバンク導体線にそれぞれ接続され、前記ＮＯＲゲート（３６ａ〜ｉ）の出力が前記区分境界指示端子（２０ａ〜ｉ）を構成する、請求項３または４に記載のバンク選択回路。
【請求項６】
前記デコーダ（３）が、
第１の複数のコード・ビット及び第１の複数のメモリ・アドレス・ビットを受け取るように接続された論理ビットＰ決定回路（６）と、
第２の複数のコード・ビット及び前記第１の複数のメモリ・アドレス・ビットを受け取るように接続された論理ビットＱ決定回路（８）と、
前記コード・ビットのうち第３のコード・ビット及び第２の複数のメモリ・アドレス・ビットを受け取るように接続された論理ビットＯ決定回路（４）と、
前記論理ビット決定回路Ｏ、Ｐ及びＱ（４，６，８）に接続された出力論理回路（１０）と、
を有する、請求項１から５のいずれか一項に記載のバンク選択回路。
【請求項７】
ＲＯＭセル（１２）の各行が前記区分境界指示端子（２０ａ〜ｉ）のそれぞれに接続され、
前記エンコーダ（２）が、
複数の列に配列され、各列が前記ＲＯＭセル（１２）のそれぞれ対応する１つの列に接続された複数の反転器と、
該反転器の各列に接続され、バンク選択コードの複数のコード・ビットを出力するための複数のバンク選択コード出力とを有し、
前記デコーダ（３）が、
第１の複数のバンク選択コード出力から第１の複数のコード・ビットを受け取るように接続された論理ビットＰ決定回路（６）であって、
複数の列に配列され、各列が、直流共通電圧を受け取るための第１の電流経路端子と、該第１の電流経路端子と反対側にある第２の電流経路端子とを有し、第１の複数のメモリ・アドレス入力に接続された第１の複数のゲートと、前記第１の複数のバンク選択コード出力に接続された第２の複数のゲートとを有する複数のＰＭＯＳトランジスタと、
複数の列に配列され、各列がグランドに接続するための第１の電流経路端子と、該第１の電流経路端子と反対側にある第２の電流経路端子とを有し、前記第１の複数のメモリ・アドレス入力に接続された第１の複数のゲートと、前記第１の複数のバンク選択コード出力に接続された第２の複数のゲートとを有する複数のＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの各列の第２の電流経路端子に接続された論理ビットＰ出力と、を有する前記論理ビットＰ決定回路（６）と、
第２の複数のバンク選択コード出力から第２の複数のコード・ビットを受け取るように接続された論理ビットＱ決定回路（８）であって、
複数の列に配列され、各列が、直流共通電圧を受け取るための第１の電流経路端子と、該第１の電流経路端子と反対側にある第２の電流経路端子とを有し、前記第１の複数のメモリ・アドレス入力に接続された第１の複数のゲートと、前記第２の複数のバンク選択コード出力に接続された第２の複数のゲートとを有する複数のＰＭＯＳトランジスタと、
複数の列に配列され、各列が、グランドに接続するための第１の電流経路端子と、該第１の電流経路端子と反対側にある第２の電流経路端子とを有し、前記第１の複数のメモリ・アドレス入力に接続された第１の複数のゲートと、前記第２の複数のバンク選択コード出力に接続された第２の複数のゲートとを有する複数のＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの各列の第２の電流経路端子に接続された論理ビットＱ出力と、を有する前記論理ビットＱ決定回路（８）と、
前記バンク選択コード出力のうちの第３のものから前記コード・ビットのうち第３のものを受け取るように接続された論理ビットＯ決定回路（４）であって、
第２の複数のメモリ・アドレス入力に接続された第１の複数のゲートと前記第３のバンク選択コード出力に接続された第２のゲートとを有する複数のＰＭＯＳトランジスタと、
前記第２の複数のメモリ・アドレス入力に接続された第１の複数のゲートと前記第３のバンク選択コード出力に接続された第２のゲートとを有する複数のＮＭＯＳトランジスタとを有し、前記ＰＭＯＳトランジスタのうちの一部と前記ＮＭＯＳトランジスタのうちの一部とが互いに接続されて論理ビット０出力を構成する、前記論理ビット０決定回路（４）と、
前記論理ビット決定回路Ｏ、Ｐ及びＱ（４，６，８）の各々の論理ビットＯ、Ｐ及びＱ出力にそれぞれ接続され、前記メモリ・アドレスが上位メモリ・バンクと下位メモリ・バンクのどちらに属するかを示すバンク選択出力を有する出力論理回路（１０）と、
を具備する、請求項３に記載のバンク選択回路。
【請求項８】
前記ＲＯＭセルの各行が、複数の区分境界指示端子（２０ａ〜ｉ）のそれぞれに対応する１つに接続され、前記エンコーダ（２）が、さらに、
複数の列に配列され、各列が前記ＲＯＭセルのそれぞれ対応する１つの列に接続された複数の反転器と、
該反転器の各列に接続され、バンク選択コードの複数のコード・ビットを出力することができる複数のバンク選択コード出力と、
を有する請求項２に記載のバンク選択回路。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、フラッシュ・メモリ装置に関し、より詳細には、フレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置に関する。
【０００２】
（背景技術）
欧州特許公報Ａ−０７４１３８７号は、設計段階で複数の基本セクタに分割されるメモリ・アレイを有する不揮発性メモリ装置を開示している。基本セクタは、所望のサイズと数の合成セクタにグループ化されている。それぞれの基本セクタと関連付けられたイネーブル・セレクタとソース・スイッチとの間には相関ユニットが配置されている。相関ユニットは、相関メモリといくつかのレジスタとを有する。各レジスタは、合成セクタと関連付けられ、基本セクタをアドレス指定するための合成セクタの関連する各基本セクタを記憶している。
【０００３】
コンピュータやデジタル通信などの様々な用途のために、半導体集積回路産業によって不揮発性フラッシュ・メモリ装置が開発されている。従来の非同時動作フラッシュ・メモリ装置は、一般に、１つの固定化されたメモリ・バンクを含む。従来の同時動作フラッシュ・メモリ装置は、一般に、一定数のメモリ・セル・セクタをそれぞれ含む２つの固定化されたメモリ・バンクを有する。メモリ・セルの各セクタは、一定量のメモリ記憶容量、たとえば０．５メガバイト（ＭＢ）を有し、また一定数のメモリ・セル・ページ、たとえば１６ページのメモリ・セルからなる。一般に、１ページは、単一ワード線上のメモリ・セルに記憶されたメモリの１ワードとして定義される。
【０００４】
従来の同時動作ＮＯＲフラッシュ・メモリ・アレイなどの従来の同時動作フラッシュ・メモリ装置において、ＮＯＲメモリ・セルは、それぞれ固定サイズのメモリ記憶域を有する上位メモリ・バンクと下位メモリ・バンクに分割される。上位メモリ・バンクと下位メモリ・バンクは、一般に、異なる機能に使用される。たとえば、上位メモリ・バンクはコード記憶に使用され、下位メモリ・バンクはデータ記憶に使用される。従来の同時動作フラッシュ・メモリ装置では上位メモリ・バンクと下位バンク・メモリの区分が固定されているため、異なるメモリ区分ごとに異なる集積回路設計の同時動作フラッシュ・メモリ装置が必要とされる。したがって、コード記憶とデータ記憶のために異なる上位メモリ・バンクと下位メモリ・バンクの区分を必要とする様々な用途にメモリ回路を適合させるために、異なる用途に新しい回路設計が必要になる。
【０００５】
従来の同時動作フラッシュ・メモリ装置では、上位メモリ・バンクと下位メモリ・バンクのそれぞれのメモリ記憶域のサイズが変更できないため、従来の同時動作フラッシュ・メモリ装置の１つの回路設計が、上位メモリ・バンクと下位メモリ・バンクの様々な区分を必要とするいくつかの異なる用途のうちの１つにしか適用できない場合がある。様々な上位メモリ・バンクと下位メモリ・バンクの区分を有する同時動作フラッシュ・メモリ装置を作製するためには、装置ごとに異なる回路設計とフルセットの異なるマスクが必要とされる。様々な上位メモリ・バンク区分と下位メモリ・バンク区分を有する同時動作フラッシュ・メモリ装置ごとに異なる集積回路と異なるフルセットのマスクを設計しなければならないことの欠点は、設計、製造及び試験工程にきわめて高いコストがかかり時間がかかる場合があることである。したがって、フレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置が必要である。さらに、メモリ・アドレス入力に応じてフレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置内の上位メモリ・バンクと下位メモリ・バンクを選択するためのバンク選択回路が必要である。
【０００６】
（発明の開示）
本発明は、これらの要求を満たすものである。本発明により、フレキシブル・バンク区分アーキテクチャを有する同時動作メモリ装置用のバンク選択回路は、一般に、
（ａ）複数の所定のメモリ区分境界から選択されたメモリ区分境界を指定し、該選択されたメモリ区分境界に基づいて区分境界指示信号を生成することができるメモリ境界オプションと、
（ｂ）前記メモリ境界オプションに接続され、前記区分境界指示信号を受け取ったときに、前記選択されたメモリ区分境界におけるメモリの上位メモリ・バンク及び下位メモリ・バンクへの区分に基づいてバンク選択コードの複数のコード・ビットを生成することができるエンコーダと、
（ｃ）前記エンコーダから前記バンク選択コードを受け取るように接続され、さらにメモリ・アドレスの複数のメモリ・アドレス・ビットを受け取るように接続され、該メモリ・アドレスが上位メモリ・バンクと下位メモリ・バンクのどちらに属するかを示すことができるバンク選択出力を有するデコーダと、を具備する。
【０００７】
実施形態において、メモリ境界オプションは、区分境界指示信号を出力することができる複数のメモリ区分境界指示端子を有する。さらに他の実施形態において、バンク選択エンコーダは、メモリ境界オプションの区分境界指示端子に接続され、それぞれの区分境界指示端子から区分境界指示信号を受け取ったときにバンク選択コードを出力することができる読取り専用メモリ（ＲＯＭ）アレイを有する。メモリ境界オプションによって指定することができる所定のメモリ区分境界ごとに、バンク選択エンコーダによって固有のバンク選択コードが生成される。
【０００８】
さらに他の実施形態において、デコーダは、第１の複数のバンク選択コード・ビットと第１の複数のメモリ・アドレス・ビットを受け取るように接続された論理ビットＰ決定回路と、第２の複数のコード・ビットと第１の複数のメモリ・アドレス・ビットとを受け取るように接続された論理ビットＱ決定回路と、バンク選択コード・ビットのうちの第３のものと第２の複数のメモリ・アドレス・ビットとを受け取るように接続された論理ビットＯ決定回路とを有する。バンク選択デコーダは、さらに、メモリ・アドレスが上位メモリ・バンクと下位メモリ・バンクのどちらに属するかを示す単一ビット・バンク選択出力信号を生成するために論理ビットＯ、Ｐ及びＱ決定回路に接続された出力論理回路を有する。
【０００９】
実施形態において、出力論理回路は、ＡＮＤゲートとＮＯＲゲートを有する。ＡＮＤゲートは、第１及び第２のＡＮＤゲート入力と１つのＡＮＤゲート出力とを有し、第１及び第２のＡＮＤゲート入力は、論理ビットＰ及びＱ決定回路にそれぞれ接続される。ＮＯＲゲートは、第１及び第２のＮＯＲゲート入力と１つのＮＯＲゲート出力とを有し、第１及び第２のＮＯＲゲート入力は、論理ビットＯ決定回路とＡＮＤゲート出力にそれぞれ接続される。ＮＯＲゲート出力は、バンク選択出力信号を生成する。
【００１０】
さらに他の実施形態において、区分指示回路は、さらに、複数のＮＯＲゲートの各入力に接続された上位バンク導体線セグメントと下位バンク導体線セグメントとを有し、その出力は、各区分境界指示端子を構成する。さらに他の実施形態において、論理ビット決定回路Ｏ、Ｐ及びＱがそれぞれ、メモリ・アドレス入力とバンク選択コード・ビットの少なくとも一部分を受け取るように接続された複数のＰチャネル金属酸化物半導体（ＰＭＯＳ）とｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタを有し、論理ビット決定回路Ｏ、Ｐ及びＱの出力は出力論理回路に接続される。
【００１１】
本発明は、メモリ・アドレスを受け取ったときにメモリ区分境界に基づいてフレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置内の上位メモリ・バンクまたは下位メモリ・バンクを選択するバンク選択回路を提供する。本発明により、上位バンク区分と下位バンク区分が固定された従来の様々な同時動作フラッシュ・メモリ装置を作成する様々なメモリ・バンク・サイズの要件を満たすために様々な回路を設計し様々なマスク・セットを作成することと関連したコストや労力なしにフレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置を実現することができる。
【００１２】
本発明をその特定の実施形態に関して説明し、図面を参照する。
（発明を実施するための形態）
図１は、たとえばブロックＳＡ０，ＳＡ１，ＳＡ２，．．．ＳＡ６３で示された複数のメモリ・セルのセクタを含む同時動作ＮＯＲフラッシュ・メモリ装置などの同時動作不揮発性メモリ装置の簡略化した図を示す。メモリ・セクタＳＡ０，ＳＡ１，ＳＡ２，．．．ＳＡ６３は、複数の行と列に配列され、各行は、４つのメモリ・セクタを含む。メモリ・セクタの行は、Ｚ４（０）からＺ４（１５）まで連続的に番号が付けられる。ＮＯＲフラッシュ・メモリ装置は、さらに、列Ｚ４（１６）からＺ４（１７）で配列されたメモリ・セクタＳＳ０，ＳＳ１，ＳＳ２，．．．ＳＳ７を含む。
【００１３】
メモリ・セルＳＡＯ、ＳＡ１，ＳＡ２、．．．ＳＡ６３の各セクタは、０．５メガバイト（ＭＢ）のメモリを含む。メモリ・セクタＺ４（０）、Ｚ４（１）、Ｚ４（２），．．．Ｚ４（１５）は、２ＭＢのメモリを含む。最後のメモリ・セクタＳＡ６３はオプションであり、隠蔽メモリ・セクタと見なすことができる。メモリ・セクタＳＳ０，ＳＳ１，ＳＳ２，．．．ＳＳ７の総記憶容量は、約０．５ＭＢである。セクタＳＳ０，ＳＳ１，ＳＳ２，．．．ＳＳ７内の０．５ＭＢのメモリは、コード記憶に必要な最小の下位バンク・メモリとみなすことができる。
【００１４】
図１は、また、メモリを上位メモリ・バンクと下位メモリ・バンクにそれぞれ２分することができる複数のメモリ区分境界線を示す。図１に、本発明による３２ＭＢフラッシュ・メモリ装置のいくつかの可能な区分の例を示し、スラッシュの前の数字は上位メモリ・バンク内のメモリの量を示し、スラッシュの後の数字は下位メモリ・バンク内のメモリの量を示す。メモリ区分境界は、任意の隣り合ったメモリ・セクタの行の間に設定することができ、各メモリ・セクタが０．５ＭＢのメモリを含み、各行が４つのメモリ・セクタを含む場合は、境界が隣に変化するごとに上位メモリ・バンクと下位メモリ・バンクが２ＭＢ増分または減分する。図１は、フレキシブル・バンク区分アーキテクチャを有するフラッシュ・メモリ装置内のメモリの様々な可能な区分の単なる一例を示す。しかしながら、本発明は、図１に示したようなメモリ区分境界に制限されず、他のメモリ区分境界も実現可能である。
【００１５】
図２は、本発明によるフレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置用のバンク選択回路の簡略化したブロック図を示す。バンク選択回路は、一般に、複数の所定のメモリ区分境界から選択されたメモリ区分境界を指定することができるメモリ境界オプション１８と、メモリ境界オプション１８に接続されたバンク選択エンコーダ２と、バンク選択エンコーダ２と入力メモリ・アドレスに接続されたデコーダ３とを有する。デコーダ３は、入力メモリ・アドレスに応じて、選択されたメモリ区分境界に基づいたバンク選択出力信号ＢＳＥＬを出力することができる。実施形態において、メモリ境界オプション１８は、区分境界指示信号をバンク選択エンコーダ２に出力して上位メモリ・バンクと下位メモリ・バンクの間の境界線を示すことができる複数の区分境界指示端子を有する。同時動作フラッシュ・メモリ装置を複数の所定の区分境界のうちのどれかにおいて上位メモリ・バンクと下位メモリ・バンクにフレキシブルに区分することができるため、メモリ境界オプション１８は、複数の可能なメモリ区分境界を示すことができる区分指示回路を含む。所定のメモリ区分境界のうちの特定のものを選択した後、選択されたメモリ区分境界を示すためにメモリ境界オプション１８によってメモリ区分指示信号が生成される。メモリ境界オプション１８内の区分指示回路については、後でさらに詳細に説明する。
【００１６】
メモリ区分境界指示信号を受け取るようにメモリ境界オプション１８の区分境界指示端子に接続されたバンク選択エンコーダ２は、受け取った区分境界指示信号に応じてバンク選択コード（ＢＳＣ）の１組のコード・ビットを生成することができる。ある実施形態において、バンク選択コード２は、複数の所定のメモリ区分境界をそれぞれ一義的に同定する複数組のバンク選択コードを記憶するＲＯＭアレイを含む。メモリ境界オプション１８から特定のメモリ区分境界を示す区分境界指示信号を受け取ると、バンク選択エンコーダ２は、選択されたメモリ区分境界に対応するバンク選択コードの複数のコード・ビットを出力する。
【００１７】
バンク選択エンコーダ２からバンク選択コードを受け取るように接続されたバンク選択デコーダ３は、さらに、複数のメモリ・アドレス入力から複数のメモリ・アドレス・ビットを受け取るように接続される。バンク選択デコーダ３は、バンク選択コードと入力メモリ・アドレス・ビットによって示された選択されたメモリ区分境界に基づいて、特定のメモリ・アドレスが下位メモリ・バンクと上位メモリ・バンクのどちらに属するかを示すバンク選択出力信号ＢＳＥＬを出力する。本発明によるバンク選択デコーダ３のいくつかの実施形態を後で詳細に説明する。
【００１８】
図３は、本発明によるフレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ不揮発性メモリ装置用のバンク選択回路の実施形態のより詳細のブロック図を示す。バンク選択回路は、一般に、バンク選択エンコーダ２と、論理ビットＯ決定回路４と、論理ビットＰ決定回路６と、論理ビットＱ決定回路８と、出力論理回路１０とを有する。図２に示したように、論理ビットＯ、Ｐ及びＱ決定回路４，６，８及び出力論理回路１０は、組み合わされてバンク選択デコーダ３を構成する。図２に示したようなメモリ境界オプション１８とエンコーダ２が、図３に示したようなバンク選択エンコーダ２と組み合わされる。バンク選択エンコーダ２は、複数の所定の区分境界から選択されたメモリ区分境界におけるメモリの上位バンクメモリと下位バンク・メモリへの区分に基づいてバンク選択コードの複数のコード・ビットを生成することができる。
【００１９】
また、本発明によるバンク選択回路は、複数のメモリ・アドレス入力を有し、論理ビットＯ、Ｐ及びＱ決定回路４，６及び８は、それぞれ、バンク選択エンコーダ２からコード・ビットのうちの少なくとも一部のビットを受け取り、メモリ・アドレス・ビットからメモリ・アドレス入力のうちの少なくとも一部のビットを受け取るように接続される。出力論理回路１０は、論理ビットＯ、Ｐ及びＱ決定回路からそれぞれ論理ビットＯ、Ｐ及びＱを受け取り、区分境界に基づいて任意の特定のメモリ・アドレスを示すバンク選択信号ＢＳＥＬを上位メモリ・バンクと下位メモリ・バンクのどちらかに出力するバンク選択出力１１を有する。
【００２０】
図４は、複数の列１４ａ，１４ｂ，１４ｃ，．．．及び複数の行１６ａ，１６ｂ，１６ｃ，．．．に配列された複数のＲＯＭセル１２ａ，１２ｂ，１２ｃ，．．．を有した読取り専用メモリ（ＲＯＭ）を含むバンク選択エンコーダ２の実施形態を示す。図４に示した例において、ＲＯＭアレイ１２は、８列×９行のＲＯＭセルを含む。さらに他の実施形態において、ＲＯＭセル１２ａ，１２ｂ，１２ｃ，．．．はそれぞれ、約２．３／０．７のチャネルの幅と長さの比（Ｗ／Ｌ）を有する。ＲＯＭアレイ１２は、当業者に既知の方法で半導体集積回路上に物理的に組み込むことができる。
【００２１】
この実施形態において、バンク選択エンコーダ２は、さらに、メモリを上位メモリ・バンクと下位メモリ・バンクに分離するために、複数の所定の区分境界から選択されたメモリ区分境界を指定することができる区分指示回路１８を有する。図２のメモリ境界オプション１８の実施形態は、図４に示した区分指示回路１８として詳細に示される。図４に示した区分指示回路１８は、ＲＯＭ内のＲＯＭセルの列１６ａ，１６ｂ，１６ｃ，．．．のそれぞれに接続された複数の境界指示端子２０ａ，２０ｂ，２０ｃ，．．．を備える。
【００２２】
さらに他の実施形態において、区分指示回路１８は、２４ＭＢ／８ＭＢの上位／下位メモリ・バンク区分を示すために、複数の可能な区分境界から選択されたメモリ区分境界を指定する上位バンク導体線ギャップ、たとえばギャップ２４によって分離された第１及び第２の上位バンク導体線セグメント２０，２２を含む上位バンク導体線３２を備える。上位バンク導体線セグメント２０は、直流共通電圧Ｖccを受け取るように接続された第１の端部を有し、第２の上位バンク導体線セグメント２２は、接地された第２の端部を有する。
【００２３】
区分指示回路１８は、さらに、２４ＭＢ／８ＭＢの上位／下位バンク区分を示すメモリ区分境界を指定するために、下位バンク導体線ギャップ、たとえば図４に示したギャップ３０によって分離された第１及び第２の下位バンク導体線セグメント２６，２８を含む下位バンク導体線３４を備える。第１の下位バンク導体線セグメント２６は、直流共通電圧Ｖccを受け取るように接続された第１の端部を有し、第２の下位バンク導体線セグメント２８は、接地された第２の端部を有する。第１の上位バンク導体線セグメント２０及び下位バンク導体線セグメント２６は、互いに反対側に位置決めされ、第２の上位バンク導体線セグメント２２と下位バンク導体線セグメント２８は、互いに反対側に位置決めされる。それぞれの上位バンク導体線３２及び下位バンク導体線３４上の２４ＭＢ／８ＭＢのメモリ区分境界を指定する上位バンク導体線ギャップ２４及び下位バンク導体線ギャップ３０は、互いに対応するように位置決めされる。
【００２４】
上位バンク導体線３２は、上位バンク導体線３２に沿ったいくつかの位置のうちの１つにある上位バンク導体線ギャップ２４によって第１及び第２の上位バンク導体線セグメント２０及び２２に分離することができ、各位置は、所定のメモリ区分境界をそれぞれ指定する。また、下位バンク導体線３４は、下位バンク導体線３４に沿ったいくつかの位置のうちの１つにある下位バンク導体線ギャップ３０によって第１及び第２の下位バンク導体線セグメント２６及び２８に分離することができ、各位置が、所定のメモリ区分境界をそれぞれ指定する。たとえば、図１に示したように、３２ＭＢフラッシュ・メモリを、１６ＭＢ／１６ＭＢ、１８ＭＢ／１４ＭＢ、２０ＭＢ／１２ＭＢ、２２ＭＢ／１０ＭＢ、２４ＭＢ／８ＭＢ、２６ＭＢ／６ＭＢ、２８ＭＢ／４ＭＢ、３０ＭＢ／２ＭＢ、及び３１．５ＭＢ／０．５ＭＢの区分境界のいずれかにおいて上位バンクと下位バンクとに分離することができる。
【００２５】
図４を再び参照すると、複数のＮＯＲゲート３６ａ，３６ｂ，３６ｃ，．．．はそれぞれ、上位バンク導体線３２と下位バンク導体線３４に接続された第１及び第２の入力を有する。ＮＯＲゲート３６ａ，３６ｂ，３６ｃ，．．．の出力は、それぞれの区分境界指示端子２０ａ，２０ｂ，２０ｃ，．．．を構成する。上位バンク導体線３２と下位バンク導体線３４が、指定されたギャップで切断されたとき、ギャップが配置されたそれぞれの上位バンク導体線３２及び下位バンク導体線３４に入力が接続された対応するＮＯＲゲートは、論理ビット「１」を生成し、他のＮＯＲゲートは、それぞれ論理ビット「０」を生成する。たとえば、上位バンク導体線３２及び下位バンク導体線３４が、２４ＭＢ／８ＭＢの上位バンク／下位バンク比を有する選択されたメモリ区分境界を指定するように各ギャップ２４及び３０において切断されたとき、対応するＮＯＲゲート３６ｅは、論理ビット「１」を生成し、他のＮＯＲゲート３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｆ，３６ｇ，３６ｈ及び３６ｉは、それぞれ論理ビット「０」を生成する。
【００２６】
さらに他の実施形態において、バンク選択エンコーダ２は、さらに、複数の列に配列された複数の反転器３８ａ，３８ｂ，３８ｃ，．．．を有し、 反転器３８ａ，３８ｂ，３８ｃ，．．．の各列は、ＲＯＭアレイ１２のＲＯＭセルの列１４ａ，１４ｂ，１４ｃ，．．．のそれぞれに接続される。ＢＳＣ（６），ＢＳＣ（Ｓ），．．．ＢＳＣ（０）として指定されるバンク選択回路２の出力は、対応するギャップ、たとえば上位バンク導体線３２及び下位バンク導体線３４にそれぞれ沿ったギャップ２４及び３０によって指定されたような所定の区分境界から選択されたメモリ区分境界に基づいてバンク選択コードの各コード・ビットを出力する。
【００２７】
ＲＯＭにおいてＲＯＭセルアレイ内のＲＯＭセルの列１４ａ，１４ｂ，１４ｃ，．．．は、図４の下部に示したような各入力Ｈ（７），Ｌ（７），Ｈ（６）．．．Ｌ（０）を有し、文字Ｈは論地ビット「１」を指定し、文字「Ｌ」は論理ビット「０」を指定する。出力ＢＳＣ（６），ＢＳＣ（５），．．．ＢＳＣ（０）におけるバンク選択コードのコード・ビットは、区分指示回路１８内の上位バンク導体線及び下位バンク導体線に沿ったギャップによって指定された選択区分境界にしたがって生成される。各区分境界ごとに固有の１組のバンク選択コードが生成される。たとえば、図４に示したように、３２ＭＢフラッシュ・メモリ装置に２４ＭＢ／８ＭＢの上位／下位バンク区分が必要な場合は、上位バンク導体線３２及び下位バンク導体線３４が各ギャップ２４及び３０において分断され、それによりＲＯＭアレイ１２内のＲＯＭセルの行１６ｅの区分境界指示端子２０ｅに論理ビット「１」が生成され、他の行１６ａ．．１６ｄと１６ｆ．．１６ｉはそれぞれ、区分指示回路１８内の各区分境界指示端子２０ａ．．２０ｄと２０ｆ．．２０ｉから論理ビット「０」を受け取る。ＲＯＭセルの行１６ｅに論理ビット「１」を受け取ると、バンク選択エンコーダは、出力ＢＳＣ（６），ＢＳＣ（５），．．．ＢＳＣ（０）にバンク選択コード１０１１００１をそれぞれ出力する。
【００２８】
図５に示したような実施形態において、本発明によるバンク選択回路内のバンク選択デコーダ３は、複数のＮＡＮＤゲート１５０，１５２，１５４及び１５６と、複数のＮＯＲゲート１５８，１６０及び１６２と、結合ＮＯＲゲート１６４と、バンク選択ＢＳＥＬを生成する反転器１６６とを有する論理ゲートの複数の段を含む。第１段のＮＡＮＤゲート１５０，１５２及び１５４は、メモリ・アドレスｐＡ（２０），ｐＡ（１９），ｐＡ（１８）及びｐＡ（１７）の非反転ビットと反転ビットの様々な組合せを受け取るように接続される。入力ビットｐＡ（１９Ｂ），ｐＡ（１８Ｂ）及びｐＡ（１７Ｂ）は、それぞれメモリ・アドレス入力ビットｐＡ（１９），ｐＡ（１８）及びｐＡ（１７）の反転ビットである。ＮＡＮＤゲートの第１段には、ＮＡＮＤゲートへの入力として反転及び非反転メモリ・アドレス・ビットｐＡ（２０），ｐＡ（１９），ｐＡ（１８）及びｐＡ（１７）のすべての可能な組合せをカバーするＮＡＮＤゲート１５０，１５２及び１５４の他に複数のＮＡＮＤゲート（図５に示していない）が含まれる。また、ＮＡＮＤゲートの第１段は、メモリ・アドレス・ビットｐＡ（２０），ｐＡ（１９），ｐＡ（１８），ｐＡ（１７），ｐＡ（１６），ｐＡ（１５）及びバンク選択強制信号ＳＳＡＣＴを受け取るように接続された複数の入力を有するＮＡＮＤゲート１５６を含む。バンク選択強制信号ＳＳＡＣＴは、図１に示したような上位メモリ・バンクに割り当てられた隠蔽セクタＳＡ６３内のメモリ・アドレスがアクセスされるときに、バンク選択出力ＢＳＥＬが、メモリ・バンクの一方たとえば上位メモリ・バンクを指すように強制されることをバンク選択デコーダ３に示す。バンク選択強制信号ＳＳＡＣＴについては、後でさらに詳しく説明する。
【００２９】
図５に示したように、バンク選択デコーダ３は、さらに、それぞれ２つの入力を有する複数の第２段ＮＯＲゲート１５８，１６０及び１６２を含み、ＮＯＲゲートの第１の入力は、バンク選択コード・ビットＢＳＣ０′，ＢＳＣ１′及びＢＳＣ７′をそれぞれ受け取るように接続される。ＮＯＲゲート１５８，１６０及び１６２の第２の入力は、ＮＡＮＤゲート１５０，１５２及び１５４の出力にそれぞれ接続される。複数の追加の第２段ＮＯＲゲート（図５に示していない）は、追加の第１段ＮＡＮＤゲート（図５に示していない）に接続され、他のバンク選択コード・ビットＢＳＣ２′，ＢＳＣ３′，．．．ＢＳＣ６′を受け取る入力を有する。第２段反転器１６８は、第１段ＮＡＮＤゲート１５６の出力に接続される。図５に示した実施形態に関して、バンク選択コードＢＳＣｎ′のコード・ビットを次の表１に示す。ここで、ｎは、０から７までのバンク選択コード・ビットの順番である。
【００３０】
【表１】
0004279469.tif 000002
さらに、図５に示したようなバンク選択デコーダ３は、入力が第２段ＮＯＲゲート１５８，１６０，１６２及び第２段反転器１６８に接続された結合ＮＯＲゲート１６４を有する。結合ＮＯＲゲート１６４は、バンク選択コード・ビットＢＳＣ２′，ＢＳＣ３′，．．．ＢＳＣ６′（図５に示していない）を受け取るように接続された入力を有する追加の第２段ＮＯＲゲートの出力に接続された追加の入力を有する。結合ＮＯＲゲート１６４の出力は、バンク選択出力信号ＢＳＥＬを出力する反転器１６６に接続される。
【００３１】
代替の実施形態において、本発明による図２のブロック図に示したようなバンク選択デコーダ３は、論理ビットＵ、Ｐ及びＱ決定回路４，６，８ならびに図３に示したような出力論理回路１０とを有する。論理ビットＰ決定回路６は、バンク選択エンコーダ２からの第１の複数のコード・ビットと、メモリ・アドレス入力からの第１の複数のメモリ・アドレス・ビットとを受け取るように接続される。図６は、複数のｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ４２，４４，４６，４８，５０及び５２を含む本発明による論理ビットＰ決定回路の実施形態を示す。ＰＭＯＳトランジスタ４２は、ソースが直流共通の電圧Ｖccを受け取るように接続され、ゲートがメモリ・アドレスのビットｐＡ（１９）を受け取るように接続される。ＰＭＯＳトランジスタ４４は、ソースが直流共通電圧Ｖccを受け取るように接続され、ゲートがメモリ・アドレスのビットｐＡ（１８）を受け取るように接続される。同様に、ＰＭＯＳトランジスタ４６は、ソースが直流共通電圧Ｖccを受け取るように接続され、ゲートがメモリ・アドレスのビットｐＡ（１７）を受け取るように接続される。
【００３２】
ＰＭＯＳトランジスタ４８は、ソースがＰＭＯＳトランジスタ４２のドレインに接続され、ゲートが、図４に示し前に説明したようなバンク選択エンコーダ２によって生成されたバンク選択コードのコード・ビットＢＳＣ（５）を受け取るように接続され、ドレインが論理ビットＰ出力５４に接続される。図６に示したように、ソースがＰＭＯＳトランジスタ５０は、ＰＭＯＳトランジスタ４４のドレインに接続され、ゲートがバンク選択コードのコード・ビットＢＳＣ（４）を受け取るように接続され、ドレインが論理ビットＰ出力５４に接続される。同様に、ＰＭＯＳトランジスタ５２は、ソースがＰＭＯＳトランジスタ４６のドレインに接続され、ゲートがバンク選択コードのコード・ビットＢＳＣ（３）を受け取るように接続され、ドレインが論理ビットｐ出力５４に接続される。
【００３３】
図６に示したように、論理ビットＰ決定回路６は、さらに、複数のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ５６，５８，６０，６２，６４及び６６を有する。ＮＭＯＳトランジスタ５６，５８及び６０の各ゲートは、メモリ・アドレス・ビットｐＡ（１７），ｐＡ（１８）及びｐＡ（１９）をそれぞれ受け取るように接続される。ＮＭＯＳトランジスタ６０のドレインは、ＮＭＯＳトランジスタ５８のソースに接続され、ＮＭＯＳトランジスタ５８のドレインは、ＮＭＯＳトランジスタ５６のソースに接続される。ＮＭＯＳトランジスタ６０のソースは接地され、ＮＭＯＳトランジスタ５６のドレインは論理ビットＰ出力５４に接続される。
【００３４】
ＮＭＯＳトランジスタ６２，６４及び６６のゲートは、図３に示し前に説明したようなバンク選択エンコーダ２によって生成されたバンク選択コードのコード・ビットＢＳＣ（３）、ＢＳＣ（４）及びＢＳＣ（Ｓ）をそれぞれ受け取るように接続される。図６において、ＮＭＯＳトランジスタ６６のドレインは、ＮＭＯＳトランジスタ６４のソースに接続され、ＮＭＯＳトランジスタ６４のドレインは、ＮＭＯＳトランジスタ６２のソースに接続される。ＮＭＯＳトランジスタ６６のソースは接地され、ＮＭＯＳトランジスタ６２のドレインは、論理ビットＰ出力５４に接続される。ＮＭＯＳトランジスタ６０と６６のドレインが接続され、ＮＭＯＳトランジスタ５８と６４のドレインが接続される。メモリ・アドレス・ビットｐＡ（１７），ｐＡ（１８）及びｐＡ（１９）が、第１の複数のメモリ・アドレス・ビットを構成し、コード・ビットＢＳＣ（３），ＢＳＣ（４）及びＢＳＣ（５）が、バンク選択コードの第１の複数のコード・ビットを構成する。
【００３５】
図７は、複数のＰＭＯＳトランジスタ６８，７０，７２，７４，７６及び７８を含む本発明による論理ビットＱ決定回路８の実施形態を示す。ＰＭＯＳトランジスタ６８は、ソースが直流共通電圧Ｖccを受け取るように接続され、ゲートがメモリ・アドレス・ビットｐＡ（１９）を受け取るように接続される。ＰＭＯＳトランジスタ７０は、ソースがＰＭＯＳトランジスタ６８のドレインに接続され、ゲートがメモリ・アドレス・ビットｐＡ（１８）を受け取るように接続され、ドレインが論理ビットＱ出力８０に接続される。ＰＭＯＳトランジスタ７２は、ソースが直流共通電圧Ｖccを受け取るように接続され、ゲートが、図３に示し前に説明したようなバンク選択エンコーダ２によって生成されたバンク選択コードのコード・ビットＢＳＣ（２）を受け取るように接続され、ドレインがＰＭＯＳトランジスタ６８のドレインに接続される。
【００３６】
図７に示したように、ＰＭＯＳトランジスタ７４は、ソースがＰＭＯＳトランジスタ７２と６８のドレインに接続され、ゲートがバンク選択コードのコード・ビットＢＳＣ（Ｉ）を受け取るように接続され、ドレインが論理ビットＱ出力８０に接続される。ＰＭＯＳトランジスタ７６は、ソースが直流共通電圧Ｖccを受け取るように接続され、ゲートがメモリ・アドレス・ビットｐＡ（１７）を受け取るように接続される。ＰＭＯＳトランジスタ７８は、ソースがＰＭＯＳトランジスタ７６のドレインに接続され、ゲートがバンク選択コードのコード・ビットＢＳＣ（Ｏ）を受け取るように接続され、ドレインが論理ビットＱ出力８０に接続される。メモリ・アドレス・ビットｐＡ（１７）、ｐＡ（１８）及びｐＡ（１９）は、論理ビットＰ出力回路６の第１の複数のメモリ・アドレス・ビットのものと同じである。コード・ビットＢＳＣ（０）、ＢＳＣ（１）及びＢＳＣ（２）は、バンク選択コードの第２の複数のコード・ビットを構成する。
【００３７】
本発明による論理ビットＱ決定回路８は、図７に示したような複数のＰＭＯＳトランジスタ８２，８４，８６，８８，９０及び９２を有する。ＮＭＯＳトランジスタ８２は、ゲートが、メモリ・アドレス・ビットｐＡ（１７）を受け取るように接続され、ドレインが、論理ビットＱ出力８０に接続される。ＮＭＯＳトランジスタ８４は、ゲートが、バンク選択コードのコード・ビットＢＳＣ（２）を受け取るように接続され、ドレインが、ＮＭＯＳトランジスタ８２のソースに接続される。ＮＭＯＳトランジスタ８６は、ソースが接地され、ゲートがメモリ・アドレス・ビットｐＡ（１９）を受け取るように接続され、ドレインがＮＭＯＳトランジスタ８４のソースに接続される。
【００３８】
ＮＭＯＳトランジスタ８８は、ゲートがバンク選択コードのコード・ビットＢＳＣ（０）を受け取るように接続され、ドレインが論理ビットＱ出力８０に接続され、ソースがＮＭＯＳトランジスタ８２のソースに接続される。ＮＭＯＳトランジスタ９０は、ゲートがバンク選択コードのコード・ビットＢＳＣ（１）を受け取るように接続され、ドレインがＮＭＯＳトランジスタ８２及び８８のソースに接続される。ＮＭＯＳトランジスタ９２は、ソースが接地され、ゲートがメモリ・アドレス・ビットｐＡ（１８）を受け取るように接続され、ドレインがＮＭＯＳトランジスタ９０のソースに接続される。
【００３９】
図８は、複数のＰＭＯＳトランジスタ９４，９６，９８，１００及び１０２を含む本発明による論理ビットＵ決定回路４の実施形態の回路図を示す。ＰＭＯＳトランジスタ９４は、ソースが直流共通電圧Ｖccを受け取るように接続され、ゲートがメモリ・アドレスのメモリ・アドレス・ビットｐＡ（２Ｏ）を受け取るように接続され、ドレインが論理ビットＵ出力１０４に接続される。ＰＭＯＳトランジスタ９６は、ソースが直流共通電圧Ｖccに接続され、ゲートが、メモリ・アドレスのメモリ・アドレス・ビットｐＡ（１６）を受け取るように接続される。同様に、ＰＭＯＳトランジスタ９８及び１００は、そのソースが、直流共通電圧Ｖccを受け取るように接続されている。ＰＭＯＳトランジスタ９８及び１００のゲートは、メモリ・アドレスのメモリ・アドレス・ビットｐＡ（１５）と、ＳＳＡＣＴとして示されたバンク選択強制信号とをそれぞれ受け取るように接続される。ＰＭＯＳトランジスタ９６，９８及び１００のドレインは互いに接続される。ＰＭＯＳトランジスタ１０２のソースは、ＰＭＯＳトランジスタ９６，９８及び１００のドレインに接続される。ＰＭＯＳトランジスタ１０２のゲートは、図４に示し前に説明したようなバンク選択エンコーダ２によって生成されるバンク選択コードのコード・ビットＢＳＣ（６）を受け取るように接続される。図８を再び参照すると、ＰＭＯＳトランジスタ１０２のドレインは、論理ビットＵ出力１０４に接続される。
【００４０】
図８に示したように、論理ビットＯ決定回路は、さらに、複数のＮＭＯＳトランジスタ１０６，１０８，１１０，１１２及び１１４を有する。ＮＭＯＳトランジスタ１０６のゲートは、バンク選択強制信号ＳＳＡＣＴを受け取るように接続され、ＮＭＯＳトランジスタ１０６のドレインは、論理ビットＵ出力１０４に接続される。ＮＭＯＳトランジスタ１０８，１１０及び１１２のゲートは、それぞれメモリ・アドレス・ビットｐＡ（１５）、ｐＡ（１６）及びｐＡ（２Ｏ）を受け取るように接続される。ＮＭＯＳトランジスタ１０８のドレインは、ＮＭＯＳトランジスタ１０６のソースに接続され、ＮＭＯＳトランジスタ１１０のドレインは、ＮＭＯＳトランジスタ１０８のソースに接続される。ＮＭＯＳトランジスタ１１２のドレインは、ＮＭＯＳトランジスタ１１０のソースに接続され、ＮＭＯＳトランジスタ１１２のソースは接地される。ＮＭＯＳトランジスタ１１４は、ゲートがバンク選択コードのコード・ビットＢＳＣ（６）を受け取るように接続され、ドレインが論理ビットＵ出力１０４に接続される。ＮＭＯＳトランジスタ１１４のソースは、ＮＭＯＳトランジスタ１１２のドレインとＮＭＯＳトランジスタ１１０のソースに接続される。メモリ・アドレス・ビットｐＡ（１５）、ｐＡ（１６）及びｐＡ（２０）は、第２の複数のメモリ・アドレス・ビットを構成する。
【００４１】
バンク選択強制信号ＳＳＡＣＴは、図１に示したような上位バンクに属する隠蔽セクタＳＡ６３がアクセスされるときに、図３に示したようなバンク選択回路出力信号ＢＳＥＬが上位メモリ・バンクを強制的に指示するようにするために使用され、メモリ区分境界は、上位バンク／下位バンク区分比が３１．５ＭＢ／０．５ＭＢのモードで設定される。図８に示したようなバンク選択強制信号ＳＳＡＣＴとしてＰＭＯＳトランジスタ１００とＮＭＯＳトランジスタ１０６のゲートに論理ビット「０」が印加されるとき、図３に示したような出力論理回路１０の出力ＢＳＥＬは、論理ビット「０」である。したがって、ＳＳＡＣＴ信号 「０」は、隠蔽セクタＳＡ６３内のメモリ・アドレスを上位メモリ・バンクに指示する。他のメモリ区分モードにおいて、バンク選択強制信号ＳＳＡＣＴは無視される。
【００４２】
図１２は、ＡＮＤゲート１１８とＮＯＲゲート１２０を含む本発明によるバンク選択回路内の出力論理回路１０の実施形態を示す。ＡＮＤゲート１１８の入力は、それぞれ図６及び図７に示したような論理ビットＰ決定回路６及び論理ビットＱ決定回路８０に接続されている。図１２を参照すると、ＮＯＲゲート１２０は、１つの入力が、ＡＮＤゲート１１８の出力に接続され、もう１つの入力が、図８に示したような論理ビットＵ決定回路４の論理ビットＵ出力１０４に接続される。図１２に示したような出力論理回路１０内のＮＯＲゲート１２０の出力は、本発明によるバンク選択回路の単一ビット出力１１を構成する。出力１１は、バンク選択出力信号ＢＳＥＬを生成する。
【００４３】
図６〜図８に示し前に説明した論理ビットＵ、Ｐ及びＱ決定回路の実施形態に適用可能なメモリ・アドレス・ビットｐＡ（２０），ｐＡ（１９），ｐＡ（１８），ｐＡ（１７），ｐＡ（１６）及びｐＡ（１５）の符号化を下の表２に示す。
【００４４】
【表２】
0004279469.tif 000003
メモリ・アドレス・ビットｐＡ（２０），ｐＡ（１９），ｐＡ（１８）及びｐＡ（１７）はそれぞれ、各メモリ区分ごとに論理ビット「１」または論理ビット 「０」を割り当てられる。メモリ・アドレス・ビットｐＡ（１６）とｐＡ（１５）は、３１．５ＭＢ／０．５ＭＢモードのメモリ区分だけに有効である。３０ＭＢ／２ＭＢ、２８ＭＢ／４ＭＢ、．．．１６ＭＢ／１６ＭＢなどの他のモードのメモリ区分において、「Ｘ」として示したエントリを有するメモリ・アドレス・ビットｐＡ（１６）及びｐＡ（１５）は、出力論理回路１０の出力１１に影響しない。
【００４５】
図４，図６，図７及び図８に示した実施形態に適用されるような前の表２に示したメモリ区分のバンク選択コードのコード・ビットを下の表３に示す。
【００４６】
【表３】
0004279469.tif 000004
前の表３に示したようなバンク選択コードのコード・ビットと、表２に示したようなメモリ・アドレス・ビットが、図４，図６，図６，図８及び図１２に示し前に説明したような回路に適用されるとき、出力論理回路１０の出力１１は、メモリ・アドレスが下位メモリ・バンクに属するときは論理ビット「１」、メモリ・アドレスが上位メモリ・バンクに属するときは論理ビット「０」のバンク選択出力信号ＢＳＥＬを生成する。この実施形態において、下位メモリ・バンクは、総メモリ３２ＭＢのうち多い場合は１６ＭＢ少ない場合は０．５ＭＢを占めることができる。
【００４７】
図９は、本発明による論理ビットＰ決定回路６の代替の実施形態の論理回路を示す。図９に示したような論理ビットＰ決定回路の論理回路は、複数のＰＭＯＳ及びＮＭＯＳトランジスタを有する図６の論理ビットＰ決定回路に相当するものである。図９を参照すると、論理ビットＰ決定回路６は、３つのＯＲゲート１７０，１７２，１７４と、ＮＡＮＤゲート１７６とを有する。ＯＲゲート１７０は、その入力がメモリ・アドレス・ビットｐＡ（１７）及びバンク選択コード・ビットＢＳＣ（３）を受け取るように接続される。ＯＲゲート１７２は、その入力がメモリ・アドレス・ビットｐＡ（１８）及びバンク選択コード・ビットＢＳＣ（４）を受け取るように接続される。ＯＲゲート１７４は、入力が、メモリ・アドレス・ビットｐＡ（１９）とバンク選択コード・ビットＢＳＣ（５）を受け取るように接続される。ＮＡＮＤゲート１７６は、ＯＲゲート１７０，１７２及び１７４の出力に接続された３つの入力と、論理ビットＰを生成する出力５４とを有する。
【００４８】
図１０は、本発明によるバンク選択回路における論理ビットＱ決定回路８の代替実施形態の論理回路を示す。図１０に示したような論理ビットＱ決定回路の論理回路は、複数のＰＭＯＳ及びＮＭＯＳのトランジスタを有する図７に示したような論理ビットＱ決定回路に相当するものである。図１０を参照すると、論理ビットＱ決定回路８は、２つのＡＮＤゲート１７８及び１８０と、２つのＯＲゲート１８２及び１８４と、１つのＮＡＮＤゲート１８６とを有する。ＡＮＤゲート１８０は、入力がメモリ・アドレス・ビットｐＡ（１９）とバンク選択コード・ビットＢＳＣ（２）を受け取るように接続される。ＡＮＤゲート１７８は、その入力がメモリ・アドレス・ビットｐＡ（１８）及びバンク選択コード・ビットＢＳＣ（１）を受け取るように接続される。ＯＲゲート１８２は、その入力がメモリ・アドレス・ビットｐＡ（１７）及びバンク選択コード・ビットＢＳＣ（０）を受け取るように接続される。ＯＲゲート１８４は、その入力がＡＮＤゲート１７８及び１８０の出力に接続される。ＯＲゲート１８２及び１８４の出力は、ＮＡＮＤゲート１８６の入力に接続され、ＮＡＮＤゲート１８６は、メモリ・アドレス入力ｐＡ（１７）、ｐＡ（１８）及びｐＡ（１９）とバンク選択コード入力ＢＳＣ（０），ＢＳＣ（１）及びＢＳＣ（２）とに応じて論理ビットＱを生成する。
【００４９】
図１１は、本発明によるバンク選択回路における論理ビットＯ決定回路４の代替の実施形態の論理回路を示す。図１１に示したような論理ビットＯ決定回路の論理回路は、複数のＰＭＯＳ及びＮＭＯＳトランジスタを有する図８に示したような論理ビットＯ決定回路に相当するものである。図１１を参照すると、論理ビットＯ決定回路は、ＡＮＤゲート１８８，ＯＲゲート１９０及びＮＡＮＤゲート１９２を有する。ＡＮＤゲート１８８は、バンク選択強制信号ＳＳＡＣＴ及びメモリ・アドレス・ビットｐＡ（１５）とｐＡ（１６）を受け取るように接続された３つの入力を有する。ＯＲゲート１９０は、１つの入力がＡＮＤゲート１８８の出力に接続され、もう１つの入力がバンク選択コード・ビットＢＳＣ（６）を受け取るように接続される。ＮＡＮＤゲート１９２は、ＯＲゲート１９０の出力に接続された１つの入力と、メモリ・アドレス・ビットｐＡ（２０）を受け取るように接続されたもう１つの入力と、メモリ・アドレス入力ｐＡ（１５）、ｐＡ（１６）、ｐＡ（２０）、バンク選択コード・ビットＢＳＣ（６）及びバンク選択強制信号ＳＳＡＣＴに応じて論理ビットＯを生成する出力１０４とを有する。
【００５０】
図９〜図１１に示したような論理ビットＯ、Ｐ及びＱ出力は、前に説明した図１２に示したような論理ビット出力回路１０に接続される。前の表２に示したようなメモリ・アドレス・ビットｐＡ（２０）、ｐＡ（１９）、ｐＡ（１８）、ｐＡ（１７）、ｐＡ（１６）及びｐＡ（１５）の符号化は、図９〜図１１に示したよう論理ビットＯ、Ｐ及びＱ決定回路に適用可能である。さらに、前の表３のバンク選択コード・ビットのリストは、図９〜図１１に示したような論理ビットＯ、Ｐ及びＱ決定回路にも適用可能である。図１２に示したような同じバンク選択出力信号ＢＳＥＬは、図９〜図１１に示したような論理ビットＯ、Ｐ及びＱ決定回路がそれぞれ、図６〜図８に示したような論理ビットＯ、Ｐ及びＱ決定回路と置き換えられた場合に生成される。
【００５１】
（産業上の利用可能性）
本発明によるバンク選択回路は、フレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置内の上位メモリ・バンク及び下位メモリ・バンクのどちらかにメモリ・アドレスを指定するために利用可能である。本発明によるバンク選択回路は、メモリ・アドレス入力に応じて複数の所定の区分境界から選択されたメモリ区分境界に基づいて、メモリ・アドレスが上位メモリ・バンクと下位メモリ・バンクとのいずれかに属するかを示すバンク選択信号を生成する。本発明によるバンク選択回路は、同じ半導体チップ上のフレキシブル区分フラッシュ・メモリ・アレイに組み込むことができる。あるいは、本発明によるバンク選択回路は、バンク選択回路によってアクセスされるフラッシュ・メモリ・アレイと別個の半導体チップに組み込むことができる。
【００５２】
本発明をその特定の実施形態に関して説明したが、特許請求の範囲に示した本発明の範囲内にある多くの変形を行うことができる。
【図面の簡単な説明】
【図１】  図１は、メモリを上位メモリ・バンクと下位メモリ・バンクとに区分する複数のフレキシブル区分境界線を有する複数のメモリ・ブロック・セルを有するフラッシュ・メモリ装置を示す図である。
【図２】  図２は、本発明によるバンク選択回路の簡略化したブロック図である。
【図３】  図３は、本発明によるバンク選択回路のより詳細なブロック図である。
【図４】  図４は、本発明によるバンク選択回路内のバンク選択エンコーダの実施形態を示す回路図である。
【図５】  図５は、本発明によるバンク選択回路内のバンク選択デコーダの実施形態を示す論理回路である。
【図６】  図６は、本発明によるバンク選択回路内の論理ビットＰ決定回路の実施形態を示す回路図である。
【図７】  図７は、本発明によるバンク選択回路内の論理ビットＱ決定回路の実施形態を示す回路図である。
【図８】  図８は、本発明によるバンク選択回路内の論理ビットＯ決定回路を示す回路図である。
【図９】  図９は、本発明によるバンク選択回路内の論理ビットＰ決定回路の代替実施形態を示す論理回路である。
【図１０】  図１０は、本発明によるバンク選択回路内の論理ビットＱ決定回路の代替実施形態を示す論理回路である。
【図１１】  図１１は、本発明によるバンク選択回路内の論理ビットＯ決定回路の代替実施形態を示す論理回路である。
【図１２】  図１２は、本発明によるバンク選択回路内の出力論理回路の実施形態を示す回線図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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