(57)【特許請求の範囲】
【請求項１】
表面に２組のソース電極及びゲートパッド電極を有し、裏面に共通のドレイン電極を有する１チップデュアル型ＭＯＳＦＥＴにおいて、
前記ソース電極上に設けられる複数のソースバンプ電極をチップの中心点に対して点対称の位置に配置し、前記ゲート電極上に設けられるゲートバンプ電極を前記チップの対角線上に配置することを特徴とする１チップデュアル型絶縁ゲート型半導体装置。
【請求項２】
前記ドレイン電極には、チップサイズよりも小さい金属板を設けることを特徴とする請求項１に記載の１チップデュアル型絶縁ゲート型半導体装置。
【請求項３】
前記バンプ電極はすべて同一径であることを特徴とする請求項１に記載の１チップデュアル型絶縁ゲート型半導体装置。
【請求項４】
前記チップは、プリント基板にフェイスダウンで実装されることを特徴とする請求項１に記載の１チップデュアル型絶縁ゲート型半導体装置。
【請求項５】
前記ソースバンプ電極は前記ゲートバンプ電極より多く設けることを特徴とする請求項１に記載の１チップデュアル型絶縁ゲート型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳＦＥＴに係り、特に二次電池に内蔵できるバッテリーマネジメントを行うＭＯＳＦＥＴ関する。
【０００２】
【従来の技術】
携帯端末の普及に伴い小型で大容量のリチュウムイオン電池が求められるようになってきた。このリチュウムイオン電池の充放電のバッテリーマネージメントを行う保護回路基板は携帯端末の軽量化のニーズにより、より小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路装置はリチュウムイオン電池の容器内に内蔵されるために小型化が求められ、チップ部品を多用したＣＯＢ(Ｃｈｉｐ  ｏｎ  Ｂｏａｒｄ)技術が駆使され、小型化の要求に応えてきた。しかし一方ではリチュウムイオン電池に直列にスイッチング素子を接続するのでこのスイッチング素子のオン抵抗も極めて小さくするニーズがあり、これが携帯電話では通話時間や待機時間を長くするために不可欠の要素である。
【０００３】
また、パワーＭＯＳＦＥＴを基板に実装する場合にその実装面積を低減したり、生産コストを低減するためパワーＭＯＳＦＥＴの用途を汎用的にする等、さまざまな技術課題がある。
【０００４】
図５に具体的なバッテリーマネージメントを行う保護回路を示す。リチュウムイオン電池ＬｉＢに直列に２個のパワーＭＯＳＦＥＴＱ１、Ｑ２を接続し、リチュウムイオン電池ＬｉＢの電圧をコントロールＩＣで検知しながら２個のパワーＭＯＳＦＥＴＱ１、Ｑ２ のオンオフ制御を行って過充電、過放電あるいは負荷ショートからリチュウムイオン電池ＬｉＢを保護している。２個のパワーＭＯＳＦＥＴＱ１、Ｑ２はドレイン電極Ｄを共通接続し、両端にそれぞれのソース電極Ｓが配置され、各々のゲート電極ＧはコントロールＩＣに接続されている。
【０００５】
このパワーＭＯＳＦＥＴＱ１、Ｑ２は薄いゲート酸化膜を静電破壊から保護するためにゲート電極とソース電極間に保護用の双方向ツェナーダイオードが接続されている。
【０００６】
充電時には両端に電源が接続され、リチュウムイオン電池ＬｉＢに充電電流が矢印の方向に供給され充電を行う。リチュウムイオン電池ＬｉＢが過充電になるとコントロールＩＣで電圧の検出をして、パワーＭＯＳＦＥＴＱ２のゲート電圧がＨ(ハイレベル)からＬ（ローレベル）になり、パワーＭＯＳＦＥＴＱ２がオフして回路を遮断してリチュウムイオン電池ＬｉＢの保護をする。
【０００７】
放電時には両端は負荷に接続され、所定の電圧までは携帯端末の動作を行う。しかしリチュウムイオン電池ＬｉＢが過放電となるとコントロールＩＣで電圧を検知して、パワーＭＯＳＦＥＴＱ１のゲート電圧をＨからＬにしてパワーＭＯＳＦＥＴＱ１をオフして回路を遮断してリチュウムイオン電池ＬｉＢの保護を行う。
【０００８】
更に負荷ショート時あるいは過電流が流れた時はパワーＭＯＳＦＥＴＱ１、Ｑ２に大電流が流れ、パワーＭＯＳＦＥＴＱ１、Ｑ２の両端電圧が急激に上昇するので、この電圧をコントロールＩＣで検出して放電時と同様にパワーＭＯＳＦＥＴＱ１をオフして回路を遮断してリチュウムイオン電池ＬｉＢの保護を行う。しかし保護回路が動作するまでの短期間に大電流が流れるため、パワーＭＯＳＦＥＴＱ１、Ｑ２に対してせん頭ドレイン電流の大電流化が要求される。
【０００９】
上記の如く、バッテリマネジメント用としてドレイン共通の１チップデュアル型ＭＯＳＦＥＴは需要が高まっている。
【００１０】
図６に従来の1チップデュアル型ＭＯＳＦＥＴの一例を示す。１チップデュアル型ＭＯＳＦＥＴは２個のパワーＭＯＳＦＥＴを１チップに集積化して表面にソース電極１１とゲートパッド電極１２を有し、裏面全面には金属が蒸着されており、２個のパワーＭＯＳＦＥＴに共通でドレイン電極（図示せず）を設けている。各パワーＭＯＳＦＥＴはチップの中心線Ｙ−Ｙに対して線対称に配置され、それぞれのゲートパッド電極１２は独立してチップのコーナー部分に配置される。ゲートパッド電極１２およびソース電極１１には、丸印で示すボンディングワイヤが熱圧着される。
【００１１】
図７に１個のパワーＭＯＳＦＥＴの詳細な構造を示す。ゲートパッド電極１２の下に保護用のツェナーダイオード１３（同心円の点線）が形成され、点線の丸印で示すようにボンディングワイヤーで電極の取り出しが行われる。実動作領域１６の中にパワーＭＯＳＦＥＴを構成する多数のＭＯＳトランジスタのセル７が配列されている。ソース電極１１は、実動作領域１６上の各セル７のソース領域と接続して設けられる。ゲート連結電極１７は各セル７のゲート電極と接続され且つ実動作領域１６の周囲に配置されている。なお、ソース電極１１には点線の丸印で示すようにボンディングワイヤが熱厚着され、電極の取り出しを行う。
【００１２】
図８に図６のＢ−Ｂ線の断面図を示す。
【００１３】
実動作領域１６はその中にＭＯＳＦＥＴを構成するトレンチ型のＭＯＳトランジスタのセル７が多数個配列されている。ＮチャンネルのパワーＭＯＳＦＥＴにおいては、Ｎ+型の半導体基板１の上にＮ-型のエピタキシャル層からなるドレイン領域２を設け、その上にＰ型のチャネル層３を設ける。チャネル層３からドレイン領域２まで到達するトレンチ４を作り、トレンチ４の内壁をゲート酸化膜５で被膜し、トレンチ４に充填されたポリシリコンよりなるゲート電極６を設けて各セル７を形成する。トレンチ４に隣接したチャネル層３表面にはＮ+型のソース領域８が形成され、隣り合う２つのセルのソース領域８間のチャネル層３表面にはＰ+型のボディコンタクト領域９が形成される。さらにチャネル層３にはソース領域８からトレンチ４に沿ってチャネル領域（図示せず）が形成される。トレンチ４上は層間絶縁膜１０で覆われている。
【００１４】
ソース電極１１は層間絶縁膜１０を介して実動作領域１６上に設けられ、ＭＯＳトランジスタのソース領域８にコンタクトされている。ソース電極１１にはボンディングワイヤ１７が熱圧着され、電極の取り出しを行う。
【００１５】
ドレイン電極１９は、半導体チップの裏面に金等の裏張金属を設け、裏面電極とする。
【００１６】
ゲートパッド電極１２は、実動作領域１６の外側に配置される。ゲートパッド電極１２は、ソース電極１１と同一工程にて形成された電極であり、ゲート電極を延在してコンタクトさせる。ゲートパッド電極１２直下には保護用のツェナーダイオード１３が設けられ、ツェナーダイオード１３の中心はゲートパッド電極１２とコンタクトし、最外周は各セル７のソース電極１１と連結される。ゲートパッド電極１２には、ボンディングワイヤ１８が熱圧着され、電極の取り出しを行う。
【００１７】
半導体チップ最外周となるドレイン領域２には、高濃度領域であるアニュラー１４が幅約０．１６ｍｍに設けられ、信頼性試験におけるリークを防いでいる。
【００１８】
従来の半導体装置の組立工程においては、ウェハからダイシングして分離した半導体素子をリードフレームに固着し、金型と樹脂注入によるトランスファーモールドによって半導体素子を封止し、リードフレームを切断して個々の半導体装置毎に分離する、という工程が行われている。
【００１９】
図９は上記した方法により製造したパワーＭＯＳＦＥＴを示す。図９（Ａ）は上面図であり、Ｃ−Ｃ線の断面図を図９（Ｂ）に示す。
【００２０】
リードフレームは、銅を素材とした打ち抜きフレームであり、このフレームのヘッダー３１上に半田あるいはＡｇペーストよりなるプリフォーム材３２でパワーＭＯＳＦＥＴのベアチップ３３が固着される。パワーＭＯＳＦＥＴのベアチップ３３の下面は金の裏張り電極（図示せず）によりドレイン電極が形成され、上面にはアルミニウム合金のスパッタによりゲート電極とソース電極が形成される。更に、半田および導電材料との抵抗を下げるためＡｕ等の金属多層膜をその上部に蒸着する。フレームのドレイン端子３５はヘッダー３１と連結されているので、ドレイン電極と直結され、ゲート電極およびソース電極はボンディングワイヤ３４によりゲート端子３６およびソース端子３７と電気的に接続される。
【００２１】
ベアチップ３３およびフレームは金型およびトランスファーモールドで樹脂封止され、樹脂層３８はパッケージ外形を構成する。フレームは、半田等によりプリント基板３９に実装される。
【００２２】
【発明が解決しようとする課題】
上記の通り、このリチュウムイオン電池の充放電のバッテリーマネージメントを行う保護回路基板は携帯端末の軽量化のニーズにより、より小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路装置はリチュウムイオン電池の容器内に内蔵されるために小型化が求められ、チップ部品を多用したＣＯＢ(Ｃｈｉｐ  ｏｎ  Ｂｏａｒｄ)技術が駆使され、小型化の要求に応えてきた。
【００２３】
しかし、かかる従来のＭＯＳＦＥＴでは、基板に実装する場合、図９に示す如く、トランスファモールド等でパッケージして実装するか、ベアチップを基板に実装し、ソースおよびゲート電極をボンディングワイヤにより接続している。ベアチップやパッケージ品は、実装面積がチップサイズよりも大きくなり、樹脂層の厚みやボンディングワイヤの高さを必要とするため、市場要求である小型化・薄型化には限界があった。
【００２４】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、表面に２組のソース電極及びゲートパッド電極を有し、裏面に共通のドレイン電極を有する１チップデュアル型ＭＯＳＦＥＴにおいて、前記ソース電極上に設けられる複数のソースバンプ電極をチップの中心点に対して点対称の位置に配置し、前記ゲート電極上に設けられるゲートバンプ電極を前記チップの対角線上に配置することを特徴とするものであり、１チップデュアル型ＭＯＳＦＥＴをチップサイズで実装できるため小型化・薄型化が実現するものである。
【００２５】
【発明の実施の形態】
本発明の実施の形態を図１から図４を参照して詳細に説明する。本発明の１チップデュアル型ＭＯＳＦＥＴは、２組のソース電極とゲートパッド電極と、ドレイン電極と、ソースバンプ電極と、ゲートバンプ電極とから構成される。
【００２６】
図１に本発明の1チップデュアル型パワーＭＯＳＦＥＴの平面図を示す。尚、この図は電極層の平面図である。
【００２７】
１チップデュアル型ＭＯＳＦＥＴは２個のパワーＭＯＳＦＥＴを１チップに集積化して表面にソース電極１１とゲートパッド電極１２を有し、裏面全面には金属が蒸着されており、２個のパワーＭＯＳＦＥＴに共通でドレイン電極（図示せず）を設けている。各パワーＭＯＳＦＥＴはチップの中心点Ｘに対して点対称に配置され、それぞれのゲートパッド電極１２は独立してチップの対角線上のコーナー部分に配置される。
【００２８】
ソースバンプ電極１１０は、ソース電極１１上に複数個設けられた半田バンプである。その数はチップサイズにも依るが、例えば６〜８個程度である。隣接するソースバンプ電極１１０との間隔は０．２mm程度以上が望ましい。
【００２９】
ゲートバンプ電極１２０は、ゲートパッド電極１２上に１個設け、ゲートバンプ電極１２０とソースバンプ電極１１０とはショート防止のため０．５mm以上離間する。
【００３０】
このＭＯＳＦＥＴをフェイスダウンでプリント基板に実装する。つまり、１チップデュアル型ＭＯＳＦＥＴをチップサイズで実装できるわけである。ここで、重要なことは、第１に、各バンプ電極の半田バンプを同一径とすることである。具体的には、本発明の実施の形態では、直径０．１９mmであり、このサイズはコスト面で安価なスクリーンプリンティングにより半田バンプを形成する最小の限界値である。各バンプ電極を同一径にすることにより、半導体チップをフェイスダウンでプリント基板に実装した場合にプリント基板と半導体チップが傾かず、水平に実装できる。
【００３１】
第２に、各バンプ電極をチップ中心点Ｘに対して点対称に配置することである。これにより、チップの向き（ゲートパッド電極１２の位置）に依らず実装できるので、チップ認識の必要がなくなる。
【００３２】
図２には、図１の電極層下層にある１個のパワーＭＯＳＦＥＴの詳細な構造をトレンチ型ＭＯＳＦＥＴを例に示す。
【００３３】
実動作領域１６は、この中にパワーＭＯＳＦＥＴを構成する多数のＭＯＳトランジスタのセル７が多数配列されている。
【００３４】
ソース電極１１は、Ａｌ等のスパッタにより実動作領域１６上に設けられ且つ各セル７のソース領域と接続して設けられる。
【００３５】
ゲートパッド電極１２は、ソース電極１１と同一工程にて形成された電極であり、ゲート電極を延在してコンタクトさせる。ゲートパッド電極１２の下には保護用のツェナーダイオードが設けられる。
【００３６】
アニュラー１４は、実動作領域外のドレイン領域に設けられた高濃度領域で、半導体チップの信頼性試験におけるリークを防いでいる。
【００３７】
図３には、図１のＡ−Ａ線の断面図を示す。ＮチャンネルのパワーＭＯＳＦＥＴにおいては、Ｎ+型の半導体基板１の上にＮ-型のエピタキシャル層からなるドレイン領域２を設け、その上にＰ型のチャネル層３を設ける。チャネル層３からドレイン領域２まで到達するトレンチ４を作り、トレンチ４の内壁をゲート酸化膜５被膜し、トレンチ４に充填されたポリシリコンよりなるゲート電極６を設けて各セル７を形成する。トレンチ４に隣接したチャネル層３表面にはＮ+型のソース領域８が形成され、隣り合う２つのセルのソース領域８間のチャネル層３表面にはＰ+型のボディコンタクト領域９が形成される。さらにチャネル層３にはソース領域８からトレンチ４に沿ってチャネル領域（図示せず）が形成される。トレンチ４上は層間絶縁膜１０で覆われている。
【００３８】
ソース電極１１は層間絶縁膜１０を介して実動作領域１６上に設けられ、ＭＯＳトランジスタのソース領域８にコンタクトされている。ソース電極１１には半田バンプが設けられ、ソースバンプ電極１１０として電極の取り出しを行う。
【００３９】
ゲートパッド電極１２は、実動作領域１６の外側に配置される。ゲートパッド電極１２は、ソース電極１１と同一工程にて形成された電極であり、ゲート電極を延在してコンタクトさせる。ゲートパッド電極１２直下には保護用のツェナーダイオード１３が設けられ、ツェナーダイオード１３の中心はゲートパッド電極１２とコンタクトし、最外周は各セル７のソース電極１１と連結される。ゲートパッド電極１２には、半田バンプが設けられ、ゲートバンプ電極１２０として電極の取り出しを行う。
【００４０】
半導体チップ最外周となるドレイン領域２には、高濃度領域であるアニュラー１４が幅約０．１６ｍｍに設けられ、信頼性試験におけるリークを防いでいる。
【００４１】
ソースバンプ電極１１０は、ソース電極１１とコンタクトする半田バンプである。ソース電極１１上で酸化膜（図示せず）を介して設けた窒化膜１５にコンタクト孔を設け、Ｔｉ/Ｎｉ/Ａｕ等により半田の下地となる下地電極１００を設ける。半田を供給し、加熱して球状のソースバンプ電極１１０とする。
【００４２】
ゲートバンプ電極１２０は、ソースバンプ電極１１０と同様に設けた半田バンプであり、下地電極１００を介してゲートパッド電極１２とコンタクトさせる。
【００４３】
金属板１３０は、半導体基板裏面に裏張金属を蒸着してドレイン電極１９を設け、Ｃｕ、Ｆｅ、Ａｌ等のチップサイズよりも小さい金属片をウエファ上のチップ配置の座標に合わせてドレイン電極１９上に貼り付ける。この金属板１３０により、ドレイン抵抗を低減できる。
【００４４】
図４には上記のパワーＭＯＳＦＥＴを基板に実装した側面図を示す。
【００４５】
プリント基板３９のボンディングパッド４０上に、半導体チップ３３をフェイスダウンで配置し、各バンプ電極１１０、１２０とボンディングパッド４０の位置あわせを行い、熱による半田リフローや、加圧状態での超音波振動を用いて接着・接続する。これにより、半導体チップサイズ実装できるので、従来と比較して大幅にその実装面積を低減できる。具体的には本発明の実施の形態では、従来品と比較して３０〜４０％の低減となる。また、ボンディングワイヤの高さや樹脂層の厚みが省けるので、薄型化も実現できる。
【００４６】
更に、ソースバンプ電極１１０およびゲートバンプ電極１２０がチップ中心点に対して点対称に配置されているので、チップを実装する向きに上下がなくなり、実装する際のチップ認識を必要としない利点を有する。
【００４７】
尚、本発明の二次電池の充放電用保護回路を説明する回路図は、図５と同様であるので、説明は省略する。
【００４８】
本発明の特徴は、半導体チップ表面に同一径のソースバンプ電極およびゲートバンプ電極を設けることにあり、各バンプ電極はチップの中心に対して点対称に配置することである。
【００４９】
この構造により、第１に、フェイスダウンでプリント基板へ実装が可能となる。パッケージ品にしたり、ボンディングワイヤによる接続が不要となるので、プリント基板への実装面積がチップサイズで実現でき、具体的にはパッケージ品と比較して実装面積が３０〜４０％と大幅に低減できる。また、実装面積だけでなく、樹脂層の厚みやボンディングワイヤの高さが省けるので、市場要求である小型化、薄型化が可能となる。
【００５０】
第２に、２つのＭＯＳＦＥＴのバンプ電極をチップの中心に対して点対称に配置することで、チップの向き（ゲートパッド電極１２の位置）に依らず実装できるので、チップ認識の必要が無くなる。
【００５１】
第３に、パッケージ品と比較してトランスファーモールド等の技術が不要となるのでコストが低減できる。更にパッケージの抵抗も無くなるので、オン抵抗の上昇の抑制に寄与できる。
【００５２】
第４に、半田バンプの直径は全て同一径であるので、フェイスダウンで実装した場合、プリント基板に対して半導体チップが傾かず、水平に実装できる。
【００５３】
第５に、半導体チップ裏面にはＣｕ、Ｆｅ、Ａｌ等の金属板をチップサイズより小さく貼り付けることにより、ダイシング時の半導体チップおよびブレードに与える悪影響を低減できる。
【００５４】
【発明の効果】
本発明に依れば、第１に、１チップデュアル型ＭＯＳＦＥＴをフェイスダウンでプリント基板に実装できることにある。パッケージやボンディングワイヤを使用しないでプリント基板に実装できるため、市場要求である小型化、薄型化が可能となる。具体的には、パッケージ品と比較して実装面積が３０〜４０％低減できる。
【００５５】
第２に、２つのＭＯＳＦＥＴの電極をチップの中心に対して点対称に配置することにある。これにより、チップを向きに依らず実装できるので、チップ認識の必要が無くなる。
【００５６】
第３に、半田バンプの直径は全て同一径であるので、実装時に基板に対して半導体チップが傾かず、水平に実装できる。
【００５７】
第４に、パッケージ品と比較してトランスファーモールド等の技術が不要となるのでコストが低減できる。更にパッケージの抵抗が無くなるため、オン抵抗上昇の抑制に寄与できる。
【００５８】
第５に、半導体チップ裏面に貼り付けた金属板はチップサイズより小さく設けられるため、ダイシング時にチップおよびブレードに与える悪影響を抑制できる。
【図面の簡単な説明】
【図１】本発明のＭＯＳＦＥＴを説明する平面図である。
【図２】本発明のＭＯＳＦＥＴを説明する平面図である。
【図３】本発明のＭＯＳＦＥＴを説明する断面図である。
【図４】本発明のＭＯＳＦＥＴを説明する側面図である。
【図５】従来および本発明の二次電池の充放電用保護回路を説明する回路図である。
【図６】従来のＭＯＳＦＥＴを説明する平面図である。
【図７】従来のＭＯＳＦＥＴを説明する平面図である。
【図８】従来のＭＯＳＦＥＴを説明する断面図である。
【図９】従来のＭＯＳＦＥＴを説明する（Ａ）平面図、（Ｂ）断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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