(57)【特許請求の範囲】
【請求項１】
基板上に、マトリクス状に形成される複数の画素領域の各画素領域毎に配置されるトランジスタと、前記トランジスタの上方に設けられ、前記トランジスタに電気的に接続されるデータ線と、前記データ線と交差する走査線と、前記データ線の上方に設けられ、前記走査線と重なるように延在し、所定の電位が印加された遮光層とを備えた電気光学装置用基板において、
前記トランジスタの半導体層は、チャネル領域と該チャネル領域の両側に隣接するソース・ドレイン領域とが前記データ線に沿って設けられると共に前記遮光層に覆われており、
前記半導体層は、前記チャネル領域から前記走査線と重なるように延在し、前記走査線と交差する方向に突出したコンタクト領域を有しており、当該コンタクト領域において、前記遮光層と電気的に接続されることを特徴とする電気光学装置用基板。
【請求項２】
前記コンタクト領域と前記遮光層とは、前記データ線と同一層からなる中継配線を介して電気的に接続されることを特徴とする請求項１記載の電気光学装置用基板。
【請求項３】
前記トランジスタはＮチャネル型トランジスタであって、前記遮光層には前記トランジスタに供給される画像信号の電位以下の電位が印加されることを特徴とする請求項１記載の電気光学装置用基板。
【請求項４】
前記トランジスタはＰチャネル型トランジスタであって、前記遮光層には前記トランジスタに供給される画像信号の電位以上の電位が印加されることを特徴とする請求項１記載の電気光学装置用基板。
【請求項５】
前記トランジスタはＮチャネル型トランジスタであって、前記遮光層には、前記Ｎチャネル型トランジスタの導通・非導通を制御する走査信号の非選択電位が印加されることを特徴とする請求項１記載の電気光学装置用基板。
【請求項６】
前記トランジスタはＰチャネル型トランジスタであって、前記遮光層には、前記Ｐチャネル型トランジスタの導通・非導通を制御する走査信号の非選択電位が印加されることを特徴とする請求項１記載の電気光学装置用基板。
【請求項７】
前記コンタクト領域は、前記チャネル領域より高不純物濃度であることを特徴とする請求項１記載の電気光学装置用基板。
【請求項８】
前記遮光層は、前記トランジスタの導通・非導通を制御する走査信号が印加される走査線の上方に平面的に重なるように配置されることを特徴とする請求項１乃至７のいずれかに記載の電気光学装置用基板。
【請求項９】
前記トランジスタのチャネル領域となる半導体層の前記基板側には、更なる遮光層が平面的に重なるように配置されることを特徴とする請求項１乃至８のいずれかに記載の電気光学装置用基板。
【請求項１０】
前記画素領域の周辺の前記基板上には周辺回路を配置し、前記周辺回路を構成するトランジスタのチャネル領域となる半導体層は、当該トランジスタを遮光する遮光層に電気的に接続されることを特徴とする請求項１記載の電気光学装置用基板。
【請求項１１】
前記周辺回路はＰチャネル型トランジスタ及びＮチャネル型トランジスタによって構成され、前記Ｐチャネル型トランジスタを遮光する第１の遮光層と、前記Ｎチャネル型トランジスタを遮光する第２の遮光層とを有し、前記第１の遮光層と前記第２の遮光層とは分離配置され、前記第１の遮光層と前記Ｐチャネル型トランジスタのチャネル領域とを電気的に接続し、前記第２の遮光層と前記Ｎチャネル型トランジスタのチャネル領域とを電気的に接続してなることを特徴とする請求項１０記載の電気光学装置用基板。
【請求項１２】
前記画素領域の遮光層と前記周辺回路の遮光層とは同一層により形成されてなることを特徴とする請求項１０又は１１記載の電気光学装置用基板。
【請求項１３】
前記画素領域の遮光層は、前記周辺回路の配線層と同一層により形成されてなることを特徴とする請求項１０又は１１記載の電気光学装置用基板。
【請求項１４】
前記画素領域のトランジスタはＮチャネル型トランジスタであって、前記画素領域の遮光層と前記周辺回路のＮチャネル型トランジスタの遮光層に印加される電位を接地電位とすることを特徴とする請求項１１記載の電気光学装置用基板。
【請求項１５】
前記画素領域のトランジスタはＰチャネル型トランジスタであって、前記画素領域の遮光層と前記周辺回路のＰチャネル型トランジスタの遮光層に印加される電位を接地電位とすることを特徴とする請求項１１記載の電気光学装置用基板。
【請求項１６】
前記基板が絶縁物質からなることを特徴とする請求項１乃至１５のいずれかに記載の電気光学装置用基板。
【請求項１７】
前記基板が石英基板からなることを特徴とする請求項１乃至１５のいずれかに記載の電気光学装置用基板。
【請求項１８】
前記基板がガラス基板からなることを特徴とする請求項１乃至１５のいずれかに記載の電気光学装置用基板。
【請求項１９】
請求項１乃至１８のいずれかに記載の電気光学装置用基板と、対向基板とが間隙を有して配置されるとともに、該間隙内に電気光学材料が封入されて構成されることを特徴とする電気光学装置。
【請求項２０】
請求項１９に記載の電気光学装置を表示装置として用いることを特徴とする電子機器。
【請求項２１】
光源と、前記光源からの光を変調する請求項１９記載の電気光学装置と、前記電気光学装置により変調された光を投射する投射光学手段とを備えることを特徴とする投射型表示装置。
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置、電気光学装置用基板、電気光学装置、及び電子機器並びに投射型表示装置に関する。
〔背景技術〕
絶縁基体上にシリコン薄膜を形成し、そのシリコン薄膜に半導体デバイスを形成するＳＯＩ（Silicon On Insulator）技術は、素子の高速化や低消費電力化、高集積化等の利点を有することから広く研究されている。
このＳＯＩ技術の１つとして、単結晶シリコン基板の貼り合わせによるＳＯＩ基板の作製技術がある。一般に貼り合わせ法と呼ばれるこの手法は、単結晶シリコン基板と支持基板を水素結合力を利用して貼り合わせた後、熱処理によって貼り合わせ強度の強化がなされ、次いで単結晶シリコン基板の研削や研磨、またはエッチングによって薄膜の単結晶シリコン層を支持基板上に形成するものである。この手法では、直接単結晶のシリコン基板を薄膜化するために、シリコン薄膜の結晶性に優れ、高性能のデバイスを作成できる。
また、この貼り合わせ法を応用したものとして、単結晶シリコン基板に水素イオンを注入し、これを支持基板と貼り合わせた後、熱処理によって薄膜シリコン層を単結晶シリコン基板の水素注入領域から分離する手法（ＵＳ Patent No.５，３７４，５６４）や、表面を多孔質化したシリコン基板上に単結晶シリコン層をエピタキシャル成長させ、これを支持基板と貼り合わせた後にシリコン基板を除去し、多孔質シリコン層をエッチングすることにより支持基板上にエピタキシャル単結晶シリコン薄膜を形成する手法（特開平４−３４６４１８号）などが知られている。
このような貼り合わせ法によるＳＯＩ基板は通常のバルク半導体基板と同様に、さまざまなデバイスの作製に用いられているが、従来のバルク基板と異なる特徴として、支持基板に様々な材料を使用することが可能な点を挙げることができる。すなわち支持基板として通常のシリコン基板はもちろんのこと、透明な石英、あるいはガラス基板などを用いることができる。透明な基板上に単結晶シリコン薄膜を形成することによって、光透過性を必要とするデバイス、例えば透過型の液晶表示デバイスなどにも結晶性に優れた単結晶シリコンを用いて高性能なトランジスタ素子を形成することが可能となる。
ところで、通常のシリコン基板上の電界効果型トランジスタ、いわゆるＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor）では、ウェルの電位を固定する事で、同じウェル内に形成されたＭＯＳＦＥＴのチャネル電位を固定することができる。しかし，ＳＯＩ基板においては、ＭＯＳＦＥＴのチャネル領域が形成される基板表面は絶縁物であって、そのチャネル領域はトランジスタ毎に電気的に完全分離されるため、チャネルの電位を各トランジスタ毎に固定する必要がある。チャネル電位を固定できない場合には、基板浮遊効果により、チャネル領域にキャリア（電荷）が蓄積しやすくなる。特に、チャネル領域が単結晶シリコンである場合は、単結晶シリコンの電荷移動度が高いために、ＭＯＳＦＥＴがオフ状態でもソース・ドレインの電位差でチャネル領域に電荷が蓄積してしまう。また、ＭＯＳＦＥＴがオンの時でも過剰な電流が流れ易くなる。従って、ＭＯＳＦＥＴの薄膜構造においては、その余分なキャリア（電荷）によってトランジスタ素子のドレインの耐破壊電圧が低下したり、トランジスタ素子の電流電圧特性にキンクが生じたりするといった種々の問題が引き起こされるものである。従って、チャネル電位を固定する必要性がある。
その余剰な電荷によりチャネル電位固定の方法としては、ソース領域にチャネルと同じ導電性の不純物領域を形成して、チャネルとソースを同電位にするソースタイと呼ばれる方法（例えば、IEEE Trans. Electron Device, Vol.35, p.1391, 1988）や、ゲート端からチャネル領域を引き出し、その部分にコンタクトを取るＨ（Ｔ）型ゲートと呼ばれる方法（例えば、IEEE Trans. Electron Device, Vol.ED-36, p.938, 1989）などが知られている。
しかしながら、液晶パネルの各画素に設けられ、画素電極に信号に応じた電圧を供給するＭＯＳＦＥＴは、電位によってソースとドレインが入れ替わるためＭＯＳＦＥＴに対称性が必要になるので、ＳＯＩ基板上に作製したＭＯＳＦＥＴで液晶を駆動するには、ＭＯＳＦＥＴ構造が非対称性のソースタイ構造を用いることはできない。また、対称性の良いＨ（Ｔ）型ゲートを使用するためには、走査線、データ線以外にチャネル電位を固定する電位線が必要になり、特に明るさが重要になる透過型の液晶表示デバイスでは、開口率が減少してしまうという問題がある。
本発明の目的は、ＳＯＩ基板のように、絶縁物上に形成したＭＯＳＦＥＴを用いる半導体装置において、ＭＯＳＦＥＴを遮光する遮光層にＭＯＳＦＥＴのチャネル電位を固定することにより、信頼性が高く高品位の半導体装置、電気光学装置用基板、それを用いた電気光学装置、及びそれを用いた電子機器及び投射型表示装置を提供することにある。
〔発明の開示〕
本発明の参考例に係る半導体装置は、上記課題を解決するために、絶縁物上に形成された半導体層を備えた半導体装置であって、前記半導体層に少なくともチャネル領域が形成されるトランジスタと、前記トランジスタを遮光する遮光層とを有し、前記遮光層と前記トランジスタのチャネル領域とを電気的に接続してなることを特徴とする。本発明によれば、遮光層はトランジスタを遮光して光リーク電流によるトランジスタの誤動作を防止するとともに、チャネルの電位を安定化させることに用いられる。よって、トランジスタのチャネルに電位印加されるので、チャネルに蓄積した余剰なキャリア（電荷）を遮光層に引き抜くなどして基板浮遊効果を抑制することができ、それによりトランジスタの耐圧を向上し、トランジスタの電流電圧特性のキンクを抑制することができる。
また、本発明の参考例に係る半導体装置においては、前記トランジスタはＮチャネル型トランジスタであって、前記Ｎチャネル型トランジスタのチャネル領域と電気的に接続される前記遮光層に、低電位側の電源電位を供給することが望ましい。Ｎチャネル型トランジスタには、電子（負の電荷）がチャネル領域に蓄積される。この蓄積された余剰キャリアを引き抜いて電位を安定化させるために、低電源電位が印加されることにより効果的にキャリア（電荷）を引き抜ける。
また、本発明の参考例に係る半導体装置においては、前記トランジスタはＮチャネル型トランジスタであって、前記Ｎチャネル型トランジスタのチャネル領域と電気的に接続される前記遮光層に、前記Ｎチャネル型トランジスタのソース・ドレイン領域の一方に印加される電位の最低電位以下の電位を供給することが望ましい。Ｎチャネル型トランジスタのソース・ドレインに印加される電位以下の低電源電位が印加されることにより効果的にキャリア（電荷）を引き抜ける。
また、本発明の参考例に係る半導体装置においては、前記トランジスタはＰチャネル型トランジスタであって、前記Ｐチャネル型トランジスタのチャネル領域と電気的に接続される前記遮光層に、高電位側の電源電位を供給することが望ましい。Ｐチャネル型トランジスタには、電荷がチャネル領域に蓄積される。この蓄積された余剰キャリアを引き抜いて電位を安定化させるために、高電源電位が印加されることにより効果的にキャリア（電荷）を引き抜ける。
また、本発明の参考例に係る半導体装置においては、前記トランジスタはＰチャネル型トランジスタであって、前記Ｐチャネル型トランジスタのチャネル領域と電気的に接続される前記遮光層に、前記Ｐチャネル型トランジスタのソース・ドレイン領域の一方に印加される電位の最高電位以上の電位を供給することが望ましい。Ｐチャネル型トランジスタのソース・ドレインに印加される電位以上の高電源電位が印加されることにより効果的にキャリア（電荷）を引き抜ける。
また、本発明の参考例に係る半導体装置においては、前記トランジスタのチャネル領域の半導体層は延在されて同一導電型のコンタクト領域を形成し、前記コンタクト領域と前記遮光層とが電気的に接続されてなることが望ましい。チャネル領域の直下や直上に引き抜きのコンタクトホールを設けずに、チャネル領域の半導体層を引き伸ばして、そこで遮光層とチャネル領域を接続するので、チャネルの膜厚は変更されるものではなく、トランジスタのスイッチング動作に影響を与えない。加えて、チャネルと同一導電型のコンタクト領域で接続しているので、チャネルに電位を印加しやすい。その場合、前記コンタクト領域は、前記チャネル領域より高不純物濃度であることが望ましい。それにより、コンタクト領域の抵抗値を下げることができ、チャネルに電位を印加しやすい。
また、本発明の参考例に係る半導体装置においては、前記遮光層は、前記トランジスタの上方を覆うように配置されることが望ましい。トランジスタの上方からの光を遮光することにより、トランジスタの光リーク電流を防止することができる。
さらに、本発明の参考例に係る半導体装置は、上記課題を解決するために、絶縁物上に形成された半導体層を備えた半導体装置であって、前記半導体層に少なくともチャネル領域が形成されるＰチャネル型トランジスタ及びＮチャネル型トランジスタと、前記Ｐチャネル型トランジスタを遮光する第１の遮光層と、前記Ｎチャネル型トランジスタを遮光する第２の遮光層とを有し、前第１の遮光層と前記第２の遮光層とは分離配置され、前記第１の遮光層と前記Ｐチャネル型トランジスタのチャネル領域とを電気的に接続し、前記第２の遮光層と前記Ｎチャネル型トランジスタのチャネル領域とを電気的に接続してなることを特徴とする。本発明によれば、遮光層はトランジスタを遮光して光リーク電流によるトランジスタの誤動作を防止するとともに、相補型トランジスタのそれぞれのトランジスタのチャネルの電位を安定化させることに用いられる。よって、トランジスタのチャネルに電位印加されるので、チャネルに蓄積した余剰なキャリア（電荷）を遮光層に引き抜くなどして基板浮遊効果を抑制することができ、それにより相補型トランジスタの耐圧を向上し、トランジスタの電流電圧特性のキンクを抑制することができる。また、遮光層はＰチャネル用とＮチャネル用で分離されているので、相補型トランジスタのチャネルに異なる電位を印加することができる。
また、本発明の参考例に係る半導体装置においては、前記第１の遮光層に高電位側の電源電位を供給し、前記第２の遮光層に低電位側の電源電位を供給することが望ましい。Ｐチャネル型トランジスタのチャネルには第１の遮光層を介して高電源電位が印加されることにより効果的に余剰なキャリア（電荷）を逃すことができ、Ｎチャネル型トランジスタのチャネルには、第２の遮光層を介して低電源電位が印加されることにより効果的に余剰なキャリア（電荷）を逃すことができる。
また、本発明の参考例に係る半導体装置においては、前記Ｐチャネル型トランジスタ及び前記Ｎチャネル型トランジスタのチャネル領域の半導体層はそれぞれ延在されて同一導電型のコンタクト領域をそれぞれ形成し、前記各コンタクト領域と前記各遮光層とが電気的に接続されてなることが望ましい。チャネル領域の直下や直上に引き抜きのコンタクトホールを設けずに、チャネル領域の半導体層を引き伸ばして、そこで遮光層とチャネル領域を接続するので、チャネルの膜厚は変更されるものではなく、トランジスタのスイッチング動作に影響を与えない。加えて、チャネルと同一導電型のコンタクト領域で接続しているので、チャネルに電位を印加しやすい。
また、本発明の参考例に係る半導体装置においては、前記Ｐチャネル型トランジスタ及び前記Ｎチャネル型トランジスタは、電気光学装置の駆動回路を構成してなることが望ましい。本発明の半導体装置を駆動回路に用いることにより、高速動作する駆動回路での動作を安定化させることができる。また、高速動作により発生した熱を遮光層により放熱することもできる。
本発明の電気光学装置用基板は、上記課題を解決するために、基板上に、マトリクス状に形成される複数の画素領域の各画素領域毎に配置されるトランジスタと、前記トランジスタの上方に設けられ、前記トランジスタに電気的に接続されるデータ線と、前記データ線と交差する走査線と、前記データ線の上方に設けられ、前記走査線と重なるように延在し、所定の電位が印加された遮光層とを備えた電気光学装置用基板において、前記トランジスタの半導体層は、チャネル領域と該チャネル領域の両側に隣接するソース・ドレイン領域とが前記データ線に沿って設けられると共に前記遮光層に覆われており、前記半導体層は、前記チャネル領域から前記走査線と重なるように延在し、前記走査線と交差する方向に突出したコンタクト領域を有しており、当該コンタクト領域において、前記遮光層と電気的に接続されることを特徴とする。本発明によれば、遮光層はトランジスタを遮光して光リーク電流によるトランジスタの誤動作を防止するとともに、チャネルの電位を安定化させることに用いることができる。特に、画素のトランジスタのソース・ドレインには電圧振幅の大きい画像信号が印加され、チャネルにも余剰なキャリア（電荷）が蓄積しやすくなるが、その余剰なキャリアは遮光層からの電位印加により解消することができるので、トランジスタの耐圧を向上し、トランジスタのスイッチング動作を安定化させることができきる。また、半導体層の活性領域を遮光層に接続したことにより、遮光層を介してトランジスタにて発生した熱を放熱することもできる。特に、半導体層が単結晶シリコン層の場合は、電荷移動度が高く熱発生しやすいので、放熱対策は必要となる。
また、前記コンタクト領域と前記遮光層とは、前記データ線と同一層からなる中継配線を介して電気的に接続されることを特徴とする。
また、本発明においては、前記トランジスタはＮチャネル型トランジスタであって、前記遮光層には前記トランジスタに供給される画像信号の電位以下の電位が印加されることが望ましい。Ｎチャネル型トランジスタには、ソース・ドレインに印加されるのは画像信号に基づいて電荷がチャネル領域に蓄積される。この蓄積された余剰キャリアを引き抜いて電位を安定化させるために、画像信号以下の低電源電位が印加されることにより効果的にキャリア（電荷）を引き抜ける。
また、本発明においては、前記トランジスタはＰチャネル型トランジスタであって、前記遮光層には前記トランジスタに供給される画像信号の電位以上の電位が印加されることが望ましい。Ｐチャネル型トランジスタには、ソース・ドレインに印加されるのは画像信号に基づいて電荷がチャネル領域に蓄積される。この蓄積された余剰キャリアを引き抜いて電位を安定化させるために、画像信号以上の高電源電位が印加されることにより効果的にキャリア（電荷）を引き抜ける。
また、本発明においては、前記トランジスタはＮチャネル型トランジスタであって、前記遮光層には、前記Ｎチャネル型トランジスタの導通・非導通を制御する走査信号の非選択電位が印加されることが望ましい。非選択電位は、通常、Ｎチャネル型トランジスタを非導通させるために画像信号電位より低い電位に設定されるので、その電位を兼用することにより余分な電源電圧を要しない。
また、本発明においては、前記トランジスタはＰチャネル型トランジスタであって、前記遮光層には、前記Ｐチャネル型トランジスタの導通・非導通を制御する走査信号の非選択電位が印加されることが望ましい。非選択電位は、通常、Ｐチャネル型トランジスタを非導通させるために画像信号電位より高い電位に設定されるので、その電位を兼用することにより余分な電源電圧を要しない。
また、本発明においては、前記トランジスタのチャネル領域の半導体層は延在されて同一導電型のコンタクト領域を形成し、前記コンタクト領域と前記遮光層とが電気的に接続されることが望ましい。チャネル領域の直下や直上に引き抜きのコンタクトホールを設けずに、チャネル領域の半導体層を引き伸ばして、そこで遮光層とチャネル領域を接続するので、チャネルの膜厚は変更されるものではなく、トランジスタのスイッチング動作に影響を与えない。加えて、チャネルと同一導電型のコンタクト領域で接続しているので、チャネルに電位を印加しやすい。その場合、前記コンタクト領域は、前記チャネル領域より高不純物濃度であることが望ましい。それにより、コンタクト領域の抵抗値を下げることができ、チャネルに電位を印加しやすい。
また、本発明においては、前記遮光層は、前記トランジスタの導通・非導通を制御する走査信号が印加される走査線の上方に平面的に重なるように配置されることが望ましい。遮光層を走査線の上部に形成すれば、遮光層領域の他の領域は、光透過領域とすることにより高い開口率のデバイスを作成することが可能になる。
また、本発明においては、前記トランジスタのチャネル領域となる半導体層の前記基板側には、更なる遮光層が平面的に重なるように配置されることが望ましい。トランジスタを上方と下方から挟んで遮光するので、基板の上方及び下方からの入射光からトランジスタを遮光することができる。
また、本発明においては、前記画素領域の周辺の前記基板上には周辺回路を配置し、前記周辺回路を構成するトランジスタのチャネル領域となる半導体層は、当該トランジスタを遮光する遮光層に電気的に接続されることが望ましい。画素領域だけでなく、周辺回路にも同様な対策を施すことによって、電気光学装置の信頼性を全体的に向上させることができる。
また、本発明においては、前記周辺回路はＰチャネル型トランジスタ及びＮチャネル型トランジスタによって構成され、前記Ｐチャネル型トランジスタを遮光する第１の遮光層と、前記Ｎチャネル型トランジスタを遮光する第２の遮光層とを有し、前第１の遮光層と前記第２の遮光層とは分離配置され、前記第１の遮光層と前記Ｐチャネル型トランジスタのチャネル領域とを電気的に接続し、前記第２の遮光層と前記Ｎチャネル型トランジスタのチャネル領域とを電気的に接続してなることが望ましい。周辺回路を相補型トランジスタによって構成した場合においても同様な対策を施すことによって、電気光学装置の信頼性を全体的に向上させることができる。
また、本発明においては、前記画素領域の遮光層と前記周辺回路の遮光層とは同一層により形成されてなることが望ましい。また、前記画素領域の遮光層は、前記周辺回路の配線層と同一層により形成されてなることが望ましい。それにより、画素領域内外で余分な配線層を要しない。
また、本発明においては、前記画素領域のトランジスタはＮチャネル型トランジスタであって、前記画素領域の遮光層と前記周辺回路のＮチャネル型トランジスタの遮光層に印加される電位を接地電位とすることが望ましい。電気光学装置の中で数の多いトランジスタがＮチャネル型であれば、数多いトランジスタを安定的に動作させるためには、Ｎチャネル型トランジスタのチャネルに接続する電位を接地電位とすることが好ましい。
また、本発明においては、前記画素領域のトランジスタはＰチャネル型トランジスタであって、前記画素領域の遮光層と前記周辺回路のＰチャネル型トランジスタの遮光層に印加される電位を接地電位とすることが望ましい。電気光学装置の中で数の多いトランジスタがＰチャネル型であれば、数の多いトランジスタを安定的に動作させるためには、Ｐチャネル型トランジスタのチャネルに接続する電位を接地電位とすることが好ましい。
また、本発明において、前記基板が絶縁物質からなる、或いは前記基板が石英基板からなる、或いは前記基板がガラス基板からなる。本発明は、絶縁物上に半導体層を形成するＳＯＩ基板に用いるのに最適な技術である。
さらに、本発明の電気光学装置においては、上記の電気光学装置用基板と、対向基板とが間隙を有して配置されるとともに、該間隙内に電気光学材料が封入されて構成される。これにより、高性能なトランジスタを有するアクティブマトリクス型液晶パネル等の電気光学装置を提供することができる。また、この電気光学装置は、画素電極の形成材料の選択により、透過型、反射型のどちらにも適用することがきる。
さらに、本発明の電子機器は、上記の電気光学装置を表示装置として用いるので、表示装置の信頼性を向上することができる。
さらに、本発明の投射型表示装置は、光源と、前記光源からの光を変調する上記の電気光学装置と、前記電気光学装置により変調された光を投射する投射光学手段とを備える。本発明の電気光学装置は、強力な光源を電気光学装置に照射する投射型表示装置のライトバルブとして用いることに最適である。
【図面の簡単な説明】
図１は本発明の第１の実施形態における液晶パネル用基板の画素部を示す平面図。
図２は図１のＸ−Ｘ’断面を示す断面図。
図３は本発明の第１の実施形態における液晶パネル用基板の画素部の半導体層の活性領域レイアウトを示す平面図。
図４は本発明の各実施形態における液晶パネル用基板の画素部の半導体層からアルミニウム層までのレイアウトを示す平面図。
図５は本発明の各実施形態における液晶パネルの画素部の等価回路図。
図６は図５の等価回路図における駆動波形図。
図７は本発明の第２の実施形態における液晶パネル用基板の画素部の断面を示す断面図。
図８は本発明の第２の実施形態における液晶パネル用基板の画素部の半導体層の活性領域レイアウトを示す平面図。
図９は本発明の液晶パネル用基板の平面図。
図１０は本発明の液晶パネルの断面図。
図１１は本発明の周辺回路を構成する相補型インバータの平面レイアウト図。
図１２及び図１３は本発明の投射型表示装置の光学構成図。
図１４は本発明の電子機器の概観図。
１  …  透明支持基板
２  …  埋込絶縁膜
３  …  活性領域
４  …  ゲート電極
５ａ  …  チャネル領域
５ｂ  …  チャネルコンタクト領域
６  …  ソース・ドレイン領域
７  …  層間絶縁膜
８  …  データ線
９ａ，９ｂ  …  アルミニウム配線
１０  …  層間絶縁膜
１１  …  遮光層
１２  …  アルミニウム配線
１３  …  パッシベーション膜
１４  …  透明画素電極
１５  …  コンタクトホール
１６  …  ＶＩＡホール
１７  …  ＶＩＡホール
２０  …  埋込遮光層
３０  …  活性領域
１０１  …  透明基板
１０２  …  表示画素領域
１０３  …  画素電極
１０４  …  走査線駆動回路
１０５  …  データ線駆動回路
１０６  …  入力回路
１０７  …  タイミング制御回路
１０８  …  パッド領域
１１０  …  液晶パネル用基板
１１１  …  入射側のガラス基板
１１２  …  対向電極
１１３  …  シール材
１１４  …  液晶
１２０  …  液晶パネル
〔発明を実施するための最良の形態〕
以下、本発明の好適な実施形態を図面に基づいて説明する。
（第１の実施形態）
本実施の形態は、電気光学装置用基板の一例としての液晶パネル用基板を示す。本実施の形態においては、電気光学装置用基板を絶縁物上に半導体層を形成したＳＯＩ基板を用いた構成に基づいて説明する。また、以下、各実施形態においては、絶縁物上に形成したＭＯＳＦＥＴを有する電気光学装置用基板を本発明の半導体装置の一例として説明する。
図１は本実施形態の液晶パネル用基板の画素部における各層のレイアウトを示す平面図である。また、図３は本実施形態の液晶パネル用基板の画素部における半導体層（単結晶シリコン層）のレイアウトを示す平面図である。図４は本実施形態の液晶パネル用基板の画素部における半導体層（単結晶シリコン層）、多結晶シリコン層及び一層目のアルミニウム層までのレイアウトを示す平面図である。図２は図１中に示したＸ−Ｘ’の点線で結ばれる個所の断面を示した断面図である。なお、図３，図４においても図２の断面に対応する個所に、Ｘ−Ｘ’の点線を付加した。
液晶パネル用基板においては、基板上に、複数の走査線と複数のデータ線がマトリクス状に交差して配置され、その交差部近傍にゲートを走査信号線、ソースを画像信号線、ドレインの他方を画素電極に接続したＭＯＳＦＥＴが配置される。このＭＯＳＦＥＴは、ガラス等の光透過性の絶縁性基板上に形成される半導体層（シリコン層）に形成されるソース・ドレイン・チャネルからなる。なお、画素電極は、走査線とデータ線の交差によって形成される画素領域に開けられた開口部に配置されるものである。このようなマトリクス構成により表示画素領域が構成される。
図１において、８は表示画素領域の縦方向（垂直方向）に延在して配列されるデータ線を示す。１１はデータ線８の上方に絶縁膜を介してデータ線８と交差する表示画素領域の横方向（水平方向）に延在して配置される遮光層を示す。遮光層１１の幅が太くなっている部分の下層にＭＯＳＦＥＴが配置されている。また、遮光層１１の下には後述するように走査線が重なるように、表示画素領域の横方向（水平方向）に配置されている。このＭＯＳＦＥＴのドレイン領域となる半導体層はその上に形成された絶縁膜に開口されたコンタクトホール１６ａを介して導電層１２に接続され、さらに導電層１２はその上に形成された絶縁膜に開口されたコンタクトホール１７を介して画素電極１４に接続されている。画素電極１４は、遮光層１１とデータ線８との格子によって区画された開口部に配置される。
次に、図１におけるＸ−Ｘ’の断面を示す図２に基づいて、断面構成を説明する。図２において、１は石英ガラスやＯＡガラスのような光透過性を有する透明な絶縁性の支持基板、２は支持基板１上に形成された二酸化シリコンなどの埋込絶縁膜、３，５ａ，５ｂ，６ａは半導体層を示す。このうち３は素子分離用の絶縁膜である。本実施形態においては、この半導体層は、周知のＳＯＩ技術によって貼り合わせて形成された単結晶シリコン層を一例とする。具体的には、絶縁膜２が表面に形成された支持基板１と表面に絶縁膜２が形成された単結晶シリコン基板とを加熱して貼り合わせ、上記半導体層を残してシリコン基板を剥離又はエッチングして、絶縁膜２上に単結晶シリコン層を形成する。その後、単結晶シリコン層の非素子領域（ＦＥＴの非形成領域）を選択酸化することにより素子分離用のフィールド酸化膜（いわゆるＬＯＣＯＳ）３を形成してなる。このフィールド酸化膜３により囲まれた領域の半導体層が活性領域３０となる。
さらに、この単結晶シリコン層の上に二酸化シリコンからなるゲート絶縁膜１８が形成され、さらにその上に、多結晶シリコンによって走査線ともなるゲート電極４が形成される。ゲート絶縁膜１８にはシリコン酸化膜を用いた。本実施形態では、このシリコン酸化膜は、ＬＴＯ（Low Temperature Oxide）によるシリコン酸化膜とした。この絶縁膜は単結晶シリコン層の表面を熱酸化した熱酸化膜でも、単結晶シリコン層上に堆積させた窒化膜でも構わない。また複数層の積層でも構わない。また、ゲート電極４となる導電層としては多結晶シリコン層を用いたが、多結晶シリコンに高融点金属を積層したシリサイド構造としてもよい。
このような、ソース・ドレイン領域６ａ・６ｂと、チャネル領域５ａと、ゲート絶縁膜１８と、ゲート電極４とにより、ＭＯＳＦＥＴが構成される。特に、本実施形態のように、絶縁物上に形成された薄膜層によってＦＥＴを構成したものは薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）と呼ばれる。
ここで半導体層のレイアウトを示す図３を用いて、基板上に形成された活性領域３０のパターンを説明する。上記フィールド酸化膜３によって囲まれたパターン６ａ，６ｂ，５ａ，５ｂが活性領域３０のパターンとなる。すなわち、活性領域３０どうしは単結晶シリコン層に形成されるフィールド酸化膜３を間に置いて配置されるようになるため、ＭＯＳＦＥＴ等の形成される素子領域（活性領域）３０は他の素子領域（活性領域）３０と電気的に完全に分離される。詳細は後述するが、ＭＯＳＦＥＴは活性領域３０に形成される５ａをチャネル領域、６ａをドレイン領域、６ｂをソース領域として構成される。さらに、活性領域３０には、容量電極部６ｃ、コンタクト領域５ｂも形成される。本実施形態においては、各画素に配置するＭＯＳＦＥＴをＮチャネル型トランジスタとするため、ソース領域６ｂ，ドレイン領域６ａ，容量電極部６ｃはＮ型半導体領域、チャネル領域５ａ，コンタクト領域５ｂはＰ型半導体領域となるように、それぞれ対応する不純物が単結晶シリコン層に導入され、その不純物が活性化されて活性領域が形成される。
再び、図２に戻って説明すると、本実施形態においては、各画素にＮチャネル型トランジスタを配置する構成であるため、上記ゲート電極４の下のチャネル領域５ａにはゲート電極４の形成前に、低不純物濃度のＰ型不純物を導入したＰ型半導体領域を形成しておくことが必要となる。また、該チャネル領域５ａの両側の単結晶シリコン層には、チャネル領域５ａより高濃度のＮ型不純物が導入されたＮ型拡散層からなるソース領域６ｂ・ドレイン領域６ａが形成される。なお、図２では、ソース領域６ｂと容量電極部６ｃは図示されていない。また、図２に図示されるように、チャネル領域５ａとそれに繋がったコンタクト領域５ｂは同じＰ型半導体領域であっても不純物濃度はコンタクト領域５ｂの方が高くなるように不純物が導入される。また、図示されない容量電極部６ｃはドレイン領域６ａを延在した領域であって、ドレイン領域６ａと同一導電型の同一不純物濃度として形成される。このような半導体層の活性領域への不純物の導入は、ゲート絶縁膜１８を形成した後に、活性領域３０全体にチャネル領域５ａに対応する不純物を導入してから他の各領域に対してそれぞれに対応した導電型と濃度の不純物を導入し、それからゲート電極４を形成してもよいし、ゲート絶縁膜１８の形成後に、チャネル領域５ａの不純物濃度を活性領域３０全体に導入してから、ゲート電極を形成し、その後に他の各領域に対してそれぞれに対応した導電型と濃度の不純物を導入するようにしてもよい。
次に、ソース領域６ｂ，ドレイン領域６ａ，チャネル領域５ａ，コンタクト領域５ｂの半導体層の活性領域３０上方のゲート絶縁膜１８及びゲート電極４上には、ＢＰＳＧ（Boron Phosphorus Silica Grass）膜のような絶縁膜７が形成され、その上に一層目のアルミニウム層からなるデータ線８（図１及び図４参照）が形成される。このデータ線８の平面的な位置は図１に示される。図４にはこのデータ線８と半導体層との接続が示されており、データ線８の一部がデータ線のアルミニウム層とドレイン領域６ｂとの間に介在される絶縁膜７に形成されたコンタクトホール１５ｂを介してソース領域６ｂに電気的に接続されている。ソース領域６ｂとコンタクトホール１５ｂの関係は図３に示されている。
また、図２に示されるように、ＭＯＳＦＥＴの上方には上記データ線８と同一層からなる一層目のアルミニウム層によって第１の中継配線９ａと第２の中継は配線９ｂも形成される。この第１の中継配線９ａは上記絶縁膜７に形成されたコンタクトホール１５ａにて上記ドレイン領域６ａに電気的に接続され、第２の中継配線９ｂは上記絶縁膜７に形成されたコンタクトホール７ａにて上記コンタクト領域５ｂに電気的に接続される。
さらに第１、第２の中継配線９ａ，９ｂの上には、ＳＯＧ（Spin On Glass）膜のような平坦化膜とＬＴＯ（Low Temperature Oxide）膜の積層からなる絶縁膜１０が形成される。
さらに、絶縁膜１０の上には、二層目のアルミニウム層によって遮光層１１と第３の中継配線が形成される。遮光層１１は上記絶縁膜１０に形成されたコンタクトホール１６ｂにて一層目のアルミニウム層からなる第２の中継配線９ｂに電気的に接続される。また、第３の中継配線１２は上記絶縁膜１０に形成されたコンタクトホール１６ａを介して第１の中継配線９ａに電気的に接続される。
さらに、遮光層１１及び第３の中継配線１２の上には、窒化シリコンのようなパッシベーション膜の絶縁膜１３が形成される。第３の中継配線１２はその上に形成されたＩＴＯ（Indium Tin Oxide）のような透明導電膜からなる画素電極１４に、絶縁膜１３に形成されたコンタクトホール１７を介して電気的に接続される。なお、図示されないが、ＩＴＯ上には液晶分子を配向するための配向膜が形成されており、それには配向方向を決めるラビング処理がなされる。
以上に説明した構造によって、基板上に、ゲート電極４を走査線４に電気的に接続し、ソース・ドレイン領域の一方６ｂをデータ線８、他方６ａを画素電極１４に電気的に接続したＭＯＳＦＥＴが構成される。ＭＯＳＦＥＴのソース・ドレイン領域の他方６ａと画素電極１４が、コンタクトホール１５ａ，第１の中継配線９ａ，コンタクトホール１６ａ，第３の中継配線１２，コンタクトホール１７を介して電気的に接続されることになる。また、ソース・ドレイン領域の他方６ｂは延在されて容量電極部６ｃが構成される。この容量電極部６ｃは、後述するように、データ線８からＭＯＳＦＥＴを介して画素電極１４に印加する電圧を蓄積保持する蓄積容量の電極となる。蓄積容量において、容量電極部６ｃと対向する電極は隣接する段の走査線４である。この走査線４は、一水平走査期間前に既に選択され本水平走査期間では非選択電位が印加されている前段の走査線である。また、チャネル領域５ａから延在されたチャネル領域と同一導電型で高不純物濃度のコンタクト領域５ｂは、コンタクトホール７ａ，第２の中継配線９ｂ，コンタクトホール１６ｂを介して遮光層１１に電気的に接続される。
なお、本実施形態及び以降の各実施形態においては、ソース領域とドレイン領域は置換可能であり、６ｂをドレイン領域、６ａをソース領域としてもよいことは詳述するまでもないが、以下、各実施形態においては６ｂをソース領域、６ａをドレイン領域として説明する。
また、本実施形態においては、画素に配置するＭＯＳＦＥＴをＮチャネル型トランジスタを前提として説明してきたが、Ｐチャネル型トランジスタに置き換えても、その構造は同じである。但し、Ｐチャネル型トランジスタの場合には、ソース・ドレイン領域６ａ，６ｂ及び容量電極部６ｃはＰ型不純物が半導体層に高濃度に導入され、チャネル領域５ａにはそれらよりもＮ型不純物が低濃度に導入され、コンタクト領域５ｂにはチャネル領域５ｓよりもＮ型不純物が高濃度に導入されることになる。
次に、先に延べた蓄積容量（保持容量）について説明する。
図３で示すように、ドレイン領域６ａは保持容量を形成するために、前段の走査線４（ゲート電極４と電気的に接続された配線層であり、図１の配線層１１の直下にて配線層１１と重なって同一方向に配線される。走査線４と同一層で形成することができる。）の直下まで引き延ばされ、容量電極部６ｃを構成している。図３における容量電極部６ｃは、図４における前段の走査線４の直下に位置する。前段の走査線とは、選択されて選択電位が印加される走査線より前に選択電位が印加される走査線をいう。すなわち、前段の走査線は、現在の走査線が選択電位にあるとき、非選択電位が印加されている。この容量電極部６ｃと前段の走査線とがゲート絶縁膜と同一層の絶縁膜１８を介して重なることにより保持容量が形成される。なお、この保持容量は周知のように、ＭＯＳＦＥＴを介してデータ線８から画素電極１４に書き込まれた電荷を、走査線４に非選択電位が供給される非選択期間に蓄積するものである。図４に示されるように、ＭＯＳＦＥＴのゲート電極も兼ねる走査線４は、表示画素領域において縦方向（垂直方向）に延びるデータ線８と交差するように横方向（水平方向）に延在し、隣の列の後段の画素のＭＯＳＦＥＴのドレイン領域６ａが左隣の列の前段の画素行の走査線４の直下に延び、そこで容量を形成している。
次に、本発明の特徴でもあるチャネル領域５ａに対する電位印加について説明する。
本実施形態においては、図２及び図３に示されるように、Ｐ型不純物が低濃度に導入された上記チャネル領域５ａを、固定電位に電気的に接続させるために、Ｐ型不純物が導入された高不純物濃度のＰ型拡散層からなるチャネルコンタクト領域５ｂが、単結晶シリコン層の活性領域３０に形成される。このチャンネルコンタクト領域５ｂはチャネル領域５ａに接して形成される領域である。先に説明したように、コンタクト領域５ｂは、絶縁膜７に形成されたコンタクトホール（ＶＩＡホールともいう）７ａ、一層目のアルミニウム層からなる第１の中継配線９ｂ、絶縁膜１０に形成されたコンタクトホール（ＶＩＡホールともいう）１６ｂを介して、図１及び図２に示される遮光層１１に電気的に接続される。
すなわち、遮光層１１は二層目のアルミニウム層からなり、これが一層目のアルミニウム層からなる第１の中継配線９ｂに、絶縁膜１０に形成されたＶＩＡホール１６ｂを介して接続され、されに一層目のアルミニウム層からなる第１の中継配線９ｂの一部が上記絶縁膜６に形成されたコンタクトホール７ａにて上記チャネルコンタクト領域５ｂに電気的に接続されている。本実施形態においては、ＭＯＳＦＥＴがＮチャネル型トランジスタであるので、この遮光層１１には表示画素領域の周辺部に位置する電源配線から電源電圧の低電位側（特に接地電位が好ましい）、あるいはデータ線８や走査線４に供給される電圧の最低電位以下の電位が供給される。
よって、遮光層１１の電位がＮチャネルＭＯＳＦＥＴのＰ型チャネル領域５ａに供給され、チャネル領域５ａの電位を安定化させることができる。つまり、ＭＯＳＦＥＴがオンのときに過剰な電流が流れたりすると、コンタクト領域５ｂから遮光層１１で放電されＭＯＳＦＥＴを保護する。また、ＭＯＳＦＥＴがオフのときにソース・ドレイン間に生じた電位差でチャネル領域に余剰な電荷（キャリア）が発生しても、それは遮光層１１に引き抜くことができる。従って、ＭＯＳＦＥＴのチャネル領域の電位は常に安定化でき、ＭＯＳＦＥＴの破壊を引き起こすような余剰な電荷を蓄積しないようにできるので、ＮチャネルＭＯＳＦＥＴの耐電圧を上げるとともに電流特性を安定化させ、その特性を向上させることができる。また、ＭＯＳＦＥＴのソース・ドレイン・チャネルを形成する半導体層を、画素領域を延在して配置される遮光層に接続することにより、トランジスタの動作において発生した熱を遮光層を介して放熱することもできる。特に、本実施形態のように、半導体層が単結晶シリコン層である場合には、電荷移動度が高く半導体層で熱発生しやすくなるが、本実施形態によれば、その熱を放熱し、基板上に形成された素子が高熱に晒され、誤動作しないようにすることもできる。
ここで、以上に説明した本実施形態の電気光学装置用基板（液晶パネル用基板）と対向基板とを液晶層を介在して対向させて構成される液晶パネルの表示画素部の回路構成を説明する。図５は液晶パネルの表示画素部における列方向に隣接する２画素を示す等価回路図を示す。
アクティブマトリクス型液晶表示装置における液晶パネルは、走査線４（Ｘn-2，Ｘn-1，Ｘn：ｎは選択される順番を示す整数）と画像信号線８（Ｙn-1，Ｙn）とがマトリクス平面上に配設され、この平面上の交差点近傍にはＭＯＳＦＥＴ（ＴＦＴ）がそれぞれ配置される。ＭＯＳＦＥＴのソース６ｂはデータ線８にコンタクトホール１５ｂを介して電気的に接続され、ゲート電極は走査線４に電気的に接続されており、ドレイン６ａは画素電極１４と容量電極部６ｃに電気的に接続される。画素電極１４は、対向基板の内面に配置された対向電極１１２と液晶層を挟んで対向し、両電極間の液晶を極性反転駆動する。対向電極１１２には極性反転駆動の基準電位となる共通電位ＶLCが印加され、画素電極１４と対向電極１１２とは液晶層を誘電体とする液晶容量ＣLCを構成する。また、容量電極部６ｃは、前段の走査信号線４（Ｘnの画素のＭＯＳＦＥＴにとっての前段走査線はＸn-1）との間に保持容量（蓄積容量）Ｃsを構成する。すなわち、一画素は、トランジスタとそれに接続された液晶容量と保持容量により構成される。
ＭＯＳＦＥＴのチャネル領域５ａは、このＭＯＳＦＥＴを駆動する走査線と平行な方向に配設される遮光層１１に電気的に接続される。すなわち、走査線４（Ｘn）にゲートが接続されたＭＯＳＦＥＴのチャネル領域５ａは、これに隣接する遮光層１１に電気的に接続され、チャネル領域５ａに対してコンタクト領域５ｂを介して固定電位を与えている。別な表現をすれば、チャネル領域５ａからコンタクト領域５ｂを介して、チャネル領域５ａに存在する余剰なキャリアを遮光層１１に引き抜くことにより基板浮遊効果を抑制している。
次に、図６の駆動タイミングチャートに基づいて液晶パネルの駆動とＭＯＳＦＥＴのチャネル領域への固定電位印加について説明する。
ＶGは走査線４に印加される走査信号波形である。走査信号は垂直走査期間毎に到来する選択期間Ｔ1に選択電位ＶG1となって、本実施形態のＮチャネル型ＭＯＳＦＥＴをオンさせる。その後、非選択期間Ｔ2となって低電位の非選択電位ＶG2となり、ＭＯＳＦＥＴをオフさせる。なお、順次駆動であるので、選択期間Ｔ1の直後から次段の走査線４に選択電位が印加され、これが順次繰り返される。ＶIDはデータ線８に印加される画像信号の電位波形である。Ｖcは画像信号ＶIDの中心電位を示す。画像信号ＶIDは、垂直走査期間（フレーム又はフィールド）毎に中心電位Ｖcに対して極性を反転させた電位波形となる。Ｖpは画像信号線８における画像信号ＶIDが、本実施形態のＮチャネル型ＭＯＳＦＥＴを介して画素電極１４に印加されてなる画素電極電位である。ＶLCは対向電極１１２に印加される共通電位である。共通電位ＶLCは、画素電極電位Ｖpの極性反転する電位波形がほぼ正負で対称となるような電位に設定されることにより、液晶層に印加される電圧が一方の極性に偏らないようにして交流駆動することにより、液晶の劣化を防止している。
なお、ΔＶは、Ｎチャネル型ＭＯＳＦＥＴの寄生容量に基づく画素電極電位Ｖpの電圧劣化分を示している。選択期間Ｔ1の終了時には、Ｎチャネル型ＭＯＳＦＥＴのチャネル領域５ａには電荷が蓄積し、ドレイン領域６ａとゲート電極（走査線）４との間の寄生容量に電荷が蓄積する。この電荷は、非選択期間Ｔ2になってゲート電極が非選択電位に下がることにより、ドレイン側に流れて画素電極１４に印加され、選択期間Ｔ1中にデータ線８と同等レベルまで充電していた画素電極電位ＶpをΔＶだけ降下させ、液晶層への印加電圧を下げてしまう。従って、ＶLCをずらして画素電極電位Ｖpが正負対称の波形となるようにしている。しかし、せっかく書き込んだ電圧を十分に活かせておらず、且つＶLCの調整は難しいので、ΔＶをできるだけ小さくすることが表示品質を向上するためには望ましく、そのためには、チャネルに蓄積する余剰キャリアを少なくしなければならない。しかしながら、本発明では、チャネル領域から余剰キャリアを引き抜くことができる。特に、本発明のように、ＭＯＳＦＥＴが電荷移動度が高い単結晶シリコンのチャネル領域の場合は、ＭＯＳＦＥＴをオフにした時に余剰キャリアが残り易いので、本発明の構成を採用することにより、表示品質をも向上させることができる。
本実施形態においてはＮチャネル型ＭＯＳＦＥＴであるため、チャネル領域５ａには、画像信号VIDがチャネル領域を伝達されることによって電子（負電荷）が蓄積されて電流が流れる。従って、チャネル領域５ａに電気的に接続される遮光層１１の電位は、画像信号ＶIDの最低電位より低い電位とする。例えば、非選択電位ＶG2を遮光層１１の電位として用いると、この電位は画像信号ＶIDの最低電位よりも低い電位であり、且つ液晶パネル内の電源電位を兼用することができるので好ましい。また、遮光層１の電位は非選択電位ＶG2より低くても構わない。さらに、遮光層１１（及び非選択電位ＶG2）の電位を接地電位ＧＮＤとすれば、その電位は安定するので、チャネル領域の電位をより一層安定化することができる。このように、遮光層１１の電位は、少なくとも画像信号ＶIDの電位以下であることが必要である。
また、本実施形態においては、各画素の保持容量Ｃsは、容量電極部６ｃと前段の走査線４とを絶縁膜を介在させて構成していたが、本発明はこれに限られるものではない。例えば、保持容量Ｃsは、容量電極部６ｃを後段の走査線４の直下に延ばし、後段の走査線４との１８絶縁膜を介した対向により構成してもよい。また、画素領域内に走査線４と並んで走査線４と同一層により容量線を形成し、その容量線に図６におけるＶLCの電位を印加して、容量線と容量電極部６ｃとの絶縁膜１８を介した対向により容量を構成してもよい。また、容量電極６ｃを容量の電極とするのではなく、ドレイン領域６ａを別層の電極に接続し、その電極と走査線や容量線との絶縁膜を介した対向により容量を構成しても構わない。なお、容量の電極を半導体層よりも上層で構成する場合には、この電極を遮光層１１と層間絶縁膜を介して対向させて容量を構成することもできる。このようないずれの場合でも、本発明の作用効果は同様に得ることができる。
また、本実施形態では、Ｎチャネル型ＭＯＳＦＥＴを用いて説明しているが、Ｐチャネル型ＭＯＳＦＥＴ（ＴＦＴ）に置換しても、Ｎチャネル型ＭＯＳＦＥＴの場合と全く同一の回路・構造・パターンとなり、同様の作用効果を得ることができる。但し、図６の各種信号電位は、高低が全く逆になり、図の上側が低電位、下側が高電位となる。従って、遮光層１１に印加される非選択電位ＶG2は、画像信号ＶIDの最高電位以上の高電位であって、この好ましく接地電位にすることにより、Ｐチャネル型ＭＯＳＦＥＴのチャネル領域５ａに対して画像信号ＶIDより高電位を印加することができる。それにより、正孔（正電荷）が蓄積して電流が流れるＰチャネル型ＭＯＳＦＥＴのチャネル領域５ａでの余剰キャリアを引き抜き、チャネル電位を安定化することができる。
また、この遮光層１１はＭＯＳＦＥＴのチャネル領域５ａを少なくとも覆って遮光するように配置され、チャネル領域５ａでの光リーク電流を抑制することができる。さらに、遮光層１１はチャネル領域５ａと同一導電型のチャネルコンタクト領域５ｂも遮光することにより、チャネルコンタクト領域５ｂでの光リーク電流も抑制している。また、遮光層１１は走査線４と重なるように配置されており、液晶パネルの開口率を損なうことがないようにされている。
以上、本実施形態によれば、透明な画素電極にデータ線からの画像信号を供給するＭＯＳＦＥＴは、その上方に形成する遮光層を利用してチャネル領域に電位を与えることができる。チャネル領域に与える電位は、ＭＯＳＦＥＴの電導型によってそれぞれ定めれば良い。また、チャネル領域に電位を供給する配線として走査線と重なる遮光層を用いることによって画素部の開口率の大きい液晶表示パネル用基板を供給することができる。
なお、先に説明したように、上記の説明はＮチャネルＭＯＳＦＥＴの場合についてであるが、各領域の電導型が異なるＰチャネルＭＯＳＦＥＴを用いても良い。その場合、チャネル領域・チャネルコンタクト領域とソース・ドレイン領域の導電型は上記実施形態とは逆導電型となる。この場合、遮光層１１には電源電圧の高電位側の電位、あるいはデータ線８や走査線４に供給される電圧の最高電位以上の電位が供給され、Ｎ型チャネル領域の電位を安定化することができる。
（第２の実施形態）
次に、本発明を適用した電気光学装置用基板の一例である液晶パネル用基板において、第１の実施形態の構成に対して更に遮光層２０１を追加した実施形態を説明する。なお、本実施形態における第１の実施形態と同じ符号は、特段説明しない限り、同一の工程で形成される層、あるいは同一の機能を有する部材を意味する。また、本実施の形態においては、第１の実施形態と同様に、電気光学装置用基板を絶縁物上に半導体層を形成したＳＯＩ基板を用いた構成に基づいて説明する。
図７は本実施形態の液晶パネル用基板の画素部における断面を示す断面図である。また、図８は本実施形態の液晶パネル用基板の画素部における第１の遮光層と半導体層（単結晶シリコン層）のレイアウトを示す平面図である。本実施形態においては、液晶パネル用基板の画素部における各層のレイアウトを示す平面図、及び液晶パネル用基板の画素部における半導体層（単結晶シリコン層）、多結晶シリコン層及び一層目のアルミニウム層のレイアウトを示す平面図は、第１の実施形態における図１及び図４と実質的に同一である。本実施形態の図７及び図８は、第１の実施形態における図２及び図３に対応する図である。従って、図７の断面図は、各平面図のＸ−Ｘ’を結んだ線における断面を示す図となる。
本実施形態においては、図７に示すように、埋込絶縁膜２にＭｏ，Ｃｒ，Ｔａ等から選ばれた高融点金属などからなる埋込遮光層（第１の遮光層）２０が形成されている。この埋込遮光層２０は、周知のＳＯＩ基板の製造方法を用いて、支持基板１上に単結晶シリコン層からなる活性領域３０を貼り合わせる工程の前に、支持基板１上に予め形成されるものである。従って、上記貼り合わせ工程の前に埋込遮光層２０をパターニングしても良いし、活性領域３０を貼り合わせた後、単結晶シリコン層にフィールド酸化膜３を形成する素子分離工程時にパターニングしても良い。この遮光層２０にも表示画素部の周辺領域にて所定の電位が与えられる。好ましくは、遮光層１１と同一の電位を印加されることが、ＭＯＳＦＥＴの動作安定化のためにはよい。なお、絶縁膜２にコンタクトホールの形成ができる場合は、ＭＯＳＦＥＴのチャネル領域５ａから延在したコンタクト領域５ｂと埋込遮光層２０１とを電気的に接続して、埋込遮光層２０１からチャネル領域に上記した電位を印加してもよい。
図８に示すように、埋込遮光層２０は単結晶シリコン層に形成される活性領域３０の基板側に形成され、活性領域３０の領域をすべて覆って遮光するように形成される。素子分離工程以降のＭＯＳＦＥＴから画素電極までの構造は、前述の第１の実施形態と全く同一である。
本実施形態によれば、第１の実施形態と同様に、画素電極にデータ線からの画像信号を供給するＭＯＳＦＥＴは、その上方に形成する遮光層を利用してチャネル領域に電位を与えることができるので、チャネル領域の電位を安定化することができるだけでなく、第１の遮光層によって液晶パネル用基板の裏面（図面での下側）からの反射光や外光などが活性領域３０に入り込むことを防止する事ができる。なお、本実施形態においても、第１の実施形態と同様に、Ｎチャネル型ＭＯＳＦＥＴではなく、Ｐチャネル型ＭＯＳＦＥＴとしてもよいことは言うまでもない。その場合、第１の実施形態と同様に、Ｎチャネル型とするかＰチャネル型とするかで、遮光層１１，２０１に印加する電位も変えられる。
さらに、遮光層２０１は保持容量の電極として用いてもよい。その場合、半導体層の容量電極部６ｃと遮光層２０１との絶縁膜２を介在した対向により構成することができる。
（本発明の電気光学装置の実施形態）
本発明の電気光学装置用基板を用いて作成された電気光学装置の一例である液晶パネルの構成を、図面を用いて説明する。
図９は上記第１及び第２の実施形態を適用した透過型液晶パネル用基板の全体の平面レイアウト図を示す。なお、この図面は理解を容易にするために説明に不要な箇所は省略しており、モデル的に描いている。
図９に示すように、透明基板１０１（図２，図７の基板１に相当）の上には表示画素領域１０２があり、画素電極１０３（図１の画素電極１４に相当）がマトリクス状に配置されている。また、透明基板１０１上の表示画素領域１０２の周辺には、表示信号を処理する周辺駆動回路１０４，１０５が形成されている。走査線駆動回路１０４は走査線を順次走査して選択電位ＶG1，非選択電位ＶG2を印加する。データ線駆動回路１０５はデータ線に画像データに応じた画像信号を供給する。またパッド領域１０８を介して外部から入力される画像データを取り込む入力回路１０６や、これらの回路を制御するタイミング制御回路１０７等の回路も透明基板１０１上に設けられており、これらの回路はすべて各画素毎に配置した上記ＭＯＳＦＥＴと同一工程または異なる工程で形成されるＭＯＳＦＥＴを能動素子あるいはスイッチング素子とし、これに抵抗や容量などの負荷素子を組み合わせることで構成されている。１１３はシール材の形成領域を示す。この領域にシール材が形成されて本発明の液晶パネル用基板と対向基板とが接着される。
なお、第１及び第２の実施形態にて説明した遮光層１１は、上記の周辺回路（走査線駆動回路１０４、データ線駆動回路１０５、タイミング制御回路１０７、入力回路１０６）において形成される配線層と同一層のアルミニウム配線層で形成されるものであり、遮光層１１には周辺回路領域にて上述したような所定の電位が供給される。また、遮光層２０１にも周辺回路領域にて上述したような所定の電位が供給され、この遮光層２０１は周辺回路領域においてはＭＯＳＦＥＴの遮光だけでなく、回路素子同士や電源線と回路素子を接続する配線層としても用いることができる。
図１０は図９に示した液晶パネルのＹ−Ｙ´線での断面図である。図１０に示すように液晶パネルは、表示画素と駆動回路を形成した基板（ＳＯＩ基板）１１０と、共通電位ＶLCが印加される透明導電膜（ＩＴＯ）からなる対向電極１１２を有する透明基板（対向基板）１１１が一定間隔をおいて配置され、周辺をシール材１１３封止された隙間内に周知のＴＮ（Twisted Nematic）型液晶１１４、電圧無印加状態で液晶分子がほぼ垂直に配向された垂直配向（Homeotropic）型液晶、電圧無印加状態で液晶分子がねじれずにほぼ水平配向された水平配向（Homogeneous）型液晶、強誘電型液晶あるいは高分子分散型液晶等の液晶などが充填されて液晶パネル１２０として構成されている。なお、外部から信号を入力できるように、パッド領域１０８は上記シール材１１３の外側に来るようにシール材を設ける位置が設定されている。
次に、本実施形態の液晶パネル用基板において、基板の周辺領域に形成される上記周辺回路（走査線駆動回路１０４、データ線駆動回路１０５、タイミング制御回路１０７、入力回路１０６等）において、先に説明した実施形態と同様に、周辺回路のＭＯＳＦＥＴのチャネル領域を、ＭＯＳＦＥＴを遮光する遮光層に対して電気的に接続する実施形態について説明する。
図１１は、周辺回路を構成する相補型インバータの平面レイアウト図を示す。相補型インバータは、Ｐチャネル型ＭＯＳＦＥＴ（ＴＦＴ）とＮチャネル型ＭＯＳＦＥＴ（ＴＦＴ）からなる。図１１において、２１０は一層目のアルミニウム層からなる高電源電位ＶDDを供給する第１の電源線であり、２２０は一層目のアルミニウム層からなる低電源電位ＶSSを供給する第２の電源線である。２３０は一層目のアルミニウム層からなる入力配線、２４０は一層目のアルミニウム層からなる出力配線である。２１５はＰチャネル型ＭＯＳＦＥＴのゲート電極、２２５はＮチャネル型ＭＯＳＦＥＴのゲート電極であり、２つのゲート電極は同一層で繋がっており、第１の層間絶縁膜に形成されるコンタクトホール２３１を介して上層の一層目のアルミニウム層の入力配線２３０と接続されている。
基板上には、半導体層（単結晶シリコン層）の活性領域３０は、二個所（点線でそれぞれ囲まれた領域）に島状に分離配置されており、ゲート電極２１５の直下にゲート絶縁膜を介して位置する活性領域３０には、Ｎ型不純物が低濃度に導入されたＮ型チャネル領域が形成され、チャネル領域を挟んで対向する両側の活性領域３０にはＰ型不純物がチャネルより高濃度に導入されたソース・ドレイン領域が形成される。ソース領域は第１の層間絶縁膜に形成されたコンタクトホール２１３を介して第１の電源線２１０に接続され、ドレイン領域は第１の層間絶縁膜に形成されたコンタクトホール２４１を介して出力配線２４０に接続されている。
一方、Ｎチャネル型ＭＯＳＦＥＴは、ゲート電極２１５の直下にゲート絶縁膜を介して位置する活性領域３０には、Ｐ型不純物が低濃度に導入されたＰ型チャネル領域が形成され、チャネル領域を挟んで対向する両側の活性領域３０にはＮ型不純物がチャネルより高濃度に導入されたソース・ドレイン領域が形成される。ソース領域は第１の層間絶縁膜に形成されたコンタクトホール２２３を介して第２の電源線２２０に接続され、ドレイン領域は第１の層間絶縁膜に形成されたコンタクトホール２４２を介して出力配線２４０に接続されている。
さらに、Ｐチャネル型ＭＯＳＦＥＴのチャネル領域は図中の右方向に延在されてコンタクト領域を形成し、そのコンタクト領域は第１の層間絶縁膜に形成されたコンタクトホール２１９を介して一層目のアルミニウム層からなる中継配線２５０に接続され、この中継配線２５０はさらに第２の層間絶縁膜に形成されたコンタクトホール２５１を介して遮光層（点線で囲まれた領域）２１２に接続される。また、Ｎチャネル型ＭＯＳＦＥＴのチャネル領域は図中の右方向に延在されてコンタクト領域を形成し、そのコンタクト領域は第１の層間絶縁膜に形成されたコンタクトホール２２９を介して一層目のアルミニウム層からなる中継配線２６０に接続され、この中継配線２６０はさらに第２の層間絶縁膜に形成されたコンタクトホール２６１を介して遮光層（点線で囲まれた領域）２２２に接続される。遮光層２１２，２２２はそれぞれ二層目のアルミニウム層から形成されており、互いに分離されている。また、遮光層２１２は、第２の層間絶縁膜に形成されたコンタクトホール２１１を介して下層の第１の電源線２１０に続され、高電源電位ＶDDが与えられている。一方、遮光層２２２は、第２の層間絶縁膜に形成されたコンタクトホール２２１を介して下層の第２の電源線２２０に接続され、低電源電位ＶSSが与えられている。この高電源電位VDDと低電源電位ＶSSの一方は接地電位（ＧＮＤ）とするのが好ましく、画素領域にて各画素のスイッチングトランジスタをＮチャネル型ＭＯＳＦＥＴとする場合には、先に述べたように、画素領域の遮光層１１と周辺回路のＮチャネル型ＭＯＳＦＥＴを遮光する遮光層２１２に印加される低電源電位ＶSSを接地電位ＧＮＤとすることが、液晶パネル内のより多くのＭＯＳＦＥＴのチャネルを安定化できて好ましい。一方、画素領域にて各画素のスイッチングトランジスタをＰチャネル型ＭＯＳＦＥＴとする場合には、先に述べたように、画素領域の遮光層１１と周辺回路のＰチャネル型ＭＯＳＦＥＴを遮光する遮光層２２２に印加される高電源電位ＶDDを接地電位ＧＮＤとすることが、液晶パネル内のより多くのＭＯＳＦＥＴのチャネルを安定化できて好ましい。
このように、周辺回路を構成するＭＯＳＦＥＴは、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとの間で分離されたぞれぞれの遮光層２１２，２２２を有し、その遮光層にはそれぞれのＭＯＳＦＥＴのソースに接続される電源電位が供給されるようにすることで、それぞれのＭＯＳＦＥＴのチャネル領域に電位を供給し、チャネル領域の電位を安定化することができる。また、Ｐ型チャネル領域から高電源電位へ、Ｎ型チャネル領域から低電源電位へ、チャネル領域に生じた余剰キャリアを引き抜き、ＭＯＳＦＥＴでの耐圧劣化を防止して信頼性を向上することができる。
なお、遮光層２１２はＰチャネル型ＭＯＳＦＥＴ及びコンタクト領域を遮光し、遮光層２２２はＮチャネル型ＭＯＳＦＥＴ及びコンタクト領域を遮光して、ＭＯＳＦＥＴでの光リーク電流を防止することができる。また、第２の実施形態のように、ＭＯＳＦＥＴの下に遮光層２０１を形成してもよい。この遮光層２０１も、上層の遮光層２１２，２２２と同様に、それぞれのＭＯＳＦＥＴと平面的に重なるように、且つ互いに分離して形成され、Ｐチャネル型ＭＯＳＦＥＴの場合は高電位、Ｎチャネル型ＭＯＳＦＥＴの場合は低電位が印加されることが好ましい。特には、埋め込み遮光層２０１は対応する上層の遮光層２１２，２２２と、それぞれ同一の電源電位に接続されることが、それぞれのＭＯＳＦＥＴの動作の安定化のためには好ましい。
なお、上層の遮光層を形成する二層目のアルミニウム層や埋め込み遮光層は、画素領域での遮光層と同一層で形成できる。また、これらの遮光層に用いられる導電層は、周辺回路領域においては遮光層だけでなく、配線層としても用いることができる。
（本発明の液晶パネルをライトバルブに用いた投射型表示装置の説明）
図１２及び図１３は、本発明の電気光学装置の一例である液晶パネルをライトバルブに用いた投射型表示装置の光学構成を示す図である。
図１２は、透明導電膜を画素電極とする本発明の液晶パネルを用いた投射型表示装置の要部を示す概略構成図である。図中、４１０は光源、４１３，４１４はダイクロイックミラー、４１５，４１６，４１７は反射ミラー、４１８，４１９，４２０はリレーレンズ、４２２，４２３，４２４は液晶ライトバルブ、４２５はクロスダイクロイックプリズム、４２６は投射レンズを示す。青色光・緑色光反射のダイクロイックミラー４１３は、光源４１０からの白色光束のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー４１７で反射されて、赤色光用液晶ライトバルブ４２２に入射される。一方、ダイクロイックミラー４１３で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー４１４によって反射され、緑色光用液晶ライトバルブ４２３に入射される。一方、青色光は第２のダイクロイックミラー４１４も透過する。青色光に対しては、入射レンズ４１８、リレーレンズ４１９、出射レンズ４２０を含むリレーレンズ系からなる導光手段４２１が設けられ、これを介して青色光が青色光用液晶ライトバルブ４２４に入射される。各ライトバルブにより変調された３つの色光はクロスダイクロイックプリズム４２５に入射され、各色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ４２６によってスクリーン４２７上に投射され、画像が拡大されて表示される。
図１３は、反射電極を画素電極とする本発明の液晶パネルを用いた投射型表示装置の要部の概略構成図である。光源１１０、インテグレータレンズ１２０、偏光変換素子１３０から概略構成される偏光照明装置１００、偏光照明装置１００から出射されたＳ偏光光束をＳ偏光光束反射面２０１により反射させる偏光ビームスプリッタ２００、偏光ビームスプリッタ２００のＳ偏光反射面２０１から反射された光のうち、青色光（Ｂ）の成分を分離するダイクロイックミラー４１２、分離された青色光（Ｂ）を青色光を変調する反射型液晶ライトバルブ３００Ｂ、青色光が分離された後の光束のうち赤色光（Ｒ）の成分を反射させて分離するダイクロイックミラー４１３、分離された赤色光（Ｒ）を変調する反射型液晶ライトバルブ３００Ｒ、ダイクロイックミラー４１３を透過する残りの緑色光（Ｇ）を変調する反射型液晶ライトバルブ３００Ｇ、３つの反射型液晶ライトバルブ３００Ｒ、３００Ｇ、３００Ｂにて変調された光をダイクロイックミラー４１２，４１３，偏光ビームスプリッタ２００にて合成し、この合成光をスクリーン６００に投射する投射レンズからなる投射光学系５００から構成されている。上記３つの反射型液晶ライトバルブ３００Ｒ、３００Ｇ、３００Ｂには、それぞれ前述の液晶パネルが用いられている。
いずれの投射型表示装置の構成例においても、液晶パネルの各画素には、トランジスタのチャネルの電位を安定化できる保護構造を有しているため、高性能で高耐圧のアクティブマトリクス型液晶パネルを用いて表示することができる。
（本発明の液晶パネルを表示装置に用いた電子機器の説明）
図１４は、本発明の電気光学装置の一例である液晶パネルを表示装置に用いた電子機器の概観図を示す。図１４（Ａ）は、携帯電話１０００の表示部１００１に本発明の液晶パネルを用いた例を示す。図１４（Ｂ）は、腕時計型の機器１１００の表示部１１０１に本発明の液晶パネルを用いた例を示す。図１４（Ｃ）は、コンピュータ１２００の表示部１２０６に本発明の液晶パネルを用いた例を示す。１２０４は本体、１２０２はキーボード等の入力部を示す。
いずれの電子機器の構成例においても、液晶パネルの各画素には、トランジスタのチャネルの余剰キャリアを抜くことのできる保護構造を有しているため、高性能で高耐圧のアクティブマトリクス型液晶パネルを用いて表示することができる。
（本発明の変形例）
以上に説明した本発明の実施形態は、これに限定されるものではなく、本発明の趣旨を変えない範囲で種々に変更することができる。
例えば、画素のスイッチングトランジスタとしては、相補型の薄膜トランジスタを用いてもよい。それぞれのトランジスタのチャネル領域を図１１に示すように互いに分離された遮光層にそれぞれ接続するようにして、以上に説明した実施形態を採用することによりチャネル領域の電位を安定化することができる。
また、上記実施形態では、画素電極１４を透明導電膜とした透過型液晶パネル用基板を例にして説明してきたが、画素電極１４を反射型電極とする或いは反射板を基板の内面側又は外面側に配置する反射型液晶パネルに対して本発明を適用しても構わない。
また、単結晶シリコン層をソース・ドレイン・チャネルとするＭＯＳＦＥＴ（ＴＦＴ）を前提として説明したが、多結晶シリコン層或いは非晶質シリコン層をソース・ドレイン・チャネルとする薄膜トランジスタにおいて、チャネル電位を安定化させるために、本発明を適用することができるので、半導体層は単結晶シリコンに限られるものではない。また、本発明の半導体層はＳＯＩ技術を用いて基板上に形成するのではなく、ＣＶＤ法等により絶縁物上に多結晶シリコンや非晶質シリコンを形成する場合や固相成長法等の方法により絶縁物上に単結晶シリコンを形成する場合においても、本発明のように、遮光層を介してそれらの半導体層のチャネルに電位を与えることができる。
また、液晶パネルを前提に実施形態を説明したが、液晶パネル以外の電気光学装置にも本発明を適用してもよい。例えば、発光ポリマーを用いたエレクトロルミネッセンス（ＥＬ）や、プラズマディスプレイ（ＰＤＯ）や、電界放出素子（ＦＥＤ）等の自発光素子の各画素をスイッチングするトランジスタにおいて、本発明を適用することもできる。さらに、テキサスインスツルメント社の開発したマイクロミラーデバイス（ＤＭＤ）等のように各画素のミラーの角度を変更するようなミラーデバイスにおいても、画素のトランジスタや周辺駆動回路に本発明を適用することもできる。
さらに、上記実施形態では透過型液晶パネル用基板を例にして説明したが、これは絶縁物上にＭＯＳＦＥＴを配置する半導体装置の一例にすぎない。本発明はこれに用途を限定するものではなく、光学的な情報を読みとるイメージ入力デバイスや、種々の集積回路などさまざまな半導体装置にも適用できることは明らかである。その際においても半導体装置におけるＭＯＳＦＥＴは上記実施形態のごとく絶縁物上に設けられ、ＭＯＳＦＥＴを覆うように形成された遮光層とＭＯＳＦＥＴのチャネル領域を電気的に接続することにより、ＭＯＳＦＥＴのチャネル領域に電位を印加して、動作を安定化し、耐圧の向上を図ることができる。特に図１１に示した構造は、絶縁物上に形成された半導体層によってチャネル領域を形成するＭＯＳＦＥＴから構成された集積回路全般の半導体装置において、用いることができる。
以上説明したように、本発明によれば、絶縁物上に形成されたＭＯＳＦＥＴに対して、それを遮光する遮光層を利用してチャネル領域に電位を与えることにより、ＭＯＳＦＥＴの動作を安定化させ、ＭＯＳＦＥＴの耐圧を劣化を抑制することができる。特に、本発明を表示デバイスに用いた場合、チャネル領域に電位を供給する配線として走査線と重なる遮光層を用いることによって画素部の開口率の大きい表示デバイス用基板を供給することができる。開口率を大きく獲れることで同じ明るさの光源を用いればより明るくなり、従来品と同じ明るさにするためには消費電力の小さい光源を用いることができ、高品位の表示デバイスを作成することができる。
〔産業上の利用可能性〕
本発明は、絶縁物上の半導体層をチャネル領域とするトランジスタのチャネル領域を遮光層の導電層に接続する構成により、トランジスタの動作の安定化、耐圧劣化の抑制を行うことができるので、半導体装置全般、液晶パネル等の電気光学装置全般のデバイスに利用することができる。また、このデバイスは、投射型表示装置を含む種々の電子機器に利用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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