(57)【特許請求の範囲】
【請求項１】
電気部品の試験に用いる試験パターンを生成するパターン発生器であって、
前記試験パターンを規定する試験パターン情報を格納するパターンメモリと、
前記試験パターン情報を前記パターンメモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、
前記ベクトルメモリに格納された前記ベクトル命令を参照して、前記パターンメモリにおける前記試験パターン情報のアドレスを生成するアドレス展開部と、
所定の割込処理における前記試験パターンを規定する割込時試験パターン情報を格納する割込時用パターンメモリと、
前記ベクトルメモリと異なるデバイスで構成され、前記割込時試験パターン情報を前記割込時用パターンメモリから読み出す順序を示すベクトル命令を格納する割込時用ベクトルメモリと、
前記割込時用ベクトルメモリに格納された前記ベクトル命令を参照して、前記割込時用パターンメモリにおける前記割込時試験パターン情報のアドレスを生成する割込時用アドレス展開部と、
前記アドレス展開部により生成されるアドレスに対応する前記試験パターン情報、又は、前記割込時用アドレス展開部により生成される前記アドレスに対応する前記割込時試験パターン情報に基づいて前記試験パターンを生成させるパターン生成部と
を有することを特徴とするパターン発生器。
【請求項２】
前記割込処理を開始する時点を検出する割込検出部を更に備え、
前記割込時用アドレス展開部は、
前記割込検出部により前記割込処理の開始する時点であると検出されたことに基づいて、前記割込時試験パターン情報のアドレスを生成し、
前記パターン生成部は、前記割込検出部により前記割込処理を実行する時点であると検出されていない場合には、前記アドレス展開部により生成される前記アドレスに対応する前記試験パターン情報に基づいて前記試験パターンを生成させ、前記割込検出部により前記割込処理を実行する時点であると検出された場合には、前記割込時用アドレス展開部により生成される前記アドレスに対応する前記割込時試験パターン情報に基づいて前記試験パターンを生成させる
ことを特徴とする請求項１に記載のパターン発生器。
【請求項３】
前記割込検出部が前記割込処理を開始する時点を検出したことに基づいて、前記アドレス展開部による前記アドレスの生成を中断させる中断制御部と、
前記割込処理の終了を検出する割込終了検出部と、
前記割込終了検出部により前記割込処理の終了が検出されたことに基づいて、前記アドレス展開部による前記アドレスの生成を開始させる開始制御部とを備える
ことを特徴とする請求項２に記載のパターン発生器。
【請求項４】
前記電気部品は、データを記憶する機能を有し、当該データを保持するためにリフレッシュを必要とするメモリであり、
前記割込時用パターンメモリは、前記メモリをリフレッシュする試験パターンを規定する前記割込時用試験パターン情報を格納する
ことを特徴とする請求項１乃至３のいずれかに記載のパターン発生器。
【請求項５】
前記割込時用パターンメモリは、前記メモリをプリチャージする試験パターンと、前記割込処理の実行前において前記メモリに与えられていた行アドレスを前記メモリに取り込ませる試験パターンとを規定する前記割込時用試験パターン情報を更に格納し、
前記パターン生成部は、前記割込検出部により前記割込処理を実行する時点であると検出された場合には、前記メモリをプリチャージする試験パターン、前記メモリをリフレッシュする試験パターン、前記割込処理の実行前において前記メモリに与えられていた行アドレスを前記メモリに取り込ませる試験パターンの順で試験パターンを生成する
ことを特徴とする請求項４に記載のパターン発生器。
【請求項６】
時間を計測するタイマーを更に備え、
前記割込検出部は、前記タイマーにより計測された前記時間に基づいて前記割込処理を実行する時点を検出する
ことを特徴とする請求項２乃至５のいずれかに記載のパターン発生器。
【請求項７】
前記ベクトルメモリに格納された前記ベクトル命令には、前記割込処理を実行する時点を示す記述が含まれており、
前記割込検出部は、前記記述に基づいて前記割込処理を実行する時点を検出する
ことを特徴とする請求項２乃至５のいずれかに記載のパターン発生器。
【請求項８】
前記試験パターン情報及び前記割込時用試験パターン情報は、各々が試験パターンである、又は、各々が試験パターンを生成させる制御命令である
ことを特徴とする請求項１乃至７のいずれかに記載のパターン発生器。
【請求項９】
前記試験パターン情報又は割込時用試験パターン情報の一方は試験パターンであり、他方は試験パターンを生成させる制御命令である
ことを特徴とする請求項１乃至７のいずれかに記載のパターン発生器。
【請求項１０】
前記試験パターン情報と前記割込時試験パターン情報とは、単一のメモリ空間上の互いに異なるアドレスに対応付けられて格納されており、
前記パターン生成部は、
前記割込検出部により前記割込処理を実行する時点であると検出されていない場合には、前記アドレス展開部により生成される前記アドレスを選択し、前記割込検出部により前記割込処理を実行する時点であると検出された場合には、前記割込時用アドレス展開部により生成される前記アドレスを選択するアドレス選択部と、
前記アドレス選択部により選択された前記アドレスに対応する前記試験パターン情報又は前記割込時試験パターン情報に基づいて、前記試験パターンを生成させる統一パターン生成部と
を有することを特徴とする請求項２乃至９のいずれかに記載のパターン発生器。
【請求項１１】
前記パターン生成部は、
前記アドレス展開部により生成される前記アドレスに対応する前記試験パターン情報に基づいて前記試験パターンを生成させる第１パターン発生部と、
前記割込時用アドレス展開部により生成される前記アドレスに対応する前記割込時試験パターン情報に基づいて前記試験パターンを生成させる第２パターン生成部と、
前記割込検出部により前記割込処理を実行する時点であると検出されていない場合には、前記第１パターン生成部により生成された前記試験パターンを選択し、前記割込検出部により前記割込処理を実行する時点であると検出された場合には、前記第２パターン生成部により生成された前記試験パターンを選択する試験パターン選択部と
を有することを特徴とする請求項２乃至９のいずれかに記載のパターン発生器。
【請求項１２】
電気部品を試験する電気部品試験装置であって、
前記試験のために前記電気部品に与える入力試験パターンと、当該入力試験パターンを前記電気部品に与えたことにより前記電気部品から出力されると期待される期待値パターンとを含む試験パターンを規定する試験パターン情報を格納するパターンメモリと、
前記試験パターン情報を前記パターンメモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、
前記ベクトルメモリに格納された前記ベクトル命令を参照して、前記パターンメモリにおける前記試験パターン情報のアドレスを生成するアドレス展開部と、
所定の割込処理時における前記試験パターンを規定する割込時試験パターン情報を格納する割込時用パターンメモリと、
前記ベクトルメモリとは別のデバイスにより構成され、前記割込時試験パターン情報を前記割込時用パターンメモリから読み出す順序を示すベクトル命令を格納する割込時用ベクトルメモリと、
前記割込時用ベクトルメモリに格納された前記ベクトル命令を参照して、前記割込時用パターンメモリにおける前記割込時試験パターン情報のアドレスを生成する割込時用アドレス展開部と、
前記アドレス展開部により生成される前記アドレスに対応する前記試験パターン情報、又は、前記割込時用アドレス展開部により生成される前記アドレスに対応する前記割込時試験パターン情報に基づいて前記試験パターンを生成させるパターン生成部と、
前記パターン生成部により生成された前記試験パターンを前記電気部品の電気的端子のピン配列に合わせて並べ替えるピンデータセレクタと、
前記ピンデータセレクタから出力された前記試験パターンに含まれる、前記入力試験パターンの波形を整形する波形整形器と、
前記波形整形器により整形された前記入力試験パターンを前記電気部品に与えるとともに、前記電気部品から出力された出力信号を受け取るデバイス差込部と、
前記デバイス差込部が受け取った出力信号と前記期待値パターンとを比較する比較器と
を備えたことを特徴とする電気部品試験装置。
【請求項１３】
前記割込処理を開始する時点を検出する割込検出部を更に備え、
前記割込時用アドレス展開部は、
前記割込検出部により割込処理の開始する時点であると検出されたことに基づいて、前記割込時試験パターン情報のアドレスを生成し、
前記パターン生成部は、前記割込検出部により前記割込処理を実行する時点であると検出されていない場合には、前記アドレス展開部により生成される前記アドレスに対応する前記試験パターン情報に基づいて前記試験パターンを生成させ、前記割込検出部により前記割込処理を実行する時点であると検出された場合には、前記割込時用アドレス展開部により生成される前記アドレスに対応する前記割込時試験パターン情報に基づいて前記試験パターンを生成させる
ことを特徴とする請求項１２に記載の電気部品試験装置。
【請求項１４】
前記割込検出部が前記割込処理を開始する時点を検出したことに基づいて、前記アドレス展開部による前記アドレスの生成を中断させる中断制御部と、
前記割込処理の終了を検出する割込終了検出部と、
前記割込終了検出部により前記割込処理の終了が検出されたことに基づいて、前記アドレス展開部による前記アドレスの生成を開始させる開始制御部とを更に備える
ことを特徴とする請求項１３に記載の電気部品試験装置。
【請求項１５】
前記電気部品は、データを記憶する機能を有し、当該データを保持するためにリフレッシュを必要とするメモリであり、
前記割込時用パターンメモリは、前記メモリをリフレッシュする試験パターンを規定する前記割込時用試験パターン情報を格納する
ことを特徴とする請求項１２乃至１４のいずれかに記載の電気部品試験装置。
【請求項１６】
前記割込時用パターンメモリは、前記メモリをプリチャージする試験パターンと、前記割込処理の実行前において前記メモリに与えられていた行アドレスを前記メモリに取り込ませる試験パターンとを規定する前記割込時用試験パターン情報を更に格納し、
前記パターン生成部は、前記割込検出部により前記割込処理を実行させる状態であると検出された場合には、前記メモリをプリチャージする試験パターン、前記メモリをリフレッシュする試験パターン、前記割込処理の実行前において前記メモリに与えられていた行アドレスを前記メモリに取り込ませる試験パターンの順で試験パターンを生成する
ことを特徴とする請求項１５に記載の電気部品試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気部品の試験に用いる試験パターンを生成するパターン発生器及び電気部品試験装置に関する。
【０００２】
【従来の技術】
従来、半導体メモリ等の電気部品を試験するために用いられる電気部品試験装置は、電気部品の試験に使用するための試験パターンを発生するパターン発生器を備える。図１は、従来例に係るパターン発生器の構成を示す図である。パターン発生器１００は、電気部品の一例としてのダイナミックランダムアクセスメモリ（ＤＲＡＭ）の試験パターンを生成する。
【０００３】
パターン発生器１００は、ベクトルメモリ１０２と、読出制御部１０３と、ベクトルキャッシュメモリ１０４と、アドレス展開部１０６と、アドレス指示部（ＡＰ）１０８と、タイマー１１０と、割り込み制御部１１２と、リフレッシュアドレス指示部（ＳＰＩ）１１４と、マルチプレクサ（ＭＵＸ）１１６と、パターン発生部１１８とを有する。タイマー１１０は、所定の時間毎に割り込み要求を発生する。割り込み制御部１１２はタイマー１１０から割り込み要求を受け取った場合には、リフレッシュサイクル信号（ＲＥＦＣＹＣＬＥ）を”１”にしてアドレス展開部１０６及びマルチプレクサ１１６に出力する。
【０００４】
ベクトルメモリ１０２は、例えば、大容量のＳＲＡＭ（スタティックランダムアクセスメモリ）で構成され、生成する試験パターンを規定する制御命令を読み出す順序を規定するベクトル命令（シーケンス命令）を記憶する。読出制御部１０３は、ベクトルメモリ１０２からベクトル命令の一部を取り出してベクトルキャッシュメモリ１０４に出力する。ベクトルキャッシュメモリ１０４は、例えば小容量の高速ＳＲＡＭにより構成され、読出制御部１０３により入力されたベクトル命令を格納する。また、ベクトルキャッシュメモリ１０４は、アドレス指示部１０８から入力されたアドレスに基づいてベクトル命令をアドレス展開部１０６に出力する。アドレス展開部１０６は、ベクトルキャッシュメモリ１０４から入力されるベクトル命令を解釈してアドレスを生成し、当該アドレスをアドレス指示部１０８に出力する。また、アドレス展開部１０６は、割り込み制御部１１２からリフレッシュサイクル信号が”１”にされて入力された場合には、アドレスの生成を一時中断し、割り込み制御部１１２からリフレッシュサイクル信号が”０”にされて入力された場合には、アドレスの生成を再開する。アドレス指示部１０８は、入力されたアドレスを記憶すると共に、当該アドレスを出力する。
【０００５】
リフレッシュアドレス指示部１１４は、リフレッシュ用の制御命令が記憶されたアドレスを記憶すると共に、当該アドレスを出力する。マルチプレクサ１１６は、割り込み制御部１１２から入力されたリフレッシュサイクル信号に基づいて、アドレス指示部１０８から入力されたアドレス、又は、リフレッシュアドレス指示部１１４から入力されたアドレスを選択して出力する。本例では、リフレッシュサイクル信号が”１”の場合には、リフレッシュアドレス指示部１１４から入力されたアドレスが選択され、リフレッシュサイクル信号が”０”の場合には、アドレス指示部１０８から入力されたアドレスが選択される。
【０００６】
パターン発生部１１８は、制御命令メモリ１２０と、パターン演算部１２２と、レジスタＸＢと、レジスタＹＢと、レジスタＲＦとを有する。制御命令メモリ１２０は、試験パターンを生成させる制御命令を記憶し、マルチプレクサ１１６から入力されたアドレスに記憶された制御命令をパターン演算部１２２に出力する。レジスタＸＢは、試験対象のＤＲＡＭの列（カラム）アドレスとして供給する値を記憶する。レジスタＹＢは、試験対象のＤＲＡＭの行（ロウ）アドレスとして供給する値を記憶する。レジスタＲＦは、試験対象のＤＲＡＭのリフレッシュをするための行アドレスを記憶する。パターン演算部１２２は、制御命令メモリ１２０から出力された制御命令に基づいて、試験パターンを発生させる。試験パターンには、例えば、アドレス信号、ＲＡＳ（ロウ・アドレス・ストローブ）信号、ＣＡＳ（カラム・アドレス・ストローブ）信号、データ（ＤＡＴＡ）信号、ライトイネーブル（／ＷＥ：”／”は、反転論理を示す）信号等がある。
【０００７】
図２は、従来例に係るパターン発生器に記憶されている各種情報を示す図である。図２（Ａ）は、リフレッシュアドレス指示部１１４に記憶されているアドレスを示す。リフレッシュアドレス指示部１１４は、リフレッシュ用の制御命令が記憶されたアドレスとして”＃３００”を記憶する。図２（Ｂ）は、ベクトルメモリ１０２に記憶されているシーケンス命令を示す。図２（Ｂ）において、”ＮＯＰ”は、現在のアドレス値を出力してアドレス値を次に進める（１加算する）命令である。”ＳＴ０：”は、当該行の命令に対して割り当てられているラベル名である。”ＪＮＩ  ＳＴ０”は、現在のアドレス値を出力した後、ラベルＳＴ０が割り当てられているアドレスの命令を実行する命令である。
【０００８】
図２（Ｃ）は、制御命令メモリ１１８に記憶されている制御命令の一部を示す。
図２（Ｃ）において、”ＸＢ＜０”は、次のサイクルにおいて、レジスタＸＢの値を０にクリアする命令である。”ＸＢ＜ＸＢ＋１”は、次のサイクルにおいて、レジスタＸＢの値に１を加算する命令である。”ＹＢ＜０”は、次のサイクルにおいてレジスタＹＢの値を０にクリアする命令である。”ＹＢ＜ＹＢ＋１”は、次のサイクルにおいてレジスタＹＢの値に１を加算する命令である。”ＲＦ＜ＲＦ＋１”は、次のサイクルにおいてレジスタＲＦの値に１を加算する命令である。
【０００９】
”ＰＡＧＥ−ＩＮ”は、ＤＲＡＭに対して、データの書込処理又は読出処理を行うＲＯＷ（行）アドレス、及びＣＯＬＵＭＮ（列）アドレスを入力させる（ＰＡＧＥ−ＩＮ動作させる）ための信号を出力する命令である。例えば、アドレス信号としてレジスタＹＢの値を出力し、ＲＡＳ信号をＬＯＷにして出力し、アドレス信号としてレジスタＸＢの値を出力し、ＣＡＳ信号をネガティブパルスにして出力する命令である。”ＰＡＧＥ”は、ＤＲＡＭに対して、データの書込処理又は読出処理を行う行アドレスを変更させる（ＰＡＧＥ動作させる）ための信号を出力させる命令である。例えば、アドレス信号としてレジスタＸＢの値を出力し、ＣＡＳ信号をネガティブパルスにして出力する命令である。
【００１０】
”ＰＡＧＥ−ＯＵＴ”ＤＲＡＭに対して読出処理又は書込処理を終了させる信号を出力させる命令である。例えば、アドレス信号としてレジスタＸＢの値を出力し、ＣＡＳ信号をネガティブパルスにして出力し、ＲＡＳ信号をＨＩＧＨにして出力する命令である。ＣＡＳ信号をＨＩＧＨにすることにより、ＤＲＡＭは、プリチャージされる。すなわち、ＤＲＡＭの配線容量が充電される。”ＲＥＦＲＥＳＨ”は、ＤＲＡＭに対してリフレッシュを行わせる信号を出力させる命令である。例えば、アドレス信号としてレジスタＲＦの値を出力し、ＲＡＳ信号をＬＯＷにして出力する。
【００１１】
図３は、従来例に係るパターン発生器による動作を説明する図である。図３は、図２に示す各種情報がパターン発生器に記憶されている場合のパターン発生器１００による動作を示す。図３（Ａ）は、パターン発生器の動作中の各サイクルにおける、アドレス指示部１０８が出力するアドレスの値、マルチプレクサ１１６が出力するアドレスＰＣの値、レジスタＸＢの値、レジスタＹＢの値、レジスタＲＦの値、リフレッシュサイクル信号（ＲＥＦＣＹＣＬＥ）の値、ＤＲＡＭに出力するアドレスの供給元となるレジスタ、ＤＲＡＭの動作を示している。図３（Ｂ）は、サイクル６からサイクル１１においてパターン発生器がＤＲＡＭへ出力する信号を示す図である。
【００１２】
サイクル１では、アドレス展開部１０６は、ベクトルキャッシュメモリ１０４から”ＮＯＰ”を取り出し、アドレス指示部１０８に現在のアドレス値”＃０”を出力させて、アドレス値を”＃１”にする。ここで、割り込み制御部１１２からは、”＃０”のリフレッシュサイクル信号が出力されている。マルチプレクサ１１６は、リフレッシュサイクル信号が”０”であるので、アドレス指示部１０８から出力された”＃０”をアドレスＰＣとしてパターン発生部１１８に出力する。これにより、制御命令メモリ１２０から”ＸＢ＜０”、”ＹＢ＜０”の命令がパターン演算部１２２に渡される。これにより、次のサイクルにおいては、パターン演算部１２２は、レジスタＸＢの値及びレジスタＹＢの値を”０”にする。
【００１３】
サイクル２では、アドレス展開部１０６は、ベクトルキャッシュメモリ１０４から”ＮＯＰ”を取り出し、アドレス指示部１０８に現在のアドレス値”＃１”を出力させて、アドレス値を”＃２”にする。ここで、割り込み制御部１１２からは、”０”のリフレッシュサイクル信号が出力されている。マルチプレクサ１１６は、リフレッシュサイクル信号が”０”であるので、アドレス指示部１０８から出力された”＃１”をアドレスＰＣとしてパターン発生部１１８に出力する。これにより、制御命令メモリ１２０から”ＸＢ＜ＸＢ＋１”、”ＰＡＧＥ−ＩＮ”の命令がパターン演算部１２２に渡される。
【００１４】
パターン演算部１２２は、アドレス信号としてレジスタＹＢの値を出力し、ＲＡＳ信号をＬＯＷにして出力し、その後、アドレス信号としてレジスタＸＢの値を出力し、ＣＡＳ信号をネガティブパルスにして出力する。これにより、ＤＲＡＭは、ＰＡＧＥ−ＩＮ動作を行う。また、次のサイクルにおいてパターン演算部１１２は、レジスタＸＢの値に”１”を加算する。サイクル３から９では、上記同様にして動作が行われる。
【００１５】
例えば、サイクル６では、図３（Ｂ）に示すように、パターン演算部１２２が、アドレス信号としてレジスタＹＢの値を出力し、ＲＡＳ信号をＬＯＷにして出力し、その後、アドレス信号としてレジスタＸＢの値を出力し、ＣＡＳ信号をネガティブパルスにして出力する。これにより、ＤＲＡＭは、ＰＡＧＥ−ＩＮ動作、すなわち、レジスタＹＢの値の行における、レジスタＸＢの値の列のメモリセルに対する書込処理又は読出処理を行う。サイクル７では、図３（Ｂ）に示すように、パターン演算部１２２が、アドレス信号としてレジスタＸＢの値を出力し、ＣＡＳ信号をネガティブパルスにして出力する。これにより、ＤＲＡＭは、ＰＡＧＥ動作、すなわち、サイクル６で入力されているレジスタＹＢの値の行における、レジスタＸＢの値の列のメモリセルに対する書込処理又は読出処理を行う。サイクル８も同様な動作を行う。
【００１６】
サイクル９では、パターン演算部１２２が、アドレス信号としてレジスタＸＢの値を出力し、ＣＡＳ信号をネガティブパルスにして出力し、ＣＡＳ信号をＨＩＧＨにして出力する。これにより、ＤＲＡＭは、ＰＡＧＥ−ＯＵＴ動作、すなわち、サイクル６で入力されているレジスタＹＢの値の行における、レジスタＸＢの値の列のメモリセルに対する書込処理又は読出処理を行い、その後、プリチャージする。
【００１７】
ここで、タイマー１１０が所定の時間が経過したことをサイクル９において検出すると、リフレッシュを行う時間になったことを示しているので、割り込み要求を割り込み制御部１１２に通知する。割り込み制御部１１２は、次のサイクル１０においてリフレッシュサイクル信号を”１”にしてアドレス展開部１０６及びマルチプレクサ１１６に出力する。
【００１８】
サイクル１０では、リフレッシュサイクル信号が”１”であるので、アドレス展開部１０６は、アドレス指示部１０８に現在のアドレス値を保持させ、ベクトル命令によるアドレスの生成を停止する。また、リフレッシュサイクル信号が”１”であるので、マルチプレクサ１１６は、リフレッシュアドレス指示部（ＳＰＩ）１１４から出力されるアドレス”＃３００”をアドレスＰＣとしてパターン発生部１１８に出力する。
【００１９】
これにより、制御命令メモリ１２０は、”ＲＦ＜ＲＦ＋１”、”ＲＥＦＲＥＳＨ”をパターン演算部１２２に入力する。これにより、図３（Ｂ）に示すように、パターン演算部１２２が、アドレス信号としてレジスタＲＦの値を出力し、ＲＡＳ信号をＬＯＷにして出力する。この結果、ＤＲＡＭは、ＲＥＦＲＥＳＨ動作、すなわち、レジスタＲＦの値の行に対してリフレッシュを行う。また、割り込み制御部１１２は、次のサイクル１１において、レジスタＲＦの値に”１”を加算することにより、次にリフレッシュする行のアドレスを変更する。
【００２０】
サイクル１１では、割り込み制御部１１２は、リフレッシュサイクル信号を”０”にしてアドレス展開部１０６及びマルチプレクサ１１６に出力する。これにより、アドレス展開部１０６は、ベクトル命令によるアドレスの生成を再開する。また、マルチプレクサ１１６は、アドレス指示部１０８から出力されるアドレスをアドレスＰＣとしてパターン発生部１１８に出力する。そして、制御命令メモリ１２０が該当するアドレスの制御命令をパターン演算部１２２に渡し、パターン演算部１２２が制御命令に従って試験パターンを発生させる。以降のサイクルは、上記同様に行われる。
【００２１】
【発明が解決しようとする課題】
従来の電気部品試験装置では、ＰＡＧＥ−ＯＵＴのサイクル、例えばサイクル９において、タイマー１１０による割り込み要求が発生した場合には、予め設定してある電気部品の試験を期待通りに実行することができる。しかしながら、タイマー１１０による割り込み要求は、電気部品の試験に非同期であるために、ＰＡＧＥ−ＩＮのサイクルや、ＰＡＧＥのサイクルに発生することがある。このため、電気部品の試験において、プリチャージがされていない状態でリフレッシュが行われる問題や、リフレッシュ後に適切に書込処理又は読出処理が行えない問題等といった試験に支障をきたす問題が生じる恐れがある。
【００２２】
また、パターン発生器において、繰り返して実行する複数の命令の組をサブルーチンとすることがあるが、このサブルーチンをベクトルメモリ１０２からキャッシュに読み出す際における制御、例えば、いつ読み出すのかの制御、どのようにして読み出すのかの制御等が困難であるという問題や、これに対応するために構成が複雑になってしまう問題がある。また、パターン発生器において、メモリ及びロジックの構成が混載されたデバイスに対するパターンを発生させる場合に、各構成に与える試験パターンを連携させて発生させることが困難であり、実現できたとしても構成が複雑になるという問題がある。
【００２３】
そこで本発明は、上記の課題を解決することのできるパターン発生器及び電気部品試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の形態に係るパターン発生器は、電気部品の試験に用いる試験パターンを生成するパターン発生器であって、試験パターンを規定する試験パターン情報を格納するパターンメモリと、試験パターン情報をパターンメモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリに格納されたベクトル命令を参照して、パターンメモリにおける試験パターン情報のアドレスを生成するアドレス展開部と、所定の割込処理における試験パターンを規定する割込時試験パターン情報を格納する割込時用パターンメモリと、ベクトルメモリと異なるデバイスで構成され、割込時試験パターン情報を割込時用パターンメモリから読み出す順序を示すベクトル命令を格納する割込時用ベクトルメモリと、割込時用ベクトルメモリに格納されたベクトル命令を参照して、割込時用パターンメモリにおける割込時試験パターン情報のアドレスを生成する割込時用アドレス展開部と、アドレス展開部により生成されるアドレスに対応する試験パターン情報、又は、割込時用アドレス展開部により生成されるアドレスに対応する割込時試験パターン情報に基づいて試験パターンを生成させるパターン生成部とを有することを特徴とする。
【００２５】
割込処理を開始する時点を検出する割込検出部を更に備え、割込時用アドレス展開部は、割込検出部により割込処理の開始する時点であると検出されたことに基づいて、割込時試験パターン情報のアドレスを生成し、パターン生成部は、割込検出部により割込処理を実行する時点であると検出されていない場合には、アドレス展開部により生成されるアドレスに対応する試験パターン情報に基づいて試験パターンを生成させ、割込検出部により割込処理を実行する時点であると検出された場合には、割込時用アドレス展開部により生成されるアドレスに対応する割込時試験パターン情報に基づいて試験パターンを生成させるようにしてもよい。
【００２６】
割込検出部が割込処理を開始する時点を検出したことに基づいて、アドレス展開部によるアドレスの生成を中断させる中断制御部と、割込処理の終了を検出する割込終了検出部と、割込終了検出部により割込処理の終了が検出されたことに基づいて、アドレス展開部によるアドレスの生成を開始させる開始制御部とを備えるようにしてもよい。電気部品は、データを記憶する機能を有し、当該データを保持するためにリフレッシュを必要とするメモリであり、割込時用パターンメモリは、メモリをリフレッシュする試験パターンを規定する割込時用試験パターン情報を格納するようにしてもよい。
【００２７】
割込時用パターンメモリは、メモリをプリチャージする試験パターンと、割込処理の実行前においてメモリに与えられていた行アドレスをメモリに取り込ませる試験パターンと、を規定する割込時用試験パターン情報を更に格納し、パターン生成部は、割込検出部により割込処理を実行する時点であると検出された場合には、メモリをプリチャージする試験パターン、メモリをリフレッシュする試験パターン、割込処理の実行前において前記メモリに与えられていた行アドレスをメモリに取り込ませる試験パターンの順で試験パターンを生成するようにしてもよい。
【００２８】
時間を計測するタイマーを更に備え、割込検出部は、タイマーにより計測された時間に基づいて割込処理を実行する時点を検出するようにしてもよい。ベクトルメモリに格納されたベクトル命令には、割込処理を実行する時点を示す記述が含まれており、割込検出部は、記述に基づいて割込処理を実行する時点を検出するようにしてもよい。試験パターン情報及び割込時用試験パターン情報は、それぞれが試験パターンである、又は、それぞれが試験パターンを生成させる制御命令であるようにしてもよい。試験パターン情報又は割込時用試験パターン情報の一方は、試験パターンであり、他方は、試験パターンを生成させる制御命令であるようにしてもよい。
【００２９】
試験パターン情報と割込時試験パターン情報とは、単一のメモリ空間上の互いに異なるアドレスに対応付けられて格納されており、パターン生成部は、割込検出部により割込処理を実行する時点であると検出されていない場合には、アドレス展開部により生成されるアドレスを選択し、割込検出部により割込処理を実行する時点であると検出された場合には、割込時用アドレス展開部により生成されるアドレスを選択するアドレス選択部と、アドレス選択部により選択されたアドレスに対応する試験パターン情報又は割込時試験パターン情報に基づいて、試験パターンを生成させる統一パターン生成部とを有するようにしてもよい。
【００３０】
パターン生成部は、アドレス展開部により生成されるアドレスに対応する試験パターン情報に基づいて試験パターンを生成させる第１パターン発生部と、割込時用アドレス展開部により生成されるアドレスに対応する割込時試験パターン情報に基づいて試験パターンを生成させる第２パターン生成部と、割込検出部により割込処理を実行する時点であると検出されていない場合には、第１パターン生成部により生成された試験パターンを選択し、割込検出部により割込処理を実行する時点であると検出された場合には、第２パターン生成部により生成された試験パターンを選択する試験パターン選択部とを有するようにしてもよい。
【００３１】
上記目的を達成するために、本発明の第１の形態に係る電気部品試験装置は、電気部品を試験する電気部品試験装置であって、試験のために電気部品に与える入力試験パターンと、当該入力試験パターンを電気部品に与えたときに電気部品から出力されると期待される期待値パターンとを含む試験パターンを規定する試験パターン情報を格納するパターンメモリと、試験パターン情報をパターンメモリから読み出す順序を示すベクトル命令を格納するベクトルメモリと、ベクトルメモリに格納されたベクトル命令を参照して、パターンメモリにおける試験パターン情報のアドレスを生成するアドレス展開部と、所定の割込処理時における試験パターンを規定する割込時試験パターン情報を格納する割込時用パターンメモリと、ベクトルメモリとは別のデバイスにより構成され、割込時試験パターン情報を割込時用パターンメモリから読み出す順序を示すベクトル命令を格納する割込時用ベクトルメモリと、割込時用ベクトルメモリに格納されたベクトル命令を参照して、割込時用パターンメモリにおける割込時試験パターン情報のアドレスを生成する割込時用アドレス展開部と、アドレス展開部により生成されるアドレスに対応する試験パターン情報、又は、割込時用アドレス展開部により生成されるアドレスに対応する割込時試験パターン情報に基づいて試験パターンを生成させるパターン生成部と、パターン生成部により生成された試験パターンを電気部品の電気的端子のピン配列に合わせて並べ替えるピンデータセレクタと、ピンデータセレクタから出力された試験パターンに含まれる、入力試験パターンの波形を整形する波形整形器と、波形整形器により整形された入力試験パターンを電気部品に与えるとともに、電気部品から出力された出力信号を受け取るデバイス差込部と、デバイス差込部が受け取った出力信号と前記期待値パターンとを比較する比較器とを備えたことを特徴とする。
【００３２】
割込処理を開始する時点を検出する割込検出部を更に備え、割込時用アドレス展開部は、割込検出部により割込処理の開始する時点であると検出されたことに基づいて、割込時試験パターン情報のアドレスを生成し、パターン生成部は、割込検出部により割込処理を実行する時点であると検出されていない場合には、アドレス展開部により生成されるアドレスに対応する試験パターン情報に基づいて試験パターンを生成させ、割込検出部により割込処理を実行する時点であると検出された場合には、割込時用アドレス展開部により生成されるアドレスに対応する割込時試験パターン情報に基づいて試験パターンを生成させるようにしてもよい。
【００３３】
割込検出部が割込処理を開始する時点を検出したことに基づいて、アドレス展開部によるアドレスの生成を中断させる中断制御部と、割込処理の終了を検出する割込終了検出部と、割込終了検出部により割込処理の終了が検出されたことに基づいて、アドレス展開部によるアドレスの生成を開始させる開始制御部とを更に備えるようにしてもよい。電気部品は、データを記憶する機能を有し、当該データを保持するためにリフレッシュを必要とするメモリであり、割込時用パターンメモリは、メモリをリフレッシュする試験パターンを規定する割込時用試験パターン情報を格納するようにしてもよい。
【００３４】
割込時用パターンメモリは、メモリをプリチャージする試験パターンと、割込処理の実行前においてメモリに与えられていた行アドレスをメモリに取り込ませる試験パターンとを規定する割込時用試験パターン情報を更に格納し、パターン生成部は、割込検出部により割込処理を実行させる状態であると検出された場合には、メモリをプリチャージする試験パターン、メモリをリフレッシュする試験パターン、割込処理の実行前において前記メモリに与えられていた行アドレスをメモリに取り込ませる試験パターンの順で試験パターンを生成するようにしてもよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００３５】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図４は、本発明の一実施の形態に係る電気部品試験装置の構成を示す図である。
電気部品試験装置１０は、パターン発生器１２と、ピンデータセレクタ１４と、波形整形器１６と、電気部品１８を差し込み可能な差込口２０を有するデバイス差込部２２と、比較器２４とを備える。
【００３６】
ここで、「電気部品」とは、電流又は電圧に応じて所定の作用を行う部品をいい、例えば、ＩＣ（Integrated Circuit）やＬＳＩ（Large‐Scale Integrated circuit）のような能動素子から成る半導体部品のみならず、受動素子、各種センサー等の部品も含み、更に、これら部品を結合して一つのパッケージに収めた部品や、これら部品をプリント基板に装着して所定の機能を実現したブレッドボード等の部品も含む。
【００３７】
パターン発生器１２は、電気的試験のために電気部品１８に与える入力試験パターンと、当該入力試験パターンを正常な電気部品１８に与えたことにより電気部品１８から出力されるべきパターン（期待値パターン）とを有する試験パターンの信号（試験パターン信号）をピンデータセレクタ１４に転送する。ピンデータセレクタ１４は、パターン発生器１２から転送された試験パターン信号中の入力試験パターンの物理的位置を電気部品１８の電気的端子の配列に合わせて並べ替えて波形整形器１６に転送する一方、試験パターン信号中の期待値パターンを比較器２４に転送する。波形整形器１６は、ピンデータセレクタ１４から転送された入力試験パターンの波形を所定の波形に整形してデバイス差込部２２に転送する。
【００３８】
デバイス差込部２２は、波形整形器１６から転送された入力試験パターンを差込口２０に差し込まれた電気部品１８の入力端子に供給する。これにより、電気部品１８は、自己の機能に基づいて入力端子から入力された試験パターンに応じて動作し、例えば、出力パターンを所定の出力端子からデバイス差込部２２へ出力する。また、デバイス差込部２２は、差込口２０に差し込まれた電気部品１８の出力端子から入力された出力パターンを比較器２４に転送する。
【００３９】
比較器２４は、デバイス差込部２２から転送された出力パターンと、ピンデータセレクタ１４から転送された期待値パターンとを比較し、出力パターンと期待値パターンとが一致していれば、電気部品１８は正常に動作すると判断する一方、一致していなければ電気部品１８は正常に動作しないと判断する。
【００４０】
図５は、本発明の第１の実施形態に係るパターン発生器の構成を示す図である。図５に示すパターン発生器１２は、電気部品１８の一例としてのダイナミックランダムアクセスメモリ（ＤＲＡＭ）を試験するための試験パターンを生成する。
パターン発生器１２は、ベクトルメモリ３０と、読出制御部３１と、ベクトルキャッシュメモリ３２と、アドレス展開部３４と、アドレス指示部３６と、マルチプレクサ３８と、サブベクトルメモリ４０と、タイマー４２と、サブアドレス展開部４４と、開始アドレス記憶部４６と、サブアドレス指示部４８と、パターン生成部５０とを有している。
【００４１】
タイマー４２は、所定の時間毎に割り込み要求を発生する。サブベクトルメモリ４０は、例えば、読出動作及び書込動作が高速なＳＲＡＭで構成され、リフレッシュを行う際に使用する試験パターン情報の一例としての制御命令の順序を規定するベクトル命令を記憶する。サブアドレス展開部４４は、サブベクトルメモリ４０からベクトル命令を取り出し、当該ベクトル命令を解釈してアドレスを生成し、当該アドレスをサブアドレス指示部４８に出力する。また、サブアドレス展開部４４は、タイマー４２から割り込み要求を受け取った場合には、割込処理の一例としてのリフレッシュ用の試験パターンを生成するリフレッシュ処理が終わるまでリフレッシュサイクル信号を”１”にしてアドレス展開部３４及びマルチプレクサ３８に出力し、その他の場合には、リフレッシュサイクル信号を”０”にしてアドレス展開部３４及びマルチプレクサ３８に出力する。
【００４２】
開始アドレス記憶部４６は、リフレッシュ用の制御命令が格納されている制御命令メモリ中の先頭のアドレス（開始アドレス）を記憶する。本実施形態では、例えば、”＃３００”を記憶する。サブアドレス指示部４８は、開始アドレス記憶部４６に記憶された開始アドレスに、サブアドレス展開部４４から入力されたアドレスを加算してマルチプレクサ３８に出力する。ベクトルメモリ３０は、例えば、大容量のＤＲＡＭで構成され、使用する試験パターン情報の順序を規定するベクトル命令を記憶する。
【００４３】
読出制御部３１は、ベクトルメモリ３０からベクトル命令の一部を取り出してベクトルキャッシュメモリ３２に出力する。ベクトルキャッシュメモリ３２は、例えば、読出動作及び書込動作が高速な小容量のＳＲＡＭにより構成され、読出制御部３１により入力されたベクトル命令を格納する。また、ベクトルキャッシュメモリ３２は、アドレス指示部３６から入力されるアドレスに基づいてベクトル命令をアドレス展開部３４に出力する。アドレス展開部３４は、ベクトルキャッシュメモリ３２からベクトル命令を取り出し、当該ベクトル命令を解釈してアドレスを生成し、当該アドレスをアドレス指示部３６に出力する。また、アドレス展開部３４は、サブアドレス展開部４４からリフレッシュサイクル信号が”１”にされて入力された場合には、アドレスの生成を一時中断し、サブアドレス展開部４４からリフレッシュサイクル信号が”０”にされて入力された場合には、アドレスの生成を再開する。アドレス指示部３６は、アドレス展開部３４から出力されたアドレスをマルチプレクサ３８及びベクトルキャッシュメモリ３２に出力する。
【００４４】
マルチプレクサ３８は、サブアドレス展開部４４から入力されたリフレッシュサイクル信号に基づいて、アドレス指示部３６から入力されたアドレス、又は、サブアドレス指示部４８から入力されたアドレスを選択して出力する。本実施形態では、リフレッシュサイクル信号が”１”の場合には、サブアドレス指示部４８から入力されたアドレスが選択され、リフレッシュサイクル信号が”０”の場合には、アドレス指示部３６から入力されたアドレスが選択される。
【００４５】
パターン発生部５０は、制御命令メモリ５２と、パターン演算部５４と、レジスタＸＢと、レジスタＹＢと、レジスタＲＦとを有する。制御命令メモリ５２は、試験パターンを生成させる制御命令を記憶し、マルチプレクサ３８から入力されたアドレスに記憶された制御命令をパターン演算部５４に出力する。レジスタＸＢは、試験対象のＤＲＡＭ１８の列（カラム）アドレスとして供給する値を記憶する。レジスタＹＢは、試験対象のＤＲＡＭ１８の行（ロウ）アドレスとして供給する値を記憶する。レジスタＲＦは、試験対象のＤＲＡＭ１８のリフレッシュをするための行アドレスを記憶する。
【００４６】
パターン演算部５４は、制御命令メモリ５２から出力された制御命令に基づいて、試験パターンを発生させる。試験パターンには、例えば、アドレス信号、ＲＡＳ（ロウ・アドレス・ストローブ）信号、ＣＡＳ（カラム・アドレス・ストローブ）信号、データ（ＤＡＴＡ）信号、ライトイネーブル（／ＷＥ：”／”は、反転論理を示す）信号等がある。データ信号には、ＤＲＡＭ１８に入力する入力試験パターン又は、ＤＲＡＭ１８から出力されると期待される期待値パターンが含まれている。
【００４７】
ここで、本実施形態では、特許請求の範囲にいう、パターンメモリ及び割り込み時用パターンメモリは制御命令メモリ５２によって構成され、割込時用ベクトルメモリはサブベクトルメモリ４０によって構成され、割込時用アドレス展開部はサブアドレス展開部４４によって構成され、パターン生成部はマルチプレクサ３８及びパターン生成部５０によって構成され、割込検出部及び割込終了検出部はサブアドレス展開部４４によって構成され、中断制御部及び開始制御部はアドレス展開部３４によって構成され、アドレス選択部はマルチプレクサ３８によって構成され、統一パターン生成部はパターン生成部５０によって構成される。
【００４８】
図６は、本発明の第１の実施形態に係るパターン発生器に記憶されている各種情報を示す図である。図６（Ａ）は、サブベクトルメモリ４０に記憶されているシーケンス命令を示す。図６（Ａ）において、”ＲＴＮ”は、現在のアドレスを出力して、初期のアドレスに戻すと共に、ベクトルメモリ３０に格納されたシーケンス命令に従って試験パターンを出力させる処理を再開させる命令である。上記以外の命令は、図２に示す従来例と同様な命令である。図６（Ｂ）は、ベクトルメモリ３０に記憶されているシーケンス命令を示す。図６（Ｂ）において、各命令は、図２に示す従来例と同様な命令である。
【００４９】
図６（Ｃ）は、制御命令メモリ５２に記憶されている制御命令の一部を示す。図６（Ｃ）において、割込時試験パターン情報の一例としての”ＲＥＦ−ＩＮ”は、ＤＲＡＭ１８に対して、リフレッシュの前処理のＲＥＦ−ＩＮ動作を行わせるための信号を出力する命令である。本実施形態では、ＤＲＡＭ１８をプリチャージする命令である。本実施形態では、具体的には、アドレス信号としてレジスタＸＢの値を出力し、ＲＡＳ信号をＨＩＧＨにして出力する命令である。割込時試験パターン情報の一例としての”ＲＥＦ−ＯＵＴ”は、ＤＲＡＭ１８に対して、リフレッシュの後処理のＲＥＦ−ＯＵＴ動作を行わせるための信号を出力する命令である。本実施形態では、ＤＲＡＭ１８に、行アドレスを入力させるための信号を出力する命令である。本実施形態では、具体的には、アドレス信号としてレジスタＹＢの値を出力し、ＲＡＳ信号をＬＯＷにして出力する命令である。上記した以外の命令は、図２に示す従来例の命令と同様な命令である。
【００５０】
図７は、本発明の第１の実施形態に係るパターン発生器による動作の一例を説明する図である。図７は、図６に示す各種情報が記憶されている場合のパターン発生器１２による動作を示し、ＤＲＡＭ１８がＰＡＧＥ動作を行っているサイクル７において、タイマー４２が割り込み要求を発生させた場合の動作を示す。図７（Ａ）は、パターン発生器１２の動作中の各サイクルにおける、アドレス指示部３６が出力するアドレスの値、サブアドレス指示部４８が出力するアドレスＲＡＰの値、マルチプレクサ３８が出力するアドレスＰＣの値、レジスタＸＢの値、レジスタＹＢの値、レジスタＲＦの値、リフレッシュサイクル信号（ＲＥＦＣＹＣＬＥ）の値、ＤＲＡＭ１８に出力するアドレスの供給元となるレジスタ、ＤＲＡＭの動作を示す。図７（Ｂ）は、サイクル６からサイクル１１においてパターン発生器１２がＤＲＡＭ１８へ出力する信号を示す。
【００５１】
サイクル１では、アドレス展開部３４は、ベクトルキャッシュメモリ３２から”ＮＯＰ”を取り出し、アドレス指示部３６に現在のアドレス値”＃０”を出力させて、アドレス値を”＃１”にする。ここで、サブアドレス展開部４４からは、”０”のリフレッシュサイクル信号が出力されている。マルチプレクサ３８は、リフレッシュサイクル信号が”０”であるので、アドレス指示部３６から出力された”＃０”をアドレスＰＣとしてパターン発生部５０に出力する。これにより、制御命令メモリ５２から”ＸＢ＜０”、”ＹＢ＜０”の命令がパターン演算部５４に渡される。これにより、次のサイクルにおいては、パターン演算部５４は、レジスタＸＢの値及びレジスタＹＢの値を”０”にする。
【００５２】
サイクル２では、アドレス展開部３４は、ベクトルキャッシュメモリ３２から次の命令の”ＮＯＰ”を取り出し、アドレス指示部３６に現在のアドレス値”＃１”を出力させて、アドレス値を”＃２”にする。ここで、サブアドレス展開部４４からは、”０”のリフレッシュサイクル信号が出力されている。マルチプレクサ３８は、リフレッシュサイクル信号が”０”であるので、アドレス指示部３６から出力された”＃１”をアドレスＰＣとしてパターン発生部５０に出力する。これにより、制御命令メモリ５２から”ＸＢ＜ＸＢ＋１”、”ＰＡＧＥ−ＩＮ”の命令がパターン演算部５４に渡される。
【００５３】
これにより、パターン演算部５４は、アドレス信号としてレジスタＹＢの値を出力し、ＲＡＳ信号をＬＯＷにして出力し、その後、アドレス信号としてレジスタＸＢの値を出力し、ＣＡＳ信号をネガティブパルスにして出力する。これにより、ＤＲＡＭ１８は、ＰＡＧＥ−ＩＮ動作を行う。また、次のサイクルにおいてパターン演算部５４は、レジスタＸＢの値に”１”を加算して”１”にする。サイクル３から７では、上記同様にして動作が行われる。
【００５４】
サイクル６では、図７（Ｂ）に示すように、パターン演算部５４が、アドレス信号としてレジスタＹＢの値を出力し、ＲＡＳ信号をＬＯＷにして出力し、その後、アドレス信号としてレジスタＸＢの値を出力し、ＣＡＳ信号をネガティブパルスにして出力する。これにより、ＤＲＡＭ１８は、ＰＡＧＥ−ＩＮ動作、すなわち、レジスタＹＢの値の行における、レジスタＸＢの値の列のメモリセルに対する書込処理又は読出処理を行う。
【００５５】
サイクル７では、図７（Ｂ）に示すように、パターン演算部５４が、アドレス信号としてレジスタＸＢの値を出力し、ＣＡＳ信号をネガティブパルスにして出力する。これにより、ＤＲＡＭ１８は、ＰＡＧＥ動作、すなわち、サイクル６で入力されているレジスタＹＢの値の行における、レジスタＸＢの値の列のメモリセルに対する書込処理又は読出処理を行う。
【００５６】
ここで、タイマー４２が所定の時間が経過したことをサイクル７において検出すると、リフレッシュを行う時間になったことを示しているので、割り込み要求をサブアドレス展開部４４に通知する。サブアドレス展開部４４は、次のサイクル８においてリフレッシュサイクル信号を”１”にしてアドレス展開部３４及びマルチプレクサ３８に出力する。
【００５７】
サイクル８では、リフレッシュサイクル信号が”１”であるので、アドレス展開部３４は、アドレス指示部３６に現在のアドレス値を保持させ、ベクトル命令によるアドレスの生成を停止する。一方、サブアドレス展開部４４は、サブベクトルメモリ４０から命令の”ＮＯＰ”を取り出し、サブアドレス指示部４８に現在のアドレス値”＃０”を出力させて、アドレス値を”＃１”にする。サブアドレス指示部４８は、サブアドレス展開部４４から受け取ったアドレス値”＃０”と開始アドレス記憶部４６が記憶するアドレス値”＃３００”とを加算し、マルチプレクサ３８に出力する。
【００５８】
リフレッシュサイクル信号が”１”であるので、マルチプレクサ３８は、サブアドレス指示部４８から出力されるアドレス”＃３００”をアドレスＰＣとしてパターン発生部５０に出力する。これにより、制御命令メモリ５２は、アドレス”＃３００”に格納されている”ＲＥＦ−ＩＮ”をパターン演算部５４に入力する。そして、パターン演算部５４が、図７（Ｂ）に示すように、アドレス信号としてレジスタＸＢの値を出力し、ＲＡＳ信号をＨＩＧＨにして出力する。これにより、ＤＲＡＭはプリチャージする。
【００５９】
サイクル９では、リフレッシュサイクル信号が”１”であるので、アドレス展開部３４は、ベクトル命令によるアドレスの生成を停止する。一方、サブアドレス展開部４４は、サブベクトルメモリ４０から次の命令の”ＮＯＰ”を取り出し、サブアドレス指示部４８に現在のアドレス値”＃１”を出力させて、アドレス値を”＃２”にする。サブアドレス指示部４８は、サブアドレス展開部４４から受け取ったアドレス値”＃１”と開始アドレス記憶部４６が記憶するアドレス値”＃３００”とを加算したアドレス値”＃３０１”をマルチプレクサ３８に出力する。
【００６０】
リフレッシュサイクル信号が”１”であるので、マルチプレクサ３８は、サブアドレス指示部４８から出力されるアドレス”＃３０１”をアドレスＰＣとしてパターン発生部５０に出力する。これにより、制御命令メモリ５２は、アドレス”＃３０１”に格納されている”ＲＥＦＲＥＳＨ”をパターン演算部５４に入力する。そして、パターン演算部５４が、アドレス信号としてレジスタＲＦの値を出力し、ＲＡＳ信号をＬＯＷにして出力する。これにより、ＤＲＡＭ１８は、ＲＥＦＲＥＳＨ動作、すなわち、レジスタＲＦの値の行に対してリフレッシュを行う。
【００６１】
サイクル１０では、リフレッシュサイクル信号が”１”であるので、アドレス展開部３４は、ベクトル命令によるアドレスの生成を停止する。一方、サブアドレス展開部４４は、サブベクトルメモリ４０から次の命令の”ＲＴＮ”を取り出し、サブアドレス指示部４８に現在のアドレス値”＃２”を出力させて、アドレス値を”＃０”にする。また、サブアドレス展開部４４は、次のサイクルにおいて、リフレッシュサイクル信号を”０”にして出力する。サブアドレス指示部４８は、サブアドレス展開部４４から受け取ったアドレス値”＃２”と開始アドレス記憶部４６が記憶するアドレス値”＃３００”とを加算したアドレス値”＃３０２”をマルチプレクサ３８に出力する。リフレッシュサイクル信号が”１”であるので、マルチプレクサ３８は、サブアドレス指示部４８から出力されるアドレス”＃３０２”をアドレスＰＣとしてパターン発生部５０に出力する。
【００６２】
これにより、制御命令メモリ５２は、アドレス”＃３０２”に格納されている”ＲＦ＜ＲＦ＋１”、”ＲＥＦ−ＯＵＴ”をパターン演算部５４に入力する。これにより、パターン演算部５４が、図７（Ｂ）に示すように、アドレス信号としてレジスタＹＢの値を出力し、ＲＡＳ信号をＬＯＷにして出力する。これにより、ＤＲＡＭ１８は、ＲＥＦ−ＯＵＴ動作、すなわち、ＲＥＦＲＥＳＨ前に保持していた行アドレスを入力する。また、パターン演算部５４は次のサイクルに、レジスタＲＦの値に”＃１”を加算する
【００６３】
サイクル１１では、サブアドレス展開部４４がリフレッシュサイクル信号を”０”にしてアドレス展開部３４及びマルチプレクサ３８に出力する。これにより、アドレス展開部３４は、ベクトル命令によるアドレスの生成を再開する。また、マルチプレクサ３８は、アドレス指示部３６から出力されるアドレス”＃３”をアドレスＰＣとしてパターン発生部５０に出力する。そして、制御命令メモリ５２が該当する”ＸＢ＜ＸＢ＋１”、”ＰＡＧＥ”をパターン演算部５４に渡し、パターン演算部５４が、図７（Ｂ）に示すように、アドレス信号としてレジスタＸＢの値を出力し、ＣＡＳ信号をネガティブパルスにして出力する。
【００６４】
ここで、既にサイクル１０において、ＲＥＦＲＥＳＨ前に保持していた行アドレスがＤＲＡＭ１８に入力されているので、ＤＲＡＭ１８は、ＰＡＧＥ動作、すなわち、サイクル６で入力されていたレジスタＹＢの値の行における、レジスタＸＢの値の列のメモリセルに対する書込処理又は読出処理を行う。以降のサイクルは、上記同様に行われる。このように、ＰＡＧＥ動作中にタイマー４２による割り込み要求が発生しても、ＤＲＡＭ１８をリフレッシュでき、その後支障なく、ＤＲＡＭ１８にＰＡＧＥ動作を行わせることができる。
【００６５】
図８は、本発明の第１の実施形態に係るパターン発生器による動作の他の例を説明する図である。図８は、図６に示す各種情報が記憶されている場合のパターン発生器１２による動作を示し、ＤＲＡＭ１８がＰＡＧＥ−ＩＮ動作を行っているサイクル６において、タイマー４２が割り込み要求を発生させた場合の動作を示す。図８（Ａ）は、パターン発生器１２の動作中の各サイクルにおける、アドレス指示部３６が出力するアドレスの値、サブアドレス指示部４８が出力するアドレスＲＡＰの値、マルチプレクサ３８が出力するアドレスＰＣの値、レジスタＸＢの値、レジスタＹＢの値、レジスタＲＦの値、リフレッシュサイクル信号の値、ＤＲＡＭに出力するアドレスの供給元となるレジスタ、ＤＲＡＭの動作を示す。図８（Ｂ）は、サイクル６からサイクル１０においてパターン発生器１２がＤＲＡＭ１８へ出力する信号を示す。
【００６６】
サイクル１〜サイクル６では、パターン発生器１２は、上記の図７に示すサイクルと同様な動作を行う。ここで、タイマー４２が所定の時間が経過したことをサイクル６において検出すると、リフレッシュを行う時間になったことを示しているので、割り込み要求をサブアドレス展開部４４に通知する。サブアドレス展開部４４は、次のサイクル７においてリフレッシュサイクル信号を”１”にしてアドレス展開部３４及びマルチプレクサ３８に出力する。サイクル７〜９では、パターン発生器１２は図７に示すサイクル８〜１０と同様な動作を行い、図８（Ｂ）に示す信号をＤＲＡＭ１８に出力する。
【００６７】
サイクル１０では、サブアドレス展開部４４がリフレッシュサイクル信号を”０”にしてアドレス展開部３４及びマルチプレクサ３８に出力する。これにより、アドレス展開部３４は、ベクトル命令によるアドレスの生成を再開する。また、マルチプレクサ３８は、アドレス指示部３６から出力されるアドレス”＃２”をアドレスＰＣとしてパターン発生部５０に出力する。
【００６８】
そして、制御命令メモリ５２が該当する”ＸＢ＜ＸＢ＋１”、”ＰＡＧＥ”をパターン演算部５４に渡し、パターン演算部５４が図８（Ｂ）に示すように、アドレス信号としてレジスタＸＢの値を出力し、ＣＡＳ信号をネガティブパルスにして出力する。ここで、既にサイクル９において、ＲＥＦＲＥＳＨ前に保持していた行アドレスがＤＲＡＭ１８に入力されているので、ＤＲＡＭ１８は、ＰＡＧＥ動作、すなわち、サイクル６で入力されていたレジスタＹＢの値の行における、レジスタＸＢの値の列のメモリセルに対する書込処理又は読出処理を行う。以降のサイクルは、上記同様に行われる。このように、ＰＡＧＥ−ＩＮ動作中にタイマー４２による割り込み要求が発生しても、ＤＲＡＭ１８をリフレッシュでき、その後支障なく、ＤＲＡＭ１８にＰＡＧＥ動作を行わせることができる。
【００６９】
図９は、本発明の第１の実施形態に係るパターン発生器による動作の更に他の例を説明する図である。図９は、図６に示す各種情報が記憶されている場合のパターン発生器１２による動作を示し、ＤＲＡＭがＰＡＧＥ−ＯＵＴ動作を行っているサイクル５において、タイマー４２が割り込み要求を発生させた場合の動作を示す。図９（Ａ）は、パターン発生器１２の動作中の各サイクルにおける、アドレス指示部３６が出力するアドレスの値、サブアドレス指示部４８が出力するアドレスＲＡＰの値、マルチプレクサ３８が出力するアドレスＰＣの値、レジスタＸＢの値、レジスタＹＢの値、レジスタＲＦの値、リフレッシュサイクル信号の値、ＤＲＡＭに出力するアドレスの供給元となるレジスタ、ＤＲＡＭの動作を示す。図９（Ｂ）は、サイクル６からサイクル１０においてパターン発生器がＤＲＡＭへ出力する信号を示す。
【００７０】
サイクル１〜サイクル５では、パターン発生器は、上記の図７に示すサイクルと同様な動作を行う。ここで、タイマー４２が所定の時間が経過したことをサイクル５において検出すると、リフレッシュを行う時間になったことを示しているので、割り込み要求をサブアドレス展開部４４に通知する。サブアドレス展開部４４は、次のサイクル６においてリフレッシュサイクル信号を”１”にしてアドレス展開部３４及びマルチプレクサ３８に出力する。サイクル６〜８では、パターン発生器１２は図７に示すサイクル８〜１０と同様な動作を行い、図９（Ｂ）に示す信号をＤＲＡＭに出力する。
【００７１】
サイクル９では、サブアドレス展開部４４がリフレッシュサイクル信号を”０”にしてアドレス展開部３４及びマルチプレクサ３８に出力する。これにより、アドレス展開部３４は、ベクトル命令によるアドレスの生成を再開する。また、マルチプレクサ３８は、アドレス指示部３６から出力されるアドレス”＃１”をアドレスＰＣとしてパターン発生部５０に出力する。
【００７２】
そして、制御命令メモリ５２が該当する”ＸＢ＜ＸＢ＋１”、”ＰＡＧＥ−ＩＮ”をパターン演算部５４に渡し、パターン演算部５４が図９（Ｂ）に示すように、
アドレス信号としてレジスタＹＢの値を出力し、ＲＡＳ信号をＬＯＷにして出力し、その後、アドレス信号としてレジスタＸＢの値を出力し、ＣＡＳ信号をネガティブパルスにして出力する。これにより、ＤＲＡＭ１８は、ＰＡＧＥ−ＩＮ動作を行う。以降のサイクルは、上記同様に行われる。このように、ＰＡＧＥ−ＯＵＴ動作中にタイマー４２による割り込み要求が発生しても、ＤＲＡＭ１８をリフレッシュでき、その後、ＤＲＡＭ１８に支障なくＰＡＧＥ−ＩＮ動作を行わせることができる。このように、ＰＡＧＥ動作、ＰＡＧＥ−ＩＮ動作、ＰＡＧＥ−ＯＵＴ動作のいつの時点に割り込み要求が発生しても、ＤＲＡＭ１８をリフレッシュでき、その後、ＤＲＡＭ１８に支障なく所望の動作を行わせることができる。
【００７３】
図１０は、本発明の第２の実施形態に係るパターン発生器の構成を示す図である。図１０に示すパターン発生器１２は、電気部品１８の一例としてのロジック部を有するデバイスを試験するための試験パターンを生成する。図１０において第１の実施形態と同様な機能要素を有する構成には、同一番号を付している。本実施形態のパターン発生器１２は、第１の実施形態に係るパターン発生器において、タイマー４２を備えず、パターン発生部５０に代えて試験パターンの一例としてのロジックパターンを記憶するロジックメモリパターン６０を備え、アドレス展開部３４は、ベクトル命令中のサブルーチンへのジャンプ命令（ＪＳＲ）を検出した場合に、割り込み要求をサブアドレス展開部４４に出力するようにし、サブアドレス展開部４４は、アドレス展開部３４から割り込み要求を受け取った場合には、割込処理のサブルーチン用の試験パターンの生成処理が終わるまでリフレッシュサイクル信号を”１”にしてアドレス展開部３４及びマルチプレクサ３８に出力し、その他の場合には、リフレッシュサイクル信号を”０”にしてアドレス展開部３４及びマルチプレクサ３８に出力するようにしたものである。
【００７４】
ここで、本実施形態では、特許請求の範囲にいう、パターンメモリ及び割込時用パターンメモリはロジックパターンメモリ６０によって構成され、割込時用ベクトルメモリはサブベクトルメモリ４０によって構成され、割込時用アドレス展開部はサブアドレス展開部４４によって構成され、パターン生成部はマルチプレクサ３８及びロジックパターンメモリ６０によって構成され、割込検出部及び割込終了検出部はサブアドレス展開部４４によって構成され、中断制御部及び開始制御部はアドレス展開部３４によって構成され、アドレス選択部はマルチプレクサ３８によって構成され、統一パターン生成部はロジックパターンメモリ６０によって構成される。
【００７５】
図１１は、本発明の第２の実施形態に係るパターン発生器に記憶されている各種情報を示す図である。図１１（Ａ）は、ベクトルメモリ３０に記憶されているシーケンス命令を示す。図１１（Ａ）において、”ＪＳＲ”は、現在のアドレスを出力して、サブルーチンにジャンプし、現在のアドレスに”＃１”を加算する命令である。上記以外の命令は、図２に示す従来例と同様な命令である。図１１（Ｂ）は、サブベクトルメモリ４０に記憶されているシーケンス命令を示す。図１１（Ｂ）において、各命令は、図６に示す従来例と同様な命令である。図１１（Ｃ）は、ロジックパターンメモリに記憶されている試験パターンの一例を示す。図１１（Ｃ）において、ＰＡＴ−１、ＰＡＴ−２・・・は、メインルーチンの試験パターンであり、ＳＰＡＴ−１、ＳＰＡＴ−２、ＳＰＡＴ−３は、割込時試験パターン情報の一例としてのサブルーチンの試験パターンである。各試験パターンには、電気部品に入力する入力試験パターンと、電気部品に入力試験パターンを入力した際に出力されると期待される期待値パターンとが含まれている。
【００７６】
図１２は、本発明の第２の実施形態に係るパターン発生器による動作の一例を説明する図である。図１２は、図１１に示す各種情報が記憶されている場合のパターン発生器１２による動作を示す。また、図１２は、パターン発生器１２の動作中の各サイクルにおける、アドレス指示部３６が出力するアドレスの値、サブアドレス指示部４８が出力するアドレスＲＡＰの値、マルチプレクサ３８が出力するアドレスＰＣの値、リフレッシュサイクル信号の値、出力されるロジックパターンを示す。
【００７７】
サイクル１では、アドレス展開部３４は、ベクトルキャッシュメモリ３２から”ＮＯＰ”を取り出し、アドレス指示部３６に現在のアドレス値”＃０”を出力させて、アドレス値を”＃１”にする。ここで、サブアドレス展開部４４からは、”０”のリフレッシュサイクル信号が出力されている。マルチプレクサ３８は、リフレッシュサイクル信号が”０”であるので、アドレス指示部３６から出力された”＃０”をアドレスＰＣとしてロジックパターンメモリ６０に出力する。これにより、ロジックパターンメモリ６０は、アドレス”＃０”に対応するＰＡＴ−１を出力する。
【００７８】
サイクル２では、アドレス展開部３４は、ベクトルキャッシュメモリ３２から次の命令の”ＪＳＲ”を取り出し、アドレス指示部３６に現在のアドレス値”＃１”を出力させて、アドレス値を”＃２”にするとともに、割り込み要求をサブアドレス展開部４４に通知する。これにより、サブアドレス展開部４４は、次のサイクル３からＲＴＮ命令を実行するサイクルまでリフレッシュサイクル信号を”１”にしてアドレス展開部３４及びマルチプレクサ３８に出力する。また、マルチプレクサ３８は、リフレッシュサイクル信号が”０”であるので、アドレス指示部３６から出力された”＃１”をアドレスＰＣとしてロジックパターンメモリ６０に出力する。これにより、ロジックパターンメモリ６０は、アドレス”＃１”に対応するＰＡＴ−２を出力する。
【００７９】
サイクル３では、リフレッシュサイクル信号が”１”であるので、アドレス展開部３４は、アドレス指示部３６に現在のアドレス値を保持させ、ベクトル命令によるアドレスの生成を停止する。一方、サブアドレス展開部４４は、サブベクトルメモリ４０から命令の”ＮＯＰ”を取り出し、サブアドレス指示部４８に現在のアドレス値”＃０”を出力させて、アドレス値を”＃１”にする。サブアドレス指示部４８は、サブアドレス展開部４４から受け取ったアドレス値”＃０”と開始アドレス記憶部４６が記憶するアドレス値”＃３００”とを加算し、マルチプレクサ３８に出力する。リフレッシュサイクル信号が”１”であるので、マルチプレクサ３８は、サブアドレス指示部４８から出力されるアドレス”＃３００”をアドレスＰＣとしてロジックパターンメモリ６０に出力する。これにより、ロジックパターンメモリ６０は、サブルーチンのロジックパターンＳＰＡＴ−１を出力する。
【００８０】
サイクル４では、リフレッシュサイクル信号が”１”であるので、アドレス展開部３４は、アドレス指示部３６に現在のアドレス値を保持させ、ベクトル命令によるアドレスの生成を停止する。一方、サブアドレス展開部４４は、サブベクトルメモリ４０から命令の”ＮＯＰ”を取り出し、サブアドレス指示部４８に現在のアドレス値”＃１”を出力させて、アドレス値を”＃２”にする。サブアドレス指示部４８は、サブアドレス展開部４４から受け取ったアドレス値”＃１”と、開始アドレス記憶部４６が記憶するアドレス値”＃３００”と、を加算したアドレス”＃３０１”をマルチプレクサ３８に出力する。リフレッシュサイクル信号が”１”であるので、マルチプレクサ３８は、サブアドレス指示部４８から出力されるアドレス”＃３０１”をアドレスＰＣとしてロジックパターンメモリ６０に出力する。これにより、ロジックパターンメモリ６０は、サブルーチンのロジックパターンＳＰＡＴ−２を出力する。
【００８１】
サイクル５では、リフレッシュサイクル信号が”１”であるので、アドレス展開部３４は、アドレス指示部３６に現在のアドレス値を保持させ、ベクトル命令によるアドレスの生成を停止する。一方、サブアドレス展開部４４は、サブベクトルメモリ４０から命令の”ＲＴＮ”を取り出し、サブアドレス指示部４８に現在のアドレス値”＃２”を出力させて、アドレス値を”＃０”にする。また、取り出した命令が”ＲＴＮ”であるので、サブアドレス展開部４４は、次のサイクルにおいてリフレッシュサイクル信号を”０”にして出力する。
【００８２】
サブアドレス指示部４８は、サブアドレス展開部４４から受け取ったアドレス値”＃２”と開始アドレス記憶部４６が記憶するアドレス値”＃３００”とを加算したアドレス”＃３０２”をマルチプレクサ３８に出力する。リフレッシュサイクル信号が”１”であるので、マルチプレクサ３８は、サブアドレス指示部４８から出力されるアドレス”＃３０２”をアドレスＰＣとしてロジックパターンメモリ６０に出力する。これにより、ロジックパターンメモリ６０は、サブルーチンのロジックパターンＳＰＡＴ−３を出力する。
【００８３】
サイクル６では、サブアドレス展開部４４がリフレッシュサイクル信号を”０”にしてアドレス展開部３４及びマルチプレクサ３８に出力する。これにより、アドレス展開部３４は、ベクトル命令によるアドレスの生成を再開する。また、マルチプレクサ３８は、アドレス指示部３６から出力されるアドレス”＃２”をアドレスＰＣとしてロジックパターンメモリ６０に出力する。これにより、ロジックパターンメモリ６０は、サブルーチンのパターンＰＡＴ−３を出力する。以下のサイクルについても同様に実行する。このように、本実施形態に係るパターン発生器によると、サブルーチンとなったベクトル命令に基づいて試験パターンを容易な構成で発生することができる。
【００８４】
図１３は、本発明の第３の実施形態に係るパターン発生器の構成を示す図である。図１３に示すパターン発生器１２は、電気部品１８の一例としてのメモリ部とロジック部とが混載するデバイスを試験するための試験パターンを生成する。本実施形態のパターン発生器は、電気部品の試験対象として同図において第１及び第２の実施形態と同様な機能要素を有する構成には、同一番号を付している。本実施形態のパターン発生器１２は、第２の実施形態に係るパターン発生器において、マルチプレクサ３８及び開始アドレス記憶部４６を備えず、パターン発生部５０と、マルチプレクサ６２を更に備えたものである。パターン発生部５０は、サブアドレス指示部４８から出力されたアドレスに基づいてメモリ部用の試験パターン（メモリパターン）を発生する。
【００８５】
マルチプレクサ６２は、サブアドレス展開部４４から入力されたリフレッシュサイクル信号に基づいて、ロジックパターンメモリ６０から出力されたロジック部用の試験パターン（ロジックパターン）、又は、パターン発生部５０から出力されたメモリパターンを選択して出力する。本実施形態では、リフレッシュサイクル信号が”１”の場合には、パターン発生部５０から出力されたメモリパターンが選択され、リフレッシュサイクル信号が”０”の場合には、ロジックパターンメモリ６０から出力されたロジックパターンが選択される。
【００８６】
ここで、本実施形態では、特許請求の範囲にいう、パターンメモリはロジックパターンメモリ６０によって構成され、割込時用パターンメモリは制御命令メモリ５２によって構成され、割込時用ベクトルメモリはサブベクトルメモリ４０によって構成され、割込時用アドレス展開部はサブアドレス展開部４４によって構成され、第１パターン生成部はロジックパターンメモリ６０によって構成され、第２パターン生成部はパターン発生部５０によって構成され、割込検出部及び割込終了検出部は、サブアドレス展開部４４によって構成され、中断制御部及び開始制御部はアドレス展開部３４によって構成され、試験パターン選択部はマルチプレクサ６２によって構成される。
【００８７】
図１４は、本発明の第３の実施形態に係るパターン発生器に記憶されている各種情報を示す図である。図１４（Ａ）は、ベクトルメモリ３０に記憶されているシーケンス命令を示す。図１４（Ａ）において、各命令は上記した命令と同様である。図１４（Ｂ）は、サブベクトルメモリ４０に記憶されているシーケンス命令を示す。図１４（Ｂ）において、各命令は上記した命令と同様である。図１４（Ｃ）は、ロジックパターンメモリ６０に記憶されている試験パターンの一例を示す。図１４（Ｃ）において、ＰＡＴ−１、ＰＡＴ−２・・・は、試験パターンである。図１４（Ｄ）は、制御命令メモリ５２に記憶されている制御命令の一部を示す。図１４（Ｄ）において、各命令は上記した命令と同様である。
【００８８】
図１５は、本発明の第３の実施形態に係るパターン発生器による動作の一例を説明する図である。図１５は、図１４に示す各種情報が記憶されている場合のパターン発生器１２による動作を示す。また、図１５は、パターン発生器１２の動作中の各サイクルにおける、アドレス指示部３６が出力するアドレスの値、サブアドレス指示部４８が出力するアドレスＲＡＰの値リフレッシュサイクル信号の値、出力されるパターンを示す。
【００８９】
サイクル１では、アドレス展開部３４は、ベクトルキャッシュメモリ３２から”ＮＯＰ”を取り出し、アドレス指示部３６に現在のアドレス値”＃０”を出力させて、アドレス値を”＃１”にする。ロジックパターンメモリ６０は、アドレス”＃０”に対応するＰＡＴ−１を出力する。ここで、サブアドレス展開部４４からは、”０”のリフレッシュサイクル信号が出力されている。マルチプレクサ６２は、リフレッシュサイクル信号が”０”であるので、ロジックパターンメモリ６０から出力されたＰＡＴ−１を出力する。
【００９０】
サイクル２では、アドレス展開部３４は、ベクトルキャッシュメモリ３２から次の命令の”ＪＳＲ”を取り出し、アドレス指示部３６に現在のアドレス値”＃１”を出力させて、アドレス値を”＃２”にするとともに、割り込み要求をサブアドレス展開部４４に通知する。これにより、サブアドレス展開部４４は、次のサイクル３からＲＴＮ命令を実行するサイクルまでリフレッシュサイクル信号を”１”にしてアドレス展開部３４及びマルチプレクサ６２に出力する。また、ロジックパターンメモリ６０は、アドレス”＃１”に対応するＰＡＴ−２を出力する。マルチプレクサ６２は、リフレッシュサイクル信号が”０”であるので、ロジックパターンメモリ６０から出力されたＰＡＴ−２を出力する。
【００９１】
サイクル３では、リフレッシュサイクル信号が”１”であるので、アドレス展開部３４は、アドレス指示部３６に現在のアドレス値を保持させ、ベクトル命令によるアドレスの生成を停止する。一方、サブアドレス展開部４４は、サブベクトルメモリ４０から命令の”ＮＯＰ”を取り出し、サブアドレス指示部４８に現在のアドレス値”＃０”を出力させて、アドレス値を”＃１”にする。サブアドレス指示部４８は、サブアドレス展開部４４から受け取ったアドレス値”＃０”をパターン発生部５０に出力する。
【００９２】
これにより、制御命令メモリ５２から”ＸＢ＜０”、”ＹＢ＜０”の命令がパターン演算部５４に渡される。これにより、次のサイクルにおいては、パターン演算部５４は、レジスタＸＢの値及びレジスタＹＢの値を”０”にする。パターン演算部５４は、制御命令に従ってメモリパターンを発生する。マルチプレクサ６２は、リフレッシュサイクル信号が”１”であるので、パターン生成部５０から出力されたメモリパターンを出力する。
【００９３】
サイクル４では、サブアドレス展開部４４は、サブベクトルメモリ４０から命令の”ＮＯＰ”を取り出し、サブアドレス指示部４８に現在のアドレス値”＃１”を出力させて、アドレス値を”＃２”にする。サブアドレス指示部４８は、サブアドレス展開部４４から受け取ったアドレス値”＃１”をパターン発生部５０に出力する。これにより、制御命令メモリ５２から”ＸＢ＜ＸＢ＋１”の命令がパターン演算部５４に渡される。これにより、次のサイクルにおいては、パターン演算部５４は、レジスタＸＢの値に”１”加算する。パターン演算部５４は、制御命令に従ってメモリパターンを発生する。マルチプレクサ６２は、リフレッシュサイクル信号が”１”であるので、パターン生成部５０から出力されたメモリパターンを出力する。サイクル５乃至１１についても上記同様に動作する。
【００９４】
サイクル１２では、サブアドレス展開部４４は、サブベクトルメモリ４０から命令の”ＲＴＮ”を取り出し、サブアドレス指示部４８に現在のアドレス値”＃５”を出力させる。サブアドレス指示部４８は、サブアドレス展開部４４から受け取ったアドレス値”＃５”をパターン発生部５０に出力する。また、取り出した命令が”ＲＴＮ”であるので、サブアドレス展開部４４は、次のサイクル１３においてリフレッシュサイクル信号を”０”にして出力する。
【００９５】
サイクル１３では、サブアドレス展開部４４がリフレッシュサイクル信号を”０”にしてアドレス展開部３４及びマルチプレクサ６２に出力する。これにより、アドレス展開部３４は、ベクトル命令によるアドレスの生成を再開し、ベクトルキャッシュメモリ３２から次の命令の”ＮＯＰ”を取り出し、アドレス指示部３６に現在のアドレス値”＃２”を出力させて、アドレス値を”＃３”にする。そして、ロジックパターンメモリ６０が、アドレス”＃２”に対応するＰＡＴ−３を出力する。マルチプレクサ６２は、リフレッシュサイクル信号が”０”であるので、ロジックパターンメモリ６０から出力されたＰＡＴ−３を出力する。以下のサイクルについても同様に実行する。このように、本実施形態に係るパターン発生器では、ロジックパターンと、メモリパターンとを容易な構成で発生することができる。また、ロジックパターンと、メモリパターンとを同期させて発生することができる。
【００９６】
本発明は上記の実施形態に限定されるものではなく、種々の変形が可能である。例えば、上記第２の実施形態では、ロジックパターンメモリ６０により試験パターンを出力するようにしていたが、本発明はこれに限られず、第１の実施形態に示すパターン発生部５０によって試験パターンを出力するようにしてもよい。
【００９７】
また、上記第３の実施形態では、特許請求の範囲にいう第１パターン発生部をロジックパターンメモリ６０とし、第２パターン発生部をパターン発生部５０としていたが、本発明はこれに限られず、第１パターン発生部をパターン発生部５０とし、第２パターン発生部をロジックパターンメモリ６０としてもよく、第１パターン発生部及び第２パターン発生部をそれぞれロジックパターンメモリ６０としてもよく、第１パターン発生部及び第２パターン発生部をそれぞれパターン発生部５０としてもよい。
【００９８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９９】
【発明の効果】
上記説明から明らかなように、本発明によれば、容易な構成で試験パターンを適切に生成することができる。
【図面の簡単な説明】
【図１】  従来例に係るパターン発生器の構成を示す図である。
【図２】  従来例に係るパターン発生器に記憶されている各種情報を示す図である。
【図３】  従来例に係るパターン発生器による動作を説明する図である。
【図４】  本発明の一実施の形態に係る電気部品試験装置の構成を示す図である。
【図５】  本発明の第１の実施形態に係るパターン発生器の構成を示す図である。
【図６】  本発明の第１の実施形態に係るパターン発生器に記憶されている各種情報を示す図である。
【図７】  本発明の第１の実施形態に係るパターン発生器による動作の一例を説明する図である。
【図８】  本発明の第１の実施形態に係るパターン発生器による動作の他の例を説明する図である。
【図９】  本発明の第１の実施形態に係るパターン発生器による動作の更に他の例を説明する図である。
【図１０】  本発明の第２の実施形態に係るパターン発生器の構成を示す図である。
【図１１】  本発明の第２の実施形態に係るパターン発生器に記憶されている各種情報を示す図である。
【図１２】  本発明の第２の実施形態に係るパターン発生器による動作の一例を説明する図である。
【図１３】  本発明の第３の実施形態に係るパターン発生器の構成を示す図である。
【図１４】  本発明の第３の実施形態に係るパターン発生器に記憶されている各種情報を示す図である。
【図１５】  本発明の第３の実施形態に係るパターン発生器による動作の一例を説明する図である。
【符号の説明】
１０  電気部品試験装置                １２  パターン発生器
１４  ピンデータセレクタ              １６  波形整形器
１８  電気部品                        ２０  差込口
２２  デバイス差込部                  ２４  比較器
３０  ベクトルメモリ                  ３２  ベクトルキャッシュメモリ
３４  アドレス展開部                  ３６  アドレス指示部
３８、６２  マルチプレクサ            ４０  サブベクトルメモリ
４２  タイマー                        ４４  サブアドレス展開部
４６  開始アドレス記憶部              ４８  サブアドレス指示部
５０  パターン生成部                  ５２  制御命令メモリ
５４  パターン演算部                  ６０  ロジックパターンメモリ
【図１】
0004334066.tif 000002
【図２】
0004334066.tif 000003
【図３】
0004334066.tif 000004
【図４】
0004334066.tif 000005
【図５】
0004334066.tif 000006
【図６】
0004334066.tif 000007
【図７】
0004334066.tif 000008
【図８】
0004334066.tif 000009
【図９】
0004334066.tif 000010
【図１０】
0004334066.tif 000011
【図１１】
0004334066.tif 000012
【図１２】
0004334066.tif 000013
【図１３】
0004334066.tif 000014
【図１４】
0004334066.tif 000015
【図１５】
0004334066.tif 000016