(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基体の中央部に配置されたパワーＭＯＳトランジスタと、前記中央部を順次取り囲むように、前記第１導電型半導体基体に形成された第２導電型ウエル、第２導電型フィールドリミットリング及び前記パワーＭＯＳトランジスタのドレインに接続される高不純物濃度を有する第１導電型領域とを備え、前記パワーＭＯＳトランジスタのドレイン・ゲート間に接続されて逆方向に直列接続された多数のツェナーダイオード対からなる双方向ポリシリコンツェナーダイオードを前記第２導電型ウエルの周方向に沿うように前記第２導電型ウエル上に絶縁膜を介して設け、前記双方向ポリシリコンツェナーダイオードの一端部には電極パッドを設けると共に、他端部には前記中央部の外周に設けられたゲート配線層に接続される配線層を有することを特徴とする双方向ポリシリコンツェナーダイオードをドレイン・ゲート間に内蔵したパワーＭＯＳトランジスタ。
【請求項２】
前記電極パッドはワイヤーを介して高不純物濃度を有する前記第１導電型領域に接続されることを特徴とする請求項１記載の双方向ポリシリコンツェナーダイオードをドレイン・ゲート間に内蔵したパワーＭＯＳトランジスタ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、双方向ポリシリコンツェナーダイオードをドレイン・ゲート間に内蔵したパワーＭＯＳトランジスタに関し、特に、パワーＭＯＳトランジスタのドレイン・ゲート間に接続される双方向ポリシリコンツェナーダイオードに関するものである。
【０００２】
【従来の技術】
図４は半導体集積回路を形成するチップ３０の等価回路を示し、前記チップ３０はゲートが共通に接続されると共に互いに並列接続された多数の縦型パワーＭＯＳトランジスタ３１と、前記パワーＭＯＳトランジスタ３１のドレインＤ・ゲートＧ間に接続されると共に、ポリシリコンからなり逆方向に直列接続された多数のツェナーダイオード対からなる双方向ポリシリコンツェナーダイオード３２とから構成され、例えば、誘導性負荷を駆動する駆動回路に用いられている。
【０００３】
図５は前記チップ３０の平面図を模式的に示し、図６乃至図８は図５の一部断面図を示している。図５に示すように、前記チップ３０の中央部３３には前記パワーＭＯＳトランジスタ３１が設けられ、また、前記チップ３０を構成するＮ＋型半導体基板上に形成されたＮ−型エピタキシャル層中には、前記中央部３３を順次取り囲むように、Ｐ型ウエル３４、Ｐ型フィールドリミットリング３５及び前記パワーＭＯＳトランジスタ３１のドレインＤに接続されるＮ＋型領域３６とが形成され、また、後述するように、前記双方向ポリシリコンツェナーダイオード３２は前記Ｐ型フィールドリミットリング３５と前記Ｎ＋型領域３６との間の前記Ｎ−型エピタキシャル層上に周方向に沿いフィールド絶縁膜を介して設けられており、前記双方向ポリシリコンツェナーダイオード３２の一端部は配線層３７をとおして前記Ｎ＋型領域３６に接続され、他端部は配線層３８を介して前記中央部３３の外周に設けられたゲート配線層（図示しない）に接続されている。
【０００４】
図６は図５のＣ−Ｃ断面図を示し、前記チップ３０を構成するＮ＋型半導体基板４１に形成されたＮ−型エピタキシャル層４２上にフィールド絶縁膜４３が設けられ、前記フィールド絶縁膜４３上にはＮ＋型領域３２ａ、Ｐ型領域３２ｂ、Ｎ＋型領域３２ｃ、Ｐ型領域３２ｄ及びＮ＋型領域３２ｅからなる前記双方向ポリシリコンツェナーダイオード３２が設けられている。なお、図６においては便宜のために２個のツェナーダイオード対を示している。前記双方向ポリシリコンツェナーダイオード３２の両端の前記Ｎ＋型領域３２ａ、３２ｅには層間絶縁膜４４を介して前記した配線層３７、３８が設けられている。また、前記Ｎ＋型半導体基板４１の裏面には前記パワーＭＯＳトランジスタ３１のドレインＤとなるドレイン電極４５が形成されている。
【０００５】
図７は図５のＤ−Ｄ断面図を示し、前記双方向ポリシリコンツェナーダイオード３２の前記一端部、即ち、前記Ｎ＋型領域３２ｅが前記配線層３７をとおして前記Ｎ＋型領域３６に接続される状態を示している。
【０００６】
一方、図８は図５のＥ−Ｅ断面図を示し、前記双方向ポリシリコンツェナーダイオード３２の前記他端部、即ち、前記Ｎ＋型領域３２ａが前記配線層３８を介して前記中央部３３の外周に設けられた前記ゲート配線層に接続される状態を示している。
【０００７】
しかして、前記チップ３０において前記双方向ポリシリコンツェナーダイオード３２は、図５及び図６に示したように、前記Ｐ型フィールドリミットリング３５と前記Ｎ＋型領域３６との間の前記Ｎ−型エピタキシャル層４２上に周方向に沿って前記フィールド絶縁膜４３を介して設けられ、図８に示したように、前記双方向ポリシリコンツェナーダイオード３２の他端部である前記Ｎ＋型領域３２ａはその長さ方向とはほぼ垂直に配置された前記配線層３８を介して前記中央部３３の外周に設けられた前記ゲート配線層に接続されている。即ち、前記配線層３８は前記フィールド絶縁膜４３を介して前記Ｐ型フィールドリミットリング３５を横切る、或いは跨いでしまう。それ故、前記チップ３０が前記した誘導性負荷を有する駆動回路に組み込まれて動作状態にあるとき、前記Ｐ型フィールドリミットリング３５を横切る前記配線層３８により、前記パワーＭＯＳトランジスタ３１において、前記Ｐ型ウエル３４から前記Ｐ型フィールドリミットリング３５を包むように伸びる空乏層の形状が変化して前記パワーＭＯＳトランジスタ３１のドレインＤ・ソースＳ間の耐圧が部分的に低下してしまう。
【０００８】
【発明が解決しようとする課題】
それ故、本発明の目的は、双方向ポリシリコンツェナーダイオードをドレイン・ゲート間に内蔵したパワーＭＯＳトランジスタにおいて、前記双方向ポリシリコンツェナーダイオードの配線層がフィールドリミットリングを横切ることのない高耐圧のパワーＭＯＳトランジスタを提供することにある。
【０００９】
【課題を解決するための手段】
本発明においては、双方向ポリシリコンツェナーダイオードをパワーＭＯＳトランジスタの配置された半導体基体の中央部に隣接して設けられたウエル上にフィールド絶縁膜を介して設け、前記双方向ポリシリコンツェナーダイオードの一端部には電極パッドを設けると共に、他端部には前記中央部の外周に設けられたゲート配線層に接続される配線層を有している。
【００１０】
【発明の実施の形態】
第１導電型半導体基体の中央部に配置されたパワーＭＯＳトランジスタと、前記中央部を順次取り囲むように、前記第１導電型半導体基体に形成された第２導電型ウエル、第２導電型フィールドリミットリング及び前記パワーＭＯＳトランジスタのドレインに接続される高不純物濃度を有する第１導電型領域とを備え、前記パワーＭＯＳトランジスタのドレイン・ゲート間に接続されて逆方向に直列接続された多数のツェナーダイオード対からなる双方向ポリシリコンツェナーダイオードを前記第２導電型ウエルの周方向に沿ってフィールド絶縁膜を介して設け、前記双方向ポリシリコンツェナーダイオードの一端部には電極パッドを設けると共に、他端部には前記中央部の外周に設けられたゲート配線層に接続される配線層を有している。
【００１１】
【実施例】
図１は本発明の実施例による縦型ＮチャンネルパワーＭＯＳトランジスタのドレイン・ゲート間に接続されて逆方向に直列接続された多数のツェナーダイオード対からなる双方向ポリシリコンツェナーダイオードを有するチップ１０の平面図の一部を模式的に示す。なお、この基本的な等価回路及び構造は先に示した図４及び図５と同様である。
【００１２】
図１に示すように、前記チップ１０の中央部には前記パワーＭＯＳトランジスタ（図示しない）が設けられ、また、前記チップ１０を構成する半導体基体、即ち、Ｎ＋型半導体基板１１上に形成されたＮ−型エピタキシャル層１２中には、前記中央部を順次取り囲むように、Ｐ型ウエル１３、Ｐ型フィールドリミットリング１４及び前記パワーＭＯＳトランジスタのドレインＤに接続されるＮ＋型領域１５とが形成され、後述するように、前記双方向ポリシリコンツェナーダイオード１６は前記Ｐ型ウエル１３の周方向に沿いフィールド絶縁膜１７を介して設けられている。
【００１３】
前記双方向ポリシリコンツェナーダイオード１６が位置する前記Ｐ型ウエル１３は幅広に形成され、また、前記双方向ポリシリコンツェナーダイオード１６の一端部には前記チップ１０のドレインにワイヤー（図示しない）を介して接続される電極パッド１８が設けられ、他端部には前記中央部の外周に設けられたゲート配線層（図示しない）に接続される配線層１９が設けられている。
【００１４】
図２は図１のＡ−Ａ断面図を示し、前記チップ１０を構成する前記Ｎ＋型半導体基板１１に形成された前記Ｎ−型エピタキシャル層１２上に前記フィールド絶縁膜１７が設けられ、前記フィールド絶縁膜１７上にはＮ＋型領域１６ａ、Ｐ型領域１６ｂ、Ｎ＋型領域１６ｃ、Ｐ型領域１６ｄ及びＮ＋型領域１６ｅからなる前記双方向ポリシリコンツェナーダイオード１６が設けられている。なお、図２においては便宜のために２個のツェナーダイオード対を示している。前記双方向ポリシリコンツェナーダイオード１６の両端の前記Ｎ＋型領域１６ａ、１６ｅには層間絶縁膜２０を介して前記パッド１８及び前記配線層１９がそれぞれ設けられている。また、前記Ｎ＋型半導体基板１１の裏面には前記パワーＭＯＳトランジスタのドレインＤとなるドレイン電極２１が形成されている。
【００１５】
図３は図１のＢ−Ｂ断面図を示し、前記双方向ポリシリコンツェナーダイオード１６の前記他端部である前記Ｎ＋型領域１６ｅが前記配線層１９を介して前記中央部の外周に設けられたゲート配線層に接続される状態を示している。
【００１６】
上記したように本発明の構成によれば、前記双方向ポリシリコンツェナーダイオード１６は前記パワーＭＯＳトランジスタの配置された前記チップ１０、即ち半導体基体の中央部に隣接して設けられた前記Ｐ型ウエル１３上にフィールド絶縁膜１７を介して設けられ、しかも、前記双方向ポリシリコンツェナーダイオード１６の一端部の前記Ｎ＋型領域１６ａには前記電極パッド１８が設けられて、前記電極パッド１８からのワイヤーにより前記チップ１０のドレインに電気的に接続されるので、前記Ｐ型フィールドリミットリング１４を直接横切る、或いは跨ぐことがない。さらに、前記双方向ポリシリコンツェナーダイオード１６の配置に伴って、前記双方向ポリシリコンツェナーダイオード１６の他端部である前記Ｎ＋型領域１６ｅは前記配線層１９を介して前記中央部の外周に設けられたゲート配線層に接続され、同様に、前記Ｐ型フィールドリミットリング１４を直接横切る、或いは跨ぐことがなく、空乏層に影響を与えることがない。
【００１７】
前記実施例において縦型ＮチャンネルパワーＭＯＳトランジスタについて説明したが、同様に、縦型ＰチャンネルパワーＭＯＳトランジスタだけでなく横型のパワーＭＯＳトランジスタにも適用できることは当業者には明らかである。
【００１８】
【発明の効果】
本発明によれば、逆方向に直列接続された多数のツェナーダイオード対からなる双方向ポリシリコンツェナーダイオードをドレイン・ゲート間に内蔵したパワーＭＯＳトランジスタにおいて、前記双方向ポリシリコンツェナーダイオードはパワーＭＯＳトランジスタの配置された半導体基体の中央部に隣接して設けられたウエル上にフィールド絶縁膜を介して設けられ、前記双方向ポリシリコンツェナーダイオードの一端部には電極パッドが設けらると共に、他端部には前記中央部の外周に形成されたゲート配線層に接続される配線層を有している。即ち、前記電極パッドはワイヤーを介してドレインにワイヤーを介して接続されているので、フィールドリミットリングを直接横切ることがなく、同様に前記配線層も前記フィールドリミットリングを横切ることがない。それ故、前記パワーＭＯＳトランジスタのドレインＤ・ソースＳ間の部分的な耐圧の低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施例によるパワーＭＯＳトランジスタのドレイン・ゲート間に接続されて逆方向に直列接続された多数のツェナーダイオード対からなる双方向ポリシリコンツェナーダイオードを有するチップの平面図の一部を模式的に示す図である。
【図２】図１のＡ−Ａ断面図を示す図である。
【図３】図１のＢ−Ｂ断面図を示す図である。
【図４】従来のパワーＭＯＳトランジスタのドレイン・ゲート間に接続されて逆方向に直列接続された多数のツェナーダイオード対からなる双方向ポリシリコンツェナーダイオードを有するチップの等価回路を示す図である。
【図５】図４におけるチップの平面図を模式的に示す図である。
【図６】図５のＣ−Ｃ断面図を示す図である。
【図７】図５のＤ−Ｄ断面図を示す図である。
【図８】図５のＥ−Ｅ断面図を示す図である。
【符号の説明】
１０…チップ、１１…Ｎ＋型半導体基板、１２…Ｎ−型エピタキシャル層、１３…Ｐ型ウエル、１４…Ｐ型フィールドリミットリング、１５…Ｎ＋型領域、１６…双方向ポリシリコンツェナーダイオード、１６ａ、１６ｃ、１６ｅ…Ｎ＋型領域、１６ｂ、１６ｄ…Ｐ型領域、１７…フィールド絶縁膜、１８…電極パッド、１９…配線層、２０…層間絶縁膜、２１…ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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