(57)【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板に形成された溝に半導体基板の面より突出した状態に埋め込まれた素子分離絶縁膜と、
前記半導体基板に形成された、第１及び第２のゲート電極材料膜の積層膜により構成された浮遊ゲート電極を有するトランジスタと
を備えた半導体装置において、
前記溝に埋め込まれた素子分離絶縁膜は、その上端部コーナーが後退処理されかつ、その後退処理部の下端が前記第１のゲート電極材料膜の側面に終端している
ことを特徴とする半導体装置。
【請求項２】
半導体基板と、
この半導体基板に形成された溝に半導体基板の面より突出した状態に埋め込まれた素子分離絶縁膜と、
前記半導体基板に形成された、ゲート絶縁膜上に形成され、第１及び第２のゲート電極材料膜の積層膜により構成された浮遊ゲート電極を有するトランジスタと
を備えた半導体装置において、
前記溝に埋め込まれた素子分離絶縁膜は、その上端部コーナーが後退処理されかつ、その後退処理部の下端が前記第１のゲート電極材料膜の側面に終端している
ことを特徴とする半導体装置。
【請求項３】
前記トランジスタは、前記浮遊ゲート電極上に層間ゲート絶縁膜を介して制御ゲート電極が積層された不揮発性メモリトランジスタである
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記後退処理部の下端が前記ゲート絶縁膜より上部に位置する
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板にゲート絶縁膜を介してゲート電極材料膜及びマスク材料膜を順次堆積する工程と、
前記マスク材料膜、ゲート電極材料膜、ゲート絶縁膜及び半導体基板を異方性エッチングにより順次エッチングして素子分離領域に溝を形成する工程と、
前記マスク材料膜を残したまま前記溝にマスク材料膜の面位置と略同じ面位置をもって素子分離絶縁膜を埋め込む工程と、
前記マスク材料膜をその膜厚方向に少なくとも一部除去した後、前記素子分離絶縁膜の上端部コーナーを等方性エッチングにより後退させ、その後退処理部の下端を前記ゲート電極材料膜の側面に終端させる工程と、
前記マスク材料膜が残存している場合にはこれを除去した後、少なくとも前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ゲート電極材料膜堆積後に素子分離絶縁膜の埋め込みを行うようにした半導体装置に係り、特にＮＡＮＤ型ＥＥＰＲＯＭ等の不揮発性メモリに適用して有用な半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
従来より、ＮＡＮＤ型ＥＥＰＲＯＭ等の高集積化メモリに用いられる素子分離技術として、ＳＴＩ（Shallow Trench Isolation）技術が知られている。これは、半導体基板の素子分離領域に浅い溝を加工し、この溝に素子分離絶縁膜を埋め込み形成するものである。具体的なＳＴＩ技術の適用に当たっては、（ａ）素子分離絶縁膜を埋め込み形成した後に、素子領域にゲート絶縁膜を介してゲート電極を形成する方式と、（ｂ）予め基板全面にゲート絶縁膜を介してゲート電極材料膜を形成した状態でゲート電極材料膜、ゲート絶縁膜及び基板をエッチングして溝を形成し、素子分離絶縁膜を埋め込み形成する方式とがある。
【０００３】
図１５（ａ），（ｂ）は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ領域について、後者の方式を適用して素子分離絶縁膜を埋め込んだ状態の平面図とそのＡ−Ａ′断面図を示している。図示のように、シリコン基板１には素子分離絶縁膜４の埋め込み前に、ゲート絶縁膜（トンネル絶縁膜）５を介して浮遊ゲート電極の一部となるゲート電極材料膜６、及びＣＭＰ処理のストッパマスク材となるシリコン窒化膜７が堆積される。これらのシリコン窒化膜７、ゲート電極材料膜６、ゲート絶縁膜５及び基板１をレジストパターンを用いたＲＩＥによりエッチングして、素子分離領域に溝３が形成され、ここに素子分離絶縁膜４が埋め込まれる。これにより、素子分離絶縁膜４により区画されたストライプ状の素子領域２が形成される。素子分離絶縁膜４は、シリコン窒化膜７と実質的に同じ面位置になるように埋め込まれる。
【０００４】
この後、シリコン窒化膜７を除去して、制御ゲート電極を積層形成する。図１６（ａ），（ｂ）は制御ゲート電極９をパターン形成した状態の平面図とそのＡ−Ａ′断面図を示している。図１５の段階では、ゲート電極材料膜６は、図１５（ｂ）の断面では分離されているが、ストライプ状の素子領域２内での各メモリトランジスタ毎の分離は未だなされていない。シリコン窒化膜７を除去した後、このゲート電極材料膜６とともに浮遊ゲート電極となるゲート電極材料膜６ｂを堆積し、これに素子分離領域上でスリットを加工した後、この上に層間ゲート絶縁膜８を形成し、制御ゲート電極９を形成する。この制御ゲート電極９のパターニング工程において同時に、ゲート電極材料膜６ｂ及び６のエッチングを行うことにより、素子領域２内での各メモリトランジスタ毎に分離された浮遊ゲート電極が得られる。
【０００５】
【発明が解決しようとする課題】
上述した従来の製造法では、図１６（ａ）に示すように、パターニングされた制御ゲート電極９の間に、素子分離溝３の境界に沿ってゲート電極材料膜６，６ｂのエッチング残り１０が発生する。これは、図１５に示すようにＲＩＥにより形成された溝に素子分離絶縁膜４を埋め込むと、その後シリコン窒化膜７を除去したときに、素子分離絶縁膜４が逆テーパ状をなしてゲート電極材料膜６の上に突出した形となるためである。
【０００６】
即ち、制御ゲート電極９をパターニングし、引き続きゲート電極材料膜６ｂ，６を順次エッチングする際に、素子分離絶縁膜４のコーナーが陰になって、ゲート電極材料膜６ｂ，６のうち特に下層のゲート電極材料膜６が完全にエッチングされない。この様なエッチング残り１０は、ＮＡＮＤ型セル内のメモリトランジスタの浮遊ゲート短絡という不良の原因となる。
同様の問題は、ＮＡＮＤ型ＥＥＰＲＯＭに限らず、同様の素子分離技術を用いる他のトランジスタ回路にも生じる。
【０００７】
この発明は、上記事情を考慮してなされたもので、ゲート電極間短絡を確実に防止した半導体装置とその製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明の一実施形態に係る半導体装置は、半導体基板と、この半導体基板に形成された溝に半導体基板の面より突出した状態に埋め込まれた素子分離絶縁膜と、前記半導体基板に形成された、第１及び第２のゲート電極材料膜の積層膜により構成された浮遊ゲート電極を有するトランジスタとを備えた半導体装置において、前記溝に埋め込まれた素子分離絶縁膜は、その上端部コーナーが後退処理されかつ、その後退処理部の下端が前記第１のゲート電極材料膜の側面に終端していることを特徴とする。
【０００９】
この発明の他の実施形態に係る半導体装置は、半導体基板と、この半導体基板に形成された溝に半導体基板の面より突出した状態に埋め込まれた素子分離絶縁膜と、前記半導体基板に形成された、ゲート絶縁膜上に形成され、第１及び第２のゲート電極材料膜の積層膜により構成された浮遊ゲート電極を有するトランジスタと備えた半導体装置において、前記溝に埋め込まれた素子分離絶縁膜は、その上端部コーナーが後退処理されかつ、その後退処理部の下端が前記第１のゲート電極材料膜の側面に終端していることを特徴とする。
【００１０】
この発明の他の実施形態に係る半導体装置の製造方法は、半導体基板にゲート絶縁膜を介してゲート電極材料膜及びマスク材料膜を順次堆積する工程と、前記マスク材料膜、ゲート電極材料膜、ゲート絶縁膜及び半導体基板を異方性エッチングにより順次エッチングして素子分離領域に溝を形成する工程と、前記マスク材料膜を残したまま前記溝にマスク材料膜の面位置と略同じ面位置をもって素子分離絶縁膜を埋め込む工程と、前記マスク材料膜をその膜厚方向に少なくとも一部除去した後、前記素子分離絶縁膜の上端部コーナーを等方性エッチングにより後退させ、その後退処理部の下端を前記ゲート電極材料膜の側面に終端させる工程と、前記マスク材料膜が残存している場合にはこれを除去した後、少なくとも前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程とを有することを特徴とする。
【００１１】
この発明の製造方法において、前記ゲート電極は例えば、浮遊ゲート電極と制御ゲート電極が積層された不揮発性メモリトランジスタの浮遊ゲート電極であり、前記ゲート電極のパターニング工程は、前記素子分離絶縁膜の上端部コーナーを等方性エッチングにより後退させる工程の後、前記ゲート電極材料膜上に層間ゲート絶縁膜を介して制御ゲート電極材料膜を堆積し、この制御ゲート電極材料膜をパターニングして制御ゲート電極を形成する工程と連続的に行うものとする。
【００１３】
この発明はまた、浮遊ゲート電極とこれに容量結合する制御ゲート電極とを持つ不揮発性メモリトランジスタが配列形成されたメモリセルアレイを有する半導体装置の製造方法であって、半導体基板にゲート絶縁膜を介して第１のゲート電極材料膜及びマスク材料膜を順次堆積する工程と、前記マスク材料膜、第１のゲート電極材料膜、ゲート絶縁膜及び半導体基板を異方性エッチングにより順次エッチングして素子分離領域に溝を形成する工程と、前記マスク材料膜を残したまま前記溝にマスク材料膜の面位置と略同じ面位置をもって素子分離絶縁膜を埋め込む工程と、前記マスク材料膜をその膜厚方向に少なくとも一部除去した後、前記素子分離絶縁膜の上端部コーナーを等方性エッチングにより後退させる工程と、前記マスク材料膜を除去した後、前記第１のゲート電極材料膜と共に浮遊ゲート電極を構成する第２のゲート電極材料膜を堆積する工程と、前記第２のゲート電極材料膜を前記素子分離絶縁膜上で分離するスリットを加工する工程と、前記第２のゲート電極材料膜上に層間ゲート絶縁膜を介して制御ゲート電極を形成する工程と、前記制御ゲート電極と自己整合的に前記第２及び第１のゲート電極材料膜をパターニングして各メモリトランジスタの浮遊ゲート電極を分離形成する工程とを有することを特徴とする。
【００１４】
この発明によると、トランジスタのゲート電極材料膜が素子分離絶縁膜の埋め込み工程前に堆積され、しかも素子分離絶縁膜が半導体基板の面より突出した状態に埋め込まれるような半導体装置の場合に、素子分離絶縁膜の上端部コーナーに対してゲート電極のパターニング工程前に後退処理を施すことによって、ゲート電極のパターニング工程で素子分離絶縁膜の陰になって電極材料膜のエッチング残りが生じるという事態が防止される。これにより、ゲート電極短絡という不良のない信頼性の高い半導体装置が得られる。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図１は、この発明をＮＡＮＤ型ＥＥＰＲＯＭに適用した実施例のメモリセルアレイ部の構造を示す平面図であり、図２（ａ），（ｂ）はそれぞれ図１のＡーＡ′，ＢーＢ′断面図である。
【００１６】
ｐ型シリコン基板１１の素子分離領域には、ＳＴＩ（Shallow Trench Isolation）技術により素子分離用溝１３が形成され、この溝１３に素子分離絶縁膜１４が埋め込み形成されている。素子分離絶縁膜１４により囲まれた素子形成領域１２は、ストライプ状をなしており、ここにゲート絶縁膜（トンネル絶縁膜）１５を介して浮遊ゲート電極１６が形成され、浮遊ゲート電極１６上に更に層間ゲート絶縁膜１７を介して制御ゲート電極１８が形成されている。
【００１７】
この実施例の場合、浮遊ゲート電極１６は、第１のゲート電極材料膜１６ａと第２のゲート電極材料膜１６ｂの積層構造により形成されている。この浮遊ゲート電極１６のうち、第１のゲート電極材料膜１６ａの堆積工程は、素子分離絶縁膜１４の埋め込み工程より先行するが、この点の詳細は後に説明する。制御ゲート電極１８は、図２に示すように、ワード線ＷＬ（ＷＬ１〜ＷＬ８）として連続的にパターン形成される。制御ゲート電極１８と同時に同じ材料膜を用いて選択ゲート電極１８ａが形成され、これはワード線ＷＬと平行に選択ゲート線ＳＧ（ＳＧ１，ＳＧ２）としてパターニングされる。
【００１８】
浮遊ゲート電極１６は、制御ゲート電極１８及び選択ゲート電極１８ａに自己整合されてＮＡＮＤ型セル内の各メモリトランジスタ毎に分離される。制御ゲート電極１８及び選択ゲート電極１８ａをマスクとしてイオン注入を行うことにより、ＮＡＮＤ型セルの各メモリトランジスタのソース、ドレイン拡散層１９が形成される。
制御ゲート電極１８及び選択ゲート電極１８ａの上には層間絶縁膜２０が形成され、この上にＮＡＮＤセルの一端に接続されるビット線（ＢＬ）２１が、ワード線ＷＬと直交する方向にパターン形成される。
【００１９】
なお制御ゲート電極１８と選択ゲート電極１８ａは、図２（ｂ）ではほぼ同様の構造をもって示しているが、選択ゲート電極１８ａの直下のゲート絶縁膜はメモリトランジスタ部に比べて厚く形成され、また選択ゲート電極１８ａは図２（ｂ）の断面位置以外の適当な位置で、ワード線方向に分離されず連続的にパターン形成されている浮遊ゲート電極１６の第２のゲート電極材料膜１６ｂと接続される。
【００２０】
この実施例においては、図２（ａ）の断面に示すように、素子分離絶縁膜１４の上端部コーナーＡが等方性エッチングにより後退させられ、コーナーＡは浮遊ゲート電極１６における第１のゲート電極材料膜１６ａの側面に終端している。即ち、コーナーＡの浮遊ゲート電極１６に接する面位置は、第１のゲート電極材料膜１６ａの上面より低く、ゲート絶縁膜１５との界面よりは高い。またコーナーＡから離れた部分では素子分離絶縁膜１４の面位置は第１のゲート電極材料膜１６ａのそれより高くなっている。
【００２１】
次に、この様なＮＡＮＤ型メモリアレイの製造工程を具体的に説明する。図３〜図１０は、図２（ａ）の断面での製造工程を示している。
図３に示すように、シリコン基板１１に、ゲート絶縁膜１５を介して浮遊ゲート電極となる第１のゲート電極材料膜１６ａを堆積し、更にその上に、素子分離絶縁膜のＣＭＰ処理時のストッパマスク材となるシリコン窒化膜３１を堆積する。ゲート絶縁膜１５はこの実施例の場合、熱酸化によるトンネル酸化膜である。ゲート電極材料膜１６ａは、アモルファスシリコン膜又は多結晶シリコン膜である。
【００２２】
シリコン窒化膜３１上には、リソグラフィにより素子分離領域に開口を持つレジストパターン３２を形成する。そして、レジストパターン３２をマスクとして、異方性ドライエッチングであるＲＩＥにより、シリコン窒化膜３１、ゲート電極材料膜１６ａ、ゲート絶縁膜１５をエッチングし、更に基板１１をエッチングして、図４に示すように、浅い素子分離用溝１３を形成する。これにより、ストライプパターンの素子領域１２が形成される。ゲート電極材料膜１６ａも素子形成領域１２と同じパターンに加工されるが、この段階ではまだ、ＮＡＮＤセル内のメモリトランジスタ毎の分離はなされない。
【００２３】
レジストパターン３２を除去した後、図５に示すように、素子分離絶縁膜となるＣＶＤによるシリコン酸化膜１４を堆積する。次いでこのシリコン酸化膜１４をシリコン窒化膜３１をストッパマスクとするＣＭＰ処理により研磨して、図６に示すように、シリコン窒化膜３１が露出して素子分離溝１３にはシリコン酸化膜１４が埋め込まれて平坦化された状態を得る。
【００２４】
その後、図７に示すように、シリコン窒化膜３１をエッチング除去する。このとき素子分離絶縁膜１４は、図示のように逆テーパ状であって、ゲート電極材料膜１６ａの面位置より突出した状態となる。
次に、素子分離絶縁膜１４を等方性エッチング、例えばゲート電極材料膜１６ａに対して選択比の大きいウェットエッチング法を利用してエッチングして、図８に示すように素子分離絶縁膜１４の上端部コーナーＡを後退させる。このときエッチング量は、コーナーＡにゲート絶縁膜１５が露出することがないように選択される。これにより、素子分離絶縁膜１４の上端部コーナーＡがゲート電極材料膜１６ａの側面に終端した状態とする。
【００２５】
より詳細にいえば、コーナーＡの浮遊ゲート電極材料膜１６ａに接する面位置は、浮遊ゲート電極材料膜１６ａの上面より低く、ゲート絶縁膜１５との界面よりは高い。またコーナーＡから離れた部分では素子分離絶縁膜１４の面位置は浮遊ゲート電極材料膜１６ａのそれより高くなる。この等方性エッチングには、ウェットエッチングの他、プラズマエッチング等の等方性ドライエッチングを利用することもできる。
【００２６】
その後、図９に示すように、第２のゲート電極材料膜１６ｂを堆積する。この第２のゲート電極材料膜１６ｂには、これをワード線方向に分離するため、素子分離領域上に分離用のスリット３３を加工する。そして図１０に示すように、ＯＮＯ膜等の層間ゲート絶縁膜１７を形成し、その上に制御ゲート電極１８を形成する。制御ゲート電極１８は、図１及び図２に示すように、ストライプ状の素子領域１２とは直交する方向に連続するワード線としてパターニングされる。この制御ゲート電極１８と同時に、下地の第２のゲート電極材料膜１６ｂ及び第１のゲート電極材料膜１６ａもパターニングされて、ワード線と自己整合された形で各メモリトランジスタの浮遊ゲート電極１６が分離される。
この後は、通常の工程に従って、図２に示すように層間絶縁膜２０を堆積し、その上にビット線２１を形成する。
【００２７】
この実施例によると、素子分離絶縁膜１４は、ゲート電極材料膜１６ａの面位置より突出した状態で逆テーパをなして埋め込まれるが、その上端部コーナーＡの丸め処理を行っている。このため、制御ゲート電極１８及び浮遊ゲート電極１６をパターニングするエッチング工程で、素子分離絶縁膜１４がマスクとなって浮遊ゲート電極材料１６ａ，１６ｂ、特に素子分離絶縁膜堆積前に形成された第１のゲート電極材料膜１６ａが素子分離絶縁膜１４の境界に沿って残ることがない。従って、ＮＡＮＤセル内の隣接するメモリトランジスタの浮遊ゲート電極１６間が短絡するという事故は確実に防止される。
【００２８】
図１１及び図１２は、この発明の別の実施例の製造工程を示している。上記実施例では、図７に示すようにシリコン窒化膜３１を完全に除去した後に、素子分離絶縁膜１４のコーナーの後退処理を行った。これに対しこの実施例では、先の実施例の図６に示す素子分離絶縁膜１４の埋め込み工程の後、図１１に示すようにシリコン窒化膜３１の一部をエッチングする。この状態で、素子分離絶縁膜１４に対して等方性エッチングを行い、図１２に示すようにコーナーＡを後退させる。以下、残りのシリコン窒化膜３１を除去して、先の実施例と同様の工程を行う。
【００２９】
この実施例によると、素子分離絶縁膜１４のコーナーＡを後退させる等方性エッチングの工程で、側面からのオーバーエッチングによりコーナーＡの終端部がゲート絶縁膜１５にかかり、ゲート絶縁膜１５がエッチングされるという事態を確実に防止することができる。
【００３０】
上記実施例では、素子分離絶縁膜１４の埋め込み工程前に堆積された第１のゲート電極材料膜１６ａと、素子分離絶縁膜１４の埋め込み後に重ねられた第２のゲート電極材料膜１６ｂの二層構造により浮遊ゲート電極を形成している。これは、浮遊ゲート電極１６の側面をも制御ゲート電極１８に対向させて結合容量を大きくするためである。しかし、第２のゲート電極材料膜１６ｂを用いることなく、第１のゲート電極材料膜１６ａのみで浮遊ゲート電極を構成する場合にも、この発明は有効である。
【００３１】
この発明は、ＮＡＮＤ型ＥＥＰＲＯＭに限られず、同様の素子分離技術を適用する他の不揮発性メモリやＭＯＳトランジスタ回路にも適用できる。
具体的に図１３は、通常のＭＯＳトランジスタ回路に適用した実施例の平面図であり、図１４（ａ），（ｂ）は図１３のＡ−Ａ′及びＢ−Ｂ′断面を示している。この実施例では、シリコン基板４１の一つの素子領域４７内に一つの拡散層を共有して二つのＭＯＳトランジスタＱ１，Ｑ２を形成する例を示している。
【００３２】
シリコン基板４１には、先の実施例と同様に、素子分離を行う前にゲート絶縁膜４２を介して第１のゲート電極材料膜４３ａ及び図示しないストッパマスク材料膜を堆積する。そして、ＲＩＥによりマスク材料膜、第１のゲート電極材料膜４３ａを素子領域に残すようにエッチングし、更に基板４１をエッチングして、素子領域４７を区画する溝４４を形成する。この溝４４に、これも先の実施例と同様にして素子分離絶縁膜４５を埋め込む。その後、マスク材料膜を除去して、素子分離絶縁膜４５の上端部コーナーＡを等方性エッチングにより後退させる。
【００３３】
そして、第２のゲート電極材料膜４３ｂを堆積し、これを下地の第１のゲート電極材料膜４３ａと共にパターニングして、ゲート電極配線４３を形成する。その後、イオン注入を行って、ソース、ドレイン拡散層４６を形成する。
【００３４】
この実施例の場合にも、素子分離絶縁膜４５の上端部コーナーＡを等方性エッチングにより後退させる処理を行うことよって、素子領域内でゲート電極４３をパターニングする際に、第１のゲート電極材料膜４３ａが素子分離領域の境界に沿ってエッチングされずに残るという事態が確実に防止される。
【００３５】
【発明の効果】
以上述べたようにこの発明によれば、トランジスタのゲート電極材料膜が素子分離絶縁膜の埋め込み工程前に堆積され、素子分離絶縁膜が半導体基板の面より突出した状態に埋め込まれる半導体装置において、素子分離絶縁膜の上端部コーナーに対してゲート電極のパターニング工程前に後退処理を施すことによって、ゲート電極のパターニング工程でゲート電極材料膜のエッチング残りが生じるという事態が防止される。これにより、ゲート電極短絡という不良のない信頼性の高い半導体装置が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例によるＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図である。
【図２】図１のＡ−Ａ′及びＢ−Ｂ′断面図である。
【図３】同実施例の第１のゲート電極材料膜堆積までの工程を示す断面図である。
【図４】同実施例の素子分離用溝形成の工程を示す断面図である。
【図５】同実施例の素子分離絶縁膜堆積の工程を示す断面図である。
【図６】同実施例の素子分離絶縁膜の埋め込み工程を示す断面図である。
【図７】同実施例のマスク材除去工程を示す断面図である。
【図８】同実施例の素子分離絶縁膜に対する後退処理工程を示す断面図である。
【図９】同実施例の第１のゲート電極材料膜形成の工程を示す断面図である。
【図１０】同実施例の制御ゲート電極形成の工程を示す断面図である。
【図１１】別の実施例による素子分離絶縁膜のエッチング工程を説明するための断面図である。
【図１２】同実施例の素子分離絶縁膜エッチング工程を示す断面図である。
【図１３】別の実施例によるＭＯＳトランジスタ回路の平面図である。
【図１４】図１３のＡ−Ａ′及びＢ−Ｂ′断面図である。
【図１５】従来のＮＡＮＤ型ＥＥＰＲＯＭメモリセルアレイの素子分離技術を説明するための図である。
【図１６】同従来技術を説明するための図である。
【符号の説明】
１１…シリコン基板、１２…素子領域、１３…溝、１４…素子分離絶縁膜、１５…ゲート絶縁膜、１６…浮遊ゲート電極、１６ａ…第１のゲート電極材料膜、１６ｂ…第２のゲート電極材料膜、１７…層間ゲート絶縁膜、１８…制御ゲート電極、１９…ソース、ドレイン拡散層、２０…層間絶縁膜、２１…ビット線、３１…シリコン窒化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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