(57)【特許請求の範囲】
【請求項１】
双方向にデータを通信するのに用いられる集積回路の複数の端子に選択されたインピーダンスを提供する方法であって、
前記複数の端子におけるデータ受信時の信号反射を低減するために必要なインピーダンスを決定する段階、
前記集積回路が読み出しまたは書き込み動作に付されていることを示す少なくとも１つの読み出し／書き込み信号からなる少なくとも１つの制御信号を前記複数の端子に結合された回路に通信する段階、そして
前記複数の端子がバスからデータを受信している時に前記複数の端子における信号反射を低減するために前記少なくとも１つの制御信号に基づく前記回路の出力により前記複数の端子の各々に、複数の可能なインピーダンスの内の１つのインピーダンスを選択して提供する段階、
を具備することを特徴とする方法。
【請求項２】
データ処理装置であって、
前記データ処理装置内部の実行ユニット、
外部バスを通じて前記データ処理装置との間で論理ビットを双方向に通信するのに用いられる複数の外部ピン、
前記実行ユニットにデータを提供しあるいは前記実行ユニットからデータを受信する複数のバス終端回路であって、前記複数の外部ピンの各々に１つのバス終端回路が結合されており、前記複数のバス終端回路の各々は制御信号を受ける入力を有し、前記外部ピンが前記外部バスによってデータを送信している場合にディスエーブルされかつ前記外部ピンが前記外部バスからデータを受信している場合にイネーブルされるもの、そして
前記複数のバス終端回路の各々の入力に結合された導体は制御信号を提供し、該制御信号は前記複数のバス終端回路の各々に前記外部バスにおける信号反射を選択的に低減させるもの、
を具備することを特徴とするデータ処理装置。
【請求項３】
データ処理装置内の制御論理によって、データ処理装置内の終端回路をイネーブルすべきかを判定する方法であって、
前記データ処理装置と前記データ処理装置外部の装置との間で結合されたバスを介してバス転送を開始する段階、
前記データ処理装置が前記バスを介してデータを送信しているかあるいはデータを受信しているかを判定する段階、
前記データ処理装置が前記バスからデータを受信している場合に前記バス終端回路をイネーブルして前記バス上の信号反射を低減する段階、そして
前記データ処理装置が前記バスを介してデータを送信している場合に前記バス終端回路をディスエーブルする段階、
を具備することを特徴とする方法。
【請求項４】
相補金属酸化物半導体（ＣＭＯＳ）集積回路データ処理装置であって、
前記データ処理装置内部の実行ユニット、
外部バスを通じて前記データ処理装置との間で論理ビットを双方向に通信するのに用いられる複数の外部ピン、
前記実行ユニットにデータを提供しあるいは前記実行ユニットからデータを受信する複数のバス終端回路であって、前記複数の外部ピンの各々に１つのバス終端回路が結合されており、前記複数のバス終端回路の各々は制御信号を受けるための入力、対応する外部ピンに結合されたプルアップ装置、および前記対応する外部ピンに結合されたプルダウン装置を有するもの、そして
前記複数のバス終端回路の各々の入力に結合された導体は制御信号を提供し、該制御信号は、少なくとも部分的に、読み出し／書き込み信号に基づくものでありかつ前記複数のバス終端回路の各々に前記データ処理装置が前記外部バスからデータを受信している場合に前記外部バスにおける信号反射を選択的に低減させるもの、
を具備することを特徴とする相補金属酸化物半導体（ＣＭＯＳ）集積回路データ処理装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は一般的にデータ処理装置に関し、更に特定すれば、信号の反射を回避する導電バス・ラインの動的端子(dynamic terminal)に関するものである。
【０００２】
【従来の技術および発明が解決しようとする課題】
高速で動作する装置、高いクロック周波数で動作する装置、および／または非常に長い導電相互接続を必要とする装置は、信号反射または伝送線効果問題と呼ばれる、性能を低下させる現象に苦慮していることは、当技術ではよく知られている。この現象は公知でありよく理解されているものである。例えば、長さが長い導体またはバス、或いは高速エッジ・レートで動作している導体またはバス上で、０ボルトの信号が５ボルトの信号に変化する場合、そのバスまたは導電線が適切なインピーダンスによって終端付けされていないなら、当該バスの一方または双方の端子において生じる１回以上の反射のために、そのバスまたは導電線上で、０ボルト値から５ボルト値に静定するまでに時間がかかる。従来、信号反射を減少させ、以て性能を向上させるために、一方向バスの両端部に永久抵抗器を配して、信号反射を減少させていた。このバスでは、一端が常にデータを受信している（他端は常に送出している）。終端(termination)は、受信側にのみあればよいので、この一方向バスの終端付けは容易にできる。しかしながら、バスがアイドル状態であったり、一部が低電力動作モードにある場合、接続された永久抵抗器は通常電力消費を増加させる原因となり、不利である。
【０００３】
双方向バスでは、当該バスのいずれかの端部がいつの時点でも受信中あるいは送信中なので、終端の問題は更に重大となる。したがって、従来技術では、必要であるか否かには無関係に、永久抵抗終端がバスの両端に配され接続されていた。このため、バスが低電力動作モードに設定されると、バスに対する負荷が増大し、しかも電力消費が増加するという結果となっていた。
【０００４】
本発明は、前述の不利を克服すると共に、および他の利点を得ようとするものである。
【０００５】
【課題を解決するための手段】
１つの態様では、本発明は、データ処理装置内の終端回路をイネーブル(enable)にするか否かを判定する方法を含む。データ処理装置と該データ処理装置の外部装置との間に結合されたバスを通じて、バス転送が開始する。前記データ処理装置が該処理装置外部からデータを受信しているのか或いは送出しているのかを判定する。前記データ処理装置がバスからのデータを受信している時、前記終端回路をイネーブルとすることによって、バス上の信号反射を減少させる。前記データ処理装置がバスを通じてデータを送出している場合、終端回路をディセーブルにする。
【０００６】
他の態様では、本発明は、通信装置を有するデータ処理システムを含み、この通信装置は、その外部に接続される少なくとも１本の外部ピンを有する。この少なくとも１本の外部ピンは、前記通信装置外部からのデータを受信し、該通信装置外部にデータを送信するように結合されている。前記通信装置は、終端用回路を有する。この終端用回路は、少なくとも１本のデータ線を通じて前記少なくとも１本の外部ピンに結合された第１入出力端子を有する。前記終端用回路は、内部から前記通信装置へのデータを供給するまたは受信する第２入出力端子を有する。前記終端用回路は、イネーブル信号を受信する入力を有すると共に、１つ以上の終端素子を有する。前記イネーブル信号は、そのイネーブル信号が印加される時終端素子を前記少なくとも１本の終端ピンに結合し、そのイネーブル信号が印加されない時前記終端素子を前記少なくとも１本の終端ピンから切断する。
【０００７】
本発明は、添付図面と関連付けた以下の詳細な説明から、更に明瞭に理解されよう。
【０００８】
【実施例】
図面を参照して、本発明の実施例を以下に説明する。図面では、図示の簡略化および明確化のために、図面内に描かれる要素は必ずしも縮尺通りではないことは認められよう。例えば、ある要素の寸法は他の要素に比べて誇張することによって明確に表したものがある。更に、適切と思われる場合には、図面間で参照番号を繰り返し用いて、対応するまたは類似の要素であることを示した。
【０００９】
一般的に、ここに例示される装置および方法は、双方向バスの端部にある受信機内の適正な終端を動的にイネーブルにするために設計されたものである。データ受信時にのみ適正な端子をバスに動的に接続することにより、バス上での信号反射（即ち伝送線効果）を低減すると共に、より高い動作速度を可能にする。この動的バス終端付けは、受信中の装置に現在のバス駆動方向（即ち、データが装置から読み出されているのか、或いは装置に書き込まれているのか）を示す制御信号を必要とする。この制御信号が、バス上の電圧および／または電流が受信中の装置に向かって駆動されていることを示す時、この受信中の装置はその終端装置をオンに切り替え、入来する信号を減衰させるので、反射がバス（伝送線）に返送されることはない。また、制御信号が、受信中の装置に向かってバスが駆動されているのではないことを示す時、受信中の装置の終端器(terminator)をオフに切り替え、バスにかかる負荷及びバスの電力消失を低減する。
【００１０】
この動的終端付け方法を用いる装置の例として、データ・バスのような双方向バスを通じて通信する超高速処理装置がある。この場合、受信中のプロセッサの終端ネットワークをオンに切り替える制御信号は、リード／ライト（Ｒ／Ｗ＊）線となろう。データが実際に転送される時点に先だって、バスの方向性を示す制御線を用い、それらの終端ネットワークをイネーブルにする時間的余裕を受信中の装置に与えることは、有利なことである。他のバス終端制御信号（他の終端制御信号は、Ｒ／Ｗ＊線またはマスタ／スレーブ＊制御信号以外の信号である）を用いて、終端イネーブル信号をここで形成してもよいことに注意されたい。
【００１１】
Ｒ／Ｗ＊線は、処理装置によって、またはこの処理装置がバス所有者である時（即ち処理装置がバスの支配権(mastership)または所有権(ownership)を有する時）は、第１バス・マスタによって駆動される。Ｒ／Ｗ＊信号は、後続のデータ転送の方向を示す（即ち、データが第１マスタに入る（リード）のか、またはデータが第１マスタからでる（ライト）のかを示す）。Ｒ／Ｗ＊信号は、リード・バス・サイクル中、高に移行し、ライト・バス・サイクル中、低に移行する。第１マスタがバス・マスタではない時、Ｒ／Ｗ＊信号は三状態信号(tristated)となる。「＊」を名称に含む信号は、低の時なんらかの方法でアクティブになることを意味する。Ｒ／Ｗ＊線が装置１０，１２によって三状態とされる時、外部抵抗器１１を用いてＲ／Ｗ＊線を安定化する。
【００１２】
ここに図示しかつ教示する好適な方法および装置は、双方向伝送線に適正な終端を設ける課題を解決するものである。公知の技術では、バスの各端部において、またはバス上の中間点においてバスに終端付けする必要があったり、或いはバスを星形レイアウトに構成し終端ネットワークをこの星の中心に配する必要がある。バスの両端または中間点に静的終端(static termination)を用いた場合、公知の様々な性能上の不利が発生する。終端ネットワークを、動的に伝送線ネットワークに接続したり切り離すように切り替え、必要に応じて適正な終端をバスの端部即ち最終受信機に配置することができれば、性能は向上する。
【００１３】
具体的には、ここに示す装置および方法は、現在のバス駆動方向に応じて、双方向バスに動的な終端付けを行う機能を提供するものである。本方法は、ネットの終点において必要な場合に終端ネットワークを設けることができるようにするので、伝送線があたかも単一方向バスであるかのように、適正に終端付けすることができる。この終端付け方法は、バスの終点にある終端ネットワークのみをイネーブルさせればよいので、システムの終端ネットワークで消費される電力を低減することにもなる。高速双方向バスを駆動する装置の場合、通常他の装置の入力であるネットの終点で、適正に終端を設け、信号反射問題を防止しなければならない。しかしながら、双方向バス上の他の装置が信号を駆動する場合、終端のための適正な場所は、他端か或いは通常他の入力装置である、ネットの異なる点となろう。バス上の種々の装置駆動部の駆動特性に応じて、伝送線に適正な終端を設けるには、異なる終端付け方法／終端回路または素子の値（例えば、異なる抵抗）が必要となる。
【００１４】
本発明は、図１〜図７を参照することによってよりよく理解することができる。図１はデータ処理システムを示す。このデータ処理システムは、装置１０および装置１２（これらは互いに交信するので、通信装置とも呼ぶ）を有する。一般的に、装置１０および装置１２は各々集積回路である。例えば、装置１０または装置１２のいずれかをメモリ素子（ＳＲＡＭ、ＤＲＡＭ、ＥＥＰＲＯＭ素子、ＥＰＲＯＭ素子、フラッシュ素子等）、インターフェース素子、いずれかの周辺素子、ＤＭＡ素子、通信用素子、タイマ、アナログ回路、マイクロプロセッサ、パイプライン実行素子、特定用途向集積回路（ＡＳＩＣ）素子、プログラマブル論理アレイ（ＰＬＡ）、ハード−ワイヤ・ロジック、少なくとも部分的にマイクロコードおよび／またはナノコードによるソフトウエアで駆動される実行装置、複数の実行素子、デジタル信号プロセッサ（ＤＳＰ）、コンピュータ、データ処理装置、中央処理装置（ＣＰＵ）、および集積回路等とすることができる。
【００１５】
装置１０は動的バス終端回路１４を有し、少なくとも１本の導線または双方向バス１３を通じて、１つ以上の外部集積回路のデータ・ピンに接続されている。内部データ・バスが、第１三状態バッファ２２および第２三状態バッファ２４を有する双方向回路に、回路１４を接続する。バッファ２２，２４は、通常相互に排他的にオンに切り替えられ、双方向通信を可能とする（時間多重双方向通信）。バッファ２２，２４は、メモリ・アレイまたはデータ・プロセッサＣＰＵのようなデータ部１８に接続されている。別の実施形態では、内部データ・バスを２つのバスに分割し、一方のバスを読み取り用、他方のバスを書込用とし、外部ピンに到達するまでに要する時間多重を不要としてもよい。
【００１６】
終端回路は、１つ以上の回路素子を含み、データ線に結合される時反射を低減し、或いは、データが装置１０によって受信されている時、双方向外部バス１７上のライン・インピーダンスを変化させる。これらの回路素子は、１つ以上のコンデンサ、ＰＮ接合、ダイオード、抵抗器、抵抗性素子、インダクタ、Ｎチャンネル・トランジスタ、Ｐチャンネル・トランジスタ、接合型電界効果トランジスタ（ＪＦＥＴ）、金属酸化物半導体トランジスタ（ＭＯＳＦＥＴ）、バイポーラ素子、Ｂｉ−ＣＭＯＳ素子、電流源、電圧源、その他の類似の終端素子のいずれか、または先に掲げた回路素子の１つ以上から成る回路を含む。
【００１７】
回路１４内の回路構成物は、図１のイネーブル制御信号の状態に応答して、ピンに結合される。一般的に、イネーブル信号は、データが装置１０に向かって来る時にある１つの論理状態にあり、データが装置１０から送出される時インアクティブとされる。一実施例において、イネーブル信号は、リード／ライトＲ／Ｗ＊とマスタ／スレーブ＊制御信号との関数である。後者は、装置１０がバス・マスタであるか、或いはバス１７の所有権／支配権を有さないスレーブ装置であるかを示すものである。前記ロジックは、トライステート・バッファ３４と、排他的ＮＯＲ（ＸＮＯＲ）ゲート３０とを含む。
【００１８】
装置１２は、動的バス終端回路１６、バス１５、三状態バッファ２６，２８を有する内部双方向データバス、データ部２０、ＸＮＯＲゲート３２、三状態バッファ３６、マスタ／スレーブ＊信号、およびＲ／Ｗ＊信号を有し、これら全ては、装置１０内の対応する要素に類似するものである。装置１０は図１の装置１２に類似するものであるが、装置１２は別の実施形態では装置１０とは全く異なる可能性もあることを注記しておくことは重要である。例えば、装置１２をメモリ素子、装置１０をマイクロプロセッサとすることもできる。装置１２は、装置１０と同様のイネーブル・ロジックを有していなくてもよい（即ち、ＸＮＯＲ３２および三状態バッファ３６を有さず、別のロジックおよび別の制御信号入力を有してもよい）。
【００１９】
動的終端付けの動作を、以下に更に詳しく述べる。装置１０がバス・マスタであり、装置１２がバス１７上でデータ転送を行うスレーブ装置であると仮定する。更に、装置１０は装置１２に書き込むためのデータ転送を望んでいると仮定する。装置１０はそれ自体がバス１７のマスタであるという内部指示を有し、一方装置１２はそれ自体が現在バス１７上ではスレーブであるという内部指示を有する。装置１０は、イネーブル状態の三状態バッファ３４を通じて、リード／ライト＊（Ｒ／Ｗ＊）線をアクティブとして駆動することによって、装置１２に書き込むためのデータ転送を望んでいることを示す。この場合、装置１０では論理１および０にある入力が排他的ＮＯＲ（ＸＮＯＲ）に接続されているので、終端ネットワークはディセーブルとなる。言い換えれば、データは出て行くのであって入って来るのではないので、伝送線効果および／または信号反射を回避するための終端が装置１０には必要でないので、装置１０の終端回路はディセーブルにされる。一方、排他的ＮＯＲ（ＸＮＯＲ）ゲート３２に接続されている装置１２の入力は双方とも０であるので、装置１２内の終端ネットワークはイネーブルとなる。装置１２がバス１７上のデータを受信中なので、装置１２の終端をイネーブルにする。このように、装置１０がデータを規定し(assert)、装置１２によって受信されるようにデータをバス１７に送出すると、データ・バス伝送線１７には、この線の特性インピーダンスによって、動的かつ適正に終端が設けられるので、信号反射の問題が防止される。
【００２０】
上述と同じ支配権の指定を仮定してリード・アクセスを考えると、装置１０はＲ／Ｗ＊線をアクティブにして駆動することによって、装置１２からのデータの読み取り転送を望んでいることを示す。この場合、装置１０の排他的ＮＯＲゲートへの入力は双方とも論理１であるので、それ自体の終端ネットワークをイネーブルにする。一方、装置１２の排他的ＮＯＲゲートへの入力は論理０および１であるので、装置１２の終端ネットワークをディセーブルにする。このようにして、データ転送の方向および支配権の指定に応じて、装置１０または装置１２のいずれかが、動的に動作可能にされた終端ネットワークを有することになり、バス・ライン１７の端部すなわちシンク(sink)において、伝送線終端を設けることができる。
【００２１】
この機構を用いることの利点は、終端抵抗を動的にイネーブルとし、バスの端部にある受信機に設けることによって、適正かつ確実に双方向伝送線の終端付けを可能とすることである。加えて、重要なことは、本発明は装置がデータを受信していない時には終端ネットワークをディセーブルとし、即ち除去することによって、電力損失を低減すると共に、バス・ラインの負荷を低減することである。この終端付け方法は、バスの終点にある終端ネットワークのみをいずれかの時点で動作可能にすればよいので、システムの終端ネットワークで消費される電力が低減される。バスが全く用いられていない場合、回路１４も１６も動作可能にはされず、更に電力損費を低減することになる。
【００２２】
図２は、図１に類似のデータ処理システムと、図１の回路１４，１６を示したものである。装置１００は装置１０に類似しており、また装置２００は装置１２に類似するものである。図２には集積回路のピンは描かれていないが、それらは好適な形態では存在するものとする。三状態バッファ１１０，１１２，２１０，２１２はそれぞれ、図１の三状態バッファ２２，２４，２６，２８に類似するものである。三状態バッファ１１０，１１２，２１０，２１２は、制御信号Ｒ／Ｗ＊によって、イネーブル／ディセーブルにされ、バス１７上のデータの流れる方向を制御する。抵抗器１１１は図１の抵抗器１１に類似するものである。ＸＮＯＲゲート１１４，２１４は、それぞれ図１のＸＮＯＲゲート３０，３２に類似するものである。三状態バッファ１１６，２１６は夫々図１の三状態バッファ３４，３６に類似するものである。
【００２３】
図２の回路１４，１６は類似しているので、図２の装置１００の回路１４についてのみ、以下に詳細に論じることにする。この説明は装置２００を全て説明するのにも同様に役立つであろう。図２は、回路１４がバイポーラ・トランジスタ１０２とバイポーラ・トランジスタ１０８とを含むことを、示している。トランジスタ１０２は、Ｖｄｄ（通常５．０ボルト以下）に結合されたコレクタ、エミッタ、およびイネーブル信号に結合されたベースを有する。信号反射を動的に低減するために用いられる、回路素子１０４は、第１端子がトランジスタ１０２のエミッタに接続され、第２端子がバス１７に接続／結合されている（必要に応じて、出力バッファ、入力バッファ、および入出力（Ｉ／Ｏ）バッファにも接続されるが、これらは図１、図２には具体的に描かれていない）。トランジスタ１０８は、接地電位に接続されたエミッタ、コレクタ、およびイネーブル信号に接続されたベースを有する。素子１０４と同様の素子１０６は、その第１端子がバス１７に接続／結合され、第２端子がトランジスタ１０８のコレクタに接続されている。
【００２４】
例えば、素子１０４，１０６は、各々単一の抵抗器としてもよい。別の実施形態では、素子１０４，１０６は、論理ゲート、コンデンサ、ＰＮ接合、ダイオード、その他の抵抗器、いずれかの抵抗性装置、インダクタ、Ｎチャンネル・トランジスタ、Ｐチャンネル・トランジスタ、ＪＦＥＴ、バイポーラ・トランジスタ素子、Ｂ：ＣＭＯＳ素子等を含む回路全体であってもよい。素子１０４，１０６は、データがバス１７を通じて装置１００によって受信されている時にのみ、バス１７に対して動的にアクティブにされる。素子１０４，１０６は、トランジスタ１０２，１０８に接続されているイネーブル信号によって、選択的に接続される。ここに教示された抵抗器等を用いたテブナン等価方法(thevenin-equivalent method)以外の方法も可能であることに、更に注意すべきであろう。興味深いのは、双方向バスの終点において終端を動的に形成する概念である。一方、異なる終端を、データ処理システム内の各装置に用いることもできる。
【００２５】
前述のように、トランジスタ２０２，２０８および装置２０４，２０６は、装置１００について先に論じた要素に類似するものである。
【００２６】
図３は、集積回路に動的に終端を設けるために用いられる方法を図示したものである。ステップ３００において、通信を実行可能にする、即ち開始する。ステップ３０２において、図１の装置１０のような、バスに結合されている装置が、データはバスから当該装置に向かって入って来るのか、或いは装置からバスに向かって出て行くのかを判定する。データが入って来る場合、ステップ３０４を用いて、図１および図２の終端ロジックをイネーブルにする。データが出て行く場合、終端は不要なので、終端回路をディセーブルにする。一旦終端回路をディセーブル或いはイネーブルにしたなら、信号反射が低減された状態でデータはバスに沿って転送される。転送すべきデータが更にある場合、ステップ３０８を通じて図３の方法を再び実行する。ステップ３０９において、必要でなければ、終端素子／回路をディセーブルにする。上述の方法は、多重データ値が単一バス・サイクルで送出される、バースト・バス転送を含む、あらゆる種類のバス転送に作用するものである。
【００２７】
図４は、動的終端を行う別の方法を示す。全体的に、図４は図３と同様である。ステップ４００は、図３のステップ３００に類似するものである。ステップ４０２を用いて、装置がマスタ装置であるか（即ち、情報通信に用いられているバスの所有権を有するか）を判定する。ステップ４０４，４０６を用いて、リード動作またはライト動作のどちらが発生しているのかを判定する。ステップ４０２におけるマスタ／スレーブ＊の状態およびステップ４０４，４０６におけるＲ／Ｗ＊信号に基づいて、ステップ４０８または４１０において終端回路をイネーブルまたはディセーブルにする。ステップ４１１で、バス上の信号反射を低減した状態でデータを転送し、ステップ４１２に示すように、図４のプロセスを繰り返す。ステップ４１３において、必要でなけければ、転送終端回路／素子をディセーブルにする。一般的に、終端回路を動作可能にするか否かを判定するために用いられるマスタ／スレーブ＊およびＲ／Ｗ＊の状態図は、以下の通りである。
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図５は、図１と同様のシステムを示す。図５の要素に類似する図１の要素は全て、同一の符号を付してある。図１と図５との間の大きな相違点は、図５には終端回路５００，５０１が描かれていることである。図５では、終端回路５００は、４つの動的バス終端回路１４，５０，５２，５４を含む。終端回路５００には、バス終端回路をいくつ含ませてもよいことに注意されたい。一般的に、回路５００には、Ｎ個の動的バス終端回路を直列におよび／または並列に接続することができる。ここで、Ｎはゼロより大きな有限の整数である（即ち、１，２，３，４，５，６，…個の動的バス終端回路を用いることができる）。回路５００内のバス終端回路の各々は、異なるイネーブル信号を有するので、図５には４つのイネーブル信号が示されている。終端付けが望まれる場合、バスに接続されている１つ以上の終端素子／回路に対して、１つ以上のイネーブル信号をアクティブにすることによって、信号反射を低減する、即ちライン・インピーダンスを変化させる。イネーブル信号は、装置１０の内部で得ても、装置１０の外部から受け取っても（即ち、スレーブ装置または別のマスタ）、或いは装置１０の内部および外部の信号の組み合わせでもよい。回路５０１は回路５００と同様であるので、詳しくは論じないことにする。
【００２８】
異なる時点で、または異なる装置速度に対して、異なる終端回路が必要な場合、または装置１０が異なる外部装置と接続している場合、図５のシステムが有用である。例えば、装置が３３．３ＭＨｚで動作する時に回路１４をイネーブルとし、一方装置１０が５０ＭＨｚで動作する時に回路５０をイネーブルとする等というようなこともできる。回路５２は、装置が低速のＳＲＡＭと交信している時にイネーブルとされ、一方終端回路５４は、高速ＤＲＡＭ素子と交信している時にイネーブルとされる。他の場合では、２つ以上の回路１４，５０，５２，５４を同時にイネーブルとし、複数の終端素子または回路を、並列または直列に、或いは並列と直列との組み合わせで、結合することもできる。バス１３、双方向バス、およびデータ・バスは、１ビットまたは１ビットより多いビット長とすることができる。これらが１ビットより長い場合、図１にあるように、バスの各ビットに対して回路５００が複数個用いられる。
【００２９】
例えば、図６は、４つの終端回路１４，５０，５２，５４を含む回路５００を示す。図５のバス１３、データバスおよび４本のイネーブル・ラインが図示されている。４本のイネーブル・ラインは、回路５００内部で分割され、別々に名称を付けられ、イネーブル信号１〜４となる。各終端回路は、オン／オフ・スイッチとして機能する素子（即ち、バイポーラ・トランジスタ、ＭＯＳトランジスタ、ＪＦＥＴ、ＳＣＲ、トライアック(triac)、リレー等）と、バスのインピーダンスを変化させるすなわち信号反射を低減するように機能する素子を有していなければならない。切り替えおよび反射低減機能は、図６の回路／素子内の１つのトランジスタのような、単一素子によって実現することができる。
【００３０】
終端回路１４は、双方向バスとＶｄｄとの間に結合された終端回路／素子と、双方向バスと接地との間に結合された終端回路／素子５１０とを有する。終端回路５０は、双方向バスとＶｄｄとの間に結合された終端回路／素子５０４と、双方向バスと接地との間に結合された終端回路／素子５１４とを有する。終端回路５４は、双方向バスとＶｄｄとの間に結合された終端回路／素子５０８と、双方向バスと接地との間に結合された終端回路／素子５１６とを有する。
【００３１】
イネーブル１がアクティブで他の全てのイネーブルがインアクティブの場合、回路／素子５０２，５１０のみが双方向バスに結合される。イネーブル１，２がアクティブで他の全てのイネーブルがインアクティブの場合、回路素子５０２が回路素子５０４と並列となり、回路／素子５１０が回路素子５１２と並列となって、異なる終端装置を形成する。
【００３２】
例えば、一例として、回路／素子５０２が１００オームの抵抗器およびスイッチであり、回路／素子５０４が５０オームの抵抗器およびスイッチであり、回路／素子５０６が１０オームの抵抗器およびスイッチであり、回路／素子５０８が３オームの抵抗器およびスイッチであるとする。これらのスイッチがイネーブル信号に結合されていれば、４つのイネーブルを１６（２４）の異なる状態を指定することができる。これら１６通りの異なる状態において、１００，５０，１０，３，３３．３３，８．３３，２．９１，７．６９，２．７５，２．１６，９．０９，２．３０，２．８３，２．２０，２．２６オームまたは無限大を、図６の回路における、双方向バスからＶｄｄ線までのバスのインピーダンスとして、選択的に選ぶことができる。別の実施形態では、８つのイネーブル信号を図６に用いることができ、１つのイネーブル信号を、図６の各終端回路／素子に結合する。８つのイネーブルを用いると、２の８乗個の異なる値を得ることができる。
【００３３】
図７は、回路／素子５２０，５２２，５２４，５２６の他の相互接続を示す。ここでも、図７の回路／素子は、図６の回路／素子と同様であり、オン／オフ・スイッチとして機能する少なくとも１つの素子と、信号反射低減装置がなければならない。或いは多数の装置が一緒にまたは別個に、スイッチ機能と反射低減機能を実行する。図７は、回路５００の相互接続によって、直列回路および並列回路を形成可能であることを示すものである。４つのイネーブル信号が示されている。図７のイネーブル信号の種々の状態から、９つまでの異なる終端インピーダンス値が得られる。例えば、回路／素子５２０が５オームの抵抗器と直列スイッチであり、回路／素子５２２が１０オームの抵抗器と直列スイッチであり、回路／素子５２４が２０オームの抵抗器と直列スイッチであり、回路／素子５２６が５０オームの抵抗器と直列スイッチであると仮定する。すると、６０，５５，２０，３０，２５，５３．３３３，２３．３３３，２４．２８６，１９．２８６オームおよび無限大の終端インピーダンスを得ることができる。また、図７は、図１〜図７における終端回路は常に接地とＶｄｄとの双方に結合しなくてはいけない訳ではないことも示すものである。代わりに、終端回路／素子は、Ｖｄｄまたは接地のいずれかのみと、接続／結合すればよい。
【００３４】
図８は、目的である直列終端をバス１３と直列に選択的に結合するのに用いることができる、回路５００を示す。図８は、４つの終端回路／素子６００，６０１，６０２，６０３を示しており、これらはそれぞれイネーブル１〜４によって動作可能にされる。図８に示すように、終端回路および素子はいくつでも（４つのみでなく）接続してもよいことに注意されたい。イネーブル１〜４は独立にまたは集団でアクティブにしてもよく、図８の４つの終端回路／素子に対して１６種類の異なる終端の組み合わせが得られる。終端回路／素子の１つを、直接電気的に短絡させてもよい。
【００３５】
以上具体的な実施例を参照しながら本発明を図示し説明したが、当業者には更に変更や改善が思いつくであろう。例えば、バスに接続された２つ以上の装置、２つ以上のマスタ、および／または２つ以上状態を、図１〜図２のバスに結合してもよい。アドレス・バス、データ・バス、直列通信線、または制御信号のいずれかを、ここに教示した方法で終端することができる。信号反射を低減する終端回路または素子のいずれを用いてもよい。また、ＲＣネットワークも、終端素子／回路として有用である。更に、データが実際にバス上を移動している短い時間だけ、終端素子をイネーブルにすることも有利である。更にまた、データ・バスのビット長は３２ビットとしてもよく、この場合新たな転送によってバスの値が変わり（例えば１６進値のＦＦＦＦＦＦＦＦから１６進値のＦＦＦＦＦＦＦ７に）、３２ビット値の内１つのビットのみが意味のある変化を行う。この場合、３２個の終端回路の内１つの終端回路のみをイネーブルにして、反射を低減させればよい。バスに対して適正な終端値は、直列接続された抵抗である可能性がある（直列接続とは、受信ピンと入力バッファとの間で、バスと接続(in-line with)されることを意味する）ことに注意するのも重要である。図５の回路の構成は、リセット時に設定したり、外部から構成可能としたり、或いはユーザが構成可能とすることもできる。ここで例示したイネーブル以外のイネーブル制御信号も可能である。ここで教示された構造および方法は、双方向バスまたは単一方向バスの双方に用いることができる。したがって、本発明は例示された特定の形状に限定されるものではなく、本発明の真意および範囲から逸脱しない全ての変更を含むことを意図することは理解されよう。
【図面の簡単な説明】
【図１】本発明によるデータ処理システムのを示すロック図。
【図２】本発明による別のデータ処理システムを示すブロック図。
【図３】本発明による、集積回路の終端回路を動的にイネーブルする方法を示すフローチャート。
【図４】本発明による、集積回路の終端回路を動的にイネーブルする別の方法を示すフローチャート。
【図５】本発明による、データ処理システムの各外部入出力集積回路ピンに対する、複数の独立にイネーブルとされるバス終端回路を有するデータ処理システムを示すブロック図。
【図６】本発明による、図５の複数の独立してイネーブルとされるバス終端回路の相互接続を示すブロック図。
【図７】本発明による、図５の複数の独立してイネーブルとされるバス終端回路の別の相互接続を示すブロック図。
【図８】本発明による、図５の複数の独立してイネーブルとされるバス終端回路の更に別の相互接続を示すブロック図。
【符号の説明】
１０，１２  装置
１３  双方向バス
１４，１６  動的バス終端回路
１５，１７  バス
１８，２０  データ部
２２，２４，２６，２８，３４，３６  トライステート・バッファ
３０，３２  排他的ＮＯＲ（ＸＮＯＲ）ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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