(57)【特許請求の範囲】
【請求項１】
半導体基板上に素子分離領域で囲まれた活性領域を形成する工程と、
前記活性領域を横切って配置される複数のワード線を形成する工程と、
前記複数のワード線の側壁に第１の窒化シリコン膜を形成する工程と、
前記複数のワード線の側壁に形成された前記第１の窒化シリコン膜間を埋めるように絶縁膜を形成する工程と、
前記絶縁膜を選択的に除去して、該絶縁膜の残部を前記活性領域上に残す第１の除去工程と、
前記絶縁膜残部の露出した側壁に第２の窒化シリコン膜を形成する工程と、
前記第１及び第２の窒化シリコン膜で囲まれた前記絶縁膜残部を湿式エッチング法により選択的に除去する第２の除去工程を含み、
前記第１の窒化シリコン膜の形成工程として、前記第１の窒化シリコン膜を前記ワード線の側壁を覆うように全面に形成する工程と、
第１の絶縁膜として前記絶縁膜を形成した後、前記ワード線の上面に位置する前記第１の窒化シリコン膜が露出するまで前記第１の絶縁膜を除去する工程と、
前記活性領域と同一パターンのレジストパターンからなる第１のレジストマスクを形成する工程と、
前記第１の除去工程として、前記第１のレジストマスクを用いて、前記素子分離領域上の第１の絶縁膜をドライエッチングする工程と、
前記第２の窒化シリコン膜の形成工程として、前記第１のレジストマスクを除去した後に、前記第１の絶縁膜の残部の露出した側壁を覆うように前記第２の窒化シリコン膜を全面に形成する工程と、
前記第２の窒化シリコン膜上に第２の絶縁膜として層間絶縁膜を形成し、該第２の絶縁膜の表面を平坦化する工程と
平坦化された前記第２の絶縁膜上に第３の窒化シリコン膜を形成する工程と、
前記活性領域上の所定の位置に配置された開口を有する第２のレジストマスクを形成する工程と、
前記第２のレジストマスクを用いて、前記第３の窒化シリコン膜および前記第２の絶縁膜をドライエッチングし、第１のホールを形成し、前記第２の窒化シリコン膜を露出させる工程と、
前記第２のレジストマスクを除去した後、第４の窒化シリコン膜を全面に形成する工程と、
前記第１のホール底部に位置する前記第４の窒化シリコン膜および前記第２の窒化シリコン膜をドライエッチングして前記第１の絶縁膜の残部を露出させる工程と、
前記第２の除去工程として、露出した前記第１の絶縁膜の残部を湿式エッチング法により除去して、前記第１のホール下に連続する第２のホールを形成する工程と、
前記第２のホールの底部に露出した前記第１の窒化シリコン膜をドライエッチングし、前記活性領域を露出させる工程を含む半導体装置の製造方法。
【請求項２】
前記第１の除去工程は、前記ワード線間のコンタクトホール形成部に前記絶縁膜残部が残るように、前記絶縁膜の選択的な除去が行われ、
前記第２の除去工程は、前記コンタクトホール形成部に残された前記絶縁膜残部が選択的に除去されてホールが形成される、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の窒化シリコン膜が露出するまで前記第１の絶縁膜を除去する工程は、エッチバックにより行う、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の窒化シリコン膜が露出するまで前記第１の絶縁膜を除去する工程は、研磨を行って表面を平坦化することにより行う、請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記第２のレジストマスクの第１のホール形成用の開口の直径は、前記第１のレジストマスクの、前記複数のワード線と交差する長手方向に垂直な方向の幅よりも小さい、請求項１から４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１のホール及び第２のホール内に導電材料を埋め込んでコンタクトプラグを形成する工程を有する、請求項１から５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特にＤＲＡＭ(Dynamic Random Access Memory)のメモリセルにおけるコンタクトホールの形成に好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
最初に、図１に示した断面図を用いＤＲＡＭの製造方法の一例について、その概要を説明する。
シリコンからなる半導体基板１の所定の領域に絶縁膜を埋め込んで形成される素子分離領域２が形成される。次に、ゲート絶縁膜３、ゲート電極５および６、不純物拡散層９および１０からなるトランジスタが形成される。各々のゲート電極は、ワード線４、５、６、７を構成している。ワード線は絶縁膜８で覆われた後、層間絶縁膜１１が形成される。その後、層間絶縁膜１１内に、不純物拡散層９および１０に接続されるコンタクトプラグ１２、１３、１４が形成される。全面に層間絶縁膜１５を形成した後、コンタクトプラグ１３に接続するビット線コンタクトプラグ１６が形成され、ビット線コンタクトプラグ１６に接続してビット線１７が形成される。ビット線上に層間絶縁膜１８を形成した後、コンタクトプラグ１２および１４に接続するように、層間絶縁膜１５および１８を貫通して容量コンタクトプラグ１９が形成される。その後、窒化シリコン膜２０および酸化シリコン膜２１が形成され、容量コンタクトプラグ１９が露出するように深孔が形成される。深孔内にキャパシタの下部電極２２、容量絶縁膜２３、上部電極２４が形成されキャパシタを構成する。この後、さらに層間絶縁膜の形成、配線の形成を繰り返しＤＲＡＭ素子が完成する。
【０００３】
近年、高集積化の進展に伴い、配線の幅、間隔、コンタクトホールの径が狭まり、その加工が極めて困難な状況になってきている。中でも図１に示したコンタクトプラグ１２、１３、１４の形成においては、より加工を容易にするため、後述の特許文献に記載されているＳＡＣ（Self Aligned Contact）法が用いられるようになっている。しかし、ＳＡＣ法を用いてさえも、コンタクトホールを形成する際に絶縁膜８の肩が削れてしまい、コンタクトプラグとワード線とが短絡してしまう問題が深刻化してきた。
【０００４】
以下、従来技術の上記短絡の問題について、図２から図６を用いてさらに詳細に説明する。図２は図１に対応するメモリセルの平面図を、図３から図６は工程順からなる一連の断面図を示している。
【０００５】
最初に、図２の平面図について説明する。素子分離領域２に囲まれた活性領域を横切るようにワード線４、５、６、７が縦方向に形成されている。活性領域のワード線間は、不純物拡散層９および１０に相当している。不純物拡散層の上部に重なるコンタクトプラグ１２、１３、１４の位置を黒丸１２ａ、１３ａ、１４ａで示している。図１および、図３から図６は、図２のＸ−Ｘ方向の断面を示したものである。
【０００６】
次に、図３から図６の一連の断面図を用いて、従来のコンタクトプラグの形成方法について説明する。
初めに、図３に示すように、ワード線４、５、６、７を形成した後、その上に層間絶縁膜１１が形成される。ワード線は、多結晶シリコン膜１０１、タングステン膜１０１ａ、窒化シリコン膜１０２、および窒化シリコン膜１０２とタングステン膜１０１ａを囲むように形成された窒化シリコン膜１０３で構成されている。ワード線を含む全面に窒化シリコン膜１０４が形成され、さらに酸化シリコン膜からなる層間絶縁膜１１が形成され、ＣＭＰ(Chemical Mechanical Polishing)法により表面が平坦化されている。なお、ここではゲート絶縁膜は省略している。
【０００７】
次に、図４に示すように、リソグラフィ法を用いてホトレジスト１０５にパターンを形成し、コンタクトホールパターン１２ａ、１３ａ、１４ａを形成する。これらのコンタクトホールパターンは、図２に示したコンタクトプラグの位置１２ａ、１３ａ、１４ａに相当している。
【０００８】
次に、図５に示すように、ドライエッチング法によりホトレジスト１０５をマスクとしてコンタクトホール１０９を形成する。酸化シリコン膜からなる層間絶縁膜１１のエッチングは、フッ素を含有するガスプラズマを用いて行なう。この時、窒化シリコン膜のエッチング速度に対する酸化シリコン膜のエッチング速度を３倍程度にしか確保できないため、層間絶縁膜１１をエッチングしている間に窒化シリコン膜１０４、１０３、１０２もエッチングされてしまう。上記エッチング速度比は、ドライエッチングにおける材料固有の特性を示すものであり、ガスプラズマの条件を変更しても大幅に変えることは困難である。
【０００９】
次に、図６に示すように、多結晶シリコン膜をコンタクトホール１０９が埋まるように形成した後、エッチバックして各々のコンタクトホール１０９にコンタクトプラグ１２、１３、１４を形成する。この結果、前述のように、コンタクトホールの形成時、ワード線の肩に位置する窒化シリコン膜がエッチングされているため、コンタクトプラグとワード線を構成するタングステン１０１ａの間の絶縁膜が薄くなってしまい、短絡しやすくなってしまう。短絡が発生するとＤＲＡＭ動作は不可となる。
上記コンタクトホールの形成に関連する文献として以下に記載の特許文献が挙げられる。
【特許文献１】特開２００１−２３０３８３号公報
【特許文献２】特開平１０−２８９９５１号公報
【特許文献３】特開平１０−６５００２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述のように、ドライエッチングを用いたコンタクトホールの形成方法においては、図６の黒丸Ａで示した部分の絶縁膜が薄くなってしまい、コンタクトプラグとワード線の短絡を防止することが困難となっている。ＤＲＡＭの正常動作を達成するためには、コンタクトプラグとワード線の間の絶縁膜を十分厚く確保して短絡を防止するコンタクトホールの形成方法が望まれている。
【００１１】
上記問題に鑑み、本発明の目的は、コンタクトプラグとワード線の間の絶縁膜の膜厚を十分厚く残して短絡を防止できるコンタクトホールの形成に関する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明は、以下の半導体装置の製造方法を提供する。
（１）半導体基板上に素子分離領域で囲まれた活性領域を形成する工程と、
前記活性領域を横切って配置される複数のワード線を形成する工程と、
前記複数のワード線の側壁に第１の窒化シリコン膜を形成する工程と、
前記複数のワード線の側壁に形成された前記第１の窒化シリコン膜間を埋めるように絶縁膜を形成する工程と、
前記絶縁膜を選択的に除去して、該絶縁膜の残部を前記活性領域上に残す第１の除去工程と、
前記絶縁膜残部の露出した側壁に第２の窒化シリコン膜を形成する工程と、
前記第１及び第２の窒化シリコン膜で囲まれた前記絶縁膜残部を湿式エッチング法により選択的に除去する第２の除去工程を含み、
前記第１の窒化シリコン膜の形成工程として、前記第１の窒化シリコン膜を前記ワード線の側壁を覆うように全面に形成する工程と、
第１の絶縁膜として前記絶縁膜を形成した後、前記ワード線の上面に位置する前記第１の窒化シリコン膜が露出するまで前記第１の絶縁膜を除去する工程と、
前記活性領域と同一パターンのレジストパターンからなる第１のレジストマスクを形成する工程と、
前記第１の除去工程として、前記第１のレジストマスクを用いて、前記素子分離領域上の第１の絶縁膜をドライエッチングする工程と、
前記第２の窒化シリコン膜の形成工程として、前記第１のレジストマスクを除去した後に、前記第１の絶縁膜の残部の露出した側壁を覆うように前記第２の窒化シリコン膜を全面に形成する工程と、
前記第２の窒化シリコン膜上に第２の絶縁膜として層間絶縁膜を形成し、該第２の絶縁膜の表面を平坦化する工程と
平坦化された前記第２の絶縁膜上に第３の窒化シリコン膜を形成する工程と、
前記活性領域上の所定の位置に配置された開口を有する第２のレジストマスクを形成する工程と、
前記第２のレジストマスクを用いて、前記第３の窒化シリコン膜および前記第２の絶縁膜をドライエッチングし、第１のホールを形成し、前記第２の窒化シリコン膜を露出させる工程と、
前記第２のレジストマスクを除去した後、第４の窒化シリコン膜を全面に形成する工程と、
前記第１のホール底部に位置する前記第４の窒化シリコン膜および前記第２の窒化シリコン膜をドライエッチングして前記第１の絶縁膜の残部を露出させる工程と、
前記第２の除去工程として、露出した前記第１の絶縁膜の残部を湿式エッチング法により除去して、前記第１のホール下に連続する第２のホールを形成する工程と、
前記第２のホールの底部に露出した前記第１の窒化シリコン膜をドライエッチングし、前記活性領域を露出させる工程を含む半導体装置の製造方法。
【００１３】
（２）前記第１の除去工程は、前記ワード線間のコンタクトホール形成部に前記絶縁膜残部が残るように、前記絶縁膜の選択的な除去が行われ、
前記第２の除去工程は、前記コンタクトホール形成部に残された前記絶縁膜残部が選択的に除去されてホールが形成される、上記１項に記載の半導体装置の製造方法。
【００１６】
（３）前記第１の窒化シリコン膜が露出するまで前記第１の絶縁膜を除去する工程は、エッチバックにより行う、上記１項又は２項に記載の半導体装置の製造方法。
（４）前記第１の窒化シリコン膜が露出するまで前記第１の絶縁膜を除去する工程は、研磨を行って表面を平坦化することにより行う、上記１項又は２項に記載の半導体装置の製造方法。
（５）前記第２のレジストマスクの第１のホール形成用の開口の直径は、前記第１のレジストマスクの、前記複数のワード線と交差する長手方向に垂直な方向の幅よりも小さい、上記１項から４項のいずれか一項に記載の半導体装置の製造方法。
（６）前記第１のホール及び第２のホール内に導電材料を埋め込んでコンタクトプラグを形成する工程を有する、上記１項から５項のいずれか一項に記載の半導体装置の製造方法。
【発明の効果】
【００１７】
本発明では、コンタクトホールの形成に必要な絶縁膜の除去に湿式エッチングを用いているので、窒化シリコン膜のエッチング速度に対して酸化シリコン膜のエッチング速度を１００倍程度速めることが可能となる。したがって、窒化シリコン膜をほとんどエッチングせずに酸化シリコン膜からなる絶縁膜を選択的に除去することができる。その結果、コンタクトプラグとワード線の短絡を完全に防止することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施例について図７および図８の断面図、図９の平面図、図１０から図１９の一連の断面図を用いて詳細に説明する。なお、各々の断面図には（ａ）図と（ｂ）図を併記している。（ａ）図は、図９の平面図に示したＸ−Ｘ断面を、（ｂ）図は同じくＹ−Ｙ断面をそれぞれ示している。
【実施例】
【００１９】
最初に、図７（ａ）に示したように、ｐ型単結晶シリコンから成る半導体基板１表面の所定の領域に周知の方法により素子分離領域２を形成し、半導体基板表面に熱酸化法により厚さ４ｎｍのゲート酸化膜を形成（図には示していない）した後、モノシラン（SiH4)を原料ガスとする周知のＣＶＤ(Chemical Vapor Deposition)法により多結晶シリコン膜１０１を堆積した。多結晶シリコン膜１０１の厚さは１００ｎｍとした。次に、周知のスパッタ法により厚さ７０ｎｍのタングステン膜１０１ａを堆積し、さらにモノシランとアンモニア（NH3)を原料ガスとする周知のプラズマＣＶＤ法により厚さ１４０ｎｍの窒化シリコン膜１０２を堆積した。次に、リソグラフィとドライエッチング法を用い、窒化シリコン膜１０２およびタングステン膜１０１ａをエッチングし、多結晶シリコン膜１０１を露出させた。窒化シリコン膜１０２はフッ素含有プラズマを用い、タングステン膜１０１ａは塩素含有プラズマを用いてエッチングした。その後、ジクロルシラン（SiH2Cl2)とアンモニアを原料ガスとする周知のＣＶＤ法により厚さ１５ｎｍの窒化シリコン膜１０３を堆積した。さらに、窒化シリコン膜１０３をドライエッチング法によりエッチバックして窒化シリコン膜１０２およびタングステン膜１０１ａの側壁に窒化シリコン膜１０３のサイドウォールを形成した。このエッチバックにより、タングステン膜１０１ａがない領域の多結晶シリコン膜１０１を露出させた。次に、露出した多結晶シリコン膜１０１を塩素含有ガスプラズマによりドライエッチングして、多結晶シリコン膜１０１、タングステン膜１０１ａ、窒化シリコン膜１０２および１０３から成るワード線を形成した。この段階で、イオン注入法を用い半導体基板表面に不純物拡散層を形成しても良い。また、タングステン膜１０１ａを形成する前にシリコン膜１０１表面にバリヤ層として窒化タングステン膜を形成することが望ましい。
【００２０】
上記ワード線を形成した後、テトラエトキシシラン（Si(OC2H5)4)を原料ガスとする周知のＣＶＤ法により厚さ７ｎｍの酸化シリコン膜１０４ａを全面に堆積し、さらに厚さ３０ｎｍの第１の窒化シリコン膜１０４をプラズマＣＶＤ法により全面に堆積した。次に、ワード線が全て覆われるように厚さ６００ｎｍのＢＰＳＧ（Boro-Phospho Silicate Glass）から成る絶縁膜１１を形成した。ＢＰＳＧは、テトラエトキシシランとトリエトキシボロン（B(OC2H5)3）とトリエトキシホスフィン（P(OC2H5)3）を原料ガスとしオゾンを酸化剤とする周知のプラズマＣＶＤ法により堆積した。その後、７５０℃のスチーム雰囲気で熱処理し、流動化させて表面を平坦化した。次に、絶縁膜１１をＣＭＰ(Chemical Mechanical Polishing)法により第１の窒化シリコン膜１０４の表面が露出するまでエッチバックした。この段階では、図７（ｂ）に示したＹ−Ｙ断面には半導体基板１上に酸化シリコン膜１０４ａ、第１の窒化シリコン膜１０４、酸化シリコン膜１１が現れている。なお、酸化シリコン膜１０４ａを形成した後、もしくは第１の窒化シリコン膜１０４を形成した後にイオン注入法を用いて半導体基板表面に不純物拡散層を形成しても良い。また、酸化シリコン膜１０４ａに代えて、酸窒化シリコン膜を用いても良い。酸窒化シリコン膜は、ジクロルシランとアンモニアと一酸化二窒素（N2O）を原料ガスとするＣＶＤ法により形成することができる。
【００２１】
次に、図８（ａ）（ｂ）に示したように、リソグラフィ法によりホトレジスト１０５のパターンを形成した。図９に、図８に示したホトレジスト１０５パターンの平面図を示した。ワード線４、５、６、７上で、素子分離領域２で囲まれる活性領域と同一パターンとした。
【００２２】
次に、図１０（ａ）（ｂ）に示したように、ドライエッチング法によりレジストパターン以外の領域の絶縁膜１１をエッチングした。エッチングには、オクタシクロフロロペンタン(C5F8)を主たるエッチングガスとして用い、圧力は４０ｍTorrとした。この時、絶縁膜１１と窒化シリコン膜のエッチング速度比が３程度しかないため、ホトレジストパターンからはみ出した両端のワード線上部に位置する第１の窒化シリコン膜１０４、酸化シリコン膜１０４ａ、窒化シリコン膜１０３および１０２の一部も同時にエッチングされる。しかし、この部分がエッチングされても、この部分にはコンタクトプラグが形成されないのでワード線との短絡の問題は生じない。なお、このドライエッチングにおいてホトレジスト１０５がエッチングのマスクとして不十分となる場合がある。この場合には、シリコン膜や非晶質炭素膜などをハードマスクとして用いることができる。すなわち、ホトレジスト１０５を形成する前にシリコン膜などを形成しておき、レジストパターンをシリコン膜に転写して、シリコン膜を実質的マスクとして用いることができる。
【００２３】
次に、図１１（ａ）（ｂ）に示したように、ホトレジスト１０５を除去した後、ジクロルシランとアンモニアを原料ガスとする周知のＣＶＤ法により厚さ３０ｎｍの第２の窒化シリコン膜２０１を全面に堆積した。
【００２４】
次に、図１２（ａ）（ｂ）に示したように、厚さ６００ｎｍのＢＰＳＧから成る層間絶縁膜２０２を堆積した。その後、７５０℃のスチーム雰囲気で熱処理し、流動化させて表面を平坦化した。さらにＣＭＰ法により表面の平坦化を図った。次に、モノシランとアンモニアを原料ガスとするプラズマＣＶＤ法により厚さ６０ｎｍの第３の窒化シリコン膜２０３を堆積した。
【００２５】
次に、図１３（ａ）（ｂ）に示したように、リソグラフィ法によりホトレジスト１０５のコンタクトホールパターン１２ａ、１３ａ、１４ａを形成した。このコンタクトホールパターンは、図２の平面図に示したコンタクトホールパターン１２ａ、１３ａ、１４ａに対応している。
【００２６】
次に、図１４（ａ）（ｂ）に示したように、ホトレジスト１０５をマスクとして、第３の窒化シリコン膜２０３、および層間絶縁膜２０２をドライエッチングし、第２の窒化シリコン膜２０１の表面を露出させて第１のコンタクトホール２０５ａを形成した。この時、コンタクトホールパターン１２ａ、１３ａ、１４ａが図９に示した活性領域に相当するホトレジスト１０５のパターンをはみ出していると、（ｂ）図において絶縁膜１１の上面に位置する第２の窒化シリコン膜２０１を横方向に外れてしまい、半導体基板まで到達する深い溝が発生してしまう。したがって、本発明においては、コンタクトホールパターン１２ａ、１３ａ、１４ａの直径が、図９に示した平面図のホトレジスト１０５のパターンの短辺よりも小さく、且つホトレジスト１０５のパターンをはみ出さないことが必要である。
【００２７】
次に、図１５（ａ）（ｂ）に示したように、ホトレジスト１０５を除去した後、ジクロルシランとアンモニアを原料ガスとするＣＶＤ法により厚さ３０ｎｍの第４の窒化シリコン膜２０４を形成した。
【００２８】
次に、図１６（ａ）（ｂ）に示したように、フッ素含有プラズマを用いたドライエッチング法により第４の窒化シリコン膜２０４および第２の窒化シリコン膜２０１をエッチバックしてＢＰＳＧ膜から成る絶縁膜１１の表面を露出させた。この時、最上面に位置する第３の窒化シリコン膜２０３もエッチバックされるが、予め６０ｎｍの厚さで形成しているので、３０ｎｍ程度の厚さの窒化シリコン膜が残存する。
【００２９】
次に、図１７（ａ）（ｂ）に示したように、フッ酸含有溶液によりＢＰＳＧ膜から成る絶縁膜１１をエッチングして第２のコンタクトホール２０５を形成した。この段階では、絶縁膜１１の側面、底面およびその他の表面は、全てフッ酸含有溶液によるエッチング速度の遅い窒化シリコン膜で覆われるように構成しているので、ＢＰＳＧ膜からなる絶縁膜１１だけを選択的に除去することができる。ここでは、フッ酸含有溶液として２８ｍｌのHFと１７０ｍｌのH2Oに１１３ｇのNH4F（弗化アンモニウム）を溶解させたＢＨＦ（Buffered HF）を用いた。この溶液を用いた場合、厚さ３００ｎｍのＢＰＳＧ膜からなる絶縁膜１１をエッチングする間に窒化シリコン膜は１.５ｎｍしかエッチングされない。したがって、このエッチング速度差を利用して絶縁膜を１１を選択的に除去することが可能となる。本実施例では、絶縁膜１１にＢＰＳＧ膜を用いているが、Ｂ（ボロン）やＰ（リン）を含まない酸化シリコン膜であっても同様に高いエッチング速度差を実現することができる。なお、ＢＰＳＧ膜と窒化シリコン膜でエッチング速度が異なることは周知である。
【００３０】
次に、図１８（ａ）（ｂ）に示したように、フッ素含有プラズマを用いたドライエッチング法により半導体基板１表面に露出した第１の窒化シリコン膜１０４および酸化シリコン膜１０４ａをエッチングし、半導体基板表面を露出させた。なお、第１の窒化シリコン膜１０４および酸化シリコン膜１０４ａをエッチングする前もしくはエッチングした後、イオン注入法を用いて、半導体基板１の表面に所望の不純物拡散層を形成しても良い。
【００３１】
次に、図１９（ａ）（ｂ）に示したように、フッ酸含有溶液により半導体基板表面を清浄化する処理を行なった後、第１のコンタクトホール２０５ａおよび第２のコンタクトホール２０５が埋まるように、リンを含有するシリコン膜をＣＶＤ法により形成した。その後、ＣＭＰ法を用いて層間絶縁膜２０２の表面に形成されたシリコン膜を除去し、コンタクトプラグ１２、１３、１４を形成した。以下、図１に示したように、ビット線の形成、キャパシタの形成、配線の形成等を経てＤＲＡＭを形成できる。
【００３２】
本実施例によれば、ワード線間に形成するコンタクトホールを溶液エッチングで形成しているので、ワード線を構成する上部絶縁膜の肩の部分が削れることを回避することができ、コンタクトプラグ１２、１３、１４とタングステン１０１ａが短絡する問題を防止できる効果がある。
【００３３】
また、図１８に示した段階で、さらに窒化シリコン膜や酸化シリコン膜を全面に形成してエッチバックし、コンタクトホールの側壁にサイドウオールを形成した後、イオン注入法により半導体基板表面に不純物拡散層を形成して、その後コンタクトプラグを形成することもできる。
【図面の簡単な説明】
【００３４】
【図１】ＤＲＡＭの全体構成を説明するための断面図。
【図２】図１のコンタクトホールの位置を説明するための平面図。
【図３】従来技術の問題を説明するための、図２のＸ-Ｘ方向における断面図。
【図４】従来技術の問題を説明するための、図３に続く一連の断面図。
【図５】従来技術の問題を説明するための、図４に続く一連の断面図。
【図６】従来技術の問題を説明するための、図５に続く一連の断面図。
【図７】本発明のコンタクトプラグの形成方法を説明するための、図９の平面図におけるＸ-Ｘ方向断面図（ａ）とＹ-Ｙ方向断面図（ｂ）。
【図８】本発明のコンタクトプラグの形成方法を説明するための、図７に続く一連のＸ-Ｘ方向断面図（ａ）とＹ-Ｙ方向断面図（ｂ）。
【図９】図８のホトレジストパターンの位置を説明するための平面図。
【図１０】本発明のコンタクトプラグの形成方法を説明するための、図８に続く一連のＸ-Ｘ方向断面図（ａ）とＹ-Ｙ方向断面図（ｂ）。
【図１１】本発明のコンタクトプラグの形成方法を説明するための、図１０に続く一連のＸ-Ｘ方向断面図（ａ）とＹ-Ｙ方向断面図（ｂ）。
【図１２】本発明のコンタクトプラグの形成方法を説明するための、図１１に続く一連のＸ-Ｘ方向断面図（ａ）とＹ-Ｙ方向断面図（ｂ）。
【図１３】本発明のコンタクトプラグの形成方法を説明するための、図１２に続く一連のＸ-Ｘ方向断面図（ａ）とＹ-Ｙ方向断面図（ｂ）。
【図１４】本発明のコンタクトプラグの形成方法を説明するための、図１３に続く一連のＸ-Ｘ方向断面図（ａ）とＹ-Ｙ方向断面図（ｂ）。
【図１５】本発明のコンタクトプラグの形成方法を説明するための、図１４に続く一連のＸ-Ｘ方向断面図（ａ）とＹ-Ｙ方向断面図（ｂ）。
【図１６】本発明のコンタクトプラグの形成方法を説明するための、図１５に続く一連のＸ-Ｘ方向断面図（ａ）とＹ-Ｙ方向断面図（ｂ）。
【図１７】本発明のコンタクトプラグの形成方法を説明するための、図１６に続く一連のＸ-Ｘ方向断面図（ａ）とＹ-Ｙ方向断面図（ｂ）。
【図１８】本発明のコンタクトプラグの形成方法を説明するための、図１７に続く一連のＸ-Ｘ方向断面図（ａ）とＹ-Ｙ方向断面図（ｂ）。
【図１９】本発明のコンタクトプラグの形成方法を説明するための、図１８に続く一連のＸ-Ｘ方向断面図（ａ）とＹ-Ｙ方向断面図（ｂ）。
【符号の説明】
【００３５】
１    半導体基板
２    素子分離領域
３    ゲート絶縁膜
４、５、６、７    ゲート電極、ワード線
８    絶縁膜
９、１０    不純物拡散層
１１、１５、１８、２０２    層間絶縁膜
１２、１３、１４    コンタクトプラグ
１２ａ、１３ａ、１４ａ    コンタクトプラグの位置、コンタクトホールパターン
１６    ビット線コンタクトプラグ
１７    ビット線
１９    容量コンタクトプラグ
２０、１０２、１０３、１０４、２０１、２０３、２０４    窒化シリコン膜
２１、１０４ａ    酸化シリコン膜
２２    下部電極
２３    容量絶縁膜
２４    上部電極
１０１    多結晶シリコン膜
１０１ａ    タングステン膜
１０５    ホトレジスト
１０９    コンタクトホール
２０５ａ    第１のコンタクトホール
２０５    第２のコンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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