(57)【特許請求の範囲】
【請求項１】
行選択をするローデコーダと、
該ローデコーダから延びメモリセルに接続されるワード線と、
該ワード線の開始点近傍から該ワード線に略平行に延び該ワード線の総延長の途中で折り返して該開始点近傍に戻るダミーワード線と、
該ワード線により選択したメモリセルから読み出したデータを該ダミーワード線を伝播した信号に応じたタイミングで増幅するセンスアンプと、
複数のアドレス信号を受信するアドレス入力部と、
を含み、前記ローデコーダは、
前記複数のアドレス信号に基づいて前記ワード線を駆動するデコーダと、
前記複数のアドレス信号が全て揃ったタイミングで前記ダミーワード線を駆動するダミーワード線駆動回路と
を含むことを特徴とする半導体記憶装置。
【請求項２】
前記ダミーワード線は、前記ワード線の総延長の略半分で折り返すことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ワード線により選択したメモリセルから読み出したデータを前記センスアンプに供給するビット線と、
前記センスアンプの駆動タイミングを制御するタイミング制御信号を生成するタイミング制御信号生成部と、
該ビット線の総延長に略等しい長さだけ該ビット線に略平行に延展し該タイミング制御信号に接続されるダミービット線
を更に含み、前記開始点近傍に戻る前記ダミーワード線を伝播した信号から得られるダミーデータを、該ダミービット線を介して該タイミング制御信号生成部に供給し、該タイミング制御信号生成部は該ダミーデータに基づいて該タイミング制御信号を生成することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記ダミーワード線駆動回路は該ローデコーダ内部で該半導体記憶装置のアドレス入力端子から最も遠い位置に設けられていることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記ダミーワード線駆動回路への入力信号は、前記デコーダが前記ワード線を選択するために使用する選択信号と同一の信号であることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記ダミーワード線に接続される複数のダミーメモリセルを更に含み、該ダミーワード線を伝播する信号によって該複数のダミーメモリセルから読み出されたダミーデータを並列に前記ダミービット線に供給することを特徴とする請求項３記載の半導体記憶装置。
【請求項７】
前記ダミーワード線を伝播した信号を入力とするインバータを更に含み、該インバータの出力を前記ダミーデータとして前記ダミービット線に供給することを特徴とする請求項３記載の半導体記憶装置。
【請求項８】
メインワードデコーダと、
該メインワードデコーダから延び前記ローデコーダに接続されるメインワード線
を更に含み、前記ローデコーダはサブワードデコーダであり、前記ワード線はサブワード線であり、前記ダミーワード線は該サブワード線の信号遅延を模擬するダミーサブワード線であることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくは信号遅延を模擬するタイミング制御回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置を高速化するためには、半導体記憶装置の動作に関して緻密なタイミング制御技術が必要になる。一方、半導体記憶装置を高集積化する際に、より精細な構造をプロセスで製造しようとすると、より製造ばらつきが大きくなる傾向にある。このように製造ばらつきが存在する条件で、緻密なタイミング制御を行なうことは容易ではない。
【０００３】
例えば、外部信号を元に遅延回路やチョッパー回路を用いて、内部回路の動作タイミングを規定するタイミング制御信号を生成することが、従来から行なわれている。しかしこの手法では、配線に寄生する負荷容量や寄生抵抗が製造ばらつきによって異なると、タイミング制御信号のタイミングにずれが生じてしまう。従ってこのずれを見込んで余裕をもったタイミング設定をする必要があり、半導体記憶装置の高速化を妨げる要因となっている。
【０００４】
これを解決するために、特開平１１−２０３８７７は、メモリアクセスに関して最もタイミングが遅くなる経路を考え、この経路による信号遅延を模擬する回路を設け、これによって内部回路の動作タイミングを規定するタイミング制御信号を生成する。この手法では、タイミング制御信号は実際のメモリアクセスを模擬するタイミングとなるために、製造ばらつきをある程度抑えることが可能になる。
【０００５】
【発明が解決しようとする課題】
しかしながら、特開平１１−２０３８７７に示されている方法では、タイミング制御信号を生成するための最もタイミングが遅い経路として、入出力回路から最も遠く、またローデコーダから最も遠いメモリセルをアクセスする経路を用いていた。タイミング補償のためにこのような経路を用いた場合には、以下に記すような問題がある。
【０００６】
図１は、タイミング補償用に入出力回路及びローデコーダから最も遠い経路を用いた場合のタイミングを説明するための図である。
【０００７】
図１に示される半導体記憶装置は、クロックジェネレータ部１０、ローデコーダ部１１、センスアンプ＆入出力回路部１２、タイミング制御信号生成部１３、及びメモリ配列部１４を含む。図１に示されるのは、点線ＡＡ’に示されるようなメモリ配列部１４の略中心のデータを読み出す場合に、タイミング制御がどのようにして行なわれるかを示す図である。
【０００８】
クロックジェネレータ部１０は、外部から供給された外部クロック信号を元に、半導体記憶装置の内部動作を制御する内部クロック信号を生成する。この内部クロック信号を基にして、パルス信号が、ローデコーダ部１１に沿って長さＹｃだけ信号線を伝播する。その後、ローデコーダ部１１のローデコーダによるワード線活性化信号として、パルス信号が長さＸｃだけ信号線を伝播する。図１の右上の点でメモリセルにアクセスする動作を模擬し、データを模擬するパルス信号が、ビット線を模擬する信号線を長さＹｃだけ伝播して、センスアンプ＆入出力回路部１２に到達する。センスアンプ＆入出力回路部１２に沿って、パルス信号は長さＸｃだけ信号線を伝播して、タイミング制御信号生成部１３に到達する。タイミング制御信号生成部１３は、上記経路を通って到来したパルス信号から、センスアンプ＆入出力回路部１２のデータ出力回路のタイミングを制御するタイミング制御信号を生成する。タイミング制御信号は、長さＸｃ／２の信号線を伝播してデータ出力回路に供給され、データ出力回路に出力データをラッチさせる。データ出力回路にラッチされたデータは、長さＹｉｏの信号経路を伝播して、半導体記憶装置外部に出力される。
【０００９】
従って、メモリ配列部１４の略中心部のデータを読み出す場合、タイミング制御信号によってデータをデータ出力回路がラッチするタイミングは、最初のタイミングから起算して、
Ｙｃ＋Ｘｃ＋Ｙｃ＋Ｘｃ＋Ｘｃ／２
である。これに対して、メモリ配列部１４の中心線上で図面上部に位置するセルからデータを読み出す場合、データがデータ出力回路に到達するまでの時間は以下のようになる。まず内部クロック信号のタイミングを基にしたアドレス信号が、ローデコーダ部１１に沿って長さＹｃだけ信号線を伝播する。ローデコーダ部１１のローデコーダによってアドレスがデコードされると、ワード線活性化信号がワード線を長さＸｃ／２だけ伝播し、メモリ配列部１４の中央上部の点でメモリセルがアクセスされる。このメモリセルからのデータ信号は、ビット線を長さＹｃだけ伝播して、センスアンプ＆入出力回路部１２に到達する。従って、最初のタイミングから起算すると、
Ｙｃ＋Ｘｃ／２＋Ｙｃ
である。
【００１０】
従って、タイミング制御信号に応じてデータ出力回路がラッチするタイミングと、データ出力回路にデータが到来するタイミングには、２Ｘｃの差があることになる。
【００１１】
メモリ配列部１４の左上部にあるメモリセルをアクセスする場合には、タイミング制御信号に応じてデータ出力回路がラッチするタイミングは、
Ｙｃ＋Ｘｃ＋Ｙｃ＋Ｘｃ
であり、データ出力回路にデータが到来するタイミングは、
Ｙｃ＋Ｙｃ
である。従って、両者の差はやはり２Ｘｃである。
【００１２】
またメモリ配列部１４の右上部にあるメモリセルをアクセスする場合には、タイミング制御信号に応じてデータ出力回路がラッチするタイミングは、
Ｙｃ＋Ｘｃ＋Ｙｃ＋Ｘｃ＋Ｘｃ
であり、データ出力回路にデータが到来するタイミングは、
Ｙｃ＋Ｘｃ＋Ｙｃ
である。従って、両者の差はやはり２Ｘｃである。
【００１３】
このように、図１に示される経路でタイミング補償をした場合には、常に２Ｘｃの配線遅延が余計に含まれていることになる。しかし常に２Ｘｃの配線遅延が含まれているのでは、遅延量が大きすぎて動作の高速化という観点からは好ましくない。
【００１４】
そこで例えば、図２に示されるような経路でタイミング補償をすることを考えてみる。図２に示されている経路では、タイミング制御信号生成部１３がセンスアンプ＆入出力回路部１２の右端に設けられている。
【００１５】
メモリ配列部１４の中央上部にあるメモリセルをアクセスする場合には、タイミング制御信号に応じてデータ出力回路がラッチするタイミングは、
Ｙｃ＋Ｘｃ＋Ｙｃ＋Ｘｃ／２
であり、データ出力回路にデータが到来するタイミングは、
Ｙｃ＋Ｘｃ／２＋Ｙｃ
である。従って、両者にはＸｃの時間差があることになる。
【００１６】
メモリ配列部１４の左上部にあるメモリセルをアクセスする場合には、タイミング制御信号に応じてデータ出力回路がラッチするタイミングは、
Ｙｃ＋Ｘｃ＋Ｙｃ＋Ｘｃ
であり、データ出力回路にデータが到来するタイミングは、
Ｙｃ＋Ｙｃ
である。従って、この場合の両者の差は２Ｘｃである。
【００１７】
またメモリ配列部１４の右上部にあるメモリセルをアクセスする場合には、タイミング制御信号に応じてデータ出力回路がラッチするタイミングは、
Ｙｃ＋Ｘｃ＋Ｙｃ
であり、データ出力回路にデータが到来するタイミングは、
Ｙｃ＋Ｘｃ＋Ｙｃ
である。従って、この場合の両者の差は０である。
【００１８】
このように、図２に示される経路でタイミング補償をした場合には、配線遅延は最大で２Ｘｃとなり最小で０となる。配線遅延が０では、製造ばらつき等によって遅延に誤差が生じた場合、まったく対応できなくなってしまう。従って、配線遅延が０の場合を考慮してある程度のマージンをとる必要があり、結局は最大の配線遅延の場合では、２Ｘｃ以上の遅延を設けなければならない結果となる。このように、高速な動作が見込めないだけでなく、配線遅延が０の場合のマージンが少ないために安定した動作が期待できない。
【００１９】
以上を鑑み、本発明は、内部動作の信号遅延を補償するタイミング制御回路を有し、製造ばらつきに対する安定性に優れると共に高速動作が可能な半導体記憶装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
請求項１の発明では、半導体記憶装置は、行選択をするローデコーダと、該ローデコーダから延びメモリセルに接続されるワード線と、該ワード線の開始点近傍から該ワード線に略平行に延び該ワード線の総延長の途中で折り返して該開始点近傍に戻るダミーワード線と、該ワード線により選択したメモリセルから読み出したデータを該ダミーワード線を伝播した信号に応じたタイミングで増幅するセンスアンプと、複数のアドレス信号を受信するアドレス入力部とを含み、前記ローデコーダは、前記複数のアドレス信号に基づいて前記ワード線を駆動するデコーダと、前記複数のアドレス信号が全て揃ったタイミングで前記ダミーワード線を駆動するダミーワード線駆動回路とを含むことを特徴とする。
【００２１】
請求項２の発明では、請求項１記載の半導体記憶装置において、前記ダミーワード線は、前記ワード線の総延長の略半分で折り返すことを特徴とする。
【００２２】
請求項３の発明では、請求項１記載の半導体記憶装置において、前記ワード線により選択したメモリセルから読み出したデータを前記センスアンプに供給するビット線と、前記センスアンプの駆動タイミングを制御するタイミング制御信号を生成するタイミング制御信号生成部と、該ビット線の総延長に略等しい長さだけ該ビット線に略平行に延展し該タイミング制御信号に接続されるダミービット線を更に含み、前記開始点近傍に戻る前記ダミーワード線を伝播した信号から得られたダミーデータを、該ダミービット線を介して該タイミング制御信号生成部に供給し、該タイミング制御信号生成部は該ダミーデータに基づいて該タイミング制御信号を生成することを特徴とする。
【００２３】
請求項４の発明では、請求項３記載の半導体記憶装置において、前記ダミーワード線駆動回路は該ローデコーダ内部で該半導体記憶装置のアドレス入力端子から最も遠い位置に設けられていることを特徴とする。
【００２４】
請求項５の発明では、請求項４記載の半導体記憶装置において、前記ダミーワード線駆動回路への入力信号は、前記デコーダが前記ワード線を選択するために使用する選択信号と同一の信号であることを特徴とする。
【００２５】
請求項６の発明では、請求項３記載の半導体記憶装置において、前記ダミーワード線に接続される複数のダミーメモリセルを更に含み、該ダミーワード線を伝播する信号によって該複数のダミーメモリセルから読み出されたダミーデータを並列に前記ダミービット線に供給することを特徴とする。
【００２６】
請求項７の発明では、請求項３記載の半導体記憶装置において、前記ダミーワード線を伝播した信号を入力とするインバータを更に含み、該インバータの出力を前記ダミーデータとして前記ダミービット線に供給することを特徴とする。
【００２７】
請求項８の発明では、請求項１記載の半導体記憶装置において、メインワードデコーダと、該メインワードデコーダから延び前記ローデコーダに接続されるメインワード線を更に含み、前記ローデコーダはサブワードデコーダであり、前記ワード線はサブワード線であり、前記ダミーワード線は該サブワード線の信号遅延を模擬するダミーサブワード線であることを特徴とする。
【００３０】
上記発明では、途中で折り返して開始点に戻るダミーワード線を用いた経路でタイミング補償をすることにより、一定の配線遅延として、このダミーワード線の総延長に相当する遅延時間が常に含まれることになる。従って、メモリアクセスの位置に関わらず一定の信号遅延を達成することが出来ると共に、従来技術と比較して信号遅延時間を短くすることが出来る。
【００３１】
【発明の実施の形態】
以下に、本発明の原理及び実施例を、添付の図面を用いて詳細に説明する。
【００３２】
図３は、本発明の原理に従いタイミング補償用のタイミング制御信号を生成する構成を示す図である。
【００３３】
図３に示される半導体記憶装置は、クロックジェネレータ部２０、ローデコーダ部２１、センスアンプ＆入出力回路部２２、タイミング制御信号生成部２３、及びメモリ配列部２４を含む。図３に示されるように、本発明においては、メモリ配列部２４においてワード線の信号遅延を模擬する信号経路がメモリ配列部２４途中で折り返され、メモリセルからの読み出しを模擬するタイミング補償回路及びビット線を模擬する信号経路がローデコーダ部２１に隣接して配置されている。またこのビット線を模擬する信号経路の直下にタイミング制御信号を生成するタイミング制御信号生成部２３を設けてある。
【００３４】
なお図３においては、タイミング模擬回路のワード線折り返し点を、メモリ配列部２４の略中央に設定してある。
【００３５】
クロックジェネレータ部２０は、外部から供給された外部クロック信号を元に、半導体記憶装置の内部動作を制御する内部クロック信号を生成する。この内部クロック信号を基にして、パルス信号が、ローデコーダ部２１に沿って長さＹｃだけ信号線を伝播する。その後、ローデコーダ部２１のローデコーダによるワード線活性化信号として、パルス信号が、ワード線を模擬する信号線を長さ略Ｘｃ／２だけ伝播し、メモリ配列部２４の中央部で折り返されて、更に長さ略Ｘｃ／２だけ信号線を伝播する。その後、メモリ配列部２４の左上近辺でメモリセルにアクセスする動作を模擬し、データを模擬するパルス信号が、ローデコーダ部２１に隣接してビット線を模擬する信号線を長さＹｃだけ伝播して、タイミング制御信号生成部２３に到達する。タイミング制御信号生成部２３は、上記経路を通って到来したパルス信号とから、センスアンプ＆入出力回路部２２のデータ出力回路のタイミングを制御するタイミング制御信号を生成する。
【００３６】
点線ＡＡ’に示されるようなメモリ配列部２４の略中心のデータを読み出す場合、タイミング制御信号は、長さＸｃ／２の信号線を伝播してデータ出力回路に供給され、データ出力回路に出力データをラッチさせる。データ出力回路にラッチされたデータは、長さＹｉｏの信号経路を伝播して、半導体記憶装置外部に出力される。従って、この場合、タイミング制御信号によってデータをデータ出力回路がラッチするタイミングは、最初のタイミングから起算して、
Ｙｃ＋Ｘｃ／２＋Ｘｃ／２＋Ｙｃ＋Ｘｃ／２
である。これに対して、メモリ配列部２４の中心線上で図面上部に位置するセルからデータを読み出す場合、データがデータ出力回路に到達するまでの時間は以下のようになる。まず内部クロック信号のタイミングを基にしたアドレス信号が、ローデコーダ部２１に沿って長さＹｃだけ信号線を伝播する。ローデコーダ部２１のローデコーダによってアドレスがデコードされると、ワード線活性化信号がワード線を長さＸｃ／２だけ伝播し、メモリ配列部２４の中央上部の点でメモリセルがアクセスされる。このメモリセルからのデータ信号は、ビット線を長さＹｃだけ伝播して、センスアンプ＆入出力回路部２２に到達する。従って、最初のタイミングから起算すると、
Ｙｃ＋Ｘｃ／２＋Ｙｃ
である。
【００３７】
従って、タイミング制御信号に応じてデータ出力回路がラッチするタイミングと、データ出力回路にデータが到来するタイミングには、Ｘｃの差があることになる。
【００３８】
メモリ配列部２４の左上部にあるメモリセルをアクセスする場合には、タイミング制御信号に応じてデータ出力回路がラッチするタイミングは、
Ｙｃ＋Ｘｃ／２＋Ｘｃ／２＋Ｙｃ
であり、データ出力回路にデータが到来するタイミングは、
Ｙｃ＋Ｙｃ
である。従って、両者の差はやはりＸｃである。
【００３９】
またメモリ配列部２４の右上部にあるメモリセルをアクセスする場合には、タイミング制御信号に応じてデータ出力回路がラッチするタイミングは、
Ｙｃ＋Ｘｃ／２＋Ｘｃ／２＋Ｙｃ＋Ｘｃ
であり、データ出力回路にデータが到来するタイミングは、
Ｙｃ＋Ｘｃ＋Ｙｃ
である。従って、両者の差はやはりＸｃである。
【００４０】
このように、本発明に従って図３に示される経路でタイミング補償をした場合には、一定の配線遅延としてＸｃが常に含まれることになる。従って、メモリアクセスの位置に関わらず一定の信号遅延を達成することが出来ると共に、従来技術と比較して信号遅延時間を短くすることが出来る。これによって、製造ばらつきに対する安定性に優れ、高速に動作可能な半導体記憶装置を提供することが出来る。
【００４１】
なおワード線を模擬する信号線は、上記説明では略Ｘｃ／２（メモリ配列部２４の幅の半分）の地点で折り返すとしたが、折り返し点は必ずしもメモリ配列部２４の中央付近である必要はなく、例えばＸｃ／３の地点で折り返してもよい。この場合は、配線遅延が短くなることになり、マージンが少ないために製造ばらつきに対する安定性に若干不安が生じるが、その分高速な動作が可能になる。また例えば、２Ｘｃ／３の地点で折り返してもよく、この場合は、配線遅延が若干長くなることになり、動作速度を多少犠牲にすることになるが、製造ばらつきに対する安定性を十分に確保することが出来る。
【００４２】
以下に、本発明の第１の実施例を説明する。
【００４３】
図４は、センスアンプ＆入出力回路部２２及びメモリ配列部２４の回路構成を示す図である。
【００４４】
メモリ配列部２４は、複数のダミーメモリセル３０と複数のメモリセル３１を含む。ダミーメモリセル３０及びメモリセル３１は同一の回路構成を有し、ＮＭＯＳトランジスタ８１乃至８４及びＰＭＯＳトランジスタ８５及び８６を含む。メモリ配列部２４は更に、ビット線ＢＬ及び／ＢＬ或いはダミービット線ＤＢＬ及び／ＤＢＬをプリチャージ及びイコライズするための複数のＰＭＯＳトランジスタ３２、コラム選択信号Ｃ０乃至Ｃ７に応じて開閉する複数のトランスファーゲート３３、トランスファーゲート駆動用の複数のインバータ３４、及びメモリデータを模擬するためのインバータ３５を含む。またワード線ＷＤ０乃至ＷＤ２５５がメモリセル３１に接続されると共に、ダミーワード線ＤＷＤがダミーメモリセル３０に接続される。
【００４５】
ダミーワード線ＤＷＤが活性化されると、活性化信号は複数のダミーメモリセル３０のＮＭＯＳトランジスタ８１及び８２を導通させながら、配線長Ｘｃ／２だけ伝播して折り返し、更に約Ｘｃ／２伝播してインバータ３５に到達する。インバータ３５の出力は、メモリセルのデータを模擬する信号であり、ダミービット線ＤＢＬを伝播する。図４に示されるように、通常のビット線にメモリセル３１が複数個接続されているのと同様に、このダミービット線ＤＢＬにもダミーメモリセル３０が複数個接続されている。データ模擬信号は、ダミービット線ＤＢＬを配線長Ｙｃだけ伝播した後、センスアンプ＆入出力回路部２２に供給される。
【００４６】
センスアンプ＆入出力回路部２２は、プリチャージ及びイコライズのためのＰＭＯＳトランジスタ４１乃至４３、入力データをビット線に伝えるためのＮＭＯＳトランジスタ４４及び４５を含む。入力データは、端子ＤＩＮに外部から供給され、ＮＡＮＤ回路６１及び６２、インバータ６７乃至７１、及びＮＯＲ回路７６及び７７を介して、ＮＭＯＳトランジスタ４４及び４５のゲートに供給される。
【００４７】
またセンスアンプ＆入出力回路部２２は、ＰＭＯＳトランジスタ４６及び４７と、ＮＭＯＳトランジスタ４８乃至５０とからなるセンスアンプを含む。外部からのライトイネーブル信号ＩＷＥが、インバータ７２、ＮＡＮＤ回路６３乃至６６、ＮＡＮＤ回路７５、及びインバータ７４を介して、センスアンプのＮＭＯＳトランジスタ５０のゲートに供給される。この際、ＮＡＮＤ回路７５の他方の入力には、ダミービット線ＤＢＬ及びインバータ７３を介してダミーデータ信号が供給される。これによって、ダミーデータ信号のタイミングに応じて、センスアンプの駆動開始タイミングが決定される。ここで、インバータ７３及び７４とＮＡＮＤ回路７５とからなる回路部分が、図３のタイミング制御信号生成部２３に相当する。
【００４８】
またセンスアンプ＆入出力回路部２２は、出力データ線のイコライズのためのＰＭＯＳトランジスタ５１乃至５３を含むと共に、データ出力バッファとしてＮＡＮＤ回路５４及び５５とインバータ５６を含む。
【００４９】
上記のような構成によって、ワード線ＷＤ０乃至ＷＤ２５５の一本が選択的に活性化されると、メモリセル３１からデータが読み出されてセンスアンプ＆入出力回路部２２のセンスアンプに供給される。この動作と平行して、ダミーワード線ＤＷＤが活性化され、ダミーデータ信号がダミービット線ＤＢＬを伝播して、センスアンプ＆入出力回路部２２のセンスアンプを駆動するトランジスタのゲートに供給される。これによって、ダミーデータ信号のタイミングに応じてセンスアンプの駆動を開始して、適切なタイミングでデータがセンス及びラッチされる。
【００５０】
図５は、クロックジェネレータ部２０の回路構成を示す回路図である。
【００５１】
図５に示されるように、クロックジェネレータ部２０は、複数のインバータ８１及び複数のインバータ８２を含む。外部から入力されたクロック信号ＣＫは、複数のインバータ８１によって遅延されて、クロック信号Φ１として他の回路に同期制御のために供給される。またクロック信号Φ１は更に、複数のインバータ８２によって遅延されて、クロック信号Φ２として他の回路に同期制御のために供給される。
【００５２】
例えば、クロック信号Φ２は、図４に示されるＰＭＯＳトランジスタ３２のゲートに供給されて、ビット線のプリチャージ及びイコライズを行なうタイミングを規定する。またクロック信号Φ１は、図４に示されるデータ入力部のＮＡＮＤ回路６１及び６２に供給されて、データ入力のタイミングを制御する。更に、ライトイネーブル信号入力部のＮＡＮＤ回路６３及び６４に供給されて、ライトイネーブル信号入力のタイミングを制御する。
【００５３】
図６は、ローデコーダ部２１の回路構成を示す回路図である。
【００５４】
図に示されるように、ローデコーダ部２１は、アドレス入力部９１、アドレスプリデコード部９２、及びアドレスデコード部９３を含む。
【００５５】
アドレス入力部９１は、アドレス入力端子に外部から入力されるアドレス信号ＩＡ０乃至ＩＡ１０を、クロック信号Φ１の規定するタイミングで取り込む回路であり、インバータ１０１乃至１０３及びＮＡＮＤ回路１０４及び１０５を含む。インバータ１０２の出力がアドレス信号Ａ０乃至Ａ１０としてアドレスプリデコード部９２に供給されると共に、インバータ１０３の出力が反転アドレス信号ＡＸ０乃至ＡＸ１０としてアドレスプリデコード部９２に供給される。
【００５６】
アドレスプリデコード部９２は、デコーダ１１１乃至１１４を含む。デコーダ１１１は、アドレス信号Ａ０乃至Ａ２及び反転アドレス信号ＡＸ０乃至ＡＸ２を受け取り、３ビットのアドレスをデコードして、プリデコード信号ＰＤ０乃至ＰＤ７を出力する。同様に、デコーダ１１２及び１１３は、それぞれのアドレスをデコードして、プリデコード信号ＰＤ１０乃至ＰＤ１７及びプリデコード信号ＰＤ２０乃至ＰＤ２３を供給する。またデコーダ１１４は、アドレス信号Ａ８乃至Ａ１０及び反転アドレス信号ＡＸ８乃至ＡＸ１０を受け取り、３ビットのアドレスをデコードして、コラム選択信号Ｃ０乃至Ｃ７を出力する。コラム選択信号Ｃ０乃至Ｃ７は、図４のメモリ配列部２４に供給される。またプリデコード信号は、アドレスデコード部９３に供給される。
【００５７】
アドレスデコード部９３は、複数のＮＯＲ回路１２１、複数のＮＡＮＤ回路１２２、インバータ１２３、及びデコーダ１２４を含む。デコーダ１２４は、プリデコード信号をアドレスプリデコード部９２から受け取りデコードして、ワード線活性化信号を生成し、図４のワード線ＷＤ０乃至ＷＤ２５５に供給する。また複数のＮＯＲ回路１２１、複数のＮＡＮＤ回路１２２、及びインバータ１２３は、ダミーワード線活性化信号を生成するダミーローデコーダであり、プリデコード信号を受け取り、指定されたアドレスの如何に関わらず、ダミーワード線活性化信号を生成する。ダミーワード線活性化信号は、図４のダミーワード線ＤＷＤに供給される。
【００５８】
図６において、図３に示されるローデコーダ部２１内部の配線長Ｙｃにわたる信号配線は、アドレス入力部９１からのアドレス信号及び反転アドレス信号の出力から、アドレスデコード部９３へのプリデコード信号入力までの信号経路であると考えてよい。
【００５９】
このようにして、図４乃至図６に示される本発明の実施例では、メモリアクセスの位置に関わらず一定の信号遅延を達成することが出来ると共に、従来技術と比較して信号遅延時間を短くすることが出来る。これによって、製造ばらつきに対する安定性に優れ、高速に動作可能な半導体記憶装置を提供することが出来る。
【００６０】
図７は、本発明の第２実施例によるセンスアンプ＆入出力回路部２２及びメモリ配列部２４の回路構成を示す図である。図７において、図４と同一の構成要素は同一の番号で参照され、その説明は省略される。
【００６１】
図７の第２実施例では、ダミーメモリセル部１３０の部分が、図４の第１実施例の構成と異なる。第２実施例においては、ダミーワード線ＤＷＤによって複数のダミーメモリセル３０からのデータを並列に読み出して、ダミービット線ＤＢＬによって読み出したデータを伝送する。
【００６２】
図４の構成では、ダミーワード線ＤＷＤは各ダミーメモリセル３０のＮＭＯＳトランジスタ８１のゲートに接続されているが、ダミーメモリセル３０のデータは実際には読み出されることなく、ダミーワード線ＤＷＤの信号をインバータ３５で反転してダミーデータ信号としている。これは、ダミーメモリセル３０から読み出したデータは読み出し開始時には非常に微弱であり、ダミーメモリセル３０から読み出したデータは、ダミーデータ信号として用いるには不適切だからである。
【００６３】
図７の第２実施例では、ダミーワード線ＤＷＤは各ダミーメモリセル３０のＮＭＯＳトランジスタ８１のゲートに接続され、実際にダミーメモリセル３０のデータをダミーデータ信号として読み出して、ダミービット線ＤＢＬに供給している。通常のメモリセル３１の場合には、当然１つのメモリセルのデータだけがビット線に読み出されるが、図７の構成では、複数のダミーメモリセル３０からのデータを並列に読み出して、ダミービット線ＤＢＬに供給している。これによって、データ読み出し開始時であっても、充分な信号レベルが得られ、確実なタイミング補償を実現することが可能になる。また図４の第１実施例のようにインバータ３５でデータ読み出しを模擬していた場合と比較して、実際のデータ読み出しと同一の動作メカニズムを模擬することで、より精度の高いタイミング補償を実現することが可能になる。
【００６４】
図８は、本発明の第３実施例による構成を示す図である。
【００６５】
本発明の第３実施例では、階層化ワード構造を用いることを特徴とする。図８において、ワードデコーダとして、メインワードデコーダ２２１と複数のサブワードデコーダ２２２が設けられている。メインワードデコーダ２２１に対応してダミーメインワードデコーダ２０２が設けられ、各サブワードデコーダ２２２に対応してダミーサブワードデコーダ２０３が設けられる。また前述の実施例同様に、メモリセル配列２２３に隣接する形でダミーメモリセル部２０４が設けられている。
【００６６】
クロックジェネレータ部２０は、外部から供給された外部クロック信号ＣＫを元に、半導体記憶装置の内部動作を制御する内部クロック信号を生成する。この内部クロック信号を基にして、パルス信号が、メインワードデコーダ２２１に沿って信号線を伝播する。その後、ダミーメインワードデコーダ２０２によるワード線活性化信号として、パルス信号がダミーメインワード線２００を伝播し、各ダミーサブワードデコーダ２０３に供給される。このダミーサブワードデコーダ２０３によるサブワード線活性化信号として、パルス信号がダミーサブワード線２０１を伝播してメモリセル配列２２３の中央部（ダミーメモリセル部２０４の中央部）で折り返されて、駆動セル２０５に供給される。この駆動セル２０５は、例えば、図４のインバータ３５に相当する回路要素であり、ダミーサブワード線２０１の活性化信号に応答して、ダミーデータ信号をダミービット線に供給する。ダミーデータ信号は、ダミービット線を伝播して、タイミング制御信号生成部２１２に到達する。タイミング制御信号生成部２１２は、上記経路を通って到来したダミーデータ信号から、センスアンプ２１０のデータ取り込みタイミングを制御するタイミング制御信号ΦＡを生成する。またクロック回路２１１はその他のタイミング制御のために、クロックジェネレータ部２０からの内部クロック信号に基づいて、タイミング制御信号ΦＢを生成する。
【００６７】
このように第３実施例においては、メインワード線及びサブワード線の階層化ワード構造がとられている場合に、各サブワード線に対応するダミーサブワード線を本発明の原理に従ってメモリセル配列の途中で折り返し、各サブワードデコーダに隣接したダミーワード線にダミーデータ信号を伝播させる構成となっている。これによって、各サブワード線によるアクセスに対して、メモリアクセスの位置に関わらず一定の信号遅延を達成することが出来ると共に、従来技術と比較して信号遅延時間を短くすることが出来る。従って、製造ばらつきに対する安定性に優れ、高速に動作可能な半導体記憶装置を提供することが出来る。
【００６８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００６９】
【発明の効果】
上記発明では、途中で折り返すダミーワード線を用いた経路でタイミング補償をすることにより、一定の配線遅延として、このダミーワード線の総延長に相当する遅延時間が常に含まれることになる。従って、メモリアクセスの位置に関わらず一定の信号遅延を達成することが出来ると共に、従来技術と比較して信号遅延時間を短くすることが出来る。これによって、製造ばらつきに対する安定性に優れ、高速に動作可能な半導体記憶装置を提供することが出来る。
【図面の簡単な説明】
【図１】タイミング補償用に入出力回路及びローデコーダから最も遠い経路を用いた場合のタイミングを説明するための図である。
【図２】タイミング制御信号生成部がセンスアンプ＆入出力回路部の右端に設けられた場合のタイミングを説明するための図である。
【図３】本発明の原理に従いタイミング補償用のタイミング制御信号を生成する構成を示す図である。
【図４】センスアンプ＆入出力回路部及びメモリ配列部の回路構成を示す図である。
【図５】クロックジェネレータ部の回路構成を示す回路図である。
【図６】ローデコーダ部の回路構成を示す回路図である。
【図７】本発明の第２実施例によるセンスアンプ＆入出力回路部及びメモリ配列部の回路構成を示す図である。
【図８】本発明の第３実施例による構成を示す図である。
【符号の説明】
１０  クロックジェネレータ部
１１  ローデコーダ部
１２  センスアンプ＆入出力回路部
１３  タイミング制御信号生成部
１４  メモリ配列部
２０  クロックジェネレータ部
２１  ローデコーダ部
２２  センスアンプ＆入出力回路部
２３  タイミング制御信号生成部
２４  メモリ配列部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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