(57)【特許請求の範囲】
【請求項１】
記憶装置であって、
データをストアするための第１のセル手段と、
前記第１のセル手段に結合され、ストアされたデータを検知するためかつストアされたデータを示す信号を出力するための第１の検知手段と、
前記第１の検知手段からの出力を受取るように結合された電流オフセット回路とを含み、前記電流オフセット回路は、データの検知中前記第１の検知手段および前記第１のセル手段双方によって引かれた電流に応答しかつこの電流と反比例の関係で電流を引くのに有効であり、
前記記憶装置がデータの検知中に引く電流は前記第１のセル手段にストアされたデータとは実質的に無関係になる、記憶装置。
【請求項２】
前記電流オフセット回路は、データをストアするための第２のセル手段と、前記第２のセル手段に結合されストアされたデータを検知するための第２の検知手段とを含み、前記第２のセル手段は前記第１のセル手段と実質的に同じ構成を有し、前記第２の検知手段は前記第１の検知手段と実質的に同じ構成を有し、前記第２のセル手段は前記第１の検知手段からの出力を受取るように結合されたワード選択線を有し、よって前記第２のセル手段は前記第１のセル手段にストアされたデータに基づき前記第２の検知手段により検知される、請求項１に記載の記憶装置。
【請求項３】
前記第１のセル手段は消去データ状態および非消去データ状態を有するフローティングゲートトランジスタであり、
前記第１の検知手段は、前記フローティングゲートトランジスタが消去データ状態にあるとき第１の電圧を生成し、前記フローティングゲートトランジスタが非消去データ状態にあるとき前記第１の電圧よりも大きな第２の電圧を生成する出力を有するセンスアンプであり、
前記電流オフセット回路は、前記フローティングゲートトランジスタと実質的に同じである平衡トランジスタと、前記センスアンプと実質的に同じである平衡アンプとを含み、前記平衡アンプは前記平衡トランジスタのデータ状態を検知するように結合され、
前記平衡トランジスタはゲートを有し、前記ゲートは前記第１の電圧よりも大きくかつ前記第２の電圧よりも小さいしきい値電圧を有し、
前記平衡トランジスタは消去データ状態にあり、
前記平衡トランジスタの前記ゲートは前記センスアンプの前記出力に結合され、よって前記平衡トランジスタは、前記フローティングゲートトランジスタが非消去データ状態にあるとき選択される、請求項１に記載の記憶装置。
【請求項４】
前記平衡トランジスタを部分的にプログラムして、選択されたときに前記平衡トランジスタを通る電流の流れを調整するための手段をさらに含む、請求項３に記載の記憶装置。
【請求項５】
前記第１のセル手段はシングルエンドの記憶装置である、請求項１に記載の記憶装置。
【請求項６】
半導体メモリであって、
フローティングゲートメモリセルと、フローティングゲートメモリセルに結合され前記メモリセルにストアされたデータを検知するための検知回路とを含み、前記検知回路は出力を有し、さらに、
フローティングゲート平衡セルと、フローティングゲート平衡セルに結合され前記平衡セルにストアされたデータを検知するための平衡回路とを含み、前記平衡回路は前記検知回路と実質的に同一であり、前記平衡セルは前記メモリセルと実質的に同一であり、
前記平衡セルはデータ読取りのためのワード線を有し、前記ワード線は前記検知回路出力に結合され、
前記平衡回路は、データの検知中前記検知回路および前記メモリセル双方によって引かれた電流に応答しかつこの電流と反比例の関係で電流を引くのに有効であり、前記半導体メモリがデータの検知中に引く電流は前記メモリセルにストアされたデータとは実質的に無関係になる、半導体メモリ。
【請求項７】
前記平衡セルは消去状態にある、請求項６に記載の半導体メモリ。
【請求項８】
前記検知回路は前記メモリセルが非消去状態にあるとき前記平衡セルのしきい値電圧を上回る電圧を出力する、請求項６に記載の半導体メモリ。
【請求項９】
前記平衡セルが前記検知回路により導通させられたとき前記平衡セルを通る電流の流れを調整するための手段をさらに含む、請求項８に記載の半導体メモリ。
【請求項１０】
半導体記憶装置であって、
データをストアするためのメモリセルを含み、前記メモリセルはメモリセルを選択するためのワード選択線およびビットセンス線を有し、さらに、
前記メモリセルにストアされたデータを検知するための前記メモリセルの前記ビットセンス線に結合された入力を有する検知回路を含み、前記検知回路はさらに前記検知されたデータを表わす出力を有し、さらに、
前記メモリセルと実質的に同じ構成を有する平衡セルを含み、前記平衡セルは平衡セルを選択するためのワード選択線およびビットセンス線を有し、さらに、
前記検知回路と実質的に同じ構成を有する平衡回路を含み、前記平衡回路は前記平衡セルにストアされたデータを検知するための前記平衡セルの前記ビットセンス線に結合された入力を有し、
前記検知回路の前記出力は前記平衡セルの前記ワード選択線に結合されて、前記平衡セルは選択され、したがって前記メモリセルにストアされたデータおよび前記データの検知に従い、前記平衡回路により検知され、
前記平衡セルには、前記メモリセルおよび前記検知回路が引く電流が前記平衡セルおよび前記平衡回路が引く電流と反比例の関係になるようにデータが記憶されており、
よって前記半導体記憶装置が引く電源電流は前記メモリセルによって検知されているデータと実質的に無関係である、半導体記憶装置。
【請求項１１】
前記平衡セルによって引かれる前記電流を調整するためのトリム回路をさらに含み、よって製造中のプロセス差による前記半導体記憶装置の素子間の電流の流れの相違を補償することができる、請求項１０に記載の半導体記憶装置。
【請求項１２】
前記メモリセルおよび前記平衡セルは、各々が消去状態および非消去状態を有するフローティングゲート装置であり、前記平衡セルは消去状態にある、請求項１０に記載の半導体記憶装置。
【請求項１３】
前記検知回路出力は、前記メモリセルが非消去状態にあるときのみ前記平衡セルのゲートしきい値電圧を上回る電圧である、請求項１２に記載の半導体記憶装置。
【請求項１４】
前記平衡セルによって引かれる前記電流を調整するためのトリム回路をさらに含み、よって製造中のプロセス差による前記半導体記憶装置の素子間の電流の流れの相違を補償することができる、請求項１３に記載の半導体記憶装置。
【請求項１５】
記憶装置であって、
行および列の格子に配置された複数のメモリセルを含み、前記メモリセルの各々は前記メモリセルが選択されたときに導通または非導通となるようにプログラム可能であり、さらに、
メモリセルの各列と関連付けられたセンスアンプを含み、前記センスアンプ各々の出力は、選択されたメモリセルの導通状態を示し、前記選択されたメモリセルおよび前記センスアンプには、前記選択されたメモリセルが導通状態にあるとき第１の大きさの電流が流れ、前記選択されたメモリセルおよび前記センスアンプには、前記選択されたメモリセルが非導通状態にあるとき第２の大きさの電流が流れ、さらに、
前記センスアンプ各々に関連付けられた平衡回路を含み、前記平衡回路は、前記センスアンプの出力に応答して、前記選択されたメモリセルが導通状態にあるとき前記第２の大きさに実質的に等しい電流の流れを生成し、かつ前記選択されたメモリセルが非導通状態にあるとき前記第１の大きさに実質的に等しい電流の流れを生成するためのものである、記憶装置。
【請求項１６】
前記平衡回路は各々、前記複数のメモリセルと実質的に構成が同一であるプログラム可能な平衡メモリセルを含み、前記平衡回路各々はさらに関連するセンスアンプと実質的に構成が同一である平衡センスアンプを含み、前記平衡メモリセルは前記平衡センスアンプに結合されて前記平衡メモリセルを流れる電流を検知し、
前記平衡メモリセルは前記関連するセンスアンプの出力線に結合されたワード選択線を含み、
前記平衡メモリセルは導通状態にある、請求項１５に記載の記憶装置。
【請求項１７】
前記メモリセルの各々は、選択のためのゲートと関連のセンスアンプに結合されるドレインとを有する第１のフローティングゲートトランジスタであり、前記平衡回路は第２のフローティングゲートトランジスタと前記関連のセンスアンプと実質的に同一である平衡センスアンプとを含み、前記第２のフローティングゲートトランジスタは前記平衡センスアンプに結合されたドレインと前記関連のセンスアンプの前記出力に結合された制御ゲートとを含み、前記第２のフローティングゲートトランジスタは消去状態にある、請求項１５に記載の記憶装置。
【請求項１８】
前記第２のフローティングゲートトランジスタを部分的にプログラムして、選択されたときに前記第２のフローティングゲートトランジスタの導電性を変化させるためのトリム回路をさらに含む、請求項１７に記載の記憶装置。
【発明の詳細な説明】
技術分野
本発明は、包括的には半導体メモリに関し、より特定的には、こうしたメモリにおいて使用される、セキュリティ特性が取入れられたセンスアンプに関する。
背景技術
スマートカード（ＩＣカードとしても知られている）は、見掛け上はクレジットカードに似ているが、よく知られている磁気ストライプよりもかなり多くの情報を記憶することができるマイクロチップが埋込まれた、財布サイズのプラスチックカードである。スマートカードはそのデータ記憶容量が増大しているため、他の科学技術では得ることができない情報記憶および伝達の新たな多数の可能性をもたらし、情報処理の世界の重要な部分となりつつある。
スマートカードは携帯性があるため、個人が全診察歴といった大量の重要なデータを財布に入れて運ぶことを可能にしている。スマートカードの他の応用例には、金融取引における使用が含まれ、たとえばスマートカードはフランスおよびドイツでは公衆電話で使用されている。シンガポールでは、スマートカードは日常の買物のための硬貨および紙幣に代わるものとして導入されている。
スマートカードには無限の可能な用途があるように思われるが、特に社会保険番号や注意を要する金融情報が記憶されている場合には、こうしたカードに記憶された情報への安全なアクセスが実際非常に重要になる。一般的なスマートカードでは、正しいパスワードを与えた場合に情報にアクセスすることが可能になる。パスワードの最もよくある形式は、典型的には数値キーで入力される６から８桁の数であるＰＩＮ（個人識別番号）である。理論上は、正しいＰＩＮが入力されない限り、カードにアクセスすることはできないため、もしカードを紛失したりカードが盗まれた場合には権限が付与されていないユーザは情報へのアクセスが与えられないことになる。
国際標準化機構（ＩＳＯ）は、スマートカードにおいて使用される電気コンタクトを規定した、スマートカード産業で採用される標準となるであろうＩＳＯ７８１６標準を生み出している。図６は、ＩＳＯ  ７８１６スマートカードが、スマートカード内に形成されたＩＣへのアクセスを与える電気コンタクトを含むことを示している。Ｃ１端子は内部のＩＣに電力（Ｖcc）を供給する。Ｃ３端子は、外部から与えられるクロック信号（ＣＬＫ）のための入力である。データはＣ７端子を通して読み書きされる。したがってＩＳＯ  ７８１６標準は、いかにして情報にアクセスし情報をカードに記憶させるかを規定する。しかしながらこの標準はスマートカードのセキュリティには対処していない。
一般的にスマートカードに含まれるマイクロチップは、Ｅ2ＰＲＯＭを用いてデータを記憶する。たとえば、マイクロチップテクノロジー社（Microchip Technology, Inc.）が製造する２４Ｃ０×ＳＣシリーズチップは、データ記憶のために１Ｋビットまたは２ＫビットのＥ2ＰＲＯＭアレイを含む。こうした不揮発性メモリを設計する際には、記憶された注意を要するデータを偶発的な破壊から守るように多大な注意を払わなければならない。このようなデータへの無許可のアクセスに対する、データのセキュリティも同様に重要であるが、これについては２４Ｃ０×ＳＣチップは対処していない。
スマートカードマイクロチップの集積回路販売業者の中には、正にこの目的のためにセキュリティ論理を設計に取入れているものもある。例として、本発明の譲受人であるアトメル社（Atmel Corp.）は、スマートカードＩＣであるＡＴ８８ＳＣ１０ｘを生産しており、これはデータへのセキュリティコードアクセスを特徴とする。このデバイスは、妥当コードの入力が何度か試みられそれが失敗に終わると、アクセスを永久的に不能にする。シーメンス社（Siemens Corp.）が製造するＳＬＥ４４３６  Ｍ１のような他のチップは、公開キーの記憶によるさらなる相手認証をもたらす。しかしながら、このようなセキュリティの特徴にもかかわらず、スマートカードのデータ記憶の内容が検出され得ることが認められている。
図７は、ワード選択線により選択される、メモリセルフローティングゲートトランジスタ１０からなる、Ｅ2ＰＲＯＭまたはフラッシュメモリといった典型的なメモリセルを示す。センスアンプ２０は、メモリセルの読取のために、ビット選択線によりゲート処理されるビットセンストランジスタ１２を通してメモリセルに結合される。一般的には、センスアンプ２０は多数のメモリセルのうち１つにより駆動される。ダミーセル１４およびその関連の回路４０は、プロセス差によるメモリセル間の相違を説明する補償回路の役割を果たす。
メモリセル１０の動作は周知である。要約すると、論理「０」または論理「１」はそれぞれ、トランジスタ１０のフローティングゲートの電荷をストアしない（消去される）またはストアする（消去されない）ことによって表わされる。フローティングゲートにストアされた電荷はゲートしきい値電圧を上昇させるため、セルが（ワード選択線をアサートすることにより）選択されると、トランジスタはこの上昇したゲートしきい値により非導通状態を保つ。逆に、消去されたセルにはこのような電荷はないため、セルを選択することによりトランジスタは導通する。
センスアンプ２０は、トランジスタ３１、３３および３５からなるバイアス回路２２を含む。電流ドライブ回路２４は、トランジスタ３０ならびにフィードバック回路３２および３４からなる。センスアンプの出力はＤＡＴＡＯＵＴで与えられる。
メモリセル１０が消去されて選択されると、このメモリセルは導通しノード２１を接地させる。その結果、トランジスタ３０は（トランジスタ３１を介して）強くオンし、トランジスタ３２はフィードバック回路３２および３４を通してオンする。トランジスタ３０、３２、１２および１０を通して接地への電流経路が生まれ、ノード２３が接地し、その結果ＤＡＴＡＯＵＴはローになる。
メモリセル１０が消去されずかつ選択されると、このセルは導通しない。フィードバック回路３２および３４は、トランジスタ３１をわずかにオンさせるのに十分な電位にノード２１を保つ。こうするとトランジスタ３０の導通が始まり、ノード２３はＶccに近づき、ＤＡＴＡＯＵＴはハイになる。
先の図７についての説明からわかるように、メモリセル１０が消去された状態にあるとき、メモリセルの検知の結果電流はセンスアンプ２０のトランジスタ３０および３２ならびにトランジスタ１０を通して接地に流れる。反対に、メモリセルが非消去状態にあるとき、このセルは選択されても導通せずトランジスタ３０および３２を通る電流の流れはない。したがって、センスアンプ２０の消費電力は、メモリセルの検知中、メモリセル１０のデータ内容次第で変動する。このようにして、メモリアレイにストアされたデータを含む１および０のパターンを、アレイを通してクロック動作をする一方で電源の電流の流れをモニタしクロックを電源電流の測定値と関連付けることにより、簡単に確かめることができる。
再び図６を参照すると、スマートカードはストアされたデータのセキュリティに対するこの種の攻撃に正にそのとおりに影響されやすいことがわかる。スマートカードのセキュリティは、Ｖcc端子（ＩＳＯ  ７８１６カードの場合はＣ１）に供給される電流の変化をモニタおよび記録し、一方でクロック信号をＣＬＫ端子Ｃ３に与えることによって、破ることができる。結果として得られる電源電流の波形は、スマートカードにストアされたデータにそのまま対応するため、人はスマートカードに組入れられたセキュリティ方策を避けて、保持されたデータを「読取る」ことができる。
スマートカードを安全にするための現在利用できる方法を超えたさらなるセキュリティ（安全性）をもたらすことができ、こうしたカードが権限を付与されていない人による攻撃によって傷付けられないようにする、記憶装置が必要である。電源電流をモニタすることによる無許可のアクセスから保護されるために安全性の高いメモリ回路を有することが望ましい。
発明の概要
本発明に従い、記憶装置は、メモリセルを有するメモリ回路と、メモリセルに含まれたデータを検知するためのセンスアンプとを含む。記憶装置はさらに、センスアンプの出力に結合された電流オフセット回路（平衡回路）を含む。オフセット回路は、メモリセルの検知されたデータに応答して動作し、メモリ回路が消費する電力の変化を相殺するように消費電力を増大または減少させる。具体的には、メモリセルにストアされた論理「１」が検知されたときには第１の電流がメモリ回路を流れ、メモリセルにストアされた論理「０」が検知されたときには第２の電流が流れる。オフセット回路はメモリ回路と反比例の関係で動作し、論理「１」が検知されたときには第２の電流の流れに実質的に等しい電流を引き、論理「０」が検知されたときには第１の電流の流れに実質的に等しい電流を引く。このようにして、記憶装置が引く電源電流の合計はほぼ一定のままであり、電源電流をモニタすることにより「１」が検知されているのかまたは「０」が検知されているのかを見分けることができないようになる。
本発明の他の実施例では、オフセット回路は、オフセット回路の電流の引きを調整するためのトリム回路を含む。こうして、オフセット回路の電流を微調整してプロセス差によるトランジスタ間の相違を説明することができる。
本発明のさらに他の実施例では、メモリアレイは、行列の格子に配置された複数のメモリセルを含む。メモリセルの各行は、関連するワード選択線を有する。メモリセルの各列は、対応するセンスアンプを有する。各センスアンプには、センスアンプと反比例の関係で動作する電流オフセット回路が関連付けられ、記憶装置が引く電源電流はメモリセルにストアされたデータの検知とは実質的に無関係になる。
【図面の簡単な説明】
図１は、本発明の記憶装置の包括的なブロック図である。
図２は、本発明に従う特定的なメモリ回路を示す。
図３は、図２に示したメモリ回路の代替実施例を示す。
図４は、トリム回路を示す。
図５は、本発明に従うメモリアレイを示す。
図６は、典型的なＩＣＯ  ７８１６スマートカードを示す。
図７は、典型的な先行技術によるメモリセルを示す。
本発明を実施するためのべストモード
図１を参照して、本発明に従う記憶装置は、メモリセル１０２に記憶されたデータを検知するためのセンスアンプ１００を含む。メモリセルは、ビット選択トランジスタ１０６ａを導通させるビット選択線をアサートし、かつワード選択線をアサートすることにより、センスアンプ１００に対しゲート処理される。ダミーセル１０４がビット選択トランジスタ１０６ｂを介してセンスアンプに結合されて、センスアンプにより検知された複数のメモリセル間のプロセス差を補償する。記憶装置は、ビット選択トランジスタ２０６ａを通して平衡アンプ２００に結合された平衡セルからなる平衡回路を含む。ダミーセル２０４もまたビット選択トランジスタ２０６ｂを介して平衡アンプ２００に結合される。ビット選択トランジスタ１０６ａ、１０６ｂ、２０６ａおよび２０６ｂは、同じ選択線によって駆動される。センスアンプ１００の出力は平衡セル２０２のワード選択に結合される。
なお、Ｅ2ＰＲＯＭおよびフラッシュメモリのようなシングルエンドのシリアル記憶装置には多数の設計がある。本発明は、こうした装置のいずれでも使用できるという利点を有する。したがって、本発明の実施例の数はシングルエンドのメモリ回路設計の数と同じである。よって、以下の説明は図７に示した回路について行なわれる。しかしながら、この回路は単に例示として挙げたものであり本発明はいかなるメモリ設計にも容易に対応できることが理解される。
図２は、図７に開示した回路を用いた、図１で概要を示した本発明の具体的な実施例を示す。図２では、平衡回路は記憶装置を含む回路を複製したものであることがわかる。平衡回路を構成する素子は、たとえば平衡セル１０′および平衡アンプ２０′、４０′のようにダッシュ記号付きの参照番号で示されている。ワード選択線はメモリセル１０およびダミーセル１４に結合される。平衡セル１０′およびダミーセル１４′はセンスアンプ２０の出力に結合される。さらに、平衡セル１０′は消去された状態になるように予めプログラムされている。
図２の回路の動作について説明する。最初に、センスアンプ２０が導通しているメモリセルを読取っている状態について考える、すなわちフローティングゲートトランジスタ１０は消去された状態にある（通常は論理「０」として識別される）。トランジスタは消去されているため、選択されたときには導通し接地に電流を流す。こうしてセンスアンプ出力ＤＡＴＡＯＵＴは接地に駆動される。ＤＡＴＡＯＵＴはローであるため、平衡セル１０′はオフ状態のままでありしたがって導通していない。この状況における装置に対するソース電流Ｉzeroは以下のとおりである。
Ｉzero＝Ｉsense zero＋Ｉbalance quiescent＋Ｉmemory cell
式中、Ｉsense zeroは、導通しているメモリセル１０を検知したときのセンス回路２０および４０の電流の引きである。
Ｉbalance quiescentは、非導通状態の平衡セル１０′を検知したときの平衡回路２０′および４０′の電流の引きである。
Ｉmemory cellは、導通しているメモリセル１０によって引かれる電流である。
次に、センスアンプ２０が導通していないメモリセルを読取っているすなわちフローティングゲートトランジスタ１０が非消去状態にある（通常は論理「１」として識別される）状況について考える。この状態では、トランジスタのゲートしきい値は上昇しているので選択されたときには非導通状態のままである。これによりセンスアンプ出力ＤＡＴＡＯＵＴはハイになる。平衡セル１０′が消去された状態にあることを思い出してみると、ハイであるＤＡＴＡＯＵＴは平衡セルをオンし、導通させる。この状態における総電流消費Ｉoneは以下のとおりである。
Ｉone＝Ｉsense quiescent＋Ｉbalance zero＋Ｉbalance cell
式中、Ｉsense quiescentは非導通状態のメモリセル１０を検知したときのセンス回路１０−１６、２０および４０の電流の引きである。
Ｉbalance zeroは、導通している平衡セル１０′を検知したときの平衡回路１０′−１６′、２０′および４０′の電流の引きである。
Ｉbalance cellは、導通している平衡セル１０′が引く電流である。
メモリ回路１０−４０は平衡回路１０′−４０′と同一であるため、以下は真である。
Ｉsense zero     ＝Ｉbalance zero
Ｉsense quiescent＝Ｉbalance quiescent
Ｉmemory cell    ＝Ｉbalance cell
したがって、Ｉzero＝Ｉoneが導かれる。すなわち、本発明の記憶装置が消費する電源電流はメモリセル１０に記憶されたデータと無関係である。さらに、図１の概略図を参照して先に述べたように、本発明は当該技術では既知のいかなるシングルエンドのメモリ回路とでも機能するようにできる。なおさらに、メモリ設計の中には、Ｉzero＝Ｉoneの関係が真に保たれる場合たとえば図７のメモリ回路といったような何らかの素子を共有できるようにするものがある。図３は、図７の回路を用いたそうした記憶装置の実施例を示す。センスアンプ２０のトランジスタ３０−３５は平衡アンプ２０″における３０′−３５′として複製されている。補償回路４２はこの２つのアンプにより共有される。図２のように、平衡セル１０′は消去された状態になるように予めプログラムされ、センスアンプの出力ＤＡＴＡＯＵＴによって駆動される。
センスアンプ２０が導通しているメモリセルを読取っている状況（論理「０」）では、電流の式は以下のとおりになる。
Ｉzero＝Ｉsense zero＋Ｉbalance quiescent＋Ｉmemory cell＋Ｉc
Ｉsense zeroは、導通しているメモリセル１０を検知しているときのセンス回路２０の電流の引きである。
Ｉbalance quiescentは、非導通状態の平衡セル１０′を検知しているときの平衡回路２０′の電流の引きである。
Ｉmemory cellは、導通しているメモリセル１０が引く電流である。
Ｉcは、メモリセル１０が導通しており平衡セル１０′が導通していないとき補償回路４２ならびにトランジスタ１６および１４が引く電流である。
センスアンプ２０が導通していないメモリセルを読取っている状況（論理「１」）では、電流の式は以下のとおりになる。
Ｉone＝Ｉsense quiescent＋Ｉbalance zero＋Ｉbalance cell＋Ｉc’
式中、Ｉsense quiescentは導通していないメモリセル１０を検知しているときのセンス回路２０の電流の引きである。
Ｉbalance zeroは、導通している平衡セル１０′を検知しているときの平衡回路２０′の電流の引きである。
Ｉbalance cellは、導通している平衡セル１０′が引く電流である。
Ｉc’は、メモリセル１０が導通しておらず平衡セル１０′が導通しているときの補償回路４２ならびにトランジスタ１６および１４が引く電流である。
メモリセンスアンプ２０ならびにビットおよびワード選択トランジスタ１２および１０は、平衡アンプ２０′ならびにビットおよびワード選択トランジスタ１２′および１０′に等しいため、以下は真である。
Ｉsense zero     ＝Ｉbalance zero
Ｉsense quiescent＝Ｉbalance quiescent
Ｉmemory cell    ＝Ｉbalance cell
Ｉc＝Ｉc’
したがって、図２の実施例と同様、図３の実施例についてもＩzero＝Ｉoneは真のままである。
図４は、図１に示したトリム回路２０８の典型的な回路実現化例を示す。トリム回路２０８は、平衡セル２０２のゲート電流を調整して、テスト中の電流整合能力をもたらし、より一般的には微調整して製造プロセス差を補償するのに用いられる。図４を参照して、トリム回路２０８を取入れた本発明の記憶装置の実施例は図３の実施例から得られるものである。メモリセル１０はセンスアンプ２０に結合される。平衡セル１０′は選択トランジスタ１２′およびパストランジスタ１１を介して平衡アンプ２０″に結合される。平衡セル１０′はトリム回路２０８に結合される。センスアンプ２０の出力はトランジスタ１１を駆動する。
トリム回路２０８は、直列接続された抵抗器Ｒ1−Ｒ5からなる。直列の溶断可能なリンクＦ1−Ｆ5が一連の抵抗器と並列に結合される。この一連の抵抗器は、平衡セル１０′のゲートを駆動するプログラム可能な分圧器として働く。分圧器は、１つ以上の適切なヒューズを溶断することによって簡単にプログラムされる。このように分圧器を調整することにより、平衡セル１０′を部分的に導通させることができる。こうして、平衡セルの電流の引きを製造中に微調整してプロセス差を補償することができる。図４は平衡セル１０′を予めバイアスする可変分圧器を与える一連の抵抗器を示しているが、プログラム可能な電圧レベルを与える多数の同様の回路をトリム回路のために使用することができ、これは当業者の範囲内になると考えられる。
次に図５を参照すると、本発明をメモリアレイに容易に適応させることができるのがわかる。シリアル記憶装置は１つのセンスアンプを用いるのに対し、メモリアレイはメモリセルの各列に対し１つずつとして、２つ以上のセンスアンプを用いる。図５は、このようなメモリセルのアレイにおけるメモリセル１０Ａの１つの列に本発明を適用したものを示す。これは記憶装置における各列のセンスアンプについて繰返される。
列はビット選択線ＢＩＴnを介して選択され、ワード選択線は行ＷＯＲＤ0…ＷＯＲＧn-1を選択する。列における特定のメモリセルが選択されると、選択されたセルは選択されていないセルから効果的に分離される。所与の選択されたメモリセルに対し、結果として回路は図１−３および前記の電流の式との関連で上述したのと同じ態様で振る舞う。このようにして、各センスアンプに対応する平衡回路を与えることにより、記憶装置を通して引かれる電流の合計は、読取られている０および１のパターンと関係なく実質的に一定のままである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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