(57)【特許請求の範囲】
【請求項１】
ビットセルに連結されたビットライン対のデータを感知増幅するセンス増幅器を駆動する半導体メモリ装置のセンス増幅器駆動回路において、
直列連結される複数個の遅延反転器を備え、
前記遅延反転器のうち少なくとも一つは出力に直列で連結され、ゲートが入力に共通連結される複数個のＮＭＯＳトランジスタを備え、前記ＮＭＯＳトランジスタのチャネル幅／複数のＮＭＯＳトランジスタのチャネル長さの合計の比率は前記ビットセルのパストランジスタのチャネル幅／長さの比率と等しいことを特徴とするセンス増幅器駆動回路。
【請求項２】
前記ＮＭＯＳトランジスタのチャネル長さは、前記ビットセルのパストランジスタのチャネル長さと等しいことを特徴とする請求項１に記載のセンス増幅器駆動回路。
【請求項３】
前記ＮＭＯＳトランジスタのチャネル幅は前記ビットセルのパストランジスタのチャネル幅と異なることを特徴とする請求項２に記載のセンス増幅器駆動回路。
【請求項４】
前記少なくとも一つの遅延反転器は、前記ＮＭＯＳトランジスタの一つと接地電圧との間に連結され、ゲートが前記入力に連結される他のＮＭＯＳトランジスタと、前記他のＮＭＯＳトランジスタと並列に連結されるヒューズをさらに備えることを特徴とする請求項１に記載のセンス増幅器駆動回路。
【請求項５】
前記少なくとも一つの遅延反転器は、前記出力にドレインが連結されゲートが前記入力に連結され、ソースが電源電圧に連結されるＰＭＯＳトランジスタをさらに備えることを特徴とする請求項１に記載のセンス増幅器駆動回路。
【請求項６】
前記遅延反転器のうち初段の遅延反転器の入力には外部から印加される外部クロックによって発生され所定のパルス区間を有する内部クロックが入力されることを特徴とする請求項１に記載のセンス増幅器駆動回路。
【請求項７】
前記遅延反転器のうち最後段の遅延反転器の出力から前記センス増幅器を駆動するセンス増幅器駆動信号が出力されることを特徴とする請求項１に記載のセンス増幅器駆動回路。
【請求項８】
ビットセルに連結されたビットライン対のデータを感知増幅するセンス増幅器を駆動する半導体メモリ装置のセンス増幅器駆動回路において、
直列連結される複数個の遅延反転器を備え、
前記遅延反転器のうち少なくとも一つは、
出力に直列に連結されゲートが入力に共通連結される複数個のＮＭＯＳトランジスタと、出力に並列に連結されゲートが入力に共通連結される複数個のＰＭＯＳトランジスタを備え、
前記ＮＭＯＳトランジスタのチャネル幅／複数のＮＭＯＳトランジスタのチャネル長さの合計の比率は前記ビットセルのパストランジスタのチャネル幅／長さの比率と等しいことを特徴とするセンス増幅器駆動回路。
【請求項９】
前記ＮＭＯＳトランジスタのチャネル長さは前記ビットセルのパストランジスタのチャネル長さと等しいことを特徴とする請求項８に記載のセンス増幅器駆動回路。
【請求項１０】
前記ＮＭＯＳトランジスタのチャネル幅は前記ビットセルのパストランジスタのチャネル幅と異なることを特徴とする請求項９に記載のセンス増幅器駆動回路。
【請求項１１】
前記少なくとも一つの遅延反転器は、前記ＮＭＯＳトランジスタの一つと接地電圧との間に連結されゲートが前記入力に連結される他のＮＭＯＳトランジスタと、前記他のＮＭＯＳトランジスタと並列に連結されるヒューズをさらに備えることを特徴とする請求項８に記載のセンス増幅器駆動回路。
【請求項１２】
前記ＰＭＯＳトランジスタのソースは電源電圧に連結されることを特徴とする請求項８に記載のセンス増幅器駆動回路。
【請求項１３】
前記遅延反転器のうち初段の遅延反転器の入力には外部から印加される外部クロックによって発生され所定のパルス区間を有する内部クロックが入力されることを特徴とする請求項８に記載のセンス増幅器駆動回路。
【請求項１４】
前記遅延反転器のうち最後段の遅延反転器の出力から前記センス増幅器を駆動するセンス増幅器駆動信号が出力されることを特徴とする請求項８に記載のセンス増幅器駆動回路。
【請求項１５】
ビットセルに連結されたビットライン対のデータを感知増幅するセンス増幅器を駆動する半導体メモリ装置のセンス増幅器駆動回路において、
直列連結される複数個の遅延反転器を備え、
前記遅延反転器のうち少なくとも一つは、
出力に直列に連結されゲートが入力に共通連結される複数個のＮＭＯＳトランジスタと、
前記出力に直列に連結されゲートが前記入力に共通連結される複数個のＰＭＯＳトランジスタを備え、
前記ＮＭＯＳトランジスタのチャネル幅／複数のＮＭＯＳトランジスタのチャネル長さの合計の比率は前記ビットセルのパストランジスタのチャネル幅／長さの比率と等しいことを特徴とするセンス増幅器駆動回路。
【請求項１６】
前記ＮＭＯＳトランジスタのチャネル長さは前記ビットセルのパストランジスタのチャネル長さと等しいことを特徴とする請求項１５に記載のセンス増幅器駆動回路。
【請求項１７】
前記ＮＭＯＳトランジスタのチャネル幅は前記ビットセルのパストランジスタのチャネル幅と異なることを特徴とする請求項１６に記載のセンス増幅器駆動回路。
【請求項１８】
前記少なくとも一つの遅延反転器は、前記ＮＭＯＳトランジスタの一つと接地電圧との間に連結されゲートが前記入力に連結される他のＮＭＯＳトランジスタと、前記他のＮＭＯＳトランジスタと並列に連結されるヒューズをさらに備えることを特徴とする請求項１５に記載のセンス増幅器駆動回路。
【請求項１９】
前記ＰＭＯＳトランジスタの一つのソースは電源電圧に連結されることを特徴とする請求項１５に記載のセンス増幅器駆動回路。
【請求項２０】
前記遅延反転器のうち初段の遅延反転器の入力には外部から印加される外部クロックによって発生され、所定のパルス区間を有する内部クロックが入力されることを特徴とする請求項１５に記載のセンス増幅器駆動回路。
【請求項２１】
前記遅延反転器のうち最後段の遅延反転器の出力から前記センス増幅器を駆動するセンス増幅器駆動信号が出力されることを特徴とする請求項１５に記載のセンス増幅器駆動回路。
【請求項２２】
メモリセルのパストランジスタに連結されたビットラインを駆動するセンス増幅器をイネーブルにさせるセンス増幅器イネーブル信号を発生するセンス増幅器駆動回路において、
前記センス増幅器イネーブル信号を発生するインバータを備え、
前記インバータは前記パストランジスタと同じ導電性（Ｃｏｎｄｕｃｔｉｖｉｔｙ）タイプの複数個の直列連結されたＭＯＳトランジスタを備え、
前記複数個のＭＯＳトランジスタは、前記パストランジスタのチャネル幅／長さの比率（ｃｈａｎｎｅｌ  ｗｉｄｔｈ／ｌｅｎｇｔｈ  ｒａｔｉｏ）と実質的に等しい各ＭＯＳトランジスタのチャネル幅／複数のＭＯＳトランジスタのチャネル長さの合計の比率を有することを特徴とするセンス増幅器駆動回路。
【請求項２３】
前記複数個のＭＯＳトランジスタのチャネル長さの合計は前記パストランジスタのチャネル長さと実質的に等しいことを特徴とする請求項２２に記載のセンス増幅器駆動回路。
【請求項２４】
前記複数個のＭＯＳトランジスタのチャネル幅は前記パストランジスタのチャネル幅と異なることを特徴とする請求項２３に記載のセンス増幅器駆動回路。
【請求項２５】
前記インバータは、第１電源ノードに連結されるソース電極を有する少なくとも一つのＰＭＯＳトランジスタと、前記少なくとも一つのＰＭＯＳトランジスタのドレイン電極と第２電源ノードとの間に連結される直列連結された複数個のＮＭＯＳトランジスタを備え、前記少なくとも一つのＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタのゲート電極は共通に連結されることを特徴とする請求項２２に記載のセンス増幅器駆動回路。
【請求項２６】
前記インバータは、前記直列に連結されたＮＭＯＳトランジスタの少なくとも一つと並列に連結されるヒューズをさらに備えることを特徴とする請求項２５に記載のセンス増幅器駆動回路。
【請求項２７】
前記インバータは、第１電源ノードに連結されるソース電極を有するＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタのドレイン電極と第２電源ノードとの間に連結される直列連結された複数個のＮＭＯＳトランジスタを具備し、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタのゲート電極は共通に連結されることを特徴とする請求項２２に記載のセンス増幅器駆動回路。
【請求項２８】
前記インバータは、第１電源ノードに共通連結されるソース電極を有する複数個のＰＭＯＳトランジスタと、共通連結される前記ＰＭＯＳトランジスタのドレイン電極と第２電源ノードとの間に連結される直列連結された複数個のＮＭＯＳトランジスタを具備し、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタのゲート電極は共通に連結されることを特徴とする請求項２２に記載のセンス増幅器駆動回路。
【請求項２９】
前記インバータは、第１電源ノードに連結されるソース電極を有する直列連結された複数個のＰＭＯＳトランジスタと、前記直列連結されたＰＭＯＳトランジスタのドレイン電極と第２電源ノードとの間に連結される直列連結された複数個のＮＭＯＳトランジスタを備え、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタのゲート電極は共通に連結されることを特徴とする請求項２２に記載のセンス増幅器駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置のセンス増幅器駆動回路に関する。
【０００２】
【従来の技術】
一般的に、半導体メモリ装置は複数個のビットセル、すなわちメモリセルを備え、また読出し動作時ビットセルに連結されたビットライン対のデータを感知増幅する複数個のセンス増幅器を具備する。センス増幅器はセンス増幅器駆動回路によって駆動され、センス増幅器駆動回路は外部から印加される外部クロックを受信してセンス増幅器を駆動するための駆動信号を発生する。
【０００３】
図１はＳＲＡＭの一部を示す図であり、図２は図１に示されたＳＲＡＭで読出し動作時の各信号の波形図である。図１を参照すると、ＳＲＡＭビットセル１１はＰＭＯＳトランジスタＰ１１、Ｐ１２とＮＭＯＳトランジスタＮ１１、Ｎ１２で構成されるラッチ１１１とＮＭＯＳパストランジスタＮ１３、Ｎ１４を含む。
【０００４】
図２に示した通り、ワードラインＷＬが論理的“ハイ”状態に活性化されればパストランジスタＮ１３、Ｎ１４がターンオンされ、ビットセルのラッチ１１１に保存されたデータがビットライン対ＢＬ、ＢＬＢを通して出力（Develop）される。次いで、センス増幅器１３がセンス増幅器駆動回路１５によって発生された駆動信号ＳＡＥＮに応答してビットライン対ＢＬ、ＢＬＢのデータを感知して増幅する。
【０００５】
ところが、センス増幅器１３によるセンシング動作が安定的になされるためにはビットセルのラッチ１１１に保存されたデータがビットライン対ＢＬ、ＢＬＢを通して十分に出力された後センス増幅器駆動信号ＳＡＥＮが活性化されるべきである。例えば、図２に示した通り、ワードラインＷＬが活性化された時点からビットセルのラッチ１１１に保存されたデータがビットライン対ＢＬ、ＢＬＢを通して所定の有効レベルまで十分に出力される時点までの時間をＴｂｉｔとし、ワードラインＷＬが活性化する時点、すなわちセンス増幅器駆動回路１５に入力される内部クロックＩＣＫが活性化する時点からセンス増幅器駆動信号ＳＡＥＮが活性化される時点までの時間をＴｄとする場合、ＴｄはＴｂｉｔと等しいかＴｂｉｔよりやや大きくするべきである。内部クロックＩＣＫは外部から印加される外部クロックによって発生し、所定のパルス区間を有する信号である。
【０００６】
言い換えればＴｄがＴｂｉｔより小さい場合はセンス増幅器１３によるセンシング動作が安定的にになされない場合があり、ＴｄがＴｂｉｔより大きすぎる場合はセンシング動作が遅くなる。従って、ＴｄはＴｂｉｔよりやや大きい程度であるべきであり、望ましくはＴｄがＴｂｉｔと同じであるのがよい。従って、ＳＲＡＭ半導体装置を設計する時はＴｂｉｔを正確に予測した後Ｔｂｉｔと同じかやや大きい期間のＴｄを生成するセンス増幅器駆動回路１５を設計すべきである。
【０００７】
Ｔｂｉｔは色々の要素によって影響を受けるが、最も大きく影響を及ぼす要素はビットライン対ＢＬ、ＢＬＢの寄生容量と寄生抵抗によるＲＣ遅延及びビットライン対ＢＬ、ＢＬＢを駆動するパストランジスタＮ１３、Ｎ１４の特性である。ビットライン対ＢＬ、ＢＬＢの寄生容量と寄生抵抗及びパストランジスタＮ１３、Ｎ１４の特性は製造工程、動作電圧、及び温度によって変化が激しく、よってＴｂｉｔも製造工程、動作電圧、及び温度によって変化する。
【０００８】
図３は図１に示されたセンス増幅器駆動回路の回路図である。
【０００９】
図３に示した通り、センス増幅器駆動回路１５は直列連結される複数個の遅延反転器３１、３３、３５、３７を備える。ここでは四つの遅延反転器が示されているが、必要に応じてセンス増幅器駆動回路１５は四つ以外の偶数個の遅延反転器を具備することができる。遅延反転器３１、３３、３５、３７は入力に入力される信号を所定時間遅延反転させ出力に出力させるよう働く。
【００１０】
一番目の遅延反転器３１の入力には外部から印加される外部クロックによって発生され所定のパルス区間を有する内部クロックＩＣＫが入力され、内部クロックＩＣＫがＴｄ（遅延反転器の総遅延時間）だけ遅延されたセンス増幅器駆動信号ＳＡＥＮが最後の遅延反転器３７の出力から出力される。
【００１１】
図４は図３に示された遅延反転器の従来の回路を示し、図５は図３に示した遅延反転器の他の従来の回路を示す。
【００１２】
図４を参照すると、従来の遅延反転器はＰＭＯＳトランジスタＰ４１、ＮＭＯＳトランジスタＮ４１、キャパシタンスＣ４１、Ｃ４２と抵抗Ｒ４１、Ｒ４２で構成されるＲＣ遅延要素、及び遅延時間を可変させるためのヒューズＦ４１を備える。図５を参照すると、他の従来の遅延反転器はＰＭＯＳトランジスタＰ５１とベータ比率（Beta ratio、β）（長さに対する幅の比率）が小さいＮＭＯＳトランジスタＮ５１を含む単純なインバータの形態を呈する。
【００１３】
【発明が解決しようとする課題】
ところが、図４または図５に示された遅延反転器で構成される従来のセンス増幅器駆動回路の問題点は製造工程、動作電圧、及び温度の変化に伴うＴｂｉｔの変化にＴｄが追従しないことである。言い換えれば製造工程、動作電圧、及び温度が変ればＴｂｉｔの変化は大きくなるが、Ｔｄの変化は比較的に少なくなり、よってＴｄがＴｂｉｔより小さくなるかＴｄがＴｂｉｔより大きすぎるようになる場合がある。この場合は前述したようにセンス増幅器１３によるセンシング動作が安定的になされないかセンシング速度が遅くなる。
【００１４】
図６は図４に示した遅延反転器で構成される従来のセンス増幅器駆動回路を備えるＳＲＡＭにおいてＴｄとＴｂｉｔをシミュレーションした結果を示すグラフであり、図７は図６のシミュレーションに使用された製造工程（PROCESS）、動作電圧（OPERATING VOLTAGE）、及び温度（TEMPERATURE）を変化させた条件（CONDITION）を示すテーブルである。図７において動作電圧においてＨＩＧＨは動作電圧が１．３５ボルトの場合を示し、ＬＯＷは動作電圧が１．０５ボルトの場合を示す。温度においてＬＯＷは温度が-５５℃の場合を示し、ＨＩＧＨは温度が１２５℃の場合を示す。製造工程においてＦＡＳＴはシミュレーションに使用された工程パラメータが０．１３μｍ  ＣＭＯＳ工程の高速パラメータの場合を示し、ＳＬＯＷはシミュレーションに使用された工程パラメータが０．１３μｍＣＭＯＳ工程の低速パラメータの場合を示す。
【００１５】
図６を参照すれば、条件（１１）以外の条件下ではＴｄとＴｂｉｔが等しくなく現われ、特にＳＲＡＭの性能が最も悪化する最悪の条件（Worst condition）（条件１６）ではＴｄがＴｂｉｔより大きすぎることが分かる。この場合は前述したようにセンス増幅器１３によるセンシング速度が遅くなり、つまりＳＲＡＭの性能が落ちる。
【００１６】
言い換えれば、従来のセンス増幅器駆動回路を備えるＳＲＡＭでは工程の変化、動作電圧の変化、または温度の変化に伴うＴｂｉｔの変化にＴｄが追従しない。これは、図１に示したビットライン対ＢＬ、ＢＬＢのＲＣ遅延要素と図４に示した遅延反転器のＲＣ遅延要素とが条件によって相異なる特性を有し、また図１に示したパストランジスタＮ１３、Ｎ１４の駆動能力と図４に示された遅延反転器の駆動能力が条件によって相異なる特性を有するからである。
【００１７】
本発明は前述した問題点を解決するために案出されたもので、その目的は全ての条件下でＴｂｉｔの変化にＴｄが追従（Tracking）でき、最悪の条件下でもＴｄがＴｂｉｔより大きすぎるようになることを防止してセンシング速度が落ちることを防止できるＳＲＡＭのセンス増幅器駆動回路を提供するところにある。
【００１８】
【課題を解決するための手段】
前述した技術的課題を達成するための本発明の一態様によるＳＲＡＭのセンス増幅器駆動回路は、直列連結される複数個の遅延反転器を備え、前記遅延反転器のうち少なくとも一つは出力に直列に連結されゲートが入力に共通連結される複数個のＮＭＯＳトランジスタを備え、前記ＮＭＯＳトランジスタのチャネル幅／複数のＮＭＯＳトランジスタのチャネル長さの合計の比率は前記ＳＲＡＭ内のビットセルのパストランジスタのチャネル幅／長さの比率と等しいことを特徴とする。
【００１９】
望ましい実施形態によれば、前記ＮＭＯＳトランジスタの長さは前記ビットセルのパストランジスタの長さと等しく、前記ＮＭＯＳトランジスタの幅は前記ビットセルのパストランジスタの幅と異なる。
【００２０】
前記技術的な課題を達成するための本発明の他の一態様によるＳＲＡＭのセンス増幅器駆動回路は、直列連結される複数個の遅延反転器を備え、前記遅延反転器のうち少なくとも一つは、出力に直列で連結されゲートが入力に共通連結される複数個のＮＭＯＳトランジスタ、及び前記出力に並列に連結されゲートが前記入力に共通連結される複数個のＰＭＯＳトランジスタを備え、前記ＮＭＯＳトランジスタのチャネル幅／複数のＮＭＯＳトランジスタのチャネル長さの合計の比率は前記ビットセルのパストランジスタのチャネル幅／長さの比率と等しいことを特徴とする。
【００２１】
望ましい実施形態によれば、前記ＮＭＯＳトランジスタの長さは前記ビットセルのパストランジスタの長さと等しく、前記ＮＭＯＳトランジスタの幅は前記ビットセルのパストランジスタの幅と異なる。
【００２２】
前述した技術的な課題を達成するための本発明のさらに他の一態様によるＳＲＡＭのセンス増幅器駆動回路は、直列連結される複数個の遅延反転器を備え、前記遅延反転器のうち少なくとも一つは、出力に直列に連結されゲートが入力に共通連結される複数個のＮＭＯＳトランジスタ、及び前記出力に直列で連結されゲートが前記入力に共通連結される複数個のＰＭＯＳトランジスタを備え、前記ＮＭＯＳトランジスタの総ベータ比率は前記ビットセルのパストランジスタのベータ比率と等しいことを特徴とする。
【００２３】
望ましい実施形態によれば、前記ＮＭＯＳトランジスタの長さは前記ビットセルのパストランジスタの長さと等しく、前記ＮＭＯＳトランジスタの幅は前記ビットセルのパストランジスタの幅と異なる。
【００２４】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付した図面及び添付図面に記載された内容を参照すべきである。
【００２５】
以下、添付した図面に基づき本発明の望ましい実施形態を説明することによって本発明を詳述する。各図面に示された同一な参照符号は同一な部材を付する。
【００２６】
図８はＳＲＡＭに使用される本発明に係るセンス増幅器駆動回路の回路図であり、図９は図８に示された遅延反転器の一実施形態を示す。
【００２７】
図８を参照すると、本発明に係るセンス増幅器駆動回路は直列連結される複数個の遅延反転器８１、８３、８５、８７を備える。ここでは四つの遅延反転器が示されているが、必要に応じて本発明に係るセンス増幅器駆動回路は四つ以外の偶数個の遅延反転器を具備することができる。遅延反転器８１、８３、８５、８７は入力に入力される信号を所定時間遅延反転させ出力に出力する役割を果たす。
【００２８】
初段の遅延反転器８１の入力には外部から印加される外部クロックによって発生され、所定のパルス区間を有する内部クロックＩＣＫが入力され内部クロックＩＣＫがＴｄ（遅延反転器の総遅延時間）だけ遅延されたセンス増幅器駆動信号ＳＡＥＮが最後段の遅延反転器８７の出力から出力される。
【００２９】
図９を参照すると、一実施形態による遅延反転器はＮＭＯＳトランジスタＮ９１ないしＮ９４、ＰＭＯＳトランジスタＰ９１、キャパシタンスＣ９１、Ｃ９２、及びヒューズＦ９１を具備する。ＮＭＯＳトランジスタＮ９１ないしＮ９４は出力ＯＵＴと接地電圧ＶＳＳとの間に直列に連結され、ゲートが入力ＩＮに共通連結される。ＰＭＯＳトランジスタＰ９１は出力ＯＵＴと電源電圧ＶＣＣとの間に連結されゲートが入力ＩＮに連結される。
【００３０】
キャパシタンスＣ９１はソースとドレインが共通連結されるＰＭＯＳトランジスタで構成され、出力ＯＵＴと電源電圧ＶＣＣとの間に連結される。キャパシタンスＣ９２はソースとドレインが共通連結されるＮＭＯＳトランジスタで構成され、出力ＯＵＴと接地電圧ＶＳＳとの間に連結される。ヒューズＦ９１はオープンまたはショートさせることによって遅延反転器の遅延時間を可変させるためのもので、ＮＭＯＳトランジスタＮ９４と並列に連結される。
【００３１】
特に、ＮＭＯＳトランジスタＮ９１ないしＮ９３の総ベータ比率（全長に対する幅の比率）は、ＳＲＡＭに含まれるビットセルのパストランジスタ（図１のＮ１３またはＮ１４）の特性に追従させるため、前記ビットセルのパストランジスタのベータ比率と等しく設計される。言い換えれば、工程の変化、動作電圧の変化、または温度の変化に伴うＴｂｉｔの変化にＴｄを追従させるためＮＭＯＳトランジスタＮ９１ないしＮ９３の総ベータ比率は前記ビットセルのパストランジスタのベータ比率と等しく設計される。特にＮＭＯＳトランジスタＮ９１ないしＮ９３の長さはビットセルのパストランジスタ（図１のＮ１３またはＮ１４）の長さと等しく設計され、ＮＭＯＳトランジスタＮ９１ないしＮ９３の幅は前記ビットセルのパストランジスタの幅と相違するように設計される。
【００３２】
さらに詳しく説明すれば、Ｔｂｉｔはビットセルのパストランジスタ（図１のＮ１３またはＮ１４）の特性によって大きな影響を受ける。ところが、前記パストランジスタはビットセルの内部に含まれるため小さな幅（Width）を有し、このパストランジスタの幅は周辺回路ブロックで使用できるトランジスタの最小幅に比べて遥かに小さい。従って、周辺回路ブロックに位置するセンス増幅器駆動回路においてＮＭＯＳトランジスタＮ９１ないしＮ９３のベータ比率を前記パストランジスタのベータ比率と等しくするためには、ＮＭＯＳトランジスタＮ９１ないしＮ９３の長さは前記パストランジスタの長さと等しく設計し、ＮＭＯＳトランジスタＮ９１ないしＮ９３の幅は前記パストランジスタの幅と相違するように設計すべきである。
【００３３】
β＝Ｗ／Ｌ      …（１）
β＝０．１６μｍ／０．１３μｍ＝１．２３      …（２）
β＝０．１６μｍ×３／０．１３μｍ×３＝０．４８μｍ／０．３９μｍ＝１．２３      …（３）
β＝（０．４８μｍ／０．１３μｍ）／３＝１．２３    …（４）
式（１）はＭＯＳトランジスタのベータ比率（β）を求める式である。例えば、式（２）を参照すれば、トランジスタの幅が０．１６μｍであり長さが０．１３μｍの時ベータ比率（β）は１．２３になる。式（３）を参照すれば、トランジスタの幅が０．４８μｍの時ベータ比率（β）が１．２３になるためにはトランジスタの長さは０．３９μｍであるべきである。式（４）を参照すれば、直列に連結されるトランジスタが三つであり各トランジスタの幅が０．４８μｍの時、ベータ比率（β）が１．２３になるためには各トランジスタの長さは０．１３μｍであるべきである。
【００３４】
従って、ビットセルのパストランジスタ（図１のＮ１３またはＮ１４）の幅が０．１６μｍであり長さが０．１３μｍならば、ベータ比率（β）は式（２）によって１．２３になる。この場合、工程の変化、動作電圧の変化、または温度の変化に伴うＴｂｉｔの変化にＴｄが追従するためには、望ましくは前記パストランジスタのサイズ（幅が０．１６μｍであり長さが０．１３μｍ）と同サイズを有するＮＭＯＳトランジスタがセンス増幅器駆動回路の遅延反転器に使用されるべきである。しかし、前述したように周辺回路ブロックで使用できるトランジスタの最小幅は０．１６μｍより遥かに大きくなるので、前記パストランジスタのサイズと同サイズを有するＮＭＯＳトランジスタはセンス増幅器駆動回路の遅延反転器に使用できない。
【００３５】
従って、ベータ比率は前記パストランジスタのものと等しく、幅と長さは前記パストランジスタのものより大きいＮＭＯＳトランジスタ、例えば式（３）のように幅が０．４８μｍであり長さが０．３９μｍのＮＭＯＳトランジスタがセンス増幅器駆動回路の遅延反転器に使用されうる。しかし、この場合ベータ比率は互いに同じであっても長さが相異なることによって、工程の変化、動作電圧の変化、または温度の変化に伴ってセンス増幅器駆動回路の遅延反転器の駆動能力とパストランジスタの駆動能力が相違する。これにより、工程の変化、動作電圧の変化、または温度の変化に伴うＴｂｉｔの変化にＴｄが正確に追従できない場合がある。
【００３６】
したがって、長さが前記パストランジスタの長さと同一な複数個のＮＭＯＳトランジスタを直列に連結し、該ＮＭＯＳトランジスタの総ベータ比率（全長に対する幅の比率）が前記パストランジスタのベータ比率と等しく設計することが最も好ましい。例えば図９に示したように直列連結されるＮＭＯＳトランジスタＮ９１、Ｎ９２、Ｎ９３が三つの時は式（３）のように三つのＮＭＯＳトランジスタＮ９１、Ｎ９２、Ｎ９３それぞれの幅が０．４８μｍであり、それぞれの長さが０．１３μｍになるようにすることが最も望ましい。
【００３７】
図１２は図９に示した遅延反転器で構成される本発明に係るセンス増幅器駆動回路を具備するＳＲＡＭにおいてＴｄとＴｂｉｔをシミュレーションした結果を示すグラフである。図１２のシミュレーションでは図７に示した条件が使用された。
【００３８】
図１２を参照すると、図６に示した従来の技術に対する結果に比べて全ての条件（１ないし１６）においてＴｄがＴｂｉｔより大きすぎるようにならず、Ｔｂｉｔの変化にＴｄがよく追従していることが分かる。特に、最悪の条件（Worst condition）（条件１６）においてもＴｄがＴｂｉｔより大きすぎるようにならないことが見られる。
【００３９】
従って、本発明に係るセンス増幅器駆動回路を備えるＳＲＡＭでは従来のセンス増幅器駆動回路を備えるＳＲＡＭに比べてセンシング動作が早くなり、結局ＳＲＡＭの性能がアップする。
【００４０】
図１０は図８に示した遅延反転器の他の実施形態を示す。
【００４１】
図１０を参照すると、他の一実施形態による遅延反転器はＮＭＯＳトランジスタＮ１０１ないしＮ１０４、ＰＭＯＳトランジスタＰ１０１ないしＰ１０３、キャパシタンスＣ１０１、Ｃ１０２、及びヒューズＦ１０１を備える。
【００４２】
ＮＭＯＳトランジスタＮ１０１ないしＮ１０４、キャパシタンスＣ１０１、Ｃ１０２、及びヒューズＦ１０１はそれぞれ図９の実施形態におけるＮＭＯＳトランジスタＮ９１ないしＮ９４、キャパシタンスＣ９１、Ｃ９２、及びヒューズＦ９１と同一である。ＰＭＯＳトランジスタＰ１０１ないしＰ１０３は出力ＯＵＴと電源電圧ＶＣＣとの間に並列に連結されゲートが入力ＩＮに共通連結される。
【００４３】
図１１は図８に示した遅延反転器の更に他の実施形態を示す。
【００４４】
図１１を参照すると、更に他の実施形態による遅延反転器はＮＭＯＳトランジスタＮ１１１ないしＮ１１４、ＰＭＯＳトランジスタＰ１１１ないしＰ１１３、キャパシタンスＣ１１１、Ｃ１１２、及びヒューズＦ１１１を備える。
【００４５】
ＮＭＯＳトランジスタＮ１１１ないしＮ１１４、キャパシタンスＣ１１１、Ｃ１１２、及びヒューズＦ１１１はそれぞれ図９の一実施形態におけるＮＭＯＳトランジスタＮ９１ないしＮ９４、キャパシタンスＣ９１、Ｃ９２、及びヒューズＦ９１と同一である。ＰＭＯＳトランジスタＰ１１１ないしＰ１１３は出力ＯＵＴと電源電圧ＶＣＣとの間に直列に連結され、ゲートが入力ＩＮに共通連結される。
【００４６】
さらに詳しく説明すれば、センス増幅器駆動回路は複数個の遅延反転器が直列に連結され構成されるため、前段の遅延反転器のＰＭＯＳトランジスタの駆動能力が次段の遅延反転器のＮＭＯＳトランジスタの駆動能力に影響を及ぼす。従って、図１０のように複数個のＰＭＯＳトランジスタＰ１０１ないしＰ１０３を並列に連結したり、図１１のように複数個のＰＭＯＳトランジスタＰ１１１ないしＰ１１３を直列に連結することによってＴｄがＴｂｉｔに一層近くなる。
【００４７】
以上図面及び明細書において最適実施形態が開示された。ここで特定用語が使用されたが、これはただ本発明を説明するための目的から使用されたものであって意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。従って、本技術分野の通常の知識を持つ者ならばこれより多様な変形及び等価な他の実施形態が可能であることが理解できろう。従って、本発明の技術的範囲は特許請求の範囲によって定められるべきである。
【００４８】
【発明の効果】
以上述べた通り、本発明に係るセンス増幅器駆動回路では工程の変化、動作電圧の変化、または温度の変化などの全ての条件下においてＴｄがＴｂｉｔより大きすぎるようにならずＴｂｉｔの変化にＴｄがよく追従するという長所がある。特に、最悪の条件下でもＴｄがＴｂｉｔより大きすぎるようならないという長所がある。従って、本発明に係るセンス増幅器駆動回路を備えるＳＲＡＭではセンシング速度が早くなり、結局ＳＲＡＭの性能がアップする。
【図面の簡単な説明】
【図１】ＳＲＡＭの一部を示す図である。
【図２】図１に示したＳＲＡＭにおいて読出し動作時各信号の波形図である。
【図３】図１に示されたセンス増幅器駆動回路の回路図である。
【図４】図３に示した遅延反転器の従来の回路を示す。
【図５】図３に示した遅延反転器の他の従来の回路を示す。
【図６】図４に示した遅延反転器で構成されるセンス増幅器駆動回路を備えるＳＲＡＭにおいてＴｄとＴｂｉｔをシミュレーションした結果を示すグラフである。
【図７】図６のシミュレーションに使用された製造工程、動作電圧、及び温度の変化に伴う条件を示すテーブルである。
【図８】ＳＲＡＭに使用される本発明に係るセンス増幅器駆動回路の回路図である。
【図９】図８に示された遅延反転器の一実施形態を示す。
【図１０】図８に示された遅延反転器の他の一実施形態を示す。
【図１１】図８に示された遅延反転器のさらに他の一実施形態を示す。
【図１２】図９に示された遅延反転器で構成される本発明に係るセンス増幅器駆動回路を具備するＳＲＡＭにおいてＴｄとＴｂｉｔをシミュレーションした結果を示すグラフである。
【図１】
0004328096.tif 000002
【図２】
0004328096.tif 000003
【図３】
0004328096.tif 000004
【図４】
0004328096.tif 000005
【図５】
0004328096.tif 000006
【図６】
0004328096.tif 000007
【図７】
0004328096.tif 000008
【図８】
0004328096.tif 000009
【図９】
0004328096.tif 000010
【図１０】
0004328096.tif 000011
【図１１】
0004328096.tif 000012
【図１２】
0004328096.tif 000013