(57)【特許請求の範囲】
【請求項１】
トランス，該トランスの１次巻線にＰＷＭパルスに応答してスイッチング給電する１次側回路，該トランスの２次巻線に発生する電圧を整流し負荷に給電する２次側回路、および、前記ＰＷＭパルスを発生するデジタル処理のパルス発生器とそれにＰＷＭパルスを規定するデータを与えるＣＰＵを含むデジタル信号処理装置、を備える電源装置の、
前記１次側回路のオン電流を電流検出抵抗に通して該抵抗に定電圧を、該電流検出抵抗とは別の抵抗およびダイオードを介して該定電圧から前記電流検出抵抗へ通電可につないで、前記別の抵抗とダイオードの間の電圧に比例する電圧を、発光素子と光電変換素子を含むフォトカプラの該発光素子に通電する発光ドライバに印加して、該光電変換素子の受光信号を過電流信号として、前記デジタル信号処理装置に与え、該デジタル信号処理装置の前記パルス発生器が該過電流信号に応答してそのスイッチングオン出力を止める、過電流保護方法。
【請求項２】
前記過電流信号は前記デジタル信号処理装置に対する割込み信号であり、前記パルス発生器が該割込み信号に応答してそのスイッチングオン出力を止め、その後前記ＣＰＵが前記パルス発生器によるパルス出力を再開し、前記デジタル信号処理装置がパルスバイパルスにて前記１次側回路のスイッチング給電の保護制御を行う、請求項１に記載の過電流保護方法。
【請求項３】
トランス，該トランスの１次巻線にＰＷＭパルスに応答してスイッチング給電する１次側回路，該トランスの２次巻線に発生する電圧を整流し負荷に給電する２次側回路、および、前記ＰＷＭパルスを発生するデジタル処理のパルス発生器とそれにＰＷＭパルスを規定するデータを与えるＣＰＵを含むデジタル信号処理装置、を備える電源装置の、
前記１次側回路のオン電流を電流検出抵抗に通して該抵抗に定電圧を、該電流検出抵抗とは別の抵抗およびダイオードを介して該定電圧から前記電流検出抵抗へ通電可につないで、前記別の抵抗とダイオードの間の電圧に比例する電圧を、前記デジタル信号処理装置に与え、該デジタル信号処理装置において該電圧をデジタルデータに変換し、該デジタルデータが設定値以上のとき過電流信号を発生し、前記パルス発生器が該過電流信号に応答してそのスイッチングオン出力を止める、過電流保護方法。
【請求項４】
前記ＣＰＵが前記過電流信号に応答して、前記パルス発生器がスイッチングオン出力を止めた後に、該パルス発生器にＰＷＭパルス発生を再開させる、請求項３記載の過電流保護方法。
【請求項５】
前記パルス発生器は、前記過電流信号に応答してＰＷＭパルス出力ポートをハイインピーダンスとしてこれを保持し；前記ＣＰＵが前記過電流信号に応答して割込み処理を開始してこの割込み処理により、前記パルス発生器がスイッチングオン出力を止めた後に、パルス発生器のハイインピーダンスの保持を解除し前記レジスタにＰＷＭパルス出力のためのデータを設定する；請求項１，２，３又は４記載の過電流保護方法。
【請求項６】
トランス；
該トランスの１次巻線にＰＷＭパルスに応答してスイッチング給電する１次側回路；
該トランスの２次巻線に発生する電圧を整流し負荷に給電する２次側回路；
前記１次側回路のオン電流を検出する電流検出抵抗；
定電圧ラインと前記電流検出抵抗との間を接続する、前記電流検出抵抗とは別の抵抗とダイオードとの直列回路であって、前記定電圧ラインから前記別の抵抗および前記ダイオードをこの順に通して前記定電圧ラインの定電圧を前記電流検出抵抗へ向けて通電可に印加する直列回路；
発光素子と光電変換素子を含み、該発光素子の発光による該光電変換素子の光電変換信号を過電流信号として発生するフォトカプラ；
前記別の抵抗とダイオードの間の電圧が上昇すると前記発光素子に通電して発光させる発光ドライバ；および、
前記ＰＷＭパルスを発生し前記過電流信号に応答してＰＷＭパルス出力を止めるパルス発生器および該パルス発生器にＰＷＭパルス出力のためのデータを与えるＣＰＵ、を含むデジタル信号処理装置；
を備える電源装置。
【請求項７】
前記電源装置は、前記トランス，１次側回路，２次側回路，電流検出抵抗，発光素子および発光ドライバをそれぞれが備える第１および第２回路を備え；前記フォトカプラの光電変換素子は、第１および第２回路の発光素子のいずれからも受光し；前記デジタル信号処理装置の、前記パルス発生器は、第１および第２回路に与える第１および第２のＰＷＭパルスを発生し、前記光電変換素子からの過電流信号に応答して第１および第２のＰＷＭパルス出力を止めるものであり、前記ＣＰＵは、第１および第２のＰＷＭパルス出力のためのデータを前記パルス発生器に与える；請求項６に記載の電源装置。
【請求項８】
前記電源装置は、前記トランス，１次側回路，２次側回路，電流検出抵抗，フォトカプラおよび発光ドライバをそれぞれが備える第１および第２回路を備え；前記デジタル信号処理装置の、前記パルス発生器は、第１および第２回路に与える第１および第２のＰＷＭパルスを発生し第１回路からの第１の過電流信号に応答して第１のＰＷＭパルス出力を止め、第２回路からの第２の過電流信号に応答して第２のＰＷＭパルス出力を止めるものであり、前記ＣＰＵは、第１および第２のＰＷＭパルス出力のためのデータを前記パルス発生器に与える；請求項６に記載の電源装置。
【請求項９】
トランス；
該トランスの１次巻線にＰＷＭパルスに応答してスイッチング給電する１次側回路；
該トランスの２次巻線に発生する電圧を整流し負荷に給電する２次側回路；
前記１次側回路のオン電流を検出する電流検出抵抗；
定電圧ラインと前記電流検出抵抗との間を接続する、前記電流検出抵抗とは別の抵抗とダイオードとの直列回路であって、前記定電圧ラインから前記別の抵抗および前記ダイオードをこの順に通して前記定電圧ラインの定電圧を前記電流検出抵抗へ向けて通電可に印加する直列回路；
および、
前記別の抵抗とダイオードの間の電圧に比例する電圧をデジタルデータに変換するＡ／Ｄ変換手段，該デジタルデータが表す値が設定値以上になると過電流信号を発生する比較手段，前記ＰＷＭパルスを発生し前記過電流信号に応答してＰＷＭパルス出力を止めるパルス発生器、および、該パルス発生器にＰＷＭパルス出力のためのデータを与えるＣＰＵ、を含むデジタル信号処理装置；
を備える電源装置。
【請求項１０】
前記電源装置は、前記トランス，１次側回路，２次側回路，電流検出抵抗，直列回路および比較手段をそれぞれが備える第１および第２回路を備え；前記デジタル信号処理装置の、前記パルス発生器は、第１および第２回路に与える第１および第２のＰＷＭパルスを発生し第１および第２回路からの過電流信号のいずれにも応答して第１および第２のＰＷＭパルス出力を止めるものであり、前記ＣＰＵは、第１および第２のＰＷＭパルス出力のためのデータを前記パルス発生器に与える；請求項９に記載の電源装置。
【請求項１１】
前記電源装置は、前記トランス，１次側回路，２次側回路，電流検出抵抗，直列回路および比較手段をそれぞれが備える第１および第２回路を備え；前記デジタル信号処理装置の、前記パルス発生器は、第１および第２回路に与える第１および第２のＰＷＭパルスを発生し、第１回路からの第１の過電流信号に応答して第１のＰＷＭパルス出力を止め、第２回路からの第２の過電流信号に応答して第２のＰＷＭパルス出力を止めるものであり、前記ＣＰＵは、第１および第２のＰＷＭパルス出力のためのデータを前記パルス発生器に与える；請求項９に記載の電源装置。
【請求項１２】
前記パルス発生器は、第１回路からの第１の過電流信号に応答して第１のＰＷＭパルス出力を止め、第２回路からの第２の過電流信号に応答して第１および第２のＰＷＭパルス出力を止める；請求項８又は１１に記載の電源装置。
【請求項１３】
第１回路は、電力消費が大きい高負荷に給電するための高い直流電圧を出力する高パワー電源回路であり、第２回路は、電力消費が小さい制御回路および素子に給電するための低い直流電圧を出力する低パワー電源回路である、請求項７，請求項８，請求項１０，請求項１１又は請求項１２に記載の電源装置。
【請求項１４】
前記第２回路は、省エネ待機時には負荷がオフされる電圧出力端と、省エネ待機時にも負荷が継続してオンである省エネ待機給電端を有する、請求項１３記載の電源装置。
【請求項１５】
前記ＣＰＵが前記過電流信号に応答して、前記パルス発生器がスイッチングオン出力を止めた後に、該パルス発生器にＰＷＭパルス発生を再開させる；請求項６，請求項７，請求項８，請求項９，請求項１０，請求項１１，請求項１２，請求項１３又は請求項１４に記載の電源装置。
【請求項１６】
前記パルス発生器は、前記過電流信号に応答してＰＷＭパルス出力ポートをハイインピーダンスとしてこれを保持し；前記ＣＰＵが前記過電流信号に応答して割込み処理を開始してこの割込み処理により、前記パルス発生器がスイッチングオン出力を止めた後に、パルス発生器のハイインピーダンスの保持を解除し前記レジスタにＰＷＭパルス出力のためのデータを設定する；請求項１５記載の電源装置。
【請求項１７】
請求項６乃至請求項１６のいずれか１つに記載の電源装置；および、該電源装置から給電され、画像データが表す画像を形成する画像形成手段；を含む画像形成装置。
【請求項１８】
請求項１４に記載の電源装置；該電源装置から給電され画像データが表す画像を形成する画像形成手段；ならびに、省エネ待機時には、前記電源装置の第１回路から画像形成手段への給電、および、第２回路の電圧出力端から画像形成手段への給電を遮断するスイッチ手段；を含む画像形成装置。
【請求項１９】
更に、外部から与えられる印刷情報を画像データに変換して前記画像形成手段に与えるプリンタコントローラを含む請求項１７又は請求項１８記載の画像形成装置。
【請求項２０】
更に、原稿画像を読取って画像データを生成して前記画像形成手段に与える原稿スキャナを含む請求項１７，請求項１８又は請求項１９記載の画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランスの１次側に介挿したスイッチング回路をＰＷＭパルスに応答してスイッチングして、トランスの２次側に所望電圧を発生するスイッチング電源装置の過電流保護制御，これを実施する電源装置、および、これを内蔵する画像形成装置に関する。
【０００２】
【従来技術】
例えば、商用交流を入力し、整流平滑後の直流電圧を高周波数（例えば１００ＫＨｚ前後）でスイッチングして、トランスの１次巻線に印加して、トランスの２次巻線に誘起した電圧を整流して直流電圧を出力するスイッチング電源が、多くの電気機器に用いられている。この電源の出力電圧は、これを検出してスイッチングの比率すなわちＰＷＭパルスのデューティを制御することで、定電圧に安定化する。この制御を行う方法として、従来はアナログ回路によるスイッチングＯＮ／ＯＦＦ制御が行われていた。また、一般にスイッチング電源では、制御の最適化のため、入力電圧や負荷電流の変動に応じて、電源回路の動作モードを変更する場合がある。従来のアナログ方式では、動作モード切替えを行わせるにはハードウェアとしての制御回路を複数用意しなければならず、回路構成が著しく複雑になるという特徴があった。最近はこれをデジタル制御により、例えばデジタルシグナルプロセッサ（ＤＳＰ）を用いて行うことにより、解決している。
【０００３】
特開２０００−１４１４４号公報に開示の、ＤＳＰによるＰＷＭ制御の電源装置では、トランス２次側の出力回路を流れる電流値を検出し、検出値が所定値を越えると、スイッチングを強制的に停止させるラッチ回路と、ＤＳＰが発生するＰＷＭパルスをスイッチングドライバに与える信号ラインに介挿したアンドゲートと、スイッチングがオフ状態に移行すると前記ラッチ回路をリセットするリセット回路とを備え、過電流検出信号でラッチ回路をセットして、そのセット時出力で、アンドゲートを閉じ、その後のＰＷＭパルスのスイッチオンレベルへの変化に同期してリセット回路が前記ラッチ回路をリセットする。この、トランス２次側の過電流に応答してトランス１次側のスイッチングをオフにする過電流保護は、ＰＷＭパルスの１周期内のスイッチングオン期間に行われるパルスバイパルスの過電流保護である。出力回路には、もう一組の電流検出回路と電圧検出回路があり、それらの検出信号が、ＰＷＭパルスの周期よりも長い制御周期でデジタル変換してＤＳＰに読み込まれ、ＰＷＭパルスのデューティの決定に参照される。
【０００４】
【発明が解決しようとする課題】
しかしながら、パルスバイパルス過電流保護のために出力回路に流れる電流値を検出する回路は、トランスの２次側に備えられている。過電流保護の遅れなく検出することはできても、トランスの２次側に備えられているために、電流検出信号にレベルシフトが発生し、１次側のスイッチング素子に流れる電流値を正確に検出できないという問題があった。これにより、パルスバイパルスの過電流保護の信頼性が損なわれる。
【０００５】
また、トランスの１次側のスイッチングドライバおよび２次側に備わる過電流検出回路とＤＳＰとの間を、アンドゲート，セット回路およびリセット回路で接続するので、回路接続が複雑である。
【０００６】
本発明は、デジタル制御方式でも、１次側で過電流を検出し、トランスの１次側と２次側で発生するレベルシフトによる影響を受けず、電源装置の過電流保護の信頼性を高めることを第１の目的とし、過電流検出回路とＤＳＰなどのデジタル制御回路との間の接続を簡単にし、デジタル制御のため高速に制御が可能となるため、スイッチング電源の切換えパルス（周波数１００ＫＨｚ）ごとに電源の停止，再開の制御が可能なパルスバイパルスの制御を行うことを第２の目的とする。過電流保護の信頼性が高い、出力系統が複数のスイッチング電源装置を提供することを第３の目的とし、その電源回路とＤＳＰとの間の接続を簡略にすることを第４の目的とし、これらに加えて出力系統毎に、過電流保護をすることを第５の目的とする。また画像形成装置の電源装置を過電流保護の信頼性が高いものとすることを第６の目的とする。
【０００７】
【課題を解決するための手段】
（１）トランス(TR11)，該トランスの１次巻線にＰＷＭパルスに応答してスイッチング給電する１次側回路(DRIVE11,FET11)，該トランスの２次巻線に発生する電圧を整流し負荷に給電する２次側回路(D11,D12)、および、前記ＰＷＭパルスを発生するデジタル処理のパルス発生器(65)とそれにＰＷＭパルスを規定するデータを与えるＣＰＵ(61)を含むデジタル信号処理装置(48)、を備える電源装置(41)の、
前記１次側回路のオン電流を電流検出抵抗(R11)に通して該抵抗に定電圧(Vc)を、該電流検出抵抗とは別の抵抗(R12)およびダイオード(D13)を介して該定電圧から前記電流検出抵抗へ通電可につないで、前記別の抵抗(12)とダイオード(D13)の間の電圧に比例する電圧を、発光素子(LD11)と光電変換素子(PT41)を含むフォトカプラ(49)の該発光素子に通電する発光ドライバ(Tr11)に印加して、該光電変換素子(PT41)の受光信号を過電流信号(PDPINT=L)として、前記デジタル信号処理装置(48)に与え、該デジタル信号処理装置(48)の前記パルス発生器(65)が該過電流信号(PDPINT=L)に応答してそのスイッチングオン出力を止める、過電流保護方法（図４〜図１３）。
【０００８】
なお、理解を容易にするためにカッコ内には、図面に示し後述する実施例の対応要素又は対応事項の記号を、参考までに付記した。以下も同様である。
【０００９】
作用及び効果
これによれば、トランス(TR11)の１次側回路のオン電流を検出して、それが過電流の時にはパルス発生器(65)がそのスイッチングオン出力を止める。１次側の電流検出信号は、レベルシフトなく得ることができるので、信頼性が高い過電流保護を容易に実現できる。１次側回路とデジタル信号処理装置(48)とがフォトカプラ(49)で、電流通電に関して絶縁分離されているので、両者間の電位の干渉はなく、信頼性が高い過電流保護を容易に実現できる。過電流信号に応答してパルス発生器(65)がスイッチングオン出力を止めるので、電源回路とデジタル信号処理装置(48)との間の接続は簡略になる。
【００１０】
１次側回路のオン電流が低い間はそれが流れる抵抗(R11)の電圧が低く、発光ドライバ(Tr11)の制御信号入力端の電圧が、ダイオード(D13)を順方向に伝播し該方向に電流が流出しこれにより抵抗(R11)の電圧と同程度に低く、発光ドライバ(Tr11)は発光素子(LD11)に通電しない。
【００１１】
１次側回路のオン電流が過大になるとそれが流れる抵抗(R11)の電圧が上昇するが、これはダイオード(D13)に逆方向に加わるので、１次側回路のオン電流は発光ドライバ(Tr11)の制御信号入力端に流入しない。すなわち、ダイオード(D13)が、発光ドライバ(Tr11)の制御信号入力端に過大電流あるいは過電圧が加わるのを阻止する。しかし、ダイオード(D13)のカソード側に抵抗(R11)の高い電圧が加わるので、定電圧(Vc)の印加による発光ドライバ(Tr11)の制御信号入力端から抵抗(R11)への電流の流出が止まり、該制御信号入力端の電圧が上昇しこれに応答して発光ドライバ(Tr11)が発光素子(LD11)に通電し、発光素子(LD11)が発光する。
【００１２】
発光ドライバ(Tr11)周りの比較的に簡易な電気回路によって、発光ドライバ(Tr11)の制御信号入力端に、１次側回路のオン電流が過大か否をあらわす２値的な電圧変化が現れ、しかも、発光ドライバ(Tr11)に過電圧が加わることはない。
【００１３】
【発明の実施の形態】
（２）前記過電流信号(PDPINT=L)は前記デジタル信号処理装置(48)に対する割込み信号であり、前記パルス発生器(65)が該割込み信号に応答してそのスイッチングオン出力を止め、その後前記ＣＰＵが前記パルス発生器によるパルス出力を再開し、前記デジタル信号処理装置がパルスバイパルスにて前記１次側回路のスイッチング給電の保護制御を行う、上記（１）に記載の過電流保護方法。
【００１４】
これによれば、トランス(TR11)の１次側回路のオン電流を検出して、それが過電流の時にはパルス発生器(65)がそのスイッチングオン出力を止める。１次側の電流検出信号は、レベルシフトなく得ることができるので、信頼性が高いパルスバイパルスの過電流保護を容易に実現できる。１次側回路とデジタル信号処理装置(48)とがフォトカプラ(49)で、電流通電に関して絶縁分離されているので、両者間の電位の干渉はなく、信頼性が高いパルスバイパルスの過電流保護を容易に実現できる。過電流信号に応答してパルス発生器(65)がスイッチングオン出力を止めるので、電源回路とデジタル信号処理装置(48)との間の接続は簡略になる。
【００１５】
（３）トランス(TR11)，該トランスの１次巻線にＰＷＭパルスに応答してスイッチング給電する１次側回路(DRIVE11,FET11)，該トランスの２次巻線に発生する電圧を整流し負荷に給電する２次側回路(D11,D12)、および、前記ＰＷＭパルスを発生するデジタル処理のパルス発生器(65)とそれにＰＷＭパルスを規定するデータを与えるＣＰＵ(61)を含むデジタル信号処理装置(48)、を備える電源装置(41)の、
前記１次側回路のオン電流を電流検出抵抗(R11)に通して該抵抗に定電圧(Vc)を、該電流検出抵抗とは別の抵抗(R12)およびダイオード(D13)を介して該定電圧から前記電流検出抵抗へ通電可につないで、前記別の抵抗(R12)とダイオード(D13)の間の電圧に比例する電圧を、前記デジタル信号処理装置(48)に与え、該デジタル信号処理装置において該電圧をデジタルデータに変換し、該デジタルデータが設定値以上のとき過電流信号(PDPINT=L)を発生し、前記パルス発生器が該過電流信号に応答してそのスイッチングオン出力を止める(図15の72-75)、過電流保護方法（図１４〜図１８）。
【００１６】
これによれば、１次側オン電流検出手段(R11)がトランス(TR11)の１次側の電流を電圧に変換し、デジタル信号処理装置(48)のＡ／Ｄ変換手段(72)が該電圧をデジタルデータに変換し、比較手段(73)が、該デジタルデータが表す値が設定値以上になると過電流信号(PDPINT=L /PDPINT1=L)を発生し、パルス発生器(65)がそれに応答してスイッチングオン出力を止める。１次側の電流検出信号である、前記電圧は、レベルシフトなく得ることができるので、信頼性が高いパルスバイパルスの過電流保護を容易に実現できる。過電流信号に応答してパルス発生器(65)がスイッチングオン出力を止めるので、電源回路とデジタル信号処理装置(48)との間の接続は簡略になる。Ａ／Ｄ変換手段(72)および比較手段(73)が、デジタル信号処理装置(48)にあるので、１次側回路が簡略になり、電源回路とデジタル信号処理装置(48)との間の接続が簡略になる。
【００１７】
１次側回路のオン電流が低い間はそれが流れる抵抗(R11)の電圧が低く、抵抗分圧回路(R12-R14)の分圧端の電圧が、ダイオード(D13)を順方向に伝播し該方向に電流が流出しこれにより抵抗(R11)の電圧と同程度に低い。１次側回路のオン電流が過大になるとそれが流れる抵抗(R11)の電圧が上昇するが、これはダイオード(D13)に逆方向に加わるので、１次側回路のオン電流は抵抗分圧回路(R12-R14)の分圧端に流入しない。すなわち、ダイオード(D13)が、抵抗分圧回路(R12-R14)の分圧端に過大電流あるいは過電圧が加わるのを阻止する。しかし、ダイオード(D13)のカソード側に抵抗(R11)の高い電圧が加わるので、定電圧(Vc)の印加による抵抗分圧回路(R12-R14)の分圧端から抵抗(R11)への電流の流出が止まり、該分圧端の電圧が上昇する。
【００１８】
比較的に簡易な電気回路によって、抵抗分圧回路(R12-R14)に、１次側回路のオン電流のレベルに対応する電圧が現れ、しかも、抵抗分圧回路(R12-R14)に過電圧が加わることはない。
【００１９】
（４）前記ＣＰＵ(61)が前記過電流信号(PDPINT=L)に応答して、前記パルス発生器(65)がスイッチングオン出力を止めた後に、該パルス発生器(65)にＰＷＭパルス発生を再開させる、上記（３）の過電流保護方法。
【００２０】
これによりＰＷＭパルスのスイッチングオン期間に過電流検出に応答して通電を停止し、そして次の周期のＰＷＭパルス出力を行うパルスバイパルスの通電および過負荷保護が実現できる。すなわち、通電の安定性と過負荷保護機能が高いパルスバイパルスの通電保護制御が実現できる。
【００２１】
（５）前記パルス発生器(65)は、前記過電流信号(PDPINT=L)に応答してＰＷＭパルス出力ポートをハイインピーダンスとしてこれを保持し；前記ＣＰＵ(61)が前記過電流信号(PDPINT=L)に応答して割込み処理を開始してこの割込み処理により、前記パルス発生器がスイッチングオン出力を止めた後に、パルス発生器のハイインピーダンスの保持を解除し前記レジスタにＰＷＭパルス出力のためのデータを設定する；上記（１）乃至（４）のいずれかの過電流保護方法。
【００２２】
ＰＷＭパルスは例えば１００ＫＨｚの高周波であり、デジタル信号処理装置(48)のパルス発生器(65)は、例えばＤＳＰのイベントマネジャであって過電流信号(PDPINT=L)が発生してから、ＣＰＵ(61)の動作周波数の３〜４クロックサイクルの遅延後に、ＰＷＭパルス出力ポートをハイインピーダンス（ＰＷＭパルス出力遮断）としてこれを保持する。この処理は非常に早い。したがって１次回路が実質上遅れなくスイッチングオフになる。
【００２３】
しかしＣＰＵ(61)は、過電流信号(PDPINT=L)に応答して、割り込み処理に進み、そこでパルス発生器(65)のレジスタにＰＷＭパルス出力のためのデータを設定する。過電流信号(PDPINT=L)が発生してから、上述のソフト割込みのプログラムによってパルス発生器(65)にＰＷＭパルス出力のためのデータを設定し終わるまでに数μｓｅｃの時間が経過する。
【００２４】
これにより、１００ＫＨｚのＰＷＭパルスの１周期の半分を超える程度の、ＰＷＭパルス（のスイッチオンレベル）の出力の遅れを生じ、この期間が、ＰＷＭパルスの１周期内のオフ期間に重なり、パルスバイパルスの過電流保護によって１パルスのオン出力が遮断されても、ＰＷＭパルスの一周期の間の、オン出力を遮断した本来のオン期間に続くオフ期間が経過する前後に、上記ＰＷＭパルス出力のためのデータ設定によって新たな一周期のパルス通電が始まる。すなわち前の一周期に略連続するかたちで、次の１周期からＰＷＭパルスの出力が再開される。
【００２５】
したがって、電源回路とデジタル信号処理装置(48)との間に、ＰＷＭパルス遮断のためのゲートや、遮断を保持するラッチおよびそれを解除するリセット回路を介挿する必要はなく、電源回路とデジタル信号処理装置(48)との間の接続が簡略になる。
【００２６】
（６）トランス(TR11)；
該トランスの１次巻線にＰＷＭパルスに応答してスイッチング給電する１次側回路(DRIVE11,FET11)；
該トランスの２次巻線に発生する電圧を整流し負荷に給電する２次側回路(D11,D12)；
前記１次側回路のオン電流を検出する電流検出抵抗(R11)；
定電圧ライン(Vc)と前記電流検出抵抗との間を接続する、前記電流検出抵抗とは別の抵抗(R12)とダイオード(D13)との直列回路であって、前記定電圧ラインから前記別の抵抗および前記ダイオードをこの順に通して前記定電圧ラインの定電圧を前記電流検出抵抗へ向けて通電可に印加する直列回路(R12,D13)；
発光素子(LD11)と光電変換素子(PT41)を含み、該発光素子の発光による該光電変換素子の光電変換信号を過電流信号(PDPINT=L/PDPINT1=L)として発生するフォトカプラ(49)；
前記別の抵抗(R12)とダイオード(D13)の間の電圧が上昇すると前記発光素子(LD11)に通電して発光させる発光ドライバ(Tr11)；および、
前記ＰＷＭパルスを発生し前記過電流信号に応答してＰＷＭパルス出力を止めるパルス発生器(65)および該パルス発生器にＰＷＭパルス出力のためのデータを与えるＣＰＵ、を含むデジタル信号処理装置(48)；
を備える電源装置（図４〜図１３）。
【００２７】
これによれば、１次側オン電流検出手段(R11)がトランス(TR11)の１次側の電流を電圧に変換し、該電圧が設定値以上になると過電流信号(PDPINT=L /PDPINT1=L)が発生し、パルス発生器(65)がそれに応答してスイッチングオン出力を止める。１次側の電流検出信号である前記電圧は、レベルシフトなく得ることができるので、信頼性が高いパルスバイパルスの過電流保護を容易に実現できる。過電流信号に応答してパルス発生器(65)がスイッチングオン出力を止めるので、電源回路とデジタル信号処理装置(48)との間の接続は簡略になる。
【００２８】
１次側回路とデジタル信号処理装置(48)とがフォトカプラ(49,50)で、電流通電に関して絶縁分離されているので、両者間の電位の干渉はなく、信頼性が高いパルスバイパルスの過電流保護を容易に実現できる。デジタル信号処理装置(48)の、過電流信号(PDPINT=L/PDPINT1=L,PDPINT2=L)ラインとの接続が簡略になる。
【００２９】
（７）前記電源装置は、前記トランス(TR11/TR21)，１次側回路(DRIVE11,FET11/DRIVE21,FET21)，２次側回路(D11,D12/D21,D22)，電流検出抵抗(R11/R21)，直列回路(R12,D13/R22,D23)，発光素子(LD11/LD21)および発光ドライバ(Tr11/Tr21)をそれぞれが備える第１および第２回路(46,47)を備え；前記フォトカプラ(49,50)の光電変換素子(PT41)は、第１および第２回路の発光素子(D11/D21)のいずれからも受光し；前記デジタル信号処理装置(48)の、前記パルス発生器(65)は、第１および第２回路に与える第１および第２のＰＷＭパルスを発生し、前記光電変換素子(PT41)からの過電流信号(PDPINT=L)に応答して第１および第２のＰＷＭパルス出力を止めるものであり、前記ＣＰＵは、第１および第２のＰＷＭパルス出力のためのデータを前記パルス発生器(65)に与える；上記（６）に記載の電源装置（図４〜図１１）。
【００３０】
これによれば、一組のデジタル信号処理装置(48)で第１回路(46)および第２回路(47)を制御して、それらから同時に別個の負荷に給電することができる。各回路(46,47)に関して、上記（６）に記述した作用，効果が実現できる。
【００３１】
（８）前記電源装置は、前記トランス(TR11/TR21)，１次側回路(DRIVE11,FET11/DRIVE21,FET21)，２次側回路(D11,D12/D21,D22)，電流検出抵抗(R11/R21)，直列回路(R12,D13/R22,D23)，フォトカプラ(49/50)および発光ドライバ(Tr11/Tr12)をそれぞれが備える第１および第２回路(46,47)を備え；前記デジタル信号処理装置(48)の、前記パルス発生器(65)は、第１および第２回路に与える第１および第２のＰＷＭパルスを発生し第１回路からの第１の過電流信号(PDPINT1=L)に応答して第１のＰＷＭパルス出力を止め、第２回路からの第２の過電流信号(PDPINT2=L)に応答して第２のＰＷＭパルス出力を止めるものであり、前記ＣＰＵは、第１および第２のＰＷＭパルス出力のためのデータを前記パルス発生器に与える；上記（６）に記載の電源装置（図４，図１２，図１３）。
【００３２】
これによれば、一組のデジタル信号処理装置(48)で第１回路(46)および第２回路(47)を制御して、それらから同時に別個の負荷に給電することができる。各回路(46,47)に関して、上記（６）に記述した作用，効果が、個別に実現できる。上記（７）では、第１回路(46)および第２回路(47)の一方が１次側過負荷になると、両回路ともに１次側通電を遮断してしまうが、この実施態様（８）では、一方が１次側過負荷になるとその１次側通電を遮断するが、他方の通電は継続する。第１回路(46)と第２回路(47)の独立性が高い。
【００３３】
（９）トランス(TR11)；
該トランスの１次巻線にＰＷＭパルスに応答してスイッチング給電する１次側回路(DRIVE11,FET11)；
該トランスの２次巻線に発生する電圧を整流し負荷に給電する２次側回路(D11,D12)；
前記１次側回路のオン電流を検出する電流検出抵抗(R11)；
定電圧ライン(Vc)と前記電流検出抵抗との間を接続する、前記電流検出抵抗とは別の抵抗(R12)とダイオード(D13)との直列回路であって、前記定電圧ラインから前記別の抵抗および前記ダイオードをこの順に通して前記定電圧ラインの定電圧を前記電流検出抵抗へ向けて通電可に印加する直列回路(R12,D13)；および、
前記別の抵抗(R12)とダイオード(D13)の間の電圧に比例する電圧をデジタルデータに変換するＡ／Ｄ変換手段(72)，該デジタルデータが表す値が設定値以上になると過電流信号(PDPINT1)を発生する比較手段(73)，前記ＰＷＭパルスを発生し前記過電流信号に応答してＰＷＭパルス出力を止めるパルス発生器(65)、および、該パルス発生器にＰＷＭパルス出力のためのデータを与えるＣＰＵ、を含むデジタル信号処理装置(48)；
を備える電源装置（図１４〜図１８）。
【００３４】
これによれば、１次側オン電流検出手段(R11)がトランス(TR11)の１次側の電流を電圧に変換し、比較手段が該電圧が設定値以上になると過電流信号(PDPINT=L /PDPINT1=L)を発生し、パルス発生器(65)がそれに応答してスイッチングオン出力を止める。Ａ／Ｄ変換手段(72,74)および比較手段(73,75)が、デジタル信号処理装置(48)にあるので、１次側回路が簡略になり、電源回路とデジタル信号処理装置(48)との間の接続が更に簡略になる。
【００３５】
（１０）前記電源装置は、前記トランス(TR11/TR21)，１次側回路(DRIVE11,FET11/DRIVE21,FET21)，２次側回路(D11,D12/D21,D22)，電流検出抵抗(R11/R21)，直列回路(R12,D13/R22,D23)および比較手段(73/75)をそれぞれが備える第１および第２回路(46,47)を備え；前記デジタル信号処理装置(48)の、前記パルス発生器(65)は、第１および第２回路に与える第１および第２のＰＷＭパルスを発生し第１および第２回路からの過電流信号のいずれにも応答して第１および第２のＰＷＭパルス出力を止めるものであり、前記ＣＰＵは、第１および第２のＰＷＭパルス出力のためのデータを前記パルス発生器に与える；上記（９）に記載の電源装置（図１７）。
【００３６】
これによれば、一組のデジタル信号処理装置(48)で第１回路(46)および第２回路(47)を制御して、それらから同時に別個の負荷に給電することができる。各回路(46,47)に関して、上記（９）に記述した作用，効果が実現できる。
【００３７】
（１１）前記電源装置は、前記トランス(TR11/TR21)，１次側回路(DRIVE11,FET11/DRIVE21,FET21)，２次側回路(D11,D12/D21,D22)，電流検出抵抗(R11/R21)，直列回路(R12,D13/R22,D23)および比較手段(73/75)をそれぞれが備える第１および第２回路(46,47)を備え；前記デジタル信号処理装置(48)の、前記パルス発生器(65,71)は、第１および第２回路に与える第１および第２のＰＷＭパルスを発生し、第１回路からの第１の過電流信号に応答して第１のＰＷＭパルス出力を止め、第２回路からの第２の過電流信号に応答して第２のＰＷＭパルス出力を止めるものであり、前記ＣＰＵは、第１および第２のＰＷＭパルス出力のためのデータを前記パルス発生器に与える；上記（９）に記載の電源装置（図１４〜図１６，図１８）。
【００３８】
これによれば、一組のデジタル信号処理装置(48)で第１回路(46)および第２回路(47)を制御して、それらから同時に別個の負荷に給電することができる。各回路(46,47)に関して、上記（９）に記述した作用，効果が、個別に実現できる。上記（１０）では、第１回路(46)および第２回路(47)の一方が１次側過負荷になると、両回路ともに１次側通電を遮断してしまうが、この実施態様（１１）では、一方が１次側過負荷になるとその１次側通電を遮断するが、他方の通電は継続する。第１回路(46)と第２回路(47)の独立性が高い。
【００３９】
（１２）前記パルス発生器(65,71)は、第１回路(46)からの第１の過電流信号(PDPINT1)に応答して第１のＰＷＭパルス出力(PWM11)を止め、第２回路(47)からの第２の過電流信号(PDPINT2)に応答して第１および第２のＰＷＭパルス出力(PWM11,PWM21)を止める；上記（８）又は（１１）に記載の電源装置（図１３，図１６）。
【００４０】
（１３）第１回路(46)は、電力消費が大きい高負荷に給電するための高い直流電圧(24V)を出力する高パワー電源回路であり、第２回路(47)は、電力消費が小さい制御回路および素子に給電するための低い直流電圧(5V,5VE)を出力する低パワー電源回路である、上記（７），（８），（１０），（１１）又は（１２）の電源装置。
【００４１】
これによれば、電力消費が大きい高負荷および電力消費が小さい制御回路および素子を含む機器又は電気回路に、すべての所要電力を同時に給電できる。
【００４２】
（１４）前記第２回路(47)は、省エネ待機時には負荷がオフされる電圧出力端(5V)と、省エネ待機時にも負荷が継続してオンである省エネ待機給電端(5VE)を有する、上記（１３）の電源装置。
【００４３】
電力消費が大きい高負荷および電力消費が小さい制御回路および素子を含み省エネルギ待機機能がある機器又は電気回路に、すべての所要電力を給電できる。
【００４４】
（１５）前記ＣＰＵ(61)が前記過電流信号(PDPINT/PDPINT1,PDPINT2)に応答して、前記パルス発生器(65/65,71)がスイッチングオン出力を止めた後に、該パルス発生器にＰＷＭパルス発生を再開させる;上記（６），（７），（８），（９），（１０），（１１），（１２），（１３）又は（１４）の電源装置。
【００４５】
これによりＰＷＭパルスのスイッチングオン期間に過電流検出に応答して通電を停止し、そして次の周期のＰＷＭパルス出力を行うパルスバイパルスの通電および過負荷保護が実現する。すなわち、通電の安定性と過負荷保護機能が高いパルスバイパルスの通電保護制御が実現する。
【００４６】
（１６）前記パルス発生器(65/65,71)は、前記過電流信号(PDPINT=L/PDPINT1=L, PDPINT2=L)に応答してＰＷＭパルス出力ポートをハイインピーダンスとしてこれを保持し；前記ＣＰＵ(61)が前記過電流信号に応答して割込み処理を開始してこの割込み処理により、前記パルス発生器がスイッチングオン出力を止めた後に、パルス発生器のハイインピーダンスの保持を解除し前記レジスタにＰＷＭパルス出力のためのデータを設定する；上記（１５）の電源装置。
【００４７】
ＰＷＭパルスは例えば１００ＫＨｚの高周波であり、デジタル信号処理装置(48)のパルス発生器(65/65,71)は、例えばＤＳＰのイベントマネジャであって過電流信号が発生してから、ＣＰＵ(61)の動作周波数の３〜４クロックサイクルの遅延後に、ＰＷＭパルス出力ポートをハイインピーダンスとしてこれを保持する出力禁止フラグ（１ビットデータ）を設定し（Ｈ＝１とし）、ＰＷＭパルスの周期およびパルスデューティを定めるデータを格納するレジスタをクリアする。この処理は非常に早い。したがって１次回路が実質上遅れなくスイッチングオフになる。
【００４８】
しかしＣＰＵ(61)は、過電流信号に応答して、割り込み処理に進み、そこでパルス発生器の出力禁止フラグを解除（０にクリア）し、そしてパルス発生器のレジスタにＰＷＭパルス出力のためのデータを設定する。過電流信号が発生してから、上述のソフト割込みのプログラムの実行を開始するまでに数μｓｅｃの時間遅れがあり、更に、該割込み処理でパルス発生器にＰＷＭパルス出力を再開させるのに数μｓｅｃの時間が経過する。
【００４９】
これにより、１００ＫＨｚのＰＷＭパルスの１周期の半分を超える程度の、ＰＷＭパルス（のスイッチオンレベル）の出力の遅れを生じ、この期間が、ＰＷＭパルスの１周期内のオフ期間に重なり、パルスバイパルスの過電流保護によって１パルスのオン出力が遮断されても、前の一周期に略連続するかたちで、次の１周期からＰＷＭパルスの出力が再開される。
【００５０】
したがって、電源回路とデジタル信号処理装置(48)との間に、ＰＷＭパルス遮断のためのゲートや、遮断を保持するラッチおよびそれを解除するリセット回路を介挿する必要はなく、電源回路とデジタル信号処理装置(48)との間の接続が簡略になる。
【００５１】
（１７）上記（６）乃至（１６）のいずれかに記載の電源装置(41)；および、該電源装置から給電され、画像データが表す画像を形成する画像形成手段(42, 43)；を含む画像形成装置(PTR)。
【００５２】
電源装置(41)が上記（６）乃至（１６）に記載した作用，効果を発揮し、これにより、画像形成手段(42,43)の過負荷保護の信頼性と安定性が向上する。
【００５３】
（１８）上記（１４）の電源装置(41)；該電源装置から給電され画像データが表す画像を形成する画像形成手段(42,43)；ならびに、省エネ待機時には、前記電源装置の第１回路(46)から画像形成手段(42,43)への給電、および、第２回路(47)の電圧出力端(5V)から画像形成手段(42,43)への給電を遮断するスイッチ手段(44)；を含む画像形成装置(PTR)。
【００５４】
上記（１４）の電源装置(41)が省エネ待機給電端(5VE)を有するので、省エネ待機のためにスイッチ手段(44)を開放（遮断）しても、省エネ待機時にも給電が必要な制御回路および素子には、該給電端(5VE)から給電でき、画像形成装置(PTR)の省エネ待機設計が容易である。
【００５５】
（１９）更に、外部から与えられる印刷情報を画像データに変換して前記画像形成手段(43)に与えるプリンタコントローラ(20)を含む上記（１７）又は（１８）の画像形成装置。これによれば、パソコン，ファクシミリなどのホストからの印刷情報をプリントアウトできる。
【００５６】
（２０）更に、原稿画像を読取って画像データを生成して前記画像形成手段(43)に与える原稿スキャナ(SCR)を含む上記（１７），（１８）又は（１９）の画像形成装置。これによれば、原稿画像のコピーができる。
【００５７】
（２１）過電流検出した入力ポート先に応じて出力停止するＰＷＭ出力ポート先は、ＤＳＰ内のデータを書換えることでソフト的に設定できること(図18)を特徴とする上記（２３）又は（２４）のスイッチング電源装置。
【００５８】
これによれば、過電流を検出した入力ポート先に応じて、出力停止するＰＷＭ出力ポート先をＤＳＰ内のデータをソフト的に書き換えるので、スイッチング電源基板の配線レイアウト上の制約がなく、自由に、過電流信号入力ポート又は電流検出信号を印加するＡ／Ｄ入力ポートと、ＰＷＭパルス出力ポートの対応を設定することが可能となる効果がある。
【００５９】
また、柔軟な１次側過電流保護制御を実現する効果もある。具体的には、基本電圧出力用のスイッチング素子が過電流を発生した場合、該スイッチング素子のスイッチングＯＮ／ＯＦＦ停止はもちろんのこと、他の出力電圧回路のスイッチング素子のスイッチングＯＮ／ＯＦＦも同時に停止させる。過電流が該他の出力電圧回路のスイッチング素子で発生した場合は、このスイッチング素子のスイッチングＯＮ／ＯＦＦのみ停止させるという、柔軟な過電流保護制御が可能となる効果がある。
【００６０】
本発明の他の目的および特徴は、図面を参照した以下の実施例の説明により明らかになろう。
【００６１】
【実施例】
−第１実施例−
図１の（ａ）に、本発明の一実施例のスイッチング電源装置を組み込んだ画像形成装置の概要を示す。この画像形成装置は、カラープリンタＰＴＲに画像スキャナＳＣＲ，自動原稿供給装置ＡＤＦ，ソータ１１及びその他を組付けたものであり、パーソナルコンピュータ（以下ＰＣと表現）等のホストＰＣａから、ＩＥＥＥ１２８４−Ｉ／Ｆを通じて、画像情報である印刷データが与えられるとそれをプリントアウト（画像出力）できるシステム構成である。図１の（ａ）に示す画像形成装置は複合機能があるデジタルカラー複写機であり、それ自身で、原稿のコピ−を生成することもできる。
【００６２】
図１の（ｂ）に、図１の（ａ）に示すデジタルカラー複写機の一部をなすプリンタＰＴＲの機構概要を示す。この実施例のプリンタＰＴＲは、電子写真方式のレーザ走査型のカラープリンタであり、プリンタ機構，給紙装置（バンク），両面給紙装置，及び後処理装置（ソータ）１１によって構成されている。プリンタＰＴＲのレーザ走査器３には、Ｂｋ（黒），Ｙ（イエロ−），Ｍ（マゼンタ），Ｃ（シア）の各色の成分に分解された画像データが、各色単位で与えられる。各色単位が１画像形成単位である。
【００６３】
単色記録のときには、上記４色の内の一色の画像データがレーザ走査器３に与えられる。感光体１は定速度で回転駆動され、メインチャージャ２にて荷電され帯電位はクエンチングランプＱＬで適正電位に調整される。そして帯電面に、レーザ走査器３が画像データで変調したレーザを走査投射する。これにより、画像データに対応する静電潜像が感光体１に形成される。この静電潜像が、回転位置決め方式の現像装置４の、画像形成指定色（例えばＢｋ）に対応する色の現像トナーを有する現像器（Ｂｋ）にて現像されて顕像すなわちトナー像となる。トナー像は、転写チャージャ５にて転写ベルト６に転写され、そして、転写分離チャージャ８にて、レジストローラ７で送り込まれる転写紙に転写され、トナー像を担持する転写紙は、搬送ベルト９で定着器１０に送り込まれる。
【００６４】
定着器１０は加熱，加圧により転写紙上のトナー像を転写紙に固定する。定着を終えた転写紙は、ソータ１１に排出される。トナー像の転写を終えた感光体面はクリーニング装置１２でクリーニングされる。転写ベルト６の転写を終えた面はクリーニングブレード１３で拭われる。１４は、Ｐセンサと呼ばれる、感光体面上のトナー濃度を検出する反射型の光センサ、１５は転写ベルト６の基準位置を示すマークを検出する反射型の光センサ、１６は定着ローラの温度を検出する温度センサである。
【００６５】
２色以上のカラー重ね記録（最も代表的なものはフルカラー記録）のときには、上述の、感光体１上へのトナー像の形成と転写ベルト６への転写が、各色分繰返えされて転写ベルト６上において各色トナー像が重ねて転写され、所要色分の重ね転写を終えてから、転写紙に転写される。
【００６６】
図２に、図１に示す画像形成装置の電気システムの概要を示す。プリンタコントローラ２０には、カラープリンタＰＴＲ，オペレータに対する表示とオペレータからの機能設定入力制御を行う操作パネルＯＰＢ、スキャナＳＣＲおよび自動原稿供給装置ＡＤＦならびにパソコンＰＣａが接続したＩＥＥＥ１２８４セントロＩ／Ｆ  ３０が接続されている。
【００６７】
なお、図２においては、図１に示すプリンタＰＴＲの、画像形成プロセスの進行のために給電が必要な要素を一括してエンジン負荷４２として示し、画像形成プロセスの制御その他プリンタ内の制御をする装置をエンジンコントローラ４３として示した。
【００６８】
プリンタコントローラ２０は、メインプロセッサであるＣＰＵ２１，システムバス制御及び画像処理等を行うＡＳＩＣ（Application Specific IC）２２，ＣＰＵ２１の制御プログラムが格納されているＲＯＭ２３，電源ＯＦＦ時にもデータの保持が可能なＮＶＲＡＭ２４，ホストＰＣａからの受信データをＩＥＥＥ１２８４セントロＩ／Ｆ  ３０を介して一時格納及び受信データに基づいて形成された画像イメージデータの格納が可能なＤＲＡＭ（画像メモリ）２５，文字形状をあらわすイメージデータが格納され、画像形成時に文字データをイメージデータに変換するフォントＲＯＭ２６，操作パネルＯＰＢをコントロール／通信する操作パネルＩ／Ｆ２７，スキャナＩ／Ｆ２８，エンジンコントローラ４３との通信及び画像データの送信を行うエンジンＩ／Ｆ２９，ＩＥＥＥ１２８４準拠の通信が可能なＩＥＥＥ１２８４−Ｉ／Ｆ  ３０、及び、ホストＰＣａからＩＥＥＥ１２８４−Ｉ／Ｆ  ３０に与えられているＨＬＨ信号の変化を検出して、変化があったときにＡＳＩ２２を介してＣＰＵ２１に知らせるホストＯＮ／ＯＦＦ検知回路３１、を含む。
【００６９】
ホストＯＮ／ＯＦＦ検知回路３１は、ホストＰＣａのＨＬＨ信号（Ｈ：ホスト電源ＯＮ／Ｌ：ホスト電源ＯＦＦ）が、Ｌ（ホスト電源ＯＦＦ）からＨ（ホストが電源ＯＮ）に変化（ホスト電源がＯＮに変化）した時、及び、ＨからＬに変化（ホスト電源がＯＦＦに変化）したときに、これをＡＳＩ２２を介してＣＰＵ２１に知らせる。
【００７０】
プリンタコントローラ２０は、外部装置であるホストＰＣａからの画像情報である印刷データ及びプリント指示するコマンドを解析し、印刷データを出力画像データとして印刷できる状態にビットマップ展開し、印刷モードをコマンドから解析し動作を決定している。その印刷データ及びコマンドをＩＥＥＥ１２８４−Ｉ／Ｆ３０を通じて受信し動作する。また、これらならびにプリンタコントーラ２０を介して、機内で保持又は生成する、印刷データ，原稿読取りデータ，これらを出力用に処理した出力画像データ、および、それらを圧縮した圧縮データ、をホストＰＣａに転送することができる。
【００７１】
原稿スキャナＳＣＲは、原稿の表面に対するランプ照射の反射光をミラー及びレンズにより受光素子に集光する。受光素子（本実施例ではＣＣＤ）は、スキャナＳＣＲ内のセンサー・ボード・ユニット（以下単にＳＢＵと称す）にあり、ＣＣＤに於いて電気信号に変換された画像信号は、ＳＢＵ上でデジタル信号すなわち読取った画像データに変換された後、プリンタコントーラ２０に出力される。スキャナＳＣＲに装着された自動原稿供給装置ＡＤＦは、スキャナＳＣＲに対して原稿を給，排する。
【００７２】
プリンタコントローラ２０には、システムバス制御，画像メモリアクセス制御およびＤＲＡＭ２５からの作像を行う制御等を行う画像処理ＡＳＩＣ２２がある。スキャナＳＣＲの読取り画像データは、ＡＳＩＣ２２に転送され、ＡＳＩＣ２２が、光学系及びディジタル信号への量子化に伴う信号劣化（スキャナ系の信号劣化：スキャナ特性による読取り画像データの歪）を補正し、該画像データをＤＲＡＭ２５に書込む。又は、ＡＳＩＣ２２内部のプリンタ出力のための処理系で出力画像データに変換して、エンジンＩ／Ｆ２８を介してプリンタＰＴＲに与える。
【００７３】
すなわち、ＡＳＩＣ２２には、読取り画像データをＤＲＡＭ２５に蓄積して再利用するジョブと、メモリに蓄積しないで、プリンタＰＴＲに作像出力するジョブとがある。ＤＲＡＭ２５に蓄積する一例としては、１枚の原稿を複数枚複写する場合、スキャナＳＣＲを１回だけ動作させ、読取り画像データをＤＲＡＭ２５に蓄積し、蓄積データを複数回読み出す使い方がある。ＤＲＡＭ２５を使わない例としては、１枚の原稿を１枚だけ複写する場合、読取り画像データをそのままプリンタ出力用に処理すれば良いので、ＤＲＡＭ２５への書込みを行う必要はない。
【００７４】
まず、ＤＲＡＭ２５を使わない場合、ＡＳＩＣ２２に於いてＣＣＤによる輝度データを面積階調に変換するための画質処理を行う。画質処理後の面積階調に変化された信号はプリンタＰＴＲに与えられ、プリンタＰＴＲ内において、画像メモリを介して書込み制御に与えられる。書込み制御は、ドット配置に関する後処理及びドットを再現するためのパルス制御を、作像ユニット３に対して行い、転写紙上に再生画像を形成する。
【００７５】
ＤＲＡＭ２５に蓄積する場合は、ＡＳＩＣ２２が、ＤＲＡＭ２５のアクセス制御，外部ホストＰＣａのプリント用データの展開（文字コ−ド／キャラクタビット変換），メモリ有効活用のための画像データの圧縮を行う。データ圧縮後ＤＲＡＭ２５へ蓄積し、蓄積データを必要に応じて読み出す。読み出しデータは伸張し、本来の画像データに戻し、画質処理を行い、プリンタＰＴＲに出力する。すなわち、転写紙上に顕像（トナー像）を形成する。
【００７６】
画像データの流れに於いて、ＡＳＩＣ２２のバス制御により、デジタル複写機の複合機能を実現する。各ジョブ、例えばコピー機能およびプリンタ出力機能において、スキャナＳＣＲ，ＡＳＩＣ２２及びプリンタＰＴＲへの共通バス使用権の割り振りを、ＡＳＩＣ２２が制御する。
【００７７】
次に、プリンタＰＴＲおよびプリンタコントローラ２０の省エネモードについて説明する。プリンタＰＴＲ内には、ＡＣ商用電源からＤＣ電源を生成するスイッチング電源装置４１があり、ここで生成したＤＣ電源を、エンジンコントローラ４３，プリンタコントローラ２０およびエンジン負荷４２へ供給する。
【００７８】
ここで、スイッチング電源装置４１で生成したＤＣ電源には、エンジンコントローラ４３にてＯＮ／ＯＦＦ制御可能な＋５Ｖおよび＋２４Ｖと、図示しない元電源スイッチであるメインＳＷがＯＮであれば、常にＯＮ状態となる＋５ＶＥが存在し、＋５Ｖおよび＋２４Ｖはエンジンコントローラ４３、エンジン負荷４２に、＋５ＶＥはエンジンコントローラ４３とプリンタコントローラ２０に供給されている。通常動作時すなわち動作モードでは、＋５Ｖ，＋２４Ｖおよび＋５ＶＥすべてＯＮ状態であるが、省エネモード時には、エンジンコントローラ４３より、スイッチ４４をＯＦＦ（ＯＰＥＮ）とさせ、＋５Ｖおよび＋２４Ｖの電源供給をストップさせ、プリンタコントローラ２０及びエンジンコントローラ４３の一部のみの、＋５ＶＥの電源供給としている。
【００７９】
スイッチング電源装置４１からプリンタコントローラ２０に供給される電源＋５ＶＥは、プリンタコントローラ２０内の電源ＯＮ／ＯＦＦ３４に引きこまれている。電源ＯＮ／ＯＦＦ３４には、２個の電源ＯＮ／ＯＦＦリレー（以下では単に電源リレー）と、それらを選択的にＯＮ／ＯＦＦするリレードライバがあり、電源ＯＮ／ＯＦＦコントローラ３３が、各リレードライバに、ＯＮ（スイッチ閉）／ＯＦＦ（スイッチ開）指示信号を与える。各電源リレーのスイッチ接片は電源装置４１から電源＋５ＶＥが供給される給電線に接続されているが、各電源リレーのスイッチ接点には、給電線ＰＳ１，ＰＳ２が接続されている。
【００８０】
給電線ＰＳ１は、ＣＰＵ２１，ＡＳＩＣ２２、プログラムＲＯＭ２３およびホストＯＮ／ＯＦＦ検知回路３１、ならびに、操作パネルＩ／Ｆ２７のキー操作検知回路に給電する。この給電により、ホストＯＮ／ＯＦＦ検知回路３１は、ホストＰＣａの各ＨＬＨ信号の論理和が、ＬからＨに変化（ホスト電源がＯＮに変化）したこと、及び、該論理和がＨからＬに変化（ホスト電源がＯＦＦに変化）したことを、ＡＳＩ２２を介してＣＰＵ２１に知らせることができる。同様に、操作パネルＩ／Ｆ２７はキー操作があったことをＣＰＵ２１に知らせることができる。ＡＳＩＣ２２の、これらの報知信号をＣＰＵ２１に与える信号ラインおよび電気回路が、給電線ＰＳ１から給電される。ＣＰＵ２１及びプログラムＲＯＭ２３も給電線ＰＳ１から給電されるので、給電線ＰＳ１を＋５ＶＥに接続する第１電源リレーがＯＮである限り、ＣＰＵ２１はプログラムＲＯＭ２３のプログラムにしたがって動作する。
【００８１】
電源装置４１に商用交流を給電する元電源スイッチすなわちメインＳＷがＯＮになって、電源装置４１が電源＋５ＶＥを発生すると、電源ＯＮ／ＯＦＦ３４内にある図示しない電源オンリセット回路がリセット信号を発生し、電源ＯＮ／ＯＦＦ３４が自身をリセット（初期化）し、これにより、第１給電線ＰＳ１に接続した第１電源リレーのみをＯＮにする。これによって電源ＯＮ／ＯＦＦコントローラ３３，ＣＰＵ２１，ＡＳＩＣ２２，プログラムＲＯＭ２３および操作パネルＩ／Ｆ２７（の中の、キー操作検知回路）に電源＋５ＶＥが加わり、それぞれが電源オンリセット動作をして、自身を初期化する。
【００８２】
図３に、スイッチング電源装置４１の回路構成の概要を示す。１００Ｖ商用交流電圧が交流入力端子ＩＮ１，ＩＮ２から直流変換回路４５に印加される。直流変換回路４５には、１００Ｖ商用交流ラインの高周波ノイズが電源装置４１に入るのを遮断し、しかも電源装置４１が発生する高周波ノイズが商用交流ラインに漏出するのを防ぐ入力フィルタがある。交流電圧はこの入力フィルタを通して、全波整流ダイオードブリッジＤＢ１と平滑コンデンサＣ１で構成される整流平滑回路に印加される。
【００８３】
また、交流電圧は抵抗Ｒ１とリレーＲＡ１からなる起動回路にも加わる。交流電圧が加わると、リレーＲＡ１の、デジタルシグナルプロセッサ（ＤＳＰ）で構成されたデジタル制御部４８の、電圧入力端子Ｖｃｃと、バッテリＢ１に接続したダイオードＤ３２との間の、リレー接点が閉じ、これによりデジタル制御部４８が起動して、第１電源回路４６のドライバＤＲＩＶＥ１１に第１ＰＷＭパルスを出力し、第２電源回路４７のドライバＤＲＩＶＥ２１に第２ＰＷＭパルスを出力する。これにより、第１電源回路４６および第２電源回路４７が動作状態になり、それぞれ、２４Ｖ程度および５Ｖ程度の電圧を発生する。
【００８４】
直流変換回路４５が変換した直流電圧は、第１電源回路４６および第２電源回路４７のトランスＴＲ１１およびＴＲ２１の１次巻線に印加される。スイッチング素子であるＦＥＴ１１およびＦＥＴ２１がオンになると、直流変換回路４５から、各１次巻線，各スイッチング素子ならびに各電流値検出回路ＩＳＥＮ１１およびＩＳＥＮ２１を介して、１次側グランドＧに電流が流れる。
【００８５】
図４に、電流値検出回路ＩＳＥＮ１１およびＩＳＥＮ２１の構成を示す。第１電源回路４６のスイッチング素子ＦＥＴ１１は、該回路４６が主に動力負荷に給電するためのＤＣ２４Ｖを出力する高負荷出力用であるので、２個のＦＥＴを並列接続したものとなっている。ＦＥＴ１１に流れる電流が、電流検出用の抵抗Ｒ１１に流れ、抵抗Ｒ１１の電圧が、１次電流に比例する。抵抗Ｒ１１に並列に接続されたコンデンサＣ１２は、高周波ノイズをバイパスする。
【００８６】
トランスＴＲ１１の図示しない巻線に接続された図示しない定電圧回路が発生する定電圧Ｖｃが、比較回路（Ｄ１３，Ｒ１２−Ｒ１４）の、抵抗Ｒ１２，Ｒ１３，Ｒ１４の直列回路に加わっている。抵抗Ｒ１２とＲ１３のあいだが、ダイオードＤ１３で抵抗Ｒ１１に接続され、ダイオードＤ１３のカソードに、抵抗１１の電圧すなわち電流検出信号が加わる。抵抗Ｒ１３とＲ１４の間には、ＬＥＤドライバであるトランジスタＴｒ１１のベースが接続されている。抵抗Ｒ１５，絶縁カプラ４９の発光ダイオードＬＤ１１および抵抗Ｒ１６の直列回路に定電圧Ｖｃが加わり、発光ダイオードＬＤ１１にトランジスタＴｒ１１のコレクタが接続されている。
【００８７】
比較回路の抵抗Ｒ１２とＲ１３の間の電位は、抵抗１１の電圧すなわち電流検出信号レベルと同程度である。トランスＴＲ１１の１次巻線の電流すなわちＦＥＴ１１を流れる１次電流値が小さい時には、トランジスタＴｒ１１のベース電位が低いので、トランジスタＴｒ１１が実質上オフで、発光ダイオードＬＤ１１は実質上発光しない。ＦＥＴ１１を流れる１次電流値が過電流になると、比較回路の抵抗Ｒ１２とＲ１３の間の電位（抵抗１１の電圧）が上昇して、トランジスタＴｒ１１のベース電位が上昇してトランジスタＴｒ１１が導通し、発光ダイオードＬＤ１１が発光する。
【００８８】
この光は、絶縁カプラ４９内の、図５に示すフォトトランジスタＰＴ４１を照らし、これによりフォトトランジスタＰＴ４１が、オフからオンに転ずる。フォトトランジスタＰＴ４１のコレクタは抵抗Ｒ４１を通して定電圧Ｖｃｃに接続しており、コレクタに接続した信号線が過電流検出信号線であり、これが、デジタルシグナルプロセッサ（ＤＳＰ）で構成されたデジタル制御部（以下ではＤＳＰと表記）４８の、割込み入力ポートＩｉｎｔ１に接続されているので、第１電源回路４６のトランスＴＲ１１の１次側電流が設定値を超える過電流になると、過電流検出信号線（ＤＳＰの割込み入力ポートＩｉｎｔ１）が、高レベルＨ（Ｖｃｃ）から低レベルＬ（２次側グランド電位）に低下する。この低レベルＬは、割込み要求レベルである。
【００８９】
再度図３を参照する。第２電源回路４７は、制御回路や制御素子に定低電圧５Ｖを与える低出力のものであるので、ＦＥＴ２１は１個のＦＥＴである。この第２電源回路４７には、定電圧出力端（５Ｖ）と、省エネルギ待機時にも５Ｖを給電する省エネ給電端（５ＶＥ）がある。
【００９０】
第２電源回路４７のＦＥＴ２１に直列に、電流検出用の抵抗Ｒ２１が接続されている。この抵抗Ｒ２１を含む電流値検出回路ＩＳＥＮ２１の回路構成と回路動作は、前述の電流値検出回路ＩＳＥＮ１１と同じである。
【００９１】
この実施例では、電流値検出回路ＩＳＥＮ２１の発光ダイオードＬＤ２１が発生する光も、フォトトランジスタＰＴ４１を照らすので、第２電源回路４７のトランスＴＲ２１の１次側電流が設定値を超える過電流になると、過電流検出信号線（ＤＳＰの割込み入力ポートＩｉｎｔ１）が、高レベルＨ（Ｖｃｃ）から、割込み要求レベルである低レベルＬ（２次側グランド電位）に低下する。
【００９２】
再度図３を参照する。第１電源回路４６のドライブ回路ＤＲＩＶ１１は、ＤＳＰ４８のスイッチングＯＮ／ＯＦＦ信号である第１のＰＷＭパルスを出力するＰＷＭ出力ポートＰＷＭ１１につながっている。ＤＲＩＶ１１，トランスＴＲ１１およびスイッチング素子ＦＥＴ１１によって、１次側スイッチ回路が構成され、直流変換回路４５の出力電圧をＰＷＭパルスに応答したスイッチングによりチョッピングして、トランスＴＲ１１の１次巻線にパルス通電する。
【００９３】
トランスＴＲ１１の２次側には、２次巻線に誘起したパルス状電圧を直流に変換して出力する出力回路がある。出力回路は、ダイオードＤ１１，Ｄ１２、チョークコイルＣＨ１１、２次側の過電流を検出する２次側過電流検出回路ＩＳＥＮ１２、出力電圧検出回路ＶＳＥＮ１１および平滑コンデンサＣ１１により構成される。
【００９４】
２次側過電流検出回路ＩＳＥＮ１２は、第１電源回路４６の出力回路に流れる電流を、その大小に応じた電圧（２次電流検出信号）に変換して出力するよう構成され、ＩＳＥＮ１２から出力された電圧（２次電流検出信号）は、ＤＳＰ４８のＡ／Ｄ変換入力ポートＩｆ１１に印加する。
【００９５】
出力電圧検出回路ＶＳＥＮ１１は、第１電源回路４６の出力電圧Ｖｏｕｔ１１（２４Ｖ）の電圧に比例する電圧を、ＤＳＰ４８のＡ／Ｄ変換入力ポートＶｆ１１に印加する。
【００９６】
また、第２電源回路４７のトランスＴＲ２１の２次側の出力回路も第１電源回路４６のものと同様な構成であるが、更に、ＤＳＰ４８に給電するための電源を設けている。これはトランスＴＲ２１の３次巻線に接続したダイオードＤ３１とコンデンサＣ３１および定電圧回路ＣＶ３１ならびに逆流防止のダイオードＤ３３で構成している。ＤＳＰ４８の電源端子ＶｃｃとＧＮＤ間には、バッテリーＢ１とダイオードＤ３２、更に、起動用回路のリレーＲＡ１により閉駆動されるリレー接片で開閉される接点、の直列回路が接続している。
【００９７】
図５に、ＤＳＰ４８の構成を示す。この例では、イベントマネジャをＰＷＭパルス発生器６５に用いている。これには、複数のＰＷＭパルス出力ポートがあり、ＣＰＵ６１が、各出力ポート宛ての、ＰＷＭパルスおよびパルスデューティを規定するデータを、ＰＷＭパルス発生器６５内のパルス生成制御用のレジスタにロードする。このロードがあるとＰＷＭパルス発生器６５は、レジスタのデータで規定されるＰＷＭパルスを発生して、ＰＷＭパルス出力ポートから出力する。この実施例では、２つのＰＷＭパルス出力ポートＰＷＭ１１およびＰＷＭ２１から、スイッチングドライバＤＲＩＶＥ１１およびＤＲＩＶＥ２１に、各ＰＷＭパルスを出力する。各ＰＷＭパルスの周期およびデューティを規定するデータは、ＣＰＵ６１がパルス発生器６５に設定する。
【００９８】
ＤＳＰ４８内のＡ／Ｄ変換器６８には、第１電源回路４６の出力電流（Ｉｆ１１），出力電圧（Ｖｆ１１）および回路温度（ＴＥＭ）をあらわすフィードバック信号と、第２電源回路４７の出力電流（Ｉｆ２１）および出力電圧（Ｖｆ２１）を表すフィードバック信号が、印加される。Ａ／Ｄ変換器６８は、インターフェイス６７を介したＣＰＵ６１の制御（指示）のもとに、指定された入力チャンネルに加わっているフィードバック信号をデジタルデータに変換して、自身の出力レジスタにラッチし、変換完了信号を発生する。
【００９９】
ＣＰＵ６１はこの変換完了信号に応答して、フィードバックデジタルデータ（Ａ／Ｄ変換データ）を読み込んで、電源回路の出力電圧を設定電圧（２４Ｖ，５Ｖ）とするためのＰＷＭパルスデューティの演算と、それを規定するデータの、パルス発生器６５への書込み、もしくは、電源回路の出力電流の異常検出又は第１電源回路４６の過熱異常検出を行う。
【０１００】
ＣＰＵ６１の、上述の動作或いは処理を行うプログラムは、ＥＥＰＲＯＭ６２に書きこまれている。ＲＡＭ６３は、データの一時的な保持或いは保存に用いられる。
【０１０１】
再度図３を参照する。商用交流電圧がオンになると、すなわちＩＮ１，ＩＮ２から入力すると、ダイオードブリッジＤＢ１で整流された直流電圧により、抵抗Ｒ１を介して起動回路のリレーＲＡ１に電流が流れ、バッテリＢ１の電圧をＤＳＰ４８の電源電圧入力端Ｖｃｃに印加するための接点ＲＡ１がオンする。これにより、ＤＳＰ４８に動作電圧が供給され、ＤＳＰ４８が起動し、ＣＰＵ６１が、ＥＥＰＲＯＭ６２のプログラムにしたがって、図６の（ａ）に示す制御動作を行う。
【０１０２】
すなわち、図６の（ａ）を参照するとＣＰＵ６１は、それに動作電圧が加わると、その内外のレジスタおよび入出力ポートを待機状態とし（初期化：ステツプ１）、そしてパルス発生器６５に与えるＰＷＭパルス（の周期およびデューティ）を規定するデータを格納する出力レジスタであるＰＷＭレジスタに、初期値（ＰＷＭパルス周期，２４Ｖ出力のためのデューティを規定する第１基準値、および、５Ｖ出力のためのデューティを規定する第２基準値）を書込む（ステツプ２）。これらのデータは、ＥＥＰＲＯＭ６２の、ＣＰＵ動作プログラム上に書き込まれている。なお、以下においてカッコ内にステップ番号又は記号を記入する時には、ステップという語を省略して、ステップ番号又は記号のみを記入する。
【０１０３】
次にＣＰＵ６１は、パルス発生器６５の割込みレジスタをリセットして、パルス発生器６５のＰＷＭパルス生成制御用のレジスタに、ＰＷＭレジスタのデータを書き込む（３）。パルス発生器６５はこの書込みがあつたデータに基づいたＰＷＭパルスの生成（出力）を開始する。なお、パルス発生器６５の割込み信号ラインＰＤＰＩＮＴのレベルがＬになるとパルス発生器６５がそのＰＷＭパルス出力ポートをハイインピーダンス（出力回路遮断）にしこれによりＦＥＴ（１１／２１）がオフになり、パルス発生器６５がその内部の出力禁止フラグを、禁止を表す１とし、この１がある間はハイインピーダンスを継続するが、パルス発生器６５の割込みレジスタをリセットするとは、この出力禁止フラグの１をクリアして、禁止解除を表す０にする事を意味する。
【０１０４】
次にＣＰＵ６１は、２００μｓｅｃ時限のプログラムタイマをスタートして（４）、そのタイムオーバに応答するタイマ割込みを許可する（５）。ＣＰＵ６１は更に、パルス発生器６５の割込み信号ラインＰＤＰＩＮＴのレベルＨからＬへの変化に応答する外部割込みを許可する（６）。そして、ＣＰＵ６１への動作電圧がなくなるまで、すなわち、商用交流の給電が止まるまで、割込みの発生を待つ無限ループに入る（７）。
【０１０５】
次に図６の（ｂ）を参照する。その後、２００μｓｅｃタイマがタイムオーバするとＣＰＵ６１は、図６の（ｂ）に示すタイマ割り込み（ＴＩＩ）に進んで、２００μｓｅｃタイマを再スタートし（２１）、Ａ／Ｄ変換器６８の、入力電圧チャンネルを、Ｎｏ．０に設定してＡ／Ｄ変換器６８にＡ／Ｄ変換を指示し（２２）、Ａ／Ｄ変換の完了に応答する割込みを許可する（２３）。Ａ／Ｄ変換器６８は、入力ポートＮｏ．０のアナログ信号すなわち第２電源回路４７の出力電圧をあらわすフィードバック信号（Ｖｆ２１）のデジタル変換を開始し、これを終了すると終了信号（変換データ読取りレディ）を発生する。ＣＰＵ６１は、この終了信号に応答して、図７に示すＡ／Ｄ変換終了割込み（ＡＤＩ）に進む。
【０１０６】
図７に示す割込み（ＡＤ１）でＣＰＵ６１は、いま終えたＡ／Ｄ変換の入力ポート（チャンネル）に対応して（３１−３４）、それがＮｏ．０であったときには「５Ｖ出力制御」（３５）を、Ｎｏ．１であったときには「２４Ｖ出力制御」（３６）を、Ｎｏ．２であったときには「５Ｖ２次側過電流保護」（３７）を、Ｎｏ．３であったときには「２４Ｖ２次側過電流保護」（３８）を、Ｎｏ．４であったときには「過熱保護制御」（３８）を、実行する。
【０１０７】
図８に、「５Ｖ出力制御」（３５）の内容を示す。これに進むとＣＰＵ６１は、レジスタＶｆ２１にＡ／Ｄ変換器６８が変換したデータ（第２電源回路４７の出力電圧データ）を読み込んで（４１）、それが設定値Ｒｆ５Ｖ以上（過電圧）であるかをチェックする（４２）。設定値Ｒｆ５Ｖ未満であると、今回読みこんだ出力電圧データの、５Ｖに対する誤差量を算出して誤差量をＰＷＭパルスデューティに変換し、このパルスデューティを規定するデータを算出して（４３）、それをＣＰＵ６１の内部又はＲＡＭ６３に定めたＰＷＭレジスタに更新書込みして、ＰＷＭレジスタのデータをパルス発生器６５のＰＷＭパルス生成制御用のレジスタに書き込む（４４）。これにより、パルス発生器６５がパルス出力ポートＰＷＭ２１に出力するＰＷＭパルスが、前記出力電圧の誤差量を０にするためのデューティに変わる。これが、第２電源回路４７の出力電圧のフィードバック制御である。
【０１０８】
第２電源回路４７の出力電圧が設定値Ｒｆ５Ｖ以上（過電圧）であったときには、ＣＰＵ６１は、ＰＷＭレジスタにＰＷＭデューティ０％のデータを書込む（４７）。これにより、パルス発生器６５のパルス出力がすべてとまり、ＦＥＴ１１およびＦＥＴ２１がオフになる。次いでＣＰＵ６１は、それ自身に許可している割込みをすべて禁止する（４８）。これにより、ＣＰＵ６１が動作停止状態（無限ループ）となり、交流電圧が１度遮断されてもう一度投入されるまで、ＤＳＰ４８が動作を停止し、第１電源回路４６および第２電源回路４７共に、動作を停止し出力がなくなる。
【０１０９】
上述の過電圧ではなく、上記のようにＰＷＭパルス（ＰＷＭ２１）のデューティを更新した時には、ＣＰＵ６１は、Ａ／Ｄ変換入力チャンネルのＮｏ．１を指定してＡ／Ｄ変換器６８にＡ／Ｄ変換を指示し（４５）、Ａ／Ｄ変換の完了に応答する割込みを許可する（４６）。Ａ／Ｄ変換器６８は、入力ポートＮｏ．１のアナログ信号すなわち第１電源回路４６の出力電圧をあらわすフィードバック信号（Ｖｆ１１）のデジタル変換を開始し、これを終了すると終了信号（変換データ読取りレディ）を発生する。ＣＰＵ６１は、この終了信号に応答して、図７に示すＡ／Ｄ変換終了割込み（ＡＤＩ）に進み、そして図７のステップ３２から「２４Ｖ出力制御」（３６）に進む。
【０１１０】
図９に、「２４Ｖ出力制御」（３６）の内容を示す。この内容は、上述の「５Ｖ出力制御」（３５）と同様であり、第１電源回路４６の出力電圧を設定値２４Ｖにするように、第１電源回路４６のドライバＦＥＴ１１に与えるＰＷＭパルス（ＰＷＭ１１）のデューティを、同様にフィードバック制御する（５１−５４）。第１電源回路４６の出力電圧が過電圧であると、ＤＳＰ４８は第１電源回路４６および第２電源回路４７の駆動を停止して、制御動作を停止する（５７，５８）。第１電源回路４６の出力電圧が過電圧ではなく、ＰＷＭパルス（ＰＷＭ１１）のデューティを更新した時には、ＣＰＵ６１は、Ａ／Ｄ変換入力チャンネルのＮｏ．２を指定してＡ／Ｄ変換器６８にＡ／Ｄ変換を指示し（５５）、Ａ／Ｄ変換の完了に応答する割込みを許可する（５６）。Ａ／Ｄ変換器６８は、入力ポートＮｏ．２のアナログ信号すなわち第２電源回路４７の出力電流をあらわすフィードバック信号（Ｉｆ２１）のデジタル変換を開始し、これを終了すると終了信号（変換データ読取りレディ）を発生する。ＣＰＵ６１は、この終了信号に応答して、図７に示すＡ／Ｄ変換終了割込み（ＡＤＩ）に進み、そして図７のステップ３３から「５Ｖ２次側過電流保護」（３７）に進む。
【０１１１】
図１０に、「５Ｖ２次側過電流保護」（３７）の内容を示す。これに進むとＣＰＵ６１は、レジスタＩｆ２１にＡ／Ｄ変換器６８が変換したデータ（第１電源回路４６の出力電流データ）を読み込んで（６１）、それが設定値Ｒｆ５Ｖｉ以上（過電流）であるかをチェックする（６２）。設定値Ｒｆ５Ｖｉ以上であるとそこでＤＳＰ４８は第１電源回路４６および第２電源回路４７の駆動を停止して、制御動作を停止する（６５，６６）。過電流でないときには、ＣＰＵ６１は、Ａ／Ｄ変換入力チャンネルのＮｏ．３を指定してＡ／Ｄ変換器６８にＡ／Ｄ変換を指示し（６３）、Ａ／Ｄ変換の完了に応答する割込みを許可する（６４）。Ａ／Ｄ変換器６８は、入力ポートＮｏ．３のアナログ信号すなわち第１電源回路４６の出力電流をあらわすフィードバック信号（Ｉｆ１１）のデジタル変換を開始し、これを終了すると終了信号（変換データ読取りレディ）を発生する。ＣＰＵ６１は、この終了信号に応答して、図７に示すＡ／Ｄ変換終了割込み（ＡＤＩ）に進み、そして図７のステップ３４から「２４Ｖ２次側過電流保護」（３８）に進む。
【０１１２】
「２４Ｖ２次側過電流保護」（３８）の内容は、上述の「５Ｖ２次側過電流保護」（３７）の内容と同様である。この「２４Ｖ２次側過電流保護」（３８）で第２電源回路４７の出力電流（Ｉｆ１１）が正常であるとＣＰＵ６１は、Ａ／Ｄ変換入力チャンネルのＮｏ．４を指定してＡ／Ｄ変換器６８にＡ／Ｄ変換を指示し、Ａ／Ｄ変換の完了に応答する割込みを許可する。Ａ／Ｄ変換器６８は、入力ポートＮｏ．４のアナログ信号すなわち第１電源回路４６に備わったサーミスタＴＨの温度検出信号（ＴＨＭ）のデジタル変換を開始し、これを終了すると終了信号（変換データ読取りレディ）を発生する。ＣＰＵ６１は、この終了信号に応答して、図７に示すＡ／Ｄ変換終了割込み（ＡＤＩ）に進み、そして図７のステップ３４から「過熱保護制御」（３９）に進む。
【０１１３】
図１１に、「過熱保護制御」（３９）の内容を示す。これに進むとＣＰＵ６１は、レジスタＴＥＭにＡ／Ｄ変換器６８が変換したデータ（サーミスタＴＨの温度検出データ）を読み込んで（８１）、それが設定値ＲｆＴＥＭ以上（過温度）であるかをチェックする（８２）。設定値ＲｆＴＥＭ以上であるとそこでＤＳＰ４８は第１電源回路４６および第２電源回路４７の駆動を停止して、制御動作を停止する（８５，８６）。過温度でないときには、ＣＰＵ６１は、Ａ／Ｄ変換入力チャンネルのＮｏ．０を指定してＡ／Ｄ変換器６８にＡ／Ｄ変換を指示し（８３）、Ａ／Ｄ変換の完了に応答する割込みを許可する（８４）。Ａ／Ｄ変換器６８は、入力ポートＮｏ．０のアナログ信号すなわち第２電源回路４７の出力電圧をあらわすフィードバック信号（Ｖｆ２１）のデジタル変換を開始し、これを終了すると終了信号（変換データ読取りレディ）を発生する。ＣＰＵ６１は、この終了信号に応答して、図７に示すＡ／Ｄ変換終了割込み（ＡＤＩ）に進み、そして図７のステップ３１ら「５Ｖ出力制御」（３５）に進む。この「５Ｖ出力制御」（３５）の内容は前述の通りである。
【０１１４】
このように、フィードバック信号の読み込み（Ａ／Ｄ変換）と、ＰＷＭパルスデューテイの更新，出力過電流の検出および過熱検出を、所定順で繰返すが、これらの一連、すなわち図６の（ｂ）のステップ２２，２３および図７に示す「Ａ／Ｄ変換終了割込み」（ＡＤ１）のステップ３１−３９、を実行するに要する時間は２００μｓｅｃ未満であるので、この一連の処理は、２００μｓｅｃタイマがタイムオーバする前に完了する。そして、２００μｓｅｃタイマがタイムオーバすると、ＣＰＵ６１は、図６の（ｂ）に示すタイマ割り込み（ＴＩＩ）を再度実行する。これにより、ＣＰＵ６１の制御周期は、実質上２００μｓｅｃである。なお、ＰＷＭパルスは１００ＫＨｚ程度の周波数である。
【０１１５】
ＣＰＵ６１の以上の制御動作により、ＤＳＰ４８は、ポートＶｆ２１に入力する出力電圧回路ＶＳＥＮ２１の出力電圧値が所定の電圧となるよう、スイッチング素子ＦＥＴ２１をＯＮ／ＯＦＦするＰＷＭパルスを生成し、ドライブ回路ＤＲＩＶ２１に出力する。ドライブ回路ＤＲＩＶ２１を介して、スイッチング素子ＦＥＴ２１がＯＮ／ＯＦＦ駆動され、トランスＴＲ２１が励磁される。そして、２次コイル，３次コイルに誘起した交流電圧が、それぞれ整流平滑され、直流電圧（５Ｖ，５ＶＥ，Ｖｃｃ）が出力される。ＤＳＰ４８は常に、出力電圧値（Ｖｆ２１）が所定の電圧値５Ｖとなるよう、スイッチングＯＮ／ＯＦＦのＯＮデューティ演算と、該デューティのパルス出力を続ける。
【０１１６】
また、同様に、ポートＶｆ１１に入力する出力電圧回路ＶＳＥＮ１１の出力電圧値が所定の電圧２４Ｖとなるよう、スイッチング素子ＦＥＴ１１をＯＮ／ＯＦＦするスイッチング信号をＤＳＰ４８が演算し、ドライブ回路ＤＲＩＶ１１に出力する。ドライブ回路ＤＲＩＶ１１を介して、スイッチング素子ＦＥＴ１１がＯＮ／ＯＦＦされ、トランスＴＲ１１が励磁される。ＤＳＰ４８は常に、出力電圧値（Ｖｆ１１）所定の電圧値２４Ｖとなるよう、スイッチングＯＮ／ＯＦＦのＯＮデューティ演算と、該デューティのパルス出力を続ける。
【０１１７】
ここでスイッチング素子ＦＥＴ１１又はＦＥＴ２１に過電流が流れたときの動作フローを説明する。
【０１１８】
図６の（ｃ）に、ＦＥＴ１１又はＦＥＴ２１に過電流が流れたときの、ＣＰＵ６１の外部割込み処理（ＰＤＩ）の内容を示す。すでに説明したが、ＦＥＴ１１又はＦＥＴ２１に過電流が流れると、図４に示す発光ダイオードＬＤ１１またはＬＤ２１が発光し、図５に示すフォトトランジスタＰ４１が導通して、ＤＳＰ４８の割り込み入力ポートＩｉｎｔ１の信号ＰＤＰＩＮＴが、高レベルＨから、割込み要求レベルのＬに転ずる。するとパルス発生器６５（イベントマネジャ）が、ＣＰＵ６１の動作周波数の３〜４クロックサイクルの遅延後、ＰＷＭ出力ポートＰＷＭ１１およびＰＷＭ２１をハード的にハイインピーダンス状態としてこれを保持する出力禁止フラグ（１ビットデータ）を設定し（Ｈ＝１とし）、ＰＷＭパルスの周期およびパルスデューティを定めるデータを格納するレジスタをクリアする。これにより、ＰＷＭ出力ポートＰＷＭ１１およびＰＷＭ２１はスイッチングＯＮ／ＯＦＦ停止の状態（出力遮断）になる。これによりドライブ駆動回路ＤＲＩＶ１１，ＤＲＩＶＥ２１の出力もＯＦＦ状態に移行し、スイッチング素子ＦＥＴ１１およびＦＥＴ２１は、ＯＦＦになる。
【０１１９】
ＣＰＵ６１は、図６の（ｃ）の外部割込み（ＰＤＩ）に進むが、この割込みのプログラムの実行を開始するまで数μｓの時間遅れがある。そしてこの割込み処理では、パルス発生器６５の出力禁止フラグを解除（０にクリア）し（２５）、そしてパルス発生器６５のレジスタにＰＷＭパルス出力のためのデータを設定して、パルス出力を開始する（２６）。この割込みプログラムの実行に数μｓの時間がかかる。以上の処理にて、パルスバイパルスにて１次側のスイッチング素子ＦＥＴ１１，ＦＥＴ２１に流れる過電流を正確に検出し、保護制御を行い、スイッチング電源装置、特にスイッチング素子の破壊，損傷を防ぐことができる。
【０１２０】
−第２実施例−
第２実施例で用いるＤＳＰ４８の構成を図１２に示す。この第２実施例のスイッチング電源装置４１の、第１電源回路４６および第２電源回路４７の構成は、図３および図４に示すものと同様である。しかし、第１電源回路４６の１次電流検出回路ＩＳＥＮ１１の発光ダイオードＬＤ１１は、図１２に示す第１の絶縁カプラ４９に結合してそのフォトトランジスタＰＴ４１に光を照射する。第２電源回路４７の１次電流検出回路ＩＳＥＮ２１の発光ダイオードＬＤ２１は、第２の絶縁カプラ５０に結合してそのフォトトランジスタＰＴ５１に光を照射する。
【０１２１】
なお、上述の第１実施例では、過電流検出時の入力ポートが１つ（Ｉｉｎｔ１）のみのため、どれか１つのスイッチング素子により過電流が発生しただけでも、全てのＰＷＭ出力を出力停止し、駆動回路ＤＲＩＶＥ１１，ＤＲＩＶＥ２１をＯＦＦしてしまう。
【０１２２】
これに対して、第２実施例では、ＤＳＰ４８に複数の過電流検出の入力ポートＩｉｎｔ１，Ｉｉｎｔ２を備え、これらに個別に過電流信号を与えることで、マルチ出力のスイッチング電源において、駆動回路ＤＲＩＶＥ１１，ＤＲＩＶＥ２１単位にスイッチング素子の過電流保護を図ったものである。すなわち第２実施例は、ＰＷＭポート（ＰＷＭ１１，ＰＷＭ２１）と同数の１次側電流値検出回路（ＩＳＥＮ１１＋４９，ＩＳＥＮ２１＋５０）と、前記１次側電流値検出回路の過電流検出信号を入力する入力ポート（Ｉｉｎｔ１，Ｉｉｎｔ２）を有している。
【０１２３】
図１２に示すＤＳＰ４８は、２つのパルス発生器６５および７１を備えている。これらの機能は、前述の、図５に示すパルス発生器と同様である。ＣＰＵ６１の制御動作の大要は、前述の第１実施例のものと同じである。しかし、細かくは、ＤＲＩＶＥ１１に与えるＰＷＭパルス（ＰＷＭ１１）を規定するデータはパルス発生器６５のみに設定し、外部割込み信号ＰＤＰＩＮＴ１＝Ｌが発生したときには、割込１によって、パルス発生器６５のみに、前述の割込み処理（ＰＤＩ：図６の（ｃ））を行う。同様に、ＤＲＩＶＥ２１に与えるＰＷＭパルス（ＰＷＭ２１）を規定するデータはパルス発生器７１のみに設定し、外部割込み信号ＰＤＰＩＮＴ２＝Ｌが発生したときには、割込２によって、パルス発生器７１のみに、前述の割込み処理（ＰＤＩ：図６の（ｃ））を行う。
【０１２４】
−第３実施例−
図１３に、第３実施例で用いるＤＳＰ４８を示す。これは、図１２に示すＤＳＰ４８にオアゲート７６を付加したものである。パルス発生器７１には、第２電源回路４７の１次側過電流信号（ＰＤＰＩＮＴ２＝Ｌ）のみが印加されるが、パルス発生器６５には、第１電源回路４６の１次側過電流信号（ＰＤＰＩＮＴ１＝Ｌ）に加えて、オアゲート７６を通して第２電源回路４７の１次側過電流信号（ＰＤＰＩＮＴ２＝Ｌ）も印加される。これにより、２４Ｖ出力の第１電源回路４６が１次側過電流になると、第１電源回路４６のスイッチング素子ＦＥＴ１１がオフになるが、第２電源回路４７のスイッチング素子ＦＥＴ２１はオンを継続する。
【０１２５】
しかし、５Ｖ出力の第２電源回路４７が１次側過電流になると、第２電源回路４７および第１電源回路４６のスイッチング素子ＦＥＴ２１およびＦＥＴ１１が共にオフになる。これに合わせてＣＰＵ６１は、第２電源回路４７が１次側過電流になると、それに応答してパルス発生器７１および６５に対して前述の割込み処理（ＰＤＩ：図６の（ｃ））を行うが、第１電源回路４６が１次側過電流になると、それに応答してパルス発生器６５のみに対して前述の割込み処理（ＰＤＩ：図６の（ｃ））を行う。
【０１２６】
オアゲート７６の付加により、このように柔軟な１次側過電流保護制御を実現できる。この実施例では、第２電源回路４７が基本電圧出力用であり、そのスイッチング素子ＦＥＴ２１が過電流を発生した場合、該スイッチング素子のスイッチングＯＮ／ＯＦＦ停止はもちろんのこと、動力用の第１電源回路４６のスイッチング素子ＦＥＴ１１のスイッチングＯＮ／ＯＦＦも同時に停止させる。過電流が第１電源回路４６のスイッチング素子ＦＥＴ１１で発生した場合は、このスイッチング素子ＦＥＴ１１のスイッチングＯＮ／ＯＦＦのみ停止させるという、柔軟な過電流保護制御が実現する。
【０１２７】
−第４実施例−
第４実施例では、図１４に示す１次側電流検出回路ＩＳＥＮ１１およびＩＳＥＮ２１を用いる。これらの検出回路ＩＳＥＮ１１，ＩＳＥＮ２１は、１次側電流レベルを表すアナログ検出信号（電流信号）を出力し、図１５に示すＤＳＰ４８のＡ／Ｄ変換入力ポートＩｄ１１，Ｉｄ２１に与える。
【０１２８】
図１５に示すＤＳＰ４８では、ポートＩｄ１１の電流信号をＡ／Ｄ変換器７２がデジタルデータに変換してその出力ラッチにラッチし、このラッチと同時に変換終了信号をデジタル比較器７３に与える。Ａ／Ｄ変換器７２は、第１のＰＷＭパルス（ＰＷ１１）Ａが、スイッチングオンを指示するレベルにある間、上述の変換動作を高速で繰返す。同様に、ポートＩｄ２１の電流信号をＡ／Ｄ変換器７４がデジタルデータに変換してその出力ラッチにラッチし、このラッチと同時に変換終了信号をデジタル比較器７５に与える。Ａ／Ｄ変換器７４は、第２のＰＷＭパルス（ＰＷ２１）Ｂが、スイッチングオンを指示するレベルにある間、上述の変換動作を高速で繰返す。
【０１２９】
ＣＰＵ６１が、デジタル比較器７３には、第１電源回路４６の１次側過電流判定用の第１閾値Ｒｆ２４Ｖｐｉを表すデータを設定（ラッチ）し、デジタル比較器７５には、第２電源回路４７の１次側過電流判定用の第２閾値Ｒｆ５Ｖｐｉを表すデータを設定（ラッチ）する。
【０１３０】
デジタル比較器７３は、定常的にＨの判定出力を発生しているが、Ａ／Ｄ変換器７２が変換終了信号を与えたときのＡ／Ｄ変換器７２の変換データが第１閾値Ｒｆ２４Ｖｐｉ以上であるときのみ、その判定出力をＬにきりかえる。このＬが、割込み要求信号ＰＤＰＩＮＴ１＝Ｌとしてパルス発生器６５およびＣＰＵ６１に与えられ、これら６５，６１が、図１２に示す第２実施例のものと同様に動作する。
【０１３１】
同様に、デジタル比較器７５は、定常的にＨの判定出力を発生しているが、Ａ／Ｄ変換器７４が変換終了信号を与えたときのＡ／Ｄ変換器７４の変換データが第２閾値Ｒｆ５Ｖｐｉ以上であるときのみ、その判定出力をＬに切換える。このＬが、割込み要求信号ＰＤＰＩＮＴ２＝Ｌとしてパルス発生器７１およびＣＰＵ６１に与えられ、これら７１，６１が、図１２に示す第２実施例のものと同様に動作する。
【０１３２】
この第４実施例では、電流値検出回路ＩＳＥＮ１１，ＩＳＥＮ２１からの電圧値換算出力を常にＤＳＰ４８のＩｄ１１，Ｉｄ２１端子に入力し、ＤＳＰ４８内部でハード的に、ＣＰＵ６１の、ＥＥＰＲＯＭに格納した動作プログラム上に設定されている第１閾値Ｒｆ２４Ｖｐｉ，第２閾値Ｒｆ５Ｖｐｉと比較している。これらの閾値Ｒｆ２４Ｖｐｉ，Ｒｆ５Ｖｐｉは、ＤＳＰ４８の動作プログラム上に設定された閾値レジスタにあり、これを書き換えることで閾値変更ができる構成となっている。
【０１３３】
−第５実施例−
図１６に、第５実施例で用いるＤＳＰ４８を示す。これは、図１５に示すＤＳＰ４８にオアゲート７６を付加したものである。パルス発生器７１には、第２電源回路４７の１次側過電流信号（ＰＤＰＩＮＴ２＝Ｌ）のみが印加されるが、パルス発生器６５には、第１電源回路４６の１次側過電流信号（ＰＤＰＩＮＴ１＝Ｌ）に加えて、オアゲート７６を通して第２電源回路４７の１次側過電流信号（ＰＤＰＩＮＴ２＝Ｌ）も印加される。これにより、２４Ｖ出力の第１電源回路４６が１次側過電流になると、第１電源回路４６のスイッチング素子ＦＥＴ１１がオフになるが、第２電源回路４７のスイッチング素子ＦＥＴ２１はオンを継続する。
【０１３４】
しかし、５Ｖ出力の第２電源回路４７が１次側過電流になると、第２電源回路４７および第１電源回路４６のスイッチング素子ＦＥＴ２１およびＦＥＴ１１が共にオフになる。これに合わせてＣＰＵ６１は、第２電源回路４７が１次側過電流になると、それに応答してパルス発生器７１および６５に対して前述の割込み処理（ＰＤＩ：図６の（ｃ））を行うが、第１電源回路４６が１次側過電流になると、それに応答してパルス発生器６５のみに対して前述の割込み処理（ＰＤＩ：図６の（ｃ））を行う。
【０１３５】
−第６実施例−
図１７に、第６実施例で用いるＤＳＰ４８を示す。これは、図１５に示すＤＳＰ４８にオアゲート７６を付加し、パルス発生器を一個６５にしたものであるが、第１電源回路４６の１次側過電流信号（ＰＤＰＩＮＴ１＝Ｌ）および第２電源回路４７の１次側過電流信号（ＰＤＰＩＮＴ２＝Ｌ）のいずれも、オアゲート７６を通して、パルス発生器６５に与えるようにした。１次側過電流信号（ＰＤＰＩＮＴ１＝Ｌ，ＰＤＰＩＮＴ２＝Ｌ）を発生する機能は、図１５に示すＤＳＰ４８と同様であるが、ＣＰＵ６１の制御動作は図６〜図１１に示す第１実施例のものと同様である。
【０１３６】
−第７実施例−
図１８に、第７実施例で用いるＤＳＰ４８を示す。これは、図１５に示すＤＳＰ４８にデータセレクタ（選択ゲート）７７−８０を付加したものであり、これらのセレクタの入力のいずれをセレクタの出力にするかは、ＣＰＵ６１が各セレクタに与える選択指定データで定まる。これにより、過電流検出した入力ポート先（Ｉｄ１１，Ｉｄ２１）に応じて出力停止するＰＷＭ出力ポート先（ＰＷＭ１１，ＰＷＭ２１）は、ＤＳＰ４８内の、選択指定データを書換えることでソフト的に設定できる。したがって、スイッチング電源基板の配線レイアウト上の制約がなく、自由に、電流検出信号を印加するＡ／Ｄ入力ポートＩｄ１１，Ｉｄ２１（又は過電流信号入力ポートＩｉｎｔ１，Ｉｉｎｔ２）と、ＰＷＭパルス出力ポートＰＷ１１，ＰＷ２１の対応を設定することが可能である。
【０１３７】
また、柔軟な１次側過電流保護制御を実現できる。例えば、基本電圧出力用のスイッチング素子が過電流を発生した場合、該スイッチング素子のスイッチングＯＮ／ＯＦＦ停止はもちろんのこと、他の出力電圧回路のスイッチング素子のスイッチングＯＮ／ＯＦＦも同時に停止させる。過電流が該他の出力電圧回路のスイッチング素子で発生した場合は、このスイッチング素子のスイッチングＯＮ／ＯＦＦのみ停止させるという、柔軟な過電流保護制御が可能となる。
【図面の簡単な説明】
【図１】  （ａ）は本発明の第１実施例の電源装置４１を装備したプリンタＰＴＲを含む画像形成装置の外観を示す斜視図、（ｂ）はプリンタＰＴＲの画像形成機構の概要を示すブロック図である。
【図２】  図１の（ａ）に示す画像形成装置の電気系統の概要を示すブロック図である。
【図３】  図２に示す第１実施例のスイッチング電源装置４１の構成を示すブロック図である。
【図４】  図３に示す１次電流検出回路ＩＳＥＮ１１およびＩＳＥＮ２１の構成を示す電気回路図である。
【図５】  図３に示すデジタル制御部４８の構成を示すブロック図である。
【図６】  図５に示すＣＰＵ６１の制御動作を示すフローチャートであり、（ａ）はメインルーチンを、（ｂ）および（ｃ）は割込み処理を示す。
【図７】  図５に示すＣＰＵ６１の、Ａ／Ｄ変換器６８のＡ／Ｄ変換終了に応答する割込み処理を示すフローチャートである。
【図８】  図７に示す「５Ｖ出力制御」（３５）の内容を示すフローチャートである。
【図９】  図７に示す「２４Ｖ出力制御」（３６）の内容を示すフローチャートである。
【図１０】  図７に示す「５Ｖ２次側過電流保護」（３７）の内容を示すフローチャートである。
【図１１】  図７に示す「過熱保護制御」（３９）の内容を示すフローチャートである。
【図１２】  第２実施例で用いるＤＳＰ４８の構成を示すブロック図である。
【図１３】  第３実施例で用いるＤＳＰ４８の構成を示すブロック図である。
【図１４】  第４実施例で用いる１次側電流検出回路ＩＳＥＮ１１，ＩＳＥＮ２１の構成を示す電気回路図である。
【図１５】  第４実施例で用いるＤＳＰ４８の構成を示すブロック図である。
【図１６】  第５実施例で用いるＤＳＰ４８の構成を示すブロック図である。
【図１７】  第６実施例で用いるＤＳＰ４８の構成を示すブロック図である。
【図１８】  第７実施例で用いるＤＳＰ４８の構成を示すブロック図である。
【符号の説明】
ＰＣａ：パソコン          ＰＴＲ：カラープリンタ
ＯＰＢ：操作パネル        ＳＣＲ：原稿スキャナ
ＡＤＦ：自動原稿供給装置  １：感光体
２：メインチャージャ      ３：レーザ走査器
４：現像装置              ５：転写チャージャ
６：転写ベルト            ７：レジストローラ
８：転写分離チャージャ    ９：搬送ベルト
１０：定着器              １１：ソータ
１２：クリーニング装置    １３：クリーニングブレード
１４：光センサ            １５：光センサ
１６：温度センサ          ４１：スイッチング電源装置
ＰＳ１〜ＰＳ３：給電線    ＩＮ１，ＩＮ２：交流入力端子
４５：直流変換回路        ＤＢ１：全波整流ダイオードブリッジ
ＲＡ１：リレー            ４６：第１電源回路
ＤＲＩＶＥ１１：ドライバ  ４７：第２電源回路
ＤＲＩＶＥ２１：ドライバ
ＩＳＥＮ１１，ＩＳＥＮ２１：電流値検出回路
ＶＳＥＮ１１，ＶＳＥＮ２１：出力電圧検出回路
ＩＳＥＮ１２，ＩＳＥＮ２２：２次側過電流検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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