(57)【特許請求の範囲】
【請求項１】
第１および第２のビット線から構成されるビット線対と、
前記ビット線対と交差して配置された複数のワード線と、
それぞれ前記第１および第２のビット線のいずれかに接続され前記複数のワード線のいずれか１つにより選択される複数のメモリセルと、
前記第１のビット線と前記第２のビット線との電位差を検出し増幅するセンスアンプとを備え、
前記ビット線対と交差して配置された１本のダミーワード線と、
前記ビット線対の一方に接続されかつ前記ダミーワード線により選択され、「Ｌ（低）」の論理レベルの情報が書き込まれた第１のダミーセルと、
前記ビット線対の他方に接続されかつ前記ダミーワード線により選択され、「Ｈ（高）」の論理レベルの情報が書き込まれた第２のダミーセルと、
前記ビット線対にプリチャージ電位を供給するプリチャージ手段と、
前記ビット線対をイコライズさせるイコライズ手段とを設けた半導体記憶装置の制御方法であって、
センスアンプの動作開始前にプリチャージ手段によりビット線対にプリチャージ電位を供給するとともにイコライズ手段により前記ビット線対をイコライズさせる第１の処理と、
前記プリチャージ電位の供給を停止した後、ダミーワード線により第１および第２のダミーセルを選択してその情報を前記ビット線対に読み出すとともに前記イコライズ手段により前記ビット線対をイコライズさせる第２の処理と、
ワード線によりメモリセルを選択し、前記センスアンプの動作中に、前記ダミーワード線により前記第１および第２のダミーセルを選択して前記ビット線対の情報を書き込む第３の処理とを含むことを特徴とする半導体記憶装置の制御方法。
【請求項２】
第３の処理において第１および第２のダミーセルを選択するときにダミーワード線に供給する電位を、メモリセルへのデータ書き込み時にワード線に供給する電位よりも低くすることを特徴とする請求項１記載の半導体記憶装置の制御方法。
【請求項３】
第１および第２のビット線から構成されるビット線対と、
前記ビット線対と交差して配置された複数のワード線と、
それぞれ前記第１および第２のビット線のいずれかに接続され前記複数のワード線のいずれか１つにより選択される複数のメモリセルと、
前記第１のビット線と前記第２のビット線との電位差を検出し増幅するセンスアンプとを備え、
前記ビット線対と交差して配置された１本のダミーワード線と、
前記ビット線対の一方に接続されかつ前記ダミーワード線により選択され、「Ｌ（低）」の論理レベルの情報が書き込まれた第１のダミーセルと、
前記ビット線対の他方に接続されかつ前記ダミーワード線により選択され、「Ｈ（高）」の論理レベルの情報が書き込まれた第２のダミーセルと、
前記ビット線対にプリチャージ電位を供給するプリチャージ手段と、
前記ビット線対をイコライズさせるイコライズ手段とを設け、
前記複数のメモリセル、第１のダミーセルおよび第２のダミーセルはそれぞれキャパシタで構成され、
前記複数のメモリセルのキャパシタのプレート電極は一体的に形成され、
前記第１のダミーセルと第２のダミーセルのキャパシタのプレート電極は一体的に形成されかつ前記複数のメモリセルのキャパシタのプレート電極とは電気的に分離して形成された半導体記憶装置の制御方法であって、
センスアンプの動作開始前にプリチャージ手段によりビット線対にプリチャージ電位を供給するとともにイコライズ手段により前記ビット線対をイコライズさせる第１の処理と、
前記プリチャージ電位の供給を停止した後、ダミーワード線により第１および第２のダミーセルを選択してその情報を前記ビット線対に読み出すとともに前記イコライズ手段により前記ビット線対をイコライズさせる第２の処理と、
ワード線によりメモリセルを選択し、前記センスアンプの動作中に、前記ダミーワード線により前記第１および第２のダミーセルを選択して前記ビット線対の情報を書き込む第３の処理とを含み、
前記第１乃至第３の処理中は、複数のメモリセルのキャパシタのプレート電極に第１の電位を印加し、第１および第２のダミーセルのキャパシタのプレート電極に前記第１の電位よりも低い第２の電位を印加することを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報を電荷の形態で記憶するダイナミック型半導体記憶装置の制御方法に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置の高集積化・高密度化が進み、特にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の高集積化・高密度化は目覚ましいものがある。図９は従来の半導体記憶装置（ＤＲＡＭ）のメモリセルおよびダミーセル周辺の回路図であり、図１０は図９の回路の動作を説明するための信号波形図である。図９において、ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２はそれぞれ対をなすビット線、ＣＭ１〜ＣＭ４はメモリセルキャパシタ、ＣＤ１〜ＣＤ４はダミーセルキャパシタ（以下、単に「ダミーセル」という）、ＷＬ１，ＷＬ２はワード線、ＤＷＬ１，ＤＷＬ２はダミーワード線、Ｑｎ１〜Ｑｎ８，Ｑｎ１１〜Ｑｎ１６はＮチャネルＭＯＳトランジスタ、ＳＡ１，ＳＡ２はセンスアンプ、ＳＥはセンスアンプ活性化信号、ＰＣＥＱはプリチャージイコライズ信号、ＶＰＣはプリチャージ電位、Ｖｃｐはセルプレート電位である。
【０００３】
以下に図９、図１０を用いて従来のＤＲＡＭの読み出し動作について説明する。まず、初期段階にメモリセルキャパシタＣＭ１には論理レベル「Ｈ（高）」のデータが、メモリセルキャパシタＣＭ３には論理レベル「Ｌ（低）」のデータが蓄積されているものとする。ワード線ＷＬ１に接続されているメモリセルの情報を読み出す場合、ワード線ＷＬ１，ＷＬ２は「Ｌ」、ダミーワード線ＤＷＬ１，ＤＷＬ２は「Ｈ」、ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２は電源電圧の１／２の電圧（以下、ＶＣＣ／２と略す）にプリチャージされている。
【０００４】
プリチャージの方法は、まず、プリチャージイコライズ信号ＰＣＥＱを「Ｈ」にし、トランジスタＱｎ１１，Ｑｎ１２を通してビット線ＢＬ１と／ＢＬ１，ビット線ＢＬ２と／ＢＬ２をショートさせ、同時にトランジスタＱｎ１３〜Ｑｎ１６を通してプリチャージ電位ＶＰＣ（ここではＶＣＣ／２）をビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２に印加する。そのあと、プリチャージイコライズ信号ＰＣＥＱを「Ｌ」にする事によりプリチャージ動作は完了する。
【０００５】
次にダミーワード線ＤＷＬ１が「Ｌ」となり、ダミーセルＣＤ１，ＣＤ３がビット線から切り離される。次にワード線ＷＬ１を「Ｈ」とし、ＮチャネルＭＯＳトランジスタＱｎ１、Ｑｎ３を通してメモリセルキャパシタＣＭ１、ＣＭ３の情報がビット線／ＢＬ１、／ＢＬ２に読み出される。この時点ではビット線ＢＬ１，ＢＬ２の電圧はＶＣＣ／２のままである。
【０００６】
次にセンスアンプ活性化信号ＳＥを「Ｈ」とし、センスアンプＳＡ１、ＳＡ２の動作を開始する。センスアンプＳＡ１，ＳＡ２の差動増幅作用により、ビット線ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２のそれぞれの対の間の微小電圧差を増幅させる。これによってビット線／ＢＬ１、ＢＬ２を「Ｈ」に、ビット線ＢＬ１，／ＢＬ２を「Ｌ」にする。この後、ワード線ＷＬ１を「Ｌ」にすると、メモリセルＣＭ１には「Ｈ」データが、メモリセルＣＭ３には「Ｌ」データが再書き込みされる。
【０００７】
最後にセンスアンプ活性化信号ＳＥを「Ｌ」として、センスアンプＳＡ１，ＳＡ２の動作を終了する。これと同時に、ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２をＶＣＣ／２にプリチャージし、ダミーワード線ＤＷＬ１を「Ｈ」とすると、読み出し前と同じ状態となる。
【０００８】
ここでビット線対に生じる読み出し電圧差について考えてみる。一般にメモリセルには電源電圧ＶＣＣまたは０Ｖが書き込まれている場合、ＤＲＡＭの読み出し電圧差ΔＶは次式で与えられる。
【０００９】
ΔＶ＝（ＶＣＣ／２）×Ｃｓ／（Ｃｂ＋Ｃｓ）
ただし、ＶＣＣは電源電圧、Ｃｓはメモリセル容量、Ｃｂはビット線容量である。たとえば、ＶＣＣ＝３［Ｖ］、Ｃｓ＝３０［ｆＦ］、Ｃｂ＝３００［ｆＦ］の場合、ΔＶ＝１３６［ｍＶ］となる。
【００１０】
ところで、ＤＲＡＭではメモリセルキャパシタに電荷を蓄積することによって情報の記憶を行うが、蓄えられた電荷はさまざまなリーク経路によって時間と共に失われていく。そのためメモリセルへデータを書き込んだ後、ある時間を経て読み出し動作を行うと、蓄積電荷量が減少しているためビット線対に生じる読み出し電圧差は小さくなる。上記の例ではメモリセルに「Ｈ」が書き込まれている場合、３［Ｖ］の状態に書き込みが維持されている場合のΔＶである。蓄積されている電荷量は９０［ｆＣ］である。このとき、リーク電流によって６０［ｆＣ］まで電荷量が低下したとすると、読み出し電圧差ΔＶは４５［ｍＶ］に低下する。このように読み出し電圧差ΔＶが５０［ｍＶ］以下になると、センスアンプを構成するトランジスタの能力のばらつきなどによって正確に差動増幅できなくなる。
【００１１】
【発明が解決しようとする課題】
メモリセルに蓄えられた電荷のリークは、メモリセルキャパシタを形成する容量膜を介したセルプレート電極へのリーク、メモリセルトランジスタのサブスレッショルドリーク電流によるビット線へのリーク、メモリセル内の拡散層を介しての基板へのリークなどが考えられる。特に、メモリセルのリフレッシュ特性を決定しているリーク経路は基板へのリーク成分である。
【００１２】
ところでＤＲＡＭには基板電圧０［Ｖ］または０［Ｖ］以下の負電圧が与えられていることが多い。よって、基板へのリーク成分によってメモリセルに蓄積された電荷量は減少する。すなわち、「Ｈ」の読み出し電圧差は減少するが、「Ｌ」の読み出し電圧差は減少しにくい。
【００１３】
ところが上記した従来例では、センスアンプ活性化信号ＳＥを「Ｈ」にする前において、ビット線ＢＬ１と／ＢＬ１，ＢＬ２と／ＢＬ２の対のうち、メモリセルからのデータを読み出したビット線と対をなすビット線の電圧すなわち読み出し参照電圧はＶＣＣ／２である。このため、メモリセルから読み出されるデータが「Ｈ」でも「Ｌ」でも同等の読み出し電圧差ΔＶを得ることができる。しかし、メモリセルのリーク特性を考えた場合、論理レベル「Ｈ」のデータを読み出すのに不利となる。さらに、メモリセルのリーク特性に大きく依存するリフレッシュ特性を十分向上させることができないという問題点があった。
【００１４】
したがって、本発明の目的は、「Ｌ」データの読み出しに比べて、「Ｈ」データの読み出し電圧差を大きくすることによって、メモリセルのリーク特性に合致したリフレッシュ特性の優れた半導体記憶装置の制御方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は要約すれば、上記の課題を解決するために、ビット線対に接続されたダミーセル等の素子により、読み出し参照電位を従来のプリチャージ電位（例えばＶＣＣ／２）より低くすることにより、論理レベル「Ｈ」のデータを読み出すマージンを増やすように構成したものである。
【００２４】
請求項１記載の半導体記憶装置の制御方法は、第１および第２のビット線から構成されるビット線対と、ビット線対と交差して配置された複数のワード線と、それぞれ第１および第２のビット線のいずれかに接続され複数のワード線のいずれか１つにより選択される複数のメモリセルと、第１のビット線と第２のビット線との電位差を検出し増幅するセンスアンプとを備え、ビット線対と交差して配置された１本のダミーワード線と、ビット線対の一方に接続されかつダミーワード線により選択され、「Ｌ（低）」の論理レベルの情報が書き込まれた第１のダミーセルと、ビット線対の他方に接続されかつダミーワード線により選択され、「Ｈ（高）」の論理レベルの情報が書き込まれた第２のダミーセルと、ビット線対にプリチャージ電位を供給するプリチャージ手段と、ビット線対をイコライズさせるイコライズ手段とを設けた半導体記憶装置の制御方法であって、センスアンプの動作開始前にプリチャージ手段によりビット線対にプリチャージ電位を供給するとともにイコライズ手段によりビット線対をイコライズさせる第１の処理と、プリチャージ電位の供給を停止した後、ダミーワード線により第１および第２のダミーセルを選択してその情報をビット線対に読み出すとともにイコライズ手段によりビット線対をイコライズさせる第２の処理と、ワード線によりメモリセルを選択し、センスアンプの動作中に、ダミーワード線により第１および第２のダミーセルを選択してビット線対の情報を書き込む第３の処理とを含むことを特徴とする。
【００２５】
このように、プリチャージ電位の供給を停止した後、第１および第２のダミーセルに書き込まれた情報「Ｌ」，「Ｈ」をビット線対に読み出しイコライズさせることにより、ビット線に生じる読み出し参照電位がプリチャージ電位より低い電位になる。このため、メモリセルからの「Ｈ」データの読み出しを容易に行なうことができ、たとえ、リーク電流によってメモリセルの蓄積電荷量が減少しても、従来より大きな読み出し電圧差を得ることができ、メモリセルのリフレッシュ特性を向上させることができる。
【００２６】
請求項２記載の半導体記憶装置の制御方法は、請求項１記載の半導体記憶装置の制御方法において、第３の処理において第１および第２のダミーセルを選択するときにダミーワード線に供給する電位を、メモリセルへのデータ書き込み時にワード線に供給する電位よりも低くすることを特徴とする。
【００２７】
これにより、読み出し参照電位をより低い電位とすることができ、メモリセルからの「Ｈ」データの読み出しをより容易に行なうことができ、メモリセルのリフレッシュ特性をより向上させることができる。
【００２８】
請求項３記載の半導体記憶装置の制御方法は、第１および第２のビット線から構成されるビット線対と、ビット線対と交差して配置された複数のワード線と、それぞれ第１および第２のビット線のいずれかに接続され複数のワード線のいずれか１つにより選択される複数のメモリセルと、第１のビット線と第２のビット線との電位差を検出し増幅するセンスアンプとを備え、ビット線対と交差して配置された１本のダミーワード線と、ビット線対の一方に接続されかつダミーワード線により選択され、「Ｌ（低）」の論理レベルの情報が書き込まれた第１のダミーセルと、ビット線対の他方に接続されかつダミーワード線により選択され、「Ｈ（高）」の論理レベルの情報が書き込まれた第２のダミーセルと、ビット線対にプリチャージ電位を供給するプリチャージ手段と、ビット線対をイコライズさせるイコライズ手段とを設け、複数のメモリセル、第１のダミーセルおよび第２のダミーセルはそれぞれキャパシタで構成され、複数のメモリセルのキャパシタのプレート電極は一体的に形成され、第１のダミーセルと第２のダミーセルのキャパシタのプレート電極は一体的に形成されかつ複数のメモリセルのキャパシタのプレート電極とは電気的に分離して形成された半導体記憶装置の制御方法であって、センスアンプの動作開始前にプリチャージ手段によりビット線対にプリチャージ電位を供給するとともにイコライズ手段によりビット線対をイコライズさせる第１の処理と、プリチャージ電位の供給を停止した後、ダミーワード線により第１および第２のダミーセルを選択してその情報をビット線対に読み出すとともにイコライズ手段によりビット線対をイコライズさせる第２の処理と、ワード線によりメモリセルを選択し、センスアンプの動作中に、ダミーワード線により第１および第２のダミーセルを選択してビット線対の情報を書き込む第３の処理とを含み、第１乃至第３の処理中は、複数のメモリセルのキャパシタのプレート電極に第１の電位を印加し、第１および第２のダミーセルのキャパシタのプレート電極に第１の電位よりも低い第２の電位を印加することを特徴とする。
【００２９】
このように、複数のメモリセルのキャパシタのプレート電極に第１の電位を印加し、第１および第２のダミーセルのキャパシタのプレート電極に印加する第２の電位を、容量絶縁膜の漏れ電流によりビット線電位が十分に下がるように、メモリセルのキャパシタのプレート電極に印加される第１の電位より低い電位に設定することにより、メモリセルからの「Ｈ」データの読み出しをより容易に行なうことができ、メモリセルのリフレッシュ特性をより向上させることができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００３１】
（第１の実施の形態；請求項１に対応）
図１は本発明の第１の実施の形態である半導体記憶装置の要部（メモリセルおよびダミーセル周辺）の構成を示す回路図である。図１において、ＰＣはプリチャージ信号、ＥＱはイコライズ信号であり、その他の図９と対応する部分には同じ符号を付し、その説明を省略する。
【００３２】
本実施の形態の半導体記憶装置において、図９に示す従来例との相違点は、ダミーワード線ＤＷＬ２（図９）を無くし、ＮチャネルＭＯＳトランジスタＱｎ６，Ｑｎ８のゲートを、ＮチャネルＭＯＳトランジスタＱｎ５，Ｑｎ７と同様にダミーワード線ＤＷＬ１に接続するとともに、プリチャージ信号ＰＣとイコライズ信号ＥＱとの信号線を分離し、それらの信号を個別に供給するようにしたことである。
【００３３】
なお、従来例同様、半導体基板上に、行列（マトリクス）状に複数のメモリセルが配列されており、メモリセルの構成も同様で、例えば、ワード線ＷＬ１により選択されるメモリセルキャパシタＣＭ１，ＣＭ３はＮチャネルＭＯＳトランジスタＱｎ１，Ｑｎ３を介してビット線／ＢＬ１，／ＢＬ２に接続され、ワード線ＷＬ２により選択されるメモリセルキャパシタＣＭ２，ＣＭ４はＮチャネルＭＯＳトランジスタＱｎ２，Ｑｎ４を介してビット線ＢＬ１，ＢＬ２に接続されている。また、全てのメモリセルキャパシタ（ＣＭ１〜ＣＭ４等）および全てのダミーセル（ＣＤ１〜ＣＤ４等）のプレート電極は一体的に形成され、同じプレート電位Ｖｃｐが与えられる。
【００３４】
この実施の形態における各電位は例えば次のように設定されている。電源電圧ＶＣＣ＝３．３［Ｖ］、基板電位ＶＢＢ＝−１．４［Ｖ］、プレート電位Ｖｃｐ＝１．６５［Ｖ］（＝ＶＣＣ／２）、プリチャージ電位ＶＰＣ＝１．６５［Ｖ］（＝ＶＣＣ／２＝Ｖｃｐ）、書き込み電位Ｖｄｄ＝３．３［Ｖ］（＝ＶＣＣ）であり、ダミーセル，メモリセルに書き込まれた「Ｈ」の電位は３．３［Ｖ］（＝ＶＣＣ）、「Ｌ」の電位は０．０［Ｖ］（＜「Ｈ」の電位）である。
【００３５】
以下、本実施の形態の半導体記憶装置での読み出し動作について、さらに図２を参照しながら説明する。図２は図１の回路の動作を説明するための信号波形図である。
【００３６】
まず、初期段階ではメモリセルキャパシタＣＭ１には論理レベル「Ｈ」のデータが、メモリセルキャパシタＣＭ３には論理レベル「Ｌ」のデータが蓄積されているものとする。ワード線ＷＬ１に接続されているメモリセルの情報を読み出す場合、はじめはワード線ＷＬ１，ＷＬ２は論理レベル「Ｌ」、ダミーワード線ＤＷＬ１も「Ｌ」である。ダミーセルＣＤ１、ＣＤ３には「Ｌ」が書き込まれており、ダミーセルＣＤ２、ＣＤ４には「Ｈ」が書き込まれているとする。
【００３７】
この状態で、プリチャージ状態に入る。プリチャージはまず、プリチャージ信号ＰＣを「Ｈ」にし、プリチャージ電位ＶＰＣをトランジスタＱｎ１３〜Ｑｎ１６を通してビット線ＢＬ１と／ＢＬ１，ＢＬ２と／ＢＬ２に印加する。なお、プリチャージ電位ＶＰＣは、ここではＶｄｄ／２とするが、このかぎりではない。また、Ｖｄｄはメモリセルまたはダミーセルに接続されているビット線に「Ｈ」データ書き込み時に印加される書き込み電位であり、ここでは、書き込み電位Ｖｄｄ＝電源電位ＶＣＣとしており、ＶＰＣ＝Ｖｄｄ／２＝ＶＣＣ／２である。
【００３８】
次に、プリチャージ信号ＰＣを「Ｈ」にした状態で、イコライズ信号ＥＱを「Ｈ」にすることにより、トランジスタＱｎ１１，Ｑｎ１２を通してビット線ＢＬ１と／ＢＬ１，ビット線ＢＬ２と／ＢＬ２をショートさせ、ビット線ＢＬ１と／ＢＬ１の電位を等しく、ビット線ＢＬ２と／ＢＬ２の電位を等しくさせる。「従来の技術」で説明したとおり、通常のＤＲＡＭでは、プリチャージ信号ＰＣとイコライズ信号ＥＱとは分離されておらず、プリチャージイコライズ信号ＰＣＥＱを一度「Ｈ」レベルにしたあと、「Ｌ」にする事によりプリチャージ動作は完了する。本実施の形態では、この後、イコライズ信号ＥＱを「Ｈ」にした状態でプリチャージ信号ＰＣを「Ｌ」レベルに下げた後、ダミーワード線ＤＷＬ１を「Ｈ」レベルにする。
【００３９】
このダミーワード線ＤＷＬ１を「Ｈ」レベルにすると、ＮチャネルＭＯＳトランジスタＱｎ５〜Ｑｎ８がオンするため、ダミーセルＣＤ１，ＣＤ２に書き込まれていた「Ｌ」，「Ｈ」の信号電荷がショート状態のビット線／ＢＬ１およびＢＬ１に読み出され、またダミーセルＣＤ３，ＣＤ４に書き込まれていた「Ｌ」，「Ｈ」の信号電荷がショート状態のビット線／ＢＬ２およびＢＬ２に読み出される。この時、データ保持期間中に主としてダミーセルと基板との接合電流により、ダミーセルの信号電荷が△Ｑｓ失われているので、プリチャージが完了したときのビット線電位、つまり、後の差動増幅時の参照電位Ｖｒｅｆは、以下のようになる。
【００４０】
Ｖｒｅｆ＝ＶＰＣ−△Ｑｓ／｛２×（Ｃｂ＋Ｃｄｓ）｝
ここで、ＶＰＣはプリチャージ電位、Ｃｄｓはダミーセル容量、Ｃｂはダミーセルを含んだビット線容量である。
【００４１】
つまり、通常の動作に比べて、△Ｑｓ／｛２×（Ｃｂ＋Ｃｄｓ）｝だけ、参照電位Ｖｒｅｆがさがることになる。
【００４２】
これを具体的に計算してみる。例えば、Ｃｂ＝１２０［ｆＦ］、Ｃｄｓ＝１８［ｆＦ］，ダミーセルと基板との平均漏れ電流を２［ｆＡ］、ダミーセルのリセット（リフレッシュ）後１００［ｍｓｅｃ］で読み出されたとすると、△Ｑｓは、
△Ｑｓ＝２［ｆＡ］×１００［ｍｓｅｃ］＝０．２［ｆＣ］
よって、△Ｑｓ／｛２×（Ｃｂ＋Ｃｄｓ）｝は、
△Ｑｓ／｛２×（Ｃｂ＋Ｃｄｓ）｝＝０．２［ｆＣ］／｛２×（１２０［ｆＦ］＋１８［ｆＦ］）｝＝０．７２［ｍＶ］
となる。
【００４３】
このあと、イコライズ信号ＥＱ、ダミーワード線ＤＷＬ１を「Ｌ」にした後、アドレスにより指定されたワード線ＷＬ１を「Ｈ」にする事により、ＮチャネルＭＯＳトランジスタＱｎ１、Ｑｎ３を通してメモリセルキャパシタＣＭ１、ＣＭ３の情報がビット線／ＢＬ１、／ＢＬ２に読み出される。
【００４４】
その後、センスアンプ活性化信号ＳＥを「Ｈ」にし、センスアンプＳＡ１，ＳＡ２の動作を開始する。センスアンプＳＡ１，ＳＡ２の差動増幅作用により、ビット線ＢＬ１と／ＢＬ１、ビット線ＢＬ２と／ＢＬ２のそれぞれの間の微小電圧差が増幅される。この増幅動作途中でビット線ＢＬ１と／ＢＬ１，ＢＬ２と／ＢＬ２の対の電圧差がある程度大きくなった時点で、ダミーセルのリフレッシュのために、ダミーワード線ＤＷＬ１をある一定期間「Ｈ」とし、ＮチャネルＭＯＳトランジスタＱｎ５，Ｑｎ６を通して、ダミーセルＣＤ１，ＣＤ２に各々ビット線／ＢＬ１，ＢＬ１の電位を書き込み、またＮチャネルＭＯＳトランジスタＱｎ７，Ｑｎ８を通して、ダミーセルＣＤ３，ＣＤ４に各々ビット線／ＢＬ２，ＢＬ２の電位を書き込む。
【００４５】
ここでは、１回の読み出し動作のなかで、ダミーワード線ＤＷＬ１を２度「Ｈ」レベルにしたが、最初に「Ｈ」にしたあと、ダミーセルのリフレッシュ動作が完了するまで、「Ｈ」のままにしておいてもよい。
【００４６】
このダミーセルのリフレッシュ動作と並行して、センスアンプＳＡ１，ＳＡ２の差動増幅作用により、ビット線／ＢＬ１，ＢＬ２を「Ｈ」に、ビット線ＢＬ１，／ＢＬ２を「Ｌ」にする。
【００４７】
最後に、センスアンプ活性化信号ＳＥを「Ｌ」としてセンスアンプＳＡ１，ＳＡ２の動作を終了し、ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２をＶＣＣ／２にプリチャージすれば、読み出し動作開始前と同じ状態になる。
【００４８】
この第１の実施の形態では、ダミーセルＣＤ１，ＣＤ３に「Ｌ」を、ダミーセルＣＤ２，ＣＤ４に「Ｈ」を書き込んでおき、ダミーセルＣＤ１〜ＣＤ４の信号電荷を読み出すことにより、ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２に生じる読み出し参照電位Ｖｒｅｆがプリチャージ電位ＶＰＣ（＝Ｖｄｄ／２＝ＶＣＣ／２）より低い電位になる。このため、メモリセルからの「Ｈ」データの読み出しを容易に行なうことができる。たとえ、リーク電流によってメモリセルの蓄積電荷量が減少しても、従来より大きな読み出し電圧差を得ることができ、メモリセルのリフレッシュ特性を向上させることができる。
【００４９】
また、第１の実施の形態では、ダミーセルＣＤ１〜ＣＤ４へのデータの再書き込み、すなわちダミーセルリフレッシュ動作は、ビット線対ＢＬ１と／ＢＬ１，ＢＬ２と／ＢＬ２の対の読み出し電圧差を差動増幅している間に実施することができる。このため、アクセスタイムやサイクルタイムに影響を与えることなく行なうことができる。
【００５０】
なお、第１の実施の形態では、ダミーセルＣＤ１，ＣＤ３に「Ｌ」を、ダミーセルＣＤ２，ＣＤ４に「Ｈ」を書き込んでおくようにしたが、これに限らず対をなすビット線の一方に接続されるダミーセルに「Ｌ」、他方に接続されるダミーセルに「Ｈ」が書き込まれてあればよく、例えば、ダミーセルＣＤ２，ＣＤ４に「Ｌ」を、ダミーセルＣＤ１，ＣＤ３に「Ｈ」を書き込んでおいてもよいし、ダミーセルＣＤ１，ＣＤ４に「Ｌ」を、ダミーセルＣＤ２，ＣＤ３に「Ｈ」を書き込んでおいてもよいし、ダミーセルＣＤ２，ＣＤ３に「Ｌ」を、ダミーセルＣＤ１，ＣＤ４に「Ｈ」を書き込んでおいてもよい。
【００５１】
（第２の実施の形態；請求項１，請求項２に対応）
本発明の第２の実施の形態における半導体記憶装置の構成は、図１に示す第１の実施の形態と同様である。
【００５２】
本実施の形態における半導体記憶装置での読み出し動作について、図３を参照しながら説明する。図３は第２の実施の形態における半導体記憶装置の動作を説明するための信号波形図である。なお、本実施の形態における読み出し動作は、第１の実施の形態とほとんど同じであるため、ここでは、その違いについて述べる。
【００５３】
第１の実施の形態では、ダミーセルＣＤ１〜ＣＤ４の信号電荷を読み出すことによる通常のプリチャージ電位ＶＰＣからの電位の変化△Ｖｐｃは△Ｑｓ／｛２×（Ｃｂ＋Ｃｄｓ）｝であり、具体的には約０．７２［ｍＶ］となった。ところが、センスアンプ感度の限界と一般的に言われている値５０［ｍＶ］と比較して、約１．４％の改善となるにすぎない。第２の実施の形態は、この点をさらに改善するためのものである。具体的には、第１の実施の形態におけるダミーセルのリセット（リフレッシュ）動作時のダミーワード線ＤＷＬ１の電位を通常のレベルＶＰＰ（≧ＶＣＣ）より下げたＶＤＷＬ１とする。このとき、ダミーセルに書き込まれる電位ＶＷＤは、ＮチャネルＭＯＳトランジスタＱｎ５〜Ｑｎ８のしきい値をＶｔＤＣとすると、
ＶＷＤ＝ＶＤＷＬ１―ＶｔＤＣ
となる。したがって、通常のセルへの「Ｈ」書き込みの時の信号電荷量との差△Ｑｓ、通常のプリチャージ電位ＶＰＣからの電位の変化△Ｖｐｃは、以下のように書くことができる。
【００５４】
△Ｑｓ＝｛Ｖｄｄ／２―（ＶＤＷＬ１−ＶｔＤＣ）｝×Ｃｄｓ
△Ｖｐｃ＝△Ｑｓ／｛２×（Ｃｂ＋Ｃｄｓ）｝
ここで、これらの式を用いると、△Ｖｐｃを所望の値（例えば、２０［ｍＶ］）にするためのＶＤＷＬ１の値が決められる。Ｖｄｄ＝３．０［Ｖ］、ＶｔＤＣ＝１．３［Ｖ］、Ｃｄｓ＝１８［ｆＦ］、Ｃｂ＝１２０［ｆＦ］のときには、以下のようになる。
【００５５】
ＶＤＷＬ１＝Ｖｄｄ／２―｛△Ｖｐｃ×２×（Ｃｂ＋Ｃｄｓ）｝／Ｃｄｓ
＋ＶｔＤＣ＝２．４９［Ｖ］
従って、ダミーワード線の電位ＶＤＷＬ１の「Ｈ」レベルを２．４９［Ｖ］にすることにより、△Ｖｐｃを２０［ｍＶ］に設定することができる。
【００５６】
したがって、第２の実施の形態によれば、読み出し参照電位Ｖｒｅｆを、第１の実施の形態よりも低い電位とすることができ、メモリセルからの「Ｈ」データの読み出しをより容易に行なうことができ、メモリセルのリフレッシュ特性をより向上させることができる。
【００５７】
（第３の実施の形態；請求項３に対応）
図４は本発明の第３の実施の形態である半導体記憶装置の要部の構成を示す回路図であり、Ｖｃｐはメモリセルのプレート電位、Ｖｃｐ１はダミーセルのプレート電位である。
【００５８】
第３の実施の形態は、第２の実施の形態と同じく、第１の実施の形態において、ダミーセルＣＤ１〜ＣＤ４の信号電荷を読み出すことによる通常のプリチャージ電位ＶＰＣからの電位の変化△Ｖｐｃが、より大きくなるように改善するためのものであり、この第３の実施の形態では、ダミーセルＣＤ１〜ＣＤ４のプレート電極に、メモリセルのプレート電位Ｖｃｐとは異なる独立な電位Ｖｃｐ１を与えられるようにし、容量絶縁膜の漏れ電流を利用してプリチャージレベルをさげるというものである。そのため、メモリセルキャパシタ（ＣＭ１〜ＣＭ４等）のプレート電極とダミーセル（ＣＤ１〜ＣＤ４等）のプレート電極とは分離されて形成され、全てのメモリセルキャパシタ（ＣＭ１〜ＣＭ４等）のプレート電極は一体的に形成されてプレート電位Ｖｃｐが与えられ、全てのダミーセル（ＣＤ１〜ＣＤ４等）のプレート電極は一体的に形成されてプレート電位Ｖｃｐ１が与えられる。
【００５９】
本実施の形態の半導体記憶装置での読み出し動作については、第１の実施の形態とほとんど同じであるため、ここでは、その違いについて述べる。
【００６０】
通常、メモリセルとダミーセルのプレート電位は、容量絶縁膜の絶縁耐性の観点からビット線の低レベルと高レベルの１／２の電位に設定するが、第３の実施の形態では、メモリセルとダミーセルのプレート電位を独立に設定できるようにする。このときのダミーセルのプレート電位Ｖｃｐ１の設定のしかたについては、容量絶縁膜の漏れ電流によりビット線電位が十分に下がるように、メモリセルのプレート電位Ｖｃｐより低い電位に設定する。
【００６１】
この実施の形態における各電位は例えば次のように設定されている。電源電圧ＶＣＣ＝３．３［Ｖ］、基板電位ＶＢＢ＝−１．４［Ｖ］、メモリセルのプレート電位Ｖｃｐ＝１．６５［Ｖ］（＝ＶＣＣ／２）、ダミーセルのプレート電位Ｖｃｐ１＝１．００［Ｖ］（≦Ｖｃｐ）、ビット線の「Ｈ」レベル＝３．３［Ｖ］（＝ＶＣＣ）、ビット線の「Ｌ」レベル＝０．０［Ｖ］、プリチャージ電位ＶＰＣ＝１．６５［Ｖ］（＝ＶＣＣ／２）、書き込み電位Ｖｄｄ＝３．３［Ｖ］（＝ビット線の「Ｈ」レベル＝ＶＣＣ）であり、ダミーセル，メモリセルに書き込まれた「Ｈ」の電位は３．３［Ｖ］（＝ＶＣＣ）、「Ｌ」の電位は０．０［Ｖ］（＜「Ｈ」の電位）である。
【００６２】
容量絶縁膜として最も一般的な窒化珪素と二酸化珪素の積層膜を用いた場合、その漏れ電流の大きさは、その容量絶縁膜の両端の電位差に対し指数関数的に増加する（例えば、電位差が１［Ｖ］増加すると、漏れ電流は２桁増加する）ので、漏れ電流による参照電位の減少量を第１の実施の形態の場合の２倍にしようとすれば、ダミーセルの容量絶縁膜の漏れ電流が約１［ｆＡ］になるように、容量絶縁膜の両端の電位差を設定すればよい。
【００６３】
すなわち、この実施の形態によれば、ダミーセルＣＤ１〜ＣＤ４のプレート電位Ｖｃｐ１を、メモリセルのプレート電位Ｖｃｐとは独立して、容量絶縁膜の漏れ電流によりビット線電位が十分に下がるように、メモリセルのプレート電位Ｖｃｐより低い電位に設定することにより、読み出し参照電位Ｖｒｅｆを、第１の実施の形態よりも低い電位とすることができ、メモリセルからの「Ｈ」データの読み出しをより容易に行なうことができ、メモリセルのリフレッシュ特性をより向上させることができる。
【００６４】
（第４の実施の形態）
図５は本発明の第４の実施の形態である半導体記憶装置の要部の構成を示す回路図である。図５において、Ｄ１１〜Ｄ１４はダイオード、ＶＢＢは基板電位であり、その他の図１と同じ部分には同一符号を付し、説明を省略する。
【００６５】
第４の実施の形態は、第２及び第３の実施の形態と同じく、第１の実施の形態の読み出し電荷量の変化が少ないことを改善するためのものである。この第４の実施の形態では、第１の実施の形態におけるダミーセルＣＤ１〜ＣＤ４、ＮチャネルＭＯＳトランジスタＱｎ５〜Ｑｎ８およびダミーワード線ＤＷＬ１の代わりに、複数のメモリセルが形成されるｐ型半導体基板表面にｎ型不純物拡散層を形成し、このｎ型不純物拡散層をビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２に電気的に接続している。
【００６６】
これにより、回路的には図５に示されるものとなり、ダイオードＤ１１〜Ｄ１４はｐ型半導体基板とｎ型不純物拡散層とで構成される。ｐ型半導体基板には、−０．５〜−２．０［Ｖ］程度の基板電位ＶＢＢが印加される。
【００６７】
本実施の形態の半導体記憶装置での読み出し動作については、第１の実施の形態とほとんど同じであるため、ここでは、その違いについて述べる。図６は本実施の形態の半導体記憶装置の動作を説明するための信号波形図である。第１の実施の形態との違いは、ダミーワード線ＤＷＬ１がないことと、プリチャージ信号ＰＣが「Ｌ」でイコライズ信号ＥＱが「Ｈ」の時のビット線／ＢＬ１，／ＢＬ２の電位の低下のしかたである。この実施の形態では、イコライズ信号ＥＱが「Ｈ」でプリチャージ信号ＰＣが「Ｌ」になると同時に、ｎ型不純物拡散層とｐ型半導体基板との間のｐｎ接合の漏れ電流により、ビット線／ＢＬ１，／ＢＬ２の電位が時間とともに低下し始め、ワード線ＷＬ１が「Ｈ」になるときにはかなり低下している。そのため「Ｈ」データ読み出しのマージンが増える。このとき、漏れ電流の大きさは、ｎ型不純物拡散層の濃度により調整でき、ｎ型不純物拡散層の濃度を大きくするほど漏れ電流は大きくなる。
【００６８】
また、チップ温度があがったときは、温度上昇に伴う漏れ電流の増加によりメモリセルに蓄積された電荷は、基板へ逃げやすくなり、「Ｈ」データの読み出しマージン不足が顕著になるが、この第４の実施の形態では、プリチャージ時のビット線からも同様に電荷が基板へ流れることにより、「Ｈ」データの読み出しマージンは、確保される。
【００６９】
（第５の実施の形態）
図７は本発明の第５の実施の形態である半導体記憶装置の要部の構成を示す回路図である。図７において、Ｄ２１，Ｄ２２はダイオード、ＶＢＢは基板電位であり、その他の図１と対応する部分には同一符号を付し、説明を省略する。
【００７０】
第５の実施の形態は、第２、第３および第４の実施の形態と同じく、第１の実施の形態の読み出し電荷量の変化が少ないことを改善するためのものである。この第５の実施の形態は、第４の実施の形態同様、第１の実施の形態とはダミーセル領域の構成が異なる。複数のメモリセルが形成されるｐ型半導体基板表面に第１のｎ型不純物拡散層を形成し、この第１のｎ型不純物拡散層をビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２に電気的に接続し、さらに、ｐ型半導体基板表面に第２のｎ型不純物拡散層を形成し、第１のｎ型不純物拡散層と第２のｎ型不純物拡散層との間の半導体基板上にゲート絶縁膜を介してダミーワード線ＤＷＬ１を、ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２と交差配置されるように形成している。ビット線と接続される第１のｎ型不純物拡散層は、ダミーワード線ＤＷＬ１の片側に沿って形成され、そのダミーワード線ＤＷＬ１の反対側でそれぞれのビット線対の間に第２のｎ型不純物拡散層が島状に形成されている。
【００７１】
簡単に言えば、第５の実施の形態は、第４の実施の形態の構成において、概略、各ビット線と、ビット線に接続したｎ型不純物拡散層との間に、ＮチャネルＭＯＳトランジスタを挿入した構成である。
【００７２】
これにより、回路的には図７に示されるものとなり、ダイオードＤ２１，Ｄ２２はｐ型半導体基板とそれぞれの第２のｎ型不純物拡散層とで構成される。またそれぞれの第２のｎ型不純物拡散層は、ダイオードＤ２１，Ｄ２２に接続されているＮチャネルＭＯＳトランジスタＱｎ５〜Ｑｎ８のソース・ドレイン領域ともなっている。そして、第１のｎ型不純物拡散層が、ＮチャネルＭＯＳトランジスタＱｎ５〜Ｑｎ８のビット線／ＢＬ１，ＢＬ１，／ＢＬ２，ＢＬ２に接続されているソース・ドレイン領域となっている。ｐ型半導体基板には、第４の実施の形態と同様の基板電位ＶＢＢが印加される。
【００７３】
本実施の形態の半導体記憶装置での読み出し動作については、第１の実施の形態とほとんど同じであるため、ここでは、その違いについて述べる。図８は本実施の形態の半導体記憶装置の動作を説明するための信号波形図である。第１の実施の形態との違いは、イコライズ信号ＥＱが「Ｈ」でダミーワード線ＤＷＬ１が「Ｈ」の時のビット線／ＢＬ１，／ＢＬ２の電位の低下のしかたである。第１のの実施の形態では、図２に示されたようにイコライズ信号ＥＱが「Ｈ」でダミーワード線ＤＷＬ１が「Ｈ」になると同時に、ダミーセルに蓄積されていた電荷がビット線／ＢＬ１，／ＢＬ２に読み出され、すぐに電位が低下したが、本実施の形態では、ダイオードＤ２１，Ｄ２２の漏れ電流によりビット線／ＢＬ１，／ＢＬ２の電位を低下させるため、ダミーワード線ＤＷＬ１が「Ｈ」になると同時に低下しはじめ、ダミーワード線ＤＷＬ１が再び「Ｌ」になるまで電位の低下が続く。ただし、ここでは、ダイオードの容量がダミーセルの容量よりも十分小さく、ダイオードの漏れ電流がメモリセルの漏れ電流よりも十分大きいものとする。
【００７４】
第５の実施の形態では、ダイオードＤ２１，Ｄ２２を構成する各第２のｎ型不純物拡散層とｐ型半導体基板との間のｐｎ接合の漏れ電流により、第４の実施の形態と同様の効果が得られることに加え、ダミーワード線ＤＷＬ１によるＮチャネルＭＯＳトランジスタＱｎ５〜Ｑｎ８のオン／オフにより、電荷をビット線から基板へ逃がすタイミングを調節できるようになる。
【００７５】
なお、第５の実施の形態では、ダイオードＤ２１，Ｄ２２の一部を構成する第２のｎ型不純物拡散層の濃度により、第４の実施の形態同様、漏れ電流の大きさを調整できる。
【００７６】
また、第５の実施の形態では、前述したように、ダイオードの漏れ電流がメモリセルの漏れ電流よりも十分大きいものとするために、第２のｎ型不純物拡散層の濃度を、第１のｎ型不純物拡散層の濃度よりも十分高い濃度にする必要がある。
【００７７】
【発明の効果】
以上のように、本発明によれば、メモリセルの蓄積電荷量がリーク電流等で減少した場合でも充分な読み出し電圧差を得ることができ、リフレッシュ特性の優れた半導体記憶装置を実現することができ、その実用的効果は極めて大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体記憶装置を示す回路図。
【図２】本発明の第１の実施の形態における回路動作を説明するための信号波形図。
【図３】本発明の第２の実施の形態における回路動作を説明するための信号波形図。
【図４】本発明の第３の実施の形態における半導体記憶装置を示す回路図。
【図５】本発明の第４の実施の形態における半導体記憶装置を示す回路図。
【図６】本発明の第４の実施の形態における回路動作を説明するための信号波形図。
【図７】本発明の第５の実施の形態における半導体記憶装置を示す回路図。
【図８】本発明の第５の実施の形態における回路動作を説明するための信号波形図。
【図９】従来の半導体記憶装置を示す回路図。
【図１０】図９の従来の半導体記憶装置の回路動作を説明するための信号波形図。
【符号の説明】
ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２    ビット線
ＣＭ１〜ＣＭ４    メモリセルキャパシタ
ＣＤ１〜ＣＤ４    ダミーセルキャパシタ
ＷＬ１，ＷＬ２    ワード線
ＤＷＬ１，ＤＷＬ２    ダミーワード線
Ｑｎ１〜Ｑｎ８，Ｑｎ１１〜Ｑｎ１６    トランジスタ
ＳＡ１，ＳＡ２    センスアンプ
ＳＥ    センスアンプ活性化信号
ＰＣ    プリチャージ信号
ＥＱ    イコライズ信号
ＶＰＣ    プリチャージ電位
Ｖｃｐ，Ｖｃｐ１    プレート電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004334646.tif 000009
【図９】
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【図１０】
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