(57)【特許請求の範囲】
【請求項１】
ゲート電極と、該ゲート電極の表面に設けるマスク酸化膜と、該マスク酸化膜を挟むように前記ゲート電極の上部に設けるメモリゲート電極とを有し、半導体基板上に設ける半導体不揮発性記憶装置であって、
前記ゲート電極と前記メモリゲート電極との間の前記マスク酸化膜は、その一部の領域に開口を有し、その開口内に前記マスク酸化膜より膜厚の薄いメモリ酸化膜が設けられ、
前記メモリゲート電極は、前記メモリ酸化膜上及びその周辺の前記マスク酸化膜上に亘って設けられ、
前記ゲート電極及び前記メモリゲート電極の表面にメモリマスク酸化膜が設けられ、
前記メモリマスク酸化膜は、前記マスク酸化膜と一体をなすように構成されていることを特徴とする半導体不揮発性記憶装置。
【請求項２】
前記メモリマスク酸化膜を覆うように、不純物を含むシリコン酸化膜系の層間絶縁膜を設けたことを特徴とする請求項１に記載の半導体不揮発性記憶装置。
【請求項３】
半導体基板上にフィールド酸化膜を形成する工程と、
前記フィールド酸化膜上に第１の多結晶シリコン膜を形成する工程と、
前記第１の多結晶シリコン膜上にマスク酸化膜を形成する工程と、
前記マスク酸化膜のメモリ酸化膜領域を開口して、該開口内の前記第１の多結晶シリコン膜上に、前記マスク酸化膜より薄い膜厚のメモリ酸化膜を形成する工程と、
全面に第２の多結晶シリコン膜を形成する工程と、
前記第２の多結晶シリコン膜を、エッチングガスに臭化水素を用いたドライエッチングにより、前記メモリ酸化膜上及びその周辺の前記マスク酸化膜上に亘る所定の大きさに加工して、メモリゲート電極を形成する工程と、
該メモリゲート電極を形成する工程の後、前記半導体基板をフッ酸系水溶液に浸して、臭化水素の反応生成物である臭化物を除去する工程と、
前記第１の多結晶シリコン膜をエッチング加工して、ゲート電極を形成する工程と、
前記メモリゲート電極及び前記ゲート電極の表面にメモリマスク酸化膜を形成する工程と、
前記メモリマスク酸化膜を覆うように全面にシリコン酸化膜系の層間絶縁膜を形成する工程と、
を有することを特徴とする半導体不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体不揮発性記憶装置とその製造方法に関し、特にゲート電極とメモリゲート電極の間に設けたメモリ酸化膜を破壊することにより、一度だけ書き込み可能な半導体不揮発性記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路などにおいては、一度だけ書き込み可能なメモリ素子を用いて、トランジスタのしきい値電圧の製造バラツキの補正や、動作条件の変更の記憶を行なうことにより、歩留まりの向上と性能の安定化が行なわれている。
また、一定周波数の信号を発生する発振回路における発振周波数の誤差を修正するための回路などにも、このようなメモリ素子が使用される。
【０００３】
このような一度だけ書き込み可能なメモリ素子としては、レーザヒューズ溶断型、電気ヒューズ溶断型、接合破壊型などのＰＲＯＭ(Programmable Read Only Memory）が挙げられる。
しかしながら、レーザヒューズ溶断型ＰＲＯＭは、情報の書き込みにレーザ発生装置が必要なことと、ヒューズ上のパッシベーション膜（保護膜）を開孔してレーザの入射窓を形成する必要があるためコストが高いことと、実装後に情報の書き込みを行なうためには、実装形態が限定されるなどの欠点がある。
【０００４】
電気ヒューズ溶断型ＰＲＯＭは、ポリシリコンを物理的に破壊するため、シリコン屑の発生や、パッシベーション膜の劣化などの問題がある。
接合破壊型ＰＲＯＭは、情報の書き込みに１００ｍＡ以上の電流を必要とするため、書き込み時にかかる電圧が高く、半導体素子はその書き込み電圧以上の耐圧を必要とする。そのため、その製造プロセスが複雑になるし、他の素子と接続できないという問題もある。
【０００５】
そこで、このような問題を解決するため、例えば特開平８−２８８４６８号公報に見られるように、シリコン屑の発生やパッシベーション膜の劣化などを起こさず、高耐圧化の必要もなく、実装後も一度だけ書き込み可能な不揮発性半導体素子が提案されている。
それは、半導体基板上にフィールド酸化膜を介して設けたゲート電極とメモリゲート電極の間に設けたメモリ酸化膜を破壊することにより、一度だけ書き込み可能に構成したものである。
【０００６】
一方、このよう半導体装置を製造するためには、ゲート酸化膜やメモリ酸化膜の薄膜化に伴い、各種ゲート電極を加工する際には、ダメージフリーを目的とし、充分な対酸化膜選択比を有するドライエッチング条件の確保が重要な課題となっている。
【０００７】
そのため、各種ゲート電極の加工には、充分な対酸化膜選択比を確保するための有効な手段として、エッチングガスに臭化水素（ＨＢｒ）を用いたドライエッチングが広く採用されるようになっている。
しかしながら、エッチングガスに臭化水素を用いたドライエッチングでは、ウェハ表面にエッチング時の反応生成物である臭化物が残留するので、それを除去するのためにフッ酸（ＨＦ）系水溶液による処理が必要となる。
【０００８】
そのため、多結晶シリコン膜を材料とするゲート電極とメモリゲート電極の間に形成した薄いメモリ酸化膜を破壊して書き込みを行う半導体不揮発性記憶装置（以下「ゲート間絶縁膜破壊型メモリ」ともいう）を製造する際、フッ酸系溶液処理により、メモリ酸化膜が露出すると同時に横方向にもエッチングされてしまう。
その結果、ゲート電極とメモリーゲート電極との間に不必要な電流が流れ、半導体不揮発性記憶装置として正常な動作ができなくなることがあった。
【０００９】
ここで、従来の技術によるこの種の半導体不揮発性記憶装置であるゲート間絶縁膜破壊型メモリの製造方法を、図２１から図２９の断面図を用いて説明する。
図２１から図２９は、従来のゲート間絶縁膜破壊型メモリの製造方法を工程順に示す断面図である。
【００１０】
まず始めに、図２１に示すように、導電型がＮ型の半導体基板１の表面にフィールド酸化膜２を形成する。
次に、図２２に示すように、そのフィールド酸化膜２を形成した半導体基板１の全面に、化学気相成長法（ＣＶＤ法）によって第１の多結晶シリコン膜３ａを所定の膜厚で形成する。
【００１１】
その後、第１の多結晶シリコン膜３ａの全面に、イオン注入法により導電型がＮ型の不純物であるリンを添加し、Ｎ型不純物を添加した第１の多結晶シリコン膜３ａを形成する。
次に、酸化拡散炉を用いて酸素雰囲気中で熱処理を行うことによって、図２３に示すように、Ｎ型不純物を添加した第１の多結晶シリコン膜３ａの表面にメモリ酸化膜４を形成する。
【００１２】
その後、図２４に示すように、半導体基板１に形成したメモリ酸化膜４上に、ＣＶＤ法により第２の多結晶シリコン膜３ｂを全面に所定の膜厚で形成する。
そして、この第２の多結晶シリコン膜３ｂの全面に、イオン注入法により導電型がＮ型の不純物であるリンを添加し、Ｎ型不純物を添加した第２の多結晶シリコン膜３ｂを形成する。
【００１３】
次に、その第２の多結晶シリコン膜３ｂ上に、回転塗布法によってホトレジストを全面に形成し、所定のホトマスクを用いて露光処理と現像処理を行ない、図２５に示すようにホトレジスト５をメモリゲート電極６の形状にパターニングする。そして、このパターニングしたホトレジスト５をエッチングマスクとして、エッチングガスに臭化水素を用いたドライエッチングにより、第２の多結晶シリコン膜３ｂをメモリゲート電極６としてパターニングする。
【００１４】
その後、この半導体基板１をフッ酸系水溶液に浸し、臭化水素の反応生成物である臭化物を除去する。そして、ホトレジスト５を除去する。
次に、この第１の多結晶シリコン膜３ａおよびメモリゲート電極６の全面に、回転塗布法によってホトレジストを形成し、所定のホトマスクを用いて露光処理と現像処理を行ない、図２６に示すようにホトレジスト５をゲート電極７の形状にパターニングする。
【００１５】
そして、このパターニングしたホトレジスト５をエッチングマスクとして使用して、エッチングガスに臭化水素を用いたドライエッチングにより、第１の多結晶シリコン膜３ａをゲート電極７としてパターニングする。
その後、半導体基板１をフッ酸系水溶液に浸し、臭化水素の反応生成物である臭化物を除去する。そして、ホトレジスト５を除去する。
【００１６】
次に、酸化拡散炉を用いて酸素雰囲気中で熱処理を行うことにより、図２７に示すように、メモリーゲート電極６およびゲート電極７の表面にメモリマスク酸化膜８を形成する。
その後さらに、ＣＶＤ法により、メモリマスク酸化膜８をを覆うように全面に、シリコン酸化膜系からなる層間絶縁膜９を形成する。
【００１７】
さらに、回転塗布法によってホトレジストを全面に形成し、所定のホトマスクを用いて露光処理と現像処理を行ない、図２８に示すように、ホトレジスト５をコンタクトホールを形成する位置が開口するようにパターニングする。
【００１８】
その後、異方性エッチングを行なうことにより、層間絶縁膜９の所定の箇所（メモリゲート電極６とゲート電極７にそれぞれ対応する位置）をパターニングしてコンタクトホール１０を形成する。
そして、図２９に示すように、各コンタクトホール１０を通してアルミニウムからなる金属配線１１を形成することにより、Ｎ型ゲート間絶縁膜破壊型メモリを完成することができる。
【００１９】
このように、従来のゲート間絶縁膜破壊型メモリは、図２９に示したように、半導体基板１にフィールド酸化膜２を設け、このフィールド酸化膜２上にゲート電極７を設ける。
さらに、そのゲート電極７の表面とメモリゲート電極６との間で、メモリゲート電極６と同じ領域に、メモリ酸化膜４を設けている。
【００２０】
そして、このゲート間絶縁膜破壊型メモリは、メモリゲート電極６に電圧を印加して、メモリ酸化膜領域４を破壊することにより、一度だけプログラムの書き込みを行なうことができる。
【００２１】
なお、導電型がＮ型のゲート電極とメモリゲート電極を有する絶縁膜破壊型メモリ（Ｎ型ゲート間絶縁膜破壊型メモリ）の構造とその製造方法について説明したが、導電型がＰ型のゲート電極とメモリゲート電極を有する絶縁膜破壊型メモリ（Ｐ型ゲート間絶縁膜破壊型メモリ）の構造と製造方法についても略同様である。
【００２２】
【発明が解決しようとする課題】
このような従来のゲート間絶縁膜破壊型メモリについて、そのメモリゲート電極６に印加する電圧に対するゲート電極７とメモリゲート電極６の間に流れる電流の変化を、図３１の線図に示す。
この図３１において、横軸がメモリゲート電極６に印加する電圧を示し、縦軸がゲート電極７とメモリゲート電極６の間に流れる電流を示す。さらに、破線１３はメモリ酸化膜４の破壊耐電圧を示し、一点鎖線１４は信頼性上許されるリーク電流のレベルを示す。
【００２３】
この発明の対象とするゲート間絶縁膜破壊型メモリは、プログラムの書き込みの有無を、メモリゲート電極６に印加する電圧に対し、ゲート電極７とメモリゲート電極６の間に流れる電流値で判断する。
ここでいう信頼性上許されるリーク電流のレベルとは、プログラムの書き込みの有無を判断するため、メモリゲート電極６にプログラム電圧より低い電圧を印加したとき、プログラムの書き込みを行なっていないゲート間絶縁膜破壊型メモリを誤って書き込み済みと判断することのないレベルを指す。
【００２４】
図２１から図２９を用いて説明した従来の方法で製造したゲート間絶縁膜破壊型メモリでは、この図３１の特性が示すように、メモリゲート電極６に印加する電圧が２.５Ｖ 程度の低い段階で、リーク電流が信頼性上許されるレベルを越えてしまう。
その原因を探求したところ次の事実が判明した。それを説明するために、メモリゲート電極６として第２の多結晶シリコン膜３ｂを加工した直後のメモリゲート電極６の端部で、ゲート電極７との境界部分の断面を拡大して図３０に示す。
【００２５】
このようなゲート間絶縁膜破壊型メモリの製造工程においては、充分な対酸化膜選択比を確保するために、エッチングガスとして臭化水素（ＨＢｒ）を用いたメモリゲート電極およびゲート電極のドライエッチングを行なう。その結果生成される反応生成物である臭化物を除去するために、フッ酸系水溶液による処理が必要である。
そのため、図３０に示すように、多結晶シリコン膜を材料とするゲート電極７とメモリゲート電極６の間に形成した薄いメモリ酸化膜４が、フッ酸系水溶液による処理により、露出すると同時に矢印Ｅで示すように横方向にエッチングされてしまう。
【００２６】
このようにメモリ酸化膜４が横方向にエッチングされた領域は、その後に酸化拡散炉を用いて酸素雰囲気中で図２７に示したメモリマスク酸化膜８を形成する工程や、ＣＶＤ法により層間絶縁膜９を形成する工程でも、電気的に充分な絶縁性を有するシリコン酸化膜を形成することが難しく、最悪の場合、空洞領域として残る結果となる。
【００２７】
この空洞領域は、僅か数ｎｍ程度の間隔でゲート電極７とメモリゲート電極６との間に存在することになるため、電気的な絶縁性はメモリ酸化膜４の領域より乏しい。その結果、メモリゲート電極６に小さな電圧を印加するだけで、ゲート電極７とメモリゲート電極６との間に不必要な電流が流れ、ゲート間絶縁膜破壊型メモリとして正常な動作を制御することが非常に困難になる。
【００２８】
この発明はこのような問題を解決するためになされたものであり、上述のようなゲート間絶縁膜破壊型メモリとしての半導体不揮発性記憶装置において、ゲート電極とメモリゲート電極との間に不必要な電流が流れるのを抑制し、常に正常な動作を保証できるようにするための構造と、その半導体不揮発性記憶装置の製造方法とを提供することを目的とする。
【００２９】
【課題を解決するための手段】
この発明による半導体不揮発性記憶装置は上記の目的を達成するため、
ゲート電極と、該ゲート電極の表面に設けるマスク酸化膜と、該マスク酸化膜を挟むように上記ゲート電極の上部に設けるメモリゲート電極とを有し、半導体基板上に設ける半導体不揮発性記憶装置であって、上記ゲート電極と前記メモリゲート電極との間の前記マスク酸化膜は、その一部の領域に開口を有し、その開口内に上記マスク酸化膜より膜厚の薄いメモリ酸化膜が設けられる。
そして、上記メモリゲート電極は、前記メモリ酸化膜上及びその周辺の上記マスク酸化膜上に亘って設けられるとともに、上記ゲート電極及び前記メモリゲート電極の表面にメモリマスク酸化膜が設けられ、上記メモリマスク酸化膜は、前記マスク酸化膜と一体をなすように構成される。
【００３０】
さらに、この半導体不揮発性記憶装置において、上記メモリマスク酸化膜を覆うように、不純物を含むシリコン酸化膜系の層間絶縁膜を設けるのが好ましい。
【００３１】
また、この発明による半導体不揮発性記憶装置の製造方法は、上記の目的を達成するため、次の各工程を有する。
半導体基板上にフィールド酸化膜を形成する工程。
上記フィールド酸化膜上に第１の多結晶シリコン膜を形成する工程。
上記第１の多結晶シリコン膜上にマスク酸化膜を形成する工程。
上記マスク酸化膜のメモリ酸化膜領域を開口して、該開口内の前記第１の多結晶シリコン膜上に、前記マスク酸化膜より薄い膜厚のメモリ酸化膜を形成する工程。
全面に第２の多結晶シリコン膜を形成する工程。
上記第２の多結晶シリコン膜を、エッチングガスに臭化水素を用いたドライエッチングにより、前記メモリ酸化膜上及びその周辺の前記マスク酸化膜上に亘る所定の大きさに加工して、メモリゲート電極を形成する工程。
該メモリゲート電極を形成する工程の後、上記半導体基板をフッ酸系水溶液に浸して、臭化水素の反応生成物である臭化物を除去する工程。
上記第１の多結晶シリコン膜をエッチング加工して、ゲート電極を形成する工程。
上記メモリゲート電極及び前記ゲート電極の表面にメモリマスク酸化膜を形成する工程。
上記メモリマスク酸化膜を覆うように全面にシリコン酸化膜系の層間絶縁膜を形成する工程。
【００３５】
【発明の実施の形態】
以下、図面を用いてこの発明を実施するための最適な形態の半導体不揮発性記憶装置の構造とその製造方法とを説明する。
なお、以下に説明するこの発明の実施形態については、半導体不揮発性装置としてＮ型ゲート間絶縁膜破壊型メモリを対象として説明する。
【００３６】
〔この発明による半導体不揮発性記憶装置の構造とその特性：図１１，図１２〕
まず、図１１の断面図を用いてこの発明による半導体不揮発性記憶装置の構造を説明する。
【００３７】
この発明による半導体不揮発性記憶装置は、図１１に示すように、半導体基板１上にフィールド酸化膜２を設け、そのフィールド酸化膜２上にゲート電極７を設ける。さらに、そのゲート電極７の表面にマスク酸化膜１２を設け、そのマスク酸化膜１２を開口してゲート電極上にマスク酸化膜１２よりも膜厚の薄いメモリ酸化膜４を設ける。
そして、そのメモリ酸化膜４の上に、メモリ酸化膜４の領域より大きく、マスク酸化膜１２上にまで亘るようにメモリゲート電極６を設けている。
【００３８】
さらに、この実施形態では、メモリゲート電極６及びゲート電極７の表面にメモリマスク酸化膜８を設け、そのメモリマスク酸化膜８を覆うように不純物を含むシリコン酸化膜系の層間絶縁膜９を設けている。
そして、その層間絶縁膜９のメモリゲート電極とゲート電極７に対応する所定の位置にコンタクトホール１０を形成し、その各コンタクトホール１０を通してそれぞれメモリゲート電極およびゲート電極７に導通する金属配線１１を設けている。
【００３９】
このように、この発明による半導体不揮発性記憶装置は、膜厚の薄いメモリ酸化膜４の周囲にそれより膜厚の厚いマスク酸化膜１２が形成されている。そのため、多結晶シリコン膜をエッチングしてメモリゲート電極６を形成する際に、エッチングガスに臭化水素（ＨＢｒ）を用いたドライエッチングを行ない、その後に反応生成物である臭化物を除去するためにフッ酸系水溶液による処理を行なっても、メモリ酸化膜４がが横方向にエッチングされることはない。
【００４０】
フッ酸系水溶液による処理によってマスク酸化膜１２の周囲が横方向にエッチングされたとしても、膜厚が厚いので僅かにエッチングされるだけで済み、その後のメモリマスク酸化膜８を形成する工程で、そのエッチングされた部分にも電気的に充分な絶縁性を有するシリコン酸化膜からなるメモリマスク酸化膜８を形成することができる。
【００４１】
なお、もし一部に空洞領域が残ったとしても、その部分のゲート電極７とメモリゲート電極６との間隔はメモリ酸化膜４の領域に比べて充分大きいので、絶縁性が確保され、その間に不必要な電流が流れて半導体不揮発性記憶装置として正常な動作ができなくなるようなことは発生しない。
【００４２】
そこで、この発明による半導体不揮発性記憶装置であるＮ型ゲート間絶縁膜破壊型メモリの代表的な特性を図１２に示す。
図１２は、図１１に示したＮ型ゲート間絶縁膜破壊型メモリについて、図３１と同様に、メモリゲート電極６とゲート電極７の間に流れる電流をメモリゲート電極６に印加する電圧に対して評価した測定結果を示す線図である。
【００４３】
そして、横軸がメモリゲート電極６に印加する電圧を示し、縦軸がゲート電極７とメモリゲート電極６の間に流れる電流を示す。さらに、破線１３はメモリ酸化膜４の破壊耐電圧を示し、一点鎖線１４は信頼性上許されるリーク電流のレベルを示す。
【００４４】
この図１２から判るように、この実施形態によるＮ型ゲート間絶縁膜破壊型メモリは、メモリゲート電極６に印加する電圧がが低い段階で勿論のこと、メモリ酸化膜４の破壊耐電圧にかなり近い電圧が印加されるまで、リーク電流が信頼性上許されるレベルを越えることがない。
【００４５】
これは、この発明による半導体不揮発性記憶装置は、メモリゲート電極を形成する際に、臭化水素を用いたドライエッチングした後、ウェハ表面に残留したエッチング時の反応生成物である臭化物を除去するためにフッ酸系水溶液による処理を行っても、メモリ酸化膜４が露出することがないように、その周辺を膜厚の厚いマスク酸化膜１２で囲むように形成しているためである。
【００４６】
これによって、Ｎ型ゲート間絶縁膜破壊型メモリーに関し、従来は図３１に示したようにメモリゲート電極６に印加する電圧が低い段階で発生するリーク電流が、図１２に示すように信頼性上許されるレベルまで大幅に改善され、常に正常な動作を保証することができるのである。
【００４７】
なお、Ｎ型ゲート間絶縁膜破壊型メモリの場合について説明したが、Ｐ型ケート間絶縁膜破壊型メモリの場合には、導電型がＰ型のゲート電極とメモリゲート電極を設けるだけで、その他の構造は上述のＮ型ゲート間絶縁膜破壊型メモリと同様である。また、半導体基板１は、導電型がＮ型のものでもＰ型のものでもよい。
また、用途によっては、メモリマスク酸化膜８および層間絶縁膜９を省略することもできる。
【００４８】
〔第１の製造方法：図１〜図１１，図２１，図２２〕
次に、図１１によって説明したこの発明の半導体不揮発性記憶装置を製造する方法の第１の実施形態を、図１〜図１１及び図２１，図２２の断面図を用いて説明する。
【００４９】
図１から図１１はその製造方法を工程順に示す断面図であり、図２１，２２は従来の製造方法の初期の工程を示す断面図であるが、この実施形態の製造方法においても共通であるのでこれらの図を再び使用する。
【００５０】
この製造方法では、まず従来と同様に図２１に示すように、導電型がＮ型の半導体基板１の表面に、酸化拡散炉を用いて、温度１０００℃の酸素雰囲気中にてフィールド酸化膜２を膜厚５５０ｎｍに形成する。
【００５１】
次に、図２２に示すように、反応ガスとしてモノシラン（ＳｉＨ4 ）を使用するＣＶＤ法によって、第１の多結晶シリコン膜３ａをフィールド酸化膜２の面に膜厚３５０ｎｍで形成する。
そして、この第１の多結晶シリコン膜３ａの全面に、イオン注入法により導電型がＮ型の不純物であるリンをイオン注入量１０16atoms／cm2程度の条件で添加し、Ｎ型不純物を添加した第１の多結晶シリコン膜３ａを形成する。
【００５２】
その後、図１に示すように、酸化拡散炉を用いて温度９００℃の酸素雰囲気中で熱処理を行なうことにより、マスク酸化膜１２を第１の多結晶シリコン膜３ａの表面に膜厚１０ｎｍに形成する。
【００５３】
そして、この第１の多結晶シリコン膜３ａの全面に回転塗布法によりホトレジストを形成し、所定のホトマスクを用いて露光処理と現像処理を行ない、図２に示すように、メモリ酸化膜の形成領域が開口するようにホトレジスト５をパターニングする。
その後、この半導体基板１をフッ酸系水溶液に浸し、このパターニングしたホトレジスト５をエッチングマスクとして、メモリ酸化膜の形成領域に存在するマスク酸化膜１２を除去して開口１２ａを形成する。その後にホトレジスト５を除去する。
【００５４】
次に、酸化拡散炉を用いて温度９００℃の酸素雰囲気中で熱処理を行うことにより、マスク酸化膜１２の開口１２ａ内に露出する第１の多結晶シリコン膜３ａの表面に、図３に示すようにメモリ酸化膜４を膜厚３ｎｍで形成する。
【００５５】
その後、反応ガスとしてモノシラン（ＳｉＨ4 ）を使用するＣＶＤ法によって、図４に示すように、マスク酸化膜１２およびメモリ酸化膜４の全面に第２の多結晶シリコン膜３ｂを膜厚３５０ｎｍに形成する。
そして、この第２の多結晶シリコン膜３ｂの全面に、イオン注入法により導電型がＮ型の不純物であるリンをイオン注入量１０16atoms／cm2程度の条件で添加し、Ｎ型不純物を添加した第２の多結晶シリコン膜３ｂを形成する。
【００５６】
次に、この第２の多結晶シリコン膜３ｂの全面に回転塗布法によりホトレジストを形成し、所定のホトマスクを用いて露光処理と現像処理を行ない、図５に示すように、ホトレジスト５をメモリーゲート電極の形状にパターニングする。
その後、このパターニングしたホトレジスト５をエッチングマスクとし、エッチングガスに臭化水素を用いたドライエッチングを行なって、図６に示すように第２の多結晶シリコン膜３ｂをメモリゲート電極６としてパターニングする。その際、マスク酸化膜１２もメモリゲート電極６と同じ形状にパターニングされる。
【００５７】
そして、この半導体基板１をフッ酸系水溶液に浸し、臭化水素の反応生成物である臭化物を除去した後、ホトレジスト５を除去する。
ここでメモリゲート電極６は、メモリ酸化膜４上にメモリ酸化膜４の領域よりも大きく、マスク酸化膜１２上にまで亘るように所定の大きさに形成する。
そのメモリゲート電極６の下部のマスク酸化膜１２は、メモリ酸化膜４の端からメモリゲート電極６の端までの間に設けられ、その膜厚はメモリ酸化膜４の膜厚より厚い。
【００５８】
次に、この半導体基板１の全面に回転塗布法によりホトレジストを形成し、
所定のホトマスクを用いて露光処理と現像処理を行ない、図７に示すように、ホトレジスト５をゲート電極の形状にパターニングする。
その後、このパターニングしたホトレジスト５をエッチングマスクとして使用して、エッチングガスに臭化水素を用いた異方性エッチングにより、第１の多結晶シリコン膜３ａを図７に示すようにゲート電極７としてパターニングする。
そして、この半導体基板１をフッ酸系水溶液に浸し、臭化水素の反応生成物である臭化物を除去した後、ホトレジスト５を除去する。
【００５９】
その後、酸化拡散炉を用いて温度９００℃の酸素雰囲気中で熱処理を行なうことにより、図８に示すように、メモリゲート電極６およびゲート電極７の表面に、メモリマスク酸化膜８を膜厚１０ｎｍに形成する。
このメモリマスク酸化膜８は、後の工程で形成される膜中にリンやボロンの不純物を含む層間絶縁膜９と、メモリゲート電極６およびゲート電極７が接触するのを防ぐ役割を有する。
【００６０】
なお、メモリゲート電極６を形成した後のフッ酸系水溶液による処理の際に、マスク酸化膜１２の周囲が若干エッチングされるが、メモリマスク酸化膜８の形成によって、そのエッチングされた部分にも殆どメモリマスク酸化膜８が形成され、図８に示すようにメモリマスク酸化膜８がマスク酸化膜１２と一体をなすように構成される。
【００６１】
その後、反応ガスとしてモノシラン（ＳｉＨ4 ）とジボラン（Ｂ2 Ｈ6）とフォスフィン（ＰＨ3 ）とを用い、ＣＶＤ法により、メモリマスク酸化膜を覆うように全面にシリコン酸化膜系の層間絶縁膜９を膜厚５００ｎｍに形成する。
【００６２】
さらに、回転塗布法によってこの層間絶縁膜９の全面にホトレジストを形成し、所定のホトマスクを用いて露光および現像処理を行ない、図１０に示すように、ホトレジスト５をコンタクトホールを形成する部分が開口するようにパターニングする。
【００６３】
そして、エッチングガスとして二フッ化メタン（ＣＨ2Ｆ2）と三フッ化メタン（ＣＨＦ3)とを用い、異方性エッチングを行うことによって層間絶縁膜９の所定の箇所をパターニングして、図１０に示すコンタクトホール１０を開口した後、ホトレジスト５を除去する。
【００６４】
その後、図１１に示すように、各コンタクトホール１０を通してそれぞれメモリゲート電極６およびゲート電極７に導通するように、アルミニウムからなる金属配線１１を形成して、Ｎ型ゲート間絶縁膜破壊型メモリを完成する。
【００６５】
〔第２の製造方法の説明：図１３〜図２０及び図８〜図１１，図２１，２２〕
次に、この発明による半導体不揮発性記憶装置の製造方法の第２の実施形態を、図１３〜図２０等の断面図を用いて説明する。
図１３〜図２０は、この第２の実施形態によるＮ型ゲート間絶縁膜破壊型メモリの製造方法を工程順に示す断面図である。さらに、第１の実施形態の説明に使用した図８〜図１１の各工程および、従来の製造方法の説明に使用した図２１，２２は、この第２の実施形態にも共通であるので、再びこれらの図も使用する。
【００６６】
この第２の実施形態においても、はじめに図２１に示すように、導電型がＮ型の半導体基板１の表面に、酸化拡散炉を用いて温度１０００℃の酸素雰囲気中にて、フィールド酸化膜２を膜厚５５０ｎｍに形成する。
【００６７】
つぎに、反応ガスとしてモノシラン（ＳｉＨ4 ）を使用するＣＶＤ法によって、図２２に示すように、フィールド酸化膜２の全面に第１の多結晶シリコン膜３ａを膜厚３５０ｎｍで形成する。
そして、その第１の多結晶シリコン膜３ａの全面に、イオン注入法により導電型がＮ型の不純物であるリンをイオン注入量１０16atoms／cm2程度の条件で添加し、Ｎ型不純物を添加した第１の多結晶シリコン膜３ａを形成する。
【００６８】
その後、この第１の多結晶シリコン膜３ａの全面に回転塗布法によってホトレジストを形成し、所定のホトマスクを用いて露光処理と現像処理を行ない、図１３に示すように、ホトレジスト５をゲート電極の形状にパターニングする。
そして、このパターニングしたホトレジスト５をエッチングマスクとして使用して、エッチングガスに臭化水素を用いた異方性エッチングにより、図１４に示すように、第１の多結晶シリコン膜３ａをゲート電極７としてパターニングする。
【００６９】
さらにその後、この半導体基板１をフッ酸系水溶液に浸し、臭化水素の反応生成物である臭化物を除去した後、ホトレジスト５を除去する。
そして、酸化拡散炉を用いて温度９００℃の酸素雰囲気中で熱処理を行うことにより、図１５に示すように、第１の多結晶シリコン膜３ａによるゲート電極７の表面にマスク酸化膜１２を膜厚１０ｎｍで形成する。
【００７０】
次に、回転塗布法によってマスク酸化膜１２およびフィールド酸化膜２の露出部分の全面にホトレジストを形成し、所定のホトマスクを用いて露光処理と現像処理を行ない、図１６に示すように、メモリ酸化膜の形成領域が開口するようにホトレジスト５をパターニングする。
その後、この半導体基板１をフッ酸系水溶液に浸し、このパターニングしたホトレジスト５をエッチングマスクとして、メモリ酸化膜の形成領域に存在するマスク酸化膜１２を除去して開口１２ａを形成した後、ホトレジスト５を除去する。
【００７１】
次に、酸化拡散炉を用いて温度９００℃の酸素雰囲気中で熱処理を行うことにより、マスク酸化膜１２の開口１２ａ内に露出した第１の多結晶シリコン膜３ａによるゲート電極７の表面に、図１７に示すように、メモリ酸化膜４を膜厚３ｎｍに形成する。
【００７２】
その後、反応ガスとしてモノシラン（ＳｉＨ4 ）を使用するＣＶＤ法によって、図１８に示すように、第２の多結晶シリコン膜３ｂを全面に膜厚３５０ｎｍで形成する。
そして、この第２の多結晶シリコン膜３ｂの全面に、イオン注入法により導電型がＮ型の不純物であるリンをイオン注入量１０16atoms／cm2程度の条件で添加し、Ｎ型不純物を添加した第２の多結晶シリコン膜３ｂを形成する。
【００７３】
次に、この第２の多結晶シリコン膜３ｂの全面に回転塗布法によってホトレジストを形成し、所定のホトマスクを用いて露光処理と現像処理を行ない、図１９に示すように、ホトレジスト５をメモリゲート電極の形状にパターニングする。
【００７４】
その後、このパターニングしたホトレジスト５をエッチングマスクとし、エッチングガスに臭化水素を用いたドライエッチングを行なうことにより、図２０に示すように、第２の多結晶シリコン膜３ｂをメモリゲート電極６としてパターニングする。その際、マスク酸化膜１２もメモリゲート電極６と同じ形状にパターニングされる。
【００７５】
さらにその後、この半導体基板１をフッ酸系水溶液に浸し、臭化水素の反応生成物である臭化物を除去した後、ホトレジスト５を除去する。
ここでメモリゲート電極６は、メモリ酸化膜４上でメモリ酸化膜４領域よりも大きく、その周囲のマスク酸化膜１２上にまで亘る所定の大きさに形成する。そして、メモリゲート電極６の下部のマスク酸化膜１２は、メモリ酸化膜４の端からメモリゲート電極６の端までの間に設けられ、その膜厚はメモリ酸化膜４の膜厚より厚い。
【００７６】
その後の工程は、図８から図１１によって説明した第１の実施形態の場合の各工程と同じであるので、その説明は省略する。なお、この実施形態においても、図２０に示したようにメモリゲート電極６を形成した後のフッ酸系水溶液による処理の際に、マスク酸化膜１２の周囲が若干エッチングされるが、図８に示したメモリマスク酸化膜８の形成によって、そのエッチングされた部分にも殆どメモリマスク酸化膜８が形成され、図８に示したようにメモリマスク酸化膜８がマスク酸化膜１２と一体をなすように構成される。
【００７７】
これらの第１，第２の実施形態の製造方法のいずれによって製造したＮ型ゲート間絶縁膜破壊型メモリによっても、図１２に示した、メモリーゲート電極６に印加する電圧に対するゲート電極７とメモリゲート電極６の間に流れる電流の変化の特性が得られ、メモリゲート電極への電圧によるリーク電流が、信頼性上許されるレベルまで大幅に改善される。
なお、用途によっては、メモリマスク酸化膜および層間絶縁膜の形成工程を省略することもできる。
【００７８】
以上、半導体不揮発性記憶装置としてＮ型ゲート間絶縁膜破壊型メモリを製造する場合の製造方法の実施形態について説明したが、導電型がＰ型のゲート電極と導電型がＰ型のメモリゲート電極との間に設けたメモリ酸化膜を破壊することにより書き込みを行なうＰ型ゲート間絶縁膜破壊型メモリを製造する場合でも、その製造工程は上述の各実施形態と同様である。
但し、その場合には、第１，第２の多結晶シリコン膜３ａ，３ｂにボロン等のＰ型の不純物をイオン注入して、Ｐ型不純物を添加した第１，第２の多結晶シリコン膜３ａ，３ｂを形成する。
また、シリコン基板としては、導電型がＮ型のものでもＰ型のものでも使用可能である。
【００７９】
【発明の効果】
以上説明してきたように、この発明による半導体不揮発性記憶装置、およびこの発明の製造方法によって製造された半導体不揮発性記憶装置は、メモリゲート電極を形成する際に、エッチングガスに臭化水素を用いたドライエッチングを行なった後、ウェハ表面に残留するエッチング時の反応生成物である臭化物の除去のためにフッ酸系水溶液による処理を行っても、メモリ酸化膜の周囲に膜厚がメモリ酸化膜よりも厚いマスク酸化膜が設けられているので、メモリ酸化膜が露出して横方向にエッチングされるようなことはない。
【００８０】
したがって、メモリゲート電極に電圧を印加したときに、ゲート電極とメモリゲート電極との間に不必要な電流が流れることはなく、半導体不揮発性記憶装置として常に正常な動作を保証することができる。
【図面の簡単な説明】
【図１】この発明による半導体不揮発性記憶装置の製造方法の第１の実施形態の従来と同様な図２１および図２２に示す工程の次の工程を示す断面図である。
【図２】同じくその次の工程を示す断面図である。
【図３】同じくその次の工程を示す断面図である。
【図４】同じくその次の工程を示す断面図である。
【図５】同じくその次の工程を示す断面図である。
【図６】同じくその次の工程を示す断面図である。
【図７】同じくその次の工程を示す断面図である。
【図８】同じくその次の工程を示す断面図である。
【図９】同じくその次の工程を示す断面図である。
【図１０】同じくその次の工程を示す断面図である。
【図１１】同じくその半導体不揮発性記憶装置の完成状態示す断面図である。
【図１２】同じくその半導体不揮発性記憶装置のメモリゲート電極に印加する電圧に対するゲート電極とメモリゲート電極との間に流れる電流の関係を示す線図である。
【図１３】この発明による半導体不揮発性記憶装置の製造方法の第２の実施形態の従来と同様な図２１および図２２に示す工程の次の工程を示す断面図である。
【図１４】同じくその次の工程を示す断面図である。
【図１５】同じくその次の工程を示す断面図である。
【図１６】同じくその次の工程を示す断面図である。
【図１７】同じくその次の工程を示す断面図である。
【図１８】同じくその次の工程を示す断面図である。
【図１９】同じくその次の工程を示す断面図である。
【図２０】同じくその次の工程を示す断面図である。
【図２１】従来の半導体不揮発性記憶装置の製造方法の最初の工程を示す断面図である。
【図２２】同じくその次の工程を示す断面図である。
【図２３】同じくその次の工程を示す断面図である。
【図２４】同じくその次の工程を示す断面図である。
【図２５】同じくその次の工程を示す断面図である。
【図２６】同じくその次の工程を示す断面図である。
【図２７】同じくその次の工程を示す断面図である。
【図２８】同じくその次の工程を示す断面図である。
【図２９】その半導体不揮発性記憶装置の完成状態示す断面図である。
【図３０】同じくその問題点を説明するために要部を拡大して示す断面図である。
【図３１】従来の半導体不揮発性記憶装置によるメモリゲート電極に印加する電圧に対するゲート電極とメモリゲート電極との間に流れる電流の関係を示す線図である。
【符号の説明】
１：半導体基板        ２：フィールド酸化膜
３ａ：第１の多結晶シリコン膜
３ｂ：第２の多結晶シリコン膜
４：メモリ酸化膜      ５：ホトレジスト
６：メモリゲート電極    ７：ゲート電極
８：メモリマスク酸化膜  ９：層間絶縁膜
１０：コンタクトホール    １１：金属配線
１２：マスク酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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