(57)【特許請求の範囲】
【請求項１】
半導体不揮発性メモリにおいて，
半導体基板上にトンネル絶縁膜を介してフローティングゲートが設けられ，更にコントロールゲートを有する複数のメモリセルと，
消去対象のメモリセルの前記コントロールゲートにリーク検出電圧を印加してセルリーク電流を検出し，当該検出されるセルリーク電流に応じて，前記コントロールゲート及び半導体基板間に印加する消去電圧を制御する消去制御回路とを有し，
前記消去制御回路は，前記リーク電流が消去時間に応じて上昇する基準電流値と同等である場合は，前記消去電圧を消去時間に応じて上昇する基準電圧値に維持し，前記セルリーク電流が消去時間に応じて上昇する基準電流値より低い場合は，前記消去電圧を消去時間に応じて上昇する基準電圧値より高くし，前記セルリーク電流が前記基準電流値より高い場合は，前記消去電圧を消去時間に応じて上昇する基準電圧値より低くすることを特徴とする半導体不揮発性メモリ。
【請求項２】
半導体不揮発性メモリにおいて，
半導体基板上にトンネル絶縁膜を介してフローティングゲートが設けられ，更にコントロールゲートを有する複数のメモリセルと，
消去対象のメモリセルの前記コントロールゲートにリーク検出電圧を印加してセルリーク電流を検出し，当該検出されるセルリーク電流の消去時間に対する変化速度に応じて，前記コントロールゲート及び半導体基板間に印加する消去電圧の前記消去時間に対する上昇速度を制御する消去制御回路とを有し，
前記消去制御回路は，前記セルリーク電流が消去時間に対して第１の変化速度を有する場合は，前記消去電圧を消去時間に対して第１の上昇速度で上昇させ，前記セルリーク電流が前記第１の変化速度より速い変化速度を有する場合は，前記消去電圧を前記第１の上昇速度より遅い上昇速度で上昇させ，前記セルリーク電流が前記第１の変化速度より遅い変化速度を有する場合は，前記消去電圧を前記第１の上昇速度より速い上昇速度で上昇させることを特徴とする半導体不揮発性メモリ。
【請求項３】
請求項１または２において，
前記消去制御回路は，前記セルリーク電流が第１のリーク電流の時は，前記消去電圧を第１の電圧に制御し，前記セルリーク電流が前記第１のリーク電流より大きい第２のリーク電流の時は，前記消去電圧を前記第１の電圧より大きい第２の電圧に制御することを特徴とする半導体不揮発性メモリ。
【請求項４】
請求項３において，
更に，それぞれリーク電流が異なる複数のレファレンスセルを有し，
前記消去制御回路は，前記セルリーク電流と前記複数のレファレンスセルのレファレンスリーク電流とをそれぞれ比較して，当該比較結果に応じて前記セルリーク電流を検出することを特徴とする半導体不揮発性メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フローティングゲートを利用した半導体不揮発性メモリに関し、特に、消去動作の遅れをなくし且つトンネル絶縁膜へのストレスを軽減した半導体不揮発性メモリに関する。
【０００２】
【従来の技術】
フローティングゲートを利用した半導体不揮発性メモリは，電気的に書き換え可能であり，電源オフ状態でもデータを保持することができ，フラッシュメモリとして広く普及している。
【０００３】
図１は，従来の半導体不揮発性メモリのセル構造を示す図である。図１（Ａ）は，データ「０」が記憶される消去状態である。また，図１（Ｂ）は，データ「１」が記憶されるプログラム状態（書き込み状態）である。セル構造では，Ｐ型の半導体基板１０の表面にＮ型のソース領域１１，ドレイン領域１２が形成され，それらの間のチャネル領域上にトンネル絶縁膜（通常は酸化膜）１３を介してフローティングゲートFGが形成され，さらにその上に絶縁膜１４を介してコントロールゲートCGが形成されている。
【０００４】
フローティングゲートFG内に電子などの電荷が蓄積されていない場合は，セルトランジスタの閾値電圧が低く，データ「０」が記憶された消去状態である。この状態では，コントロールゲートCGに所定の読み出し電圧を印加するとセルトランジスタが導通する。一方，コントロールゲートCGに電子などの電荷が蓄積されている状態は，セルトランジスタの閾値電圧が高く，データ「１」が記憶されたプログラム状態である。この状態では，コントロールゲートCGに読み出し電圧を印加してもセルトランジスタは導通しない。このセルトランジスタの導通と非導通により生成されるセル電流により，データの判別が行われる。なお，以下簡単のためにフローティングゲートに蓄積される電荷として電子を例にして説明する。
【０００５】
データの書き込み（プログラム）と消去は，トンネル絶縁膜１３を介して電子をフローティングゲートFGに注入したり引き抜いたりして行われる。書き込み動作（プログラム動作）では，消去状態のセルに対して，コントロールゲートに例えば１０Ｖ，ドレイン１２に例えば５Ｖ，ソースに例えば０Ｖを印加することにより，チャネル領域にホットエレクトロンを発生させ，それがコントロールゲートCGに印加した正電圧による電界によりフローティングゲートFGに注入される。書き込みが終了したか否かは，コントロールゲートに所定の書き込みベリファイ電圧を印加して，セルトランジスタの導通，非導通によるセル電流をチェックすることにより行われる。
【０００６】
消去動作では，プログラム状態のセルに対して，コントロールゲートCGに例えば−１０Ｖを印加し，ドレインをフローティングゲート状態にし，さらにソースに例えば５Ｖを印加する。これにより，トンネル絶縁膜１３に高い電界が発生し，FN（Fowler-Nordheim)トンネリング現象により，フローティングゲートFG内の電子がトンネル絶縁膜１３をトンネルしてソース１１に引き抜かれる。消去が完了したか否かは，コントロールゲートに所定の消去ベリファイ電圧を印加して，セルトランジスタの導通，非導通によるセル電流をチェックすることにより行われる。
【０００７】
消去動作では，一般的にメモリセル単位ではなく，複数のメモリセルからなるブロック単位，またはチップ単位で一括して行われる。そのために，消去動作では，最初に全てのセルを書き込み状態（プログラム状態）にする。その後，全てのメモリセルに対して，上記の消去動作を行う。また，消去動作は，消去パルスを印加するたびに，消去ベリファイを行いながら行われる。
【０００８】
読み出し動作では，選択されたメモリセルのコントロールゲートに例えば５Ｖ，ドレインに例えば１Ｖ，ソースに例えば０Ｖを印加して，セルトランジスタが導通，非導通をチェックすることにより行われる。コントロールゲートの印加される電圧は，図１の消去状態とプログラム状態（書き込み状態）の閾値電圧の中間値が選択される。
【０００９】
上記の消去動作において，消去動作開始時はフローティングゲート中に多数の電子が残留している。従って，コントロールゲートに−１０Ｖを印加すると，フローティングゲート内の電子による電位が加算されて，トンネル絶縁膜１３に過大な電界が印加される。トンネル絶縁膜１３間の電界が高いとトンネル電流が大きくなり消去時間が短くなるが，高い電界はトンネル絶縁膜に過大のストレスをかけ，ダメージを与えて劣化や破壊を招くことになる。従って，トンネル絶縁膜への高電界には一定の限界がある。
【００１０】
そこで，従来，消去動作時にコントロールゲートに印加する電圧を，消去初期には低くし，消去動作が進行するにつれて印加電圧を高くする消去電圧可変方式が提案されている。この方式によれば，例えば，消去動作開始時にはコントロールゲートに約−６Ｖの電圧を印加し，消去が進むにつれてコントロールゲートの電圧を−１０Ｖまで下げることが行われる。これにより，トンネル絶縁膜に印加される電界をある程度一定に保つことができ，トンネル絶縁膜への過大な電界の印加を防止し，トンネル絶縁膜の劣化や破壊を抑制することができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の消去電圧可変方式は，消去時間，具体的には消去パルスの数，に応じてコントロールゲートと基板間に印加する消去電圧を一律に変更する。例えば，メモリの設計の段階で，消去パルス数に対して最適な消去電圧上昇カーブを決定し，全てのメモリデバイスにその消去電圧上昇カーブを適用する。その結果，製造バラツキにより消去スピードが設計値と異なる場合，トンネル絶縁膜への印加電界が低すぎて消去時間が長くなったり，逆に印加電界が高すぎてトンネル絶縁膜の劣化を招くことになる。
【００１２】
例えば，製造バラツキの典型的な例としては，トンネル絶縁膜の膜厚のバラツキがある。トンネル絶縁膜が厚くなった場合は，同じコントロールゲート電圧に対して消去速度が遅くなる。その場合は，ある程度消去時間が経過して消去電圧が高く，従ってトンネル絶縁膜への電界が高くなるまであまり消去されず，設定された消去時間より実際の消去時間が長くなる。
【００１３】
逆に，トンネル絶縁膜が薄くなった場合は，同じ消去電圧に対して消去速度が速くなる。その場合は，トンネル絶縁膜に過大な電界が印加され続けているので，トンネル絶縁膜の劣化を招いてしまう。特に，消去時間に応じて一律に消去電圧を上昇させると，かかる過大な電界はより顕著になる。
【００１４】
そこで、本発明の目的は、製造バラツキにより消去スピードが変動するメモリに対する最適の消去電圧可変方式を提供することにある。
【００１５】
また，本発明の別の目的は，製造バラツキによる消去スピードの変動に対応して，消去電圧の変化を最適に制御する半導体不揮発性メモリを提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、フローティングゲートを有するメモリセルを複数設けた半導体不揮発性メモリにおいて，消去中のメモリセルの状態を監視し，消去の進捗状態に応じてコントロールゲートに印加する消去電圧を制御することで，製造バラツキにより消去速度が変動しても最適な消去動作を可能にすることを特徴とする。消去中に監視するメモリセルの状態の具体例として，消去中のメモリセルのリーク電流を監視する。
【００１７】
例えば，消去中のメモリセルの一部または全てを選択し，所定の電圧をコントロールゲートに印加した時のドレイン電流（以下セルリーク電流）をチェックする。消去が十分に行われていない状態では，フローティングゲート中に電子が多数残っているので，セルリーク電流は小さい。一方，消去が進むにつれてフローティングゲート中の電子が減少していくので，セルリーク電流は大きくなる。従って，セルリーク電流が小さい時は，フローティングゲート中に多数の電子が残っているので，セルに印加する消去電圧を低くしてトンネル絶縁膜の電界を抑える。逆に，セルリーク電流が大きい時は，フローティングゲート中には少数の電子しか残っていないので，消去電圧を高くしてもトンネル絶縁膜に過大に電界が発生せず，消去の高速化が可能になる。
【００１８】
上記発明によれば、セルの消去進捗状態をセルリーク電流を介して検出し，それに応じて消去電圧を低いレベルから高いレベルに変動制御するので，製造バラツキにより消去速度が変動しても，トンネル絶縁膜への過大な電界の印加を避けながら，消去時間が長くなるのを防止することができ，最適な消去動作を保証することができる。
【００１９】
上記目的を達成するために，本発明の第１の側面は，半導体不揮発性メモリにおいて，
半導体基板上にトンネル絶縁膜を介してフローティングゲートが設けられ，更にコントロールゲートを有する複数のメモリセルと，
消去対象のメモリセルの前記コントロールゲートにリーク検出電圧を印加してセルリーク電流を検出し，当該検出されるセルリーク電流に応じて，前記コントロールゲート及び半導体基板間に印加する消去電圧を徐々に増大する消去制御回路とを有することを特徴とする。
【００２０】
上記発明の第１の側面において，一つの実施例では，前記消去制御回路は，前記セルリーク電流が第１のリーク電流の時は，前記消去電圧を第１の電圧に制御し，前記セルリーク電流が前記第１のリーク電流より大きい第２のリーク電流の時は，前記消去電圧を前記第１の電圧より大きい第２の電圧に制御する。
【００２１】
更に上記発明の第２の側面において，別の実施例では，前記消去制御回路は，前記セルリーク電流が消去時間に応じて上昇する基準値より低い場合は，前記消去電圧を消去時間に応じてより高く誘導し，前記セルリーク電流が前記基準値より高い場合は，前記消去電圧を消去時間に応じてより低く誘導する。
【００２２】
上記目的を達成するために，本発明の第２の側面は，半導体不揮発性メモリにおいて，
半導体基板上にトンネル絶縁膜を介してフローティングゲートが設けられ，更にコントロールゲートを有する複数のメモリセルと，
消去対象のメモリセルの前記コントロールゲートにリーク検出電圧を印加してセルリーク電流を検出し，当該検出されるセルリーク電流の消去時間に対する変化速度に応じて，前記コントロールゲート及び半導体基板間に印加する消去電圧の前記消去時間に対する上昇速度を制御する消去制御回路とを有することを特徴とする。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではなく，本発明の技術的範囲は，特許請求の範囲とその均等物に及ぶ。
【００２４】
図２は，本実施の形態例における半導体不揮発性メモリの構成図である。図２に示される通り，メモリセルアレイMCAに対して，Ｘデコーダ２２とＹデコーダ２４が設けられる。外部からのアドレス信号A0〜Amは，アドレスバッファ２０を介して，Ｘ，Ｙデコーダ２２，２４に供給される。メモリセルアレイMCAの他に，メモリセルアレイのメモリセルと同じ構成のレファレンスセルを複数有するレファレンスセルアレイ２６が設けられる。このレファレンスセルアレイ２６は，後述するとおり，例えば，読み出し用レファレンスセル，書き込み（プログラム）ベリファイ用レファレンスセル，消去ベリファイ用レファレンスセル，及びリーク電流検出用レファレンスセルを含む。
【００２５】
データ入出力端子DQ0〜DQnは，入出力回路４４に接続され，書き込み時は書き込みデータが書き込み回路３６に供給され，読み出し時は読み出しデータが比較器４２から入出力回路４４に供給される。
【００２６】
半導体不揮発性メモリは，読み出し動作，書き込み動作（プログラム動作）及び消去動作を実行する。それぞれの動作において，前述のとおりメモリセルのコントロールゲート，ドレイン，ソースに異なる電圧を印加する必要がある。そのために，制御回路３０と，それにより制御される消去回路３２，書き込み回路３６，読み出し回路３８，４０，及び比較回路４２を有する。更に，消去動作時にセルのリーク電流を検出するためにリーク検出回路３４が設けられる。
【００２７】
具体的には，書き込み動作時には，制御回路３０が書き込み回路３６に書き込み動作指令を出し，それに応答して書き込み回路３６が，メモリセルのコントロールゲート，ドレイン，ソースへの書き込み用の電圧を印加してフローティングゲートへの電子の注入を行う。そして，書き込み回路３６が，レファレンス切換回路２８に書き込みベリファイ用レファレンスセルを選択する選択信号を与えて，書き込みベリファイを行う。また，読み出し時には，制御回路３０が読み出し回路３８に読み出し動作指令を出し，それに応答してレファレンス切換回路２８に読み出し用レファレンスセルを選択する選択信号が与えられ，読み出し動作が行われる。
【００２８】
更に，消去動作時には，制御回路３０が消去動作指令を消去回路３２に供給し，それに応答して，消去回路３２が消去用の電圧をメモリセルのコントロールゲート，ドレイン，ソースに印加してフローティングゲートから電子を引き抜き，消去ベリファイ用レファレンスセルを選択する選択信号を与えて，消去ベリファイを行う。
【００２９】
図３は，レファレンスセルとレファレンス切換回路の詳細例を示す図である。図３には，ワード線WL0〜WLmとビット線BL0〜BLnとの交差位置にm+1行，n+1列のメモリセルMC00〜MCmnを配置したメモリセルアレイMCAが示される。ワード線ＷＬは，メモリセルMCのコントロールゲートに接続され，図２のＸデコーダ内のワード線駆動回路により各動作電圧に駆動される。また，メモリセルのドレインは，各ビット線BLに接続され，更にメモリセルのソースはソース線制御回路５０により制御されるソース線SLに接続される。メモリセルアレイMCAのビット線BLは，コラムゲートCLG0〜CLGnを介して，セル電流検出用の抵抗Ｒ１に接続される。コラムゲートCLG0〜CLGnは，Ｙデコーダ２４により生成されるコラム選択信号CL0〜CLnによりそれぞれ導通・非導通制御される。そして，抵抗Ｒ１は，読み出し回路３８の一部分に該当する。
【００３０】
一方，レファレンスセルアレイ２６は，例えば，読み出し用レファレンスセルQr，書き込みベリファイ用レファレンスセルQpr，消去ベリファイ用レファレンスセルQevを有する。そして，レファレンス切換回路２８の切換トランジスタＱ１〜Ｑ３を介して，レファレンスセル電流検出用の抵抗Ｒ２に接続される。この抵抗Ｒ２は，読み出し回路４０の一部分に該当する。
【００３１】
更に，レファレンスセルアレイ２６は，消去時のメモリセルのリーク電流を検出するための，リーク検出用レファレンスセルQ40〜Ｑ4nを有する。例えば，消去時のコントロールゲートと基板との間に印加する消去電圧を，３２段階で徐々に上昇させながら制御する場合は，かかるリーク検出用レファレンスセルは，３２個または３１個設けられる。
【００３２】
図３では，制御回路３０，消去回路３２，リーク検出回路３４，及び書き込み回路３６等が，レファレンスアレイ２６のワード線WLrと，レファレンス選択回路２８への選択信号SELを制御する。
【００３３】
本実施の形態例において，書き込み動作では，従来例と同様にメモリセルアレイ内の選択されたメモリセルに書き込みパルスが印加される。その後，そのメモリセルのワード線及びレファレンスセルアレイ２６のワード線WLrに所定の電圧が印加され，レファレンス切換回路２８のトランジスタＱ２が選択される。そして，書き込みベリファイ用レファレンスセルQpvから抵抗Ｒ２に流れる電流Irefによる電圧降下と，メモリセルから抵抗Ｒ１に流れるセル電流ILによる電圧降下とが，比較器４２により比較され，書き込みが終了したか否かの判定であるプログラムベリファイが行われる。
【００３４】
読み出し動作では，従来例と同様にメモリセルアレイの選択されたメモリセルのワード線WLとレファレンスセルアレイ内のワード線WLrに読み出し用の所定電圧が印加され，レファレンス切換回路２８のトランジスタＱ１が選択され，上記と同様にメモリセルのセル電流ILと，レファレンスセルQrの電流Irefとが比較され，データが読み出される。
【００３５】
消去動作では，複数のメモリセルからなるブロック内のメモリセルに消去パルスが印加される。この消去パルスは，メモリセルのドレインをフローティング状態にし，ソースを＋５Ｖにした状態で，ワード線WLに印加される。消去パルスの電圧は，消去電圧可変方式に従って，消去動作の最初は例えば−６Ｖ程度と絶対値が低く制御され，消去時間の経過に伴い，即ち消去パルス数の増加に伴い，徐々に絶対値が上昇して−１０Ｖ程度になる。これにより，フローティングゲート内の電子の量を考慮してセルのトンネル絶縁膜１３に過大な電界が印加されないようにする。
【００３６】
そして，消去パルスを印加するたびに，レファレンスセルアレイの消去ベリファイ用レファレンスセルQevを選択し，メモリセルMCのワード線WLとレファレンスセルアレイ２６のワード線WLrとに所定の電圧を印加し，メモリセルのセル電流ILとレファレンスセルQevのレファレンス電流Irefとを比較して，消去ベリファイを行う。消去ベリファイ用レファレンスセルQevは，セルアレイ内のメモリセルと同様のセル構成を有し，そのフローティングゲート内に消去ベリファイに対応した量の電子があらかじめ注入されている。従って，消去パルスを印加することによりメモリセルのフローティングゲート内の電子が引き抜かれて，その電子の量が，消去ベリファイ用レファレンスセルQevのフローティングゲート内の電子の量を下回ったことが，それぞれのセル電流IL，レファレンスリーク電流Irefを比較することにより確認される。
【００３７】
本実施の形態例では，消去動作において，消去パルス電圧を消去中のメモリセルのセルリーク電流に応じて可変制御する。その為に，消去中のメモリセルのセルリーク電流ILがどのレベルにあるかを検出する必要がある。メモリセルのワード線WLに所定の電圧を印加してドレインに流れるセルリーク電流値を検出するために，図３の例では，レファレンスセルアレイ内のリーク電流検出用レファレンスセル群Q40〜Q4nを利用する。
【００３８】
消去動作中のリーク検出動作では，リーク検出回路３４により，Ｘデコーダ２２に消去中のメモリセルの一部または全てのワード線WLに，所定の正電圧が印加される。この所定の正電圧は，消去中のメモリセルが僅かにドレイン電流を流す程度であり，例えば４Ｖ程度である。更に，リーク検出回路３４により，Ｙデコーダに一部の又は全てのビット線を選択させる。そして，リーク検出回路３４は，選択信号SELにより，リーク検出用レファレンスセルQ40〜Q4nを逐次選択して，メモリセルからのセルリーク電流ILとレファレンス電流Irefとを比較し，セルリーク電流ILがどのレベルにあるかを検出する。
【００３９】
従って，リーク検出用レファレンスセルは，それぞれのフローティングゲート内の電子の量が段階的に異なるように設定され，レファレンス電流Irefが段階的に異なる。従って，比較器４２により，セルリーク電流ILとレファレンス電流Irefとによる抵抗Ｒ１，Ｒ２の電圧降下を比較することにより，セルリーク電流がどのレベルにあるかを検出することができる。
【００４０】
このように消去中のメモリセルのセルリーク電流値を検出することにより，間接的にメモリセルのフローティングゲート内の電子量を検出することができる。従って，そのセルリーク電流に応じて，消去パルス電圧を−６Ｖから−１０Ｖまでを段階的に変化させることができる。制御される消去パルス電圧は，例えば−６Ｖから−１０Ｖまで３２段階に可変制御される。そして，検出されたセルリーク電流値が予め設定された基準電流値になるように，セルリーク電流値が基準値より小さい場合は消去パルス電圧をより大きくし，セルリーク電流値が基準値より大きい場合は消去パルス電圧をより小さくするよう制御される。但し，全体では消去パルス電圧が，−６Ｖから−１０Ｖに順次変化するように制御される。
【００４１】
図４は，消去動作のフローチャート図である。前提として，図４の消去動作に入るまえに，全ての消去対象セルがプログラム状態にされる。以下，フローチャートに従って説明すると，最初に消去ベリファイが行われる（Ｓ１０）。消去ベリファイでは，前述のとおり，消去対象メモリセルのフローティングゲート内の電子が十分に引き抜かれたか否かが，ワード線に所定の正電圧を印加した時のセル電流が，消去ベリファイ用レファレンスセルのレファレンス電流を上回るか否かにより検出される。十分電子が引き抜かれれば，セルトランジスタの閾値電圧が十分低くなり，セル電流がレファレンス電流より大きくなるからである。
【００４２】
通常，消去動作の初期段階では，消去ベリファイをパスすることができない。そこで，消去対象のメモリセルを有するブロックに対して，消去パルスを印加する（Ｓ１２）。具体的には，メモリセルのドレインをフローティング状態にし，ソース線を＋５Ｖにし，ワード線ＷＬに−６Ｖの消去パルスを印加する。そして，その消去パルス数Ｎをカウントするために＋１する。
【００４３】
次に，消去対象セルのリーク電流を検出する（Ｓ１４）。具体的には，前述のとおり，消去対象セルの一部または全てのワード線に＋４Ｖ程度を印加し，同様にレファレンスセルのワード線にも＋４Ｖ程度を印加する。そして，レファレンス切換回路のトランスファーゲートQ40〜Q4nを順次選択して，メモリセルのドレインからリークするセルリーク電流ILとレファレンスセルからのレファレンス電流Irefとを順次比較し，セルリーク電流がどのレベルにあるかを検出する。
【００４４】
検出されたセルリーク電流が，基準となるリーク電流より低い場合は，メモリセルの消去速度が遅く予定したレベルほどフローティングゲート内の電子が引き抜かれていないことを意味する。従って，消去パルス電圧を予定よりも高くして，消去速度を高めるように制御する（Ｓ２２）。
【００４５】
検出されたセルリーク電流が，基準となるリーク電流より高い場合は，メモリセルの消去速度が速く予定したレベル以上フローティングゲート内の電子の引き抜きが行われていたことを意味する。従って，その場合は，トンネル絶縁膜への過大な電界が印加される状態を緩和するために，消去パルス電圧を下げるように，或いは消去パルス電圧の上昇を抑制するように制御する（Ｓ１８）。
【００４６】
検出されたセルリーク電流が，基準となるリーク電流と同等であれば，消去パルス電圧を予定したレベルに維持する（Ｓ２０）。
【００４７】
以上，消去ベリファイＳ１０と，消去パルス印加Ｓ１２と，消去対象セルのリーク電流の検出Ｓ１４と，それに応じて消去電圧の制御Ｓ１８，Ｓ２０，Ｓ２２とが，消去ベリファイでパスするまで繰り返される。
【００４８】
図５及び図６は，消去動作における消去電圧制御例を説明する図である。図５は，消去動作が遅いメモリの場合の消去動作を，図６は，消去動作が速いメモリの場合の消去動作をそれぞれ示す。図中，消去パルス電圧ＶCGと，フローティングゲート内の電子量ＮFGと，セルリーク電流ILとが，横軸の消去時間ｔ（消去パルス数）に対して示される。更に，図中，実線は予め設定された消去時間に対する理想的な消去パルス電圧，フローティングゲート内の電子量，及びセルリーク電流であり，破線が上記の理想的な消去パルス電圧曲線（実線）で制御した場合のフローティングゲート内の電子量とセルリーク電流であり，更に，一点鎖線が本実施の形態例における方法で消去パルス電圧を制御した場合のフローティングゲート内の電子量とセルリーク電流である。
【００４９】
予め設定した消去パルス電圧ＶCGは，フローティングゲート内の電子量ＮFGの減少に伴うセルのリーク電流ILの増加に従って，−６Ｖから徐々にその絶対値が上昇して−１０Ｖまで制御され，その後は消去ベリファイをパスするまで−１０Ｖが維持される。
【００５０】
これに対して，図５の消去速度が遅いメモリセルの場合，消去パルス電圧ＶCGを消去時間に応じて画一的に実線のとおり制御すると，破線に示されるとおり，フローティングゲート内の電子量ＮFGの減少が緩慢になり，それに伴いセルのリーク電流ILの増加も緩慢になる。その結果，トータルの消去時間が，理想的にはｔ０であるのに対して，ｔ１と遅くなる。そこで，本実施の形態例では，セルリーク電流ILが実線で示した基準値より下回ることが検出されると，それに応答して，消去パルス電圧ＶCGが実線の基準値より高くなるように制御される。即ち，一点鎖線で示した通り，消去パルス電圧ＶCGの上昇カーブがより急峻になるように制御される。これに伴い，トンネル絶縁膜にはより高い電界が印加され，例えトンネル絶縁膜がプロセス変動により厚くても，理想的なカーブと同様にフローティングゲート内の電子量が減少し，セルのリーク電流が増加する。その結果，消去時間は，理想的な時間ｔ０となる。この場合，消去電圧がより高くなるように誘導されても，トンネル絶縁膜が厚いので，過大な電界が印加されることにはならない。
【００５１】
一方，図６の消去速度が速いメモリセルの場合，消去パルス電圧ＶCGを実線のとおりに制御すると，破線で示されるとおり，フローティングゲート内の電子量ＮFGが急激に減少し，それに伴いセルリーク電流ILの増加が急峻になる。その結果，トンネル絶縁膜には過大な電界が印加された状態が続く。そこで，本実施の形態例では，セルリーク電流ILが実線の基準値より上回ることを検出すると，一点鎖線で示したように，消去パルス電圧ＶCGを実線の基準値より低くなるように制御する。これにより，トンネル絶縁膜に印加される過大な電界が緩和される。かかる制御により，トンネル現象による電子の引き抜き速度は鈍化するが，消去時間の基準値ｔ０より消去時間が遅くなることはない。
【００５２】
図５，６で示した通り，消去回路は，セルリーク電流ILが小さい期間は，フローティングゲート内の電子が未だ多いので，消去パルス電圧ＶCGの絶対値を低く抑えてトンネル絶縁膜に過大な電界がかかることを避け，セルリーク電流ILが大きくなる期間は，フローティングゲート内の電子は少なくなっているので，消去パルス電圧ＶCGの絶対値を高くして消去の高速化を図ることができる。そして，製造バラツキにより消去速度が変動しても，セルリーク電流ILに応じて消去パルス電圧の絶対値を徐々に上昇させるので，最適の消去動作曲線に従って消去を行うことができ，トンネル絶縁膜への過大な電界の印加を避けながら消去時間が長くなるのを防止することができる。
【００５３】
本実施の形態例では，トンネル絶縁膜への過大な電荷の印加を避けるためには，フローティングゲート中の蓄積電子の数の変化を監視して，図６の如く消去速度が速い場合は消去電圧の上昇を抑えるようにし，図５の如く消去速度が遅い場合は消去電圧の上昇を促進して，消去時間が長くならないようにする。消去速度が遅い場合は，トンネル絶縁膜の膜厚が厚いので，消去電圧の上昇を早めてもトンネル絶縁膜に過大な電界が印加されることはない。その為に，セルリーク電流が消去時間（消去パルス数）に応じて上昇する基準値より高いか低いかの判定を行っている。
【００５４】
従って，別の制御方法として，セルリーク電流の変化速度を監視するようにしても同様の制御が可能である。つまり，図５のようにセルリーク電流の上昇速度が低い場合は，消去パルス電圧の絶対値を高く誘導し，図６のようにセルリーク電流の上昇速度が高い場合は，消去パルス電圧の絶対値を低く誘導することでも，同様の制御ができる。この制御方法の場合は，図４のフローチャートの工程Ｓ１６において，検出されたセルリーク電流の変化速度が基準値に対して高いか低いかにより，それぞれ消去パルス電圧ＶCGが制御される。
【００５５】
以上の実施の形態例をまとめると以下の付記の通りである。
（付記１）半導体不揮発性メモリにおいて，
半導体基板上にトンネル絶縁膜を介してフローティングゲートが設けられ，更にコントロールゲートを有する複数のメモリセルと，
消去対象のメモリセルの前記コントロールゲートにリーク検出電圧を印加してセルリーク電流を検出し，当該検出されるセルリーク電流に応じて，前記コントロールゲート及び半導体基板間に印加する消去電圧を徐々に増大する消去制御回路とを
有することを特徴とする半導体不揮発性メモリ。
（付記２）付記１において，
前記消去制御回路は，前記セルリーク電流が第１のリーク電流の時は，前記消去電圧を第１の電圧に制御し，前記セルリーク電流が前記第１のリーク電流より大きい第２のリーク電流の時は，前記消去電圧を前記第１の電圧より大きい第２の電圧に制御することを特徴とする半導体不揮発性メモリ。
（付記３）付記２において，
更に，それぞれリーク電流が異なる複数のレファレンスセルを有し，
前記消去制御回路は，前記セルリーク電流と前記複数のレファレンスセルのレファレンスリーク電流とをそれぞれ比較して，当該比較結果に応じて前記セルリーク電流を検出することを特徴とする半導体不揮発性メモリ。
（付記４）付記１または２において，
前記消去制御回路は，消去対象のメモリセルのセルリーク電流の総和を検出し，当該セルリーク電流の総和に応じて，前記消去電圧を可変制御することを特徴とする半導体不揮発性メモリ。
（付記５）付記１または２において，
前記消去制御回路は，前記リーク電流が消去時間に応じて上昇する基準電流値と同等である場合は、前記消去電圧を消去時間に応じて上昇する基準電圧値に維持し、前記セルリーク電流が消去時間に応じて上昇する基準電流値より低い場合は，前記消去電圧を消去時間に応じて上昇する基準電圧値より高く誘導し，前記セルリーク電流が前記基準電流値より高い場合は，前記消去電圧を消去時間に応じて上昇する基準電圧値より低く誘導することを特徴とする半導体不揮発性メモリ。
（付記６）付記１または２において，
前記消去制御回路は，前記セルリーク電流が消去時間に対して第１の変化速度を有する場合は，前記消去電圧を消去時間に対して第１の上昇速度で上昇させ，前記セルリーク電流が前記第１の変化速度より速い変化速度を有する場合は，前記消去電圧を前記第１の上昇速度より遅い上昇速度で上昇させ、前記セルリーク電流が前記第１の変化速度より遅い変化速度を有する場合は、前記消去電圧を前記第１の上昇速度より速い上昇速度で上昇させることを特徴とする半導体不揮発性メモリ。
（付記７）付記１または２において，
前記消去制御回路は，消去動作時に，消去ベリファイと，消去電圧の印加と，前記セルリーク電流の検出とを，前記消去ベリファイをパスするまで繰り返して行うことを特徴とする半導体不揮発性メモリ。
（付記８）半導体不揮発性メモリにおいて，
半導体基板上にトンネル絶縁膜を介してフローティングゲートが設けられ，更にコントロールゲートを有する複数のメモリセルと，
消去対象のメモリセルの前記コントロールゲートにリーク検出電圧を印加してセルリーク電流を検出し，当該検出されるセルリーク電流の消去時間に対する変化速度に応じて，前記コントロールゲート及び半導体基板間に印加する消去電圧の前記消去時間に対する上昇速度を制御する消去制御回路とを
有することを特徴とする半導体不揮発性メモリ。
（付記９）付記８において，
前記消去制御回路は，前記セルリーク電流が消去時間に対する第１の変化速度を有する場合は，前記消去電圧を第１の上昇速度で制御し，前記セルリーク電流が前記第１の変化速度より速い第２の変化速度を有する場合は，前記消去電圧を前記第１の上昇速度より遅い第２の上昇速度で制御することを特徴とする半導体不揮発性メモリ。
【００５６】
【発明の効果】
以上、本発明によれば、製造バラツキが発生しても，フローティングゲートを有するメモリセルのトンネル絶縁膜に過大な電界を印加することなく，消去時間が長くなることを防止して，最適な消去動作を行うことができる。
【図面の簡単な説明】
【図１】従来の半導体不揮発性メモリのセル構造を示す図である。
【図２】本実施の形態例における半導体不揮発性メモリの構成図である。
【図３】レファレンスセルとレファレンス切換回路の詳細例を示す図である。
【図４】消去動作のフローチャート図である。
【図５】消去動作における消去電圧制御例を説明する図である。
【図６】消去動作における消去電圧制御例を説明する図である。
【符号の説明】
１０      半導体基板
１１      ソース領域
１２      ドレイン領域
１３      トンネル絶縁膜，トンネル酸化膜
１４      絶縁膜
ＦＧ      フローティングゲート
ＣＧ      コントロールゲート
MCA      メモリセルアレイ
ＭＣ      メモリセル
２６      レファレンスセルアレイ
３０      制御回路
３２      消去回路
３４      リーク検出回路
４２      比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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