(57)【特許請求の範囲】
【請求項１】
半導体基板上に、トレンチアイソレーション形成領域に開口を有する第１パターンマスクを形成する工程と、
前記第１パターンマスクを用いて前記半導体基板にアイソレーション開口を形成する工程と、
前記第１パターンマスクの幅を狭めて、第１の幅の第１マスクと、この第１の幅よりも狭い第２の幅の第２マスクとを有する、第２パターンマスクを形成する工程と、
前記アイソレーション開口を埋めるとともに、前記第２パターンマスクまで達する埋め込み絶縁膜を形成する工程と、
前記第２パターンマスクを除去して、前記埋め込み絶縁膜における前記第１マスクを除去した部分に前記第１の幅の第１開口を形成するとともに、前記埋め込み絶縁膜における前記第２マスクを除去した部分に前記第２の幅の第２開口を形成する工程と、
前記第１開口の底面及び前記第２開口の底面に、第１の膜厚の第１絶縁膜を形成する工程と、
前記第１開口の底面に形成された第１絶縁膜を残存させたまま、前記２開口の底面に形成された第１絶縁膜を除去する工程と、
前記第２開口の底面に、前記第１絶縁膜と異なる膜厚の第２絶縁膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２パターンマスクを形成する工程は、
前記第１パターンマスクの幅を所定量後退させて、前記第１の幅の前記第１マスクを形成する工程と、
前記第１絶縁膜を残存させる領域を覆った状態で、前記第１マスクの幅を所定量後退させて、前記第２絶縁膜を形成する領域に、前記第２の幅の前記第２マスクを形成する工程と、
を備えたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２マスクを形成する工程で前記第１絶縁膜を残存させる領域を覆う工程は、
前記半導体基板上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上の前記第１絶縁膜を残存させる領域に、フォトレジストパターンを形成する工程と、
前記フォトレジストパターンを用いて、前記第１絶縁膜を残存させる領域に前記第３絶縁膜を残存させたまま、前記第２絶縁膜を形成する領域の前記第３絶縁膜を除去する工程と、
前記フォトレジストパターンを除去する工程と、
を備えたことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１絶縁膜を残存させる領域はセルトランジスタ形成領域であり、前記第２絶縁膜を形成する領域はその周辺トランジスタ形成領域である、
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
メモリセルトランジスタが形成されるメモリセルトランジスタ形成領域と、前記メモリセルトランジスタに対する周辺トランジスタが形成される周辺トランジスタ形成領域とを有する、不揮発性半導体記憶装置の製造方法であって、
半導体基板上に、トレンチアイソレーション形成領域に開口を有する第１パターンマスクを形成する工程と、
前記第１パターンマスクを用いて前記半導体基板にアイソレーション開口を形成する工程と、
前記第１パターンマスクの幅を狭めて、前記メモリセルトランジスタ形成領域に第１の幅の第１マスクを有し、周辺トランジスタ形成領域に前記第１の幅よりも狭い第２の幅の第２マスクを有する、第２パターンマスクを形成する工程と、
前記アイソレーション開口を埋めるとともに、前記第２パターンマスクまで達する埋め込み絶縁膜を形成する工程と、
前記第２パターンマスクを除去して、前記メモリセルトランジスタ形成領域に位置する前記埋め込み絶縁膜における前記第１マスクを除去した部分に前記第１の幅の第１開口を形成するとともに、前記周辺トランジスタ形成領域に位置する前記埋め込み絶縁膜における前記第２マスクを除去した部分に前記第２の幅の第２開口を形成する工程と、
前記メモリセルトランジスタ形成領域に位置する前記第１開口の底面、及び、前記周辺トランジスタ形成領域に位置する前記第２開口の底面に、第１の膜厚の第１絶縁膜を形成する工程と、
前記メモリセルトランジスタ形成領域に位置する前記第１開口の底面に形成された第１絶縁膜を残存させたまま、前記周辺トランジスタ形成領域に位置する前記第２開口の底面に形成された第１絶縁膜を除去する工程と、
前記周辺トランジスタ形成領域に位置する前記第２開口の底面に、前記第１絶縁膜と異なる膜厚の第２絶縁膜を形成する工程と、
前記メモリセルトランジスタ形成領域に位置する前記第１開口の底面に形成された前記第１絶縁膜と、前記周辺トランジスタ形成領域のうち高耐圧トランジスタを形成する高耐圧トランジスタ形成領域に位置する前記第２開口の底面に形成された前記第２絶縁膜とを残存させたまま、前記周辺トランジスタ形成領域のうち低耐圧トランジスタを形成する低耐圧トランジスタ形成領域に位置する前記第２開口の底面に形成された前記第２絶縁膜を除去する工程と、
前記低耐圧トランジスタ形成領域に位置する前記第２開口の底面に、前記第１絶縁膜と異なる膜厚で、且つ、前記高耐圧トランジスタ形成領域に位置する前記第２絶縁膜と異なる膜厚で、第３絶縁膜を形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び不揮発性半導体記憶装置の製造方法に関するものであり、特に、素子分離にＳＴＩ（Shallow Trench Isolation）を用いる半導体装置及び不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の縮小化により素子分離方法として従来のＬＯＣＯＳ法からＳＴＩによる素子分離が行われるようになってきた。このＳＴＩを用いた素子分離で問題となるのは、特にトンネル酸化膜により消去・書込動作を行うために高電位を発生させる必要のあるフローティングゲートを有する不揮発性半導体記憶装置である。
【０００３】
この不揮発性半導体記憶装置では、トンネル酸化膜を形成する部分のトランジスタの他に、高電位を発生させるため厚いゲート酸化膜厚をもつトランジスタ（高耐圧系トランジスタ）と、低電源電圧動作を行うための薄いゲート酸化膜厚をもつトランジスタ（低耐圧系トランジスタ）が必要となる。つまり、トンネル酸化膜を形成する部分のセルトランジスタと、高耐圧系トランジスタと、低耐圧系トランジスタの３種類のトランジスタが必要となる。このように３種類のトランジスタを形成する場合、セルトランジスタのトンネル酸化膜の膜厚が一番薄く、次に、低耐圧系トランジスタの酸化膜の膜厚が薄く、高耐圧系トランジスタの酸化膜の膜厚が一番厚い。
【０００４】
このように複数のゲート酸化膜厚の付け分けが必要となる不揮発性半導体記憶装置では、ＳＴＩの落ち込みによるトランジスタ性能の劣化が問題となる。図１２は、このＳＴＩの落ち込みを説明するための不揮発性半導体記憶装置の製造過程の１断面図であり、図１３は、図１２を上側から見た平面図である。つまり、図１２は図１３におけるＡ−Ａ線断面図である。これら図１２及び図１３には、ＭＯＳトランジスタが示されている。
【０００５】
図１２及び図１３に示すように、ＳＴＩの落ち込みとは、半導体基板１００の活性領域１０２とＳＴＩ領域１０４の境界部分で、ゲート酸化膜１０８の付け分けにより行う酸化膜のエッチングにより、境界部分のＳＴＩが膜減りを起こし、この境界部分が活性領域表面よりも半導体基板１００側に落ちこんでしまう落ち込み１０６が生じる現象である。
【０００６】
【発明が解決しようとする課題】
すなわち、図１３に示すように、活性領域１０２を囲むようにＳＴＩ領域１０４の境界部分に落ち込み１０６が発生する。このように落ち込み１０６が生じると、図１２に示すように、この落ち込み１０６部分にゲート電極１１０も落ち込んでくる。ゲート電極１１０が落ち込むと、落ち込んだ境界領域が活性領域１０２の側面部分の影響を受けるため、ＭＯＳトランジスタのサブスレショルド領域にキンクが発生する異常が起きる。図１４は、キンクのあるトランジスタについての、ゲート電圧Ｖｇと、ソース・ドレイン電流Ｉｄのｌｏｇ  Ｉｄとの関係を示す図である。
【０００７】
この図１４に示すように、キンクが発生すると、ＭＯＳトランジスタのカットオフ特性が悪化し、オフリーク電流が増える。このため、回路動作の不安定性や待機動作時の消費電力増などの問題を引き起こす。
【０００８】
そこで、本発明は上記課題に鑑みてなされたものであり、ＳＴＩを有する半導体装置において、複数の異なる膜厚の酸化膜を形成した場合でも、ＳＴＩの境界領域に落ち込みが発生しないようにすることを目的とする。そして、これにより、ＭＯＳトランジスタのカットオフ特性を改善し、オフリーク電流が増大しないようにすることを目的とする。つまり、回路動作の安定した、待機動作時の消費電力の少ない、ＭＯＳトランジスタを有する半導体装置及び不揮発性半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、
半導体基板上に、トレンチアイソレーション形成領域に開口を有する第１パターンマスクを形成する工程と、
前記第１パターンマスクを用いて前記半導体基板にアイソレーション開口を形成する工程と、
前記第１パターンマスクの幅を狭めて、第１の幅の第１マスクと、この第１の幅よりも狭い第２の幅の第２マスクとを有する、第２パターンマスクを形成する工程と、
前記アイソレーション開口を埋めるとともに、前記第２パターンマスクまで達する埋め込み絶縁膜を形成する工程と、
前記第２パターンマスクを除去して、前記埋め込み絶縁膜における前記第１マスクを除去した部分に前記第１の幅の第１開口を形成するとともに、前記埋め込み絶縁膜における前記第２マスクを除去した部分に前記第２の幅の第２開口を形成する工程と、
前記第１開口の底面及び前記第２開口の底面に、第１の膜厚の第１絶縁膜を形成する工程と、
前記第１開口の底面に形成された第１絶縁膜を残存させたまま、前記２開口の底面に形成された第１絶縁膜を除去する工程と、
前記第２開口の底面に、前記第１絶縁膜と異なる膜厚の第２絶縁膜を形成する工程と、
を備えたことを特徴とする。
また、本発明に係る不揮発性半導体記憶装置の製造方法は、
メモリセルトランジスタが形成されるメモリセルトランジスタ形成領域と、前記メモリセルトランジスタに対する周辺トランジスタが形成される周辺トランジスタ形成領域とを有する、不揮発性半導体記憶装置の製造方法であって、
半導体基板上に、トレンチアイソレーション形成領域に開口を有する第１パターンマスクを形成する工程と、
前記第１パターンマスクを用いて前記半導体基板にアイソレーション開口を形成する工程と、
前記第１パターンマスクの幅を狭めて、前記メモリセルトランジスタ形成領域に第１の幅の第１マスクを有し、周辺トランジスタ形成領域に前記第１の幅よりも狭い第２の幅の第２マスクを有する、第２パターンマスクを形成する工程と、
前記アイソレーション開口を埋めるとともに、前記第２パターンマスクまで達する埋め込み絶縁膜を形成する工程と、
前記第２パターンマスクを除去して、前記メモリセルトランジスタ形成領域に位置する前記埋め込み絶縁膜における前記第１マスクを除去した部分に前記第１の幅の第１開口を形成するとともに、前記周辺トランジスタ形成領域に位置する前記埋め込み絶縁膜における前記第２マスクを除去した部分に前記第２の幅の第２開口を形成する工程と、
前記メモリセルトランジスタ形成領域に位置する前記第１開口の底面、及び、前記周辺トランジスタ形成領域に位置する前記第２開口の底面に、第１の膜厚の第１絶縁膜を形成する工程と、
前記メモリセルトランジスタ形成領域に位置する前記第１開口の底面に形成された第１絶縁膜を残存させたまま、前記周辺トランジスタ形成領域に位置する前記第２開口の底面に形成された第１絶縁膜を除去する工程と、
前記周辺トランジスタ形成領域に位置する前記第２開口の底面に、前記第１絶縁膜と異なる膜厚の第２絶縁膜を形成する工程と、
前記メモリセルトランジスタ形成領域に位置する前記第１開口の底面に形成された前記第１絶縁膜と、前記周辺トランジスタ形成領域のうち高耐圧トランジスタを形成する高耐圧トランジスタ形成領域に位置する前記第２開口の底面に形成された前記第２絶縁膜とを残存させたまま、前記周辺トランジスタ形成領域のうち低耐圧トランジスタを形成する低耐圧トランジスタ形成領域に位置する前記第２開口の底面に形成された前記第２絶縁膜を除去する工程と、
前記低耐圧トランジスタ形成領域に位置する前記第２開口の底面に、前記第１絶縁膜と異なる膜厚で、且つ、前記高耐圧トランジスタ形成領域に位置する前記第２絶縁膜と異なる膜厚で、第３絶縁膜を形成する工程と、
を備えたことを特徴とする。
【００１０】
【発明の実施の形態】
本発明は、素子分離方法にＳＴＩを用い、異なる膜厚の酸化膜を付け分ける半導体装置において、酸化膜の付け分けで必要な酸化膜のエッチングによって起こるＳＴＩ境界領域の落ち込みを防ぐため、ＳＴＩの形成工程においてマスク材の窒化膜のＰｕｌｌ−Ｂａｃｋによる後退量をセルトランジスタ形成領域と周辺トランジスタ形成領域に分けて独立に制御するようにしたものである。以下、本発明の一実施形態を不揮発性半導体記憶装置を例にして説明する。
【００１１】
図１乃至図１１は、本実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図である。
【００１２】
まず、図１に示すように、例えばシリコン基板１０表面に、熱酸化法などによりパッド酸化膜１２を形成する。本実施形態では、このパッド酸化膜１２は、１ｎｍ〜２５ｎｍの膜厚で形成する。このパッド酸化膜１２は、この後の工程でＳＴＩ加工のマスク材となる窒化膜１４からの窒素の拡散により、シリコン基板１０表面が直接窒化されることを防止する役割を有している。
【００１３】
次に、このパッド酸化膜１２上に、例えばＣＶＤ（Chemical Vapor Deposition）法等により、窒化膜１４と酸化膜１６とを形成する。本実施形態では、窒化膜１４は、１００ｎｍ〜２００ｎｍの膜厚で形成する。酸化膜１６は、ＴＥＯＳ系又はＳｉＨ4系の酸化膜を１００ｎｍ〜２００ｎｍの膜厚で形成する。続いて、活性領域をパターニングするためのフォトレジストマスク１８をフォトリソグラフィー法により形成する。これにより、ＳＴＩ形成領域に開口を有するフォトレジストマスク１８が得られる。
【００１４】
次に、図２に示すように、フォトレジストマスク１８を用いて、酸化膜１６と窒化膜１４とパッド酸化膜１２とを、順番にＲｌＥ（Reactive Ion Etching）法によりエッチングして除去する。続いて、フォトレジスト１８をレジスト剥離プロセスにより除去する。これにより活性領域のパターンがフォトレジストマスク１８から酸化膜１６と窒化膜１４とパッド酸化膜１２に転写され、ＳＴＩ形成領域に開口を有する酸化膜１６Ａと窒化膜１４Ａとパッド酸化膜１２Ａとが、形成される。
【００１５】
次に、これら酸化膜１６Ａと窒化膜１４Ａとパッド酸化膜１２Ａとからなる積層膜をハードパターンマスクとして、シリコン基板１０をＲＩＥ法によりエッチングする。これにより、半導体基板１０にトレンチアイソレーション開口（素子分離領域）２０を形成する。続いて、このシリコン基板１０のＲＩＥの後処理としてＨＦ系の処理を行い、ＲＩＥ法で形成された反応物の除去を行う。
【００１６】
次に図３に示すように、周辺トランジスタ形成領域及びセルトランジスタ形成領域の双方における窒化膜１４Ａの幅を狭めて、窒化膜１４Ｂを形成する。具体的には、ＨＦグリセロール溶液による第１回目の処理を行い、マスク材となっている窒化膜１４Ａを選択的にエッチングする。このような手法を一般的に、Ｐｕｌｌ−Ｂａｃｋ法という。このＰｕｌｌ−Ｂａｃｋ法により、すべてのパターンについて窒化膜１４Ａの幅をＡ１だけ細める。つまり、第１回目のＨＦグリセロール溶液の処理による窒化膜１４ＡのＰｕｌｌ−Ｂａｃｋ量は、Ａ１である。
【００１７】
次に、図４に示すように、ＣＶＤ法等により、酸化膜２２を形成する。本実施形態では、この酸化膜２２は、ＴＥＯＳ系またはＳｉＨ4系の酸化膜を５ｎｍ〜２０ｎｍの膜厚で形成する。この酸化膜２２は、次の第２回目以降に行うＨＦグリセロール処理による窒化膜１４Ｂエッチング時のマスク材となる。
【００１８】
次に、セルトランジスタ形成領域にフォトレジストマスク２４をフォトリソグラフィー法により形成する。続いて、フォトレジストマスク２４の着いた状態でＢＨＦ（Ｂｕｆｆｅｒｄ  ＨＦ）溶液などにより、周辺トランジスタ形成領域にある酸化膜２２を除去する。これにより、セルトランジスタ形成領域に酸化膜２２Ａを残存させる。
【００１９】
次に、フォトレジストマスク２４を剥離した後、ＨＦグリセロールにより第２回目の処理を行うことで、酸化膜を除去した領域（周辺トランジスタ形成領域）にある窒化膜１４Ｂの幅をＡ２だけ狭めて、窒化膜１４Ｃを形成する。すなわち、周辺トランジスタ形成領域にある窒化膜１４Ｂについて、追加のＰｕｌｌ−Ｂａｃｋを行う。この追加のＰｕｌｌ−Ｂａｃｋにより、周辺トランジスタ形成領域にある窒化膜１４Ｂの幅がＡ２だけ細まるので、窒化膜１４Ｃはもとの窒化膜１４Ａと比べて都合Ａ１＋Ａ２だけ細くなる。
【００２０】
このＨＦグリセロールによる第２回目の処理の時に直接フォトレジストマスク２４によりマスクする方法を取らないのは、次のような理由によるものである。まず第１に、フォトレジストマスクが、ＨＦグリセロールの溶剤のとなっているグリセリンに対する耐性を有しないためである。第２に、セルトランジスタ形成領域に直接フォトレジストをつけないことにより、フォトレジストからの不純物が半導体基板１０側に侵入しないようにブロックするためである。第３に、この後で行う丸め酸化膜（酸化膜２６）による窒化膜１４Ｂ下側へのバーズビークの侵入を抑制するためである。パーズビークが窒化膜１４Ｂ下側に侵入すると、この後で形成するセルトランジスタのチャネル幅のバラツキや、トンネル酸化膜の信頼性に悪影響を及ぼすこととなるので、これを回避できる。
【００２１】
次に、図５に示すように、パターニングされたシリコン基板１０に、熱酸化法などにより酸化膜２６を形成する。本実施形態では、この酸化膜２６は、５ｎｍ〜４０ｎｍの膜厚で形成する。この時、最終的に活性領域となるコーナー部分２６ａが丸くなるような条件で、酸化を行う。
【００２２】
次に、シリコン基板１０上に素子分離領域（ＳＴＩ形成領域）の埋め込み材となる埋め込み酸化膜２８を堆積する。この埋め込み酸化膜２８の堆積方法としては、例えばＴＥＯＳ系の酸化膜をＣＶＤ法により、ＳｉＨ4系の膜をＨＤＰ（High Density Plasma）法により、シリコン基板１０からマスク材である酸化膜２２Ａまで十分に埋め込める条件で、堆積を行うことにより形成される。
【００２３】
次に、図６に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、この埋め込み酸化膜２８を研磨し平坦化する。この時、ハードパターンマスクとして用いた窒化膜１４Ｂ、１４Ｃが研磨のストッパーとなる。このＣＭＰにより、ラインＬ１のところまで、研磨される。次にＢＨＦなどによるウェットエッチング処理を行い、埋め込み酸化膜２８表面の微少なスクラッチ傷や研磨時についた異物をリフトオフすることで除去する。
【００２４】
次に、ハードパターンマスクとして用いた窒化膜１４Ｂ、１４Ｃをホットリン酸などによりウェットエッチングし除去する。これら２つのウェットエッチングにより、埋め込み酸化膜２８がラインＬ２のところまでエッチングされる。これにより、埋め込み酸化膜２８に開口２８Ａと開口２８Ｂを形成する。ここで形成される開口２８Ａの幅はＷ１であり、開口２８Ｂの幅はＷ１よりも狭いＷ２である。
【００２５】
また、この時、パッド酸化膜１２Ａにピンホールなどが形成され、この後の高温アニールでシリコン基板荒れを起こす可能性があるため、熱酸化により１０ｎｍ程度の追加酸化を行う。この後に１０００℃以上の高温アニールを加えＳＴＩの埋め込みにより発生した応力を解放する。すなわち、埋め込み酸化膜２８からなるＳＴＩを形成することによる半導体基板１０に生じる応力を解放する。
【００２６】
次に、図７に示すように、パッド酸化膜１２Ａをウェットエッチングで除去する。このパッド酸化膜１２Ａの部分的除去により、活性領域におけるＳＴＩ端がＢ０だけ後退する。つまり、開口２８Ａ、２８Ｂの幅がＢ０だけ広まる。続いて、開口２８Ａ、２８Ｂに犠牲酸化膜３０を形成する。この犠牲酸化膜３０は、イオン注入を行うためのものであり、本実施形態では１０ｎｍ〜３０ｎｍの膜厚で形成する。
【００２７】
次に、ウェル形成領域や、セルトランジスタ形成領域および周辺トランジスタ形成領域におけるチャネル領域の不純物プロファイルを調整するため、フォトレジストを用いてパターニングを行い所望の不純物をイオン注入法によりシリコン基板１０中に導入する。続いて、シリコン基板１０に注入した不純物を活性化するために、熱処理を行う。
【００２８】
次に、図８に示すように、トンネル酸化膜３２を形成するために、ウェットエッチング処理を行い、開口２８Ａ、２８Ｂにある犠牲酸化膜３０を除去する。このウェットエッチング処理により、周辺トランジスタ形成領域及びセルトランジスタ形成領域の活性領域におけるＳＴＩ端がさらにＢ１だけ後退する。つまり、開口２８Ａ、２８Ｂの幅が、都合Ｂ０＋Ｂ１だけ広くなる。
【００２９】
次に、トンネル酸化を行い、開口２８Ａ、２８Ｂにセルトランジスタのトンネル酸化膜３２を形成する。本実施形態では、このトンネル酸化膜３２は、８ｎｍ〜１０ｎｍの厚さで形成する。次に、セルトランジスタのフローティングゲートとなるリンをドープしたポリシリコンを堆積し、このポリシリコンにスリット３４を形成する。これにより、セルトランジスタのフローティングゲート３６を形成する。続いて、このフローティングゲート３６上に、ＯＮＯ絶縁膜３８を形成する。
【００３０】
次に、図９に示すように、光リソグラフィー法により、セルトランジスタ形成領域を覆う、フォトレジストマスク４０を形成する。続いて、このフォトレジストマスク４０を用いてパターニングを行い、周辺トランジスタ形成領域上からＯＮＯ絶縁膜３８とフローティングゲート３６を形成したポリシリコンを、ドライエッチング法により除去する。
【００３１】
次に、周辺トランジスタ形成領域上からトンネル酸化膜３２をウェットエッチング処理により除去する。このウェットエッチング処理により、周辺トランジスタ形成領域のＳＴＩ端がさらにＢ２後退する。つまり、開口２８Ｂの幅は、都合、Ｂ０＋Ｂ１＋Ｂ２だけ広がる。続いて、フォトレジストマスク４０の除去を行う。
【００３２】
次に、図１０に示すように、周辺トランジスタ形成領域における開口２８Ｂに、第１の周辺ゲート酸化膜４２を形成する。本実施形態では、この第１の周辺ゲート酸化膜４２は、１２ｎｍ〜１５ｎｍの膜厚で形成する。この時、セルトランジスタ形成予定領域では、ＯＮＯ絶縁膜３８によりフローティングゲート３６が保護されているので、酸化されることはない。
【００３３】
次に、周辺トランジスタ形成領域のうち、薄いゲート酸化膜を形成する領域（低耐圧系領域）に開口を有するフォトレジストマスク４４を形成する。つまり、セルトランジスタ形成領域と周辺トランジスタ形成領域のうちの高耐圧系領域とを覆う、フォトレジストマスク４４を形成する。このフォトレジストマスク４４のついた状態で、ウェットエッチング処理を行う。これにより、周辺トランジスタ形成領域のうち薄いゲート酸化膜を形成する領域における、第１の周辺ゲート酸化膜４２を除去する。つまり、低耐圧系領域にある開口２８Ｂから、第１の周辺ゲート酸化膜４２を除去する。これにより低耐圧系領域ではＳＴＩ端がさらにＢ３だけ後退する。つまり、低耐圧系領域の開口２８Ｂの幅は、都合、Ｂ０＋Ｂ１＋Ｂ２＋Ｂ３だけ広くなる。
【００３４】
次に、図１１に示すように、周辺トランジスタ形成領域のうち低耐圧系領域に、第２の周辺ゲート酸化膜４６を形成する。本実施形態では、この第２の周辺ゲート酸化膜４６は、４ｎｍ〜６ｎｍの膜厚で形成する。続いて、フォトレジストマスク４４を除去する。次に、セルトランジスタにおけるコントロールゲートとなり、周辺トランジスタのゲートとなるポリシリコン４８を堆積する。この時、高耐圧系領域の第１の周辺ゲート酸化膜４２は追加酸化されるため、さらに膜厚が厚くなる。
【００３５】
この後、図示は省略するが、ポリシリコン４８をパターニングすることにより、セルトランジスタのゲート電極のパターニングと、周辺トランジスタのゲート電極のパターニングを行う。続いて、セルトランジスタや周辺トランジスタの形成に必要な拡散層を形成するためのイオン注入を行い、さらに、サイドウォールを形成した後に高濃度の拡散層ならびにゲートポリシリコンへの不純物の導入を行う。この時、ＮＭＯＳ領域にはＡｓ（砒素）を、ＰＭＯＳ領域にはＢ（ボロン）を導入する。この後、通常のサリサイドプロセスを行い配線層を形成し、最後にパッシベーション層を形成することで不揮発性半導体記憶装置の製造プロセスが終了する。
【００３６】
以上のように、本実施形態に係る不揮発性半導体記憶装置の製造方法によれば、図４に示すように、マスク材として用いる窒化膜１４Ｂと窒化膜１４Ｃの幅が異なるようにしたので、ＳＴＩ端が活性領域から落ち込まないようにすることができる。すなわち、窒化膜１４Ｂの幅Ｗ１よりも、窒化膜１４Ｃの幅Ｗ２が小さくなるようにしたので、図６に示すように、埋め込み酸化膜に形成される開口２８Ｂの幅を、開口２８Ａの幅よりも狭くすることができる。このためフローティングゲート３６形成後に開口２８Ｂのトンネル酸化膜３２を除去するエッチング処理で、開口２８Ｂの幅が広がったとしても、図１１に示すように、ＳＴＩ端にゲートとなるポリシリコン４８が落ち込まないようにすることができる。したがって、従来のようにセルトランジスタや周辺トランジスタのサブスレショルド領域にキンク特性が現れないようにすることができる。
【００３７】
また、図１１に示すように、３種類の異なる膜厚の酸化膜であるトンネル酸化膜３２と第１の周辺ゲート酸化膜４２と第２の周辺ゲート酸化膜４６とを形成する場合には、ＳＴＩ端における埋め込み酸化膜２８後退量Ｂ０、Ｂ１、Ｂ２、Ｂ３と、Ｐｕｌｌ−Ｂａｃｋによる窒化膜１４の後退量との関係が、Ｂ０＋Ｂ１＜Ａ１、Ｂ０＋Ｂ１＋Ｂ２＋Ｂ３＜Ａ１＋Ａ２になれば、ＳＴＩ端が活性領域から落ち込まないようにすることができる。ここで、セルトランジスタ形成領域における埋め込み酸化膜２８の開口２８Ａの後退量はＢ０＋Ｂ１であり、周辺トランジスタ形成領域の高耐圧系領域における埋め込み酸化膜２８の開口２８Ｂの後退量はＢ０＋Ｂ１＋Ｂ２であり、周辺トランジスタ形成領域の低耐圧系領域における埋め込み酸化膜２８の開口２８Ｂの後退量はＢ０＋Ｂ１＋Ｂ２＋Ｂ３である。このようにすることにより、周辺トランジスタ形成領域における低耐圧系領域及び高耐圧系領域と、セルトランジスタ形成領域において、ゲートとなるポリシリコン４８がＳＴＩ端に落ち込まないようにすることができる。この関係を整理し、Ｐｕｌｌ−Ｂａｃｋによる窒化膜１４の必要な後退量を求めると、Ａ１＞Ｂ０＋Ｂ１、Ａ２＞Ｂ２＋Ｂ３とすればよいことが分かる。
【００３８】
しかも、図４に示すように、窒化膜１４ＢのＰｕｌｌ−Ｂａｃｋ量を最小限に抑えることができるので、セルトランジスタにおけるチャネル幅のばらつきを抑えることができる。すなわち、Ｐｕｌｌ−Ｂａｃｋ工程は、ウェット処理であるためエッチング量にばらつきを生じやすいが、本実施形態ではセルトランジスタ形成領域における窒化膜１４Ｂに対して１回のＰｕｌｌ−Ｂａｃｋ工程で足り、しかもエッチング量を最小限に抑えることができるため、セルトランジスタ形成領域のＳＴＩ幅のばらつきが少なくなり、これによりセルトランジスタのチャネル幅のばらつきを抑えることができる。
【００３９】
また、図８に示すように、トンネル酸化膜３２形成時におけるシリコン基板１０のがたつきを抑制することができる。すなわち、パッド酸化膜１２Ａを除去した後、犠牲酸化膜３０をウェットエッチングで除去する際に、犠牲酸化された部分が下がることで段差を生じる。この段差の生じる位置は、Ｐｕｌｌ−Ｂａｃｋ量が大きいほど活性領域内側に入ることになり、Ｐｕｌｌ−Ｂａｃｋ量が少なければ丸めた活性領域端部に近づくため、段差が生じにくい構造となる。このため、本実施形態のように、セルトランジスタ形成領域のＰｕｌｌ−Ｂａｃｋ量を、周辺トランジスタ形成領域のＰｕｌｌ−Ｂａｃｋ量より、少なくすることにより、基板表面のがたつきを防ぐことができる。特に、フラッシュメモリなどのセルトランジスタでは、トンネル酸化膜に対して高電界をかけて書き込み消去を行うため、基板表面に段差ができてしまうと、段差部分での電界集中などが起こり、セルトランジスタの特性に悪影響を与えてしまうが、本実施形態によればこれを回避することができる。
【００４０】
さらに、図４に示すように、周辺トランジスタ形成領域の窒化膜１４ＢをＰｕｌｌ−Ｂａｃｋする際に、セルトランジスタ形成領域を酸化膜２２Ａで覆うこととしたので、セルトランジスタのチャネル部である窒化膜１４Ｂ下側に、バーズビークが侵入するのを抑制することができ、セルトランジスタの特性のばらつきを低減することができる。
【００４１】
なお、本発明は上記実施形態に限定されずに種々に変形可能である。例えば、上記実施形態では、不揮発性半導体記憶装置を例にその製造方法を説明したが、ＳＴＩ構造を有する異なる膜厚の酸化膜を有する半導体装置であれば、同様に適用することができる。
【００４２】
また、上記実施形態では、３種類の異なる膜厚の酸化膜を開口２８Ａ、２８Ｂに形成することとしたが、２種類、４種類、５種類…等であっても同様に適用することができる。また、上記実施形態における異なる膜厚の酸化膜３２、４２、４６は、他の絶縁膜であってもよい。
【００４３】
【発明の効果】
以上説明したように、本発明によれば、埋め込み絶縁膜により形成されたトレンチアイソレーションの端部が落ち込むことがなくなり、セルトランジスタ及び周辺トランジスタのサブスレショルド領域にキンク特性が現れないようにすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図２】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図３】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図４】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図５】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図６】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図７】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図８】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図９】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１０】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１１】本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す工程断面図の一部。
【図１２】従来のトランジスタにおいてＳＴＩ端に落ち込みが生じた状態を示す断面図（図１２におけるＡ−Ａ線断面図）。
【図１３】従来のトランジスタにおいてＳＴＩ端に落ち込みが生じた状態を示す断面図（図１１における平面図）。
【図１４】キンク特性を有するトランジスタのＶｇ−Ｉｄ特性を示すグラフ。
【符号の説明】
１０  半導体基板
１２  パッド酸化膜
１４  窒化膜
１６  酸化膜
１８  フォトレジストマスク
２０  トレンチアイソレーション開口
２２  酸化膜
２４  フォトレジストマスク
２６  酸化膜
２８  酸化膜
３０  犠牲酸化膜
３２  トンネル酸化膜
３４  スリット
３６  フローティングゲート
３８  ＯＮＯ絶縁膜
４０  フォトレジストマスク
４２  第１の周辺ゲート酸化膜
４４  フォトレジストマスク
４６  第２の周辺ゲート酸化膜
４８  ポリシリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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