(57)【特許請求の範囲】
【請求項１】
（イ）部分空乏ＳＯＩ型又は完全空乏ＳＯＩ型の第１の空乏ＳＯＩ型半導体装置から構成された第１の回路、及び、
（ロ）部分空乏ＳＯＩ型の第２の空乏ＳＯＩ型半導体装置から構成され、時間遅延を生じさせる第２の回路、
から成る集積回路であって、
前記第１の回路は、データを送り出すデータ送出回路と、該データを受け取るデータ受取り回路とから構成された非同期回路から成り、
前記第２の回路は、前記データ送出回路及び前記データ受取り回路に接続されており、
前記第１の空乏ＳＯＩ型半導体装置は、
（Ａ）半導体層上に形成された絶縁層と、
（Ｂ）該絶縁層上に形成され、素子分離領域によって囲まれた半導体領域と、
（Ｃ）該半導体領域に形成された、ソース／ドレイン領域、及び、該ソース／ドレイン領域に挟まれたチャネル形成領域と、
（Ｄ）該チャネル形成領域の上方にゲート絶縁膜を介して形成されたゲート電極、
から成り、
前記第２の空乏ＳＯＩ型半導体装置は、
（ａ）前記絶縁層上に形成され、素子分離領域によって囲まれた半導体領域と、
（ｂ）該半導体領域に形成された、ソース／ドレイン領域、及び、該ソース／ドレイン領域に挟まれたチャネル形成領域と、
（ｃ）該チャネル形成領域の上方にゲート絶縁膜を介して形成されたゲート電極と、
（ｄ）該半導体領域に形成され、該チャネル形成領域から延在するボディ部と、
（ｅ）該ボディ部に接続されたコンタクトホール、
から成ることを特徴とする集積回路。
【請求項２】
前記ボディ部は、前記コンタクトホールを介して前記第２の空乏ＳＯＩ型半導体装置を構成する前記ソース／ドレイン領域の一方に電気的に接続されていることを特徴とする請求項１に記載の集積回路。
【請求項３】
（イ）部分空乏ＳＯＩ型又は完全空乏ＳＯＩ型の第１の空乏ＳＯＩ型半導体装置から構成された第１の回路、及び、
（ロ）完全空乏ＳＯＩ型の第２の空乏ＳＯＩ型半導体装置から構成され、時間遅延を生じさせる第２の回路、
から成る集積回路であって、
前記第１の回路は、データを送り出すデータ送出回路と、該データを受け取るデータ受取り回路とから構成された非同期回路から成り、
前記第２の回路は、前記データ送出回路及び前記データ受取り回路に接続されており、
前記第１の空乏ＳＯＩ型半導体装置は、
（Ａ）半導体層上に形成された絶縁層と、
（Ｂ）該絶縁層上に形成され、素子分離領域によって囲まれた半導体領域と、
（Ｃ）該半導体領域に形成された、ソース／ドレイン領域、及び、該ソース／ドレイン領域に挟まれたチャネル形成領域と、
（Ｄ）該チャネル形成領域の上方にゲート絶縁膜を介して形成されたゲート電極、
から成り、
前記第２の空乏ＳＯＩ型半導体装置は、
（ａ）前記絶縁層上に形成され、素子分離領域によって囲まれた半導体領域と、
（ｂ）該半導体領域に形成された、ソース／ドレイン領域、及び、該ソース／ドレイン領域に挟まれたチャネル形成領域と、
（ｃ）該チャネル形成領域の上方にゲート絶縁膜を介して形成されたゲート電極と、
（ｄ）該半導体領域に形成され、該チャネル形成領域から延在するボディ部と、
（ｅ）該ボディ部に接続されたコンタクトホールと、
（ｆ）少なくとも該チャネル形成領域の下方の半導体層の領域から該素子分離領域の下方の半導体層の一部分にかけて形成された導電性領域と、
（ｇ）該素子分離領域の下方に位置する該導電性領域の部分に接続された第２のコンタクトホール、
から成ることを特徴とする集積回路。
【請求項４】
前記ボディ部は、前記コンタクトホールを介して前記第２の空乏ＳＯＩ型半導体装置を構成する前記ソース／ドレイン領域の一方に電気的に接続されていることを特徴とする請求項３に記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、空乏ＳＯＩ型半導体装置から構成された集積回路に関する。
【０００２】
【従来の技術】
ＭＯＳ型半導体装置から構成された集積回路の高集積化、高性能化に伴い、ＳＯＩ（Semiconductor On Insulator）構造を有するＳＯＩ型半導体装置が着目されている。ＳＯＩ型半導体装置においては、絶縁層によって完全なる素子分離が達成されるので、ソフトエラーやラッチアップの発生が抑制され、集積度の高い集積回路においても高い信頼性が得られる。また、ソース／ドレイン領域の接合容量を低減することができるので、スイッチングに伴う充放電が少なくなり、高速化、低消費電力化に対して有利である。
【０００３】
ＳＯＩ型半導体装置の模式的な一部断面図を図３の（Ａ）及び（Ｂ）に示し、模式的な配置図を図４に示す。尚、図３の（Ａ）及び（Ｂ）に示す模式的な一部断面図は、図４における線Ａ−Ａ及び線Ｂ−Ｂに沿った図である。このＳＯＩ型半導体装置は、
（Ａ）半導体層１１１上に形成された絶縁層１１４と、
（Ｂ）絶縁層１１４上に形成され、素子分離領域１１５によって囲まれた半導体領域１１６と、
（Ｃ）半導体領域１１６に形成された、ソース／ドレイン領域１２３、及び、ソース／ドレイン領域１２３に挟まれたチャネル形成領域１２４と、
（Ｄ）チャネル形成領域１２４の上方にゲート絶縁膜１２０を介して形成されたゲート電極１２１、
から構成されている。尚、参照番号１１７は層間絶縁層であり、参照番号１２２は、ゲート電極１２１の側面に形成された絶縁材料から成るゲートサイドウオールであり、参照番号１２９Ａ，１２９Ｂ，１２９Ｃは配線である。半導体装置の配置図においては、ワード線やビット線、ソース線の図示を省略しており、ゲート電極、ソース／ドレイン領域及びボディ部を明確にするために、斜線を付した。以下においても同様である。尚、半導体領域１１６は点線で囲まれている領域であり、点線の外側の領域は素子分離領域１１５である。
【０００４】
ところで、ＳＯＩ型半導体装置には、大きく分けて２つの動作モードがある。一方の動作モードは、ＳＯＩ型半導体装置の動作時、ゲート電極１２１の直下のチャネル形成領域１２４に誘起される空乏層が、絶縁層１１４と半導体領域１１６との界面まで到達する完全空乏型であり、他方の動作モードは、空乏層が絶縁層１１４と半導体領域１１６との界面まで到達しない部分空乏型である。尚、通常、半導体領域１１６の厚さが比較的厚い場合には（例えば１００ｎｍ以上）、部分空乏型となり、半導体領域１１６の厚さが比較的薄い場合には（例えば１００ｎｍ未満）、完全空乏型となる。
【０００５】
部分空乏ＳＯＩ型半導体装置は、構造面から大きくは２つに分類することができる。即ち、一方の範疇に属する部分空乏ＳＯＩ型半導体装置は、図３及び図４に示した構造を有し、ボディ・フロート（Body Float）型の部分空乏ＳＯＩ型半導体装置と呼ばれている。一方、他方の範疇に属する部分空乏ＳＯＩ型半導体装置の模式的な一部断面図を図６の（Ａ）及び（Ｂ）に示し、模式的な配置図を図７に示す。尚、図６の（Ａ）及び（Ｂ）に示す模式的な一部断面図は、図７における線Ａ−Ａ及び線Ｂ−Ｂに沿った図である。この部分空乏ＳＯＩ型半導体装置は、ボディ・タイド（Body Tied）型の部分空乏ＳＯＩ型半導体装置と呼ばれており、図３及び図４に示した構造に加えてボディ部及びコンタクトホールを有している。即ち、ボディ・タイド型の部分空乏ＳＯＩ型半導体装置は、
（ａ）半導体層１１１上に形成された絶縁層１１４と、
（ｂ）絶縁層１１４上に形成され、素子分離領域２１５によって囲まれた半導体領域２１６と、
（ｃ）半導体領域２１６に形成された、ソース／ドレイン領域２２３、及び、ソース／ドレイン領域２２３に挟まれたチャネル形成領域２２４と、
（ｄ）チャネル形成領域２２４の上方にゲート絶縁膜２２０を介して形成されたゲート電極２２１と、
（ｅ）半導体領域２１６に形成され、チャネル形成領域２２４から延在するボディ部２２６と、
（ｆ）ボディ部２２６に接続されたコンタクトホール２２８、
から構成されている。尚、参照番号２２２は、ゲート電極２２１の側面に形成された絶縁材料から成るゲートサイドウオールであり、参照番号２２９Ａ，２２９Ｂ，２２９Ｃ，２２９Ｄは配線である。図７において、半導体領域２１６は点線で囲まれている領域であり、点線の外側の領域は素子分離領域２１５である。参照番号２２７は、コンタクトホール２２８の底部のボディ部２２６の部分に形成された高濃度不純物領域である。ボディ部２２６は、コンタクトホール２２８を介して、例えばソース／ドレイン領域２２３の一方に接続されている。
【０００６】
ボディ部から端子を取り出さないボディ・フロート型の部分空乏ＳＯＩ型半導体装置は、従来のバルク型のＭＯＳ半導体装置に対して、プロセスの互換性がある。即ち、基本的には、従来のバルク型のＭＯＳ半導体装置と、半導体装置それ自体は同様のプロセスで作製が可能である。また、レイアウトの互換性もある。即ち、原則として、従来のバルク型のＭＯＳ半導体装置の設計レイアウトを変更することなく作製が可能である。更には、基板浮遊効果によりオン電流の増加が達成できる。それ故、ボディ・フロート型の部分空乏ＳＯＩ型半導体装置は、有望な半導体装置の１つとして着目されている。
【０００７】
この基板浮遊効果は、主に、▲１▼絶縁層１１４と半導体領域１１６との界面近傍における半導体領域の部分１１６Ａ（ボディ部と呼ばれる場合もある）に蓄積されるホットキャリア電荷、▲２▼半導体領域の部分１１６Ａと各種電極との間の容量結合、▲３▼ソース領域１２３と半導体領域の部分１１６Ａとの間、及び、ドレイン領域１２３と半導体領域の部分１１６Ａとの間の２つのダイオードカップリングに基づいており、例えば、ｎチャネル型のボディ・フロート型の部分空乏ＳＯＩ型半導体装置においては、半導体領域の部分１１６Ａの電位が引き上げられる。即ち、ボディ・フロート型の部分空乏ＳＯＩ型半導体装置がオン状態になると、図５に模式的な一部断面図を示すように、チャネル形成領域１２４に誘起されたチャネル１２５と絶縁層１１４との間の半導体領域の部分１１６Ａに電荷蓄積部１４０が形成される。その結果、ボディ・フロート型の部分空乏ＳＯＩ型半導体装置の閾値電圧Ｖthの絶対値が低下し、半導体装置の駆動能力が向上する。
【０００８】
尚、完全空乏ＳＯＩ型半導体装置は、図３及び図４に示したと同様の構造を有するが、空乏電荷量が部分空乏ＳＯＩ型半導体装置よりも大幅に減少し、従って、ドレイン電流に寄与する可動電荷が増える。その結果、急峻なサブスレッショールド特性（Ｓ値）が得られるといった利点を有する。しかしながら、完全空乏ＳＯＩ型半導体装置においては、半導体装置がオン状態になっても電荷蓄積部が形成されない。
【０００９】
【発明が解決しようとする課題】
ところで、基板浮遊効果を生じさせる一因であるホットキャリア電荷の蓄積状態に起因して、部分空乏ＳＯＩ型半導体装置の性能が変化する。例えば、半導体装置のオン状態が維持した時間やスイッチングの回数の関数でドレイン電流は変化するため、ボディ・フロート型の部分空乏ＳＯＩ型半導体装置の特性は、過去のオン／オフ履歴に依存することになる。即ち、ヒステリシス現象が発生する。そして、この結果として生じるボディ・フロート型の部分空乏ＳＯＩ型半導体装置の特性バラツキが、ボディ・フロート型の部分空乏ＳＯＩ型半導体装置の回路応用を困難なものとしている。
【００１０】
集積回路の一形態に非同期回路がある。システムの状態遷移が外部からの単一のグローバルなクロックに従って行われる同期回路と異なり、非同期回路においては、システムの状態遷移が内部又は外部からのローカルなイベントによって行われる。非同期回路は、同期回路と比較して、クロック配線における配線遅延やチップ上での配線遅延、バッファによる遅延を考慮する必要がないので、高速化を達成し易い。また、集積回路の高速化によりクロック配線の消費電力が増加することもないので、低消費電力化を達成し易い。更には、広い範囲での電源電圧、動作温度での動作を保証することができ、高い信頼性を有する。
【００１１】
このような優れた性能を有する非同期回路の遅延回路部にボディ・フロート型の部分空乏ＳＯＩ型半導体装置を適用した場合、そのヒステリシス現象による動作変動（遅延時間の変動）を考慮して、最悪のケースに合わせて遅延回路部を設計しなければならない。然るに、このような設計を行うと、遅延回路部が冗長設計になり易く、回路全体としての動作が遅くなるように設計せざるを得ない。これらの問題を回避しつつ、従来のバルク型のＭＯＳ半導体装置用の設計レイアウト（設計資産）をＳＯＩ型半導体装置に転用しようとした場合、大幅な設計変更が必要とされるといった問題が生じる。
【００１２】
従って、本発明の目的は、基本的に空乏ＳＯＩ型半導体装置から構成され、従来のバルク型のＭＯＳ半導体装置用の設計レイアウト（設計資産）を左程変更することなく転用することができ、回路全体としての動作が遅くなることがなく、安定動作を保証し得る遅延回路を含む集積回路を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するための本発明の集積回路は、（イ）第１の空乏ＳＯＩ型半導体装置から構成された第１の回路、及び、（ロ）第２の空乏ＳＯＩ型半導体装置から構成され、時間遅延を生じさせる第２の回路から成る集積回路であって、第１の空乏ＳＯＩ型半導体装置はボディ・フロート型の空乏ＳＯＩ型半導体装置から構成され、第２の空乏ＳＯＩ型半導体装置はボディ・タイド型の空乏ＳＯＩ型半導体装置から構成されていることを特徴とする。
【００１４】
即ち、第１の空乏ＳＯＩ型半導体装置は、
（Ａ）半導体層上に形成された絶縁層と、
（Ｂ）該絶縁層上に形成され、素子分離領域によって囲まれた半導体領域と、
（Ｃ）該半導体領域に形成された、ソース／ドレイン領域、及び、該ソース／ドレイン領域に挟まれたチャネル形成領域と、
（Ｄ）該チャネル形成領域の上方にゲート絶縁膜を介して形成されたゲート電極、
から構成されている。
【００１５】
一方、第２の空乏ＳＯＩ型半導体装置は、
（ａ）前記絶縁層上に形成され、素子分離領域によって囲まれた半導体領域と、
（ｂ）該半導体領域に形成された、ソース／ドレイン領域、及び、該ソース／ドレイン領域に挟まれたチャネル形成領域と、
（ｃ）該チャネル形成領域の上方にゲート絶縁膜を介して形成されたゲート電極と、
（ｄ）該半導体領域に形成され、該チャネル形成領域から延在するボディ部と、
（ｅ）ボディ部に接続されたコンタクトホール、
から構成されている。
【００１６】
本発明の集積回路において、ボディ部は、コンタクトホールを介して所定の電位を有する電源回路に接続されていてもよいし、コンタクトホールを介して第２の空乏ＳＯＩ型半導体装置を構成するソース／ドレイン領域の一方（例えば、ソース領域）に電気的に接続されていてもよい。
【００１７】
本発明の集積回路において、第１の回路は、公知の各種非同期回路から構成することができる。非同期回路は、例えば、同期回路から構成されたチップと同期回路から構成されたチップとの間のインターフェイス、同期回路から構成されたブロックと同期回路から構成されたブロックとの間のインターフェイスとして用いられ、あるいは又、同期回路の一部に組み込まれている。非同期回路は、一般に、データを送り出すデータ送出回路と、このデータを受け取るデータ受取り回路から構成される。そして、データ送出回路からデータ受取り回路に向けて Request 信号が送られ、これによって、データ受取り回路はデータ送出回路からのデータの受け取りを開始する。データ受取り回路においてデータの受け取りが完了したならば、データ受取り回路からデータ送出回路に向けて Acknowledge 信号が送られ、これによって、データ送出回路においてはデータが取り除かれる。データ送出回路から送られた Request 信号をデータ受取り回路が受け取る前に、データ受取り回路がデータを受け取り得る状態になっていることが保証されなければならない。
【００１８】
非同期回路は、その動作を保証するために、遅延回路である第２の回路と組み合わされている。第２の回路は、例えば、多段に配列された複数のインバータから構成することができ、この場合、インバータのそれぞれを第２の空乏ＳＯＩ型半導体装置から構成すればよい。第２の回路は、例えば、データ送出回路とデータ受取り回路の間に設けられ、データ送出回路からデータ受取り回路に向けて送られる Request 信号に時間遅延を生じさせる。これによって、データ受取り回路へ Request 信号が到着した瞬間に、データ送出回路から送られたデータが、既に、全てデータ受取り回路に達していることを保証することができる。
【００１９】
本発明の集積回路においては、第１の空乏ＳＯＩ型半導体装置及び第２の空乏ＳＯＩ型半導体装置を、部分空乏ＳＯＩ型半導体装置から構成してもよいし、完全空乏ＳＯＩ型半導体装置から構成してもよい。
【００２０】
本発明の集積回路において、第１の空乏ＳＯＩ型半導体装置は、絶縁層上の半導体領域に形成される点を除き、実質的にバルク型の従来のＭＯＳ半導体装置と同様の構造を有する。従って、バルク型の従来のＭＯＳ半導体装置用の設計レイアウト（設計資産）を変更することなく転用することが可能となる。しかも、第１の回路の高速化、低消費電力化を図ることができる。尚、第１の回路を、第２の空乏ＳＯＩ型半導体装置と同じ構成としたのでは、バルク型の従来のＭＯＳ半導体装置用の設計レイアウト（設計資産）を大幅に変更する必要が生じるし、第１の回路の占める面積が増大してしまう。
【００２１】
また、第２の空乏ＳＯＩ型半導体装置を上記の構成を有する部分空乏ＳＯＩ型半導体装置から構成すれば、絶縁層上に半導体領域に形成される点、ボディ部及びこのボディ部に接続されたコンタクトホールを形成する点を除き、実質的にバルク型の従来のＭＯＳ半導体装置と同様の構造を有する。従って、バルク型の従来のＭＯＳ半導体装置用の設計レイアウト（設計資産）を左程変更することなく転用することが可能となる。しかも、コンタクトホールを介してボディ部に所定の電位を加えることによって（例えばボディ部をソース部に接続することによって）、第２の空乏ＳＯＩ型半導体装置における電荷蓄積部の電位を安定させることができ、ヒステリシス特性が大幅に改善され（即ち、ヒステリシス現象が無くなり）、時間遅延を生じさせる第２の回路の動作変動（遅延時間の変動）を無くすることができる。また、基板浮遊効果が少ない分、第２の空乏ＳＯＩ型半導体装置の動作速度は、第１の空乏ＳＯＩ型半導体装置の動作速度以下に保たれ、時間遅延を生じさせる第２の回路の動作が安定する。
【００２２】
第１の空乏ＳＯＩ型半導体装置及び第２の空乏ＳＯＩ型半導体装置を完全空乏ＳＯＩ型半導体装置から構成する場合、半導体装置がオン状態になっても電荷蓄積部が形成されない。従って、第１の空乏ＳＯＩ型半導体装置は、上記の構成のままでよいが、第２の空乏ＳＯＩ型半導体装置は、更に、
（ｆ）少なくともチャネル形成領域の下方の半導体層の領域から素子分離領域の下方の半導体層の一部分にかけて形成された導電性領域と、
（ｇ）素子分離領域の下方に位置する導電性領域の部分に接続された第２のコンタクトホール、
を備えていることが好ましい。
【００２３】
尚、このような完全空乏ＳＯＩ型半導体装置においては、導電性領域は、他の完全空乏ＳＯＩ型半導体装置における導電性領域と電気的に分離されている必要がある。また、導電性領域は、ソース／ドレイン領域の有する導電型と逆の導電型を有することが好ましく、この場合、導電性領域はウエル構造を有することが望ましい。
【００２４】
第２の空乏ＳＯＩ型半導体装置を上述の完全空乏ＳＯＩ型半導体装置から構成した場合、かかる完全空乏ＳＯＩ型半導体装置の動作時、ゲート電極の直下のチャネル形成領域に誘起される空乏層が、絶縁層と半導体領域との界面まで到達せず、チャネル形成領域に誘起されたチャネルと絶縁層との間には電荷蓄積部が形成される。従って、従来の完全空乏ＳＯＩ型半導体装置の定義とは若干異なり、寧ろ、部分空乏ＳＯＩ型半導体装置の定義に近い。しかしながら、第２の空乏ＳＯＩ型半導体装置の動作時、もしも、導電性領域及びボディ部に何ら電位を加えなければ、従来の完全空乏ＳＯＩ型半導体装置として動作する。従って、第２の空乏ＳＯＩ型半導体装置を構成する完全空乏ＳＯＩ型半導体装置は、その動作モードが従来の完全空乏ＳＯＩ型半導体装置と若干異なるものの、実質的には完全空乏ＳＯＩ型半導体装置である。
【００２５】
第２の空乏ＳＯＩ型半導体装置をこのような構成の完全空乏ＳＯＩ型半導体装置とした場合、第２の空乏ＳＯＩ型半導体装置の動作時、第２のコンタクトホールを介して導電性領域に第２の所定の電位を加えることで、チャネル形成領域に誘起されたチャネルと絶縁層との間の半導体領域の部分からボディ部にかけて電荷蓄積部が形成され、コンタクトホールを介してボディ部に所定の電位を加えることによって（例えばボディ部をソース部に電気的に接続することによって）、第２の空乏ＳＯＩ型半導体装置における電荷蓄積部の電位を安定させることができ、ヒステリシス特性が大幅に改善され、時間遅延を生じさせる第２の回路の動作変動（遅延時間の変動）を無くすることができる。
【００２６】
第１の空乏ＳＯＩ型半導体装置は、例えば、
▲１▼半導体層と、該半導体層上に形成された絶縁層と、該絶縁層上に形成された第２の半導体層から構成された基板を準備し、
▲２▼素子分離領域によって囲まれた第２の半導体層から成る半導体領域を、該絶縁層上に形成する工程と、
▲３▼半導体領域のチャネル形成領域形成予定領域の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
▲４▼半導体領域に、例えばイオン注入法にて、第１導電型を有するソース／ドレイン領域を形成する工程と、
▲５▼全面に層間絶縁層を形成した後、ゲート電極及びソース／ドレイン領域の上方の層間絶縁層に開口部を形成し、かかる開口部内を配線材料で埋め込み、層間絶縁層上に配線を設ける工程、
から成る製造方法に基づいて製造することができる。尚、工程▲５▼において、各領域における開口部の形成、開口部内への配線材料の埋め込みや層間絶縁層上への配線の形成の順序は、空乏ＳＯＩ型半導体装置の構造に依存して、適宜決定すればよい。この製造方法に基づき、半導体領域の厚さに依存して、部分空乏ＳＯＩ型半導体装置あるいは完全空乏ＳＯＩ型半導体装置を製造することができる。
【００２７】
第２の空乏ＳＯＩ型半導体装置を部分空乏ＳＯＩ型半導体装置から構成する場合、かかる第２の空乏ＳＯＩ型半導体装置は、例えば、上記の工程▲１▼〜▲４▼に引き続き、
▲５▼例えばイオン注入法にて、チャネル形成領域から延在するボディ部の一部に第２導電型を有する高濃度不純物領域を形成する工程と、
▲６▼全面に層間絶縁層を形成した後、ゲート電極、ソース／ドレイン領域、及び高濃度不純物領域の上方の層間絶縁層に開口部を形成し、かかる開口部内を配線材料で埋め込み、層間絶縁層上に配線を設ける工程、
から成る製造方法に基づいて製造することができる。尚、工程▲４▼、工程▲５▼の順序は逆にしてもよい。工程▲６▼において、各領域における開口部の形成、開口部内への配線材料の埋め込みや層間絶縁層上への配線の形成の順序は、部分空乏ＳＯＩ型半導体装置の構造に依存して、適宜決定すればよい。
【００２８】
第２の空乏ＳＯＩ型半導体装置を完全空乏ＳＯＩ型半導体装置から構成する場合、かかる第２の空乏ＳＯＩ型半導体装置は、例えば、上記の工程▲１▼〜▲２▼に引き続き、
▲３▼少なくともチャネル形成領域形成予定領域の下方の半導体層の領域から素子分離領域の下方の半導体層の一部分にかけて、第２導電型を有する導電性領域を形成する工程と、
▲４▼素子分離領域に導電性領域に達する開口部を形成する工程と、
▲５▼半導体領域のチャネル形成領域形成予定領域の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
▲６▼半導体領域に、例えばイオン注入法にて、第１導電型を有するソース／ドレイン領域を形成する工程と、
▲７▼例えばイオン注入法にて、チャネル形成領域から延在するボディ部の一部に第２導電型を有する高濃度不純物領域を形成し、併せて、開口部の底部に露出した導電性領域に第２導電型を有する第２の高濃度不純物領域を形成する工程と、▲８▼全面に層間絶縁層を形成した後、ゲート電極、ソース／ドレイン領域、高濃度不純物領域、及び第２の高濃度不純物領域の上方の層間絶縁層に開口部を形成し、かかる開口部内を配線材料で埋め込み、層間絶縁層上に配線を設ける工程、から成る製造方法に基づいて製造することができる。尚、工程▲２▼と工程▲３▼の順序は逆にしてもよい。また、工程▲４▼、工程▲５▼、工程▲６▼、工程▲７▼の順序は、下記のように変更してもよい。工程▲８▼において、各領域における開口部の形成、開口部内への配線材料の埋め込みや層間絶縁層上への配線の形成の順序は、完全空乏ＳＯＩ型半導体装置の構造に依存して、適宜決定すればよい。
（ｉ）    ▲４▼→▲５▼→▲７▼→▲６▼
（ｉｉ）  ▲４▼→▲７▼→▲５▼→▲６▼
（ｉｉｉ）▲５▼→▲４▼→▲６▼→▲７▼
（ｉｖ）  ▲５▼→▲４▼→▲７▼→▲６▼
（ｖ）    ▲５▼→▲６▼→▲４▼→▲７▼
【００２９】
工程▲１▼において基板を準備する方法は、所謂ＳＯＩ法である。即ち、具体的には、以下の方法を挙げることができる。
（Ｘ−１）半導体基板と支持基板とを絶縁層を介して張り合わせた後、半導体基板を裏面から研削、研磨することによって、支持基板から成る半導体層と、絶縁層と、半導体基板から成る第２の半導体層を得る、基板張り合わせ法
（Ｘ−２）半導体基板の内部に酸素イオンをイオン注入することによって、半導体基板の内部に絶縁層を形成し、絶縁層の下に半導体基板の一部から成る半導体層を、また、絶縁層の上に半導体基板の一部から成る第２の半導体層を、それぞれ得るＳＩＭＯＸ（Silicon IMplanted OXidation）法
（Ｘ−３）半導体基板上に形成された絶縁層上に気相又は固相で単結晶半導体層を形成することによって、半導体基板から成る半導体層と、絶縁層と、単結晶半導体層から成る第２の半導体層を得る方法
（Ｘ−４）陽極酸化によって半導体基板の表面を部分的に多孔質化して絶縁層を形成することによって、絶縁層の下に半導体基板の一部から成る半導体層を、また、絶縁層の上に半導体基板の一部から成る第２の半導体層を、それぞれ得る方法
【００３０】
素子分離領域の形成方法として、以下の方法を挙げることができる。
（Ｙ−１）第２の半導体層上にパッド酸化膜及びシリコン窒化膜を形成し、シリコン窒化膜及びパッド酸化膜をパターニングすることによって、素子分離領域形成用のマスクを形成し、かかる素子分離領域形成用のマスクを用いて第２の半導体層を熱酸化することで素子分離領域を形成する、所謂ＬＯＣＯＳ法
（Ｙ−２）第２の半導体層をパターニングすることによってトレンチを第２の半導体層に形成した後、トレンチ内を絶縁材料で埋め込む、所謂ＳＴＩ（Shallow Trench Isolation）法
（Ｙ−３）上記の（Ｘ−１）に基づき基板を準備する場合、予め、半導体基板にトレンチを形成し、かかるトレンチ内を絶縁層で埋め込み、次いで、全面に層間膜（例えば、ＳｉＯ2膜、ＳｉＯ2膜とポリシリコン膜の積層構造を有する膜）を形成した後、かかる半導体基板と支持基板とをこの層間膜を介して張り合わせ、半導体基板を裏面から研削、研磨することによって、支持基板から成る半導体層と、絶縁層と、半導体基板から成る第２の半導体層を得る、基板張り合わせ法とＳＴＩ法とを組み合わせた方法
（Ｙ−４）絶縁層上の第２の半導体層を除去することによって絶縁層を露出させることで、素子分離領域を形成するメサ（Mesa）型素子分離領域形成法
【００３１】
尚、上記の（Ｙ−１）、（Ｙ−２）及び（Ｙ−３）に基づき素子分離領域を形成する場合であって、しかも、第２の空乏ＳＯＩ型半導体装置を完全空乏ＳＯＩ型半導体装置から構成する場合、素子分離領域及び絶縁層を貫通する開口部を形成することによって、導電性領域に達する開口部を素子分離領域に形成することができる。また、上記の（Ｙ−４）に基づき素子分離領域を形成する場合には、絶縁層を貫通する開口部を形成することによって、導電性領域に達する開口部を素子分離領域に形成することができる。
【００３２】
ソース／ドレイン領域を形成する工程は、半導体領域に相対的に低濃度の不純物領域をイオン注入法に基づき形成してＬＤＤ構造を形成した後、ゲート電極の側面に絶縁材料から成るゲートサイドウオールを設け、次いで、半導体領域に相対的に高濃度の不純物領域をイオン注入法に基づき形成する工程から構成することが望ましい。
【００３３】
また、全面に層間絶縁層を形成する前に、全面に高融点金属材料層を形成し、熱処理を行うことによって、かかる高融点金属材料層を構成する原子と半導体領域（場合によっては、更に半導体層）を構成する原子とを反応させて半導体領域（場合によっては、更に半導体層）にシリサイド層を形成し、未反応の高融点金属材料層を除去する工程を実行してもよい。これによって、コンタクト抵抗及びソース／ドレイン領域の抵抗の低減を図ることができる。
【００３４】
本発明において、半導体層や半導体領域を、シリコンあるいはシリコン−ゲルマニウムの混晶系から構成することができる。
【００３５】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００３６】
（実施の形態１）
実施の形態１においては、第１の空乏ＳＯＩ型半導体装置及び第２の空乏ＳＯＩ型半導体装置を、部分空乏ＳＯＩ型半導体装置から構成する。また、実施の形態１においては、第１の回路を非同期回路、具体的には、サザーランド・マイクロパイプライン（Sutherland's Micropipeline）とし、第２の回路を、多段に配列されたインバータから構成された遅延回路１４とする。等価回路図を図１に示す第１の回路は、レジスタ１１、レジスタ１２及びロジック部１３から構成されており、２つのレジスタ１１，１２の間にロジック部１３が挟まれた形で配置されたパイプラインである。そして、各レジスタ１１，１２には同期クロックが供給されず、データのキャプチャ等のイベント検出に基づき、データが転送されていく。
【００３７】
図２に、図１に示した第１の回路のタイミング・チャートの主要部を示す。図１のレジスタ１１及びレジスタ１２の動作に着目して、第１の回路の動作の概要を、以下、説明する。
【００３８】
初期状態においては、Request 信号、Acknowledge 信号等の全ては「０」の状態にある。レジスタ１１よりも前段からの Request 信号によって、Capture 信号が「０」から「１」の状態に変化する。これに従って、前段からのデータがレジスタ１１に取り込まれる。レジスタ１１でのデータの取り込み完了後、レジスタ１１は Capture Done 信号として「１」を出力する。この Capture Done 信号は、前段への Acknowledge 信号となると同時に、遅延回路１４を経てレジスタ１２への Request 信号となる。これによって、一定の時間遅延が生じた後、ロジック部１３での演算を経たデータがレジスタ１２に取り込まれる。
【００３９】
レジスタ１２でのデータの取り込みが完了した後、レジスタ１２の Capture Done 信号が「０」から「１」の状態に変化する。このレジスタ１２からの Capture Done 信号は、レジスタ１１において Acknowledge 信号として取り込まれる。その後、レジスタ１１においては、データが取り除かれるが、このとき、レジスタ１１において、Pass Done 信号を「１」とすることによって、この間のデータ取り込みを禁止する。最後に、レジスタ１１においては Pass Done 信号を「０」に戻し、前段からの Request 信号等をきっかけとして、次のイベントへと移行する。
【００４０】
図２のタイミング・チャートからも明らかなように、このような回路構成においては、レジスタ１１からレジスタ１２に Request 信号が到着する前に、ロジック部１３の出力であるデータがレジスタ１２に到着していなければならない。それ故、レジスタ１１からの Request 信号のレジスタ１２への到着に十分な遅延時間を与えるために、図１に示すように、第２の回路である遅延回路１４が設けられている。尚、ロジック部１３ので遅延時間あるいは処理時間よりも、第２の回路である遅延回路１４における遅延時間が常に長いことが要求される。
【００４１】
実施の形態１においては、レジスタ１１、レジスタ１２及びロジック部１３から構成された第１の回路は、第１の空乏ＳＯＩ型半導体装置、より具体的には、ボディ・フロート型の部分空乏ＳＯＩ型半導体装置から構成されている。
【００４２】
具体的には、ボディ・フロート型の部分空乏ＳＯＩ型半導体装置から構成された第１の空乏ＳＯＩ型半導体装置は、図３及び図４に示したように、
（Ａ）半導体層（例えば、シリコン半導体基板）１１１上に形成された絶縁層（例えば、ＳｉＯ2から成る）１１４と、
（Ｂ）絶縁層１１４上に形成され、素子分離領域１１５によって囲まれた半導体領域１１６と、
（Ｃ）半導体領域１１６に形成された、ソース／ドレイン領域１２３、及び、ソース／ドレイン領域１２３に挟まれたチャネル形成領域１２４と、
（Ｄ）チャネル形成領域１２４の上方にゲート絶縁膜１２０を介して形成されたゲート電極１２１、
から構成されている。尚、各ソース／ドレイン領域に設けられたコンタクトホールの数は１以上であればよい。
【００４３】
第１の回路をボディ・フロート型の部分空乏ＳＯＩ型半導体装置から構成することによって、第１の回路の動作の高速化を図ることができる。あるいは又、動作速度を従来と同様の速度にするならば、電源電圧を低く設計することが可能となり、その結果、低消費電力化を図ることが可能となる。
【００４４】
ところで、先に説明したように、第２の回路をボディ・フロート型の部分空乏ＳＯＩ型半導体装置から構成したのでは、そのヒステリシス現象による動作変動（遅延時間の変動）を考慮して、最悪のケースに合わせて第２の回路部を設計しなければならない。このような問題を回避するために、本発明の集積回路においては、第２の空乏ＳＯＩ型半導体装置を、図６及び図７に示したボディ・タイド型の部分空乏ＳＯＩ型半導体装置から構成する。
【００４５】
具体的には、第２の空乏ＳＯＩ型半導体装置は、
（ａ）前記絶縁層１１４上に形成され、素子分離領域２１５によって囲まれた半導体領域２１６と、
（ｂ）該半導体領域２１６に形成された、ソース／ドレイン領域２２３、及び、該ソース／ドレイン領域２２３に挟まれたチャネル形成領域２２４と、
（ｃ）該チャネル形成領域２２４の上方にゲート絶縁膜２２０を介して形成されたゲート電極２２１と、
（ｄ）該半導体領域２１６に形成され、該チャネル形成領域２２４から延在するボディ部２２６と、
（ｅ）ボディ部２２６に接続されたコンタクトホール２２８、
から構成されている。ここで、参照番号２２７は、コンタクトホール２２８の底部のボディ部２２６の部分に形成された高濃度不純物領域（ソース／ドレイン領域２２３とは逆の導電型を有する）である。ボディ部２２６は、コンタクトホール２２８を介して、例えばソース／ドレイン領域２２３の一方（例えばソース領域）に接続されている。
【００４６】
実施の形態１においては、第２の空乏ＳＯＩ型半導体装置を上記の構成を有する部分空乏ＳＯＩ型半導体装置から構成しているので、半導体領域２１６に形成される点、ボディ部２２６及びこのボディ部２２６に接続されたコンタクトホール２２８を形成する点を除き、実質的にバルク型の従来のＭＯＳ半導体装置と同様の構造を有する。従って、バルク型の従来のＭＯＳ半導体装置用の設計レイアウト（設計資産）を左程変更することなく転用することが可能となる。しかも、第２の空乏ＳＯＩ型半導体装置がオン状態になると、図５に模式的な一部断面図を示したと同様に、チャネル形成領域２２４に誘起されたチャネルと絶縁層１１４との間の半導体領域の部分に電荷蓄積部が形成される。そして、コンタクトホール２２８を介してボディ部２２６を例えばソース／ドレイン領域２２３の一方（例えばソース領域）に電気的に接続することによって、第２の空乏ＳＯＩ型半導体装置における電荷蓄積部の電位を安定させることができ、ヒステリシス特性が大幅に改善され、時間遅延を生じさせる第２の回路（遅延回路１４）の動作変動（遅延時間の変動）を無くすることができる。また、基板浮遊効果が少ない分、第２の空乏ＳＯＩ型半導体装置の動作速度は、第１の空乏ＳＯＩ型半導体装置の動作速度以下に保たれ、時間遅延を生じさせる第２の回路（遅延回路１４）の動作が安定する。
【００４７】
以下、半導体層等の模式的な一部断面図である図８〜図１１を参照して、主に、第２の空乏ＳＯＩ型半導体装置（ｎチャネル型の部分空乏ＳＯＩ型半導体装置）を例にとり、その製造方法を説明するが、ｐチャネル型の第２の空乏ＳＯＩ型半導体装置も同様の方法で製造することができる。また、第１の空乏ＳＯＩ型半導体装置も実質的に同様の方法で製造することができる。尚、図８の（Ａ）、図８の（Ｂ）、図９の（Ａ）、図１０の（Ａ）及び図１１の（Ａ）は、図７の線Ａ−Ａに沿ったと同様の模式的な一部断面図であり、図９の（Ｂ）、図１０の（Ｂ）及び図１１の（Ｂ）は、図７の線Ｂ−Ｂに沿った模式的な一部断面図である。
【００４８】
［工程−１００］
先ず、半導体層１１１と、この半導体層１１１上に形成された絶縁層１１４と、絶縁層１１４上に形成された第２の半導体層１１６’から構成された基板を準備する（図８の（Ａ）参照）。具体的には、上述の（Ｘ−１）、（Ｘ−２）、（Ｘ−３）あるいは（Ｘ−４）のいずれかの方法にて、基板を準備（作製）すればよい。尚、第２の半導体層１１６’の厚さ（言い換えれば、半導体領域２１６の厚さ）を例えば約１５０ｎｍとする。
【００４９】
［工程−１１０］
次に、素子分離領域２１５によって囲まれた第２の半導体層１１６’から成る半導体領域２１６を絶縁層１１４上に形成する（図８の（Ｂ）参照）。素子分離領域２１５の形成方法は、上述の（Ｙ−１）、（Ｙ−２）、（Ｙ−３）あるいは（Ｙ−４）のいずれかの方法とすればよい。尚、半導体領域２１６に、後の工程において、チャネル形成領域２２４、ソース／ドレイン領域２２３及びボディ部２２６が形成される。尚、例えば、半導体領域２１６に閾値調整用のイオン注入等を行い、半導体領域２１６の導電型をｐ型としておく。
【００５０】
［工程−１２０］
次に、半導体領域２１６のチャネル形成領域形成予定領域の上に、ゲート絶縁膜２２０を介してゲート電極２２１を形成する（図９の（Ａ）及び（Ｂ）参照）。ゲート絶縁膜２２０は、例えば、半導体領域２１６の表面を熱酸化することによって形成することができる。また、ゲート電極２２１は、例えば、ＣＶＤ法によるポリシリコン層の堆積及びポリシリコン層のパターニングによって形成することができる。尚、ゲート電極２２１は、その他、ポリサイド構造やメタルゲート構造を有していてもよいし、ポリシリコン層とオフセット絶縁膜の積層構造を有していてもよい。その後、半導体領域２１６に相対的に低濃度の不純物領域をイオン注入法に基づき形成してＬＤＤ構造を形成した後、ゲート電極２２１の側面に絶縁材料から成るゲートサイドウオール２２２を設けることが望ましい。
【００５１】
［工程−１３０］
その後、イオン注入用マスクを設け、ｎチャネル型の第２の空乏ＳＯＩ型半導体装置を形成すべき半導体領域２１６に、例えばイオン注入法にて、導電型としてｎ型を有するソース／ドレイン領域２２３を形成する。同時に、ｐチャネル型の第２の空乏ＳＯＩ型半導体装置に関して、チャネル形成領域から延在するボディ部の一部に導電型としてｎ型を有する高濃度不純物領域を形成する。イオン注入用マスクを除去した後の構造を、図１０の（Ａ）及び（Ｂ）に示す。
【００５２】
同様にして、イオン注入用マスクを設け、ｐチャネル型の第２の空乏ＳＯＩ型半導体装置を形成すべき半導体領域に、例えばイオン注入法にて、導電型としてｐ型を有するソース／ドレイン領域を形成する。同時に、ｎチャネル型の第２の空乏ＳＯＩ型半導体装置に関して、チャネル形成領域２２４から延在するボディ部２２６の一部に導電型としてｐ型を有する高濃度不純物領域２２７を形成する。イオン注入用マスクを除去した後の構造を、図１１の（Ａ）及び（Ｂ）に示す。
【００５３】
［工程−１４０］
次いで、全面に層間絶縁層１１７を形成した後、ゲート電極、ソース／ドレイン領域、及び高濃度不純物領域の上方の層間絶縁層１１７に開口部を形成し、これらの開口部内を配線材料で埋め込み、層間絶縁層１１７上に配線１２９Ａ〜１２９Ｄを設ける。こうして、図６及び図７に示した第２の空乏ＳＯＩ型半導体装置を得ることができる。
【００５４】
尚、第１の空乏ＳＯＩ型半導体装置は、以上の工程において、同時に作製することができるので、詳細な説明は省略する。
【００５５】
（実施の形態２）
実施の形態２においては、第１の空乏ＳＯＩ型半導体装置及び第２の空乏ＳＯＩ型半導体装置を、完全空乏ＳＯＩ型半導体装置から構成する。この点を除き、実施の形態２の集積回路の構成は、実施の形態１と同様である。完全空乏ＳＯＩ型半導体装置から構成された第１の空乏ＳＯＩ型半導体装置の構造は、図３及び図４に示した構造と同一とすることができるので、詳細な説明は省略する。
【００５６】
完全空乏ＳＯＩ型半導体装置から構成された第２の空乏ＳＯＩ型半導体装置から成るインバータ（このインバータが多段に配列されて第２の回路が構成される）の模式的な一部断面図を図１２、図１３及び図１４に示し、模式的な配置図を図１５に示す。尚、図１２は、図１５における線Ａ−Ａに沿ったと同様の模式的な一部断面図であり、図１３は、図１５における線Ｂ−Ｂに沿った模式的な一部断面図であり、図１４は、図１５における線Ｂ−Ｂに沿ったと同様の模式的な一部断面図である。ここで、インバータは、ｎチャネル型の完全空乏ＳＯＩ型半導体装置（図では、完全空乏ＳＯＩ型ＮＭＯＳと表示する）２００Ａと、ｐチャネル型の完全空乏ＳＯＩ型半導体装置２００Ｂ（図では、完全空乏ＳＯＩ型ＰＭＯＳと表示する）から構成されている。尚、図１５は、ｎチャネル型の完全空乏ＳＯＩ型半導体装置２００Ａの模式的な配置図である。
【００５７】
ｎチャネル型の完全空乏ＳＯＩ型半導体装置２００Ａは、
（ａ）例えばＳｉＯ2から成る絶縁層１１４上に形成され、素子分離領域２１５によって囲まれた半導体領域２１６Ａと、
（ｂ）半導体領域２１６Ａに形成された、ｎ型不純物を含有するソース／ドレイン領域２２３Ａ、及び、ソース／ドレイン領域２２３Ａに挟まれたチャネル形成領域２２４Ａと、
（ｃ）チャネル形成領域２２４Ａの上方にゲート絶縁膜２２０を介して形成されたゲート電極２２１Ａ、
（ｄ）半導体領域２１６Ａに形成され、チャネル形成領域２２４Ａから延在するボディ部２２６Ａと、
（ｅ）ボディ部２２６Ａに接続されたコンタクトホール２２８Ａと、
（ｆ）少なくともチャネル形成領域２２４Ａの下方の半導体層の領域１１２（実施の形態２においては、チャネル形成領域２２４Ａ、ソース／ドレイン領域２２３Ａ及びボディ部２２６Ａの下方の半導体層１１１の領域１１２）から素子分離領域２１５の下方の半導体層の一部分１１３にかけて形成された導電性領域２３０Ａと、
（ｇ）素子分離領域２１５の下方に位置する導電性領域２３０Ａの部分に接続された第２のコンタクトホール２３２Ａ、
から構成されている。図１５において、半導体領域２１６Ａは点線で囲まれた領域であり、点線の外側の領域は素子分離領域２１５である。また、導電性領域２３０Ａは一点鎖線で囲まれた領域である。各ソース／ドレイン領域に設けられたコンタクトホールの数は１以上であればよい。
【００５８】
実施の形態２において、導電性領域２３０Ａは、ソース／ドレイン領域２２３Ａの有する導電型と逆の導電型を有し（即ち、ｐ型不純物を含有し）、具体的には、ｐ型ウエル構造を有する。第２のコンタクトホール２３２Ａと接する導電性領域２３０Ａの部分には、オーミック接合を得るために、ｐ型不純物を含有する第２の高濃度不純物領域２３１Ａが設けられている。また、ボディ部２２６Ａはコンタクトホール２２８Ａを介してソース領域に電気的に接続されている。更には、コンタクトホール２２８Ａと接するボディ部２２６Ａの部分には、オーミック接合を得るために、ｐ型不純物を含有する高濃度不純物領域２２７Ａが設けられている。
【００５９】
ｎチャネル型の完全空乏ＳＯＩ型半導体装置２００Ａの動作時、導電性領域２３０Ａには、第２のコンタクトホール２３２Ａを介して、所定の電位（Ｖ’SS）が加えられる一方、ソース／ドレイン領域１２３Ａの一方には電位（ＶSS＞Ｖ’SS）が加えられる。
【００６０】
一方、ｐチャネル型の完全空乏ＳＯＩ型半導体装置２００Ｂは、
（ａ）絶縁層１１４上に形成され、素子分離領域２１５によって囲まれた半導体領域２１６Ｂと、
（ｂ）半導体領域２１６Ｂに形成された、ｐ型不純物を含有するソース／ドレイン領域２２３Ｂ、及び、ソース／ドレイン領域２２３Ｂに挟まれたチャネル形成領域２２４Ｂと、
（ｃ）チャネル形成領域２２４Ｂの上方にゲート絶縁膜２２０を介して形成されたゲート電極２２１Ｂと、
（ｄ）半導体領域２１６Ｂに形成され、チャネル形成領域２２４Ｂから延在するボディ部２２６Ｂと、
（ｅ）ボディ部２２６Ｂに接続されたコンタクトホール２２８Ｂと、
（ｆ）少なくともチャネル形成領域２２４Ｂの下方の半導体層の領域１１２（実施の形態２においては、チャネル形成領域２２４Ｂ、ソース／ドレイン領域２２３Ｂ及びボディ部２２６Ｂの下方の半導体層１１１の領域１１２）から素子分離領域２１５の下方の半導体層の一部分１１３にかけて形成された導電性領域２３０Ｂと、
（ｇ）素子分離領域２１５の下方に位置する導電性領域２３０Ｂの部分に接続された第２のコンタクトホール２３２Ｂ、
から構成されている。
【００６１】
実施の形態２においては、導電性領域２３０Ｂは、ソース／ドレイン領域２２３Ｂの有する導電型と逆の導電型を有し（即ち、ｎ型不純物を含有し）、具体的には、ｎ型ウエル構造を有する。第２のコンタクトホール２３２Ｂと接する導電性領域２３０Ｂの部分には、オーミック接合を得るために、ｎ型不純物を含有する高濃度不純物領域２３１Ｂが設けられている。また、ボディ部２２６Ｂはコンタクトホール２２８Ｂを介して例えばソース領域に電気的に接続されている。更には、コンタクトホール２２８Ｂと接するボディ部２２６Ｂの部分には、オーミック接合を得るために、ｎ型不純物を含有する高濃度不純物領域２２７Ｂが設けられている。
【００６２】
ｐチャネル型の完全空乏ＳＯＩ型半導体装置２００Ｂの動作時、導電性領域２３０Ｂには、第２のコンタクトホール２３２Ｂを介して、所定の電位（Ｖ’DD）が加えられる一方、ソース／ドレイン領域２２３Ｂの一方には電位（ＶDD＜Ｖ’DD）が加えられる。
【００６３】
尚、参照番号２２９ａ〜２２９ｇは配線を示す。
【００６４】
ゲート電極２２１Ａ，２２１Ｂに、例えば正の電位Ｖin（＞０）を加え、ｐチャネル型の完全空乏ＳＯＩ型半導体装置２００Ｂの一方のソース／ドレイン領域２２３ＢにＶDDを印加し、ｎチャネル型の完全空乏ＳＯＩ型半導体装置２００Ａの一方のソース／ドレイン領域２２３ＡにＶSSを印加し、ｐチャネル型の完全空乏ＳＯＩ型半導体装置２００Ｂをオフ状態とし、ｎチャネル型の完全空乏ＳＯＩ型半導体装置２００Ａをオン状態（動作状態）とする。このとき、第２のコンタクトホール２３２Ａを介して導電性領域２３０Ａに所定の電位（Ｖ’SS＜ＶSS）を加えることによって、チャネル形成領域２２４Ａに誘起されたチャネル２２５Ａと絶縁層１１４との間の半導体領域２１６Ａの部分からボディ部２２６Ａにかけて電荷蓄積部２４０Ａが形成される（図１６参照）。具体的には、半導体領域２１６Ａ内のホールが導電性領域２３０Ａに向かって引き付けられる結果、電荷蓄積部２４０Ａが形成される。そして、ボディ部２２６Ａはコンタクトホール２２８Ａを介して例えばソース領域に接続されているので、第２の空乏ＳＯＩ型半導体装置における電荷蓄積部２４０Ａの電位を安定させることができ、ヒステリシス特性が大幅に改善され、時間遅延を生じさせる第２の回路の動作変動（遅延時間の変動）を無くすることができる。
【００６５】
あるいは又、ゲート電極２２１Ａ，２２１Ｂに、例えば正の電位Ｖ’in（＞０）を加え、ｐチャネル型の完全空乏ＳＯＩ型半導体装置２００Ｂの一方のソース／ドレイン領域２２３ＢにＶDDを印加し、ｎチャネル型の完全空乏ＳＯＩ型半導体装置２００Ａの一方のソース／ドレイン領域２２３ＡにＶSSを印加し、ｐチャネル型の完全空乏ＳＯＩ型半導体装置２００Ｂをオン状態（動作状態）とし、ｎチャネル型の完全空乏ＳＯＩ型半導体装置２００Ａをオフ状態とする。このとき、第２のコンタクトホール２３２Ｂを介して導電性領域２３０Ｂに所定の電位（Ｖ’DD＞ＶDD）を加えることによって、チャネル形成領域２２４Ｂに誘起されたチャネル２２５Ｂと絶縁層１１４との間の半導体領域２１６Ｂの部分からボディ部２２６Ｂにかけて電荷蓄積部２４０Ｂが形成される（図１７参照）。具体的には、半導体領域２１６Ｂ内の電子が導電性領域２３０Ｂに向かって引き付けられる結果、電荷蓄積部２４０Ｂが形成される。そして、ボディ部２２６Ｂはコンタクトホール２２８Ｂを介して例えばソース領域に接続されているので、第２の空乏ＳＯＩ型半導体装置における電荷蓄積部２４０Ａの電位を安定させることができ、ヒステリシス特性が大幅に改善され、時間遅延を生じさせる第２の回路の動作変動（遅延時間の変動）を無くすることができる。
【００６６】
尚、電位ＶSSと電位Ｖ’SSとの関係は、半導体領域２１６Ａ内のホールが導電性領域２３０Ａに向かって確実に引き付けられ、電荷蓄積部２４０Ａが確実に形成されるような関係とする必要がある。また、電位ＶDDと電位Ｖ’DDとの関係は、半導体領域２１６Ｂ内の電子が導電性領域２３０Ｂに向かって確実に引き付けられ、電荷蓄積部２４０Ｂが確実に形成されるような関係とする必要がある。
【００６７】
以下、半導体層等の模式的な一部断面図である図１８〜図２２を参照して、主に、ｎチャネル型の完全空乏ＳＯＩ型半導体装置２００Ａを例にとり、その製造方法を説明するが、ｐチャネル型の完全空乏ＳＯＩ型半導体装置２００Ｂも同様の方法で製造することができる。尚、図１８の（Ａ）、図１８の（Ｂ）、図２０の（Ａ）、図２１の（Ａ）及び図２２の（Ａ）は、図１５の線Ａ−Ａに沿ったと同様の模式的な一部断面図であり、図１９の（Ａ）、図１９の（Ｂ）、図２０の（Ｂ）、図２１の（Ｂ）及び図２２の（Ｂ）は、図１５の線Ｂ−Ｂに沿った模式的な一部断面図である。ここで、上述の（Ｙ−１）、（Ｙ−２）あるいは（Ｙ−３）に基づき素子分離領域２１５の形成を行うｎチャネル型の完全空乏ＳＯＩ型半導体装置２００Ａの製造方法を、原則として、図１８〜図２２に示す。
【００６８】
［工程−２００］
先ず、半導体層１１１と、この半導体層１１１上に形成された絶縁層１１４と、絶縁層１１４上に形成された第２の半導体層１１６’から構成された基板を準備する（図１８の（Ａ）参照）。具体的には、上述の（Ｘ−１）、（Ｘ−２）、（Ｘ−３）あるいは（Ｘ−４）のいずれかの方法にて、基板を準備（作製）すればよい。尚、第２の半導体層１１６’の厚さ（言い換えれば、半導体領域２１６Ａの厚さ）を例えば約５０ｎｍとする。
【００６９】
［工程−２１０］
次に、素子分離領域２１５によって囲まれた第２の半導体層１１６’から成る半導体領域２１６Ａを絶縁層１１４上に形成する。素子分離領域２１５の形成方法は、上述の（Ｙ−１）、（Ｙ−２）、（Ｙ−３）あるいは（Ｙ−４）のいずれかの方法とすればよい。尚、半導体領域２１６Ａに、後の工程において、チャネル形成領域２２４Ａ、ソース／ドレイン領域２２３Ａ及びボディ部２２６Ａが形成される。尚、例えば、半導体領域２１６Ａに閾値調整用のイオン注入等を行い、半導体領域２１６Ａの導電型をｐ型としておく。
【００７０】
［工程−２２０］
その後、ｎチャネル型の完全空乏ＳＯＩ型半導体装置２００Ａを形成すべき領域以外の領域をイオン注入用マスクで被覆し、少なくともチャネル形成領域形成予定領域（実施の形態２においては、チャネル形成領域形成予定領域、ソース／ドレイン領域形成予定領域及びボディ部形成予定領域）の下方の半導体層１１１の領域１１２から素子分離領域２１５の下方の半導体層１１１の一部分１１３にかけて、イオン注入法に基づき、導電型としてｐ型を有する導電性領域２３０Ａ（ｐ型ウエル構造を有する）を形成する。こうして、図１８の（Ｂ）に示す構造を得ることができる。尚、イオン注入の条件は、半導体領域２１６Ａや素子分離領域２１５、絶縁層１１４を通して半導体層１１１に不純物イオンが確実に打ち込まれるような条件とする。
【００７１】
次に、イオン注入用マスクを除去し、ｐチャネル型の完全空乏ＳＯＩ型半導体装置２００Ｂを形成すべき領域以外の領域をイオン注入用マスクで被覆し、少なくともチャネル形成領域形成予定領域（実施の形態２においては、チャネル形成領域形成予定領域、ソース／ドレイン領域形成予定領域及びボディ部形成予定領域）の下方の半導体層１１１の領域１１２から素子分離領域２１５の下方の半導体層１１１の一部分１１３にかけて、イオン注入法に基づき、導電型としてｎ型を有する導電性領域２３０Ｂ（ｎ型ウエル構造を有する）を形成する。尚、イオン注入の条件は、半導体領域２１６Ｂや素子分離領域２１５、絶縁層１１４を通して半導体層１１１に不純物イオンが確実に打ち込まれるような条件とする。ここで、導電性領域２３０Ａと導電性領域２３０Ｂの形成順序は任意である。
【００７２】
［工程−２３０］
その後、上記の（Ｙ−１）、（Ｙ−２）及び（Ｙ−３）に基づき素子分離領域を形成した場合には、素子分離領域２１５及び絶縁層１１４を貫通する開口部２３３を形成することによって、素子分離領域２１５に導電性領域２３０Ａに達する開口部２３３を形成することができる（図１９の（Ａ）参照）。また、上記の（Ｙ−４）に基づき素子分離領域を形成した場合には、絶縁層１１４を貫通する開口部を形成することによって、素子分離領域２１５に導電性領域２３０Ａに達する開口部を形成することができる（図１９の（Ｂ）参照）。開口部の形成は、リソグラフィ技術及びリアクティブ・イオン・エッチング（ＲＩＥ）技術に基づき行うことができる。
【００７３】
［工程−２４０］
次に、半導体領域２１６Ａのチャネル形成領域形成予定領域の上に、ゲート絶縁膜２２０を介してゲート電極２２１Ａを形成する（図２０の（Ａ）及び（Ｂ）参照）。ゲート絶縁膜２２０は、例えば、半導体領域２１６Ａの表面を熱酸化することによって形成することができる。また、ゲート電極２２１Ａは、例えば、ＣＶＤ法によるポリシリコン層の堆積及びポリシリコン層のパターニングによって形成することができる。尚、ゲート電極２２１Ａは、その他、ポリサイド構造やメタルゲート構造を有していてもよいし、ポリシリコン層とオフセット絶縁膜の積層構造を有していてもよい。その後、半導体領域２１６Ａに相対的に低濃度の不純物領域をイオン注入法に基づき形成してＬＤＤ構造を形成した後、ゲート電極２２１Ａの側面に絶縁材料から成るゲートサイドウオール２２２を設けることが望ましい。
【００７４】
［工程−２５０］
その後、イオン注入用マスクを設け、ｎチャネル型の完全空乏ＳＯＩ型半導体装置２００Ａを形成すべき半導体領域２１６Ａに、例えばイオン注入法にて、導電型としてｎ型を有するソース／ドレイン領域２２３Ａを形成する。同時に、ｐチャネル型の完全空乏ＳＯＩ型半導体装置２００Ｂに関して、開口部２３３の底部に露出した導電性領域２３０Ｂの部分に導電型としてｎ型を有する第２の高濃度不純物領域２３１Ｂを形成し、併せて、チャネル形成領域から延在するボディ部２２６Ｂの一部に導電型としてｎ型を有する高濃度不純物領域２２７Ｂを形成する。イオン注入用マスクを除去した後の構造を、図２１の（Ａ）及び（Ｂ）に示す。
【００７５】
同様にして、イオン注入用マスクを設け、ｐチャネル型の完全空乏ＳＯＩ型半導体装置２００Ｂを形成すべき半導体領域２１６Ｂに、例えばイオン注入法にて、導電型としてｐ型を有するソース／ドレイン領域２２３Ｂを形成する。同時に、ｎチャネル型の完全空乏ＳＯＩ型半導体装置２００Ａに関して、開口部２３３の底部に露出した導電性領域２３０Ａの部分に導電型としてｐ型を有する第２の高濃度不純物領域２３１Ａを形成し、併せて、チャネル形成領域から延在するボディ部２２６Ａの一部に導電型としてｐ型を有する高濃度不純物領域２２７Ａを形成する。イオン注入用マスクを除去した後の構造を、図２２の（Ａ）及び（Ｂ）に示す。
【００７６】
［工程−２６０］
次いで、全面に層間絶縁層１１７を形成した後、ゲート電極、ソース／ドレイン領域、高濃度不純物領域、及び第２の高濃度不純物領域の上方の層間絶縁層１１７に開口部を形成し、これらの開口部内を配線材料で埋め込み、層間絶縁層１１７上に配線２２９ａ〜２２９ｇを設ける。こうして、図１２〜図１５に示した完全空乏ＳＯＩ型半導体装置２００Ａ，２００Ｂを得ることができる。
【００７７】
尚、第１の完全空乏ＳＯＩ型半導体装置は、［工程−２００］、［工程−２１０］、［工程−２４０］、［工程−２５０］及び［工程−２６０］において、同時に作製することができるので、詳細な説明は省略する。
【００７８】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態における集積回路の構成は例示であり、適宜変更することができるし、第１及び第２の空乏ＳＯＩ型半導体装置の構造も例示である。第２の空乏ＳＯＩ型半導体装置において、ボディ部はソース領域に接続される代わりに、別の電源に接続されていてもよい。第２の空乏ＳＯＩ型半導体装置の構造に依ってはコンタクトホールを省略してもよい。
【００７９】
また、全面に層間絶縁層を形成する前に、全面に高融点金属材料層を形成し、熱処理を行うことによって、かかる高融点金属材料層を構成する原子と半導体領域（第２の空乏ＳＯＩ型半導体装置の構造に依っては半導体層を含む）を構成する原子とを反応させて半導体領域（第２の空乏ＳＯＩ型半導体装置の構造に依っては半導体層を含む）にシリサイド層を形成し、未反応の高融点金属材料層を除去する工程を実行してもよい。これによって、コンタクト抵抗の低減を図ることができる。具体的には、例えば、コバルト（Ｃｏ）、チタン（Ｔｉ）やニッケル（Ｎｉ）といった所謂高融点金属材料層を、例えば、スパッタ法にて全面に形成する。その後、ランプアニール法等に基づき熱処理を行うことによって、かかる高融点金属材料層を構成する原子と半導体領域（第２の空乏ＳＯＩ型半導体装置の構造に依っては半導体層を含む）を構成する原子とを反応させて半導体領域（具体的には、ソース／ドレイン領域１２３，２２３，２２３Ａ，２２３Ｂの表面領域、及びボディ部２２６，２２６Ａ，２２６Ｂの表面領域）、第２の空乏ＳＯＩ型半導体装置の構造に依っては半導体層（具体的には、開口部２３３の底部に露出した導電性領域２３０Ａ，２３０Ｂの部分）に、シリサイド層を形成する。ゲート電極の構造に依っては、ゲート電極の頂面にシリサイド層が形成される場合もある。その後、素子分離領域１１５，２１５等の上に残存する未反応の高融点金属材料層を、硫酸／過酸化水素水／純水の混合液によって除去し、次いで、再度、ランプアニール法等に基づき熱処理を行う。
【００８０】
【発明の効果】
本発明の集積回路における第１の空乏ＳＯＩ型半導体装置においては、バルク型の従来のＭＯＳ半導体装置用の設計レイアウト（設計資産）を変更することなく転用することが可能となるし、空乏ＳＯＩ型半導体装置から構成されているので、第１の回路の高速化、低消費電力化を図ることができる。また、第２の空乏ＳＯＩ型半導体装置も、バルク型の従来のＭＯＳ半導体装置用の設計レイアウト（設計資産）を左程変更することなく転用することが可能となる。しかも、第２の空乏ＳＯＩ型半導体装置における電荷蓄積部の電位が安定する結果、ヒステリシス特性が大幅に改善され、時間遅延を生じさせる第２の回路の動作変動（遅延時間の変動）を無くすることができる。その結果、第２の回路における冗長な設計や大幅な回路設計変更が不要となる。また、基板浮遊効果が少ない分、第２の空乏ＳＯＩ型半導体装置の動作速度は、第１の空乏ＳＯＩ型半導体装置の動作速度以下に保たれ、時間遅延を生じさせる第２の回路の動作が安定する。以上の結果として、高速、且つ、低消費電力、しかも、安定動作を保証し得る遅延回路を含む集積回路を得ることができる。
【図面の簡単な説明】
【図１】発明の実施の形態１における第１の回路及び第２の回路の等価回路図である。
【図２】図１に示した第１の回路のタイミング・チャートを示す図である。
【図３】ボディ・フロート型の空乏ＳＯＩ型半導体装置の模式的な一部断面図である。
【図４】ボディ・フロート型の空乏ＳＯＩ型半導体装置の模式的な配置図である。
【図５】ボディ・フロート型の空乏ＳＯＩ型半導体装置がオン状態になったときの模式的な一部断面図である。
【図６】ボディ・タイド型の空乏ＳＯＩ型半導体装置の模式的な一部断面図である。
【図７】ボディ・タイド型の空乏ＳＯＩ型半導体装置の模式的な配置図である。
【図８】発明の実施の形態１における、第２の空乏ＳＯＩ型半導体装置（部分空乏ＳＯＩ型半導体装置）の製造方法を説明するための、半導体層等の模式的な一部断面図である。
【図９】図８に引き続き、発明の実施の形態１における、第２の空乏ＳＯＩ型半導体装置の製造方法を説明するための、半導体層等の模式的な一部断面図である。
【図１０】図９に引き続き、発明の実施の形態１における、第２の空乏ＳＯＩ型半導体装置の製造方法を説明するための、半導体層等の模式的な一部断面図である。
【図１１】図１０に引き続き、発明の実施の形態１における、第２の空乏ＳＯＩ型半導体装置の製造方法を説明するための、半導体層等の模式的な一部断面図である。
【図１２】第２の回路を構成する発明の実施の形態２の第２の空乏ＳＯＩ型半導体装置の模式的な一部断面図である。
【図１３】発明の実施の形態２のｎチャネル型の第２の空乏ＳＯＩ型半導体装置を図１２とは別の角度から眺めた模式的な一部断面図である。
【図１４】発明の実施の形態２のｐチャネル型の第２の空乏ＳＯＩ型半導体装置を図１２とは別の角度から眺めた模式的な一部断面図である。
【図１５】発明の実施の形態２における、ｎチャネル型の第２の空乏ＳＯＩ型半導体装置の模式的な配置図である。
【図１６】発明の実施の形態２における、ｎチャネル型の第２の空乏ＳＯＩ型半導体装置の動作時の模式的な配置図である。
【図１７】発明の実施の形態２における、ｐチャネル型の第２の空乏ＳＯＩ型半導体装置の動作時の模式的な配置図である。
【図１８】発明の実施の形態２における、第２の空乏ＳＯＩ型半導体装置（完全空乏ＳＯＩ型半導体装置）の製造方法を説明するための、半導体層等の模式的な一部断面図である。
【図１９】図１８に引き続き、発明の実施の形態２における、第２の空乏ＳＯＩ型半導体装置の製造方法を説明するための、半導体層等の模式的な一部断面図である。
【図２０】図１９に引き続き、発明の実施の形態２における、第２の空乏ＳＯＩ型半導体装置の製造方法を説明するための、半導体層等の模式的な一部断面図である。
【図２１】図２０に引き続き、発明の実施の形態２における、第２の空乏ＳＯＩ型半導体装置の製造方法を説明するための、半導体層等の模式的な一部断面図である。
【図２２】図２１に引き続き、発明の実施の形態２における、第２の空乏ＳＯＩ型半導体装置の製造方法を説明するための、半導体層等の模式的な一部断面図である。
【符号の説明】
１１，１２・・・第１の回路を構成するレジスタ、１３・・・第１の回路を構成するロジック部、１４・・・第２の回路（遅延回路）、２００Ａ，２００Ｂ・・・第２の（完全）空乏ＳＯＩ型半導体装置、１１１・・・半導体層、１１２・・・チャネル形成領域の下方の半導体層の領域、１１３・・・素子分離領域の下方の半導体層の一部分、１４・・・絶縁層、１１５．２１５・・・素子分離領域、１１６，２１６Ａ，２１６Ｂ・・・半導体領域、１２０，２２０・・・ゲート絶縁膜、１２１，２２１Ａ，２２１Ｂ・・・ゲート電極、１２２，２２２・・・ゲートサイドウオール、１２３，２２３Ａ，２２３Ｂ・・・ソース／ドレイン領域、１２４，２２４Ａ，２２４Ｂ・・・チャネル形成領域、１２５，２２５Ａ，２２５Ｂ・・・チャネル、１２６，２２６Ａ，２２６Ｂ・・・ボディ部、２２７，２２７Ａ，２２７Ｂ・・・高濃度不純物領域、２２８，２２８Ａ，２２８Ｂ・・・コンタクトホール、２３０Ａ，２３０Ｂ・・・導電性領域、２３１Ａ，２３１Ｂ・・・第２の高濃度不純物領域、２３２Ａ，２３２Ｂ・・・第２のコンタクトホール、１４０，２４０Ａ，２４０Ｂ・・・電荷蓄積部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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