(57)【特許請求の範囲】
【請求項１】
電源電圧よりも低い電圧レベルの第１降圧電源電圧を生成し、該第１降圧電源電圧をトランジスタが形成されたウェル領域に供給する第２降圧電圧回路と、前記第１降圧電源電圧よりも低い電圧レベルの第２降圧電源電圧を生成し、該第２降圧電源電圧を前記トランジスタのソースに供給する第１降圧電圧回路とを含む降圧電源生成部と、
前記降圧電源生成部が生成した第１降圧電源電圧と、前記第２降圧電源電圧と同じ電圧である比較用基準電圧とを比較し、その比較結果に基づいて、前記第１降圧電源電圧が前記比較用基準電圧よりも低い場合において前記第１降圧電源電圧を選択し、前記第１降圧電源電圧が前記比較用基準電圧よりも高い場合において前記比較用基準電圧を選択し、降圧電圧生成用基準電圧として前記第１降圧電圧回路に出力する比較選択電圧出力部とからなる降圧電源電圧生成手段と、を備え、
前記比較選択電圧出力部が前記第１降圧電源電圧を選択した場合は、前記トランジスタのソースに供給される電圧は、前記第２降圧電源電圧から前記ウェル領域と同じ前記第１降圧電源電圧に切り換わることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記降圧電源電圧生成手段に、前記比較選択電圧出力部の比較結果が、前記第１降圧電源電圧が前記比較用基準電圧よりも低い場合に、前記第１降圧電源電圧が前記比較用基準電圧よりも高い電圧レベルになるまで、前記第２降圧電源電圧における負荷の電荷を放電する電荷放電部を設けたことを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記比較選択電圧出力部が、前記降圧電源生成部が生成した第１降圧電源電圧と前記比較用基準電圧とを比較し、その比較結果を出力する電圧比較部と、
前記電圧比較部の比較結果において、前記第１降圧電源電圧が前記比較用基準電圧よりも高い場合には、前記第２降圧電源電圧を生成する降圧電圧生成用基準電圧として前記比較用基準電圧を前記降圧電源生成部に出力し、前記第１降圧電源電圧が前記比較用基準電圧よりも低い場合には、前記第１降圧電源電圧を降圧電圧生成用基準電圧として前記降圧電源生成部に出力する比較選択電圧出力部とよりなることを特徴とする半導体集積回路装置。
【請求項４】
請求項２に記載の半導体集積回路装置において、
前記電荷放電部が、一方の接続部が前記第２降圧電源電圧に接続され、他方の接続部が基準電位に接続されたスイッチング素子と、前記電圧比較部の比較結果により動作制御され、前記第１降圧電源電圧と前記第２降圧電源電圧とを比較し、前記第１降圧電源電圧が前記第２降圧電源電圧よりも低い場合に、前記スイッチング素子を動作させる制御信号を出力する比較制御部とよりなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置におけるラッチアップの防止技術に関し、特に、降圧電源電圧により内部回路が動作するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）における電圧降下時のラッチアップの防止に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭなどの半導体集積回路装置においては、高速動作と低消費電力とを両立するために内部降圧電源回路が設けられており、この内部降圧電源回路によって生成された降圧電源電圧により内部回路を動作させている。
【０００３】
内部降圧電源回路は、たとえば、外部供給される電源電圧ＶDDよりも低い降圧電源電圧ＶCLと、この降圧電源電圧ＶCLよりも低い降圧電源電圧ＶDLとを生成する。降圧電源電圧ＶCLは周辺回路などに供給され、降圧電源電圧ＶDLはアレイ系回路などに供給されている。
【０００４】
本発明者が検討したところによれば、降圧電源電圧ＶDLが供給される回路としてセンスアンプの後段に接続されたメインアンプがあるが、このメインアンプを構成するＰチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにおいては、配線レイアウトの制約などからｎ−ＷＥＬＬ給電に降圧電源電圧ＶCLが用いられている。
【０００５】
なお、この種の半導体集積回路装置について詳しく述べてある例としては、１９９４年１１月５日、株式会社培風館発行、伊藤清男（著）、「アドバンテストエレクトロニクスＩ−９  超ＬＳＩメモリ」Ｐ１７０〜Ｐ１７２があり、この文献には、ＤＲＡＭにおけるメインアンプの構造などが記載されている。
【０００６】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置では、次のような問題点があることが本発明者により見い出された。
【０００７】
すなわち、降圧電源電圧ＶCLは常時、周辺回路に供給されるので負荷電流が多く、一方、降圧電源電圧ＶDLはセンスアンプなどのアレイ系回路が動作する際に負荷電流が多くなるので、前述したＰチャネルＭＯＳトランジスタを有する回路では、アレイ系回路が動作していない場合、すなわち、降圧電源電圧ＶDLの負荷電流が少ない場合に瞬間停電などが起こると、降圧電源電圧ＶCLの電圧レベルが降圧電源電圧ＶDLよりも小さくなってしまい、該ＰチャネルＭＯＳトランジスタラッチアップが発生し、半導体集積回路装置の信頼性を損なう恐れがある。
【０００８】
本発明の目的は、外部供給される電源電圧に瞬間停電などが生じた場合でも、ＭＯＳトランジスタのラッチアップを防止し、信頼性を向上することのできる半導体集積回路装置を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
すなわち、本発明の半導体集積回路装置は、電源電圧よりも低い電圧レベルの第１降圧電源電圧を生成し、第１降圧電源電圧をトランジスタが形成されたウェル領域に供給する第２降圧電圧回路と、第１降圧電源電圧よりも低い電圧レベルの第２降圧電源電圧を生成し、第２降圧電源電圧をトランジスタのソースに供給する第１降圧電圧回路とを含む降圧電源生成部と、降圧電源生成部が生成した第１降圧電源電圧と、第２降圧電源電圧と同じ電圧である比較用基準電圧とを比較し、その比較結果に基づいて、第１降圧電源電圧が比較用基準電圧よりも低い場合において第１降圧電源電圧を選択し、第１降圧電源電圧が比較用基準電圧よりも高い場合において比較用基準電圧を選択し、降圧電圧生成用基準電圧として第１降圧電圧回路に出力する比較選択電圧出力部とからなる降圧電源電圧生成手段と、を備え、比較選択電圧出力部が第１降圧電源電圧を選択した場合は、トランジスタのソースに供給される電圧は、第２降圧電源電圧からウェル領域と同じ第１降圧電源電圧に切り換わるものである。
【００１２】
また、本発明の半導体集積回路装置は、降圧電源電圧生成手段に、比較選択電圧出力部の比較結果が、第１降圧電源電圧が比較用基準電圧よりも低い場合に、第１降圧電源電圧が比較用基準電圧よりも高い電圧レベルになるまで、第２降圧電源電圧における負荷の電荷を放電する電荷放電部を設けたものである。
【００１３】
さらに、本発明の半導体集積回路装置は、前記比較選択電圧出力部が、降圧電源生成部が生成した第１降圧電源電圧と比較用基準電圧と比較し、その比較結果を出力する電圧比較部と、該電圧比較部の比較結果において、第１降圧電源電圧が比較用基準電圧よりも高い場合には、第２降圧電源電圧を生成する降圧電圧生成用基準電圧として比較用基準電圧を降圧電源生成部に出力し、第１降圧電源電圧が比較用基準電圧よりも低い場合には、第１の降圧電源電圧を降圧電圧生成用基準電圧として降圧電源生成部に出力する比較選択電圧出力部とよりなるものである。
【００１４】
また、本発明の半導体集積回路装置は、前記電荷放電部が、一方の接続部が第２降圧電源電圧に接続され、他方の接続部が基準電位に接続されたスイッチング素子と、電圧比較部の比較結果により動作制御され、第１降圧電源電圧と第２降圧電源電圧とを比較し、第１降圧電源電圧が第２降圧電源電圧よりも低い場合に、該スイッチング素子を動作させる制御信号を出力する比較制御部とよりなるものである。
【００１５】
以上のことにより、アレイ系回路が動作していない場合に電源電圧の瞬間停電などによる電源電圧の低下が生じても、第１降圧電源電圧が第２降圧電源電圧よりも低くなることを確実に防止するのでＭＯＳトランジスタのラッチアップを確実に防止することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
図１は、本発明の一実施の形態によるメモリのブロック図、図２は、本発明の実施の形態によるメモリに設けられた降圧電源回路の回路図、図３は、降圧電源回路の電圧比較回路に設けられた差動アンプの一例を示す回路図、図４は、降圧電源回路の第１降圧電圧回路に設けられた差動アンプの一例を示す回路図、図５は、降圧電源回路の第２降圧電圧回路に設けられた差動アンプの一例を示す回路図、図６は、本発明の一実施の形態による降圧電源回路に設けられた電荷引き抜き回路の回路図、図７（ａ）は、電源電圧の低下が生じた際の降圧電源回路におけるそれぞれの降圧電源電圧波形の説明図、（ｂ）は、電圧比較回路のインバータから出力される起動信号波形の説明図である。
【００１８】
本実施の形態において、ＤＲＡＭであるメモリ（半導体集積回路装置）１には、記憶の最小単位であるメモリセルが規則正しくアレイ状に並べられてメモリマット２が設けられている。
【００１９】
このメモリマット２には、ワードドライバ３およびロウデコーダ４が接続されており、ワードドライバ３はロウデコーダ４の出力を受けてワード線に選択パルス電圧を与え、ロウデコーダ４はメモリマット２の内、ロウ（行）方向のワード線を選択する。
【００２０】
また、メモリマット２には、センスアンプ５が接続されており、このセンスアンプ５の後段には、メインアンプ６が接続されている。センスアンプ５は、メモリマット２のセル読み出し信号を増幅し、メインアンプ６は、該センスアンプ５が読み出した信号を増幅する。
【００２１】
センスアンプ５には、カラムドライバ７ならびにカラムデコーダ８が接続されている。カラムドライバ７は、カラムデコーダ８の出力を受けてビット線に選択パルス電圧を与え、カラムデコーダ８は、カラム（列）方向のビット線を選択する。
【００２２】
また、ロウデコーダ４には、ロウアドレスバッファ９が接続されており、このロウアドレスバッファ９は、ロー方向のアドレス信号が入力され、それぞれの内部アドレス信号を発生させてロウデコーダ４に出力する。
【００２３】
さらに、カラムデコーダ８には、カラムアドレスバッファ１０が接続されており、該カラムアドレスバッファ１０は、カラム方向のアドレス信号が入力され、それぞれの内部アドレス信号を発生させてカラムデコーダ８に出力する。
【００２４】
メインアンプ６には、制御回路１１が接続されている。この制御回路１１は、データ入力バッファ１２、データ出力バッファ１３とも接続されている。制御回路１１は、メインアンプ６、データ入力バッファ１２、およびデータ出力バッファ１３におけるデータのやり取りの制御を行う。
【００２５】
データ入力バッファ１２は、入力データを所定のタイミングにより取り込み、データ出力バッファ１３は、出力データを所定のタイミングによって出力する。
【００２６】
さらに、メモリ１には、降圧電源回路（降圧電源電圧生成手段）１４が設けられている。降圧電源回路１４は、外部供給される電源電圧ＶDDを降圧し、たとえば、２．５Ｖ程度の降圧電源電圧（第１降圧電源電圧）ＶCLと、１．８Ｖの降圧電源電圧（第２降圧電源電圧）ＶDLとを生成する。
【００２７】
降圧電源電圧ＶCLは、ワードドライバ３、ロウデコーダ４、カラムドライバ７、カラムデコーダ８、ロウアドレスバッファ９、カラムアドレスバッファ１０、制御回路１１、データ入力バッファ１２、ならびにデータ出力バッファ１３などの周辺回路に供給される。また、降圧電源電圧ＶDLは、メモリマット２、センスアンプ５、およびメインアンプ６などのアレイ系回路に供給されている。
【００２８】
降圧電源回路１４は、図２に示すように、基準電圧発生回路１５、第１レベルシフタ１６、第２レベルシフタ（降圧電源生成部）１７、電圧比較回路１８、第１降圧電圧回路（降圧電源生成部）１９、第２降圧電圧回路（降圧電源生成部）２０、および電荷引き抜き回路（電荷放電部）２１から構成されている。
【００２９】
基準電圧発生回路１５は、０．９Ｖ程度の基準電圧ＶREF1、および１．２５Ｖ程度の基準電圧ＶREF2を生成する。第１レベルシフタ１６は、該基準電圧発生回路１５が生成した基準電圧ＶREF1をレベルシフトして、たとえば、１．８Ｖ程度の比較基準電圧（比較用基準電圧）ＶLRを生成する。
【００３０】
第２レベルシフタ１７は、基準電圧発生回路１５が生成した基準電圧ＶREF2をレベルシフトして２．５程度の基準電圧ＶLRG を生成する。電圧比較回路１８は、第１レベルシフタ１６から出力された比較基準電圧ＶLRと降圧電源電圧ＶCLとの電圧レベルを比較し、その比較結果から比較基準電圧ＶLR、または降圧電源電圧ＶCLのいずれかを選択し、降圧電源電圧ＶDLを生成するための降圧電源用基準電圧ＶLRVDL として出力する。
【００３１】
さらに、第１降圧電圧回路１９は、該電圧比較回路１８から出力された降圧電源用基準電圧ＶLRVDL に基づいて降圧電源電圧ＶDLを生成する。第２降圧電圧回路２０は、第２レベルシフタ１７から出力された基準電圧ＶLRG から降圧電源電圧ＶCLを生成する。電荷引き抜き回路２１は、電圧比較回路１８の比較結果に基づいて降圧電源電圧ＶDLの電荷を引き抜く。
【００３２】
そして、これら基準電圧発生回路１５、第１レベルシフタ１６、ならびに電圧比較回路１８によって比較選択電圧出力部が構成されている。
【００３３】
また、第１レベルシフタ１６は、差動アンプＡＰ１、ＰチャネルＭＯＳのトランジスタＴＰ１〜ＴＰ３から構成されている。第２レベルシフタ１７も、第１レベルシフタ１６と同様に、差動アンプＡＰ２、ＰチャネルＭＯＳのトランジスタＴＰ４〜ＴＰ６から構成されている。
【００３４】
電圧比較回路１８は、差動アンプ（電圧比較部）ＡＰ３、インバータＩｖ、およびＰチャネルＭＯＳのトランジスタＴＰ７，ＴＰ８から構成されている。また、インバータＩｖ、ならびにトランジスタＴＰ７，ＴＰ８によって比較選択電圧出力部が構成されている。
【００３５】
さらに、差動アンプＡＰ３は、図３に示すように、たとえば、ＰチャネルＭＯＳのトランジスタＴ１〜Ｔ６、およびＮチャネルＭＯＳのトランジスタＴ７〜Ｔ１１からなる回路によって構成されている。
【００３６】
第１降圧電圧回路１９は、差動アンプＡＰ４とＰチャネルＭＯＳのトランジスタＴＰ９とにより構成されている。差動アンプＡＰ４は、図４に示すように、ＰチャネルＭＯＳのトランジスタＴ１２〜Ｔ１６、およびＮチャネルＭＯＳのトランジスタＴ１７〜Ｔ２１から構成されている。
【００３７】
さらに、第２降圧電圧回路２０は、差動アンプＡＰ５とＰチャネルＭＯＳのトランジスタＴＰ１０とから構成されている。差動アンプＡＰ５は、図５に示すように、ＰチャネルＭＯＳのトランジスタＴ４０〜Ｔ４２、ならびにＮチャネルＭＯＳのトランジスタＴ４３〜Ｔ４５から構成されている。
【００３８】
また、電荷引き抜き回路２１は、差動アンプ（比較制御部）ＡＰ６とＮチャネルＭＯＳのトランジスタ（スイッチング素子）ＴＮ１とから構成されている。差動アンプＡＰ６は、図６に示すように、ＰチャネルＭＯＳのトランジスタＴ４６〜Ｔ４９、ならびにＮチャネルＭＯＳのトランジスタＴ５０〜Ｔ５５から構成されている。
【００３９】
次に、降圧電源回路１４における基準電圧発生回路１５、第１レベルシフタ１６、第２レベルシフタ１７、電圧比較回路１８、第１降圧電圧回路１９、第２降圧電圧回路２０、および電荷引き抜き回路２１の回路接続構成について図２を用いて説明する。
【００４０】
差動アンプＡＰ１の一方の入力部（−入力部）には基準電圧ＶREF1が入力されるように接続され、差動アンプＡＰ１の出力部にはトランジスタＴＰ１のゲートが接続されている。
【００４１】
トランジスタＴＰ１の一方の接続部には外部供給される電源電圧ＶDDが供給されており、他方の接続部には、トランジスタＴＰ２の一方の接続部が接続されている。トランジスタＴＰ２の他方の接続部には、該トランジスタＴＰ２のゲート、トランジスタＴＰ３の一方の接続部、ならびに差動アンプＡＰ１における他方の入力部（＋入力部）がそれぞれ接続されている。
【００４２】
このトランジスタＴＰ１における他方の接続部が、第１レベルシフタ１６の出力部となって比較基準電圧ＶLRが出力されており、電圧比較回路１８の差動アンプＡＰ３における一方の入力部（−入力部）に入力されるように接続されている。トランジスタＴＰ３の他方の接続部、およびゲートには、基準電位ＶSSが接続されている。
【００４３】
差動アンプＡＰ２の一方の入力部（−入力部）には基準電圧ＶREF2が入力されるように接続され、その出力部にはトランジスタＴＰ４のゲートが接続されている。
【００４４】
トランジスタＴＰ４における一方の接続部には外部供給される電源電圧ＶDDが供給されており、他方の接続部には、トランジスタＴＰ５の一方の接続部が接続されている。
【００４５】
トランジスタＴＰ５の他方の接続部には、該トランジスタＴＰ５のゲート、差動アンプＡＰ２の他方の入力部（＋入力部）、およびトランジスタＴＰ６の一方の接続部が接続されている。
【００４６】
このトランジスタＴＰ４の他方の接続部が第２レベルシフタ１７の出力部となり、第２降圧電圧回路２０の差動アンプＡＰ５における一方の入力部（−入力部）に接続されている。また、トランジスタＴＰ６の他方の接続部、ならびにゲートには、基準電位ＶSSが接続されている。
【００４７】
さらに、差動アンプＡＰ３の他方の入力部（＋入力部）には、第２降圧電圧回路２０が生成した降圧電源電圧ＶCLが入力されるように接続されている。差動アンプＡＰ３の出力部には、インバータＩｖの入力部、およびトランジスタＴＰ７のゲートが接続されている。トランジスタＴＰ７の一方の接続部には、降圧電源電圧ＶCLが供給されている。
【００４８】
インバータＩｖの出力部には、トランジスタＴＰ８のゲート、ならびに電荷引き抜き回路２１における差動アンプＡＰ６の制御ゲートがそれぞれ接続されており、インバータＩｖから出力される信号が、電荷引き抜き回路２１の起動信号ＶDLPLDWとして入力される。トランジスタＴＰ８の一方の接続部には、比較基準電圧ＶLRが供給されている。
【００４９】
トランジスタＴＰ７，ＴＰ８における他方の接続部には、第１降圧電圧回路１９の差動アンプＡＰ４における一方の入力部（−入力部）、ならびに電荷引き抜き回路２１の差動アンプＡＰ６における他方の入力部（−入力部）がそれぞれ接続されている。
【００５０】
差動アンプＡＰ４における他方の入力部（＋入力部）には、差動アンプＡＰ６における一方の入力部（＋入力部）、トランジスタＴＰ９の他方の接続部、ならびにトランジスタＴＮ１の一方の接続部がそれぞれ接続されている。
【００５１】
トランジスタＴＰ９のゲートには、差動アンプＡＰ４の出力部が接続されており、トランジスタＴＮ１のゲートには、差動アンプＡＰ６の出力部が接続されている。
【００５２】
トランジスタＴＰ９の一方の接続部には、電源電圧ＶDDが供給されており、他方の接続部には、トランジスタＴＮ１の一方の接続部が接続されており、トランジスタＴＮ１における他方の接続部には基準電位ＶSSが接続されている。トランジスタＴＰ９における他方の接続部が第１降圧電圧回路１９の出力部となり、降圧電源電圧ＶDLが出力される。
【００５３】
また、差動アンプＡＰ５の出力部には、トランジスタＴＰ１０のゲートが接続されており、このトランジスタＴＰ１０の一方の接続部には電源電圧ＶDDが供給されている。
【００５４】
トランジスタＴＰ１０の他方の接続部には、差動アンプＡＰ５における他方の入力部（＋入力部）が接続されており、このトランジスタＴＰ１０における他方の接続部が第２降圧電圧回路２０の出力部となり、降圧電源電圧ＶCLが出力される。
【００５５】
次に、本実施の形態の作用について説明する。
【００５６】
まず、通常動作時においては、降圧電源電圧ＶCLが比較基準電圧ＶLRよりも電圧レベルが高くなっており、電圧比較回路１８の差動アンプＡＰ３における出力部からは、ハイレベルの信号が出力される。
【００５７】
このハイレベルの信号によって、トランジスタＴＰ７がＯＦＦ、トランジスタＴＰ８がＯＮとなり、差動アンプＡＰ４の一方の接続部には、比較基準電圧ＶLRが入力される。
【００５８】
第１降圧電圧回路１９は、この比較基準電圧ＶLRから降圧電源電圧ＶDLを生成し、出力する。第２降圧電圧回路２０は、差動アンプＡＰ５の一方の入力部に入力された基準電圧ＶLRG から降圧電源電圧ＶCLを生成する。
【００５９】
また、電源電圧ＶDDに瞬間停電などが発生すると、図７（ａ）に示すように、電源電圧ＶDDのレベルが下がるに従い降圧電源電圧ＶCL，ＶDLの電圧レベルも低下する。
【００６０】
そして、降圧電源電圧ＶCLが比較基準電圧ＶLRよりも電圧レベルが低くなると、電圧比較回路１８の差動アンプＡＰ３における出力部からローレベルの信号が出力される。
【００６１】
このローレベルの信号によって、トランジスタＴＰ７がＯＮ、トランジスタＴＰ８がＯＦＦとなり、差動アンプＡＰ４の一方の接続部には降圧電源電圧ＶCLが入力され、第１降圧電圧回路１９は、降圧電源電圧ＶCLから降圧電源電圧ＶDLを生成する。
【００６２】
このとき、差動アンプＡＰ６の制御ゲートにも、図７（ｂ）に示すように、インバータＩｖから出力された信号、すなわちハイレベルの起動信号ＶDLPLDWが入力されており、差動アンプＡＰ６も起動している。
【００６３】
差動アンプＡＰ６は、降圧電源電圧ＶCLと第１降圧電圧回路１９が生成した降圧電源電圧ＶDLとを比較し、降圧電源電圧ＶCLが比較基準電圧ＶLRよりも高い電圧レベルになるまでトランジスタＴＮ１をＯＮさせる制御信号を出力する。
【００６４】
差動アンプＡＰ６からは、降圧電源電圧ＶCLと降圧電源電圧ＶDLとの電位差が大きい場合にトランジスタＴＮ１を強くＯＮさせ、降圧電源電圧ＶCLと降圧電源電圧ＶDLとの電位差が小さい場合にトランジスタＴＮ１を弱くＯＮさせるように制御信号が出力される。このトランジスタＴＮ１がＯＮすることにより、降圧電源電圧ＶDLが供給される負荷の電荷を基準電位ＶSSに素早く放電することができる。
【００６５】
よって、アレイ系回路に降圧電源電圧ＶDLが供給されていない場合に電源電圧ＶDDの瞬間停電などによる電圧低下が生じても、降圧電源電圧ＶCLが降圧電源電圧ＶDLよりも低くなることを確実に防止することができる。
【００６６】
それにより、本実施の形態では、配線レイアウトの制約などからｎ−ＷＥＬＬ給電に降圧電源電圧ＶCLが用いられ、電源電圧（ソース電位）として降圧電源電圧ＶDLが供給されているメインアンプに設けられたＰチャネルＭＯＳトランジスタのラッチアップを防止することができ、メモリ１の信頼性を向上することができる。
【００６７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６９】
（１）本発明によれば、アレイ系回路が動作していない場合に電源電圧の瞬間停電などによる電圧低下が生じても、第１降圧電源電圧が第２降圧電源電圧よりも低くなることを確実に防止するので、ｎ−ＷＥＬＬ給電に第１降圧電源電圧が用いられ、電源電圧（ソース電位）として第２降圧電源電圧が供給されているＭＯＳトランジスタのラッチアップを確実に防止することができる。
【００７０】
（２）また、本発明では、電荷放電部により、短時間で第２降圧電源電圧の電圧レベルを低下させることができるので、第１降圧電源電圧が第２降圧電源電圧よりも低くなることをより確実に防止することができる。
【００７１】
（３）さらに、本発明においては、上記（１）、（２）により、半導体集積回路装置の信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるメモリのブロック図である。
【図２】本発明の実施の形態によるメモリに設けられた降圧電源回路の回路図である。
【図３】降圧電源回路の電圧比較回路に設けられた差動アンプの一例を示す回路図である。
【図４】降圧電源回路の第１降圧電圧回路に設けられた差動アンプの一例を示す回路図である。
【図５】降圧電源回路の第２降圧電圧回路に設けられた差動アンプの一例を示す回路図である。
【図６】本発明の一実施の形態による降圧電源回路に設けられた電圧引き抜き回路の回路図である。
【図７】（ａ）は、電源電圧の低下が生じた際の降圧電源回路におけるそれぞれの降圧電源電圧波形の説明図、（ｂ）は、電圧比較回路のインバータから出力される起動信号波形の説明図である。
【符号の説明】
１  メモリ（半導体集積回路装置）
２  メモリマット
３  ワードドライバ
４  ロウデコーダ
５  センスアンプ
６  メインアンプ
７  カラムドライバ
８  カラムデコーダ
９  ロウアドレスバッファ
１０  カラムアドレスバッファ
１１  制御回路
１２  データ入力バッファ
１３  データ出力バッファ
１４  降圧電源回路（降圧電源電圧生成手段）
１５  基準電圧発生回路
１６  第１レベルシフタ
１７  第２レベルシフタ（降圧電源生成部）
１８  電圧比較回路
１９  第１降圧電圧回路（降圧電源生成部）
２０  第２降圧電圧回路（降圧電源生成部）
２１  電荷引き抜き回路（電荷放電部）
ＡＰ１，ＡＰ２  差動アンプ
ＡＰ３  差動アンプ（電圧比較部）
ＡＰ４，ＡＰ５  差動アンプ
ＡＰ６  差動アンプ（比較制御部）
Ｉｖ  インバータ
ＴＰ１〜ＴＰ１０  トランジスタ
ＴＮ１  トランジスタ（スイッチング素子）
Ｔ１〜Ｔ２１  トランジスタ
Ｔ４０〜Ｔ５５  トランジスタ
ＶDD  電源電圧
ＶCL  降圧電源電圧（第１降圧電源電圧）
ＶDL  降圧電源電圧（第２降圧電源電圧）
ＶLR  比較基準電圧（比較用基準電圧）
ＶREF1  基準電圧
ＶREF2  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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