(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面に絶縁ゲート型電界効果トランジスタが形成された半導体装置であって、前記絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜の上部に形成された第１導電膜からなるゲート電極と、前記半導体基板に形成された第２導電型の半導体領域からなるソースと、前記半導体基板に形成され、前記ゲート電極と離間して配置された第２導電型の半導体領域からなるドレインと、前記ゲート電極と前記ドレインとの間の領域の前記半導体基板に形成された第２導電型の半導体領域からなるドレイン・オフセット層と、前記ドレイン・オフセット層の上部に形成され、前記ソースと電気的に接続された第２導電膜からなるシールド導電膜と、前記ゲート電極と電気的に接続された第１金属膜からなるゲート短絡用配線と、前記ソースと電気的に接続された第１金属膜からなるソース電極と、前記ドレインと電気的に接続された第１金属膜からなるドレイン電極とからなり、前記絶縁ゲート型電界効果トランジスタの平面レイアウトにおいて、前記ドレイン電極、前記シールド導電膜、前記ゲート電極、前記ソース電極および前記ゲート短絡用配線が前記絶縁ゲート型電界効果トランジスタのチャネル方向に沿って、この順番で配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記シールド導電膜を構成する前記第２導電膜の膜厚は、前記ゲート電極を構成する前記第１導電膜の膜厚よりも薄いことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記ドレイン・オフセット層とその上部に形成された前記シールド導電膜との間には、前記ゲート絶縁膜とその上部に形成された第１絶縁膜とが介在していることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記絶縁ゲート型電界効果トランジスタは、動作周波数が８００ＭＨｚ〜２．５ＧＨｚの高周波電力増幅器の増幅素子を構成することを特徴とする半導体装置。
【請求項５】
請求項１記載の絶縁ゲート型電界効果トランジスタ、容量とインダクタンスとからなる入力内部整合回路および出力整合回路を有する高周波増幅回路を備えた半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記シールド導電膜を構成する前記第２導電膜の膜厚は、前記ドレイン電極を構成する前記第１金属膜の膜厚よりも薄いことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記半導体基板は、第１導電型の単結晶シリコンからなる支持基板とその上部に形成された第１導電型のシリコンエピタキシャル層からなることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、前記シリコンエピタキシャル層に形成され、前記ソースおよび前記支持基板と電気的に接続された第１導電型の半導体領域からなるソース打ち抜き層と、前記支持基板の裏面に形成されたソース電極とをさらに有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セルラなどの８００ＭＨｚ以上、２．５ＧＨｚ以下のマイクロ波帯を使用する移動体通信装置に使用される半導体装置に係わり、特に、高周波信号を電力増幅して出力する高周波電力増幅器の増幅素子に適用して有効な技術に関する。
【０００２】
【従来の技術】
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、Ｗ−ＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信装置、いわゆる携帯電話が急速に世界的に普及していることから、その基地局システムの高性能化、小型化、高信頼化が重要な課題となっている。これら移動体通信用基地局システムの構成については、例えば「ＮＥＣ技報」,vol.51, No.7（1998）,pp.9-15に開示されている。
【０００３】
上記基地局システムの主要構成部の一つに、アンテナへ高周波信号を供給する送信用高周波電力増幅器がある。この増幅器に使用される増幅素子には、シリコン（Ｓｉ）基板を使ったバイポーラトランジスタおよび絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴという）、ＧａＡｓに代表される化合物半導体基板を使ったトランジスタがある。特に、シリコン基板を使ったＭＯＳＦＥＴは、高耐圧化が容易であるために高出力化に有利、熱的に安定であるために信頼性が高い、電圧駆動であるために回路構成が簡単、といった利点があり、上記増幅素子の主流となっている。
【０００４】
上記増幅素子用ＭＯＳＦＥＴについては、例えばIEDM Technical Digest, 1996, pp. 87-90、およびMicrowave Workshop and Exhibition (MWE) Digest, 1999, pp.289-294に述べられた第１の従来技術がある。これらの文献に記載されたＭＯＳＦＥＴは、パンチスルー防止としきい値電圧制御とを目的としてゲート電極のソース側からｐ層を拡散させたＬＤＭＯＳ（Lateral Diffusion MOS）構造となっており、ゲート電極−ドレイン電極間には高耐圧化のためのオフセット構造が設けられている。また、ゲート電極を覆うようにソース電極を形成することでゲート電極−ドレイン間容量（Ｃｇｄ；帰還容量）の低減を図っている（ファラディー・シールドと称している）。
【０００５】
上記従来技術では、１００Ｗ以上の高出力電力を得るために、ＭＯＳＦＥＴのゲート長＝０.６μｍ、ゲート酸化膜厚＝４０ｎｍ、ゲート幅＝１００〜４００ｍｍ程度としている。このサイズのＭＯＳＦＥＴでは入出力容量が数十〜数百ｐFとなるために、動作周波数が２ＧＨｚにおける入出力インピーダンスが１Ω程度と小さくなる。この状態でパッケージに組み込み、外部整合回路で５０Ωへのインピーダンス変換を試みると、変換比が大きいために伝送線路での損失や帯域低下につながる。従って、できるだけＦＥＴに近いパッケージ内にＭＯＳ容量チップとワイヤによるインダクタンスとからなる整合回路を構成することで、インピーダンスの向上を図っている（前記文献のうち、前者は入力整合のみ、後者は入出力整合）。
【０００６】
上記増幅素子用ＭＯＳＦＥＴのさらなる性能向上については、米国特許(Ng et al., United States Patent, No.5,918,137)に述べられた第２の従来技術がある。この従来技術は、ＭＯＳＦＥＴの高周波性能と信頼性とを向上させるために、ゲート電極とドレイン電極との間の絶縁膜上にゲート電極と同一材料のシールド導電膜を設けている。
【０００７】
上記絶縁膜の少なくとも一部およびシールド導電膜は、それぞれＭＯＳＦＥＴのゲート絶縁膜、ゲート電極と同一工程で作られるためにプロセスが複雑にならない。また、ゲート電極とシールド導電膜との配置が自己整合となるために、電気的特性のばらつきも抑えられる。このＭＯＳＦＥＴ構造は、シールド導電膜をソースと同電位とすることで、ゲート電極−ドレイン間容量（Ｃｇｄ）を低減することができるので、高周波動作における電力利得の向上が可能となる。また、ゲート電極端部における基板表面の電界緩和が図られ、ドレイン耐圧の向上とホットエレクトロン注入による特性劣化の抑制とが可能となる。
【０００８】
【発明が解決しようとする課題】
本発明者が検討したところによると、上記第１、第２従来技術にはそれぞれ次のような問題がある。
【０００９】
上記第１従来技術のＭＯＳＦＥＴ構造は、ゲート電極を覆うソース電極を厚い層間絶縁膜上に設けているために、ゲート電極の側壁とドレイン電極との間をシールドすることができず、かつ基板に対する電界緩和の効果も小さい。そのため、ゲート電極−ドレイン間容量（Ｃｇｄ）の低減、ドレイン耐圧の向上、ホットエレクトロンによる劣化の抑制のいずれの効果も十分に得られない。
【００１０】
また、上記第２従来技術のＭＯＳＦＥＴ構造は、ゲート電極とその直下のドレイン（またはドレイン電極）との静電容量（Ｃｇｄ）の低減については考慮されているが、その他の配線間容量については考慮されていない。具体的には、シールド導電膜とゲート電極とが同一工程で作られるため、シールド導電膜の厚さはゲート電極の要求から決まり、シールド導電膜とゲート電極の側壁との間の容量（Ｃｇｓ）を自由に小さくすることができない。
【００１１】
同様に、シールド導電膜の厚さで決まるドレイン電極−シールド導電膜間容量（Ｃｄｓ）についても、ドレイン電極は、電流容量の必要からシールド導電膜よりも厚くなっているため、自由にシールド導電膜を薄くして容量を小さくするということができない。また、シールド導電膜下の絶縁膜の厚さがゲート絶縁膜と同様に薄いために、シールド導電膜とドレインのオフセット層との静電容量が大きく見え、ドレイン−ソース間容量が増大してしまう。さらに、ゲート抵抗を低減することを目的として、ゲート電極上にゲート短絡用配線を設ける構造を用いた場合、シールド導電膜とゲート短絡配線との間の静電容量があるために、シールド導電膜がない場合に比べてゲート電極−ソース間容量が増大してしまう。
【００１２】
以上述べた容量は、全てＭＯＳＦＥＴの入出力容量（Ｃｇｓ、Ｃｄｓ）に加算される。これらは高周波動作におけるＭＯＳＦＥＴの入出力インピーダンスを低下させるため、パッケージ内に整合回路を設けても、整合回路における損失が顕著となり、出力電力、効率を低下させるという問題がある。また、インピーダンスの変換比も大きくなることから、周波数帯域、実装面積といったデザイン・マージンの上でも不利である。さらに、入力容量（Ｃｇｓ）の増加は、ＭＯＳトランジスタの遮断周波数を低下させ、高周波電力利得を低下させるという問題がある。
【００１３】
一方、ゲート電極を多結晶シリコンとタングステンシリサイドの二重構造（ポリサイド構造）にして抵抗を低減させ、ゲート短絡用配線を省略した場合には、前述のシールド導電膜間の寄生容量は低減できるものの、ゲート電極の抵抗が十分小さくないためにゲート電極の幅（フィンガ幅）に制限が生じ、ＭＯＳＦＥＴのレイアウトの自由度がなくなり、却って寄生抵抗や容量が増大してしまうという問題がある。
【００１４】
本発明の目的は、ＭＯＳＦＥＴの入出力容量の増大を最小とし、インピーダンス整合回路での損失を増やすことなく、シールド導電膜による帰還容量の低減、電界緩和によるドレイン耐圧および電流容量の向上、ホットエレクトロン劣化の抑制を可能とする半導体装置を提供することにある。
【００１５】
本発明の他の目的は、ＭＯＳＦＥＴのゲート電極の抵抗を十分に低減させ、かつシールド導電膜の効果を引出し、高周波、大電力動作における出力電力、効率の向上と信頼性の確保が両立された半導体装置を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明のＭＯＳＦＥＴは、ゲート絶縁膜の上部に形成されたゲート電極と、ソースと、前記ゲート電極と離間して配置されたドレインと、前記ゲート電極と前記ドレインとの間に形成されたドレイン・オフセット層と、前記ドレイン・オフセット層の上部に形成され、前記ソースと電気的に接続されたシールド導電膜とからなり、前記シールド導電膜の膜厚を前記ゲート電極の膜厚よりも薄くしたものである。
【００１９】
また、本発明のＭＯＳＦＥＴは、前記ドレイン・オフセット層とその上部に形成された前記シールド導電膜との間に、ゲート絶縁膜と第１絶縁膜とが介在しているものである。
【００２０】
また、本発明のＭＯＳＦＥＴは、その平面レイアウトの少なくとも一部分において、前記ドレイン電極、前記シールド導電膜、前記ゲート電極、前記ソース電極および前記ゲート短絡配線をこの順番で配置したものである。
【００２１】
ＭＯＳＦＥＴのゲート電極とドレイン電極の間にシールド導電膜を設けることは、ゲート電極−ドレイン・オフセット層間の容量を低減するように働き、また、ゲート電極端部におけるドレインの電界を緩和するように働く。
【００２２】
また、シールド導電膜がゲート電極と平面パターンで重ならないように配置し、ゲート電極の厚さよりもシールド導電膜の厚さを薄くすることは、シールド導電膜を配置することにより生じる電極間容量の増大を最小限に抑えるように働く。
【００２３】
また、シールド導電膜下の絶縁膜の厚さをゲート絶縁膜の厚さよりも厚くすることは、シールド導電膜−ドレイン・オフセット層間容量を最小限に抑えるように働く。
【００２４】
また、ゲート電極を配線（ゲート短絡配線）で短絡することは、ゲート抵抗を低減して高周波における電力利得の低下を抑えるように働く。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
図１は、本実施形態の高周波用パワーＭＯＳＦＥＴが形成されたセル部の一部（ＭＯＳＦＥＴ４個分の領域）を示す平面図、図２は、図１のII−II線に沿ったＭＯＳＦＥＴ１個分の領域の断面図、図３は、チップの全体レイアウト図である。
【００２７】
本実施形態のＭＯＳＦＥＴは、比抵抗１０ｍΩｃｍ以下の低抵抗ｐ型単結晶シリコンからなる支持基板１Ａとその上部に形成された比抵抗３０Ωｃｍ、厚さ１０μｍの高抵抗ｐ型エピタキシャル層１Ｂとからなるシリコン基板１の主面に形成されている。このＭＯＳＦＥＴは、エピタキシャル層１Ｂの表面に形成されたゲート酸化膜４、ゲート酸化膜４の上部に形成されたｎ型多結晶シリコン膜とＷシリサイド（ＷＳｉ2）膜との積層膜（ポリサイド膜）からなるゲート電極３、エピタキシャル層２に形成されたｎ型半導体領域（ソース）５、ｐ+型半導体領域（ソース打抜き層）６、ｐ型半導体領域（パンチスルーストッパ層）７、ｎ型半導体領域（ドレイン・オフセット層）８、ｎ型半導体領域（ドレイン）９、ｎ型半導体領域（ドレイン・オフセット層）８の上部に形成されたシールド導電膜１０およびその下部の酸化シリコン膜１１を備えている。
【００２８】
特に限定はされないが、上記ＭＯＳＦＥＴのゲート電極３の長さ（ゲート長）は０．５μｍ、ｎ型半導体領域（ドレイン・オフセット層）８の長さ（ドレイン・オフセット長）は３．０μｍ、シールド導電膜１０の長さは１．０μｍ、ゲート電極３とシールド導電膜１０との間隔は０．５μｍである。また、ゲート電極３の厚さは２７０ｎｍ、シールド導電膜１０の厚さは２００ｎｍ、ゲート酸化膜４の厚さは５０ｎｍ、酸化シリコン膜１１の厚さは３００ｎｍである。
【００２９】
上記ＭＯＳＦＥＴの上部には、酸化シリコン膜１２を介して第１層目の配線１３〜１６が形成されている。配線１３はソース電極を構成し、酸化シリコン膜１２に開孔されたコンタクトホール１７を通じてｎ型半導体領域（ソース）５およびｐ+型半導体領域（ソース打抜き層）６と電気的に接続されている。この配線１３は、アクティブ領域Ｌを囲むフィールド酸化膜２の上部の酸化シリコン膜１２に開孔されたコンタクトホール１８を通じてシールド導電膜１０と電気的に接続されている。
【００３０】
配線１４はゲート短絡用配線を構成し、フィールド酸化膜２の上部の酸化シリコン膜１２に開孔されたコンタクトホール１９を通じてゲート電極３と電気的に接続されている。配線１５はドレイン電極を構成し、酸化シリコン膜１２に開孔されたコンタクトホール２０を通じてｎ型半導体領域（ドレイン）９と電気的に接続されている。
【００３１】
上記配線１３〜１６の上部には酸化シリコン膜からなる層間絶縁膜２２を介して第２層目の配線２３〜２５が形成されている。なお、図１および図３では、これらの配線２３〜２５を網掛けパターンで示している。配線２３はドレイン取り出し用配線を構成し、層間絶縁膜２２に開孔されたスルーホール２６を通じて第１層目の配線（ドレイン電極）１５と電気的に接続されている。この配線２３は、外部接続端子を構成するドレイン用ボンディングパッドＢＰｄと一体に構成されている。
【００３２】
配線２４はゲート取り出し用配線を構成し、フィールド酸化膜２の上部の層間絶縁膜２２に開孔されたスルーホール２７を通じて第１層目の配線（ゲート短絡用配線）１４と電気的に接続されている。この配線２４は、外部接続端子を構成するゲート用ボンディングパッドＢＰｇと一体に構成されている。
【００３３】
配線２５はソース取り出し用配線を構成し、その一部は、層間絶縁膜２２に開孔されたスルーホール２８を通じて第１層目の配線（ソース電極）１３と電気的に接続されている。配線２５の他の一部は、層間絶縁膜２２に開孔されたスルーホール２９を通じて第１層目の配線１６と電気的に接続されている。また、配線１６は、コンタクトホール２１およびｐ+型半導体領域（ソース打抜き層）６を通じてシリコン基板１と電気的に接続され、さらにシリコン基板１の裏面のソース電極３０と電気的に接続されている。
【００３４】
なお、図３では簡略化のためにゲート電極３の数を４本としているが、実際には１個のボンディングパッドＢＰｇに数十本のゲート電極３が接続されて１ブロックを構成し、数ブロックが並列に接続されて大電力を出力するようになっている。
【００３５】
このように、本実施形態の高周波用パワーＭＯＳＦＥＴは、ｎ型半導体領域（ドレイン・オフセット層）８の上部にソースと同電位のシールド導電膜１０を設け、このシールド導電膜１０と他の電極配線とを、ドレイン電極１５、シールド導電膜１０、ゲート電極３、ソース電極１３、ゲート短絡用配線１４の順序で配置している。
【００３６】
次に、ゲート電極３の近傍にシールド導電膜１０を形成した効果について、図４〜図６を用いて説明する。
【００３７】
図４は、本実施形態のＭＯＳＦＥＴのドレイン電極（１５）に６０Ｖの電圧を印加し、ゲート電極（３）、シールド導電膜（１０）、ソース電極（１３）を接地とした場合のシリコン基板（１）表面の電界強度分布を示すグラフである。横軸の横方向位置は、グラフの上部の断面図に対応している。また、比較例として、シールド導電膜がなく、ゲート電極を覆うようにソース電極を形成したＭＯＳＦＥＴ構造（前記第１の従来技術）の電界強度分布を示した。
【００３８】
図示のように、シールド導電膜がない場合は、ゲート電極の端部に電界が集中し、そこで電界強度が最大となっているが、シールド導電膜を設けることにより、そのドレイン側端部にも電界強度のピークが現れ、シールド導電膜のない場合に比べて強度の最大値が低くなっていることが分かる。このことから、本実施形態のＭＯＳＦＥＴは、ドレイン耐圧およびドレイン電流を向上させるのに有効であり、かつホットキャリアによる特性劣化を抑制する対策としても有効であると考えられる。
【００３９】
図５は、ドレイン・オフセット層（８）のイオン打込み量とドレイン耐圧との関係を示すグラフである。
【００４０】
ＭＯＳＦＥＴを高性能化するためには、ドレイン・オフセット層のイオン打込み量を多くしても、ドレイン耐圧が確保されるようにすることである。すなわち高いドレイン耐圧を確保しながら、ＭＯＳＦＥＴのオン抵抗（Ｒon）の低減とドレイン電流容量の向上とを可能とすることである。
【００４１】
図示のように、シールド導電膜を設けた場合には、ドレイン・オフセット層のイオン打込み量を２倍程度多くしても、シールド導電膜がない場合と同等のドレイン耐圧が得られた。これにより、オン抵抗（Ｒon）成分の一部であるドレイン・オフセット層の抵抗（Ｒoffset）が半減し、シールド導電膜がない場合には２６ΩｍｍあったＭＯＳＦＥＴのオン抵抗（Ｒon）が１６Ωｍｍへと４割程度小さくなった。
【００４２】
図６は、ドレイン−ソース間に２８Ｖの電圧、ゲート−ソース間に数Ｖのゲート電圧をそれぞれ印加してドレイン電流を流し、長時間放置した時に、一定のドレイン電流を得るためのゲート電圧の変動量と電圧印加時間との関係を示したグラフである。このゲート電圧の変化は、ドレイン電流が流れることによって発生するホット・エレクトロンがゲート電極とドレイン・オフセット層近傍の酸化膜とに注入されて固定電位を発生させるために起こる。このホット・エレクトロンの注入を抑制するには、注入部の電界を緩和することが必要となる。
【００４３】
図示のように、シールド導電膜がない場合は、１時間放置後のゲート電圧変動量が約０．１Ｖであったが、シールド導電膜を設けることにより、同じ時間の変動量を１０分の１以下まで低減することができた。これは、前記図４の電界強度分布グラフでも示したように、シールド導電膜を設けることによって、ゲート電極端部の電界強度が緩和されることに起因している。
【００４４】
次に、本実施形態のＭＯＳＦＥＴの高周波動作について、図７〜図９を用いて説明する。
【００４５】
図７は、本実施形態のＭＯＳＦＥＴを使った高周波電力増幅器のパッケージ内等価回路図である。この増幅器は、ゲート幅１５０ｍｍのＦＥＴの入出力にＭＯＳ容量とボンディング・ワイヤ（インダクタンス）とからなる入力内部整合回路および出力整合回路を接続したものである。ここで、ＭＯＳＦＥＴの入力容量（Ｃｇｓ）は１１２ｐＦ、出力容量（Ｃｄｓ）は４２ｐF、帰還容量（Ｃｇｄ）は１．６ｐF、オン抵抗は０．１３Ωである。動作周波数が２．２ＧＨｚの場合、１／ωＣから得られるＭＯＳＦＥＴの入出力インピーダンスは、入力が０．７１Ω、出力が１．７Ωとなる。この値から、整合回路によりインピーダンスを変換してパッケージ端子から見たインピーダンスを大きくし、外部の実装基板に組み込まれる。
【００４６】
図８は、図７で用いたＭＯＳＦＥＴにおける高周波、大電力動作の入出力特性を示すグラフである。ここでは、Ｗ-ＣＤＭＡ方式の基地局用増幅器への応用を前提として、電源電圧２８Ｖ、バイアス電流一定において、２．２ＧＨｚの正弦波信号をＭＯＳＦＥＴに入力した場合の入力電力に対する出力電力およびドレイン効率の関係を示した。ＭＯＳＦＥＴを２個使用し、プッシュ・プル動作により出力電力を得ている。また、比較例として、従来構造Ａ、Ｂの入出力特性を示した。ここで、従来構造Ａは、シールド導電膜を有しているが、その厚さや位置、ゲート短絡配線の位置など入出力容量の増加についての配慮を行っていないＭＯＳＦＥＴ構造、従来構造Ｂは、シールド導電膜がなく、ゲート電極を覆うようにソース電極を形成したＭＯＳＦＥＴ構造である。
【００４７】
図示のように、本実施形態のＭＯＳＦＥＴは、従来構造Ａ、Ｂと比較して、入力電力１０Ｗにおける出力電力が１０Ｗ以上、ドレイン効率が５％以上向上している。この理由は、従来構造Ａについては、入出力容量が本実施形態に比べて２０％程度大きくなるため、その分インピーダンスが小さくなり、パッケージ内の整合回路における損失が顕著となったためである。また、従来構造Ｂについては、シールド導電膜を用いていないために、電界を緩和する必要からドレイン・オフセット層の不純物濃度を高くできず、オン抵抗、ドレイン電流の向上が図れないために性能が向上していない。また、従来構造Ｂはゲート短絡配線ができないため、ゲート抵抗が気にならないようにゲート電極１本のゲート幅（フィンガ幅）を短くしている。この場合、ゲート抵抗は低減するが、チップ全体としてのフィンガの本数が増えるため、他の寄生容量が増加し、これも性能低下の原因となっている。これに対して、本実施形態のレイアウトでは、ゲート短絡配線をドレイン、ソース電極およびシールド導電膜から十分に離すことができるため、寄生容量を抑えてゲート抵抗を低減することが可能となり、高周波での利得を十分に確保することができる。
【００４８】
図８の大電力動作試験において、本実施形態のＭＯＳＦＥＴの線形増幅特性評価を行った結果について、図９を用いて説明する。
【００４９】
Ｗ−ＣＤＭＡ方式の基地局用途には、大きな出力電力で増幅器の線形性が保たれることが要求される。この線形増幅特性の良否の目安として、周波数間隔の狭い２波を入力し、その出力信号の周波数スペクトラムの広がりに起因するパラメータである相互変調歪みを評価した。ここでは、ＭＯＳＦＥＴの入力として、周波数２．２ＧＨｚおよび２．２０１ＧＨｚの周波数の入力電力を加えた場合の３次相互変調歪みと出力電力との関係を示した。パラメータとして、シールド導電膜下の絶縁膜の厚さを５００ｎｍ、３００ｎｍ、５０ｎｍとした。３次相互変調歪みの目標仕様を-３０ｄＢｃ以下とすると、その条件を達成する出力電力の最大値は、絶縁膜厚さが５００ｎｍと３００ｎｍとでは４６ｄＢｍ（約４０Ｗ）、５０ｎｍでは４５ｄＢｍ（約３２Ｗ）に低下している。これは、シールド導電膜下の絶縁膜の厚さをゲート酸化膜と同等の５０ｎｍまで薄くしたために、シールド導電膜−ドレイン・オフセット層間の静電容量がドレイン電圧が低い場合に急激に大きく見え、寄生の出力容量が付いたことになり、整合回路とのマッチングが大きくずれるために歪みも悪化したためである。またこの厚さでは、シールド導電膜端部での電界集中があり、得られるドレイン耐圧が低くなるという問題もある。一方、３００ｎｍと５００ｎｍとでは大差がないが、５００ｎｍとした場合は、絶縁膜の厚さが厚すぎるために、図４〜図６で説明した特徴を十分に引出すことができず、３００ｎｍ付近で最適となった。
【００５０】
次に、図１０〜図１８を用いて本実施形態のＭＯＳＦＥＴの製造方法を説明する。
【００５１】
まず、図１０に示すように、ｐ型単結晶シリコンからなる支持基板１Ａの上部にｐ型エピタキシャル層１Ｂを成長させたシリコン基板１を用意し、フォトレジスト膜（図示せず）をマスクにしてシリコン基板１にホウ素をイオン打込みすることにより、その底部が支持基板１Ａに達するｐ+型半導体領域（ソース打抜き層）６を形成する。
【００５２】
次に、図１１に示すように、周知のＬＯＣＯＳ法を用いてシリコン基板１の素子分離領域にフィールド酸化膜２を形成した後、このフィールド酸化膜２によって周囲を囲まれたアクティブ領域Ｌのシリコン基板１の表面にゲート酸化膜４を形成する。
【００５３】
次に、図１２に示すように、ゲート酸化膜４の上部にゲート電極３を形成する。ゲート電極３を形成するには、ゲート酸化膜４の上部にＣＶＤ法で膜厚１００ｎｍのｎ型多結晶シリコン膜を堆積し、続いてこの多結晶シリコン膜の上部にスパッタリング法で膜厚１７０ｎｍのＷシリサイド膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングする。
【００５４】
次に、図１３に示すように、フォトレジスト膜をマスクにしてシリコン基板１にホウ素およびリンをイオン打込みすることにより、ｐ型半導体領域（パンチスルーストッパ層）７、ｎ型半導体領域（ドレイン・オフセット層）８、ｎ型半導体領域（ソース）５およびｎ型半導体領域（ドレイン）９を形成する。ｐ型半導体領域（パンチスルーストッパ層）７は、ゲート電極３を形成する工程に先立って形成しておいてもよい。
【００５５】
次に、図１４に示すように、シリコン基板１上にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜１１を堆積した後、酸化シリコン膜１１の上部にシールド導電膜１０を形成する。シールド導電膜１０を形成するには、酸化シリコン膜１１の上部にＣＶＤ法でゲート電極３よりも薄い膜厚（例えば２００ｎｍ程度）のｎ型多結晶シリコン膜をした後、フォトレジスト膜をマスクにしたドライエッチングでこの多結晶シリコン膜をパターニングする。
【００５６】
次に、図１５および図１６に示すように、シリコン基板１上にＣＶＤ法で膜厚３００ｎｍ〜５００ｎｍ程度の酸化シリコン膜１２を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜１２および酸化シリコン膜１１をドライエッチングすることにより、コンタクトホール１７〜２０を形成する。
【００５７】
次に、図１７および図１８に示すように、酸化シリコン膜１２の上部にスパッタリング法で膜厚８００ｎｍ程度のＡｌ（アルミニウム）合金膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこのＡｌ合金膜をパターニングすることにより、配線（ソース電極）１３、配線（ゲート短絡用配線）１４、配線（ドレイン電極）１５を形成する。
【００５８】
その後、酸化シリコン膜１２の上部に層間絶縁膜２２を形成し、続いて層間絶縁膜２２をドライエッチングでスルーホール（２６〜２９）を形成した後、層間絶縁膜２２の上部にスパッタリング法で堆積した膜厚１２００ｎｍ程度のＡｌ合金膜をパターニングして第２層目の配線（２３〜２５）を形成し、さらにシリコン基板１の裏面にソース電極３０を形成することにより、前記図１〜図３に示すパワーＭＯＳＦＥＴが得られる。なお、配線の電流容量やレイアウトの自由度を必要とする場合には、配線層の数を３層以上とすることもできる。
【００５９】
このように、本実施形態のパワーＭＯＳＦＥＴは、ドレイン・オフセット層８の上部のシールド導電膜１０をゲート電極３よりも薄い膜厚で形成する。これにより、図１９に示すように、シールド導電膜１０の側壁とゲート電極３の側壁との間の容量（Ｃｇｓ）およびシールド導電膜１０の側壁とドレイン電極１５との間の容量（Ｃｄｓ）を小さくすることができる。
【００６０】
また、シールド導電膜１０とドレイン・オフセット層８との間を２層の絶縁膜（ゲート酸化膜４および酸化シリコン膜１１）で隔てるので、ゲート酸化膜４上にシールド導電膜１０を形成した場合に比べ、ドレイン−ソース間容量も小さくなる。
【００６１】
これにより、ＭＯＳＦＥＴの入出力容量（Ｃｇｓ、Ｃｄｓ）を小さくすることができるので、高出力電力が可能で高周波特性が良好なＭＯＳＦＥＴを実現することができる。
【００６２】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００６４】
本発明によれば、ＧＳＭ、ＰＣＳ、ＰＤＣ、Ｗ−ＣＤＭＡ方式などの携帯電話基地局システムに使用される電力増幅用ＭＯＳＦＥＴの信頼性を確保しつつ、出力電力特性および高周波特性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるパワーＭＯＳＦＥＴが形成されたセル部の一部を示す平面図である。
【図２】図１のII−II線に沿った断面図である。
【図３】本発明の一実施の形態であるパワーＭＯＳＦＥＴが形成されたチップの全体レイアウト図である。
【図４】本発明の一実施の形態であるパワーＭＯＳＦＥＴの電界強度分布を示すグラフである。
【図５】本発明の一実施の形態であるパワーＭＯＳＦＥＴにおけるドレイン・オフセット層のイオン打込み量とドレイン耐圧との関係を示すグラフである。
【図６】本発明の一実施の形態であるパワーＭＯＳＦＥＴにおけるゲート電圧の変動量と電圧印加時間との関係を示すグラフである。
【図７】本発明の一実施の形態であるパワーＭＯＳＦＥＴを使用した増幅器のパッケージ内等価回路図である。
【図８】本発明の一実施の形態であるパワーＭＯＳＦＥＴにおける高周波、大電力動作の入出力特性を示すグラフである。
【図９】本発明の一実施の形態であるパワーＭＯＳＦＥＴにおける３次相互変調歪みと出力電力との関係を示すグラフである。
【図１０】本発明の一実施の形態であるパワーＭＯＳＦＥＴの製造方法を示す要部断面図である。
【図１１】本発明の一実施の形態であるパワーＭＯＳＦＥＴの製造方法を示す要部断面図である。
【図１２】本発明の一実施の形態であるパワーＭＯＳＦＥＴの製造方法を示す要部断面図である。
【図１３】本発明の一実施の形態であるパワーＭＯＳＦＥＴの製造方法を示す要部断面図である。
【図１４】本発明の一実施の形態であるパワーＭＯＳＦＥＴの製造方法を示す要部断面図である。
【図１５】本発明の一実施の形態であるパワーＭＯＳＦＥＴの製造方法を示す要部断面図である。
【図１６】本発明の一実施の形態であるパワーＭＯＳＦＥＴの製造方法を示す要部平面図である。
【図１７】本発明の一実施の形態であるパワーＭＯＳＦＥＴの製造方法を示す要部断面図である。
【図１８】本発明の一実施の形態であるパワーＭＯＳＦＥＴの製造方法を示す要部平面図である。
【図１９】本発明の一実施の形態であるパワーＭＯＳＦＥＴにおけるシールド導電膜−ゲート電極間容量およびシールド導電膜−ドレイン電極間容量の説明図である。
【符号の説明】
１  シリコン基板
１Ａ  支持基板
１Ｂ  エピタキシャル層
２  フィールド酸化膜
３  ゲート電極
４  ゲート酸化膜
５  ｎ型半導体領域（ソース）
６  ｐ+型半導体領域（ソース打抜き層）
７  ｐ型半導体領域（パンチスルーストッパ層）
８  ｎ型半導体領域（ドレイン・オフセット層）
９  ｎ型半導体領域（ドレイン）
１０  シールド導電膜
１１  酸化シリコン膜
１２  酸化シリコン膜
１３  配線（ソース電極）
１４  配線（ゲート短絡用配線）
１５  配線（ドレイン電極）
１６  配線
１７〜２１  コンタクトホール
２２  層間絶縁膜
２３  配線（ドレイン取り出し用配線）
２４  配線（ゲート取り出し用配線）
２５  配線（ソース取り出し用配線）
２６〜２９  スルーホール
３０  ソース電極
ＢＰｄ  ドレイン用ボンディングパッド
ＢＰｇ  ゲート用ボンディングパッド
Ｌ  アクティブ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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