(57)【特許請求の範囲】
【請求項１】
３−電極面放電構造のプラズマディスプレイパネルの全てのＸ及びＹ電極ラインに第１レベルの正極性電圧と負極性電圧とが交互に印加される過程で，それぞれのＸＹ電極ライン対に対して放電セルの状態を均一にするリセット方法であって，
第１ＸＹ電極ライン対に相応する直前のサブフィールドが終了して現在のサブフィールドが始まった後，全てのＸ電極ラインに前記第１レベルの負極性電圧が印加されると同時に，全てのＹ電極ラインに前記第１レベルの正極性電圧が印加される第１パルス幅周期中の一部時間で，前記第１レベルより絶対値が高い第２レベルの負極性電圧を前記第１ＸＹ電極ライン対のＸ電極ラインに印加すると同時に，前記第１レベルより高い第３レベルの正極性電圧を前記第１ＸＹ電極ライン対のＹ電極ラインに印加して，前記第１ＸＹ電極ライン対に相応する全ての放電セルで１次放電を起こすライン放電段階と，
前記第１ＸＹ電極ライン対に相応する全ての放電セルに形成された壁電荷を消去する消去段階と，
残りのＸＹ電極ライン対の各々に対して前記ライン放電及び消去段階を遂行する反復段階とを含み，
前記ライン放電段階が遂行される前記第１パルス幅周期直後に，前記第１ＸＹ電極ライン対のＸ電極ラインに前記第１レベルの正極性電圧が印加されると同時に，前記第１ＸＹ電極ライン対のＹ電極ラインに前記第１レベルの負極性電圧が印加される第２パルス幅周期が存在し，
前記第２パルス幅周期で前記第１ＸＹ電極ライン対に相応する全ての放電セルにおいて２次放電がおき，
前記第２パルス幅周期直後に，前記第１ＸＹ電極ライン対のＸ電極ラインに前記第１レベルの負極性電圧が印加されると同時に，前記第１ＸＹ電極ライン対のＹ電極ラインに前記第１レベルの正極性電圧が印加される第３パルス幅周期が存在することによって，前記消去段階が前記第３パルス幅周期で遂行されるリセット方法。
【請求項２】
前記消去段階が前記第３パルス幅周期の一部時間でのみ遂行される請求項１に記載のリセット方法。
【請求項３】
前記消去段階で，
前記第１レベルより低い第４レベルの正極性電圧が前記第１ＸＹ電極ライン対のＸ電極ラインに印加されると同時に，前記第１レベルより低い第５レベルの負極性電圧が前記第１ＸＹ電極ライン対のＹ電極ラインに印加されることによって，前記第１ＸＹ電極ライン対に相応する全ての放電セルに形成された壁電荷が消去される請求項２に記載のリセット方法。
【請求項４】
前記消去段階で，
前記第１レベルより低い第５レベルの負極性電圧が前記第１ＸＹ電極ライン対のＹ電極ラインに印加されると同時に，前記第１レベルより低い第６レベルの正極性電圧が全てのアドレス電極ラインに印加されることによって，前記第１ＸＹ電極ライン対に相応する全ての放電セルに形成された壁電荷が消去される請求項２に記載のリセット方法。
【請求項５】
前記消去段階が前記第３パルス幅周期の全ての時間で遂行される請求項１に記載のリセット方法。
【請求項６】
前記消去段階で，
前記第１ＸＹ電極ライン対のＹ電極ラインに印加される電圧が，前記第１レベルの負極性電圧及び接地電圧のうちのいずれか一電圧から前記第１レベルの正極性電圧及び前記第３レベルの正極性電圧のうちのいずれか一電圧まで漸進的に上昇する請求項５に記載のリセット方法。
【請求項７】
前記消去段階で，
前記第１ＸＹ電極ライン対のＸ電極ラインに印加される電圧が，前記第１レベルの正極性電圧及び接地電圧のうちのいずれか一電圧から前記第１レベルの負極性電圧及び前記第２レベルの負極性電圧のうちのいずれか一電圧まで漸進的に下降する請求項５に記載のリセット方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，プラズマディスプレイパネルのリセット方法に係り，より詳細には，３−電極面放電構造のプラズマディスプレイパネルをアドレス−ディスプレイ同時駆動方法で駆動する過程で，それぞれのＸＹ電極ライン対に対して個別的に放電セルの状態を均一にするリセット方法に関する。
【０００２】
【従来の技術】
図１０は，従来の一般的な３−電極面放電方式のプラズマディスプレイパネルの構造を示している。図１１は，図１０のパネルの一放電セルの例を示している。図１０及び図１１を参照すれば，通常的な面放電プラズマディスプレイパネル１の前方及び後方ガラス基板１０，１３間には，アドレス電極ラインＡ１，Ａ２，．．．，Ａｍ−１，Ａｍ，誘電体層１１，１５，Ｙ電極ラインＹ１，．．．，Ｙｎ，Ｘ電極ラインＸ１，．．．，Ｘｎ，蛍光体１６，隔壁１７及び保護層としての一酸化マグネシウム（ＭｇＯ）層１２が備えられている。
【０００３】
アドレス電極ラインＡ１，Ａ２，．．．，Ａｍ−１，Ａｍは，後方のガラス基板１３の前面に一定のパターンで形成される。後方の誘電体層１５は，アドレス電極ラインＡ１，．．．，Ａｍの前方で全面塗布される。後方の誘電体層１５の前面には隔壁１７がアドレス電極ラインＡ１，．．．，Ａｍと平行した方向に形成される。この隔壁１７は各放電セルの放電領域を区画して各放電セル間の光学的干渉を防止する機能をする。蛍光体１６は，隔壁１７の間に塗布される。
【０００４】
Ｘ電極ラインＸ１，．．．，ＸｎとＹ電極ラインＹ１，．．．，Ｙｎは，アドレス電極ラインＡ１，．．．，Ａｍと直交するように前方のガラス基板１０の背面に一定のパターンで形成される。各交差点は相応する放電セルを設定する。各Ｘ電極ラインＸ１，．．．，Ｘｎと各Ｙ電極ラインＹ１，．．．，Ｙｎは，ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）のような透明な導電性材質の透明電極ライン（図１１のＸｎａ，Ｙｎａ）と伝導度を高めるための金属電極ライン（図１１のＸｎｂ，Ｙｎｂ）とが結合されて形成される。前方誘電体層１１は，Ｘ電極ラインＸ１，．．．，ＸｎとＹ電極ラインＹ１，．．．，Ｙｎの後方に全面塗布形成される。強い電界からパネル１を保護するための保護層１２，例えば，ＭｇＯ層は，前方の誘電体層１１の背面に全面塗布形成される。放電空間１４にはプラズマ形成用ガスが密封される。
【０００５】
図１２は，図１０のプラズマディスプレイパネルのＹ電極ラインに対する従来の一般的なアドレス−ディスプレイ分離駆動方法を示している。図１２を参照すれば，単位フレームは時分割階調表示を実現するために８つのサブフィールドＳＦ１，．．．，ＳＦ８に分割される。また，各サブフィールドＳＦ１，．．．，ＳＦ８はアドレス周期Ａ１，．．．，Ａ８とディスプレイ周期Ｓ１，．．．，Ｓ８とに分割される。
【０００６】
各アドレス周期Ａ１，．．．，Ａ８では，アドレス電極ライン（図１０のＡ１，．．．，Ａｍ）に表示データ信号が印加されると同時に，各Ｙ電極ラインＹ１，．．．，Ｙｎに相応する走査パルスが順次に印加される。これにより走査パルスが印加される間に高レベルの表示データ信号が印加されれば相応する放電セルでアドレス放電によって壁電荷が形成され，そうでない放電セルでは壁電荷が形成されない。
【０００７】
各ディスプレイ周期Ｓ１，．．．，Ｓ８では，全てのＹ電極ラインＹ１，．．．，Ｙｎと全てのＸ電極ラインＸ１，．．．，Ｘｎにディスプレイ放電用パルスが交互に印加されて，相応するアドレス周期Ａ１，．．．，Ａ６で壁電荷が形成された放電セルに表示放電を起こす。したがって，プラズマディスプレイパネルの輝度は単位フレームで占めるディスプレイ周期Ｓ１，．．．，Ｓ８の長さに比例する。単位フレームで占めるディスプレイ周期Ｓ１，．．．，Ｓ８の長さは２５５Ｔ（Ｔは単位時間）である。したがって，単位フレームで一度も表示されていない場合を含んで２５６階調として表示できる。
【０００８】
ここで，第１サブフィールドＳＦ１のディスプレイ周期Ｓ１には２０に相応する時間１Ｔが，第２サブフィールドＳＦ２のディスプレイ周期Ｓ２には２１に相応する時間２Ｔが，第３サブフィールドＳＦ３のディスプレイ周期Ｓ３には２２に相応する時間４Ｔが，第４サブフィールドＳＦ４のディスプレイ周期Ｓ４には２３に相応する時間８Ｔが，第５サブフィールドＳＦ５のディスプレイ周期Ｓ５には２４に相応する時間１６Ｔが，第６サブフィールドＳＦ６のディスプレイ周期Ｓ６には２５に相応する時間３２Ｔが，第７サブフィールドＳＦ７のディスプレイ周期Ｓ７には２６に相応する時間６４Ｔが，第８サブフィールドＳＦ８のディスプレイ周期Ｓ８には２７に相応する時間１２８Ｔが各々設定される。
【０００９】
これにより，８つのサブフィールドのうち表示されるサブフィールドを適切に選択すれば，いずれのサブフィールドでも表示されていない０階調を含んで皆２５６階調の表示が行われうることが分かる。
【００１０】
上記のようなアドレス−ディスプレイ分離駆動方法によれば，単位フレームで各サブフィールドＳＦ１，．．．，ＳＦ８の時間領域が分離されているので，各サブフィールドＳＦ１，．．．，ＳＦ８でアドレス周期と表示周期の時間領域も互いに分離されている。したがって，アドレス周期で各ＸＹ電極ライン対が自体のアドレッシングが遂行された後に他のＸＹ電極ライン対が全部アドレッシングされるまで待機しなければならない。結局，各サブフィールドに対してアドレス周期が占める時間が長くなり表示周期が相対的に短くなるので，プラズマディスプレイパネルから出射される光の輝度が相対的に低くなる問題点がある。このような問題点を改善するために知られた方法が，図１３に示されたようなアドレス−ディスプレイ同時駆動方法である。
【００１１】
図１３は，図１０のプラズマディスプレイパネルのＹ電極ラインに対する従来の一般的なアドレス−ディスプレイ同時駆動方法を示している。図１３を参照すれば，単位フレームは時分割階調表示のために８つのサブフィールドＳＦ１，．．．，ＳＦ８に区分される。ここで，各単位サブフィールドは駆動されるＹ電極ラインＹ１，．．．，Ｙｎを基準に互いに重畳して単位フレームを構成する。したがって，全ての時点で全てのサブフィールドＳＦ１，．．．，ＳＦ８が存在するため，各アドレス段階の遂行のために各ディスプレイ放電用パルス間にアドレス用時間スロットが設定される。
【００１２】
各サブフィールドではリセット，アドレス及びディスプレイ放電段階が遂行され，各サブフィールドに割当てられる時間は階調に相応するディスプレイ放電時間によって決定される。例えば，８ビット映像データでフレーム単位で２５６階調を表示する場合に単位フレーム（一般的に１／６０秒）が２５６単位時間よりなるならば，最下位ビットの映像データによって駆動される第１サブフィールドＳＦ１は１（２０）単位時間，第２サブフィールドＳＦ２は２（２１）単位時間，第３サブフィールドＳＦ３は４（２２）単位時間，第４サブフィールドＳＦ４は８（２３）単位時間，第５サブフィールドＳＦ５は１６（２４）単位時間，第６サブフィールドＳＦ６は３２（２５）単位時間，第７サブフィールドＳＦ７は６４（２６）単位時間，そして最上位ビットの映像データによって駆動される第８サブフィールドＳＦ８は１２８（２７）単位時間を各々有する。すなわち，各サブフィールドに割当てられた単位時間の和は２５５単位時間であるため，２５５階調表示が可能であり，ここにいずれのサブフィールドでもディスプレイ放電されなかった階調を含めば２５６階調表示が可能である。
【００１３】
図１４は，図１０のプラズマディスプレイパネルの一般的な駆動装置を示す。図１４を参照すれば，プラズマディスプレイパネル１の従来の一般的な駆動装置は，映像処理部６６，制御部６２，アドレス駆動部６３，Ｘ駆動部６４，及びＹ駆動部６５を含む。映像処理部６６は，外部アナログ映像信号をデジタル信号に変換して内部映像信号，例えば，各々８ビットの赤色（Ｒ），緑色（Ｇ）及び青色（Ｂ）映像データ，クロック信号，垂直及び水平同期信号を生じる。制御部６２は，映像処理部６６からの内部映像信号によって駆動制御信号ＳＡ，ＳＹ，ＳＸを生じる。アドレス駆動部６３は，制御部６２からの駆動制御信号ＳＡ，ＳＹ，ＳＸのうちアドレス信号ＳＡを処理して表示データ信号を生じ，生じた表示データ信号をアドレス電極ラインに印加する。Ｘ駆動部６４は，制御部６２からの駆動制御信号ＳＡ，ＳＹ，ＳＸのうちＸ駆動制御信号ＳＸを処理してＸ電極ラインに印加する。Ｙ駆動部６５は，制御部６２からの駆動制御信号ＳＡ，ＳＹ，ＳＸのうちＹ駆動制御信号ＳＹを処理してＹ電極ラインに印加する。
【００１４】
上記のようにプラズマディスプレイパネルの駆動において，図１３に示されたようなアドレス−ディスプレイ同時駆動方法によれば，プラズマディスプレイパネルから出射される光の輝度を高めうる利点があるが，ディスプレイ用パルスが周期的に印加される過程でリセットを難しく遂行するためにリセットの性能が落ちる短所がある。
【００１５】
例えば，従来のアドレス−ディスプレイ同時駆動方法でのリセット方法によれば，以前サブフィールドでディスプレイ放電を遂行したセルに対してのみ壁電荷を消去する単純な消去放電がおきる。これにより，以前サブフィールドでディスプレイ放電を遂行したセルには空間電荷が相対的に多くなり，そうでなかったセルには空間電荷が相対的に少なくなる。このような場合，以前サブフィールドでディスプレイ放電を遂行したセルは相対的に低いアドレッシング電圧によって選択されるが，そうでなかったセルは相対的に高いアドレッシング電圧によって選択される。したがって，アドレッシング電圧及びディスプレイ電圧が相対的に高まらねばならないために，プラズマディスプレイ装置の信頼度及び寿命に悪い影響を及ぼしうる。また，以前サブフィールドでディスプレイ放電を遂行したセルとそうでなかったセルとの間のディスプレイ輝度が均一でないためにディスプレイ性能が低下しうる。
【００１６】
【発明が解決しようとする課題】
本発明の目的は，３−電極面放電構造のプラズマディスプレイパネルをアドレス−ディスプレイ同時駆動方法で駆動するにあたり高性能を発揮できるリセット方法を提供することによって，ディスプレイ性能を高めるだけでなく，アドレッシング電圧及びディスプレイ電圧を相対的に低めてプラズマディスプレイ装置の信頼度及び寿命を改善することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するための本発明は，３−電極面放電構造のプラズマディスプレイパネルの全てのＸ及びＹ電極ラインに第１レベルの正極性電圧と負極性電圧とが交互に印加される過程で，それぞれのＸＹ電極ライン対に対して放電セルの状態を均一にするリセット方法として，ライン放電，消去，及び反復段階を含む。
【００１８】
上記ライン放電段階では，第１ＸＹ電極ライン対に相応する直前のサブフィールドが終了して現在のサブフィールドが始まった後，全てのＸ電極ラインに第１レベルの負極性電圧が印加されると同時に，全てのＹ電極ラインに第１レベルの正極性電圧が印加される第１パルス幅周期中の一部時間で，第１レベルより絶対値が高い第２レベルの負極性電圧が第１ＸＹ電極ライン対のＸ電極ラインに印加されると同時に，第１レベルより高い第３レベルの正極性電圧が第１ＸＹ電極ライン対のＹ電極ラインに印加されて，第１ＸＹ電極ライン対に相応する全ての放電セルで放電が起きる。
【００１９】
上記消去段階では，第１ＸＹ電極ライン対に相応する全ての放電セルに形成された壁電荷が消去される。上記反復段階では，残りのＸＹ電極ライン対の各々に対して上記ライン放電及び消去段階が遂行される。
【００２０】
【発明の実施の形態】
以下に，添付した図面を参照して，本発明の望ましい実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２１】
（第１の実施の形態）
図１は，本発明の第１の実施の形態によってアドレス−ディスプレイ同時駆動方法に使われるリセット方法を示すタイムチャートである。図１で参照符号ＳＸ１は，単位フレームＦＲ１で最初にリセット及びアドレッシングを遂行するＸＹ電極ライン対のＸ電極ラインに印加される駆動信号を，ＳＹ１は単位フレームＦＲ１で最初にリセット及びアドレッシングを遂行するＸＹ電極ライン対のＹ電極ラインに印加される駆動信号を，ＳＸ２は単位フレームＦＲ１で２番目にリセット及びアドレッシングを遂行するＸＹ電極ライン対のＸ電極ラインに印加される駆動信号を，ＳＹ２は単位フレームＦＲ１で２番目にリセット及びアドレッシングを遂行するＸＹ電極ライン対のＹ電極ラインに印加される駆動信号を，ＳＸｎは単位フレームＦＲ１で最後にリセット及びアドレッシングを遂行するＸＹ電極ライン対のＸ電極ラインに印加される駆動信号を，ＳＹｎは単位フレームＦＲ１で最後にリセット及びアドレッシングを遂行するＸＹ電極ライン対のＹ電極ラインに印加される駆動信号を，そしてＳＡ１．．．ｍはアドレス駆動部（図１４の６３）から全てのアドレス電極ラインに印加されるディスプレイデータ信号を示す。
【００２２】
図２は，図１のリセット方法を行えるＹ駆動部及びＸ駆動部を示す回路図である。図２で，プラズマディスプレイパネル１を中心に左側回路はＹ駆動部（図１４の６５）を，そして右側回路はＸ駆動部（図１４の６４）を示す。
【００２３】
図２を参照すれば，Ｙ駆動部（図１４の６５）は上部トランジスタＹＵ１，．．．，ＹＵｎ，下部トランジスタＹＬ１，．．．，ＹＬｎ，Ｙエネルギー再生回路ＥＲＹ，Ｙディスプレイ放電用回路ＳＰＹ，及びＹリセット／アドレッシング回路ＲＡを含む。上部トランジスタＹＵ１，．．．，ＹＵｎ及び下部トランジスタＹＬ１，．．．，ＹＬｎは，プラズマディスプレイパネル１の各Ｙ電極ラインＹ１，．．．，Ｙｎに連結される。Ｙエネルギー再生回路ＥＲＹは，Ｙディスプレイ放電用回路ＳＰＹによって全てのＹ電極ラインＹ１，．．．，Ｙｎに同時に印加されるディスプレイ放電用パルスの下降時間にＹ電極ラインＹ１，．．．，Ｙｎ周囲の電荷を回収し，回収された電荷をディスプレイ放電用パルスの上昇時間にＹ電極ラインＹ１，．．．，Ｙｎに印加する。Ｙディスプレイ放電用回路ＳＰＹは，Ｙ電極ラインＹ１，．．．，Ｙｎに第１レベルの正極性電圧Ｖｐｂと負極性電圧Ｖｓｌとを交互に印加する。Ｙエネルギー再生回路ＥＲＹとＹディスプレイ放電用回路ＳＰＹは，上部トランジスタＹＵ１，．．．，ＹＵｎを通じて全てのＹ電極ラインＹ１，．．．，Ｙｎに共通的に適用される。一方，Ｙリセット／アドレッシング回路ＲＡはそれぞれのＹ電極ラインに対するリセット及びアドレッシング時間に本発明によるリセットのための電圧Ｖｒｅ，Ｖｅｌ及びアドレッシングのための電圧Ｖｓｃを出力する。したがって，このＹリセット／アドレッシング回路ＲＡはそれぞれの下部トランジスタＹＬ１，．．．，ＹＬｎを通じてそれぞれのＹ電極ラインに対して個別的に適用される。
【００２４】
上記と類似して，Ｘ駆動部（図１４の６４）は上部トランジスタＸＵ１，．．．，ＸＵｎ，下部トランジスタＸＬ１，．．．，ＸＬｎ，Ｘエネルギー再生回路ＥＲＸ，Ｘディスプレイ放電用回路ＳＰＸ，及びＸリセット回路ＲＥを含む。上部トランジスタＸＵ１，．．．，ＸＵｎ及び下部トランジスタＸＬ１，．．．，ＸＬｎは，プラズマディスプレイパネル１の各Ｘ電極ラインＸ１，．．．，Ｘｎに連結される。Ｘエネルギー再生回路ＥＲＸは，Ｘディスプレイ放電用回路ＳＰＸによって全てのＸ電極ラインＸ１，．．．，Ｘｎに同時に印加されるディスプレイ放電用パルスの下降時間にＸ電極ラインＸ１，．．．，Ｘｎ周囲の電荷を回収し，回収された電荷をディスプレイ放電用パルスの上昇時間にＸ電極ラインＸ１，．．．，Ｘｎに印加する。Ｘディスプレイ放電用回路ＳＰＸは，Ｘ電極ラインＸ１，．．．，Ｘｎに第１レベルの正極性電圧Ｖｐｂと負極性電圧Ｖｓｌとを交互に印加する。Ｘエネルギー再生回路ＥＲＸとＸディスプレイ放電用回路ＳＰＸは，上部トランジスタＸＵ１，．．．，ＸＵｎを通じて全てのＸ電極ラインＸ１，．．．，Ｘｎに共通的に適用される。一方，Ｘリセット回路ＲＥはそれぞれのＸ電極ラインに対するリセット時間に本発明によるリセットのための電圧Ｖｅｈ，Ｖｓｃを出力する。したがって，このＸリセット回路ＲＥはそれぞれの下部トランジスタＸＬ１，．．．，ＸＬｎを通じてそれぞれのＸ電極ラインに対して個別的に適用される。
【００２５】
図１及び図２を参照して，本発明の実施の形態によるアドレス−ディスプレイ同時駆動方法でのリセット方法をより詳細に説明すれば次の通りである。
【００２６】
図１に示されたように，プラズマディスプレイパネルのアドレス−ディスプレイ同時駆動方法では，全てのＸ及びＹ電極ラインＸ１，．．．，Ｘｎ，Ｙ１，．．．，Ｙｎに第１レベルの正極性電圧Ｖｐｂと負極性電圧Ｖｓｌとが交互に印加される過程で，それぞれのＸＹ電極ライン対Ｘ１Ｙ１，Ｘ２Ｙ２，．．．，ＸｎＹｎ）に対してリセット及びアドレッシングが遂行される。
【００２７】
ここで，本発明の実施の形態によるリセット方法は，ライン放電ｔａ〜ｔ１，消去ｔｂ〜ｔｃ及び反復段階を含む。ライン放電段階ｔａ〜ｔ１では，単位フレームＦＲ１で最初にリセット及びアドレッシングを遂行する第１ＸＹ電極ライン対に相応する直前のサブフィールドが終了して現在のサブフィールドが始まった後，全てのＸ電極ラインＸ１，．．．，Ｘｎに第１レベルの負極性電圧Ｖｓｌが印加されると同時に，全てのＹ電極ラインＹ１，．．．，Ｙｎに第１レベルの正極性電圧Ｖｐｂが印加される第１パルス幅周期ｔ０〜ｔ１中の一部時間ｔａ〜ｔ１に，第１ＸＹ電極ライン対（例えば，Ｘ１Ｙ１）の上部トランジスタ（例えば，ＸＵ１，ＹＵ１）がターンオフされ，下部トランジスタ（例えば，ＸＬ１，ＹＬ１）がターンオンされ，Ｘリセット回路ＲＥのトランジスタＳＴ１３がターンオンされ，Ｙリセット／アドレッシング回路ＲＡのトランジスタＳＴ５がターンオンされる。これにより，第１レベルより絶対値が高い第２レベルの負極性電圧Ｖｓｃが第１ＸＹ電極ライン対（例えば，Ｘ１Ｙ１）のＸ電極ラインＸ１に印加されると同時に，第１レベルより高い第３レベルの正極性電圧Ｖｒｅが第１ＸＹ電極ライン対Ｘ１Ｙ１のＹ電極ラインＹ１に印加される。これにより，第１ＸＹ電極ライン対Ｘ１Ｙ１に相応する全ての放電セルで放電を起こして壁電荷が均一に形成され，空間電荷が十分に形成される。
【００２８】
ライン放電段階ｔａ〜ｔ１が遂行される第１パルス幅周期ｔ０〜ｔ１直後の第２パルス幅周期ｔ１〜ｔ２には，第１ＸＹ電極ライン対Ｘ１Ｙ１の上部トランジスタＸＵ１，ＹＵ１がターンオンされ，下部トランジスタＸＬ１，ＹＬ１がターンオフされ，Ｘディスプレイ放電用回路ＳＰＸのトランジスタＳＴ１０がターンオンされ，Ｙディスプレイ放電用回路ＳＰＹのトランジスタＳＴ４がターンオンされる。これにより，全てのＸ電極ラインＸ１，．．．，Ｘｎに第１レベルの正極性電圧Ｖｐｂが印加されると同時に，全てのＹ電極ラインＹ１，．．．，Ｙｎに第１レベルの負極性電圧Ｖｓｌが印加されることによって，第１ＸＹ電極ライン対Ｘ１Ｙ１に相応する全ての放電セルでの壁電荷がより均一に形成され，空間電荷がより十分に形成される。
【００２９】
第２パルス幅周期ｔ１〜ｔ２直後の第３パルス幅周期ｔ２〜ｔ３の一部時間ｔｂ〜ｔｃに遂行される消去段階では，第１ＸＹ電極ライン対Ｘ１Ｙ１の上部トランジスタＸＵ１，ＹＵ１がターンオフされ，下部トランジスタＸＬ１，ＹＬ１がターンオンされ，Ｘリセット回路ＲＥのトランジスタＳＴ１２がターンオンされ，Ｙリセット／アドレッシング回路ＲＡのトランジスタＳＴ７がターンオンされる。これにより，第１レベルより低い第４レベルの正極性電圧Ｖｅｈが第１ＸＹ電極ライン対Ｘ１Ｙ１のＸ電極ラインＸ１に印加されると同時に，第１レベルより低い第５レベルの負極性電圧Ｖｅｌが第１ＸＹ電極ライン対Ｘ１Ｙ１のＹ電極ラインＹ１に印加されることによって，第１ＸＹ電極ライン対Ｘ１Ｙ１に相応する全ての放電セルに形成された壁電荷が消去される。しかし，第１ＸＹ電極ライン対Ｘ１Ｙ１に相応する全ての放電セルに形成された空間電荷は十分に残っている。
【００３０】
上記のようなライン放電及び消去段階は残りのＸＹ電極ライン対の各々に対して順次に遂行される（図１の駆動信号ＳＸ２，ＳＹ２参照）。
【００３１】
図１及び図２を参照して説明されたような本発明の実施の形態によるリセット方法によれば，ライン放電段階ｔａ〜ｔ１で第１ＸＹ電極ライン対Ｘ１Ｙ１に相応する全ての放電セルに放電を起こして壁電荷が均一に形成され，空間電荷が十分に形成される。また，第２パルス幅周期ｔ１〜ｔ２直後の第３パルス幅周期ｔ２〜ｔ３が存在するため，第２パルス幅周期ｔ１〜ｔ２で第１ＸＹ電極ライン対（例えば，Ｘ１Ｙ１）に相応する全ての放電セルに２次放電を起こして壁電荷がより均一に形成され，空間電荷がより十分に形成される。次に，上記消去段階が遂行されれば，第１ＸＹ電極ライン対Ｘ１Ｙ１に相応する全ての放電セルにおいて壁電荷が均一に消去されるが，空間電荷は十分に残っている。また，反復段階が遂行されるにつれて，全てのＸ及びＹ電極ラインＸ１，．．．，Ｘｎ，Ｙ１，．．．，Ｙｎに第１レベルの正極性電圧Ｖｐｂと負極性電圧Ｖｓｌとが交互に印加される過程でも，それぞれのＸＹ電極ライン対に対して上記ライン放電及び消去段階が遂行されうる。このようにアドレス−ディスプレイ同時駆動方法に適した効果的なリセットが遂行されることによって，ディスプレイ性能が高まるだけでなく，アドレッシング電圧及びディスプレイ電圧が相対的に低く設定されてプラズマディスプレイ装置の信頼度及び寿命が改善される。
【００３２】
なお，図１で，ｔｄ〜ｔｅ，ｔｈ〜ｔｉ，及びｔｙ〜ｔｚ時間は，本発明の実施の形態によるリセットが遂行された後に選択された放電セルに壁電荷を形成するアドレッシング時間である。
【００３３】
（第２の実施の形態）
図３は，本発明の第２の実施の形態によってアドレス−ディスプレイ同時駆動方法に使われるリセット方法を示すタイムチャートである。図４は，図３のリセット方法を行えるＹ駆動部（図１４の６５）及びＸ駆動部（図１４の６４）を示す回路図である。図３及び図４において図１及び図２と同じ参照符号は同じ機能の対象を示す。また，図３及び図４の第２の実施の形態は，図１及び図２の第１の実施の形態に比べて消去段階だけが異なる。したがって消去段階での差異点を中心に図３及び図４の第２の実施の形態を説明すれば次の通りである。
【００３４】
消去時間ｔｂ〜ｔｃの前半部ｔｂ〜ｔｂｃで，第１ＸＹ電極ライン対（例えば，Ｘ１Ｙ１）の上部トランジスタ（例えば，ＸＵ１，ＹＵ１）がターンオフされ，下部トランジスタ（例えば，ＸＬ１，ＹＬ１）がターンオンされ，Ｘリセット回路ＲＥのトランジスタＳＴ１２がターンオンされ，Ｙリセット／アドレッシング回路ＲＡのトランジスタＳＴ７がターンオンされ，第１レベルより低い第６レベルの正極性電圧Ｖａが全てのアドレス電極ライン（図１０のＡ１，．．．，Ａｍ）に印加される。すなわち，消去時間ｔｂ〜ｔｃの前半部ｔｂ〜ｔｂｃで，第１レベルより低い第５レベルの負極性電圧Ｖｅｌが第１ＸＹ電極ライン対Ｘ１Ｙ１のＹ電極ラインＹ１に印加されると同時に，第１レベルより低い第６レベルの正極性電圧Ｖａが全てのアドレス電極ラインＡ１，．．．，Ａｍに印加される。これにより，第１ＸＹ電極ライン対Ｘ１Ｙ１のＹ電極ラインＹ１と全てのアドレス電極ラインＡ１，．．．，Ａｍとの間で対向放電がおきるため，前記第１ＸＹ電極ライン対に相応する全ての放電セルに形成された壁電荷が消去される。このような消去動作は次の消去時間（例えば，ｔｆ〜ｔｇ）にも同一に発生する。
【００３５】
（第３の実施の形態）
図５は，本発明の第３の実施の形態によってアドレス−ディスプレイ同時駆動方法に使われるリセット方法を示すタイムチャートである。図６は，図５のリセット方法を行えるＹ駆動部（図１４の６５）及びＸ駆動部（図１４の６４）を示す回路図である。図５及び図６において，図１及び図２と同じ参照符号は同じ機能の対象を示す。また，図５及び図６の第３の実施の形態は，図１及び図２の第１の実施の形態に比べて消去段階だけ異なる。したがって消去段階での差異点を中心に図５及び図６の第３の実施の形態を説明すれば次の通りである。
【００３６】
本実施の形態での消去は，単位パルス幅周期ｔ２〜ｔ３の全ての時間で遂行される。この時間には，第１ＸＹ電極ライン対（例えば，Ｘ１Ｙ１）のＹ電極ラインＹ１の上部トランジスタＹＵ１がターンオフされ，下部トランジスタＹＬ１がターンオンされ，Ｙリセット／アドレッシング回路ＲＡのトランジスタＳＴ１５がターンオンされる。これにより，トランジスタＳＴ１５のソースと連結された抵抗素子Ｒの抵抗値によって，第１ＸＹ電極ライン対Ｘ１Ｙ１のＹ電極ラインＹ１に印加される電圧が第１レベルの負極性電圧Ｖｓｌまたは接地電圧ＧＮＤから第１レベルの正極性電圧Ｖｐｂまで漸進的に上昇するにつれて，第１ＸＹ電極ライン対Ｘ１Ｙ１に相応する全ての放電セルに形成された壁電荷が消去される。ここで，Ｙリセット／アドレッシング回路ＲＡのトランジスタＳＴ１５のドレインに第１レベルより高い第３レベルの正極性電圧Ｖｒｅを印加した場合，トランジスタＳＴ１５のソースと連結された抵抗素子Ｒの抵抗値によって，第１ＸＹ電極ライン対Ｘ１Ｙ１のＹ電極ラインＹ１に印加される電圧が第１レベルの負極性電圧Ｖｓｌまたは接地電圧ＧＮＤから第３レベルの正極性電圧Ｖｒｅまで漸進的に上昇するにつれて，第１ＸＹ電極ライン対Ｘ１Ｙ１に相応する全ての放電セルに形成された壁電荷が消去される。
【００３７】
（第４の実施の形態）
図７は，本発明の第４の実施の形態によってアドレス−ディスプレイ同時駆動方法に使われるリセット方法を示すタイムチャートである。図８は，図７のリセット方法を行えるＹ駆動部（図１４の６５）及びＸ駆動部（図１４の６４）を示す回路図である。図７及び図８において，図１及び図２と同じ参照符号は同じ機能の対象を示す。また，図７及び図８の第４の実施の形態は，図１及び図２の第１の実施の形態に比べて消去段階だけ異なる。したがって，消去段階での差異点を中心に図７及び図８の第４の実施の形態を説明すれば次の通りである。
【００３８】
本実施の形態での消去は，単位パルス幅周期ｔ２〜ｔ３の全ての時間で遂行される。この時間には，第１ＸＹ電極ライン対（例えば，Ｘ１Ｙ１）のＸ電極ラインＸ１の上部トランジスタＸＵ１がターンオフされ，下部トランジスタＸＬ１がターンオンされ，Ｘリセット回路ＲＥのトランジスタＳＴ１６がターンオンされる。これにより，トランジスタＳＴ１６のドレインと連結された抵抗素子Ｒの抵抗値によって，第１ＸＹ電極ライン対Ｘ１Ｙ１のＸ電極ラインＸ１に印加される電圧が第１レベルの正極性電圧Ｖｐｂまたは接地電圧ＧＮＤから第１レベルの負極性電圧Ｖｓｌまで漸進的に下降するにつれて，第１ＸＹ電極ライン対Ｘ１Ｙ１に相応する全ての放電セルに形成された壁電荷が消去される。ここで，Ｘリセット回路ＲＥのトランジスタＳＴ１６のソースに第１レベルより絶対値が高い第２レベルの負極性電圧Ｖｓｃを印加した場合，トランジスタＳＴ１６のドレインと連結された抵抗素子Ｒの抵抗値によって，第１ＸＹ電極ライン対Ｘ１Ｙ１のＸ電極ラインＸ１に印加される電圧が第１レベルの正極性電圧Ｖｐｂまたは接地電圧ＧＮＤから第２レベルの負極性電圧Ｖｓｃまで漸進的に下降するにつれて，第１ＸＹ電極ライン対Ｘ１Ｙ１に相応する全ての放電セルに形成された壁電荷が消去される。
【００３９】
図９は，本発明の実施の形態によるリセット方法が使われた場合に放電セルに印加されるディスプレイ電圧とアドレス電圧間の特性を示す。図１５は，従来の単純なリセット方法が使われた場合に放電セルに印加されるディスプレイ電圧とアドレス電圧間の特性を示す。図９及び図１５で，参照符号Ｖａはいずれか一放電セルのアドレス電極とＹ電極との間に印加されるアドレス電圧，またはいずれか一放電セルのアドレス電極とＸ電極との間に印加されるアドレス電圧を示す。Ｖｓは上記放電セルのＸ及びＹ電極の間に印加されるディスプレイ電圧を示す。Ｖａｙｍａｘは各ディスプレイ電圧Ｖｓに対してＹ電極が走査電極として使われる場合の上限アドレス電圧を，Ｖａｘｍａｘは各ディスプレイ電圧Ｖｓに対してＸ電極が走査電極として使われる場合の上限アドレス電圧を，Ｖａｙｍｉｎは各ディスプレイ電圧Ｖｓに対してＹ電極が走査電極として使われる場合の下限アドレス電圧を，そしてＶａｘｍｉｎは各ディスプレイ電圧Ｖｓに対してＸ電極が走査電極として使われる場合の下限アドレス電圧を示す。一方，参照符号Ｃｐｘは本発明の実施の形態による上限アドレス電圧Ｖａｙｍａｘ，Ｖａｘｍａｘの重畳された特性グラフを，Ｃｐｎは本発明の実施の形態による下限アドレス電圧Ｖａｙｍｉｎ，Ｖａｘｍｉｎの重畳された特性グラフを，Ｃｏｘは従来の技術による上限アドレス電圧Ｖａｙｍａｘ，Ｖａｘｍａｘの重畳された特性グラフを，ＣｏｎｙはＹ電極が走査電極として使われる場合に従来の技術による下限アドレス電圧Ｖａｙｍｉｎの特性グラフを，そしてＣｏｎｘはＸ電極が走査電極として使われる場合に従来の技術による下限アドレス電圧Ｖａｘｍｉｎの特性グラフを示す。
【００４０】
図９及び図１５を参照すれば，本発明の実施の形態によるリセット方法によって下限アドレス電圧Ｖａｙｍｉｎ，Ｖａｘｍｉｎがより低くなるにつれてアドレス電圧Ｖａの余裕度が高くなることが分かる。特に，ディスプレイ電圧Ｖｓが低くなっても下限アドレス電圧Ｖａｙｍｉｎ，Ｖａｘｍｉｎは高まらないことが分かる。ここで，アドレス電圧Ｖａの余裕度は上限アドレス電圧と下限アドレス電圧との差を意味する。
【００４１】
以上説明したように，本発明の実施の形態のリセット方法によれば，ライン放電段階で第１ＸＹ電極ライン対に相応する全ての放電セルに放電を起こして壁電荷及び空間電荷が十分に形成される。これにより，上記消去段階が遂行されれば，第１ＸＹ電極ライン対に相応する全ての放電セルに対して壁電荷が均一に消去されるが，空間電荷は十分に残っている。また，反復段階が遂行されるにつれて，全てのＸ及びＹ電極ラインに正極性電圧と負極性電圧とが交互に印加される過程でも，それぞれのＸＹ電極ライン対に対してライン放電及び消去段階が遂行される。このようにアドレス−ディスプレイ同時駆動方法に適した効果的なリセットが遂行されることによって，ディスプレイ性能が優秀になるだけでなく，アドレッシング電圧及びディスプレイ電圧が相対的に低く設定されてプラズマディスプレイ装置の信頼度及び寿命が改善される。
【００４２】
以上，添付図面を参照しながら本発明のプラズマディスプレイパネルのアドレス−ディスプレイ同時駆動方法におけるリセット方法の好適な実施の形態について説明したが，本発明はこれらの例に限定されない。いわゆる当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４３】
【発明の効果】
本発明により，３−電極面放電構造のプラズマディスプレイパネルをアドレス−ディスプレイ同時駆動方法で駆動する過程で，それぞれのＸＹ電極ライン対に対して個別的に放電セルの状態を均一にするリセット方法が提供できた。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によってアドレス−ディスプレイ同時駆動方法に使われるリセット方法を示すタイミングチャートである。
【図２】図１のリセット方法を行えるＹ駆動部及びＸ駆動部を示す回路図である。
【図３】本発明の第２の実施の形態によってアドレス−ディスプレイ同時駆動方法に使われるリセット方法を示すタイミングチャートである。
【図４】図３のリセット方法を行えるＹ駆動部及びＸ駆動部を示す回路図である。
【図５】本発明の第３の実施の形態によってアドレス−ディスプレイ同時駆動方法に使われるリセット方法を示すタイミングチャートである。
【図６】図５のリセット方法を行えるＹ駆動部及びＸ駆動部を示す回路図である。
【図７】本発明の第４の実施の形態によってアドレス−ディスプレイ同時駆動方法に使われるリセット方法を示すタイミングチャートである。
【図８】図７のリセット方法を行えるＹ駆動部及びＸ駆動部を示す回路図である。
【図９】本発明の実施の形態によるリセット方法が使われた場合に放電セルに印加されるディスプレイ電圧とアドレス電圧との間の特性を示すグラフである。
【図１０】従来の一般的な３−電極面放電方式のプラズマディスプレイパネルの構造を示す内部斜視図である。
【図１１】図１０のパネルのある放電セルの例を示す断面図である。
【図１２】図１０のプラズマディスプレイパネルのＹ電極ラインに対する一般的なアドレス−ディスプレイ分離駆動方法を示すタイミングチャートである。
【図１３】図１０のプラズマディスプレイパネルのＹ電極ラインに対する一般的なアドレス−ディスプレイ同時駆動方法を示すタイミングチャートである。
【図１４】図１０のプラズマディスプレイパネルの一般的な駆動装置を示すブロック図である。
【図１５】従来の単純なリセット方法が使われた場合に放電セルに印加されるディスプレイ電圧とアドレス電圧との間の特性を示すグラフである。
【図１】
0004205919.tif 000002
【図２】
0004205919.tif 000003
【図３】
0004205919.tif 000004
【図４】
0004205919.tif 000005
【図５】
0004205919.tif 000006
【図６】
0004205919.tif 000007
【図７】
0004205919.tif 000008
【図８】
0004205919.tif 000009
【図９】
0004205919.tif 000010
【図１０】
0004205919.tif 000011
【図１１】
0004205919.tif 000012
【図１２】
0004205919.tif 000013
【図１３】
0004205919.tif 000014
【図１４】
0004205919.tif 000015
【図１５】
0004205919.tif 000016