(57)【特許請求の範囲】
【請求項１】
直流電源に接続されて１次側回路を構成する少なくとも１つの主スイッチング素子及びトランスの１次巻線と、前記トランスの１次巻線に電磁的に結合する２次巻線と負荷との間に接続され、２次側回路を構成する少なくとも１つの整流用スイッチング素子とを備え、前記主スイッチング素子のスイッチング動作に同期して前記整流用スイッチング素子を駆動することにより、前記２次側回路から前記負荷に直流出力を供給する同期整流型ＤＣ−ＤＣコンバータにおいて、
前記１次側回路に流れる電流を検出する電流検出手段と、バイアス電圧を発生するバイアス手段と、前記トランスの励磁電流に対応する電圧に比例する傾斜信号を発生する傾斜信号発生手段と、前記電流検出手段の検出電圧が前記バイアス手段のバイアス電圧と前記傾斜電圧発生手段の傾斜信号との重畳信号の電圧を超えたとき、前記整流用スイッチング素子を駆動する比較手段とを備えたことを特徴とする同期整流型ＤＣ−ＤＣコンバータ。
【請求項２】
直流電源に接続されて１次側回路を構成する少なくとも１つの主スイッチング素子及びトランスの１次巻線と、前記トランスの１次巻線に電磁的に結合する２次巻線と負荷との間に接続され、２次側回路を構成する少なくとも１つの整流用スイッチング素子とを備え、前記主スイッチング素子のスイッチング動作に同期して前記整流用スイッチング素子を駆動することにより、前記２次側回路から前記負荷に直流出力を供給する同期整流型ＤＣ−ＤＣコンバータにおいて、
前記１次側回路に流れる電流を検出する電流検出手段と、バイアス電圧を発生するバイアス手段と、前記トランスの励磁電流に対応する電圧に比例する傾斜信号を発生する傾斜信号発生手段と、前記電流検出手段の検出電圧と前記傾斜電圧発生手段の傾斜信号との重畳信号の電圧が前記バイアス手段のバイアス電圧を超えたとき、前記整流用スイッチング素子を駆動する比較手段とを備えたことを特徴とする同期整流型ＤＣ−ＤＣコンバータ。
【請求項３】
前記傾斜信号発生手段は、前記トランスの２次巻線又は該２次巻線の電圧に相当する電圧を出力する巻線に接続され、該巻線の電圧の半周期毎に傾斜が反転する傾斜信号を出力する積分回路で構成される請求項１又は２に記載の同期整流型ＤＣ−ＤＣコンバータ。
【請求項４】
前記傾斜信号発生手段は、前記トランスの２次巻線又は該２次巻線の電圧に相当する電圧を出力する巻線に接続され、該巻線の電圧の周波数に同期するパルス信号を出力する周波数信号発生手段と、該周波数信号発生手段の出力パルス信号の半周期毎に傾斜が反転する傾斜信号を出力する積分回路とを有する請求項１又は２に記載の同期整流型ＤＣ−ＤＣコンバータ。
【請求項５】
前記傾斜信号発生手段は、前記主スイッチング素子のスイッチング周波数の基準となる発振器の出力パルス信号を該出力パルス信号の半周期毎に傾斜が反転する傾斜信号に変換する波形変換手段で構成される請求項１又は２に記載の同期整流型ＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、２次側回路でのスイッチング損失を低減することにより変換効率を向上する同期整流型ＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】  直流電源に接続されて１次側回路を構成する少なくとも１つの主スイッチング素子及びトランスの１次巻線と、トランスの１次巻線に電磁的に結合する２次巻線と、２次巻線と負荷との間に接続され２次側回路を構成する少なくとも１つの整流用スイッチング素子とを備え、主スイッチング素子のスイッチング動作に同期して整流用スイッチング素子を駆動することにより２次側回路から負荷に直流出力を供給する同期整流型ＤＣ−ＤＣコンバータは、従来から高効率のスイッチング電源装置として知られている。図１４に示す従来の同期整流型ＤＣ−ＤＣコンバータは、直流電源（１）に対して直列に接続された第１及び第２の主スイッチング素子としての第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）と、第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）の接続点と直流電源（１）の負極端子との間に接続されたトランス（４）の１次巻線（４ａ）と、トランス（４）の１次巻線（４ａ）と直列に接続された電流共振用コンデンサ（５）と、第１の主ＭＯＳ−ＦＥＴ（２）のドレイン−ソース間に接続された電圧擬似共振用コンデンサ（６）と、トランス（４）の２次巻線（４ｂ，４ｃ）に接続された第１及び第２の整流用スイッチング素子としての第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）と、第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）のソース−ドレイン間に各々接続された第１及び第２の出力整流ダイオード（９，１０）と、トランス（４）の２次巻線（４ｂ，４ｃ）の中間タップと第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）のソースとの間に接続された出力平滑コンデンサ（１１）とを備えている。第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）、トランス（４）の１次巻線（４ａ）、電流共振用コンデンサ（５）、電圧擬似共振用コンデンサ（６）は、１次側回路を構成し、トランス（４）の２次巻線（４ｂ，４ｃ）、第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）、第１及び第２の出力整流ダイオード（９，１０）、出力平滑コンデンサ（１１）は、２次側回路を構成する。【０００３】  トランス（４）は、１次巻線（４ａ）に電磁的に結合する駆動巻線（４ｄ）と、１次巻線（４ａ）に直列に接続された漏洩インダクタンス（４ｅ）とを有し、漏洩インダクタンス（４ｅ）は電流共振用リアクトルとして作用する。整流ダイオード（１２）及び平滑コンデンサ（１３）が接続された駆動巻線（４ｄ）は、制御回路（２１）の駆動電源端子（ＶＣＣ）に駆動用の直流電力を供給する。直流電源（１）の正極端子と平滑コンデンサ（１３）との間に接続された起動抵抗（１４）を介して、装置起動時に直流電源（１）から流れる電流により平滑コンデンサ（１３）を充電し、制御回路（２１）を起動させる。第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）の接続点と起動抵抗（１４）との間に直列に接続された整流ダイオード（１５）及び平滑コンデンサ（１６）は、チャージポンプ回路を構成し、制御回路（２１）のハイサイド側の電源端子（ＶＢ，ＶＳ）間に直流電力を供給する。直流出力電圧Ｖ０を検出する出力電圧検出回路（１７）は、出力平滑コンデンサ（１１）の両端に接続され、トランス（４）の２次巻線（４ｂ，４ｃ）の中間タップと出力電圧検出回路（１７）との間にフ��トカプラ（１８）を構成するフォトダイオード（１９）が接続される。フォトダイオード（１９）の検出出力信号は、フォトカプラ（１８）を構成するフォトトランジスタ（２０）に付与され、フォトトランジスタ（２０）は、制御回路（２１）の帰還信号入力端子（ＶＦＢ）に接続される。【０００４】  制御回路（２１）は、発振器（２２）と、発振器（２２）の出力を受信するＤフリップフロップ（２３）と、Ｄフリップフロップ（２３）の一方の出力端子に接続された第１のデッドタイム付加回路（２４）と、第１のデッドタイム付加回路（２４）の出力を受信するローサイド側バッファ増幅器（２５）と、Ｄフリップフロップ（２３）の他方の出力端子に接続された第２のデッドタイム付加回路（２６）と、第２のデッドタイム付加回路（２６）の出力を受信するレベル変換回路（２７）と、レベル変換回路（２７）の出力を受信するハイサイド側バッファ増幅器（２８）とを備えている。発振器（２２）は、フォトカプラ（１８）を介して帰還信号入力端子（ＶＦＢ）に入力される出力電圧検出回路（１７）の検出出力信号の電圧レベルに応じて周波数が変化するパルス信号を出力する。Ｄフリップフロップ（２３）は、発振器（２２）から出力されるパルス信号からハイサイド側の第２の駆動パルス信号ＶＧ２及びその反転信号であるローサイド側の第１の駆動パルス信号ＶＧ１を生成する。第１のデッドタイム付加回路（２４）は、Ｄフリップフロップ（２３）の一方の出力端子から出力される第１の駆動パルス信号ＶＧ１に一定時間のデッドタイムを付加する。ローサイド側バッファ増幅器（２５）は、デッドタイムが付加された第１の駆動パルス信号ＶＧ１を第１の主ＭＯＳ−ＦＥＴ（２）のゲートに付与する。第２のデッドタイム付加回路（２６）は、Ｄフリップフロップ（２３）の他方の出力端子から出力される第２の駆動パルス信号ＶＧ２に一定時間のデッドタイムを付加する。レベル変換回路（２７）は、デッドタイムが付加された第２の駆動パルス信号ＶＧ２の電圧レベルを変換する。ハイサイド側バッファ増幅器（２８）は、レベル変換回路（２７）から出力される第２の駆動パルス信号ＶＧ２を第２の主ＭＯＳ−ＦＥＴ（３）のゲートに付与する。これにより、出力電圧検出回路（１７）の検出出力信号の電圧レベルに応じて制御回路（２１）からＰＦＭ（パルス周波数変調）制御された第１及び第２の駆動パルス信号ＶＧ１，ＶＧ２がそれぞれ第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）の各ゲートに付与されるので、出力電圧検出回路（１７）の検出出力信号の電圧レベルに対応する周波数で第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）を交互にオン・オフ動作させることができる。【０００５】  第１の主ＭＯＳ−ＦＥＴ（２）のゲートは、第１のコンデンサ（２９）及び第１のパルストランス（３１）を介して第１の整流用ＭＯＳ−ＦＥＴ（７）のゲートに接続され、第２の主ＭＯＳ−ＦＥＴ（３）のゲートは、第２のコンデンサ（３０）及び第２のパルストランス（３４）を介して第２の整流用ＭＯＳ−ＦＥＴ（８）のゲートに接続される。このため、制御回路（２１）から出力される第１の駆動パルス信号ＶＧ１は、第１のコンデンサ（２９）を介して第１のパルストランス（３１）���１次巻線（３２）に入力され、２次巻線（３３）から第１の駆動パルス信号ＶＧ１と同一波形の第１の同期駆動パルス信号ＶＳＣ１が発生して第１の整流用ＭＯＳ−ＦＥＴ（７）のゲートに付与される。一方、第２の駆動パルス信号ＶＧ２は、第２のコンデンサ（３０）を介して第２のパルストランス（３４）の１次巻線（３５）に入力され、２次巻線（３６）から第２の駆動パルス信号ＶＧ２と同一波形の第２の同期駆動パルス信号ＶＳＣ２が発生して第２の整流用ＭＯＳ−ＦＥＴ（８）のゲートに付与される。これにより、１次側の第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）のオン・オフ動作に同期して、２次側の第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）がそれぞれオン・オフ駆動され、２次側回路の出力端子間に発生する略一定レベルの直流出力電圧Ｖ０が図示しない負荷に供給される。【０００６】  図１４に示す同期整流型ＤＣ−ＤＣコンバータの動作は以下の通りである。図示しない電源スイッチをオンすると、直流電源（１）から起動抵抗（１４）を介して平滑コンデンサ（１３）が充電される。平滑コンデンサ（１３）の充電電圧が制御回路（２１）の起動電圧に達すると、制御回路（２１）が動作を開始する。このとき、制御回路（２１）から第１及び第２の駆動パルス信号ＶＧ１，ＶＧ２が出力され、それぞれ第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）の各ゲートに付与され、第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）がオン・オフ動作を開始する。第２の主ＭＯＳ−ＦＥＴ（３）がオン状態のときは、直流電源（１）、第２の主ＭＯＳ−ＦＥＴ（３）、トランス（４）の漏洩インダクタンス（４ｅ）、１次巻線（４ａ）、電流共振用コンデンサ（５）及び直流電源（１）の経路で１次側回路に電流ＩＱ２が流れる。電流ＩＱ２は、電流共振用コンデンサ（５）の静電容量及びトランス（４）の漏洩インダクタンス（４ｅ）で決定される共振周波数の共振電流とトランス（４）の１次巻線（４ａ）の励磁電流との合成電流となる。また、第２の主ＭＯＳ−ＦＥＴ（３）のオンに同期して第２の整流用ＭＯＳ−ＦＥＴ（８）がオン状態となり、トランス（４）の２次巻線（４ｃ）から第２の出力整流ダイオード（１０）と第２の整流用ＭＯＳ−ＦＥＴ（８）との並列回路を介して出力平滑コンデンサ（１１）及び図示しない負荷に前記の共振電流と略同様の電流ＩＳ２が流れる。【０００７】  電流ＩＱ２が流れる間に第２の主ＭＯＳ−ＦＥＴ（３）をオフ状態にすると、第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）のドレイン−ソース間の電圧ＶＱ１，ＶＱ２は、電圧擬似共振用コンデンサ（６）の静電容量及びトランス（４）の図示しない励磁インダクタンスと漏洩インダクタンス（４ｅ）との合成インダクタンスで決定される共振周波数の擬似共振電圧となる。これと同時に、第２の主ＭＯＳ−ＦＥＴ（３）に流れるトランス（４）の１次巻線（４ａ）の励磁電流は、第１の主ＭＯＳ−ＦＥＴ（２）のドレイン−ソース間の図示しない寄生ダイオードに転流する。寄生ダイオードへの転流期間中に第１の主ＭＯＳ−ＦＥＴ（２）をオン状態に切り換えると、第１の主ＭＯＳ−ＦＥＴ（２）の寄生ダイオードに流れる電流はそのまま減少し、極性が反転して第１の主ＭＯＳ−ＦＥＴ（２）に電流ＩＱ１が流れる。第１の主ＭＯＳ−ＦＥＴ（２）に流れる電流ＩＱ１は、第２の主ＭＯＳ−ＦＥＴ（３）に流れる電流ＩＱ２とは逆極性で電流共振用コンデンサ（５）の静電容量及びトランス（４）の漏洩インダクタンス（４ｅ）で決定される共振周波数の共振電流とトランス（４）の１次巻線（４ａ）の励磁電流との合成電流となる。また、第１の主ＭＯＳ−ＦＥＴ（２）のオンに同期して第１の整流用ＭＯＳ−ＦＥＴ（７）がオン状態となり、トランス（４）の２次巻線（４ｂ）から第１の出力整流ダイオード（９）と第１の整流用ＭＯＳ−ＦＥＴ（７）との並列回路を介して出力平滑コンデンサ（１１）及び図示しない負荷に前記の共振電流と略同様の電流ＩＳ１が流れる。【０００８】  電流ＩＱ１が流れる間に第１の主ＭＯＳ−ＦＥＴ（２）をオフ状態に切り換えると、第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）のドレイン−ソース間の電圧ＶＱ１，ＶＱ２は、電圧擬似共振用コンデンサ（６）の静電容量及びトランス（４）の図示しない励磁インダクタンスと漏洩インダクタンス（４ｅ）との合成インダクタンスで決定される共振周波数の擬似共振電圧となる。これと同時に、第１の主ＭＯＳ−ＦＥＴ（２）に流れるトランス（４）の１次巻線（４ａ）の励磁電流は、第２の主ＭＯＳ−ＦＥＴ（３）のドレイン−ソース間の図示しない寄生ダイオードに転流する。寄生ダイオードへの転流期間中に第２の主ＭＯＳ−ＦＥＴ（３）をオン状態に切り換えると、第２の主ＭＯＳ−ＦＥＴ（３）の寄生ダイオードに流れる電流はそのまま減少し、極性が反転して第２の主ＭＯＳ−ＦＥＴ（３）に電流ＩＱ２が流れる。図１５（Ａ）、（Ｂ）及び（Ｃ）は、それぞれ第１の主ＭＯＳ−ＦＥＴ（２）のドレイン−ソース間の電圧ＶＱ１、第１の主ＭＯＳ−ＦＥＴ（２）に流れる電流ＩＱ１及びトランス（４）の２次巻線（４ｂ）に流れる電流ＩＳ１の各波形を示す。【０００９】  これ以降は、前記同期整流動作が繰り返され、略一定レベルの直流出力電圧Ｖ０が２次側回路から図示しない負荷に印加される。また、第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）のスイッチング周波数は、トランス（４）の漏洩インダクタンス（４ｅ）と電流共振用コンデンサ（５）の静電容量とで決定される共振周波数より高いため、第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）のスイッチング周波数を上昇させることにより、図示しない負荷に供給される直流出力を制限できる。前記と略類似の構成を有する同期整流型ＤＣ−ＤＣコンバータは、例えば下記の特許文献１に開示されている。
【特許文献１】特開２０００−２３４５５号公報（第５頁、図３）
【発明の開示】
【発明が解決しようとする課題】
【００１０】  ところで、図１４に示す従来の同期整流型ＤＣ−ＤＣコンバータでは、トランス（４）の２次側回路の第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）をオン状態にするタイミングを１次側回路の第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）のターンオンにそれぞれ同期させるため、図１５（Ｃ）及び（Ａ）に示すように、トランス（４）の２次側回路に流れる電流ＩＳ１，ＩＳ２は、１次側回路の第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）のオン期間と一致しない。このため、２次側回路の第１及び第２の出力整流ダイオード（９，１０）に電流が流れない期間に第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）がオン状態となるため、出力平滑コンデンサ（１１）からトランス（４）の２次巻線（４ｂ，４ｃ）に向かう方向に流れる逆電流が発生する。この逆電流は、更にトランス（４）の１次側と２次側との間を往復する循環電流となり、１次側の第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）及び２次側の第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）で無用なスイッチング損失を発生するため、同期整流型ＤＣ−ＤＣコンバータの変換効率が低下する欠点があった。【００１１】  そこで、本発明は、２次側回路でのスイッチング損失を低減して変換効率を向上できる同期整流型ＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明による同期整流型ＤＣ−ＤＣコンバータは、直流電源(1)に接続されて１次側回路を構成する少なくとも１つの主スイッチング素子(2,3)及びトランス(4)の１次巻線(4a)と、トランス(4)の１次巻線(4a)に電磁的に結合する２次巻線(4b,4c)と負荷との間に接続され２次側回路を構成する少なくとも１つの整流用スイッチング素子(7,8)と、１次側回路に流れる電流(IQ1,IQ2)を検出する電流検出手段(51)と、バイアス電圧(VBS1,VBS2)を発生するバイアス手段(53,54)と、トランス(4)の励磁電流に対応する電圧に比例する傾斜信号(VRP)を発生する傾斜信号発生手段と、電流検出手段(51)の検出電圧(VDT)がバイアス手段(53,54)のバイアス電圧(VBS1,VBS2)と傾斜電圧発生手段の傾斜信号(VRP)との重畳信号の電圧を超えたとき、整流用スイッチング素子(7,8)を駆動する比較手段(55,57)とを備え、主スイッチング素子(2,3)のスイッチング動作に同期して整流用スイッチング素子(7,8)を駆動することにより２次側回路から負荷に直流出力(VO)を供給する。
【００１３】
これにより、２次側回路に流れる整流出力電流(IS1,IS2)に比例して整流用スイッチング素子(7,8)が駆動されるため、無用な循環電流による電力損失が発生しない。このため、２次側回路を構成する整流用スイッチング素子(7,8)で発生する電力損失を最小限に抑制して同期整流型ＤＣ−ＤＣコンバータの変換効率を向上することができる。
【００１４】
本発明による他の同期整流型ＤＣ−ＤＣコンバータは、１次側回路に流れる電流(IQ1,IQ2)を検出する電流検出手段(51)と、バイアス電圧(VBS1,VBS2)を発生するバイアス手段(53,54)と、トランス(4)の励磁電流に対応する電圧に比例する傾斜信号(VRP)を発生する傾斜信号発生手段と、電流検出手段(51)の検出電圧(VDT)と傾斜電圧発生手段の傾斜信号(VRP)との重畳信号の電圧がバイアス手段(53,54)のバイアス電圧(VBS1,VBS2)を超えたとき、整流用スイッチング素子(7,8)を駆動する比較手段(55,57)とを備える。傾斜信号発生手段の傾斜信号(VRP)の波形がトランス(4)の１次巻線(4a)に流れる励磁電流の波形と略相似になるため、電流検出手段(51)にて検出された１次側回路の電流(IQ1,IQ2)に含まれるトランス(4)の励磁電流成分を相殺することができる。このため、２次側回路に流れる整流出力電流(IS1,IS2)に正確に比例させて整流用スイッチング素子(7,8)を効率よく駆動することができる。
【発明の効果】
【００１５】
本発明によれば、２次側回路に流れる整流出力電流に比例して整流用スイッチング素子が駆動されるので、無用な循環電流による電力損失が発生せず、２次側回路の整流用スイッチング素子で発生する電力損失を最小限に抑えて同期整流型ＤＣ−ＤＣコンバータの変換効率を向上することができる。トランスの励磁電流に対応する電圧に比例する傾斜信号を発生する傾斜信号発生手段を設けるため、電流検出手段にて検出された１次側回路の電流に含まれるトランスの励磁電流成分が傾斜信号により相殺されるので、２次側回路に流れる整流出力電流に正確に比例させて整流用スイッチング素子を効率よく駆動することができる。バイアス手段のバイアス電圧は、トランスの励磁電流成分より小さい範囲を含む任意のバイアス電圧でよいため、バイアス手段のバイアス電圧を低い値に設定できる利点がある。特に、電流共振方式の同期整流型ＤＣ−ＤＣコンバータに本発明を適用する場合は、低耐圧でオン抵抗の低い整流用スイッチング素子を使用できるので、安価で且つ変換効率の極めて高い同期整流型ＤＣ−ＤＣコンバータの実現が可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明による同期整流型ＤＣ−ＤＣコンバータを電流共振方式の同期整流型ＤＣ−ＤＣコンバータに適用した一実施の形態を示す電気回路図
【図２】図１の電流検出用抵抗の検出電圧と各整流用ＭＯＳ−ＦＥＴの同期駆動パルス信号との関係を示すタイムチャート
【図３】図１の各部の電圧及び電流を示す波形図
【図４】図１の同期整流型ＤＣ−ＤＣコンバータの変更実施の形態を示す電気回路図
【図５】図４の同期整流型ＤＣ−ＤＣコンバータの変更実施の形態を示す電気回路図
【図６】本発明による同期整流型ＤＣ−ＤＣコンバータの第２の実施の形態を示す電気回路図
【図７】図６の各部の電圧を示す波形図
【図８】本発明による同期整流型ＤＣ−ＤＣコンバータの第３の他の実施の形態を示す電気回路図
【図９】図８の各部の電圧を示す波形図
【図１０】図８の同期整流型ＤＣ−ＤＣコンバータの変更実施の形態を示す電気回路図
【図１１】同期整流型ＤＣ−ＤＣコンバータの第４の実施の形態を示す電気回路図
【図１２】第４の実施の形態の同期整流型ＤＣ−ＤＣコンバータを変更した第５の実施の形態を示す電気回路図
【図１３】本発明による同期整流型ＤＣ−ＤＣコンバータの変形例を示す電気回路図
【図１４】従来の同期整流型ＤＣ−ＤＣコンバータの一例を示す電気回路図
【図１５】図１４の各部の電圧及び電流を示す波形図
【符号の説明】
【００１７】  （１）‥直流電源、（２）‥第１の主ＭＯＳ−ＦＥＴ（第１の主スイッチング素子）、（３）‥第２の主ＭＯＳ−ＦＥＴ（第２の主スイッチング素子）、（４）‥トランス、（４ａ）‥１次巻線、（４ｂ，４ｃ）‥２次巻線、（４ｄ）‥駆動巻線、（４ｅ）‥漏洩インダクタンス、（５）‥電流共振用コンデンサ、（６）‥電圧擬似共振用コンデンサ、（７）‥第１の整流用ＭＯＳ−ＦＥＴ（第１の整流用スイッチング素子）、（８）‥第２の整流用ＭＯＳ−ＦＥＴ（第２の整流用スイッチング素子）、（９）‥第１の出力整流ダイオード、（１０）‥第２の出力整流ダイオード、（１１）‥出力平滑コンデンサ、（１２）‥整流ダイオード、（１３）‥平滑コンデンサ、（１４）‥起動抵抗、（１５）‥整流ダイオード、（１６）‥平滑コンデンサ、（１７）‥出力電圧検出回路、（１８）‥フォトカプラ、（１９）‥フォトダイオード、（２０）‥フォトトランジスタ、（２１）‥制御回路、（２２）‥発振器、（２３）‥Ｄフリップフロップ、（２４）‥第１のデッドタイム付加回路、（２５）‥ローサイド側バッファ増幅器、（２６）‥第２のデッドタイム付加回路、（２７）‥レベル変換回路、（２８）‥ハイサイド側バッファ増幅器、（２９）‥第１のコンデンサ、（３０）‥第２のコンデンサ、（３１）‥第１のパルストランス、（３２）‥１次巻線、（３３）‥２次巻線、（３４）‥第２のパルストランス、（３５）‥１次巻線、（３６）‥２次巻線、（３７）‥他の電流共振用コンデンサ、（３８）‥他の電圧擬似共振用コンデンサ、（３９）‥電流共振用リアクトル、（５１）‥電流検出用トランス（電流検出手段）、（５２）‥電流検出用抵抗、（５３）‥第１の直流バイアス電源（バイアス手段）、（５４）‥第２の直流バイアス電源（バイアス手段）、（５５）‥第１の比較器（第１の比較手段）、（５６）‥第１のバッファ増幅器、（５７）‥第２の比較器（第２の比較手段）、（５８）‥第２のバッファ増幅器、（５９）‥バイアス電源、（６０）‥オペアンプ（周波数信号発生手段）、（６１）‥抵抗、（６２）‥積分コンデンサ、（６３）‥駆動用電源、（６４）‥波形変換回路（波形変換手段）、（６５）‥分流用コンデンサ、（６６）‥電圧変換用抵抗、（６７，６８，７０）‥抵抗、（６９）‥バイアス電源
【発明を実施するための最良の形態】
【００１８】  以下、同期整流型ＤＣ−ＤＣコンバータを電流共振方式の同期整流型ＤＣ−ＤＣコンバータに適用した本発明による５つの実施の形態を図１〜図１２について説明する。図１〜図１２では、図１４及び図１５に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。【００１９】  図１に示すように、本発明の第１の実施の形態を示す同期整流型ＤＣ−ＤＣコンバータは、トランス（４）の１次側回路に流れる電流ＩＱ１，ＩＱ２を検出する電流検出手段となる電流検出用トランス（ＣＴ：Ｃｕｒｒｅｎｔ  Ｔｒａｎｓｆｏｒｍｅｒ）（５１）と、電流検出用トランス（５１）の検出電流をそれに対応する電圧ＶＤＴに変換する電流検出用抵抗（５２）と、トランス（４）の励磁電流に対応する電圧よりも大きいバイアス電圧ＶＢＳ１，ＶＢＳ２を発生するバイアス手段としての第１及び第２の直流バイアス電源（５３，５４）と、非反転入力端子（＋）に入力される電流検出用抵抗（５２）の検出電圧ＶＤＴが反転入力端子（−）に入力される第１の直流バイアス電源（５３）のバイアス電圧ＶＢＳ１を超えたときに第１の整流用ＭＯＳ−ＦＥＴ（７）をオン状態にする第１の同期駆動パルス信号ＶＳＣ１を出力する第１の比較手段としての第１の比較器（５５）と、第１の比較器（５５）の第１の同期駆動パルス信号ＶＳＣ１を第１の整流用ＭＯＳ−ＦＥＴ（７）のゲートに付与する第１のバッファ増幅器（５６）と、反転入力端子（−）に入力される電流検出用抵抗（５２）の検出電圧ＶＤＴが非反転入力端子（＋）に入力される第２の直流バイアス電源（５４）のバイアス電圧ＶＢＳ２を超えたときに第２の整流用ＭＯＳ−ＦＥＴ（８）をオン状態にする第２の同期駆動パルス信号ＶＳＣ２を出力する第２の比較手段としての第２の比較器（５７）と、第２の比較器（５７）の第２の同期駆動パルス信号ＶＳＣ２を第２の整流用ＭＯＳ−ＦＥＴ（８）のゲートに付与する第２のバッファ増幅器（５８）とを備えている。第１の直流バイアス電源（５３）は、陰極端子が接地され且つ陽極端子が第１の比較器（５５）の反転入力端子（−）に接続される。第２の直流バイアス電源（５４）は、陽極端子が接地され且つ陰極端子が第２の比較器（５７）の非反転入力端子（＋）に接続される。電流検出用トランス（５１）の右端の２つの黒点は、第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）の接続点とトランス（４）の１次巻線（４ａ）との間のライン上に接続される図示しない１次巻線及び電流検出用抵抗（５２）の両端に接続される２次巻線が互いに同極性であることを示す。その他の構成は、第１及び第２のコンデンサ（２９，３０）と第１及び第２のパルストランス（３１，３４）を省略した点を除き、図１４に示す従来の同期整流型ＤＣ−ＤＣコンバータと略同様である。【００２０】  上記の構成において、第２の主ＭＯＳ−ＦＥＴ（３）がオン状態のときは、直流電源（１）、第２の主ＭＯＳ−ＦＥＴ（３）、トランス（４）の漏洩インダクタンス（４ｅ）、１次巻線（４ａ）、電流共振用コンデンサ（５）及び直流電源（１）の経路で１次側回路に電流ＩＱ２が流れる。このときの電流ＩＱ２は、電流共振用コンデンサ（５）の静電容量及びトランス（４）の漏洩インダクタン���（４ｅ）で決定される共振周波数の共振電流とトランス（４）の１次巻線（４ａ）の励磁電流との合成電流となる。１次側回路に流れる電流ＩＱ２は電流検出用トランス（５１）にて検出され、更に電流検出用抵抗（５２）によりその検出電流に対応する電圧ＶＤＴに変換される。即ち、電流検出用抵抗（５２）の両端には、図２（Ａ）に示すように接地（グランド）電圧０Ｖを基準電位として電流検出用トランス（５１）の検出電流に比例して変化する電圧ＶＤＴが発生する。電流検出用抵抗（５２）の検出電圧ＶＤＴは第２の比較器（５７）の反転入力端子（−）に入力され、非反転入力端子（＋）に入力される第２の直流バイアス電源（５４）のバイアス電圧ＶＢＳ２と比較される。図２（Ａ）に示すように、電流検出用抵抗（５２）の検出電圧ＶＤＴが第２の直流バイアス電源（５４）のバイアス電圧ＶＢＳ２より低くなると、図２（Ｂ）に示すように、第２の比較器（５７）から第２のバッファ増幅器（５８）を介して第２の整流用ＭＯＳ−ＦＥＴ（８）のゲートに高い電圧（Ｈ）レベルの第２の同期駆動パルス信号ＶＳＣ２が付与され、第２の整流用ＭＯＳ−ＦＥＴ（８）がオン状態となる。これにより、トランス（４）の２次巻線（４ｃ）から第２の出力整流ダイオード（１０）と第２の整流用ＭＯＳ−ＦＥＴ（８）との並列回路を介して出力平滑コンデンサ（１１）及び図示しない負荷に前記の共振電流と略同様の電流ＩＳ２が流れる。【００２１】  電流ＩＱ２が流れる間に第２の主ＭＯＳ−ＦＥＴ（３）をオフ状態にすると、第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）のドレイン−ソース間の電圧ＶＱ１，ＶＱ２は、電圧擬似共振用コンデンサ（６）の静電容量及びトランス（４）の図示しない励磁インダクタンスと漏洩インダクタンス（４ｅ）との合成インダクタンスで決定される共振周波数の擬似共振電圧となる。これと同時に、第２の主ＭＯＳ−ＦＥＴ（３）に流れるトランス（４）の１次巻線（４ａ）の励磁電流は、第１の主ＭＯＳ−ＦＥＴ（２）のドレイン−ソース間の図示しない寄生ダイオードに転流する。この転流期間中に第１の主ＭＯＳ−ＦＥＴ（２）をオン状態にすると、第１の主ＭＯＳ−ＦＥＴ（２）の寄生ダイオードに流れる電流は、そのまま減少し、極性が反転して第１の主ＭＯＳ−ＦＥＴ（２）に電流ＩＱ１が流れる。このとき、１次側回路に流れる電流ＩＱ１は、第２の主ＭＯＳ−ＦＥＴ（３）に流れる電流ＩＱ２とは逆極性で電流共振用コンデンサ（５）の静電容量及びトランス（４）の漏洩インダクタンス（４ｅ）で決定される共振周波数の共振電流とトランス（４）の１次巻線（４ａ）の励磁電流との合成電流となる。１次側回路に流れる電流ＩＱ１は電流検出用トランス（５１）にて検出され、更に電流検出用抵抗（５２）によりその検出電流に対応する電圧ＶＤＴに変換される。即ち、電流検出用抵抗（５２）の両端には、図２（Ａ）に示すように接地（グランド）電圧０Ｖを基準電位として電流検出用トランス（５１）の検出電流に比例して変化する電圧ＶＤＴが発生する。電流検出用抵抗（５２）の検出電圧ＶＤＴは、第１の比較器（５５）の非反転入力端子（＋）に入力され、反転入力端子（−）に入力される第１の直流バイアス電源（５３）のバイアス電圧��ＢＳ１と比較される。図２（Ａ）に示すように、電流検出用抵抗（５２）の検出電圧ＶＤＴが第１の直流バイアス電源（５３）のバイアス電圧ＶＢＳ１より高くなると、図２（Ｃ）に示すように、第１の比較器（５５）から第１のバッファ増幅器（５６）を介して第１の整流用ＭＯＳ−ＦＥＴ（７）のゲートに高い電圧（Ｈ）レベルの第１の同期駆動パルス信号ＶＳＣ１が付与され、第１の整流用ＭＯＳ−ＦＥＴ（７）がオン状態となる。これにより、トランス（４）の２次巻線（４ｂ）から第１の出力整流ダイオード（９）と第１の整流用ＭＯＳ−ＦＥＴ（７）との並列回路を介して出力平滑コンデンサ（１１）及び図示しない負荷に前記の共振電流と略同様の電流ＩＳ１が流れる。【００２２】  電流ＩＱ１が流れる間に第１の主ＭＯＳ−ＦＥＴ（２）をオフ状態にすると、第１及び第２の主ＭＯＳ−ＦＥＴ（２，３）のドレイン−ソース間の電圧ＶＱ１，ＶＱ２は電圧擬似共振用コンデンサ（６）の静電容量及びトランス（４）の図示しない励磁インダクタンスと漏洩インダクタンス（４ｅ）との合成インダクタンスで決定される共振周波数の擬似共振電圧となる。これと同時に、第１の主ＭＯＳ−ＦＥＴ（２）に流れるトランス（４）の１次巻線（４ａ）の励磁電流は、第２の主ＭＯＳ−ＦＥＴ（３）のドレイン−ソース間の図示しない寄生ダイオードに転流する。この転流期間中に第２の主ＭＯＳ−ＦＥＴ（３）をオン状態にすると、第２の主ＭＯＳ−ＦＥＴ（３）の寄生ダイオードに流れる電流はそのまま減少し、極性が反転して第２の主ＭＯＳ−ＦＥＴ（３）に電流ＩＱ２が流れる。これ以降は、前記同期整流動作が繰り返され、略一定レベルの直流出力電圧Ｖ０が２次側回路から図示しない負荷に供給される。図３（Ａ）、（Ｂ）及び（Ｃ）は、それぞれ第１の主ＭＯＳ−ＦＥＴ（２）のドレイン−ソース間の電圧ＶＱ１、第１の主ＭＯＳ−ＦＥＴ（２）に流れる電流ＩＱ１及びトランス（４）の２次巻線（４ｂ）に流れる電流ＩＳ１の各波形を示す。【００２３】  第１の実施の形態では、トランス（４）の１次側回路に流れる電流ＩＱ１，ＩＱ２を電流検出用トランス（５１）により検出し、電流検出用抵抗（５２）の検出電圧ＶＤＴがトランス（４）の励磁電流に対応する電圧よりも大きい第１及び第２の直流バイアス電源（５３，５４）のバイアス電圧ＶＢＳ１，ＶＢＳ２を超えたとき、第１及び第２の比較器（５５，５７）から出力される高い電圧（Ｈ）レベルの第１及び第２の同期駆動パルス信号ＶＳＣ１，ＶＳＣ２により第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）をオン状態にする。これにより、トランス（４）の励磁電流成分を除く１次側回路の電流ＩＱ１，ＩＱ２に同期して第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）を駆動することができる。このため、２次側回路に流れる整流出力電流ＩＳ１，ＩＳ２に比例して第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）が駆動されるので、無用な循環電流による電力損失が発生しない。したがって、２次側回路を構成する第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）で発生する電力損失を最小限に抑制して同期整流型ＤＣ−ＤＣコンバータの変換効率を向上することができる。また、電流共振方式の同期整流型ＤＣ−ＤＣコンバータで���るため、２次側回路の第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）に印加される電圧を図示しない負荷に供給される直流出力電圧Ｖ０の２倍に制限できる。このため、各整流用ＭＯＳ−ＦＥＴ（７，８）として低耐圧でオン抵抗の低いＭＯＳ−ＦＥＴを使用できるので、安価で且つ変換効率の極めて高い同期整流型ＤＣ−ＤＣコンバータを実現できる。【００２４】  電流検出用抵抗（５２）の検出電圧ＶＤＴと第１及び第２の直流バイアス電源（５３，５４）のバイアス電圧ＶＢＳ１，ＶＢＳ２とをそれぞれ第１及び第２の比較器（５５，５７）により比較する図１に示す同期整流型ＤＣ−ＤＣコンバータの代わりに、図４に示すように、第１及び第２の直流バイアス電源（５３，５４）をそれぞれ電流検出用抵抗（５２）と第１及び第２の比較器（５５，５７）との間に直列に接続し、電流検出用抵抗（５２）の検出電圧ＶＤＴを第１の直流バイアス電源（５３）のバイアス電圧ＶＢＳ１の分だけ負側にシフトさせると共に、第２の直流バイアス電源（５４）のバイアス電圧ＶＢＳ２の分だけ正側にシフトさせ、それぞれのシフト後の検出電圧ＶＤＴを第１及び第２の比較器（５５，５７）により接地（グランド）電圧０Ｖと比較してもよい。図１及び図４に示す同期整流型ＤＣ−ＤＣコンバータでは、それぞれ正出力及び負出力を発生する電源で第１及び第２の比較器（５５，５７）を駆動するが、実際には単一の出力を発生する電源で駆動する場合が多いため、図５に示すように第１及び第２の比較器（５５，５７）の基準電圧入力側に別のバイアス電源（５９）を接続し、何れか一方の比較器（５５，５７）の入力電圧範囲を超えないように基準電位となる接地（グランド）電圧０Ｖをバイアス電源（５９）によりシフトすることが望ましい。図４及び図５に示す何れの場合も、得られる作用及び効果は図１の回路と略同様である。【００２５】  第１の実施の形態は変更が可能である。例えば、本発明の第２の実施の形態の同期整流型ＤＣ−ＤＣコンバータは、図６に示すように、トランス（４）の２次巻線（４ｃ）に発生する電圧の周波数に同期するパルス信号ＶＰＬを出力する周波数信号発生手段を構成するオペアンプ（６０）と、オペアンプ（６０）の出力パルス信号ＶＰＬの半周期毎に傾斜が反転する傾斜信号ＶＲＰを出力する積分回路を構成する抵抗（６１）及び積分コンデンサ（６２）とを図１に示す同期整流型ＤＣ−ＤＣコンバータに追加し、抵抗（６１）及び積分コンデンサ（６２）の接続点を第１の直流バイアス電源（５３）の陰極端子と第２の直流バイアス電源（５４）の陽極端子との接続点に接続したものである。オペアンプ（６０）の非反転入力端子（＋）は、トランス（４）の２次巻線（４ｃ）に接続され、同反転入力端子（−）は２次側回路の接地端子に接続される。したがって、図７（Ｂ）に示すように、トランス（４）の２次巻線（４ｃ）に発生する電圧の周波数で極性が交番する矩形状のパルス信号ＶＰＬがオペアンプ（６０）の出力端子から出力され、オペアンプ（６０）の出力パルス信号ＶＰＬにより抵抗（６１）を介して積分コンデンサ（６２）が抵抗（６１）の抵抗値と積分コンデンサ（６２）の静電容量との積で決まる時定数で充電及び放電される。これにより、図７（Ｃ）に示すように、トランス（４）の２次巻線（４ｃ）の電圧の周波数に同期する傾斜信号ＶＲＰが抵抗（６１）及び積分コンデンサ（６２）の接続点から出力される。即ち、オペアンプ（６０）、抵抗（６１）及び積分コンデンサ（６２）は、トランス（４）の１次巻線（４ａ）に流れる励磁電流に対応する電圧に比例する傾斜信号ＶＲＰを発生する傾斜信号発生手段を構成する。その他の構成は、図１に示す同期整流型ＤＣ−ＤＣコンバータと略同様である。【００２６】  図６に示す回路では、第２の主ＭＯＳ−ＦＥＴ（３）がオン状態のときに、１次側回路に流れる電流ＩＱ２は、電流検出用トランス（５１）にて検出され、電流検出用抵抗（５２）によりその検出電流に対応する電圧ＶＤＴに変換される。このとき、図７（Ａ）に示すように、接地（グランド）電圧０Ｖを基準電位として電流検出用トランス（５１）の検出電流に比例して変化する電圧ＶＤＴが電流検出用抵抗（５２）の両端に発生する。電流検出用抵抗（５２）の検出電圧ＶＤＴは、第２の比較器（５７）の反転入力端子（−）に入力され、非反転入力端子（＋）に入力される傾斜信号発生手段を構成する抵抗（６１）及び積分コンデンサ（６２）の接続点に発生する傾斜信号ＶＲＰと第２の直流バイアス電源（５４）のバイアス電圧ＶＢＳ２との重畳信号ＶＲＰ−ＶＢＳ２の電圧と比較される。即ち、第２の比較器（５７）の非反転入力端子（＋）には、図７（Ｃ）に示す抵抗（６１）及び積分コンデンサ（６２）の接続点に発生する傾斜信号ＶＲＰの電圧を第２の直流バイアス電源（５４）のバイアス電圧ＶＢＳ２の分だけ負側にシフトさせた図７（Ｄ）に示す重畳信号ＶＲＰ−ＶＢＳ２の電圧が入力される。図７（Ｄ）に示すように、電流検出用抵抗（５２）の検出電圧ＶＤＴが重畳信号ＶＲＰ−ＶＢＳ２の電圧より低くなると、図７（Ｅ）に示すように、第２の比較器（５７）から第２のバッファ増幅器（５８）を介して第２の整流用ＭＯＳ−ＦＥＴ（８）のゲートに高い電圧（Ｈ）レベルの第２の同期駆動パルス信号ＶＳＣ２が付与され、第２の整流用ＭＯＳ−ＦＥＴ（８）がオン状態となる。【００２７】  一方、第１の主ＭＯＳ−ＦＥＴ（２）がオン状態のときに、１次側回路に流れる電流ＩＱ１は電流検出用トランス（５１）にて検出され、電流検出用抵抗（５２）によりその検出電流に対応する電圧ＶＤＴに変換される。このとき、図７（Ａ）に示すように、接地（グランド）電圧０Ｖを基準電位として電流検出用トランス（５１）の検出電流に比例して変化する電圧ＶＤＴが電流検出用抵抗（５２）の両端に発生する。電流検出用抵抗（５２）の検出電圧ＶＤＴは、第１の比較器（５５）の非反転入力端子（＋）に入力され、反転入力端子（−）に入力される傾斜信号発生手段を構成する抵抗（６１）及び積分コンデンサ（６２）の接続点に発生する傾斜信号ＶＲＰの電圧と第１の直流バイアス電源（５３）のバイアス電圧ＶＢＳ１との重畳信号ＶＲＰ＋ＶＢＳ１の電圧と比較される。即ち、第１の比較器（５５）の反転入力端子（−）には、図７（Ｃ）に示す抵抗（６１）及び積分コンデンサ（６２）の接続点に発生する傾斜信号ＶＲＰの電圧を第１の直流バイアス電源（５３）のバイアス電圧ＶＢＳ１の分だけ正側にシフトさ��た図７（Ｄ）に示す重畳信号ＶＲＰ＋ＶＢＳ１の電圧が入力される。図７（Ｄ）に示すように電流検出用抵抗（５２）の検出電圧ＶＤＴが前記の重畳信号ＶＲＰ＋ＶＢＳ１の電圧より高くなると、図７（Ｆ）に示すように、第１の比較器（５５）から第１のバッファ増幅器（５６）を介して第１の整流用ＭＯＳ−ＦＥＴ（７）のゲートに高い電圧（Ｈ）レベルの第１の同期駆動パルス信号ＶＳＣ１が付与され、第１の整流用ＭＯＳ−ＦＥＴ（７）がオン状態となる。図１に示す同期整流型ＤＣ−ＤＣコンバータの動作と略同様である上記の動作を除く図６に示す同期整流型ＤＣ−ＤＣコンバータの主回路の基本的な動作の詳細な説明を省略する。【００２８】  第２の実施の形態では、傾斜信号発生手段の積分回路を構成する抵抗（６１）及び積分コンデンサ（６２）の接続点に発生する傾斜信号ＶＲＰの電圧波形がトランス（４）の１次巻線（４ａ）に流れる励磁電流の波形と略相似になるため、傾斜信号ＶＲＰと第１及び第２の直流バイアス電源（５３，５４）のバイアス電圧ＶＢＳ１，ＶＢＳ２との重畳信号で第１及び第２の比較器（５５，５７）の不感帯を形成することにより、電流検出用トランス（５１）にて検出された１次側回路の電流ＩＱ１，ＩＱ２に含まれるトランス（４）の励磁電流成分を相殺することができる。これにより、１次側回路に流れる電流ＩＱ１，ＩＱ２の共振電流成分のみに同期して２次側回路の第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）がオン状態となる。したがって、２次側回路に流れる整流出力電流ＩＳ１，ＩＳ２に正確に比例させて第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）を効率よく駆動することができる。また、第１及び第２の直流バイアス電源（５３，５４）のバイアス電圧ＶＢＳ１，ＶＢＳ２は、トランス（４）の励磁電流成分より小さい範囲を含む任意のバイアス電圧でよいため、第１の実施の形態に比較して低い値に設定できる利点がある。なお、特に図示はしないが、第２の実施の形態でも図４及び図５に示す第１の実施の形態と略同様の変更が可能である。【００２９】  また、本発明の第３の実施の形態を示す同期整流型ＤＣ−ＤＣコンバータは、図８に示すように、トランス（４）の２次巻線（４ｃ）に発生する電圧の周波数に同期するパルス信号ＶＰＬを出力する周波数信号発生手段を構成するオペアンプ（６０）と、オペアンプ（６０）の出力パルス信号ＶＰＬの半周期毎に傾斜が反転する傾斜信号ＶＲＰを出力する積分回路を構成する抵抗（６１）及び積分コンデンサ（６２）とを図４に示す同期整流型ＤＣ−ＤＣコンバータに追加し、抵抗（６１）及び積分コンデンサ（６２）の接続点を電圧検出用抵抗（５２）の基準電位側（図面に向かって左側）に接続したものである。オペアンプ（６０）の反転入力端子（−）はトランス（４）の２次巻線（４ｃ）に接続され、同非反転入力端子（＋）は２次側回路の接地端子に接続される。したがって、図９（Ｂ）に示すように、トランス（４）の２次巻線（４ｃ）に発生する電圧の周波数で極性が交番する矩形状のパルス信号ＶＰＬがオペアンプ（６０）の出力端子から出力され、オペアンプ（６０）の出力パルス信号ＶＰＬにより抵抗（６１）を介して積分コンデンサ（６２）が抵抗（６１）の抵抗���と積分コンデンサ（６２）の静電容量との積で決まる時定数で充電及び放電される。これにより、図９（Ｃ）に示すように、トランス（４）の２次巻線（４ｃ）の電圧の周波数に同期する傾斜信号ＶＲＰが抵抗（６１）及び積分コンデンサ（６２）の接続点から出力される。即ち、オペアンプ（６０）、抵抗（６１）及び積分コンデンサ（６２）は、トランス（４）の１次巻線（４ａ）に流れる励磁電流に対応する電圧に比例する傾斜信号ＶＲＰを発生する傾斜信号発生手段を構成する。その他の構成は、図４に示す同期整流型ＤＣ−ＤＣコンバータと略同様である。【００３０】  図８に示す第２の主ＭＯＳ−ＦＥＴ（３）がオン状態のときに、１次側回路に流れる電流ＩＱ２は、電流検出用トランス（５１）にて検出され、電流検出用抵抗（５２）によりその検出電流に対応する電圧ＶＤＴに変換される。このとき、電流検出用抵抗（５２）の両端には、傾斜信号発生手段を構成する抵抗（６１）及び積分コンデンサ（６２）の接続点に発生する傾斜信号ＶＲＰの電圧を基準電位として、電流検出用トランス（５１）の検出電流に比例して変化する電圧が発生する。即ち、電流検出用抵抗（５２）の検出電位側（図面に向かって右側）には、図９（Ｄ）に示すように、図９（Ｃ）に示す抵抗（６１）及び積分コンデンサ（６２）の接続点に発生する傾斜信号ＶＲＰの電圧と図９（Ａ）に示す電流検出用抵抗（５２）の検出電圧ＶＤＴとの重畳信号ＶＲＰ＋ＶＤＴの電圧が発生する。電流検出用抵抗（５２）の検出電位側の重畳電圧ＶＲＰ＋ＶＤＴは、第２の直流バイアス電源（５４）を介して第２の比較器（５７）の反転入力端子（−）に入力され、非反転入力端子（＋）に入力される接地（グランド）電圧０Ｖと比較される。即ち、第２の比較器（５７）の反転入力端子（−）には、第２の直流バイアス電源（５４）のバイアス電圧ＶＢＳ２の分だけ重畳電圧ＶＲＰ＋ＶＤＴを正側にシフトさせた電圧が入力される。換言すれば、図９（Ｄ）に示すように、電流検出用抵抗（５２）の検出電位側の重畳電圧ＶＲＰ＋ＶＤＴは、第２の比較器（５７）により第２の直流バイアス電源（５４）のバイアス電圧ＶＢＳ２と比較される。図９（Ｄ）に示すように、重畳電圧ＶＲＰ＋ＶＤＴが第２の直流バイアス電源（５４）のバイアス電圧ＶＢＳ２より低くなると、図９（Ｅ）に示すように、第２の比較器（５７）から第２のバッファ増幅器（５８）を介して第２の整流用ＭＯＳ−ＦＥＴ（８）のゲートに高い電圧（Ｈ）レベルの第２の同期駆動パルス信号ＶＳＣ２が付与され、第２の整流用ＭＯＳ−ＦＥＴ（８）がオン状態となる。【００３１】  一方、第１の主ＭＯＳ−ＦＥＴ（２）がオン状態のときに１次側回路に流れる電流ＩＱ１は、電流検出用トランス（５１）にて検出され、更に電流検出用抵抗（５２）によりその検出電流に対応する電圧ＶＤＴに変換される。このとき、電流検出用抵抗（５２）の両端には、傾斜信号発生手段を構成する抵抗（６１）及び積分コンデンサ（６２）の接続点に発生する傾斜信号ＶＲＰの電圧を基準電位として、電流検出用トランス（５１）の検出電流に比例して変化する電圧が発生する。即ち、電流検出用抵抗（５２）の検出電位側（図面に向かって右側）には、図９（Ｄ）に示すように、図９（Ｃ）に示す抵抗（６１）及び積分コンデンサ（６２）の接続点に発生する傾斜信号ＶＲＰの電圧と図９（Ａ）に示す電流検出用抵抗（５２）の検出電圧ＶＤＴとの重畳信号ＶＲＰ＋ＶＤＴの電圧が発生する。電流検出用抵抗（５２）の検出電位側の重畳電圧ＶＲＰ＋ＶＤＴは、第１の直流バイアス電源（５３）を介して第１の比較器（５５）の非反転入力端子（＋）に入力され、反転入力端子（−）に入力される接地（グランド）電圧０Ｖと比較される。即ち、第１の比較器（５５）の非反転入力端子（＋）には、第１の直流バイアス電源（５３）のバイアス電圧ＶＢＳ１の分だけ重畳電圧ＶＲＰ＋ＶＤＴを負側にシフトさせた電圧が入力される。換言すれば、図９（Ｄ）に示すように、電流検出用抵抗（５２）の検出電位側の重畳電圧ＶＲＰ＋ＶＤＴは、第１の比較器（５５）により第１の直流バイアス電源（５３）のバイアス電圧ＶＢＳ１と比較される。図９（Ｄ）に示すように、重畳電圧ＶＲＰ＋ＶＤＴが第１の直流バイアス電源（５３）のバイアス電圧ＶＢＳ１より高くなると、図９（Ｆ）に示すように、第１の比較器（５５）から第１のバッファ増幅器（５６）を介して第１の整流用ＭＯＳ−ＦＥＴ（７）のゲートに高い電圧（Ｈ）レベルの第１の同期駆動パルス信号ＶＳＣ１が付与され、第１の整流用ＭＯＳ−ＦＥＴ（７）がオン状態となる。図１に示す同期整流型ＤＣ−ＤＣコンバータの動作と略同様である上記の動作を除く図８に示す同期整流型ＤＣ−ＤＣコンバータの主回路の基本的な動作の詳細な説明を省略する。【００３２】  第３の実施の形態では、傾斜信号発生手段の積分回路を構成する抵抗（６１）及び積分コンデンサ（６２）の接続点に発生する傾斜信号ＶＲＰの電圧波形がトランス（４）の１次巻線（４ａ）に流れる励磁電流の波形と略相似になるため、傾斜信号ＶＲＰと電流検出用抵抗（５２）の検出電圧ＶＤＴとの重畳信号ＶＲＰ＋ＶＤＴを第１及び第２の直流バイアス電源（５３，５４）のバイアス電圧ＶＢＳ１，ＶＢＳ２と比較することにより、電流検出用トランス（５１）にて検出された１次側回路の電流ＩＱ１，ＩＱ２に含まれるトランス（４）の励磁電流成分を相殺することができる。これにより、１次側回路に流れる電流ＩＱ１，ＩＱ２の共振電流成分のみに同期して２次側回路の第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）がオン状態となる。このため、２次側回路に流れる整流出力電流ＩＳ１，ＩＳ２に正確に比例させて第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）を効率よく駆動することができる。また、第１及び第２の直流バイアス電源（５３，５４）のバイアス電圧ＶＢＳ１，ＶＢＳ２は、トランス（４）の励磁電流成分より小さい範囲を含む任意のバイアス電圧でよいため、第１の実施の形態に比較して低い値に設定できる利点がある。第３の実施の形態でも図５に示す実施の形態と略同様の変更が可能である。即ち、第３の実施の形態において第１及び第２の比較器（５５，５７）を単一の出力を発生する電源で駆動する場合、図１０に示すように、第１及び第２の比較器（５５，５７）の基準電圧入力側に別のバイアス電源（５９）を接続し、何れか一方の比較器（５５，５７）の入力電圧範囲を超えないように基準電位となる接地（グランド）電���０Ｖをバイアス電源（５９）によりシフトさせればよい。また、図１０では傾斜信号発生手段を構成するオペアンプ（６０）が別の駆動用電源（６３）により駆動される。特に図示しないが、第１及び第２の直流バイアス電源（５３，５４）の接続位置を図１に示す実施の形態と同様の位置に変更することも可能である。【００３３】  また、図１１に示す第４の実施の形態による同期整流型ＤＣ−ＤＣコンバータは、図８に示すオペアンプ（６０）、抵抗（６１）及び積分コンデンサ（６２）の代わりに、制御回路（２１）内の発振器（２２）から出力されるパルス信号をそのパルス信号の半周期毎に傾斜が反転する傾斜信号ＶＲＰに変換する波形変換手段としての波形変換回路（６４）を設けて、その出力端子を電流検出用抵抗（５２）の基準電位側に接続し、第１及び第２のバッファ増幅器（５６，５８）の出力信号ＶＳＣ１，ＶＳＣ２を第１及び第２のコンデンサ（２９，３０）と第１及び第２のパルストランス（３１，３４）を介して第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）の各ゲートに付与するように変更したものである。また、図１１に示す同期整流型ＤＣ−ＤＣコンバータでは、単一の出力を発生する電源で第１及び第２の比較器（５５，５７）を駆動するため、１次側回路の接地端子（ＧＮＤ）と第１及び第２の比較器（５５，５７）の基準電圧入力側端子との間にバイアス電源（５９）を接続する。その他の構成は、図８に示す同期整流型ＤＣ−ＤＣコンバータと略同様である。第４の実施の形態では、第１及び第２のパルストランス（３１，３４）によりトランス（４）の１次側回路と２次側回路が絶縁されるので、１次側及び２次側回路間での相互干渉が発生し難い利点がある。図８に示す同期整流型ＤＣ−ＤＣコンバータの動作と略同様である図１１に示す同期整流型ＤＣ−ＤＣコンバータの動作の詳細な説明を省略する。【００３４】  更に、図１２に示す第４の実施の形態による同期整流型ＤＣ−ＤＣコンバータは、図１１に示す電流検出用トランス（５１）の代わりに、電流共振用コンデンサ（５）の両端に直列に接続された分流用コンデンサ（６５）及び電圧変換用抵抗（６６）と、分流用コンデンサ（６５）及び電圧変換用抵抗（６６）の接続点と第１及び第２の直流バイアス電源（５３，５４）の接続点との間に接続された抵抗（６７）とで電流検出手段を構成し、図１１に示す波形変換回路（６４）と第１及び第２の直流バイアス電源（５３，５４）の接続点との間に抵抗（６８）を接続し、第１及び第２の直流バイアス電源（５３，５４）の接続点と１次側回路の接地端子（ＧＮＤ）との間にバイアス電源（６９）及び抵抗（７０）を直列に接続し、第１及び第２の直流バイアス電源（５３，５４）の極性を互いに逆にし、第１及び第２の比較器（５５，５７）の反転入力端子（−）及び非反転入力端子（＋）をそれぞれ互いに入れ替えたものである。その他の構成は、図１１に示す同期整流型ＤＣ−ＤＣコンバータと略同様である。第４の実施の形態では、１次側回路の電流共振用コンデンサ（５）に流れる電流を分流用コンデンサ（６５）に僅かに分流することにより検出し、その検出電流を電圧変換用抵抗（６６）により電圧に変換し、その検出電圧を抵抗（６７）を介して第１及び第２の直流バイアス電源（５３，５４）に重畳する。このため、図１１に示す電流検出用トランス（５１）に比較して安価なコンデンサ及び抵抗により電流検出手段を構成できると共に、１次側回路に流れる電流ＩＱ１，ＩＱ２を効率よく低損失で検出できる利点がある。図８に示す同期整流型ＤＣ−ＤＣコンバータの動作と略同様である図１２に示す同期整流型ＤＣ−ＤＣコンバータの動作の詳細な説明を省略する。【００３５】  本発明の実施態様は前記５つの実施の形態に限定されず、更に種々の変更が可能である。例えば、図５に示す同期整流型ＤＣ−ＤＣコンバータは、図１３に示すような変更が可能である。即ち、図１３に示す同期整流型ＤＣ−ＤＣコンバータでは、トランス（４）の１次巻線（４ａ）と電流共振用コンデンサ（５）の接続点と第２の主ＭＯＳ−ＦＥＴ（３）のドレインとの間に他の電流共振用コンデンサ（３７）を接続し、第２の主ＭＯＳ−ＦＥＴ（３）のドレイン−ソース間に他の電圧擬似共振用コンデンサ（３８）を接続し、図１に示すトランス（４）の漏洩インダクタンス（４ｅ）を電流共振用リアクトルとして使用する代わりに１次巻線（４ａ）と直列に外付けの電流共振用リアクトル（３９）を接続し、２次側の第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）の取り付け位置を負極側から正極側に変更し、第１及び第２の直流バイアス電源（５３，５４）の極性を互いに逆にし、第１及び第２の比較器（５５，５７）の反転入力端子（−）及び非反転入力端子（＋）をそれぞれ互いに入れ替えている。図１３に示す同期整流型ＤＣ−ＤＣコンバータの動作は、２次側回路に流れる整流出力電流ＩＳ１，ＩＳ２の方向が図５とは逆になるため、第１及び第２の同期駆動パルス信号ＶＳＣ１，ＶＳＣ２のオン期間が互いに入れ替わる点、及びドライブ回路のレベルが異なる点を除き、図５に示す同期整流型ＤＣ−ＤＣコンバータの動作と略同様となる。したがって、図１３に示す同期整流型ＤＣ−ＤＣコンバータでは、第１の実施の形態と略同様の作用及び効果が得られる。また、第１の実施の形態の図１、図４及び第２〜第５の実施の形態についても前記と同様の変更が可能である。また、第１〜第５の実施の形態での２次側の第１及び第２の出力整流ダイオード（９，１０）の代わりに、第１及び第２の整流用ＭＯＳ−ＦＥＴ（７，８）のドレイン−ソース間の内蔵ダイオードを使用してもよい。また、第１〜第５の実施の形態では、トランス（４）の１次側回路をハーフブリッジ型とする代わりに、フルブリッジ型、プッシュプル型又はフォワード型とすることもできる。更に、トランス（４）の２次側の整流回路を半波整流型にも変更できる。
【産業上の利用可能性】
【００３６】  本発明は、電流共振方式の同期整流型ＤＣ−ＤＣコンバータに効果が顕著である。
【図１】
0004264837.tif 000002
【図２】
0004264837.tif 000003
【図３】
0004264837.tif 000004
【図４】
0004264837.tif 000005
【図５】
0004264837.tif 000006
【図６】
0004264837.tif 000007
【図７】
0004264837.tif 000008
【図８】
0004264837.tif 000009
【図９】
0004264837.tif 000010
【図１０】
0004264837.tif 000011
【図１１】
0004264837.tif 000012
【図１２】
0004264837.tif 000013
【図１３】
0004264837.tif 000014
【図１４】
0004264837.tif 000015
【図１５】
0004264837.tif 000016