(57)【特許請求の範囲】
【請求項１】
Ｐ型半導体基板の上に設けられた少なくとも一層のＮ型のエピタキシャル層と、前記エピタキシャル層から前記半導体基板まで到達して形成されるＰ型の分離領域と、前記分離領域で囲まれた複数のＮ型の島領域と、前記島領域には、ホトダイオード、トランジスタ、ダイオード、コンデンサおよび拡散抵抗が作り込まれ、前記ホトダイオードが形成された第１の領域を光の受光領域とし、第２の領域を前記受光領域の駆動回路として設け、四側辺から成る矩形の半導体チップと、前記半導体チップを封止し、光の散乱の原因となるフィラーの混入していない、前記光に対して透過な樹脂封止体とを有し、
前記光が外部より前記樹脂封止体に侵入して前記受光領域に入射され、前記駆動回路で処理される光半導体装置の製造方法に於いて、
前記駆動回路は、検波回路を有し、前記検波回路の精度向上のためのザッピング回路の抵抗体が、ブロックに集中して配置され、前記精度を要求する抵抗体は、チップの側辺に対して４５度に交差する方向に配置され、前記精度向上よりもシュリンクを望む場合、前記抵抗体は、前記矩形の半導体チップの中央より外側で前記四側辺よりも内側に位置する半導体チップの周辺に、前記四側辺と同一方向に設けられ、半導体チップの裏面は、ワンパス方式でバックグラインドされ、前記バッククラインドで形成される前記半導体チップの裏面の溝は、前記半導体チップの側辺と平行な方向にほぼ平行になる事を特徴とした光半導体装置の製造方法。
【請求項２】
（１００）面のウェハに於いて、オリエンテーションフラットは［０１１］軸方向で、前記抵抗体は、この軸に対して４５度に交差する方向に配置される請求項１記載の光半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光半導体装置およびこれを実装した光半導体モジュールに関するもので、特に光半導体装置内に組み込まれる抵抗体へ加わるストレスによって発生する抵抗値の変動および半導体チップのクラックを防止するものである。
【０００２】
【従来の技術】
一般に半導体装置は、集積度を向上するため、素子の高密度化および大型化が図られ、パッケージは逆に小型化、薄型の傾向にある。ところが大型の素子を従来の樹脂で封止した場合、素子表面にクラックが生じ、薄型化と共に樹脂にもクラックが発生する様になる。またクラックが発生しない状態でも、ＩＣ回路に歪みを与え、特に抵抗値の変動を大きくしていた。
【０００３】
そのため、例えば特開昭５７−５６９５４号公報の如く、樹脂封止体にフィラーを混入していた。このフィラーは、本公報ではゴム粒子であるが、この他にガラス繊維、ガラス粒子（粉）、石英ガラス粒子（粉）等の無機質充填剤も採用され、耐クラック性、抵抗値の耐変動性を高めている。
【０００４】
一方、サブノートパソコン、携帯情報端末、電子スチルカメラ等のマルチメディア機器がめざましい発展を遂げ、特に携帯機器は、年間７００万台も販売され、約８割がＩｒＤＡ(Infrared Data Association)規格の赤外線方式を採用している。つまり外部機器と本体との赤外線信号を介した送受信が必要で、そこには、赤外線を発光する発光素子、赤外線を受光する受光素子が必要となって来た。
【０００５】
例えば、発光素子としては、特開平５−１４５１２０号公報が詳しい。
また受光素子としては、図７に示すホトダイオードＩＣがある。
【０００６】
このＩＣチップ１０は、ＰＩＮホトダイオードからなる受光領域１１がチップの一領域に形成され、他の領域には、例えばホトダイオードを駆動する駆動回路が実装されたＩＣ領域１２が形成されている。そしてリードフレームを構成するアイランド１３の上に半田、銀ペースト等を介して固着され、全体を樹脂封止体１４で封止している。
【０００７】
この封止体１４は、所定の光に対して透過性を有する樹脂材料から成り、例えば透明なエポキシ樹脂から成る。
【０００８】
図８は、ＩｒＤＡに採用したパッケージであり、左のチップが、光ＩＣチップ１０であり、右側のチップ１５が、発光ダイオードやレーザーダイオード等の発光素子である。但し、レーザーダイオードを採用する場合は、側面発光であるため、チップの側面を上に向ける必要がある。
【０００９】
【発明が解決しようとする課題】
前述のモジュールに於いて、封止樹脂のクラック、チップのクラックを考慮して、封止樹脂の中にフィラー１６を混入すると、入射光１７、射出光１８が散乱され、受光ＩＣ１０では、入射光１７の透過率が低下し、その受光強度が低下する問題があった。従って強度の弱い光が入射される場合、精度の高い検出ができない問題があった。また発光ダイオード１５では、樹脂封止体中で射出光１８が散乱を受け、射出光はその強度が低下し、遠方まで光を飛ばせない問題があった。
【００１０】
このため、封止樹脂の中にフィラー１６を混入させない、または混入率を低下させて封止する必要があるが、今度は逆に樹脂の応力が高まり、ＩＣチップの駆動回路を構成する抵抗体の値が大きく変動したり、チップにクラックが発生する問題があった。
【００１１】
【課題を解決するための手段】
本発明は前述の課題に鑑みて成され、駆動回路を構成する抵抗体を、チップの側辺に対して４５度に交差する方向ように配置し、半導体チップは、ワンパス方式でバックグラインドされていることで解決するものである。
【００１２】
また抵抗体は、（１００）面のウェハに於いて、オリエンテーションフラットを［０１１］軸とし、この軸に対して４５°に交差するように配置することで解決するものである。
【００１３】
また第１の樹脂封止体のフィラー混入率を、第２の樹脂封止体のフィラー混入率よりも小さくし、駆動回路を構成する抵抗体を、チップの側辺に対して４５度に交差する方向に配置し、半導体チップは、ワンパス方式でバックグラインドされていることで解決するものである。
【００１４】
光の透過率を向上させるためフィラーの混入率を小さくまたはゼロにして、封止樹脂に発生する応力が大きくなっても、抵抗体２０を図１または図１１の様に斜め配置することで、その抵抗値の変化率を小さくでき、しかもワンパス方式のバックグラインドでウェハを削り、オリエンテーションフラット［０１１］軸と前記削り傷が実質平行に成るように、またチップの長手方向とワンパス方式の削り傷が実質平行となるようにすることでクラックを抑制させることができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００１６】
図１は、光半導体ＩＣチップを示し、このＩＣチップの中には、ホトダイオード（またはホトトランジスタ）とこの出力を演算する回路が内蔵されている。または光半導体装置も含め所定の回路として駆動するための駆動回路が内蔵されている。
【００１７】
この半導体チップは、例えばＢＩＰ−ＩＣで実現される。これは、Ｐ型半導体基板とこの基板に少なくとも１層のＮ型のエピタキシャル層（またはＮ――型、またはＰ――型）が積層されたもので成る。特に、前記Ｎ型のエピタキシャル層には、半導体基板まで到達するＰ＋型の分離領域で囲まれた島領域が複数形成され、それぞれの島領域には、ホトダイオード、トランジスタ、ダイオード、コンデンサ、拡散抵抗等が作り込まれている。
【００１８】
このホトダイオードが形成されるＮ型の島領域とＰ型の半導体基板でＰＮ型ホトダイオードが構成され、所定の電圧で逆バイアスされ、光の照射を受けた際、光の量に応じて光電流が流れるものである。符号１１は、このホトダイオードが形成された領域である。
【００１９】
一方、点線で示すＩＣ領域１２は、ホトダイオードの演算、または駆動回路が形成され、主にＮＰＮ、ＰＮＰ型のトランジスタ、ダイオード、抵抗（拡散抵抗やポリＳｉ抵抗）、コンデンサ等により構成されている。
【００２０】
図１では、受光部１１を除いた領域が、点線で示すＡ〜Ｋのブロックで構成され、特定周波数の光をフィルタリングする機能が作り込まれている。特に、検波回路を採用するがこの検波回路の精度の向上を実現するザッピング回路の抵抗体２０が、ブロックＪに集中配置されている。ここでは、模式的に前記抵抗体２０のみを示した。本発明は、この抵抗体２０にある。
図８でも説明したように、従来半導体装置の樹脂封止体１４には、応力緩和、樹脂やチップのクラックを防止するためにフィラー１６が混入されている。しかしこのフィラー１６が混入された樹脂で、パッケージングをすると、フィラーが光散乱の原因となるため、光ＩＣはできるだけフィラーを混入しない、または全て除いた方がよい。
【００２１】
しかしフィラーの混入率を低下させたり、全く無くすと、封止樹脂１４から発生する応力が大きくなり、図７のＩＣ領域１２に形成される抵抗体２０の値が極端に変動することがわかった。
【００２２】
そこで図１のように抵抗体２０の向きをチップの側辺３０、３１に対して４５度に傾けて配置した。この配置により封止樹脂中のフィラーの混入率を減少（またはゼロにする）しても抵抗値の変動を抑制できることが判った。
【００２３】
図９および図１０は、この実験を行った結果を示すものである。図９に示す抵抗体ａ〜ｄが抵抗体の向きを示す。尚、チップの上辺３０と下辺３１は、（１００）面のウェハに於けるオリエンテーションフラット［０１１］軸と平行に形成されている。
【００２４】
・抵抗体ａ、ｂ：ＩＣチップ１０の側辺３０、３１に対して平行に配置した従来型の抵抗体である。またパターンサイズは、長さ４００μｍ、幅１０μｍである。またオリエンテーションフラットの［０１１］軸に対して、前者はこの軸と平行に、後者は直角に配置される。
【００２５】
・抵抗体ｃ、ｄ：チップの側辺（前記オリエンテーションフラット［０１１］軸と平行な側辺）に対して４５度に交差する本発明の抵抗体である。またパターンサイズは、長さ２００μｍ、幅１０μｍである。
【００２６】
また図９は、あくまでも抵抗体とチップ側辺の関係を示したもので、実際は、図１のＩＣ領域内に示すように数多く形成されている。図１では、Ｐ型基板にＮ型のエピタキシャル層が形成され、このエピタキシャル層からＰ型基板に到達するＰ＋型の分離領域が形成されている。そしてこの分離領域で囲まれたＮ型の島領域に図９のｃやｄで示す斜めの拡散抵抗がＰ型で複数個形成されている。
【００２７】
続いて実験結果を図１０に示す。抵抗名のａ〜ｄは、図９で示す抵抗体である。抵抗位置の欄に示す▲１▼は、チップ中央部に配置されたもの、▲２▼は、チップの周辺部に配置されたものである。またサンプル１〜１８の欄の右側に示す数値は、変化率を示し、
変化率（％）は、（組立後の抵抗値−ウェハ状態での抵抗値）をウェハ状態での抵抗値で割り、１００倍している。
【００２８】
実験は、前述した拡散抵抗が作られたウェハ状態で、その抵抗値を測定し、その後スクライブし、各抵抗の両端をＡｕ、３０μｍφのワイヤーをボンディングしてリード端子に接続し、その後樹脂封止してから測定している。
【００２９】
Ｘは、プラスマイナスの数値をそのまま加えてサンプル数でわり算した結果で、平均である。σは、標準偏差である。
図表から判るように、斜め４５度に配置した抵抗体ｃ，ｄの方が、一桁から二桁小さくなっている。またａ、ｂでは、チップ中央部よりも、チップ周辺部の方が、変化率は小さかった。
【００３０】
図１に戻ると、ＩＣ領域１２内に、抵抗体２０だけを斜め配置すると、他の素子は、チップの上辺または左右側辺と同一方向であるため、抵抗体の部分のみデッドスペースが発生する。従って、光半導体装置として封止樹脂のフィラーの混入率を減少させる、または無くした場合、精度を要求するＩＣチップは、抵抗体を斜めに配置し、精度よりもチップのシュリンクを重要視するＩＣチップは、チップの周辺に抵抗体を配置することで、その変化率を抑制することができる。
【００３１】
また前述したように、光半導体装置を作る際に採用するオリエンテーションフラットは、（１００）のウェハに於いて［０１１］軸であり、この軸に対して斜めに抵抗体を配置する図１１が適当であり、図１２の配置は好ましくないことが判った。
【００３２】
後者の図１２の位置関係を採用すれば、チップの側辺と平行または直行した方向にトランジスタ等の半導体素子や抵抗体を配置できるので、チップの実装効率が良い。しかし、これを採用して製造すると、モールドの後、チップのカケが発生する問題があった。
原因は、二つあった。ウェハ面を（１００）とし、オリエンテーションフラットを［０１１］軸とすると劈開方向が［０１１］軸と平行か直行した方向となる。従って
▲１▼図１２の如く、スクライブライン５０が［０１１］軸方向と斜めに交差すると、チップの角等でカケが発生する。
【００３３】
▲２▼バックグラインドで発生する傷が［０１１］軸と斜めに交差すると、強度が無くなる。
この結果を図２と図４で示す。
【００３４】
図１１の様にオリエンテーションフラット軸が［０１１］軸の（１００）面のウェハを採用し、このオリエンテーションフラットと水平・直角でダイシングしてチップとしたものをＪｓｔとし、図１２の様に、図１１のオリエンテーションフラット軸と斜めに交差するオリエンテーションフラットを持つウェハを採用し、このオリエンテーションフラットと水平・直角でダイシングしてチップとしたものを４５°として示した。そして図３に示すように支点を設け、矢印のように上から荷重（０〜４．５Ｋｇｆ）を加えてその強度を測定してみた。
【００３５】
チップ３２は、６×６ｍｍ、４×４ｍｍのサイズで、支点３３、３４の間隔は、３ｍｍである。また荷重付加速度は、１０ｍｍ／ｍｉｎ．である。
図２は、ダイシングでハーフカットし、このハーフカットの溝を介してブレイキングしてチップとし、強度試験をしたものである。
【００３６】
図からも明らかなように、Ｊｓｔの方が４５°よりも強いことが判った。これは、ブレークングの際、力が図１１で示す劈開方向に沿って加わるに対して、４５°は、ブレークングに加わる力の方向が、劈開方向に対して斜めに入り、微細なクラックがチップに入ってしまい、封止後の応力でチップがカケると推察される。
【００３７】
図４は、バックグラインドの方法も加味したものである。一つは、ワンパス方式、他方はインフィード方式である。
【００３８】
図５、図６を用いて簡単に説明すると、前者のワンパス方式は、ターンテーブル４０がＲ１の速度で回転し、スクライバー４１がＲ２で回転し、ウェハ４２は、ターンテーブル４０の上で全く回転しないものである。この方法でバックグラインドを行うと、図５、ウェハ４２ａの様に、筋（バックグラインドで発生する溝）が、ほぼオリエンテーションフラットの方向と一致する。
【００３９】
後者のインフィールド方式は、ターンテーブル４０がＲ１の速度で回転し、スクライバー４１がＲ２で回転し、ウェハ４２も、ターンテーブル４０の上でＲ３で回転するものである。この方法でバックグラインドを行うと、図５、ウェハ４２ｂの様に、筋が、放射状で且つ渦巻き状に形成され、オリエンテーションフラットの方向と一致する部分は極一領域のみである。
【００４０】
実験結果は、図４に示されている。つまりＪｓｔの方が図２と同様に強く、しかもワンパス方式（図５の溝４２ａ）の方が更に強いことが判った。つまりチップの裏面に残るインフィールド方法で発生する溝は、劈開方向と一致している所が多く、ここに樹脂の収縮歪みが加わりカケが発生するものと考えられる。
【００４１】
以上をまとめると、光ＩＣの封止材料として、例えばエポキシ樹脂を採用し、光の散乱防止のためフィラーを少なくしたり、全くなくしたりすると、樹脂の収縮時の応力が拡大する。これは、抵抗値の変動、チップのカケを発生する。そのため、抵抗は、図１１の様に斜めに配置し、且つバックグラインドは、ワンパス方式で溝が［０１１］方向とほぼ平行になるようにし、できる限り［０１１］軸とチップの長手方向とを一致させることが重要である。
【００４２】
一方、図７、図８では、レンズ２１をチップの真上に配置しているが、これはほんの一例であり、レンズの形状、位置は任意である。本発明は、光に対して透明な樹脂を採用する場合は、全てに適用できる。
【００４３】
続いて、実装形態を説明する。実装手段としては、プリント基板、フレキシブル基板、セラミック基板、金属基板等が考えられ、この上には、例えば、銅パターンが形成される。そしてこのパターンに本光半導体装置とこれを含む回路構成のために、他の半導体装置が実装される。つまり本光半導体装置のフィラー混入率は、他の半導体装置のフィラー混入率よりも小さくなっている。
【００４４】
【発明の効果】
本発明によれば、駆動回路を構成する抵抗体を、チップの側辺に対して４５度に交差する方向に配置することで、フィーラーの混入率を低下またはゼロにしても発生する抵抗体の抵抗値変化率を抑制することができる。しかもフィラーの混入率を減らすことで収縮歪みが発生するが、バックグラインドをワンパス方式にすることでチップのカケも防止できる。
【００４５】
従って入射または発射する光の減衰、乱反射が抑制でき、光の透過率が向上し光半導体装置の射出光をより遠方へ飛ばせ、また入射光の強度を高めることができる。更には、光ＩＣでは、特定の周波数のみを検波する回路が設けられ、更に検出精度を高めるためにザッピング回路を採用しているので、ここに本発明のポイントである斜め抵抗を配置することでより光の検波（フィルタリング）精度を向上させることができる。またワンパス方式により歩留まりの向上も実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態である光半導体装置の平面図である。
【図２】チップ強度の実験結果を示す図である。
【図３】チップ強度の試験方法を説明する図である。
【図４】チップ強度の実験結果を示す図である。
【図５】バックグラインドで発生する傷を説明する図である。
【図６】バックグラインドの方法を説明する図である。
【図７】光半導体装置を説明する図である。
【図８】光半導体装置を説明する図である。
【図９】抵抗体の変化率を調べるための実験方法を説明した図である。
【図１０】図９による実験結果を説明する図である。
【図１１】オリエンテーションフラットと抵抗体の位置関係を説明する図である。
【図１２】オリエンテーションフラットと抵抗体の位置関係を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004334041.tif 000010
【図１０】
0004334041.tif 000011
【図１１】
0004334041.tif 000012
【図１２】
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