(57)【特許請求の範囲】
【請求項１】
複数のサブアレイにより構成される複数のバンクと、異なるバンクのサブアレイの間で共有されるセンスアンプ回路とを有する、メモリセルアレイと、
データ読み出し又は書込みのために前記各バンク内の選択されたサブアレイを活性化するロウアクセスモードと、前記各バンク内の複数のサブアレイを同一タイミングで活性化してメモリセルデータをリフレッシュするリフレッシュモードとを有し、前記リフレッシュモードにおいて１バンク内で同一タイミングで活性化されるサブアレイの数の方が、前記ロウアクセスモードにおいて１バンク内で活性化されるサブアレイの数より多くなるように、前記ロウアクセスモードと前記リフレッシュモードの制御を行う、制御回路と、
を備え、
前記複数のサブアレイにより複数のブロックが構成され、
前記各ブロックは、異なるバンクのサブアレイを１つずつ含んでおり、
前記各ブロック内で複数のサブアレイが隣接するもの同士でセンスアンプ回路を共有して配列されている、ことを特徴とするダイナミック型半導体記憶装置。
【請求項２】
前記各ブロックは、前記メモリセルアレイにあるすべてのバンクのサブアレイを１つずつ含んでいる、ことを特徴とする請求項１に記載のダイナミック型半導体記憶装置。
【請求項３】
前記各ブロックは、前記メモリセルアレイにある一部のバンクを含んでいる、ことを特徴とする請求項１に記載のダイナミック型半導体記憶装置。
【請求項４】
前記各バンクにおいては、同一のバンク内にあるサブアレイではセンスアンプ回路を共有せず、リフレッシュモードでは同一のバンク内の全サブアレイが同一タイミングで活性化されることを特徴とする請求項１に記載のダイナミック型半導体記憶装置。
【請求項５】
前記制御回路は、
第１アドレス信号とリフレッシュ制御信号とが入力され、第１内部信号を出力する、第１デコーダであって、前記ロウアクセスモードにおいては、前記第１アドレス信号に基づいて、前記複数のバンクのそれぞれからサブアレイを１つずつ選択した状態を示す前記第１内部信号を出力し、前記リフレッシュモードにおいては、前記リフレッシュ制御信号に基づいて、前記複数のバンクのすべてのサブアレイを選択した状態を示す前記第１内部信号を出力する、第１デコーダと、
第２アドレス信号と前記第１内部信号とが入力され、第２内部信号を出力する、第２デコーダであって、前記ロウアクセスモードにおいては、前記第２アドレス信号と前記第１内部信号とに基づいて、１つのサブアレイを選択する前記第２内部信号を出力し、前記リフレッシュモードにおいては、前記第２アドレス信号と前記第１内部信号とに基づいて、１つのバンク内のすべてのサブアレイを選択する前記第２内部信号を出力する、第２デコーダと、
を備えることを特徴とする請求項１に記載のダイナミック型半導体記憶装置。
【請求項６】
前記第１アドレス信号と、前記第２アドレス信号と、前記リフレッシュ制御信号とは、メモリコントローラから出力された信号に基づいて生成される、ことを特徴とする請求項５に記載のダイナミック型半導体記憶装置。
【請求項７】
前記制御回路は、前記ロウアクセスモードにおいて、１つのバンク内の複数のサブアレイを同一タイミングで活性化するためのページ長可変信号線を有し、
前記ページ長可変信号線が前記リフレッシュモードにおいて、前記リフレッシュ制御信号を伝達するリフレッシュ制御線として用いられる、
ことを特徴とする請求項５に記載のダイナミック型半導体記憶装置。
【請求項８】
複数のサブアレイにより構成される複数のバンクと、異なるバンクのサブアレイの間で共有されるセンスアンプ回路とを有する、メモリセルアレイと、
データ読み出し又は書込みのために前記各バンク内の選択されたサブアレイを活性化するロウアクセスモードと、前記各バンク内の複数のサブアレイを同一タイミングで活性化してメモリセルデータをリフレッシュするリフレッシュモードとを有し、前記リフレッシュモードにおいて１バンク内で同一タイミングで活性化されるサブアレイの数の方が、前記ロウアクセスモードにおいて１バンク内で活性化されるサブアレイの数より多くなるように、前記ロウアクセスモードと前記リフレッシュモードの制御を行う、制御回路と、
を備え、
前記複数のサブアレイにより少なくとも１つのブロックが構成され、
同一ブロック内に、同一バンクのサブアレイが複数配置されており、複数のサブアレイが隣接するもの同士でセンスアンプ回路を共有して配列され、且つ、同一ブロック内における同一バンクのサブアレイ同士はセンスアンプ回路を共有しないように配列されている、
ことを特徴とするダイナミック型半導体記憶装置。
【請求項９】
前記複数のサブアレイの配列順において、前記サブアレイが１つおきに１バンクとして指定されている、ことを特徴とする請求項８に記載のダイナミック型半導体記憶装置。
【請求項１０】
前記各バンク内では複数のサブアレイはセンスアンプ回路を共有せず、リフレッシュモードではバンク内の全サブアレイが同一タイミングで活性化されることを特徴とする請求項８に記載のダイナミック型半導体記憶装置。
【請求項１１】
前記制御回路は、
第１アドレス信号とリフレッシュ制御信号とが入力され、第１内部信号を出力する、第１デコーダであって、前記ロウアクセスモードにおいては、前記第１アドレス信号に基づいて、前記複数のバンクのそれぞれからサブアレイを１つずつ選択した状態を示す前記第１内部信号を出力し、前記リフレッシュモードにおいては、前記リフレッシュ制御信号に基づいて、前記複数のバンクのすべてのサブアレイを選択した状態を示す前記第１内部信号を出力する、第１デコーダと、
第２アドレス信号と前記第１内部信号とが入力され、第２内部信号を出力する、第２デコーダであって、前記ロウアクセスモードにおいては、前記第２アドレス信号と前記第１内部信号とに基づいて、１つのサブアレイを選択する前記第２内部信号を出力し、前記リフレッシュモードにおいては、前記第２アドレス信号と前記第１内部信号とに基づいて、１つのバンク内のすべてのサブアレイを選択する前記第２内部信号を出力する、第２デコーダと、
を備えることを特徴とする請求項１０に記載のダイナミック型半導体記憶装置。
【請求項１２】
前記複数のサブアレイの配列順において、一端側が前記第２アドレス信号における最下位アドレスとなり、他端側が前記第２アドレス信号における最上位アドレスとなるようにアドレスが設定されている、ことを特徴とする請求項１１に記載のダイナミック型半導体記憶装置。
【請求項１３】
前記第１アドレス信号と、前記第２アドレス信号と、前記リフレッシュ制御信号とは、メモリコントローラから出力された信号に基づいて生成される、ことを特徴とする請求項１１に記載のダイナミック型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ダイナミック型半導体記装置（ＤＲＡＭ）及び半導体集積回路装置に係り、特にリフレッシュ動作の改良に関する。
【０００２】
【従来の技術】
ＤＲＡＭでは、メモリセルデータのリフレッシュ動作が必須であり、ある時間内に全メモリセルのデータに対してリフレッシュが行われる必要がある。リフレッシュに失敗すると、メモリセル電荷のリークによりデータ読み出しが不可能となる。
【０００３】
最近は、ＤＲＡＭが大容量化するにつれてリフレッシュに要する時間が長くなり、これがＤＲＡＭシステムのパフォマンスに与える影響を考慮する必要が生じている。即ち、通常ＤＲＡＭのリフレッシュ動作は、メモリコントローラ等により制御されているが、大容量化につれてメモリコントローラがリフレッシュ要求を出す時間が増え、これが通常動作の時間を圧迫するからである。
【０００４】
この問題を解決する一つの方法として、メモリコントローラからの１回のリフレッシュ命令で複数のサブアレイを同時にリフレッシュする方法がある。これにより、メモリコントローラのリフレッシュ要求回数を減らすことができ、従ってメモリコントローラの負荷を軽減することができる。これは、従来より行われている手法である。
【０００５】
一方、大容量ＤＲＡＭシステムのパフォマンスを向上させるために、最近は“マルチバンク方式”が採用されるようになっている。この方式では、複数のバンクをアクセスする際にアクセス時間の一部をオーバラップさせるインターリーブ動作を行わせることにより、実質的にアクセス時間の短縮を図ることが可能となる。
【０００６】
また最近のＤＲＡＭでは、面積効率を向上させるために、隣り合うサブアレイでセンスアンプ回路を共有する“共有センスアンプ方式”が採用されている。この方式では、センスアンプ回路領域の面積を、共有センスアンプ方式でない場合に比べて１／２近くまで削減することができる。
【０００７】
更に、上述した“マルチバンク方式”と“共有センスアンプ方式”を同時に採用する“非独立バンク方式”も提案されている（“A 1.6Gbytes DRAM一with Flexib1e Mapping Redundancy Technique and Additiona1 Reflesh Scheme”,1999 ISSC digest of technical papers, pp.410(ISSN 0193-6530）参照）。この方式では、隣り合うバンクが独立ではなく、隣り合うバンクのサブアレイの間でセンスアンプ回路を共有することにより、マルチバンク方式と共有センスアンプ方式の利点を共に活かすことを可能としている。
【０００８】
【発明が解決しようとする課題】
しかし、非独立バンク方式の場合、共有センスアンプ方式を採用した結果としての動作制約があり、センスアンプ回路を共有する二つのバンクは同時に活性化することができない。これは、共有センスアンプ回路が二つのサブアレイで共有しているとはいえ、そのセンスアンプ回路が一方のサブアレイについて使用されている間は、他方のサブアレイからは切り離されていなければならないからである。この動作制約は、リフレッシュ動作についても同様である。即ちリフレッシュ動作のための活性化も、センスアンプ回路を共有するサブアレイについては、一方をプリチャージ状態にしなければ、他方を活性にすることができない。
【０００９】
上述の動作制約は、ＤＲＡＭシステムのパフォマンスに影響を与える。例えば、注目するサブアレイに対してリフレッシュ動作を開始したいときに、このサブアレイとセンスアンプ回路を共有する隣のサブアレイが活性状態にある場合には、その隣のサブアレイをプリチャージ状態にするまで待たなければならない。また、通常動作において、注目するサブアレイのデータにアクセスしたいときに、センスアンプ回路を共有する隣のサブアレイにリフレッシュ要求が来た場合に、リフレッシュ動作が優先される場合には、注目するサブアレイを一旦プリチャージして、隣のサブアレイがリフレッシュ動作を終了し、更にプリチャージした後、改めて注目するサブアレイを活性化する必要がある。
【００１０】
この発明は、上記事情を考慮してなされたもので、動作制約の発生確率を低減して高速動作を可能にすると共に、システムパフォマンス向上を図った非独立バンク方式のＤＲＡＭを提供することを目的としている。また、このようなＤＲＡＭとロジック回路とを混載した半導体集積回路装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この発明は、それぞれ複数のサブアレイにより構成される複数のバンクを有し、異なるバンクのサブアレイの間で共有されるセンスアンプ回路を有するダイナミック型半導体記憶装置において、データ読み出し又は書込みのために前記各バンク内の選択されたサブアレイを活性化するロウアクセスモードを有し、前記各バンク内の複数のサブアレイを同一タイミングで活性化してメモリセルデータをリフレッシュするリフレッシュモードを有し、且つ前記リフレッシュモードにおいて１バンク内で同一タイミングで活性化されるサブアレイの数が前記ロウアクセスモードにおいて１バンク内で活性化されるサブアレイの数より多いことを特徴とする。ここで、複数のサブアレイを同一タイミングで活性化するとは、メモリコントローラからの１つの命令で複数のサブアレイを活性化することを意味する。したがって、メモリコントローラからの１つの命令で、メモリ内部では時間的にずれて複数のサブアレイの活性化が行われても良い。
【００１２】
この発明によると、リフレッシュモードにおいて１バンク内で同一タイミングで活性化されるサブアレイ数を大きくすることにより、メモリコントローラの負担を軽減するとができる。これにより、ＤＲＡＭシステムのパフォマンス向上が図られる。また、バンク内で同一タイミングで活性化されるサブアレイ数を大きくすることにより、同一タイミングで活性化されるバンク数を少なくすることができ、この結果、共有センスアンプ方式を採用した非独立バンク構成に特有の動作制約の発生頻度が低くなる。これにより、余分なプリチャージ期間が必要なくなり、実効的なデータ転送レートが高くなって高速動作が可能になる。
【００１３】
具体的にこの発明において、各バンク内では複数のサブアレイがセンスアンプ回路を共有せず、リフレッシュモードでは１バンク内の全サブアレイが同一タイミングで活性化されるようにすることができる。これにより、動作制約は最小限に抑えられる。
【００１４】
またこの発明において、例えば、複数ずつのサブアレイからなる互いに独立の複数のブロックが配置され、各ブロック内で複数のサブアレイが隣接するもの同士でセンスアンプ回路を共有して配列され、且つ各ブロックから選ばれた複数のサブアレイが１バンクを構成するようにしてもよい。
【００１５】
この場合、ロウアクセスモードにおいてバンクアドレスと、ブロックを指定するアドレス（例えば、ロウアドレスの上位ビット）とにより一つのバンクの中の一つのサブアレイを選択するためのデコード回路に対して、リフレッシュモードにおいてリフレッシュ信号によりそのブロック選択機能を制限して一つのバンク内の複数のサブアレイを同一タイミングで活性化するためのリフレッシュ制御回路を設けることができる。
【００１６】
また、上述のデコード回路の他に、そのデコード回路のブロック選択機能を制限して一つのバンク内の複数のサブアレイを同一タイミングで活性化するためのページ長可変信号線を有する場合に、そのページ長可変信号線を、リフレッシュモードにおいてデコード回路のブロック選択機能を制限して一つのバンク内の複数のサブアレイを同一タイミングで活性化するためのリフレッシュ制御線として用いることができる。
【００１７】
更にこの発明において、複数のサブアレイが隣接するもの同士でセンスアンプ回路を共有して配列形成される場合に、その配列順に一つおきのサブアレイが１バンクとして指定され、且つその配列の一端側が最下位バンクアドレス、他端側が最上位バンクアドレスとなるようにアドレスが設定されることができる。
【００１８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１９】
［実施の形態１］
図１は、実施の形態１によるＤＲＡＭのメモリセルアレイ構成を示す。この実施の形態１は、１６個のサブアレイが４個ずつで１バンクを構成して、４バンク構成とした例である。具体的に、４個ずつのサブアレイ（Ａ００，Ａ１０，Ａ２０，Ａ３０），（Ａ０１，Ａ１１，Ａ２１，Ａ３１），（Ａ０２，Ａ１２，Ａ２２，Ａ３２），（Ａ０３，Ａ１３，Ａ２３，Ａ３３）がそれぞれ、隣接するサブアレイ間でセンスアンプ回路ＳＡｓを共有してブロック１，２，３，４を構成している。各ブロック１〜４の両端には、他のサブアレイと共有されない独立センスアンプ回路ＳＡｉを持つ。
【００２０】
なお以下の各実施の形態においても、隣接サブアレイで共有されるセンスアンプ回路を“ＳＡｓ”として示し、他のサブアレイと共有されないセンスアンプ回路を“ＳＡｉ”として示す。
【００２１】
各ブロック１〜４内の、最初のサブアレイＡ００，Ａ０１，Ａ０２及びＡ０３が１つのバンクＢ０を構成する。同様に、２番目のサブアレイＡ１０，Ａ１１，Ａ１２及びＡ１３が他のバンクＢ１を構成し、３番目のサブアレイＡ２０，Ａ２１，Ａ２２及びＡ２３が更にバンクＢ２を構成し、４番目のサブアレイＡ３０，Ａ３１，Ａ３２及びＡ３３が残りのバンクＢ３を構成する。従ってこの実施の形態の場合、各バンク内では４個のサブアレイの間でセンスアンプ回路を共有しておらず、バンク間でセンスアンプ回路を共有していることになる。すなわち、例えばバンクＢ０のサブアレイＡ００、Ａ０１、Ａ０２、Ａ０３の間では、センスアンプＳＡｓ、Ｓａｉは共有していない。しかし、異なるバンクＢ０、Ｂ１のサブアレイＡ００、Ａ１０の間では、センスアンプＳＡｓを共有している。
【００２２】
なおこの明細書において、“サブアレイ”とは、複数本ずつのビット線とワード線が互いに交差して連続的に配設され、その交差部にメモリセルが配置されたメモリセルアレイの範囲である。また、“バンク”とは、バンクアドレスにより指定されるサブアレイの範囲である。通常バンクアドレスは、ワード線選択を行うロウアドレスとビット線選択を行うカラムアドレスのそれぞれ最上位に共通に、「ｂａｎｋ」として付加される。４バンクの場合であれば、バンクアドレスは、ｂａｎｋ０，ｂａｎｋ１の２ビットで定義される。これら４つのバンクＢ０、Ｂ１、Ｂ２、Ｂ３は、メモリコントローラＣＴＬ１により、第１デコード回路ＤＣ１０及び第２デコード回路ＤＣ１１を介して、制御される。
【００２３】
すなわち、メモリコントローラＣＴＬ１は、メモリチップＭＥＭＣ１に対して、メモリ制御信号を送信する。このメモリ制御信号は、メモリチップＭＥＭＣ１を制御するのに必要なすべて信号が含まれている。メモリ制御信号は、メモリチップＭＥＭＣ１の第１デコード回路ＤＣ１０に入力される。
【００２４】
第１デコード回路ＤＣ１０では、入力されたメモリ制御信号から、必要な信号を選択して、また、必要な時間ラッチして、内部制御信号として出力する。詳しくは後述するが、この内部制御信号には、バンクアドレスｂａｎｋ０、ｂａｎｋ１、ロウアドレスＲＡＤ０、ＲＡＤ１、リフレッシュ制御信号ＲＥＦＲＥＳＨ等が、含まれている。そして、この内部制御信号は、第２デコード回路ＤＣ１１に入力される。なお、第１デコード回路は、必要な時間だけメモリ制御信号をラッチする機能だけを有するラッチ回路から構成してもよい。
【００２５】
第２デコード回路ＤＣ１１では、この内部制御信号のデコードを行い、この内部制御信号に基づいて、メモリセルアレイＭＣＡ１の制御を行う。
【００２６】
図２は、図１のブロック１をサブアレイＡ１０を例にとりその等価回路構成を示している。図示のようにサブアレイＡ１０は、複数本のワード線ＷＬと、複数対のビット線ＢＬ，ｂＢＬが配設され、それらの交差部にメモリセルＭＣが配置される。サブアレイＡ１０の両側に、隣接するサブアレイＡ００，Ａ２０と共有されるセンスアンプ回路ＳＡが配置される。
【００２７】
図３は、共有センスアンプ回路ＳＡｓの具体構成を示している。センスアンプ回路ＳＡｓの本体は、Ｐ型ＭＯＳトランジスタ３１ｐ、３１ｐとＮ型ＭＯＳセンスアンプ３１ｎ、３１ｎとからなるビット線センスアンプ３１である。ビット線センスアンプ３１の他、ビット線対ＢＬ，ｂＢＬをイコライズ信号ＥＱＬにより制御されてプリチャージ電位ＰＣＨに初期化するためのイコライズ回路３２を有する。このイコライズ回路３２は、Ｎ型ＭＯＳトランジスタ３２ｎ、３２ｎ、３２ｎを備えている。またセンスアンプノードは、カラム選択ゲート３３を介して、選択的にデータ線対ＤＱ，ｂＤＱに接続される。このカラム選択ゲート３３は、Ｎ型ＭＯＳトランジスタ３３ｎ、３３ｎを備えている。センスアンプ回路ＳＡｓは、これを共有する二つのサブアレイのビット線対ＢＬ０，ｂＢＬ０とＢＬ１，ｂＢＬ１に対して、トランスフアゲート３４，３５により選択的に切替接続されるようになっている。トランスファゲート３４はＮ型ＭＯＳトランジスタ３４ｎ、３４ｎを備えており、トランスファーゲート３５はＮ型ＭＯＳトランジスタ３５ｎ、３５ｎを備えている。
【００２８】
この実施の形態においては、上述のようにマルチバンク方式と共有センスアンプ方式を併用した非独立バンク方式を採用している。従って、複数のバンクにまたがってアクセスする場合に、共有センスアンプ方式による一定の動作制約はあるが、バンク間のインターリーブ動作によってロウアクセスの高速化を図ることが可能である。また、独立バンク方式に比べてメモリセルアレイの面積削減が可能である。
【００２９】
例えば、図１において通常のロウアクセスモードでは、バンクＢ２のサブアレイＡ２０，Ａ２１，Ａ２２，Ａ２３のうち、サブアレイＡ２０，Ａ２２，Ａ２３がプリチャージ状態にあり、このときサブアレイＡ２１を活性化する。即ち、サブアレイＡ２１のワード線を活性化し、メモリセルデータをビット線に転送し、これをセンスアンプ回路により検知増幅して取り出す。この様に、バンクに複数のサブアレイが含まれる場合に、活性化されるサブアレイの数を必要なページ長に制限することは、ロウ系の動作電流を抑えることができ有効である。
【００３０】
次にこの実施の形態の前提となるリフレッシュ動作と通常のロウアクセス動作の関係を、図４のタイミング図を用いて説明する。
【００３１】
図１において、バンクＢ２のサブアレイＡ２１が活性化されている状態で、バンクＢ１のサブアレイＡ１３に対してリフレッシュ要求があったとする。バンクＢ１とＢ２は、センスアンプ回路を共有している非独立バンクであるから、バンクＢ１内のサブアレイを活性化する前に、バンクＢ２に属するサブアレイをプリチャージすることが必要である。図３に示すリ“フレッシュ準備”期間がこれであり、プリチャージ信号ＰＲＥＣＨ＝“Ｈ”により、活性化されていたバンクＢ２がプリチャージされる。このプリチャージは、バンクＢ２内の全サブアレイに対して同時に実行される。
【００３２】
続いて、ロウ系活性化信号ＲＡＳＢが“Ｌ”になり、バンクＢ１が選択されて、リフレッシュ要求が来ているサブアレイＡ１３がリフレッシュ活性化される。図４において、ロウアドレスＲＡＤは、図１の４つのブロック１〜４を選択する２ビットデータを示し、例示しているＲＡＤ＝“１０”は４つのブロック１〜４の中のブロック４、従ってバンクＢ１内のサブアレイＡ１３を選択したことを示している。このロウアドレスＲＡＤは、ワード線選択を行うロウアドレスの一部のビットから構成される。
【００３３】
このリフレッシュ活性化の後、再度プリチャージ信号ＰＲＥＣＨが“Ｈ”になり、バンクＢ１についてリフレッシュ後プリチャージが行われる。この“リフレッシュ活性化”と“リフレッシュ後プリチャージ”の合計期間がトータルのリフレッシュ期間となる。
【００３４】
ここで、通常のアプリケーションからの要求として別のサブアレイに対するアクセス要求があると、そのサブアレイに対する“アクセス準備”が必要となる。図４では、リフレッシュ後プリチャージの後、ロウ系活性化信号ＲＡＳＢが“Ｌ”になり、バンクＢ２のサブアレイが活性化される例を示している。
【００３５】
独立バンク方式の場合は、図４に示す“リフレッシュ準備”と“リフレッシュ後プリチャージ”の期間を持つことなく、リフレッシュと通常ロウアクセスを連続させることができるから、非独立バンク方式を採用したこの実施の形態ではそれだけ余分に時間がかかる。これは、共有センスアンプ方式を用いているためである。しかし、この余分な時間が必要であるのは、センスアンプ回路を共有する隣接バンクのアクセスの場合である。従って、リフレッシュ動作を含めて、同時に活性化されるバンクの数が小さくなれば、余分な時間を必要とする確率は低くなる。
【００３６】
非独立バンク方式を採用したこの実施の形態の場合、バンク内のサブアレイはセンスアンプ回路を共有していないから、同時に複数個を活性化することができる。そこで好ましくは、リフレッシュ動作において、バンク内で活性化されるサブアレイの数を、通常のロウアクセスモードで同時活性化されるサブアレイの数より多くする。このことは逆にいえば、リフレッシュ時に同時に活性化するバンクの数を少なくすることを意味する。これにより、メモリコントローラＣＴＬ１の負荷を軽減し、また共有センスアンプ方式による動作制約の発生確率を抑えて、高速化を図ることが可能になる。
【００３７】
具体的に、図１の場合について説明する。リフレッシュ時だけ複数のサブアレイを同時に活性化する要求がある場合、例えばバンクＢ０に属する二つのサブアレイＡ００，Ａ０１を同時に、或いは三つのサブアレイＡ００，Ａ０１，Ａ０２を同時に、更には全てのサブアレイＡ００〜Ａ０３を同時に活性化する。前述のようにこれらのサブアレイ同士はセンスアンプ回路を共有しないから、同時活性化が可能である。そして、これらのサブアレイは全て一つのバンクＢ０に属するため、これとセンスアンプ回路を共有していないバンクＢ２，Ｂ３については、バンクＢ０の状態如何に拘わらず、活性化できる。
【００３８】
この様に、リフレッシュ時に通常のロウアクセスより多くのサブアレイを同時活性化する場合、同時活性化するバンク数によってシステムのパフォマンスに与える影響が異なる。できるだけ少ないバンク数を活性化した方がシステムパフオマンスが高いため、上述のように同じバンクに属する多くのサブアレイを同時活性化する方法が有効になる。特に、リフレッシュ要求があったときに一つのバンクの全てのサブアレイを同時にリフレッシュすることは、有効である。
【００３９】
すなわち、本実施形態に係るＤＲＡＭのメモリコントローラＣＴＬ１と第１デコード回路ＤＣ１０第２デコード回路ＤＣ１１とから構成される制御回路は、ロウアクセスモードと、リフレッシュモードとを有している。ロウアクセスモードでは、例えば、データ読み出し又は書込みのためにバンクＢ２内の選択されたサブアレイＡ２１を活性化する。リフレッシュモードでは、例えば、バンクＢ１内の複数のサブアレイＡ１０、Ａ１１、Ａ１２、Ａ１３を同時に活性化してメモリセルデータをリフレッシュする。このため、リフレッシュモードにおいて１バンク内で同時に活性化されるサブアレイの数の方が、ロウアクセスモードにおいて１バンク内で活性化されるサブアレイの数より多くなる。これにより、メモリコントローラＣＴＬ１におけるリフレッシュ要求の回数が削減され、メモリコントローラＣＴＬ１の負荷が軽減される。また、１つのバンクに属する複数のサブアレイを同時にリフレッシュするため、センスアンプＳＡｓを共有する隣接するサブアレイを、通常のロウアクセス等と競合して、同時に活性化させる要求の生じる確率が、低く抑えられる。このため、図４に示す”リフレッシュ後プリチャージ”と”アクセス準備”の時間を、待たなければならなくなる確率を、低く抑えることができる。
【００４０】
なお、本明細書において、複数のサブアレイＡ１０、Ａ１１、Ａ１２、Ａ１３を同時に活性化してリフレッシュするとは、メモリコントローラＣＴＬからの１つのリフレッシュ命令で複数のサブアレイＡ１０、Ａ１１、Ａ１２、Ａ１３をリフレッシュすることを意味する。このため、サブアレイＡ１０、Ａ１１、Ａ１２、Ａ１３が時間的にはずれてリフレッシュされる場合も想定される。つまり、サブアレイＡ１０、Ａ１１、Ａ１２、Ａ１３が、同一タイミングでリフレッシュされれば足りる。
【００４１】
［実施の形態２］
図５は、図１のＤＲＡＭセルアレイ構成を基本として、リフレッシュ時に複数サブアレイを同時活性化することを可能とする第２デコード回路ＤＣ１１の回路構成を示している。この第２デコード回路ＤＣ１１には、第１デコード回路ＤＣ１０から、リフレッシュ制御信号ＲＥＦＲＥＳＨと、バンクアドレスｂａｎｋ０、ｂａｎｋ１と、ロウアドレスＲＡＤ０、ＲＡＤ１とが、入力される。
【００４２】
各セルアレイブロック１〜４に対して、バンクアドレスｂａｎｋ０，ｂａｎｋ１によりサブアレイ選択を行うデコード部４１１〜４１４が設けられている。デコード部４１１のＡＮＤゲートＧ００，Ｇ１０，Ｇ２０，Ｇ３０は、それぞれブロック１内のサブアレイＡ００，Ａ１０，Ａ２０，Ａ３０の活性化用であり、バンクアドレスｂａｎｋ０，ｂａｎｋ１の“０”，“１”の組み合わせの一致検出を行い、１つだけ出力が活性“Ｈ”となる。他のブロックのデコード部４１２，４１３，４１４も同様である。
【００４３】
また、ブロックを指定するロウアドレスＲＡＤ０，ＲＡＤ１によりブロック選択を行うデコード部４１５が設けられている。このデコード部４１５のＡＮＤゲートＧ４１，Ｇ４２，Ｇ４３，Ｇ４４は、ロウアドレスＲＡＤ０，ＲＡＤ１の“０”，“１”の組み合わせの一致検出を行い、一つだけ出力が活性（“Ｈ”）となる。これらのＡＮＤゲートＧ４１，Ｇ４２，Ｇ４３，Ｇ４４の出力は、リフレッシュ制御信号ＲＥＦＲＥＳＨとともにＯＲゲートＧ５１，Ｇ５２，Ｇ５３，Ｇ５４を通り、デコード部４１１，４１２，４１３，４１４の各ＡＮＤゲートに入る。
【００４４】
即ち、デコード部４１１〜４１４及び４１５は、ロウアクセスモードにおいてバンクアドレスｂａｎｋ０，ｂａｎｋ１とロウアドレスＲＡＤ０，ＲＡＤ１により１つのバンクの中の一つのサブアレイを選択するためのデコード回路を構成している。
【００４５】
また、ブロック選択を行うデコード部４１５の中のＯＲゲートＧ５１，Ｇ５２，Ｇ５３，Ｇ５４の部分は、リフレッシュモードにおいてリフレッシュ信号ＲＥＦＲＥＳＨにより、デコード回路のブロック選択機能を制限して１つのバンク内の複数のサブアレイを同時に活性化するリフレッシュ制御回路を構成している。
【００４６】
通常のロウアクセスモードでは、リフレッシュ信号ＲＥＦＲＥＳＨが“Ｌ”である。このとき、ロウアドレスＲＡＤ０，ＲＡＤ１により、デコード部４１５の中のＡＮＤゲートＧ４１，Ｇ４２，Ｇ４３，Ｇ４４のいずれか一つの出力が“Ｈ”になる。具体的に、ＲＡＤ０＝“０”，ＲＡＤ１＝“０”であれば、ＡＮＤゲートＧ４１の出力が“Ｈ”になり、ブロック１が選択される。これにより、ブロック１のデコード部４１１のＡＮＤゲートＧ００〜Ｇ３０が活性になる。そして、バンクアドレスｂａｎｋ０、ｂａｎｋ１により、サブアレイＡ００〜Ａ３０の中の１つが活性化される。具体的に、ｂａｎｋ０＝“０”，ｂａｎｋ１＝“０”であれば、ＡＮＤゲートＧ００が活性化され、バンクＢ０に属するサブアレイＡ００が活性化される。
【００４７】
この様に、ロウアクセスモードでは、ロウアドレスとバンクアドレスにより、４バンク、１６サブアレイの中の一つのサブアレイが活性化される。
【００４８】
これに対して、リフレッシュモードでは、リフレッシュ信号ＲＥＦＲＥＳＨが“Ｈ”になる。このとき、ロウアドレスＲＡＤ０，ＲＡＤ１の如何に拘わらず、ＲＥＦＲＥＳＨ＝“Ｈ”がデコード部４１５の各ＯＲゲートＧ５１，Ｇ５２，Ｇ５３，Ｇ５４を通り、全ブロック１〜４のデコード部４１１，４１２，４１３，４１４が活性化される。そして、バンクアドレスが例えば、ｂａｎｋ０＝“０”，ｂａｎｋ１＝“０”であれば、デコード部、４１１，４１２，４１３，４１４のＡＮＤゲートＧ００，Ｇ０１，Ｇ０２，Ｇ０３の出力が”Ｈ”となる。即ち、バンクＢ０に属する全サブアレイＡ００，Ａ０１，Ａ０２，Ａ０３が同時に活性化されることになる。
【００４９】
以上のように、本実施の形態に係る第２デコード回路ＤＣ１１によれば、ロウアクセスモードでは、あるバンクの１つのサブアレイのみが活性化され、リフレッシュモードでは、あるバンクの全サブアレイが同時に活性化される。そして、リフレッシュ動作で同時活性化されるバンク数が少ないため、前述のようにメモリコントローラＣＴＬ１の負荷が軽減されてシステムパフォマンスが高いものとなり、また共有センスアンプ方式の動作制約の発生確率が少なくなり、システム全体として高速動作が可能になる。
【００５０】
［実施の形態３］
図６Ａは、実施の形態３によるメモリチップＭＥＭＣ２におけるメモリセルアレイＭＣＡ２の構成を示している。この実施の形態では、二つずつのサブアレイ（Ａ００，Ａ０１），（Ａ１０，Ａ１１），（Ａ２０，Ａ２１），（Ａ３０，Ａ３１）がバンクＢ０，Ｂ１，Ｂ２，Ｂ３を構成している。各バンクの二つのサブアレイは、その間に別のバンクのサブアレイを挟んだ状態に配列され、バンク内では二つのサブアレイがセンスアンプ回路を共有しないようにしている。サブアレイ配列の両端部には、他と共有されない独立センスアンプ回路ＳＡｉが配置される。
【００５１】
この実施の形態の場合、例えばバンクＢ２に隣接してセンスアンプ回路を共有するのはバンクＢ１及びＢ３である。従って、実質的に図１と同様の非独立バンク方式のＤＲＡＭ構成となっている。
【００５２】
この実施の形態の場合、ロウアクセスモードで例えば、バンクＢ２が選択されたとき、活性化されるのはサブアレイＡ２０、Ａ２１のいずれか一方である。これに対し、リフレッシュモードでは、バンクＢ２が選択されたとき、二つのサブアレイＡ２０，Ａ２１を同時に活性化する。これは前述のように、二つのサブアレイＡ２０，Ａ２１がセンスアンプ回路を共有しないため、可能である。
【００５３】
このようなメモリセルアレイＭＣＡ２に対する制御は、メモリコントローラＣＴＬ２と第１デコード回路ＤＣ２０と第２デコード回路ＤＣ２１とによって、行われる。
【００５４】
従ってこの実施の形態によっても、先の実施の形態と同様に、システムパフォマンス向上が図られる。
【００５５】
更にこの実施の形態では、一つのバンク内のサブアレイ同士がセンスアンプ回路を共有しないことから、これらをロウアクセスモードでも同時活性化することができる。即ち、ページ長可変の制御が可能である。言い換えれば、リフレッシュ時の複数サブアレイの同時活性化と、ページ長可変の要求を共に満たすことができる。
【００５６】
また、図６Ａの実施の形態では、隣接するサブアレイがセンスアンプ回路を共有して８個のサブアレイが配列されているが、図示のようにその配列の上端側から順に１つおきのサブアレイを１バンクとして、４バンクＢ０〜Ｂ３を指定している。この場合、２ビットのバンクアドレスｂａｎｋ０，ｂａｎｋ１を次のようにバンクに割り当てることが好ましい。
【００５７】
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即ち、図６Ａの最上端のサブアレイＡ００は、バンクアドレスの最下位に対応するバンクＢ０に属し、最下端のサブアレイＡ３１は、バンクアドレスの最上位に対応するバンクＢ３に属する。この様にサブアレイの配列に対応して順にバンクアドレスを設定すると、メモリコントローラＣＴＬ２の制御が容易になる。非独立バンク構成のＤＲＡＭをアクセス制御する場合、どのバンク同士がセンスアンプ回路を共有するかを把握する必要があるが、上述のようにサブアレイ配列に合わせてバンクアドレスを設定することにより、バンク間のセンスアンプ回路共有の把握が容易になるからである。
【００５８】
図６Ｂは、本実施の形態における第２デコード回路ＤＣ２１の回路構成の一例を示す図である。この図６Ｂに示すように、第２デコード回路ＤＣ２１は、デコード部４２０、４３０を備えて構成されている。デコード部４２０には、第１デコード回路ＤＣ２０から、バンクアドレスｂａｎｋ０、ｂａｎｋ１が入力される。デコード部４３０には、第１デコード回路ＤＣ２０から、ロウアドレスＲＡＤ０とリフレッシュ制御信号ＲＥＦＲＥＳＨとが、入力される。
【００５９】
デコード部４２０は、ＡＮＤゲートＧ１００、Ｇ１１０、Ｇ１０１、Ｇ１１１、Ｇ１２０、Ｇ１３０、Ｇ１２１、Ｇ１３１を備えて構成されている。また、デコード部４３０は、ＯＲゲートＧ１４０、Ｇ１４１を備えて構成されている。
【００６０】
デコード部４３０のＯＲゲートＧ１４０、Ｇ１４１には、ロウアドレスＲＡＤ０がそのまま、又は、反転されて、入力される。このためデコード部４３０においては、ロウアドレスＲＡＤ０に基づいて、各バンクＢ０、Ｂ１、Ｂ２、Ｂ３の中からそれぞれ１つのサブアレイが選択されることになる。また、このデコード部４３０には、リフレッシュ制御信号ＲＥＦＲＥＳＨが入力される。デコード部４３０のＯＲゲート４３０の出力は、ＡＮＤゲートＧ１００、Ｇ１１０、Ｇ１２０、Ｇ１３０に入力される。また、ＯＲゲート４３１の出力は、ＡＮＤゲートＧ１０１、Ｇ１１１、Ｇ１２１、Ｇ１３１に入力される。
【００６１】
さらに、ＡＮＤゲートＧ１００、Ｇ１１０、Ｇ１０１、Ｇ１１１、Ｇ１２０、Ｇ１３０、Ｇ１２１、Ｇ１３１には、バンクアドレスｂａｎｋ０、ｂａｎｋ１がそのまま、又は、反転されて、入力される。このためデコード部４２０においては、バンクアドレスｂａｎｋ０、ｂａｎｋ１に基づいて、１つのバンク、つまり２つのサブアレイが選択されることになる。
【００６２】
具体的には、ロウアクセスモードにおいては、バンクアドレスｂａｎｋ０、ｂａｎｋ１とロウアドレスＲＡＤ０とにより、１つのバンク内の１つのサブアレイが選択的に活性化される。例えば、バンクアドレスｂａｎｋ０＝”０”であり、バンクアドレスｂａｎｋ”０”であり、ロウアドレスＲＡＤ０＝”０”である場合を想定する。この場合、ロウアドレスＲＡＤ０＝”０”であるので、ＯＲゲートＧ１４０の出力が”Ｈ”になる。このＯＲゲート１４０の出力は、ＡＮＤゲートＧ１００、Ｇ１１０、Ｇ１２０、Ｇ１３０に入力される。さらに、バンクアドレスｂａｎｋ０＝”０”、バンクアドレスｂａｎｋ１＝”０”であるので、デコード部４２０のＡＮＤゲートＧ１００の出力が”Ｈ”になる。これにより、サブアレイＡ００が選択され、活性化される。
【００６３】
一方、リフレッシュモードにおいては、バンクアドレスｂａｎｋ０、ｂａｎｋ１により、１つのバンクが選択的に活性化される。例えば、バンクアドレスｂａｎｋ０＝”０”、バンクアドレスｂａｎｋ１＝”０”である場合を想定する。リフレッシュモードの場合、リフレッシュ制御信号ＲＥＦＲＥＳＨ＝”１”であるので、ＯＲゲートＧ１４０、Ｇ１４１の出力は”Ｈ”になる。このＯＲゲートからの出力は、各ＡＮＤゲートＧ１００、Ｇ１１０、Ｇ１０１、Ｇ１１１、Ｇ１２０、Ｇ１３０、Ｇ１２１、Ｇ１３１に入力される。さらに、バンクアドレスｂａｎｋ０＝”０”、バンクアドレスｂａｎｋ１＝”０”であるので、デコード部４２０のＡＮＤゲートＧ１００、Ｇ１０１の出力が”Ｈ”になる。これにより、サブアレイＡ００、Ａ０１が選択され、活性化される。つまり、２つのサブアレイＡ００、Ａ０１が同時にリフレッシュされる。
【００６４】
［実施の形態４］
図７Ａは、実施の形態４によるメモリチップＭＥＭＣ３におけるメモリセルアレイＭＡＣ３の構成を示している。この実施の形態では、二つずつのサブアレイ（Ａ００，Ａ０１），（Ａ１０，Ａ１１），（Ａ２０，Ａ２１），（Ａ３０，Ａ３ｉ）がそれぞれバンクＢ０，Ｂ１，Ｂ２，Ｂ３を構成している点は、図６Ａの実施の形態と同様である。但し、サブアレイ配列は、図６Ａの実施の形態と異なる。即ち、各バンクの一方のサブアレイＡ００，Ａ１０，Ａ２０，Ａ３０がひとつのブロック１１に配置され、他方のサブアレイＡ０１，Ａ１１，Ａ２１，Ａ３１が他のブロック１２に配置されている。各ブロック１１，１２内で隣接するサブアレイがセンスアンプ回路ＳＡｓを共有することは、先の実施の形態と同様である。また各ブロック１１，１２の両端部には、他と共有されない独立センスアンプ回路ＳＡｉが配置される。
【００６５】
この実施の形態の場合、サブアレイＡ３０，Ａ０１の間のセンスアンプ回路共有を避けているが、各バンクがＢ０−Ｂ１の間、Ｂ１−Ｂ２の間、Ｂ２−Ｂ３の間でセンスアンプ回路を共有する非独立バンク方式となっていることは、図６Ａの実施の形態と同様である。
【００６６】
この実施の形態の場合も、ロウアクセスモードで例えば、バンクＢ２が選択されたとき、活性化されるのはサブアレイＡ２０，Ａ２１のいずれか一方である。これに対し、リフレッシュモードでは、バンクＢ２が選択されたとき、二つのサブアレイＡ２０，Ａ２１を同時に活性化することができる。
【００６７】
このようなメモリセルアレイＭＣＡ３に対する制御は、メモリコントローラＣＴＬ３と第１デコード回路ＤＣ３０と第２デコード回路ＤＣ３１とによって、行われる。これにより、システムパフォマンス向上が図られる。
【００６８】
またこの実施の形態のＤＲＡＭセルアレイは、二つのブロック１１，１２が独立しているから、一度の設計でＤＲＡＭ総容量を半分にした版を同時に作る場合に、カットダウンが容易になるという利点がある。
【００６９】
図７Ｂは、本実施の形態における第２デコード回路ＤＣ３１の回路構成の一例を示す図である。この図７Ｂに示すように、第２デコード回路ＤＣ３１は、デコード部４４０、４４１、４５０を備えて構成されている。デコード部４４０、４４１には、第１デコード回路ＤＣ３０から、バンクアドレスｂａｎｋ０、ｂａｎｋ１が入力される。デコード部４３５には、第１デコード回路ＤＣ３０から、ロウアドレスＲＡＤ０とリフレッシュ制御信号ＲＥＦＲＥＳＨとが、入力される。
【００７０】
デコード部４４０は、ＡＮＤゲートＧ２００、Ｇ２１０、Ｇ２２０、Ｇ２３０を備えて構成されている。デコード部４４１は、ＡＮＤゲートＧ２０１、Ｇ２１１、Ｇ２２１、Ｇ２３１を備えて構成されている。また、デコード部４５０は、ＯＲゲートＧ２４０、Ｇ２４１を備えて構成されている。
【００７１】
デコード部４５０のＯＲゲートＧ２４０、Ｇ２４１には、ロウアドレスＲＡＤ０がそのまま、又は、反転されて、入力される。このためデコード部４５０においては、ロウアドレスＲＡＤ０に基づいて、各バンクＢ０、Ｂ１、Ｂ２、Ｂ３の中からそれぞれ１つのサブアレイが選択されることになる。また、このデコード部４５０には、リフレッシュ制御信号ＲＥＦＲＥＳＨが入力される。
【００７２】
ＯＲゲートＧ２４０の出力は、ＡＮＤゲートＧ２００、Ｇ２１０、Ｇ２２０、Ｇ２３０に入力される。ＯＲゲートＧ２４１の出力は、ＡＮＤゲートＧ２０１、Ｇ２１１、Ｇ２２１、Ｇ２３１に入力される。
【００７３】
さらに、デコード部４４０、４４１のＡＮＤゲートＧ２００、Ｇ２１０、Ｇ２２０、Ｇ２３０、Ｇ２０１、Ｇ２１１、Ｇ２２１、Ｇ２３１には、バンクアドレスｂａｎｋ０、ｂａｎｋ１がそのまま、又は、反転されて、入力される。このためデコード部４４０、４４１においては、バンクアドレスｂａｎｋ０、ｂａｎｋ１に基づいて、１つのバンク、つまり２つのサブアレイが選択されることになる。
【００７４】
具体的には、ロウアクセスモードにおいては、バンクアドレスｂａｎｋ０、ｂａｎｋ１とロウアドレスＲＡＤ０とにより、１つのバンク内の１つのサブアレイが選択的に活性化される。例えば、バンクアドレスｂａｎｋ０＝”０”であり、バンクアドレスｂａｎｋ”０”であり、ロウアドレスＲＡＤ０＝”０”である場合を想定する。この場合、ロウアドレスＲＡＤ０＝”０”であるので、ＯＲゲートＧ２４０の出力が”Ｈ”になる。このＯＲゲート２４０の出力は、ＡＮＤゲートＧ２００、Ｇ２１０、Ｇ２２０、Ｇ２３０に入力される。さらに、バンクアドレスｂａｎｋ０＝”０”、バンクアドレスｂａｎｋ１＝”０”であるので、デコード部４４０のＡＮＤゲートＧ２００の出力が”Ｈ”になる。これにより、サブアレイＡ００が選択され、活性化される。
【００７５】
一方、リフレッシュモードにおいては、バンクアドレスｂａｎｋ０、ｂａｎｋ１により、１つのバンクが選択的に活性化される。例えば、バンクアドレスｂａｎｋ０＝”０”、バンクアドレスｂａｎｋ１＝”０”である場合を想定する。リフレッシュモードの場合、リフレッシュ制御信号ＲＥＦＲＥＳＨ＝”１”であるので、ＯＲゲートＧ２４０、Ｇ２４１の出力はともに”Ｈ”になる。このＯＲゲートからの出力は、各ＡＮＤゲートＧ２００、Ｇ２１０、Ｇ２２０、Ｇ２３０、Ｇ２０１、Ｇ２１１、Ｇ２２１、Ｇ２３１に入力される。さらに、バンクアドレスｂａｎｋ０＝”０”、バンクアドレスｂａｎｋ１＝”０”であるので、デコード部４４０のＡＮＤゲートＧ２００と、デコード部４４１のＡＮＤゲートＧ２０１の出力が”Ｈ”になる。これにより、サブアレイＡ００、Ａ０１が選択され、活性化される。つまり、２つのサブアレイＡ００、Ａ０１が同時にリフレッシュされる。
【００７６】
［実施の形態５］
図８Ａは、実施の形態５によるメモリチップＭＥＭＣ４におけるメモリセルアレイＭＣＡ４の構成を示している。ここまでの実施の形態では、バンク内の複数のサブアレイはセンスアンプ回路を共有しないものとしたが、この実施の形態では、センスアンプ回路ＳＡｓを共有して配列された４つのサブアレイＡ００，Ａ０１，Ａ０２，Ａ０３が一つのバンクＢ０を構成し、同様にセンスアンプ回路ＳＡｓを共有して配列された４つのサブアレイＡ１０，Ａ１１，Ａ１２，Ａ１３が別のバンクＢ１を構成している。これも、バンクＢ０，Ｂ１の間には共有センスアンプ回路ＳＡｓがあり、非独立バンク方式となっている。
【００７７】
この実施の形態の場合、ロウアクセスモードで例えば、バンクＢ０が選択されたとき、活性化されるのはサブアレイＡ００〜Ａ０３のいずれか一つである。これに対し、リフレッシュモードでは、バンクＢ０が選択されたとき、例えばセンスアンプ回路を共有しない二つのサブアレイＡ００，Ａ０２を同時に活性化することができる。先の実施の形態と異なり、バンク内に共有センスアンプ回路があるため、全サブアレイを同時にリフレッシュすることはできないが、少なくともロウアクセスモードよりは多くのサブアレイを同時にリフレッシュすることにより、システムパフォマンス向上が図られる。
【００７８】
このようなメモリセルアレイＭＣＡ４に対する制御は、メモリコントローラＣＴＬ４と第１デコード回路ＤＣ４０と第２デコード回路ＤＣ４１とによって、行われる。
【００７９】
図８Ｂは、本実施の形態における第２デコード回路ＤＣ４１の回路構成の一例を示す図である。この図８Ｂに示すように、第２デコード回路ＤＣ４１は、デコード部４６０、４７０を備えて構成されている。デコード部４６０には、第１デコード回路ＤＣ４０から、バンクアドレスｂａｎｋ０が入力される。デコード部４３０には、第１デコード回路ＤＣ４０から、ロウアドレスＲＡＤ０、ＲＡＤ１とリフレッシュ制御信号ＲＥＦＲＥＳＨとが、入力される。
【００８０】
デコード部４６０は、ＡＮＤゲートＧ３００、Ｇ３０１、Ｇ３０２、Ｇ３０３、Ｇ３１０、Ｇ３１１、Ｇ３１２、Ｇ３１３を備えて構成されている。デコード部４７０は、ＡＮＤゲートＧ３２０、Ｇ３２１、Ｇ３２２、Ｇ３２３と、ＯＲゲートＧ３３０、Ｇ３３１を備えて構成されている。
【００８１】
デコード部４７０には、ロウアドレスＲＡＤ０、ＲＡＤ１と、リフレッシュ制御信号ＲＥＦＲＥＳＨとが、入力される。より詳しくは、デコード部４７０のＯＲゲートＧ３３０には、ロウアドレスＲＡＤ１が反転して入力され、ＯＲゲートＧ３３１には、ロウアドレスＲＡＤ１がそのまま入力される。また、このＯＲゲートＧ３３０、Ｇ３３１には、リフレッシュ制御信号ＲＥＦＲＥＳＨが入力される。ＯＲゲート３３０の出力は、ＡＮＤゲートＧ３２０、Ｇ３２２に入力され、ＯＲゲートＧ３３１の出力は、ＡＮＤゲートＧ３２１、Ｇ３２３に入力される。
【００８２】
さらに、ＡＮＤゲートＧ３２０、Ｇ３２１には、ロウアドレスＲＡＤ０が反転して入力され、ＡＮＤゲートＧ３２２、Ｇ３２３には、ロウアドレスＲＡＤ０がそのまま入力される。ＡＮＤゲートＧ３２０の出力は、デコード部４６０のＡＮＤゲートＧ３００、Ｇ３１０に入力される。ＡＮＤゲートＧ３２１の出力は、デコード部４６０のＡＮＤゲートＧ３０２、Ｇ３１２に入力される。ＡＮＤゲートＧ３２２の出力は、デコード部４６０のＡＮＤゲートＧ３０１、Ｇ３１１に入力される。ＡＮＤゲートＧ３２３の出力は、デコード部４６０のＡＮＤゲートＧ３０３、Ｇ３１３に入力される。
【００８３】
このため、デコード部４７０においては、ロウアドレスＲＡＤ０、ＲＡＤ１に基づいて、各バンクＢ０、Ｂ１の中からそれぞれ１つのサブアレイが選択されることになる。
【００８４】
ＡＮＤゲートＧ３００、Ｇ３０１、Ｇ３０２、Ｇ３０３には、バンクアドレスｂａｎｋ０が反転して入力される。ＡＮＤゲートＧ３１０、Ｇ３１１、Ｇ３１２、Ｇ３１３には、バンクアドレスｂａｎｋ０がそのまま入力される。このため、デコード部４６０においては、バンクアドレスｂａｎｋ０に基づいて、１つのバンク、つまり４つのサブアレイが選択されることになる。
【００８５】
具体的には、ロウアクセスモードにおいては、バンクアドレスｂａｎｋ０とロウアドレスＲＡＤ０、ＲＡＤ１とにより、１つのバンク内の１つのサブアレイが選択的に活性化される。例えば、バンクアドレスｂａｎｋ０＝”０”であり、ロウアドレスＲＡＤ０＝”０”であり、ＲＡＤ１＝”０”である場合を想定する。この場合、ロウアドレスＲＡＤ１＝”０”であるので、ＯＲゲートＧ３３０の出力が”Ｈ”になる。このＯＲゲート３３０の出力は、ＡＮＤゲートＧ３２０、Ｇ３２２に入力される。さらに、ロウアドレスＲＡＤ０＝”０”であるので、ＡＮＤゲートＧ３２０の出力が”Ｈ”になる。このＡＮＤゲートＧ３２０の出力は、ＡＮＤゲートＧ３００、Ｇ３１０に入力される。ここで、バンクアドレスｂａｎｋ０＝”０”であるので、デコード部４６０のＡＮＤゲートＧ３００の出力が”Ｈ”になる。これにより、サブアレイＡ００が選択され、活性化される。
【００８６】
一方、リフレッシュモードにおいては、バンクアドレスｂａｎｋ０とロウアドレスＲＡＤ０、ＲＡＤ１により、１つのバンクのうちセンスアンプＳＡｓを共有しないサブアレイが選択的に活性化される。例えば、バンクアドレスｂａｎｋ０＝”０”、ロウアドレスＲＡＤ０＝”０”、ロウアドレスＲＡＤ１＝”０”である場合を想定する。リフレッシュモードの場合、リフレッシュ制御信号ＲＥＦＲＥＳＨ＝”１”であるので、ＯＲゲートＧ３３０、Ｇ３３１の出力は”Ｈ”になる。このＯＲゲートＧ３３０、Ｇ３３１からの出力は、各ＡＮＤゲートＧ３２０、Ｇ３２１、Ｇ３２２、Ｇ３２３に入力される。また、ロウアドレスＲＡＤ０＝”０”であるので、ＡＮＤゲートＧ３２０、Ｇ３２１の出力が”Ｈ”になる。このＡＮＤゲートＧ３２０、Ｇ３２１の出力は、デコード部４６０のＡＮＤゲートＧ３００、Ｇ３０２、Ｇ３１０、Ｇ３１２に入力される。
【００８７】
さらに、バンクアドレスｂａｎｋ０＝”０”であるので、デコード部４６０のＡＮＤゲートＧ３００、Ｇ３０２の出力が”Ｈ”になる。これにより、サブアレイＡ００、Ａ０２が選択され、活性化される。つまり、２つのサブアレイＡ００、Ａ０２が同時にリフレッシュされる。
【００８８】
［実施の形態６］
図９は、ページ長可変回路をリフレッシュ制御回路として利用するようにした実施の形態のＤＲＡＭである。ＤＲＡＭセルアレイ構成としては、図７Ａの実施の形態と同じものを用いた例を示している。なお、一つのロウ選択によりセンスアンプにラッチされるデータの長さがページ長であり、これはロウ選択後にカラムアクセスのみで取り出しうるデータの大きさである。
【００８９】
図９において、デコード部８１，８２はそれぞれブロック１１，１２について、バンクアドレスｂａｎｋ０，ｂａｎｋ１をデコードしてサブアレイ選択を行う。即ち、ｂａｎｋ０＝“０”、ｂａｎｋ１＝“０”，のとき、ＡＮＤゲートＧ００，Ｇ０１の出力が“Ｈ”になり、バンクＢ０のサブアレイＡ００，Ａ０１が選択される。ｂａｎｋ０＝“１”、ｂａｎｋ１＝“０”のとき、ＡＮＤゲートＧ１０，Ｇ１１の出力が“Ｈ”になり、バンクＢ１のサブアレイＡ１０，Ａ１１が選択される。ｂａｎｋ０＝“０”、ｂａｎｋ１＝“１”のとき、ＡＮＤゲートＧ２０，Ｇ２１の出力が“Ｈ”になり、バンクＢ２のサブアレイＡ２０，Ａ２１が選択される。ｂａｎｋ０＝“１”、ｂａｎｋ１＝“１”のとき、ＡＮＤゲートＧ３０，Ｇ３１の出力が“Ｈ”になり、バンクＢ３のサブアレイＡ３０，Ａ３１が選択される。
【００９０】
但し、デコード部８１，８２は、ブロックを指定するアドレスＲＡＤ０，ＲＡＤ１をデコードするデコード部８３により選択的に活性化される。即ち、ＲＡＤ０＝“０”、ＲＡＤ１＝“０”の場合、ＡＮＤゲートＧ８１の出力が“Ｈ”になり、これがＯＲゲートＧ８３を介してブロック１１側のデコード部８１に転送され、デコード部８１が活性化される。ＲＡＤ０＝“１”、ＲＡＤ１＝“０”の場合、ＡＮＤゲートＧ８２の出力が“Ｈ”になり、ブロック１２側のデコード部８２が活性化される。
【００９１】
更に、ブロック選択を行うデコード部８３のＯＲゲートＧ８３，Ｇ８４にはページ長可変信号ＬＯＮＧＰＡＧＥが入る。即ち、ＬＯＮＧＰＡＧＥ＝“Ｌ”のときは、デコード部８３によりブロック１１，１２のいずれか一方のみが活性化される。これが短ページモードである。ＬＯＮＧＰＡＧＥ＝“Ｈ”になると、アドレスＲＡＤ０，ＲＡＤ１は無視され、両ブロック１１，１２のデコード部８１，８２が同時に活性化される。つまり、バンクアドレスｂａｎｋ０，ｂａｎｋ１で選択されたバンクに属する二つのサブアレイが同時に活性化される。これが長ページモードとなる。
【００９２】
上述のページ長可変機能は通常、ＤＲＡＭ出荷前に固定され、その後変更されることはないオプション機能として用いられる。そこでこの実施の形態では、このページ長可変機能をリフレッシュ動作に利用する。具体的に、短ページ長としてＤＲＡＭチップが設定された場合、ページ長可変信号ＬＯＮＧＰＡＧＥの信号線は不要のものとなるから、これをリフレッシュ信号線として用いる。即ち、リフレッシュ時に、ＬＯＮＧＰＡＧＥ＝“Ｈ”とすることにより、あるバンク内の二つのサブアレイを同時に活性化することができる。
【００９３】
これにより、非独立バンク方式でのリフレッシュ動作前後の動作制約の発生確率を抑制し、高いシステムパフォマンスを得ることができる。またページ長可変機能回路をリフレッシュ制御に流用することにより、チップ面積の増加がない。
【００９４】
［実施の形態７］
図１０は、実施の形態７のメモリチップＭＥＭＣ５におけるメモリセルアレイＭＣＡ５の構成を示す。この実施の形態では、４個ずつのサブアレイのブロック２１，２２，２３，２４があり、各ブロック内で隣接サブアレイはセンスアンプ回路ＳＡｓを共有する。上部の左右ブロック２１，２２のサブアレイの組（Ａ００，Ａ０１），（Ａ１０，Ａ１１），（Ａ２０，Ａ２１），（Ａ３０，Ａ３１）がそれぞれ、バンクＢ０，Ｂ１，Ｂ２，Ｂ３を構成する。同様に、下部の左右ブロック２３，２４のサブアレイの組（Ａ４０，Ａ４１），（Ａ５０，Ａ５１），（Ａ６０，Ａ６１），（Ａ７０，Ａ７１）がそれぞれ、バンクＢ４，Ｂ５，Ｂ６，Ｂ７を構成する。
【００９５】
即ち、バンクＢ０〜Ｂ３は、各バンク内で二つのサブアレイがセンスアンプ回路を共有せず、隣接するバンクの間でセンスアンプ回路を共有する非独立バンク構成となっている。これとは独立に、バンクＢ４〜Ｂ７が同様に非独立バンク構成となっている。
【００９６】
この実施の形態の場合、通常のロウアクセスモードで例えばバンクＢ２が選択されたとき、活性化されるのはサブアレイＡ２０，Ａ２１のいずれか一方である。リフレッシュモードでは、バンクＢ２の二つのサブアレイＡ２０，Ａ２１を同時に活性化することができる。従って、同時活性化されるバンク数を減らして、システムパフォマンスの向上が図られる。
【００９７】
このようなメモリセルアレイＭＣＡ５に対する制御は、メモリコントローラＣＴＬ５と第１デコード回路ＤＣ５０と第２デコード回路ＤＣ５１とによって、行われる。
【００９８】
図１１は、本実施の形態における第２デコード回路ＤＣ５１の回路構成の一例を示す図である。この図１１に示すように、第２デコード回路ＤＣ５１は、デコード部５００、５１０、５２０、５３０、５４０、５５０を備えて構成されている。デコード部５００、５１０、５２０、５３０には、第１デコード回路ＤＣ５０から、バンクアドレスｂａｎｋ０、ｂａｎｋ１、ｂａｎｋ２が入力される。デコード部５５０には、第１デコード回路ＤＣ５０から、ロウアドレスＲＡＤ０とリフレッシュ制御信号ＲＥＦＲＥＳＨとが、入力される。
【００９９】
デコード部５００は、ＡＮＤゲートＧ４００、Ｇ４１０、Ｇ４２０、Ｇ４３０を備えて構成されている。デコード部５１０は、ＡＮＤゲートＧ４４０、Ｇ４５０、Ｇ４６０、Ｇ４７０を備えて構成されている。デコード部５２０は、ＡＮＤゲートＧ４０１、Ｇ４１１、Ｇ４２１、Ｇ４３１を備えて構成されている。デコード部５３０は、ＡＮＤゲートＧ４４１、Ｇ４５１、Ｇ４６１、Ｇ４７１を備えて構成されている。デコード部５４０は、ＡＮＤゲートＧ４８０、Ｇ４８１、Ｇ４８２、Ｇ４８３を備えて構成されている。デコード部５５０は、ＯＲゲートＧ４９０、Ｇ４９１を備えて構成されている。
【０１００】
デコード部５５０は、ロウアドレスＲＡＤ０に基づいて、ブロック２１、２３と、ブロック２２、２４のいずれか一方を選択する。デコード部５４０は、バンクアドレスｂａｎｋ０、ｂａｎｋ１に基づいて、各ブロック２１、２２、２３、２４の中からそれぞれ１つのアブアレイを選択する。デコード部５００、５１０は、バンクアドレスｂａｎｋ２に基づいて、ブロック２１とブロック２３のどちらかを選択する。デコード部５２０、５３０は、バンクアドレスｂａｎｋ２に基づいて、ブロック２２とブロック２４のどちらかを選択する。
【０１０１】
具体的には、ロウアクセスモードにおいては、バンクアドレスｂａｎｋ０、ｂａｎｋ１、ｂａｎｋ２とロウアドレスＲＡＤ０とにより、１つのバンク内の１つのサブアレイが選択的に活性化される。例えば、バンクアドレスｂａｎｋ０＝”０”であり、バンクアドレスｂａｎｋ１＝”０”であり、バンクアドレスｂａｎｋ２＝”０”であり、ロウアドレスＲＡＤ０＝”０”である場合を想定する。この場合、ロウアドレスＲＡＤ０＝”０”であるので、ＯＲゲートＧ４９０の出力が”Ｈ”になる。このＯＲゲート４９０の出力は、ＡＮＤゲートＧ４００、Ｇ４１０、Ｇ４２０、Ｇ４３０に入力され、ＡＮＤゲートＧ４４０、Ｇ４５０、Ｇ４６０、Ｇ４７０に入力される。
【０１０２】
さらに、バンクアドレスｂａｎｋ０＝”０”であり、バンクアドレスｂａｎｋ１＝”０”であるので、ＡＮＤゲートＧ４８０の出力が”Ｈ”になる。このＡＮＤゲートＧ４８０の出力は、ＡＮＤゲートＧ４００、Ｇ４０１、Ｇ４４０、Ｇ４４１に入力される。さらに、バンクアドレスｂａｎｋ２＝”０”であるので、ＡＮＤゲートＧ４００の出力が”Ｈ”になる。これにより、サブアレイＡ００が選択され、活性化される。
【０１０３】
一方、リフレッシュモードにおいては、バンクアドレスｂａｎｋ０、ｂａｎｋ１、ｂａｎｋ２により、１つのブロックの２つのサブアレイが選択的に活性化される。例えば、バンクアドレスｂａｎｋ０＝”０”、バンクアドレスｂａｎｋ１＝”０”、バンクアドレスｂａｎｋ２＝”０”である場合を想定する。リフレッシュモードの場合、リフレッシュ制御信号ＲＥＦＲＥＳＨ＝”１”であるので、ＯＲゲートＧ４９０、Ｇ４９１の出力は”Ｈ”になる。このＯＲゲートＧ４９０、Ｇ４９１からの出力は、すべてのＡＮＤゲートに入力される。
【０１０４】
さらに、バンクアドレスｂａｎｋ０＝”０”であり、バンクアドレスｂａｎｋ１＝”０”であるので、ＡＮＤゲートＧ４８０の出力が”Ｈ”になる。このＡＮＤゲートＧ４８０の出力は、ＡＮＤゲートＧ４００、Ｇ４０１、Ｇ４４０、Ｇ４４１に入力される。さらに、バンクアドレスｂａｎｋ２＝”０”であるので、ゲート部５００のＡＮＤゲートＧ４００とゲート部５２０のＡＮＤゲートＧ４０１の出力が”Ｈ”になる。これにより、サブアレイＡ００、Ａ０１が選択され、活性化される。つまり、２つのサブアレイＡ００、Ａ０１が同時にリフレッシュされる。
【０１０５】
〔実施の形態８〕
本発明の実施の形態８は、上述した実施の形態１に係るダイナミック型半導体記憶装置を、ロジック回路混載の半導体集積回路装置に適用したものである。
【０１０６】
図１２は、実施の形態８に係る半導体集積回路装置１００の構成をブロックで示す図である。この図１２に示すように、実施の形態８における半導体集積回路１００は、上述した実施の形態１に係るダイナミック型半導体記憶装置に、ロッジク回路ＬＧ１０を加えて、構成されている。このロジック回路ＬＧ１０は、種々の論理演算を行う回路である。この論理演算の過程で、メモリマクロＭＭ１にデータを書き込む必要が生じたり、メモリマクロＭＭ１からデータを読み出す必要が生じたりした場合は、ロジック回路ＬＧ１０は、メモリコントローラＣＴＬ１に必要な要求を、コントローラ制御信号として送出する。また、ロジック回路ＬＧ１０の外部から、このロジック回路ＬＧ１０にメモリマクロＭＭ１に対するデータの書き込み要求が入力されたり、データの読み出し要求が入力された場合にも、ロジック回路ＬＧ１０は、メモリコントローラＣＴＬ１に必要な要求を、コントローラ制御信号として送出する。
【０１０７】
このコントローラ制御信号には、メモリマクロＭＭ１におけるアドレスをそのまま含んでいてもよいし、アドレスとして次のアドレスを指定するというような情報を含ませておき、この情報に基づいてメモリコントローラＣＴＬ１がメモリマクロＭＭ１におけるアドレスを生成するようにしてもよい。
【０１０８】
また、メモリマクロＭＭ１に対するリフレッシュ要求の周期等の管理は、ロジック回路ＬＧ１０が行ってもよいし、メモリコントローラＣＴＬ１が行ってもよい。メモリコントローラＣＴＬ１がリフレッシュ要求の管理を行う場合には、リフレッシュ期間中は、メモリコントローラＣＴＬ１からロジック回路ＬＧ１０にビジー信号が送信されることになる。
【０１０９】
このコントローラ制御信号が供給されたメモリコントローラＣＴＬ１は、このコントローラ制御信号に基づいて、メモリ制御信号を生成し、メモリマクロＭＭ１の第１デコード回路ＤＣ１０に供給する。また、メモリコントローラＣｌＴＬ１がリフレッシュ要求の管理を行う場合には、自らの制御によりメモリ制御信号を生成して、第１デコード回路ＤＣ１０に供給する。これ以降の動作は、上述した実施の形態１と同様である。
【０１１０】
図１３は、本発明の実施の形態８の別の例を示す図である。この図１３に示すように、半導体集積回路装置１０２は、ロジック回路ＬＧ１１内部にメモリコントローラＣＴＬ１を備えている。このメモリコントローラＣＴＬ１は、ロジック回路ＬＧ１１の一部として動作し、ロジック回路ＬＧ１１のメモリコントローラＣＴＬ１以外の部分から受けたコントローラ制御信号により、又は、自らの制御により、メモリ制御信号を生成する。このメモリ制御信号は、メモリコントローラＣＴＬ１からメモリマクロＭＭ１の第１デコード回路ＤＣ１０に供給される。
【０１１１】
図１４は、さらに別の変形例である半導体集積回路装置１０４の構成をブロックで示す図である。この図１４に示すように、ロジック回路ＬＧ１２に第１デコード回路ＤＣ１０を設けるようにしてもよい。この場合、メモリ制御信号に相当する制御信号をメモリコントローラＣＴＬ１から第１デコード回路ＤＣ１０に供給する。そして、第１デコード回路ＤＣ１０から内部制御信号に相当する制御信号を、第２デコード回路ＤＣ１１に供給する。
【０１１２】
図１５は、もう１つ別の変形例である半導体集積回路装置１０６の構成をブロックで示す図である。この図１５に示すように、メモリコントローラＣＴＬ１０の内部に、第１デコード回路ＤＣ１０を設けるようにしてもよい。この場合、メモリコントローラＣＴＬ１０からの命令に基づいて第１デコード回路ＤＣ１０は、内部制御信号に相当する制御信号を生成し、第２デコード回路ＤＣ１１に供給する。
【０１１３】
なお、上述した図１２乃至図１５における第２デコード回路ＤＣ１１の内部構成は、上述した実施の形態１で示した図５と同様である。
【０１１４】
以上のように、本発明は、ＤＲＡＭとロジック回路とを混載した半導体集積回路装置に対しても、適用することが可能である。
【０１１５】
〔実施の形態９〕
本発明の実施の形態９は、上述した実施の形態３に係るダイナミック型半導体記憶装置を、ロジック回路混載の半導体集積回路装置に適用したものである。
【０１１６】
図１６は、実施の形態９に係る半導体集積回路装置１１０の構成をブロックで示す図である。この図１６に示すように、実施の形態９における半導体集積回路１１０は、上述した実施の形態３に係るダイナミック型半導体記憶装置に、ロッジク回路ＬＧ２０を加えて、構成されている。このロジック回路ＬＧ２０は、種々の論理演算を行う回路である。この論理演算の過程で、メモリマクロＭＭ２にデータを書き込む必要が生じたり、メモリマクロＭＭ２からデータを読み出す必要が生じたりした場合は、ロジック回路ＬＧ２０は、メモリコントローラＣＴＬ２に必要な要求を、コントローラ制御信号として送出する。また、ロジック回路ＬＧ２０の外部から、このロジック回路ＬＧ２０にメモリマクロＭＭ２に対するデータの書き込み要求が入力されたり、データの読み出し要求が入力された場合にも、ロジック回路ＬＧ２０は、メモリコントローラＣＴＬ２に必要な要求を、コントローラ制御信号として送出する。
【０１１７】
このコントローラ制御信号には、メモリマクロＭＭ２におけるアドレスをそのまま含んでいてもよいし、アドレスとして次のアドレスを指定するというような情報を含ませておき、この情報に基づいてメモリコントローラＣＴＬ２がメモリマクロＭＭ２におけるアドレスを生成するようにしてもよい。
【０１１８】
また、メモリマクロＭＭ２１に対するリフレッシュ要求の周期等の管理は、ロジック回路ＬＧ２０が行ってもよいし、メモリコントローラＣＴＬ２が行ってもよい。メモリコントローラＣＴＬ２がリフレッシュ要求の管理を行う場合には、リフレッシュ期間中は、メモリコントローラＣＴＬ２からロジック回路ＬＧ２０にビジー信号が送信されることになる。
【０１１９】
このコントローラ制御信号が供給されたメモリコントローラＣＴＬ２は、このコントローラ制御信号に基づいて、メモリ制御信号を生成し、メモリマクロＭＭ２の第１デコード回路ＤＣ２０に供給する。また、メモリコントローラＣｌＴＬ２がリフレッシュ要求の管理を行う場合には、自らの制御によりメモリ制御信号を生成して、第１デコード回路ＤＣ２０に供給する。これ以降の動作は、上述した実施の形態３と同様である。
【０１２０】
図１７は、本発明の実施の形態９の別の例を示す図である。この図１７に示すように、半導体集積回路装置１１２は、ロジック回路ＬＧ２１内部にメモリコントローラＣＴＬ２を備えている。このメモリコントローラＣＴＬ２は、ロジック回路ＬＧ２１の一部として動作し、ロジック回路ＬＧ２１のメモリコントローラＣＴＬ２以外の部分から受けたコントローラ制御信号により、又は、自らの制御により、メモリ制御信号を生成する。このメモリ制御信号は、メモリコントローラＣＴＬ２からメモリマクロＭＭ２の第１デコード回路ＤＣ２０に供給される。
【０１２１】
図１８は、さらに別の変形例である半導体集積回路装置１１４の構成をブロックで示す図である。この図１８に示すように、ロジック回路ＬＧ２２に第１デコード回路ＤＣ２０を設けるようにしてもよい。この場合、メモリ制御信号に相当する制御信号をメモリコントローラＣＴＬ２から第１デコード回路ＤＣ２０に供給する。そして、第１デコード回路ＤＣ２０から内部制御信号に相当する制御信号を、第２デコード回路ＤＣ２１に供給する。
【０１２２】
図１９は、もう１つ別の変形例である半導体集積回路装置１１６の構成をブロックで示す図である。この図１９に示すように、メモリコントローラＣＴＬ２０の内部に、第１デコード回路ＤＣ２０を設けるようにしてもよい。この場合、メモリコントローラＣＴＬ２０からの命令に基づいて第１デコード回路ＤＣ２０は、内部制御信号に相当する制御信号を生成し、第２デコード回路ＤＣ２１に供給する。
【０１２３】
なお、上述した図１６乃至図１９における第２デコード回路ＤＣ２１の内部構成は、上述した実施の形態３における図６Ｂと同様である。
【０１２４】
以上のように、本発明は、ＤＲＡＭとロジック回路とを混載した半導体集積回路装置に対しても、適用することが可能である。
【０１２５】
〔実施の形態１０〕
本発明の実施の形態１０は、上述した実施の形態４に係るダイナミック型半導体記憶装置を、ロジック回路混載の半導体集積回路装置に適用したものである。
【０１２６】
図２０は、実施の形態１０に係る半導体集積回路装置１２０の構成をブロックで示す図である。この図２０に示すように、実施の形態１０における半導体集積回路１２０は、上述した実施の形態４に係るダイナミック型半導体記憶装置に、ロッジク回路ＬＧ３０を加えて、構成されている。このロジック回路ＬＧ３０は、種々の論理演算を行う回路である。この論理演算の過程で、メモリマクロＭＭ３にデータを書き込む必要が生じたり、メモリマクロＭＭ３からデータを読み出す必要が生じたりした場合は、ロジック回路ＬＧ３０は、メモリコントローラＣＴＬ３に必要な要求を、コントローラ制御信号として送出する。また、ロジック回路ＬＧ３０の外部から、このロジック回路ＬＧ３０にメモリマクロＭＭ３に対するデータの書き込み要求が入力されたり、データの読み出し要求が入力された場合にも、ロジック回路ＬＧ３０は、メモリコントローラＣＴＬ３に必要な要求を、コントローラ制御信号として送出する。
【０１２７】
このコントローラ制御信号には、メモリマクロＭＭ３におけるアドレスをそのまま含んでいてもよいし、アドレスとして次のアドレスを指定するというような情報を含ませておき、この情報に基づいてメモリコントローラＣＴＬ３がメモリマクロＭＭ３におけるアドレスを生成するようにしてもよい。
【０１２８】
また、メモリマクロＭＭ３に対するリフレッシュ要求の周期等の管理は、ロジック回路ＬＧ３０が行ってもよいし、メモリコントローラＣＴＬ３が行ってもよい。メモリコントローラＣＴＬ３がリフレッシュ要求の管理を行う場合には、リフレッシュ期間中は、メモリコントローラＣＴＬ３からロジック回路ＬＧ３０にビジー信号が送信されることになる。
【０１２９】
このコントローラ制御信号が供給されたメモリコントローラＣＴＬ３は、このコントローラ制御信号に基づいて、メモリ制御信号を生成し、メモリマクロＭＭ３の第１デコード回路ＤＣ３０に供給する。また、メモリコントローラＣｌＴＬ３がリフレッシュ要求の管理を行う場合には、自らの制御によりメモリ制御信号を生成して、第１デコード回路ＤＣ３０に供給する。これ以降の動作は、上述した実施の形態４と同様である。
【０１３０】
図２１は、本発明の実施の形態１０の別の例を示す図である。この図２１に示すように、半導体集積回路装置１２２は、ロジック回路ＬＧ３１内部にメモリコントローラＣＴＬ３を備えている。このメモリコントローラＣＴＬ３は、ロジック回路ＬＧ３１の一部として動作し、ロジック回路ＬＧ３１のメモリコントローラＣＴＬ３以外の部分から受けたコントローラ制御信号により、又は、自らの制御により、メモリ制御信号を生成する。このメモリ制御信号は、メモリコントローラＣＴＬ３からメモリマクロＭＭ３の第１デコード回路ＤＣ３０に供給される。
【０１３１】
図２２は、さらに別の変形例である半導体集積回路装置１２４の構成をブロックで示す図である。この図２２に示すように、ロジック回路ＬＧ３２に第１デコード回路ＤＣ３０を設けるようにしてもよい。この場合、メモリ制御信号に相当する制御信号をメモリコントローラＣＴＬ３から第１デコード回路ＤＣ３０に供給する。そして、第１デコード回路ＤＣ３０から内部制御信号に相当する制御信号を、第２デコード回路ＤＣ３１に供給する。
【０１３２】
図２３は、もう１つ別の変形例である半導体集積回路装置１２６の構成をブロックで示す図である。この図２３に示すように、メモリコントローラＣＴＬ３０の内部に、第１デコード回路ＤＣ３０を設けるようにしてもよい。この場合、メモリコントローラＣＴＬ３０からの命令に基づいて第１デコード回路ＤＣ３０は、内部制御信号に相当する制御信号を生成し、第２デコード回路ＤＣ３１に供給する。
【０１３３】
なお、上述した図２０乃至図２３における第２デコード回路ＤＣ３１の内部構成は、上述した実施の形態４における図７Ｂと同様である。また、図２０乃至図２３における第１デコード回路ＤＣ３０と第２デコード回路ＤＣ３１の内部構成を、上述した図９と同様にすることにより、ページ長可変回路をリフレッシュ制御回路として利用することができる。
【０１３４】
以上のように、本発明は、ＤＲＡＭとロジック回路とを混載した半導体集積回路装置に対しても、適用することが可能である。
【０１３５】
〔実施の形態１１〕
本発明の実施の形態１１は、上述した実施の形態５に係るダイナミック型半導体記憶装置を、ロジック回路混載の半導体集積回路装置に適用したものである。
【０１３６】
図２４は、実施の形態１１に係る半導体集積回路装置１３０の構成をブロックで示す図である。この図２４に示すように、実施の形態１１における半導体集積回路１３０は、上述した実施の形態５に係るダイナミック型半導体記憶装置に、ロッジク回路ＬＧ４０を加えて、構成されている。このロジック回路ＬＧ４０は、種々の論理演算を行う回路である。この論理演算の過程で、メモリマクロＭＭ４にデータを書き込む必要が生じたり、メモリマクロＭＭ４からデータを読み出す必要が生じたりした場合は、ロジック回路ＬＧ４０は、メモリコントローラＣＴＬ４に必要な要求を、コントローラ制御信号として送出する。また、ロジック回路ＬＧ４０の外部から、このロジック回路ＬＧ４０にメモリマクロＭＭ４に対するデータの書き込み要求が入力されたり、データの読み出し要求が入力された場合にも、ロジック回路ＬＧ４０は、メモリコントローラＣＴＬ４に必要な要求を、コントローラ制御信号として送出する。
【０１３７】
このコントローラ制御信号には、メモリマクロＭＭ４におけるアドレスをそのまま含んでいてもよいし、アドレスとして次のアドレスを指定するというような情報を含ませておき、この情報に基づいてメモリコントローラＣＴＬ４がメモリマクロＭＭ４におけるアドレスを生成するようにしてもよい。
【０１３８】
また、メモリマクロＭＭ４に対するリフレッシュ要求の周期等の管理は、ロジック回路ＬＧ４０が行ってもよいし、メモリコントローラＣＴＬ４が行ってもよい。メモリコントローラＣＴＬ４がリフレッシュ要求の管理を行う場合には、リフレッシュ期間中は、メモリコントローラＣＴＬ４からロジック回路ＬＧ４０にビジー信号が送信されることになる。
【０１３９】
このコントローラ制御信号が供給されたメモリコントローラＣＴＬ４は、このコントローラ制御信号に基づいて、メモリ制御信号を生成し、メモリマクロＭＭ４の第１デコード回路ＤＣ４０に供給する。また、メモリコントローラＣｌＴＬ４がリフレッシュ要求の管理を行う場合には、自らの制御によりメモリ制御信号を生成して、第１デコード回路ＤＣ４０に供給する。これ以降の動作は、上述した実施の形態５と同様である。
【０１４０】
図２５は、本発明の実施の形態１１の別の例を示す図である。この図２５に示すように、半導体集積回路装置１３２は、ロジック回路ＬＧ４１内部にメモリコントローラＣＴＬ４を備えている。このメモリコントローラＣＴＬ４は、ロジック回路ＬＧ４１の一部として動作し、ロジック回路ＬＧ４１のメモリコントローラＣＴＬ４以外の部分から受けたコントローラ制御信号により、又は、自らの制御により、メモリ制御信号を生成する。このメモリ制御信号は、メモリコントローラＣＴＬ４からメモリマクロＭＭ４の第１デコード回路ＤＣ４０に供給される。
【０１４１】
図２６は、さらに別の変形例である半導体集積回路装置１３４の構成をブロックで示す図である。この図２６に示すように、ロジック回路ＬＧ４２に第１デコード回路ＤＣ４０を設けるようにしてもよい。この場合、メモリ制御信号に相当する制御信号をメモリコントローラＣＴＬ４から第１デコード回路ＤＣ４０に供給する。そして、第１デコード回路ＤＣ４０から内部制御信号に相当する制御信号を、第２デコード回路ＤＣ４１に供給する。
【０１４２】
図２７は、もう１つ別の変形例である半導体集積回路装置１３６の構成をブロックで示す図である。この図２７に示すように、メモリコントローラＣＴＬ４０の内部に、第１デコード回路ＤＣ４０を設けるようにしてもよい。この場合、メモリコントローラＣＴＬ４０からの命令に基づいて第１デコード回路ＤＣ４０は、内部制御信号に相当する制御信号を生成し、第２デコード回路ＤＣ４１に供給する。
【０１４３】
なお、上述した図２４乃至図２７における第２デコード回路ＤＣ４１の内部構成は、上述した実施の形態５における図８Ｂと同様である。
【０１４４】
以上のように、本発明は、ＤＲＡＭとロジック回路とを混載した半導体集積回路装置に対しても、適用することが可能である。
【０１４５】
〔実施の形態１２〕
本発明の実施の形態１２は、上述した実施の形態７に係るダイナミック型半導体記憶装置を、ロジック回路混載の半導体集積回路装置に適用したものである。
【０１４６】
図２８は、実施の形態１２に係る半導体集積回路装置１４０の構成をブロックで示す図である。この図２８に示すように、実施の形態１２における半導体集積回路１４０は、上述した実施の形態７に係るダイナミック型半導体記憶装置に、ロッジク回路ＬＧ５０を加えて、構成されている。このロジック回路ＬＧ５０は、種々の論理演算を行う回路である。この論理演算の過程で、メモリマクロＭＭ５にデータを書き込む必要が生じたり、メモリマクロＭＭ１からデータを読み出す必要が生じたりした場合は、ロジック回路ＬＧ５０は、メモリコントローラＣＴＬ５に必要な要求を、コントローラ制御信号として送出する。また、ロジック回路ＬＧ５０の外部から、このロジック回路ＬＧ５０にメモリマクロＭＭ１に対するデータの書き込み要求が入力されたり、データの読み出し要求が入力された場合にも、ロジック回路ＬＧ５０は、メモリコントローラＣＴＬ５に必要な要求を、コントローラ制御信号として送出する。
【０１４７】
このコントローラ制御信号には、メモリマクロＭＭ５におけるアドレスをそのまま含んでいてもよいし、アドレスとして次のアドレスを指定するというような情報を含ませておき、この情報に基づいてメモリコントローラＣＴＬ５がメモリマクロＭＭ５におけるアドレスを生成するようにしてもよい。
【０１４８】
また、メモリマクロＭＭ５に対するリフレッシュ要求の周期等の管理は、ロジック回路ＬＧ５０が行ってもよいし、メモリコントローラＣＴＬ５が行ってもよい。メモリコントローラＣＴＬ５がリフレッシュ要求の管理を行う場合には、リフレッシュ期間中は、メモリコントローラＣＴＬ５からロジック回路ＬＧ５０にビジー信号が送信されることになる。
【０１４９】
このコントローラ制御信号が供給されたメモリコントローラＣＴＬ５は、このコントローラ制御信号に基づいて、メモリ制御信号を生成し、メモリマクロＭＭ５の第１デコード回路ＤＣ５０に供給する。また、メモリコントローラＣｌＴＬ５がリフレッシュ要求の管理を行う場合には、自らの制御によりメモリ制御信号を生成して、第１デコード回路ＤＣ５０に供給する。これ以降の動作は、上述した実施の形態７と同様である。
【０１５０】
図２９は、本発明の実施の形態１２の別の例を示す図である。この図２９に示すように、半導体集積回路装置１４２は、ロジック回路ＬＧ５１内部にメモリコントローラＣＴＬ５を備えている。このメモリコントローラＣＴＬ５は、ロジック回路ＬＧ５１の一部として動作し、ロジック回路ＬＧ５１のメモリコントローラＣＴＬ５以外の部分から受けたコントローラ制御信号により、又は、自らの制御により、メモリ制御信号を生成する。このメモリ制御信号は、メモリコントローラＣＴＬ５からメモリマクロＭＭ５の第１デコード回路ＤＣ５０に供給される。
【０１５１】
図３０は、さらに別の変形例である半導体集積回路装置１４４の構成をブロックで示す図である。この図３０に示すように、ロジック回路ＬＧ５２に第１デコード回路ＤＣ５０を設けるようにしてもよい。この場合、メモリ制御信号に相当する制御信号をメモリコントローラＣＴＬ５から第１デコード回路ＤＣ５０に供給する。そして、第１デコード回路ＤＣ５０から内部制御信号に相当する制御信号を、第２デコード回路ＤＣ５１に供給する。
【０１５２】
図３１は、もう１つ別の変形例である半導体集積回路装置１４６の構成をブロックで示す図である。この図３１に示すように、メモリコントローラＣＴＬ５０の内部に、第１デコード回路ＤＣ５０を設けるようにしてもよい。この場合、メモリコントローラＣＴＬ５０からの命令に基づいて第１デコード回路ＤＣ５０は、内部制御信号に相当する制御信号を生成し、第２デコード回路ＤＣ５１に供給する。
【０１５３】
なお、上述した図２８乃至図３１における第２デコード回路ＤＣ５１の内部構成は、上述した実施の形態７における図１１と同様である。
【０１５４】
以上のように、本発明は、ＤＲＡＭとロジック回路とを混載した半導体集積回路装置に対しても、適用することが可能である。
【０１５５】
【発明の効果】
以上述べたようにこの発明によれば、リフレッシュモードにおいて１バンク内で同時活性化されるサブアレイ数を大きくすることにより、メモリコントローラの負荷を軽減するとができ、ＤＲＡＭシステムのパフォマンス向上が図られる。また、同時活性化されるバンク数を少なくすることができ、共有センスアンプ方式を採用した非独立バンク構成に特有の動作制約の発生頻度が低くなる。これにより、余分なプリチャージ期間が必要なくなり、高速動作が可能になる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるダイナミック型半導体記憶装置の構成を示す図である。
【図２】同実施の形態におけるセルアレイの構成を示す図である。
【図３】同実施の形態におけるセンスアンプ回路の構成を示す図である。
【図４】同実施の形態におけるリフレッシュ動作を説明するためのタイミング図である。
【図５】この発明の実施の形態１における第２デコード回路の構成を示す図である（実施の形態２）。
【図６Ａ】この発明の実施の形態３に係るダイナミック型半導体記憶装置の構成を示す図である。
【図６Ｂ】同実施の形態における第２デコード回路の構成を示す図である。
【図７Ａ】この発明の実施の形態４に係るダイナミック型半導体記憶装置の構成を示す図である。
【図７Ｂ】同実施の形態における第２デコード回路の構成を示す図である。
【図８Ａ】この発明の実施の形態５に係るダイナミック型半導体記憶装置の構成を示す図である。
【図８Ｂ】同実施の形態における第２デコード回路の構成を示す図である。
【図９】この発明の実施の形態４における第２デコード回路の変形例を示す図である。
【図１０】この発明の実施の形態７に係るダイナミック型半導体記憶装置の構成を示す図である。
【図１１】同実施の形態における第２デコード回路の構成を示す図である。
【図１２】実施の形態８における半導体集積回路装置の内部構成を示す図（ロジック回路とメモリコントローラが別個に構成された場合）。
【図１３】実施の形態８における半導体集積回路装置の内部構成を示す図（ロジック回路内部にメモリコントローラが設けられた場合）。
【図１４】実施の形態８における半導体集積回路装置の内部構成を示す図（ロジック回路内部にメモリコントローラと第１デコード回路が設けられた場合）。
【図１５】実施の形態８における半導体集積回路装置の内部構成を示す図（ロジック回路内部にメモリコントローラが設けられ、メモリコントローラ内部に第１デコード回路が設けられた場合）。
【図１６】実施の形態９における半導体集積回路装置の内部構成を示す図（ロジック回路とメモリコントローラが別個に構成された場合）。
【図１７】実施の形態９における半導体集積回路装置の内部構成を示す図（ロジック回路内部にメモリコントローラが設けられた場合）。
【図１８】実施の形態９における半導体集積回路装置の内部構成を示す図（ロジック回路内部にメモリコントローラと第１デコード回路が設けられた場合）。
【図１９】実施の形態９における半導体集積回路装置の内部構成を示す図（ロジック回路内部にメモリコントローラが設けられ、メモリコントローラ内部に第１デコード回路が設けられた場合）。
【図２０】実施の形態１０における半導体集積回路装置の内部構成を示す図（ロジック回路とメモリコントローラが別個に構成された場合）。
【図２１】実施の形態１０における半導体集積回路装置の内部構成を示す図（ロジック回路内部にメモリコントローラが設けられた場合）。
【図２２】実施の形態１０における半導体集積回路装置の内部構成を示す図（ロジック回路内部にメモリコントローラと第１デコード回路が設けられた場合）。
【図２３】実施の形態１０における半導体集積回路装置の内部構成を示す図（ロジック回路内部にメモリコントローラが設けられ、メモリコントローラ内部に第１デコード回路が設けられた場合）。
【図２４】実施の形態１１における半導体集積回路装置の内部構成を示す図（ロジック回路とメモリコントローラが別個に構成された場合）。
【図２５】実施の形態１１における半導体集積回路装置の内部構成を示す図（ロジック回路内部にメモリコントローラが設けられた場合）。
【図２６】実施の形態１１における半導体集積回路装置の内部構成を示す図（ロジック回路内部にメモリコントローラと第１デコード回路が設けられた場合）。
【図２７】実施の形態１１における半導体集積回路装置の内部構成を示す図（ロジック回路内部にメモリコントローラが設けられ、メモリコントローラ内部に第１デコード回路が設けられた場合）。
【図２８】実施の形態１２における半導体集積回路装置の内部構成を示す図（ロジック回路とメモリコントローラが別個に構成された場合）。
【図２９】実施の形態１２における半導体集積回路装置の内部構成を示す図（ロジック回路内部にメモリコントローラが設けられた場合）。
【図３０】実施の形態１２における半導体集積回路装置の内部構成を示す図（ロジック回路内部にメモリコントローラと第１デコード回路が設けられた場合）。
【図３１】実施の形態１２における半導体集積回路装置の内部構成を示す図（ロジック回路内部にメモリコントローラが設けられ、メモリコントローラ内部に第１デコード回路が設けられた場合）。
【符号の説明】
Ａｉｊ  サブアレイ
Ｂｉ  バンク
ＳＡｓ  共有センスアンプ回路
ＳＡｉ  独立センスアンプ回路
ＣＴＬ１  メモリコントローラ
ＤＣ１０  第１デコード回路
ＤＣ１１  第２デコード回路
【図１】
0004270707.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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