(57)【特許請求の範囲】
【請求項１】
第１給電電圧による給電を受けて動作する第１機能ブロックと、
前記第１給電電圧或いは該第１給電電圧より低い第２給電電圧のいずれかによる給電を受けて動作し、前記第１機能ブロックへの入力信号を生成する第２機能ブロックと
を備え、
前記第１機能ブロックは、前記第２機能ブロックからの入力信号の信号レベルを判定するための判定しきい値が前記第２給電電圧より高く且つ前記第１給電電圧より低く設定されていることを特徴とする論理回路。
【請求項２】
請求項１記載の論理回路において、
前記第２機能ブロックは、前記第１給電電圧による給電のみを受けて動作する回路ブロックを一部備えていることを特徴とする論理回路。
【請求項３】
請求項１記載の論理回路において、
前記第１給電電圧により給電するための第１電源ライン及び、前記第１給電電圧あるいは前記第２給電電圧の何れか一方により給電するための第２電源ラインを備え、前記第１機能ブロックは前記第１電源ラインに接続され、前記第２機能ブロックは前記第２電源ラインに接続されていることを特徴とする論理回路。
【請求項４】
請求項３記載の論理回路において、
前記第２給電電圧により給電するための第３電源ラインと、
前記第１電源ラインあるいは前記第３電源ラインの何れか一方を前記第２電源ラインに接続するスイッチング回路とを備え、
前記第２電源ラインは、前記スイッチング回路の動作に従って給電電圧が切り替わることを特徴とする論理回路。
【請求項５】
請求項１，３，４何れか記載の論理回路において、
前記第２機能ブロックは、
信号レベルが前記第２機能ブロックへの給電電圧に固定された前記入力信号を、前記第１機能ブロックに供給することを特徴とする論理回路。
【請求項６】
請求項１〜５いずれか記載の論理回路において、
前記第１機能ブロックは、
加算入力及び被加算入力から入力される２進数で表された一対の被演算値の加算を行う加算器の一方の入力に接続され、前記第２機能ブロックからの入力信号に従って、前記被演算値を非反転のまま或いは反転させて出力することを特徴とする論理回路。
【請求項７】
請求項１〜６何れか記載の論理回路において、
前記第１給電電圧或いは該第１給電電圧より低い第２給電電圧のいずれかによる給電を受けて動作し、前記第２機能ブロックから出力された入力信号を記憶する記憶回路を備えることを特徴とする論理回路。
【請求項８】
請求項１〜６何れか記載の論理回路において、
前記第１給電電圧により給電を受けて動作し、前記第２機能ブロックから出力された入力信号を、前記第１機能ブロックで判定可能な入力信号に変換するインターフェイス回路を備えることを特徴とする論理回路。
【請求項９】
請求項１〜８何れか記載の論理回路において、
前記第２給電電圧による給電を受けて動作し、前記第２機能ブロックへの入力信号を生成する第３機能ブロックを備えることを特徴とする論理回路。
【請求項１０】
請求項１〜９何れか記載の論理回路において、
前記第１機能ブロック及び前記第２機能ブロックは、
ＰＭＯＳ型電界効果トランジスタ及びＮＭＯＳ型電界効果トランジスタのゲート同士及びドレイン同士を接続してなるＣＭＯＳを基本素子として構成され、両トランジスタのゲート幅を調整することにより、前記第１機能ブロックの前記判定しきい値が前記第２機能ブロックの前記判定しきい値より高く設定されていることを特徴とする論理回路。
【請求項１１】
請求項７記載の論理回路の電源制御方法であって、
前記第２機能ブロックへの給電を前記第２給電電圧にて行う初期設定モード手順と、
前記第２機能ブロックへの給電を前記第１給電電圧にて行う通常動作モード手順とからなり、
該通常動作モード手順の実行時には、先に実行された前記初期設定モード手順の実行時に前記記憶回路に記憶された入力信号に基づいて、前記第１機能ブロックを動作させることを特徴とする電源制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、互いに機能の異なった複数の動作モードを有する論理回路に関し、特に半導体集積化に好適な論理回路及び該論理回路の電源制御方法に関する。
【０００２】
【従来の技術】
従来より、半導体集積化された回路の低消費電力化を図るために様々な試みがなされているが、これらは、製造工程に関するプロセス・デバイス技術と回路設計に関する回路技術とに大別される。
【０００３】
このうち、プロセス・デバイス技術は、例えば、バルクへの漏れ電流を遮断するＳＯＩ（Silicon On Insulator）型半導体デバイスのように、場合によっては従来技術と比較して画期的に低消費電力化を図ることが可能な反面、設備投資が大きいため、新たな技術が開発されても、これを製品等に容易に反映させることができないという問題があった。
【０００４】
一方、回路技術については、プロセス・デバイス技術のような大きな設備投資を必要とせず、新たな技術が開発されれば、これを製品等に速やかに反映させることができるため、非常に多くの発明がなされている。
その一例として、特開平３−９３２６１号公報及び特開平８−１８１２１５号公報には、回路を複数の回路ブロックに分割すると共に、給電電圧が異なる複数の電源を設け、例えば、高速動作が必要な回路ブロックには給電電圧の高い電源、高速動作を必要としない回路ブロックには、給電電圧の低い電源を割り振る等、回路ブロック毎に電源を使い分けることにより、低消費電力化を図った半導体集積回路が開示されている。
【０００５】
【発明が解決しようとする課題】
しかし、例えば通常モードや低消費電力モード等といった機能の異なる動作モードを有する場合、動作モードによって使用されない回路ブロックが存在すると、上述の従来装置では、全ての回路に常時電圧が印加されているため、この使用されていない回路ブロックにて無駄な電力を消費してしまうという問題があった。
【０００６】
また、このように機能の異なる動作モードを有する場合には、各動作モード毎に、使用されない回路ブロックへの給電を停止する方法も知られているが（特開昭６１−１９０９５８号公報参照）、各動作モードのために同じような回路を重複して設けなければならないことが多く、回路規模が増大してしまうという問題があった。
【０００７】
本発明は、上記問題点を解決するために、動作モード毎に重複して設けられる冗長な回路や、動作モードによっては未使用となる利用率の低い回路を削減でき、低消費電力化及び小回路規模化が可能な論理回路及び該論理回路の電源制御方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するためになされた発明である請求項１に記載の論理回路では、図８（ａ）に示すように、第１機能ブロックＢＫ１は、第１給電電圧ＶＨによる給電を受けて動作し、一方、第２機能ブロックＢＫ２は、第１給電電圧ＶＨ或いは第１給電電圧ＶＨより低い第２給電電圧ＶＬのいずれかによる給電を受けて動作して、第１機能ブロックＢＫ１への入力信号を生成する。また、第１機能ブロックＢＫ１では、図９に示すように、第２機能ブロックＢＫ２からの入力信号の信号レベルを判定する判定しきい値Ｈthが第２給電電圧ＶＬより高く且つ第１給電電圧ＶＨより低く設定されている。
【０００９】
但し、第１給電電圧ＶＨと第２給電電圧ＶＬとは同極性であり、いずれも負極性の場合には、給電電圧ＶＨ，ＶＬ及び判定しきい値Ｈthの高低を、その絶対値で比較するものとする。また、第２機能ブロックＢＫ２からの入力信号は、Highレベルが第２電源ラインＤＬ２からの給電電圧（ＶＨ又はＶＬ）にほぼ等しくなるものとする。
【００１０】
従って、第２機能ブロックＢＫ２が第１給電電圧ＶＨによる給電を受けている時には、入力信号のHighレベルが判定しきい値Ｈthより高くなるため、第１機能ブロックＢＫ１は、第２機能ブロックＢＫ２からの入力信号を正しく判定して動作する。
【００１１】
一方、第２機能ブロックＢＫ２が第２給電電圧ＶＬによる給電を受けている時には、入力信号のHighレベルが判定しきい値Ｈthより低くなるため、第１機能ブロックＢＫ１では、第２機能ブロックＢＫ２からの入力信号を常にLow レベルであると判定して動作する。
【００１２】
つまり、同一回路構成で有りながら、第１機能ブロックＢＫ１やその後段に接続された各種論理回路の動作を変えることが可能となり、１つの回路スペースで複数種類の論理演算の実行が可能となる。
このため、本発明の論理回路によれば、電源電圧を変化させることにより、動作モードの切換を行う論理回路において、１つの回路を各動作モード毎に機能を変化させて共通に使用することができ、回路の小規模化，低消費電力化を図ることができる。
【００１３】
次に、請求項２記載の論理回路のように、第２機能ブロックは、その一部に第１給電電圧による給電を受けて動作する回路ブロックを備えていてもよい。このように構成された論理回路の一例として、図１０に示す第２機能ブロックについて以下説明する。
【００１４】
この第２機能ブロックは、図１０に示すように、第１給電電圧による給電を受けて動作する回路ブロックａ１及びａ２と、回路ブロックａ２の入力信号をフィードバックし、第２回路ブロックａ１に入力する回路ブロックｂとを備え、回路ブロックａ２から出力される信号を第２機能ブロックの入力信号として第１機能ブロックに出力するよう構成されている。この第２機能ブロックでは、回路ブロックｂだけが、第１給電電圧或いは第２給電電圧のいずれかによる給電を受けて動作している。
【００１５】
このように構成された第２機能ブロックでは、回路ブロックｂが第２給電電圧を受け動作している場合、回路ブロックａ１に出力される入力信号が、回路ブロックａ１では常にLow と判定され、回路ブロックａ１，ａ２が、回路ブロックｂの影響を受けないため、フィードバック制御がなされない。
【００１６】
一方、回路ブロックｂが第１給電電圧を受けている場合、回路ブロックａ１に出力される入力信号は、回路ブロックａ１で正しく判定されるので、フィードバック制御がなされる。
つまり、この第２機能ブロックは、第２給電電圧を受けて動作しているときと、第１給電電圧を受けているときとで、異なる論理の入力信号を生成して出力するので、この第２機能ブロックの後段に接続された各種論理回路の動作を、生成される入力信号に従って変化させることができるのである。
【００１７】
従って、この請求項２に記載された論理回路は、請求項１記載の論理回路と同様の効果を発揮する。
尚、この請求項２記載の論理回路を用いれば、請求項１記載の論理回路のように、第２機能ブロックから出力される入力信号が、必ずしも後段の回路でLow レベルであると判定される信号である必要がない。
【００１８】
ところで、第１機能ブロックあるいは第２機能ブロックへの給電は、請求項３記載の論理回路のように、論理回路上に第１給電電圧により給電するための第１電源ライン及び、第１給電電圧あるいは第２給電電圧の何れか一方により給電するための第２電源ラインを設け、第１機能ブロックに前記第１電源ラインを接続し、第２機能ブロックに第２電源ラインを接続して供給すればよい。このとき、第２機能ブロックが第１給電電圧による給電を受けて動作する回路ブロックを備えている場合、当該回路ブロックへは第１給電ラインに接続して給電する。以下同様である。
【００１９】
また、第２電源ラインの給電電圧の切替は、図１１（ａ）に示した請求項４記載の論理回路のように、論理回路上に第２給電電圧により給電するための第３電源ラインＤＬ３と、第１電源ラインＤＬ１あるいは第３電源ラインＤＬ３の何れか一方を第２電源ラインＤＬ２に接続するスイッチング回路ＳＷとを設け、そのスイッチング回路ＳＷの動作に従って切り替えてもよい。
【００２０】
このスイッチング回路ＳＷを論理回路上に設ければ、動作モードの切り替えを論理回路上で行うことができる。そのため、例えば、論理回路上に第２機能ブロックＢＫ２に分類される機能ブロックを複数設け、各機能ブロックにこのスイッチング回路ＳＷを配置すると、これらスイッチング回路の入断を様々に組み合わせることで、より他種類の動作モードができ、より他種類の論理演算が可能になる。
【００２１】
尚、このスイッチング回路ＳＷの具体例としては、図１１（ｂ）に示すように、電界効果トランジスタ（ＦＥＴ）を用いてもよく、その他トランジスタなど、ＦＥＴに限定されるものではない。この電界効果トランジスタを用いた場合、それぞれのＦＥＴのドレインを第１電源ラインＤＬ１あるいは第３電源ラインＤＬ３の何れかに接続し、各ソースを第２電源ラインＤＬ２に接続し、このように接続された何れかの一方のＦＥＴのゲートに動作信号を出力して動作させることにより、第２機能ブロックに給電すればよい。
【００２２】
次に、第２機能ブロックは、請求項５に記載のように、信号レベルが第２機能ブロックへの給電電圧に固定された入力信号を第１機能ブロックに供給するように構成してもよい。
具体的には、例えば、図８（ｂ）に示すように、第１機能ブロックの入力を、直接または抵抗を介して第２電源ラインＤＬ２に接続してプルアップしたり、図８（ｃ）に示すように、入力がプルダウン（接地）された反転（ＮＯＴ）回路の出力を、第１機能ブロックＢＫ１の入力に接続することで構成できる。
【００２３】
この場合、第２機能ブロックの出力（即ち第１機能ブロックの入力）は、第２電源ラインＤＬ２を介して第１給電電圧ＶＨによる給電が行われていればHighレベル、第２給電電圧ＶＬによる給電が行われていればLow レベルとなり、給電状態に応じて信号レベルが切り替わることになる。
【００２４】
従って、本発明の論理回路を、動作モードに応じて給電状態を切り換える回路に適用すれば、動作モードを切り換える制御回路から、動作モードの切換によって動作を変化させる回路まで、モード信号を伝送するための配線を設ける必要がなく、論理回路を構成する基板上での配線が簡略化されるため、装置の小型化を図ることができる。
【００２５】
そして、例えば、請求項６に記載のように、第１機能ブロックは、加算入力及び被加算入力から入力される２進数で表された一対の被演算値の加算を行う加算器の一方の入力に接続され、第２機能ブロックからの入力信号に従って、被演算値を非反転のまま或いは反転させて出力するように構成すれば、被演算値を非反転のまま出力した場合には、通常の加算演算を、反転させて出力した場合には、減算演算を加算器に行わせることができる。
【００２６】
即ち、周知のように、２進数の減算は、演算する数値に対する２の補数を加えることにより算出でき、２の補数は、１の補数（単純に反転させたもの）に１を加えればよいため、別途、加算器にキャリー入力を加えるようにしさえすれば、加算器にて減算を行わせることができるのである。
【００２７】
次に、請求項７に記載された論理回路の記憶回路ＲＣは、図１２（ａ）に示すように、第２機能ブロックＢＫ２の後段及び第１機能ブロックＢＫ１の前段に接続され、第２機能ブロックＢＫ２から出力された入力信号を記憶し、その記憶した入力信号を第１機能ブロックＢＫ１に出力している。
【００２８】
通常、この記憶回路ＲＣを備えない場合、第２機能ブロックＢＫ２が第２給電電圧による給電を受けているとき生成した入力信号は、第１機能ブロックＢＫ１の判定しきい値が入力信号のHighレベルの信号値よりも高いので、第１機能ブロックＢＫ１では常にLow レベルであると判定され、その論理が正しく判定されない。
【００２９】
ところが、記憶回路ＲＣは、例えば後述するＣＭＯＳをはじめとする半導体素子を基本素子として構成されているので、その半導体素子が出力する信号のHighレベルが給電電圧に伴って変化する。そのため、この請求項７記載の論理回路のように、記憶回路ＲＣを備えている場合、記憶回路が第２給電電圧による給電を受けているとき入力信号を記憶しておけば、その後給電電圧が第１給電電圧に切り替わった時に、記憶回路に記憶された入力信号は、第１機能ブロックＢＫ１で判定可能な信号となる。
【００３０】
従って、この請求項７記載の論理回路ＲＣを用いると、第２機能ブロックＢＫ２が第２給電電圧を受けている際行なっている処理の結果を有効活用（例えば初期条件等に用いる）することができる。
また請求項１１に記載された電源制御方法によると、この請求項７記載の論理回路は、初期設定モード手順と通常動作モード手順とを第２電源ラインの給電電圧を変えることによって切り替えることができ、通常動作モード手順の実行時には、先に実行された初期設定モード手順の実行時に記憶回路に記憶された入力信号に基づいて、第１機能ブロックを動作させることができる。従って、この請求項１１に記載された電源制御方法により論理回路を制御すると、給電電圧を切り替えるだけで、初期設定モードに基づいた処理を繰り返し行うことができる。
【００３１】
尚、この電源制御方法では、第１回路ブロックのような判定しきい値の高い回路に対し、第２給電電圧を上限電圧とする信号が入力されたことにより増加してしまうリーク電流を、初期設定動作モード時を短くすることで少なくすることができる。
【００３２】
次に、請求項８に記載された論理回路では、図１２（ｂ）に示すように、インターフェイス回路Ｉ／Ｆが、第２機能ブロックＢＫ２の後段及び第１機能ブロックＢＫ１の前段に接続され、第２機能ブロックＢＫ２から出力された入力信号を、第１機能ブロックＢＫ１で判定可能な信号に変換しているので、第２機能ブロックＢＫ２が第２給電電圧により給電を受けている際、第１機能ブロックＢＫ１は、第２機ブロックＢＫ２で生成された入力信号を必要に応じて取得することができる。
【００３３】
次に、請求項９記載の論理回路では、図１３に示すように、第２給電電圧のみを受けて動作する第３機能ブロックＢＫ３を備えているので、例えば、第２機能ブロックＢＫ２が第２給電電圧による給電を受けて動作しているときのみ必要な回路部分を第３機能ブロックＢＫ３とすることで、論理回路の低消費電力化を図ることができる。
【００３４】
次に、請求項１０に記載のように、第１機能ブロックが、ＰＭＯＳ型電界効果トランジスタ及びＮＭＯＳ型電界効果トランジスタのゲート同士及びドレイン同士を接続してなるＣＭＯＳを基本素子として構成されている場合、両トランジスタのゲート幅を調整することにより、判定しきい値を設定することが望ましい。
【００３５】
ここで、ＰＭＯＳ型電界効果トランジスタ（ＦＥＴ）のソースに電源電圧Ｖddを印加し、ＮＭＯＳ型ＦＥＴを接地した場合、ＣＭＯＳの判定しきい値Ｖinv （＝Ｈth），ＰＭＯＳ型ＦＥＴのスレッショルド電圧Ｖthp ，ゲート長Ｌｐ，ゲート幅Ｗｐ、ＮＭＯＳ型ＦＥＴのスレッショルド電圧Ｖthn ，ゲート長Ｌｎ，ゲート幅Ｗｎとすると、これらは、（１）式の関係を有する。
【００３６】
【数１】
0004218118.tif 000002
【００３７】
但し、各ＥＦＴにおいて、ドレイン・ゲート・ソースの配列方向に沿ったゲートの長さがゲート長Ｌ、その直交方向に沿ったゲートの長さがゲート幅Ｗである。また、スレッショルド電圧Ｖthp，Ｖthnは、それぞれソース電位を基準としたものである。
【００３８】
そして、Ｖdd＞Ｖinv＞０，Ｖthn＞０，Ｖthp＜０ との関係も成立するため、判定しきい値Ｖinv が大きくなるほど、左辺の括弧内の値が小さくなり、右辺の括弧内の値が大きくなる。つまり、判定しきい値Ｖinv を大きくするには、Ｗｐ／Ｌｐの値を大きく、Ｗｎ／Ｌｎの値を小さく、逆に、判定しきい値Ｖinv を小さくするには、Ｗｐ／Ｌｐの値を小さく、Ｗｎ／Ｌｎの値を大きくする必要がある。
【００３９】
しかし、ゲート長Ｌｐ，Ｌｎを変化させると、スレッショルド電圧Ｖthp ，Ｖthn が変動してしまう。このため、ゲート幅Ｗｐ，Ｗｎにより、ＣＭＯＳ（ひいては第１機能ブロック）の判定しきい値を変化させているのである。
【００４０】
【発明の実施の形態】
以下に本発明の実施例を図面と共に説明する。
［第１実施例］
図１は、本発明が適用された実施例の論理回路２，４，６，８を表す回路図である。
【００４１】
図１（ａ）に示すように、論理回路２は、２入力の否定論理積（ＮＡＮＤ）回路２ａと、ＮＡＮＤ回路２ａの一方の入力に直列接続された一対の反転（ＮＯＴ）回路２ｂ，２ｃとからなり、このうちＮＯＴ回路２ｂは、第１電源ラインＤＬ１を介して給電を受け、一方、他のＮＡＮＤ回路２ａ及びＮＯＴ回路２ｃは、第２電源ラインＤＬ２を介して給電を受けるように構成されている。
【００４２】
また、図１（ｂ）に示すように、論理回路４は、２入力の否定論理和（ＮＯＲ）回路４ａと、ＮＯＲ回路４ａの一方の入力に接続されたＮＯＴ回路４ｂとからなり、このうちＮＯＲ回路４ａは、第１電源ラインＤＬ１を介して給電を受け、ＮＯＴ回路４ｂは、第２電源ラインＤＬ２を介して給電を受けるように構成されている。
【００４３】
更に、図１（ｃ）に示すように、論理回路６は、２入力の排他的否定論理和（ＸＮＯＲ）回路６ａと、ＸＮＯＲ回路６ａの一方の入力に接続されたＮＯＴ回路６ｂと、入力が接地され出力がＮＯＴ回路６ｂの入力に接続されたＮＯＴ回路６ｃとからなり、このうちＮＯＴ回路６ｂは、第１電源ラインＤＬ１を介して給電を受け、他のＸＮＯＲ回路６ａ及びＮＯＴ回路６ｃは、第２電源ラインＤＬ２を介して給電を受けるように構成されている。
【００４４】
また更に、図１（ｄ）に示すように、論理回路８は、２入力のＸＮＯＲ回路８ａからなり、このＸＮＯＲ回路８ａは、一方の入力が第２電源ラインＤＬ２に接続されると共に、第１電源ラインＤＬ１を介して給電を受けるように構成されている。
【００４５】
そして、第１電源ラインＤＬ１は、第１給電電圧ＶＨ（本実施例では５Ｖ）にて給電が行われ、第２電源ラインＤＬ２は、第１給電電圧ＶＨ或いは第１給電電圧ＶＨより低い第２給電電圧ＶＬ（本実施例では３Ｖ）にて給電が行われるようにされている。
【００４６】
また、各論理回路２，４，６，８を構成するＮＡＮＤ回路，ＮＯＲ回路，ＮＯＴ回路，ＸＮＯＲ回路（以下、一括して論理素子と呼ぶ）は、図２に示すように、いずれも、ソースが電源に接続されたＰＭＯＳ型電界効果トランジスタ（ＦＥＴ）９ａ及びソースが接地されたＮＭＯＳ型電界効果ＦＥＴ９ｂを、ドレイン同士及びゲート同士を互いに接続してなる周知のＣＭＯＳ９を基本素子とした半導体集積回路の一部として構成されている。
【００４７】
但し、第１電源ラインＤＬ１から給電を受ける論理素子２ｂ，４ａ，６ｂ，８ａは、印加される入力信号の信号レベルを判定する判定しきい値Ｈthが、第１給電電圧ＶＨと第２給電電圧ＶＬとの中間（Ｈth＝（ＶＨ＋ＶＬ）／２；本実施例では４Ｖ）となり、第２電源ラインＤＬ２から給電を受けるその他の論理素子２ａ，２ｃ，４ｂ，６ａ，６ｃの判定しきい値Ｌthが、第１給電電圧ＶＨの１／２（即ち本実施例では２．５Ｖ）となるように（図７参照）、先の（１）式に基づいて、ＣＭＯＳ９を構成する各ＦＥＴ９ａ，９ｂのゲート幅を調整することにより設定されている。
【００４８】
また、基本素子であるＣＭＯＳ９の構成からわかるように、各論理素子の出力信号は、Highレベルの時にほぼ給電電圧のレベルとなり、Low レベルの時にほぼ接地レベルとなる。
なお、図１（ａ）〜（ｄ）中に斜線で示され、第１電源ラインＤＬ１からの給電を受ける各論理素子２ｂ，４ａ，６ｂ，８ａが、それぞれ第１機能ブロックに相当し、また、これらの前段に接続され、第２電源ラインＤＬ２からの給電を受ける各論理素子２ｃ，４ｂ，６ｃ及び論理素子８ａの入力を第２電源ラインＤＬ２にプルアップする配線が、それぞれ第２機能ブロックに相当する。
【００４９】
そして、これら論理回路２，４，６，８では、第２電源ラインＤＬ２が第１給電電圧ＶＨによる給電を行っている時（以下、高電圧モードという）に、各論理素子は、本来の動作を行い、第２電源ラインＤＬ２が第２給電電圧ＶＬによる給電を行っている時（以下、低電圧モードという）に、第１電源ラインＤＬ１から給電を受ける各論理素子２ｂ，４ａ，６ｂ，８ａは、第２電源ラインＤＬ２から給電を受ける前段の論理素子２ｃ，４ｂ，６ｃ及びプルアップされた入力の信号レベルを、これらの動作に関わらずLow レベルであると判断して動作する。
【００５０】
従って、論理回路２では、高電圧モード時には、入力信号Ａ，Ｂを否定論理積演算した結果が出力となり、低電圧モード時には、入力信号Ｂを反転させた結果が出力となる。
また、論理回路４では、高電圧モード時には、入力信号Ａの反転信号と入力信号Ｂとを否定論理和演算した結果が出力となり、低電圧モード時には、入力信号Ｂを反転させた結果が出力となる。
【００５１】
更に、論理回路６では、高電圧モード時には、入力信号Ａを反転させた結果が出力となり、低電圧モード時には、入力信号Ａがそのまま出力となる。
また更に、論理回路８では、高電圧モード時には、入力信号Ａがそのまま出力となり、低電圧モード時には、入力信号Ａを反転させた結果が出力となる。
【００５２】
このように、本実施例の論理回路２，４，６，８によれば、高電圧モードと低電圧モードとで動作モードを切り換えること、即ち、第２電源ラインＤＬ２での給電電圧を切り換えることにより、動作を変化させることができる。
また、このような動作の切換に特別な切換信号を必要としないため、配線を複雑化してしまうことがなく、装置を小型化できる。
【００５３】
なお、本実施例では、第１機能ブロックとして、ＮＯＴ回路，ＮＯＲ回路，ＸＮＯＲ回路を用い、第２機能ブロックとして、ＮＯＴ回路を用いているが、これらに限らず、どのような論理素子を用いてもよい。また、各機能ブロックは、単一の論理素子からなるものに限らず、複数の論理素子を組み合わせたものであってもよい。
【００５４】
ところで、上述したような本発明が適用された論理回路を様々に組み合わせたり、既存の装置や回路に組み込んだりすることにより、様々な機能を実現することができるが、以下では、その具体的な使用方法を表す実施例について説明する。
［第２実施例］
図３は、本発明が適用されたラッチ回路１０の内部構成を表す回路図である。
【００５５】
図３に示すように、本実施例のラッチ回路１０は、クロック端子ＣＬＫからの入力を反転させるＮＯＴ回路１０ａと、データ端子Ｄからの入力を反転させるＮＯＴ回路１０ｂと、ＮＯＴ回路１０ｂの出力に設けられ、クロック端子ＣＬＫがHighレベルの時に導通するアナログスイッチ１０ｅと、アナログスイッチ１０ｅを介して供給されるＮＯＴ回路１０ｂからの信号を反転させて出力端子Ｑに印加するＮＯＴ回路１０ｃと、ＮＯＴ回路１０ｃからの信号を反転させるＮＯＴ回路１０ｄと、ＮＯＴ回路１０ｄの出力とＮＯＴ回路１０ｃの入力との間に設けられ、クロック端子ＣＬＫがLow レベルの時に導通するアナログスイッチ１０ｆとにより構成された周知のものである。
【００５６】
但し、本実施例では、ＮＯＴ回路１０ｄ（図中斜線にて示す）のみが、第１電源ラインＤＬ１から給電を受けて動作し、他のＮＯＴ回路１０ａ〜１０ｃ及びアナログスイッチ１０ｅ，１０ｆは、第２電源ラインＤＬ２から給電を受けて動作するように構成されている。つまり、ＮＯＴ回路１０ｄが第１機能ブロック、ＮＯＴ回路１０ｃが第２機能ブロックに相当する。
【００５７】
このように構成された本実施例のラッチ回路１０においては、高電圧モード時に、クロック端子ＣＬＫの信号レベルをHighレベルにすると、アナログスイッチ１０ｅがオン状態、アナログスイッチ１０ｆがオフ状態となるため、入力端子Ｄでの信号レベルが、ＮＯＴ回路１０ｂ，アナログスイッチ１０ｅ，ＮＯＴ回路１０ｃを介して、そのまま出力端子Ｑから出力される。その後、クロック端子ＣＬＫの信号レベルをLow レベルに変化させると、アナログスイッチ１０ｅがオフ状態、アナログスイッチ１０ｆがオン状態となるため、クロック端子ＣＬＫの信号レベルを変化させる直前の出力端子Ｑでの信号レベルが、ＮＯＴ回路１０ｄ，アナログスイッチ１０ｆ，ＮＯＴ回路１０ｃが形成する閉ループにて保持される。つまり、高電圧モード時には、クロック端子ＣＬＫに印加される信号に従って本来のラッチ動作が行われる。
【００５８】
一方、低電圧モード時に、クロック端子ＣＬＫをHighレベルにすると、高電圧モード時と同様に、入力端子Ｄでの信号レベルがそのまま出力端子Ｑから出力されるが、クロック端子ＣＬＫをLow レベルにすると、ＮＯＴ回路１０ｄが、ＮＯＴ回路１０ｃからの信号を、常にLow レベルであると判定するため、ＮＯＴ回路１０ｃからの信号、即ち出力端子Ｑでの信号レベルは、クロック端子ＣＬＫの信号レベルを変化させる直前の信号レベルがどのようなものであったとしても、必ずLow レベルにリセットされる。
【００５９】
従って、低電圧モード時に未使用となる回路部分に、本実施例のラッチ回路１０を組み込めば、低電圧モードである間、ラッチ回路１０及びその後段に接続された回路部分がリセットされることにより、信号レベルの変動が防止されるため、この回路部分での無駄な電力の消費を削減できる。
【００６０】
また、電源投入時の回路全体の初期化のように、本来、リセット信号にて行う動作を、動作モードの切換、即ち第２電源ラインＤＬ２の給電電圧の切換にて行うことができるため、リセット信号用の信号線の削減、及びリセット信号を生成する制御回路の小型化を図ることができ、その結果として、更なる低消費電力化を図ることができる。
【００６１】
なお、本実施例では、ＮＯＴ回路１０ｄのみが第１電源ラインＤＬ１から給電を受けるように構成したが、これに代えて、ＮＯＴ回路１０ｃのみが第１電源ラインＤＬ１から給電を受けるように構成すれば、低電圧モード時にプリセットされる回路とすることもできる。
［第３実施例］
次に、図４は、３２ビットで表された２つの２進数値Ａ０〜Ａ３１，Ｂ０〜Ｂ３１の加算又は減算を行い、３２ビットの演算結果Ｑ０〜Ｑ３１を出力する演算器２０の構成を表す回路図である。
【００６２】
図４に示すように、本実施例の演算器２０は、ＮＯＴ回路２２ａ，２２ｂ、２入力のＮＯＲ回路２２ｃ，２２ｄ、２入力の論理積（ＡＮＤ）回路２２ｅ，２２ｆ，２２ｉ、３入力のＡＮＤ回路２２ｇ、３入力の論理和（ＯＲ）回路２２ｈ、２入力のＯＲ回路２２ｊにより構成され、各１ビットの入力Ｄａ，Ｄｂを、１ビットのキャリー入力Ｃinを含めて加算し、加算結果として、１ビットの出力Ｑｎ及び１ビットのキャリー出力Ｃon を生成する周知の全加算器ＡＤｎ（ｎ＝０，１，…，３１）を３２個（段）備えている。そして、２段目以降の全加算器ＡＤｋ（ｋ＝１〜３１）は、それぞれ前段のキャリー出力Ｃo(k-1)をキャリー入力Ｃikとするように接続されている。
【００６３】
つまり、全加算器ＡＤ０〜ＡＤ３１は、全加算器ＡＤ０への入力Ａ０，Ｂ０を最下位ビット（ＬＳＢ），全加算器ＡＤ３１への入力Ａ３１，Ｂ３１を最上位ビット（ＭＳＢ）とした３２ビットで表された２値について、キャリー入力ＣＩ（Ｃi0）を含めた全加算を行うように接続されている。
【００６４】
また、各全加算器ＡＤｎの一対の入力のうち、一方の入力には演算切換回路ＲＢｎがそれぞれ接続されている。この演算切換回路ＲＢｎは、２入力のＸＮＯＲ回路２４ａと、入力が接地されたＮＯＴ回路２４ｂとからなる。
そして、図中斜線にて示したＸＮＯＲ回路２４ａのみ、第１電源ラインＤＬ１（図示せず）からの給電を受けて動作し、他のＮＯＴ回路２４ｂ及び全加算器ＡＤｎは、第２電源ラインＤＬ２（図示せず）からの給電を受けて動作するように構成されている。
【００６５】
つまり、演算切換回路ＲＢｎは、高電圧モード時に、ＸＮＯＲ回路２４ａがＮＯＴ回路２４ｂからの入力信号をHighレベルであるとして動作して、入力信号Ｂｎをそのまま全加算器ＡＤｎに印加し、一方、低電圧モード時に、ＸＮＯＲ回路２４ａがＮＯＴ回路２４ｂからの入力信号をLow レベルであるとして動作し、入力信号Ｂｎの反転信号を全加算器ＡＤｎに印加するようにされている。
【００６６】
従って、本実施例の演算器２０によれば、高電圧モード時には、数値Ｂ０〜Ｂ３１がそのまま全加算器ＡＤ０〜ＡＤ３１に印加されるため、演算器２０の出力Ｑ０〜Ｑ３１として、数値Ａ０〜Ａ３１に数値Ｂ０〜Ｂ３１を加算した演算結果を得ることができ、一方、低電圧モード時には、数値Ｂ０〜Ｂ３１をビット毎に反転させたもの、即ち数値Ｂ０〜Ｂ３１の１の補数が全加算器ＡＤ０〜ＡＤ３１に印加されるため、キャリー入力ＣＩ（Ｃi0）に１を入力するようにしておけば、演算器２０の出力Ｑ０〜Ｑ３１として、数値Ａ０〜Ａ３１から数値Ｂ０〜Ｂ３１を減算した演算結果を得ることができる。
【００６７】
このため、例えば、本実施例の演算器２０を、動作モードに応じて、それぞれ加算器又は減算器のいずれかのみを使用する装置に適用すれば、加算器及び減算器を個別に設ける必要がないため、装置の小型化および低消費電力化を図ることができる。
［第４実施例］
次に、図５は、高電圧モード時に乗算器となり、低電圧モード時に加算器となる演算器３０の概略構成を表すブロック図である。
【００６８】
図５に示すように、本実施例の演算器３０は、外部から入力される１６ビットの２進数値Ａを保持する被乗数レジスタ３２と、同じく外部から入力される１６ビットの２進数値Ｂを保持するシフトレジスタからなる乗数レジスタ３４と、乗数レジスタ３４に保持された値、或いは後述する結果レジスタ４０に保持された値のいずれかを選択して出力するセレクタ３６と、被乗数レジスタ３２に保持された値とセレクタ３６により選択された値とを加算する加算器３８と、加算器３８での加算結果を保持するシフトレジスタからなる結果レジスタ４０と、乗数レジスタ３４及び結果レジスタ４０に保持された値を、下位ビット側にシフトさせるシフトクロックＣＫ１，ＣＫ２を生成する桁移動制御回路４２と、被乗数レジスタ３２及び乗数レジスタ３４に値Ａ，Ｂが設定された旨を表すコントロール信号Ｃが入力されると、各種制御信号を出力して各部を制御する加算制御回路４４とを備えている。なお、結果レジスタ４０は、被乗数レジスタ３２及び乗数レジスタ３４の２倍のビット幅（ここでは３２ビット）を有している
そして、本実施例では、図中斜線にて示した被乗数レジスタ３２，乗数レジスタ３４，加算器３８，結果レジスタ４０については、第１電源ラインＤＬ１のみから給電を受けて動作し、また、加算制御回路４４，セレクタ３６，桁移動制御回路４２については、第１及び第２電源ラインＤＬ１，ＤＬ２の両方から給電を受けて動作し、上述の第１〜第３実施例にて示したような本発明が適用された論理回路の組み合わせにより、動作モードに応じて動作が変化するように構成されている。
【００６９】
即ち、セレクタ３６は、高電圧モード時には、結果レジスタ４０に保持された値を選択し、低電圧モード時には、乗数レジスタ３４に保持された値を選択して、加算器３８に出力するように構成されている。
また、加算制御回路４４は、高電圧モード時には、コントロール信号Ｃの入力があると、リセット信号ＲＳＴを出力して結果レジスタ４０をリセットした後、起動信号ＳＴＲを出力して桁移動制御回路４２を起動し、以後、乗数レジスタ３４からのキャリー出力ＣＯが１である毎に、ラッチ信号ＬＴを出力して、結果レジスタ４０に加算器３８での演算結果を格納させ、一方、低電圧モード時には、コントロール信号Ｃの入力があると、ラッチ信号ＬＴを出力して、結果レジスタ４０に加算器３８での演算結果を格納させるように構成されている。
【００７０】
更に、桁移動制御回路４２は、高電圧モード時には、起動信号ＳＴＲによって起動されると、シフトクロックＣＫ１を出力して、乗数レジスタ３４の各ビットを上位ビット側にシフトさせ、乗数レジスタ３４からのキャリー出力ＣＯが１である場合に加算制御回路４４が結果レジスタ４０の更新を行うのに十分な時間だけ待機した後、今度は、シフトクロックＣＫ２を出力して、結果レジスタ４０の各ビットを上位ビット側にシフトさせ、以後、乗数レジスタ３４に最初に設定された１６ビットが、すべてキャリー出力ＣＯとなるまで、つまり乗数レジスタ３４のビット数分だけ同様の動作を繰り返し、一方、低電圧モード時には、リセット状態となるように構成されている。
【００７１】
つまり、高電圧モード時には、被乗数レジスタ３２の格納値Ａを、乗数レジスタ３４の格納値Ｂに応じて、順次シフトさせながら繰り返し加算することにより値Ａと値Ｂとの乗算結果を求める周知の乗算器としての動作が行われることになり、一方、低電圧モード時には、被乗数レジスタ３２の格納値Ａと、乗数レジスタ３４の格納値Ｂとを単純に加算する動作が行われることになる。
【００７２】
従って、通常の高電圧モード時には乗算器を必要とし、低電圧モード時には加算器を必要とするような装置に本実施例の演算器３０を適用すれば、低電圧モードでの動作のために、新たに加算器を追加することなく、乗算器に設けられた加算器を有効利用することができ、また、低電圧モードでは不要な桁移動制御回路４２をリセット状態とすることにより、信号レベルが変動して無駄な電力消費が行われることを防止しているので、装置の小型化，低消費力化を図ることができる。
【００７３】
尚、本実施例の演算器３０を請求項２記載の論理回路であるとすると、この演算機３０の後段にさらに第１機能ブロックを備えると、３６への給電電圧を変化させると、演算機３０から出力される入力信号が異なるので、その入力信号を基に動作する後段の第１機能ブロックの動作を、演算機３０への給電電圧を変化させることによって変化させることができる。この場合、演算器３０の、３２，３４，３８，４０は、請求項２記載の発明の回路ブロックに相当する。
［第５実施例］
次に記憶回路の具体例について、図６を用いて説明する。
【００７４】
図６は、本発明の論理回路を構成する記憶回路の内部構成を示す回路図である。
以下説明する記憶回路４０は、図２に示したＣＭＯＳを基本素子とする回路で構成されており、図６に示す第２機能ブロックの後段及び第１機能ブロックの前段に接続され、第２機能ブロックからの入力信号を入力端子Ｄから入力して記憶し、その記憶した入力信号を出力端子Ｑから第１機能ブロックに出力するものである。具体的には、例えば、図１（ａ）のＮＯＴ回路２ｂと、ＮＡＮＤ回路２ａとの間に接続する。
まず、図６に示すように、本実施例の記憶回路４０は、クロック端子ＣＬＫからの入力を反転させるＮＯＴ回路４０clk と、クロック端子ＣＬＫがLow レベルの時導通するアナログスイッチ４０ａと、このアナログスイッチ４０ａを介して供給される入力端子Ｄからの入力を反転させるＮＯＴ回路４０ｂと、このＮＯＴ回路４０ｂからの入力を反転させるＮＯＴ回路４０ｃと、ＮＯＴ回路４０ｂの入力とＮＯＴ回路４０ｃの出力との間に設けられ、クロック端子ＣＬＫがHighレベルの時導通するアナログスイッチ４０ｄと、クロック端子ＣＬＫがHighレベルのとき導通するアナログスイッチ４０ｅと、アナログスイッチ４０ｅを介して供給されるＮＯＴ回路４０ｂからの入力を反転させて出力端子Ｑに印加するＮＯＴ回路４０ｆと、ＮＯＴ回路４０ｆからの入力を反転させるＮＯＴ回路４０ｇと、ＮＯＴ回路４０ｆの入力とＮＯＴ回路４０ｇの出力との間に設けられ、クロック端子ＣＬＫがLow レベルの時導通するアナログスイッチ４０ｈとにより構成されている。
【００７５】
このように構成された本実施例の記憶回路４０では、クロック端子ＣＬＫの信号レベルをLow レベルにすると、アナログスイッチ４０ａがオン状態、アナログスイッチ４０ｅがオフ状態となるため、入力端子Ｄすなわち第２機能ブロックから入力される入力信号がＮＯＴ回路４０ｂで反転されるだけで、出力端子Ｑへの出力はなされない。その後、クロック端子ＣＬＫがHighレベルになると、アナログスイッチ４０ｄがオン状態、アナログスイッチ４０ａがオフ状態となるため、クロック端子ＣＬＫの信号レベルを変化させる直前の入力端子Ｄでの入力信号が、ＮＯＴ回路４０ｂ、ＮＯＴ回路４０ｃ及びアナログスイッチ４０ｄか形成する閉回路（以下「第１閉回路」という）で保持され、ＮＯＴ回路４０ｂの出力がＮＯＴ回路４０ｆで反転され、出力端子Ｑから出力される。さらにその後、クロック端子ＣＬＫ信号レベルがLow レベルになると、アナログスイッチ４０ｈがオン状態、アナログスイッチ４０ｅがオフ状態となるため、クロック端子ＣＬＫの信号レベルを変化させる直前の出力端子Ｑでの信号レベルが、ＮＯＴ回路４０ｆ、アナログスイッチ４０ｇ及びアナログスイッチ４０ｈからなる閉回路（以下「第２閉回路」とよぶ）にて保持される。そしてこのとき、アナログスイッチ４０ａがオン状態であるので、ＮＯＴ回路４０ｂに新たな入力信号が入力される。
【００７６】
以上のように構成された本実施例の記憶回路４０は、図２のＣＭＯＳ回路を基本回路として構成されているので、給電電圧が第２給電電圧から第１給電電圧に切り替わると、当該記憶回路４０に記憶された入力信号の信号レベルが第１機能ブロックで読み込み可能な信号レベルになる。そのため、低電圧モードのとき記憶された入力信号が記憶されている間に、動作モードが高電圧モードに切り替わると、記憶回路４０に記憶された入力信号を第１機能ブロックに読み込ませることができるのである。
【００７７】
従って、本実施例の記憶回路４０を用いると、低電圧モード時に第２機能ブロックで生成された入力信号を記憶し、その入力信号を利用して第１機能ブロックを動作させることができるので、低電圧モード時に第２機能ブロックで生成される入力信号を有効に利用することができる。この有効利用の一例としては、低電圧モード時の第２機能ブロックにおいて、論理回路の動作モードが切り替わって、高電圧モード時で動作しているときの動作条件（初期条件など）を設定する信号を生成する例が挙げられる。
【００７８】
尚、本実施例では、基本素子としてＣＭＯＳを用いたが、他の構成でもよいことはもちろんである。
［第６実施例］
次にインターフェイス回路の具体例について、図７を用いて説明する。
【００７９】
図７は、本発明の論理回路を構成するインターフェイス回路５０の構成図である。本実施例のインターフェイス回路５０は、ＮＯＴ回路に適用されたもので、第２機能ブロックの後段及び第１機能ブロックの前段に接続される。
以下本実施例のインターフェイス回路５０について詳細に説明する。
【００８０】
本実施例のインターフェイス回路５０は、図７に示すように、ソースが電源に接続されたＰＭＯＳ型電界効果トランジスタ（ＦＥＴ）５０ａ及びソースが接地されたＮＭＯＳ型ＦＥＴ５０ｂを、ドレイン同士及びゲート同士を互いに接続してなるＣＭＯＳを基本素子とする半導体集積回路の一部として構成された周知のもので、判定しきい値が第２給電電圧よりも低く設定されている。そして、このインターフェイス回路５０は、ＦＥＴ５０ａのソースが第１給電ラインＤＬ１に接続され、ＦＥＴ５０ｂのソースが接地されている。また、このインターフェイス回路５０への入出力は、各ＦＥＴ５０ａ、５０ｂの各ゲートが入力端子Ｄに、各ドレインが出力端子Ｑに接続され、第２機能ブロックからの入力信号を入力端子Ｄから入力して、出力端子Ｑから第１機能ブロックへ出力することで行われている。
【００８１】
このインターフェイス回路５０を用いると、Highレベルの入力があった場合、接地レベルの出力がなされ、Low レベルの入力があった場合、第１給電電圧レベルの出力がなされる。
従って、本実施例のインターフェイス回路５０を用いると、低電圧モード時に第２機能ブロックで生成された入力信号を第１機能ブロックで読み込むことができる。そのため、例えば、本実施例のインターフェイス回路５０を備えた論理回路の第１機能ブロックは、低電圧モード時であっても、必要に応じて必要なタイミングで第２機能ブロックで生成された入力信号を取得することができる。
【００８２】
尚、本実施例では、ＮＯＴ回路について説明したが、他の回路でもよいことはもちろんである。また、本実施例では、ＮＯＴ回路を用いて入力信号を反転しているが、このＮＯＴ回路の後段にさらにＮＯＴ回路を接続し、さらにその入力信号を反転して出力するようにしてもよいことはもちろんである。
【００８３】
以上、本発明のいくつかの実施例について説明したが、本発明は上記実施例に限定されるものではなく、様々な態様にて実施することができる。
例えば、上記第１〜第４実施例では、本発明の論理回路をラッチ回路１０や演算器２０，３０に適用したものを説明したが、動作モードに応じて給電電圧を切り換え、しかも動作モード毎に、異なった機能を実現する論理回路を含むものであれば、どのような回路や装置に適用してもよい。
【図面の簡単な説明】
【図１】  第１実施例の論理回路の構成を表す回路図である。
【図２】  論理回路を構成する基本素子の構成を表す回路図である。
【図３】  第２実施例のラッチ回路の内部構成を表す回路図である。
【図４】  第３実施例の演算回路の構成を表す回路図である。
【図５】  第４実施例の演算回路の概略構成を表すブロック図である。
【図６】  第５実施例の記憶回路の構成を表す回路図である。
【図７】  第６実施例のインターフェイス回路を表す回路図である。
【図８】  本発明の構成を表す説明図である。
【図９】  本発明における給電電圧と信号レベルを判定する判定しきい値との関係を表す説明図である。
【図１０】本発明の構成のうち第１給電電圧により動作する回路ブロックを備える第２機能ブロックを説明するための説明図である。
【図１１】本発明の構成のうちスイッチング回路を表す説明図である。
【図１２】本発明の構成のうち記憶回路及びインターフェイス回路を表す説明図である。
【図１３】本発明の構成のうち第３機能ブロックを説明するための説明図である。
【符号の説明】
２，４，６，８…論理回路    １０…ラッチ回路    ２０，３０…演算器
３２…被乗数レジスタ    ３４…乗数レジスタ    ３６…セレクタ
３８…加算器            ４０…結果レジスタ    ４２…桁移動制御回路
４４…加算制御回路    ４０…記憶回路    ５０…インターフェイス回路
ＡＤ０〜ＡＤ３１…全加算器    ＲＢ０〜ＲＢ３１…演算切換回路
ＢＫ１…第１機能ブロック      ＢＫ２…第２機能ブロック
ＢＫ３…第３機能ブロック
ＤＬ１…第１電源ライン        ＤＬ２…第２電源ライン
ＤＬ３…第３電源ライン
【図１】
0004218118.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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