(57)【特許請求の範囲】
【請求項１】
外部から取り込み制御信号を受け、入力信号の取り込みを禁止する取り込み制御回路を備えた半導体記憶装置において、
試験モード時に活性化され、前記取り込み制御信号を無効にして前記入力信号の取り込みを、該試験モード中に常に許可する取り込み信号無効回路と、
前記取り込み制御信号による前記入力信号の取り込み禁止時に、メモリセルからのデータの読み出し動作を禁止するデータ出力禁止回路とを備えたことを特徴とする半導体記憶装置。
【請求項２】
外部からデータマスク信号を受け、メモリセルへのデータの書き込みを禁止する書き込み制御回路と、外部から取り込み制御信号を受け、入力信号の取り込みを禁止する取り込み制御回路とを備えた半導体記憶装置において、
試験モード時に活性化され、前記データマスク信号を無効にして前記メモリセルへの前記データの書き込みを、該試験モード中に常に許可するマスク信号無効回路と、
試験モード時に活性化され、前記取り込み制御信号を無効にして前記入力信号の取り込みを、該試験モード中に常に許可する取り込み信号無効回路と、
前記取り込み制御信号による前記入力信号の取り込み禁止時に、メモリセルからのデータの読み出し動作を禁止するデータ出力禁止回路とを備えたことを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置を試験基板上に複数搭載し、
前記各半導体記憶装置を試験モードにし、
前記各半導体記憶装置に所定の前記取り込み制御信号を与え、
前記取り込み制御信号により前記入力信号の取り込みが禁止されている前記半導体記憶装置の前記メモリセルにもデータを書き込み、
前記取り込み制御信号により前記入力信号の取り込みが許可されている前記半導体記憶装置の前記メモリセルからのみデータの読み出し動作を行うことを特徴とする半導体記憶装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、試験モードを備えた半導体記憶装置に関し、特に、試験基板上に複数搭載される半導体記憶装置、およびこの半導体記憶装置の試験方法に関する。
【０００２】
【従来の技術】
一般に、SDRAM（synchronous DRAM）等の半導体記憶装置では、試験工程において、バーンイン試験が行われている。バーンイン試験は、高温、高電圧で半導体記憶装置を所定時間動作させ、短時間で初期故障品を取り除くための加速試験である。
【０００３】
図１０は、SDRAM１のバーンイン試験を行うバーンイン基板２の概要を示している。
バーンイン基板２には、図の横方向、縦方向にそれぞれ３個ずつ、合計９個のSDRAM１ａ-１ｉが搭載されている。各SDRAM１ａ-１ｉは、クロック端子CLK、クロックイネーブル端子CKE、アドレス端子ADD、コマンド端子CMD、データ端子DQ、およびデータマスク端子DQMを備えている。
【０００４】
クロック信号CLKは、外部から供給される入力信号を所定のタイミングで内部回路に取り込むための信号である。クロックイネーブル信号CKEは、外部から供給されるクロック信号CLKの取り込みを許可する信号である。クロック信号CLKは、クロックイネーブル信号CKEの高レベル時に、内部に取り込まれる。コマンド信号CMDは、動作モードを決める信号である。データマスク信号DQMは、書き込みデータのメモリセルへの書き込みおよび読み出しデータの外部への出力をマスク（禁止）する信号である。書き込みデータおよび読み出しデータは、データマスク信号DQMの高レベル時にマスクされる。
【０００５】
バーンイン基板２には、各端子と信号の授受を行うための配線パターンが形成されている。ここで、端子名と信号名とを、同一の符号を用いて表している。クロック信号CLK、アドレス信号ADD、データ信号DQ、およびコマンド信号CMDの配線は、全てのSDRAM１ａ-１ｉに接続されている。クロック信号CLK、アドレス信号ADD、データ信号DQ、およびコマンド信号CMDは、全てのSDRAM１ａ-１ｉに共通して使用される信号である。
【０００６】
バーンイン基板２上の配線を共通化することで、配線数が低減され、バーンイン基板２上に多数のSDRAM１を搭載することが可能なる。一般に、バーンイン試験は、恒温槽の中で行われる。一度に恒温槽に収納されるバーンイン基板２の数は限られているため、バーンイン基板２へのSDRAM１の搭載数は、試験コストに大きく影響する。
【０００７】
クロックイネーブル信号CKE1の配線は、図の横方向に並んだSDRAM１ａ、１ｂ、１ｃのクロックイネーブル端子CKEに接続されている。クロックイネーブル信号CKE2の配線は、図の横方向に並んだSDRAM１ｄ、１ｅ、１ｆのクロックイネーブル端子CKEに接続されている。クロックイネーブル信号CKE3の配線は、図の横方向に並んだSDRAM１ｇ、１ｈ、１ｉのクロックイネーブル端子CKEに接続されている。
【０００８】
データマスク信号DQM1の配線は、図の縦方向に並んだSDRAM１ａ、１ｄ、１ｇのデータマスク端子DQMに接続されている。データマスク信号DQM2の配線は、図の縦方向に並んだSDRAM１ｂ、１ｅ、１ｈのデータマスク端子DQMに接続されている。データマスク信号DQM3の配線は、図の縦方向に並んだSDRAM１ｃ、１ｆ、１ｉのデータマスク端子DQMに接続されている。
【０００９】
図中、太線で示した配線は複数本からなる配線である。
上述したバーンイン基板２に搭載されたSDRAM１ａ-１ｉでは、以下示すように、書き込み動作および読み出し動作が行われる。
図１１は、バーンイン試験時の各信号のタイミングの一例を示している。この例では、SDRAM１ａ、１ｂ、１ｃ．．．１ｈ、１ｉの順に、データの書き込み動作および読み出し動作が繰り返して行われる。
【００１０】
まず、クロックイネーブル信号CKE1は高レベルにされ、クロックイネーブル信号CKE2、CKE3は低レベルにされる（図１１(a)）。SDRAM１ａ、１ｂ、１ｃは、クロックイネーブル信号CKE1の高レベルを受けて、クロック信号CLKを取り込む。SDRAM１ｄ-１ｉは、クロックイネーブル信号CKE2、CKE3の低レベルを受けて、クロック信号CLKの取り込みを禁止する。したがって、SDRAM１ａ-１ｃは、活性化状態になり、SDRAM１ｄ-１ｉは、非活性化状態になる。
【００１１】
また、データマスク信号DQM1は低レベルにされ、データマスク信号DQM2、DQM3は高レベルにされる（図１１(b)）。この結果、活性化状態のSDRAM１ａ-１ｃのうち、クロックイネーブル信号CKE1とデータマスク信号DQM1とが供給されているSDRAM１ａのみが動作可能な状態にされる。
この後、SDRAM１ａは、コマンド信号CMDにより書き込みコマンドを受け、順次供給されるアドレスADDに対応するメモリセルにデータを書き込んでいく（図１１(c)）。次に、SDRAM１ａは、コマンド信号CMDにより読み出しコマンドを受け、順次供給されるアドレスADDに対応するメモリセルからデータを読み出していく（図１１(d)）。そして、SDRAM１ａの１回目の動作試験が完了する。
【００１２】
次に、データマスク信号DQM2は低レベルにされ、データマスク信号DQM1、DQM3は高レベルにされる（図１１(e)）。クロックイネーブル信号CKE1と、データマスク信号DQM2とが供給されているSDRAM１ｂのみが動作可能な状態にされる。
SDRAM１ｂは、コマンド信号CMDにより書き込みコマンドを受け、順次供給されるアドレスADDに対応するメモリセルにデータを書き込んでいく（図１１(f)）。次に、SDRAM１ｂは、コマンド信号CMDにより読み出しコマンドを受け、順次供給されるアドレスに対応するメモリセルからデータを読み出していく（図１１(g)）。そして、SDRAM１ｂの１回目の動作試験が完了する。
【００１３】
同様にして、SDRAM１ｃ、１ｄ．．．１ｈ、１ｉの書き込み動作、読み出し動作が繰り返し行われる。
【００１４】
【発明が解決しようとする課題】
しかしながら、上述したバーンイン試験では、書き込み動作を、バーンイン基板２上に搭載されるSDRAM１ａ、１ｂ、．．．１ｈ、１ｉの一つずつに対して行わなければならず、試験に長時間を要するという問題があった。
【００１５】
試験時間を短縮するために、例えば、データマスク信号DQM1、DQM2、DQM3を同時に低レベルにして、複数のSDRAMに同じデータを書き込むことが考えられる。しかしながら、一般に、バーンイン基板２に信号を供給する制御装置は、バーンイン基板２が接続されるコネクタに接続され、SDRAM１とともに恒温槽内で動作する。このため、制御装置には、高温に耐えられる部品しか使用することができず、複雑なタイミングのデータマスク信号DQM1、DQM2、DQM3を生成することは困難であった。また、上記制御装置は、他製品のバーンイン試験にも使用されることが多く、安易に改造することができない。
【００１６】
専用の制御装置を設計・製作した場合には、新たに費用が発生するだけでなく、既存のプログラムを流用できなくなる。この結果、試験コストが増大してしまう。
本発明の目的は、試験モード時のデータの書き込み時間を短縮することができる半導体記憶装置およびこの半導体記憶装置の試験方法を提供することにある。
【００１７】
【課題を解決するための手段】
図１は、本発明の半導体記憶装置の基本原理を示すブロック図である。
例えば、半導体記憶装置では、書き込み制御回路３２は、外部から受けたデータマスク信号DQMが禁止レベルのときに、メモリセル４４へのデータDQの書き込みを禁止する制御を行う。書き込み制御回路３２は、データマスク信号DQMが許可レベルのときに、メモリセル４４にデータDQを書き込む制御を行う。
【００１８】
マスク信号無効回路２４は、試験モード時に活性化され、データマスク信号DQMを無効にする。このため、書き込み制御回路３２は、試験モード時には、常にメモリセル４４にデータDQを書き込む制御を行うことができる。
したがって、試験基板４６上に複数の半導体記憶装置を搭載して動作試験を行う場合に、外部からのデータマスク信号DQMを無効にして、複数の半導体記憶装置のメモリセル４４に同時にデータDQを書き込むことが可能になる。この結果、試験モード時の書き込み動作時間が短縮される。
【００１９】
本発明の半導体記憶装置では、取り込み制御回路１０ｂ、１４、１６、１８、２０は、外部から受けた取り込み制御信号CKEが禁止レベルのときに、入力信号の取り込みを禁止する制御を行う。取り込み制御回路１０ｂ、１４、１６、１８、２０は、取り込み制御信号CKEが許可レベルのときに、入力信号を取り込む制御を行う。
【００２０】
取り込み信号無効回路４８は、試験モード時に活性化され、取り込み制御信号CKEを無効にする。このため、取り込み制御回路１０ｂ、１４、１６、１８、２０は、試験モード時には、常に入力信号を取り込む制御を行う。
データ出力禁止回路５０、５２は、取り込み制御信号CKEによる入力信号の取り込み禁止時に、メモリセル４４からのデータDQの読み出し動作を禁止する。
【００２１】
したがって、試験基板４６上に複数の半導体記憶装置を搭載して動作試験を行う場合に、外部からの取り込み制御信号CKEを無効にして、入力信号を取り込むことで、複数の半導体記憶装置のメモリセル４４に同時にデータDQを書き込むことが可能になる。また、メモリセル４４からのデータDQの読み出しは、取り込み制御信号CKEにより入力信号の取り込みが許可されている半導体記憶装置のみから行われる。この結果、試験モード時の書き込み動作においては、複数の半導体記憶装置に同時にデータDQが書き込まれ、試験時間が短縮される。試験モード時の読み出し動作においては、読み出しデータDQが衝突することが防止される。
【００２２】
本発明の半導体記憶装置では、書き込み制御回路３２は、外部から受けたデータマスク信号DQMが禁止レベルのときに、メモリセル４４へのデータDQの書き込みを禁止する制御を行う。書き込み制御回路３２は、データマスク信号DQMが許可レベルのときに、メモリセル４４にデータDQを書き込む制御を行う。取り込み制御回路１０ｂ、１４、１６、１８、２０は、外部から受けた取り込み制御信号CKEが禁止レベルのときに、入力信号の取り込みを禁止する制御を行う。取り込み制御回路１０ｂ、１４、１６、１８、２０は、取り込み制御信号CKEが許可レベルのときに、入力信号を取り込む制御を行う。
【００２３】
マスク信号無効回路２４は、試験モード時に活性化され、データマスク信号DQMを無効にする。このため、書き込み制御回路３２は、試験モード時には、常にメモリセル４４にデータDQを書き込む制御を行うことができる。取り込み信号無効回路４８は、試験モード時に活性化され、取り込み制御信号CKEを無効にする。このため、取り込み制御回路１０ｂ、１４、１６、１８、２０は、試験モード時には、常に入力信号を取り込む制御を行う。したがって、試験モード時には、マスク信号無効回路２４および取り込み信号無効回路４８により、常にメモリセル４４にデータDQを書き込む制御が行われる。
【００２４】
データ出力禁止回路５０、５２は、取り込み制御信号CKEによる入力信号の取り込み禁止時に、メモリセル４４からのデータDQの読み出し動作を禁止する。換言すれば、データ出力禁止回路５０、５２は、取り込み制御信号CKEによる入力信号の取り込み許可時には、メモリセル４４からのデータDQの読み出し動作を許可する。
【００２５】
このため、例えば、試験基板４６上に複数の半導体記憶装置を搭載して動作試験を行う場合に、データマスク信号DQMおよび取り込み制御信号CKEを無効にして、外部からの入力信号を取り込むことで、複数の半導体記憶装置のメモリセル４４に同時にデータDQを書き込むことが可能になる。また、メモリセル４４からのデータDQの読み出しは、取り込み制御信号CKEにより入力信号の取り込みが許可されている半導体記憶装置のみから行われる。したがって、試験モード時の書き込み動作においては、複数の半導体記憶装置に同時にデータDQが書き込まれ、試験時間が短縮される。試験モード時の読み出し動作においては、データDQが衝突することが防止される。
【００２６】
例えば、半導体記憶装置の試験方法では、まず、半導体記憶装置が試験基板４６上に複数搭載される。次に、各半導体記憶装置が試験モードにされる。各半導体記憶装置に所定のデータマスク信号DQMが与えられる。ここで、各半導体記憶装置のマスク信号無効回路２４は、試験モードにより活性化されているため、データマスク信号DQMにより書き込みが禁止されている半導体記憶装置のメモリセル４４にもデータDQが書き込まれれる。したがって、複数の半導体記憶装置に同時にデータDQが書き込まれる。この結果、試験時間が短縮される。
【００２７】
本発明の半導体記憶装置の試験方法では、まず、半導体記憶装置が試験基板４６上に複数搭載される。次に、各半導体記憶装置を試験モードにされる。
各半導体記憶装置に所定の取り込み制御信号CKEが与えられる。ここで、各半導体記憶装置の取り込み信号無効回路４８は、試験モードにより活性化されているため、取り込み制御信号CKEにより入力信号の取り込みが禁止されている半導体記憶装置のメモリセル４４にもデータDQが書き込まれる。したがって、複数の半導体記憶装置に同時にデータDQが書き込まれ、試験時間が短縮される。
【００２８】
また、データ出力禁止回路５０、５２により、取り込み制御信号CKEにより入力信号の取り込みが許可されている半導体記憶装置の前記メモリセル４４からのみデータDQの読み出し動作が行なわれる。このため、試験モード時の読み出し動作において、読み出しデータDQが衝突することが防止される。
【００２９】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて詳細に説明する。
【００３０】
図２は、本発明の半導体記憶装置の第１の実施形態および半導体記憶装置の試験方法の第１の実施形態を示している。
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、例えば、６４ＭビットのSDRAM４として形成されている。
【００３１】
なお、従来技術で説明した信号と同一の信号については、同一の符号を付している。
SDRAM４は、入力バッファ１０ａ、１０ｂ、クロックイネーブルラッチ１２、コマンドラッチ部１４、列アドレスラッチ１６、データラッチ１８、データマスクラッチ２０、試験回路２２、マスク信号無効回路２４、出力タイミングジェネレータ２６、読み出しタイミングジェネレータ２８、出力回路３０、書き込みタイミングジェネレータ３２、メモリコア部３４、および外部端子に接続されるパッド３６を備えて構成されている。メモリコア部３４は、列デコーダ３８、リードアンプ４０、ライトアンプ４２、およびメモリセル４４を備えて構成されている。書き込みタイミングジェネレータ３２は書き込み制御回路に対応している。入力バッファ１０ａ、クロックイネーブルラッチ１２、コマンドラッチ部１４、列アドレスラッチ１６、データラッチ１８、およびデータマスクラッチ２０は、取り込み制御回路に対応している。
【００３２】
クロックイネーブルラッチ１２は、入力バッファ１０ａを介してクロックイネーブル信号CKEを取り込み、内部クロックイネーブル信号CKEINとして出力する回路である。入力バッファ１０ｂは、内部クロックイネーブル信号CKEINの高レベルを受けたときに、外部から供給されるクロック信号CLKを内部クロック信号CLKINとして出力する回路である。内部クロック信号CLKINは、内部クロックイネーブル信号CKEINが低レベルのときに、所定の信号レベルに保持されている。クロックイネーブル信号CKEは、取り込み制御信号に対応している。
【００３３】
コマンドラッチ１４は、内部クロック信号CLKINに同期して外部から供給されるコマンド信号CMDを取り込み、取り込んだコマンド信号CMDに応じて内部コマンド信号ACMD、PCMD、RCMD、TCMD、WCMDを出力する回路である。内部コマンド信号ACMDは、アクティブコマンドを受けて、チップをアクティブ状態にするための制御信号である。内部コマンド信号PCMDは、プリチャージコマンドを受けて、プリチャージ動作を行うための制御信号である。内部コマンド信号RCMDは、読み出しコマンドを受けて、読み出し動作を行うための制御信号である。内部コマンド信号WCMDは、書き込みコマンドを受けて、書き込み動作を行うための制御信号である。内部コマンド信号TCMDは、試験コマンドを受けて、チップを通常動作モードから試験モードに移行するための制御信号である。
【００３４】
列アドレスラッチ１６は、内部クロック信号CLKINに同期して外部から供給されるアドレス信号ADDを取り込み、内部アドレス信号ADDINとして出力する回路である。データラッチ１８は、内部クロック信号CLKINに同期して外部から供給されるデータ信号DQを取り込み、書き込みデータ信号DQINとして出力する回路である。
データマスクラッチ２０は、内部クロック信号CLKINに同期して外部から供給されるデータマスク信号DQMを取り込み、内部データマスク信号DQMIN1として出力する回路である。
【００３５】
試験回路２２は、内部コマンド信号TCMDを受け、試験信号TESTを出力する回路である。試験回路２２は、試験モード時に試験信号TESTを高レベルにする。
マスク信号無効回路２４は、インバータ２４ａ、２４ｂ、および２入力のNANDゲート２４ｃで構成されている。NANDゲート２４ｃの一方の入力には、インバータ２４ａを介して試験信号TESTの反転信号が供給されている。NANDゲート２４ｃの他方の入力には、内部データマスク信号DQMIN1が供給されている。NANDゲート２４ｃの出力は、インバータ２４ｂを介して内部データマスク信号DQMIN2として出力されている。マスク信号無効回路２４は、試験信号TESTが高レベルのときに、内部データマスク信号DQMIN2を低レベルにし、試験信号TESTが低レベルのときに、内部データマスク信号DQMIN1の信号レベルを内部データマスク信号DQMIN2に伝達する回路である。
【００３６】
出力タイミングジェネレータ２６は、内部クロック信号CLKINを受け、読み出し動作に必要な出力タイミング信号OT1を生成する回路である。読み出しタイミングジェネレータ２８は、内部クロック信号CLKINおよび内部コマンド信号RCMDを受け、読み出し動作に必要な読み出しタイミング信号RT1を生成する回路である。出力回路３０は、出力タイミング信号OT1、読み出しタイミング信号RT1により生成される所定のタイミングを使用して、リードアンプ４０から出力される読み出しデータ信号DQOUTをデータ信号DQとして出力する回路である。
【００３７】
書き込みタイミングジェネレータ３２は、内部クロック信号CLKIN、内部データマスク信号DQMIN2、および内部コマンド信号WCMDを受け、書き込み動作に必要な書き込みタイミング信号WT1を生成する回路である。
列デコーダ３８は、内部アドレス信号ADDINを受け、列デコード信号を生成する回路である。リードアンプ４０は、メモリセル４４から読み出されるデータを読み出しデータ信号DQOUTとして出力する回路である。ライトアンプ４２は、書き込みデータ信号DQINをメモリセル４４に出力する回路である。
【００３８】
図中、太線で示した信号は、複数からなる信号である。例えば、データ信号DQは、８本のデータ信号DQ0-DQ7で構成され、アドレス信号ADDは、１５本のアドレス信号ADD0-ADD14で構成され、コマンド信号CMDは、チップセレクト信号/CS、行アドレスストローブ信号/RAS、列アドレスストローブ信号/CAS、およびライトイネーブル信号/WEで構成されている。
【００３９】
図３は、図２に示したSDRAM４のバーンイン試験を行うバーンイン基板４６の概要を示している。バーンイン基板４６は、試験基板に対応している。バーンイン基板４６は、図１０に示したバーンイン基板２と同一の基板であるため、配線の説明は省略する。バーンイン基板４６には、図の横方向、縦方向にそれぞれ３個ずつ、合計９個のSDRAM４ａ-４ｉが搭載されている。
【００４０】
上述したバーンイン基板４６に搭載された半導体記憶装置４ａ-４ｉでは、以下示すように、バーンイン試験が行われる。
図４は、バーンイン試験時の各信号のタイミングの一例を示している
まず、試験コマンドが入力され、SDRAM４ａ-４ｉは、試験モードに移行する。試験信号TESTは、高レベルにされる。
【００４１】
次に、クロックイネーブル信号CKE1は高レベルにされ、クロックイネーブル信号CKE2、CKE3は低レベルにされる（図４(a)）。クロックイネーブル信号CKE1の高レベルを受けて、SDRAM４ａ、４ｂ、４ｃは、クロック信号CLKを取り込む。クロックイネーブル信号CKE2、CKE3の低レベルを受けて、SDRAM４ｄ-４ｉは、クロック信号CLKの取り込みを禁止する。したがって、SDRAM４ａ-４ｃは活性化状態になり、SDRAM４ｄ-４ｉは非活性化状態になる。
【００４２】
また、データマスク信号DQM1は低レベルにされ、データマスク信号DQM2、DQM3は高レベルにされる（図４(b)）。SDRAM４ａは、クロックイネーブル信号CKE1の高レベルおよびデータマスク信号DQM1の低レベルを受け、ライト動作が可能な状態になる。この際、図２に示したマスク信号無効回路２４は、試験信号TESTの高レベルを受け、内部データマスク信号DQMIN2を常に低レベルにする。すなわち、データマスク信号DQM2、DQM3が供給され、かつクロックイネーブル信号CKE1が供給されているSDRAM４ｂ、４ｃは、書き込み動作が可能な状態になる。
【００４３】
SDRAM４ａ、４ｂ、４ｃは、コマンド信号CMDにより書き込みコマンドを受け、供給されるアドレスADDに対応するメモリセル４４にデータを書き込んでいく（図４(c)）。次に、SDRAM４ａ、４ｂ、４ｃは、コマンド信号CMDにより読み出しコマンドを受ける。この際、図２に示したように、出力回路３０には、内部データマスク信号DQMIN1が供給されている。このため、データ信号DQの出力は、低レベルのデータマスク信号DQM1が供給されているSDRAM４ａのみから行われる。SDRAM４ａは、順次供給されるアドレスADDに対応するメモリセル４４からデータを読み出していく（図４(d)）。そして、SDRAM４ａの１回目の動作試験が完了する。
【００４４】
次に、データマスク信号DQM2は低レベルにされ、データマスク信号DQM1、DQM3は高レベルにされる（図４(e)）。この結果、クロックイネーブル信号CKE1と、データマスク信号DQM2とが供給されているSDRAM４ｂからデータ信号DQが出力される（図４(f)）。
同様に、データマスク信号DQM3は低レベルにされ、SDRAM４ｃからデータ信号DQが出力される（図４(g)）。
【００４５】
この後、クロックイネーブル信号CKE2は高レベルにされ、クロックイネーブル信号CKE1、CKE3は低レベルにされる（図４(h)）。SDRAM４ｄ、４ｅ、４ｆは、クロック信号CLKを取り込み活性化状態になり、SDRAM４ａ-４ｃ、４ｇ-４ｉは、クロック信号CLKの取り込みが禁止され非活性化状態になる。
また、データマスク信号DQM1は低レベルにされ、データマスク信号DQM2、DQM3は高レベルにされる（図４(i)）。SDRAM４ｄは、データマスク信号DQM1の低レベルを受け、書き込み動作が可能な状態になる。データマスク信号DQM2、DQM3が供給され、かつクロックイネーブル信号CKE2が供給されているDRAM４ｅ、４ｆは、書き込み動作が可能な状態になる。
【００４６】
そして、上述と同様に、SDRAM４ｄ、４ｅ、４ｆは、コマンド信号CMDにより書き込みコマンドを受け、供給されるアドレスADDに対応するメモリセル４４にデータを書き込んでいく（図４(j)）。
この後、SDRAM４ｄ、４ｅ、４ｆに書き込んだデータが順次読み出される。
同様にして、SDRAM４ａ-４ｉの書き込み動作、読み出し動作が繰り返し行われる。
【００４７】
以上のように構成された半導体記憶装置および半導体記憶装置の試験方法では、SDRAM４は、マスク信号無効回路２４を備えた。このため、試験モード時に、外部からのデータマスク信号DQMの信号レベルによらず、書き込みタイミングジェネレータ３２を動作させることができる。したがって、バーンイン試験において、バーンイン基板４６上に搭載された複数のSDRAM４ａ-４ｉのメモリセル４４に同時にデータを書き込むことができる。この結果、試験モード時の書き込み動作時間を短縮することができる。
【００４８】
マスク信号無効回路２４は、３つのゲート回路で構成できるため、本発明の適用によりSDRAM４のチップサイズが増大することはない。
図５は、本発明の半導体記憶装置の第２の実施形態および半導体記憶装置の試験方法の第２の実施形態を示している。
【００４９】
この実施形態のSDRAM６では、内部クロックイネーブル信号CKEINは、取り込み信号無効回路４８を介して、内部クロックイネーブル信号CKEIN2として入力バッファ１０ｂに供給されている。内部コマンド信号RCMDは、データ出力禁止回路５０を介して、内部コマンド信号RCMD2として読み出しタイミングジェネレータ２８に供給されている。また、マスク信号無効回路２４はなく、内部データマスク信号DQM1は、書き込みタイミングジェネレータ３２に直接供給されている。上記以外の構成は、上述した第１の実施形態と同一である。
【００５０】
取り込み信号無効回路４８は、２つのインバータと２入力のNANDゲートとからなるOR回路として構成されている。取り込み信号無効回路４８の一方の入力には、内部クロックイネーブル信号CKEINが供給されている。取り込み信号無効回路４８の他方の入力には、試験信号TESTが供給されている。取り込み信号無効回路４８の出力からは内部クロックイネーブル信号CKEIN2が出力されている。取り込み信号無効回路４８は、試験信号TESTが低レベルのときに、内部クロックイネーブル信号CKEINを内部クロックイネーブル信号CKEIN2として伝達し、試験信号TESTが高レベルのときに、内部クロックイネーブル信号CKEIN2を高レベルにする回路である。
【００５１】
データ出力禁止回路５０は、２入力のNANDゲートとインバータとからなるAND回路として構成されている。データ出力禁止回路５０の一方の入力には、内部クロックイネーブル信号CKEINが供給されている。データ出力禁止回路５０の他方の入力には、内部コマンド信号RCMDが供給されている。データ出力禁止回路５０の出力からは内部コマンド信号RCMD2が出力されている。データ出力禁止回路５０は、内部クロックイネーブル信号CKEINが低レベルのときに、内部コマンド信号RCMD2を低レベルにし、内部クロックイネーブル信号CKEINが高レベルのときに、内部コマンド信号RCMDを内部コマンド信号RCMD2として伝達する回路である。
【００５２】
この実施形態の半導体記憶装置においても、図３に示したバーンイン基板４６を使用して、バーンイン試験が行われる。
図６は、バーンイン試験時の各信号のタイミングの一例を示している。
まず、試験コマンドが入力され、SDRAM６ａ-６ｉは、試験モードに移行する。
次に、クロックイネーブル信号CKE1は高レベルにされ、クロックイネーブル信号CKE2、CKE3は低レベルにされる（図６(a)）。この際、図５に示した取り込み信号無効回路４８は、試験信号TESTの高レベルを受け、内部クロックイネーブル信号CKEIN2を常に高レベルにする。すなわち、全てのSDRAM６ａ-６ｉは、クロック信号CLKを取り込み可能になる。
【００５３】
また、データマスク信号DQM1は低レベルにされ、データマスク信号DQM2、DQM3は高レベルにされる（図６(b)）。したがって、データマスク信号DQM1が供給されているSDRAM６ａ、６ｄ、６ｇは、書き込み動作が可能な状態になる。
この状態で、SDRAM６ａ、６ｄ、６ｇは、書き込みコマンドを受け、供給されるアドレスに対応するメモリセル４４にデータを書き込んでいく（図６(c)）。次に、SDRAM６ａ、６ｄ、６ｇは、読み出しコマンドを受け、内部コマンド信号RCMDを出力する。SDRAM６ｄ、６ｇの出力禁止回路５０（図５）は、クロックイネーブル信号CKE2、CKE3の低レベルを受け、非活性化される。このため、SDRAM６ｄ、６ｇの読み出し動作は行われない。データ信号DQの出力は、クロックイネーブル信号CKE1が供給されているSDRAM６ａのみから行われる。SDRAM６ａは、順次供給されるアドレスに対応するメモリセル４４からデータを読み出していく（図６(d)）。そして、SDRAM６ａの１回目の動作試験が完了する。
【００５４】
次に、クロックイネーブル信号CKE2は高レベルにされ、クロックイネーブル信号CKE1、CKE3は低レベルにされる（図６(e)）。この結果、クロックイネーブル信号CKE2とデータマスク信号DQM1とが供給されているSDRAM６ｄからデータ信号DQが出力される（図６(f)）。
同様に、クロックイネーブル信号CKE3は高レベルにされ、SDRAM６ｇからデータ信号DQが出力される（図６(g)）。
【００５５】
この後、データマスク信号DQM2は低レベルにされ、データマスク信号DQM1、DQM3は高レベルにされる（図６(h)）。SDRAM６ｂ、６ｅ、６ｈは、書き込み動作が可能な状態になる。
そして、上述と同様に、SDRAM６ｂ、６ｅ、６ｈは、コマンド信号CMDにより書き込みコマンドを受け、供給されるアドレスに対応するメモリセル４４にデータを書き込んでいく（図６(i)）。
【００５６】
この後、SDRAM６ｂ、６ｅ、６ｈに書き込んだデータが順次読み出される。
同様にして、SDRAM６ａ-６ｉの書き込み動作、読み出し動作が繰り返し行われる。
以上のように構成された半導体記憶装置および半導体記憶装置の試験方法では、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、SDRAM４は、OR回路からなる取り込み信号無効回路４８およびAND回路からなるデータ出力禁止回路５０を備えた。このため、試験モード時に、クロックイネーブル信号CKEのによらず、クロック信号CLKを受けてSDRAM６を活性化することができる。クロックイネーブル信号CKEに高レベルが供給されるSDRAM６のみデータの読み出し動作を行うことができる。したがって、簡易な回路を追加するだけで、試験モード時の読み出し動作において読み出しデータの衝突を防止することができる。本発明の適用によりSDRAM６のチップサイズが増大することはない。
【００５７】
図７は、本発明の半導体記憶装置の第３の実施形態および半導体記憶装置の試験方法の第３の実施形態を示している。
この実施形態のSDRAM８は、第２の実施形態のデータ出力禁止回路５０の代わりにデータ出力禁止回路５２を備えている。このため、内部コマンド信号RCMDは、読み出しタイミングジェネレータ２８に直接供給されている。
【００５８】
データ出力禁止回路５２は、２つのインバータと２入力のNANDゲートからなるOR回路５２ａと、インバータ５２ｂと、スイッチ回路５２ｃとで構成されている。OR回路５２の一方の入力には、インバータ５２ｂを介して内部クロックイネーブル信号CKEINの反転信号が供給されている。OR回路５２の他方の入力には、内部データマスク信号DQM1が供給されている。OR回路５２の出力からは、内部データマスク信号DQM3が出力されている。スイッチ回路５２ｃは、試験信号TESTが高レベルのときに内部データマスク信号DQM3を内部データマスク信号DQM2として出力し、試験信号TESTが低レベルのときに内部データマスク信号DQM1を内部データマスク信号DQM2として出力する回路である。
【００５９】
したがって、通常動作モードのとき、および試験モードでクロックイネーブル信号CKEINが高レベルのときに、内部データマスク信号DQM1が内部データマスク信号DQM2になる。試験モードでクロックイネーブル信号CKEINが低レベルのときには、内部データマスク信号DQM2は常に高レベルになる。
この実施形態の半導体記憶装置においても、図６と同一のタイミングで、SDRAM８のバーンイン試験が行われる。
【００６０】
この実施形態の半導体記憶装置および半導体記憶装置の試験方法においても、上述した第２の実施形態と同様の効果を得ることができる。
図８は、本発明の半導体記憶装置の第４の実施形態を示している。
この実施形態のSDRAM９は、上述したマスク信号無効回路２４と取り込み信号無効回路４８とデータ出力禁止回路５０とを備えて構成されている。
【００６１】
すなわち、マスク信号無効回路２４は、試験信号TESTおよび内部データマスク信号DQMIN1を受け、内部データマスク信号DQMIN2を出力している。取り込み信号無効回路４８は、試験信号TESTおよび内部クロックイネーブル信号CKEINを受け、内部クロックイネーブル信号CKEIN2を出力している。データ出力禁止回路５０は、内部コマンド信号RCMDおよび内部クロックイネーブル信号CKEINを受け、内部コマンド信号RCMD2を出力している。これ以外の構成は、第１および第２の実施形態と同一である。
【００６２】
この実施形態の半導体記憶装置においても、図３に示したバーンイン基板４６を使用して、バーンイン試験が行われる。
図９は、バーンイン試験時の各信号のタイミングの一例を示している。
まず、試験コマンドが入力され、SDRAM９ａ-９ｉは、試験モードに移行する。試験信号TESTは、高レベルにされる。マスク信号無効回路２４は、試験信号TESTの高レベルを受け、内部データマスク信号DQMIN2を低レベルにする。取り込み信号無効回路４８は、試験信号TESTの高レベルを受け、内部クロックイネーブル信号CKEIN2を高レベルにする。
【００６３】
次に、クロックイネーブル信号CKE1、CKE2、CKE3は、高レベルまたは低レベルのいずれかにされる。（図９(a)）。SDRAM９ａ-９ｉは、クロックイネーブル信号CKE1、CKE2、CKE3の信号レベルによらず、クロック信号CLKを取り込む。したがって、SDRAM９ａ-９ｉは活性化状態になる。
また、データマスク信号DQM1、DQM2、DQM3は、高レベルまたは低レベルのいずれかにされる。（図９(b)）。この状態で、SDRAM９ａ-９ｉは、書き込み動作が可能な状態になる。
【００６４】
SDRAM９ａ-９ｉは、コマンド信号CMDにより書き込みコマンドを受け、供給されるアドレスADDに対応するメモリセル４４にデータを書き込んでいく（図９(c)）。すなわち、全てのSDRAM９ａ-９ｉにデータが書き込まれる。
次に、クロックイネーブル信号CKE1は高レベルにされ、クロックイネーブル信号CKE2、CKE3は低レベルにされる（図９(d)）。データマスク信号DQM1は低レベルにされ、データマスク信号DQM2、DQM3は高レベルにされる（図９(e)）。
【００６５】
SDRAM９ａ-９ｉは、コマンド信号CMDにより読み出しコマンドを受ける。この際、図８に示したように、クロックイネーブル信号CKE1が供給されているSDRAM９ａ-９ｃのデータ出力禁止回路５０は、内部コマンド信号RCMD1を内部コマンド信号RCMD2として伝達する。他のSDRAM９ｄ-９ｉの内部コマンド信号RCMD2は、低レベルにされている。このため、SDRAM９ａ-９ｃは、読み出し動作可能な状態になる。また、データマスク信号DQM1が供給されているSDRAM９ａ、９ｄ、９ｇの出力回路３０は、読み出しデータ信号DQOUTを出力可能な状態になる。この結果、データ信号DQの出力は、読み出し動作可能で、かつ読み出しデータ信号DQOUTを出力可能なSDRAM９ａのみから行われる。（図９(f)）。
【００６６】
次に、データマスク信号DQM2は低レベルにされ、データマスク信号DQM1、DQM3は高レベルにされ、SDRAM９ｂからデータ信号DQが出力される（図９(g)）。
同様にして、順次SDRAM９ｃ-９ｉの読み出し動作が行われる。
【００６７】
この実施形態の半導体記憶装置においても、上述した半導体記憶装置の第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、バーンイン基板４６上に搭載されたSDRAM９ａ-９ｉに、同時にデータの書き込み動作を行うことができる。したがって、バーンイン試験時のデータの書き込み時間を大幅に短縮することができる。
【００６８】
なお、上述した実施形態では、本発明をSDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をDDR-SDRAM等の他のDRAMあるいはSRAMに適用しても良い。また、本発明をEPROM等の半導体記憶装置に適用し、ROMデータの書き込み試験に適用してもよい。
以上の実施形態において説明した発明を整理して以下の項を開示する。
【００６９】
（１）請求項１記載の半導体記憶装置において、前記データ出力禁止回路５０は、メモリセル４４の活性化を禁止することを特徴とする半導体記憶装置。
この半導体記憶装置では、データ出力禁止回路５０により、メモリセル４４の活性化が禁止される。このため、取り込み制御信号CKEによる入力信号の取り込み禁止時に、データDQが出力されることが禁止される。
【００７０】
（２）請求項１記載の半導体記憶装置において、前記データ出力禁止回路５２は、メモリセル４４から読み出されたデータDQの外部への出力を禁止することを特徴とする半導体記憶装置。
この半導体記憶装置では、取り込み制御信号CKEによる入力信号の取り込み禁止時にも、メモリセル４４は読み出し動作を実行する。しかし、メモリセル４４から読み出されたデータDQの外部への出力は禁止される。
【００７１】
（３）請求項３記載の半導体記憶装置の試験方法において、
前記試験は、高温・高電圧で前記半導体記憶装置を動作させるバーンイン試験であることを特徴とする半導体記憶装置の試験方法。
【００７２】
この半導体記憶装置の試験方法をバーンイン試験に適用することで、バーンイン試験の試験時間が短縮され、試験コストが低減される。
【００７３】
【発明の効果】
本発明の半導体記憶装置では、外部からの取り込み制御信号の信号レベルによらず、複数の半導体記憶装置のメモリセル４４に同時にデータを書き込むことができる。したがって、試験モード時の書き込み動作時間を短縮することができる。
【００７４】
本発明の半導体記憶装置では、試験モード時の読み出し動作においては、読み出しデータの衝突を防止することができる。
【００７５】
本発明の半導体記憶装置の試験方法では、外部からの取り込み制御信号の信号レベルによらず、複数の半導体記憶装置のメモリセル４４に同時にデータを書き込むことができる。したがって、書き込み動作時間を短縮することができる。試験モード時の読み出し動作においては、読み出しデータの衝突を防止することができる。
【図面の簡単な説明】
【図１】  本発明の基本原理を示すブロック図である。
【図２】本発明の半導体記憶装置の第１の実施形態および半導体記憶装置の試験方法の第１の実施形態を示す全体構成図である。
【図３】図２のSDRAMのバーンイン試験を行うバーンイン基板を示す概要図である。
【図４】図２の半導体記憶装置におけるバーンイン試験時の各信号の状態を示すタイミング図である。
【図５】本発明の半導体記憶装置の第２の実施形態および半導体記憶装置の試験方法の第２の実施形態を示す全体構成図である。
【図６】図５の半導体記憶装置におけるバーンイン試験時の各信号の状態を示すタイミング図である。
【図７】本発明の半導体記憶装置の第３の実施形態および半導体記憶装置の試験方法の第３の実施形態を示す全体構成図である。
【図８】本発明の半導体記憶装置の第４の実施形態を示す全体構成図である。
【図９】図８の半導体記憶装置におけるバーンイン試験時の各信号の状態を示すタイミング図である。
【図１０】従来のバーンイン基板を示す概要図である。
【図１１】バーンイン試験時の各信号の状態を示すタイミング図である。
【符号の説明】
４、４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ、４ｇ、４ｈ、４ｉ  SDRAM
６、６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｉ  SDRAM
８、９、９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆ、９ｇ、９ｈ、９ｉ  SDRAM
１０ａ、１０ｂ  入力バッファ
１２  クロックイネーブルラッチ
１４  コマンドラッチ部
１６  列アドレスラッチ
１８  データラッチ
２０  データマスクラッチ
２２  試験回路
２４  マスク信号無効回路
２６  出力タイミングジェネレータ
２８  読み出しタイミングジェネレータ
３０  出力回路
３２  書き込みタイミングジェネレータ
３４  メモリコア部
３６  パッド
３８  列デコーダ
４０  リードアンプ
４２  ライトアンプ
４４  メモリセル
４６  バーンイン基板
４８  取り込み信号無効回路
５０  データ出力禁止回路
５２  データ出力禁止回路
ADD アドレス信号
CKE、CKE、1CKE2、CKE3  クロックイネーブル信号
CLK クロック信号
CMD コマンド信号
DQ  データ信号
DQIN  書き込みデータ信号
DQM、DQM1、DQM2、DQM3  データマスク信号
DQOUT 読み出しデータ信号
TEST  試験信号
【図１】
0004279404.tif 000002
【図２】
0004279404.tif 000003
【図３】
0004279404.tif 000004
【図４】
0004279404.tif 000005
【図５】
0004279404.tif 000006
【図６】
0004279404.tif 000007
【図７】
0004279404.tif 000008
【図８】
0004279404.tif 000009
【図９】
0004279404.tif 000010
【図１０】
0004279404.tif 000011
【図１１】
0004279404.tif 000012