(57)【特許請求の範囲】
【請求項１】
半導体基板に配置された第１活性領域と、
前記第１活性領域に隣接するように配置され、前記第１活性領域の長手方向とその長手方向が並行に延びた駆動トランジスタ活性領域と、
前記駆動トランジスタ活性領域の前記長手方向の両端部からそれぞれ前記第１活性領域の反対方向に向けて延長された第１及び第２伝送トランジスタ活性領域とで構成された第２活性領域と、
前記第１活性領域及び前記駆動トランジスタ活性領域の上部を横切る第１ゲート電極と、前記第１活性領域及び前記駆動トランジスタ活性領域の上部を横切り、前記第１ゲート電極と並行した第２ゲート電極と、
前記第１及び第２伝送トランジスタ活性領域の上部を横切り、前記第１及び第２ゲート電極と垂直な一直線のワードラインと、
前記ワードライン及び前記第１伝送トランジスタ活性領域の間に介され、前記ワードラインの下部面と直接接触する第３ゲート電極と、前記ワードライン及び前記第２伝送トランジスタ活性領域の間に介され、前記ワードラインの下部面と直接接触する第４ゲート電極を含み、前記第３及び第４ゲート電極は、互いに分離されることを特徴とするフルＣＭＯＳ ＳＲＡＭセル。
【請求項２】
前記第１ゲート電極に隣接した第１活性領域の一端を前記第１及び第３ゲート電極の間の第２活性領域に電気的に接続させる、前記第１ゲート電極と並行に配置された第１ノードラインと、前記第２ゲート電極に隣接した第１活性領域の他の端を前記第２及び第４ゲート電極の間の第２活性領域に電気的に接続させる、前記第２ゲート電極と並行に配置された第２ノードラインと、前記第１ノードラインを前記第２ゲート電極に電気的に接続させる、前記第１ノードライン及び前記第２ゲート電極の上部を横切る第１局部配線と、前記第２ノードラインを前記第１ゲート電極に電気的に接続させる、前記第２ノードライン及び前記第１ゲート電極の上部を横切る第２局部配線をさらに含むことを特徴とする請求項１に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項３】
前記第１及び第２ノードラインは、前記第１及び第２活性領域の間の素子分離膜の上部面と接触することを特徴とする請求項２に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項４】
前記第１局部配線の一端は、前記第１ノードラインの所定の領域を露出させる第１ノードコンタクトホールを通じて前記第１ノードラインと電気的に接続され、前記第１局部配線の他の端は、前記第２ゲート電極の所定の領域を露出させる第２ノードコンタクトホールを通じて前記第２ゲート電極と電気的に接続されることを特徴とする請求項２に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項５】
前記第１及び第２ノードコンタクトホールは、各々第１ノードコンタクトプラグ及び第２ノードコンタクトプラグで満たされることを特徴とする請求項４に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項６】
前記第２ノードコンタクトホールの一部分は、前記第２活性領域と重畳されるように配置されることを特徴とする請求項４に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項７】
前記第２局部配線の一端は、前記第２ノードラインの所定の領域を露出させる第３ノードコンタクトホールを通じて前記第２ノードラインと電気的に接続され、前記第２局部配線の他の端は、前記第１ゲート電極の所定の領域を露出させる第４ノードコンタクトホールを通じて前記第１ゲート電極と電気的に接続されることを特徴とする請求項２に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項８】
前記第３及び第４ノードコンタクトホールは、各々第３ノードコンタクトプラグ及び第４ノードコンタクトプラグで満たされることを特徴とする請求項７に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項９】
前記第４ノードコンタクトホールの一部分は、前記第１活性領域と重畳されるように配置されることを特徴とする請求項７に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項１０】
前記第１及び第２ゲート電極の間の前記第１活性領域は、隣り合うセルに向けて延長されることを特徴とする請求項１に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項１１】
前記第１活性領域の延長部を露出させる電源線コンタクトホールをさらに含み、前記電源線コンタクトホールは、互いに隣り合う二つのセルにより共有されることを特徴とする請求項１０に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項１２】
前記第２活性領域は、前記第１及び第２ゲート電極の間の前記第２活性領域から前記第１活性領域の反対方向に向けて延長された接地ソース領域をさらに含み、前記第３及び第４ゲート電極は、前記接地ソース領域の両横に位置することを特徴とする請求項１に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項１３】
前記第１伝送トランジスタ活性領域の一部分を露出させる、互いに隣り合う二つのセルにより共有される第１ビットラインパッドコンタクトホールと、前記第２伝送トランジスタ活性領域の一部分を露出させる、互いに隣り合う二つのセルにより共有される第２ビットラインパッドコンタクトホールをさらに含むことを特徴とする請求項１に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項１４】
前記接地ソース領域の一部分を露出させる接地ラインコンタクトホールをさらに含み、前記接地ラインコンタクトホールは、互いに隣り合う二つのセルにより共有されることを特徴とする請求項１２に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項１５】
半導体基板に配置された第１活性領域と、
前記第１活性領域と隣接するように配置され、前記第１活性領域の長手方向とその長手方向がと並行に延びた駆動トランジスタ活性領域、前記駆動トランジスタ活性領域の長手方向の中心部から前記第１活性領域の反対方向に向けて延長された接地ソース領域、ならびに前記駆動トランジスタ活性領域の前記長手方向の両端部からそれぞれ前記第１活性領域の反対方向に向けて延長された第１及び第２伝送トランジスタ活性領域で構成された第２活性領域と、
前記接地ソース領域の一部分を露出させ、互いに隣り合う二つのセルにより共有される接地ラインコンタクトホールと、
前記第１及び第２伝送トランジスタ活性領域の上部を横切る接地ラインを含み、
前記接地ラインの所定の領域は、延長されて前記接地ラインコンタクトホールを覆い、前記接地ラインの延長部は、隣り合うセルの他の接地ラインに接続され、前記接地ラインコンタクトホールを通じて前記接地ソース領域と電気的に接続され、
前記第１活性領域及び前記駆動トランジスタ活性領域の上部を横切り、前記接地ソース領域の両横に各々配置された第１及び第２ゲート電極と、前記第１伝送トランジスタ活性領域の上部を横切り、前記接地ラインの下部に配置された第３ゲート電極と、前記第２伝送トランジスタ活性領域の上部を横切り、前記接地ラインの下部に配置され、前記第３ゲート電極と隔離された第４ゲート電極と、前記第１及び第２伝送トランジスタ活性領域の上部を横切る一直線のワードラインをさらに含み、前記ワードラインは、前記第３及び第４ゲート電極の上部面と直接接触し、前記接地ラインの下部に配置されることを特徴とするフルＣＭＯＳ ＳＲＡＭセル。
【請求項１６】
前記第１ゲート電極と隣接した前記第１活性領域の一端を前記第１及び第３ゲート電極の間の前記第２活性領域と電気的に接続させ、前記第１ゲート電極と並行した第１ノードラインと、前記第２ゲート電極と隣接した前記第１活性領域の他の端を前記第２及び第４ゲート電極の間の前記第２活性領域と電気的に接続させ、前記第２ゲート電極と並行した第２ノードラインと、前記第１ノードラインを前記第２ゲート電極と電気的に接続させ、前記第１ノードライン及び前記第２ゲート電極の上部を横切る第１局部配線と、前記第２ノードラインを前記第１ゲート電極と電気的に接続させ、前記第２ノードライン及び前記第１ゲート電極の上部を横切る第２局部配線とをさらに含むことを特徴とする請求項１５に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項１７】
前記第１局部配線の一端は、前記第１ノードラインの所定の領域を露出させる第１ノードコンタクトホールを通じて前記第１ノードラインと電気的に接続され、前記第１局部配線の他の端は、前記第２ゲート電極の所定の領域を露出させる第２ノードコンタクトホールを通じて前記第２ゲート電極と電気的に接続されることを特徴とする請求項１６に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項１８】
前記第１ノードコンタクトホールを満たす第１ノードコンタクトプラグと前記第２ノードコンタクトホールを満たす第２ノードコンタクトプラグとをさらに含むことを特徴とする請求項１７に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項１９】
前記第２ノードコンタクトホールの一部分は、前記第２活性領域と重畳されるように配置されることを特徴とする請求項１７に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項２０】
前記第２局部配線の一端は、前記第２ノードラインの所定の領域を露出させる第３ノードコンタクトホールを通じて前記第２ノードラインと電気的に接続され、前記第２局部配線の他の端は、前記第１ゲート電極の所定の領域を露出させる第４ノードコンタクトホールを通じて前記第１ゲート電極と電気的に接続されることを特徴とする請求項１６に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項２１】
前記第３ノードコンタクトホールを満たす第３ノードコンタクトプラグ及び前記第４ノードコンタクトホールを満たす第４ノードコンタクトプラグをさらに含むことを特徴とする請求項２０に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項２２】
前記第４ノードコンタクトホールの一部分は、前記第１活性領域と重畳されるように配置されることを特徴とする請求項２０に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項２３】
前記第１及び第２ゲート電極の間の前記第１活性領域は、隣り合うセルに向けて延長されることを特徴とする請求項１５に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項２４】
前記第１活性領域の延長部を露出させる電源線コンタクトホールをさらに含み、前記電源線コンタクトホールは、互いに隣り合う二つのセルにより共有されることを特徴とする請求項２３に記載のフルＣＭＯＳ ＳＲＡＭセル。
【請求項２５】
前記第１伝送トランジスタ活性領域の一部分を露出させる第１ビットラインパッドコンタクトホールと、前記第２伝送トランジスタ活性領域の一部分を露出させる第２ビットラインパッドコンタクトホールをさらに含むことを特徴とする請求項１５に記載のフルＣＭＯＳ ＳＲＡＭセル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子に関するものであり、特に、フルＣＭＯＳ ＳＲＡＭセルに関するものである。
【０００２】
【従来の技術】
半導体記憶素子のうち、ＳＲＡＭは、ＤＲＡＭに比べて電力消耗が低く、動作速度が速い長所を有する。したがって、ＳＲＡＭは、コンピュータのキャッシュメモリ素子または携帯用電子製品に広く使われている。
【０００３】
ＳＲＡＭのメモリセルは、大きく二つに分かれる。その一つは、高抵抗を負荷素子として採択する高抵抗セル（high load resistor cell）であり、他の一つは、ＰＭＯＳトランジスタを負荷素子として採択するＣＭＯＳセルである。
【０００４】
ＣＭＯＳセルは、さらに二つに分かれる。その一つは、薄膜トランジスタを負荷素子として採択する薄膜トランジスタセルであり、他の一つは、バルクトランジスタを負荷素子として採択するフルＣＭＯＳセルである。
【０００５】
図１は、一般的なＣＭＯＳ ＳＲＡＭセルの等価回路図である。
【０００６】
図１を参照すると、ＣＭＯＳ ＳＲＡＭセルは、一対の駆動トランジスタ（a pair of driver transistors）ＴＤ１、ＴＤ２、一対の伝送トランジスタ（a pair of transfer transistors）ＴＡ１、ＴＡ２、及び一対の負荷トランジスタ（a pair of load transistors）ＴＬ１、ＴＬ２、で構成される。ここで、前記一対の駆動トランジスタＴＤ１、ＴＤ２及び一対の伝送トランジスタＴＡ１、ＴＡ２は、すべてＮＭＯＳトランジスタである一方、前記一対の負荷トランジスタＴＬ１、ＴＬ２は、すべてＰＭＯＳトランジスタである。
【０００７】
前記第１駆動トランジスタＴＤ１と第１伝送トランジスタＴＡ１は、互いに直列接続される。前記第１駆動トランジスタＴＤ１のソース領域は、接地ライン（ground line：Ｖｓｓ）と接続され、前記第１伝送トランジスタＴＡ１のドレイン領域は、第１ビットラインＢＬと接続される。これと同じように、前記第２駆動トランジスタＴＤ２と第２伝送トランジスタＴＡ２も互いに直列接続される。そして、前記第２駆動トランジスタＴＤ２のソース領域は、前記接地ラインＶｓｓと接続され、前記第２伝送トランジスタＴＡ２のドレイン領域は、第２ビットライン／ＢＬと接続される。
【０００８】
一方、前記第１負荷トランジスタＴＬ１のソース領域及びドレイン領域は、各々電源線（power line：Ｖｃｃ）及び前記第１駆動トランジスタＴＤ１のドレイン領域と接続される。これと同じように、前記第２負荷トランジスタＴＬ２のソース領域及びドレイン領域は、各々電源線Ｖｃｃ及び第２駆動トランジスタＴＤ２のドレイン領域と接続される。前記第１負荷トランジスタＴＬ１のドレイン領域、前記第１駆動トランジスタＴＤ１のドレイン領域及び前記第１伝送トランジスタＴＡ１のソース領域は、第１ノードＮ１に該当する。また、前記第２負荷トランジスタＴＬ２のドレイン領域、前記第２駆動トランジスタＴＤ２のドレイン領域及び前記第２伝送トランジスタＴＡ２のソース領域は、第２ノードＮ２に該当する。前記第１駆動トランジスタＴＤ１のゲート電極及び第１負荷トランジスタＴＬ１のゲート電極は、前記第２ノードＮ２と接続され、前記第２駆動トランジスタＴＤ２のゲート電極及び第２負荷トランジスタＴＬ２のゲート電極は、前記第１ノードＮ１と接続される。また、前記第１及び第２伝送トランジスタＴＡ１、ＴＡ２のゲート電極は、ワードラインＷＬと接続される。
【０００９】
上述のＣＭＯＳ ＳＲＡＭセルは、負荷抵抗セル（load resistor cell）に比べて少ない待機電流を示すと共に大きいノイズマージン（large noise margin）を示す。したがって、ＣＭＯＳ ＳＲＡＭセルは、低い電源電圧が要求される高性能ＳＲＡＭに広く使用される。
【００１０】
図１に示したＣＭＯＳ ＳＲＡＭセルの等価回路図は、様々な形態で半導体基板に実現することができる。特に、フルＣＭＯＳ ＳＲＡＭセルは、負荷抵抗セルまたは薄膜トランジスタセルに比べてより大きな面積を占める短所を有する。そのため、フルＣＭＯＳ ＳＲＡＭセルを採択するＳＲＡＭ素子の集積度を増加させるために、縮小可能なフルＣＭＯＳ ＳＲＡＭセルを設計することが常に要求される。また、ＳＲＡＭセルの接地ラインの電気的な抵抗が高ければ、ＳＲＡＭセルのノイズマージンが減少し、低電圧動作特性も不安定となる。したがって、ＳＲＡＭセルを縮小させるに際には、接地ラインの抵抗を減少させることが要求される。
【００１１】
【発明が解決しようとする課題】
本発明の課題は、低い電源電圧に適するフルＣＭＯＳ ＳＲＡＭセルを提供することにある。
【００１２】
本発明の他の課題は、高集積ＳＲＡＭ素子に適するフルＣＭＯＳ ＳＲＡＭセルを提供することにある。
【００１３】
【課題を解決するための手段】
上述の課題を解決するために本発明は、フルＣＭＯＳ ＳＲＡＭセルを提供する。本発明の一特徴は、クロスカップルされた（cross‐coupled）二つのインバーターで構成されるラッチ回路を実現するために、二つの導電層で形成された配線を使用してコンパクトなセルを実現することにある。また、本発明の他の特徴は、互いに隣り合うセルが共有するコンタクトホールの個数を増加させてコンパクトなセルを実現させることにある。これに加えて、本発明の、または他の特徴は、互いに隔離された一対の伝送ゲート電極の上部面と直接接触する一直線のワードラインを配置してワードライン及び伝送ゲート電極の間のコンタクト抵抗を減少させることにある。さらに、本発明のさらに他の特徴は、互いに隣り合う二つのセル上に配置された二つの接地ラインを互いに接続させて各セルに印加される実質的な接地電位を低めることにある。
【００１４】
本発明の一態様によると、半導体基板に第１及び２活性領域が配置される。前記第１及び第２活性領域の上部をこれら第１及び第２活性領域の間を跨ぐように横切り、一対のゲート電極、すなわち、第１及び第２ゲート電極が配置される。前記第１及び第２ゲート電極は、互いに並行に配置される。これによって、前記第１活性領域に一対の負荷トランジスタが形成され、前記第２活性領域に一対の駆動トランジスタが形成される。結果的に、前記第１及び第２ゲート電極の間の前記第１活性領域は、電源電圧が印加される共通ソース領域に該当する。また、前記第１ゲート電極と隣接して前記電源ソース領域の反対側に位置した前記第１活性領域は、第１負荷トランジスタのドレイン領域に該当し、前記第２ゲート電極と隣接して前記電源ソース領域の反対側に位置した前記第１活性領域は、第２負荷トランジスタのドレイン領域に該当する。これと同じように、前記第１及び第２ゲート電極の間の前記第２活性領域は、接地される共通ソース領域に該当する。また、前記第１ゲート電極と隣接して前記接地ソース領域の反対側に位置した前記第２活性領域は、第１駆動トランジスタのドレイン領域に該当し、前記第２ゲート電極と隣接して前記接地ソース領域の反対側に位置した前記第２活性領域は、第２駆動トランジスタのドレイン領域に該当する。
【００１５】
前記第１負荷トランジスタのドレイン領域は、第１ノードラインを通じて前記第１駆動トランジスタのドレイン領域と電気的に接続される。これによって、前記第１負荷トランジスタ及び前記第１駆動トランジスタは、直列接続されて第１インバーターを構成する。前記第１ノードラインは、前記第１ゲート電極と並行に配置される。前記第１ノードラインは、前記第１及び第２活性領域の間の素子分離膜の上部面と接触されるように配置されることが望ましい。前記第２負荷トランジスタのドレイン領域は、第２ノードラインを通じて前記第２駆動トランジスタのドレイン領域と電気的に接続される。これによって、前記第２負荷トランジスタ及び前記第２駆動トランジスタは、直列接続されて第２インバーターを構成する。前記第２ノードラインは、前記第２ゲート電極と並行に配置される。前記第２ノードラインは、前記第１及び第２活性領域の間の素子分離膜の上部面と接触されるように配置されることが望ましい。
【００１６】
前記第１ノードライン及び前記第２ゲート電極の上部をこれらの間を面方向に横切るように第１局部配線が配置される。前記第１局部配線の一端は、前記第１ノードラインの所定の領域を露出させる第１ノードコンタクトホールを通じて前記第１ノードラインと電気的に接続され、前記第１局部配線の他の端は、前記第２ゲート電極の所定の領域を露出させる第２ノードコンタクトホールを通じて前記第２ゲート電極と電気的に接続される。また、前記第２ノードライン及び前記第１ゲート電極の上部をこれらの間を面方向に横切るように第２局部配線が配置される。前記第２局部配線の一端は、前記第２ノードラインの所定の領域を露出させる第３ノードコンタクトホールを通じて前記第２ノードラインと電気的に接続され、前記第２局部配線の他の端は、前記第１ゲート電極の所定の領域を露出させる第４ノードコンタクトホールを通じて前記第１ゲート電極と電気的に接続される。これによって、前記第１及び第２インバーターがクロスカップルされて一つのラッチ回路を構成する。
【００１７】
前記第１及び第２ノードコンタクトホールは、前記第２活性領域と重畳するように配置することができる。また、前記第３及び第４ノードコンタクトホールは、前記第１活性領域と重畳するように配置することができる。
【００１８】
本発明の他の態様によると、半導体基板に第１及び第２活性領域が配置される。前記第１及び第２活性領域の上部をこれらの間を面方向に横切るように第１及び第２ゲート電極が配置される。前記第１及び第２ゲート電極は、互いに並行に配置される。前記第２活性領域は、前記第１活性領域と並行した駆動トランジスタ活性領域と、前記駆動トランジスタ活性領域の両端からそれぞれ前記第１活性領域から離れる方向へ延長されて前記第１活性領域の反対側の、前記第１活性領域から離れた側に位置する第１及び第２伝送トランジスタ活性領域とを含む。
【００１９】
前記第１及び第２伝送トランジスタ活性領域の上部を横切るように一直線のワードラインが配置される。前記ワードラインは、前記第１及び第２ゲート電極と垂直な方向に配置される。前記ワードライン及び前記第１伝送トランジスタ活性領域の、積層方向の間に第３ゲート電極が介される（挟まれる）。前記第３ゲート電極の上部面は、前記ワードラインと直接接触される。これと同じように、前記ワードライン及び前記第２伝送トランジスタ活性領域の間に第４ゲート電極が介される。前記第４ゲート電極の上部面は、前記ワードラインと直接接触される。前記第３ゲート電極及び前記第４ゲート電極は、一つのセル内で互いに分離され、前記ワードラインを通じて互いに電気的に接続される。
【００２０】
本発明のさらに他の態様によると、半導体基板に第１及び第２活性領域が配置される。前記第２活性領域は、前記第１活性領域と並行した駆動トランジスタ活性領域と、前記駆動トランジスタ活性領域の中心部から前記第１活性領域から離れる方向に延長されて前記第１活性領域の反対側の、前記第１活性領域から離れた側に位置する接地ソース領域と、この接地ソース領域と同じように前記駆動トランジスタ活性領域の両端から前記第１活性領域から離れる方向に延長されて前記第１活性領域の反対側に位置する第１及び第２伝送トランジスタ活性領域とを含む。前記第１及び第２伝送トランジスタ活性領域の上部をこれらの間を横切るように接地ラインが配置される。また、前記接地ラインの所定の領域は、隣り合うセルに向けて延長される。したがって、互いに隣り合う二つのセル上に配置された二つの並行した接地ラインは、互いに電気的に接続される。前記接地ラインの延長部は、前記接地ソース領域の所定の領域を露出させる接地ラインコンタクトホールを通じて前記接地ソース領域と電気的に接続される。
【００２１】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明は、ここで説明する実施形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介する実施形態は、開示した内容を完璧で完全にすることができるように、そして当業者に本発明の思想が十分に伝えられるようにするために提供されるものである。図面において、層及び領域の厚さは、見易くするために誇張されたものである。また、層が他の層、または基板の「上」ないし「上部」にあると言う場合には、それは、層が他の層、または基板上に直接形成されることが可能、またはこれらの間に第３の層を介させることも可能であるという意味である。明細書の全体にわたって同一の参照番号で表示された部分は、同一の構成要素を示す。
【００２２】
図２乃至図６は、本発明によるフルＣＭＯＳ ＳＲＡＭセルを説明するための平面図である。ここで、各図面は四つの単位セルを示す。ｙ軸に沿って互いに隣り合う二つの単位セルは、ｘ軸に対して対称になるように配列される。ｙ軸に沿って互いに隣り合う前記一対の単位セルはｘ軸及びｙ軸に沿って２次元的に配列されてセルアレイ領域を構成する。一方、ｘ軸に沿って互いに隣り合う二つの単位セルはｙ軸に対して対称になることもできる。このように、図２乃至図６は、ｘ軸方向、ｙ軸方向に繰り返し現れる複数のセルのうち、四つのセルのみ切り出して示している。なお、本明細書中、隣り合うセルとは、セルが繰り返される方向（本実施形態においてはｘ軸方向とｙ軸方向）に隣り合うセルのことを言い、互いに境界を挟んで対称なセル同士のことを言う。
【００２３】
図２を参照すると、半導体基板に互いに離隔された第１及び第２活性領域３５Ａ、３５Ｂが配置される。前記第１活性領域３５Ａは、ｘ軸と並行に配置され、前記第２活性領域３５Ｂは、前記第１活性領域３５Ａに対向して並行に配置される。前記第１及び第２活性領域３５Ａ、３５Ｂの上部をこれら前記第１及び第２活性領域３５Ａ、３５Ｂの間を跨いで横切るように第１ゲート電極３９Ａが配置される。また、前記第１及び第２活性領域３５Ａ、３５Ｂの上部をこれら前記第１及び第２活性領域３５Ａ、３５Ｂの間を跨いで横切るように第２ゲート電極３９Ｂが配置される。前記第１及び第２ゲート電極３９Ａ、３９Ｂは、互いに並行に配置される。こうして、前記第１活性領域３５Ａに第１及び第２負荷トランジスタ（図１のＴＬ１及びＴＬ２）が実現される。これと同じように、前記第２活性領３５Ｂに第１及び第２駆動トランジスタ（図１のＴＤ１及びＴＤ２）が実現される。前記第１及び第２ゲート電極３９Ａ、３９Ｂの間にある前記第１活性領域３５Ａの部分、すなわち第１活性領域の中心部は、これらの第１及び第２ゲート電極３９Ａ、３９Ｂ、第１活性領域３５Ａに対してｘ軸に対称な第１及び第２ゲート電極ならびに第１活性領域を有する隣り合うセルに向けて当該隣のセルの第１活性領域まで延長される延長部を含み、前記第１及び第２負荷トランジスタＴＬ１、ＴＬ２の共通ソース領域の役割を果たす。前記共通ソース領域には、電源電圧が印加される。
【００２４】
前記第２活性領域３５Ｂは、前記１及び第２ゲート電極３９Ａ、３８Ｂを横切るように前記第１活性領域３５Ａと並行した駆動トランジスタ活性領域と、前記第１及び第２ゲート電極３９Ａ、３９Ｂの間にある前記駆動トランジスタ活性領域の部分、すなわち前記駆動トランジスタ活性領域の中心部から、前記第１活性領域３５Ａから離れる方向に延長された接地ソース領域（第３延長部）とを含む。これに加えて、前記第２活性領域３５Ｂは、前記駆動トランジスタ活性領域の両端から、前記第１活性領域３５Ａから離れる方向に延長された第１及び第２伝送トランジスタ活性領域（第１延長部及び第２延長部）を含む。前記接地ソース領域、第１伝送トランジスタ活性領域及び第２伝送トランジスタ活性領域は、前記第１活性領域３５Ａの反対側に位置する隣りのセルの接地ソース領域、第１伝送トランジスタ活性領域及び第２伝送トランジスタ活性領域とそれぞれ接するように延長される。前記接地ソース領域は、前記第１及び第２駆動トランジスタＴＤ１、ＴＤ２の共通ソース領域に該当する。
【００２５】
前記第２活性領域３５Ｂの第１領域、すなわち、前記第１伝送トランジスタ活性領域の所定の領域を横切って第３ゲート電極３９Ｃ´が配置される。また、前記第２活性領域の第２領域、すなわち、前記第２伝送トランジスタ活性領域の所定の領域を横切って第４ゲート電極３９Ｃ"が配置される。結果的に、前記第１伝送トランジスタ活性領域に第１伝送トランジスタ（図１のＴＡ１）が実現され、前記第２伝送トランジスタ活性領域に第２伝送トランジスタ（図１のＴＡ２）が実現される。前記第３及び第４ゲート電極３９Ｃ´、３９Ｃ"は、ｘ軸と並行するように配置される。前記接地ソース領域は、離間された前記第３及び第４ゲート電極３９Ｃ´、３９Ｃ"の間を通過するように配置されることが望ましい。
【００２６】
前記第１及び第２負荷トランジスタＴＬ１、ＴＬ２は、ＰＭＯＳトランジスタであり、前記第１及び第２駆動トランジスタＴＤ１、ＴＤ２及び前記第１及び第２伝送トランジスタＴＡ１、ＴＡ２は、ＮＭＯＳトランジスタであることが望ましい。また、前記第１乃至第４ゲート電極３９Ａ、３９Ｂ、３９Ｃ´、３９Ｃ"は、第１導電膜から形成する。
【００２７】
図３を参照すると、前記第２ゲート電極３９Ｂと反対側の位置における前記第１ゲート電極３９Ａと隣接した前記第１活性領域３５Ａの一端は、第１ノードライン５８Ｎ´を通じて前記第１及び第３ゲート電極３９Ａ、３９Ｃ´の間の前記第２活性領域３５Ｂの部分と電気的に接続される。これによって、前記第１負荷トランジスタＴＬ１及び前記第１駆動トランジスタＴＤ１が直列接続されて第１インバーターを構成する。前記第１ノードライン５８Ｎ´は、前記第１ゲート電極３９Ａと並行に配置される。また、前記第１ノードライン５８Ｎ´は、前記第１及び第２活性領域３５Ａ、３５Ｂの間の素子分離膜（図示せず）の上部面と直接接触することが望ましい。これと同じように、前記第１ゲート電極３９Ａと反対側の位置における前記第２ゲート電極３９Ｂと隣接した前記第１活性領域３５Ａの他の端は、第２ノードライン５８Ｎ"を通じて前記第２及び第４ゲート電極３９Ｂ、３９Ｃ"の間の前記第２活性領域３５Ｂの部分と電気的に接続される。これによって、前記第２負荷トランジスタＴＬ２及び前記第２駆動トランジスタＴＤ２が直列接続されて第２インバーターを構成する。前記第２ノードライン５８Ｎ"は、前記第２ゲート電極３９Ｂと並行に配置される。また、前記第２ノードライン５８Ｎ"は、前記第１及び第２活性領域３５Ａ、３５Ｂの間の素子分離膜の上部面と直接接触することが望ましい。
【００２８】
さらに、前記第３及び第４ゲート電極３９Ｃ´、３９Ｃ"上に一直線のワードライン５８Ｗが配置される。前記ワードライン５８Ｗは、ｘ軸と並行し、前記第３及び第４ゲート電極３９Ｃ´、３９Ｃ"の上部面と直接接触する。したがって、前記第３及び第４ゲート電極３９Ｃ´、３９Ｃ"は、前記ワードライン５８Ｗを通じて互いに電気的に接続される。前記第１及び第２ノードライン５８Ｎ´、５８Ｎ"と前記ワードライン５８Ｗは、第２導電膜から形成される。結果的に、前記ワードライン５８Ｗ及び前記第３ゲート電極３９Ｃ´の間のコンタクト抵抗はもちろん前記ワードライン５８Ｗ及び前記第４ゲート電極３９Ｃ"の間のコンタクト抵抗が著しく低減されるので、読み出しモードまたは書き込みモードで早いアクセス時間を得ることができる。
【００２９】
図４を参照すると、前記第１ノードライン５８Ｎ´の所定の領域は、第１ノードコンタクトホール６３ＮＡにより露出され、前記第２ゲート電極３９Ｂの所定の領域は、第２ノードコンタクトホール６３ＮＢにより露出される。また、前記第２ノードライン５８Ｎ″の所定の領域は、第３ノードコンタクトホール６３ＮＣにより露出され、前記第１ゲート電極３９Ａの所定の領域は、第４ノードコンタクトホール６３ＮＤにより露出される。前記第１及び第２ノードコンタクトホール６３ＮＡ、６３ＮＢのうち少なくとも前記第２ノードコンタクトホール６３ＮＢは、図４に示したように、前記第２活性領域３５Ｂと重畳されるように配置することができる。これと同じように、前記第３及び第４ノードコンタクトホール６３ＮＣ、６３ＮＤのうち少なくとも前記第４ノードコンタクトホール６３ＮＤは、前記第１活性領域３５Ａと重畳されるように配置することができる。
【００３０】
続いて、前記第１活性領域３５Ａの延長部は、電源線コンタクトホール６３Ｃにより露出される。第１活性領域３５Ａの延長部は、隣のセルの第１活性領域の延長部に接続されており、したがって、前記電源線コンタクトホール６３Ｃは、互いに隣り合う二つのセルにより共有される。また、隣り合うセル同士の境界に位置する前記接地ソース領域の最後の端は、接地ラインコンタクトホール６３Ｓにより露出される。接地ソース領域は、隣のセルの接地ソース領域に接続されており、したがって、前記接地ラインコンタクトホール６３Ｓも互いに隣り合う二つのセルにより共有される。これに加えて、隣り合うセル同士の境界に位置する前記第１及び第２伝送トランジスタ活性領域の最後の端は、各々第１及び第２ビットラインパッドコンタクトホール６３Ｂ´、６３Ｂ″により露出される。前記第１及び第２伝送トランジスタ活性領域の最後の端は、隣のセルの第１及び第２伝送トランジスタ活性領域にそれぞれ接続されており、したがって、前記第１及び第２ビットラインパッドコンタクトホール６３Ｂ´、６３Ｂ″も互いに隣り合う二つのセルにより共有される。
【００３１】
前記第１乃至第４ノードコンタクトホール６３ＮＡ、６３ＮＢ、６３ＮＣ、６３ＮＤ、前記電源線コンタクトホール６３Ｃ、前記接地ラインコンタクトホール６３Ｓ、及び前記第１及び第２ビットラインパッドコンタクトホール６３Ｂ´、６３Ｂ″は、コンタクトプラグにより満たすことができる。
【００３２】
上述のように本発明によるフルＣＭＯＳ ＳＲＡＭセルは、８個のコンタクトホールを含む。これら８個のコンタクトホールのうちの４個のコンタクトホールは、互いに隣り合う二つのセルにより共有される。したがって、コンパクトなセルを実現することが可能である。
【００３３】
図５を参照すると、前記第１及び第２ノードコンタクトホール６３ＮＡ、６３ＮＢは、第１局部配線７３I´により覆われる。前記第１局部配線７３I´は、前記ワードライン５８Ｗと並行に配置され、前記第１ノードライン５８Ｎ´及び前記第２ゲート電極３９Ｂを横切る。したがって、前記第１ノードライン５８Ｎ´は、前記第１局部配線７３I´を通じて前記第２ゲート電極３９Ｂと電気的に接続される。なお、第１局部配線７３I´と第１ゲート電極３９Ａとの間には絶縁層が介されており、これらの間に電気的な接触はない。これと同じように、前記第３及び第４ノードコンタクトホール６３ＮＣ、６３ＮＤは、第２局部配線７３I″により覆われる。前記第２局部配線７３I″は、前記ワードライン５８Ｗと並行に配置され、前記第２ノードライン５８Ｎ″及び前記第１ゲート電極３９Ａを横切る。したがって、前記第２ノードライン５８Ｎ″は、前記第２局部配線７３I″を通じて前記第１ゲート電極３９Ａと電気的に接続される。なお、第２局部配線７３I″と第２ゲート電極３９Ｂとの間には絶縁層が介されており、これらの間に電気的な接触はない。結果的に、前記第１及び第２インバーターは、前記第１及び第２局部配線７３I´、７３I″によりクロスカップルされてラッチ回路を実現する。ここで、前記第１及び第２局部配線７３I´、７３I″は、前記第１及び第２ノードライン５８Ｎ´、５８Ｎ″と異なる導電膜から形成されてるので、セル面積を減少させることができる。
【００３４】
これに加えて、前記電源線コンタクトホール６３Ｃは、前記ワードラインと並行に配置される電源線７３Ｃにより覆われる。前記電源線７３Ｃは、互いに隣り合う二つのセルにより共有される。また、前記ワードライン５８Ｗの上部に接地ライン７３Ｓが配置される。前記接地ライン７３Ｓは、前記ワードライン５８Ｗと並行に配置される。前記接地ライン７３Ｓの所定の領域は、隣り合うセルに形成された接地ラインに向けて自身に垂直な方向に延長されて前記接地ラインコンタクトホール６３Ｓを覆う。したがって、互いに隣り合う二つのセル上に配置された二つの接地ライン７３Ｓは、互いに電気的に接続され、前記接地ラインコンタクトホール６３Ｓを通じて前記接地ソース領域と電気的に接続される。結果的に、互いに隣り合う二つのセルは、接地ライン７３Ｓを共有する。すなわち、各セルは、二つの接地ライン７３Ｓと電気的に接続される。これによって、各セルと接続された接地ライン抵抗が著しく低減されて低電圧特性のようなセル特性を安定化させる。
【００３５】
前記第１及び第２局部配線７３I´、７３I″、前記電源線７３Ｃ及び前記接地ライン７３Ｓは、第３導電膜から形成される。
【００３６】
図６を参照すると、前記第１及び第２ビットラインパッドコンタクトホール６３Ｂ´、６３Ｂ″上に各々第１及び第２ビットラインコンタクトホール７９Ｂ´、７９Ｂ″が位置する。前記第１及び第２ビットラインコンタクトホール７９Ｂ´、７９Ｂ″は、各々第１及び第２ビットラインコンタクトプラグにより満たされる。
【００３７】
続いて、第１及び第２ビットライン８３Ｂ´、８３Ｂ″がそれぞれ前記電源線７３Ｃ及び前記接地ライン７３Ｓの上部を直角に横切るように一直線に配置される。前記第１ビットライン８３Ｂ´は、前記第１ビットラインコンタクトホール７９Ｂ´を覆い、前記第２ビットライン８３Ｂ″は、前記第２ビットラインコンタクトホール７９Ｂ″を覆う。したがって、前記第１ビットライン８３Ｂ´は、前記第１ビットラインコンタクトホール７９Ｂ´及び第１ビットラインパッドコンタクトホール６３Ｂ´を通じて前記第１伝送トランジスタ活性領域の最後の端に位置する隣り合うセルとの境界の部分、すなわち、前記第１伝送トランジスタＴＡ１のドレイン領域と電気的に接続される。これと同じように、前記第２ビットライン８３Ｂ″は、前記第２ビットラインコンタクトホール７９Ｂ″及び第２ビットラインパッドコンタクトホール６３Ｂ″を通じて前記第２伝送トランジスタ活性領域の最後の端に位置する隣り合うセルとの境界の部分、すなわち前記第２伝送トランジスタＴＡ２のドレイン領域と電気的に接続される。
【００３８】
以下、本発明によるフルＣＭＯＳ ＳＲＡＭセルの製造方法を説明する。
【００３９】
図２、図７ａ、図７ｂ及び図７ｃを参照すると、半導体基板３１に互いに隣接するＰウェル３２Ｐ及びＮウェル３２Ｎを形成する。前記結果物の所定の領域に素子分離膜３３を形成して第１及び第２活性領域３５Ａ、３５Ｂを限定する。前記Ｐウェル及びＮウェル３２Ｐ、３２Ｎを形成するための工程は、前記素子分離膜３３を形成した後に実施することもできる。前記第１活性領域３５Ａは、前記Ｎウェル３２Ｎ内に形成され、前記第２活性領域３５Ｂは、前記Ｐウェル３２Ｐ内に形成される。前記素子分離膜３３は、通常の素子分離技術、例えば、トレンチ素子分離技術を使用して形成することができる。前記第１及び第２活性領域３５Ａ、３５Ｂの表面上にゲート絶縁膜３７を形成する。前記ゲート絶縁膜３７を含む半導体基板の全面に第１導電膜を形成する。前記第１導電膜は、ドーピングされたポリシリコン膜または耐火性金属ポリサイド膜で形成することができる。
【００４０】
前記第１導電膜をパターニングして前記第１及び第２活性領域３５Ａ、３５Ｂの上部を横切る第１及び第２ゲート電極３９Ａ、３９Ｂを形成すると同時に、前記第２活性領域３５Ｂの第１及び第２領域の上部を横切る第３及び第４ゲート電極３９Ｃ´、３９Ｃ″を形成する。前記第１及び第２ゲート電極３９Ａ、３９Ｂは、互いに並行に形成され、前記第３及び第４ゲート電極３９Ｃ´、３９Ｃ″は、前記第１及び第２ゲート電極３９Ａ、３９Ｂに垂直な方向に並行に形成される。前記第１ゲート電極３９Ａは、第１負荷トランジスタ（図１のＴＬ１）及び第１駆動トランジスタ（図１のＴＤ１）の共通ゲート電極の役割を果たし、前記第２ゲート電極３９Ｂは、第２負荷トランジスタ（図１のＴＬ２）及び第２駆動トランジスタ（図１のＴＤ２）の共通ゲート電極の役割を果たす。また、前記第３ゲート電極３９Ｃ´は、第１伝送トランジスタ（図１のＴＡ１）のゲート電極の役割を果たし、前記第４ゲート電極３９Ｃ″は、第２伝送トランジスタ（図１のＴＡ１）のゲート電極の役割を果たす。
【００４１】
図３、図８ａ、図８ｂ及び図８ｃを参照すると、前記第１乃至第４ゲート電極３９Ａ、３９Ｂ、３９Ｃ´、３９Ｃ″及び前記素子分離膜３３をイオン注入マスクとして使用して前記第２活性領域３５Ｂにｎ型不純物イオンを注入してｎ型低濃度ソース／ドレイン領域を形成する。次に、前記第１及び第２ゲート電極３９Ａ、３９Ｂ及び前記素子分離膜３３をイオン注入マスクとして使用して前記第１活性領域３５Ａにｐ型不純物イオンを注入してｐ型低濃度ソース／ドレイン領域を形成する。前記第１乃至第４ゲート電極３９Ａ、３９Ｂ、３９Ｃ´、３９Ｃ″の側壁上に通常の方法を使用してスペーサ４１を形成する。この時に、前記低濃度ソース／ドレイン領域上に残存するゲート絶縁膜３７が過度エッチングされて前記低濃度ソース／ドレイン領域を露出させることができる。
【００４２】
続いて、前記第１乃至第４ゲート電極３９Ａ、３９Ｂ、３９Ｃ´、３９Ｃ″、前記素子分離膜３３、及び前記スペーサ４１をイオン注入マスクとして使用して前記第２活性領域３５Ｂにｎ型不純物イオンを注入してｎ型高濃度ソース／ドレイン領域を形成する。次に、前記第１及び第２ゲート電極３９Ａ、３９Ｂ、前記素子分離膜３３及び前記スペーサ４１をイオン注入マスクとして使用して前記第１活性領域３５Ａにｐ型不純物イオンを注入してｐ型高濃度ソース／ドレイン領域を形成する。これによって、前記第１活性領域３５ＡにＬＤＤ形態を有するｐ型のソース／ドレイン領域が形成され、前記第２活性領域３５ＢにＬＤＤ形態を有するｎ型のソース／ドレイン領域が形成される。
【００４３】
さらに具体的に、前記第１及び第２ゲート電極３９Ａ、３９Ｂの間にある第２活性領域３５Ｂの部分に第１及び第２駆動トランジスタＴＤ１、ＴＤ２の共通ソース領域、すなわち、ｎ型の接地ソース領域４３Ｓ´が形成されるまた、前記第１及び第３ゲート電極３９Ａ、３９Ｃ´の間にある第２活性領域３５Ｂの部分に第１駆動トランジスタＴＤ１のドレイン領域４３Ｄ´が形成される。これと同じように、前記第２及び第４ゲート電極３９Ｂ、３９Ｃ″の間にある第２活性領域３５Ｂの部分に第２駆動トランジスタＴＤ２のドレイン領域４３Ｄ´が形成される。前記第１及び第２駆動トランジスタＴＤ１、ＴＤ２のドレイン領域４３Ｄ´は、第１及び第２伝送トランジスタＴＡ１、ＴＡ２のソース領域４３Ｓ″に該当する。これに加えて、前記第２活性領域３５Ｂの両最後の端に前記第１及び第２伝送トランジスタＴＡ１、ＴＡ２のドレイン領域４３Ｄ″が形成される。さらに、前記第１及び第２ゲート電極３９Ａ、３９Ｂの間にある第１活性領域３５Ａの部分に前記第１及び第２負荷トランジスタＴＬ１、ＴＬ２の共通ソース領域、すなわち、電源ソース領域（図示せず）が形成される。また、前記第１活性領域３５Ａの両端に前記第１及び第２負荷トランジスタＴＬ１、ＴＬ２のドレイン領域４５Ｄが形成される。
【００４４】
前記ソース／ドレイン領域を有する半導体基板の全面上に第１層間絶縁膜５０を形成する。前記第１層間絶縁膜５０は、エッチング阻止膜４７及び第１絶縁膜４９を順番に積層して形成することが望ましい。前記エッチング阻止膜４７は、前記第１絶縁膜４９に対してエッチング選択比を有する絶縁膜で形成することが望ましい。例えば、前記エッチング阻止膜４７は、シリコン窒化膜で形成し、前記第１絶縁膜４９は、シリコン酸化膜で形成することが望ましい。これに加えて、前記第１層間絶縁膜５０は、前記第１絶縁膜４９上に積層された研磨阻止膜（図示せず）をさらに含むこともできる。
【００４５】
前記第１層間絶縁膜５０をパターニングして前記第３及び第４ゲート電極３９Ｃ´、３９Ｃ″の上部面を露出させるワードライングルーブ５１Ｇを形成する。前記ワードライングルーブ５１Ｇは、互いに隣り合う複数のセルを横切るように形成される。次に、第１層間絶縁膜５０を再びパターニングして前記第１負荷トランジスタＴＬ１のドレイン領域４５Ｄ、前記第１駆動トランジスタＴＤ１のドレイン領域４３Ｄ´及びこれらの間の素子分離膜３３を露出させる第１ノードライングルーブ５３Ｇ´と共に前記第２負荷トランジスタＴＬ２のドレイン領域４５Ｄ、前記第２駆動トランジスタＴＤ２のドレイン領域４３Ｄ´及びこれらの間の素子分離膜３３を露出させる第２ノードライングルーブ５３Ｇ″を形成する。これによって、前記第１及び第２ノードライングルーブ５３Ｇ´、５３Ｇ″は、前記ワードライングルーブ５１Ｇより深くなる。
【００４６】
前記第１及び第２ノードライングルーブ５３Ｇ´、５３Ｇ″及び前記ワードライングルーブ５１Ｇが形成された結果物の全面上に第２導電膜を形成して前記グルーブ５３Ｇ´、５３Ｇ″、５１Ｇを満たす。前記第２導電膜は、バリヤ金属膜５５及び金属膜５７を順次に積層して形成することが望ましい。前記バリヤ金属膜５５は、窒化タングステン膜ＷＮまたは窒化チタン膜ＴｉＮのような金属窒化膜で形成することが望ましい。また、前記金属膜は、タングステン膜で形成することが望ましい。
【００４７】
前記第１層間絶縁膜５０の上部面が露出されるまで前記第２導電膜を平坦化させて前記第１及び第２ノードライングルーブ５３Ｇ´、５３Ｇ″内に各々第１及び第２ノードライン５８Ｎ´、５８Ｎ″を形成すると同時に、前記ワードライングルーブ５１Ｇ内に一直線のワードライン５８Ｗを形成する。これによって、前記第１負荷トランジスタＴＬ１のドレイン領域４５Ｄは、前記第１ノードライン５８Ｎ´を通じて前記第１駆動トランジスタＴＤ１のドレイン領域４３Ｄ´と電気的に接続される。これと同じように、前記第２負荷トランジスタＴＬ２のドレイン領域４５Ｄは、前記第２ノードライン５８Ｎ″を通じて前記第２駆動トランジスタＴＤ２のドレイン領域４３Ｄ´と電気的に接続される。結果的に、一つのセル内に前記第１駆動トランジスタＴＤ１及び第１負荷トランジスタＴＬ１で構成される第１インバーターと共に前記第２駆動トランジスタＴＤ２及び第２負荷トランジスタＴＬ２で構成される第２インバーターが実現される。
【００４８】
また、前記第３及び第４ゲート電極３９Ｃ´、３９Ｃ″の上部面は、前記ワードライン５８Ｗと直接接触する。したがって、前記ワードライン５８Ｗ及び前記第３ゲート電極３９Ｃ´の間のコンタクト抵抗と共に前記ワードライン５８Ｗ及び第４ゲート電極３９Ｃ″の間のコンタクト抵抗を最小化させることができる。
【００４９】
図４、図９ａ、図９ｂ及び図９ｃを参照すると、前記第１及び第２ノードライン５８Ｎ´、５８Ｎ″及び５８Ｗを有する半導体基板の全面上に第２層間絶縁膜６２を形成する。前記第２層間絶縁膜６２は、第２絶縁膜５９及び第１研磨阻止膜６１を順番に積層して形成することが望ましい。前記第２絶縁膜５９は、シリコン酸化膜で形成することができ、前記第１研磨阻止膜６１は、シリコン窒化膜で形成することができる。前記第２層間絶縁膜６２及び前記第１層間絶縁膜５０を連続的にパターニングして第１乃至第４ノードコンタクトホール６３ＮＡ、６３ＮＢ、６３ＮＣ、６３ＮＤ、第１及び第２ビットラインパッドコンタクトホール６３Ｂ´、６３Ｂ″、電源線コンタクトホール６３Ｃ及び接地ラインコンタクトホール６３Ｓを形成する。
【００５０】
前記第１ノードコンタクトホール６３ＮＡは、前記第１ノードライン５８Ｎ´の所定の領域を露出させ、前記第２ノードコンタクトホール６３ＮＢは、前記第２ゲート電極３９Ｂの所定の領域を露出させる。また、前記第３ノードコンタクトホール６３ＮＣは、前記第２ノードライン５８Ｎ″の所定の領域を露出させ、前記第４ノードコンタクトホール６３ＮＤは、前記第１ゲート電極３９Ａの所定の領域を露出させる。これに加えて、前記第１ビットラインパッドコンタクトホール６３Ｂ´は、前記第１伝送トランジスタＴＡ１のドレイン領域４３Ｄ″を露出させ、前記第２ビットラインパッドコンタクトホール６３Ｂ″は、前記第２伝送トランジスタＴＡ２のドレイン領域４３Ｄ″を露出させる。さらに、前記電源線コンタクトホール（図４の６３Ｃ）は、前記電源ソース領域（図示せず）を露出させ、前記接地ラインコンタクトホール（図４の６３Ｓ）は、前記接地ソース領域４３Ｓ´を露出させる。前記第１及び第２ビットラインパッドコンタクトホール６３Ｂ´、６３Ｂ″、電源線コンタクトホール及び接地ラインコンタクトホールは、互いに隣り合う二つのセルにより共有される。
【００５１】
前記複数のコンタクトホールを含む半導体基板の全面に第３導電膜を形成して前記複数のコンタクトホールを満たす。前記第３導電膜は、バリヤ金属膜及び金属膜を順番に積層して形成することもできる。前記第１研磨阻止膜６１が露出されるまで前記第３導電膜を平坦化させる。その結果、前記第１及び第４ノードコンタクトホール６３ＮＡ、６３ＮＢ、６３ＮＣ、６３ＮＤ内に各々第１及び第４ノードコンタクトプラグ６５ＮＡ、６５ＮＢ、６５ＮＣ、６５ＮＤが形成される。また、前記第１及び第２ビットラインパッドコンタクトホール６３Ｂ´、６３Ｂ″内に各々第１及び第２ビットラインパッド６５Ｂ´、６５Ｂ″が形成される。これに加えて、前記電源線コンタクトホール内に電源線コンタクトプラグ（図示せず）が形成され、前記接地ラインコンタクトホール内に接地ラインコンタクトプラグ（図示せず）が形成される。前記第３導電膜を平坦化させる工程は、化学機械的研磨工程により実施することが望ましい。
【００５２】
図５、図１０ａ、図１０ｂ、図１０ｃを参照すると、前記コンタクトプラグを含む半導体基板の全面上に第３層間絶縁膜７０を形成する。前記第３層間絶縁膜７０は、第３絶縁膜６７及び第２研磨阻止膜６９を順番に積層して形成することが望ましい。前記第３絶縁膜６７は、シリコン酸化膜で形成し、前記第２研磨阻止膜６９は、シリコン窒化膜で形成することができる。前記第３層間絶縁膜７０をパターニングして第１局部配線グルーブ７１I´、第２局部配線グルーブ（図示せず）、電源線グルーブ７１Ｃ、及び接地ライングルーブ７１Ｓを形成する。前記第１局部配線グルーブ７１I´は、前記第１及び第２ノードコンタクトプラグ６５ＮＡ、６５ＮＢ及びこれらの間の第２層間絶縁膜６２を露出させ、前記第２局部配線グルーブは、前記第３及び第４ノードコンタクトプラグ６５ＮＣ、６５ＮＤ及びこれらの間の第２層間絶縁膜６２を露出させる。また前記電源線グルーブ７１Ｃは、前記電源線コンタクトプラグを露出させ、前記ワードライン５８Ｗと並行に形成される。前記電源線グルーブ７１Ｃは、互いに隣り合う二つのセルにより共有される。これに加えて、前記接地ライングルーブ７１Ｓは、前記ワードライン５８Ｗの上部に形成され、前記接地ライングルーブ７１Ｓの所定の領域は、ｙ軸方向に一部延長されて前記接地ラインコンタクトプラグを露出させる。これによって、互いに隣り合う二つのセル上に互いに並行した二つの接地ライングルーブ７１Ｓが形成され、これら二つの接地ライングルーブ７１Ｓは、前記接地ラインコンタクトプラグを露出させる延長部を通じて互いに接続される。
【００５３】
前記第１及び第２局部配線グルーブ、電源線グルーブ７１Ｃ及び接地ライングルーブ７１Ｓを有する半導体基板の全面上に第４導電膜を形成する。次に、前記第２研磨阻止膜６９が露出されるまで前記第４導電膜を平坦化させる。前記第４導電膜の平坦化は、化学機械的研磨工程を使用して実施することが望ましい。その結果、前記電源線グルーブ７１Ｓ内に互いに隣り合う二つのセルにより共有される電源線７３Ｃが形成される。また、前記第１及び第２局部配線グルーブ内に各々第１及び第２局部配線７３I´、７３I″が形成される。これに加えて、前記接地ライングルーブ７１Ｓ内に接地ライン７３Ｓが形成される。
【００５４】
図５に示したように、互いに隣り合う二つのセル上に形成された二つの接地ライン７３Ｓは、これら二つのセルが共有する前記接地ラインコンタクトホール（図５の６３Ｓ）を通じて接続される。したがって、各セルと接続された接地ラインの等価抵抗を著しく低減させることができるので、セルの低電圧特性が改善される。また、前記第１及び第２インバーターは、二つの導電層を使用してクロスカップルされる。すなわち、前記第１及び第２インバーターは、前記第２導電膜で形成された前記第１及び第２ノードライン５８Ｎ´、５８Ｎ″と前記第４導電膜で形成された前記第１及び第２局部配線７３I´、７３I″によりクロスカップルされる。これによって、一つの導電膜を使用して一対のインバーターをクロスカップルさせる従来のＳＲＡＭセルに比べてコンパクトなセルを実現することが可能である。
【００５５】
図６、図１１ａ、図１１ｂ及び図１１ｃを参照すると、前記第１及び第２局部配線７３I´、７３I″、接地ライン７３Ｓ及び電源線７３Ｃを含む半導体基板の全面上に第４層間絶縁膜７８を形成する。前記第４層間絶縁膜７８は、第４絶縁膜７５及び第３研磨阻止膜７７を順番に積層して形成することが望ましい。次に、前記第４層間絶縁膜７８及び前記第３層間絶縁膜７０を連続的にパターニングして前記第１及び第２ビットラインパッド６５Ｂ´、６５Ｂ″を各々露出させる第１及び第２ビットラインコンタクトホール７９Ｂ´、７９Ｂ″を形成する。前記第１及び第２ビットラインコンタクトホール７９Ｂ´、７９Ｂ″を含む半導体基板の全面上に第５導電膜を形成する。前記第３研磨阻止膜７７が露出されるまで前記第５導電膜を平坦化させて前記第１及び第２ビットラインコンタクトホール７９Ｂ´、７９Ｂ″内に各々第１ビットラインコンタクトプラグ８１Ｂ´及び第２ビットラインコンタクトプラグ（図示せず）を形成する。
【００５６】
前記結果物の全面に第６導電膜、例えば、金属膜を形成する。前記第６導電膜をパターニングして前記第１及び第２局部配線７３I´、７３I″の上部を横切る第１及び第２ビットライン８３Ｂ´、８３Ｂ″を形成する。前記第１ビットライン８３Ｂ´は、前記第１ビットラインコンタクトプラグ８１Ｂ´を覆い、前記第２ビットライン８３Ｂ″は、前記第２ビットラインコンタクトプラグを覆う。
【００５７】
一方では、前記第４乃至第６導電膜は、バリヤ金属膜及び金属膜を順番に積層して形成することもできる。ここで、前記バリヤ金属膜は、チタン膜、窒化チタン膜、チタン膜／窒化チタン膜、タンタル膜、窒化タンタル膜、またはタンタル膜／窒化タンタル膜で形成することができ、前記金属膜は、アルミニウム膜、タングステン膜または銅膜で形成することができる。
【００５８】
【発明の効果】
上述のように、本発明によると、第１及び第２ノードラインと第１及び第２局部配線を効率的に配置してコンパクトなセルを実現することができる。また、第１及び第２伝送ゲート電極の上部面と直接接触する一直線のワードラインを配置してワードラインによるＲＣ遅延時間を最小化させることができる。これによって、速いアクセス時間を有するＳＲＡＭ素子を実現することが可能である。これに加えて、互いに隣り合う二つのセルは、二つの接地ラインを共有する。したがって、各セルに接続された接地ラインの等価抵抗を最小化させてセルの低電圧特性を改善させることができる。
【図面の簡単な説明】
【図１】  一般的なフルＣＭＯＳ ＳＲＡＭセルの等価回路図である。
【図２】  本発明の実施形態によるフルＣＭＯＳ ＳＲＡＭセルの活性領域及びゲート電極を示す平面図である。
【図３】  本発明の実施形態によるフルＣＭＯＳ ＳＲＡＭセルのノードライン及びワードラインを示す平面図である。
【図４】  本発明の実施形態によるフルＣＭＯＳ ＳＲＡＭセルのノードコンタクトホール、電源線コンタクトホール、接地ラインコンタクトホール及びビットラインパッドコンタクトホールを示す平面図である。
【図５】  本発明の実施形態によるフルＣＭＯＳ ＳＲＡＭセルの局部配線、電源線及び接地ラインを示す平面図である。
【図６】  本発明の実施形態によるフルＣＭＯＳ ＳＲＡＭセルのビットラインコンタクトホール及びビットラインを示す平面図である。
【図７ａ】  図２のI−Iに沿って本発明によるフルＣＭＯＳ ＳＲＡＭセルの製造方法を説明するための断面図である。
【図７ｂ】  図２のII−IIに沿って本発明によるフルＣＭＯＳ ＳＲＡＭセルの製造方法を説明するための断面図である。
【図７ｃ】  図２のIII−IIIに沿って本発明によるフルＣＭＯＳ ＳＲＡＭセルの製造方法を説明するための断面図である。
【図８ａ】  図３のI−Iに沿って本発明によるフルＣＭＯＳ ＳＲＡＭセルの製造方法を説明するための断面図である。
【図８ｂ】  図３のII−IIに沿って本発明によるフルＣＭＯＳ ＳＲＡＭセルの製造方法を説明するための断面図である。
【図８ｃ】  図３のIII−IIIに沿って本発明によるフルＣＭＯＳ ＳＲＡＭセルの製造方法を説明するための断面図である。
【図９ａ】  図４のI−Iに沿って本発明によるフルＣＭＯＳ ＳＲＡＭセルの製造方法を説明するための断面図である。
【図９ｂ】  図４のII−IIに沿って本発明によるフルＣＭＯＳ ＳＲＡＭセルの製造方法を説明するための断面図である。
【図９ｃ】  図４のIII−IIIに沿って本発明によるフルＣＭＯＳ ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１０ａ】  図５のI−Iに沿って本発明によるフルＣＭＯＳ ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１０ｂ】  図５のII−IIに沿って本発明によるフルＣＭＯＳ ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１０ｃ】  図５のIII−IIIに沿って本発明によるフルＣＭＯＳ ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１１ａ】  図６のI−Iに沿って本発明によるフルＣＭＯＳ ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１１ｂ】  図６のII−IIに沿って本発明によるフルＣＭＯＳ ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１１ｃ】  図６のIII−IIIに沿って本発明によるフルＣＭＯＳ ＳＲＡＭセルの製造方法を説明するための断面図である。
【符号の説明】
ＴＡ１・・・第１伝送トランジスタ
ＴＡ２・・・第２伝送トランジスタ
ＴＤ１・・・第１駆動トランジスタ
ＴＤ２・・・第２駆動トランジスタ
ＴＬ１・・・第１負荷トランジスタ
ＴＬ２・・・第２負荷トランジスタ
３５Ａ・・・第１活性領域
３５Ｂ・・・第２活性領域
３９Ａ・・・第１ゲート電極
３９Ｂ・・・第２ゲート電極
３９Ｃ´・・・第３ゲート電極
３９Ｃ"・・・第４ゲート電極
５８Ｎ´・・・第１ノードライン
５８Ｎ"・・・第２ノードライン
５８Ｗ・・・ワードライン
６３Ｂ´・・・第１ビットラインパッドコンタクトホール
６３Ｂ″・・・第２ビットラインパッドコンタクトホール
６３Ｃ・・・電源線コンタクトホール
６３ＮＡ・・・第１ノードコンタクトホール
６３ＮＢ・・・第２ノードコンタクトホール
６３ＮＣ・・・第３ノードコンタクトホール
６３ＮＤ・・・第４ノードコンタクトホール
６３Ｓ・・・接地ラインコンタクトホール
６５Ｂ´・・・第１ビットラインパッド
６５Ｂ″・・・第２ビットラインパッド
６５ＮＡ・・・第１ノードコンタクトプラグ
６５ＮＢ・・・第２ノードコンタクトプラグ
６５ＮＣ・・・第３ノードコンタクトプラグ
６５ＮＤ・・・第４ノードコンタクトプラグ
７３I´・・・前記第１局部配線
７３I″・・・第２局部配線
７３Ｓ・・・接地ライン
７９Ｂ´・・・第１ビットラインコンタクトホール
７９Ｂ″・・・第２ビットラインコンタクトホール
８３Ｂ´・・・第１ビットライン
８３Ｂ″・・・第２ビットライン
【図１】
0004375598.tif 000002
【図２】
0004375598.tif 000003
【図３】
0004375598.tif 000004
【図４】
0004375598.tif 000005
【図５】
0004375598.tif 000006
【図６】
0004375598.tif 000007
【図７ａ】
0004375598.tif 000008
【図７ｂ】
0004375598.tif 000009
【図７ｃ】
0004375598.tif 000010
【図８ａ】
0004375598.tif 000011
【図８ｂ】
0004375598.tif 000012
【図８ｃ】
0004375598.tif 000013
【図９ａ】
0004375598.tif 000014
【図９ｂ】
0004375598.tif 000015
【図９ｃ】
0004375598.tif 000016
【図１０ａ】
0004375598.tif 000017
【図１０ｂ】
0004375598.tif 000018
【図１０ｃ】
0004375598.tif 000019
【図１１ａ】
0004375598.tif 000020
【図１１ｂ】
0004375598.tif 000021
【図１１ｃ】
0004375598.tif 000022