(57)【特許請求の範囲】
【請求項１】
電源と出力端子間に設けられ、ゲート電位が出力電圧に応じて負帰還制御される出力ｐＭＯＳトランジスタを有する定電圧電源回路における短絡保護回路において、
過電流検知抵抗を介してこの出力ｐＭＯＳトランジスタと並列に該電源と該出力端子間に接続され、ゲートが該出力ｐＭＯＳトランジスタのゲートに接続された分流ｐＭＯＳトランジスタと、他のｎＭＯＳトランジスタより十分に小さなしきい値電圧をもち前記過電流検知抵抗の端子間電圧によりゲートが制御される過電流検知ｎＭＯＳトランジスタを有し、この端子間電圧が前記しきい値電圧を越えた場合に前記出力ｐＭＯＳトランジスタのドレイン電流を制限する手段とを備えたことを特徴とする短絡保護回路。
【請求項２】
前記過電流検知ｎＭＯＳトランジスタのバックゲートが接地されていることを特徴とする請求項１に記載の短絡保護回路。
【請求項３】
前記過電流検知ｎＭＯＳトランジスタは、しきい値電圧調整のためのチャンネル領域への拡散及びイオン注入を行わないで形成されていることを特徴とする請求項１に記載の短絡保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、短絡保護回路に関し、特に、半導体集積回路の定電圧電源回路等に用いる、定電圧電源回路の入出力特性を損なうことのない、また電源電圧の変動による動作値のばらつきの小さな短絡保護回路に関する。
【０００２】
【従来の技術】
図６に、従来の定電圧電源回路およびその短絡保護回路の一例を示す。
図６の従来例では、そのソースを電源ＶＤＤに接続し、ゲート電位が誤差増幅器ＯＰ１の出力により制御される出力ｐＭＯＳトランジスタＰ１のドレインから過電流検知抵抗Ｒ３を経て出力端子１より出力電圧Ｖｏｕｔが取り出される。出力電圧Ｖｏｕｔは、出力端子１と接地間に接続された分圧抵抗Ｒ１、Ｒ２により分圧され、その反転入力端子が接地されている誤差増幅器ＯＰ１の非反転入力端子に供給される。このようにして出力ｐＭＯＳトランジスタＰ１が負帰還制御され、一定範囲の負荷変動に対して、出力電圧Ｖｏｕｔが一定値に制御される。
【０００３】
また、図６の従来例では出力端子１にソースが接続され、そのドレインが過電流信号出力抵抗Ｒ４を経て電源ＶＤＤに接続される過電流検知ｎＭＯＳトランジスタＮ１のゲート電位を出力ｐＭＯＳトランジスタＰ１のドレイン電位で制御し、ｎＭＯＳトランジスタＮ１のドレイン電位を過電流信号Ｖｌｉｍとして出力し、この過電流信号Ｖｌｉｍにより、電源ＶＤＤにそのソースを接続し出力ｐＭＯＳトランジスタＰ１のゲートにそのドレインを接続する過電流遮断ｐＭＯＳトランジスタＰ３のゲート電位を制御することにより、出力ｐＭＯＳトランジスタＰ１の電流を制限している。
【０００４】
以下、この過電流検知ｎＭＯＳトランジスタＮ１及び過電流遮断ｐＭＯＳトランジスタＰ３の動作について説明する。
電源ＶＤＤから供給される電源電圧Ｖｄｄが高く、出力電圧Ｖｏｕｔとの電位差が過電流検知ｎＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｈに比べ十分に大きいとき、出力ｐＭＯＳトランジスタＰ１を流れる電流≒負荷電流Ｉｏが増大し、
Ｉｏ≧Ｖｔｈ／Ｒ３
になると、過電流検知ｎＭＯＳトランジスタＮ１がオンし、過電流信号Ｖｌｉｍの電位はほぼ出力電圧Ｖｏｕｔに降下する。
この電圧降下により、過電流遮断ｐＭＯＳトランジスタＰ３をオンとし、出力ｐＭＯＳトランジスタＰ１のゲート電位を電源電圧Ｖｄｄに引き上げることにより、これをオフに制御し過電流保護すなわち短絡保護を行っている。
【０００５】
しかし、図６の従来例では、過電流を検知するために出力ｐＭＯＳトランジスタＰ１のドレインと出力端子１間に過電流検知抵抗Ｒ３が挿入されているため、その電圧降下により定電圧電源としての入出力電圧特性が犠牲となり、特に電池駆動の携帯用機器等では、電池電圧が降下してくると、電池電圧が設定電圧以上あるにもかかわらず定電圧出力を維持できなくなり、機器の使用可能時間が短くなる問題点がある。
【０００６】
このような過電流検知抵抗Ｒ３による電圧降下を避けるために、図１に示す構成の短絡保護回路が良く用いられる。図６の短絡保護回路と比較すると、図６と同様に誤差増幅器ＯＰ１の出力により負帰還制御され電圧レギュレーションを行う出力ｐＭＯＳトランジスタＰ１のドレインが直接出力端子１に接続され、過電流検知抵抗Ｒ３は、出力ｐＭＯＳトランジスタＰ１と電源ＶＤＤと出力端子１の間に並列に設けられた分流ｐＭＯＳトランジスタＰ２のドレインと出力端子１間に接続されている。
分流ｐＭＯＳトランジスタＰ２は、例えば出力ｐＭＯＳトランジスタＰ１の１／１０のサイズに設定され、電源ＶＤＤにソースを接続し、出力ｐＭＯＳトランジスタＰ１と同じゲート電位で制御される。
【０００７】
従って、出力ｐＭＯＳトランジスタＰ１及び分流ｐＭＯＳトランジスタＰ２を流れる電流をそれぞれＩ１，Ｉ２とするとき、出力電圧Ｖｏｕｔに比べ電源電圧Ｖｄｄが十分に高く、出力ｐＭＯＳトランジスタＰ１及び分流ｐＭＯＳトランジスタＰ２が共に飽和領域にあるとき、両ｐＭＯＳトランジスタのソースドレイン間電圧は過電流検知抵抗Ｒ３による電圧降下Ｉ２・Ｒ３だけ相違するが、Ｉ１及びＩ２は共に専らゲート電位に依存するため、両者は比例関係、すなわち上記例ではＩ１≒１０・Ｉ２の関係にある。
従って、Ｉ２・Ｒ３≧Ｖｔｈ、すなわち、
Ｉ１＝１０・Ｉ２
≧１０・Ｖｔｈ／Ｒ３              ・・・（１）
となったとき、過電流検知ｎＭＯＳトランジスタＮ１がオンとなり、図６の短絡保護回路と同様にして、出力ｐＭＯＳトランジスタＰ１を保護遮断する。
このようにして、図１の回路では過電流検知抵抗Ｒ３により入出力特性を犠牲にすることなく、定電圧電源回路の過電流保護すなわち短絡保護を行うことができる。
【０００８】
また、図２に示す回路も良く用いられる。図２の回路は、過電流検知ｎＭＯＳトランジスタＮ１のバックゲートが接地されている点以外は図１の回路と同様である。
図２の回路では出力電圧Ｖｏｕｔが高電位にあるとき、すなわち通常の動作時には、接地電位にあるバックゲートの効果により、過電流検知ｎＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｈが増大し（１）式の１０・Ｖｔｈ／Ｒ３、すなわち過電流検知レベルが高くなるが、例えば接地事故などにより、Ｖｏｕｔが降下し接地電位となった場合は、バックゲートとソースの電位が等しくなるのでしきい値電圧Ｖｔｈは通常の値となる。よって、接地事故に対し十分保護できるよう過電流検知抵抗Ｒ３の値を定めておくことにより、通常動作時にはこれより大きな瞬時負荷を許容できるので比較的小容量の定電圧電源で大きな負荷を駆動できる利点がある。
【０００９】
【発明が解決しようとする課題】
しかしながら、図１及び図２の短絡保護回路では、電源電圧Ｖｄｄが降下してきた場合に過電流検知レベルが大きく変動してしまうという問題点があった。
図３は、ゲート電圧を一定とした場合のＭＯＳトランジスタのソースドレイン間電圧とドレイン電流の関係を示す特性図である。
上記問題点を、図１の短絡保護回路で説明すると、電源電圧Ｖｄｄと出力電圧Ｖｏｕｔの差、すなわち出力ｐＭＯＳトランジスタＰ１のソースドレイン間電圧Ｖｄｓｌがピンチオフ電圧Ｖｐに近くなると、図３に見られるように、出力ｐＭＯＳトランジスタＰ１の動作点Ｏ１は飽和領域にあるが、分流ｐＭＯＳトランジスタＰ２の動作点Ｏ２は、そのソースドレイン間電圧Ｖｄｓ２が過電流検知抵抗Ｒ３による電圧降下のため、次式のように、
Ｖｄｓ２＝Ｖｄｓ１−Ｉ２・Ｒ３＜Ｖｐ
ピンチオフ電圧Ｖｐ以下となるため非飽和領域に入り、Ｉ１とＩ２の比例関係が崩れ、上記例では、Ｉ１》１０・Ｉ２となってしまう。このため過電流検知ｎＭＯＳトランジスタＮ１は、Ｉ２≧Ｖｔｈ／Ｒ３でオンとなるが、図３に示すように、このときのＩ１の値、すなわち過電流検知レベルは（１）式の検知レベル１０・Ｖｔｈ／Ｒ３に比べ大きく上昇する。
【００１０】
更に、電源電圧Ｖｄｄが降下し、Ｖｄｓ１＜Ｖｐとなると、出力ｐＭＯＳトランジスタＰ１の動作点Ｏ１も非飽和領域に入るが、非飽和領域でのドレイン電流はソースドレイン間電圧に依存するため、やはりＩ１とＩ２の比例関係が崩れ、上記例では、Ｉ１＞１０・Ｉ２となり、過電流検知レベルは出力ｐＭＯＳトランジスタＰ１が飽和領域にある場合に比べ下がるものの、（１）式の検知レベルに比べなお大きな値となる。
【００１１】
図４（ａ）は、図１の短絡保護回路の負荷電流・出力電圧特性を示すグラフ図で、Ｉａ、ＩｂまたＩｃはそれぞれ上記した、電源電圧Ｖｄｄが十分高い場合、電源電圧Ｖｄｄと出力電圧Ｖｏｕｔの差がピンチオフ電圧に近づいた場合、また同差がピンチオフ電圧以下となった場合の過電流検知レベルを表す。
図２の短絡保護回路においても、図１の回路と同様に、それぞれ図４（ｂ）
Ｉａ、Ｉｂ、Ｉｃ及びＩａ’、Ｉｂ’Ｉｃ’で示すように通常動作時と短絡時の過電流検知レベルは異なるものの、どちらも電源電圧Ｖｄｄが十分高い時の過電流検知レベルＩａ、Ｉａ’に比べ電源電圧Ｖｄｄの降下時の過電流検知レベルＩｂ、Ｉｂ’またＩｃ、Ｉｃ’は大きな値となってしまう。
【００１２】
このため、図１や図２の短絡保護回路においては、過電流検知抵抗による入出力特性の損失は改善されるが、電源電圧の降下時にも十分な保護遮断を行えるよう過電流検知抵抗Ｒ３の値を設定すると、電源電圧が十分にある場合の動作電流値が制限され、必要以上に許容負荷の大きい定電圧電源を用いなければならない問題点があった。
【００１３】
本発明はかかる問題点を解決するためになされたものであり、定電圧電源回路の入出力特性を犠牲にすることなく、且つ電源電圧が降下してきた場合にも過電流検知レベルの変動の少ない短絡保護回路を具現し、簡素で経済的な定電圧電源を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の短絡保護回路は、電源と出力端子間に設けられ、ゲート電位が出力端子電圧に応じて負帰還制御される出力ｐＭＯＳトランジスタを有する定電圧電源回路における短絡保護回路において、過電流検知抵抗を介してこの出力ｐＭＯＳトランジスタと並列に該電源と該出力端子間に接続され、ゲートが該出力ｐＭＯＳトランジスタのゲートに接続された分流ｐＭＯＳトランジスタと、他のｎＭＯＳトランジスタより十分に小さなしきい値電圧をもち前記過電流検知抵抗の端子間電圧によりゲートが制御される過電流検知ｎＭＯＳトランジスタを有し、この端子間電圧が前記しきい値電圧を越えた場合に前記出力ｐＭＯＳトランジスタのドレイン電流を制限する手段とを備えたことを特徴とする。
【００１５】
また、前記過電流検知ｎＭＯＳトランジスタのバックゲートが接地されていることを特徴とする。
【００１６】
さらに、前記過電流検知ｎＭＯＳトランジスタは、しきい値電圧調整のためのチャンネル領域への拡散およびイオン注入を行わないで形成されていることを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について従来例について参照した図１、図２等の図面を参照して説明する。
通常、ＩＣチップ上等のｎＭＯＳトランジスタの形成に当たっては、しきい値電圧の調整のためｐウェルからなるチャンネル領域に図５（ａ）に示すようなｐ−コントロール拡散が行われるが、本発明の一実施形態では、前記した課題を解決するために、図１及び図２の短絡保護回路において、過電流検知ｎＭＯＳトランジスタＮ１として、図５（ｂ）に示す様な上記ｐ−コントロール拡散を行わないｎＭＯＳトランジスタを用いることとした。
【００１８】
このため、本発明の過電流検知ｎＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｈは、他の素子に比べて低い値となる。
図３に示したように、過電流検知ｎＭＯＳトランジスタＮ１がオンとなるときの出力ｐＭＯＳトランジスタＰ１と分流ｐＭＯＳトランジスタＰ２の動作点Ｏ１、Ｏ２の横軸上の離隔は、両者のソースドレイン間電圧の差により定まり、これが過電流検知ｎＭＯＳトランジスタＮ１のしきい値電圧に達したとき、過電流遮断が行われる。
【００１９】
従って、しきい値電圧の低い過電流検知ｎＭＯＳトランジスタＮ１を用いた本実施例によれば、過電流検知時点での出力ｐＭＯＳトランジスタＰ１と分流ｐＭＯＳトランジスタＰ２の動作点の相異を小さく押さえることができ、電源電圧Ｖｄｄが降下してきた場合にも過電流検知レベルが大きく上昇することがないので、図１、図２を参照して説明した従来の短絡検知回路と同等の構成で、特に図２に示す構成において、必要十分な過電流保護遮断能力を備えた、簡素で経済的な定電圧電源回路を提供することができる。
【００２０】
また、前記したように、本実施例のしきい値電圧の低い過電流検知ｎＭＯＳトランジスタＮ１は、該トランジスタのチャンネル領域についてのみしきい値電圧調整のためのｐ−コントロール拡散の工程を省くことによって得ることができるので、ＩＣチップの製造工程を特に変更することなく安価で簡便に製造することができる。
【００２１】
以上、ｐ−コントロール拡散を省略して形成したしきい値電圧の低いＭＯＳトランジスタを用いた本発明の一実施形態について説明したが、本発明はこの実施形態に限られるものではなく、例えば、チャンネル領域にｎ−拡散を行ったしきい値電圧の低いＭＯＳトランジスタを用いてもまったく同様に本発明の効果が得られる等各種の応用が可能である。
【００２２】
【発明の効果】
以上説明したように、本発明によれば、必要十分な過電流保護遮断能力を備えた、簡素で経済的な定電圧電源回路を提供することができ、特に電池駆動機器に応用することにより、その使用可能時間の延伸が図れる。
【図面の簡単な説明】
【図１】短絡保護回路の一例を示す回路図である。
【図２】短絡保護回路の他の例を示す回路図である。
【図３】ゲート電圧を一定とした時のｐＭＯＳトランジスタのソースドレイン間電圧とドレイン電流の関係を示す特性図である。
【図４】（ａ）従来の短絡保護回路の遮断特性の一例を示す特性図である。
（ｂ）従来の短絡保護回路の遮断特性の他の例を示す特性図である。
【図５】（ａ）一般のｎＭＯＳトランジスタの形成を示す断面図である。
（ｂ）本発明のしきい値電圧の低いｎＭＯＳトランジスタの形成の一例を示す断面図である。
【図６】従来の短絡保護回路の一例を示す回路図である。
【符号の説明】
１  出力端子
Ｐ１  出力ｐＭＯＳトランジスタ
Ｐ２  分流ｐＭＯＳトランジスタ
Ｐ３  過電流遮断ｐＭＯＳトランジスタ
Ｎ１  過電流検知ｎＭＯＳトランジスタ
ＯＰ１  誤差増幅器
Ｒ１、Ｒ２  分圧抵抗
Ｒ３  過電流検知抵抗
Ｒ４  過電流信号出力抵抗
ＶＤＤ  電源
【図１】
0004225615.tif 000002
【図２】
0004225615.tif 000003
【図３】
0004225615.tif 000004
【図４】
0004225615.tif 000005
【図５】
0004225615.tif 000006
【図６】
0004225615.tif 000007