(57)【特許請求の範囲】
【請求項１】
メモリセル領域とロジック回路領域を有する半導体装置の製造方法であって、
半導体基板の第１チャネル領域上に第１ゲート酸化膜を介して第１ゲート電極と、第２チャネル領域上に第２ゲート酸化膜を介して第２ゲート電極をそれぞれ形成する工程と、
前記第１チャネル領域を挟むように間隔を隔てて一対の第１および第２ソースまたはドレイン領域と、前記第２チャネル領域を挟むように間隔を隔てて一対の第３および第４ソースまたはドレイン領域を形成する工程と、
前記第１および第２ゲート電極を覆うように、前記半導体基板全面に第１シリコン窒化膜を形成する工程と、
前記第１シリコン窒化膜を異方性エッチングすることにより、前記第１および第２ゲート電極側壁にサイドウォールを形成する工程と、
前記第１および第２ゲート電極を覆うように、前記半導体基板全面に耐シリサイド膜を形成し、前記第２ゲート電極上を含む前記ロジック回路領域の前記耐シリサイド膜を除去する工程と、
前記耐シリサイド膜を除去後、前記ロジック回路領域上の前記第３および第４ソースまたはドレイン領域上、前記第２のゲート電極上にシリサイドを形成する工程と、
前記シリサイドを形成後、前記半導体基板上に第２シリコン窒化膜を形成する工程と、
前記第２シリコン窒化膜上に第１層間絶縁膜を形成する工程と、
前記第１および第２ソースまたはドレイン領域上部の前記第１層間絶縁膜、前記第２シリコン窒化膜、前記耐シリサイド膜をエッチングすることにより、前記第１および第２ソースまたはドレイン領域に達する第１、第２開口を形成する工程と、
前記第１、第２開口に、第１、第２コンタクトプラグを形成する工程と、
前記第１、第２コンタクトプラグを形成後、前記第１層間絶縁膜上の前記メモリセル領域に前記第２シリコン窒化膜よりも厚い第３シリコン窒化膜を形成する工程と、
前記第３シリコン窒化膜上および前記第１層間絶縁膜上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜と前記第３シリコン窒化膜をエッチングすることにより、前記第１コンタクトプラグに達する第３開口を形成する工程と、
前記第３開口に、キャパシタ部を形成する工程と、
前記キャパシタ部を覆うように、前記第２層間絶縁膜上に第３層間絶縁膜を形成する工程と、
前記第３シリコン窒化膜、前記第２および第３層間絶縁膜をエッチングすることにより、前記第２コンタクトプラグに達する第４開口と、前記第１、第２、第３層間絶縁膜および前記第２シリコン窒化膜をエッチングすることにより、前記第３のソースまたはドレイン領域に達する第５開口とを一緒に形成する工程と、
前記第４、第５開口に第３、第４コンタクトプラグを形成する工程と、
前記第３層間絶縁膜上で前記メモリセル領域においてはビット線、前記ロジック回路領域においては金属配線を形成する工程を備えた半導体装置の製造方法。
【請求項２】
メモリセル領域とロジック回路領域を有する半導体装置の製造方法であって、
半導体基板の第１チャネル領域上に第１ゲート酸化膜を介して、第１ゲート電極と、第２チャネル領域上に第２ゲート酸化膜を介して第２ゲート電極をそれぞれ形成する工程と、
前記第１チャネル領域を挟むように間隔を隔てて一対の第１および第２ソースまたはドレイン領域と、前記第２チャネル領域を挟むように間隔を隔てて一対の第３および第４ソースまたはドレイン領域を形成する工程と、
前記第１および第２ゲート電極を覆うように、前記半導体基板全面に第１シリコン窒化膜を形成する工程と、
前記第１シリコン窒化膜を異方性エッチングすることにより、前記第１および第２ゲート電極側壁にサイドウォールを形成する工程と、
前記第１および第２ゲート電極を覆うように、前記半導体基板前面に耐シリサイド膜を形成し、前記第２ゲート電極上を含む前記ロジック回路領域の前記耐シリサイド膜を除去する工程と、
前記ロジック回路領域上の前記第３および第４ソースまたはドレイン領域上、前記第２ゲート電極上にシリサイドを形成する工程と、
前記シリサイドを形成後、前記メモリセル領域の前記耐シリサイド膜を除去する工程と、
前記半導体基板上に第２シリコン窒化膜を形成する工程と、
前記第２シリコン窒化膜上に第１層間膜絶縁膜を形成する工程と、
前記第１および第２ソースまたはドレイン領域上部の前記第１層間絶縁膜、前記第２シリコン窒化膜をエッチングすることにより、前記第１および第２ソースまたはドレイン領域に達する第１、第２開口を形成する工程と、
前記第１、第２開口に、第１、第２コンタクトプラグを形成する工程と、
前記第１層間絶縁膜上の前記メモリセル領域に第３シリコン窒化膜を形成する工程と、
前記第３シリコン窒化膜上および前記層間絶縁膜上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜と前記第３シリコン窒化膜をエッチングすることにより、前記第１コンタクトプラグに達する第３開口を形成する工程と、
前記第３開口に、キャパシタ部を形成する工程と、
前記キャパシタ部を覆うように、前記第２層間絶縁膜上に第３層間絶縁膜を形成する工程と、
前記第３シリコン窒化膜、前記第２および第３層間絶縁膜をエッチングすることにより、前記第２コンタクトプラグに達する第４開口と、前記第１、第２、第３層間絶縁膜および、前記第２シリコン窒化膜をエッチングすることにより、前記第３ソースまたはドレイン領域に達する第５開口を形成する工程と、
前記第４、第５開口に第３、第４コンタクトプラグを形成する工程と、
前記第３層間絶縁膜上で、前記メモリセル領域においてはビット線、前記ロジック回路領域においては金属配線を同時に形成する工程を備えた半導体装置の製造方法。
【請求項３】
メモリセル領域とロジック回路領域を有する半導体装置の製造方法であって、
半導体基板の第１チャネル領域上に第１ゲート酸化膜を介して第１ゲート電極と、第２チャネル領域上に第２ゲート酸化膜を介して第２ゲート電極をそれぞれ形成する工程と、
前記第１チャネル領域を挟むように間隔を隔てて一対の第１および第２ソースまたはドレイン領域と、前記第２チャネル領域を挟むように間隔を隔てて一対の第３および第４ソースまたはドレイン領域を形成する工程と、
前記第１および第２ゲート電極を覆うように、前記半導体基板全面に第１シリコン窒化膜を形成する工程と、
前記第１シリコン窒化膜を異方性エッチングすることにより、前記第１および第２ゲート電極側壁にサイドウォールを形成する工程と、
前記メモリセル領域上の前記第１および第２ソースまたはドレイン領域上、前記第１ゲート電極上と、前記ロジック回路領域上の前記第３および第４ソースまたはドレイン領域上、前記第２ゲート電極上にシリサイドを形成する工程と、
前記シリサイドを形成後、前記半導体基板上に第２シリコン窒化膜を形成する工程と、
前記第２シリコン窒化膜上に第１層間絶縁膜を形成する工程と、
前記第１および第２ソースまたはドレイン領域上部の前記第１層間絶縁膜および前記第２シリコン窒化膜をエッチングすることにより、前記第１および第２ソースまたはドレイン領域に達する第１、第２開口を形成する工程と、
前記第１、第２開口に第１、第２コンタクトプラグを形成する工程と、
前記第１、第２コンタクトプラグを形成後、前記第１層間絶縁膜上の前記メモリセル領域上に、前記第２シリコン窒化膜よりも厚い第３シリコン窒化膜を形成する工程と、
前記第３シリコン窒化膜上および前記第１層間絶縁膜上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜と前記第３シリコン窒化膜をエッチングすることにより、前記第１コンタクトプラグに達する第３開口を形成する工程と、
前記第３開口に、キャパシタ部を形成する工程と、
前記キャパシタ部を覆うように、前記第２層間絶縁膜上に第３層間絶縁膜を形成する工程と、
前記第３シリコン窒化膜、前記第２および第３層間絶縁膜をエッチングすることにより、前記第２コンタクトプラグに達する第４開口と、前記第１、第２、第３層間絶縁膜および前記第２シリコン窒化膜をエッチングすることにより、前記第３ソースまたはドレイン領域に達する第５開口とを一緒に形成する工程と、
前記第４および第５開口に第３、第４コンタクトプラグを形成する工程と、
前記第３層間絶縁膜上で、前記メモリセル領域においてはビット線、前記ロジック回路領域においては金属配線を形成する工程を備えた半導体装置の製造方法。
【請求項４】
メモリセル領域とロジック回路領域を有する半導体装置の製造方法であって、
半導体基板の第１チャネル領域上に第１ゲート酸化膜を介して第１ゲート電極と、第２チャネル領域上に第２ゲート酸化膜を介して第２ゲート電極をそれぞれ形成する工程と、
前記第１チャネル領域を挟むように間隔を隔てて一対の第１および第２ソースまたはドレイン領域と、前記第２チャネル領域を挟むように間隔を隔てて一対の第３および第４ソースまたはドレイン領域を形成する工程と、
前記第１および第２ゲート電極を覆うように、前記半導体基板全面に第１シリコン窒化膜を形成する工程と、
前記第１シリコン窒化膜を異方性エッチングすることにより、前記第１および第２ゲート電極側壁にサイドウォールを形成する工程と、
前記メモリセル領域上の前記第１および第２ソースまたはドレイン領域上、前記第１ゲート電極上と、前記ロジック回路領域上の前記第３および第４ソースまたはドレイン領域上、前記第２ゲート電極上にシリサイドを形成する工程と、
前記シリサイドを形成後、前記半導体基板上に第２シリコン窒化膜を形成する工程と、
前記第２シリコン窒化膜上に第１層間絶縁膜を形成する工程と、
前記第１、第２、第３ソースまたはドレイン領域上部の前記第１層間絶縁膜および前記第２シリコン窒化膜をエッチングすることにより、前記第１、第２、第３ソースまたはドレイン領域に達する第１、第２、第３開口を形成する工程と、
前記第１、第２、第３開口に、第１、第２、第３コンタクトプラグを形成する工程と、
前記第１、第２、第３コンタクトプラグを形成後、前記第１層間絶縁膜上部全面に第３シリコン窒化膜を形成する工程と、
前記第３シリコン窒化膜上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜と前記第３シリコン窒化膜をエッチングすることにより、前記第１コンタクトプラグ上に達する第４開口を形成する工程と、
前記第４開口に、キャパシタ部を形成する工程と、
前記キャパシタ部を覆うように、前記第２層間絶縁膜上に第３層間絶縁膜を形成する工程と、
前記第３シリコン窒化膜、前記第２および第３層間絶縁膜をエッチングすることにより、前記第２、第３コンタクトプラグにそれぞれ達する第５、第６開口を形成する工程と、
前記第５および第６開口に第４、第５コンタクトプラグを形成する工程と、
前記第３層間絶縁膜上で、前記メモリセル上においてはビット線、前記ロジック回路領域においては金属配線を形成する工程を備えた半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特に、ＣＵＢ(Capacitor Under Bit Line)構造のメモリセルを有するＤＲＡＭ(Dynamic Random Access Memory)とDual GateサリサイドＣＭＯＳトランジスタを有するLogic回路とを同一シリコン基板上に形成する半導体装置（embedded DRAM：以下ＤＲＡＭ混載デバイスと記載する）の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体デバイスには微細化・高集積化、小型化・軽量化などさまざまな機能が要求されている。従って、その要求を満足させるため、半導体デバイスにはさまざまなデバイスを１チップ化することが求められている。その代表的な例としては、ＤＲＡＭ等のメモリデバイスとロジックデバイスを同一の半導体基板上に形成して、１チップ化するものである。
【０００３】
以下図４４〜図５４を参照して、従来のembedded DRAMの製造方法について説明する。図４４〜図５４において、左側はメモリセル領域を示し、右側はロジック回路領域を示す。
まず、図４４に示すように、半導体基板101上にトレンチ分離酸化膜102を形成する。その後、メモリセル領域において、Ｐ（リン）等のＮ型不純物イオンを注入し、下面分離層Bottom N Well層を形成する。次に、ロジック回路領域をフォトレジスト(図示せず)で覆い、ボロン（Ｂ）等のＰ型不純物を注入し、メモリセル領域にP-Well領域を形成する。また、ロジック回路領域においても、ボロン（Ｂ）等のＰ型不純物を注入しP-Well領域を形成する。ロジック回路領域においてはＰＭＯＳ形成のため、N-Well領域も形成される（図示せず）。
【０００４】
次に、ゲート酸化膜103を例えば熱酸化法で形成する。その後、多結晶シリコン104とタングステンシリサイド105からなるゲート電極を積層する。その上にＴＥＯＳ(Tetra Ethyl Ortho Silicate Glass)等のシリコン酸化膜106とシリコン窒化膜107を積層する。シリコン酸化膜106、シリコン窒化膜107は、ゲート電極形成時のエッチングマスク及びゲート電極間に落とすセルフアラインコンタクト形成時のエッチングストッパーである。その後、半導体基板101中に不純物の注入をおこない、トランジスタのソース／ドレイン領域108a、109aを形成する。
【０００５】
次に、図４５に示すように、シリコン窒化膜を成膜して、異方性エッチングをおこなう。これにより、ゲート電極側壁部にサイドウォールスペーサーシリコン窒化膜110を形成する。そして、ロジック回路領域において、サイドウォールスペーサーシリコン窒化膜110越しに不純物を注入することにより、ソース／ドレイン領域109ｂを形成し、ＬＤＤ(Lightly Doped Drain)構造を形成する。
【０００６】
次に、図４６に示すように、薄いシリコン窒化膜（図示せず）を敷いた上にＢＰＴＥＯＳ(Boro Phospho Tetra Ethyl Ortho Silicate Glass)等の層間絶縁膜１１１を積層する。そして、メモリセル領域のゲート電極間にセルフアラインコンタクト(Self Alignment Contact:以下SACと記載する)法にてコンタクトホールを形成し多結晶シリコンで充填する。これにより多結晶シリコンプラグ112を形成する。
【０００７】
そして、図４７に示すように、層間絶縁膜111上にＴＥＯＳ等の層間絶縁膜113を成膜する。その後、ロジック回路領域において、ソース／ドレイン領域109に達するコンタクトホールを形成し、窒化チタンとタングステンからなる膜１１４で充填し、パターニングをおこなってビット線コンタクトを形成する。メモリセル領域についても同様に、多結晶シリコンプラグ112に達するビット線コンタクトを形成する（図示せず）
次に図４８に示すように、ＴＥＯＳ等の層間絶縁膜１１５を成膜した後に、多結晶シリコンプラグ１１２の一部に達するホールを形成し、シリコン窒化膜サイドウォールスペーサー116及び多結晶シリコン117で充填し、ストレージノードコンタクト118を形成する。
【０００８】
次に、図４９に示すように、シリコン窒化膜118を敷いた上に、ＢＰＴＥＯＳ等の層間絶縁膜120を積層してＣＭＰ研磨による平坦化処理をおこなう。シリコン窒化膜118はエッチングストッパーである。ストレージノードコンタクト118の一部に到達する抜き円筒キャパシタ開口部121を形成する。このとき、１回目のエッチングはシリコン窒化膜119上で止まるように設定されており、２回目のエッチングでシリコン窒化膜119を開口する。
【０００９】
そして図５０に示すように、抜き円筒キャパシタ開口部121表面を含む主表面上に多結晶シリコン膜を成膜し粗面化処理をおこない、表面積を増大させる。そして、抜き円筒キャパシタ開口部121をフォトレジストで覆った状態で、多結晶シリコンを異方性エッチングすることにより、抜き円筒キャパシタ開口部121内部にのみ多結晶シリコンを残す。これによりキャパシタ下部電極122が完成する。
【００１０】
次に、図５１に示すように、抜き円筒キャパシタ開口部121表面を含む主表面上にキャパシタ誘電体膜として、例えば五酸化タンタル(図示せず)を形成する。次いで、例えば窒化チタンを含む膜を成膜した後、フォトレジストを用いてパターニングすることによりキャパシタ上部電極123を形成する。
【００１１】
そして、図５２に示すように、このキャパシタ上部電極123上にプラズマＴＥＯＳ等の層間絶縁膜124を成膜した後、ロジック回路領域において、ビット線コンタクト114表面を露出するコンタクトホール125を開口する。
その後、図５３に示すように、コンタクトホール125をバリアメタルとしての窒化チタン126とタングステン127により充填する。
そして、図５４に示すように、その上に窒化チタン128a、128bにより上下を挟まれたアルミ配線129を形成する。
以上が、従来の技術を用いて形成される半導体装置の製造方法の一例である。
【００１２】
【発明が解決しようとする課題】
従来技術の問題点について図５４を参照して説明する。近年のＤＲＡＭセル面積の大幅な縮小に伴ってメモリセル領域のゲート電極間に落とすコンタクトホールは、エッチングストッパーであるシリコン窒化膜107を用いたセルフアラインコンタクト方式を採用している。この場合、ゲート電極上部がシリコン窒化膜107等で覆われているために、ロジック回路領域にもシリコン窒化膜107が形成される。これにより、ロジック回路領域のＭＯＳトランジスタの高集積化及び高性能化を目的としたゲート電極上のコバルトシリサイド化が困難である。
【００１３】
従って、ゲート電極の構造を多結晶シリコン104とタングステンシリサイド105の積層構造として低抵抗化を図っている。しかし、この構造ではコバルトシリサイド化した場合に比べて抵抗値が高く、ロジック回路領域におけるＭＯＳトランジスタの高集積化及び高性能化が劣ってしまう。
本発明では、メモリセルと高集積かつ高性能のロジックトランジスタを要するembedded DRAMに対して、ロジック回路に用いるＣＭＯＳトランジスタのゲート電極上およびソース／ドレイン領域をコバルトシリサイド化することができる半導体装置の製造方法を提供する。
【００１４】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、メモリセル領域とロジック回路領域を有する半導体装置の製造方法であって、
半導体基板の第１チャネル領域上に第１ゲート酸化膜を介して第１ゲート電極と、第２チャネル領域上に第２ゲート酸化膜を介して第２ゲート電極をそれぞれ形成する工程と、
前記第１チャネル領域を挟むように間隔を隔てて一対の第１および第２ソースまたはドレイン領域と、前記第２チャネル領域を挟むように間隔を隔てて一対の第３および第４ソースまたはドレイン領域を形成する工程と、
前記第１および第２ゲート電極を覆うように、前記半導体基板全面に第１シリコン窒化膜を形成する工程と、
前記第１シリコン窒化膜を異方性エッチングすることにより、前記第１および第２ゲート電極側壁にサイドウォールを形成する工程と、
前記第１および第２ゲート電極を覆うように、前記半導体基板全面に耐シリサイド膜を形成し、前記第２ゲート電極上を含む前記ロジック回路領域の前記耐シリサイド膜を除去する工程と、
前記耐シリサイド膜を除去後、前記ロジック回路領域上の前記第３および第４ソースまたはドレイン領域上、前記第２のゲート電極上にシリサイドを形成する工程と、
前記シリサイドを形成後、前記半導体基板上に第２シリコン窒化膜を形成する工程と、
前記第２シリコン窒化膜上に第１層間絶縁膜を形成する工程と、
前記第１および第２ソースまたはドレイン領域上部の前記第１層間絶縁膜、前記第２シリコン窒化膜、前記耐シリサイド膜をエッチングすることにより、前記第１および第２ソースまたはドレイン領域に達する第１、第２開口を形成する工程と、
前記第１、第２開口に、第１、第２コンタクトプラグを形成する工程と、
前記第１、第２コンタクトプラグを形成後、前記第１層間絶縁膜上の前記メモリセル領域に前記第２シリコン窒化膜よりも厚い第３シリコン窒化膜を形成する工程と、
前記第３シリコン窒化膜上および前記第１層間絶縁膜上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜と前記第３シリコン窒化膜をエッチングすることにより、前記第１コンタクトプラグに達する第３開口を形成する工程と、
前記第３開口に、キャパシタ部を形成する工程と、
前記キャパシタ部を覆うように、前記第２層間絶縁膜上に第３層間絶縁膜を形成する工程と、
前記第３シリコン窒化膜、前記第２および第３層間絶縁膜をエッチングすることにより、前記第２コンタクトプラグに達する第４開口と、前記第１、第２、第３層間絶縁膜および前記第２シリコン窒化膜をエッチングすることにより、前記第３のソースまたはドレイン領域に達する第５開口とを一緒に形成する工程と、
前記第４、第５開口に第３、第４コンタクトプラグを形成する工程と、
前記第３層間絶縁膜上で前記メモリセル領域においてはビット線、前記ロジック回路領域においては金属配線を形成する工程を備えたものである。
【００１８】
【発明の実施の形態】
以下、この実施の形態を図面に基づいて説明する。実施の形態を説明する断面模式図において、左側はメモリセル領域を示し、右側はロジック回路領域を示す。
実施の形態１．
以下図１〜図１３を参照して、実施の形態１におけるＤＲＡＭ混載デバイスの製造方法について説明する。
図１に示すように、まず半導体基板１に分離酸化膜2を形成する。そして、メモリセル領域において、フォトレジスト（図示せず）をマスクとしてリン（Ｐ）等のＮ型不純物を高エネルギー注入し、下面分離層Bottom N Well層を形成する。
次に、ロジック回路領域をフォトレジスト(図示せず)で覆い、ボロン（Ｂ）等のＰ型不純物を注入し、メモリセル領域にP-Well領域を形成する。また、ロジック回路領域においても、ボロン（Ｂ）等のＰ型不純物を注入しP-Well領域を形成する。ロジック回路領域においてはＰＭＯＳ形成のため、N-Well領域も形成される（図示せず）。
【００１９】
このように、トランジスタのウェル注入およびチャネル注入が完了した後、半導体基板１上にゲート酸化膜３を熱酸化法等で形成する。このゲート酸化膜３上に、多結晶シリコン膜とＴＥＯＳ等のシリコン酸化膜４を形成しパターニングを行う。多結晶シリコン膜はゲート電極であり、ＴＥＯＳ等のシリコン酸化膜４は、ゲート電極4形成時のエッチングマスクである。そして、リン（Ｐ）等のＮ型不純物をイオン注入法にて注入し、低濃度不純物層（Ｎ−層）ソース／ドレイン領域6a、7aを形成する。
次に、図２に示すように、シリコン窒化膜を成膜して異方性エッチングすることにより、ゲート電極4の側壁部にサイドウォールスペーサーシリコン窒化膜8を形成する。さらに、ロジック回路領域において、ヒ素（Ａｓ）等のＮ型不純物をサイドウォールスペーサー窒化膜８越しにイオン注入し、高濃度不純物層（Ｎ+層）ソース／ドレイン領域７ｂを形成する。
【００２０】
図３に示すように、un-dopedシリケイトガラス膜9（以下ＵＳＧと記載する）を成膜し、レジストパターン10をマスクにエッチングをおこなう。そして、少なくともメモリセル領域を除く領域のソース／ドレイン領域7a、7b上に形成されたＵＳＧと、ゲート電極4上に形成されたＵＳＧ及びシリコン酸化膜5を除去する。ＵＳＧは、耐コバルトシリサイド化反応膜として作用する。
そして、図４に示すように、コバルトをスパッタ法によりウエハ全面に成膜してランプアニール等の熱処理を行うことにより、ＵＳＧに覆われていない領域のソース／ドレイン領域7a、7b上及びゲート電極4上に低抵抗であるコバルトシリサイド膜１１が形成される。
【００２１】
その後、図５に示すように、シリコン窒化膜１２を敷いた上にＢＰＴＥＯＳ等の層間絶縁膜１３を積層した後、熱処理によるの平坦化を行う。シリコン窒化膜１２は、ロジック回路領域のコンタクト開口時のエッチングストッパー膜として作用する。
そして、図６に示すように、メモリセル領域のゲート電極4間に、半導体基板１に達するコンタクトホールを形成し多結晶シリコンで充填する。これにより多結晶シリコンプラグ１４を形成する。なお、このコンタクトホール形成においては、ゲート電極に対してセルフアライン構造であるＳＡＣ法は採用していない。
【００２２】
図７に示すように、層間絶縁膜１３上にメモリセル領域全体を覆うように、シリコン窒化膜１５を形成する。このシリコン窒化膜１５は、多結晶シリコンプラグ１４上に後の工程で形成されるコンタクトホール形成時のエッチングストッパー膜として作用する。また、シリコン窒化膜１５はシリコン窒化膜１２に比べて膜厚を厚めに設定する。
【００２３】
さらに図８に示すように、ＢＰＴＥＯＳ等の層間絶縁膜１６を積層し、ＣＭＰ研磨法による平坦化をおこなう。そして、シリコン窒化膜15をエッチングストッパーとして層間絶縁膜１６をエッチングし、開口部を形成する。さらにシリコン窒化膜１５をエッチングすることにより、多結晶シリコンプラグ１４上の一部に到達する抜き円筒キャパシタ開口部１７を完成させる。
【００２４】
そして、図９に示すように、抜き円筒キャパシタ開口部１７表面を含む層間絶縁膜１６表面上に、多結晶シリコン膜を成膜した後、表面処理を行って表面積を増大させる。そして、抜き円筒キャパシタ開口部１７をフォトレジストで覆った状態で多結晶シリコン膜を異方性エッチングすることにより、抜き円筒キャパシタ開口部１７内部にのみ多結晶シリコン膜が残存する。これによりキャパシタ下部電極１８が完成する。
【００２５】
次に、図１０に示すように、抜き円筒キャパシタ開口部１７表面を含む表面上に例えば五酸化タンタル（図示せず）を形成する。そして、例えば窒化チタンを含む膜を成膜した後、フォトレジストを用いてパターニングする。五酸化タンタルはキャパシタ誘電体膜であり、窒化チタンを含む膜はキャパシタ上部電極１９である。
【００２６】
次に、図１１に示すように、キャパシタ上部電極１９上にプラズマＴＥＯＳ等の層間絶縁膜２０を成膜し、ＣＭＰ研磨法による平坦化を行なう。そして、メモリセル領域の多結晶シリコンプラグ14及びキャパシタ上部電極１８（図示せず）並びにロジック回路領域のソース／ドレイン領域7a、7bおよびゲート電極上（図示せず）に達するコンタクトホールを開口する。
【００２７】
この時、１回目のエッチングはメモリセル領域ではシリコン窒化膜１５中、ロジック回路領域ではシリコン窒化膜１２中で止まるように設定されており、２回目のエッチングでシリコン窒化膜１２、１５を開口する。従って、より高い位置にあるシリコン窒化膜１５はシリコン窒化膜１2よりエッチング量が多くなるため膜厚を厚めに設定しておく。
【００２８】
その後、図１２に示すように、コンタクトホール２1をバリアメタルとしての窒化チタン２２とタングステン２３等の金属で充填し、金属プラグを形成する。
その後、図１３に示すように、窒化チタン24a、24bにより上下を挟まれたアルミニウムを形成し、パターニングをおこなう。これにより、メモリセル領域にビット線が形成される。また、ロジック回路領域にはアルミ配線が形成される。このようにして形成された半導体装置は、キャパシタ部がビット線２５の下に配置されるＣＵＢ(Capacitor Under Bit-line)構造である。
【００２９】
実施の形態１によれば、図１３に示すように、ロジック回路領域のトランジスタのソース／ドレイン領域7a、7bとゲート電極4上にコバルトシリサイド膜１１を形成することにより、ロジック回路の高性能化及び高集積化が可能となる。
メモリセル領域は、ＣＵＢ構造を採用することによりビット線をロジック回路領域のアルミ配線と同一レイヤで形成するため工程数の削減が可能となる。
【００３０】
実施の形態２．
次に、実施の形態２における半導体装置の製造方法について、図１４〜図２３を参照して説明する。実施の形態２では、図１４に示す構造までの製造方法は、実施の形態１の図４までの製造方法と同一である。その後、実施の形態２では、図１４に示すように、コバルトシリサイド膜１１が形成されたロジック回路領域をフォトレジストパターン２６で覆った状態で、フッ酸等を用いて残存しているＵＳＧ９の全てを除去する。
【００３１】
そして、図１５に示すように、シリコン窒化膜１２を形成した上に、ＢＰＴＥＯＳ等の層間絶縁膜１３を積層した後、熱処理より層間絶縁膜１３の平坦化を行う。シリコン窒化膜１２は、ロジック回路領域におけるコンタクト開口時のエッチングストッパー膜として作用する。
【００３２】
次に図１６に示すように、メモリセル領域のゲート電極４間に、半導体基板１に達するコンタクトホールを形成し、多結晶シリコンで充填することにより、多結晶シリコンプラグ14を形成する。
【００３３】
そして、図１７に示すように、層間絶縁膜１３上にメモリセル領域全体を覆うように、シリコン窒化膜１５を形成する。このシリコン窒化膜１５は、多結晶シリコンプラグ１４上に後の工程で形成されるコンタクトホール形成時のエッチングストッパー膜として作用する。また、シリコン窒化膜１５はシリコン窒化膜１２に比べて膜厚を厚めに設定する。
【００３４】
さらに図１８に示すように、ＢＰＴＥＯＳ等の層間絶縁膜１６を積層し、ＣＭＰ研磨法による平坦化をおこなう。そして、シリコン窒化膜15をエッチングストッパーとして層間絶縁膜１６をエッチングし、開口部を形成する。さらにシリコン窒化膜１５をエッチングすることにより、多結晶シリコンプラグ１４上の一部に到達する抜き円筒キャパシタ開口部１７を完成させる。
【００３５】
そして、図１９に示すように、抜き円筒キャパシタ開口部１７表面を含む層間絶縁膜１６表面上に、多結晶シリコン膜を成膜した後、表面処理を行って表面積を増大させる。そして、抜き円筒キャパシタ開口部１７をフォトレジストで覆った状態で多結晶シリコン膜を異方性エッチングすることにより、抜き円筒キャパシタ開口部１７内部にのみ多結晶シリコン膜が残存する。これによりキャパシタ下部電極１８が完成する。
【００３６】
次に、図２０に示すように、抜き円筒キャパシタ開口部１７表面を含む表面上に例えば五酸化タンタル（図示せず）を形成する。そして、例えば窒化チタンを含む膜を成膜した後、フォトレジストを用いてパターニングする。五酸化タンタルはキャパシタ誘電体膜であり、窒化チタンを含む膜はキャパシタ上部電極１９である。
【００３７】
次に、図２１に示すように、キャパシタ上部電極１９上にプラズマＴＥＯＳ等の層間絶縁膜２０を成膜し、ＣＭＰ研磨法による平坦化を行なう。そして、メモリセル領域の多結晶シリコンプラグ14及びキャパシタ上部電極１８（図示せず）並びにロジック回路領域のソース／ドレイン領域7a、7bおよびゲート電極上（図示せず）に達するコンタクトホールを開口する。
【００３８】
この時、１回目のエッチングはメモリセル領域ではシリコン窒化膜１５中、ロジック回路領域ではシリコン窒化膜１２中で止まるように設定されており、２回目のエッチングでシリコン窒化膜１２、１５を開口する。従って、より高い位置にあるシリコン窒化膜１５はシリコン窒化膜１2よりエッチング量が多くなるため膜厚を厚めに設定しておく。
【００３９】
その後、図２２に示すように、コンタクトホール２1をバリアメタルとしての窒化チタン２２とタングステン２３等の金属で充填し、金属プラグを形成する。
その後、図２３に示すように、窒化チタン24a、24bにより上下を挟まれたアルミニウムを形成し、パターニングをおこなう。これにより、メモリセル領域にビット線が形成される。また、ロジック回路領域にはアルミ配線が形成される。このようにして形成された半導体装置は、キャパシタ部がビット線２５の下に配置されるＣＵＢ(Capacitor Under Bit-line)構造である。
【００４０】
実施の形態2によれば、実施の形態１と同様の効果が得られる。さらに、メモリセル領域において、耐コバルトシリサイド化反応膜であるＵＳＧ９を除去することにより、メモリセル領域とロジック回路領域の相対段差が低減され、上層レイヤの写真製版マージンが向上するので歩留まりが向上する。
またさらに、メモリセル領域の耐コバルトシリサイド化反応膜ＵＳＧ９には、図４の工程における処理で未反応のコバルトが少量ながら残存する。これがメモリセル領域のゲート電極間コンタクトホール形成時に触媒として作用することにより、増殖エッチングを起こし半導体基板１を大きく抉り、歩留まりが低下するというトラブルを発生することがあった。しかし、実施の形態２においては、メモリセル領域のＵＳＧ９を除去しているため、歩留まり低下をさらに防ぐことができる。
【００４１】
実施の形態３．
次に、実施の形態３における半導体装置の製造方法について、図２４〜図３５を参照して説明する。実施の形態３では、図２４に示す構造までの製造方法は、実施の形態１の図２までの製造方法と同一である。その後、実施の形態３では、図２４に示すように、メモリセル領域において、ヒ素（Ａｓ）等のＮ型不純物をサイドウォールスペーサー窒化膜８越しにイオン注入し、高濃度不純物層（Ｎ+層）ソース／ドレイン領域6ｂを形成する。
【００４２】
メモリセル領域の高濃度不純物層6ｂは低濃度不純物層７aよりも深い領域に形成される。それは、コバルトシリサイド膜１1が半導体基板１上に形成されることによる接合リークの増加を抑えるためである。
また、メモリセル領域の高濃度不純物層6ｂは、ロジック回路領域の高濃度不純物層７ｂに比べて低濃度に設定される。それは、あまり濃度が高すぎるとチャネル方向のリーク電流が増加することにより、メモリセル電化保持特性（Refresh特性）が劣化するためである。
【００４３】
次に図２５に示すように、フッ酸等を用いて、ゲート電極４上のシリコン酸化膜５を除去する。そして、図２６に示すように、コバルトをスパッタ法により半導体基板１全面に成膜し、ランプアニール等の熱処理を行う。これにより、ソース／ドレイン領域６（6a、6b）、７（7a、7b）上およびゲート電極４上に低抵抗のコバルトシリサイド膜１１が形成される。
【００４４】
その後、図２７に示すように、シリコン窒化膜１２を形成した上に、ＢＰＴＥＯＳ等の層間絶縁膜１３を積層した後、熱処理より層間絶縁膜１３の平坦化を行う。シリコン窒化膜１２は、ロジック回路領域におけるコンタクト開口時のエッチングストッパー膜として作用する。
【００４５】
次に図２８に示すように、メモリセル領域のトランジスタのソース／ドレイン領域6a、6bに達するコンタクトホールを形成する。そして、コンタクトホール内部に窒化チタン等のバリアメタル２７とチタンやタングステン等の高融点金属プラグ２８を形成する。
【００４６】
そして、図２９に示すように、層間絶縁膜１３上にメモリセル領域全体を覆うように、シリコン窒化膜１５を形成する。このシリコン窒化膜１５は、後工程のコンタクトホール形成時のエッチングストッパー膜として作用する。また、シリコン窒化膜１５はシリコン窒化膜１２に比べて膜厚を厚めに設定する。
【００４７】
さらに図３０に示すように、ＢＰＴＥＯＳ等の層間絶縁膜１６を積層し、ＣＭＰ研磨法による平坦化をおこなう。そして、シリコン窒化膜15をエッチングストッパーとして層間絶縁膜１６をエッチングし、開口部を形成する。さらにシリコン窒化膜１５をエッチングすることにより、高融点金属プラグ２８上の一部に到達する抜き円筒キャパシタ開口部１７を完成させる。
【００４８】
そして、図３１に示すように、抜き円筒キャパシタ開口部１７表面を含む層間絶縁膜１６表面上に、ルテニウム等の高融点金属を含む膜を成膜する。そして、抜き円筒キャパシタ開口部１７をフォトレジスト(図示せず)で覆った状態で高融点金属を含む膜を異方性エッチングすることにより、抜き円筒キャパシタ開口部１７内部にのみルテニウム等の高融点金属を含む膜を残存させる。これによりキャパシタ下部電極２９が完成する。
【００４９】
次に、図３２に示すように、抜き円筒キャパシタ開口部１７表面を含む表面上に例えば五酸化タンタル（図示せず）と例えばルテニウム等の高融点金属を含む膜を形成する。そして、フォトレジストを用いてパターニングする。五酸化タンタルはキャパシタ誘電体膜３０であり、ルテニウム等の高融点金属膜はキャパシタ上部電極３１である。
【００５０】
次に、図３３に示すように、キャパシタ上部電極３１上にプラズマＴＥＯＳ等の層間絶縁膜２０を成膜し、ＣＭＰ研磨法による平坦化を行なう。そして、メモリセル領域の高融点金属プラグ２８及びキャパシタ上部電極（図示せず）並びにロジック回路領域のソース／ドレイン領域7a、7bおよびゲート電極上（図示せず）に達するコンタクトホール２１を開口する。
【００５１】
この時、１回目のエッチングはメモリセル領域ではシリコン窒化膜１５中、ロジック回路領域ではシリコン窒化膜１２中で止まるように設定されており、２回目のエッチングでシリコン窒化膜１２、１５を開口する。従って、より高い位置にあるシリコン窒化膜１５はシリコン窒化膜１2よりエッチング量が多くなるため膜厚を厚めに設定しておく。
【００５２】
その後、図３４に示すように、コンタクトホール２1をバリアメタルとしての窒化チタン２２とタングステン２３等の金属で充填し、金属プラグを形成する。
その後、図３５に示すように、窒化チタン24a、24bにより上下を挟まれたアルミニウムを形成し、パターニングをおこなう。これにより、メモリセル領域にビット線が形成される。また、ロジック回路領域にはアルミ配線が形成される。このようにして形成された半導体装置は、キャパシタ部がビット線２５の下に配置されるＣＵＢ(Capacitor Under Bit-line)構造である。
【００５３】
実施の形態３によれば、実施の形態１と同様の効果が得られる。また、メモリセル領域を含めて全てのトランジスタについて、ソース／ドレイン領域６、７上およびゲート電極4上に低抵抗のコバルトシリサイド膜１１を形成することにより、耐コバルトシリサイド膜ＵＳＧの形成が不要となるため、工程数の削減が可能となると共に、ソース／ドレイン領域およびゲート電極の抵抗が低減されるため、高速動作と高集積化が可能となる。
【００５４】
さらに、メモリセル領域のソース／ドレイン領域へのコンタクト内を窒化チタン等のバリアメタルとチタンやタングステン等の高融点金属プラグ２８で充填することにより、コンタクト抵抗の低減が可能である。
また、キャパシタ下部電極２９をルテニウム等の高融点金属を含む膜で形成することにより、多結晶シリコン電極時に問題となっていた空乏化による容量低下の影響を少なくすることができる。
【００５５】
実施の形態４．
次に、実施の形態４における半導体装置の製造方法について、図３６〜図４３を参照して説明する。実施の形態４では、図３６に示す構造までの製造方法は、実施の形態３の図２７までの製造方法と同一である。その後、実施の形態４では、図３６に示すように、メモリセル領域およびロジック回路領域のトランジスタのソース／ドレイン領域６、７とゲート電極（図示せず）に達するコンタクトホールを形成する。そして、コンタクトホール内部に窒化チタン等のバリアメタル２７とチタンやタングステン等の高融点金属プラグ２８で充填する。
【００５６】
続いて、図３７に示すように、シリコン窒化膜１５を層間絶縁膜１３上全面に形成する。シリコン窒化膜１５は、後工程のコンタクトホール形成時のエッチングストッパー膜として作用する。
さらに、図３８に示すように、ＢＰＴＥＯＳ等の層間絶縁膜１６を積層し、ＣＭＰ研磨法による平坦化をおこなう。そして、シリコン窒化膜15をエッチングストッパーとして層間絶縁膜１６をエッチングし、開口部を形成する。さらにシリコン窒化膜１５をエッチングすることにより、高融点金属プラグ２８上の一部に到達する抜き円筒キャパシタ開口部１７を完成させる。
【００５７】
そして、抜き円筒キャパシタ開口部１７表面を含む層間絶縁膜１６表面上に、ルテニウム等の高融点金属を含む膜を成膜する。そして、抜き円筒キャパシタ開口部１７をフォトレジスト（図示せず）で覆った状態で高融点金属を含む膜を異方性エッチングすることにより、抜き円筒キャパシタ開口部１７内部にのみにルテニウム等の高融点金属を含む膜を残存させる。これにより、キャパシタ下部電極２９が完成する。
【００５８】
次に、図４０に示すように、抜き円筒キャパシタ開口部１７表面を含む表面上に、五酸化タンタルと例えばルテニウム等の高融点金属を含む膜を形成する。そして、フォトレジストを用いてパターニングする。五酸化タンタルはキャパシタ誘電体膜３０であり、ルテニウム等の高融点金属膜はキャパシタ上部電極３１である。
【００５９】
そして、図４１に示すように、キャパシタ上部電極３１上にプラズマＴＥＯＳ等の層間絶縁膜２０を成膜し、ＣＭＰ研磨法による平坦化を行なう。そして、メモリセル領域の高融点金属プラグ２８及びキャパシタ上部電極（図示せず）並びにロジック回路領域のソース／ドレイン領域7a、7bおよびゲート電極上（図示せず）に達するコンタクトホール２１を開口する。
【００６０】
この時、１回目のエッチングはメモリセル領域ではシリコン窒化膜１５中で止まるように設定されており、２回目のエッチングでシリコン窒化膜１５を開口する。
その後、図４２に示すように、コンタクトホール２1をバリアメタルとしての窒化チタン２２とタングステン２３等の金属で充填し、金属プラグを形成する。
その後、図４３に示すように、窒化チタン24a、24bにより上下を挟まれたアルミニウムを形成し、パターニングをおこなう。これにより、メモリセル領域にビット線が形成される。また、ロジック回路領域にはアルミ配線が形成される。このようにして形成された半導体装置は、キャパシタ部がビット線２５の下に配置されるＣＵＢ(Capacitor Under Bit-line)構造である。
【００６１】
実施の形態４によれば、実施の形態３と同様の効果が得られる。また、エッチングストッパー窒化膜１５を全面に形成することにより、メモリセル領域とロジック回路領域の相対段差を減らすことが可能となり（図示せず）、上層レイヤの写真製版マージンが向上することで、歩留まりの向上に繋がる。
また、メモリセル領域のビット線コンタクトとロジック回路領域のコンタクトともに２層スタック構造をとっているため、半導体基板１へのエッチングダメージによるリーク電流の増加を抑制することができる。
【００６２】
【発明の効果】
以上のように、この発明に係る半導体装置の製造方法によれば、メモリセル領域とロジック回路領域を有する半導体装置の製造方法において、ロジック回路領域の第３および第４ソース／ドレイン領域と第２ゲート電極上にコバルトシリサイド膜を形成することにより、ロジック回路の高性能化及び高集積化が可能となる。
また、メモリセル領域において、キャパシタ部を形成する工程の後でビット線を形成するので、ロジック回路領域のアルミ配線と同一レイヤでメモリセル領域のビット線を形成できるため、工程数の削減が可能となる。
【００６３】
また、ロジック回路領域上の第３および第４ソース／ドレイン領域上、第２ゲート電極上にコバルトシリサイドを形成する工程の後に、メモリセル領域の耐コバルトシリサイド膜を除去する工程をさらに備えたので、メモリセル領域とロジック回路領域の相対段差が低減され、上層レイヤの写真製版マージンが向上し、歩留まりが向上する。
また、メモリセル領域の耐コバルトシリサイド膜を除去しているため、歩留まり低下をさらに防ぐことができる。
【００６４】
またさらに、メモリセル領域とロジック回路領域を有する半導体装置の製造方法において、メモリセル領域およびロジック回路領域上の全てのソース／ドレイン領域上およびゲート電極上に低抵抗のコバルトシリサイド膜を形成することにより、耐コバルトシリサイド膜の形成が不要となるため、工程数の削減が可能となると共に、ソース／ドレイン領域およびゲート電極の抵抗が低減されるため、高速動作と高集積化が可能となる。
【００６５】
さらにまた、半導体基板上の第１、第２、第３ソース／ドレイン領域への開口内を高融点金属プラグで充填することにより、コンタクト抵抗の低減が可能である。また、第３シリコン窒化膜を全面に形成することにより、メモリセル領域とロジック回路領域の相対段差を減らすことが可能となり、上層レイヤの写真製版マージンが向上するので歩留まりが向上する。
また、メモリセル領域のビット線コンタクト構造とロジック回路領域のコンタクトともに高融点金属プラグと金属プラグによる２層スタック構造をとっているため、半導体基板へのエッチングダメージによるリーク電流の増加を抑制することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１における半導体装置の製造方法を説明するための断面構造図である。
【図２】  この発明の実施の形態１における半導体装置の製造方法を説明するための断面構造図である。
【図３】  この発明の実施の形態１における半導体装置の製造方法を説明するための断面構造図である。
【図４】  この発明の実施の形態１における半導体装置の製造方法を説明するための断面構造図である。
【図５】  この発明の実施の形態１における半導体装置の製造方法を説明するための断面構造図である。
【図６】  この発明の実施の形態１における半導体装置の製造方法を説明するための断面構造図である。
【図７】  この発明の実施の形態１における半導体装置の製造方法を説明するための断面構造図である。
【図８】  この発明の実施の形態１における半導体装置の製造方法を説明するための断面構造図である。
【図９】  この発明の実施の形態１における半導体装置の製造方法を説明するための断面構造図である。
【図１０】  この発明の実施の形態１における半導体装置の製造方法を説明するための断面構造図である。
【図１１】  この発明の実施の形態１における半導体装置の製造方法を説明するための断面構造図である。
【図１２】  この発明の実施の形態１における半導体装置の製造方法を説明するための断面構造図である。
【図１３】  この発明の実施の形態１における半導体装置の製造方法を説明するための断面構造図である。
【図１４】  この発明の実施の形態２における半導体装置の製造方法を説明するための断面構造図である。
【図１５】  この発明の実施の形態２における半導体装置の製造方法を説明するための断面構造図である。
【図１６】  この発明の実施の形態２における半導体装置の製造方法を説明するための断面構造図である。
【図１７】  この発明の実施の形態２における半導体装置の製造方法を説明するための断面構造図である。
【図１８】  この発明の実施の形態２における半導体装置の製造方法を説明するための断面構造図である。
【図１９】  この発明の実施の形態２における半導体装置の製造方法を説明するための断面構造図である。
【図２０】  この発明の実施の形態２における半導体装置の製造方法を説明するための断面構造図である。
【図２１】  この発明の実施の形態２における半導体装置の製造方法を説明するための断面構造図である。
【図２２】  この発明の実施の形態２における半導体装置の製造方法を説明するための断面構造図である。
【図２３】  この発明の実施の形態２における半導体装置の製造方法を説明するための断面構造図である。
【図２４】  この発明の実施の形態３における半導体装置の製造方法を説明するための断面構造図である。
【図２５】  この発明の実施の形態３における半導体装置の製造方法を説明するための断面構造図である。
【図２６】  この発明の実施の形態３における半導体装置の製造方法を説明するための断面構造図である。
【図２７】  この発明の実施の形態３における半導体装置の製造方法を説明するための断面構造図である。
【図２８】  この発明の実施の形態３における半導体装置の製造方法を説明するための断面構造図である。
【図２９】  この発明の実施の形態３における半導体装置の製造方法を説明するための断面構造図である。
【図３０】  この発明の実施の形態３における半導体装置の製造方法を説明するための断面構造図である。
【図３１】  この発明の実施の形態３における半導体装置の製造方法を説明するための断面構造図である。
【図３２】  この発明の実施の形態３における半導体装置の製造方法を説明するための断面構造図である。
【図３３】  この発明の実施の形態３における半導体装置の製造方法を説明するための断面構造図である。
【図３４】  この発明の実施の形態３における半導体装置の製造方法を説明するための断面構造図である。
【図３５】  この発明の実施の形態３における半導体装置の製造方法を説明するための断面構造図である。
【図３６】  この発明の実施の形態４における半導体装置の製造方法を説明するための断面構造図である。
【図３７】  この発明の実施の形態４における半導体装置の製造方法を説明するための断面構造図である。
【図３８】  この発明の実施の形態４における半導体装置の製造方法を説明するための断面構造図である。
【図３９】  この発明の実施の形態４における半導体装置の製造方法を説明するための断面構造図である。
【図４０】  この発明の実施の形態４における半導体装置の製造方法を説明するための断面構造図である。
【図４１】  この発明の実施の形態４における半導体装置の製造方法を説明するための断面構造図である。
【図４２】  この発明の実施の形態４における半導体装置の製造方法を説明するための断面構造図である。
【図４３】  この発明の実施の形態４における半導体装置の製造方法を説明するための断面構造図である。
【図４４】  従来の半導体装置の製造方法を説明するための断面構造図である。
【図４５】  従来の半導体装置の製造方法を説明するための断面構造図である。
【図４６】  従来の半導体装置の製造方法を説明するための断面構造図である。
【図４７】  従来の半導体装置の製造方法を説明するための断面構造図である。
【図４８】  従来の半導体装置の製造方法を説明するための断面構造図である。
【図４９】  従来の半導体装置の製造方法を説明するための断面構造図である。
【図５０】  従来の半導体装置の製造方法を説明するための断面構造図である。
【図５１】  従来の半導体装置の製造方法を説明するための断面構造図である。
【図５２】  従来の半導体装置の製造方法を説明するための断面構造図である。
【図５３】  従来の半導体装置の製造方法を説明するための断面構造図である。
【図５４】  従来の半導体装置の製造方法を説明するための断面構造図である。
【符号の説明】
１  半導体基板、  ２  トレンチ分離酸化膜、  ３  ゲート酸化膜、  ４  ゲート電極、  ５  シリコン酸化膜、  ６  ソース／ドレイン領域、  ７  ソース／ドレイン領域、  ８  サイドウォールシリコン窒化膜、  ９  ＵＳＧ、  １０レジスト、  １１  コバルトシリサイド膜、  １２  シリコン窒化膜、  １３層間絶縁膜、  １４  多結晶シリコンプラグ、  １５  シリコン窒化膜、  １６  層間絶縁膜、  １７  抜き円筒キャパシタ開口部、  １８  キャパシタ下部電極、  １９  キャパシタ上部電極、  ２０  層間絶縁膜、  ２１  コンタクトホール、  ２２  バリアメタル、  ２３  タングステン、  ２４a,２４b  窒化チタン、  ２５  アルミ配線、  ２６  レジストパターン、  ２７  バリアメタル、  ２８  高融点金属プラグ、  ２９  キャパシタ下部電極、  ３０  キャパシタ誘電体膜、  ３１  キャパシタ上部電極。
【図１】
0004334811.tif 000002
【図２】
0004334811.tif 000003
【図３】
0004334811.tif 000004
【図４】
0004334811.tif 000005
【図５】
0004334811.tif 000006
【図６】
0004334811.tif 000007
【図７】
0004334811.tif 000008
【図８】
0004334811.tif 000009
【図９】
0004334811.tif 000010
【図１０】
0004334811.tif 000011
【図１１】
0004334811.tif 000012
【図１２】
0004334811.tif 000013
【図１３】
0004334811.tif 000014
【図１４】
0004334811.tif 000015
【図１５】
0004334811.tif 000016
【図１６】
0004334811.tif 000017
【図１７】
0004334811.tif 000018
【図１８】
0004334811.tif 000019
【図１９】
0004334811.tif 000020
【図２０】
0004334811.tif 000021
【図２１】
0004334811.tif 000022
【図２２】
0004334811.tif 000023
【図２３】
0004334811.tif 000024
【図２４】
0004334811.tif 000025
【図２５】
0004334811.tif 000026
【図２６】
0004334811.tif 000027
【図２７】
0004334811.tif 000028
【図２８】
0004334811.tif 000029
【図２９】
0004334811.tif 000030
【図３０】
0004334811.tif 000031
【図３１】
0004334811.tif 000032
【図３２】
0004334811.tif 000033
【図３３】
0004334811.tif 000034
【図３４】
0004334811.tif 000035
【図３５】
0004334811.tif 000036
【図３６】
0004334811.tif 000037
【図３７】
0004334811.tif 000038
【図３８】
0004334811.tif 000039
【図３９】
0004334811.tif 000040
【図４０】
0004334811.tif 000041
【図４１】
0004334811.tif 000042
【図４２】
0004334811.tif 000043
【図４３】
0004334811.tif 000044
【図４４】
0004334811.tif 000045
【図４５】
0004334811.tif 000046
【図４６】
0004334811.tif 000047
【図４７】
0004334811.tif 000048
【図４８】
0004334811.tif 000049
【図４９】
0004334811.tif 000050
【図５０】
0004334811.tif 000051
【図５１】
0004334811.tif 000052
【図５２】
0004334811.tif 000053
【図５３】
0004334811.tif 000054
【図５４】
0004334811.tif 000055