(57)【特許請求の範囲】
【請求項１】
互いに同一または近似したキャパシタンスする第１および第２のコンデンサと、前記第１および第２のコンデンサを電気的に並列接続するためのスイッチとを用いてディジタル信号をアナログ信号に変換するＤ／Ａ変換方法であって、
入力ディジタル信号のバイナリコードについて最下位ビットから最上位ビットまで１ビット毎に、対象ビットが第１の論理値を有するときは前記スイッチを開いた状態で前記第１のコンデンサを前記第１の論理値に対応する第１の基準電圧でチャージしてから前記スイッチを閉じて前記第１および第２のコンデンサ間で電荷を分配し、対象ビットが第２の論理値を有するときは前記スイッチを開いた状態で前記第２のコンデンサを前記第２の論理値に対応する第２の基準電圧でチャージしてから前記スイッチを閉じて前記第１および第２のコンデンサ間で電荷を分配し、前記最上位ビットにおける前記第１および第２のコンデンサ間の電荷分配の結果得られる前記第１または第２のコンデンサの充電電圧を前記入力ディジタル信号に対応する出力アナログ信号として出力するＤ／Ａ変換方法。
【請求項２】
第１の論理値に対応した第１の基準電位を与える第１の基準電圧端子と、
第２の論理値に対応した第２の基準電位を与える第２の基準電圧端子と、
第３の基準電位を与える第３の基準電圧端子と、
一方の電極が第１のスイッチを介して前記第１の基準電圧端子に電気的に接続され、他方の電極が前記第３の基準電圧端子に電気的に接続される第１のコンデンサと、
前記第１のコンデンサのキャパシタンスと同一または近似したキャパシタンスを有し、一方の電極が第２のスイッチを介して前記第２の基準電圧端子に電気的に接続されるとともに第３のスイッチを介して前記第１のコンデンサの一方の電極に電気的に接続され、他方の電極が前記第３の基準電圧端子に電気的に接続される第２のコンデンサと、
入力ディジタル信号のバイナリコードについて最下位ビットから最上位ビットまで１ビット毎に、対象ビットの論理値に応じて前記第３のスイッチをオフ状態にしたうえで前記第１のスイッチもしくは前記第２のスイッチのいずれかをオン状態にして前記第１のコンデンサもしくは前記第２のコンデンサのいずれかを前記第１の基準電位もしくは前記第２の基準電位でチャージし、次いで前記第１および第２のスイッチの双方をオフ状態にしたうえで前記第３のスイッチをオン状態にして前記第１および第２のコンデンサ間で電荷を分配する制御手段と
を有し、前記最上位ビットにおける前記第１および第２のコンデンサ間の電荷分配の結果得られる前記第１または第２のコンデンサの充電電圧を前記ディジタル信号に対応する出力アナログ信号として出力するＤ／Ａコンバータ。
【請求項３】
第１の論理値に対応した第１の基準電位を与える第１の基準電圧端子と、
第２の論理値に対応した第２の基準電位を与える第２の基準電圧端子と、
第３の基準電位を与える第３の基準電圧端子と、
一方の電極が第１のスイッチを介して前記第１の基準電圧端子に電気的に接続され、他方の電極が前記第３の基準電圧端子に電気的に接続される第１のコンデンサと、
前記第１のコンデンサのキャパシタンスと同一または近似したキャパシタンスを有し、一方の電極が第２のスイッチを介して前記第２の基準電圧端子に電気的に接続されるとともに第３のスイッチを介して前記第１のコンデンサの一方の電極に電気的に接続され、他方の電極が前記第３の基準電圧端子に電気的に接続される第２のコンデンサと、
前記第１のコンデンサのキャパシタンスと同一または近似したキャパシタンスを有し、一方の電極が第４のスイッチを介して前記第２の基準電圧端子に電気的に接続されるとともに第５のスイッチを介して前記第１のコンデンサの一方の電極に電気的に接続され、他方の電極が前記第３の基準電圧端子に電気的に接続される第３のコンデンサと、
入力ディジタル信号のバイナリコードの奇数番目の各データについては最下位ビットから最上位ビットまで１ビット毎に、対象ビットの論理値に応じて前記第３、第４および第５のスイッチをオフ状態にしたうえで前記第１のスイッチもしくは前記第２のスイッチのいずれかをオン状態にして前記第１のコンデンサもしくは前記第２のコンデンサのいずれかを前記第１の基準電位もしくは前記第２の基準電位でチャージし、次いで前記第１、第２、第４および第５のスイッチをオフ状態にしたうえで前記第３のスイッチをオン状態にして前記第１および第２のコンデンサ間で電荷を分配し、前記入力ディジタル信号のバイナリコードの偶数番目の各データについては最下位ビットから最上位ビットまで１ビット毎に、対象ビットの論理値に応じて前記第２、３および第５のスイッチをオフ状態にしたうえで前記第１のスイッチもしくは前記第４のスイッチのいずれかをオン状態にして前記第１のコンデンサもしくは前記第３のコンデンサのいずれかを前記第１の基準電位もしくは前記第２の基準電位でチャージし、次いで前記第１、第２、第３および第４のスイッチをオフ状態にしたうえで前記第５のスイッチをオンにして前記第１および第３のコンデンサ間で電荷を分配する制御手段と
を有し、前記奇数番目のデータについては前記最上位ビットにおける前記第１および第２のコンデンサ間の電荷分配の結果得られる前記第１または第２のコンデンサの充電電圧を前記入力ディジタル信号に対応する出力アナログ信号として出力し、前記偶数番目のデータについては前記最上位ビットにおける前記第１および第３のコンデンサ間の電荷分配の結果得られる前記第１または第３のコンデンサの充電電圧を前記入力ディジタル信号に対応する出力アナログ信号として出力するＤ／Ａコンバータ。
【請求項４】
前記第３の基準電位が前記第２または第１の基準電位に等しい請求項２または３に記載のＤ／Ａコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号をアナログ信号に変換するためのＤ／Ａ（Digital to Analog）変換技術に係り、より詳細には電荷再分配（Charge Redistribution）型のＤ／Ａ変換技術に関する。
【０００２】
【従来の技術】
図１６に、従来の電荷再分配型Ｄ／Ａコンバータの要部の回路構成を示す。このＤ／Ａコンバータは、同一の値（Ｃ）に設定されたキャパシタンスを有する３個のコンデンサ１００，１０２，１０４と、７個の開閉スイッチ１０６〜１１８と、１個の出力バッファ１２０とを有している。
【０００３】
コンデンサ１００は、一方の電極がスイッチ１０６を介して基準電位Ｖrefの電源電圧端子に電気的に接続されるとともにスイッチ１０８を介して基準電位Ｖssの電源電圧端子に電気的に接続され、他方の電極が基準電位Ｖssの電源電圧端子に電気的に接続される。
【０００４】
コンデンサ１０２は、一方の端子がスイッチ１１０を介してコンデンサ１００の一方の電極に電気的に接続されるとともにスイッチ１１２を介して出力バッファ１２０の入力端子に電気的に接続され、他方の端子が基準電位Ｖssの電源電圧端子に電気的に接続される。
【０００５】
コンデンサ１０４は、一方の端子がスイッチ１１４を介してコンデンサ１００の一方の電極に電気的に接続されるとともにスイッチ１１６を介して出力バッファ１２０の入力端子に電気的に接続され、他方の端子が基準電位Ｖssの電源電圧端子に電気的に接続される。
【０００６】
出力バッファ１２０は、たとえば演算増幅器からなる電圧フォロア回路として構成されている。出力バッファ１２０の入力端子は、スイッチ１１８を介して基準電位Ｖssの電源電圧端子に電気的に接続される。
【０００７】
このＤ／Ａコンバータでは、入力ディジタル信号の各バイナリコード［Ｄm‥‥Ｄ1Ｄ0］に対して、以下のような手順でスイッチ１０６〜１１８のオン（閉）／オフ（開）を制御して、出力バッファ１２０の出力端子にアナログ出力電圧Ｖoutを得るようにしている。なお、以下の手順の中で特に言及しないスイッチはオフ状態にあるものとする。
【０００８】
（1）  先ず、スイッチ１１２，１１８をそれぞれオンにして出力側コンデンサ１０２の充電電圧（電荷）を零にリセットする。その後、スイッチ１１２，１１８をそれぞれオフにする。
【０００９】
（2）  入力バイナリコードの最下位ビットＤ0に対して、そのビットの論理値が“１”（“０”）のときはスイッチ１０６（１０８）をオンにし、コンデンサ１００を基準電位Ｖrefでチャージ（基準電位Ｖssでディスチャージ）する。その後、当該スイッチ１０６（１０８）をオフにする。
【００１０】
（3）  スイッチ１１０をオンにしてコンデンサ１００に蓄積されている電荷を第１および第２のコンデンサ１００，１０２間で各１／２に分配させる。その後、スイッチ１１０をオフにする。
【００１１】
（4）  上記（2）、（3）の動作を最上位ビットＤmまで上位の各ビットＤ1，Ｄ2，‥‥に対して繰り返す。
【００１２】
（5）  最上位ビットに対する上記（3）の動作の後にスイッチ１１６，１１８をそれぞれオンにしてコンデンサ１０４の充電電圧（電荷）を零にリセットする。その後、スイッチ１１６，１１８をそれぞれオフにする。
【００１３】
（6）  スイッチ１１２をオンにして、コンデンサ１０２の充電電圧を上記入力バイナリコードに対応するアナログ出力電圧Ｖoutとして出力する。
【００１４】
（7）  次の入力バイナリコードに対して、コンデンサ１０２をコンデンサ１０４に置き換えるとともにスイッチ１１４，１１６をスイッチ１１０，１１２にそれぞれ置き換えて、上記の動作（1）〜（6）を繰り返す。
【００１５】
図１７に、入力バイナリコードが２ビットのコード［Ｄ1Ｄ0］で、そのデータ値が［０１］である場合を例にとり、このＤ／Ａコンバータの動作原理を模式的に示す。
【００１６】
この場合、最下位ビットＤ0（“１”）に対しては、ステップ（2）において基準電位Ｖrefでコンデンサ１００に電荷Ｑ（Ｃ・Ｖref）がチャージされ、ステップ（3）においてコンデンサ１００とコンデンサ１０２（またはコンデンサ１０４）との間でそれぞれ蓄積している電荷の和または総量（Ｑ＋０）が各１／２（Ｑ／２）に分配される。この時、コンデンサ１０２（またはコンデンサ１０４）の充電電圧はＶref／２になる。次の上位ビットＤ1（“０”）に対しては、ステップ（2）においてコンデンサ１００が基準電位Ｖssによりそれまでの蓄積電荷（Ｑ／２）を全てディスチャージして無電荷状態となり、ステップ（3）においてこの無電荷状態のコンデンサ１００と電荷Ｑ／２を蓄積しているコンデンサ１０２（またはコンデンサ１０４）との間でそれぞれの蓄積電荷の和または総量（０＋Ｑ／２）が各１／２（Ｑ／４）に分配される。これにより、コンデンサ１０２（またはコンデンサ１０４）の充電電圧はＶref／４になる。この例では、Ｄ1が最上位ビットであるから、ここでデコードを終了し、コンデンサ１０２（またはコンデンサ１０４）の充電電圧Ｖref／４をアナログ出力電圧Ｖoutとして出力バッファ１２０より出力する。
【００１７】
表１に、上記の電荷再分配型Ｄ／Ａコンバータにおいて、基準電位Ｖref＝８（Volt）、Ｖss＝０（Volt）とし、入力バイナリコードを３ビット・コード［Ｄ2Ｄ1Ｄ0］とした場合のデコード過程および結果を示す。
【００１８】
【表１】
0004237347.tif 000002
【００１９】
たとえば、［Ｄ2Ｄ1Ｄ0］＝［１０１］の場合、第１（最下位）ビットＤ0（“１”）から第２ビットＤ1（“０”）までの工程は図１７の工程と同じであり、第２ビットＤ1のデコード終了時でコンデンサ１０２（またはコンデンサ１０４）の蓄積電荷はＱ／４で、充電電圧はＶref／４つまり２（Volt）になっている。第３（最上位）ビットＤ2（“１”）に対しては、ステップ（2）においてコンデンサ１００が基準電位Ｖrefで電荷Ｑをチャージし、ステップ（3）においてコンデンサ１００とコンデンサ１０２（またはコンデンサ１０４）との間でそれぞれの蓄積電荷の和または総量（Ｑ＋Ｑ／４）が各１／２（５Ｑ／８）に分配される。これにより、出力側コンデンサ１０２（またはコンデンサ１０４）の充電電圧は５Ｖref／８つまり５（Volt）となり、これがアナログ出力電圧Ｖoutとして出力バッファ１２０より出力される。
【００２０】
表１は３ビット・コード［Ｄ2Ｄ1Ｄ0］のデコード例であるが、原理的には同一の回路で任意のビット数のバイナリ・コードをアナログ出力電圧に変換することが可能である。
【００２１】
【発明が解決しようとする課題】
上記のような電荷再分配型Ｄ／Ａコンバータにおいて、理想的なＤ／Ａ変換出力特性を得るには、コンデンサ１００，１０２間およびコンデンサ１００，１０４間で電荷を均等につまり正確に各１／２にシェア（share）し合うことが必要であり、そのためにはコンデンサ１００、１０２、１０４のそれぞれのキャパシタンスＣ1，Ｃ2，Ｃ3においてＣ1＝Ｃ2（Ｃ1＝Ｃ3）の条件を満たすことが必要である。しかしながら、実際にはＣ1とＣ2（Ｃ1とＣ3）の間に誤差が存在し、このキャパシタンス誤差が原因でコンデンサ１００，１０２（１０４）間の電荷分配は正確に均等とはならず、デコード後のコンデンサ充電電圧（デコード電圧）に誤差が生ずる。
【００２２】
図１８に、上記従来のＤ／Ａコンバータにおけるキャパシタンス誤差の影響を示す。以下の説明ではコンデンサ１００，１０２間のキャパシタンス誤差をとりあげるが、コンデンサ１００，１０４間でも同様のことがあてはまる。
【００２３】
図示の例では、Ｃ1＝Ｃ、Ｃ2＝（1+ｎ）Ｃ、ｎ≧０とし、第１（最下位）ビットＤ0から第ｉビットＤi-1までのデコードの結果、コンデンサ１０２の充電電圧がＶi-1になっているとする。この時、コンデンサ１０２の蓄積電荷Ｑ2（i-1)は（1+ｎ）ＣＶi-1である。
【００２４】
次に、第（ｉ＋１）ビットＤiの論理値が“１”の場合、ステップ（2）でコンデンサ１００が基準電位Ｖrefでチャージされ、電荷Ｑ（＝CＶref）を蓄積する。そして、ステップ（3）でコンデンサ１００，１０２間でそれぞれ蓄積している電荷の和または総量{CＶref＋（1+ｎ）ＣＶi-1}が分配される。この電荷分配後のデコード電圧Ｖiは下記の式（１）で与えられる。
【００２５】
Ｖi＝(Ｖref＋Ｖi-1)／２−ｎ（Ｖref−Ｖi-1）／２（２＋ｎ）‥‥（１）
【００２６】
第（ｉ＋１）ビットＤiの論理値が“０”の場合は、ステップ（2）でコンデンサ１００が基準電位Ｖssでディスチャージし、蓄積電荷は零になる。そして、ステップ（3）でコンデンサ１００，１０２間でそれぞれの蓄積電荷の和または総量{０＋（1+ｎ）ＣＶi-1}が分配される。この電荷分配後のデコード電圧Ｖiは下記の式（２）で与えられる。
【００２７】
Ｖi＝Ｖi-1／２＋ｎＶi-1／２（２＋ｎ）‥‥（２）
【００２８】
上式（１），（２）の各右辺において、第１項はｎ＝０つまりＣ1＝Ｃ2＝Ｃのときの理想値であり、第２項がｎ＞０のときの誤差である。デコードされるビットＤiの論理値が“１”の場合、電荷分配後の実際のデコード電圧Ｖiは理想値よりもマイナス（−）側にシフトする。反対に、デコードされるビットＤiの論理値が“０”の場合、電荷分配後の実際のデコード電圧Ｖiは理想値よりもプラス（＋）側にシフトする。
【００２９】
このようにＤiの論理値が“１”か“０”かでデコード電圧Ｖiのずれの方向が異なるため、Ｄ／Ａ変換出力特性の精度が、特に直線性、単調性の精度が大きく崩れやすくなる。しかも、このＤ／Ａ変換出力特性の精度の低下は、Ｄ／Ａ変換の分解能が小さくなるほど、つまり入力ディジタル信号のビット数が多くなるほど大きくなり、特に連続する階調間で最上位ビットの値が変化するときに最も顕著になる。
【００３０】
たとえば、Ｖref＝１０．２４（Volt）、Ｖss＝０（Volt）、ｎ＝０．０１の条件下で１１ビットのＤ／Ａ変換を行うアプリケーションにおいて、階調「１０２３」のコード［01111111111］と階調「１０２４」のコード［10000000000］をデコードする場合を例にとる。
【００３１】
この場合、フルスケール（Ｖref−Ｖss）が１０．２４（Volt）でディジタル入力が１１ビットであるから、分解能（１ＬＳＢ）は５ｍVoltである。したがって、理想的には、階調「１０２３」のコード［01111111111］に対応するアナログ出力電圧Ｖout(1023)よりも階調「１０２４」のコード［10000000000］に対応するアナログ出力電圧Ｖout(1024)が５ｍVoltだけ高くなる。
【００３２】
しかしながら、上式（１）、（２）を計算して求まるように、階調「１０２３」のコード［01111111111］について最上位ビット（“0”）をデコードした時点で得られる誤差は約＋２５ｍVoltであるのに対して、階調「１０２４」のコード［10000000000］について最上位ビット（“1”）をデコードした時点で得られる誤差は約−２５ｍVoltである。なお、これらの誤差の算出に当たり、上式（１），（２）のＶi-1にはＶ9が該当し、その理想値はそれぞれ（２9−１）／２9  Ｖref，０で与えられる。
【００３３】
したがって、実際には、図１９に概念的に示すように、階調「１０２３」のコード［01111111111］をデコードして得られるアナログ出力電圧Ｖout(1023)よりも階調「１０２４」のコード［10000000000］に対応するアナログ出力電圧Ｖout(1024)が低くなって、Ａ／Ｄ変換後の両者の階調関係が逆転してしまい、直線性はもちろん単調性までも崩れる。一般に、Ｄ／Ａコンバータは、微分直線性誤差が±１ＬＳＢを越えると単調性が失われるため、直線性は保たれず、リニアＤ／Ａコンバータとしては使えなくなる。
【００３４】
本発明は、かかる従来技術の問題点に鑑みてなされたもので、電荷を互いに分配し合うデコード用コンデンサ間のキャパシタンスの誤差による影響を少なくして、信頼性の高いＤ／Ａ変換特性を得るようにした電荷再分配型のＤ／Ａ変換方法およびＤ／Ａコンバータを提供することを目的とする。
【００３５】
【課題を解決するための手段】
上記の目的を達成するために、本発明のＤ／Ａ変換方法は、互いに同一または近似したキャパシタンスする第１および第２のコンデンサと、前記第１および第２のコンデンサを電気的に並列接続するためのスイッチとを用いてディジタル信号をアナログ信号に変換するＤ／Ａ変換方法であって、入力ディジタル信号のバイナリコードについて最下位ビットから最上位ビットまで１ビット毎に、対象ビットが第１の論理値を有するときは前記スイッチを開いた状態で前記第１のコンデンサを前記第１の論理値に対応する第１の基準電圧でチャージしてから前記スイッチを閉じて前記第１および第２のコンデンサ間で電荷を分配し、対象ビットが第２の論理値を有するときは前記スイッチを開いた状態で前記第２のコンデンサを前記第２の論理値に対応する第２の基準電圧でチャージしてから前記スイッチを閉じて前記第１および第２のコンデンサ間で電荷を分配し、前記最上位ビットにおける前記第１および第２のコンデンサ間の電荷分配の結果得られる前記第１または第２のコンデンサの充電電圧を前記入力ディジタル信号に対応する出力アナログ信号として出力する方法とした。
【００３６】
本発明の第１のＤ／Ａコンバータは、第１の論理値に対応した第１の基準電位を与える第１の基準電圧端子と、第２の論理値に対応した第２の基準電位を与える第２の基準電圧端子と、第３の基準電位を与える第３の基準電圧端子と、一方の電極が第１のスイッチを介して前記第１の基準電圧端子に電気的に接続され、他方の電極が前記第３の基準電圧端子に電気的に接続される第１のコンデンサと、前記第１のコンデンサのキャパシタンスと同一または近似したキャパシタンスを有し、一方の電極が第２のスイッチを介して前記第２の基準電圧端子に電気的に接続されるとともに第３のスイッチを介して前記第１のコンデンサの一方の電極に電気的に接続され、他方の電極が前記第３の基準電圧端子に電気的に接続される第２のコンデンサと、入力ディジタル信号のバイナリコードについて最下位ビットから最上位ビットまで１ビット毎に、対象ビットの論理値に応じて前記第３のスイッチをオフ状態にしたうえで前記第１のスイッチもしくは前記第２のスイッチのいずれかをオン状態にして前記第１のコンデンサもしくは前記第２のコンデンサのいずれかを前記第１の基準電位もしくは前記第２の基準電位でチャージし、次いで前記第１および第２のスイッチの双方をオフ状態にしたうえで前記第３のスイッチをオン状態にして前記第１および第２のコンデンサ間で電荷を分配する制御手段とを有し、前記最上位ビットにおける前記第１および第２のコンデンサ間の電荷分配の結果得られる前記第１または第２のコンデンサの充電電圧を前記ディジタル信号に対応する出力アナログ信号として出力する構成とした。
【００３７】
また、本発明の第２のＤ／Ａコンバータは、第１の論理値に対応した第１の基準電位を与える第１の基準電圧端子と、第２の論理値に対応した第２の基準電位を与える第２の基準電圧端子と、第３の基準電位を与える第３の基準電圧端子と、  一方の電極が第１のスイッチを介して前記第１の基準電圧端子に電気的に接続され、他方の電極が前記第３の基準電圧端子に電気的に接続される第１のコンデンサと、前記第１のコンデンサのキャパシタンスと同一または近似したキャパシタンスを有し、一方の電極が第２のスイッチを介して前記第２の基準電圧端子に電気的に接続されるとともに第３のスイッチを介して前記第１のコンデンサの一方の電極に電気的に接続され、他方の電極が前記第３の基準電圧端子に電気的に接続される第２のコンデンサと、前記第１のコンデンサのキャパシタンスと同一または近似したキャパシタンスを有し、一方の電極が第４のスイッチを介して前記第２の基準電圧端子に電気的に接続されるとともに第５のスイッチを介して前記第１のコンデンサの一方の電極に電気的に接続され、他方の電極が前記第３の基準電圧端子に電気的に接続される第３のコンデンサと、入力ディジタル信号のバイナリコードの奇数番目の各データについては最下位ビットから最上位ビットまで１ビット毎に、対象ビットの論理値に応じて前記第３、第４および第５のスイッチをオフ状態にしたうえで前記第１のスイッチもしくは前記第２のスイッチのいずれかをオン状態にして前記第１のコンデンサもしくは前記第２のコンデンサのいずれかを前記第１の基準電位もしくは前記第２の基準電位でチャージし、次いで前記第１、第２、第４および第５のスイッチをオフ状態にしたうえで前記第３のスイッチをオン状態にして前記第１および第２のコンデンサ間で電荷を分配し、前記入力ディジタル信号のバイナリコードの偶数番目の各データについては最下位ビットから最上位ビットまで１ビット毎に、対象ビットの論理値に応じて前記第２、３および第５のスイッチをオフ状態にしたうえで前記第１のスイッチもしくは前記第４のスイッチのいずれかをオン状態にして前記第１のコンデンサもしくは前記第３のコンデンサのいずれかを前記第１の基準電位もしくは前記第２の基準電位でチャージし、次いで前記第１、第２、第３および第４のスイッチをオフ状態にしたうえで前記第５のスイッチをオンにして前記第１および第３のコンデンサ間で電荷を分配する制御手段とを有し、前記奇数番目のデータについては前記最上位ビットにおける前記第１および第２のコンデンサ間の電荷分配の結果得られる前記第１または第２のコンデンサの充電電圧を前記入力ディジタル信号に対応する出力アナログ信号として出力し、前記偶数番目のデータについては前記最上位ビットにおける前記第１および第３のコンデンサ間の電荷分配の結果得られる前記第１または第３のコンデンサの充電電圧を前記入力ディジタル信号に対応する出力アナログ信号として出力する構成とした。
【００３８】
本発明によれば、第１のコンデンサと第２のコンデンサ（または第３のコンデンサ）の間にキャパシタンスの誤差があっても、両コンデンサ間の電荷分配によって得られるデコード電圧が理想値からずれる方向は同じである。このため、微分直線性および単調性が保証される。
【００３９】
【発明の実施の形態】
以下、図１〜図１５を参照して本発明の実施例を説明する。
【００４０】
図１に、本発明の一実施例による電荷再分配型Ｄ／Ａコンバータの回路構成を示す。このＤ／Ａコンバータは、デコード回路１０と制御回路１２とを有している。
【００４１】
デコード回路１０は、同一の値（Ｃ）に設定されたキャパシタンスを有する３個のコンデンサ１４，１６，１８と、８個の開閉スイッチ２０〜３４と、１個の出力バッファ３６とで構成される。従来方式のもの（図１６）と比較してスイッチが１個だけ増えている。
【００４２】
コンデンサ１４は、一方の電極がスイッチ２０を介して基準電位Ｖrefの電源電圧端子に電気的に接続され、他方の電極が基準電位Ｖssの電源電圧端子に電気的に接続される。
【００４３】
コンデンサ１６は、一方の端子がスイッチ２２を介して基準電位Ｖssの電源電圧端子に、スイッチ２４を介してコンデンサ１４の一方の電極に、スイッチ２６を介して出力バッファ３６の入力端子にそれぞれ電気的に接続され、他方の端子が基準電位Ｖssの電源電圧端子に電気的に接続される。
【００４４】
コンデンサ１８は、一方の端子がスイッチ２８を介して基準電位Ｖssの電源電圧端子に、スイッチ３０を介してコンデンサ１４の一方の電極に、スイッチ３２を介して出力バッファ３６の入力端子にそれぞれ電気的に接続され、他方の端子が基準電位Ｖssの電源電圧端子に電気的に接続される。
【００４５】
出力バッファ３６は、たとえば演算増幅器からなる電圧フォロア回路として構成されている。出力バッファ３６の入力端子は、スイッチ３４を介して基準電位Ｖssの電源電圧端子に電気的に接続される。
【００４６】
制御回路１２は、Ｄ／Ａ変換を受けるべき入力ディジタル信号の各バイナリコードＤＡＴＡを入力（ラッチ）し、そのコードをデコードするようにデコード回路１０内のスイッチ群２０〜３４を制御信号ＳＨ〜Ｓ5によって制御する。制御回路１２には、入力ディジタル・コードをラッチするためのタイミング信号ＴＣやデコード用クロックＣＫ等も入力される。
【００４７】
制御回路１２より生成される制御信号のうち、ＳＨはスイッチ２０に、ＳＬ1はスイッチ２２に、Ｓ1はスイッチ２４に、Ｓ2はスイッチ２６に、ＳＬ2はスイッチ２８に、Ｓ3はスイッチ３０に、Ｓ４はスイッチ３２に、Ｓ5はスイッチ３４にそれぞれ与えられる。
【００４８】
このＤ／Ａコンバータでは、入力ディジタル信号の各バイナリコード［ＤmＤm-1‥‥Ｄ0］に対し、制御回路１２が以下のような手順でデコード回路１０内のスイッチ２０〜３４のオン（閉）／オフ（開）を制御して、デコード回路１０の出力バッファ３６の出力端子にアナログ出力電圧Ｖoutを得るようにしている。なお、以下の手順の中で特に言及しないスイッチはオフ状態にあるものとする。
【００４９】
▲１▼  先ず、スイッチ２４，２６，３４をそれぞれオンにしてコンデンサ１４，１６の充電電圧（電荷）を零にリセットする。その後、スイッチ２４，２６，３４をそれぞれオフにする。
【００５０】
▲２▼  入力バイナリコードの最下位ビットＤ0に対して、そのビットの論理値が“１”（“０”）のときはスイッチ２０（２２）をオンにし、コンデンサ１４を基準電位Ｖrefでチャージ（コンデンサ１６を基準電位Ｖssでディスチャージ）する。その後、当該スイッチ２０（２２）をオフにする。
【００５１】
▲３▼  スイッチ２４をオンにしてコンデンサ１４（１６）に蓄積されている電荷を両コンデンサ１４，１６間で各１／２に分配させる。その後、スイッチ２４をオフにする。
【００５２】
▲４▼  上記▲２▼、▲３▼の動作を最上位ビットＤmまで上位の各ビットＤ1，Ｄ2，‥‥に対して繰り返す。
【００５３】
▲５▼  最上位ビットＤmに対する上記▲３▼の動作の後にスイッチ３０，３２，３４をそれぞれオンにしてコンデンサ１４，１８の充電電圧（電荷）を零にリセットする。その後、スイッチ３０，３２，３４をそれぞれオフにする。
【００５４】
▲６▼  スイッチ２６をオンにして、コンデンサ１６の充電電圧を入力バイナリコード［ＤmＤm-1‥‥Ｄ0］に対応するアナログ出力電圧Ｖoutとして出力する。
【００５５】
▲７▼  次の入力バイナリコードに対して、コンデンサ１６をコンデンサ１８に置き換えるとともにスイッチ２２，２４，２６をスイッチ２８，３０，３２にそれぞれ置き換えて、上記の動作▲１▼〜▲６▼を繰り返す。
【００５６】
図２および図３に、入力バイナリコードが２ビットのコード［Ｄ1Ｄ0］で、そのデータ値が［０１］である場合（図２）および［１１］である場合（図３）について、このＤ／Ａコンバータの動作原理を模式的に示す。
【００５７】
図２の場合、最下位ビットＤ0（“１”）に対しては、ステップ▲２▼において基準電位Ｖrefでコンデンサ１４に電荷Ｑ（Ｃ・Ｖref）がチャージされ、ステップ▲３▼においてコンデンサ１４とコンデンサ１６（またはコンデンサ１８）との間でそれぞれ蓄積している電荷の和または総量（Ｑ＋０）が各１／２（Ｑ／２）に分配される。この電荷分配によって、コンデンサ１６（またはコンデンサ１８）およびコンデンサ１４の充電電圧はそれぞれＶref／２になる。次の上位ビットＤ1（“０”）に対しては、ステップ▲２▼においてコンデンサ１６（またはコンデンサ１８）が基準電位Ｖssによりそれまでの蓄積電荷（Ｑ／２）を全てディスチャージして無電荷状態となり、ステップ▲３▼においてこの無電荷状態のコンデンサ１６（またはコンデンサ１８）と電荷Ｑ／２を蓄積しているコンデンサ１４との間でそれぞれの蓄積電荷の和または総量（０＋Ｑ／２）が各１／２（Ｑ／４）に分配される。これにより、コンデンサ１６（またはコンデンサ１８）およびコンデンサ１４の充電電圧はそれぞれＶref／４になる。この例では、Ｄ1が最上位ビットであるから、ここでデコードが終了し、出力側コンデンサ１６（または出力側コンデンサ１８）の充電電圧Ｖref／４がアナログ出力電圧Ｖoutとして出力バッファ３６より出力される。
【００５８】
図３の場合、最下位ビットＤ0（“１”）に対しては図２の場合と同じである。次の上位ビットＤ1（“１”）に対しては、ステップ▲２▼においてコンデンサ１４に基準電位Ｖrefで電荷Ｑ（Ｃ・Ｖref）がチャージされ、ステップ▲３▼においてこの電荷Ｑを蓄積したコンデンサ１４と電荷Ｑ／２を蓄積しているコンデンサ１６（またはコンデンサ１８）との間でそれぞれの蓄積電荷の和または総量（Ｑ＋Ｑ／２）が各１／２（３Ｑ／４）に分配される。これにより、コンデンサ１６（またはコンデンサ１８）およびコンデンサ１４の充電電圧はそれぞれ３Ｖref／４となり、出力側コンデンサ１６（または出力側コンデンサ１８）の充電電圧３Ｖref／４がアナログ出力電圧Ｖoutとして出力バッファ３６より出力される。
【００５９】
このように、この実施例のＤ／Ａコンバータでは、入力コードの各ビットについて、当該ビットの論理値が“１”のときは専らコンデンサ１４が電荷Ｑ（Ｃ・Ｖref）をチャージし、当該ビットの論理値が“０”のときは専らコンデンサ１６（またはコンデンサ１８）が電荷を零までディスチャージし、次いで両コンデンサ１４，１６（１８）間でそれぞれ蓄積している電荷を各１／２に分配し合うことで、両コンデンサ１４，１６（１８）に均等なデコード電圧を得るようにしている。
【００６０】
この実施例のＤ／Ａコンバータは、原理的には同一の回路で任意のビット数のバイナリ・コードをアナログ出力電圧に変換することが可能であり、たとえば基準電位Ｖref＝８（Volt）、Ｖss＝０（Volt）で３ビット・コード［Ｄ2Ｄ1Ｄ0］を入力するアプリケーションでは、表１と同一のデコード過程および結果が得られる。
【００６１】
ところで、本実施例のＤ／Ａコンバータにおいても、理想的なＤ／Ａ変換出力特性を得るには、コンデンサ１４，１６間およびコンデンサ１４，１８間で電荷を均等につまり正確に各１／２にシェア（share）し合うことが必要であり、そのためにはコンデンサ１４、１６、１８のそれぞれのキャパシタンスＣ1，Ｃ2，Ｃ3においてＣ1＝Ｃ2（Ｃ1＝Ｃ3）の条件を満たすことが必要である。しかしながら、実際にはＣ1とＣ2（Ｃ1とＣ3）の間に誤差が存在し、このキャパシタンス誤差が原因でコンデンサ１４，１６（１８）間で電荷が正確に各１／２に分配されず、デコード後のコンデンサ充電電圧（デコード電圧）に誤差が生ずる。
【００６２】
しかし、本実施例のＤ／Ａコンバータでは、以下に説明するように、各ビットＤiの論理値が“１”であっても“０”であってもデコード電圧Ｖiの誤差の方向（極性）が同じであるため、Ｄ／Ａ変換特性、特に微分直線性および単調性の精度が保証されている。
【００６３】
図４に、本実施例のＤ／Ａコンバータにおいてコンデンサ間のキャパシタンスの誤差がデコード電圧に及ぼす影響を示す。以下の説明ではコンデンサ１４，１６間のキャパシタンス誤差をとりあげるが、コンデンサ１４，１８間でも同様のことがあてはまる。
【００６４】
図示の例では、Ｃ1＝Ｃ、Ｃ2＝（1+ｎ）Ｃ、ｎ≧０とし、第１（最下位）ビットＤ0から第ｉビットＤi-1までのデコードの結果、コンデンサ１６，１４の充電電圧がＶi-1になっているとする。この時、コンデンサ１６の蓄積電荷Ｑ2（i-1)は（1+ｎ）ＣＶi-1である。一方、コンデンサ１４の蓄積電荷Ｑ1（i-1)はＣＶi-1である。
【００６５】
次に、第（ｉ＋１）ビットＤiの論理値が“１”の場合、ステップ▲２▼でコンデンサ１４が基準電位Ｖrefでチャージされ、電荷Ｑ（＝ＣＶref）を蓄積する。そして、ステップ▲３▼でコンデンサ１４，１６間でそれぞれ蓄積している電荷の和または総量{CＶref＋（1+ｎ）ＣＶi-1}が分配される。この電荷分配後のデコード電圧Ｖiは下記の式（３）で与えられる。
【００６６】
Ｖi＝(Ｖref＋Ｖi-1)／２−ｎ（Ｖref−Ｖi-1）／２（２＋ｎ）‥‥（３）
【００６７】
第（ｉ＋１）ビットＤiの論理値が“０”の場合は、ステップ▲２▼でコンデンサ１６が基準電位Ｖssでディスチャージし、蓄積電荷は零になる。そして、ステップ▲３▼でコンデンサ１４，１６間でそれぞれの蓄積電荷の和または総量{０＋（1+ｎ）ＣＶi-1}が分配される。この電荷分配後のデコード電圧Ｖiは下記の式（４）で与えられる。
【００６８】
Ｖi＝Ｖi-1／２−ｎＶi-1／２（２＋ｎ）‥‥（４）
【００６９】
上式（３），（４）の各右辺において、第１項はｎ＝０つまりＣ1＝Ｃ2＝Ｃのときの理想値であり、第２項がｎ＞０のときの誤差である。デコードされるビットＤiの論理値が“１”、“０”のいずれの場合でも、電荷分配後の実際のデコード電圧Ｖiは理想値からマイナス（−）側にシフトする。
【００７０】
なお、ｎ＜０のときは、上式（３），（４）はそれぞれ下記の式（５），（６）に置き換わる。
【００７１】
Ｖi＝(Ｖref＋Ｖi-1)／２＋ｎ（Ｖref−Ｖi-1）／２（２＋ｎ）‥‥（５）
Ｖi＝Ｖi-1／２＋ｎＶi-1／２（２＋ｎ）‥‥（６）
【００７２】
すなわち、右辺の第２項の符号が（−）から（＋）に変わり、デコードされるビットＤiの論理値が“１”、“０”のいずれの場合でも電荷分配後の実際のデコード電圧Ｖiが理想値からプラス（＋）側にシフトする。
【００７３】
このように、デコードされるビットＤiの論理値が“１”、“０”のいずれの場合でも電荷分配後の実際のデコード電圧Ｖiが理想値からずれる方向は同じであるため、アナログ出力電圧の階調が逆転するようなことはない。
【００７４】
ここで、本実施例においても、Ｖref＝１０．２４（Volt）、Ｖss＝０（Volt）、ｎ＝０．０１の条件下で１１ビットのＤ／Ａ変換を行うアプリケーションにおいて、階調「１０２３」のコード［01111111111］と階調「１０２４」のコード［10000000000］をデコードする場合を考えてみる。
【００７５】
本実施例のＤ／Ａコンバータでは、階調「１０２３」のコード［01111111111］において最上位ビット（“0”）をデコードした結果得られる誤差は約−２５ｍVoltである。一方、階調「１０２４」のコード［10000000000］において最上位ビット（“1”）をデコードした結果得られる誤差も約−２５ｍVoltである。なお、これらの誤差の算出において上式（３），（４）のＶi-1にはＶ9が該当し、その理想値はそれぞれ（２9−１）／２9  Ｖref，０  で与えられる。
【００７６】
したがって、図５に概念的に示すように、階調「１０２３」のコード［01111111111］をデコードして得られる実際のアナログ出力電圧Ｖout(1023)も階調「１０２４」のコード［10000000000］をデコードして得られる実際のアナログ出力電圧Ｖout(1024)もそれぞれの理想値から同じ方向（−側）に、かつ同じ量だけシフトするため、両者の相対電圧差は理想的なＤ／Ａ変換特性とほぼ同じ（１ＬＳＢ）になる。
【００７７】
表２に、本実施例のＤ／ＡコンバータにおけるＤ／Ａ変換特性のワースト値（シミュレーション結果）を従来方式のＤ／Ａコンバータ（図１６）と比較して示す。このシミュレーションではＤ／Ａ変換特性の評価項目として『出力電圧絶対誤差』、『１ＬＳＢ電位差（微分直線性誤差）』および『出力電圧振幅差誤差』をとりあげている。
【００７８】
【表２】
0004237347.tif 000003
【００７９】
図６に示すように、『出力電圧絶対誤差』とは、各ディジタル入力値に対応するアナログ出力電圧の理想値と実際値との差（実際値−理想値）である。また、『１ＬＳＢ電位差』とは、階調の連続する２つのアナログ出力電圧Ｖout(j)，Ｖout(j+1)の差{Ｖout(j+1)−Ｖout(j)}である。また、『微分直線性誤差』とは、『１ＬＳＢ電位差』の理想値と実際値との差（実際値−理想値）である。『出力電圧振幅差誤差』とは、各対象的なディジタル入力値（ｍと2047−ｍ）にそれぞれ対応するアナログ出力電圧Ｖout(m)，Ｖout(2047-m)の差{Ｖout(2047-m) −Ｖout(m)}についての理想値Ｖa0と実際値Ｖa1との差（実際値−理想値）である。
【００８０】
表２に示すように、微分直線性誤差については、目標値が2.5mVolt〜7.5mVolt（±0.5LSB）のところ、従来方式のワースト値が−４5.６mVolt（9.12LSB）で目標値から大幅に逸脱しているのに対し、実施例のワースト値は４.7mVolt（0.06LSB）で目標値の範囲内に収まっている。出力電圧振幅差誤差においても、目標値が±５mVolt以内のところ、従来方式のワースト値が−50.8mVoltで目標値から大幅に外れているのに対し、実施例のワースト値は−0.5mVoltで目標値の範囲内にある。
【００８１】
図７〜図１３に、表２のワースト値の基になるシミュレーション値をグラフで示す。
【００８２】
図７は、本実施例および従来方式における１１ビットＤ／Ａ変換の入出力特性を示す。図８は、図７の入出力特性の中間部分（符号Ａで示す□の部分）を拡大して示す。図８において、縦線Ｍは１１ビットコードにおけるグレイスケールの中央点（階調［1023］と［1024］との間）を示す。間隔（差分）ａ、a’は、階調［1021］での本実施例および従来方式における出力電圧絶対誤差をそれぞれ示す。間隔（差分）ｂは、本実施例の入出力特性において階調［1019］と［1020］間の１ＬＳＢ電位差を示す。従来方式では、階調［1023］と［1024］間の１ＬＳＢ電位差が理想値から大幅に外れることがわかる。間隔（差分）ｃは、本実施例の入出力特性において図６のｍを1022としたときの出力電圧振幅差を示す。従来方式では、やはり階調［1023］，［1024］間で出力電圧振幅差が理想値から大幅に外れることがわかる。
【００８３】
図９は、全ディジタル入力値について本実施例および従来方式における出力電圧絶対誤差を示す。
【００８４】
図１０は、全ディジタル入力値について本実施例および従来方式における１ＬＳＢ電位差を示す。従来方式では、ディジタル入力値の比較的上位（特に最上位）のビットが“０”から“１”に変わるところで周期的に１ＬＳＢ電位差が大きくドロップし、１ＬＳＢ電位差が零（ｍＶ）より低いところもある。つまり、単調増加していない（単調性が崩れている）。したがって、リニアＤ／Ａ変換器として不適格である。一方、本実施例では、入力値のフルスケールにわたって１ＬＳＢ電位差が５ミリボルト（ｍＶ）付近に収まっている。
【００８５】
図１１に、本実施例における１ＬＳＢ電位差を拡大して示す。本実施例でもディジタル入力値の比較的上位（特に最上位）のビットが“０”から“１”に変わるところで周期的に１ＬＳＢ電位差が約５（ｍＶ）を中心に上下に変動するが、変動幅は非常に小さく０．３（ｍＶ）以下である。
【００８６】
図１２は、本実施例および従来方式における出力電圧振幅差誤差を示す。図の横軸上のパラメータｍは、図６の横軸上のパラメータ“ｍ”に相当し、０，１，２‥‥１０２３の整数値をとる。出力電圧振幅差は、入出力特性において階調［ｍ］のディジタル入力値に対応するアナログ出力電圧Ｖout(m)と階調［２０４７−ｍ］のディジタル入力値に対応するアナログ出力電圧Ｖout(2047-m)との差{Ｖout(2047-m)−Ｖout(m) }である。出力電圧振幅差誤差は、理想値の出力電圧振幅差に対する本実施例または従来方式における出力電圧振幅差のずれ（誤差）である。従来方式では、ワースト値に限らず、入力フルスケールのほぼ全域にわたって出力電圧振幅差誤差が目標値（±５ｍＶ）から大きくはみ出ていることがわかる。これに対して、本実施例では、入力フルスケールの全域にわたって出力電圧振幅差誤差が０ｍＶ付近にある。つまり、電圧振幅差は殆ど理想値に近い値を示す。図１３に、本実施例における出力電圧振幅差誤差を拡大して示す。
【００８７】
上記のように、従来方式のものと比較して、本実施例のＤ／Ａコンバータは、１ＬＳＢ電位差（微分直線性誤差）および出力電圧振幅差誤差を大幅に改善しており、高信頼性のリニアＤ／Ａ変換器特性を保証することができる。
【００８８】
なお、絶対誤差（非直線性誤差または積分直線性誤差）については従来方式よりも本実施例のほうが大きくなっているが、微分直線性誤差または単調性を重視するアプリケーションでは問題にはならない。たとえば液晶パネル用駆動回路はそのようなアプリケーションの１つである。
【００８９】
本発明は、上記実施例におけるＤ／Ａコンバータ（図１）に限定されるものではなく、その技術思想の範囲内で種々の変形・変更が可能である。
【００９０】
図１４に、デコード回路１０の一変形例を示す。この変形例では、スイッチ２０の電源側端子が基準電位Ｖssの電源電圧端子に接続され、スイッチ２２，２８の電源側端子が基準電位Ｖrefの電源電圧端子に接続される。その他の回路構成は、上記実施例と同じである。
【００９１】
動作において、ステップ▲２▼では、入力コードの各ビットについて、当該ビットの論理値が“１”のときは制御回路１２からの制御信号ＳＨ1（またはＳＨ2）によりスイッチ２２（またはスイッチ２８）をオンにしてコンデンサ１６（またはコンデンサ１８）を基準電位Ｖrefでチャージし、当該ビットの論理値が“０”のときは制御回路１２からの制御信号ＳＬによりスイッチ２０をオンにしてコンデンサ１４を基準電位Ｖssでディスチャージする。次に、ステップ▲３▼では、スイッチ２４（またはスイッチ３０）をオンにしてコンデンサ１４とコンデンサ１６（またはコンデンサ１８）との間でそれぞれに蓄積されている電荷の和を各１／２に分配させる。
【００９２】
このように、コンデンサ１４とコンデンサ１６（またはコンデンサ１８）のそれぞれの役割または機能が上記実施例とは反対になっている。つまり、入力コードの各ビットについて、当該ビットの論理値が“１”のときは専らコンデンサ１６（またはコンデンサ１８）が基準電位Ｖrefで電荷Ｑ（Ｃ・Ｖref）をチャージし、当該ビットの論理値が“０”のときは専らコンデンサ１４が基準電位Ｖssで電荷を零までディスチャージし、次いで両コンデンサ１４，１６（１８）間でそれぞれ蓄積している電荷を各１／２に分配し合うことで、両コンデンサ１４，１６（１８）に均等なデコード電圧を得るようにしている。
【００９３】
この変形例において、コンデンサ１４とコンデンサ１６（１８）のキャパシタンスＣ1，Ｃ2（Ｃ3）との間にたとえばＣ1＜Ｃ2（Ｃ3）の誤差がある場合は、デコードされるビットＤiの論理値が“１”、“０”のいずれの場合でも電荷分配後の実際のデコード電圧は理想値から＋側（同一方向）にずれる。このため、図１５に概念的に示すように、階調の連続する各２つのアナログ出力電圧において逆転現象が生じることはない。Ｃ1＞Ｃ2（Ｃ3）の誤差がある場合は、デコード電圧の理想値からずれる方向が−側に変わるだけで、同様の効果が得られる。
【００９４】
上記実施例では、コンデンサ１６（またはコンデンサ１８）に得られるデコード電圧（充電電圧）をスイッチ２６（またはスイッチ３２）を介して出力バッファ３６よりアナログ出力電圧Ｖoutとして取り出している。しかし、コンデンサ１４に得られるデコード電圧を同様の出力回路を通してアナログ出力電圧Ｖoutとして取り出すことも可能である。
【００９５】
上記実施例では、入力コードの最下位ビットから最上位ビットまで１ビット毎にコンデンサ１４とコンデンサ１６とを切り換えて（交代で）、一方をコンデンサ１４と協働させて当該ビットのデコーディングに充て、他方を前回（１つ下位）のビットのデコード結果（デコード電圧）の出力に充てている。しかし、出力バッファ３６の入力または出力側に前回のデコード結果（デコード電圧）を保持するための保持回路を設けることで、コンデンサ１４，１６の片方だけで連続的に各ビットのデコーディングを行うことも可能である。その場合、他方のコンデンサは不用となり、それに関連するスイッチ類も不要となる。
【００９６】
図１および図１４に示した実施例においてはコンデンサ１４，１６，１８の他方の端子を基準電位Ｖssに電気的に接続する構成としていが、これら他方の端子は同一の基準電位に電気的に接続されていればよく、たとえば。Ｖref，（Ｖref−Ｖss）／２などの電源電圧端子に電気的に接続する構成としてもよい。
【００９７】
【発明の効果】
以上説明したように、本発明によれば、電荷再分配型Ｄ／Ａコンバータにおいて、デコードのため電荷を互いに分配し合う２つのコンデンサ間にキャパシタンスの誤差があっても信頼性の高いＤ／Ａ変換特性を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例による電荷再分配型Ｄ／Ａコンバータの回路構成を示す回路図である。
【図２】実施例におけるＤ／Ａコンバータの動作原理を模式的に示す図である。
【図３】実施例におけるＤ／Ａコンバータの動作原理を模式的に示す図である。
【図４】実施例のＤ／Ａコンバータにおいてコンデンサ間のキャパシタンスの誤差がデコード電圧に及ぼす影響を示す図である。
【図５】実施例においてコンデンサ間のキャパシタンス誤差に対するアナログ出力電圧の変化（シフト）を示す図である。
【図６】Ｄ／Ａ変換特性における評価項目を説明するための図である。
【図７】実施例および従来方式における１１ビットＤ／Ａ変換の入出力特性をグラフ示す図である。
【図８】図７の入出力特性の中間部分（符号Ａで示す□の部分）を拡大して示す図である。
【図９】実施例および従来方式における出力電圧絶対誤差をグラフで示す図である。
【図１０】実施例および従来方式における１ＬＳＢ電位差をグラフで示す図である。
【図１１】実施例における１ＬＳＢ電位差のグラフを拡大して示す図である。
【図１２】実施例および従来方式における出力電圧振幅差誤差をグラフで示す図である。
【図１３】実施例における出力電圧振幅差誤差のグラフを拡大して示す。
【図１４】実施例におけるデコード回路の一変形例を示す回路図である。
【図１５】変形例においてコンデンサ間のキャパシタンス誤差に対するアナログ出力電圧の変化（シフト）を示す図である。
【図１６】従来の電荷再分配型Ｄ／Ａコンバータの要部の回路構成を示す回路図である。
【図１７】従来方式のＤ／Ａコンバータの動作原理を模式的に示す図である。
【図１８】従来方式のＤ／Ａコンバータにおいてコンデンサ間のキャパシタンスの誤差がデコード電圧に及ぼす影響を示す図である。
【図１９】従来方式においてコンデンサ間のキャパシタンス誤差に対するアナログ出力電圧の変化（シフト）を示す図である。
【符号の説明】
１０    デコード回路
１２    制御回路
１４，１６，１８    コンデンサ
２０〜３４    スイッチ
３６    出力バッファ
【図１】
0004237347.tif 000004
【図２】
0004237347.tif 000005
【図３】
0004237347.tif 000006
【図４】
0004237347.tif 000007
【図５】
0004237347.tif 000008
【図６】
0004237347.tif 000009
【図７】
0004237347.tif 000010
【図８】
0004237347.tif 000011
【図９】
0004237347.tif 000012
【図１０】
0004237347.tif 000013
【図１１】
0004237347.tif 000014
【図１２】
0004237347.tif 000015
【図１３】
0004237347.tif 000016
【図１４】
0004237347.tif 000017
【図１５】
0004237347.tif 000018
【図１６】
0004237347.tif 000019
【図１７】
0004237347.tif 000020
【図１８】
0004237347.tif 000021
【図１９】
0004237347.tif 000022