(57)【特許請求の範囲】
【請求項１】
多層配線を有する半導体集積回路における層間配線の設計を行う回路設計装置において、
第１層内の第１の配線より狭い幅の第１の仮想配線を生成する第１の仮想配線生成手段と、
前記第１層の上に重ねられた第２層内の第２の配線と、前記第１の仮想配線生成手段で生成された前記第１の仮想配線とに挟まれた領域に少なくとも１つのビアを生成する第１のビア生成手段と、
前記第２層内の前記第２の配線より狭い幅の第２の仮想配線を生成する第２の仮想配線生成手段と、
前記第１の配線と、前記第２の仮想配線生成手段で生成された前記第２の仮想配線とに挟まれた領域に少なくとも１つのビアを生成する第２のビア生成手段と、
を有することを特徴とする回路設計装置。
【請求項２】
前記第１の仮想配線生成手段は、前記第１の配線の縁に沿って仮想配線を生成し、前記第２の仮想配線生成手段は、前記第２の配線の縁に沿って仮想配線を生成することを特徴とする請求項１記載の回路設計装置。
【請求項３】
多層配線を有する半導体集積回路における層間配線の設計を行う回路設計装置において、
第１層内の第１の配線と第２層内の第２の配線とが重なり合う領域の縁を判断する縁判断手段と、
前記縁判断手段で判断された縁から所定の幅の環状の領域内に、複数のビアを生成するビア生成手段と、
を有することを特徴とする回路設計装置。
【請求項４】
多層配線を有する半導体集積回路における層間配線の設計を行うための回路設計方法において、
第１層内の第１の配線より狭い幅の第１の仮想配線を生成し、
前記第１層の上に重ねられた第２層内の第２の配線と、前記第１の仮想配線とに挟まれた領域にビアを生成し、
前記第２層内の前記第２の配線より狭い幅の第２の仮想配線を生成し、
前記第１の配線と前記第２の仮想配線とに挟まれた領域にビアを生成する、
ことを特徴とする回路設計方法。
【請求項５】
多層配線を有する半導体集積回路における層間配線の設計を行うための回路設計方法において、
第１層内の第１の配線と第２層内の第２の配線とが重なり合う領域の縁を判断し、
前記判断された縁から所定の幅の環状の領域内に、複数のビアを生成する、
ことを特徴とする回路設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は回路設計装置、および回路設計方法に関し、特に多層配線を有する半導体集積回路の回路設計装置、および回路設計方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置には、多層電極配線を有するものがある。一般に、多層電極配線を有する半導体集積回路装置の回路図の設計には、ＣＡＤ(Computer-Aided Design)等のコンピュータが用いられている。回路図を設計する際には、製造装置の性能等を考慮して、高品質の製品が製造できるような配線幅にする必要がある。配線の最小幅は、製造装置の露光、エッチングの精度等により決定される。
【０００３】
従来、配線の最大幅についてはあまり意識されていなかった。ところが、近年、配線の最大幅についても制限を設けることで、製品の品質向上を図れることがわかってきた。
【０００４】
たとえば、アルミニウム配線の幅が広すぎると、配線形成後の熱処理により突起部（ヒロック）が発生する。このヒロックの盛り上がりの大きさは、配線の幅が広いほど大きくなりやすい。そして、ヒロックの発生箇所では、配線層の上に形成される絶縁膜の厚さが薄くなってしまう。そのため、ヒロックの盛り上がりが大きすぎると、下層の配線と上層の配線とがショートする虞がある。したがって、配線の幅を最大幅以下に抑えることで、ヒロックによる配線のショートを防止することができる。
【０００５】
また、アルミニウム配線において配線幅が広すぎると、エッチングにより配線を形成する工程で、配線の上部の角（周縁部）が丸まってしまう。すなわち、配線の上面が丸みを帯びてしまう。これは、半導体回路装置のチップ表面の平坦化を阻害する要因となる。半導体回路装置のチップ表面の平坦化が得られないと、以下のような問題が生じる。
【０００６】
一般に、多層配線構造を有する半導体装置の場合、半導体チップ面内の段差を低減するために、各層それぞれが平坦であることが要求される。これは、層の表面の起伏が、上位の層が重ねられる毎に累積されるためである。各層の表面に起伏があると、上位の層になるほど、起伏が大きくなる。起伏が大きいと、配線形成プロセスに悪影響をおよぼし、製造時の歩留まりを低下させる原因となる。
【０００７】
また、近年、配線の低抵抗化のために、銅配線を用いる場合がある。銅配線の形成工程は、アルミニウム配線の場合と異なり、まず、エッチングにより層間絶縁膜の配線形成領域に溝を形成する。そして、形成した溝が埋まるように、層間絶縁膜の上面に銅メッキを施す。その後、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）という手法により、配線用の溝に埋め込まれた銅だけを残して余分な銅を削り取る。
【０００８】
このような銅配線の形成工程において、配線幅が太すぎると、ＣＭＰ工程で、配線が形成される溝の部分の銅が必要以上に削り取られてしまう。その結果、配線上面の中央部分に大きなディッシング（くぼみ）が発生する。くぼみの発生は、アルミニウム配線の場合と同様に、チップ表面の平坦化を阻害することになる。
【０００９】
以上のような様々な理由により、配線幅を最大幅以下にして、半導体の回路設計を行うことが要求されている。
そこで、配線幅を最大幅以下に抑えるために、配線を形成すべき領域の中に、ピラーやスリットと呼ばれる柱状の絶縁領域を入れることが行われている。たとえば、特開平４−１１６８２７号公報の技術では、下層アルミニウム電極配線と上層アルミニウム電極配線とが重なる領域において、下層アルミニウム電極配線に複数のスリットを設けることで配線の幅を狭くしている。
【００１０】
【発明が解決しようとする課題】
ところで、下位層の配線と上位層の配線との重なる部分にビア（VIA）と呼ばれる複数の電気伝導経路を設けることで、層間接続を行う場合がある。複数のビアで異なる層の配線同士を接続すれば、１箇所のビアに接続不良があっても他のビアを介して電気的接続を保つことができる。また、複数のビアで層間接続することは、層間配線の抵抗を低くすることにもなる。これにより、歩留まりを向上させることができる等の利点がある。なお、ビアは、ビアホール、コンタクトホール、またはスルーホールと呼ばれることもある。
【００１１】
ビアを形成すべき配線上の領域（接続端子）の面積が広いほど多くのビアを形成することができ、良好な電気的特性が得られる。しかし、接続端子の面積を広くとりすぎれば、接続端子周辺におけるアルミニウム配線のヒロックの発生、アルミニウム配線の接続端子周縁部の丸みの発生、および銅配線の接続端子上面のディッシングの発生を抑制することができず、歩留まりを悪化させてしまう。そこで、十分なビア配置領域を確保しつつ、配線幅を最大幅以下に抑えた接続端子を有する半導体集積回路装置が望まれている。
【００１３】
本発明はこのような点に鑑みてなされたものであり、異なる層の間を電気的に接続する領域の配線幅を最大幅以下に抑えつつ、十分な数のビアを配置した半導体の回路設計を容易に行うことができる回路設計装置、および回路設計方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明では上記課題を解決するために、多層配線を有する半導体集積回路における層間配線の設計を行う第１の回路設計装置、および回路設計方法が提供される。本発明に係る第１の回路設計装置、および回路設計方法では、第１層内の第１の配線より狭い幅の第１の仮想配線を生成する。第１層の上に重ねられた第２層内の第２の配線と、第１の仮想配線とに挟まれた領域にビアを生成する。第２層内の第２の配線より狭い幅の第２の仮想配線を生成する。そして、第１の配線と第２の仮想配線とに挟まれた領域にビアを生成する。
【００１７】
これにより、第１の配線より狭い幅の第１の仮想配線と第２の仮想配線とが重なり合う領域にビアが生成される。また、第２の配線より狭い幅の第２の仮想配線と第１の仮想配線とが重なり合う領域にビアが生成される。この場合、ビアは、細い仮想配線の同じ幅の領域にしか生成されない。その結果、ビアが生成されない領域にピラーの生成が可能となる。
【００１８】
また、本発明では上記課題を解決するために、多層配線を有する半導体集積回路における層間配線の設計を行う第２の回路設計装置、および回路設計方法が提供される。本発明に係る第２の回路設計装置、および回路設計方法では、まず、第１層内の第１の配線と第２層内の第２の配線とが重なり合う領域の縁を判断する。そして、判断された縁から所定の幅の環状の領域内に、複数のビアを生成する。
【００１９】
これにより、第１の配線と第２の配線との重なり合う領域の縁から所定の領域内に複数のビアが生成される。複数のビアに囲まれた領域には、ピラーを生成することが可能となる。その結果、複数のビアにより層間配線が確実に行われるとともに、細い配線幅により、接続端子周辺におけるアルミニウム配線のヒロックの発生、アルミニウム配線の接続端子周縁部の丸みの発生、および銅配線の接続端子上面のディッシングの発生が防止される。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、第１の実施の形態に係る半導体集積回路装置の配線例を示す図である。図１には層の異なる２つの配線３０，４０が示されている。配線３０，４０は共に金属配線である。配線３０が下層の配線であり、配線４０が上層の配線である。配線３０，４０の材質は、たとえば、アルミニウム配線や銅配線である。配線３０，４０の表面は、層間絶縁膜で覆われている。層間絶縁膜は、たとえばシリコン酸化膜である。配線３０と配線４０との間にも、層間絶縁膜が形成されている。
【００２１】
配線３０と配線４０とに挟まれた領域に複数のビア５０が設けられている。複数のビア５０は、層間配線を行うために層間絶縁膜にあけられた孔である。各ビアの内部は、配線３０と配線４０とを電気的に接続する導電性部材で満たされている。導電性部材は、たとえばタングステン（アルミニウム配線）、銅（銅配線）などである。
【００２２】
複数のビア５０は、２つの配線３０，４０が交差している領域の縁に沿って、環状に配置されている。また、配線３０と配線４０とが交差している領域の中心には、ピラー６０が設けられている。なお、ピラー６０は、配線３０と配線４０とのそれぞれに対して形成されている。２つの配線３０，４０が重なり合わない部分には、ピラー７１，７２が設けられている。ここで、ピラー６２，７１，７２は、配線３０，４０の一部をくり抜いた部分に形成された絶縁部材であり、たとえばシリコン窒化膜やシリコン酸化膜が用いられる。
【００２３】
図２は、図１のＡ−Ａ断面図である。シリコン基板８１の上には、層間絶縁膜８２に覆われた配線３０，４０が形成されている。第１層の配線３０には、ピラー６１を囲むようにして環状の接続端子３１が形成されている。同様に、第２層の配線４０には、ピラー６２を囲むようにして環状の接続端子４１が形成されている。
【００２４】
すなわち、配線３０において、配線４０と交差している領域からピラー６１の部分を除いた領域が、配線３０の接続端子３１である。同様に、配線４０において、配線３０と交差している領域からピラー６２の部分を除いた領域が、配線４０の接続端子４１である。
【００２５】
接続端子３１の上には、複数のビア５０が形成されている。各ビアの内部は導電性部材で満たされている。これにより、第１層の配線３０の接続端子３１と第２層の配線４０の接続端子４１とが互いに電気的に接続される。第１層の配線３０において、配線４０と重なり合わない領域には、ピラー７１ａ，７１ｂが形成されている。
【００２６】
図１、図２に示したように、下層の配線３０と上層の配線４０とが重なり合う領域の縁に沿って複数のビア５０が環状に配置され、複数のビア５０に囲まれた領域にピラー６１，６２が設けられている。配線３０，４０の接続端子３１，４１は、ピラー６１，６２を囲む環状の領域に形成されているため、配線３０，４０より狭い幅となる。ピラー６１，６２の大きさを調整することで、接続端子３１，４１の配線幅を最大配線幅よりも小さくすることができる。
【００２７】
次に、以上のような配線回路を有する半導体集積回路の設計方法について説明する。半導体集積回路の設計は、コンピュータ上で機能するＣＡＤソフトウェアを用いて行うことができる。
【００２８】
図３は、半導体集積回路の設計に用いるコンピュータの一構成例を示す図である。コンピュータ１０は、ＣＰＵ１１によって装置全体が制御されている。ＣＰＵ１１には、バス１７を介してＲＡＭ１２、ハードディスク装置（ＨＤＤ）１３、グラフィック処理装置１４、入力インタフェース１５、および通信インタフェース１６が接続されている。
【００２９】
ＲＡＭ１２は、ＣＰＵ１１に実行させるＯＳ(Operating System)やＣＡＤプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１２には、ＣＰＵ１１による処理に必要な各種データが格納される。ＨＤＤ１３は、ＯＳやＣＡＤのプログラムが格納される。また、ＨＤＤ１３には、配線回路図のデータが格納される。
【００３０】
グラフィック処理装置１４には、モニタ２１が接続されている。グラフィック処理装置１４は、ＣＰＵ１１からの命令に従って、ＣＡＤ図面等の画像をモニタ２１の画面に表示させる。入力インタフェース１５には、キーボード２２とマウス２３とが接続されている。入力インタフェース１５は、キーボード２２やマウス２３から送られてくる信号を、バス１７を介してＣＰＵ１１に送信する。
【００３１】
通信インタフェース１６は、ネットワーク２４に接続されている。ネットワーク２４は、たとえばインターネットのような広域ネットワークである。通信インタフェース１６は、ネットワーク２４を介して、他のコンピュータとの間でデータの送受信を行う。
【００３２】
以上のような構成のコンピュータ１０に本発明の実施の形態に係るＣＡＤプログラムを実行させることで半導体集積回路の設計が行われる。半導体集積回路の設計は、たとえば、複数のセルごとに回路図が設計される。そして、各セルを接続する配線が設計される。以下に、セル間の信号配線を設計する場合を例に採り、本発明の実施の形態に係る半導体集積回路設計方法を説明する。
【００３３】
図４は、半導体集積回路設計に関する処理機能を示すブロック図である。回路図保持部１には、複数のセルデータ１ａ、ネットリスト１ｂおよびセル間配線データ１ｃが保持されている。回路図保持部１は、たとえば図３のＨＤＤ１３内の記憶領域である。
【００３４】
複数のセルデータ１ａは、半導体集積回路を機能ごとにブロック分けした場合の、各ブロックの回路図である。セルデータには、セル内の配線に関するデータが含まれている。たとえば、配線の幅や端子の物理情報である。端子の物理情報とは、端子の座標、レイヤ（層の番号）、幅などの情報である。
【００３５】
ネットリスト１ｂは、セル間の接続関係を示すデータ（ネット）のリストである。ネットは、２つ以上のセルにおいて互いに接続すべき２つ以上の端子の情報である。セル間配線データ１ｃは、セル間を結ぶ配線に関するデータである。たとえば、セル間を結ぶ配線の経路、配線幅、および層間配線をする場合のビアの位置等に関するデータがセル間配線データ１ｃに含まれる。
【００３６】
ネット選択部２は、セル間の配線を設計する際に、ネットリスト１ｂから１つのネットを選択する。選択したネットの情報が、配線経路決定部３に送られる。
配線経路決定部３は、ネット選択部２から送られたネットの情報に基づいて、接続すべき端子が属するセルデータを参照し、その端子の物理情報を取得する。取得する物理情報は、端子の座標や、レイヤ、幅等の情報である。配線経路決定部３は、各端子の物理情報に基づいて配線経路を決定する。なお、配線経路決定部３は、配線を生成すべき経路のみを決定し、配線の幅等の情報は決定しない。
【００３７】
配線発生部４は、配線経路決定部３で決定された配線経路上に配線を形成するためのセル間配線データを生成する。生成されるセル間配線データは、配線の幅、ピラーおよびスリットの位置、ビアの位置等を含む情報である。配線発生部４で生成されたセル間配線データは、回路図保持部１に格納される。
【００３８】
次に、多層配線を有する半導体集積回路における層間配線の設計手順について説明する。なお、以下の処理は、コンピュータ１０のＣＰＵ１１が他の装置と協働して実行する処理である。
【００３９】
図５は、セル間配線設計の処理手順を示すフローチャートである。このフローチャートを、図４のブロック図を参照しながら説明する。まず、ネット選択部２が、ネットリスト１ｂから１つのネットを選択する（ステップＳ１１）。次に、配線経路決定部３がセルデータ１ａを参照し、接続する端子の物理情報を取得する（ステップＳ１２）。そして、配線経路決定部３は、接続する端子の物理情報に基づいて、配線経路を決定する（ステップＳ１３）。接続する２つの端子が互いに異なる層に属していれば、配線経路は少なくとも一度、層間をまたぐことになる。なお、接続する端子が同じ層に属していても、それらの端子が属する層と異なる層を経由する配線経路が決定される場合もある。この場合にも、配線経路は層間をまたぐことになる。
【００４０】
配線経路が決定されると、配線発生部４が配線を生成する（ステップＳ１４）。このステップでは、配線の幅などが決定される。配線が生成された後、配線発生部４により、ビア配置処理が行われる（ステップＳ１５）。ビアは、層間接続を行う場所（配線経路が層間をまたぐ場所）に配置される。ビア配置処理の詳細は後述する。
【００４１】
ビア配置処理の後、配線発生部４がピラー配置処理を行う（ステップＳ１６）。ピラーは、たとえば、配線の幅があらかじめ決められた配線最大幅よりも太い場合に設定される。層間接続を行うための接続端子に対しては、ビアが配置されていない領域にピラーが配置される。配線発生部４は、ビアやピラーの配置情報を含むセル間配線データを、回路図保持部１に格納する（ステップＳ１７）。
【００４２】
なお、上記のフローチャートは、信号配線を設計する場合の例であるが、電源配線の層間接続においても、同様に本発明を適用することができる。ただし、電源配線においては、ネットリストを用いずに配線の設計が行われることもある。たとえば、半導体集積回路の信号配線を設計する前に、フロアプランと呼ばれる段階を踏む場合がある。フロアプランでは、マクロ回路（大きなセルやメモリ回路）などを配置するとともに、大まかな電源経路が決められる。このマクロプランで決められた大まかな電源経路に基づいて電源経路を詳細に決定され、決定された電源経路上に電源配線が生成される。
【００４３】
電源配線が生成された後、図５に示したビア配置処理（ステップＳ１５）、ピラーの配置処理（ステップＳ１６）、およびセル間配線データの格納処理（ステップＳ１７）と同様の処理を行うことで、電源配線の層間配線部分に対してビアやピラーを配置することができる。
【００４４】
図６は、本発明の第１の実施の形態のビア配置処理を示すフローチャートである。以下の処理は、図４に示す配線発生部４で行われる処理である。この処理は、図５に示す配線生成処理（ステップＳ１４）の終了後に行われる。
【００４５】
まず、ビアを配置すべき領域の１つが選択される（ステップＳ２１）。ビアを配置すべき領域とは、異なる層の間を結ぶ配線経路が決定された領域である。選択された領域の下層側の配線幅と上層側の配線幅を調べ、両方の配線の幅が配線最大幅よりも広い（太幅配線）か否かが判断される（ステップＳ２２）。なお、配線最大幅は、たとえば、回路設計処理を開始させる際に、ユーザによってあらかじめ設定される。また、製造される半導体集積回路装置に求められる品質や、製造装置の精度等のデータに基づいて、配線最大幅をコンピュータに算出させてもよい。
【００４６】
上下層の配線が共に太幅配線の場合（ステップＳ２２のＹＥＳルート）、下層の太幅配線内に、少なくとも１つの細幅の仮想配線が生成される（ステップＳ２３）。細幅の仮想配線とは、元の配線と重なる位置に設けられた配線最大幅よりも細い幅の配線である。生成された細幅の仮想配線は、ビアの配置位置決定やピラー位置および形状の決定にのみ用いられ、回路図には反映されない。細幅の仮想配線は、たとえば元の配線の縁に沿って２本生成される。下層側の配線に基づき細幅の仮想配線が生成されると、生成された細幅の仮想配線と上層の配線とが重なる領域に複数のビアが配置される（ステップＳ２４）。
【００４７】
次に、上層の太幅の配線に重ねて、少なくとも１つの細幅の仮想配線が生成される（ステップＳ２５）。そして、上層の配線に基づいて生成された細幅の仮想配線と下層の配線とが重なる領域に、ビアが配置される（ステップＳ２６）。ビアの配置後、処理がステップＳ２８に進められる。
【００４８】
ステップＳ２２における判断において、上層と下層との配線の少なくともいずれか一方が配線最大幅より狭い幅であった場合（ステップＳ２２のＮＯルート）、上層と下層との２つの配線が重なる部分に複数のビアが配置される（ステップＳ２７）。その後、処理がステップＳ２８に進められる。
【００４９】
ステップＳ２１で選択された領域にビアを配置する処理（ステップＳ２２からステップＳ２７）が終了すると、ビアを配置すべき領域のなかで、ビアの配置処理をまだ行っていない領域があるか否かが判断される（ステップＳ２８）。ビア配置処理を行っていない領域があればステップＳ２１に進み、ビア配置処理を行っていない領域がなければビア配置処理を終了し、図５のステップＳ１６に処理が進められる。
【００５０】
以上のようにして、異なる層の２つの配線同士を接続すべき箇所に、複数のビアを配置することができる。配置されたビアは、細幅の仮想配線上に配置されている。そのため、上下層それぞれの配線のうち細幅仮想配線と重ならない部分には、ピラーを設けることが可能である。層間接続をすべき接続端子にピラーを設けることで、ピラーの周囲の配線は細幅の配線となる。したがって、接続端子における配線幅は、配線最大幅以下とすることができる。
【００５１】
このように接続端子における配線幅が配線最大幅以下となれば、接続端子周辺におけるアルミニウム配線のヒロックの発生、アルミニウム配線の接続端子周縁部の丸みの発生、および銅配線の接続端子上面のディッシングの発生を抑制することができ、半導体集積回路装置を製造する際の歩留まりが向上する。しかも、ピラーの周囲を囲む環状の領域に複数のビアを配置しているため、層間接続を確実に行うことができるとともに、良好な電気的特性（たとえば、低い電気抵抗）を得ることができる。
【００５２】
次に、ビアおよびピラーの生成状況の一例を、図７〜図９の模式図を用いて説明する。
図７は、ビア発生前の模式図である。この例では、配線最大幅よりも広い幅の２つの配線３０，４０が互いに交差しているものとする。配線３０は下層の金属配線であり、配線４０は上層の金属配線である。そして、回路設計上、配線３０と配線４０とが重なり合う部分において電気的に接続する必要があるものとする。この場合、図６のビア配置処理が実行され、まず、下層の配線３０に基づく細幅の仮想配線が生成される。そして、生成された仮想配線と、上層の配線４０とが重なり合う領域にビアが配置される。
【００５３】
図８は、下層の仮想配線に基づくビア生成状況を示す模式図である。この例では、下層の金属配線３０の縁に沿って、２本の細幅の仮想配線３２，３３が生成されている。図８に示すように、細幅の仮想配線３２，３３は、元の配線３０と重なる位置に生成される。細幅の仮想配線３２と上層の配線４０とが重なる領域に、複数のビア５１が配置されている。同様に、細幅の仮想配線３３と上層の配線４０とが重なる領域に、複数のビア５２が配置されている。
【００５４】
図９は、上層の仮想配線に基づくビア生成状況を示す模式図である。この例では、上層の配線４０の縁に沿って２本の細幅の仮想配線４２，４３が生成されている。図９に示すように、細幅の仮想配線４２と下層の配線３０とが重なる領域に、複数のビア５３が配置されている。同様に、細幅の仮想配線４３と下層の配線３０とが重なる領域に、複数のビア５４が配置されている。
【００５５】
図８で示した複数のビア５１，５２と図９で示した複数のビア５３，５４とを組み合わせれば、図１に示したような環状に配置された複数のビア５０が生成される。なお、同じ位置に重複してビアが生成された場合には、たとえば、一方のみを残すようにする。環状に配置されたビアに囲まれた領域にたとえば矩形のピラーを設け、ビアを配置する必要のない領域に長方形のピラーを設けることで、図１に示した回路図が生成される。
【００５６】
以上のように、第１の実施の形態によれば、上下の２つの層の配線同士が重なり合う領域の縁に沿ってビアを環状に配置し、ビアに囲まれた領域にピラーを設けた。これにより、ビアにより層間接続をする領域においても、配線の幅を細くすることが可能となる。その結果、アルミニウム配線のヒロックの発生防止、アルミニウム配線周縁部の丸まりの防止、銅配線のディッシングの低減を図ることが出来る。
【００５７】
本実施の形態では、配線交差領域に環状のビアを発生させ、その中心にピラーを発生させる構造とした。この場合、中心部にビア、その周辺にピラーという逆の構造と比べて、交差領域付近のピラーの平均密度をより均一にすることができる。
【００５８】
すなわち、配線交差領域の中心部にビアを発生させる場合、配線交差領域の中心部に、層間接続のためのビアが集中する。そのため、配線交差領域の中心部には、層間接続のためのすべてのビアを配置するための十分な広さの領域が必要となる。この領域には、ピラーが配置されないため、配線幅を細くするのが困難となる。
【００５９】
一方、本実施の形態のように、配線交差領域に環状のビアを発生させ、その中心にピラーを発生させる構造とすれば、ビアの配置領域が分散する。そのため、ビアを配置すべき領域の配線の幅を細くすることが容易となる。その結果、アルミニウム配線のヒロックの発生防止、アルミニウム配線周縁部の丸まりの防止、銅配線のディッシングの低減等の効果を、より大きくすることが可能となる。
【００６０】
ところで、ビアの配置に関しては、様々な変形例が考えられる。以下に、ビア配置の変形例について説明する。
図１０は、第１の実施の形態に係るビア配置の第１の変形例を示す図である。図１０の例では、下層の配線１１０と上層の配線１２０との重なり合う領域の縁に沿って、環状にビア１３０が配置されている。ただし、ビア１３０の列は、完全な輪とはなっておらず、２カ所で分断されている。
【００６１】
複数のビア１３０に囲まれた領域にピラー１４０が設けられている。また、配線１１０における配線１２０と重ならない領域に、ピラー１５０が設けられている。配線１２０における配線１１０と重ならない領域に、ピラー１６０が設けられている。このように、環状に配置された複数のビアは、必ずしも完全な輪を形成していなくてもよい。
【００６２】
図１１は、第１の実施の形態に係るビア配置の第２の変形例を示す図である。図１１の例では、下層の配線２１０と上層の配線２２０との重なり合う領域の縁に沿って、環状に複数のビア２３０が配置されている。ただし、配線２１０と配線２２０との重なり合う領域の角には、ビアが配置されていない。
【００６３】
複数のビア２３０に囲まれた領域にピラー２４０が設けられている。また、配線２１０において、配線２２０と重ならない領域に、ピラー２５０が設けられている。配線２２０において、配線２１０と重ならない領域に、ピラー２６０が設けられている。
【００６４】
この例では、環状に配置されたビア２３０の輪は、４箇所で分断されている。このように、環状に配置された複数のビアは、直列に配置された４つのグループに分かれていてもよい。
【００６５】
図１２は、第１の実施の形態に係るビア配置の第３の変形例を示す図である。図１２の例では、下層の配線３１０と上層の配線３２０との重なり合う領域の縁に沿って、環状に複数のビア３３０が配置されている。ただし、配線３１０と配線３２０との重なり合う領域の角の２箇所（図中左上と右下）にはビアが配置されていない。
【００６６】
複数のビア３３０に囲まれた領域にピラー３４０が設けられている。また、配線３１０において、配線３２０と重ならない領域に、ピラー３５０が設けられている。配線３２０において、配線３１０と重ならない領域に、ピラー３６０が設けられている。
【００６７】
この例では、環状に配置された複数のビア３３０による輪は、２箇所で分断されている。このように、環状に配置された複数のビア３３０は、２つのグループに分かれていてもよい。
【００６８】
図１３は、第１の実施の形態に係るビア配置の第４の変形例を示す図である。図１３の例では、下層の配線４１０と上層の配線４２０との重なり合う領域の縁に沿って、環状に複数のビア４３０が配置されている。ただし、配線４１０と配線４２０との重なり合う領域の１つの角（図中左上の角）だけはビアが配置されていない。
【００６９】
複数のビア４３０に囲まれた領域にピラー４４０が設けられている。また、配線４１０における配線４２０と重ならない領域に、ピラー４５０が設けられている。配線４２０における配線４１０と重ならない領域に、ピラー４６０が設けられている。このように、環状に配置された複数のビア４３０は、１箇所で分断されることで完全な輪を形成していなくてもよい。
【００７０】
次に、第５の変形例について説明する。上記の例はすべて、上層と下層の１本ずつの配線を接続する場合の例である。しかし、下層の２本の配線と上層の１本の配線とを接続する場合もある。そのような例について以下に説明する。
【００７１】
図１４は、第１の実施の形態に係るビア配置の第５の変形例を示す図である。この例では、下層には、幅の異なる２つの配線５１０，５２０が形成されている。配線５１０と配線５２０とは、それぞれの端部で接触している。配線５１０と配線５２０とが接触している場所において、下層の配線５１０，５２０と上層の配線５３０とが重なり合っている。すなわち、交差している領域において、下層の各配線は、それぞれ上層の配線との中央付近までしか達していない。
【００７２】
この例では、ビアを配置する際に、配線５１０と配線５２０とのそれぞれに対して、個別に細幅の仮想配線５１１，５１２，５２１，５２２が生成される。上層の配線５３０に対しても、細幅仮想配線５３１，５３２が生成される。これにより、下層の配線５１０と上層の配線５３０との重なり合う領域には、複数のビア５４１が配置される。また、下層の配線５２０と上層の配線５３０との重なり合う領域にも、複数のビア５４２が配置される。
【００７３】
配線５１０と配線５３０とが重なり合う領域のうち、ビア５４１が配置されていない領域にピラー５５１が設けられる。また、配線５２０と配線５３０とが重なり合う領域のうち、ビア５４２が配置されていない領域にピラー５５２が設けられる。配線５１０において、配線５３０と重なり合わない領域には、ピラー５６０が形成されている。配線５２０において、配線５３０と重なり合わない領域には、ピラー５７０が形成されている。配線５３０において、配線５１０，５２０と重なり合わない領域には、ピラー５８０が形成されている。
【００７４】
このようにして、ビアを配置すべき領域に下層の配線が２本存在していても、細い配線幅の接続端子上にビアを配置することができる。なお、ビアを配置すべき領域に上層の配線が２本存在していても、同様にしてビアを配置することができる。
【００７５】
図１５は、第１の実施の形態に係るビア配置の第６の変形例を示す図である。この例では、下層の配線６１０と上層の配線６２０とが平行に配置されている場合の例である。配線６１０の右側の端部と配線６２０の左側の端部とが重なり合っている。
【００７６】
下層の配線６１０に基づいて２つの細幅の仮想配線６１１，６１２が生成され、上層の配線６２０に基づいて２つの細幅の仮想配線６２１，６２２が生成される。細幅の仮想配線６１１と細幅の仮想配線６２１とが重なり合う領域に、複数のビア６３１が配置される。同様に、細幅の仮想配線６１２と細幅の仮想配線６２２とが重なり合う領域に、複数のビア６３２が配置される。下層の配線６１０と上層の配線６２０とが重なり合う領域のうち、複数のビア６３１，６３２が配置されていない領域に、ピラー６４０が形成される。
【００７７】
これにより、２つの配線６１０，６２０が重なり合う領域の縁に沿って、複数のビア６３１，６３２が配置される。配線６１０において、配線６２０と重なり合わない領域には、ピラー６５０が設けられている。また、配線６２０において、配線６１０と重なり合わない領域には、ピラー６６０が設けられている。
【００７８】
このように、下層の配線と上層の配線とが平行に配置されている場合であっても、配線同士が重なり合う領域にビアを配置することができる。
なお、上記の例では、元の配線の縁に沿って２本の仮想配線を生成しているが、元の配線の中央付近に仮想配線を生成してもよい。生成する仮想配線の数は、２本に限定されるものではなく、１本でも３本以上でもよい。
【００７９】
次に、第２の実施の形態について説明する。第２の実施の形態は、２つの配線の重複領域の縁を判断することで、ビアを配置すべき領域を決定するものである。たとえば、図１５に示した第１の実施の形態の第６の変形例では、上下層の２つの配線が平行であるため、２つの配線が重なり合う矩形の領域の２つの辺（図中、上辺と下辺）に沿ってビアが配置されている。このような場合、２つの配線が重なり合う領域の縁を求め、縁から一定の幅の領域にビアを配置することで、複数のビアを完全な輪の形に配置することができる。そのような例を、第２の実施の形態として以下に説明する。
【００８０】
第２の実施の形態を実現するための処理機能は、図４に示した構成と同様である。また、ビア配置処理以外の処理については、図４に示した処理と同様であるため省略する。
【００８１】
図１６は、本発明の第２の実施の形態のビア配置処理手順を示すフローチャートである。この処理は、配線発生部４（図４に示す）で行われる処理である。なお、図１６に示すビア配置のうち、ステップＳ３１、ステップＳ３２、ステップＳ３５，ステップＳ３６の処理については、それぞれ図６に示す処理のステップＳ２１、ステップＳ２２、ステップＳ２７，ステップＳ２８の処理と同様の処理であるため、説明を省略する。
【００８２】
図１６のステップＳ３２において、下層の配線と上層の配線とが太幅配線と判断された場合（ステップＳ３２のＹＥＳルート）、下層の配線と上層の配線とが重なり合う重畳領域の縁が判断される（ステップＳ３３）。重畳領域の縁から内側に所定の範囲内の領域に、複数のビアが配置される（ステップＳ３４）。ビアを配置する重畳領域の縁からの範囲は、配線最大幅以下の値である。この値は、たとえば、ビア配置処理を実行する前に、ユーザがあらかじめ設定しておく。
【００８３】
このような、ビア配置処理を、ビアを配置すべき全ての領域（層間接続を行う場所）に対して行うことで、セル間を接続配線のデータが生成される。
図１７は、第２の実施の形態によるビアの配置例を示す図である。この例は、異なる層の平行な配線を接続する場合の例である。下層の配線７１０の右側の端部と、上層の配線７２０の左側の端部とが重なり合っている。第２の実施の形態では、２つの配線が重なり合う部分の縁７０１（図中、太い破線で示す）が判断される。そして、縁７０１に沿って、複数のビア７３０が配置される。ビアは、縁７０１から所定の幅の領域内にのみ配置される。そして、複数のビア７３０に囲まれた領域に、ピラー７４０が生成される。また、下層の配線７１０のうち、上層の配線７２０と重なり合わない領域には、複数のピラー７５０が形成されている。上層の配線７２０のうち、下層の配線７１０と重なり合わない領域には、複数のピラー７６０が形成されている。
【００８４】
このように、第２の実施の形態では、配線の重なり合う部分の縁を判断し、その縁に沿ってビアを配置するようにしたので、重なり合う２つの配線が平行であっても、ピラーを囲む環状の領域にビアを配置することができる。
【００８５】
図１８は、第２の実施の形態に係るビア配置の変形例を示す図である。この例では、下層の２つの配線８１０，８２０の接続部分において、上層の配線８３０との層間接続を行う場合の例である。このような層間接続におけるビアの配置処理に本発明の第２の実施の形態を適用すると、下層の配線８１０と上層の配線８３０とが重なり合う領域の縁が判断される。
【００８６】
この例では、まず下層の配線８１０と上層の配線８３０とが重なり合う領域の縁８０１（図中、太い破線で示す）が判断される。この縁８０１に沿った所定の幅の領域に、複数のビア８４１が環状に配置される。ビア８４１に囲まれた領域には、ピラー８５１が形成されている。次に、下層の配線８２０と上層の配線８３０とが重なり合う領域の縁８０２（図中、太い破線で示す）が判断される。この縁８０２に沿った所定の幅の領域に、複数のビア８４２が環状に配置されている。ビア８４２に囲まれた領域に、ピラー８５２が形成される。
【００８７】
また、下層の配線８１０のうち、上層の配線８３０と重なり合わない領域には、複数のピラー８６０が形成されている。下層の配線８２０のうち上層の配線８３０と重なり合わない領域には、複数のピラー８７０が形成されている。上層の配線８３０のうち下層の２つの配線８１０，８２０と重なり合わない領域には、複数のピラー８８０が形成されている。
【００８８】
このようにして、ビアを配置すべき領域に下層の配線が２本存在していても、細い配線幅の接続端子上にビアを配置することができる。ここで、図１８に示したように、第２の実施の形態では、ピラー８５１，８５２のそれぞれの周囲を完全に囲むようにビア８４１，８４２が配置されている。このように、第２の実施の形態を用いれば、２つの配線の重なり合い方に関係なく、層間接続を行うべき部分の中心にピラーが形成され、その周囲にビアが配置されるようになる。すなわち、第２の実施の形態を用いれば、常に、ピラーの周囲を完全に囲む領域に複数のビアを配置することができる。
【００８９】
ところで、本発明の第１の実施の形態および第２の実施の形態では、ある配線における層間接続を行うべき領域には、１つの矩形のピラーが形成されている。しかし、ピラーの数が１つである必要はない。以下に、生成されるピラーの変形例について説明する。
【００９０】
図１９は、ピラー配置の第１の変形例を示す図である。図１９の例では、下層の配線９１０と上層の配線９２０との重なり合う領域の縁に沿って、環状に複数のビア９３０が配置されている。
【００９１】
複数のビア９３０に囲まれた領域に複数のピラー９４０が設けられている。図１９の例では、複数のピラー９４０は、それぞれ長方形をしている。そして、それぞれのピラーが平行に並べられている。また、配線９１０における配線９２０と重ならない領域に、ピラー９５０が設けられている。配線９２０における配線９１０と重ならない領域に、ピラー９６０が設けられている。
【００９２】
このように、下層の配線９１０と上層の配線９２０とが重なり合う領域に、複数のピラー９４０が形成されていてもよい。
図２０は、ピラー配置の第２の変形例を示す図である。図２０の例では、下層の配線１０１０と上層の配線１０２０との重なり合う領域の縁に沿って、環状に複数のビア１０３０が配置されている。
【００９３】
複数のビア１０３０に囲まれた領域に複数のピラー１０４０が設けられている。図２０の例では、複数のピラー１０４０は、それぞれ正方形をしている。そして、それぞれのピラーが格子状に並べられている。また、配線１０１０における配線１０２０と重ならない領域に、ピラー１０５０が設けられている。配線１０２０における配線１０１０と重ならない領域に、ピラー１０６０が設けられている。
【００９４】
このように、下層の配線１０１０と上層の配線１０２０との重なり合う領域に、正方形のピラーを複数形成してもよい。
なお、上記の実施の形態および変形例では、矩形のピラーが形成されている。しかし、ピラーの形状は、楕円形や円形であってもよい。
【００９５】
また、上記の処理機能は、コンピュータによって実現することができる。その場合、半導体装置が有すべき機能の処理内容は、コンピュータで読み取り可能な記録媒体に記録されたプログラムに記述されており、このプログラムをコンピュータで実行することにより、上記処理がコンピュータで実現される。コンピュータで読み取り可能な記録媒体としては、磁気記録装置や半導体メモリ等がある。市場へ流通させる場合には、ＣＤ−ＲＯＭ(Compact Disc Read Only Memory)やフロッピーディスク等の可搬型記録媒体にプログラムを格納して流通させることができる。また、ネットワークに接続されたコンピュータの記憶装置に本発明に係るプログラムを格納しておき、そのプログラムをネットワークを通じて他のコンピュータに転送することもできる。コンピュータで実行する際には、たとえばコンピュータ内のハードディスク装置等にプログラムを格納しておき、メインメモリにロードして実行する。
【００９６】
なお、上記の各実施の形態ではビアが二列に配置されているが、ビアを配置する領域とビアのサイズに応じて、ビアを３列以上に並べてもよい。また、ビアを１列に並べてもよい。
【００９７】
また、上記の実施の形態では、下層の配線と上層の配線との幅が共に、配線最大幅よりも広い場合に本発明に係るビア配置処理を行っているが、一方の配線が配線最大幅より広い場合に本発明に係るビア配置処理を行うようにしてもよい。
【００９８】
（付記１）  多層配線を有する半導体集積回路装置において、
第１層内に設けられた第１の配線と、
前記第１層に重なる第２層内に設けられた第２の配線と、
前記第１層と前記第２層との間に形成され、前記第１の配線と前記第２の配線とが重なり合う領域内に環状に配置された複数のビアと、
を有することを特徴とする半導体集積回路装置。
【００９９】
（付記２）  前記第１の配線は、前記複数のビアに囲まれた領域に、絶縁部材からなるピラーが形成されていることを特徴とする付記１記載の半導体集積回路装置。
【０１００】
（付記３）  前記複数のビアは、環状の領域内にほぼ均等に配置されていることを特徴とする付記１記載の半導体集積回路装置。
（付記４）  前記複数のビアは、環状の領域内の一部分を除いた領域に配置されていることを特徴とする付記１記載の半導体集積回路装置。
【０１０１】
（付記５）  前記複数のビアは、前記第１の配線と前記第２の配線とが重なり合う領域の縁に沿って配置されていることを特徴とする付記１記載の半導体集積回路装置。
【０１０２】
（付記６）  多層配線を有する半導体集積回路における層間配線の設計を行う回路設計装置において、
第１層内の第１の配線より狭い幅の第１の仮想配線を生成する第１の仮想配線生成手段と、
前記第１層の上に重ねられた第２層内の第２の配線と、前記第１の仮想配線生成手段で生成された前記第１の仮想配線とに挟まれた領域に少なくとも１つのビアを生成する第１のビア生成手段と、
前記第２層内の前記第２の配線より狭い幅の第２の仮想配線を生成する第２の仮想配線生成手段と、
前記第１の配線と、前記第２の仮想配線生成手段で生成された前記第２の仮想配線とに挟まれた領域に少なくとも１つのビアを生成する第２のビア生成手段と、
を有することを特徴とする回路設計装置。
【０１０３】
（付記７）  前記第１の仮想配線生成手段は、前記第１の配線の縁に沿って仮想配線を生成し、前記第２の仮想配線生成手段は、前記第２の配線の縁に沿って仮想配線を生成することを特徴とする付記６記載の回路設計装置。
【０１０４】
（付記８）  前記第１のビア生成手段と前記第２のビア生成手段とで生成された複数のビアに囲まれた前記第１の配線上の領域に、絶縁部材からなるピラーを配置するピラー配置手段をさらに有することを特徴とする付記６記載の回路設計装置。
【０１０５】
（付記９）  前記第１の配線と前記第２の配線との幅があらかじめ設定された配線最大幅以上であるか否かを判断する幅判断手段をさらに有し、
前記第１の仮想配線生成手段と前記第２の仮想配線生成手段とは、前記幅判断手段により前記第１の配線と前記第２の配線との双方の幅が配線最大幅以上であると判断された場合に、細幅の仮想配線を生成することを特徴する付記６記載の回路設計装置。
【０１０６】
（付記１０）  多層配線を有する半導体集積回路における層間配線の設計を行う回路設計装置において、
第１層内の第１の配線と第２層内の第２の配線とが重なり合う領域の縁を判断する縁判断手段と、
前記縁判断手段で判断された縁から所定の幅の環状の領域内に、複数のビアを生成するビア生成手段と、
を有することを特徴とする回路設計装置。
【０１０７】
（付記１１）  前記第１の配線における前記ビア生成手段で生成された前記複数のビアに囲まれた領域に、絶縁部材からなるピラーを配置するピラー配置手段をさらに有することを特徴とする付記１０記載の回路設計装置。
【０１０８】
（付記１２）  多層配線を有する半導体集積回路における層間配線の設計を行うための回路設計方法において、
第１層内の第１の配線より狭い幅の第１の仮想配線を生成し、
前記第１層の上に重ねられた第２層内の第２の配線と、前記第１の仮想配線とに挟まれた領域にビアを生成し、
前記第２層内の前記第２の配線より狭い幅の第２の仮想配線を生成し、
前記第１の配線と前記第２の仮想配線とに挟まれた領域にビアを生成する、
ことを特徴とする回路設計方法。
【０１０９】
（付記１３）  前記第１の仮想配線の生成では、前記第１の配線の縁に沿って仮想配線を生成し、前記第２の仮想配線の生成では、前記第２の配線の縁に沿って仮想配線を生成することを特徴とする付記１２記載の回路設計方法。
【０１１０】
（付記１４）  生成された複数のビアに囲まれた領域に、絶縁部材からなるピラーを配置することを特徴とする付記１２記載の回路設計方法。
（付記１５）  前記第１の配線と前記第２の配線との幅があらかじめ設定された配線最大幅以上であるか否かを判断し、
前記第１の配線と前記第２の配線との双方の幅が配線最大幅以上であると判断された場合にのみ、細幅の仮想配線を生成することを特徴する付記１２記載の回路設計方法。
【０１１１】
（付記１６）  多層配線を有する半導体集積回路における層間配線の設計を行うための回路設計方法において、
第１層内の第１の配線と第２層内の第２の配線とが重なり合う領域の縁を判断し、
前記判断された縁から所定の幅の環状の領域内に、複数のビアを生成する、
ことを特徴とする回路設計方法。
【０１１２】
（付記１７）  前記第１の配線における前記複数のビアに囲まれた領域に、絶縁部材からなるピラーを配置することを特徴とする付記１６記載の回路設計方法。
【０１１３】
【発明の効果】
以上説明したように本発明では、第１の配線と第２の配線との重なり合う領域に、ビアを環状に生成するようにしたため、ビアが生成されていない領域にピラー等の生成が可能となる。これにより、複数のビアによる確実な層間配線を行いつつ、接続端子の配線幅を細くし、接続端子周辺におけるアルミニウム配線のヒロックの発生、アルミニウム配線の接続端子周縁部の丸みの発生、および銅配線の接続端子上面のディッシングの発生を防止することができる。その結果、半導体集積回路装置の製造工程における歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体集積回路装置の配線例を示す図である。
【図２】図２は、図１のＡ−Ａ断面図である。
【図３】半導体集積回路の設計に用いるコンピュータの一構成例を示す図である。
【図４】半導体集積回路設計に関する処理機能を示すブロック図である。
【図５】セル間配線設計の処理手順を示すフローチャートである。
【図６】本発明の第１の実施の形態のビア配置処理を示すフローチャートである。
【図７】ビア発生前の模式図である。
【図８】下層の細幅仮想配線に基づくビア生成状況を示す模式図である。
【図９】上層の細幅仮想配線に基づくビア生成状況を示す模式図である。
【図１０】第１の実施の形態に係るビア配置の第１の変形例を示す図である。
【図１１】第１の実施の形態に係るビア配置の第２の変形例を示す図である。
【図１２】第１の実施の形態に係るビア配置の第３の変形例を示す図である。
【図１３】第１の実施の形態に係るビア配置の第４の変形例を示す図である。
【図１４】第１の実施の形態に係るビア配置の第５の変形例を示す図である。
【図１５】第１の実施の形態に係るビア配置の第６の変形例を示す図である。
【図１６】本発明の第２の実施の形態のビア配置処理手順を示すフローチャートである。
【図１７】第２の実施の形態によるビアの配置例を示す図である。
【図１８】第２の実施の形態に係るビア配置の変形例を示す図である。
【図１９】ピラー配置の第１の変形例を示す図である。
【図２０】ピラー配置の第２の変形例を示す図である。
【符号の説明】
３０，４０  配線
５０  ビア
６０，７１，７２  ピラー
８１  シリコン基板
８２  層間絶縁膜
１０  コンピュータ
１１  ＣＰＵ
１２  ＲＡＭ
１３  ＨＤＤ
１４  グラフィク処理装置
１５  入力インタフェース
１６  通信インタフェース
【図１】
0004349742.tif 000002
【図２】
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【図３】
0004349742.tif 000004
【図４】
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【図５】
0004349742.tif 000006
【図６】
0004349742.tif 000007
【図７】
0004349742.tif 000008
【図８】
0004349742.tif 000009
【図９】
0004349742.tif 000010
【図１０】
0004349742.tif 000011
【図１１】
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【図１２】
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【図１３】
0004349742.tif 000014
【図１４】
0004349742.tif 000015
【図１５】
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【図１６】
0004349742.tif 000017
【図１７】
0004349742.tif 000018
【図１８】
0004349742.tif 000019
【図１９】
0004349742.tif 000020
【図２０】
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