(57)【特許請求の範囲】
【請求項１】
ＬＤＭＯＳトランジスタの多重レベル相互接続構造であって、
複数のソース領域と複数のドレイン領域とを含み、結合して１個のトランジスタを形成する複数の拡散領域であって、前記複数のソース領域と前記複数のドレイン領域とが交互に配置されている、複数の拡散領域と、
行状に配置された前記複数の拡散領域の上にあってこれと電気的に接触する第１レベルの相互接続金属の複数のアルミニウムの片と、
互いに並行に形成されたソースバスとドレインバスとを含み、それぞれが第１レベルの相互接続金属の前記複数のアルミニウムの片の上にある、第２レベルの相互接続金属の複数のアルミニウムの導電バスと、
前記アルミニウムの導電バスの上にあって、それぞれ前記ソースバス又は前記ドレインバスと電気的に接触する複数の第３レベルの相互接続の銅の導体と、
を備え、
前記ソースバスと前記ドレインバスのそれぞれがその一端に結合パッドを有し、
前記ソースバスが前記複数のソース領域に接触している前記第１レベルの相互接続金属の前記複数のアルミニウムの片と選択的に接触し、
前記ドレインバスが前記複数のドレイン領域に接触している前記第１レベルの相互接続金属の前記複数のアルミニウムの片と選択的に接触し、
前記複数の第３レベルの相互接続の銅の導体が第２レベルの相互接続金属と異なるパターンを有し、そして、第３レベルの相互接続の銅の導体のそれぞれが前記結合パッドを除いた前記ソースバス又はドレインバス上に延在する、
多重レベル相互接続構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般に横二重拡散ＭＯＳ技術をＬＤＭＯＳトランジスタの製作に用いたプログラム可能な集積回路に関し、より特定すると、電力応用、回路、システム用のトランジスタおよび集積回路への、線形状の横ＤＭＯＳセルおよび回路の応用に関する。
【０００２】
関連する応用の相互参照
この応用は、以下の同時継続出願に関する。
ＴＩ−１７９６８、「厚い銅の金属被覆を持つ半導体デバイス」、１９９４年８月３１日出願、米国特許出願第０８／２９９，１７７号明細書、
ＴＩ−１６５４５、「多重レベル導体プロセスを用いて活動的なデバイス領域上で電流バラスティング（ｂａｌｌａｓｔｉｎｇ）およびバシング（ｂｕｓｉｎｇ）を行う方法」、１９９２年３月１３日出願、米国特許出願第０７／８５０，６０１号明細書、
ＴＩ−２００３０、「厚い銅の相互接続を持つ多トランジスタ集積回路」、１９９４年１１月２日出願、米国特許出願第０８／３３３，１７４号明細書、
ＴＩ−２００３１、「厚い銅の相互接続を持つＬＤＭＯＳダイオードを用いたＥＳＤ保護構造」、１９９４年１１月２日出願、米国特許出願第０８／３３３，４０７号明細書。
各出願は、テキサスインスツルメント社に譲渡されている。
【０００３】
【従来の技術】
電力応用の集積回路を製造する場合、一般に横二重拡散ＭＯＳ（以後ＬＤＭＯＳ）技術を用いたプロセスを用いる。普通、デバイスは複数の横拡散を用いて設計し、これを結合して１つの電流容量の大きいデバイスを作る。
【０００４】
従来は、一重および二重レベルの金属被覆法を用いていろいろの拡散の間を接続し、電力回路に必要な大きいデバイスを作った。金属の長さが非常に長いので、電流分布はデバイス全体で不均一になり勝ちである。さらに、金属の長さ方向にデバイアシングが起こる。デバイアシングとは、デバイスの異なる領域が異なるポテンシャルで動作することをいう。この金属デバイアシングからデバイスの動作は不均一になり、いろいろの拡散領域の切り替わる時刻がまちまちになって電流分布が不均一になる。
【０００５】
従来の２レベル金属被覆法を最適化すれば電流デバイアシングの問題を減らすことはできるが、大きい電流負荷をとる大きいデバイスを製作する場合は、デバイアシングの問題が残る。多くの拡散片から成るＬＤＭＯＳ電力デバイスを作るための２金属相互接続法の１つが、同時継続出願の米国特許出願「多重レベル導体プロセスを用いて活動的なデバイス領域上で電流バラスティングおよびバシングを行う方法」、ＴＩ−１６５４５、米国特許出願第０７／８５０，６０１号明細書、テキサスインスツルメント社に譲渡、に述べられている。この特許出願に述べられているように、２レベル金属相互接続方式に接点およびビアを設ける方法と構造を用いれば従来の金属被覆法によってデバイアシングの影響を極力減らすことはできるが、長い相互接続金属を持つ大きいトランジスタでは問題が解決されない。
【０００６】
第１レベル金属と第２レベル金属を用いて結合させた複数の拡散から形成したＬＤＭＯＳデバイスでは、ソースおよびドレン拡散は片状で１つおきに配置されている。ソースおよびドレン拡散は、一般に厚さ１ミクロン以下のアルミニウムの第１金属層の片で覆って電気的に接触させる。次にこの第１レベル金属を絶縁酸化物で覆う。次に第２レベル金属を用いてソースとドレンのバスラインを形成する。各バスラインれぞれは多くのソースおよびドレン拡散の上を走り、絶縁酸化物を貫通する接点を用いて多くの第１レベル金属片を１つのバスに選択的に結合する。この第２レベル金属の厚さは３から４ミクロン以下である。この相互接続システムは、前記活動的な領域のバス特許に詳しく説明されている。
【０００７】
【発明が解決しようとする課題】
従来のＬＤＭＯＳ構造では、第２レベルの金属は、ソースまたはドレンの結合パッドおよび並列のデバイスと直列になった抵抗器のように見える。金属の相互接続によって生じる抵抗の値はデバイスの性能に対して重要である。それは、性能に対して重要なパラメータであるＲｄｓｏｎが、この抵抗に比例するからである。したがって、完成したデバイスの性能を最適にするには、金属抵抗をできるだけ小さくすることが望ましい。
【０００８】
１１の平行部から成り、各部は最大１５０個の拡散片を備え、上に述べた厚さの従来の金属システム内の標準の１ミクロンの第１レベル金属と３ミクロンのアルミニウム第２金属を用いて結合した例示のＬＤＭＯＳトランジスタでは、重要なＲｄｓｏｎ抵抗中の金属の割合は全Ｒｄｓｏｎの６３％になることが、モデリング法を用いて示された。Ｒｄｓｏｎ抵抗の６３％を占めることは、金属自身と、金属によるデバイアシング効果から生じる。金属抵抗があるため、デバイスの全Ｒｄｓｏｎを小さくするにはシリコンの大きな領域が必要である。
【０００９】
従来の方法に関する別の問題も大きい。アルミニウム金属被覆法を用いると拡散片を流れる電流に対していくらかの抵抗路ができるので、拡散のソースバスに最も近い端と他の端の間で測ったソース電圧が増加する。ＬＤＭＯＳトランジスタ構造では臨界電圧Ｖｇｓが重要なので、デバイアシング効果は非常な関心事である。ソース電圧が金属に沿って増加すると電圧Ｖｇｓは減少する。その結果、ソースパッドから離れた領域の動作が不均一になる。所定のゲート電力Ｖｇに対してソース電圧が上がるとＶｇｓは下がり、トランジスタセグメントの駆動が減少し、全デバイスＲｄｓｏｎが増加する。ＬＤＭＯＳデバイスの各部の動作が不均一なために電流分布が不均一になると、デバイスの安全動作領域が減少するという形で安全動作領域の問題が生じる。ゲート電圧Ｖｇが低い場合はこれらの問題は一層大きくなり、ソースデバイアシングが高い領域では実効電圧Ｖｇｓが非常に減少するので、デバイスの動作は予想より早く限界に達する。ドレンのデバイアシングが起こると、デバイスにかかるドレンポテンシャルが減少し、有効な設計駆動ポテンシャルが均一に分布しないので、これも問題である。
【００１０】
従来の金属被覆法に必要な電子移動電流密度則による問題もある。ＬＤＭＯＳデバイスの各部はソース用とドレン用の別々の第２レベルバスで覆われている。２つのバスはデバイスの端で結合する。従来の金属被覆法を用いて安全動作要件を満たすために、部分を追加する度にデバイスの端のバスを広げなければならず、これに伴って非活動デバイス領域がますます広がって、デバイスが大きくなる。
【００１１】
従来の方法を用いて電流容量の大きいデバイスを設計すると別の問題が生じる。デバイアシングのために電流分布が不均一になると、局部電流がデバイスの熱出力限界を超える領域、いわゆる「熱い点」ができて、早期故障箇所が発生する可能性がある。この早期故障によりデバイスのピーク電流容量定格が下がり、安全動作領域定格が減少する。したがって横電力デバイスの設計において、電流分布を均一にし、デバイスの動作効率を高め、電流の集中と電子移動の恐れをなくし、Ｒｄｓｏｎ性能を減少させるような優れた方法が必要である。
【００１２】
【課題を解決するための手段】
一般にまたこの発明の一形式は、横ＤＭＯＳプロセスを用いた、電流容量の大きいＬＤＭＯＳトランジスタデバイスを設計するための構造と方法を与える。このデバイスは直線形で行に配置した複数のドレンおよびソース拡散を備える。従来の金属層を用いた第１レベル金属で個々のソースおよびドレン拡散を覆い、次に、第１レベル金属フィンガーに垂直に第２レベル金属を堆積させる。第２レベル金属はソースおよびドレンバスを形成し、ビアを用いて複数のソースおよびドレン拡散に選択的に接触させる。次に厚い導電層を用いて、第３レベル金属を第２レベル金属パターンの上に堆積させて短絡バスを形成する。この第３レベルは銅などの抵抗の小さい材料で、デバイスの上にメッキする。第３レベル金属は金属被覆パターンの抵抗を非常に減少させ、したがってデバイスのＲｄｓｏｎ抵抗を減少させるのに十分な厚さを持つ。さらに、電流分布とデバイアシングの問題も非常に減少する。デバイスのレイアウトの際に電子の移動と電流の集中の問題に悩む必要がなくなり、設計やデバイスの配置の柔軟性が高まる。第３レベル金属は位置合わせが厄介でなく、ダイ上で非常に抵抗の低いバスとして働く。
【００１３】
この発明の第１の利点は、望ましい実施態様を用いることにより、所定の面積のデバイスの電流容量が大きくなりまたＲｄｓｏｎが小さくなって、安全動作領域の特性が非常に向上することである。この発明の別の利点は、望ましい実施態様を用いればＬＤＭＯＳトランジスタのＲｄｓｏｎ特性がより均一になるため、この発明を用いて製作したデバイスの性能と安全動作領域がさらに向上することである。さらに別の利点は、デバイスのバスに沿うこの発明の望ましい実施態様によって切替え中のＲ−Ｃ時定数が減少し、切替え損失が減少することである。この発明を用いると切替え時間が速くなり、高い動作速度で電流切替えを均一に行うことができる。
【００１４】
【発明の実施の形態】
ＤＭＯＳ技術を用いて高電力横デバイスを製作する場合は、多くの横ドレンおよびソース拡散領域を作って結合する。従来の横電力デバイスが故障しやすいのは、主としてソースおよびドレン領域を形成するのに用いる長い片の切替えが異常に不均一なためであることが分かった。切替えの不均一は、部分的には片状のソースおよびドレン拡散の長さ方向とデバイスの金属被覆の形状による電流分布の変動によって起こるようである。
【００１５】
この発明の動作と利点を説明するために、横二重拡散ＲＥＳＵＲＦ  ＭＯＳプロセスを用いて実現した例示のトランジスタを用いて説明する。この実施態様は単に例示であって、この発明の方法と構造を制限するものではなく、またこの発明の利点はトランジスタまたはＬＤＭＯＳプロセスに限定されるものではない。この発明を用いると、多重領域を結合して、トランジスタ、抵抗、ダイオード、コンデンサ、その他の半導体デバイスを含む１つのデバイスを形成する、任意のプロセスまたは構造が優れたものになる。
【００１６】
図１は横ＤＭＯＳトランジスタの断面を示す。このトランジスタは複数のソースおよびドレン拡散を持つ横デバイスであって、ソースおよびドレンの片状の拡散の間にゲート酸化物およびゲートポリシリコンが走っている。このトランジスタは、たとえば米国特許第５，２７２，０９８号、「縦および横の絶縁ゲート電界効果トランジスタ、システム、および方法」、に記述されている横ＤＭＯＳプロセスを用いて製造することができる。この特許はテキサスインスツルメント社に譲渡されており、ここに引例として挙げる。または、米国特許第５，２４２，８４１号、「自動整列したソース／バックゲートおよび光整列したゲートを用いてＬＤＭＯＳトランジスタを作る方法」に記述されている方法を用いてもよい。この特許はテキサスインスツルメント社に譲渡されており、ここに引例として挙げる。米国特許第５，３０６，６５２号、「横二重拡散絶縁ゲート電界効果トランジスタと製作工程」もテキサスインスツルメント社に譲渡されており、引例としてここに挙げるが、この特許はＬＤＭＯＳトランジスタ、より特定すると低減表面電界効果（ＲＥＳＵＲＦ）トランジスタ、の製造について記述している。横デバイスを製造する他の方法を用いてもよい。
【００１７】
【実施例】
図１は、完成したトランジスタの一部の３次元図で、シリコン基板１と、この基板上に堆積させたエピタキシャル層３を示す。ドーパント注入および拡散段階を用いて、ｐ型の拡散井戸５を形成する。ポリシリコンゲート１５を堆積させて、トランジスタのゲートを形成する。バックゲート接触領域１１などの第２ドーパント注入を用いて、ソースおよびドレン領域９を形成する。領域１１は拡散井戸と同じ導電率型であるが、濃度が大きい。次に第２拡散段階を用いて、バックゲートとソースおよびドレン領域を完成する。ポリシリコンゲート１５とドレンＬＯＣＯＳ領域１３をマスクとして用いてこれらの注入を行うので、ゲートとソースおよびドレン領域は自動整列する。ゲートとゲート酸化物領域の上に絶縁酸化物を形成する。パターン化と酸化物のエッチングを行って領域９と１１の中に接触領域を作り、金属被覆層とシリコン表面とを接続する。第１金属被覆層１７を堆積させてパターン化し、ソース領域とバックゲート領域に接触させ、またドレン領域にも接触させる。これらの第１金属領域は電気的に絶縁されている。すなわちソースおよびドレン領域に沿っていて、互いに結合してはいない。
【００１８】
第２絶縁酸化物１９を第１金属被覆層の上に堆積させる。この第２絶縁酸化物内に、第１および第２金属被覆層を相互接続する位置にビアをパターン化しエッチングする。次に第２金属被覆層２１を堆積させると構造が完成する。この第２層を用いて多重ソースまたはドレン拡散領域を選択的に相互接続し、トランジスタ用の大きいソースおよびドレン領域を形成する。次に第２金属被覆層２１の上に第３レベル金属２３を電気メッキする。この第１実施態様の図では、第２および第３レベル金属被覆層が物理的および電気的に接触している。しかし他の領域では第２金属被覆層の上に保護膜を設け、この保護膜をパターン化しエッチングして第３金属被覆層を他のレベルから電気的に絶縁する。ここでもビアを用いて第３レベル金属を第２レベルと結合し、最初の２レベル金属被覆構造のデバイアシング効果を減らす。
【００１９】
図２−図４は、図１のトランジスタを製作する工程段階の断面を示す。ソースおよびドレン領域は、前に示した特許に記述されている段階を用いて形成する。図２は、ｐ型の基板の上にｐ型のエピタキシャル層３を形成した図を示す。エピタキシャル層３は、よく知られた化学気相成長法、分子線エピタキシ法またはイオン注入法を用いて形成する。この応用ではエピタキシャル層と基板層はｐ型なので、層３を形成するときはドーパントとしてホウ素を用いる。ゲート酸化物１３とポリシリコンゲート１５を形成する。ソースおよびドレン接触領域９を本体接触領域１１と共に形成して、ソースの拡散井戸５とドレンのＲＥＳＵＲＦ領域７に接触させる。ゲート絶縁酸化物１４は薄い酸化物で、堆積した後パターン化しエッチングして、ドレンおよびソース領域９とバックゲート拡散１１を露出させて、第１金属被覆層と電気的に接触させる。
【００２０】
第１金属層１７を堆積させてソースおよびドレン拡散９とバックゲート拡散１１に接触させる。第１金属層１７は、アルミニウム、または境界層金属とアルミニウム、などのよく知られた金属被覆システムを用いて作り、ＬＰＣＶＤ法を用いて形成してよい。第１金属層１７の厚さは約１ミクロン程度である。次に第２金属被覆層２１を形成する。この層は、ソースまたはドレン拡散に接触する第１金属層と選択的に結合する。次に絶縁酸化物１９を全基板上に形成し、パターン化して、第２金属層に結合する第１金属層１７の領域を露出させる。次に第２金属層２１を堆積させてパターン化し、酸化物１９内のビアにより結合するソースまたはドレン片の領域の列を形成する。酸化物１９の上に第２金属層２１を形成し、ビアをつめて第２金属層２１と第１金属層１７を結合する。第２金属層は第１金属層と同じ方法を用いて形成し、最大厚さは３−４ミクロン程度の、アルミニウムなどの従来の金属である。この最大値は、従来の処理法の能力で決定される。
【００２１】
図３は、望ましい実施態様の第３レベル銅層を製作するのに用いる第１段階を示す。第２金属層２１をパターン化した後で、半導体処理に普通用いられる堆積窒化物層の形の保護膜をウエーハに設ける。次はパターン化段階で、結合パッド位置に第２金属層の領域を露出する。ビアのパターン化も行う。つまり、まだ形成されていない第３レベル金属被覆層と第２金属層２１とを接触させるビアを作る。Ｔｉ−Ｗの障壁層２０を全基板上に堆積させて、第２金属層２１とその下の層を保護する。この層の厚さは一般に１０００オングストロームである。次に金属メッキ用のシード層２２を障壁層の上に堆積させる。このシード層は最後の第３レベル金属層と同じ型の材料で、望ましい実施態様では銅または銅合金である。この層はメッキを行えるだけの十分な厚さでなければならない。一般に厚さは２０００オングストロームである。第３層として有用な別の材料としては金などの導電性の優れた材料があるが、銅の方がよい導体なので金よりよく、また価格も安い。
【００２２】
図４は完成した構造を示すもので、図１と同じである。デバイスを完成するために、電気メッキ法または無電解メッキ法を用いてシード層２２の上に銅の厚い層をメッキする。負のホトレジストマスクを用いて、銅の厚い層２３をパターン化する。すなわち、ホトレジストの厚い層をパターン化しエッチングして、厚い第３金属層が不要のところだけにホトレジストが残るようにする。次に電気メッキ法を用いてシード層の上に銅をメッキする。得られる銅のバスは、厚いホトレジストの高さか、必要であればそれより低い高さまでメッキする。一般にメッキする銅層の厚さは１５−３５ミクロンである。メッキした構造の上部に問題がないようにするために、ホトレジスト層は最終の銅層より厚くなければならない。固有抵抗をより低くするには、より厚い銅構造をメッキすればよい。次に、銅をメッキしない部分のホトレジストと、ホトレジストの下のシード層は、従来の処理技術を用いて除去する。
【００２３】
Ｔｉ−Ｗの障壁層は、銅シード層を除去するときに第３金属層をエッチングによって除去することが望ましくない結合パッド部分を保護する。選択的エッチングを用いてＴｉ−Ｗ層を除去する。最後に、電気メッキ法または無電解メッキ法を用いて、銅の第３レベル金属層２３に不活性材料をメッキする。望ましい実施態様ではこの材料はニッケルであるが、パラジウムなどの別の同様な材料を用いてもよい。この段階は随意であるが、これを行うと、腐食物を防ぎ、銅の第３レベル金属層と、銅の第３金属層２３と第２金属層２１との間の銅アルミニウムインターフェースとの望ましくない反応を防ぐ。さらにニッケルは、必要があればアルミニウム結合を行うためのよい媒体である。一般に第３レベル金属層は結合パッドまで延ばさないが、結合パッドまで延ばす実施態様もある。用いる場合は、ニッケル皮膜は従来の方法を用いて厚さ約１ミクロンにメッキする。ニッケル皮膜は銅導体の上部を覆う。側面は、プロセスにより覆う場合と覆わない場合がある。
【００２４】
図１と図４では、銅の第３レベル金属層２３は第２金属層と物理的に接触し、少なくとも部分的にその上にある。すなわち、銅の第３レベル金属層は第２レベル金属層を形成したところには必ず形成し、物理的に接触させている。その代わりに必要があれば、第２金属層とＴｉ−Ｗ層と銅シード層の間の第２金属層２１全体の上に保護膜を形成してもよく、また第２金属層のこの保護膜を通して、周期的にビアを用いて第３レベル金属を第２レベルに選択的に結合してもよい。
【００２５】
図５は、図１−図４に断面を示した複数のＬＤＭＯＳ片を用いて作ったトランジスタの一部の平面図である。複数のドレン拡散片２５と複数のソース拡散２７とが１つおきに配置されている。ゲートポリシリコン領域３０がソース拡散とドレン拡散に平行に、その間に走っている。ゲート接続バス２９はゲートポリシリコン領域３０を結合して１つのＬＤＭＯＳトランジスタのゲートを形成する。ソースパッド３１は拡散片の列の一端にある。ドレンパッド３３は拡散片の列の他端にある。
【００２６】
第２レベル金属層を用いて、ソースバス導体３４とドレンバス導体３５を形成する。ソースバスが必要な場合は、図示していない選択的なビアを通して第２レベル金属層ソースバス３４を、ソース領域２７に接触する第１金属片に結合する。同様に、第２レベル金属層ドレンバス３５を第１レベル金属片に垂直に走らせてドレン領域２５を選択的に結合することにより、また図示していないビアを用いて第２レベル金属バス３５を第１金属ドレン片２５に選択的に結合することにより、ドレンバスを形成する。最後に、第３金属短絡バス領域３９と４１を第２レベル金属ソースおよびドレンバス領域の上に堆積させる。第３レベル金属領域３９はソースバス３４の上にあり、ビア３６を通してこれと物理的に接触する。また第３レベル金属領域４１はドレンバス３５の上にあり、ビア３６を通してこれと物理的に接触する。望ましい実施態様では、厚い銅の第３レベル金属を用いて第２レベル金属バスを短絡するが、結合パッドの上には用いない。これにより従来の結合技術を用いて、しかもデバイスの全抵抗を大きく減少させることができる。
【００２７】
動作を説明すると、図５で片状の拡散を結合して形成したＬＤＭＯＳトランジスタの第１および第２レベル金属層を通して行う電流の分配は、用いる接点とビアの数とその間隔に非常に影響される。第１および第２金属層の接点とビアの配置を最適にする方法は、同時継続出願の「多重レベル導体プロセスを用いて活動的なデバイス上で電流バラスティングとバシングを行う方法」、米国特許出願第０７／８５０，６０１号明細書、１９９２年３月１３日出願、ＴＩ番号ＴＩ−１６５４５、テキサスインスツルメント社に譲渡、に開示されている。ＴＩ−１６５４５の方法は、ここで用いた厚い第３レベル金属相互接続法と共に用いてよい。ただし、第１および第２層を結合する他の方法も、ここに説明した望ましい実施態様の厚い第３レベル金属と矛盾しない。図５の厚い第３レベル短絡バス領域はトランジスタのオン抵抗Ｒｄｓｏｎを非常に減少させ、またデバイスの均一な動作に貢献してデバイスのバスの前後のデバイアシングを減少させる。
【００２８】
動作を説明すると、図１−図４のＬＤＭＯＳトランジスタは、結合パッドでデバイスの結合線に結合する第２レベル金属から電流を受ける。銅の第３レベル金属短絡バスはよい導体であり、またかなり厚いので、流れ込む電流に対する抵抗は非常に小さい。電流はデバイス全体に流れ、第２レベル金属から第１レベル金属片に流れ、さらにソース拡散に流れ込む。ゲート導体がオン、すなわちゲート端子のポテンシャルが正であって、しきい値電圧より大きい、と仮定すると、電流はゲート領域を通ってソース領域から流れ出て、ドレン拡散に入る。ここでも、銅の第３レベル金属短絡バスはドレン拡散から第２金属結合パッドへ、さらにドレンの結合線への通路の大部分を構成するので、ドレンから出る電流に対する抵抗は小さい。
【００２９】
図５の装置の別の実施態様を図６に示す。ここでも、ソース拡散５４は行に形成され、ドレン拡散５２と１つおきに配置されている。第１レベル金属層をソースおよびドレン拡散の上に形成して結合し、第１レベル金属ソースおよびドレン片を形成する。第２レベル金属バスは第１レベル片の上に垂直に走るので、ソースバス５３とドレンバス５５はそれぞれ各ソースまたはドレン片領域の上を走ってそれぞれ部分的にカバーする。ここでも第１金属から第２金属へのビア５８と５６を用いて、ソース領域５４とドレン領域５２は第２レベルソースバス５３とドレンバス５５に選択的に結合する。このようなソースバス５３とドレンバス５５は複数あり、デバイス全体に１つおきに配列して列を形成する。また各列は関連するポリシリコンゲートバス５１を備える。ゲートバス５１はソースバスとドレンバスの横を走り、ドレン片とソース片の間のポリシリコンゲートに結合する。ポリシリコンゲートはソース拡散の上に部分的に重なっているが、分かりやすくするために図６には示していない。
【００３０】
第３レベル金属短絡バス５９と５７は前と同様に第２レベル金属バスの上に堆積させるが、この場合は第３レベル金属は第２レベル金属バスに垂直に、したがって拡散行と第１金属片に平行に走っている。これらの第３レベル金属バスは第２レベル金属の列まで選択的にビアを下して、大きいソースまたはドレン短絡バスを形成する。第３レベル金属バス５９はビア６３によりソースバス５３と結合する。このバスは、ソースおよびドレン拡散と、第２レベルから第１レベル金属へのビア５８と５６が見えるようにするために図６の左側の列の上で切ってあるが、５９は全列を走る連続したバスである。同様に、第３レベルドレンバス５７はビア６１によりに第２金属ドレンバス５５と結合する。この構造は、数百の片状の領域を結合する非常に大きいデバイスを形成するのに用いる。このようなデバイスを形成する際に重要なことは、第３レベル金属を通常は保護膜層により第２レベルから絶縁することと、第３レベル金属を第２レベル金属に垂直に、また望ましくは第１レベル金属片に平行にすることである。さらに多くのレベルを用いる場合は、１つおきの各レベルはすぐ上とすぐ下のレベルに垂直でなければならない。
【００３１】
銅を用いて横デバイスの相互接続構造の全体または一部の抵抗を小さくする別の実施態様も考えられる。厚い第３レベル金属短絡バスを従来の第２レベル金属の上に直接置いて電気的にまた物理的に接触させてもよいし、または銅を保護膜または酸化物層によって絶縁して、絶縁層を貫通してビアを選択的に切り、図５と図６に示すように第２レベル金属層にビアを形成して従来の第２レベル金属に結合してもよい。
【００３２】
望ましい実施態様の３レベル金属相互接続システムの重要性は、従来の横トランジスタとこの発明の望ましい実施態様を用いた横トランジスタで、電流デバイアシング効果がどのように起こるかを考えればよく理解できる。結合した多重拡散を用いて作った電力デバイスに金属相互接続を用いると、デバイスの抵抗と、電流のデバイアシングと、デバイスの均一な動作の変化に大きく寄与する。また金属相互接続は、重要な性能パラメータで布るＲｄｓｏｎを増加させるという欠点もある。回路モデリング技術を用いて検討すると、従来の２レベル金属被覆相互接続構造を持つＬＤＭＯＳトランジスタでは、抵抗が１００ミリオーム以下のデバイスにおいて、デバイス全体のオン抵抗の６３％が金属被覆によるものであることが分かった。対照的に、ここに開示し図５に示したこの発明の望ましい実施態様を用いたトランジスタのモデルで計算すると、金属によるデバイスのＲｄｓｏｎ抵抗は、全体のＲｄｓｏｎ抵抗の１５％に減少した。さらにトランジスタの動作の均一性も向上した。重要な電圧Ｖｄｓは拡散片の長さに沿って均一になり、従来のようなデバイスの不均一な切替えによって起こった問題がなくなった。
【００３３】
図７−図１０は、この発明の利点を、例示のＬＤＭＯＳトランジスタ構造のモデルの結果を用いて示す。ここで取り上げるＬＤＭＯＳトランジスタは、図８と同様な２００個の片状の拡散を備える。片状の拡散の列の端にパッドがある。片の長さは４００ミクロンである。図７は、従来の２レベル金属システムを用いた第２金属バスの長さに沿う電圧ポテンシャルの変動を示す。この金属システムは３ミクロンのアルミニウムを第２レベル金属層として用いて２００個の片状の拡散を接続したものである。
【００３４】
図７では、差電圧を１．０に正規化して示す。同様に、第２金属バスの長さに沿った距離も１．０に正規化する。理想的には、ドレン電圧Ｖｄはバス上のすべての点で１．０である。ソース電圧Ｖｓは０．０であり、Ｖｄｓも理想的には１．０である。図７はモデルによるシミュレーションの結果を示しており、シリコンの固有抵抗Ｒｓｐは代表的な０．８２ミリオームｘｃｍ２と仮定した。長方形の点で表した曲線は、バスの長さに沿ったソース電圧Ｖｓを示す。ソース電圧がバスの長さに沿って増加するのは、電流が金属バス内を接触位置の方に流れるときに発生する電流デバイアシングのためである。三角の点でプロットした曲線は、バスの長さに沿ったドレン電圧Ｖｄを示す。ドレン領域はソース領域と同じデバイアシング現象を示すが、ゼロから増加するのではなく、ドレン領域デバイアシングのためにバス内の電流による印加電圧から電圧降下Ｖｄを生じる。図７の丸印で表した曲線は、バスに沿ったドレンとソースの差電圧Ｖｄｓを示す。理想的にはＶｄｓは接点での印加電圧の差であって、バスの長さに沿って１．０である。図７は、２レベル相互接続システムでの、Ｖｄｓに関するデバイアシングの結果を示す。電圧Ｖｄｓはバスのどの端でも所望よりはるかに低く始まり、バスの中央ではさらに低くなる。この結果は、デバイスが所望のまたは所期の性能よりはるかに劣ることを示す。
【００３５】
図７は、多数の片を接続して製作した大きいＬＤＭＯＳデバイスでは、バスの長さに沿って大きいデバイアシング効果が起こることを示す。性能が大幅に低下した理由は、金属の相互接続方式により金属の抵抗が増加したためと、バスの長さに沿ったソース電圧のデバイアシングの増加のために駆動電圧Ｖｇｓが低下したためである。
【００３６】
対照的に図８は、長さ４００ミクロンの拡散片を１個だけ短絡バスに結合した場合の、同じ電気モデルで予測したデバイアシング効果を示す。この構造は、小さいトランジスタにだけ用いられる。再び、従来の材料と厚さの第１および第２金属被覆層だけを用いる。図８の三角印の曲線は、バスの長さに沿って測定したドレン電圧を示す。明らかにドレン電圧の曲線が理想に近いので、すなわちバス全体でドレン領域が接触点での印可ポテンシャル、ここでは正規化して１．０、にあるので、デバイアシングはほとんど起こっていない。またソース電圧Ｖｓの曲線を長方形のデータ点でプロットした。やはりデバイアシングは起こらず、ソース電圧もほとんど理想的な平らな形で、全長にわたって０レベルである。ドレン電圧もソース電圧もデバイアシングを示さないので差電圧Ｖｄｓも理想的なはずで、図８に丸印のデータ点でプロットした曲線で示すように１．０のレベルである。図７と図８を比較すると、従来の２レベル金属相互接続構造を用いて大きい構造を設計すると、これらの構造のデバイアシングと抵抗のために非常に悪い結果になることが分かる。１片だけを用いる小さい構造ではデバイアシング効果は起こらない。したがって従来の相互接続構造は、大きいデバイスにおいてはデバイアシングや高抵抗や性能の大きな低下の原因になる。
【００３７】
図９は、この発明の望ましい実施態様を用いて得られる結果と利点を示す。ここでは、図１−図６に示した望ましい実施態様の３レベル金属システムを用いる。２００個の、それぞれ長さ４００ミクロンの拡散片を形成し、従来の第１および第２金属層の上に、厚さ２５ミクロンの銅の第３レベルを用いてソースおよびドレン領域を接続する。三角のデータ点を用いて１．０に正規化したドレン電圧をプロットした曲線を示す。接点では電圧は１．０であり、グラフの右端から左の方にバスに沿ってデータをとると、デバイアシングがいくらか起こっている。しかし図７とは対照的にデバイアシングのレベルは非常に小さく、ドレンポテンシャルの接点から最も遠いところでちょうど１００ミリボルトを超えたところで止まっている。同様に、長方形を用いた曲線はバスの長さに沿ったソース電圧Ｖｓを示す。接点ではソースは正規化されたゼロポテンシャルであり、測定データはバスの長さに沿って上昇する。しかしプロットの右端の最も遠い点でのソース電圧は、所望のポテンシャルよりわずか１１０ミリボルト高いだけである。デバイアシングがないので差電圧Ｖｄｓはほぼ理想に近く、バスの中ほどの最低点での低下は約１８０ミリボルトである。これは、図７に示した従来の方法ではＶｄｓが非常に低いのとは対照的である。
【００３８】
図１０は、活動的オン抵抗とデバイアシング効果を減少させるための、望ましい実施態様の重要性をさらに示す表である。図１０のＡ列は、第１および第２金属層だけを用い、それぞれ長さ４００ミクロンの２００個の片を用いた、図７のデバイスの抵抗測定で得られた結果を示す。Ｂ列は比較のために１個の４００ミクロンの片すなわち図８でシミュレートしたデバイスを用いた結果で、大きいデバイスを得るために片を金属で相互接続する必要から生じた抵抗値を示す。図１０の表のＣ列は、望ましい実施態様の利点を示す。従来の金属被覆方式に厚い銅の第３レベルを追加すると、２００片のデバイスで抵抗が非常に減少する。
【００３９】
物理的に分析しても、片状にしたデバイスの予想性能の程度を知ることができる。シリコンの固有オン抵抗は  Ｒｓｐ＝０．８２ミリオームｘｃｍ２である。したがって、予想オン抵抗はデバイスの固有オン抵抗を活動的な領域ＡＡで割ったもの、すなわち、
【数１】
0004263255.tif 000002
である。
【００４０】
しかし、図１０のＡ列の電気的モデルによると、従来の金属技術を用いてデバイスを相互接続した２００片のＬＤＭＯＳのモデルによる等価回路では、デバイアシングの影響のために、活動的な領域の実際の抵抗Ｒｏｎは  Ｒａｃｔｒｌ＝０．２６２６オームであって、予想オン抵抗の４倍である。さらにこのモデルによると、この抵抗の７５．６％はこの構造を相互接続する金属による。したがってデバイアシングの影響によって、活動的な領域内の実際の抵抗は予想オン抵抗の約４倍になる。
【００４１】
図１０のＢ列は、金属の相互接続を必要としない１片のデバイスでは、デバイアシング効果がないことを示している。図８のＶｄ、Ｖｓ、Ｖｄｓの形は小さいデバイスの理想的な場合を示すもので、これは図１０のＢ列のＲｏｎにも反映されている。
【００４２】
この発明を片状のデバイスに用いると、２００片のＬＤＭＯＳデバイスを理想に近づけることができる。図１０の表の第３列すなわちＣ列は、この発明を用いる利点を示す。図１０のＣ列は、銅の第３レベル金属短絡バスを第２レベル金属に結合すると実際の抵抗はＢ列の理想的な場合に非常に近い０．０７７１になることと、抵抗Ｒｏｎへの金属相互接続の寄与はわずか１６．９％に過ぎないことを示す。
【００４３】
図１１−図１４は、図１−図５に示した望ましい実施態様を用いた７トランジスタ回路について、第２金属層から第３金属層への金属被覆相互接続パターンの一連の平面図を示す。上に説明した望ましい実施態様は、大きいバス領域の上にあるが結合パッド領域の上にはない第３レベル金属を備えるトランジスタを示す。従来の第２レベル金属を用いて結合パッド領域を形成すると抵抗が十分低いので、またニッケルメッキを追加する必要のある厚い第３レベル金属に結合するより安価なので、有利である。しかし上に説明したデバイアシング問題に対処するには、デバイスの大きいバス領域の抵抗をさらに低くする必要がある。結合パッドの外側に銅のバス棒を用いると、従来の技術の２レベル金属被覆構造に必要な面積より２倍から３倍も小さい面積の中に、所望のＲｄｓｏｎ抵抗を持つデバイスを作ることができる。必要な面積が小さいので、１個のＩＣ内に多数のデバイスを作ることができる。
【００４４】
図１１−図１４は、横ＤＭＯＳデバイスを用いた例示の７トランジスタＩＣの金属被覆パターンの平面図を示す。１個のＩＣ上に数個のこのようなデバイスを作ることができる非常に小さいシリコンの面積内に所望の性能特性の１個のＬＤＭＯＳ電力トランジスタを作ることができるので、この発明の利点によりこのＩＣを作ることができる。厚い銅の第３レベルを用いてデバイスの拡散を結合し、したがって各デバイスに必要な面積を減らす、ということをしなければ、このような一体化したレベルは不可能である。
【００４５】
図１１は、７トランジスタ集積回路の第２レベル金属の金属被覆パターンを示す。７トランジスタ７１、８１、９１、１０１、１１１、１２１、１３１のそれぞれのソースを、共通のソースバス１４１により結合する。ゲート接続は、７トランジスタそれぞれに１個のゲートパッド７３、８３、９３、１０３、１１３、１２３、１３３で行う。ドレン接続は、７トランジスタそれぞれに１個のドレンパッド７２、８２、９２、１０２、１１２、１２２、１３２で行う。
【００４６】
各トランジスタ７１、８１、９１、１０１、１１１、１２１、１３１は、図８の片状のソースおよびドレン拡散法を用いて作る。第２レベル金属を用いて、第１レベル金属を相互接続する。第１レベル金属は、見やすくするために図示していない。第１レベル金属は片の行を形成し、第２金属の下にあるので見えない。第１レベル金属片は第２レベル金属列に垂直である。第２レベル金属は１つおきのソースバスとドレンバスの列を形成し、各トランジスタには１ソースバスと１ドレンバスがある。たとえば、トランジスタ７１はソースバス７２とドレンバス７４を持つ。図５に示すように、ソースバスとドレンバスはそれぞれトランジスタの各片状の領域の一部を覆う。図１１に図示していないビアを用いて、ソース拡散を覆う片状の第１金属層領域を結合することにより、ソースバスはソース拡散を選択的に結合する。同様に、ドレンバスはドレン拡散を選択的に結合する。したがって図１１の列の各ソース／ドレン対は１個のＬＤＭＯＳトランジスタを形成する。トランジスタ８１はソース列８４とドレン列８５を備える。トランジスタ９１はソース列９４とドレン列９５を備える。トランジスタ１０１はソース列１０４とドレン列１０５を備える。トランジスタ１１１、１２１、１３１も同様な構成である。各トランジスタのドレン列はドレンパッドに結合する。ソース列はすべて、ソース共通バス１４１とソースパッド１４３に結合する。ゲートポリシリコンはソース列とドレン列に平行に走り、各トランジスタに関連しその間を走るゲートポリシリコン列がある。ゲートポリシリコン列は各ゲートパッドに結合する。
【００４７】
図１２は、図１１に示す第２レベル金属と、図示していない第３レベルの厚い金属の間にビアを形成するのに用いるマスクを示す。図１２に示すビアパターンは、第２レベル金属を覆う保護膜のどこを開き、また第３レベル金属でどこを覆って最終の相互接続されたＩＣを形成するかを示す。図を見ると結合パッドも保護膜内にビアを持っているが、これらの領域は従来のボールボンディング法を用いて結合するので、これらの領域の上には第３金属の銅をメッキしない。図１２では、ビアは各ゲート結合パッド７３、８３、９３、１０３、１１３、１２３、１３３の上と、各ドレン結合パッド７２、８２、９２、１０２、１１２、１２２、１３２の上と、ソースパッド１４３の上に形成する。また、ビアはソース共通バス１４１の上と、ソース列７５、８４、９４、１０４、１１４、１２４、１３５の上と、ドレン列７４、８５、９５、１１５、１２５、１３４の上に形成する。
【００４８】
図１３は、第３レベル金属の銅メッキを受ける領域をパターン化するのに用いるマスクを示す。結合パッド以外の、共通ソースバス１４１、ソース列、ドレン列、ドレン接触領域を、すべて第３レベル金属で覆う。第３レベル金属は、図１２に示すビアを通して、図１１に示す第２レベル金属と物理的および電気的に接触する。図１３の領域は、すべて図１１と図１２と同じ番号で示す。
【００４９】
図１４は、図１１と図１２と図１３を合成したものを示す。図１４の番号は図１１、図１２、図１３と同じである。図の結合パッドは第２レベル金属を持ち、パッド領域内で結合させるための穴をあけた保護膜内のビアで覆われており、結合パッド上には第３金属はない。図の共通のソースバス１４１の上には第３金属領域があり、その下には隠れた第２金属ソースバスに結合するビアがある。図の各ソース列は第３金属領域であって、その下のビアにより下に隠れている第２金属領域と結合し、ソース列はすべて共通ソースバスに接続する。同様に、図の各ドレン領域は接触領域と第３金属の列であって、その下のビア領域により、図に示していない第２金属ドレン列に結合する。ソース列の１つに沿った完成したデバイスの断面は、図４に示す断面と同じである。
【００５０】
図１５は、実際のデータを用いて、従来のの２レベル金属相互接続法と図１１−図１４に示す望ましい実施態様の３レベル金属構造とを比較した、７トランジスタの集積回路設計で得られた結果のプロットである。図１４−図１７のトランジスタ７１、８１、９１、１０１、１１１、１２１、１３１に対応する７トランジスタＴ１−Ｔ７のそれぞれについて、測定した実際の抵抗Ｒｏｎをプロットした。データ点に小さい三角を用いた上側の「ａ」曲線は、従来の２レベル金属被覆技術を用いた７トランジスタＩＣのものである。データ点に丸印を用いた下側の「ｂ」曲線は、図１１−図１４に示した、厚さ３５ミクロンの第３レベル金属短絡バスを組み込んだ、望ましい実施態様の７トランジスタＩＣのものである。
【００５１】
活動的な領域でのこの部分の期待設計Ｒｏｎは３５０ミリオームである。しかし従来の技術の２金属層相互接続法を用いて実際に測定した結果、Ｒｏｎの測定値は約４８０−５７０ミリオームの範囲であった。図１５はパッドからの距離の関数としての結果で、各トランジスタの個々のＲｏｎを示す。理想的には、７トランジスタ全部のＲｏｎのプロットは平らなはずである。従来の「ａ」曲線ではトランジスタの位置が異なるとＲｄｓｏｎも異なり、かなりのデバイアシング効果を示す。従来の金属被覆相互接続法を用いた場合、部分毎にＲｏｎが増加したり変動したりするのは電流デバイアシングのためであり、またこのためにトランジスタのＶｇｓが減少して駆動が低下し、したがって安全動作領域定格が低下する。
【００５２】
対照的に、図１５の第２曲線は、厚い銅の第３レベル金属層を追加して、第２レベル金属の列の上にソースバスとドレンバスを設けたときに得られた測定結果を示す。この厚い第３レベル金属層によりパッドから見た金属被覆構造の全体の抵抗が大幅に減少するので、全体のＲｏｎが減り性能が向上する。これを測定して図１５にプロットしたものが、望ましい実施態様のＲｏｎの平らな曲線である。デバイアシングが少なく、トランジスタ毎の変動が小さいので、ゲート対ソース電圧Ｖｇｓはより理想的になり、トランジスタの駆動は引き続き高く、デバイスの動作が均一なので同じシリコン面積に対して安全動作領域定格が高い。
【００５３】
図１５ではトランジスタＴ１がソースパッド１４３から最も遠く、またソースバスのデバイアシングがあるので、一般にソースパッドから最も遠いトランジスタの活動的なオン抵抗Ｒｏｎが最も高い。トランジスタＴ１とソースパッド１４３の位置は、図１１−図１４を見ていただきたい。図１５のプロットは、従来の２レベル金属被覆法を用いてＴ１について得たＲｏｎが、望ましい実施態様の厚い銅の３レベル金属層を用いて得たＲｏｎより高いことを示すだけでなく、従来の２レベル金属の場合はトランジスタＴ７からＴ１までのＲｏｎの分布が悪くて９０ミリオームも変動することを示す。対照的に、望ましい実施態様を用いたトランジスタＴ１−Ｔ７のプロットは、厚い銅の第３レベルを持つ３レベル金属を用いて作った７個の各トランジスタのＲｏｎが約３５０ミリオームであり、分布がほぼ平らであることを示す。このため、均一な動作の複数の電力トランジスタを持つ集積回路が得られる。ユーザがトランジスタを接続してＨブリッジなどの回路を形成すると、各デバイスは均一に動作して優れた総合回路性能を示す。
【００５４】
上述の例示のＬＤＭＯＳデバイスはここに説明したこの発明の優れた応用である。他の横に形成されるデバイスも、この発明の第３レベル金属短絡バスと同様である。たとえば、横ツェナーダイオードをＥＳＤ保護回路として形成し使用することができる。ツェナーダイオードは拡散井戸に形成したｐ拡散とｎ拡散を持ち、ｐ拡散とｎ拡散はアノード材料とカソード材料の片を１つおきに形成する。次にこれらの片状の各領域を第１金属材料で覆い、上のＬＤＭＯＳトランジスタと同様な金属被覆方式を用いて結合する。第２金属バスを用いてアノードおよびカソード領域を結合し、また他のダイオードに結合する。
【００５５】
ＬＤＭＯＳトランジスタの場合と同様に、ＥＳＤ保護に用いるダイオードの抵抗はデバイスの性能にとって重要である。図１６は、積み重ねダイオードＥＳＤ保護回路の断面の略図で、この回路はツェナーダイオード２３５、２３７、２３９を破壊させることによりＥＳＤ衝撃からＩＣの活動的な回路を保護する。活動的な回路は一般にＬＤＭＯＳまたはＭＯＳトランジスタであって、高電圧がかかると破壊しやすい薄いゲート酸化物と寄生回路（ｐａｒａｓｉｔｉｃｓ）を持つ。３ダイオードスタックを、保護するデバイスのゲート端子Ｖｇに結合する。保護回路を形成するダイオードの全抵抗が高いと破壊時間が増加する。この時間はトランジスタの切替え速度と同様である。破壊速度はダイオードの接合容量および抵抗と逆の関係がある。抵抗が小さくなると破壊速度が大きくなり、図１６のＥＳＤダイオードスタック２３５、２３７、２３９による保護が強化される。これは、活動的な回路が損傷する前にツェナーダイオードが破壊して静電放電衝撃電流を活動的な回路から逃がしやすくするからである。
【００５６】
図１６は、図１６の保護回路に用いる例示の３ダイオードスタックの断面を示す。各ダイオード２３５、２３７、２３９は横ダイオードであって、ＬＤＭＯＳ処理と同様な方法で形成する。第１拡散段階でエピタキシャル層２０３内に拡散井戸２０９を形成し、第２拡散段階で１つおきのカソード２１３とアノード２１１の材料片を持つダイオードを形成する。図１６では各ダイオードのカソード拡散片とアノード拡散片は１つだけであるが、これは分かりやすくするためである。各ダイオードは、ｐ拡散井戸２０９に拡散した多数の１つおきのカソード拡散片２１３とアノード拡散片２１１を持つ。各ダイオードは、ｐ拡散井戸の下に形成したＮタンク２０２を用いて絶縁されている。寄生ダイオード２４０を用いて、ｐｎｐ横バイポーラ寄生回路が活動的になって好ましくない電流を流すことのないようにする。
【００５７】
動作を説明すると、ＥＳＤ電圧衝撃がゲート入力Ｖｇに現れると、ダイオード２３７と２３９は逆にバイアスされる。電圧衝撃がダイオード２３７と２３９の組合わせ破壊電圧を超えると、ダイオードはツェナー破壊に進む。特定のデバイスの薄いゲート酸化物を保護するのに必要であれば、ダイオードをさらに追加してもよい。図１６の回路の代表的な応用では、保護するＬＤＭＯＳトランジスタのゲート酸化物破壊電圧は約３０ボルトである。既存のＬＤＭＯＳプロセスを用いると、ツェナーダイオードの破壊は８ボルトから９ボルトの間であり、順方向バイアス電圧降下は約０．７ボルトである。ツェナーは通常の入力電圧で破壊してはならない。この応用では、通常の最大入力電圧は約１５ボルトなので、３ダイオード構成を用いる。ツェナー破壊電圧と順方向バイアスダイオード電圧降下の合計である破壊電圧は１６−１９ボルトである。これは通常の動作電圧より大きいが、ゲート酸化物破壊電圧より小さい。ゲート入力へのＥＳＤ衝撃に対して、ダイオード２３５を順方向にバイアスし、ゲート入力をダイオードスタックの電圧に固定する。このように固定することにより、活動的な回路のゲート酸化物の損傷を防ぐことができる。ゲート入力Ｖｇが負になるとダイオード２３５は逆方向にバイアスされ、同様にして活動的な回路のゲート酸化物が負の衝撃により損傷することはない。
【００５８】
図１７は、図１６のダイオードの１つの断面を詳細に示すもので、望ましい実施態様の第２および第３レベル金属被覆構造を示す。図１７には、ｐ拡散井戸２０９の一部と、多重カソード拡散２１３と多重アノード拡散２１１を示す。Ｎタンクの底として、基板２０２の上にＮ埋め込み層２０１を形成する。深い拡散２０７とｎ＋接触領域２２１とでタンクを形成する。第１金属片２２７はカソード拡散２１３と接触する。第１金属片２１５はアノード領域２１１と接触する。酸化物２２３は第１金属と拡散とを絶縁し、ビアを接触領域の上にパターン化する。酸化物２４４を用いて第１金属を絶縁する。酸化物２４４の中にビアをパターン化し、また第２金属層２４５を形成してこの場合はアノード領域内の第１金属と接触する。したがって第２金属層２４５は、片状の領域の上を垂直に走るアノード第２金属バスである。第３金属短絡バス２５３は銅バスであって、上述のようにして形成する。保護膜を第２金属層の上に形成し、図１７に示すように第３金属層と第２金属層とを接触させたいところを取り除く。障壁層と銅シード層を堆積させ、ホトレジストを用いて銅層をパターン化した後、厚い銅バス２５３をシード層の上にメッキする。
【００５９】
図１８は図１６の３ダイオード回路の平面図で、この発明の第３レベルの厚い銅短絡バスを備える。図１８はは、片状のダイオードのカソードおよびアノード拡散を覆う第１金属を持つ図１６の３ダイオードタンクを示す。第２金属バス２４３と２４５はアノードまたはカソードの片状の領域に選択的に結合することにより、カソードおよびアノード領域を結合する。個々のダイオードのカソードとアノードは結合して、図１６の３ダイオードスタック、すなわちダイオード２３５、２３７、２３９を形成する。図示してはいないが、従来の方法により保護膜を構造全体の上に形成する。保護膜内にビア領域２５１を形成し、第３レベル金属短絡バスを第２レベル金属と接触させる。ＬＤＭＯＳトランジスタに関して上に述べた方法および図１７に関して上に述べた方法と同様にして、第３レベルの銅２５３をこれらの領域の上にメッキする。
【００６０】
動作を説明すると、従来の方法に比べて図１８のダイオードスタックの全抵抗は非常に減少し、性能は向上する。これは、第３レベル金属の厚い銅を用いたために抵抗が減少したからである。破壊速度が増加するので、ＥＳＤ衝撃があったときにダイオードは活動的な回路を保護することができる。高性能のＥＳＤ回路を従来より小さな面積内に作ることができる。これは、第３レベル金属を含む構造の抵抗が、従来の金属被覆構造から得られる抵抗よりはるかに小さいからである。第３レベルの厚い金属を用いて、横抵抗器、コンデンサ、ダイオード接続トランジスタ、容量接続トランジスタなどの他の回路デバイス内の抵抗を下げることができる。
【００６１】
例示の実施態様を参照してこの発明を説明したが、この説明は制限的な意味に解釈してはならない。例示の実施態様のいろいろの修正や組合わせやこの発明の他の実施態様は、この説明を参照すれば当業者には明らかである。したがって特許請求の範囲は、このような修正や実施態様を含むものである。
【００６２】
以上の説明に関して更に以下の項を開示する。
１．  ＬＤＭＯＳトランジスタの多重レベル相互接続構造であって、
結合してトランジスタを形成する複数の拡散領域と、
前記複数の拡散領域の上にあって電気的に接触する第１レベルの相互接続材料の複数の片と、
それぞれが第１レベル相互接続の前記複数の片の上にあり、それぞれが第１レベル相互接続の前記複数の片と選択的に接触する、第２レベルの相互接続材料の複数の導電バスと、
前記導電バスの上にあってこれと電気的に接触する、それぞれが銅を含む複数の第３レベル相互接続導体と、
を備える多重レベル相互接続構造。
【００６３】
２．  第１項記載の３レベル相互接続構造であって、
前記導電バスと前記複数の片との間に堆積して、前記導電バスと前記複数の片とを電気的に絶縁する絶縁酸化物、
をさらに備える、３レベル相互接続構造。
３．  第１項記載の３レベル相互接続構造であって、
前記導電バスと前記第３レベル相互接続導体の間に堆積させる保護膜材料、
をさらに備える、３レベル相互接続構造。
【００６４】
４．  第１項記載の３レベル相互接続構造であって、
前記導電バスと前記第３レベル相互接続導体との間の保護膜と、
選択された領域内の前記保護膜内にあって、前記第３レベル相互接続導体を前記導電バスに電気的に接触させるビアと、をさらに備え、
前記第３レベル相互接続導体は前記保護膜と前記ビアの上にあって、前記ビア内で前記導電バスと電気的に結合する、
３レベル相互接続構造。
５．  第４項記載の３レベル相互接続構造であって、前記第３レベル相互接続導体は前記導電バスに平行である、３レベル相互接続構造。
【００６５】
６．  第４項記載の３レベル相互接続構造であって、前記第３レベル相互接続導体は前記導電バスに垂直である、３レベル相互接続構造。
７．  第５項記載の３レベル相互接続構造であって、前記複数の拡散領域は第１導電率型と第２導電率型の拡散領域を１つおきに備える、３レベル相互接続構造。
８．  第７項記載の３レベル相互接続構造であって、前記第１導電率型の前記１つおきの拡散領域はトランジスタのソース領域を形成し、前記第２導電率型の前記１つおきの拡散領域はトランジスタのドレン領域を形成する、３レベル相互接続構造。
【００６６】
９．  第８項記載の３レベル相互接続構造であって、ソース領域を形成する前記１つ置きの拡散領域とドレン領域を形成する前記１つ置きの拡散領域の間に配置した複数のゲート領域をさらに備える、３レベル相互接続構造。
１０．  第９項記載の３レベル相互接続構造であって、前記複数のゲート領域はゲート結合パッドに結合し、前記第３レベル相互接続導体は複数の前記ソース領域とソースパッドを結合し、前記第３レベル相互接続導体は複数の前記ドレン領域とドレンパッドを結合し、前記ソースパッドとドレンパッドとゲート結合パッドはトランジスタの端子を形成する、３レベル相互接続構造。
【００６７】
１１．  ＬＤＭＯＳトランジスタであって、
半導体基板と、
前記半導体基板内に配置した第１導電率型の複数の片状のドレン拡散と、
前記半導体基板内の前記片状のドレン拡散の間に配置した第２導電率型の複数の片状のソース拡散と、
前記片状のドレン拡散と前記片状のソース拡散との間に堆積させたゲート酸化物と、
少なくとも部分的に前記ゲート酸化物の上にある複数のゲート導体と、
前記ゲート導体の上に堆積させた絶縁酸化物と、
前記ソースおよびドレン拡散の上に形成し、前記絶縁酸化物を通して延び、前記ソースおよびドレン拡散を少なくとも部分的に露出させる、接触領域と、
それぞれ前記ソースおよびドレン拡散の１つに関連し、それぞれ少なくとも部分的に前記接触領域の上にあり、前記関連するソースおよびドレン拡散と電気的に接触する、複数の第１金属層片と、
前記第１金属層片の上にある第２絶縁酸化物と、
それぞれ前記第１金属層片の上にあって前記第１金属層片に垂直であり、それぞれ前記ソースまたは前記ドレン拡散と選択的に電気的に接触してソースおよびドレンバスを形成する、複数の第２金属層片と、
それぞれ少なくとも部分的に前記第２層片の上にあり、前記第２金属層片の関連する１つと電気的に接触して前記ＬＤＭＯＳトランジスタの抵抗を下げる、複数の第３金属層導体と、
を備えるＬＤＭＯＳトランジスタ。
【００６８】
１２．  第１１項記載のＬＤＭＯＳトランジスタであって、
前記第２金属層片と前記複数の第３金属層導体の間に配置した保護膜、
をさらに備えるＬＤＭＯＳトランジスタ。
１３．  第１１項記載のＬＤＭＯＳトランジスタであって、前記第３金属層導体は前記第２層片に平行に走る、ＬＤＭＯＳトランジスタ。
１４．  第１１項記載のＬＤＭＯＳトランジスタであって、前記第３金属層導体は前記第２層片に垂直に走る、ＬＤＭＯＳトランジスタ。
【００６９】
１５．  第１３項記載のＬＤＭＯＳトランジスタであって、
前記第２金属層片と前記第３金属層導体の間に配置した保護膜と、
前記保護膜内にあり、選択された領域内の前記第２金属層片を露出させる複数のビア領域と、をさらに備え、
前記第３金属層導体は前記ビア領域内で前記第２金属層片と電気的に接触する、ＬＤＭＯＳトランジスタ。
１６．  第１１項記載のＬＤＭＯＳトランジスタであって、前記第３金属層は銅を含む、ＬＤＭＯＳトランジスタ。
【００７０】
１７．  第１６項記載のＬＤＭＯＳトランジスタであって、前記第３金属層の厚さは少なくとも１５ミクロンである、ＬＤＭＯＳトランジスタ。
１８．  第１６項記載のＬＤＭＯＳトランジスタであって、前記第３金属層の厚さは少なくとも２５ミクロンである、ＬＤＭＯＳトランジスタ。
１９．  第１６項記載のＬＤＭＯＳトランジスタであって、前記第３金属層は前記銅の上に配置したニッケル膜を含む、ＬＤＭＯＳトランジスタ。
２０．  第１９項記載のＬＤＭＯＳトランジスタであって、前記ニッケル膜の厚さは１−５ミクロンである、ＬＤＭＯＳトランジスタ。
【００７１】
２１．  ＬＤＭＯＳトランジスタであって、
長方形で行に配列されているソース領域を形成し、前記ソース領域の行はさらに列に配列されている、第１導電率型の複数の片状の拡散領域と、
ドレン領域を形成する第２導電率型の複数の片状の拡散領域であって、前記ドレン領域は長方形であって前記ソース領域の行の間に行に配列されており、前記ドレン領域の行とソース領域の行は前記列内に１つおきにある、複数の片状の拡散領域と、
前記ソース領域の前記行の周りに形成され、前記列内の前記１つおきのドレンおよびソース領域の行の間に配置されている、複数のゲート酸化物領域と、
一部が前記各複数のゲート酸化物領域の上にある複数のゲートポリシリコン領域と、
複数の第２金属領域であって、ソースバスを形成し、それぞれ前記１つおきのソースおよびドレン領域の前記行に垂直に走り、それぞれ前記列に平行に走り、各ソースバスの一部は前記ソースおよびドレン領域の行の上にある、複数の第２金属領域と、
複数の第２金属領域であって、ドレンバスを形成し、それぞれ前記１つおきのソースおよびドレン領域の前記行に垂直に走り、それぞれ前記列に平行に走り、各ドレンバスの一部は前記ソースおよびドレン領域の行の上にあり、前記ソースバスから離れ、その間に配置されていて、前記ソースおよびドレンバスは１つおきにある、複数の第２金属領域と、
前記第２金属領域の上にあり、前記第２金属領域と電気的に接触して前記ＬＤＭＯＳトランジスタの抵抗を下げる、複数の銅の第３金属導体と、
を備えるＬＤＭＯＳトランジスタ。
【００７２】
２２．  ＬＤＭＯＳトランジスタを形成する方法であって、
長方形で行に配列されているソース領域を形成し、前記ソース領域の行はさらに列に配列されている、第１導電率型の複数の片状の拡散領域を与え、
ドレン領域を形成する第２導電率型の複数の片状の拡散領域であって、前記ドレン領域は長方形であって前記ソース領域の行の間に行に配列されており、前記ドレン領域の行とソース領域の行は前記列内に１つおきにある、複数の片状の拡散領域を与え、
前記ソース領域の前記行の周りに形成され、前記列内の前記１つおきのドレンおよびソース領域の間に配置されている、複数のゲート酸化物領域を与え、
一部が前記各複数のゲート酸化物領域の上にある複数のゲートポリシリコン領域を与え、
複数の第２金属領域であって、ソースバスを形成し、それぞれ前記１つおきのソースおよびドレン領域の前記行に垂直に走り、それそれ前記列に平行に走り、各ソースバスの一部は前記ソースおよびドレン領域の上にある、複数の第２金属領域を与え、
複数の第２金属領域であって、ドレンバスを形成し、それぞれ前記１つおきのソースおよびドレン領域の前記行に垂直に走り、それぞれ前記列に平行に走り、各ドレンバスの一部は前記ソースおよびドレン領域の行の上にあり、前記ソースバスから離れ、その間に配置されていて、前記ソースおよびドレンバスは１つおきにある、複数の第２金属領域を与え、
前記第２金属領域の上にあり、前記第２金属領域と電気的に接触して前記ＬＤＭＯＳトランジスタの抵抗を下げる、複数の銅の第３金属導体を与える、
段階を含む、ＬＤＭＯＳトランジスタを形成する方法。
【００７３】
２３．  電力半導体デバイスのＬＤＭＯＳトランジスタ用の厚い銅の相互接続構造と方法。大きいＬＤＭＯＳトランジスタを複数のソースおよびドレン拡散領域で形成し、これらを結合してソースおよびドレン（９）を形成する。１つおきのソースおよびドレン拡散の間にゲート領域（１３）を形成する。各拡散領域の上に第１金属層片（１７）を形成して電気的に接触させる。第２金属層導体（２１）を複数の第１金属層片の上に形成し、第１金属層片と選択的に接触させてソースおよびドレンバスを形成する。次に各第２金属層バスの上に厚い第３金属層（２３）を形成し、物理的に接触させるかまたは選択的に電気的に接触させる。厚い第３レベル金属は導電性の高い銅層で作る。厚い第３レベル金属バスはＬＤＭＯＳトランジスタの抵抗を実質的に小さくし、さらに従来のＬＤＭＯＳトランジスタで生じた電流デバイアシングと早期故障箇所の問題をなくす。他のデバイスと方法も説明する。
【図面の簡単な説明】
【図１】３レベル金属被覆の断面を示す、ＲＥＳＵＲＦ  ＬＤＭＯＳデバイスの一部のソースおよびドレン領域の図。
【図２】図１のデバイスの断面を作る段階。
【図３】図１のデバイスの断面を作る段階。
【図４】図１のデバイスの断面を作る段階。
【図５】この発明の第１の望ましい実施態様の、図１に示す片状の拡散部を用いるＬＤＭＯＳトランジスタの平面図。
【図６】この発明の第２の望ましい実施態様の、図１に示す片状の拡散部を用いるＬＤＭＯＳトランジスタの平面図。
【図７】ＬＤＭＯＳトランジスタのデバイアシング特性のフロット。
【図８】ＬＤＭＯＳトランジスタのデバイアシング特性のプロット。
【図９】ＬＤＭＯＳトランジスタのデバイアシング特性のプロット。
【図１０】  図１−図９に示すデバイスのＲｄｓｏｎデータを示す図表。
【図１１】この発明の第２の望ましい実施態様の、多重トランジスタ集積回路を作る金属被覆層の平面図。
【図１２】この発明の第２の望ましい実施態様の、多重トランジスタ集積回路を作る金属被覆層の平面図。
【図１３】この発明の第２の望ましい実施態様の、多重トランジスタ集積回路を作る金属被覆層の平面図。
【図１４】この発明の第２の望ましい実施態様の、多重トランジスタ集積回路を作る金属被覆層の平面図。
【図１５】図１４−図１７の実施態様のトランジスタのＲｄｓｏｎ抵抗を比較し、またこの発明を用いて得たＲｄｓｏｎ抵抗と従来のレイアウト法を用いて作った同様なデバイスのＲｄｓｏｎ抵抗を対比させるプロット。
【図１６】この発明の厚い金属相互接続を含む３ダイオードＥＳＤ保護回路の断面略図。
【図１７】図１６の３ダイオードＥＳＤ保護回路の１つの詳細な断面図。
【図１８】図１６の３ダイオードＥＳＤ保護回路の平面図。
別の指定のない限り、異なる図の対応する数字と記号は対応する部分を示す。
【符号の説明】
１              シリコン基板
３              エピタキシャル層
５              拡散井戸
７              ドレンのＲＥＳＵＲＦ領域
９              ソースおよびドレン領域
１１            バックゲート接触領域
１３            ドレンＬＯＣＯＳ層、ゲート酸化物
１４            ゲート絶縁酸化物
１５            ポリシリコンゲート
１７            第１金属被膜層
１９            第２絶縁酸化物
２０            障壁層
２１            第２金属被膜層
２２            シード層
２３            第３レベル金属層
【図１】
0004263255.tif 000003
【図２】
0004263255.tif 000004
【図３】
0004263255.tif 000005
【図４】
0004263255.tif 000006
【図５】
0004263255.tif 000007
【図６】
0004263255.tif 000008
【図７】
0004263255.tif 000009
【図８】
0004263255.tif 000010
【図９】
0004263255.tif 000011
【図１０】
0004263255.tif 000012
【図１１】
0004263255.tif 000013
【図１２】
0004263255.tif 000014
【図１３】
0004263255.tif 000015
【図１４】
0004263255.tif 000016
【図１５】
0004263255.tif 000017
【図１６】
0004263255.tif 000018
【図１７】
0004263255.tif 000019
【図１８】
0004263255.tif 000020