(57)【特許請求の範囲】
【請求項１】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
上記複数のカウンタは、１または複数列ごとに動作期間が異なり、
上記比較器は、上記読み出し信号電位と上記参照電圧とが一致すると出力レベルが反転し、
列ごとに配置された動作期間が異なる上記複数のカウンタは、
上記比較器の出力が反転するまで動作する第１カウンタと、
上記比較器の出力が反転してから動作する第２カウンタと、を含む
固体撮像素子。
【請求項２】
上記第１カウンタと上記第２カウンタとは、色ごとに交互に配置されている
請求項１記載の固体撮像素子。
【請求項３】
隣り合った近い値をもつ同色系の複数の画素列に対応して、上記第１カウンタと上記第２カウンタとは、当該画素列ごとに交互に配置されている
請求項１記載の固体撮像素子。
【請求項４】
上記第１カウンタおよび上記第２カウンタのうちの一方はアップカウントし、他方はダウンカウントする
請求項１記載の固体撮像素子。
【請求項５】
上記画素信号読み出し回路は、
上記第１カウンタまたは上記第２カウンタへのクロックの伝達を制御するクロック伝達制御部を有し、
上記クロック伝達制御部は、
クロック伝達対象が上記第１カウンタの場合には、上記比較器の出力が反転するまで上記クロックを伝達し、当該比較器の出力が反転すると当該クロックの伝達を停止し、
クロック伝達対象が上記第２カウンタの場合には、上記比較器の出力が反転するまで上記クロックの伝達を停止し、当該比較器の出力が反転すると当該クロックを伝達する
請求項１記載の固体撮像素子。
【請求項６】
上記画素信号読み出し回路は、
上記第１カウンタまたは上記第２カウンタへのクロックの伝達を制御するクロック伝達制御部を有し、
上記クロック伝達制御部は、
クロック伝達対象が上記第１カウンタの場合には、上記比較器の出力が反転するまで上記クロックを伝達し、当該比較器の出力が反転すると当該クロックの伝達を停止し、
クロック伝達対象が上記第２カウンタの場合には、上記比較器の出力が反転するまで上記クロックの伝達を停止し、当該比較器の出力が反転すると当該クロックを伝達する
請求項４記載の固体撮像素子。
【請求項７】
上記画素信号読み出し回路で読み出された信号に対して画像処理を行う信号処理部を有し、
上記信号処理部は、
上記カウンタの動作期間以外の期間に画像信号処理を集中して行う
請求項１から６のいずれか一に記載の固体撮像素子。
【請求項８】
固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
上記複数のカウンタは、１または複数列ごとに動作期間が異なり、
上記比較器は、上記読み出し信号電位と上記参照電圧とが一致すると出力レベルが反転し、
列ごとに配置された動作期間が異なる上記複数のカウンタは、
上記比較器の出力が反転するまで動作する第１カウンタと、
上記比較器の出力が反転してから動作する第２カウンタと、を含む
カメラシステム。
【請求項９】
上記画素信号読み出し回路で読み出された信号に対して画像処理を行う信号処理部を有し、
上記信号処理部は、
上記カウンタの動作期間以外の期間に画像信号処理を集中して行う
請求項８記載のカメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
【０００３】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００４】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００５】
以下に、一般的なＣＭＯＳイメージセンサについて説明する。
【０００６】
図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【０００７】
この画素１０は、光電変換素子としてたとえばフォトダイオード１１を有し、この１個のフォトダイオード１１に対して、転送トランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４、リセットトランジスタ１５の４つのトランジスタを能動素子として有する。
【０００８】
フォトダイオード１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２は、フォトダイオード１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号が与えられることで、フォトダイオード１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【０００９】
フローティングディフュージョンＦＤには、増幅トランジスタ１３のゲートが接続されている。増幅トランジスタ１３は、選択トランジスタ１４を介して信号線ＬＳＧＮに接続され、画素部外の定電流源１６とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号が選択トランジスタ１４のゲートに与えられ、選択トランジスタ１４がオンすると、増幅トランジスタ１３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を出力（垂直）信号線ＬＳＧＮに出カする。信号線ＬＳＧＮを通じて、各画素から出力された信号電圧は、画素信号読み出し回路に出力される。
【００１０】
リセットトランジスタ１５は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００１１】
より具体的には、画素をリセットするときは、転送トランジスタ１２をオンし、フォトダイオード１１にたまった電荷をはきすて、次に転送トランジスタ１２をオフし、フォトダイオード１１が光信号を電荷に変換し、蓄積する。
読み出し時には、リセットトランジスタ１５をオンしてフローティングディフュージョンＦＤをリセットし、リセットトランジスタ１５をオフし、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３、選択トランジスタ１４を通して出力する。このときの出力をＰ相出力とする。
次に、転送トランジスタ１２をオンしてフォトダイオード１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３で出力する。このときの出力をＤ相出力とする。
Ｄ相出力とＰ相出力の差分を画像信号とすることで、画素ごとの出力のＤＣ成分のばらつきだけでなく、フローティングディフュージョンのＦＤリセットノイズも画像信号から除去することができる。
これらの動作は、たとえば転送トランジスタ１２、選択トランジスタ１４およびリセットトランジスタ１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００１２】
また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されているが、その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
【００１３】
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
【００１４】
図２は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【００１５】
この固体撮像素子２０は、図２に示すように、撮像部としての画素部２１、垂直走査回路２２、水平転送走査回路２３、タイミング制御回路２４、ＡＤＣ群２５、デジタル−アナログ変換装置（以下、DAC (Digital - Analog converter)と略す）２６、アンプ回路（Ｓ／Ａ）２７、および信号処理回路２８を有する。
【００１６】
画素部２１は、フォトダイオードと画素内アンプとを含む、たとえば図１に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子２０においては、画素部２１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路２４、行アドレスや行走査を制御する垂直走査回路２２、そして列アドレスや列走査を制御する水平転送走査回路２３が配置される。
【００１７】
ＡＤＣ群２５は、ＤＡＣ２６により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器２５−１と、比較時間をカウントするカウンタ２５−２と、カウント結果を保持するラッチ２５−３とからなるＡＤＣが複数列配列されている。
ＡＤＣ群２５は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ２５−３の出力は、たとえば２ｎビット幅の水平転送線２９に接続されている。
そして、水平転送線２９に対応した２ｎ個のアンプ回路２７、および信号処理回路２８が配置される。
【００１８】
ＡＤＣ群２５においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器２５−１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器２５−１と同様に列毎に配置されたカウンタ２５−２が動作しており、ランプ波形のある参照電圧Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号の電位Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５−１の出力が反転し、カウンタ２５−２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路２３により、ラッチ２５−３に保持されたデータが、水平転送線２９、アンプ回路２７を経て信号処理回路２８に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
【非特許文献１】W. Yang等 (W. Yang et. Al., “An Integrated 800x600 CMOS Image System,” ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
【特許文献１】特開２００５−２７８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
ところで、デジタルスチルカメラなど光を電気信号に変換し画像信号を出力する装置として用いられている固体撮像装置において、近年、画素数増加や高フレームレートに伴い、高速読み出しや低消費電力化が必須の技術になっている。
上述したように、固体撮像装置の一つであるＭＯＳ(ＣＭＯＳ)型イメージセンサは、ＣＭＯＳ集積回路と同様のプロセスで製造できる特徴を活かし画素毎に電荷を電気信号に変換し、画素から読み出される電気信号を列毎、並列に処理することで読み出し速度を向上させることができる。
【００２０】
一方、列毎に並列処理することで高速化は実現できるが、並列処理するときに回路が消費する電流が集中することによる、電流増加や局所的な電流集中が電源を揺らすといった問題を発生させている。
この問題についてさらに考察する。
【００２１】
ここで、上述したカウンタの動作およびカウンタが消費する電流を図３および図４に関連付けて説明する。
【００２２】
図３は、撮像する対象がある程度明るいシーンでの状態を示す図である。
明るさに応じて画素には信号が蓄積され、読み出し時、図のように垂直信号線電位Ｖｓｌはリセットレベルより下がる。この信号変化を読み出し回路はＡＤ変換する。
ここで、カウンタの消費電流はカウンタが動作している期間、すなわちは垂直信号線に読み出される信号電位Ｖｓｌと参照電圧Ｖｓｌｏｐの交差するところまで発生し、カウンタがとまった時点で消費する電流はほぼゼロになる。
一回のＡＤ変換においてカウンタが消費する電流は図で示す瞬時電流の合計、すなわち図中に示す面積がそれにあたる。
なお、図３においてカウンタは画素のリセットレベル読み出し時と信号レベル読み出し時の２回の動作し、その差分データを取り出す動作をしているが、これは一例であり、信号レベルのみの動作をする構成を取ることも可能である。
【００２３】
図４は、撮像する対象が暗いシーンでの状態を示す図である。
このとき、垂直信号線電位Ｖｓｌと参照電圧Ｖｓｌｏｐはすぐに交差するためカウンタの動作期間も短く、一回の読み出しで消費するカウンタの電流（図中で示す瞬時電流の合計）は減少する。
このように信号量に応じてカウンタの動作する期間が変動し、消費電流も信号に応じて変動してしまう。すなわち、一行に一回行われるＡＤ変換において全カラム合計の消費電流が行ごとに変動する。
【００２４】
図５は、縦に白、黒、白、黒と変化する画を取ったときのカウンタの消費電流を示す図である。
白を写している期間においてカウンタの消費電流は最大となり、黒を写している期間においては消費電流が最小となる。
このように明るさに応じてカウンタのカラム合計消費電流は行ごとに変動し、その変動は信号によって異なるためまったく無周期で電源を揺らすことになり、その電源ゆれが読み出し回路に戻り映像の劣化を引き起こすことがある。
【００２５】
このような電流負荷変動に対して、通常、外部容量を大きくすることで変動を平滑化する対策がとられるが、近年、イメージセンサは携帯電話等のモバイル機器に搭載されることが多く、モジュールとしても小型が要求される中で外部容量は小型化、削減化の方向であり、このような対策に頼れなくなっている傾向にある。
【００２６】
本発明は、一斉並列処理をするときに発生する電流集中を緩和させ電流平滑化を実現することが可能で、電源変動を抑止可能な固体撮像素子、およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００２７】
本発明の第１の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記複数のカウンタは、１または複数列ごとに動作期間が異なり、上記比較器は、上記読み出し信号電位と上記参照電圧とが一致すると出力レベルが反転し、列ごとに配置された動作期間が異なる上記複数のカウンタは、上記比較器の出力が反転するまで動作する第１カウンタと、上記比較器の出力が反転してから動作する第２カウンタと、を含む。
【００２８】
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記複数のカウンタは、１または複数列ごとに動作期間が異なり、上記比較器は、上記読み出し信号電位と上記参照電圧とが一致すると出力レベルが反転し、列ごとに配置された動作期間が異なる上記複数のカウンタは、上記比較器の出力が反転するまで動作する第１カウンタと、上記比較器の出力が反転してから動作する第２カウンタと、を含む。
【００３０】
好適には、上記第１カウンタと上記第２カウンタとは、色ごとに交互に配置されている。
【００３１】
好適には、隣り合った近い値をもつ同色系の複数の画素列に対応して、上記第１カウンタと上記第２カウンタとは、当該画素列ごとに交互に配置されている。
【００３２】
好適には、上記第１カウンタおよび上記第２カウンタのうちの一方はアップカウントし、他方はダウンカウントする。
【００３３】
好適には、上記画素信号読み出し回路は、上記第１カウンタまたは第２カウンタへのクロックの伝達を制御するクロック伝達制御部を有し、上記クロック伝達制御部は、クロック伝達対象が上記第１カウンタの場合には、上記比較器の出力が反転するまで上記クロックを伝達し、当該比較器の出力が反転すると当該クロックの伝達を停止し、クロック伝達対象が上記第２カウンタの場合には、上記比較器の出力が反転するまで上記クロックの伝達を停止し、当該比較器の出力が反転すると当該クロックを伝達する。
【００３４】
好適には、上記画素信号読み出し回路で読み出された信号に対して画像処理を行う信号処理部を有し、上記信号処理部は、上記カウンタの動作期間以外の期間に画像信号処理を集中して行う。
【００３５】
本発明によれば、画素信号読み出し回路において、読み出し信号電位と参照電圧とが比較判定され、その判定信号が出力される。そして、カウンタは、比較器の出力により動作が制御され、対応する比較器の比較時間がカウントされる。
このとき、複数のカウンタは、１または複数列ごとに動作期間が異なり、一斉並列処理をするときに発生する電流集中が緩和され電流が平滑化される。
【発明の効果】
【００３６】
本発明によれば、一斉並列処理をするときに発生する電流集中を緩和させ電流平滑化を実現することが可能で、電源変動を抑止可能となる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施の形態を図面に関連付けて説明する。
【００３８】
図６は、本発明の第１の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【００３９】
この固体撮像素子１００は、図６に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、画素信号読み出し回路としてのＡＤＣ群１５０、ＤＡＣ（デジタル−アナログ変換装置）１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、および水平転送線１９０を有する。
【００４０】
画素部１１０は、フォトダイオードと画素内アンプとを含む、たとえば図１に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子１００においては、画素部１１０の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００４１】
ＡＤＣ群１５０は、ＤＡＣ１６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号（電位Ｖｓｌ）とを比較する比較器１５１と、比較時間をカウントするカウンタ１５２と、カウント結果を保持するラッチ１５３とからなるＡＤＣが複数列配列されている。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえば２ｎビット幅の水平転送線１９０に接続されている。
そして、水平転送線１９０に対応した２ｎ個のアンプ回路１７０、および信号処理回路１８０が配置される。
【００４２】
ＡＤＣ群１５０においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器１５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のある参照電圧Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号の電位Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、ＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線１９０に転送され、アンプ回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【００４３】
そして、本実施形態に係るＡＤＣ群１５０においては、一斉並列処理をするときに発生する電流集中を緩和させ電流平滑化を実現することが可能で、電源変動を抑止可能なように、ＡＤＣ群（画素信号読み出し回路）１５０において、基本的に、カウンタ１５２は列ごとに動作する期間を変えてある（列ごとに動作する期間が異なる）。
より具体的には、本実施形態のＡＤＣ群１５０においては、列毎に配置されたカウンタ１５２において、比較器１５１の出力が反転するまで動作するものと、比較器１５１の出力が反転してから動作するものの２種類の回路を搭載している。
この場合、動作の異なる２種類のカウンタが色毎に交互に配置される。
また、動作の異なるカウンタが一方はアップカウントで、一方はダウンカウントするように構成される。
【００４４】
以下、本実施形態の特徴的な構成を有するＡＤＣ群（画素信号読み出し回路）１５０の構成、特にカウンタの構成、機能について詳細に説明する。
【００４５】
図７は、本実施形態に係るカウンタの動作の一例を示す図である。
図７に示している先カウントをとるカウンタ構成（第１カウンタ）は比較器１５１の判定信号Ｓ１５１がくるまで（比較器１５１の出力が反転するまで）カウンタ１５２を動作させるものであり、後カウントをとるカウンタ構成（第２カウンタ）は比較器１５１の判定信号Ｓ１５１が来てから（比較器１５１の出力信号が反転してから）、クロックをカウンタ１５２に伝達するものである。
【００４６】
図８は、本実施形態に係るクロック伝達制御部の構成例を示す図である。
ここクロック伝達制御部２００は、比較器１５１の判定信号Ｓ１５１に応答してクロックＣＬＫのカウンタ１５２への入力タイミングを制御するゲートブロック部２１０を有する。
先カウントするカウンタおよび後カウントとするカウンタは、１または複数列ごとに配置される。したがって、ゲートブロック部２１０は、１または複数列ごとにカウンタ１５２の入力段に配置される。
【００４７】
図９（Ａ），（Ｂ）は、図８のゲートブロック部２１０の構成例を示す図である。
【００４８】
図９（Ａ）は、ゲートブロック部２１０Ａが２入力ＮＯＲゲート２１１で構成されている。
このゲートブロック部２１０Ａは、比較器１５１の判定信号Ｓ１５１がくるまで（比較器１５１の出力が反転するまで）カウンタ１５２を動作させる先カウントに対応する。
【００４９】
図９（Ｂ）は、ゲートブロック部２１０Ｂが２入力ＮＡＮＤゲート２１２で構成されている。
このゲートブロック部２１０Ｂは、比較器１５１の判定信号Ｓ１５１がきてから（比較器１５１の出力信号が反転してから）、カウンタ１５２を動作させる後カウントに対応する。
【００５０】
なお、このように、固定的な配置をとる代わりに、図１０に示すように、たとえばタイミング制御回路１４０に設けられるレジスタ１４１に外部から設定されるデータに応じて先カウントと後カウントに対応するように構成することも可能である。
図１０の例は、２入力ＮＯＲゲート２１１および２入力ＮＡＮＤゲート２１２を有するブロック２１３を設け、設定データがロー（Ｌ）の場合には先カウントを行うように２入力ＮＯＲゲート２１１を選択し、設定データがハイ(Ｈ）の場合には後カウントを行うように２入力ＮＡＮＤゲート２１２を選択する。
【００５１】
このような構成において、たとえば、先カウントの場合、カウンタ１５２は動作前にゼロに初期化されており、クロックＣＬＫが伝達されると同時にカウントを開始する。
そして、比較器１５１の出力である判定信号Ｓ１５１が反転した時点でカウンタ１５２を停止し、そのときの値をラッチ１５３に保持することでＡＤ変換する。
図の例では３００クロック目に比較器１５１の出力が反転し、その値をラッチ１５３に保持する。
【００５２】
次に、後カウントの場合、カウンタ１５２を動作前にオール１、すなわち１０ビット（bit）なら１０２３に初期化する。
そして、クロックＣＬＫが入力され始めるがゲートブロック部２１０によって初めカウンタ１５２は停止している。
そして、比較器１５１の出力が反転した時点からカウンタ１５２を動作させる。ただしこのときカウンタ１５２はダウンカウントを行う。そして、クロックが１０２３クロックきた時点で停止するので、カウンタの値は３００となる。
【００５３】
このように、本実施形態においては、この先カウント、後カウントの両方を用いる。ただし、カウントの構成はこの限りではなく、後カウントにおいてはダウンカウントにする必要はなく、アップカウントを行って、後の処理ブロックで最大の値から減算すれば同様な値を得ることができる。
たとえば、図７の場合では、後カウントをアップ方式にするとカウンタの値は７２３となり、後段で（１０２３−７２３）を計算することで３００を得ることが可能である。
【００５４】
そして、本実施形態のポイントは、この先カウント、後カウントのカウンタを図１１に示すように色ごとに交互に配置することにある。
図１１の例は、隣り合った同色の画素は近い値をもつことから２列ごとに先カウントと後カウントを交互に行うように構成される。
すなわち、図１１の例では、隣り合った近い値をもつ同色系の複数の画素列に対応して、先カウンタと後カウンタとは、この画素列ごとに交互に配置されている。
【００５５】
ここで、一般的に隣の画素は近いレベルの映像信号をもつ。もちろん急激に変化するエッジ等はあるが、１画素単位で映像が白、黒と入れかわり変化する画はテストパターンでない限り発生はしない。
本実施形態においては、このような映像信号の特徴を利用し電流平滑を得る回路を実現する。その効果を図１２、図１３、および図１４に関連付けて説明する。
【００５６】
図１２は、ある適当な信号レベル（画素信号）が入力されたときのカウンタの動作を示す図である。
図１２においては、偶数列には先カウンタ、奇数列には後カウンタを配置しているものとして説明する。
【００５７】
偶数列は先カウンタなので比較器１５１の出力が反転するまでカウンタ１５２は動作し、その動作の間、消費電流が発生する。
これに対し、奇数列は後カウントなので比較器１５１の出力が反転してからカウンタ１５２は動作し、その期間、消費電流が発生する。
横一列まったく同じ信号が入っていたときの、全カラムのトータルの消費電流は図１２に示すように、既存のカウンタ構成であると、全カラム（全列）、比較器１５１が停止するまでの期間に電流が集中する。
これに対して、本実施形態のカウンタ構成であると、比較器１５１の出力が反転するまでは半分のカウンタが動作し、比較器１５１の出力が反転してからは半分のカウンタが動作するため、カウンタの消費電流はＡＤ変換中一定の電流となる。
【００５８】
次に、図１３は、全カラムに飽和レベル、すなわち白レベルの信号が入力されたときのカウンタの動作を示す図である。
【００５９】
この場合、カウンタの動作は図１２に説明したときと変わらないが、消費電流は既存の構成の場合、カウンタはフルカウントするため全カラムＡＤ変換中常に動作し、消費電流は最大となる。
これに対し、本実施形態のカウンタ構成であると、カウンタの半分はフルカウントするが、半分はほとんど動作しない。
そのため、カラム全体で消費されるカウンタの消費電流は既存のカウンタ構成に対し、ほぼ半分となる。
またここで注目すべきは、図１２に示す適当な入力信号のときのカウンタ消費電流と比較し、既存の方式だと入力レベルに応じてカウンタの消費電流が変動しているのに対し、本実施形態のカウンタ構成では先読みと後読みのカウンタがそれぞれ電流を消費する期間を補完しあうことでほぼ一定に保たれていることである。
【００６０】
図１４は、全カラムに入力信号がほぼゼロ、すなわち黒レベルの信号が入力されたときのカウンタの動作を示す図である。
【００６１】
この場合、全カウンタの消費電流は既存の方式であると、比較器１５１の出力がすぐに反転するためカウンタの動作期間は短く、消費電流は絞られる。
これに対し、本実施形態におけるカウンタ消費電流は図１２および図１３に関連付けて説明した入力信号とほぼ変化はない。
黒レベルの信号を読み出すときの消費電流を比較すると、既存のカウンタ構成より増える方向だが、映像信号なので黒レベルだけを読むということは映像情報をまったく持っていないことであり、このような読み出しが連続して行われることはない。
映像信号があるとそのレベルに応じて消費電流が変動してしまう既存の方式に対し、本実施形態の画素信号読み出し回路であるＡＤＣ群１５０では、ほぼ信号レベルに依存せず消費電流をコントロールすることが可能となる。
【００６２】
ここまで、説明を簡単にするために全カラム一斉に同じ信号が入力されたケースで説明を行ってきた。
しかし、実際の映像信号は横方向、すなわち各カラムにおいて入力される信号は異なる。
【００６３】
図１５は、一枚の画を取得したときの横方向、縦方向の信号の変換の一例を示す図である。
【００６４】
図１５に示すように、横方向、縦方向と通常信号レベルは変化する。
横方向の読み出しは一斉に行われるため、信号が横方向にどのようなパターンであっても回路の消費電流は一定でなければ縦方向の読み出しで、図３および図４で示したように回路に消費される電流が異なってしまい、結果、電源変動を引き起こしてしまう。
ここからは横方向の信号も各カラムで異なるといった実際のケースにおいて本発明の実施形態の効果を説明する。
【００６５】
まずは、図１６（Ａ）〜（Ｃ）に示すように、カラム一様に白レベルの信号が入力されたケースで説明を行う。
カウンタは動作時間に応じて線形に消費電流が変動する。すなわち、信号量に応じて消費電流が線形に変化する。ここでは信号の最大を１０とし、信号量をそのまま消費電流として説明を行う。
【００６６】
まず、一様に白レベル近くの信号８が各カラムに入力された、図１６（Ｂ）に示す既存回路の消費電流は例ではカラム数が１０であるので８０の消費電流となる。
これに対し、図１６（Ｃ）に示す、本発明の実施形態に係る回路ではひとつ飛ばしに後カウントの回路が配置されており、比較器１５１の出力が反転してからカウントするので８の信号が入力された場合は８から１０までのカウント行う。
したがって、消費される電流は２となる。これが色毎に交互に配置されているのでカラム全体の消費電流は５０となる。
【００６７】
次に、図１７（Ａ）〜（Ｃ）に示すように、黒レベル付近の信号１がカラム一様に入力された場合を考察する。
同様な見方で、図１７（Ｂ）に示す既存方式ではカラムトータル消費電流は１０となる。図１６（Ｂ）に示した白レベル付近の８が入力されたときに対し、大幅に電流が変化することがわかる。
これに対し、図１７（Ｃ）に示すように、本発明の実施形態に係る回路での消費電流は５０となり、図１６（Ｃ）に示す白レベルの読み出し時と変化はなく、電流変動は発生しない。
ここまではカラムに一様な入力があった場合の本発明の実施形態の効果であり、今まで説明してきた内容である。
【００６８】
次に、図１８（Ａ）〜（Ｃ）に示すように、カラムに一様な信号ではなく横方向に変化する信号である場合を考察する。
図１８（Ｂ）に示すように、既存回路では消費電流は５５となり、白レベルと黒レベルの読み出しとはまた異なる消費電流となる。
これに対し、本発明の実施形態に係る回路での消費電流は４５となり、白レベル、黒レベル読み出し時のときの消費電流からほとんど変化がなく、一定になっていることがわかる。
【００６９】
さらに、図１９（Ａ）〜（Ｃ）に示すように、信号が黒から白へと変化（エッジ）するような入力があった場合を考察する。
図１９（Ｂ）に示すように、既存回路での消費電流は６３と信号量に応じて変化しているが、本発明の実施形態に係る回路では４７と他のケースの場合とほぼ同等の消費電流となることがわかる。
【００７０】
図２０は、ある画像の一例であるが、暗い部屋に窓があり、窓の外は明るく白レベル付近にいるようなシーンに近い画像例を示す図である。
このときの垂直（Ｖ）方向の読み出しにおいてカウンタが消費する電流は白の多い行では電流が増え、黒の多い行では電流が絞られるために電流変動を発生する。
これに対して、本発明の実施形態に係る方式であると、今までの説明したとおり、電流はほぼ一定に保たれるために電流変動は発生しない。
このようにあらゆるシーンにおいて本発明の実施形態に係るカウンタを用いれば消費電流を一定に保つことが可能となり、今まで電流変動をＩＣの外付け容量に頼っていたところをそれなしに特性を改善することができる。
特に、モバイル等の小型機器搭載の際、外部容量削減に効果を発揮する。
【００７１】
図２１は、本発明の第２の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【００７２】
図２１の固体撮像素子１００Ａにおいては、カウンタ動作期間以外の期間に信号処理回路１８０Ａの画像信号処理を集中させるように構成されている。
【００７３】
カラム並列処理型のイメージセンサは１行ごとに１回のＡＤ変換を行い、その１回のＡＤ変換において行ごとに消費電流が変動することに対しての第１の実施形態にて解決することを説明した。
【００７４】
本第２の実施形態においては、さらにＡＤ変換中の電流変動も解決する。
図２２は、本第２の実施形態の特徴を説明するための図である。
【００７５】
図に示すように、第１の実施形態ではあらゆるシーンにおいて全カラムで消費されるカウンタの瞬時消費電流の形を一様にすることが可能であることは明らかである。これが一回のＡＤ変換の消費電流を一定にすることを可能としている。
ここでカウンタ自体は一回のＡＤ変換中に常に動作しているわけでなく、図２２に示す垂直信号線電位Ｖｓｌがおちつくまでのセトリング期間中がある。このセトリング期間、カウンタの瞬時消費電流はゼロとなる。
第１の実施形態では、全カラム合計のカウンタ瞬時電流の波形をコントロールし、どんな信号が入力されても図に示すような一様な瞬時電流波形にすることが可能になっており、これを利用し本第２の実施形態においては、図２２に示すように、カウンタの瞬時電流がゼロの期間に信号処理回路１８０Ａの処理期間をたとえば制御信号ＣＬＴ２でコントロールし、集中させることで１回のＡＤ期間内でさらに電流平滑化を実現できる。
【００７６】
以上説明したように、本実施形態によれば、光電変換を行う複数の画素が行列状に配列された画素部１１０と、画素部１１０から行単位でデータの読み出しを行う画素信号読み出し回路（ＡＤＣ群）１５０と、を有し、ＡＤＣ群（画素信号読み出し回路）１５０は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器１５１と、比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタ１５２と、を有し、読み出し信号電位Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、カウンタ１５２は、１または複数列ごとに動作期間が異なる、より具体的には、列ごとに配置されたカウンタ１５２において、比較器１５１の出力が反転するまで動作するカウンタと、比較器１５１の出力が反転してから動作するカウンタを有することから、以下の効果を得ることができる。
【００７７】
すなわち、イメージセンサが消費する電流を平滑化することができ、電源ＩＣの負荷を低減できる。
電流平滑化により、外付け容量による電源平滑化が必要なくなり外付け部品の小型化、もしくは削減に効果を発揮する。
また、本発明の実施形態に係る読み出し回路は、既存の回路に対し、回路規模を増加させることなく電源ゆれの問題のみを解決しており、回路規模、消費電流とのトレードオフは発生しない。
また、明るさに応じて変化させるゲインによって消費電流が変化することがないため、一枚の画像読み出しにおける電流平滑化のみでなく、シーンの変化による電流変動も抑圧できる。
カウンタの瞬時電流を動作期間において平滑化できるため、電流変動がすくなくアナログブロックへのノイズ回り込みが変動し、読み出し回路のノイズ特性（耐久）を向上することができる。
ＡＤ変換期間中、動作するカウンタをほぼ半分にすることができ１回のＡＤ変換でのカウンタの最大消費電流を既存回路の半分にすることができ、繰り返し動作での回路の負荷を低減することが可能である。
【００７８】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００７９】
図２３は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００８０】
本カメラシステム３００は、図２３に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス３１０と、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０と、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【００８１】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【００８２】
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００８３】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【図面の簡単な説明】
【００８４】
【図１】４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図２】列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図３】カウンタの動作およびカウンタが消費する電流について説明するための図であって、撮像する対象がある程度明るいシーンでの状態を示す図である。
【図４】カウンタの動作およびカウンタが消費する電流について説明するための図であって、撮像する対象が暗いシーンでの状態を示す図である。
【図５】縦に白、黒、白、黒と変化する画を取ったときのカウンタの消費電流を示す図である。
【図６】本発明の第１の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図７】本実施形態に係るカウンタの動作の一例を示す図である。
【図８】本実施形態に係るクロック伝達制御部の構成例を示す図である。
【図９】図８のゲートブロックの構成例を示す図である。
【図１０】設定されるデータに応じて先カウントと後カウントに対応するような構成例を示す図である。
【図１１】隣り合った同色の画素は近い値をもつことから２列ごとに先カウントと後カウントを交互に行うようにした構成例を説明するための図である。
【図１２】ある適当な信号レベル（画素信号）が入力されたときのカウンタの動作を示す図である。
【図１３】全カラムに飽和レベル、すなわち白レベルの信号が入力されたときのカウンタの動作を示す図である。
【図１４】全カラムに入力信号がほぼゼロ、すなわち黒レベルの信号が入力されたときのカウンタの動作を示す図である。
【図１５】一枚の画を取得したときの横方向、縦方向の信号の変換の一例を示す図である。
【図１６】カラム一様に白レベルの信号が入力されたケースを説明するための図である。
【図１７】黒レベル付近の信号１がカラム一様に入力された場合を説明するための図である。
【図１８】カラムに一様な信号ではなく横方向に変化する信号である場合を説明するための図である。
【図１９】信号が黒から白へと変化（エッジ）するような入力があった場合を説明するための図である。
【図２０】ある画像の一例であって、暗い部屋に窓があり、窓の外は明るく白レベル付近にいるようなシーンに近い画像例を示す図である。
【図２１】本発明の第２の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図２２】第２の実施形態の特徴を説明するための図である。
【図２３】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【符号の説明】
【００８５】
１００・・・固体撮像素子、１２０・・・画素部、１３０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１５０・・・ＡＤＣ群、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ、１６０・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・水平転送線、２００・・・クロック伝達制御部、２１０・・・ゲートブロック部、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。
【図１】
0004379504.tif 000002
【図２】
0004379504.tif 000003
【図３】
0004379504.tif 000004
【図４】
0004379504.tif 000005
【図５】
0004379504.tif 000006
【図６】
0004379504.tif 000007
【図７】
0004379504.tif 000008
【図８】
0004379504.tif 000009
【図９】
0004379504.tif 000010
【図１０】
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【図１１】
0004379504.tif 000012
【図１２】
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【図１３】
0004379504.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
0004379504.tif 000018
【図１８】
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【図１９】
0004379504.tif 000020
【図２０】
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【図２１】
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【図２２】
0004379504.tif 000023
【図２３】
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