(57)【要約】  ＩＩＩ−Ｎデバイスを形成する方法は、基板上にＩＩＩ−Ｎチャネル層を形成することと、前記チャネル層上にＩＩＩ−Ｎバリア層を形成することと、前記バリア層上に絶縁層を形成することと、前記デバイスの第１の部分にトレンチを形成することと含む。前記トレンチを形成することは、前記デバイスの第１の部分において、前記絶縁層と、前記バリア層の一部とを除去することであって、前記デバイスの第１の部分における前記バリア層の残留部分は、前記チャネル層の上面から、所定の厚さ範囲内にある厚さを有することと、酸素を含むガス雰囲気内で前記ＩＩＩ−Ｎデバイスを高温でアニーリングして、前記デバイスの第１の部分における前記バリア層の残留部分を酸化させることと、前記デバイスの第１の部分の前記バリア層の酸化された残留部分を除去することとを含む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＩＩＩ−Ｎデバイスを製造する方法において、
基板上にＩＩＩ−Ｎチャネル層を形成することと、
前記チャネル層上にＩＩＩ−Ｎバリア層を形成することと、
前記バリア層上に絶縁層を形成することと、
前記デバイスの第１の部分にトレンチを形成することと、を含み、
前記トレンチを形成することは、
前記デバイスの第１の部分において、前記絶縁層と、前記バリア層の一部とを除去することであって、前記デバイスの第１の部分における前記バリア層の残留部分は、前記チャネル層の上面から、所定の厚さ範囲内にある厚さを有することと、
酸素を含むガス雰囲気内で前記ＩＩＩ−Ｎデバイスを高温でアニーリングして、前記デバイスの第１の部分における前記バリア層の残留部分を酸化させることと、
前記デバイスの第１の部分の前記バリア層の酸化された残留部分を除去することと、を含む方法。
【請求項２】
前記バリア層に形成される前記トレンチの部分は、垂直側壁を含み、前記絶縁層に形成される前記トレンチの部分は、傾斜側壁を含む請求項１記載の方法。
【請求項３】
前記トレンチを形成することは、前記デバイスの第１の部分において前記チャネル層の上面を露出させることを含む請求項１記載の方法。
【請求項４】
前記デバイスの第１の部分の前記バリア層の酸化された残留部分を除去することは、前記バリア層の酸化された残留部分をウェットエッチングすることを含む請求項１記載の方法。
【請求項５】
前記デバイスの第１の部分の前記絶縁層及びバリア層の一部を除去することは、前記デバイスの第１の部分の前記絶縁層及び前記バリア層の部分をドライエッチングすることを含む請求項４記載の方法。
【請求項６】
前記ウェットエッチングは、前記ＩＩＩ−Ｎデバイスをアルカリ性溶液内で化学エッチングすることを含む請求項４記載の方法。
【請求項７】
前記デバイスの第１の部分の前記絶縁層及び前記バリア層の一部を除去することは、
第１のガス雰囲気内のドライエッチングによって前記デバイスの第１の部分の絶縁層を除去し、前記バリア層の第２の上面を露出させることと、
前記第１のガス雰囲気とは異なる第２のガス雰囲気内のドライエッチングによって前記デバイスの第１の部分の前記バリア層の一部を除去することとを含む請求項１記載の方法。
【請求項８】
前記絶縁層は、窒化シリコン層を含み、前記バリア層はアルミニウム窒化ガリウム（ＡｌｘＧａ１−ｘＮ）層を含み、前記第２のガス雰囲気は、ＳＦ６を含み、第３のガス雰囲気は、Ｃｌ２を含む請求項７記載の方法。
【請求項９】
前記バリア層は、アニーリングによって酸化可能なＡｌベースのＩＩＩ−Ｎ層を含み、前記チャネル層は、アニーリングの間の酸化に抵抗する、アルミニウム（Ａｌ）を含まないＩＩＩ−Ｎ層を含む請求項１記載の方法。
【請求項１０】
前記所定の厚さ範囲は、約３ｎｍ乃至１０ｎｍである請求項１記載の方法。
【請求項１１】
前記高温は、３００℃乃至７００℃である請求項１記載の方法。
【請求項１２】
前記絶縁層を形成することは、金属有機化学蒸着（ＭＯＣＶＤ）によって、前記絶縁層として第１の窒化シリコン層を形成することを含み、前記方法は、更に、
前記トレンチを形成する前に、プラズマ強化化学蒸着（ＰＥＣＶＤ）によって、エッチングマスク層として第２の窒化シリコン層を形成することと、
前記デバイスの第１の部分のバリア層の酸化された残留部分を除去した後に、酸性溶液内のウェットエッチングによって前記絶縁層から前記エッチングマスク層を除去することと、を含む請求項１記載の方法。
【請求項１３】
前記トレンチ内に少なくとも部分的にゲート絶縁体を形成することを更に含み、前記ゲート絶縁体は、前記デバイスの第１の部分の前記チャネル層の上面に形成される請求項１記載の方法。
【請求項１４】
前記ゲート絶縁体を形成することは、前記トレンチに非晶質アルミニウム窒化シリコン（ＡｌｘＳｉｙＮ）膜を堆積させることを含む請求項１３記載の方法。
【請求項１５】
前記非晶質ＡｌｘＳｉｙＮ膜の厚さは、１ｎｍ乃至６０ｎｍである請求項１４記載の方法。
【請求項１６】
前記ＡｌｘＳｉｙＮ膜内における前記シリコンの組成の前記Ａｌの組成に対する比率ｙ／ｘは、１／３未満である請求項１４記載の方法。
【請求項１７】
前記非晶質ＡｌｘＳｉｙＮ膜を堆積させることは、５００℃を超える成長又は堆積温度で前記非晶質ＡｌｘＳｉｙＮ膜を形成することを含む請求項１４記載の方法。
【請求項１８】
チャネル層に電気的に接続されるソースコンタクト及びドレインコンタクトを形成することと、
前記ソースコンタクト及び前記ドレインコンタクトの間で、前記トレンチ内に少なくとも部分的に前記ゲート絶縁体上にゲート電極を形成することと、を更に含む請求項１３記載の方法。
【請求項１９】
前記ＩＩＩ−Ｎバリア層を形成することは、前記チャネル層内に導電チャネルが誘導されるように、前記チャネル層より高いバンドギャップを有する前記ＩＩＩ−Ｎバリア層を形成することを含み、
前記ソースコンタクト及び前記ドレインコンタクトを形成することは、前記導電チャネルに電気的に接続される前記ソースコンタクト及び前記ドレインコンタクトのそれぞれの抵抗接触を形成することを含む請求項１８記載の方法。
【請求項２０】
デバイスを製造する方法において、
第１のＩＩＩ−Ｎ層上に第２のＩＩＩ−Ｎ層を形成することであって、前記第２のＩＩＩ−Ｎ層は、ＩＩＩ族元素として、アルミニウムを含み、前記第１のＩＩＩ−Ｎ層は、ＩＩＩ族元素として、アルミニウムではなく、ガリウム又はインジウムを含むことと、
前記第２のＩＩＩ−Ｎ層上に絶縁層を形成することと、
前記デバイスの第１の部分にトレンチを形成することと、を含み、前記トレンチを形成することは、
前記絶縁層を除去して、前記デバイスの第１の部分の前記第２のＩＩＩ−Ｎ層の一部を露出させることと、
酸素を含むガス雰囲気内で前記デバイスを高温でアニーリングして、前記デバイスの第１の部分の前記第２のＩＩＩ−Ｎ層の露出された部分を酸化させることと、
前記デバイスの第１の部分の前記第２のＩＩＩ−Ｎ層の酸化された露出された部分を除去し、前記第１のＩＩＩ−Ｎ層の上面を露出させることと、を含む方法。
【請求項２１】
前記第２のＩＩＩ−Ｎ層の露出された部分を酸化させることは、前記第２のＩＩＩ−Ｎ層と前記第１のＩＩＩ−Ｎ層の間の界面の全てに亘って、前記デバイスの第１の部分内の前記第２のＩＩＩ−Ｎ層を酸化させ、前記第１のＩＩＩ−Ｎ層は、酸化させない請求項２０記載の方法。
【請求項２２】
前記トレンチ内に電極を形成することを更に含む請求項２０記載の方法。
【請求項２３】
前記電極を形成する前に、第２の絶縁層を形成することを更に含み、前記第２の絶縁層は、前記トレンチ内の前記電極と、前記第１のＩＩＩ−Ｎ層の上面との間に形成される請求項２２記載の方法。
【請求項２４】
前記電極は、ゲート電極であり、前記第１のＩＩＩ−Ｎ層と前記第２のＩＩＩ−Ｎ層の間の組成の違いのために、前記第１のＩＩＩ−Ｎ層と前記第２のＩＩＩ−Ｎ層の間の界面に隣接して導電チャネルが誘導され、前記方法は、更に、ソース電極及びドレイン電極を形成することを含み、前記ソース電極及び前記ドレイン電極は、前記ゲート電極の両側にあり、前記導電チャネルに電気的に接続される請求項２３記載の方法。
【請求項２５】
前記導電チャネルは、前記ソース電極に対して前記ゲート電極に０Ｖが印加されると、前記トレンチの下で可動電荷が欠乏し、前記ソース電極に対して前記ゲート電極に十分な正電圧が印加されると、可動電荷が補充される請求項２４記載の方法。
【請求項２６】
前記電極は、前記絶縁層上において、前記ドレイン電極に向かう拡張部分を含む請求項２３記載の方法。
【請求項２７】
前記第２の絶縁層は、前記電極の拡張部分と、前記絶縁層との間にある拡張部分を含む請求項２６記載の方法。
【請求項２８】
前記デバイスの第１の部分の絶縁層を除去した後であって、前記デバイスをアニーリングする前に、前記デバイスの第１の部分の前記第２のＩＩＩ−Ｎ層を部分的に除去し、前記デバイスの第１の部分の前記第２のＩＩＩ−Ｎ層の残留部分を、前記トレンチの両側の前記第２のＩＩＩ−Ｎ層の部分の第２の厚さより薄い第１の厚さにすることを更に含む請求項２０記載の方法。
【請求項２９】
前記第１の厚さは、３ｎｍ乃至１０ｎｍである請求項２８記載の方法。
【請求項３０】
ＩＩＩ−Ｎチャネル層及びＩＩＩ−Ｎバリア層を含むＩＩＩ−Ｎ材料構造と、
前記チャネル層に電気的に接続されるソースコンタクト及びドレインコンタクトと、
前記ＩＩＩ−Ｎ材料構造上の絶縁層と、
トレンチ内の少なくなくとも一部にあるゲート絶縁体であって、前記トレンチは、前記絶縁層を介して前記ＩＩＩ−Ｎ材料構造内に延び、前記ＩＩＩ−Ｎ材料構造内に達する前記トレンチの部分は、前記絶縁層を貫通する前記トレンチの部分の第２の側壁よりも実質的に垂直である第１の側壁を有し、前記ゲート絶縁体は、前記チャネル層の上面の上にあるゲート絶縁体と、
前記ゲート絶縁体の上及び前記トレンチ内の少なくとも一部にコンフォーマルに堆積され、前記ソースコンタクトと前記ドレインコンタクトの間に位置するゲート電極とを備えるＩＩＩ−Ｎデバイス。
【請求項３１】
前記トレンチの第１の側壁は、垂直であり、前記トレンチの第２の側壁は、傾斜している請求項３０記載のＩＩＩ−Ｎデバイス。
【請求項３２】
前記ゲート電極は、前記トレンチの外部にあり、前記ソースコンタクト及び前記ドレインコンタクトのそれぞれに向かって延びるが、前記ソースコンタクト及び前記ドレインコンタクトのそれぞれから分離されている拡張部分を含む請求項３０記載のＩＩＩ−Ｎデバイス。
【請求項３３】
前記バリア層は、前記チャネル層より大きなバンドギャップを有し、前記チャネル層内に導電チャネルが誘導される請求項３０記載のＩＩＩ−Ｎデバイス。
【請求項３４】
前記ソースコンタクト及び前記ドレインコンタクトは、それぞれ、前記導電チャネルに電気的に接続される抵抗接触を形成する請求項３３記載のＩＩＩ−Ｎデバイス。
【請求項３５】
前記導電チャネルは、前記ソースコンタクトに対して前記ゲート電極に０Ｖが印加されると、前記トレンチの下の前記チャネル層の領域において不連続となり、前記ソースコンタクトに対して前記ゲート電極に０Ｖより大きい前記デバイスの閾値電圧を超える電圧が印加されると、連続する請求項３４記載のＩＩＩ−Ｎデバイス。
【請求項３６】
２Ｖ以上の閾値電圧と、０．５Ｖ未満の閾値電圧ヒステリシスとを有するエンハンスメントモード電界効果トランジスタとして機能する請求項３５記載のＩＩＩ−Ｎデバイス。
【請求項３７】
前記ゲート絶縁体は、非晶質ＡｌｘＳｉｙＮ膜を含む請求項３０記載のＩＩＩ−Ｎデバイス。
【請求項３８】
前記非晶質ＡｌｘＳｉｙＮ膜の厚さは、１ｎｍ乃至６０ｎｍである請求項３７記載のＩＩＩ−Ｎデバイス。
【請求項３９】
前記ＩＩＩ−Ｎチャネル層は、アルミニウム（Ａｌ）を含まないＩＩＩ−Ｎ層を含み、前記ＩＩＩ−Ｎバリア層は、ＡｌベースのＩＩＩ−Ｎ層を含む請求項３０記載のＩＩＩ−Ｎデバイス。
【請求項４０】
導電チャネルを含む半導体材料構造と、
前記導電チャネルに電気的に接続されるソースコンタクト及びドレインコンタクトと、
前記半導体材料構造上の絶縁層と、
ｙ／ｘ＜１／３として、前記半導体材料構造上の非晶質ＡｌｘＳｉｙＮ膜を含むゲート絶縁体と、
前記ゲート絶縁体上であって、前記ソースコンタクトと前記ドレインコンタクトの間に位置するゲート電極とを備えるトランジスタ。
【請求項４１】
前記非晶質ＡｌｘＳｉｙＮ膜の厚さは、約１ｎｍ乃至６０ｎｍである請求項４０記載のトランジスタ。
【請求項４２】
前記半導体材料構造は、ＩＩＩ−Ｎチャネル層と、前記ＩＩＩ−Ｎチャネル層上のＩＩＩ−Ｎバリア層とを含み、
前記ＩＩＩ−Ｎバリア層は、前記ＩＩＩ−Ｎチャネル層と前記ＩＩＩ−Ｎバリア層の間の界面の近傍で、導電チャネルがＩＩＩ−Ｎチャネル層内に誘導されるように、前記ＩＩＩ−Ｎチャネル層より大きなバンドギャップを有する請求項４０記載のトランジスタ。
【請求項４３】
室温において、閾値電圧が２Ｖを超え、閾値電圧ヒステリシスが０．５Ｖ未満である請求項４０記載のトランジスタ。
【請求項４４】
窒素極性ＩＩＩ−Ｎデバイスを製造する方法において、
第１のＩＩＩ−Ｎ層上の第２のＩＩＩ−Ｎ層を含むＩＩＩ−Ｎ材料構造を形成することであって、前記第２のＩＩＩ−Ｎ層は、ＩＩＩ族元素として、アルミニウムを含み、前記第１のＩＩＩ−Ｎ層は、ＩＩＩ族元素として、アルミニウムではなく、ガリウム又はインジウムを含むことと、
前記デバイスの第１の部分ではなく、前記デバイスの第２の部分の前記第２のＩＩＩ−Ｎ層のＮ面上にマスク層を形成し、前記第２のＩＩＩ−Ｎ層が前記デバイスの第１の部分で露出し、前記デバイスの第２の部分では露出しないようにすることと、
酸素を含むガス雰囲気内で前記デバイスを高温でアニーリングし、前記デバイスの第１の部分の前記第２のＩＩＩ−Ｎ層の露出された部分を酸化させることと、
前記デバイスの第１の部分の前記第２のＩＩＩ−Ｎ層の酸化された露出された部分を除去することによって、前記デバイスの第１の部分の前記第１のＩＩＩ−Ｎ層の上面を露出させることと、を含む方法。
【請求項４５】
前記第１のＩＩＩ−Ｎ層の上面は、前記第１のＩＩＩ−Ｎ層のＮ面である請求項４４記載の方法。
【請求項４６】
前記第２のＩＩＩ−Ｎ層に対する前記第１のＩＩＩ−Ｎ層の反対側に第３のＩＩＩ−Ｎ層を形成することを更に含み、前記第１のＩＩＩ−Ｎ層と前記第３のＩＩＩ−Ｎ層の間の組成の違いによって、前記第１のＩＩＩ−Ｎ層と前記第３のＩＩＩ−Ｎ層の間の界面に隣接する前記第１のＩＩＩ−Ｎ層内に導電チャネルが誘導される請求項４４記載の方法。
【請求項４７】
前記デバイスの第２の部分の上にゲート電極を形成し、前記デバイスの第１の部分において、前記導電チャネルに電気的に接続されるソースコンタクトを形成することを更に含み、前記第２のＩＩＩ−Ｎ層は、前記ソースコンタクトに対して前記ゲート電極に０Ｖが印加されると、前記デバイスの第２の部分において、前記導電チャネルの可動電荷が欠乏することを確実にする十分な厚さを有する請求項４６記載の方法。
【請求項４８】
前記ゲート電極を形成する前に、前記デバイスの第２の部分からマスキング層を除去することを更に含む請求項４７記載の方法。
【請求項４９】
ＩＩＩ−Ｎデバイスを製造する方法において、
基板上にＩＩＩ−Ｎチャネル層を形成することと、
前記チャネル層上に第２のＩＩＩ−Ｎバリア層を形成することと、
前記第２のＩＩＩ−Ｎバリア層上にＩＩＩ−Ｎエッチング停止層を形成することと、
前記ＩＩＩ−Ｎエッチング停止層上に第１のＩＩＩ−Ｎバリア層を形成することと、
前記第１のＩＩＩ−Ｎバリア層上に絶縁層を形成することと、
前記デバイスの第１の部分にトレンチを形成することと、を含み、前記トレンチを形成することは、
前記デバイスの第１の部分内の絶縁層を除去することであって、前記デバイスの第１の部分の前記第１のＩＩＩ−Ｎバリア層の部分は、前記チャネル層の上面から、所定の厚さ範囲内にある厚さを有することと、
酸素を含むガス雰囲気内で前記ＩＩＩ−Ｎデバイスを高温でアニーリングして、前記デバイスの第１の部分における前記ＩＩＩ−Ｎバリア層の部分を酸化させることと、
前記デバイスの第１の部分の前記ＩＩＩ−Ｎバリア層の酸化された部分を除去することと、を含む方法。
【請求項５０】
前記ＩＩＩ−Ｎデバイスをアニーリングする前に、前記トレンチを前記第１のＩＩＩ−Ｎバリア層に拡張することを更に含む請求項４９記載の方法。
【請求項５１】
前記トレンチを前記第１のＩＩＩ−Ｎバリア層に拡張することは、前記デバイスの第１の部分の第１のＩＩＩ−Ｎバリア層を途中までエッチングすることを含む請求項５０記載の方法。
【請求項５２】
前記ＩＩＩ−Ｎエッチング停止層は、アルミニウム（Ａｌ）を含まないＩＩＩ−Ｎ層を含み、前記第１のＩＩＩ−Ｎバリア層は、ＡｌベースのＩＩＩ−Ｎ層を含む請求項４９記載の方法。
【請求項５３】
ＩＩＩ−Ｎデバイスを形成する方法において、
基板上にＩＩＩ−Ｎチャネル層を形成することと、
前記チャネル層上にＩＩＩ−Ｎバリア層を形成することと、
前記ＩＩＩ−Ｎバリア層上にＩＩＩ−Ｎエッチング停止層を形成することと、
前記ＩＩＩ−Ｎエッチング停止層上にｐ型ＩＩＩ−Ｎ層を形成することと、
前記デバイスの第１の部分の前記ｐ型ＩＩＩ−Ｎ層上にマスク層を形成することと、
前記デバイスの第２の部分にトレンチを形成することと、を含み、前記トレンチを形成することは、
酸素を含むガス雰囲気内で前記ＩＩＩ−Ｎデバイスを高温でアニーリングして、前記デバイスの第１の部分における前記ｐ型ＩＩＩ−Ｎ層を酸化させることと、
前記デバイスの第１の部分の前記ｐ型ＩＩＩ−Ｎ層の酸化された部分を除去することと、を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１４年７月２１日に出願された米国仮出願番号６２／０２７，１２６号及び２０１４年１１月１７日に出願された米国特許出願番号１４／５４２，９３７号の優先権を主張する。これらの出願の開示内容は、引用によって援用され、本願の開示の一部とみなされる。
【０００２】
連邦政府資金による研究開発の記載
本発明は、ＡＲＰＡ−Ｅ［承認番号ＤＥ−ＡＲ００００２１２］に基づく政府の支援によって達成された。政府は、本発明において特定の権利を有し、この権利は、この承認を受けた者が実際的な応用を速やかに実現することができない場合、製造の許可を取り消す又は修正する権利を含む。
技術分野
本明細書は、半導体電子デバイス、特にＩＩＩ族窒化物（ＩＩＩ−Ｎ）半導体デバイスに関する。
【背景技術】
【０００３】
大部分のパワー半導体デバイス、例えば、高電圧ＰＩＮダイオード、及びパワートランジスタ、例えば、パワー金属酸化膜半導体電界効果トランジスタ（metal-oxide-semiconductor field-effect transistor：ＭＯＳＦＥＴ）及び絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）は、通常、シリコン（Ｓｉ）半導体材料から製造されている。炭化シリコン（ＳｉＣ）パワーデバイスも使用されている。ＩＩＩ−Ｎデバイスは、大電流を流し、高電圧をサポートし、極低レベルのオン抵抗、高電圧動作及び高速スイッチングを提供する魅力的な半導体デバイスである。
【０００４】
幾つかのＩＩＩ−Ｎデバイス、例えば、高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）及び双方向スイッチ（４象限スイッチ（four quadrant switch：ＦＱＳ）とも呼ばれる。）は、デプリーションモード（又はＤ−モード）、すなわち、通常オンのデバイス、例えば、負の閾値電圧を有するデバイスである場合がある。すなわち、これらのデバイスは、ソース又は電源電極に対して十分な負電圧がゲート電極に印加されない限り、ＯＮ状態にある。多くの用途において、特にパワースイッチング回路では、エンハンスメントモード（又はＥモード）デバイス、例えば、正の閾値電圧を有するデバイスを使用することが望ましく、これは、このようなデバイスによって、ゲートドライブ回路によってデバイスに適用される信号の形式を単純化でき、デバイス又は回路故障が生じた場合にデバイスが偶発的にオンになることを防止できるためである。高電圧ＩＩＩ−Ｎ  Ｅモードデバイスの信頼できる組立及び製造は、非常に困難であることが知られている。幾つかのケースでは、高電圧ＩＩＩ−Ｎ  Ｄモードデバイス及び低電圧シリコンベースのＥモードデバイスを組み合わせてハイブリッドデバイスを形成し、これによって、１つの高電圧ＩＩＩ−Ｎ  Ｅモードデバイスと同じ又はこれに類似した出力特性を達成できることがある。
【発明の概要】
【課題を解決するための手段】
【０００５】
第１の側面においては、ＩＩＩ−Ｎデバイスを製造する方法は、基板上にＩＩＩ−Ｎチャネル層を形成することと、チャネル層上にＩＩＩ−Ｎバリア層を形成することと、バリア層上に絶縁層を形成することと、デバイスの第１の部分にトレンチを形成することとを含む。トレンチを形成することは、デバイスの第１の部分において、絶縁層と、バリア層の一部とを除去することを含み、デバイスの第１の部分におけるバリア層の残留部分は、チャネル層の上面から、所定の厚さ範囲内にある厚さを有する。トレンチを形成することは、更に、酸素を含むガス雰囲気内でＩＩＩ−Ｎデバイスを高温でアニーリングして、デバイスの第１の部分におけるバリア層の残留部分を酸化させることと、デバイスの第１の部分のバリア層の酸化された残留部分を除去することとを含む。
【０００６】
第２の側面において、デバイスを製造する方法は、第１のＩＩＩ−Ｎ層上に第２のＩＩＩ−Ｎ層を形成することであって、第２のＩＩＩ−Ｎ層は、ＩＩＩ族元素として、アルミニウムを含み、第１のＩＩＩ−Ｎ層は、ＩＩＩ族元素として、アルミニウムではなく、ガリウム又はインジウムを含むことと、第２のＩＩＩ−Ｎ層上に絶縁層を形成することと、デバイスの第１の部分にトレンチを形成することとを含む。トレンチを形成することは、絶縁層を除去して、デバイスの第１の部分の第２のＩＩＩ−Ｎ層の一部を露出させることと、酸素を含むガス雰囲気内でデバイスを高温でアニーリングして、デバイスの第１の部分の第２のＩＩＩ−Ｎ層の露出された部分を酸化させることと、デバイスの第１の部分の第２のＩＩＩ−Ｎ層の酸化された露出された部分を除去し、第１のＩＩＩ−Ｎ層の上面を露出させることとを含む。
【０００７】
第３の側面においては、ＩＩＩ−Ｎデバイスは、ＩＩＩ−Ｎチャネル層及びＩＩＩ−Ｎバリア層を含むＩＩＩ−Ｎ材料構造と、チャネル層に電気的に接続されるソースコンタクト及びドレインコンタクトと、ＩＩＩ−Ｎ材料構造上の絶縁層と、トレンチ内の少なくなくとも一部にあるゲート絶縁体であって、チャネル層の上面の上にあるゲート絶縁体とを備える。トレンチは、絶縁層を介してＩＩＩ−Ｎ材料構造内に延び、ＩＩＩ−Ｎ材料構造内に達するトレンチの部分は、絶縁層を貫通するトレンチの部分の第２の側壁よりも実質的に垂直である第１の側壁を有する。デバイスは、更に、ゲート絶縁体の上に及びトレンチ内の少なくとも一部にコンフォーマルに堆積され、ソースコンタクトとドレインコンタクトの間に位置するゲート電極を備える。
【０００８】
第４の側面においては、トランジスタは、導電チャネルを含む半導体材料構造と、導電チャネルに電気的に接続されるソースコンタクト及びドレインコンタクトと、半導体材料構造上の絶縁層とを備える。トランジスタは、更に、ｙ／ｘ＜１／３として、半導体材料構造上の非晶質ＡｌｘＳｉｙＮ膜を含むゲート絶縁体と、ゲート絶縁体上であって、ソースコンタクトとドレインコンタクトの間に位置するゲート電極とを備える。
【０００９】
第５の側面として、窒素極性ＩＩＩ−Ｎデバイスを製造する方法は、第１のＩＩＩ−Ｎ層上の第２のＩＩＩ−Ｎ層を含むＩＩＩ−Ｎ材料構造を形成することであって、第２のＩＩＩ−Ｎ層は、ＩＩＩ族元素として、アルミニウムを含み、第１のＩＩＩ−Ｎ層は、ＩＩＩ族元素として、アルミニウムではなく、ガリウム又はインジウムを含むことと、デバイスの第１の部分ではなく、デバイスの第２の部分の第２のＩＩＩ−Ｎ層のＮ面上にマスク層を形成し、第２のＩＩＩ−Ｎ層がデバイスの第１の部分で露出し、デバイスの第２の部分では露出しないようにすることと、酸素を含むガス雰囲気内でデバイスを高温でアニーリングし、デバイスの第１の部分の第２のＩＩＩ−Ｎ層の露出された部分を酸化させることと、デバイスの第１の部分の第２のＩＩＩ−Ｎ層の酸化された露出された部分を除去することによって、デバイスの第１の部分の第１のＩＩＩ−Ｎ層の上面を露出させることとを含む。
【００１０】
第６の側面において、ＩＩＩ−Ｎデバイスを製造する方法は、基板上にＩＩＩ−Ｎチャネル層を形成することと、チャネル層上に第２のＩＩＩ−Ｎバリア層を形成することと、第２のＩＩＩ−Ｎバリア層上にＩＩＩ−Ｎエッチング停止層を形成することと、ＩＩＩ−Ｎエッチング停止層上に第１のＩＩＩ−Ｎバリア層を形成することと、第１のＩＩＩ−Ｎバリア層上に絶縁層を形成することと、デバイスの第１の部分にトレンチを形成することとを含む。トレンチを形成することは、デバイスの第１の部分内の絶縁層を除去することであって、デバイスの第１の部分の第１のＩＩＩ−Ｎバリア層の部分は、チャネル層の上面から、所定の厚さ範囲内にある厚さを有することと、酸素を含むガス雰囲気内でＩＩＩ−Ｎデバイスを高温でアニーリングして、デバイスの第１の部分におけるＩＩＩ−Ｎバリア層の部分を酸化させることと、デバイスの第１の部分のＩＩＩ−Ｎバリア層の酸化された部分を除去することとを含む。
【００１１】
第７の側面において、ＩＩＩ−Ｎデバイスを形成する方法は、基板上にＩＩＩ−Ｎチャネル層を形成することと、チャネル層上にＩＩＩ−Ｎバリア層を形成することと、ＩＩＩ−Ｎバリア層上にＩＩＩ−Ｎエッチング停止層を形成することと、ＩＩＩ−Ｎエッチング停止層上にｐ型ＩＩＩ−Ｎ層を形成することと、デバイスの第１の部分のｐ型ＩＩＩ−Ｎ層上にマスク層を形成することと、デバイスの第２の部分にトレンチを形成することとを含む。トレンチを形成することは、酸素を含むガス雰囲気内でＩＩＩ−Ｎデバイスを高温でアニーリングして、デバイスの第１の部分におけるｐ型ＩＩＩ−Ｎ層を酸化させることと、デバイスの第１の部分のｐ型ＩＩＩ−Ｎ層の酸化された部分を除去することとを含む。
【００１２】
上述及び他の実施形態のそれぞれは、以下の特徴の１つ以上を単独又は組み合わされた形式で任意に含むことができる。バリア層に形成されるトレンチの部分は、垂直側壁を含むことができ、絶縁層に形成されるトレンチの部分は、傾斜側壁を含むことができる。トレンチを形成することは、デバイスの第１の部分においてチャネル層の上面を露出させることを含むことができる。デバイスの第１の部分のバリア層の酸化された残留部分を除去することは、バリア層の酸化された残留部分をウェットエッチングすることを含むことができる。デバイスの第１の部分の絶縁層及びバリア層の一部を除去することは、デバイスの第１の部分の絶縁層及びバリア層の部分をドライエッチングすることを含むことができる。ウェットエッチングは、ＩＩＩ−Ｎデバイスをアルカリ性溶液内で化学エッチングすることを含むことができる。デバイスの第１の部分の絶縁層及びバリア層の一部を除去することは、第１のガス雰囲気内のドライエッチングによってデバイスの第１の部分の絶縁層を除去し、バリア層の第２の上面を露出させることと、第１のガス雰囲気とは異なる第２のガス雰囲気内のドライエッチングによってデバイスの第１の部分のバリア層の一部を除去することとを含むことができる。絶縁層は、窒化シリコン層を含むことができ、バリア層はアルミニウム窒化ガリウム（ＡｌｘＧａ１−ｘＮ）層を含むことができ、第２のガス雰囲気は、ＳＦ６を含み、第３のガス雰囲気は、Ｃｌ２を含むことができる。
【００１３】
バリア層は、アニーリングによって酸化可能なＡｌベースのＩＩＩ−Ｎ層を含むことができ、チャネル層は、アニーリングの間の酸化に抵抗する、アルミニウム（Ａｌ）を含まないＩＩＩ−Ｎ層を含むことができる。所定の厚さ範囲は、約３ｎｍ乃至１０ｎｍであってもよい。高温は、３００℃乃至７００℃であってもよい。絶縁層を形成することは、金属有機化学蒸着（metal organic chemical vapor deposition:ＭＯＣＶＤ）によって、絶縁層として第１の窒化シリコン層を形成することを含み、ＩＩＩ−Ｎデバイスの製造は、更に、トレンチを形成する前に、プラズマ強化化学蒸着（plasma enhanced chemical vapor deposition：ＰＥＣＶＤ）によって、エッチングマスク層として第２の窒化シリコン層を形成することと、デバイスの第１の部分のバリア層の酸化された残留部分を除去した後に、酸性溶液内のウェットエッチングによって絶縁層からエッチングマスク層を除去することとを含むことができる。ＩＩＩ−Ｎデバイスの製造は、更に、トレンチ内に少なくとも部分的にゲート絶縁体を形成することを含むことができ、ゲート絶縁体は、デバイスの第１の部分のチャネル層の上面に形成される。ゲート絶縁体を形成することは、トレンチに非晶質アルミニウム窒化シリコン（ＡｌｘＳｉｙＮ）膜を堆積させることを含むことができる。非晶質ＡｌｘＳｉｙＮ膜の厚さは、１ｎｍ乃至６０ｎｍであってもよい。ＡｌｘＳｉｙＮ膜内におけるシリコンの組成のＡｌの組成に対する比率ｙ／ｘは、１／３未満である。非晶質ＡｌｘＳｉｙＮ膜を堆積させることは、５００℃を超える成長又は堆積温度で非晶質ＡｌｘＳｉｙＮ膜を形成することを含む。ＩＩＩ−Ｎデバイスの製造は、更に、チャネル層に電気的に接続されるソースコンタクト及びドレインコンタクトを形成することと、ソースコンタクト及びドレインコンタクトの間で、トレンチ内に少なくとも部分的にゲート絶縁体上にゲート電極を形成することとを含むことができる。ＩＩＩ−Ｎバリア層を形成することは、チャネル層内に導電チャネルが誘導されるように、チャネル層より高いバンドギャップを有するＩＩＩ−Ｎバリア層を形成することを含む。ソースコンタクト及びドレインコンタクトを形成することは、導電チャネルに電気的に接続されるソースコンタクト及びドレインコンタクトのそれぞれの抵抗接触を形成することを含む。
【００１４】
デバイスを製造する際、第２のＩＩＩ−Ｎ層の露出された部分を酸化させることは、第２のＩＩＩ−Ｎ層と第１のＩＩＩ−Ｎ層の間の界面の全てに亘って、デバイスの第１の部分内の第２のＩＩＩ−Ｎ層を酸化させることができ、第１のＩＩＩ−Ｎ層は、酸化させない。デバイスの製造は、トレンチ内に電極を形成することを更に含むことができる。電極を形成する前に、第２の絶縁層を形成してもよく、第２の絶縁層は、トレンチ内の電極と、第１のＩＩＩ−Ｎ層の上面との間に形成される。電極は、ゲート電極であってもよく、第１のＩＩＩ−Ｎ層と第２のＩＩＩ−Ｎ層の間の組成の違いのために、第１のＩＩＩ−Ｎ層と第２のＩＩＩ−Ｎ層の間の界面に隣接して導電チャネルが誘導されてもよく、デバイスの製造は、更に、ソース電極及びドレイン電極を形成することを含むことができ、ソース電極及びドレイン電極は、ゲート電極の両側にあり、導電チャネルに電気的に接続される。導電チャネルは、ソース電極に対してゲート電極に０Ｖが印加されると、トレンチの下で可動電荷が欠乏し、ソース電極に対してゲート電極に十分な正電圧が印加されると、可動電荷が補充されるようにすることができる。電極は、絶縁層上において、ドレイン電極に向かう拡張部分を含んでもよい。第２の絶縁層は、電極の拡張部分と、絶縁層との間にある拡張部分を含むことができる。デバイスの製造は、更に、デバイスの第１の部分の絶縁層を除去した後であって、デバイスをアニーリングする前に、デバイスの第１の部分の第２のＩＩＩ−Ｎ層を部分的に除去し、デバイスの第１の部分の第２のＩＩＩ−Ｎ層の残留部分を、トレンチの両側の第２のＩＩＩ−Ｎ層の部分の第２の厚さより薄い第１の厚さにすることを含むことができる。第１の厚さは、３ｎｍ乃至１０ｎｍであってもよい。
【００１５】
ＩＩＩ−Ｎデバイスにおいて、トレンチの第１の側壁は、垂直であってもよく、トレンチの第２の側壁は、傾斜していてもよい。ゲート電極は、トレンチの外部にあり、ソースコンタクト及びドレインコンタクトのそれぞれに向かって延びるが、ソースコンタクト及びドレインコンタクトのそれぞれから分離されている拡張部分を含むことができる。バリア層は、チャネル層より大きなバンドギャップを有することができ、チャネル層内に導電チャネルが誘導される。ソースコンタクト及びドレインコンタクトは、それぞれ、導電チャネルに電気的に接続される抵抗接触を形成することができる。導電チャネルは、ソースコンタクトに対してゲート電極に０Ｖが印加されると、トレンチの下のチャネル層の領域において不連続となり、ソースコンタクトに対してゲート電極に０Ｖより大きいデバイスの閾値電圧を超える電圧が印加されると、連続することができる。ＩＩＩ−Ｎデバイスは、２Ｖ以上の閾値電圧と、０．５Ｖ未満の閾値電圧ヒステリシスとを有するエンハンスメントモード電界効果トランジスタとして機能することができる。ゲート絶縁体は、非晶質ＡｌｘＳｉｙＮ膜を含むことができる。非晶質ＡｌｘＳｉｙＮ膜の厚さは、１ｎｍ乃至６０ｎｍであってもよい。ＩＩＩ−Ｎチャネル層は、アルミニウム（Ａｌ）を含まないＩＩＩ−Ｎ層を含むことができ、ＩＩＩ−Ｎバリア層は、ＡｌベースのＩＩＩ−Ｎ層を含むことができる。
【００１６】
トランジスタにおいて、非晶質ＡｌｘＳｉｙＮ膜の厚さは、約１ｎｍ乃至６０ｎｍであってもよい。半導体材料構造は、ＩＩＩ−Ｎチャネル層と、ＩＩＩ−Ｎチャネル層上のＩＩＩ−Ｎバリア層とを含むことができ、ＩＩＩ−Ｎバリア層は、ＩＩＩ−Ｎチャネル層とＩＩＩ−Ｎバリア層の間の界面の近傍で、導電チャネルがＩＩＩ−Ｎチャネル層内に誘導されるように、ＩＩＩ−Ｎチャネル層より大きなバンドギャップを有することができる。室温において、閾値電圧は、２Ｖを超えてもよく、閾値電圧ヒステリシスは、０．５Ｖ未満であってもよい。
【００１７】
窒素極性ＩＩＩ−Ｎデバイスの製造において、第１のＩＩＩ−Ｎ層の上面は、第１のＩＩＩ−Ｎ層のＮ面であってもよい。窒素極性ＩＩＩ−Ｎデバイスの製造は、更に、第２のＩＩＩ−Ｎ層に対する第１のＩＩＩ−Ｎ層の反対側に第３のＩＩＩ−Ｎ層を形成することを含むことができ、第１のＩＩＩ−Ｎ層と第３のＩＩＩ−Ｎ層の間の組成の違いによって、第１のＩＩＩ−Ｎ層と第３のＩＩＩ−Ｎ層の間の界面に隣接する第１のＩＩＩ−Ｎ層内に導電チャネルが誘導される。更に、窒素極性ＩＩＩ−Ｎデバイスの製造は、デバイスの第２の部分の上にゲート電極を形成し、デバイスの第１の部分において、導電チャネルに電気的に接続されるソースコンタクトを形成することを含むことができ、第２のＩＩＩ−Ｎ層は、ソースコンタクトに対してゲート電極に０Ｖが印加されると、デバイスの第２の部分において、導電チャネルの可動電荷が欠乏することを確実にする十分な厚さを有する。ゲート電極を形成する前に、デバイスの第２の部分からマスキング層を除去してもよい。
【００１８】
ＩＩＩ−Ｎデバイスの製造は、更に、ＩＩＩ−Ｎデバイスをアニーリングする前に、トレンチを第１のＩＩＩ−Ｎバリア層に拡張することを含むことができる。トレンチを第１のＩＩＩ−Ｎバリア層に拡張することは、デバイスの第１の部分の第１のＩＩＩ−Ｎバリア層を途中までエッチングすることを含むことができる。ＩＩＩ−Ｎエッチング停止層は、アルミニウム（Ａｌ）を含まないＩＩＩ−Ｎ層を含むことができ、第１のＩＩＩ−Ｎバリア層は、ＡｌベースのＩＩＩ−Ｎ層を含むことができる。
【００１９】
ここで使用するＩＩＩ族窒化物又はＩＩＩ−Ｎ材料、層、デバイス等の用語は、化学式ＢｗＡｌｘＩｎｙＧａｚＮで表される複合半導体材料を含む材料又はデバイスを意味し、ｗ＋ｘ＋ｙ＋ｚは、約１であり、０≦ｗ≦１、０≦ｘ≦１、０≦ｙ≦１及び０≦ｚ≦１である。ＩＩＩ−Ｎ材料（層又はデバイス）は、（例えば、金属有機化学蒸着によって）適切な基板上に直接的に成長させること、又は元の基板から分離し、適切な基板上に成長させ、他の基板に接合することによって形成又は準備してもよい。
【００２０】
ここで言う２つ以上のコンタクト又は他のアイテム、例えば、導電チャネル又は部品が「電気的に接続される」とは、これらが十分な導電性を有する材料によって接続され、各コンタクト又は他のアイテムの電位がバイアス条件によらず、実質的に同じ又は略々同じになることを意味する。
【００２１】
ここで言う「電圧を阻止する」とは、トランジスタ、デバイス又は部品に亘って電圧が印加されたときに、有意の電流、例えば、通常のオン状態の導通の間の平均動作電流の０．００１倍より大きい電流が、トランジスタ、デバイス又は部品を流れることを防ぐことができるトランジスタ、デバイス又は部品の能力を意味する。換言すれば、トランジスタ、デバイス又は部品が印加されている電圧を阻止している間、トランジスタ、デバイス又は部品を流れる総電流は、通常のオン状態の導通の間の平均の０．００１倍を超えない。この値を超えるオフ状態電流を有するデバイスは、損失が大きく、効率が低く、通常、多くの用途に適さず、特に電力スイッチング用途に適さない。
【００２２】
ここで言う「高電圧デバイス」、例えば、高電圧切換スイッチングトランジスタ、ＨＥＭＴ、双方向スイッチ又は４象限スイッチ（ＦＱＳ）は、高電圧用途に最適化された電子デバイスである。すなわち、トランジスタがオフになると、トランジスタは、約３００Ｖ以上、約６００Ｖ以上、又は約１２００Ｖ以上といった高電圧を阻止でき、トランジスタがオンになると、トランジスタが使用される用途にとって十分低いオン抵抗（ＲＯＮ）を有し、すなわち、実質的な電流がデバイスを通過する際の導電損失が十分小さい。高電圧デバイスは、少なくとも高電圧源又はデバイスが使用されている回路の最大電圧に等しい電圧を阻止できる。高電圧デバイスは、３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、２５００Ｖ又は用途によって必要とされる他の適切な電圧を阻止してもよい。換言すれば、高電圧デバイスは、０Ｖから少なくともＶｍａｘの間のあらゆる電圧を阻止でき、ここで、Ｖｍａｘは、回路又は電源が供給できる最大電圧であり、例えば、３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、２５００Ｖ又は用途によって必要とされる他の適切な電圧である。
【００２３】
ここで言う「ＩＩＩ−Ｎデバイス」とは、ＩＩＩ−Ｎヘテロ構造に基づくデバイスである。ＩＩＩ−Ｎデバイスは、Ｅモードトランジスタ又はスイッチとして動作するように設計できる。ＩＩＩ−Ｎデバイスは、高電圧アプリケーションに適する高電圧デバイスであってもよい。このような高電圧デバイスでは、デバイスのバイアスがオフにされると（例えば、ソースに対してゲートに印加される電圧がデバイス閾値電圧より小さいと）、デバイスは、デバイスが使用される用途の高電圧以下の全てのソース−ドレイン電圧を支持することができ、この電圧は、例えば、１００Ｖ、３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、２５００Ｖ又はこれら以上であってもよい。高電圧デバイスのバイアスがオンにされると（例えば、ソース又は関連する電力端子に対してゲートに印加される電圧がデバイス閾値電圧より大きくなると）、低いオン電圧（すなわち、ソース端子とドレイン端子の間又は相対する電力端子の間の低い電圧）で実質的な電流を流すことができる。最大許容オン電圧は、デバイスが使用される用途において耐えることができる最大のオン状態電圧である。
【００２４】
本明細書に記述する主題に関する１つ以上のここに開示する実現例の詳細を添付の図面及び下記の詳細な説明に示す。実現例には、更なる特徴及び変形を含ませることができる。例えば、図１１Ｇのデバイスにおいて、電極１１２２及び電極１１２４の間に第２のゲート構造を含むことによって、Ｎ極性ＩＩＩ−Ｎ層を有するＦＱＳを形成することができる。他の特徴、側面及び利点は、以下の説明、図面及び特許請求の範囲から明らかとなる。
【図面の簡単な説明】
【００２５】
【図１】例示的なＩＩＩ−Ｎデバイスの断面図である。
【図２Ａ】図１のＩＩＩ−Ｎデバイスを製造するための例示的なプロセスのフローチャートである。
【図２Ｂ】図１のＩＩＩ−Ｎデバイスを製造するための例示的なプロセスのフローチャートである。
【図３Ａ】図１又は図２ＡのＩＩＩ−Ｎデバイス内にトレンチを形成するための例示的なプロセスのフローチャートである。
【図３Ｂ】図３Ａのトレンチを形成する例示的なプロセスを示す図である。
【図４】非晶質ＡｌｘＳｉｙＮ膜及び多結晶ＡｌｘＳｉｙＮ膜についての特徴付けの結果を示す図である。
【図５】単一のウエハ上に形成されたＩＩＩ−Ｎデバイスの閾値電圧の変化を示す図である。
【図６】ゲート絶縁体として非晶質ＡｌｘＳｉｙＮ膜を有するＩＩＩ−Ｎデバイスの室温における特性を示す図である。
【図７】ゲート絶縁体として多結晶ＡｌｘＳｉｙＮ膜を有するＩＩＩ−Ｎデバイスの室温における特性を示す図である。
【図８】図１のＩＩＩ−Ｎデバイスの高温における経時的なＯＦＦ状態特性を示す図である。
【図９】高温に曝される前後の図１のＩＩＩ−Ｎデバイスの特性を表す図である。
【図１０】他の例示的なＩＩＩ−Ｎデバイスの断面図である。
【図１１Ａ】図１１Ｇのデバイスを形成するための例示的なプロセスを示す図である。
【図１１Ｂ】図１１Ｇのデバイスを形成するための例示的なプロセスを示す図である。
【図１１Ｃ】図１１Ｇのデバイスを形成するための例示的なプロセスを示す図である。
【図１１Ｄ】図１１Ｇのデバイスを形成するための例示的なプロセスを示す図である。
【図１１Ｅ】図１１Ｇのデバイスを形成するための例示的なプロセスを示す図である。
【図１１Ｆ】図１１Ｇのデバイスを形成するための例示的なプロセスを示す図である。
【図１１Ｇ】Ｎ−極性ＩＩＩ−Ｎデバイスの断面図である。
【図１２Ａ】他のＩＩＩ−Ｎデバイスを形成するための例示的なプロセスを示す図である。
【図１２Ｂ】他のＩＩＩ−Ｎデバイスを形成するための例示的なプロセスを示す図である。
【図１２Ｃ】他のＩＩＩ−Ｎデバイスを形成するための例示的なプロセスを示す図である。
【図１２Ｄ】他のＩＩＩ−Ｎデバイスを形成するための例示的なプロセスを示す図である。
【図１２Ｅ】他のＩＩＩ−Ｎデバイスを形成するための例示的なプロセスを示す図である。
【図１２Ｆ】他のＩＩＩ−Ｎデバイスを形成するための例示的なプロセスを示す図である。
【図１３】他の例示的なＩＩＩ−Ｎデバイスの断面図である。
【図１４Ａ】更に他のＩＩＩ−Ｎデバイスを形成するための例示的なプロセスを示す図である。
【図１４Ｂ】更に他のＩＩＩ−Ｎデバイスを形成するための例示的なプロセスを示す図である。
【図１４Ｃ】更に他のＩＩＩ−Ｎデバイスを形成するための例示的なプロセスを示す図である。
【図１４Ｄ】更に他のＩＩＩ−Ｎデバイスを形成するための例示的なプロセスを示す図である。
【図１４Ｅ】更に他のＩＩＩ−Ｎデバイスを形成するための例示的なプロセスを示す図である。
【図１４Ｆ】更に他のＩＩＩ−Ｎデバイスを形成するための例示的なプロセスを示す図である。
【発明を実施するための形態】
【００２６】
様々な図面内の同様の要素には、同様の符号を付している。
【００２７】
図１は、例示的なＩＩＩ−Ｎデバイス１００の断面図である。ＩＩＩ−Ｎデバイス１００は、ＩＩＩ−Ｎトランジスタ又はスイッチであってもよく、特に、高電圧ＩＩＩ−Ｎエンハンスメントモード電界効果トランジスタであってもよい。
【００２８】
ＩＩＩ−Ｎデバイス１００は、基板層１１０を含む。基板層１１０は、例えば、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、サファイヤ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）から形成された基板であってもよく、その上にＩＩＩ−Ｎ材料を形成することができる他の適切な如何なる基板であってもよい。
【００２９】
基板層１１０の上には、バッファ層１１２が形成されている。バッファ層１１２は、ＩＩＩ−Ｎバッファ層、例えば、ＧａＮ層、ＡｌｘＧａ１−ｘＮ層等であってもよい。例えば、バッファ層１１２に転位（dislocations）又は点欠陥（point defects）を含ませることによって及び／又はバッファ層１１２に補償元素（compensating elements ）、例えば、鉄（Ｆｅ）、炭素（Ｃ）及び／又はマグネシウム（Ｍｇ）をドーピングすることによって、バッファ層１１２が絶縁性を有するように又はｎ型移動キャリヤを実質的に含まないようにすることができる。バッファ層１１２は、層の全体に亘って実質的に均一な構成を有することができる。幾つかの実現例では、バッファ層１１２内で１つ以上の組成を変化させてもよい。例えば、バッファ層１１２内のＡｌ成分を傾斜させることによって、バッファ層１１２を傾斜させてもよい。幾つかの場合、バッファ層１１２は、ＩＩＩ−Ｎデバイス１００内の他のＩＩＩ−Ｎ層の何れよりも実質的に厚い。
【００３０】
ＩＩＩ−Ｎデバイス１００は、バッファ層１１２上に形成されたチャネル層１１４を含む。チャネル層１１４は、ＩＩＩ−Ｎ層、例えば、ドーピングされていないＧａＮ層又は僅かに又は非意図的にドーピングされたＧａＮ層であってもよい。幾つかの具体例では、チャネル層１１４は、Ａｌ成分を含まないＩＩＩ−Ｎ層、例えば、ＧａＮ又はＩｎｚＧａ１−ｚＮ層である。
【００３１】
バリア層１１６は、チャネル層１１４上に形成されている。バリア層１１６及びチャネル層１１４は、互いに異なる組成又はＩＩＩ−Ｎ材料を有することができる。組成又はＩＩＩ−Ｎ材料は、バリア層１１６がチャネル層１１４より大きなバンドギャップを有することができるように選択される。幾つかの具体例では、バリア層１１６は、ＡｌベースのＩＩＩ−Ｎ層、例えば、ＡｌｘＧａ１−ｘＮ層、ＡｌｙＩｎ１−ｙＮ層又はＡｌＩｎＧａＮ層である。チャネル層は、ドーピングされていないＧａＮ層であってもよい。バリア層１１６は、ｎドープ層であってもよく、又は実質的なドーピング不純物濃度を有さなくてもよい。バリア層１１６がドープされない場合、チャネル層１１４とバリア層１１６の間に分極場が存在することができ、これにより、層１１４及び１１６の間の界面又はこの近傍に固定電荷が誘導される。
【００３２】
層１１４及び層１１６の間のバンドギャップの差異及び／又は電子親和力の差異によって生じるＩＩＩ−Ｎ材料構造の伝導帯のバンド端不連続（band edge discontinuity）は、バリア層１１６のドーピング又は導入された分極化と組み合わされて、チャネル層１１４内に、例えば、図１に示すように、チャネル層１１４とバリア層１１６の間の界面の近傍に導電チャネル１１９を誘導することができる。導電チャネル１１９は、例えば、ソースコンタクト１２１及びゲートコンタクト１２３の間、並びにゲートコンタクト１２３及びドレインコンタクト１２２の間に２次元電子ガス（2-dimentional electron gas：２ＤＥＧ）チャネルを含むことができる。図１に示すように、デバイス１００がＯＦＦ状態のとき（すなわち、ソースコンタクト１２１に対してゲートコンタクト１２３がデバイス閾値電圧より低い電圧でバイアスされているとき）、導電チャネル１１９は、ゲート電極１２３の下で可動電荷が欠乏し、したがって、２ＤＥＧは、ソースコンタクト１２１とドレインコンタクト１２２の間で不連続になる。デバイス１００がＯＮ状態のとき（すなわち、ソースコンタクト１２１に対してゲートコンタクト１２３がデバイス閾値電圧より高い電圧でバイアスされているとき）、ゲート電極１２３の下の導電チャネル１１９には、可動電荷が補充され（図１には示していない。）、２ＤＥＧは、ソースからドレインまで連続する。幾つかの実現例では、ソースコンタクト１２１及びドレインコンタクト１２２は、それぞれ、２ＤＥＧチャネルに電気的に結合され、電気的に接続され、又は接触する抵抗接触を形成する。ゲートコンタクト１２３は、ゲート領域内の２ＤＥＧチャネルの一部、例えば、ゲートコンタクト１２３の直下の部分を変調することができる。
【００３３】
また、ＩＩＩ−Ｎデバイス１００は、絶縁層１１８を含むことができる。絶縁層１１８は、最上位のＩＩＩ−Ｎ面における電圧変動を防止又は抑制することによって分散を防止又は抑制するパシベーション層であってもよい。絶縁層１１８は、ＳｉｘＮｙ、Ａｌ２Ｏ３、ＳｉＯ２、ＡｌｘＳｉｙＮ等から形成することができ、金属有機化学蒸着（metal organic chemical vapor deposition：ＭＯＣＶＤ）、低圧化学蒸着（low pressure chemical vapor deposition：ＬＰＣＶＤ）、プラズマ強化化学蒸着（plasma enhanced chemical vapor deposition：ＰＥＣＶＤ）、化学蒸着（chemical vapor deposition：ＣＶＤ）、スパッタリング、原子層堆積（atomic layer deposition：ＡＬＤ）、高密度化学蒸着又は適切な如何なる堆積プロセスによって準備してもよい。特定の例では、絶縁層１１８は、ＭＯＣＶＤによって形成された窒化シリコン（ＳｉｘＮｙ）層である。
【００３４】
ソースコンタクト１２１、例えば、ソース電極、並びにドレインコンタクト１２２、例えば、ドレイン電極は、ＩＩＩ−Ｎ層、例えば、チャネル層１１４の１つと接触する金属スタックによって形成することができる。金属スタックは、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌ等であってもよい。ソースコンタクト１２１及びドレインコンタクト１２２は、金属蒸着及び堆積後アニーリング処理によって形成することができる。他の抵抗接触プロセスも使用することができる。
【００３５】
ＩＩＩ−Ｎデバイス１００の高電圧電界領域内の電界を整形するために、トレンチ１２４を形成し、ピーク電界を低下させ、デバイス降伏電圧又は閾値電圧を上昇させることによって、高電圧動作が可能になる。また、トレンチ１２４により、デバイス１００をエンハンスメントモードで（すなわち、Ｅモードデバイスとして）動作させることもできる。トレンチ１２４は、絶縁層１１８の一部及びバリア層１１６の一部又は全部をトレンチ形状に除去することによって形成することができる。後述するように、チャネル層に残る損傷、並びにトレンチの深さ及び形状は、低いデバイスオン抵抗Ｒｏｎと共にエンハンスメントモード動作を達成するために重要である。
【００３６】
幾つかの実現例では、トレンチ又は凹み構造を形成するために、ドライエッチング技術、例えば、プラズマエッチング、デジタルプラズマエッチング又は反応イオンエッチング（reactive ion etching：ＲＩＥ）を用いる。ドライエッチング技術は、イオン衝撃損傷を引き起こすことがあり、これによって、チャネルキャリヤ移動度が低下することがある。また、これらの技術は、ＩＩＩ族窒化物材料に関してエッチング選択性が低い。すなわち、これらの技術を用いて、ＩＩＩ族窒化物材料の他の成分を実質的にエッチングすることなくＩＩＩ族窒化物材料の１つの成分を選択的にエッチングすることは、困難である。更に、イオン衝撃損傷を有する表面を回復することは、困難であることがある。基板上にエピタキシャル成長される各層は、ウエハの中心からウエハの端に向かって厚みと組成が変化するため、エッチング選択性は、ＩＩＩ−Ｎエピタキシ膜にとって重要であることがある。幾つかの場合、ドライエッチング法は、バリア層とチャネル層の間で殆どエッチング選択性を有していない。したがって、異なるエッチング深度によって、大きな閾値電圧変化が生じることがある。
【００３７】
ＩＩＩ−Ｎデバイス構造を用いてエンハンスメントモードトランジスタを実現するためには、トレンチ又は凹み内のエッチング深度を制御することが重要である場合がある。デバイス１００のＩＩＩ−Ｎ材料構造を有するがトレンチ１２４を有さないデバイスは、通常、デプリーションモードで動作する。デバイスのゲート領域内のＩＩＩ−Ｎ材料構造内に凹み又はトレンチ１２４を設けることにより、デバイス閾値電圧をより低い値にシフトさせることができる。エッチング深度が十分な深さを有さず、閾値電圧の変動が小さい場合、ＩＩＩ−Ｎデバイスは、デプリーションモードデバイスの状態を維持し、ノーマリーオン（normally-on）の特性を示すことがある。エッチング深度が深すぎ、チャネル層までがエッチングされている場合、デバイスがＯＮ状態でバイアスされても、ゲートコンタクトの下方の導電チャネルと、デバイスアクセス領域（すなわち、ソース−ゲート間及びゲート−ドレイン間の領域）内の導電チャネルとの間に電流が流れなくなることがある。この場合、ノーマリーオフのＥモード動作が実現できたとしても、ＩＩＩ−Ｎデバイスは、電流密度が低くなり、又はＯＮ状態で動作しなくなることがある。ドライエッチング速度は、合理的な精度に較正することができるが、ＩＩＩ−Ｎエピタキシ膜の成長状態の変動に起因する異なるウエハ間のバリア層の厚さの変化並びに単一のウエハ内の変化によって、製造歩留まりが低下することがある。
【００３８】
幾つかの実現例では、図２Ａ〜図２Ｂ及び図３Ａ〜図３Ｂを用いて後に詳細に説明するように、トレンチ１２４の形成においてウェットエッチング技術を用いることができる。ウェットエッチング技術を用いることにより、トレンチ１２４内のバリア層１１６を完全に除去できると共に、エッチングを自己整合式（self-aligned style）にチャネル層１１４の上面で正確に停止させることができる。幾つかの具体例では、バリア層１１６は、バリア層の厚さの変動の下で完全に除去することができ、これにより、ウエハに亘るエッチング深度の均一性が向上し、製造歩留まりが向上する。
【００３９】
トレンチエッチング横断面は、通常、長方形又は台形であり、すなわち、トレンチは、垂直側壁又は傾斜側壁を有するが、両方を有することはない。側壁が垂直に形成された凹み又はトレンチを有するＩＩＩ−Ｎデバイス構造では、欠陥のないゲート誘電体及びゲート金属のコンフォーマルな堆積が困難であるため、デバイス１００のようなデバイスでは、トレンチ全体が垂直側壁を有することは、望ましくない。しかしながら、トレンチ全体に亘って、特に、ＩＩＩ−Ｎ材料内に形成されるトレンチ部分で側壁を傾斜させると、トレンチの底部に隣接するバリア層の厚さの変化によって、トレンチの底部に直接的に隣接するが、トレンチの底部の直下ではないチャネルの部分で２ＤＥＧ電荷密度が低下し、アクセス領域の抵抗が上昇するため、これも望ましくない。したがって、トレンチ側壁は、バリア層１１６内では垂直であり、この上位の絶縁層１１８内では傾斜していることが望ましい。
【００４０】
後に詳細に説明するが、ウェットエッチングの後、トレンチ１２４は、図１に示すように、バリア層１１６内に垂直側壁を有し、絶縁層１１８内に傾斜側壁を有することができる。チャネル層１１４の上面は、トレンチ１２４内で露出する。トレンチ１２４は、チャネル層１１４の上面から、バリア層１１６及び絶縁層１１８を介して絶縁層１１８の上面に延びている。
【００４１】
ゲート絶縁体１２０（例えば、ゲート絶縁層又はゲート誘電層）は、トレンチ１２４内で少なくとも部分的にコンフォーマルに成長又は堆積される。ゲート絶縁体１２０は、チャネル層１１４の上面に設けることができる。ゲート絶縁体１２０は、少なくともチャネル層１１４の上面から絶縁層１１８の上面に延びることができる。また、ゲート絶縁体１２０は、バリア層１１６内に垂直側壁を有することができ、絶縁層１１８内に傾斜側壁を有することができる。
【００４２】
ゲート絶縁体１２０は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化シリコン（ＳｉＯ２）、ＳｉｘＮｙ又は他の如何なるワイドバンドギャップ絶縁体から形成してもよく、これらを含んでいてもよい。幾つかの具体例では、ゲート絶縁体１２０は、ＡｌｘＳｉｙＮ層、例えば、非晶質ＡｌｘＳｉｙＮ層又は多結晶ＡｌｘＳｉｙＮ層であり、ここで、ｘ及びｙは、ＡｌｘＳｉｙＮ層における非窒素元素の相対的組成を表す。すなわち、ｘ／（ｘ＋ｙ）は、ＡｌｘＳｉｙＮ層のアルミニウムによって構成される非窒素要素の割合であり、ｙ／（ｘ＋ｙ）は、ＡｌｘＳｉｙＮ層のシリコンによって構成される非窒素要素の割合であり、ｘ／ｙは、ＡｌｘＳｉｙＮ層におけるシリコンとアルミニウムの比である。特定の例では、後に更に説明するように、ゲート絶縁体１２０は、高いゲートバイアス及び低いゲートリークを実現する非晶質ＡｌｘＳｉｙＮ膜を含む。非晶質ＡｌｘＳｉｙＮ膜は、約１ｎｍ〜１００ｎｍの間、例えば、１ｎｍ〜６０ｎｍの間の厚さを有することができる。
【００４３】
幾つかの実現例では、ゲート絶縁体１２０は、３元化合物（ternary compound）、例えば、ＡｌｘＡｙＮ層であり、ここで、Ａは、周期表のＩＶ族からの元素であり、例えば、非晶質ＡｌｘＳｉｙＮ層又は多結晶ＡｌｘＳｉｙＮ層である。ゲート絶縁体１２０は、ワイドバンドギャップ４元絶縁体（wideband gap quaternary insulator）、例えば、ＡｌｘＭｙＡｚＮであってもよく、ここで、Ｍは、遷移金属元素であり、Ａは、周期表のＩＶ族元素であり、ｘ、ｙ及びｚは、ＡｌｘＭｙＡｚＮ層における非窒素元素の相対的組成である。ｙ又はｚがゼロである場合、４元絶縁体は、３元絶縁体となる。非晶質膜が好ましい場合もあるが、他の混合相マトリックス（mixed phase matrices）を使用することもできる。
【００４４】
次に、ゲート絶縁体１２０上で、凹み１２４内において、少なくとも部分的に、ゲートコンタクト１２３、例えば、ゲート電極をコンフォーマルに形成する。ゲート絶縁体１２０と同様に、トレンチ内でバリア層１１６に隣接するゲートコンタクト１２３の部分は、垂直に方向付けることができ、トレンチ内で絶縁層１１８に隣接するゲートコンタクト１２３の部分は、傾斜させることができる。幾つかの実現例では、ゲートコンタクト１２３は、トレンチ１２４の外側でソースコンタクト１２１及び／又はドレインコンタクト１２２に向かってそれぞれ延びる拡張部分を含む。拡張部分は、それぞれ、ソースコンタクト１２１及びドレインコンタクト１２２から分離されている。ゲートコンタクト１２３の拡張部分は、ＩＩＩ−Ｎデバイス１００のフィールドプレートとして機能することができる。幾つかの具体例では、ゲートコンタクトの拡張部分は、少なくとも部分的にゲートコンタクトの傾斜部分を含み、傾斜フィールドプレートとして機能し、これによって、デバイス性能が向上することがある。
【００４５】
ゲートコンタクト１２３は、金属スタック、例えば、ニッケル／金（Ｎｉ／Ａｕ）として形成することができ、金属蒸着、スパッタリング又は化学蒸着によって堆積させることができる。これに代えて、ゲートコンタクト１２３は、大きな仕事関数を有する１つ以上の材料、例えば、大きな仕事関数を有する半導体材料（例えば、ｐ型ポリシリコン、酸化インジウムスズ又は窒化チタン）を含む他の導電材料又は材料スタックであってもよい。ゲートコンタクト１２３の堆積の後、オプションとして、堆積後アニーリング処理を行ってもよい。最後に、ゲートコンタクト１２３をエッチングマスクとして使用して、ゲート絶縁体１２０をエッチングし、これにより、ゲート絶縁体１２０は、ゲートコンタクト１２３の直下に残留し、他の全ての部分ではエッチングにより除去される。
【００４６】
図１に示すように、ソースコンタクト１２１に対してゲートコンタクト１２３に０Ｖ（又はデバイス閾値電圧より低い電圧）が印加されると、導電チャネル１１９は、ＩＩＩ−Ｎデバイス１００のゲート領域内のトレンチ１２４の直下のチャネル層１１４の領域で不連続になる。ソースコンタクト１２１に対してゲートコンタクト１２３に０Ｖが印加されると、導電チャネル１１９が不連続になるため、ソースコンタクトとドレインコンタクトの間のデバイスチャネルが導通しなくなるが、ソースコンタクト１２１に対してゲートコンタクト１２３に十分な正電圧、例えば、デバイス閾値電圧より高い電圧が印加されると、このデバイスチャネルは、直ちに導通する。このように、ＩＩＩ−Ｎデバイス１００は、高電圧アプリケーションのための高電圧エンハンスメントモードデバイスとして機能することができる。ＩＩＩ−Ｎデバイス１００は、トランジスタ、双方向スイッチ、４象限スイッチ（four quadrant switch：ＦＱＳ）及び／又は適切な如何なる半導体デバイスであってもよい。
【００４７】
図２Ａ〜図２Ｂは、ＩＩＩ−Ｎデバイスを形成するプロセス２００を示している。プロセス２００を用いて、図１に示すＩＩＩ−Ｎデバイス１００を形成することができる。
【００４８】
図２Ａに示すように、プロセス２００は、基板上にバッファ層を形成すること（２０２）を含む。バッファ層及び基板は、それぞれ、図１のバッファ層１１２及び基板層１１０であってもよい。基板は、シリコンウエハであってもよい。バッファ層は、基板上にバッファ層を直接的に成長させること、又は第１の基板上にバッファ層を成長させ、第１の基板からバッファ層を剥離し、基板にバッファ層を結合することの何れによって形成してもよい。上述したように、バッファ層を形成すること（ステップ２０２）は、バッファ層に補償元素をドーピングすることを含むことができる。
【００４９】
次に、バッファ層上にＩＩＩ−Ｎチャネル層を形成する（ステップ２０４）。ＩＩＩ−Ｎチャネル層は、図１のチャネル層１１４であってもよい。ＩＩＩ−Ｎチャネル層は、ドーピングされていないＩＩＩ−Ｎ層（例えば、ドーピングされていないＧａＮ層）であってもよい。特定の例では、ＩＩＩ−Ｎチャネル層は、ドーピングされていない、実質的にＡｌを含まないＧａＮ層である。
【００５０】
そして、チャネル層上にＩＩＩ−Ｎバリア層を形成する（ステップ２０６）。ＩＩＩ−Ｎバリア層は、図１のバリア層１１６であってもよい。ＩＩＩ−Ｎバリア層は、チャネル層とは異なる構成又はＩＩＩ−Ｎ材料を含み、このため、バリア層は、チャネル層より大きなバンドギャップを有し、チャネル層内に導電チャネル（例えば、２ＤＥＧチャネル）を誘導することができる。幾つかの具体例では、バリア層は、ＡｌｘＧａ１−ｘＮ層である。バリア層は、約３０ｎｍの厚さを有することができる。特定の実現例では、ＩＩＩ−Ｎバリア層は、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ層であり、ここで、ｘ及びｙは、それぞれアルミニウム及びインジウムの組成であり、ｘ＋ｙは、ガリウムの組成であり、０＜ｘ≦１、０≦ｙ＜１及び０≦ｘ＋ｙ＜１である。
【００５１】
次に、バリア層上に絶縁層を形成する（ステップ２０８）。絶縁層は、図１の絶縁層１１８であってもよい。上述したように、絶縁層は、ＳｉｘＮｙ、Ａｌ２Ｏ３、ＳｉＯ２、ＡｌｘＳｉｙＮ等から形成することができ、ＭＯＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ、ＣＶＤ、ＨＤＰＣＶＤ、スパッタリング、反応活性化スパッタリング、ＡＬＤ、プラズマ援用ＡＬＤ、又は適切な如何なる堆積プロセスによって堆積させてもよい。特定の例では、絶縁層は、ＭＯＣＶＤによって形成されるＳｉＮｘ層である。
【００５２】
そして、トレンチを形成し、チャネル層の上面を露出させる（ステップ２１０）。トレンチは、図１のトレンチ１２４であってもよい。図３Ａ及び図３Ｂについて後に詳細に説明するように、トレンチの形成は、ウェットエッチング技術を使用することを含むことができる。ウェットエッチングの後、形成されたトレンチは、バリア層３１６内に垂直側壁を有し、絶縁層３１８内に傾斜側壁を有することができる。バリア層は、トレンチ領域内で除去することができ、トレンチ内でチャネル層３１４の上面を露出させることができる。トレンチは、チャネル層３１４の上面からバリア層３１６及び絶縁層３１８を介して絶縁層の上面に伸びることができる。幾つかの具体例では、デバイス電極（例えば、ソース、ゲート又はドレイン）の何れにも電圧が印加されていないとき、導電チャネルは、トレンチの直下のチャネル層の領域で不連続になる。
【００５３】
次に、図２Ｂに示すようにチャネル層の上面にゲート絶縁体を形成する（ステップ２１２）。ゲート絶縁体は、図１のゲート絶縁体１２０であってもよい。ゲート絶縁体は、トレンチ内に少なくとも部分的にコンフォーマルに形成される。ゲート絶縁体は、バリア材料を挟むことなく、チャネル層の上面と直接的に接触することができる。バリア層に接触するゲート絶縁体の部分は、垂直側壁を有することができ、絶縁層に接触するゲート絶縁体の部分は、傾斜側壁を有することができる。
【００５４】
幾つかの実現例では、高いゲートバイアスと低いゲートリークを実現するために、ゲート絶縁体として非晶質アルミニウム窒化シリコン（例えば、ＡｌｘＳｉｙＮ）膜を成長させる。図６〜図９を用いて後述するように、ゲート絶縁体として非晶質ＡｌｘＳｉｙＮ膜を有するＩＩＩ−Ｎデバイスは、高い降伏電界、低い界面トラップ及び高い温度安定性を達成することができる。
【００５５】
非晶質ＡｌｘＳｉｙＮ膜は、ＣＶＤ、ＬＰＣＶＤ、ＭＯＣＶＤ、分子線エピタキシ（molecular beam epitaxy：ＭＢＥ）、スパッタリング又は適切な如何なる堆積プロセスを用いて成長させてもよい。幾つかの具体例では、成長した非晶質ＡｌｘＳｉｙＮ膜は、１ｎｍ〜１００ｎｍの間、例えば、約１ｎｍ〜６０ｎｍの間の厚さを有している。
【００５６】
ＡｌｘＳｉｙＮ膜の形成の間、結果として生成されるＡｌｘＳｉｙＮ膜が（多結晶ではなく）非晶質となることを確実にするように、幾つかの成長又は堆積条件を最適化することができる。例えば、成長又は堆積温度、チャンバ圧及び／又はＳｉ／Ａｌ比率を最適化して、非晶質ＡｌｘＳｉｙＮ膜を実現することができる。包括的に言えば、成長又は堆積温度を低下させ、Ｓｉ／Ａｌ比率を上昇させることによって、堆積されるＡｌｘＳｉｙＮ膜が多結晶ではなく、非晶質になる傾向がある。例えば、約１０００°以上の成長又は堆積温度では、Ｓｉ／Ａｌ比率が約６／９４以上の場合、結果として生じるＡｌｘＳｉｙＮを非晶質にすることができ、約８００°以上の成長又は堆積温度では、Ｓｉ／Ａｌ比率が約２／３以上の場合、結果として生じるＡｌｘＳｉｙＮを非晶質にすることができる。ここで、ＡｌｘＳｉｙＮが非晶質である場合に限り、ＩＩＩ−ＮエンハンスメントモードデバイスのＡｌｘＳｉｙＮのゲート絶縁体膜の成長又は堆積温度を上昇させ及び／又はＳｉ／Ａｌ比率を低下させると、デバイス内のゲートリークが低減されることが見出された（多結晶膜を有するデバイスは、実質的により高いゲートリークを示すことが見出された）。したがって、ＡｌｘＳｉｙＮのゲート絶縁体膜の堆積条件は、非晶質膜を達成しながら、高い堆積温度及び低いＳｉ／Ａｌ比率が維持されるように最適化することができる。幾つかの実現例では、非晶質ＡｌｘＳｉｙＮ膜の成長又は堆積温度は、５００°より高く、例えば、８００°より高く、又は９００°より高く、及び／又はＳｉの組成及びＡｌの組成の比率ｙ／ｘは、２／３未満、例えば、１／３未満、１／９未満又は７／９３未満である。
【００５７】
成長したＡｌｘＳｉｙＮ膜は、Ｘ線回折（X-ray diffraction：ＸＲＤ）グレージングスキャン（grazing scan）を用いて結晶粒が存在するか否かを判定することによって特徴付けることができる。図４は、非晶質ＡｌｘＳｉｙＮ膜及び多結晶ＡｌｘＳｉｙＮ膜の特徴付けの結果を示している。ＸＲＤカーブのピークは、膜の少なくとも一部が結晶質又は多結晶であることを示している。曲線４０２では、非晶質ＡｌｘＳｉｙＮ膜の走査においてピークが現れていない。一方、曲線４０４は、多結晶ＡｌｘＳｉｙＮ膜内のＡｌＮ結晶ピーク４０６を検出できることを示している。
【００５８】
図２Ｂに戻って説明すると、次に、チャネル層に電気的に接続されるソースコンタクト及びドレインコンタクトを形成する（ステップ２１４）。ソースコンタクト及びドレインコンタクトは、それぞれ、図１のソースコンタクト１２１及びドレインコンタクト１２２であってもよい。上述したように、ソースコンタクト及びドレインコンタクトは、例えば、金属蒸着又はスパッタリングを使用し、及びオプションとして堆積後アニーリングプロセスを実行することによって、ＩＩＩ−Ｎデバイスのチャネル層に接触する金属スタック、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ又はＴｉ／Ａｌとして形成することができる。幾つかの具体例では、ソースコンタクト及びドレインコンタクトは、それぞれ、チャネル層の内の導電チャネル、例えば、２ＤＥＧチャネルに電気的に接触し又は接続される抵抗接触を形成する。オプションとして、ソースコンタクト及びドレインコンタクトは、トレンチを形成する前に形成してもよい。
【００５９】
次に、ソースコンタクト及びドレインコンタクトの間で、ゲート絶縁体上にゲート電極を形成する（ステップ２１６）。ゲート電極は、図１のゲートコンタクト１２３であってもよい。上述したように、ゲート電極は、ステップ２１４においてソースコンタクト及びドレインコンタクトのために使用したプロセスと類似するプロセスを用いて、少なくとも部分的にトレンチ内で、ゲート絶縁体上に金属スタック、例えば、ニッケル／金（Ｎｉ／Ａｕ）を堆積させることによって、コンフォーマルに形成することができる。ゲート電極は、バリア層に隣接するトレンチ内に垂直側壁を有し、絶縁層に隣接するトレンチ内に傾斜側壁を有することができる。幾つかの実現例では、ゲート電極は、トレンチの外にあり、それぞれソースコンタクト及びドレインコンタクトに向かって延びるが、これらから分離されている拡張部分を含む。
【００６０】
ゲート電極の堆積の後、ゲート電極をエッチングマスクとして使用して、ゲート絶縁体をエッチングすることができ、これによって、ゲート絶縁体は、ゲートコンタクトの直下に残留し、他の全ての部分ではエッチングにより除去される。
【００６１】
図３Ａは、ＩＩＩ−Ｎデバイス内にトレンチを形成する例示的なプロセス３００を示している。図３Ｂは、異なるステップ、例えば、図３Ａのプロセス３００の各ステップにおけるＩＩＩ−Ｎデバイスの構造的構成３５０を示している。トレンチ及びＩＩＩ−Ｎデバイスは、それぞれ、図１のトレンチ１２４及びＩＩＩ−Ｎデバイス１００であってもよい。プロセス３００は、図２Ａのプロセス２１０であってもよい。
【００６２】
図２Ａのプロセスステップ２０８の後、ＩＩＩ−Ｎデバイス構造は、基板上に順次的に形成されたバッファ層、チャネル層、バリア層及び絶縁層を含む。基板、バッファ層、チャネル層、バリア層及び絶縁層は、それぞれ、図１の、基板層１１０、バッファ層１１２、チャネル層１１４、バリア層１１６及び絶縁層１１８であってもよい。
【００６３】
プロセス３００は、絶縁層上にエッチングマスク層を形成するステップ（ステップ３０１）から開始することができる。幾つかの具体例では、ＭＯＣＶＤによって成長された第１のＳｉｘＮｙ層が絶縁層として使用され、ＰＥＣＶＤによって成長された第２のＳｉｘＮｙ層がエッチングマスク層として使用される。２つの異なる手法で成長された膜の異なる特性（例えば、密度）のためにエッチングマスク層及び絶縁層は、それぞれ、他方の層を実質的にエッチングしない手法でエッチングすることができる。例えば、ＰＥＣＶＤによって形成されたＳｉｘＮｙ層は、適切なウェット化学エッチング技術によって（例えば、加熱リン酸溶液を用いて）エッチングでき、一方、ＭＯＣＶＤによって形成されたＳｉｘＮｙ層は、このウェット化学エッチング技術に対する耐性を有する。このようにして、エッチングマスク層が形成された後、下位の材料を介してトレンチを画定する開口部をエッチングマスク層に形成する。開口部は、例えば、加熱リン酸溶液を用いてエッチングマスクをエッチングすることによって形成することができる。エッチングマスク層に開口部を形成することによって、具体的には、ウェットエッチングを用いて開口を画定する際に、図３Ｂの構造的構成３５２におけるエッチングマスク層３２６及び絶縁層３１８に示すように、開口部の側壁を傾斜させることができる。
【００６４】
次に、エッチングマスク層をマスクとして用いて、開口部の下の絶縁層の一部を除去し、絶縁層内にトレンチを形成する（ステップ３０２）。ステップ３０２では、絶縁層の一部を除去するために適切な如何なるエッチング技術を使用してもよい。特定の例では、ドライエッチング、例えば、ＳＦ６を含むガス雰囲気内の反応イオンエッチング（ＲＩＥ）を用いて、エッチングマスク及び絶縁層の両方でＳｉｘＮｙをエッチングすることによって、トレンチの少なくとも一部をパターン化し、バリア層を露出させる。
【００６５】
絶縁層３１８（例えば、ＳｉｘＮｙ層）とバリア層３１６（例えば、ＡｌｘＧａ１−ｘＮ層）との間の高いエッチング選択性のために、図３Ｂの構造的構成３５２に示すように、ドライエッチングをバリア層の上面で停止させることができる。エッチングマスク層３２６の開口部は、傾斜側壁を有するように形成されているので、結果として生じるトレンチ、すなわち、絶縁層をエッチングして形成されるトレンチも傾斜側壁を有することができる。
【００６６】
そして、トレンチは、バリア層３１６の一部を除去することによって、ＩＩＩ−Ｎ材料内に拡張される（ステップ３０４）。ＩＩＩ−Ｎ材料内にトレンチを拡張するために除去されるバリア層の部分は、例えば、（絶縁層のために使用された）ＳＦ６の代わりにＣｌ２を含むガス雰囲気内でＲＩＥエッチングを用いて、ドライエッチングによって除去することができる。図３Ｂの構造的構成３５４に示すように、バリア層へのエッチング深度は、例えば、エッチング速度及び／又はエッチング時間を制御することによって、残留するバリア層が、チャネル層の上面から特定の厚さを有するように制御することができる。後に更に詳細に説明するように、トレンチが形成された領域内のバリア層３１６の残留部分は、アニーリングプロセス（ステップ３０６）及びこれに続くウェットエッチングプロセス（ステップ３０８）によって後に除去することができる。
【００６７】
上述したように、バリア層３１６の一部のドライエッチングによってトレンチがＩＩＩ−Ｎ材料に拡張された後、一部のバリア層は、トレンチの下に残留し、この残留部分は、元のバリア層の厚さより薄くなる（元の厚さは、トレンチの両側におけるバリア層の厚さと同じである）。そして、トレンチ領域のバリア層の残留部分は、トレンチをＩＩＩ−Ｎチャネル層３１４の上面に拡張するために除去される。ＩＩＩ−Ｎチャネル層をエッチングすることなくＩＩＩ−Ｎバリア層の残留部分を除去するために、以下のプロセスを使用してもよい。
【００６８】
バリア層の一部のドライエッチングによって、ＩＩＩ−Ｎ材料にトレンチを拡張した後に、酸素を含むガス雰囲気内でＩＩＩ−Ｎデバイスを高温でアニーリングする（ステップ３０６）。上述したように、チャネル層は、ＩＩＩ族元素の１つとしてアルミニウム（Ａｌ）を含まないＩＩＩ−Ｎ層であってもよい（例えば、チャネル層は、ＧａＮ層であってもよい）。バリア層は、ＩＩＩ族元素の１つとしてＡｌを含むＩＩＩ−Ｎ層であってもよい（例えば、バリア層は、ＡｌｘＧａ１−ｘＮ層であってもよい）。チャネル層は、層内にアルミニウムを含まないために、酸化に対して抵抗できるので、アニーリングプロセスでは、チャネル層を酸化させることなく、Ａｌを含むバリア層を選択的に酸化させることができる。図３Ｂの構造的構成３５６では、バリア層３１６の酸化領域は、チャネル層３１４の上面で停止するシェーディングされた領域３６２として示されている。
【００６９】
アニーリングのための高い温度、並びにアニーリングの前のトレンチ領域における残留するバリア層の厚さは、酸化されたバリア層と酸化されていないチャネル層との間のエッチングの高い選択性のために重要なパラメータである。高いアニーリング温度は、通常、約３００℃から７００℃までの温度範囲内である。特定の例では、高いアニーリング温度は、約５００℃である。幾つかの場合、アニーリング温度が高すぎると、例えば、７００℃を超えると、チャネル層も部分的に酸化し、後のエッチングプロセスおいてエッチング除去され、デバイスが動作不能になる可能性がある。一方、アニーリング温度が低すぎると、アニーリングプロセスの間にトレンチ領域内に残留するバリア層が完全に酸化しない可能性があり、この場合も、デバイスが動作不能になることがある。
【００７０】
チャネル層の上面までトレンチを正確にエッチングするためには、バリア層のドライエッチングの後、残りのバリア層が、所定の厚さ範囲内にある特定の厚さを有していることを確実にすることが重要である。例えば、エッチングの前のバリア層の初期の厚さが約３０ｎｍである場合、酸化ステップの前にトレンチ領域内でバリア層をエッチングする所定の厚さ範囲は、約３ｎｍから約１０ｎｍの間にすることができる。
【００７１】
酸化前に残留するバリア層の厚さが所定の最小の厚さより薄い場合、例えば、３ｎｍ未満である場合、ステップ３０４におけるドライエッチングによってチャネル層にイオン衝撃損傷が生じ、これにより、デバイスチャネルが損傷し、デバイスの性能が劣化し、或いはデバイスが動作不能になるおそれがある。更に、酸化前に残留するバリア層の厚さが薄すぎると、後続するアニーリングプロセスによってチャネル層が部分的に酸化されてしまう可能性があり、これによってもデバイスが動作不能になる可能性があるため、望ましくない。
【００７２】
酸化前に残留するバリア層の厚さが所定の最大の厚さより厚い場合、例えば、１０ｎｍより厚い場合、後続するアニーリングプロセスによってトレンチ領域内の残りの全てのバリア層を酸化させることができない場合があり、したがって、更に後続するウェットエッチングプロセスにおいて、トレンチのチャネル層の上面からバリア層を完全に除去することができなくなり、ＩＩＩ−Ｎデバイスのデバイス性能が劣化するおそれがある。
【００７３】
プロセス３００の幾つかの具体例では、ＩＩＩ−Ｎバリア層の初期の厚さ（すなわち、成長される厚さ）は、ＩＩＩ−Ｎチャネル層の上面においてＩＩＩ−Ｎバリア層の酸化が正確に停止する所定の範囲内にある。この場合、アニーリングの前にＩＩＩ−Ｎバリア層をドライエッチングするステップを省略してもよく、最初にＩＩＩ−Ｎバリア層をエッチングすることなく絶縁層をエッチングした後に、アニーリングを実行してもよい。
【００７４】
トレンチ領域内のＩＩＩ−Ｎバリア層の一部を酸化させるアニーリングの後、トレンチ領域のバリア層の残留する酸化部分は、ウェットエッチングを用いて除去することができる（ステップ３０８）。ウェットエッチングは、アルカリ性溶液、例えば、ＫＯＨ溶液又はＴＭＡＨ溶液のウェット化学エッチングであってもよい。アルカリ性溶液槽の温度は、室温から１００℃の間で変化させることができる。
【００７５】
上述したように、ウェット化学エッチングの間、アルカリ性溶液は、酸化されていないチャネル層に影響を与えることなく、酸化されたバリア層を選択的に除去することができる。したがって、図３Ｂの構造的構成３５８に示すように、残留する酸化されたバリア層は、トレンチ領域内のチャネル層の上から完全に除去され、チャネル層の上面がトレンチの底部に露出する。
【００７６】
幾つかの具体例では、図３Ｂの構造的構成３５８に更に示すように、バリア層３１６のトレンチは、ウェットエッチングの後、垂直側壁を有する。これは、ＩＩＩ−Ｎバリア層の異方性酸化に起因すると考えられる。上述した酸化条件下では、ＩＩＩ−Ｎ材料は、ＩＩＩ−Ｎ材料の転位（dislocations）が存在する方向に沿って選択的に酸化されるものと考えられる。転位は、成長の方向に沿って形成されるので、酸化も、横方向ではなく、ＩＩＩ−Ｎ材料の成長方向に沿って生じる。したがって、構造的構成３５６に示すように、バリア層３６２の酸化された部分と、この酸化された部分の両側にある酸化されていない部分との間の界面は、垂直になる（又は少なくとも絶縁層に沿うトレンチの傾斜側壁に比べて実質的により垂直になる）。
【００７７】
トレンチが形成された後、例えば、適切なウェット化学エッチング技術を用いて、エッチングマスク層３２６をＩＩＩ−Ｎデバイスから除去してもよい。上述したように、エッチングマスク層は、ＭＯＣＶＤによって形成されるＳｉｘＮｙ絶縁層とは異なり、ＰＥＣＶＤによって形成されるＳｉｘＮｙ層であってもよい。したがって、適切なウェット化学エッチングを用いることにより、絶縁層をエッチングすることなく、エッチングマスク層を絶縁層の上面から除去することができる。
【００７８】
図３Ｂの構造的構成３６０に示すように、ＩＩＩ−Ｎデバイスは、バリア層３１６内に垂直側壁を有し、絶縁層３１８内に傾斜側壁を有するように形成されたトレンチを有する。トレンチは、チャネル層３１４の上面からバリア層及び絶縁層を介して絶縁層の上面に延びる。更に、図２Ｂ内のプロセス２００、例えば、ステップ２１２、ステップ２１４及びステップ２１６によってＩＩＩ−Ｎデバイスを処理することにより、ＩＩＩ−Ｎデバイス、例えば、高電圧ＩＩＩ−Ｎエンハンスメントモード電界効果トランジスタを形成することができる。
【００７９】
図５は、一組のＩＩＩ−Ｎデバイス、すなわち、上述のプロセスを用いて、全てが同じ４インチのウエハ上に形成され、それぞれが図１に示す構造を有する一組の高電圧ＩＩＩ−Ｎエンハンスメントモード電界効果トランジスタの閾値電圧５００を示している。４インチのウエハ内のＩＩＩ−Ｎデバイスの閾値電圧は、ウエハの中心からのデバイスの距離の関数としてプロットされている。
【００８０】
ここでは、形成されたＩＩＩ−Ｎデバイスの閾値電圧の全てが２．５Ｖを超えており、ウエハ全体に亘る閾値電圧の変化は、約０．７Ｖを超えないことが示されている。この技術では、例えば、ウェット化学エッチングによってバリア層を除去することによってトレンチ内のバリア層のエッチング深度を正確に制御でき、チャネル層にイオン衝撃損傷を与えることなく、チャネル層上でエッチングを停止できるので、ゲート絶縁体をチャネル層上に堆積させた後のチャネル電子移動度及び界面品質がウエハ全体で十分に一様になり、これによって、高い生産性及び再現性が確実になる。
【００８１】
図６は、室温、例えば、約３００Ｋにおける、ゲート絶縁体として非晶質ＡｌｘＳｉｙＮ膜を有するＩＩＩ−Ｎデバイスの伝達曲線６００（対数目盛）を示している。ＩＩＩ−Ｎデバイスは、図１のＩＩＩ−Ｎデバイス１００の構造を有し、上述した図２Ａ〜図２Ｂのプロセス２００及び図３Ａ〜図３Ｂのプロセス３００によって形成されたものである。曲線６０２に示すように、このトランジスタは、閾値電圧Ｖｔｈが２Ｖを超えるエンハンスメントモード特性を有する（閾値電圧は、デバイスがオンになったことを示す、電流が立ち上がるゲート−ソース電圧ＶＧＳである）。正方向掃引（２）及び負方向掃引（１）の間の閾値電圧ヒステリシスは、０．５Ｖ未満であり、これは界面トラップの密度が低いことを示している。曲線６０４に示すように、ＯＮ状態ドレイン電流密度ＩＤＳは、約２５０ｍＡ／ｍｍである。ＯＦＦ状態ドレインリーク電流密度ＩＤＳは、約１０−８ｍＡ／ｍｍであり、ゲートリーク電流ＩＧＳは、約１０−６ｍＡ／ｍｍである。
【００８２】
図７は、室温における、ゲート絶縁体として多結晶ＡｌｘＳｉｙＮ膜を有するＩＩＩ−Ｎデバイス（電界効果トランジスタ）の伝達曲線７００（対数目盛）を示している。上述したように、多結晶ＡｌｘＳｉｙＮを有するトランジスタは、高いゲートリーク電流のために完全にオフにすることはできない。曲線７０４は、ゲートリーク電流が１０ｍＡ／ｍｍを超えていることを示している。曲線７０２に示すように、トランジスタの閾値電圧は、約１Ｖであり、ドレイン電流密度は、ＯＮ状態では、約１０ｍＡ／ｍｍ、ＯＦＦ状態では、５ｍＡ／ｍｍである。このトランジスタのゲート電極は、低いゲートバイアスで容易に降伏する。図７に示すように、ゲート絶縁体として多結晶ＡｌｘＳｉｙＮ膜を有するデバイスのゲートリーク電流は、デバイスが０Ｖのゲート−ソース電圧でバイアスされたとき、約１ｍＡ／ｍｍとなり、一方、非晶質ＡｌｘＳｉｙＮのゲート絶縁体膜を有するデバイスのゲートリーク電流は、（図６に示すように）同じバイアス条件下で１０−６ｍＡ／ｍｍ未満であった。このように、非晶質ＡｌｘＳｉｙＮのゲート絶縁体膜を有するデバイスのオフ状態ゲートリーク電流は、多結晶ＡｌｘＳｉｙＮのゲート絶縁体膜を有し、これ以外の構成が同一であるデバイスのオフ状態ゲートリーク電流より約６桁も低くなることが見出された。
【００８３】
図６及び図７の測定は、ゲート絶縁体として非晶質ＡｌｘＳｉｙＮ膜を有するＩＩＩ−Ｎデバイスが、ゲート絶縁体として多結晶ＡｌｘＳｉｙＮ膜を有するＩＩＩ−Ｎデバイスに比べて、より優れたデバイス性能、例えば、より高い閾値電圧及びより低い漏れ電流を達成することができることを示している。
【００８４】
図８は、高温における経時的なＩＩＩ−ＮデバイスのＯＦＦ状態特性８００を示している。ＩＩＩ−Ｎデバイスは、ゲート絶縁体として非晶質ＡｌｘＳｉｙＮ膜を有する図１のＩＩＩ−Ｎデバイス１００の構造を有し、上述した図２Ａ〜図２Ｂのプロセス２００及び図３Ａ〜図３Ｂのプロセス３００によって形成されたものである。
【００８５】
ＩＩＩ−Ｎデバイスは、ＯＦＦ状態で、ＩＩＩ−Ｎデバイスに０ボルトのゲートバイアス（例えば、ＶＧＳ＝０Ｖ）及び１２０Ｖのドレインバイアス（例えば、ＶＤＳ＝１２０Ｖ）を印加して検査した。温度は、約４００Ｋに高めた。曲線８０２及び曲線８０４は、それぞれ、高温（４００Ｋ）条件下における１時間のドレインバイアスストレスによるＯＦＦ状態のドレインリーク電流密度及びゲートリーク電流密度の安定性を示している。ここでは、ゲートリーク電流密度ＩＧＳ、並びにドレインリーク電流密度ＩＤＳが明らかな変化なしで安定していることが示されている。このレベルの安定性は、他の材料のゲート絶縁層によって達成されてきた如何なる安定性よりも実質的に優れている。
【００８６】
図９は、ゲート絶縁体としの非晶質ＡｌｘＳｉｙＮ膜を有するＩＩＩ−Ｎデバイスの、高温ストレスの前後の伝達曲線９００（対数目盛）を示している。ＩＩＩ−Ｎデバイスは、図１のＩＩＩ−Ｎデバイス１００の構造を有し、上述した図２Ａ〜図２Ｂのプロセス２００及び図３Ａ〜図３Ｂのプロセス３００によって形成されたものである。図９の測定のために検査されたＩＩＩ−Ｎデバイスは、図６の測定のために検査されたものと同じデバイスである。
【００８７】
曲線９０２及び曲線９０４は、デバイスが４００Ｋを高温に曝した前後のドレイン電流密度及びゲート電流密度を示している。これらは、高温ストレスの後に明らかな変化が観察されないことを示している。更に、曲線９０２は、ＩＩＩ−Ｎデバイスの閾値電圧が約３Ｖであり、ＯＮ状態では、ＯＮ状態ドレイン電流密度が約１００ｍＡ／ｍｍであり、ＯＦＦ状態ドレインリーク電流密度は、約１０−７ｍＡ／ｍｍであることを示している。曲線９０４は、ＯＦＦ状態のゲートリーク電流密度が１０−６ｍＡ／ｍｍより小さい（約１０−７ｍＡ／ｍｍである）ことを示している。図６内の約３００Ｋの室温における測定結果と比較して、高温ドレインバイアスストレスによっても、ＩＩＩ−Ｎデバイスの性能は、実質的に変化していない。
【００８８】
図１０は、他のＩＩＩ−Ｎデバイス１０００の断面図であるデバイス１０００は、デバイス１０００がパワー電極１０２１及び１０２２の間に２つのゲート電極１０２３及び１０２３’を含むこと以外は、図１のデバイス１００と同様である。デバイス１０００は、双方向スイッチ（すなわち、４象限スイッチ又はＦＱＳ）として動作でき、ここでは、第１のパワー電極１０２１に対して第１のゲート電極１０２３に電圧が印加され、第２のパワー電極１０２２に対して第２のゲート電極１０２３’に電圧が印加され、パワー電極１０２１及び１０２２は、それぞれ、（デバイスに印加される電圧の極性及び／又は電流が流れる方向に応じて）デバイス１０００のソース及びドレインとして動作する。
【００８９】
デバイス１０００の層１０１０、１０１２、１０１４、１０１６及び１０１８は、それぞれ、図１のデバイスの層１１０、１１２、１１４、１１６及び１１８と同じ特性を有し、したがって、図１のデバイス１００に関して上述したものと同じ方法を用いて、同じ材料で形成することができる。トレンチ１０２４及び１０２４’は、それぞれ、図１内のトレンチ１２４と同じ形状及び特性を有することができ、図１のデバイス１００に関して上述した方法と同じ方法で形成することができる。ゲート電極１０２３及び１０２３’並びにそれぞれのゲート絶縁層１０２０及び１０２０’は、図１のゲート絶縁層１２０と同じ形状及び特性を有することができ、図１のデバイス１００に関して記述したものと同じ方法で及び／又は同じ材料から形成することができる。
【００９０】
図１１Ｇは、ＩＩＩ−Ｎデバイス１１００、例えば、ＩＩＩ−Ｎ材料が窒素極性（nitrogen polar：Ｎ−極性）方向に形成される窒素極性（Ｎ−極性）エンハンスメントモードＩＩＩ−Ｎトランジスタを示している。デバイス１１００は、例えば、シリコン基板を用いることができる基板１１０２上でＮ−極性［０００−１］方向に形成された一連のＩＩＩ−Ｎ層１１０４、１１０６、１１０８及び１１１０を含む。すなわち、ＩＩＩ−Ｎ材料構造のＮ面又は［０００−１］面は、基板１１０２から見てＩＩＩ−Ｎ材料構造の反対側にある。
【００９１】
ＩＩＩ−Ｎ層１１０４は、例えば、ＧａＮ、ＡｌＧａＮ又はこれらの組合せである材料から形成されたバッファ層である。ＩＩＩ−Ｎ層１１０６は、例えば、ＡｌＧａＮ、ＡｌＩｎＮ又はＡｌＩｎＧａＮ等の材料から形成された第１のバリア層であり、ＩＩＩ−Ｎ層１１０８は、ＧａＮ等の材料から形成されたチャネル層であり、ＩＩＩ−Ｎ層１１１０は、例えば、ＡｌＧａＮ、ＡｌＩｎＮ又はＡｌＩｎＧａＮ等の材料から形成された第２のバリア層である。第１のバリア層１１０６は、チャネル層１１０８より大きなバンドギャップを有し、これによって、チャネル層１１０８及び第１のバリア層１１０６の間の界面に隣接するチャネル層１１０８内に導電チャネル１１１８（例えば、２ＤＥＧチャネル）が誘導される。第２のバリア層１１１０は、デバイスのゲート領域内（すなわち、ゲート電極１１２０の直下）のチャネル層１１０８上に設けられており、ゲート領域の両側のデバイスアクセス領域内のチャネル層１１０８上には設けられていない。第２のバリア層１１１０は、チャネル層より大きなバンドギャップを有し、十分に厚く（例えば、少なくとも２ｎｍ又は少なくとも５ｎｍの厚さを有し）、これにより、ソースコンタクト１１２２に対してゲート電極１１２０に０Ｖが印加されると、デバイスのゲート領域内の２ＤＥＧから可動電荷が欠乏し、ソースコンタクト１１２２に対してゲート電極１１２０に十分に高い正電圧が印加されると、２ＤＥＧに可動電荷が補充されることを確実にすることができる。
【００９２】
オプションとして省略できるゲート絶縁層１１１２は、ゲート電極１１２０と第２のＩＩＩ−Ｎバリア層１１１０との間に配設される。ゲート絶縁層は、ＡｌｘＳｉｙＮ、ＳｉｘＮｙ等から形成することができる。ソースコンタクト１１２２及びドレインコンタクト１１２４は、それぞれ、導電チャネル１１１８に電気的に接触する。ソースコンタクト１１２２、ドレインコンタクト１１２４及び／又はゲートコンタクト１１２０は、ＩＩＩ−Ｎ材料構造のＮ面上にある。
【００９３】
図１１Ａ〜図１１Ｇは、ＩＩＩ−Ｎデバイス１１００を製造する方法を示している。まず、図１１Ａに示すように、基板上に、層１１０４、１１０６、１１０８、１１１０及び１１１２を順次的に成長又は堆積させる。幾つかの実現例では、層１１０４、１１０６、１１０８、１１１０及び１１１２の全ては、ＭＯＣＶＤによって成長される。幾つかの実現例では、層１１０４、１１０６、１１０８及び１１１０のみを成長させ、層１１１２は、構造から省略する。次に、図１１Ｂに示すように、デバイスのゲート領域の上にマスク層１１１４を堆積させ、これは、例えばスパッタリング又はＰＥＣＶＤによって堆積されるＳｉｘＮｙであってもよい。図１１Ｃに示すように、ゲート絶縁層１１１２を含む実現例では、マスク層１１１４をエッチングマスクとして用いて、ゲート領域の両側（すなわち、デバイスのコンタクト及びアクセス領域上）のゲート絶縁層１１１２をエッチングして除去する。例えば、ゲート領域の両側のゲート絶縁層１１１２は、第２のバリア層１１１０の材料をエッチングすることなくゲート絶縁層１１１２の材料を選択的にエッチングする化学エッチング法を使用して、ドライエッチングによって除去することができる。
【００９４】
次に、図１１Ｄに示すように、酸素を含むガス雰囲気内でデバイスを高温でアニーリングし、デバイスのゲート領域の両側における第２のバリア層１１１０’の露出された部分を酸化させ、一方、マスク層１１１４によって覆われているＩＩＩ−Ｎ材料は、酸化されない。ここに記述する他のデバイスと同様に、第２のバリア層１１１０は、ＩＩＩ族元素の１つとしてＡｌを含むＩＩＩ−Ｎ材料（例えば、ＡｌＧａＮ、ＡｌＩｎＮ又はＡｌＧａＩｎＮ）から形成することができ、一方、チャネル層１１０８は、実質的にＡｌを含まないＩＩＩ−Ｎ材料（例えば、ＧａＮ）から形成することができ、これにより、酸化ステップは、チャネル層１１０８を酸化させることなく、露出された第２のバリア層材料の全てを酸化させる。この場合、上述したように、酸化は、チャネル層１１０８の上面で正確に停止する。幾つかの実現例では、第２のバリア層１１１０は、酸化がチャネル層１１０８の上面で正確に停止することを可能にする所定の範囲、例えば、３ｎｍ〜１０ｎｍの範囲内の厚さを有する。図１１Ｄには示していないが、第２のバリア層１１１０が所定の範囲の最大の厚さより厚い場合、酸化ステップの前に、例えば、ドライエッチングによって第２のバリア層１１１０を部分的に除去してもよい。
【００９５】
そして、図１１Ｅに示すように、例えば、上述したウェットエッチングプロセスを用いて、第２のバリア層の酸化された部分１１１０’を除去し、チャネル層１１０８のＮ面を露出させ、デバイスアクセス領域内の第１のバリア層１１０６に隣接するチャネル層１１０８内に２ＤＥＧチャネル１１１８を誘導する。次に、図１１Ｆに示すように、エッチングマスク１１１４を除去する。そして、図１１Ｇに示すように、デバイスのゲート領域上にゲート電極１１２０を形成し、ゲート電極１１２０の両側にソースコンタクト１１２２及びドレインコンタクト１１２４のそれぞれを形成する。
【００９６】
図１２Ｆは、図１に類似するが、エッチング停止層及び第２のバリア層を含むＩＩＩ−Ｎデバイス１２００を示している。デバイス１２００は、例えば、シリコン基板である基板１２１０上に形成された一連のＩＩＩ−Ｎ層１２１２、１２１４、１２３０、１２２８及び１２１６を含む。ＩＩＩ−Ｎ層１２１２は、例えば、ＧａＮ、ＡｌＧａＮ又はこれらを組合せた材料から形成されたバッファ層である。ＩＩＩ−Ｎ層１２１４は、ＧａＮ等の材料から形成されたチャネル層である。ＩＩＩ−Ｎ層１２１６は、例えば、ＡｌＧａＮ、ＡｌＩｎＮ又はＡｌＩｎＧａＮ等の材料から形成された第１のバリア層である。第１のバリア層１２１６の直下にあるＩＩＩ−Ｎ層１２２８は、例えば、ＧａＮ等の材料から形成されたエッチング停止層である。チャネル層１２１４とエッチング停止層１２２８の間にあるＩＩＩ−Ｎ層１２３０は、例えば、ＡｌＧａＮ、ＡｌＩｎＮ又はＡｌＩｎＧａＮ等の材料から形成された第２のバリア層である。層１２１８は、窒化シリコン等から形成された絶縁層である。
【００９７】
図１２Ｆに示すように、デバイス１２００は、エンハンスメントモードデバイスとして形成することができる。すなわち、更に後述するように、ＩＩＩ−Ｎ層１２３０、１２２８及び１２１６の厚さ及び組成は、ソース１２２１に対してゲート１２２３に０Ｖが印加されると、デバイスアクセス領域内（すなわち、ソース１２２１とゲート１２２３の間、並びにドレイン１２２２とゲート１２２３の間）のチャネル層１２１４に導電性の２ＤＥＧチャネル１２１９が誘導され、デバイスゲート領域（すなわち、ゲートの下）にはこれが誘導されないように選択することができる。ソース１２２１に対してゲート１２２３に、エンハンスメントモードデバイスの場合、０Ｖより大きいデバイス閾値電圧を超える電圧が印加されると、２ＤＥＧチャネル１２１９は、チャネル層１２１４内のデバイスゲート領域でも誘導され、これによって、導電チャネル１２１９は、ソース１２２１からドレイン１２２２まで繋がる。
【００９８】
更に、図１２Ｆに示すように、第２のバリア層１２３０及びエッチング停止層１２２８の両方は、デバイスのゲート領域のゲートの下方に形成されるが、第１のバリア層１２１６は、デバイスのゲート領域（例えば、ゲートと、ゲートによって変調されるチャネルの部分とに直接的に挟まれている部分）には存在しない。第１のバリア層は、ゲート領域の両側のデバイスアクセス領域上のみに含まれる。ソース１２２１に対してゲート１２２３に０Ｖが印加されると、ゲート領域内で２ＤＥＧチャネル１２１４の電荷が欠乏することを確実にするために、第２のバリア層は、薄く、例えば、０．１ナノメートルから３ナノメートルの間又は０．１ナノメートルから２ナノメートルの間の厚さで、０．４未満又は０．３未満のアルミニウム組成を有するように形成することができる。バリア層１２３０が厚すぎると及び／又はアルミニウム組成が高すぎると、ドレインに対してゲートに０Ｖが印加されたときに、２ＤＥＧ１２１９がゲート領域に形成され、これにより、デバイス１２００がデプリーションモードデバイスになってしまう。
【００９９】
２ＤＥＧチャネル１２１９がアクセス領域内に常に誘導されることを確実にするために、第１のバリア層１２１６は、十分に厚く及び十分に高いアルミニウム濃度で形成する必要がある。例えば、第１のバリア層は、２０ナノメートルより厚く、例えば、２０〜５０ナノメートルの厚さで、０．２より大きい、例えば、０．２〜０．５のアルミニウム組成を有するように形成してもよい。オプションとして、第１のバリア層には、ｎ型の不純物をドープしてもよい。
【０１００】
以下に詳細に説明するように、ゲート１２２３は、第１のバリア層１２１６の全ての厚さに亘ってエッチングされるトレンチ１２２４内に形成される。トレンチがエッチングされる深度の精度を確実にするために、エッチング停止層１２２８が設けられている。層１２２８は、エッチング停止層として効果的に機能するために、薄すぎてはならない。しかしながら、エッチング停止層を厚くしすぎると、デバイスの性能が劣化する。したがって、エッチング停止層は、通常、０．５ナノメートルを超える厚さを有し、より典型的には、１〜５ナノメートル又は１〜３ナノメートルの範囲内の厚さに形成される。
【０１０１】
絶縁層１２１８は、第１のバリア層１２１６上に堆積され、ＳｉｘＮｙ等から形成することができる。ゲート絶縁体１２２０、例えば、ゲート絶縁層又はゲート誘電層は、トレンチ１２２４内に少なくとも部分的にコンフォーマルに成長又は堆積され、ＡｌｘＳｉｙＮ、ＳｉｘＮｙ等から形成することができる。ゲート絶縁体１２２０は、デバイスのゲート領域内のエッチング停止層１２２８の上面に形成することができる。ゲート絶縁体１２２０は、少なくともエッチング停止層１２２８の上面から絶縁層１２１８の上面に延びるように形成することができる。ゲート絶縁体１２２０は、バリア層１２１６内に垂直側壁を有することができ、絶縁層１２１８内に傾斜側壁を有することができる。ゲート電極１２２３は、ゲート絶縁体１２２０の上に堆積させる。ソースコンタクト１２２１及びドレインコンタクト１２２２は、それぞれ、導電チャネル１２１９に電気的に接触する。
【０１０２】
図１２Ａ〜図１２Ｆは、ＩＩＩ−Ｎデバイス１２００を製造する方法を示している。まず、図１２Ａに示すように、基板１２１０上に層１２１２、１２１４、１２３０、１２２８、１２１６及び１２１８を順次的に成長又は堆積させる。幾つかの実現例では、層１２１２、１２１４、１２３０、１２２８、１２１６及び１２１８の全ては、ＭＯＣＶＤによって成長される。そして、例えば、スパッタリング又はＰＥＣＶＤによって堆積できるＳｉｘＮｙであるマスク層１２２６を絶縁層１２１８の上に堆積させる。デバイスのゲート領域内でマスク１２２６及び絶縁体１２１８をドライエッチングし、第１のバリア層１２１６の上面にトレンチ１２２４を形成する。次に、図１２Ｂに示すように、第１のバリア層１２１６の一部をドライエッチングによって除去し、トレンチ１２２４を第１のバリア層の途中まで拡張する。
【０１０３】
次に、図１２Ｃに示すように、酸素を含むガス雰囲気内でデバイスを高温でアニーリングし、第１のバリア層１２１６の露出された部分を酸化させ、一方、マスク層１２２６によって覆われているＩＩＩ−Ｎ材料は、酸化されない。ここに記述する他のデバイスと同様に、第１のバリア層１２１６は、ＩＩＩ族元素の１つとしてＡｌを含むＩＩＩ−Ｎ材料（例えば、ＡｌＧａＮ、ＡｌＩｎＮ又はＡｌＧａＩｎＮ）から形成することができ、一方、エッチング停止層１２２８は、実質的にＡｌを含まないＩＩＩ−Ｎ材料（例えば、ＧａＮ）から形成することができ、これにより、酸化ステップは、エッチング停止層１２２８を酸化させることなく、符号１２６２によって示される露出された第１のバリア層材料の全てを酸化させる。幾つかの実現例では、酸化ステップの前に、トレンチ１２２４が第１のバリア層１２１６を介して途中までエッチングされた後、第１のバリア層１２１６は、トレンチ１２２４の下に、酸化がエッチング停止層１２２８の上面で正確に停止することを可能にする所定の範囲内、例えば、３ｎｍ〜１０ｎｍの範囲内の厚さを有する。他の実現例では、第１のバリア層１２１６にトレンチをエッチングすることなく、酸化ステップを実行し、この場合、第１のバリア層１２１６は、酸化の前には、トレンチ領域の内部と外部で同じ厚さを有し、トレンチ領域内のこの第１のバリア層１２１６の全厚が酸化される。更に、幾つかの実現例では、第２のバリア層１２３０は、エッチング停止層１２２８を介して、拡散によって部分的に酸化し、これは、エッチング停止層１２２８が非常に薄い場合に生じる。
【０１０４】
次に、図１２Ｄに示すように、例えば、上述したウェットエッチングプロセスを用いて、第１のバリア層の酸化された部分１２６２を除去し、第１のバリア層１２１６の残りを介して、エッチング停止層１２２８の上面までトレンチ１２２４を拡張する。そして、図１２Ｅに示すように、マスク層１２２６を除去する。最後に、図１２Ｆに示すように、トレンチ１２２４の両側にソースコンタクト１２２１及びドレインコンタクト１２２２のそれぞれを形成し、デバイスのゲート領域のトレンチ１２２４内にゲート絶縁層１２２０を形成し、ゲート絶縁層１２２０上にゲート電極１２２３を形成する。
【０１０５】
ゲート絶縁層１２２０及びゲート電極１２２３の堆積の前に、デバイスのゲート領域内のエッチング停止層１２２８をエッチングによって除去し、これによって、第２のバリア層１２３０の上面までトレンチ１２２４を拡張してもよい（図１３の符号１２２４’で示す）。図１３は、これによって得られる構造１３００を示している。
【０１０６】
図１４Ｆは、他のＩＩＩ−Ｎデバイス１４００を示している。デバイス１４００は、例えば、シリコン基板である基板１４１０上に形成された一連のＩＩＩ−Ｎ層１４１２、１４１４、１４４０、１４２８及び１４４２を含む。ＩＩＩ−Ｎ層１４１２は、例えば、ＧａＮ、ＡｌＧａＮ又はこれらを組合せた材料から形成されたバッファ層である。ＩＩＩ−Ｎ層１４１４は、ＧａＮ等の材料から形成されたチャネル層である。ＩＩＩ−Ｎ層１４４０は、例えば、ＡｌＧａＮ、ＡｌＩｎＮ又はＡｌＩｎＧａＮ等の材料から形成されたバリア層である。バリア層１４４０の真上にあるＩＩＩ−Ｎ層１４２８は、ＧａＮ等の材料から形成されたエッチング停止層である。エッチング停止層１４２８の上にあるＩＩＩ−Ｎ層１４４２は、ｐ型の不純物がドープされたｐ−ＡｌＧａＮ等の材料から形成されている。層１４４４は、窒化シリコン等から形成された絶縁体又はパシベーション層である。
【０１０７】
図１４Ｆに示すように、デバイス１４００は、エンハンスメントモードデバイスとして形成することができる。すなわち、更に後述するように、ＩＩＩ−Ｎ層１４４０及び１４２８の厚さと組成は、ソース１４２１に対してゲート１４２３に０Ｖが印加されると、デバイスアクセス領域（すなわち、ソース１４２１とゲート１４２３の間、並びにドレイン１４２２とゲート１４２３の間）のチャネル層１４１４に導電性の２ＤＥＧチャネル１４１９が誘導され、デバイスゲート領域（すなわち、ゲート１４２３の下）にはこれが誘導されないように選択することができる。ソース１４２１に対してゲート１４２３に、エンハンスメントモードデバイスの場合、０Ｖより大きいデバイス閾値電圧を超える電圧が印加されると、２ＤＥＧチャネル１４１９は、チャネル層１４１４内のデバイスゲート領域でも誘導され、これによって、導電チャネル１４１９は、ソース１４２１からドレイン１４２２まで繋がる。
【０１０８】
更に、図１４Ｆに示すように、バリア層１４４０及びエッチング停止層１４２８の両方は、デバイスのゲート領域（例えば、ゲートと、ゲートによって変調されるチャネルの部分とに直接的に挟まれている部分）のゲート下方、並びにデバイスのゲート領域の両側のアクセス領域に形成される。２ＤＥＧチャネル１４１９がアクセス領域内に常に誘導されることを確実にするために、バリア層１４４０は、十分に厚く及び十分に高いアルミニウム濃度で形成する必要がある。例えば、バリア層は、２０ナノメートルより厚く、例えば、２０〜５０ナノメートルの厚さで、０．２より大きい、例えば、０．２〜０．５のアルミニウム組成を有するように形成してもよい。オプションとして、バリア層には、ｎ型の不純物をドープしてもよい。バリア層１４４０が厚すぎると及び／又はアルミニウム組成が高すぎると、ドレインに対してゲートに０Ｖが印加されたときに、２ＤＥＧ１４１９がゲート領域に形成され、これにより、デバイス１４００がデプリーションモードデバイスになってしまう。
【０１０９】
ソース１４２１に対してゲート１４２３に０Ｖ又は負電圧が印加されたとき、ゲート領域内に２ＤＥＧチャネル１４１９が誘導されないことを確実するために、ゲート１４２３の下にｐ型層１４４２を形成し、ゲート領域内の２ＤＥＧチャネル１４１９を欠乏させる。ｐ型層１４４２の厚さ及びｐ型ドーピングレベル、並びにその構成は、ソース１４２１に対してゲート１４２３に０Ｖが印加されたとき、デバイスゲート領域内で２ＤＥＧチャネル１４１９が欠乏することを確実にするように選択される。例えば、ｐ型ドーピングレベルは、１０１８ｃｍ−３より高く、１０１９ｃｍ−３より高く又は１０２０ｃｍ−３より高くしてもよく、厚さは、１ｎｍより厚く、５ｎｍより厚く又は１０ｎｍより厚くしてもよい。更に、後述するように、デバイス１４００の再現可能な製造を確実にするために、ｐ型層１４４２は、アルミニウム（Ａｌ）を含むＩＩＩ族窒化物層、例えば、ＡｌＧａＮ、ＡｌＩｎＮ又はＡｌＩｎＧａＮであってもよい。
【０１１０】
以下に詳細に説明するように、ゲート１４２３は、ｐ型層１４４２上に形成され、デバイスアクセス領域内のｐ型層１４４２は、エッチングによって除去される。エッチング停止層１４２８は、アクセス領域内のｐ型層１４４２を除去するエッチングの深度の精度を確実にするために設けられている。層１４２８は、エッチング停止層として効果的に機能するために、薄すぎてはならない。しかしながら、エッチング停止層１４２８を厚くしすぎると、デバイスの性能が劣化する。したがって、エッチング停止層は、通常、０．５ナノメートルを超える厚さを有し、より典型的には、１〜５ナノメートル又は１〜３ナノメートルの範囲内の厚さに形成される。エッチング停止層１４２８についても、デバイス１２００（図１２Ｆ）内のエッチング停止層１２２８のために使用される同じ材料、組成及び厚さを用いることができる。
【０１１１】
絶縁層１４４４は、エッチング停止層１４２８の上に堆積され、ＳｉｘＮｙ等から形成することができる。ソースコンタクト１４２１及びドレインコンタクト１４２２は、それぞれ、導電チャネル１４１９に電気的に接触する。
【０１１２】
図１４Ａ〜図１４Ｆは、ＩＩＩ−Ｎデバイス１４００を製造する方法を示している。まず、図１４Ａに示すように、基板１４１０上に層１４１２、１４１４、１４３０、１４２８及び１４４２を順次的に成長又は堆積させる。幾つかの実現例では、層１４１２、１４１４、１４４０、１４２８及び１４４２の全ては、ＭＯＣＶＤによって成長される。そして、例えば、スパッタリング又はＰＥＣＶＤによって堆積できるＳｉｘＮｙであるマスク層１４２６をデバイスのゲート領域内のｐ型層１４４２の上に堆積させる。次に、図１４Ｂに示すように、アクセス領域内のｐ型層１４４２の厚さがゲート領域内のｐ型層１４４２の厚さより薄くなるように、デバイスのアクセス領域内のｐ型層１４４２の一部をドライエッチングする。
【０１１３】
次に、図１４Ｃに示すように、酸素を含むガス雰囲気内でデバイスを高温でアニーリングし、ｐ型層１４４２の露出された部分を酸化させ、一方、マスク層１４２６によって覆われているＩＩＩ−Ｎ材料は、酸化されない。ここに記述する他のデバイスと同様に、バリア層１４４０は、ＩＩＩ族元素の１つとしてＡｌを含むＩＩＩ−Ｎ材料（例えば、ＡｌＧａＮ、ＡｌＩｎＮ又はＡｌＧａＩｎＮ）から形成することができ、一方、エッチング停止層１４２８は、実質的にＡｌを含まないＩＩＩ−Ｎ材料（例えば、ＧａＮ又はＩｎＧａＮ）から形成することができ、これにより、酸化ステップは、エッチング停止層１４２８を酸化させることなく、符号１４６２によって示される露出されたｐ型層１４４２の全てを酸化させる。幾つかの実現例では、酸化ステップの前に、ｐ型層１４４２が途中までエッチングされた後、ｐ型層は、デバイスアクセス領域において、酸化がエッチング停止層１４２８の上面で正確に停止することを可能にする所定の範囲内、例えば、３ｎｍ〜１０ｎｍの範囲内の厚さを有する。更に、幾つかの実現例では、バリア層１４４０は、エッチング停止層１４２８を介して、拡散によって部分的に酸化し、これは、エッチング停止層１４２８が非常に薄い場合に生じる。更に他の実現例では、（図１４Ｂに示す）酸化の前にｐ型層１４４２を部分的にエッチングするステップは、省略される。すなわち、ｐ型層１４４２は、例えば、３〜１０ｎｍの厚さに十分に薄く形成してもよく、これにより、先に薄くする必要なく、層１４４２の露出された部分の全厚が酸化される。
【０１１４】
次に、図１４Ｄに示すように、上述したウェットエッチングプロセスを用いて、ｐ−ＡｌＧａＮ層１４４２の酸化された部分１４６２を除去することによって、デバイスアクセス領域内にエッチング停止層１４２８を露出させる。そして、図１４Ｅに示すように、マスク層１４２６を除去する。最後に、図１４Ｆに示すように、ゲート領域の両側にソースコンタクト１４２１及びドレインコンタクト１４２２のそれぞれを形成し、残留する露出されたエッチング停止層１４２８の上に絶縁層１４４４を形成し、ｐ型層１４４２上にゲート電極１４２３を形成する。幾つかの実現例では、ソースコンタクト１４２１及びドレインコンタクト１４２２をそれぞれ形成する前に、絶縁層１４４４を形成してもよい。図１４Ｄ〜図１４Ｆには示していないが、マスク層１４２６を除去する前に、デバイスアクセス領域内のエッチング停止層１４２８を除去し、最終的なデバイスにおいて、ｐ型層１４４２及びエッチング停止層１４２８が、デバイスのゲート領域（すなわち、ゲートの下）のみに存在し、ゲート領域の両側のデバイスアクセス領域に存在しないようにしてもよい。
【０１１５】
幾つかの実施形態を記述した。但し、ここに記述した技術及びデバイスの思想及び範囲から逸脱することなく、実施形態を様々に変更することができる。例えば、図１１Ｇ、図１２Ｆ、図１３及び図１４のＨＥＭＴデバイスについて示すＩＩＩ−Ｎ層構造及びゲート構造は、図１０に示すような双方向スイッチを形成するために用いることもできる。それぞれの具体例に示した特徴は、単独で若しくは互いに組み合わせて用いることができる。したがって、他の具体例も特許請求の範囲に含まれる。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１１Ｇ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【国際調査報告】
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