(57)【特許請求の範囲】
【請求項１】
基板中に一定間隔で配置され且つ相互間にチャンネルを介在させた状態で有する第１及び第２の領域と、前記基板から絶縁され且つ前記チャンネルの第１の部分の上方に位置するフローティングゲートと、前記基板から絶縁され、前記フローティングゲートから一定距離置いて前記第１の部分とは異なる前記チャンネルの第２の部分の上方に配置されたコントロールゲートとを有するタイプの、電気的に消去可能でプログラム可能なメモリセルを製造する方法において、
前記基板上に絶縁材料から成る第１の層を生成し、
絶縁材料から成る前記第１の層上にポリシリコンの第１の層を生成し、
ポリシリコンから成る前記第１の層の部分を選択的に除去してパターニングし、
ポリシリコンから成る前記第１のパターン層上に絶縁材料から成る第２の層を生成し、
絶縁材料から成る前記第２の層を部分的に選択的にマスキングして、ポリシリコンから成る前記第１の層の相当する領域である、前記フローティングゲートとして供することになる領域を決め、
絶縁材料から成る前記第２の層を異方性のエッチングで処理し、
絶縁材料から成る前記第２の層を等方性のエッチングで処理し、
ポリシリコンから成る前記第１の層を異方性のエッチングで処理して、ポリシリコンから成る前記第１の層から前記フローティングゲートを形成し、
ポリシリコンから成る前記第１の層の露出部分を酸化させてシャープなエッジを形成し、
絶縁材料から成る前記第２の層及びポリシリコンから成る前記第１の層の前記酸化露出部の表面に二酸化珪素を蒸着し、
蒸着された前記二酸化珪素の表面にポリシリコンから成る第２の層を蒸着し、
ポリシリコンから成る前記第２の層を異方性のエッチングで処理して前記コントロールゲートを形成する、
前記フローティングゲート及びコントロールゲートを製造する方法。
【請求項２】
請求項１記載の製造方法において、
絶縁材料から成る前記第１の層は二酸化珪素である製造方法。
【請求項３】
請求項２記載の製造方法において、
絶縁材料から成る前記第２の層は二酸化珪素である製造方法。
【請求項４】
請求項３記載の製造方法において、更に、
ポリシリコンから成る前記第１の層に異方性のエッチングを施した後で、絶縁材料から成る前記第２の層に対する選択的マスク部分のマスクを除去する工程を有する製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
（発明の分野）
本発明は、コントロールゲート及びフローティングゲートを有し、このコントロールゲート及びフローティングゲートは、そのフローティングゲートをコントロールゲート及び絶縁層に対して両方の横方向にて自己整列させた状態で横方向に離して一定間隔に配置される種類の電気的に消去可能でプログラム可能なスプリットゲート・メモリセルを製造する方法に関する。本発明は更に、そのような方法で製造されるセルに関する。
【０００２】
【従来の技術】
（発明の背景）
電気的に消去可能でプログラム可能なスプリットゲート・メモリセルは従来よく知られている。このセルの一つの種類として、半導体基板に第１及び第２の一定間隔離して配置した領域を有し、その間にチャンネルを持たせたものがある。フローティングゲートは基板から絶縁され、チャンネルの第１の部分の上方に置かれる。コントロールゲートは基板から絶縁され、フローティングゲートから一定間隔置いて配置され、チャンネルの第１の部分とは違って、第２の部分の上方に置かれる。かかるセルは米国特許第５，０２９，１３０号に例示されている。このような種類のセルを製造する方法も上記特許に開示されている。
【０００３】
【発明が解決しようとする課題】
このような電気的に消去可能でプログラム可能なメモリセルを信頼性高く且つ再現性良く製造するときの問題の１つは、両方の横方向において、フローティングゲートをコントロールゲートに、且つ、そのフローティングゲートを絶縁領域に整列（ａｌｉｇｎｍｅｎｔ）させることである。この整列は、それが正確に且つ精密に制御されることができるならば、セルの極限の大きさを制御でき、このセルが勿論、そのデバイスの密度及び降伏（ｙｉｅｌｄ）の極限値を決定することになる。
【０００４】
【課題を解決するための手段】
（発明の概要）
かくして、本発明においては、このような電気的に消去可能でプログラム可能なメモリセルを製造する方法は、基板上に絶縁材料の第１の層を形成するステップを有する。この絶縁材料から成る第１の層の表面には、ポリシリコンの第１の層が形成される。次いで、このポリシリコンの第１の層はパターン化され、選択的に領域が除去される。絶縁材料から成る第２の層が、ポリシリコンから成る第１の層の表面に形成される。この絶縁材料の第２の層は選択的にマスクされ、異方性をもって除去されて、フローティングゲートとなる、ポリシリコンから成る第１の層における相当する領域が定義される。この第２の絶縁材料から成る層は更に等方性のエッチングで処理される。このポリシリコンの第１の層は異方性のエッチングに付され、ポリシリコンの第１の層からフローティングゲートが形成される。このポリシリコンから成る第１の層の露出した部分は酸化されてシャープなエッジが形成される。次いで、二酸化珪素が、絶縁材料から成る第２の層の表面及びポリシリコンから成る第１の層の酸化露出部の表面に蒸着される。ポリシリコンの第２の層が、蒸着された二酸化珪素の表面に蒸着される。このポリシリコンの第２の層は異方性のエッチングで処理され、コントロールゲートに形成される。このようなメモリセルの構成により、そのコントロールゲート及びフローティングゲートは自己整列されることになる。
【０００５】
【発明の実施の形態】
（図面の詳細な説明）
以下、この発明の実施形態を図面に基づき説明する。
【０００６】
図１を参照すると、本発明の製造工程により製造された本発明に係るメモリセル１０の断面図が示されている。同図に示す如く、この大きさ及び工程の仕方は０．１８ミクロンによるプロセスを対象としている。本発明は、明らかにそのような工程に限定されるものではなく、他の処理で用いることもできる。
【０００７】
メモリセル１０は、典型的にはシリコンから作られた半導体基板１２を備える。この半導体基板１２には第１の領域１４及び第２の領域１６が形成され、さらにそれらの領域を分ける形でチャンネル領域１８が設けられている。典型的には、第１の領域１４はドレインであり、第２の領域はソースである。当然に、この領域１４及び１６に対する機能の割当は上述とは反対にすることができる。絶縁材料から成る第１の層２０が基板１２の表面に形成されている。この第１の層２０は、その典型的な絶縁材料として、二酸化珪素（ｓｉｌｉｃｏｎ  ｄｉｏｘｉｄｅ）が用いられ、約５０〜１００オングストロームの厚さを有する。フローティングゲート２２は、ポリシリコン（ｐｏｌｙｓｉｌｉｃｏｎ）から製造されており、絶縁材料で成る第１の層２０の表面に形成されている。このフローティングゲート２２は約３００〜５００オングストロームの厚さになっている。このため、フローティングゲート２２は前記基板１２とは絶縁されており、チャンネル１８の第１の部分の上方に位置している。このフローティングゲート２２は、基板１２の第２の領域の上まで広がっており、基板に対して静電容量的に結合している。さらに、ポリシリコンで作られたコントロールゲート２４がフローティングゲート２２から横方向に一定間隔離れて設けられ、絶縁材料から成る第１の層２０の表面に配されている。このため、コントロールゲート２４も同様に基板１２から絶縁されており、チャンネル１８の第２の部分の上方に位置している。このフローティングゲート２２及びコントロールゲート２４は互いに一定距離離れており、典型的な絶縁材料として二酸化珪素を用いる第２の層３２によって分離されている。
【０００８】
複製可能なメモリセル１０を高信頼性で製造するときの重要な問題の１つは、フローティングゲート２２に対するコントロールゲート２２の整列である。さらに、別の重要な問題は絶縁領域に対するフローティングゲート２２の両横方向における整列である。以下の説明で分かるように、本発明に係る方法に関連して、これらの重要な整列の問題は全て、自己整列（ｓｅｌｆ−ａｌｉｇｎｉｎｇ）の工程である本発明の方法を用いることにより解決することができる。前述したように、セル１０の動作は通常良く知られているところであり、本出願でも参照として挙げている米国特許第５，０２９，１３０号及び同第５，５７２，０５４号に述べられている。
【０００９】
このメモリセル１０を基板１２にアレイ状に形成する方法を実施するための最初の工程は、基板１２に分離領域４０を形成することである。この分離領域４０により、図２（１）に示す如く、メモリセル１０がある行（ｉ）にて１つのメモリセル１０を他のメモリセルから分離されている。しかし、この分離領域４０はビットライン方向には連続的になっていない。ワードライン方向に並列に走行する共通のソースライン１６を許容する列又はビットライン方向には不連続であり、以下にこれをより詳細に述べる。この共通のソースライン１６は同一の列（例えば、同一の列におけるメモリセル１０ｂ）を互いに分離する機能を有する。ライン２−２に沿った断面図を図２（２）に示す。この分離領域４０は周知のＬＯＣＯＳ工程又はシャロートレンチ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ）工程により製造することができる。本発明を説明するために、分離領域４０はシャロートレンチから成ることとする。
【００１０】
図３（１）に、本発明の方法に拠る次の工程で製造される基板の上面図を示す。この分離領域４０が形成された後、二酸化珪素から成る第１の層２０が基板１２の表面に形成される。この二酸化珪素から成る第１の層２０は熱酸化法により形成され、その厚さは約８０オングストロームになる。この後、ポリシリコンの第１の層２２が二酸化珪素の第１の層２０の表面に形成される。このポリシリコン層２２は減圧化学蒸着（ＬＰＣＶＤ）法により形成され、この結果、厚さが約５００オングストロームの層状になる。図３（２）及び（３）は、図３（１）のライン２−２及び３−３に沿ってそれぞれ破断されたときの断面図である。
【００１１】
図４（１）には、本発明の方法に拠る次の工程で製造される基板１２の上面図を示す。図４（１）上のライン２−２及び３−３に沿った破断された断面図は図４（２）及び（３）にそれぞれ示す。これによると、ポリシリコン２２がパターン化され、ワードライン方向において隣接メモリセル１０間で分離領域４０に並行な部分５０が除去される。したがって、フローティングゲート２２（ポリシリコン層２２から形成される）は、同一のワードラインにおいて隣接ビットライン（すなわち隣接する列（ｃｏｌｕｍｎ））における隣接フローティングゲート２２から分離される。このスロット５０は分離領域４０の幅よりも小さいか又は狭い幅を有する。これが保証となって、ミスアライメントが起こっても、第１のポリシリコン層２２が「行（ｒｏｗ）」方向における隣接分離領域４０間の領域に必ず収まっていることになる。
【００１２】
二酸化珪素から成る第２の層２６が全部の領域上に形成される。この結果を図５（１）に示し、この図のライン２−２及び３−３に沿ってみた断面図をそれぞれ図５（２）及び（３）に示す。この二酸化珪素の第２の層２６はＬＰＣＶＤ法により形成され、厚さが約２０００オングストロームの二酸化珪素の層になる。この二酸化珪素の第２の層２６はスロット５０に充填され、このスロットにより行方向においてフローティングゲート２２が分離される。スロット５０を絶縁層２６で充填することにより、フローティングゲート２２は行方向において分離領域５０に対して自己整列される。
【００１３】
フォトレジスト２８が適宜にその二酸化珪素の第２の層２６に塗布され、次いでマスキング及びパターニングされる。このフォトレジスト２８により、二酸化珪素から成る第２の層２６の部分が選択的にマスクされる。この状態を図６（１）に示し、その図のライン２−２に沿ってみた断面図を図６（２）に示す。このフォトレジスト２８はワードライン方向に並行なストライプ状に残り、分離領域４０の間を横断する部分と分離領域４０間の前記領域の上の部分とを有して、第２の層２６及び第１の層２２における領域が決められ、そのように定義される第１の層２２におけるポリシリコンの領域がフローティングゲート２２を形成することになる。
【００１４】
この二酸化珪素の第２の層２６は異方性のエッチングで処理される。この異方性エッチングは二酸化珪素の第２の層２６を通って、ポリシリコンの第１の層２２まで進行する。この様子を図７に示すが、この図は、かかる異方性エッチングの後で図６（１）のライン２−２に沿ってみた断面図に相当する。この結果、二酸化珪素から成る内部接続された第２の層２６の行ができ、その中では、酸化層２６は各行内では連続し且つ内部接続されているが、酸化層２６の行同士に関しては互いに分離されている。
【００１５】
この二酸化珪素の第２の層２６が異方性のエッチングで処理された後、この二酸化珪素の第２の層２６は次いで等方性のエッチングで処理される。この二酸化珪素の第２の層２６を等方性のエッチングに付すことで、ポリシリコンから成る第１の層２２の別の部分が露出される。この様子を図８に示すが、これは異方性のエッチング及び等方性のエッチングを施した後の図６（１）のライン２−２に沿ってみた断面図に相当する。この等方性のエッチングにより、二酸化珪素の第２の層２６が部分的にフォトレジスト２８の下まで除去されることになり、フォトレジスタが張り出した状態になる。
【００１６】
同一のフォトレジスト２８を用いて、ポリシリコン層２２が異方性のエッチングで処理され、その後、フォトレジスト２８が除去される。この結果、エッチングされずに残る、ポリシリコン層２２から成る第１の層２２の領域はフローティングゲートを形成する。この状態を図９（１）に大きく誇張して示し、同図のライン２−２及び３−３に沿ってみた断面図をそれぞれ図９（２）及び（３）に示す。
【００１７】
図９（２）から分かるように、等方性のエッチング工程によって、第１の層２２が一部、第２の絶縁材料層により覆われてはおらず、露出している。この第１の層２２は次いで酸化される。この酸化は、図９（１）に示す構造体を、低温（例えば摂氏８００〜９００度）に保たれた希釈蒸気酸素の雰囲気中に、ポリシリコンの露出した第１の層２２から二酸化珪素２７が約５０〜７０オングストローム、成長するに十分な時間、曝すことで行なわれる。このポリシリコン層２２の露出部分が酸化することで、そのポリシリコン層２２の露出部分が二酸化珪素２７に変換させられる。さらに、このポリシリコン層２２の露出部分２７は、ポリシリコン層２２の非露出部分を残すので、これがシャープなエッジ２９を形成する。この状態を図１０に示し、その中には、図９（１）のライン２−２に沿ってみた断面図の一部が示されている。以下では、一部のみ、すなわち、単独のメモリセル１０が何ら表されていなくても、そのメモリセルが図面には示されているものとする。
【００１８】
次いで、二酸化珪素３０が絶縁材料の第２の層２６、酸化されたフローティングゲート２２の露出部分２７、及び絶縁材料から成る第１の層２０の上方にかけて蒸着される。絶縁材料の第２の層２６、フローティングゲート２２の露出部分２７、及び絶縁材料の第１の層２０は全て同じ材料、すなわち二酸化珪素であるが、この結果として形成された構造体は図１１に示すものとなり、「異なる」層状になる。同図は、これを説明する目的のみに供するように示してある。蒸着の量及び図１１に示す構造体を生成する時間は、二酸化珪素３０を約７０〜１５０オングストローム、蒸着させるに十分な時間量の間であり、およそ摂氏８００度である。
【００１９】
次いで、図１１に示す構造体の表面にポリシリコンから成る第２の層２４が蒸着される。この第２の層２４はＬＰＣＶＤ法により形成される。その結果、このポリシリコンの第２の層２４により、絶縁材料から成る第１の層２０のみならず、二酸化珪素の層３０も覆われる。このようにして生じた構造体を図１２に示す。このポリシリコンの第２の層２４は次いで異方性のエッチングに付される。この第２の層２４は、二酸化珪素の層３０の上部に直接、蒸着された部分が全て除去されるまでエッチングされる。これにより残るのは側壁２４、すなわちスペーサ２４であり、図１３に示す如くコントロールゲート２４が形成される。この異方性エッチングにより二酸化珪素の層３０の両側に当接してスペーサ、すなわちコントロールゲート２４が形成されるので、スペーサ２４、すなわちコントロールゲート２４の一方が引き続いて除去される。このため、各行内で、コントロールゲート２４はポリシリコン層２４に内部接続されるが、この内部接続されたポリシリコン層２４は、行が異なれば互いに分離されている。そこで、フローティングゲート２２は列、すなわちビットライン方向においてコントロールゲート２４に自己整列される。このフローティングゲート２２のコントロールゲート２４に対する自己整列により、列、すなわちビットライン方向における、フローティングゲート２２の分離領域５０´に対する自己整列もなされる。
【００２０】
ボロンから成る最初の打込み（ｉｍｐｌａｎｔ）は構造体全体に対してなされる。共通の導体ライン１６が露出している場所、すなわち、絶縁材料の第２の層２６及び第１のポリシリコンの第１の層２２が除去されている領域においては、かかる打込みは、二酸化珪素の第２の層２６及びポリシリコンの第１の層２２が未だ残っている領域（ここでの打込みは殆ど表面に近い深さ領域）よりも十分に深く（約２０００〜３０００オングストローム）なされる。このように深く打込むことで同一の列において隣接したメモリセル１０間の突き抜け現象を抑制することができる。さらに、別の打込みを共通のソース領域１６のみに対して行なう。最後に、さらに別の打込みを共通のソース領域１６とドレイン領域１４に対して行なう。このように打込み工程も自己整合の工程として行なわれる。
【００２１】
上述から分かるように、本発明に係る製造方法を用いると、コントロールゲート２４のサイズはその層２４の厚さによって決定され、同一のソース領域１６を共有するメモリセル１０のサイズは互いのミラーイメージの関係になる。さらに、図１３に示す構造体から分かるように、コントロールゲート２４はフローティングゲート２２に被さる部分を有する必要性は無くなる。このため、コントロールゲート２４はフローティングゲート２２に対して単に隣接し且つ一定距離離れた位置することができる。当然に、図８における等方性のエッチング工程及び図１１における二酸化珪素の蒸着工程に依っては、メモリセル１０は、コントロールゲート２４がフローティングゲート２２に被さる部分を有した構造体として形成することができる。このような構造はつまり、米国特許第５，０２９，１３０号で開示された構造に類似することになる。
【００２２】
【発明の効果】
以上説明したように、本発明によって、電気的に消去可能でプログラム可能なメモリセルにおいてフローティングゲートをコントロールゲート及び絶縁領域に自己整列させる方法、及び、その方法により製造されたセルが提供される。
【図面の簡単な説明】
【図１】  図１は、本発明の方法に拠って製造される電気的に消去可能でプログラム可能なメモリセルの断面図である。
【図２】  図２は、半導体基板に、図１に示した種類のメモリセルアレイを製造する方法における工程を表す図である。
【図３】  図３は、かかるメモリセルアレイを半導体基板に製造する方法における工程を表す図である。
【図４】  図４は、かかるメモリセルアレイを半導体基板に製造する方法における工程を表す図である。
【図５】  図５は、かかるメモリセルアレイを半導体基板に製造する方法における工程を表す図である。
【図６】  図６は、かかるメモリセルアレイを半導体基板に製造する方法における工程を表す図である。
【図７】  図７は、かかるメモリセルアレイを半導体基板に製造する方法における工程を表す図である。
【図８】  図８は、かかるメモリセルアレイを半導体基板に製造する方法における工程を表す図である。
【図９】  図９は、かかるメモリセルアレイを半導体基板に製造する方法における工程を表す図である。
【図１０】  図１０は、かかるメモリセルアレイを半導体基板に製造する方法における工程を表す図である。
【図１１】  図１１は、かかるメモリセルアレイを半導体基板に製造する方法における工程を表す図である。
【図１２】  図１２は、かかるメモリセルアレイを半導体基板に製造する方法における工程を表す図である。
【図１３】  図１３は、かかるメモリセルアレイを半導体基板に製造する方法における工程を表す図である。
【図１４】  図１４は、かかるメモリセルアレイを半導体基板に製造する方法における工程を表す図である。
【図１５】  図１５は、かかるメモリセルアレイを半導体基板に製造する方法における工程を表す図である。
【符号の説明】
１０  メモリセル
１２  半導体基板
１４  ドレイン
１６  ソース
１８  チャンネル領域
２０  絶縁材料の第１の層
２２  フローティングゲート
２４  コントロールゲート
２６  二酸化珪素の第２の層
３２  絶縁材料の第２の層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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