(57)【要約】  レシーバの受信ピンに結合された送信ピンを駆動するトランスミッタを含むデュアルデータレートインターフェースが提供される。レシーバは、その受信ピンをフェッチクロックのサイクルとともに駆動する。トランスミッタは、送信ピンを介してビットをレシーバへ送信することによって、フェッチクロックの各エッジに応答する。
2017531942.tif 000002
【特許請求の範囲】
【請求項１】
集積回路用のデュアルデータレートインターフェースであって、
送信ピンと、
前記送信ピン上で受信された第1のフェッチクロック遷移を記憶するように構成された第1のメモリであって、前記第1のフェッチクロック遷移が、複数の第1のデータビットに対応し、前記第1のメモリが、各第1のフェッチクロック遷移をバイナリ状態として記憶するようにさらに構成される、第1のメモリと、
前記送信ピン上での前記対応する第1のフェッチクロック遷移の受信に応答して、各第1のデータビットを前記送信ピンを介して駆動するように構成された第1のタイミング/制御回路であって、前記対応する第1のフェッチクロック遷移に対して前記メモリに記憶された前記バイナリ状態に応答して、前記送信ピンにとっての電圧を復元するようにさらに構成される、第1のタイミング/制御回路と
を備えるデュアルデータレートインターフェース。
【請求項２】
前記送信ピンに結合された第1の入力バッファであって、前記送信ピン上で受信された各第1のフェッチクロック遷移を、前記第1のタイミング/制御回路へ駆動するように構成される、第1の入力バッファ
をさらに備える、請求項1に記載のデュアルデータレートインターフェース。
【請求項３】
前記複数の第1のデータビットを記憶するように構成された第1のシフトレジスタであって、前記第1のタイミング/制御回路が、前記送信ピン上での前記対応する第1のフェッチクロック遷移の前記受信に応答して、前記第1のシフトレジスタから各第1のデータビットをシフトアウトするようにさらに構成される、第1のシフトレジスタ
をさらに備える、請求項1に記載のデュアルデータレートインターフェース。
【請求項４】
前記第1のメモリがラッチを備える、請求項1に記載のデュアルデータレートインターフェース。
【請求項５】
前記第1のメモリに記憶された前記バイナリ状態と、各第1のデータビットとの間で選択するように構成された、マルチプレクサをさらに備える、請求項1に記載のデュアルデータレートインターフェース。
【請求項６】
前記マルチプレクサからの出力信号を用いて前記送信ピンを駆動するように構成された、第1の出力バッファをさらに備える、請求項5に記載のデュアルデータレートインターフェース。
【請求項７】
受信ピンと、
前記送信ピンを介して送信される第2のフェッチクロック遷移を記憶するように構成された第2のメモリであって、各第2のフェッチクロック遷移をバイナリ状態として記憶するようにさらに構成される、第2のメモリと、
第2のタイミング/制御モジュールとをさらに備え、前記第2のタイミング/制御モジュールが、前記第2のフェッチクロック遷移を系列の中で送信するように構成され、前記第2のタイミング/制御モジュールは、前記デュアルデータレートインターフェースがデータフレームの中の第2のデータビットを前記受信ピンを介して受信する準備ができているという決定に応答して、各第2のフェッチクロック遷移を前記系列の中で前記受信ピンを介して送信するようにさらに構成され、前記第2のタイミング/制御モジュールが、前記系列の中で前記第2のフェッチクロック遷移のうちの先行する遷移に対して前記第2のメモリに記憶された前記バイナリ状態の対の一方であるバイナリ値に、前記系列の中で各第2のフェッチクロック遷移を駆動するようにさらに構成される、
請求項1に記載のデュアルデータレートインターフェース。
【請求項８】
前記第2のタイミング/制御モジュールが、前記受信ピンを介して受信された各第2のデータビットをサンプリングし、前記サンプリングされた第2のデータビットを第2のシフトレジスタの中にロードするようにさらに構成される、請求項7に記載のデュアルデータレートインターフェース。
【請求項９】
前記第2のメモリがラッチを備える、請求項7に記載のデュアルデータレートインターフェース。
【請求項１０】
システムオンチップ(SoC)に含まれる、請求項7に記載のデュアルデータレートインターフェース。
【請求項１１】
前記SoCが、セルラーフォン、スマートフォン、携帯情報端末、タブレットコンピュータ、ラップトップコンピュータ、デジタルカメラ、およびハンドヘルドゲーミングデバイスからなるグループの中から選択されるシステムに含まれる、請求項10に記載のデュアルデータレートインターフェース。
【請求項１２】
通信の方法であって、
レシーバをトランスミッタに結合するバスを、フェッチクロックの前のエッジに対して使用された前記バスにとっての前のバイナリ電圧状態の対の一方である、現在のバイナリ電圧状態に駆動することによって、前記フェッチクロックの現在のエッジを前記トランスミッタへ駆動するステップと、
前記レシーバにおいて、前記フェッチクロックの前記現在のエッジを駆動した後、かつ前記フェッチクロックの後続のエッジを駆動する前に、現在のデータビットを前記トランスミッタから前記バスを介して受信するステップと、
前記現在のバイナリ電圧状態の対の一方である、後続のバイナリ電圧状態に前記バスを駆動することによって、前記フェッチクロックの前記後続のエッジを前記トランスミッタへ駆動するステップと、
前記レシーバにおいて、前記フェッチクロックの前記後続のエッジを駆動した後、後続のデータビットを前記トランスミッタから前記バスを介して受信するステップと
を備える方法。
【請求項１３】
前記レシーバを前記トランスミッタに結合するバスを駆動することによって前記フェッチクロックの前記現在のエッジを駆動するステップが、前記レシーバ上の受信ピンを前記トランスミッタ上の送信ピンに結合する一線式バスを駆動するステップを備える、請求項12に記載の方法。
【請求項１４】
前記レシーバを前記トランスミッタに結合するバスを駆動することによって前記フェッチクロックの前記現在のエッジを駆動するステップが、単一の集積回路内のバスを駆動するステップを備える、請求項12に記載の方法。
【請求項１５】
前記レシーバを前記トランスミッタに結合するバスを駆動することによって前記フェッチクロックの前記現在のエッジを駆動するステップが、第1の集積回路を第2の集積回路に結合するバスを駆動するステップを備える、請求項12に記載の方法。
【請求項１６】
通信の方法であって、
トランスミッタ上の送信ピンをレシーバ上の受信ピンに結合するバスにとってのバス電圧のバイナリ遷移の系列に対して、前記系列の中の前記バス電圧の各バイナリ遷移の検出に応答して、ビットの系列の中の連続するビットを前記送信ピンを介して、前記受信ピンへ送信するステップと、
各ビット送信の後、前記バス電圧の前記バイナリ遷移のうちの先行する遷移にとってのバイナリ状態に、前記バス電圧を復元するステップと
を備える方法。
【請求項１７】
ビットの前記系列がフレームを備える、請求項16に記載の方法。
【請求項１８】
前記フレームを送信する前に、前記バス電圧を放電するステップをさらに備える、請求項17に記載の方法。
【請求項１９】
集積回路であって、
送信ピンと、
前記送信ピン上で受信されたフェッチクロック遷移を記憶するように構成されたメモリであって、前記フェッチクロック遷移が、複数のデータビットに対応し、前記メモリが、各フェッチクロック遷移をバイナリ状態として記憶するようにさらに構成される、メモリと、
前記送信ピンを介した前記フェッチクロック遷移の連続する1の受信に応答して、データフレームの連続するビットをシフトアウトするための、かつ前記メモリから取り出される先行するフェッチクロック遷移にとっての前記バイナリ状態に応答した連続する各ビット送信の後、前記送信ピンにとってのバイナリ電圧状態を復元するための手段と
を備える集積回路。
【請求項２０】
前記メモリがラッチを備える、請求項19に記載の集積回路。
【請求項２１】
前記複数のデータビットを記憶するように構成されたシフトレジスタをさらに備え、前記手段が、前記送信ピン上での対応するフェッチクロック遷移の前記受信に応答して、第1のシフトレジスタから各第1のデータビットをシフトアウトするようにさらに構成される、請求項19に記載の集積回路。
【請求項２２】
前記集積回路が、セルラーフォン、スマートフォン、携帯情報端末、タブレットコンピュータ、ラップトップコンピュータ、デジタルカメラ、およびハンドヘルドゲーミングデバイスからなるグループから選択されるシステムに含まれる、請求項21に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、2015年9月24日に出願された米国非仮特許出願第14/864,586号の利益を主張し、それは2014年10月3日に出願された米国仮特許出願第62/059,798号の利益を主張し、それらの両方は全体が参照により本明細書に組み込まれる。
【０００２】
本出願は、データ通信に関し、より詳細には、ビルトインフロー制御を用いたデュアルデータレート通信に関する。
【背景技術】
【０００３】
従来のマイクロプロセッサは、一般に、他のエンティティと通信するためにユニバーサル非同期レシーバ/トランスミッタ(UART:Universal Asynchronous Receiver/Transmitter)インターフェースを含む。UARTインターフェースは、送信ピン(TX)、受信ピン(RX)、送信要求(RTS:Request to Send)ピン、および送信可(CTS:Clear to Send)ピンを必要とする。UARTインターフェースは、ビットレートの16倍であるオーバーサンプリングクロックを使用する。そのため、受信される各ビットは、16個のサンプルによって表される。UART送信は、非常に簡単であり、バイナリ1を送るために、送信側UARTインターフェースは、16サイクルのそのオーバーサンプリングクロックによって決定されるようなビット期間の持続時間の間、そのTXピンを電源電圧VDDに駆動する。受信側UARTインターフェースは、それ自体のオーバーサンプリングクロックを使用して、そのビット期間をカウントする。バイナリ0の送信はちょうど対の一方(complement)であり、送信側UARTインターフェースは、適切な回数だけ回帰するそのオーバーサンプリングクロックによって決定されるようなビット期間の持続時間の間、その送信ピンを接地する。UARTインターフェースは、フロー制御のために送信要求(RTS)ピンおよび送信可(CTS)ピンを使用する。詳細には、受信側UARTインターフェースは、送信側UARTインターフェースにおいてそのCTSピン上で受信される電源電圧VDDに、そのRTSピンをアサートすることによって、データを受信する準備ができていることを示す。そのため、送信側UARTインターフェースは、そのCTSピン上の電圧がアサートされたのを認識すると送信するだけである。結果として生じるデータ送信は、8ビットのフレームをなす。
【０００４】
UARTインターフェースは単純かつ比較的頑強であるが、そのオーバーサンプリングクロックは、そこでUARTインターフェースがデータを送信または受信しているかどうかにかかわらず発振しなければならないので、大幅な電力を消費する。さらに、UARTのフレームサイズは8ビットに固定される。フレームサイズが増大する場合、(トランスミッタのクロックをレシーバのクロックと十分に位置合わせさせ続けることに関して)オーバーサンプリングクロックにおけるタイミング要件はますます厳しくなる。したがって、当技術分野では、オーバーサンプリングクロックを使用することなくフレキシブルなフレーム長に対応する、低電力同期データインターフェースのニーズがある。
【発明の概要】
【課題を解決するための手段】
【０００５】
オーバーサンプリングクロックの必要をなくすデュアルデータレートインターフェースが提供される。インターフェースによって送信されるとき、フレームは、トランスミッタがその送信ピンを接地へのローにプルし、その送信ピンを解放する、初期フラグシンボルとともに始まり、その後、送信ピンは電源電圧VDDに戻して弱くプルされる。送信ピンは、回路板トレースなどの伝送線路(バス)を通じてレシーバ上の受信側ピンに結合する。それに応答して、レシーバは、その受信ピンを接地へのローに放電し、それは、レシーバがフレームの最初のビットを受信する準備ができていることを示す。トランスミッタは、次いで、ビットを送信し、その前のロー状態にバスを解放する。後続のビットごとに、レシーバは、先行するビットの送信をトリガするためにレシーバによって使用されるような相補的なバイナリ状態に、バスを遷移させる。レシーバがバスを放電することによってフレームの中の前のビットの送信をトリガしていた場合、レシーバは、現在のビットの送信をトリガするために、電源電圧VDDへのハイにバスをそのように駆動する。反対に、レシーバがバスを電源電圧VDDに駆動することによってフレームの中の前のビットの送信をトリガしていた場合、レシーバは、バスを接地まで放電することによってフレームの中の現在のビットの送信をトリガする。レシーバによる各バス遷移は、レシーバフェッチクロックの立上りエッジ(レシーバが電源電圧へのハイにバスを遷移させる場合)、またはレシーバフェッチクロックの立下りエッジ(レシーバが接地へのローにバスを遷移させる場合)のいずれかを備えるものとそのように見なされ得る。トランスミッタは、レシーバフェッチクロックのエッジ遷移に応答してフレームの現在のビットを単に送信する。このようにして、フロー制御は、トランスミッタの送信ピンとレシーバ上の対応する受信ピンとの間の単一のワイヤバスに「ビルトイン」される。
【図面の簡単な説明】
【０００６】
【図１】それぞれが本明細書で開示するようなデュアルデータレートインターフェースを有する1対の集積回路を含むシステムのブロック図である。
【図２Ａ】図1のシステムにおけるトランスミッタごとのデフォルトのバス状態のためのタイミング図である。
【図２Ｂ】フレーム送信中の、図2Aのバスのためのタイミング図である。
【図２Ｃ】レシーバが送信の準備ができていない期間を含む、図2Aのバスのためのタイミング図である。
【図３】図2Bのバス、およびレシーバにおけるフェッチクロックの対応する遅延したバージョンのための、より詳細なタイミング図である。
【図４】本開示の一態様によるデュアルデータレートインターフェースにおけるトランスミッタおよびレシーバのための、より詳細なブロック図である。
【図５】本開示の一態様によるデュアルデータレートインターフェースを有する集積回路を含むシステムの図である。
【図６】本開示の一態様によるデュアルデータレートインターフェースにおけるレシーバにとっての動作の方法のためのフローチャートである。
【発明を実施するための形態】
【０００７】
本開示の態様およびそれらの利点は、以下の詳細な説明を参照することによって最も良く理解される。同様の参照番号が、図のうちの1つまたは複数に示された同様の要素を識別するために使用されることを諒解されたい。
【０００８】
オーバーサンプリングクロックを必要としない集積回路非同期デュアルデータレートデータインターフェースが提供される。インターフェースは、第1のピンを介してデータを送るためのトランスミッタ、および同様に、第2のピンを介してデータを受信するためのレシーバを含む。ビルトインフロー制御のため、インターフェースは、従来のUARTインターフェースによって使用されるRTSピンやCTSピンなどの追加のピンを必要としない。これらのインターフェースは、単一の集積回路内または別個の集積回路内にあってよい。次に図面を参照すると、例示的なシステム100が図1に示される。集積回路(デバイスA)は、デュアルデータレートインターフェース105を含む。同様に、別の集積回路(デバイスB)は、対応するデュアルデータレートインターフェース105を含む。各インターフェース105は、送信ピン125を通じて送信するトランスミッタ110、および受信ピン130を通じて受信するレシーバ115を含む。二線式全二重リンク135は、インターフェースの各々の送信ピン125を、インターフェースのうちの残りの1つの受信ピン130に結合する。本明細書で使用する「ピン」は、集積回路が回路板上のリードまたは他の適切な伝送線路を結合するために使用する、パッドまたは実際のピンなどの構造を包含すべき総称語である。リンク135において、ワイヤまたはトレース140は、デバイスA用の送信ピン125からデバイスB用の受信ピン130までの間を結合する。同様に、リンク135は、デバイスB用の送信ピン125からデバイスA用の受信ピン130までの間を結合するための別のワイヤまたはトレース140を含む。各ワイヤ140は、バス140として示されることもある。
【０００９】
単に二線式リンク135を使用して組み込まれたフロー制御を提供するために、各トランスミッタ110は、対応するレシーバ115からのフェッチクロックに応答して単に送信する。二線式リンク135における各ワイヤのレディ状態またはアイドルバス状態は、図2Aに示すような論理ハイ(電源電圧VDDを有する)である。このアイドル状態は、図1のレシーバ115がデータのフレームを受信する準備ができていることをシグナリングする。フレーム送信を始めるために、図1のトランスミッタ110は、その送信ピン125に結合されたバス140を図2Bに示すような接地へのローに放電し、次いで、初期フラグ期間200を越えて、バス140をそのデフォルトのハイ状態に戻す。初期フラグ期間200の持続時間は、あらかじめレシーバ115およびトランスミッタ110によって合意されてよい。たとえば、各レシーバ115およびトランスミッタ110は、初期フラグ期間200の持続時間などの様々なパラメータを記憶する構成メモリ(図示せず)を含み得る。トランスミッタ110は、次いで、図2Bにも示すフェッチクロック205のエッジを用いてレシーバ115がバス140を駆動することに従って、後に続くフレームのビットの送信に進み得る。初期フラグ期間200の持続時間のように、フレームサイズは、対応する構成メモリ(図示せず)の構成などを通じて、あらかじめ各トランスミッタ110および対応するレシーバ115によって合意される。図2Bのフェッチクロック205の場合、フレームサイズは8ビット(データビットD0〜D7)であり、パリティビット(PB)およびストップビット(SB)が後続する。バス140のデフォルトの状態が論理ハイであるので、レシーバ115は、バス140をローにプルすることによって、フェッチクロック205の最初の立下りエッジ210を送信する。フェッチクロック205のこの最初の立下りエッジ210に応答して、トランスミッタ110は初期ビットD0を送り、初期ビットD0は、そのデータ値に応じて論理ハイ信号または論理ロー信号のいずれかであり得る。初期ビットD0は、(残りのビットと同様に)そのバイナリ値に応じて論理ローまたは論理ハイのいずれかであり得るので、クロスハッチされた列としてそのように図示される。初期ビットD0が終結すると、トランスミッタ110は、先行するクロックエッジ210によって確立された、この例では論理ローである(接地まで放電された)バイナリ状態にバス140を戻す。
【００１０】
後続の各フェッチクロックエッジは、先行するフェッチクロックエッジのバイナリの対の一方である。たとえば、初期フェッチクロックエッジ210が立下りエッジであるので、後続のフェッチクロックエッジ215は立上りエッジである。それに応答して、トランスミッタ110は、データビットD1を送信し、立上りクロックエッジ215によって確立された論理ハイ(電源電圧VDD)状態にバス140を戻す。このようにして、レシーバ115は、先行するエッジが立下りエッジであった場合、フェッチクロック205にとっての立上りエッジを送信することによって、フレームの中の後続の各ビットに対して準備ができていることをシグナリングする。反対に、レシーバ115は、先行するエッジが立上りエッジであった場合、フェッチクロック205にとっての立下りエッジを送信することによって、フレームの中の後続の各ビットに対して準備ができていることをシグナリングする。データビット送信ごとに、トランスミッタ110は、前のフェッチクロックエッジによって決定されるようなその元の状態にバス140を戻すことによって送信を終える。初期ビットD0が立下りエッジ210に応答しているので、トランスミッタ110は、初期ビットD0が送信された後、バス140を接地に戻してリセットする。同様に、ビットD1がフェッチクロック205の立上りエッジ215に応答しているので、トランスミッタ110は、ビットD1が送信された後、バス140を電源電圧VDDにリセットする。
【００１１】
各ビット送信の後、レシーバ115は、バス140を介して適切なフェッチクロックエッジを送信することによって、後続のビットを受信する準備ができていることを示す。このようにして、レシーバ115は、次のビットに対して準備ができていることを示すために、バス140の状態を変化させ続ける。トランスミッタ110は、次いで、対応するビットを送信し、現在のビット送信を開始するためにレシーバ115によって設定された状態にバス140を戻す。レシーバ115がバス140をハイまたはローのいずれかに回帰させる回数は、フレームの中のビット数に応じて決まる-フレームサイズはあらかじめトランスミッタ110とレシーバ115の両方に知られている。図2Bにおいて、フレームサイズは8ビットであり、そのため、レシーバ115はバス140をローおよびハイに4回だけ回帰させる(バスの8つのバイナリ遷移)。各ビットは、レシーバ115がバス140を相補的なバイナリ状態に遷移させるときのみ送信される。
【００１２】
レシーバ115が前のビットの送信をトリガするために使用されたそのバイナリ状態からの相補的なバイナリ状態にバス140を遷移させる場合、トランスミッタ110が1ビットを単に送ることができるので、フロー制御がバス140上で固有であることが諒解されよう。フェッチクロック205の前の立下りエッジによってバス140がローに回帰されていた場合、レシーバ115は、フェッチクロック205にとっての立上りエッジを形成するようにバス140をハイに回帰させることによって、次のビットを受信する準備ができていることをシグナリングする。反対に、フェッチクロック205にとっての先行する立上りエッジによってバス140がハイに回帰されていた場合、レシーバ115は、フェッチクロック205にとっての立下りエッジを形成するようにバス140をローに回帰させることによって、後続のビットを受信する準備ができていることをシグナリングする。送信が「ボーレート非依存」であることに留意されたい。たとえば、レシーバ115は、ビジーでありフレームの中の後続のビットを処理できない場合、バス140をその相補的な状態にトグルする前に、準備ができるまで単に遅延してよい。レシーバ115によるその相補的な状態へのバス140のトグリングに応答してトランスミッタ110がフレームの中の後続の各ビットを単に送信するので、そのような遅延はトランスミッタ110にとって問題でない。レシーバ115に十分な処理時間を許容するためにビット間で起こり得る可変の遅延に加えて、レシーバ115はまた、図2Cに示すようにバス140を接地へのローにプルすることによって、トランスミッタ110が初期フラグ200を送信することさえ防ぐことができる。このようにしてレシーバ115がバス140を放電させ続ける限り、レシーバ115は、フレームに対して準備ができていないことをトランスミッタ110にシグナリングする。したがって、トランスミッタ110は、レシーバ115がバス140を接地させ続ける間、初期フラグ200を使用してフレーム送信を始めることができない。レシーバ115は、フレームを受信する準備ができているとき、そのデフォルト(アイドル)のハイ状態にバス140を戻す。
【００１３】
フェッチクロックにとっての立上りおよび立下りエッジのセット305、315、および325に関する、レシーバ115におけるデータの受信は、図3を参照するとより良く理解され得る。トランスミッタ110から受信されたビットをサンプリングするために、レシーバ115は、バス140にとってのバイナリ状態の遅延したバージョンであるサンプリングクロック300を生成し得る。レシーバ115は、バス140の対応する立上りおよび立下りエッジに対して、サンプリングクロック300を時間遅延T6だけ遅延させ得る。フェッチクロックにとっての各立上りまたは立下りエッジは、完了させるための時間T1(バス140にとっての電源電圧VDDから接地への放電のために、または接地から電源電圧VDDへの帯電のために必要とされる時間T1)と、それに後続する、各フェッチクロック遷移305の後にバス140にとっての電圧が整定することを可能にするための整定時間T2とを必要とする。トランスミッタ駆動ウィンドウが、各フェッチクロック遷移(時間T1)と整定時間T2との組合せに後続する。各トランスミッタ駆動ウィンドウの中で、トランスミッタ110は、バス140をハイに帯電すること(バイナリ1を送信するために)、またはバス140をローに放電すること(バイナリ0を送信するために)のいずれかによって、対応するデータビットを送信する。各トランスミッタ駆動ウィンドウが完了すると、トランスミッタ110は、いずれにしても前のフェッチクロック遷移305から帰着した際にバス140がそうであった、バイナリ状態にバス140を戻す。
【００１４】
図3において、初期フェッチクロック遷移305はバス140をローにプルした(フェッチクロックにとっての立下りエッジ)。トランスミッタ110は、次いで、対応するデータビットを初期駆動ウィンドウ310の中で送信する。したがって、初期駆動ウィンドウ310がバイナリ0を送信するために使用された場合、トランスミッタ110は、初期フェッチクロック遷移305に続いて単にバス140を放電されたままにしてよい。図3において、トランスミッタ110は、初期駆動ウィンドウ310を使用してバイナリ1を送信し、そのため、バス140は、初期駆動ウィンドウ310の間に電源電圧VDDへのハイに遷移された。初期駆動ウィンドウ310の中の(初期フェッチクロック遷移305と類似する)このバス遷移は、立上り時間T1を必要とする。レシーバ115は、次いで、初期フェッチクロック遷移305も立下りエッジであったので、サンプリングクロック300にとっての立下りエッジに応答して、初期駆動ウィンドウの中でバス140にとってのバイナリ状態をサンプリングする。初期駆動ウィンドウ310に続いて、トランスミッタ110は、フェッチクロックの初期フェッチクロック遷移305によって確立されるようなその接地状態にバス140を戻す。この遷移は、立下り時間T1と、それに後続する別の整定時間T2とを要する。可変のサイクル伸長時間T5が、次いで、満了し得る。サイクル伸長時間T5の持続時間は、レシーバ115が別のビットを受信する準備ができたときによって決まる。
【００１５】
レシーバ115は、別のビットを受信する準備ができたとき、フェッチクロックにとっての最初の立上りエッジ315をトリガする。立上りエッジ315は、完了させるための立上り時間T1と、それに後続する別の整定時間T2とを必要とし、その後、トランスミッタ110は第2の駆動ウィンドウ320の中で送信し得る。この例では、トランスミッタ110が第2の駆動ウィンドウ320の間にバス140を接地まで放電するように、トランスミッタ110はバイナリ0を第2の駆動ウィンドウ320の中で送信する。レシーバ115は、次いで、サンプリングクロック300にとっての立上りエッジに従って、バス140にとってのこのバイナリ0状態をサンプリングする。各サンプリングウィンドウ310および320において、十分なセットアップ時間T3および十分なホールド時間T4があるように、レシーバ115のためのサンプリング時間遅延T6が時間設定されるべきである。
【００１６】
バス140にとってのサイクル時間(たとえば、第1のフェッチクロック遷移305から第2のフェッチクロック遷移315までの時間)は、2*(T1+T2+T1+T3+T4+T1+T2+T5)=6T1+4T2+2*(T3+T4+T5)に等しい。各フェッチクロック遷移に応答して1ビットが送信されるので、したがって、データレートは1/(3T1+2T2+T3+T4+T5)である。結果として生じるデータ伝送速度は、変数T1〜T5によって決まる。バスの立上り時間および立下り時間T1に対する非常に控えめな推定値は1nsである。同様に、バス整定時間T2に対する非常に控えめな推定値は1nsである。バスセットアップ時間T3およびバスセットアップ時間T4が両方とも2nsでありサイクル伸長時間T5が5nsであると仮定する場合、データ伝送レートは71.4Mbpsになる。そのようなデータレートが、バス整定時間および立上り時間に対する適正に控えめな推定値を伴うことに留意されたい。したがって、かなり速いデータレートが実際には実現され得る。その上、もし二線式バス135が相互接続部を集積回路パッケージ(または、完全に単一の集積回路内の導体)の中に備えるなら、そのような整定時間は数十ピコ秒以下に見積もられてよい。
【００１７】
例示的なトランスミッタ110およびレシーバ115が図4に示される。トランスミッタ110に関して、システムバス435は、最初にレシーババッファ440に記憶され得る、送信されるべきデータフレームを供給する。レシーババッファ440から、データフレームは、タイミング/制御回路460の制御下で、並直列シフトレジスタ455の中へ連続的にシフトされる。タイミング/制御回路460は、入力バッファ410上で受信されるような、レシーバ115からのフェッチクロック遷移305(図3)によって決定されるようなバス140の状態を監視する。各フェッチクロック遷移の後、トランスミッタ110の中のラッチ405などのキーパー回路が、バス140の状態(ハイまたはロー)を記憶する。各フェッチクロック遷移に応答して、タイミング/制御回路460は、フレームの中の連続する各ビットを、連続するビットをレシーバ115へのバス140へ駆動する出力バッファ445へ、シフトレジスタ455からマルチプレクサ450を通ってシフトアウトする。駆動ウィンドウ310(図3)が完了すると、タイミング/制御回路460は、ラッチ405に記憶されているような、前のフェッチクロック遷移によって決定された状態にバス140を戻す。出力バッファ445がバス140をこの前のバイナリ状態に駆動し得るように、マルチプレクサ450は、タイミング/制御回路460によって制御されるようなこの保持されたバイナリ状態を求めて選択する。バス140がその前のバイナリ状態に戻されると、バス140がいかなる後続のフェッチクロック遷移とも争わないように、出力バッファ445はバス140が浮遊することを可能にする。出力バッファ445がバス140を浮遊させるとバス状態を弱く保持するように、トランスミッタ110の中のラッチ405は構成され得る。システムバス435に結合された制御レジスタ490は、タイミング/制御回路460用の構成パラメータを記憶するように構成され得る。トランスミッタ110がフェッチクロック遷移を受信し得るように、送信ピン125(T1)は双方向である。その点において、トランスミッタ110は、フェッチクロック遷移をタイミング/制御回路460へ駆動する入力バッファ495を含む。
【００１８】
レシーバ115がフェッチクロック遷移をトランスミッタ110へバス140を介して駆動し得るように、レシーバ115用の受信ピン130も双方向である。タイミング/制御回路420が、フェッチクロックエッジをトランスミッタ110へ駆動するように出力バッファ425を通じてそれを駆動することによって、バス140にとってのバイナリ電圧状態を反転させ得るように、レシーバ115の中のラッチ405はバス140にとってのバイナリ電圧状態を保持する。図3に関して説明するような適切な時間量だけ待った後、タイミング/制御回路420は、入力バッファ410を通じて受信されるような、バス140にとってのバイナリ電圧状態を並直列シフトレジスタ415の中へシフトインする。完全なフレーム(または、複数の完全なフレーム)が1ビットずつシフトレジスタ415の中へそのようにシフトインされた後、結果として生じる完全なフレームは、受信(RX)バッファ440の中へ並行してシフトされ得る。受信バッファ440は、次いで、レシーバ115を内蔵する集積回路(図示せず)の中のプロセッサ(図示せず)または他の受信エンジンによってそれが受信され得るように、受信されたフレームをシステムバス435に与え得る。プロセッサは、制御レジスタ430の対応するセットを通じてタイミング/制御回路420を構成し得る。再び図2Bを参照すると、フレームは、フレームを形成する合意された数のデータビットに続くパリティビット(PB)を含み得る。フレームは、デフォルトのバス状態と区別できないストップビット(SB)とともに終結する。言い換えれば、トランスミッタ110は、パリティビット(PB)を送信すると、バス140をそのデフォルトのハイ電圧状態へ戻して駆動する。
【００１９】
必要に応じてフレームサイズを変える能力を提供するために、各フレームは、たとえば、2つの機能ビット(fn_bit_0)および(fn_bit_1)を備え得るヘッダ(図示せず)を含んでよい。トランスミッタは、フレームサイズを変化させようと希望する場合、ヘッダを通じてシグナリングすることによってそうする。たとえば、ヘッダのための2つの機能ビットの実施形態では、トランスミッタは、後続するフレームがフレームサイズに対して符号化することを示すために、fn_bit_0をアサートするとともにfn_bit_1をアサート解除し得る。反対に、フレームサイズが変化されないままであるべき場合、トランスミッタは、fn_bit_0をアサート解除するとともにfn_bit_1をアサートし得る。
【００２０】
本明細書で説明するメッセージングは、通信されているデータのタイプに依存しない。しかしながら、一実施形態では、データが仮想的なGPIO状態であり得る。言い換えれば、GPIO信号をその対応するGPIOピンを介して送信するのでなく、信号は、本明細書で説明するフレームの中で送信ピン125および受信ピン130を介して送信される「仮想GPIO信号」になる。たとえば、2015年9月10日に出願され共に譲渡された米国特許出願第14/850,809号において開示されるような、フレーム長を変えるための仮想GPIOプロトコルが、本明細書で説明するデュアルデータレートプロトコルを使用するように容易に適合され得る。米国特許出願第14/850,809号は、その全体が参照により本明細書にそのように組み込まれる。
【００２１】
タイミング/制御回路420および460はそれぞれ、ソフトウェア、ファームウェア、またはハードウェアを使用して実装され得る。たとえば、ハードウェア実装形態では、タイミング/制御回路420および460はそれぞれ、有限ステートマシンを備え得る。代替実装形態では、タイミング/制御回路460は、送信ピン125を介した一連のフェッチクロック遷移の連続する1の受信に応答してデータフレームの連続するビットをシフトアウトするための、かつラッチ405から取り出される先行するフェッチクロック遷移にとってのバイナリ状態に応答した連続する各ビット送信の後、送信ピン125にとってのバイナリ電圧状態を復元するための手段を備えるものと見なされ得る。
【００２２】
本明細書で開示するようなデュアルデータレートインターフェース(図示せず)を介して、SOC505が複数の周辺デバイス510と通信するように構成される例示的なシステム500が図5に示される。各周辺デバイス510はまた、本明細書で開示するようなデュアルデータレートインターフェース(図示せず)をそのように含む。SOC505と各周辺デバイス510との間の対応する二線式リンク135(図1)も例示の明快のために示されない。システム500は、セルラーフォン、スマートフォン、携帯情報端末、タブレットコンピュータ、ラップトップコンピュータ、デジタルカメラ、ハンドヘルドゲーミングデバイス、または他の適切なデバイスを備え得る。そのデュアルデータレートインターフェースを使用することに加えて、SoC505は、DRAMなどのメモリ520およびディスプレイコントローラ525にも結合するシステムバス515を介して、センサーなどの周辺デバイス510と通信する。ディスプレイコントローラ525は、ディスプレイ535を駆動するビデオプロセッサ530に結合する。
【００２３】
レシーバ115のための動作の方法が、図6のフローチャートに関して次に説明される。方法は、レシーバをトランスミッタに結合するバスを、フェッチクロックの前のエッジにとっての前のバイナリ電圧状態の対の一方である、現在のバイナリ電圧状態に駆動することによって、フェッチクロックの現在のエッジをトランスミッタへ駆動する動作600を含む。動作600の一例は、図2Bに示すフェッチクロックの立上りエッジ215に関して上記で説明されている。前のフェッチクロック遷移が立下りエッジ210であったので、レシーバ115は、フレームの現在のビット(この例では、D1)を送信するようにトランスミッタ110をトリガするための、立上りエッジ215を生成する。
【００２４】
方法はまた、フェッチクロックの現在のエッジを駆動した後、かつフェッチクロックの後続のエッジを駆動する前に、現在のデータビットをトランスミッタからバスを介して受信する動作605を含む。上記で説明した第2の駆動ウィンドウ320の間に、トランスミッタ110から送信された0をレシーバ115の中でサンプリングすることは、動作605の一例である。さらに、方法は、現在のバイナリ電圧状態の対の一方である、後続のバイナリ電圧状態にバスを駆動することによって、フェッチクロックの後続のエッジをトランスミッタへ駆動する動作610を含む。図2BのビットD1に後続するフェッチクロックにとっての立下りエッジを送信することは、動作610の一例である。
【００２５】
最後に、方法は、フェッチクロックの後続のエッジを駆動した後、後続のデータビットをトランスミッタからバスを介して受信する動作615を含む。図2Bに示すようなビットD1の送信の後、フェッチクロックにとっての立下りエッジに続いて、レシーバ115においてビットD2を受信することは、動作615の一例である。
【００２６】
当業者が今では諒解するように、また当面の特定の用途に応じて、本開示の要旨および範囲から逸脱することなく、多くの修正、置換、および変形が、本開示のデバイスの材料、装置、構成、および使用方法において、またそれらに対してなされ得る。このことに照らして、本明細書において図示および説明される特定の実施形態はそのいくつかの例としてのものにすぎないため、本開示の範囲はそうした特定の実施形態の範囲に限定されるべきではなく、むしろ、下記に添付される特許請求項およびそれらの機能的な均等物の範囲と完全に同等であるべきである。
【符号の説明】
【００２７】
100  システム
105  デュアルデータレートインターフェース
110  トランスミッタ
115  レシーバ
125  送信ピン
130  受信ピン
135  二線式全二重リンク
140  ワイヤまたはトレース
200  初期フラグ期間
205  フェッチクロック
210  初期フェッチクロックエッジ
300  サンプリングクロック
305  初期フェッチクロック遷移
310  初期駆動ウィンドウ
315  第2のフェッチクロック遷移
320  第2の駆動ウィンドウ
405  ラッチ
410  入力バッファ
415  並直列シフトレジスタ
420  タイミング/制御回路
425  出力バッファ
430  制御レジスタ
435  システムバス
440  レシーババッファ
445  出力バッファ
450  マルチプレクサ
455  並直列シフトレジスタ
460  タイミング/制御回路
490  制御レジスタ
495  入力バッファ
505  SOC
510  周辺デバイス
515  システムバス
520  メモリ
525  ディスプレイコントローラ
530  ビデオプロセッサ
535  ディスプレイ
【図１】
2017531942.tif 000003
【図２Ａ】
2017531942.tif 000004
【図２Ｂ】
2017531942.tif 000005
【図２Ｃ】
2017531942.tif 000006
【図３】
2017531942.tif 000007
【図４】
2017531942.tif 000008
【図５】
2017531942.tif 000009
【図６】
2017531942.tif 000010
【手続補正書】
【提出日】平成29年4月4日(2017.4.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路用のデュアルデータレートインターフェースであって、
送信ピンと、
前記送信ピン上で受信された第1のフェッチクロック遷移を記憶するように構成された第1のメモリであって、前記第1のフェッチクロック遷移が、第1のフレームの中の複数の第1のデータビットに対応し、前記第1のメモリが、各第1のフェッチクロック遷移をバイナリ状態として記憶するようにさらに構成される、第1のメモリと、
前記第1のフレームの送信の前のデフォルトの状態の間、前記送信ピンを電源電圧まで帯電させ、前記送信ピンを放電し、次いで、前記第1のフレームの前記送信を始めるためのフラグ期間の間、前記送信ピンを前記電源電圧まで戻して帯電させるように構成された第1のタイミング/制御回路であって、前記第1のフェッチクロック遷移のうちの初期遷移が前記送信ピンを放電し、連続する各第1のフェッチクロック遷移が、先行する第1のフェッチクロック遷移の対の一方であり、前記第1のタイミング/制御回路が、前記送信ピン上での前記対応する第1のフェッチクロック遷移の受信に応答して、前記第1のフレームの各第1のデータビットを前記送信ピンを介して駆動するようにさらに構成され、前記第1のタイミング/制御回路が、前記対応する第1のフェッチクロック遷移に対して前記メモリに記憶された前記バイナリ状態に応答して、前記送信ピンにとっての電圧を復元するようにさらに構成される、第1のタイミング/制御回路と
を備えるデュアルデータレートインターフェース。
【請求項２】
前記送信ピンに結合された第1の入力バッファであって、前記送信ピン上で受信された各第1のフェッチクロック遷移を、前記第1のタイミング/制御回路へ駆動するように構成される、第1の入力バッファ
をさらに備える、請求項1に記載のデュアルデータレートインターフェース。
【請求項３】
前記複数の第1のデータビットを記憶するように構成された第1のシフトレジスタであって、前記第1のタイミング/制御回路が、前記送信ピン上での前記対応する第1のフェッチクロック遷移の前記受信に応答して、前記第1のシフトレジスタから各第1のデータビットをシフトアウトするようにさらに構成される、第1のシフトレジスタ
をさらに備える、請求項1に記載のデュアルデータレートインターフェース。
【請求項４】
前記第1のメモリがラッチを備える、請求項1に記載のデュアルデータレートインターフェース。
【請求項５】
前記第1のメモリに記憶された前記バイナリ状態と、各第1のデータビットとの間で選択するように構成された、マルチプレクサをさらに備える、請求項1に記載のデュアルデータレートインターフェース。
【請求項６】
前記マルチプレクサからの出力信号を用いて前記送信ピンを駆動するように構成された、第1の出力バッファをさらに備える、請求項5に記載のデュアルデータレートインターフェース。
【請求項７】
受信ピンと、
前記送信ピンを介して送信される第2のフェッチクロック遷移を記憶するように構成された第2のメモリであって、各第2のフェッチクロック遷移をバイナリ状態として記憶するようにさらに構成される、第2のメモリと、
第2のタイミング/制御モジュールとをさらに備え、前記第2のタイミング/制御モジュールが、前記第2のフェッチクロック遷移を系列の中で送信するように構成され、前記第2のタイミング/制御モジュールは、前記デュアルデータレートインターフェースがデータフレームの中の第2のデータビットを前記受信ピンを介して受信する準備ができているという決定に応答して、各第2のフェッチクロック遷移を前記系列の中で前記受信ピンを介して送信するようにさらに構成され、前記第2のタイミング/制御モジュールが、前記系列の中で前記第2のフェッチクロック遷移のうちの先行する遷移に対して前記第2のメモリに記憶された前記バイナリ状態の対の一方であるバイナリ値に、前記系列の中で各第2のフェッチクロック遷移を駆動するようにさらに構成される、
請求項1に記載のデュアルデータレートインターフェース。
【請求項８】
前記第2のタイミング/制御モジュールが、前記受信ピンを介して受信された各第2のデータビットをサンプリングし、前記サンプリングされた第2のデータビットを第2のシフトレジスタの中にロードするようにさらに構成される、請求項7に記載のデュアルデータレートインターフェース。
【請求項９】
前記第2のメモリがラッチを備える、請求項7に記載のデュアルデータレートインターフェース。
【請求項１０】
システムオンチップ(SoC)に含まれる、請求項7に記載のデュアルデータレートインターフェース。
【請求項１１】
前記SoCが、セルラーフォン、スマートフォン、携帯情報端末、タブレットコンピュータ、ラップトップコンピュータ、デジタルカメラ、およびハンドヘルドゲーミングデバイスからなるグループの中から選択されるシステムに含まれる、請求項10に記載のデュアルデータレートインターフェース。
【請求項１２】
通信の方法であって、
レシーバをトランスミッタに結合するバスを放電することによって、フェッチクロックの第1のエッジをトランスミッタへ駆動するステップと、
前記フェッチクロックの前記第1のエッジの前記駆動に応答して、第1のビットを前記バスを介して前記レシーバにおいて受信するステップであって、前記第1のビットの受信が終結すると前記バスが放電される、ステップと、
前記バスを電源電圧まで帯電させることによって、前記フェッチクロックの第2のエッジを前記レシーバから前記トランスミッタへ駆動するステップと、
前記フェッチクロックの前記第2のエッジの前記駆動に応答して、第2のビットを前記レシーバにおいて前記バスを介して前記トランスミッタから受信するステップであって、前記第2のビットの受信が終結すると前記バスが前記電源電圧まで帯電される、ステップと
を備える方法。
【請求項１３】
前記フェッチクロックの前記第1のエッジを駆動するステップが、前記トランスミッタ上の送信ピンに結合された前記レシーバ上の受信ピンを放電するステップを備える、請求項12に記載の方法。
【請求項１４】
前記フェッチクロックの前記第2のエッジを駆動するステップが、前記受信ピンを前記電源電圧まで帯電させるステップを備える、請求項13に記載の方法。
【請求項１５】
前記フェッチクロックの第3のエッジを駆動するステップが、前記受信ピンを放電するステップを備える、請求項13に記載の方法。
【請求項１６】
通信の方法であって、
レシーバの受信ピンに結合された送信ピンを有するトランスミッタにおいて、前記送信ピンが放電されたことを検出するによって、前記レシーバからのフェッチクロックの第1のエッジを検出するステップと、
前記フェッチクロックの前記第1のエッジの前記検出に応答して、第1のビットを前記送信ピンを介して前記レシーバの前記受信ピンへ送信し、前記第1のビットの前記送信が完了した後、前記送信ピンを放電するステップと、
前記送信ピンが電源電圧まで帯電されたことを検出することによって、前記フェッチクロックの第2のエッジを検出するステップと、
前記フェッチクロックの前記第2のエッジの前記検出に応答して、第2のビットを前記送信ピンを介して前記レシーバの前記受信ピンへ送信し、前記送信ピンを前記電源電圧まで戻して帯電させるステップと
を備える方法。
【請求項１７】
前記第1のビットおよび前記第2のビットがフレームの一部である、請求項16に記載の方法。
【請求項１８】
前記フレームを送信する前に、前記送信ピンを放電するステップをさらに備える、請求項17に記載の方法。
【請求項１９】
集積回路であって、
送信ピンと、
前記送信ピン上で受信されたフェッチクロック遷移を記憶するように構成されたメモリであって、前記フェッチクロック遷移が、複数のデータビットに対応し、前記メモリが、各フェッチクロック遷移をバイナリ状態として記憶するようにさらに構成される、メモリと、
前記送信ピンを介した前記フェッチクロック遷移の連続する1の受信に応答して、データフレームの連続するビットをシフトアウトするための、かつ前記メモリから取り出される先行するフェッチクロック遷移にとっての前記バイナリ状態に応答した連続する各ビット送信の後、前記送信ピンにとってのバイナリ電圧状態を復元するための手段とを備え、先行する各フェッチクロック遷移が、連続する各フェッチクロック遷移のバイナリの対の一方である、
集積回路。
【請求項２０】
前記メモリがラッチを備える、請求項19に記載の集積回路。
【請求項２１】
前記複数のデータビットを記憶するように構成されたシフトレジスタをさらに備え、前記手段が、前記送信ピン上での対応するフェッチクロック遷移の前記受信に応答して、第1のシフトレジスタから各第1のデータビットをシフトアウトするようにさらに構成される、請求項19に記載の集積回路。
【請求項２２】
前記集積回路が、セルラーフォン、スマートフォン、携帯情報端末、タブレットコンピュータ、ラップトップコンピュータ、デジタルカメラ、およびハンドヘルドゲーミングデバイスからなるグループから選択されるシステムに含まれる、請求項21に記載の集積回路。
【国際調査報告】
2017531942.tif 000011
2017531942.tif 000012