(57)【特許請求の範囲】
【請求項１】
能動ピクセル・センサであって、
制御端子と、電源電圧に接続された入力端子と、データバスに接続された出力端子とを有する増幅／比較トランジスタであって、前記制御端子に供給される入力電圧がしきい値電圧を超えた時、前記入力端子を前記出力端子に結合する、増幅／比較トランジスタと、
出力端子を有するフォトダイオードであって、受け取った光の強度に従う電圧レベルを有する信号電圧を前記フォトダイオードの前記出力端子に生成し、前記フォトダイオドの前記出力端子が前記増幅／比較トランジスタの前記制御端子に接続された、フォトダイオードと、
リセットラインに接続された制御端子と、リセット電圧に接続された入力端子と、前記フォトダイオードの前記出力端子に接続された出力端子とを有するリセット・トランジスタであって、前記リセットラインがアクティブである時、前記フォトダイオードの前記出力端子に前記リセット電圧を結合して前記フォトダイオードを放電させる、リセット・トランジスタと、
前記増幅／比較トランジスタの前記制御端子に接続された第１の端子と、選択ラインに接続されているが前記増幅／比較トランジスタには接続されていない第２の端子とを有し、前記増幅／比較トランジスタの前記制御端子に前記選択ラインを結合する結合コンデンサとを備え、
前記選択ラインは、前記増幅／比較トランジスタへの前記入力電圧が前記しきい値電圧を超えるようにすることにより、前記信号電圧を前記増幅／比較トランジスタの前記出力端子に結合するようにする、能動ピクセル・センサ。
【請求項２】
前記増幅／比較トランジスタは、Ｎ形ＭＯＳＦＥＴであり、前記リセット・トランジスタは、Ｎ形ＭＯＳＦＥＴである、請求項１に記載の能動ピクセル・センサ。
【請求項３】
前記増幅／比較トランジスタは、前記しきい値電圧を決めるインプラントを含む、請求項２に記載の能動ピクセル・センサ。
【請求項４】
前記増幅／比較トランジスタは、０．７ボルトより大きいしきい値電圧であって、好ましくは１．０ボルトより大きいしきい値電圧を有する、請求項２に記載の能動ピクセル・センサ。
【請求項５】
前記増幅／比較トランジスタは、１．１ボルトより大きいしきい値電圧を有する、請求項２に記載の能動ピクセル・センサ。
【請求項６】
前記増幅／比較トランジスタは、回路アースに接続されるバック・ゲートを含む、請求項２に記載の能動ピクセル・センサ。
【請求項７】
前記増幅／比較トランジスタは、Ｐ形ＭＯＳＦＥＴであり、前記リセット・トランジスタは、Ｎ形ＭＯＳＦＥＴである、請求項１に記載の能動ピクセル・センサ。
【請求項８】
前記増幅／比較トランジスタは、調整可能なしきい値電圧を有する、請求項７に記載の能動ピクセル・センサ。
【請求項９】
前記増幅／比較トランジスタは、前記しきい値電圧を調整する調整可能な電圧に接続されるバック・ゲートを含む、請求項７に記載の能動ピクセル・センサ。
【請求項１０】
前記増幅／比較トランジスタは、Ｐ形ＭＯＳＦＥＴであり、前記リセット・トランジスタは、Ｐ形ＭＯＳＦＥＴである、請求項１に記載の能動ピクセル・センサ。
【請求項１１】
前記増幅／比較トランジスタは、調整可能なしきい値電圧を有する、請求項１０に記載の能動ピクセル・センサ。
【請求項１２】
前記増幅／比較トランジスタは、前記しきい値電圧を調整する調整可能な電圧に接続されるバック・ゲートを含む、請求項１０に記載の能動ピクセル・センサ。
【請求項１３】
前記リセットラインには、低電圧レベルがあり、
前記信号電圧が、前記増幅／比較トランジスタの入力を、該低電圧レベルから該リセット・トランジスタのしきい値電圧を引いた値より低く駆動したならば、該リセットラインの該低電圧レベルによって、該リセット・トランジスタを導通させる、請求項１に記載の能動ピクセル・センサ。
【請求項１４】
前記リセットラインがアクティブレベルにある時、前記増幅／比較トランジスタの前記制御端子は、前記リセット電圧に実質的に等しい電圧レベルに駆動される、請求項１に記載の能動ピクセル・センサ。
【請求項１５】
前記選択ラインには、低電圧レベルがあり、
該選択ラインが該低電圧レベルにある時、前記増幅／比較トランジスタは導通しない、請求項１に記載の能動ピクセル・センサ。
【発明の詳細な説明】
【０００１】
【発明の技術分野】
本発明は、一般に、能動ピクセル・センサに関するものである。とりわけ、本発明は、顕著な積分モードで動作するトランジスタを含む能動ピクセル・センサに関するものである。
【０００２】
【背景】
電子カメラは、一般に、光イメージを１組の電子信号に変換する。電子信号は、カメラが受光する光の強度を表すことが可能である。電子カメラには、一般に、カメラが受光する光の強度を検出するイメージ・センサ・アレイが含まれている。イメージ・センサは、一般に、センサが受光する光の強度に比例した振幅を備える電子信号を発生する。電子信号にサンプリング及びデジタル化を施すことによって、イメージ処理を可能にすることができる。
【０００３】
イメージ・センサと信号処理モジュールの集積化は、それによって、イメージング・システムの小型化及び強化が可能になるので、重要である。イメージ・センサとアナログ及びデジタル信号処理モジュールを集積化することによって、電子カメラ・システムをコンパクトで、低コストで、電力消費量の少ないものにすることが可能になる。しかし、集積度は、イメージ・センサの小型化によって左右される。
【０００４】
歴史的に、イメージ・センサは、電荷結合素子（ＣＣＤ）が支配的であった。ＣＣＤは、比較的小さく、高充填率をもたらすことが可能である。しかし、ＣＣＤは、デジタル及びアナログ・モジュールとの集積化が極めて困難である。さらに、ＣＣＤは、多量の電力を消費し、イメージ・スミアリングの問題を被る可能性がある。
【０００５】
ＣＣＤセンサの代替案が、能動ピクセル・センサである。しかし、先行技術による能動ピクセル・センサ構造のそれぞれには、特定のセンサ構造の望ましさに制限を加える特徴が含まれている。
【０００６】
図１には、４つのトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、フローティング・ダイオードＦＤ、及び、ＭＯＳコンデンサＣＭ１を必要とする、先行技術による能動ピクセル・センサ構造が示されている。多数の回路素子のため、この能動ピクセル・センサ構造は、かなりの量の集積回路領域を必要とする。この構造のＲＳＴラインによって、フローティング・ダイオードＦＤに放電させることが可能である。ＰＧ接続には、ポリシリコン・ワイヤが含まれている。ＭＯＳコンデンサＣＭ１は、ＰＧ接続の電圧電位を調整することによって、ＰＧ接続下において生じるチャネル領域の空乏のために形成される。ＴＸ接続を駆動して、固定電圧電位にすることによって、ＭＯＳコンデンサＣＭ１のポテンシャル障壁が得られる。ＭＯＳコンデンサＣＭ１を形成する空乏領域は、ＰＧ接続にバイアスをかけて、高電圧電位（Ｖｄｄ）にすることによって発生する。ＭＯＳコンデンサＣＭ１は、電子を励起する光にさらすと、電子を蓄積する。ある期間にわたる積分が済むと、ＭＯＳコンデンサＣＭ１が存在しなくなるので、ＭＯＳコンデンサに蓄積された電子は、フローティング・ダイオードＦＤに転送される。能動ピクセル・センサが受光した光の強度に比例する信号電圧が、フローティング・ダイオードＦＤに蓄積される。ＳＥＬ接続によって、フローティング・ダイオードの信号電圧をサンプリングすることが可能になる。前述のように、この能動ピクセル・センサに関連したかなりの数の電気コンポーネントが、大量の集積回路領域を必要とするので、センサの充填率が制限を受ける。
【０００７】
図２には、３つのトランジスタＱ５、Ｑ６、Ｑ７、及び、フォトダイオードＰＤ１を必要とする先行技術による能動ピクセル・センサが示されている。フォトダイオードＰＤ１は、フォトダイオードＰＤ１が受光する光の強度に比例した速度で電荷を集める。フォトダイオードＰＤ１が電子を集めるにつれて、ノードＦＤに結合されたコンデンサが電荷を蓄積する。図２に示す能動ピクセル・センサ構造に含まれるトランジスタは、図１に示す能動ピクセル・センサ構造よりも少ない。従って、図２に示す能動ピクセル・センサ構造は、図１に示す能動ピクセル・センサ構造よりも小さい。しかし、これらのピクセル・センサ・アレイの小型化は、ピクセル・センサの充填率によって制限される。各ピクセル・センサにおけるトランジスタ数は、さらに減少させなければならない。
【０００８】
図３には、先行技術の単一ＮＰＮバイポーラ・トランジスタによる能動ピクセル・センサが示されている。能動ピクセル・センサ内に単一トランジスタだけしか含まないというサイズの利点が、能動ピクセル・センサを実施するためのサイズ要件によって帳消しになる。すなわち、Ｐ形ドープ基板を用いて、能動ピクセル・センサを実施する場合、単一トランジスタは、Ｎ形ウェルを必要とするＮＰＮバイポーラ・トランジスタである。一般に、ＣＭＯＳ製作プロセスを用いて実施する場合、Ｎ形ウェルは大きくなる。さらに、ＮＰＮバイポーラ・トランジスタのベース・ノードは、本質的にフローティングされている。従って、ベース・ノードにおける能動ピクセル・センサのリセットは、あまり容易ではない。結果として、この能動ピクセル・センサは、イメージの残像に悩まされる可能性がある。
【０００９】
図４には、２つのトランジスタＱ９、Ｑ１０、及び、フォトダイオードＰＤ２を必要とする、先行技術による受動ピクセル・センサが示されている。フォト・ダイオードＰＤ２には、接合コンデンサＣＤが含まれている。受動ピクセルの出力は、バス・コンデンサＣＢＵＳを含むビット線に接続されている。能動ピクセル・センサの選択時には、トランジスタＱ１０がオンになる。接合コンデンサＣＤのキャパシタンスは、バスＣＢＵＳのキャパシタンスと並列をなすように有効に接続される。ピクセル・センサの充填率は高い。しかし、Ｓ／Ｎ比は、ピクセル・センサ・アレイ内のピクセル・センサ数の増加に応じて一定の率で高めることはできない。フォトダイオードのコンデンサに蓄積された電荷によって生じる電圧電位は、バスのコンデンサと共有される。能動ピクセル・センサが選択されると、フォトダイオードのコンデンサの電荷がバスのコンデンサと共有されるので、フォトダイオードのコンデンサに集められる電圧電荷は、大幅に減少する。バスのキャパシタンスは、能動ピクセル・センサ・アレイのサイズが大きくなるにつれて増大する。従って、能動ピクセル・センサが、大形の能動ピクセル・センサ・アレイ内に含まれる場合、能動ピクセル・センサ・アレイによって発生する信号のＳ／Ｎ比は、大幅に減少する。
【００１０】
本発明の目的は、物理的に小さく、高充填率をもたらす能動ピクセル・センサを提供することにある。本発明のもう１つの目的は、低ノイズ読み出し信号、電子シャッタリング、及び、ブルーミング防止をもたらす能動ピクセル・センサを提供することにある。本発明のさらにもう１つの目的は、イメージ処理回路要素と集積化し、低コストのＣＭＯＳプロセスで製作することが可能な能動ピクセル・センサを提供することにある。
【００１１】
【発明の概要】
本発明によれば、低コストＣＭＯＳ製作プロセスに適合可能な能動ピクセル・センサが得られる。この能動ピクセル・センサは、物理的に小さく、高充填率が得られる。この能動ピクセル・センサによれば、低ノイズ読み出し信号、ブルーミング防止、及び、電子シャッタリングが得られる。さらに、この能動ピクセル・センサは、アナログ及びデジタル処理回路要素と集積化することが可能である。
【００１２】
本発明の第１の実施態様には、能動ピクセル・センサが含まれている。能動ピクセル・センサには、制御端子と、電源電圧に接続された入力端子と、データバスに接続された出力端子とを有する増幅／比較トランジスタが含まれている。増幅／比較トランジスタの制御端子に供給される入力電圧がしきい値電圧を超えると、増幅／比較トランジスタは、増幅／比較トランジスタの入力端子を増幅／比較トランジスタの出力端子に結合する。フォトダイオードは、フォトダイオードの受光する光の強度によって決まる電圧レベルを有する信号電圧を、フォトダイオードの出力端子に生成する。フォトダイオードの出力端子は、増幅／比較トランジスタの制御端子に結合される。リセット・トランジスタは、リセット・ラインに接続された制御端子と、リセット電圧に接続された入力端子と、フォトダイオードの出力端子に接続された出力端子とを有し、リセット・ラインがアクティブである場合、リセット電圧をフォトダイオードの出力端子に結合し、フォトダイオードを放電させる。結合コンデンサは、増幅／比較トランジスタの制御端子に接続された第１の端子と、選択ラインに接続されているが増幅／比較トランジスタには接続されていない第２の端子とを有している。結合コンデンサが、選択ラインを増幅／比較トランジスタの制御端子に結合する。選択ラインは、増幅／比較トランジスタへの入力電圧がしきい値電圧を超えるようにすることにより、信号電圧が増幅／比較トランジスタの出力端子に結合されるようにする。
しきい値電圧は、増幅／比較トランジスタの出力端子に結合された信号電圧のダイナミック・レンジを増すように調整される。増幅／比較トランジスタのバック・ゲートは、回路アースに接続されたＰ形基板に接続される。
【００１３】
本発明のもう１つの実施態様は、第１の実施態様と似ているが、Ｎ形ＭＯＳＦＥＴである増幅／比較トランジスタと、Ｎ形ＭＯＳＦＥＴであるリセット・トランジスタが含まれている。さらに、増幅／比較トランジスタのバック・ゲートが、プリセット可能な電圧に接続されたＰウェルに接続される。
【００１４】
本発明のもう１つの実施態様は、第１の実施態様にと似ているが、Ｐ形ＭＯＳＦＥＴである増幅／比較トランジスタと、Ｎ形ＭＯＳＦＥＴであるリセット・トランジスタが含まれている。さらに、増幅／比較トランジスタのバック・ゲートは、しきい値電圧を調整する可変電圧に接続される。
【００１５】
本発明のもう１つの実施態様は、第１の実施態様にと似ているが、Ｐ形ＭＯＳＦＥＴである増幅／比較トランジスタと、Ｐ形ＭＯＳＦＥＴであるリセット・トランジスタが含まれている。さらに、増幅／比較トランジスタのバック・ゲートは、しきい値電圧を調整する可変電圧に接続される。
【００１６】
本発明の他の態様及び利点については、添付の図面に関連して記述される下記の詳細な説明から明らかになるであろう。
【００１７】
【好適な実施例の詳細な説明】
例証を目的として図面に示されるように、本発明は、顕著な積分モードによる能動ピクセル・センサにおいて実施される。この能動ピクセル・センサによれば、小さいピクセル・サイズと高い充填率が得られる。この能動ピクセル・センサによれば、低ノイズ読み出し信号、ブルーミング防止、及び、電子シャッタリングが可能になる。さらに、この能動ピクセル・センサは、低コストの製作プロセスを利用して、アナログ及びデジタル処理回路要素と集積化することが可能である。
【００１８】
図５は、本発明の第１の実施態様の略回路図である。この実施態様は、Ｎ形ＭＯＳＦＥＴリセット・トランジスタＭ１、Ｎ形ＭＯＳＦＥＴ増幅／比較トランジスタＭ２、結合コンデンサＣ１、及び、フォトダイオードＤ１を含む、能動ピクセル・センサである。増幅／比較トランジスタＭ２には、基板の不純物濃度が高いチャネル・インプラントが含まれている。チャネル・インプラントによって、増幅／比較トランジスタＭ２のしきい値電圧が典型的なＮ形ＭＯＳＦＥＴトランジスタよりも高くなる。増幅／比較トランジスタＭ２の入力（ゲート）は、フォトダイオードＤ１の陰極に接続されている。接続ノードは、図５において信号ノードＮ１として表示されている。ＭＯＳＦＥＴトランジスタにおけるチャネル・インプラントの形成は、トランジスタ製作技術において周知のところである。
【００１９】
図５の略回路図には、いくつかの制御を受ける入力と、単一の出力が含まれている。被制御入力には、Ｖｄｄ、Ｖｒｅｓｅｔ、ＧＮＤ、ＳＥＬ、及び、ＲＳＴが含まれている。Ｖｄｄは、一般に、能動ピクセル・センサに関連したデジタル及びアナログ信号処理回路要素にも電力を供給する電源である。ＧＮＤは回路アースである。Ｖｒｅｓｅｔは、能動ピクセル・センサのリセット時に、フォトダイオードＤ１にかかる信号ノードＮ１のバイアスを決定する基準電圧である。Ｖｒｅｓｅｔは、電源電圧Ｖｄｄに接続することも可能である。しかし、この結果、能動ピクセル・センサが必要とするリセット時間量が長くなる。ＳＥＬ入力は、能動ピクセル・センサが受光する光の強度を検知するため、能動ピクセル・センサを選択する際に活動状態になる。ＳＥＬ入力は、フォトダイオードＤ１両端間の電圧電位を出力ＣＯＬに結合するために、能動ピクセル・センサの回路要素にバイアスをかけるパルス化入力である。ＲＳＴ入力は、信号ノードＮ１にバイアスをかけ、フォトダイオードＤ１に放電させることによって、能動ピクセル・センサをリセットする。
【００２０】
パルス化ＳＥＬ入力及び結合コンデンサＣ１は、Ｎ形アイランド拡散層に重ねてポリシリコン層を形成することによって物理的に実現することが可能である。Ｎ形アイランド拡散層に重なるポリシリコン層の形成は、半導体製作技術において周知のところである。
【００２１】
図６には、図５に示す実施態様の実施例が示されている。この実施態様には、Ｐ形ドープ基板２０が含まれている。Ｐ形ドープ基板２０には、いくつかのＮ形ドープ拡散領域２２、２４、２６、２８が含まれている。この実施態様には、さらに、ゲート酸化物領域２９、３０、３１、ポリシリコン層３３、金属層３２、フォトレジスト金属層３５、及び、フィールド酸化物領域３４も含まれている。
【００２２】
リセット・トランジスタＭ１は、Ｎ形ドープ拡散領域２２、ゲート酸化物領域２９、Ｐ形ドープ基板２０、及び、Ｎ形ドープ拡散領域２４によって形成されている。増幅／比較トランジスタＭ２は、Ｎ形ドープ拡散領域２６、ゲート酸化物領域３１、Ｐ形ドープ基板２０、及び、Ｎ形ドープ拡散領域２８によって形成されている。増幅／比較トランジスタＭ２には、さらに、チャネル・インプラント３７が含まれている。フォトダイオードＤ１が、Ｐ形ドープ基板２０及びＮ形ドープ拡散領域２４によって形成されている。結合コンデンサは、ゲート酸化物領域３０及びポリシリコン層３３によって形成されている。
【００２３】
図７は、本発明の能動ピクセル・センサが受光する光の強度を検出する際の、図５の概略図に示す信号のタイミング図である。光の強度検出は、４つの主たる事象またはステップに分割することが可能である。
【００２４】
第１の事象７１には、能動ピクセル・センサのリセット・ライン（ＲＳＴ）の低リセット電圧８１から高リセット電圧８３への変化が含まれている。リセット・ライン（ＲＳＴ）が高リセット電圧になると、リセット・トランジスタＭ１がオンになって、電流を導通する。リセット・トランジスタＭ１が電流を導通すると、信号ノードＮ１が、Ｖｒｅｓｅｔ入力の電圧電位まで引き上げられる。Ｖｒｅｓｅｔ入力の電圧電位は、調整が可能である。しかし、一般に、Ｖｒｅｓｅｔは、高リセット電圧８３からリセット・トランジスタＭ１のしきい値電圧を引いた値より低い電圧電位に設定して、整定時間を短縮し、ノイズを低減するのが望ましい。例えば、高リセット電圧８３が５ボルトで、リセット・トランジスタＭ１のしきい値が、０．７ボルトの場合、Ｖｒｅｓｅｔ電圧の電圧電位は、４．３ボルト未満が望ましい。
【００２５】
第２の事象７３には、ＳＥＬ入力の電圧電位の高選択電圧８５から低選択電圧８７への変化が含まれる。ＲＳＴ入力は、ＳＥＬ入力が低選択電圧８７にとどまる持続時間にわたって、低リセット電圧８１である。ＳＥＬ入力が、結合コンデンサＣ１を介して信号ノードＮ１に結合される。結合コンデンサＣ１両端間における電圧の急速な変化によって、結合コンデンサＣ１から電荷が引き離される。信号ノードＮ１の電圧電位は、高選択電圧８５と低選択電圧８７の差に（Ｃ１／（Ｃ１＋Ｃｊｕｎｃｔｉｏｎ））をかけた量だけ変化する。ここで、ＣｊｕｎｃｔｉｏｎはフォトダイオードＤ１の接合キャパシタンスである。信号ノードＮ１の急速な電圧電位の変化が済むと、フォトダイオードが受光することにより、信号ノードＮ１のコンデンサに電子が蓄積されるにつれて、信号ノードＮ１の電圧電位は、第２の事象７３の後、低下し続ける。
【００２６】
信号ノードＮ１の電圧電位は、２つの可能性のある事象の一方が生じるまで、すなわち、ＳＥＬ入力の電圧電位が変化して、高選択電圧８５に戻るか、あるいは、信号ノードＮ１の電圧電位が低下して、リセット・トランジスタＭ１が導通を始めるポイントに達するまで、低下し続ける。ランプ９１、９３、９５は、信号ノードＮ１の電圧電位のいくつかの異なるランプ速度を示している。信号ノードＮ１の電圧電位が低下する速度は、フォトダイオードが受光する光の強度に比例する。光の強度が増せば増すほど、電子がそれだけ速く信号ノードＮ１のコンデンサに集められ、信号ノードＮ１の電圧電位がそれだけ速く低下する。例えば、ランプ９１は、ランプ９５よりも速いランプを表している。従って、ランプ９１の発生時にフォトダイオードＤ１が受光する光の強度は、ランプ９５の発生時にフォトダイオードＤ１が受光する光の強度より大きい。
【００２７】
第３の事象７５によって示されているように、ＳＥＬ入力が変化して、高選択電圧に戻ると、信号ノードＮ１の電圧電位が、ＳＥＬ入力が変化して、低選択電圧になった時に低下した信号ノードＮ１の電圧電位と同じ量だけ上昇する。すなわち、信号ノードＮ１の電圧電位は、高選択電圧と低選択電圧の差に（Ｃ１／（Ｃ１＋Ｃｊｕｎｃｔｉｏｎ））をかけた量だけ上昇する。
【００２８】
ＳＥＬ入力のパルス幅の持続時間が長くなれば長くなるほど、信号ノードＮ１の電圧電位が、ランプ９１によって示すように、傾斜を描いて低下し、リセット・トランジスタＭ１が導通を始める電圧電位に到達する可能性がそれだけ高くなる。従って、ＳＥＬ入力のパルス幅は、フォトダイオードＤ１が受光する光の強度を知ることによって決定される。一般に、フォトダイオードが伝導する電荷によって、リセット・トランジスタＭ１が導通する場合に生じる状態は、回避するのが望ましい。しかし、本発明の特徴には、この状態の発生時に生じるブルーミングの阻止が含まれる。リセット・トランジスタＭ１が導通しない場合、信号ノードＮ１の電圧電位は、近傍の能動ピクセル・センサの性能が影響を受けるまで、低下し続ける。リセット・トランジスタＭ１は、能動ピクセル・センサがブルーミングを被るのを阻止する。
【００２９】
いくつかの要因が、信号ノードＮ１の電圧電位が第２の事象７３中に変動可能な量に影響を及ぼす可能性がある。これらの要因には、増幅／比較トランジスタＭ２のしきい値電圧、及び、低リセット電圧８１の電圧電位が含まれる。増幅／比較トランジスタＭ２のしきい値電圧が高くなると、信号ノードＮ１における電圧電位の変動可能量が増大する。低リセット電圧８１の電圧電位が低くなると、信号ノードＮ１における電圧電位の変動可能量が増大する。
【００３０】
第３の事象７５には、ＳＥＬ入力における電圧電位の低選択電圧８７から高選択電圧８５への遷移が含まれる。前述のように、信号ノードＮ１の電圧電位は、高選択電圧８５と低選択電圧８７の差に（Ｃ１／（Ｃ１＋Ｃｊｕｎｃｔｉｏｎ））をかけた量だけ上昇する。信号ノードＮ１の電圧電位の典型的な値は、レベル９７、９９として表される。信号ノードＮ１における電圧電位のこの上昇によって、増幅／比較トランジスタＭ２の入力における電圧電位が増幅／比較トランジスタＭ２のしきい値電圧より高くなる。従って、増幅／比較トランジスタＭ２が導通を始める。結果として、信号ノードＮ１の電圧電位が、増幅／比較トランジスタＭ２を介してＣＯＬ出力に結合される。この時点で、ＣＯＬ出力のサンプリングが行われる。サンプリングされた出力は、フォトダイオードＤ１が受光する光の強度を表している。
【００３１】
ＣＯＬ出力は、アナログ・デジタル変換器（ＡＤＣ）回路によってサンプリング可能である。しかし、このサンプリングは、第３の事象７５の後、及び、能動ピクセル・センサのＲＳＴが低リセット電圧８１から高リセット電圧８３に遷移する第４の事象７７の前に実施しなければならない。
【００３２】
顕著な積分モードという用語は、フォトダイオードＤ１によって収集される電荷の積分が、信号ノードＮ１が増幅／比較トランジスタＭ２のしきい値電圧より低い間に行われることを表している。すなわち、収集電荷の積分は、増幅／比較トランジスタＭ２が導通していない間に行われる。
【００３３】
図８は、本発明の第２の実施態様を表した略回路図である。この概略図は、図５に示す略回路図と極めてよく似ている。しかし、Ｎ形ＭＯＳＦＥＴ増幅／比較トランジスタＭ２の代わりに、Ｐ形ウェルに接続されたバック・ゲートを含むＮ形ＭＯＳＦＥＴ増幅／比較トランジスタＭ３が用いられている。Ｎ形ＭＯＳＦＥＴリセット・トランジスタＭ１の代わりに、Ｐ形ウェルに接続されたバック・ゲートを含むＮ形ＭＯＳＦＥＴリセット・トランジスタＭ４が用いられている。Ｐ形ウェルは、可調整電圧に接続されている。図５に示す本発明の第１の実施態様とは異なり、この実施態様のしきい値電圧は調整可能である。それぞれ、本発明に基づく能動ピクセル・センサのアレイは、各能動ピクセル・センサのしきい値電圧を選択的に調整可能にする。しかし、Ｐ形ウェルは、より多量の集積回路基板領域を必要とする。従って、この実施態様の充填率は、第１の実施態様ほど高くない。
【００３４】
図９には、図８に示す実施態様の実施例が示されている。この実施態様には、Ｎ形ドープ基板２１及びＰ形ウェル２３が含まれている。
【００３５】
リセット・トランジスタＭ４は、Ｎ形ドープ拡散領域２２、ゲート酸化物領域２９、Ｐ形ウェル２３、及び、Ｎ形ドープ拡散領域２４によって形成されている。増幅／比較トランジスタＭ３は、Ｎ形ドープ拡散領域２６、ゲート酸化物領域３１、Ｐ形ウェル２３、及び、Ｎ形ドープ拡散領域２８によって形成されている。フォトダイオードＤ１は、Ｐ形ウェル２３及びＮ形ドープ拡散領域２４によって形成されている。結合コンデンサは、ゲート酸化物領域３０及びポリシリコン層３３によって形成されている。
【００３６】
図１０は、本発明の第３の実施態様を示す略回路図である。この概略図は、図５に示す略回路図と極めてよく似ているが、Ｎ形ＭＯＳＦＥＴ増幅／比較トランジスタＭ２の代わりに、Ｐ形ＭＯＳＦＥＴ増幅／比較トランジスタＭ５が用いられており、Ｎ形ＭＯＳＦＥＴリセット・トランジスタＭ１の代わりに、Ｐ形ＭＯＳＦＥＴリセット・トランジスタＭ６が用いられている。増幅／比較トランジスタＭ５のバック・ゲートは、Ｎ形ウェルに接続されている。Ｎ形ウェルは、可調整電圧に接続されている。
【００３７】
図１１には、図１０の実施態様の実施例が示されている。この実施態様には、Ｎ形ウェル４１及びＰ形ドープ拡散領域４３、４５が含まれている。
【００３８】
リセット・トランジスタＭ６は、Ｎ形ドープ拡散領域２２、ゲート酸化物領域２９、Ｐ形ドープ拡散領域２０、及び、Ｎ形ドープ拡散領域２４によって形成されている。増幅／比較トランジスタＭ５は、Ｐ形ドープ拡散領域４３、ゲート酸化物領域３１、Ｎ形ウェル４１、及び、Ｐ形ドープ拡散領域４５によって形成されている。フォトダイオードＤ１は、Ｐ形ドープ拡散領域２０及びＮ形ドープ拡散領域２４によって形成されている。結合コンデンサは、ゲート酸化物領域３０及びポリシリコン層３３によって形成されている。
【００３９】
図１２は、本発明の第４の実施態様を示す略回路図である。この実施態様には、Ｐ形ＭＯＳＦＥＴ増幅／比較トランジスタＭ７及びＰ形ＭＯＳＦＥＴリセット・トランジスタＭ８が用いられている。増幅／比較トランジスタＭ７のバック・ゲートは、可調整電圧に接続されたＮ形ウェルに接続されている。リセット・トランジスタＭ８のバック・ゲートは、可調整電圧に接続されたＮ形ウェルに接続されている。
【００４０】
図１３には、図１２の実施態様の実施例が示されている。この実施態様には、Ｐ形ドープ基板２５、Ｎ形ウェル２７、及び、Ｐ形ドープ拡散領域４６、４８が含まれている。
【００４１】
リセット・トランジスタＭ８は、Ｐ形ドープ拡散領域４２、ゲート酸化物領域２９、Ｎ形ウェル２７、及び、Ｐ形ドープ拡散領域４４によって形成されている。増幅／比較トランジスタＭ７は、Ｐ形ドープ拡散領域４６、ゲート酸化物領域３１、Ｎ形ウェル２７、及び、Ｐ形ドープ拡散領域４８によって形成されている。フォトダイオードＤ１は、Ｎ形ウェル２７及びＰ形ドープ拡散領域４４によって形成されている。結合コンデンサは、ゲート酸化物領域３０及びポリシリコン層３３によって形成されている。
【００４２】
図１４は、本発明の能動ピクセル・センサが受光する光の強度を検出する際における、図１２の概略図に示す信号のタイミング図である。光の強度の検出は、４つの主たる事象またはステップに分割することが可能である。
【００４３】
第１の事象２０１には、能動ピクセル・センサのリセット・ライン（ＲＳＴ）の高リセット電圧１０３から低リセット電圧１０１への変化が含まれている。リセット・ライン（ＲＳＴ）が低リセット電圧１０１になると、リセット・トランジスタＭ８がオンになって、電流を導通する。リセット・トランジスタＭ８が電流を導通すると、信号ノードＮ１が、Ｖｒｅｓｅｔ入力の電圧電位まで引き下げられる。Ｖｒｅｓｅｔ入力の電圧電位は、調整が可能である。しかし、一般に、Ｖｒｅｓｅｔは、低リセット電圧１０１にリセット・トランジスタＭ８のしきい値電圧を加えた値より高い電圧電位に設定して、整定時間を短縮するのが望ましい。例えば、低リセット電圧１０１が０ボルトで、リセット・トランジスタＭ８のしきい値が、０．７ボルトの場合、Ｖｒｅｓｅｔ電圧の電圧電位は、０．７ボルト未満が望ましい。
【００４４】
第２の事象２０３には、ＳＥＬ入力の電圧電位の低選択電圧１０５から高選択電圧１０７への変化が含まれる。ＲＳＴ入力は、ＳＥＬ入力が高選択電圧１０７にとどまる持続時間にわたって、高リセット電圧１０３である。ＳＥＬ入力が、結合コンデンサＣ１を介して信号ノードＮ１に結合される。結合コンデンサＣ１両端間における電圧の急速な変化によって、結合コンデンサＣ１に電荷が集められる。信号ノードＮ１の電圧電位は、低選択電圧１０５と高選択電圧１０７の差に（Ｃ１／（Ｃ１＋Ｃｊｕｎｃｔｉｏｎ））をかけた量だけ変化する。ここで、ＣｊｕｎｃｔｉｏｎはフォトダイオードＤ１の接合キャパシタンスである。信号ノードＮ１の急速な電圧電位の変化が済むと、フォトダイオードが受光するため、信号ノードＮ１のコンデンサから電子が引き離されるので、信号ノードＮ１の電圧電位は、第２の事象９３の後、上昇し続ける。
【００４５】
信号ノードＮ１の電圧電位は、２つの可能性のある事象の一方が生じるまで、すなわち、ＳＥＬ入力の電圧電位が変化して、低選択電圧１０５に戻るか、あるいは、信号ノードＮ１の電圧電位が上昇して、リセット・トランジスタＭ８が導通を始めるポイントに達するまで、上昇し続ける。ランプ１１１、１１３、１１５は、信号ノードＮ１の電圧電位のいくつかの異なるランプ速度を示している。信号ノードＮ１の電圧電位が上昇する速度は、フォトダイオードが受光する光の強度に比例する。光の強度が増せば増すほど、電子がそれだけ速く信号ノードＮ１のコンデンサから引き離され、信号ノードＮ１の電圧電位がそれだけ速く上昇する。例えば、ランプ１１１は、ランプ１１５よりも速いランプを表している。従って、ランプ１１１の発生時にフォトダイオードＤ１が受光する光の強度は、ランプ１１５の発生時にフォトダイオードＤ１が受光する光の強度より大きい。
【００４６】
第３の事象２０５によって示されているように、ＳＥＬ入力が変化して、低選択電圧に戻ると、信号ノードＮ１の電圧電位が、ＳＥＬ入力が変化して、高選択電圧１０７になった時に上昇した信号ノードＮ１の電圧電位と同じ量だけ上昇する。すなわち、信号ノードＮ１の電圧電位は、低選択電圧１０５と高選択電圧１０７の差に（Ｃ１／（Ｃ１＋Ｃｊｕｎｃｔｉｏｎ））をかけた量だけ低下する。
【００４７】
ＳＥＬ入力のパルス幅の持続時間が長くなれば長くなるほど、信号ノードＮ１の電圧電位が、ランプ１１１によって示すように、傾斜を描いて上昇し、リセット・トランジスタＭ８が導通を始める電圧電位に到達する可能性がそれだけ高くなる。従って、ＳＥＬ入力のパルス幅は、フォトダイオードＤ１が受光する光の強度を知ることによって決定される。一般に、フォトダイオードが伝導する電荷によって、リセット・トランジスタＭ８が導通する場合に生じる状態は、回避するのが望ましい。しかし、本発明の特徴には、この状態の発生時に生じるブルーミングの阻止が含まれる。リセット・トランジスタＭ８が導通しない場合、信号ノードＮ１の電圧電位は、近傍の能動ピクセル・センサの性能が影響を受けるまで、低下し続ける。リセット・トランジスタＭ８は、能動ピクセル・センサがブルーミングを被るのを阻止する。
【００４８】
いくつかの要因が、信号ノードＮ１の電圧電位が第２の事象２０３中に変動可能な量に影響を及ぼす可能性がある。これらの要因には、増幅／比較トランジスタＭ７のしきい値電圧、及び、低リセット電圧１０１の電圧電位が含まれる。増幅／比較トランジスタＭ７のしきい値電圧が高くなると、信号ノードＮ１における電圧電位の変動可能量が増大する。低リセット電圧１０１の電圧電位が低くなると、信号ノードＮ１における電圧電位の変動可能量が増大する。
【００４９】
第３の事象２０５には、ＳＥＬ入力における電圧電位の高選択電圧１０７から低選択電圧１０５への遷移が含まれる。前述のように、信号ノードＮ１の電圧電位は、低選択電圧１０５と高選択電圧１０７の差に（Ｃ１／（Ｃ１＋Ｃｊｕｎｃｔｉｏｎ））をかけた量だけ低下する。信号ノードＮ１の電圧電位の典型的な値は、レベル１１７、１１９として表される。信号ノードＮ１における電圧電位のこの低下によって、増幅／比較トランジスタＭ７の入力における電圧電位が増幅／比較トランジスタＭ７のしきい値電圧より高くなる。従って、増幅／比較トランジスタＭ７が導通を始める。結果として、信号ノードＮ１の電圧電位が、増幅／比較トランジスタＭ７を介してＣＯＬ出力に結合される。この時点で、ＣＯＬ出力のサンプリングが行われる。サンプリングされた出力は、フォトダイオードＤ１が受光する光の強度を表している。
【００５０】
ＣＯＬ出力は、アナログ・デジタル変換器（ＡＤＣ）回路によってサンプリング可能である。しかし、このサンプリングは、第３の事象２０５の後、及び、能動ピクセル・センサのＲＳＴが低リセット電圧１０１から高リセット電圧１０３に遷移する第４の事象２０７の前に実施しなければならない。
【００５１】
図１５は、単一トランジスタだけしか必要としない本発明の第５の実施態様を示す略回路図である。この実施態様には、リセット・ダイオードＤ２、Ｎ形ＭＯＳＦＥＴ増幅／比較トランジスタＭ９、結合コンデンサＣ１、及び、フォトダイオードＤ１が含まれている。増幅／比較トランジスタＭ９には、増幅／比較トランジスタＭ９のしきい値電圧の調整を可能にする、基板不純物濃度の高い、チャネル・インプラントが含まれている。このチャネル・インプラントによって、しきい値電圧が典型的なＮ形ＭＯＳＦＥＴトランジスタより高い、増幅／比較トランジスタＭ９が得られることになる。増幅／比較トランジスタＭ９の入力（ゲート）は、フォトダイオードＤ１の陰極に接続される。この接続ノードは、図１５の信号ノードＮ１として表示されている。
【００５２】
ＲＳＴ入力は、リセット・ダイオードＤ２に順バイアスをかけ、フォトダイオードＤ１に充電または放電をさせることによって能動ピクセル・センサをリセットする。Ｖｄｄのようなより高い電圧電位で、ＲＳＴ入力にバイアスをかけることによって、能動ピクセル・センサがリセットされる。フォトダイオードＤ１が受光するため、信号ノードのコンデンサに電子が集められる時間期間中に、より低い電圧電位でＲＳＴ入力にバイアスがかけられる。
【００５３】
本発明の特定の実施態様について説明し、例示してきたが、本発明は、こうして説明し、例示した部分の特定の形態または構成に制限されるものではない。本発明は、請求項による制限だけしか受けない。
【図面の簡単な説明】
【図１】４つのトランジスタを含む先行技術による能動ピクセル・センサ構造を示す図である。
【図２】３つのトランジスタを含む先行技術による能動ピクセル・センサ構造を示す図である。
【図３】単一のＮＰＮバイポーラ・トランジスタを含む先行技術による能動ピクセル・センサ構造を示す図である。
【図４】２つのトランジスタを含む先行技術による能動ピクセル・センサ構造を示す図である。
【図５】本発明の第１の実施態様の略回路図である。
【図６】図５に示す実施態様の実施例を示す図である。
【図７】本発明の能動ピクセル・センサが受光する光の強度を検出する際における、図５の概略図に示す信号のタイミング図である。
【図８】本発明の第２の実施態様の略回路図である。
【図９】図８の実施態様の実施例を示す図である。
【図１０】本発明の第３の実施態様の略回路図である。
【図１１】図１０の実施態様の実施例を示す図である。
【図１２】本発明の第４の実施態様の略回路図である。
【図１３】図１２に示す実施態様の実施例を示す図である。
【図１４】本発明の能動ピクセル・センサが受光する光の強度を検出する際における、図１２の概略図に示す信号のタイミング図である。
【図１５】本発明の第５の実施態様の略回路図である。
【符号の説明】
２０    Ｐ形ドープ基板
２１    Ｎ形ドープ基板
２２    Ｐ形ドープ拡散領域
２３    Ｐ形ウェル
２４    Ｐ形ドープ拡散領域
２６    Ｐ形ドープ拡散領域
２８    Ｐ形ドープ拡散領域
２９    ゲート酸化物領域
３０    ゲート酸化物領域
３１    ゲート酸化物領域
３２    金属層
３３    ポリシリコン層
３４    電界酸化物領域
３５    フォトレジスト金属層
４１    Ｎ形ウェル
４２    Ｐ形ドープ拡散領域
４３    Ｐ形ドープ拡散領域
４４    Ｐ形ドープ拡散領域
４５    Ｐ形ドープ拡散領域
４６    Ｐ形ドープ拡散領域
４８    Ｐ形ドープ拡散領域
Ｃ１    結合コンデンサ
Ｄ１    フォトダイオード
Ｄ２    フォトダイオード
Ｍ１    Ｎ形ＭＯＳＦＥＴリセット・トランジスタ
Ｍ２    Ｎ形ＭＯＳＦＥＴ増幅／比較トランジスタ
Ｍ３    Ｎ形ＭＯＳＦＥＴ増幅／比較トランジスタ
Ｍ４    Ｎ形ＭＯＳＦＥＴリセット・トランジスタ
Ｍ５    Ｐ形ＭＯＳＦＥＴ増幅／比較トランジスタ
Ｍ６    Ｐ形ＭＯＳＦＥＴリセット・トランジスタ
Ｍ７    Ｐ形ＭＯＳＦＥＴ増幅／比較トランジスタ
Ｍ８    Ｐ形ＭＯＳＦＥＴリセット・トランジスタ
Ｍ９    Ｎ形ＭＯＳＦＥＴ増幅／比較トランジスタ
Ｎ１    信号ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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