(57)【特許請求の範囲】
【請求項１】
第１のチップを接合するための第１のレイアウトを持ち、第１の接続点を含む第１の接続点グループを有する多層基板における正面側に位置する一次側、
第２のチップを接合するための、上記第１のレイアウトと同一のレイアウトを持ち、第２の接続点を含む第２の接続点グループを有する多層基板における背面側に位置する二次側、及び
各々が実質的に同じ電気的長さを有する第１と第２の分岐トレースを通して上記第１と第２の接続点に連結される中間接続点
を有し、上記中間接続点が基本トレースに連結、接続され、上記基本トレースが、第３のチップを接合するための接続点グループの該当する接続点に連結されることを特徴とする多層基板。
【請求項２】
第１と第３の接続点を各々含む第１と第３の接続点グループを有し、それぞれが第１と第３のチップの各々を接合する第１のレイアウトを持つ多層基板における正面側に位置する一次側、
第２と第４の接続点を各々含む第２と第４の接続点グループを有し、それぞれが第２と第４のチップの各々を接合する上記第１のレイアウトと同一のレイアウトを持つ多層基板における背面側に位置する二次側、及び、
各々が実質的に同一の電気的長さを持つ第１と第２の分岐トレースを通って上記第１と第２の接続点に連結される第１の中間接続点と、各々が実質的に同一の電気的長さを有する第３と第４の分岐トレースを通って上記第３と第４の接続点に連結される第２の中間接続点
とを有し、上記中間接続点が基本トレースに連結、接続され、上記基本トレースが、第５のチップを接合するための接続点グループの該当する接続点に連結されることを特徴とする多層基板。
【請求項３】
第１の接続点を含む第１の接続点グループを有し、レイアウトされた接続点を持つ第１のチップを接合するための第１のレイアウトを持つ多層基板における正面側に位置する一次側、
第２の接続点を含む第２の接続点グループを有し、上記第１のチップの上記レイアウトと同一のレイアウトを持つ第２のチップを接合するための上記第１のレイアウトと同一のレイアウトを持つ多層基板における背面側に位置する二次側、及び、
各々が実質的に同じ電気的長さを持つ第１と第２の分岐トレースを通って上記第１と第２の接続点に連結される中間接続点
とを有し、上記中間接続点が基本トレースに連結、接続され、上記基本トレースが、第３のチップを接合するための接続点グループの該当する接続点に連結されることを特徴とする多層基板。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明はトレース・ルーティング・トポロジーに関し、より厳密には基板の一次側と二次側上で同一の接続点レイアウトを可能にするトポロジーに関する。
【０００２】
（背景技術）
マイクロプロセッサのようないくつかのプロセッサはそのプロセッサのプロセッサチップが使用するデータを記憶するために、外部キャッシュチップ（Ｌ２キャッシュと呼ばれることもある）を使用する。キャッシュチップはプリント基板などの基板に取り付けられ、高速バスを通してプロセッサコアチップに接続される。
【０００３】
例えばインテルコーポレーションが製造するペンティアム（登録商標）ＩＩプロセッサはプロセッサチップとキャッシュチップが各々接続される基板を含む。プロセッサチップとキャッシュチップを基板に接続するためにプロセッサチップの接続点とキャッシュチップの接続点とのそれぞれが一致する接続点を基板に設けている。基板は複数の層を含む。１つのチップの様々な接続点を別のチップの様々な接続点に連結するためにトレースが基板の接続点に接続される。トレースがそれぞれ一緒にコネクタに入ってくるのを避けるために、トレースは特定の形状に経路が決められる。トレースをお互いに接触させないように、バイアを通って接続されている様々な層を通るようにトレースの経路を決めることができる。基板はマザーボードに取り付けることができるコネクタに、１つのエッジコネクタのゴールドフィンガーを通じて接続される。
【０００４】
１つのチップ上の接続点は、中間接続点から実質的に等距離にあるものを含む複数の分岐トレースを通って、基板の同じ側で同じ相対的なレイアウト位置にある１個より多いチップ上の接続点に連結されてきた。
ペンティアム（登録商標）ＩＩプロセッサに使われているような基板は複数の層を有する。各層は複雑さと費用を追加する。更にバイアの追加は複雑さ（例えばトレースのルーティングチャンネルをブロックすることにより）と費用を追加する。
【０００５】
（発明の開示）
本発明の一態様では、本発明は多層基板を有する。基板は、第１の接続点を含むような第１の接続点グループを持ち、第１のチップを接合する第１のレイアウトを持つような一次側を有する。基板はまた、第２の接続点を含むような第２の接続点グループを持ち、第２のチップを接合するために第１のレイアウトと同一のレイアウトを持つような二次側を有する。基板はまた、各々が実質的に同じ電気的長さを持つ第１と第２の分岐トレースを通って第１と第２の接続点に連結されている中間接続点を有する。
【０００６】
本発明は以下に述べる詳細な説明と添付の本発明の実施形態の図面によってより十分に理解されるであろう。しかし、それらは本発明をその特定の説明されている実施形態に限定すると解釈されるべきではなく、単に説明と理解のためである。
【０００７】
（好ましい実施形態の詳細な説明）
図１および図２において、プリント基板である基板１０は一次側１２と二次側１４を有する。基板１０は５つの接続点グループを有する、即ち、接続点１８のグループ、接続点２２−１、２２−２、２２−３および２２−４のグループである。単に例として挙げると、その接続点はバイア上のパッドでよく、また他の導体でもよい。
【０００８】
１つの例として、基板１０は接続点１８のグループに接続されるプロセッサチップを有するプロセッサの一部であることができる。そのプロセッサは、それぞれが接続点２２−１、２２−２、２２−３および２２−４の４つのグループのうちのどれか１つに接続される４つのキャッシュチップを有する。接続点のそれぞれのグループはレイアウトを有する。チップもまた接続点のレイアウトを持つ。チップの接続点はピン、パッド、または他の導体である。接続点２２−１、２２−２、２２−３および２２−４のグループのレイアウトを同一にすることにより、同じキャッシュチップを基板１０の一次側および二次側の両方に使うことができる。従ってキャッシュチップは１つのタイプのみ製造されればよい（すなわち、キャッシュチップのたった１つの導体ポイント・レイアウトのみが必要である）。ここに規定するように、もし２つの接続点グループの接続点レイアウトが同一であれば、同一のチップが接続点グループのどちらにも同じように働く。
【０００９】
特に以下の接続点を具体的に説明する。即ち接続点１８のグループの接続点３０、接続点２２−１のグループの接続点ＣＰＡ−１とＣＰＢ−１、接続点２２−２のグループの接続点ＣＰＡ−２とＣＰＢ−２、接続点２２−３のグループの接続点ＣＰＡ−３とＣＰＢ−３、接続点２２−４のグループの接続点ＣＰＡ−４とＣＰＢ−４、および接続点３２である。
【００１０】
基板１０は例えばゴールドフィンガー接続の６つのグループを有する。即ち、１６Ａ、１６Ｂ、１６Ｃ、１６Ｄ、１６Ｅ、および１６Ｆである。１つの例として、接続点３２はゴールドフィンガー接続の１つであるか、または１つ或いはそれ以上のゴールドフィンガー接続に接続される。
基板１０はバイア３４、３６、４４、および４６を有する。図示の実施形態において、バイアは基板１０の各層を通り抜ける。他の実施形態では、バイアは各層を通るようには延びていない。バイア３４、３６、４４、および４６は中間接続点と見ることができる。しかしながら図示の実施形態では、バイア３４、３６、４４、および４６はチップと直接接合することがないのに対し、接続点ＣＰＡ−１、ＣＰＡ−２などは直接接合する。
【００１１】
図１，図２，および図３において、基本トレース４０は接続点３０とバイア３４の間で連結されている。基本トレース４２は接続点３０とバイア３６の間で連結されている。基本トレース４０と４２は実質上同じ電気的長さを持つべきである。電気的長さはフライト時間である。等しい物理的長さは等しい電気的長さを与えるであろう。実質的に等しい電気的長さを持つ目的はチップ間信号のためのタイミング許容値を小さくすることである。電気的長さが実質的に同じでなければならないその程度は、少なくとも部分的には実装によって変わる許容値に依存する。その程度はまた、他のトレース（以下に述べる）がいかに近似した実質的に同一の電気的長さを持っているかにもよる。接続点３０がバイア３６よりバイア３４に近いので、基本トレース４２の電気的長さと合致させるためにトレース４０に余分の物理的長さを加える目的で基本トレース４０に曲がり（図３には示していないが、例えば曲がりくねった形状）を持たせてもよい。基本トレース４２もまた曲がりを持つことができる。ここに述べる様々なトレースは、必ずしも一定の幅を持つ必要はない。
【００１２】
分岐トレースＢＡ１は接続点ＣＰＡ−１とバイア３４の間で連結されている。分岐トレースＢＡ２は接続点ＣＰＡ−２とバイア３４の間に連結されている。分岐トレースＢＡ１とＢＡ２は実質的に同一の電気的長さを持つ。分岐トレースＢＡ３は接続点ＣＰＡ−３とバイア３６の間で連結され、分岐トレースＢＡ４は接続点ＣＰＡ−４とバイア３６の間で連結される。分岐トレースＢＡ３とＢＡ４は実質的に同一の電気的長さを持つ。言及したように、バイアはすべての層を通って完全に延びている必要はない。１つ或いはそれ以上のトレースは直線でない形状（例えば曲がりくねった形状）を持つことができる。また、トレースの幅は均一である必要はない。
【００１３】
図４において、基板１０はＮの層（すべてが図示されていない）を持つ。図４は基本トレース４０が内部層を通過して内部層内のバイア３４に接続されていることを示す。代わりの実施形態においては、基本トレース４０を異なる層を通過して異なるバイアに接続する複数の基本トレースまたは基本／分岐トレースで置き換えることができる。接続点ＣＰＡ−１とＣＰＡ−２は図１、図２、および図３に示すように移動される（すなわち、１つがもう一方の上にないように）。接続点ＣＰＡ−１とＣＰＡ−２は全ての層を通って拡がるバイア（バイア３４と同様）に接続されるパッドであってもよい。
【００１４】
図５に図４に示すものとは異なるもう一つのタイプのトレース・ルーティング・トポロジーを示す。図５においてトレース・ルーティング・トポロジーは基本トレース５０とそれに接続された基本／分岐トレース５４、５６を有する。基本トレース５０は、接続点の一形態であるバイア５２を通って基本／分岐トレース５４と５６に接続されている。分岐ＢＢ１とＢＢ２はバイア４４に接続され、各々接続点ＣＰＢ−１とＣＰＢ−２に接続される。分岐ＢＢ３とＢＢ４はバイア４６に接続され、接続点ＣＰＢ−３とＣＰＢ−４に接続される。分岐ＢＢ１とＢＢ２は実質的に等しい電気的長さを持つ。分岐ＢＢ３とＢＢ４は実質的に等しい電気的長さを持つ。
【００１５】
図４のトレース・ルーティング・トポロジーはＶトポロジーを有するのに対して、図５のトレース・ルーティング・トポロジーはＹトポロジーを有する。
基本トレースは２より大きい分岐トレースまたは基本／分岐トレースに接続することもできる。
【００１６】
図６はチップ７０の底面図を示し、また接続点ＣＰＡ−１とＣＰＢ−１、またはＣＰＡ−２とＣＰＢ−２、またはＣＰＡ−３とＣＰＢ−３、またはＣＰＡ−４、またはＣＰＢ−４に接続することができる２つの接続点７４と７６を示す。図７はチップ７０の側面図を示す。トレーストポロジーのため、１つのタイプのチップ７０のみが必要である。
チップを接合する接続点（例えばＣＰＡ−１）は駆動点でもよく、また受信点でもよい。
【００１７】
もし鏡像チップが各々の側に使われたとしたら、基板は基板１０よりもはるかに簡単であろう。確かに図３、図４、および図５に示す基板１０の内部層、トレース、および中間接続（３４、３６、４４、および４６）は基板１０に複雑さと費用を追加する。従って本発明は反直観的である。
基板１０は、よく知られた材料及び回路を有することができ、且つよく知られていない材料及び回路を有することができる。基板１０は、よく知られた技術及び工程に従って構築され、またよく知られていない技術及び工程に従っても構築することができる。
【００１８】
商品化においてはここに図示されていない他の接続点や接続点グループがあるであろう、なぜならそれらは本発明の理解にとってさらになにも付加せず、図を乱雑にし、本発明を分かりにくくする傾向があるため図示されていないからである。本発明はプロセッサに使用することに限定するものではなく、他の様々な基板、回路基板、そしてチップと関連して使用することが可能である。
【００１９】
当業者にとっては明らかであろうが、基板上の様々なコンポーネントの相対的な大きさ（例えばバイアや接続点）が説明の目的のために誇張されている。接続点は円形または球形である必要はない。図中のボックスの境界線は説明の目的のためであり、コンポーネントの境界を限定するものではなく重なり合うことも可能である。説明のためのコンポーネントの相対的な大きさは実際の相対的な大きさを示唆するものではない。「導体」という用語は広く解釈されるように意図しており、幾分か絶縁特性をも有する導電装置を含む。説明にあげたコンポーネント間、及び導体間には中間的なコンポーネントあるいは導体が存在することが可能である。
【００２０】
もし本明細書があるコンポーネントあるいは特徴が含まれること、またはある特徴を持つことに関して「可能である」、「できる」、「できるであろう」、または「可能であろう」と述べている場合には、その特定のコンポーネントあるいは特徴が含まれる、または特徴を持つことを要求しない。「応答性がある」という用語は完全に、または部分的に応答性があるという意味である。
本発明の開示により利便を得る当業者には前述の説明と図面からの他の多くの変形を本発明の範囲内で作ることが可能であることがわかるであろう。従って、本発明の範囲を規定するのはいかなる修正条項をもさらに含んでいる以下の特許請求範囲である。
【図面の簡単な説明】
【図１】  接続点を有する多層基板の正面側の図である。
【図２】  図１に示す多層基板の背面側に位置する図である。
【図３】  図１に示す基板の接続点間のトレース接続の略図である。
【図４】  図１に示す基板の側面簡略図である。
【図５】  図１に示す基板の接続点間のトレース接続の略図である。
【図６】  図１または図に示す接続点に接続されるチップの底面図である。
【図７】  図６に示すチップの側面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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