(57)【要約】  差動水晶発振回路は、第１及び第２の出力端子と、第１及び第２の出力端子に交差結合された第１及び第２のトランジスタを含む交差結合発振ユニットと、第１及び第２の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）ダイオードと、各ＭＯＳＦＥＴダイオードはゲートとドレイン端子の間に接続される抵抗を含み、ここにおいて第１のＭＯＳＦＥＴダイオードは、低周波数で低インピーダンス負荷を、及びより高い周波数で高インピーダンス負荷を前記第１のトランジスタに提供するために前記第１のトランジスタに結合し、第２のＭＯＳＦＥＴダイオードは、低周波数で低インピーダンス負荷を、及びより高い周波数で高インピーダンス負荷を第２のトランジスタに提供するために第２のトランジスタに結合し、発振周波数を確定するために第１及び第２の出力端子の間に結合された参照共振器と、を含む。  【選択図】図３
2017521963.tif 000002
【特許請求の範囲】
【請求項１】
差動水晶発振回路であって、
第１及び第２の出力端子と、
前記第１及び第２の出力端子に交差結合される第１及び第２のトランジスタを含む交差結合発振ユニットと、
第１及び第２の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）ダイオードと、各ＭＯＳＦＥＴダイオードはゲートとドレイン端子の間に接続される抵抗を含み、ここにおいて前記第１のＭＯＳＦＥＴダイオードは、低周波数で低インピーダンス負荷を、及びより高い周波数で高インピーダンス負荷を前記第１のトランジスタに提供するために前記第１のトランジスタに結合し、前記第２のＭＯＳＦＥＴダイオードは、低周波数で低インピーダンス負荷を、及びより高い周波数で高インピーダンス負荷を前記第２のトランジスタに提供するために前記第２のトランジスタに結合し、
発振周波数を確定するために前記第１及び第２の出力端子の間に結合された参照共振器と、
を備える、差動水晶発振回路。
【請求項２】
前記第１及び第２のＭＯＳＦＥＴダイオードが第１及び第２のｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）ダイオードとしてそれぞれ構成される、請求項１に記載の回路。
【請求項３】
前記第１及び第２のＰＭＯＳダイオードのソース端子に、及び供給電圧に結合された電流源を更に備える、請求項２に記載の回路。
【請求項４】
前記第１及び第２のＭＯＳＦＥＴダイオードのソース端子が、供給電圧に結合される、請求項１に記載の回路。
【請求項５】
前記第１及び第２のトランジスタが、ｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）トランジスタとして構成される、請求項１に記載の回路。
【請求項６】
前記ＮＭＯＳトランジスタのソース端子が、接地電圧に結合される、請求項５に記載の回路。
【請求項７】
前記第１及び第２のＭＯＳＦＥＴダイオードのドレイン端子が、前記第１及び第２のトランジスタのドレイン端子に結合される、請求項１に記載の回路。
【請求項８】
前記第１及び第２のＭＯＳＦＥＴダイオードが、第１及び第２のｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）ダイオードとしてそれぞれ構成される、請求項１に記載の回路。
【請求項９】
前記第１及び第２のＮＭＯＳダイオードのソース端子が、前記第１及び第２のトランジスタのソース端子に及び接地電圧に結合される、請求項８に記載の回路。
【請求項１０】
前記第１及び第２のＮＭＯＳダイオードのドレイン端子並びに前記第１及び第２のトランジスタのドレイン端子に結合される第１及び第２の電流源を更に備え、前記第１及び第２の電流源がまた、供給電圧に結合される、請求項９に記載の回路。
【請求項１１】
差動発振回路の出力端子に発振周波数を発生するための方法であって、前記方法は、
トランジスタの交差結合対及び出力端子の間に結合された参照共振器を使用して発振周波数を発生すること、
前記トランジスタの交差結合対に結合されるＭＯＳＦＥＴダイオードを使用して低周波数で低インピーダンス負荷を、及びより高い周波数で高インピーダンス負荷を生成することと、を備え、
前記ＭＯＳＦＥＴダイオードの各々が、ゲートとドレイン端子の間に接続される抵抗を含む、方法。
【請求項１２】
前記ＭＯＳＦＥＴダイオードと供給電圧の間に電流源を結合することを更に備える、請求項１１の方法。
【請求項１３】
接地電圧にトランジスタの交差結合対を結合することを更に備える、請求項１１の方法。
【請求項１４】
供給電圧と、前記ＭＯＳＦＥＴダイオードとトランジスタの前記交差結合対との並列組み合わせとの間に一対の電流源を結合することを更に備える、請求項１１の方法。
【請求項１５】
差動発振回路の出力端子に発振周波数を発生するための装置であって、前記装置は、
前記出力端子の間に結合される参照共振器を駆動することによって発振周波数を発生するための手段と、
低周波数で低インピーダンス負荷を、より高い周波数で高インピーダンス負荷を生成するための手段と、
を備え、生成するための手段は、発生するための手段に結合される、装置。
【請求項１６】
生成するための前記手段に電流を供給するための手段を更に備える、請求項１１の装置。
【請求項１７】
発生するための手段を接地電圧に結合するための手段を更に備える、請求項１１に記載の装置。
【請求項１８】
発生するための前記手段及び生成するための前記手段に電流を供給するための手段を更に備える、請求項１１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001] 本発明は、水晶発振回路に関し、更に具体的には、差動水晶発振器に関する。
【背景技術】
【０００２】
［0002]水晶発振器（ＸＯ）回路は、ＲＦシステムの重要な要素であり、トランシーバにおいて基準周波数発生のために使用される。これらのトランシーバのために、トランシーバが同調（スプリアス応答）される周波数とは異なる周波数に対する応答が、難しい問題のうちの１つである。ＸＯ高調波が複数の経路を介して他のＲＦ回路に容易に結合でき、受信機及び送信機出力に出現できる。シングルエンド構造と比較して、差動ＸＯ回路は、干渉及びスプリアス応答により良い耐性のために望ましい。しかし、ＸＯ回路における低インピーダンスＤＣ経路の欠如が、回路を発振させるよりむしろラッチアップさせる。従来の差動ＸＯ回路設計は、トランジスタの変形交差結合対の負のコンダクタンス（−ｇｍ）を能動デバイスとして使用しており、低周波数でのラッチングを避けるために高域フィルタリングを追加していた。
【発明の概要】
【０００３】
[0003]本発明は、差動発振回路の出力端子で発振周波数を発生するために提供する。
【０００４】
[0004]一実施形態においては、差動水晶発振回路が開示される。回路は、第１及び第２の出力端子と、第１及び第２の出力端子に交差結合される第１及び第２のトランジスタを含む交差結合発振ユニット（cross-coupled oscillation unit）と、第１及び第２の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）ダイオードと、各々のＭＯＳＦＥＴダイオードはゲート及びドレイン端子の間に接続される抵抗を含み、第１のＭＯＳＦＥＴダイオードは、低周波数で低インピーダンスを、高周波数で高インピーダンスを第１のトランジスタに提供するために第１のトランジスタに結合しており、第２のＭＯＳＦＥＴダイオードは、低周波数で低インピーダンスを、高周波数で高インピーダンスを第２のトランジスタに提供するために第２のトランジスタに結合しており、発振周波数を確立するために第１及び第２の出力端子の間に結合された参照共振器（reference resonator）と、を含む。
【０００５】
［0005]他の実施形態では、差動発振回路の出力端子で発振周波数を発生するための方法が、開示されている。方法は、トランジスタの交差結合対（cross-coupled pair of transistors）と出力端子の間に結合された参照共振器とを用いて発振周波数を発生することと、トランジスタの交差結合対に結合されたＭＯＳＦＥＴダイオードを用いて、低周波数で低インピーダンス負荷を、より高い周波数で高インピーダンス負荷を生成することと、含み、ここにおいて、ＭＯＳＦＥＴダイオードの各々は、ゲートとドレイン端子の間に接続された抵抗を含む。
【０００６】
［0006] 更にもう一つの実施形態では、差動発振回路の出力端子に発振周波数を生成するための装置が開示されている。装置は、出力端子の間で結合された参照共振器を駆動することによって発振周波数を発生するための手段と、低周波数で低インピーダンス負荷及びより高い周波数で高インピーダンス負荷を生成するための手段と、を含み、生成するための手段は、発生するための手段に結合される。
【０００７】
［0007]本発明の他の特徴及び利点は、例えば、本発明の態様を例示する現在の説明から明らかでなければならない。
【図面の簡単な説明】
【０００８】
[0008] 本発明の詳細は、それの構造および動作の両方に関して、同様の参照符号は同様の部分を指している添付の図面を検討することによって部分において見つけられ得る。
【図１】［0009]図１は、従来の差動ＸＯ回路のブロック線図である、
【図２Ａ】［0010]図２Ａは、本発明の一実施形態に従ったチップ及び共振器に構成される差動ＸＯ回路の機能的なブロック図である、
【図２Ｂ】［0011]図２Ｂは、フィードバックループの抵抗（Ｒ）を有するＰＭＯＳダイオードとして構成される負荷を示す、
【図２Ｃ】［0012]図２Ｃは、ＭＯＳＦＥＴダイオードのＩＤ−ＶＧＳ特性曲線である、
【図２Ｄ】［0013]図２Ｄは、交差結合された対のＮＭＯＳトランジスタとして構成される主発振装置である、
【図３】［0014]図３は、本発明の一実施形態に従った２つの分岐によって構成される差動ＸＯ回路のブロック線図である、
【図４】［0015]図４は、本発明の他の実施形態に従った差動ＸＯ回路のブロック線図である、
【図５】［0016]図５は、本発明の更にもう一つの実施形態に従った差動ＸＯ回路のブロック線図である、
【図６】［0017]図６は、本発明の一実施形態に従った差動発振回路の出力端子で発振周波数を発生する方法を例示している機能的なフロー線図である。
【発明を実施するための形態】
【０００９】
［0018]上述したように、従来の作動ＸＯ回路設計は、トランジスタの修正された交差結合対の負のコンダクタンス（−ｇｍ）アクティブデバイスとして用いていたし、低周波数でのラッチングを避けるためにハイパスフィルタを追加していた。例えば、図１は従来の差動ＸＯ回路１００の回路図である。図１において、差動発振は、電界効果トランジスタ（ＦＥＴ）１２０，１２２の交差結合対と抵抗を使用して達成される。電源電圧（ＶＤＤ）が抵抗１４０、１４２を介して交差結合ＦＥＴのドレイン端子に結合する。２つの結合キャパシタ１３０，１３２がハイパスフィルタリング、故に、ゼロ近似ＤＣ利得（close-to-zero DC gain）を提供するために追加される。しかし、この構成は、特定の条件の下で発振を提供するよりもラッチアップさせることができた。
【００１０】
［0019]ここに説明されている複数の実施形態は、差動ＸＯ回路を提供するために異なる構成を使用する。一実施形態において、トランジスタの交差結合対が、主発振デバイスとして使われる。低周波数でのラッチングを避けるために、フィードバックループに抵抗を有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）ダイオードが、トランジスタの交差結合対の各分岐に追加される。低周波数では、ＭＯＳＦＥＴダイオードは低インピーダンス負荷（１／ｇｍ）として作用し、それはループ利得を減じ、ラッチングを防止する。より高い周波数では、回路のインピーダンスは、ＭＯＳＦＥＴダイオードのフィードバックループの抵抗の値まで上昇し、ループ利得を増加する。抵抗の値は、より高い周波数で高インピーダンスを提供するように適正に調整されることができる。従って、新規な構成は、ＸＯ回路がより少ない付加回路及びより高い振幅（higher swings）で発振を開始し、持続することを可能にする。この説明を読んだ後に、さまざまな実施態様及びアプリケーションで本発明を実施する実視方法が明らかになる。本発明のさまざまな実施態様が本願明細書において記載されているけれども、これらの実施態様が、例えば、一例だけとして提示されており、限定しないことは理解される。このように、さまざまな実施態様のこの詳細な説明は、本発明の範囲又は幅を制限するために解釈されるべきでない。
【００１１】
［0020]図２Ａは、本発明の一実施形態に従った（差動発振器ドライバ回路２５０を含む）チップ上に構成される差動ＸＯ回路２００及び参照共振器２３０の機能ブロック図である。共振器２３０は、水晶及び電気石(tourmaline)を含む、様々な共振する結晶物質から形成されることができる。例えば、共振器２３０は、特定の周波数で共振するように正確にカットされ、寸法づけられ、形成されることができる。一実施形態において、共振器２３０は水晶共振器である。
【００１２】
［0021]図２Ａの例示の実施形態において、共振器２３０は、発振器ドライバ回路２５０の出力端子である一対の端末２６０、２６２を介して発振器ドライバ回路２５０に接続する。共振器２３０は、差動発振器ドライバ回路２５０からの好ましくはオフチップに取り付けられる。発振器ドライバ回路２５０は、第１の部品（part）２２２及び第２部品２２４を含む交差結合発振ユニット２２０及び一対の負荷２１０、２１２を含む。第１の部品２２２は負荷２１０に結合され、第２の部品２２４は負荷２１２に結合される。更に、負荷２１０、２１２の対は印加電圧（ＶＤＤ）に結合され、発振デバイス２２０は接地電圧に接続される。動作において、差動発振器ドライバ回路２５０は、差動ＸＯ回路２００の２つの対称出力端子２６０、２６２間に正弦波及び差動出力信号を規定するために特定の周波数で発振するように共振器２３０を駆動する。正弦波及び差動出力信号は、さまざまなアプリケーション、例えばフェーズロックループ、周波数可変同調型ディジタルフィルタ、直接デジタル周波数合成器及び同様に機能しているデバイスでの使用に適している。
【００１３】
［0022]図２Ｂに示す実施形態において、対の負荷２１０、２１２の各々は、フィードバックループに抵抗（Ｒ）を有するＭＯＳＦＥＴダイオードとして構成される。抵抗Ｒのための標準値は、数ＫΩの範囲内にある。図２Ｂにおいて、ＭＯＳＦＥＴダイオード２１０、２１２はｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）ダイオードとして構成され、それらは、ＰＭＯＳダイオードのゲート端子の電圧が閾値（ＶＴｈ）を超えると、一方向だけに電流を導通する。図２Ｃに示すように、閾値（ＶＴｈ）を超えて、（ＩＤ−ＶＧＳカーブで反映される）ＭＯＳＦＥＴダイオードの特性は、二次ＩＶ特性を有するダイオードと非常に類似しているように見える。ドレイン電流ＩＤは、次のように表されることができる：
【００１４】
【数１】
2017521963.tif 000003
【００１５】
但し、ＩＤ＝ドレイン電流；
Ｗ／Ｌ＝幅対長さの比率；
μｎ＝電子移動度；
Ｃｏｘ＝単位面積当たりのゲート容量；
ＶＧＳ＝ゲート−ソース間電圧；
ＶＴｈ＝閾値電圧。
【００１６】
［0023]図２Ｂへ戻って、抵抗（Ｒ）は、ＰＭＯＳダイオードのゲート端子とドレイン端子の間に接続される。ＰＭＯＳダイオードのソース端子は供給電圧（ＶＤＤ）に接続される。従って、ＭＯＳＦＥＴダイオード負荷２１０、２１２のインピーダンスは低周波数で低い（１／ｇｍ）。その理由は、帰還抵抗（Ｒ）が切り離され、高周波でのＭＯＳＦＥＴダイオード負荷２１０、２１２のインピーダンスが、帰還抵抗（Ｒ）の値で高いからである。上記したように、低周波数での負荷の低インピーダンスは、ループ利得を減らし、ラッチングを防止する。更に、より高い周波数での負荷の高インピーダンスは、回路のインピーダンスをフィードバックループの中の抵抗の値まで増加し、かつループ利得を増加する。他の実施形態では、負荷２１０、２１２は、ＮＭＯＳダイオードのソース端子が接地電圧に接続される状態でＮＭＯＳダイオードの各々のゲート端子とドレイン端子との間に接続された抵抗（Ｒ）を有するｎ−チャンネルＭＯＳＦＥＴ（ＮＭＯＳ）として構成されることができる。
【００１７】
［0024]図２Ｄに示された実施形態において、主発振デバイス２２０が、トランジスタ２２２、２２４の交差結合対として構成される。この実施形態では、第１のトランジスタのゲート端子２４４が第２のトランジスタ２２４のドレイン端子２４２に接続されるが、第２のトランジスタ２２４のゲート端子は第１のトランジスタ２２２のドレイン端子２４０に接続される。図２Ｄの例示の実施形態において、トランジスタ２２２、２２４の交差結合対は、ＮＭＯＳトランジスタで構成される。
【００１８】
［0025]図３は、本発明の一実施形態に従った２つの分岐３５０、３５２によって構成される差動ＸＯ回路３００のブロック線図である。図３の例示の実施形態において、ＮＭＯＳトランジスタ３１０、３１２の交差結合対は、第１の分岐３５０の第１のトランジスタ３１０及び第２の分岐３５２の第２トランジスタ３１２によって差動構成に配置される。第１のトランジスタ３１０のゲート端子は第２トランジスタ３１２のドレイン端子に接続されるが、第２のトランジスタ３１２のゲート端子は第１のトランジスタ３１０のドレイン端子に接続される。オフチップ参照共振器３３０は第１及び第２のトランジスタ３１０、３１２のドレイン端子に接続される。更に、第１の分岐３５０では、第１のトランジスタ３１０のドレイン端子が、第１のＰＭＯＳダイオード３２０のドレイン端子に接続され、それはゲート端子とドレイン端子間のフィードバックループ内に値Ｒを有する抵抗３４０を含む。対応して、第２の分岐３５２において、第２のトランジスタ３１２のドレイン端子が、第２のＰＭＯＳダイオード３２２のドレイン端子に接続され，それはゲート端子とドレイン端子間のフィードバックループ内に値Ｒを有するレジスタ３４２を含む。
【００１９】
［0026]図３において、第１の分岐に対して、第１のＰＭＯＳダイオード３２０は、低周波数では低インピーダンス負荷（１／ｇｍ）として作用し、より高い周波数では高インピーダンス負荷（Ｒ）として作用する。第２の分岐に対して、第２のＰＭＯＳダイオード３２２は、低周波数では低インピーダンス負荷（１／ｇｍ）として作用し、より高い周波数では高インピーダンス負荷（Ｒ）として作用する。動作において、ＰＭＯＳダイオード３２０のゲート端子の電圧が閾値電圧を上回ると、電源が電流をＰＭＯＳダイオード３２０のソース端子に及びドレイン端子までに供給する。更に、ＰＭＯＳダイオード３２２のゲート端子の電圧が閾値電圧を上回ると、電源がＰＭＯＳダイオード３２２のソース端子に及びドレイン端子まで電流を供給する。ＰＭＯＳダイオード３２０、３２２のゲート端子の電圧は、参照共振器３３０の発振電圧によって決定される。図３に示される実施形態において、トランジスタ３１０、３１２はＮＭＯＳトランジスタによって構成されるけれども、トランジスタ３１０、３１２はＰＭＯＳトランジスタによって構成されることができる。
【００２０】
［0027]ノード３６０は、参照共振器３３０の１つの端子、第１のＮＭＯＳトランジスタ３１０のドレイン端子及び第１のＰＭＯＳダイオード３２０のドレイン端子を接続する。更に、ノード３６２は参照共振器３３０の他の端子、第２のＮＭＯＳトランジスタ３１２のドレイン端子及び第２のＰＭＯＳダイオード３２２のドレイン端子を接続する。第１及び第２のＰＭＯＳダイオード３２０、３２２のソース端子は、供給電圧（ＶＤＤ）に共に接続されているが、第１及び第２のＮＭＯＳトランジスタ３１０、３１２のソース端子は接地電圧に共に接続されている。
【００２１】
［0028]図４は、本発明の他の実施形態に従った差動ＸＯ回路４００の概略図である。図４の図示実施形態において、電流源４５０はＰＭＯＳダイオード４２０、４２２に適当量の電流を供給するために追加される。従って、ＰＭＯＳダイオード４２０のゲート端子の電圧が閾値電圧を上回ると、電流源４５０がＰＭＯＳダイオード４２０のソース端子に及びドレイン端子まで電流を供給する。更に、ＰＭＯＳダイオード４２２のゲート端子の電圧が閾値電圧を上回ると、電流源４５０がＰＭＯＳダイオード４２２のソース端子に及びドレイン端子まで電流を供給する。ＰＭＯＳダイオード４２０、４２２のゲート端子の電圧は、共振器４３０の発振電圧によって決定される。
【００２２】
［0029]図３ですでに述べたように、ＮＭＯＳトランジスタ４１０，４１２の交差結合対は、差動構成に配置され、ここにおいて、第１のトランジスタ４１０のゲート端子は第２のトランジスタ４１２のドレイン端子に接続されるが、第２のトランジスタ４１２のゲート端子は第１のトランジスタ４１０のドレイン端子に接続される。共振器４３０は、第１及び第２のトランジスタ４１０、４１２のドレイン端子に接続される。ノード４６０は、参照共振器４３０の１つの端子、第１のトランジスタ４１０のドレイン端子及び第１のＰＭＯＳダイオード４２０のドレイン端子を接続する。更に、ノード４６２は参照共振器４３０の他の端子、第２のトランジスタ４１２のドレイン端子及び第２のＰＭＯＳダイオード４２２のドレイン端子を接続する。第１及び第２のＰＭＯＳダイオード４２０、４２２のソース端子は、電流源４５０に接続される。
【００２３】
［0030]図５は、本発明の更にもう一つの実施形態に従った差動ＸＯ回路５００の概略図である。図５の図示実施形態において、一対の電流源５７０、５７２の各電流源は各分岐５５０、５５２に追加されるが、ＭＯＳダイオード５２０、５２２のインピーダンス負荷はトランジスタ５１０、５１２の交差結合対と並列に接続させられた。図５において、ＭＯＳダイオード５２０、５２２のインピーダンス負荷は、ＮＭＯＳトランジスタ５１０、５１２の交差結合対と並列に接続されたＮＭＯＳダイオードとして構成される。
【００２４】
［0031]ＮＭＯＳトランジスタの交差結合対５１０、５１２は、第２の分岐において第１の分岐５５０の第１のトランジスタ５１０及び第２の分岐５５２の第２のトランジスタ５１２と差動構成に配置される。第１のトランジスタ５１０のゲート端子は第２のトランジスタ５１２のドレイン端子に接続されるが、第２のトランジスタ５１２のゲート端子は第１のトランジスタ５１０のドレイン端子に接続される。参照共振器５３０は、第１及び第２のトランジスタ５１０、５１２のドレイン端子に接続される。更に、第１の分岐５５０において、第１のトランジスタ５１０のドレイン端子は、第１のＮＭＯＳダイオード５２０のドレイン端子に接続されるが、第１のトランジスタ５１０のソース端子は第１のＮＭＯＳダイオード５２０のソース端子に接続され、これは、ゲートとドレイン端子の間のフィードバックループの中に値Ｒを有する抵抗５４０を含む。このように、第１のトランジスタ５１０及び第１のＮＭＯＳダイオード５２０は、並列に接続される。上記したように、第１の分岐５５０に対しては、第１のＮＭＯＳダイオード５２０は、低周波数で低インピーダンス負荷（１／ｇｍ）として作用し、及びより高い周波数で高インピーダンス負荷（Ｒ）として作用する。対応して、第２の分岐５５２において、第２のトランジスタ５１２のドレイン端子は、第２のＮＭＯＳダイオード５２２のドレイン端子に接続されているが、第２のトランジスタ５１２のソース端子が第２のＮＭＯＳダイオード５２２のソース端子に接続され、それは、ゲートとドレイン端子の間のフィードバックループの中に値Ｒを有する抵抗器５４２を含む。このように、第２のトランジスタ５１２及び第２のＮＭＯＳダイオード５２２は、並列に接続される。第２のＮＭＯＳダイオード５２２は、第２の分岐５５２に対して、低周波数で低インピーダンス負荷（１／ｇｍ）として作用し、より高い周波数で高インピーダンス負荷（Ｒ）として作用する。
【００２５】
［0032]ノード５６０は、参照共振器５３０の１つの端子、第１のトランジスタ５１０のドレイン端子及び第１のＮＭＯＳダイオード５２０のドレイン端子を接続する。更に、ノード５６２は、参照共振器５３０の他の端子、第１のトランジスタ５１２のドレイン端子及び第２のＮＭＯＳダイオード５２２のドレイン端子を接続する。第１及び第２のＮＭＯＳダイオード５２０、５２２のソース端子は、第１及び第２のトランジスタ５１０、５１２のソース端子に，及び接地電圧に接続される。
【００２６】
[0033]動作において、ＮＭＯＳダイオード５２０のゲート端子の電圧が閾値電圧を上回ると、電流源５７０がＮＭＯＳダイオード５２０のドレイン端子に及びソース端子まで電流を供給する。更に、ＮＭＯＳダイオード５２２のゲート端子の電圧が閾値電圧を上回ると、電流源５７２がＮＭＯＳダイオード５２２のドレイン端子に、及びソース端子まで電流を供給する。ＮＭＯＳダイオード５２０、５２２のゲート端子の電圧は、参照共振器５３０の発振電圧によって決定される。
【００２７】
［0034]図３、４及び５の差動構成は、低周波数でループ利得を減少し、ラッチングを防止すことによって、及びより高い周波数で回路のインピーダンスを（Ｒまで）及びループ利得を増やすことによって差動ＸＯ回路の従来の設計に勝る相当な利点を提供する。
【００２８】
図６は、本発明の一実施形態に従った差動発振回路の出力端子で発振周波数を発生するための方法６００を例示している機能的なフロー図である。一実施形態において、ステップ６１０では、トランジスタ３１０、３１２の交差結合対及び差動発振回路３００の出力端子３６０、３６２の間に結合した参照共振器３３０を用いて、差動発振周波数が発生される。トランジスタ３１０、３１２の差動結合対が、差動構成に配置され、ここにおいて、第１のトランジスタ３１０のゲート端子は、第２のトランジスタ３１２のドレイン端子に接続されるが、第２のトランジスタ３１２のゲート端子が第１のトランジスタ３１０のドレイン端子に接続される。一実施形態において、参照共振器３３０は、通常、差動発振回路からオフチップに配置されるように構成される。ステップ６２０では、低インピーダンス負荷が、トランジスタ３１０、３１２の交差結合対に結合される一対のＭＯＳＦＥＴダイオード３２０、３２２によって低周波数で生成される。低周波数での低インピーダンス負荷は、非常に小さい値である相互コンダクタンス（１／ｇｍ）の逆数（inverse）である。ステップ６３０では、高インピーダンス負荷が、トランジスタ３１０、３１２の交差結合対に結合されるＭＯＳＦＥＴダイオード３２０、３２２の同じ対によってより高い周波数で生成される。より高い周波数での高インピーダンス負荷は、ゲートとドレイン端子との間における、ＭＯＳＦＥＴダイオードのフィードバックの中の抵抗（Ｒ）の値である。抵抗の値Ｒは、高インピーダンス負荷を提供するように調整されなければならない。
【００２９】
［0035]本発明の幾つかの実施形態が上記に説明されているが、本発明の多くのバリエーションが可能である。例えば、図示の実施形態は、低及び高周波数負荷の両方を提供するとしてＭＯＳＦＥＴダイオードを示しているが、２つの差動周波数に対して適正な負荷を提供する回路の幾つかの構成が使用されることができる。更に、さまざまな実施形態の特徴は、上述したものとは異なる組合せで組み合わせることができる。更に、明白で簡単な説明のために、システム及び方法の多くの記述が簡略化されている。多くの説明は、特定の標準の用語及び構造を使用する。しかし、開示されたシステム及び方法は、広くより適用できる。
【００３０】
［0036]当業者は、ここに開示された実施形態に関連して説明された様々な例示的なブロック及びモジュールは、様々な形態で実施され得ることを認識するだろう。幾つかのブロック及びモジュールは、一般にそれらの機能の観点から上述された。そのような機能が、如何に実施されるかは、システム全体に課せられる設計制約に依存する。当業者は、説明された機能性を、各特定のアプリケーションに関して様々な方法で実施できるが、そのような実施の決定は本発明の範囲から逸脱を生じさせるものと解釈されるべきでない。加えて、モジュール、ブロック、又はステップ内の機能のグループ分けは、説明を容易にするためのものである。特定の機能又はステップは、本発明から逸脱することなく１つのモジュール又はブロックから移動され得る。
【００３１】
［0037]  ここに開示された例に関連して説明された様々な例示的な論理ブロック、モジュール、及び回路は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）又はその他のプログラマブル論理デバイス、ディスクリートゲート又はトランジスタロジック、ディスクリート・ハードウェア・コンポーネント、あるいはここに説明された機能を実行するように設計されたこれらの任意の組み合わせで、インプリメント又は実行されうる。汎用プロセッサは、マイクロプロセッサであることができるが、別の方法では、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであることができる。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰと１つのマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意の他のそのような構成との組み合わせとして実施され得る。更に、本願明細書において記載されている、実施形態を実施する回路及び機能ブロック並びにモジュールは、さまざまなトランジスタ・タイプ、ロジック系統及び設計方法論を用いて実現されることができる。
【００３２】
［0038]  開示された実施形態の上記説明は、当業者が本発明を製造又は使用することができるように提供されている。これらの実施形態への様々な修正は、当業者には容易に明らかであるだろうし、ここに説明された一般的な原理は、本発明の精神又は範囲から逸脱しない限り他の実施形態にも適用可能であることができる。従って、ここに提示された説明及び図面は、本発明の現在好ましい実施形態を表し、よって、本発明により広く熟慮される主題事項を代表するものであることは理解されるべきである。更に、本発明の範囲は、当業者に自明になり得る他の実施形態を完全に包含すること、及び、本発明の範囲は従って、添付の特許請求の範囲以外の何によっても限定されないことは理解されるべきである。
【図１】
2017521963.tif 000004
【図２Ａ】
2017521963.tif 000005
【図２Ｂ】
2017521963.tif 000006
【図２Ｃ】
2017521963.tif 000007
【図２Ｄ】
2017521963.tif 000008
【図３】
2017521963.tif 000009
【図４】
2017521963.tif 000010
【図５】
2017521963.tif 000011
【図６】
2017521963.tif 000012
【手続補正書】
【提出日】平成29年4月3日(2017.4.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
差動水晶発振回路であって、
第１及び第２の出力端子と、
前記第１及び第２の出力端子に交差結合される第１及び第２のトランジスタを含む交差結合発振ユニットと、
第１及び第２の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）ダイオードと、前記第１のＭＯＳＦＥＴダイオードは第３のトランジスタと前記第３のトランジスタのゲートとドレイン端子だけの間に接続される第１の抵抗を含み、前記第２のＭＯＳＦＥＴダイオードは第４のトランジスタと前記第４のトランジスタのゲートとドレイン端子だけとの間に接続される第２の抵抗とを含み、
ここにおいて、前記第１のＭＯＳＦＥＴダイオードは、低周波数で低インピーダンス負荷を、及びより高い周波数でより高いインピーダンス負荷を前記第１のトランジスタに提供するために前記第１のトランジスタに結合し、
前記第２のＭＯＳＦＥＴダイオードは、低周波数で低インピーダンス負荷を、及びより高い周波数でより高いインピーダンス負荷を前記第２のトランジスタに提供するために前記第２のトランジスタに結合し、
発振周波数を確定するために前記第１及び第２の出力端子の間に結合された参照共振器と、
を備える、差動水晶発振回路。
【請求項２】
前記第１及び第２のＭＯＳＦＥＴダイオードが第１及び第２のｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）ダイオードとしてそれぞれ構成される、請求項１に記載の回路。
【請求項３】
前記第１及び第２のＰＭＯＳダイオードのソース端子に、及び供給電圧に結合された電流源を更に備える、請求項２に記載の回路。
【請求項４】
前記第１及び第２のＭＯＳＦＥＴダイオードのソース端子が、供給電圧に結合される、請求項１に記載の回路。
【請求項５】
前記第１及び第２のトランジスタが、ｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）トランジスタとして構成される、請求項１に記載の回路。
【請求項６】
前記ＮＭＯＳトランジスタのソース端子が、接地電圧に結合される、請求項５に記載の回路。
【請求項７】
前記第１及び第２のＭＯＳＦＥＴダイオードのドレイン端子が、前記第１及び第２のトランジスタのドレイン端子に結合される、請求項１に記載の回路。
【請求項８】
前記第１及び第２のＭＯＳＦＥＴダイオードが、第１及び第２のｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）ダイオードとしてそれぞれ構成される、請求項１に記載の回路。
【請求項９】
前記第１及び第２のＮＭＯＳダイオードのソース端子が、前記第１及び第２のトランジスタのソース端子に及び接地電圧に結合される、請求項８に記載の回路。
【請求項１０】
前記第１及び第２のＮＭＯＳダイオードのドレイン端子並びに前記第１及び第２のトランジスタのドレイン端子に結合される第１及び第２の電流源を更に備え、前記第１及び第２の電流源がまた、供給電圧に結合される、請求項９に記載の回路。
【請求項１１】
差動発振回路の出力端子に発振周波数を発生するための方法であって、前記方法は、
第１及び第２のトランジスタを含むトランジスタの交差結合対及び出力端子の間に結合された参照共振器を使用して前記発振周波数を発生すること、
前記トランジスタの交差結合対に結合される第１及び第２のＭＯＳＦＥＴダイオードを使用して低周波数で低インピーダンス負荷を、及びより高い周波数でより高いインピーダンス負荷を生成することと、を備え、
前記第１のＭＯＳＦＥＴダイオードが、第３のトランジスタと前記第３のトランジスタのゲートとドレイン端子だけの間に接続される抵抗を含み、
前記第２のＭＯＳＦＥＴダイオードが第４のトランジスタ及び前記第４のトランジスタのゲートとドレイン端子だけの間に接続された第２の抵抗を含む、
方法。
【請求項１２】
前記第１及び第２のＭＯＳＦＥＴダイオードと供給電圧の間に電流源を結合することを更に備える、請求項１１の方法。
【請求項１３】
接地電圧にトランジスタの交差結合対を結合することを更に備える、請求項１１の方法。
【請求項１４】
前記第１のＭＯＳＦＥＴダイオードをトランジスタ前記交差結合対に並列に結合することと、
前記第２のＭＯＳＦＥＴダイオードをトランジスタの前記交差結合対の前記第２のトランジスタに並列に結合することと、
を更に備える、請求項１１の方法。
【請求項１５】
差動発振回路の出力端子に発振周波数を発生するための装置であって、前記装置は、
前記出力端子の間に結合される参照共振器を駆動することによって発振周波数を発生するための交差結合手段と、
低周波数で低インピーダンス負荷を、より高い周波数でより高いインピーダンス負荷を生成するための第１及び第２のＭＯＳＦＥＴダイオード手段と、
を備え、
ここにおいて、生成するための前記第１及び第２のＭＯＳＦＥＴダイオード手段のドレイン端子は、発生するための前記交差結合手段のドレイン端子に結合され、
生成するための前記第１のＭＯＳＦＥＴダイオード手段は、第３のトランジスタ及び前記第３のトランジスタのゲートとドレイン端子だけの間に接続される第１の抵抗とを含み、
生成するための前記第２のＭＯＳＦＥＴダイオード手段は、第４のトランジスタ及び前記第４のトランジスタのゲートとドレイン端子だけの間に接続される第２の抵抗とを含む、
装置。
【請求項１６】
生成するための前記第１及び第２のＭＯＳＦＥＴダイオード手段に電流を供給するための手段を更に備える、請求項１５の装置。
【請求項１７】
発生するための前記交差結合手段を接地電圧に結合するための手段を更に備える、請求項１５に記載の装置。
【請求項１８】
発生するための前記交差結合手段及び生成するための前記第１及び第２のＭＯＳＦＥＴダイオード手段に電流を供給するための手段を更に備える、請求項１５に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
［0038]  開示された実施形態の上記説明は、当業者が本発明を製造又は使用することができるように提供されている。これらの実施形態への様々な修正は、当業者には容易に明らかであるだろうし、ここに説明された一般的な原理は、本発明の精神又は範囲から逸脱しない限り他の実施形態にも適用可能であることができる。従って、ここに提示された説明及び図面は、本発明の現在好ましい実施形態を表し、よって、本発明により広く熟慮される主題事項を代表するものであることは理解されるべきである。更に、本発明の範囲は、当業者に自明になり得る他の実施形態を完全に包含すること、及び、本発明の範囲は従って、添付の特許請求の範囲以外の何によっても限定されないことは理解されるべきである。
以下に本件出願当初の特許請求の範囲に記載された発明を付記する。
［１］  差動水晶発振回路であって、
第１及び第２の出力端子と、
前記第１及び第２の出力端子に交差結合される第１及び第２のトランジスタを含む交差結合発振ユニットと、
第１及び第２の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）ダイオードと、各ＭＯＳＦＥＴダイオードはゲートとドレイン端子の間に接続される抵抗を含み、ここにおいて前記第１のＭＯＳＦＥＴダイオードは、低周波数で低インピーダンス負荷を、及びより高い周波数で高インピーダンス負荷を前記第１のトランジスタに提供するために前記第１のトランジスタに結合し、前記第２のＭＯＳＦＥＴダイオードは、低周波数で低インピーダンス負荷を、及びより高い周波数で高インピーダンス負荷を前記第２のトランジスタに提供するために前記第２のトランジスタに結合し、
発振周波数を確定するために前記第１及び第２の出力端子の間に結合された参照共振器と、
を備える、差動水晶発振回路。
［２］  前記第１及び第２のＭＯＳＦＥＴダイオードが第１及び第２のｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）ダイオードとしてそれぞれ構成される、［１に記載の回路。
［３］  前記第１及び第２のＰＭＯＳダイオードのソース端子に、及び供給電圧に結合された電流源を更に備える、［２に記載の回路。
［４］  前記第１及び第２のＭＯＳＦＥＴダイオードのソース端子が、供給電圧に結合される、［１］に記載の回路。
［５］  前記第１及び第２のトランジスタが、ｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）トランジスタとして構成される、［１］に記載の回路。
［６］  前記ＮＭＯＳトランジスタのソース端子が、接地電圧に結合される、［５］に記載の回路。
［７］  前記第１及び第２のＭＯＳＦＥＴダイオードのドレイン端子が、前記第１及び第２のトランジスタのドレイン端子に結合される、［１］に記載の回路。
［８］  前記第１及び第２のＭＯＳＦＥＴダイオードが、第１及び第２のｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）ダイオードとしてそれぞれ構成される、［１］に記載の回路。
［９］  前記第１及び第２のＮＭＯＳダイオードのソース端子が、前記第１及び第２のトランジスタのソース端子に及び接地電圧に結合される、［８］に記載の回路。
［１０］  前記第１及び第２のＮＭＯＳダイオードのドレイン端子並びに前記第１及び第２のトランジスタのドレイン端子に結合される第１及び第２の電流源を更に備え、前記第１及び第２の電流源がまた、供給電圧に結合される、［９］に記載の回路。
［１１］  差動発振回路の出力端子に発振周波数を発生するための方法であって、前記方法は、
トランジスタの交差結合対及び出力端子の間に結合された参照共振器を使用して発振周波数を発生すること、
前記トランジスタの交差結合対に結合されるＭＯＳＦＥＴダイオードを使用して低周波数で低インピーダンス負荷を、及びより高い周波数で高インピーダンス負荷を生成することと、を備え、
前記ＭＯＳＦＥＴダイオードの各々が、ゲートとドレイン端子の間に接続される抵抗を含む、方法。
［１２］  前記ＭＯＳＦＥＴダイオードと供給電圧の間に電流源を結合することを更に備える、［１１の方法。
［１３］  接地電圧にトランジスタの交差結合対を結合することを更に備える、［１１の方法。
［１４］  供給電圧と、前記ＭＯＳＦＥＴダイオードとトランジスタの前記交差結合対との並列組み合わせとの間に一対の電流源を結合することを更に備える、［１１の方法。
［１５］  差動発振回路の出力端子に発振周波数を発生するための装置であって、前記装置は、
前記出力端子の間に結合される参照共振器を駆動することによって発振周波数を発生するための手段と、
低周波数で低インピーダンス負荷を、より高い周波数で高インピーダンス負荷を生成するための手段と、
を備え、生成するための手段は、発生するための手段に結合される、装置。
［１６］  生成するための前記手段に電流を供給するための手段を更に備える、［１１の装置。
［１７］  発生するための手段を接地電圧に結合するための手段を更に備える、［１１］に記載の装置。
［１８］  発生するための前記手段及び生成するための前記手段に電流を供給するための手段を更に備える、［１１］に記載の装置。
【国際調査報告】
2017521963.tif 000013
2017521963.tif 000014
2017521963.tif 000015