(57)【特許請求の範囲】
【請求項１】
第１の端部と第２の端部を含む伝送媒体と、
デジタルデータをデータ信号に変換するため、及びそのデジタルデータを前記伝送媒体上へドライブするために前記伝送媒体の前記第１の端部に結合され、相補型金属酸化膜半導体（ＣＭＯＳ）の電圧ドライバを含む送信機と、及び
前記伝送媒体からデータ信号を受信するため、及びそのデータ信号からデジタルデータを回復するために前記伝送媒体の前記第２の端部に結合され、データ信号の歪みを大幅に低減するためにオンチップ終端器を含む受信機とを含む、デジタルデータの高速通信用のシステム。
【請求項２】
前記オンチップ終端器が、外部オフチップ終端器を有する受信機と比較してインダクタンスに寄生容量が存在する状態でデータ信号の歪みを大幅に低減する、請求項１のシステム。
【請求項３】
データ信号がシリアルデータ信号からなり、前記送信機が高速シリアライザを更に含む、請求項１のシステム。
【請求項４】
前記ＣＭＯＳドライバが差動電圧ドライバを含む、請求項１のシステム。
【請求項５】
前記ＣＭＯＳドライバが、データ信号を少なくともギガボー速度で前記伝送媒体上へドライブする、請求項１のシステム。
【請求項６】
前記送信機及び前記受信機に結合された位相同期ループであって、前記送信機からクロック信号を受信して、そのクロック信号に基づいて異なる位相を有する複数のクロック信号を生成し、その異なる位相を有する複数のクロック信号を前記受信機に供給する、位相同期ループを更に含む、請求項１のシステム。
【請求項７】
前記位相同期ループが、前記異なる位相を有する複数のクロック信号のサブセットを前記送信機へ更に供給する、請求項６のシステム。
【請求項８】
前記受信機は、前記異なる位相を有する複数のクロック信号を受信してその異なる位相を有する複数のクロック信号を用いてデータ信号をオーバーサンプリングし、その結果オーバーサンプリングされたデータ信号を生成する、オーバーサンプラを更に含む、請求項７のシステム。
【請求項９】
前記受信機は、前記オーバーサンプリングされたデータ信号を受信するため、及び前記送信機からのクロック信号を追跡するために前記オーバーサンプリングされたデータ信号の最も頻繁に遷移するエッジを監視するための位相追跡回路を更に含む、請求項８のシステム。
【請求項１０】
デジタルデータをデータ信号に変換するため、及びそのデータ信号を伝送媒体上へドライブするための送信機であって、
データ信号を前記伝送媒体上へ少なくともギガボー速度でドライブするためのＣＭＯＳ差動電圧ドライバを含む、送信機。
【請求項１１】
前記ＣＭＯＳ差動電圧ドライバが、第１のインバータ回路、及び第２のインバータ回路を更に含む、請求項１０の送信機。
【請求項１２】
前記第１のインバータ回路が、それぞれ第１のノードに結合されたドレイン、及び第２のノードに結合されたソースを有する第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタを含み、前記第１のノードが負の極性の出力を受信するように適合され、前記第２のノードが、正の極性の出力を伝送媒体へ出力するように適合されており、
前記第２のインバータ回路が、それぞれ第３のノードに結合されたドレイン、及び第４のノードに結合されたソースを有する第２のＮＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタを含み、前記第３のノードが正の極性の出力を受信するように適合され、前記第４のノードが、負の極性の出力を伝送媒体へ出力するように適合されている、請求項１１の送信機。
【請求項１３】
前記第１のインバータ回路が、
供給電圧に結合されたゲート、第１のノードに結合されたドレイン、及び第２のノードに結合されたソースを有する第１のＮＭＯＳトランジスタと、
接地に結合されたゲート、第１のノードに結合されたドレイン、及び第２のノードに結合されたソースを有する第１のＰＭＯＳトランジスタと、
前記第１のノードに結合された入力、及び前記第２のノードに結合された出力を有する第１のインバータとを含み、前記第１のノードが負の極性の出力を受信するように適合され、前記第２のノードが、正の極性の出力を伝送媒体へ出力するように適合されており、
前記第２のインバータ回路が、
供給電圧に結合されたゲート、第３のノードに結合されたドレイン、及び第４のノードに結合されたソースを有する第２のＮＭＯＳトランジスタと、
接地に結合されたゲート、第３のノードに結合されたドレイン、及び第４のノードに結合されたソースを有する第２のＰＭＯＳトランジスタと、
前記第３のノードに結合された入力、及び前記第４のノードに結合された出力を有する第２のインバータとを含み、前記第３のノードが正の極性の出力を受信するように適合され、前記第４のノードが、負の極性の出力を伝送媒体へ出力するように適合されている、請求項１１の送信機。
【請求項１４】
前記ＣＭＯＳ差動電圧ドライバが、第１のインバータ回路、及び第２のインバータ回路を更に含み、
前記第１のインバータ回路が、
供給電圧に結合されたゲート、第１のノードに結合されたドレイン、及び第２のノードに結合されたソースを有する第１のＮＭＯＳトランジスタと、
接地に結合されたゲート、第１のノードに結合されたドレイン、及び第２のノードに結合されたソースを有する第１のＰＭＯＳトランジスタと、
前記第１のノードに結合された入力、及び前記第２のノードに結合された出力を有する第１のインバータとを含み、前記第１のノードが負の極性の出力を受信するように適合され、前記第２のノードが、正の極性の出力を伝送媒体へ出力するように適合されており、
前記第２のインバータ回路が、
供給電圧に結合されたゲート、第３のノードに結合されたドレイン、及び第４のノードに結合されたソースを有する第２のＮＭＯＳトランジスタと、
接地に結合されたゲート、第３のノードに結合されたドレイン、及び第４のノードに結合されたソースを有する第２のＰＭＯＳトランジスタと、
前記第３のノードに結合された入力、及び前記第４のノードに結合された出力を有する第２のインバータとを含み、前記第３のノードが正の極性の出力を受信するように適合され、前記第４のノードが、負の極性の出力を伝送媒体へ出力するように適合されている、請求項１０の送信機。
【請求項１５】
データ信号がシリアルデータ信号からなり、前記送信機が高速シリアライザを更に含む、請求項１０又は１４の送信機。
【請求項１６】
伝送媒体からデータ信号を受信してデジタルデータをそのデータ信号から回復するための受信機であって、
データ信号の歪みを大幅に低減するためのオンチップ終端器を含み、
前記オンチップ終端器が、
基準電圧を生成するための内部電圧分周器と、
前記内部電圧分周器に結合されたインピーダンス整合バイアス回路と、
前記インピーダンス整合バイアス回路に結合された共通ゲートＭＯＳトランジスタとを含み、
前記インピーダンス整合バイアス回路が、前記共通ゲートＭＯＳトランジスタのゲートにバイアス電圧を供給することにより、終端電圧とインピーダンスを制御する、受信機。
【請求項１７】
前記オンチップ終端器が、外部オフチップ終端器を有する受信機と比較してインダクタンスに寄生容量が存在する状態でデータ信号の歪みを大幅に低減する、請求項１６の受信機。
【請求項１８】
オーバーサンプラ、位相追跡器、受信機（ＲＸ）クロックセレクタ、及びフレームアライナを更に含む、請求項１６の受信機。
【請求項１９】
前記オーバーサンプラが、前記オンチップ終端器からデータ信号を受信し、
前記オーバーサンプラが、位相同期ループ（ＰＬＬ）により生成された位相クロックを受信し、且つ使用して、データ信号をオーバーサンプリングしてサンプリングされたビットを並列に生成し、その並列にサンプリングされたビットを前記位相追跡器に伝え、
前記位相追跡器、及び前記受信機（ＲＸ）クロックセレクタが、前記オーバーサンプリングされたデータ信号からクロックとデータを回復するように動作し、回復されたデータストリームを前記フレームアライナに供給する、請求項１８の受信機。
【請求項２０】
前記フレームアライナが、前記回復されたデータストリームの中の特定の文字を探索して、係る特定の文字を発見した際にワード間に即時の位置合わせの境界を作るように構成されている、請求項１９の受信機。
【請求項２１】
前記特定の文字がコンマ文字からなる、請求項２０の受信機。
【請求項２２】
前記オンチップ終端器が、外部オフチップ終端器を有する受信機と比較して寄生容量が存在する状態でデータ信号の歪みを大幅に低減し、前記伝送媒体が外部抵抗終端器で終端されていない、請求項１６の受信機。
【請求項２３】
異なる位相を有する複数のクロック信号を用いてデータ信号をオーバーサンプリングして、その結果オーバーサンプリングされたデータ信号を生成する、オーバーサンプラを更に含む、請求項１６の受信機。
【請求項２４】
前記受信機は、データ信号を前記伝送媒体上へドライブした送信機からのクロック信号を追跡するために前記オーバーサンプリングされたデータ信号の最も頻繁に遷移するエッジを監視するための位相追跡回路要素を更に含む、請求項２３の受信機。
【請求項２５】
データワードの同期のためにデータ信号のコンマ文字を見つけるためのコンマ検出器を更に含む、請求項１６の受信機。
【発明の詳細な説明】
【０００１】
【関連出願の相互参照】
本出願は、本出願人（Gijung Ahn、Deog-Kyoon Jeong、Gyudong Kim）が1998年１月20日に仮出願した「1.25 GBaud CMOS Driver and On-Chip Termination for Gigabit Ethernet PHY Chip」という名称の米国仮出願番号60／071,879の恩典を請求しています。本出願は、また、本出願人（Deog-Kyoon Jeong、Gijung Ahn）が1998年９月４日に出願した「System and Method for High-Speed,Synchronized Data Communication」という名称の米国特許出願番号09／146,818の一部継続出願である。
【０００２】
【技術分野】
本発明は、データ通信システムに関する。とりわけ、本発明は、高速の送信機と高速の受信機を含む高速通信システムに関する。
【０００３】
【関連技術の説明】
電子技術とコンピュータ技術が発達を続けるにつれて、すぐ近くに又は少し離れて配置された異なる装置間での情報通信は、ますます重要になってきている。例えば、回路基板上の異なるチップ、システム内の異なる回路基板、及び互いに異なるシステム間の高速通信を提供することが、現在、かつてないほど望まれている。また、特にグラフィックス又はビデオ情報、マルチ入出力チャネル、ローカルエリアネットワーク等を用いる集約的なデータ消費システムにおけるデータ通信に必要とされる大量のデータを考慮して、非常に高速でかかる通信を提供することが、ますます望まれている。
【０００４】
個々のパーソナルコンピュータ、ワークステーション、又は他のコンピュータ装置（それらの装置の内部では、データがパラレルデータバスを用いて通常内部的に転送される）が比較的簡単な伝送ラインを介して互いに通信できることが、特に望まれている。現在共通に利用可能なコンピュータシステム内の64ビット幅及びより広い幅のデータ経路とは対照的に、かかる伝送ラインには、概して１つ又は２つの導体だけが含まれる。
【０００５】
多くの場合、オーバーサンプリングを含む通信システムを利用して、伝送されたデータを回復する。かかるシステムは、記号（ビット）が伝送されている速度より速い速度で入力シリアルデータストリームをサンプリングする受信機を含む。例えば、３倍（３ｘ）オーバーサンプリング受信機において、入力データストリームは、記号の速度に比べて約３倍の速度でサンプリングされる。しかしながら、データの転送速度が非常に高速である場合、かかる受信機を効果的に実現するために克服すべき様々な問題がある。例えば、寄生容量とインダクタンスは、通常、受信された信号にかなりの歪みをもたらす。
【０００６】
ギガビットイーサネット規格（IEEE802.3ｚ）の物理層は、ギガボー速度で動作するいわゆるＰＨＹチップを必要とする。伝統的に、かかるＰＨＹチップを実現するためにGaAs（ガリウム砒素）又はバイポーラ技術を利用していた。しかしながら、GaAs及びバイポーラ回路は、他のＣＭＯＳ（相補型金属酸化膜半導体）回路と容易に一体化され得ず、ＣＭＯＳ回路に比べて製造コストが一般に高い。
【０００７】
ここで、先行技術文献を列挙すると以下の通りである。即ち、米国特許第５，４１８，４７８号、米国特許第５，９７４，４６４号、米国特許第５，９９９，０１９号、米国特許第６，０２５，７４２号、Keiser,B.E.著による「Sources of Radiated Interference and its Characteristics」（pp.25-34,Principles of Electromagnetic Compatibility,1996 第３版）と題する文献、「Spread Spectrum Modulation」（Pseudo-Noise Sequences pp.578-611(第１１章)）と題する文献、Kim他の著による「An 800 Mbps Multi-channel CMOS Serial Link with 3x Oversampling」(pp.451-454,IEEE 1995 Custom Integrated Circuits Conference) と題する文献、Gotoh他の著による「All Digital Multi-phase delay Locked Loop for Internal Timing Generation in Embedded and/or High-speed DRAMs」（pp.107-108,1997,Synopsium on VLSI Circuits Digest of Technical Papers）と題する文献、Shin他の著による「A 250-Mbit/s CMOS Crosspoint Switch」（pp.478-486,IEEE Journal of Solid-State Circuits,Vol 24,No.2 April 1989）と題する文献である。
【０００８】
【発明の概要】
本発明により、上述したニーズは満たされ、問題は解決する。新たな非常に高速のＣＭＯＳ技術を用いてギガボー速度で動作するＣＭＯＳドライバを実現する。かかるドライバは、GaAs又はバイポーラ技術を用いるドライバに比べて容易に製造され、更に他のＣＭＯＳ回路と容易に一体化され得る。ギガボーのＣＭＯＳドライバを利用する通信システムには、外部終端器を有する受信機と比較してインダクタンスに寄生容量が存在する状態で歪みを大幅に減らすためのオンチップ終端器を有する受信機が更に含まれる。更に、通信システムには、位相追跡器とフレームアライナが含まれる。位相追跡器は、受信機のクロックの位相が送信機のクロックを追跡するようにオーバーサンプリングされたデータの最も頻繁に遷移するエッジを絶えず監視する。フレームアライナは、シリアルデータストリーム内の単一のコンマ文字を用いてデータワードの即時の同期を可能とするコンマ検出器を含む。
【０００９】
【発明の実施の形態】
図１は、本発明の好適な実施態様に従ってギガボーのＣＭＯＳドライバ108を利用する通信システム100のブロック図を示す。システム100には、送信機（ＴＸ）102、受信機（ＲＸ）104、及び位相同期ループ（ＰＬＬ）106が含まれる。
【００１０】
図１に示すように、送信機102が1.25ギガビット／秒（Gbps）の信号を伝送媒体へ出力する。もちろん、特定の信号速度は、本発明の範囲内で変更できる。送信機102には、差動電圧ドライバ（ギガボーのＣＭＯＳドライバ）108、シリアライザ110、及びデータリタイマ112が含まれる。
【００１１】
好適な実施態様によれば、データリタイマ112が125MHzの外部クロック、及びエンコーダからのＤＣ平衡及び制限されたランレングス10ビットパラレルデータストリームを受信する。データリタイマ112は外部クロックを用いてデータストリームのタイミングを調節する。
【００１２】
シリアライザ110は、データリタイマ112からの調整された10ビットパラレルデータストリームを受信する。シリアライザ110は、ＰＬＬ106から10個の位相クロックも受信する。シリアライザ110は10個の位相クロックを利用して10ビットパラレルデータストリームをシリアルビットストリームへと変換する。
【００１３】
差動電圧ドライバ108は、シリアライザ110からシリアルビットストリームを受信する。差動電圧ドライバ108は、シリアルビットストリームを外部クロックの125MHzの速度の10倍である、1.25Gbpsで媒体上へドライブする。
【００１４】
1.25Gbpsの信号を伝送する伝送媒体は、従来の外部抵抗で終端されていない。代わりに、伝送媒体は、受信機104内のオンチップ終端回路114により終端される。オンチップ終端回路114を用いることにより外部終端器に比べて信号の歪みが低減される。受信機104には、オンチップ終端回路114に加えて、３倍（３ｘ）オーバーサンプラ116、位相追跡器118、ＲＸクロックセレクタ120、及びフレームアライナ122が含まれる。
【００１５】
オーバーサンプラ116は、オンチップ終端器114からデータ信号を受信する。オーバーサンプラ116は、ＰＬＬ106により供給される30個の位相クロックを利用してデータ信号をオーバーサンプリングし、30個のサンプリングされたビットを並列に生成する。３ｘオーバーサンプラ116は、並列にサンプリングされた30個のビットを位相追跡器118へ与える。位相追跡器118とＲＸクロックセレクタ120は、オーバーサンプリングされたデータからクロックとデータを回復するように動作して、その回復されたデータストリームをフレームアライナ122へ与える。好適な実施態様において、フレームアライナ122は、回復されたデータストリームの中のコンマ文字を探索して、かかるコンマ文字を発見した際にワード間に即時の位置合わせの境界を作る。
【００１６】
システム100の好適な実施態様によれば、ＴＸ102とＲＸ104間でのクロック周波数の0.1％未満の差は、許容され得る。ＰＬＬ106は、クロック周波数の差をその許容誤差範囲内に保つように動作する。
【００１７】
図２は、本発明の好適な実施態様に従って高速シリアライザ110の回路図を示す。シリアライザ110は、スイッチングエレメントとして用いられるＮＭＯＳ（ｎ型金属酸化膜半導体）トランジスタ、及び負荷として用いられるＰＭＯＳ（ｐ型金属酸化膜半導体）トランジスタ（Ｍ１、Ｍ２、Ｍ３）からなる。これらのトランジスタを用いて差動擬似ＮＭＯＳ論理回路を形成する。
【００１８】
ＰＭＯＳトランジスタに関して、Ｍ１は、供給電圧に結合されたソース、接地に結合されたゲート、及びＭ２とＭ３のソースに結合されたドレインを有する。動作上、Ｍ１はコモンモード電圧をプルダウンして、その結果、出力電圧は、ほぼ半分の供給電圧（Vdd／２）を小さなスイングで揺り動かす。Ｍ２は、接地に結合されたゲート、及び第１のＮＭＯＳトランジスタネットワーク202に結合されたドレインを有する。Ｍ３は、接地に結合されたゲート、及び第２のＮＭＯＳトランジスタネットワーク204に結合されたドレインを有する。
【００１９】
その第１のネットワーク202には、Ｍ２のドレインに結合された第１のノード206が含まれる。その第１のノード206は、差動電圧ドライバ108の負の入力端子にも結合される。更に、その第１のノード206は、ＮＭＯＳトランジスタの10個の列（210、211、・・、219）に結合される。それぞれの列210〜219には、第１のノード206と接地との間で直列に結合された３つのＮＭＯＳトランジスタが含まれる。例えば、第１の列210には、第１のノード206に結合されたソースを有する第１のＮＭＯＳトランジスタ210a、その第１のＮＭＯＳトランジスタ210aのドレインに結合されたソースを有する第２のＮＭＯＳトランジスタ210b、及びその第２のＮＭＯＳトランジスタ210bのドレインに結合されたソースと、接地に結合されたドレインを有する第３のＮＭＯＳトランジスタ210cが含まれる。第１のＮＭＯＳトランジスタ210aのゲートは、ＰＬＬ106から５番目の位相クロック信号（ck4）を受信するように結合される。第２のＮＭＯＳトランジスタ210bのゲートは、ＰＬＬ106から１番目の位相クロック信号（ck0）を受信するように結合される。最後に、第３のＮＭＯＳトランジスタ210cのゲートは、データリタイマ112から１番目のデータ信号（d0）を受信するように結合される。
【００２０】
同様に、第２の列211には、第１のノード206と接地との間で直列に結合された３つのＮＭＯＳトランジスタ（211a〜211c）が含まれる。第１のＮＭＯＳトランジスタ211aのゲートは、ＰＬＬ106から６番目の位相クロック信号（ck5）を受信するように結合される。第２のＮＭＯＳトランジスタ211bのゲートは、ＰＬＬ106から２番目の位相クロック信号（ck1）を受信するように結合される。最後に、第３のＮＭＯＳトランジスタ211cのゲートは、データリタイマ112から２番目のデータ信号（d1）を受信するように結合される。
【００２１】
ゲート上の信号を適切にインクリメントする、他の列212〜219も同様である。例えば、10番目の列219に関して、第１のＮＭＯＳトランジスタ219aのゲートは、ＰＬＬ106から４番目の位相クロック信号（ck3）を受信するように結合される。第２のＮＭＯＳトランジスタ219bのゲートは、ＰＬＬ106から10番目の位相クロック信号（ck9）を受信するように結合される。最後に、第３のＮＭＯＳトランジスタ219cのゲートは、データリタイマ112から10番目のデータ信号（d9）を受信するように結合される。
【００２２】
第２のネットワーク204には、Ｍ３のドレインに結合される第２のノード208が含まれる。その第２のノード208は、差動電圧ドライバ108の正の入力端子にも結合される。更に、その第２のノード208は、ＮＭＯＳトランジスタの10個の列（220、221、・・、229）に結合される。それぞれの列220〜229には、第２のノード208と接地との間で直列に結合された３つのＮＭＯＳトランジスタが含まれる。例えば、第１の列220には、第２のノード208に結合されたソースを有する第１のＮＭＯＳトランジスタ220a、その第１のＮＭＯＳトランジスタ220aのドレインに結合されたソースを有する第２のＮＭＯＳトランジスタ220b、及びその第２のＮＭＯＳトランジスタ220bのドレインに結合されたソースと、接地に結合されたドレインを有する第３のＮＭＯＳトランジスタ220cが含まれる。第１のＮＭＯＳトランジスタ220aのゲートは、ＰＬＬ106から５番目の位相クロック信号（ck4）を受信するように結合される。第２のＮＭＯＳトランジスタ220bのゲートは、ＰＬＬ106から１番目の位相クロック信号（ck0）を受信するように結合される。最後に、第３のＮＭＯＳトランジスタ220cのゲートは、データリタイマ112から反転されたバージョンの１番目のデータ信号（反転d0）を受信するように結合される。
【００２３】
同様に、第２の列221には、第２のノード208と接地との間で直列に結合された３つのＮＭＯＳトランジスタ（221a〜221c）が含まれる。第１のＮＭＯＳトランジスタ221aのゲートは、ＰＬＬ106から６番目の位相クロック信号（ck5）を受信するように結合される。第２のＮＭＯＳトランジスタ221bのゲートは、ＰＬＬ106から２番目の位相クロック信号（ck1）を受信するように結合される。最後に、第３のＮＭＯＳトランジスタ221cのゲートは、データリタイマ112から反転されたバージョンの２番目のデータ信号（反転d1）を受信するように結合される。
【００２４】
ゲート上の信号を適切にインクリメントする、他の列222〜229も同様である。例えば、10番目の列229に関して、第１のＮＭＯＳトランジスタ229aのゲートは、ＰＬＬ106から４番目の位相クロック信号（ck3）を受信するように結合される。第２のＮＭＯＳトランジスタ229bのゲートは、ＰＬＬ106から10番目の位相クロック信号（ck9）を受信するように結合される。最後に、第３のＮＭＯＳトランジスタ229cのゲートは、データリタイマ112から反転されたバージョンの10番目のデータ信号（反転d9）を受信するように結合される。
【００２５】
図３は、本発明の好適な実施態様に従って差動電圧ドライバ108の回路図を示す。通信システム100は、電流モードドライバの代わりにかかる差動電圧ドライバ108を用いる。なぜなら、電流モードドライバは、ボンディングワイヤとパッドによる大きな寄生容量及びインダクタンスが存在する状態で高速信号を伝送ライン上へドライブするのに適していないからである。差動電圧ドライバ108は、第１のインバータ回路302a及び第２のインバータ回路302bからなる。
【００２６】
第１のインバータ回路302aは、ＮＭＯＳトランジスタＭ１、ＰＭＯＳトランジスタＭ２、及びインバータ304aからなる。ＮＭＯＳトランジスタＭ１は、供給電圧に結合されたゲート、第１のノード306aに結合されたドレイン、及び第２のノード308aに結合されたソースを有する。ＰＭＯＳトランジスタＭ２は、接地に結合されたゲート、第１のノード306aに結合されたドレイン、及び第２のノード308aに結合されたソースを有する。インバータ304aは、第１のノード306aに結合された入力、及び第２のノード308aに結合された出力を有する。また、その第１のノード306aは、シリアライザ110から負の極性（−）の出力を受信するように結合される。また、その第２のノード308aは、正の極性（＋）の出力を伝送媒体（例えば、ケーブル）へ出力するように結合される。従って、第１のインバータ回路302aの回路要素は、シリアライザ110から負の極性のデータ信号を受信して、その信号を反転し、正の極性のデータ信号を伝送媒体へ出力するように動作する。Ｍ１とＭ２は、インバータ304aの電圧スイングを減少させる、並びに出力インピーダンスを減少させるフィードバック抵抗として使用される。
【００２７】
第２のインバータ回路302bは、ＮＭＯＳトランジスタＭ１、ＰＭＯＳトランジスタＭ２、及びインバータ304bからなる。ＮＭＯＳトランジスタＭ１は、供給電圧に結合されたゲート、第１のノード306bに結合されたドレイン、及び第２のノード308bに結合されたソースを有する。ＰＭＯＳトランジスタＭ２は、接地に結合されたゲート、第１のノード306bに結合されたドレイン、及び第２のノード308bに結合されたソースを有する。インバータ304bは、第１のノード306bに結合された入力、及び第２のノード308bに結合された出力を有する。また、その第１のノード306bは、シリアライザ110から正の極性（＋）の出力を受信するように結合される。また、その第２のノード308bは、負の極性（−）の出力を伝送媒体（例えば、ケーブル）へ出力するように結合される。従って、第２のインバータ回路302bの回路要素は、シリアライザ110から正の極性のデータ信号を受信して、その信号を反転し、負の極性のデータ信号を伝送媒体へ出力するように動作する。Ｍ１とＭ２は、インバータ304bの電圧スイングを減少させる、並びに出力インピーダンスを減少させるフィードバック抵抗として使用される。
【００２８】
図４Ａは、電流モードドライバ408の典型的な回路構成を示し、図４Ｂは、電圧モードドライバ108の典型的な回路構成を示す。電圧モードドライバ108は、本発明の好適な実施態様に従っている。
【００２９】
いずれの場合も、ドライバ（408又は108）は、ボンディングワイヤとボンディングパッドを一般に含む接続を介して伝送媒体に結合される。伝送媒体とそれへの接続は、２本のラインの各々に関して２個のコンデンサＣ１、Ｃ２、及びインダクターＬによりモデル化されている。Ｃ２は各伝送ラインのキャパシタンスを表し、各コンデンサＣ２は伝送ラインと接地との間に結合される。各ＬＣ回路（インダクターＬとコンデンサＣ１とからなる）は、ボンディングワイヤとボンディングパッドによる寄生インダクタンスと寄生容量を表す。伝送媒体のもう一方の端部は、適切な接続（終端を含む）を介して受信機に結合される。適切な接続は、ドライバが電流モードドライバ408か、電圧モードドライバ108であるかにより変更する。
【００３０】
図５は、本発明の好適な実施態様に従って図４に示される構成のもとにシミュレートされた波形を示す。シミュレーションの目的で、伝送媒体とそれへの接続の寄生効果をモデル化するために、インダクタンスＬは、４nHであるように設定され、２つのコンデンサＣ１、Ｃ２は、それぞれ、２pF、４pFであるように設定された。
【００３１】
図５Ａに示すように、重大な符号間干渉は、電流モードドライバ408の構成において発生する。この符号間干渉は、ゆっくり、受動的に一定の電流をプルアップしプルダウンすると考えられる。対照的に、図５Ｂに示すように、かなりの量の歪みだけが、電圧モードドライバ108の構成において発生する。これは、電圧モードドライバ108が信号を２方向（上りと下り）に能動的にドライブするからである。
【００３２】
図６は、本発明の好適な実施態様に従ってオンチップ終端回路114の回路図を示す。図６に示すように、オンチップ終端回路は、共通ゲートＣＭＯＳ構成に基づいている。特に、オンチップ終端回路114には、内部電圧分周器602、インピーダンス整合バイアス回路604、外部抵抗606、及び共通ゲートＭＯＳトランジスタ構成608が含まれる。
【００３３】
好適な実施態様に従って、内部電圧分周器602には、４つの抵抗（610、612、614、616）と３つのノード（Ｖｈ、Ｖｍ、ＶＩ）が含まれる。４つの抵抗は、供給電圧と接地との間で直列に結合される。３つのノードは、４つの抵抗間に存在する。第１の抵抗610は、供給電圧を第１のノードＶｈに結合する。第２の抵抗612は、第１のノードＶｈを第２のノードＶｍに結合する。第３の抵抗614は、第２のノードＶｍを第３のノードＶＩに結合する。第４の抵抗616は、第３のノードＶＩを接地に結合する。Ｖｈにおける電圧は比較的高く、ＶＩにおける電圧は比較的低く、そしてＶｍにおける電圧は中間である。最後に、３つのノードのそれぞれは、バイアス回路604に結合される。従って、内部電圧分周器602は、３つの基準電圧を生成する。
【００３４】
好適な実施態様において、バイアス回路604には、３つの演算増幅器（オペアンプ）618、620、622、及び７つのトランジスタ（Ｍ０〜Ｍ６）が含まれる。第１のオペアンプ618は、電圧分周器602のＶｍに結合された負の端子、第１のノード624に結合された正の端子、及び第２のノード626に結合された出力端子を有する。第２のオペアンプ620は、電圧分周器602のＶｈに結合された正の端子、第３のノード628に結合された負の端子、及び第４のノード630に結合された出力端子を有する。また、その第４のノード630は、電圧ＶＰとして表示されている。第３のオペアンプ622は、ＶＩに結合された正の端子、第５のノード632に結合された負の端子、及び第６のノード634に結合された出力端子を有する。また、その第６のノード634は、電圧ＶＮとして表示されている。
【００３５】
第１のトランジスタＭ０は、供給電圧に結合されたソース、第１のノード624に結合されたドレイン、及び第２のノード626に結合されたゲートを有するＰＭＯＳトランジスタからなる。第２のトランジスタＭ１は、供給電圧に結合されたソース、第７のノード636に結合されたドレイン、及び第２のノード626に結合されたゲートを有するＰＭＯＳトランジスタからなる。第３のトランジスタＭ２は、供給電圧に結合されたソース、第３のノード628に結合されたドレイン、及び第２のノード626に結合されたゲートを有するＰＭＯＳトランジスタからなる。従って、最初の３つのトランジスタＭ０〜Ｍ２のそれぞれは、第１のオペアンプ618の出力により制御されるゲートを有するＰＭＯＳトランジスタからなる。
【００３６】
第４のトランジスタＭ３は、供給電圧に結合されたソース、第５のノード632に結合されたドレイン、及び第６のノード634（ＶＮ）に結合されたゲートを有するＮＭＯＳトランジスタからなる。第５のトランジスタＭ４は、第３のノード628に結合されたソース、接地に結合されたドレイン、及び第４のノード630（ＶＰ）に結合されたゲートを有するＰＭＯＳトランジスタからなる。第６のトランジスタＭ５は、第７のノード636に結合されたソースとゲート、及び接地に結合されたドレインを有するＮＭＯＳトランジスタからなる。最後に、第７のトランジスタＭ６は、第５のノード632に結合されたソース、接地に結合されたドレイン、及び第７のノード636に結合されたゲートを有するＮＭＯＳトランジスタからなる。
【００３７】
外部抵抗606は抵抗器を含み、Reの抵抗値を有するものとして表され、バイアス回路604の第１のノード624と接地との間に結合される。外部抵抗606は、基準インピーダンスとして用いられる。
【００３８】
共通ゲートＭＯＳトランジスタ構成608には、２つのＮＭＯＳトランジスタＭ７、Ｍ９、及び２つのＰＭＯＳトランジスタＭ８、Ｍ10が含まれる。第１のＮＭＯＳトランジスタＭ７は、供給電圧に結合されたソース、第１の出力ノード638に結合されたドレイン、及びバイアス回路604の第６のノード634に結合されたゲートを有する。第１のＰＭＯＳトランジスタＭ８は、第１の出力ノード638に結合されたソース、接地に結合されたドレイン、及びバイアス回路604の第４のノード630に結合されたゲートを有する。第１の出力ノード638は、終端の目的のために伝送媒体から正の極性のラインに結合される。第２のＮＭＯＳトランジスタＭ９は、供給電圧に結合されたソース、第２の出力ノード640に結合されたドレイン、及びバイアス回路604の第６のノード634に結合されたゲートを有する。第２のＰＭＯＳトランジスタＭ10は、第２の出力ノード640に結合されたソース、接地に結合されたドレイン、及びバイアス回路604の第４のノード630に結合されたゲートを有する。第２の出力ノード640は、終端の目的のために伝送媒体の負の極性のラインに結合される。
【００３９】
動作上、バイアス回路604は、共通ゲートＭＯＳトランジスタ構成608のゲートにバイアス電圧ＶＰとＶＮを供給することにより終端電圧と終端インピーダンスを制御する。バイアス回路604の内部において、トランジスタＭ０、Ｍ１、Ｍ２、Ｍ５、Ｍ６は、カレントミラーとして接続される。カレントミラーにおける全電流は、Ｖｍ／Reとして設定される。トランジスタＭ７、Ｍ９は、Ｍ３の複製（replica）である。トランジスタＭ８、Ｍ10は、Ｍ４の複製である。Ｍ３は、ＶＩにおいて電流Ioを生じる。Ｍ４は、Ｖｈにおいて電流Ioを生じる。
【００４０】
図７は、本発明の好適な実施態様に従って、75オームの伝送ラインに対する図６に示すようなオンチップ終端回路114の特性を示す。電圧702と電流704の両方の特性を示す。更に、電圧対電流のグラフ706も示す。
【００４１】
電圧対電流のグラフ706は、正味電流706a、ＰＭＯＳトランジスタ電流706b、及びＮＭＯＳトランジスタ電流706cを示す。グラフ706は、ＰＭＯＳトランジスタ、又はＮＭＯＳトランジスタのインピーダンスが直線的ではないけれども、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの組み合わせた効果は、電圧が約Vdd／２の場合には、ほぼ直線的であることを示している。特に、電圧分周器の抵抗値が、結果として（Ｖｈ−Ｖｍ）＝（Ｖｍ−ＶＩ）となる場合、終端抵抗ＲＴと外部抵抗Reとの間の関係は、以下のようになる。
ＲＴ＝（Ｖｈ−Ｖｍ）／Io＝Re・（Ｖｈ−Ｖｍ）／Ｖｍ
上記の式は、（Ｖｈ−Ｖｍ）とＶｍの双方がVddに比例することからインピーダンスが供給電圧とは関係ないことを示している。電力消費と終端抵抗の範囲との間にトレードオフが存在する。
【００４２】
図８は、従来の受信機804の外部に外部終端器806を用いる従来の受信機構成801（図８Ａ）を、本発明の好適な実施態様に従って受信機104内のオンチップ終端器114を利用する受信機構成802（図８Ｂ）と対比する。図８に示すように、従来の受信機構成801は、伝送媒体のキャパシタンスＣ２と従来の受信機804のＬＣ回路（ＬとＣ１）との間に配置された外部終端器806を有する。これに対して、受信機構成802は、従来の受信機804のＬＣ回路（ＬとＣ１）と従来の受信機804の残りの部分との間にオンチップ終端器114を有する。
【００４３】
図９は、図８Ａに従って外部終端器を用いる受信機の第１のシミュレートされた波形901（図９Ａ）を、図８Ｂによるオンチップ終端器を利用する受信機の第２のシミュレートされた波形902（図９Ｂ）と対比する。シミュレーションは、Ｌ＝４nH、Ｃ１＝２pF、Ｃ２＝４pFの値を仮定して実行された。また、そのシミュレーションは、75オームの媒体を介してドライブされる理想的な矩形パルス列を仮定した。図９に示すように、第１のシミュレートされた波形901に比較して第２のシミュレートされた波形902においては、歪みが大幅に低減されていることがわかる。従って、オンチップ終端器114を用いることにより受信された信号の歪みが低減される。
【００４４】
図10は、本発明の好適な実施態様に従って位相追跡器118（図10Ａ）とフレームアライナ122（図10Ｂ）のブロック図を示す。図10Ａに示される好適な実施態様において、位相追跡器118には、サンプルロテータ1002、第１のＤ型フリップフロップ（ＤＦＦ）アレイ1004、第２のＤ型フリップフロップ（ＤＦＦ）アレイ1006、最多遷移エッジファインダ1008、位相決定回路1010、及び位相カウンタ1012が含まれる。
【００４５】
好適な実施態様において、ロテータ1002は、サンプラ116から並列に30個のサンプルを受信する。ロテータ1002は、位相カウンタ1012からの信号を用いてサンプルを再編成し、サンプルのタイミングをＲＸクロック領域へと適用する。回転したサンプルは、ロテータ1002によりＤＦＦアレイ1004、1006に供給される。２つのＤＦＦアレイ1004，1006は、制御目的のためにＲＸクロックセレクタ120からＲＸクロック信号も受信する。特に、第１の15個のサンプルを第１のＤＦＦアレイ1004に供給し、第２の15個のサンプルを第２のＤＦＦアレイ1006の後半部に供給する。第１のＤＦＦアレイ1004は、その内容を第２のＤＦＦアレイ1006の前半部に供給する。第２のＤＦＦアレイ1006は、フレームアライナ122に対して並列に10ビットのデータを出力し、また、その内容をファインダ1008にも出力する。
【００４６】
好適な実施態様において、ファインダ1008は、第２のＤＦＦ1006により供給される内容において最多の遷移エッジを判断する。最多エッジの情報は、ファインダから位相決定回路1010に渡される。オーバーサンプリングされたデータの最多遷移エッジの連続した監視により、ＲＸクロックの位相は送信機のクロックを追跡する。好適な実施態様において、位相決定回路1010は最多遷移エッジ情報を使用して、アップ信号又はダウン信号のどちらが位相カウンタ1012に送られるべきかを決定する。位相カウンタ1012は、位相決定回路1010から受信したアップ又はダウン信号を利用して10ビット位相ポインタをロテータ1002及びクロックセレクタ120へ供給する。位相ポインタは、30個のＰＬＬクロック中のどのクロックが送信機102のクロックに最も近いかを示す。
【００４７】
図10Ｂに示す好適な実施態様において、フレームアライナ122には、Ｄ型フリップフロップ（ＤＦＦ）アレイ1016、コンマ検出器1018、コンマポインタ1020、及びデータセレクタ1022が含まれる。ＤＦＦアレイ1016は位相追跡器118からの位置合わせされていない先行９ビットワードのデータを格納し、それらのデータをコンマ検出器1018へ供給する。また、コンマ検出器1018は、位相追跡器118からの位置あわせされていない現在の10ビットワードのデータも受け取る。コンマ検出器1018は、19ビットのデータシーケンスにわたって探索し、００１１１１１０１０．のビットのシーケンスを構成するコンマを検出する。コンマポインタ1020を使用しながらコンマの検出位置を格納する。データセレクタ1022がコンマポインタ1020を使用して新たなコンマが検出されるまで位置合わせされた10ビットワードのデータを抜き出す。
【図面の簡単な説明】
【図１】  本発明の好適な実施態様に従ってギガボーＣＭＯＳドライバを利用する通信システムのブロック図を示す。
【図２】  本発明の好適な実施態様に従って高速シリアライザの回路図を示す。
【図３】  本発明の好適な実施態様に従って差動電圧ドライバの回路図を示す。
【図４Ａ】  電流モードドライバの典型的な回路構成を示す。
【図４Ｂ】  本発明の好適な実施態様に従って電圧モードドライバの典型的な回路構成を示す。
【図５】  本発明の好適な実施態様に従って図４に示される構成のもとにシミュレートされた波形を示す。
【図６】  本発明の好適な実施態様に従ってオンチップ終端回路の回路図を示す。
【図７】  本発明の好適な実施態様に従って75オーム伝送ラインに対する図６に示すオンチップ終端回路の特性を示す。
【図８Ａ】  従来の受信機の外部に外部終端器を使用する従来の受信機構成のシミュレートされた波形を示す。
【図８Ｂ】  本発明の好適な実施態様に従って受信機内のオンチップ終端器を利用する受信機構成のシミュレートされた波形を示す。
【図９Ａ】  図８Ａに従って外部終端器を使用する受信機のシミュレートされた波形を示す。
【図９Ｂ】  図８Ｂに従ってオンチップ終端器を利用する受信機のシミュレートされた波形を示す。
【図１０Ａ】  本発明の好適な実施態様に従って位相追跡器のブロック図を示す。
【図１０Ｂ】  本発明の好適な実施態様に従ってフレームアライナのブロック図を示す。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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