(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１の配線とその上層の第２の配線とを備え、第１及び第２の配線間にスルーホールが形成されている半導体装置の製造方法において、第２の配線及びスルーホールを形成する際、
第１の配線上の層間膜として、順次、第１の配線の配線金属の拡散防止膜として機能する第１の絶縁膜と、低誘電率膜層からなる第２の絶縁膜とを形成する絶縁膜成膜工程と、
第２の絶縁膜上に成膜された少なくとも３層以上の絶縁ハードマスク層で構成され、かつ、それらの３層の絶縁ハードマスク層は同じエッチング条件ではエッチングレートが相互に異なる多層ハードマスク層であって、第２の絶縁膜上に、順次、第１の絶縁ハードマスク層、第２の絶縁ハードマスク層及び第３の絶縁ハードマスク層を成膜する多層ハードマスク層の成膜工程と、
第３及び第２のハードマスク層をエッチングして、スルーホールパターンである第１の開口部をセルフアラインで第１のハードマスク上に形成する第１の開口部形成工程と、
第３のハードマスク層をエッチングして、第２の配線の配線溝パターンであって、第１の開口部に連通する第２の開口部を第２のハードマクス層上に形成する第２の開口部形成工程と、
第２のハードマスク層をエッチングマスクとして、第１のハードマスク層をエッチングするステップと、更に第２の絶縁膜をエッチングするステップとを有して、第１及び第２の開口部に連通し、かつ第１の絶縁層を露出させる第３の開口部を形成する第３の開口部形成工程と、
第３のハードマスク層をエッチングマスクとして、第２のハードマスク層、第１のハードマスク層、及び第２の絶縁膜の上部をエッチングして、第２の配線の配線溝を形成すると共に第１の絶縁層をエッチングして、第１の配線を露出させるスルーホールを開口する第２の配線の配線溝／スルーホール形成工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
絶縁膜成膜工程では、低誘電率層からなる第２の絶縁膜に際し、順次、第１の低誘電率層、第２のハードマスク層と同じ組成の電気絶縁性エッチングストッパ層、及び第２の低誘電率層とを成膜し、
第３の開口部形成工程では、第２のハードマスク層をエッチングマスクとして、第１のハードマスク層をエッチングして第２の低誘電率層を露出させるステップと、第２の低誘電率層をエッチングしてエッチングストッパ層を露出させるステップと、更にエッチングストッパ層をエッチングするステップとを有し、
配線溝／スルーホール形成工程では、第３のハードマスク層をエッチングマスクとして、第２のハードマスク層、第１のハードマスク層、及び第２の低誘電率層をエッチングしてエッチングストッパ層を露出させて第２の配線の配線溝を形成し、更に、第１の絶縁膜をエッチングして、第１の配線を露出させるスルーホールを開口する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
絶縁膜成膜工程では、低誘電率層からなる第２の絶縁膜として、第２のハードマスク層と同じ組成の絶縁膜及び低誘電率層を成膜し、
第３の開口部形成工程では、第２のハードマスク層をエッチングマスクとして、第１のハードマスク層をエッチングして低誘電率層を露出させるステップと、低誘電率層及び絶縁膜をエッチングして第１の絶縁膜を露出させるステップとを有して、第１及び第２の開口部に連通し、かつ第１の絶縁膜を露出させる第３の開口部を形成し、
配線溝／スルーホール形成工程では、第３のハードマスク層をエッチングマスクとして、第２のハードマスク層、第１のハードマスク層、及び低誘電率層をエッチングして絶縁膜を露出させて第２の配線の配線溝を形成し、更に、第１の絶縁膜をエッチングして、第１の配線を露出させるスルーホールを開口する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
第１のハードマスク層として第１の絶縁膜と同じ組成の絶縁膜を成膜することを特徴とする請求項１から３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項５】
第１の開口部形成工程では、第３のハードマスク層上に第１の反射防止膜を成膜し、次いで第１の反射防止膜上にスルーホール・パターンを有する第１のエッチングマスクを形成し、先ず、第１の反射防止膜、続いて第３及び第２のハードマスク層をエッチングすることを特徴とする請求項１から４のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項６】
第２の開口部形成工程では、第３のハードマスク層上に第２の反射防止膜を成膜して、第１の開口部を埋め、次いで第２の反射防止膜上に第２の配線形成用の配線溝パターンを有する第２のエッチングマスクを第２の反射防止膜上に形成し、先ず、第２の反射防止膜、続いて第３のハードマスク層をエッチングすることを特徴とする請求項１から５のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項７】
第１の配線がＣｕ層、第１のハードマスク層がＳｉＣ膜、第２のハードマスク層がＳｉＯ２膜、及び第３のハードマスク層がＳｉＮ膜であることを特徴とする請求項１から６のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、更には配線の微細化の要求に対応した、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化及び高集積化の要求に伴い、配線層の微細化の要求が高まり、デュアル・ダマシン法による埋め込み配線の形成が注目されている。また、配線の微細化に伴う信号伝達遅延を防止するために、埋め込み配線の形成と共に低誘電率層（以下、Ｌｏｗ−ｋ層という）を層間絶縁膜とする配線構造の採用が注目されている。
ところで、Ｌｏｗ−ｋ層を層間絶縁膜にすると共に、デュアル・ダマシン法により埋め込み配線を形成する方法として、従来、二つの方法が、提案され、実施されつつある。
【０００３】
従来の第１の方法
ここで、図１５から図１７を参照して、Ｌｏｗ−ｋ層を層間絶縁膜にすると共に、デュアル・ダマシン法によって埋め込み配線を形成する従来の方法（以下、従来の第１の方法と言う）を説明する。図１５（ａ）から（ｃ）、図１６（ｄ）と（ｅ）、及び図１７（ｆ）と（ｇ）は、それぞれ、従来の第１の方法に従って埋め込み配線を形成した際の工程毎の断面図である。
従来の第１の方法では、先ず、スルーホールを開口し、次いで上層配線用の配線溝を形成する。
【０００４】
先ず、図１５（ａ）に示すように、下層配線として形成されたＣｕ層１２上にプラズマＣＶＤ法よって膜厚５０ｎｍのＰ−ＳｉＮ膜１４をＣｕ原子の拡散防止膜として成膜する。次いで、層間絶縁膜として膜厚７００ｎｍのＬｏｗ−ｋ層１６を成膜し、更にプラズマＣＶＤ法によって膜厚１００ｎｍのＰ−ＳｉＯ2 膜１８を成膜する。
次いで、図１５（ｂ）に示すように、Ｐ−ＳｉＯ2 膜１８上に膜厚１００ｎｍの第１の反射防止膜（以下、第１のＡＲＣ膜と言う）２０を成膜し、更に、第１のＡＲＣ膜２０上に膜厚６００ｎｍのフォトレジスト膜を塗布し、スルーホール・パターンを有するエッチングマスク２２を形成する。
次に、エッチングマスク２２を使って、第１のＡＲＣ膜２０、Ｐ−ＳｉＯ2 膜１８をフロロカーボン系ガスでドライエッチング加工を行う。続いて、窒素と水素の混合ガスにより、フォトレジストのエッチングマスク２２、エッチングマスク２２の下の第１のＡＲＣ膜、Ｐ−ＳｉＯ2 膜１８を加工した領域のＬｏｗ−ｋ膜１６を同時に加工する。このエッチングでフォトレジストのエッチングマスク２２及び第１のＡＲＣ膜２０は完全に除去される。
【０００５】
次いで、図１６（ｄ）に示すように、ホール２４を埋め込みつつ、Ｐ−ＳｉＯ2 膜１８全面に第２のＡＲＣ膜２６を成膜し、更に、第２のＡＲＣ膜２６上にフォトレジスト膜２８を塗布、成膜する。
次いで、図１６（ｅ）に示すように、フォトレジスト膜２８をパターニングして、上層配線用の配線溝パターンを有するエッチングマスク３０を形成する。
【０００６】
続いて、フロロカーボン系ガスをエッチングガスとして、エッチングマスク３０を使って第２のＡＲＣ膜２６、Ｐ−ＳｉＯ2 膜１８を加工し、さらにＬｏｗ−ｋ膜をエッチング加工する。この時フォトレジストによるエッチングマスク３０及びその下の第１のＡＲＣ膜２０を完全に除去し、図１７（ｆ）及び（ｇ）のようにする。
その後、Ｃｕ層１２の上のＰ−ＳｉＮ層１４をエッチングし、図１７（ｈ）に示すように、スルーホール３２を開口する。
【０００７】
続いて、スルーホール３２及び配線溝３４の壁、並びにＰ−ＳｉＯ2 膜１８上にバリヤメタル層を形成し、更にＣｕ層を堆積して、スルーホール３２及び配線溝３４をＣｕ層で埋め込む。
次いで、ＣＭＰ法でＰ−ＳｉＯ2 膜１８上のＣｕ層及びバリヤメタル層を除去すると、スルーホールを介して下層のＣｕ層１２と接続した埋め込み上層配線を形成することができる。
【０００８】
従来の第２の方法
次に、図１８から図２０を参照して、Ｌｏｗ−ｋ層を層間絶縁膜にすると共に、デュアル・ダマシン法によって埋め込み配線を形成する別の従来の方法（以下、第２の従来方法と言う）を説明する。図１８（ａ）から（ｃ）、図１９（ｄ）から（ｆ）、及び図２０（ｇ）から（ｉ）は、それぞれ、従来の第２の方法に従って配線を形成した際の工程毎の断面図である。
従来の第２の方法では、先ず、配線溝を形成し、次いでスルーホールを形成する。
【０００９】
先ず、図１８（ａ）に示すように、下層配線として形成されたＣｕ層３６上に、順次、Ｃｕ原子の拡散防止膜として膜厚５０ｎｍのＰ−ＳｉＮ膜３８を、次いで層間絶縁膜として膜厚７００ｎｍのＬｏｗ−ｋ層４０を、ハードマスク層として、それぞれ、膜厚５０ｎｍのＰ−ＳｉＯ2 膜４２及びＰ−ＳｉＮ膜４４を成膜する。
次いで、図１８（ｂ）に示すように、Ｐ−ＳｉＮ膜４４上に、膜厚４００ｎｍのフォトレジスト膜を塗布し、上層配線の配線溝パターンを有するエッチングマスク４６を形成する。尚、フォトレジスト膜の成膜前にＡＲＣ膜を成膜しても良い。
次に、エッチングマスク４６を使って、図１８（ｃ）に示すように、Ｐ−ＳｉＮ膜４４をエッチングして、Ｐ−ＳｉＯ2 膜４２を一部露出させる、上層配線用の配線溝と同じ開口径の開口部４７を形成する。。
【００１０】
続いて、図１９（ｄ）に示すように、Ｏ2 プラズマアッシング法によって、エッチングマスク４６を除去し、Ｐ−ＳｉＮ膜４４を露出させる。
次いで、図１９（ｅ）に示すように、フォトレジスト膜を塗布し、パターニングして、スルーホール開口用のエッチングマスク４８を形成する。
次に、図１９（ｆ）に示すように、Ｐ−ＳｉＯ2 膜４２をエッチングして、Ｌｏｗ−ｋ層４０を一部露出させたホール５０を開口する。
【００１１】
続いて、エッチングマスク４８を使って、Ｌｏｗ−ｋ層４０をエッチングして、Ｐ−ＳｉＮ膜３８を露出させたホール５２Ａを開口した後、図２０（ｇ）に示すように、Ｌｏｗ−ｋ膜加工と同時にフォトレジストのエッチングマスクを除去する。
次にＰ−ＳｉＮ膜４４をエッチングマスクにして、Ｐ−ＳｉＯ2 膜４２及びＬｏｗ−ｋ層４０をエッチングして、図２０（ｈ）に示すように上層配線用の配線溝５４を形成する。
更に、Ｌｏｗ−ｋ層４０をエッチングマスクにして、Ｐ−ＳｉＮ膜３８をエッチングし、図２０（ｉ）に示すように、配線溝５４に連通し、Ｃｕ層３６を一部露出させたスルーホール５２を開口する。
【００１２】
続いて、スルーホール５２及び配線溝５４の壁、並びにＰ−ＳｉＯ2 膜４４上にバリヤメタル層を形成し、更にＣｕ層を堆積して、スルーホール５２及び配線溝５４をＣｕ層で埋め込む。
次いで、ＣＭＰ法でＰ−ＳｉＯ2 膜４４上のＣｕ層及びバリヤメタル層を除去すると、ビアプラグを介して下層のＣｕ層３６と接続した埋め込み配線を形成することができる。
【００１３】
【発明が解決しようとする課題】
しかし、上述した従来の第１及び第２の方法には、それぞれ、以下のような問題があった。
従来の第１の方法では、配線溝パターンがスルーホールパターンに対して位置ずれ生じている場合、ウエハを廃棄せざるを得ないので、生産性の向上が難しいことである。
図２１（ａ）に示すように、エッチングマスク３０を形成した際、エッチングマスク３０の上層配線用の配線溝パターンが、ホール３２Ａ（スルーホール３２の上部）と位置ずれが生じることがある。しかし、層間絶縁膜としてＬｏｗ−ｋ層を使っているので、エッチングマスクの配線溝パターンとスルーホールのパターンとの間に、一旦、位置ずれが生じると、エッチングマスクの位置ずれを修正したり、再工事することが難しく、しかも、位置ずれが生じたチップ領域を有するウエハは、廃棄せざるを得ない。
それは、位置ずれの生じているエッチングマスク３０をＯ2 プラズマアッシング法によって除去しようとすると、図２１（ｂ）に示すように、Ｌｏｗ−ｋ層１６をエッチングしてしまい、層間絶縁膜内に空洞が生じるからである。
【００１４】
また、従来の第２の方法では、図２２（ａ）に示すように、エッチングマスク４８のスルーホール・パターンの位置が開口部４７（配線溝５４と同じパターンで同じ開口径）に対して位置ずれしていると、Ｐ−ＳｉＯ2 膜４２をエッチングして開口したホール５０（スルーホール５２と同じパターンで同じ開口径）の開口径が小さくなる。
その結果、図２２（ｂ）に示すように、スルーホール５２を形成した際、スルーホール５２の開口径が小さくなり、しかも、配線溝５４の縁に偏して位置する。
そのために、スルーホール５２の壁にバリヤメタル層としてＴａ層５６を成膜する際のカバリッジが悪くなる。そして、図２２（ｃ）に示すように、Ｔａ層５６の一部の膜厚が著しく薄くなり、また、スルーホール５２及び配線溝５４をＣｕ層５８で埋め込んだ際、ボイドが生じて、コンタクト抵抗が増大したり、更には、導通不良が生じる。
【００１５】
ところで、上述したような、エッチングマスクの上層配線用の配線溝パターンが、既に形成されているスルーホールに対して位置ずれしたり、或いは、エッチングのスルーホール・パターンが、既に形成されている上層配線溝に対して位置ずれしたりすることは、配線の微細化と共に位置合わせマージンが減少するので、しばしば、生じる。
その度に、ウエハを廃棄したり、或いは導通不良による不合格製品の発生を招いたりすることは、製品歩留り上で、極めて好ましくないことである。
【００１６】
そこで、本発明の目的は、高い製品歩留りで、デュアル・ダマシン法によって、埋め込み配線を形成する方法を提供することである。
【００１７】
【課題を解決するための手段】
本発明者は、先ず、スルーホールのパターンを形成し、次いで配線溝のパターンを形成する手順方が、配線溝のパターンを形成し、次いでスルーホールのパターンを形成する手順より位置ずれが生じ難いことに注目し、かつ、トリプル・ハードマスクを使用することにより、位置ずれが生じているエッチングマスクであっても、Ｏ2 プラズマアッシングによって除去できるようにすること、を着想して、実験を重ねて、本発明を発明するに到った。
【００１８】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に第１の配線とその上層の第２の配線とを備え、第１及び第２の配線間にスルーホールが形成されている半導体装置の製造方法において、第２の配線及びスルーホールを形成する際、
第１の配線上の層間膜として、順次、第１の配線の配線金属の拡散防止膜として機能する第１の絶縁膜と、低誘電率膜層からなる第２の絶縁膜とを形成する絶縁膜成膜工程と、
第２の絶縁膜上に成膜された少なくとも３層以上の絶縁ハードマスク層で構成され、かつ、それらの３層の絶縁ハードマスク層は同じエッチング条件ではエッチングレートが相互に異なる多層ハードマスク層であって、第２の絶縁膜上に、順次、第１の絶縁ハードマスク層、第２の絶縁ハードマスク層及び第３の絶縁ハードマスク層を成膜する多層ハードマスク層の成膜工程と、
第３及び第２のハードマスク層をエッチングして、スルーホールパターンである第１の開口部をセルフアラインで第１のハードマスク上に形成する第１の開口部形成工程と、
第３のハードマスク層をエッチングして、第２の配線の配線溝パターンであって、第１の開口部に連通する第２の開口部を第２のハードマクス層上に形成する第２の開口部形成工程と、
第２のハードマスク層をエッチングマスクとして、第１のハードマスク層をエッチングするステップと、更に第２の絶縁膜をエッチングするステップとを有して、第１及び第２の開口部に連通し、かつ第１の絶縁層を露出させる第３の開口部を形成する第３の開口部形成工程と、
第３のハードマスク層をエッチングマスクとして、第２のハードマスク層、第１のハードマスク層、及び第２の絶縁膜の上部をエッチングして、第２の配線の配線溝を形成すると共に第１の絶縁層をエッチングして、第１の配線を露出させるスルーホールを開口する第２の配線の配線溝／スルーホール形成工程とを有することを特徴としている。
【００１９】
本発明方法では、第３のハードマスク層は配線溝形成の際のエッチングマスクとして機能し、第２のハードマスク層はスルーホール形成の際のエッチングマスクとして機能する。
第１のハードマスク層は、第２の開口部形成工程の後、第２の開口部形成に使ったエッチングマスクを除去する際の低誘電率層保護膜としての機能を有する。即ち、第２の開口部形成工程の後、第２の開口部形成に使ったエッチングマスクを除去する際、低誘電率層上に第１のハードマスク層が存在するので、エッチングマスクの位置決めの際に位置ずれがあっても、従来の第１の方法のように低誘電率層をエッチングすることなく、除去することができる。
本発明方法で、ハードマスク層とは、パターニングすることにより、エッチングの際にエッチングマスクとして機能する層を言う。
【００２０】
本発明の別の実施態様は、絶縁膜成膜工程では、低誘電率層からなる第２の絶縁膜に際し、順次、第１の低誘電率層、第２のハードマスク層と同じ組成の電気絶縁性エッチングストッパ層、及び第２の低誘電率層とを成膜し、
第３の開口部形成工程では、第２のハードマスク層をエッチングマスクとして、第１のハードマスク層をエッチングして第２の低誘電率層を露出させるステップと、第２の低誘電率層をエッチングしてエッチングストッパ層を露出させるステップと、更にエッチングストッパ層をエッチングするステップとを有し、
配線溝／スルーホール形成工程では、第３のハードマスク層をエッチングマスクとして、第２のハードマスク層、第１のハードマスク層、及び第２の低誘電率層をエッチングしてエッチングストッパ層を露出させて第２の配線の配線溝を形成し、更に、第１の絶縁膜をエッチングして、第１の配線を露出させるスルーホールを開口する。
【００２１】
本実施態様では、層間絶縁膜の配線溝の底面設定位置にエッチングストッパ層を設けることにより、配線溝のエッチング制御性を向上させることができる。
【００２２】
本発明の更に別の実施態様は、絶縁膜成膜工程では、低誘電率層からなる第２の絶縁膜として、第２のハードマスク層と同じ組成の絶縁膜及び低誘電率層を成膜し、
第３の開口部形成工程では、第２のハードマスク層をエッチングマスクとして、第１のハードマスク層をエッチングして低誘電率層を露出させるステップと、低誘電率層及び絶縁膜をエッチングして第１の絶縁膜を露出させるステップとを有して、第１及び第２の開口部に連通し、かつ第１の絶縁膜を露出させる第３の開口部を形成し、
配線溝／スルーホール形成工程では、第３のハードマスク層をエッチングマスクとして、第２のハードマスク層、第１のハードマスク層、及び低誘電率層をエッチングして絶縁膜を露出させて第２の配線の配線溝を形成し、更に、第１の絶縁膜をエッチングして、第１の配線を露出させるスルーホールを開口する。
【００２３】
本実施態様では、エッチングストッパ層として機能する第２のハードマスク層と同じ組成の絶縁膜を層間絶縁膜の配線溝の底面設定位置にまで成膜することにより、配線溝のエッチング制御性を向上させることができる。
【００２４】
本発明の好適な実施態様では、第１のハードマスク層として第１の絶縁膜と同じ組成の絶縁膜を成膜する。
また、第１の開口部形成工程では、第３のハードマスク層上に第１の反射防止膜を成膜し、次いで第１の反射防止膜上にスルーホール・パターンを有する第１のエッチングマスクを形成し、先ず、第１の反射防止膜、続いて第３及び第２のハードマスク層をエッチングする。
更には、第２の開口部形成工程では、第３のハードマスク層上に第２の反射防止膜を成膜して、第１の開口部を埋め、次いで第２の反射防止膜上に上層配線形成用の配線溝パターンを有する第２のエッチングマスクを第２の反射防止膜上に形成し、先ず、第２の反射防止膜、続いて第３のハードマスク層をエッチングする。
【００２５】
本発明では、下層配線の配線金属の種類、低誘電率層の組成、第１から第３のハードマスク層の組成には、制約はなく、例えば、下層配線がＣｕ層、第１のハードマスク層がＳｉＣ膜、第２のハードマスク層がＳｉＯ2 膜、及び第３のハードマスク層がＳｉＮ膜である。
【００２７】
【発明の実施の形態】
以下に、添付図面を参照し、実施形態例を挙げて本発明の実施の形態を具体的かつ詳細に説明する。
実施形態例１
本実施形態例は、本発明に係る半導体装置の製造方法の実施形態の一例であって、図１（ａ）から（ｃ）、図２（ｄ）から（ｆ）、図３（ｇ）から（ｉ）、及び図４（ｊ）から（ｌ）は、それぞれ、本実施形態例の方法に従って配線を形成した際の工程毎の断面図である。
先ず、図１（ａ）に示すように、下層配線として形成されたＣｕ層６２上に、プラズマＣＶＤ法によって膜厚５０ｎｍのＰ−ＳｉＣ膜６４を成膜し、次いで層間絶縁膜として膜厚８００ｎｍの低誘電率層を（以下、Ｌｏｗ−ｋ層と言う）６６を成膜し、更に、プラズマＣＶＤ法によって、それぞれ、膜厚５０ｎｍの、Ｐ−ＳｉＣ膜６８、Ｐ−ＳｉＯ2 膜７０、及びＰ−ＳｉＮ膜７２を、順次、成膜し、トリプル・ハードマスクを形成する。
Ｐ−ＳｉＣ膜６４は、Ｃｕ層６２のＣｕ原子の拡散防止膜として機能する。実施形態例２及び３でも、下層配線のＣｕ層上のＰ−ＳｉＣ膜の機能は同じである。また、Ｌｏｗ−ｋ層として、例えばダウケミカル社のＳｉＬＫ、ハネウェル社のＰＬＡＲＢなどの有機ポリマーを使う。
【００２８】
次いで、図１（ｂ）に示すように、Ｐ−ＳｉＮ膜７２上に、膜厚１００ｎｍの第１の反射防止膜（以下、第１のＡＲＣ膜と言う）７４を成膜した後、膜厚４００ｎｍのフォトレジスト膜を成膜し、次いでスルーホール・パターンを有するエッチングマスク７６を形成する。第１のＡＲＣ膜には、例えばノボラック樹脂タイプを使う。
次に、エッチングマスク７６を使い、かつエッチングガスとしてＣ4 Ｆ8 とＣＯとＯ2 とＡｒとの混合ガスを使って、図１（ｃ）に示すように、第１のＡＲＣ膜７４、Ｐ−ＳｉＮ膜７２及びＰ−ＳｉＯ2 膜７０をエッチングして、Ｐ−ＳｉＣ膜６８を露出させた、スルーホールと同じ開口径の第１の開口部７８をＰ−ＳｉＣ膜６８上に形成する。
【００２９】
次いで、Ｏ2 プラズマアッシング法によって、図２（ｄ）に示すように、エッチングマスク７６及び第１のＡＲＣ膜７４を除去して、Ｐ−ＳｉＮ膜７２を露出させる。
続いて、図２（ｅ）に示すように、Ｐ−ＳｉＮ膜７２上に膜厚１００ｎｍの第２のＡＲＣ膜８０を成膜して開口部７８を埋め、更に、第２のＡＲＣ膜８０上に膜厚４００ｎｍのフォトレジスト膜８２を成膜する。
次に、フォトレジスト膜８２をパターニングして、図２（ｆ）に示すように、上層配線用の配線溝パターンを有するエッチングマスク８２Ａを形成する。尚、図２（ｆ）で、本発明方法の効果を示すために、敢えて配線溝パターンはスルーホール・パターンと多少位置ずれが生じているように図示されている。
【００３０】
次いで、エッチングマスク８２Ａを使い、かつエッチングガスとしてＣ4 Ｆ8 とＣＯとＯ2 とＡｒとの混合ガスを使って、図３（ｇ）に示すように、第２のＡＲＣ膜８０、及びＰ−ＳｉＮ膜７２をエッチングして、第１の開口部７８と連通した第２の開口部８３をＰ−ＳｉＯ2 膜７０上に形成する。
次いで、Ｏ2 プラズマアッシング法によって、図３（ｈ）に示すように、エッチングマスク８２Ａを除去して、Ｐ−ＳｉＮ膜７２、第２の開口部８３、及び第１の開口部７８を露出させる。
続いて、図３（ｉ）に示すように、Ｐ−ＳｉＯ2 膜７０をエッチングマスクとし、かつエッチングガスとしてＣ4 Ｆ8 とＣＯとＯ2 とＡｒとの混合ガスを使って、先ず、Ｐ−ＳｉＣ膜６８をエッチングして、Ｌｏｗ−ｋ層６６を露出させる。更に、エッチングガスとしてＮ2 とＨ2 との混合ガスを使って、Ｌｏｗ−ｋ層６６をエッチングして、Ｐ−ＳｉＣ膜６４を露出させる第３の開口部８４Ａを開口する。
【００３１】
次いで、Ｐ−ＳｉＮ膜７２をエッチングマスクとし、かつＣ4 Ｆ8 とＣＯとＯ2 とＡｒとの混合ガスを使って、図４（ｊ）に示すように、Ｐ−ＳｉＯ2 膜７０、Ｐ−ＳｉＣ膜６８及びＬｏｗ−ｋ層６６をエッチングして上層配線用の配線溝８６を形成すると共にＰ−ＳｉＣ膜６４をエッチングして下層のＣｕ層６２を露出させるスルーホール８４を開口する。その後、ウェット剥離を行う。
次に、図４（ｋ）に示すように、バリヤメタル層として膜厚５０ｎｍのＴａ層８８をスルーホール８４及び配線溝８６の壁、並びにＰ−ＳｉＮ膜７２上に成膜し、更に、Ｃｕシードスパッタ法によって膜厚１００ｎｍのＣｕ層を堆積させ、めっき法によって膜厚８００ｎｍのＣｕ層を堆積させ、総計９００ｎｍのＣｕ層９０をＴａ膜８８上に形成する。
続いて、コロイダル・シリカスラリを研磨剤としたＣＭＰ法によって、Ｃｕ層９０、次いでＴａ層８８を研磨、除去して、Ｐ−ＳｉＮ膜７２を露出させると共に、上層配線９２と、上層配線９２と下層配線６２とを接続するビアプラグ９４を形成する。
【００３２】
実施形態例２
本実施形態例は、本発明に係る半導体装置の製造方法の実施形態の別の例であって、図５（ａ）から（ｃ）、図６（ｄ）から（ｆ）、図７（ｇ）から（ｉ）、図８（ｊ）から（ｌ）、及び図９（ｍ）から（ｏ）は、それぞれ、本実施形態例の方法に従って配線を形成した際の工程毎の断面図である。
本実施形態例では、配線溝形成のためのエッチングストッパ層をＬｏｗ−ｋ層中に有す。
【００３３】
先ず、図５（ａ）に示すように、下層配線として形成されたＣｕ層１０２上に、プラズマＣＶＤ法によって膜厚５０ｎｍのＰ−ＳｉＣ膜１０４を成膜し、次いで第１の層間絶縁膜として膜厚３００ｎｍの第１のＬｏｗ−ｋ層１０６を成膜し、更に、プラズマＣＶＤ法によって膜厚５０ｎｍのＰ−ＳｉＯ2 膜１０８を成膜し、次いで第２の層間絶縁膜として膜厚３００ｎｍのＬｏｗ−ｋ層１１０を成膜する。更に、プラズマＣＶＤ法によって、それぞれ、膜厚５０ｎｍの、Ｐ−ＳｉＣ膜１１２、Ｐ−ＳｉＯ2 膜１１４、及びＰ−ＳｉＮ膜１１６を、順次、成膜し、トリプル・ハードマスクを形成する。本実施形態例では、第２のＬｏｗ−ｋ層１０８は、第１のＬｏｗ−ｋ層１０６と同じＬｏｗ−ｋ層であって、例えばダウケミカルのＳｉＬＫのような有機ポリマーを使用している。また、Ｐ−ＳｉＯ2 膜１０８は、配線溝を形成する際のエッチングストッパ層として機能する。
【００３４】
次いで、図５（ｂ）に示すように、Ｐ−ＳｉＮ膜１１６上に、膜厚１００ｎｍの第１のＡＲＣ膜１１８を成膜した後、膜厚４００ｎｍのフォトレジスト膜を成膜し、次いでスルーホール・パターンを有するエッチングマスク１２０を形成する。
次に、エッチングマスク１２０を使い、かつエッチングガスとしてＣ4 Ｆ8 とＣＯとＯ2 とＡｒとの混合ガスを使って、図５（ｃ）に示すように、第１のＡＲＣ膜１１８、Ｐ−ＳｉＮ膜１１６及びＰ−ＳｉＯ2 膜１１４をエッチングして、Ｐ−ＳｉＣ膜１１２を露出させたスルーホールと同じ開口径の第１の開口部１２２をＰ−ＳｉＣ膜１１２上に形成する。
【００３５】
次いで、Ｏ2 プラズマアッシング法によって、図６（ｄ）に示すように、エッチングマスク１２０及び第１のＡＲＣ膜１１８を除去して、Ｐ−ＳｉＮ膜１１６を露出させる。
続いて、図６（ｅ）に示すように、Ｐ−ＳｉＮ膜１１６上に膜厚１００ｎｍの第２のＡＲＣ膜１２４を成膜して開口部１２２を埋め、更に、膜厚４００ｎｍのフォトレジスト膜１２６を第２のＡＲＣ膜１２４上に成膜する。
次に、フォトレジスト膜１２６をパターニングして、図６（ｆ）に示すように、上層配線用の配線溝パターンを有するエッチングマスク１２６Ａを形成する。尚、図６（ｆ）では、本発明の効果を示すために、敢えて配線溝パターンはスルーホール・パターンと多少位置ずれが生じているように図示されている。
【００３６】
次いで、エッチングマスク１２６Ａを使い、かつエッチングガスとしてＣ4 Ｆ8 とＣＯとＯ2 とＡｒとの混合ガスを使って、図７（ｇ）に示すように、第２のＡＲＣ膜１２４、及びＰ−ＳｉＮ膜１１６をエッチングして、第１の開口部１２２に連通した第２の開口部１２７をＰ−ＳｉＯ2 膜１１４上に形成する。
次いで、Ｏ2 プラズマアッシング法によって、図７（ｈ）に示すように、エッチングマスク１２６Ａを除去して、Ｐ−ＳｉＮ膜１１６を露出させる。
続いて、図７（ｉ）に示すように、Ｐ−ＳｉＯ2 膜１１４をエッチングマスクとし、かつエッチングガスとしてＣ4 Ｆ8 とＣＯとＯ2 とＡｒとの混合ガスを使って、先ず、Ｐ−ＳｉＣ膜１１２をエッチングして、第２のＬｏｗ−ｋ層１１０を露出させる。更に、エッチングガスとしてＮ2 とＨ2 との混合ガスを使って、第２のＬｏｗ−ｋ層１１０をエッチングして、Ｐ−ＳｉＯ2 膜１０８を露出させるホール１２８を開口する。
【００３７】
続いて、図８（ｊ）に示すように、Ｐ−ＳｉＮ膜１１６をエッチングマスクとし、かつエッチングガスとしてＣ4 Ｆ8 とＣＯとＯ2 とＡｒとの混合ガスを使って、先ず、Ｐ−ＳｉＯ2 膜１１４をエッチングして、Ｐ−ＳｉＣ膜１１２を露出させると共に、Ｐ−ＳｉＯ2 膜１０８をエッチングして、第１のＬｏｗ−ｋ層１０６を露出させる。
次に、図８（ｋ）に示すように、更に、Ｐ−ＳｉＮ膜１１６をエッチングマスクとし、かつエッチングガスとしてＮ2 とＨ2 との混合ガスを使って、Ｐ−ＳｉＣ膜１１２及び第２のＬｏｗ−ｋ層１１０をエッチングして、上層配線用の配線溝１３０を形成する。この際、Ｐ−ＳｉＯ2 膜１０８はエッチングストッパ層として機能する。同時に、第１のＬｏｗ−ｋ層１０６をエッチングして、Ｐ−ＳｉＣ膜１０４を露出させる第３の開口部１３２Ａを開口する。
次いで、Ｐ−ＳｉＯ2 膜１０８をエッチングマスクとし、かつＣ4 Ｆ8 とＣＯとＯ2 とＡｒとの混合ガスを使って、図８（ｌ）に示すように、Ｐ−ＳｉＣ膜１０４をエッチングして下層のＣｕ層１０２を露出させるスルーホール１３２を開口する。その後、ウェット剥離を行う。
【００３８】
次に、図９（ｍ）に示すように、バリヤメタル層として膜厚５０ｎｍのＴａ層１３４をスルーホール１３２及び配線溝１３４の壁、並びにＰ−ＳｉＮ膜１１６上に成膜する。
更に、図９（ｎ）に示すように、Ｃｕシードスパッタ法によって膜厚１００ｎｍのＣｕ層を堆積させ、めっき法によって膜厚８００ｎｍのＣｕ層を堆積させ、総計９００ｎｍのＣｕ層１３６をＴａ層１３４上に形成する。
続いて、コロイダル・シリカスラリを研磨剤としたＣＭＰ法によって、Ｃｕ層１３６、次いでＴａ層１３４を研磨、除去して、図９（ｏ）に示すように、Ｐ−ＳｉＮ膜１１６を露出させると共に、上層配線１３８と、上層配線１３８と下層配線１０２とを接続するビアプラグ１４０を形成する。
【００３９】
実施形態例３
本実施形態例は、本発明に係る半導体装置の製造方法の実施形態の更に別の例であって、図１０（ａ）から（ｃ）、図１１（ｄ）から（ｆ）、図１２（ｇ）から（ｉ）、図１３（ｊ）から（ｌ）、及び図１４（ｍ）と（ｎ）は、それぞれ、本実施形態例の方法に従って配線を形成した際の工程毎の断面図である。
本実施形態例は、層間絶縁膜の一部として配線溝形成の際のエッチングストッパ層として機能する絶縁膜をＬｏｗ−ｋ層の下に成膜する。
先ず、図１０（ａ）に示すように、下層配線として形成されたＣｕ層１４２上に、プラズマＣＶＤ法によって膜厚５０ｎｍのＰ−ＳｉＣ膜１４４を成膜し、次いで第１の層間絶縁膜として膜厚３００ｎｍのＰ−ＳｉＯ2 膜１４６を成膜し、次いで第２の層間絶縁膜として膜厚３００ｎｍのＬｏｗ−ｋ層１４８を成膜する。更に、プラズマＣＶＤ法によって、それぞれ、膜厚５０ｎｍの、Ｐ−ＳｉＣ膜１５０、Ｐ−ＳｉＯ2 膜１５２、及びＰ−ＳｉＮ膜１５４を、順次、成膜し、トリプル・ハードマスクを形成する。
【００４０】
次いで、図１０（ｂ）に示すように、Ｐ−ＳｉＮ膜１５４上に、膜厚１００ｎｍの第１のＡＲＣ膜１５６を成膜した後、膜厚４００ｎｍのフォトレジスト膜を成膜し、次いでスルーホール・パターンを有するエッチングマスク１５８を形成する。
次に、エッチングマスク１５８を使い、かつエッチングガスとしてＣ4 Ｆ8 とＣＯとＯ2 とＡｒとの混合ガスを使って、図１０（ｃ）に示すように、第１のＡＲＣ膜１５６、Ｐ−ＳｉＮ膜１５４及びＰ−ＳｉＯ2 膜１５２をエッチングして、Ｐ−ＳｉＣ膜１５０を露出させた、スルーホールと同じ開口径の第１の開口部１６０をＰ−ＳｉＣ膜１５０上に形成する。
【００４１】
次いで、Ｏ2 プラズマアッシング法によって、図１１（ｄ）に示すように、エッチングマスク１５８及び第１のＡＲＣ膜１５６を除去して、Ｐ−ＳｉＮ膜１５４を露出させる。
続いて、図１１（ｅ）に示すように、Ｐ−ＳｉＮ膜１１６上に膜厚１００ｎｍの第２のＡＲＣ膜１６２を成膜して開口部１２２を埋め、更に、膜厚４００ｎｍのフォトレジスト膜１６４を成膜する。
次に、フォトレジスト膜１６４をパターニングして、図１１（ｆ）に示すように、上層配線用の配線溝パターンを有するエッチングマスク１６４Ａを形成する。尚、図１１（ｆ）で、本発明の効果を示すために、敢えて配線溝パターンはスルーホール・パターンと多少位置ずれが生じているように図示されている。
【００４２】
次いで、エッチングマスク１６４Ａを使い、かつエッチングガスとしてＣ4 Ｆ8 とＣＯとＯ2 とＡｒとの混合ガスを使って、図１２（ｇ）に示すように、第２のＡＲＣ膜１６２、及びＰ−ＳｉＮ膜１５４をエッチングして、第１の開口部１６０と連通した第２の開口部１６５をＰ−ＳｉＣ膜１５２上に形成する。
次いで、Ｏ2 プラズマアッシング法によって、図１２（ｈ）に示すように、エッチングマスク１６４Ａを除去して、Ｐ−ＳｉＮ膜１５４を露出させる。
続いて、図１２（ｉ）に示すように、Ｐ−ＳｉＯ2 膜１５２をエッチングマスクとし、かつエッチングガスとしてＣ4 Ｆ8 とＣＯとＯ2 とＡｒとの混合ガスを使って、先ず、Ｐ−ＳｉＣ膜１５０をエッチングして、Ｌｏｗ−ｋ層１４８を露出させる。
【００４３】
次に、図１３（ｊ）に示すように、Ｐ−ＳｉＮ膜１５４をエッチングマスクとし、エッチングガスとしてＮ2 とＨ2 との混合ガスを使って、Ｐ−ＳｉＯ2 膜１５２、Ｌｏｗ−ｋ層１４８、及びＰ−ＳｉＯ2 膜１４６をエッチングして、Ｐ−ＳｉＣ膜１４４を露出させる第３の開口部６６Ａを開口する。
続いて、図１３（ｋ）に示すように、Ｐ−ＳｉＮ膜１５４をエッチングマスクとし、かつエッチングガスとしてＣ4 Ｆ8 とＣＯとＯ2 とＡｒとの混合ガスを使って、Ｐ−ＳｉＣ膜１５０及びＰ−ＳｉＣ膜１４４をエッチングして、Ｃｕ層１４２を露出させるスルーホール１６６を形成する。
次に、図１３（ｌ）に示すように、更に、Ｐ−ＳｉＮ膜５４６をエッチングマスクとし、かつエッチングガスとしてＮ2 とＨ2 との混合ガスを使ってＬｏｗ−ｋ層１４８をエッチングして、上層配線用の配線溝１６８を形成する。この際、Ｐ−ＳｉＯ2 膜１４６はエッチングストッパ層として機能する。その後、ウェット剥離を行う。
【００４４】
次に、図１４（ｍ）に示すように、バリヤメタル層として膜厚５０ｎｍのＴａ層１７０をスルーホール１６６及び配線溝１６８の壁、並びにＰ−ＳｉＮ膜１５４上に成膜する。更に、Ｃｕシードスパッタ法によって膜厚１００ｎｍのＣｕ層を堆積させ、めっき法によって膜厚８００ｎｍのＣｕ層を堆積させ、総計９００ｎｍのＣｕ層１７２をＴａ層１７０上に形成する。
続いて、コロイダル・シリカスラリを研磨剤としたＣＭＰ法によって、Ｃｕ層１７２、次いでＴａ層１７０を研磨、除去して、図１４（ｎ）に示すように、Ｐ−ＳｉＮ膜１５４を露出させると共に、上層配線１７４と、上層配線１７４と下層配線１４２とを接続するビアプラグ１７６を形成する。
【００４５】
【発明の効果】
本発明によれば、低誘電率層上に、順次、成膜された、第１の絶縁ハードマスク層、第２の絶縁ハードマスク層、及び第３の絶縁ハードマスク層から構成され、かつ、同じエッチング条件ではエッチングレートが第１、第２、及び第３のハードマスク層の間で相互に異なる、トリプル・ハードマスク層を形成することにより、第３のハードマスク層を配線溝形成の際のエッチングマスクとして機能させ、第２のハードマスク層をスルーホール形成の際のエッチングマスクとして機能させ、第１のハードマスク層を、第２の開口部形成工程の後、第２の開口部形成に使ったエッチングマスクを除去する際の低誘電率層保護膜としての機能させる。
これにより、第２の開口部形成工程の後、第２の開口部形成に使ったエッチングマスクを除去する際、低誘電率層上に第１のハードマスク層が存在するので、エッチングマスクの位置決めの際に位置ずれがあっても、従来の第１の方法のように低誘電率層をエッチングすることなく、除去することができる。
【図面の簡単な説明】
【図１】図１（ａ）から（ｃ）は、それぞれ、実施形態例１の方法に従って配線を形成した際の工程毎の断面図である。
【図２】図２（ｄ）から（ｆ）は、それぞれ、図１（ｃ）に続いて、実施形態例１の方法に従って配線を形成した際の工程毎の断面図である。
【図３】図３（ｇ）から（ｉ）は、それぞれ、図２（ｆ）に続いて、実施形態例１の方法に従って配線を形成した際の工程毎の断面図である。
【図４】図４（ｊ）から（ｌ）は、それぞれ、図３（ｉ）に続いて、実施形態例１の方法に従って配線を形成した際の工程毎の断面図である。
【図５】図５（ａ）から（ｃ）は、それぞれ、実施形態例２の方法に従って配線を形成した際の工程毎の断面図である。
【図６】図６（ｄ）から（ｆ）は、それぞれ、図５（ｃ）に続いて、実施形態例２の方法に従って配線を形成した際の工程毎の断面図である。
【図７】図７（ｇ）から（ｉ）は、それぞれ、図６（ｆ）に続いて、実施形態例２の方法に従って配線を形成した際の工程毎の断面図である。
【図８】図８（ｊ）から（ｌ）は、それぞれ、図７（ｉ）に続いて、実施形態例２の方法に従って配線を形成した際の工程毎の断面図である。
【図９】図９（ｍ）から（ｏ）は、それぞれ、図８（ｌ）に続いて、実施形態例２の方法に従って配線を形成した際の工程毎の断面図である。
【図１０】図１０（ａ）から（ｃ）は、それぞれ、実施形態例３の方法に従って配線を形成した際の工程毎の断面図である。
【図１１】図１１（ｄ）から（ｆ）は、それぞれ、図１０（ｃ）に続いて、実施形態例３の方法に従って配線を形成した際の工程毎の断面図である。
【図１２】図１２（ｇ）から（ｉ）は、それぞれ、図１１（ｆ）に続いて、実施形態例３の方法に従って配線を形成した際の工程毎の断面図である。
【図１３】図１３（ｊ）から（ｌ）は、それぞれ、図１２（ｉ）に続いて、実施形態例３の方法に従って配線を形成した際の工程毎の断面図である。
【図１４】図１４（ｍ）及び（ｎ）は、それぞれ、図１３（ｌ）に続いて、実施形態例３の方法に従って配線を形成した際の工程毎の断面図である。
【図１５】図１５（ａ）から（ｃ）は、それぞれ、従来の第１の方法に従って配線を形成した際の工程毎の断面図である。
【図１６】図１６（ｄ）と（ｅ）は、それぞれ、図１５（ｃ）に続いて、従来の第１の方法に従って配線を形成した際の工程毎の断面図である。
【図１７】図１７（ｆ）から（ｈ）は、それぞれ、図１６（ｅ）に続いて、従来の第１の方法に従って配線を形成した際の工程毎の断面図である。
【図１８】図１８（ａ）から（ｃ）は、それぞれ、従来の第２の方法に従って配線を形成した際の工程毎の断面図である。
【図１９】図１９（ｄ）から（ｆ）は、それぞれ、図１８（ｃ）に続いて、従来の第２の方法に従って配線を形成した際の工程毎の断面図である。
【図２０】図２０（ｇ）から（ｉ）は、それぞれ、図１９（ｆ）に続いて、従来の第２の方法に従って配線を形成した際の工程毎の断面図である。
【図２１】図２１（ａ）及び（ｂ）は、それぞれ、従来の第１の方法によって配線を形成する際の問題を説明する模式的断面図である。
【図２２】図２２（ａ）から（ｃ）は、それぞれ、従来の第２の方法によって配線を形成する際の問題を説明する模式的断面図である。
【符号の説明】
１２  Ｃｕ層
１４  Ｐ−ＳｉＮ膜
１６  Ｌｏｗ−ｋ層
１８  Ｐ−ＳｉＯ2 膜
２０  第１のＡＲＣ膜
２２  エッチングマスク
２４  ホール
２６  第２のＡＲＣ膜
２８  フォトレジスト膜
３０  エッチングマスク
３２Ａ  ホール
３２  スルーホール
３４  上層配線用の配線溝
３６  Ｃｕ層
３８  Ｐ−ＳｉＮ膜
４０  Ｌｏｗ−ｋ層
４２  Ｐ−ＳｉＯ2 膜
４４  Ｐ−ＳｉＮ膜
４６  エッチングマスク
４７  開口部
４８  エッチングマスク
５０  ホール
５２Ａ  ホール
５２  スルーホール
５４  上層配線用の配線溝
５６  Ｔａ層
５８  Ｃｕ層
６２  Ｃｕ層
６４  Ｐ−ＳｉＣ膜
６６  Ｌｏｗ−ｋ層
６８  Ｐ−ＳｉＣ膜
７０  Ｐ−ＳｉＯ2 膜
７２  Ｐ−ＳｉＮ膜
７４  第１のＡＲＣ膜
７６  エッチングマスク
７８  第１の開口部
８０  第２のＡＲＣ膜
８２  フォトレジスト膜
８２Ａ  エッチングマスク
８３  第２の開口部
８４Ａ  第３の開口部
８４  スルーホール
８６  配線溝
８８  Ｔａ膜
９０  Ｃｕ層
９２  上層配線
９４  ビアプラグ
１０２  Ｃｕ層
１０４  Ｐ−ＳｉＣ膜
１０６  Ｌｏｗ−ｋ層
１０８  Ｐ−ＳｉＯ2 膜
１１０  Ｌｏｗ−ｋ層
１１２  Ｐ−ＳｉＣ膜
１１４  Ｐ−ＳｉＯ2 膜
１１６  Ｐ−ＳｉＮ膜
１１８  第１のＡＲＣ膜
１２０  エッチングマスク
１２２  第１の開口部
１２４  第２のＡＲＣ膜
１２６  フォトレジスト膜
１２６Ａ  エッチングマスク
１２７  第２の開口部
１２８  ホール
１３０  配線溝
１３２Ａ  第３の開口部
１３２  スルーホール
１３４  Ｔａ層
１３６  Ｃｕ層
１３８  上層配線
１４０  ビアプラグ
１４２  Ｃｕ層
１４４  Ｐ−ＳｉＣ膜
１４６  Ｐ−ＳｉＯ2 膜
１４８  Ｌｏｗ−ｋ層
１５０  Ｐ−ＳｉＣ膜
１５２  Ｐ−ＳｉＯ2 膜
１５４  Ｐ−ＳｉＮ膜
１５６  第１のＡＲＣ膜
１５８  エッチングマスク
１６０  第１の開口部
１６２  第２のＡＲＣ膜
１６４  フォトレジスト膜
１６４Ａ  エッチングマスク
１６５  第２の開口部
１６６Ａ  第３の開口部
１６８  配線溝
１７０  Ｔａ層
１７２  Ｃｕ層
１７４  上層配線
１７６  ビアプラグ
【図１】
0004377040.tif 000002
【図２】
0004377040.tif 000003
【図３】
0004377040.tif 000004
【図４】
0004377040.tif 000005
【図５】
0004377040.tif 000006
【図６】
0004377040.tif 000007
【図７】
0004377040.tif 000008
【図８】
0004377040.tif 000009
【図９】
0004377040.tif 000010
【図１０】
0004377040.tif 000011
【図１１】
0004377040.tif 000012
【図１２】
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【図１３】
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【図１４】
0004377040.tif 000015
【図１５】
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【図１６】
0004377040.tif 000017
【図１７】
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【図１８】
0004377040.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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