(57)【要約】信号を遅延させるためのシステムおよび方法が、本明細書で説明されている。一実施形態では、信号を遅延させるための方法が、第１の信号エッジを受信することと、その第１の信号エッジを受信することに応答して、発振器の発振の数をカウントすることと、を備える。その方法はまた、発振の数が所定の数に達するなら、第２の信号エッジを出力することを備える。第２の信号エッジは、第１の信号エッジの遅延されたバージョンを表す。
2017525184.tif 000002
【特許請求の範囲】
【請求項１】
信号を遅延させるための方法であって、
第１の信号エッジを受信することと、
前記第１の信号エッジを受信することに応答して、発振器の発振の数をカウントすることと、
前記発振の数が所定の数に達するなら、第２の信号エッジを出力することと、
を備える、方法。
【請求項２】
前記第１の信号エッジは第１の立上りエッジを備え、前記第２の信号エッジは第２の立上りエッジを備える、請求項１に記載の方法。
【請求項３】
前記第１の信号エッジを受信することに応答して、前記発振器をイネーブルすることと、前記発振の数が前記所定の数に達することに応答して、前記発振器をディセーブルすることと、をさらに備える、請求項１に記載の方法。
【請求項４】
前記発振器は遅延回路を備え、前記発振器をイネーブルすることは、前記遅延回路の入力に前記遅延回路の出力を結合することを備える、請求項３に記載の方法。
【請求項５】
前記遅延回路の前記入力に前記遅延回路の前記出力を結合することは、インバータを通じて前記遅延回路の前記出力に前記遅延回路の前記出力を結合することを備える、請求項４に記載の方法。
【請求項６】
前記遅延回路は、直列に結合された複数の遅延素子を備える、請求項４に記載の方法。
【請求項７】
前記発振器をディセーブルすることは、前記遅延回路の前記入力から前記遅延回路の前記出力をブロックすることを備える、請求項４に記載の方法。
【請求項８】
信号を遅延させるための装置であって、
第１の信号エッジを受信するための手段と、
前記第１の信号エッジを受信することに応答して、発振器の発振の数をカウントするための手段と、
前記発振の数が所定の数に達するなら、第２の信号エッジを出力するための手段と、
を備える、装置。
【請求項９】
前記第１の信号エッジは第１の立上りエッジを備え、前記第２の信号エッジは第２の立上りエッジを備える、請求項８に記載の装置。
【請求項１０】
前記第１の信号エッジを受信することに応答して、前記発振器をイネーブルするための手段と、前記発振の数が前記所定の数に達することに応答して、前記発振器をディセーブルするための手段と、をさらに備える、請求項８に記載の装置。
【請求項１１】
前記発振器は遅延回路を備え、前記発振器をイネーブルするための手段は、前記遅延回路の入力に前記遅延回路の出力を結合するための手段を備える、請求項１０に記載の装置。
【請求項１２】
前記遅延回路の前記入力に前記遅延回路の前記出力を結合するための手段は、インバータを通じて前記遅延回路の前記出力に前記遅延回路の前記出力を結合するための手段を備える、請求項１１に記載の装置。
【請求項１３】
前記遅延回路は、直列に結合された複数の遅延素子を備える、請求項１１に記載の装置。
【請求項１４】
前記発振器をディセーブルするための手段は、前記遅延回路の前記入力から前記遅延回路の前記出力をブロックするための手段を備える、請求項１１に記載の装置。
【請求項１５】
遅延デバイスであって、
発振器と、
入力および出力を有するカウント回路と、
を備え、前記カウント回路は、前記入力で第１の信号エッジを受信することに応答して、前記発振器の発振の数をカウントし、前記発振の数が所定の数に達するなら、前記出力で第２の信号エッジを出力するように構成される、
遅延デバイス。
【請求項１６】
前記第１の信号エッジは第１の立上りエッジを備え、前記第２の信号エッジは第２の立上りエッジを備える、請求項１５に記載の遅延デバイス。
【請求項１７】
前記カウント回路は、前記第１の信号エッジを受信することに応答して、前記発振器をイネーブルし、前記発振の数が前記所定の数に達することに応答して、前記発振器をディセーブルするように構成される、請求項１５に記載の遅延デバイス。
【請求項１８】
前記発振器は、
入力および出力を有する遅延回路と、
前記カウント回路からの制御信号に基づいて前記発振器を選択的にイネーブルおよびディセーブルするように構成された発振イネーブル／ディセーブル回路と、
を備え、前記発振イネーブル／ディセーブル回路は、前記遅延回路の前記入力に前記遅延回路の前記出力を結合することによって、前記発振器をイネーブルし、前記遅延回路の前記入力から前記遅延回路の前記出力をブロックすることによって前記発振器をディセーブルする、
請求項１７に記載の遅延デバイス。
【請求項１９】
前記遅延回路は、直列に結合された複数の遅延素子を備える、請求項１８に記載の遅延デバイス。
【請求項２０】
前記発振イネーブル／ディセーブル回路は、前記遅延回路の前記出力に結合された第１の入力、前記制御信号を受信するために前記カウント回路に結合された第２の入力、および前記遅延回路の入力に結合された出力を有するＮＡＮＤゲートを備える、請求項１９に記載の遅延デバイス。
【請求項２１】
前記複数の遅延素子は、複数のＮＡＮＤゲートを備える、請求項２０に記載の遅延回路。
【請求項２２】
遅延デバイスであって、
第１の遅延段と、前記第１の遅延段は、
第１の発振器、および
入力および出力を有する第１のカウント回路、ここにおいて前記第１のカウント回路は、前記入力において第１の信号エッジを受信することに応答して、前記第１の発振器の発振の数をカウントし、前記第１の発振器の前記発振の数が第１の所定の数に達するなら、前記出力で第２の信号エッジを出力するように構成される、
を備える、
第２の遅延段と、前記第２の遅延段は、
第２の発振器と、
前記第１のカウント回路の前記出力に結合された入力および出力を有する第２のカウント回路と、ここにおいて前記第２のカウント回路は、前記第２のカウント回路の前記入力において前記第２の信号エッジを受信することに応答して前記第２の発振器の発振の数をカウントし、前記第２の発振器の前記発振の数が第２の所定の数に達するなら、前記第２のカウント回路の前記出力において第３の信号エッジを出力するように構成される、
を備える、
を備える、遅延デバイス。
【請求項２３】
前記第１の信号エッジは第１の立上りエッジを備え、前記第２の信号エッジは第２の立上りエッジを備え、前記第３の信号エッジは第３の立上りエッジを備える、請求項２２に記載の遅延デバイス。
【請求項２４】
前記第１のカウント回路は、前記第１の信号エッジを受信することに応答して、前記第１の発振器をイネーブルし、前記第１の発振器の前記発振の数が前記第１の所定の数に達することに応答して、前記第１の発振器をディセーブルするように構成される、請求項２２に記載の遅延デバイス。
【請求項２５】
前記第２のカウント回路は、前記第２の信号エッジを受信することに応答して、前記第２の発振器をイネーブルし、前記第２の発振器の前記発振の数が前記第２の所定の数に達することに応答して、前記第２の発振器をディセーブルするように構成される、請求項２４に記載の遅延デバイス。
【請求項２６】
前記第１の所定数および前記第２の所定の数は同じである、請求項２５に記載の遅延デバイス。
【請求項２７】
前記第１の発振器は、
入力および出力を有する遅延回路と、
前記第１のカウント回路からの制御信号に基づいて前記第１の発振器を選択的にイネーブルおよびディセーブルするように構成された発振イネーブル／ディセーブル回路と、
を備え、前記発振イネーブル／ディセーブル回路は、前記遅延回路の前記入力に前記遅延回路の前記出力を結合することによって、前記第１の発振器をイネーブルし、前記遅延回路の前記入力から前記遅延回路の前記出力をブロックすることによって前記第１の発振器をディセーブルする、
請求項２４に記載の遅延デバイス。
【請求項２８】
前記第１の遅延段に前記第１の信号エッジを出力するとともに第４の信号エッジを出力するように構成されたタイミング回路と、ここにおいて前記第４の信号エッジは、基準クロックのほぼ１周期分だけ前記第１の信号エッジに対して遅延される、
前記タイミング回路から前記第４の信号エッジを受信するための第１の入力、および前記第２の遅延段の前記出力から前記第３の信号エッジを受信するための第２の入力を有する位相周波数検出器（ＰＦＤ）と、ここにおいて前記ＰＦＤは、前記第４および第３の信号エッジの間の位相誤差を検出するように構成される、
前記検出された位相誤差に基づいて電圧バイアスを調整するように構成された電圧バイアスコントローラと、
をさらに備える、請求項２２に記載の遅延デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本開示の態様は概してメモリに関し、より具体的には、メモリインターフェースのための遅延構造に関する。
【背景技術】
【０００２】
[0002]チップは、チップ上の回路（例えば、メモリコントローラ）を、ダブルデータレート動的ランダムアクセスメモリ（ＤＤＲ  ＤＲＡＭ）のような外部メモリデバイスとインターフェース接続するためのメモリインターフェースを含むことができる。メモリインターフェースは、メモリインターフェースにおいて信号（例えば、データ信号）のタイミングを調整するための遅延回路を含むことができる。例えば、メモリインターフェースは、（例えば、メモリインターフェースと外部メモリデバイスとの間のデータ線の長さの不一致に起因した）データ信号間のスキューを補償するための遅延回路を含むことができる。別の例では、メモリインターフェースは、データサンプリングのために使用されるデータストローブ信号を、データ信号の遷移間の中心に置くための遅延回路を含むことができる。
【発明の概要】
【０００３】
[0003]以下は、１つまたは複数の実施形態の基本的な理解を提供するために、そのような実施形態の簡略化された概要を提示する。この概要は、すべての考慮された実施形態の広範な概観ではなく、すべての実施形態の重要なまたは決定的な要素を特定するようにも、任意のまたはすべての実施形態の範囲を詳細に説明するようにも意図されていない。その唯一の目的は、これ以後に提示されるより詳細な説明の前置きとして、１つまたは複数の実施形態のいくつかの概念を簡略化された形態で提示することである。
【０００４】
[0004]ある態様にしたがって、信号を遅延させるための方法が本明細書で説明される。その方法は、第１の信号エッジを受信することと、その第１の信号エッジを受信したことに応答して、発振器の発振の数をカウントすることと、を備える。その方法はまた、発振の数が所定の数に達した場合、第２の信号エッジを出力することとを備える。
【０００５】
[0005]第２の態様は、信号を遅延させるための装置に関する。その装置は、第１の信号エッジを受信するための手段と、その第１の信号エッジを受信したことに応答して、発振器の発振の数をカウントするための手段とを備える。その装置はまた、発振の数が所定の数に達した場合、第２の信号エッジを出力するための手段を備える。
【０００６】
[0006]第３の態様は、遅延デバイスが発振器、ならびに入力および出力を有するカウント回路を備えることに関する。そのカウント回路は、入力で信号エッジを受信したことに応答して、発振器の発振の数をカウントし、発振の数が所定の数に達した場合、出力で第２の信号エッジを出力するように構成される。
【０００７】
[0007]第４の態様は遅延デバイスに関する。その遅延デバイスは、第１の遅延段および第２の遅延段を備える。その第１の遅延段は、第１の発振器、ならびに入力および出力を有する第１のカウント回路を備え、ここにおいてその第１のカウント回路は、入力で第１の信号エッジを受信したことに応答して、第１の発振器の発振の数をカウントし、第１の発振器の発振の数が第１の所定の数に達した場合、出力で第２の信号エッジを出力するように構成される。第２の遅延段は、第２の発振器、ならびに第１のカウント回路の出力に結合された入力および出力を有する第２のカウント回路を備え、ここにおいてその第２のカウント回路は、第２のカウント回路の入力で第２の信号エッジを受信したことに応答して、第２の発振器の発振の数をカウントし、第２の発振器の発振の数が第２の所定の数に達した場合、第２のカウント回路の出力で第３の信号エッジを出力するように構成される。
【０００８】
[0008]前述の、および関連する目的を達成するために、１つまたは複数の実施形態は、以下で十分に説明され、特許請求の範囲において具体的に指摘される特徴を備える。以下の説明および付属図面は、１つまたは複数の実施形態のある特定の例示的な態様を詳細に述べる。しかしながらこれらの態様は、様々な実施形態の原理が用いられうる様々な方法のほんの一部を示しており、説明される実施形態は、すべてのそのような態様およびそれらの同等物を含むように意図されている。
【図面の簡単な説明】
【０００９】
【図１】外部メモリデバイスとインターフェース接続するためのメモリインターフェースの例を図示する。
【図２】データ信号とデータストローブとの間のタイミングの例を例示しているタイミング図である。
【図３】本開示の一実施形態にしたがったマスタ−スレーブアーキテクチャの例を図示する。
【図４】本開示の一実施形態にしたがったスレーブ遅延回路の例を図示する。
【図５】本開示の一実施形態にしたがったマスタ遅延回路の例を図示する。
【図６】本開示の一実施形態にしたがったクロック遅延回路の例を図示する。
【図７】本開示の一実施形態にしたがったプログラム可能な電力を有するマスタ遅延回路を図示する。
【図８】本開示の一実施形態にしたがった、電圧バイアスが２クロック周期ごとに更新される例を例示しているタイミング図である。
【図９】本開示の一実施形態にしたがった、電圧バイアスが４クロック周期ごとに更新される例を例示しているタイミング図である。
【図１０】本開示の一実施形態にしたがった、電圧バイアスが４クロック周期ごとに更新される別の例を例示しているタイミング図である。
【図１１】本開示の一実施形態にしたがった更新回路の例示的な実装を図示する。
【図１２】本開示の一実施形態にしたがったループロックの例を例示しているタイミング図である。
【図１３】本開示の他の実施形態にしたがったスレーブ遅延回路の実例的な実装を図示する。
【図１４Ａ】図１３のスレーブ遅延回路を通る異なる遅延経路の例を図示する。
【図１４Ｂ】図１３のスレーブ遅延回路を通る異なる遅延経路の例を図示する。
【図１５】本開示の一実施形態にしたがった、電圧制御された遅延を用いるＮＡＮＤゲートの実例的な実装を図示する。
【図１６】本開示の他の実施形態にしたがったマスタ遅延回路の例示的実装を図示する。
【図１７】本開示の他の実施形態にしたがったクロック遅延回路の例示的実装を図示する。
【図１８】本開示の一実施形態にしたがった、クロック遅延回路の第１の遅延段および第２の遅延段の出力を例示しているタイミング図である。
【図１９】本開示の一実施形態にしたがったカウント回路の例示的実装を図示する。
【図２０】本開示の一実施形態にしたがったリセットロジックの例示的実装を図示する。
【図２１】本開示の他の実施形態にしたがった更新回路の例示的実装を図示する。
【図２２】本開示の一実施形態にしたがった、信号を遅延させるための方法を例示しているフロー図である。
【発明の詳細な説明】
【００１０】
[0031]添付図面に関連して以下で説明される詳細な説明は、様々な構成の説明として意図され、本明細書において説明される概念が実施されうる唯一の構成を表すようには意図されていない。詳細な説明は、様々な概念の徹底した理解を提供する目的で特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施されうることは当業者には明らかだろう。いくつかの例では、そのような概念を曖昧にすることを避けるために、周知の構造およびコンポーネントが、ブロック図の形態で図示される。
【００１１】
[0032]チップは、チップ上の回路（例えば、メモリコントローラ）を、ＤＤＲ  ＤＲＡＭのような外部メモリデバイスとインターフェース接続するためのメモリインターフェースを含むことができる。図１は、チップを外部メモリデバイス（図示せず）とインターフェース接続するための例示的なメモリインターフェース１００の例を図示する。メモリインターフェース１００は、第１の複数のフリップフロップ１１５（１）−１１５（ｎ）、第１の複数のデスキュー回路１２０（１）−１２０（ｎ）、第２の複数のフリップフロップ１３５（１）−１３５（ｎ）、第２の複数のデスキュー回路１４５（１）−１４５（ｎ）、第１の遅延回路１２５、および第２の遅延回路１４０を含む。
【００１２】
[0033]書き込み動作中、第１の複数のフリップフロップ１１５（１）−１１５（ｎ）は、複数のデータ信号１１７（１）−１１７（ｎ）を並行して受信する。各フリップフロップ１１５（１）−１１５（ｎ）はまた、データストローブ信号１１９を受信する、それは、入来するデータ信号１１７（１）−１１７（ｎ）の周波数の半分を有する周期信号でありうる。各フリップフロップ１１５（１）−１１５（ｎ）は、データストローブ信号１１９の立上りエッジおよび立下りエッジ上で、それぞれのデータ信号１１７（１）−１１７（ｎ）からデータビットをキャプチャし、そのキャプチャされたデータビットをそれぞれのデスキュー回路１２０（１）−１２０（ｎ）に出力し、このことは以下でより詳細に説明される。
【００１３】
[0034]データストローブ信号１１９はまた、第１の遅延回路１２５に入力される。第１の遅延回路１２５の前にデータストローブ信号１１９のエッジは、フリップフロップ１１５（１）−１１５（ｎ）の出力データ信号１１８（１）−１１８（ｎ）の遷移とほぼ一致する。これは、各フリップフロップ１１５（１）−１１５（ｎ）がデータストローブ信号１１９の立上りエッジおよび立下りエッジ上で、それぞれの出力データ信号１１８（１）−１１８（ｎ）に関するデータビットをキャプチャするからである。第１の遅延回路１２５は、遅延されたデータストローブ信号１２１のエッジが、出力データ信号１１８（１）−１１８（ｎ）の遷移間のほぼ中央にセンタリングされるように１周期の四分の一だけデータストローブ信号１１９を遅延させる。
【００１４】
[0035]図２は、出力データ信号１１８のうちの１つとデータストローブ信号１１９との間のタイミング関係の簡略化された例を図示する。この例では、データストローブ信号１１９の立上りエッジおよび立下りエッジ２２０および２２２は、出力データ信号１１８の遷移２１０とほぼ一致する。図２で図示されているように、１周期の四分の一（Ｔ／４）だけ遅延された後、データストローブ信号１２１の立上りエッジおよび立下りエッジ２２０および２２２は、出力データ信号１１８の遷移２１０間のほぼ中央にセンタリングされる。メモリデバイスは、データストローブ信号１２１のエッジでデータ信号をサンプリングする。データストローブ信号１２１のエッジをデータ信号の遷移間にセンタリングすることは、メモリデバイスがデータ信号の有効なデータウィンドウ内でデータ信号をサンプリングすることを確実にするのに役立つ。
【００１５】
[0036]各デスキュー回路１２０（１）−１２０（ｎ）は、それぞれのデータ信号１１８（１）−１１８（ｎ）に、メモリインターフェース１００からメモリデバイス（例えば、ＤＤＲ  ＤＲＡＭ）に向かう際のデータ信号間のスキューを補償するために、小量の遅延を加える。スキューは、メモリデバイスにデータ信号をトランスポートするために使用される線の長さの不一致、および／または他の原因に起因しうる。それぞれのデスキュー回路１２０（１）−１２０（ｎ）によって遅延された後、各出力データ信号は、それぞれの双方向データ線ＤＱ０−ＤＱｎ−１上でメモリデバイスに出力される。データストローブ信号１２１は、双方向ストローブ線ＤＱＳ上でメモリデバイスに出力される。メモリデバイスは、メモリインターフェース１００から受信されたデータ信号をサンプリングするためにデータストローブ信号１２１を使用する。
【００１６】
[0037]読み出し動作中、メモリインターフェース１００は、双方向データ線ＤＱ０−ＤＱｎ−１を介してメモリデバイスから複数のデータ信号１３２（１）−１３２（ｎ）を、および双方向ストローブ線ＤＱＳを介してメモリデバイスからデータストローブ信号１３４を、受信する。第２の複数のデスキュー回路１４５（１）−１４５（ｎ）の各々は、データ信号１３２（１）−１３２（ｎ）のうちの１つを受信し、データ信号間のスキューを補償するためにそれぞれのデータ信号に小量の遅延を加える。
【００１７】
[0038]メモリデバイスからのデータストローブ信号１３４は、第２の遅延回路１４０に入力され、この第２の遅延回路１４０は、１周期の四分の一だけデータストローブ信号１３４を遅延させる。これは、メモリデバイスがデータストローブ信号１３４を、データ信号１３２（１）−１３２（ｎ）の遷移と一致されたデータストローブ信号のエッジで出力するので、行われる。１周期の四分の一だけデータストローブ信号１３４を遅延させることによって、第２の遅延回路１４０は、遅延されたデータストローブ信号１３６のエッジを、データ信号１３２（１）−１３２（ｎ）の遷移間のほぼ中央にセンタリングする。
【００１８】
[0039]遅延されたデータストローブ１３６は次に、第２の複数のフリップフロップ１３５（１）−１３５（ｎ）の各々のクロック入力に入力される。例えば、遅延されたデータストローブ信号１３６は、クロックツリーを使用してフリップフロップ１３５（１）−１３５（ｎ）のクロック入力に分配されうる。各フリップフロップ１３５（１）−１３５（ｎ）は、遅延されたデータストローブ信号１３６の立上りエッジおよび立下りエッジ上で、それぞれのデスキュー回路１４５（１）−１４５（ｎ）の出力１３８（１）−１３８（ｎ）からデータビットをキャプチャする。結果として生じる出力データ信号１４２（１）−１４２（ｎ）は、さらなる処理のためにメモリインターフェース１００におけるさらなる回路（図示せず）に送られうる。
【００１９】
[0040]メモリインターフェース１００は、複数のデータレートをサポートすることができ、ここにおいてデータがメモリデバイスに送られる、およびメモリデバイスから受信されるレートは、動的に調整されうる。例えば、データレートは、高データレートを要求するアプリケーション関しては増大され得、高データレートを要求しないアプリケーションに関しては減少されうる。データレートが変化するとき、遅延回路１２５および１４０の遅延は、それにしたがって調整される必要がある。例えば、データレートが倍にされると、データストローブ信号１１９の周期は半分に低減される。この例では、第１の遅延回路１２５の遅延は、データストローブ信号１１９に関する１周期の四分の一の遅延を維持するために半分に低減される。別の例では、データレートが半分に低減されると、データストローブ信号１１９の周期は倍にされる。この例では、第１の遅延回路１２５の遅延は、データストローブ信号１１９に関する１周期の四分の一の遅延を維持するために倍にされる。
【００２０】
[0041]図３は、メモリインターフェース（例えば、メモリインターフェース１００）において制御された遅延を提供するためのマスタ−スレーブアーキテクチャ３００の例を図示する。マスタ−スレーブアーキテクチャ３００は、マスタ遅延回路３１０および複数のスレーブ遅延回路３１５（１）−３１５（ｍ）を備える。各スレーブ遅延回路３１５（１）−３１５（ｍ）は、ステップ遅延のある倍数（a multiple）である遅延を提供し、ここにおいてステップ遅延は、マスタ遅延回路３１０からの電圧バイアスによって制御される。以下でさらに論じられるように、マスタ遅延回路３１０は、スレーブ遅延回路３１５（１）−３１５（ｍ）のための望ましいステップ遅延を維持するために、（例えば、水晶発振器からの）基準クロックに基づいて電圧バイアスを調整する。スレーブ遅延回路３１５（１）−３１５（ｍ）は、図１で図示されている、遅延回路１２５および１４０、ならびにデスキュー回路１２０（１）−１２０（ｎ）および１４５（１）−１４５（ｎ）を実装するために使用されうる。
【００２１】
[0042]図４は、スレーブ遅延回路３１５のうちの１つの例示的実装を図示する。スレーブ遅延回路３１５は、複数の遅延素子４４０（１）−４４０（ｐ）（例えば、バッファ）、およびマルチプレクサ４５０を備える。遅延素子４４０（１）−４４０（ｐ）の各々は、マスタ遅延回路３１０からの電圧バイアスでバイアスされる。電圧バイアスは、各遅延素子４４０（１）−４４０（ｐ）の遅延を制御する。
【００２２】
[0043]遅延素子４４０（１）−４４０（ｐ）は、遅延チェーン４３０を形成するために直列で結合されており、ここにおいて各遅延素子４４０（１）−４４０（ｐ）の出力４４５（１）−４４５（ｐ）は、スレーブ遅延回路３１５の入力（「ＩＮ」と表示されている）で受信された信号に異なる量の遅延を提供する。より具体的には、各遅延素子４４０（１）−４４０（ｐ）の出力４４５（１）−４４５（ｐ）は、ステップ遅延の異なる倍数である遅延を提供し、ここにおいてステップ遅延は、１つの遅延素子の遅延である。例えば、出力４４５（１）は１つのステップ遅延に等しい遅延を提供し、出力４４５（２）は２つのステップ遅延に等しい遅延を提供し、出力４４５（３）は３つのステップ遅延に等しい遅延を提供し、以下同様である。
【００２３】
[0044]遅延素子４４０（１）−４４０（ｐ）の出力４４５（１）−４４５（ｐ）はマルチプレクサ４５０に結合されており、このマルチプレクサ４５０は、遅延コントローラ４６０の制御下で出力４４５（１）−４４５（ｐ）のうちの１つを選択する。マルチプレクサ４５０は、その選択された出力を、スレーブ遅延回路３１５の出力（「ＯＵＴ」と表示されている）に結合する。遅延コントローラ４６０は、望ましい遅延に対応する遅延素子４４０（１）−４４０（ｐ）の出力４４５（１）−４４５（ｐ）を選択するようマルチプレクサ４５０に命令することによって、遅延回路３１５の遅延を制御する。
【００２４】
[0045]したがって、遅延コントローラ４６０は、入力信号が通過する遅延素子４４０（１）−４４０（ｐ）の数を制御することによって、スレーブ遅延回路３１５の遅延を調整する。これは、遅延コントローラ４６０がステップ遅延の倍数（multiples）によって遅延を制御することを可能にし、ここでステップ遅延は、１つの遅延素子の遅延である。上で論じられたように、ステップ遅延は、マスタ遅延回路３１０からの電圧バイアスによって制御される。図４におけるスレーブ遅延回路３１５は、図１で図示されている、遅延回路１２５および１４０、ならびにデスキュー回路１２０（１）−１２０（ｎ）および１４５（１）−１４５（ｎ）、のうちのいずれか１つを実装するために使用されうる。スレーブ遅延回路の他の実装の例が以下で論じられる。
【００２５】
[0046]図５は、マスタ遅延回路３１０のある実例的な実装を図示する。この例では、マスタ遅延回路３１０は、リタイミング回路５１０、クロック遅延回路５１５、位相周波数検出器（ＰＦＤ）５２０、および電圧バイアスコントローラ５２５を備える遅延ロックループ（ＤＬＬ）である。以下でさらに論じられるように、マスタ遅延回路３１０の電圧バイアス出力は、望ましいステップ遅延を獲得するために、フィードバックループ５１７によってクロック遅延回路５１５にフィードバックされる。
【００２６】
[0047]動作において、リタイミング回路５１０は、基準クロックを受信し、１クロック周期分だけ基準クロックを遅延させ、その遅延された基準クロックをＰＦＤ５２０の第１の入力５２２に出力する。リタイミング回路５１０はまた、クロック遅延回路５１５に基準クロックを出力する。クロック遅延回路５１５は、電圧バイアスによって制御される量だけ基準クロックを遅延させ、それは、フィードバックループ５１７によってマスタ遅延回路３１０の出力からクロック遅延回路５１５にフィードバックされる。クロック遅延回路５１５は、ＰＦＤ５２０の第２の入力５２４に結果として生じる遅延された基準クロックを出力する。
【００２７】
[0048]ＰＦＤ５２０は、第１および第２の入力５２２および５２４の間の位相誤差を検出し、検出された位相誤差に基づいて電圧バイアスコントローラ５２５に位相誤差信号を出力する。電圧バイアス回路５２５は、位相誤差を低減する方向に電圧バイアスを調整する。電圧バイアス回路５２５は、チャージポンプおよびループフィルタで実装されうる。
【００２８】
[0049]位相誤差は、クロック遅延回路５１５の遅延が基準クロックの１周期にほぼ等しいときにゼロに近づく。したがって電圧バイアスコントローラ５２５は、クロック遅延回路５１５の遅延が１クロック周期にほぼ等しくなるように電圧バイアスを調整する。一態様では、クロック遅延回路５１５は、スレーブ遅延回路３１５（１）−３１５（ｍ）のステップ遅延のある倍数Ｍにほぼ等しい遅延を有する。したがってこの態様では、マスタ遅延回路３１０は、ほぼＴ／Ｍのステップ遅延を維持するように電圧バイアスを調整し、ここでＴは、１クロック周期（サイクル）である。
【００２９】
[0050]一態様では、基準クロックは、水晶発振器（ＸＯ）によって提供される。水晶発振器は、ほぼ温度、電圧、および／またはプロセス不変である（temperature, voltage and/or process invariant）基準クロックを生成する能力を有する。マスタ遅延回路３１０が電圧バイアスを調整するための基準として基準クロックを使用するので、マスタ遅延回路３１０は、ほぼ温度、電圧、および／またはプロセス不変であるステップ遅延を維持するために電圧バイアスを調整することができる。
【００３０】
[0051]図６は、クロック遅延回路５１５のある例示的実装を図示する。この例では、クロック遅延回路５１５は、直列に結合されたＭ個の遅延素子６１０（１）−６１０（Ｍ）を備え、ここにおいて各遅延素子６１０（１）−６１０（Ｍ）は、電圧バイアスコントローラ５２５からの電圧バイアスによってバイアスされる。クロック遅延回路５１５中の遅延素子６１０（１）−６１０（Ｍ）は、スレーブ遅延回路３１５（１）−３１５（ｍ）における遅延素子４４０（１）−４４０（ｐ）のレプリカでありうる。
【００３１】
[0052]マスタ遅延回路３１０は、基準クロックの各周期中に電圧バイアスを更新することができる。特に、ＰＦＤ５２０は、各クロック周期（サイクル）中に第１の入力５２２２と第２の入力５２４との間の位相誤差を検出し、電圧バイアスを更新するためにその検出された位相誤差を電圧バイアスコントローラ５２５に出力することができる。しかしながら各クロック周期（サイクル）中に電圧バイアスを更新することは、比較的大量の電力を消費し得、これは、メモリインターフェースがモバイルデバイス中に実装されるときにバッテリ寿命を低減する。
【００３２】
[0053]本開示の実施形態は、マスタ遅延回路にプログラム可能な電力を提供し、ここにおいてマスタ遅延回路の電力消費は、マスタ遅延回路がスレーブ遅延回路への電圧バイアスを更新するレートを調整することによって調整される。例えば、以下でさらに論じられるように、性能要件がより低い（例えば、より低いデータレート）とき、マスタ遅延回路は、電力消費を低減するために電圧バイアスをより少ない頻度で更新することができる。
【００３３】
[0054]図７は、本開示の一実施形態にしたがったプログラム可能な電力を有するマスタ遅延回路７１０を図示する。マスタ遅延回路７１０は、クロック遅延回路５１５、位相周波数検出器（ＰＦＤ）５２０、および電圧バイアスコントローラ５２５を備える遅延ロックループ（ＤＬＬ）である。マスタ遅延回路７１０はさらに、更新回路７１２および出力コンデンサ７３０を備える。
【００３４】
[0055]更新回路７１２は、マスタ遅延回路７１０が更新コントローラ７５０からの制御信号Ｎに基づいて電圧バイアスを更新するレートを制御するように構成され、ここでＮはプログラム可能であり、かつ整数でありうる。より具体的には、更新回路７１２は、マスタ遅延回路７１０に、基準クロックのＮ周期（サイクル）ごと（すなわち、Ｎ周期当たりに１回の電圧バイアス更新のレート）に電圧バイアスを更新させる。例えば、Ｎが２に等しい場合、マスタ遅延回路７１０は、２クロック周期（サイクル）ごとに電圧バイアスを更新する。
【００３５】
[0056]更新回路７１２は、電圧バイアスが更新されるレートを調整することによってマスタ遅延回路７１０の電力消費を調整するために使用されうる。例えば、更新コントローラ７５０は、Ｎを増大させる（すなわち、電圧バイアスが更新されるレートを低減する）ことによって、マスタ遅延回路７１０の電力消費を低減することができる。
【００３６】
[0057]動作において、更新回路７１２は、基準クロックのＮ周期（サイクル）ごとにパルスのペアを出力する。各パルスのペアは、ＱパルスおよびＺＱパルスを備え、ここにおいてＺＱパルスは、Ｑパルスに対してほぼ１クロック周期分だけ遅延される。各パルスのペアに関して、更新回路７１２は、ＰＦＤ５２０の第１の入力５２２にＺＱパルスを出力し、クロック遅延回路５１５にＱパルスを出力する。クロック遅延回路５１５は、電圧バイアスによって制御された量だけＱパルスを遅延させ、それは、フィードバックループ５１７によって電圧バイアスコントローラ５２５の出力からクロック遅延回路５１５にフィードバックされる。クロック遅延回路５１５は、結果として生じる遅延されたＱパルスをＰＦＤ５２０の第２の入力５２４に出力する。ＰＦＤ５２０は、ＺＱパルスと遅延されたＱパルスとの間の位相誤差を検出する。例えば、ＰＦＤ５２０は、ＺＱパルスおよび遅延されたＱパルスの立上りエッジ間の位相差、またはＺＱパルスおよび遅延されたＱパルスの立下りエッジ間の位相差を検出することによって、位相誤差を検出することができる。ＰＦＤ５２０は、その検出された位相誤差に基づいて、電圧バイアスコントローラ５２５に位相誤差信号を出力する。電圧バイアス回路５２５は、位相誤差を低減する方向に電圧バイアスを調整する。
【００３７】
[0058]位相誤差は、クロック遅延回路５１５の遅延が基準クロックの１周期にお等しいときにゼロに近づく。したがって電圧バイアスコントローラ５２５は、クロック遅延回路５１５の遅延が１周期クロック周期にほぼ等しくなるように電圧バイアスを調整する。一実施形態では、クロック遅延回路５１５は、スレーブ遅延回路３１５（１）−３１５（ｍ）のステップ遅延のある倍数Ｍにほぼ等しい遅延を有する。したがってこの実施形態では、マスタ遅延回路７１０は、ほぼＴ／Ｍのステップ遅延を維持するためにＮクロック周期（サイクル）ごとに電圧バイアスを更新し、ここでＴは、１クロック周期（サイクル）である。
【００３８】
[0059]出力コンデンサ７３０は、更新間で、電圧バイアスコントローラ５２５の出力に電圧バイアスを保持するために使用される。出力コンデンサ７３０における電圧バイアスは、電圧バイアスの更新間にドリフトし得、その結果、スレーブ遅延回路３１５（１）−３１５（ｍ）においてジッタをもたらす。電圧バイアスは、更新間の時間の量が増大するとき、より大量にドリフトしうる。その結果、マスタ遅延回路７１０が電圧バイアスを更新するレートを低減する（すなわち、Ｎを増大させる）ことは、より低い性能（例えば、より高いジッタ）を犠牲にして電力消費を低減しうる。したがって、マスタ遅延回路７１０の性能とマスタ遅延回路７１０の電力を低減することとの間にはトレードオフが存在しうる。
【００３９】
[0060]この点で、更新コントローラ７５０は、特定のアプリケーションには十分な性能を依然として提供するレベルに、電圧バイアス更新のレートを低減する（それ故に、電力を低減する）ように構成されうる。例えば、メモリインターフェースは比較的低いデータレートで動作するとき、有効なデータウィンドウは比較的大きい。これは、メモリインターフェースのタイミング要件を緩和し、メモリインターフェースがマスタ遅延回路７１０からのより低い性能（すなわち、更新間のより大きな電圧バイアスドリフト）に耐えることを可能にする。このケースでは、更新コントローラ７５０が、電力消費を低減するために、電圧バイアス更新のレートを低減する（すなわち、Ｎを増大させる）ことができる。メモリインターフェースがより高いデータレートで動作するとき、有効なデータウィンドウはより小さくなり、メモリインターフェースのタイミング要件はより厳密になる（例えば、メモリインターフェース中のフリップフロップは、より少ないジッタを許容する）。このケースでは、更新コントローラ７５０が、マスタ遅延回路７１０の性能を上げるために、電圧バイアス更新のレートを増大させる（すなわち、Ｎを減少させる）ことができる。したがって、電圧バイアスが更新されるレートは、電力消費を低減するために高い性能が必要とされないときに低減され得、高い性能が必要とされるとき（例えば、より高いデータレートで）、増大されうる。
【００４０】
[0061]２つの異なるＮ値に関するマスタ遅延回路７１０の例示動作が、図８および９を参照して次に説明されることになる。図８は、Ｎが２に等しい例を例示するタイミング図である。この例では、更新回路７１２は、基準クロックの２周期（サイクル）ごとにパルスのペア８１０（１）−８１０（３）を出力する。各パルスのペア８１０（１）−８１０（３）は、クロック遅延回路５１５に出力されるＱパルスおよびＰＦＤ５２０の第１の入力５２２に出力されるＺＱパルスを備え、ここでＺＱパルスは、Ｑパルスに対してほぼ１クロック周期分だけ遅延される。
【００４１】
[0062]図８はまた、Ｑパルスがクロック遅延回路５１５によって遅延された後の各Ｑパルスを図示する。各パルスのペアに関して、ＰＦＤ５２０は、（図８で図示されているような）それぞれのＺＱパルスとそれぞれの遅延されたＱパルスとの間の位相誤差を検出し、電圧バイアスコントローラ５２５は、その検出された位相誤差に基づいて電圧バイアスを更新する。この例では、マスタ遅延回路７１０は、位相誤差を検出し、基準クロックの２周期（サイクル）ごとにその検出された位相誤差に基づいて電圧バイアスを更新する。
【００４２】
[0063]図８は、各遅延されたＱパルスがそれぞれのＺＱパルスに対して早い（それぞれのＺＱパルスに先行する）例を図示するけれども、遅延されたＱパルスがそれぞれのＺＱパルスに対して遅くなりうることも理解されるべきである。遅延されたＱパルスが早いケースでは、電圧バイアスコントローラ５２５は、位相誤差を低減するために、クロック遅延回路５１５の遅延を増大させる。遅延されたＱパルスが遅いケースでは、電圧バイアスコントローラ５２５は、位相誤差を低減するために、クロック遅延回路５１５の遅延を減少させる。
【００４３】
[0064]図９は、Ｎが４に等しい例を例示しているタイミング図である。この例では、更新回路７１２は、基準クロックの４周期（サイクル）ごとにパルスのペア９１０（１）−９１０（３）を出力する。各パルスのペア９１０（１）−９１０（３）は、クロック遅延回路５１５に出力されるＱパルスおよびＰＦＤ５２０の第１の入力５２２に出力されるＺＱパルスを備え、ここでＺＱパルスは、Ｑパルスに対してほぼ１クロック周期分だけ遅延される。
【００４４】
[0065]図９はまた、Ｑパルスがクロック遅延回路５１５によって遅延された後の各Ｑパルスを図示する。各パルスのペアに関して、ＰＦＤ５２０は、（図９で図示されているような）それぞれのＺＱパルスとそれぞれの遅延されたＱパルスとの間の位相誤差を検出し、電圧バイアスコントローラ５２５は、その検出された位相誤差に基づいて電圧バイアスを更新する。この例では、マスタ遅延回路７１０は、位相誤差を検出し、基準クロックの４周期（サイクル）ごとにその検出された位相誤差に基づいて電圧バイアスを更新する。
【００４５】
[0066]したがって、図８は、電圧バイアスが２クロック周期ごとに更新される例を図示し、図９は、電圧バイアスが４クロック周期ごとに更新される例を図示する。図９における例は、更新間のより多くの電圧バイアスドリフトを犠牲にして、電圧バイアスをより少ない頻度で更新することによって、図８における例と比較して電力消費を低減することができる。
【００４６】
[0067]図１０は、Ｎが４に等しい別の例を例示しているタイミング図である。この例では、更新回路７１２は、基準クロックの４周期（サイクル）ごとにパルスのペア１０１０（１）−１０１０（３）を出力する。各パルスのペア１０１０（１）−１０１０（３）は、クロック遅延回路５１５に出力されるＱパルスおよびＰＦＤ５２０の第１の入力５２２に出力されるＺＱパルスを備え、ここでＺＱパルスは、Ｑパルスに対してほぼ１クロック周期分だけ遅延される。この例は、ＺＱおよびＱパルスが高い代わりに低く、更新回路７１２の２つの出力がパルス間で低い代わりに高い点で、図９における例とは異なる。
【００４７】
[0068]図１０はまた、Ｑパルスがクロック遅延回路５１５によって遅延された後の各Ｑパルスを図示する。各パルスのペアに関して、ＰＦＤ５２０は、（図１０で図示されているような）それぞれのＺＱパルスとそれぞれの遅延されたＱパルスとの間の位相誤差を検出し、電圧バイアスコントローラ５２５は、その検出された位相誤差に基づいて電圧バイアスを更新する。ＰＦＤ５２０が、（図１０で図示されている）パルスの立上りエッジ間の位相差、またはパルスの立下りエッジ間の位相差を検出することによって、位相誤差を検出することができることが理解される。この例では、マスタ遅延回路７１０は、基準クロックの４周期（サイクル）ごとに電圧バイアスを更新する。
【００４８】
[0069]図１１は、本開示の一実施形態にしたがった、更新回路７１２の例示的な実装を図示する。この実施形態では、更新回路７１２は、プログラム可能なカウンタ１１１０、第１のクロックゲート１１１５、第２のクロックゲート１１２０、およびクロック周期遅延回路１１２２を備える。以下でさらに論じられるように、クロックゲート１１１５および１１２０の各々は基準クロックを受信し、クロックゲートがゲートイネーブル信号を受信したときは基準クロックをパスし、クロックゲートがゲートディセーブル信号を受信したときは基準クロックをブロックするように構成される。
【００４９】
[0070]プログラム可能なカウンタ１１１０は、更新コントローラ７５０からの制御信号Ｎおよび基準クロックを受信する。カウンタ１１１０は、１よりも大きいＮの場合、基準クロックのＮ番目の周期（サイクル）毎の期間に、ゲートイネーブル信号１１２５を出力し、Ｎ番目の周期（サイクル）毎の間の期間にゲートディセーブル信号を出力するように構成される。ゲートイネーブル信号１１２５は、第１のクロックゲート１１１５に、Ｑパルスを作り出すために１クロック周期の間基準クロックをパスさせる。クロック周期遅延回路１１２２は、１クロック周期分ゲートイネーブル信号を遅延させ、第２のクロックゲート１１２０に遅延されたゲートイネーブル信号１１３０を出力する。遅延されたゲートイネーブル信号１１３０は、第２のクロックゲート１１２０に、ＺＱパルスを作り出すために１クロック周期の間基準クロックをパスさせる。第２のクロックゲート１１２０に入力されるゲートイネーブル信号１１３０は、第１のクロックゲート１１１５に入力されるゲートイネーブル信号１１２５に対して１クロック周期だけ遅延されるので、ＺＱパルスは、Ｑパルスに対して１クロック周期だけ遅延される。
【００５０】
[0071]上で論じられたように、カウンタ１１１０は、基準クロックのＮ番目の周期（サイクル）毎の期間にゲートイネーブル信号１１２５を出力する。これを行うために、カウンタ１１１０は基準クロックの数をカウントすることができ、カウンタ１１１０が基準クロックのＮの周期をカウントするたびにゲートイネーブル信号を出力することができる。Ｎの値がプログラム可能であるので、カウンタ１０１０がパルスペアを作り出すためにクロックゲート１１１５および１１２０をイネーブルするレート（それ故に、マスタ遅延回路７１０が電圧バイアスを更新するレート）はプログラム可能である。
【００５１】
[0072]クロックゲート１１１５および１１２０の各々は、１つまたは複数のロジックゲートを使用して実装されうる。例えば、各クロックゲート１１１５および１１２０は、第１および第２の入力を有するＡＮＤゲートを備えることができる。ＡＮＤゲートの第１の入力は、基準クロックを受信し、ＡＮＤゲートの第２の入力は、ゲートイネーブル信号（ロジック１）またはゲートディセーブル信号（ロジック０）のどちらかを受信する。この例では、ＡＮＤゲートは、ＡＮＤゲートがゲートイネーブル信号（ロジック１）を受信するときは基準クロックをパスし、ＡＮＤゲートがゲートディセーブル信号（ロジック０）を受信するときは基準信号をブロックする。基準クロックがブロックされるとき、ＡＮＤゲートはロジック０を出力する。この実施形態にしたがったクロックゲート１１１５および１１２０は、高いパルスペアを生成するために使用されうる（この例は図８および９で図示されている）。
【００５２】
[0073]別の例では、各クロックゲート１１１５および１１２０は、第１および第２の入力を有するＯＲゲートを備えることができる。ＯＲゲートの第１の入力は、基準クロックを受信し、ＯＲゲートの第２の入力は、ゲートイネーブル信号（ロジック０）またはゲートディセーブル信号（ロジック１）のどちらかを受信する。この例では、ＯＲゲートは、ＯＲゲートがゲートイネーブル信号（ロジック０）を受信するときは基準クロックをパスし、ＯＲゲートがゲートディセーブル信号（ロジック１）を受信するときは基準信号をブロックする。基準クロックがブロックされるとき、ＯＲゲートはロジック１を出力する。この実施形態にしたがったクロックゲート１１１５および１１２０は、低いパルスペアを生成するために使用されうる（この例は図１０で図示されている）。
【００５３】
[0074]クロックゲート１１１５および１１２０が、上で論じられた例に限定されないこと、ならびに各クロックゲート１１１５および１１２０が、他のタイプのロジックゲートおよび／またはロジックゲートの組合せを使用して実装されうることは理解されるべきである。
【００５４】
[0075]クロック周期遅延回路１１２２は、基準クロックおよびゲートイネーブル信号を受信し、受信された基準クロックの１周期分だけゲートイネーブル信号を遅延させるフリップフリップ（例えば、Ｄフリップフロップ）で実装されうる。
【００５５】
[0076]上で論じられたように、更新コントローラ７５０は、メモリインターフェースのタイミング要件に基づいてＮの値を調整することができる。例えば、タイミング要件は、所与の時間でメモリインターフェースのデータレートに依存しうる。データレートが低減されたとき、メモリインターフェースのタイミング要件はより緩和されることになり、それ故に、マスタ遅延回路に関する性能要件は低減される。このケースでは、電圧バイアスが更新されるレートは、電力消費を低減するために低減されうる（すなわち、Ｎは増大されうる）。データレートが増大されたとき、メモリインターフェースのタイミング要件はより厳密になる（例えば、適切なデータサンプリングのためにフリップフロップによって耐えられうるジッタの量は低減される）。このケースでは、電圧バイアスが更新されるレートは、性能を上げるために増大されうる（すなわち、Ｎは低減されうる）。
【００５６】
[0077]一実施形態では、更新コントローラ７５０は、ルックアップ表を含むことができ、ここにおいてルックアップ表は、メモリインターフェースによってサポートされる複数の異なるデータレートを備える。ルックアップ表は、各データレートを、対応するＮの値にマッピングすることができる。Ｎの値は、より低いデータレートに関してはより大きくなりうる。この実施形態では、更新コントローラ７５０は、（例えば、メモリコントローラから）メモリインターフェースの現在のデータレートのインジケーションを受信し、ルックアップ表を使用して現在のデータレートに対応するＮの値を決定することができる。更新コントローラ７５０はその後、決定されたＮの値でマスタ遅延回路７１０中の更新回路７１２をプログラムすることができる。
【００５７】
[0078]データレートが変化する場合、更新コントローラ７５０は、ルックアップ表を使用して新しいデータレートに対応するＮの値を決定することができる。新しいデータレートに関するＮの値が前のデータレートに関するＮの値とは異なる場合、更新コントローラ７５０は、新しいデータレートに関するＮの値でマスタ遅延回路７１０中の更新回路７１２をプログラムすることができる。したがって、Ｎの値（それ故に、電圧バイアス更新のレート）は、メモリインターフェースのデータレートの変化にしたがって調整されうる。
【００５８】
[0079]例えば、ＤＤＲメモリインターフェースでは、データレートが第１のデータレート未満（例えば、４００ＭＨｚ未満）であるときはＮが最大値（例えば、３２）に設定され得、データレートが第２のデータレートより高い（例えば、１．６ＧＨｚより高い）ときはＮが１に設定されうる。この例では、Ｎは、第１および第２のデータレートの間（例えば、４００ＭＨｚと１．６ＧＨｚとの間）のデータレートに関して、１と最大値との間の値に調整されうる。
【００５９】
[0080]マスタ遅延回路７１０が最初に電源がオンにされたとき、位相誤差は比較的大きくありうる。この点で、更新コントローラ７５０は初めに、位相誤差を迅速に低減し、マスタ遅延回路７１０のループをロックするためにＮの値を１に設定することができる。位相誤差が許容可能なレベルに落ちたとき、更新コントローラ７５０は、電力消費を低減するためにＮの値を増大させることができる。例えば、上で論じられたように、更新コントローラ７５０は、メモリインターフェースの現在のデータレートに基づいてＮの値を増大させることができる。
【００６０】
[0081]図１２は、ロック期間中に、Ｎの値が初めに１に設定される例を図示しているタイミング図である。ロック期間中、電圧バイアスは、マスタ遅延回路７１０のループを迅速にロックするために、基準クロックの１周期ごとに更新される。ロック期間は、位相誤差が許容可能なレベル（例えば、メモリインターフェースのタイミング要件を満たすレベル）に落ちるときに終了しうる。マスタ遅延回路７１０のループがロックされた後、Ｎの値は電力を低減するために増大されうる。図１２で図示されている例では、Ｎの値は４に増大される。しかしながら、本開示の実施形態はこの例に限定されないこと、およびＮの値がメモリインターフェースのタイミング要件を満たすどの値にも増大されうることは理解されるべきである。また、ロック期間が図１２で図示されている例における持続時間に限定されないことも理解されるべきである。一般にロック期間の持続時間は、許容可能なレベルに位相誤差を低減するために必要とされる電圧バイアス更新の数に依存しうる。
【００６１】
[0082]一実施形態では、更新コントローラ７５０は、ロック期間のスタートから所定の数のクロック周期の後、ロック期間を終了させることができる。この実施形態では、クロック周期の所定の数は、マスタ遅延回路７１０をロックするために必要とされるクロック周期の数の推定値に基づきうる。別の実施形態では、更新コントローラ７５０は、ＰＦＤ５２０からの検出された位相誤差をモニタすることができる。この実施形態では、更新コントローラ７５０は、検出された位相誤差がしきい値未満に落ちたときにロック期間を終了させることができる。
【００６２】
[0083]図１３は、本開示の一実施形態にしたがった、スレーブ遅延回路１３１５の実例的な実装を図示する。スレーブ遅延回路１３１５は、図３で図示されているスレーブ遅延回路３１５（１）−３１５（ｍ）のうちのどれでも１つを実装するために使用されうる。スレーブ遅延回路１３１５は、（矢印１３１２によって示されている）フォワード経路に沿った第１の複数のＮＡＮＤゲート１３１０（１）−１３１０（５）、および（矢印１３３２によって示されている）リターン経路に沿った第２の複数のＮＡＮＤゲート１３３０（１）−１３３０（５）を備える。スレーブ遅延回路１３１５はまた、フォワードおよびリターン経路の間の第３の複数のＮＡＮＤゲート１３２０（１）−１３２０（５）を備え、ここで各ＮＡＮＤゲート１３２０（１）−１３２０（５）は、フォワードおよびリターン経路上の２つの異なる位置の間で結合されている。ＮＡＮＤゲート１３１０（１）−１３１０（５）、１３２０（１）−１３２０（５）、および１３３０（１）−１３３０（５）は、マスタ遅延回路からの電圧バイアス（図１３には図示せず）によってバイアスをかけられ、ここにおいて電圧バイアスは、各ＮＡＮＤゲートの遅延を制御する。
【００６３】
[0084]この実施形態では、遅延コントローラ１３４０が、スレーブ遅延回路１３１５の入力と出力（「ＩＮ」と「ＯＵＴ」と表示されている）の間の遅延を制御する。以下でさらに論じられるように、遅延コントローラ１３４０は、スレーブ遅延回路１３１５を通る信号の経路を制御するために、スレーブ遅延回路１３１５中のＮＡＮＤゲートを選択的にイネーブルおよびディセーブルすることによってこれを行う。
【００６４】
[0085]この点で、ＮＡＮＤゲート１３１０（１）−１３１０（５）は、遅延コントローラ１３４０から制御入力１３１７（１）−１３１７（５）で制御信号を受信し、ＮＡＮＤゲート１３２０（１）−１３２０（５）は、遅延コントローラ１３４０から制御入力１３２５（１）−１３２５（５）で制御信号を受信し、ＮＡＮＤゲート１３３０（５）は、遅延コントローラ１３４０から制御入力１３３５で制御信号を受信する。例示しやすくするために、ＮＡＮＤゲートの制御入力と遅延コントローラ１３４０との間の接続は、図１３には図示されていない。制御信号は、スレーブ遅延回路１３１５を通る信号の経路を制御するためにＮＡＮＤゲートを選択的にイネーブルおよびディセーブルし、それ故に、スレーブ遅延回路１３１５を通る信号の遅延を制御する。ＮＡＮＤゲートが（例えば、それぞれの制御入力にロジック１を入力することによって）イネーブルされるとき、ＮＡＮＤゲートはインバータとしての役割をする。ＮＡＮＤゲートが（例えば、それぞれの制御入力にロジック０を入力することによって）ディセーブルされるとき、ＮＡＮＤゲートの出力状態は一定である。
【００６５】
[0086]図１４Ａは、遅延コントローラ１３４０がスレーブ遅延回路１３１５のＮＡＮＤゲート１３１０（１）−１３１０（３）、１３２０（４）、および１３３０（１）−１３３０（４）を通る遅延経路１４１０を形成する例を図示する。この例では、信号が８つのＮＡＮＤゲートを通って伝搬するので、スレーブ遅延回路１３１５を通じた遅延は１つのＮＡＮＤゲートの遅延の８倍に匹敵する。図１４Ａはまた、遅延経路１４１０を形成するために遅延コントローラ１３４０からＮＡＮＤゲート１３１０（１）−１３１０（５）、１３２０（１）−１３２０（５）、および１３３０（５）の制御入力に入力された制御信号のロジック状態を図示する。例示しやすくするために、制御入力の参照番号は、図１４では図示されていない。
【００６６】
[0087]図１４Ｂは、遅延コントローラ１３４０がスレーブ遅延回路１３１５のＮＡＮＤゲート１３１０（１）−１３１０（４）、１３２０（５）、および１３３０（１）−１３３０（５）を通る遅延経路１４２０を形成する例を図示する。この例では、信号が１０個のＮＡＮＤゲートを通って伝搬するので、スレーブ遅延回路１３１５を通じた遅延は１つのＮＡＮＤゲートの遅延の１０倍に匹敵する。図１４Ｂはまた、遅延経路１４２０を形成するために遅延コントローラ１３４０からＮＡＮＤゲート１３１０（１）−１３１０（５）、１３２０（１）−１３２０（５）、および１３３０（５）の制御入力に入力された制御信号のロジック状態を図示する。例示しやすくするために、制御入力の参照番号は、図１４Ｂでは図示されていない。
【００６７】
[0088]この実施形態では、遅延コントローラ１３４０は、ステップ遅延の倍数によってスレーブ遅延回路１３１５の遅延を調整する能力を有し、ここでステップ遅延は２つのＮＡＮＤゲートの遅延である。２つのＮＡＮＤゲートのステップ遅延は、信号がスレーブ遅延回路１３１５の入力および出力で同じ極性を有することを確実にする。ステップ遅延は、マスタ遅延回路からＮＡＮＤゲートに供給された電圧バイアスによって制御される。スレーブ遅延回路１３１５が図１３で図示されている例におけるＮＡＮＤゲートの数に限定されないこと、およびスレーブ遅延回路１３１５がどの数のＮＡＮＤゲートも含むことができることは、理解されるべきである。例えば、ＮＡＮＤゲートの数は、選択可能な遅延の数を増大させるために増大されうる。
【００６８】
[0089]図１５は、本開示の一実施形態にしたがった、電圧制御された遅延を用いるＮＡＮＤゲート１５１０の実例的な実装を図示する。ＮＡＮＤゲート１５１０は、図１３におけるＮＡＮＤゲートを実装するために使用されうる。ＮＡＮＤゲート１５１０は、ＮＡＮＤロジック１５１２、カレントスターブ型（current-starbing）ＰＭＯＳトランジスタ１５２０、およびカレントスターブ型ＮＭＯＳトランジスタ１５５０を備える。以下でさらに論じられるように、ＮＡＮＤロジック１５１２は、ＮＡＮＤゲート１５１０のロジック関数を実行し、ＰＭＯＳおよびＮＭＯＳトランジスタ１５２０および１５５０は、ＮＡＮＤゲート１５１０の遅延を制御する。
【００６９】
[0090]ＮＡＮＤロジック１５１２は、第１のＰＭＯＳトランジスタ１５３０、第２のＰＭＯＳトランジスタ１５３５、第１のＮＭＯＳ１５４０トランジスタ、および第２のＮＭＯＳトランジスタ１５４５を備える。第１および第２のＰＭＯＳトランジスタ１５３０および１５３５の各ソースは互いに結合され、第１および第２のＰＭＯＳトランジスタ１５３０および１５３５の各ドレインは互いに結合され、第１のＮＭＯＳトランジスタ１５４０のドレインは第１および第２のＰＭＯＳトランジスタ１５３０および１５３５の各ドレインに結合され、第１のＮＭＯＳトランジスタ１５４０のソースは第２のＮＭＯＳトランジスタ１５４５のドレインに結合されている。第１および第２のＰＭＯＳトランジスタ１５３０および１５３５の各ソースは、カレントスターブ型ＰＭＯＳトランジスタ１５２０を通じて電源Ｖｄｄに結合され、第２のＮＭＯＳトランジスタ１５４５のソースは、カレントスターブ型ＮＭＯＳトランジスタ１５５０を通じて接地に結合されている。
【００７０】
[0091]ＮＡＮＤゲート１５１０の第１の入力（「ＩＮ１」と表示されている）は、第１のＰＭＯＳトランジスタ１５３０および第１のＮＭＯＳトランジスタ１５４０の各ゲートに結合され、ＮＡＮＤゲート１５１０の第２の入力（「ＩＮ２」と表示されている）は、第２のＰＭＯＳトランジスタ１５３５および第２のＮＭＯＳトランジスタ１５４５の各ゲートに結合されている。ＮＡＮＤゲート１５１０の出力（「ＯＵＴ」と表示されている）は、第１のＰＭＯＳトランジスタ１５３０、第２のＰＭＯＳトランジスタ１５３５、および第１のＮＭＯＳトランジスタ１５４０の各ドレインに結合されている。
【００７１】
[0092]上で論じられたように、ＮＡＮＤロジック１５１２は、ＮＡＮＤゲート１５１０のロジック関数を実行する。この点で、ＮＡＮＤロジック１５１２は、第１および第２の入力（ＩＮ１およびＩＮ２）の両方がロジック１にある場合、ロジック０を出力し、そうでなければロジック１を出力する。したがって、第２の入力（ＩＮ２）がロジック０にある場合、ＮＡＮＤロジック１５１２は、第１の入力（ＩＮ１）におけるロジック状態に関わらずロジック１を出力する。第２の入力（ＩＮ２）がロジック１にある場合、ＮＡＮＤロジック１５１２は、第１の入力（ＩＮ１）におけるロジック状態の逆を出力する。
【００７２】
[0093]一例では、第１の入力（ＩＮ１）が、スレーブ遅延回路（例えば、スレーブ遅延回路１３１５）を通じて伝搬する信号を受信するために使用され得、第２の入力（ＩＮ２）が、遅延コントローラ（例えば、遅延コントローラ１３４０）から制御信号を受信するために使用されうる。この例では、制御信号がロジック０である場合、ＮＡＮＤロジック１５１２は、第１の入力（ＩＮ１）におけるロジック状態に関わらずロジック１を出力する。このケースでは、ＮＡＮＤロジック１５１２は、第１の入力（ＩＮ１）で信号を伝搬しない。制御信号がロジック１である場合、ＮＡＮＤロジック１５１２は、第１の入力（ＩＮ１）で信号を逆にするので、インバータとして信号を伝搬する。
【００７３】
[0094]上で論じられたように、カレントスターブ型ＰＭＯＳトランジスタ１５２０およびカレントスターブ型ＮＭＯＳトランジスタ１５５０は、ＮＡＮＤゲート１５１０の遅延を制御する。より具体的には、カレントスターブ型ＮＭＯＳトランジスタ１５５０は、そのゲートで第１の電圧バイアスＶｂｎを受信し、その第１の電圧バイアスＶｂｎに基づいてＮＡＮＤゲート１５１０の出力で立下りエッジを引き起こす信号の遅延を制御する。これは、第１の電圧バイアスＶｂｎがカレントスターブ型ＮＭＯＳトランジスタ１５５０の伝導性を、したがってカレントスターブ型ＮＭＯＳトランジスタ１５５０を通じてＮＡＮＤゲート１５１０の出力（ＯＵＴ）から接地に流れうる電流の量を、制御するからである。これは、今度は、高から低に遷移する（すなわち、立下りエッジ）ために、ＮＡＮＤゲート１５１０の立下り時間を、したがってＮＡＮＤゲート１５１０の出力（ＯＵＴ）のための時間の量を制御する。第１の電圧バイアスＶｂｎが高くなるほど、出力（ＯＵＴ）から接地への電流は高くなり、したがって遅延は短くなる。第１の電圧バイアスＶｂｎが低くなるほど、出力（ＯＵＴ）から接地への電流は低くなり、したがって遅延は長くなる。
【００７４】
[0095]カレントスターブ型ＰＭＯＳトランジスタ１５２０は、そのゲートで第２の電圧バイアスＶｂｐを受信し、その第２の電圧バイアスＶｂｐに基づいてＮＡＮＤゲート１５１０の出力（ＯＵＴ）で立上りエッジを引き起こす信号の遅延を制御する。これは、第２の電圧バイアスＶｂｐがカレントスターブ型ＰＭＯＳトランジスタ１５２０の伝導性を、したがってカレントスターブ型ＰＭＯＳトランジスタ１５２０を通じてＶｄｄからＮＡＮＤゲート１５１０の出力（ＯＵＴ）に流れうる電流の量を、制御するからである。これは、今度は、低から高に遷移する（すなわち、立上りエッジ）ために、ＮＡＮＤゲート１５１０の立上り時間を、したがってＮＡＮＤゲート１５１０の出力のための時間の量を制御する。第２の電圧バイアスＶｂｐが低くなるほど、Ｖｄｄから出力（ＯＵＴ）への電流は高くなり、したがって遅延は短くなる。第２の電圧バイアスＶｂｐが高くなるほど、Ｖｄｄから出力（ＯＵＴ）への電流は低くなり、したがって遅延は長くなる。
【００７５】
[0096]したがって、第１および第２の電圧バイアスＶｂｎおよびＶｂｐは、ＮＡＮＤゲート１５１０の遅延を制御し、したがってＮＡＮＤゲート１５１０で実装されたＮＡＮＤゲートを備えるスレーブ遅延回路のステップ遅延を制御する。第１の電圧バイアスＶｂｎはＮＡＮＤゲート１５１０の出力（ＯＵＴ）で立下りエッジの遅延を制御し、第２の電圧バイアスＶｂｐはＮＡＮＤゲート１５１０の出力（ＯＵＴ）で立上りエッジの遅延を制御する。
【００７６】
[0097]図１６は、本開示の一実施形態にしたがった、スレーブ遅延回路のための望ましいステップ遅延を獲得するために第１および第２の電圧バイアスＶｂｎおよびＶｂｐを調整するように構成されたマスタ遅延回路１６１０を図示する。マスタ遅延回路１６１０は、更新回路７１２、クロック遅延回路１６１５、位相周波数検出器（ＰＦＤ）１６２０、チャージポンプ１６２５、Ｖｂｐ生成器１６４０、および初期プル回路１６５０を備える。マスタ遅延回路１６１０はさらに、チャージポンプ１６２５の出力と接地との間に結合された第１のコンデンサ１６３０、およびＶｄｄとＶｂｐ生成器１６４０の出力との間に結合された第２のコンデンサ１６４５を備える。以下でさらに論じられるように、第１のコンデンサ１６３０は、第１の電圧バイアスＶｂｎを生成するために使用され、第２のコンデンサ１６４５は、第２の電圧バイアスＶｂｐを生成するために使用される。
【００７７】
[0098]動作において、更新回路７１２は、基準クロックのＮ周期（サイクル）ごとにパルスのペアを出力する。各パルスのペアは、ＱパルスおよびＺＱパルスを備え、ここにおいてＺＱパルスは、Ｑパルスに対してほぼ１クロック周期分だけ遅延される。各パルスのペアに関して、更新回路７１２は、ＰＦＤ１６２０の第１の入力１６２２にＺＱパルスを出力し、クロック遅延回路１６１５にＱパルスを出力する。クロック遅延回路１６１５は、第１および第２の電圧バイアスＶｂｎおよびＶｂｐによって制御された量だけＱパルスを遅延させ、それらは、チャージポンプ１６２５およびＶｂｐ生成器１６４０それぞれの出力からクロック遅延回路１６１５にフィードバックされる。第１の電圧バイアスＶｂｎは、第１のフィードバックループ１６５５によってクロック遅延回路１６１５にフィードバックされ、第２の電圧バイアスＶｂｐは、第２のフィードバックループ１６６０によってクロック遅延回路１６１５にフィードバックされる。クロック遅延回路１６１５は、ＰＦＤ１６２０の第２の入力１６２４に結果として生じる遅延されたＱパルスを出力する。
【００７８】
[0099]ＰＦＤ１６２０は、ＺＱパルスと遅延されたＱパルスとの間の位相誤差を検出する。例えば、ＰＦＤ１６２０は、ＺＱパルスおよび遅延されたＱパルスの立上りエッジ間の位相差、またはＺＱパルスおよび遅延されたＱパルスの立下りエッジ間の位相差を検出することによって、位相誤差を検出することができる。ＰＦＤ１６２０は、その検出された位相誤差に基づいてチャージポンプ１６２５にＵＰ信号および／またはＤＯＷＮ信号を出力する。ＵＰ信号は、チャージポンプ１６２５に第１のコンデンサ１６３０を充電させ（それ故に、第１の電圧バイアスＶｂｎを増大させ）、ＤＯＷＮ信号は、チャージポンプ１６２５に第１のコンデンサ１６３０を放電させる（それ故に、第１の電圧バイアスＶｂｎを減少させる）。ＰＦＤ１６２０は、検出された位相誤差を減少させる方向にＵＰ信号および／またはＤＯＷＮ信号（それ故に、第１の電圧バイアスＶｂｎ）を調整する。
【００７９】
[0100]第１の電圧バイアスＶｂｎは、第１の電圧バイアスＶｂｎに基づいて第２の電圧バイアスＶｂｐを生成するＶｂｐ生成器１６４０に入力される。一実施形態では、Ｖｂｐ生成器１６４０は単に、Ｖｄｄ−ＶｂｐがＶｂｎにほぼ等しくなるように第２の電圧バイアスＶｂｐを調整することができる。別の実施形態では、Ｖｂｐ生成器１６４０は、スレーブ遅延回路のＮＡＮＤゲートの立上り時間および立下り時間がほぼ等しくなるように、第２の電圧バイアスＶｂｐを調整することができる。例えば、Ｖｂｐ生成器１６４０は、相補信号によって駆動される２つのＮＡＮＤゲートを備えることができ、ＮＡＮＤゲートのうちの１つに、他のＮＡＮＤゲートが立ち下がる間立ち上がらせる。両方のＮＡＮＤゲートが、第１および第２の電圧バイアスＶｂｎおよびＶｂｐによってバイアスをかけられ得、スレーブ遅延回路中のＮＡＮＤゲートのレプリカでありうる。この例では、Ｖｂｐ生成器１６４０は、ＮＡＮＤゲートの立上りおよび立下りエッジが交わるポイント（例えば、電圧）を検出し、交わるポイントがほばＮＡＮＤゲートの電圧振幅の中間（例えば、ほぼＶｄｄの半分）にあるように、第２の電圧バイアスＶｂｐを調整することができる。
【００８０】
[0101]位相誤差は、クロック遅延回路１６１５の遅延が基準クロックの１周期にほぼ等しいときにゼロに近づく。したがって、マスタ遅延回路１６１０は、クロック遅延回路１６１５の遅延が１クロック周期にほぼ等しくなるように第１および第２の電圧バイアスＶｂｎおよびＶｂｐを調整する。一実施形態では、クロック遅延回路１６１５は、スレーブ遅延回路のステップ遅延のある倍数Ｍにほぼ等しい遅延を有する。例えば、簡略化された実装では、クロック遅延回路１６１５は、直列で結合された２＊Ｍ個のＮＡＮＤゲートを備えることができ、ここでステップ遅延は、２つのＮＡＮＤゲートの遅延である。したがってこの実施形態では、マスタ遅延回路１６１０は、ほぼＴ／Ｍのステップ遅延を維持するためにＮクロック周期（サイクル）ごとに第１および第２の電圧バイアスＶｂｎおよびＶｂｐを更新し、ここでＴは、１クロック周期（サイクル）である。
【００８１】
[0102]第１のコンデンサ１６３０は、更新の間、第１の電圧バイアスＶｂｎを保持し、第２のコンデンサ１６４５は、更新の間の第２の電圧バイアスＶｂｐを保持する。第１および第２の電圧バイアスＶｂｎおよびＶｂｐは、更新の間にドリフトする。上で論じられたように、更新の間の時間を増大させること（すなわち、Ｎを増大させること）は、更新の間のより多くのドリフト（それ故に、より低い性能）の犠牲を払って電力消費を低減する。この点で、更新コントローラ７５０は、依然として特定のデータレートのためのタイミング要件を満たしながら電力消費を低減するために、更新のレートを調整する（すなわち、Ｎを調整する）ことができる。
【００８２】
[0103]初期プル回路１６５０は、誤ロックを防止するために第１および第２の電圧バイアスＶｂｎおよびＶｂｐに関する初期値を設定するように構成される。これを行うために、初期プル回路１６５０は初めに、リセット信号（「i_rst」と表示されている）がアサートされた（例えば、i_rstがロジック１である）とき、第１の電圧バイアスＶｂｎを電源Ｖｄｄにプルアップし、第２の電圧バイアスＶｂｐを接地にプルダウンする。これは初めに、１クロック周期よりも短い遅延にクロック遅延回路１６１５を設定し、それは、マスタ遅延回路１６１０が１クロック周期にクロック遅延回路１６１５の遅延をロックすることを確実にするのを助ける。
【００８３】
[0104]第１および第２の電圧バイアスＶｂｎおよびＶｂｐが初めに設定され、リセットがオフにされた（例えば、i_rstがロジック０である）後、マスタ遅延回路１６１０は、ロック期間中、１クロック周期（サイクル）ごとに第１および第２の電圧バイアスＶｂｎおよびＶｂｐを更新することができる。上で論じられたように、一度マスタ遅延回路１６１０がロックされると、更新の間の空間は、電力を節約するために増大されうる（すなわち、Ｎが増大されうる）。
【００８４】
[0105]図１７は、本開示の一実施形態にしたがった、クロック遅延回路１６１５の実例的な実装を図示する。クロック遅延回路１６１５は、第１の遅延段１７１０および第２の遅延段１７５０を備える。クロック遅延回路１６１５を通じた全遅延は、ほぼ第１および第２の遅延段１７１０および１７５０を通じた遅延の合計である。
【００８５】
[0106]第１の遅延段１７１０は、発振器１７２０およびカウント回路１７３０を備える。発振器１７２０は、遅延回路１７２５および発振イネーブル／ディセーブル回路１７４０を備える。
【００８６】
[0107]遅延回路１７２５は、図１３におけるスレーブ遅延回路１３１５の構造に類似した構造で結合されたＮＡＮＤゲートを備えることができる。図１７で図示されている例では、遅延回路１７２５中のＮＡＮＤゲートの一部分が遅延回路１７２５を通る遅延経路１７１２を形成するためにイネーブルされる。一例では、経路１７１２の遅延は、１６＊ｔｄに等しく、ここにおいてｔｄは、１つのステップ遅延（例えば、２つのＮＡＮＤゲートの遅延）である。ステップ遅延ｔｄは、第１および第２の電圧バイアスＶｂｎおよびＶｂｐ（図１７では図示せず）によって制御される。
【００８７】
[0108]以下でさらに論じられるように、発振イネーブル／ディセーブル回路１７４０は、カウント回路１７３０からの制御信号に基づいて、発振器１７２０がイネーブルされるかディセーブルされるかを制御する。図１７の例では、発振イネーブル／ディセーブル回路１７４０は、遅延回路１７２５の出力１７３５に結合された第１の入力、制御信号を受信するためのカウント回路１７３０に結合された第２の入力１７４５（制御入力としても称される）、および遅延回路１７２５の入力に結合された出力を有するＮＡＮＤゲート１７４０を備える。ＮＡＮＤゲート１７４０は、第１および第２の電圧バイアスＶｂｎおよびＶｂｐ（図１７では図示せず）によってバイアスをかけられうる。
【００８８】
[0109]この例では、制御信号がロジック１であるとき、ＮＡＮＤゲート１７４０は、遅延回路１７２５の出力と入力との間のインバータとしての役割を果たし、遅延回路１７２５に発振させる。したがって発振器１７２０は、制御信号がロジック１であるときにイネーブルされる。制御信号がロジック０であるとき、ＮＡＮＤゲート１７４０の出力状態は、遅延回路１７２５の出力におけるロジック状態に関わらずロジック１で一定に保持される。このことは、遅延回路１７２５の入力からの遅延回路１７２５の出力を効果的にブロックする。結果として、遅延回路１７２５は発振することを防止される。したがって発振器１７２０は、制御信号がロジック０であるときにディセーブルされる。
【００８９】
[0110]発振器１７２０がイネーブルされたとき、遅延回路１７２５およびＮＡＮＤゲート１７４０は、ループを通じた１往復（one trip）が遅延回路１７２５を通る経路１７１２の遅延とＮＡＮＤゲート１７４０の遅延の合計に等しい閉ループを形成する。経路１７１２の遅延が１６＊ｔｄと等しい例では、ループを通じた１往復は、１６．５＊ｔｄ（すなわち、経路１７１２を通じた１６＊ｔｄ遅延およびＮＡＮＤゲート１７４０を通じた０．５＊ｔｄ遅延）にほぼ等しい。
【００９０】
[0111]第１の遅延段１７１０の実例的な動作は、次に本開示の複数の態様にしたがって説明されることになる。この例では、第１の遅延段１７１０が更新回路７１２からロウＱパルスを受信する（この例は図１０で図示されている）ことが想定されうる。更新回路７１２からＱパルスの立上りエッジを受信する前に、発振器１７２０はディスエーブルされる（すなわち、カウント回路１７３０は、ＮＡＮＤゲート１７４０の制御入力１７４５にロジック０を出力する）。加えて、カウント回路１７３０は、第２の遅延段１７５０にロジック１を出力する。
【００９１】
[0112]Ｑパルスの立上りエッジ上で、カウント回路１７３０はトリガされる。このことは、カウント回路１７３０に、発振器１７２０をイネーブルするためにＮＡＮＤゲート１７４０の制御入力１７４５にロジック１を出力させる。このことはまた、カウント回路１７３０に、発振器１７２０の発振の数をカウントすることを開始させ、高から低に、第２の遅延段１７５０への出力を遷移させる。
【００９２】
[0113]発振器１７２０が発振すると、遅延回路１７２５の出力１７３５におけるロジック状態は変化する。出力ロジック状態の変化の間の時間は、遅延回路１７２５中の経路１７１２およびＮＡＮＤゲート１７４０を通じた１往復の遅延にほぼ等しい。カウント回路１７３０は、遅延回路１７２５の出力１７３５で、各立下りエッジ上のカウント値をインクリメントすることができる。代わりとして、カウント回路１７３０は、遅延回路１７２５の出力１７３５で、各立上りエッジ上のカウント値をインクリメントすることができる。どちらのケースでも、カウント回路１７３０は、信号が遅延回路１７２５中の経路１７１２およびＮＡＮＤゲート１７４０を通じた２往復を行うたびに、カウント値をインクリメントする。遅延回路１７２５中の経路１７１２およびＮＡＮＤゲート１７４０を通じた遅延が１６．５＊ｔｄに等しい例では、カウント回路１７３０は、２＊１６．５＊ｔｄの遅延後、カウント値をインクリメントする。
【００９３】
[0114]カウント値が所定のターミナルカウント値（例えば、１３カウント）に達したとき、カウント回路１７３０は、発振器１７２０をディセーブルするためにＮＡＮＤゲート１７４０の制御入力１７４５にロジック０を出力する。カウント回路１７３０はまた、第２の遅延段１７５０に立上りエッジを出力する。したがって、第１の遅延段１７１０は、カウント値がターミナルカウント値に達したことに応答して、第２の遅延段１７５０に立上りエッジを出力する。ターミナルカウント値が１３であり、ＮＡＮＤゲート１７４０および遅延回路１７２５を通じた遅延が１６．５＊ｔｄである例では、第１の遅延段１７１０に入力されたＱパルスの立上りエッジと第２の遅延段１７５０に出力された立上りエッジとの間の遅延は、１３＊２＊１６．５＊ｔｄにほぼ等しい。ターミナルカウントに達した後、発振器１７２０は、カウント回路１７３０が次のＱパルスの立上りエッジによって再トリガされるまでディスエーブルされたままに留まりうる。加えて、カウント回路１７３０は、再トリガされるまで、第２の遅延段１７５０にロジック１を出力することができる。
【００９４】
[0115]一実施形態では、第２の遅延段１７５０は、第１の遅延段１７１０と実質的に同じ構造を有する。この実施形態では、第２の遅延段１７５０は、発振器１７７０およびカウント回路１７８０を備える。発振器１７７０は、発振イネーブル／ディセーブル回路１７９０および遅延回路１７７５を備える。図１７における例では、発振イネーブル／ディセーブル回路１７９０は、ＮＡＮＤゲート１７９０を備える。第２の遅延段１７５０中の遅延回路１７７５、カウント回路１７８０、およびＮＡＮＤゲート１７９０は、第１の遅延段１７１０中の遅延回路１７２５、カウント回路１７３０、およびＮＡＮＤゲート１７４０と実質的に類似した方法で機能しうる。
【００９５】
[0116]第１の遅延段１７１０から立上りエッジを受信する前に、第２の遅延段１７５０中の発振器１７７０はディスエーブルされる（すなわち、カウント回路１７８０は、ＮＡＮＤゲート１７９０の制御入力１７９５にロジック０を出力する）。また、カウント回路１７８０は、ＰＦＤ１６２０にロジック１を出力する。
【００９６】
[0117]第１の遅延段１７１０からの立上りエッジ上で、カウント回路１７８０はトリガされる。このことは、カウント回路１７８０に、発振器１７７０をイネーブルするためにＮＡＮＤゲート１７９０の制御入力１７９５にロジック１を出力させる。このことはまた、カウント回路１７８０に、発振器１７７０の発振の数をカウントすることを開始させ、高から低に、ＰＦＤ１６２０への出力を遷移させる。
【００９７】
[0118]カウント回路１７８０におけるカウント値が所定のターミナルカウント値（例えば、１３カウント）に達したとき、カウント回路１７８０は、発振器１７７０をディセーブルするためにＮＡＮＤゲート１７９０にロジック０を出力する。カウント回路１７８０はまた、ＰＦＤ１６２０に立上りエッジを出力する。ターミナルカウント値が１３であり、ＮＡＮＤゲート１７９０および遅延回路１７７５を通じた遅延が１６．５＊ｔｄである例では、第２の遅延段１７５０に入力された立上りエッジとＰＦＤ１６２０に出力された立上りエッジとの間の遅延は、１３＊２＊１６．５＊ｔｄにほぼ等しい。ターミナルカウントに達した後、発振器１７７０は、カウント回路１７８０が第１の遅延段１７１０からの次の立上りエッジによって再トリガされるまでディスエーブルされたままに留まりうる。加えて、カウント１７８０は、再トリガされるまで、ＰＦＤ１６２０にロジック１を出力することができる。
【００９８】
[0119]図１８は、Ｑパルス、第１の遅延段１７１０の出力、および第２の遅延段１７５０の出力の例を例示しているタイミング図である。この例では、Ｎが１よりも大きいことが想定される。Ｑパルスの立上りエッジ１８１０は、第１の遅延段１７１０中のカウント回路１７３０をトリガし、第１の遅延段１７１０の出力を高から低に遷移させる。カウント回路１７３０のカウント値がターミナルカウントに達するとき、第１の遅延段１７１０は、第２の遅延段１７５０に立上りエッジ１８２０を出力する。第１の遅延段１７１０からの立上りエッジ１８２０は、第２の遅延段中のカウント回路１７８０をトリガし、第２の遅延段１７５０の出力を高から低に遷移させる。カウント回路１７８０のカウント値がターミナルカウントに達するとき、第２の遅延段１７５０は、ＰＦＤ１６２０に立上りエッジ１８３０を出力する。図１８で図示されているように、ＰＦＤ１６２０に出力された立上りエッジ１８３０は、第１および第２の遅延段１７１０および１７５０を通じた遅延の合計分だけＱパルスの立上りエッジから遅延される。
【００９９】
[0120]上で論じられたように、マスタ遅延回路１６１０は、クロック遅延回路１６１５を通じた遅延が１クロック周期にほぼ等しくなるまで第１および第２の電圧バイアスＶｂｎおよびＶｂｐを調整する。したがって、マスタ遅延回路１６１０は、Ｔ／Ｍのステップ遅延を獲得するために、第１および第２の電圧バイアスＶｂｎおよびＶｂｐを調整し、ここでＴは１クロック周期であり、Ｍは第１および第２の遅延段１７１０および１７５０における総数である。クロック遅延回路１６１５の各段１７１０および１７５０を通じた遅延が１３＊２＊１６．５＊ｔｄに等しい例では、クロック遅延回路１６１５を通じた全遅延が２＊１３＊２＊１６．５＊ｔｄである。この例では、マスタ遅延回路１６１０は、Ｔ／（２＊１３＊２＊１６．５）にほぼ等しいステップ遅延ｔｄを獲得するために、第１および第２のバイアスＶｂｎおよびＶｂｐを調整し、ここでＴは１クロック周期である。
【０１００】
[0121]図１７における実例的なクロック遅延回路１６１５は、以下の利点のうちの１つまたは複数を提供する。まず、クロック遅延回路１６１５は、単に長い遅延チェーンを使用することと比較されるとずっと小さい数のＮＡＮＤゲートを使用して小ステップ遅延を獲得することができ、それによりクロック遅延回路１６１５のサイズを縮小する。これは、クロック遅延回路１６１５が発振器を形成するために比較的小さい遅延チェーン（例えば、経路１７１２におけるＮＡＮＤゲート）を使用し、クロック遅延回路１６１５の遅延を作り出すために発振器の発振の数をカウントするからである。
【０１０１】
[0122]別の利点は、電圧バイアス更新のレートが低減される（すなわち、Ｎが増大される）ときにクロック遅延回路１６１５の電力消費が実質的に低減されることである。これは、発振器１７２０および１７７０が更新の間、ディセーブルされるからである。結果として、更新の間の空間が増大される（すなわち、Ｎが増大される）とき、発振器１７２０および１７７０からの動的電力消費が低減される。例えば、Ｎが１よりも大きいとき、発振器１７２０および１７７０によって消費される電力は、電圧バイアスＶｂｎおよびＶｂｐが１クロック周期ごとに更新されるケースの発振器１７２０および１７７０によって消費される電力のほぼ１／Ｎに低減される。
【０１０２】
[0123]別の利点は、２つの遅延段１７１０および１７５０を使用することが、各段に、Ｑパルス間でリセットするためのより多くの時間を提供することである。例えば、第１の遅延段１７１０が現在のＱパルスに関するターミナルカウントに達し、Ｎが１に等しいとき、第１の遅延段１７１０は、次のＱパルスに関してリセットするために、第２の遅延段１７５０にほぼ等しい量の時間を有する。
【０１０３】
[0124]遅延回路１７２５および１７７５がＮＡＮＤゲートに限定されないことは理解されるべきである。例えば、各遅延回路１７２５および１７７５は、ＮＡＮＤゲート以外の遅延素子のチェーンを備えることができ、ここにおいて遅延素子は、スレーブ遅延回路中の遅延素子のレプリカでありうる。この例では、遅延チェーンの入力および出力が、発振器を形成するように選択的に結合され得、それぞれのカウント回路１７３０および１７８０は、遅延を作り出すために発振器の発振の数をカウントすることができる。
【０１０４】
[0125]クロック遅延回路１６１５が２つの遅延段に限定されないこともまた理解されるべきである。例えば、クロック遅延回路１６１５は、第１の遅延段１７１０の出力がＰＦＤ１６２０に遅延されたＱパルスを提供する１つの遅延段１７１０を備えることができる。１つの遅延段１７１０は、例えば、遅延段１７１０が第２の遅延段を求める必要性なく、次のＱパルスに関してリセットするために十分な時間を有するとき（例えば、Ｎが２以上に等しいとき）、使用されうる。
【０１０５】
[0126]図１９は、本開示の実施形態にしたがった、第１の遅延段１７１０中のカウント回路１７３０の実例的な実装を図示する。第２の遅延段１７５０中のカウント回路１７８０もまた、図１９で図示されている回路を使用して実装されうる。
【０１０６】
[0127]この実施形態では、カウント回路１７３０は、リセットロジック１９１５、カウンタ１９１０、ＮＡＮＤゲート１９２０、ＮＯＲゲート１９３０、インバータ１９２５、およびＯＲゲート１９３５を備える。以下の説明では、カウント回路１７３０中のＮＡＮＤゲート１９２０は、第２のＮＡＮＤゲート１９２０と称されることになり、発振器１７２０をイネーブル／ディセーブルするために使用されるＮＡＮＤゲート１７４０は、第１のＮＡＮＤゲート１７４０と称されることになる。
【０１０７】
[0128]第２のＮＡＮＤゲート１９２０は、遅延回路１７２５の出力（「o_osc」と表示されている）に結合された第１の入力、およびリセットロジック１９１５の出力（「rst_cnt」と表示されている）に結合された第２の入力を有する。カウンタ１９１０は、第２のＮＡＮＤゲート１９２０の出力に結合された入力（「i_cnt」と表示されている）、および第１のＮＡＮＤゲート１７４０の制御入力１７４５に結合された出力（「o_cnt」と表示されている）を有する。したがって、この実施形態では、カウンタ１９１０の出力（o_cnt）のロジック状態は、発振器１７２０がイネーブルされるかディセーブルされるかを制御する。ＯＲゲート１９３５は、初期リセット信号（「i_rst」と表示されている）を受信するための第１の入力、およびインバータ１９２５を通じた遅延回路１７２５の出力（o_osc）に結合された第２の入力を有する。ＯＲゲート１９３５の出力は、リセットロジック１９１５のリセット入力（「rst」と表示されている）に結合されている。ＮＯＲゲート１９３０は、カウンタ１９１０の入力（「i_cnt」）に結合された第１の入力、およびカウンタ１９１０の出力（「o_cnt」）に結合された第２の入力を有する。
【０１０８】
[0129]カウント回路１７３０の実例的な動作は、次に、本開示の複数の実施形態にしたがって説明されることになる。この例では、第１の遅延段１７１０が更新回路７１２からロウＱパルスを受信する（この例は図１０で図示されている）ことが想定されうる。更新回路７１２からＱパルスの立上りエッジを受信する前に、発振器１７２０はディスエーブルされ（すなわち、カウンタ１９１０は、第１のＮＡＮＤゲート１７４０の制御入力１７４５にロジック０を出力し（o_cnt））、遅延回路１７２５は、第２のＮＡＮＤゲート１９２０にロジック１を出力する（o_osc）。リセットロジック１９１５は、第２のＮＡＮＤゲート１９２０にロジック１を出力する（rst_cnt）。したがって、第２のＮＡＮＤゲート１９２０は、遅延回路１７２５およびリセットロジック１９１５の両方からロジック１を受信し、第２のＮＡＮＤゲート１９２０に、ロジック０をカウンタ１９１０の入力（i_cnt）に出力させる。カウンタ１９１０の入力（i_cnt）および出力（o_cnt）の両方がロジック０であるので、ＮＯＲゲート１９３０はロジック１を出力する。
【０１０９】
[0130]Ｑパルスの立上りエッジ上で、リセットロジック１９１５の出力（rst_cnt）は、高から低に遷移する。このことは、第２のＮＡＮＤゲート１９２０に、ロジック１をカウンタ１９１０の入力（i_cnt）に出力させ、それは、カウントすることを開始するようにカウンタ１９１０をトリガする。それに応じて、カウンタ１９１０は、第１のＮＡＮＤゲート１７４０の制御入力１７４５にロジック１を出力し（o_cnt）、発振器１７２０をイネーブルする。したがって、カウンタ１９１０は、リセットロジック１９１５の出力（rst_cnt）が低くなることに応答して、発振器１７２０をイネーブルする。さらに、（ＮＯＲゲート１９３０にもフィードバックされる）カウンタ１９１０の出力（o_cnt）におけるロジック１は、ＮＯＲゲート１９３０の出力を高から低に遷移させる。
【０１１０】
[0131]遅延回路１７２５の出力（o_osc）がまず、発信モードでロジック０に変化したとき、ロジック１が、インバータ１９２５およびＯＲゲート１９３５を通じてリセットロジック１９１５のリセット入力（ｒｓｔ）に入力される。このことは、リセットロジック１９１５にリセットさせ、ロジック１を第２のＮＡＮＤゲート１９２０に出力させる。リセットロジック１９１５からのロジック１は、第２のＮＡＮＤゲート１９２０に、遅延回路１７２５の出力（o_osc）の逆をカウンタ１９１０の入力（i_cnt）にパスさせる。
【０１１１】
[0132]発振器１７２０が発振すると、遅延回路１７２５の出力（o_osc）におけるロジック状態は変化する。出力ロジック状態の変化間の時間は、遅延回路１７２５中の経路１７１２および第１のＮＡＮＤゲート１７４０を通じた１往復の遅延にほぼ等しい。
【０１１２】
[0133]発振中、カウンタ１９１０は、カウンタ入力（i_cnt）が低から高に立ち上がるたびに（すなわち、ＮＡＮＤゲート１９２０の出力における各立上りエッジ）、カウンタ値をインクリメントする。このことは、信号が遅延回路１７２５中の経路１７１２および第１のＮＡＮＤゲート１７４０を通じた２往復を行うたびに生じる。したがって、この態様では、カウンタ１９１０は、遅延回路１７２５中の経路１７１２および第１のＮＡＮＤゲート１７４０を通じた２往復の遅延の後、カウント値をインクリメントする。遅延回路１７２５中の経路１７１２および第１のＮＡＮＤゲート１７４０を通じた遅延が１６．５＊ｔｄに等しい例では、カウンタ１９１０は、２＊１６．５＊ｔｄの遅延後、カウント値をインクリメントする。
【０１１３】
[0134]カウント値がターミナルカウント値（例えば、１３カウント）に達したとき、カウンタ１９１０は、第１のＮＡＮＤゲート１７４０の制御入力１７４５およびＮＯＲゲート１９３０の両方にロジック０を出力する（o_cnt）。第１のＮＡＮＤゲート１７４０の制御入力１７４５におけるロジック０は、第１のＮＡＮＤゲート１７４０の出力をロジック１で一定に保持されるようにさせ、発振器１７２０をディセーブルする。第１のＮＡＮＤゲート１７４０の出力におけるロジック１は、遅延回路１７２５を通って伝播し、遅延回路１７２５に第２のＮＡＮＤゲート１９２０にロジック１を出力させる（o_osc）。このことは、今度は、第２のＮＡＮＤゲート１９２０に、ロジック０をカウンタ１９１０の入力（i_cnt）およびＮＯＲゲート１９３０の両方に出力させる。結果として、ＮＯＲゲート１９３０の入力の両方がロジック０であり、ＮＯＲゲート１９３０の出力を低から高に遷移させ、それ故に、立上りエッジをＮＯＲゲート１９３０に第２の遅延段１７５０に出力させる。したがって、第１の遅延段１７１０は、カウンタ１９１０がターミナルカウント値に達した後、第２の遅延段１７５０に立上りエッジを出力する。ターミナルカウント値が１３であり、第１のＮＡＮＤゲート１７４０および遅延回路１７２５を通じた遅延が１６．５＊ｔｄである例では、Ｑパルスの立上りエッジと第２の遅延段１７５０に出力された立上りエッジとの間の遅延は、ほぼ１３＊２＊１６．５＊ｔｄに等しい。
【０１１４】
[0135]上で論じられたようにカウンタ入力（i_cnt）で各立上りエッジ上でカウント値をインクリメントする代わりに、カウンタ１９１０が各立上りエッジ上でカウンタ値をデクリメントすることができることは理解されるべきである。このケースでは、カウンタ１９１０は、所定のカウンタ値からカウントすることをスタートし、各立上りエッジ上でカウント値をデクリメントをし、カウント値が０のターミナルカウント値に達するときに第２のクロック遅延回路１７１０をトリガすることができる。
【０１１５】
[0136]図２０は、本開示の一実施形態にしたがった、リセットロジック１９１５の実例的な実装を図示する。リセットロジック１９１５は、第１のＡＮＤゲート２０１０、第１のＮＯＲゲート２０２０、インバータ２０３０、第２のＡＮＤゲート２０４０、第２のＮＯＲゲート２０５０、および第３のＮＯＲゲート２０６０を備える。リセットロジック１９１５のクロック入力（「clk」と表示されている）は、第１のＡＮＤゲート２１０の第１の入力および第２のＡＮＤゲート２０４０の第１の入力に結合されている。第１のＡＮＤゲート２０１０の出力は、第１のＮＯＲゲート２０２０の第１の入力に結合され、リセット入力は、第１のＮＯＲゲート２０２０の第２の入力に結合されている。第１のＮＯＲゲート２０２０の出力は、インバータ２０３０を通じて第１のＡＮＤゲート２０１０の第２の入力にフィードバックされる。第１のＮＯＲゲート２０２０の出力はまた、第２のＡＮＤゲート２０４０の第２の入力に結合されている。第２のＮＯＲゲート２０４０の出力は、第２のＮＯＲゲート２０５０の第１の入力に結合されている。第２のＮＯＲゲート２０５０の出力は、第３のＮＯＲゲート２０６０の第１の入力に結合され、リセット入力は、第３のＮＯＲゲート２０６０の第２の入力に結合されている。第３のＮＯＲゲート２０６０の出力は、第２のＮＯＲゲート２０５０の第２の入力に結合されている。第２のＮＯＲゲート２０５０の出力は、リセットロジック１９１５の出力（「yn」と表示されている）に結合されている。
【０１１６】
[0137]リセットロジック１９１５は、リセット入力（rst）にロジック１を入力することによってリセットされうる。一度リセットされると、リセットロジック１９１５は、立上りエッジがクロック入力（clk）で受信されるまでロジック１を出力する（yn）ことができる。リセットロジック１９１５が第１の遅延段１７１０で使用されるとき、クロック入力（clk）は、更新回路７１２のＱ出力に結合され得、リセットロジック１９１５が第２の遅延段１７５０で使用されるとき、クロック入力（clk）は、第１の遅延段１７１０の出力に結合されうる。
【０１１７】
[0138]立上りエッジがクロック入力（clk）で受信されたとき、リセットロジック１９１５の出力は低くなる（すなわち、リセットロジック１９１５はロジック０を出力する）。上で論じられたように、このことは、カウントすることをスタートするようにカウント回路１７３０中のカウンタ１９１０をトリガすることができる。リセットロジック１９１５は、遅延回路１７２５の出力（o_osc）が低くなるときにリセットされうる。これは、遅延回路１７２５の出力（o_osc）が、インバータ９２５を通じてリセットロジック１９１５のリセット入力（rst）にフィードバックされるからである。リセットロジック１９１５が第１の遅延段１７１０で使用されるとき、このことは、次のＱパルスの立上りエッジに関してリセットロジック１９１５をリセットする。
【０１１８】
[0139]図２１は、本開示の一実施形態にしたがった、更新回路２１１０の実例的な実装を図示する。更新回路２１１０は、図７および１６で図示されている更新回路７１２を実装するために使用されうる。更新回路２１１０は、入力基準クロックのＮ周期（サイクル）ごとにパルスのペアを出力するように構成される。各パルスのペアは、ロウＱパルスおよびロウＺＱパルスを備え（この例は図１０で図示されている）、ここにおいてＺＱパルスは、Ｑパルスに対してほぼ１クロック周期分だけ遅延される。
【０１１９】
[0140]更新コントローラ２１１０は、プログラム可能なカウンタ２１１５、第１のインバータ２１２０、第１のＤフリップフロップ２１３０、第２のＤフリップフロップ２１５０、第２のインバータ２１３５、第１のＯＲゲート２１４０、第３のインバータ２１５５、および第２のＯＲゲート２１６０を備える。図２１で図示されているように、カウンタ２１１５、第１のフリップフロップ２１３０、および第２のフリップフロップ２１５０は、初期リセット信号（i_rst）によってリセットされうる。
【０１２０】
[0141]カウンタ２１１５は、更新コントローラ７５０および基準クロックから制御信号Ｎを受信する。カウンタ２１１５は、１よりも大きいＮでは、基準クロックのＮ番目の周期毎の期間にロジック０をその出力（「ｔｃｎ」）に出力し、Ｎ番目の周期（サイクル）毎の間でロジック１をその出力（ｔｃｎ）に出力するように構成される。
【０１２１】
[0142]第１のフリップフロップ２１３０は、基準クロックに結合されたクロック入力（「clk」と表示されている）、第１のインバータ２１２０を通じたカウンタ２１１５の出力（tcn）に結合されたｄ入力、およびｑ出力を有する。第２のフリップフロップ２１５０は、基準クロックに結合されたクロック入力（「clk」と表示されている）、第１のフリップフロップ２１３０のｑ出力に結合されたｄ入力、およびｑ出力を有する。フリップフロップ２１３０および２１５０の両方がポジティブエッジトリガ（positive-edge trigered）フリップフロップであり得、ここにおいて各フリップフロップは、基準クロックの立上りエッジ上で、それぞれのｄ入力においてロジック値をラッチし、ほぼ１クロック周期の間にそのラッチされたロジック値をそれぞれのｑ出力で出力する。
【０１２２】
[0143]第１のＯＲゲート２１４０は、第２のインバータ２１３５を通じて第１のフリップフロップ２１３０のｑ出力に結合された第１の入力、および基準クロックに結合された第２の入力を有する。第１のＯＲゲート２１４０の出力は、更新回路２１１０のＱ出力を形成する。第２のＯＲゲート２１６０は、第３のインバータ２１５５を通じて第２のフリップフロップ２１５０のｑ出力に結合された第１の入力、および基準クロックに結合された第２の入力を有する。第２のＯＲゲート２１６０の出力は、更新回路２１１０のＺＱ出力を形成する。
【０１２３】
[0144]更新回路２１１０の動作は、次に本開示の複数の実施形態にしたがって説明されることになる。
【０１２４】
[0145]上で論じられたように、カウンタ２１１５は、基準クロックのＮ番目の周期毎の期間にロジック０を出力する。カウンタ２１１５が１クロック周期（サイクル）の間にロジック０を出力するたびに、第１のＯＲゲート２１４０および第２のＯＲゲート２１６０は、ロウＱパルスおよびロウＺＱパルスをそれぞれ出力し、ここにおいてＺＱパルスは、ほぼ１クロック周期分だけＱパルスに対して遅延される。より具体的には、第１のインバータ２１２０は、カウンタ２１１５の出力（tcn）でロジック０を変換し、第１のフリップフロップ２１３０のｄ入力にロジック１を出力する。第１のフリップフロップ２１３０は、基準クロックの立上りエッジ上でロジック１をラッチし、１クロック周期の間にそのラッチされたロジック１をそのｑ出力で出力する。第２のインバータ２１３５は、第１のフリップフロップ２１３０のｑ出力でロジック１を変換し、第１のＯＲゲート２１４０の第１の入力にロジック０を出力する。このことは、第１のＯＲゲート２１４０に、ロウＱパルスを生成するため、１クロック周期の間に、基準クロックをＱ出力にパスさせる。
【０１２５】
[0146]第２のフリップフロップ２１５０は、１クロック周期の遅延の後、第１のフロップ２１３０のｑ出力でロジック１をラッチし、１クロック周期の間にそのラッチされたロジック１を出力する。第３のインバータ２１５５は、第２のフリップフロップ２１５０のｑ出力でロジック１を変換し、第２のＯＲゲート２１６０の第１の入力にロジック０を出力する。このことは、第２のＯＲゲート２１６０に、ロウＺＱパルスを生成するため、１クロック周期の間に、基準クロックをＺＱ出力にパスさせる。第２のフリップフロップ２１５０のｑ出力が、第１のフリップフロップ２１３０のｑ出力に対して１クロック周期分だけ遅延されるので、ＺＱパルスは、１クロック周期分だけＱパルスに対して遅延される。
【０１２６】
[0147]図２２は、本開示の一実施形態にしたがった、信号を遅延させるための方法２２００を例示しているフロー図である。その方法は、クロック遅延回路１６１５によって実行されうる。
【０１２７】
[0148]ステップ２２１０において、第１の信号エッジが受信される。例えば、第１の信号エッジは、更新回路（例えば、更新回路７１２）からのＱパルスの立上りエッジでありうる。別の例では、第１の信号エッジは、第１の遅延段（例えば、第１の遅延段１７１０）からの立上りエッジでありうる。
【０１２８】
[0149]ステップ２２２０において、第１の信号エッジを受信したことに応答して、発振器の発振の数がカウントされる。発振は、発振器を通じた１往復、または発振器を通じた２往復としてカウントされうる。例えば、カウンタ（例えば、カウンタ１９１０）は、発振器（例えば、発振器１７２０）の出力（例えば、o_osc）の各立上りエッジおよび／または各立下りエッジ上でカウント値をインクリメントすることによって発振の数をカウントすることができる。
【０１２９】
[0150]ステップ２２３０において、発振の数が所定の数に達した場合、第２の信号エッジが出力される。例えば、発信の数をカウントするカウント値がターミナルカウント値に達した場合、第２の信号エッジは出力されうる。第２の信号エッジは、Ｑパルスの立上りエッジの遅延されたバージョンを表す立上りエッジでありうる。
【０１３０】
[0151]一実施形態では、その方法が、第１の信号エッジを受信したことに応答して、発振器をイネーブルすることと、発振の数が所定の数に達したことに応答して、発振器をディセーブルすることと、をさらに備えることができる。例えば、発振器は、遅延回路（例えば、遅延回路１７２５）を備えることができる。この例では、発振器をイネーブルすることは、（例えば、ＮＡＮＤゲート１７４０を使用して）遅延回路の入力に遅延回路の出力を結合することを備えることができ、発振器をディセーブルすることは、（例えば、ＮＡＮＤゲート１７４０を使用して）遅延回路の入力からの遅延回路の出力をブロックすることを備えることができる。
【０１３１】
[0152]更新コントローラ７５０が、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）または他のプログラム可能ロジックデバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、あるいは本明細書で説明されている機能を実行するために設計されたそれらのあらゆる組合せで実装されうることは理解されるべきである。汎用プロセッサは、マイクロプロセッサでありうるが、代わりとして、そのプロセッサは、あらゆる従来のプロセッサ、コントローラ、マイクロコントローラ、または状態マシン（state machine）でありうる。プロセッサは、機能を実行するためのコードを備えるソフトウェアを実行することによって本明細書で説明されている更新コントローラ７５０の機能を実行することができる。ソフトウェアは、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、光学ディスク、および／または磁気ディスクのようなコンピュータ可読記憶媒体上に記憶されうる。
【０１３２】
[0153]本開示の先の説明は、どの当業者も本開示を製造または使用できるように提供されている。本開示への様々な変更は当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、本開示の趣旨または範囲から逸脱することなく他のバリエーションに適用されうる。例えば、本開示の実施形態はＤＲＡＭの例を使用して上で論じられているけれども、本開示の実施形態がこの例に限定されず、他のタイプのメモリデバイスとともに使用されうることは理解されるべきである。したがって、本開示は、本明細書で説明されている例に限定されるようには意図されていないが、本明細書で開示されている原理および新規な特徴と一致する最も広い範囲を与えられることとする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成29年2月14日(2017.2.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
信号を遅延させるための方法であって、
入力で第１の立上りエッジを受信することと、
前記第１の立上りエッジを受信することに応答して、発振器をイネーブルすることと、
前記発振器の発振の数をカウントすることと、
前記発振の数が所定の数に達するなら、出力で第２の立上りエッジを出力することと、
前記発振の数が前記所定の数に達することに応答して、第３の立上りエッジが前記入力で受信されるまで、前記発振器をディセーブルすることと、
を備える、方法。
【請求項２】
前記発振器は遅延回路を備え、前記発振器をイネーブルすることは、前記遅延回路の入力に前記遅延回路の出力を結合することを備える、請求項１に記載の方法。
【請求項３】
前記遅延回路の前記入力に前記遅延回路の前記出力を結合することは、インバータを通じて前記遅延回路の前記出力に前記遅延回路の前記出力を結合することを備える、請求項２に記載の方法。
【請求項４】
前記遅延回路は、直列に結合された複数の遅延素子を備える、請求項２に記載の方法。
【請求項５】
前記発振器をディセーブルすることは、前記遅延回路の前記入力から前記遅延回路の前記出力をブロックすることを備える、請求項２に記載の方法。
【請求項６】
前記第１の立上りエッジを受信することに応答して、高ロジック状態から低ロジック状態に前記出力を遷移させることをさらに備える、請求項１に記載の方法。
【請求項７】
基準クロックを使用して前記第１の立上りエッジおよび前記第３の立上りエッジを生成することをさらに備え、前記第１の立上りエッジおよび前記第３の立上りエッジは、前記基準クロックの１周期分だけ、または前記基準クロックの複数の周期分だけ、間隔を空けられる、請求項１に記載の方法。
【請求項８】
信号を遅延させるための装置であって、
入力で第１の立上りエッジを受信するための手段と、
前記第１の立上りエッジを受信することに応答して、発振器をイネーブルするための手段と、
前記発振器の発振の数をカウントするための手段と、
前記発振の数が所定の数に達するなら、出力で第２の立上りエッジを出力するための手段と、
前記発振の数が前記所定の数に達することに応答して、第３の立上りエッジが前記入力で受信されるまで、前記発振器をディセーブルするための手段と、
を備える、装置。
【請求項９】
前記発振器は遅延回路を備え、前記発振器をイネーブルするための手段は、前記遅延回路の入力に前記遅延回路の出力を結合するための手段を備える、請求項８に記載の装置。
【請求項１０】
前記遅延回路の前記入力に前記遅延回路の前記出力を結合するための手段は、インバータを通じて前記遅延回路の前記出力に前記遅延回路の前記出力を結合するための手段を備える、請求項９に記載の装置。
【請求項１１】
前記遅延回路は、直列に結合された複数の遅延素子を備える、請求項９に記載の装置。
【請求項１２】
前記発振器をディセーブルするための手段は、前記遅延回路の前記入力から前記遅延回路の前記出力をブロックするための手段を備える、請求項９に記載の装置。
【請求項１３】
遅延デバイスであって、
発振器と、
入力および出力を有するカウント回路と、
を備え、前記カウント回路は、前記入力で第１の立上りエッジを受信することに応答して、前記発振器をイネーブルし、前記発振器の発振の数をカウントし、前記発振の数が所定の数に達するなら、前記出力で第２の立上りエッジを出力し、前記発振の数が前記所定の数に達することに応答して、第３の立上りエッジが前記入力で受信されるまで、前記発振器をディセーブルするように構成される、
遅延デバイス。
【請求項１４】
前記発振器は、
入力および出力を有する遅延回路と、
前記カウント回路からの制御信号に基づいて前記発振器を選択的にイネーブルおよびディセーブルするように構成された発振イネーブル／ディセーブル回路と、
を備え、前記発振イネーブル／ディセーブル回路は、前記遅延回路の前記入力に前記遅延回路の前記出力を結合することによって、前記発振器をイネーブルし、前記遅延回路の前記入力から前記遅延回路の前記出力をブロックすることによって前記発振器をディセーブルする、
請求項１３に記載の遅延デバイス。
【請求項１５】
前記遅延回路は、直列に結合された複数の遅延素子を備える、請求項１４に記載の遅延デバイス。
【請求項１６】
前記発振イネーブル／ディセーブル回路は、前記遅延回路の前記出力に結合された第１の入力、前記制御信号を受信するために前記カウント回路に結合された第２の入力、および前記遅延回路の前記入力に結合された出力を有するＮＡＮＤゲートを備える、請求項１５に記載の遅延デバイス。
【請求項１７】
前記複数の遅延素子は、複数のＮＡＮＤゲートを備える、請求項１６に記載の遅延回路。
【請求項１８】
遅延デバイスであって、
第１の遅延段と、前記第１の遅延段は、
第１の発振器、および
入力および出力を有する第１のカウント回路、ここにおいて前記第１のカウント回路は、前記第１のカウント回路の前記入力で第１の立上りエッジを受信することに応答して、前記第１のカウント回路の前記出力を高ロジック状態から低ロジック状態に遷移させ、前記第１のカウント回路の前記入力で前記第１の立上りエッジを受信することに応答して、前記第１の発振器の発振の数をカウントし、前記第１の発振器の前記発振の数が第１の所定の数に達するなら、前記第１のカウント回路の前記出力で第２の立上りエッジを出力するように構成される、
を備える、
第２の遅延段と、前記第２の遅延段は、
第２の発振器、および
前記第１のカウント回路の前記出力に結合された入力および出力を有する第２のカウント回路、ここにおいて前記第２のカウント回路は、前記第２のカウント回路の前記入力で、前記高ロジック状態から前記低ロジック状態への前記遷移を受信し、前記第２のカウント回路の前記入力で前記第２の立上りエッジを受信することに応答して、前記第２の発振器の発振の数をカウントし、前記第２の発振器の前記発振の数が第２の所定の数に達するなら、前記第２のカウント回路の前記出力で第３の立上りエッジを出力するように構成される、
を備える、
を備える、遅延デバイス。
【請求項１９】
前記第１のカウント回路は、前記第１の立上りエッジを受信することに応答して、前記第１の発振器をイネーブルし、前記第１の発振器の前記発振の数が前記第１の所定の数に達することに応答して、前記第１の発振器をディセーブルするように構成される、請求項１８に記載の遅延デバイス。
【請求項２０】
前記第２のカウント回路は、前記第２の立上りエッジを受信することに応答して、前記第２の発振器をイネーブルし、前記第２の発振器の前記発振の数が前記第２の所定の数に達することに応答して、前記第２の発振器をディセーブルするように構成される、請求項１９に記載の遅延デバイス。
【請求項２１】
前記第１の所定の数および前記第２の所定の数は同じである、請求項２０に記載の遅延デバイス。
【請求項２２】
前記第１の発振器は、
入力および出力を有する遅延回路と、
前記第１のカウント回路からの制御信号に基づいて前記第１の発振器を選択的にイネーブルおよびディセーブルするように構成された発振イネーブル／ディセーブル回路と、
を備え、前記発振イネーブル／ディセーブル回路は、前記遅延回路の前記入力に前記遅延回路の前記出力を結合することによって、前記第１の発振器をイネーブルし、前記遅延回路の前記入力から前記遅延回路の前記出力をブロックすることによって前記第１の発振器をディセーブルする、
請求項１９に記載の遅延デバイス。
【請求項２３】
前記第１の遅延段に前記第１の立上りエッジを出力するとともに第４の立上りエッジを出力するように構成されたタイミング回路と、ここにおいて前記第４の立上りエッジは、基準クロックのほぼ１周期分だけ前記第１の立上りエッジに対して遅延される、
前記タイミング回路から前記第４の立上りエッジを受信するための第１の入力、および前記第２の遅延段の前記出力から前記第３の立上りエッジを受信するための第２の入力を有する位相周波数検出器（ＰＦＤ）と、ここにおいて前記ＰＦＤは、前記第４および第３の立上りエッジの間の位相誤差を検出するように構成される、
前記検出された位相誤差に基づいて電圧バイアスを調整するように構成された電圧バイアスコントローラと、
をさらに備える、請求項１８に記載の遅延デバイス。
【請求項２４】
前記第１のカウント回路は、前記第１の発振器の前記発振の数が前記第１の所定の数に達することに応答して、第４の立上りエッジが前記第１のカウント回路の前記入力で受信されるまで、前記第１の発振器をディセーブルするように構成される、請求項１８に記載の遅延デバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正の内容】
【０１３２】
[0153]本開示の先の説明は、どの当業者も本開示を製造または使用できるように提供されている。本開示への様々な変更は当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、本開示の趣旨または範囲から逸脱することなく他のバリエーションに適用されうる。例えば、本開示の実施形態はＤＲＡＭの例を使用して上で論じられているけれども、本開示の実施形態がこの例に限定されず、他のタイプのメモリデバイスとともに使用されうることは理解されるべきである。したがって、本開示は、本明細書で説明されている例に限定されるようには意図されていないが、本明細書で開示されている原理および新規な特徴と一致する最も広い範囲を与えられることとする。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
信号を遅延させるための方法であって、
第１の信号エッジを受信することと、
前記第１の信号エッジを受信することに応答して、発振器の発振の数をカウントすることと、
前記発振の数が所定の数に達するなら、第２の信号エッジを出力することと、
を備える、方法。
［Ｃ２］
前記第１の信号エッジは第１の立上りエッジを備え、前記第２の信号エッジは第２の立上りエッジを備える、Ｃ１に記載の方法。
［Ｃ３］
前記第１の信号エッジを受信することに応答して、前記発振器をイネーブルすることと、前記発振の数が前記所定の数に達することに応答して、前記発振器をディセーブルすることと、をさらに備える、Ｃ１に記載の方法。
［Ｃ４］
前記発振器は遅延回路を備え、前記発振器をイネーブルすることは、前記遅延回路の入力に前記遅延回路の出力を結合することを備える、Ｃ３に記載の方法。
［Ｃ５］
前記遅延回路の前記入力に前記遅延回路の前記出力を結合することは、インバータを通じて前記遅延回路の前記出力に前記遅延回路の前記出力を結合することを備える、Ｃ４に記載の方法。
［Ｃ６］
前記遅延回路は、直列に結合された複数の遅延素子を備える、Ｃ４に記載の方法。
［Ｃ７］
前記発振器をディセーブルすることは、前記遅延回路の前記入力から前記遅延回路の前記出力をブロックすることを備える、Ｃ４に記載の方法。
［Ｃ８］
信号を遅延させるための装置であって、
第１の信号エッジを受信するための手段と、
前記第１の信号エッジを受信することに応答して、発振器の発振の数をカウントするための手段と、
前記発振の数が所定の数に達するなら、第２の信号エッジを出力するための手段と、
を備える、装置。
［Ｃ９］
前記第１の信号エッジは第１の立上りエッジを備え、前記第２の信号エッジは第２の立上りエッジを備える、Ｃ８に記載の装置。
［Ｃ１０］
前記第１の信号エッジを受信することに応答して、前記発振器をイネーブルするための手段と、前記発振の数が前記所定の数に達することに応答して、前記発振器をディセーブルするための手段と、をさらに備える、Ｃ８に記載の装置。
［Ｃ１１］
前記発振器は遅延回路を備え、前記発振器をイネーブルするための手段は、前記遅延回路の入力に前記遅延回路の出力を結合するための手段を備える、Ｃ１０に記載の装置。
［Ｃ１２］
前記遅延回路の前記入力に前記遅延回路の前記出力を結合するための手段は、インバータを通じて前記遅延回路の前記出力に前記遅延回路の前記出力を結合するための手段を備える、Ｃ１１に記載の装置。
［Ｃ１３］
前記遅延回路は、直列に結合された複数の遅延素子を備える、Ｃ１１に記載の装置。
［Ｃ１４］
前記発振器をディセーブルするための手段は、前記遅延回路の前記入力から前記遅延回路の前記出力をブロックするための手段を備える、Ｃ１１に記載の装置。
［Ｃ１５］
遅延デバイスであって、
発振器と、
入力および出力を有するカウント回路と、
を備え、前記カウント回路は、前記入力で第１の信号エッジを受信することに応答して、前記発振器の発振の数をカウントし、前記発振の数が所定の数に達するなら、前記出力で第２の信号エッジを出力するように構成される、
遅延デバイス。
［Ｃ１６］
前記第１の信号エッジは第１の立上りエッジを備え、前記第２の信号エッジは第２の立上りエッジを備える、Ｃ１５に記載の遅延デバイス。
［Ｃ１７］
前記カウント回路は、前記第１の信号エッジを受信することに応答して、前記発振器をイネーブルし、前記発振の数が前記所定の数に達することに応答して、前記発振器をディセーブルするように構成される、Ｃ１５に記載の遅延デバイス。
［Ｃ１８］
前記発振器は、
入力および出力を有する遅延回路と、
前記カウント回路からの制御信号に基づいて前記発振器を選択的にイネーブルおよびディセーブルするように構成された発振イネーブル／ディセーブル回路と、
を備え、前記発振イネーブル／ディセーブル回路は、前記遅延回路の前記入力に前記遅延回路の前記出力を結合することによって、前記発振器をイネーブルし、前記遅延回路の前記入力から前記遅延回路の前記出力をブロックすることによって前記発振器をディセーブルする、
Ｃ１７に記載の遅延デバイス。
［Ｃ１９］
前記遅延回路は、直列に結合された複数の遅延素子を備える、Ｃ１８に記載の遅延デバイス。
［Ｃ２０］
前記発振イネーブル／ディセーブル回路は、前記遅延回路の前記出力に結合された第１の入力、前記制御信号を受信するために前記カウント回路に結合された第２の入力、および前記遅延回路の入力に結合された出力を有するＮＡＮＤゲートを備える、Ｃ１９に記載の遅延デバイス。
［Ｃ２１］
前記複数の遅延素子は、複数のＮＡＮＤゲートを備える、Ｃ２０に記載の遅延回路。
［Ｃ２２］
遅延デバイスであって、
第１の遅延段と、前記第１の遅延段は、
第１の発振器、および
入力および出力を有する第１のカウント回路、ここにおいて前記第１のカウント回路は、前記入力において第１の信号エッジを受信することに応答して、前記第１の発振器の発振の数をカウントし、前記第１の発振器の前記発振の数が第１の所定の数に達するなら、前記出力で第２の信号エッジを出力するように構成される、
を備える、
第２の遅延段と、前記第２の遅延段は、
第２の発振器と、
前記第１のカウント回路の前記出力に結合された入力および出力を有する第２のカウント回路と、ここにおいて前記第２のカウント回路は、前記第２のカウント回路の前記入力において前記第２の信号エッジを受信することに応答して前記第２の発振器の発振の数をカウントし、前記第２の発振器の前記発振の数が第２の所定の数に達するなら、前記第２のカウント回路の前記出力において第３の信号エッジを出力するように構成される、
を備える、
を備える、遅延デバイス。
［Ｃ２３］
前記第１の信号エッジは第１の立上りエッジを備え、前記第２の信号エッジは第２の立上りエッジを備え、前記第３の信号エッジは第３の立上りエッジを備える、Ｃ２２に記載の遅延デバイス。
［Ｃ２４］
前記第１のカウント回路は、前記第１の信号エッジを受信することに応答して、前記第１の発振器をイネーブルし、前記第１の発振器の前記発振の数が前記第１の所定の数に達することに応答して、前記第１の発振器をディセーブルするように構成される、Ｃ２２に記載の遅延デバイス。
［Ｃ２５］
前記第２のカウント回路は、前記第２の信号エッジを受信することに応答して、前記第２の発振器をイネーブルし、前記第２の発振器の前記発振の数が前記第２の所定の数に達することに応答して、前記第２の発振器をディセーブルするように構成される、Ｃ２４に記載の遅延デバイス。
［Ｃ２６］
前記第１の所定数および前記第２の所定の数は同じである、Ｃ２５に記載の遅延デバイス。
［Ｃ２７］
前記第１の発振器は、
入力および出力を有する遅延回路と、
前記第１のカウント回路からの制御信号に基づいて前記第１の発振器を選択的にイネーブルおよびディセーブルするように構成された発振イネーブル／ディセーブル回路と、
を備え、前記発振イネーブル／ディセーブル回路は、前記遅延回路の前記入力に前記遅延回路の前記出力を結合することによって、前記第１の発振器をイネーブルし、前記遅延回路の前記入力から前記遅延回路の前記出力をブロックすることによって前記第１の発振器をディセーブルする、
Ｃ２４に記載の遅延デバイス。
［Ｃ２８］
前記第１の遅延段に前記第１の信号エッジを出力するとともに第４の信号エッジを出力するように構成されたタイミング回路と、ここにおいて前記第４の信号エッジは、基準クロックのほぼ１周期分だけ前記第１の信号エッジに対して遅延される、
前記タイミング回路から前記第４の信号エッジを受信するための第１の入力、および前記第２の遅延段の前記出力から前記第３の信号エッジを受信するための第２の入力を有する位相周波数検出器（ＰＦＤ）と、ここにおいて前記ＰＦＤは、前記第４および第３の信号エッジの間の位相誤差を検出するように構成される、
前記検出された位相誤差に基づいて電圧バイアスを調整するように構成された電圧バイアスコントローラと、
をさらに備える、Ｃ２２に記載の遅延デバイス。
【手続補正書】
【提出日】平成29年5月25日(2017.5.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
信号を遅延させるための方法であって、
入力で第１の立上りエッジを受信することと、
前記第１の立上りエッジを受信することに応答して、高ロジック状態から低ロジック状態に出力を遷移させること、および発振器をイネーブルすることと、
前記発振器の発振の数をカウントすることと、
前記発振の数が所定の数に達するなら、前記出力で第２の立上りエッジを出力することと、
前記発振の数が前記所定の数に達することに応答して、第３の立上りエッジが前記入力で受信されるまで、前記発振器をディセーブルすることと、
を備える、方法。
【請求項２】
前記発振器は遅延回路を備え、前記発振器をイネーブルすることは、前記遅延回路の入力に前記遅延回路の出力を結合することを備える、請求項１に記載の方法。
【請求項３】
前記遅延回路の前記入力に前記遅延回路の前記出力を結合することは、インバータを通じて前記遅延回路の前記出力に前記遅延回路の前記出力を結合することを備える、請求項２に記載の方法。
【請求項４】
前記遅延回路は、直列に結合された複数の遅延素子を備える、請求項２に記載の方法。
【請求項５】
前記発振器をディセーブルすることは、前記遅延回路の前記入力から前記遅延回路の前記出力をブロックすることを備える、請求項２に記載の方法。
【請求項６】
基準クロックを使用して前記第１の立上りエッジおよび前記第３の立上りエッジを生成することをさらに備え、前記第１の立上りエッジおよび前記第３の立上りエッジは、前記基準クロックの１周期分だけ、または前記基準クロックの複数の周期分だけ、間隔を空けられる、請求項１に記載の方法。
【請求項７】
信号を遅延させるための装置であって、
入力で第１の立上りエッジを受信するための手段と、
前記第１の立上りエッジを受信することに応答して、高ロジック状態から低ロジック状態に出力を遷移させること、および発振器をイネーブルするための手段と、
前記発振器の発振の数をカウントするための手段と、
前記発振の数が所定の数に達するなら、前記出力で第２の立上りエッジを出力するための手段と、
前記発振の数が前記所定の数に達することに応答して、第３の立上りエッジが前記入力で受信されるまで、前記発振器をディセーブルするための手段と、
を備える、装置。
【請求項８】
前記発振器は遅延回路を備え、前記発振器をイネーブルするための手段は、前記遅延回路の入力に前記遅延回路の出力を結合するための手段を備える、請求項７に記載の装置。
【請求項９】
前記遅延回路の前記入力に前記遅延回路の前記出力を結合するための手段は、インバータを通じて前記遅延回路の前記出力に前記遅延回路の前記出力を結合するための手段を備える、請求項８に記載の装置。
【請求項１０】
前記遅延回路は、直列に結合された複数の遅延素子を備える、請求項８に記載の装置。
【請求項１１】
前記発振器をディセーブルするための手段は、前記遅延回路の前記入力から前記遅延回路の前記出力をブロックするための手段を備える、請求項８に記載の装置。
【請求項１２】
遅延デバイスであって、
発振器と、
入力および出力を有するカウント回路と、
を備え、前記カウント回路は、前記入力で第１の立上りエッジを受信することに応答して、高ロジック状態から低ロジック状態に前記出力を遷移させ、前記発振器をイネーブルし、前記発振器の発振の数をカウントし、前記発振の数が所定の数に達するなら、前記出力で第２の立上りエッジを出力し、前記発振の数が前記所定の数に達することに応答して、第３の立上りエッジが前記入力で受信されるまで、前記発振器をディセーブルするように構成される、
遅延デバイス。
【請求項１３】
前記発振器は、
入力および出力を有する遅延回路と、
前記カウント回路からの制御信号に基づいて前記発振器を選択的にイネーブルおよびディセーブルするように構成された発振イネーブル／ディセーブル回路と、
を備え、前記発振イネーブル／ディセーブル回路は、前記遅延回路の前記入力に前記遅延回路の前記出力を結合することによって、前記発振器をイネーブルし、前記遅延回路の前記入力から前記遅延回路の前記出力をブロックすることによって前記発振器をディセーブルする、
請求項１２に記載の遅延デバイス。
【請求項１４】
前記遅延回路は、直列に結合された複数の遅延素子を備える、請求項１３に記載の遅延デバイス。
【請求項１５】
前記発振イネーブル／ディセーブル回路は、前記遅延回路の前記出力に結合された第１の入力、前記制御信号を受信するために前記カウント回路に結合された第２の入力、および前記遅延回路の前記入力に結合された出力を有するＮＡＮＤゲートを備える、請求項１４に記載の遅延デバイス。
【請求項１６】
前記複数の遅延素子は、複数のＮＡＮＤゲートを備える、請求項１５に記載の遅延デバイス。
【請求項１７】
遅延デバイスであって、
第１の遅延段と、前記第１の遅延段は、
第１の発振器、および
入力および出力を有する第１のカウント回路、ここにおいて前記第１のカウント回路は、前記第１のカウント回路の前記入力で第１の立上りエッジを受信することに応答して、前記第１のカウント回路の前記出力を高ロジック状態から低ロジック状態に遷移させ、前記第１のカウント回路の前記入力で前記第１の立上りエッジを受信することに応答して、前記第１の発振器の発振の数をカウントし、前記第１の発振器の前記発振の数が第１の所定の数に達するなら、前記第１のカウント回路の前記出力で第２の立上りエッジを出力するように構成される、
を備える、
第２の遅延段と、前記第２の遅延段は、
第２の発振器、および
前記第１のカウント回路の前記出力に結合された入力および出力を有する第２のカウント回路、ここにおいて前記第２のカウント回路は、前記第２のカウント回路の前記入力で、前記高ロジック状態から前記低ロジック状態への前記遷移を受信し、前記第２のカウント回路の前記入力で前記第２の立上りエッジを受信することに応答して、前記第２の発振器の発振の数をカウントし、前記第２の発振器の前記発振の数が第２の所定の数に達するなら、前記第２のカウント回路の前記出力で第３の立上りエッジを出力するように構成される、
を備える、
を備える、遅延デバイス。
【請求項１８】
前記第１のカウント回路は、前記第１の立上りエッジを受信することに応答して、前記第１の発振器をイネーブルし、前記第１の発振器の前記発振の数が前記第１の所定の数に達することに応答して、前記第１の発振器をディセーブルするように構成される、請求項１７に記載の遅延デバイス。
【請求項１９】
前記第２のカウント回路は、前記第２の立上りエッジを受信することに応答して、前記第２の発振器をイネーブルし、前記第２の発振器の前記発振の数が前記第２の所定の数に達することに応答して、前記第２の発振器をディセーブルするように構成される、請求項１８に記載の遅延デバイス。
【請求項２０】
前記第１の所定の数および前記第２の所定の数は同じである、請求項１９に記載の遅延デバイス。
【請求項２１】
前記第１の発振器は、
入力および出力を有する遅延回路と、
前記第１のカウント回路からの制御信号に基づいて前記第１の発振器を選択的にイネーブルおよびディセーブルするように構成された発振イネーブル／ディセーブル回路と、
を備え、前記発振イネーブル／ディセーブル回路は、前記遅延回路の前記入力に前記遅延回路の前記出力を結合することによって、前記第１の発振器をイネーブルし、前記遅延回路の前記入力から前記遅延回路の前記出力をブロックすることによって前記第１の発振器をディセーブルする、
請求項１８に記載の遅延デバイス。
【請求項２２】
前記第１の遅延段に前記第１の立上りエッジを出力するとともに第４の立上りエッジを出力するように構成されたタイミング回路と、ここにおいて前記第４の立上りエッジは、基準クロックのほぼ１周期分だけ前記第１の立上りエッジに対して遅延される、
前記タイミング回路から前記第４の立上りエッジを受信するための第１の入力、および前記第２の遅延段の前記出力から前記第３の立上りエッジを受信するための第２の入力を有する位相周波数検出器（ＰＦＤ）と、ここにおいて前記ＰＦＤは、前記第４および第３の立上りエッジの間の位相誤差を検出するように構成される、
前記検出された位相誤差に基づいて電圧バイアスを調整するように構成された電圧バイアスコントローラと、
をさらに備える、請求項１７に記載の遅延デバイス。
【請求項２３】
前記第１のカウント回路は、前記第１の発振器の前記発振の数が前記第１の所定の数に達することに応答して、第４の立上りエッジが前記第１のカウント回路の前記入力で受信されるまで、前記第１の発振器をディセーブルするように構成される、請求項１７に記載の遅延デバイス。
【国際調査報告】
2017525184.tif 000026
2017525184.tif 000027