(57)【特許請求の範囲】
【請求項１】
電子装置内の前段のノードの出力端と後段のノードの入力端とを連接した複数のノード間、及びこの複数のノードにおける初段の入力端と外部端子、又は最後段の出力端と外部端子との接続状態を判別するための電子装置における内部接続状態の検出方法であって、
前記複数のノードそれぞれの少なくとも二つの前記入力端に、論理値「０」又は「１」の信号を入力する工程と、
前記複数のノードの前記入力端に入力される前記論理値「０」又は「１」から、個々のノードの前記複数の入力端側の接続状態の良否を一括的に示す複数の論理値「０」又は「１」を出力する工程と、
前記複数の論理値「０」又は「１」から、前記複数のノードの入力端側の全ての接続状態の良否を一括的に示す論理値「０」又は「１」を出力する工程と、
を有することを特徴とする電子装置における内部接続状態の検出方法。
【請求項２】
前記複数のノードにおける最後段の出力端と外部端子との接続状態の良否を示す論理値「０」又は「１」に対する観測、データ収集の一方又は両方を行なう工程を、さらに有することを特徴とする請求項１に記載の電子装置における内部接続状態の検出方法。
【請求項３】
前段のノードの出力端と後段のノードの入力端とを連接した複数のノード間、及びこの複数のノードにおける初段の入力端と外部端子、又は最後段の出力端と外部端子との内部接続状態を判別する電子装置であって、
個々の前記ノードは、
前記ノードの複数の出力端それぞれの出力信号と、外部から入力される動作試験用の論理値「０」又は「１」を選択的に後段のノードの入力端に出力するための選択手段と、
前記ノードの少なくとも二つの入力端に外部端子又は選択手段から入力される前記論理値「０」又は「１」に基づいて、個々の前記ノードの前記少なくとも二つの入力端の内部接続状態の良否を一括的に示す複数の論理値「０」又は「１」を出力する複数の第１論理演算手段と、
該複数の第１論理演算手段それぞれからの複数の論理値「０」又は「１」に基づいて、複数のノードの入力端側の内部接続状態の良否を一括的に示す論理値「０」又は「１」を出力する第２論理演算手段と、
を備えることを特徴とする電子装置。
【請求項４】
前段のノードの出力端と後段のノードの入力端とを連接した複数のノード間、及びこの複数のノードにおける初段の入力端と外部端子、又は最後段の出力端と外部端子との内部接続状態を判別する電子装置に、データ観測収集手段を接続してなる、電子装置用内部接続状態検出システムであって、
個々の前記ノードは、
前記ノードの複数の出力端それぞれの出力信号と、外部から入力される動作試験用の論理値「０」又は「１」を選択的に後段のノードの入力端に出力するための選択手段と、
前記ノードの少なくとも二つの入力端に外部端子又は選択手段から入力される前記論理値「０」又は「１」に基づいて、個々の前記ノードの前記少なくとも二つの入力端の内部接続状態の良否を一括的に示す複数の論理値「０」又は「１」を出力する複数の第１論理演算手段と、
該複数の第１論理演算手段それぞれからの複数の論理値「０」又は「１」に基づいて、複数のノードの入力端側の内部接続状態の良否を一括的に示す論理値「０」又は「１」を出力する第２論理演算手段と、
を備え、
前記データ観測収集手段は、前記複数のノードにおける最後段の出力端側の内部接続状態の良否を示す論理値「０」又は「１」に対する観測、データ収集の一方又は両方を行なう、
ことを特徴とする電子装置用内部接続状態検出システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）や、これらＩＣ，ＬＳＩを実装したプリント回路基板などの電子装置における動作試験に関し、詳細には、電子装置におけるノード（ＬＳＩの内部ロジック、コア部）間や外部端子との接続状態を検出する、電子装置における内部接続状態の検出方法及びその装置に関する。
【０００２】
【従来の技術】
近年、ＩＣ，ＬＳＩや、このＩＣやＬＳＩを実装したプリント回路基板（電子装置）は、その装置規模及び処理規模が増大化している。このため、この電子装置の動作試験に供する動作試験パターンは、電子装置全体に対し適用できるように、予め作成することが困難になっている。
【０００３】
この対策としては、動作試験対象の電子装置を、内部ロジック及びこの周辺回路を含む機能ブロック(適宜、ＦＢ：Function  Blockと略記する)単位に分割し、この機能ブロック単位で個別に動作試験を実施するパターンを作成し、その動作試験を行う例がある。
【０００４】
この機能ブロック単位で作成した複数の動作試験パターンによって、電子装置全体の動作試験に対応できるものの、この動作試験パターンは、その機能ブロックの内部ロジックのみの動作試験が可能であり、次に説明するスタック障害検出を行うことは出来ない。
【０００５】
スタック障害は、内部ロジック間や内部ロジックと外部端子との内部接続状態であり、例えば、内部ロジック間や内部ロジックと外部端子との接続部（特に、ボンディングワイヤ）と電源配線や接地部などとの電気的接触である。
【０００６】
このような電子装置としてのＩＣ，ＬＳＩ単体や、ＬＳＩを実装したプリント回路基板における実装ＬＳＩそれぞれの内部ロジックに対する動作試験が実施されている。この動作試験として、バウンダリスキャン方式（参考文献  工業調査会発行「エレクトロニクス実装技術」）の公知例１がある。このバウンダリスキャン方式は、ＪＴＡＧ方式(Joint test Action Group  参考文献  ＣＱ出版社発行「ＪＴＡＧテストの基礎と応用」)の公知例２から進展した米国電気電子学会(ＩＥＥＥ: Institute of Electrical and Electronics Engineers) 制定規格１１４９．１として標準化されている。
【０００７】
このバウンダリスキャン方式は、現在、ＩＥＥＥ−Ｐ１５００規格において、ＬＳＩのＩＰ（Intellectual Property／ソフトＩＰ、ファームＩＰ、ハードＩＰ）間の動作試験手法の標準化作業にも適用されている。このようなバウンダリスキャン方式は、前記したスタック障害検出への適用が可能である。
【０００８】
次に、このバウンダリスキャン方式をスタック障害検出の動作試験に適用して説明する。
【０００９】
このバウンダリスキャン方式対応のＬＳＩなどは、その内部ロジックと、この内部ロジックに対する信号入出力用の外部端子それぞれの間に、バウンダリスキャンレジスタを構成する複数のバウンダリスキャンセル（以下、単にセルと表記する）が接続されている。さらに、このＬＳＩ内には、この後で説明するバウンダリスキャン用のＴＡＰコントローラ、バイパスレジスタ、オプションレジスタ及びインストラクションレジスタなどが設けられている。
【００１０】
図６は、従来のセルの構成を示すブロック図である。
【００１１】
図６を参照すると、このセル１は、二つのマルチプレクサ(ＭＵＸ)１１，１２と、二つのフリップフロップ(Ｆ／Ｆ)回路１３，１４で構成されている。
【００１２】
このセル１には、動作試験以外の通常モード時、及び動作試験時のシフト動作以外の入力データＤＩ（Data Input）信号と、動作試験時のシフト動作用の入力データＴＤＩ（Test Data Input）信号と、シフト動作指示用のＳＨＩＦＴＤＲ(Shift Data)信号と、ＤＩ信号保持用のＣＬＯＣＫＤＲ（Data Register Clock Input）信号と、出力データ（ＤＯ信号）更新指示用のＵＰＤＡＴＥＤＲ（Update Data）信号とが入力される。
【００１３】
また、セル１には、動作試験指示用のＭＯＤＥ（Mode Input）信号と、試験動作対象の内部ロジックからのシリアル出力であるＴＤＯ（Test Data Output）信号と、出力データであるＤＯ(Data  Output)信号が入力される。
【００１４】
Ｆ／Ｆ回路１３は、ＣＬＯＣＫＤＲ信号の立ち上がり時に、ＳＨＩＦＴＤＲ＝０の場合、ＤＩ信号の入力値に更新され、また、ＳＨＩＦＴＤＲ＝１のときにＴＤＩ信号の入力値に更新される。Ｆ／Ｆ回路１４は、ＵＰＤＡＴＥＤＲ信号の立ち上がり時にＦ／Ｆ回路１３の出力値に更新される。
【００１５】
このＦ／Ｆ回路１３におけるＱ端子の状態出力がＴＤＯ信号であり、ＭＯＤＥ＝０のときにＤＩの入力値がＤＯ信号として出力され、ＭＯＤＥ＝１の際にＦ／Ｆ回路１４におけるＱ端子の状態出力がＤＯ信号として出力される。
【００１６】
このように動作するセル１において、Ｆ／Ｆ回路１３のＱ端子の状態出力をＦ／Ｆ回路１４に格納し、その出力値がＭＵＸ１２からＤＯ信号として出力される。これはＵＰＤＡＴＥＤＲ動作である。また、セル１において、ＤＩ信号の内容がＦ／Ｆ回路１３に格納される。これはＣＡＰＴＵＲＥ（キャプチャ）動作である。
【００１７】
図７は、バウンダリスキャン方式によるＦＢ内部の要部構成を示すブロック図である。
【００１８】
図７を参照すると、このバウンダリスキャン方式のＦＢ２は、一個のコア部２１とともに、ＴＡＰ(Test Access Port)コントローラ２２、バウンダリスキャンレジスタとしての図６に示したバウンダリスキャンセル（ＢＳ）＿ｉ(１≦ｉ≦Ｍ＋Ｎ)が配置されている。
【００１９】
ＴＡＰコントローラ２２には、ＴＣＫ信号、ＴＭＳ信号が入力端子から入力され、かつ、ＴＡＰコントローラ２２は、ＢＳ＿ｉ(１≦ｉ≦Ｍ＋Ｎ)にＳＨＩＦＴＤＲ，ＣＬＯＣＫＤＲ，ＵＰＤＡＴＥＤＲ，ＭＯＤＥの各信号を出力している。
【００２０】
コア部２１の入力側のＢＳ＿ｉ(１≦ｉ≦Ｍ)のＤＩ端には、ＩＮ＿ｉ信号が入力端子を通じて入力され、ＤＯ端はコア部２１の入力端ｉｎ＿ｉに接続されている。コア部２１の出力側のＢＳ＿ｉ（Ｍ＋１≦ｉ≦Ｍ＋Ｎ）のＤＩ端はコア部２１の出力端ｏｕｔ＿(ｉ−Ｍ)に接続され、さらに、ＤＯ端はＦＢ２の出力端ＯＵＴ (ｉ−Ｍ)に接続されている。ＢＳ＿１のＴＤＩ端はＦＢ２のＴＤＩ端に接続され、ＴＤＯ端がＢＳ＿２のＴＤＩ端に接続されている。ＢＳ＿ｉ(２≦ｉ≦Ｍ＋Ｎ−１)のＴＤＯ端はＢＳ＿(ｉ＋１)のＴＤＩ端に接続されている。
【００２１】
ＢＳ＿(Ｍ＋Ｎ)のＴＤＯ端は、ＦＢ２のＴＤＯ端に接続されている。このとき、ＦＢ２のＴＤＩ端からＴＤＯ端までの(Ｍ＋Ｎ)のシフトレジスタであるＢＳ＿ｉ(１≦ｉ≦Ｍ＋Ｎ)は、いわゆる、バウンダリスキャンレジスタとして構成されている。
【００２２】
このバウンダリスキャンレジスタが、ＴＡＰコントローラ２２で制御される。このＴＡＰコントローラ２２は、ＴＣＫ信号とＴＭＳ信号によって、バウンダリスキャンレジスタを制御するステートマシン(順序回路)として動作し、かつ、前記した各ＢＳ＿ｉ(１≦ｉ≦Ｍ＋Ｎ)に対するＳＨＩＦＴＤＲ，ＣＬＯＣＫＤＲ，ＵＰＤＡＴＥＤＲ，ＭＯＤＥの各信号を生成して出力する。
【００２３】
ＩＥＥＥ１１４９．１の規格に基づくと、ＴＤＩ端−ＴＤＯ端間には、前記したバイパスレジスタ、インストラクションレジスタ、オプションレジスタが設けられるが、本発明に直接関係しないため、その図示及び説明は省略する。
【００２４】
図８は、ＳＨＩＦＴ動作のタイミングチャートである。
【００２５】
図８を参照すると、ＴＡＰコントローラ２２の制御によるバウンダリスキャンレジスタはＳＨＩＦＴ動作を行っている。このＳＨＩＦＴ動作で全てのバウンダリスキャンセルにおける図６に示したＦ／Ｆ回路１３を任意値に設定でき、また、全てのバウンダリスキャンセルのＦ／Ｆ回路１３の内容を、図７に示したＦＢ２のＴＤＯ端に出力する。
【００２６】
あるスタンダードセルライブラリを使用した場合、一つのバウンダリスキャンセルの回路規模は、例えば、１７ゲートである。なお、1ゲートはＮＡＮＤ素子一つに相当するものとする。図７に示すＦＢ２のバウンダリスキャンレジスタの総ゲート数は、
１７×（ＦＢの全端子数）    …（１）
で表される。
【００２７】
図９は、従来の電子装置の構成を示すブロック図である。
【００２８】
図９を参照すると、この電子装置は、例えば、複数種の機能それぞれのコア部（内部ロジック）を備えたＬＳＩであり、図７に示すＦＢ２をＫ個配置したものである。この電子装置上のＦＢ２1 ，２2 …２K それぞれのＴＤＩ端とＴＤＯ端がシリアル接続されている。このシリアル接続によって、全ＦＢ２1 …２K のバウンダリスキャンレジスタが一つのシフトレジスタとして動作する。
【００２９】
このシフトレジスタがＴＡＰコントローラ２２の制御でＳＨＩＦＴ動作、ＵＰＤＡＴＥ動作及びＣＡＰＴＵＲＥ動作を行うことによって、ＦＢ−ＦＢ（２1 ，２2 …２K ）間の接続動作試験（スタック障害検出）を行なうことが出来る。このＦＢ−ＦＢ間の接続動作試験の一般的な手順を以下に示す。
（ａ）ＳＨＩＦＴ動作により、ＦＢそれぞれの出力側におけるセル（図６参照）のＦ／Ｆ回路１３（図６参照）に所望の値を設定する。
（ｂ）ＵＰＤＡＴＥ動作により、セル（図６参照）のＦ／Ｆ回路１３の値をＤＯ端（ＦＢの出力端）に出力する。
（ｃ）ＣＡＰＴＵＲＥ動作により、ＦＢの入力端の入力値（セルのＤＩ端の値）を入力側セルのＦ／Ｆ回路１３に取り込む。
（ｄ）ＳＨＩＦＴ動作により、バウンダリスキャンレジスタのＦ／Ｆ回路１３のＱ端子出力をＴＤＯ端に出力する。
（ｅ）ＴＤＯ端から出力された信号列が期待値と―致することを確認する。
【００３０】
以下、（ａ）で各セルに設定する値を様々に変化させながら前記した（ａ）〜（ｅ）の手順を繰り返す。
【００３１】
また、あるＦＢのコア部の入力信号を、ＳＨＩＦＴ動作及びＵＰＤＡＴＥ動作によって所望の値に設定し、そのＦＢにおけるコア部を動作させ、その後、このＦＢのコア部の出力信号をＣＡＰＴＵＲＥ動作及びＳＨＩＦＴ動作で、当該電子装置のＴＤＯ信号として出力する。このようにして、ＦＢのコア部のシステム動作試験を行うことが出来る。
【００３２】
【発明が解決しようとする課題】
上記したバウンダリスキャン方式では、内部ロジック（コア部）における全ての入出力端部に対する制御及びデータ観測が行われ、スタック障害検出を含む広範囲の動作試験が可能である。このように、バウンダリスキャン方式は、汎用性が高いという利点があるものの、動作試験用の回路が複雑であり、内部ロジックの全入出力端部に比例した動作試験サイクル数による処理を行うため、多大な動作試験時間となる。すなわち、装置規模及び信号処理規模が大きいという欠点がある。
【００３３】
本発明は、電子装置（ＩＣ，ＬＳＩなど）において、内部ロジックなどであるノード間やノードと外部端子との内部接続状態を、装置規模及び信号処理規模を縮小して検出できる、電子装置における内部接続状態の検出方法及びその装置の提供を目的とする。
【００３４】
さらに、本発明は、電子装置（ＩＣ，ＬＳＩなど）において、内部ロジックなどのノード間やノードと外部端子との全ての内部接続状態の良否を一括的（全ての内部接続状態の良否を、例えば、論理値「１」又は「０」で示すこと）に示す検出データ、及び内部接続それぞれの良否を切り分け、その検出データごとに収集できるようになって、内部接続状態に対する検討が容易かつ迅速に可能になる、電子装置における内部接続状態の検出方法及びその装置の提供を他の目的とする。
【００３５】
【課題を解決するための手段】
上記目的を達成する本発明の電子装置における内部接続状態の検出方法は、電子装置内の一つのノードと入出力側からなる外部端子との接続状態の良否を判別するためのものであり、ノードの少なくとも二つの入力端に、少なくとも二つの入力側の外部端子から論理値「０」又は「１」の信号を入力する工程と、少なくとも二つの入力側の外部端子に入力される論理値「０」又は「１」から、少なくとも二つの入力端と二つの入力側の外部端子との接続状態の良否を一括的に示す論理値「０」又は「１」を出力する工程と、試験用の外部端子に入力される前記論理値「０」又は「１」から、前記ノードの少なくとも二つの出力端と前記少なくとも二つの出力側の外部端子との接続状態の良否をそれぞれ示す論理値「０」又は「１」を出力する工程とを有している。
【００３７】
本発明に係る他の検出方法は、電子装置内の前段のノードの出力端と後段のノードの入力端とを連接した複数のノード間、及びこの複数のノードにおける初段の入力端と外部端子、又は最後段の出力端と外部端子との接続状態を判別するものであり、複数のノードそれぞれの少なくとも二つの入力端に、論理値「０」又は「１」の信号を入力する工程と、複数のノードの入力端に入力される論理値「０」又は「１」から、個々のノードの複数の入力端側の接続状態の良否を一括的に示す複数の論理値「０」又は「１」を出力する工程と、複数の論理値「０」又は「１」から、複数のノードの入力端側の全ての接続状態の良否を一括的に示す論理値「０」又は「１」を出力する工程とを有している。
【００３８】
本発明の電子装置における内部接続状態の検出方法では、電子装置のＬＳＩの内部ロジックなどであるノード間やノードと外部端子との内部接続状態の検出を、装置規模及び信号処理規模を縮小して検出できるようになる。
【００３９】
また、当該他の検出方法では、複数のノードにおける最後段の出力端と外部端子との接続状態の良否を示す論理値「０」又は「１」に対する観測、データ収集の一方又は両方を行なう工程をさらに有している。また、接続状態の良否を一括的に示す論理値「０」又は「１」に対する観測、データ収集の一方又は両方を行なう工程をもさらに有している。
【００４２】
さらに、本発明の電子装置は、前段のノードの出力端と後段のノードの入力端とを連接した複数のノード間、及びこの複数のノードにおける初段の入力端と外部端子、又は最後段の出力端と外部端子との内部接続状態を判別するものであり、個々のノードは、ノードの複数の出力端それぞれの出力信号と、外部から入力される動作試験用の論理値「０」又は「１」を選択的に後段のノードの入力端に出力するための選択手段と、ノードの少なくとも二つの入力端に外部端子又は選択手段から入力される論理値「０」又は「１」に基づいて、個々のノードの少なくとも二つの入力端の内部接続状態の良否を一括的に示す複数の論理値「０」又は「１」を出力する複数の第１論理演算手段と、複数の第１論理演算手段それぞれからの複数の論理値「０」又は「１」に基づいて、複数のノードの入力端側の内部接続状態の良否を一括的に示す論理値「０」又は「１」を出力する第２論理演算手段とを備えるものである。
また、本発明の電子装置用内部接続状態検出システムは、前段のノードの出力端と後段のノードの入力端とを連接した複数のノード間、及びこの複数のノードにおける初段の入力端と外部端子、又は最後段の出力端と外部端子との内部接続状態を判別する電子装置にデータ観測収集手段を接続してなる。そして、個々のノードは、ノードの複数の出力端それぞれの出力信号と、外部から入力される動作試験用の論理値「０」又は「１」を選択的に後段のノードの入力端に出力するための選択手段と、ノードの少なくとも二つの入力端に外部端子又は選択手段から入力される論理値「０」又は「１」に基づいて、個々のノードの少なくとも二つの入力端の内部接続状態の良否を一括的に示す複数の論理値「０」又は「１」を出力する複数の第１論理演算手段と、複数の第１論理演算手段それぞれからの複数の論理値「０」又は「１」に基づいて、複数のノードの入力端の内部接続状態の良否を一括的に示す論理値「０」又は「１」を出力する第２論理演算手段とを備え、データ観測収集手段は、複数のノードにおける最後段の出力端側の内部接続状態の良否を示す論理値「０」又は「１」に対する観測、データ収集の一方又は両方を行なう。
【００４３】
本発明の電子装置および電子装置用内部接続状態検出システムでは、上記した方法の発明と同様に、内部接続状態を、装置規模及び信号処理規模を縮小して検出できるとともに、その内部接続状態に対する検討が容易かつ迅速に可能になる。
【００４４】
【発明の実施の形態】
以下、図を参照して、本発明の実施の形態について説明するが、構成及び信号処理については本発明が理解できる程度に概略的に示したものに過ぎない。また、以下、本発明の好適な構成例につき説明するが、各構成及び信号処理条件などは、単なる好適例にすぎない。したがって、本発明は以下の実施の形態に限定されず、本発明（特許請求の範囲）の記載に基づく様々な形態に適用可能である。
【００４５】
（第１実施形態の構成及び各部の動作）
図１は本発明の実施形態におけるスタック障害検出回路を備えた機能ブロック（ＦＢ）の構成を示すブロック図である。
【００４６】
図１において、この例は、電子装置としての集積回路（ＩＣ）などにおける１個のコア部（内部ロジック）を備えたＦＢ３０を示しており、このＦＢ３０の例では、入力端子数をＭ、また、出力端子数をＮとして説明する。なお、このＭ及びＮの数は、無限という意味ではなく、例えば、ＩＣなどの１個の機能ブロック（ＦＢ）における現実的な最大入出力端子数に限定されるものである。
【００４７】
ＦＢ３０には、コア部３１と、マルチプレクサＭＵＸ３２，３３，３４…ＮＮとともに、Ｍ入力の論理和演算（ＯＲ）回路３８及びＭ入力の論理積演算（ＡＮＤ）回路３９が設けられている。
【００４８】
また、このＦＢ３０は、このＦＢ３０の通常処理（すなわち、非動作試験時）用データであるＩＮ＿１，２，３…Ｍ信号が、入力端子を通じてコア部３１のｉｎ＿１，２，３…Ｍ端それぞれに入力され、また、動作試験指示用のＭＯＤＥ（Mode Input）信号がＭＵＸ３２…ＮＮの選択端子に入力端子を通じて供給されている。この動作試験指示用のＭＯＤＥ信号は、論理値「１」の立ち上がりで、動作試験開始となり、論理値「１」の立ち下がり後の論理値「０」で動作試験終了となる。
【００４９】
また、ＦＢ３０の出力側から図示しない後段のＦＢ（図２参照、ＦＢ＿ｉｉ又はＫＫが、ここでの後段である）の動作試験用のＴ＿ＩＮ信号が入力端子を通じてＭＵＸ３２…ＮＮの―方の入力端に供給され、さらに、ＭＵＸ３２…ＮＮの他方の入力端には、コア部３１の出力端ｏｕｔ＿ｉ(１≦ｉ≦Ｎ、なお、このｏｕｔ＿ｉを出力信号の意味にも使用する)と接続されている。
【００５０】
Ｍ入力のＯＲ回路３８は、このＭ入力側がコア部３１の入力端ｉｎ＿１…Ｍとそれぞれ接続され、そのＯＲ処理のＯＲ＿ＯＵＴ信号が出力端子を通じて外部に出力される。
【００５１】
Ｍ入力のＡＮＤ回路３９は、Ｍ入力側がコア部３１の入力端ｉｎ＿１…Ｍとそれぞれ接続され、そのＡＮＤ処理のＡＮＤ＿ＯＵＴ信号が出力端子を通じて外部に出力される。
【００５２】
ＯＲ＿ＯＵＴ信号及びＡＮＤ＿ＯＵＴ信号は、ＯＲ回路３８及びＡＮＤ回路３９それぞれの入力側の真理値から接続状態の良否を一括的に示す論理値「１」又は「０」であり、本発明（請求項）における「全ての接続状態の良否を一括的に示す論理値の出力」に対応するものであり、この説明は、以下において省略する。
【００５３】
なお、上記したＩＮ＿１，２，３…Ｍ信号、ＭＯＤＥ信号及びＴ＿ＩＮ信号は、図示しないホスト装置（コンピュータ）などの動作試験装置から入力され、ＯＲ回路３８からのＯＲ＿ＯＵＴ信号及びＡＮＤ回路３９からのＡＮＤ＿ＯＵＴ信号も、以降の図４に示すようなスタック障害検出データ観測収集装置や図示しないホスト装置（コンピュータ）などの動作試験装置で、そのデータ収集や観測が行われる。
【００５４】
なお、前記したＭＵＸ３２…ＮＮは、コア部３１の出力側（正確にはＭＵＸ３２…ＮＮと外部端子との間）及び以降の第２実施形態のために設けられるものである。ＦＢ３０が、例えば、１個のコア部３１でなるＩＣなどの場合にあって、コア部３１の出力側の動作試験を行わないときは、ＭＵＸ３２…ＮＮは設けなくとも良いことになる。この場合、動作試験用のＴ＿ＩＮ信号及びＭＯＤＥ信号は、このＦＢ３０には入力されず、そのための外部端子も設けられない。このＭＵＸ３２…ＮＮを設けない構成ではコア部３１のｏｕｔ＿ｉがＯＵＴ＿ｉの外部端子から直接出力される。
【００５５】
なお、ＦＢ３０が、１個のコア部３１でなるＩＣなどの場合、図１のＭＵＸ３２…ＮＮを配置した構成を採用すれば、この複数のＩＣをプリント回路基板に表面実装した際の個々のＩＣにおけるＦＢ３０の入力側の接続状態の良否の判定を行うことが出来るようになる。なお、この複数のＩＣをプリント回路基板に表面実装した構成は第２実施形態に対応する（この動作については、第２実施形態参照）。
【００５６】
また、コア部３１をベアチップとして量産し、かつ、ＬＳＩに実装する場合も図１のＭＵＸ３２…ＮＮを配置した構成を採用すれば、第２実施形態に対応するＬＳＩなどの量産性が向上する。
【００５７】
以下の第１実施形態の動作では、以降の第２実施形態の動作の理解を容易にするため、図１のＭＵＸ３２…ＮＮを配置した構成をもって、その動作説明を行う。
【００５８】
（第１実施形態の全体動作）
この図１に示すＦＢ３０では、ＭＯＤＥ信号が論理値「１」のとき、すなわち、ＦＢ３０の出力側の内部接続に対する動作試験時は、ＭＵＸ３２…ＮＮが、Ｔ＿ＩＮ信号を選択して、図示しない後段に、ＯＵＴ＿ｉ(１≦ｉ≦Ｎ)信号を出力し、また、ＭＯＤＥ信号が論理値「０」の非動作試験時に、コア部のｏｕｔ＿ｉ端の信号がＯＵＴ＿ｉとして出力する。
【００５９】
次に、ＦＢ３０の入力側の内部接続状態（スタック障害発生状態）の動作試験では、ＯＲ回路３８及びＡＮＤ回路３９のＯＲ処理出力（ＯＲ＿ＯＵＴ信号）及びＡＮＤ処理出力（ＡＮＤ＿ＯＵＴ信号）に対して、そのデータ観測を行い、ＦＢ３０におけるＩＮ＿１…Ｍ信号の入力端子とコア部３１の入力端ｉｎ＿１…Ｍとの内部接続状態（スタック障害発生又は非発生）を検出する。
【００６０】
ここでＩＮ＿１…Ｍ信号が論理値「１」において、ＯＲ回路３８からのＯＲ処理出力が、論理値「０」の場合は、入力端子とコア部３１の入力側のｉｎ＿１…Ｍ端との接続は、その真理値から全てがスタック障害発生状態であると判別され、ＯＲ処理出力が論理値「１」の場合は、入力端子とコア部３１の入力端ｉｎ＿１…Ｍとの接続は、その真理値からいずれかがスタック障害発生状態でなく、かつ、その他はスタック障害発生状態であることを判別できる。
【００６１】
なお、ここでの各入力信号は、前記したように、図示しない動作試験装置から入力され、また、出力信号の確認は、以降の図４に示すようなスタック障害検出データ観測収集装置や図示しないホスト装置（コンピュータ）などの動作試験装置による観測、データ収集によって行われる。これは、以下のＡＮＤ処理出力の動作試験でも同じである。
【００６２】
ＩＮ＿１…Ｍ信号が論理値「１」において、ＡＮＤ回路３９からのＡＮＤ処理出力が論理値「１」の場合は、入力端子とコア部３１の入力端ｉｎ＿１…Ｍとの接続状態は、その真理値から全てが正常（非スタック障害発生状態）であることが判別し、また、ＡＮＤ処理出力が論理値「０」の場合は、入力端子とコア部３１の入力端ｉｎ＿１…Ｍとの接続は、その真理値からいずれか一つでもスタック障害発生状態であることを判別できる。
【００６３】
次に、ＦＢ３０の例における装置規模及び信号処理規模の縮小について説明する。
【００６４】
この装置規模及び信号処理規模の縮小は、前記した従来例のバウンダリスキャン方式と対比したものである。
【００６５】
Ｍ入力のＯＲ回路３８は、「Ｍ×２」個のトランジスタ（Ｔｒ）で構成できる。そのゲート数は「Ｍ／２」ゲートと表すことが出来る。Ｍ入力のＯＲ回路３８は、ＮＯＴ素子で構成できる。そのゲート数は、０．５ゲートであり、「０．５＋Ｍ／２」ゲート数で実現できる。
【００６６】
同様に、Ｍ入力のＡＮＤ回路３９は、「Ｍ×２」個のトランジスタ（Ｔｒ）で構成できる。したがって、Ｍ入力のＡＮＤ回路３９は、「０．５＋Ｍ／２」ゲートで実現できる。
【００６７】
また、ＭＵＸ３２…ＮＮのゲート数は３ゲートであり、1個のＦＢ３０の動作試験を行う回路の総ゲート数は、次式（２）で表すことが出来る。
【００６８】
２×(０．５＋(入力端子)／２)＋３×(出力端子数)＝(入力端子数)＋３×(出力端子数)＋１  …（２）
したがって、総ゲート数は、全外部端子（入力端子及び出力端子の合計）が同一の場合、従来例の図７をもって説明したバウンダリスキャン方式におけるＦＢ２におけるバウンダリスキャンレジスタの総ゲート数の１７×（ＦＢの全端子数）よりも小さくなる。
【００６９】
（第１実施形態の利点）
このように、この第１実施形態では、１個のＦＢ３０からなるＩＣなどにおいて、そのスタック障害検出が、より小規模な回路かつ短時間で可能になる。
【００７０】
（第２実施形態の構成及び各部の動作）
次に、第２実施形態について説明する。図２は図１に示した複数のＦＢ３０及びスタック障害検出回路を備えた電子装置の構成を示すブロック図である。
【００７１】
図２を参照すると、この電子装置５０には、図１に示したＦＢ３０をＫＫ（一部Ｋのみで示す）個配置し、かつ、スタック障害検出回路を配置した、例えば、ＬＳＩである。なお、このＫＫの数は、例えば、ＬＳＩにおけるコア部の現実的な最大収容数に限定（本発明における複数のノードに対応する）されるものである。
【００７２】
この電子装置５０は、図１に示したＦＢ３０をＫＫ個接続したＦＢ５２…ii…ＫＫと、Ｋ入力のＯＲ回路５４及びＫ入力のＡＮＤ回路５５とが設けられている。
【００７３】
ＦＢ５２…ＫＫそれぞれのＭＯＤＥ端には、動作試験指示用のＴＥＳＴＭＯＤＥ信号が入力端子を通じて供給され、また、ＦＢ５２…ＫＫそれぞれのＴ＿ＩＮ端（図１中のＴ＿ＩＮ信号の入力端子に相当する）には、動作試験用のＴＥＳＴ＿ＩＮ信号（図１をもって説明したＦＢ３０におけるＭＵＸ３２…ＮＮへのＴ＿ＩＮ信号と同じ）が入力端子を通じて供給される。
【００７４】
Ｋ入力のＯＲ回路５４の入力側は、ＦＢ５２…ＫＫそれぞれのＯＲ出力端（これは図１のＯＲ回路３８からのＯＲ＿ＯＵＴ信号端に同じ）と接続され、ここからＯＲ処理によるＣＨＫ０＿ＯＵＴ信号が出力端子を通じて外部に出力される。
【００７５】
Ｋ入力のＡＮＤ回路５５の入力側は、ＦＢ５２…ＫＫそれぞれのＡＮＤ出力端（これは図１のＡＮＤ回路３９からのＡＮＤ＿ＯＵＴ信号端に同じ）と接続されており、ここからＡＮＤ処理によるＣＨＫ１＿ＯＵＴ信号が出力端子を通じて外部に出力される。
【００７６】
ＦＢ５２…ＫＫそれぞれには、図１に示したＩＮ＿１…Ｍ信号が入力（図２におけるＦＢ５２…ＫＫの右側にＩＮ５２…ＫＫで表示）され、さらに、ＦＢ５２…ＫＫのそれぞれは、図１に示したＯＵＴ＿１…Ｎ信号を出力（図２におけるＦＢ５２…ＫＫの右側にＯＵＴ ５２…ＫＫで表示）する。さらに、ＦＢ５２…ＫＫのそれぞれの間が連接（図２におけるＦＢ５２…ＫＫの右側の表示部分）されている。
【００７７】
なお、ＴＥＳＴＭＯＤＥ信号及びＴＥＳＴ＿ＩＮ信号は、図示しないホスト装置（コンピュータ）などの動作試験装置から入力され、ＯＲ回路５４からのＯＲ処理によるＣＨＫ０＿ＯＵＴ信号及びＡＮＤ回路５５からのＡＮＤ処理によるＣＨＫ１＿ＯＵＴ信号は、以降の図５に示すようなスタック障害検出データ観測収集装置や図示しないホスト装置（コンピュータ）などの動作試験装置で、その観測、データ収集が行われる。
【００７８】
（第２実施形態の全体動作）
次に、第２実施形態の全体動作について説明する。図３は動作試験においてスタック障害が発生していない場合のタイミングチャートである。
【００７９】
図３を参照すると、この動作試験（スタック障害が発生していない場合）は、次の（Ａ）（Ｂ）手順で行なわれる。
【００８０】
（Ａ）手順では、（ａ）入力端子のＴＥＳＴＭＯＤＥ信号が、その動作試験開始を示す論理値「１」で入力され、さらに、（ｂ）入力端子のＴＥＳＴ＿ＩＮ信号及び他の全入力端子の入力信号が論理値「０」に設定されて入力される。この後、（ｃ）ＯＲ回路５４からのＯＲ出力であるＣＨＫ０＿ＯＵＴ信号、及びＡＮＤ回路５５からのＡＮＤ出力であるＣＨＫ１＿ＯＵＴ信号、その他の全出力信号が全て論理値「０」であることを確認する。
【００８１】
なお、ここでの各入力信号は、前記したように、図示しない動作試験装置から入力され、また、出力信号の確認は、以降の図５に示すようなスタック障害検出データ観測収集装置や図示しないホスト装置（コンピュータ）などの動作試験装置でデータ収集や観測によって行われる。これは、次に説明する（Ｂ）手順の動作試験でも同じである。
【００８２】
（Ｂ）手順では、（ａ）入力端子のＴＥＳＴＭＯＤＥ信号が論理値「１」をもって入力され、さらに、（ｂ）入力端子のＴＥＳＴ＿ＩＮ信号及び他の全入力端子（図２におけるＦＢ５２…ＫＫの右側に表示）の入力信号が論理値「１」をもって入力される。この後、（ｃ）ＯＲ回路５４からのＯＲ出力であるＣＨＫ０＿ＯＵＴ信号、及びＡＮＤ回路５５からのＡＮＤ出力であるＣＨＫ１＿ＯＵＴ信号、その他の全出力信号（図２におけるＦＢ５２…ＫＫの右側に表示）が全て論理値「１」であることを確認する。
【００８３】
このスタック障害検出において正常の場合、上記（Ａ）（Ｂ）手順に示すように、ＯＲ出力のＣＨＫ０＿ＯＵＴ信号、ＡＮＤ出力のＣＨＫ１＿ＯＵＴ信号、及び他の全出力（図２におけるＦＢ５２…ＫＫの右側に表示）の期待値が得られる。
【００８４】
すなわち、（Ａ）手順の場合、全ＦＢ５２…ＫＫの入力信号が論理値「０」であり、全ＦＢ５２…ＫＫのＯＲ＿ＯＵＴ端とＡＮＤ＿ＯＵＴ端が論理値「０」になり、また、ＯＲ出力のＣＨＫ０＿ＯＵＴ信号、ＡＮＤ出力のＣＨＫ１＿ＯＵＴ信号が論理値「０」になる。さらに、全ＦＢ５２…ＫＫそれぞれの出力端(図１におけるｏｕｔ＿１…Ｎ，ＯＵＴ＿１…Ｎ)の信号が論理値「０」になり、また、電子装置５０それぞれの出力端子も論理値「０」になる。
【００８５】
さらに、（Ｂ）手順の場合、全ＦＢ５２…ＫＫの入力信号が論理値「１」であり、全ＦＢ５２…ＫＫのＯＲ＿ＯＵＴ端とＡＮＤ＿ＯＵＴ端が論理値「１」になり、ＯＲ出力のＣＨＫ０＿ＯＵＴ信号、ＡＮＤ出力のＣＨＫ１＿ＯＵＴ信号が論理値「１」になる。また、全ＦＢ５２…ＫＫそれぞれの出力端の信号が論理値「１」になり、電子装置５０におけるそれぞれの出力端子も論理値「１」になる。
【００８６】
次に、動作試験においてＦＢ−ＦＢ間又はＦＢ−外部（入力及び出力）端子間にスタック障害が発生している場合について説明する。
【００８７】
このスタック障害が発生している検出は、前記（Ａ）（Ｂ）手順のどちらかで検出することが出来る。
【００８８】
ＦＢ５２…ＫＫいずれかの入力側の一つがスタック発生状態の場合、そのＦＢ５２…ＫＫそれぞれのＯＲ＿ＯＵＴ端の論理値が「１」になり、その真理値からＣＨＫ０＿ＯＵＴ信号の論理値も「１」なる。したがって、（Ａ）手順でスタック障害の発生を検出することが出来る。
【００８９】
ＦＢ５２…ＫＫいずれの入力側もスタック発生状態でない場合、そのＦＢ５２…ＫＫそれぞれのＡＮＤ＿ＯＵＴ信号の論理値が「０」になり、その真理値からＣＨＫ１＿ＯＵＴ信号の論理値が「０」になる。すなわち、（Ｂ）手順において、スタック障害発生の検出を行うことが出来る。
【００９０】
ある出力端子の一つがスタック発生状態の場合、手順（Ａ）でスタック障害を検出することが出来る。また、ある出力端子がスタック発生状態でない場合、これを（Ｂ）手順で検出することが出来る。
【００９１】
スタック障害検出回路自体にスタック障害が発生した場合、（Ａ）（Ｂ）手順におけるＣＨＫ０＿ＯＵＴ信号、ＣＨＫ１＿ＯＵＴ信号の結果が明らかに期待値と異なり、そのスタック障害を検出することが出来る。
【００９２】
（第２実施形態の利点）
このように、入力端子の入力値と出力端子の期待値を一つの動作試験サイクルごとに設定できる場合、従来例をもって説明したバウンダリスキャン方式では、障害検出をスタック障害検出に限定しても、全ＦＢの総入出力端子数、すなわち、全バウンダリスキャンレジスタの長さに比例したサイクル数を要するのに対し、この第２実施形態では、ＦＢ−ＦＢ間信号、及びＦＢ−外部端子間の全てのスタック障害を２サイクルで検出することが出来る。
【００９３】
また、バウンダリスキャン方式では、システムにおけるバウンダリスキャンレジスタのゲート数が、「１７×（全ＦＢの端子数の合計）」であるのに対し、この第２実施形態では、スタック障害検出回路のゲート数は、次式（３）で表すことが出来る。
【００９４】
【数１】
0004344114.tif 000002
【００９５】
なお、この第２実施形態のスタック障害検出回路は、次式（４）に注目すれば、次式（５）で表すことが出来る。
【００９６】
（ＦＢｉの出力端子数）＝（ＦＢｉの端子数）−（ＦＢｉの入力端子数）  …（４）
【００９７】
【数２】
0004344114.tif 000003
【００９８】
通常、ＦＢ５２…ＫＫは、クロック信号とリセット信号が入力されるため、ＦＢｉの入力端子数は２以上と仮定することが出来る。したがって、この第２実施形態のスタック障害検出回路のゲート数は、ＦＢ５２…ＫＫの外部端子数の合計の３倍未満であり、従来例をもって説明したバウンダリスキャン方式のバウンダリスキャンレジスタを用いた動作試験回路に対して、第２実施形態のスタック障害検出回路のゲート数は、３／１７＝１８パーセント未満のゲート数で実現できる。
【００９９】
また、Ｋ入力のＯＲ回路５４，Ｋ入力のＡＮＤ回路５５は、それぞれ前記したように(０．５＋Ｋ／２)ゲートで実現できる。したがって、スタック障害検出回路は、（ＦＢの総数）＋１のゲート数で実現できることになり、小規模な回路かつ短時間、すなわち、装置規模及び信号処理規模を縮小して検出できるようになる。
【０１００】
（第３実施形態の構成及び各部の動作）
次に、第３実施形態について説明する。図４は第３実施形態の要部構成を示すブロック図である。
【０１０１】
図４を参照すると、この第３実施形態は、図１に示したＭ入力のＯＲ回路３８からのＯＲ＿ＯＵＴ信号及びＭ入力のＡＮＤ回路３９からのＡＮＤ＿ＯＵＴ信号に対するデータ観測及びデータ収集が可能なスタック障害検出データ観測収集装置６０が設けられている。
【０１０２】
このスタック障害検出データ観測収集装置６０は、ＯＲ＿ＯＵＴ信号及びＡＮＤ＿ＯＵＴ信号を取り込むためのインターフェース（Ｉ／Ｆ）回路６１ａ，６１ｂと、スタック障害検出データ（ＯＲ＿ＯＵＴ信号及びＡＮＤ＿ＯＵＴ信号と同じ）の観測及びデータ収集を制御する制御装置６２とが設けられている。
【０１０３】
さらに、スタック障害検出データ観測収集装置６０には、制御装置６２に接続されたＨＤＤなどの記憶装置６３と、表示装置６４及び入力操作装置６５と、図１に示すＦＢ３０からのＯＵＴ＿１…Ｎ信号を取り込むためのＩ／Ｆ回路６６とが設けられている。
【０１０４】
制御装置６２は、ＭＰＵや小型汎用コンピュータ又は分散コンピュータシステム（例えば、ＬＳＩ（半導体）製造プロセス制御系）が用いられる。ここには、この第３実施形態の動作（観測及びデータ収集）を実行するためのプログラム（本発明のプログラムに対応する）が、情報記録媒体や通信ネットワークからのダウンロード／インストールによって実装される。
【０１０５】
（第３実施形態の全体動作）
スタック障害検出データ観測収集装置６０の制御装置６２は、ＯＲ＿ＯＵＴ信号及びＡＮＤ＿ＯＵＴ信号を、Ｉ／Ｆ回路６１ａ，６１ｂの処理、例えば、Ｉ／Ｆ回路６１ａ，６１ｂを構成する比較器やＡ／Ｄ変換器による処理値を取り込み、入力操作装置６５から予め設定されている情報に従って記憶装置６３に記憶して収集する。この収集としては、例えば、図１に示す一つの内部ロジック（コア部）からなる集積回路（ＩＣ）やベアチップなどの製造プロセスにおけるスタック障害検出データ（製造品の全数検査や抜き取り検査によるスタック障害の発生又は非発生などの情報）を収集する。
【０１０６】
Ｉ／Ｆ回路６６では、例えば、このＩ／Ｆ回路６６を構成する比較器やＡ／Ｄ変換器からの、図１に示すＦＢ３０からのＯＵＴ＿１…Ｎ信号、特に、論理値「１」を、ＡＮＤ回路やマルチプレクサで、順次切り替えて制御装置６２が取り込み、入力操作装置６５で予め設定されている情報に従って、例えば、連絡して特定の記憶装置６３に記憶して収集する。例えば、図１に示す一つの内部ロジック（コア部）からなる集積回路（ＩＣ）やベアチップなどの製造プロセスにおけるスタック障害検出データ（例えば、製造品の全数検査や抜き取り検査によるスタック障害の発生又は非発生の情報）を収集する。
【０１０７】
また、表示装置６４では、入力操作装置６５で予め設定されている情報、例えば、スタック障害発生（例えば、連続したスタック障害発生）が検出された際に、管理者への警報を画面表示する。すなわち、スタック障害発生に対する観測が行なわれる。
【０１０８】
（第３実施形態の利点）
このように第３実施形態では、一つの内部ロジック（コア部）からなる集積回路（ＩＣ）やベアチップなどのスタック障害検出データを観測、データ収集できるようになり、後日の製造プロセスや、設計変更などに対する情報として活用できるようになる。
【０１０９】
（第４実施形態の構成及び各部の動作）
さらに、第４実施形態について説明する。図５は第４実施形態の要部構成を示すブロック図である。
【０１１０】
図５を参照すると、この第４実施形態は、図２に示したＫ入力のＯＲ回路５４からのＯＲ＿ＯＵＴ信号及びＫ入力のＡＮＤ回路５５からのＡＮＤ＿ＯＵＴ信号を観測、データ収集するスタック障害検出データ観測収集装置７０が設けられている。
【０１１１】
このスタック障害検出データ観測収集装置７０は、ＯＲ回路５４及びＡＮＤ回路５５それぞれの入力側のＯＲ＿ＯＵＴ信号及びＡＮＤ＿ＯＵＴ信号（すなわち、図２中のＦＢ５２…ｉｉ…ＫＫそれぞれのＯＲ＿ＯＵＴ端及びＡＮＤ＿ＯＵＴ端の信号）を選択的に収集する。
【０１１２】
さらに、このスタック障害検出データ観測収集装置７０には、図２中のＦＢ５２…ｉｉ…ＫＫそれぞれのＯＲ＿ＯＵＴ端及びＡＮＤ＿ＯＵＴ端の信号を選択するマルチプレクサ７１ａ及び７１ｂとともに、このマルチプレクサ７１ａ，７１ｂからのＯＲ＿ＯＵＴ端及びＡＮＤ＿ＯＵＴ端の信号、及びＯＲ＿ＯＵＴ信号及びＡＮＤ＿ＯＵＴ信号を取り込むためのＩ／Ｆ回路７２ａ，７２ｂとが設けられ、さらに、スタック障害検出データの収集を制御するＭＰＵや小型汎用コンピュータなどの制御装置７３が設けられている。
【０１１３】
また、このスタック障害検出データ観測収集装置７０には、制御装置７３に接続されたＨＤＤなどの記憶装置７４とともに、入力操作装置７５及び表示装置７６及び図２中のＦＢ５２…ＫＫそれぞれのＯＵＴ＿５２…ＫＫを取り込むためのＩ／Ｆ回路７７が設けられている。
【０１１４】
なお、制御装置７３には、この第４実施形態を実行するプログラム（本発明のプログラムに対応する）が、前記した第３実施形態と同様にして実装される。
【０１１５】
（第４実施形態の全体動作）
スタック障害検出データ観測収集装置７０の制御装置７３は、前記した第３実施形態と同様に、ＯＲ＿ＯＵＴ信号及びＡＮＤ＿ＯＵＴ信号を、Ｉ／Ｆ回路７２ａ，７２ｂを通じて取り込み、例えば、図２に示す複数の内部ロジック（コア部）からなるＬＳＩなどの製造プロセスにおいて、そのスタック障害検出データを記憶装置７４に記憶して収集する。
【０１１６】
さらに、このスタック障害検出データ観測収集装置７０では、制御装置７３が、図２中のＦＢ５２…ＫＫそれぞれのＯＲ＿ＯＵＴ端及びＡＮＤ＿ＯＵＴ端の信号を、マルチプレクサ７１ａ，７１ｂを通じて取り込む。マルチプレクサ７１ａ，７１ｂは、制御装置７３からの制御信号で、図２中のＦＢ５２…ＫＫそれぞれのＯＲ＿ＯＵＴ端及びＡＮＤ＿ＯＵＴ端の信号（これはＯＲ回路５４及びＡＮＤ回路５５それぞれの入力側のＯＲ＿ＯＵＴ信号及びＡＮＤ＿ＯＵＴ信号である）を選択する。例えば、マルチプレクサ７１ａ，７１ｂが、制御装置７３からの制御信号によって図２中のＦＢ５２…ｉｉ…ＫＫそれぞれのＯＲ＿ＯＵＴ端及びＡＮＤ＿ＯＵＴ端の信号の全部を高速サーチして制御装置７３に出力する。
【０１１７】
また、マルチプレクサ７１ａ，７１ｂは、制御装置７３からの制御信号によって、図２中のＦＢ５２…ｉｉ…ＫＫそれぞれのＯＲ＿ＯＵＴ端及びＡＮＤ＿ＯＵＴ端における特定の信号のみを選択して制御装置７３が取り込む。
【０１１８】
Ｉ／Ｆ回路７７は、図２中のＯＵＴ＿ＫＫ信号を、このＩ／Ｆ回路７７を構成する比較器やＡ／Ｄ変換器による処理値として制御装置７３に出力する。制御装置７３は、入力操作装置７５で予め設定されている情報に従って記憶装置７４に収集する制御を実行する。例えば、図１に示す複数のコア部５２…ＫＫからなるＬＳＩなどの製造プロセスにおけるスタック障害検出データ（製造品の全数検査や抜き取り検査によるスタック障害の発生又は非発生などの情報）として収集する。
【０１１９】
なお、この第４実施形態では、出力側の一つのＯＵＴ＿ＫＫ信号のみをＩ／Ｆ回路７７を通じて制御装置７３が取り込んでいる。これに対して、第２実施形態では、出力側の全部のＯＵＴ＿１…Ｎ信号をＩ／Ｆ回路６１ａ，６１ｂを通じて制御装置６２が取り込んでいる。これは、第４実施形態の場合、各コア部５２…ＫＫの出力側は、ここに連接されている後段の入力側で、そのスタック障害の検出が行われるため不要となるものである。
【０１２０】
表示装置７６では、入力操作装置７５で予め設定されている情報、例えば、ＦＢ５２…ｉｉ…ＫＫそれぞれのＯＲ＿ＯＵＴ端及びＡＮＤ＿ＯＵＴ端における、経験的にスタック障害が多発し易い特定の信号でスタック障害が検出された際に、管理者への警報を画面表示する。すなわち、スタック障害発生に対する観測が行なわれる。
【０１２１】
（第４実施形態の利点）
このように、この第４実施形態では、複数の図２中のＦＢ５２…ＫＫにおけるスタック障害検出を切り分けて、そのスタック障害検出データを収集できるようになる。この収集データを解析することによって、特に多数のＦＢを有するＬＳＩなどの製造工程や、設計変更などに対する情報活用が可能になる。
【０１２２】
（変形例の説明）
上記した第１から第４実施形態に対する変形例について説明する。
（１）上記した第１から第４実施形態では、多人力のＯＲ回路及びＡＮＤ回路を用いた構成をもって説明したが、多人力のＮＯＲ回路及びＮＡＮＤ回路を用いても、同等の動作試験を行なうことが出来る。
（２）上記した第１から第４実施形態では、ＬＳＩやＩＣにおけるスタック障害検出をもって説明したが、ＬＳＩやＩＣを実行したプリント回路基板（例えば、マザーボード）にも適用可能である。すなわち、マザーボードなどのＬＳＩやＩＣ間における信号に対するスタック障害検出の動作試験にも利用できる。なお、この場合、ＬＳＩやＩＣ間は、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路等の論理ゲートが配置されず、配線とドライバのみである必要がある。
（３）上記した第１から第４実施形態は、ＬＳＩやＩＣにおけるコア部（内部ロジック）をもって説明したが、これに限定されない。本発明は、多様なノードにもそのまま適用できる、このノードとしては、例えば、通信ネットワークにおける交換機能、伝送機能、ネットワーク管理機能などの各種の機能を備えた装置が既知である。
【０１２３】
【発明の効果】
以上の説明で明らかなように、本発明によれば、電子装置であるＬＳＩの内部ロジックなどのノード間やノードと外部端子との内部接続状態の検出を、装置規模及び信号処理規模を縮小して検出できるという効果を奏する。
【０１２４】
さらに、本発明によれば、電子装置であるＬＳＩの内部ロジックなどのノード間やノードと外部端子との全ての内部接続状態の良否を一括的に示す検出データを観測収集できるとともに、内部接続それぞれの良否を切り分けた個々の検出データを観測収集できるようになって、その内部接続状態に対する検討が容易かつ迅速に可能になるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるスタック障害検出を行なう機能ブロックの構成を示すブロック図である。
【図２】第２実施形態にあって複数のＦＢ及びスタック障害検出回路を備えた電子装置の構成を示すブロック図である。
【図３】第２実施形態にあって動作試験（スタック障害が発生していない場合）のタイミングチャートである。
【図４】第３実施形態の要部構成を示すブロック図である。
【図５】第４実施形態の要部構成を示すブロック図である。
【図６】従来のバウンダリスキャンセルの構成を示すブロック図である。
【図７】従来のバウンダリスキャン方式によるＦＢ内部の要部構成を示すブロック図である。
【図８】従来例におけるＳＨＩＦＴ動作のタイミングチャートである。
【図９】従来の電子装置の構成を示すブロック図である。
【符号の説明】
３０，５２…ＫＫ  ＦＢ
３１  コア部
３２，３３，３４…ＮＮ  マルチプレクサ（ＭＵＸ）
３８，５４  ＯＲ回路
３９，５５  ＡＮＤ回路
５０  電子装置
６０，７０  スタック障害検出データ観測収集装置
６２，７３  制御装置
６３，７４  記憶装置
６４，７６  表示装置
６５，７５  入力操作装置
７１ａ，７１ｂ  マルチプレクサ
【図１】
0004344114.tif 000004
【図２】
0004344114.tif 000005
【図３】
0004344114.tif 000006
【図４】
0004344114.tif 000007
【図５】
0004344114.tif 000008
【図６】
0004344114.tif 000009
【図７】
0004344114.tif 000010
【図８】
0004344114.tif 000011
【図９】
0004344114.tif 000012