(57)【特許請求の範囲】
【請求項１】
利得信号を供給する画像プロセッサと、
前記利得信号を受信してリセット信号を発生する電圧制御器と、
像残存を有し前記リセット信号を受信して画素出力信号を供給する画素配列と、を有し、
前記画素配列は複数の画素を有し、
前記各画素が、
プリセット信号を受けるように接続されるドレインと前記リセット信号を受けるように接続されるゲートとを備えた第１のｎチャンネル電界効果トランジスタと、
前記第１のｎチャンネル電界効果トランジスタのソースと接地との間に接続されたアモルファスシリコンフォトダイオードと、
電源に接続されたドレインと前記第１のｎチャンネル電界効果トランジスタの前記ソースに接続されたゲートとを備える第２のｎチャンネル電界効果トランジスタと、
ドレインが前記第２のｎチャンネル電界効果トランジスタのソースに接続され、ゲートが前記画像プロセッサに接続され、ソースが画素出力である第３のｎチャンネル電界効果トランジスタと、を含み、
前記電圧制御器は、前記利得信号に従って調節され、前記画素のダイナミックレンジを制限することなく、前記第１のｎチャンネル電界効果トランジスタの前記ソースおよび前記第２のｎチャンネル電界効果トランジスタの前記ゲートの前記アモルファスシリコンフォトダイオードに対する接続点であるフォトダイオード節点における逆バイアスを最大にするクランプ電圧を前記リセット信号として出力することを特徴とする撮像装置。
【請求項２】
前記電圧制御器が、
前記利得信号を表すデジタル値を受信して電圧出力信号を発生するように構成される電圧参照表と、
前記電圧出力信号を受信して前記リセット信号を発生するように構成される電圧クランプデジタルアナログコンバータと、を有することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記画素配列が、アモルファスシリコンから作られていることを特徴とする請求項１に記載の撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、撮像電子装置に関し、特に、アモルファスシリコン画素配列における残留電荷の減少に関するものである。
【０００２】
【従来の技術】
アモルファスシリコン（以下「ａ−Ｓｉ」と称する。）は、光センサの三次元画素形成に用いられている。この材料は、９０％以上の充填率を備えたＣＭＯＳセンサを可能にする。動きのある高ダイナミックレンジの場面では、像の残存があり、高輝度の点の暗い点へのスメア（滲み）を生ずる。図１は、高輝度点が背後に残光の痕跡を残しながらて場面Ａから場面Ｃに移動する様子を示している。像の残存は、場面の輝度が明から暗に急変したときに最大となる。
【０００３】
従来周知の技術による能動画素配列（ＡＰＳ）センサにつき以下に略述する。第１のｎチャンネルトランジスタにおいて、ゲートは、電圧制御器出力を受信し、ドレインは、ＶDDに接続されている。ａ−Ｓｉダイオードは、第１のｎチャンネルトランジスタのソースと接地との間に接続されて逆バイアスされている。第２のｎチャンネルトランジスタにおいて、ゲートは、第１のｎチャンネルトランジスタのソースに接続され、ドレインはＶDDに接続されている。第３のｎチャンネルトランジスタにおいて、ドレインは第２のｎチャンネルトランジスタのソースに接続され、ゲートはＲＯＷデータを受信し、ソースは出力ＶOUTに接続されている。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、像残存の少ない撮像装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明は、センサ論理回路と、センサ論理回路とデータの送受信を行なう画像プロセッサと、逆バイアス制御器と、像残存を有する画素配列とを備えた撮像装置である。逆バイアス制御器は、像残存に効果を及ぼす。
【０００６】
一つの実施例において、後述のように、像残存は、走査期間中に得られた電荷を除去あるいは減少させるとともにダイオード節点において逆バイアス電圧を維持することによって最小にされる。これらの動作により欠陥部位における電子と正孔の捕獲が最小になる。ｉｎｔ２における逆バイアス状態は、照明誘起電子・正孔の発生直後に電荷を正、負端子に引き付け電荷捕獲率を低下させる。逆バイアス制御器は、プリセット線を含んでいる。このプリセット線は、ｉｎｔ２における逆バイアス状態を制御する。第１のｎチャンネル電界効果トランジスタ（ｎ−ＦＥＴ）において、ドレインはプリセット線に接続され、ゲートはリセット線に接続されている。ａ−Ｓｉダイオードは、第１のｎ−ＦＥＴのソースと接地との間で逆バイアスされている。第２のｎ−ＦＥＴにおいて、ドレインはＶDDに接続され、ゲートは第１のｎ−ＦＥＴのソースに接続されている。第３のｎ−ＦＥＴにおいて、ドレインは第２のｎ−ＦＥＴのソースに接続され、ゲートは画像プロセッサ内のＲＯＷ  ＤＥＣＯＤＥＲに接続され、および、ソースはPIXEL（画素）出力に接続されている。
【０００７】
画素の有効ダイナミックレンジは、Ｖdd−ＶtからＧＮＤ＋１Ｖtである。電圧クランプは、ｉｎｔ１中のリセットトランジスタのゲートにおいて名目上２ＶtをかけることによってＧＮＤ＋１Ｖtにｉｎｔ１における積分レベルを制限する。他の実施例において、逆バイアス制御器は、クランプ回路として働いて３Ｖt±Ｖtのプログラム可能な電圧を発生する。さらにに高いクランプ電圧が、ダイナミックレンジを制限するが、低いレベルは、ダイオードに最低（１／２）Ｖtの電圧を積分させることができる。クランプ電圧は、ＰＤ節点における逆バイアスを最大にするとともにダイナミックレンジを限定しないように信号路利得に従って調節できる。このクランプ回路は、ｉｎｔｉ１中の非常に強い照明でａ−Ｓｉダイオードを順方向バイアスする可能性を制限するとともに逆バイアス状態レベルを最適化するプログラム可能な特徴を有している。
【０００８】
【発明の実施の形態】
本発明において、すべての画素は、アモルファスシリコン像残存を最小にするように条件付けられている。
【０００９】
図２は、アモルファスシリコン（ａ−Ｓｉ）材料構造に存在する結晶欠陥により像残存が生じるＰＩＮダイオードの動作を説明するための図である。光子がａ−Ｓｉ材料に入射すると、電子・正孔のキャリア対が発生される。電子は正の端子に引き付けられ、正孔は負の端子に引き付けられる。ａ−Ｓｉ材料には欠陥、例えば、浅い準位、深い準位の欠陥があるために、これらのキャリヤのいくらかが欠陥部位に捕獲されてしばらく開放されない。温度と電場に依存するが、非常に深い準位の欠陥に捕獲された電荷の開放には１００秒を要する。
【００１０】
図３は、本発明による画素配列制御器１０のための機能的なブロック図である。センサ論理回路１２が、画像プロセッサ１４に接続されている。画像プロセッサ１４は、利得信号GAINを電圧制御器１６に送る。電圧制御器１６は、リセット信号RESETをａ−Ｓｉ画素配列１８に向けて発生させる。画素配列１８は、さらに、図示しない電源とプリセット電圧セレクタに接続されておりプリセット信号PRESETと電源電圧VDDを受信する（図５参照）。
【００１１】
画像センサは、複数の単一画素を集積して配列１８として作ることができる。Ｃｏｍｍｏｎ  Ｉｎｔｅｒｃｈａｎｇｅ  Ｆｏｒｍａｎｔ（ＣＩＦ）フォーマットでは、３５２×２８８画素を備えるが、Ｖ  Ｇｒａｐｈｉｃ  Ａｒｒａｙ（ＶＧＡ）フォーマットでは、６４０×４８０画素である。図４は、Ｉｎｔ１およびＩｎｔ２の２回の積分時間を備えたＶＧＡ配列を示している。Ｉｎｔ１は、場面を検出するのに必要な時間である。Ｉｎｔ２は、単一画素の読み出し動作間の時間である。あるいは、Ｉｎｔ２は、最適の電圧レベルと画素サイクルを維持するための単なる待ち時間である。Ｉｎｔ２は、以下のように表現される。
Ｉｎｔ２＝[全フレーム読み出し時間：TRTF]−Ｉｎｔ１      式１
Ｉｎｔ２の継続時間がＩｎｔ１の２倍であるとき、Ｉｎｔ２中のフォトダイオード（ＰＤ）節点（図５参照）での放電量は、Ｉｎｔ１の最大２倍である。
【００１２】
Ｉｎｔ２がＩｎｔ１の持続時間の２倍であるとき、Ｉｎｔ２中のＰＤ節点での放電量は、同じ照明でＩｎｔ１中の最大２倍になる。電荷蓄積の結果として、ＰＤ節点における電圧レベルは、ａ−Ｓｉダイオードを順方向バイアスし得る。これは、深い準位の欠陥部位における高い電荷捕獲率に対応する。
図４におけるPD節点電圧はＩｎｔ２＞Ｉｎｔ１で非常に明るい照明における場合の例である。
【００１３】
像残存は、ＣＭＯＳセンサ技術においてａ−Ｓｉを受け入れる場合の主な障害である。材料堆積技術、深い準位及び準位の欠陥、そして回路間の相互干渉など像残存にはいくつかの原因がある。
【００１４】
本発明において、像残存を最小にする一つの実施例は、走査期間中に得られた電荷を除去してフォトダイオード節点（PD節点）Ａにおいて最適の逆電圧を維持するものである。これらの動作により、欠陥部位における電子と正孔の捕獲が最小になる。ｉｎｔ２における逆バイアス状態は、照明により誘起された電子と正孔の発生直後に正、負の端子に電荷を引き付けることによって欠陥部位における電荷捕獲率を低下させる。
【００１５】
図５に示される本発明による画素回路１８nの一つの実施例は、プリセット線を含むものである。プリセット線PRESETは、ｉｎｔ２逆バイアス状態を制御する。第１のｎチャンネル電界効果トランジスタ(ｎ−ＦＥＴ)２０において、ドレインはプリセット線PRESETに接続され（例ではＶDDに設定）、ゲートは、リセット線RESETに接続されている。ａ−Ｓｉダイオード２２は、第１のｎＦＥＴ２０のソースと接地間において逆バイアスされている。第２のｎＦＥＴ２４において、ドレインは電源ＶDDに接続され、ゲートは第１のｎＦＥＴ２０のソースに接続されている。第３のｎＦＥＴ２６において、ドレインは第２のｎＦＥＴ２４のソースに接続され、ゲートは画像プロセッサ１４内の行デコーダＲＯＷ  ＤＥＣＯＤＥＲに接続され、ソースは、画素出力PIXEL出力に接続されている。この実地例において、電圧制御器１６は、リセット信号RESETを供給する。
【００１６】
まず、リセット線が、３．３Ｖに設定される。これは、〜２．２Ｖの電圧をＰＤ節点に発生する。ＰＤ節点は、正に充電される。場面が照明されると、電子が、リセットトランジスタ２０のソースに向って移動し、ＰＤ節点を〜２．２Ｖのリセット値から０Ｖに近づくように電圧を下げる。クランプ電圧V-clampが、リセットトランジスタ２０のゲートに加えられる。リセットトランジスタ２０のサブ閾値特性によりＰＤ節点は、クランプ電圧と同じ電圧にクランプされる。これは、光子発生電流とリセットトランジスタのサブ閾値電流間のＰＤ節点における拮抗による。
【００１７】
画素で使用可能な電圧範囲は、Ｖdd−ＶtからＧＮＤ（接地電圧）＋１Ｖtである。電圧クランプにより、ｉｎｔ１中のリセットトランジスタのゲートにおいて定格２Ｖtをかけてｉｎｔ１における積分レベルをＧＮＤ＋１Ｖtに制限する。図６に示す本発明の他の実地例では、電圧制御器１６が電圧参照表３０とクランプ回路３２とを含んでいる。
【００１８】
図7は、図6に示される電圧制御器１６に対応する概略図である。電圧参照表３０が回路として実装されているが、その概念は、ルックアップテーブルを介したソフトウェアによっても容易に実現できるものである。クランプ回路３２は、クランプデジタルアナログコンバータ（ＤＡＣ）である。この回路は、３Ｖt―Ｖtのから３Ｖt＋Ｖtの間でプログラム可能な電圧を発生する。さらに高いクランプ電圧はダイナミックレンジを制限するが、低いレベルはダイオードによる最低Ｖt／２までの積分を可能にする。クランプ電圧は信号路利得に従って調節され、ダイナミックレンジを制限することなくＰＤ節点における逆バイアスを最大にする。このクランプ回路は、ｉｎｔ１中の非常に明るい照明によるａ−Ｓｉダイオードを順方向にバイアスする可能性を制限するとともに逆バイアス状態レベルを最適化するプログラム可能な特徴を有している。
【００１９】
以上本発明を実施例に沿って説明したが、本発明の広汎な実施の参考に供するため以下に本発明の実施態様の一部を例示する。
【００２０】
（実施態様１）
利得信号を供給する画像プロセッサ（１４）と、前記利得信号を受信してバイアス信号を発生する逆バイアス制御器（１６）と、像残存を有し前記バイアス信号を受信して画素出力信号を供給する画素配列（１８）とを有する撮像装置。
（実施態様２）前記逆バイアス制御器が、前記利得信号を受信して電圧出力を発生する電圧参照表（３０）と、前記電圧出力を受信して前記バイアス信号を発生する電圧クランプデジタルアナログコンバータ（３２）とを備える実施態様１に記載の撮像装置。
【００２１】
（実施態様３）
前記逆バイアス制御器が画素制御回路であって、プリセット線を受けるドレインとリセット線を受けるゲートとを備えた第１のｎチャンネル電界効果トランジスタ（２０）と、前記第１のｎチャンネル電界効果トランジスタのソースと接地との間に接続されたアモルファスシリコンダイオード（２２）と、電源に接続されたドレインと前記第１のｎチャンネル電界効果トランジスタの前記ソースに接続されたゲートとを備える第２のｎチャンネル電界効果トランジスタ（２４）と、ドレインが前記第２のｎチャンネル電界効果トランジスタのソースに接続され、ゲートが前記画像プロセッサに接続され、ソースがPIXEL(画素)出力である第３のｎチャンネル電界効果トランジスタ（２６）とを有する実施態様１に記載の撮像装置。
【００２２】
（実施態様４）
前記画素配列が、アモルファスシリコンから作られている実施態様１に記載の撮像装置。
（実施態様５）
前記逆バイアス制御器が、前記利得信号を受信して電圧出力を発生する電圧参照表（３０）と、前記電圧出力を受信して前記バイアス信号を発生する電圧クランプデジタルアナログコンバータ（３２）とを備えている実施態様４に記載の撮像装置。
【００２３】
（実施態様６）
前記逆バイアス制御器が画素制御回路であって、プリセット線を受信するソースとリセット線を受信するゲートとを備えた第１のｎチャンネル電界効果トランジスタ（２０）と、前記第１のｎチャンネル電界効果トランジスタのドレインと接地との間に接続されたアモルファスシリコンダイオード（２２）と、電源に接続されたドレインと前記第１のｎチャンネル電界効果トランジスタの前記ドレインに接続されたゲートとを備える第２のｎチャンネル電界効果トランジスタ（２４）と、ドレインが前記第２のｎチャンネル電界効果トランジスタのゲートに接続され、ゲートが前記画像プロセッサに接続され、ソースが画素出力である第３のｎチャンネル電界効果トランジスタ（２６）とを有する実施態様４に記載の撮像装置。
【図面の簡単な説明】
【図１】従来技術の画素配列を用いるとき明るい点が生じる場面を示す図である。
【図２】アモルファスシリコン（ａ−Ｓｉ）材料構造に存在する結晶欠陥で像残存が生じる動作を説明するための図である。
【図３】本発明による画素配列制御器のための機能的なブロック図である。
【図４】非常に輝度の高い場面においてｉｎｔ２＞ｉｎｔ１であるようなＶＧＡを示す図である。
【図５】図３の電圧制御器によって制御される画素センサの概略回路図である。
【図６】図３の電圧制御器の機能的なブロック図である。
【図７】図６電圧制御器の一例の概略回路図である。
【符号の説明】
１２  センサ論理回路
１４  画像プロセッサ
１６  電圧制御器；逆バイアス制御器
１８  画素配列
２２  アモルファスシリコンダイオード
３０  電圧参照表
３２  クランプ回路；電圧クランプデジタルアナログコンバータ
【図１】
0004344872.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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