(57)【要約】  説明される実施例において、集積回路（１００）が、上に被さるエッチング停止層（２０２）を有する金属薄膜レジスタ（１１２）を備えて形成される。例示的なプロセスにおいて、金属薄膜レジスタ（１１２）は、１つのリソグラフィ工程を追加することで集積回路（１００）に形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
集積回路であって、
下部レベル相互接続ジオメトリ上に形成される第１のエッチング停止層と、
前記第１のエッチング停止層の上にある誘電体の第１の層と、
誘電体の前記第１の層の上にある金属薄膜レジスタと、
前記金属薄膜レジスタの上にある第２のエッチング停止層と、
誘電体の前記第１の層の上にあり、且つ、前記第２のエッチング停止層の上にある金属間誘電体（ＩＬＤ）層と、
第１の上部レベル相互接続ジオメトリを、前記ＩＬＤ層を介してエッチングされた前記金属薄膜レジスタの第１の端部に接続する第１のレジスタビアと、
第２の上部レベル相互接続ジオメトリを、前記ＩＬＤ層を介してエッチングされた前記金属薄膜レジスタの第２の端部に接続する第２のレジスタビアと、
前記ＩＬＤ層を介して、誘電体の前記第１の層を介して、および前記第１のエッチング停止層を介して、第３の上部レベル相互接続ジオメトリを前記下部レベル相互接続ジオメトリに接続する相互接続ビアと、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、前記金属薄膜レジスタのジオメトリが、約１．５〜４０ｎｍの範囲の厚さのＣｒＳｉまたはＮｉＣｒである、集積回路。
【請求項３】
請求項１に記載の集積回路であって、前記金属薄膜レジスタのジオメトリが、約３．５ｎｍの厚さのＣｒＳｉである、集積回路。
【請求項４】
請求項１に記載の集積回路であって、前記第１のエッチング停止層が、約２０ｎｍ〜２００ｎｍの範囲の厚さの、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、およびＡｌ２Ｏ３から成るグループから選択される誘電体であり、前記第２のエッチング停止層が、約２０ｎｍ〜２００ｎｍの範囲の厚さの、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、およびＡｌ２Ｏ３から成るグループから選択される誘電体である、集積回路。
【請求項５】
請求項１に記載の集積回路であって、前記第１のエッチング停止層が、約２０ｎｍ〜２００ｎｍの範囲の厚さのＳｉＮであり、前記第２のエッチング停止層が、約２０ｎｍ〜２００ｎｍの範囲の厚さのＳｉＮである、集積回路。
【請求項６】
集積回路を形成する方法であって、
下部相互接続ジオメトリの上に第１のエッチング停止層を堆積すること、
前記第１のエッチング停止層上に第１の誘電体層を堆積すること、
前記第１の誘電体層上に金属薄膜レジスタ材料を堆積すること、
前記金属薄膜レジスタ材料上に第２のエッチング停止層を堆積すること、
前記第２のエッチング停止層上に、レジスタフォトレジストジオメトリを有するレジスタフォトレジストパターンを形成すること、
前記第２のエッチング停止層をエッチングすること、
金属薄膜レジスタを形成するように前記金属薄膜レジスタ材料をエッチングすること、
前記レジスタフォトレジストパターンを除去すること、
前記第１の誘電体層上および前記第２のエッチング停止層上に、金属間誘電体（ＩＭＤ）層を堆積すること、
少なくとも１つの相互接続ビア開口を備え、前記金属薄膜レジスタの第１の端部の上の第１のレジスタビア開口を備え、前記金属薄膜レジスタの第２の端部の上の第２のレジスタビア開口を備える、ビアフォトレジストパターンを前記ＩＭＤ層上に形成すること、
前記ＩＭＤ誘電体をエッチングし、前記第１の誘電体層をエッチングし、前記相互接続ビア開口内の前記第１のエッチング停止層上で停止することと、前記ＩＭＤ誘電体をエッチングし、前記第１のレジスタビア開口内および前記第２のレジスタビア開口内の前記第２のエッチング停止層上で停止することであって、当該エッチングが、前記第１のエッチング停止層に対して高選択性であり、且つ、前記第２のエッチング停止層に対して高選択性である、第１のプラズマエッチングであること、および
前記相互接続ビア開口内の前記第１のエッチング停止層をエッチングし、前記下部相互接続ジオメトリ上で停止することと、前記第１のレジスタビア開口内および前記第２のレジスタビア開口内の前記第２のエッチング停止層をエッチングし、前記薄膜レジスタ上で停止することであって、当該エッチングが、前記第１および第２のエッチング停止層をエッチングする第２のプラズマエッチングであること、
を含む、方法。
【請求項７】
請求項６に記載の方法であって、前記金属薄膜レジスタ材料が、１．５〜４０ｎｍの範囲の厚さのＮｉＣｒまたはＣｒＳｉである、方法。
【請求項８】
請求項６に記載の方法であって、前記レジスタ材料が、約３．５ｎｍの厚さのＣｒＳｉである、方法。
【請求項９】
請求項６に記載の方法であって、前記第１のエッチング停止層が、約２０ｎｍ〜２００ｎｍの範囲の厚さの、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、およびＡｌ２Ｏ３のから成るグループから選択される誘電体であり、前記第２のエッチング停止層が、約２０ｎｍ〜２００ｎｍの範囲の厚さの、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、およびＡｌ２Ｏ３から成るグループから選択される誘電体である、方法。
【請求項１０】
請求項６に記載の方法であって、前記第１のエッチング停止層が、約２０ｎｍ〜２００ｎｍの範囲の厚さのＳｉＮであり、前記第２のエッチング停止層が、約２０ｎｍ〜２００ｎｍの範囲の厚さのＳｉＮである、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、一般に、集積回路に関し、特に、集積回路における相互接続層内に金属薄膜レジスタを形成することに関する。
【背景技術】
【０００２】
金属薄膜レジスタは、よく知られており、様々な抵抗性金属を用いて形成され得る。ニクロム（ＮｉＣｒ）およびクロムシリコン（ＣｒＳｉ）が一般的に用いられる。これらのタイプの薄膜レジスタは、集積回路製造フローのバックエンド（ＢＥＯＬ）において形成される。ＢＥＯＬレジスタは、基板からより離れた距離で形成されるので、フロントエンドオブライン（ＦＥＯＬ）において形成されるレジスタ（一般に、ポリシリコン、シリサイド、またはｎウェル）よりも寄生静電容量が小さい。ＢＥＯＬレジスタは、このように静電容量がより小さいので、高周波ＲＦ用途にとって好ましい。
【０００３】
集積回路製造フローのＢＥＯＬにおいて金属薄膜レジスタをインテグレートすることは、コストおよびサイクルタイムを増加させる。従来の金属薄膜レジスタが、図１に示してある。金属薄膜レジスタ１１２が、第３の誘電体層１１０上に形成される。第３の誘電体層は、下部相互接続リード１０４の上にあるエッチング停止層１０８上に形成される。下部相互接続リード１０４は、第２の誘電体層１０６に埋め込まれる。下部相互接続リード１０４は、コンタクト１０１を介して下にある集積回路１００内のダイオードに接続される相互接続の第１のレベルであり得、または、ビア１０１を介して相互接続の、下にあるレベルに接続され得る。
【０００４】
金属薄膜レジスタ１１２の領域は、第１のレジスタフォトレジストパターンによって画定される。第２のレジスタフォトレジストパターンが、金属薄膜レジスタ１１２の各端部への電気コンタクトを形成するビアランディングパッド１１４を画定する際に用いられる。ビアランディングパッド１１４は、高いビア抵抗をもたらし得るレジスタビア１２０および１２２をエッチングする間、薄い金属薄膜レジスタを損傷から保護する。第３のレジスタフォトレジストパターンが、ビアランディングパッド１１４への電気的接続を成すため、ビア１２０および１２２のための開口を形成する際に用いられる。
【０００５】
ビアランディングパッド１１４を形成するためおよびレジスタビア１２０および１２２を形成するための追加の処理工程に加え、３つの追加のリソグラフィ工程のコストは、製造フローにかなりの費用およびサイクルタイムを加える。
【発明の概要】
【０００６】
説明される実施例において、集積回路が、上に被さるエッチング停止層を備えた金属薄膜レジスタを備えて形成される。上に被さるエッチング停止層は、レジスタビアランディングパッドの形成を不要にし、また、個別のレジスタビアパターニングおよびエッチング工程を不要にする。例示的なプロセスにおいて、金属薄膜レジスタが、１つのリソグラフィ工程の追加で集積回路内に形成される。
【図面の簡単な説明】
【０００７】
【図１】従来の金属薄膜レジスタの断面図である（従来技術）。
【０００８】
【図２】実施形態の金属薄膜レジスタの断面図である。
【０００９】
【図３Ａ】実施態様に従って形成された、インテグレートされたレジスタの製造における工程の図である。
【図３Ｂ】実施態様に従って形成された、インテグレートされたレジスタの製造における工程の図である。
【図３Ｃ】実施態様に従って形成された、インテグレートされたレジスタの製造における工程の図である。
【図３Ｄ】実施態様に従って形成された、インテグレートされたレジスタの製造における工程の図である。
【図３Ｅ】実施態様に従って形成された、インテグレートされたレジスタの製造における工程の図である。
【発明を実施するための形態】
【００１０】
図２は、実施形態に従って形成される金属薄膜レジスタの図である。図２における実施形態の金属薄膜レジスタは、図１における前述の従来の金属薄膜レジスタとは異なる。図２では、ビアエッチング停止層２０２が金属薄膜レジスタ１１２の上にあり、金属薄膜レジスタ１１２の端部を保護するビアランディングパッド１１４がない。
【００１１】
下部レベル相互接続１０４（金属薄膜レジスタ１１２の下）が、誘電体層１０６内に形成される。誘電体層１０６および下部レベル相互接続１０４は、部分的に処理された集積回路１００の上にある誘電体層１０２上に配置される。部分的に処理された集積回路は、コンタクトを介して、または、１つまたは複数のレベルの相互接続を介して処理され得る。下部レベル相互接続１０４の下の、誘電体層１０２を介するコンタクト／ビア１０１は、基板に対するコンタクトであり得、または、下部レベル相互接続に対するビアであり得る。エッチング停止層１０８が、下部レベル相互接続１０４および誘電体層１０６の上にあり得る。薄層の誘電体１１０が、エッチング停止層１０８の上にある。誘電体層１１０上に金属薄膜レジスタ１１２が形成される。エッチング停止層２０２が、金属薄膜レジスタ１１２の上面を覆い、レジスタフォトレジストパターンを用いて金属薄膜レジスタ１１２をエッチングする前にエッチングされる。厚い誘電体層１１６（層間誘電体層、又はＩＬＤ）が、誘電体層１１０上およびエッチング停止層２０２上に形成される。ＩＬＤ層１１６上に上部レベル相互接続ジオメトリ１２４が形成される。ビア１１８が、上部レベル相互接続ジオメトリ１２４と下部レベル相互接続ジオメトリ１０４との間の電気的接続を形成する。ビア１２０および１２２が、上部レベル相互接続ジオメトリと金属薄膜レジスタ１１２の端部との間の電気的接続を形成する。金属薄膜レジスタ１１２の頂部上のエッチング停止層２０２は、ビアのオーバーエッチングにより金属薄膜レジスタの端部を損傷させることなく、レジスタビア１２０および１２２を相互接続ビア１１８と同時に形成することを可能にする。
【００１２】
図３Ａ〜図３Ｅは、１つの追加のフォトレジストパターニング工程を用いて、金属薄膜レジスタを集積回路にインテグレートする方法を図示する。このプロセスフローは、図１の従来の３つのフォトレジストパターニングプロセスと比較して、コストコストおよびサイクルタイムを著しく削減する。
【００１３】
非デュアルダマシンプロセスフローが、こうした方法を例示するために用いられる。こうした方法は、デュアルダマシン相互接続プロセスフローに容易に適応できる。
【００１４】
図３Ａは、集積回路１００の上にある第１の誘電体層１０２を有する集積回路１００を示す。第２の誘電体層１０６に埋め込まれる下部相互接続ジオメトリ１０４が、誘電体層１０２上に形成される。下部相互接続ジオメトリ１０４は、アルミニウム、アルミニウム銅合金、アルミニウム合金を加えたチタン、またはアルミニウム合金を加えたＴｉＷであり得る。下部相互接続ジオメトリは、デュアルダマシンプロセスを用いて形成された銅としてもよい。第１の誘電体層１０２および第２の誘電体層１０６は、プラズマ励起化学気相成長（ＰＥＣＶＤ）またはプラズマ励起ＴＥＯＳ堆積（ＰＥＴＥＯＳ）を用いて堆積された二酸化ケイ素などの誘電体であり得、または低誘電率誘電体であり得る。
【００１５】
図３Ｂに示すように、エッチング停止層１０８がその後堆積され得、続いて薄い誘電体層１１０が堆積され得る。エッチング停止層１０８は、約２０ｎｍ〜２００ｎｍの範囲の厚さの、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、またはＡｌ２Ｏ３などの誘電体であり得る。誘電体層１１０は、約５０ｎｍ〜３００ｎｍの厚さのＰＥＣＶＤ酸化物などの誘電体材料であり得る。約１．５ｎｍ〜４０ｎｍの範囲の厚さのニクロム（ＮｉＣｒ）またはクロムシリコン（ＣｒＳｉ）などのレジスタ材料３１０がその後堆積される。レジスタ材料３１０は、スパッタリングなどの物理気相成長（ＰＶＤ）プロセスを用いて堆積され得る。レジスタ材料３１０はその後、エッチング停止層３１２でキャップされる。エッチング停止材料は、約２０ｎｍ〜２００ｎｍの範囲の厚さの、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、またはＡｌ２Ｏ３などの誘電体材料である。例示的な実施形態において、１００ｎｍのＳｉＮエッチング停止層が、３．５ｎｍのＣｒＳｉ上に堆積される。レジスタフォトレジストパターン３１４がその後、エッチング停止層３１２上に形成される。
【００１６】
図３Ｃに示すように、エッチング停止層３１２およびレジスタ材料３１０はエッチングされて、エッチング停止層ジオメトリ２０２により覆われるレジスタジオメトリ１１２を形成する。レジスタフォトレジストパターン３１４がその後除去される。ある実施形態において、エッチング停止層３１２およびレジスタ層３１０は、プラズマエッチングを用いてエッチングされる。ＰＥＣＶＤ二酸化ケイ素などの誘電体または低誘電率誘電体であり得るＩＬＤ層１１６が、堆積され、平坦化される。相互接続ビア３１８、レジスタビア３２０および３２２のための開口を有するビアフォトレジストパターン３１６が、その後ＩＬＤ層１１６上に形成される。
【００１７】
図３Ｄにおいて、ビア３１８、３２０、および３２２は、エッチング停止層１０８および２０２に対して高い選択性で二酸化ケイ素をエッチングするプラズマエッチングを用いてエッチングされる。レジスタビア３２０および３２２はエッチングされ、エッチング停止層２０２上で停止する。相互接続ビア３１８はエッチングされ、エッチング停止層１０８上で停止する。例示的なプロセスフローにおいて、ＩＭＤ１１６は二酸化ケイ素であり、エッチング停止層１０８および２０２は窒化ケイ素である。ビアエッチングの第１の工程において、二酸化ケイ素は、窒化ケイ素に対して高い選択性でエッチングされる。
【００１８】
図３Ｅを参照すると、ビアエッチング化学成分が、エッチング停止層１０８および２０２をエッチングするように変更される。エッチング停止層１０８は、相互接続ビア３１８の底部からエッチングされ、エッチング停止層２０２はレジスタビア３２０および３２２の底部からエッチングされる。エッチング停止層１０８および２０２は薄い（約２０ｎｍ〜２００ｎｍの範囲にある）ので、ビア３１８、３２０、および３２２の底部がクリアであることを確実にするためにエッチング時間にわたって短いビアしか必要とされない。エッチング時間にわたってビアが短いので、ビアエッチングは、ほとんど損傷なく薄い金属レジスタ１１２上で停止する。これにより、ビア１２０および１２２（図２）と金属薄膜レジスタ１１２の端部との間の良好な電気的接続が確実となる。ビアフォトレジストパターン３１６はその後除去される。
【００１９】
図２におけるビアプラグ１１８、１２０、および１２２を形成するため、また、ビアプラグ１１８、１２０、および１２２の上に上部レベル相互接続ジオメトリ１２４を形成するために、ビア３１８、３２０、および３２２をＣＶＤ−Ｗまたは銅などの誘電材料で充填するように、追加の処理がその後集積回路上で成される。上部レベル相互接続は、ＰＶＤを用いて堆積されたアルミニウムシリコン、アルミニウム銅などの金属であり得、または、電気めっきを用いて堆積された銅であり得る。
【００２０】
従って、例示的なプロセスにおいて、１つのみの追加のフォトレジストパターンを加えることにより、金属薄膜レジスタが集積回路製造フローに加えられる。
【００２１】
特許請求の範囲内において、説明された実施形態における改変が可能であり、また、他の実施形態が可能である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【国際調査報告】
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