(57)【要約】  適応クロック分配システム内のクリティカルパス時間遅延の動作較正のための自動較正回路、ならびに関連する方法およびシステムを開示する。適応クロック分配システムは、被クロック供給回路に電力を供給する電源内で電圧ドループが発生した後、被クロック供給回路のタイミングマージン低下を防止するために、被クロック供給回路に与えられるクロック信号の分配を遅延させるために、長さ調節可能遅延回路を含む。適応クロック分配システムはまた、電源内の電圧ドループに応答して、被クロック供給回路に与えられる遅延クロック信号の周波数を低減するために、動的変動モニタを含むので、被クロック供給回路が、電圧ドループ中にその性能限界を超えてクロック供給されないようになる。自動較正回路が、被クロック供給回路の動作条件および環境条件に基づいて、動作中に動的変動モニタを較正するために、適応クロック分配システム内に設けられる。
2017534939.tif 000002
【特許請求の範囲】
【請求項１】
動的変動モニタであって、
クロック信号を受信するように構成された第1のクロック信号入力部と、
被クロック供給回路内のクリティカルパス遅延タイミングに基づく遅延タイミングを各々が有する、複数の調節可能遅延パスを備える、調節可能遅延回路であって、
前記クロック信号のクロック信号周期と、プログラマブル遅延パス入力に基づいて前記複数の調節可能遅延パスの間で選択された調節可能遅延パス内で遅延されたデータ入力信号のパス遅延との間のタイミングマージンを測定するようにさらに構成された、調節可能遅延回路と、
前記クロック信号の周期と前記データ入力信号の前記パス遅延との間の前記測定されたタイミングマージンに基づいて、前記被クロック供給回路に電力を供給する電源の電圧ドループを検出し、前記電源の電圧ドループイベントを示す電圧ドループ出力を生成するように構成された電圧ドループ検出回路と
を備える、動的変動モニタと、
適応制御回路であって、
第2のクロック信号入力部上で、前記クロック信号の遅延クロック信号からなる第1の遅延クロック信号を受信すること、
低減周波数遅延クロック信号を与えるために、前記第1の遅延クロック信号の周波数を低減すること、
前記動的変動モニタから前記電圧ドループ出力を受信すること、
前記電圧ドループ出力が前記電圧ドループイベントを示す場合、前記低減周波数遅延クロック信号を第2のクロック出力部上で前記被クロック供給回路に選択的に与えること、および
前記電圧ドループ出力が前記電圧ドループイベントを示さない場合、前記第1の遅延クロック信号を前記第2のクロック出力部上で前記被クロック供給回路に選択的に与えること
を行うように構成された、適応制御回路と、
前記電圧ドループイベントが前記電圧ドループ出力上で生成されることなしに、前記動的変動モニタ内で前記クロック信号周期と前記データ入力信号の前記パス遅延とのより低いパスタイミングマージンを生じる、前記動的変動モニタ内の前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パスを選択するために、前記プログラマブル遅延パス入力を生成するように構成された自動較正回路と
を備える、被クロック供給回路に与えられるクロック信号を遅延させるための適応クロック分配システム。
【請求項２】
前記自動較正回路が、前記適応クロック分配システムのインフィールド動作中に、前記プログラマブル遅延パス入力を生成するように構成される、請求項1に記載の適応クロック分配システム。
【請求項３】
前記動的変動モニタが、前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パスを選択するために、前記プログラマブル遅延パス入力内で構成ビットを受信するようにさらに構成され、
前記自動較正回路が、前記選択された調節可能遅延パスを選択することを前記動的変動モニタに行わせるために、前記プログラマブル遅延パス入力内で前記構成ビットを与えるようにさらに構成される、請求項1に記載の適応クロック分配システム。
【請求項４】
前記自動較正回路が、前記選択された調節可能遅延パス内の遅延を調節するために、前記プログラマブル遅延パス入力内の遅延設定を調節するようにさらに構成される、請求項1に記載の適応クロック分配システム。
【請求項５】
前記自動較正回路が、前記選択された調節可能遅延パス内の前記遅延を調節することを前記動的変動モニタに行わせるために、前記生成されたプログラマブル遅延パス入力内で構成ビットを与えるようにさらに構成され、
前記動的変動モニタが、前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パス内の前記遅延を調節するために、前記プログラマブル遅延パス入力内で前記構成ビットを受信するようにさらに構成される、請求項4に記載の適応クロック分配システム。
【請求項６】
前記適応制御回路が、前記動的変動モニタを較正するために開始された後、セーフモードに入るように構成される、請求項1に記載の適応クロック分配システム。
【請求項７】
前記適応制御回路が、受信された周波数入力信号に基づいて、前記低減周波数遅延クロック信号または前記第1の遅延クロック信号のいずれかを前記第2のクロック出力部に選択的に与えるように構成された、クロック信号セレクタをさらに備える、請求項6に記載の適応クロック分配システム。
【請求項８】
前記自動較正回路が、前記低減周波数遅延クロック信号を前記第2のクロック出力部上で前記被クロック供給回路に与えることを、前記クロック信号セレクタに行わせることを、前記適応制御回路に行わせるために、前記セーフモードにおいてクロック選択信号を生成するように構成される、請求項7に記載の適応クロック分配システム。
【請求項９】
前記適応制御回路が、前記第1の遅延クロック信号の前記周波数のほぼ半分の周波数における、前記低減周波数遅延クロック信号を、前記第2のクロック出力部上で前記被クロック供給回路に与えることを、前記クロック信号セレクタに行わせるように構成される、請求項8に記載の適応クロック分配システム。
【請求項１０】
前記自動較正回路が、前記セーフモードにおいて非動作命令(NOP)を実行することを、前記被クロック供給回路に行わせるように構成される、請求項6に記載の適応クロック分配システム。
【請求項１１】
前記自動較正回路が、前記クロック信号周期と前記データ入力信号の前記パス遅延との間の低減されたタイミングマージンを与えるために、前記動的変動モニタ内で前記選択された調節可能遅延パスを調節するために、前記プログラマブル遅延パス入力を生成するようにさらに構成される、請求項4に記載の適応クロック分配システム。
【請求項１２】
前記低減されたタイミングマージンが、ほぼゼロのタイミングマージンからなる、請求項11に記載の適応クロック分配システム。
【請求項１３】
前記自動較正回路が、前記電圧ドループ出力に基づいて、前記クロック信号周期と前記データ入力信号の前記パス遅延との間の前記低減されたタイミングマージンを与えるために、前記選択された調節可能遅延パスを調節するように構成される、請求項11に記載の適応クロック分配システム。
【請求項１４】
前記自動較正回路が、前記電圧ドループ出力に基づいて、前記クロック信号周期と選択された調節可能パス遅延との間の低減されたタイミングマージンを増大させるために、前記選択された調節可能遅延パスを調節するように構成される、請求項14に記載の適応クロック分配システム。
【請求項１５】
前記クロック信号を受信するように構成された第3のクロック信号入力部と、
前記第1の遅延クロック信号を与えるために、前記受信されたクロック信号を遅延させるように構成された遅延回路と
を備える、長さ調節可能遅延回路
をさらに備える、請求項14に記載の適応クロック分配システム。
【請求項１６】
前記クロック信号によってクロック供給される駆動フリップフロップであって、前記データ入力信号を生成するように構成された、駆動フリップフロップをさらに備える、請求項1に記載の適応クロック分配システム。
【請求項１７】
集積回路(IC)内に組み込まれる、請求項1に記載の適応クロック分配システム。
【請求項１８】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されるデバイス内に組み込まれる、請求項1に記載の適応クロック分配システム。
【請求項１９】
被クロック供給回路に与えられるクロック信号を遅延させるための適応クロック分配システムであって、
クロック信号のクロック信号周期と、プログラマブル遅延パス入力に基づいて、被クロック供給回路内のクリティカルパス遅延タイミングに基づく遅延タイミングを各々が有する複数の調節可能遅延パスの間で選択された調節可能遅延パス内のデータ入力信号のパス遅延との間のタイミングマージンを測定するための手段と、
前記クロック信号の周期と前記データ入力信号の前記パス遅延との間の前記測定されたタイミングマージンに基づいて、前記被クロック供給回路に電力を供給する電源の電圧ドループを示す電圧ドループ出力上の電圧ドループイベントを検出するための手段と、
第2のクロック信号入力部上で、前記クロック信号の遅延クロック信号からなる第1の遅延クロック信号を受信すること、
低減周波数遅延クロック信号を与えるために、前記第1の遅延クロック信号の周波数を低減すること、
前記電圧ドループ出力が前記電圧ドループイベントを示す場合、前記低減周波数遅延クロック信号を第2のクロック出力部上で前記被クロック供給回路に選択的に与えること、および
前記電圧ドループ出力が前記電圧ドループイベントを示さない場合、前記第1の遅延クロック信号を前記第2のクロック出力部上で前記被クロック供給回路に選択的に与えること
を行うための手段と、
前記電圧ドループイベントが前記電圧ドループイベントを検出するための前記手段によって生成されることなしに、前記タイミングマージンを測定するための前記手段内で前記クロック信号周期と前記データ入力信号の前記パス遅延とのより低いパスタイミングマージンを生じる、前記タイミングマージンを測定するための前記手段内の前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パスを選択するために、前記プログラマブル遅延パス入力を、前記タイミングマージンを測定するための前記手段に与えるための手段と
を備える、適応クロック分配システム。
【請求項２０】
遅延クロック信号を被クロック供給回路に適応的に分配する方法であって、
クロック信号を受信するステップと、
前記クロック信号のクロック信号周期と、プログラマブル遅延パス入力に基づいて、被クロック供給回路内のクリティカルパス遅延タイミングに基づく遅延タイミングを各々が有する複数の調節可能遅延パスの間で選択された調節可能遅延パス内のデータ入力信号のパス遅延とのタイミングマージンを測定するステップと、
前記被クロック供給回路に電力を供給する電源の電圧ドループイベントを検出するステップと、
前記クロック信号の周期と前記データ入力信号の前記パス遅延との前記測定されたタイミングマージンに基づいて、前記電圧ドループイベントを示す電圧ドループ出力を生成するステップと、
前記電圧ドループ出力が前記電圧ドループイベントを示す場合、前記クロック信号の低減周波数遅延クロック信号を前記被クロック供給回路に選択的に与えるステップと、
前記電圧ドループ出力が前記電圧ドループイベントを示さない場合、第1の遅延クロック信号を第2のクロック出力部上で前記被クロック供給回路に選択的に与えるステップと、
前記電圧ドループイベントが前記電圧ドループ出力上で生成されることなしに、前記クロック信号周期と前記データ入力信号の前記パス遅延とのより低いパスタイミングマージンを生じる、前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パスに基づいて、前記プログラマブル遅延パス入力に基づいて前記複数の調節可能遅延パスを較正するステップと、
前記複数の調節可能遅延パスの前記較正に基づいて、前記被クロック供給回路の動作中に、前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パスを選択するために、前記プログラマブル遅延パス入力を生成するステップと
を含む、方法。
【請求項２１】
適応クロック分配システムのインフィールド動作中に、前記プログラマブル遅延パス入力を生成するステップを含む、請求項20に記載の方法。
【請求項２２】
前記プログラマブル遅延パス入力を生成するステップが、前記選択された調節可能遅延パスを選択するために、前記プログラマブル遅延パス入力内で構成ビットを与えるステップをさらに含み、
前記クロック信号周期と前記データ入力信号の前記パス遅延との前記タイミングマージンを測定するステップが、前記クロック信号周期と、前記プログラマブル遅延パス入力内の前記受信した構成ビットに基づいて前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パス内の前記データ入力信号の前記パス遅延との前記タイミングマージンを測定するステップをさらに含む、請求項20に記載の方法。
【請求項２３】
前記プログラマブル遅延パス入力を生成するステップが、前記選択された調節可能遅延パス内の遅延を調節するために、選択された調節可能遅延パスプログラマブル遅延パス入力内の遅延設定を調節するステップをさらに含む、請求項20に記載の方法。
【請求項２４】
前記プログラマブル遅延パス入力を生成するステップが、前記選択された調節可能遅延パスを選択するために、前記プログラマブル遅延パス入力内で構成ビットを与えるステップをさらに含み、
前記クロック信号周期と前記データ入力信号の前記パス遅延との前記タイミングマージンを測定するステップが、前記クロック信号周期と、前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パス内の前記遅延を調節するために前記受信した構成ビットに基づいて前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パス内の前記データ入力信号の前記パス遅延との前記タイミングマージンを測定するステップをさらに含む、請求項23に記載の方法。
【請求項２５】
前記プログラマブル遅延パス入力に基づいて、前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パスを較正するために開始された後、セーフモードに入るステップをさらに含む、請求項20に記載の方法。
【請求項２６】
クロック信号セレクタが、受信された周波数入力信号に基づいて、前記低減周波数遅延クロック信号または前記第1の遅延クロック信号のいずれかを前記第2のクロック出力部に選択的に与えるステップをさらに含む、請求項25に記載の方法。
【請求項２７】
前記プログラマブル遅延パス入力を生成するステップが、前記クロック信号周期と前記データ入力信号の前記パス遅延との間の低減されたタイミングマージンを与えるために、前記動的変動モニタにおいて前記選択された調節可能遅延パスを調節するために、前記プログラマブル遅延パス入力を生成するステップをさらに含む、請求項23に記載の方法。
【請求項２８】
前記低減されたタイミングマージンが、ほぼゼロのタイミングマージンからなる、請求項27に記載の方法。
【請求項２９】
前記選択された調節可能遅延パスを調節するステップが、前記電圧ドループ出力に基づいて、前記クロック信号周期と前記データ入力信号の前記パス遅延との間の前記低減されたタイミングマージンを与えるために、前記選択された調節可能遅延パスを調節するステップを含む、請求項27に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権出願
本出願は、その内容全体が本明細書に組み込まれる、2014年9月8日に出願された、「AUTOMATIC CALIBRATION CIRCUITS FOR IN-FIELD, OPERATIONAL CALIBRATION OF CRITICAL-PATH TIME DELAYS IN ADAPTIVE CLOCK DISTRIBUTION SYSTEMS, AND RELATED METHODS AND SYSTEMS」という名称の米国仮特許出願第62/047,278号の優先権を主張するものである。
【０００２】
本出願はまた、その内容全体が本明細書に組み込まれる、2015年3月25日に出願された、「AUTOMATIC CALIBRATION CIRCUITS FOR OPERATIONAL CALIBRATION OF CRITICAL-PATH TIME DELAYS IN ADAPTIVE CLOCK DISTRIBUTION SYSTEMS, AND RELATED METHODS AND SYSTEMS」という名称の米国特許出願第14/668,041号の優先権を主張するものである。
【０００３】
本開示の技術は、一般に、電源を監視して、電源電圧がドループしたか否かを決定するため、および、電圧ドループを補償するために、それに応じて、電源によって電力供給される被電力供給回路の性能を適応的に変更するための監視回路に関する。
【背景技術】
【０００４】
中央処理ユニット(CPU)またはデジタル信号プロセッサ(DSP)などの回路は、動作するために電力を必要とする。この点について、電源は、被電力供給回路に供給電圧を与える。回路の通常動作中に、電源は、電圧ドループを経験することがある。図1は、供給電圧102において発生する電源電圧ドループ100の一例を示すグラフである。図1に示すように、電源電圧ドループ100は、電源によって供給されている電源電圧102における一時的な低下または低減(たとえば、10ナノ秒(ns))である。そのような挙動は、スイッチング電源に関連付けられ得る。電源電圧ドループ100の理由には、電源によって供給される電源電流における需要の急増、電力配信システムにおける大きい電流トランジェントの誘導、および/または電源に対する動作変更が含まれ得る。電源の電圧ドループの大きさおよび持続時間は、電流需要の変化による基板、パッケージ、およびダイレベルにおける容量性および誘導性の寄生振動の相互作用によって決まる。したがって、電圧ドループは、ダイにわたってグローバルに回路に影響を与え、遅延において数ナノ秒(ns)(すなわち、高周波)から数マイクロ秒(ms)(すなわち、低周波)までにわたる周波数とともに発生し得る。
【０００５】
高周波電圧ドループは、最大の電源電圧の大きさの変化を生じ、したがって、被電力供給回路の性能およびエネルギー効率に深刻な影響を与えることがある。たとえば、命令を実行するCPUは、高周波スイッチング電源によって電力供給される被電力供給回路であり得る。CPUでは、典型的な電流消費は、数百ミリアンペア(mA)から1アンペア(A)程度であり得る。たとえば、CPUが、連続の複雑な命令(たとえば、ハードウェア乗算)を実行する場合、電流消費は、ナノ秒(ns)ごとに約1アンペア(A)において急速に変化し、それによって、電源電圧ドループを引き起こすことがある。電圧ドループが、電源によってCPUに与えられる電圧レベルがCPUの最低許容動作電圧を下回ることを引き起こさない限り、CPUは適切に機能し続ける。
【０００６】
したがって、CPUに電力を供給する電源内で発生し得る電圧ドループを補償するために、電圧動作マージン(たとえば、電圧ガードバンド)が電源内に設計され得る。電源の電圧動作マージンは、電圧ドループ中に電源によって与えられる最悪の供給電圧と、被電力供給回路の最低許容動作電圧との間の差として計算される。電源電圧の動作マージンは、電源電圧ドループイベントが発生するとき、適切な回路動作を保証するために被電力供給回路に供給されなければならない、追加の電圧を表す。しかしながら、電圧ドループイベントは頻繁に発生しないので、被電力供給回路が非電圧ドループ時間中に適切に機能するために必要とされるものよりも、追加の電力が電源によって被電力供給回路に与えられ、したがって、追加の電力が非効率的に消費される。
【０００７】
代替的に、被電力供給回路は、その最低許容動作電圧を低減するために、低減された性能レベルにおいて動作する(たとえば、その動作周波数を低減する)ように構成され得る。したがって、電圧ドループが電源内で発生するとき、被電力供給回路は、電圧ドループ中に電源によって供給される電圧において維持され得る性能レベルですでに動作中である。しかしながら、頻度の低い電源電圧ドループを補償するために、被電力供給回路が低減された性能レベルで動作することを提供することもまた、好ましくないことがある。
【発明の概要】
【課題を解決するための手段】
【０００８】
発明を実施するための形態において開示する態様は、適応クロック分配システム内のクリティカルパス時間遅延の動作較正のための自動較正回路を含む。関連する方法およびシステムも開示する。一態様では、被クロック供給回路に分配されるべきクロック信号を受信する、適応クロック分配システムを提供する。適応クロック分配システムは、長さ調節可能遅延回路を含む。長さ調節可能遅延回路は、被クロック供給回路に与えられるクロック信号の分配を遅延させるように構成される。クロック信号の分配を遅延させることで、被クロック供給回路に電力を供給する電源内で電圧ドループが発生した後、他の場合の被クロック供給回路のタイミング低下を延期することによって、電圧ドループを検出するため、およびクロック信号周波数を適応させるための、応答時間がもたらされる。適応クロック分配システムはまた、動的変動モニタを含む。動的変動モニタは、その遅延が被クロック供給回路内のクリティカルパス遅延タイミングに基づく、1つまたは複数の調節可能遅延パス内のタイミング遷移に基づいて、電源内の電圧ドループのオンセットを検出するように構成される。被クロック供給回路内のクリティカルパス遅延タイミングは、被クロック供給回路の作製中に受けるプロセス変動に基づいて変動し得るので、追加の遅延マージンもまた、調節可能遅延パス内に与えられる。動的変動モニタは、被クロック供給回路に与えられるクロック信号の周波数が、電源内の電圧ドループの検出に応答して低減されることを引き起こすために、適応制御ユニットおよびクロック分周器論理とインターフェースするように構成されるので、被クロック供給回路は、電圧ドループ中にその性能限界を超えてクロック供給されないようになる。
【０００９】
本明細書で開示する追加の態様では、自動較正回路もまた適応クロック分配システム内に設けられる。自動較正回路は、被クロック供給回路の動作条件(たとえば、動作周波数および電圧)ならびに環境条件(たとえば、温度)に基づいて、動的変動モニタ内の調節可能遅延パスを較正するように構成される。たとえば、自動較正回路は、インフィールド動作中に動作条件に基づいて、動的変動モニタ内の調節可能遅延パスを較正するように構成され得る。動的変動モニタの動作較正を提供するために、適応クロック分配システム内に自動較正回路を設けることによって、広範囲の動作条件および環境条件にわたる、または較正時間を低減するためにテスト中に限られた範囲の動作条件および環境条件にわたるテスト中に、各適応クロック分配システムを較正することで受ける、コストがかかる較正時間およびオーバーヘッドが低減または回避され得る。
【００１０】
動的変動モニタ内の調節可能遅延パスを較正することで、動的変動モニタが調節可能遅延パス内のタイミング遷移に基づいて電圧ドループのオンセットを検出する際の精度を低減することなしに、被クロック供給回路内のクリティカルパス遅延タイミングと、動的変動モニタ内の調節可能遅延パスとの間の遅延変動が低減される。被クロック供給回路内のクリティカルパス遅延タイミングと、動的変動モニタ内の調節可能遅延パスとの間の遅延変動を低減することで、動的変動モニタ内の追加のタイミングマージンが低減されることが可能になる。動的変動モニタ内の追加のタイミングマージンを低減することで、適応クロック分配システムによって軽減される電圧ドループの大きさが増し、それによって、被クロック供給回路のスループットが増す。動的変動モニタ内の追加のタイミングマージンを低減して、適応クロック分配システムの有効性を向上させることで、エネルギー消費を低減することもでき、その理由は、被クロック供給回路のスループット増大のために、タスクが被クロック供給回路によってより速く完了されることになるからである。
【００１１】
この点について、一態様では、被クロック供給回路に与えられるクロック信号を遅延させるための適応クロック分配システムを提供する。適応クロック分配システムは、動的変動モニタを備える。動的変動モニタは、クロック信号を受信するように構成された第1のクロック信号入力部を備える。動的変動モニタはまた、被クロック供給回路内のクリティカルパス遅延タイミングに基づく遅延タイミングを各々が有する、複数の調節可能遅延パスを備える、調節可能遅延回路を備える。調節可能遅延回路は、クロック信号のクロック信号周期と、プログラマブル遅延パス入力に基づいて複数の調節可能遅延パスの間で選択された調節可能遅延パス内で遅延されたデータ入力信号のパス遅延との間のタイミングマージンを測定するようにさらに構成される。適応クロック分配システムはまた、電圧ドループ検出回路を備える。電圧ドループ検出回路は、クロック信号の周期とデータ入力信号のパス遅延との間の測定されたタイミングマージンに基づいて、被クロック供給回路に電力を供給する電源の電圧ドループを検出し、電源の電圧ドループイベントを示す電圧ドループ出力を生成するように構成される。適応クロック分配システムはまた、適応制御回路を備える。適応制御回路は、第2のクロック信号入力部上で、クロック信号の遅延クロック信号からなる第1の遅延クロック信号を受信するように構成される。適応制御回路はまた、低減周波数遅延クロック信号を与えるために、第1の遅延クロック信号の周波数を低減するように構成される。適応制御回路はまた、動的変動モニタから電圧ドループ出力を受信するように構成される。適応制御回路はまた、電圧ドループ出力が電圧ドループイベントを示す場合、低減周波数遅延クロック信号を第2のクロック出力部上で被クロック供給回路に選択的に与えるように構成される。適応制御回路はまた、電圧ドループ出力が電圧ドループイベントを示さない場合、第1の遅延クロック信号を第2のクロック出力部上で被クロック供給回路に選択的に与えるように構成される。適応クロック分配システムはまた、自動較正回路を備える。自動較正回路は、電圧ドループイベントが電圧ドループ出力上で生成されることなしに、動的変動モニタ内でクロック信号周期とデータ入力信号のパス遅延とのより低いパスタイミングマージンを生じる、動的変動モニタ内の複数の調節可能遅延パスの間で選択された調節可能遅延パスを選択するために、プログラマブル遅延パス入力を生成するように構成される。
【００１２】
別の態様では、被クロック供給回路に与えられるクロック信号を遅延させるための適応クロック分配システムを提供する。適応クロック分配システムは、クロック信号のクロック信号周期と、プログラマブル遅延パス入力に基づいて、被クロック供給回路内のクリティカルパス遅延タイミングに基づく遅延タイミングを各々が有する複数の調節可能遅延パスの間で選択された調節可能遅延パス内のデータ入力信号のパス遅延との間のタイミングマージンを測定するための手段を備える。適応クロック分配システムはまた、クロック信号の周期とデータ入力信号のパス遅延との間の測定されたタイミングマージンに基づいて、被クロック供給回路に電力を供給する電源の電圧ドループを示す電圧ドループ出力上の電圧ドループイベントを検出するための手段を備える。適応クロック分配システムはまた、第2のクロック信号入力部上で、クロック信号の遅延クロック信号からなる第1の遅延クロック信号を受信すること、低減周波数遅延クロック信号を与えるために、第1の遅延クロック信号の周波数を低減すること、電圧ドループ出力が電圧ドループイベントを示す場合、低減周波数遅延クロック信号を第2のクロック出力部上で被クロック供給回路に選択的に与えること、および、電圧ドループ出力が電圧ドループイベントを示さない場合、第1の遅延クロック信号を第2のクロック出力部上で被クロック供給回路に選択的に与えることを行うための手段を備える。適応クロック分配システムはまた、電圧ドループイベントが電圧ドループイベントを検出するための手段によって生成されることなしに、タイミングマージンを測定するための手段内でクロック信号周期とデータ入力信号のパス遅延とのより低いパスタイミングマージンを生じる、タイミングマージンを測定するための手段内の複数の調節可能遅延パスの間で選択された調節可能遅延パスを選択するために、プログラマブル遅延パス入力を、タイミングマージンを測定するための手段に与えるための手段を備える。
【００１３】
別の態様では、遅延クロック信号を被クロック供給回路に適応的に分配する方法を提供する。この方法は、クロック信号を受信するステップを含む。この方法はまた、クロック信号のクロック信号周期と、プログラマブル遅延パス入力に基づいて、被クロック供給回路内のクリティカルパス遅延タイミングに基づく遅延タイミングを各々が有する複数の調節可能遅延パスの間で選択された調節可能遅延パス内のデータ入力信号のパス遅延とのタイミングマージンを測定するステップを含む。この方法はまた、被クロック供給回路に電力を供給する電源の電圧ドループイベントを検出するステップを含む。この方法はまた、クロック信号の周期とデータ入力信号のパス遅延との測定されたタイミングマージンに基づいて、電圧ドループイベントを示す電圧ドループ出力を生成するステップを含む。この方法はまた、電圧ドループ出力が電圧ドループイベントを示す場合、クロック信号の低減周波数遅延クロック信号を被クロック供給回路に選択的に与えるステップを含む。この方法はまた、電圧ドループ出力が電圧ドループイベントを示さない場合、第1の遅延クロック信号を第2のクロック出力部上で被クロック供給回路に選択的に与えるステップを含む。この方法はまた、電圧ドループイベントが電圧ドループ出力上で生成されることなしに、クロック信号周期とデータ入力信号のパス遅延とのより低いパスタイミングマージンを生じる、複数の調節可能遅延パスの間で選択された調節可能遅延パスに基づいて、プログラマブル遅延パス入力に基づいて複数の調節可能遅延パスを較正するステップを含む。この方法はまた、複数の調節可能遅延パスの較正に基づいて、被クロック供給回路の動作中に、複数の調節可能遅延パスの間で選択された調節可能遅延パスを選択するために、プログラマブル遅延パス入力を生成するステップを含む。
【図面の簡単な説明】
【００１４】
【図１】電源によって供給される供給電圧において発生する、例示的な電源電圧ドループのグラフである。
【図２】動的変動モニタを用いて、被クロック供給回路に電力を供給する電源内の電圧ドループを検出するため、および、被クロック供給回路内の性能低下を防止するために被クロック供給回路へのクロック周波数を適応的に変化させるために、十分な応答時間を可能にするために、長さ調節可能遅延(TLD:tunable-length delay)回路の遅延に基づいて、被クロック供給回路へのクロック信号分配を遅延させるための、例示的な適応クロック分配システムのブロック図である。
【図３】被クロック供給回路内で適応的応答をトリガするために、電源内の電圧ドループのオンセットを検出するために、電源変動に応答してクリティカルパスタイミング変化を追跡するための、図2の適応クロック分配システム内に設けられた動的変動モニタ(DVM:dynamic variation monitor)の回路図である。
【図４】例示的な従来のクロック分配システム、および図2の適応クロック分配システムについての、性能およびエネルギー消費の例示的なプロットを示すグラフである。
【図５】テスト中のポストシリコン較正のテスト時間およびメモリオーバーヘッドを低減または除去しながら、適応クロック分配システムの性能を最適化するために、動的変動モニタ内でクリティカルパス遅延の動作較正を可能にするために、例示的な自動較正回路を追加として含む、図2の例示的な適応クロック分配システムのブロック図である。
【図６】図5の適応クロック分配システム内の動的変動モニタに結合された自動較正回路の回路図である。
【図７】動的変動モニタ内でクリティカルパス遅延の動作較正を提供するための、図5の適応クロック分配システム内の自動較正回路の例示的な動作を示す状態機械の図である。
【図８Ａ】追加の自動較正回路を採用する、図5の適応クロック分配システムの性能およびエネルギー消費の例示的なプロットを示すグラフである。
【図８Ｂ】所与の電圧ドループのために追加の自動較正回路を採用する、図5の適応クロック分配システムのためのスループット回復のダイ確率分布の例示的なプロットを示すグラフである。
【図９】プロセッサ内で適応的応答をトリガするために、電源内の電圧ドループのオンセットを検出するために、電源変動に応答してクリティカルパスタイミング変化を追跡する、動的変動モニタ内でクリティカルパス遅延の動作較正を可能にするために、本明細書で説明する適応クロック分配システムを含み得る、例示的なプロセッサベースのシステムのブロック図である。
【発明を実施するための形態】
【００１５】
次に図面を参照しながら、本開示のいくつかの例示的態様について説明する。「例示的」という語は、本明細書において「一例、事例、または例示としての役割を果たすこと」を意味するために使用される。「例示的」として本明細書で説明するいずれの態様も、必ずしも他の態様よりも好ましいか、または有利であると解釈されるべきではない。
【００１６】
発明を実施するための形態において開示する態様は、適応クロック分配システム内のクリティカルパス時間遅延の動作較正のための自動較正回路を含む。関連する方法およびシステムも開示する。一態様では、被クロック供給回路に分配されるべきクロック信号を受信する、適応クロック分配システムを提供する。適応クロック分配システムは、長さ調節可能遅延回路を含む。長さ調節可能遅延回路は、被クロック供給回路に与えられるクロック信号の分配を遅延させるように構成される。クロック信号の分配を遅延させることで、被クロック供給回路に電力を供給する電源内で電圧ドループが発生した後、他の場合の被クロック供給回路のタイミング低下を延期することによって、電圧ドループを検出するため、およびクロック信号周波数を適応させるための、応答時間がもたらされる。適応クロック分配システムはまた、動的変動モニタを含む。動的変動モニタは、その遅延が被クロック供給回路内のクリティカルパス遅延タイミングに基づく、1つまたは複数の調節可能遅延パス内のタイミング遷移に基づいて、電源内の電圧ドループのオンセットを検出するように構成される。被クロック供給回路内のクリティカルパス遅延タイミングは、被クロック供給回路の作製中に受けるプロセス変動に基づいて変動し得るので、追加の遅延マージンもまた、調節可能遅延パス内に与えられる。動的変動モニタは、被クロック供給回路に与えられるクロック信号の周波数が、電源内の電圧ドループの検出に応答して低減されることを引き起こすように構成されるので、被クロック供給回路は、電圧ドループ中にその性能限界を超えてクロック供給されないようになる。
【００１７】
本明細書で開示する追加の態様では、自動較正回路もまた適応クロック分配システム内に設けられる。自動較正回路は、被クロック供給回路の動作条件(たとえば、動作周波数および電圧)ならびに環境条件(たとえば、温度)に基づいて、動的変動モニタ内の調節可能遅延パスを較正するように構成される。たとえば、自動較正回路は、動作中に動作条件に基づいて、動的変動モニタ内の調節可能遅延パスを較正するように構成され得る。動的変動モニタの動作較正を提供するために、適応クロック分配システム内に自動較正回路を設けることによって、広範囲の動作条件および環境条件にわたる、または較正時間を低減するためにテスト中に限られた範囲の動作条件および環境条件にわたるテスト中に、各適応クロック分配システムを較正することで受ける、コストがかかる較正時間およびオーバーヘッドが低減または回避され得る。
【００１８】
動的変動モニタ内の調節可能遅延パスを較正することで、動的変動モニタが調節可能遅延パス内のタイミング遷移に基づいて電圧ドループのオンセットを検出する際の精度を低減することなしに、被クロック供給回路内のクリティカルパス遅延タイミングと、動的変動モニタ内の調節可能遅延パスとの間の遅延変動が低減される。被クロック供給回路内のクリティカルパス遅延タイミングと、動的変動モニタ内の調節可能遅延パスとの間の遅延変動を低減することで、動的変動モニタ内の追加のタイミングマージンが低減されることが可能になる。動的変動モニタ内の追加のタイミングマージンを低減することで、適応クロック分配システムによって軽減される電圧ドループの大きさが増し、それによって、被クロック供給回路のスループットが増す。動的変動モニタ内の追加のタイミングマージンを低減して、適応クロック分配システムの有効性を向上させることで、電力消費を低減することもでき、その理由は、被クロック供給回路のスループット増大のために、タスクが被クロック供給回路によってより速く完了されることになるからである。
【００１９】
この点について、被クロック供給回路の動作条件(たとえば、動作周波数および電圧)ならびに環境条件(たとえば、温度)に基づいて、動作中に動的変動モニタ内の調節可能遅延パスを較正するための自動較正回路を含む、適応クロック分配システムについて説明する前に、自動較正回路を含まない適応クロック分配システムについて、図2〜図4に関して説明する。被クロック供給回路の動作条件(たとえば、動作周波数および電圧)ならびに環境条件(たとえば、温度)に基づいて、動作中に動的変動モニタ内の調節可能遅延パスを較正するための自動較正回路を含む、適応クロック分配システムについては、後で以下で図5から開始して説明する。
【００２０】
この点について、図2は、被クロック供給回路204内のクリティカルパスタイミングに基づいて、被クロック供給回路204に遅延クロック信号202を分配するための、例示的な適応クロック分配システム200のブロック図である。これによって、適応クロック分配システム200にとって、被クロック供給回路204に電力信号208を供給する電源206内の電圧ドループを検出するため、およびそれに適応するために、十分な応答時間が可能になる。たとえば、電源206は、動作のために被クロック供給回路204に異なる動作電圧を与えるように構成される、高周波スイッチング電源であり得る。一例として、被クロック供給回路204は、遅延クロック信号202に従って、クロックサイクルにおいて命令を実行する中央処理ユニット(CPU)または他のプロセッサであり得る。たとえば、被クロック供給回路204としてのCPUが、連続の複雑な命令(たとえば、ハードウェア乗算)を実行する場合、CPUの電流消費は、ナノ秒(ns)ごとに約1アンペア(A)において急速に変化し、それによって、電源206によって生成される電力信号208において電圧ドループを引き起こすことがある。電源206内の高周波電圧ドループは、電力信号208内の大きい電圧の大きさの変化を生じ、したがって、電力信号208の電圧が、被クロック供給回路204の最低許容動作電圧よりも低下する場合、被クロック供給回路204の性能に深刻な影響を与えることがある。
【００２１】
したがって、引き続き図2を参照すると、適応クロック分配システム200は、長さ調節可能遅延回路210を含む。長さ調節可能遅延回路210は、被クロック供給回路204に分配されるべき、クロックルート信号(clk_root)であり得る、クロック信号212を受信するように構成される。長さ調節可能遅延回路210は、第1のクロック信号入力部214上でクロック信号212を受信する。長さ調節可能遅延回路210は、電力信号208上で電圧ドループを引き起こす、電圧ドループが電源206内で発生した後、被クロック供給回路204のタイミング低下を防止するために、遅延クロック信号216を第1のクロック信号出力部218上で与えるために、受信されたクロック信号212を遅延させるように構成される。
【００２２】
引き続き図2を参照すると、適応クロック分配システム200はまた、動的変動モニタ220を含む。以下でより詳細に説明するように、動的変動モニタ220は、その遅延が被クロック供給回路204内のクリティカルパス遅延タイミングに基づく、1つまたは複数の調節可能遅延パス内のタイミング遷移に基づいて、電源206内の電圧ドループのオンセットを検出するように構成される。この点について、動的変動モニタ220は、同じくクロック信号212を受信するように構成された第2のクロック信号入力部222を有する。動的変動モニタ220は、被クロック供給回路204内のクリティカルパス遅延タイミングに基づく遅延タイミングを各々が有する、複数の調節可能遅延パス(以下で図3においてより詳細に説明する)を備える、調節可能遅延回路224を含む。被クロック供給回路204内のクリティカルパス遅延タイミングは、作製中に受けるプロセス変動に基づいて変動し得るので、追加の遅延マージンもまた、動的変動モニタ220の調節可能遅延パス内に与えられる。図3においてより詳細に説明するように、動的変動モニタ220がイネーブル信号226によって有効化されるとき、動的変動モニタ220は、被クロック供給回路204内のクリティカルパス遅延タイミングに基づく遅延タイミングを各々が有する、複数の調節可能遅延パスの間で選択された調節可能遅延パスによって、いくつかの内部信号の伝搬を遅延させるように構成される。これは、クロック信号212が被クロック供給回路204に直接接続した場合、被クロック供給回路204内のクリティカルパスが経験することになるものと同様の遅延を、動的変動モニタ遅延パスに経験させ、その理由は、複数の調節可能遅延パスが、被クロック供給回路204内のクリティカルパス遅延タイミングに基づくからである。たとえば、適応クロック分配システム200は、動的変動モニタ220内の調節可能遅延パスが被クロック供給回路204のクリティカルパスと同じまたは同様のプロセス変動を経験することになるように、被クロック供給回路204と同じダイ上に設けられ得る。選択される調節可能遅延パスは、プログラマブル遅延パス入力228に基づく。
【００２３】
また、以下で図3においてより詳細に説明するように、動的変動モニタ220は、電圧ドループ検出回路230を含む。電圧ドループ検出回路230は、入力クロック信号212の周期と、動的変動モニタ220内の選択された調節可能遅延パスの総パス遅延との間のタイミング差に基づいて、電圧ドループが電源206内で発生中であるか否かを示す、電圧ドループ指示信号232を、電圧ドループ出力234上で生成するように構成される。引き続き図2を参照すると、電圧ドループ出力234は、適応制御回路236に結合される。長さ調節可能遅延回路210によって生成される、遅延クロック信号216はまた、適応制御回路236の第3のクロック信号入力部238にも与えられる。以下で図3に関してより詳細に説明するように、電圧ドループ出力234が、電源206内で動的変動モニタ220によって検出される電圧ドループを示さない場合、クロック信号セレクタ240は、第2のクロック出力部242上で被クロック供給回路204に与えられるべき遅延クロック信号216を選択することになる。このシナリオでは、適応クロック分配システム200は、電圧ドループが電源206内で以前に発生した場合に、被クロック供給回路204のタイミング低下を防止するために、遅延クロック信号216を与える。長さ調節可能遅延回路210が被クロック供給回路204のクリティカルパス遅延低下を確定的に延期することによって、長さ調節可能遅延回路210は、被クロック供給回路204がクロック信号212の周波数において動作することを可能にするために十分な応答時間を可能にする。適応クロック分配システム200の設計もまた、電圧ドループに対応する。適応クロック分配システム200は、いつ電圧ドループが発生し得るかを知らないので、クロック信号212は常に遅延される。クロック信号212を遅延させる目的は、クロックデータ補償効果を活用して、第2のクロック出力部242において遅延クロック信号216のクロック周波数を適応的に変化させるための応答時間を与えることである。
【００２４】
引き続き図2を参照すると、電力信号208の電圧がドループし始めるとき、長さ調節可能遅延回路210(TLD)を通る遅延およびデータパス遅延が増大する。したがって、クロックリーフノードにおけるクロック周期が伸びて、より長いデータパス遅延を補償する。これは、クロックデータ補償効果である。しかしながら、この効果は、クロック分配全体における遅延に対してのみ発生する。クロック分配遅延がゼロである場合、この効果は生じない。たとえば、クロック分配遅延が4nsであり、クロック周期が1ns(すなわち、1GHzクロック周波数)である場合、クロックデータ補償の4つのサイクルが発生して、応答時間の4つのサイクルを与えることになる。しかしながら、電圧ドループ出力234が、電源206内で動的変動モニタ220によって検出される電圧ドループを示す場合、クロック信号セレクタ240は、第2のクロック出力部242上で被クロック供給回路204に与えられるべき低減周波数遅延クロック信号244を選択することになる。電圧ドループが電源206内で現在発生中であるので、低減周波数遅延クロック信号244が被クロック供給回路204に与えられる。このようにして、被クロック供給回路204は、電源206の電圧ドループ中にその性能限界を超えてクロック供給されない。
【００２５】
引き続き図2を参照すると、電源206によって生成された電力信号208がもはや電圧ドループを経験しなくなった後、動的変動モニタ220は、最終的に、電源206内の電圧ドループを示さない電圧ドループ出力234を生成することになる。次いで、これは、被クロック供給回路204の性能が低減されないように、クロック信号212の動作周波数における遅延クロック信号216を、第2のクロック出力部242上で被クロック供給回路204に与えることを、クロック信号セレクタ240に行わせることを、適応制御回路236に行わせることになる。ただし、上記で説明したように、遅延クロック信号216は、電源206内で直前に発生した電圧ドループのための被クロック供給回路204のタイミング低下を防止するために、依然としてクロック信号212から遅延される。
【００２６】
引き続き図2を参照すると、適応制御回路236は、電圧ドループ出力234に結合されるシンクロナイザ246を含む。シンクロナイザ246は、動的変動モニタ220からの電圧ドループ出力234を示す同期誤差信号248を、同期誤差出力250上で与えるように構成される。同期誤差信号248は、適応制御ユニット252およびクロック分周器論理254に与えられる。適応クロック分配システムは、遅延クロック信号202の分配のために、クロック信号212を生成するクロック生成器(図示せず)と第2のクロック出力部242と間に、長さ調節可能遅延回路210を組み込む。適応制御ユニット252は、電圧ドループ出力234上で電圧ドループ指示信号232を生成する、受信された同期誤差信号248に基づいて、遅延クロック信号202が低減周波数遅延クロック信号244として与えられるべきであるか否かを決定するように構成される。適応制御ユニット252が、遅延クロック信号202が低減周波数遅延クロック信号244として与えられるべきであると決定する場合、低減クロック周波数信号256が、クロック分周器論理254によって受信される低減クロック周波数出力258上で生成される。クロック分周器論理254は、受信された遅延クロック信号216を分周して、低減周波数遅延クロック信号244を与えることになる。クロック分周器論理254はまた、低減周波数遅延クロック信号244を第2のクロック出力部242上で被クロック供給回路204に与えることを、クロック信号セレクタ240に行わせるために、クロック信号セレクタ信号260をクロックセレクタ出力262上で生成することになる。しかしながら、適応制御ユニット252が、電圧ドループイベントを示さない受信された同期誤差信号248に基づいて、遅延クロック信号202が周波数において低減されるべきではないと決定する場合、適応制御ユニット252は、遅延クロック信号216を第2のクロック出力部242上で被クロック供給回路204に与えることを、クロック信号セレクタ240に行わせるために、クロック信号セレクタ信号260をクロックセレクタ出力262上で生成するために、低減クロック周波数信号256を介して、クロック分周器論理254により高い周波数変化を通信することになる。
【００２７】
上記で説明したように、図2の適応クロック分配システム200内の動的変動モニタ220は、その遅延が被クロック供給回路204内のクリティカルパス遅延タイミングに基づく、1つまたは複数の調節可能遅延パス内のタイミング遷移に基づいて、電源206内の電圧ドループのオンセットを検出するように構成される。この点について、図3は、被クロック供給回路204内のクリティカルパス遅延タイミングに基づく、調節可能遅延パスの詳細と、調節可能遅延パス内で遅延されているクロック信号212が、電源206内の電圧ドループのオンセットを検出するためにどのように使用され得るかとを示すために提供するために、図2の適応クロック分配システム200内に設けられ得る例示的な動的変動モニタ220の回路図である。
【００２８】
この点について、図3を参照すると、動的変動モニタ220は、駆動フリップフロップ304と受信フリップフロップ306との間の調節可能パス遅延302を含む。調節可能パス遅延302は、被クロック供給回路204内のクリティカルパス遅延タイミングに基づく遅延タイミングを各々が有する、複数の調節可能遅延パス308(1)〜308(N)を備える。調節可能パス遅延302は、構成ビットの形式におけるプログラマブル遅延パス入力228に基づいて、複数の調節可能遅延パス308の間で選択された調節可能遅延パスによって、駆動フリップフロップ304から受信フリップフロップ306の入力部へのデータ入力信号314(din)の伝搬を遅延させるように構成される。この例では、プログラマブル遅延パス入力228は、構成ビットとしても知られる、3つの異なるプログラマブル遅延パス入力範囲228(1)〜228(3)として与えられる。構成ビット228(1)は、この例では、プログラマブル遅延パス入力228のビット20〜16からなり、調節可能パス遅延302のより粗い遅延レベル設定を与える。構成ビット228(2)、228(3)は、この例では、プログラマブル遅延パス入力228のそれぞれビット15〜8および7〜0からなり、以下で説明するように、調節可能パス遅延302のためのより細かい遅延レベル設定を与える。また、以下でより詳細に説明するように、電圧ドループ検出回路230は、入力クロック信号212の周期と、駆動フリップフロップ304クロック-出力遅延、調節可能パス遅延302、およびフリップフロップ306セットアップ時間を含む、総パス遅延との間のタイミング差に基づいて、被クロック供給回路204に電力を供給する電源206の電圧ドループを示す電圧ドループ指示信号232を電圧ドループ出力234上で生成するように構成される。
【００２９】
この例では、より詳細には、引き続き図3を参照すると、イネーブル信号226が高であるとき、駆動フリップフロップ304は、クロック信号212の受信に応答して、あらゆるクロックサイクルをスイッチングする。駆動フリップフロップ304のデータ入力(din)上の立上り遷移では、データ入力信号314は、調節可能パス遅延302を通って、チェックフリップフロップ316および立下りフリップフロップ318の入力部に伝搬する。チェックフリップフロップ316は、チェック信号320を生成するために、クロック信号212のクロックサイクルごとに、データ入力信号314である駆動フリップフロップ304出力の正しい値をサンプリングする。データ入力(din)上の立上り遷移中に、立下りフリップフロップ318は、データ入力信号314上の立下り遷移をもつ次のクロックサイクルのために、立下りフリップフロップ318をリセットするために、クロック信号212の正しい値をサンプリングする。データ入力信号314の立上り遷移中に、データ入力信号314は、調節可能パス遅延302を通って、立上りフリップフロップ322に伝搬する。クロック信号212の次のクロックサイクル上で、電圧ドループ検出回路230は、チェック信号320を、立上りフリップフロップ322によって生成された立上り信号324と比較する。チェック信号320と立下りフリップフロップ318によって生成された立下り信号326とは、等しい(たとえば、論理高である)ことに留意されたい。チェック信号320および立上り信号324が等しい場合、電圧ドループ出力234は低である。立上り信号324が論理低である場合、これは、調節可能遅延パス302がクロック信号212のクロックサイクル時間を満たさなかったという指示であり、したがって、error_current信号328は論理高であり、電圧ドループ指示信号232は、電源206内の電圧ドループを示すために、電圧ドループ出力234上で論理高信号として生成される。このクロックサイクル中に、立下り遷移がデータ入力(din)上で発生し、それが次いで、チェックフリップフロップ316および立上りフリップフロップ322の入力部に迅速にトラバースし、その間に、データ入力信号314が、調節可能パス遅延302を通って、立下りフリップフロップ318に伝搬する。クロック信号212の次のサイクル上で、動的変動モニタ220は、チェック信号320および立下り信号326を比較する。遅い遅延パスは、立上り信号324および立下り信号326上で準安定性を引き起こし得るので、動的変動モニタ220は、電圧ドループ出力234を、error_current信号328と前のサイクル内の電圧ドループ指示信号330との論理和として生成するためのモードを与える。
【００３０】
プログラマブル遅延パス入力228が、被クロック供給回路204内のクリティカルパスタイミング遅延に基づいて、適応クロック分配システム200のテスト中に較正された後、図3の動的変動モニタ220は、クリティカルパスタイミングを変化させ得るパラメータ変動による、被クロック供給回路204内のクリティカルパスタイミングマージン変化を追跡する。たとえば、そのようなパラメータ変動は、温度などの環境条件によるものであり得る。電圧ドループ指示が、調節可能遅延パス302内で遅延された第2の遅延信号310の遅いタイミング遷移のために、動的変動モニタ220によって電圧ドループ指示信号232上で生成される場合、動的変動モニタ220はまた、クロック信号212の次のクロックサイクルのための電圧ドループ指示信号232として、電圧ドループ指示を生成する。したがって、動的変動モニタ220は、前に上記で説明したように、遅延クロック信号202として被クロック供給回路204に与えられるべき低減周波数遅延クロック信号244を与えるために、図3の適応クロック分配システム200内で適応的応答をトリガするために、電源206の電圧ドループのオンセットを検出する。電圧ドループが電源206において解決されると、適応制御ユニット252は、遅延クロック信号216が遅延クロック信号202として被クロック供給回路204に与えられることを引き起こすことになる。
【００３１】
図4は、それぞれ例示的な従来のクロック分配システム、および図2の適応クロック分配システム200についての、性能およびエネルギー消費の例示的なプロット402、404を示すグラフ400である。ここで示すように、図2の適応クロック分配システム200を採用することによって、プロット402、404は、電源206からの電力信号208の異なる電圧レベル406(1)〜406(3)についての、サイクル当たりのエネルギー消費とスループット(100万命令/セクション(MIPS:millions of instructions per section)単位)との計算を含む。図4に示すように、図2の適応クロック分配システム200を採用することによって、スループットが各電圧レベル406(1)〜406(3)に対して増大し、その理由は、適応クロック分配システム200の動的変動モニタ220内で与えられた遅延マージンが、適応クロック分配システム200が電源206の電圧ドループを適切に検出かつ処理することを依然として可能にしながら、できる限り低減されるように、プロセス変動に基づいて構成されるからである。さらに、一例では、適応クロック分配システム200は、被クロック供給回路204とともにオンダイで配置されるので、適応クロック分配システム200および被クロック供給回路204は、同じまたは同様のプロセス変動を経験していることになり、これによって、動的変動モニタ220のタイミングマージンの構成が、さらにより正確に構成かつ低減されることが可能になる。動的変動モニタ220内の追加のタイミングマージンを低減することで、適応クロック分配システム200が、電圧ドループからの被クロック供給回路204内のタイミングマージン低下のより大きい部分を軽減し、したがって、被クロック供給回路のスループットをさらに増大させることが可能になる。また、図4に示すように、適応クロック分配システム200は、エネルギー消費を低減し、その理由は、被クロック供給回路204のスループット増大のために、タスクが被クロック供給回路204によってより速く完了されることになるからである。
【００３２】
上記で説明した図3の動的変動モニタ220では、調節可能遅延パス302がテスト中に構成される。正確な較正を提供するために、適応クロック分配システム200は、適応クロック分配システム200および被クロック供給回路204によって経験されることが期待される広範囲の動作条件および環境条件について較正される。しかしながら、このプロセスには時間がかかる。被クロック供給回路204は、広範囲のクロック周波数、動作電圧、および温度条件にわたって動作し得るので、これには、動的変動モニタ220が、クロック周波数、動作電圧、および温度条件設定点ごとに、プログラマブル遅延パス入力228のための一意の較正ビットのセットを与えることが必要となる。追加のオーバーヘッドもまた、一意の較正ビットのセットを記憶するために必要となる。代替的に、適応クロック分配システム200は、較正時間を低減するために、テスト中のより限られた範囲の動作条件および環境条件について、テスト中に較正され得る。しかしながら、追加のタイミングマージンが、動的変動モニタ220の調節可能遅延パス302内で与えられることが必要となり、その理由は、調節可能遅延パス302が、すべての周波数、動作電圧、および温度条件を考慮することはできないからである。追加のタイミングマージンを動的変動モニタ220の調節可能遅延パス302内で追加することで、被クロック供給回路204のスループットが低減され、潜在的に、被クロック供給回路204により多くのエネルギーを消費させることになる。
【００３３】
この点について、図5は、図2の適応クロック分配システム200と同じであるが、例示的な自動較正回路502を追加として含む、例示的な適応クロック分配システム500のブロック図である。以下でより詳細に説明するように、自動較正回路502を設けることで、動的変動モニタ220の調節可能遅延パス302内のクリティカルパス遅延の、限定はしないが、インフィールド動作較正を含む動作較正が可能になる。これによって、テスト中のポストシリコン較正のテスト時間およびメモリオーバーヘッドを低減または除去しながら、適応クロック分配システム500の性能を最適化するために、動的変動モニタ220のタイミングマージンが低減されることが可能になる。図5の適応クロック分配システム500と図2の適応クロック分配システム200との間の共通の要素は、適応クロック分配システム200内で与えられるような共通の要素番号とともに図5において示され、したがって、ここでは再度説明しない。
【００３４】
引き続き図5を参照すると、自動較正回路502は、動的変動モニタ220とインターフェースする。以下でより詳細に説明するように、自動較正回路502は、その中で調節可能遅延パス302の遅延を構成するために、プログラマブル遅延パス入力228を動的変動モニタ220に与えるように構成される。非限定的な例として、これによって、動的変動モニタ220が、適応クロック分配システム500のテスト中の代わりに、またはそれに加えて、インフィールド動作中に構成されることが可能になる。図6は、図5の適応クロック分配システム500内の、自動較正回路502と動的変動モニタ220へその結合とのさらなる詳細を示す回路図である。図7は、動的変動モニタ220内でクリティカルパス遅延の、インフィールド動作較正を含む動作較正を提供するための、図5の適応クロック分配システム500内の自動較正回路502の例示的な動作を示す有限状態機械700である。次に、自動較正回路502の例示的な動作について説明するために、図7について説明する。
【００３５】
この点について、図7を参照すると、有限状態機械700は、自動較正回路502のための例示的な機能を記述する。有限状態機械(FSM)700は、アイドル状態702で開始し、被クロック供給回路204またはソフトウェアが動的変動モニタ220の自動較正を開始するまで、アイドル状態702のままである。自動較正が開始すると(すなわち、start_auto_cal=1)、次の状態704は、被クロック供給回路204をセーフモードにし、その理由は、自動較正回路502が、この例では較正中に電源206の電圧ドループを検出またはそれに応答することができないからである。この点について、自動較正回路502は、図5のアイドル信号504を論理低に遷移させ、それによって、クロック選択信号506(error_or_autocal)を論理高でシンクロナイザ246に押し進める。長さ調節可能遅延回路210からの遅延クロック信号216からの2つの立上りエッジが受信された後、同期誤差信号248(error_or_autocal_sync)は論理高に遷移し、それによって、遅延クロック信号216の周波数が、この例では半分に低減されて、低減周波数遅延クロック信号244が被クロック供給回路204に与えられる。このセーフ動作モードでは、動的変動モニタ220が、較正中に依然としてより高い周波数のクロック信号212を受信する間に、低減周波数遅延クロック信号244が被クロック供給回路204を駆動する。代替的なセーフモード動作は、被クロック供給回路204に強制的に、自動較正中に非動作(NOP)命令を実行させ得る。次の段落でさらに説明するように、長い持続時間が動的変動モニタ220の較正シーケンス間で発生する場合、被クロック供給回路204をセーフモードにする例示的な性能ペナルティは、無視できるもの(たとえば、0.02%)である。
【００３６】
引き続き図7を参照すると、状態704で、被クロック供給回路204をセーフモード(すなわち、safe_mode=1)にした後、次の状態706は、動的変動モニタ220の調節可能遅延パス302のタイミングマージンをほぼゼロに調節し(TCLK-TPATH=約0ps)、ただし、TCLKは、クロック信号212のクロック周期(TCLK=1/FCLK)であり、TPATHは、駆動フリップフロップ304クロック-出力遅延と受信フリップフロップセットアップ時間とを含む、調節可能遅延パス302パス遅延である。この自動較正設計は、ゼロマージン追加遅延のための較正点を決定するために、遅延パス構成設定をガイドするために、動的変動モニタ220によって生成される電圧ドループ指示信号232を観測する。タイミングパスマージンをゼロまたはほぼゼロに調節するためのアルゴリズムは、動的変動モニタ220内の構成ビット228(1)〜228(3)の動作に応じて、二分探索、一方向探索、または両方の組合せからなり得る。
【００３７】
引き続き図7を参照すると、遅延パス構成設定が、ほぼゼロのタイミングマージン(すなわち、tm_zero=1)を達成した後、次の状態708は、動的変動モニタ220の調節可能遅延パス302に戻るようにタイミングマージンを追加する。自動較正回路502のための設計は、自動較正回路502が電源206内の頻繁な小さい大きさの電圧ドループに反応しないことを保証するために、動的変動モニタ220内の調節可能遅延パス302の構成によって、追加の小さいタイミングマージンが追加されることを必要とし得る。この例の追加のタイミングマージンは、プログラマブル遅延パス入力228内の構成ビット228(1)〜228(3)を介して、調節可能遅延パス302内のいくつかの遅延要素を除去することから生じる。最後に、有限状態機械700は、アイドル状態702に戻るように遷移し、被クロック供給回路204が動的変動モニタ220の別の自動較正シーケンスを開始するまで、構成ビット228(1)〜228(3)設定を保持する。動的変動モニタ220は、被クロック供給回路204のリブート、スリープモードからのウェイクアップ、または動作周波数、動作電圧、および/もしくは温度条件における長い持続時間の変化の後を含む、多数の異なるシナリオのための較正を必要とし得る。
【００３８】
したがって、図5の適応クロック分配システム500内に設けられた自動較正回路502では、従来のテストにおけるポストシリコン較正と比較して、較正時間の指数関数的な低減が実現され得る。自動較正回路502は、動的変動モニタ220とともにオンダイで配置され得、動的変動モニタ220と直接インターフェースするので、動的変動モニタ220の調節可能遅延パス302を調節するための待ち時間は、較正アルゴリズムおよび構成ビット228(1)〜228(3)の数に応じて、非限定的な例として、クロック信号212の約50から約200クロックサイクルの間に及び得る。さらに、較正は、クロック信号212のターゲットクロック周波数(たとえば、高性能の被クロック供給回路204では1〜3GHz)において実行するように設計され得、したがって、高性能の被クロック供給回路204のための較正時間は、一例として、約17nsから約200nsまでのみに及び得る。比較して、従来のテストにおけるポストシリコン較正は、典型的に、オンダイのコプロセッサへのソフトウェアコマンド、またはオンダイのジョイントテストアクショングループ(JTAG)スキャンインターフェースへのソフトウェアテストインターフェースのいずれかを必要とし、したがって、約100MHzの低速JTAGクロック信号において動作する間に、較正待ち時間のために約1,000,000のサイクルを必要とする。従来のテストにおける較正は、約10msを必要とすることがあり、約10msは、図5の例示的な自動較正回路502よりも約10,000から約100,000倍長い。加えて、被クロック供給回路204は、動的電圧周波数スケーリング(DVFS:dynamic voltage frequency scaling)からの電力信号208および/もしくはクロック信号212のいずれかの電圧における変化のために、または、低速で変化するパラメータ変動の影響を軽減するために、長い時間間隔において新しい自動較正シーケンスを開始することができる。このため、較正シーケンス間の最小遅延は約1msであり、被クロック供給回路204を較正シーケンス中にセーフモードにするために、約0.02%(=100×200ns/1ms)の最悪性能ペナルティを生じる。
【００３９】
図8Aは、自動較正回路502を追加した、図5の適応クロック分配システム500のための性能およびエネルギー消費の例示的なプロット802、804を示すグラフ800である。図8Aに示すように、図5の自動較正回路502をもつ適応クロック分配システム500を採用することによって、プロット802、804は、電源206からの電力信号208の異なる電圧レベル806(1)〜806(4)についての、サイクル当たりのエネルギー消費とスループット(100万命令/セクション(MIPS)単位)との計算を含む。図8Aに示すように、スループットが各電圧レベル806(1)〜806(4)に対して増大し、その理由は、適応クロック分配システム500の動的変動モニタ220内で与えられたタイミングマージンが、適応クロック分配システム500が電源206の電圧ドループを適切に検出かつ処理することを依然として可能にしながら、できる限り低減されるように、プロセス変動に基づいて構成されるからである。
【００４０】
コアは、動的供給電圧(VDD)およびクロック周波数(FCLK)スケーリングとともに動作し、プロセス変動を経験するので、自動較正回路502は、適応クロック分配システム500の利益を最大にするように、動的変動モニタ220を最適に構成する。引き続き、0.9VのVDDの図8Aを参照すると、従来のクロック分配では、例示的な10%VDDドループを導入した後、最大クロック周波数(FMAX)は、1の正規化されたスループット(TP)に対応する、2.95GHzから2.56GHzまで低減する。自動較正回路502が、0のマージンとともに、2.95GHzのターゲットFCLKにおいて、図7のFSM700を実行した後、適応クロック分配システム500を採用することで、ドループを検出し、ドループ中に1/2FCLKにおいて動作することによって、より高いFCLKおよびスループットが可能になる。10%の最大スループット利得が、この例では2.83GHzにおいて発生する。適応クロック分配システム500は、このFCLKを超えて正しい動作を維持するが、より大きいFCLKは、1/2FCLKにおいてサイクルの数が増すために、スループットを低減する。自動較正回路502が、1つの大きいTDEのマージンを適用するとき、適応クロック分配(ACD)は、13%の最大スループット利得のために全FMAX低下を回復する。図8Aのこれらの測定値は、適応クロック分配システム500のためのこの例では、0.9Vにおける13%および5%から、0.6Vにおける30%および13%までにわたる、同時のスループット利得およびエネルギー低減を明示している。図8Bのグラフ808に示すように、この例では、所与の数のダイ測定の後、1つの大きいTDEのマージンをもつ適応クロック分配システム500は、ダイの63%に対して10%VDDドループによるスループット損失の100%、およびすべてのダイに対して最低90%のスループット回復を回復する。自動較正回路502を採用する図5の適応クロック分配システム500、ならびに、本明細書で開示する関連するシステムおよび方法は、任意のプロセッサベースのデバイス内で提供されるか、またはそれに組み込まれ得る。例としては、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤがある。
【００４１】
この点について、図9は、適応的応答をトリガするために、電源206内の電圧ドループのオンセットを検出するために、電源206の変動に応答してクリティカルパスタイミング変化を追跡する、動的変動モニタ220内でクリティカルパス遅延のインフィールド動作較正を含む動作較正を可能にするために、図5の適応クロック分配システム500を含み得る、例示的なプロセッサベースのシステム900のブロック図である。この例では、プロセッサベースのシステム900は、1つまたは複数のプロセッサ904を各々が含む、1つまたは複数のCPU902を含む。CPU902は、システムバス906に結合される。よく知られているように、CPU902は、システムバス906を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、CPU902は、メモリシステム910へのメモリアクセスのために、メモリコントローラ908にバストランザクション要求を通信することができる。図9には示されていないが、複数のシステムバス906を提供することができ、各システムバス906が異なるファブリックを構成する。
【００４２】
他のマスタおよびスレーブデバイスがシステムバス906に接続され得る。図9に示すように、これらのデバイスは、例として、メモリシステム910、1つまたは複数の入力デバイス912、1つまたは複数の出力デバイス914、1つまたは複数のネットワークインターフェースデバイス916、ならびに1つまたは複数のディスプレイコントローラ918を含み得る。入力デバイス912は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意のタイプの入力デバイスを含み得る。出力デバイス914は、限定はしないが、オーディオインジケータ、ビデオインジケータ、他の視覚インジケータなどを含む、任意のタイプの出力デバイスを含み得る。ネットワークインターフェースデバイス916は、ネットワーク920との間のデータ交換を可能にするように構成される任意のデバイスであり得る。ネットワーク920は、限定はしないが、ワイヤードまたはワイヤレスネットワーク、プライベートまたは公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイドローカルエリアネットワーク(WLAN)、およびインターネットを含む、任意のタイプのネットワークであり得る。ネットワークインターフェースデバイス916は、任意のタイプの所望の通信プロトコルをサポートするように構成され得る。
【００４３】
CPU902はまた、1つまたは複数のディスプレイ922に送られる情報を制御するために、システムバス906を介してディスプレイコントローラ918にアクセスするように構成され得る。ディスプレイコントローラ918は、1つまたは複数のビデオプロセッサ924を介して、表示されるべき情報をディスプレイ922に送り、ビデオプロセッサ924は、表示されるべき情報を、ディスプレイ922に適したフォーマットになるように処理する。ディスプレイ922は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、発光ダイオード(LED)ディスプレイ、プラズマディスプレイ、2次元(2-D)ディスプレイ、3次元(3-D)ディスプレイ、タッチスクリーンディスプレイなどを含む、任意のタイプのディスプレイを含み得る。
【００４４】
本明細書で開示する態様に関して説明する様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェア、メモリ内もしくは別のコンピュータ可読媒体内に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令、または両方の組合せとして実装され得ることを、当業者はさらに諒解されよう。本明細書で説明するデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路(IC)、またはICチップにおいて採用され得る。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであり得、所望の任意のタイプの情報を記憶するように構成され得る。この互換性について明確に説明するために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能に関して説明した。そのような機能がどのように実装されるかは、特定の適用例、設計上の選定、および/または全体的なシステムに課された設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装することができるが、そのような実装形態の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００４５】
本明細書で開示する態様に関して説明する様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されたそれらの任意の組合せとともに実装または実行され得る。プロセッサは、マイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと連携した1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装することができる。
【００４６】
本明細書で開示する態様は、ハードウェアにおいて、また、ハードウェア内に記憶されている命令において具現化され得、命令は、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体内に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体は、プロセッサに一体化され得る。プロセッサおよび記憶媒体は、ASIC内に存在し得る。ASICは、リモート局内に存在し得る。代替として、プロセッサおよび記憶媒体は、個別構成要素としてリモート局、基地局、またはサーバ内に存在し得る。
【００４７】
本明細書の例示的な態様のいずれかにおいて説明する動作ステップは、例および考察を提供するために説明することにも留意されたい。説明する動作は、図示するシーケンス以外の多数の異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明する動作は、実際にはいくつかの異なるステップにおいて実行されてもよい。加えて、例示的な態様において説明した1つまたは複数の動作ステップは、組み合わされ得る。当業者には容易に明らかになるように、フローチャート図に示す動作ステップは、多数の異なる修正を受ける場合があることを理解されたい。当業者はまた、情報および信号が様々な異なる技術および技法のいずれかを使用して表され得ることを理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場または光学粒子、またはそれらの任意の組合せによって表され得る。
【００４８】
本開示の上述の説明は、当業者が本開示を実施するかまたは使用することを可能にするために提供される。本開示に対する様々な修正は、当業者に容易に明らかになり、本明細書で定義する一般原理は、本開示の趣旨または範囲を逸脱することなく、他の変形形態に適用される場合がある。したがって、本開示は、本明細書で説明する例および設計に限定されるものではなく、本明細書で開示する原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
【符号の説明】
【００４９】
100  電源電圧ドループ
102  供給電圧、電源電圧
200、500  適応クロック分配システム
202、216  遅延クロック信号
204  被クロック供給回路
206  電源
208  電力信号
210  長さ調節可能遅延回路
212  クロック信号、入力クロック信号
214  第1のクロック信号入力部
218  第1のクロック信号出力部
220  動的変動モニタ
222  第2のクロック信号入力部
224  調節可能遅延回路
226  イネーブル信号
228  プログラマブル遅延パス入力
228(1)〜228(3)  プログラマブル遅延パス入力範囲、構成ビット
230  電圧ドループ検出回路
232  電圧ドループ指示信号
234  電圧ドループ出力
236  適応制御回路
238  第3のクロック信号入力部
240  クロック信号セレクタ
242  第2のクロック出力部
244  低減周波数遅延クロック信号
246  シンクロナイザ
248  同期誤差信号
250  同期誤差出力
252  適応制御ユニット
254  クロック分周器論理
256  低減クロック周波数信号
258  低減クロック周波数出力
260  クロック信号セレクタ信号
262  クロックセレクタ出力
302  調節可能パス遅延、調節可能遅延パス
304  駆動フリップフロップ
306  受信フリップフロップ、フリップフロップ
308、308(1)〜308(N)  調節可能遅延パス
310  第2の遅延信号
314  データ入力信号
316  チェックフリップフロップ
318  立下りフリップフロップ
320  チェック信号
322  立上りフリップフロップ
324  立上り信号
326  立下り信号
328  error_current信号
330  前のサイクル内の電圧ドループ指示信号
406(1)〜406(3)、806(1)〜806(4)  電圧レベル
502  自動較正回路
504  アイドル信号
506  クロック選択信号
700  有限状態機械、FSM
702  アイドル状態
704、706、708  状態
900  プロセッサベースのシステム
902  CPU
904  プロセッサ
906  システムバス
908  メモリコントローラ
910  メモリシステム
912  入力デバイス
914  出力デバイス
916  ネットワークインターフェースデバイス
918  ディスプレイコントローラ
920  ネットワーク
922  ディスプレイ
924  ビデオプロセッサ
【図１】
2017534939.tif 000003
【図２】
2017534939.tif 000004
【図３】
2017534939.tif 000005
【図４】
2017534939.tif 000006
【図５】
2017534939.tif 000007
【図６】
2017534939.tif 000008
【図７】
2017534939.tif 000009
【図８Ａ】
2017534939.tif 000010
【図８Ｂ】
2017534939.tif 000011
【図９】
2017534939.tif 000012
【手続補正書】
【提出日】平成29年3月9日(2017.3.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
動的変動モニタであって、
クロック信号を受信するように構成された第1のクロック信号入力部と、
被クロック供給回路内のクリティカルパス遅延タイミングに基づく遅延タイミングを各々が有する、複数の調節可能遅延パスを備える、調節可能遅延回路であって、
前記クロック信号のクロック信号周期と、プログラマブル遅延パス入力に基づいて前記複数の調節可能遅延パスの間で選択された調節可能遅延パス内で遅延されたデータ入力信号のパス遅延との間のタイミングマージンを測定するようにさらに構成された、調節可能遅延回路と、
前記クロック信号の前記クロック信号周期と前記データ入力信号の前記パス遅延との間の前記測定されたタイミングマージンに基づいて、前記被クロック供給回路に電力を供給する電源の電圧ドループを検出し、前記電源の電圧ドループイベントを示す電圧ドループ出力を生成するように構成された電圧ドループ検出回路と
を備える、動的変動モニタと、
適応制御回路であって、
第2のクロック信号入力部上で、前記クロック信号の遅延クロック信号からなる第1の遅延クロック信号を受信すること、
低減周波数遅延クロック信号を与えるために、前記第1の遅延クロック信号の周波数を低減すること、
前記動的変動モニタから前記電圧ドループ出力を受信すること、
前記電圧ドループ出力が前記電圧ドループイベントを示す場合、前記低減周波数遅延クロック信号を第2のクロック出力部上で前記被クロック供給回路に選択的に与えること、および
前記電圧ドループ出力が前記電圧ドループイベントを示さない場合、前記第1の遅延クロック信号を前記第2のクロック出力部上で前記被クロック供給回路に選択的に与えること
を行うように構成された、適応制御回路と、
前記電圧ドループイベントが前記電圧ドループ出力上で生成されることなしに、前記動的変動モニタ内で前記クロック信号周期と前記データ入力信号の前記パス遅延とのより低いパスタイミングマージンを生じる、前記動的変動モニタ内の前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パスを選択するために、前記プログラマブル遅延パス入力を生成するように構成された自動較正回路と
を備える、被クロック供給回路に与えられるクロック信号を遅延させるための適応クロック分配システム。
【請求項２】
前記自動較正回路が、前記適応クロック分配システムのインフィールド動作中に、前記プログラマブル遅延パス入力を生成するように構成される、請求項1に記載の適応クロック分配システム。
【請求項３】
前記動的変動モニタが、前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パスを選択するために、前記プログラマブル遅延パス入力内で構成ビットを受信するようにさらに構成され、
前記自動較正回路が、前記選択された調節可能遅延パスを選択することを前記動的変動モニタに行わせるために、前記プログラマブル遅延パス入力内で前記構成ビットを与えるようにさらに構成される、請求項1に記載の適応クロック分配システム。
【請求項４】
前記自動較正回路が、前記選択された調節可能遅延パス内の遅延を調節するために、前記プログラマブル遅延パス入力内の遅延設定を調節するようにさらに構成される、請求項1に記載の適応クロック分配システム。
【請求項５】
前記自動較正回路が、前記選択された調節可能遅延パス内の前記遅延を調節することを前記動的変動モニタに行わせるために、前記生成されたプログラマブル遅延パス入力内で構成ビットを与えるようにさらに構成され、
前記動的変動モニタが、前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パス内の前記遅延を調節するために、前記プログラマブル遅延パス入力内で前記構成ビットを受信するようにさらに構成される、請求項4に記載の適応クロック分配システム。
【請求項６】
前記適応制御回路が、前記動的変動モニタを較正するために開始された後、セーフモードに入るように構成される、請求項1に記載の適応クロック分配システム。
【請求項７】
前記適応制御回路が、受信された周波数入力信号に基づいて、前記低減周波数遅延クロック信号または前記第1の遅延クロック信号のいずれかを前記第2のクロック出力部に選択的に与えるように構成された、クロック信号セレクタをさらに備える、請求項6に記載の適応クロック分配システム。
【請求項８】
前記自動較正回路が、前記低減周波数遅延クロック信号を前記第2のクロック出力部上で前記被クロック供給回路に与えることを、前記クロック信号セレクタに行わせることを、前記適応制御回路に行わせるために、前記セーフモードにおいてクロック選択信号を生成するように構成される、請求項7に記載の適応クロック分配システム。
【請求項９】
前記適応制御回路が、前記第1の遅延クロック信号の前記周波数のほぼ半分の周波数における、前記低減周波数遅延クロック信号を、前記第2のクロック出力部上で前記被クロック供給回路に与えることを、前記クロック信号セレクタに行わせるように構成される、請求項8に記載の適応クロック分配システム。
【請求項１０】
前記自動較正回路が、前記セーフモードにおいて非動作命令(NOP)を実行することを、前記被クロック供給回路に行わせるように構成される、請求項6に記載の適応クロック分配システム。
【請求項１１】
前記自動較正回路が、前記クロック信号周期と前記データ入力信号の前記パス遅延との間の低減されたタイミングマージンを与えるために、前記動的変動モニタ内で前記選択された調節可能遅延パスを調節するために、前記プログラマブル遅延パス入力を生成するようにさらに構成される、請求項4に記載の適応クロック分配システム。
【請求項１２】
前記低減されたタイミングマージンが、ほぼゼロのタイミングマージンからなる、請求項11に記載の適応クロック分配システム。
【請求項１３】
前記自動較正回路が、前記電圧ドループ出力に基づいて、前記クロック信号周期と前記データ入力信号の前記パス遅延との間の前記低減されたタイミングマージンを与えるために、前記選択された調節可能遅延パスを調節するように構成される、請求項11に記載の適応クロック分配システム。
【請求項１４】
前記自動較正回路が、前記電圧ドループ出力に基づいて、前記クロック信号周期と選択された調節可能パス遅延との間の低減されたタイミングマージンを増大させるために、前記選択された調節可能遅延パスを調節するように構成される、請求項11に記載の適応クロック分配システム。
【請求項１５】
前記クロック信号を受信するように構成された第3のクロック信号入力部と、
前記第1の遅延クロック信号を与えるために、前記受信されたクロック信号を遅延させるように構成された遅延回路と
を備える、長さ調節可能遅延回路
をさらに備える、請求項14に記載の適応クロック分配システム。
【請求項１６】
前記クロック信号によってクロック供給される駆動フリップフロップであって、前記データ入力信号を生成するように構成された、駆動フリップフロップをさらに備える、請求項1に記載の適応クロック分配システム。
【請求項１７】
集積回路(IC)内に組み込まれる、請求項1に記載の適応クロック分配システム。
【請求項１８】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されるデバイス内に組み込まれる、請求項1に記載の適応クロック分配システム。
【請求項１９】
被クロック供給回路に与えられるクロック信号を遅延させるための適応クロック分配システムであって、
クロック信号のクロック信号周期と、プログラマブル遅延パス入力に基づいて、被クロック供給回路内のクリティカルパス遅延タイミングに基づく遅延タイミングを各々が有する複数の調節可能遅延パスの間で選択された調節可能遅延パス内のデータ入力信号のパス遅延との間のタイミングマージンを測定するための手段と、
前記クロック信号の前記クロック信号周期と前記データ入力信号の前記パス遅延との間の前記測定されたタイミングマージンに基づいて、前記被クロック供給回路に電力を供給する電源の電圧ドループを示す電圧ドループ出力上の電圧ドループイベントを検出するための手段と、
第2のクロック信号入力部上で、前記クロック信号の遅延クロック信号からなる第1の遅延クロック信号を受信すること、
低減周波数遅延クロック信号を与えるために、前記第1の遅延クロック信号の周波数を低減すること、
前記電圧ドループ出力が前記電圧ドループイベントを示す場合、前記低減周波数遅延クロック信号を第2のクロック出力部上で前記被クロック供給回路に選択的に与えること、および
前記電圧ドループ出力が前記電圧ドループイベントを示さない場合、前記第1の遅延クロック信号を前記第2のクロック出力部上で前記被クロック供給回路に選択的に与えること
を行うための手段と、
前記電圧ドループイベントが前記電圧ドループイベントを検出するための前記手段によって生成されることなしに、前記タイミングマージンを測定するための前記手段内で前記クロック信号周期と前記データ入力信号の前記パス遅延とのより低いパスタイミングマージンを生じる、前記タイミングマージンを測定するための前記手段内の前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パスを選択するために、前記プログラマブル遅延パス入力を、前記タイミングマージンを測定するための前記手段に与えるための手段と
を備える、適応クロック分配システム。
【請求項２０】
遅延クロック信号を被クロック供給回路に適応的に分配する方法であって、
クロック信号を受信するステップと、
前記クロック信号のクロック信号周期と、プログラマブル遅延パス入力に基づいて、被クロック供給回路内のクリティカルパス遅延タイミングに基づく遅延タイミングを各々が有する複数の調節可能遅延パスの間で選択された調節可能遅延パス内のデータ入力信号のパス遅延とのタイミングマージンを測定するステップと、
前記被クロック供給回路に電力を供給する電源の電圧ドループイベントを検出するステップと、
前記クロック信号の前記クロック信号周期と前記データ入力信号の前記パス遅延との前記測定されたタイミングマージンに基づいて、前記電圧ドループイベントを示す電圧ドループ出力を生成するステップと、
前記電圧ドループ出力が前記電圧ドループイベントを示す場合、前記クロック信号の低減周波数遅延クロック信号を前記被クロック供給回路に選択的に与えるステップと、
前記電圧ドループ出力が前記電圧ドループイベントを示さない場合、第1の遅延クロック信号を第2のクロック出力部上で前記被クロック供給回路に選択的に与えるステップと、
前記電圧ドループイベントが前記電圧ドループ出力上で生成されることなしに、前記クロック信号周期と前記データ入力信号の前記パス遅延とのより低いパスタイミングマージンを生じる、前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パスに基づいて、前記プログラマブル遅延パス入力に基づいて前記複数の調節可能遅延パスを較正するステップと、
前記複数の調節可能遅延パスの前記較正に基づいて、前記被クロック供給回路の動作中に、前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パスを選択するために、前記プログラマブル遅延パス入力を生成するステップと
を含む、方法。
【請求項２１】
インフィールド動作中に、前記プログラマブル遅延パス入力を生成するステップを含む、請求項20に記載の方法。
【請求項２２】
前記プログラマブル遅延パス入力を生成するステップが、前記選択された調節可能遅延パスを選択するために、前記プログラマブル遅延パス入力内で構成ビットを与えるステップをさらに含み、
前記クロック信号周期と前記データ入力信号の前記パス遅延との前記タイミングマージンを測定するステップが、前記クロック信号周期と、前記プログラマブル遅延パス入力内の前記構成ビットに基づいて前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パス内の前記データ入力信号の前記パス遅延との前記タイミングマージンを測定するステップをさらに含む、請求項20に記載の方法。
【請求項２３】
前記プログラマブル遅延パス入力を生成するステップが、前記選択された調節可能遅延パス内の遅延を調節するために、前記選択された調節可能遅延パス内の遅延設定を調節するステップをさらに含む、請求項20に記載の方法。
【請求項２４】
前記プログラマブル遅延パス入力を生成するステップが、前記選択された調節可能遅延パスを選択するために、前記プログラマブル遅延パス入力内で構成ビットを与えるステップをさらに含み、
前記クロック信号周期と前記データ入力信号の前記パス遅延との前記タイミングマージンを測定するステップが、前記クロック信号周期と、前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パス内の前記遅延を調節するために前記構成ビットに基づいて前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パス内の前記データ入力信号の前記パス遅延との前記タイミングマージンを測定するステップをさらに含む、請求項23に記載の方法。
【請求項２５】
前記プログラマブル遅延パス入力に基づいて、前記複数の調節可能遅延パスの間で前記選択された調節可能遅延パスを較正するために開始された後、セーフモードに入るステップをさらに含む、請求項20に記載の方法。
【請求項２６】
クロック信号セレクタが、受信された周波数入力信号に基づいて、前記低減周波数遅延クロック信号または前記第1の遅延クロック信号のいずれかを前記第2のクロック出力部に選択的に与えるステップをさらに含む、請求項25に記載の方法。
【請求項２７】
前記プログラマブル遅延パス入力を生成するステップが、前記クロック信号周期と前記データ入力信号の前記パス遅延との間の低減されたタイミングマージンを与えるために、前記選択された調節可能遅延パスを調節するために、前記プログラマブル遅延パス入力を生成するステップをさらに含む、請求項23に記載の方法。
【請求項２８】
前記低減されたタイミングマージンが、ほぼゼロのタイミングマージンからなる、請求項27に記載の方法。
【請求項２９】
前記選択された調節可能遅延パスを調節するステップが、前記電圧ドループ出力に基づいて、前記クロック信号周期と前記データ入力信号の前記パス遅延との間の前記低減されたタイミングマージンを与えるために、前記選択された調節可能遅延パスを調節するステップを含む、請求項27に記載の方法。
【国際調査報告】
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