(57)【特許請求の範囲】
【請求項１】
像を画素に分解して検出するセンサセルアレイと、
前記センサセルアレイから伝達された各画素データを記憶する画像データ記憶手段と、
前記画像データ記憶手段の出力のうち不良センサセルの画素データを補正用の画素データに置き換えてイメージセンサとしての画像の画質向上のための信号処理を行なう画像信号処理手段と、
ウェハレベルのテストを介して検出された不良センサセルのアドレスをヒューズ溶断により記憶し不良センサセルのアドレス情報を出力する不良画素アドレス記憶手段と、
前記不良画素アドレス記憶手段から不良センサセルのアドレス情報を伝達されるよう前記不良画素アドレス記憶手段を制御し、前記不良センサセルのアドレス情報を出力させる制御手段と、
前記制御手段と、前記不良画素アドレス記憶手段から不良センサセルのアドレス情報を入力されるとともに前記画像データ記憶手段の出力を入力されて、前記アドレス情報により特定される不良センサセルの画素データを不良センサセル周辺の正常なセンサセルの画素データに置き換えて前記画像信号処理手段に出力する不良画素補正手段とを備えてなり、
前記不良画素アドレス記憶手段は、
センサセルアレイの各行の不良センサセルの有無を表す情報をヒューズ溶断の有無で記憶しその情報内容を呈する行アドレス選択信号を前記制御手段に出力する行アドレス選択部と、
不良センサセルの列アドレスを表す情報をヒューズ溶断の有無で記憶しその情報内容を呈する列アドレス信号を前記不良画素補正手段に出力する列アドレス記憶部と、
前記行アドレス選択部と前記列アドレス記憶部に記録された情報を正しくマッチングさせるために同じ行の１番目の不良画素であるか同じ行で１番目より後に現れた不良画素であるかを表す情報をヒューズ溶断の有無で記憶しその情報内容を呈するマッチング信号を前記制御手段に出力する選択ビット部とを含んでなり、前記行アドレス信号、前記列アドレス信号および前記マッチング信号により不良センサセルのアドレスを特定する
ことを特徴とするイメージセンサ。
【請求項２】
前記行アドレス選択部は、
センサセルアレイの全行別に一つずつ備わって不良センサセルが存在するか否かに応じて該当行から第１電源に対応する第１論理値または第２電源に対応する第２論理値を出力する基本セルと、
全前記基本セルの出力端に共通接続された出力ラインと、
前記出力ラインを前記第２電源に対応する前記第２論理値にプリチャージするプリチャージ部と
を含んでなることを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記基本セルは、片側が前記出力端に接続されたヒューズと、
センサセルアレイの行アドレス信号ラインにゲートが接続されてヒューズの他側と第１電源端子との間にソース・ドレイン経路が接続されたＭＯＳトランジスタと
を含んでなることを特徴とする請求項２に記載のイメージセンサ。
【請求項４】
ウェハレベルのテストから検出された不良センサセルの行に対応する前記基本セルのヒューズが溶断されている
ことを特徴とする請求項３に記載のイメージセンサ。
【請求項５】
前記第１電源は、接地電源であって、前記ＭＯＳトランジスタはＮＭＯＳトランジスタである
ことを特徴とする請求項３に記載のイメージセンサ。
【請求項６】
前記プリチャージ部は、前記制御手段から提供されるイネーブル信号ENABLE1に制御されて電源電圧に前記出力ラインをプリチャージするＰＭＯＳトランジスタを含んでなる
ことを特徴とする請求項３に記載のイメージセンサ。
【請求項７】
前記列アドレス記憶部は、
片側が出力端に接続されたヒューズと前記制御手段に連結された選択信号ラインにゲートが接続されてヒューズの他側と第１電源端子との間にソース・ドレイン経路が接続されたＭＯＳトランジスタから構成される基本セルがマトリックス形態に配列されており、２進数で表現される画素アレイの列の個数に対応する複数のカラムパスと、不良画素の個数に対応する複数のロウパスとを含んでなり、各ロウパスが不良センサセルの列アドレスをカラムパスによる２進表現で順次表し、前記選択信号ラインを２進駆動することにより各ロウパスごとに前記列アドレスが読み出される
ことを特徴とする請求項１に記載のイメージセンサ。
【請求項８】
前記カラムパスは、
前記各基本セルの出力端に共通接続された出力ラインと、
前記制御手段から提供されるイネーブル信号ENABLE2に制御されて前記出力ラインを第２電源レベルにプリチャージするプリチャージ部と
を含んでなることを特徴とする請求項７に記載のイメージセンサ。
【請求項９】
前記第１電源は、接地電源であって、前記MOSトランジスタは、ＮＭＯＳトランジスタである
ことを特徴とする請求項８に記載のイメージセンサ。
【請求項１０】
前記プリチャージ部は、前記制御手段から提供される前記イネーブル信号ENABLE2に制御されて電源電圧に前記出力ラインをプリチャージするＰＭＯＳトランジスタを含んでなる
ことを特徴とする請求項９に記載のイメージセンサ。
【請求項１１】
前記ロウパスは、同一ロウパス上の各基本セルのスイッチングトランジスタのゲートに共通接続された前記選択信号ラインを含んでなる
ことを特徴とする請求項７に記載のイメージセンサ。
【請求項１２】
前記選択ビット部は、
片側が出力端に接続されたヒューズと前記制御手段に連結された選択信号ラインにゲートが接続されてヒューズの他側と第１電源端子との間にソース・ドレイン経路が接続されたＭＯＳトランジスタを含む基本セルと、
前記各基本セルの出力端に共通接続された出力ラインと、
前記出力ラインをプリチャージするプリチャージ部と
を含んでなり、前記ヒューズの非溶断または溶断の区別によって前記同じ行の１番目の不良画素であるか同じ行で１番目より後に現れた不良画素であるかを表している
ことを特徴とする請求項１に記載のイメージセンサ。
【請求項１３】
前記基本セルは、不良センサセルの個数に対応する複数の基本セルから構成される
ことを特徴とする請求項１２に記載のイメージセンサ。
【請求項１４】
前記基本セルのヒューズは、センサセルアレイの各行において第１番目の不良セルである場合溶断されている
ことを特徴とする請求項１２に記載のイメージセンサ。
【請求項１５】
像を画素に分解して検出するセンサセルアレイと、
前記センサセルアレイから伝達された各画素データを記憶する画像データ記憶手段と、
前記画像データ記憶手段の出力のうち不良センサセルの画素データを補正用の画素データに置き換えてイメージセンサとしての画像の画質向上のための信号処理を行なう画像信号処理手段と、
ウェハレベルのテストを介して検出された不良センサセルのアドレスをヒューズ溶断により記憶し不良センサセルのアドレス情報を出力する不良画素アドレス記憶手段と、
前記不良画素アドレス記憶手段から不良センサセルのアドレス情報を伝達されるよう前記不良画素アドレス記憶手段を制御し、前記不良センサセルのアドレス情報を出力させる制御手段と、
前記制御手段と、前記不良画素アドレス記憶手段から不良センサセルのアドレス情報を入力されるとともに前記画像データ記憶手段の出力を入力されて、前記アドレス情報により特定される不良センサセルの画素データを不良センサセル周辺の正常なセンサセルの画素データに置き換えて前記画像信号処理手段に出力する不良画素補正手段とを備えてなり、
前記不良画素アドレス記憶手段は、
センサセルアレイの各列の不良センサセルの有無を表す情報をヒューズ溶断の有無で記憶し、その情報内容を呈する列アドレス選択信号を前記制御手段に出力する列アドレス選択部と、
不良センサセルの行アドレスを表す情報をヒューズ溶断の有無で記憶しその情報内容を呈する行アドレス信号を前記不良画素補正手段に出力する行アドレス記憶部と、
前記列アドレス選択部と前記行アドレス記憶部に記録された情報を正しくマッチングさせるために同じ列の１番目の不良画素であるか同じ列で１番目より後に現れた不良画素であるかを表す情報をヒューズ溶断の有無で記憶しその情報内容を呈するマッチング信号を前記制御手段に出力する選択ビット部とを含んでなり、前記行アドレス信号、前記列アドレス信号および前記マッチング信号により不良センサセルのアドレスを特定する
ことを特徴とするイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、イメージセンサのリペア技術に関し、より詳細には、テストにより検出されたイメージセンサの不良画素アドレスを記憶し信号を補正する機能を備えたイメージセンサ及び方法に関する。
【０００２】
【従来の技術】
イメージセンサは、半導体が光に反応する性質を利用して、映像を捉えて電気信号に変換し出力する装置である。すなわち、各々の被写体が放つそれぞれ異なる光の明るさ及び波長を被写体の像の各画素におけるセンサセルが感知して、電気的な値で読み出す装置である。この電気的な値を信号処理が可能なレベルにするものがイメージセンサの役割である。現在、イメージセンサは、ＶＧＡ(Video Graphics Array)（６４０×４８０画素）やＳＶＧＡ(Super Video Graphics Array)（８００×６００画素）が主流をなしており、今後デジタルカメラの汎用化に伴って１００万個以上の画素を持つメガ級のイメージセンサが普遍化する展望である。したがって、メガ級の画素を持つイメージセンサの技術力を確保することは、次期のイメージセンサ市場を先取りするためには必須といえる。
【０００３】
図１４は、従来の典型的なイメージセンサの構成をブロック図的に示している。図１４に示すように、従来の典型的なイメージセンサは、外部から入射される映像情報を受け取るセンサセルアレイ部１０と、センサセルアレイ部１０から伝達された電圧を貯蔵するラインバッファ部２０と、ラインバッファ部２０の出力に応じてイメージセンサの性能向上のための信号処理を行なう画像信号処理部３０と、イメージセンサの各部の動作を制御し、外部システムに対するインタフェースを担当する制御及びインタフェース部４０とで構成されている。
【０００４】
さらに詳細には、センサセルアレイ部１０は、光の反応する性質を極大化させるようにした画素センサセルが横にＮ個×縦にＭ行配置されており、外部から入る映像に関する情報を感知する部分であって、イメージセンサ素子全体のうちで中核の部分である。ラインバッファ部２０は、選択された一行の各画素センサセルの電圧を検出して記憶する役割をし、画像信号処理部３０で多様な機能を行なうために複数のラインから構成されている。画像信号処理部３０は、イメージセンサの機能に応じて、色補完(Color Interpolation)、色修正(Color Correction)、ガンマ修正(Gamma Correction)、自動白色バランス(Auto White Balance)、自動露出(Auto Exposure)など、ラインバッファ部１２０に記憶された画素信号の出力値に基づいてイメージセンサの性能向上のための様々な機能を行なう。
【０００５】
制御及びインタフェース部４０は、有限状態機械(Finite-State Machine)を用いてセンサセルアレイ部１０、ラインバッファ部２０及び画像信号処理部３０などイメージセンサ素子の各部の動作を制御し、外部システムに対するインタフェースの役割を担当する。バッチレジスタを持っているので、種々の内部動作に関する事項に対してプログラム可能であり、このプログラムされた情報によって全体チップの動作を制御する。
【０００６】
一方、イメージセンサの画素数が増えるに従って、製造工程上の問題により生じる不良画素(Defect Pixel)セルも増加することとなるが、製品のコスト低減のためには不良画素を補正することによって収率を増大させなければならない。因みに、イメージセンサの等級とそれによる価格は、不良画素セルの個数により決定され、不良画素セルが発生したイメージセンサを補正して使用しないで捨てる場合、収率が低下するため、イメージセンサの生産コスト高となる。
【０００７】
このような問題点を解決するために、従来ではイメージセンサを利用してカメラなどの製品を生産する業者は、不良画素セルを含むイメージセンサチップを供給されて、各画素のセンサセルをテストして、不良画素のアドレス（当該画素の光像を検出するセンサセルが不良であるところのアドレス）をＥＥＰＲＯＭに別途に記録し、ＥＥＰＲＯＭに記録されたアドレスに該当する不良画素のデータを補填することによって、正常なイメージセンサと同様に使用している。しかし、このような方法は、イメージセンサのチップ製造の際に行なわれるウェハレベルでのテストとは別途に実施するものであるため、イメージセンサを利用した製品（例えば、カメラ）を開発する期間が長くなるし、カメラ製品の製作時に別途にＥＥＰＲＯＭを内蔵しなければならないために、製品の大きさが大きくなってコスト高となる。
【０００８】
それに対して、イメージセンサチップ製造業者でウェハレベルのテストを介して直接不良画素の箇所を検出してＥＥＰＲＯＭに記録し、このＥＥＰＲＯＭをイメージセンサとともにパッケージングをする場合には、イメージセンサを使用する業者において不良画素についての別途のテストをせずにイメージセンサチップを使用できるので、製品開発期間を短縮させることができる。しかし、このような場合、既存のイメージセンサ製作工程以外にＥＥＰＲＯＭを製作するための別途の製作工程段階が追加されなければならず、工程が煩雑となり、製造単価も高くなる。
【０００９】
【発明が解決しようとする課題】
そこで、この発明は、上記従来の技術の問題点に鑑みてなされたものであって、イメージセンサチップ製作の際にウェハレベルのテストを介して検出された不良画素のアドレスをＥＥＰＲＯＭなしに少ないビット数で直接記憶可能な不良画素アドレス記憶部を有するイメージセンサ及び方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明のイメージセンサは、上記目的を達成するために、各画素用のセンサセルのアレイから伝達された各画素データを記憶する画像データ記憶手段と、画像データ記憶手段の出力のうち不良センサセルの画素データを補正用の画素データに置き換えてイメージセンサとしての画像の画質向上のための信号処理を行なう画像信号処理手段と、ウェハレベルのテストを介して検出された不良画素のアドレスをヒューズ溶断により記憶し不良センサセルのアドレス情報を出力するための不良画素アドレス記憶手段と、不良画素アドレス記憶手段から不良画素のアドレス情報を伝達されるよう不良画素アドレス記憶手段を制御し、前記不良センサセルのアドレス情報を出力させる制御手段と、制御手段および不良画素アドレス記憶手段から不良画素のアドレス情報を入力されるとともに画像データ記憶手段の出力を入力されて、不良画素の画素データを不良画素周辺の正常画素データに置き換えて画像信号処理手段に出力する不良画素補正手段とを備えてなり、各不良画素のアドレスは、それぞれの行アドレスを表す情報と、列アドレスを表す情報と、それらの内のどの行アドレス情報とどの列アドレス情報が対になって不良画素の座標を特定するかを表すマッチング信号とによって表されることを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照しながらこの発明の実施形態について詳細に説明する。この発明は、テストにより検出されたイメージセンサの不良画素セルのアドレスを記憶するために、ヒューズ溶断(fuse blowing)技術を応用している。以下、この発明に係るヒューズ溶断による不良画素アドレス記憶部を有するイメージセンサの構成について説明する。
【００１２】
図１は、ヒューズ溶断技術を利用して不良画素のアドレスを記憶できるイメージセンサにおける一実施の態様である。図１に示すように、この発明の一実施態様に係るイメージセンサは、センサセルアレイ部１００、センサセルアレイ部１００から伝達された画像データを記憶するアナログラインバッファ部２００と、アナログラインバッファ部２００の出力に応じてイメージセンサの性能向上のための信号処理を行なう画像信号処理部３００と、ウェハレベルのテストを介して検出された不良画素セルのアドレスをヒューズ溶断により記憶するための不良画素アドレス記憶部５００と、不良画素アドレス記憶部５００から不良画素セルのアドレス情報を伝達されて不良画素アドレス記憶部５００を含むイメージセンサの各部の動作を制御して外部システムに対するインタフェースを担当する制御及びインタフェース部４００と、制御及びインタフェース部４００及び不良画素アドレス記憶部５００から不良画素セルのアドレス情報を入力されるとともにラインバッファ部２００からの出力を入力されて不良画素のデータを不良画素周辺の正常画素データに置き換えて画像信号処理部３００に出力する不良画素補正部６００とを備えて構成されている。
【００１３】
ヒューズ溶断による不良画素アドレス記憶部５００がこの発明の中心的構成であって、ヒューズ溶断による不良画素アドレス記憶部５００は、種々の実施の形態で構成可能である。図１の実施の形態は、イメージセンサにおけるデータ処理方式が行アドレスを基本として動作するイメージセンサに適用可能な不良画素アドレス記憶部５００に関するものである。
【００１４】
また、図１を参照すれば、この実施の形態に係る不良画素アドレス記憶部５００は、ヒューズのオン／オフによりセンサセルアレイの各行における不良画素セルの有無を表す情報を記憶し、その情報内容を呈する行アドレス選択信号RASS(Row Address Selection Signal)を制御及びインターフェース部４００に出力する行アドレス選択部(Row Address Selection Block)５１０と、不良画素の列アドレスを表す情報を記憶しその情報内容を呈する列アドレス信号CAS(Column Address Signal)を不良画素補正部６００に出力する列アドレス記憶部(Column Address Storage Block)５２０と、行アドレス選択部５１０及び列アドレス記憶部５２０に記録された情報を正しくマッチングさせるために同じ行の１番目の不良画素であるか同じ行で１番目より後に現れた不良画素であるかを表す情報を記憶しその情報内容を呈するマッチング信号MS(Matching Signal)を制御及びインターフェース部４００に出力する選択ビット部(Selection Bit Block)５３０とで構成されている。
【００１５】
図２は、行アドレス選択部５１０、図３は、それに具備された基本セル５１１の構成図である。図２に示すように、この発明の行アドレス選択部５１０は、センサセルアレイ１００の全行について各行別に一つずつ設けられて不良画素セルが存在するか否かに応じて該当行から第１電源Vssに対応する第１論理値または第２電源Vddに対応する第２論理値を出力する基本セル５１１と、全ての基本セル５１１の出力端に共通接続された出力ライン５１２と、出力ライン５１２を第２電源Vddに対応する第２論理値にプリチャージするプリチャージ部５１３から構成される。
【００１６】
図３に示すように、基本セル５１１は、片側が出力端Outに接続されたヒューズ(fuse)と、行アドレス信号ライン(Row Address Signal Line)にゲートが接続されてヒューズの他側と第１電源Vss端子との間にソース・ドレイン経路が接続されたＮＭＯＳトランジスタTrから実施構成されている。ＮＭＯＳトランジスタTrは、行アドレス信号Inによって第１電源Vss端子と出力端Outの間をスイッチングするスイッチング素子である。
【００１７】
再び図２を参照して、プリチャージ部５１３は、制御及びインターフェース部４００から提供されるイネーブル信号ENABLE1により制御されて、第２電源Vddに出力ライン５１２をプリチャージするＰＭＯＳトランジスタで構成されている。行アドレス選択部５１０は、ヒューズのオン／オフにより、センサセルアレイ１００の各行の不良画素センサセルの有無に関する情報を記憶することになる。言い換えれば、ウェハレベルのテストにより見出した不良画素センサセルが存在する行に対応するヒューズを溶断させ、不良画素セルが存在しない行に対応するヒューズは溶断しない。したがって、不良画素セルの有無に応じて出力ライン５１２の信号RASS(Row Address Selection Signal)の論理値が異なる。不良画素セルが存在する場合は論理値「１」、存在しない場合は論理値「０」である。これら論理値は、第１電源Vss及び第２電源Vddの選択と、その他の論理回路構成により変更できることは当業者であれば容易に理解されるべきである。
【００１８】
具体的に、図３の行アドレス選択セルの動作について述べると、まず、出力ライン５１２、すなわち、出力端Outがプリチャージされた後、任意の行アドレス信号Rowiがトランジスタのゲート入力端子Inにハイ(high)の論理値で印加されたときに、ヒューズがオン状態であると、出力端Outからトランジスタを介して接地(Vss)に電流パスが形成されるので、全ての電流が接地に流れて出力端Outは論理「０」となる。それに対して、ヒューズがオフ状態であると、出力端Outと接地との間の電流パスが切れることになるので、出力端Outはプリチャージ時の値をそのまま保持して論理「１」を表すことになる。
【００１９】
図４は、ＶＧＡ級素子(６４０×４８０画素)を例とした列アドレス記憶部である。列アドレス記憶部５２０のサイズは、横方向はセンサセルアレイ１００の列の個数により決まり、縦方向はイメージセンサで補正可能とすべき不良画素の個数によって変わる。ＶＧＡ級の場合、６４０個の列が存在するので、この横方向のサイズは１０ビット（２10=１０２４)で構成され、１０ビットで不良画素セルの存在する列を表すアドレス値を一つ記憶できる。したがって、イメージセンサにおいて全体でＫ個の不良画素の補正を可能とするためには、１０ビットで構成されたアドレス行がＫ個必要となる。列アドレス記憶部５２０の縦方向のサイズは何個までの不良画素を補正するかによって決まり、これはイメージセンサの性能を左右する。具体的な回路構成は、後ほど詳細に説明する。
【００２０】
図５は、選択ビット部５３０のブロック構成図である。選択ビットは、各列アドレスデータが、一つ前の列アドレスデータのと同じ行アドレスに関するものであるか、別の行アドレスに関するものであるかを区別するための情報、つまり、各列アドレスがどの行アドレスと対になって不良画素の座標を特定しているかを示す情報であり、各不良画素の列を表す列アドレス一つについて１ビットずつ必要となる。したがって、前述したように、全体でＫ個の不良画素を補正するためには、選択ビットも同じくＫビットが必要となる。Ｋの値は、確率的に起こりえる不良画素の数を想定して、コストとの兼ね合いで実用的な数に設定する。選択ビット部５３０が必要な理由は、不良画素に対して行アドレス選択部５１０により選択されたセンサセルアレイ１００の行と列アドレス記憶部５２０により選択されたセンサセルアレイ１００の列を正しく整合させるためである。言い換えれば、センサセルアレイにおいて、（第１０行，第１００列）と（第２０行，第２００列）の位置に不良画素セルが存在する場合、行アドレス選択部５１０の第１０行と第２０行でヒューズをオフさせることによってそれらの行が記憶されているので、第１０行と第２０行の行アドレス信号ラインに信号が発生し、列アドレス記憶部５２０の第１００列と第２００列にデータ（不良画素セル存在の情報）が記憶されることになるが、選択ビット部５３０がないと、（１０行，２００列）と（２０行，１００列）の位置の画素セルも不良画素セルとして認識されることになるという誤りが発生する。これを防止するために、選択ビット部５３０が必要となる。具体的な回路構成は、以下で詳細に説明する。
【００２１】
選択ビットは、ここでは、行アドレス選択部５１０により不良画素が存在すると判定された任意の行において、第１番目の不良画素である場合には「０」で表現され、同じ行において第１番目の不良画素の後に現れた不良画素である場合は「１」で表現される。もちろん、全体的な回路の論理によって「０」と「１」が逆の場合も可能である。
【００２２】
以上で説明したこの発明のヒューズ溶断による不良画素アドレス記憶部５００についての具体的な動作を、８×８画素のセンサセルアレイにおいて５個の不良画素セルが存在する場合を例に挙げて説明する。図６は、８×８画素のセンサセルアレイにおいて、（１，１）位置の画素▲１▼、（１，５）位置の画素▲２▼、（２，３）の位置の画素▲３▼、（６，２）の位置の画素▲４▼、（６，４）の位置の画素▲５▼を担うセンサセルに不良が発生した場合である。
【００２３】
まず、イメージセンサをウェハレベルのテストを介して不良画素セルを検出し、ヒューズ溶断を介して行アドレス選択部５１０と列アドレス記憶部５２０、そして選択ビット部５３０の情報を、イメージセンサチップをパッケージングする前に予め記録する。例えば、図６のように、８×８イメージセンサにおいて不良画素セルが存在する行が（第０行から付番して）第１行、第２行、第６行であるので、ヒューズ溶断により行アドレス選択部５１０の１、２、６行のヒューズを図７のようにオフさせる。この場合、画素セルアレイの行の数が８行であるので、各行に対応して設けられている行アドレス選択部５１０の数は、「８」である。その中で、ヒューズに矢印を付したものはヒューズのオフ（断）状態を表すものであって、矢印のないヒューズはオン（接）状態である。
【００２４】
次に、列アドレス記憶部５２０について説明すると、センサセルアレイの列の数が８であるので、どの列であるかを表すには、３ビットで表現できるが、不良センサセルの画素○１、○２、○３、○４、○５の列アドレスがそれぞれ１、５、３、２、４であるので、図８に示すようにヒューズをオフさせて、Ｓ0からＳ4へと順次に列アドレス記憶部に記憶する。すなわち、Ｃ2〜Ｃ0は、不良画素セルの列アドレスを２進数で表す出力値でＣ2が最上位ビット（ＭＳＢ：most significant bit）であり、Ｃ0が最下位ビット（ＬＳＢ：least significant bit）である。例えば、不良画素セル○１の列アドレスが「１」であるので、それに対する２進数値「００１」に対応するように列アドレス記憶部５２０の１番目の行の記憶セルに記憶する。
【００２５】
以下、列アドレス記憶部５２０の具体的な回路構成について述べる。まず、片側が出力ライン５２２（つまり出力端Out）に接続されたヒューズと選択信号ラインＳ0〜Ｓ4にゲートが接続されてヒューズの他側と第１電源(Vss)端子との間にソース・ドレイン経路が接続されたＮＭＯＳトランジスタで構成される基本セル５２１（構成は、図３の場合と同じ）がマトリックス形態に配列され、画素セルアレイの列の個数を２進数で表現する桁数のカラムパスと補正すべき不良画素セルの個数（前記「Ｋ」に相当）に対応する数のロウパスを有して構成されている。ロウパスの数は、前述したように、確率的に通常起こり得る不良画素セルの数に応じて設計した数だけ設けるが、図８では５個までとして描かれている（この数を超える不良画素セルは、補正されない）。任意のいずれか一つのカラムパスについて述べると、各基本セル５２１の出力端Outに共通接続された出力ライン５２２がカラムパスを構成するが、イネーブル信号ENABLE2に制御されて出力ライン５２２を第２電源(Vdd)レベルにプリチャージするプリチャージ部５２３を含む。イネーブル信号ENABLE2は、制御及びインターフェース部４００で生成されて供給され、各出力ライン５２２の出力信号Ｃ2、Ｃ1、Ｃ0は、不良画素補正部６００に伝達される。他方、任意のいずれか一つのロウパスは、同一ロウパス上の各基本セルのスイッチングトランジスタのゲートに共通接続された選択信号Ｓ0〜Ｓ4のラインとなる。選択信号Ｓ0〜Ｓ4は、制御及びインターフェース部４００で生成されてロウパスに供給されている。
【００２６】
選択ビット部５３０について説明すると、不良画素○１、○３及び○４は、各行において第１番目に存在するので、選択ビットは「０」が記憶され、不良画素○２、○５は、同じ行のその後に存在する不良画素であるので、選択ビットは「１」が記憶される。すなわち、図９に示すように、不良画素○１、○２、○３、○４、○５に対して、順次に０、１、０、０、１の値が記憶される。したがって、この場合、０、１、０、０、１は、最初の不良画素存在行（上記例では「第１行」）の１番目、同行のその後、次の不良画素存在行（上記例では「第２行」）の１番目、その次の不良画素存在行（上記例では「第６行」）の１番目、同行のその後を意味している。選択ビット部５３０の具体的回路構成は、列アドレス記憶部５２０の一カラムパスと同様の構成を有するが、片側が出力端Outに接続されたヒューズと選択信号（Ｓ0〜Ｓ4）ラインにゲートが接続されてヒューズの他側と第１電源(Vss)端子との間にソース・ドレイン経路が接続されたＮＭＯＳトランジスタを含む基本セル５３１、各基本セルの出力端に共通接続された出力ライン５３２及び出力ライン５３２をプリチャージするプリチャージ部５３３を有して構成されている。
【００２７】
以上で説明したように、ウェハレベルのテストを介して不良画素セルの所在を検出しておき、前に説明したようなヒューズ溶断を介してどの行に不良画素セルがあるかを表す行アドレス選択部とどの列に不良画素セルがあるかを表す列アドレス記憶部、そして同じ行の１番目の不良画素セルであるかその後の不良画素セルであるかを表す選択ビット部に、それらの情報をイメージセンサチップのパッケージング前に予め記録することになる。
【００２８】
図１０及び図１１は、上記で説明したように、セッティングされた状態における入力信号に対する出力信号のタイミングを示す図であって、図１０は、行アドレス選択部５１０の入出力信号のタイミング図であり、図１１は、列アドレス記憶部５２０及び選択ビット部５３０の入出力信号のタイミング図である。両図を参照しながら、この発明に係る不良画素アドレス記憶部５００とそれを備えたイメージセンサの動作について詳細に述べる。
【００２９】
イメージセンサが外部からイメージを受けると、制御及びインターフェース部４００によりRow0からRow7まで信号が順次的に印加されつつ、センサセルアレイの各画素のデータを出力することになるが、この場合行アドレス信号Row0ないしRow7が行アドレス選択部５１０で順に付勢され、特定の行で不良センサセルが存在するという情報を制御及びインターフェース部４００に出力する。
【００３０】
以下、順に説明すれば、制御及びインターフェース部４００でRow0がハイに付勢されて印加されると、それに対応する行アドレス選択部５１０のヒューズはオン状態であるので、プリチャージ区間で「１」であったRASS信号は「０」に変わり、RASS信号値により第０行では不良センサセルが存在しないという情報を得ることになる。
【００３１】
次いで、Row1がハイに付勢されて印加されれば、それに対応する行アドレス選択部５１０のヒューズがオフ状態であるので、RASSはプリチャージのときの値をそのまま保持して「１」となるので、制御及びインターフェース部４００では第１行で不良センサセルが存在するという情報を受け取り、このとき制御及びインタフェース部４００からハイに付勢された選択信号Ｓ0が発生して選択ビット部５３０の出力であるマッチング信号MS（前述した、同じ行の１番目の不良画素セルであるかその後の不良画素セルであるかを表す信号）は「０」であるので、第１行での不良センサセルに対応する列の中で１番目に現れる不良センサセルという情報を得ることになる。同様に、列アドレス記憶部５２０に予め記憶されていた１番目の列アドレス情報値である２進数「００１」（この値は、上記で説明したように第１列を意味する）が不良画素補正部６００に伝達される。これにより、不良画素セルの座標（１，１）が特定される。
【００３２】
結局、不良画素補正部６００は、制御及びインターフェース部４００及び列アドレス記憶部５２０から不良画素位置情報を入力されて、行と列の位置（第１行、第１列）を整合させることによって、不良画素▲１▼の正確な位置情報を受け取り、不良画素▲１▼のデータは、周辺（典型的には、直前）の正常画素のデータに置き換えて（一般的な信号処理技術であるので、詳細説明は省略する）画像信号処理部３００で処理される。
【００３３】
次に、制御及びインターフェース部４００からハイに付勢された選択信号Ｓ1が発生して選択ビット部５３０の出力であるマッチング信号MSは「１」であるので、第１行での不良センサセルに対応する列の中で２番目に現れる列の不良センサセルという情報を得ることになる。同様に、列アドレス記憶部５２０に予め記憶されていた２番目の列アドレス情報値である２進数「１０１」(この値は、第５列を意味する)が不良画素補正部６００に伝達される。これにより、不良画素セルの座標（１，５）が特定される。
【００３４】
結局、不良画素補正部６００は、制御及びインターフェース部４００及び列アドレス記憶部５２０から不良画素位置情報を入力されて、行と列の位置（第１行、第５列）を整合させることによって、不良画素▲２▼の正確な位置情報を受け取り、不良画素▲２▼のデータは、周辺の正常画素のデータに置き換えて画像信号処理部３００で処理される。
【００３５】
次いで、Row2がハイに印加されると、RASS値がまた「１」で出力されてセンサセルアレイの第２行に不良センサセルが存在するという情報を得る。列アドレス記憶部５２０に記録されている列アドレス情報値である２進数「０１１」と、選択ビット部５３０からマッチング信号MS＝「０」により（第２行，第３列）の不良画素○３の位置情報としての座標（２，３）が得られる。残りの不良画素○４、○５の位置情報も、上記のような方法で得て補正することになる。
【００３６】
図１１は、選択ビット部５３０の出力MS(matching signal)と列アドレス記憶部５２０の列アドレス値の出力（Ｃ2、Ｃ1、Ｃ0）に対するタイミング図である。イネーブル信号ENABLE2が「０」であるとき、Ｃ2、Ｃ1、Ｃ0はプリチャージ値「１」の状態から、選択信号Ｓ0〜Ｓ4の信号が各々必要な時間にハイに印加されれば、ヒューズのオン／オフによって「０」または「１」の値を有することになる。
【００３７】
上記の説明のように、行アドレス選択部５１０の出力信号RASSにより不良センサセルが存在する行が選択され、このときに選択ビット部５３０の出力MSによって列アドレス記憶部５２０に順次に予め記憶されていた不良センサセルの列アドレス情報が不良画素補正部６００に順に認識されて不良センサセルの位置に該当する誤った画像セルデータを周辺の正常の画素データに置き換えた後、画像信号処理部３００で処理することになる。結局、不良センサセルの誤った画素情報による画像イメージの損傷を除去できることができる。
【００３８】
以上で述べたこの発明の不良画素アドレス記憶部５００は、十分に他の実施の形態が可能である。図１のように行アドレス選択部５１０、列アドレス記憶部５２０及び選択ビット部５３０を配置構成することは、イメージセンサのデータ処理方式が制御及びインターフェース部４００により行アドレスを基本として動作する場合における実施態様である。この他に、イメージセンサのデータ処理方式が制御及びインターフェース部４００により列アドレスを基本として動作する場合は、図１２のように、列アドレス選択部５２０ａ、選択ビット部５３０ａ及び行アドレス記憶部５１０ａにより配置構成する。また、イメージセンサのデータ処理方式が行アドレスと列アドレスを同時に使用して動作する場合は、図１３のように、行アドレス選択部５１０ｂ、選択ビット部５３０ｂ及び列アドレス選択部５２０ｂという配置構成を適用できる。したがって、この発明によるヒューズ溶解方法は、イメージセンサの動作原理に従って、ユーザが適宜変形して、多様な態様で実施可能である。
【００３９】
なお、この発明の技術的範囲は、前述の実施の形態に限られるものではなく、この発明の技術思想の精神から逸脱しない範囲内で、様々な変更、改良を行なうことが可能であり、それらもこの発明の技術的範囲に属する。
【００４０】
【発明の効果】
上述したようになされるこの発明によると、イメージセンサの不良画素セルを検出し、そのアドレスを記憶するためにヒューズ溶断方法を利用した場合に得られる利点は、不良画素セルが発生したイメージセンサの不良セルに該当するアドレスを記憶し、補正回路を介してそのデータ値を補填補正することによって、不良センサセルを含んだイメージセンサチップであっても、正常なイメージセンサと同様に使用できるようになり、イメージセンサ製造における収率を向上させることができ、もって生産原価を低減することができる。特に、イメージセンサの画素数が増大するこにつれて、不良センサセルが生じる確率もやはり高くなっていくので、この発明による収率向上の効果は、産業上大いに貢献するところである。
【００４１】
そして、この発明の実施の形態では、不良画素セルのアドレスを記憶するための別途のＥＥＰＲＯＭを用いる必要がないので、ＥＥＰＲＯＭを使用する場合の問題点を解決することができる。
【００４２】
また、イメージセンサチップ製作時にウェハレベルテストで不良画素セルのアドレスを記憶できるので、イメージセンサチップを供給される業者においては、不良画素セルに対する再テスト時間を省略することができ、製品開発の時間を短縮することができる。その他に、行ごと及び列ごとにヒューズ溶断方法を適用するとともに、不良画素セルが存在する行のアドレスと、列のアドレスと、その各行（または列）についてどの列（または行）が対になるかを表すビットとで、不良画素セルのアドレス座標を特定することにより、単純に点ごとに行と列のアドレスを全部記憶する方法と比較すると、記憶すべき不良画素セルが増えれば増えるほど、ハードウェアの複雑度(hardware complexity)を大幅に低減できる利点もある。センサセルアレイが１２８０×１０２４＝１３１０７２０画素という１３０万個クラスのメガピクセルを例に挙げて説明する。
【００４３】
単純に不良センサセルの画素アドレスの行と列を記憶する場合を考えると、画素アドレスの行（１０２４個）を区別するために１０ビット（２10＝１０２４)、列（１２８０個）を区別するために１１ビット（２11＝２０４８）が必要なので、不良センサセルの画素アドレスを一つ記憶するために、２１ビット（＝１０ビット＋１１ビット）が必要となり、したがって、Ｋ個の不良センサセルの画素アドレスを記憶するためには、２１×Ｋビットが必要となる。
【００４４】
それに対して、この発明で提案する方法を使用すると、行アドレス選択部は行を区別して記憶するだけであるから、一行内の記憶すべき不良センサセルの個数に関係なく、一つの行を記憶するためには１ビット、したがって、全行を識別するために、センサセルアレイの行数と同じの１０２４ビットが必要なだけであり、列アドレス記憶部は、Ｋ個の不良センサセルの画素アドレスを記憶するためには、単純に不良セルを記憶する場合と同様に、１１×Ｋビットが必要となり、選択ビット部に、１×Ｋビットが必要となる。したがって、この発明を適用する場合、Ｋ個の不良セルを記憶するのに、１０２４＋１２×Ｋ（＝１０２４＋１１×Ｋ＋１×Ｋ）ビットが必要となる。単純に記憶する場合に必要な２１×Ｋビットとこの発明により必要な１０２４＋１２×Ｋビットを比較するために、２５６個の不良画素セルを識別して記録する場合を例に挙げる。２５６個の不良画素は、１３０万個のメガピクセルである場合、平均的に略５０００画素当たり一つの不良画素セルが存在する場合である。単純に不良画素セルを記録する場合は、５３７６（＝２１×２５６）ビットが必要となり、この発明による場合は、４０９６（＝１０２４＋１２×２５６）ビットが必要となる。したがって、２５６個の不良画素を記録する場合に約１２００ビット程度のハードウェアが減少されることになる。
【図面の簡単な説明】
【図１】  この発明の一実施態様に係るイメージセンサのブロック図である。
【図２】  図２の行アドレス選択部の内部詳細ブロック図である。
【図３】  図３行アドレス選択セルの回路構成図である。
【図４】  図１の列アドレス記憶部の構成ブロック図である。
【図５】  図１の選択ビット部の構成ブロック図である。
【図６】  不良センサセルを含む８×８画素のセンサセルアレイを例示する模式図である。
【図７】  図１における行アドレス選択部の回路図である。
【図８】  図１における列アドレス記憶部の回路図である。
【図９】  図１における選択ビット部の回路図である。
【図１０】  図７における各信号波形のタイミング図である。
【図１１】  図８及び図９における各信号波形のタイミング図である。
【図１２】  この発明の他の実施態様に係るイメージセンサのブロック図である。
【図１３】  この発明のさらに他の実施態様に係るイメージセンサのブロック図である。
【図１４】  通常のイメージセンサのブロック図である。
【符号の説明】
１０、１００    センサセルアレイ
２０、２００    ラインバッファ
３０、３００    画像信号処理部
４０、４００    制御及びインターフェース部
５００          不良画素アドレス記憶部
５１０          行アドレス選択部
５１１          行アドレス選択セル
５２０          列アドレス記憶部
５３０          選択ビット部
５１０ａ        行アドレス記憶部
５２０ａ        列アドレス選択部
５３０ａ        選択ビット部
５１０ｂ        行アドレス選択部
５２０ｂ        列アドレス選択部
５３０ｂ        選択ビット部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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