(57)【要約】  本開示は、基板上にＴＦＴおよび蓄積キャパシタを作製するための装置および方法を提供する。一態様では、装置は、ＴＦＴおよび蓄積キャパシタを含み、ＴＦＴは、第１の金属層、第２の金属層、および半導体層を含み、半導体層は、第１のエッチストップ層および第２のエッチストップ層によって保護される。蓄積キャパシタは、第１の金属層と第２の金属層との間の誘電体として第２のエッチストップ層を含む。別の態様では、装置は、ＴＦＴおよび蓄積キャパシタを含み、ＴＦＴは、第１の金属層、誘電体層、および半導体層を含み、半導体層は、エッチストップ層によって保護される。蓄積キャパシタは、第１の金属層と半導体層との間の誘電体として誘電体層を含む。
2017518641.tif 000002
【特許請求の範囲】
【請求項１】
第１の領域と前記第１の領域に隣接する第２の領域とを有する基板と、
前記基板の前記第１の領域上の薄膜トランジスタ（ＴＦＴ）であって、
前記基板上の第１の金属層と、
ソース領域とドレイン領域との間にチャネル領域を有する、前記第１の金属層よりも上の半導体層と、
前記半導体層上の第１のエッチストップ層と、
前記第１のエッチストップ層上の第２のエッチストップ層と、
前記半導体層の前記ソース領域および前記ドレイン領域に接触する第２の金属層と
を含む、ＴＦＴと、
前記基板の前記第２の領域上の蓄積キャパシタであって、
前記基板上の前記第１の金属層と、
前記基板の前記第２の領域よりも上の前記第１の金属層上の前記第２のエッチストップ層と、
前記基板の前記第２の領域よりも上の前記第２のエッチストップ層上の前記第２の金属層と、
を含む、蓄積キャパシタと、
を含む、装置。
【請求項２】
前記基板の前記第１の領域よりも上の前記第１の金属層と前記半導体層との間の誘電体層であって、前記誘電体層および前記第１のエッチストップ層の各々が二酸化ケイ素を含む、誘電体層をさらに含む、請求項１に記載の装置。
【請求項３】
前記第１のエッチストップ層および前記第２のエッチストップ層の各々が二酸化ケイ素を含む、請求項１に記載の装置。
【請求項４】
前記半導体層がインジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）を含む、請求項１に記載の装置。
【請求項５】
前記基板がガラスを含む、請求項１に記載の装置。
【請求項６】
電気機械システム（ＥＭＳ）ディスプレイ要素であって、前記基板が前記ＥＭＳディスプレイ要素よりも上のバッファ層である、ＥＭＳディスプレイ要素をさらに含む、請求項１から５のいずれか一項に記載の装置。
【請求項７】
前記第２のエッチストップ層が約１００ｎｍよりも薄い厚さを有する、請求項１から５のいずれか一項に記載の装置。
【請求項８】
前記第１のエッチストップ層を通って前記基板の前記第２の領域上の前記第１の金属層まで延びる１つまたは複数の第１の開口部と、
前記第１のエッチストップ層および前記第２のエッチストップ層を通って前記半導体層の前記ソース領域および前記ドレイン領域まで延びる１つまたは複数の第２の開口部と、  をさらに含む、請求項１から５のいずれか一項に記載の装置。
【請求項９】
前記第２の金属層が、前記１つまたは複数の第１の開口部および前記１つまたは複数の第２の開口部を実質的に充填する、請求項８に記載の装置。
【請求項１０】
前記第２のエッチストップ層が、前記第１のエッチストップ層を通って延びる前記１つまたは複数の第１の開口部の側壁に沿ってコンフォーマルである、請求項８に記載の装置。
【請求項１１】
前記第２の金属層が、前記ソース領域において前記半導体層に接触し、ＥＭＳディスプレイ要素を駆動するための出力信号を出力するように構成される、請求項１から５のいずれか一項に記載の装置。
【請求項１２】
前記第２の金属層が前記ドレイン領域において前記半導体層に接触し、入力信号を受信するように構成され、前記入力信号が、前記基板の前記第２の領域よりも上の前記第２のエッチストップ層上の前記第２の金属層に沿って電荷を蓄積させる、請求項１から５のいずれか一項に記載の装置。
【請求項１３】
第１の領域と前記第１の領域に隣接する第２の領域とを有する基板と、
前記基板の前記第１の領域上の薄膜トランジスタ（ＴＦＴ）であって、
前記基板上の第１の金属層と、
前記第１の金属層上の誘電体層と、
前記誘電体層上の半導体層と、
前記半導体層上のエッチストップ層と、
を含む、ＴＦＴと、
前記基板の前記第２の領域上の蓄積キャパシタであって、
前記基板上の前記第１の金属層と、
前記第１の金属層上の前記誘電体層と、
前記誘電体層上の前記半導体層であって、前記基板の前記第２の部分よりも上の前記半導体層が露出領域および非露出領域を有する、前記半導体層と、
前記半導体層の前記非露出領域上の前記エッチストップ層と、
前記半導体層の前記露出領域上の第２の金属層と、
を含む、蓄積キャパシタと、
を含む、装置。
【請求項１４】
前記誘電体層および前記エッチストップ層の各々が二酸化ケイ素を含む、請求項１３に記載の装置。
【請求項１５】
前記半導体層がインジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）を含む、請求項１３に記載の装置。
【請求項１６】
前記基板がガラスを含む、請求項１３に記載の装置。
【請求項１７】
電気機械システム（ＥＭＳ）ディスプレイ要素であって、前記基板が前記ＥＭＳディスプレイ要素よりも上のバッファ層である、ＥＭＳディスプレイ要素をさらに含む、請求項１３から１６のいずれか一項に記載の装置。
【請求項１８】
前記誘電体層が約５０ｎｍから約５００ｎｍの間の厚さを有する、請求項１３から１６のいずれか一項に記載の装置。
【請求項１９】
前記半導体層が前記基板の前記第１の領域よりも上のソース領域とドレイン領域との間にチャネル領域を有し、前記装置が、
前記エッチストップ層を通って前記半導体層の前記露出領域まで延びる１つまたは複数の第１の開口部と、
前記エッチストップ層を通って前記半導体層の前記ソース領域および前記ドレイン領域まで延びる１つまたは複数の第２の開口部と、
をさらに含む、請求項１３から１６のいずれか一項に記載の装置。
【請求項２０】
前記第２の金属層が、前記１つまたは複数の第１の開口部および前記１つまたは複数の第２の開口部を実質的に充填する、請求項１９に記載の装置。
【請求項２１】
前記第２の金属層が、前記ソース領域において前記半導体層に接触し、ＥＭＳディスプレイ要素を駆動するための出力信号を出力するように構成される、請求項１９に記載の装置。
【請求項２２】
第２の金属層が前記ドレイン領域において前記半導体層に接触し、入力信号を受信するように構成され、前記入力信号が、前記基板の前記第２の領域よりも上の前記半導体層に沿って電荷を蓄積させる、請求項１９に記載の装置。
【請求項２３】
前記第２の金属層に接触する前記半導体層の前記露出領域が、導電性がある、請求項１３から１６のいずれか一項に記載の装置。
【請求項２４】
基板上にＴＦＴおよび蓄積キャパシタを製造する方法であって、
第１の領域と前記第１の領域に隣接する第２の領域とを有する基板を提供するステップと、
前記基板の前記第１の領域および前記第２の領域の上に第１の金属層を形成するステップと、
前記基板の前記第１の領域および前記第２の領域よりも上の前記第１の金属層上に誘電体層を形成するステップと、
ソース領域とドレイン領域との間にチャネル領域を有する、前記基板の前記第１の領域よりも上の前記誘電体層上に半導体層を形成するステップと、
前記基板の前記第１の領域よりも上の前記半導体層上と、前記基板の前記第２の領域よりも上の前記誘電体層上とに第１のエッチストップ層を形成するステップと、
前記エッチストップ層および前記誘電体層を通って前記基板の前記第２の領域よりも上の前記第１の金属層まで延びる１つまたは複数の第１の開口部を形成するステップと、
前記基板の前記第１の領域よりも上で前記１つまたは複数の第１の開口部内の前記第１のエッチストップ層上と、前記基板の前記第２の領域よりも上の前記第１の金属層上とに第２のエッチストップ層を形成するステップと、
前記第２のエッチストップ層および前記第１のエッチストップ層を通って前記半導体層の前記ソース領域および前記ドレイン領域まで延びる１つまたは複数の第２の開口部を形成するステップと、
前記１つまたは複数の第１の開口部内の前記第２のエッチストップ層上と、前記１つまたは複数の第２の開口部内の前記半導体層の前記ソース領域および前記ドレイン領域の上とに第２の金属層を形成するステップと、
を含む、方法。
【請求項２５】
前記ソース領域上の前記第２の金属層は、ＥＭＳディスプレイ要素を駆動するための出力信号を出力するように構成され、前記半導体層の前記ドレイン領域上の前記第２の金属層は、前記基板の前記第２の領域よりも上の前記第２の金属層に沿って電荷を蓄積させるための入力信号を受け取るように構成される、請求項２４に記載の方法。
【請求項２６】
前記第２のエッチストップ層が約１００ｎｍよりも薄い厚さを有する、請求項２４に記載の方法。
【請求項２７】
基板上にＴＦＴおよび蓄積キャパシタを製造する方法であって、
第１の領域と前記第１の領域に隣接する第２の領域とを有する基板を提供するステップと、
前記基板の前記第１の領域および前記第２の領域の上に第１の金属層を形成するステップと、
前記基板の前記第１の領域および前記第２の領域よりも上の前記第１の金属層上に誘電体層を形成するステップと、
前記基板の前記第１の領域および前記第２の領域よりも上の前記誘電体層上に半導体層を形成するステップであって、前記第１の領域よりも上の前記半導体層がソース領域とドレイン領域との間にチャネル領域を有する、ステップと、
前記基板の前記第１の領域および前記第２の領域よりも上の前記半導体層上にエッチストップ層を形成するステップと、
前記基板の前記第２の領域よりも上の前記半導体層の一部分を露出させるために前記エッチストップ層を通って延びる１つまたは複数の第１の開口部を形成するステップと、
前記基板の前記第１の領域よりも上の前記半導体層の前記ソース領域および前記ドレイン領域を露出させるために前記エッチストップ層を通って延びる１つまたは複数の第２の開口部を形成するステップと、
前記１つまたは複数の第１の開口部内の前記半導体層上と、前記１つまたは複数の第２の開口部内の前記半導体層上とに第２の金属層を形成するステップであって、前記１つまたは複数の第１の開口部内の前記第２の金属層と接触する前記半導体層は導電性がある、ステップと、
を含む、方法。
【請求項２８】
前記ソース領域の前記第２の金属層は、ＥＭＳディスプレイ要素を駆動するための出力信号を出力するように構成され、前記ドレイン領域の前記第２の金属層は、前記基板の前記第２の領域よりも上の前記半導体層に沿って電荷を蓄積させるための入力信号を受け取るように構成される、請求項２７に記載の方法。
【請求項２９】
前記誘電体層が約５０ｎｍから約５００ｎｍの間の厚さを有する、請求項２７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権データ
本特許明細書は、各々の全体が参照により、またすべての目的のために本明細書に組み込まれる、２０１４年５月２９日に出願した「ＦＡＢＲＩＣＡＴＩＯＮ  ＯＦ  ＴＲＡＮＳＩＳＴＯＲ  ＷＩＴＨ  ＨＩＧＨ  ＤＥＮＳＩＴＹ  ＳＴＯＲＡＧＥ  ＣＡＰＡＣＩＴＯＲ」という名称の米国仮特許出願第６２／００４，５９０号（整理番号ＱＵＡＬＰ２５３Ｐ／１４４８１９Ｐ１）の優先権の利益を主張する、２０１４年１０月１３日に出願した「ＦＡＢＲＩＣＡＴＩＯＮ  ＯＦ  ＴＲＡＮＳＩＳＴＯＲ  ＷＩＴＨ  ＨＩＧＨ  ＤＥＮＳＩＴＹ  ＳＴＯＲＡＧＥ  ＣＡＰＡＣＩＴＯＲ」という名称の米国特許出願第１４／５１２，９４８号（整理番号ＱＵＡＬＰ２５３／１４４８１９）の優先権を主張する。
【０００２】
本開示は、電荷蓄積／搬送要素に関し、より詳細には、電気機械システムおよびデバイスにおけるトランジスタ構造体および蓄積キャパシタの作製に関する。
【背景技術】
【０００３】
電気機械システム（ＥＭＳ）は、電気的および機械的な要素と、アクチュエータと、トランスデューサと、センサと、ミラーおよび光学フィルムなどの光学的構成要素と、電子回路とを有するデバイスを含む。ＥＭＳデバイスまたはＥＭＳ要素は、限定はしないが、マイクロスケールおよびナノスケールを含む、様々なスケールで製造することができる。たとえば、マイクロ電気機械システム（ＭＥＭＳ）デバイスは、約１ミクロンから数百ミクロン以上に及ぶサイズを有する構造を含むことができる。ナノ電気機械システム（ＮＥＭＳ：ｎａｎｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ  ｓｙｓｔｅｍ）デバイスは、たとえば、数百ナノメートルよりも小さいサイズを含む、１ミクロンよりも小さいサイズを有する構造を含むことができる。電気および電気機械デバイスを形成するために、堆積、エッチング、リソグラフィを使用して、ならびに／あるいは、基板および／または堆積された材料層の部分をエッチング除去するかまたは層を追加する、他の微細機械加工プロセスを使用して、電気機械要素が作成され得る。
【０００４】
ＥＭＳデバイスの１つのタイプは、干渉変調器（ＩＭＯＤ）と呼ばれる。ＩＭＯＤまたは干渉光変調器という用語は、光学干渉の原理を使用して光を選択的に吸収および／または反射するデバイスを指す。いくつかの実装形態では、ＩＭＯＤディスプレイ要素は、伝導性プレートの対を含む場合があり、その対の一方または両方は、全体的にまたは部分的に、透明および／または反射性であり、適切な電気信号を印加すると相対運動が可能である場合がある。たとえば、一方のプレートは、基板よりも上もしくは基板上に堆積され、または基板によってサポートされた固定層を含む場合があり、他方のプレートは、エアギャップによって固定層から分離された反射膜を含む場合がある。別のプレートに対する一方のプレートの位置は、ＩＭＯＤディスプレイ要素に入射する光の光学干渉を変化させることができる。ＩＭＯＤベースのディスプレイデバイスは、広範囲の適用例を有しており、特に表示能力がある製品の場合、既存の製品を改善し、新しい製品を作製する際に使用されることが予期される。
【０００５】
ＥＭＳ駆動型ディスプレイパネル、および液晶ディスプレイ（ＬＣＤ）などの他の電圧／電荷駆動型ピクセルディスプレイでは、全フレーム用のディスプレイ要素を同期して更新することがしばしば望ましい。従来の同期式フレーム更新方式では、フレームごとのピクセルまたはディスプレイ要素のデータは、各々の対応するピクセルで、一度に１行のピクセルずつ、（蓄積キャパシタなどの）電荷蓄積要素の中に書き込まれるか、または走査される。電荷蓄積要素は、蓄積されたデータを保存する必要があるが、新しいデータを再び走査し取り込むまで、他の行がアドレス指定される。この動作方法は、ディスプレイ要素を駆動しながらデータを記憶するために高いキャパシタンスを必要とすることができる。
【発明の概要】
【課題を解決するための手段】
【０００６】
本開示のシステム、方法、およびデバイスは、各々いくつかの革新的態様を有し、それらのうちの単一の態様が、単独で、本明細書で開示する望ましい属性に関与するとは限らない。
【０００７】
本開示で説明する主題の１つの発明的態様は、第１の領域と第１の領域に隣接する第２の領域とを有する基板と、基板の第１の領域上の薄膜トランジスタ（ＴＦＴ）と、基板の第２の領域上の蓄積キャパシタとを含む装置において実装することができる。ＴＦＴは、基板上の第１の金属層と、第１の金属層より上にありソース領域とドレイン領域との間にチャネル領域を有する半導体層と、半導体層上の第１のエッチストップ層と、第１のエッチストップ層上の第２のエッチストップ層と、半導体層のソース領域およびドレイン領域に接触する第２の金属層とを含む。蓄積キャパシタは、基板上の第１の金属層と、基板の第２の領域よりも上の第１の金属層上の第２のエッチストップ層と、基板の第２の領域よりも上の第２のエッチストップ層上の第２の金属層とを含む。
【０００８】
いくつかの実装形態では、本装置は、基板の第１の領域よりも上の第１の金属層と半導体層との間の誘電体層をさらに含み、誘電体層および第１のエッチストップ層の各々は、二酸化ケイ素を含む。いくつかの実装形態では、半導体層は、インジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）を含む。いくつかの実装形態では、第２のエッチストップ層は、約１００ｎｍよりも薄い厚さを有する。いくつかの実装形態では、本装置は、第１のエッチストップ層を通って基板の第２の領域上の第１の金属層まで延びる１つまたは複数の第１の開口部と、第１のエッチストップ層および第２のエッチストップ層を通って半導体層のソース領域およびドレイン領域まで延びる１つまたは複数の第２の開口部とをさらに含む。第２の金属層は、１つまたは複数の第１の開口部および１つまたは複数の第２の開口部を実質的に充填することができる。第２のエッチストップ層は、第１のエッチストップ層を通って延びる１つまたは複数の第１の開口部の側壁に沿ってコンフォーマルとすることができる。
【０００９】
本開示で説明する主題の別の発明的態様は、第１の領域と第１の領域に隣接する第２の領域とを有する基板と、基板の第１の領域上のＴＦＴと、基板の第２の領域上の蓄積キャパシタとを含む装置において実装することができる。ＴＦＴは、基板上の第１の金属層と、第１の金属層上の誘電体層と、誘電体層上の半導体層と、半導体層上のエッチストップ層とを含む。蓄積キャパシタは、基板上の第１の金属層と、第１の金属層上の誘電体層と、露出領域および非露出領域を有する、基板の第２の領域よりも上の誘電体層上の半導体層と、半導体層の非露出領域上のエッチストップ層と、半導体層の露出領域上の第２の金属層とを含む。
【００１０】
いくつかの実装形態では、誘電体層およびエッチストップ層の各々は、二酸化ケイ素を含む。いくつかの実装形態では、半導体層は、ＩｎＧａＺｎＯを含む。いくつかの実装形態では、誘電体層は、約５０ｎｍから約５００ｎｍの間の厚さを有する。いくつかの実装形態では、半導体層は、基板の第１の領域よりも上のソース領域とドレイン領域との間のチャネル領域を有し、本装置は、エッチストップ層を通って半導体層の露出領域まで延びる１つまたは複数の第１の開口部と、エッチストップ層を通って半導体層のソース領域およびドレイン領域まで延びる１つまたは複数の第２の開口部とをさらに含む。第２の金属層は、半導体層のソース領域およびドレイン領域に接触し、第２の金属層は、１つまたは複数の第１の開口部および１つまたは複数の第２の開口部を実質的に充填する。第２の金属層に接触する半導体層の露出領域は、導電性がある。
【００１１】
本開示で説明する主題の別の発明的態様は、基板上にＴＦＴおよび蓄積キャパシタを製造する方法において実装することができる。本方法は、第１の領域と第１の領域に隣接する第２の領域とを有する基板を提供するステップと、基板の第１の領域および第２の領域の上に第１の金属層を形成するステップと、基板の第１の領域および第２の領域よりも上の第１の金属層上に誘電体層を形成するステップと、ソース領域とドレイン領域との間にチャネル領域を有する、基板の第１の領域よりも上の誘電体層上の半導体層を形成するステップと、基板の第１の領域よりも上の半導体層上と基板の第２の領域よりも上の誘電体層上とに第１のエッチストップ層を形成するステップと、エッチストップ層および誘電体層を通って基板の第２の領域よりも上の第１の金属層まで延びる１つまたは複数の第１の開口部を形成するステップと、基板の第１の領域よりも上の第１のエッチストップ層上と１つまたは複数の第１の開口部内と基板の第２の領域よりも上の第１の金属層上とに第２のエッチストップ層を形成するステップと、第２のエッチストップ層および第１のエッチストップ層を通って半導体層のソース領域およびドレイン領域まで延びる１つまたは複数の第２の開口部を形成するステップと、１つまたは複数の第１の開口部内の第２のエッチストップ層上と１つまたは複数の第２の開口部内の半導体層のソース領域およびドレイン領域上とに第２の金属層を形成するステップとを含む。
【００１２】
いくつかの実装形態では、ソース領域上の第２の金属層は、ＥＭＳディスプレイ要素を駆動するための出力信号を出力するように構成され、半導体層のドレイン領域上の第２の金属層は、基板の第２の領域よりも上の第２の金属層に沿って電荷を蓄積させるための入力信号を受け取るように構成される。いくつかの実装形態では、第２のエッチストップ層は、約１００ｎｍよりも薄い厚さを有する。
【００１３】
本開示で説明する主題の別の発明的態様は、基板上にＴＦＴおよび蓄積キャパシタを製造する方法において実装することができる。本方法は、第１の領域と第１の領域に隣接する第２の領域とを有する基板を提供するステップと、基板の第１の領域および第２の領域の上に第１の金属層を形成するステップと、基板の第１の領域および第２の領域よりも上の第１の金属層上に誘電体層を形成するステップと、ソース領域とドレイン領域との間にチャネル領域を有する、基板の第１の領域および第２の領域よりも上の誘電体層上に半導体層を形成するステップと、基板の第１の領域および第２の領域よりも上の半導体層上にエッチストップ層を形成するステップと、基板の第２の領域よりも上の半導体層の一部分を露出させるためにエッチストップ層を通って延びる１つまたは複数の第１の開口部を形成するステップと、基板の第１の領域よりも上の半導体層のソース領域およびドレイン領域を露出させるためにエッチストップ層を通って延びる１つまたは複数の第２の開口部を形成するステップと、１つまたは複数の第１の開口部内の半導体層上と１つまたは複数の第２の開口部内の半導体層上とに第２の金属層を形成するステップとを含み、１つまたは複数の第１の開口部内の第２の金属層と接触する半導体層は導電性がある。
【００１４】
いくつかの実装形態では、ソース領域の第２の金属層は、ＥＭＳディスプレイ要素を駆動するための出力信号を出力するように構成され、ドレイン領域の第２の金属層は、基板の第２の領域よりも上の半導体層に沿って電荷を蓄積させるための入力信号を受け取るように構成される。いくつかの実装形態では、誘電体層は、約５０ｎｍから約５００ｎｍの間の厚さを有する。
【００１５】
本開示で説明する主題の１つまたは複数の実装形態の詳細は、添付の図面および以下の説明において示されている。本開示で提供される例は、主として、ＥＭＳおよびＭＥＭＳベースのディスプレイの観点から説明されているが、本明細書で提供される概念は、液晶ディスプレイ、有機発光ダイオード（「ＯＬＥＤ」）ディスプレイ、および電界放出ディスプレイなどの他のタイプのディスプレイに適用することができる。他の特徴、態様、および利点は、説明、図面、および特許請求の範囲から明らかになるであろう。以下の図の相対寸法は一定の縮尺で描かれていないことがあることに留意されたい。
【図面の簡単な説明】
【００１６】
【図１】一連の２つの隣接する干渉変調器（ＩＭＯＤ）ディスプレイ要素、またはＩＭＯＤディスプレイデバイスのディスプレイ要素のアレイを示す等角図である。
【図２】ＩＭＯＤディスプレイ要素の３つの要素×３つの要素のアレイを含む、ＩＭＯＤベースのディスプレイを組み込んだ電子デバイスを示すシステムブロック図である。
【図３Ａ】複数のＩＭＯＤディスプレイ要素を含むディスプレイデバイスを示すシステムブロック図である。
【図３Ｂ】複数のＩＭＯＤディスプレイ要素を含むディスプレイデバイスを示すシステムブロック図である。
【図４】ディスプレイデバイスのピクセルを示す回路図の例である。
【図５】いくつかの実装形態による、蓄積キャパシタの厚さがエッチストップ層と誘電体層との総厚さによって定義される、薄膜トランジスタ（ＴＦＴ）および蓄積キャパシタを含む装置を示す断面図の例である。
【図６】いくつかの実装形態による、蓄積キャパシタの厚さが誘電体層の厚さによって定義される、ＴＦＴおよび蓄積キャパシタを含む装置を示す断面図の例である。
【図７】いくつかの実装形態による、蓄積キャパシタの厚さが第２のエッチストップ層の厚さによって定義される、ＴＦＴおよび蓄積キャパシタを含む装置を示す断面図の例である。
【図８】いくつかの実装形態による、蓄積キャパシタの厚さが、誘電体層と電極の役割を果たす半導体層との厚さによって定義される、ＴＦＴおよび蓄積キャパシタを含む装置を示す断面図の例である。
【発明を実施するための形態】
【００１７】
様々な図面中の同様の参照番号および名称は同様の要素を示す。
【００１８】
以下の説明は、本開示の発明的態様について説明する目的で、いくつかの実装形態を対象とする。ただし、本明細書の教示が多数の異なる方法で適用されてもよいことを、当業者は容易に認識されよう。説明する実装形態は、動いていようと（ビデオなど）静止していようと（静止画像など）、および文字であろうと図であろうと絵であろうと、画像を表示するように構成可能ないかなるデバイス、装置、またはシステムにも実装され得る。より詳細には、説明する実装形態は、携帯電話、マルチメディアインターネットに対応したセルラー電話、携帯型テレビ受像機、ワイヤレスデバイス、スマートフォン、Ｂｌｕｅｔｏｏｔｈ（登録商標）デバイス、携帯情報端末（ＰＤＡ）、ワイヤレス電子メール受信機、ハンドヘルドコンピュータまたはポータブルコンピュータ、ネットブック、ノート型コンピュータ、スマートブック、タブレット、プリンタ、コピー機、スキャナ、ファクシミリデバイス、全地球測位システム（ＧＰＳ）受信機／ナビゲータ、カメラ、デジタルメディアプレーヤ（ＭＰ３プレーヤなど）、カムコーダ、ゲーム機、腕時計、時計、計算機、テレビモニタ、フラットパネルディスプレイ、電子書籍端末（たとえば電子書籍リーダー）、コンピュータ用モニタ、自動車のディスプレイ（走行距離計ディスプレイおよび速度計ディスプレイなどを含む）、コックピット制御装置および／またはディスプレイ、カメラ視野のディスプレイ（乗り物の後方監視カメラのディスプレイなど）、電子写真、電子広告板または電光サイン、プロジェクタ、建築構造物、電子レンジ、冷蔵庫、ステレオシステム、カセットレコーダまたはカセットプレーヤ、ＤＶＤプレーヤ、ＣＤプレーヤ、ＶＣＲ、ラジオ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯機／乾燥機、パーキングメータ、包装（微小電気機械システム（ＭＥＭＳ）アプリケーションを含む電気機械システム（ＥＭＳ）アプリケーションならびに非ＥＭＳアプリケーションにおいてなど）、美的な構造（宝石または衣服への画像の表示など）、ならびに様々なＥＭＳデバイスなどであるがこれらに限定されない様々な電子デバイスに含まれても、関連付けられもよいことが企図されている。また、本明細書の教示は、限定はしないが、電子スイッチングデバイス、無線周波数フィルタ、センサ、加速度計、ジャイロスコープ、運動検知デバイス、磁力計、コンシューマーエレクトロニクスのための慣性構成要素、コンシューマーエレクトロニクス製品の部品、バラクタ、液晶デバイス、電気泳動デバイス、駆動方式、製造プロセスおよび電子テスト機器など、ディスプレイ以外の応用形態において使用することもできる。したがって、本教示は、単に図に示す実装形態に限定されるものではなく、代わりに、当業者には容易に明らかになるであろう広い適用性を有する。
【００１９】
本明細書で説明する様々な実装形態は、基板上またはＥＭＳディスプレイ要素上のトランジスタ構造体および蓄積要素の作製に関する。薄膜トランジスタ（ＴＦＴ）などのトランジスタ構造体、および蓄積キャパシタなどの蓄積要素が、同時に作製され得る。蓄積キャパシタの上部電極および下部電極として、ＴＦＴの金属層の堆積を使用することができる。蓄積キャパシタの上部電極と下部電極との間の誘電体材料として、ゲート絶縁体およびエッチストップ層を含む、ＴＦＴの誘電体層の堆積を使用することができる。誘電体材料の厚さを低減することによって、蓄積キャパシタのキャパシタンスを増加させることができる。本明細書で説明する実装形態における誘電体材料の厚さは、ＴＦＴのエッチストップ層とゲート絶縁体の両方の厚さに縛られない。したがって、装置の一実装形態は、ＴＦＴおよび蓄積キャパシタを含むことができ、ＴＦＴは、第１の金属層と、第１の金属層上の誘電体層と、誘電体層上の半導体層と、半導体層上の第１のエッチストップ層と、第１のエッチストップ層上の第２のエッチストップ層と、半導体層のソース領域およびドレイン領域において半導体層に接触する第２の金属層とを含む。蓄積キャパシタは、下部電極としての第１の金属層と、上部電極としての第２の金属層と、上部電極と下部電極との間の誘電体材料としての第２のエッチストップ層とを含む。装置の別の実装形態は、ＴＦＴおよび蓄積キャパシタを含むことができ、ＴＦＴは、第１の金属層と、第１の金属層上の誘電体層と、誘電体層上の半導体層と、半導体層上のエッチストップ層と、半導体層のソース領域およびドレイン領域において半導体層に接触する第２の金属層とを含む。蓄積キャパシタは、下部電極としての第１の金属層と、上部電極としての第２の金属層と電気接続している半導体層と、上部電極と下部電極との間の誘電体材料としての誘電体層とを含む。
【００２０】
本開示で説明する主題の特定の実装形態は、１つまたは複数の以下の潜在的な利点を実現するために実施することができる。ディスプレイデバイスの蓄積キャパシタの誘電体材料の厚さを低減することによって、蓄積キャパシタのキャパシタンスを増加させることができ、増加したキャパシタンスは、ディスプレイデバイスの性能を改善することができる。たとえば、ディスプレイデバイスのディスプレイ要素を駆動しながら、各ピクセルにおいて、より大きいデータ電荷を蓄積することができる。したがって、低電力動作などのために、更新レートを低減することが可能である。蓄積キャパシタがディスプレイ面積に等しい面積を占有する必要がないので、蓄積キャパシタの電極の表面積を増加させる必要なしに蓄積キャパシタのキャパシタンスを増加させることによって、ディスプレイデバイスの解像度を改善することができる。さらに、高価な材料を含む誘電体材料を置き換える必要なしに蓄積キャパシタのキャパシタンスを増加させることによって、ディスプレイデバイスの製造コストを低減することができる。ＴＦＴと蓄積キャパシタとを同時作製することは、処理ステップの数を低減することによって製造コストを低減することができる。いくつかの実装形態では、製造コストは、蓄積キャパシタのエッチストッパとして半導体層を使用することによって、また蓄積キャパシタの誘電体材料としてゲート絶縁体を使用することによって、さらに低減することができる。
【００２１】
ＴＦＴおよび蓄積キャパシタの説明する実装形態が適用できる適切なＥＭＳデバイスまたはＭＥＭＳデバイスもしくは装置の一例は、反射型ディスプレイデバイスである。反射型ディスプレイデバイスは、光学干渉の原理を使用してそれに入射する光を選択的に吸収および／または反射するように実装され得る干渉変調器（ＩＭＯＤ）ディスプレイ要素を組み込み得る。ＩＭＯＤディスプレイ要素は、部分的な光吸収器、吸収器に対して可動である反射体、および吸収器と反射体との間に画定された光共振キャビティを含むことができる。いくつかの実装形態では、反射体は、２つ以上の異なる位置に移動させることができ、これは、光共振キャビティのサイズを変化させ、それによりＩＭＯＤの反射率に影響を及ぼすことがある。ＩＭＯＤディスプレイ要素の反射率スペクトルは、かなり広いスペクトルバンドをもたらすことができ、そのスペクトルバンドは、様々な色を生成するために可視波長にわたってシフトされ得る。スペクトルバンドの位置は、光共振キャビティの厚さを変更することによって調整され得る。光共振キャビティを変更する１つの方法は、吸収器に対する反射体の位置を変更することによるものである。
【００２２】
図１は、一連の２つの隣接する干渉変調器（ＩＭＯＤ）ディスプレイ要素、またはＩＭＯＤディスプレイデバイスのディスプレイ要素のアレイを示す等角図である。ＩＭＯＤディスプレイデバイスは、１つまたは複数の、ＭＥＭＳなどの干渉ＥＭＳディスプレイ要素を含む。これらのデバイスでは、干渉ＭＥＭＳディスプレイ要素が、明状態または暗状態のいずれかで構成され得る。明（「緩和」、「オープン」、または「オン」など）状態では、ディスプレイ要素は入射可視光の大部分を反射する。逆に、暗（「作動」、「クローズ」、または「オフ」など）状態では、ディスプレイ要素は入射可視光をほとんど反射しない。ＭＥＭＳディスプレイ要素は、黒および白に加えて、カラーディスプレイを可能にする光の特定の波長で主として反射するように構成することができる。いくつかの実装形態では、複数のディスプレイ要素を使用することによって、様々な原色の明度およびグレーの色合いを実現することができる。
【００２３】
ＩＭＯＤディスプレイデバイスは、行と列に配置される場合があるＩＭＯＤディスプレイ素子のアレイを含むことができる。アレイ内の各ディスプレイ要素は、空気ギャップ（光学ギャップ、キャビティ、または光共振キャビティとも呼ばれる）を形成するために互いに可変でかつ制御可能な距離に配置された、可動反射層（すなわち、機械層とも呼ばれる可動層）および固定部分反射層（すなわち、固定層）などの、少なくとも１対の反射層および半反射層を含むことができる。可動反射層は、少なくとも２つの位置の間で移動され得る。たとえば、第１の位置、すなわち緩和位置では、可動反射層は、固定部分反射層から、ある距離に配置され得る。第２の位置、すなわち作動位置では、可動反射層は、部分反射層により近接して配置され得る。それら２つの層から反射する入射光は、可動反射層の位置および入射光の波長に応じて、強め合うようにおよび／または弱め合うように干渉し、各ディスプレイ要素について全反射状態または無反射状態のいずれかを引き起こすことがある。いくつかの実装形態では、ディスプレイ要素は、作動していないとき反射状態にあり、可視スペクトル内で光を反射する場合があり、作動しているとき暗状態にあり、可視範囲内で光を吸収し、および／または光を弱め合う干渉をする場合がある。しかし、他のいくつかの実装形態では、ＩＭＯＤディスプレイ要素は、作動していないときは暗状態になり、作動しているときは反射状態になる場合がある。いくつかの実装形態では、印加電圧の導入により、状態を変更するためにディスプレイ要素を駆動することができる。他のいくつかの実装形態では、電荷の印加により、状態を変更するためにディスプレイ要素を駆動することができる。
【００２４】
図１のアレイの図示された部分は、ＩＭＯＤディスプレイ要素１２の形態で、２つの隣接する干渉ＭＥＭＳディスプレイ要素を含む。（図示のような）右側のディスプレイ要素１２では、可動反射層１４は、光学スタック１６の近くの、光学スタック１６に隣接する、または光学スタック１６に接触した作動位置に示されている。右側のディスプレイ要素１２にわたって印加された電圧Ｖｂｉａｓは、移動するのに、可動反射層１４を作動位置に維持するのにも十分である。（図示のような）左側のディスプレイ要素１２では、可動反射層１４は、部分反射層を含む光学スタック１６からの、ある距離（設計パラメータに基づいてあらかじめ決定され得る）における緩和位置に示されている。左側のディスプレイ要素１２にわたって印加された電圧Ｖ０は、右側のディスプレイ要素１２の位置などの作動位置まで可動反射層１４を作動させるには不十分である。
【００２５】
図１では、ＩＭＯＤディスプレイ要素１２の反射特性が、概して、ＩＭＯＤディスプレイ要素１２に入射する光１３と、左側のディスプレイ要素１２から反射する光１５とを示す矢印を用いて示されている。ディスプレイ要素１２に入射する光１３の大部分は、透明基板２０を通して、光学スタック１６の方に透過され得る。光学スタック１６に入射する光の一部は、光学スタック１６の部分反射層を透過され得、一部は反射され、透明基板２０を通って戻ることになる。光学スタック１６を透過された光１３の一部は、可動反射層１４から反射され得、透明基板２０に向かって（およびそれを通って）戻り得る。光学スタック１６の部分反射層から反射された光と可動反射層１４から反射された光との間の干渉（強め合うおよび／または弱め合う）が、デバイスの視点側または基板側のディスプレイ要素１２から反射される光１５の波長の強度を部分的に決定することになる。いくつかの実装形態では、透明基板２０は、ガラス基板（ガラスプレートまたはパネルと呼ばれることもある）であり得る。ガラス基板は、たとえば、ホウケイ酸ガラス、ソーダ石灰ガラス、石英、パイレックス（登録商標）、または他の好適なガラス材料であるか、または、それらを含み得る。いくつかの実装形態では、ガラス基板は、０．３、０．５、または０．７ミリメートルの厚さを有し得るが、いくつかの実装形態では、ガラス基板は、より厚い（数十ミリメートルなど）か、またはより薄い（０．３ミリメートル未満など）可能性がある。いくつかの実装形態では、ポリカーボネート、アクリル、ポリエチレンテレフタラート（ＰＥＴ）、またはポリエーテルエーテルケトン（ＰＥＥＫ）基板などの、非ガラス基板が使用され得る。そのような実装形態では、非ガラス基板は、０．７ミリメートル未満の厚さを有する可能性があるが、基板は、設計考慮事項に応じてより厚くなり得る。いくつかの実装形態では、金属箔またはステンレス鋼ベースの基板などの不透明基板が使用され得る。たとえば、部分透過性および部分反射性がある、固定反射層および可動層を含む、反転型のＩＭＯＤベースのディスプレイは、図１のディスプレイ要素１２として基板の反対側から見られるように構成され得、不透明基板によってサポートされ得る。
【００２６】
光学スタック１６は、単一の層またはいくつかの層を含むことができる。それらの層は、電極層と、部分反射および部分透過層と、透明な誘電体層とのうちの１つまたは複数を含むことができる。いくつかの実装形態では、光学スタック１６は、電気伝導性であり、部分的に透明で、部分的に反射性であり、たとえば、透明基板２０上に上記の層のうちの１つまたは複数を堆積させることによって作製され得る。電極層は、様々な金属、たとえば酸化インジウムスズ（ＩＴＯ）などの、様々な材料から形成することができる。部分反射層は、種々の金属（たとえばクロムおよび／またはモリブデン）、半導体、および誘電体などの部分的に反射性である様々な材料から形成することができる。部分反射層は、材料の１つまたは複数の層から形成することができ、それらの層の各々は、単一の材料または材料の組合せから形成することができる。いくつかの実装形態では、光学スタック１６の特定の部分は、部分光吸収体と導電体の両方の役割を果たす半透明の単一厚の金属または半導体を含むことができるが、より導電性の高い異なる層または（たとえば、光学スタック１６またはディスプレイ要素の他の構造体の）一部分がＩＭＯＤディスプレイ要素間で信号をバスで送る役割を果たすことができる。光学スタック１６は、１つまたは複数の導電層または導電／部分吸収層を覆う１つまたは複数の絶縁層または誘電体層を含むこともできる。
【００２７】
いくつかの実装形態では、光学スタック１６の層のうちの少なくともいくつかは、以下でさらに記載されるように、平行ストリップにパターン化することができ、ディスプレイデバイス内の行電極を形成する場合がある。当業者によって理解されるように、「パターニング」という用語は、本明細書では、マスキングプロセスならびにエッチングプロセスを指すために使用される。いくつかの実装形態では、アルミニウム（Ａｌ）などの高伝導性および反射性材料が可動反射層１４のために使用される場合があり、これらのストリップはディスプレイデバイスにおける列電極を形成する場合がある。可動反射層１４は、図示の支柱１８などの支持体およびそれら複数の支柱１８の間に配置された介在犠牲材料の上部に堆積された列を形成するために、堆積された１つの金属層または複数の層（光学スタック１６の行電極と直交する）の一連の平行ストリップとして形成され得る。犠牲材料がエッチング除去されると、画定されたギャップ１９または光キャビティを可動反射層１４と光学スタック１６との間に形成することができる。いくつかの実装形態では、支柱１８間の間隔は約１〜１０００μｍであってもよく、ギャップ１９は、約１０，０００オングストローム（Å）未満であってもよい。
【００２８】
いくつかの実装形態では、各ＩＭＯＤディスプレイ要素は、作動状態であろうと緩和状態であろうと、固定反射層および動く反射層によって形成されるキャパシタであると見なすことができる。電圧が印加されないとき、可動反射層１４は、図１の左側のディスプレイ要素１２によって示されるように、機械的に緩和した状態にとどまり、可動反射層１４と光学スタック１６との間のギャップ１９がある。しかしながら、電位差、すなわち電圧が、選択された行および列のうちの少なくとも１つに印加されたとき、対応するディスプレイ要素における行電極と列電極との交差部に形成されたキャパシタは帯電し、静電力がそれらの電極を引き合わせる。印加された電圧がしきい値を超える場合、可動反射層１４は、変形し、光学スタック１６の近くにまたはそれに対して移動することができる。光学スタック１６内の誘電体層（図示せず）は、図１の右側の作動ディスプレイ要素１２によって示されるように、短絡を防ぎ、層１４と層１６との間の分離距離を制御し得る。その挙動は、印加電位差の極性にかかわらず同じである可能性がある。いくつかの事例では、アレイ中の一連のディスプレイ要素が「行」または「列」と呼ばれることがあるが、ある方向を「行」と呼び、別の方向を「列」と呼ぶことは恣意的であることを、当業者は容易に理解されよう。言い換えれば、いくつかの配向では、行は列と見なすことができ、列は行であると見なすことができる。いくつかの実装形態では、行は「コモン」ラインと呼ばれる場合があり、列は「セグメント」ラインと呼ばれる場合があるが、逆もまた同様である。さらに、ディスプレイ要素は、直交する行および列に一様に配置されるか（「アレイ」）、または、たとえば、互いに一定の位置オフセットを有する、非線形構成で配置され得る（「モザイク」）。「アレイ」および「モザイク」という用語は、いずれかの構成を指し得る。したがって、ディスプレイは、「アレイ」または「モザイク」を含むものとして言及されるが、その要素自体は、いかなる事例においても、互いに直交して配置される必要がなく、または一様な分布で配設される必要がなく、非対称形状および不均等に分布した要素を有する配置を含み得る。
【００２９】
図２は、ＩＭＯＤディスプレイ要素の３つの要素×３つの要素のアレイを含む、ＩＭＯＤベースのディスプレイを組み込んだ電子デバイスを示すシステムブロック図である。電子デバイスは、１つまたは複数のソフトウェアモジュールを実行するように構成され得るプロセッサ２１を含む。オペレーティングシステムを実行することに加えて、プロセッサ２１は、ウェブブラウザ、電話アプリケーション、電子メールプログラム、または任意の他のソフトウェアアプリケーションを含む、１つまたは複数のソフトウェアアプリケーションを実行するように構成され得る。
【００３０】
プロセッサ２１は、アレイドライバ２２と通信するように構成することができる。アレイドライバ２２は、たとえば、ディスプレイアレイまたはディスプレイパネル３０に信号を供給する行ドライバ回路２４および列ドライバ回路２６を含むことができる。図２には、図１に示したＩＭＯＤディスプレイデバイスの断面が線１−１によって示されている。図２は、明快のためにＩＭＯＤディスプレイ要素の３×３アレイを示しているが、ディスプレイアレイ３０は、極めて多数のＩＭＯＤディスプレイ要素を含む場合があり、列におけるＩＭＯＤディスプレイ要素の数とは異なる数のＩＭＯＤディスプレイ要素を行において有し得るが、その逆も同様である。
【００３１】
図３Ａおよび図３Ｂは、複数のＩＭＯＤディスプレイ要素を含むディスプレイデバイス４０を示すシステムブロック図である。ディスプレイデバイス４０は、たとえば、スマートフォン、セルラー電話、または携帯電話とすることができる。しかしながら、ディスプレイデバイス４０の同じ構成要素またはそのわずかな変形形態も、テレビ、コンピュータ、タブレット、電子書籍リーダー、ハンドヘルドデバイスおよび携帯型メディアデバイスなどの様々なタイプのディスプレイデバイスを例示するものである。
【００３２】
ディスプレイデバイス４０は、ハウジング４１、ディスプレイ３０、アンテナ４３、スピーカー４５、入力デバイス４８、およびマイクロフォン４６を含む。ハウジング４１は、射出成形および真空成形を含む様々な製造プロセスのうちのいずれかから形成することができる。加えて、ハウジング４１は、限定はしないが、プラスチック、金属、ガラス、ゴム、およびセラミック、またはそれらの組合せを含む、様々な材料のうちのいずれかから作製することができる。ハウジング４１は、異なる色の、または異なるロゴ、ピクチャ、もしくはシンボルを含む、他の取外し可能な部分と交換され得る、取外し可能な部分（図示せず）を含むことができる。
【００３３】
ディスプレイ３０は、本明細書で説明する、双安定またはアナログディスプレイを含む様々なディスプレイのうちのいずれかであり得る。ディスプレイ３０は、プラズマ、ＥＬ、ＯＬＥＤ、ＳＴＮ  ＬＣＤ、もしくはＴＦＴ  ＬＣＤなどのフラットパネルディスプレイ、またはＣＲＴもしくは他の管デバイスなどの非フラットパネルディスプレイを含むように構成することもできる。さらに、ディスプレイ３０は、本明細書で説明するように、ＩＭＯＤベースのディスプレイを含むことができる。
【００３４】
ディスプレイデバイス４０の構成要素は、図３Ａに概略的に示されている。ディスプレイデバイス４０は、ハウジング４１を含み、その中に少なくとも部分的に密閉された追加の構成要素を含むことができる。たとえば、ディスプレイデバイス４０はネットワークインターフェース２７を含んでおり、ネットワークインターフェース２７はアンテナ４３を含んでおり、アンテナ４３はトランシーバ４７に結合することができる。ネットワークインターフェース２７は、ディスプレイデバイス４０上に表示することができる画像データのソースであり得る。したがって、ネットワークインターフェース２７は、画像ソースモジュールの一例であるが、プロセッサ２１および入力デバイス４８も、画像ソースモジュールの役割を果たす場合がある。トランシーバ４７はプロセッサ２１に接続され、プロセッサ２１は調整ハードウェア５２に接続される。調整ハードウェア５２は、（信号をフィルタリングするか、または別の方法で操作するなど）信号を調整するように構成され得る。調整ハードウェア５２は、スピーカー４５およびマイクロフォン４６に接続することができる。プロセッサ２１は、入力デバイス４８およびドライバコントローラ２９にも接続することができる。ドライバコントローラ２９は、フレームバッファ２８およびアレイドライバ２２に結合することができ、アレイドライバ２２は、次いでディスプレイアレイ３０に結合することができる。図３Ａに明示されていない要素を含む、ディスプレイデバイス４０の１つまたは複数の要素は、メモリデバイスとして機能するように構成され、プロセッサ２１と通信するように構成され得る。いくつかの実装形態では、電源５０は、特定のディスプレイデバイス４０の設計における実質的にすべての構成要素に電力を提供することができる。
【００３５】
ネットワークインターフェース２７は、ディスプレイデバイス４０がネットワークを介して１つまたは複数のデバイスと通信することができるように、アンテナ４３およびトランシーバ４７を含む。ネットワークインターフェース２７は、たとえば、プロセッサ２１のデータ処理要件を軽減するための、何らかの処理能力を有する場合もある。アンテナ４３は、信号を送信および受信することができる。いくつかの実装形態では、アンテナ４３は、ＩＥＥＥ１６．１１（ａ）、（ｂ）、もしくは（ｇ）を含むＩＥＥＥ１６．１１規格、またはＩＥＥＥ８０２．１１ａ、ｂ、ｇ、ｎを含むＩＥＥＥ８０２．１１規格、およびそれらのさらなる実装形態に従って、ＲＦ信号を送信および受信する。いくつかの他の実装形態では、アンテナ４３は、Ｂｌｕｅｔｏｏｔｈ（登録商標）規格に従ってＲＦ信号を送信および受信する。セルラー電話の場合、アンテナ４３は、符号分割多元接続（ＣＤＭＡ）、周波数分割多元接続（ＦＤＭＡ）、時分割多元接続（ＴＤＭＡ）、Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＧＳＭ（登録商標））、ＧＳＭ（登録商標）／汎用パケット無線サービス（ＧＰＲＳ：Ｇｅｎｅｒａｌ  Ｐａｃｋｅｔ  Ｒａｄｉｏ  Ｓｅｒｖｉｃｅ）、拡張データＧＳＭ（登録商標）環境（ＥＤＧＥ：Ｅｎｈａｎｃｅｄ  Ｄａｔａ  ＧＳＭ（登録商標）  Ｅｎｖｉｒｏｎｍｅｎｔ）、地上基盤無線（ＴＥＴＲＡ：Ｔｅｒｒｅｓｔｒｉａｌ  Ｔｒｕｎｋｅｄ  Ｒａｄｉｏ）、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ）、Ｅｖｏｌｕｔｉｏｎ  Ｄａｔａ  Ｏｐｔｉｍｉｚｅｄ（ＥＶ−ＤＯ）、１ｘＥＶ−ＤＯ、ＥＶ−ＤＯ  Ｒｅｖ  Ａ、ＥＶ−ＤＯ  Ｒｅｖ  Ｂ、高速パケットアクセス（ＨＳＰＡ）、高速ダウンリンクパケットアクセス（ＨＳＤＰＡ）、高速アップリンクパケットアクセス（ＨＳＵＰＡ）、発展型高速パケットアクセス（ＨＳＰＡ＋：Ｅｖｏｌｖｅｄ  Ｈｉｇｈ  Ｓｐｅｅｄ  Ｐａｃｋｅｔ  Ａｃｃｅｓｓ）、Ｌｏｎｇ  Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）、ＡＭＰＳ、または３Ｇ、４Ｇもしくは５Ｇ技術を利用するシステムなどの、ワイヤレスネットワーク内で通信するために使用される他の既知の信号を受信するように設計することができる。トランシーバ４７は、アンテナ４３から受信した信号を、プロセッサ２１によって受け取り、さらにプロセッサ２１によって操作することができるように前処理することができる。トランシーバ４７は、プロセッサ２１から受信された信号を、アンテナ４３を介してディスプレイデバイス４０から送信できるように処理することもできる。
【００３６】
いくつかの実装形態では、トランシーバ４７は、受信機によって置き換えることができる。加えて、いくつかの実装形態では、ネットワークインターフェース２７は、プロセッサ２１に送られるべき画像データを記憶または生成することができる画像ソースによって置き換えることができる。プロセッサ２１は、ディスプレイデバイス４０の動作全体を制御することができる。プロセッサ２１は、圧縮された画像データなどのデータを、ネットワークインターフェース２７または画像ソースから受信し、そのデータを生の画像データへと処理し、または生の画像データへと容易に処理可能なフォーマットへと処理する。プロセッサ２１は、処理されたデータをドライバコントローラ２９に、または記憶のためにフレームバッファ２８に送ることができる。生データは、一般に、画像内の各ロケーションにおける画像特性を識別する情報を指す。たとえば、そのような画像特性は、色、飽和、およびグレースケールレベルを含むことができる。
【００３７】
プロセッサ２１は、ディスプレイデバイス４０の動作を制御するためのマイクロコントローラ、ＣＰＵ、または論理ユニットを含むことができる。調整ハードウェア５２は、スピーカー４５に信号を送信するための、かつマイクロフォン４６から信号を受信するための、増幅器およびフィルタを含み得る。調整ハードウェア５２は、ディスプレイデバイス４０内の個別構成要素である場合があり、またはプロセッサ２１もしくは他の構成要素内に組み込まれる場合がある。
【００３８】
ドライバコントローラ２９は、プロセッサ２１によって生成された生画像データをプロセッサ２１から直接、またはフレームバッファ２８から取ることができ、アレイドライバ２２への高速送信のために適宜に生画像データを再フォーマットすることができる。いくつかの実装形態では、ドライバコントローラ２９は、生画像データを、ラスタ様フォーマットを有するデータフローに再フォーマットすることができ、その結果、そのデータフローは、ディスプレイアレイ３０にわたって走査するのに好適な時間順序を有する。次いで、ドライバコントローラ２９は、フォーマットされた情報をアレイドライバ２２に送る。ＬＣＤコントローラなどのドライバコントローラ２９は、しばしば、スタンドアロン集積回路（ＩＣ）としてシステムプロセッサ２１に関連付けられるが、そのようなコントローラは多くの方法で実装され得る。たとえば、コントローラは、ハードウェアとしてプロセッサ２１に埋め込まれるか、ソフトウェアとしてプロセッサ２１に埋め込まれるか、またはハードウェアにおいてアレイドライバ２２と完全に一体化され得る。
【００３９】
アレイドライバ２２は、フォーマットされた情報をドライバコントローラ２９から受け取ることができ、ディスプレイのディスプレイ要素のｘｙ行列から来る、数百、場合によっては数千（またはそれ以上）のリード線に毎秒多数回印加される並列な１組の波形にビデオデータを再フォーマットすることができる。
【００４０】
いくつかの実装形態では、ドライバコントローラ２９、アレイドライバ２２、およびディスプレイアレイ３０は、本明細書で説明するディスプレイのタイプのうちのいずれかに適している。たとえば、ドライバコントローラ２９は、従来のディスプレイコントローラまたは双安定ディスプレイコントローラ（ＩＭＯＤディスプレイ要素コントローラなど）とすることができる。さらに、アレイドライバ２２は、従来のドライバまたは双安定ディスプレイドライバ（ＩＭＯＤディスプレイ要素ドライバなど）とすることができる。さらに、ディスプレイアレイ３０は、従来のディスプレイアレイまたは双安定ディスプレイアレイ（ＩＭＯＤディスプレイ要素のアレイを含むディスプレイなど）とすることができる。いくつかの実装形態では、ドライバコントローラ２９はアレイドライバ２２と一体化することができる。そのような実装形態は、高集積システム、たとえば、モバイルフォン、ポータブル電子デバイス、ウォッチまたは小面積ディスプレイにおいて、有用である場合がある。
【００４１】
いくつかの実装形態では、入力デバイス４８は、たとえば、ユーザがディスプレイデバイス４０の動作を制御することを可能にするように構成することができる。入力デバイス４８は、ＱＷＥＲＴＹキーボードもしくは電話キーパッドなどのキーパッド、ボタン、スイッチ、ロッカー、タッチセンサ式スクリーン、ディスプレイアレイ３０と一体化されたタッチセンサ式スクリーン、または、感圧膜もしくは感熱膜を含むことができる。マイクロフォン４６は、ディスプレイデバイス４０のための入力デバイスとして構成することができる。いくつかの実装形態では、ディスプレイデバイス４０の動作を制御するために、マイクロフォン４６を通してボイスコマンドを使用することができる。
【００４２】
電源５０は、様々なエネルギー蓄積デバイスを含むことができる。たとえば、電源５０は、ニッケルカドミウムバッテリまたはリチウムイオンバッテリなどの充電式バッテリとすることができる。充電式バッテリを使用する実装形態では、充電式バッテリは、たとえば、壁コンセントあるいは光起電性デバイスまたはアレイから来る電力を使用して充電可能であり得る。代替的には、充電式バッテリはワイヤレス充電可能とすることができる。電源５０は、再生可能エネルギー源、キャパシタ、またはプラスチック太陽電池もしくは太陽電池塗料を含む太陽電池とすることもできる。電源５０は、壁コンセントから電力を受け取るように構成することもできる。
【００４３】
いくつかの実装形態では、制御プログラマビリティは、電子ディスプレイシステム内のいくつかの場所に位置することができるドライバコントローラ２９内に存在する。いくつかの他の実装形態では、制御プログラマビリティは、アレイドライバ２２内に存在する。上述された最適化は、任意の数のハードウェアおよび／またはソフトウェアの構成要素において、ならびに様々な構成において実装することができる。
【００４４】
上記で説明したように、ディスプレイデバイスは、ピクセルと呼ぶことができる、ディスプレイ要素のアレイを含むことができる。いくつかのディスプレイは、数百または数千の行と数百または数千の列に配置された、数百、数千、または数百万のピクセルを含むことができる。各ピクセルは、１つまたは複数のＴＦＴによって駆動することができる。ＴＦＴは、その中で半導体層ならびに１つまたは複数の誘電体絶縁層および金属層が基板よりも上に形成される、特定のタイプの電界効果トランジスタ（ＦＥＴ）である。
【００４５】
一般に、ＴＦＴは、半導体層内にソース領域、ドレイン領域、およびチャネル領域を含むことができる。言い換えれば、ＴＦＴは、ソース端子と、ドレイン端子と、チャネルの導電率を調整するためのゲート端子とを含む３端子デバイスとすることができる。
【００４６】
ＥＭＳディスプレイデバイスにおけるディスプレイ要素（たとえば、ピクセル）は、２次元グリッドなどのアレイで配置され、アレイの行および列に関連付けられた回路によってアドレス指定される場合がある。行ドライバ回路は、アドレス指定されるべき特定の行を選択するトランジスタスイッチのゲートを駆動する場合があり、共通ドライバ回路は、行のリフレッシュと同期して更新され得るディスプレイ要素の所与の行にバイアスを提供し得る。
【００４７】
図４は、ディスプレイデバイスのピクセルを示す回路図の一例である。いくつかの実装形態では、回路図は、アクティブマトリックスＩＭＯＤディスプレイのピクセル４００を示すことができ、各ピクセルは、ディスプレイを形成するためにアレイで編成され得る。図４では、各ピクセル４００は、トランジスタスイッチ４０２、ＥＭＳディスプレイ要素４０４、および蓄積キャパシタ４０６を含む。トランジスタスイッチ４０２は、ＴＦＴとすることができる。ＴＦＴは、ＥＭＳディスプレイ要素４０４をアドレス指定するための行ドライバ回路および／または列ドライバ回路に含まれ得る。
【００４８】
一例として、ピクセル４００は、行電極４１０からの行信号、列電極４２０からの列信号、および共通電極４３０からの共通信号を提供され得る。ピクセル４００の実装形態は、様々な異なる設計を含み得る。図４の例に示すように、トランジスタスイッチ４０２は、行電極４１０に結合されたゲートと、ドレインに提供される列電極４２０とを有することができる。行電極、共通電極、および列電極に対するピクセルの画像のフレームを生成する記述は、すべての目的のために、全体が参照により本明細書に組み込まれる、「Ｒｅｄｕｃｉｎｇ  Ｆｌｏａｔｉｎｇ  Ｎｏｄｅ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ  ｗｉｔｈ  ａ  Ｆｅｅｄｂａｃｋ  Ｔｒａｎｓｉｓｔｏｒ」という名称の米国出願第１３／９０９，８３９号（整理番号ＱＵＡＬＰ１９１／１３０６４３）に見出し得る。
【００４９】
一動作モードにおいて、行駆動回路４１０は、ＥＭＳディスプレイデバイスにおいて一度に１つの行をオンにすることができる。列駆動回路４２０は、ＥＭＳディスプレイデバイスの各ピクセル４００にデータを提供することができる。列駆動回路４２０からデータが提供されるとき、データは、蓄積キャパシタ４０６を使用してピクセル４００に記憶することができる。行ドライバ回路４１０が各行をアドレス指定するとき、蓄積キャパシタ４０６は、以前アドレス指定された行にピクセル４００のデータを記憶することができる。たとえば、ピクセル４００は、データが蓄積キャパシタ４０６に記憶されるので、正しい色を表示し続けることができる。データは、行が再びアドレス指定されるまで、ピクセル４００の特定の行に保持される場合があり、ピクセル４００の列が、行のリフレッシュと同期して更新される。ピクセル４００においてデータを記憶しピクセル４００においてＥＭＳディスプレイ要素４０４を駆動する能力は、蓄積キャパシタ４０６のキャパシタンスに直接縛られる可能性がある。
【００５０】
ディスプレイデバイスにおいて蓄積キャパシタの十分なキャパシタンスを達成することが望ましい。ディスプレイデバイスの要件に応じて、より高いキャパシタンスが必要とされる場合がある。たとえば、いくつかのディスプレイデバイスは、ＥＭＳディスプレイ要素を組み込む場合があり、各ピクセルにおいてデータを記憶するだけでなく、ＥＭＳディスプレイ要素も駆動するために、より高いキャパシタンスが必要とされる場合がある。一般に、蓄積キャパシタの電極の面積を増加させるなど、蓄積キャパシタのサイズを増加させることによって、キャパシタンスの増加を達成することができる。しかしながら、これは、ピクセルのサイズに加わり、ディスプレイの解像度を低減する可能性がある。あるいは、キャパシタンスの増加は、蓄積キャパシタの誘電体材料を高誘電率を有する材料と置き換えることによって達成することができる。しかしながら、これは、ディスプレイデバイスを製造するコストに加わる可能性がある。
【００５１】
ハードウェアおよびデータ処理装置は、ＥＭＳ構造体に関連付けられる場合がある。そのようなハードウェアおよびデータ処理装置は、ＴＦＴなどのトランジスタスイッチを含み得る。ＬＣＤ、ＯＬＥＤ、およびＥＭＳディスプレイデバイスなどのディスプレイデバイスのいくつかの実装形態では、ピクセルは、記憶された電荷もしくは電圧をフレーム時間中に維持し、および／またはデバイス応答時間をスピードアップさせるために、蓄積キャパシタおよび少なくとも１つのＴＦＴを含み得る。ＴＦＴを製造する際に、エッチストップ層は、１つまたは複数のエッチングステップ中に半導体層を保護し得る。たとえば、酸化物半導体層は、ドライエッチング（たとえば、プラズマエッチング）またはウェットエッチングによるダメージに脆弱である場合がある。いくつかの実装形態では、エッチストップ層は、エッチングによる攻撃から半導体層を保護するのに十分厚くする必要がある場合がある。しかしながら、エッチストップ層の厚さは、蓄積キャパシタがＴＦＴと同時に作製されるときを含む、蓄積キャパシタ内の誘電体層の厚さに縛られる場合がある。したがって、エッチストップ層は、蓄積キャパシタに所望のキャパシタンスを提供するには厚すぎる場合がある。
【００５２】
図５は、いくつかの実装形態による、蓄積キャパシタ５７５の厚さがエッチストップ層５５０と誘電体層５３０との総厚さによって定義される、ＴＦＴ５２５および蓄積キャパシタ５７５を含む装置５００を示す断面図の一例である。いくつかの実装形態では、ＴＦＴ５２５および蓄積キャパシタ５７５は、基板５１０上に同時作製される場合があり、これは、ＴＦＴ５２５および蓄積キャパシタ５７５が同時に形成される場合があることを意味する。さらに、ＴＦＴ５２５および蓄積キャパシタ５７５は、同じ処理ステップを使用して形成され得る。いくつかの実装形態では、図５は、ディスプレイデバイスのピクセルがＴＦＴ５２５および蓄積キャパシタ５７５を含む、ピクセルを表し得る。ＴＦＴ５２５および蓄積キャパシタ５７５は、ＥＭＳディスプレイ要素（図示せず）などの作製されたディスプレイ要素よりも上に配置することができる。いくつかの実装形態では、図５は、ディスプレイデバイスのピクセルを表さない場合があり、その結果、ＴＦＴ５２５および蓄積キャパシタ５７５は、ＥＭＳディスプレイ要素の外部に配置される場合がある。たとえば、ＴＦＴ５２５および蓄積キャパシタ５７５は、ガラス基板などの基板５１０上に配置することができる。
【００５３】
図５では、ＴＦＴ５２５は、断面図の左側に形成される場合があり、蓄積キャパシタ５７５は、断面図の右側に形成される場合がある。当業者によって理解されるように、「形成される」という用語は、本明細書では、堆積、パターニング、マスキング、およびエッチングプロセスのうちの１つまたは複数を指すために使用される。装置５００は、第１の領域と第１の領域に隣接する第２の領域とを有する基板５１０を含む可能性がある。たとえば、装置５００の左側は第１の領域を含む可能性があり、装置５００の右側は第２の領域を含む可能性がある。いくつかの実装形態では、第１の領域は、ＴＦＴ５２５が作製される、基板５１０上の領域を表す可能性があり、第２の領域は、蓄積キャパシタ５７５が作製される、基板５１０上の領域を表す可能性がある。
【００５４】
図５に示すように、基板５１０の第１の領域および第２の領域の上に第１の金属層５２０を形成することができる。いくつかの実装形態では、第１の金属層５２０は、ＴＦＴ５２５のゲートとして、また蓄積キャパシタ５７５の電極のうちの一方として同時に働くことができる。第１の金属層５２０は、左側の第１の金属層５２０の一部分が右側の第１の金属層５２０の別の部分から離間するようにパターニングされ得る。基板５１０の第１の領域および第２の領域よりも上の第１の金属層５２０上に誘電体層５３０を形成することができる。誘電体層５３０は、ＴＦＴ５２５のゲート絶縁体として、また蓄積キャパシタ５７５の電極間の誘電体材料の一部分として働く場合がある。
【００５５】
誘電体層５３０上に、酸化物半導体層などの半導体層５４０を形成することができる。半導体層５４０は、基板５１０の第２の領域よりも上の半導体層５４０を除去するが、基板５１０の第１の領域よりも上の半導体層５４０をそのまま残すようにパターニングされる場合がある。
【００５６】
基板５１０の第１の領域よりも上の半導体層５４０上と、基板５１０の第２の領域よりも上の誘電体層５３０上とに、保護層またはエッチストップ層５５０を形成することができる。エッチストップ層５５０は、二酸化ケイ素などの誘電体材料から作製される場合がある。第１の領域よりも上のエッチストップ層５５０の一部分は、半導体層５４０の１つまたは複数の部分を露出させるために除去される場合がある。
【００５７】
露出した半導体層５４０の露出部分上に、第２の金属層５６０が形成され得る。いくつかの実装形態では、半導体層５４０は、ソース領域およびドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含み得る。第２の金属層５６０は、ソース領域およびドレイン領域において半導体層５４０の露出部分に接触している場合がある。いくつかの実装形態では、第２の金属層５６０は、ソース端子５６０ａおよびドレイン端子５６０ｂを含む場合があり、ソース端子５６０ａは半導体層５４０のソース領域に接触し、ドレイン端子５６０ｂは半導体層５４０のドレイン領域に接触する。基板５１０の第２の領域よりも上のエッチストップ層５５０上に第２の金属層５６０も形成され得る。したがって、第２の金属層５６０は、ＴＦＴ５２５のソース／ドレイン金属として、また蓄積キャパシタ５７５の電極のうちの一方として同時に働くことができる。
【００５８】
図５に示すように、装置５００は、基板５１０の第１の領域よりも上のＴＦＴ５２５と、基板５１０の第２の領域よりも上の蓄積キャパシタ５７５とを含むことができる。蓄積キャパシタ５７５は、第１の金属層５２０と、第２の金属層５６０と、第１の金属層５２０と第２の金属層５６０との間に積層された誘電体層５３０およびエッチストップ層５５０とを含むことができる。エッチストップ層５５０および誘電体層５３０は、蓄積キャパシタ５７５の２つの電極間に誘電体材料を提供するために直列に積層される。蓄積キャパシタのキャパシタンスＣｓｔは、誘電体層５３０とエッチストップ層５５０の両方の総厚さに対応し得る。エッチストップ層５５０がＴＦＴ５２５を保護するように働き得る間、エッチストップ層５５０は、蓄積キャパシタ５７５の誘電体層５３０の厚さに加わる場合もある。いくつかの実装形態では、エッチストップ層５５０は、約１００ｎｍよりも厚い厚さを有する。エッチストップ層５５０は、場合によっては半導体層５４０に悪影響を及ぼす場合があるエッチング処理ステップからＴＦＴ５２５を保護するのに十分な厚さを有し得る。しかしながら、エッチストップ層５５０から追加された厚さは、蓄積キャパシタ５７５のキャパシタンスＣｓｔを低減する場合がある。エッチストップ層５５０の厚さが低減された場合、エッチストップ層５５０は、ＴＦＴ５２５を保護するのに十分な厚さを有しない場合がある。
【００５９】
したがって、一実装形態は、蓄積キャパシタ５７５の２つの電極間の距離を低減するために基板５１０の第２の領域からエッチストップ層５５０を除去することができる。その結果、蓄積キャパシタ５７５のキャパシタ密度は、基板５１０の第１の領域よりも上の半導体層５４０の保護を損なうことなく増加する場合がある。
【００６０】
図６は、いくつかの実装形態による、蓄積キャパシタ６７５の厚さが誘電体層６３０の厚さによって定義される、ＴＦＴ６２５および蓄積キャパシタ６７５を含む装置６００を示す断面図の一例である。図５とは対照的に、基板６１０の第２の領域よりも上のエッチストップ層６５０が除去される。したがって、エッチストップ層６５０は、蓄積キャパシタ６７５からのエッチストップ層６５０の除去が蓄積キャパシタ６７５の誘電体材料６３０の厚さを減少させ得る間、ＴＦＴ６２５を保護するように働く場合がある。
【００６１】
図６において、装置６００は、第１の領域と第１の領域に隣接する第２の領域とを有する基板６１０を含む。第１の領域は、ＴＦＴ６２５が作製される、装置６００の領域を表す可能性があり、第２の領域は、蓄積キャパシタ６７５が作製される、装置６００の領域を表す可能性がある。基板６１０の第１の領域および第２の領域の上に第１の金属層６２０を形成することができる。いくつかの実装形態では、第１の金属層６２０は、ＴＦＴ６２５のゲートとして、また蓄積キャパシタ６７５の電極のうちの一方として同時に働く場合がある。第１の金属層６２０は、左側の第１の金属層６２０の一部分が右側の第１の金属層６２０の別の部分から離間するようにパターニングされ得る。基板６１０の第１の領域および第２の領域よりも上の第１の金属層６２０上に誘電体層６３０が形成される。図６には示されないが、基板６１０の第１の領域よりも上の誘電体層６３０の一部分は、第１の金属層６２０の一部分を露出させるために除去され得る。いくつかの実装形態では、誘電体層６３０の一部分は、第１の金属層６２０の方へ延びるビアを形成するために除去され得る。これにより、第１の金属層６２０と第２の金属層６６０との間に電気的相互接続を作ることが可能になる。したがって、ＴＦＴ６２５のソース／ドレインをＴＦＴ６２５のゲートに接続する導電性経路を提供するためにビアを形成することができる。
【００６２】
誘電体層６３０上に、酸化物半導体層などの半導体層６４０が形成され得る。半導体層６４０は、基板６１０の第２の領域よりも上の半導体層６４０を除去するが、基板６１０の第１の領域よりも上の半導体層６４０を残すようにパターニングされる場合がある。
【００６３】
半導体層６４０上に保護層またはエッチストップ層６５０を形成することができる。エッチストップ層６５０は、二酸化ケイ素などの誘電体材料から作製される場合がある。エッチストップ層６５０は、基板６１０の第２の領域よりも上のエッチストップ層６５０が除去されるようにパターニングされ得る。さらに、第１の領域よりも上のエッチストップ層６５０の一部分は、半導体層６４０の一部分を露出させるために除去される場合がある。半導体層６４０は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含み得る。エッチストップ層６５０をパターニングした後、基板６１０の第１の領域よりも上のエッチストップ層６５０の残りは、半導体層６４０の少なくともチャネル領域上に配置され得る。
【００６４】
半導体層６４０の露出部分上および誘電体層６３０上に第２の金属層６６０が形成され得る。第１の領域では、第２の金属層６６０は、ソース領域およびドレイン領域において半導体層６４０の露出部分に接触している場合がある。いくつかの実装形態では、第２の金属層は、ソース端子６６０ａおよびドレイン端子６６０ｂを含む場合があり、ソース端子６６０ａは半導体層６４０のソース領域に接触し、ドレイン端子６６０ｂは半導体層６４０のドレイン領域に接触する。いくつかの実装形態では、第２の金属層６６０は、ＴＦＴ６２５のソース／ドレイン金属として、また蓄積キャパシタ６７５の電極のうちの一方として同時に働くことができる。
【００６５】
図６において、誘電体層６３０の厚さは、蓄積キャパシタ６７５のキャパシタンスＣｓｔに対応する可能性がある。しかしながら、基板６１０の第２の領域よりも上の誘電体層６３０の厚さが、基板６１０の第１の領域よりも上の誘電体層６３０の厚さと同じではない場合がある。エッチストップ層６５０がパターニングされるとき、基板６１０の第２の領域よりも上のエッチストップ層６５０が除去される。その結果、いくつかの実装形態では、基板６１０の第２の領域よりも上の誘電体層６３０の一部分が除去され得る。半導体層６４０は、エッチストップ層６５０を除去するエッチングステップに対して選択的である場合がある。いくつかの実装形態では、これは、半導体層６４０が基板６１０の第１の領域よりも上の下部誘電体層６３０を保護する間、基板６１０の第２の領域よりも上の誘電体層６３０をオーバーエッチングすることができる。基板６１０の第２の領域よりも上の誘電体層６３０において行われるオーバーエッチングの量を正確に制御することができない場合、蓄積キャパシタ６７５のキャパシタンスＣｓｔを制御するのは難しい場合がある。したがって、正確に調整されたキャパシタンスＣｓｔを有する蓄積キャパシタ６７５の作製は、上述の処理ステップの下では難しい場合がある。
【００６６】
ＴＦＴを保護するのに十分な厚さを達成し、蓄積キャパシタの誘電体材料の厚さを制御するために、ＴＦＴ７２５および蓄積キャパシタ７７５を含む装置７００の別の実装形態を提供することができる。図７は、いくつかの実装形態による、蓄積キャパシタ７７５の厚さが第２のエッチストップ層７５５の厚さによって定義される、ＴＦＴ７２５および蓄積キャパシタ７７５を含む装置７００を示す断面図の一例である。装置７００は、第１の領域と第１の領域に隣接する第２の領域とを有する基板７１０を含む可能性がある。たとえば、断面図の左側は基板７１０の第１の領域を含む可能性があり、断面図の右側は基板７１０の第２の領域を含む可能性がある。図７の装置７００は、断面図の観点から、および装置７００を作製するための製造プロセスの観点から説明される場合がある。
【００６７】
図７の装置７００は、基板７１０の第１の領域のＴＦＴ７２５と、基板７１０の第２の領域の蓄積キャパシタ７７５とを含むことができる。ＴＦＴ７２５は、基板７１０上の第１の金属層７２０と、第１の金属層７２０上の誘電体層７３０と、誘電体層７３０上の半導体層７４０と、半導体層７４０上の第１のエッチストップ層７５０と、第１のエッチストップ層７５０上の第２のエッチストップ層７５５と、半導体層７４０のソース領域およびドレイン領域に接触する第２の金属層７６０とを含む。半導体層７４０は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含むことができる。
【００６８】
蓄積キャパシタ７７５は、基板７１０上の第１の金属層７２０と、第１の金属層７２０上の第２のエッチストップ層７５５と、基板７１０の第２の領域よりも上の第２のエッチストップ層７５５上の第２の金属層７６０とを含む。いくつかの実装形態では、ＴＦＴ７２５および蓄積キャパシタ７７５は、ディスプレイデバイスのピクセルの一部分とすることができる。たとえば、ＥＭＳディスプレイ要素（たとえば、干渉変調器）（図示せず）は、ＴＦＴ７２５および蓄積キャパシタ７７５の下に配置することができる。したがって、装置７００は、ＥＭＳディスプレイ要素よりも上のバッファ層として働く、基板７１０を含むＥＭＳディスプレイ要素をさらに含むことができる。
【００６９】
図７の装置７００を製造する際に、第１の領域と第１の領域に隣接する第２の領域とを有する基板７１０が提供される場合がある。基板７１０は、透明材料および非透明材料を含む、任意の数の異なる基板材料であり得る。いくつかの実装形態では、基板７１０は、シリコン、シリコンオンインシュレータ（ＳＯＩ）、またはガラス（たとえば、ディスプレイガラスもしくはホウケイ酸ガラス）である。ポリカーボネート基板、アクリル基板、ポリエチレンテレフタラート（ＰＥＴ）基板、またはポリエーテルエーテルケトン（ＰＥＥＫ）基板などの非ガラス基板を使用することができる。いくつかの実装形態では、ＴＦＴデバイスがその上に作製される基板７１０は、数ミクロンから数百ミクロンの寸法を有する。ＴＦＴ７２５および蓄積キャパシタ７７５は、基板７１０上に同時作製される場合があり、基板７１０の第１の領域上にＴＦＴ７２５が形成され、基板７１０の第２の領域上に蓄積キャパシタ７７５が形成される。
【００７０】
装置７００は、基板の第１の領域および第２の領域の上に第１の金属層７２０を含むことができる。第１の金属層７２０は、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、タングステン（Ｗ）、チタン（Ｔｉ）、金（Ａｕ）、ニッケル（Ｎｉ）、およびこれらの元素のいずれかを含有する合金を含む、任意の数の異なる金属を含むことができる。いくつかの実装形態では、第１の金属層７２０は、ＩＴＯを含む透明金属酸化物導電層を含むことができる。いくつかの実装形態では、第１の金属層７２０は、スタック構造で配置された異なる金属の２つ以上の副層を含む。いくつかの実装形態では、第１の金属層７２０は、約５０ｎｍから約５００ｎｍの間、または約１００ｎｍから約２５０ｎｍの間の厚さを有することができる。
【００７１】
図７の装置を製造するとき、任意の数の堆積、マスキング、および／またはエッチングステップを使用して、基板７１０の第１の領域および第２の領域の上に第１の金属層７２０が形成され得る。第１の金属層７２０は、物理気相堆積（ＰＶＤ）プロセス、化学気相堆積（ＣＶＤ）プロセス、および原子層堆積（ＡＬＤ）プロセスを含む、当業者によって知られている堆積プロセスを使用して堆積され得る。ＰＶＤプロセスは、熱的蒸発堆積、スパッタ堆積、およびパルスレーザー堆積（ＰＬＤ）を含む。たとえば、第１の金属層７２０は、Ｍｏを含む場合があり、スパッタ堆積を使用して堆積される場合がある。いくつかの実装形態では、第１の金属層７２０は、基板７１０の一部分が基板の第１の領域と第２の領域との間で露出するようにパターニングされる場合がある。したがって、第１の金属層７２０の一部分は、第１の金属層７２０の別の部分から離間している。第１の金属層７２０は、ドライ（たとえば、プラズマ）エッチングプロセスまたはウェット化学エッチングプロセスを使用してエッチングされる場合がある。第１の領域上の第１の金属層７２０は、ＴＦＴ７２５のゲートとして働くことができ、第２の領域上の第１の金属層７２０は、蓄積キャパシタ７７５の電極として働くことができる。
【００７２】
装置７００は、基板７１０の第１の領域よりも上の第１の金属層７２０上の誘電体層７３０をさらに含むことができる。誘電体層７３０は、酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化チタン（ＴｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、または窒化ケイ素（ＳｉＮ）を含む、任意の数の異なる誘電体材料を含み得る。いくつかの実装形態では、誘電体層７３０は、スタック構造で配置された異なる誘電体材料の２つ以上の副層を含む。いくつかの実装形態では、誘電体層７３０の厚さは、約５０ｎｍから約５００ｎｍの間、または約１００ｎｍから約２５０ｎｍの間とすることができる。
【００７３】
図７の装置７００を製造するとき、基板７１０の第１の領域および第２の領域よりも上の第１の金属層上に誘電体層７３０が形成され得る。誘電体層７３０は、ＰＶＤプロセス、ＰＥＣＶＤプロセスを含むＣＶＤプロセス、およびＡＬＤプロセスを含む、当業者によって知られている堆積プロセスを使用して堆積され得る。たとえば、誘電体層７３０は、約３００℃よりも高い処理温度においてＰＥＣＶＤプロセスを使用して堆積されるＳｉＯ２を含み得る。誘電体層７３０を形成することは、任意の適切なエッチングプロセスを使用して誘電体層をエッチングすることを含み得る。誘電体層７３０は、ＴＦＴ７２５のゲート絶縁体として働き得る。
【００７４】
装置７００は、基板７１０の第１の領域よりも上の誘電体層７３０上の半導体層７４０をさらに含むことができる。半導体層７４０は、酸化物半導体層とすることができる。いくつかの実装形態では、酸化物半導体層は、インジウム（Ｉｎ）含有、亜鉛（Ｚｎ）含有、スズ（Ｓｎ）含有、ハフニウム（Ｈｆ）含有、およびガリウム（Ｇａ）含有酸化物半導体を含む、アモルファス酸化物半導体を含む。アモルファス酸化物半導体の具体例には、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＨｆＺｎＯ、ＩｎＳｎＺｎＯ、ＳｎＺｎＯ、ＩｎＳｎＯ、ＧａＺｎＯ、およびＺｎＯが含まれる。いくつかの実装形態では、半導体層７４０のチャネル領域は、パターニングされた第１の金属層７２０と一直線になる場合がある。チャネル領域は、半導体層７４０のソース領域とドレイン領域との間にある場合がある。いくつかの実装形態では、半導体層７４０は、約１０ｎｍから約１００ｎｍの厚さである。
【００７５】
図７の装置７００を製造するとき、基板７１０の第１の領域よりも上の誘電体層７３０上に半導体層７４０を形成することができる。半導体層７４０は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含むことができる。半導体層７４０を形成することは、半導体層を堆積するステップ、マスキングするステップ、および／またはエッチングするステップを含むことができる。いくつかの実装形態では、半導体層７４０は、ＰＶＤプロセスで堆積される。ＰＶＤプロセスは、ＰＬＤ、スパッタ堆積、電子ビーム物理気相堆積（ｅビームＰＶＤ）、および蒸発堆積を含む。たとえば、半導体層７４０は、ＩｎＧａＺｎＯを含む場合があり、スパッタ堆積を使用して堆積される場合がある。基板７１０の第１および第２の領域よりも上の誘電体層７３０上に半導体層７４０が堆積され得る。いくつかの実装形態では、半導体層７４０は、基板７１０の第２の領域よりも上の半導体層７４０を除去し、基板７１０の第２の領域よりも上の誘電体層７３０を露出させるようにパターニングされる場合がある。基板７１０の第１の領域よりも上の半導体層７４０は、残る場合がある。半導体層７４０は、半導体層７４０の材料に部分的に応じて、ドライ（たとえば、プラズマ）エッチングプロセスまたはウェット化学エッチングプロセスを使用してエッチングされる場合がある。
【００７６】
装置７００は、基板７１０の第１の領域よりも上の半導体層７４０上の第１のエッチストップ層７５０をさらに含むことができる。第１のエッチストップ層７５０は、任意の誘電体材料から作製することができる。いくつかの実装形態では、第１のエッチストップ層７５０は、誘電体層７３０と同じ材料から作製することができる。たとえば、第１のエッチストップ層７５０および誘電体層７３０は、ＳｉＯ２から作製することができる。いくつかの実装形態では、第１のエッチストップ層７５０は、約５０ｎｍから約５００ｎｍの間の厚さである。
【００７７】
図７の装置７００を作製するとき、基板７１０の第１の領域よりも上の半導体層上と、基板７１０の第２の領域よりも上の誘電体層７３０上とに、第１のエッチストップ層７５０が形成され得る。第１のエッチストップ層７５０を形成することは、第１のエッチストップ層７５０を堆積するステップ、マスキングするステップ、および／またはエッチングするステップを含むことができる。第１のエッチストップ層７５０は、ＰＶＤプロセス、ＰＥＣＶＤプロセスを含むＣＶＤプロセス、およびＡＬＤプロセスを含む、当業者によって知られている堆積プロセスを使用して堆積され得る。たとえば、第１のエッチストップ層７５０は、約２５０℃未満の処理温度においてＰＥＣＶＤプロセスを使用して堆積されるＳｉＯ２を含むことができる。約２５０℃未満の処理温度を使用することは、下部の半導体層７４０の劣化の可能性を低減することができる。
【００７８】
いくつかの実装形態では、第１のエッチストップ層７５０および誘電体層７３０を通って基板７１０の第２の領域よりも上の第１の金属層７２０まで延びる１つまたは複数の第１の開口部が形成され得る。基板７１０の第２の領域よりも上の第１の金属層７２０の少なくとも一部を露出させるために、第１のエッチストップ層７５０および誘電体層７３０の一部分が除去され得る。上述のように、基板７１０の第２の領域上の第１の金属層７２０は、蓄積キャパシタ７７５の電極のうちの一方として働くことができる。当業者によって知られているエッチングプロセスを使用して、１つまたは複数の第１の開口部が形成され得る。たとえば、主エッチングガスとしてカーボンテトラフルオロメタン（ＣＦ４）またはオクタフルオロシクロブタン（Ｃ４Ｆ８）を含む、プラズマドライエッチングを使用して、第１のエッチストップ層７５０および誘電体層７３０がエッチングされ得る。
【００７９】
いくつかの実装形態では、基板７１０の第１の領域および第２の領域の外部に堆積される第１のエッチストップ層７５０および誘電体層７３０の一部分は、基板７１０の第１の領域上の第１の金属層７２０との電気的相互接続を可能にするためにエッチングされ得る。図７には示さないが、基板７１０の第１の領域および第２の領域の外部の第１のエッチストップ層７５０および誘電体層７３０の一部分の除去は、ソース／ドレインとゲートとの間に導電性経路を形成するのを可能にすることができる。
【００８０】
装置７００は、基板の第１の領域よりも上の第１のエッチストップ層７５０上と、基板の第２の領域よりも上の第１の金属層７２０上とに第２のエッチストップ層７５５をさらに含むことができる。第２のエッチストップ層７５５は、１つまたは複数の第１の開口部内にあり、１つまたは複数の第１の開口部の側壁に沿ってコンフォーマルとすることができる。いくつかの実装形態では、第２のエッチストップ層７５５は、第１のエッチストップ層７５０と同じ材料から作製することができる。たとえば、第２のエッチストップ層７５５および第１のエッチストップ層７５０は、ＳｉＯ２から作製することができる。いくつかの実装形態では、第２のエッチストップ層７５５は、第１のエッチストップ層７５０と異なる材料から作製することができる。たとえば、第２のエッチストップ層７５５は、第１のエッチストップ層７５０よりも高い誘電率を有する材料から作製することができる。より高い誘電率は、蓄積キャパシタ７７５のキャパシタンスＣｓｔを増加させることができる。たとえば、第２のエッチストップ層７５５はＨｆＯ２またはＳｉＮから作製することができるが、第１のエッチストップ層７５０はＳｉＯ２から作製することができる。
【００８１】
基板７１０の第１の領域よりも上の第１のエッチストップ層７５０と第２のエッチストップ層７５５との組合せ厚さは、ＴＦＴ７２５の半導体層７４０を保護する際の保護層を形成することができる。いくつかの実装形態では、第１のエッチストップ層７５０と第２のエッチストップ層７５５との組合せ厚さは、約１００ｎｍよりも大きくすることができる。しかしながら、基板７１０の第２の領域よりも上の第１のエッチストップ層７５０または誘電体層７３０がない場合、第２のエッチストップ層７５５のみが、蓄積キャパシタ７７５の電極として働く、第１の金属層７２０と第２の金属層７６０との間に挟まれた、蓄積キャパシタ７７５の誘電体材料になる。したがって、第２のエッチストップ層７５５の厚さは、蓄積キャパシタ７７５のキャパシタンスＣｓｔを制御することができる。したがって、第２のエッチストップ層７５５の厚さおよび／または材料は、蓄積キャパシタ７７５のキャパシタンスＣｓｔを調整することができる。いくつかの実装形態では、第２のエッチストップ層７５５の厚さは、約１００ｎｍよりも薄い可能性がある。このことは、高密度蓄積キャパシタ７７５を提供することができる。
【００８２】
図７の装置７００を作製するとき、基板７１０の第１の領域よりも上で１つまたは複数の開口部内の第１のエッチストップ層７５０上と、基板７１０の第２の領域よりも上の第１の金属層７２０上とに、第２のエッチストップ層７５５が形成され得る。第２のエッチストップ層７５５を形成することは、第２のエッチストップ層７５５を堆積するステップ、マスキングするステップ、および／またはエッチングするステップを含むことができる。第２のエッチストップ層７５５は、ＰＶＤプロセス、ＰＥＣＶＤプロセスを含むＣＶＤプロセス、およびＡＬＤプロセスを含む、当業者によって知られている堆積プロセスを使用して堆積され得る。たとえば、第２のエッチストップ層７５５は、約２５０℃未満の処理温度においてＰＥＣＶＤプロセスを使用して堆積されるＳｉＯ２を含むことができる。別の例では、第２のエッチストップ層７５５は、より高い誘電率を有する材料を含むことができる。いくつかの実装形態では、第１のエッチストップ層７５０および誘電体層７３０を通る１つまたは複数の第１の開口部が形成されるとき、第２のエッチストップ層７５５は、１つまたは複数の第１の開口部の側壁に沿って、かつ第１の金属層７２０の上部表面に沿ってコンフォーマルに堆積することができる。上述のように、第２のエッチストップ層７５５は、蓄積キャパシタ７７５の誘電体材料として働き得る。
【００８３】
いくつかの実装形態では、第２のエッチストップ層７５５および第１のエッチストップ層７５０を通って半導体層７４０のソース領域およびドレイン領域まで延びる１つまたは複数の第２の開口部が形成される。第２のエッチストップ層７５５および第１のエッチストップ層７５０の一部分は、半導体層７４０の一部分を露出させるために除去される場合がある。第２のエッチストップ層７５５および第１のエッチストップ層７５０の一部分の除去は、半導体層７４０のソース領域およびドレイン領域を露出させ得る。半導体層７４０の露出部分は、ＴＦＴ７２５内のソース接触部およびドレイン接触部のための端子として働き得る。半導体層７４０の別の部分は、第１のエッチストップ層７５０によって覆われたままである場合がある。半導体層７４０の覆われた部分は、半導体層７４０のチャネル領域と一直線になる場合がある。第１のエッチストップ層７５０および第２のエッチストップ層７５５の一部分は、当業者によって知られているエッチングプロセスを使用して除去される場合がある。たとえば、エッチング剤としてＣＦ４またはＣ４Ｆ８を含む、ドライエッチングを使用して、第１のエッチストップ層７５０および第２のエッチストップ層７５５の一部分がエッチングされ得る。
【００８４】
装置７００は、１つまたは複数の第１の開口部内の第２のエッチストップ層７５５上と、１つまたは複数の第２の開口部内の半導体層７４０上とに第２の金属層７６０をさらに含むことができる。第２の金属層７６０は、ソース領域およびドレイン領域において半導体層７４０に接触している場合がある。いくつかの実装形態では、第２の金属層７６０は、ソース端子７６０ａおよびドレイン端子７６０ｂを含む場合があり、ソース端子７６０ａは半導体層７４０のソース領域に接触し、ドレイン端子７６０ｂは半導体層７４０のドレイン領域に接触する。
【００８５】
第２の金属層７６０は、Ａｌ、Ｃｕ、Ｍｏ、Ｔａ、Ｃｒ、Ｎｄ、Ｗ、Ｔｉ、Ａｕ、Ｎｉ、およびこれらの元素のいずれかを含有する合金を含む、任意の数の異なる金属を含むことができる。いくつかの実装形態では、第２の金属層７６０は、ＩＴＯを含む透明金属酸化物導電層を含むことができる。いくつかの実装形態では、第２の金属層７６０は、スタック構造で配置された異なる金属の２つ以上の副層を含む。いくつかの実装形態では、第２の金属層７６０は、約５０ｎｍから約５００ｎｍの間、または約１００ｎｍから約２５０ｎｍの間の厚さを有することができる。
【００８６】
図７の装置７００を製造するとき、第２の金属層７６０は、１つまたは複数の開口部内の第２のエッチストップ層７５５上と、１つまたは複数の第２の開口部内の半導体層７４０の露出部分上とに形成され得る。第２の金属層７６０を形成することは、第２の金属層７６０を堆積するステップ、マスキングするステップ、および／またはエッチングするステップを含むことができる。いくつかの実装形態では、半導体層７４０のソース領域およびドレイン領域の上に第２の金属層７６０が形成される。第２の金属層７６０は、１つまたは複数の第１の開口部および１つまたは複数の第２の開口部を充填するか、または少なくとも実質的に充填する場合がある。第２の金属層７６０は、ＰＶＤプロセス、ＣＶＤプロセス、およびＡＬＤプロセスを含む、当業者によって知られている堆積プロセスを使用して堆積され得る。ＰＶＤプロセスを使用して第２の金属層７６０が形成されるいくつかの実装形態では、ＰＶＤプロセスは、スパッタ堆積、ｅビームＰＶＤ、または蒸発堆積である。第２の金属層７６０は、ドライ（たとえば、プラズマ）エッチングプロセスまたはウェット化学エッチングプロセスを使用してエッチングされる場合がある。第２の金属層７６０は、ＴＦＴ７２５のソース／ドレイン金属として、また蓄積キャパシタ７７５の電極のうちの一方として同時に働くことができる。
【００８７】
ＴＦＴ７２５に関して、半導体層７４０のソース領域に接触する第２の金属層７６０は、出力信号を出力するように構成することができ、この出力信号は、ＥＭＳディスプレイ要素などのディスプレイ要素を駆動するように構成することができる。蓄積キャパシタ７７５に関して、ドレイン領域において半導体層７４０に接触する第２の金属層７６０は、入力信号を受信するように構成することができ、この入力信号は、基板７１０の第２の領域よりも上の第２のエッチストップ層７５５上の第２の金属層７６０に沿って電荷を蓄積させることができる。入力信号は、ディスプレイデバイスの蓄積キャパシタ７７５内にデータを記憶することができる。
【００８８】
図７に示す実装形態は、ＴＦＴ７２５を保護するためのエッチストップ層７５０の厚さと、蓄積キャパシタ７７５のキャパシタンスＣｓｔを調整するための誘電体材料の厚さとを別個に制御することができる。これは、ＴＦＴ７２５を保護する第１のエッチストップ層７５０および第２のエッチストップ層７５５を有することによって、また蓄積キャパシタ７７５内の誘電体材料として第２のエッチストップ層７５５のみを有することによって行うことができる。
【００８９】
あるいは、ＴＦＴを保護するのに十分な厚さを達成し、制御可能な厚さを用いて高密度蓄積キャパシタを達成するために、ＴＦＴ８２５および蓄積キャパシタ８７５を含む装置８００のまた別の実装形態を提供することができる。図８は、いくつかの実装形態による、蓄積キャパシタ８７５の厚さが、誘電体層８３０と電極の役割を果たす半導体層８４０との厚さによって定義される、ＴＦＴ８２５および蓄積キャパシタ８７５を含む装置８００を示す断面図の一例である。図８に示す実装形態では、図７に示す基板８１０の第２の領域よりも上の誘電体層８３０を除去するのではなく、誘電体層８３０は、蓄積キャパシタ８７５の誘電体材料として働く。さらに、半導体層８４０は、蓄積キャパシタ８７５の一部分として含むことができ、蓄積キャパシタ８７５内の電極の一部分として働くことができる。図８の実装形態は、図７の実装形態よりも少ない処理ステップを使用して製造することができる。詳細には、図８の実装形態を製造することは、図７の実装形態を製造することよりも少なくとも１つ少ないマスキング／フォトリソグラフィステップを使用し得る。
【００９０】
図８の装置８００は、基板８１０の第１の領域上のＴＦＴ８２５と、基板８１０の第２の領域上の蓄積キャパシタ８７５とを含むことができる。ＴＦＴ８２５は、基板８１０上の第１の金属層８２０と、第１の金属層８２０上の誘電体層８３０と、誘電体層８３０上の半導体層８４０と、半導体層８４０上のエッチストップ層８５０と、半導体層８４０のソース領域およびドレイン領域に接触する第２の金属層８６０とを含む。半導体層８４０は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含むことができる。
【００９１】
蓄積キャパシタ８７５は、基板８１０上の第１の金属層８２０と、第１の金属層８２０上の誘電体層８３０と、露出領域および非露出領域を有する、基板８１０の第２の領域よりも上の誘電体層８３０上の半導体層８４０と、半導体層８４０の非露出領域上のエッチストップ層８５０と、半導体層８４０の露出領域上の第２の金属層８６０とを含む。いくつかの実装形態では、ＴＦＴ８２５および蓄積キャパシタ８７５は、ディスプレイデバイスのピクセルの一部分とすることができる。たとえば、ＥＭＳディスプレイ要素（たとえば、干渉変調器）（図示せず）は、ＴＦＴ８２５および蓄積キャパシタ８７５の下に配置することができる。
【００９２】
図８において、装置８００は、第１の領域と第１の領域に隣接する第２の領域とを有する基板８１０を含むことができる。図８の装置８００は、断面図の観点から、および図８の装置８００を作製するための製造プロセスの観点から説明される。
【００９３】
図８の装置８００を製造する際に、第１の領域と第１の領域に隣接する第２の領域とを有する基板８１０が提供される場合がある。基板８１０は、透明材料および非透明材料を含む、任意の数の異なる基板材料であり得る。いくつかの実装形態では、基板８１０は、シリコン、シリコンオンインシュレータ（ＳＯＩ）、またはガラス（たとえば、ディスプレイガラスもしくはホウケイ酸ガラス）である。ポリカーボネート基板、アクリル基板、ポリエチレンテレフタラート（ＰＥＴ）基板、またはポリエーテルエーテルケトン（ＰＥＥＫ）基板などの非ガラス基板を使用することができる。いくつかの実装形態では、ＴＦＴ８２５がその上に作製される基板８１０は、数ミクロンから数百ミクロンの寸法を有する。ＴＦＴ８２５および蓄積キャパシタ８７５は、基板８１０上に同時作製される場合があり、基板８１０の第１の領域上にＴＦＴ８２５が形成され、基板８１０の第２の領域上に蓄積キャパシタ８７５を形成することができる。
【００９４】
いくつかの実装形態では、装置８００は、ＥＭＳディスプレイ要素（図示せず）を含むことができ、基板８１０は、ＥＭＳディスプレイ要素よりも上のバッファ層である。ＴＦＴ８２５および蓄積キャパシタ８７５は、バッファ層の上でＥＭＳディスプレイ要素よりも上に形成することができる。
【００９５】
装置８００は、基板８１０の第１の領域および第２の領域の上に第１の金属層８２０を含むことができる。第１の金属層８２０は、Ａｌ、Ｃｕ、Ｍｏ、Ｔａ、Ｃｒ、Ｎｄ、Ｗ、Ｔｉ、Ａｕ、Ｎｉ、およびこれらの元素のいずれかを含有する合金を含む、任意の数の異なる金属を含むことができる。いくつかの実装形態では、第１の金属層８２０は、ＩＴＯを含む透明金属酸化物導電層を含むことができる。いくつかの実装形態では、第１の金属層８２０は、スタック構造で配置された異なる金属の２つ以上の副層を含む。いくつかの実装形態では、第１の金属層８２０は、約５０ｎｍから約５００ｎｍの間、または約１００ｎｍから約２５０ｎｍの間の厚さを有することができる。
【００９６】
図８の装置８００を製造するとき、基板８１０の第１の領域および第２の領域の上に第１の金属層８２０が形成され得る。第１の金属層８２０を形成することは、第１の金属層８２０を堆積するステップ、マスキングするステップ、および／またはエッチングするステップを含むことができる。第１の金属層８２０は、ＰＶＤプロセス、ＣＶＤプロセス、およびＡＬＤプロセスを含む、当業者によって知られている堆積プロセスを使用して堆積され得る。ＰＶＤプロセスは、熱的蒸発堆積、スパッタ堆積、およびＰＬＤを含む。たとえば、第１の金属層８２０は、Ｍｏを含む場合があり、スパッタ堆積を使用して堆積される場合がある。いくつかの実装形態では、第１の金属層８２０は、基板８１０の一部分が基板８１０の第１の領域と第２の領域との間で露出するようにパターニングされる場合がある。第１の金属層８２０は、第１の金属層８２０の一部分が第１の金属層８２０の別の部分から離間するようにパターニングされ得る。第１の金属層８２０は、ドライ（たとえば、プラズマ）エッチングプロセスまたはウェット化学エッチングプロセスを使用してエッチングされる場合がある。第１の領域上の第１の金属層８２０は、ＴＦＴ８２５のゲートとして働くことができ、第２の領域上の第１の金属層８２０は、蓄積キャパシタ８７５の電極として働くことができる。
【００９７】
装置８００は、基板８１０の第１の領域および第２の領域よりも上の第１の金属層８２０上の誘電体層８３０をさらに含むことができる。誘電体層８３０は、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＴｉＯ２、ＳｉＯＮ、またはＳｉＮを含む、任意の数の異なる誘電体材料を含み得る。いくつかの実装形態では、誘電体層８３０は、スタック構造で配置された異なる誘電体材料の２つ以上の副層を含む。いくつかの実装形態では、誘電体層８３０の厚さは、約５０ｎｍから約５００ｎｍの間、または約１００ｎｍから約２５０ｎｍの間とすることができる。
【００９８】
図８の装置８００を製造するとき、基板８１０の第１の領域および第２の領域よりも上の第１の金属層８２０上に誘電体層８３０が形成され得る。誘電体層８３０は、ＰＶＤプロセス、ＰＥＣＶＤプロセスを含むＣＶＤプロセス、およびＡＬＤプロセスを含む、当業者によって知られている堆積プロセスを使用して堆積され得る。たとえば、誘電体層８３０は、約３００℃よりも高い処理温度においてＰＥＣＶＤプロセスを使用して堆積されるＳｉＯ２を含み得る。誘電体層８３０は、第１の金属層８２０および基板８１０よりも上で連続である場合がある。誘電体層８３０は、ＴＦＴ８２５のゲート絶縁体として、また蓄積キャパシタ８７５の誘電体として働く場合がある。したがって、図７とは対照的に、図８の装置８００は、誘電体層８３０を蓄積キャパシタ８７５に残す。
【００９９】
装置８００は、基板８１０の第１の領域および第２の領域よりも上の誘電体層８３０上の半導体層８４０をさらに含むことができる。半導体層８４０は、酸化物半導体層とすることができる。いくつかの実装形態では、酸化物半導体層は、インジウム含有、亜鉛含有、スズ含有、ハフニウム含有、およびガリウム含有酸化物半導体を含む、アモルファス酸化物半導体を含む。アモルファス酸化物半導体の具体例には、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＨｆＺｎＯ、ＩｎＳｎＺｎＯ、ＳｎＺｎＯ、ＩｎＳｎＯ、ＧａＺｎＯ、およびＺｎＯが含まれる。いくつかの実装形態では、半導体層８４０のチャネル領域は、パターニングされた第１の金属層８２０と一直線になる場合がある。チャネル領域は、半導体層８４０のソース領域とドレイン領域との間にある場合がある。いくつかの実装形態では、半導体層８４０は、約１０から約１００ｎｍの厚さである。
【０１００】
図８の装置８００を製造するとき、基板８１０の第１の領域および第２の領域よりも上の誘電体層８３０上に半導体層８４０を形成することができる。半導体層８４０は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含むことができる。半導体層８４０を形成することは、半導体層８４０を堆積するステップ、マスキングするステップ、および／またはエッチングするステップを含むことができる。いくつかの実装形態では、半導体層８４０は、ＰＶＤプロセスで堆積される。ＰＶＤプロセスは、ＰＬＤ、スパッタ堆積、ｅビームＰＶＤ、および蒸発堆積を含む。たとえば、半導体層８４０は、ＩｎＧａＺｎＯを含む場合があり、スパッタ堆積を使用して堆積される場合がある。いくつかの実装形態では、半導体層８４０は、基板８１０の第１の領域と第２の領域との間の誘電体層８３０の一部分を露出させるようにパターニングされる場合があり、それによって、第１の領域および第２の領域よりも上の半導体層８４０の少なくとも一部分をそのまま残す。したがって、半導体層８４０は、半導体層８４０の一部分が半導体層８４０の別の部分から離間し得るようにパターニングされ得る。半導体層８４０は、半導体層８４０の材料に部分的に応じて、ドライ（たとえば、プラズマ）エッチングプロセスまたはウェット化学エッチングプロセスを使用してエッチングされる場合がある。半導体層８４０は、ＴＦＴ８２５の半導体として働く場合があり、半導体層８４０の少なくとも一部分は、蓄積キャパシタ８７５において導電性がある場合がある。したがって、図７とは対照的に、図８の装置８００は、半導体層８４０を蓄積キャパシタ８７５に残す。さらに、半導体層８４０は、たとえば、半導体層８４０がドライエッチングに対して高い選択性を有する酸化物半導体である場合、エッチストッパとして働くことができる。
【０１０１】
装置８００は、基板８１０の第１の領域よりも上の半導体層８４０上のエッチストップ層８５０をさらに含むことができる。エッチストップ層８５０は、任意の適切な誘電体材料を含むことができる。いくつかの実装形態では、エッチストップ層８５０は、誘電体層８３０と同じ材料から作製することができる。たとえば、エッチストップ層８５０および誘電体層８３０は、ＳｉＯ２から作製することができる。いくつかの実装形態では、エッチストップ層８５０は、約５０ｎｍから約５００ｎｍの間の厚さである。
【０１０２】
図８の装置８００を製造するとき、基板８１０の第１の領域および第２の領域よりも上の半導体層８４０上にエッチストップ層８５０が形成され得る。エッチストップ層８５０を形成することは、エッチストップ層８５０を堆積するステップ、マスキングするステップ、および／またはエッチングするステップを含むことができる。エッチストップ層８５０は、ＰＶＤプロセス、ＰＥＣＶＤプロセスを含むＣＶＤプロセス、およびＡＬＤプロセスを含む、当業者によって知られている堆積プロセスを使用して堆積され得る。たとえば、エッチストップ層８５０は、約２５０℃未満の処理温度においてＰＥＣＶＤプロセスを使用して堆積されるＳｉＯ２を含むことができる。
【０１０３】
いくつかの実装形態では、エッチストップ層８５０を通って基板８１０の第２の領域よりも上の半導体層８４０まで延びる１つまたは複数の第１の開口部が形成され得る。基板８１０の第２の領域よりも上の半導体層８４０の少なくとも一部を露出させるために、基板８１０の第２の領域よりも上のエッチストップ層８５０の一部分が除去され得る。半導体層８４０の非露出部分は、エッチストップ層８５０によって覆われたままである場合がある。当業者によって知られているエッチングプロセスを使用して、１つまたは複数の第１の開口部が形成され得る。たとえば、主エッチングガスとしてＣＦ４またはＣ４Ｆ８を含む、ドライエッチングを使用して、エッチストップ層８５０がエッチングされ得る。下部の半導体層８４０は、ドライエッチングに対して高い選択性がある場合がある。
【０１０４】
いくつかの実装形態では、基板８１０の第１の領域および第２の領域の外部のエッチストップ層８５０および誘電体層８３０の一部分は、基板８１０の第１の領域上の第１の金属層８２０との電気的相互接続を可能にするために除去され得る。図８には示さないが、基板８１０の第１の領域および第２の領域の外部のエッチストップ層８５０および誘電体層８３０の除去は、ソース／ドレインとＴＦＴ８２５のゲートとの間に導電性経路を形成するのを可能にすることができる。いくつかの実装形態では、この処理ステップは、基板８１０の第２の領域よりも上のエッチストップ層８５０の一部分の除去と同時に行われる可能性がある。
【０１０５】
加えて、エッチストップ層８５０を通って基板８１０の第１の領域よりも上の半導体層８４０まで延びる１つまたは複数の第２の開口部が形成され得る。基板８１０の第１の領域よりも上の半導体層８４０の一部を露出させるために、基板８１０の第１の領域よりも上のエッチストップ層８５０の一部分が除去され得る。１つまたは複数の第２の開口部は、半導体層８４０のソース領域およびドレイン領域を露出させることができる。半導体層８４０の露出部分は、ＴＦＴ８２５内のソース接触部およびドレイン接触部のための端子として働き得る。半導体層８４０の別の部分は、エッチストップ層８５０によって覆われたままである場合がある。半導体層８４０の覆われた部分は、半導体層８４０のチャネル領域と一直線になる場合がある。エッチストップ層８５０の一部分は、当業者によって知られているエッチングプロセスを使用して除去される場合がある。いくつかの実装形態では、１つまたは複数の第２の開口部の形成は、１つまたは複数の第１の開口部の形成と同時に行われる可能性がある。いくつかの実装形態では、１つまたは複数の第２の開口部の形成は、基板８１０の第１の領域および第２の領域の外部のエッチストップ層８５０および誘電体層８３０の一部分の除去と同時に行われる可能性がある。この処理ステップ中のエッチ深さは、エッチストップ層８５０および誘電体層８３０の厚さを含むことができるが、半導体層８４０は、処理ステップ中にエッチングに対して選択的である可能性がある。
【０１０６】
装置８００は、１つまたは複数の第１の開口部内の半導体層８４０上と、１つまたは複数の第２の開口部内の半導体層８４０上とに第２の金属層８６０をさらに含み得る。第２の金属層８６０は、ソース領域およびドレイン領域において半導体層８４０に接触している場合がある。いくつかの実装形態では、第２の金属層８６０は、ソース端子８６０ａおよびドレイン端子８６０ｂを含むことができ、ソース端子８６０ａは半導体層８４０のソース領域に接触し、ドレイン端子８６０ｂは半導体層８４０のドレイン領域に接触する。
【０１０７】
第２の金属層８６０は、Ａｌ、Ｃｕ、Ｍｏ、Ｔａ、Ｃｒ、Ｎｄ、Ｗ、Ｔｉ、Ｎｉ、Ａｕ、およびこれらの元素のいずれかを含有する合金を含む、任意の数の異なる金属を含むことができる。いくつかの実装形態では、第２の金属層８６０は、ＩＴＯを含む透明金属酸化物導電層を含むことができる。いくつかの実装形態では、第２の金属層８６０は、スタック構造で配置された異なる金属の２つ以上の副層を含む。いくつかの実装形態では、第２の金属層８６０は、約５０ｎｍから約５００ｎｍの間、または約１００ｎｍから約２５０ｎｍの間の厚さを有することができる。
【０１０８】
図８の装置８００を製造するとき、第２の金属層８６０は、１つまたは複数の第１の開口部内の半導体層８４０上と、１つまたは複数の第２の開口部内の半導体層８４０上とに形成され得る。第２の金属層８６０を形成することは、第２の金属層８６０を堆積するステップ、マスキングするステップ、および／またはエッチングするステップを含むことができる。いくつかの実装形態では、基板８１０の第１の領域よりも上の半導体層８４０のソース領域およびドレイン領域の上に第２の金属層８６０が形成され得る。第２の金属層８６０は、１つまたは複数の第１の開口部および１つまたは複数の第２の開口部を充填するか、または少なくとも実質的に充填する場合がある。第２の金属層８６０は、ＰＶＤプロセス、ＣＶＤプロセス、およびＡＬＤプロセスを含む、当業者によって知られている堆積プロセスを使用して堆積され得る。ＰＶＤプロセスを使用して第２の金属層８６０が形成されるいくつかの実装形態では、ＰＶＤプロセスは、スパッタ堆積、ｅビームＰＶＤ、または蒸発堆積である。第２の金属層８６０は、ドライ（たとえば、プラズマ）エッチングプロセスまたはウェット化学エッチングプロセスを使用してエッチングされる場合がある。第２の金属層８６０は、基板８１０の第１の領域よりも上のＴＦＴ８２５のソース／ドレイン金属として働くことができる。さらに、１つまたは複数の第１の開口部内の半導体層８４０上の第２の金属層８６０は、半導体層８４０が基板８１０の第２の領域よりも上の蓄積キャパシタ８７５の電極のうちの一方として機能することを可能にすることができる。半導体層８４０の露出部分は、半導体層８４０が電極のように挙動するように第２の金属層８６０に電気的に直接接触することができる。第２の金属層８６０に接触する露出した半導体層８４０は、導電性がある。
【０１０９】
ＴＦＴ８２５に関して、半導体層８４０のソース領域に接触する第２の金属層８６０は、出力信号を出力するように構成することができ、この出力信号は、ＥＭＳディスプレイ要素などのディスプレイ要素を駆動するように構成することができる。蓄積キャパシタ８７５に関して、ドレイン領域において半導体層８４０に接触する第２の金属層８６０は、入力信号を受信するように構成することができ、この入力信号は、基板８１０の第２の領域よりも上の半導体層８４０に沿って電荷を蓄積させることができる。入力信号は、ディスプレイデバイスの蓄積キャパシタ８７５内にデータを記憶することができる。
【０１１０】
図８に示す実装形態は、蓄積キャパシタ８７５に関する十分なキャパシタンスＣｓｔを達成しながら、図７と比較して処理ステップの数を低減することができる。蓄積キャパシタ８７５の誘電体の厚さは、誘電体層８３０（たとえば、ＴＦＴ８２５のゲート絶縁体）の厚さに直接対応する可能性がある。半導体層８４０は、第２の金属層８６０（たとえば、ＴＦＴ８２５のソース／ドレイン）に電気的に接続されるとき、エッチストッパとして、また蓄積キャパシタ８７５の電極として働くことができる。
【０１１１】
本明細書で使用する、項目のリストの「少なくとも１つ」を参照するフレーズは、単一のメンバを含む、それらの項目の任意の組合せを指す。一例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ、ｂ、ｃ、ａ−ｂ、ａ−ｃ、ｂ−ｃ、およびａ−ｂ−ｃを包含するものである。
【０１１２】
本明細書で開示する実装形態に関して説明した様々な例示的な論理、論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得る。ハードウェアとソフトウェアの互換性が、概して機能に関して説明され、上記で説明した様々な例示的な構成要素、ブロック、モジュール、回路およびステップにおいて示された。そのような機能がハードウェアで実施されるか、ソフトウェアで実施されるかは、特定の適用例および全体的なシステムに課された設計制約に依存する。
【０１１３】
本明細書で開示する態様に関して説明した様々な例示的な論理、論理ブロック、モジュール、および回路を実施するために使用される、ハードウェアおよびデータ処理装置は、汎用シングルチップまたはマルチチッププロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実施または実行され得る。汎用プロセッサは、マイクロプロセッサ、あるいは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサは、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成などのコンピューティングデバイスの組合せとして実装され得る。いくつかの実装形態では、特定のステップおよび方法が、所与の機能に固有である回路によって実行され得る。
【０１１４】
１つまたは複数の態様では、説明した機能は、本明細書で開示する構造を含むハードウェア、デジタル電子回路、コンピュータソフトウェア、ファームウェア、およびそれらの上記構造の構造的均等物において、またはそれらの任意の組合せにおいて実装され得る。また、本明細書で説明した主題の実装形態は、１つまたは複数のコンピュータプログラムとして、すなわち、データ処理装置が実行するためにコンピュータ記憶媒体上に符号化された、またはデータ処理装置の動作を制御するための、コンピュータプログラム命令の１つまたは複数のモジュールとして実装することができる。
【０１１５】
本開示で説明した実装形態への様々な修正は当業者には容易に明らかである場合があり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の実装形態に適用される場合がある。したがって、特許請求の範囲は、本明細書で示した実装形態に限定されるものではなく、本開示と、本明細書で開示する原理および新規の特徴とに一致する、最も広い範囲を与えられるべきである。さらに、「上の（ｕｐｐｅｒ）」および「下の（ｌｏｗｅｒ）」という用語が、図を説明しやすくするために使用されることがあり、適切に配向されたページ上の図の向きに対応する相対的位置を示し、たとえば、実施されるＩＭＯＤディスプレイ要素の適切な向きを反映しなくてもよいことは、当業者には容易に理解されるであろう。
【０１１６】
また、別個の実装形態に関して本明細書で説明したいくつかの特徴は、単一の実装形態において組合せで実装することができる。また、逆に、単一の実装形態に関して説明した様々な特徴は、複数の実装形態において別個に、あるいは任意の好適な部分組合せで実装することができる。さらに、特徴は、いくつかの組合せで働くものとして上記で説明され、初めにそのように請求されることさえあるが、請求される組合せからの１つまたは複数の特徴は、場合によってはその組合せから削除されることがあり、請求される組合せは、部分組合せ、または部分組合せの変形形態を対象とし得る。
【０１１７】
同様に、動作は特定の順序で図面に示されているが、そのような動作は、望ましい結果を達成するために、示される特定の順序でまたは順番に実行される必要がないこと、またはすべての例示される動作が実行される必要があるとは限らないことは、当業者は容易に認識されよう。さらに、図面は、流れ図の形態でもう１つの例示的なプロセスを概略的に示し得る。ただし、図示されていない他の動作が、概略的に示される例示的なプロセスに組み込むことができる。たとえば、１つまたは複数の追加の動作が、図示の動作のうちのいずれかの前に、後に、同時に、またはそれらの間で実行することができる。いくつかの状況では、マルチタスキングおよび並列処理が有利であり得る。さらに、上記で説明した実装形態における様々なシステム構成要素の分離は、すべての実装形態においてそのような分離を必要とするものとして理解されるべきでなく、説明するプログラム構成要素およびシステムは、概して、単一のソフトウェア製品において互いに一体化されるか、または複数のソフトウェア製品にパッケージングされ得ることを理解されたい。さらに、他の実装形態が以下の特許請求の範囲内に入る。場合によっては、特許請求の範囲に記載の行為は、異なる順序で実行され、依然として望ましい結果を達成することができる。
【符号の説明】
【０１１８】
１２  ＩＭＯＤディスプレイ要素、ディスプレイ要素
１３  入射する光
１４  可動反射層
１５  反射する光
１６  光学スタック
１８  支柱
１９  ギャップ
２０  透明基板
２１  プロセッサ
２２  アレイドライバ
２４  行ドライバ回路
２６  列ドライバ回路
２７  ネットワークインターフェース
２８  フレームバッファ
２９  ドライバコントローラ
３０  ディスプレイアレイ
４０  ディスプレイデバイス
４１  ハウジング
４３  アンテナ
４５  スピーカー
４６  マイクロフォン
４７  トランシーバ
４８  入力デバイス
５０  電源
５２  調整ハードウェア
４００  ピクセル
４０２  トランジスタスイッチ
４０４  ＥＭＳディスプレイ要素
４０６  蓄積キャパシタ
４１０  行電極、行駆動回路
４２０  列電極、列駆動回路
４３０  共通電極
５００  装置
５１０  基板
５２０  第１の金属層
５２５  薄膜トランジスタ、ＴＦＴ
５３０  誘電体層
５４０  半導体層
５５０  エッチストップ層
５６０  第２の金属層
５６０ａ  ソース端子
５６０ｂ  ドレイン端子
５７５  蓄積キャパシタ
６００  装置
６１０  基板
６２０  第１の金属層
６２５  ＴＦＴ
６３０  誘電体層
６４０  半導体層
６５０  エッチストップ層
６６０  第２の金属層
６６０ａ  ソース端子
６６０ｂ  ドレイン端子
６７５  蓄積キャパシタ
７００  装置
７１０  基板
７２０  第１の金属層
７２５  ＴＦＴ
７３０  誘電体層
７４０  半導体層
７５０  第１のエッチストップ層
７５５  第２のエッチストップ層
７６０  第２の金属層
７６０ａ  ソース端子
７６０ｂ  ドレイン端子
７７５  蓄積キャパシタ
８００  装置
８１０  基板
８２０  第１の金属層
８２５  ＴＦＴ
８３０  誘電体層
８４０  半導体層
８５０  エッチストップ層
８６０  第２の金属層
８６０ａ  ソース端子
８６０ｂ  ドレイン端子
８７５  蓄積キャパシタ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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