(57)【特許請求の範囲】
【請求項１】
積層型容量素子を有する半導体記憶装置の製造方法において、
第１導電型の第１層上部に、開口部を有する第２導電型のチャネルストッパ層を形成する工程と、
全面に絶縁膜を堆積した後、レジストパターンをマスクとして、ＭＩＳＦＥＴのチャネルが形成される領域を除く前記開口部上の前記絶縁膜を除去する工程と、
前記ＭＩＳＦＥＴのチャネルが形成される領域を除く前記開口部上の前記絶縁膜が除去された、前記絶縁膜をマスクとして、前記開口部に第２導電型のイオンを注入した後、酸化、アニール処理を施し、前記チャネルストッパ層よりも深い領域まで第２導電型からなるバリア層を形成すると共に、前記開口部上に前記絶縁膜よりも薄い酸化膜を形成する工程と、
前記薄い酸化膜を通して、自己整合的に第１導電型のイオンを注入して、前記バリア層内部に第１導電型からなる拡散層を形成する工程と、
前記拡散層上の前記薄い酸化膜を除去した後、該拡散層と接続される前記積層型容量素子の容量下部電極を形成する工程と、を少なくとも有し、
前記バリア層と前記拡散層との接合面の最深部が、前記第１層と前記チャネルストッパ層との接合面の最浅部よりも深くなるように設定されていることを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第１層が、第１導電型の半導体基板からなることを特徴とする請求項１の半導体記憶装置の製造方法。
【請求項３】
前記第１層よりも不純物濃度が低い第１導電型の半導体基板上に、前記第１層を形成することを特徴とする請求項１の半導体記憶装置の製造方法。
【請求項４】
第２導電型の半導体基板上に、前記第１層を形成することを特徴とする請求項１の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に、スタック型ダイナミックＲＡＭ（以下、ＤＲＡＭと称する）のような、スイッチとしてＭＩＳＦＥＴを用い、積層型容量素子を直列に接続して、情報として電荷を蓄積する方式の半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
スタック型ＤＲＡＭでは、スイッチ機能のＭＩＳＦＥＴはｐ型基板あるいはｐ型ウェル領域の表面に形成され、ゲート絶縁膜、ゲート電極、ｎ＋型拡散層からなるソース領域及びドレイン領域で構成されている。また、積層型容量素子は前記ｐ型基板あるいはｐ型ウェル領域の上に前記ドレイン領域となるｎ＋型拡散領域を設けて、このｎ＋型拡散領域に電極を接触させ、この電極の上に高誘電率膜を重ね、更に対抗電極を形成することで構成されている。前記ｎ＋型拡散領域は、フィールド絶縁膜及びｐ型チャネルストッパ領域で周囲から素子分離されている。
【０００３】
このような容量素子の構成において、パッケージ充填材中から発生するα線粒子によるソフトエラーが問題となり、ｐ型ウェル層の下にｎ型ウェル領域を形成し、且つ前記ｎ型ウェル領域−ｐ型ウェル領域間に逆バイアスを印加することによって、前記ｎ型ウェル領域へのα線起因の発生電荷の流入を遮断し、ソフトエラー抑制が図られた。例えば、A. Eto, M. Hidaka, Y. Okuyama, K. Kimura, M. Hosono,”Impact of Neutron flux on Soft Errors in MOS Memories”, International Electron Device Meeting, Tech. Dig., p.367,1998においては、中性子起因ではあるがソフトエラー耐性が高いことを報告している。また、特開昭５６−０９４７６８号公報では、基板をｎ型としその上にｐ型ウェル領域を形成することで、ソフトエラー抑制を図っている。
【０００４】
また、システム的なソフトエラーの解決法として、Error Check and Correct（ＥＣＣ）技術によってエラーを検出訂正することで、実質的にソフトエラーを防ぐことができるようになっている。
【０００５】
【発明が解決しようとする課題】
α線起因よるソフトエラー現象と同様な、宇宙線中に含まれる中性子が原因となるソフトエラー現象が問題になってきている。この現象がα線ソフトエラー並かそれ以上の重大事であると認識されたのは、T. J. O'Gorman,”The Effect of CosmicRays on the Soft Error Rate of a DRAM at Ground Level”, IEEE Electron Dev., vol. ED-41, p.533, 1994 以降である。地上に降り注ぐ宇宙線の中性子が半導体をなす原子（例えば、シリコン）と衝突し、原子核が壊れて高エネルギーの二次粒子を発生し、それが走行することでα線と同様に電子・正孔対を発生させるため、ソフトエラーが生じる。
【０００６】
α線でのソフトエラーと異なるのは、単位長さ当りに発生する電子・正孔密度がα線の１０倍程高く、幾つものエラーが同時発生するマルチビットエラーを生じやすいことである。通常のＥＣＣ技術は単一ビットエラーを想定しているため、このようなエラーを訂正することは不可能である。更に、この中性子線は地上からの高度が高くなる程大きくなるため、航空機などに搭載されるＤＲＡＭなどの半導体記憶装置ではより重大な問題となる。
【０００７】
上記中性子によるソフトエラーの具体的な症例を次に示す。図１２は従来のＤＲＡＭの容量部部分を示す図であり、これらが集積した素子に中性子起因の二次粒子が走りマルチビットエラーになる場合を図１３（ａ）に示す。この二次粒子１４はパッケージ充填材中から発生するα線粒子と異なり、シリコン原子が破壊されて生じたものであるために、半導体内部で発生し、その進行方向は入射中性子の向きに関らずランダムとなる。そして、この飛跡付近で、電子・正孔対１５、１６が発生する。電子１５は正電位であるｎ＋型拡散領域２１に、正孔１６はｎ＋拡散領域２１とは逆バイアスになっているｐ型ウェル領域２２に、それぞれドリフト拡散で集っていく。そして、通常ファンネリング現象として知られるが、正孔１６がｎ＋型拡散領域２１からｐ型ウェル領域２２に移動することは、ｎｐｎトランジスタにおいて、ベースに正孔が注入されるようなもので、ドリフト拡散よりも短時間で広域に渡って、ｐ型ウェル領域２２中の電子をｎ＋型拡散領域２１に収集させることになる。
【０００８】
図１３（ｂ）には、二次粒子１４の飛跡線上での電位を示している。前述の収集効果によって、電位のバリア間距離Ｌ′の部分に生じた電子１５が全て中央のｎ＋型拡散領域２１に集る。このようにして、二次粒子１４の進行方向に幾つかのｎ＋型拡散領域２１があれば、発生した電子１５は幾つかのｎ＋型拡散領域２１に収集され、その結果マルチビットエラーとなる。図１３（ａ）の場合、図右のｎ＋型拡散領域と図中央のｎ＋型拡散領域が同時にエラーを生じている。
【０００９】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、前記の中性子起因によるマルチビットエラーを抑制しソフトエラー耐性を向上させることができる半導体記憶装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明は、積層型容量素子を有する半導体記憶装置の製造方法において、第１導電型の第１層上部に、開口部を有する第２導電型のチャネルストッパ層を形成する工程と、全面に絶縁膜を堆積した後、レジストパターンをマスクとして、ＭＩＳＦＥＴのチャネルが形成される領域を除く前記開口部上の前記絶縁膜を除去する工程と、前記ＭＩＳＦＥＴのチャネルが形成される領域を除く前記開口部上の前記絶縁膜が除去された、前記絶縁膜をマスクとして、前記開口部に第２導電型のイオンを注入した後、酸化、アニール処理を施し、前記チャネルストッパ層よりも深い領域まで第２導電型からなるバリア層を形成すると共に、前記開口部上に前記絶縁膜よりも薄い酸化膜を形成する工程と、前記薄い酸化膜を通して、自己整合的に第１導電型のイオンを注入して、前記バリア層内部に第１導電型からなる拡散層を形成する工程と、前記拡散層上の前記薄い酸化膜を除去した後、該拡散層と接続される前記積層型容量素子の容量下部電極を形成する工程と、を少なくとも有し、前記バリア層と前記拡散層との接合面の最深部が、前記第１層と前記チャネルストッパ層との接合面の最浅部よりも深くなるように設定されているものである。
【００１５】
発生した電子がｎ＋型拡散領域に収集されることを妨げれば、ソフトエラー耐性を向上させることができる。そこで、本発明では二次粒子の飛跡がマルチビットエラーを生じる可能性が高い道筋、具体的に言えば、ある１つのｎ＋型拡散領域とその隣のｎ＋型拡散領域を結ぶ直線を含む領域にポテンシャルバリアを設けることにより、ｎ＋型拡散領域以外の領域に電子を収集させてｎ＋型拡散領域に電子が収集されることを妨ぎ、ソフトエラー耐性の向上を図っている。
【００１６】
【発明の実施の形態】
本発明に係る半導体記憶装置は、その好ましい一実施の形態において、積層型容量素子の容量下部電極５と接続されるｎ＋型層１を囲むように、バリア層となるｐ型層２が深く形成され、ｐ型層２の周りにはチャネルストッパ層となるｐ型層３が薄く形成され、これらがｎ型基板６上に形成され、ｐ型層２とｎ＋型層１との接合面の最深部が、ｎ型基板６とｐ型層２との接合面の最浅部よりも深くなるように設定され、かつ、ｎ型基板６とｐ型層２との間に逆バイアス状態となる電圧が印加されているものであり、ｐ型層２がｎ＋型層１を囲むように深く形成されることにより、半導体記憶装置のビット間に侵入する中性子起因の二次粒子による電子の収集を抑制し、マルチビットエラーを抑制することができる。
【００１７】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００１８】
［実施例１］
まず、本発明の第１の実施例に係る半導体記憶装置について、図１及び図１１を参照して説明する。図１は、第１の実施例に係る半導体記憶装置の構造を示す断面図である。また、図１１は、本発明の効果を説明する図であり、（ａ）は断面図、（ｂ）は２次粒子走行部での電位を示す図である。
【００１９】
図１に示すように本実施例の半導体記憶装置は、ｎ型基板６の上にｐ型層２が形成され、ｐ型層２に囲まれる形でｎ＋型層１が形成されている。このｎ＋型層１は、絶縁層４の開口部で容量下部電極５と電気的に接続している。同時に、ｎ＋型層１はＭＩＳＦＥＴのドレイン部に相当している。なお、図示していないが、容量下部電極５の上には高誘電体膜があり、更にその上には対抗電極が設けられている。また、ｐ型層３はチャネルストッパに相当し、ｎ＋型層１を周囲から素子分離している。また、ｎ型基板６とｐ型層２、３の間には逆バイアスとなる電圧が印加されている。
【００２０】
半導体記憶装置のｎ＋層１付近をこのような構成にすることで、図１１（ａ）に示すように、中性子起因の二次粒子１４が走った場合、ｐ型層２内部でのポテンシャルバリアによって、電子１５はｎ＋型層１とｎ型基板６に振り分けられることになる。次に、ｎ型基板６で発生した正孔１６はｐ型層２に移動するが、この正孔１６が誘引となって、ｐ型層２の少数キャリアである電子はｎ型基板６に収集されることになる。図１１（ｂ）には、二次粒子１４の飛跡線上での電位を示している。電位のバリア間距離Ｌの部分に生じた電子だけが中央のｎ＋型層１に集まる。
【００２１】
従って、ｐ型層３を設けない従来構造の半導体記憶装置に比べて、中性子起因二次粒子１４によるｎ＋型層１に収集される電子１５は非常に少なくなり、ソフトエラー抑制を図ることができる。
【００２２】
［実施例２］
次に、本発明の第２の実施例に係る半導体記憶装置について、図２を参照して説明する。図２は、第２の実施例に係る半導体記憶装置の構造を示す断面図である。前記した第１の実施例と異なる点は、図１のｎ型基板６の代わりに、ｎ型層７が上層に形成されたｎ−型基板８を用いていることである。
【００２３】
中性子起因二次粒子１４により基板に発生電子を効率的に収集するためには、基板濃度はｎ＋型層１の濃度並で、基板に印加する電圧もｎ＋型層１の空乏化電位かそれ以上であることが望ましいが、通常、ばらつきなしで高濃度不純物基板を製造することは難しい。そこで、ｎ−型基板８にイオン注入もしくはエピタキシャル成長で高濃度ｎ型層７（シリコンの場合１０１６ｃｍ−３以上）を形成することにより、効果的にソフトエラーを抑制することができる。
【００２４】
［実施例３］
次に、本発明の第３の実施例に係る半導体記憶装置について、図３を参照して説明する。図３は、第３の実施例に係る半導体記憶装置の構造を示す断面図である。第２の実施例と異なる点は、図２のｎ−型基板８の代わりに、ｐ型基板９を用いていることである。
【００２５】
本来ならｎ型基板を用いれば良いが、シリコンのようにｐ型基板の需要が大きくｎ型基板は数量が少ない場合、ｎ型基板の価格は高価になる。そこで、基板にイオン注入もしくはエピタキシャル成長により高濃度ｎ型領域を形成する構造とすれば、ｐ型基板９を用いることもでき、その場合、ソフトエラーの抑制効果は弱まるが、一方、コストを低減することができるという効果がある。
【００２６】
［実施例４］
次に、本発明の第４の実施例に係る半導体記憶装置の製造方法について、図４乃至図１０を参照して説明する。図４乃至図１０は、本発明の第４の実施例に係る半導体記憶装置の製造方法を示す工程断面図であり、一連の製造工程を示す図面である。
【００２７】
ここで、図が煩雑になるのを避け、本発明の主要な点のみを示すため、図４では、図１に示したｎ型基板６に素子分離ｐ型層３、絶縁膜４が既に作り込まれたものとする。なお、図４において、ｎ型基板６の代わりに、ｎ型層７が上に形成されたｎ−型基板８を用いれば、以後は第２の実施例で示した構造の半導体記憶装置の製造方法を示すことになる。また、図４において、ｎ型基板６の代わりに、ｎ型層７が上に形成されたｐ型基板９を用いれば、第３の実施例で示した構造の半導体記憶装置の製造方法を示すことになる。
【００２８】
その後、図５に示すように、フォトレジスト１０を露光し、ドライエッチングにより絶縁膜４の一部を開口し、そこにｐ型不純物イオン１１（例えば、シリコン基板の場合はボロン等）の高エネルギー注入を行う。そして、図６に示すように、フォトレジスト１０を剥離し、表面酸化を行った後アニールを行うことにより、ｐ型層２が形成される。
【００２９】
次に、図７に示すように、開口部における絶縁膜４の段差を利用した自己整合により、開口部にのみｎ型不純物イオン１２（例えば、シリコン基板の場合はリンないしヒ素等）の低エネルギー注入を行う。そして、図８に示すように、熱処理を加えることにより、ｐ型層２に周囲を包まれたｎ＋型層１が形成される。
【００３０】
次に、図９に示すように、フォトレジスト１３を露光し、ドライエッチングによって絶縁膜４の一部を開口し、コンタクト面を露出させる。そして、図１０に示すように、フォトレジスト１３を剥離した後、ＣＶＤ法等によってポリシリコン等の導電体物質を用いて、容量部下部電極５を形成する。この後は、図示していないが、高誘電率膜と対向電極を設けて記憶容量部を形成する。
【００３１】
上記製造方法によって、ｐ型層２に囲まれたｎ＋型層１を形成することができ、このｐ型層２のバリア効果によって収集される電子の減らし、ソフトエラーを抑制することが可能となる。
【００３２】
【発明の効果】
以上説明したように、本発明の半導体記憶装置及びその製造方法によれば、マルチビットエラーを抑制することができ、また、収集電荷量を抑えることにより単一ビットの場合のソフトエラー耐性を向上させることができる。
【００３３】
その理由は、図１１（ａ）に示すように、発生した電荷のうち、ｎ＋型層に収集される電子の総量は、図１１（ｂ）に示す２次粒子の走行直線におけるポテンシャルのバリア間距離Ｌに比例することになるが、本発明では、ｎ＋型層の周りをｐ型層で囲み、更にｐ型層と基板との間に逆バイアスを印加しているため、従来例を示す図１３のＬ′よりも図１１のＬを短くすることができ、収集される電子量を大幅に減少させることができるからである。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体記憶装置の構造を示す断面図である。
【図２】本発明の第２の実施例に係る半導体記憶装置の構造を示す断面図である。
【図３】本発明の第３の実施例に係る半導体記憶装置の構造を示す断面図である。
【図４】本発明の第４の実施例に係る半導体記憶装置の製造方法を示す工程断面図である。
【図５】本発明の第４の実施例に係る半導体記憶装置の製造方法を示す工程断面図である。
【図６】本発明の第４の実施例に係る半導体記憶装置の製造方法を示す工程断面図である。
【図７】本発明の第４の実施例に係る半導体記憶装置の製造方法を示す工程断面図である。
【図８】本発明の第４の実施例に係る半導体記憶装置の製造方法を示す工程断面図である。
【図９】本発明の第４の実施例に係る半導体記憶装置の製造方法を示す工程断面図である。
【図１０】本発明の第４の実施例に係る半導体記憶装置の製造方法を示す工程断面図である。
【図１１】本発明の効果であるソフトエラー抑制・マルチビットエラー抑制機能を説明する図であり、（ａ）は断面図、（ｂ）は２次粒子走行部での電位を示す図である。
【図１２】従来の半導体記憶装置の構造を示す断面図である。
【図１３】従来の問題点であるマルチビットエラー発生メカニズムを説明する図であり、（ａ）は断面図、（ｂ）は２次粒子走行部での電位を示す図である。
【符号の説明】
１  ｎ＋型層
２  ｐ型層
３  ｐ型層（素子分離）
４  絶縁層
５  容量下部電極
６  ｎ型基板
７  ｎ型層
８  ｎ−型基板
９  ｐ型基板
１０  フォトレジスト
１１  ｐ型不純物イオン注入
１２  ｎ型不純物イオン注入
１３  フォトレジスト（コンタクト開口）
１４  中性子起因二次粒子
１５  電子
１６  正孔
２１  ｎ＋型拡散領域
２２  ｐ型ウェル領域
２３  ｎ型層
２４  絶縁層
２５  容量下部電極
２６  ｐ型基板
【図１】
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【図２】
0004344908.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004344908.tif 000009
【図９】
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【図１０】
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【図１１】
0004344908.tif 000012
【図１２】
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【図１３】
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