(57)【特許請求の範囲】
【請求項１】
一定の温度条件下で所定の電圧を印加することによって残留分極特性が変化する強誘電体を記憶素子として用い、予め定めたアドレスパターンに従ってアドレス毎に該記憶素子を第１または第２のいずれかの残留分極特性に設定した記憶手段と、
アドレス信号で選択された前記記憶素子の残留分極特性の区別を示す制御信号を前記アドレスパターンに基づいて出力する制御手段と、
前記アドレス信号で選択されて前記記憶手段から出力された記憶素子の残留分極値を前記制御信号に従って判定することによって該記憶手段のデータを読み出す読出手段とを、
備えたことを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＩＣカード等に用いられて情報を記録する不揮発性メモリに関するものである。
【０００２】
【従来の技術】
図２は、従来のＩＣカードの一例を示す構成図である。
このＩＣカードは、図示しないカード読み書き装置との電磁結合によって所要の電力供給を受けると共に、データの送受信を行うアンテナコイル１１を有している。アンテナコイル１１には、電磁結合で得られた電力を直流電圧に変換してＩＣカード内の各部に供給する電源部１２と、データの送受切替を行う切替部１３が接続されている。
【０００３】
切替部１３の受信側は、復調部１４及び復号部１５を介して、中央処理部（以下、「ＣＰＵ」という）１６に接続されている。またＣＰＵ１６は、符号部１７及び変調部１８を介して、切替部１３の送信側に接続されている。復号部１５及び符号部１７は、ＩＣカードとカード読み書き装置の間で送受信するデータを暗号化するためのものである。また、復調部１４及び変調部１８は、暗号化されたデータを伝送路に適した信号形式で送受信するためのものである。
【０００４】
ＣＰＵ１６には、処理用のプログラムが格納されたＲＯＭ（Read Only Memory）１９、及び処理済みのデータを保存するためのＥＥＰＲＯＭ（Electrically Elasable & Programmable Read Only Memory)等の不揮発性メモリ２０と、この不揮発性メモリ２０にデータを暗号化して格納するための暗号部２１が接続されている。
【０００５】
このようなＩＣカードが、カード読み書き装置にセットされると、アンテナコイル１１に誘起された起電力が電源部１２に与えられ、この電源部１２によって所要の直流電源が生成され、ＩＣカード内の各部に供給される。一方、アンテナコイル１１で受信した信号は、復調部１４で受信データに復調され、復号部１５で暗号文から平文に変換される。復号部１５から出力された受信データはＣＰＵ１６に与えられ、ＲＯＭ１９中のプログラムに基づいて処理される。処理結果のデータの一部は、暗号部２１に与えられて暗号化され、不揮発性メモリ２０に保存される。
【０００６】
また、不揮発性メモリ２０に保存されたデータは、暗号部２１を介して読み出され、ＣＰＵ１６で処理される。ＣＰＵ１６の処理結果の送信データは、符号部１７で暗号化された後、変調部１８で変調されてアンテナコイル１１から送信される。
【０００７】
このように、このＩＣカードでは、復号部１５及び符号部１７によって、カード読み書き装置との間の送受信データを暗号化して秘匿性を高くすると共に、暗号部２１によって、不揮発性メモリ２０に保存するデータの暗号化を行っている。これにより、たとえ不揮発性メモリ２０の記憶内容を、レジン除去、光学的解析等の物理的手法によって読み取ったとしても、データの内容を解読することができないように、セキュリティの保護が図られている。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のＩＣカードでは、次のような課題があった。
即ち、不揮発性メモリ２０にデータを暗号化して保存するために、暗号部２１が必要である。暗号部２１は、暗号鍵の桁数や、演算方式によってその規模は異なるが、例えば３２ビット鍵の場合、１０，０００ゲート程度の規模の暗号処理回路となる。このため、ＩＣカード中に占める暗号部２１の所要面積が大きくなるという課題があった。
【０００９】
本発明は、前記従来技術が持っていた課題を解決し、所要面積が少なく、かつセキュリティの保護が可能な不揮発性メモリを提供するものである。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明は、不揮発性メモリにおいて、一定の温度条件下で所定の電圧を印加することによって残留分極特性が変化する強誘電体を記憶素子として用い、予め定めたアドレスパターンに従ってアドレス毎に該記憶素子を第１または第２のいずれかの残留分極特性に設定した記憶手段と、アドレス信号で選択された前記記憶素子の残留分極特性の区別を示す制御信号を前記アドレスパターンに基づいて出力する制御手段と、前記アドレス信号で選択されて前記記憶手段から出力された記憶素子の残留分極値を前記制御信号に従って判定することによって該記憶手段のデータを読み出す読出手段とを備えている。
【００１１】
本発明によれば、以上のように不揮発性メモリを構成したので、次のような作用が行われる。
アドレス信号で記憶手段の記憶素子が選択され、その強誘電体の残留分極値が読出手段に出力される。また、制御手段からは、アドレス信号で選択された記憶素子の残留分極特性の区分を示す制御信号が出力される。読出手段では、記憶手段から出力された残留分極値が、制御手段から出力された制御信号に従って判定され、記憶素子のデータが読み出される。
【００１３】
【発明の実施の形態】
図１は、本発明の実施形態を示すＩＣカードの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
このＩＣカードは、図２と同様に、図示しないカード読み書き装置との電磁結合によって所要の電力供給を受けると共に、データの送受信を行うアンテナコイル１１を有している。アンテナコイル１１には、電磁結合で得られた電力を直流電圧に変換してＩＣカード内の各部に供給する電源部１２と、データの送受切替を行う切替部１３が接続されている。
【００１４】
切替部１３の受信側は、復調部１４及び復号部１５を介して、ＣＰＵ１６に接続されている。またＣＰＵ１６は、符号部１７及び変調部１８を介して、切替部１３の送信側に接続されている。復号部１５及び符号部１７と、復調部１４及び変調部１８とは、それぞれ、受信回路、通信回路を構成する。
ＣＰＵ１６には、処理用のプログラムが格納されたＲＯＭ１９が接続されている。更に、ＣＰＵ１６には、処理結果のデータ等を保存するための不揮発性メモリ３０が接続されている。この不揮発性メモリ３０は、記憶手段（例えば、記憶部）３０Ａ、制御手段（例えば、オフセット制御部）３０Ｂ、及び読出手段（例えば、増幅部）３０Ｃで構成されている。記憶部３０Ａは、後述するように熱処理で残留分極値を偏移（オフセット）させることが可能な強誘電体をメモリセルとして用いたものであり、メモリセル単位にオフセットの有無を設定することにより、データの秘匿性を持たせるようにしたものである。
【００１５】
オフセット制御部３０Ｂは、例えば論理演算回路等で構成され、与えられたアドレス信号ＡＤＲに基づいて演算処理を行い、読み書き対象のメモリセルのオフセットの有無を示す制御信号ＣＯＮを出力するものである。また、増幅部３０Ｃは、制御信号ＣＯＮに従ってメモリセルの内容の読み書きを行うものである。
【００１６】
図３は、図１中の不揮発性メモリ３０の概略の構成図である。
この不揮発性メモリ３０は、平行に配置されたワード線ＷＬｘ（但し、ｘ＝０〜ｍ）と、これらのワード線ＷＬｘと交互に平行配置されたプレート線ＰＬｘを有している。更に、この不揮発性メモリ３０は、ワード線ＷＬｘ及びプレート線ＰＬｘに直交して配置された相補的なビット線ＢＬｙ，／ＢＬｙ（但し、ｙ＝０〜ｎ、また、「／」は反転を意味する）を有している。ワード線ＷＬｘ、プレート線ＰＬｘ、及びビット線ＢＬｙ，／ＢＬｙの各交差箇所には、メモリセル３１ｘ，ｙが配置されている。
【００１７】
各メモリセル３１ｘ，ｙはすべて同一構成であり、メモリセル３１０，０に例示したように、２つのＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）３１ａ，３１ｂと、２つの強誘電体キャパシタ３１ｃ，３１ｄで構成されている。ＮＭＯＳ３１ａ，３１ｂのゲートはワード線ＷＬｘに共通接続され、ドレインはそれぞれ強誘電体キャパシタ３１ｃ，３１ｄを介してプレート線ＰＬｘに共通接続され、ソースはそれぞれビット線ＢＬｙ，／ＢＬｙに接続されている。強誘電体キャパシタ３１ｃ，３１ｄは、後述するように、製造過程において熱処理が行われ、残留分極値のオフセットの有無がメモリセル単位に予め設定されている。
【００１８】
ワード線ＷＬｘ及びプレート線ＰＬｘは、それぞれワードデコーダ３２及びプレートデコーダ３３に接続されている。そして、アドレス信号ＡＤＲで選択された１組のワード線ＷＬｘ及びプレート線ＰＬｘが、ワードデコーダ３２及びプレートデコーダ３３によって活性化され、これに接続されたメモリセル３１ｘ，０〜３１ｘ，ｎが選択されるようになっている。
【００１９】
各ビット線ＢＬｙ，／ＢＬｙは、それぞれセンスアンプ３４ｙに接続されている。各センスアンプ３４ｙはすべて同一構成であり、センスアンプ３４０に例示したように、スイッチ用のＮＭＯＳ３４ａ，３４ｂ、データラッチ用のフリップフロップ３４Ｆを構成するＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３４ｃ，３４ｄ，３４ｅ，３４ｆとＮＭＯＳ３４ｇ，３４ｈ，３４ｉ，３４ｊ、相補的なタイミング信号を生成するためのインバータ３４ｋ、及びオフセット電圧Ｖｏｓの制御を行うスイッチ用のＮＭＯＳ３４ｌで構成されている。
【００２０】
ビット線ＢＬｙ，／ＢＬｙは、タイミング回路３５からのタイミング信号ＴＭ１によってオン／オフ制御されるＮＭＯＳ３４ａ，３４ｂを介して相補的なデータビット線ＤＢｙ，／ＤＢｙに接続されている。また、データビット線ＤＢｙ，／ＤＢｙには、タイミング回路３５からのタイミング信号ＴＭ２で動作制御されるフリップフロップ３４Ｆが接続されている。更に、データビット線ＤＢｙは、オフセット制御部３０Ｂから与えられる制御信号ＣＯＮで導通制御されるＮＭＯＳ３４ｌを介して、オフセット電圧Ｖｏｓに接続されている。そして、データビット線ＤＢｙ，／ＤＢｙは、選択されたメモリセル３１ｘ，ｙに対する書き込み及び読み出しデータを転送するデータバスとして、ＣＰＵ１６に接続されるようになっている。
【００２１】
図４は、図３中のメモリセル３１の記憶原理の説明図である。
この図４において、横軸はメモリセル３１中の強誘電体キャパシタ３１ｃ，３１ｄに対する印加電圧を示し、縦軸はこの強誘電体キャパシタ３１ｃ，３１ｄの分極値を示している。図４中の実線Ａは、熱処理を行っていない強誘電体キャパシタのヒステリシス特性であり、破線Ｂは、１２０〜１８０℃に加熱した状態で、３〜７Ｖの電圧を印加する熱処理を行った強誘電体キャパシタのヒステリシス特性である。図４に示すように、熱処理を行うことにより、ヒステリシスループが右側にシフトしてインプリント状態になることがわかる。
【００２２】
実線Ａの強誘電体キャパシタに論理値“１”を書き込むために、例えば＋２Ｖを印加した後、この印加電圧を０Ｖにすると、点Ａ１に対応する分極値が残留分極値として記憶される。また、論理値“０”を書き込むために、例えば−２Ｖを印加した後、この印加電圧を０Ｖにすると、点Ａ０に対応する分極値が残留分極値として記憶される。一方、破線Ｂの強誘電体キャパシタに論理値“１”を書き込むために、例えば＋３Ｖを印加した後、この印加電圧を０Ｖにすると、点Ｂ１に対応する分極値が残留分極値として記憶される。また、論理値“０”を書き込むために、例えば−１Ｖを印加した後、この印加電圧を０Ｖにすると、点Ｂ０に対応する分極値が残留分極値として記憶される。
【００２３】
このように、同じ論理値を書き込んだ場合でも、強誘電体キャパシタの熱処理の有無によって、記憶される残留分極値が異なる。このため、データの書き込みにおいて、熱処理の有無に応じて適正な印加電圧を与える必要がある。即ち、熱処理が施されたメモリセルに対しては、印加電圧を＋１Ｖだけオフセットしてデータの書き込みを行う必要がある。また、データを読み出す場合においても、一定の閾値を有するセンスアンプでは正しく読み出すことができない。即ち、熱処理が施されたメモリセルに対しては、閾値電圧を＋１Ｖだけオフセットしてデータの読み出しを行う必要がある。従って、正しく読み書きを行うためには、アドレス毎のオフセットの有無の情報が必要となる。
【００２４】
図５は、図３の不揮発性メモリ３０として使用される強誘電体メモリの製造工程図である。この強誘電体メモリは、次の工程１〜１１によって製造される。
（１）  工程１
Ｐ型のシリコン基板１の全面に第１の酸化膜（ＳｉＯ２）２Ａとシリコン窒化膜（Ｓｉ３Ｎ４）３を順次成長した後、トランジスタ（即ち、メモリセル３１中のＮＭＯＳ３１ａ，３１ｂ）となる領域以外（フィールド）のＳｉＯ２とＳｉ３Ｎ４を除去する。
【００２５】
（２）  工程２
シリコン基板１を熱酸化する。Ｓｉ３Ｎ４は酸化されないので、フィールド部分に厚い酸化膜２Ａを形成することができる
（３）  工程３
シリコン窒化膜３を除去した後に、トランジスタのゲート酸化膜及びゲートとなるポリシリコン層４を成長させる。
【００２６】
（４）  工程４
ポリシリコン層４をエッチングし、ゲート部分となるゲートポリシリコン４ａと配線部分となる配線ポリシリコン４ｂを形成する。
（５）  工程５
ウエハ全面に燐等のＮ型不純物のイオンを打ち込む。これにより、トランジスタ領域に注入されたＮ型不純物が、ソース５及びドレイン６を形成する。
【００２７】
（６）  工程６
ウエハ全面に第２の酸化膜２Ｂを成長させる。
（７）  工程７
酸化膜２Ｂの上に、金属膜、強誘電体、及び金属膜を順次蒸着してＭＦＭ（Metal-Ferroelectric-Metal)層７を形成する。更に、メモリセル３１中の強誘電体キャパシタ３１ｃ，３１ｄとなる領域のＭＦＭ層７を残して、それ以外の部分を除去する。
【００２８】
（８）  工程８
ウエハ全面に第３の酸化膜２Ｃを形成した後、ゲートポリシリコン４ａ、配線ポリシリコン４ｂ、ソース５、ドレイン６、及ＭＦＭ層７等とコンタクトをとるために、酸化膜２Ｂ，２Ｃに窓をあける。
（９）  工程９
ウエハ全面にアルミニウムを蒸着した後、配線８以外のアルミニウムをエッチングして取り除く。
【００２９】
（１０）  工程１０
素子を保護するためにガラスで表面を覆い、ボンディングパッド部分のみをエッチングして取り除く。
（１１）  工程１１
１２０〜１８０℃の不活性ガス雰囲気で、予め定めたアドレスパターンに従って所望のメモリセルのプレート線とワード線の間に３〜７Ｖの電圧を印加し、かつ熱処理を行い、オフセットセルを形成する。この後のメモリチップのウエハからの切り出し、パッケージへの搭載、及びワイヤボンディング等の工程は、一般の半導体装置と同様である。
【００３０】
次に、図３及び図４を参照しつつ、図１のＩＣカードの動作を説明する。
図１のＩＣカードが、図示しないカード読み書き装置にセットされると、アンテナコイル１１に誘起された起電力が電源部１２に与えられ、この電源部１２によって所要の直流電源が生成され、このＩＣカード内の各部に供給される。一方、アンテナコイル１１で受信した信号は、復調部１４と復号部１５からなる受信回路に入る。復号部１５から出力された受信データはＣＰＵ１６に与えられ、ＲＯＭ１９中のプログラムに基づいて処理される。処理結果のデータの一部は、不揮発性メモリ３０に保存される。
【００３１】
不揮発性メモリ３０へのデータの保存は、次のように行われる。
まず、不揮発性メモリ３０において、ＣＰＵ１６からアドレス信号ＡＤＲが与えられると、このアドレス信号ＡＤＲが図３中のワードデコーダ３２及びプレートデコーダ３３で解読され、特定のメモリセル（例えば、３１０，０〜３１０，ｎ）が選択される。これにより、例えばメモリセル３１０，０では、ＮＭＯＳ３１ａ，３１ｂがオン状態となり、強誘電体キャパシタ３１ｃ，３１ｄがそれぞれビット線ＢＬ０，／ＢＬ０に接続される。
【００３２】
また、アドレス信号ＡＤＲはオフセット制御部３０Ｂに与えられ、このアドレス信号ＡＤＲで指定されるメモリセルのオフセットの有無を示す制御信号ＣＯＮが出力される。
【００３３】
一方、ＣＰＵ１６からデータビット線ＤＢ０，／ＤＢ０を介して与えられたデータ信号は、図３中のフリップフロップ３４Ｆに与えられる。この時、データビット線ＤＢ０には、オフセット制御部３０Ｂから出力される制御信号ＣＯＮで制御されるＮＭＯＳ３４ｌによって、オフセット電圧Ｖｏｓの重畳の有無が決定される。即ち、オフセットの施されたアドレスが指定されたときには、データビット線ＤＢ０にオフセット電圧Ｖｏｓが重畳される。また、オフセットが施されていないアドレスが指定されたときは、データビット線ＤＢ０にはオフセット電圧Ｖｏｓは重畳されない。
【００３４】
次に、タイミング回路３５からのタイミング信号ＴＭ１によってＮＭＯＳ３４ａ，３４ｂがオン状態になり、データビット線ＤＢ０，／ＤＢ０がビット線ＢＬ０，／ＢＬ０にそれぞれ接続される。更に、タイミング信号ＴＭ２によってセンスアンプ３４ｂが活性化され、データビット線ＤＢ０，／ＤＢ０の電圧がメモリセル３１０，０の強誘電体キャパシタ３１ｃ，３１ｄに印加され、オフセットの有無に応じたデータの書き込みが行われる。
【００３５】
不揮発性メモリ３０に保存されたデータは、次のように読み出される。
まず、書き込み時と同様に、ＣＰＵ１６から与えられたアドレス信号ＡＤＲに基づいて特定のメモリセル（例えば、３１０，０〜３１０，ｎ）が選択され、例えばメモリセル３１０，０のＮＭＯＳ３１ａ，３１ｂがオン状態となり、強誘電体キャパシタ３１ｃ，３１ｄがビット線ＢＬ０，／ＢＬ０に接続される。
【００３６】
また、オフセット制御部３０Ｂから、アドレス信号ＡＤＲで指定されたメモリセルのオフセットの有無を示す制御信号ＣＯＮが出力される。制御信号ＣＯＮによってＮＭＯＳ３４ｌが制御され、データビット線ＤＢ０に重畳されるオフセット電圧Ｖｏｓの有無が決定される。即ち、オフセットの施されたアドレスが指定されたときには、データビット線ＤＢ０にオフセット電圧Ｖｏｓが閾値電圧として重畳される。また、オフセットが施されていないアドレスが指定されたときは、データビット線ＤＢ０にはオフセット電圧Ｖｏｓは重畳されない。
【００３７】
次に、タイミング回路３５からのタイミング信号ＴＭ１によってＮＭＯＳ３４ａ，３４ｂがオン状態になり、ビット線ＢＬ０，／ＢＬ０がデータビット線ＤＢ０，／ＤＢ０にそれぞれ接続される。これにより、強誘電体キャパシタ３１ｃ，３１ｄに保持されていた電位がデータビット線ＤＢ０，／ＤＢ０に与えられる。更に、タイミング信号ＴＭ２によってセンスアンプ３４ｂが活性化されると、フリップフロップ３４Ｆによってデータビット線ＤＢ０，／ＤＢ０の電位差が増幅され、安定した論理レベルの電位が、これらのデータビット線ＤＢ０，／ＤＢ０に出力される。即ち、オフセットの有無に応じた閾値電圧でデータの読み出しが行われる。
【００３８】
不揮発性メモリ３０から読み出されたデータは、ＣＰＵ１６で処理される。ＣＰＵ１６の処理結果の送信データは、符号部１７と変調部１８の送信回路をとおして、アンテナコイル１１から送信される。
【００３９】
以上のように、本実施形態のＩＣカードは、選択的にオフセット処理が施された不揮発性メモリ３０にデータを保存するようにしている。従って、記憶部３０Ａに対して、レジン除去、光学的解析等の物理的手法を施しても、その記憶内容を読み取ることは不可能である。一方、メモリセル毎のオフセット処理の有無は、アドレス信号ＡＤＲを演算してオフセットの有無を算出するオフセット制御部３０Ｂで管理しているので、従来のようにデータ自体を暗号化する暗号部に比べて、回路規模を小さくすると共に、処理時間を短縮することができるという利点がある。
【００４０】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｆ）のようなものがある。
（ａ）  図１において、不揮発性メモリ３０を非接触型のＩＣカードに適用した例を示したが、ＩＣカードに限定されず、どのような用途にもセキュリティのある不揮発性メモリとして同様に適用可能である。
（ｂ）  図１中のオフセット制御部３０Ｂは、オフセットのアドレスパターンに応じて適宜構成を代えることができる。例えば、アドレスの値に無関係にランダムにオフセットを行う場合には、ＲＯＭ等を用いることができる。
【００４１】
（ｃ）  メモリセル３１の構成は、図３中の回路に限定されない、１つのトランジスタと１つの強誘電体キャパシタで１ビットを記憶するようにしても良い。その場合、これに適したセンスアンプを用いる必要がある。
（ｄ）  センスアンプ３４の構成は、図３中の回路に限定されない。
【００４２】
（ｅ）  メモリセル３１に対するオフセットのための温度や印加電圧は、例示した値に限定されない。強誘電体キャパシタの材料や膜厚等によって最適値が異なる。
（ｆ）  図３の不揮発性メモリ３０では、強誘電体キャパシタ３１ｃ，３１ｄを有するメモリセル３１を用い、特定アドレスのメモリセルに対して熱処理によるオフセット処理を施すことによって暗号化を行うようにしている。この強誘電体キャパシタ３１ｃ，３１ｄを用いたメモリセル３１に代えて、浮遊ゲート構造を有する絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）を使用するＥＥＰＲＯＭを用いても良い。
【００４３】
図６は、ＭＯＳＦＥＴの浮遊ゲートに蓄積された電荷量とドレイン電流の関係を示す特性図である。ＥＥＰＲＯＭを用いた不揮発性メモリの暗号化は、図６に示すように、浮遊ゲートに蓄積された電荷量に応じて、変化するドレイン電流Ｉｄ特性を利用するものである。
ＥＥＰＲＯＭにおいては、図６に示すＩ−Ｖカーブ２００において、浮遊ゲートに蓄積された電荷量に応じて、同ドレイン電流を有する読み出しゲート電圧Ｖｇ、２０１、および、２１１がそれぞれ、閾値となり、“０”および“１”データを記憶する。これらのデータの書き込みおよび読み出しは、マトリクス化されたセルアレー、デコーダおよびセンサラッチ回路により、これを行う。
【００４４】
不揮発性メモリへの暗号データ化機能付加は、以下の手法でこれを行う。
ＥＥＰＲＯＭにおいては、書き込み／消去時、浮遊ゲートへの電荷の注入および引き出しは、トンネル酸化膜を通して流れるトンネル電流によって行われる。トンネル電流は、トンネル酸化膜の厚さ、またはトンネル酸化膜内のトラップ準位量によっても変化する。トンネル酸化膜が薄い場合、またはトンネル酸化膜中のトラップ準位の増加によりトンネル電流は増加し、浮遊ゲートに蓄積される電荷が増大するため、図６の点２２１に示すとおり高い閾値となる。
【００４５】
この場合の好適な実施例としては、トンネル酸化膜中のトラップ準位形成方法として、トンネル酸化膜への水素、酸素、弗素、ヘリウム、原子を用いた、高エネルギー注入を用いて行う。設定エネルギーは、浮遊ゲートおよびその上のコントロールゲートを通して行うため、それら、透過膜厚を考慮し、原子飛程がトンネル膜となるように設定する。
【００４６】
ＥＥＰＲＯＭのデータ読み出しは、センサラッチ回路によって行われるが、ＥＥＰＲＯＭセルアレー中に、上述の高い閾値を有するＥＥＰＲＯＭセルを持つ場合、基準電圧に対し、高い閾値となるセルが複数存在するため、一様なセンサラッチ回路では読み出しが不安定となる。しかしながら、閾値の異なるオフセットセルの位置が確定されている場合、対応するセンサラッチ回路にレベルシフタを設けることにより、正常読み出しが可能となる。
【００４７】
なお、オフセットセルの形成は、ウエハプロセス上で、所望のパターンを有するマスクを用い、上述した高エネルギー注入を行うことにより形成する。これにより、前記実施形態で説明した強誘電体キャパシタを用いた不揮発性メモリと同様の利点が得られる。
【００４８】
【発明の効果】
以上詳細に説明したように、本発明によれば、記憶手段の記憶素子として２種類の残留分極特性を有する強誘電体が用いられているので、外部からの物理的手法では、その記憶内容を読み出すことができない。また、アドレスパターンに基づいて記憶手段のアドレス毎の残留分極特性の区別を示す制御信号を出力する制御手段と、この制御信号に従って記憶素子の残留分極値を判定する読出手段を有しているので、暗号化回路等の大規模な回路と処理を必要とせず、所要面積の小さな回路で迅速に正しいデータを読み出すことができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示すＩＣカードの構成図である。
【図２】従来のＩＣカードの一例を示す構成図である。
【図３】図１中の不揮発性メモリ３０の概略の構成図である。
【図４】図３中のメモリセル３１の記憶原理の説明図である。
【図５】図３の不揮発性メモリ３０として使用される強誘電体メモリの製造工程図である。
【図６】ＭＯＳＦＥＴの浮遊ゲートに蓄積された電荷量とドレイン電流の関係を示す特性図である。
【符号の説明】
３０    不揮発性メモリ
３０Ａ    記憶部
３０Ｂ    オフセット制御部
３０Ｃ    増幅部
３１    メモリセル
３１ａ，３１ｂ    ＮＭＯＳ
３１ｃ，３ｃｄ    強誘電体キャパシタ
３２    ワードデコーダ
３３    プレートデコーダ
３４    センスアンプ
３５    タイミング回路
【図１】
0004344450.tif 000002
【図２】
0004344450.tif 000003
【図３】
0004344450.tif 000004
【図４】
0004344450.tif 000005
【図５】
0004344450.tif 000006
【図６】
0004344450.tif 000007