(57)【特許請求の範囲】
【請求項１】
入力画像信号を任意のライン数分遅延して出力する遅延手段と、
上記遅延手段の出力に対して信号処理を行なう信号処理手段とを備える信号処理装置であって、
上記遅延手段は、
上記入力画像信号の書込及び読出が行なわれるｎ個（ｎ：整数）の記憶手段と、
上記入力画像信号の読出対象となる記憶手段を上記ｎ個の記憶手段から選択する選択手段と、
上記ｎ個の記憶手段に対する上記入力画像信号の書込及び読出、及び上記選択手段での選択を制御する制御手段とを含み、
上記信号処理手段は、上記入力画像信号に対して、垂直方向の（ｎ−ｍ＋１）タップのフィルタ処理及び垂直方向の（ｎ−ｋ＋１）タップのフィルタ処理のいずれかのフィルタ処理（ｍ，ｋは互いに異なる整数）を切り替えて行うことが可能であり、
上記制御手段は、上記信号処理手段でのフィルタ処理の切り替えに対応させて上記ｎ個の記憶手段を（ｎ−ｍ）個又は（ｎ−ｋ）個にグループ分けし、そのグループ化された記憶手段に対して、上記入力画像信号の書込及び読出及び上記入力画像信号の読出対象となる記憶手段の選択が行われるように上記複数の記憶手段及び上記選択手段を制御することで、上記遅延手段に（ｎ−ｍ）ライン又は（ｎ−ｋ）ラインの遅延ラインとしての機能を持たせることを特徴とする信号処理装置。
【請求項２】
上記信号処理手段は、上記入力画像信号の色フィルタ配列に応じて、垂直方向の（ｎ−ｍ＋１）タップのフィルタ処理及び垂直方向の（ｎ−ｋ＋１）タップのフィルタ処理のいずれかに切り替えることを特徴とする請求項１に記載の信号処理装置。
【請求項３】
上記遅延手段の制御手段は、上記入力画像信号に基づいて、上記ｎ個の記憶手段のうち任意の記憶手段のみに対して書込が行なわれるように制御することを特徴とする請求項１に記載の信号処理装置。
【請求項４】
請求項１〜３の何れかに記載の信号処理装置を含み、上記入力画像信号を提供する撮像手段を備えることを特徴とする撮像装置。
【請求項５】
上記撮像手段が画像信号を画素加算することにより上記入力画像信号を提供する場合において、上記信号処理手段は、（ｎ−ｍ＋１）タップのフィルタ処理を行い、上記撮像手段が画像信号を画素加算することなく上記入力画像信号を提供する場合において、上記信号処理手段は、整数ｋ＜ｍとする（ｎ−ｋ＋１）タップのフィルタ処理を行うように上記フィルタ処理を切り替えることを特徴とする請求項４に記載の撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、ディジタルカメラでのディジタル画像信号処理における遅延ラインの構成に用いられる、信号処理装置及び撮像装置に関するものである。
【０００２】
【従来の技術】
従来より例えば、ディジタルカメラでは、様々な色フィルタ配列のセンサが使用されている。
【０００３】
図１７（ａ）〜（ｃ）は、上記センサでの色フィルタ配列の一例を示したものである。
上記図１７（ａ）は２×２の色フィルタ配列、同図（ｂ）は２×４の色フィルタ配列、同図（ｃ）は２×８の色フィルタ配列を示している。
【０００４】
【発明が解決しようとする課題】
ところで、上記図１７（ａ）〜（ｃ）のそれぞれに示したような色フィルタ配列を有するセンサから出力される信号に色処理を施す場合、当該センサに使用されている色フィルタ配列に対応した色補間フィルタを使用する必要がある。
すなわち、上記図１７（ａ）に示した２×２の色フィルタ配列を有するセンサから出力される信号を色処理する場合、垂直方向に３タップの色補間フィルタを使用する必要があり、同図（ｂ）に示した２×４の色フィルタ配列を有するセンサから出力される信号を色処理する場合、垂直方向に５タップの色補間フィルタを使用する必要があり、同図（ｃ）に示した２×８の色フィルタ配列を有するセンサから出力される信号を色処理する場合、垂直方向に７タップの色補間フィルタを使用する必要がある。
【０００５】
したがって、上記図１７（ａ）〜（ｃ）に示した３種類の色フィルタ配列に対応する信号処理（色処理を含むディジタル画像信号処理）をＩＣ等のハードウエアで実現した場合、図１８に示すように、上記ディジタル画像信号処理を行なう信号処理回路９１０の前段に、使用する色補間フィルタの垂直方向の最大タップ数（ここでは７タップ）に応じた６Ｈ（水平同期）分の遅延ライン９２１〜９２６が設けられる。
【０００６】
しかしながら、上述のような遅延ライン９２１〜９２６は、一般的に、ＲＡＭによって実現されており、その容量は、センサから出力される信号をアナログからディジタルへ変換（Ａ／Ｄ変換）する時のサンプリンクビット数と、それをディジタル画像信号処理する水平サイズとに比例するため、ディジタルカメラの高画質化及び高精細化を図ろうとすると、その分上記サンプリンクビット数及び水平サイズの２つのパラメータが大きくなることにより、ディジタル画像信号処理のためのＩＣ内部に遅延ラインを設けた場合には、上記パラメータの増加に伴ってＩＣのゲート数が増加していた。したがって、この場合にはＩＣの製造コストが増加する問題があった。
【０００７】
一方、ＩＣ内部にＲＡＭによる遅延ラインを設ける代わりに、ＩＣ外部にＤＲＡＭ等による遅延ラインを設ける場合もあるが、この場合には、遅延ラインをＲＡＭで実現する場合よりも消費電力が増大する問題があった。
【０００８】
そこで、上述のような問題点を解決するために、センサから出力される信号をＡ／Ｄ変換した後、一旦ＤＲＡＭ等のメモリに記憶し、それを長方形状のブロックに分割して信号処理することによって、ＩＣ内部に設ける遅延ラインとしてのＲＡＭを小規模なものとする方法が提案されている。この方法により、ＩＣの製造コストを抑えることができる。
【０００９】
しかしながら、上記の方法では、Ａ／Ｄ変換後の信号を一旦ＤＲＡＭ等のメモリに記憶させるため、例えば、ディジタルカメラでＥＶＦ（電子ビューファインダ）のＯＮ表示動作が行なわれた場合、被写体が撮影された時間と、それにより得られた撮影画像が表示される時間とのタイムラグが大きくなるという問題があった。
【００１０】
また、上記のタイムラグの問題を解決するために、Ａ／Ｄ変換後の信号をＤＲＡＭ等のメモリを経由しないでディジタル画像信号処理を行い、且つ６Ｈの遅延ラインを実現することが考えられるが、このためには、大きなＲＡＭを設ける必要がある。
【００１１】
そこで、本発明は、上記の欠点を除去するために成されたもので、信号処理の目的に応じて最適な遅延ラインを構成することにより、効率的な信号処理を実現すると共に、当該信号処理時間の短縮化を図った、信号処理装置及び撮像装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の信号処理装置は、入力画像信号を任意のライン数分遅延して出力する遅延手段と、上記遅延手段の出力に対して信号処理を行なう信号処理手段とを備える信号処理装置であって、上記遅延手段は、上記入力画像信号の書込及び読出が行なわれるｎ個（ｎ：整数）の記憶手段と、上記入力画像信号の読出対象となる記憶手段を上記ｎ個の記憶手段から選択する選択手段と、上記ｎ個の記憶手段に対する上記入力画像信号の書込及び読出、及び上記選択手段での選択を制御する制御手段とを含み、上記信号処理手段は、上記入力画像信号に対して、垂直方向の（ｎ−ｍ＋１）タップのフィルタ処理及び垂直方向の（ｎ−ｋ＋１）タップのフィルタ処理のいずれかのフィルタ処理（ｍ，ｋは互いに異なる整数）を切り替えて行うことが可能であり、上記制御手段は、上記信号処理手段でのフィルタ処理の切り替えに対応させて上記ｎ個の記憶手段を（ｎ−ｍ）個又は（ｎ−ｋ）個にグループ分けし、そのグループ化された記憶手段に対して、上記入力画像信号の書込及び読出及び上記入力画像信号の読出対象となる記憶手段の選択が行われるように上記複数の記憶手段及び上記選択手段を制御することで、上記遅延手段に（ｎ−ｍ）ライン又は（ｎ−ｋ）ラインの遅延ラインとしての機能を持たせることを特徴とする。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００２５】
本発明は、例えば、図１に示すような撮像装置１００に適用される。
この撮像装置１００は、ディジタルカメラ等に適用される装置であり、上記図１に示すように、撮像対象となる被写体の映像を電気信号（画像信号）に変換して出力する撮像素子（ここでは、”ＣＣＤセンサ”とする）１０１と、ＣＣＤセンサ１０１からの画像信号をクランプ、増幅、及びサンプルホールドする処理を実行するＳ／Ｈ及びＣＤＳ回路１０２と、Ｓ／Ｈ＆ＣＤＳ回路１０２での処理後の画像信号をディジタル化するＡ／Ｄ変換器１０３と、Ａ／Ｄ変換器１０３でのディジタル化後の画像信号の供給先の経路を選択するためのセレクタ１１３と、セレクタ１１３により選択された画像信号を遅延して出力する可変遅延ライン１０４と、可変遅延ライン１０４からの画像信号からＹＣｒＣｂ信号（輝度信号及び色差信号）を生成する等の信号処理を実行する信号処理回路１０５と、信号処理回路１０５での処理後の画像信号を所定のサイズ及びアスペクトの信号に変換する拡大縮小回路１０６と、拡大縮小回路１０６での処理後の画像信号を圧縮する画像圧縮回路１０７と、信号処理回路１０５、拡大縮小回路１０６、及び画像圧縮回路１０７での画像信号に対する各処理のために当該画像信号を一時記憶するため等に用いられるＤＲＡＭ１１０８と、ＤＲＡＭ１１０８へのデータの書込及び読出動作を制御するＤＲＡＭコントローラ１０９と、ＬＣＤやモニタ等からなる表示部１１１と、ＤＲＡＭコントローラ１０９によりＤＲＡＭ１０８から読み出されたデータを表示部１１１に表示可能な信号形式のデータに変換する表示制御回路１１０と、ＤＲＡＭコントローラ１０９を介してＤＲＡＭ１０８から読み込んだデータを加算する加算器１１２と、セレクタ１１３の一方の入力としてＤＲＡＭコントローラ１０９の出力又は加算器１１２の出力を選択するセレクタ１１４とを備えている。
【００２６】
上述のような撮像装置１００の最も特徴とする構成は、可変遅延ライン１０４の構成にあり、この可変遅延ライン１０４は、設定によって遅延ライン数が変更可能になっている。
【００２７】
可変遅延ライン１０４は、例えば、図２に示すように、６つのＲＡＭ（ＲＡＭ（＃１）２０１、ＲＡＭ（＃２）２０２、ＲＡＭ（＃３）２０３、ＲＡＭ（＃４）２０４、ＲＡＭ（＃５）２０５、ＲＡＭ（＃６）２０６）と、６つのＲＡＭ２０１〜２０６の出力から１Ｈ遅延のデータを選択するためセレクタ２０７と、６つのＲＡＭ２０１〜２０６の出力から２Ｈ遅延のデータを選択するためセレクタ２０８と、６つのＲＡＭ２０１〜２９６の出力から３Ｈ遅延のデータを選択するためセレクタ２０９と、６つのＲＡＭ２０１〜２０６の出力から４Ｈ遅延のデータを選択するためセレクタ２１０と、６つのＲＡＭ２０１〜２０６の出力から５Ｈ遅延のデータを選択するためセレクタ２１１と、６つのＲＡＭ２０１〜２０６の出力から６Ｈ遅延のデータを選択するためセレクタ２１２と、６つのＲＡＭ２０１〜２０６に対するのアクセスアドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御信号、及び６つのセレクタ２０７〜２１２の選択制御信号を発生する遅延ラインコントローラ２１３とを備えている。
【００２８】
上述のような可変遅延ライン１０４は、２Ｈ、４Ｈ、及び６Ｈの３つの遅延ライン数で動作することが可能となっている。
【００２９】
また、ここでは、Ａ／Ｄ変換器１０３でのサンプリンクビット数を１０ｂｉｔとしており、したがって、ＲＡＭ（＃１）２０１、ＲＡＭ（＃２）２０２、ＲＡＭ（＃３）２０３、ＲＡＭ（＃４）２０４、ＲＡＭ〈＃５）２０５、及びＲＡＭ（＃６）２０６のそれぞれは全て、１０ｂｉｔ幅で６４０ｗｏｒｄ、すなわち、
１０（ｂｉｔ）×６４０（ｗｏｒｄ）＝６４００（ｂｉｔ）
のメモリ容量を持つものとしている。
【００３０】
また、６つのセレクタ２０７〜２１２に対する選択制御信号（遅延コントローラ２１３が発生する選択制御信号）を６ｂｉｔの信号としており、６つのセレクタ２０７〜２１２はそれぞれ、遅延コントローラ２１３からの６ｂｉｔの制御信号に従って動作する。
例えば、当該選択制御信号のビット５が「Ｈ」の時にはＲＡＭ（＃６）２０６の出力を選択し、ビット４が「Ｈ」の時にはＲＡＭ（＃５）２０５の出力を選択し、ビット３が「Ｈ」の時にはＲＡＭ（＃４）２０４の出力を選択し、ビット２が「Ｈ」の時にはＲＡＭ（＃３）２０３の出力を選択し、ビット１が「Ｈ」の時にはＲＡＭ（＃２）２０２の出力を選択し、ビット０が「Ｈ」の時にはＲＡＭ（＃１）２０１の出力を選択し、全てのビットが０の時には”０”を出力する、といった動作を実行する。
【００３１】
尚、６つのセレクタ２０７〜２１２への選択制御信号は、同時に２つ以上のビットが「Ｈ」になることは無い。
【００３２】
遅延ラインコントローラ２１３は、例えば、図３に示すような構成により、次のようにして、６つのＲＡＭ２０１（＃１）〜２０６（＃６）に対するのアクセスアドレス及びＲｅａｄ／Ｗｒｉｔｅ制御信号と、６つのセレクタ２０７〜２１２の選択制御信号とを発生する。
【００３３】
まず、上記図２に示した可変遅延ライン１０４に入力されるデータ（セレクタ１１３から出力される画像信号：上記図１参照）には、そのデータサイクルのデータが有効であるか無効であるかを判別するためのフラグビットが附加されている。
【００３４】
そこで、遅延ラインコントローラ２１３において、先ず、データ入力検出回路３０１は、入力データに附加されているフラグビットを検出する
Ｈカウンタ３０２（バイナリカウンタ）は、データ検出回路３０１にてフラグビットが検出される毎に、カウンタを１カウントアップする。
【００３５】
レジスタ３０４には、本装置全体の動作制御を司るＣＰＵ（図示せず）によって予め、可変遅延ライン１０４への入力データの（水平サイズ−１）の値が設定されている。
【００３６】
コンパレータ３０３（比較器）は、Ｈカウンタ３０２のカウント値と、レジスタ３０４に予め設定された値とを比較し、その比較結果として、両者が一致した場合には「Ｈ」レベルの信号を出力し、不一致の場合には「Ｌ」レベルの信号を出力する。
このコンパレータ３０３の出力は、Ｖカウンタ３０５に供給されると共に、Ｈカウンタ３０２にも供給される。
【００３７】
Ｈカウンタ３０３は、コンパレータ３０３の出力が「Ｈ」になると、”０”にリセットされる。
【００３８】
一方、Ｖカウンタ３０５（バイナリカウンタ）は、コンパレータ３０３の出力が「Ｈ」になると、カウンタを１つカウントアップする。すなわち、Ｖカウンタ３０５は、Ｈカウンタ３０３がリセットされる毎にカウントアップする。
【００３９】
レジスタ３０７には、上述したレジスタ３０４と同様に、本装置全体の動作制御を司るＣＰＵ（図示せず）によって予め、所定値が設定されている。
例えば、６Ｈ遅延ライン動作では”５”、４Ｈ遅延ライン動作では”３”、２Ｈ遅延ライン動作では”１”が設定される。
【００４０】
コンパレータ３０６（比較器）は、Ｖカウンタ３０５のカウント値と、レジスタ３０７に予め設定された値とを比較し、その比較結果として、両者が一致した場合には「Ｈ」レベルの信号を出力し、不一致の場合には「Ｌ」レベルの信号を出力する。
このコンパレータ３０６の出力は、Ｖカウンタ３０５に供給される。
【００４１】
Ｖカウンタ３０５は、コンパレータ３０３の出力が「Ｈ」、且つコンパレータ３０６の出力が「Ｈ」になると、”０”にリセットされる。
【００４２】
Ｖカウンタ３０５の出力は、Ｖカウントデコーダ３０８に供給され、ここでデコードされる。
具体的には例えば、Ｖカウントデコーダ３０８は、図４に示すように、Ｖカウンタ３０５の出力に応じてその出力値をデコード値（２進）に変換する。このデコード値は、６Ｈ遅延ライン用制御信号デコーダ３１４、４Ｈ遅延ライン用制御信号デコーダ３１５、及び２Ｈ遅延ライン用制御信号デコーダ３１６へそれぞれ供給される。
【００４３】
６Ｈ遅延ライン用制御信号デコーダ３１４、４Ｈ遅延ライン用制御信号デコーダ３１５、及び２Ｈ遅延ライン用制御信号デコーダ３１６には、Ｖカウントデコーダ３０８の出力の他、上述したＨカウンタ３０２の出力、及び次のようなコンパレータ３１１〜３０９の出力も供給される。
【００４４】
コンパレータ３０９は、Ｈカウンタ３０２のカウント値と、レジスタ３１２の設定値とを比較し、その比較結果として、Ｈカウンタ３０２のカウント値がレジスタ３１２の設定値よりも小さい場合には「Ｈ」レベルの信号を出力し、それ以外の場合には「Ｌ」レベルの信号を出力する。
【００４５】
コンパレータ３１０は、Ｈカウンタ３０２のカウント値、レジスタ３１２の設定値、及びレジスタ３１３の設定値を比較し、その比較結果として、Ｈカウンタ３０２のカウント値がレジスタ３１２の設定値以上であり且つレジスタ３１３の設定値より小さい場合には「Ｈ」レベルの信号を出力し、それ以外の場合には「Ｌ」レベルの信号を出力する。
【００４６】
コンパレータ３１１は、Ｈカウンタ３０２のカウント値と、レジスタ３１３の設定値とを比較し、その比較結果として、Ｈカウンタ３０２のカウント値がレジスタ３１３の設定値以上である場合には「Ｈ」レベルの信号を出力し、それ以外の場合には「Ｌ」レベルの信号を出力する。
【００４７】
上述のようなコンパレータ３０９〜３１１での比較の対象となるレジスタ３１２及び３１３の設定値は、可変遅延ライン１０４で使用されるＲＡＭ（＃１）２０１〜ＲＡＭ（＃６）２０６の容量に依存した値としており、現在のＨカウンタ３０２のカウント値においてどのＲＡＭを使用するのかを判定するために用いる。
【００４８】
具体的には、ここでは、ＲＡＭ（＃１）２０１〜ＲＡＭ（＃６）２０６の容量を、上述したように１０（ｂｉｔ）×６４０（ｗｏｒｄ）としており、６Ｈ遅延ライン動作時には、図５に示すように、ＲＡＭ（＃１）２０１〜ＲＡＭ（＃６）２０６を６つの遅延ラインに分けて使用するので、レジスタ３１２及び３１３にはそれぞれ、
レジスタ３１２の設定値：６４０（ＲＡＭのワード数）
レジスタ３１３の設定値：６４０（ＲＡＭのワード数）
を設定する。
【００４９】
また、４Ｈ遅延ライン動作時には、図６に示すように、ＲＡＭ（＃１）２０１〜ＲＡＭ（＃６）２０６を４つの遅延ラインに分けて使用するので、レジスタ３１２及び３１３にはそれぞれ、
レジスタ３１２の設定値：３２０（ＲＡＭのワード数の半分）
レジスタ３１３の設定値：６４０（ＲＡＭのワード数）
を設定する。
【００５０】
尚、上記図６において、“ＲＡＭ（＃１）２０１の下位”というのは、ＲＡＭ（＃１）２０１のアドレス空間の真ん中より小さいアドレス空間、すなわち０〜３１９までのアドレス空間のメモリ領域を示し、“ＲＡＭ（＃１）２０１の上位”とは、ＲＡＭ（＃１）２０１のアドレス空間の真ん中以上、すなわち３２０〜６３９までのアドレス空間のメモリ領域を示す。他のＲＡＭに関しても“下位“、”上位”は同様の意味である。
【００５１】
また、２Ｈ遅延ライン動作時には、図７に示すように、ＲＡＭ（＃１）２０１〜ＲＡＭ（＃６）２０６を２つの遅延ラインに分けて使用するので、レジスタ３１２及び３１３にはそれぞれ、
レジスタ３１２の設定値：６４０（ＲＡＭのワード数）
レジスタ３１３の設定値：１２８０（ＲＡＭのワード数の２倍）
を設定する。
【００５２】
上述したようなコンパレータ３１１〜３０９の出力と共に、Ｈカウンタ３０２の出力、及びＶカウントデコーダ３０８の出力が供給される６Ｈ遅延ライン用制御信号デコーダ３１４、４Ｈ遅延ライン用制御信号デコーダ３１５、及び２Ｈ遅延ライン用制御信号デコーダ３１６はそれぞれ、供給された各信号からセレクタ制御信号（選択制御信号）、Ｒｅａｄ／Ｗｒｉｔｅ制御信号、及びアクセスアドレス信号を生成する。
【００５３】
具体的には例えば、６Ｈ遅延ライン用制御信号デコーダ３１４は、図８に示すように、Ｖカウントデコーダ３０８の出力から、Ｓｔａｔｅ６Ｈ−１〜Ｓｔａｔｅ６Ｈ−２の状態を判別し、図９に示すように、当該判別結果に従って、セレクタ制御信号、Ｒｅａｄ／Ｗｒｉｔｅ制御信号、及びアクセスアドレスをデコードする。
【００５４】
４Ｈライン用制御信号デコーダ３１５は、図１０に示すように、Ｖカウントデコーダ３０８の出力と、コンパレータ３０９〜３１１の各出力とから、Ｓｔａｔｅ４Ｈ−１〜Ｓｔａｔｅ４Ｈ−１２の状態を判別し、図１１に示すように、当該判別結果に従って、セレクタ制御信号、Ｒｅａｄ／Ｗｒｉｔｅ制御信号、及びアクセスアドレスをデコードする。
【００５５】
２Ｈライン用制御信号デコーダ３１６は、図１２に示すように、Ｖカウントデコーダ３０８の出力と、コンパレータ３０９〜３１１の各出力とから、Ｓｔａｔｅ２Ｈ−１〜Ｓｔａｔｅ２Ｈ−６の状態を判別し、図１３に示すように、当該判別結果に従って、セレクタ制御信号、Ｒｅａｄ／Ｗｒｉｔｅ制御信号、及びアクセスアドレスをデコードする。
【００５６】
上述のような６Ｈ遅延ライン用制御信号デコーダ３１４、４Ｈ遅延ライン用制御信号デコーダ３１５、及び２Ｈ遅延ライン用制御信号デコーダ３１６にて生成されたセレクタ制御信号、Ｒｅａｄ／Ｗｒｉｔｅ制御信号、及びアクセスアドレス信号は、セレクタ３１７〜３１９に対応して供給される。
【００５７】
セレクタ３１７には、６Ｈ遅延ライン用制御信号デコーダ３１４、４Ｈ遅延ライン用制御信号デコーダ３１５、及び２Ｈ遅延ライン用制御信号デコーダ３１６にて生成されたセレクタ制御信号が供給される。
セレクタ３１７は、モード・レジスタ３２０に設定されたモードに従って、６Ｈ遅延ライン用制御信号デコーダ３１４のセレクタ制御信号、４Ｈ遅延ライン用制御信号デコーダ３１５のセレクタ制御信号、及び２Ｈ遅延ライン用制御信号デコーダ３１６のセレクタ制御信号の何れかのセレクタ制御信号を選択して出力する。
【００５８】
セレクタ３１７から出力されるセレクタ制御信号は、３６ビット幅の信号であり、６ビット毎の、
ｂｉｔ３５〜ｂｉｔ３０はセレクタ２０７の制御信号、
ｂｉｔ２９〜ｂｉｔ２４はセレクタ２０８の制御信号、
ｂｉｔ２３〜ｂｉｔ１８はセレクタ２０９の制御信号、
ｂｉｔ１７〜ｂｉｔ１２はセレクタ２１０の制御信号、
ｂｉｔ１１〜ｂｉｔ６はセレクタ２１１の制御信号、
ｂｉｔ５〜ｂｉｔ０はセレクタ２１２の制御信号、
から構成されている。
【００５９】
セレクタ３１８には、６Ｈ遅延ライン用制御信号デコーダ３１４、４Ｈ遅延ライン用制御信号デコーダ３１５、及び２Ｈ遅延ライン用制御信号デコーダ３１６にて生成されたＲｅａｄ／Ｗｒｉｔｅ制御信号が供給される。
セレクタ３１８は、モード・レジスタ３２０に設定されたモードに従って、６Ｈ遅延ライン用制御信号デコーダ３１４のＲｅａｄ／Ｗｒｉｔｅ制御信号、４Ｈ遅延ライン用制御信号デコーダ３１５のＲｅａｄ／Ｗｒｉｔｅ制御信号、及び２Ｈ遅延ライン用制御信号デコーダ３１６のＲｅａｄ／Ｗｒｉｔｅ制御信号の何れかのＲｅａｄ／Ｗｒｉｔｅ制御信号を選択して出力する。
【００６０】
セレクタ３１８から出力されるＲｅａｄ／Ｗｒｉｔｅ制御信号は、詳細は後述するが、「Ｈ」レベルで“Ｗｒｉｔｅ  ａｆｔｅｒ  Ｒｅａｄ”動作を示し、「Ｌ」レベルで“Ｒｅａｄ”動作を示す信号である。
Ｒｅａｄ／Ｗｒｉｔｅタイミング信号発生器３２１は、セレクタ３１８からのＲｅａｄ／Ｗｒｉｔｅ制御信号に従って、ＲＡＭ（＃１）２０１〜ＲＡＭ（＃６）２０６に対するＲｅａｄ／Ｗｒｉｔｅ信号を発生する。
【００６１】
セレクタ３１９には、６Ｈ遅延ライン用制御信号デコーダ３１４、４Ｈ遅延ライン用制御信号デコーダ３１５、及び２Ｈ遅延ライン用制御信号デコーダ３１６にて生成されたセレクタアドレスが供給される。
セレクタ３１９は、モード・レジスタ３２０に設定されたモードに従って、６Ｈ遅延ライン用制御信号デコーダ３１４のセレクタアドレス、４Ｈ遅延ライン用制御信号デコーダ３１５のセレクタアドレス、及び２Ｈ遅延ライン用制御信号デコーダ３１６のセレクタアドレスの何れかのセレクタアドレスを選択して出力する。
【００６２】
上述のようにして、セレクタ３１７、セレクタ３１８、及びセレクタ３１９でそれぞれセレクタ制御信号、Ｒｅａｄ／Ｗｒｉｔｅ制御信号、及びアクセスアドレスを選択することによって、可変遅延ライン１０４での遅延ライン数の変更を実現している。
【００６３】
可変遅延ライン１０４により得られたセレクタ制御信号、Ｒｅａｄ／Ｗｒｉｔｅ制御信号、及びアクセスアドレスは、セレクタ２０７〜２１２、及びＲＡＭ（＃１）２０１〜ＲＡＭ（＃６）２０６（上記図１参照）にそれぞれ供給される。
すなわち、セレクタ３１７により選択されたセレクタ制御信号（選択制御信号）は、セレクタ２０７〜２１２にそれぞれ供給され、セレクタ３１８により選択されたＲｅａｄ／Ｗｒｉｔｅ制御信号に基づいたＲｅａｄ／Ｗｒｉｔｅ信号（Ｒｅａｄ／Ｗｒｉｔｅタイミング信号発生器３２１の出力）、及びセレクタ３１９により選択されたアクセスアドレスは、ＲＡＭ（＃１）２０１〜ＲＡＭ（＃６）２０６にそれぞれ供給される。
【００６４】
ここで、ＲＡＭ（＃１）２０１〜ＲＡＭ（＃６）２０６に対するＲｅａｄ／Ｗｒｉｔｅ動作には、遅延データを読み出した後に新たなデータを書き込む“Ｗｒｉｔｅ  ａｆｔｅｒ  Ｒｅａｄ”動作と、遅延データの読み出しのみを行う“Ｒｅａｄ”動作とがある。
【００６５】
これらの動作の何れかを実行するかは、上述したように、ＲＡＭ（＃１）２０１〜ＲＡＭ（＃６）２０６に供給されるＲｅａｄ／Ｗｒｉｔｅ信号の基となるＲｅａｄ／Ｗｒｉｔｅ制御信号（セレクタ３１８の出力）によって決定される。
すなわち、セレクタ３１８にて選択されたＲｅａｄ／Ｗｒｉｔｅ制御信号が「Ｈ」レベルの信号である時には、“Ｗｒｉｔｅ  ａｆｔｅｒ  Ｒｅａｄ”動作の実行を示し、「Ｌ」レベルの信号であるときには、“Ｒｅａｄ”動作の実行を示し、このＲｅａｄ／Ｗｒｉｔｅ制御信号に基づいたＲｅａｄ／Ｗｒｉｔｅ信号が、ＲＡＭ（＃１）２０１〜ＲＡＭ（＃６）２０６の書込及び読出の動作制御の信号としてＲＡＭ（＃１）２０１〜ＲＡＭ（＃６）２０６に供給される。
【００６６】
Ｒｅａｄ／Ｗｒｉｔｅ信号は、６ビットの信号であり、
ビット０がＲＡＭ（＃１）２０１のＲｅａｄ／Ｗｒｉｔｅ信号、
ビット１がＲＡＭ（＃２）２０２のＲｅａｄ／Ｗｒｉｔｅ信号、
ビット２がＲＡＭ（＃３）２０３のＲｅａｄ／Ｗｒｉｔｅ信号、
ビット３がＲＡＭ（＃４）２０４のＲｅａｄ／Ｗｒｉｔｅ信号、
ビット４がＲＡＭ（＃５）２０５のＲｅａｄ／Ｗｒｉｔｅ信号、
ビット５がＲＡＭ（＃６）２０６のＲｅａｄ／Ｗｒｉｔｅ信号、
から構成されている。
【００６７】
ＲＡＭ（＃１）２０１〜ＲＡＭ（＃６）２０６として、例えば、ＳＣＲＡＭ（Single port Clocked RAM ）を使用した場合、この場合の“Ｗｒｉｔｅ  ａｆｔｅｒ  Ｒｅａｄ”動作、及び“Ｒｅａｄ”動作は、図１４に示すようになる。
【００６８】
上記図１４において、“ＣＬＫ”はＳＣＲＡＭへのクロックであり、“アドレス”はＳＣＲＡＭへのアクセスアドレス（セレクタ３１９の出力）であり、“データ入力”はＳＣＲＡＭへ書き込むデータである。
また、“Ｗｒｉｔｅ／Ｒｅａｄ信号”は、上述したＷｒｉｔｅ／Ｒｅａｄ制御信号に基づいた信号であり、「Ｈ」で読み出し、「Ｌ」で書き込みを示す。
また、“データ出力”は、ＳＣＲＡＭから出力されるデータである。
また、時間ｔ１から時間ｔ３までが、“Ｗｒｉｔｅ  ａｆｔｅｒ  Ｒｅａｄ”動作、或いは“Ｒｅａｄ”動作の１サイクルとしている。
【００６９】
そこで、”Ｗｒｉｔｅ  ａｆｔｅ  Ｒｅａｄ”動作時では、先ず、時間ｔ１において、ＳＣＲＡＭは、クロック（ＣＬＫ）の立ち上がりで、アクセスアドレス（Ａｎ）と、データ入力（Ｄｎ）と、Ｗｒｉｔｅ／Ｒｅａｄ信号とをラッチする。
そして、ＳＣＲＡＭは、Ｗｒｉｔｅ／Ｒｅａｄ信号が「Ｈ」レベルであることを判別すると、アクセスアドレス（Ａｎ）の遅延データ（Ｑｎ）を読み出して出力する。
【００７０】
次に、時間ｔ２において、ＳＣＲＡＭは、クロック（ＣＬＫ）の立ち上がりで、アクセスアドレス（Ａｎ）と、データ入力（Ｄｎ）と、Ｒｅａｄ／Ｗｒｉｔｅ信号とをラッチする。
そして、ＳＣＲＡＭは、Ｗｒｉｔｅ／Ｒｅａｄ信号が「Ｌ」レベルであることを判別すると、アクセスアドレス（Ａｎ）にデータ入力（Ｄｎ）を書き込む。
したがって、この時間ｔ２のＳＣＲＡＭの出力データが可変遅延ライン１０４の有効出力となる。
【００７１】
一方、“Ｒｅａｄ”動作では、Ｗｒｉｔｅ／Ｒｅａｄ信号が常に「Ｌ」レベルであるため、ＳＣＲＡＭは、アクセスアドレス（Ａｎ）の遅延データ（Ｑｎ）を読み出して出力するのみの動作となる。
【００７２】
上述のようにして、遅延ラインコントローラ２１３により得られるＷｒｉｔｅ／Ｒｅａｄ信号及びアクセスアドレスによって、ＲＡＭ（＃１）２０１〜ＲＡＭ（＃６）２０６の書込及び読出動作が制御される。
【００７３】
上述のような遅延ラインコントローラ２１３を備える可変遅延ライン１０４に対して設定する遅延ライン数は、信号処理の目的によって異なる。
例えば、撮像装置１００をディジタルカメラに適用した場合、信号処理回路１０５による信号処理を実行する目的としては、
・ＥＶＦ：撮影する構図を決める。
・記録  ：撮影して得られた被写体の画像を記録する。
・記録画像レビュー：撮影して得られた画像を確認する。
等がある。
【００７４】
上述のような信号処理の目的における信号処理経路と遅延ライン数を以下に説明する。
尚、以下の説明においては、ＣＣＤセンサ１０１は、水平方向１６００画素、垂直方向１２００ラインの、全体でおよそ２００万画素から構成されるものとする。また、可変遅延ライン１０４では、１０（ｂｉｔ）×６４０（ｗｏｒｄ）のメモリ容量を有するＲＡＭ（＃１）２０１〜ＲＡＭ（＃６）２０６の６つのＲＡＭを使用するものとする。
【００７５】
（１）ＥＶＦ動作時
ＥＶＦ動作時には、リアルタイムに信号処理を行う必要がある。また、信号処理回路１０５での信号処理後の画像信号を、ＬＣＤやモニター等の表示部１１１で表示するために、ＣＣＤセンサ１０１から水平方向１６００画素、垂直１２００ラインの画素を全て読み出そうとすると、十分なフレームレートを得ることが困難である。さらに、信号処理回路１０５での信号処理後の画像信号は、拡大縮小回路１０６により、ＶＲＡＭ用に縮小されるので、全画素を読み出す必要性が低い。
【００７６】
そこで、ここでのＥＶＦ動作時では、先ず、ＣＣＤセンサ１０１から画像信号を読み出す際に、画素信号の加算及び間引きを行う。
【００７７】
例えば、ＣＣＤセンサ１０１が有する色フィルタ配列を、上記図１７（ｃ）に示したような、２×８の色フィルタ配列とした場合、ＣＣＤセンサ１０１から出力される画像信号に対して、図１５に示すような加算及び間引きを行なって画像信号を読み出し、フレーム・レートを全画素読み出しの４倍にする。
【００７８】
すなわち、ＥＶＦ動作時には、
0004377997.tif 000002
なる式によって示される関係から、ＣＣＤセンサ１０１から出力される画像信号は、上記図１５に示すような２×２の配列を持った画像信号となる。
【００７９】
上述のようなＣＣＤセンサ１０１から出力された画像信号は、Ａ／Ｄ変換器１０３でデジタル化される。
このとき、上述した本装置全体の動作制御を司るＣＰＵ（図示せず）によって、セレクタ１１３に対する入力が、Ａ／Ｄ変換器１０３の出力に選択される。これによりＡ／Ｄ変換器１０３の出力が、セレクタ１１３を介して可変遅延ライン１０４に対して入力される。
【００８０】
可変遅延ライン１０４では、上述したような構成によって、セレクタ１１３からの画像信号に遅延を与えるが、この可変遅延ライン１０４での遅延後の画像信号が供給される信号処理回路１０５では、ＥＶＦ動作時には２×２の配列の画像信号を扱うことになるので、垂直方向に３タップの色補間フィルタを使用した色処理等の信号処理を行なうことになる。
【００８１】
このため、可変遅延ライン１０４に対しては、上記ＣＰＵによって、２Ｈの遅延ライン（２Ｈ遅延ライン動作）となるような設定が予め行なわれる。
２Ｈ遅延ライン動作では、可変遅延ライン１０４は、上述したように６つのＲＡＭ（＃１）２０１〜（＃６）２０６を２つの遅延ラインに分けて使用するため、最大で、
６４０（ｗｏｒｄ）×３（個）＝１９２０画素
の水平ラインを扱うことが可能であるので、ＤＲＡＭ１０８を経由しないで信号処理を行える。
【００８２】
可変遅延ライン１０４にて遅延された画像信号は、信号処理回路１０５で信号処理され、この信号処理回路１０５からＹＣｒＣｂ信号として出力される。
【００８３】
拡大縮小回路１０６は、信号処理回路１０５から出力されたＹＣｒＣｂ信号に対して、表示部１１１に適したサイズ及びアスペクトとなるような拡大若しくは縮小処理を行って、ＶＲＡＭデータを生成する。
【００８４】
拡大縮小回路１０６にて得られたＶＲＡＭデータは、ＤＲＡＭコントローラ１０７を介してＤＲＡＭ１０８に書き込まれる。
ＤＲＡＭ１０８に書き込まれたＶＲＡＭデータは、ＤＲＡＭコントローラ１０９を介して表示制御回路１１０により読み出され、ビデオ信号にエンコードされて、表示部１１１に供給される。
【００８５】
（２）記録動作時
記録動作時では、撮影して得られた画像信号を、ある記録媒体に記録するための信号処理を行なう。
【００８６】
そこで、記録動作時では、先ず、Ａ／Ｄ変換器１０３から出力される画像信号（デジタル画像データ）を、一旦ＤＲＡＭコントローラ１０９を介してＤＲＡＭ１０８に書き込む。
【００８７】
このとき、例えば、ＣＣＤセンサ１０１が有する色フィルタ配列を、上記図１７（ｃ）に示したような、２×８の色フィルタ配列とした場合、ＤＲＡＭ１０８に書き込まれる画像信号は、ＣＣＤセンサ１０１の色フィルタ配列と同様の配列となる。
【００８８】
したがって、信号処理回路１０５は、２×８の配列の画像信号を扱うことになり、垂直方向に７タップの色補間フィルタを使用した色処理等の信号処理を行なうことになる。
【００８９】
信号処理回路１０５は、上記信号処理として、任意にブロック分割された画像信号に対する信号処理を行う。
【００９０】
このため、可変遅延ライン１０４に対しては、上記ＣＰＵによって、６Ｈの遅延ライン（６Ｈ遅延ライン動作）となるような設定が予め行なわれる。
【００９１】
また、上記ＣＰＵによって、セレクタ１１３に対する入力が、ＤＲＡＭコントローラ１０９の出力に選択される。これによりＤＲＡＭコントローラ１０９を介したＤＲＡＭ１０８の出力が、可変遅延ライン１０４に対して入力される。すなわち、ＤＲＡＭコントローラ１０９によって、ブロック分割されたかたちで画像信号がＤＲＡＭ１０８から読み出され、この画像信号が可変遅延ライン１０４に供給される。
【００９２】
可変遅延ライン１０４において、上述したような６Ｈ遅延ライン動作によって遅延された画像信号は、信号処理回路１０５に供給され、この信号処理回路１０５からＹＣｒＣｂ信号として出力される。
【００９３】
拡大縮小回路１０６は、信号処理回路１０５から出力されたＹＣｒＣｂ信号に対して、記録媒体（図示せず）への記録に適した割合で拡大或いは縮小処理を行う。
【００９４】
圧縮回路１１２は、拡大縮小回路１０６での処理後の画像信号を圧縮し、その圧縮後の画像信号を、ＤＲＡＭコントローラ１０９を介してＤＲＡＭ１０８に書き込む。
【００９５】
ＤＲＡＭ１０８に書き込まれた画像信号は、上記ＣＰＵによって、上記記録媒体に記録される。
【００９６】
（３）記録画像レビュー動作時
記録画像レビュー動作では、撮影者が撮影画像を確認できるようにするために、例えば、ＤＲＡＭ１０８に一旦書き込まれた画像信号（撮影画像）を表示部１１１に表示するための信号処理を行なう。
【００９７】
この記録画像レビュー動作では、先ず、Ａ／Ｄ変換器１０３から出力される画像信号（デジタル画像データ）を、一旦ＤＲＡＭコントローラ１０９を介してＤＲＡＭ１０８に書き込む。
【００９８】
ＤＲＡＭ１０８に書き込まれた画像信号のＥＶＥＮラインとＣＣＤラインは、ＤＲＡＭコントローラ１０９により同時に読み出される。この読み出された信号は、加算器１１２、セレクタ１１３、及びセレクタ１１４を介して可変遅延ライン１０４へと供給される。このとき、セレクタ１１３及びセレクタ１１４での信号選択動作は、上述した本装置全体の動作制御を司るＣＰＵ（図示せず）によって制御される。
これにより、可変遅延ライン１０４に対しては、加算器１１２によりＥＶＥＮラインとＣＣＤラインが加算された結果、又は当該加算結果を１／２した結果が供給されることになる。
【００９９】
可変遅延ライン１０４に供給される画像信号は、例えば、図１６に示すような２×４の配列となっており、したがって、可変遅延ライン１０４にて遅延された画像信号が供給される信号処理回路１０５では、垂直方向に５タップの色補間フィルタを使用した色処理等の信号処理が行なわれることになる。
【０１００】
信号処理回路１０５は、上記信号処理として、上述した（２）記録動作時での信号処理と同様の、ブロック分割された画像信号に対する信号処理を行う。
【０１０１】
ここで、信号処理回路１０５での信号処理、すなわち垂直方向に５タップの信号処理に対応できる可変遅延ライン１０４の動作モードとしては、４Ｈ遅延と６Ｈ遅延がある。
【０１０２】
上述したように、４Ｈ遅延ライン動作では、６つのＲＡＭ（＃１）２０１〜（＃６）２０６を４つの遅延ラインに分けて使用するため、最大で、
３２０（ｗｏｒｄ）×３＝９６０画素
扱えるため、画像を水平方向に２つのブロックに分割した分割画像信号に対しての信号処理が行える。
【０１０３】
一方、６Ｈ遅延ライン動作では、６つのＲＡＭ（＃１）２０１〜（＃６）２０６を６つの遅延ラインに分けて使用するため、最大で６４０画素しか扱えないため、画像を水平方向に３つのブロックに分割した分割画像信号に対しての信号処理を行う必要がある。
【０１０４】
したがって、ここでは、より短い時間で信号処理を行なうために、可変遅延ライン１０４に対して、上記ＣＰＵによって予め、４Ｈ遅延ライン動作となるような設定を行う。
この設定に従って動作する可変遅延ライン１０４の出力は、信号処理回路１０５で信号処理され、ＹＣｒＣｂ信号となって、拡大縮小回路１０６に供給される。
【０１０５】
拡大縮小回路１０６は、信号処理回路１０５からのＹＣｒＣｂ信号に対して、表示部１１１での表示に適したサイズ及びアスペクトとなるような拡大又は縮小処理を行なって、ＶＲＡＭデータを生成する。
【０１０６】
拡大縮小回路１０６にて生成されたＶＲＡＭデータは、ＤＲＡＭコントローラ１０７を介してＤＲＡＭ１０８に書き込まれる。
【０１０７】
ＤＲＡＭ１０８に書き込まれたＶＲＡＭデータは、ＤＲＡＭコントローラ１０９を介して表示制御回路１１０により読み出され、ビデオ信号にエンコードされて、表示部１１１に供給される。
【０１０８】
上述のように、本実施の形態では、６つのＲＡＭ（＃１）２０１〜（＃６）２０６と、これらのＲＡＭ（＃１）２０１〜（＃６）２０６での書込及び読出動作を制御すると共に、遅延ラインの出力としてＲＡＭ（＃１）２０１〜（＃６）２０６の何れのＲＡＭの出力を選択するかを制御する遅延ラインコントローラ２１３とを備える可変遅延ライン１０４は、信号処理回路１０５での信号処理に応じて、２Ｈ遅延ライン、４Ｈ遅延ライン、及び６Ｈ遅延ラインの何れかで動作する。
【０１０９】
すなわち、信号処理回路１０５での目的（ＥＶＦ、記録、記録画像レビュー等）に応じた信号処理が、垂直方向に７タップのフィルタ処理である場合には、６つのＲＡＭ（＃１）２０１〜（＃６）２０６を６つのグループに分けることによって、６ラインの遅延ラインとして動作し（ＲＡＭの個数ｎ＝６、ｍ＝０として、（６−０＝６）ラインの遅延ライン）、垂直方向に５タップのフィルタ処理である場合には、６つのＲＡＭ（＃１）２０１〜（＃６）２０６をそのアドレス空間も含めて４つのグループに分けることによって、４ラインの遅延ラインとして動作し（ＲＡＭの個数ｎ＝６、ｍ＝２として、（６−２＝４）ラインの遅延ライン）、垂直方向に３タップのフィルタ処理である場合には、６つのＲＡＭ（＃１）２０１〜（＃６）２０６を２つのグループに分けてることによって、２ラインの遅延ラインとして動作する（ＲＡＭの個数ｎ＝６、ｍ＝４として、（６−４＝２）ラインの遅延ライン）。
【０１１０】
したがって、例えば、水平方向１６００画素、垂直方向１２００ラインのＣＣＤセンサ１０１において、ＥＶＦ動作時にＤＲＡＭ１０８を経由しないで信号処理を行う場合、従来の構成では、
１０（ｂｉｔ）×１６００（ｗｏｒｄ）
のメモリ容量を有するＲＡＭが必要となるが、これに対して本実施の形態の構成では、
0004377997.tif 000003
のメモリ容量を有するＲＡＭで十分である。
【０１１１】
また、ＤＲＡＭ１０８を経由しないでＶＲＡＭデータを作成できるので、従来と比較して、撮影してから表示部１１１に映像が表示されるまでのタイムラグが短縮される。
【０１１２】
また、記録画像レビューのための信号処理を行う際には、加算器１１２でライン加算を行うので、信号処理を行うライン数を半分にすることができる。これによって信号処理時間が半分に短縮される。
【０１１３】
また、４Ｈ遅延ライン動作では、６Ｈ遅延ライン動作と比べて扱える水平サイズが１．５倍になるので、画像の分割回数も減少する。
【０１１４】
また、従来では、上記図１８に示したように、データが１つ入力されたときに、他のＲＡＭの出力を書き込む動作を行うような構成としていたので、遅延ラインに１つのデータが入力される毎に全てのＲＡＭで書き込み動作が行われていた。これに対して、本実施の形態での構成では、データが１つ入力されたときに１つのＲＡＭに対してのみ書き込み動作を行うので、従来に比べてＲＡＭでの消費電力が減少する。
【０１１５】
尚、本発明の目的は、上述した実施の形態のホスト及び端末の機能を実現するソフトウェアのプログラムコードを記憶した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（又はＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読みだして実行することによっても、達成されることは言うまでもない。
この場合、記憶媒体から読み出されたプログラムコード自体が本実施の形態の機能を実現することとなり、そのプログラムコードを記憶した記憶媒体は本発明を構成することとなる。
プログラムコードを供給するための記憶媒体としては、ＲＯＭ、フロッピーディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード等を用いることができる。
また、コンピュータが読みだしたプログラムコードを実行することにより、本実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ等が実際の処理の一部又は全部を行い、その処理によって本実施の形態の機能が実現される場合も含まれることは言うまでもない。
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された拡張機能ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部又は全部を行い、その処理によって本実施の形態の機能が実現される場合も含まれることは言うまでもない。
【０１１６】
【発明の効果】
以上説明したように本発明によれば、信号処理を行う目的に最適化された遅延ラインを提供することが可能となる。また、これによってＩＣ内部に実装可能な限られた遅延ラインとしてのメモリを効率よく使用することが可能になり、ＩＣのゲート数を削減することができる。この結果、ＩＣの開発コストの削減が図られる。
【図面の簡単な説明】
【図１】本発明を適用した撮像装置の構成を説明するための図である。
【図２】上記撮像装置の可変遅延ラインの構成を示すブロック図である。
【図３】上記可変遅延ラインの遅延ラインコントローラの構成を示すブロック図である。
【図４】上記遅延ラインコントローラにおいて、Ｖカウントデコーダのデコード方法を説明するための図である。
【図５】上記可変遅延ラインにおいて、６Ｈ遅延ライン動作時のＲＡＭの使用方法を説明するための図である。
【図６】上記可変遅延ラインにおいて、４Ｈ遅延ライン動作時のＲＡＭの使用方法を説明するための図である。
【図７】上記可変遅延ラインにおいて、２Ｈ遅延ライン動作時のＲＡＭの使用方法を説明するための図である。
【図８】上記６Ｈ遅延ライン動作時の状態のデコード方法を説明するための図である。
【図９】上記６Ｈ遅延ライン動作時の各制御信号のデコード方法を説明するための図である。
【図１０】上記４Ｈ遅延ライン動作時の状態のデコード方法を説明するための図である。
【図１１】上記４Ｈ遅延ライン動作時の各制御信号のデコード方法を説明するための図である。
【図１２】上記２Ｈ遅延ライン動作時の状態のデコード方法を説明するための図である。
【図１３】上記２Ｈ遅延ライン動作時の各制御信号のデコード方法を説明するための図である。
【図１４】上記ＲＡＭのアクセスタイミングを説明するための図である。
【図１５】上記撮像装置において、ＥＶＦ動作時のＣＣＤセンサでＥＶＦ用のデータ読み出しをした場合のデータ配列を説明するための図である。
【図１６】上記撮像装置において、記録画像レビュー動作時に加算器で加算したあとのデータ配列を説明するための図である。
【図１７】ＣＣＤセンサの色フィルタ配列の一例を説明するための図である。
【図１８】従来の遅延ラインの構成を示すブロック図である。
【符号の説明】
１００  撮像装置
１０１  ＣＣＤ
１０２  Ｓ／Ｈ＆ＣＤＳ回路
１０３  Ａ／Ｄ変換器
１０４  可変遅延ライン
１０５  信号処理回路
１０６  拡大縮小回路
１０７  画像圧縮回路
１０８  ＳＲＡＭ
１０９  ＤＲＡＭコントローラ
１１０  表示制御回路
１１１  表示部
１１２  加算器
１１３，１１４  セレクタ
２０１〜２０６  ＲＡＭ
２０７〜２１２  セレクタ
２１３  遅延ラインコントローラ
【図１】
0004377997.tif 000004
【図２】
0004377997.tif 000005
【図３】
0004377997.tif 000006
【図４】
0004377997.tif 000007
【図５】
0004377997.tif 000008
【図６】
0004377997.tif 000009
【図７】
0004377997.tif 000010
【図８】
0004377997.tif 000011
【図９】
0004377997.tif 000012
【図１０】
0004377997.tif 000013
【図１１】
0004377997.tif 000014
【図１２】
0004377997.tif 000015
【図１３】
0004377997.tif 000016
【図１４】
0004377997.tif 000017
【図１５】
0004377997.tif 000018
【図１６】
0004377997.tif 000019
【図１７】
0004377997.tif 000020
【図１８】
0004377997.tif 000021