(57)【要約】  過電流から負荷を保護する目的で、パワーＭＯＳＦＥＴにおける持続的短絡を検出する回路及び方法が提供される。本方法は、ゲート、第１の端子、及び第２の端子が提供され、該第１の端子が負荷に連結され、該第２の端子が電流検知素子に連結される、スイッチを備える回路における故障状態を判定し、ブランキング遅延の後、電流検知素子における電圧を基準電圧と比較し、電流検知素子における電圧が基準電圧を超える場合、故障状態を示す信号をアサートする。
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【特許請求の範囲】
【請求項１】
回路における故障状態を判定する方法であって、
ゲート、並びに第１の端子及び第２の端子を備えるスイッチをオフにすることであって、前記第１の端子が負荷に連結され、前記第２の端子が電流検知素子に連結される、オフにすることと、
ブランキング遅延の後、前記電流検知素子における電圧を基準電圧と比較し、前記電流検知素子における前記電圧が前記基準電圧を超える場合、故障状態を示す信号をアサートすることと、を含む、方法。
【請求項２】
前記故障状態が、前記スイッチの短絡不良である、請求項１に記載の方法。
【請求項３】
保護回路であって、
第１の端子、第２の端子、及びゲートを有するスイッチングトランジスタと、
前記スイッチングトランジスタに連結される電流検知素子と、
第１の入力端子、第２の入力端子、及び出力を備える比較器であって、前記第１の入力端子が前記電流検知素子に連結され、前記第２の入力端子が基準電圧に連結される、比較器と、
前記比較器の前記出力に連結される入力を備え、かつ前記トランジスタのゲートに連結される出力を備えるゲートドライバであって、前記ゲートドライバの前記出力が、前記トランジスタをオンにする通常動作中には高く、前記トランジスタにおいて故障が存在するかどうかを判定するモード中には低い、ゲートドライバと、
ブランキング遅延を生成するためのブランキング回路であって、前記比較器の前記出力に連結される入力、及び出力を有する、ブランキング回路と、
前記ブランキング回路の前記出力及び前記ゲートドライバの前記出力を受信するための論理ゲートであって、前記トランジスタにおける故障状態を示す信号を出力する、論理ゲートと、を備える、保護回路。
【請求項４】
前記故障状態が、前記トランジスタの短絡不良である、請求項３に記載の回路。
【請求項５】
前記論理ゲートが、
前記ゲートドライバの前記出力を受信するための反転入力と、前記ブランキング回路の前記出力を受信するための非反転入力と、を備える、ＡＮＤゲートである、請求項３に記載の保護回路。
【請求項６】
前記論理ゲートが、
前記ゲートドライバの前記出力を受信するための反転入力と、前記ブランキング回路の前記出力を受信するための非反転入力と、を備える、ＡＮＤゲートである、請求項４に記載の保護回路。
【請求項７】
保護回路であって、
第１の端子、第２の端子、及びゲートを有するスイッチングトランジスタと、
前記スイッチングトランジスタに連結される電流検知素子と、
ブランキング遅延を生成するためのブランキング回路であって、前記電流検知素子に連結される入力、及び出力を有する、ブランキング回路と、
第１の入力端子、第２の入力端子、及び出力を備える比較器であって、前記第１の入力端子が前記ブランキング回路の前記出力に連結され、前記第２の入力端子が基準電圧に連結される、比較器と、
前記比較器の前記出力に連結される入力を備え、かつ前記トランジスタのゲートに連結される出力を備えるゲートドライバであって、前記ゲートドライバの前記出力が、前記トランジスタをオンにする通常動作中には高く、前記トランジスタにおいて故障が存在するかどうかを判定するモード中には低い、ゲートドライバと、
前記比較器の前記出力及び前記ゲートドライバの前記出力を受信するための論理ゲートであって、前記トランジスタにおける故障状態を示す信号を出力する、論理ゲートと、を備える、保護回路。
【請求項８】
前記故障状態が、前記トランジスタの短絡不良である、請求項７に記載の回路。
【請求項９】
前記論理ゲートが、
前記ゲートドライバの前記出力を受信するための反転入力と、
前記比較器の前記出力を受信するための非反転入力と、を備える、ＡＮＤゲートである、請求項７に記載の保護回路。
【請求項１０】
前記論理ゲートが、
前記ゲートドライバの前記出力を受信するための反転入力と、
前記比較器の前記出力を受信するための非反転入力と、を備える、ＡＮＤゲートである、請求項８に記載の保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本特許出願は、２０１４年６月２３日出願の「Ｃｉｒｃｕｉｔ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｄｅｔｅｃｔｉｎｇ  Ｓｈｏｒｔ  Ｃｉｒｃｕｉｔ  Ｆａｉｌｕｒｅ  ｏｆ  ａ  Ｓｗｉｔｃｈｉｎｇ  Ｔｒａｎｓｉｓｔｏｒ」と題する米国仮出願第６２／０１６，０９０号の優先権を主張する、２０１５年６月１８日出願の「Ｃｉｒｃｕｉｔ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｄｅｔｅｃｔｉｎｇ  Ｓｈｏｒｔ  Ｃｉｒｃｕｉｔ  Ｆａｉｌｕｒｅ  ｏｆ  ａ  Ｓｗｉｔｃｈｉｎｇ  Ｔｒａｎｓｉｓｔｏｒ」と題する米国出願第１４／７４３，９４５号の優先権を主張し、それらは、参照によりその全体が本明細書に組み込まれる。
【０００２】
過電流から負荷を保護する目的で、パワーＭＯＳＦＥＴにおける持続的短絡を検出する回路及び方法が提供される。
【背景技術】
【０００３】
図１は、トランジスタ１０２の短絡不良１９９に起因する過電流ストレスから負荷１１０を保護するための従来技術の保護回路１００を示し、保護回路１００は、電流検知抵抗器１０３と回路ブレーカ１０６とを備える。負荷１１０は、ドライバ１０５によってバイアスされて導通するトランジスタ１０２を通じて、電圧の入力源１０１から電力を受信する。動作中、電圧が検知抵抗器１０３にわたって閾値を超えるとき、回路ブレーカ１０６は、負荷１１０を入力電圧源１０３から切断する。
【０００４】
従来技術の保護回路１００は、構成部品の高費用に悩まされ、モノリシックダイにおけるドライバ１０５との一体化にあまり適していない。加えて、回路ブレーカ１０６は、低いヘッドルーム電圧を有するシステムにおける十分な保護を提供しない。
【０００５】
必要とされるものは、トランジスタ故障の直接的な検出を実施するための改善された回路及び方法である。
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明は、負荷を電圧の入力源に接続するために適合されるスイッチングトランジスタの短絡不良を検出するための方法及び回路を提案し、本方法は、負荷における過電流状態を検出するステップと、過電流状態が検出されたときに、スイッチングトランジスタを非電導性にバイアスするステップと、過電流状態を解消させるためのブランキング遅延のステップと、ブランキング遅延を過ぎて持続する過電流状態の場合に不良状態を報告するステップとを含む。
【図面の簡単な説明】
【０００７】
【図１】従来技術の保護回路を示す。
【図２】本発明に従った保護回路の一実施形態を示す。
【図３】本発明に従った保護回路の別の実施形態を示す。
【発明を実施するための形態】
【０００８】
図２は、トランジスタ１０２の短絡不良１９９を検出するための本発明の検出回路２００を示し、回路２００は、電流検知入力ＣＳと、ドライバ出力ＧＴと、フラグ出力ＦＡＵＬＴと、ＣＳにおける電圧を基準ＲＥＦと比較し、出力における比較結果を報告するための比較器２０１と、ＣＳにおける電圧がＲＥＦを超えるときに、トランジスタ１０２を非電導性にバイアスするためのドライバ２０２と、過電流状態を解消させるための、比較器２０１の出力においてブランキング遅延を生成するための回路２０３と、ＲＥＦを超えるＣＳ電圧の状態が回路２０３によって生成されるブランキング遅延を過ぎて持続するときに、フラグ出力ＦＡＵＬＴにおける短絡不良１９９を報告するゲート２０４とを備える。したがって、フラグ出力ＦＡＵＬＴがアサートされるときには、短絡不良１９９が生じている。本システムは、短絡不良１９９に応答して適切なステップをとることができる。例えば、本システムは、電圧の入力源１０１を無効にすることができるか、又は電圧の入力源１０１から負荷１１０を切断することができる。
【０００９】
図３は、図２の検出回路２００を示し、回路２０３は、電流検知入力ＣＳにおいてブランキング遅延を生成し、ＣＳにおける電圧が比較器２０１に伝わる前に過電流状態を解消させる。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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