(57)【特許請求の範囲】
【請求項１】
サンプリングノイズを低減するための方法であって、
第１の入力信号及び基準電圧を使用して、前記基準電圧と積分器の第１の入力との間に直列に接続された第１の複数のキャパシタのそれぞれに並列に充電する段階と、
前記第１の複数のキャパシタに蓄積された電荷を、前記第１の複数のキャパシタに直列に接続された積分器に転送する段階と、
前記積分器の第１の出力信号から第１のフィードバック信号を発生する段階と、
前記第１のフィードバック信号を使用して第２の複数のキャパシタにおけるキャパシタを選択的に充電する段階と、
前記第１の複数のキャパシタに蓄積された電荷を積分器に転送する一方で前記第２の複数のキャパシタに蓄積された電荷を前記積分器に転送する段階と、
を具備する方法。
【請求項２】
第１の複数の積分スイッチ回路であって、同第１の複数の積分スイッチにおける各々の積分スイッチは第１のクロック信号を受けるよう接続された制御電極、第１の電流導通電極、および第２の電流導通電極を有するもの、
前記第１の複数の積分スイッチと直列に接続されて、積分スイッチとサンプリングキャパシタとが交互に配列される第１の配列を形成する第１の複数のサンプリングキャパシタであって、前記第１の配列における各サンプリングキャパシタは前にある積分スイッチの第２の電流導通電極に接続される第１の電極、および後にある積分スイッチの第１の電流導通電極に接続された第２の電極を有し、前記第１の配列における第１の積分スイッチの第１の電流導通電極は第１の基準電圧を受けるよう接続されているもの、
第１の複数のサンプリングスイッチであって、該第１の複数のサンプリングスイッチにおける各々のサンプリングスイッチは第２のクロック信号を受けるよう接続された制御電極、前記第１の配列における対応するサンプリングキャパシタの前記第１の電極に接続された第１の電流導通電極、および第１の入力信号を受けるよう接続された第２の電流導通電極を有するもの、
第２の複数のサンプリングスイッチであって、該第２の複数のサンプリングスイッチにおける各々のサンプリングスイッチは前記第２のクロック信号を受けるよう接続された制御電極、前記第１の配列における対応するサンプリングキャパシタの前記第２の電極に接続された第１の電流導通電極、および第１の基準信号を受けるよう接続された第２の電流導通電極を有するもの、
そして 積分器であって、該積分器は、前記第１の複数のサンプリングキャパシタに直列に接続されるべく、前記第１の配列における最後の積分スイッチの第２の電流導通電極に接続された第１の入力、および第１の出力信号を伝送するよう接続された第１の出力を有するもの、 を具備することを特徴とする回路。
【請求項３】
前記積分器の第１の出力に接続された入力、出力、およびデジタル制御信号ポートを有するフィードバック回路、
第２の複数の積分スイッチであって、該第２の複数の積分スイッチにおける各々の積分スイッチは前記第１のクロック信号を受けるよう接続された制御電極、第１の電流導通電極、および第２の電流導通電極を有するもの、
前記第２の複数の積分スイッチと直列に接続されて積分スイッチとフィードバックキャパシタとが交互に配列された複数のフィードバックキャパシタであって、前記配列における各々のフィードバックキャパシタは前の積分スイッチの前記第２の電流導通電極に接続された第１の電極、後の積分スイッチの前記第１の電流導通電極に接続された第２の電極を有し、前記配列における第１の積分スイッチの前記第１の電流導通電極は前記第１の基準電圧を受けるよう接続されているもの、
第３の複数のサンプリングスイッチであって、該第３の複数のサンプリングスイッチにおける各々のサンプリングスイッチは前記第２のクロック信号を受けるよう接続された制御電極、前記配列における対応するフィードバックキャパシタの前記第１の電極に接続された第１の電流導通電極、および第２の電流導通電極を有するもの、
第４の複数のサンプリングスイッチであって、該第４の複数のサンプリングスイッチにおける各々のサンプリングスイッチは前記第２のクロック信号を受けるよう接続された制御電極、前記配列における対応するフィードバックキャパシタの前記第２の電極に接続された第１の電流導通電極、および前記第１の基準電圧を受けるよう接続された第２の電流導通電極を有するもの、
複数のシャントスイッチであって、該複数のシャントスイッチにおける各々のシャントスイッチは前記フィードバック回路の前記デジタル制御信号ポートに接続された制御電極、前記第３の複数のサンプリングスイッチにおける対応するサンプリングスイッチの第２の電流導通電極に接続された第１の電流導通電極、および前記第１の基準電圧を受けるよう接続された第２の電流導通電極を有するもの、そして
複数のフィードバックスイッチであって、該複数のフィードバックスイッチにおける各々のフィードバックスイッチは前記フィードバック回路の前記デジタル制御信号ポートに接続された制御電極、対応するシャントスイッチの前記第１の電流導通電極に接続された第１の電流導通電極、および前記フィードバック回路の出力に接続された第２の電流導通電極を有するもの、
をさらに、具備する請求項２に記載の回路。
【請求項４】
前記複数のシャントスイッチの制御電極および前記複数のフィードバックスイッチの制御電極はダイナミックローテイションエレメントを介して前記フィードバック回路の前記デジタル制御信号ポートに接続され、
前記ダイナミックローテイションエレメントは前記フィードバック回路の前記デジタル制御信号に接続された入力、および前記複数のシャントスイッチの制御電極にかつ前記複数のフィードバックスイッチの制御電極に接続された出力ポート、を有する請求項３に記載の回路。
【請求項５】
回路であって、第１の電極および第２の電極を有する第１のサンプリングキャパシタ、 第１の電極および第２の電極を有する第２のサンプリングキャパシタ、 第１の電極および第２の電極を有する第３のサンプリングキャパシタ、 第１のクロック信号を受けるよう接続された制御電極、前記第１のサンプリングキャパシタの前記第１の電極に接続された第１の電流導通電極、および第２の電流導通電極を有する第１のサンプリングスイッチ、 前記第１のクロック信号を受けるよう接続された制御電極、前記第１のサンプリングキャパシタの前記第２の電極に接続された第１の電流導通電極、および第２の電流導通電極を有する第２のサンプリングスイッチ、 前記第１のクロック信号を受けるよう接続された制御電極、前記第２のサンプリングキャパシタの前記第１の電極に接続された第１の電流導通電極、および第２の電流導通電極、および第２の電流導通電極を有する第３のサンプリングスイッチ、 前記第１のクロック信号を受けるよう接続された制御電極、前記第２のサンプリングキャパシタの前記第２の電極に接続された第１の電流導通電極、および前記第２のサンプリングスイッチの前記第２の電流導通電極に接続された第２の電流導通電極を有する第４のサンプリングスイッチ、 前記第１のクロック信号を受けるよう接続された制御電極、前記第３のサンプリングキャパシタの前記第１の電極に接続された第１の電流導通電極、および前記第３のサンプリングスイッチの前記第２の電流導通電極に接続された第２の電流導通電極を有する第５のサンプリングスイッチ、 前記第１のクロック信号を受けるよう接続された制御電極、前記第３のサンプリングキャパシタの前記第２の電極に接続された第１の電流導通電極、および前記第１のサンプリングスイッチの前記第２の電流導通電極に接続された第２の電流導通電極を有する第６のサンプリングスイッチ、 第２のクロック信号を受けるよう接続された制御電極、第１の電流導通電極、および前記第１のサンプリングキャパシタの前記第１の電極に接続された第２の電流導通電極を有する第１の積分スイッチ、 前記第２のクロック信号を受けるよう接続された制御電極、前記第１のサンプリングキャパシタの前記第２の電極に接続された第１の電流導通電極、および前記第２のサンプリングキャパシタの前記第１の電極に接続された第２の電流導通電極を有する第２の積分スイッチ、 前記第２のクロック信号を受けるよう接続された制御電極、前記第２のサンプリングキャパシタの前記第２の電極に接続された第１の電流導通電極、および前記第３のサンプリングキャパシタの前記第１の電極に接続された第２の電流導通電極を有する第３の積分スイッチ、そして 前記第１の積分スイッチの前記第１の電流導通電極に接続された第１の入力、第１の出力、および第２の出力を有する積分器、 を具備することを特徴とする回路。
【請求項６】
前記第２のクロック信号を受けるよう接続された制御電極、前記第３のサンプリングキャパシタの前記第２の電極に接続された第１の電流導通電極、および第２の電流導通電極を有する第４の積分スイッチを具備し、前記積分器はさらに前記第４の積分スイッチの前記第２の電流導通電極に接続された第２の入力をさらに有する請求項５に記載の回路。
【請求項７】
前記積分器の第１の出力に接続された第１の入力、前記積分器の第２の出力に接続された第２の入力、第１の出力、第２の出力、およびデジタル制御信号ポートを有するフィードバック回路、 前記第１のサンプリングキャパシタの前記第１の電極に接続された第１の電極、および第２の電極を有する第１のフィードバックキャパシタ、 第１の電極および第２の電極を有する第２のフィードバックキャパシタ、 第１の電極および第２の電極を有する第３のフィードバックキャパシタ、 前記第１のクロック信号を受けるよう接続された制御電極、前記第１のフィードバックキャパシタの前記第２の電極に接続された第１の電流導通電極、および第２の電流導通電極を有する第７のサンプリングスイッチ、 前記第１のクロック信号を受けるよう接続された制御電極、前記第２のフィードバックキャパシタの前記第１の電極に接続された第１の電流導通電極、および第２の電流導通電極を有する第８のサンプリングスイッチ、 前記第１のクロック信号を受けるよう接続された制御電極、前記第２のフィードバックキャパシタの前記第２の電極に接続された第１の電流導通電極、および第２の電流導通電極を有する第９のサンプリングスイッチ、 前記第１のクロック信号を受けるよう接続された制御電極、前記第３のフィードバックキャパシタの前記第１の電極に接続された第１の電流導通電極、および第２の電流導通電極を有する第１０のサンプリングスイッチ、 前記第１のクロック信号を受けるよう接続された制御電極、前記第３のフィードバックキャパシタの前記第２の電極に接続された第１の電流導通電極、および前記第６のサンプリングスイッチの前記第２の電流導通電極に接続された第２の電流導通電極を有する第１１のサンプリングスイッチ、 前記フィードバック回路の前記デジタル制御信号ポートに接続された制御電極、前記第７のサンプリングスイッチの前記第２の電流導通電極に接続された第１の電流導通電極、および基準電圧を受けるよう接続された第２の電流導通電極を有する第１のシャントスイッチ、 前記フィードバック回路の前記デジタル制御信号に接続された制御電極、前記第８のサンプリングスイッチの前記第２の電流導通電極に接続された第１の電流導通電極、および前記基準電圧を受けるよう接続された第２の電流導通電極を有する第２のシャントスイッチ、 前記フィードバック回路の前記デジタル制御信号ポートに接続された制御電極、前記第９のサンプリングスイッチの前記第２の電流導通電極に接続された第１の電流導通電極、および前記基準電圧を受けるよう接続された第２の電流導通電極を有する第３のシャントスイッチ、 前記フィードバック回路の前記デジタル制御信号ポートに接続された制御電極、前記第１０のサンプリングスイッチの前記第２の電流導通電極に接続された第１の電流導通電極、および前記基準電圧を受けるよう接続された第２の電流導通電極を有する第４のシャントスイッチ、 前記フィードバック回路の前記デジタル制御信号ポートに接続された制御電極、前記第１のシャントスイッチの前記第１の電流導通電極に接続された第１の電流導通電極、および前記フィードバック回路の前記第１の出力に接続された第２の電流導通電極を有する第１のフィードバッ��スイッチ、 前記フィードバック回路の前記デジタル制御信号ポートに接続された制御電極、前記第２のシャントスイッチの前記第１の電流導通電極に接続された第１の電流導通電極、および前記フィードバック回路の前記第２の出力に接続された第２の電流導通電極を有する第２のフィードバックスイッチ、 前記フィードバック回路の前記デジタル制御信号ポートに接続された制御電極、前記第３のシャントスイッチの前記第１の電流導通電極に接続された第１の電流導通電極、および前記フィードバック回路の前記第１の出力に接続された第２の電流導通電極を有する第３のフィードバックスイッチ、 前記フィードバック回路の前記デジタル制御信号ポートに接続された制御電極、前記第４のシャントスイッチの前記第１の電流導通電極に接続された第１の電流導通電極、および前記フィードバック回路の前記第２の出力に接続された第２の電流導通電極を有する第４のフィードバックスイッチ、 前記第２のクロック信号を受けるよう接続された制御電極、前記第１のフィードバックキャパシタの前記第２の電極に接続された第１の電流導通電極、および前記第２のフィードバックキャパシタの前記第１の電極に接続された第２の電流導通電極を有する第５の積分スイッチ、 前記第２のクロック信号を受けるよう接続された制御電極、前記第２のフィードバックキャパシタの前記第２の電極に接続された第１の電流導通電極、および前記第３のフィードバックキャパシタの前記第１の電極に接続された第２の電流導通電極を有する第６の積分スイッチ、そして 前記第２のクロック信号を受けるよう接続された制御電極、前記第３のフィードバックキャパシタの前記第２の電極に接続された第１の電流導通電極、および前記第４の積分スイッチの前記第２の電流導通電極に接続された第２の電流導通電極を有する第７の積分スイッチ、 をさらに具備する請求項６に記載の回路。
【発明の詳細な説明】
【０００１】
【発明の背景】
本発明は、一般的には、信号処理回路に関し、かつより特定的には、スイッチドキャパシタ回路（ｓｗｉｔｃｈｅｄ  ｃａｐａｃｉｔｏｒ  ｃｉｒｃｕｉｔｓ）に関する。
【０００２】
スイッチドキャパシタ回路は、例えば、ろ波、アナログ−デジタル変換、デジタル−アナログ変換、その他のような信号処理の用途に広く使用されている。スイッチドキャパシタ回路の性能を劣化させる現象はサンプリングノイズである。スイッチドキャパシタ回路に小さなキャパシタまたは容量を使用することは該スイッチドキャパシタ回路の電力効率および高周波性能を改善する。しかしながら、サンプリングノイズの大きさは温度に実質的に比例しかつスイッチドキャパシタ回路におけるサンプリング容量の容量値に反比例する。したがって、小さな容量は大きなサンプリングノイズを生じさせる。
【０００３】
サンプリングノイズは入力信号を該入力信号の周波数よりも高い周波数でサンプリングする、すなわち入力信号を時間領域でオーバサンプリングすることにより低減できる。例えば、入力信号は該入力信号のナイキスト周波数よりも２，３，４，５その他の倍数または係数（ｆａｃｔｏｒ）でより高い周波数でサンプルすることができる。入力信号のナイキスト周波数に対するサンプリング周波数の比率は伝統的にサンプリングレート（Ｘ）と称される。サンプリングレートが１より大きい場合、サンプリングはオーバサンプリングと称される。帯域幅が制限された信号に対しては、サンプリングノイズは実質的にサンプリングレートに反比例する。したがって、入力信号を４の比率またはレートでサンプリングすることは、すなわち、４Ｘオーバサンプリングは、サンプリングノイズを１のレートで入力信号をサンプリングすること、すなわち、１Ｘサンプリング、と比較してほぼ４の係数で低減する。しかしながら、時間領域におけるオーバサンプリングは回路の電力消費を増大させる。さらに、サンプリングレートは回路における装置またはデバイスの高周波特性により決定される上限を有する。
【０００４】
したがって、サンプリングノイズを低減するためのスイッチドキャパシタ回路および方法を持つことが有利であろう。その回路は簡単であることが望ましい。また、その回路および方法は電力効率が良いことが望ましい。さらに、その回路および方法は高周波の用途に使用するのに適していると好都合であろう。
【０００５】
【図面の簡単な説明】
一般に、本発明はサンプリングノイズを低減するスイッチドキャパシタ回路および方法を提供する。本発明によれば、サンプリングノイズの低減は空間領域（ｓｐａｃｅ  ｄｏｍａｉｎ）において信号をオーバサンプリングすることにより達成される。
【０００６】
図１は、本発明の第１の実施形態に係わるスイッチドキャパシタ回路１０の回路図である。スイッチドキャパシタ回路１０は入力端子１２において入力信号を受けるよう結合されかつ出力端子１４において出力信号を伝送するよう結合されている。基準電圧ＶＲＥＦ、例えば、グランド電圧、が電源導体１５を介してスイッチドキャパシタ回路１０に供給される。内部には、スイッチドキャパシタ回路１０はサンプラ（ｓａｍｐｌｅｒ）２０および積分器（ｉｎｔｅｇｒａｔｏｒ）４０を含む。
【０００７】
サンプラ２０はサンプリング容量またはキャパシタ２３，２５および２７を含む。好ましくは、容量２３，２５および２７の容量値またはキャパシタンス値はお互いに実質的に等しい。サンプラ２０はまたはスイッチ２２，２４，２６，２８，３３，３４，３５，３６，３７および３８を含み、各スイッチは制御電極および２つの電流導通電極を有する。サンプラ２０においてスイッチ２２，２４，２６，２８，３３，３４，３５，３６，３７および３８として使用できる装置は絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴｓ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴｓ）、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタ、その他を含む。スイッチ２２，２４，２６，２８，３３，３４，３５，３６，３７および３８は単一の種類の装置、例えば、ｎチャネルＩＧＦＥＴｓ、あるいはいくつかの種類の装置の組み合わせから構成できる。電界効果トランジスタ（ＦＥＴ）をスイッチとして使用する場合は、当業者は該ＦＥＴのゲート電極は該スイッチの制御電極として機能し、かつ該ＦＥＴのソースおよびドレイン電極は該スイッチの電流導通電極として機能することを理解するであろう。バイポーラトランジスタをスイッチとして使用する場合は、当業者は該バイポーラトランジスタのベース電極は該スイッチの制御電極として機能し、かつ該バイポーラトランジスタのエミッタおよびコレクタ電極は該スイッチの電流導通電極として機能することを理解するであろう。
【０００８】
容量２３の第１の電極はスイッチ２２を介して導体１５にかつスイッチ３３を介して入力端子１２に接続されている。容量２３の第２の電極はスイッチ２４を介して容量２５の第１の電極にかつスイッチ３４を介して導体１５に接続されている。容量２５の第１の電極はまたスイッチ３５を介して入力端子１２に接続されている。容量２５の第２の電極はスイッチ２６を介して容量２７の第１の電極にかつスイッチ３６を介して導体１５に接続されている。容量２７の第１の電極はまたスイッチ３７を介して入力端子１２に接続されている。容量２７の第２の電極はスイッチ２８を介してサンプラ２０のサンプルされた信号を伝送するよう結合されかつスイッチ３８を介して導体１５に接続されている。スイッチ３３，３４，３５，３６，３７および３８の制御電極は第１のクロック信号Φ１を受けるよう結合されている。スイッチ２２，２４，２６および２８の制御電極は第２のクロック信号Φ２を受けるよう結合されている。
【０００９】
後に説明するように、スイッチ３３，３４，３５，３６，３７および３８はサンプリングフェーズの間に導通する。したがって、それらの制御電極に印加される第１のクロック信号Φ１はまたサンプリング信号と称される。これに対し、スイッチ２２，２４，２６および２８は積分フェーズの間に導通する。したがって、それらの制御電極に印加される第２のクロック信号Φ２はまた積分信号と称される。サンプリング信号Φ１はスイッチ３３，３４，３５，３６，３７および３８がどのような種類の装置であるかに依存して、電圧信号、電流信号、その他とすることができる。同様に、積分信号Φ２はスイッチ２２，２４，２６および２８がどのような種類の装置であるかに依存して、電圧信号、電流信号、その他とすることができる。
【００１０】
積分器４０は演算増幅器４２および積分容量４４を含む。演算増幅器４２は基準電圧ＶＲＥＦ１を受けるために導体４５に接続された非反転入力、およびサンプラ２０のサンプルされた信号を受けるためにスイッチ２８を介して容量２７の第２の電極に接続された反転入力を有する。導体４５における基準電圧ＶＲＥＦ１は導体１５における基準電圧ＶＲＥＦと同じであってもまたは異なってもよい。演算増幅器４２の出力はスイッチドキャパシタ回路１０の出力端子１４に接続されている。容量４４は演算増幅器４２の反転入力と出力との間に接続されている。
【００１１】
動作においては、スイッチドキャパシタ回路１０は入力端子１２における入力信号をサンプルし、該入力信号を積分し、かつ積分された信号を出力端子１４に伝送する。クロックサイクルにおいては、サンプリング容量２３，２５および２７の各々はサンプリングフェーズの間に入力信号をサンプルする。サンプルされた信号はサンプリングフェーズに続く積分フェーズの間に積分器４０に転送される。サンプリングフェーズの間に、スイッチドキャパシタ回路１０の容量２３，２５および２７の各々は入力信号を１回サンプリングする。したがって、スイッチドキャパシタ回路１０は３Ｘオーバサンプリングを行ないかつ信号対雑音比を実質的に３の係数で改善する。スイッチ３３，３４，３５，３６，３７および３８はサンプリングフェーズの間に導通しかつ積分フェーズの間に非導通となる。したがって、それらはまたサンプリングスイッチとも称される。これに対し、スイッチ２２，２４，２６および２８はサンプリングフェーズの間に非導通になり、かつ積分フェーズの間に導通する。したがって、それらはまた積分スイッチと称される。スイッチ２２，２４，２６および２８は容量２３，２５および２７と直列に接続されて交互の積分スイッチおよびサンプリング容量の構成またはパターンを形成する。スイッチ２２および２８はこの構成の２つのエンドポイントまたは端点に位置し、かつしたがってエンドポイントスイッチ（ｅｎｄｐｏｉｎｔ  ｓｗｉｔｃｈｅｓ）とも称される。
【００１２】
スイッチドキャパシタ回路１０の構造は図１に示されるものに限られないことが理解されるべきである。例えば、別の実施形態では、スイッチドキャパシタ回路１０は差動入力信号を受けるよう結合される。そのような実施形態では、導体１５に接続する代わりに、容量２３，２５および２７の第２の電極は、それぞれ、スイッチ３４，３６および３８を介して差動入力信号の一方の成分または要素を受けるよう接続される。該差動入力信号の他方の成分または要素は入力端子１２に印加される。さらに別の実施形態では、容量２３，２５および２７の第２の電極は、それぞれ、スイッチ３４，３６および３８を介して積分器４０の出力に結合されたフィードバック回路（図示せず）によって発生されるフィードバック信号を受けるよう結合される。さらに、スイッチドキャパシタ回路１０は３つのサンプリング容量、すなわち、容量２３，２５および２７、を有するものに限定されない。本発明によれば、スイッチドキャパシタ回路１０はスイッチを介して互いに接続された任意の複数の、例えば、２，４，５，６その他の、サンプリング容量を持つことができる。一般に、スイッチドキャパシタ回路１０のサンプリングレートはその中のサンプリング容量の数に等しくされる。
【００１３】
図２は、本発明に係わるオーバサンプリングプロセスにおいて図１のスイッチドキャパシタ回路１０に印加されるサンプリング信号Φ１および積分信号Φ２のタイミング図５０を示す。図２は１つのサンプリングフェーズおよび１つの積分フェーズを含むオーバサンプリングプロセスにおける１クロックサイクルを示している。図２はサンプリングスイッチ３３，３４，３５，３６，３７および３８と積分スイッチ２２，２４，２６および２８の状態のタイミング関係を示すことを意図していることに注目すべきである。例えば、時間ｔ０および時間ｔ１の間でサンプリング信号Φ１を高レベルまたはハイレベルにかつ積分信号Φ２を低レベルまたはローレベルに描くことにより、図２は時間ｔ０と時間ｔ１の間の時間インターバルでサンプリングスイッチ３３，３４，３５，３６，３７および３８が導通しかつ積分スイッチ２２，２４，２６および２８が非導通であることを示すことを意図している。ここで使用される、クロック信号Φ１およびΦ２は電圧信号、電流信号、その他とすることができる。サンプリングスイッチの制御電極に印加される信号はお互いに同じであるものに限定されないことに注目すべきである。例えば、もしスイッチ３３，３４および３５が、それぞれ、ＮＰＮバイポーラトランジスタ、ｐチャネルＦＥＴ、およびｎチャネルＦＥＴであれば、スイッチ３３，３４および３５の制御電極に印加される信号は、時間ｔ０および時間ｔ１の間で、それぞれ、電流信号、低電圧信号、および高電圧信号となる。さらに、もしあるサンプリングスイッチ、例えば、スイッチ３６がｐチャネルＦＥＴとｎチャネルＦＥＴからなる２トランジスタパスゲートまたは転送ゲートを含んでおれば、該サンプリングスイッチに印加される信号は該サンプリングスイッチをオンに切り換えるためにｐチャネルＦＥＴのゲートに印加される低電圧信号とｎチャネルＦＥＴのゲートに印加される高電圧信号を含むべきである。同様に、積分スイッチの制御電極に印加される信号もお互いに同じであることに限定されない。
【００１４】
サンプリングフェーズは時刻ｔ０においてサンプリング信号Φ１が高レベルに切り換わりかつ積分信号Φ２が低レベルにある場合にスタートする。スイッチ２２，２４，２６および２８は非導通でありかつ容量２３，２５および２７はお互いから電気的に分離されている。スイッチ３３，３４，３５，３６，３７および３８はオンに切り換えられかつ導通している。容量２３は、それぞれ、スイッチ３３および３４を介して入力端子１２と導体１２との間に結合される。入力信号Ｖｉｎが容量２３の両端に印加される。同様に、容量２５は、それぞれ、スイッチ３５および３６を介して入力端子１２と導体１５との間に結合され、かつ入力信号Ｖｉｎが容量２５にわたり印加される。さらに、容量２７が、それぞれ、スイッチ３７および３８を介して入力端子１２と導体１５との間に結合され、かつ入力信号Ｖｉｎが容量２７にわたり印加される。入力信号Ｖｉｎはサンプリング容量２３，２５および２７を充電する。したがって、サンプリング容量２３，２５および２７の各々は入力信号をサンプルする。容量２３，２５および２７の各々に蓄積された電荷は入力信号電圧Ｖｉｎと各々の容量２３，２５および２７の容量すなわちキャパシタンスを乗算したものに実質的に等しくなる。
【００１５】
時間ｔ１において、サンプリング信号Φ１は低レベルに切り換わりかつ積分信号Φ２は低レベルに留まっている。スイッチ２２，２４，２６および２８は非導通に留まっている。スイッチ３３，３４，３５，３６，３７および３８はオフに切り換わり、容量２３，２５および２７を入力端子１２および導体１５から切り離し、それによってサンプリングフェーズを終了させる。容量２３，２５および２７はお互いからおよび印加された電圧信号から電気的に分離または隔離される。
【００１６】
積分フェーズは時間ｔ２でスタートし、該時間ｔ２においてはサンプリング信号Φ１は低レベルに留まっておりかつ積分信号Φ２は高レベルに切り換わる。スイッチ３３，３４，３５，３６，３７および３８は非導通に留まっている。スイッチ２２，２４，２６および２８はオンに切り換わり、かつ導通する。容量２３，２５および２７は導体１５と演算増幅器４２の反転入力との間に直列に接続される。時間ｔ２の直後に、もしＶＲＥＦ１が実質的にＶＲＥＦに等しければ、一時的にサンプルされた入力信号電圧Ｖｉｎの３倍の負の値に実質的に等しくなる（−３Ｖｉｎ）。そうでない場合は、演算増幅器４２の反転入力における電圧に直流（ＤＣ）電圧のオフセットが存在する。その後、演算増幅器４２はその反転入力の電圧を導体４５における基準電圧ＶＲＥＦ１へとドライブし、サンプリング容量２３，２５および２７に蓄積された電荷が積分容量４４に転送されるようにする。容量４４に転送された電荷は時間ｔ２の前に既に容量４４に存在する電荷に加えられることに注目すべきである。
【００１７】
時間ｔ２において、サンプリング信号Φ１は低レベルに留まっておりかつ積分信号Φ２は低レベルへと切り換わる。スイッチ３３，３４，３５，３６，３７および３８は非導通に留まっている。スイッチ２２，２４，２６および２８はオフに切り換わり、積分フェーズおよび電流クロックサイクルを終了する。容量２３，２５および２７はお互いからおよび印加された電圧信号から電気的に分離される。スイッチドキャパシタ回路１０は次のクロックサイクルにおいて入力端子１２の入力信号をサンプルする用意ができる。
【００１８】
容量２３，２５および２７は積分フェーズにおいて導体１５と演算増幅器４２の反転入力との間に直列に接続されるから、積分容量４４に転送される電荷の量は実質的に時間ｔ２の前に容量２３，２５および２７に蓄積された電荷の平均に等しい。したがって、積分容量４４に転送された電荷は容量２３，２５および２７によってサンプルされた入力信号の３つのサンプルの平均値を表わす。したがって、スイッチドキャパシタ回路１０は入力端子１２における入力信号の３Ｘオーバサンプリングを達成する。この３Ｘオーバサンプリングは３の係数でスイッチドキャパシタ回路１０のサンプリングノイズを効果的に低減する。サンプリング容量２３，２５および２７に換えて１つのサンプリング回路のみを有する従来技術のスイッチドキャパシタ回路においては、サンプリングノイズの低減は入力信号をより高い周波数でサンプリングすることにより達成される。スイッチドキャパシタ回路１０は３つのサンプリング容量２３，２５および２７を使用してサンプリング周波数を増大することなく入力信号をオーバサンプルする。このオーバサンプリング機構は空間領域（ｓｐａｃｅ  ｄｏｍａｉｎ）におけるオーバサンプリングと称される。
【００１９】
図３は、本発明の第２の実施形態に係わるスイッチドキャパシタ回路６０の回路図である。スイッチドキャパシタ回路６０は１対の入力端子６１および６２を介して差動入力信号を受けるよう結合され、かつ１対の出力端子６３および６４を介して差動出力信号を伝送するよう結合されている。例えばグランド電圧のような基準信号が電源導体６５を介してスイッチドキャパシタ回路６０に供給される。内部的には、スイッチドキャパシタ回路６０はサンプラ７０および積分器９０を含む。
【００２０】
サンプラ７０はサンプリング容量７２，７４，７６および７８を含む。好ましくは、容量７２，７４，７６および７８の容量値またはキャパシタンス値はお互いに実質的に等しくされる。サンプラ７０はまた、各々制御電極および２つの電流導通電極を有する、スイッチ７１，７３，７５，７７，７９，８１，８２，８４，８５，８６，８７および８８を含む。図１に示されるスイッチドキャパシタ回路１０のスイッチ２２，２４，２６および２８のように、スイッチ７１，７３，７５，７７および７９もまた積分スイッチと称される。スイッチ７１，７３，７５，７７および７９は容量７２，７４，７６および７８と直列に接続されて交互の積分スイッチおよびサンプリング容量の構成またはパターンを形成している。図１のスイッチドキャパシタ回路１０のスイッチ３３，３４，３５，３６，３７および３８と同様に、スイッチ８１，８２，８３，８４，８５，８６，８７および８８もまたサンプリングスイッチと称される。サンプラ７０にスイッチ７１，７３，７５，７７，７９，８１，８２，８３，８４，８５，８６，８７および８８として使用できる装置またはデバイスはＩＧＦＥＴｓ、ＭＥＳＦＥＴｓ、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタ、その他を含む。
【００２１】
容量７２の第１の電極はスイッチ８１を介して導体６５に接続されている。容量７２の第２の電極はスイッチ７３を介して容量７４の第１の電極にかつスイッチ８２を介して入力端子６１に接続されている。容量７４の第１の電極もまたスイッチ８３を介して入力端子６２に接続されている。容量７４の第２の電極はスイッチ７５を介して容量７６の第１の電極にかつスイッチ８４を介して入力端子６１に接続されている。容量７６の第１の電極はまたスイッチ８５を介して入力端子６２に接続されている。容量７６の第２の電極はスイッチ７７を介して容量７８の第１の電極にかつスイッチ８６を介して入力端子６１に接続されている。容量７８の第１の電極はまたスイッチ８７を介して入力端子６２に接続されている。容量７８の第２の電極はスイッチ８８を介して導体６５に接続されている。スイッチ８１，８２，８３，８４，８５，８６，８７および８８の制御電極はサンプリング信号Φ１を受けるよう結合されている。スイッチ７１，７３，７５，７７および７９の制御電極は積分信号Φ２を受けるよう結合されている。
【００２２】
積分器９０は演算増幅器９２および積分容量９３および９４を含む。好ましくは、積分容量９３および９４の静電容量値またはキャパシタンス値は実質的に互いに等しくされる。演算増幅器９２はスイッチ７１を介して容量７２の第１の電極に接続された非反転入力、スイッチ７９を介して容量７８の第２の電極に接続された反転入力、出力端子６３に接続された非反転出力、および出力端子６４に接続された反転出力を有する。容量９３は演算増幅器９２の非反転入力に接続された１つの電極、および演算増幅器９２の反転出力に接続された他の電極を有する。容量９４は演算増幅器９２の反転入力に接続された１つの電極および演算増幅器９２の非反転出力に接続された他の電極を有する。
【００２３】
スイッチドキャパシタ回路６０の構造は図３に示されたものに限定されないことを理解すべきである。例えば、別の実施形態では、スイッチドキャパシタ回路６０は、それぞれ、スイッチ８２，８４および８６を介して容量７２，７４および７６の第２の電極に印加されるシングルエンデッド入力信号を受けるよう結合され、かつ容量７４，７６および７８の第１の電極は、それぞれ、スイッチ８３，８５および８７を介して積分器９０の出力に接続されたフィードバック回路（図示せず）によって発生されるフィードバック信号を受けるよう結合される。さらに、スイッチドキャパシタ回路６０は４つのサンプリング容量、すなわち、容量７２，７４，７６および７８を有することに限定されない。本発明によれば、スイッチドキャパシタ回路６０のサンプリング容量の数は任意の複数の数、例えば、２，３，５，６，７その他、とすることができる。
【００２４】
動作においては、スイッチドキャパシタ回路６０は入力端子６１および６２における差動入力信号をサンプルし、該差動入力信号を積分し、かつ積分された信号を出力端子６３および６４に伝送する。スイッチドキャパシタ回路６０は図２のタイミング図５０に示されるサンプリング信号Φ１および積分信号Φ２によって動作することができる。前に述べたように、図２はサンプリングフェーズと積分フェーズを含む１クロックサイクルを示している。
【００２５】
サンプリングフェーズは時間ｔ０で開始し、該時間ｔ０においてサンプリング信号Φ１が高レベルに切り換わりかつ積分信号Φ２は低レベルになっている。スイッチ７１，７３，７５，７７および７９は非導通でありかつ容量７２，７４，７６および７８はお互いから電気的に分離されている。スイッチ８１，８２，８３，８４，８５，８６，８７および８８はオンに切り換えられかつ導通する。容量７２は、それぞれ、スイッチ８２および８１を介して入力端子６１および導体６５の間に接続されている。容量７２の両端の電圧は実質的に入力信号の第１の成分または要素の電圧レベル、例えば、Ｖｉｎ１と基準電圧レベル、例えば、グランド電圧との間の差に等しい。容量７４は、それぞれ、スイッチ８４および８３を介して入力端子６１および６２の間に接続されている。容量７４の両端の電圧は実質的に前記Ｖｉｎ１と入力信号の第２の成分または要素の電圧レベル、例えば、Ｖｉｎ２との間の差に等しい。容量７６は、それぞれ、スイッチ８６および８５を介して入力端子６１および６２の間に接続されている。容量７６の両端の電圧は実質的に前記Ｖｉｎ１と前記Ｖｉｎ２との間の差に等しい。容量７８は、それぞれ、スイッチ８８および８７を介して導体６５と入力端子６２との間に接続されている。容量７８の両端の電圧は実質的にグランド電圧とＶｉｎ２との間の差に等しい。したがって、サンプリング容量７２は入力信号の第１の成分をサンプルし、サンプリング容量７４および７６の各々は入力信号の第１および第２の成分の双方をサンプルし、かつサンプリング容量７６は入力信号の第２の成分をサンプルする。
【００２６】
時間ｔ１において、サンプリング信号Φ１は低レベルに切り換わりかつ積分信号Φ２は低レベルに留まっている。スイッチ７１，７３，７５，７７および７９は非導通に留まっている。スイッチ８１，８２，８３，８４，８５，８６，８７および８８はオフに切り換わり、容量７２，７４，７６および７８をそれぞれ印加された電圧信号から切り離し、それによってサンプリングフェーズを終了する。容量７２，７４，７６および７８はお互いからかつ印加された電圧信号から電気的に分離されまたは隔離される。
【００２７】
積分フェーズは時間ｔ２で開始し、該時間ｔ２においてはサンプリング信号Φ１が低レベルに留まっておりかつ積分信号Φ２が高レベルに切り換わる。スイッチ８１，８２，８３，８４，８５，８６，８７および８８は非導通に留まっている。スイッチ７１，７３，７５，７７および７９はオンに切り換えられる。容量７２，７４，７６および７８は演算増幅器９２の反転および非反転入力の間に直列に接続されている。時間ｔ２の直後に、演算増幅器９２の反転および非反転入力の間の電圧差は一時的に前記サンプルされた入力信号の第１および第２の成分の間の電圧差の３倍、すなわち、３（Ｖｉｎ１−Ｖｉｎ２）、に等しくなる。演算増幅器９２はその非反転および反転入力の間の電圧差を実質的にゼロへと駆動し、サンプリング容量７２，７４，７６および７８に蓄積された電荷が積分容量９３および９４に転送されるようにする。
【００２８】
もし電圧（Ｖｉｎ１−Ｖｉｎ２）が正であれば、非反転入力は始めは反転入力よりも低い電圧レベルにある。負の電荷がスイッチ７１を介して積分容量９３に転送されかつ正の電荷がスイッチ７９を介して積分容量９４に転送される。この電荷の転送プロセスは出力端子６３における電圧レベルを上昇させかつ出力端子６４における電圧レベルを低下させる。もし電圧（Ｖｉｎ１−Ｖｉｎ２）が負であれば、非反転入力は始めは反転入力よりも高い電圧レベルにある。正の電荷がスイッチ７１を介して積分容量９３に転送されかつ負の電荷がスイッチ７９を介して積分容量９４に転送される。この電荷転送プロセスは出力端子６３における電圧レベルを低下させかつ出力端子６４における電圧レベルを上昇させる。したがって、差動出力信号が出力端子６３および６４に伝送される。容量９３および９４に転送された電荷は時間ｔ２の前に、それぞれ、容量９３および９４に既に存在しているかもしれない電荷に加えられることに注目すべきである。
【００２９】
時間ｔ３において、サンプリング信号Φ１は低レベルに留まっておりかつ積分信号Φ２は低レベルへと切り換わる。スイッチ８１，８２，８３，８４，８５，８６，８７および８８は非導通に留まっている。スイッチ７１，７３，７５，７７および７９はオフに切り換えられ、積分フェーズおよび現在のクロックサイクルを終了する。容量７２，７４，７６および７８はお互いからかつ印加された電圧信号から電気的に分離される。スイッチドキャパシタ回路６０は次のクロックサイクルにおいて入力端子６１および６２における入力信号をサンプルする用意ができている。
【００３０】
スイッチドキャパシタ回路６０はサンプリング周波数を増大することなく空間領域において４Ｘオーバサンプリングを行なうために４つのサンプリング容量７２，７４，７６および７８を使用する。積分フェーズの間は、容量７２，７４，７６および７８にわたる初期電圧は３（Ｖｉｎ１−Ｖｉｎ２）である。したがって、入力電圧信号は３／４の係数でスケーリングされる（ｓｃａｌｅｄ）。伝統的なスイッチドキャパシタ回路と比較して、スイッチドキャパシタ回路６０の信号対雑音比は４Ｘ（３／４）２、すなわち、９／４、の係数で改善される。スイッチドキャパシタ回路６０のものと同様の構造を有するがＮのサンプリング容量を有するスイッチドキャパシタ回路は一般にサンプリングノイズを（Ｎ−１）２／Ｎの係数で低減することになる。
【００３１】
図４は、本発明の第３の実施形態に係わるスイッチドキャパシタ回路１１０の回路図である。スイッチドキャパシタ回路１１０は１対の入力端子１１１および１１２を介して差動入力信号を受けるよう結合され、かつ１対の出力端子１１３および１１４を介して差動出力信号を伝送するよう結合されている。基準信号ＶＲＥＦ，ＶＲＥＦ１およびＶＲＥＦ２は、それぞれ、電圧供給導体１１５，１１８および１１９を介してスイッチドキャパシタ回路１１０に供給される。基準電圧信号ＶＲＥＦ，ＶＲＥＦ１およびＶＲＥＦ２はお互いに異なってもよく、あるいは実質的に互いに等しくてもよい。内部的には、スイッチドキャパシタ回路１１０はサンプラ１２０および積分器１６０を含む。
【００３２】
サンプラ１２０はサンプリング容量１２２，１２４，１２６および１２８、そしてスイッチ１２１，１２３，１２５，１２７，１２９，１３１，１３２，１３３，１３４，１３５，１３６，１３７および１３８を含む。好ましくは、容量１２２，１２４，１２６および１２８の静電容量値またはキャパシタンス値はお互いに実質的に等しくされる。容量１２２の第１の電極はスイッチ１２１を介して導体１１５に接続されかつスイッチ１３１を介して入力端子１１１に接続されている。容量１２２の第２の電極はスイッチ１２３を介して容量１２４の第１の電極にかつスイッチ１３２を介して導体１１８に接続されている。容量１２４の第１の電極はまたスイッチ１３３を介して入力端子１１１に接続されている。容量１２４の第２の電極はスイッチ１２５を介して容量１２６の第１の電極に、かつスイッチ１３４を介して導体１１８に接続されている。容量１２６の第１の電極もまたスイッチ１３５を介して入力端子１１１に接続されている。容量１２６の第２の電極はスイッチ１２７を介して容量１２８の第１の電極に、かつスイッチ１３６を介して導体１１８に接続されている。容量１２８の第１の電極もまたスイッチ１３７を介して入力端子１１１に接続されている。容量１２８の第２の電極はスイッチ１２９を介してサンプラ１２０の第１のサンプルされた信号を伝送するよう結合され、かつスイッチ１３８を介して導体１１８に接続されている。スイッチ１３１，１３２，１３３，１３４，１３５，１３６，１３７および１３８の制御電極はサンプリング信号Φ１を受けるよう接続されている。スイッチ１２１，１２３，１２５，１２７および１２９の制御電極は積分信号Φ２を受けるよう接続されている。
【００３３】
サンプラ１２０はまたサンプリング容量１４２，１４４，１４６および１４８、およびスイッチ１４１，１４３，１４５，１４７，１４９，１５１，１５２，１５３，１５４，１５５，１５６，１５７および１５８を含む。好ましくは、容量１４２，１４４，１４６および１４８の容量値は実質的にお互いに等しくかつ容量１２２，１２４，１２６および１２８の容量値に等しくされる。容量１４２の第１の電極はスイッチ１４１を介して導体１１５に、かつスイッチ１５１を介して入力端子１１２に接続されている。容量１４２の第２の電極はスイッチ１４３を介して容量１４４の第１の電極に、かつスイッチ１５２を介して導体１１９に接続されている。容量１４４の第１の電極はまたスイッチ１５３を介して入力端子１１２に接続されている。容量１４４の第２の電極はスイッチ１４５を介して容量１４６の第１の電極に、かつスイッチ１５４を介して導体１１９に接続されている。容量１４６の第１の電極はまたスイッチ１５５を介して入力端子１１２に接続されている。容量１４６の第２の電極はスイッチ１４７を介して容量１４８の第１の電極に、かつスイッチ１５６を介して導体１１９に接続されている。容量１４８の第１の電極はまたスイッチ１５７を介して入力端子１１２に接続されている。容量１４８の第２の電極はスイッチ１４９を介してサンプラ１２０の第２のサンプルされた信号を伝送するよう結合され、かつスイッチ１５８を介して導体１１９に接続されている。スイッチ１５１，１５２，１５３，１５４，１５５，１５６，１５７および１５８の制御電極はサンプリング信号Φ１を受けるよう接続されている。スイッチ１４１，１４３，１４５，１４７および１４９の制御電極は積分信号Φ２を受けるよう接続されている。
【００３４】
スイッチ１２１，１２３，１２５，１２７，１２９，１３１，１３２，１３３，１３４，１３５，１３６，１３７，１３８，１４１，１４３，１４５，１４７，１４９，１５１，１５２，１５３，１５４，１５５，１５６，１５７および１５８として使用することができる装置またはデバイスはＩＧＦＥＴｓ、ＭＥＳＦＥＴｓ、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタその他を含む。図１に示されるスイッチドキャパシタ回路１０のスイッチ２２，２４，２６および２８と同様に、スイッチ１２１，１２３，１２５，１２７，１２９，１４１，１４３，１４５，１４７および１４９もまた積分スイッチと称される。スイッチ１２１，１２３，１２５，１２７および１２９は容量１２２，１２４，１２６および１２８と直列に接続されて交互の積分スイッチおよびサンプリング容量の第１の構成または配列を形成する。スイッチ１４１，１４３，１４５，１４７および１４９は容量１４２，１４４，１４６および１４８と直列に接続されて交互の積分スイッチおよびサンプリング容量の第２の構成または配列を形成する。図１に示されるスイッチドキャパシタ回路１０のスイッチ３３，３４，３５，３６，３７および３８と同様に、スイッチ１３１，１３２，１３３，１３４，１３５，１３６，１３７，１３８，１５１，１５２，１５３，１５４，１５５，１５６，１５７および１５８もまたサンプリングスイッチと称される。
【００３５】
積分器１６０は演算増幅器１６２、および積分容量１６３および１６４を含む。好ましくは、積分容量１６３および１６４の静電容量値またはキャパシタンス値は実質的に互いに等しくされる。演算増幅器１６２はスイッチ１２９を介して容量１２８の第２の電極に接続された非反転入力、およびスイッチ１４９を介して容量１４８の第２の電極に接続された反転入力を有する。演算増幅器１６２はまた、それぞれ、出力端子１１３および１１４に接続された非反転出力および反転出力を有する。容量１６３は演算増幅器１６２の非反転入力に接続された１つの電極および演算増幅器１６２の反転出力に接続された他の電極を有する。容量１６４は演算増幅器１６２の反転入力に接続された１つの電極および演算増幅器１６２の非反転出力に接続された他の電極を有する。
【００３６】
スイッチドキャパシタ回路１１０の構造は図４に示されたものに限定されないことが理解されるべきである。例えば、別の実施形態では、容量１２２，１２４，１２６，１２８，１４２，１４４，１４６および１４８の第２の電極が、それぞれ、スイッチ１３２，１３４，１３６，１３８，１５２，１５４，１５６および１５８を介して、積分器１６０の出力に接続されたフィードバック回路（図示せず）によって発生されるフィードバック信号を受けるよう結合される。さらに、スイッチドキャパシタ回路１１０は８個のサンプリング容量、すなわち、容量１２２，１２４，１２６，１２８，１４２，１４４，１４６および１４８、を有することに限定されない。本発明によれば、スイッチドキャパシタ回路１１０におけるサンプリング容量の数は２より大きな任意の偶数、例えば、４，６，１０，１２，１４その他、とすることができる。一般に、スイッチドキャパシタ回路１１０のサンプリングレートはその中のサンプリング容量の数を２で割ったものに等しい。
【００３７】
動作においては、スイッチドキャパシタ回路１１０は入力端子１１１および１１２における差動入力信号をサンプルし、該差動入力信号を積分し、かつ積分された信号を出力端子１１３および１１４に伝送する。スイッチドキャパシタ回路１１０は図２のタイミング図５０に示されるサンプリング信号Φ１および積分信号Φ２によって動作することができる。上に述べたように、図２は１つのサンプリングフェーズおよび１つの積分フェーズを含む１クロックサイクルを示している。
【００３８】
サンプリングフェーズは時間ｔ０で開始し、該時間ｔ０においてサンプリング信号Φ１が高レベルに切り換わりかつ積分信号Φ２は低レベルになっている。スイッチ１２１，１２３，１２５，１２７および１２９は非導通でありかつ容量１２２，１２４，１２６および１２８はお互いに電気的に分離されている。スイッチ１３１，１３２，１３３，１３４，１３５，１３６，１３７および１３８はオンに切り換えられかつ導通する。容量１２２，１２４，１２６および１２８の各々はそれぞれのスイッチを介して入力端子１１１と導体１１８の間に接続されている。容量１２２，１２４，１２６および１２８の各々にわたる電圧は実質的に入力信号の第１の成分の電圧レベル、例えば、Ｖｉｎ１、と基準電圧ＶＲＥＦ１との間の差に等しい。したがって、サンプリング容量１２２，１２４，１２６および１２８の各々はサンプリングフェーズの間に入力信号を１回サンプルする。同様に、スイッチ１４１，１４３，１４５，１４７および１４９は非導通でありかつ容量１４２，１４４，１４６および１４８はお互いに電気的に分離されている。スイッチ１５１，１５２，１５３，１５４，１５５，１５６，１５７および１５８はオンに切り換わりかつ導通する。容量１４２，１４４，１４６および１４８の各々はそれぞれのスイッチを介して入力端子１１２と導体１１９の間に接続されている。容量１４２，１４４，１４６および１４８の各々にわたる電圧は入力信号の第２の成分の電圧レベル、例えば、Ｖｉｎ２、と基準電圧ＶＲＥＦ２との間の差に実質的に等しくなる。したがって、サンプリング容量１４２，１４４，１４６および１４８の各々はサンプリングフェーズの間に入力信号の第２の成分を１回サンプルする。
【００３９】
時間ｔ１において、サンプリング信号Φ１は低レベルに切り換わりかつ積分信号Φ２は低レベルに留まっている。スイッチ１２１，１２３，１２５，１２７，１２９，１４１，１４３，１４５，１４７および１４９は非導通に留まっている。スイッチ１３１，１３２，１３３，１３４，１３５，１３６，１３７，１３８，１５１，１５２，１５３，１５４，１５５，１５６，１５７および１５８はオフに切り換わり、容量１２２，１２４，１２６，１２８，１４２，１４４，１４６および１４８をそれぞれの印加された電圧信号から切り離し、それによってサンプリングフェーズを終了する。容量１２２，１２４，１２６，１２８，１４２，１４４，１４６および１４８はお互いからかつ印加された電圧信号から電気的に分離される。
【００４０】
積分フェーズは時間ｔ２で開始し、該時間ｔ２においてサンプリング信号Φ１は低レベルに留まっておりかつ積分信号Φ２は高レベルに切り換わる。スイッチ１３１，１３２，１３３，１３４，１３５，１３６，１３７，１３８，１５１，１５２，１５３，１５４，１５５，１５６，１５７および１５８は非導通に留まっている。スイッチ１２１，１２３，１２５，１２７，１２９，１４１，１４３，１４５，１４７および１４９はオンに切り換わりかつ導通する。容量１２２，１２４，１２６および１２８は導体１１５と演算増幅器１６２の非反転入力との間に直列に接続されている。時間ｔ２の直後に、演算増幅器１６２の非反転入力の電圧レベルは、もしＶＲＥＦ１が実質的にＶＲＥＦに等しければ、一時的に前記サンプルされた入力信号の第１の成分と導体１１８における第１の基準信号との電圧差の４倍の負の値、すなわち、−４（Ｖｉｎ１−ＶＲＥＦ１）に実質的に等しくなる。そうでない場合は、演算増幅器１６２の非反転入力における電圧にＤＣ電圧オフセットが存在する。演算増幅器１６２はその非反転入力の電圧レベルをグランド電圧に駆動し、サンプリング容量１２２，１２４，１２６および１２８に蓄積された電荷が積分容量１６３に転送されるようにする。積分容量１６３に転送される電荷の量は時間ｔ２の前に容量１２２，１２４，１２６および１２８に蓄積された電荷の平均に実質的に等しくなる。したがって、積分容量１６３に転送される電荷は入力信号の第１の成分の４つのサンプルの平均値を表わす。同様に、容量１４２，１４４，１４６および１４８は導体１１５と演算増幅器１６２の反転入力との間に直列に接続され、演算増幅器１６２の反転入力の電圧レベルは、もしＶＲＥＦ２が実質的にＶＲＥＦに等しければ、一時的にサンプルされた入力信号の第２の成分と導体１１９における第２の基準信号との電圧差の４倍の負の値、すなわち、−４（Ｖｉｎ２−ＶＲＥＦ２）に実質的に等しくなる。そうでない場合は、演算増幅器１６２の反転入力における電圧にＤＣ電圧オフセットが生じる。演算増幅器１６２はその反転入力の電圧レベルをグランド電圧に駆動し、サンプリング容量１４２，１４４，１４６および１４８に蓄積された電荷が積分容量１６４に転送されるようにする。積分容量１６４に転送される電荷の量は時間ｔ２の前に容量１４２，１４４，１４６および１４８に蓄積された電荷の平均値に実質的に等しくなる。したがって、積分容量１６４に転送される電荷は入力信号の第２の成分の４つのサンプルの平均値を表わす。したがって、スイッチドキャパシタ回路１１０は入力信号の４Ｘオーバサンプリングを達成する。容量１６３および１６４に転送される電荷は、それぞれ、時間ｔ２の前に既に容量１６３および１６４に存在する電荷に加えられることに注目すべきである。
【００４１】
時間ｔ３において、サンプリング信号Φ１は低レベルに留まっておりかつ積分信号Φ２は低レベルに切り換わる。スイッチ１３１，１３２，１３３，１３４，１３５，１３６，１３７，１３８，１５１，１５２，１５３，１５４，１５５，１５６，１５７および１５８は非導通に留まっている。スイッチ１２１，１２３，１２５，１２７，１２９，１４１，１４３，１４５，１４７および１４９はオフに切り換わり、積分フェーズおよび現在のクロックサイクルを終了する。容量１２２，１２４，１２６，１２８，１４２，１４４，１４６および１４８はお互いからかつ印加された電圧信号から電気的に分離される。スイッチドキャパシタ回路１１０は引き続くクロックサイクルにおいて入力端子１１１および１１２の入力信号をサンプルする用意ができている。上で述べたように、スイッチドキャパシタ回路１１０は入力端子１１１および１１２における入力信号の４Ｘオーバサンプリングを行なう。スイッチドキャパシタ回路１１０は８個のサンプリング容量１２２，１２４，１２６，１２８，１４２，１４４，１４６および１４８を使用してサンプリング周波数を増大することなく空間領域において入力信号をオーバサンプルする。４Ｘオーバサンプリングはスイッチドキャパシタ回路１１０のサンプリングノイズを４の係数で効果的に低減する。
【００４２】
図５は、本発明の第４の実施形態に係るスイッチドキャパシタ回路２１０の回路図である。スイッチドキャパシタ回路２１０は１対の入力端子２１１および２１２を介して差動入力信号を受けるよう結合されかつ１対の出力端子２１３および２１４を介して差動出力信号を伝送するよう結合されている。基準信号ＶＲＥＦ，ＶＲＥＦ１およびＶＲＥＦ２が、それぞれ、電源供給導体２１５，２１８および２１９を介してスイッチドキャパシタ回路２１０に供給される。基準電圧信号ＶＲＥＦ，ＶＲＥＦ１およびＶＲＥＦ２はお互いと異なっていてもあるいは実質的に互いに等しくてもよい。内部的には、スイッチドキャパシタ回路２１０はサンプラ２２０および積分器２６０を含む。
【００４３】
サンプラ２２０はサンプリング容量２２２，２２４，２２６，２２８，２４２，２４４，２４６および２４８を含む。好ましくは、容量２２２，２２４，２２６，２２８，２４２，２４４，２４６および２４８の静電容量またはキャパシタンス値は実質的に互いに等しい。サンプラ２２０はまたスイッチ２２１，２２３，２２５，２２７，２２９，２３１，２３２，２３３，２３４，２３５，２３６，２３７，２３８，２４１，２４３，２４５，２４７，２４９，２５１，２５２，２５３，２５４，２５５，２５６，２５７および２５８を含み、各々のスイッチは制御電極および２つの電流導通電極を有する。スイッチ２３１，２３２，２３３，２３４，２３５，２３６，２３７，２３８，２５１，２５２，２５３，２５４，２５５，２５６，２５７および２５８の制御電極はサンプリング信号Φ１を受けるよう結合されている。スイッチ２２１，２２３，２２５，２２７，２２９，２４１，２４３，２４５，２４７および２４９の制御電極は積分信号Φ２を受けるよう結合されている。
【００４４】
容量２２２の第１の電極は並列に接続されたスイッチ２２１および２３１を介して導体２１５に接続されている。容量２２２の第２の電極はスイッチ２２３を介して容量２２４の第１の電極に、かつスイッチ２３２を介して導体２１８に接続されている。容量２２４の第１の電極はまたスイッチ２３３を介して入力端子２１１に接続されている。容量２２４の第２の電極はスイッチ２２５を介して容量２２６の第１の電極に、かつスイッチ２３４を介して導体２１８に接続されている。容量２２６の第１の電極はまたスイッチ２３５を介して入力端子２１１に接続されている。容量２２６の第２の電極はスイッチ２２７を介して容量２２８の第１の電極にかつスイッチ２３６を介して導体２１８に接続されている。容量２２８の第１の電極はまたスイッチ２３７を介して入力端子２１１に接続されている。容量２２８の第２の電極はスイッチ２２９を介してサンプラ２２０の第１のサンプルされた信号を伝送するよう結合されかつスイッチ２３８を介して導体２１８に接続されている。
【００４５】
容量２４２の第１の電極は並列に接続されたスイッチ２４１および２５１を介して導体２１５に接続されている。容量２４２の第２の電極はスイッチ２４３を介して容量２４４の第１の電極にかつスイッチ２５２を介して導体２１９に接続されている。容量２４４の第１の電極はまたスイッチ２５３を介して第１の入力端子２１２に接続されている。容量２４４の第２の電極はスイッチ２４５を介して容量２４６の第１の電極にかつスイッチ２５４を介して導体２１９に接続されている。容量２４６の第１の電極はまたスイッチ２５５を介して入力端子２１２に接続されている。容量２４６の第２の電極はスイッチ２４７を介して容量２４８の第１の電極に接続され、かつスイッチ２５６を介して導体２１９に接続されている。容量２４８の第１の電極はまたスイッチ２５７を介して入力端子２１２に接続されている。容量２４８の第２の電極はスイッチ２４９を介してサンプラ２２０の第２のサンプルされた信号を伝送するよう結合され、かつスイッチ２５８を介して導体２１９に接続されている。
【００４６】
スイッチ２２１，２２３，２２５，２２７，２２９，２３１，２３２，２３３，２３４，２３５，２３６，２３７，２３８，２４１，２４３，２４５，２４７，２４９，２５１，２５２，２５３，２５４，２５５，２５６，２５７および２５８として使用できる装置またはデバイスはＩＧＦＥＴｓ、ＭＥＳＦＥＴｓ、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタ、その他を含む。図１に示されるスイッチドキャパシタ回路１０のスイッチ２２，２４，２６および２８と同様に、スイッチ２２１，２２３，２２５，２２７，２２９，２４１，２４３，２４５，２４７および２４９はまた積分スイッチと称される。スイッチ２２１，２２３，２２５，２２７および２２９は容量２２２，２２４，２２６および２２８と直列に接続されて積分スイッチとサンプリング容量の交互の第１の構成または配列を形成している。スイッチ２４１，２４３，２４５，２４７および２４９は容量２４２，２４４，２４６および２４８と直列に接続されて積分スイッチおよびサンプリング容量の交互の第２の構成または配列を形成している。図１に示されるスイッチドキャパシタ回路１０のスイッチ３３，３４，３５，３６，３７および３８と同様に、スイッチ２３１，２３２，２３３，２３４，２３５，２３６，２３７，２３８，２５１，２５２，２５３，２５４，２５５，２５６，２５７，および２５８もまたサンプリングスイッチと称される。
【００４７】
積分器２６０は演算増幅器２６２、および積分容量２６３および２６４を含む。好ましくは、積分容量２６３および２６４の静電容量値は実質的にお互いに等しくされる。演算増幅器２６２はスイッチ２２９を介して容量２２８の第２の電極に接続された非反転入力、およびスイッチ２４９を介して容量２４８の第２の電極に接続された反転入力を有する。演算増幅器２６２はまた、それぞれ、出力端子２１３および２１４に接続された非反転出力および反転出力を有する。容量２６３は演算増幅器２６２の非反転入力に接続された１つの電極および演算増幅器２６２の反転出力に接続された他の電極を有する。容量２６４は演算増幅器２６２の反転入力に接続された１つの電極、および演算増幅器２６２の非反転出力に接続された他の電極を有する。
【００４８】
スイッチドキャパシタ回路２１０の構造は図５に示されるものに限定されないことが理解されるべきである。例えば、別の実施形態では、容量２２２，２２４，２２６，２４２，２４４および２４６の第２の電極は、それぞれ、スイッチ２３２，２３４，２３６，２５２，２５４および２５６を介して積分器２６０の出力に接続されたフィードバック回路（図示せず）によって発生されるフィードバック信号を受けるよう接続されている。さらに、スイッチドキャパシタ回路２１０は８つのサンプリング容量、すなわち、容量２２２，２２４，２２６，２２８，２４２，２４４，２４６および２４８、を有するものに限定されない。本発明によれば、スイッチドキャパシタ回路のサンプリング容量の数は２より大きな任意の偶数とすることができ、例えば、４，６，１０，１２，１４，１６、その他とすることができる。
【００４９】
動作においては、スイッチドキャパシタ回路２１０は入力端子２１１および２１２における差動入力信号をサンプルし、該差動入力信号を積分し、かつ積分された信号を出力端子２１３および２１４に伝送する。スイッチドキャパシタ回路２１０は図２のタイミング図５０に示されるサンプリング信号Φ１および積分信号Φ２によって動作することができる。前に述べたように、図２はサンプリングフェーズおよび積分フェーズを含む１クロックサイクルを示している。
【００５０】
サンプリングフェーズは時間ｔ０で開始し、該時間ｔ０においてサンプリング信号Φ１が高レベルに切り変わりかつ積分信号Φ２は低レベルになっている。スイッチ２２１，２２３，２２５，２２７および２２９は非導通であり、かつ容量２２２，２２４，２２６および２２８はお互いから電気的に分離されている。スイッチ２３１，２３２，２３３，２３４，２３５，２３６，２３７および２３８はオンに切り変わりかつ導通する。容量２２２は、それぞれ、スイッチ２３１および２３２を介して導体２１５および導体２１８の間に結合されている。容量２２２にわたるまたは容量２２２の両端の電圧は基準電圧ＶＲＥＦおよびＶＲＥＦ１の間の差に実質的に等しい。容量２２４は、それぞれ、スイッチ２３３および２３４を介して入力端子２１１と導体２１８との間に接続されている。容量２２４にわたる電圧は実質的に入力信号の第１の成分の電圧レベル、例えば、Ｖｉｎ１、と電圧ＶＲＥＦ１との間の差に等しい。容量２２６は入力端子２１１と容量２１８との間に、それぞれ、スイッチ２３５および２３６を介して接続されている。容量２２６にわたる電圧は実質的にＶｉｎ１とＶＲＥＦ１との間の差に等しい。容量２２８は、それぞれ、スイッチ２３７および２３８を介して入力端子２１１と導体２１５との間に接続されている。容量２２８にわたる電圧は実質的にＶｉｎ１とＶＲＥＦの間の差に等しい。同様に、スイッチ２４１，２４３，２４５，２４７および２４９は非導通であり、かつ容量２４２，２４４，２４６および２４８はお互いから電気的に切り離されている。スイッチ２５１，２５２，２５３，２５４，２５５，２５６，２５７および２５８はオンに切り換えられかつ導通する。容量２４２は、それぞれ、スイッチ２５１および２５２を介して導体２１５と導体２１９の間に接続されている。容量２４２の両端の電圧は実質的に基準電圧ＶＲＥＦおよびＶＲＥＦ２の間の差に等しい。容量２４４は、それぞれ、スイッチ２５３および２５４を介して入力端子２１２と導体２１９との間に接続されている。容量２４４にわたる電圧は実質的に入力信号の第２の成分の電圧レベル、例えば、Ｖｉｎ２、と電圧ＶＲＥＦ２との間の差に等しい。容量２４６は、それぞれ、スイッチ２５５および２５６を介して入力端子２１２と導体２１９との間に接続されている。容量２４６にわたる電圧は実質的にＶｉｎ２およびＶＲＥＦ２の差に等しい。容量２４８は、それぞれ、スイッチ２５７および２５８を介して入力端子２１２と導体２１５との間に接続されている。容量２４８にわたる電圧は実質的にＶｉｎ２とＶＲＥＦとの間の差に等しい。
【００５１】
時間ｔ１において、サンプリング信号Φ１は低レベルに切り変わりかつ積分信号Φ２は低レベルに留まっている。スイッチ２２１，２２３，２２５，２２７，２２９，２４１，２４３，２４５，２４７および２４９は非導通に留まっている。スイッチ２３１，２３２，２３３，２３４，２３５，２３６，２３７，２３８，２５１，２５２，２５３，２５４，２５５，２５６，２５７および２５８はオフに切り換えられ、容量２２２，２２４，２２６，２２８，２４２，２４４，２４６および２４８をそれぞれの印加電圧から切り離し、それによってサンプリングフェーズを終了する。容量２２２，２２４，２２６，２２８，２４２，２４４，２４６および２４８はお互いからかつ印加された電圧信号から電気的に切り離される。
【００５２】
積分フェーズは時間ｔ２で開始し、該時間ｔ２においてはサンプリング信号Φ１は低レベルに留まっておりかつ積分信号Φ２は高レベルに切り変わる。スイッチ２３１，２３２，２３３，２３４，２３５，２３６，２３７，２３８，２５１，２５２，２５３，２５４，２５５，２５６，２５７および２５８は非導通に留まっている。スイッチ２２１，２２３，２２５，２２７，２２９，２４１，２４３，２４５，２４７および２４９はオンに切り換えられかつ導通する。容量２２２，２２４，２２６および２２８は導体２１５と演算増幅器２６２の非反転入力との間に直列に接続される。時間ｔ２の直後に、もしＶＲＥＦ１が実質的にＶＲＥＦに等しければ、演算増幅器２６２の非反転入力の電圧レベルは一時的に前記サンプルされた入力信号の第１の成分と導体２１８における基準信号との間の電圧差の３倍の負の値、すなわち、−３（Ｖｉｎ１−ＶＲＥＦ１）、に実質的に等しくなる。そうでない場合は、演算増幅器２６２の非反転入力に電圧のＤＣ電圧オフセットがある。演算増幅器２６２はその非反転入力における電圧レベルをグランド電圧に駆動し、サンプリング容量２２２，２２４，２２６および２２８に蓄積された電荷が積分容量２６３に転送されるようにする。同様に、容量２４２，２４４，２４６および２４８は導体２１５と演算増幅器２６２の反転入力との間に直列に接続され、かつ演算増幅器２６２の反転入力の電圧レベルは、もしＶＲＥＦ２が実質的にＶＲＥＦに等しければ、サンプルされた入力信号の第２の成分と導体２１９における基準信号との電圧差の３倍の負の値、すなわち、−３（Ｖｉｎ２−ＶＲＥＦ２）に実質的に等しくなる。そうでない場合は、演算増幅器２６２の反転入力における電圧にＤＣ電圧オフセットが存在する。演算増幅器２６２はその反転入力における電圧レベルをグランド電圧に駆動し、サンプリング容量２４２，２４４，２４６および２４８に蓄積された電荷が積分容量２６４に転送されるようにする。容量２６３および２６４に転送される電荷は時間ｔ２の前に、それぞれ、容量２６３および２６４に既に存在する可能性のある電荷に加えられることに注目すべきである。
【００５３】
時間ｔ３において、サンプリング信号Φ１は低レベルに留まっており、かつ積分信号Φ２は低レベルに切り変わる。スイッチ２３１，２３２，２３３，２３４，２３５，２３６，２３７，２３８，２５１，２５２，２５３，２５４，２５５，２５６，２５７および２５８は非導通に留まっている。スイッチ２２１，２２３，２２５，２２７，２２９，２４１，２４３，２４５，２４７および２４９はオフに切り変わり、積分フェーズおよび現在のクロックサイクルを終了する。容量２２２，２２４，２２６，２２８，２４２，２４４，２４６および２４８はお互いからおよび印加された電圧信号から電気的に切り離されている。スイッチドキャパシタ回路２１０は次のクロックサイクルにおける入力信号をサンプルする用意ができている。
【００５４】
スイッチドキャパシタ回路２１０は８個のサンプリング容量２２２，２２４，２２６，２２８，２４２，２４４，２４６および２４８を使用してサンプリング周波数を増大すること無く空間領域（ｓｐａｃｅ  ｄｏｍａｉｎ）において４Ｘオーバサンプリングを達成する。積分フェーズの間に、サンプリング容量２２２，２２４，２２６および２２８にわたる初期電圧は３（Ｖｉｎ１−ＶＲＥＦ１）であり、かつサンプリング容量２４２，２４４，２４６および２４８にわたる初期電圧は３（Ｖｉｎ２−ＶＲＥＦ２）である。図３のサンプラ７０と同様に、サンプラ２２０は差動入力電圧信号を３／４の係数でスケーリングする。伝統的なスイッチドキャパシタ回路と比較して、スイッチドキャパシタ回路２１０の信号対雑音比は４Ｘ（３／４）２、すなわち、９／４の係数で改善される。一般に、スイッチドキャパシタ回路２１０と同様の構造を有するが２Ｎのサンプリング容量を有するスイッチドキャパシタ回路はサンプリングノイズを（Ｎ−１）２／Ｎの係数で低減する。
【００５５】
図６は、本発明の第５の実施形態に係るスイッチドキャパシタ回路３１０の回路図である。スイッチドキャパシタ回路３１０は入力端子３１２を介して入力信号を受けるよう接続され、かつ出力端子３１４を介して出力信号を伝送するよう接続されている。基準信号ＶＲＥＦおよびＶＲＥＦ１は、それぞれ、電源導体３１５および３８５を介してスイッチドキャパシタ回路３１０に供給される。基準電圧信号ＶＲＥＦおよびＶＲＥＦ１はお互いから異なってもよく、あるいは実質的に互いに等しくてもよいことに注目すべきである。内部的には、スイッチドキャパシタ回路３１０はサンプラ３２０および積分器３８０を含む。
【００５６】
サンプラ３２０はサンプリング容量３２２，３２４，３２６および３２８、およびスイッチ３２１，３２３，３２５，３２７，３２９，３３１，３３２，３３３，３３４，３３５，３３６，３３７および３３８を含む。好ましくは、容量３２２，３２４，３２６および３２８の容量値は実質的に互いに等しくされる。容量３２２の第１の電極はスイッチ３２１を介して導体３１５に接続され、かつスイッチ３３１を介して入力端子３１２に接続されている。容量３２２の第２の電極はスイッチ３２３を介して容量３２４の第１の電極に、かつスイッチ３３２を介して導体３１５に接続されている。容量３２４の第１の電極はまたスイッチ３３３を介して入力端子３１２に接続されている。容量３２４の第２の電極はスイッチ３２５を介して容量３２６の第１の電極に、かつスイッチ３３４を介して導体３１５に接続されている。容量３２６の第１の電極はまたスイッチ３３５を介して入力端子３１２に接続されている。容量３２６の第２の電極はスイッチ３２７を介して容量３２８の第１の電極に、かつスイッチ３３６を介して導体３１５に接続されている。容量３２８の第１の電極はまたスイッチ３３７を介して入力端子３１２に接続されている。容量３２８の第２の電極はスイッチ３２９を介してサンプラ３２０のサンプルされた信号を伝送するよう接続され、かつスイッチ３３８を介して導体３１５に接続されている。スイッチ３３１，３３２，３３３，３３４，３３５，３３６，３３７および３３８の制御電極はサンプリング信号Φ１を受けるよう接続されている。スイッチ３２１，３２３，３２５，３２７および３２９の制御電極は積分信号Φ２を受けるよう接続されている。
【００５７】
サンプラ３２０はまたフィードバック容量３４２，３４４，３４６および３４８、およびスイッチ３４１，３４３，３４５，３４７，３５１，３５２，３５３，３５４，３５５，３５６および３５７を含む。好ましくは、容量３４２，３４４，３４６および３４８の静電容量値またはキャパシタンス値は実質的にお互いに等しくかつ容量３２２，３２４，３２６および３２８の静電容量値に等しくされる。サンプラ３２０はさらにフィードバックコントローラまたは制御部３６０を含み、該フィードバックコントローラ３６０はスイッチ３６１，３６２，３６３，３６４，３６５，３６６，３６７および３６８、および動的回転要素またはダイナミックローティションエレメント（ｄｙｎａｍｉｃ  ｒｏｔａｔｉｏｎ  ｅｌｅｍｅｎｔ）３７０を含む。動作においては、フィードバックコントローラ３６０は容量３４２，３４４，３４６および３４８と協働して多レベルまたはマルチレベルのフィードバック信号を提供する。
【００５８】
容量３４２の第１の電極はスイッチ３４１を介して導体３１５に、かつスイッチ３５１を介してスイッチ３６１および３６２の第１の電流導通電極に接続されている。容量３４２の第２の電極はスイッチ３４３を介して容量３４４の第１の電極に、かつスイッチ３５２を介して導体３１５に接続されている。容量３４４の第１の電極はまたスイッチ３５３を介してスイッチ３６３および３６４の第１の電流導通電極に接続されている。容量３４４の第２の電極はスイッチ３４５を介して容量３４６の第１の電極に、かつスイッチ３５４を介して導体３１５に接続されている。容量３４６の第１の電極はまたスイッチ３５５を介してスイッチ３６５および３６６の第１の電流導通電極に接続されている。容量３４６の第２の電極はスイッチ３４７を介して容量３４８の第１の電極に、かつスイッチ３５６を介して導体３１５に接続されている。容量３４８の第１の電極はまたスイッチ３５７を介してスイッチ３６７および３６８の第１の電流導通電極に接続されている。容量３４８の第２の電極は容量３２８の第２の電極に接続されている。スイッチ３５１，３５２，３５３，３５４，３５５，３５６および３５７の制御電極はサンプリング信号Φ１を受けるよう接続されている。スイッチ３４１，３４３，３４５および３４７の制御電極は積分信号Φ２を受けるよう接続されている。
【００５９】
スイッチ３６１，３６２，３６３，３６４，３６５，３６６，３６７および３６８の制御電極はデータバス３７３を介してダイナミックローティションエレメント３７０の出力ポート３７２に接続されている。ダイナミックローティションエレメント３７０の入力は制御信号を受けるためにフィードバックコントローラ３６０の制御端子３７４に接続されている。スイッチ３６１，３６３，３６５および３６７の第２の電流導通電極は導体３１５に接続されている。スイッチ３６２，３６４，３６６および３６８の第２の電流導通電極はフィードバック信号Ｖｆｂを受けるためにフィードバックコントローラ３６０の端子３７６に接続されている。
【００６０】
スイッチ３２１，３２３，３２５，３２７，３２９，３３１，３３２，３３３，３３４，３３５，３３６，３３７，３３８，３４１，３４３，３４５，３４７，３５１，３５２，３５３，３５４，３５５，３５６，３５７，３６１，３６２，３６３，３６４，３６５，３６６，３６７および３６８として使用可能な装置またはデバイスはＩＧＦＥＴｓ、ＭＥＳＦＥＴｓ、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタ、その他を含む。図１のスイッチドキャパシタ回路１０におけるスイッチ２２，２４，２６および２８と同様に、スイッチ３２１，３２３，３２５，３２７，３２９，３４１，３４３，３４５および３４７もまた積分スイッチ（ｉｎｔｅｇｒａｔｉｎｇ  ｓｗｉｔｃｈｅｓ）と称される。スイッチ３２１，３２３，３２５，３２７および３２９は容量３２２，３２４，３２６および３２８と直列に接続されて積分スイッチおよびサンプリング容量の交互の構成または配列を形成する。スイッチ３４１，３４３，３４５および３４７は容量３４２，３４４，３４６および３４８と直列に接続されて積分スイッチおよびフィードバック容量の交互の構成または配列を形成する。図１に示されるスイッチドキャパシタ回路１０のスイッチ３３，３４，３５，３６，３７および３８と同様に、スイッチ３３１，３３２，３３３，３３４，３３５，３３６，３３７，３３８，３５１，３５２，３５３，３５４，３５５，３５６および３５７はまたサンプリングスイッチと称される。フィードバックコントローラ３６０においては、スイッチ３６１，３６３，３６５および３６７の各々はその電流導通電極の１つが導体３１５における基準電圧ＶＲＥＦに接続されかつシャントスイッチ（ｓｈｕｎｔ  ｓｗｉｔｃｈ）と称される。スイッチ３６２，３６４，３６６および３６８の各々はその電流導通電極の１つが端子３７６におけるフィードバック信号Ｖｆｂに接続されかつフィードバックスイッチと称される。
【００６１】
積分器３８０は演算増幅器３８２、および積分容量３８４を含む。演算増幅器３８２は導体３８５に接続された非反転入力、およびスイッチ３２９を介して容量３２８および３４８の第２の電極に接続された反転入力を有する。演算増幅器３８２はまた出力端子３１４に接続された出力を有する。容量３８４は演算増幅器３８２の反転入力に接続された１つの電極および演算増幅器３８２の出力に接続された他の電極を有する。
【００６２】
スイッチドキャパシタ回路３１０はまたフィードバック回路３９０を含む。フィードバック回路３９０の入力は演算増幅器３８２の出力に接続されている。フィードバック回路３９０の出力はフィードバックコントローラ３６０の端子３７６に接続されている。フィードバック回路３９０はまたフィードバックコントローラ３６０の制御端子３７４に接続された制御出力を有する。好ましい実施形態では、フィードバック回路３９０はフィードバック信号Ｖｆｂを発生する比較器（図示せず）を含む。フィードバック回路３９０はまた、好ましくは、その制御出力にデジタル制御信号を発生するためのデジタル−アナログ変換器（図示せず）を含む。したがって、フィードバック回路３９０の制御出力はまたデジタル制御信号ポートと称される。
【００６３】
スイッチドキャパシタ回路３１０の構造は図６に示されたものに限定されないことを理解すべきである。例えば、スイッチドキャパシタ回路３１０は４つのサンプリング容量、すなわち、容量３２２，３２４，３２６および３２８、を有するものに限定されない。本発明によれば、スイッチドキャパシタ回路３１０におけるサンプリング容量の数は１より大きな任意の数、例えば、２，３，５，６その他、とすることができる。一般に、スイッチドキャパシタ回路３１０のサンプリングレートはその中のサンプリング容量の数に等しい。前に述べたように、ダイナミックローティションエレメント３７０はサンプリングノイズおよびフィードバック容量３４２，３４４，３４６および３４８の間の不整合の影響を最小にするよう作用する。好ましいものではあるが、ダイナミックローティションエレメント３７０はフィードバックコントローラ３６０において任意選択的なものである。
【００６４】
動作においては、スイッチドキャパシタ回路は入力端子３１２における入力信号をサンプルし、該入力信号を積分し、かつ積分された信号を出力端子３１４に伝送する。スイッチドキャパシタ回路３１０は図２のタイミング図５０に示されるサンプリング信号Φ１および積分信号Φ２によって動作することができる。前に述べたように、図２は１つのサンプリングフェーズおよび１つの積分フェーズを含む１クロックサイクルを示している。
【００６５】
サンプリングフェーズは時間ｔ０に開始し、該時間ｔ０においてサンプリング信号Φ１は高レベルに切り換わりかつ積分信号Φ２は低レベルになっている。スイッチ３２１，３２３，３２５，３２７および３２９は非導通であり、かつ容量３２２，３２４，３２６および３２８はお互いから電気的に切り離されている。スイッチ３３１，３３２，３３３，３３４，３３５，３３６，３３７および３３８はオンに切り換わりかつ導通する。容量３２２，３２４，３２６および３２８はそれぞれのスイッチを介して入力端子３１２と導体３１５との間に接続されている。容量３２２，３２４，３２６および３２８の各々にわたる電圧は入力信号の電圧レベル、例えば、Ｖｉｎ、と基準電圧ＶＲＥＦとの間の差に実質的に等しい。したがって、サンプリング容量３２２，３２４，３２６および３２８の各々はサンプリングフェーズの間に入力信号を１回サンプルする。
【００６６】
同様に、スイッチ３４１，３４３，３４５および３４７は非導通でありかつ容量３４２，３４４，３４６および３４８はお互いから電気的に切り離されている。スイッチ３５１，３５２，３５３，３５４，３５５，３５６および３５７はオンに切り換わりかつ導通する。容量３４２，３４４，３４６および３４８の各々はフィードバックコントローラ３６０と導体３１５の間にそれぞれのスイッチを介して接続されている。フィードバック回路３９０はデジタル制御信号およびフィードバック信号Ｖｆｂをフィードバックコントローラ３６０の、それぞれ、端子３７４および３７６に送る。好ましくは、制御信号およびフィードバック信号Ｖｆｂは演算増幅器３８２の出力にしたがって発生される。好ましい実施形態では、制御端子３７４におけるデジタル制御信号は５つの異なるデジタル値を有する。したがって、前記制御信号は３ビットの２進数で符号化できる。
【００６７】
フィードバックコントローラ３６０はフィードバック回路３９０により発生されるデジタル制御信号にしたがってフィードバック容量３４２，３４４，３４６および３４８を選択的に充電する。一例として、前記制御信号が０００の２進値を有する場合、スイッチ３６１，３６３，３６５および３６７が導通しかつスイッチ３６２，３６４，３６６および３６８が非導通になる。したがって、フィードバック容量３４２，３４４，３４６および３４８の第１の電極は導体３１５に接続される。容量３４２，３４４，３４６および３４８の各々にわたる電圧は実質的にゼロである。前記制御信号が００１の２進値を有する場合、シャントスイッチ３６１，３６３，３６５および３６７の１つが非導通になり、他の３つが導通する。さらに、フィードバックスイッチ３６２，３６４，３６６および３６８の内前記非導通のシャントスイッチに対応する１つが導通し、かつ他の３つは非導通になる。したがって、前記フィードバック容量３４２，３４４，３４６および３４８の１つにわたる電圧は実質的に（Ｖｆｂ−ＶＲＥＦ）に等しく、かつ他の３つのフィードバック容量にわたる電圧は実質的にゼロである。前記制御信号が０１０の２進値を有する場合、シャントスイッチ３６１，３６３，３６５および３６７の内の２つが非導通になり、他の２つが導通する。さらに、フィードバックスイッチ３６２，３６４，３６６および３６８の内前記２つの非導通のシャントスイッチに対応する２つが導通し、他の２つは非導通になる。したがって、フィードバック容量３４２，３４４，３４６および３４８の内の２つにわたる電圧は実質的に（Ｖｆｂ−ＶＲＥＦ）であり、他の２つのフィードバック容量にわたる電圧は実質的にゼロである。前記制御信号が０１１の２進値を有する場合、シャントスイッチ３６１，３６３，３６５および３６７の内の３つが非導通になり、他の１つは導通する。さらに、前記３つの非導通のシャントスイッチに対応するフィードバックスイッチ３６２，３６４，３６６および３６８の内の３つが導通し、かつ他の１つが非導通になる。したがって、フィードバック容量３４２，３４４，３４６および３４８の内の３つにわたる電圧は実質的に（Ｖｆｂ−ＶＲＥＦ）に等しく、かつ他の１つのフィードバック容量にわたる電圧は実質的にゼロである。前記制御信号が１００の２進値を有する場合、スイッチ３６１，３６３，３６５および３６７は非導通になりかつスイッチ３６２，３６４，３６６および３６８は導通する。したがって、フィードバック容量３４２，３４４，３４６および３４８の第１の電極は端子３７６に接続される。容量３４２，３４４，３４６および３４８の各々にわたる電圧は実質的に（Ｖｆｂ−ＶＲＥＦ）に等しい。
【００６８】
ダイナミックローテイションエレメント３７０はフィードバック回路３９０からデジタル制御信号を受けかつそこに格納されたアルゴリズムにしたがって構成または形成信号（ｃｏｎｆｉｇｕｒａｔｉｏｎ  ｓｉｇｎａｌ）を発生する。該構成信号はスイッチ３６１，３６２，３６３，３６４，３６５，３６６，３６７および３６８の制御電極に伝送されかつそれらの構成（ｃｏｎｆｉｇｕｒａｔｉｏｎ）を決定する。前記デジタル制御信号が００１の２進値を有する場合、どのフィードバック容量が端子３７６におけるフィードバック信号Ｖｆｂと導体３１５における基準電圧ＶＲＥＦの間に結合されるかに関して４つの可能な選択肢がある。前記デジタル制御信号が０１０の２進値を有する場合、どの対のフィードバック容量が前記フィードバック信号Ｖｆｂと前記基準電圧ＶＲＥＦとの間に接続されるかに関して６つの可能な選択肢がある。前記デジタル制御信号が０１１の２進値を有する場合、フィードバック容量のどの３つ組（ｔｒｉｏ）が前記フィードバック信号Ｖｆｂと前記基準電圧ＶＲＥＦの間に接続されるかに関して４つの可能な選択肢がある。好ましくは、ダイナミックローテイションエレメント３７０に格納されるアルゴリズムは前記デジタル制御信号が００１，０１０または０１１の２進値を有する度ごとに、端子３７６と導体３１５との間に接続されるフィードバック容量の組み合わせが前記デジタル制御信号が同じ２進値を有する最後の時から異なるようにされるものである。したがって、各々のフィードバック容量は他のフィードバック容量のものと実質的に同じであるＶｆｂとＶＲＥＦとの間に接続される確率を有する。その結果、サンプリングノイズが最小になる。さらに、フィードバック容量３４２，３４４，３４６および３４８の間の何らかの可能な不整合の影響が時間領域におけるオーバサンプリングを含むオーバサンプリング処理の間において信号帯域幅内で最小にされる。
【００６９】
時間ｔ１において、サンプリング信号Φ１は低レベルに切り換わりかつ積分信号Φ２は低レベルに留まっている。スイッチ３２１，３２３，３２５，３２７，３２９，３４１，３４３，３４５および３４７は非導通に留まっている。スイッチ３３１，３３２，３３３，３３４，３３５，３３６，３３７，３３８，３５１，３５２，３５３，３５４，３５５，３５６および３５７はオフに切り換えられ、容量３２２，３２４，３２６，３２８，３４２，３４４，３４６および３４８をそれぞれの印加された電圧信号から切り離し、それによってサンプリングフェーズを終了する。容量３２２，３２４，３２６，３２８，３４２，３４４，３４６および３４８はお互いからかつ印加された電圧信号から電気的に切り離される。
【００７０】
積分フェーズは時間ｔ２で開始し、該時間ｔ２においてサンプリング信号Φ１は低レベルに留まっておりかつ積分信号Φ２は高レベルに切り換わる。スイッチ３３１，３３２，３３３，３３４，３３５，３３６，３３７，３３８，３５１，３５２，３５３，３５４，３５５，３５６および３５７は非導通に留まっている。スイッチ３２１，３２３，３２５，３２７，３２９，３４１，３４３，３４５および３４７はオンに切り換わりかつ導通する。サンプリング容量３２２，３２４，３２６および３２８は導体３１５と演算増幅器３８２の反転入力との間に直列に接続される。同様に、フィードバック容量３４２，３４４，３４６および３４８は導体３１５と演算増幅器３８２の反転入力の間に直列に接続される。時間ｔ２の直後に、演算増幅器３８２の非反転入力の電圧レベルは直列に接続されたサンプリング容量３２２，３２４，３２６および３２８にわたる電圧および直列に接続されたフィードバック容量３４２，３４４，３４６および３４８にわたる電圧によって決定される。直列に接続されたサンプリング容量３２２，３２４，３２６および３２８にわたる電圧はサンプルされた入力信号と導体３１５における基準電圧との電圧差の４倍、すなわち、４（Ｖｉｎ−ＶＲＥＦ）に実質的に等しい。直列に接続されたフィードバック容量３４２，３４４，３４６および３４８にわたる電圧は、制御端子３７４におけるデジタル制御信号の２進値に応じて、実質的にゼロ、（Ｖｆｂ−ＶＲＥＦ）、２（Ｖｆｂ−ＶＲＥＦ）、３（Ｖｆｂ−ＶＲＥＦ）または４（Ｖｆｂ−ＶＲＥＦ）に等しくなる。演算増幅器３８２はその反転入力の電圧レベルを基準電圧レベルＶＲＥＦ１へと駆動し、サンプリング容量３２２，３２４，３２６および３２８およびフィードバック容量３４２，３４４，３４６および３４８に蓄積された電荷が積分容量３８４に転送されるようにする。積分容量３８４に転送される電荷の量は実質的にサンプリング容量３２２，３２４，３２６，３２８に蓄積された電荷の平均値と時間ｔ２の前にフィードバック容量３４２，３４４，３４６および３４８に蓄積された電荷の平均値とを加えたものに等しくなる。したがって、積分容量３８４に転送される電荷はフィードバック信号Ｖｆｂにより変調された入力信号の４つのサンプルの平均値を表わす。したがって、スイッチドキャパシタ回路３１０は入力信号の４Ｘオーバサンプリングを達成する。容量３８４に転送される電荷は時間ｔ２の前に容量３８４に既に存在しているかもしれない電荷に加えられることに注目すべきである。
【００７１】
時間ｔ３において、サンプリング信号Φ１は低レベルに留まっておりかつ積分信号Φ２は低レベルに切り換わる。スイッチ３３１，３３２，３３３，３３４，３３５，３３６，３３７，３３８，３５１，３５２，３５３，３５４，３５５，３５６および３５７は非導通に留まっている。スイッチ３２１，３２３，３２５，３２７，３２９，３４１，３４３，３４５および３４７はオフに切り換わり、積分フェーズおよび現在のクロックサイクルを終了する。容量３２２，３２４，３２６，３２８，３４２，３４４，３４６および３４８はお互いからかつ電荷された電圧信号から電気的に切り離される。スイッチドキャパシタ回路３１０は次のクロックサイクルに対して入力端子３１２における入力信号をサンプルする用意ができている。
【００７２】
前に述べたように、スイッチドキャパシタ回路３１０は入力端子３１２における入力信号を４Ｘオーバサンプリングを行なう。スイッチドキャパシタ回路３１０は４つのサンプリング容量３２２，３２４，３２６および３２８、および４つのフィードバック容量３４２，３４４，３４６および３４８を使用してサンプリング周波数を増大することなく空間領域において入力信号のオーバサンプルを行なう。４Ｘオーバサンプリングは４の係数でスイッチドキャパシタ回路３１０のサンプリングノイズを効率的に低減する。
【００７３】
時間ｔ０およびｔ１の間のサンプリングフェーズの間に、シャントスイッチ３６１，３６３，３６５および３６７およびフィードバックスイッチ３６２，３６４，３６６および３６８の状態は制御端子３７４におけるデジタル制御信号およびダイナミックローテイションエレメント３７０によって前に述べたように決定される。時間ｔ０およびｔ１の間の時間インターバル以外では、スイッチ３５１，３５３，３５５および３５７は非導通である。したがって、スイッチ３６１，３６２，３６３，３６４，３６５，３６６，３６７および３６８の状態はスイッチドキャパシタ回路３１０の動作に影響を与えることなくいくつかの構成（ｃｏｎｆｉｇｕｒａｔｉｏｎｓ）を持つことができる。例えば、好ましい実施形態においては、フィードバックコントローラ３６０はまたサンプリング信号Φ１によって制御され、したがってスイッチ３６１，３６２，３６３，３６４，３６５，３６６，３６７および３６８は全て、図２に示されるように、サンプリング信号Φ１が低レベルである時間ｔ０およびｔ１の間以外の時間インターバルでは非導通である。別の実施形態では、スイッチ３６１，３６２，３６３，３６４，３６５，３６６，３６７および３６８の状態は時間ｔ２およびｔ３の間の積分フェーズの間に構成または構築される。該構成された状態は引き続くクロックサイクルにおける積分フェーズの開始まで不変に留まっている。スイッチ３６１，３６２，３６３，３６４，３６５，３６６，３６７および３６８の状態は異なる構成となることが可能であるが、それらの第１の電流導通電極が互いに接続された、シャントスイッチ、例えば、スイッチ３６１、およびフィードバックスイッチ、例えば、スイッチ３６２、は同時に導通することができないことに注目すべきである。
【００７４】
図７は、本発明の第６の実施形態に係わるスイッチドキャパシタ回路４１０の回路図である。スイッチドキャパシタ回路４１０は１対の入力端子４１１および４１２を介して差動入力信号を受けるよう接続され、かつ１対の出力端子４１３および４１４を介して差動出力信号を伝送するよう接続されている。例えば、グランド電圧のような基準信号が電源導体４１５を介してスイッチドキャパシタ回路４１０に供給される。内部的には、スイッチドキャパシタ回路４１０はサンプラ４２０および積分器４８０を含む。
【００７５】
サンプラ４２０はサンプリング容量４２２，４２４，４２６および４２８、およびスイッチ４２１，４２３，４２５，４２７，４２９，４３１，４３２，４３３，４３４，４３５，４３６，４３７および４３８を含む。好ましくは、容量４２２，４２４，４２６および４２８の静電容量値はお互いに実質的に等しくされる。容量４２２の第１の電極はスイッチ４２１を介して積分器４８０の第１の入力端子４８５に接続され、かつスイッチ４３１を介して導体４１５に接続されている。容量４２２の第２の電極はスイッチ４２３を介して容量４２４の第１の電極に接続され、かつスイッチ４３２を介して入力端子４１１に接続されている。容量４２４の第１の電極はまたスイッチ４３３を介して入力端子４１２に接続されている。容量４２４の第２の電極はスイッチ４２５を介して容量４２６の第１の電極に、かつスイッチ４３４を介して入力端子４１１に接続されている。容量４２６の第１の電極はまたスイッチ４３５を介して入力端子４１２に接続されている。容量４２６の第２の電極はスイッチ４２７を介して容量４２８の第１の電極に、かつスイッチ４３６を介して入力端子４１１に接続されている。容量４２８の第１の電極はまたスイッチ４３７を介して入力端子４１２に接続されている。容量４２８の第２の電極はスイッチ４２９を介して積分器４８０の第２の入力端子４８６に、かつスイッチ４３８を介して導体４１５に接続されている。スイッチ４３１，４３２，４３３，４３４，４３５，４３６，４３７および４３８はサンプリング信号Φ１を受けるよう接続されいる。スイッチ４２１，４２３，４２５，４２７および４２９の制御電極は積分信号Φ２を受けるよう接続されている。
【００７６】
サンプラ４２０はまたフィードバック容量４４２，４４４，４４６および４４８、およびスイッチ４４１，４４３，４４５，４４７，４５１，４５２，４５３，４５４，４５５，４５６および４５７を含む。好ましくは、容量４４２，４４４，４４６および４４８の静電容量値は実質的にお互いに等しくかつ容量４２２，４２４，４２６および４２８の静電容量値に等しくされる。サンプラ４２０はさらにフィードバックコントローラ４６０を含み、該フィードバックコントローラ４６０はスイッチ４６１，４６２，４６３，４６４，４６５，４６６，４６７，４６８，４６９，４７２，４７３および４７４、およびダイナミックローテイションエレメント４７０を含む。スイッチ４６１，４６２，４６３，４６４，４６５，４６６，４６７，４６８，４６９，４７２，４７３および４７４の各々は制御電極および２つの電流導通電極を有する。動作においては、フィードバックコントローラ４６０および容量４４２，４４４，４４６および４４８は多レベルまたはマルチレベルフィードバック信号を提供する。
【００７７】
容量４４２の第１の電極はスイッチ４４１を介して入力端子４８５に、およびスイッチ４５１を介して導体４１５に接続されている。容量４４２の第２の電極はスイッチ４４３を介して容量４４４の第１の電極に、かつスイッチ４５２を介してスイッチ４６１および４６２の第１の電流導通電極に接続されている。容量４４４の第１の電極はまたスイッチ４５３を介してスイッチ４６３および４６４の第１の電流導通電極に接続されている。容量４４４の第２の電極はスイッチ４４５を介して容量４４６の第１の電極に、かつスイッチ４５４を介してスイッチ４６５および４６６の第１の電流導通電極に接続されている。容量４４６の第１の電極はまたスイッチ４５５を介してスイッチ４６７および４６８の第１の電流導通電極に接続されている。容量４４６の第２の電極はスイッチ４４７を介して容量４４８の第１の電極に、かつスイッチ４５６を介してスイッチ４６９および４７２の第１の電流導通電極に接続されている。容量４４８の第１の電極はまたスイッチ４５７を介してスイッチ４７３および４７４の第１の電流導通電極に接続されている。容量４４８の第２の電極は容量４２８の第２の電極に接続されている。スイッチ４５１，４５２，４５３，４５４，４５５，４５６および４５７の制御電極はサンプリング信号Φ１を受けるよう接続されている。スイッチ４４１，４４３，４４５および４４７の制御電極は積分信号Φ２を受けるよう接続されている。
【００７８】
スイッチ４６１，４６２，４６３，４６４，４６５，４６６，４６７，４６８，４６９，４７２，４７３および４７４の制御電極はデータバス４７６を介してダイナミックローテイションエレメント４７０の出力ポート４７５に接続されている。ダイナミックローテイションエレメント４７０の入力は制御信号を受けるためにフィードバックコントローラ４６０の制御端子４７７に接続されている。スイッチ４６１，４６３，４６５，４６７，４６９および４７３の第２の電流導通電極は導体４１５に接続されている。スイッチ４６２，４６６および４７２の第２の電流導通電極は第１のフィードバック信号Ｖｆｂ１を受けるためにフィードバックコントローラ４６０の端子４７８に接続されている。スイッチ４６６，４６８および４７４の第２の電流導通電極は第２のフィードバック信号Ｖｆｂ２を受けるためにフィードバックコントローラ４６０の端子４７９に接続されている。スイッチ４２１，４２３，４２５，４２７，４２９，４３１，４３２，４３３，４３４，４３５，４３６，４３７，４３８，４４１，４４３，４４５，４４７，４５１，４５２，４５３，４５４，４５５，４５６，４５７，４６１，４６２，４６３，４６４，４６５，４６６，４６７，４６８，４６９，４７２，４７３および４７４として使用可能な装置またはデバイスはＩＧＦＥＴｓ、ＭＥＳＦＥＴｓ、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタ、その他を含む。図１に示されるスイッチドキャパシタ回路１０のスイッチ２２，２４，２６および２８と同様に、スイッチ４２１，４２３，４２５，４２７，４２９，４４１，４４３，４４５および４４７もまた積分スイッチと称される。スイッチ４２１，４２３，４２５，４２７および４２９は容量４２２，４２４，４２６および４２８と直列に接続されて交互の積分スイッチおよびサンプリング容量の構成または配列を形成する。スイッチ４４１，４４３，４４５および４４７は容量４４２，４４４，４４６および４４８と直列に接続されて交互の積分スイッチおよびフィードバック容量の構成または配列を形成する。図１に示されるスイッチドキャパシタ回路１０のスイッチ３３，３４，３５，３６，３７および３８と同様に、スイッチ４３１，４３２，４３３，４３４，４３５，４３６，４３７，４３８，４５１，４５２，４５３，４５４，４５５，４５６および４５７もまたサンプリングスイッチと称される。フィードバックコントローラ４６０において、スイッチ４６１，４６３，４６５，４６７，４６９および４７３の各々はその第２の電流導通電極が導体４１５に接続されかつまたシャントスイッチと称される。スイッチ４６２，４６６および４７２の各々はその第２の電流導通電極が端子４７８におけるフィードバック信号Ｖｆｂ１に接続されている。スイッチ４６４，４６８および４７４の各々はその第２の電流導通電極が端子４７９におけるフィードバック信号Ｖｆｂ２に接続されている。スイッチ４６２，４６４，４６６，４６８，４７２および４７４もまたフィードバックスイッチと称される。
【００７９】
積分器４８０は演算増幅器４８２、および積分容量４８３および４８４を含む。演算増幅器４８２は積分器４８０の入力端子４８５に接続された非反転入力、および積分器４８０の入力端子４８６に接続された反転入力を有する。演算増幅器４８２はまた出力端子４１３に接続された非反転出力、および出力端子４１４に接続された反転出力を有する。容量４８３は演算増幅器４８２の非反転入力に接続された１つの電極、および演算増幅器４８２の反転出力に接続された他の電極を有する。容量４８４は演算増幅器４８２の反転入力に接続された１つの電極、および演算増幅器４８２の非反転出力に接続された他の電極を有する。
【００８０】
スイッチドキャパシタ回路４１０はまたフィードバック回路４９０を含む。フィードバック回路４９０の２つの入力は演算増幅器４８２の２つの出力に接続されている。フィードバック回路４９０の第１の出力はフィードバックコントローラ４６０の端子４７８に接続されている。フィードバック回路４９０の第２の出力はフィードバックコントローラ４６０の端子４７９に接続されている。フィードバック回路４９０はまたフィードバックコントローラ４６０の制御端子４７７に接続された制御出力を有する。好ましい実施形態においては、フィードバック回路４９０は、それぞれ、端子４７８および４７９においてフィードバック信号Ｖｆｂ１およびＶｆｂ２を発生する比較器（図示せず）を含む。フィードバック回路４９０はまた好ましくは制御端子４７７に接続されたその制御出力においてデジタル制御信号を発生するためにデジタル−アナログ変換器（図示せず）を含む。したがって、フィードバック回路４９０の制御出力はまたデジタル制御信号ポートと称される。
【００８１】
スイッチドキャパシタ回路４１０の構造は図７に示されるものに限定されないことが理解されるべきである。例えば、スイッチドキャパシタ回路４１０は４つのサンプリング容量、すなわち、容量４２２，４２４，４２６および４２８、を有することに限定されない。本発明によれば、スイッチドキャパシタ回路４１０のサンプリング容量の数は１より大きな任意の数、例えば、２，３，５，６その他とすることができる。図６に示されるダイナミックローテイションエレメント３７０と同様に、ダイナミックローテイションエレメント４７０はサンプリングノイズおよびフィードバック容量４４２，４４４，４４６および４４８の間の不整合の影響を最小にするよう作用しかつフィードバックコントローラ４６０において任意選択的な特徴機能部である。
【００８２】
動作においては、スイッチドキャパシタ回路４１０は入力端子４１１および４１２における差動入力信号をサンプルし、該差動入力信号を積分し、かつ積分された信号を出力端子４１３および４１４に伝送する。スイッチドキャパシタ回路４１０は図２のタイミング図５０に示されるサンプリング信号Φ１および積分信号Φ２によって動作することができる。前に述べたように、図２は１つのサンプリングフェーズおよび１つの積分フェーズを含む１クロックサイクルを示している。
【００８３】
サンプリングフェーズは時間ｔ０で開始し、該時間ｔ０においてサンプリング信号Φ１は高レベルに切り換わりかつ積分信号Φ２は低レベルに留まっている。スイッチ４２１，４２３，４２５，４２７および４２９は非導通でありかつ容量４２２，４２４，４２６および４２８はお互いから電気的に切り離されている。スイッチ４３１，４３２，４３３，４３４，４３５，４３６，４３７および４３８はオンに切り換わりかつ導通している。容量４２２は入力端子４１１と導体４１５との間に、それぞれ、スイッチ４３２および４３１を介して接続されている。容量４２２にわたるまたは容量４２２の両端の電圧は入力信号の第１の成分の電圧レベル、例えば、Ｖｉｎ１、と基準電圧レベル、例えば、グランド電圧、との間の差に実質的に等しい。容量４２４は入力端子４１１と４１２の間に、それぞれ、スイッチ４３４および４３３を介して接続されている。容量４２４にわたる電圧は電圧Ｖｉｎ１と入力信号の第２の成分の電圧レベル、例えば、Ｖｉｎ２、との間の差に実質的に等しい。容量４２６は入力端子４１１と４１２の間に、それぞれ、スイッチ４３６および４３５を介して接続されている。容量４２６にわたる電圧は電圧Ｖｉｎ１と電圧Ｖｉｎ２との間の差に実質的に等しい。容量４２８は導体４１５と入力端子４１２との間に、それぞれ、スイッチ４３８および４３７を介して接続されている。容量４２８にわたる電圧はグランド電圧と電圧Ｖｉｎ２との間の差に実質的に等しい。したがって、サンプリング容量４２２は入力信号の第１の成分をサンプルし、サンプリング容量４２４および４２６の各々は入力信号の第１および第２の成分の双方をサンプルし、かつサンプリング容量４２８は入力信号の第２の成分をサンプルする。
【００８４】
同様に、スイッチ４４１，４４３，４４５および４４７は非導通でありかつ容量４４２，４４４，４４６および４４８はお互いから電気的に切り離されている。スイッチ４５１，４５２，４５３，４５４，４５５，４５６および４５７はオンに切り換わりかつ導通している。フィードバックコントローラ４６０の動作は図６に示されるフィードバックコントローラ３６０の動作と同様である。容量４４２，４４４，４４６および４４８の各々に印加される電圧は制御端子４７７におけるデジタル制御信号およびダイナミックローテイションエレメント４７０に記憶されたアルゴリズムにしたがって決定される。好ましい実施形態では、容量４４２にわたる電圧はゼロまたは−Ｖｆｂ１であり、容量４４４にわたる電圧はゼロまたはＶｆｂ２−Ｖｆｂ１であり、容量４４６にわたる電圧はゼロまたはＶｆｂ２−Ｖｆｂ１であり、そして容量４４８にわたる電圧はゼロまたはＶｆｂ２である。
【００８５】
時間ｔ１においては、サンプリング信号Φ１は低レベルに切り換わり、かつ積分信号Φ２は低レベルに留まっている。スイッチ４２１，４２３，４２５，４２７，４２９，４４１，４４３，４４５および４４７は非導通に留まっている。スイッチ４３１，４３２，４３３，４３４，４３５，４３６，４３７，４３８，４５１，４５２，４５３，４５４，４５５，４５６および４５７はオフに切り換わり、容量４２２，４２４，４２６，４２８，４４２，４４４，４４６および４４８をそれぞれの印加電圧信号から切り離し、それによってサンプリングフェーズを終了させる。容量４２２，４２４，４２６，４２８，４４２，４４４，４４６および４４８はお互いからかつ印加された電圧信号から電気的に切り離される。
【００８６】
積分フェーズはサンプリング信号Φ１が低レベルに留まっておりかつ積分信号Φ２が高レベルに切り換わる時間ｔ２において開始する。スイッチ４３１，４３２，４３３，４３４，４３５，４３６，４３７，４３８，４５１，４５２，４５３，４５４，４５５，４５６および４５７は非導通に留まっている。スイッチ４２１，４２３，４２５，４２７，４２９，４４１，４４３，４４５および４４７はオンに切り換わりかつ導通している。サンプリング容量４２２，４２４，４２６および４２８は積分器４８０の入力端子４８５および４８６の間に直列に接続されている。同様に、フィードバック容量４４２，４４４，４４６および４４８は入力端子４８５および４８６の間に直列に接続されている。時間ｔ２の直後に、演算増幅器の非反転および反転入力の間の電圧差は直列に接続されたサンプリング容量４２２，４２４，４２６および４２８にわたる合計電圧および直列に接続されたフィードバック容量４４２，４４４，４４６および４４８にわたる合計電圧によって決定される。直列に接続されたサンプリング容量４２２，４２４，４２６および４２８にわたる電圧は実質的に前記サンプルされた入力信号の第１および第２の成分の間の電圧の３倍、すなわち、３（Ｖｉｎ１−Ｖｉｎ２）に等しい。直列に接続されたフィードバック容量４４２，４４４，４４６および４４８にわたる電圧は、例えば、−Ｖｆｂ１，Ｖｆｂ２，Ｖｆｂ２−Ｖｆｂ１，Ｖｆｂ２−２Ｖｆｂ１，２Ｖｆｂ２−Ｖｆｂ１，２（Ｖｆｂ２−Ｖｆｂ１），２Ｖｆｂ２−３Ｖｆｂ１，３Ｖｆｂ２−２Ｖｆｂ１または３（Ｖｆｂ２−Ｖｆｂ１）のような、制御端子４７７におけるデジタル制御信号の２進値に依存して、実質的にゼロに等しいかあるいは端子４７８および４７９の２つのフィードバック信号のリニアな組み合わせに等しくなる。
【００８７】
演算増幅器４８２はその非反転入力と反転入力との間の電圧差を実質的にゼロになるよう駆動し、サンプリング容量４２２，４２４，４２６および４２８およびフィードバック容量４４２，４４４，４４６および４４８に蓄積された電荷が積分容量４８３および４８４に転送されるようにする。積分フェーズにおける積分器４８０の動作は図３に示される積分器９０と同様である。その結果、出力端子４１３および４１４に差動出力信号が発生される。積分容量４８３および４８４に転送される電荷は時間ｔ２の前に、それぞれ、既に容量４８３および４８４に存在し得る電荷に加えられることに注目すべきである。
【００８８】
時間ｔ３において、サンプリング信号Φ１は低レベルに留まっておりかつ積分信号Φ２は低レベルに切り換わる。スイッチ４３１，４３２，４３３，４３４，４３５，４３６，４３７，４３８，４５１，４５２，４５３，４５４，４５５，４５６および４５７は非導通に留まっている。スイッチ４２１，４２３，４２５，４２７，４２９，４４１，４４３，４４５および４４７はオフに切り換えられ、積分フェーズおよび現在のクロックサイクルを終了する。容量４２２，４２４，４２６，４２８，４４２，４４４，４４６および４４８はお互いからかつ印加された電圧信号から電気的に切り離される。スイッチドキャパシタ回路４１０は引き続くクロックサイクルにおいて入力端子４１１および４１２における入力信号をサンプルする用意ができている。
【００８９】
スイッチドキャパシタ回路４１０は４つのサンプリング容量４２２，４２４，４２６および４２８および４つのフィードバック容量４４２，４４４，４４６および４４８を使用してサンプリング周波数を増大することなく空間領域において入力信号をオーバサンプルする。積分フェーズの間に、容量４２２，４２４，４２６および４２８にわたる初期電圧は３（Ｖｉｎ１−Ｖｉｎ２）である。言い換えれば、入力電圧信号は３／４の係数でスケーリングされる。伝統的なスイッチドキャパシタ回路と比較して、スイッチドキャパシタ回路４１０の信号対雑音比は４Ｘ（３／４）２、すなわち、９／４の係数で改善される。一般に、スイッチドキャパシタ回路４１０と同様の構造を有するがＮのサンプリング容量を有するスイッチドキャパシタ回路は一般にサンプリングノイズを（Ｎ−１）２／Ｎの係数で低減する。
【００９０】
時間ｔ０およびｔ１の間のサンプリングフェーズの間に、シャントスイッチ４６１，４６３，４６５，４６７，４６９および４７３およびフィードバックスイッチ４６２，４６４，４６６，４６８，４７２および４７４の状態は、前に述べたように、制御端子４７７におけるデジタル制御信号およびダイナミックローテイションエレメント４７０によって決定される。時間ｔ０およびｔ１の間の時間インターバル以外では、スイッチ４５１，４５３，４５５および４５７は非導通である。したがって、スイッチ４６１，４６２，４６３，４６４，４６５，４６６，４６７，４６８，４６９，４７２，４７３および４７４の状態はスイッチドキャパシタ回路４１０の動作に影響を与えることなくいくつかの構成（ｃｏｎｆｉｇｕｒａｔｉｏｎｓ）を持つことができる。例えば、好ましい実施形態においては、フィードバックコントローラ４６０はまたサンプリング信号Φ１によって制御され、したがってスイッチ４６１，４６２，４６３，４６４，４６５，４６６，４６７，４６８，４６９，４７２，４７３および４７４は、図２に示されるように、サンプリング信号Φ１が低レベルである、時間ｔ０およびｔ１の間の時間インターバル以外の時間インターバルでは全て非導通である。スイッチ４６１，４６２，４６３，４６４，４６５，４６６，４６７，４６８，４６９，４７２，４７３および４７４の状態は異なる構成とすることができるが、それらの第１の電流導通電極がお互いに接続された、シャントスイッチ、例えば、スイッチ４６１、およびフィードバックスイッチ、例えば、スイッチ４６２、は同時に導通することはできないことに注目すべきである。
【００９１】
本発明の範囲は図１および図３〜図７を参照して上に説明した実施形態に限定されないことを理解すべきである。異なる回路構成および機能を達成するために当業者により上で説明した実施形態に種々の変更を加えることができる。例えば、図６に示されるスイッチドキャパシタ回路３１０におけるフィードバック回路３９０およびフィードバックコントローラ３６０は変更されかつ図４に示されるスイッチドキャパシタ回路１１０と組み合わせることができる。同様に、図７に示されるスイッチドキャパシタ回路４１０におけるフィードバック回路４９０およびフィードバックコントローラ４６０は変更されかつ図５に示されるスイッチドキャパシタ回路２１０と組み合わせることができる。さらに、本発明の空間領域におけるオーバサンプリングは時間領域におけるオーバサンプリングと組み合わせて使用して空間領域のオーバサンプリングまたは時間領域のオーバサンプリングのものより高いサンプリングレートを達成することができる。さらに、本発明のスイッチドキャパシタ回路は積分回路において使用されることに限定されない。それはまた、例えば、シグマ−デルタ（Ｓｉｇｍａ−Ｄｅｌｔａ）変調器、デジタル−アナログ変換器、その他のような、他の信号処理回路において使用することができる。
【００９２】
上においてはスイッチドキャパシタ回路およびその中でサンプリングノイズを低減する方法が提供されたことが理解されるべきである。本発明によれば、サンプリングノイズの低減は空間領域において信号をオーバサンプリングすることにより達成される。時間領域におけるオーバサンプリングのように、空間領域におけるオーバサンプリングはサンプリングノイズを低減する。しかしながら、空間領域におけるオーバサンプリングはサンプリング周波数を増大させない。したがって、本発明のスイッチドキャパシタ回路およびオーバサンプリング機構は電力効率がよくかつ低周波および高周波の双方の用途に使用するのに適している。例えば、本発明のスイッチドキャパシタ回路は無線通信の用途に使用できる。無線通信装置、例えば、デジタルセルラ電話、ページャその他、においては、エネルギ消費が主な関心事である。本発明の空間領域のオーバサンプリング機構を使用することにより、セルラ電話のバッテリ寿命を効率よく延長することが可能になる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係わるスイッチドキャパシタ回路を示す電気回路図である。
【図２】  本発明に係わるオーバサンプリングプロセスの間にスイッチドキャパシタ回路に印加される信号のタイミング図である。
【図３】  本発明の別の実施形態に係わるスイッチドキャパシタ回路の電気回路図である。
【図４】  本発明の別の実施形態に係わるスイッチドキャパシタ回路の電気回路図である。
【図５】  本発明の別の実施形態に係わるスイッチドキャパシタ回路の電気回路図である。
【図６】  本発明の別の実施形態に係わるスイッチドキャパシタ回路の電気回路図である。
【図７】    本発明の別の実施形態に係わるスイッチドキャパシタ回路の電気回路図である。
【符号の説明】
１０  スイッチドキャパシタ回路
１２  入力端子
１４  出力端子
１５  電源導体
２０  サンプラ
４０  積分器
【図１】
0004344473.tif 000002
【図２】
0004344473.tif 000003
【図３】
0004344473.tif 000004
【図４】
0004344473.tif 000005
【図５】
0004344473.tif 000006
【図６】
0004344473.tif 000007
【図７】
0004344473.tif 000008