(57)【要約】マイクロコード化シーケンサが、中央処理ユニット（ＣＰＵ）から独立して、複合変換の一連のステップを制御する。マイクロコード化は、容易に、新しいプロセスステップを追加する、および／または既存のプロセスステップを更新することをもたらす。アナログ／デジタル変換モジュール（アナログ／デジタルコンバータ（ＡＤＣ）または充電時間測定ユニット（ＣＴＭＵ）等）と組み合わせたそのようなプログラマブルシーケンサと、デジタル処理回路とは、マイクロコード化シーケンサとの組み合わせで、ＣＰＵから独立して稼働するように構成され得る。それによって、ＣＰＵおよび他の高電力モジュールが低電力スリープモードにあるとき、低電力モードで自給式動作を提供する。そのような周辺機器は、データ収集およびその処理を実行し、そして、必要なときのみ、ＣＰＵをウェークさせ、それによって、電力を節約することができる。
2017531375.tif 000002
【特許請求の範囲】
【請求項１】
マイクロコード化シーケンサを使用したアナログ／デジタル変換のための装置であって、
アナログ／デジタル変換のための手段と、
前記アナログ／デジタル変換手段に結合され、それを制御するマイクロコード化シーケンサと、
前記マイクロコード化シーケンサに結合されたメモリと
を備え、
前記メモリは、前記マイクロコード化シーケンサに前記アナログ／デジタル変換手段を制御する方法を命令するためのマイクロコード化ワードを記憶している、装置。
【請求項２】
前記アナログ／デジタル変換手段は、アナログ／デジタルコンバータ（ＡＤＣ）である、請求項１に記載の装置。
【請求項３】
前記アナログ／デジタル変換手段は、充電時間測定ユニット（ＣＴＭＵ）である、請求項１に記載の装置。
【請求項４】
前記アナログ／デジタル変換手段の入力に結合されている出力を有するアナログマルチプレクサをさらに備え、前記アナログマルチプレクサは、前記マイクロコード化シーケンサによって制御され、前記アナログマルチプレクサは、前記マイクロコード化シーケンサに命令する前記マイクロコード化ワードによって決定される前記アナログマルチプレクサの入力を選択する、請求項１に記載の装置。
【請求項５】
前記メモリに結合され、前記マイクロコード化シーケンサのためのマイクロコード化ワードを選択するために使用されるアドレスデコーダをさらに備えている、請求項１に記載の装置。
【請求項６】
低電力スリープモードを有する中央処理ユニット（ＣＰＵ）をさらに備え、前記マイクロコード化シーケンサ、アナログ／デジタル変換手段、およびメモリは、前記ＣＰＵが低電力スリープモードにあるとき、機能する、請求項１に記載の装置。
【請求項７】
前記ＣＰＵ、マイクロコード化シーケンサ、アナログ／デジタル変換手段、および前記メモリは、マイクロコントローラによって提供される、請求項６に記載の装置。
【請求項８】
前記マイクロコード化シーケンサは、データ収集シーケンサと、演算ポストプロセッサシーケンサとを備えている、請求項１に記載の装置。
【請求項９】
演算ポストプロセッサをさらに備え、前記演算ポストプロセッサは、前記演算ポストプロセッサシーケンサによって制御される、請求項８に記載の装置。
【請求項１０】
前記マイクロコード化ワードの各々は、データ部分と、演算ポストプロセッサ部分とを備えている、請求項８に記載の装置。
【請求項１１】
第１の複数のマイクロコード化ワードは、前記データ収集シーケンサを制御し、第２の複数のマイクロコード化ワードは、前記演算ポストプロセッサシーケンサを制御する、請求項８に記載の装置。
【請求項１２】
第１の複数のマイクロコード化ワードは、第１の一連のステップを制御し、第２の複数のマイクロコード化ワードは、第２の一連のステップを制御する、請求項１に記載の装置。
【請求項１３】
前記マイクロコード化ワードは、ループ制御、演算計算制御、アナログ／デジタル変換制御、充電時間測定ユニット制御、および外部ノード接続の制御から成る群から選択される部分を備えている、請求項１に記載の装置。
【請求項１４】
前記マイクロコード化ワードは、シーケンスの終了、閾値制御、アナログ／デジタル変換ラッチクロック、アキュムレータラッチクロック、記録制御、およびアキュムレータ制御から成る群から選択される部分を備えている、請求項１に記載の装置。
【請求項１５】
集積回路デバイス内のアナログ／デジタルコンバータ周辺機器であって、
アナログ／デジタルコンバータ（ＡＤＣ）コアと、
プログラマブル命令ワードによって制御される状態機械であって、前記状態機械は、前記ＡＤＣコアの制御機能を行い、前記状態機械は、少なくとも、前記集積回路デバイスの外部ピンを構成することと、サンプリングおよび変換を開始することと、結果をメモリ内に記憶することと、ループ動作を行うこととを行うように動作可能である、状態機械と、
一連の関連付けられた命令ワードを記憶するためのメモリと
を備えている、ＡＤＣ周辺機器。
【請求項１６】
命令ワードは、ループ、後処理機能、ＡＤＣ制御機能、および外部ピン構成のうちの少なくとも１つを定義するためのビットフィールドを備えている、請求項１５に記載のＡＤＣ周辺機器。
【請求項１７】
容量時間測定ユニット（ＣＴＭＵ）をさらに備え、前記命令ワードは、前記ＣＴＭＵの制御のためのビットフィールドを備えている、請求項１６に記載のＡＤＣ周辺機器。
【請求項１８】
少なくとも１つの後処理命令ワードによって制御可能な算術論理ユニットをさらに備え、後処理は、前記状態機械命令ワードによって開始される、請求項１５に記載のＡＤＣ周辺機器。
【請求項１９】
前記後処理命令ワードは、閾値、アキュムレータ入力、および結果の記憶を制御するための少なくとも１つのビットフィールドを備えている、請求項１８に記載のＡＤＣ周辺機器。
【請求項２０】
請求項１５−１９のうちの任意の１つ以上のものに記載のアナログ／デジタルコンバータ周辺機器を備えているマイクロコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連特許出願）
本願は、共有に係る米国仮特許出願第６２／０６５，１２９号（２０１４年１０月１７日出願）に対する優先権を主張し、上記出願は、あらゆる目的のために参照により本明細書に援用される。
【０００２】
（技術分野）
本開示は、アナログ／デジタル変換モジュールに関し、より具体的には、マイクロコード化シーケンサと組み合わせたアナログ／デジタル変換モジュールに関する。
【背景技術】
【０００３】
アナログ／デジタル変換、特に、マイクロコントローラ内に埋め込まれるアナログ／デジタル変換モジュールは、典型的には、マイクロコントローラのそれぞれの中央処理ユニット（ＣＰＵ）コアのソフトウェア制御下にある。これらのアナログ／デジタル変換モジュールは、ＣＰＵが非アクティブであるときのスリープおよびアイドル等の低電力モードでは、動作が限定される。一定の用途では、アナログ／デジタル変換モジュールは、他のマイクロコントローラ周辺機器機能（例えば、記憶レジスタ、アキュムレータ、マルチプレクサ、サンプルホールド回路等）との相互作用を要求し、他のマイクロコントローラ周辺機器機能は、ＣＰＵがアナログ／デジタル変換モジュールとこれらの他のマイクロコントローラ周辺機器機能との間の相互作用を制御することを要求する。ＣＰＵがアナログ／デジタル変換モジュールと他のサポート周辺機器との間の相互作用を制御する必要があるというこの要件は、例えば、限定ではないが、モータ制御、スイッチモード電源（ＳＭＰＳ）制御、デジタル信号処理（ＤＳＰ）等、より生産的に使用され得る貴重なＣＰＵ処理電力を消費する。さらに、ＣＰＵが、種々のタスクを行うために要求されるとき、これは、マイクロコントローラの電力消費を増加させ得る。
【０００４】
ＣＰＵ制御の代替として、アナログ／デジタル変換モジュールと組み合わせたハードコード化シーケンサが、例えば、アルゴリズムを行うプロセスための一連のステップを提供することができる。しかしながら、ハードコード化シーケンサにおけるステップは、エラーを補正すること、またはプロセスに対する改良を組み込むことを行うために変更されることができない。単一のプロセスシーケンスのみ、利用可能であり、他のステップまたはより多くのステップが、プロセスに追加されるように変更されることができない。これは、プロセスステップが、その生産中、ある集積回路デバイスから別のものへ微調整されるので、各集積回路デバイスがおそらく固有のものとなることをもたらす。
【発明の概要】
【課題を解決するための手段】
【０００５】
故に、ＣＰＵの関与から独立し、必要に応じて、変更および更新され得る複合プロセス変換シーケンスの必要性がある。いくつかのそのようなプロセス変換シーケンスは、例えば、限定ではないが、容量（ＣＡＰ）タッチ検出であり得る。複合プロセスは、常に進化しており、したがって、プロセス変換シーケンスも、それらに伴って進化し、プロセス目的のために必要な最小電力で起動する必要がある。
【０００６】
ある実施形態によると、マイクロコード化シーケンサを使用したアナログ／デジタル変換のための装置は、アナログ／デジタル変換のための手段と、アナログ／デジタル変換手段に結合され、それを制御するマイクロコード化シーケンサと、マイクロコード化シーケンサに結合されたメモリであって、マイクロコード化シーケンサに、アナログ／デジタル変換手段を制御する方法を命令するためのマイクロコード化ワードを記憶する、メモリとを備え得る。
【０００７】
さらなる実施形態によると、アナログ／デジタル変換手段は、アナログ／デジタルコンバータ（ＡＤＣ）であり得る。さらなる実施形態によると、アナログ／デジタル変換手段は、充電時間測定ユニット（ＣＴＭＵ）であり得る。さらなる実施形態によると、アナログマルチプレクサが、アナログ／デジタル変換手段の入力に結合されている出力を有するように提供され得、マイクロコード化シーケンサによって制御され得、アナログマルチプレクサは、マイクロコード化シーケンサに命令するマイクロコード化ワードによって決定され得るその入力を選択し得る。さらなる実施形態によると、アドレスデコーダが、メモリに結合され得、マイクロコード化シーケンサのためのマイクロコード化ワードを選択するために使用され得る。
【０００８】
さらなる実施形態によると、中央処理ユニット（ＣＰＵ）は、低電力スリープモードを有し得、マイクロコード化シーケンサ、アナログ／デジタル変換手段、およびメモリは、ＣＰＵが低電力スリープモードにある得るときに機能する。さらなる実施形態によると、ＣＰＵ、マイクロコード化シーケンサ、アナログ／デジタル変換手段、およびメモリは、マイクロコントローラによって提供され得る。さらなる実施形態によると、マイクロコード化シーケンサは、データ収集シーケンサと、演算ポストプロセッサシーケンサとを備え得る。さらなる実施形態によると、演算ポストプロセッサが、提供され得、演算ポストプロセッサは、演算ポストプロセッサシーケンサによって制御され得る。さらなる実施形態によると、マイクロコード化ワードの各々は、データ部分と、演算ポストプロセッサ部分とを備え得る。さらなる実施形態によると、第１の複数のマイクロコード化ワードは、データ収集シーケンサを制御し、第２の複数のマイクロコード化ワードは、演算ポストプロセッサシーケンサを制御する。さらなる実施形態によると、第１の複数のマイクロコード化ワードは、第１の一連のステップを制御し得、第２の複数のマイクロコード化ワードは、第２の一連のステップを制御し得る。さらなる実施形態によると、マイクロコード化ワードは、ループ制御、演算計算制御、アナログ／デジタル変換制御、充電時間測定ユニット制御、および外部ノード接続の制御から成る群から選択される部分を備え得る。さらなる実施形態によると、マイクロコード化ワードは、シーケンスの終了、閾値制御、アナログ／デジタル変換ラッチクロック、アキュムレータラッチクロック、記録制御、およびアキュムレータ制御から成る群から選択される部分を備え得る。
【０００９】
別の実施形態によると、集積回路デバイス内のアナログ／デジタルコンバータ周辺機器は、アナログ／デジタルコンバータ（ＡＤＣ）コアと、プログラマブル命令ワードによって制御される状態機械であって、ＡＤＣコアの制御機能を行い得、少なくとも、集積回路デバイスの外部ピンを構成し、サンプリングおよび変換を開始し、結果をメモリ内に記憶し、ループ動作を行うように動作可能であり得る状態機械と、一連の関連付けられた命令ワードを記憶し得るメモリとを備え得る。
【００１０】
さらなる実施形態によると、命令ワードは、ループ、後処理機能、ＡＤＣ制御機能、および外部ピン構成のうちの少なくとも１つを定義するためのビットフィールドを備え得る。さらなる実施形態によると、容量時間測定ユニット（ＣＴＭＵ）が、提供され得、命令ワードは、ＣＴＭＵの制御のためのビットフィールドを備え得る。さらなる実施形態によると、算術論理ユニットが、少なくとも１つの後処理命令ワードによって制御可能であるように提供され得、後処理は、状態機械命令ワードによって開始され得る。さらなる実施形態によると、後処理命令ワードは、少なくとも、閾値、アキュムレータ入力、および結果の記憶を制御するためのビットフィールドを備え得る。さらなる実施形態によると、マイクロコントローラは、前述のアナログ／デジタルコンバータ周辺機器のうちの任意の１つ以上のものを備え得る。
【００１１】
本開示のより完全な理解は、付随の図面と関連して検討される以下の説明を参照することによって得られ得る。
【図面の簡単な説明】
【００１２】
【図１】図１は、本開示の教示による、概略回路図、例えば、容量タッチ検出のための容量分圧器測定の概略グラフ、およびそのスイッチタイミング図を図示する。
【図２】図２は、本開示の具体的実施形態による、図１に示される一連のステップのフロー図の概略図を図示する。
【図２Ａ】図２Ａは、本開示の具体的例示的実施形態による、マイクロコントローラの概略ブロック図を図示する。
【図２Ｂ】図２Ｂは、本開示の具体的実施形態による、複数のマイクロコード化ワードの概略ブロック図を図示する。
【図３】図３は、本開示の具体的例示的実施形態による、ＣＶＤプロセスのために必要とされるリソースを制御するために使用されるマイクロコード化ワードのためのレジスタビット割り当て図を図示する。
【図４】図４は、本開示の具体的例示的実施形態による、データ蓄積および処理論理の概略ブロック図を図示する。
【図５】図５は、本開示の具体的例示的実施形態による、データ比較論理の概略ブロック図を図示する。
【図６】図６は、本開示の具体的例示的実施形態による、演算後処理のために必要とされるリソースを制御するために使用されるマイクロコード化ワードのためのレジスタビット割り当て図を図示する。
【発明を実施するための形態】
【００１３】
本開示は、種々の修正および代替形態を許すが、その具体的例示的実施形態が、図面に図示され、本明細書に詳細に説明される。しかしながら、具体的例示的実施形態の本明細書における説明は、本開示を本明細書に開示される特定の形態に限定することを意図するものではないことを理解されたい。
【００１４】
本開示の種々の実施形態によると、マイクロコード化シーケンサは、例えば、限定ではないが、マイクロコントローラ等の集積回路デバイスのアナログ／デジタル変換および／または中央処理ユニット（ＣＰＵ）コアから独立して、完全複合変換シーケンスを提供するために使用され得る。シーケンサをマイクロコード化することによって、新しいプロセスステップが、追加され、既存のプロセスステップが更新され得る。
【００１５】
アナログ／デジタル変換モジュール（例えば、限定ではないが、アナログ／デジタルコンバータ（ＡＤＣ）および／または充電時間測定ユニット（ＣＴＭＵ））およびデジタル処理回路（例えば、算出回路）と組み合わせたそのようなプログラマブルシーケンサは、ＣＰＵコアから独立して稼働するように構成され得る。したがって、アナログ／デジタル変換および後のデジタル処理を制御するマイクロコード化シーケンサは、ＣＰＵおよび／または他の高電力消費モジュールが低電力スリープモードにあるとき、低電力モードの自給式動作を提供する。そのような周辺機器は、データ収集およびその処理を実行し、そして、必要なときのみＣＰＵをウェークさせ、それによって、電力を節約することができる。さらに、この周辺機器は、ＣＰＵ処理を要求せず、その結果、ＣＰＵによる制御をまさに要求するタイムクリティカルアプリケーションは、より効率的かつ少ない動作オーバーヘッド負荷で動作し得る。
【００１６】
充電／放電外部静電容量（例えば、タッチキー）と、ＡＤＣの放電／充電内部サンプルホールドコンデンサとの組み合わせから生じる容量分圧器（ＣＶＤ）回路のアナログ電圧が、アナログ電圧値のデジタル表現を提供するために使用され得る任意のタイプのＡＤＣまたはＣＴＭＵによって、デジタル表現に変換され得ることが想定され、これは、本開示の範囲内である。ＣＴＭＵは、ＣＶＤ結果を有するサンプルホールドコンデンサを既知の電圧値まで充電または放電するかことのいずれかを行うために使用され得、既知の電圧値になるためにかかる時間（クロックカウント）は、ＣＶＤ電圧値結果を決定するために使用され得る。アナログ値のデジタル表現を提供するためのＣＴＭＵの用途は、ｗｗｗ．ｍｉｃｒｏｃｈｉｐ．ｃｏｍにおいて利用可能なＭｉｃｒｏｃｈｉｐアプリケーションノートＡＮ１２５０およびＡＮ１３７５ならびに「Ｍｅａｓｕｒｉｎｇ  ａ  ｌｏｎｇ  ｔｉｍｅ  ｐｅｒｉｏｄ」と題された共同所有の米国特許第ＵＳ７，４６０，４４１Ｂ２号および「Ｃｕｒｒｅｎｔ−ｔｉｍｅ  ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ  ｃｏｎｖｅｔｅｒ」と題されたＵＳ７，７６４，２１３Ｂ２号（両方とも、Ｊａｍｅｓ  Ｅ．  Ｂａｒｔｌｉｎｇによるものであり、全て、あらゆる目的のために、参照することによって本明細書に組み込まれる）により完全に説明されている。
【００１７】
プログラマブルシーケンサは、そのマイクロコード化プログラムステップが、エラーを補正すること、またはアプリケーションのプロセスステップに対する改良を組み込むことを行うために変更され得るという点において、柔軟性を提供する。プログラマブルシーケンサにおけるプロセスステップは、必要に応じて、追加および／または変更され得る。そのようなマイクロコード化プログラマブルシーケンサを使用する全デバイスは、容易に更新され、それによって、その設計およびサポートを単純化し得る。加えて、１つのデバイスが多くの異なるアプリケーションのためにプログラムされ得るので、より少ないそのようなデバイスしか要求されないこともある。
【００１８】
ここで図面を参照すると、例示的実施形態の詳細が、図式的に図示される。図面における同一要素は、同一番号によって表され、類似要素は、異なる小文字の添え字を伴って、同一番号によって表されるであろう。
【００１９】
図１を参照すると、描写されるのは、本開示の教示による、概略図、例えば、容量タッチ検出のための容量分圧器測定の概略グラフ、およびそのスイッチタイミング図である。この容量分圧器（ＣＶＤ）測定は、充電前段階と、取得段階（電圧平衡）と、変換段階とを備え得る一連のステップを有し得る。これらの一連のステップは、典型的には、２回行われ、２つの結果が、改良された雑音除去のために一緒に平均され得る。第１の一連のステップに対して、外部コンデンサが充電され、サンプルコンデンサが放電され得る。後の第２の一連のステップに対して、外部コンデンサが放電され、サンプルコンデンサが充電され、またはその逆であり得る。取得および変換段階は、これらの一連のステップの両方に対して同一であり得る。
【００２０】
図１（ａ）は、内部サンプリングコンデンサＣｂをアナログ／デジタルコンバータ（ＡＤＣ）１０２および複数のスイッチＳＷａ−ＳＷｅ（例えば、アナログマルチプレクサ）と組み合わせて使用する汎用ＣＶＤ回路の概略図を示す。コンデンサＣａは、集積回路の外部に位置するコンデンサ（例えば、容量タッチキー）である。図１（ｂ）は、コンデンサＣａおよびＣｂの種々の電圧電荷（ｖｏｌｔａｇｅ  ｃｈａｒｇｅ）状態を示す。ＣＶＤは、反対の電圧電荷の２つのコンデンサを一緒に接続すると、結果として生じる静止電圧電荷が、２つの異なる静電容量値の比率となるであろうという原理に基づいて動作する。一方の静電容量値、例えば、Ｃｂを把握することによって、他方の静電容量値、例えば、Ｃａが、決定され得る。
【００２１】
図２を参照すると、描写されるのは、本開示の具体的実施形態による、図１に示される一連のステップのフロー図である。前述の一連のステップは、入力−出力（Ｉ／Ｏ）ピン等のリソースのアクセスおよび制御を要求し、逐次近似レジスタ（ＳＡＲ）が、アナログ／デジタルコンバータ（ＡＤＣ）またはＣＴＭＵ、マルチプレクサ、サンプルホールド回路等において使用され得る。ＣＶＤプロセスは、ステップ２０２から始まる。ステップ２０４では、時間Ａの間、外部コンデンサＣａが、ＶＤＤまで充電され、内部コンデンサＣｂが、ＶＳＳまで放電される。ステップ２０６では、２つのコンデンサＣａおよびＣｂが、一緒に接続され、それらのそれぞれの電荷が、時間Ｂ後、ＶＤＤとＶＳＳとの間の電圧と等しく（平衡に）なるであろう。ステップ２０８では、内部コンデンサＣｂ上のこの等しくされた電圧は、デジタル値Ａに変換される（ＥＯＣ−変換終了）。ステップ２１０では、このデジタル値Ａは、本明細書により完全に後述されるように、後プロセス変換Ａに送信される。ステップ２１２では、時間Ａの間、外部コンデンサＣａが、ＶＳＳまで放電され、内部コンデンサＣｂが、ＶＤＤまで充電される。ステップ２１４では、２つのコンデンサＣａおよびＣｂが、一緒に接続され、それらのそれぞれの電荷は、時間Ｂ後、ＶＤＤとＶＳＳとの間の電圧と等しく（平衡に）なる。ステップ２１６では、内部コンデンサＣｂ上のこの等しくされた電圧は、デジタル値Ｂに変換される（ＥＯＣ−変換終了）。ステップ２１８では、このデジタル値Ｂは、本明細書により完全に後述されるように、後プロセス変換Ｂに送信される。
【００２２】
図２Ａを参照すると、描写されるのは、本開示の具体的例示的実施形態によるマイクロコントローラの概略ブロック図である。マイクロコントローラ３５０は、演算ポストプロセッサおよびシーケンサ（ＭＰＰＳ）３５２と、マイクロコード化メモリ３５４と、アドレスデコーダ３５６と、ＣＰＵおよびプログラムメモリ３５８と、ＣＴＭＵ３６０と、データ収集シーケンサ（ＤＣＳ）３６２と、ＡＤＣ３６４と、アナログマルチプレクサ３６６と、マイクロコントローラ３５０を容量タッチキー３６８に結合するために使用され得る複数の外部接続ノード３７０とを備え得る。
【００２３】
ＤＣＳ３６２は、マイクロコード化メモリ３５４からのマイクロコード化ワード（ＤＣＳＣＷ）を用いて制御され得る。各シーケンス状態のためのＤＣＳＣＷが、マルチプレクサ３６６、ＡＤＣ３６４、および／またはＣＴＭＵ３６０を制御する方法をＤＣＳ３６２に命令するために使用され得る。ＭＰＰＳ３５２は、マイクロコード化メモリ３５４からのマイクロコード化ワード（ＭＰＰＳＣＷ）を用いて制御され得る。各算出シーケンス状態のためのＭＰＰＳＣＷが、ＡＤＣ３６４および／またはＣＴＭＵ３６０からのデータを処理し、必要に応じて、結果をＣＰＵ３５８に提供する方法をＭＰＰＳ３５２に命令するために使用され得る。
【００２４】
マルチプレクサ３６６は、前述の図１および２の議論においてより完全に説明されるように、ＶＤＤ、ＶＳＳ、または、ＡＤＣ３６４もしくはＣＴＭＵ３６０の入力に外部ノード３７０を結合するために使用され得る。ＤＣＳ３６２、ＭＰＰＳ３５２、マルチプレクサ３６６、およびマイクロコード化メモリ３５４は、ＣＰＵおよびプログラムメモリ３５８から独立して動作し得、所定の基準が満たされるまで（例えば、タッチキー３６８の静電容量電荷が、そこに近接近する容量物体、例えば、指のタッチ（図示せず）を示すために十分になるまで）、マイクロコントローラ３５０内の高電力引き込みモジュールが低電力スリープモードのままであることを可能にし得る。
【００２５】
図２Ｂを参照すると、描写されるのは、本開示の具体的実施形態による、複数のマイクロコード化ワードの概略ブロック図である。第１の一連のステップは、複数のマイクロコード化ワード３２０を備え得、複数のマイクロコード化ワード３２０の各々は、関連付けられた第１の一連のステップにおけるステップを表す。第２の一連のステップは、複数のマイクロコード化ワード３２２を備え得、複数のマイクロコード化ワード３２２の各々は、関連付けられた第２の一連のステップにおけるステップを表す。アドレスデコーダ３５６は、複数のマイクロコード化ワード３２０または３２２のうちのいずれが選択されるかを制御し得、複数のマイクロコード化ワード３２０または３２２のうちの選択されたもののマイクロコード化コンテンツは、ＤＣＳ３６２およびＭＰＰＳ３５２のための動作命令を提供する。適切なマイクロコード化ワード３２０および３２２は、ＭＰＰＳ３５２およびＤＣＳ３６２に、そのパイプライン動作のために適切な機能を制御するように命令することと実質的に同時に、アドレスデコーダ３５６によって選択され得ることが想定され、これは、本開示の範囲内である。
【００２６】
図３を参照すると、描写されるのは、本開示の具体的例示的実施形態による、ＣＶＤプロセスのために必要とされるリソースを制御するために使用されるマイクロコード化ワードのためのレジスタビット割り当て図である。マイクロコード化ワードは、例えば、限定ではないが、ワンタイムプログラミング（ＯＴＰ）、フラッシュメモリ、揮発性および／または不揮発性であるランダムアクセスメモリ（ＲＡＭ）内に記憶され得る。一連のものが、このアーキテクチャにおいて追加または修正され、それによって、電力を節約するために、ＣＰＵワークロードを低減させるか、または他の高電力需要モジュール（例えば、ＣＰＵ）が、スリープモードにあるときに起動し得るインテリジェント周辺機器を作成し得る。
【００２７】
マイクロコード化ワードは、１つ以上のループを定義するためのビットフィールドを備え、ビットフィールドは、後プロセス変換演算動作を制御すること、種々のＣＶＤ相を制御すること、ＡＤＣ３６４を制御すること、容量時間測定ユニット（ＣＴＭＵ）３６０およびその種々の動作相を制御すること、周辺機器に関連付けられた種々の外部ノード３７０（集積回路パッケージの外部接続）の動作を制御すること等を行うためのものであり得る。図１に示されるような測定変換の一連から始まり、図２に示されるような状態図が、形成され得る。次いで、プログラムワードが、フロー図における関連付けられた各状態のために定義される。一連のステップが、次いで、フラッシュメモリ、ＲＡＭ等のマイクロコード化メモリ３５４内に記憶される、またはワンタイムプログラマブル（ＯＴＰ）メモリの中にハードコード化され得る。
【００２８】
図３に示されるマイクロコード化ワードは、例えば、限定ではないが、３２ビットを備え得る。ビット［３１：２６］は、ループ制御のために使用され得、ビット［２５：１９］は、将来的使用のために確保され得、ビット［１８：１６］は、演算計算制御のために使用され得、ビット［１５：１２］は、ＡＤＣ制御のために使用され得、ビット［１１：８］は、ＣＴＭＵ制御のために使用され得、ビット［７：０］は、外部ノード接続、例えば、マイクロコントローラ集積回路パッケージ上の外部接続ピンのために使用され得る。
【００２９】
プログラマブルシーケンサＤＣＳ３６２、および／またはＭＰＰＳ３５２は、その関連付けられた機能を制御するために、デバイスのモジュール（周辺機器）のそれぞれの特殊機能レジスタへのアクセスを有する状態機械を備え得る。状態機械は、マイクロコード化ワード３２０および３２２によって制御されるように実装されることができる。ある機能のみが必要とされるので、状態機械は、その論理デバイス占有面積を集積回路シリコンダイ上で小さく保つために、最小限の関連付けられた論理を用いて設計され得る。
【００３０】
ここで図４を参照すると、描写されるのは、本開示の具体的例示的実施形態による、データ蓄積および処理論理の概略ブロック図である。概して、番号４００によって表される、データ蓄積および処理論理は、第１のマルチプレクサ４２０と、記録ラッチ４２２と、記録ファイル４２４と、第２のマルチプレクサ４２６と、シフトレジスタ４３０と、ＡＤＣラッチ４３２と、加算／減算論理４３６と、第３のマルチプレクサ４３８と、アキュムレータラッチ４４０とを備え得る。前述の論理は全て、状態機械構成内で使用され、マイクロコード化ワード３２０および／または３２２によって制御され得る。
【００３１】
ここで図５を参照すると、描写されるのは、本開示の具体的例示的実施形態による、データ比較論理の概略ブロック図である。概して、番号５００によって表される、データ比較論理は、「大なり」コンパレータ５５０と、「小なり」コンパレータ５５２と、第４のマルチプレクサ５５４と、第５のマルチプレクサ５６０と、第６のマルチプレクサ５６２と、Ｎ＋１記録ラッチ５５６と、高閾値ラッチ（ＴＨＨＬＤＨ）５５８と、Ｎ記録ラッチ５６４と、低閾値ラッチ（ＴＨＨＬＤＬ）５６６とを備え得る。
【００３２】
演算処理は、図４および５に示されるように提供され得る。演算処理は、ＭＰＰＳ３５２算出シーケンス制御にリンクされ得る１つ以上の別個のマイクロコード化ワードを使用することによって、定義され得る。図６に示されるようなそれぞれのマイクロコード化ワードは、図４に示されるような関連付けられた算術論理ユニットおよび図５に示されるような比較動作を使用して、演算動作を行うことを可能にする。加算または減算が、行われ得、行われているそれぞれの動作のための種々の入力信号が、選択され得る。閾値レジスタは、上限および下限閾値との比較を可能にし、図５に示されるように関連付けられた信号を生成する。
【００３３】
ここで図６を参照すると、本開示の具体的例示的実施形態による、演算後処理のために必要とされるリソースを制御するために使用されるマイクロコード化ワードのためのレジスタビット割り当て図が描写される。演算後処理は、最初に、後処理の種々の状態を定義し、関連付けられた状態図を作成することによって遂行され得る。続いて、プログラムワードが、マイクロコード化ワード、例えば、限定ではないが、図６に示されるものを使用して、各状態に対して定義され得る。図６に示されるマイクロコード化ワードは、例えば、限定ではないが、２４ビットから成り得る。ビット［２３］は、シーケンスの終了を示し得、ビット［２２：１９］は、将来的使用のために確保され得、ビット［１８：１３］は、閾値制御のために使用され得、ビット［１２］は、ＡＤＣラッチクロックのために使用され得、ビット［１１］は、ＡＣＣ（アキュムレータ）ラッチクロックのために使用され得、ビット［１０：６］は、記録制御のために使用され得、ビット［５：０］は、アキュムレータ制御のために使用され得る。各マイクロコード化ワードは、フラッシュもしくはＤＲＡＭ内に記憶され得、またはシーケンサ制御に類似するＯＴＰメモリ内にハードコード化され得る。
【００３４】
結果として生じるマイクロコード化シーケンサ周辺機器は、以下の利点を提供する：それは、より優れた柔軟性のために構成可能であり、それは、エラーからの容易な回復を可能にし、それは、新しいプロセスステップをより容易に含むことを可能にする。所定の一連のステップは、複数の所定のアプリケーションに対してユーザのために作成され、利用可能にされ得る内蔵コードによって提供され得る。しかしながら、デバイスは、当然ながら、ユーザがその独自のカスタムプロセスステップを作成することも可能にするであろう。このマイクロコード化シーケンサ周辺機器は、ＣＰＵから独立して動作可能である。
【図１】
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【図２】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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