(57)【要約】  集積回路デバイスが、一対の導電性相互接続、たとえば、ピラーを支持する第１の基板を含む。また、デバイスは、一対の導電性相互接続上に第２の基板を含む。一対の導電性相互接続は、第１の３Ｄソレノイドインダクタとして動作するように配置される。デバイスはさらに、一対の導電性相互接続を互いに結合する導電性トレースを含む。
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【特許請求の範囲】
【請求項１】
第１の対の導電性相互接続を支持する第１の基板と、
前記第１の対の導電性相互接続上の第２の基板であって、前記第１の対の導電性相互接続は第１の３Ｄソレノイドインダクタの一部として動作するように配置される、第２の基板と、
前記第１の対の導電性相互接続を互いに結合する第１の導電性トレースとを備える、集積回路デバイス。
【請求項２】
前記第１の基板と前記第２の基板との間の第２の対の導電性相互接続と、
前記第２の基板によって支持される第３の対の導電性相互接続と、
前記第２の対の導電性相互接続上に積重される第３の基板とをさらに備える、請求項１に記載の集積回路デバイス。
【請求項３】
前記第３の対の導電性相互接続を互いに結合する第２の導電性トレースをさらに備え、前記第３の対の導電性相互接続は、前記第１の３Ｄソレノイドインダクタと位置合わせされた第２の３Ｄソレノイドインダクタとして動作するように配置される、請求項２に記載の集積回路デバイス。
【請求項４】
前記第２の対の導電性相互接続を互いに結合する第２の導電性トレースをさらに備え、前記第２の対の導電性相互接続は、第２の３Ｄソレノイドインダクタとして動作するように配置される、請求項２に記載の集積回路デバイス。
【請求項５】
前記第２の基板と前記第３の基板との間に配置され、複数のビアを通して前記第２の対の導電性相互接続に結合される第４の対の導電性相互接続と、
前記第２の対の導電性相互接続の一端を互いに結合し、前記第４の対の導電性相互接続も通り抜ける第２の導電性トレースとをさらに備え、前記第２の対の導電性相互接続および前記第４の対の導電性相互接続は、前記第１の３Ｄソレノイドインダクタの高さより高い高さを有する第３の３Ｄソレノイドインダクタとして動作するように配置される、請求項２に記載の集積回路デバイス。
【請求項６】
前記第３の基板はガラスを含む、請求項２に記載の集積回路デバイス。
【請求項７】
前記第３の基板の表面上に金属−絶縁体−金属（ＭＩＭ）キャパシタが形成される、請求項２に記載の集積回路デバイス。
【請求項８】
前記第１の対の導電性相互接続は一対のピラーを含む、請求項１に記載の集積回路デバイス。
【請求項９】
音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータのうちの少なくとも１つに組み込まれる、請求項１に記載の集積回路デバイス。
【請求項１０】
第１の対の導電性相互接続および第２の対の導電性相互接続を支持する第１の基板と、
前記第１の対の導電性相互接続および前記第２の対の導電性相互接続上に積重される第２の基板であって、前記第２の基板は、第３の対の導電性相互接続および第４の対の導電性相互接続を支持し、前記第２の基板は前記第２の対の導電性相互接続を前記第４の対の導電性相互接続に結合する一対のビアを含む、第２の基板と、
第３の対の導電性相互接続および第４の対の導電性相互接続上に積重される第３の基板と、
第１のスタック型３Ｄソレノイドインダクタとして動作するために、前記第１の対の導電性相互接続を互いに結合する第１の導電性トレースと、
第２のスタック型３Ｄソレノイドインダクタとして動作するために、前記第３の対の導電性相互接続を互いに結合する第２の導電性トレースと、
第３のスタック型３Ｄソレノイドインダクタとして動作するために、前記第２の対の導電性相互接続または前記第４の対の導電性相互接続のうちの一方を互いに結合する第３の導電性トレースとを備える、集積回路デバイス。
【請求項１１】
誘導性デバイスを製造するための配線工程の方法であって、
第１の基板上に第１の対の導電性相互接続を製造するステップと、
前記第１の対の導電性相互接続上に第２の基板を配置するステップであって、前記第１の対の導電性相互接続は第１の３Ｄソレノイドインダクタとして動作するように配置される、配置するステップと、
前記第１の対の導電性相互接続を互いに結合する第１の導電性トレースを製造するステップとを含む、方法。
【請求項１２】
前記第１の基板上に前記第１の対の導電性相互接続を製造するステップは、
前記第１の基板上に第１の導電層を堆積するステップと、
前記第１の導電層上に第１のフォトレジスト層を堆積するステップと、
前記第１の導電層をパターニングするために前記第１のフォトレジスト層をエッチングするステップと、
前記第１のフォトレジスト層を剥離するステップと、
前記パターニングされた第１の導電層上に第１の相互接続材料層を堆積するステップと、
前記堆積された第１の相互接続材料層上に第２のフォトレジスト層を堆積するステップと、
前記第１の相互接続材料層をパターニングして、前記第１の対の導電性相互接続を形成するために、前記第２のフォトレジスト層をエッチングするステップとを含む、請求項１１に記載の方法。
【請求項１３】
前記第１の基板と前記第２の基板との間に第２の対の導電性相互接続を製造するステップと、
前記第２の基板上に第３の対の導電性相互接続を製造するステップと、
前記第３の対の導電性相互接続上に第３の基板を配置するステップとをさらに含む、請求項１１に記載の方法。
【請求項１４】
前記第３の対の導電性相互接続を互いに結合する第２の導電性トレースを製造するステップをさらに含み、前記第３の対の導電性相互接続は、前記第１の３Ｄソレノイドインダクタと位置合わせされた第２の３Ｄソレノイドインダクタとして動作するように配置される、請求項１３に記載の方法。
【請求項１５】
前記第２の対の導電性相互接続を互いに結合する第２の導電性トレースを製造するステップをさらに含み、前記第２の対の導電性相互接続は、第２の３Ｄソレノイドインダクタとして動作するように配置される、請求項１３に記載の方法。
【請求項１６】
前記第２の基板と前記第３の基板との間に第４の対の導電性相互接続を製造するステップと、
前記第２の基板内に複数のビアを製造するステップと、
前記複数のビアを通して、前記第４の対の導電性相互接続を前記第２の対の導電性相互接続に結合するステップと、
前記第２の対の導電性相互接続の一端を互いに結合し、前記第４の対の導電性相互接続も通り抜ける第２の導電性トレースを製造するステップとをさらに含み、前記第２の対の導電性相互接続および前記第４の対の導電性相互接続は、前記第１の３Ｄソレノイドインダクタの高さより高い高さを有する第３の３Ｄソレノイドインダクタとして動作するように配置される、請求項１３に記載の方法。
【請求項１７】
音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータのうちの少なくとも１つに前記誘導性デバイスを組み込むステップをさらに含む、請求項１１に記載の方法。
【請求項１８】
第１の対の相互接続するための手段を支持する第１の基板と、
前記第１の対の相互接続する手段上の第２の基板であって、前記第１の対の相互接続する手段は第１の３Ｄソレノイドインダクタとして動作するように配置される、第２の基板と、
前記第１の対の相互接続する手段を互いに結合する第１の導電性手段とを備える、集積回路デバイス。
【請求項１９】
前記第１の基板と前記第２の基板との間の第２の対の相互接続するための手段と、
前記第２の基板によって支持される第３の対の相互接続するための手段と、
前記第２の対の相互接続する手段上に積重される第３の基板とをさらに備える、請求項１８に記載の集積回路デバイス。
【請求項２０】
前記第３の対の相互接続する手段を互いに結合する第２の導電性手段をさらに備え、前記第３の対の相互接続する手段は、前記第１の３Ｄソレノイドインダクタと位置合わせされた第２の３Ｄソレノイドインダクタとして動作するように配置される、請求項１９に記載の集積回路デバイス。
【請求項２１】
前記第２の対の相互接続する手段を互いに結合する第２の導電性手段をさらに備え、前記第２の対の相互接続する手段は、第２の３Ｄソレノイドインダクタとして動作するように配置される、請求項１９に記載の集積回路デバイス。
【請求項２２】
前記第２の基板と前記第３の基板との間に配置され、複数のビアを通して前記第２の対の相互接続する手段に結合される第４の対の相互接続するための手段と、
前記第２の対の相互接続する手段の一端を互いに結合し、前記第４の対の相互接続する手段も通り抜ける第２の導電性手段とをさらに備え、前記第２の対の相互接続する手段および前記第４の対の相互接続する手段は、前記第１の３Ｄソレノイドインダクタの高さより高い高さを有する第３の３Ｄソレノイドインダクタとして動作するように配置される、請求項１９に記載の集積回路デバイス。
【請求項２３】
前記第３の基板はガラスを含む、請求項１９に記載の集積回路デバイス。
【請求項２４】
前記第３の基板の表面上に金属−絶縁体−金属（ＭＩＭ）キャパシタが形成される、請求項１９に記載の集積回路デバイス。
【請求項２５】
前記第１の対の相互接続する手段は一対のピラーを含む、請求項１８に記載の集積回路デバイス。
【請求項２６】
音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータのうちの少なくとも１つに組み込まれる、請求項１８に記載の集積回路デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、集積回路（ＩＣ）の製造に関する。より詳細には、本開示の１つの態様は、スタック型導電性相互接続インダクタに関する。
【背景技術】
【０００２】
集積回路（ＩＣ）の半導体製造のプロセスフローは、基板工程（ＦＥＯＬ：  ｆｒｏｎｔ−ｅｎｄ−ｏｆ−ｌｉｎｅ）、中間工程（ＭＯＬ：  ｍｉｄｄｌｅ−ｏｆ−ｌｉｎｅ）、および配線工程（ＢＥＯＬ：  ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ）を含むことができる。基板工程は、ウェハ作製、絶縁、ウェル形成、ゲートパターニング、スペーサ、エクステンションおよびソース／ドレイン注入、シリサイド形成、ならびにデュアルストレスライナー形成を含むことができる。中間工程は、ゲートコンタクト形成を含むことができる。配線工程は、基板工程および中間工程中に作製された半導体デバイスを相互接続するための一連のウェハ処理ステップを含むことができる。
【０００３】
最新の半導体チップ製品の成功を収めている製造および認定は、利用される材料とプロセスの間の相互作用を伴う。具体的には、配線工程における半導体製造のための導電性材料めっきの形成は、プロセスフローのうちの次第に困難になっている部分である。これは、小さなフィーチャサイズを維持するという観点において特に当てはまる。小さなフィーチャサイズを維持することに関する同じ困難がパッシブオンガラス（ＰＯＧ：  ｐａｓｓｉｖｅ  ｏｎ  ｇｌａｓｓ）技術にも当てはまり、その技術では、インダクタおよびキャパシタのような高性能構成要素が、同じく非常に低い損失を有し得る絶縁性の高い基板上に構築される。
【発明の概要】
【課題を解決するための手段】
【０００４】
一態様では、集積回路デバイスが、第１の対の導電性相互接続を支持する第１の基板を含む。また、デバイスは、第１の対の導電性相互接続上に第２の基板を含む。第１の対の導電性相互接続は、第１の３Ｄソレノイドインダクタの一部として動作するように配置される。デバイスはさらに、第１の対の導電性相互接続を互いに結合する第１の導電性トレースを含む。
【０００５】
別の態様は、第１の対の導電性相互接続と第２の対の導電性相互接続とを支持する第１の基板を含む集積回路デバイスを開示する。また、そのデバイスは、第１の対の導電性相互接続および第２の対の導電性相互接続上に積重される第２の基板を含む。第２の基板は、第３の対の導電性相互接続および第４の対の導電性相互接続を支持する。また、第２の基板は、第２の対の導電性相互接続を第４の対の導電性相互接続に結合する一対のビアも含む。そのデバイスは、第３の対の導電性相互接続および第４の対の導電性相互接続上に積重される第３の基板をさらに含む。そのデバイスは、第１のスタック型３Ｄソレノイドインダクタとして動作するために、第１の対の導電性相互接続を互いに結合する第１の導電性トレースを含む。そのデバイスは、第２のスタック型３Ｄソレノイドインダクタとして動作するために、第３の対の導電性相互接続を互いに結合する第２の導電性トレースも含む。そのデバイスは、第３のスタック型３Ｄソレノイドインダクタとして動作するために、第２の対の導電性相互接続または第４の対の導電性相互接続のうちの一方を互いに結合する第３の導電性トレースをさらに含む。
【０００６】
別の態様では、誘導性デバイスを製造する配線工程方法が開示される。その方法は、第１の基板上に第１の対の導電性相互接続を製造することを含む。また、方法は、第１の対の導電性相互接続上に第２の基板を配置することを含む。第１の対の導電性相互接続は、第１の３Ｄソレノイドインダクタとして動作するように配置される。方法はさらに、第１の対の導電性相互接続を互いに結合する第１の導電性トレースを製造することを含む。
【０００７】
別の態様は、集積回路デバイスを開示し、集積回路デバイスは、第１の対の相互接続するための手段を支持する第１の基板を含む。また、デバイスは、第１の対の相互接続する手段上に第２の基板を含む。第１の対の相互接続する手段は、第１の３Ｄソレノイドインダクタとして動作するように配置される。デバイスはさらに、第１の対の相互接続する手段を互いに結合する第１の導電性手段を含む。
【０００８】
上記は、後続の詳細な説明をより深く理解することができるように、本開示の特徴および技術的利点について、かなり大まかに概説している。本開示のさらなる特徴および利点が以下で説明されることになる。本開示は、本開示と同じ目的を果たすための他の構造を修正または設計するための基礎として容易に利用できることを、当業者には理解されたい。そのような均等な構成が、添付の特許請求の範囲に記載される本開示の教示から逸脱しないことも、当業者には理解されたい。本開示の機構と動作方法の両方に関して本開示の特徴になると考えられる新規の特徴が、さらなる目的および利点とともに、以下の説明を添付の図と併せて検討することからより深く理解されるであろう。しかしながら、各図は、例示および説明のために提供されるにすぎず、本開示の範囲を定めるものではないことは明確に理解されたい。
【０００９】
本開示のより完全な理解が得られるように、ここで、添付の図面と併せて以下の説明が参照される。
【図面の簡単な説明】
【００１０】
【図１】３Ｄインダクタの通常の単一スタック実装形態を有するデバイスを例示する断面図である。
【図２】本開示の一態様による、３Ｄインダクタの複数スタック実装形態を有するデバイスを例示する断面図である。
【図３Ａ】本開示の一態様による３Ｄインダクタの複数スタック実装形態を有するデバイスを製造するプロセスのステップを例示する断面図である。
【図３Ｂ】本開示の一態様による３Ｄインダクタの複数スタック実装形態を有するデバイスを製造するプロセスのステップを例示する断面図である。
【図３Ｃ】本開示の一態様による３Ｄインダクタの複数スタック実装形態を有するデバイスを製造するプロセスのステップを例示する断面図である。
【図３Ｄ】本開示の一態様による３Ｄインダクタの複数スタック実装形態を有するデバイスを製造するプロセスのステップを例示する断面図である。
【図３Ｅ】本開示の一態様による３Ｄインダクタの複数スタック実装形態を有するデバイスを製造するプロセスのステップを例示する断面図である。
【図３Ｆ】本開示の一態様による３Ｄインダクタの複数スタック実装形態を有するデバイスを製造するプロセスのステップを例示する断面図である。
【図３Ｇ】本開示の一態様による３Ｄインダクタの複数スタック実装形態を有するデバイスを製造するプロセスのステップを例示する断面図である。
【図３Ｈ】本開示の一態様による３Ｄインダクタの複数スタック実装形態を有するデバイスを製造するプロセスのステップを例示する断面図である。
【図３Ｉ】本開示の一態様による３Ｄインダクタの複数スタック実装形態を有するデバイスを製造するプロセスのステップを例示する断面図である。
【図４】本開示の一態様による３Ｄインダクタの複数スタック実装形態を有するデバイスを製造するプロセスを例示するプロセスフロー図である。
【図５】本開示の１つの構成が有利に利用される場合がある例示的なワイヤレス通信システムを示すブロック図である。
【図６】１つの構成による、半導体構成要素の回路設計、レイアウト設計、および論理設計のために使用される設計用ワークステーションを示すブロック図である。
【発明を実施するための形態】
【００１１】
添付の図面に関して以下に記載される詳細な説明は、種々の構成の説明として意図されており、本明細書において説明される概念を実施することができる唯一の構成を表すことは意図されていない。詳細な説明は、種々の概念の完全な理解を与えるための具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実施できることは、当業者には明らかであろう。場合によっては、そのような概念を曖昧にするのを回避するために、よく知られている構造および構成要素がブロック図の形態で示される。本明細書において説明されるときに、「および／または」という用語の使用は、「包含的論理和」を表すことが意図され、「または」という用語の使用は、「排他的論理和」を表すことが意図される。
【００１２】
パッシブオンガラスデバイスは、表面実装技術または多層セラミックチップのような、他の技術より優れた種々の利点を有する高性能インダクタ構成要素およびキャパシタ構成要素を含む。これらの利点は、より小型になること、および製造変動が小さくなることを含む。また、パッシブオンガラスデバイスは、より高いＱ（または品質係数）値を伴い、その値は、厳しい低い挿入損失および低い電力消費量仕様を満たす。インダクタのようなデバイスが、パッシブオンガラス技術を用いて３次元（３Ｄ）構造として実現される場合がある。３Ｄインダクタまたは他の３Ｄデバイスは、その３Ｄ実装形態に起因して、いくつかの設計制約を受ける場合もある。
【００１３】
インダクタのようなデバイスを、３次元（３Ｄ）構造として実現することができる。３Ｄインダクタは、パッシブオンガラスデバイスとして製造することもできる。３Ｄインダクタは、３Ｄソレノイドインダクタの形をとることもできる。通常、単一のレベルまたは単一のスタック上にある１つのみの基板を用いて、３Ｄインダクタを製造する。さらに、基板厚は一定であり、それにより、インダクタを製造する際に多くの設計制約が生じる。さらに、３Ｄソレノイドインダクタは、１つの３Ｄ構造内で互いに磁気的に結合する場合があり、同じ基板上に複数のインダクタが存在する場合がある。これにより、空間が混雑するという問題が生じ、回路に収めることができるインダクタの数が制限される場合がある。また、回路に関する全インピーダンスが増加するおそれがあり、一方、３ＤインダクタのためのＱ（または品質）値が低下するおそれがある。
【００１４】
３Ｄインダクタを、導電性相互接続材料から形成されるピラーの複数のスタックとして実現することに関連付けられるいくつかの利点がある。ピラーの垂直スタックから３Ｄ構造を作製することによって、１つの所与のデバイスまたは構造内により多くの３Ｄインダクタを組み込むことができる。さらに、ピラーのスタックから形成された３Ｄインダクタの被調節垂直高を、高いＱ値まで追加することができる。また、ピラーの複数のスタックとして実現される３Ｄインダクタは、はるかに大きなインダクタンス値を示す。ピラースタックとして３Ｄインダクタを実現することによって、デバイス構造内のすべての３Ｄインダクタに結合する中央タップ領域を実現するために、デバイス内により多くの空間が存在することができる。
【００１５】
本開示の一態様では、集積回路デバイスが、導電性相互接続の積重された層から形成される３Ｄソレノイドインダクタを含む。１つの構成では、集積回路デバイスは、第１の対の導電性相互接続を支持する第１の基板を含む。また、そのデバイスは、第１の対の導電性相互接続上に積重される第２の基板を含む。第１の対の導電性相互接続は、第１の３Ｄソレノイドインダクタとして動作するように配置される。そのデバイスはさらに、第１の対の導電性相互接続を互いに結合する第１の導電性トレースを含む。
【００１６】
本開示の別の態様では、集積回路デバイスは、第１の対の導電性相互接続と第２の対の導電性相互接続とを支持する第１の基板を含む。また、そのデバイスは、第１の対の導電性相互接続および第２の対の導電性相互接続上に積重される第２の基板を含む。第２の基板は、第３の対の導電性相互接続および第４の対の導電性相互接続を支持する。また、第２の基板は、スタック型３Ｄソレノイドインダクタとして動作するために、第１の対の導電性相互接続または第２の対の導電性相互接続のうちの一方を第３の対の導電製造後接続または第４の対の導電性相互接続のうちの一方に結合する一対のビアを含む。そのデバイスは、第３の対の導電性相互接続および第４の対の導電性相互接続上に積重される第３の基板をさらに含む。
【００１７】
図１は、３Ｄインダクタ１１２の単一スタック実装形態を有するデバイス１００を例示する断面図を示す。ガラスから形成される場合がある基板１０４が、基板１０４を貫通する複数の穴を含む。穴内にスルーガラスビア（ＴＧＶ）１０６が形成される。ＴＧＶ１０６は、導電性材料で完全に満たすことができる。代替的には、ＴＧＶ１０６内に導電性材料をシェル状に部分的に充填するために、ＴＧＶ１０６の共形充填を実行することができる。導電性材料は、たとえば、銅（Ｃｕ）とすることができる。ソレノイド形状に配置することができる３Ｄインダクタ１１２の半分を形成するために、ＴＧＶ１０６の両側に第１の導電層１０２および第２の導電層１０８が位置決めされる。３Ｄインダクタを形成するために、２つの構成要素が互いに組み合わせられる。各構成要素は、第１の導電層１０２、第２の導電層１０８およびＴＧＶ１０６を含むことができる。金属−絶縁体−金属（ＭＩＭ：  ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）キャパシタ１１０を基板１０４の表面上に堆積することができる。
【００１８】
図１における３Ｄインダクタ１１２の単一スタック実装形態は、一定の基板厚を有することができ、それにより、材料選択、温度およびサイズに関わるいくつかの設計制約が生じる。また、３Ｄインダクタ１１２は基板１０４に散在し、デバイス１００の全体インピーダンス値およびＱ（または品質）値を下げる。
【００１９】
図２は、本開示の一態様による、３Ｄインダクタのスタック型実装形態２２８を含むデバイス２００を示す断面図を示す。デバイス２００は、左側パッケージビア２０６ａおよび右側パッケージビア２０６ｂを有する第１の基板２０２を含む。パッケージビア２０６ａおよび２０６ｂは、第１の基板２０２内に形成され、導電性材料、ポリイミド材料で完全に、または部分的に満たすことができるか、または単に中空にすることができる。パッケージビア２０６ａおよび２０６ｂの一端には、ランドグリッドアレイ（ＬＧＡ）２０４がある。ＬＧＡ２０４は、ボールグリッドアレイ（ＢＧＡ）とすることもできる。ＬＧＡ２０４は、集積回路（ＩＣ）のための１つのタイプの表面実装パッケージングであり、ＩＣではなく、ソケット上にピンを有する場合に注目に値する。パッケージビア２０６ａおよび２０６ｂの別の端部には、第１の導電層２０８がある。第１の導電層２０８は、図２に示されるように、特定の領域において、第１の基板２０２の表面にも接触している。
【００２０】
導電性材料から形成される第１の導電性ピラー２１０および２１１が、一端において第１の導電層２０８と接触し、他端において第２の導電層２１２と接触している。第２の導電性ピラー２１３および２１５は、一端において第１の導電層２０８と接触し、他端において第２の導電層２１２と接触しているという点で、第１の導電性ピラー２１０および２１１に類似である。第２の導電層２１２は、第２の基板２１４の１つの表面上に堆積され、接触している。第２の基板２１４内に、左側第２の基板パッケージビア２３４および右側第２の基板パッケージビア２３６も存在する。第３の導電層２１６が、第２の基板２１４の別の表面上に堆積される。第３の導電性ピラー２１８および２１９が、一端において第３の導電層２１６と接触し、他端において第４の導電層２２０と接触している。第４の導電性ピラー２２１および２２３は、同様に一端において第３の導電層２１６と、他端において第４の導電層２２０と接触しているという点で、第３の導電性ピラー２１８および２１９に類似である。第４の導電層２２０は、第３の基板２２２の１つの表面上に堆積され、接触している。また、第３の基板２２２の１つの表面と接触している金属−絶縁体−金属（ＭＩＭ）キャパシタ１１０も存在する。
【００２１】
図２は、デバイス２００内の第１の３Ｄインダクタ２２４、第２の３Ｄインダクタ２２６および第３の３Ｄインダクタ２２８を含む。第１の３Ｄインダクタ２２４、第２の３Ｄインダクタ２２６および／または第３の３Ｄインダクタ２２８はそれぞれ３Ｄソレノイドインダクタとすることができる。
【００２２】
第１の３Ｄインダクタ２２４は、第１の導電層２０８と、第１の導電性ピラー２１０および２１１と、第２の導電層２１２と、第１のインダクタトレース２３０とを含む。第１の３Ｄインダクタ２２４を構成する２つの領域：左側第１のインダクタ領域２２４ａおよび右側第１のインダクタ領域２２４ｂが存在する。したがって、第１の３Ｄインダクタ２２４は、第１の導電層２０８の最も左側の部分と、第１の導電性ピラー２１０の最も左側の部分と、第２の導電層２１２の最も左側の部分と、第１のインダクタトレース２３０と、第２の導電層の最も右側の部分と、第１の導電性ピラー２１１の最も右側の部分と、第１の導電層２０８の最も右側の部分とを含む。
【００２３】
第１の３Ｄインダクタ２２４内に電流が流れるための逆「Ｕ」字形ループが、左側パッケージビア２０６ａに結合されるＬＧＡ２０４から、左側第１のインダクタ領域２２４ａの第１の導電層２０８を通り、左側第１のインダクタ領域２２４ａの第１の導電性ピラー２１０を通り、左側第１のインダクタ領域２２４ａの第２の導電層２１２を通り、第１のインダクタトレース２３０を通り、右側第１のインダクタ領域２２４ｂの第２の導電層２１２を通り、右側第１のインダクタ領域２２４ｂの第１の導電性ピラー２１１を通り、右側第１のインダクタ領域２２４ｂの第１の導電層２０８を通って形成され、最終的に第１の基板２０２に達する。第１の３Ｄインダクタ２２４のための逆「Ｕ」字形ループは、説明されたばかりのループの反対方向に形成される場合もある。
【００２４】
同様に、第２の３Ｄインダクタ２２６は、第３の導電層２１６と、第３の導電性ピラー２１８および２１９と、第４の導電層２２０と、第２のインダクタボトムトレース２３２または第２のインダクタトップトレース２３８とを含む。第２の３Ｄインダクタ２２６を構成する２つの領域：左側第２のインダクタ領域２２６ａおよび右側第２のインダクタ領域２２６ｂも存在する。第２の３Ｄインダクタ２２６を形成することができる２つのタイプのループ：「Ｕ」字形ループおよび逆「Ｕ」字形ループが存在する。
【００２５】
第２の３Ｄインダクタ２２６内に電流が流れるためのＵ字形ループが、左側第２のインダクタ領域２２６ａの第４の導電層２２０から、左側第２のインダクタ領域２２６ａの第３の導電性ピラー２１８を通り、左側第２のインダクタ領域２２６ａの第３の導電層２１６を通り、第２のインダクタボトムトレース２３２を通り、右側第２のインダクタ領域２２６ｂの第３の導電層２１６を通り、右側第２のインダクタ領域２２６ｂの第３の導電性ピラー２１９を通り、右側第２のインダクタ領域２２６ｂの第４の導電層２２０を通って形成され、最終的に第３の基板２２２に達する。第２の３Ｄインダクタ２２６のためのＵ字形ループは、説明されたばかりのループの反対方向に形成される場合もある。
【００２６】
第２の３Ｄインダクタ２２６内に電流が流れるための逆Ｕ字形ループが、左側第２のインダクタ領域２２６ａの第３の導電層２１６から、左側第２のインダクタ領域２２６ａの第３の導電性ピラー２１８を通り、左側第２のインダクタ領域２２６ａの第４の導電層２２０を通り、第２のインダクタトップトレース２３８を通り、右側第２のインダクタ領域２２６ｂの第４の導電層２２０を通り、右側第２のインダクタ領域２２６ｂの第３の導電性ピラー２１９を通り、右側第２のインダクタ領域２２６ｂの第３の導電層２１６を通って形成され、最終的に第２の基板２１４に達する。第２の３Ｄインダクタ２２６のための逆Ｕ字形ループは、反対方向に形成される場合もある。
【００２７】
第３の３Ｄインダクタ２２８は４つの領域：ボトム右側第３のインダクタ領域２２８ａ、トップ右側第３のインダクタ領域２２８ｂ、トップ左側第３のインダクタ領域２２８ｃおよびボトム左側第３のインダクタ領域２２８ｄから構成される。また、第３の３Ｄインダクタ２２８は、左側第２の基板パッケージビア２３４、右側第２の基板パッケージビア２３６および第３のインダクタトレース２４０から構成される。
【００２８】
第３の３Ｄインダクタ２２８内に電流が流れるための逆「Ｕ」字形ループは、右側パッケージビア２０６ｂに結合されるＬＧＡ２０４から、ボトム右側第３のインダクタ領域２２８ａの第１の導電層２０８を通り、ボトム右側第３のインダクタ領域２２８ａの第２の導電性ピラー２１３を通り、ボトム右側第３のインダクタ領域２２８ａの第２の導電層２１２を通り、右側第２の基板パッケージビア２３６を通って形成される。電流は、トップ右側第３のインダクタ領域２２８ｂの第３の導電層２１６を通り、トップ右側第３のインダクタ領域２２８ｂの第４の導電性ピラー２２１を通り、トップ右側第３のインダクタ領域２２８ｂの第４の導電層２２０を通り、第３のインダクタトレース２４０を通って流れ続ける。
【００２９】
電流は、トップ左側第３のインダクタ領域２２８ｃの第４の導電層２２０を通り、トップ左側第３のインダクタ領域２２８ｃの第４の導電性ピラー２２３を通り、トップ左側第３のインダクタ領域２２８ｃの第３の導電層２１６を通り、左側第２の基板パッケージビア２３４を通り、ボトム左側第３のインダクタ領域２２８ｄの第２の導電層２１２を通り、ボトム左側第３のインダクタ２２８ｄの第２の導電性ピラー２１５を通り、ボトム左側第３のインダクタ領域２２８ｄの第１の導電層２０８を通って流れ、最終的に第１の基板２０２に達する。第３の３Ｄインダクタ領域２２８の逆Ｕ字形ループは、反対方向に形成される場合もある。
【００３０】
第３の３Ｄインダクタ２２８は、その導電性ループが大きいので、大きなインダクタンスを有する。デバイス２００にさらなるスタックを追加することができるので、より大きな導電性ループと、より大きなインダクタンス値とを有する３Ｄインダクタを、容易に、迅速に、都合良く形成することができる。
【００３１】
一実装形態では、第１の基板２０２、第２の基板２１４および／または第３の基板２２２は、シリコン（Ｓｉ）、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、炭化シリコン（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、石英、シリコンオンインシュレータ（ＳＯＩ：  Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）、シリコンオンサファイア（ＳＯＳ：  Ｓｉｌｉｃｏｎ  ｏｎ  Ｓａｐｐｈｉｒｅ）、高抵抗率シリコン（ＨＲＳ：  Ｈｉｇｈ  Ｒｅｓｉｓｔｉｖｉｔｙ  Ｓｉｌｉｃｏｎ）、窒化アルミニウム（ＡｌＮ）、プラスチック基板、積層板またはその組合せのような、ガラスまたは他の材料とすることができる。本明細書において説明されるように、「半導体基板」という用語は、ダイシングされたウェハの基板を指すことがあるか、または、ダイシングされていないウェハの基板を指すことがある。同様に、ウェハおよびダイという用語は、交換することが信じがたい場合を除いて、交換可能に使用することができる。
【００３２】
一実装形態では、第１の導電性ピラー２１０、２１１、第２の導電性ピラー２１３、２１５、第３の導電性ピラー２１８、２１９、第４の導電性ピラー２２１、２２３、第１の導電層２０８、第２の導電層２１２、第３の導電層２１６および第４の導電層２２０の導電性材料は、銅（Ｃｕ）とすることができる。他の構成では、材料は、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、ニッケル（Ｎｉ）および他の同様の材料のような、導電率が高い別の導電性材料である。導電層または導電性相互接続のいずれかを、電気めっき、化学気相成長（ＣＶＤ）、および／またはスパッタリングもしくは蒸着のような物理気相成長（ＰＶＤ）によって所与の基板上に堆積することができる。
【００３３】
パッケージビア２０６ａ、２０６ｂ、２３４および２３６は、マスク露光と、種々の基板を構成する材料をエッチングすることができる化学物質を伴うウェットエッチングプロセスとによって形成することができる。代替的には、パッケージビア２０６ａ、２０６ｂ、２３４および２３６は、現像プロセス中に光画定可能ポリイミド（ＰＩ）を用いることによって形成することができる（すなわち、ドライエッチングまたはウェットエッチングプロセスは使用されない）。
【００３４】
導電性相互接続材料のピラーの複数のスタックとして３Ｄインダクタを実現することに関連付けられるいくつかの利点がある。ピラーのスタックから３Ｄインダクタを作製することによって、１つの所与のデバイスまたは構造内により多くの３Ｄインダクタを組み込むことができる。さらに、高いＱ値に至るまで、ピラーのスタックから形成された３Ｄインダクタ（たとえば、第３の３Ｄインダクタ２２８）の累積垂直高を追加することができる。また、ピラーの複数のスタックとして実現される３Ｄインダクタ（たとえば、第３の３Ｄインダクタ２２８）は、はるかに大きなインダクタンス値を示す。ピラースタックとして３Ｄインダクタを実現することによって、デバイス構造内の３Ｄインダクタに結合する中央タップ領域を実現するために、デバイス内により広い空間を生み出すことができる。図２に示されるキャパシタ１１０は、そのような中央タップ領域構成要素の一例である。
【００３５】
図３Ａ〜図３Ｉは、本開示の一態様による３Ｄインダクタの複数スタック実装形態を有するデバイスを製造するプロセスを示す断面図を示す。
【００３６】
図３Ａの断面図３００において、第１の基板２０２上に第１の導電層２０８が堆積される。第１の導電層２０８は、電気めっき、化学気相成長（ＣＶＤ）、および／またはスパッタリングもしくは蒸着のような物理気相成長（ＰＶＤ）によって第１の基板２０２上に堆積することができる。また、第１の基板２０２は、左側パッケージビア２０６ａおよび右側パッケージビア２０６ｂを有するように示される。
【００３７】
図３Ｂの断面図３１０において、第１の導電層２０８上に第１のフォトレジスト層３０２が堆積される。第１のフォトレジスト層３０２は、スピンコーティング、液滴に基づくフォトレジスト堆積、および／または噴霧によって堆積することができる。
【００３８】
図３Ｃの断面図３２０において、第１のフォトレジスト層３０２はフォトリソグラフィプロセスにおいてマスクによって露出され、その後、露出した部分が、フォトレジスト現像液のような溶液を用いる化学エッチングプロセスによるエッチングにより除去され、溶液は、たとえば、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、塩化鉄（ＦｅＣｌ３）、塩化第二銅（ＣｕＣｌ２）またはアルカリ性アンモニア（ＮＨ３）から作られる場合がある。プラズマを用いるドライエッチングプロセスを用いて、第１のフォトレジスト層３０２をエッチングすることもできる。第１の導電層２０８は、その後、第１のフォトレジスト層３０２のエッチングされたフォトレジスト領域を案内線として用いて、任意のウェット化学またはドライエッチングプロセスによってパターニングされる。第１のフォトレジスト層３０２の残りの部分は、その後、たとえば、ポジティブレジストストリッパ（Ｐｏｓｉｔｉｖｅ  Ｒｅｓｉｓｔ  Ｓｔｒｉｐｐｅｒ）（ＰＲＳ−２０００）、Ｎ−メチル−２−ピロリドン（ＮＭＰ）またはアセトンのようなフォトレジストストリッパを用いる化学フォトレジスト剥離プロセスによって剥離することができる（図示せず）。また、フォトレジスト層は、アッシングとして知られる、酸素のようなプラズマを用いるドライフォトレジスト剥離プロセスによって剥離することもできる。
【００３９】
図３Ｄの断面図３３０において、第１の導電層２０８のパターニングされた領域上に第１の導電性材料の層２１０’が堆積される。その後、第１の導電性材料の層２１０’上に第２のフォトレジスト層３０４が堆積され、図３Ｅに示されるように、第１の導電性ピラー２１０および２１１ならびに第２の導電性ピラー２１３、２１５が形成される。第１の導電性材料は、電気めっき、化学気相成長（ＣＶＤ）、および／またはスパッタリングもしくは蒸着のような物理気相成長（ＰＶＤ）によって堆積することができる。第２のフォトレジスト層３０４は、スピンコーティング、液滴に基づくフォトレジスト堆積、および／または噴霧によって堆積することができる。
【００４０】
図３Ｅの断面図３４０において、第２のフォトレジスト層３０４はフォトリソグラフィプロセスにおいてマスクによって露出され、その後、露出した部分が、フォトレジスト現像液のような溶液を用いる化学エッチングプロセスによるエッチングにより除去される。プラズマを用いるドライエッチングプロセスを用いて、第２のフォトレジスト層３０４をエッチングすることもできる。第１の導電性材料の層は、その後、第２のフォトレジスト層３０４のエッチングされたフォトレジスト領域を案内線として用いて、任意のウェット化学またはドライエッチングプロセスによってパターニングされる。第１の導電性ピラー２１０、２１１および第２の導電性ピラー２１３、２１５は、このパターニングの結果として形成される。第２のフォトレジスト層３０４の残りの部分は、その後、剥離することができる（図示せず）。
【００４１】
図３Ｆの断面図３５０において、第２の基板２１４上に第２の導電層２１２が堆積され、パターニングされる。第２の導電層２１２は、第１の基板２０２上の第１の導電層２０８のパターニングされた領域と重なり合う複数の領域にパターニングされる。図３Ｆに示されるような、一実装形態では、第１の基板２０２の最も右側および左側にある第１の導電層２０８のフランジ領域は、第２の基板２１４の最も右側および左側にある第２の導電層２１２のパターニングされた領域と位置合わせされず、それより外側に延在する。図３Ｆには示されない別の実装形態では、第１の基板２０２上の第１の導電層２０８の領域は、第２の基板２１４上の第２の導電層２１２の領域と位置合わせされる。第２の導電層２１２のパターニングされた部分は、第１の導電性ピラー２１０、２１１および第２の導電性ピラー２１３、２１５に接着する。第２の基板２１４において、ウェット化学またはドライエッチングプロセスなどによって、第１の基板２０２においてそのようなパッケージビア２０６ａおよび２０６ｂが形成されたのと同じようにしてパッケージビア２３４および２３６を形成することができる。
【００４２】
図３Ｇの断面図３６０において、第２の基板２１４の別の表面上に第３の導電性層２１６が堆積される。第３の導電層２１６上に第３のフォトレジスト層３０６が堆積される。第３のフォトレジスト層３０６および第３の導電層２１６は、その後、パターニングされ、エッチングされる。第３のフォトレジスト層３０６は、その後、化学フォトレジスト剥離またはドライフォトレジスト剥離プロセスによって剥離することができる（図示せず）。
【００４３】
図３Ｈの断面図３７０において、第３の導電層２１６のパターニングされた領域上に第２の導電性材料の層が堆積される。その後、第２の導電性材料の層上に第４のフォトレジスト層３０８が堆積される。第４のフォトレジスト層３０８および第２の導電性材料の層はパターニングされ、エッチングされて、第３の導電性ピラー２１８、２１９および第４の導電性ピラー２２１および２２３が形成される。第４のフォトレジスト層３０８は、その後、化学フォトレジスト剥離またはドライフォトレジスト剥離プロセスによって剥離することができる（図示せず）。
【００４４】
図３Ｉの断面図３８０において、第３の基板２２２上に第４の導電層２２０が堆積され、パターニングされる。第４の導電層２２０は、第２の基板２１４上の第３の導電層２１６のパターニングされた領域と重なり合うか、または位置合わせされる複数の領域にパターニングされる。図３Ｉに示されるような一実装形態では、第２の基板２１４上のすべての第３の導電層２１６の領域が、第３の基板２２２上のすべての第４の導電層２２０の領域と位置合わせされる。図３Ｉには示されないような別の実装形態では、第２の基板２１４上の第３の導電層２１６の領域は、第１の導電層２０８および第２の導電層２１２の領域と同様に、図３Ｉに示されるように第３の基板２２２上のすべての第４の導電層２２０の領域と位置合わせされるとは限らない場合がある。第４の導電層２２０のパターニングされた部分は、第３の導電性ピラー２１８、２１９および第４の導電性ピラー２２１、２２３に接着する。
【００４５】
第３の基板２２２において、ウェット化学またはドライエッチングプロセスなどによって、第１の基板２０２においてそのようなパッケージビア２０６ａおよび２０６ｂが形成され、第２の基板２１４においてパッケージビア２３４および２３６が形成されたのと同じようにしてパッケージビア（図示せず）を形成することができる。そのような場合に、Ｑ値およびインダクタンスをさらに改善するために、さらなるピラーおよび導電層を追加することができる。
【００４６】
図３Ｉの断面図３８０の場合と同様に、金属−絶縁体−金属（ＭＩＭ）キャパシタを堆積し、パターニングするために用いられる任意の半導体製造プロセスによって、第３の基板２２２上にＭＩＭキャパシタ１１０を形成することができる。適切な場所に導電性材料を堆積することによって、トレース２３０、２３２、２３８、２４０（図３Ｆ〜図３Ｉには図示せず）を製造することができる。
【００４７】
図４は、本開示の一態様による、３Ｄインダクタの複数スタック実装形態を有するデバイスを製造するプロセス４００を示すプロセスフロー図である。ブロック４０２において、第１の対の導電性相互接続（たとえば、第１の導電性ピラー２１０および２１１）が第１の基板（たとえば、第１の基板２０２）上に製造される。ブロック３０３において、第１の対の導電性相互接続上に第２の基板（たとえば、第２の基板２１４）が配置され、第１の対の導電性相互接続は第１の３Ｄソレノイドインダクタ（たとえば、第１の３Ｄインダクタ２２４）として動作するように配置される。ブロック４０６において、第１の対の導電性相互接続を互いに結合する第１の導電性トレース（たとえば、第１のインダクタトレース２３０、または第１の導電性トレースの一部が第１のインダクタトレース２３０になる場合がある）が製造される。これは、図２または図３Ａ〜図３Ｆを参照しながら図示される場合がある。
【００４８】
１つの構成では、集積回路デバイスが、第１の対の相互接続する手段を支持する第１の基板を含む。本開示の一態様では、相互接続するための手段は、図２および図３Ｉに示されるような、第１の導電性ピラー２１０、２１１、第２の導電性ピラー２１３、２１５、第３の導電性ピラー２１８、２１９、および／または第４の導電性ピラー２２１、２２３とすることができる。また、デバイスは、伝導するための手段も含む。本開示の一態様では、伝導する手段は、図２に示されるような、トレース２３０、２３２、２３８、２４０とすることができる。別の態様では、前述の手段は、前述の手段によって列挙された機能を実行するように構成される任意の回路または任意の装置とすることができる。
【００４９】
図５は、本開示の一態様が有利に利用される場合がある、例示的なワイヤレス通信システム５００を示すブロック図である。説明のために、図５は、３つの遠隔ユニット５２０、５３０、および５５０と、２つの基地局５４０とを示す。ワイヤレス通信システムは、より多くの遠隔ユニットおよび基地局を有することができることは認識されよう。遠隔ユニット５２０、５３０および５５０は、開示されるデバイス（たとえば、３Ｄソレノイドインダクタ）を含むＩＣデバイス５２５Ａ、５２５Ｃ、および５２５Ｂを含む。基地局、スイッチングデバイス、ネットワーク機器などの他のデバイスも、開示されたデバイス（たとえば、３Ｄソレノイドインダクタ）を含むことができることは認識されよう。図５は、基地局５４０から遠隔ユニット５２０、５３０および５５０への順方向リンク信号５８０と、遠隔ユニット５２０、５３０および５５０から基地局５４０への逆方向リンク信号５９０とを示す。
【００５０】
図５では、ワイヤレスローカルループシステムにおいて、遠隔ユニット５２０は携帯電話として示され、遠隔ユニット５３０はポータブルコンピュータとして示され、遠隔ユニット５５０は固定ロケーション遠隔ユニットとして示されている。たとえば、遠隔ユニットは、モバイル電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、検針機器などの固定ロケーションデータユニット、またはデータもしくはコンピュータ命令を記憶するか、もしくは取り出す他のデバイス、またはそれらの組合せとすることができる。図５は本開示の態様による遠隔ユニットを示すが、本開示は、これらの示された例示的なユニットに限定されない。本開示の態様は、開示されたデバイスを含む、多くのデバイスにおいて適切に利用することができる。
【００５１】
図６は、上記で開示された３Ｄソレノイドインダクタなどの半導体構成要素の回路設計、レイアウト設計、および論理設計のために使用される、設計用ワークステーションを示すブロック図である。設計用ワークステーション６００は、オペレーティングシステムソフトウェア、サポートファイル、およびＣａｄｅｎｃｅやＯｒＣＡＤなどの設計ソフトウェアを収容する、ハードディスク６０１を含む。また、設計用ワークステーション６００は、回路６１０の設計、または開示されるデバイス（たとえば、３Ｄソレノイドインダクタ）のような半導体構成要素６１２の設計を容易にするためのディスプレイ６０２を含む。回路設計６１０または半導体構成要素６１２を有形に記憶するために、記憶媒体６０４が設けられる。回路設計６１０または半導体構成要素６１２は、ＧＤＳＩＩまたはＧＥＲＢＥＲなどのファイル形式で記憶媒体６０４に記憶することができる。記憶媒体６０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスとすることができる。さらに、設計用ワークステーション６００は、記憶媒体６０４からの入力を受け取るか、または記憶媒体６０４に出力を書き込むためのドライブ装置６０３を含む。
【００５２】
記憶媒体６０４上に記録されるデータは、論理回路構成、フォトリソグラフィマスク用のパターンデータ、または電子ビームリソグラフィなどの連続描画ツール用のマスクパターンデータを規定することができる。データはさらに、論理シミュレーションに関連付けられるタイミング図やネット回路などの論理検証データも含むことができる。記憶媒体６０４上にデータを与えることは、半導体ウェハを設計するためのプロセス数を減らすことによって、回路設計６１０または半導体構成要素６１２の設計を容易にする。
【００５３】
ファームウェアおよび／またはソフトウェアの実装形態の場合、方法は、本明細書において説明された機能を実行するモジュール（たとえば、手続き、機能など）で実現することができる。本明細書において説明される方法を実施する際に、命令を有形に具現する機械可読媒体を使用することができる。たとえば、ソフトウェアコードをメモリに記憶し、プロセッサユニットによって実行することができる。メモリは、プロセッサユニット内に、またはプロセッサユニットの外部に実装することができる。本明細書において用いられるときに、「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのタイプを指し、特定のタイプのメモリもしくは特定の数のメモリ、またはメモリが記憶される特定のタイプの媒体に限定されるべきではない。
【００５４】
機能が、ファームウェアおよび／またはソフトウェアにおいて実施される場合には、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶することができる。例として、データ構造で符号化されたコンピュータ可読媒体およびコンピュータプログラムで符号化されたコンピュータ可読媒体が挙げられる。コンピュータ可読媒体は物理的コンピュータ記憶媒体を含む。記憶媒体は、コンピュータがアクセスすることのできる入手可能な媒体とすることができる。限定ではなく、例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または、所望のプログラムコードを命令もしくはデータ構造の形で記憶するのに使用することができ、かつコンピュータによってアクセスされ得る他の媒体を含むことができ、本明細書で使用されるディスク（ｄｉｓｋおよびｄｉｓｃ）は、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザディスク（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピーディスク（ｄｉｓｋ）、およびＢｌｕ−ｒａｙ（登録商標）ディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生するが、ディスク（ｄｉｓｃ）はデータをレーザによって光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲の中に含まれるべきである。
【００５５】
コンピュータ可読媒体に記憶することに加えて、命令および／またはデータは、通信装置に含まれる伝送媒体上の信号として与えることができる。たとえば、通信装置は、命令およびデータを示す信号を有する送受信機を含むことができる。命令およびデータは、１つまたは複数のプロセッサに、請求項に概説される機能を実施させるように構成される。
【００５６】
本開示およびその利点について詳細に説明してきたが、添付の特許請求の範囲によって定められるような本開示の技術から逸脱することなく、本明細書において種々の変更、置換、および改変を行うことができることは理解されたい。たとえば、「上」および「下」などの関係性の用語が、基板または電子デバイスに関して使用される。当然、基板または電子デバイスが反転した場合、上は下に、下は上になる。さらに、横向きの場合、上および下は、基板または電子デバイスの側面を指す場合がある。さらに、本出願の範囲は、本明細書において説明されたプロセス、機械、製造、組成物、手段、方法およびステップの特定の構成に限定されることは意図していない。本開示から当業者が容易に理解するように、本明細書において説明される対応する構成と実質的に同じ機能を実行するか、または実質的に同じ結果を達成する、現存するか、または今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップが、本開示に従って利用される場合がある。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをそれらの範囲内に含むものとする。
【符号の説明】
【００５７】
１００  デバイス
１０２  第１の導電層
１０４  基板
１０６  スルーガラスビア（ＴＧＶ）
１０８  第２の導電層
１１０  金属−絶縁体−金属（ＭＩＭ）キャパシタ
１１２  ３Ｄインダクタ
２００  デバイス
２０２  第１の基板
２０４  ランドグリッドアレイ（ＬＧＡ）
２０６ａ  パッケージビア
２０６ｂ  パッケージビア
２０８  第１の導電層
２１０  第１の導電性ピラー
２１０’  第１の導電性材料の層
２１１  第１の導電性ピラー
２１２  第２の導電層
２１３  第２の導電性ピラー
２１４  第２の基板
２１５  第２の導電性ピラー
２１６  第３の導電層
２１８  第３の導電性ピラー
２１９  第３の導電性ピラー
２２０  第４の導電層
２２１  第４の導電性ピラー
２２２  第３の基板
２２４  第１の３Ｄインダクタ
２２４ａ  左側第１のインダクタ領域
２２４ｂ  右側第１のインダクタ領域
２２６  第２の３Ｄインダクタ
２２６ａ  左側第２のインダクタ領域
２２６ｂ  右側第２のインダクタ領域
２２８  第３の３Ｄインダクタ
２２８ａ  ボトム右側第３のインダクタ領域
２２８ｂ  トップ右側第３のインダクタ領域
２２８ｃ  トップ左側第３のインダクタ領域
２２８ｄ  ボトム左側第３のインダクタ領域
２３０  第１のインダクタトレース
２２３  第４の導電性ピラー
２３２  第２のインダクタボトムトレース
２３４  左側第２の基板パッケージビア
２３６  右側第２の基板パッケージビア
２３８  第２のインダクタトップトレース
２４０  第３のインダクタトレース
３０２  第１のフォトレジスト層
３０４  第２のフォトレジスト層
３０６  第３のフォトレジスト層
３０８  第４のフォトレジスト層
５００  ワイヤレス通信システム
５２０  遠隔ユニット
５２５Ａ  ３Ｄソレノイドインダクタ
５２５Ｂ  ３Ｄソレノイドインダクタ
５２５Ｃ  ３Ｄソレノイドインダクタ
５３０  遠隔ユニット
５４０  基地局
５５０  遠隔ユニット
５８０  順方向リンク
５９０  逆方向リンク
６００  設計用ワークステーション
６０１  ハードディスク
６０２  ディスプレイ
６０３  ドライブ装置
６０４  記憶媒体
６１０  回路設計
６１２  構成要素
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図４】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成28年7月15日(2016.7.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の対の導電性相互接続を支持する第１の基板と、
前記第１の対の導電性相互接続上の第２の基板であって、前記第１の対の導電性相互接続は第１の３Ｄソレノイドインダクタの一部として動作するように配置される、第２の基板と、
前記第１の対の導電性相互接続を互いに結合する第１の導電性トレースと、
前記第１の基板と前記第２の基板との間の第２の対の導電性相互接続であって、前記第２の対の導電性相互接続は第２の３Ｄソレノイドインダクタとして動作するように配置される、第２の対の導電性相互接続と、
前記第２の基板によって支持される第３の対の導電性相互接続と、
前記第３の対の導電性相互接続上に積重される第３の基板とを備える、集積回路デバイス。
【請求項２】
前記第３の対の導電性相互接続を互いに結合する第２の導電性トレースをさらに備え、前記第３の対の導電性相互接続は、前記第１の３Ｄソレノイドインダクタと位置合わせされた第３の３Ｄソレノイドインダクタとして動作するように配置される、請求項１に記載の集積回路デバイス。
【請求項３】
前記第２の対の導電性相互接続を互いに結合する第２の導電性トレースをさらに備える、請求項１に記載の集積回路デバイス。
【請求項４】
前記第２の基板と前記第３の基板との間に配置され、複数のビアを通して前記第２の対の導電性相互接続に結合される第４の対の導電性相互接続と、
前記第２の対の導電性相互接続の一端を互いに結合し、前記第４の対の導電性相互接続も通り抜ける第２の導電性トレースとをさらに備え、前記第２の対の導電性相互接続および前記第４の対の導電性相互接続は、前記第１の３Ｄソレノイドインダクタの高さより高い高さを有する第３の３Ｄソレノイドインダクタとして動作するように配置される、請求項１に記載の集積回路デバイス。
【請求項５】
前記第３の基板はガラスを含む、請求項１に記載の集積回路デバイス。
【請求項６】
前記第３の基板の表面上に金属−絶縁体−金属（ＭＩＭ）キャパシタが形成される、請求項１に記載の集積回路デバイス。
【請求項７】
前記第１の対の導電性相互接続は一対のピラーを含む、請求項１に記載の集積回路デバイス。
【請求項８】
音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータのうちの少なくとも１つに組み込まれる、請求項１に記載の集積回路デバイス。
【請求項９】
第１の対の導電性相互接続および第２の対の導電性相互接続を支持する第１の基板と、
前記第１の対の導電性相互接続および前記第２の対の導電性相互接続上に積重される第２の基板であって、前記第２の基板は、第３の対の導電性相互接続および第４の対の導電性相互接続を支持し、前記第２の基板は前記第２の対の導電性相互接続を前記第４の対の導電性相互接続に結合する一対のビアを含む、第２の基板と、
第３の対の導電性相互接続および第４の対の導電性相互接続上に積重される第３の基板と、
第１のスタック型３Ｄソレノイドインダクタとして動作するために、前記第１の対の導電性相互接続を互いに結合する第１の導電性トレースと、
第２のスタック型３Ｄソレノイドインダクタとして動作するために、前記第３の対の導電性相互接続を互いに結合する第２の導電性トレースと、
第３のスタック型３Ｄソレノイドインダクタとして動作するために、前記第２の対の導電性相互接続または前記第４の対の導電性相互接続のうちの一方を互いに結合する第３の導電性トレースとを備える、集積回路デバイス。
【請求項１０】
誘導性デバイスを製造するための配線工程の方法であって、
第１の基板上に第１の対の導電性相互接続を製造するステップと、
前記第１の対の導電性相互接続上に第２の基板を配置するステップであって、前記第１の対の導電性相互接続は第１の３Ｄソレノイドインダクタとして動作するように配置される、配置するステップと、
前記第１の対の導電性相互接続を互いに結合する第１の導電性トレースを製造するステップと、
前記第１の基板と前記第２の基板との間の第２の対の導電性相互接続を製造するステップであって、前記第２の対の導電性相互接続は第２の３Ｄソレノイドインダクタとして動作するように配置される、製造するステップと、
前記第２の基板上に第３の対の導電性相互接続を製造するステップと、
前記第３の対の導電性相互接続上に第３の基板を配置するステップとを含む、方法。
【請求項１１】
前記第１の基板上に前記第１の対の導電性相互接続を製造するステップは、
前記第１の基板上に第１の導電層を堆積するステップと、
前記第１の導電層上に第１のフォトレジスト層を堆積するステップと、
前記第１の導電層をパターニングするために前記第１のフォトレジスト層をエッチングするステップと、
前記第１のフォトレジスト層を剥離するステップと、
前記パターニングされた第１の導電層上に第１の相互接続材料層を堆積するステップと、
前記堆積された第１の相互接続材料層上に第２のフォトレジスト層を堆積するステップと、
前記第１の相互接続材料層をパターニングして、前記第１の対の導電性相互接続を形成するために、前記第２のフォトレジスト層をエッチングするステップとを含む、請求項１０に記載の方法。
【請求項１２】
前記第３の対の導電性相互接続を互いに結合する第２の導電性トレースを製造するステップをさらに含み、前記第３の対の導電性相互接続は、前記第１の３Ｄソレノイドインダクタと位置合わせされた第３の３Ｄソレノイドインダクタとして動作するように配置される、請求項１０に記載の方法。
【請求項１３】
前記第２の対の導電性相互接続を互いに結合する第２の導電性トレースを製造するステップをさらに含む、請求項１０に記載の方法。
【請求項１４】
前記第２の基板と前記第３の基板との間に第４の対の導電性相互接続を製造するステップと、
前記第２の基板内に複数のビアを製造するステップと、
前記複数のビアを通して、前記第４の対の導電性相互接続を前記第２の対の導電性相互接続に結合するステップと、
前記第２の対の導電性相互接続の一端を互いに結合し、前記第４の対の導電性相互接続も通り抜ける第２の導電性トレースを製造するステップとをさらに含み、前記第２の対の導電性相互接続および前記第４の対の導電性相互接続は、前記第１の３Ｄソレノイドインダクタの高さより高い高さを有する第３の３Ｄソレノイドインダクタとして動作するように配置される、請求項１０に記載の方法。
【請求項１５】
音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータのうちの少なくとも１つに前記誘導性デバイスを組み込むステップをさらに含む、請求項１０に記載の方法。
【請求項１６】
第１の対の相互接続するための手段を支持する第１の基板と、
前記第１の対の相互接続する手段上の第２の基板であって、前記第１の対の相互接続する手段は第１の３Ｄソレノイドインダクタとして動作するように配置される、第２の基板と、
前記第１の対の相互接続する手段を互いに結合する第１の導電性手段と、
前記第１の基板と前記第２の基板との間の第２の対の相互接続するための手段であって、前記第２の対の相互接続する手段は第２の３Ｄソレノイドインダクタとして動作するように配置される、第２の対の相互接続するための手段と、
前記第２の基板によって支持される第３の対の相互接続するための手段と、
前記第３の対の相互接続する手段上に積重される第３の基板とを備える、集積回路デバイス。
【請求項１７】
前記第３の対の相互接続する手段を互いに結合する第２の導電性手段をさらに備え、前記第３の対の相互接続する手段は、前記第１の３Ｄソレノイドインダクタと位置合わせされた第３の３Ｄソレノイドインダクタとして動作するように配置される、請求項１６に記載の集積回路デバイス。
【請求項１８】
前記第２の対の相互接続する手段を互いに結合する第２の導電性手段をさらに備える、請求項１６に記載の集積回路デバイス。
【請求項１９】
前記第２の基板と前記第３の基板との間に配置され、複数のビアを通して前記第２の対の相互接続する手段に結合される第４の対の相互接続するための手段と、
前記第２の対の相互接続する手段の一端を互いに結合し、前記第４の対の相互接続する手段も通り抜ける第２の導電性手段とをさらに備え、前記第２の対の相互接続する手段および前記第４の対の相互接続する手段は、前記第１の３Ｄソレノイドインダクタの高さより高い高さを有する第３の３Ｄソレノイドインダクタとして動作するように配置される、請求項１６に記載の集積回路デバイス。
【請求項２０】
前記第３の基板はガラスを含む、請求項１６に記載の集積回路デバイス。
【請求項２１】
前記第３の基板の表面上に金属−絶縁体−金属（ＭＩＭ）キャパシタが形成される、請求項１６に記載の集積回路デバイス。
【請求項２２】
前記第１の対の相互接続する手段は一対のピラーを含む、請求項１６に記載の集積回路デバイス。
【請求項２３】
音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータのうちの少なくとも１つに組み込まれる、請求項１６に記載の集積回路デバイス。
【国際調査報告】
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