(57)【要約】複数のＦＥＴデバイスを含むＲＦ増幅回路が提供され、ＦＥＴデバイスのソース端子は別のＦＥＴデバイスのドレイン端子に電気的に結合される。当該回路はまた、分圧器ネットワークおよび複数の演算増幅器を含み、複数の演算増幅器の内別個の１つがＦＥＴデバイスごとに設けられる。各演算増幅器は、正入力端子、負入力端子および出力端子を含む。特定の演算増幅器の出力端子は、特定のＦＥＴデバイスのゲート端子に電気的に結合され、各演算増幅器の負入力端子は特定のＦＥＴデバイスのソース端子に電気的に結合され、また、各演算増幅器の正入力端子は分圧器ネットワークに電気的に結合される。ソース抵抗はスタックのボトムＦＥＴデバイスのソース端子に電気的に結合される。【選択図】図６
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【特許請求の範囲】
【請求項１】
ＲＦ増幅器回路であって、
複数のスタックされた電界効果トランジスタ（ＦＥＴ）デバイスであって、それぞれが、ドレイン端子、ゲート端子およびソース端子を含み、前記スタックにおける前記ＦＥＴデバイスの内少なくとも１つのソース端子が、前記スタックにおける別のＦＥＴデバイスの前記ドレイン端子に電気的に結合され、前記ＦＥＴデバイスの前記スタックのボトムＦＥＴデバイスがグランドに電気的に結合される、ＦＥＴデバイスと、
複数のレジスタを含む分圧器ネットワークと、
複数の演算増幅器であって、該演算増幅器の内別個の１つが前記スタックにおいて各ＦＥＴデバイスごとに設けられ、各前記演算増幅器が陽極入力端子、陰極入力端子および出力端子を含み、特定の前記演算増幅器の出力端子が、特定のＦＥＴデバイスのゲート端子に電気的に結合され、各前記演算増幅器の陰極入力端子が前記特定のＦＥＴデバイスのソース端子に電気的に結合され、各前記演算増幅器の陽極入力端子が前記分圧器ネットワークにおいて異なる位置に電気的に結合される結果、前記ソース端子がフィードバック電圧を、前記特定のＦＥＴデバイスのゲート端子に印加される電圧を制御する前記演算増幅器に供給する、演算増幅器と、
前記ボトムＦＥＴデバイスのソース端子およびグランドに電気的に結合されるソース・レジスタと、
前記分圧器ネットワークにわたり電気的に結合され、分割される前記電圧を供給する電圧ソースと、
を含む、回路。
【請求項２】
前記複数のＦＥＴデバイスが２つのＦＥＴデバイスである、請求項１記載の回路。
【請求項３】
前記電圧ソースが約６．２ボルトを供給する、請求項２記載の回路。
【請求項４】
前記分圧器ネットワークが３つのレジスタを含む、請求項２記載の回路。
【請求項５】
請求項２記載の回路において、前記スタックにおけるトップＦＥＴデバイスについての前記演算増幅器の陽極端子に供給される、前記分圧器ネットワークからの前記電圧が約３．２ボルトであり、前記ボトムＦＥＴデバイスに結合される前記演算増幅器の陽極端子に供給される電位が約０．２ボルトである、回路。
【請求項６】
前記トップＦＥＴデバイスおよび前記ボトムＦＥＴデバイスにわたるドレイン・ツー・ソース電荷が約３ボルトである、請求項５記載の回路。
【請求項７】
前記複数のＦＥＴデバイスが４つのＦＥＴデバイスである、請求項１記載の回路。
【請求項８】
ＲＦ増幅器回路であって、
ドレイン端子、ゲート端子およびソース端子を含む少なくとも１つの電界効果トランジスタ（ＦＥＴ）デバイスと、
複数のレジスタを含む分圧器ネットワークと、
前記少なくとも１つのＦＥＴデバイスに設けられる少なくとも１つの演算増幅器であって、前記演算増幅器が第１入力端子、第２入力端子および出力端子を含み、前記出力端子が、前記ＦＥＴデバイスのゲート端子に電気的に結合され、前記第１入力端子が前記ＦＥＴデバイスのソース端子に電気的に結合され、前記第２入力端子が前記分圧器ネットワークに電気的に結合される結果、前記ソース端子がフィードバック電圧を、前記ＦＥＴデバイスのゲート端子に印加される電圧を制御する前記演算増幅器に供給する、演算増幅器と、
前記ＦＥＴデバイスのソース端子に電気的に結合されるソース・レジスタと、
前記分圧器ネットワークにわたり電気的に結合され、分割される前記電圧を供給する電圧ソースと、
を含む、回路。
【請求項９】
請求項８記載の回路において、前記少なくとも１つのＦＥＴデバイスが複数のスタックされたＦＥＴデバイスであり、前記スタックにおける前記ＦＥＴデバイスの内少なくとも１つのソース端子が前記スタックにおける別の前記ＦＥＴデバイスのドレイン端子に電気的に結合され、前記少なくとも演算増幅器が複数の演算増幅器であり、１つの演算増幅器が各ＦＥＴデバイスごとに設けられる、回路。
【請求項１０】
前記複数のＦＥＴデバイスが２つのＦＥＴデバイスである、請求項８記載の回路
【請求項１１】
前記第１入力端子が陰極端子であり、前記第２入力端子が陽極端子である、請求項８記載の回路。
【請求項１２】
ＲＦ増幅器回路であって、
複数のスタックされた電界効果トランジスタ（ＦＥＴ）デバイスであって、それぞれが、ドレイン端子、ゲート端子およびソース端子を含む、ＦＥＴデバイスと、
複数のレジスタを含む分圧器ネットワークと、
複数の演算増幅器であって、該演算増幅器の内別個の１つが前記スタックにおいて各前記ＦＥＴデバイスごとに設けられ、各前記演算増幅器が第１入力端子、第２入力端子および出力端子を含み、特定の前記演算増幅器の出力端子が、特定のＦＥＴデバイスのゲート端子に電気的に結合され、各前記演算増幅器の第１入力端子が前記特定のＦＥＴデバイスのソース端子に電気的に結合され、各前記演算増幅器の第２入力端子が前記分圧器ネットワークに電気的に結合される演算増幅器と、
前記スタックにおけるボトムＦＥＴデバイスのソース端子に電気的に結合されるソース・レジスタと、
前記分圧器ネットワークにわたり電気的に結合され、分割される前記電圧を供給する電圧ソースと、
を含む、回路。
【請求項１３】
前記複数のＦＥＴデバイスが２つのＦＥＴデバイスである、請求項１２記載の回路。
【請求項１４】
前記分圧器ネットワークが３つのレジスタを含む、請求項１３記載の回路。
【請求項１５】
前記複数のＦＥＴデバイスが４つのＦＥＴデバイスである、請求項１２記載の回路。
【請求項１６】
前記第１入力端子が陰極端子であり、前記第２入力端子が陽極端子である、請求項１２記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本発明は、全般的に、スタックされた電界効果トランジスタ（ＦＥＴ）ベースの無線周波数（ＲＦ）増幅器回路に関する。具体的には、スタックされたＦＥＴベースのＲＦ増幅器回路であって、各ＦＥＴごとに演算増幅器(op-amp)を含み、各ＦＥＴごとに、当該ＦＥＴのソースからのフィードバックを用いて各ＦＥＴごとのゲート・バイアスを補正し、分圧器によって供給される基準電圧レベルにソース電圧を補正するものに関する。その結果、所望のドレイン電流とソース電圧に対するドレインとを各ＦＥＴに提供して、最適性能を達成することができる。
【従来技術】
【０００２】
考察
[0002]  ＲＦ信号を増幅するために１つ以上のＦＥＴデバイスを採用する増幅器が当該技術分野でよく知られる。この種別のＲＦ増幅器は、これに限定されないが、低ノイズ増幅器（ＬＮＡ）、中間周波数（ＩＦ）増幅器、局部発振（ＬＯ）増幅器等を含む数多くの用途を有する。増幅される特定のＲＦ信号がＦＥＴデバイスのゲート端子に供給される。ここでは、増幅されるＲＦ信号はデバイスのドレイン端子で出力される。これらの種別のＲＦ増幅器では、スタックされたＦＥＴデバイスがよく採用される。ここでは、ＦＥＴデバイスは、同一のドレイン・ツー・ソース(drain-to-source)電流Ｉｄｓと、該電流を調整するソース・レジスタとを共有する。
【０００３】
[0003]  ＲＦ信号の増幅を提供するために、ＦＥＴデバイスは、２つのＤＣバイアス電圧を必要とする。ここでは、通例のＦＥＴＲＦ増幅器回路について、ＤＣバイアス電圧はＲＦ信号から独立している。また、バイアス電圧は、デバイスを通じて電荷フローを許容にするドレイン・ツー・ソース・バイアス電圧と、チャンネルの幅を制御するゲート・ツー・ソース(gate-to-source)バイアス電圧Ｖｇｓとを含む。ここでは、ゲート・ツー・ソース・バイアス電圧Ｖｇｓは、チャンネルを通じて電荷フローを変化させる(modulate)。ゲート・ツー・ソース・バイアス電圧Ｖｇｓは、ＦＥＴデバイスのゲート端子に基準電位を印加することによって制御される。更に、ドレイン・ツー・ソース・バイアス電圧Ｖｄｓは、制御されたドレイン・ツー・ソース電流Ｉｄｓを供給することによって制御される。当該制御されたドレイン・ツー・ソース電流Ｉｄｓは、本明細書では、時折ドレイン電流と称される。特に、ＦＥＴドレイン電流Ｉｄｓの目的は、ドレイン・ツー・ソース電位Ｖｄｓを所望の値に規定することである。これらのバイアス電圧は、特定の所望の増幅および性能に最適化される。例えば、ＬＮＡには、バイアス電圧は低ノイズ・フィギュアを提供するように選択されることになろう。
【０００４】
[0004]  ＲＦ増幅器回路においてＦＥＴデバイスを通じてドレイン・ツー・ソース電流Ｉｄｓを制御して、ドレイン・ツー・ソース・バイアス電圧Ｖｄｓを制御する数多くの技術が当該技術分野では知られている。これら技術はＦＥＴ回路を含み、二重バイアス、自己バイアス、およびドレイン電流のフィードバックによる電流調整を提供する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＲＦ増幅器においてＦＥＴデバイスのバイアスを制御するこれら公知の技術は、これまで、環境ファクタ（例えば、温度変化および配置グラディエント、デバイス・ドリフト、並びに製造およびプロセス変化）を克服する機能の点で制限を受けてきた。
【図面の簡単な説明】
【０００６】
【図１】図１は、公知の二重バイアスＲＦ増幅器回路の概略図である。
【図２】図２は、公知の自己バイアスＲＦ増幅器回路の概略図である。
【図３】図３は、公知の一般的なスタック・バイアスＲＦ増幅器回路
【図４】図４は、公知の電流レギュレータＲＦ増幅器回路の概略図である。
【図５】図５は、ソース・フィードバック電流レギュレータＲＦ増幅器回路の概略図である。
【図６】図６は、スタックされた電圧／電流レギュレータＲＦ増幅器回路の概略図である。
【発明を実施するための形態】
【０００７】
[0011]  本発明の実施形態についての以下の説明は、スタックされた電圧電流レギュレータを採用する、スタックされたＦＥＴベースのＲＦ増幅器回路に向けられる。当該説明は、単に例示的な性質のものに過ぎず、如何なる場合も本発明またはその用途または使用を限定するのを意図とするものではない。例えば、以下に説明するアプローチはまた、ＦＥＴデバイスというより寧ろバイポーラ・デバイスのスタックのために使用することもできる。
【０００８】
[0012]  図１は、公知の二重バイアスＲＦ増幅器回路１０の概略図であり、ソース端子、ゲート端子およびドレイン端子を有するＦＥＴデバイス１２を含む。増幅されるＲＦ信号は、回路１０のノード１４に印加される。ノード１４は、コンデンサ１６およびインダクタ１８によって規定されるＲＣ回路を通じてＦＥＴデバイス１２のゲート端子に結合される。ＲＦ信号は、ＦＥＴデバイス１２によって増幅される。増幅されるＲＦ信号は、コンデンサ２２およびインダクタ２４によって規定されるＬＣ回路を通じて、ノード２０において回路１０から出力される。電圧源４０が、電圧源４０からの電圧を分割するレジスタ３６および３８を含む分圧器３４にわたり電気的に結合される。電圧源４０は、ＦＥＴデバイス１２のゲート端子に所望の基準電圧Ｖｇを供給して、ゲート・ツー・ソース(gate-to-source)バイアス電圧Ｖｇｓを供給する。例えば、電圧源４０は５ボルトとしてよく、−０．５ボルトの分割されたゲート基準電圧Ｖｇを供給する。電圧源４２が、ＦＥＴデバイス１２のソースおよびドレイン端子にわたり電気的に結合され、電位Ｖｄｓおよびドレイン・ツー・ソース(drain-to-source)電流Ｉｄｓを供給する。
【０００９】
[0013]  回路１０における二重バイアスのアプローチの利点はその簡潔さにある。しかしながら、ドレイン電流Ｉｄｓを監視せず、また、フィードバックをＦＥＴデバイス１２のゲート端子に供給せずに、バイアス電圧Ｖｇｓを制御する開ループ・アプローチである。つまり、回路１０は、プロセス変動に影響を受けやすい。ここでは、ゲート基準電圧Ｖｇおよびドレイン電流Ｉｄｓが、デバイスごとに理想的ではないことがある。更に、製造および環境ファクタ（例えば、Ｖｇｓ変動、ゲート電流、温度、およびＲＦ駆動）の結果、ＦＥＴデバイス１２の寿命の開始または寿命の終了の何れかでバイアス電圧が不正確になることがある。
【００１０】
[0014]  図２は、公知の自己バイアスＲＦ増幅器回路５０の概略図であり、ソース端子、ゲート端子、およびドレイン端子を有するＦＥＴデバイス５２を含む。増幅されるＲＦ信号の入力および出力コンポーネントは、回路５０には示されていない。ＦＥＴデバイス５２のゲート端子は、レジスタ５６および５８を含む分圧器５４から固定基準電圧Ｖｇを受ける。ここでは、分圧器５４は、電圧源６０からの電位を分割して、ゲート・ツー・ソース(gate-to-source)バイアス電圧Ｖｇｓを供給する。電圧源６０はまた、ドレイン電流Ｉｄｓの電位を供給して、ドレイン・ツー・ソース(drain-to-source)バイアス電圧Ｖｄｓを供給する。ソース・レジスタ６２は、ＦＥＴデバイス５２のソース端子に電気的に結合され、バイアス電圧Ｖｄｓの制御を補助する。ソース・レジスタ６２は、ゲート・ツー・ソース・バイアス電圧Ｖｇｓをセットすることによって、ドレイン電流Ｉｄｓの安定化を提供する。しかしながら、この設計には、付加的なソース電圧を供給するのに比較的大きな電力量を必要とするという短所を有する。
【００１１】
[0015]  より高い効率性またはより大きい帯域幅を提供するために、ＲＦ増幅器回路においてＦＥＴデバイスをスタックすることは当該技術分野において公知である。図３は、公知で一般的なスタックされたバイアスＲＦ増幅器回路７０の概略図である。増幅されるＲＦ信号の入力および出力コンポーネントは、回路７０に示されていない。回路７０は、ＦＥＴデバイス７２および７４を含み、それぞれがソース端子、ゲート端子およびドレイン端子を含む。ここでは、電気的に直列の構成で、ＦＥＴデバイス７２のソース端子はＦＥＴデバイス７４のドレイン端子に電気的に結合される。ＦＥＴデバイス７２および７４のゲート端子は、固定基準ゲート電圧Ｖｇを、分圧器７８は、レジスタ８０、８２および８４を含む分圧器７８から受ける。ここでは、分圧器７８は、電圧源８６と電気的に並列に結合されて、分割される電圧を供給する。ＦＥＴデバイス７４のドレイン端子はソース・レジスタ７６を通じてグランドに結合される。ここでは、ソース・レジスタ７６は、ＦＥＴデバイス７２および７４を通じてドレイン電流Ｉｄを安定化させる。
【００１２】
[0016]  バイアス電圧Ｖｇｓは、ＦＥＴデバイス７２および７４のスタックを通じてドレイン電流Ｉｄｓをセットするので、当該電圧は、特定の用途のためにデバイスごとに整合を維持する必要がある。しかしながら、この設計を組み込んだ当該バイアス回路のための処理は、プロセスの整合性を提供する機能を制限する。また、回路７０のバイアス設計は、電圧変化、ゲート電流をピンチ・オフするよう影響を受けやすく、ＤＣ電力を過度に消費する。つまり、ドレイン電流Ｉｄｓがデバイスごとに著しく変化する場合には、特定の用途の最適なドレイン電流を達成することができない。例えば、ドレイン電流Ｉｄｓが余りに大きい場合には、温度変化の影響を受けやすくなり、また、それが余りに小さい場合には、所望の利得または所望のノイズ・フィギュアを提供しない場合がある。
【００１３】
[0017]  図４は、ソース端子、ゲート端子、およびドレイン端子を有するＦＥＴデバイス９２を含む公知の電流レギュレータ・バイアスＲＦ増幅器回路９０の概略図である。増幅されるＲＦ信号の入力および出力コンポーネントは、回路９０には示されていない。ＦＥＴデバイス９２のゲート端子は、演算増幅器(op-amp)１００を通じて、レジスタ９６および９８を含む分圧器９４から基準電圧Ｖｇを受ける。ここでは、分圧器９４は、分割される電圧を供給する電圧源１０４と並行に電気的に結合される。検出レジスタ１０２は、ＦＥＴデバイス９２のドレイン端子に電気的に結合される。また、レジスタ１０２によって検出される電圧は、演算増幅器１００の陽極端子に結合され、ＦＥＴデバイス９２のゲート端子に供給される基準電圧Ｖｇの利得を増大させる。検出レジスタ１０２は、ＦＥＴデバイス９２のドレインン電流Ｉｄｓをモニタし、演算増幅器１００を通じてフィードバックを供給して、ゲート・ツー・ソース・バイアスＶｇｓを供給する。演算増幅器１００は、よりロバストなフィードバックを、但し低減したオーバーヘッド電圧で供給する。特に、０．２ボルトが電流の調整を提供するのに必要とされるのみである。しかしながら、このバイアシング技術は、追加コンポーネントを必要とし、電源オン状態の間は自己バイアス技術ほどロバストではない。
【００１４】
[0018]  図５は、ソース端子、ゲート端子、およびドレイン端子を有するＦＥＴデバイス１１２を含むソース・フィードバック電流レギュレータ・バイアスＲＦ増幅器回路１１０の概略図である。増幅されるＲＦ信号の入力および出力コンポーネントは、回路１１０に示されていない。回路１１０はまた、レジスタ１１６および１１８を有する分圧器１１４を含む。分圧器１１４は、電圧源１２４からの電圧を分割し、基準電圧Ｖｇを演算増幅器１２０の陽極端子に供給する。回路１１０はまた、ＦＥＴデバイス１１２のソース端子およびグランドに電気的に結合されるソース・レジスタ１２２を含む。ここでは、演算増幅器１２０の陰極端子は、ソース・レジスタ１２２に電気的に結合される。この構成では、ドレイン電流Ｉｄｓは、ソース・レジスタ１２２を通過し、フィードバックを演算増幅器１２０に供給する。演算増幅器１２０は、所望のドレイン電流Ｉｄに対し、ゲート・ツー・ソース・バイアス電圧Ｖｇｓを調整する。ソース・レジスタ１２２は、ドレイン電流Ｉｄｓを検出する。ドレイン電流Ｉｄｓは、低いオーバーヘッドで高精度のバイアスを許容し、ソース抵抗を有するというロバストネスを提供する。回路１１０は、自己バイアス・アプローチおよび電流レギュレータ・バイアス・アプローチの組み合わせであり、フィードバックを供給してバイアス電圧Ｖｇｓをセットする。このバイアシング技術は、電流レギュレータ・アプローチの利点を有するが、尚も、起動中において自己バイアス・アプローチが有する幾らかのロバストネスを維持する。
【００１５】
[0019]  図６は、スタックされた電圧／電流レギュレータＲＦ増幅器回路１３０の概要図であり、ＦＥＴデバイス１３２および１３４のスタックを含む。ＦＥＴデバイス１３２および１３４のそれぞれは、ソース端子、ゲート端子およびドレイン端子を含む。増幅されるＲＦ信号の入力および出力コンポーネントは、回路１３０に示されていない。増幅器回路１３０は２つのＦＥＴデバイスを含む。但し、これは、非限定的な実施形態としてのものである。ここでは、回路１３０はより多くのＦＥＴデバイス（例えば４つのスタックされたＦＥＴデバイス）を含むことができる。回路１３０はまた、レジスタ１３８、１４０および１４２を有する分圧器１３６を含む。分圧器１３６は、電圧源１４４からの電位を分割し、各ＦＥＴデバイス１３２および１３４ごとのソース電圧Ｖｓとなることが望まれる基準電圧を、演算増幅器１４６および１４８の陽極端子に供給する。演算増幅器１４６の陰極端子は、ＦＥＴデバイス１３２のソース端子に結合され、電圧を補正するフィードバック信号をＦＥＴデバイス１３２のゲート端子に供給する。同様に、演算増幅器１４８の陰極端子は、ＦＥＴデバイス１３２のソース端子に電気的に結合され、演算増幅器１４８は、ＦＥＴデバイス１３４のゲート端子で電圧を補正する。スタックによるドレイン電流は、検出レジスタ１５０を通じて電圧を供給し、ＦＥＴデバイス１３２および１３４のゲート電圧Ｖｇを調整するようにフィードバックされる。上述したように、演算増幅器１４６および１４８は、特定ＦＥＴデバイスのソース端子から、よりロバストなフィードバックを供給する。当該特定ＦＥＴデバイスに対し、各バイアス電圧Ｖｄｓおよびドレイン・ツー・ソース電流Ｉｄｓの正確な制御のために、バイアス電圧Ｖｄｓが分圧器１３６に基づいて供給される。
【００１６】
[0020]  ソース１４４の電位と演算増幅器１４６および１４８の陽極端子に印加される基準電圧Ｖｇとは、特定用途についての任意の適切な電圧とすることができる。非限定的な１つの実施形態では、電圧源１４４は６．２ボルトを供給し、演算増幅器１４６の陽極端子に提供される基準電圧Ｖｇは３．２ボルトであり、演算増幅器１４８の陽極端子に供給される基準電圧Ｖｇは０．２ボルトであり、ＦＥＴデバイス１３２にわたるバイアス電圧Ｖｄｓは３ボルトであり、そして、ＦＥＴデバイス１３４にわたるバイアス電圧Ｖｄｓは３ボルトである。
【００１７】
[0021]  上述した考察および説明は、本発明の例示の実施形態に過ぎないものである。当業者にとって、このような考察から、また添付の図面および特許請求の範囲から様々な変更、修正および変形物が次の特許請求の範囲に規定される発明の趣旨および範囲から逸脱することなく行うことができるものと容易に認識するであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2017524307.tif 000009
2017524307.tif 000010
2017524307.tif 000011