(57)【要約】  集積回路デバイスは、基板を含む。集積回路デバイスは、基板を基準とした第１の高さにおけるバックエンド（ＢＥＯＬ）導電層を含む、第１の導電性スタックも含む。集積回路デバイスは、基板を基準とした第２の高さにおけるＢＥＯＬ導電層を含む、第２の導電性スタックも含む。第２の高さは、第１の高さと異なる。
2017513222.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板を基準とした第１の高さにおけるバックエンド（ＢＥＯＬ）導電層を備える、第１の導電性スタックと、
前記第１の高さと異なる前記基板に対する第２の高さにおける前記ＢＥＯＬ導電層を備える、第２の導電性スタックと
を備える、集積回路デバイス。
【請求項２】
第１の層間誘電体および誘電体層
をさらに備え、
前記ＢＥＯＬ導電層が前記基板上にあり、第１の導電層、第２の導電層、第３の導電層を備え、
前記第１の導電性スタックが、前記基板の面の直接上にある前記第１の導電層、前記第１の導電層の面上のみにある前記第１の層間誘電体、前記第１の導電層上の前記誘電体層、前記誘電体層上の前記第２の導電層、および前記第１の層間誘電体の直接上で、第１のビアを通して前記第１の導電層に結合される前記第３の導電層を備え、
前記第２の導電性スタックが前記基板の前記面の直接上に前記第３の導電層を備える、請求項１に記載の集積回路デバイス。
【請求項３】
前記基板の前記面が、前記第１の導電性スタックと前記第２の導電性スタックとの間で露出される、請求項２に記載の集積回路デバイス。
【請求項４】
前記第１の導電層および前記第３の導電層で形成されるインダクタを備える、請求項２に記載の集積回路デバイス。
【請求項５】
前記第１の導電性スタックが、前記第１の導電層、前記第１の導電層と前記第２の導電層との間の前記誘電体層、および前記第２の導電層で形成される金属−絶縁体−金属コンデンサを備える、請求項２に記載の集積回路デバイス。
【請求項６】
音楽プレイヤ、ビデオプレイヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つの中に組み込まれる、請求項１に記載の集積回路デバイス。
【請求項７】
集積回路デバイスを製造する方法であって、
基板の面の直接上に第１の導電層を堆積およびパターン形成するステップと、
前記第１の導電層の面上にのみ第１の層間誘電体を堆積するステップと、
前記第１の導電層上に誘電体層を堆積およびパターン形成するステップと、
前記誘電体層上に第２の導電層を堆積およびパターン形成するステップと、
前記第１の層間誘電体の直接上において、第１のビアを通して前記第１の導電層に結合される第３の導電層を堆積およびパターン形成し、第１の導電性スタックを形成するステップと、
前記基板の前記面の直接上に前記第３の導電層を堆積およびパターン形成し、前記第１の導電性スタックに隣接して第２の導電性スタックを形成するステップと
を含む方法。
【請求項８】
前記第１の導電性スタックの中で、第２の層間誘電体の直接上において、第２のビアを通して前記第３の導電層に結合される第４の導電層を堆積およびパターン形成するステップと、
前記第２の導電性スタックの中で、前記基板の前記面の直接上に、前記第４の導電層を堆積およびパターン形成するステップと
をさらに含む、請求項７に記載の方法。
【請求項９】
前記第３の導電層の面上にのみ第２の層間誘電体を堆積するステップと、
第４の導電層の面上および前記第２の層間誘電体の上にのみ第３の層間誘電体を堆積するステップと、
第５の導電層を堆積およびパターン形成するステップと、
前記第５の導電層の面上および前記第３の層間誘電体の上にのみ第４の層間誘電体を堆積するステップと
をさらに含む、請求項７に記載の方法。
【請求項１０】
前記第１の導電性スタックと前記第２の導電性スタックとの間の前記第２の層間誘電体、前記第３の層間誘電体、および前記第４の層間誘電体のうちの少なくとも１つを除去するステップをさらに含む、請求項９に記載の方法。
【請求項１１】
前記第１の導電層、前記誘電体層、および前記第２の導電層で、前記第１の導電性スタック内に金属−絶縁体−金属コンデンサを形成するステップをさらに含む、請求項７に記載の方法。
【請求項１２】
前記第１の導電層および前記第３の導電層でインダクタを形成するステップをさらに含む、請求項７に記載の方法。
【請求項１３】
前記集積回路デバイスを、音楽プレイヤ、ビデオプレイヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つの中に組み込むステップをさらに含む、請求項７に記載の方法。
【請求項１４】
支持するための手段と、
前記支持手段を基準とした第１の高さにおけるバックエンド（ＢＥＯＬ）導電層を備える、第１の導電性スタックと、
前記第１の高さと異なる前記支持手段に対する第２の高さにおける前記ＢＥＯＬ導電層を備える、第２の導電性スタックと
を備える、集積回路デバイス。
【請求項１５】
第１の層間誘電体および誘電体層
をさらに備え、
前記ＢＥＯＬ導電層が前記支持手段上にあり、第１の導電層、第２の導電層、第３の導電層を備え、
前記第１の導電性スタックが、前記支持手段の面の直接上にある前記第１の導電層、前記第１の導電層の面上のみにある前記第１の層間誘電体、前記第１の導電層上の前記誘電体層、前記誘電体層上の前記第２の導電層、および前記第１の層間誘電体の直接上で、第１のビアを通して前記第１の導電層に結合される前記第３の導電層を備え、
前記第２の導電性スタックが前記支持手段の前記面の直接上に前記第３の導電層を備える、請求項１４に記載の集積回路デバイス。
【請求項１６】
前記支持手段の前記面が、前記第１の導電性スタックと前記第２の導電性スタックとの間で露出される、請求項１５に記載の集積回路デバイス。
【請求項１７】
前記第１の導電層および前記第３の導電層で形成されるインダクタを備える、請求項１５に記載の集積回路デバイス。
【請求項１８】
前記第１の導電性スタックが、前記第１の導電層、前記第１の導電層と前記第２の導電層との間の前記誘電体層、および前記第２の導電層で形成される金属−絶縁体−金属コンデンサを備える、請求項１５に記載の集積回路デバイス。
【請求項１９】
音楽プレイヤ、ビデオプレイヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つの中に組み込まれる、請求項１４に記載の集積回路デバイス。
【請求項２０】
集積回路デバイスを製造する方法であって、
基板の面の直接上に第１の導電層を堆積およびパターン形成するステップと、
前記第１の導電層の面上にのみ第１の層間誘電体を堆積するステップと、
前記第１の導電層上に誘電体層を堆積およびパターン形成するステップと、
前記誘電体層上に第２の導電層を堆積およびパターン形成するステップと、
前記第１の層間誘電体の直接上において、第１のビアを通して前記第１の導電層に結合される第３の導電層を堆積およびパターン形成し、第１の導電性スタックを形成するステップと、
前記基板の前記面の直接上に前記第３の導電層を堆積およびパターン形成し、前記第１の導電性スタックに隣接して第２の導電性スタックを形成するステップと
を含む方法。
【請求項２１】
前記第１の導電性スタックの中で、第２の層間誘電体の直接上において、第２のビアを通して前記第３の導電層に結合される第４の導電層を堆積およびパターン形成するステップと、
前記第２の導電性スタックの中で、前記基板の前記面の直接上に、前記第４の導電層を堆積およびパターン形成するステップと
をさらに含む、請求項２０に記載の方法。
【請求項２２】
前記第３の導電層の面上にのみ第２の層間誘電体を堆積するステップと、
第４の導電層の面上および前記第２の層間誘電体の上にのみ第３の層間誘電体を堆積するステップと、
第５の導電層を堆積およびパターン形成するステップと、
前記第５の導電層の面上および前記第３の層間誘電体の上にのみ第４の層間誘電体を堆積するステップと
をさらに含む、請求項２０に記載の方法。
【請求項２３】
前記第１の導電性スタックと前記第２の導電性スタックとの間の前記第２の層間誘電体、前記第３の層間誘電体、および前記第４の層間誘電体のうちの少なくとも１つを除去するステップをさらに含む、請求項２２に記載の方法。
【請求項２４】
前記第１の導電層、前記誘電体層、および前記第２の導電層によって、前記第１の導電性スタック内に金属−絶縁体−金属コンデンサを形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２５】
前記第１の導電層および前記第３の導電層によってインダクタを形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２６】
前記集積回路デバイスを、音楽プレイヤ、ビデオプレイヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つの中に組み込むステップをさらに含む、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、その開示全体が参照によって本明細書に明白に組み込まれる、Ｊｅ−Ｈｓｉｕｎｇ  Ｊｅｆｆｒｅｙ  Ｌａｎらの名義で、２０１４年４月４日に出願された米国仮特許出願第６１／９７５，５７０号の利益を主張する。
【０００２】
本開示は、一般に集積回路（ＩＣ）に関する。より詳細には、本開示は、ウェハ反り低減のための応力軽減構造に関する。
【背景技術】
【０００３】
集積回路（ＩＣ）の半導体製造のプロセスフローは、フロントエンド（ＦＥＯＬ）、ミドルエンド（ＭＥＯＬ）、およびバックエンド（ＢＥＯＬ）プロセスを含むことができる。ＦＥＯＬプロセスは、ウェハ準備、アイソレーション、ウェル形成、ゲートパターン形成、スペーサ、拡張およびソース／ドレイン注入、ケイ素化合物形成、ならびにデュアルストレスライナ形成を含むことができる。ＭＥＯＬプロセスは、ゲート接点形成を含むことができる。ＢＥＯＬプロセスは、ＦＥＯＬおよびＭＥＯＬプロセス期間に作成された半導体デバイスを相互接続するための、一連のウェハ処理ステップを含むことができる。現代の半導体チップ製品の製造および適格性確認（ｑｕａｌｉｆｉｃａｔｉｏｎ）の成功には、採用される材料とプロセスとの間の相互作用が伴う。具体的には、ＢＥＯＬプロセスにおける、パッシブオンガラス（ＰＯＧ：ｐａｓｓｉｖｅ  ｏｎ  ｇｌａｓｓ）デバイス用の導電性材料めっきの形成が、プロセスフローの難しさを増す部分となっている。
【発明の概要】
【課題を解決するための手段】
【０００４】
集積回路デバイスは、基板を含む。集積回路デバイスは、基板を基準とした第１の高さにおけるバックエンド（ＢＥＯＬ）導電層を含む、第１の導電性スタックも含む。集積回路デバイスは、基板を基準とした第２の高さにおけるＢＥＯＬ導電層を含む、第２の導電性スタックも含む。第２の高さは、第１の高さと異なる。
【０００５】
集積回路デバイスを製造する方法は、基板の面の直接上に第１の導電層を堆積およびパターン形成するステップと、第１の導電層の面上にのみ第１の層間誘電体を堆積するステップと、第１の導電層上の誘電体層を堆積およびパターン形成するステップとを含む。方法は、誘電体層上に第２の導電層を堆積およびパターン形成するステップと、第１の層間誘電体の直接上において、第１のビアを通して第１の導電層に結合される第３の導電層を堆積およびパターン形成し、第１の導電性スタックを形成するステップと、基板の面の直接上に第３の導電層を堆積およびパターン形成し、第１の導電性スタックに隣接して第２の導電性スタックを形成するステップとをやはり含む。
【０００６】
集積回路デバイスは、支持するための手段を含む。集積回路デバイスは、支持手段を基準とした第１の高さにおけるバックエンド（ＢＥＯＬ）導電層を含む、第１の導電性スタックも含む。集積回路デバイスは、支持手段を基準とした第２の高さにおけるＢＥＯＬ導電層を含む、第２の導電性スタックも含む。第２の高さは、第１の高さと異なる。
【０００７】
これは、以下の詳細な説明をより良好に理解できるために、本開示の特徴および技術的利点を、やや幅広く概説したものである。本開示の追加の特徴および利点が、以下で説明される。本開示が、本開示と同じ目的を果たすために他の構造を変更または設計するための基礎として容易に利用され得ることを、当業者は諒解されたい。そのような等価な構築物が、添付の特許請求の範囲に記載される本開示の教示から逸脱しないことも、当業者には理解されたい。その組織および動作方法の両方について、本開示の特性であると考えられる新規の特徴は、さらなる目的および利点とともに、添付図面と関連して考察すると、以下の説明からより良好に理解されることになる。しかし、図の各々は、例示および説明だけの目的のために提供され、本開示の限界を定める意図はないことを、明確に理解されたい。
【０００８】
本開示をより完全に理解するため、ここで、添付図面に関連した以下の説明への参照がなされる。
【図面の簡単な説明】
【０００９】
【図１】集積回路デバイスの基板、ウェハ、またはパネルに応力を加える可能性がある、バックエンド（ＢＥＯＬ）層を含む集積回路デバイスを示す断面図である。
【図２Ａ】本開示の一態様による、応力軽減構造を示す断面図である。
【図２Ｂ】本開示の一態様による、応力軽減構造を示す断面図である。
【図３Ａ】集積回路デバイスと本開示の一態様による応力軽減構造との間の比較を示す図である。
【図３Ｂ】集積回路デバイスと本開示の一態様による応力軽減構造との間の比較を示す図である。
【図４Ａ】本開示の態様による応力軽減構造実装のないデバイスおよびあるデバイスの層を示すレイアウト図である。
【図４Ｂ】本開示の態様による応力軽減構造実装のないデバイスおよびあるデバイスの層を示すレイアウト図である。
【図４Ｃ】本開示の態様による応力軽減構造実装のないデバイスおよびあるデバイスの層を示すレイアウト図である。
【図４Ｄ】本開示の態様による応力軽減構造実装のないデバイスおよびあるデバイスの層を示すレイアウト図である。
【図４Ｅ】本開示の態様による応力軽減構造実装のないデバイスおよびあるデバイスの層を示すレイアウト図である。
【図５】本開示の態様による応力軽減構造を製造するプロセスを図示するプロセスフロー図である。
【図６】本開示の構成が有利に採用され得る例示的なワイヤレス通信システムを示すブロック図である。
【図７】一構成による、半導体構成要素の回路設計、レイアウト設計、および論理設計に使用される、設計用ワークステーションを示すブロック図である。
【発明を実施するための形態】
【００１０】
添付図面に関連して下に記載する詳細な説明は、様々な構成の説明であることを意図しており、本明細書に記載される概念を実施し得る唯一の構成を表すことは意図していない。詳細な説明は、様々な概念を完全に理解することを可能にするために、具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実施できることは、当業者には明らかであろう。場合によっては、そのような概念を曖昧にするのを回避するために、よく知られている構造および構成要素がブロック図の形態で示される。本明細書の記載では、「および／または（ａｎｄ／ｏｒ）」という用語の使用は、「包含的論理和（ｉｎｃｌｕｓｉｖｅ  ｏｒ）」を表すことを意図しており、「または（ｏｒ）」という用語の使用は、「排他的論理和（ｅｘｃｌｕｓｉｖｅ  ｏｒ）」を表すことを意図している。
【００１１】
高性能集積化受動デバイスは、挿入損失を減少させるために、厚い導電層を有する高Ｑ構成要素（インダクタまたはコンデンサなど）を使用する。厚い導電層を得るために、厚い層間誘電体層が隣接する導電層を分離し、上部導電層のパッシベーションを得る。層間誘電体は、通常、非常に大きい熱膨張係数（ＣＴＥ）を有し、これは、ガラスまたは他の同様の低損失材料である場合がある集積化受動デバイス中の基板のＣＴＥと不一致であることが多い。
【００１２】
集積化受動デバイスの製造プロセス期間において、スピンコートされる層間誘電体層は、熱硬化プロセス後に、収縮を経験する場合がある。厚い層間誘電体層と基板面上のパターン形成された導電層との間のＣＴＥの不一致は、やはりウェハ反りをもたらす可能性がある。
【００１３】
ウェハ反りの程度は、層間誘電体および基板の厚さ、ならびに導電層のパターン形成の方式にも依存する。ウェハ反りは、大きいＣＴＥ不一致を有する、厚い層間誘電体層を有する薄い基板を有するデバイスで特に起こりやすい。ウェハ反りは、ウェハ取扱いに困難をもたらすとともに、様々なデバイス製造プロセスの効率、品質および信頼性を制限する。
【００１４】
従来型の応力軽減構造は、導電層を有するある種の領域の周りにおいて特定の層間誘電体層をパターン形成し、ある種の設計において、ウェハ反りをおよそ１５〜２０％減少させることができる。それにもかかわらず、特に、薄いウェハのレーザマーキングプロセスならびに精密なダイシング単体化プロセスで、反りを経験していない位置合わせしたウェハを使用することができるので、ウェハ反りのさらなる減少が望ましい。
【００１５】
新規の応力軽減構造（ＳＭＳ）が提供され、そこでは、ウェハ反りを減少させるために、層間誘電体層が、ある種の領域の周りにおいてパターン形成され、設計される。金属−絶縁体−金属（ＭＩＭ）コンデンサまたはインダクタおよびウェハレベルチップスケールパッケージ（ＷＬＣＳＰ）パッドなどの受動構成要素の外側に、層間誘電体層を除去することができる。加えて、ＭＩＭコンデンサおよびインダクタの内側に、層間誘電体層を除去することができる。一構成では、集積化受動デバイスは、応力軽減構造を実現するために、最も外の導電層上に単一の層間誘電体層を含み、最も外の導電層の下には層間誘電体層がなく、隣接する導電層間にはただ１つの層間誘電体層を含む。応力軽減構造および設計は、マスク設計を介して、層間誘電体の明暗を（たとえば、暗視野から明視野に）反転するように拡張することができ、（ｉ）層間誘電体層は、ＭＩＭコンデンサ、インダクタ、ＷＬＣＳＰパッド領域に残り、（ｉｉ）層間誘電体層の区域のほとんどが除去される。
【００１６】
新規の応力軽減構造の利点は、本開示の一態様では、従来型の応力軽減構造と比較したときにウェハ反りが減少すること、ならびに層間誘電体材料の消費が減少することを含む。層間誘電体材料の消費は、マスクの明暗が変更されて、印刷または積層技法（たとえば、ドライフィルムプロセス）が、集積化受動デバイスを製造するために選ばれたプロセスである場合に、特に減少する。
【００１７】
図１は、集積回路デバイスの基板に応力を加える可能性がある、バックエンド（ＢＥＯＬ）層を含む集積回路デバイス１００の断面図を示す。基板を参照して記載したが、本開示の態様は、集積回路デバイスのための基板、ウェハ、またはパネルに適用できることを認識されたい。加えて、基板、ウェハ、またはパネルは、受動デバイス（たとえば、インダクタ、コンデンサ、および抵抗器など）および／もしくは半導体デバイス（たとえば、トランジスタ、センサなど）、微小電子機械（ＭＥＭＳ）能動デバイス、または他の同様の能動もしくは受動デバイスを含むことができる。
【００１８】
集積回路デバイス１００は、基板１０２、第１の層間誘電体１１０（ＩＬＤ−１）、第２の層間誘電体１２０（ＩＬＤ−２）、第３の層間誘電体１２２（ＩＬＤ−３）、および第４の層間誘電体１４０（たとえば、パッシベーション（ＰＳＶ）層）を含む。第１の層間誘電体１１０は、第１の導電層１０４（たとえば、金属１（Ｍ１））、誘電体層１０６、第２の導電層１０８（たとえば、金属２（Ｍ２））、および第１のビア１１２を囲繞する。第２の層間誘電体１２０は、第３の導電層１１４（たとえば、金属３（Ｍ３））および第２のビア１１６を囲繞する。第３の層間誘電体１２２は、第４の導電層１１８（たとえば、金属４（Ｍ４））を囲繞する。第３の層間誘電体１２２は、それが最も外側の層である場合、パッシベーション層としても機能することができる。ビアホール（図示せず）は、たとえば図３Ｂに示されるように、様々な誘電体層を通して形成され、基板１０２の面を露出し、応力軽減をもたらすことができる。
【００１９】
基板１０２は、ガラスまたは他の同様の低損失材料とすることができ、第１の導電層１０４、誘電体層１０６、および第２の導電層１０８を含む、金属−絶縁体−金属（ＭＩＭ）コンデンサを支持することができる。これらの層（たとえば、１０４、１０６、１０８）は、インダクタなどの他のデバイスを形成するために配置することもできる。集積回路デバイス１００は、導電層および誘電体層が基板１０２の片側または両側上に形成される、シングルサイドまたはダブルサイドパッシブオンガラス（ＰＯＧ）プロセスを使用して製造することができる。ダブルサイドＰＯＧプロセスの場合、基板１０２の表側および裏側上の集積化受動デバイス（ＩＰＤ）間の電気的相互接続のためのブリッジとして、ガラス貫通ビア（ＴＧＶ）技術を使用することができる。
【００２０】
集積回路デバイス１００は、第３の導電層ギャップ１３２、第４の層間誘電体１４０、第４の導電層ギャップ１３４、第５の導電層１３６、第５の導電層ギャップ１３８、相互接続１４２、および第３のビア１４４も含む。第４の導電層１１８は、第４の導電層ギャップ１３４内にやはり収まることができる第３のビア１４４を通して第５の導電層１３６に結合される。集積回路デバイス１００は、４つの導電性スタック、すなわち、第１の導電性スタックＩ、第２の導電性スタックＩＩ、第３の導電性スタックＩＩＩ、および第４の導電性スタックＩＶも含む。
【００２１】
第１の導電性スタックＩは、第１の層間誘電体１１０によって囲繞され、第３の導電層１１４に結合される、第１の導電層１０４を示す。第１のビア１１２および第３の導電層１１４は、第２の層間誘電体１２０によって囲繞される。しかし、第１の導電性スタックＩでわかるように、第３の層間誘電体１２２および第４の層間誘電体１４０の中に導電層構成要素はない。したがって、これらの上部誘電体層は、第１の導電性スタックＩに対してほとんど恩恵を及ぼさない。
【００２２】
第２の導電性スタックＩＩは、第１の導電性スタックＩと同様の構成要素を示すが、第２のビア１１６を通して第３の導電層１１４に結合される第４の導電層１１８も含む。この場合も、第４の導電層１１８の中の構成要素はなく、さらなる空間を消費していると思われる。同じことが第３の導電性スタックＩＩＩについても言うことができ、第３の導電性スタックＩＩＩは、第１の導電層１０４は示さないが、その代わりに、第２のビア１１６によって第４の導電層１１８に結合される第３の導電層１１４材料の単一の柱を含む。第４の導電層１１８は、何の構成要素も囲繞しないので、やはり第３の導電性スタックＩＩＩの中で浪費される。
【００２３】
第４の導電性スタックＩＶは、第３の導電層１１４材料のさらなる柱、および第４の層間誘電体１４０の中の第５の導電層１３６があることを除き、第３の導電性スタックＩＩＩと同様である。第４の層間誘電体１４０は、第５の導電層１３６および相互接続１４２の一部を囲繞しており、したがって、第４の層間誘電体１４０は、単に絶縁層であることを超えたさらなる目的を有する。それにもかかわらず、集積回路デバイスの他の部分における他の誘電体層は、何らかの導電層または何らかの他の構成要素を囲繞しない。そのような誘電体層（たとえば、第１の導電性スタックＩの中の第３の層間誘電体１２２および第４の層間誘電体１４０、ならびに導電性スタックＩＩおよびＩＩＩの中の第４の層間誘電体１４０）は、空間を節約し、層間誘電体材料の消費を減少させるために除去することができる。
【００２４】
図２Ａ〜図２Ｂは、本開示の一態様による、応力軽減構造（ＳＭＳ）の断面図を示す。
【００２５】
図２Ａは、本開示の態様による、応力軽減構造２００を示す。この構成では、応力軽減構造２００の様々な部分は、その部分が何の導電層も囲繞しないとき誘電体層を除去すること、またはその部分が絶縁層であること以外の目的で機能しないとき誘電体層を除去することを示す。たとえば、応力軽減構造２００は、４つの導電性スタック、すなわち、第１の導電性スタックＩ’、第２の導電性スタックＩＩ’、第３の導電性スタックＩＩＩ’、および第４の導電性スタックＩＶ’を含む。第１の導電性スタックＩ’でわかるように、１番上または最も高い導電層は、第３の導電層１１４であり、これは第２の層間誘電体１２０によって囲繞される。第２の導電性スタックＩＩ’および第３の導電性スタックＩＩＩ’では、１番上または最も高い導電層は、第４の導電層１１８であり、これは第３の層間誘電体１２２によって囲繞される。第４の導電性スタックＩＶ’では、１番上または最も高い導電層は、第５の導電層１３６であり、これは第４の層間誘電体１４０によって囲繞される。したがって、誘電体層のみが一番上または最も高い導電層を囲繞し、誘電体層が絶縁層としてのみ機能し、何の導電層も囲繞しないときは誘電体層が存在しない。この手法は、層間誘電体材料を著しく節約し、応力軽減構造２００の全体の層間誘電体厚をやはり減少させ、したがってウェハ反りの減少をもたらす。
【００２６】
また、左端の第１の導電層１０４によりわかるように、第１の層間誘電体１１０は、第１の導電層１０４、ならびに第２の導電層１０８および誘電体層１０６を囲繞のみする部分上に堆積またはパターン形成される。
【００２７】
応力軽減構造２００中にビアホール１２４が存在すると、層間誘電体材料が導電層を囲繞しないとき不要な層間誘電体材料をさらに除去することにより、層間誘電体材料の消費をさらに減少させる。これは、ひいては、ウェハ反りのさらなる減少をもたらす。
【００２８】
図２Ｂは、本開示の態様による、応力軽減構造２１０を示す。応力軽減構造２１０の構成は、各導電性スタック中の一番下の導電層の下の層間誘電体層の数を減らすことにより図２Ａの応力軽減構造２００と異なり、これは、全体の層間誘電体厚およびデバイスの高さ、したがって、すべての導電層を囲繞する層間誘電体材料の量を減少させる。たとえば、応力軽減構造２１０は、４つの導電性スタック、すなわち、第１の導電性スタックＩ”、第２の導電性スタックＩＩ”、第３の導電性スタックＩＩＩ”、および第４の導電性スタックＩＶ”を含む。
【００２９】
第１の導電性スタックＩ”は、第３の導電層１１４が基板１０２と接触し、そのことによって、デバイス全体の高さ、ならびに第３の導電層１１４と第１の導電層１０４の両方を囲繞する第２の層間誘電体１２０の配置を減らすことを示す。第２の導電性スタックＩＩ”は、図２Ａからの応力軽減構造２００の第２の導電性スタックＩＩ’と同様である。第３の導電性スタックＩＩＩ”は、第４の導電層１１８が基板１０２と接触し、そのことによって、デバイスの高さ、ならびに第４の導電層１１８を囲繞する第３の層間誘電体１２２の配置を減らすことを示す。第４の導電性スタックＩＶ”は、図２Ａからの応力軽減構造２００の第４の導電性スタックＩＶ’と同様である。
【００３０】
図２Ｂでは、単一の層間誘電体層が、１番上の導電層の上にある、または囲繞する（たとえば、第５の導電層１３６を囲繞する第４の層間誘電体１４０）。特に、１番下の導電層の下に層間誘電体層がない（第１の導電層１０４の下に誘電体層がない）、および／またはただ１つの分離層間誘電体層が、隣接する金属層間にある（たとえば、第３の導電層１１４と第４の導電層１１８との間の第２の層間誘電体１２０、第４の導電層１１８と第５の導電層１３６との間の第３の層間誘電体１２２）。
【００３１】
図３Ａおよび図３Ｂは、図１の集積回路デバイス１００と本開示の態様による応力軽減構造との間の比較を示す。集積回路デバイス１００は、３つの導電性スタック、すなわち、第１の導電性スタックＩ、第２の導電性スタックＩＩ、および第３の導電性スタックＩＩＩを含有する。第１の導電性スタックＩでは、第３の層間誘電体１２２の全部が浪費され、絶縁層としてのみ機能する。というのは、第３の層間誘電体１２２が、何の導電層も囲繞しないからである。第２の導電性スタックＩＩでは、第３の層間誘電体１２２の（左の）一部が浪費される。というのは、第３の層間誘電体１２２が、何の導電層も囲繞せず、単なる絶縁層であるからである。第３の導電性スタックＩＩＩでは、第１の層間誘電体１１０の全部および第２の層間誘電体１２０の（右の）一部が浪費される。というのは、それらは、絶縁層として機能するだけであり、何の導電層も囲繞しないからである。
【００３２】
図３Ｂは、本開示の態様による、応力軽減構造３００を示す。応力軽減構造３００を得るため、図２Ａ〜図２Ｂの中で、上に記載された層間誘電体材料除去プロセスが応力軽減構造３００に適用される。応力軽減構造３００は、図３Ａに示される導電性スタックの改良バージョンである、３つの導電性スタックを有する。第１の導電性スタックＩ”は、図３Ａの中のＩＣデバイス１００の第１の導電性スタックＩから、第３の層間誘電体１２２を除去する。さらに、第３の導電層１１４は、基板１０２と接触するために低くされ、そのことによって、第２の層間誘電体１２０のさらなる除去、および層間誘電体材料のさらなる節約、ならびにデバイス全体の高さ／空間の減少を可能にする。
【００３３】
第２の導電性スタックＩＩ”は、図３Ａの中のＩＣデバイス１００から、第２の導電性スタックＩＩの第３の層間誘電体１２２の左部分を除去する。第３の導電性スタックＩＩＩ”は、図３Ａの中のＩＣデバイス１００から、第１の層間誘電体１１０と、第３の導電性スタックＩＩＩの第２の層間誘電体１２０の最も右部分の両方を除去する。そのような使用されない誘電体層を除去することが、層間誘電体材料の節約および応力軽減構造３００のサイズの減少ももたらす。さらに、第４の導電層１１８は基板１０２と接触するように配置され、このことが、高さをさらに減少させ、より少ない層間誘電体材料を使用することによって設計をより効率的にする。
【００３４】
図３Ｂでは、第１の導電性スタックＩ”は、第１の導電層１０４および第３の導電層１１４などの様々な層からできているバックエンド（ＢＥＯＬ）導電層を含むこともできる。第２の導電性スタックＩＩ”は、やはり同じＢＥＯＬ導電層を含有することができる。しかし、第２の導電性スタックＩＩ”のＢＥＯＬ導電層は、第４の導電層１１８を含むことができる。
【００３５】
図３Ｂでは、第１の導電性スタックＩ”は、基板１０２を基準とした第１の高さにＢＥＯＬ層を有する。図３Ｂの第２の導電性スタックＩＩ”は、基板１０２を基準とした第２の高さに第２の導電性スタックＩＩ”のＢＥＯＬ層をやはり有する。第１の高さは、第２の高さと異なる。この場合も、任意の導電性スタックのＢＥＯＬ層は、複数の導電層を含むこともできる。本明細書の記載では、「高さ」という用語は、基板１０２の活性面と、導電層の面または基板１０２の活性面の近傍でありＢＥＯＬ層内の導電性スタックの面との間の距離のことを言うことができる。
【００３６】
たとえば、導電性スタックの所与のＢＥＯＬ層では、同じ導電層の部分が異なる高さにある場合もある。導電層の近傍面は、基板１０２に最も近く、さらには導電層の活性面に対向する層の面である。たとえば、図３Ｂにおける方位を条件として、所与の層の活性面は、「上面」であり、層の近傍面は「底面」である。結果として、第１の導電性スタックＩ”のＢＥＯＬ層についての高さは、基板１０２の上面または活性面から、第３の導電層１１４のより高く最も左の部分の底面または近傍面への距離である。この例では、第３の導電層１１４の最も左の部分が、最も高い導電層の部分、または第１の導電性スタックＩ”のＢＥＯＬ層の基板１０２から最も遠い導電層の部分である。
【００３７】
図３Ｂの方位を有する層または層の部分について、高さは、基板１０２の活性面または上面と、層または層の部分の近傍面または底面との間の距離であると規定される。
【００３８】
一構成では、所与の導電性スタック内のＢＥＯＬ導電層の高さは、最も高い導電層の部分、またはＢＥＯＬ導電層内の基板１０２から最も遠い導電層の部分の高さであると規定することができる。この構成では、導電性スタックの高さは、その導電性スタック内のＢＥＯＬ導電層の高さとして規定することもできる。
【００３９】
図４Ａ〜図４Ｅは、本開示の態様による様々な応力軽減構造実装をさらに図示するための、異なるデバイス層のレイアウト図を示す。
【００４０】
図４Ａは、応力軽減構造実装を含むデバイス４１０から、応力軽減構造実装を有さないデバイス４００を区別するためのレイアウト図を示す。デバイス４００およびデバイス４１０を構成する個別の層は、図４Ｂ〜図４Ｅにさらに記載される。デバイス４００は、図３Ａに断面図が示される、集積回路デバイス１００と同様のデバイスのレイアウト図である。加えて、デバイス４１０は、図３Ｂに断面図が示される、応力軽減構造３００と同様のデバイスのレイアウト図である。
【００４１】
図４Ｂは、応力軽減構造実装を有さないデバイス層４２０および応力軽減構造実装を有するデバイス層４３０を示す。デバイス層４２０は、第１の層間誘電体１１０を含む。第１のビア１１２が、やはりデバイス層４２０内に配置される。材料の層が、デバイス層４３０の中の第１のビア１１２をカバーする。この材料の層は、第１の層間誘電体１１０が、デバイス層４３０の応力軽減構造実装のために除去されるところを示す。第１の層間誘電体１１０は、第１のビア１１２と同じ層に配設される。この配置では、第１の層間誘電体１１０と第１のビア１１２の両方が、層間誘電体材料（たとえば、第１の層間誘電体１１０）の除去を可能にする。デバイス層４３０において、第１の層間誘電体１１０および第１のビア１１２は、ネガマスクとして描くことができる。
【００４２】
図４Ｃは、応力軽減構造実装を有さないデバイス層４４０および応力軽減構造実装を有するデバイス層４５０を示す。この配置では、第３の導電層１１４および第１の層間誘電体１１０が、デバイス層４４０およびデバイス層４５０の中に両方示される。第１のビア１１２は、デバイス層４４０の中に見ることができる。別の材料の層が、デバイス層４５０の中の第１のビア１１２をカバーする。この材料の層は、図４Ｂのデバイス層４３０の中の第１のビア１１２をカバーする材料の層と同様である。しかし、第３の導電層１１４は、デバイス層４３０の中の材料の層ではなく、デバイス層４５０の中の材料の層上に重ねられる。この材料の層は、第１の層間誘電体１１０が除去されるところをやはり示す。第１のビア１１２と第１の層間誘電体１１０は、第１のビア１１２および第１の層間誘電体１１０が第１の層間誘電体１１０が除去されるところを示すので、同様である。
【００４３】
図４Ｄは、応力軽減構造実装を有さないデバイス層４６０および応力軽減構造実装を有するデバイス層４７０を示す。この配置では、第３の導電層１１４、第４の導電層１１８、および第２の層間誘電体１２０が、デバイス層４６０およびデバイス層４７０の両方の中に見ることができる。第２のビア１１６は、デバイス層４６０の中に見ることができる。別の材料の層が、デバイス層４７０の中の第２のビア１１６をカバーする。この材料の層は、図４Ｃのデバイス層４５０および図４Ｂのデバイス層４３０の中の第１の層間誘電体１１０の開口と同様に、第２の層間誘電体１２０の中の開口である。この材料の層は、第２の層間誘電体１２０が除去されるところをやはり示す。第２のビア１１６と第２の層間誘電体１２０は、第２のビア１１６および第２の層間誘電体１２０が第２の層間誘電体１２０が除去されるところを示すので、やはり同様である。
【００４４】
図４Ｅは、応力軽減構造実装を有さないデバイス層４８０および応力軽減構造実装を有するデバイス層４９０を示す。第４の導電層１１８および第３の層間誘電体１２２が、デバイス層４８０およびデバイス層４９０の両方の中に示される。相互接続１４２は、デバイス層４８０の中に見ることができる。別の材料の層が、デバイス層４９０の中の相互接続１４２をカバーする。この材料の層は、相互接続１４２が除去されるところである。相互接続１４２と第３の層間誘電体１２２は、相互接続１４２および第３の層間誘電体１２２がパッシベーション層（たとえば、最後の層間誘電体層）が除去されるところを示すので、やはり同様である。１つの配置では、相互接続１４２は、図３Ａおよび図３Ｂにおいて、ＶＰとしても知られている、第４の導電層１１８の中に収まる相互接続１４２の矩形部分として示すことができる。
【００４５】
図５は、本開示の態様による応力軽減構造を製造するプロセス５００を図示するプロセスフロー図である。ブロック５０２では、第１の導電層が、基板の面の直接上に堆積およびパターン形成される。たとえば、第１の導電層は、堆積されて基板１０２の面上にある、第１の導電層１０４（たとえば、Ｍ１）、第２の導電層１０８（たとえば、Ｍ２）、第３の導電層１１４（たとえば、Ｍ３）、第４の導電層１１８（たとえば、Ｍ４）、または第５の導電層１３６（たとえば、Ｍ５）のうちの１つであってよい。ブロック５０４では、第１の層間誘電体が、第１の導電層の面上にのみ堆積される。たとえば、第１の層間誘電体は、第１の導電層１０４（たとえば、Ｍ１）上に堆積される第１の層間誘電体１１０（ＩＬＤ−１）であってよい。ブロック５０６では、誘電体層が第１の導電層上に堆積およびパターン形成される。たとえば、誘電体層は、誘電体層１０６であってよい。
【００４６】
ブロック５０８では、第２の導電層が誘電体層上に堆積およびパターン形成される。たとえば、第２の導電層は、堆積されて誘電体層１０６の面上にある、第１の導電層１０４（たとえば、Ｍ１）、第２の導電層１０８（たとえば、Ｍ２）、第３の導電層１１４（たとえば、Ｍ３）、第４の導電層１１８（たとえば、Ｍ４）、または第５の導電層１３６（たとえば、Ｍ５）のうちの１つであってよい。第２の導電層は、第１の導電性スタックを形成するために、ビアによって第１の導電層に結合することができる。
【００４７】
ブロック５１０では、第３の導電層が第１の層間誘電体の直接上に堆積およびパターン形成され、第１のビアを通して第１の導電層に結合されて、第１の導電性スタックを形成する。たとえば、図３Ｂに示されるように、第３の導電層１１４（たとえば、Ｍ３）が、第１の導電性スタックＩ”内の第１の層間誘電体１１０（たとえば、ＩＬＤ−１）の直接上に堆積およびパターン形成される。第１の層間誘電体１１０は、第３の導電層１１４が第１のビア１１２によって第１の導電層１０４（たとえば、Ｍ１）に結合されるギャップも含有する。
【００４８】
ブロック５１２では、第３の導電層が、基板の面の直接上に堆積およびパターン形成されて、第１の導電性スタックに隣接して第２の導電性スタックを形成する。たとえば、図３Ｂに示されるように、第３の導電層１１４が、第２の導電性スタックＩＩ”の中で、第１の導電性スタックＩ”に隣接して、基板１０２の面の直接上に堆積およびパターン形成される。さらに、第３の導電層１１４は、第１の導電性スタックＩ’内で、基板１０２の面の直接上に堆積およびパターン形成される。この構造は、第３の導電層１１４、第１の層間誘電体１１０および第１の導電層１０４を含むその左の構造が別個の導電性スタック（たとえば、別の第１の導電性スタック）として取り扱われる場合、別個の導電性スタック（たとえば、別の第２の導電性スタック）として取り扱うことができる。
【００４９】
一構成では、集積回路デバイスは、第１の導電性スタックおよび第２の導電性スタックを支持するための手段を含む。本開示の一態様では、支持するための手段は、基板１０２であってよい。別の一態様では、上述の手段は、上述の手段により具陳される機能を実施するように構成される任意のモジュールまたは任意の装置であってよい。
【００５０】
基板１０２は、ガラス、またはガリウムヒ素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、シリコンカーバイド（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、石英、シリコンオンインシュレータ（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）、高抵抗性シリコン（ＨＲＳ）、窒化アルミニウム（ＡｌＮ）、プラスチック基板、積層板、またはそれらの組合せなどの他の高絶縁性材料でできていてよい。
【００５１】
一実装では、様々な導電性材料層のための導電性材料は、銅（Ｃｕ）、または高導電率を有する他の同様の導電性材料であってよい。たとえば、第１の導電層１０４（たとえば、Ｍ１）、第２の導電層１０８（たとえば、Ｍ２）、第３の導電層１１４（たとえば、Ｍ３）、第４の導電層１１８（たとえば、Ｍ４）、または第５の導電層１３６（たとえば、Ｍ５）は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、またはタングステン（Ｗ）を含むことができる。前述の導電性材料層はまた、電気めっき、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、スパッタリング、または蒸着によって堆積することができる。
【００５２】
層間誘電体（たとえば、１１０、１２０、１２２、１４０）は、二酸化ケイ素（ＳｉＯ２）ならびにフッ素ドープ、炭素ドープ、および多孔質炭素ドープした形、ならびにポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリノルボルネン、およびポリテトラフルオロエチレン（ＰＴＦＥ）などのスピンオン有機高分子誘電体、スピンオンシリコンベースの高分子誘電体およびシリコン窒素含有オキシカーバイド（ＳｉＣＯＮ）を含む、低ｋまたは低誘電率値を有する任意の材料であってよい。これらの上述の層は、スピンコーティングプロセス、化学気相成長（ＣＶＤ）、プラズマ促進化学気相成長（ＰＥＣＶＤ）、およびスパッタリングなどの物理気相成長（ＰＶＤ）プロセスによって堆積することもできる。
【００５３】
図６は、本開示の態様を有利に採用できる例示的なワイヤレス通信システム６００を示すブロック図である。説明のため、図６は、３つのリモートユニット６２０、６３０、および６５０ならびに２つの基地局６４０を示す。ワイヤレス通信システムがより多くのリモートユニットおよび基地局を有してよいことが認識されよう。リモートユニット６２０、６３０、および６５０は、開示されたデバイス（たとえば、応力軽減構造またはＳＭＳ）を含むＩＣデバイス６２５Ａ、６２５Ｃ、および６２５Ｂを含む。基地局、スイッチングデバイス、およびネットワーク機器など、他のデバイスが開示されたデバイス（たとえば、応力軽減構造）をやはり含むことができることが認識されよう。図６は、基地局６４０からリモートユニット６２０、６３０、および６５０への、順方向リンク信号６８０ならびにリモートユニット６２０、６３０、および６５０から基地局６４０への逆方向リンク信号６９０を示す。
【００５４】
図６では、リモートユニット６２０はモバイル電話として示され、リモートユニット６３０は、ポータブルコンピュータとして示され、リモートユニット６５０は、ワイヤレスローカルループシステム中の固定位置リモートユニットとして示される。たとえば、リモートユニットは、モバイルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、個人情報端末などのポータブルデータユニット、ＧＰＳ可能デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレイヤ、ビデオプレイヤ、エンターテインメントユニット、メータ読取り装置などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶もしくは検索する他のデバイスまたはそれらの組合せであってよい。図６は本開示の態様によるリモートユニットを図示するが、本開示は、これらの例示的な図示されたユニットに限定されない。本開示の態様は、開示されたデバイスを含む、多くのデバイスにおいて適切に採用され得る。
【００５５】
図７は、応力軽減構造を含有する上に開示されたデバイスなどの、半導体構成要素の回路設計、レイアウト設計、および論理設計のため使用される設計用ワークステーション７００を図示するブロック図である。設計用ワークステーション７００は、オペレーティングシステムソフトウェア、サポートファイル、および、ＣａｄｅｎｃｅまたはＯｒＣＡＤなどの設計ソフトウェアを格納するハードディスク７０１を含む。設計用ワークステーション７００は、開示されたデバイス（たとえば、応力軽減構造）など、回路７１０または半導体構成要素７１２の設計を円滑にするためのディスプレイ７０２も含む。記憶媒体７０４は、回路設計７１０または半導体構成要素７１２を有形に記憶するために提供される。回路設計７１０または半導体構成要素７１２は、ＧＤＳＩＩまたはＧＥＲＢＥＲなどのファイル形式で記憶媒体７０４に記憶することができる。記憶媒体７０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスとすることができる。さらに、設計用ワークステーション７００は、記憶媒体７０４からの入力を受け入れ、記憶媒体７０４への出力を書き込むための駆動装置７０３を含む。
【００５６】
記憶媒体７０４上に記録されるデータは、論理回路構成、フォトリソグラフィ用マスクのためのパターンデータ、または電子ビームリソグラフィなどの逐次書込みツールのためのマスクパターンデータを規定することができる。データはさらに、論理シミュレーションに関連したタイミング図やネット回路などの論理検証データを含むことができる。記憶媒体７０４上にデータを提供すると、半導体ウェハまたはダイを設計するためのプロセス数が減少することによって、回路設計７１０または半導体構成要素７１２の設計が容易になる。
【００５７】
ファームウェアおよび／またはソフトウェア実装のため、手順は、本明細書に記載された機能を実施するモジュール（たとえば、プロシージャ、関数など）で実装することができる。本明細書で説明される手順を実装する際に、命令を有形に具現する機械可読媒体を使用することができる。たとえば、ソフトウェアコードは、メモリに記憶することができ、プロセッサユニットによって実行することができる。メモリは、プロセッサユニット内に、またはプロセッサユニットの外部に実装することができる。本明細書で使用する「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のタイプのメモリを指し、特定のタイプのメモリもしくは特定の数のメモリ、またはメモリが格納される媒体のタイプに限定されるべきではない。
【００５８】
ファームウェアおよび／またはソフトウェアで実装される場合、機能は、コンピュータ可読媒体上に、１つもしくは複数の命令またはコードとして記憶することができる。例としては、データ構造でエンコードされるコンピュータ可読媒体、およびコンピュータプログラムでエンコードされるコンピュータ可読媒体が挙げられる。コンピュータ可読媒体は物理的コンピュータ記憶媒体を含む。記憶媒体は、コンピュータによりアクセスすることができる、入手可能な媒体であってよい。限定ではなく、例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または、所望のプログラムコードを命令もしくはデータ構造の形で記憶するために使用できるとともに、コンピュータによってアクセスできる他の媒体を含むことができ、本明細書において使用されるディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザーディスク（登録商標）（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピーディスク（ｄｉｓｋ）、およびブルーレイディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）はデータをレーザを用いて光学的に再生する。上記のものの組合せも、コンピュータ可読媒体の範囲内に含まれるべきである。
【００５９】
コンピュータ可読媒体上の記憶に加えて、命令および／またはデータは、通信装置に含まれる伝送媒体上の信号として提供することができる。たとえば、通信装置は、命令およびデータを表す信号を有する送受信器を含むことができる。命令およびデータは、１つまたは複数のプロセッサに、特許請求の範囲において概説する機能を実装させるように構成される。
【００６０】
本開示およびその利点が詳細に記載されてきたが、添付の特許請求の範囲により規定される、本開示の技術から逸脱することなく、様々な変更、代替、および改変がここでなされ得ることを理解されたい。たとえば、「上方（ａｂｏｖｅ）」、「下方（ｂｅｌｏｗ）」、「上部（ｔｏｐ）」、および「下部（ｂｏｔｔｏｍ）」などの関係語は、基板または電子デバイスを基準として使用される。もちろん、基板または電子デバイスが反転される場合、上方（ａｂｏｖｅ）は下方（ｂｅｌｏｗ）になり、上部（ｔｏｐ）は下部（ｂｏｔｔｏｍ）になる。加えて、横向きに向けられる場合、上方（ａｂｏｖｅ）および下方（ｂｅｌｏｗ）は、基板または電子デバイスの側面のことを言う場合がある。その上、本出願の範囲は、本明細書で説明されたプロセス、機械、製造、組成物、手段、方法およびステップの特定の構成に限定されることを意図していない。本開示から当業者が容易に諒解するように、本明細書で説明される対応する構成と実質的に同じ機能を実施するか、または実質的にそれと同じ結果を達成する、現存するか、または今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップが、本開示に従って利用することができる。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをその範囲内に含むことを意図している。
【符号の説明】
【００６１】
１００  集積回路デバイス
１０２  基板
１０４  第１の導電層、金属１（Ｍ１）
１０６  誘電体層
１０８  第２の導電層、金属２（Ｍ２）
１１０  第１の層間誘電体、ＩＬＤ−１
１１２  第１のビア
１１４  第３の導電層、金属３（Ｍ３）
１１６  第２のビア
１１８  第４の導電層、金属４（Ｍ４）
１２０  第２の層間誘電体、ＩＬＤ−２
１２２  第３の層間誘電体
１２４  ビアホール
１３０  第３の層間誘電体、ＩＬＤ−３
１３２  第３の導電層ギャップ
１３４  第４の導電層ギャップ
１３６  第５の導電層
１３８  第５の導電層ギャップ
１４０  第４の層間誘電体
１４２  相互接続
１４４  第３のビア
１４０  第４の層間誘電体、ＩＬＤ−４
２００  応力軽減構造
２１０  応力軽減構造
３００  応力軽減構造
４００  デバイス
４１０  デバイス
４２０  応力軽減構造実装を有さないデバイス層
４３０  応力軽減構造実装を有するデバイス層
４４０  応力軽減構造実装を有さないデバイス層
４５０  応力軽減構造実装を有するデバイス層
４６０  応力軽減構造実装を有さないデバイス層
４７０  応力軽減構造実装を有するデバイス層
４８０  応力軽減構造実装を有さないデバイス層
４９０  応力軽減構造実装を有するデバイス層
６００  ワイヤレス通信システム
６２０  リモートユニット
６２５Ａ  ＩＣデバイス
６２５Ｂ  ＩＣデバイス
６２５Ｃ  ＩＣデバイス
６３０  リモートユニット
６４０  基地局
６５０  リモートユニット
６８０  順方向リンク信号
６９０  逆方向リンク信号
７００  設計用ワークステーション
７０１  ハードディスク
７０２  ディスプレイ
７０３  駆動装置
７０４  記憶媒体
７１０  回路、回路設計
７１２  半導体構成要素
【図１】
2017513222.tif 000003
【図２Ａ】
2017513222.tif 000004
【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
2017513222.tif 000011
【図４Ｅ】
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【図５】
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【図６】
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【図７】
2017513222.tif 000015
【手続補正書】
【提出日】平成28年10月5日(2016.10.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の堆積された層間誘電体を支持する基板と、
バックエンド（ＢＥＯＬ）導電層を備える第１の導電性スタックであって、前記基板を基準とした第１の高さであり、前記基板の面の直接上の第１の導電層、前記第１の導電層の面上のみにある前記第１の堆積された層間誘電体、前記第１の導電層上の第２の堆積された誘電体層、前記第２の堆積された誘電体層上の第２の導電層、および前記第１の堆積された層間誘電体の直接上で、第１のビアを通して前記第１の導電層に結合される第３の導電層を備える、第１の導電性スタックと、
前記ＢＥＯＬ導電層を備える第２の導電性スタックであって、前記第１の高さと異なる前記基板に対する第２の高さにあり、前記基板の前記面の直接上に前記第３の導電層を備える、第２の導電性スタックと
を備える、集積デバイス。
【請求項２】
前記基板の前記面が、前記第１の導電性スタックと前記第２の導電性スタックとの間で露出される、請求項１に記載の集積デバイス。
【請求項３】
前記第１の導電層および前記第３の導電層で形成されるインダクタを備える、請求項１に記載の集積デバイス。
【請求項４】
前記第１の導電性スタックが、前記第１の導電層、前記第１の導電層と前記第２の導電層との間の前記第２の堆積された誘電体層、および前記第２の導電層で形成される金属−絶縁体−金属コンデンサを備える、請求項１に記載の集積デバイス。
【請求項５】
音楽プレイヤ、ビデオプレイヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つの中に組み込まれる、請求項１に記載の集積デバイス。
【請求項６】
集積デバイスを製造する方法であって、
基板の面の直接上に第１の導電層を堆積およびパターン形成するステップと、
前記第１の導電層の面上にのみ第１の層間誘電体を堆積するステップと、
前記第１の導電層上に別の誘電体層を堆積およびパターン形成するステップと、
前記誘電体層上に第２の導電層を堆積およびパターン形成するステップであって、前記第１の導電層、前記第１の層間誘電体、前記別の誘電体層、および前記第２の導電層が第１の高さに第１の導電性スタックを形成するステップと、
前記第１の層間誘電体の直接上において、第１のビアを通して前記第１の導電層に結合される第３の導電層を堆積およびパターン形成し、第１の導電性スタックを形成するステップと、
前記基板の前記面の直接上に前記第３の導電層を堆積およびパターン形成し、前記第１の導電性スタックに隣接して第２の高さに第２の導電性スタックを形成するステップと
を含む方法。
【請求項７】
前記第１の導電性スタックの中で、第２の層間誘電体の直接上において、第２のビアを通して前記第３の導電層に結合される第４の導電層を堆積およびパターン形成するステップと、
前記第２の導電性スタックの中で、前記基板の前記面の直接上に、前記第４の導電層を堆積およびパターン形成するステップと
をさらに含む、請求項６に記載の方法。
【請求項８】
前記第３の導電層の面上にのみ第２の層間誘電体を堆積するステップと、
第４の導電層の面上および前記第２の層間誘電体の上にのみ第３の層間誘電体を堆積するステップと、
第５の導電層を堆積およびパターン形成するステップと、
前記第５の導電層の面上および前記第３の層間誘電体の上にのみ第４の層間誘電体を堆積するステップと
をさらに含む、請求項６に記載の方法。
【請求項９】
前記第１の導電性スタックと前記第２の導電性スタックとの間の前記第２の層間誘電体、前記第３の層間誘電体、および前記第４の層間誘電体のうちの少なくとも１つを除去するステップをさらに含む、請求項８に記載の方法。
【請求項１０】
前記第１の導電層、前記別の誘電体層、および前記第２の導電層で、前記第１の導電性スタック内に金属−絶縁体−金属コンデンサを形成するステップをさらに含む、請求項６に記載の方法。
【請求項１１】
前記第１の導電層および前記第３の導電層でインダクタを形成するステップをさらに含む、請求項６に記載の方法。
【請求項１２】
前記集積デバイスを、音楽プレイヤ、ビデオプレイヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つの中に組み込むステップをさらに含む、請求項６に記載の方法。
【請求項１３】
第１の堆積された層間誘電体を支持するための手段と、
バックエンド（ＢＥＯＬ）導電層を備える第１の導電性スタックであって、前記支持手段を基準とした第１の高さであり、前記支持手段の面の直接上の第１の導電層、前記第１の導電層の面上のみにある前記第１の堆積された層間誘電体、前記第１の導電層上の第２の堆積された誘電体層、前記第２の堆積された誘電体層上の第２の導電層、および前記第１の堆積された層間誘電体の直接上で、第１のビアを通して前記第１の導電層に結合される第３の導電層を備える、第１の導電性スタックと、
前記ＢＥＯＬ導電層を備える第２の導電性スタックであって、前記第１の高さと異なる前記支持手段に対する第２の高さにあり、前記支持手段の前記面の直接上に前記第３の導電層を備える、第２の導電性スタックと
を備える、集積デバイス。
【請求項１４】
前記支持手段の前記面が、前記第１の導電性スタックと前記第２の導電性スタックとの間で露出される、請求項１３に記載の集積デバイス。
【請求項１５】
前記第１の導電層および前記第３の導電層で形成されるインダクタを備える、請求項１３に記載の集積デバイス。
【請求項１６】
前記第１の導電性スタックが、前記第１の導電層、前記第１の導電層と前記第２の導電層との間の前記第２の堆積された誘電体層、および前記第２の導電層で形成される金属−絶縁体−金属コンデンサを備える、請求項１３に記載の集積デバイス。
【請求項１７】
音楽プレイヤ、ビデオプレイヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つの中に組み込まれる、請求項１３に記載の集積デバイス。
【国際調査報告】
2017513222.tif 000016
2017513222.tif 000017