(57)【要約】  システムおよび方法は、受動構成要素および第１の組の１つまたは複数のパッケージパッドがガラス基板の面上に形成される、第１の基板または２Ｄパッシブオンガラス（ＰＯＧ）構造を備える半導体パッケージに関する。半導体パッケージは、第２の組の１つまたは複数のパッケージパッドが第２の基板または積層基板の面上に形成される第２の基板または積層基板をやはり含む。はんだボールは、第１の組の１つまたは複数のパッケージパッドを第２の組の１つまたは複数のパッケージパッドと接触させるように落とされて構成され、第１の基板または２Ｄ  ＰＯＧ構造は、第２の基板または積層基板の面上にフェースアップで配置される。プリント回路板（ＰＣＢ）を、第２の基板または積層基板の底側に結合することができる。
2017510075.tif 000002
【特許請求の範囲】
【請求項１】
受動構成要素および第１の組の１つまたは複数のパッケージパッドがガラス基板の面上に形成される、２Ｄパッシブオンガラス（ＰＯＧ）構造と、
第２の組の１つまたは複数のパッケージパッドが積層基板の面上に形成される前記積層基板と、
前記第１の組の１つまたは複数のパッケージパッドを前記第２の組の１つまたは複数のパッケージパッドと接触させるように構成されるはんだボールとを備え、前記２Ｄ  ＰＯＧ構造が前記積層基板の前記面上にフェースアップで配置される、半導体パッケージ。
【請求項２】
プリント回路板（ＰＣＢ）をさらに備え、前記ＰＣＢが前記積層基板の底側に結合される、請求項１に記載の半導体パッケージ。
【請求項３】
前記ＰＣＢが、前記積層基板の前記底側上に形成されるランドグリッドアレイ（ＬＧＡ）パッケージパッドを通して前記積層基板の前記底側に結合される、請求項２に記載の半導体パッケージ。
【請求項４】
前記受動構成要素が、前記積層基板および前記ガラス基板によって、前記ＰＣＢのグランドプレーンから分離される、請求項２に記載の半導体パッケージ。
【請求項５】
前記積層基板の前記底側上の前記ＬＧＡパッケージパッドが、ビアを通して、前記積層基板の前記面上に形成される前記第２の組の１つまたは複数のパッケージパッドに結合される、請求項２に記載の半導体パッケージ。
【請求項６】
前記受動構成要素の上方に形成されるモールドをさらに備え、前記モールドが前記受動構成要素を保護し、レーザマーキングを可能にするように構成される、請求項１に記載の半導体パッケージ。
【請求項７】
前記受動構成要素がインダクタである、請求項１に記載の半導体パッケージ。
【請求項８】
第１の基板の面上に形成される第１の組の１つまたは複数のパッケージパッドを備える第１の基板と、
第２の組の１つまたは複数のパッケージパッドが第２の基板の面上に形成される第２の基板と、
前記第１の組の１つまたは複数のパッケージパッドを前記第２の組の１つまたは複数のパッケージパッドと接触させるように構成されるはんだボールとを備え、前記第１の基板が前記第２の基板の前記面上にフェースアップで配置される、半導体パッケージ。
【請求項９】
プリント回路板（ＰＣＢ）をさらに備え、前記ＰＣＢが前記第２の基板の底側に結合される、請求項８に記載の半導体パッケージ。
【請求項１０】
半導体パッケージを形成する方法であって、
受動構成要素がガラス基板の面上に集積化される、２Ｄパッシブオンガラス（ＰＯＧ）構造を形成するステップと、
ガラス基板の前記面上に第１の組の１つまたは複数のパッケージパッドを形成するステップと、
積層基板の面上に第２の組の１つまたは複数のパッケージパッドを有する前記積層基板を形成するステップと、
前記積層基板上に前記２Ｄ  ＰＯＧ構造をフェースアップで配置するステップと、
はんだボールで前記第１の組の１つまたは複数のパッケージパッドを前記第２の組の１つまたは複数のパッケージパッドと接触させるステップと
を含む、方法。
【請求項１１】
プリント回路板（ＰＣＢ）を、前記積層基板の底側上のランドグリッドアレイ（ＬＧＡ）パッケージパッドを通して前記積層基板の底側に取り付けるステップをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記積層基板の前記底側上の前記ＬＧＡパッケージパッドを、ビアを通して、前記積層基板の前記面上に形成される前記第２の組の１つまたは複数のパッケージパッドに接続するステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記受動構成要素を保護し、レーザマーキングを可能にするため、前記受動構成要素の上方にモールドを形成するステップをさらに含む、請求項１０に記載の方法。
【請求項１４】
前記受動構成要素がインダクタである、請求項１０に記載の方法。
【請求項１５】
第１の基板の面上に形成される第１の組の１つまたは複数のパッケージパッドを備える第１の基板と、
第２の組の１つまたは複数のパッケージパッドが第２の基板の面上に形成される第２の基板と、
前記第１の組の１つまたは複数のパッケージパッドを前記第２の組の１つまたは複数のパッケージパッドと接触させるための手段とを備え、前記第１の基板が前記第２の基板の前記面上にフェースアップで配置される、半導体パッケージ。
【請求項１６】
前記第１の基板が、前記第１の基板の前記面上に受動構成要素を集積化するための手段を備える、請求項１５に記載の半導体パッケージ。
【請求項１７】
プリント回路板（ＰＣＢ）を前記第２の基板の底側に結合するための手段をさらに備える、請求項１５に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施形態は、はんだボールを使用して、反転した基板を取り付けた半導体パッケージを対象とする。より詳細には、例示的な実施形態は、はんだボールを使用した、積層基板への、反転またはフェースアップ２Ｄパッケージオンガラス（ＰＯＧ）構造の取付け、ならびにインダクタンス蓄積およびＱ値低下を減少させるための、プリント回路板（ＰＣＢ）へ積層基板を取り付けることを対象とする。
【背景技術】
【０００２】
半導体パッケージは、典型的には、ガラス基板などの基板上に集積化される１つまたは複数の半導体ダイを含む。基板は、次いで、プリント回路板（ＰＣＢ）などのパッケージ基部に取り付けられる。コンデンサおよびインダクタなどの受動構成要素は、通常、基板の底側など片側に形成される。基板は、ＰＣＢに、フェースダウンで取り付けられる場合があり、その結果、受動構成要素を備える底側がＰＣＢに最も近くなる。はんだボールを含むボールグリッドアレイ（ＢＧＡ）を、基板とＰＣＢとの間の接続および取付けを形成するために利用することができる。ＰＣＢと基板との間の電気接続は、当技術分野で知られているように、ワイヤボンドおよびパッドで形成することができる。
【０００３】
たとえば、図１を参照すると、従来型の半導体パッケージ１００の側面図が図示される。パッケージ１００はガラス基板１０２を含み、受動構成要素、インダクタ１０４が、ガラス基板１０２の底面に取り付けられる。ガラス基板とインダクタ１０４の組合せは、２次元（２Ｄ）パッシブオンガラス（ＰＯＧ）と呼ばれる。ガラス基板１０２およびインダクタ１０４を備える２Ｄ  ＰＯＧは、ＢＧＡ１０６を形成するはんだボールを使用してＰＣＢ１０８に、図示されるように、従来型のフェースダウン構成で取り付けられる。この構成では、不必要に大きいインダクタンスが、インダクタとＰＣＢ１０８との間に形成される。具体的には、インダクタ１０４とＰＣＢ１０８のグランドプレーン１１０との間の分離１１２が、形成される著しく大きいインダクタンス干渉に関係する。グランドプレーン１１０は、電気的なグランドに接続される導電面である。たとえば、グランドプレーン１１０は、ＰＣＢ１０８のグランド端子（図示せず）に接続され、ＰＣＢ１０８上に集積化される様々な構成要素からの電流のためのグランドまたは戻り経路として働く大面積の銅箔であってよい。
【０００４】
不要なインダクタンス干渉および付随するＱ値低下を最小化するため、分離１１２をできるだけ遠い距離に保つことが必要である。パッケージ１００を形成するための従来型の手法は、必要な分離１１２を提供するため、ＢＧＡ１０６に依拠する。しかし、ＢＧＡ１０６は、そのような必要性を満たすのに、十分適していない。ＢＧＡ１０６を形成する様々なはんだボール間で、一貫性のある所望の高さを達成するのは困難である。はんだボールは、リフロー劣化を非常に受けやすい傾向もある。さらに、操作の過程で、半導体パッケージで共通である高熱および圧力に起因する、はんだボールの劣化が、ＰＣＢ１０８上の２Ｄ  ＰＯＧのつぶれをもたらす可能性がある。
【０００５】
インダクタおよび受動構成要素が、（図示されておらず、たとえばインダクタ１０４がガラス基板１０２の上側に形成される）反転（またはフリップチップもしくはフェースアップ）構成で半導体基板の反対側に配置される場合であってさえ、電気接点を形成するために、従来ではワイヤボンドが利用されている。ワイヤボンドは、特に半導体ダイの複雑さが増すと、高抵抗をもたらす。ワイヤボンドは、高価で不安定である傾向もある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、当技術分野で、上述の問題を回避する、２Ｄ  ＰＯＧ構造などの、半導体パッケージの効率的で信頼性のある集積化が必要である。
【課題を解決するための手段】
【０００７】
例示的な実施形態は、はんだボールを使用して、反転した基板を取り付けた半導体パッケージを対象とする。より詳細には、例示的な実施形態は、はんだボールを使用した、積層基板などの第２の基板への、２Ｄパッケージオンガラス（ＰＯＧ）構造などの反転またはフェースアップした第１の基板の取付け、ならびにインダクタンス蓄積およびＱ値低下を減少させるための、プリント回路板（ＰＣＢ）へ第２の／積層基板を取り付けることを対象とする。
【０００８】
たとえば、例示的な実施形態は、受動構成要素および第１の組の１つまたは複数のパッケージパッドがガラス基板の面上に形成される、２Ｄパッシブオンガラス（ＰＯＧ）構造と、第２の組の１つまたは複数のパッケージパッドが積層基板の面上に形成される積層基板と、第１の組の１つまたは複数のパッケージパッドを第２の組の１つまたは複数のパッケージパッドと接触させるように構成されるはんだボールとを備え、２Ｄ  ＰＯＧ構造が積層基板の面上にフェースアップで配置される、半導体パッケージを対象とする。
【０００９】
別の例示的な実施形態は、第１の基板の面上に形成される第１の組の１つまたは複数のパッケージパッドを備える第１の基板と、第２の組の１つまたは複数のパッケージパッドが第２の基板の面上に形成される第２の基板と、第１の組の１つまたは複数のパッケージパッドを第２の組の１つまたは複数のパッケージパッドと接触させるように構成されるはんだボールとを備え、第１の基板が第２の基板の面上にフェースアップで配置される、半導体パッケージを対象とする。
【００１０】
別の例示的な実施形態は、半導体パッケージを形成する方法を対象とし、方法は、受動構成要素がガラス基板の面上に集積化される、２Ｄパッシブオンガラス（ＰＯＧ）構造を形成するステップと、ガラス基板の面上に第１の組の１つまたは複数のパッケージパッドを形成するステップと、積層基板の面上に第２の組の１つまたは複数のパッケージパッドを有する積層基板を形成するステップと、積層基板上に２Ｄ  ＰＯＧ構造をフェースアップで配置するステップと、はんだボールで第１の組の１つまたは複数のパッケージパッドを第２の組の１つまたは複数のパッケージパッドと接触させるステップとを含む。
【００１１】
さらに別の例示的な実施形態は、第１の基板の面上に形成される第１の組の１つまたは複数のパッケージパッドを備える第１の基板と、第２の組の１つまたは複数のパッケージパッドが第２の基板の面上に形成される第２の基板と、第１の組の１つまたは複数のパッケージパッドを第２の組の１つまたは複数のパッケージパッドと接触させるための手段とを備え、第１の基板が第２の基板の面上にフェースアップで配置される、半導体パッケージを対象とする。
【００１２】
添付図面は、様々な実施形態の実施形態の記載を援助するために提示され、実施形態の説明のためにだけ提供されており、実施形態を制限するためではない。
【図面の簡単な説明】
【００１３】
【図１】ＰＣＢ上に形成される２Ｄ  ＰＯＧ構造を備える従来型のフェースダウン半導体パッケージを図示する図である。
【図２Ａ】はんだボールを使用して、積層基板に取り付けられる、反転またはフェースアップ２Ｄ  ＰＯＧ構造を有する例示的な半導体パッケージを図示する図である。
【図２Ｂ】はんだボールを使用して、積層基板に取り付けられる、反転またはフェースアップ２Ｄ  ＰＯＧ構造を有する例示的な半導体パッケージを図示する図である。
【図２Ｃ】はんだボールを使用して、積層基板に取り付けられる、反転またはフェースアップ２Ｄ  ＰＯＧ構造を有する例示的な半導体パッケージを図示する図である。
【図３】はんだボールを使用して、反転またはフェースアップ２Ｄ  ＰＯＧ構造が積層基板に取り付けられる、例示的な半導体パッケージを形成する方法を図示するフローチャートである。
【発明を実施するための形態】
【００１４】
様々な実施形態の態様が、以下の説明および特定の実施形態を対象とする関連する図面において、開示される。代替実施形態は、本発明の範囲から逸脱することなく考案することができる。さらに、様々な実施形態の関連する詳細を不明瞭にしないように、様々な実施形態のよく知られている要素については詳細に説明しないか、または省略する。
【００１５】
「例示的な（ｅｘｅｍｐｌａｒｙ）」という言葉は、本明細書では、「例、事例、または説明として働くこと」を意味するように使用される。本明細書で「例示的な」と記載される任意の実施形態は、必ずしも、他の実施形態よりも好ましいまたは有利であると解釈されるべきでない。同様に、「実施形態」という用語は、すべての実施形態が議論される特徴、利点または動作モードを含むことを必要としない。
【００１６】
本明細書で使用される用語法は、特定の実施形態を記載することのみのためであり、実施形態を制限することを意図していない。本明細書で使用する単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が別段に明確に示すのでなければ、複数形をも含むことを意図する。「備える、含む（ｃｏｍｐｒｉｓｅｓ）」、「備えている、含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用するとき、明記される特徴、整数、ステップ、動作、要素、および／または構成要素の存在を指定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しないことをさらに理解されよう。
【００１７】
例示的な実施形態は、従来型パッケージの上述の欠点に打ち克つパッケージ構造を含む。一般的に、例示的な態様は、２つの半導体基板を接続するシステムおよび方法を対象とする。たとえば、第１の基板および第２の基板は、両方の基板をフェースアップした、反転配置でスタックすることができる。第１の基板は、１つまたは複数の半導体ダイ、および／または第１の基板の（面または上側とも呼ばれる）第１の側に形成される受動構成要素を備えることができる。ＢＧＡパッドなどのパッドは、第１の基板の面上に形成することができる。特に、第１の組のパッドは、第１の基板の面の横の縁部または境界に形成することができる。第１の基板の面上の構成要素への電気接続は、第１の組のパッドを通して達成することができる。
【００１８】
第２の基板は、第１の基板よりも大きい横の区域を有するものである。第１の基板は、第２の基板上にスタックされ、そのため、第１の基板は、第２の基板の面上の内側区域をカバーする一方、第２の基板の面の横の縁部または外側境界を、カバー範囲から除いたままにする。第２の組のパッドは、第２の基板の外側境界または横の縁部上に形成される。
【００１９】
はんだボールは、はんだボールが第１の組のパッドと第２の組のパッドの両方に接触するように、第１の基板の外側の縁部上に落とされる。これらのはんだボールは、取付けのためにだけ使用されるのではなく、第１の基板と第２の基板との間で、それぞれ第１の組のパッドおよび第２の組のパッドを通して電気接続を形成するためにも使用される。いくつかの場合では、第２の基板がシリコンからできているのかガラスからできているのかに基づいて、それぞれ、シリコン貫通ビアまたはガラス貫通ビアなどのビアを形成して、第２の組のパッドを、第２の基板の反対の第２のまたは底面上の第３の組のパッドに接続することができる。第３の組のパッドは、ＰＣＢなどの任意の好適な外部半導体パッケージ要素に接続することができる。したがって、例示的な実施形態の態様は、２つの半導体基板間を、フェースアップでスタックされた構成で、はんだボールを通して電気的および機械的な接続を実現することを対象とすることができる。したがって、例示的な実施形態は、ワイヤボンドおよび以前に議論した関連する欠点を回避することができる。
【００２０】
さらに、これらの例示的な態様では、第１の面は、少なくとも第１の基板の材料および厚さによって、第２の基板から分離される。したがって、第１の基板の面上に形成される受動構成要素は、第２の基板の面および第２の基板の反対側に取り付けられるＰＣＢなどの他の構成要素から十分に絶縁および分離され、こうして、インダクタンス干渉およびＱ値低下を回避または軽減する。
【００２１】
いくつかの例示的な実施形態では、２Ｄ  ＰＯＧは、上の態様で議論された第１の基板から形成することができ、第２の基板は、積層基板として形成することができる。これらの例示的な実施形態は、図２Ａ〜図２Ｃを参照して下で議論され、ここでは、パッケージ構造２００のステップごとの形成に関する側面図が図示される。
【００２２】
最初に図２Ａを参照して、第１の基板が図示される。第１の基板は、ガラス基板２０２およびガラス基板２０２の面（または上側もしくは第１の側）上にインダクタ２０４を有する、２Ｄ集積化受動デバイス（ＩＰＤ）  ＰＯＧを含んで示される。例示的な構成のために、ガラス基板２０２は、インダクタンスの影響を回避するため、厚さを増やして形成する必要はないが、約５０〜１００ｕｍに薄くすることができる。ＰＯＧパッド２０３は、ガラス基板２０２の面の横の縁部上に形成される。
【００２３】
図２Ａを続けて参照して、第２の基板を、積層基板２０７として設けることができる。積層基板２０７の横の区域は、ガラス基板２０２の横の区域よりも大きい。パッケージパッド２０５は、積層基板２０７の第１の側（または、上側もしくは面）の横のまたは外側の縁部上に設けることができる。パッケージパッド２０５は、ＢＧＡパッドであってよい。ランドグリッドアレイ（ＬＧＡ）パッケージパッドまたはＬＧＡパッド２１１を、積層基板２０７の反対側（または底側もしくは第２の側）の対応する外側の縁部上に形成することができる。パッケージパッド２０５とＬＧＡパッド２１１を接続するため、積層基板２０７内に、貫通ビア２０９を形成することができる。いくつかの態様では、貫通ビア２０９は、ガラス貫通ビア（ＴＧＶ）であってよい。
【００２４】
ここで図２Ｂを参照すると、インダクタ２０４を有するガラス基板２０２は、パッケージパッド２０５がガラス基板２０２を囲むまたは側面に位置するように、積層基板２０７の面上の中央または内側の区域内に、フェースアップまたは反転構成で配置される。はんだボール２０６が、ガラス基板２０２の面上のＢＧＡパッド２０３ならびに積層基板２０７の面上のパッケージパッド２０５と接触するように、十分なサイズのはんだボール２０６が落とされる、または形成される。この方式では、はんだボール２０６が、パッケージパッド２０５とＢＧＡパッド２０３との間の電気接続を実現する。はんだボール２０６は、積層基板２０７上のガラス基板２０２の、機械的な接続または取付け手段をやはり提供する。理解できるように、はんだボール２０６についての例示的なはんだボール構造は、反転パッケージ設計において電気接続を形成するために従来使用される、不要、高価、およびしばしば不安定なワイヤボンドの必要性を回避する。はんだボール接続またははんだボール取付けを有する例示的な構成は、ワイヤボンドを使用すると可能でない場合がある、異なるピン構成に対する迅速な適合性を実現するように、積層基板２０７も可能にする。
【００２５】
図２Ｃを参照すると、パッケージ構造２００は、ＰＣＢ２０８上に集積化されて示される。具体的には、ガラス基板２０２がはんだボール２０６を介して取り付けられる積層基板２０７が、ＰＣＢ２０８に取り付けられる。パッド２１３は、ＰＣＢ２０８の面（または第１の側もしくは上側）上の外側の縁部に設けて、積層基板２０７の反対側のＬＧＡパッド２１１に位置合わせすることができる。積層基板２０７のＰＣＢ２０８との取付けは、ＬＧＡパッド２１１をパッド２１３と接触させることにより可能とすることができる。理解できるように、ＰＣＢのグランドプレーン２１０は、分離２１２によりガラス基板２０２の面上のインダクタ２０４から分離され、これは、図１を参照して記載された従来型パッケージ構造１００において見られる分離１１２よりも著しく大きい。したがって、ＰＣＢ２０８の面とインダクタ２０４との間に蓄積されるインダクタンスの効果、およびパッケージ構造２００の関連するＱ値低下は、著しく最小限に抑えられる。
【００２６】
パッケージ構造２００のさらに別の有利な態様は、例示的なフェースアップ構成から導出され、ここで、インダクタ２０４は、空気中にさらされ、または（図１のインダクタ１０４の場合のＰＣＢ１０８などの）妨害構造物がない。ガラス基板２０２上のインダクタ２０４のそのような２Ｄ  ＰＯＧ構成は、高品質な磁気媒体、空気の恩恵を受け、インダクタの磁場は、上側または第１の側でブロックされない。
【００２７】
いくつかの場合では、積層基板２０７の反対側または底側が、軽いインダクタンスを生じる場合がある一方、積層基板の無線周波数（ＲＦ）特性は、フェースダウンまたは反転パッケージ構造のＲＦ特性より優れていることが知られている。したがって、図２Ａ〜図２Ｃの例示的なパッケージ構造２００における積層基板２０７の存在は、インダクタンス干渉およびＱ値低下を軽減することがわかる。いくつかの場合では、例示的なパッケージ構造２００は、当技術分野で知られている高価な３次元（３Ｄ）パッケージ構造のものに匹敵する性能レベルに、著しく低コストで到達することができる。
【００２８】
明示的には図示されないが、いくつかの例示的な実施形態では、例示的な２Ｄ  ＰＯＧ構造の面上の受動構成要素をカバーするために、モールドを設けることが可能である。そのようなモールドは、受動構成要素ならびに２Ｄ  ＰＯＧ構造の保護、ならびに例示的なパッケージ構造上のレーザマーキングを可能にすることを含む、いくつかの機能をはたすことになる。そのようなレーザマーキングは、当業界で知られている、識別およびビニング目的のため使用することができる。
【００２９】
実施形態が本明細書に開示されたプロセス、機能、および／またはアルゴリズムを実施するための様々な方法を含むことを了解されよう。たとえば、図４に図示されるように、実施形態は、半導体パッケージ（たとえば、パッケージ構造２００）を形成する方法を含むことができ、方法は、受動構成要素（たとえば、インダクタ２０４）がガラス基板（たとえば、ガラス基板２０２）の面上に集積化される、２Ｄパッシブオンガラス（ＰＯＧ）構造を形成するステップ（ブロック３０２）と、ガラス基板の面上に第１の組の１つまたは複数のパッケージパッド（たとえば、ＰＯＧパッド２０３）を形成するステップ（ブロック３０４）と、積層基板の面上に第２の組の１つまたは複数のパッケージパッド（たとえば、パッケージパッド２０５）を有する積層基板（たとえば、積層基板２０７）を形成するステップ（ブロック３０６）と、積層基板上に２Ｄ  ＰＯＧ構造をフェースアップで配置するステップ（ブロック３０８）と、はんだボール（たとえば、はんだボール２０６）で第１の組の１つまたは複数のパッケージパッドを第２の組の１つまたは複数のパッケージパッドと接触させるステップ（ブロック３１０）とを含む。
【００３０】
様々な異なる技術および技法のいずれかを使用して、情報および信号を表すことができることを、当業者は了解するであろう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表すことができる。
【００３１】
さらに、本明細書に開示される実施形態に関して記載される、様々な例示の論理的ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェアまたは両方の組合せとして実装できることを、当業者は了解するであろう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、全般にそれらの機能性に関してこれまで説明されてきた。そのような機能性が、ハードウェアとして実装されるかソフトウェアとして実装されるかは、具体的な適用例および全体的なシステムに課された設計制約に依存する。当業者は、説明された機能を各々の具体的な適用例に対して様々な方式で実装することができるが、そのような実装の判断は、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
【００３２】
本明細書に開示される実施形態に関して記載される、方法、シーケンス、および／またはアルゴリズムは、ハードウェアで直接、プロセッサにより実行されるソフトウェアモジュール、またはその２つの組合せで具体化できる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野において知られている任意の他の形の記憶媒体中に存在することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替実施形態では、記憶媒体は、プロセッサと一体であってよい。
【００３３】
したがって、本発明の実施形態は、２Ｄ集積化受動デバイスが反転構造ではんだボールで取り付けられるパッケージ構造を形成するための方法を具体化するコンピュータ可読媒体を含むことができる。したがって、本発明は例示の例に制限されず、本明細書に記載される機能性を実施するための任意の手段は、本発明の実施形態に含まれる。
【００３４】
上記の開示が本発明の例示の実施形態を示す一方で、添付される請求項により規定されるような、本発明の範囲から逸脱することなく、本明細書に様々な変形および変更を行うことができることに留意されたい。本明細書で記載される本発明の実施形態に従う方法クレームの機能、ステップ、および／または動作は、任意の特定の順序で実施される必要はない。さらに、本発明の要素は、単数形で記載され、特許請求される場合があるが、単数形への限定が明示的に言及されない限り、複数形が意図される。
【符号の説明】
【００３５】
１００  半導体パッケージ
１０２  ガラス基板
１０４  受動構成要素、インダクタ
１０６  ＢＧＡ
１０８  ＰＣＢ
１１０  グランドプレーン
１１２  分離
２００  パッケージ構造
２０２  ガラス基板
２０３  ＰＯＧパッド、ＢＧＡパッド
２０４  インダクタ
２０５  パッケージパッド
２０６  はんだボール
２０７  積層基板
２０８  ＰＣＢ
２０９  貫通ビア
２１０  グランドプレーン
２１１  ランドグリッドアレイ（ＬＧＡ）パッケージパッド、ＬＧＡパッド
２１２  分離
【図１】
2017510075.tif 000003
【図２Ａ】
2017510075.tif 000004
【図２Ｂ】
2017510075.tif 000005
【図２Ｃ】
2017510075.tif 000006
【図３】
2017510075.tif 000007
【手続補正書】
【提出日】平成28年9月21日(2016.9.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
受動構成要素および第１の組の１つまたは複数のパッケージパッドがガラス基板の面上に形成される、２Ｄパッシブオンガラス（ＰＯＧ）構造と、
第２の組の１つまたは複数のパッケージパッドが積層基板の面上に形成される前記積層基板と、
前記第１の組の１つまたは複数のパッケージパッドを前記第２の組の１つまたは複数のパッケージパッドと接触させるように構成されるはんだボールとを備え、前記２Ｄ  ＰＯＧ構造が前記積層基板の前記面上にフェースアップで配置される、半導体パッケージ。
【請求項２】
プリント回路板（ＰＣＢ）をさらに備え、前記ＰＣＢが前記積層基板の底側に結合される、請求項１に記載の半導体パッケージ。
【請求項３】
前記ＰＣＢが、前記積層基板の前記底側上に形成されるランドグリッドアレイ（ＬＧＡ）パッケージパッドを通して前記積層基板の前記底側に結合される、請求項２に記載の半導体パッケージ。
【請求項４】
前記受動構成要素が、前記積層基板および前記ガラス基板によって、前記ＰＣＢのグランドプレーンから分離される、請求項３に記載の半導体パッケージ。
【請求項５】
前記積層基板の前記底側上の前記ＬＧＡパッケージパッドが、ビアを通して、前記積層基板の前記面上に形成される前記第２の組の１つまたは複数のパッケージパッドに結合される、請求項３に記載の半導体パッケージ。
【請求項６】
前記受動構成要素の上方に形成されるモールドをさらに備え、前記モールドが前記受動構成要素を保護し、レーザマーキングを可能にするように構成される、請求項１に記載の半導体パッケージ。
【請求項７】
前記受動構成要素がインダクタである、請求項１に記載の半導体パッケージ。
【請求項８】
半導体パッケージを形成する方法であって、
受動構成要素がガラス基板の面上に集積化される、２Ｄパッシブオンガラス（ＰＯＧ）構造を形成するステップと、
ガラス基板の前記面上に第１の組の１つまたは複数のパッケージパッドを形成するステップと、
積層基板の面上に第２の組の１つまたは複数のパッケージパッドを有する前記積層基板を形成するステップと、
前記積層基板上に前記２Ｄ  ＰＯＧ構造をフェースアップで配置するステップと、
はんだボールで前記第１の組の１つまたは複数のパッケージパッドを前記第２の組の１つまたは複数のパッケージパッドと接触させるステップと
を含む、方法。
【請求項９】
プリント回路板（ＰＣＢ）を、前記積層基板の底側上のランドグリッドアレイ（ＬＧＡ）パッケージパッドを通して前記積層基板の底側に取り付けるステップをさらに含む、請求項８に記載の方法。
【請求項１０】
前記積層基板の前記底側上の前記ＬＧＡパッケージパッドを、ビアを通して、前記積層基板の前記面上に形成される前記第２の組の１つまたは複数のパッケージパッドに接続するステップをさらに含む、請求項９に記載の方法。
【請求項１１】
前記受動構成要素を保護し、レーザマーキングを可能にするため、前記受動構成要素の上方にモールドを形成するステップをさらに含む、請求項８に記載の方法。
【請求項１２】
前記受動構成要素がインダクタである、請求項８に記載の方法。
【請求項１３】
受動構成要素および第１の組の１つまたは複数のパッケージパッドがガラス基板の面上に形成される、２Ｄパッシブオンガラス（ＰＯＧ）構造と、
第２の組の１つまたは複数のパッケージパッドが積層基板の面上に形成される積層基板と、
前記第１の組の１つまたは複数のパッケージパッドを前記第２の組の１つまたは複数のパッケージパッドと接触させるための手段とを備え、前記２Ｄ  ＰＯＧ構造が前記積層基板の前記面上にフェースアップで配置される、半導体パッケージ。
【国際調査報告】
2017510075.tif 000008
2017510075.tif 000009
2017510075.tif 000010