(57)【要約】  システムおよび方法は、第1の組み合わされた端子と第2の組み合わされた端子との間に結合された第1の巨大スピンホール効果(GSHE)-磁気トンネル接合(MTJ)および第2のGSHE-MTJを伴う、デュアルGSHE-MTJ構造から形成されるマスター段と、第2のインバータにクロスカップルされた第1のインバータから形成されるスレーブ段とを含む、3フェーズ不揮発性フリップフロップ(NVFF)を対象とする。第1のデータ値は、第2のデータ値が書込みフェーズの間にマスター段に書き込まれるのと同じクロック周期の読取りフェーズの間に、スレーブ段から読み出される。3フェーズNVFFは、スレーブ段の初期化フェーズ、読取りフェーズ、および書込みフェーズを制御するための、3つの制御信号を含む。
2017510016.tif 000002
【特許請求の範囲】
【請求項１】
3フェーズ不揮発性フリップフロップ(NVFF)であって、
デュアル巨大スピンホール効果(GSHE)-磁気トンネル接合(MTJ)構造を備えるマスター段であって、前記デュアルGSHE-MTJ構造が第1の組み合わされた端子と第2の組み合わされた端子との間に結合された第1のGSHE-MTJおよび第2のGSHE-MTJを備える、マスター段と、
第2のインバータにクロスカップルされた第1のインバータを備えるスレーブ段とを備え、
前記スレーブ段が、クロックの第1のクロック周期の間に第1のデータ値とともに読み出されるように構成され、前記マスター段が、前記第1のクロック周期の間に第2のデータ値とともに書き込まれるように構成される、3フェーズNVFF。
【請求項２】
前記第1のクロック周期の初期化フェーズの間に前記スレーブ段を初期化するように構成される第1の制御信号と、前記第1のクロック周期の読取りフェーズの間に前記第1のデータ値の読出しを制御するように構成される第2の制御信号と、前記第1のクロック周期の書込みフェーズの間に前記第2のデータ値の書込みを制御するように構成される第3の制御信号とを備える、請求項1に記載の3フェーズNVFF。
【請求項３】
前記第1のインバータの入力ノードが、等化トランジスタを通じて前記第2のインバータの入力ノードに結合される、請求項2に記載の3フェーズNVFF。
【請求項４】
前記第1の制御信号が、前記初期化フェーズの間に前記等化トランジスタをアクティブ化するように構成される、請求項3に記載の3フェーズNVFF。
【請求項５】
前記第1のGSHE-MTJの第1の読取り端子が第1のパスゲートトランジスタを通じて前記第1のインバータの入力ノードに結合され、前記第2のGSHE-MTJの第2の読取り端子が第2のパスゲートトランジスタを通じて前記第1のインバータの出力ノードに結合される、請求項2に記載の3フェーズNVFF。
【請求項６】
前記第2の制御信号が、前記読取りフェーズの間に、前記第1のパスゲートトランジスタおよび前記第2のパスゲートトランジスタをアクティブ化し、前記マスター段から前記スレーブ段に前記第1のデータ値を転送するように構成される、請求項5に記載の3フェーズNVFF。
【請求項７】
前記第1のデータ値が、前記読取りフェーズの間に前記第2のインバータの出力ノードにおいて有効である、請求項6に記載の3フェーズNVFF。
【請求項８】
前記第1の組み合わされた端子が第3のパスゲートトランジスタを通じてデータ入力ポートに結合され、前記第2の組み合わされた端子が書込み基準電圧に結合される、請求項2に記載の3フェーズNVFF。
【請求項９】
前記第3の制御信号が、前記書込みフェーズの間に、前記第3のパスゲートトランジスタをアクティブ化し、前記データ入力ポート上で利用可能な前記第2のデータ値を前記マスター段へと書き込むように構成される、請求項8に記載の3フェーズNVFF。
【請求項１０】
前記第2の組み合わされた端子が、第4のパスゲートトランジスタを通じて前記書込み基準電圧に結合される、請求項8に記載の3フェーズNVFF。
【請求項１１】
読取り動作の間に、前記マスター段上での読取りの障害を最小限にするために前記書込み基準電圧が前記第1の組み合わされた端子および前記第2の組み合わされた端子に印加されるように、前記第3の制御信号がローであるときに前記第4のパスゲートトランジスタがアクティブ化される、請求項10に記載の3フェーズNVFF。
【請求項１２】
前記第1の制御信号および前記第2の制御信号が、それぞれ第1のパルスおよび第2のパルスとして印加される、請求項2に記載の3フェーズNVFF。
【請求項１３】
前記第2のパルスが前記第1のパルスから遅らされる、請求項12に記載の3フェーズNVFF。
【請求項１４】
前記第3の制御信号が前記第2の制御信号の反転された値である、請求項2に記載の3フェーズNVFF。
【請求項１５】
前記第1の制御信号、前記第2の制御信号、および前記第3の制御信号が、前記クロックから導かれる、請求項2に記載の3フェーズNVFF。
【請求項１６】
前記第1の制御信号、前記第2の制御信号、および前記第3の制御信号の少なくとも1つが、正の電源電圧よりも大きなオーバードライブ電圧へと駆動される、請求項2に記載の3フェーズNVFF。
【請求項１７】
前記第1の組み合わされた端子が、前記第1のGSHE-MTJの第1の端子および前記第2のGSHE-MTJの第2の端子を備え、前記第2の組み合わされた端子が、前記第1のGSHE-MTJの第2の端子および前記第2のGSHE-MTJの第1の端子を備える、請求項1に記載の3フェーズNVFF。
【請求項１８】
前記第1のGSHE-MTJおよび前記第2のGSHE-MTJの容易軸が、GSHEの極性に対して鋭角に傾くように方向付けられている、請求項1に記載の3フェーズNVFF。
【請求項１９】
前記鋭角が45度である、請求項18に記載の3フェーズNVFF。
【請求項２０】
前記第1のGSHE-MTJおよび前記第2のGSHE-MTJが、前記第1の組み合わされた端子と前記第2の組み合わされた端子との間に形成されるGSHE片の第1の側および第2の側に積層されるように製造される、請求項1に記載の3フェーズNVFF。
【請求項２１】
3フェーズ不揮発性フリップフロップ(NVFF)を動作させる方法であって、
クロックの第1のクロック周期の間にスレーブ段から第1のデータ値を読み取るステップであって、前記スレーブ段が第2のインバータとクロスカップルされた第1のインバータを備える、ステップと、
前記第1のクロック周期の間に第2のデータ値をマスター段へ書き込むステップであって、前記マスター段が、デュアル巨大スピンホール効果(GSHE)-磁気トンネル接合(MTJ)構造の第1の組み合わされた端子と第2の組み合わされた端子との間で第1のGSHE-MTJと第2のGSHE-MTJを結合することによって形成される、前記デュアルGSHE-MTJ構造を備える、ステップとを備える、方法。
【請求項２２】
前記第1のクロック周期の初期化フェーズの間に第1の制御信号によって前記スレーブ段を初期化するステップと、前記第1のクロック周期の読取りフェーズの間に第2の制御信号を使用して前記第1のデータ値を読み取るステップと、前記第1のクロック周期の書込みフェーズの間に第3の制御信号を使用して前記第2のデータ値を書き込むステップとを備える、請求項21に記載の方法。
【請求項２３】
前記初期化フェーズの間に前記第1のインバータの入力ノードを前記第2のインバータの入力ノードに結合するステップを備える、請求項22に記載の方法。
【請求項２４】
前記読取りフェーズの間に、前記第1のGSHE-MTJおよび前記第2のGSHE-MTJの第1の読取り端子および第2の読取り端子からそれぞれ、前記第1のデータを前記第2のインバータの出力ノードに転送するステップを備える、請求項22に記載の方法。
【請求項２５】
前記書込みフェーズの間に、データ入力ポートから前記マスター段へ前記第2のデータ値を書き込むステップを備える、請求項22に記載の方法。
【請求項２６】
前記書込みフェーズの間に、書込み基準電圧を前記第2の組み合わされた端子に結合するステップをさらに備える、請求項25に記載の方法。
【請求項２７】
前記読取りフェーズの間に前記書込み基準電圧を前記第1の組み合わされた端子に結合して、前記マスター段での読取りの障害を最小限にするステップをさらに備える、請求項26に記載の方法。
【請求項２８】
GSHEの極性に対して鋭角に、前記第1のGSHE-MTJおよび前記第2のGSHE-MTJの容易軸を方向付ける、または傾けるステップを備える、請求項21に記載の方法。
【請求項２９】
前記第1の組み合わされた端子と前記第2の組み合わされた端子との間で形成されるGSHE片の第1の側および第2の側に前記第1のGSHE-MTJおよび前記第2のGSHE-MTJを積層することによって、前記デュアルGSHE-MTJを形成するステップを備える、請求項21に記載の方法。
【請求項３０】
マスター段およびスレーブ段を伴う3フェーズ不揮発性フリップフロップ(NVFF)と、
クロックの第1のクロック周期の間に前記スレーブ段から第1のデータ値を読み取るための手段であって、前記スレーブ段が第2のインバータとクロスカップルされた第1のインバータを備える、手段と、
前記第1のクロック周期の間に第2のデータ値を前記マスター段へ書き込むための手段であって、前記マスター段が、デュアル巨大スピンホール効果(GSHE)-磁気トンネル接合(MTJ)構造の第1の組み合わされた端子と第2の組み合わされた端子との間で第1のGSHE-MTJと第2のGSHE-MTJを結合することによって形成される、前記デュアルGSHE-MTJ構造を備える、手段とを備える、システム。
【発明の詳細な説明】
【技術分野】
【０００１】
米国特許法第119条の下での優先権の主張
本特許出願は、本出願の譲受人に譲渡され全体が参照によって本明細書に明示的に組み込まれる、2014年1月28日に出願された「COMPACT LOW POWER 3 PHASE GSHE-MTJ NON-VOLATILE FLIP-FLOPS」という表題の係属中の仮特許出願第61/932,770号の利益を主張する。
【０００２】
開示される実施形態は、小面積および低電力向けに設計された、不揮発性フリップフロップに基づく巨大スピンホール効果(GSHE)-磁気トンネル接合(MTJ)を対象とする。
【背景技術】
【０００３】
フリップフロップおよびラッチは、電子集積回路において一般的に使用される、よく知られている不揮発性回路素子である。フリップフロップおよびラッチは、データの記憶、またはより具体的には、順序回路における状態の記憶のために使用され得る。たとえば、有限状態機械(FSM)、パイプライン化されたアーキテクチャなどのハードウェア設計において、フリップフロップ/ラッチの出力および次の状態は、現在の入力だけではなく、現在の状態にも(したがって、以前の入力にも)依存するようにされ得る。このようにして、制御およびデータの順次的な流れが実装され得る。たとえば、パイプライン化されたプロセッサに関して、フリップフロップは、対応するクロック信号に基づく、あるパイプライン段から次の段へのデータの移動のために使用され得る。この点において、クロックが次のパイプライン段に遷移するときに現在のパイプライン段からフリップフロップにデータを書き込むことが可能でありながら、次のパイプライン段のためにフリップフロップに記憶されているデータを読み取ることが可能であることが、要求される。
【０００４】
磁気抵抗ランダムアクセスメモリ(MRAM)は、特に不揮発性メモリシステムの利点により、多くの最新の電子集積回路設計において一般的な適用例を見出している不揮発性メモリ技術である。MRAM技術に基づくフリップフロップおよびラッチは、これまで利用されてきた半導体デバイスを上回るいくつかの利点を示すが、MRAMベースのフリップフロップおよびラッチはまた、いくつかの面で制約がある。
【０００５】
MRAM技術は、揮発性メモリに匹敵する応答(読取り/書込み)時間を特徴とし、電荷または電流としてデータを記憶する従来のRAM技術とは対照的に、MRAMは磁気素子を使用する。磁気素子は通常、磁気トンネル接合記憶素子または「MTJ」として知られており、絶縁(トンネルバリア)層によって分離された、各々が磁場を保持することができる2つの磁気層から形成される。2つの層の一方(固定層)は特定の極性に設定される。他方の層(フリー層)の極性は、印加され得る外部の場の極性と一致するように自由に変化する。フリー層の極性の変化は、MTJの抵抗を変化させる。たとえば、極性が揃うとき、低抵抗状態が存在する(平行「P」磁化の低抵抗状態「0」)。極性が揃っていないとき、高抵抗状態が存在する(反平行「AP」磁化の高抵抗状態「1」)。任意の特定のMTJの内部の抵抗は、電気抵抗を測定することによって、たとえば、電流をMTJに通し、それによって得られる抵抗状態/論理値を決定することによって、決定され得る。
【０００６】
従来のMRAMからの変更が、スピントランスファートルク(STT)-MRAMまたはSTT-MTJにおいて見られ、ここでSTT-MTJは、電子が薄膜(スピンフィルタ)を通るにつれてスピン偏極するようになる電子を使用する。書込み動作の間、スピン偏極した電子はフリー層にトルクを与え、これがフリー層の極性をスイッチングし得る。読取り動作は、上で論じられたようにMTJ記憶素子の抵抗/論理状態を検出するために電流が使用されるという点で、従来のMRAMと同様である。STT-MRAMアレイに形成されるSTT-MRAMビットセル(またはSTT-MTJ)に関する読取り/書込み回路は、当技術分野において知られているように、MTJ、ビット線、ソース線、ワード線、センスアンプ、基準電圧などに結合される、アクセストランジスタを含み得る。
【０００７】
一般に、STT-MTJに関する読取り/書込み回路の設計および構築は、STT-MTJビットセルを読み取ることと書き込むことの両方のために同じ経路が利用され得ることを必要とし、それは、STT-MTJが2端子のデバイスであるからである。言い換えると、STT-MTJを読み取るための別個の経路と、STT-MTJを書き込むための別個の経路は利用可能ではない。このことは、STT-MRAMアレイの密度の改善に関して利点となる。
【０００８】
しかしながら、同じ読取り経路と書込み経路を有する2端子のデバイス構成は、STT-MTJビットセルを使用したフリップフロップおよびラッチの形成には有利ではない。別個の読取り経路と書込み経路が存在しないので、STT-MTJビットセルは、読取り動作が同じSTT-MTJビットセル上で実行されている間、書き込まれることが可能ではない。したがって、STT-MTJビットセルからフリップフロップを直接構築することは可能ではない。STT-MTJビットセルを使用してフリップフロップの機能を達成するためには、当技術分野において知られているように、2つのラッチ段、すなわちマスターラッチおよびスレーブラッチの構築が必要である。2段のラッチから構築されるSTT-MTJフリップフロップは、多数の追加の論理素子を利用するので、STT-MRAM技術の利点を活用できない。
【０００９】
たとえば、図1Aを参照すると、STT-MTJビットセルを使用して構築されるマスタースレーブ(MS)フリップフロップ100の概略的なブロック図が、図1Bのフリップフロップ100の対応する回路図とともに提供される。図示されるMSラッチの設計は、従来のセット-リセット(SR)ラッチの設計と同様に動作し、電流ラッチセンスアンプ(CLSA)を利用する。簡単には、図1Aを参照すると、この動作は、第1のクロックフェーズの間にマスターラッチへD入力を書き込むことと、第2のクロックフェーズの間にSTT-MTJにその値を記憶してスレーブラッチから記憶されている値を読み出すこととを伴う。図1Bを参照すると、フリップフロップ100の動作は、「J」および「Jb」と標識されたMTJを使用して形成されるクロスカップルされたラッチにおいて「Q」として、「D」入力からのデータ値を記憶することを伴う。記憶されているデータ値は、「Q」出力から読み出される。より詳細には、図1Bの参照を続けると、信号「p1」および「p2」がシステムクロック「CLK」から導かれる。信号p1およびp2は、マスターラッチ内の、示されるようなトランジスタ回路T1およびT2の中のPMOSトランジスタおよびNMOSトランジスタを駆動する。CLKの第1のフェーズの間に、p1がハイであるとき、入力DはMTJ JおよびJbを備えるクロスカップルされたMTJのレグに記憶される。MTJ JおよびJbの端子(ソースまたはドレイン)の一方は、出力ノードNQおよびNQbを伴うクロスカップルされたインバータを備えるセンスアンプに接続される。ノードNQは、インバータなどの追加のドライバを通過した後で出力Qを生成する。MTJ JおよびJbの他の端子(ドレインまたはソース)は、ノードNCにおいて互いに、かつ、トランジスタM5、M5'、M6、M6'、およびM7を備えるクロスカップルされたインバータの出力ノードNWおよびNWbに接続される。記憶されているデータ値は、p2がハイであるときに信号p2に結合されるパストランジスタを通じてセンスアンプをアクティブ化することによって、(Qに接続された)NQ出力から、スレーブラッチから読み出され得る。
【００１０】
したがって、フリップフロップ100の上記の設計は、センスアンプと、MTJ JおよびJbを備える2つのMTJのレグの等化とを必要とする。クロックのルーティングの複雑さおよびオーバーヘッドが低減するように、フリップフロップ100は、同じクロックから信号p1およびp2を導くことによって複数のクロックを回避する。しかしながら、フリップフロップ100には、読取り動作の間にスレーブラッチ中のMTJセルに書き込む際に問題がある。これは、センスアンプが読取り動作のためにアクティブ化される必要があり、MTJのレグに接続されたビット線がアクティブである必要があるからである。一方、MTJのレグに接続されるビット線は、書込み動作の間はフローティングしていることが必要であり、これは矛盾する要件をもたらす。したがって、フリップフロップ100のためのこの従来の設計は、効率的なフリップフロップを形成するには適していない。
【００１１】
図2A〜図2Bを参照すると、フリップフロップ200について、STT-MTJセルに基づく別の不揮発性フリップフロップの設計が図示されている。図2Aは、マスターDフリップフロップ(DFF)とMTJスレーブ構造との間にブリッジを備えるフリップフロップ200の回路図を示す。フリップフロップ200の詳細は、詳細な回路図を示す図2Bをさらに参照して説明される。フリップフロップ200は、上述のフリップフロップ100のCLSA構成ではなく分圧器を利用する。より具体的には、ノードn1において、MTJ0およびMTJ1が次のようにプログラムされるとき、中間点電圧が導かれる。MTJ0が高抵抗状態(論理「1」)にありMTJ1が低抵抗状態(論理「0」)にあるとき、ノードn1における電圧は論理「0」である。一方、記憶される反対の組合せ、すなわち、低抵抗状態(論理「0」)のMTJ0と高抵抗状態(論理「1」)のMTJ1では、中間点電圧VDD/2はノードn1に現れる。ノードn1におけるこの中間点電圧は、値D_inの入力をマスターDFFへと制御するために使用され、これは最終的には出力D_outとしてノードQに現れる。フリップフロップ200のさらなる詳細な動作が、当業者により理解されるであろう。本開示では、2つのMTJ、すなわちMTJ0およびMTJ1は同時に読み取られ書き込まれることが可能ではないので、追加のラッチL1およびL2がマスターDFF回路において必要とされることが認識されるであろう。MTJ自体が記憶デバイスであるので、マスターDFFにおける追加の金属酸化物半導体(MOS)トランジスタベースの記憶デバイスの使用は、たとえば望ましくないオーバーヘッドにつながる。さらに、MTJは読取り動作の間に書き込まれることが可能ではないので、フリップフロップ200はまた、2レベルのラッチ構成を必要とする。低電力および低コストのために、上述のフリップフロップ100および200の複雑さと欠点を回避する、単一の段の動作を有することが望ましい。
【発明の概要】
【課題を解決するための手段】
【００１２】
例示的な実施形態は、デュアル巨大スピンホール効果(GSHE)-磁気トンネル接合(MTJ)構造から形成される、3フェーズ不揮発性フリップフロップ(NVFF)を対象とするシステムおよび方法を含む。
【００１３】
たとえば、例示的な一態様は、デュアル巨大スピンホール効果(GSHE)-磁気トンネル接合(MTJ)構造を備えるマスター段であって、デュアルGSHE-MTJ構造が第1の組み合わされた端子と第2の組み合わされた端子との間に結合された第1のGSHE-MTJおよび第2のGSHE-MTJを備える、マスター段と、第2のインバータにクロスカップルされた第1のインバータを備えるスレーブ段とを備える、3フェーズ不揮発性フリップフロップ(NVFF)を対象とする。スレーブ段は、クロックの第1のクロック周期の間に第1のデータ値とともに読み出されるように構成され、マスター段は、第1のクロック周期の間に第2のデータ値とともに書き込まれるように構成される。
【００１４】
別の例示的な態様は、3フェーズ不揮発性フリップフロップ(NVFF)を動作させる方法を対象とし、この方法は、クロックの第1のクロック周期の間にスレーブ段から第1のデータ値を読み取るステップであって、スレーブ段が第2のインバータとクロスカップルされた第1のインバータを備える、ステップと、第1のクロック周期の間に第2のデータ値をマスター段に書き込むステップであって、マスター段が、デュアル巨大スピンホール効果(GSHE)-磁気トンネル接合(MTJ)構造の第1の組み合わされた端子と第2の組み合わされた端子との間で第1のGSHE-MTJおよび第2のGSHE-MTJを結合することによって形成されるデュアルGSHE-MTJ構造を備える、ステップとを備える、方法を対象とする。
【００１５】
さらに別の例示的な実施形態は、マスター段およびスレーブ段を伴う3フェーズ不揮発性フリップフロップ(NVFF)と、クロックの第1のクロック周期の間にスレーブ段から第1のデータ値を読み取るための手段であって、スレーブ段が第2のインバータとクロスカップルされた第1のインバータを備える、手段と、第1のクロック周期の間に第2のデータ値をマスター段に書き込むための手段であって、マスター段が、デュアル巨大スピンホール効果(GSHE)-磁気トンネル接合(MTJ)構造の第1の組み合わされた端子と第2の組み合わされた端子との間で第1のGSHE-MTJおよび第2のGSHE-MTJを結合することによって形成されるデュアルGSHE-MTJ構造を備える、手段とを備える、システムを対象とする。
【００１６】
添付の図面は、本発明の実施形態の説明を助けるために提示され、実施形態の限定ではなく実施形態の例示のみを目的に提供される。
【図面の簡単な説明】
【００１７】
【図１Ａ】従来のSTT-MTJベースのマスタースレーブフリップフロップの図である。
【図１Ｂ】従来のSTT-MTJベースのマスタースレーブフリップフロップの図である。
【図２Ａ】分圧器を使用した別の従来のSTT-MTJベースのフリップフロップの図である。
【図２Ｂ】分圧器を使用した別の従来のSTT-MTJベースのフリップフロップの図である。
【図３Ａ】SHEを示す導体および磁気のスイッチングにおけるGSHEの使用を示す図である。
【図３Ｂ】SHEを示す導体および磁気のスイッチングにおけるGSHEの使用を示す図である。
【図４Ａ】SHEを利用することによって形成されるメモリセル400の側面図である。
【図４Ｂ】図4Aのメモリセル400の上面図である。
【図４Ｃ】図4Aのメモリセル400のデバイス記号および等価回路を示す図である。
【図５Ａ】マスター段のためにデュアルGSHE-MTJ記憶素子を使用する例示的な3フェーズNVFFの回路図である。
【図５Ｂ】図5Aの例示的な3フェーズNVFFに関するタイミング図である。
【図６】例示的なNVFFのデュアルGSHE-MTJ記憶構造の積層された実装形態を示す図である。
【図７Ａ】よく知られているストナー-ヴォールファールトアステロイド曲線を示す図である。
【図７Ｂ】図7Aのストナー-ヴォールファールトスイッチングアステロイドに関するよく知られている等式を示す図である。
【図８Ａ】共通のGSHE片の電流の極性方向をスイッチングすることに関する、例示的なデュアルGSHE-MTJ記憶素子のMTJの容易軸の向きを示す図である。
【図８Ｂ】共通のGSHE片の電流の極性方向をスイッチングすることに関する、例示的なデュアルGSHE-MTJ記憶素子のMTJの容易軸の向きを示す図である。
【図９】本開示の態様による例示的な3フェーズNVFFを動作させる方法を示す図である。
【発明を実施するための形態】
【００１８】
本発明の態様は、本発明の特定の実施形態を対象とする以下の説明および関連する図面において開示される。本発明の範囲から逸脱することなく、代替的な実施形態が考案され得る。加えて、本発明のよく知られている要素は、本発明の関連する詳細を不明瞭にしないように、詳細には説明されず、または省略される。
【００１９】
「例示的」という用語は、本明細書では、「例、事例、または例示として機能する」ことを意味するために使用される。「例示的」として本明細書において説明されるいずれの実施形態も、他の実施形態よりも好ましいまたは有利であると必ずしも見なされるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が論じられた特徴、利点、または動作モードを含むことを必要としない。
【００２０】
本明細書において使用される用語は、特定の実施形態を説明するためだけのものであり、本発明の実施形態を制限することは意図されない。本明細書で使用される場合、単数形「a」、「an」、および「the」は、文脈上別段明確ではない限り、複数形も含むことが意図される。「備える(comprises)」、「備えている(comprising)」、「含む(includes)」、および/または「含んでいる(including)」という用語は、本明細書において使用されるとき、述べられる特徴、整数、ステップ、動作、要素、および/またはコンポーネントの存在を指定するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、コンポーネント、および/またはこれらの組合せの、存在または追加を除外しないことが、さらに理解されるだろう。
【００２１】
さらに、多くの実施形態が、たとえばコンピューティングデバイスの要素によって実行されることになる一連の活動に関して説明される。本明細書において説明される様々な活動は、特定の回路(たとえば、特定用途向け集積回路(ASIC))によって、1つまたは複数のプロセッサによって実行されるプログラム命令によって、またはこれらの両方の組合せによって実行され得ることが認識されるだろう。加えて、本明細書において説明されるこれらの一連の活動は、実行されると、本明細書において説明される機能を関連するプロセッサに実行させる、コンピュータ命令の対応するセットを記憶している、任意の形態のコンピュータ可読記憶媒体内で完全に具現化されると見なされ得る。したがって、本発明の様々な態様は、いくつかの異なる形式で具現化されてよく、これらのすべてが、特許請求される主題の範囲内にあることが企図されている。加えて、本明細書において説明される実施形態の各々に対して、任意のそのような実施形態の対応する形式が、たとえば、説明される活動を実行する「ように構成される論理」として本明細書では説明され得る。
【００２２】
上で論じられたSTT-MRAM技術は、たとえばサイズ、速度、コスト、面積などの点で、不揮発性メモリセルのための従来のSRAM技術を上回る大きな改善を提供するが、STT-MRAM技術は、従来の実装形態では、不揮発性フリップフロップおよびラッチの設計において効率的に利用されていなかった。STT-MRAMビットセルの2端子の性質は、フリップフロップ機能のために必要とされるような読取り動作の間のSTT-MRAMビットセルへの書込みに関して、上で論じられた制約を課す。したがって、例示的な実施形態は、以下のように、いわゆるスピンホール効果(SHE)を利用した3端子の磁気記憶素子の使用によって、これらの制約を解消することを対象とする。
【００２３】
図3Aを参照すると、SHEが導体300の中に示されている。示された方向へ導体300の中を通る電子309は、スピン軌道相互作用によって、それぞれ矢印301、303、305、および307により示された方向に沿って、表面302、304、306、および308上で偏極されるようになる。スピンホール比は、
【数１】
2017510016.tif 000003
として定義される。
【００２４】
SHEは、方向301、303、305、および307に沿って磁気極性を誘導するために使用され得るが、この効果は、たとえば、「Spin transfer torque devices utilizing the giant spin Hall effect of tungsten」、Applied Physics Letters、101章、122404、2012年(以後、参照文献Pai)として公開されているPai他において説明されているように、導体300に対して適切な厚さ(わずか数ナノメートルの厚さなど)を有する特別な材料(ベータタングステンなど)を使用することによって改善され得る。より詳細には、図3Bは、長さ(L)、厚さ(t)、および幅(W)を伴う導体300を示し、Paiを参照すると、最大で約0.33倍のオーダーの大きさの改善θSHが示されている。これは、いわゆる巨大スピンホール効果(GSHE)につながる。
【００２５】
スピン電流生成効率は、次の式
【数２】
2017510016.tif 000004
によって与えられ、ここで「IS」はスピン電流であり、「IC」は電荷電流である。スピン電流生成効率IS/ICはさらに、導体500の寸法を適切に変更することによって向上され得る。たとえば、θSH=0.30、L=50-100nm、およびt=2nmという値に対して、比率IS/ICは7.5-15程度の高さになり得ることが理解される。約7.5-15というオーダーのこのスピン電流生成効率は、L/tの比率が約25-50であることを考慮すると典型的であることがあり、厚さ「t」が数ナノメートルしかなく、一方で長さ「L」が数十ナノメートルのオーダーである場合に、典型的である。それに対して、STT偏極によるスピン電流生成効率は、約0.6にすぎない。
【００２６】
さらに、θSHは、ベータタングステン、ベータタンタル、および白金などの導体材料では、約0.3へと、大きさが3桁(約1000倍)向上している。これらの改善は、GSHEが前に示されたSHEと比較して「巨大」であると考えられる理由に関係している。GSHEは、電子309に基づく電流をスピン電流へと変換するための効率的な方法を提供し、このスピン電流が、MTJセルへスイッチング電流を提供するために使用され得る。
【００２７】
その上、STT-MRAMと比較して、同じ抵抗のMTJでも、GSHE効果を使用するプログラム電力は約50-200倍低くすることが可能であり、これは、GSHEに基づいてMTJを書き込むのがより簡単であることを意味し、より小さなメモリセルおよび高いメモリ密度につながる。その上、(トンネルまたはバリア層の破壊を防ぐための)STT-MRAMに対して観測される書込み電流(Iwrite)の上限は、GSHEを使用すると取り除かれる。示されるように、導体300の上面に配置された磁気素子310は、矢印301によって示される方向に偏極されるようになり得る。前に説明されたように、比率IS/ICは、面積A(=L*w)または面積(=t*w)を調整することによって、または言い換えると、比率L/tを調整することによって変化させられ得る。磁気素子310が示される向きに配置されるとすると、幅Wが厚さtよりも大きい場合、方向301が磁性材料310の極性に影響を与える。より具体的には、フリー層として構成される磁性材料310が、スピン軌道相互作用層として構成される導体300の上面に配置されるとき、スピンホール効果によるスピンの向き301は、フリー層の磁性材料310の磁化に影響を与え得る。
【００２８】
ここで図4Aを参照すると、SHE(またはより具体的にはGSHE)によってスイッチングされる(プログラムされる、または書き込まれる)従来の記憶素子400の側面図が示されている。β-W、β-Ta、またはPtのような強いスピン軌道相互作用材料から形成され得る、導体400を備えるSHE/GSHE片(この場合はGSHE片400と簡単に呼ばれる)が、端子AとBの間に形成される。端子AおよびBは、銅などの材料から形成され得る。MTJ401はGSHE片300の上に配置され、MTJ401のフリー層はGSHE400に隣接しており接触している。書込み電流Iwは、AとBの間の示される方向にGSHE片を通過する。誘導されるスピン偏極に基づいて、MTJ401のフリー層がスイッチングされ得る。このことは、MTJ401をプログラムする効率的な方法を提供する。加えて、記憶素子400において、任意選択の層Ru、およびCoFe、および反磁性層(AFM)、および/または合成反磁性層(SAF)も、上面電極とともに、MTJ401上に形成されるものとして図示されている。MTJ401は、次のセクションにおいてさらに説明されるように、読取り電流Ireadを感知することに基づいて読み取られる。
【００２９】
図4Bを参照すると、図4Aの従来のSHE/GSHE構成によってスイッチングされるMTJ401の上面図が示されている。方向402は、端子Aから端子Bへの/端子Bから端子Aへの書込み電流に垂直であり、MTJ401の容易軸と呼ばれる。MTJ401のフリー層は、容易軸402に沿った最小限の静磁気エネルギー領域に存在する。より詳細には、容易軸の向きは、フリー層の形状に基づくフリー層の特性である。フリー層は常に、外部の磁化力が除去されると、容易軸に沿って磁化される。従来のSHEによりスイッチングされるMTJでは、SHE書込み電流は、SHEにより誘導されるスピンの向きが容易軸の向きと揃うように、容易軸の向きに対して直角である。したがって、容易軸402は、図4Bのx方向を向いていると考えられ、書込み電流Iwの方向に対しては横断する向きである。一方、容易軸402に直交するMTJ401の困難軸404は、y方向に沿って形成される。MTJ401のフリー層はGSHE片300と干渉し、容易軸402は対応するGSHEにより誘導されるスピンの向きと揃っており、すなわち平行である。言い換えると、MTJ401のフリー層の容易軸402の向きは、2つの端子AとBの間で電子がGSHE片300を横断することによって生成される磁化の軸と平行である。前に説明されたように、フリー層の磁化が固定層の磁化と揃っている(平行である)場合、MTJは低抵抗状態(P状態)にあり、フリー層の磁化が固定層の磁化と揃っていない(反平行である)場合、MTJは高抵抗状態(AP状態)にある。
【００３０】
図4Cを参照すると、従来のSHE/GSHEによりスイッチングされるMTJ素子400の等価回路が、デバイスの記号とともに図示されている。端子AとBの間の電流が閾値(約20uA)と同等である動作条件では、電流がAからBに流れる場合、MTJは状態「0」(低MTJ抵抗)に切り替わり、電流が反対方向、すなわちBからAに流れる場合、状態「1」(高MTJ抵抗)に切り替わる。AとBの間の電流が閾値(約20uA)未満であるとき、MTJは以前の状態(「0」と「1」のいずれか)を保持する。
【００３１】
図5A〜図5Bを参照すると、記憶素子400などのGSHE-MTJ素子から構築される例示的な不揮発性フリップフロップ(NVFF)500が説明される。NVFF500の改善および/または修正が、次のセクションにおいて論じられる。したがって、図5Aを参照すると、NVFF500は、GSHE-STT-MTJ素子J1およびJ2を含み、これらが記憶素子400に対応し得る。一態様では、GSHE-MTJデバイスJ1およびJ2を使用してマスター段が形成され、スレーブ段はクロスカップルされたインバータのペアを含む。動作の間、第2のデータ値「d」がマスター段に書き込まれるのと同じクロック周期において、スレーブ段から第1のデータ値「q」を読み出すことが可能であり得る。読取り動作および書込み動作は、複数のフェーズにおいて発生し得る。第1のクロック周期の間、たとえば、第1のフェーズまたは初期のフェーズにおいて、スレーブ段が初期化されてよく、それに続いて第2のフェーズまたは読取りフェーズにおいて、マスター段に現在記憶されている第1のデータ値が読み取られることが可能であり、NVFF500の「q」出力において有効になる。第2のフェーズに続く、またはそれと重複しない、第3のフェーズまたは書込みフェーズにおいて、第2のデータ値「d」がマスター段に書き込まれる。
【００３２】
より詳細には、図5Aを参照すると、NVFF500のマスター段は、2つのGSHE-MTJデバイスJ1およびJ2を含み、ここで2つのGSHE-MTJデバイスJ1およびJ2の第1の端子Aおよび第2の端子Bは電気的に接続されている。J1の第1の端子A1はJ2の第2の端子B2に接続されて第1の組み合わされた端子A1B2を形成し、J1の第2の端子B1はJ2の第1の端子A2に接続されて第2の組み合わされた端子A2B1を形成する。これらの電気的接続は、2つの端子A1B2とA2B1の間のGSHE片の両側、または第1の側および第2の側に、MTJの構造を物理的に積層することによって可能にされてよく、これは次のセクションにおいてさらに説明される。
【００３３】
NVFF500のスレーブ段は、従来の相補型金属酸化物半導体(CMOS)技術から形成されるクロスカップルされたインバータのペアを含み、第1のインバータ(Inv1)はpチャネルMOS(PMOS)プルアップトランジスタP1およびnチャネルMOS(NMOS)プルアップトランジスタN1から形成される。同様に、第2のインバータ(Inv2)はPMOS P2およびNMOS N2を含む。第1のインバータおよび第2のインバータは、等化トランジスタEQを使用して等化され得る。
【００３４】
第1の制御信号phi1、第2の制御信号phi2、および第3の制御信号phi3は、NVFF500上での読取り動作および書込み動作のために、上の3つのフェーズを制御する。制御信号phi1、phi2、およびphi3は、いくつかの態様では、NVFF500の第1のクロックポート、第2のクロックポート、および第3のクロックポートのような、個々のポートまたはクロックポートに接続され得る。制御信号phi1、phi2、およびphi3は、システムクロックのような単一のクロックから導かれ得る。
【００３５】
第1の制御信号phi1は、phi1がハイであるときにスレーブ段の2つのインバータInv1およびInv2が等化されるように、等化トランジスタEQに接続される。より具体的には、等化トランジスタがアクティブ化されるときに第1のトランジスタおよび第2のトランジスタの入力ノードが接続され、phi1がハイであるときに有効な出力「q」が利用可能にされないように、第1のインバータの入力ノードは、等化トランジスタを通じて第2のインバータの入力ノードに結合される。したがって、第2のインバータの出力ノードからの有効な出力「q」を取得するために、たとえば、phi1がローに駆動されることが必要である。したがって、読取り動作のためにスレーブ段を初期化するために、インバータを等化して次いでphi1をロー段階に戻すように短期間のパルスが印加される。
【００３６】
第2の制御信号phi2は、第1のパスゲートトランジスタPG1および第2のパスゲートトランジスタPG2に接続される。第1のGSHE-MTJ J1の第1の読取り端子C1は、PG1を通じてInv1の出力ノードに接続され、第2のGSHE-MTJ J2の第2の読取り端子C2は、PG2を通じてInv1の入力ノードに接続される。C1およびC2から読み出される値は、相補的な値である。phi2がハイであるとき、これらの相補的な値は、PG1およびPG2をオンにすることによってInv1のノードに転送される。EQが有効にされていないとき、相補的な値は、インバータInv2上で導かれる出力ノード「q」におけるデータ値を供給するために、クロスカップルされたインバータInv1およびInv2によって拡大または増幅される。したがって、phi1がローに駆動されると、マスター段からスレーブ段への出力「q」によるデータの転送を可能にするために、phi2上でハイの値が駆動または維持される。出力「q」は、クロック周期の間にNVFF500から読み出される第1のデータ値を提供し得る。
【００３７】
ここで、たとえば第2のデータ値の書込みフェーズに来ると、制御信号phi3がハイに駆動され、これにより、第3のパスゲートトランジスタPG3が第2のデータ値をデータ入力ポート「d」からマスター段の第2に組み合わされた端子B1A2へと転送することを可能にする。第1の組み合わされた端子A1B2は、Vdd_div2という書込み基準電圧に維持され、これは、正の電源電圧Vddの値の約半分の電圧を表す。書込み基準電圧は、書込み基準電圧ポートを通じて供給され得る。出力ポート「q」上でスレーブ段から読み出される第1のデータ値と、入力ポート「d」上でマスター段に書き込まれる第2のデータ値との混同がなくなることを確実にするために、制御信号phi3およびphi2は互い違いにされる。いくつかの場合、phi3は、phi2の反転された値、またはphi2のわずかに遅延された反転された値であってよい。
【００３８】
NVFF500の上の説明から、GSHE-MTJ J1およびJ2に記憶されている値を感知するために追加のセンスアンプがマスター段において必要とされないことが理解される。その上、NVFF500では、従来のNVFFの実装形態において見られるような分圧器も必要ではない。
【００３９】
図5Bを参照すると、NVFF500の上で説明された動作のための例示的なタイミング図が与えられる。図5Bに示される時間t1とt7の間の持続時間は、システムクロックの単一の周期またはクロック期間(図示されず)を表す。いくつかの態様では、システムクロックは、制御信号phi1、phi2、およびphi3を導くために使用され得る。
【００４０】
図5A〜図5Bを組み合わせて参照すると、NVFF500の3フェーズの動作が、図5Bに示される信号のタイムラインに関して説明される。まず、読取り動作が説明される。時間t1において、第1の制御信号phi1をハイに駆動することによって読取り動作が開始され、このことは等化トランジスタEQをアクティブ化する。いくつかの態様では、phi1は、オーバードライブ状態に、すなわち正の電源電圧Vddを超える電圧へと駆動され得る。このようにしてオーバードライブ状態へと制御信号を駆動することで、より高い電圧を伝えて、回路の所望の動作を確実にすることができる。したがって、時間t1において始まり、インバータInv1およびInv2は、等化フェーズまたは初期化フェーズに入り、このことは、GSHE-MTJ J1およびJ2に記憶されている値を読み取るための準備として、出力「q」をリセットまたはクリアする。このタイプの等化は、「ストロングアームセンス増幅」とも呼ばれ、このときEQは時間t1の同じ開始点において2つのインバータを等化する。
【００４１】
時間t2において、第2の制御信号phi2がハイに駆動される(やはりいくつかの態様では、オーバードライブ電圧へと信号を駆動する選択肢を伴う)。phi2はphi1上のパルスがローになるとハイに駆動され得るが、示されるタイムラインでは、phi1がまだハイである間に、phi2が時間t2においてハイ電圧に駆動され得る。このことは、第1のパスゲートトランジスタPG1および第2のパスゲートトランジスタPG2が、読取り端子C1およびC2を通じてそれぞれGSHE-MTJ J1およびJ2に記憶されている値を読み取り始めることを可能にすることについて、有利な状況を生み出す。
【００４２】
phi1が時間t3においてローになると、phi2は時間t4においてハイであり続け、この時点で、等化トランジスタEQはもはやアクティブではなく、インバータInv1およびInv2はそれぞれの出力ノードにおいて相補的な出力を伝えるように切り替わる。GSHE-MTJ J1とJ2の間の低抵抗状態により、インバータInv1およびInv2の駆動がより容易にされ、追加のセンスアンプの必要がなくなる。したがって、時間t4において、出力qは有効になる。出力qは、書込み動作が開始するまで、有効なままに保持され、または有効状態に向かって上昇していると言われる。出力「q」は、第1のクロック周期においてNVFF500から読み出される第1のデータ値を表す。
【００４３】
第2のデータ値の書込み動作は、phi2が時間t5においてローになった後で、時間t6においてphi3がハイに(また、場合によってはいくつかの態様ではオーバードライブ電圧へと)駆動されることで開始する。ハイに駆動されるphi3がハイであるphi2と重複しないこと(すなわち、t6がt5以上であること)を確実にするために、注意が払われなければならない。前に言及されたように、いくつかの実施形態は、phi2の反転されたバージョンまたは反転され遅延されたバージョンとしてphi3を生成することによって、これを実装することができる。電圧Vdd_div2が端子A1B2に印加される。書込み基準電圧であるVdd_div2の値は、Vdd/2に近くされ、好ましくは、Vdd/2をわずかに上回るが、Vddを少なくとも0.2V下回る。いくつかの態様では、書込み基準電圧Vdd_div2は、第4のパストランジスタPG4(たとえば、pチャネルMOSまたはPMOS)にも接続され得る。この第4のパストランジスタPG4およびその接続は任意選択であるので、図5Aでは点線として表されている。第2のデータ値をデュアルGSHE-MTJ J1およびJ2を備えるマスター段に記録し、または書き込むために、phi3は、時間t6に始まり時間t7まで、データ入力ポートd上の第2のデータ値に対する有効なデータ信号を保持しながら、ハイに維持される(やはり、この書込みフェーズの間はphi2がローに維持されることを確実にする)。
【００４４】
上の説明に基づいて、第1の制御信号phi1が等化フェーズについて第1のパルスとして(たとえば、時間t1とt3の間に)印加されてよく、第2の制御信号phi2が第2のパルスとして印加されてよい(たとえば、時間t2とt5の間に印加されてよく、phi1が下降するt3の後の時間t4においてphi2が少なくとも有効であることを確実にする)。制御信号phi3は、第1のパルスおよび第2のパルスがphi1およびphi2に印加される時間の間はローに維持され得る。制御信号のこの組合せを使用して、NVFF500は、単一段のNVFFとして構築されることが可能であり、ここで書込み動作は、読取り動作が進行中である間に、単一のクロック周期内に実行され得る。NVFF500の上で述べられた動作は、単一の「d」入力が第2のデータ値を書き込むために利用されるという意味で単極性の書込みを伴うことにも留意されたい。言い換えると、(従来のNVFFの動作では「d」の真の値および相補的な値を必要とする従来の実装形態とは対照的に)スイッチングのために「d」の相補的な値または反転した値が生成されてMTJに印加される必要がない。この単極性の書込みは、組み合わされた端子(たとえば、示されるようなB1A2)の1つに印加される書込み基準電圧Vdd_div2の使用によって達成され、これによって、第2のデータ値が書込み基準電圧よりも大きい場合、論理「1」がデュアルGSHE-MTJ J1およびJ2に記憶されてよく、第2のデータ値が書込み基準電圧より小さい場合、論理「0」がデュアルGSHE-MTJ J1およびJ2に記憶されてよい。
【００４５】
NVFF500の上の構造の変形がここで説明される。前に言及されたように、第4のパスゲートトランジスタPG4はPMOSトランジスタであってよく、これは任意選択であり得る。トランジスタPG4は、読取りの障害を最小限にするために使用され得る。トランジスタPG4はまた、phi3がローであるときにトランジスタPG4が導通することが可能にされ得るように、第3の制御信号phi3によって制御され得る。言い換えると、トランジスタPG4は、たとえば読取り動作の間に、phi3がアクティブハイではないときにオンにされ得る。これにより、書込み基準電圧Vdd_div2が第2の組み合わされた端子にも供給されるようになる。したがって、読取り動作の間に、第1の組み合わされた端子と第2の組み合わされた端子の両方が書込み基準電圧に接続され、このことは、新たなデータ値が意図せずにマスター段へ書き込まれ得ないことを意味し、このことは読取りの障害を最小限にする。
【００４６】
トランジスタPG4は、Vdd_div2/RMTJの値がIcよりもはるかに小さい(すなわち、MTJ J1およびJ2の状態を反転させるために使用されるスイッチング臨界電流またはスイッチング閾値電流Icが、読取りの障害を避けるのに十分大きい)場合、NVFF500において必要とはされないことがある。電圧Vdd_div2は、Vdd/2より高く設定され得るが、トランジスタPG4の導電性の改善のために、Vddよりも低くなければならず、好ましくは、Vddよりも約0.2V低くなければならない。
【００４７】
図6を参照すると、デュアルGSHE-MTJ J1およびJ2、すなわち「600」として示される組合せを形成するためのある実施形態が、説明される接続とともに図示されている。示されるように、2つのGSHE-MTJ J1およびJ2は、2つの組み合わされた端子A2B1とA1B2の間に形成されるGSHE片の両側に、MTJ J1およびJ2を積層することによって形成され得る。図6の積層されたデュアルGSHE-MTJ構造600は、2つのMTJ J1およびJ2の2つのフリー層の間に挟まれるGSHE片のスピン軌道相互作用をもたらし、これは、GSHE片層に形成される、結果として生じるスピン軌道相互作用の共有を可能にする。2つの固定層の磁化の方向は同じである。例示的なGSHE-MTJ J1およびJ2のための他の積層構造も、本開示の範囲内において可能である。
【００４８】
さらに別の実施形態が、図7Aをまず参照することによって説明される。図7Aにおいて、よく知られているストナー-ヴォールファールトアステロイドが図示されている。簡単には、ストナー-ヴォールファールトアステロイドまたは曲線は、ストナー-ヴォールファールトモデルの幾何学的な表現である。図示されるように、曲線が横切るときに磁化の非連続的な変化が発生し得る。より具体的には、アステロイドに対する接線(すなわち、x軸およびy軸)は、極値のエネルギー、すなわち極小値と極大値のいずれかを有する磁化の方向を表す。一軸の異方性を伴う系では、容易軸に最も近い接線が、安定な解すなわち最小のエネルギーにつながる。GSHEの方向に関して、GSHE片の磁化の向きがMTJの容易軸からオフセットされる場合、スイッチング閾値電流(この場合、これは端子Cを通る最小の電流であり、スピントランスファートルク(STT)および巨大スピンホール効果(GSHE)の完全な支援に基づいて、MTJの抵抗状態のスイッチングに影響を与え得る)が、図7Aの「701」のような頂点によって図示されるように、はるかに小さくなることが確認される。一方、容易軸がGSHE磁化方向と揃う場合、スイッチング閾値電流(この場合、これは、スピントランスファートルク(STT)があり、巨大スピンホール効果(GSHE)の支援が部分的であるまたは存在しない状況での、MTJの状態のスイッチングに影響を与えるための端子Cを通過する最小の電流である)は、アステロイド上の外部の点702/703によって図示されるようにより高くなる。図7Bは、図7Aのストナー-ヴォールファールトスイッチングアステロイドに関するよく知られている等式を与える。
【００４９】
以下の態様では、ストナー-ヴォールファールトスイッチングアステロイドを利用することによって、GSHE-MTJのためのスイッチング閾値電流を下げるためのシステムおよび方法が論じられる。
【００５０】
図8Aにおいて、図4A〜図4Cの記憶素子400のようなGSHE-MTJ記憶素子の上面図(または図6の2つのGSHE-MTJ J1/J2 600の1つ)が示されている。容易軸はx軸に沿っており、x軸は、端子AとBとの間のGSHE片のスピン軌道磁化方向と一致しており、またはそれと揃っている。MTJは、長円形または楕円形に形成され、容易軸は楕円の主軸または長軸と一致する。図7A〜図7Bではストナー-ヴォールファールトスイッチングアステロイドを参照して論じられるように、容易軸およびGSHE磁化方向のこの整列は、最小のスイッチング閾値電流をもたらさない。一方、容易軸およびGSHE磁化方向が揃っていないとき、またより具体的には、平行でも垂直でもないとき、最小のスイッチング閾値電流(たとえば、頂点701に対応する)が達成される。したがって、容易軸とGSHE磁化方向の向きが揃っていないことに基づいてスイッチング閾値電流を低くするための態様が、図8Bに示されている。
【００５１】
図8Bでは、楕円の長軸と揃っている容易軸を有する、楕円状に形成されるMTJが、容易軸がGSHE磁化方向に平行でも垂直でもない向きであるような方式で製造される。たとえば、MTJは、GSHE磁化方向に対して45度の角度の向きであり、これは最小のスイッチング電流につながる。一般に、0度と90度(すなわち、任意の鋭角)との間の任意の角度が使用されてよく、45度という角度が最良の結果または最小のスイッチング電流をもたらし得ることに留意されたい。このようにして、容易軸およびGSHE磁化方向は、非常に小さいスイッチング閾値電流をもたらすために揃えられていない。この低いスイッチング閾値電流は、たとえば図5AのGSHE-MTJ J1およびJ2への書込みをさらに容易にする。図6において、積層されたデュアルGSHE-MTJ構造600が、たとえばMTJ J1とJ2の両方が同様の方式で傾けられ揃えられている状態で、製造され得る。J1とJ2の傾きの角度を(共通のGSHE極性に対して依然として平行でも垂直でもないようにしながら)互いに異なるように形成することが可能であり得る。代替的には、MTJ J1とJ2の両方が、それらの容易軸が一致するように製造され得る。
【００５２】
図5Aに戻ると、NVFF500がわずか9個のトランジスタ(NMOSとPMOSの合計で、または言い換えると全体で9個のMOSFET)および2個のGSHE-MTJによって形成されることが確認される。2個のGSHE-MTJ J1およびJ2は、上で述べられたように、GSHEの極性に対して鋭角に傾けられまたは方向付けられた容易軸とともに形成されてよく、ここで、この傾きは、アスペクト比が2未満であるMTJのスイッチング臨界電流を低減することができる(MTJのアスペクト比が2より大きい場合、スイッチング電流の改善も認められる)。2個のGSHE-MTJ J1およびJ2は追加で、または代替的に、上で述べられたように、スピン軌道相互作用層または共通GSHE層の共有のために積層され得る。積層は面積を減らし、2個のGSHE-MTJをスイッチングするために1つのGSHE-MTJに対するスイッチング電力を使用するので、非常に効率的である。
【００５３】
複数の態様は、本明細書において開示されるプロセス、関数、および/またはアルゴリズムを実行するための様々な方法を含むことが理解されるだろう。たとえば、図9に示されるように、3フェーズ不揮発性フリップフロップ(NVFF)(たとえば、NVFF500)を動作させる方法が示される。この方法は、クロックの第1のクロック周期の間(たとえば、図5Bの時間t1からt7の間)にスレーブ段から第1のデータ値(たとえば、図5Aの「q」)を読み取るステップであって、スレーブ段が第2のインバータ(たとえば、図5AのInv2)とクロスカップルされた第1のインバータ(たとえば、図5AのInv1)を備える、ステップ(ブロック902)と、第1のクロック周期の間に第2のデータ値(たとえば、図5Aの「d」)をマスター段へと書き込むステップであって、マスター段が、デュアル巨大スピンホール効果(GSHE)-磁気トンネル接合(MTJ)構造の第1の組み合わされた端子と第2の組み合わされた端子との間で第1のGSHE-MTJ(たとえば、図5AのJ1)および第2のGSHE-MTJ(たとえば、図5BのJ2)を結合することによって形成されるデュアルGSHE-MTJ構造を備える、ステップとを備える。
【００５４】
したがって、GSHE-MTJを使用する例示的なNVFFに関する例示的な実施形態の説明、およびスイッチング電流の改善のためのGSHE-MTJの積層とMTJの向きの傾きとを対象とする様々な実施形態が提示されてきた。
【００５５】
情報および信号が、多種多様な異なる技術および技法のいずれかを用いて表される場合があることを当業者は理解するだろう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表され得る。
【００５６】
さらに、本明細書において開示された実施形態に関連して説明された種々の例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを当業者は理解するだろう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的なコンポーネント、ブロック、モジュール、回路、およびステップが、全般にそれらの機能性に関してこれまで説明されてきた。そのような機能が、ハードウェアとして実装されるかソフトウェアとして実装されるかは、具体的な適用例および全体的なシステムに課された設計制約に依存する。当業者は、説明された機能を各々の具体的な適用例に対して様々な方式で実装し得るが、そのような実装の判断は、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
【００５７】
本明細書で開示された実施形態に関して説明された方法、シーケンス、および/またはアルゴリズムは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、またはその2つの組合せにおいて直接具現化され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野において知られている任意の他の形の記憶媒体中に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替として、記憶媒体はプロセッサに一体化されてもよい。
【００５８】
したがって、例示的な一実施形態は、例示的な小型の低電力3フェーズGSHE-MTJ NVFFを形成するための方法を具現化するコンピュータ可読媒体を含み得る。したがって、本発明は図示される例に限定されず、本明細書で説明される機能を実行するためのあらゆる手段が、本発明の実施形態に含まれる。
【００５９】
上記の開示は本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正が行われ得ることに留意されたい。本明細書で説明される本発明の実施形態による方法クレームの機能、ステップ、および/または動作は、任意の特定の順序で実行される必要はない。さらに、本発明の要素は、単数形で説明または請求される場合があるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。
【符号の説明】
【００６０】
100  フリップフロップ
200  フリップフロップ
300  導体
301  方向
302  表面
303  方向
304  表面
305  方向
306  表面
307  方向
308  表面
309  電子
400  メモリセル
402  容易軸
404  困難軸
500  NVFF
600  GSHE-MTJ構造
【図１Ａ】
2017510016.tif 000005
【図１Ｂ】
2017510016.tif 000006
【図２Ａ】
2017510016.tif 000007
【図２Ｂ】
2017510016.tif 000008
【図３Ａ】
2017510016.tif 000009
【図３Ｂ】
2017510016.tif 000010
【図４Ａ】
2017510016.tif 000011
【図４Ｂ】
2017510016.tif 000012
【図４Ｃ】
2017510016.tif 000013
【図５Ａ】
2017510016.tif 000014
【図５Ｂ】
2017510016.tif 000015
【図６】
2017510016.tif 000016
【図７Ａ】
2017510016.tif 000017
【図７Ｂ】
2017510016.tif 000018
【図８Ａ】
2017510016.tif 000019
【図８Ｂ】
2017510016.tif 000020
【図９】
2017510016.tif 000021
【手続補正書】
【提出日】平成28年7月29日(2016.7.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
3フェーズ不揮発性フリップフロップ(NVFF)であって、
デュアル巨大スピンホール効果(GSHE)-磁気トンネル接合(MTJ)構造を備えるマスター段であって、前記デュアルGSHE-MTJ構造が第1の組み合わされた端子と第2の組み合わされた端子との間に結合された第1のGSHE-MTJおよび第2のGSHE-MTJを備える、マスター段と、
前記マスター段に結合されたスレーブ段であって、第2のインバータにクロスカップルされた第1のインバータを備え、第1の制御信号に基づいてクロックの第1のクロック周期の初期化フェーズの間に初期化されるように構成される、スレーブ段とを備え、
第2の制御信号に基づいて、前記マスター段に記憶されている第1のデータ値が、前記スレーブ段に転送されるように構成され、前記第1のクロック周期の読取りフェーズの間に前記3フェーズNVFFの出力として与えられるように構成され、前記3フェーズNVFFへの入力として与えられる第2のデータ値が、第3の制御信号に基づいて前記第1のクロック周期の書込みフェーズの間に前記マスター段に書き込まれるように構成される、3フェーズNVFF。
【請求項２】
前記第1のインバータの入力ノードが、等化トランジスタを通じて前記第2のインバータの入力ノードに結合される、請求項1に記載の3フェーズNVFF。
【請求項３】
前記第1の制御信号が、前記初期化フェーズの間に前記等化トランジスタをアクティブ化するように構成される、請求項2に記載の3フェーズNVFF。
【請求項４】
前記第1のGSHE-MTJの第1の読取り端子が第1のパスゲートトランジスタを通じて前記第1のインバータの入力ノードに結合され、前記第2のGSHE-MTJの第2の読取り端子が第2のパスゲートトランジスタを通じて前記第1のインバータの出力ノードに結合される、請求項1に記載の3フェーズNVFF。
【請求項５】
前記第2の制御信号が、前記読取りフェーズの間に、前記第1のパスゲートトランジスタおよび前記第2のパスゲートトランジスタをアクティブ化し、前記マスター段から前記スレーブ段に前記第1のデータ値を転送するように構成される、請求項4に記載の3フェーズNVFF。
【請求項６】
前記第1のデータ値が、前記読取りフェーズの間に前記第2のインバータの出力ノードにおいて有効である、請求項5に記載の3フェーズNVFF。
【請求項７】
前記第1の組み合わされた端子が第3のパスゲートトランジスタを通じてデータ入力ポートに結合され、前記第2の組み合わされた端子が書込み基準電圧に結合される、請求項1に記載の3フェーズNVFF。
【請求項８】
前記第3の制御信号が、前記書込みフェーズの間に、前記第3のパスゲートトランジスタをアクティブ化し、前記データ入力ポート上で利用可能な前記第2のデータ値を前記マスター段へと書き込むように構成される、請求項7に記載の3フェーズNVFF。
【請求項９】
前記第1の組み合わされた端子が、第4のパスゲートトランジスタを通じて前記書込み基準電圧に結合される、請求項7に記載の3フェーズNVFF。
【請求項１０】
読取り動作の間に、前記マスター段上での読取りの障害を最小限にするために前記書込み基準電圧が前記第1の組み合わされた端子および前記第2の組み合わされた端子に印加されるように、前記第3の制御信号がローであるときに前記第4のパスゲートトランジスタがアクティブ化される、請求項9に記載の3フェーズNVFF。
【請求項１１】
前記第1の制御信号および前記第2の制御信号が、それぞれ第1のパルスおよび第2のパルスとして印加される、請求項1に記載の3フェーズNVFF。
【請求項１２】
前記第2のパルスが前記第1のパルスから遅らされる、請求項11に記載の3フェーズNVFF。
【請求項１３】
前記第3の制御信号が前記第2の制御信号の反転された値である、請求項1に記載の3フェーズNVFF。
【請求項１４】
前記第1の制御信号、前記第2の制御信号、および前記第3の制御信号が、前記クロックから導かれる、請求項1に記載の3フェーズNVFF。
【請求項１５】
前記第1の制御信号、前記第2の制御信号、および前記第3の制御信号の少なくとも1つが、正の電源電圧よりも大きなオーバードライブ電圧へと駆動される、請求項1に記載の3フェーズNVFF。
【請求項１６】
前記第1の組み合わされた端子が、前記第1のGSHE-MTJの第1の端子および前記第2のGSHE-MTJの第2の端子を備え、前記第2の組み合わされた端子が、前記第1のGSHE-MTJの第2の端子および前記第2のGSHE-MTJの第1の端子を備える、請求項1に記載の3フェーズNVFF。
【請求項１７】
前記第1のGSHE-MTJおよび前記第2のGSHE-MTJの容易軸が、GSHEの極性に対して鋭角に傾くように方向付けられている、請求項1に記載の3フェーズNVFF。
【請求項１８】
前記鋭角が45度である、請求項17に記載の3フェーズNVFF。
【請求項１９】
前記第1のGSHE-MTJおよび前記第2のGSHE-MTJが、前記第1の組み合わされた端子と前記第2の組み合わされた端子との間に形成されるGSHE片の第1の側および第2の側に積層されるように製造される、請求項1に記載の3フェーズNVFF。
【請求項２０】
3フェーズ不揮発性フリップフロップ(NVFF)を動作させる方法であって、
クロックの第1のクロック周期の初期化フェーズの間に第1の制御信号に基づいてスレーブ段を初期化するステップであって、前記スレーブ段が第2のインバータとクロスカップルされた第1のインバータを備える、ステップと、
第2の制御信号に基づいて、マスター段に記憶されている第1のデータ値を前記スレーブ段に転送し、前記第1のクロック周期の読取りフェーズの間に前記3フェーズNVFFの出力として前記第1のデータ値を与えるステップであって、前記マスター段が、デュアル巨大スピンホール効果(GSHE)-磁気トンネル接合(MTJ)構造の第1の組み合わされた端子と第2の組み合わされた端子との間で第1のGSHE-MTJと第2のGSHE-MTJを結合することによって形成される、前記デュアルGSHE-MTJ構造を備える、ステップと、
第3の制御信号に基づいて、前記第1のクロック周期の書込みフェーズの間に、前記3フェーズNVFFへの入力として与えられる第2のデータ値を前記マスター段へと書き込むステップとを備え、前記書込みフェーズが前記読取りフェーズの後に続き、前記読取りフェーズと重複していない、方法。
【請求項２１】
前記初期化フェーズの間に前記第1のインバータの入力ノードを前記第2のインバータの入力ノードに結合するステップを備える、請求項20に記載の方法。
【請求項２２】
前記読取りフェーズの間に、前記第1のGSHE-MTJおよび前記第2のGSHE-MTJの第1の読取り端子および第2の読取り端子からそれぞれ、前記第1のデータを前記第2のインバータの出力ノードに転送するステップを備える、請求項20に記載の方法。
【請求項２３】
前記書込みフェーズの間に、データ入力ポートから前記マスター段へ前記第2のデータ値を書き込むステップを備える、請求項20に記載の方法。
【請求項２４】
前記書込みフェーズの間に、書込み基準電圧を前記第2の組み合わされた端子に結合するステップをさらに備える、請求項23に記載の方法。
【請求項２５】
前記読取りフェーズの間に前記書込み基準電圧を前記第1の組み合わされた端子に結合して、前記マスター段での読取りの障害を最小限にするステップをさらに備える、請求項24に記載の方法。
【請求項２６】
GSHEの極性に対して鋭角に、前記第1のGSHE-MTJおよび前記第2のGSHE-MTJの容易軸を方向付ける、または傾けるステップを備える、請求項20に記載の方法。
【請求項２７】
前記第1の組み合わされた端子と前記第2の組み合わされた端子との間で形成されるGSHE片の第1の側および第2の側に前記第1のGSHE-MTJおよび前記第2のGSHE-MTJを積層することによって、前記デュアルGSHE-MTJを形成するステップを備える、請求項20に記載の方法。
【請求項２８】
デュアル巨大スピンホール効果(GSHE)-磁気トンネル接合(MTJ)構造を備えるマスター段を有し、請求項20から27のいずれか一項に記載の方法を実行するための手段を備える、3フェーズ不揮発性フリップフロップ(NVFF)。
【手続補正書】
【提出日】平成28年10月14日(2016.10.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
3フェーズ不揮発性フリップフロップ(NVFF)であって、
デュアル巨大スピンホール効果(GSHE)-磁気トンネル接合(MTJ)構造を備えるマスター段であって、前記デュアルGSHE-MTJ構造が第1の組み合わされた端子と第2の組み合わされた端子との間に結合された第1のGSHE-MTJおよび第2のGSHE-MTJを備える、マスター段と、
前記第1のGSHE-MTJの第1の読取り端子に直接接続される、第1のパスゲートトランジスタと、前記第2のGSHE-MTJの第2の読取り端子に直接接続される、第2のパスゲートトランジスタと、
前記第1のパスゲートトランジスタおよび前記第2のパスゲートトランジスタを通じて前記マスター段に結合されたスレーブ段であって、第2のインバータにクロスカップルされた第1のインバータを備え、第1の制御信号に基づいてクロックの第1のクロック周期の初期化フェーズの間に初期化されるように構成される、スレーブ段とを備え、
前記マスター段に記憶されている第1のデータ値が、前記マスター段から読み出されるとともに、前記第1のパスゲートトランジスタのゲートおよび前記第2のパスゲートトランジスタのゲートに印加される第2の制御信号に基づいて、前記スレーブ段に転送されるように構成され、前記第1のクロック周期の読取りフェーズの間に前記3フェーズNVFFの出力として与えられるように構成され、
前記3フェーズNVFFへの入力として与えられる第2のデータ値が、前記第1のクロック周期の書込みフェーズの間に、第3の制御信号に基づいて、前記マスター段に書き込まれるように構成される、3フェーズNVFF。
【請求項２】
前記第1のインバータの入力ノードが、等化トランジスタを通じて前記第2のインバータの入力ノードに結合される、請求項1に記載の3フェーズNVFF。
【請求項３】
前記第1の制御信号が、前記初期化フェーズの間に前記等化トランジスタをアクティブ化するように構成される、請求項2に記載の3フェーズNVFF。
【請求項４】
前記第1のGSHE-MTJの前記第1の読取り端子が前記第1のパスゲートトランジスタを通じて前記第1のインバータの入力ノードに結合され、前記第2のGSHE-MTJの前記第2の読取り端子が前記第2のパスゲートトランジスタを通じて前記第1のインバータの出力ノードに結合される、請求項1に記載の3フェーズNVFF。
【請求項５】
前記第1のデータ値が、前記読取りフェーズの間に前記第2のインバータの出力ノードにおいて有効である、請求項4に記載の3フェーズNVFF。
【請求項６】
前記第1の組み合わされた端子が第3のパスゲートトランジスタを通じてデータ入力ポートに結合され、前記第2の組み合わされた端子が書込み基準電圧に結合される、請求項1に記載の3フェーズNVFF。
【請求項７】
前記第3の制御信号が、前記書込みフェーズの間に、前記第3のパスゲートトランジスタをアクティブ化し、前記データ入力ポート上で利用可能な前記第2のデータ値を前記マスター段へと書き込むように構成される、請求項6に記載の3フェーズNVFF。
【請求項８】
前記第2の組み合わされた端子が、第4のパスゲートトランジスタを通じて前記書込み基準電圧に結合される、請求項6に記載の3フェーズNVFF。
【請求項９】
読取り動作の間に、前記マスター段上での読取りの障害を最小限にするために前記書込み基準電圧が前記第1の組み合わされた端子および前記第2の組み合わされた端子に印加されるように、前記第3の制御信号がローであるときに前記第4のパスゲートトランジスタがアクティブ化される、請求項8に記載の3フェーズNVFF。
【請求項１０】
前記第1の制御信号および前記第2の制御信号が、それぞれ第1のパルスおよび第2のパルスとして印加される、請求項1に記載の3フェーズNVFF。
【請求項１１】
前記第2のパルスが前記第1のパルスから遅らされる、請求項10に記載の3フェーズNVFF。
【請求項１２】
前記第3の制御信号が前記第2の制御信号の反転された値である、請求項1に記載の3フェーズNVFF。
【請求項１３】
前記第1の制御信号、前記第2の制御信号、および前記第3の制御信号が、前記クロックから導かれる、請求項1に記載の3フェーズNVFF。
【請求項１４】
前記第1の制御信号、前記第2の制御信号、および前記第3の制御信号の少なくとも1つが、正の電源電圧よりも大きなオーバードライブ電圧へと駆動される、請求項1に記載の3フェーズNVFF。
【請求項１５】
前記第1の組み合わされた端子が、前記第1のGSHE-MTJの第1の端子および前記第2のGSHE-MTJの第2の端子を備え、前記第2の組み合わされた端子が、前記第1のGSHE-MTJの第2の端子および前記第2のGSHE-MTJの第1の端子を備える、請求項1に記載の3フェーズNVFF。
【請求項１６】
前記第1のGSHE-MTJおよび前記第2のGSHE-MTJの容易軸が、GSHEの極性に対して鋭角に傾くように方向付けられている、請求項1に記載の3フェーズNVFF。
【請求項１７】
前記鋭角が45度である、請求項16に記載の3フェーズNVFF。
【請求項１８】
前記第1のGSHE-MTJおよび前記第2のGSHE-MTJが、前記第1の組み合わされた端子と前記第2の組み合わされた端子との間に形成されるGSHE片の第1の側および第2の側に積層されるように製造される、請求項1に記載の3フェーズNVFF。
【請求項１９】
3フェーズ不揮発性フリップフロップ(NVFF)を動作させる方法であって、
クロックの第1のクロック周期の初期化フェーズの間に第1の制御信号に基づいてスレーブ段を初期化するステップであって、前記スレーブ段が第2のインバータとクロスカップルされた第1のインバータを備え、前記スレーブ段が、第1のパスゲートトランジスタおよび第2のパスゲートトランジスタを通じてマスター段に結合され、前記マスター段が、デュアル巨大スピンホール効果(GSHE)-磁気トンネル接合(MTJ)構造の第1の組み合わされた端子と第2の組み合わされた端子との間で第1のGSHE-MTJと第2のGSHE-MTJを結合することによって形成される、デュアルGSHE-MTJ構造を備え、前記第1のパスゲートトランジスタが、前記第1のGSHE-MTJの第1の読取り端子に直接接続され、第2のパスゲートトランジスタが、前記第2のGSHE-MTJの第2の読取り端子に直接接続される、ステップと、
前記第1のパスゲートトランジスタのゲートおよび前記第2のパスゲートトランジスタのゲートに印加される第2の制御信号に基づいて、前記マスター段に記憶されている第1のデータ値を前記スレーブ段に転送し、前記第1のクロック周期の読取りフェーズの間に前記3フェーズNVFFの出力として前記第1のデータ値を与えるステップと、
前記第1のクロック周期の書込みフェーズの間に、第3の制御信号に基づいて、前記3フェーズNVFFへの入力として与えられる第2のデータ値を前記マスター段へと書き込むステップとを備える、方法。
【請求項２０】
前記初期化フェーズの間に前記第1のインバータの入力ノードを前記第2のインバータの入力ノードに結合するステップを備える、請求項19に記載の方法。
【請求項２１】
前記読取りフェーズの間に、前記第1のGSHE-MTJおよび前記第2のGSHE-MTJの前記第1の読取り端子および第2の読取り端子からそれぞれ、前記第1のデータ値を前記第2のインバータの出力ノードに転送するステップを備える、請求項19に記載の方法。
【請求項２２】
前記書込みフェーズの間に、書込み基準電圧を前記第2の組み合わされた端子に結合するステップをさらに備える、請求項19に記載の方法。
【請求項２３】
前記読取りフェーズの間に前記書込み基準電圧を前記第1の組み合わされた端子に結合して、前記マスター段での読取りの障害を最小限にするステップをさらに備える、請求項22に記載の方法。
【請求項２４】
GSHEの極性に対して鋭角に、前記第1のGSHE-MTJおよび前記第2のGSHE-MTJの容易軸を方向付ける、または傾けるステップを備える、請求項19に記載の方法。
【請求項２５】
前記第1の組み合わされた端子と前記第2の組み合わされた端子との間で形成されるGSHE片の第1の側および第2の側に前記第1のGSHE-MTJおよび前記第2のGSHE-MTJを積層することによって、前記デュアルGSHE-MTJ構造を形成するステップを備える、請求項19に記載の方法。
【請求項２６】
マスター段およびスレーブ段を有する3フェーズ不揮発性フリップフロップ(NVFF)であって、前記マスター段が、デュアル巨大スピンホール効果(GSHE)-磁気トンネル接合(MTJ)構造の第1の組み合わされた端子と第2の組み合わされた端子との間で第1のGSHE-MTJと第2のGSHE-MTJを結合することによって形成される、デュアルGSHE-MTJ構造を備え、前記スレーブ段が、第2のインバータにクロスカップルされた第1のインバータを備える、3フェーズNVFFと、
クロックの第1のクロック周期の初期化フェーズの間に第1の制御信号に基づいてスレーブ段を初期化する手段と、
第2の制御信号に基づいて、前記マスター段に記憶されている第1のデータ値を前記スレーブ段に転送する手段であって、前記転送する手段が、前記第1のGSHE-MTJの第1の読取り端子および前記第2のGSHE-MTJの第2の読取り端子に直接接続される、手段と、前記第1のクロック周期の読取りフェーズの間に前記3フェーズNVFFの出力として前記第1のデータ値を与える手段と、
前記第1のクロック周期の書込みフェーズの間に、第3の制御信号に基づいて、前記3フェーズNVFFへの入力として与えられる第2のデータ値を前記マスター段へと書き込む手段とを備える、システム。
【国際調査報告】
2017510016.tif 000022
2017510016.tif 000023
2017510016.tif 000024