(57)【要約】  方法は、犠牲基板上の極性化合物半導体層上にバリア層を形成する段階と、犠牲基板をキャリア基板に結合して複合構造体を形成する段階であって、バリア層は、極性化合物半導体層とキャリア基板との間に配置される、段階と、複合構造体から犠牲基板を分離して、極性化合物半導体層を露出させる段階と、少なくとも１つの回路素子を形成する段階とを含む。装置は、基板上のバリア層と、バリア層上のトランジスタ素子と、バリア層とトランジスタ素子との間に配置される極性化合物半導体層とを含み、極性化合物半導体層は、その中に２次元電子ガスを含む。
2017522714.tif 000002
【特許請求の範囲】
【請求項１】
犠牲基板上の極性化合物半導体層上にバリア層を形成する段階と、
前記犠牲基板をキャリア基板に結合して複合構造体を形成する段階であって、前記バリア層が前記極性化合物半導体層と前記キャリア基板との間に配置される、段階と、
前記複合構造体から前記犠牲基板を分離して前記極性化合物半導体層を露出させる段階と、
少なくとも１つの回路素子を形成する段階と
を備える方法。
【請求項２】
前記極性化合物半導体層は、前記バリア層との接合点における第１極性と、前記複合構造体から前記犠牲基板を分離することにより露出される面における異なる第２極性とを有する、請求項１に記載の方法。
【請求項３】
前記第１極性は、＋ｃであり、前記第２極性は、‐ｃである、請求項２に記載の方法。
【請求項４】
バリア層を形成する段階は、前記極性化合物半導体層に２次元電子ガスを誘起する材料を堆積する段階を含む、請求項１から３のいずれか一項に記載の方法。
【請求項５】
結合する前に、前記方法は、前記極性化合物半導体層に穿孔領域を形成する段階を備え、前記犠牲基板を分離する段階は、前記穿孔領域で分離する段階を含む、請求項１から４のいずれか一項に記載の方法。
【請求項６】
前記犠牲基板を分離した後に、前記方法は、前記極性化合物半導体層を薄くする段階を更に備える、請求項５に記載の方法。
【請求項７】
少なくとも１つの回路素子を形成する段階は、ゲート誘電体層上にゲート電極を有するトランジスタを形成する段階を含む、請求項６に記載の方法。
【請求項８】
請求項１から７のいずれか一項に記載の方法により製造される集積回路デバイス。
【請求項９】
基板上のバリア層と、
前記バリア層上のトランジスタ素子と、
前記バリア層と前記トランジスタ素子との間に配置される極性化合物半導体層と
を備え、
前記極性化合物半導体層は、その中に２次元電子ガスを含む、装置。
【請求項１０】
前記極性化合物半導体層は、前記バリア層との接合点を画定する面における第１極性と、反対の面における異なる第２極性とを有する、請求項９に記載の装置。
【請求項１１】
前記第１極性は、＋ｃであり、前記第２極性は、‐ｃである、請求項１０に記載の装置。
【請求項１２】
前記トランジスタ素子は、
ゲート電極と、
前記ゲート電極のそれぞれの側におけるソース領域及びドレイン領域と
を有し、
前記装置は、
前記極性化合物半導体層と前記ゲート電極との間のゲート誘電体層を更に備える、請求項９から１１のいずれか一項に記載の装置。
【請求項１３】
前記極性化合物半導体層は、ウルツ鉱結晶構造を含む材料を有する、請求項９から１２のいずれか一項に記載の装置。
【請求項１４】
前記極性化合物半導体層は、窒化ガリウムを含む、請求項９から１２のいずれか一項に記載の装置。
【請求項１５】
前記バリア層は、窒化アルミニウムガリウムを含む、請求項１４に記載の装置。
【請求項１６】
プリント回路基板に結合されるマイクロプロセッサを有するコンピューティングデバイスを備え、
前記マイクロプロセッサは、２次元電子ガスをその中に含む極性半導体層上の複数のトランジスタ素子を有し、
前記極性半導体層は、バリア層を有する複合基板の層を含み、
前記極性半導体層は、前記複数のトランジスタ素子と前記バリア層との間に配置される、システム。
【請求項１７】
前記極性半導体層は、前記バリア層との接合点を画定する面における第１極性と、反対の面における異なる第２極性とを有する、請求項１６に記載のシステム。
【請求項１８】
前記第１極性は、＋ｃであり、前記第２極性は、‐ｃである、請求項１７に記載のシステム。
【請求項１９】
前記複数のトランジスタ素子のそれぞれは、誘電体層上に配置されるゲート電極を有する、請求項１６から１８のいずれか一項に記載のシステム。
【請求項２０】
前記極性半導体層は、ウルツ鉱結晶構造を含む材料を有する、請求項１６から１９のいずれか一項に記載のシステム。
【請求項２１】
前記極性半導体層は、窒化ガリウムを含む、請求項１６から１９のいずれか一項に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
化合物半導体素子。
【背景技術】
【０００２】
化合物半導体素子は、シリコンベース素子に対する有望な代替物又は補完物と見なされている。化合物半導体は、概して、二元又は三元のＩＩＩ−Ｖ族の半導体材料として説明され得る。ＩＩＩ−Ｖ族の参照は、それぞれ、周期表のＸＩＩＩ及びＸＶ群の元素を示す。ＩＩＩ群及びＶ群の表記は、かつての国際純正・応用化学連合（ＩＵＰＡＣ）番号を参照する。
【０００３】
窒化ガリウムのような、二元化合物半導体は、ウルツ鉱結晶構造及び結晶極性を有する。窒化ガリウム高電子移動度トランジスタ（ＨＥＭＴ）は、無線インフラストラクチャアプリケーションに用いられる。窒化ガリウムベースの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）及び金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）もまた、高出力エレクトロニクスにおける利点を提供する。
【０００４】
ヘトロジニアスインテグレーション手法は、概して、仮想基板を製造するべく異なる半導体材料を統合することに関する。基板に対する半導体層の層転写は、格子不整合材料間で比較的厚さのあるバッファ層が回避され得るので、仮想基板を製造するのに有望な方法である。窒化ガリウムの層転写の実現可能性に関して、窒化ガリウム製造手法は、特定の結晶極性、すなわち、正又は＋ｃの表面極性を好む傾向がある。そのような手法に従って製造された窒化ガリウム層のような極性化合物半導体層を転写することに対する取り組みは、デバイス形成に利用可能な＋ｃ極性表面を有する半導体層の転写を結果的にもたらす傾向にある。
【図面の簡単な説明】
【０００５】
【図１】テンプレート又は犠牲基板上の極性半導体材料の層についての側方断面図を示す。
【図２】極性半導体層上にバリア層を導入した後の図１の構造を示す。
【図３】当該構造を反転した後の図２の構造及び複合構造体を形成するためのキャリア基板に対するその接続を示す。
【図４】極性半導体層内の穿孔層にて複合構造体を分離又は分裂させた後の図３の複合構造体を示す。
【図５】構造上の極性化合物半導体層の厚さを削減した後の図４の構造を示す。
【図６】構造上にデバイスを導入した後の図５の構造を示す。
【図７】１又は複数の実施形態を実装するインターポーザである。
【図８】実施形態に従って構築されるコンピューティングデバイスである。
【発明を実施するための形態】
【０００６】
集積回路デバイスを製造する方法、特に、層転写による高電子移動度トランジスタ（ＨＥＭＴ）を含む集積回路デバイスが説明される。一態様において、方法は、極性化合物半導体層材料のような極性半導体材料の層に対する所望の表面極性の選択を可能とする。一態様において、装置は、また、トランジスタ素子を極性化合物半導体層上に含み、それが、プリント回路基板に結合されるマイクロプロセッサを有するコンピューティングデバイスを備えるシステムであり、マイクロプロセッサが複数のＨＥＭＴのような複数のトランジスタ素子を含むものとして、説明される。
【０００７】
以下の記載において、例示的な実装の様々な態様は、これらの作業の本質を他の当業者に伝えるべく、当業者により一般に用いられる用語を用いて説明される。しかしながら、複数の実施形態が、説明される態様のいくつかだけを用いて実施され得ることが当業者に明らかである。説明の目的で、具体的な数、材料及び構成は、例示的な実装の十分な理解を提供するために説明される。しかしながら、複数の実施形態は、具体的な詳細に関わらず実施され得ることが当業者に明らかである。他の例において、周知の機能は、例示的な実装を不明瞭にしないために省略又は簡略化される。
【０００８】
様々な動作は、本明細書で説明される実施形態を理解するのに最も役に立つ方法で複数の別個の動作として順番に説明されるが、記載の順序は、これらの動作が必ず順序に従うことを示唆すると解釈すべきでない。特に、これらの動作は、説明の順序通りに実行される必要はない。
【０００９】
各ＨＥＭＴは、少なくとも２つの層、ゲート誘電体層及びゲート電極層で形成されるゲートスタックを含む。ゲート誘電体層は、１つの層又は複数の層のスタックを含んでよい。１又は複数の層は、酸化ケイ素、二酸化ケイ素（ＳｉＯ２）及び／又は高誘電率（ｈｉｇｈ−ｋ）の誘電体材料を含んでよい。高誘電率の誘電体材料は、ハフニウム、シリコン、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオビウム及び亜鉛のような複数の元素を含んでよい。ゲート誘電体層に用いられ得る高誘電率材料の例としては、酸化ハフニウム、ハフニウムケイ素酸化物、酸化ランタン、ランタンアルミニウム酸化物、酸化ジルコニウム、ジルコニウムケイ素酸化物、酸化タンタル、酸化チタン、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム酸化物及び亜鉛ニオブ酸鉛を含むが、これらに限定されない。いくつかの実施形態において、アニール処理は、高誘電率材料が用いられるときに、その品質を向上させるためにゲート誘電体層上で実行され得る。
【００１０】
ゲート電極層は、ゲート誘電体層上に形成され、窒化チタン、ニッケル、プラチナ又はタングステンのような少なくとも１つの仕事関数の金属で構成されてよい。いくつかの実装例において、ゲート電極層は、２つ又はそれより多くの金属層からなるスタックで構成されてよく、１又は複数の金属層は、仕事関数の金属層であり、少なくとも１つの金属層は、充填金属層である。
【００１１】
いくつかの実装例において、ゲート電極は、基板の表面に対して実質的に平行な底部と、基板の上面に対して実質的に垂直な２つの側壁部とを含む「Ｕ」字構造で構成されてよい。別の実装例において、ゲート電極を形成する複数の金属層のうちの少なくとも１つは、基板の上面に対して実質的に平行であり、基板の上面に対して実質的に垂直な複数の側壁部を含まない単に平坦な層であってよい。更なる複数の実装例において、ゲート電極は、Ｕ字形構造及び平坦な、非Ｕ字形構造の組み合わせで構成されてよい。例えば、ゲート電極は、１又は複数の平坦な、非Ｕ字形の層上に形成される１又は複数のＵ字形の金属層で構成されてよい。
【００１２】
いくつかの実装例において、１対の側壁スペーサは、ゲートスタックをひとくくりにする（ｂｒａｃｋｅｔ）ゲートスタックの反対の面に形成されてよい。当該側壁スペーサは、窒化ケイ素、酸化ケイ素、炭化ケイ素、炭素でドープされた窒化ケイ素及びシリコンオキシナイトライドのような材料から形成されてよい。側壁スペーサを形成するための処理は、当該技術分野において周知であり、概して、堆積及びエッチング処理工程を含む。代替的な実装例において、複数のスペーサ対が用いられてよく、例えば、複数の側壁スペーサのうちの２つの対、３つの対又は４つの対がゲートスタックの反対の面に形成されてよい。
【００１３】
当該技術分野で知られるように、ソース・ドレイン領域は、各ＨＥＭＴのゲートスタックに隣接する基板内に形成される。ソース・ドレイン領域は、概して、注入／拡散処理、又は、エッチング／堆積処理のいずれかを用いて形成される。前者の処理では、シリコンのようなドーパントを基板にイオン注入して、ソース・ドレイン領域を形成し得る。ドーパントを活性化し、それを基板に更に拡散させるアニール処理は、通常、イオン注入処理に続けて行われる。後者の処理において、まず、基板をエッチングして、ソース・ドレイン領域の複数の位置に凹部を形成し得る。次に、エピタキシャル成長処理は、ソース・ドレイン領域を製造するのに用いられる材料で凹部を充填するために実行され得る。いくつかの実装例において、ソース・ドレイン領域は、シリコン又はゲルマニウムのようなドーパントを用いてその場でドープされ得る。更なる実施形態において、ソース・ドレイン領域は、窒化インジウムガリウム又は窒化ガリウム若しくは窒化インジウム、又は、ＩＩＩ−Ｖ族材料若しくは合金のような１又は複数の代替的な半導体材料を用いて形成されてよい。更なる実施形態において、１又は複数の層の金属及び／又は金属合金は、ソース・ドレイン領域を形成するのに用いられてよい。
【００１４】
１又は複数の層間誘電体（ＩＬＤ）は、複数のＭＯＳトランジスタ上に堆積される。当該ＩＬＤ層は、低誘電率（ｌｏｗ−ｋ）の誘電体材料のような、集積回路構成におけるこれらの適用可能性について知られる誘電体材料を用いて形成されてよい。使用され得る誘電体材料の例は、二酸化ケイ素（ＳｉＯ２）、炭素ドープ酸化物（ＣＤＯ）、窒化ケイ素、ペルフルオロシクロブタン又はポリテトラフルオロエチレンのような有機ポリマー、フルオロシリケートガラス（ＦＳＧ）及びシルセスキオキサン、シロキサン又は有機シリケートガラスのような有機シリケートを含むが、これらに限定されない。１又は複数のＩＬＤ層は、これらの誘電率を更に低減するべく、細孔の間隙又は空隙を含んでよい。
【００１５】
図１は、テンプレート又は犠牲基板上の極性半導体材料の層に関する側方断面図を示す。代表的には、犠牲基板１１０は、単結晶シリコン基板、多結晶半導体基板、炭化ケイ素基板又はサファイア基板である。犠牲基板１１０の一面上には、極性化合物半導体層材料の層がある。一実施形態において、適切な極性化合物半導体層材料は、窒化ガリウム、窒化アルミニウム又は酸化亜鉛のような、ウルツ鉱結晶構造を有する材料である。一実施形態において、極性化合物半導体層１２０は、３０ミクロンの厚さに堆積される窒化ガリウムである。一実施形態において、窒化ガリウムの化合物半導体層１２０は、エピタキシャル成長処理により形成される。例示的な実施形態において、層１２０は、犠牲基板１１０との境界において‐ｃ極性を有し、反対の面において＋ｃ極性を有する。
【００１６】
図２は、極性半導体層上にバリア層を導入した後の図１の構造を示す。図２は、２０ナノメートル（ｎｍ）オーダーの厚さを有する材料のバリア層１３０を示す。一実施形態において、バリア層１３０は、エピタキシャル処理により典型的に形成される窒化アルミニウムガリウム（ＡｌＧａＮ）のような化合物半導体材料である。一実施形態において、バリア層１３０の材料は、層１２０において２次元電子ガス（２ＤＥＧ）を誘起するその能力が選択される。図２は、層１２０内に形成される２ＤＥＧ層１２５を示す。代表的には、２ＤＥＧ層１２５は、見られるように、バリア層１３０の面と極性化合物半導体層１２０の面との境界より下に、数ナノメートル（例えば、２から４ナノメートル）として形成される。
【００１７】
図２は、極性化合物半導体層１２０内に穿孔層を導入した後の構造１００を示す。一実施形態において、穿孔層１３５は、イオンカット、アモルファスブリスタリング又は圧力誘起スポーリング処理により形成される。一実施形態において、穿孔層１３５は、バリア層１３０の面から、極性化合物半導体層１２０の面の境界から数十ナノメートルに位置付けられる。代表的には、穿孔層１３５は、境界から１００ナノメートルである。
【００１８】
図３は、当該構造１００を反転した後の図２の構造及び複合構造体を形成するためのキャリア基板に対するその接続を示す。図３は、キャリア基板に接続されるバリア層１３０、特に、キャリア基板１４０を示す。一実施形態において、キャリア基板１４０は、例えば、単結晶シリコン基板、多結晶シリコン基板、炭化ケイ素基板又はサファイア基板である。示されるように、図２に示される構造１００は、バリア層１３０の面がキャリア基板１４０と接触するように逆さにされている、又は、反転されている。
【００１９】
図４は、穿孔層にて複合構造体を分離又は分裂させた後の図３の複合構造体を示す。分離は、露出面で‐ｃ極性を有する極性化合物半導体層１２０を露出させる。
【００２０】
図５は、構造上の極性化合物半導体層１２０の厚さを削減した後の図４の構造を示す。一実施形態において、極性化合物半導体層１２０の厚さは、グラインディング、ポリッシング又はエッチングにより削減されてよい。代表的な目標の厚さは、１０ｎｍオーダーである。
【００２１】
図６は、構造上にデバイスを導入した後の図５の構造を示す。図示されるデバイスは、トランジスタである。図６は、ゲート電極１５５、ソース領域１６０及びドレイン領域１６５を含むトランジスタ１５０を示す。ゲート電極１５５、ソース領域１６０及びドレイン領域１６５のそれぞれは、メタライゼーションを通じて電気接点に接続されてよい。図示されるように、一実施形態では、構造１００にゲート電極１５５を形成する前に、ゲート電極のためのゲート誘電体を提供するべく、酸化物のような、誘電体層が極性化合物半導体層１２０の一部に形成されてよい。酸化物のゲート誘電体層１７０を形成する１つの方法は、成長技術によるものである。代表的なゲート誘電体層１７０の厚さは、１〜２ナノメートルオーダーである。ゲート電極と化合物半導体層との間のショットキー障壁を形成することが望まれる場合等において、ゲート誘電体層１７０を省略できることが理解される。
【００２２】
図６を参照すると、一実施形態において、ゲート電極１５５と２ＤＥＧ層１２５との間の距離は、距離、Ｄとして示されるゲートチャネル間隔である。ゲート誘電体１７０を考慮すると、約１ナノメートルの薄さにすることができ、距離、Ｄは、主に極性化合物バリア層１２０の厚さに依存する。層転写の厚さを正確に制御でき、エッチング及び／又はポリッシングのような薄くする処理は、数十ナノメートル又はそれより薄い化合物半導体層を作成できる。そのような場合、ゲートチャネル間隔（有効なゲート酸化物の厚さ）の図６に示される反転層構造を、化合物半導体層とゲート電極との間のバリア層が存在する非反転構造の有効なゲート酸化物の厚さよりも薄くできる。より薄いゲートチャネル間隔は、ディプレッション型ＨＥＭＴデバイスにおいてより良いゲート制御を可能にする。
【００２３】
図７は、１又は複数の実施形態を含むインターポーザ２００を示す。インターポーザ２００は、第１基板２０２を第２基板２０４にブリッジさせるのに用いられる介在基板である。第１基板２０２は、例えば、集積回路ダイであってよい。第２基板２０４は、例えば、メモリモジュール、コンピュータマザーボード又は別の集積回路ダイであってよい。概して、インターポーザ２００の目的は、より広いピッチに接続を拡張することであり、又は、異なる接続に接続のルートを変更することである。例えば、インターポーザ２００は、第２基板２０４に続けて結合され得るボールグリッドアレイ（ＢＧＡ）２０６に集積回路ダイを結合してよい。いくつかの実施形態において、第１及び第２基板２０２／２０４は、インターポーザ２００の反対の面に取り付けられる。他の実施形態において、第１及び第２基板２０２／２０４は、インターポーザ２００と同じ面に取り付けられる。そして、更なる実施形態において、３つ又はそれより多い基板がインターポーザ２００を通じて相互接続される。
【００２４】
インターポーザ２００は、エポキシ樹脂、ガラス繊維強化エポキシ樹脂、セラミック材料又はポリイミドのようなポリマー材料で形成されてよい。更なる複数の実装例において、インターポーザは、シリコン、ゲルマニウム及び他のＩＩＩ−Ｖ族及びＩＶ族材料のような、半導体基板の使用のために上述されたのと同じ材料を含み得る代替的なリジッド又はフレキシブル材料で形成されてよい。
【００２５】
インターポーザは、複数のスルーシリコンビア（ＴＳＶ）２１２を含むが、これに限定されない、複数の金属インターコネクト２０８及び複数のビア２１０を含んでよい。インターポーザ２００は、受動デバイス及び能動デバイスの両方を含む、複数の埋設型デバイス２１４を更に含んでよい。そのようなデバイスは、コンデンサ、デカップリングコンデンサ、レジスタ、インダクタ、ヒューズ、ダイオード、変圧器、センサ及び静電放電（ＥＳＤ）デバイスを含むが、これらに限定されない。無線周波数（ＲＦ）デバイス、出力増幅器、電力管理デバイス、アンテナ、アレイ、センサ及びＭＥＭＳデバイスのような、より複雑なデバイスがインターポーザ２００に形成されてもよい。
【００２６】
複数の実施形態に従って、本明細書に開示される装置又は処理がインターポーザ２００の製造に用いられてよい。
【００２７】
図８は、一実施形態に係るコンピューティングデバイス３００を示す。コンピューティングデバイス３００は、複数のコンポーネントを含んでよい。一実施形態において、これらのコンポーネントは、１又は複数のマザーボードに取り付けられる。代替的な実施形態において、これらのコンポーネントは、マザーボードではなく、単一のシステムオンチップ（ＳｏＣ）ダイ上に組み立てられる。コンピューティングデバイス３００の複数のコンポーネントは、集積回路ダイ３０２及び少なくとも１つの通信チップ３０８を含むが、これらに限定されない。いくつかの実装例において、通信チップ３０８は、集積回路ダイ３０２の一部として製造される。集積回路ダイ３０２は、ＣＰＵ３０４、及び、多くの場合、キャッシュメモリとして用いられるオンダイメモリ３０６を含んでよく、キャッシュメモリは、混載ＤＲＡＭ（ｅＤＲＡＭ）又はスピン注入メモリ（ＳＴＴＭ又はＳＴＴＭ−ＲＡＭ）のような技術により提供され得る。
【００２８】
コンピューティングデバイス３００は、マザーボードに物理的かつ電気的に結合されてよく、又はそうでなくてもよく、若しくは、ＳｏＣダイ内に組み立てられてよく、又はそうでなくてもよい他のコンポーネントを含んでよい。これら他のコンポーネントは、揮発性メモリ３１０（例えば、ＤＲＡＭ）、不揮発性メモリ３１２（例えば、ＲＯＭ又はフラッシュメモリ）、グラフィックス処理ユニット（ＧＰＵ）３１４、デジタルシグナルプロセッサ３１６、暗号プロセッサ３４２（ハードウェア内で暗号学的アルゴリズムを実行する専用のプロセッサ）、チップセット３２０、アンテナ３２２、ディスプレイ又はタッチスクリーンディスプレイ３２４、タッチスクリーンコントローラ３２６、バッテリ３２８又は他の電源、出力増幅器（不図示）、全地球測位システム（ＧＰＳ）デバイス３４４、コンパス３３０、（加速度計、ジャイロスコープ及びコンパスを含み得る）モーションコプロセッサ又はセンサ３３２、スピーカ３３４、カメラ３３６、（キーボード、マウス、スタイラス及びタッチパッドのような）ユーザ入力デバイス３３８、及び、（ハードディスクドライブ、コンパクトディスク（ＣＤ）のような）大容量ストレージデバイス３４０、デジタル多用途ディスク（ＤＶＤ等）を含むが、これらに限定されない。
【００２９】
通信チップ３０８は、コンピューティングデバイス３００への、又は、コンピューティングデバイス３００からのデータの転送のための複数の無線通信を可能にする。「無線」という用語及びその派生語は、回路、デバイス、システム、方法、技術、通信チャネル等を説明するために用いられてよく、非固体媒体を通じて変調された電磁放射の利用によりデータ通信を行い得る。当該用語は、関連のデバイスがいかなる有線も含まないことを示唆するものではないが、いくつかの実施形態では、それらを含まなくてよい。通信チップ３０８は、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）、これらの派生物、及び、３Ｇ、４Ｇ、５Ｇ及びそれ以降の世代として指定されるその他任意の無線プロトコルを含むが、これらに限定されない、複数の無線規格又は無線プロトコルのいずれかを実装してよい。コンピューティングデバイス３００は、複数の通信チップ３０８を含んでよい。例えば、第１通信チップ３０８は、Ｗｉ−Ｆｉ（登録商標）及びブルートゥース（登録商標）のような近距離無線通信に専用のものであってよく、第２通信チップ３０８は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯ及びその他のような長距離無線通信に専用のものであってよい。
【００３０】
コンピューティングデバイス３００のプロセッサ３０４は、トランジスタ又は金属インターコネクトのような、上述された複数の実施形態に従って形成される１又は複数のデバイスを含む。「プロセッサ」という用語は、複数のレジスタからの電子データを処理する任意のデバイス又はデバイスの一部、及び／又は、その電子データをレジスタ及び／又はメモリに格納され得る他の電子データに変換するメモリを指してよい。
【００３１】
通信チップ３０８は、トランジスタ又は金属インターコネクトのような、上述された複数の実施形態に従って形成される１又は複数のデバイスも含んでよい。
【００３２】
更なる実施形態において、コンピューティングデバイス３００内に収容される別のコンポーネントは、トランジスタ又は金属インターコネクトのような、上述された複数の実装例に従って形成される１又は複数のデバイスを含んでよい。
【００３３】
様々な実施形態において、コンピューティングデバイス３００は、ラップトップコンピュータ、ネットブックコンピュータ、ノートブックコンピュータ、ウルトラブックコンピュータ、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤー又はデジタルビデオレコーダであってよい。更なる複数の実装例において、コンピューティングデバイス３００は、データを処理するその他任意の電子デバイスであってよい。
【実施例】
【００３４】
実施例１は、犠牲基板上の極性化合物半導体層上にバリア層を形成する段階と、犠牲基板をキャリア基板に結合して複合構造体を形成する段階であって、バリア層が極性化合物半導体層とキャリア基板との間に配置される、段階と、複合構造体から犠牲基板を分離して極性化合物半導体層を露出させる段階と、少なくとも１つの回路素子を形成する段階を含む方法である。
【００３５】
実施例２において、実施例１の極性化合物半導体層は、バリア層との接合点における第１極性と、化合物構造から犠牲基板を分離することにより露出される面における異なる第２極性と有する。
【００３６】
実施例３において、実施例２の第１極性は、＋ｃであり、第２極性は、‐ｃである。
【００３７】
実施例４において、実施例１のバリア層を形成する段階は、極性化合物半導体層に２次元電子ガスを誘起する材料を堆積する段階を含む。
【００３８】
実施例５において、結合する段階の前に、化合物半導体層に穿孔領域を形成し、犠牲基板を分離する実施例１の方法は、穿孔領域で分離する段階を含む。
【００３９】
実施例６において、犠牲基板を分離した後に、実施例５の方法は、化合物半導体層を薄くする段階を含む。
【００４０】
実施例７において、実施例６の少なくとも１つの回路素子に形成する段階は、ゲート誘電体層上のゲート電極を含むトランジスタを形成する段階を含む。
【００４１】
実施例８は、実施例１〜７の方法のいずれかにより製造される集積回路デバイスである。
【００４２】
実施例９は、基板上のバリア層と、バリア層上のトランジスタ素子と、バリア層とトランジスタ素子との間に配置される極性化合物半導体層とを含み、極性化合物半導体層がその中に２次元電子ガスを含む、装置である。
【００４３】
実施例１０において、実施例９の極性化合物半導体層は、バリア層との接合点で画定される面における第１極性と、反対の面における異なる第２極性とを有する。
【００４４】
実施例１１において、実施例９の第１極性は、＋ｃであり、第２極性は、‐ｃである。
【００４５】
実施例１２において、実施例９のトランジスタ素子は、ゲート電極と、ゲート電極のそれぞれの側におけるソース領域及びドレイン領域とを含み、装置は、極性化合物半導体層とゲート電極との間にゲート誘電体層を更に含む。
【００４６】
実施例１３において、実施例９の極性化合物半導体層は、ウルツ鉱結晶構造を含む材料を含む。
【００４７】
実施例１４において、実施例９の極性化合物半導体層は、窒化ガリウムを含む。
【００４８】
実施例１５において、実施例１４のバリア層は、窒化アルミニウムガリウムを含む。
【００４９】
実施例１６は、プリント回路基板に結合されるマイクロプロセッサを含むコンピューティングデバイスと、２次元電子ガスをその中に含む極性半導体層上に複数のトランジスタ素子を有するマイクロプロセッサと、バリア層を含む複合基板の層を含む極性半導体層とを備え、極性半導体層が複数のトランジスタ素子とバリア層との間に配置される、システムである。
【００５０】
実施例１７において、実施例１６の極性化合物半導体層は、バリア層との接合点で画定される面における第１極性と、反対の面における異なる第２極性とを有する。
【００５１】
実施例１８において、実施例１７の第１極性は、＋ｃであり、第２極性は、‐ｃである。
【００５２】
実施例１９において、実施例１６の複数のトランジスタ素子のそれぞれは、誘電体層上に配置されるゲート電極を含む。
【００５３】
実施例２０において、実施例１６の極性化合物半導体層は、ウルツ鉱結晶構造を有する材料を含む。
【００５４】
実施例２１において、実施例１６の極性化合物半導体層は、窒化ガリウムを含む。
【００５５】
要約に説明されるものを含む、図示された実装例についての上記の説明は、開示された正確な形態に発明を網羅すること又は限定することを意図するものではない。発明の具体的な実装例又は発明の実施例は、例示の目的で本明細書に説明される一方で、関連する技術分野における当業者が理解するように、様々な同等の修正がその範囲内で可能である。
【００５６】
これらの修正は、上記の詳細な説明の観点から発明を実施し得る。以下の特許請求の範囲で用いられる用語は、明細書及び特許請求の範囲に開示される具体的な実装例に発明を限定するものと解釈されるべきでない。むしろ、当該範囲は、以下の特許請求の範囲により全体的に判断されるべきであり、特許請求の範囲は、クレーム解釈について確立される原則に従って解釈されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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