(57)【要約】プログラマブル利得増幅器または演算増幅器のいずれかであるように構成可能な集積回路増幅器（３５２）は、２つの出力ブロックを備え、一方の出力ブロックは、プログラマブル利得増幅器動作のために最適化され、他方の出力ブロックは、演算増幅器用途のために最適化される。共通の単一の入力段（３０２）、入力オフセット較正（３２８）、およびバイアス発生（３２６）回路は、いずれかの増幅器構成とともに使用される。したがって、依然として、プログラマブル利得増幅器または演算増幅器構成のいずれかを選択的に提供しながら、入力段、入力オフセット較正、およびバイアス発生回路の重複は、排除される。
2017528977.tif 000002
【特許請求の範囲】
【請求項１】
構成可能な増幅器であって、前記構成可能な増幅器は、
差動入力段と、
第１の出力ブロックと、
第２の出力ブロックと、
前記差動入力段、前記第１の出力ブロック、および前記第２の出力ブロックに結合されている複数のスイッチと
を備え、
前記差動入力段と前記第１の出力ブロックとは、前記複数のスイッチのうちの一定のものが第１のモードに配列されると、プログラマブル利得増幅器として一緒に結合され、
前記差動入力段と前記第２の出力ブロックとは、前記複数のスイッチのうちの前記一定のものが第２のモードに配列されると、演算増幅器として一緒に結合される、
構成可能な増幅器。
【請求項２】
前記第１の出力ブロックは、第１の中間段および第１の出力段を備え、前記第２の出力ブロックは、第２の中間段および第２の出力段を備えている、請求項１に記載の構成可能な増幅器。
【請求項３】
前記差動入力段に結合されているバイアス回路をさらに備えている、請求項１に記載の構成可能な増幅器。
【請求項４】
前記バイアス回路は、前記第１のモードにあるとき、前記プログラマブル利得増幅器構成のための第１のバイアスパラメータの組を有し、前記第２のモードにあるとき、前記演算増幅器構成のための第２のバイアスパラメータの組を有する、請求項３に記載の構成可能な増幅器。
【請求項５】
前記第１および第２のバイアスパラメータは、バイアスメモリ内に記憶されている、請求項４に記載の構成可能な増幅器。
【請求項６】
前記差動入力段に結合されている較正回路をさらに備えている、請求項１に記載の構成可能な増幅器。
【請求項７】
前記較正回路は、前記第１のモードにあるとき、前記プログラマブル利得増幅器構成のための第１の較正パラメータの組を有し、前記第２のモードにあるとき、前記演算増幅器構成のための第２の較正パラメータの組を有する、請求項５に記載の構成可能な増幅器。
【請求項８】
前記第１および第２の較正パラメータは、較正メモリ内に記憶されている、請求項６に記載の構成可能な増幅器。
【請求項９】
前記第１および第２の較正パラメータの各々は、入力オフセット較正パラメータを有する、請求項５に記載の構成可能な増幅器。
【請求項１０】
前記差動入力段の第１および第２の入力は、集積回路の第１および第２の外部接続に結合されている、請求項１に記載の構成可能な増幅器。
【請求項１１】
前記第１の出力ブロックの出力は、前記集積回路の第３の外部接続に結合されている、請求項１０に記載の構成可能な増幅器。
【請求項１２】
前記第２の出力ブロックの出力は、前記集積回路の第４の外部接続に結合されている、請求項１０に記載の構成可能な増幅器。
【請求項１３】
前記第１のモードと前記第２のモードとの間で選択するためのモード選択入力をさらに備えている、請求項１に記載の構成可能な増幅器。
【請求項１４】
前記第１および第２の出力ブロックのための補償ネットワークをさらに備えている、請求項１に記載の構成可能な増幅器。
【請求項１５】
マイクロコントローラ集積回路であって、前記マイクロコントローラ集積回路は、
デジタルプロセッサおよびメモリと、
前記デジタルプロセッサに結合されているデジタル出力を有するアナログ／デジタルコンバータ（ＡＤＣ）と、
構成可能なアナログ増幅器と
を備え、
前記構成可能なアナログ増幅器は、
差動入力段と、
第１の出力ブロックと、
第２の出力ブロックと、
前記差動入力段、前記第１の出力ブロック、および前記第２の出力ブロックに結合されている複数のスイッチと
を備え、
前記差動入力段と前記第１の出力ブロックとは、前記複数のスイッチのうちの一定のものが第１のモードに配列されると、プログラマブル利得増幅器として一緒に結合され、
前記差動入力段と前記第２の出力ブロックとは、前記複数のスイッチのうちの一定のものが第２のモードに配列されると、演算増幅器として一緒に結合され、
前記プロセッサは、前記第１および第２のモードを制御する、
マイクロコントローラ集積回路。
【請求項１６】
前記第１の出力ブロックと前記ＡＤＣとの間に結合されているマルチプレクサをさらに備えている、請求項１５に記載のマイクロコントローラ。
【請求項１７】
前記第１および第２のモードのための前記複数のスイッチの開放および閉鎖設定を記憶するための構成レジスタをさらに備えている、請求項１５に記載のマイクロコントローラ。
【請求項１８】
複数の外部接続を有する集積回路パッケージをさらに備えている、請求項１５に記載のマイクロコントローラ。
【請求項１９】
前記差動入力段の第１および第２の入力は、前記複数の外部接続のうちの第１および第２のものに結合されている、請求項１８に記載のマイクロコントローラ。
【請求項２０】
前記第１の出力ブロックの出力は、前記複数の外部接続のうちの第３のものに結合されている、請求項１８に記載のマイクロコントローラ。
【請求項２１】
前記第２の出力ブロックの出力は、前記複数の外部接続のうちの第４のものに結合されている、請求項１８に記載のマイクロコントローラ。
【請求項２２】
前記第１のモードと前記第２のモードとの間で選択するためのモード選択入力をさらに備えている、請求項１８に記載のマイクロコントローラ。
【請求項２３】
前記モード選択入力に結合されている前記複数の外部接続のうちの第５のものをさらに備えている、請求項２２に記載のマイクロコントローラ。
【請求項２４】
プログラマブル利得増幅器または演算増幅器として増幅器を構成する方法であって、前記方法は、
差動入力段を提供するステップと、
前記差動入力段の出力に切り替え可能に結合されている入力を有する第１の出力ブロックを提供するステップと、
前記差動入力段の出力に切り替え可能に結合されている入力を有する第２の出力ブロックを提供するステップと、
前記差動入力段、前記第１出力ブロック、および前記第２の出力ブロックに結合されている複数のスイッチを提供するステップと、
前記複数のスイッチが第１のモードに配列されているとき、前記差動入力段と前記第１の出力ブロックとをプログラマブル利得増幅器として一緒に結合するステップと、
前記複数のスイッチが第２のモードに配列されているとき、前記差動入力段と前記第２の出力ブロックとを演算増幅器として一緒に結合するステップと
を含む、方法。
【請求項２５】
前記第１および第２のモードに対する前記差動入力段のためのバイアスパラメータをバイアスメモリに記憶するステップをさらに含む、請求項２４に記載の方法。
【請求項２６】
前記第１および第２のモードに対する前記差動入力段のための入力オフセット較正パラメータをオフセットメモリ内に記憶するステップをさらに含む、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連特許出願）
本願は、共有に係る米国仮特許出願第６２／０５５，０５２号（２０１４年９月２５日出願）に対する優先権を主張し、上記出願は、あらゆる目的のために参照により本明細書に援用される。
【０００２】
（技術分野）
本開示は、集積回路増幅器に関し、特に、差動入力、バイアス回路、オフセット較正回路、および、プログラマブル利得増幅器（ＰＧＡ）または演算増幅器（Ｏｐ−Ａｍｐ）のいずれかとして選択可能な構成を備えている、集積回路増幅器に関する。
【背景技術】
【０００３】
小規模幾何学形状プロセスでは、アナログ回路のコストは、アナログ能動要素がプロセスに対応しないので、より高価となっている。顧客は、アナログ構成要素の使用において、最大限の柔軟性を欲する。多くの状況では、プログラマブル利得増幅器（ＰＧＡ）または演算増幅器（Ｏｐ−Ａｍｐ）の両方の機能は、そのようなデバイスを製造するコストが高価であるので、同一集積回路デバイス内に提供されることができない。マイクロコントローラは、チップ上にシステムを提供し、プロセッサ、メモリ、周辺デバイス、例えば、インターフェース、アナログ／デジタルおよびデジタル／アナログコンバータ、発振器、コンパレータ、タイマ等の多くのシステム構成要素を単一集積回路内に統合することができる。マイクロコントローラは、特に、周辺デバイスとしてのアナログ増幅器の統合から利益を享受する。しかしながら、そのようなアナログ増幅器は、デジタル要素ほどプロセスに対応しない。
【発明の概要】
【課題を解決するための手段】
【０００４】
故に、プログラマブル利得増幅器（ＰＧＡ）または演算増幅器（Ｏｐ−Ａｍｐ）のいずれかとして構成可能であり得、最小限の追加のコストおよび半導体ダイ占有面積を伴う集積回路増幅器の必要性がある。
【０００５】
ある実施形態によると、構成可能な増幅器は、差動入力段と、第１の出力ブロックと、第２の出力ブロックと、差動入力段、第１の出力ブロック、および第２の出力ブロックに結合されている複数のスイッチとを備え得、差動入力段および第１の出力ブロックは、複数のスイッチのうちの一定のものが、第１のモードに配列され得るとき、プログラマブル利得増幅器として一緒に結合され得、差動入力段および第２の出力ブロックは、複数のスイッチのうちの一定のものが、第２のモードに配列され得るとき、演算増幅器として一緒に結合され得る。
【０００６】
さらなる実施形態によると、第１の出力ブロックは、第１の中間段および第１の出力段を備え得、第２の出力ブロックは、第２の中間段および第２の出力段を備え得る。さらなる実施形態によると、バイアス回路は、差動入力段に結合され得る。さらなる実施形態によると、バイアス回路は、第１のモードにあるとき、プログラマブル利得増幅器構成のための第１のバイアスパラメータの組を有し得、第２のモードにあるとき、演算増幅器構成のための第２のバイアスパラメータの組を有し得る。さらなる実施形態によると、第１および第２のバイアスパラメータは、バイアスメモリ内に記憶され得る。さらなる実施形態によると、較正回路は、差動入力段に結合され得る。
【０００７】
さらなる実施形態によると、較正回路は、第１のモードにあるとき、プログラマブル利得増幅器構成のための第１の較正パラメータの組を有し得、第２のモードにあるとき、演算増幅器構成のための第２の較正パラメータの組を有し得る。さらなる実施形態によると、第１および第２の較正パラメータは、較正メモリ内に記憶され得る。さらなる実施形態によると、第１および第２の較正パラメータの各々は、入力オフセット較正パラメータを有し得る。さらなる実施形態によると、差動入力段の第１および第２の入力は、集積回路の第１および第２の外部接続に結合され得る。さらなる実施形態によると、第１の出力ブロックの出力は、集積回路の第３の外部接続に結合され得る。さらなる実施形態によると、第２の出力ブロックの出力は、集積回路の第４の外部接続に結合され得る。
【０００８】
さらなる実施形態によると、モード選択入力が、第１のモードと第２のモードとの間で選択するために提供され得る。さらなる実施形態によると、補償ネットワークが、第１および第２の出力ブロックのために提供され得る。
【０００９】
別の実施形態によると、マイクロコントローラ集積回路は、デジタルプロセッサおよびメモリと、デジタルプロセッサに結合されているデジタル出力を有するアナログ／デジタルコンバータ（ＡＤＣ）と、構成可能なアナログ増幅器とを備え得、構成可能なアナログ増幅器は、差動入力段と、第１の出力ブロックと、第２の出力ブロックと、差動入力段、第１の出力ブロック、および第２の出力ブロックに結合されている複数のスイッチとを備え得、差動入力段および第１の出力ブロックは、複数のスイッチのうちの一定のものが、第１のモードに配列され得るとき、プログラマブル利得増幅器として一緒に結合され得、差動入力段および第２の出力ブロックは、複数のスイッチのうちの一定のものが、第２のモードに配列され得るとき、演算増幅器として一緒に結合され得、プロセッサは、第１および第２のモードを制御する。
【００１０】
さらなる実施形態によると、マルチプレクサは、第１の出力ブロックとＡＤＣとの間に結合され得る。さらなる実施形態によると、構成レジスタが、第１および第２のモードのための複数のスイッチの開放および閉鎖設定を記憶するために提供され得る。さらなる実施形態によると、集積回路パッケージは、その上に複数の外部接続を有し得る。
【００１１】
さらなる実施形態によると、差動入力段の第１および第２の入力は、複数の外部接続のうちの第１および第２のものに結合され得る。さらなる実施形態によると、第１の出力ブロックの出力は、複数の外部接続のうちの第３のものに結合され得る。さらなる実施形態によると、第２の出力ブロックの出力は、複数の外部接続のうちの第４のものに結合され得る。さらなる実施形態によると、モード選択入力は、第１のモードと第２のモードとの間で選択するために提供され得る。さらなる実施形態によると、複数の外部接続のうちの第５のものが、モード選択入力に結合され得る。
【００１２】
さらに別の実施形態によると、プログラマブル利得増幅器または演算増幅器として増幅器を構成する方法は、差動入力段を提供するステップと、差動入力段の出力に切り替え可能に結合されている入力を有する第１の出力ブロックを提供するステップと、差動入力段の出力に切り替え可能に結合されている入力を有する第２の出力ブロックを提供するステップと、差動入力段、第１の出力ブロック、および第２の出力ブロックに結合されている複数のスイッチを提供するステップと、複数のスイッチが、第１のモードに配列され得るとき、差動入力段および第１の出力ブロックをプログラマブル利得増幅器として一緒に結合するステップと、複数のスイッチが、第２のモードに配列され得るとき、差動入力段および第２の出力ブロックを演算増幅器として一緒に結合するステップとを含み得る。
【００１３】
本方法のさらなる実施形態によると、第１および第２のモードに対する差動入力段のためのバイアスパラメータをバイアスメモリに記憶するステップを含み得る。本方法のさらなる実施形態によると、第１および第２のモードに対する差動入力段のための入力オフセット較正パラメータをオフセットメモリ内に記憶するステップを含み得る。
【図面の簡単な説明】
【００１４】
本開示のより完全な理解は、添付の図面と併せて、以下の説明を参照することによって得られ得る。
【図１】図１は、本開示の教示による、演算増幅器（Ｏｐ−Ａｍｐ）の概略図を図示する。
【図２】図２は、本開示の教示による、プログラマブル利得増幅器（ＰＧＡ）の概略図を図示する。
【図３】図３は、本開示の具体的例示的実施形態による、プログラマブル利得増幅器（ＰＧＡ）または演算増幅器（Ｏｐ−Ａｍｐ）のいずれかとして構成可能な増幅器を備えているマイクロコントローラの概略およびブロック図を図示する。
【発明を実施するための形態】
【００１５】
本開示は、種々の修正および代替形態を受けるが、本明細書の具体的例示的実施形態が、図面に図示され、本明細書で詳細に説明される。しかしながら、具体的例示的実施形態の本明細書における説明は、本開示を本明細書に開示される特定の形態に限定することを意図するものではない。
【００１６】
本開示の種々の実施形態によると、集積回路増幅器は、２つの中間段および２つの出力段を有し、一方の中間および出力段は、プログラマブル利得増幅器（ＰＧＡ）動作のために最適化され、他方の中間および出力段は、演算増幅器（Ｏｐ−Ａｍｐ）用途のために最適化される。共通の単一の入力段、入力オフセット較正、およびバイアス発生回路は、ＰＧＡまたはＯｐ−Ａｍｐ構成のいずれかとともに使用され得る。したがって、入力段、入力オフセット較正、およびバイアス発生回路の重複は、排除される。
【００１７】
本開示の種々の実施形態によると、別の増幅器入力段、入力オフセット較正回路、およびバイアス発生回路のコストは、増幅器構成、例えば、ＰＧＡまたはＯｐ−Ａｍｐ構成の各々のためにそれらを重複させる必要がないことによって節約されることができる。これらの回路は、ＰＧＡまたはＯｐ−Ａｍｐのいずれかの合計コストの約８０％を表し、したがって、本開示の種々の実施形態によると、混合信号集積回路におけるデバイス製造の製作コストの有意な額を節約することができる。
【００１８】
ここで図面を参照すると、例示的実施形態の詳細が、図式的に図示される。図中の同一要素は、同一番号によって表され、類似要素は、異なる小文字の添字を伴う同一番号によって表されるであろう。
【００１９】
図１を参照すると、本開示の教示による、演算増幅器（Ｏｐ−Ａｍｐ）の概略図が、描写される。アナログ増幅器は、多くのマイクロコントローラにおいて望ましい周辺デバイスである。図１は、マイクロコントローラ集積回路内で使用され得る、従来の演算増幅器（Ｏｐ−Ａｍｐ）１０２を示す。Ｏｐ−Ａｍｐ１０２は、マイクロコントローラ集積回路内において、概して、約１０ＭＨｚの帯域幅の柔軟な用途を有する。Ｏｐ−Ａｍｐ１０２は、周辺デバイスとして統合され得、その場合、わずか３つの外部集積回路パッケージ接続（ピン）を要求するであろう。Ｏｐ−Ａｍｐ１０２は、典型的には、外部低インピーダンス負荷に結合するために、大型の出力駆動構造を使用する。Ｏｐ−Ａｍｐ１０２は、差動入力Ｖｉｎ＋およびＶｉｎ-と、単一終端出力Ｖｏｕｔとを備え得る。
【００２０】
マイクロコントローラと統合される、Ｏｐ−Ａｍｐ１０２のための典型的用途は、例えば、限定ではないが、モータ制御等の制御機能であり得る。モータ制御用途では、２つの入力ノードと、１つの出力ノードとを有する、３ノードＯｐ−Ａｍｐ１０２が、最大設計柔軟性を提供する。モータ用途は、概して、例えば、限定ではないが、１０ＭＨｚ利得帯域幅（ＧＢＷ）の限定された帯域幅要件を有し、出力ドライバは、マイクロコントローラ集積回路の外部のより高い電流引き込み負荷を取り扱うための高電流容量を有する。
【００２１】
図２を参照すると、本開示の教示による、プログラマブル利得増幅器（ＰＧＡ）の概略図が、描写される。ＰＧＡ２０２は、アナログ信号用途において、容易かつコスト効果的実装を伴う設計柔軟性を提供する。図２は、マイクロコントローラ集積回路内で使用され得る、従来のＰＧＡを示す。ＰＧＡ２０２は、約１００ＭＨｚの利得帯域幅（ＧＢＷ）を有し得る、単一入力利得ブロックを備えている。マイクロコントローラ用途では、ＰＧＡからの出力信号は、内部で使用され得、したがって、そのようなデバイスは、１つのみの外部集積回路パッケージ接続（ピン）を要求するであろう。概して、ＰＧＡは、マイクロコントローラ用途において、低電力内部アナログ回路、例えば、マルチプレクサ、サンプルアンドホールド、アナログ／デジタルコンバータ（ＡＤＣ）等を駆動するための小出力ドライバを具備する。
【００２２】
ＰＧＡ２０２は、フィードバックループレジスタ２０４、２０６、２０８、および２１０によって提供される選択可能利得を有する非反転単一入力増幅器として構成される差動入力増幅器を備え、レジスタ２０４、２０６、および２０８の異なる組み合わせが、異なる固定利得の選択のために使用され得る。２つの利得選択スイッチ２１２および２１４が示され、それらは、それぞれ、フィードバックループのレジスタ２０４および２０６の入／切を切り替え、最大４つの異なる固定利得を提供する。
【００２３】
ＰＧＡ２０２は、電力供給源コモンまたは接地に参照され得るアナログ信号のために１つの入力を使用する。ＰＧＡ２０２の出力は、概して、別のアナログ回路、例えば、アナログ／デジタルコンバータ、またはアナログ／デジタルコンバータ（ＡＤＣ）への出力を有するアナログマルチプレクサの入力、またはＡＤＣとＰＧＡ２０２出力との間のサンプルアンドホールド回路に内部結合される。したがって、外部集積回路パッケージ接続は、ＰＧＡ２０２出力の利用のために必要とされないこともある。したがって、１つのみの外部パッケージ接続（ピン）が、必要であり、それによって、マイクロコントローラ集積回路パッケージピン数を最小化し得る。
【００２４】
マイクロコントローラと統合されるＰＧＡ２０２のための典型的用途は、例えば、限定ではないが、アナログデータ取得、スイッチモード電力供給源（ＳＭＰＳ）電圧および電流フィードバック測定であり得る。ＳＭＰＳ用途では、必要なものは、外部１ピンＰＧＡ２０２のみであり得る。マイクロコントローラ集積回路内のアナログマルチプレクサの出力に結合されると、それへの外部接続は、要求されない。さらに、ＰＧＡ２０２は、アナログ／デジタルコンバータ（例えば、サンプルアンドホールド回路）と組み合わせて使用され得る。ＰＧＡ２０２からの出力信号は、概して、マイクロコントローラパッケージの外部で使用されることを要求されず、ＰＧＡ２０２によって増幅されている信号は、多くの場合、接地に対して測定され、したがって、ＰＧＡ２０２の動作のための１つのみの外部入力（ピン）が、必要であり、これは、マイクロコントローラ集積回路パッケージピン数を最小化する。しかしながら、概して、高価であるので、両タイプの増幅器ＰＧＡおよびＯｐ−Ａｍｐをマイクロコントローラ集積回路デバイス内に提供されることはできない。前述のように、アナログ回路は、プロセスに対応せず、小規模プロセスは、高価である。加えて、高出力駆動および大帯域幅能力は、大半導体ダイ面積および高電力消費を要求する。
【００２５】
図３を参照すると、本開示の具体的例示的実施形態による、プログラマブル利得増幅器（ＰＧＡ）または演算増幅器（Ｏｐ−Ａｍｐ）のいずれかとして構成可能な増幅機を備えている、マイクロコントローラの概略およびブロック図が、描写される。混合信号（アナログおよびデジタル）マイクロコントローラ３５０は、プログラマブル利得増幅器（ＰＧＡ）または演算増幅器（Ｏｐ−Ａｍｐ）のいずれかとして構成可能なアナログ増幅器３５２と、プログラムおよびデータ記憶メモリ３６８と結合されるデジタルプロセッサ３６６と、デジタル／アナログコンバータ（ＤＡＣ）３６４と、デジタルプロセッサ３６６に結合される出力を有するアナログ／デジタルコンバータ（ＡＤＣ）３６２と、ＡＤＣ３６２の入力に結合されるサンプルアンドホールド回路３６０と、マルチプレクサ３２０および３７０とを備え得る。より多いまたはより少ない数のマルチプレクサ、ＤＡＣ、およびＡＤＣも、本開示の教示に従って、本明細書において想定される。プロセッサ３６６は、概して、前述の回路機能の制御を有するであろう。マイクロコントローラ集積回路上の複数の外部接続が、電力および接地（図示せず）ならびにアナログおよびデジタル入力および出力のために提供され得る。これらの外部接続は、複数のスイッチ回路（図示せず）に結合され得、複数のスイッチ回路は、それぞれの外部接続を内部回路機能（例えば、ＡＤＣ、ＤＡＣ、マルチプレクサ、およびシリアル通信）の入力または出力にさらに結合するようにプログラムされ得る。
【００２６】
構成可能なアナログ増幅器３５２は、差動入力段３０２と、関連付けられた構成論理およびスイッチ回路、例えば、スイッチ３０４、３０６、３０８、３２２、３２４および３３０、レジスタ３０４、３０６、３０８、および３１０、バイアス回路３２６、バイアスレジスタ３２７、較正回路３２８、較正レジスタ３２９等とを備え得る。さらに、互いから独立する、第１の出力ブロック３３５および第２の出力ブロック３３３が、提供される。一実施形態によると、各出力ブロック３３５および３３３は、それぞれ、第１の出力段３３４と結合される第１の中間段３３６と、第２の出力段３３８と結合される第２の中間段３３２とを備え得る。しかしながら、他の実施形態は、単一の組み合わせられた出力段、または、出力ブロック３３５および３３３の各々またはそのうちの１つにおいてより多くの段を備え得る。
【００２７】
図１および２に示されるＯｐ−Ａｍｐ１０２およびＰＧＡ２０２回路では、入力、バイアス、および較正回路は、動作において出力増幅器回路によって影響を受けない。主に、それらは、差動入力回路と、差動入力回路のためにバイアスおよびオフセット較正を提供し得るオーバーヘッド回路とである。自動入力オフセット較正を有する差動入力増幅器のさらなる詳細な説明に対して、Ｊａｍｅｓ  Ｂ．ＮｏｌａｎおよびＫｕｍｅｎ  Ｂｌａｋｅによる、「Ｓｅｌｆ  Ａｕｔｏ−Ｃａｌｉｂｒａｔｉｏｎ  ｏｆ  Ａｎａｌｏｇ  ｃｉｒｃｕｉｔｓ  ｉｎ  ａ  Ｍｉｘｅｄ  Ｓｉｇｎａｌ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｄｅｖｉｃｅ」と題された共有に係る米国特許第７，９７３，６８４Ｂ２号（あらゆる目的のために、参照することによって本明細書に組み込まれる）を参照されたい。
【００２８】
したがって、マイクロコントローラ集積回路における増幅器回路「オーバーヘッド」の追加の重複したインスタンスを最小化することが望ましい。したがって、１つのみの差動入力段３０２が、要求される。差動入力段３０２は、１つのバイアス回路３２６および１つの較正（例えば、入力オフセット較正）回路３２８によって提供されるバイアスおよびオフセット較正等、そのパラメータおよび特性を有し得る。各増幅器構成Ｏｐ−ＡｍｐまたはＰＧＡに対する固有のバイアスおよび較正パラメータが、バイアスレジスタ３２７および較正レジスタ３２９（例えば、メモリ）内に記憶され得る。
【００２９】
図３では、一実施形態によると、増幅器３５２は、２つの組の中間段３３６および３３２と、２つの組の出力段３３４および３３８とともに示され、一方の組（３３６、３３４）は、ＰＧＡ様動作のために最適化され、他方の組（３３２、３３８）は、Ｏｐ−Ａｍｐ様動作のために最適化される。しかしながら、前述のように、２つの出力ブロック３３５および３３３は、異なるように構成され得る。ＰＧＡ組（３３６、３３４）は、高速（例えば、１００ＭＨｚＧＢＷ）であり得るが、有意な出力駆動能力を有さず、Ｏｐ−Ａｍｐ組（３３２、３３８）は、より低速（例えば、１０ＭＨｚ  ＧＢＷ）であるが、良好な外部負荷駆動能力を有する。各中間および出力組は、その安定動作を保証するために、それら自身の補償ネットワークを有し得る。構成レジスタ（図示せず）が、例えば、限定ではないが、モード、利得、オフセット較正等、Ｏｐ−ＡｍｐおよびＰＧＡ構成のための独立構成パラメータを提供するように実装され得る。
【００３０】
「モード」制御信号３４０が、所望のＯｐ−ＡｍｐまたはＰＧＡ構成のいずれかを選択し、増幅器３５２の適切な区分を有効にするために使用され得る。モード制御信号３４０入力は、一実施形態では、外部からであり得、別の実施形態では、外部制御接続を必要とせずに内部から制御され得る。さらなる実施形態では、前述のモード制御信号３４０接続は両方とも、内部制御入力が使用されるかまたは外部制御入力が使用されるかを選択する設計者／ユーザに利用可能であり得る。
【００３１】
代替では、デバイス構成レジスタ（図示せず）が、ＰＧＡまたはＯｐ−Ａｍｐモード配列のいずれかおよび同等物のために、必要に応じて、入力−出力タイプ、マルチプレクサ／ＡＤＣ／ＤＡＣ、および内部スイッチ（例えば、スイッチ３１２、３１４、３２２、３２４、および３３０）のような他のマイクロコントローラ構成パラメータとともに、所望される増幅器構成を選択するために使用され得る。デバイス構成レジスタ（図示せず）は、いくつかの他の目的のために、マイクロコントローラによって使用され得るシリアルポート（図示せず）を通してアクセスされ得る。本明細書に開示される種々の実施形態は、最大の用途柔軟性を提供し、最小限の追加のコストおよび集積回路ダイ占有面積を要求する。スイッチ３１２、３１４、３２２、３２４、および３３０は、電界効果トランジスタであり得る。
【００３２】
いくつかの実施形態によると、増幅器３５２の１つ、２つ、または３つのノードは、そのいずれかの動作モードでは、外部結合され得る。例えば、どの増幅器３５２のノードがマイクロコントローラ３５０ＩＣパッケージのどの外部接続（ピン）と結合されるかの選択を可能にするデバイス構成レジスタ（図示されないが、前述のものと同一または類似）が、提供され得る。外部ピンへの割り当てはまた、動作モードに応じて、固定され得、例えば、３つのピンが、増幅器３５２のＯｐ−Ａｍｐ動作モードでは、外部に割り当てられ、１つのみまたは２つのピンが、ＰＧＡ動作モードでは割り当てられ得る。
【００３３】
スイッチ３２２、３２４、および３３０が、「ｂ」位置にあり（図３に示されるように）、モード選択信号３４０が低であり、それによって、第２の出力ブロック３３３を有効にすると、増幅器３５２は、Ｏｐ−Ａｍｐとして構成される。したがって、差動入力段３０２の正（＋）入力は、Ｖｉｎ＋外部接続に結合され、差動入力段３０２の負（−）入力は、Ｖｉｎ−外部接続に結合され、差動入力段３０２の出力は、第２の出力ブロック３３３の入力に結合され、第２の出力ブロック３３３の出力は、Ｖｏｕｔ外部接続に結合される。したがって、標準的Ｏｐ−Ａｍｐ構成が、マイクロコントローラ３５０内に提供され、そこへの全必要接続が、２つの外部入力（Ｖｉｎ＋、Ｖｉｎ−）および１つの外部出力（Ｖｏｕｔ）として提供される。第２の出力ブロック３３３は、概して、第２の出力段３３８が、より多くの電流取り扱い容量を有し、ＰＧＡ構成において使用されるより小さい容量の第１の出力段３３４より多くの外部負荷を駆動させることが可能であるので、より高い出力能力を有する。
【００３４】
スイッチ３２２、３２４、および３３０が、「ａ」位置にあり、モード選択信号３４０が、高であり、それによって、第１の出力ブロック３３５を有効にすると、増幅器３５２は、プログラマブル利得増幅器（ＰＧＡ）として構成される。一実施形態では、差動入力段３０２の正（＋）入力のみ、マルチプレクサ３７０の出力に結合され、別の実施形態では、Ｖｉｎ＋外部接続（点線として示される）に結合される。マルチプレクサ３７０は、複数の外部接続に結合される複数のアナログ入力を有し得る。これらの複数のアナログ入力（Ａ−Ｉ）のうちの任意の１つの選択は、次いで、差動入力段３０２の正（＋）入力に提供され得る。差動入力段３０２の負（−）入力は、利得設定フィードバックネットワークレジスタ３１０および３０８に結合され、他の２つの利得設定フィードバックレジスタ３０６および３０４は、それぞれ、スイッチ３１４および３１２を用いて、利得設定フィードバックネットワークの入／切に切り替えられる。
【００３５】
一実施形態では、第１の出力ブロック３３５の出力は、利得設定フィードバックネットワークレジスタ３０４と、マルチプレクサ３２０の入力とに結合される。別の実施形態では、第１の出力ブロック３３５の出力は、レジスタ３０４に結合され、随意に、マルチプレクサ３２０の入力に結合されて、またはされずに、アナログ出力外部接続（Ａ−Ｏ）に結合され得る（図３では、点線として示される）。マルチプレクサ３２０の入力に結合されると、第１の出力ブロック３３５の駆動能力は、概して、外部負荷を駆動させるために使用される第２の出力ブロック３３３（Ｏｐ−Ａｍｐ）の出力駆動能力ほど高くある必要はない。外部接続（Ａ−Ｉ）を通した複数のアナログ入力が、マルチプレクサ３２０および３７０に提供され得る。マルチプレクサ３２０および３７０は、プロセッサ３６６によって制御され得る。アナログ信号出力、例えば、ＤＡＣ３６４、第２の出力ブロック３３３からの出力（Ｖｏｕｔ）、第１の出力ブロック３３５からの出力は、外部接続（Ａ−Ｏ）に結合され得る。図示されないが、デジタル入力（Ｄ−Ｉ）および出力（Ｄ−Ｏ）ならびに構成可能アナログ入力−出力（Ａ−Ｉ／Ｏ）およびデジタル入力−出力（Ｄ−Ｉ／Ｏ）のための外部接続が、本明細書において想定される。選択された構成可能なアナログ増幅器３５２モードの動作のために必要とされない外部接続は、プロセッサ３６６によって制御され得る、それぞれの入力−出力構成マルチプレクサ（図示せず）を通して、他の信号／機能目的のために使用され得る。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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