(57)【要約】複数のオプトエレクトロニクス半導体コンポーネント（１００）を製造する方法が提供される。当該方法は、ａ）補助担体（２）を提供するステップと、ｂ）各々が担持体（１２）と、当該担持体の上側（２２）に配置された半導体本体（４）とを備えた複数の半導体チップ（１０）を提供するステップと、ｃ）前記複数の半導体チップを前記補助担体上に搭載するステップと、ここで、前記複数の半導体チップは、横方向（Ｌ）において互いに離間していると共に、前記担持体から見て、前記半導体本体は前記補助担体に対向し、ｄ）隣接する半導体チップの前記半導体本体の間の領域内に少なくとも散乱層（１８）を形成するステップと、ｅ）ハウジング本体複合体（２０）を形成するステップと、ｆ）補助担体（２）を除去するステップと、ｇ）ハウジング本体複合体を複数のオプトエレクトロニクス半導体コンポーネント（１００）に個片化するステップと、を含む。
2017504214.tif 000002
【特許請求の範囲】
【請求項１】
複数のオプトエレクトロニクス半導体コンポーネント（１００）を製造する方法であって、
ａ）補助担体（２）を提供するステップと、
ｂ）各々が担持体（１２）と、当該担持体の上側（２２）に配置された半導体本体（４）とを備えた複数の半導体チップ（１０）を提供するステップと、
ｃ）前記複数の半導体チップを前記補助担体上に搭載するステップと、ここで、前記複数の半導体チップは、横方向（Ｌ）において互いに離間していると共に、前記担持体から見て、前記半導体本体は前記補助担体に対向しており、
ｄ）隣接する半導体チップの前記半導体本体の間の領域内に少なくとも散乱層（１８）を形成するステップと、
ｅ）隣接する半導体チップの前記担持体の間の箇所に少なくとも配置されるハウジング本体複合体（２０）を形成するステップと、ここで、前記担持体の上側（２２）は、前記ハウジング本体複合体（２０）よりも前記補助担体（２）から短い間隔にあり、
ｆ）前記補助担体（２）を除去するステップと、
ｇ）前記ハウジング本体複合体を複数のオプトエレクトロニクス半導体コンポーネント（１００）に個片化するステップと、
を含み、
前記各オプトエレクトロニクス半導体コンポーネントは、少なくとも１つの半導体チップと、前記散乱層の一部と、ハウジング本体（３４）としての前記ハウジング本体複合体の一部と、を備える、
方法。
【請求項２】
前記担持体の上側と前記ハウジング本体複合体との間の垂直距離（ｄ）は、５μｍより大きい、請求項１に記載の方法。
【請求項３】
前記ステップｂ）において提供される前記複数の半導体チップ（１０）の各々は、犠牲層（１４）を有し、
前記犠牲層（１４）は、前記担持体（１２）の上側（２２）上に配置されると共に、前記半導体本体の前記担持体とは反対側を覆っており、
前記ステップｇ）の前に前記複数の犠牲層の各々が除去される、請求項１又は２に記載の方法。
【請求項４】
前記複数の犠牲層（１４）の各々は、少なくとも２０μｍの厚みを有している、請求項３に記載の方法。
【請求項５】
前記ステップｆ）の後に変換層（２８）が形成され、
前記ステップｇ）において個片化された前記複数の半導体コンポーネント（１００）の各々は、前記変換層の一部を有している、請求項１から４のうちいずれか一項に記載の方法。
【請求項６】
前記変換層（２８）は、スプレーコーティングにより形成される、請求項５に記載の方法。
【請求項７】
前記ステップｆ）の後に、複数のコンタクト素子（２６）が形成され、
前記複数のコンタクト素子の各々は、
前記半導体本体（４）の少なくとも一部と電気的且つ伝導的に接続されていると共に、前記担持体から垂直方向に前記散乱層（１８）を越えて延出している、請求項１から６のうちいずれか一項に記載の方法。
【請求項８】
前記ステップｅ）において前記半導体チップ（１０）が上方を覆われ、その後、前記ハウジング本体複合体（２０）が薄くされることで、前記担持体（１２）が所定箇所で露出する、請求項１から７のうちいずれか一項に記載の方法。
【請求項９】
オプトエレクトロニクス半導体コンポーネント（１００）であって、
前記半導体コンポーネントは、放射を生成及び／又は受け取るために設けられると共に、前記担持体（１２）の上側（２２）に配置された半導体本体（４）を有する半導体チップ（１０）を備え、
前記半導体コンポーネントは、横方向（Ｌ）における所定箇所において前記半導体チップの担持体（１２）を囲むハウジング本体（３４）を備え、
前記担持体の上側（２２）は、前記半導体本体（４）から垂直方向（Ｖ）に見たときに前記ハウジング本体の前方に配置され、
横方向において前記半導体本体を完全に囲む散乱層（３６）が前記ハウジング本体に配置されている、
オプトエレクトロニクス半導体コンポーネント。
【請求項１０】
前記担持体の上側（２２）と前記ハウジング本体（３４）との間の垂直間隔（ｄ）は５μｍより大きい、請求項９に記載のオプトエレクトロニクス半導体コンポーネント
【請求項１１】
前記ハウジング本体の側面（４０）は、前記散乱層（３６）に覆われていない、請求項９又は１０に記載のオプトエレクトロニクス半導体コンポーネント。
【請求項１２】
前記散乱層（３６）は、前記ハウジング本体（３４）から垂直方向（Ｖ）に離れるように少なくとも２０μｍだけ前記半導体本体（４）を超えて延出している、請求項９から１１のうちいずれか一項に記載のオプトエレクトロニクス半導体コンポーネント。
【請求項１３】
変換層（２８）をさらに備え、
前記散乱層（３６）は、横方向（Ｌ）における少なくとも所定箇所で前記変換層を囲む、請求項９から１２のうちいずれか一項に記載のオプトエレクトロニクス半導体コンポーネント。
【請求項１４】
請求項１から８のいずれか一項に従って製造される、請求項９から１３のいずれか一項に記載のオプトエレクトロニクス半導体コンポーネント。
【発明の詳細な説明】
【技術分野】
【０００１】
本特許出願は、独国特許出願第１０２０１４１００７７２．７号の優先権を主張するものであって、本開示内容が援用されるものである。
【背景技術】
【０００２】
発光ダイオードのような半導体コンポーネントについて、放射を発生させるために設けられた半導体チップが予め形成されているハウジング内に取り付けられている組立形式が知られている。この種の組立形式は、特にコンパクトな発光ダイオードを形成するために、小型化が極めて困難である。
【０００３】
従来技術から知られたこの問題の解決は、マトリクス状に配置された半導体チップの間に配置される、ハウジング本体複合体を形成することにある。ハウジング本体複合体は、例えば鋳造方法によって形成することができる。次の方法ステップにおいて、ハウジング本体複合体が複数のオプトエレクトロニクス半導体コンポーネントに個片化されるので、個片化された各々の半導体コンポーネントは、少なくとも１つの半導体チップと、ハウジング本体としてのハウジング本体複合体の一部とを有している。
【０００４】
その場合に、ハウジング本体複合体及びそれに伴ってハウジング本体複合体から形成されたハウジング本体の吸収性が著しい、すなわち実質的に黒い、という問題が生じる。これは、その側面を介して大きな割合の光又は少なくとも無視できない割合の光を放出する半導体チップを使用する場合に欠点となる。というのは、その光がハウジング本体へ当接して、すぐに吸収されてしまうからである。
【０００５】
さらに、半導体チップの後段に配置された変換層を有する半導体コンポーネントの場合に、光が変換層内の散乱によって隣接するハウジング本体に当接して、同様に著しい割合で吸収される欠点がある。
【０００６】
このようにして半導体コンポーネントの光放出が減少される。さらに、ハウジング本体の材料がしばしば退色し、脆く割れやすくなり、それによってコンポーネントも物理的に不安定になり得る。したがって、この光によってもたらされる劣化を阻止するためには、半導体チップの横の放出の広範な抑圧あるいはハウジング本体の適切な保護が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、コンパクトな組立形状と高い減結合効率とを有するオプトエレクトロニクス半導体コンポーネントを製造する製造方法を提供することを目的とする。さらに、本発明は、この種の半導体コンポーネントを提供することを目的とする。
【０００８】
特に、本発明は、上述した機構による光の吸収と光によって引き起こされるハウジング本体の損傷とを大幅に阻止することを目的とする。
【課題を解決するための手段】
【０００９】
これらの課題は、特に、独立請求項に記載の方法及び半導体コンポーネントによって解決される。形態及び合目的性が、従属請求項の対象である。
【００１０】
複数のオプトエレクトロニクス半導体コンポーネントを製造する方法が示される。当該方法の少なくとも１つの実施形態によれば、当該方法は、補助担体を提供するステップを有している。補助担体はフレキシブルに、例えば箔として、あるいは堅固に形成することができる。
【００１１】
方法の少なくとも１つの実施形態によれば、当該方法は、複数の半導体チップを提供するステップを有している。半導体チップは、特に放射を発生させるために設けられた活性領域を備えた半導体本体を物理的に有している。半導体本体、特に活性領域は、例えばＩＩＩ−Ｖ−結合半導体材料を有している。さらに、半導体チップは担持体を有し、その上側に半導体本体が配置されている。担持体の上側というのは、以下においては常に、担持体の半導体本体が配置される側である。
【００１２】
１つの層又は１つの素子が他の層又は他の素子の「上」又は「上方」に配置され、あるいは設けられていることは、ここで、そして以下において、その１つの層又は１つの素子が直接物理的及び／又は電気的な接触において、他の層又は他の素子上に配置されていることを意味している。さらにそれは、１つの層又は１つの素子が間接的に他の層又は他の素子の上もしくは上方に配置されていることも、意味することができる。
【００１３】
その場合に１つの層と他の層の間にさらに他の層及び／又は素子を配置することができる。
【００１４】
例えば、担持体は、半導体本体の半導体層のための成長基板である。代替的に、担持体は、半導体本体の半導体層のための成長基板とは異なる。この場合において、担持体は半導体本体を物理的に安定させるために用いられるので、そのための成長基板は必要ではなく、除去することができる。成長基板が除去されている半導体チップは、薄膜半導体チップとも称される。例えば、担持体は、ケイ素、ゲルマニウムあるいは金属を含み、あるいはそれらから構成されうる。
【００１５】
方法の少なくとも１つの実施形態によれば、方法は、複数の半導体チップが補助担体上に搭載されるステップを有し、半導体本体は担持体から見て補助担体に対向している。その場合に好ましいオプトエレクトロニクス半導体チップは、横方向に互いに離間している。ここにおいて、かつ以下において、横方向というのは、補助担体及び／又は半導体本体の主要延び平面に対して平行な方向である。ここにおいて、かつ以下において垂直方向というのは、同様に補助担体及び／又は半導体本体の主要延び平面に対して垂直な方向である。例えば、補助担体は接着箔として形成することができ、その上に半導体チップが付着する。もちろん複数の半導体チップは必ずしも直接補助担体上に配置される必要はない。半導体チップは、例えば、補助担体を覆う付着する層上に配置されていれば充分であるので、その半導体チップは少なくとも間接的に補助担体上に搭載されている。
【００１６】
方法の少なくとも１つの実施形態によれば、方法は、少なくとも隣接する半導体チップの半導体本体の間の領域内に散乱層が形成されるステップを有している。散乱層は、好ましくは放射安定の材料からなり、非吸収性かつ不透明に形成されている。好ましくは、散乱層は反射するように形成されている。特に散乱層は、反射層の機能を有してもよい。好ましくは、散乱層は、１０μｍと１５０μｍの間の厚み、特に好ましくは５０μｍと１００μｍの間の厚みを有している。さらに好ましくは、散乱層は、例えばＴｉＯ２からなる、散乱粒子を有している。これは例えば、６０％まで、好ましくは２５％と４０％の間の粒子の密度において、シリコンのようなマトリクス材料内へ埋め込むことができる。
【００１７】
方法の少なくとも１つの実施形態によれば、散乱層は半導体本体を横方向に完全に包囲している。これは、散乱層が必然的に直接半導体本体に隣接することを、意味するものではない。むしろ、散乱層と半導体本体との間に他の素子が配置されうる。それにもかかわらず、完成したコンポーネントの半導体本体から放出された光は各横方向において散乱層へ当接するので、少なくとも横方向においてはハウジング本体の直接的な照射が阻止される。
【００１８】
方法の少なくとも１つの実施形態によれば、方法は、ハウジング本体複合体が形成されるステップを有しており、そのハウジング複合体は隣接する半導体チップの担持体の間の少なくとも所定箇所に配置されている。その場合に担持体の上側は補助担体からハウジング本体複合体よりも短い間隔となっている。
【００１９】
それによって、完成したコンポーネントにおいて、横方向に放射される光は直接ハウジング本体へ当接しないことが達成され、そのハウジング本体は半導体本体から見て担持体の上側の下方もしくは後方に位置している。むしろ、ハウジング本体の上面へ向かって光の伝播路が延長される。さらに、散乱層によって、ハウジング本体へ当接する放射が最小限に抑えられる。
【００２０】
好ましくは、担持体の上側とハウジング本体複合体との間の垂直間隔は、５μｍより大きい。特に好ましくは、担持体の上側とハウジング本体複合体の上側との間の間隔が、５μｍよりも大きい。その場合にハウジング本体複合体の上側というのは、半導体チップの半導体本体に向いた側である。
【００２１】
ハウジング本体複合体は、特に鋳造方法によって形成することができる。その場合に鋳造方法という概念には、成形材料が予め定められた型内へ投入され、特にその後で硬化されるすべての製造方法が含まれる。特に鋳造方法の概念は、鋳造（Casting）、射出成形（Injection Molding）、トランスファー成形（Transfer Molding）及び圧縮成形（Compression Molding）を含んでいる。好ましくはハウジング本体複合体は、圧縮成形により、あるいは箔アシストされる鋳造方法（Film Assisted Transfer Molding）によって形成される。
【００２２】
ハウジング本体複合体は、満たされた、あるいは満たされない鋳造樹脂（例えばエポオキシド樹脂又はケイ素樹脂類）を有することができる。ハウジング本体複合体は、５０μｍと５００μｍの間、好ましくは１００μｍと２００μｍの間、典型的に１５０μｍの厚みを有することができる。
【００２３】
例えば、ハウジング本体複合体は、黒い材料によって形成される。例えば、ハウジング本体複合体は、黒いエポオキシド材料（"black epoxy"）を含み、あるいはそれから構成されてもよい。この種の材料は、エレクトロニクスにおいて広く普及していることに基づいて特にコスト的に好ましく提供可能であり、かつ良好な加工性を特徴としている。エポオキシド材料は、さらに、その熱的な膨張係数が担持体の材料のそれとわずかしか異ならないという利点を有している。
【００２４】
ハウジング本体複合体及びそれに伴ってハウジング本体複合体から後の方法ステップにおいて形成されるハウジング本体は、特に半導体コンポーネントの駆動において半導体チップによって検出すべき、あるいは放出すべき放射について、放射を通さず、かつ特に少なくとも部分的又は完全に吸収するように形成されている。
【００２５】
説明した方法ステップにおいて、散乱層は、ハウジング本体複合体を形成する場合に使用される鋳造材料と形状結合で結合される。
【００２６】
方法の少なくとも１つの実施形態によれば、方法は、例えば剥離されることにより、補助層が除去されるステップを有している。
【００２７】
方法の少なくとも１つの実施形態によれば、方法は、ハウジング本体複合体が複数のオプトエレクトロニクス半導体コンポーネントに個片化されるステップを有している。各半導体コンポーネントは、少なくとも１つの半導体チップと、反射層の一部と、ハウジング本体としてのハウジング本体複合体の一部とを有している。ハウジング本体は、好ましくは少なくとも部分的に、あるいは完全に吸収するように形成されている。
【００２８】
したがってハウジング本体は、ハウジング本体複合体から個片化する際に初めて、そしてそれに伴って半導体チップがすでにハウジング本体内に位置している時点で、得られる。ハウジング本体複合体を個片化する結果、生じるオプトエレクトロニクス半導体コンポーネントの側面は、少なくともハウジング本体の領域内で反射層に覆われておらず、すなわち反射層を有していない。
【００２９】
方法の少なくとも１つの実施形態によれば、補助担体上に搭載する前に用意された半導体チップは、犠牲層を有しており、当該犠牲層は、担持体の上側に配置されると共に、半導体本体の担持体とは逆側を覆っている。犠牲層がそれぞれ担持体と補助担体との間に配置されるようにして、複数の半導体チップが補助担体上に搭載される。好ましくは、犠牲層は、直接補助担体に隣接する。個片化ステップの前に、犠牲層の各々が除去されるので、完成した半導体コンポーネントは犠牲層の材料を有していない。
【００３０】
犠牲層は、補助担体上でスペースホルダとして作用し、かつ、半導体チップの間に散乱層が次のように配置されること、すなわち完成した半導体コンポーネント内で散乱層がハウジング本体から垂直方向に離れるように半導体本体を越えて延出し、それに伴って半導体本体の回りを取り囲むフレームを形成するように配置されうる。犠牲層は、好ましくは、化学的又は物理的な方法によって簡単に除去できる材料からなる。例えば、犠牲層はフォトレジストから形成でき、当該フォトレジストは、例えば水のような適切な溶剤の作用によって適宜溶解可能となる。好ましくは、犠牲層は、それぞれ少なくとも３０μｍの、特に好ましくは少なくとも５０μｍの厚みを有している。
【００３１】
担体層の上側が補助担体からハウジング本体複合体よりも小さい間隔を有していることから、一般に、散乱層は犠牲層よりも大きい厚みを有することになる。
【００３２】
方法の少なくとも１つの実施形態によれば、方法は、補助担体の除去後に変換層が形成されるステップを有し、個片化された半導体コンポーネントの各々は、変換層の一部を有する。変換層は、特に、半導体チップ内に発生される、第１の波長（例えば青のスペクトル領域からなる）を有する一次放射を、第１の波長とは異なる、より長い波長（例えば黄色のスペクトル領域からなる）を有する二次放射へ変換するために形成されている。例えば、半導体コンポーネントは、混合光、特に人の目には白くみえる混合光を発生させるために設けられている。
【００３３】
好ましくは、変換層は、犠牲層の厚みより小さいか、あるいはそれと等しい大きさの厚みを有している。例えば変換層は、２０μｍと１５０μｍの間、特に好ましくは４０μｍと１００μｍの間の厚みを有している。
【００３４】
方法の少なくとも１つの実施形態によれば、変換層はスプレーコーティングによって形成され、例えば適切な粘性を備えたケイ素を含んでいるので、容易にスプレー（噴射）される。さらにケイ素内に適切な変換粒子を埋め込むことができる。
【００３５】
方法の少なくとも１つの実施形態によれば、方法は、補助担体及び場合によっては犠牲層を除去した後にコンタクト素子が形成されるステップを有し、当該コンタクト素子がそれぞれ半導体本体の少なくとも一部と電気的に導通するように接続されている。好ましくは、コンタクト素子は、担体から垂直方向に散乱層を越えて延出する。例えば、いわゆるバンプとして形成されているコンタクト素子は、特に変換層を通し、かつ／またはプラナリゼーション層を通して、完成したコンポーネントの上側から半導体チップの接触を可能にし、そのプラナリゼーション層は通常、半導体本体を越えて延出する散乱層によって生じる高低差を補償するために設けられなければならない。コンタクト素子がないと、半導体本体の接触は、フレーム状に形成されている散乱層を越えてボンドワイヤを取り付けることを介して手間をかけないとできない。しかし、説明したコンタクト素子なしの実施形態も考えることができ、それにおいてはプレナーテクノロジーで接触レーンが、散乱層を越える形状で設けられる。その場合には、このようにして形成された接触レーンが故障安全であって、特に物理的な負荷を受けても、越える形状の箇所で裂けたりしないことが、保証されなければならない。
【００３６】
方法の少なくとも１つの実施形態によれば、方法は、ハウジング本体複合体を形成する場合に半導体チップが上方を覆われ、かつハウジング本体複合体がその後薄くされるので、担持体と特に担持体の後ろ側が所定箇所において露出される。
【００３７】
少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体コンポーネントは、放射を生成及び／又は受け取るために設けられる、担持体の上側に配置された半導体本体を備えた半導体チップを有している。
【００３８】
オプトエレクトロニクス半導体コンポーネントの少なくとも１つの実施形態によれば、半導体コンポーネントはハウジング本体を有しており、当該ハウジング本体は、半導体チップの担持体を横方向における所定箇所において包囲する。担持体の上側は、半導体本体から垂直方向に見て、ハウジング本体の前方に配置されている。ハウジング本体は、好ましくは少なくとも部分的に、あるいは完全に吸収するように形成されている。
【００３９】
オプトエレクトロニクス半導体コンポーネントの少なくとも１つの実施形態によれば、ハウジング本体の上に散乱層が配置されており、その散乱層が半導体本体を横方向に完全に包囲している。
【００４０】
オプトエレクトロニクス半導体コンポーネントの少なくとも１つの実施形態によれば、担持体の上側とハウジング本体の間の垂直間隔は５μｍより大きく、好ましくは１０μｍより大きい。
【００４１】
オプトエレクトロニクス半導体コンポーネントの少なくとも１つの実施形態によれば、ハウジング本体の側面は散乱層によって覆われていない。
【００４２】
オプトエレクトロニクス半導体コンポーネントの少なくとも１つの実施形態によれば、散乱層はハウジング本体から垂直方向に半導体本体を少なくとも２０μｍ越えて延出している。
【００４３】
オプトエレクトロニクス半導体コンポーネントを形成するための、上述した方法は、オプトエレクトロニクス半導体コンポーネントの製造に特に適している。したがって、当該方法に関連して記載された特徴は、半導体コンポーネントについても適用可能であって、その逆も然りである。
【００４４】
他の特徴、形態及び合目的性が、図と組み合わせた実施例についての以下の説明から明らかにされる。
【００４５】
同一、同種又は同様に作用する素子は、図において同一の参照符号を有している。
【００４６】
図示される素子の互いに対する大きさの比は、縮尺に従うものではない。むしろ個々の素子及び特に層厚は、表示を改良し、かつ／または理解しやすくするために過度に大きく示される場合がある。
【図面の簡単な説明】
【００４７】
【図１】オプトエレクトロニクス半導体コンポーネントを製造する方法の実施例を、中間段階において示す模式的な側面図である。
【図２】オプトエレクトロニクス半導体コンポーネントを製造する方法の実施例を、中間段階において示す模式的な側面図である。
【図３】オプトエレクトロニクス半導体コンポーネントを製造する方法の実施例を、中間段階において示す模式的な側面図である。
【図４】オプトエレクトロニクス半導体コンポーネントを製造する方法の実施例を、中間段階において示す模式的な側面図である。
【図５】オプトエレクトロニクス半導体コンポーネントを製造する方法の実施例を、中間段階において示す模式的な側面図である。
【図６】オプトエレクトロニクス半導体コンポーネントを製造する方法の実施例を、中間段階において示す模式的な側面図である。
【図７】オプトエレクトロニクス半導体コンポーネントを製造する方法の実施例を、中間段階において示す模式的な側面図である。
【図８】オプトエレクトロニクス半導体コンポーネントを製造する方法の実施例を、中間段階において示す模式的な側面図である。
【図９】オプトエレクトロニクス半導体コンポーネントを製造する方法の実施例を、中間段階において示す模式的な側面図である。
【図１０】オプトエレクトロニクス半導体コンポーネントを製造する方法の実施例を、中間段階において示す模式的な側面図である。
【図１１】オプトエレクトロニクス半導体コンポーネントを製造する方法の実施例を、中間段階において示す模式的な側面図である。
【図１２】オプトエレクトロニクス半導体コンポーネントを製造する方法の実施例を、中間段階において示す模式的な側面図である。
【図１３】オプトエレクトロニクス半導体コンポーネントの実施例を示している。
【発明を実施するための形態】
【００４８】
図１から１２には、複数のオプトエレクトロニクス半導体コンポーネントを製造する方法の実施例が示されている。図１に示すように、まず担体複合体２が準備され、その上には複数の半導体本体４及びそれらと電気的に接続された複数の接点６が配置されている。もっと正確には、接点６は、図１には示されない反射層と接続されており、その反射層が担体複合体２と半導体本体４との間に配置されている。
【００４９】
図２に示すように、次に、大面積で形成された犠牲層８が設けられ、その犠牲層は、例えばフォトレジストからなり、かつ少なくとも２０μｍの厚みを有することができる。
【００５０】
図３に示す方法ステップにおいては、担体複合体２が複数の半導体チップ１０に個片化され、それらの半導体チップは特に薄膜半導体チップとして形成されている。このようにして用意された半導体チップ１０の各々は、担持体１２、担持体１２の上側に配置された半導体本体４、接点６及び犠牲層１４を有している。
【００５１】
図４に示す方法ステップにおいては、複数の個片化された半導体チップ１０が補助担体１６上に固定される。半導体本体４が担持体１０から見て補助担体１６に対向するように半導体チップ１０は補助担体１６上に配置される。補助担体１６に適しているのは、例えば、自己付着する箔である。代替的に、半導体チップ１０の固定は一時的な接着剤によって行うことができる。半導体チップ１０は、マトリクス状に配置されており、横方向に、すなわち補助担体１６の主広がり平面に対して平行な方向に、互いに離隔している。
【００５２】
以下の記述は、放射を放出する半導体コンポーネントの例で行われる。半導体チップ１０は、例えばルミネッセンスダイオード半導体チップ、例えば発光ダイオード半導体チップである。しかしそれとは異なり、半導体コンポーネント１０は、放射を受け取るために設けることもでき、例えばフォトダイオードとして形成された半導体チップを有することもできる。
【００５３】
図５に示す方法ステップにおいては、例えばシリコンマトリクスを有する散乱層１８が、補助担体１６の半導体チップ１０が固定されている側に設けられ、そのシリコンマトリクス内に二酸化チタンからなる散乱粒子が埋め込まれている。その場合に散乱層１８は、補助担体１６の半導体チップ１０の間に位置する領域を覆っている。さらに散乱層１８の厚みは、半導体本体４を横方向に完全に包囲するように、選択されている。これは、散乱層１８が直接半導体本体４に隣接することを意味するものではない。例えば半導体本体４と散乱層１８の間に接点６が配置されている。しかし、各横方向においては、半導体本体４から見て散乱層１８の部分領域が配置されている。その場合に散乱層１８は、複数の犠牲層１４よりも大きい厚み、例えば５０μｍより大きい厚みを有している。
【００５４】
図６に示す次の方法ステップにおいて、ハウジング本体複合体２０が圧縮成形によって形成され、そのハウジング本体複合体は散乱層１８上に配置されて、隣接する半導体チップ１０の担持体１２の間の領域を少なくとも領域的に満たしている。その場合に担持体１２の上側２２は、補助担体１６から、ハウジング本体複合体２０よりも短い距離にいる。
【００５５】
図７に示す方法ステップにおいて、ハウジング本体複合体２０が補助担体１６とは逆の側から、例えば研磨のような物理的な方法によって薄くされるので、担持体１２の後ろ側２４が露出する。
【００５６】
図８に示す次の方法ステップにおいては、補助担体１６が剥離によって除去される。さらに犠牲層１４が、例えば溶剤の使用によって除去されるので、半導体本体４の上方には散乱層１８のみが残り、その散乱層は半導体本体４を垂直方向にハウジング本体複合体２０から離れるように越えて延出し、フレーム状に包囲する。
【００５７】
図９に示す方法ステップにおいて、バンプの形状のコンタクト素子２６が形成され、それらのコンタクト素子はそれぞれ接点６の上に配置され、したがって半導体本体４の少なくとも一部との電気的かつ導通的に接続される。その場合にコンタクト素子２６は、担持体１２から離れるように垂直方向に散乱層１８を越えて延出する。それによって完成したコンポーネントにおいて接触するために設けられた接触フィンガーの好ましい形態が得られ、その接触フィンガーは本質的に平面平行に延びることができる。というのは、コンタクト素子２６は散乱層１８も越えて横方向から接触することができるからである。
【００５８】
図１０に示す方法ステップにおいて、スプレーコーティングによって変換層２８が形成され、その変換層が散乱層１８、コンタクト素子２６及び半導体本体４を覆う。
【００５９】
プラナリゼーションの準備のために、例えばシリコンからなることができる透明な被覆３０が設けられる（図１１を参照）。図１２に示す次の方法ステップにおいて、透明な被覆３０が研磨プロセスによって平坦にされ、その場合にコンタクト素子２６も露出されるので、プラナリゼーション層３０を通して半導体本体４の簡単な電気的接触を行うことができる。例えば接触レーンを設けることによって、散乱層１８を越える形状の（上を参照）コンタクト素子を省く場合には、他のやり方で半導体本体４への接触を露出させなければならない。これに関する措置は、当業者には一般的に知られている。
【００６０】
半導体コンポーネント１００に個片化するために、ハウジング本体複合体と散乱層１８が個片化ライン３２に沿って切断される。これは、例えば、物理的には、例えば鋸引き又は打ち抜きによって、化学的に、例えばエッチングによって、かつ／またはコヒーレントな放射により、例えばレーザー切除によって行うことができる。各半導体コンポーネント１００は、担持体１２と、半導体本体４と、散乱層１８の一部と、ハウジング本体としてのハウジング本体複合体２０の一部とを有している。
【００６１】
図１３は、オプトエレクトロニクス半導体コンポーネント１００の実施例を示しており、そのオプトエレクトロニクス半導体コンポーネントは、導通するように形成された担持体１２の上側２２上に配置された半導体本体４を備えた半導体チップ１０を有している。さらに、半導体コンポーネント１００はハウジング本体３４を有しており、そのハウジング本体が半導体チップの担持体１２を横方向に領域的に包囲している。担持体１２の上側２２は、垂直方向Vに沿って半導体本体４から見てハウジング本体３４の前、特にハウジング本体３４の上側３８の前に配置されている。
【００６２】
さらに、ハウジング本体３４上に散乱層３６が配置され、当該散乱層が半導体本体４を横方向に完全に包囲している。
【００６３】
担持体の上側２２とハウジング本体３４、特にハウジング本体の上側３８との間の垂直間隔ｄは、５μｍより大きく、好ましくは１０μｍより大きい。さらに好ましくは、間隔は５０μｍより小さく、特に好ましくは２５μｍより小さい。
【００６４】
ハウジング本体３４の側面４０は、散乱層３６によって覆われていない。さらに散乱層３６は、ハウジング本体から垂直の方向Vに半導体本体４を越えて少なくとも２０μｍだけ延出している。
【００６５】
半導体本体４は、放射を生成及び／又は受け取るために設けられた活性領域４２を備えた半導体層列を有しており、その領域は第１の半導体層４４と第２の半導体層４６の間に配置されている。
【００６６】
コンタクト素子２６は、接点６を介して反射層４８と接続されており、その層は担持体１２と半導体本体４の間に配置されており、かつ第２の半導体層４６と電気的に導通するように接続されている。
【００６７】
さらに少なくとも１つの切り欠き５０（好ましくは複数の切り欠き）が設けられており、その切り欠きは反射層４８、第２の半導体層４４及び活性領域４２を通って第１の半導体層４４内へ延びており、かつ少なくとも部分的に電気的に導通する材料によって満たされている。担持体１２が切り欠き５０を通して第１の半導体層４４と電気的に導通するように接続されている。
【００６８】
コンタクト素子２６と担持体１２の間に電圧を印加することによって、キャリアが逆方向から活性領域４２内へ注入されて、そこで放射を放出しながら再結合される。
【００６９】
半導体本体４の上に変換層１２８が配置されており、その変換層は横方向に散乱層３６によって包囲されており、かつ変換層は、半導体本体４内に発生される、青のスペクトル領域からなる一次波長を有する第１放射を、黄色のスペクトル領域からなる第２の波長を有する二次放射に変換するために形成されている。このようにして人の目には白く見える混合光が生成される。
【００７０】
本発明は、実施例を用いた説明により制限されるものではない。むしろ本発明は、各新しい特徴及び特徴の各組合せを有しており、それは特に、この特徴またはこの組み合わせ自体が特許請求項あるいは実施例に明示的に記載されていない場合でも、請求項における特徴の各組合せの内容をもつ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成28年7月20日(2016.7.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のオプトエレクトロニクス半導体コンポーネント（１００）を製造する方法であって、
ａ）補助担体（２）を提供するステップと、
ｂ）各々が担持体（１２）と、当該担持体の上側（２２）に配置された半導体本体（４）とを備えた複数の半導体チップ（１０）を提供するステップと、
ｃ）前記複数の半導体チップを前記補助担体上に搭載するステップと、ここで、前記複数の半導体チップは、横方向（Ｌ）において互いに離間していると共に、前記担持体から見て、前記半導体本体は前記補助担体に対向しており、
ｄ）隣接する半導体チップの前記半導体本体の間の領域内に少なくとも散乱層（１８）を形成するステップと、
ｅ）隣接する半導体チップの前記担持体の間の箇所に少なくとも配置されるハウジング本体複合体（２０）を形成するステップと、ここで、前記担持体の上側（２２）は、前記ハウジング本体複合体（２０）よりも前記補助担体（２）から短い間隔にあり、
ｆ）前記補助担体（２）を除去するステップと、
ｇ）前記ハウジング本体複合体を複数のオプトエレクトロニクス半導体コンポーネント（１００）に個片化するステップと、
を含み、
前記各オプトエレクトロニクス半導体コンポーネントは、少なくとも１つの半導体チップと、前記散乱層の一部と、ハウジング本体（３４）としての前記ハウジング本体複合体の一部と、を備える、
方法。
【請求項２】
前記担持体の上側と前記ハウジング本体複合体との間の垂直距離（ｄ）は、５μｍより大きい、請求項１に記載の方法。
【請求項３】
前記ステップｂ）において提供される前記複数の半導体チップ（１０）の各々は、犠牲層（１４）を有し、
前記犠牲層（１４）は、前記担持体（１２）の上側（２２）上に配置されると共に、前記半導体本体の前記担持体とは反対側を覆っており、
前記ステップｇ）の前に前記複数の犠牲層の各々が除去される、請求項１又は２に記載の方法。
【請求項４】
前記複数の犠牲層（１４）の各々は、少なくとも２０μｍの厚みを有している、請求項３に記載の方法。
【請求項５】
前記ステップｆ）の後に変換層（２８）が形成され、
前記ステップｇ）において個片化された前記複数の半導体コンポーネント（１００）の各々は、前記変換層の一部を有している、請求項１から４のうちいずれか一項に記載の方法。
【請求項６】
前記変換層（２８）は、スプレーコーティングにより形成される、請求項５に記載の方法。
【請求項７】
前記ステップｆ）の後に、複数のコンタクト素子（２６）が形成され、
前記複数のコンタクト素子の各々は、
前記半導体本体（４）の少なくとも一部と電気的且つ伝導的に接続されていると共に、前記担持体から垂直方向に前記散乱層（１８）を越えて延出している、請求項１から６のうちいずれか一項に記載の方法。
【請求項８】
前記ステップｅ）において前記半導体チップ（１０）が上方を覆われ、その後、前記ハウジング本体複合体（２０）が薄くされることで、前記担持体（１２）が所定箇所で露出する、請求項１から７のうちいずれか一項に記載の方法。
【請求項９】
オプトエレクトロニクス半導体コンポーネント（１００）であって、
前記半導体コンポーネントは、放射を生成及び／又は受け取るために設けられると共に、前記担持体（１２）の上側（２２）に配置された半導体本体（４）を有する半導体チップ（１０）を備え、
前記半導体コンポーネントは、横方向（Ｌ）における所定箇所において前記半導体チップの担持体（１２）を囲むハウジング本体（３４）を備え、
前記担持体の上側（２２）は、前記半導体本体（４）から垂直方向（Ｖ）に見たときに前記ハウジング本体の前方に配置され、
横方向において前記半導体本体を完全に囲む散乱層（３６）が前記ハウジング本体に配置されている、
オプトエレクトロニクス半導体コンポーネント。
【請求項１０】
前記担持体の上側（２２）と前記ハウジング本体（３４）との間の垂直間隔（ｄ）は５μｍより大きい、請求項９に記載のオプトエレクトロニクス半導体コンポーネント
【請求項１１】
前記ハウジング本体の側面（４０）は、前記散乱層（３６）に覆われていない、請求項９又は１０に記載のオプトエレクトロニクス半導体コンポーネント。
【請求項１２】
前記散乱層（３６）は、前記ハウジング本体（３４）から垂直方向（Ｖ）に離れるように少なくとも２０μｍだけ前記半導体本体（４）を超えて延出している、請求項９から１１のうちいずれか一項に記載のオプトエレクトロニクス半導体コンポーネント。
【請求項１３】
変換層（２８）をさらに備え、
前記散乱層（３６）は、横方向（Ｌ）における少なくとも所定箇所で前記変換層を囲む、請求項９から１２のうちいずれか一項に記載のオプトエレクトロニクス半導体コンポーネント。
【請求項１４】
請求項１から８のいずれか一項に従って製造される、請求項９から１３のいずれか一項に記載のオプトエレクトロニクス半導体コンポーネント。
【請求項１５】
前記ハウジング本体は、少なくとも部分的又は完全に吸収するように構成されている、請求項１から８のうちいずれか一項に記載の方法。
【請求項１６】
前記ハウジング本体は、少なくとも部分的又は完全に吸収するように構成されている、請求項９から１４のうちいずれか一項に記載のオプトエレクトロニクス半導体コンポーネント。
【国際調査報告】
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