(57)【要約】  連続酸化物定義（ＯＤ）領域をオーバレイするダミーゲートを含むトランジスタセルが提供される。ダミーゲートの第１の側面に隣接するＯＤ領域の第１の部分はドレインを形成する。セルは、ダミーゲート、およびダミーゲートの第２の反対側の側面に隣接するＯＤ領域の部分をソース電圧に結合するローカル相互接続構造を含む。
2017510069.tif 000002
【特許請求の範囲】
【請求項１】
基板内に画定された連続酸化物定義（ＯＤ）領域と、
第１のダミーゲートと第２のダミーゲートとの間のトランジスタ用のゲートであって、前記トランジスタ用のソースが、前記ゲートと前記第１のダミーゲートとの間の前記ＯＤ領域の第１の部分内に画定され、前記トランジスタ用のドレインが、前記ゲートと前記第２のダミーゲートの第１の側面との間の前記ＯＤ領域の第２の部分内に画定される、ゲートと、
前記第２のダミーゲートの第２の反対側の側面に隣接する前記ＯＤ領域の第３の部分に結合された、第１のゲート指向ローカル相互接続と、
前記第２のダミーゲートに前記第１のゲート指向ローカル相互接続を結合するように構成された、第１の拡散指向ローカル相互接続と
を備える、セル。
【請求項２】
前記基板に隣接する金属層内のソース電圧相互接続に、前記第１の拡散指向ローカル相互接続を結合するように構成されたビアをさらに備える、請求項１に記載のセル。
【請求項３】
前記ソースを画定する前記ＯＤ領域の前記部分に結合するように構成された、第２のゲート指向ローカル相互接続と、
前記第２のゲート指向ローカル相互接続に前記第１のダミーゲートを結合するように構成された、第２の拡散指向ローカル相互接続と
をさらに備える、請求項１に記載のセル。
【請求項４】
前記基板に隣接する金属層内のソース電圧相互接続に、前記第２のゲート指向ローカル相互接続を結合するように構成されたビアをさらに備える、請求項３に記載のセル。
【請求項５】
前記セルが、前記ＯＤ領域を横断して延在するセルのアレイ内の最後のセルであり、前記ＯＤ領域が、第１の端部から前記第３の部分に隣接する反対側の第２の端部まで延在する、請求項１に記載のセル。
【請求項６】
前記セルが、前記連続ＯＤ領域を横断して延在するセルのアレイ内の最初のセルであり、前記連続ＯＤ領域が、前記第３の部分に隣接する第１の端部から反対側の第２の端部まで延在する、請求項１に記載のセル。
【請求項７】
前記第１のゲート指向ローカル相互接続および前記第１の拡散指向ローカル相互接続が、各々レベル２のローカル相互接続であり、前記回路が、前記第３の部分に前記第１のレベル２のゲート指向ローカル相互接続を結合するために、前記第１のレベル２のゲート指向ローカル相互接続と前記第３の部分との間に配置された第１のレベル１のゲート指向ローカル相互接続をさらに備え、前記ビアがレベル３のローカル相互接続である、請求項３に記載のセル。
【請求項８】
前記第１のレベル１のゲート指向ローカル相互接続、前記第１のレベル２のゲート指向ローカル相互接続、および前記第１のレベル２の拡散指向ローカル相互接続が、すべてタングステンを含む、請求項８に記載のセル。
【請求項９】
前記第１のダミーゲート、前記ゲート、および前記第２のダミーゲートが、ゲートピッチに従って互いから分離される、請求項７に記載のセル。
【請求項１０】
前記ゲートが複数のゲートを備える、請求項９に記載のセル。
【請求項１１】
さらなるＯＤ領域をさらに備える、請求項１に記載のセル。
【請求項１２】
前記セルが複数のトランジスタを備える、請求項１に記載のセル。
【請求項１３】
前記ＯＤ領域がＰＭＯＳのＯＤ領域を備える、請求項１に記載のセル。
【請求項１４】
前記ＯＤ領域がＮＭＯＳのＯＤ領域を備える、請求項１に記載のセル。
【請求項１５】
基板内に画定された連続酸化物定義（ＯＤ）領域を形成するステップと、
第１のダミーゲートと第２のダミーゲートとの間にゲートピッチに従って配置されたトランジスタ用のゲートを形成するステップであって、前記トランジスタ用のソースが、前記ゲートと前記第１のダミーゲートとの間の前記ＯＤ領域の部分内に画定され、前記トランジスタ用のドレインが、前記ゲートと前記第２のダミーゲートの第１の側面との間の前記ＯＤ領域の部分内に画定される、ステップと、
前記第２のダミーゲートの第２の反対側の側面に隣接する前記ＯＤ領域の部分に結合された、第１のゲート指向ローカル相互接続を形成するステップと、
前記第２のダミーゲートに前記第１のゲート指向ローカル相互接続を結合するように構成された、第１の拡散指向ローカル相互接続を形成するステップと
を含む、セルを形成するための方法。
【請求項１６】
ソース電圧源に前記第１のゲート指向ローカル相互接続を結合するように構成されたビアを形成するステップをさらに含む、請求項１５に記載の方法。
【請求項１７】
基板内に画定された連続酸化物定義（ＯＤ）領域と、
第１のダミーゲートであって、前記ＯＤ領域が、前記第１のダミーゲートの第１の側面に隣接するドレインを含み、前記ダミーゲートの第２の反対側の側面に隣接する第１の部分を含む、第１のダミーゲートと、
前記第１のダミーゲートおよび前記第１の部分をソース電圧源に相互接続するための手段と
を備える、セル。
【請求項１８】
前記手段が、前記第１のダミーゲートと前記第１の部分との間に延在する２レベルローカル相互接続構造を備える、請求項１７に記載のセル。
【請求項１９】
ゲートと、
第２のダミーゲートであって、前記ＯＤ領域が、前記第２のダミーゲートと前記ゲートとの間のソースを含む、第２のダミーゲートと
をさらに備える、請求項１７に記載のセル。
【請求項２０】
前記２レベルローカル相互接続構造がタングステンを含む、請求項１８に記載のセル。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、参照によりその全体が本明細書に組み込まれている、２０１４年３月３日に出願された米国特許出願第１４／１９５，５２５号の出願日に対する優先権を主張するものである。
【０００２】
本出願は、プロセッサに関し、より詳細には、プロセッサのための電力最適化に関する。
【背景技術】
【０００３】
半導体技術は、深いサブミクロン処理ノードに進み、短絡チャネルの影響は性能を大幅に低下させる可能性がある。キャリア速度はそのような短絡チャネルにおいて飽和状態になり、それにより、切替え速度が遅くなり、トランジスタ強度が低下する。高密度を実現し、しかも十分なトランジスタ強度を保持するために、結晶格子がソースおよびドレインの拡散領域においてひずまされるように、ひずみ工学技法が開発されている（これらの拡散領域は、通常、トランジスタレイアウト用語に関して酸化物定義（ＯＤ）として表記される）。ＯＤは、所望のトランジスタタイプ（ＮＭＯＳまたはＰＭＯＳ）を実現するために必要に応じてドープｎ形またはドープｐ形であるだけでなく、キャリア速度およびトランジスタ強度を増大させるためにひずみも加えられる。その点において、ＯＤは、基板全体をひずませることとは対照的に、局所的にだけひずまされる。
【０００４】
そのような局所的なひずみは、基板全体にわたるグローバルひずみよりも優れていることが証明されている。ひずみのタイプは、トランジスタタイプに依存する。ＰＭＯＳトランジスタ用のＯＤは圧縮的にひずまされるが、ＮＭＯＳトランジスタ用のＯＤが引っ張りひずみを有する。たとえば、圧縮ひずみを導入するために、ｐ形のＯＤにＳｉＧｅの膜が適用される場合があり、引っ張りひずみを導入するために、ｎ形のＯＤにＳｉＮまたはＳｉＣの膜が適用される場合がある。得られたシリコンのひずみ工学は、深いサブミクロン処理ノードにおける満足なトランジスタ強度の実現にかなり成功していることが証明されている。
【０００５】
ひずみ工学を使用すると、レイアウト処理にいくつかの制約がもたらされる。図１は、例示的なトランジスタのペア用のレイアウトを示す。第１のトランジスタ１００は、第１のＯＤ領域１０５によって画定された、そのソース（Ｓ）およびドレイン（Ｄ）を有する。ポリシリコンゲート１１０は、ソース領域とドレイン領域を分離する。別のＯＤ領域１１５およびポリシリコンゲート１２０の同様の配置は、別のトランジスタ１０１を画定する。高度な処理ノードにおいて、ドレイン領域およびソース領域を形成するＯＤ１１５およびＯＤ１０５は両方とも比較的短いので、図１のレイアウトは非効率的なはずである。ＯＤへのそのような短い長さにより、局所的なひずみ工学の使用にかかわらず、その結晶格子の弛緩が多すぎるようになる。トランジスタ１００および１０１は、したがって弱すぎるはずである。対照的に、ＯＤ１０５およびＯＤ１１５が点線１２５によって示されたように連続ＯＤを形成するように拡張され得る場合、ＯＤ１０５およびＯＤ１１５は、ひずみを増大させることができ、より良好な性能がもたらされる。しかし、ＯＤのそのような拡張は、トランジスタ１００のドレインをトランジスタ１０１のソースに短絡させるはずである。
【０００６】
深いサブミクロン処理ノードにおいて満足なトランジスタ性能を実現するために、「連続ＯＤ」レイアウトが開発された。図２は、連続ＯＤ２００用の例示的なレイアウトを示す。トランジスタ１００および１０１は、依然、それぞれ、ポリシリコンゲート１１０および１２０に対して画定されている。しかし、ＯＤ２００は、両方のトランジスタ用に連続しており、その結果、ＯＤ２００は、満足なトランジスタ強度のために十分な格子ひずみを構築することができる。ダミーポリシリコンゲート２０５は、ソース電圧に帯電するように構成されることによって、トランジスタ１００と１０１を電気的に絶縁する。たとえば、ＯＤ２００がドープｐ形である場合、ダミーゲート２０５は、電源電圧ＶＤＤに接続されるはずである。代替として、ＯＤ２００がドープｎ形である場合、ダミーゲート２０５は、アースに接続されるはずである。同様のダミーゲート２１０は、連続ＯＤ２００内のダミーゲート２１０の左側にあるトランジスタ（図示せず）からトランジスタ１００を絶縁する。
【０００７】
連続ＯＤ２００を使用すると、十分な結晶格子ひずみが実現されることが可能になるが、いくつかの設計問題が存在する。たとえば、各トランジスタは、個別の「標準セル」内に存在すると考えることができる。トランジスタ１００を形成する標準セル２０１は、ダミーゲート２１０沿いの境界Ａからダミーゲート２０５沿いの境界Ｂまで延在する。各ダミーゲートはソース電圧に常に接続され、ＰＭＯＳ実施形態では、ソース電圧はＶＤＤであるが、ＮＭＯＳ実施形態では、ソース電圧はアースである。相互接続２１５は、ダミーゲート２０５とトランジスタ１０１のソースとの間を結合するソース電圧を供給する。同様に、相互接続２２０は、ダミーゲート２１０とトランジスタ１００のソースとの間を結合するソース電圧を供給する。この標準セルトポロジーを念頭に置いて、標準セル２０１についての漏電を特徴付けることに関して発生する問題に留意されたい。トランジスタ１００用のドレインからの漏電に関して、それは、トランジスタ１００用のソースからゲート１１０を横断する漏電に関してセルレベルにおいて画定することができる。しかし、トランジスタ１００用のソースからのこの漏洩電流は、ダミーゲート２１０の左側にある拡散領域２２５についての状態に依存する。先験的に、標準セル２０１が別の標準セルの次にインスタンス化される前に、このさらなる標準セルにおいて拡散領域２２５が別のトランジスタ用のソースであるかドレインであるかは知ることができない。この不確実性により、トランジスタ１００についての漏電計算がかなり複雑になる。たとえば、拡散領域２２５が別のトランジスタのソースを形成すると仮定すると、拡散領域２２５は、ダミーゲート２１０を横断して漏電が発生しないように、トランジスタ１００用のソースと同じ電圧になる。反対に、拡散領域２２５が別のトランジスタのドレインを形成する場合、漏洩電流は、トランジスタ１０１用のソースから拡散領域２２５に流れる。漏洩電流は、常に、トランジスタ１００用のドレインとソースとの間のゲート１１０を横断して存在することが知られている。この漏洩電流は、拡散領域２２５がドレインを形成するかソースを形成するかに依存する「オプション」漏洩電流から区別するために、「常在」漏洩電流と表記される場合がある。その結果、セル２０１などの標準セルについて２つの可能性、常在漏洩電流だけまたは常在漏洩電流およびオプション漏洩電流の合計が存在する。漏洩電流の特徴付けは、設計の非常に重要な性能証明である。しかし、連続ＯＤ２００用の図２に示された従来の標準セルアーキテクチャは、所与の設計のための漏洩電流の特定を大いに困難にする。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
したがって、改善された標準セルの連続ＯＤアーキテクチャに対する必要性が当技術分野に存在する。
【課題を解決するための手段】
【０００９】
連続酸化物定義（ＯＤ）領域処理に一貫した漏洩電流の特徴付けを提供するセルアーキテクチャが開示される。その点において、「セル」は、論理ゲートまたはインバータなどのブロックを構築する回路用のレイアウトを指す。ブロックを構築するそのような回路は、通常、いくつかのトランジスタを備えるが、本明細書で開示される実施形態は、ただ１つのトランジスタを含む場合もある。従来のセルは、第１のダミーゲートから第２のダミーゲートまで延在すると見なすことができる。ダミーゲートの境界内に、トランジスタの数に応じて、１つまたは複数のゲートが存在する場合がある。同様に、１つまたは複数の連続ＯＤ領域がセルの端から端まで延在する場合がある。これらの連続ＯＤ領域は、連続アクティブ領域と表記される場合もある。たとえば、セルがＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方を含むべき場合、セルは、少なくとも２つの連続ＯＤ領域である、ＰＭＯＳトランジスタ用の少なくとも１つのドープｐ形アクティブ領域、およびＮＭＯＳトランジスタ用の少なくとも１つのドープｎ形アクティブ領域を必要とするはずである。従来のセルでは、セル構造はダミーゲート境界でとどまるはずである。しかし、本明細書で開示される有利なセルは、トランジスタのドレインに隣接するダミーゲートを超える拡張を必要とする。その点において、トランジスタは、トランジスタのゲートによって分離されるように、各々がＯＤ領域内で画定されるドレインおよびソースを保持する。ドレインは、このようにして、ゲートから隣接するダミーゲートの第１の側面に伸張するＯＤ領域の部分において画定される。ドレインに隣接するこのダミーゲートは、本明細書において、ドレイン側ダミーゲートと表記される場合もある。残りのダミーゲートは、したがって、ソース側ダミーゲートと表記される場合がある。
【００１０】
ドレイン側ダミーゲートは、反対側の第２の側面を含む。従来のセルでは、ドレイン側ダミーゲートのこの反対側の第２の側面に隣接するＯＤ領域の部分に繰り越す構造は存在しない。しかし、下記でさらに説明されるように、本明細書で説明されるセルは、ドレイン側ダミーゲート、およびドレイン側ダミーゲートの反対側の第２の側面に隣接するＯＤ領域の部分をソース電圧に結合するローカル相互接続構造を含む。セル用のドレインが、ソース電圧に帯電しているＯＤ領域の部分から、ドレイン側ダミーゲートによって常に分離されていることが保証されるので、これはかなり有利である。セルを含むＯＤ領域は、通常、多数の他のセルを含んでいることに留意されたい。これらのセルは、最初のセルから最後のセルまで延在すると見なすことができる。しかし、ドレイン側ダミーゲートの第２の側面に隣接するＯＤ領域の部分において画定されたセルがこれ以上存在しないような、セルが最後のセル（または最初のセル）である場合でも、ＯＤ領域のこの部分は、領域のこの部分からドレイン側ダミーゲートを横断してドレインに流れる漏洩電流に関して、トランジスタソースと異ならないように動作する。言い換えれば、ＯＤ領域のこの部分において画定されたセルが存在する場合も、存在しない場合もある。ドレイン側ダミーゲートに隣接する別のセルが存在するかどうかにかかわらず、ドレイン側ダミーゲートの第２の側面に隣接するＯＤ領域の部分は、ソース電圧に帯電する。
【００１１】
このセルアーキテクチャが与えられると、従来の連続ＯＤセルの漏電に関して上記で説明された不確実性が軽減される。得られたセルは、常に一貫した予測可能な漏電をもたらす。その点において、ソース側ダミーゲートを超えてソース側ダミーゲートの外側の連続ＯＤ領域へのローカル相互接続の拡張を、セルが必要としないことに留意されたい。それは、さらなるセルがドレインを保持するように連続ＯＤ領域のこの部分において画定されることであり得る。存在するセルのソースからこのさらなるセルのドレインに漏洩電流が流れることは確かである。しかし、このさらなるセルは同じ構造を有し、この漏洩電流をそれ自体の漏洩電流として測定するので、そのようなさらなる漏洩電流は、セルレベルでの漏洩電流の特徴付けを損なわない。反対に、この近隣セルがそのソースと接合する場合、ソース同士の接合の故に、近隣セルとの間の漏洩電流は存在しない。
【図面の簡単な説明】
【００１２】
【図１】不連続拡散領域を有する従来のトランジスタのペアを示す図である。
【図２】連続拡散領域内の従来のトランジスタのペアを示す図である。
【図３】マルチレベルのローカル相互接続および関連構造の断面図である。
【図４Ａ】連続拡散領域内のセル用のレイアウトを示す図であって、トランジスタがダミーゲートの第１の側面に隣接するドレインを含み、セルが拡散領域の部分およびダミーゲートをソース電圧に帯電させるように構成されたローカル相互接続を含む、図である。
【図４Ｂ】図４Ａのセルに対する鏡像関係を有するセルを示す図である。
【図５Ａ】さらなるダミーゲートが電源に接続されていない、図４Ａのセルアーキテクチャの変形形態を示す図である。
【図５Ｂ】近接セル内のトランジスタのドレインに接合する図５Ａのセルを示す図である。
【図６】本開示による、セルの例示的な漏洩電流分析についてのフローチャートである。
【図７】図４Ａ〜図５Ｂのセルのための例示的な製造方法についてのフローチャートである。
【発明を実施するための形態】
【００１３】
予測可能な漏洩電流を有する連続ＯＤ標準セルのための必要性を満たすために、既知の量の漏洩電流をもたらす様々な連続ＯＤ標準セルのアーキテクチャが開示される。言い換えれば、図２に示された従来のレイアウトに関して上記で説明された不確実性が除去される。次いで、設計が組み込む標準セルの数のみから漏洩電流を明確に予測することができるので、これは著しく有利である。対照的に、図２の従来の標準セル２０１を使用して構築された回路からの漏洩電流は、様々なドレインソース間またはソース同士のセルの接合に依存するので、シミュレーションを介して決定されなければならない。際だって対照的に、開示されたセルについての漏洩電流計算は、近隣セルとのソース同士またはソースドレイン間の接合を有するかどうかにかかわらず、変化しない。これらの有利な特徴は、最近のローカル相互接続の説明で、より良く諒解することができる。
【００１４】
再び図２を参照すると、ローカル相互接続２２０および２１５が簡略化された形態で示されていることに留意されたい。実際には、ゲート領域と非ゲート領域との間を結合するための様々なローカル相互接続のレイアウトまたは構造が知られている。これらの構造は、本明細書において、（ビア専用の第３の層を有する）２層ローカル相互接続トポロジーに関して開示される。基板に隣接する金属層内のリード線も時々「ローカル相互接続」と表記されるが、そのようなリード線は本明細書で使用する「ローカル相互接続」の定義から除外される。より古い処理ノードでは、最初の金属層（および上位の金属層）内の相互接続は、ビアを介してトランジスタゲートおよびドレイン／ソース端子に結合するはずである。しかし、半導体処理技術が深いサブミクロン領域に進んだので、最初の金属層（または上位層）からのビアは、２層ローカル相互接続構造を介してこれらのトランジスタ構造に結合する。ビアは、このようにして、ローカル相互接続の２つの下位層（レベル１およびレベル２）の間の上位の第３の層（レベル３）内にある。
【００１５】
いくつかの例示的な２レベルローカル相互接続が図３に示される。この図においてわかるように、レベル１からレベル３に及ぶ３レベルのローカル相互接続が存在する。レベル１は、連続拡散領域（ＯＤ）３０５に隣接するローカル相互接続の層を定義する。レベル３は、第１の金属層Ｍ１に隣接するローカル相互接続の層を定義する。最後に、レベル２は、レベル１のローカル相互接続とレベル３のローカル相互接続との間を結合するローカル相互接続の層を定義する。
【００１６】
レベル１のローカル相互接続３１０は、ＬＩｃと表記されるローカル相互接続（ＬＩ）のタイプを備える。レベル２には、２つのタイプのローカル相互接続、ＬＩａ３１５およびＬＩｂ３２０が存在する。このように、レベル１には１つのタイプ（ＬＩｃ３１０）が存在し、レベル２には２つのタイプ（ＬＩａ３１５およびＬＩｂ３２０）が存在する。ＬＩｃ３１０などのレベル１の相互接続は、連続拡散領域３０５に直接結合する。したがって、そのようなレベル１の相互接続は、任意のレベル２の相互接続の形成よりも前に、連続拡散領域（ＯＤ）３０５に適切な半導体処理マスクを介して適用されるはずである。レベル１はまた、ポリシリコン層またはｈｉｇｈ−ｋ金属層などのゲート層３００用のレベルである。ゲート層３００は、連続拡散領域３０５内のソース、ドレイン、およびチャネルを保持するトランジスタ用のゲートを形成するので、ローカル相互接続の形態ではない。ＬＩａ３１５およびＬＩｂ３２０などのレベル２の相互接続は、ビアＶ０  ３２５などのビアを介して第１の金属層Ｍ１（または上位の金属層）に結合する。ビアは、レベル２と第１の金属層Ｍ１との間のレベル３に配置される。
【００１７】
再び図２を参照すると、ゲート層１１０、１２０、および２０５用のフットプリントは、連続拡散領域２００のための多角形フットプリント用の縦軸に直交する縦軸を有する比較的狭い多角形を形成する。所与のタイプのローカル相互接続が、一般に、ゲート層または連続拡散領域のいずれかに平行な縦軸を有する多角形形状を有する（すなわち、ゲート層または連続拡散領域のいずれかのための多角形フットプリント用の縦軸に平行な縦軸を有する多角形フットプリントを有する）ように配置されるような構成に、ローカル相互接続は従う。レイアウト目的で使用される多角形形状の縦軸に繰り返し言及することは煩雑なので、ローカル相互接続は、その多角形フットプリントがゲート層の多角形フットプリント用の縦軸に平行な縦軸を有する場合、本明細書において、「ゲート指向ローカル相互接続」であると定義される。反対に、ローカル相互接続は、その多角形フットプリントが拡散領域の多角形フットプリント用の縦軸に平行な縦軸を有する場合、本明細書において、「拡散指向ローカル相互接続」であると定義される。
【００１８】
ＬＩｃ３１０などのレベル１のローカル相互接続は、拡散領域３０５上に形成される。したがって、ＬＩｃ３１０は、相互接続の上位層に関して、拡散領域３０５への直接電気結合として動作する。したがって、レベル１のローカル相互接続は、そうでない場合ゲート層３００用のレイアウトと干渉するので、ゲート指向ローカル相互接続でなければならないことを、直ちに諒解することができる。ＬＩｃ３１０は、拡散指向ローカル相互接続ではあり得ないか、またはゲート層３００に短絡し、交差する可能性がある。対照的に、レベル２のローカル相互接続は、ゲート指向ローカル相互接続または拡散指向ローカル相互接続のいずれかであり得る。ＬＩａ３１５などの１つのレベル２のタイプのローカル相互接続が、ＬＩｃ３１０に結合するために必要である。したがって、ＬＩａ３１５は、ゲート指向ローカル相互接続であり、レベル３内の対応するビア（図示せず）とＭ１（または上位の金属層）との間を結合する。レベル２のＬＩｂ３２０は、ゲート層３００に結合し、（本明細書では拡散指向であると見なされる）正方形フットプリントを有するか、または拡散指向である多角形フットプリントを有するように配置される。ＬＩｂ３２０は、本明細書において、「ＭＰ」３２０と表記される場合もある。ＬＩｂ３２０と金属層Ｍ１との間を結合するビアＶ０は、Ｍ１とレベル１およびレベル２のローカル相互接続との間のレベル３の相互接続の代表である。第１の金属層Ｍ１はレベル３の上に位置する。ＬＩａ３１５、ＬＩｂ３２０、およびＬＩｃ３１０は、通常、タングステンを含み、ビアＶ０およびＭ１は、通常、銅を備える。ローカル相互接続の分野で知られている他の材料を使用することができる。
【００１９】
これらのローカル相互接続の概念を念頭に置いて、例示的な標準セル４００が図４Ａに示される。（本件におけるすべての他のレイアウト図と同様に）この図は平面図であることに留意されたい。言い換えれば、図３がＯＤ３０５を含む基板の断面図であったのに対して、図４Ａは、標準セル４００を担持する基板のアクティブ面の平面図を示している。このレイアウトでは、標準セル４００は、連続ＯＤ４２０内に形成されたソース４１０およびドレイン４１５を保持するトランジスタ４０５を含む。ＯＤ４２０は連続なので、標準セル４００は、第１のダミーポリシリコンゲート４２５から、トランジスタ４０５用のポリシリコンゲート４５０を横断して第２のダミーゲート４３０まで延在する。セル４００は、他のトランジスタ用のゲート４５０などのさらなるポリシリコンゲートを含む場合があることに留意されたい。明確に例示するために、セル４００は、このように、ただ１つのポリシリコンゲート４５０を含んで示されているが、代替の実施形態では、さらなるそのようなポリシリコンゲートが含まれる場合があることを諒解されたい。同様に、セル４００は、連続ＯＤ４２０に加えて、さらなる連続ＯＤ領域を含む場合がある。レベル２のＭＰ相互接続４３５は、第１のダミーゲート４２５からレベル１のＬＩｃ相互接続４５５を通ってソース４１０に結合する。ビア４６０は、レベル２の相互接続ＬＩａ層（図示せず）を介してＭ１金属層（図示せず）などの金属層とレベル１のＬＩｃ相互接続４５５との間を結合し、その結果、ソース領域４１０およびダミーゲート４２５は、適切なソース電圧（トランジスタ４０５が、それぞれ、ＰＭＯＳトランジスタかＮＭＯＳトランジスタかに応じて、ＶＤＤまたはアース）に帯電する。
【００２０】
相互接続４３５に類似する方式で、レベル２のＭＰ相互接続４４０は、第２のダミーゲート４３０からレベル１のＬＩｃ相互接続４６５を通ってダミーゲート４３０の右側にあるＯＤ４２０内の拡散領域４４５に結合する。ダミーゲート４３０は、ダミーゲートとして機能するためにダミーゲート用のソース電圧に接続されるべきなので、ビア４７０は、レベル２のＬＩａ相互接続（図示せず）を通って金属層（図示せず）内のソース相互接続とレベル１のＬＩｃ相互接続４６５との間を結合する。拡散領域４４５も、このようにして、ソース電圧に帯電する。前に説明されたように、ＬＩｃ４６５とＬＩａ相互接続の両方は、ゲート指向相互接続である。これらのゲート指向相互接続のレベル１／レベル２のスタックでは、ＬＩａ相互接続とＬＩｃ相互接続の組合せは、ＭＯ＿ＯＤ層として示される場合がある。たとえば、ＭＯ＿ＯＤ層４８０はドレイン４１５に結合する。
【００２１】
従来方式でダミーゲート４２５上の点線Ａからダミーゲート４３０上の点線Ｂまで延在する従来のセル境界の外側に、これらの構造が存在する場合でも、セル４００は、ＭＰ相互接続４４０、ＬＩｃ相互接続４６５、およびビア４７０を含むことに留意されたい。これらの追加構造は、拡散領域４４５を常にソース電圧に帯電するようにさせるので、かなり有利である。次いで、ダミーゲート４３０を横断してこの追加「ソース」（拡散領域４４５）からドレイン４１５までの漏洩電流を計算することができる。この漏洩電流は、次いで、セル４００の複製ごとに同じになる。セルレベルにおいて、漏洩電流は常に追加「ソース」（拡散領域４４５）からドレイン４１５まで計算されるので、ダミーゲート４２５の左側にあるＯＤ４２０内の拡散領域４８５にソースが存在するかドレインが存在するかの予測不可能性は、したがって、問題ではない。拡散領域４８５が別のセル（図示せず）用のソースを備える場合、ソース／拡散領域４８５とソース４１０との間のダミーゲート４２５を横断するさらなる漏洩電流は存在することができない、何故なら、これらのノードは同じ電位に帯電するからである。反対に、拡散領域４８５が別のセル（図示せず）用のドレインを備える場合、ソース４１０から拡散領域４８５までの漏洩電流は、セルレベルにおいて、このさらなるセル用のドレインにおいて取り込まれるはずである。今や漏洩電流をセルレベルにおいて特徴付けることができるが、上記で説明されたように、これは従来のセル２０１では問題であったという点で、これはかなり有利である。これがどれほど有利であるかは、製造工程およびセルの寸法に依存し、常に、様々な予想される処理特性、供給電圧、および温度について、この画定された漏洩電流に範囲を位置づけることができることに留意されたい。この範囲が何であれ、次いで、それをセル４００の数と乗算して、漏洩電流を特徴付けることだけが必要である。対照的に、図２のセル２０１の場合、漏洩電流に対するそのような容易な解決策をもたない。詳細には、（上記で説明されたように、上記で説明された２レベルローカル相互接続を構成しない簡略化された形態で示される）相互接続２１５は、セル２０１の一部ではない。その結果、セル２０１は、セル４００が既知の量の漏洩電流をもたらすことに関して行う確実性を提供しない。
【００２２】
セル４００と従来のセル２０１との間には、明確な物理的な差異が存在することに留意されたい。たとえば、セル２０１がトランジスタアレイの縁部にあったと仮定する。言い換えれば、ゲート１１０および１０１（ならびにダミーゲート２１０および２０５）などのゲートがゲートピッチに従って配置されることが知られている。このピッチは、隣接するゲート構造間の通常間隔を画定する。ＯＤ２００などのＯＤ拡散領域は、このように、様々なセル用の多数のゲートを横断して延在する。ゲートは、このように、ＯＤ拡散領域の一方の端部からＯＤ拡散領域の残りの端部まで連続ＯＤ拡散領域の範囲にわたって配列される。ゲートは、ＯＤ拡散領域の端から端までゲートピッチに従って、それらの配置に関して最初のゲートから最後のゲートまで配列されると見なすことができる。同様に、ゲートに対応するトランジスタも、任意の所与の連続ＯＤ拡散領域に関して、開始トランジスタから最終トランジスタまで配列されると見なすことができる。その点において、図２のトランジスタ１００が連続ＯＤ拡散領域２００上の最終トランジスタであったと仮定する。そうなら、トランジスタ１００の右側にあるトランジスタ１０１は存在しないはずである。相互接続２１５はトランジスタ１０１用のセルの一部なので、トランジスタ１００が連続ＯＤ拡散領域２００上の最終トランジスタであった場合、このように、トランジスタ１０１は存在しないはずである。ダミーゲート２０５は、したがって、そのような従来のケースでは電源に接続されないはずである。しかし、セル４００はかなり異なり、相互接続４４０ならびに相互接続４６５およびビア４７０がセル４００内に含まれるので、セル４００が連続ＯＤ拡散領域４２０上の最終セルであるかどうかは問題ではない。ゲート４３０ならびに拡散領域４４５は、このように、セル４００が最終セルかそれより前のセルかにかかわらず、ソース電圧に常に帯電する。
【００２３】
一実施形態では、拡散指向ローカル相互接続４４０およびゲート指向ローカル相互接続４６５のローカル相互接続構造は、ダミーゲート４３０および拡散領域４４５をソース電圧に結合するための手段を備えると見なすことができる。
【００２４】
本明細書において定義されたように、ＯＤ整合構造用の縦軸は、「拡散指向」方向に延在すると見なすことができ、ゲート整合構造は、拡散指向方向に直交する「ゲート指向」方向に延在すると見なすことができる。再びセル４００を参照すると、ＭＰローカル相互接続４３５および４４０は、拡散指向方向に延在すると見なすことができる。たとえば、相互接続４４０は、ダミーゲート４３０からレベル１のＬＩｃ相互接続４６５まで拡散指向方向に延在する。対照的に、レベル１のＬＩｃ相互接続４６５は、ダミーゲート４３０の部分と平行なので、ゲート指向方向に明白に延在する。
【００２５】
図４Ａに示されたセルアーキテクチャは、トランジスタ４９５を含むセル４０１のための図４Ｂに示されたように、容易に１８０度反転することができる。言い換えれば、セル４００は、ゲート４５０の左側にそのソース４１０を保持し、ゲート４５０の右側にそのドレインを保持し、セル４０１用のソース４１０はゲート４５０の右側にある。同様に、ドレイン４１５はセル４０１内のゲート４５０の左側にある。セル４００およびセル４０１は、このように、互いの鏡像である。セル４０１内の残りの構造は、この鏡像関係に従い、そうでない場合、セル４００に関して説明された通りである。たとえば、相互接続４７０はセル４００内のゲート４５０の右側にあったが、相互接続４７０はセル４０１内のゲート４５０の左側にある。したがって、セル４０１は、境界ＡまたはＢのいずれかにおいて、別のセル４０１またはセル４００に接合する場合があることを諒解することができる。同様に、セル４００は、境界ＡまたはＢのいずれかにおいて、他のセル４００またはセル４０１に接合する場合がある。接合にかかわらず、セル４００および４０１についての漏洩電流は、セルレベルにおいて常に有利に特徴付けることができる。セル４００に関して説明されたように、セル４０１は、ただ１つのポリシリコンゲート４５０および１つの連続ＯＤ４４５を含むが、代替のセルアーキテクチャが複数のゲートおよび連続ＯＤ領域を含む場合があることを諒解されたい。
【００２６】
図５Ａにおいて、セル５００用の代替のセルアーキテクチャが示される。セル５００とセル４００との間の差異は、ＭＰ相互接続４３５が存在しないことである。そうでない場合、セル５００内の構造は、セル４００に関して説明された通りである。その結果、ダミーゲート４２５は、電源に接続されていない。しかし、ダミーゲート４２５は、別のセルとの接合後適切に帯電するので、これは問題を引き起こさない。たとえば、（異なる数のポリシリコンゲートおよび連続ＯＤ領域を有する場合があるが）セル５００と同じ構造を有するセル内の別のトランジスタ（図示せず）が、図５Ｂに示されたように、ダミーゲート４２５に隣接するそのドレイン５１５を保持する場合、ちょうどレベル２の拡散指向相互接続４４０がレベル１のゲート指向相互接続４６５に結合することをセル５００が必要とするように、このさらなるトランジスタは、レベル１のゲート指向相互接続４５５にダミーゲート４２５を結合するレベル２の拡散指向相互接続５１０の追加を必要とする。第２のダミーゲート４３０はトランジスタ５０５用のドレインに隣接するので、相互接続４４０の目的は、第２のダミーゲート４３０に隣接するＯＤ部分４４５がソース電圧に接続されることを保証することであることに留意されたい。このようにして、セル５００についての漏洩電流は、ドレイン５１５が代わりにソースであったかどうかにかかわらず、特徴付けることができる。ソース４１０からドレイン５１５までの漏電は、次いで、ドレイン５１５を含むトランジスタ用のセル（図示せず）において取り込まれる。このさらなるセルが、ドレイン５１５が示されるところに代わりにソースを保持した場合、ソース４１０とこの他のソースとの間に漏電は存在しないはずである。セル５００についての（同様にセル４００および４０１についての）セルレベルにおける漏電は、隣接するセルの接合部（ソースまたはドレイン）にかかわらず同じである。これらの有利なセル構造について、次に例示的な製造方法が説明される。
【００２７】
漏洩電流の分析および製造の例示的な方法
上記で説明されたように、回路の設計および分析は、本明細書において開示された発明的なセル設計によって、かなり簡略化される。従来のセルアーキテクチャのように、これらのセル設計は、ダミーゲートを使用してそれらのトランジスタを隔離する。詳細には、セルは、第１のダミーゲートの第１の側面に隣接するドレインを含む。同様に、セルは、第２のダミーゲートに隣接するソースを含む。セルのゲートは、ドレインとソースとの間に位置する。そのような構造は従来型である。しかし、従来型ではないところは、セルが第１のダミーゲートから延在するローカル相互接続構造を含むことであり、その結果、第１のダミーゲートと第１のダミーゲートの第２の反対側の側面に隣接するＯＤ領域の部分の両方は、ソース電圧に帯電する。これにより、あらゆるセルについて予測可能な漏洩電流が保証され、単一のＯＤ領域に関して、それは、ＯＤ領域のこのソース帯電部分からそのＯＤ領域を横断してセルのドレインまでの漏洩電流である。セルを横断して延在するＯＤ領域の数に応じて、漏洩電流を予測することができる。この保証が与えられると、セルドレインにソースが接合するかドレインが接合するかに関して問題は存在しない。さらなるセルのソースがセルのソースに接合する場合、さらなる漏洩電流は発生しない。さらなるセルのドレインがセルのソースに接合する場合、この近接のさらなるセルは、セルからさらなるセルのドレインに流れるはずの漏洩電流を「取り込む」。このようにして、回路設計者は、どの漏洩電流がセルの特定のインスタンス化のためになるかを計算する必要があるだけである。この計算は、当技術分野で知られているルーチン計算であり、トランジスタの寸法および予想される半導体特性に依存するはずである。当然、製造の後まで正確な処理特性を知ることはできないので、そのような計算において何らかの許容値が存在するはずである。しかし、この許容値はすべてのセルについて同じである。漏電計算は、このように、比較的楽になり、所与のＯＤ領域を横断して延在するセルを数え、得られた数を予想される漏洩電流と乗算する必要があるだけである。
【００２８】
図６のフローチャートは、この有利な漏洩電流分析方法を要約する。分析は、プロセッサ（図示せず）を使用して実行することができる。方法は、連続ＯＤ領域を横断して延在する複数のセルを含む回路を設計するステップ６００から始まり、各セルは、第１のダミーゲートの第１の側面に隣接するドレイン、および、第１のダミーゲートと第１のダミーゲートの第２の反対側の側面に隣接するＯＤ領域の第１の部分の両方をソース電圧に結合するように構成されたローカル相互接続構造を含む。方法は、プロセッサにおいて、ＯＤ領域の第１の部分とドレインとの間のセル漏洩電流を計算する動作６０５を含む。最後に、分析は、プロセッサにおいて、複数のセルの中のセルの数を数え、その数をセル漏洩電流と乗算して、複数のセルについての漏洩電流全体を取得する動作６１０を含む。
【００２９】
さらなるステップ（図示せず）において、複数のセルおよび対応するＯＤ領域は、半導体基板内に形成されて、製造を完了することができる。しかし、漏洩電力分析は、セルを数え、そのカウントをセル漏洩電流と乗算することを必要とするにすぎないという点で、大いに簡略化されることに留意されたい。しかし、従来のセルのドレインが別の従来のセルのドレインに接合するかソースに接合するかは不明なので、それは従来のセルを有するケースではない。したがって、開示されたセルアーキテクチャにより、回路の設計および分析が大いに簡略化される。
【００３０】
本開示によるセルのための例示的な製造方法が図７に提供される。最初のステップ７００において、連続酸化物定義（ＯＤ）領域が基板内に画定される。ステップ７０５は、第１のダミーゲートと第２のダミーゲートとの間にトランジスタ用のゲートを形成することを含み、トランジスタ用のソースは、ゲートと第１のダミーゲートとの間のＯＤ領域の部分内に画定され、トランジスタ用のドレインは、ゲートと第２のダミーゲートの第１の側面との間のＯＤ領域の部分内に画定される。ステップ７１０は、第２のダミーゲートの第２の反対側の側面に隣接するＯＤ領域の部分に結合された第１のゲート指向ローカル相互接続を形成することを含む。最後に、ステップ７１５は、第１のゲート指向相互接続と第２のダミーゲートとの間に結合された第１の拡散指向ローカル相互接続を形成することを含む。セル４００、４０１、および５００の残りの構造を作成するために、類似する形成ステップが実行され得ることを諒解されたい。
【００３１】
当業者が今や諒解するように、かつ目下の特定の適用例に応じて、本開示の趣旨および範囲から逸脱することなく、本開示のデバイスの材料、装置、構成、および使用方法において、かつそれらに対して、多くの修正、置換、および変更を行うことができる。このことに照らして、本明細書に図示および記載された特定の実施形態は、本開示のいくつかの例にすぎないので、本開示の範囲は、本明細書に図示および記載された特定の実施形態の範囲に限定されるべきではなく、むしろ、以下に添付された特許請求の範囲およびそれらの機能的な等価物の範囲と完全に同じ範囲であるべきである。
【符号の説明】
【００３２】
１００  第１のトランジスタ
１０１  別のトランジスタ
１０５  第１のＯＤ領域
１１０  ポリシリコンゲート
１１５  別のＯＤ領域
１２０  ポリシリコンゲート
１２５  点線
２００  連続ＯＤ
２０１  標準セル
２０５  ダミーポリシリコンゲート
２１０  ダミーポリシリコンゲート
２１５  相互接続
２２０  相互接続
２２５  拡散領域
３００  ゲート層
３０５  連続拡散領域
３１０  レベル１のローカル相互接続ＬＩｃ
３１５  レベル２のローカル相互接続ＬＩａ
３２０  レベル２のローカル相互接続ＬＩｂ
３２５  ビアＶ０
４００  標準セル
４０１  標準セル
４０５  トランジスタ
４１０  ソース
４１５  ドレイン
４２０  連続ＯＤ
４２５  第１のダミーポリシリコンゲート
４３０  第２のダミーポリシリコンゲート
４３５  レベル２のＭＰ相互接続
４４０  レベル２のＭＰ相互接続
４４５  拡散領域
４５０  ポリシリコンゲート
４５５  レベル１のＬＩｃ相互接続
４６０  ビア
４６５  レベル１のＬＩｃ相互接続
４７０  ビア
４８０  ＭＯ＿ＯＤ層
４８５  拡散領域
４９５  トランジスタ
５００  セル
５０５  トランジスタ
５１０  レベル２の拡散指向相互接続
５１５  ドレイン
６００  ステップ
６０５  動作
６１０  動作
７００  ステップ
７０５  ステップ
７１０  ステップ
７１５  ステップ
【図１】
2017510069.tif 000003
【図２】
2017510069.tif 000004
【図３】
2017510069.tif 000005
【図４Ａ】
2017510069.tif 000006
【図４Ｂ】
2017510069.tif 000007
【図５Ａ】
2017510069.tif 000008
【図５Ｂ】
2017510069.tif 000009
【図６】
2017510069.tif 000010
【図７】
2017510069.tif 000011
【手続補正書】
【提出日】平成28年8月31日(2016.8.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板内に画定された連続酸化物定義（ＯＤ）領域と、第１のダミーゲートと第２のダミーゲートとの間のトランジスタ用のゲートであって、前記トランジスタ用のソースが、前記ゲートと前記第１のダミーゲートとの間の前記連続ＯＤ領域の第１の部分内に画定され、前記トランジスタ用のドレインが、前記ゲートと前記第２のダミーゲートの第１の側面との間の前記連続ＯＤ領域の第２の部分内に画定される、ゲートと、前記第２のダミーゲートの第２の反対側の側面に隣接する前記連続ＯＤ領域の第３の部分に結合された、第１のゲート指向ローカル相互接続と、前記第２のダミーゲートに前記第１のゲート指向ローカル相互接続を結合するように構成された、第１の拡散指向ローカル相互接続と、前記基板に隣接する金属層内のソース電圧相互接続に、前記第１の拡散指向ローカル相互接続を結合するように構成された第１のビアとを備える、セル。
【請求項２】
前記ソースを画定する前記連続ＯＤ領域の前記第１の部分に結合するように構成された、第２のゲート指向ローカル相互接続と、前記第２のゲート指向ローカル相互接続に前記第１のダミーゲートを結合するように構成された、第２の拡散指向ローカル相互接続とをさらに備える、請求項１に記載のセル。
【請求項３】
前記基板に隣接する金属層内のソース電圧相互接続に、前記第２のゲート指向ローカル相互接続を結合するように構成された第２のビアをさらに備える、請求項２に記載のセル。
【請求項４】
前記第１のゲート指向ローカル相互接続および前記第１の拡散指向ローカル相互接続が、各々レベル２のローカル相互接続であり、前記セルが、前記連続ＯＤ領域の前記第３の部分に前記第１のレベル２のゲート指向ローカル相互接続を結合するために、前記第１のレベル２のゲート指向ローカル相互接続と前記連続ＯＤ領域の前記第３の部分との間に配置された第１のレベル１のゲート指向ローカル相互接続をさらに備え、前記第１のビアがレベル３のローカル相互接続である、請求項２に記載のセル。
【請求項５】
前記第１のレベル１のゲート指向ローカル相互接続、前記第１のレベル２のゲート指向ローカル相互接続、および前記第１のレベル２の拡散指向ローカル相互接続が、すべてタングステンを含む、請求項４に記載のセル。
【請求項６】
前記第１のダミーゲート、前記ゲート、および前記第２のダミーゲートが、ゲートピッチに従って互いから分離される、請求項４に記載のセル。
【請求項７】
前記ゲートが複数のゲートを備える、請求項６に記載のセル。
【請求項８】
前記セルが、前記連続ＯＤ領域を横断して延在するセルのアレイ内の最後のセルであり、前記連続ＯＤ領域が、第１の端部から前記連続ＯＤ領域の前記第３の部分に隣接する反対側の第２の端部まで延在する、請求項１に記載のセル。
【請求項９】
前記セルが、前記連続ＯＤ領域を横断して延在するセルのアレイ内の最初のセルであり、前記連続ＯＤ領域が、前記連続ＯＤ領域の前記第３の部分に隣接する第１の端部から反対側の第２の端部まで延在する、請求項１に記載のセル。
【請求項１０】
さらなる連続ＯＤ領域をさらに備える、請求項１に記載のセル。
【請求項１１】
前記セルが複数のトランジスタを備える、請求項１に記載のセル。
【請求項１２】
前記連続ＯＤ領域がＰＭＯＳの連続ＯＤ領域を備える、請求項１に記載のセル。
【請求項１３】
前記連続ＯＤ領域がＮＭＯＳの連続ＯＤ領域を備える、請求項１に記載のセル。
【請求項１４】
基板内に画定された連続酸化物定義（ＯＤ）領域を形成するステップと、第１のダミーゲートと第２のダミーゲートとの間にゲートピッチに従って配置されたトランジスタ用のゲートを形成するステップであって、前記トランジスタ用のソースが、前記ゲートと前記第１のダミーゲートとの間の前記連続ＯＤ領域の部分内に画定され、前記トランジスタ用のドレインが、前記ゲートと前記第２のダミーゲートの第１の側面との間の前記連続ＯＤ領域の部分内に画定される、ステップと、前記第２のダミーゲートの第２の反対側の側面に隣接する前記連続ＯＤ領域の部分に結合された、第１のゲート指向ローカル相互接続を形成するステップと、前記第２のダミーゲートに前記第１のゲート指向ローカル相互接続を結合するように構成された、第１の拡散指向ローカル相互接続を形成するステップと、ソース電圧源に前記第１のゲート指向ローカル相互接続を結合するように構成されたビアを形成するステップとを含む、セルを形成するための方法。
【国際調査報告】
2017510069.tif 000012
2017510069.tif 000013
2017510069.tif 000014
2017510069.tif 000015
2017510069.tif 000016
2017510069.tif 000017