(57)【要約】マルチビット強誘電メモリ素子と、それを形成する方法を提供する。マルチビット強誘電メモリ素子を形成する方法の一例は、ビアの第１側に第１強誘電材料を形成することと、材料を取り除いて、上記ビアの第２側を露出することと、上記ビアの上記第１側と比較して異なる厚さで上記ビアの上記第２側に第２強誘電材料を形成することを含む構成であってもよい。【選択図】図５
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【特許請求の範囲】
【請求項１】
メモリデバイスを形成する方法であって、
ビアの第１側に第１の強誘電体材料を形成することと、
材料を取り除いて、前記ビアの第２側を露出することと、
前記ビアの第１側と比較して異なる厚さで前記ビアの第２側に第２の強誘電体材料を形成することを含む、方法。
【請求項２】
請求項１に記載の方法であって、前記第１の強誘電体材料と前記第２の強誘電体材料は厚さが異なる、前記方法。
【請求項３】
請求項１に記載の方法であって、前記第１の強誘電体材料の分極変化を第１バイアスを用いて変化させることと、前記第２の強誘電体材料を第２バイアスを用いて変化させることとをさらに含む、前記方法。
【請求項４】
請求項３の何れか１項に記載の方法であって、前記第１の強誘電体材料の分極を前記第１バイアスを用いて変化させる時には、前記第２の強誘電体材料の分極を変化させない、前記方法。
【請求項５】
請求項１ないし４の何れか１項に記載の方法であって、前記第２の強誘電体材料を第２バイアスを用いて変化させる時に、前記第１の強誘電体材料の分極を変化させる、前記方法。
【請求項６】
請求項１ないし４の何れか１項に記載の方法であって、前記第１の強誘電体材料の分極と前記第２の強誘電体材料の分極との間の多数の分極の組み合わせに対して状態を割り当てることをさらに含む、前記方法。
【請求項７】
多数の強誘電メモリデバイスを形成する方法であって、
ビアを形成することと、
前記ビアの内側に第１の強誘電体材料を形成することと、
前記ビアの内側の前記第１の強誘電体材料上にポリ材料を形成することと、
前記ビアの外側を露出することと、
前記ビアの外側に第２の強誘電体材料を形成することと、
前記ポリ材料を取り除き、多数の強誘電体メモリデバイスを形成することとを含む、前記方法。
【請求項８】
請求項７に記載の方法であって、前記ビアの内側に前記第１の強誘電体材料を形成することは、前記ビアの外側に形成された前記第２の強誘電体材料とは異なる厚さで前記第１の強誘電体材料を形成することを含む、前記方法。
【請求項９】
請求項７に記載の方法であって、前記ビアの内側に第１の強誘電体材料を形成することは、前記ビアの外側に形成された前記第２の強誘電体材料とは異なる保磁場で前記第１の強誘電体材料を形成することを含む、前記方法。
【請求項１０】
請求項７ないし９の何れか１項に記載の方法であって、前記ビアの内側に前記第１の強誘電体材料を形成することは、前記ビアの内側に前記第１の強誘電体材料を形成することを、前記第１の強誘電体材料上にポリ材料を形成することの前に含む、前記方法。
【請求項１１】
請求項１０に記載の方法であって、前記ポリ材料を形成することは、前記ビアの外側を露出させながら前記ビアの内側上の前記第１の強誘電体材料を保護することを含む、前記方法。
【請求項１２】
メモリデバイスであって、
前記メモリデバイスの第１側に第１厚さの第１の強誘電体材料と、
前記メモリデバイスの第２側に第２厚さの第２の強誘電体材料とを備える、前記メモリデバイス。
【請求項１３】
請求項１２に記載のメモリデバイスであって、前記第１厚さの前記第１の強誘電体材料は第１の保磁場を有し、前記第２厚さの前記第２の強誘電体材料は第２の保磁場を有する、前記メモリデバイス。
【請求項１４】
請求項１２のメモリデバイスであって、前記第２側の前記第２の強誘電体材料の分極を変化させることなく、第１バイアスが前記第１側の前記第１の強誘電体材料の分極を変化させる、前記メモリデバイス。
【請求項１５】
請求項１２ないし１４の何れか１項に記載のメモリデバイスであって、第２バイアスが前記第１側の前記第１の強誘電体材料の分極と前記第２側の前記第２の強誘電体材料の分極を変化させる、前記メモリデバイス。
【請求項１６】
請求項１２ないし１４の何れか１項に記載のメモリデバイスであって、誘電体材料が前記第１側の前記第１の強誘電体材料と、前記ビアの前記第２側の前記第２の強誘電体材料を区切っている、前記メモリデバイス。
【請求項１７】
メモリデバイスであって、
導電体材料により区切られた第１の強誘電体材料と第２の強誘電体材料とを備え、
前記第１の強誘電体材料と前記第２の強誘電体材料は異なる保磁場を有する、前記メモリデバイス。
【請求項１８】
請求項１７に記載のメモリデバイスであって、前記第１の強誘電体材料は前記第２の強誘電体材料と異なる、前記メモリデバイス。
【請求項１９】
請求項１７ないし１８の何れか１項に記載のメモリデバイスであって、前記第１の強誘電体材料の分極と前記第２の強誘電体材料の分極を利用して、前記メモリデバイスの少なくとも４つの異なる状態が提供される、前記メモリデバイス。
【請求項２０】
請求項１９に記載のメモリデバイスであって、前記少なくとも４つの異なる状態のそれぞれは、１ビットＤＲＡＭセルの電荷に相当する電荷を保持する、前記メモリデバイス。
【請求項２１】
マルチビット強誘電体メモリデバイスにデータを書き込む方法であって、
第１の強誘電体材料と第２の強誘電体材料との間の多数の分極の組み合わせのそれぞれに状態を割り当てることを含み、
前記多数の分極の組み合わせのそれぞれは、特定の印加バイアスに対応する、前記方法。
【請求項２２】
請求項２１に記載の方法であって、少なくとも１つの状態を前記多数の分極の組み合わせの少なくとも１つに再割り当てすることを含む、前記方法。
【請求項２３】
請求項２１に記載の方法であって、前記特定のバイアスを前記第１の強誘電体材料に対して、及び前記第２の強誘電体材料に対して印加し、少なくとも２つの分極方向を前記第１の強誘電体材料及び前記第２の強誘電体材料について得ることを含む、前記方法。
【請求項２４】
請求項２１に記載の方法であって、第１バイアスを第１方向に印加して、前記第１の強誘電体材料の分極方向を、前記第２の強誘電体材料の分極方向を変化させずに変化させることを含む、前記方法。
【請求項２５】
請求項２１に記載の方法であって、前記多数の分極の組み合わせは、前記第１の強誘電体材料の分極方向と前記第２の強誘電体材料の分極方向との組み合わせを含む、前記方法。
【請求項２６】
請求項２１ないし２５の何れか１項に記載の方法であって、前記状態を前記多数の分極の組み合わせのそれぞれに割り当てることは、前記状態を多数のバイアスに割り当てることを含む、前記方法。
【請求項２７】
請求項２６に記載の方法であって、各状態は、特定の割り当てられた状態の対応するバイアスを提供することによりそれぞれ独立して書き込み可能である、前記方法。
【請求項２８】
請求項２１ないし２５の何れか１項に記載の方法であって、バイアスを印加して、前記第１の強誘電体材料と前記第２の強誘電体材料との間の分極の特定の組み合わせを生成することを含む、前記方法。
【請求項２９】
マルチビット強誘電体メモリデバイスにデータを書き込む方法であって、
前記マルチビット強誘電体メモリデバイスの第１状態であって、前記マルチビット強誘電体メモリデバイスに第１バイアスを第１方向に印加することを含む第１状態を定義することと、
第２電圧を第２方向に印加することを含む第２バイアスの印加を前記マルチビット強誘電体メモリデバイスに対して行い第２状態を発生させることと、
前記第２電圧より大きい第３電圧を前記第２方向に印加することを含む第３バイアスの印加を前記マルチビット強誘電体メモリデバイスに対して行い第３状態を発生させることと、
前記第３電圧より小さい第４電圧を前記第２方向に印加することを含む第４バイアスの印加を前記マルチビット強誘電体メモリデバイスに対して行い第４状態を発生させることとを含む、前記方法。
【請求項３０】
請求項２９に記載の方法であって、各バイアスの印加は、異なる電圧をメモリアレイ中のビットラインに放出する、前記方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体デバイス及び方法、及びより詳細にはマルチビット強誘電体デバイス及びその形成方法に関する。
【背景技術】
【０００２】
メモリデバイスは、半導体、コンピュータまたは他の電子デバイスでの内部、半導体集積回路として典型的に提供される。それらには、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、抵抗メモリ、及びフラッシュメモリなどを含む多くの異なる種類のメモリがある。抵抗メモリの種類は、相変化メモリ、プログラマブル導体メモリ、及び抵抗ランダムアクセスメモリ（ＲＲＡＭ）などを含む。
【０００３】
メモリデバイスの中には、不揮発性メモリのものもあり、及び高メモリ密度、高信頼性及び低消費電力が求められる広範囲の電子用途に使用することができる。不揮発性メモリは、例えば、パーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレーヤーのような携帯音楽プレーヤー、動画プレーヤー、及びその他の電子デバイスにおいて使用されてもよい。
【０００４】
さまざまな抵抗メモリデバイスは、クロスポイントアーキテクチャで構成されたメモリセルのアレイを含むことができる。このようなアーキテクチャにおいて、メモリセルは、記憶素子、例えば選択デバイスと直列の相変化素子、例えばオボニックスレッシュホールドスイッチ（ＯＴＳ）または一対の導電性ラインの間のダイオードのようなスイッチング素子、例えばアクセスライン、例えばワードラインとデータ／センスライン、例えばビットラインを含むセルスタックを含むことができる。メモリセルは、ワードラインとビットラインの交点に配置され、それに適切な電圧の印加を介して「選択」されることができる。
【図面の簡単な説明】
【０００５】
【図１Ａ】本開示の多くの実施形態に従うメモリアレイの一部を示す斜視図である。
【図１Ｂ】本開示の多くの実施形態に従うメモリアレイの一部を示す概略図である。
【図２】本開示の多くの実施形態に従い形成されたマルチビット強誘電体デバイスの一部を示す断面図である。
【図３】本開示の多くの実施形態に従い形成されたマルチビット強誘電体デバイスの一部を示す断面図である。
【図４】本開示の多くの実施形態に従い形成されたマルチビット強誘電体デバイスの一部を示す断面図である。
【図５】本開示の多くの実施形態に従い形成されたマルチビット強誘電体デバイスの一部を示す断面図である。
【図６Ａ】本開示の多くの実施形態に従い形成されたマルチビット強誘電体デバイスを用いた書き込み方式の実施例を示す図である。
【図６Ｂ】本開示の多くの実施形態に従い形成されたマルチビット強誘電体デバイスを用いた書き込み方式の実施例を示す図である。
【図７Ａ】本開示の多くの実施形態に従い形成されたマルチビット強誘電体デバイスを用いた書き込み方式の実施例を示す図である。
【図７Ｂ】本開示の多くの実施形態に従い形成されたマルチビット強誘電体デバイスを用いた書き込み方式の実施例を示す図である。
【発明を実施するための形態】
【０００６】
マルチビット強誘電体デバイス（例えば、マルチビット強誘電体メモリデバイス）及びその形成方法が提供される。マルチビット強誘電体メモリデバイスを形成する一実施例の方法は、ビアの第１の側に第１の強誘電体材料を形成し、ビアの第２の面を露出するように誘電体材料を除去し、及びビアの第１の側と比較して異なる厚さでビアの第２の側における第２の強誘電体材料を形成することを含むことができる。マルチビット強誘電体メモリデバイスは、複数の状態（例えば、状態００、状態０１、状態１０、状態１１など）を割り当てるために使用することができるいくつかの偏光の組み合わせを含むことができる。マルチビット強誘電体メモリデバイスは、異なる保磁場（例えば、強誘電体材料の分極を切り替えるために必要とされるバイアスの強度）を有する各側面の複数の側面を含むように形成されることができる。異なる保磁場は、マルチビット強誘電体メモリデバイスの各側面の偏光での独立したスイッチングを可能にすることができる。マルチビット強誘電体メモリデバイスの各側の偏光の独立したスイッチングは、マルチビット強誘電体メモリデバイスの異なる側面を切り替えることなくマルチビット強誘電体メモリデバイスの一方の側面のスイッチング含むことができる。
【０００７】
書き込み及び読み出し方式の多くは、ここに記載のマルチビット強誘電体メモリデバイスを利用して実現することができる。バイアスは、強誘電体材料の複数の側面の間の偏光の組み合わせの数を生成するマルチビット強誘電体メモリデバイスに適応されることができる。すなわち、ある状態では、偏光の組み合わせの多くのそれぞれに割り当てられることができ、及びバイアスは、偏光の組み合わせの多くのそれぞれを表現するためにマルチビット強誘電体メモリデバイスに適応させることができる。
【０００８】
本開示の実施形態は、割り当てられた複数の状態を有することができる強誘電体材料を含むメモリデバイスのような利点を提供することができる。割り当てられた状態のそれぞれは、メモリアレイ内のビットラインに放出することができる単一ビットＤＲＡＭセル電荷と同等である印加された電荷をまた保存することができる。本開示の以下の詳細な説明において、ここで一部を形成する添付図面を参照し、本開示の１つまたはそれ以上の実施形態がいかに実現され得るかということを示す。これらの実施形態は、当業者が本開示の実施形態を実施することができるように十分に詳細に記載されており、及びこれは他の実施形態が利用されてもよいことが理解され、プロセス、電気的、及び／または構造的変更が、本開示の範囲から逸脱することなく行われてもよい。
【０００９】
ここでの数値は、最初の数字または図形数値番号に応じた数字における番号付けの規則にしたがい、及び残りの数字は、図面内の要素またはコンポーネントを識別する。異なる数値間での同様な要素またはコンポーネントは、同様の数字を使用することによって識別されてもよい。例えば、２１０は、図２の要素「１０」を参照してもよく、及び同様の要素には、図３の３１０として参照されてもよい。また、ここで使用される特定の要素及び／または特徴の「多くの」は、このような要素及び／または特徴の１つまたはそれ以上を参照することができる。
【００１０】
図１Ａは、本開示の多くの実施形態によるメモリアレイ１００の一部の斜視図を示している。この実施例において、アレイ１００は、導電性ライン１０２−０、１０２−１・・・１０２−Ｎの最初の数の交差部でのメモリセル１０６を含むクロスポイントアレイ１００であり、例えばアクセスライン、それはワードライン及び導電性ライン１０４−０、１０４−１・・・１０４−Ｍの第２の数としてここで参照されてもよく、例えば、データ／センスライン、それはビットラインとしてここで参照されてもよい。この実施例において、座標軸１０１は、ビットライン１０４−０、１０４−１・・・１０４−ＭがＸ方向、及びワードライン１０２−０、１０２−１・・・１０２−ＮがＹ方向に向けられていることを示している。図示されているように、ワードライン１０２−０、１０２−１・・・１０２Ｎは、互いに実質的に平行であり、及びビットライン１０４−０、１０４−１・・・１０４−Ｍと実質的に垂直であり、それは実質的に互いに並行であるが、実施形態は限定されない。ここで用いられている用語「実質的に」は、修正した特性の要求が絶対的なものではないことを意図しているが、特性の利点に達成するように十分に近いものである。例えば、「実質的に平行」とは、絶対的な平行に限定されるものではなく、及び垂直方向よりも平行な方向に少なくとも近い向きを含むことができる。同様に、「実質的に直交」とは、絶対的な直交性に限定されるものではなく、及び平行方向よりも垂直方向に少なくとも近い向きを含むことができる。
【００１１】
クロスポイントアレイ１００は、例えば、図２、図３及び図４に関連して以下に記載されるようなアレイ構造であることができる。一実施例として、メモリセル１０６は、位相変化ランダムアクセスメモリ（ＰＣＲＡＭ）セル、抵抗ランダムアクセスメモリ（ＰＲＡＭ）セル、導電性ランダムアクセスメモリ（ＣＢＲＡＭ）セル、及び／またはスピントランスファトルクランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）セル、他の種類のメモリセルなどであることができる。様々な実施形態において、メモリセル１０６は、選択デバイスを含む「スタック」構造、例えば記憶素子に直列に結合されたスイッチング素子、例えば相変化材料または金属酸化物を含む抵抗記憶素子、を有することができる。一実施例として、選択デバイスは、ダイオード、電界効果トランジスタ（ＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、またはオボニックスレッショルドスイッチ（ＯＴＳ）、他のスイッチング素子などであることができる。
【００１２】
多くの実施形態において、各メモリセル１０６に関連付けられた選択デバイス及び記憶素子は、二端子デバイスに直列に結合されることができる。例えば、選択デバイスは、二端子ＯＴＳにすることができ、例えば、カルコゲナイド合金は一対の電極間に形成され、及び記憶素子は二端子相変化記憶素子とすることができ、例えば、相変化材料（ＰＣＭ）は一対の電極の間に形成される。多くの実施例において、電極は、メモリセル１０６の選択デバイスと記憶素子との間で共有することができる。また、多くの実施形態において、ビットライン１０４−０、１０４−１・・・、１０４−Ｍ及びワードライン１０２−０、１０２−1・・・１０２−Ｎは、メモリセル１０６に対応する上部または下部の電極として役立つ。
【００１３】
動作において、アレイ１００のメモリセル１０６は、電圧を印加すること、例えば、選択された導電性ライン、例えば、ワードライン１０２−０、１０２−１・・・１０２−Ｎ、ビットライン１０４−０、１０４−１・・・１０４−Ｍ、を介してメモリセル１０６の両端の書き込み電圧によってプログラムすることができる。メモリセル１０６の両端の電圧パルスの幅及び／または大きさは、例えば特定の論理状態のメモリセル１０６をプログラムするために変化させ、例えば記憶素子の抵抗レベルを調整することによって調整されることができる。
【００１４】
検出は、例えば、読み込み、動作は、メモリセル１０６の論理状態を決定するために用いることができる。例えば、特定の電圧は、ビットライン１０４−０、１０４−１・・・１０４Ｍに適用することができ、及びワードライン１０２−０、１０２−１・・・１０２−Ｎは選択されたメモリセル１０６に対応し、及び電圧差の結果に応じたセルを介した電流は検知されることができる。検出操作は、また非選択ワードライン及びビットライン、例えば選択セル１０６の論理状態を検知するための特定の電圧において非選択セルに結合されるワードライン及びビットラインのバイアスを含むことができる。
【００１５】
一実施例として、アレイ１００は、半選択の方法、例えば半選択バイアス方式、に従い動作させることができる。半選択方法は、選択されたビットラインに、例えば選択されたメモリセルに結合されたビットラインに、半選択電圧（Ｖ／２）を適用し、及び選択ワードライン、基準電位例えば接地電位に非選択ワードライン及びビットラインのバイアスの間選択メモリセルに結合されたワードラインに、負の半選択電圧（−Ｖ／２）を適用することを含むことができる。このように、完全な選択電圧（Ｖ）は、選択メモリセルの両端に印加される。この実施例において、選択ビットライン及び／または選択ワードラインに結合された非選択メモリセルは、＋／−Ｖ／２の半選択電圧を経験し、及び「半選択」セルとして参照されることができる。選択デバイスは、選択メモリセル、例えば完全選択電圧（Ｖ）を経験するセルを介する電流を、ブロックまたは選択ワードライン及び／またはビットライン結合される非選択セル、例えば半選択電圧を経験したセルを介する電流を制限しながら、許可することができる。この実施例において、非選択ビットライン及び／またはワードラインに結合された非選択メモリセルは、非バイアスであり、この実施例において、それらは、例えば、０Ｖのアース電位を経験する。選択電圧（Ｖ）は、例えば、書き込み用電圧または読み出し用電圧とすることができる。本開示の実施形態は、プログラミングまたはアレイ１００のセルを読み出しに関連した半選択方法に限定されるものではない。例えば、アレイ１００は、他のバイアス方式のうち３分の１選択方法のような他のバイアススキームに応じて動作することができる。
【００１６】
図１Ｂは、本開示の多くの実施形態によるメモリアレイ１００の一部の概略図を示す。この実施形態において、メモリアレイ１００は、アクセスデバイス１０３（例えばトランジスタ）及び領域１０６内の記憶素子１０５（例えば、コンデンサ）のそれぞれから構成される１Ｔ１Ｃ（１つのトランジスタ１つのコンデンサ）メモリセルのＤＲＡＭアレイのメモリセルである。アレイ１００のセルは、ワードライン１０２−０（ＷＬ０）、１０２−１（ＷＬ１）、１０２−２（ＷＬ２）、１０２−３（ＷＬ３）・・・１０２−Ｎ（ＷＬＮ）によって結合された行として、及びセンスライン（例えば、デジットライン）１０４−１（Ｄ）及び１０４−２（Ｄ＿）によって結合された列として配置されている。この実施例において、セルの各列は、一対の補完センスライン１０４−１（Ｄ）及び１０４−２（Ｄ＿）と関連している。
【００１７】
メモリセルの単一の列のみが、図１Ｂに示されているが、実施形態はそれに限定されない。例えば、特定のアレイは、多くの列のメモリセル及び／またはセンスライン（例えば、４，０９６、８，１９２、１６，３８４など）を有していてもよい。特定のメモリセルトランジスタ１０３のゲートは、ワードライン１０２−０、１０２―１、１０２−２、１０２−３・・・１０２−Ｎのそれに応じて結合され、第１のソース／ドレイン領域は、その対応するセンスライン１０４−１に結合され、及び特定のメモリセルトランジスタの第２のソース／ドレイン領域は、その対応するコンデンサ１０５に結合されている。図４に示されていないが、センスライン１０４−２は、また多くのメモリセルに結合されてもよい。本開示のいくつかの実施形態において、コンデンサ１０５は、ここに記載のプロセスを利用して製造されたマルチビット強誘電体デバイスである。
【００１８】
アレイ１００は、本開示の多くの実施形態に従い検出回路に連結されている。この実施例において、検出回路は、センスアンプ１０７及びアキュムレータを含む。
【００１９】
図１Ｂに示す実施例では、センスアンプ１０７及びデジットライン１０４−１に結合されたメモリセルとの間に位置する分離回路４７１−１、及びセンスアンプ１０７及び補完センスライン１０４−２に結合されたメモリセル（図示せず）との間に位置する絶縁回路１０９−２を含む。分離回路１０９−１及び／または１０９−２は、多くのトランジスタのように、多くの分離デバイスを含むことができる。
【００２０】
図２は本開示の実施形態に従い形成されたマルチビット強誘電体デバイスの一部分の断面図を示す。図２に示すマルチビット強誘電体デバイスのセル構造は、第１の誘電体材料２１０内に形成された導電性コンタクト２１２を含み基板２０８を含むベース半導体構造を含む。基板２０８は、中でもシリコン基板、シリコンオンインシュレータ（ＳＯＩ）基板、またはシリコンオンサファイア（ＳＯＳ）である。第１の誘電体材料２１０は、窒化物または二酸化ケイ素（ＳｉＯ２）のような酸化物、その他の誘電体材料であることができる。導電性コンタクト２１２は、例えば、タングステン（Ｗ）または他の適切な導電性材料で作られることができ、及びマスキング及びエッチング工程を介して第１の誘電体材料２１０に形成されることができる。導電性コンタクト２１２は、例えば、様々な導電性材料またはＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、銅、イリジウム、白金、ルテニウム、及び／またはタングステンを含む複合構造から作ることができる。
【００２１】
構造は、導電性コンタクト２１２の上に形成されたビア２１６を含む。この実施例において、ビア２１６は、導電性コンタクト２１２の上面を露出させる第２の誘電体材料２１４（例えば、二酸化ケイ素）を介して形成され、及びコンタクトホールまたはコンタクトビア２１６として参照されることができる。第２の誘電体材料２１４は、誘電体材料と同じ種類または第１の誘電体材料２１０として異なる種類の誘電体材料であることができる。１つまたはそれ以上の実施形態において、ビア２１６は、２０ナノメートル（ｎｍ）以下の直径を有する。しかしながら、実施形態では、マスキング及びエッチングなど、他の適切なプロセスにより形成することができるビア２１６の特定の直径に限定されない。多くのエッチング剤は、第２の誘電体材料を除去するために用いられることができ、エチレンジアミンピロカテコール（ＥＤＰ）、水酸化カリウム／イソプロピルアルコール（ＫＯＨ／ＩＰＡ）、または水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含むが、これに限定されない。図２には示されていないが、導電性コンタクト２１２は、特定のメモリセル（例えば、ＰＣＲＡＭセルのような可変抵抗メモリセルまたはＲＲＡＭセル、ここで述べられているマルチビット強誘電体メモリデバイス）に対応するアクセスデバイス（例えば、アクセストランジスタ）に結合することができる。
【００２２】
導電性材料または複合構造２１３は、ビア２１６に堆積させることができる。導電性材料または複合構造２１３は、例えば、多種の導電性材料またはＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、銅、イリジウム、白金、ルテニウム、及び／またはタングステンを含む複合構造体から作られることができる。導電性材料または複合構造２１３は、ビア２１６の内部の上に均一に堆積させることができる。ここに記載されるように、導電性材料または複合構造２１３は、誘電体材料２１４の部分を除去するエッチング工程から堆積された強誘電体材料を保護することができる。
【００２３】
図３は、本開示の実施形態に従い形成されたマルチビット強誘電体デバイスの一部分の断面図を示す。図３は、図２を参照して述べられたものと同じ多くの要素を含む。例えば、図３は、第１の誘電体材料３１０に形成された導電性コンタクト３１２を含む基板３０８を含む。さらに、図３は、第２の誘電体材料３１４を介して形成されたビア３１６を含む。
【００２４】
第１の強誘電体材料３２０は、第２の誘電体材料３１４上及びビア３１６に堆積されることができる。第１の強誘電体材料３２０は、ドープされた酸化ハフニウム（ＨｆＯ２）、カルシウム酸化チタン（ＣａＴｉＯ３）のようなペロブスカイト材料、及び／またはいくつかの強誘電特性を有する他の薄膜材料を含むことができる。第１の強誘電体材料３２０の強誘電特性は、自発電気分極（例えば、固有の電気分極）を含む材料を含むが、これらに限定されない。第１の強誘電体材料３２０の電気分極は、第１の方向にすることができ、及び第１の強誘電体材料３２０の電気分極は、バイアスの印加のときに第２の方向に変更されることができる。バイアスは、特定の動作条件を確立するための様々なポイントでの所定の電圧及び／または電流を確立することを含む。すなわち、バイアスは、所望の方向に電気分極の向きを変更する特定の電圧及び／または電流の適応をする。強誘電体材料は、約２〜１０ナノメートルの第１の厚さで堆積されることができる。
【００２５】
第１の強誘電体材料３２０を堆積した後、ポリ材料３２２は、ビア３１６に堆積させることができる。ポリ材料３２２は、多くの材料を含むことができる。例えば、ポリ材料３２２は、ポリメチルメタクリレート（ＰＭＭＡ）を含むことができる。別の実施例において、ポリ材料３２２は、同じまたは第１の誘電体材料３１０及び／または第２の誘電体材料３１４と同様である誘電体材料を含むことができる。ポリ材料は、第２の誘電体材料３１４の部分を除去するエッチングプロセスからビア３１６内の堆積された第１の強誘電体材料３２０を保護するために堆積される。すなわち、ポリ材料３２２は、ポリ材料３２２の上面の下に第２の誘電体材料３１４の部分を除去するエッチングプロセスからビア３１６内の第１の強誘電体材料３２０を保護する材料を含むことができる。図２を参照して記載されているように（例えば、導電性材料または複合構造２１３）、導電性材料またはビア３１６内で堆積されている複合構造体３１３は、第２の誘電体材料３１４の一部を除去するエッチング工程から第１の強誘電体材料３２０を保護することができる。
【００２６】
第２の誘電体材料３１４内の破線は、エッチングプロセスを用いて除去される第２の誘電体材料３１４のための停止点３１５を表すことができる。すなわち、第２の誘電体材料３１４の頂部は、第２の強誘電体材料を堆積するためのビア３１６の第２の側面３２１を露出するために除去される。エッチングプロセスは、ビア３１６内の第１の強誘電体材料３２０またはビア３１６内のポリ材料３２２を除去することなく第２の誘電体材料３１４の部分を除去する。例えば、第２の誘電材料３１４の頂部（例えば、停止点３１５上の部分）は、ポリ材料３２２及び／または第１の強誘電体材料３２０の上の第２の誘電体材料３１４を除去することを好む選択的等方性エッチングプロセスを用いて除去されることができる。この実施例において、選択的等方性エッチングプロセスは、ビア３１６の第２の側面３２１を露出させるための停止点３１５で停止させることができる。
【００２７】
図４は、本開示の実施形態に従い形成されたマルチビット強誘電体デバイスの一部分の断面図を示す。図４は、図２及び図３を参照して述べられたように多くの要素を含む。例えば、図４は、第１の誘電体材料４１０に形成された導電性コンタクト４１２を含む基板４０８を含む。さらに、図４は、第２の誘電体材料４１４を介して形成されたビア４１６を含む。第２の誘電体材料４１４は、図３に関連して述べたエッチング処理後の第２の誘電体材料３１４の残りの部分を表している。さらに、図４は、導電性材料または複合構造４１３を含む。
【００２８】
第３の誘電体材料４３２は、第２の誘電体材料４１４上及びビア４１６の外側部分（例えば、側面４２１、側面３２１、図３参照）上に必要に応じて堆積されることができる。第３の誘電体材料４３２は、ポリ材料４２２の上に堆積される。第３の誘電体材料４３２は、第１の強誘電体材料４２０及び第２の強誘電体材料４３４を分離する。このようにして、供給されるようなマルチビット強誘電体デバイス、それは、第１の強誘電体材料４２０及び第３の誘電体材料４３２によって分離された第２の強誘電体材料４３４を有する。すなわち、第３の誘電体材料４３２によって第２の強誘電体材料４３２から分離された第１の強誘電体材料４２０は、電気双極子として機能する。
【００２９】
第２の強誘電体材料４３４は、第１の強誘電体材料４２０と同じ及び／または異なる強誘電体材料とすることができる。同様に、第１の誘電体材料４１０、第２の誘電体材料４１４及び／または第３の誘電体材料４３２は、誘電体材料と同じ及び／または異なることができる。第２の強誘電体材料４３４は、第１の強誘電体材料４２０と異なる厚さで堆積されることができる。例えば、少なくとも１つの実施形態において、第２の強誘電体材料４３４は、第１の強誘電体材料４２０よりも厚くすることができる。少なくとも１つの実施形態において、第２の強誘電体材料４３４の厚さは、２〜１０ナノメートルの範囲とすることができる。特定の実施形態において、第１の強誘電体材料の厚さは、３ナノメートルにでき、第２の強誘電体材料の厚さは、６ナノメートルにできる。
【００３０】
第１の強誘電体材料４２０及び第２の強誘電体材料４３４は、異なる保磁場を有することができる。すなわち、第１の強誘電体材料４２０は、第１の保磁場を有することができ、及び第２の強誘電体材料４３４は、第２の保磁場を有することができる。このように、第１の強誘電体材料４２０の偏光を切り替えるために必要とされるバイアスの強度（例えば、電圧の強度、電流の強度など）は、第２の強誘電体材料４３４の偏光を切り替えるために必要なバイアスの強度と異なっている。第１の強誘電体材料４２０及び第２の強誘電体材料４３４のための異なる保磁場は、第１の強誘電体材料４２０に比べてより大きい厚さで第２の強誘電体材料を堆積することによって達成されることができる。さらに、第１の強誘電体材料４２０及び第２の強誘電体材料４３４のための異なる保磁場は、第２の強誘電体材料４３４と異なる種類の強誘電体材料である第１の強誘電体材料４２０を堆積させることによって達成させることができる。異なる強誘電体材料が、第１の強誘電体材料４２０及び第２の強誘電体材料４３４のために利用されるときに、第１の強誘電体材料４２０及び第２の強誘電体材料４３４の厚さは、類似及び／または同じ厚さにできる。すなわち、第１の強誘電体材料４２０及び第２の強誘電体材料４３４との間の保磁場の差は、異なる固有の保磁場（例えば、天然の保磁場）と異なる強誘電体材料を利用することによって達成させることができる。
【００３１】
図４に、強誘電体材料が堆積されたビア４１６の２つの側（例えば、内側４４１、外側４４２）を示す。内側４４１はビア４１６の内側にあってもよい。内側４４１は第１の強誘電体材料４２０を備えていてもよい。外側４４２は、ビア４１６の外側にあってもよい。外側４４２は第３の誘電体材料４３２と第２の強誘電体材料４３４を備えていてもよい。強誘電体材料４３４の堆積後、ポリ材料４２２がビア４１６から取り除かれる。ポリ材料はエッチングプロセスにて取り除かれ、ビア４１６を介して露出させる。その結果、ビア４１６は、第１のマルチビット強誘電体デバイス４４０Ａと第２のマルチビット強誘電体デバイス４４０Ｂを分ける。
【００３２】
図５に、本開示の実施形態に従い形成されたマルチビット強誘電体デバイスの一部の断面図を示す。図５は、図２〜図４を参照して説明した多数の素子を有する。例えば、図５には、第１の誘電体材料５１０に形成された導電性コンタクト５１２を含む基板５０８を有する。また、図５には、第２の誘電体材料５１４を貫通して形成されたビア５１６を有する。また、図５は導電性材料または複合構造５１３を有する。
【００３３】
いくつかの実施形態では、エッチングプロセス（例えば、異方性エッチング、スペーサエッチングなど）を使用して、第２の強誘電体材料５３４と第２の誘電体材料５３２の一部を除去してもよい。例えば、異方性エッチングプロセスを使用して、第２の強誘電体材料５３４と第２誘電体材料５３２の一部を除去する。この例では、異方性エッチングプロセスで、ビアの上に存在する第２の強誘電体材料５３４と第２の誘電体材料５３２、及び／または第１の誘電体材料５１４上に堆積された第２の強誘電体材料５３４と第２の誘電体材料５３２を除去することができる。つまり、エッチングプロセスは、ダッシュライン５１９の範囲内ではない第２の強誘電体材料５３４と第２の誘電体材料５３２を除去する垂直エッチングプロセスであってもよい。
【００３４】
導電性材料５１７は、第２の強誘電体材料５３４上に堆積される。例えば、導電性材料５１７は様々な導電性材料や、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、銅、イリジウム、プラチナ、ルテニウム、及び／またはタングステンを含む複合構造で形成された構成であってもよい。導電性材料５１７は、マルチビット強誘電体デバイス用の第２プレートとして作用する。導電性材料５１７は連続したものであってもよく、複数のセルにまたがって堆積されたもの及び／またはメモリアレイ全体にまたがって堆積されたものであってもよい。
【００３５】
第１のマルチビット強誘電体デバイス５４０Ａと第２の強誘電体デバイス５４０Ｂは、ポリ材料（例えば、図４に示すポリ材料４４２）の除去後にビア５１６を介して形成される。マルチビット強誘電体デバイス５４０Ａは、一方の側（例えば左側５４２）の強誘電体材料が他方の側（例えば右側５４１）の強誘電体材料の厚さより厚くなっている第１のマルチビット強誘電体デバイスを示す。第２マルチビット強誘電体デバイス５４０Ｂは、一方の側（例えば左側５４１）の強誘電体材料が他方の側（例えば右側５４２）の強誘電体材料の厚さより薄くなっているマルチビット強誘電体デバイスを示す。
【００３６】
図６Ａおよび図６Ｂは、本開示の多数の実施形態に従って形成されたマルチビット強誘電体デバイス（例えば、図５に示すマルチビット強誘電体デバイス５４０Ａ、マルチビット強誘電体デバイス５４０Ｂ）を使用した書き込みスキームの一例を示す図である。本明細書で示すように、該マルチビット強誘電体デバイスは、第１の保磁場を有する強誘電体材料を有する第１側と、第２の保磁場を有する強誘電体材料を有する第２側とを有する。さらに、または、その代わりに、該マルチビット強誘電体デバイスは、第１厚さを有する強誘電体材料を有する第１側と、第２厚さを有する強誘電体材料を有する第２側とを有する構成であってもよい。また、第１側および第２側は、電気双極子として作用する誘電体材料によって分けられていてもよい。
【００３７】
図６Ａ−１、図６Ａ−２、図６Ａ−３、および図６Ａ−４は、マルチビット強誘電体デバイス（例えば、図５に示すマルチビット強誘電体デバイス５４０Ａ、マルチビット強誘電体デバイス５４０Ｂ）に割り当てられた４つの状態を示す図である。本明細書に示すように、該マルチビット強誘電体デバイスは、電気双極子を形成する導電性材料６１３により分けられた、第１側の強誘電体材料６２０（該強誘電体デバイスの右側）と、第２側の強誘電体材料６３４（該強誘電体デバイスの左側）とを有する。本明細書に示すように、第１側の強誘電体材料と第２側の強誘電体材料は異なる保磁場を有する。図６Ａ−１、図６Ａ−２、図６Ａ−３、および図６Ａ−４に図示するように、第１側の強誘電体材料６２０と第２側の強誘電体材料６３４とは、異なる厚さを有することで異なる保磁場を有する。例えば、左側の強誘電体材料６３４は、右側の強誘電体材料６２０と比較して、強誘電体材料の厚さがより厚い構成である。
【００３８】
書き込みスキームは、マルチビット強誘電体デバイスの多数の分極の組み合わせに状態（例えば、二値状態、数値など）を割り当てることを含む。多数の分極の組み合わせは、マルチビット強誘電体デバイスの各側についての第１分極方向と第２分極方向を含む。例えば、状態００は、マルチビット強誘電体デバイス６Ａ−１に割り当てられる。つまり、状態００は、左側の強誘電体材料６３４の分極方向（矢印６６２により示す）が導電性材料６１３の方を向き、右側の強誘電体材料６２０の分極方向（矢印６６１により示す）も導電性材料６１３の方を向く時に割り当てられる。
【００３９】
書き込みスキームは、初期状態（例えば、特定のバイアスにおける特定の分極の組み合わせである状態、状態００）を使用し、その他の分極組み合わせを得るために印加されるバイアスに基づいてその他の分極組み合わせに状態を割り当てる構成であってもよい。図６Ａ−１は、初期状態を示し、初期を００と割り当てている。図６Ａ−１に示す初期状態００は、第１方向に比較的小さいバイアスが印加されると、図６Ａ−２に示す状態０１に移行する。該比較的小さいバイアスの電圧及び／または電流は、第１側（図６Ａ−１における薄い側、右側の強誘電体材料６２０）の分極方向を変化させるが、第２側（図６Ａ−１における厚い側、左側の強誘電体材料６３４）の分極方向を変化させないものである。つまり、比較的小さいバイアスの電圧及び／または電流は、第１側の分極方向を変化させることができるが、第２側の分極方向を変化させるものではない。図６Ａ−２に示す状態０１では、左側の分極方向が誘電体材料に向う方向で、右側が誘電体材料から離れる方向である。
【００４０】
図６Ａ−２に示す状態０１は、電圧及び／または電流が比較的大きいバイアスが第２方向に印加されると、図６Ａ−３に示す状態１０に移行する。該比較的大きいバイアスは、第１側の強誘電体材料の分極方向と第２側の強誘電体材料の分極方向を変化させるバイアスである。第２方向は、状態を００から０１に移行するために印加した第１方向の反対方向であってもよい。図６Ａ−３に示す状態１０では、誘電体材料から離れる方向の左側の分極方向を有し、右側の分極方向は誘電体材料に向かう方向になっている。
【００４１】
図６Ａ−３に示す状態１０は、電圧及び／または電流が比較的小さいバイアスが第２方向に印加されると、図６Ａ−４に示す状態１１に移行する。状態１０に印加されたバイアスは、右側の強誘電体材料の分極方向を、左側の強誘電体材料の分極方向を変えずに変化させる。図６Ａ−４に示す状態１１では、左側の強誘電体材料の分極方向が誘電体材料から離れる方向で、右側の強誘電体材料の分極方向が誘電体材料から離れる方向である。各状態（例えば、状態００、状態０１、状態１０、状態１１）は、１ビットＤＲＡＭセルの電荷に相当する電荷を保持可能である。
【００４２】
図６Ｂは、Ｙ軸が電圧を示し、Ｘ軸が時間を示すグラフ６６０であり、バイアスがどのように印加されて各状態（例えば、状態００、状態０１、状態１０、状態１１）を達成するかをさらに示すものである。状態００は、第１番目に特定の電圧での初期状態を示す。第２番目に、電圧を第１方向に印加して状態０１を得ることができる。第３番目に、第１方向の反対の第２方向に電圧を印加して状態１０を得ることができる。第４番目に、電圧を第１方向に印加して状態１１を得ることができる。第５番目に、電圧を第２方向に印加して初期状態００に戻ることができる。
【００４３】
図７Ａと図７Ｂは、本開示の多数の実施形態に従って形成されたマルチビット強誘電体デバイス（例えば、図５に示すマルチビット強誘電体デバイス５４０Ａ、マルチビット強誘電体デバイス５４０Ｂ）書き込みスキームの一例を示す。本明細書に示すように、マルチビット強誘電体デバイスは、第１の保磁場を有する強誘電体材料を有する第１側と、第２の保磁場を有する強誘電体材料を有する第２側とを有する。さらにまたはその代わりに、マルチビット強誘電体材料は、第１厚さを有する強誘電体材料を有する第１側と、第２厚さを有する強誘電体材料を有する第２側とを有する構成であってもよい。また、第１側と第２側は、電気双極子として作用する誘電体材料により分けられていてもよい。
【００４４】
図７Ａ−１、図７Ａ−２、図７Ａ−３、および図７Ａ−４は、マルチビット強誘電体デバイスに割り当てられた４つの状態を示す。本明細書に示すように、マルチビット強誘電体デバイスは、電気双極子を形成する誘電材料７１３により仕切られた第１側の強誘電体材料７２０（右側の強誘電体材料）と第２側の強誘電体材料７３４（左側の強誘電体材料）を有する構成であってもよい。本明細書に示すように、マルチビット強誘電体デバイスの第１側の強誘電体材料と第２側の強誘電体材料は異なる保磁力を有する構成であってもよい。図６Ａ−１に図示するように、第１側の強誘電体材料７２０と第２側の強誘電体材料７３４は、異なる厚さを有することで異なる保磁場を有する。例えば、左側の強誘電体材料７３４は、右側の強誘電体材料７２０と比較して、強誘電体材料の厚さがより厚い構成である。
【００４５】
書き込みスキームは、マルチビット強誘電体デバイスの多数の分極の組み合わせに状態（例えば、二値状態、数値など）を割り当てることを含む。多数の分極の組み合わせは、第１側の強誘電体材料の分極方向（例えば、矢印７６１により示す）と、第２側の強誘電体材料７３４の分極方向（例えば、矢印７６２により示す）とを含む。例えば、状態００は、マルチビット強誘電体デバイス６Ａ−１に割り当てられる。状態００では、左側の強誘電体材料７３４の分極方向７６２が導電性材料７１３の方を向き、右側の強誘電体材料７２０の分極方向７６１も導電性材料７１３から離れる方向の時に割り当てられる。
【００４６】
図７Ａ−１に示す初期状態００は、第１方向に比較的小さいバイアスが印加されると、図７Ａ−２に示す状態０１に移行する。該比較的小さいバイアスの電圧および／または電流は、第１側（薄い側、右側）の強誘電体材料７２０の分極方向を変化させるが、第２側（厚い側、左側）の強誘電体材料７３４の分極方向を変化させないものとなっている。図７Ａ−２に示す状態０１では、左側の強誘電体材料の分極方向が誘電体材料に向かう方向で、右側の強誘電体材料の分極方向が誘電体材料から離れる方向である。
【００４７】
図７Ａ−２に示す状態０１は、電圧及び／または電流が比較的大きいバイアスが第２方向に印加されると、図７Ａ−３に示す状態１０に移行する。該比較的大きいバイアスは、第１側の強誘電体材料の分極方向と第２側の強誘電体材料の分極方向を変化させるバイアスである。第２バイアス方向は、状態を００から０１に移行するために印加した第１のバイアス方向の反対方向であってもよい。状態１０は、右側と左側の分極方向が誘電体材料から離れる方向である状態であってもよい。
【００４８】
図７Ａ−３に示す状態１０は、電圧及び／または電流が比較的小さいバイアスが第２方向に印加されると、図７Ａ−４に示す状態１１に移行する。状態１０に印加されたバイアスは、右側の強誘電体材料の分極方向を、左側の強誘電体材料の分極方向を変えずに変化させる。状態１１は、左側の強誘電体材料の分極方向が誘電体材料から離れる方向で、右側の強誘電体材料の分極方向が誘電体材料に向かう方向である状態であってもよい。各状態（例えば、状態００、状態０１、状態１０、状態１１）は、１ビットＤＲＡＭセルの電荷に相当する電荷を保持可能である。
【００４９】
図７Ｂは、Ｙ軸が電圧を示し、Ｘ軸が時間を示すグラフ７７８であり、バイアスがどのように印加されて各状態（例えば、状態００、状態０１、状態１０、状態１１など）を達成するかをさらに示すものである。状態００は、第１番目に特定の電圧での初期状態を示す。第２番目に、電圧を第１方向に印加して状態０１を得ることができる。第３番目に、第１方向の反対の第２方向に電圧を印加して状態１０を得ることができる。第４番目に、電圧を第２方向に印加して状態１１を得ることができる。第５番目に、電圧を第１方向に印加してマルチビット強誘電体デバイスを初期状態００に戻すことができる。
【００５０】
本明細書に示し、図６Ａ、図６Ｂ、および図７Ａ、図７Ｂに図示した書き込みスキームは、多数の状態（例えば、状態００、状態０１、状態１０など）を再割り当てして、その状態に以前対応したバイアスとは異なるバイアスに対応することを含む構成であってもよい。各状態を異なるバイアスに対応する、及び／または第１側の強誘電体材料と第２側の強誘電体材料の組み合わせの特定のものに対応するように再割り当てすることで、マルチビット強誘電体デバイスを第１状態から任意の第２状態に切り替え可能にすることができる。例えば、図７Ａ−２に示す状態０１を状態１１として再割り当てすることができる。この例では、中間バイアスを印可することなく、図７Ａ−１に示す状態００にバイアスを印可し、状態００から状態１１に移行することができる。この例では、本明細書に示すように、図７Ａ−１に示す初期状態００は、第１方向に比較的小さいバイアスが印加されると、図７Ａ−２に示す状態１１に移行する。該比較的小さいバイアスの電圧及び／または電流は、第１側（薄い側、右側）の強誘電体材料７２０の分極方向を変化させるが、第２側（厚い側、左側）の強誘電体材料７３４の分極方向を変化させないものになっている。
【００５１】
読み出しスキームを、本明細書に示し図６Ａ、図６Ｂおよび図７Ａ、図７Ｂに図示する各書き込みスキームに対して実施してもよい。読み出しスキームは、強誘電体デバイスの破壊読み出しスキームと同様のものであってもよい。読み出しスキームは、本明細書で示すマルチビット強誘電体デバイスに印加されるバイアスを利用する。マルチビット強誘電体デバイスに印加されたバイアスによる有効分極は、メモリアレイ（例えば、メモリアレイ１００など）内のビットラインに移動させることができる。ビットラインは、マルチビット強誘電体デバイス内の各分極組み合わせに対して割り当てられた状態に対応する状態になる。つまり、マルチビット強誘電体デバイスに割り当てられた４つの状態（例えば、状態００、状態０１、状態１０、状態１１）に対応して、ビットライン内は４つの状態になる。
【００５２】
本明細書において具体的な実施形態を示し説明したが、同じ結果を得るように計画された構成で該具体的な実施形態を置き換えることが可能であることを当業者は理解するであろう。本開示は、本開示の様々な実施形態の応用例や変形例もその範囲に含むことを意図するものである。上記の説明は、説明のためだけのものであり、制限するためのものではない点に理解されたい。上記の実施形態の組み合わせや、本明細書で具体的に説明されていない他の実施形態も、上記の説明を参照すれば当業者にとって自明であろう。よって、本開示の様々な実施形態の範囲は、添付の請求項が権利を有するあらゆる均等物と共に、該請求項を参照して決定されるべきものである。
【００５３】
上記発明の詳細な説明においては、本開示を簡素化することを目的にして様々な構成が一実施形態にまとめられている。本開示の方法は、本開示に開示された実施形態が各請求項に明示されている構成以上のものを使用する必要があることを意図したものであると解釈されるべきではない。むしろ、以下の請求項に反映するように、発明の主題は、開示された一実施形態の全構成に満たない構成にある。よって、以下の請求項は、発明の詳細な説明に組み込まれ、各請求項はそれ自身１つの実施形態となる。
【図１Ａ】
2017504180.tif 000003
【図２】
2017504180.tif 000004
【図３】
2017504180.tif 000005
【図４】
2017504180.tif 000006
【図５】
2017504180.tif 000007
【図６Ａ】
2017504180.tif 000008
【図６Ｂ】
2017504180.tif 000009
【図７Ａ】
2017504180.tif 000010
【図７Ｂ】
2017504180.tif 000011
【図１Ｂ】
2017504180.tif 000012
【手続補正書】
【提出日】平成28年5月23日(2016.5.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリデバイスを形成する方法であって、
ビアの第１側に第１の強誘電体材料を形成することと、
材料を取り除いて、前記ビアの第２側を露出することと、
前記ビアの第１側と比較して異なる厚さで前記ビアの第２側に第２の強誘電体材料を形成することを含む、方法。
【請求項２】
請求項１に記載の方法であって、前記第１の強誘電体材料の極性を第１バイアスを用いて変化させ、前記第２の強誘電体材料を第２バイアスを用いて変化させることをさらに含む、前記方法。
【請求項３】
請求項２に記載の方法であって、前記第１の強誘電体材料の分極変化を第１バイアスを用いて変化させることと、前記第２の強誘電体材料を第２バイアスを用いて変化させることとをさらに含む、前記方法。
【請求項４】
請求項１から３の何れか１項に記載の方法であって、前記第２の強誘電体材料を第２バイアスを用いて変化させる時に、前記第１の強誘電体材料の分極を変化させる、前記方法。
【請求項５】
多数の強誘電メモリデバイスを形成する方法であって、
ビアを形成することと、
前記ビアの内側（４４１, ５４１）に第１の強誘電体材料を形成することと、
前記ビアの内側の前記第１の強誘電体材料上にポリ材料を形成することと、
前記ビアの外側を露出することと、
前記ビアの外側に第２の強誘電体材料を形成することと、
前記ポリ材料を取り除き、多数の強誘電体メモリデバイスを形成することと、を含む、前記方法。
【請求項６】
請求項５に記載の方法であって、前記ビアの内側に第１の強誘電体材料を形成することは、前記ビアの外側に形成された前記第２の強誘電体材料とは異なる保磁場で前記第１の強誘電体材料を形成することを含む、前記方法。
【請求項７】
請求項５または６に記載の方法であって、前記ビアの内側に前記第１の強誘電体材料を形成することは、前記ビアの内側に前記第１の強誘電体材料を形成することを、前記第１の強誘電体材料上にポリ材料を形成することの前に含む、前記方法。
【請求項８】
ビアの内側壁に形成され、第１厚さを有する第１の強誘電体材料と、
前記ビアの外側壁に形成され、第２厚さを有する第２の強誘電体材料と、を備えるメモリデバイス。
【請求項９】
請求項８に記載のメモリデバイスであって、前記第１厚さの前記第１の強誘電体材料は第１の保磁場を有し、前記第２厚さの前記第２の強誘電体材料は第２の保磁場を有する、前記メモリデバイス。
【請求項１０】
請求項８のメモリデバイスであって、前記第２側の前記第２の強誘電体材料の分極を変化させることなく、第１バイアスが前記第１側の前記第１の強誘電体材料の分極を変化させる、前記メモリデバイス。
【請求項１１】
請求項８または１０に記載のメモリデバイスであって、第２バイアスが前記第１側の前記第１の強誘電体材料の分極と前記第２側の前記第２の強誘電体材料の分極を変化させる、前記メモリデバイス。
【請求項１２】
ビアの内側壁に形成され、第１厚さを有する第１の強誘電体材料と、
前記ビアの外側壁に形成され、第２厚さを有する第２の強誘電体材料とを備え、
前記第１の強誘電体材料と前記第２の強誘電体材料は、導電体材料により区切られ異なる保磁場を有する、メモリデバイス。
【請求項１３】
請求項１２に記載のメモリデバイスであって、前記第１の強誘電体材料の分極と前記第２の強誘電体材料の分極を利用して、前記メモリデバイスの少なくとも４つの異なる状態が提供される、前記メモリデバイス。
【請求項１４】
マルチビット強誘電体メモリデバイスにデータを書き込む方法であって、
第１の強誘電体材料と第２の強誘電体材料との間の多数の分極の組み合わせのそれぞれに状態を割り当てることを含み、
前記第１の強誘電体材料はビアの内側壁に形成され、第１厚さを有し、
前記第２の強誘電体材料前記ビアの外側壁に形成され、第２厚さを有し、
前記多数の分極の組み合わせのそれぞれは、特定の印加バイアスに対応する、前記方法。
【請求項１５】
請求項１４に記載の方法であって、前記特定のバイアスを前記第１の強誘電体材料に対して、及び前記第２の強誘電体材料に対して印加し、少なくとも２つの分極方向を前記第１の強誘電体材料及び前記第２の強誘電体材料について得ることを含む、前記方法。
【請求項１６】
請求項１４に記載の方法であって、第１バイアスを第１方向に印加して、前記第１の強誘電体材料の分極方向を、前記第２の強誘電体材料の分極方向を変化させずに変化させることを含む、前記方法。
【請求項１７】
請求項１４に記載の方法であって、前記多数の分極の組み合わせは、前記第１の強誘電体材料の分極方向と前記第２の強誘電体材料の分極方向との組み合わせを含む、前記方法。
【請求項１８】
マルチビット強誘電体メモリデバイスにデータを書き込む方法であって、
前記マルチビット強誘電体メモリデバイスの第１状態であって、前記マルチビット強誘電体メモリデバイスに第１バイアスを第１方向に印加することを含む第１状態を定義することと、
第２電圧を第２方向に印加することを含む第２バイアスの印加を前記マルチビット強誘電体メモリデバイスに対して行い第２状態を発生させることと、
前記第２電圧より大きい第３電圧を前記第２方向に印加することを含む第３バイアスの印加を前記マルチビット強誘電体メモリデバイスに対して行い第３状態を発生させることと、
前記第３電圧より小さい第４電圧を前記第２方向に印加することを含む第４バイアスの印加を前記マルチビット強誘電体メモリデバイスに対して行い第４状態を発生させることと、を含み、
前記マルチビット強誘電体メモリデバイスと、
ビアの内側壁に形成され、第１厚さを有する第１の強誘電体材料と、
前記ビアの外側壁に形成され、第２厚さを有する第２の強誘電体材料と、を備える前記方法。
【国際調査報告】
2017504180.tif 000013
2017504180.tif 000014