(57)【要約】  ドライバにおいて低い出力コモンモード電圧を維持するための方法、装置、および手段が提供される。1つの例示的な装置は、装置のための差動出力を提供するように構成された第1の差動増幅器段と、第1の差動増幅器段を駆動するように構成された第2の差動増幅器段とを含み、第2の差動増幅器段は、1対のプリドライバ増幅器と、1対のn段回路と、入力スキュー平均化回路とを含み、1対のn段ユニットの各々は、2つのハーフブロックに分割される。入力スキュー平均化回路は、1対のn段回路のゲート-ソース電圧におけるスキューを平均化するために相補的なデジタル入力を用いてそれらのブロックを駆動することによって出力コモンモード電圧を抑制するように構成される。特定の態様では、第1の差動増幅器段の主トランジスタの相互コンダクタンスおよび動作速度を向上させるために、2つのフィードフォワードキャパシタが追加され得る。
2017501607.tif 000002
【特許請求の範囲】
【請求項１】
低い出力コモンモード電圧を提供する装置であって、前記装置が、
前記装置のための差動出力を提供するように構成された第1の差動増幅器段と、
前記第1の差動増幅器段を駆動するように構成された第2の差動増幅器段であって、前記第2の差動増幅器段が、1対のプリドライバ増幅器と、1対のn段回路と、入力スキュー平均化回路とを含み、前記1対のn段回路の各々が、2つのハーフブロックに分割され、前記入力スキュー平均化回路が、前記1対のn段回路におけるスキューを平均化するために相補的なデジタル入力を用いて前記2つのハーフブロックを駆動することによって前記出力コモンモード電圧を抑制するように構成された、第2の差動増幅器段と
を備え装置。
【請求項２】
前記1対のn段回路の各々が、
入力トランジスタ構成と、
前記入力トランジスタ構成を駆動するように構成されたインバータベースの論理ゲートと
を備える、請求項1に記載の装置。
【請求項３】
前記入力スキュー平均化回路が、
各々が前記1対のn段回路内の前記入力トランジスタ構成のうちの1つをミラーリングするように構成された1対の相補型トランジスタ構成と、
前記入力トランジスタ構成のゲート-ソース電圧におけるスキューを平均化するために前記1対の相補型トランジスタ構成のための相補的な入力を生成するように構成された1対のインバータベースの論理回路と
を備える、請求項2に記載の装置。
【請求項４】
前記入力トランジスタ構成が、PMOSトランジスタとNMOSトランジスタとを備える、請求項2に記載の装置。
【請求項５】
前記入力トランジスタ構成内の前記PMOSトランジスタのサイズが、前記NMOSトランジスタのサイズと比較して相対的に小さくなるように構成された、請求項4に記載の装置。
【請求項６】
前記第1の差動増幅器段のスイッチング遷移を高速化するために1対のキャパシタを用いて構成された相互コンダクタンス強化回路をさらに備える、請求項1に記載の装置。
【請求項７】
前記第1の差動増幅器段が、共通ゲート増幅器として構成された1対のメインドライバトランジスタを備え、前記第2の差動増幅器段が、共通ゲート増幅器とカスコードにおける共通ソース増幅器として構成された1対の入力トランジスタを備える、請求項1に記載の装置。
【請求項８】
前記第1の差動増幅器段内の前記1対のメインドライバトランジスタが遮断モードに完全に切り替わるのを防止するために前記第1の差動増幅器段からの漏れ電流をシンクするように構成された電流シンク回路をさらに備える、請求項7に記載の装置。
【請求項９】
前記電流シンク回路が、1対のNMOSトランジスタを備え、前記NMOSトランジスタのゲートが、前記1対のプリドライバ増幅器の出力に結合され、前記NMOSトランジスタのドレインが、前記共通ゲート増幅器の差動入力に結合され、前記NMOSトランジスタのソースが、電気的グランドに結合された、請求項8に記載の装置。
【請求項１０】
バイアス電流源をシンクし、前記共通ゲート増幅器内の前記1対のメインドライバトランジスタの共通ゲートノードにバイアス電圧を提供するために、カスコード構成において構成された1対のバイアストランジスタをさらに備える、請求項7に記載の装置。
【請求項１１】
前記1対のメインドライバトランジスタのゲートと、前記1対の入力トランジスタのゲートとに結合された1対のキャパシタをさらに備える、請求項7に記載の装置。
【請求項１２】
前記1対のメインドライバトランジスタのゲートと、前記2つのハーフブロックの入力とに結合された1対のキャパシタをさらに備える、請求項7に記載の装置。
【請求項１３】
前記1対のプリドライバ増幅器の各々が、前記1対のn段回路の各々のゲート-ソース電圧の立ち上がりエッジおよび立ち下がりエッジを制御するように構成されたプログラム可能なインバータベースの論理デバイスを備える、請求項1に記載の装置。
【請求項１４】
前記プログラム可能なインバータベースの論理デバイスが、
PMOSトランジスタと、
複数の並列NMOSトランジスタとを備え、各NMOSトランジスタが、各NMOSトランジスタがプログラム可能に切り替えられることを可能にするためにスイッチに結合された、請求項13に記載の装置。
【請求項１５】
ドライバにおける出力コモンモード電圧を抑制するための方法であって、前記方法が、
1対のプリドライバ増幅器と、1対のn段回路と、入力スキュー平均化回路とを含む第2の差動増幅器段を使用して第1の差動増幅器段を駆動するステップであって、前記1対のn段回路の各々が、2つのハーフブロックに分割される、ステップと、
前記1対のn段回路のゲート-ソース電圧における第1のスキューを平均化するために相補的なデジタル入力を用いて前記2つのハーフブロックを駆動することによって前記出力コモンモード電圧を抑制するために入力スキュー平均化を実行するステップと
を含む方法。
【請求項１６】
入力スキュー平均化を実行するステップが、
前記第1のスキューを除去または低減するために、前記1対のn段回路の出力を用いて前記1対のn段回路内のトランジスタをミラーリングするミラートランジスタの出力を組み合わせるステップをさらに含み、前記ミラートランジスタが、前記第1のスキューと極性が反対の第2のスキューを有するゲート-ソース電圧を有する、請求項15に記載の方法。
【請求項１７】
前記第1の差動増幅器段と前記1対のn段回路との間に結合されたキャパシタを使用して、前記第1の差動増幅器段のスイッチング遷移を高速化するステップをさらに含む、請求項15に記載の方法。
【請求項１８】
前記第1の差動増幅器段内のメインドライバトランジスタが完全にオフに切り替わるのを防止するために、前記第1の差動増幅器段からの漏れ電流をシンクするステップをさらに含む、請求項15に記載の方法。
【請求項１９】
ドライバにおける出力コモンモード電圧を抑制するための装置であって、
差動増幅器段を駆動するための手段であって、前記駆動するための手段が、1対のプリドライバ増幅器と1対のn段回路とを含み、前記1対のn段回路の各々が、2つのハーフブロックに分割される、手段と、
前記1対のn段回路のゲート-ソース電圧における第1のスキューを平均化するために相補的なデジタル入力を用いて前記2つのハーフブロックを駆動することによって前記出力コモンモード電圧を抑制するために入力スキュー平均化を実行するための手段と
を備える装置。
【請求項２０】
前記入力スキュー平均化を実行するための手段が、
前記第1のスキューを除去または低減するために、前記1対のn段回路の出力を用いて前記1対のn段回路内のトランジスタをミラーリングするミラートランジスタの出力を組み合わせるための手段をさらに含み、前記ミラートランジスタが、前記第1のスキューと極性が反対の第2のスキューを有するゲート-ソース電圧を有する、請求項19に記載の装置。
【請求項２１】
前記差動増幅器段と前記1対のn段回路との間に結合された、前記差動増幅器段のスイッチング遷移を高速化するための手段をさらに備える、請求項19に記載の装置。
【請求項２２】
前記差動増幅器段内のメインドライバトランジスタが完全にオフに切り替わるのを防止するために、前記差動増幅器段からの漏れ電流をシンクするための手段をさらに備える、請求項19に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、その全体が参照により本明細書に組み込まれている、2013年11月7日に出願された、国際特許出願第PCT/CN2013/086674号の優先権を主張するものである。
【０００２】
本発明は、クロックおよびデータドライバに関し、より具体的には、低い出力コモンモード電圧と、強化された相互コンダクタンス(gm)および速度とを提供するように構成されたドライバに関する。
【背景技術】
【０００３】
高速データ通信システムにおいて、小さいコモンモード変動で小型のMOSFETを使用してデータおよびクロック信号を送達することがしばしば望まれる。小型のMOSFETは、良好なインピーダンス整合を提供するが、大型のMOSFETは、通常、大きい寄生成分により、望ましくない低い非線形抵抗に寄与する。さらに、高い出力コモンモード変動は、異なるチャネル間の強い結合と干渉とを誘導し、システム全体の性能を低下させるので、小さい出力コモンモード変動を維持することが望ましい。
【０００４】
図1Aは、ドライバ帯域幅を拡張する上で重要な役割を演じるインダクタL1およびL2を有する従来のクロックおよびデータドライバ100の一例を示す。図1Bは、高帯域幅を提供するカスコード構造を有するが、ヘッドルームがより少ない、従来のクロックおよびデータドライバ110の別の例を示す。重いオフチップ負荷(通常、シングルエンドに関して50オーム(Ω)、または差動に関して100Ω)のため、トランジスタM1およびM2のサイズは、負荷に十分な信号電力を送達するために十分な大きさがある可能性が最もある。しかしながら、大きいサイズのMOSFETは、また、小さい非線形抵抗(RDS)が付随し、高い周波数における負荷抵抗よりもさらに小さくなる可能性があり、これは、出力負荷を整合することを困難にすることになる。さらに、出力コモンモード電圧(図1Aおよび図1B中の0.5*(Voutp+Voutn))は、トランジスタとテール電流Ibiasの非理想性との間の不整合のため、通常高い。
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明の実施形態は、低い出力コモンモードを有する高速ドライバを提供する装置、方法、および手段を含む。
【０００６】
一実施形態において、低い出力コモンモード電圧を提供する装置が開示される。装置は、装置のための差動出力を提供するように構成された第1の差動増幅器段と、第1の差動増幅器段を駆動するように構成された第2の差動増幅器段とを含み、第2の差動増幅器段は、1対のプリドライバ増幅器と、1対のn段回路と、入力スキュー平均化回路とを含み、1対のn段回路の各々は、2つのハーフブロックに分割される。入力スキュー平均化回路は、1対のn段回路におけるスキューを平均化するために相補的なデジタル入力を用いて2つのハーフブロックを駆動することによって出力コモンモード電圧を抑制するように構成される。
【０００７】
いくつかの実施形態では、1対のn段回路の各々は、入力トランジスタ構成と、入力トランジスタ構成を駆動するように構成されたインバータベースの論理ゲートとを含む。入力スキュー平均化回路は、各々が1対のn段回路内の入力トランジスタ構成のうちの1つをミラーリングするように構成された1対の相補型トランジスタ構成と、入力トランジスタ構成のゲート-ソース電圧におけるスキューを平均化するために1対の相補型トランジスタ構成のための相補的な入力を生成するように構成された1対のインバータベースの論理回路とを含むことができる。入力トランジスタ構成は、PMOSトランジスタとNMOSトランジスタとを含むことができる。この場合、入力トランジスタ構成内のPMOSトランジスタのサイズは、NMOSトランジスタのサイズと比較して相対的に小さくなるように構成され得る。
【０００８】
いくつかの実施形態では、装置は、さらに、第1の差動増幅器段のスイッチング遷移を高速化するために1対のキャパシタを用いて構成された相互コンダクタンス強化回路を含むことができる。
【０００９】
いくつかの実施形態では、第1の差動増幅器段は、共通ゲート増幅器として構成された1対のメインドライバトランジスタを含み、第2の差動増幅器段は、共通ゲート増幅器とカスコードにおける共通ソース増幅器として構成された1対の入力トランジスタを備える。この場合、装置は、さらに、第1の差動増幅器段内の1対のメインドライバトランジスタが遮断モードに完全に切り替わるのを防止するために第1の差動増幅器段からの微小漏れ電流をシンクするように構成された電流シンク回路を含むことができる。いくつかの実施形態において、電流シンク回路は、1対のNMOSトランジスタを含み、NMOSトランジスタのゲートは、1対のプリドライバ増幅器の出力に結合され、NMOSトランジスタのドレインは、共通ゲート増幅器の差動入力に結合され、NMOSトランジスタのソースは、電気的グランドに結合される。装置は、さらに、バイアス電流源をシンクし、共通ゲート増幅器内の1対のメインドライバトランジスタの共通ゲートノードにバイアス電圧を提供するために、カスコード構成において構成された1対のバイアストランジスタを含むことができる。いくつかの実施形態では、装置は、さらに、1対のメインドライバトランジスタのゲートと、1対の入力トランジスタのゲートとに結合された1対のキャパシタを含むことができる。代替的にまたは追加的に、装置は、さらに、1対のメインドライバトランジスタのゲートと、2つのハーフブロックの入力とに結合された1対のキャパシタを含むことができる。
【００１０】
いくつかの実施形態では、1対のプリドライバ増幅器の各々は、1対のn段回路の各々のゲート-ソース電圧の立ち上がりエッジおよび立ち下がりエッジを制御するように構成されたプログラム可能なインバータベースの論理デバイスを含む。この場合、プログラム可能なインバータベースの論理デバイスは、PMOSトランジスタと、複数の並列NMOSトランジスタとを含むことができ、各NMOSトランジスタは、各NMOSトランジスタがプログラム可能に切り替えられることを可能にするためにスイッチに結合される。
【００１１】
別の実施形態において、ドライバにおける出力コモンモード電圧を抑制するための方法が開示される。方法は、全体的に、1対のプリドライバ増幅器と、1対のn段回路と、入力スキュー平均化回路とを含む第2の差動増幅器段を使用して第1の差動増幅器段を駆動するステップであって、1対のn段回路の各々が、2つのハーフブロックに分割される、ステップと、1対のn段回路のゲート-ソース電圧における第1のスキューを平均化するために相補的なデジタル入力を用いて2つのハーフブロックを駆動することによって出力コモンモード電圧を抑制するために入力スキュー平均化を実行するステップとを含む。
【００１２】
別の実施形態において、ドライバにおける出力コモンモード電圧を抑制するための装置が開示される。装置は、全体的に、差動増幅器段を駆動するための手段であって、駆動するための手段が、プリドライバ増幅器と1対のn段回路とを含み、1対のn段回路の各々が、2つのハーフブロックに分割される、手段と、1対のn段回路のゲート-ソース電圧における第1のスキューを平均化するために相補的なデジタル入力を用いて2つのハーフブロックを駆動することによって出力コモンモード電圧を抑制するために入力スキュー平均化を実行するための手段とを含む。
【００１３】
本発明の他の特徴および利点は、例として本発明の態様を示す本明細書本文から明らかとなるはずである。
【００１４】
本発明の詳細は、その構造と動作の両方に関して、同様の参照番号が同様の部分を指す添付のさらなる図面の検討によって部分的に収集され得る。
【図面の簡単な説明】
【００１５】
【図１Ａ】2つのインダクタを有する例示的な従来のクロックおよびデータドライバの概略図である。
【図１Ｂ】カスコード構造を有する例示的な従来のクロックおよびデータドライバの概略図である。
【図２】本発明の一実施形態による、低い出力コモンモード電圧と、強化した相互コンダクタンスおよび速度とを提供するように構成されたドライバ(たとえば、クロックまたはデータドライバ)のブロック図である。
【図３Ａ】本発明の一実施形態による、図2のn段回路222Aの例示的な実施態様を示す概略図である。
【図３Ｂ】本発明の一実施形態による、図2のn段回路222Bの例示的な実施態様を示す概略図である。
【図４】本発明の一実施形態による、入力スキュー平均化回路の例示的な実施態様を示す概略図である。
【図５】本発明の一実施形態による、入力スキュー平均化または消去プロセスを示す例示的なタイミング図である。
【図６】図2〜図5に関連して部分において示した例示的なドライバを示す概略図である。
【図７】本発明の一実施形態による、フィードフォワードキャパシタC1およびC2の挿入によって生成されるプリディストーション/プリエンファシスに関連するノード過渡電圧波形を示す例示的なタイミング図である。
【図８】本発明の一実施形態による、PMOSトランジスタと、複数のプログラム可能なNMOSトランジスタとを有するマルチトランジスタインバータとして構成された例示的なプリドライバ増幅器を示す概略図である。
【図９】本発明の一実施形態による、ドライバにおける出力コモンモード電圧を抑制するための例示的な動作のフロー図である。
【発明を実施するための形態】
【００１６】
上記で説明したように、従来のクロックおよびデータドライバは、典型的には、負荷に十分な信号電力を送達するために十分な大きさがあるように設計される。しかしながら、大きいサイズのMOSFETは、また、小さい非線形抵抗(RDS)が付随し、それは、高い周波数における負荷抵抗よりもさらに小さくなる可能性があり、これは、出力負荷を整合することを困難にすることになる。少量の入力を共通ゲートバイアスノードにフィードフォワードすることによって、等価の相互コンダクタンスブースト回路が実現され得、したがって、比較的小さいサイズのトランジスタは、予想される出力電圧を提供するのに十分であり得る。従来のクロックおよびデータドライバの欠点は、トランジスタとテール電流の非理想性との間の不整合による、比較的高い出力コモンモード電圧も含む。さらに、任意の波形スキュー、および、入力間の立ち上がり/立ち下がりエッジの不整合は、出力コモンモード電圧を大きくすることになる。実験は、出力コモンモード電圧が、10Gbps入力信号と、わずか0.1psのスキューでほぼ倍になることを示している。
【００１７】
本明細書で説明するような特定の実施形態は、比較的低い出力コモンモード電圧と、強化された相互コンダクタンス(gm)および速度とを提供するように構成されたドライバを提供する。この説明を読んだ後、様々な実施態様および用途において本発明を実施する方法が明らかになるであろう。本発明の様々な実施態様が本明細書で説明されるが、これらの実施態様は、単に例として、限定ではなく提示されることが理解される。そのように、様々な実施態様のこの詳細な説明は、本発明の範囲または広さを限定するように解釈されるべきではない。
【００１８】
図2は、低い出力コモンモード電圧と、強化された相互コンダクタンスおよび速度とを提供するように構成されたドライバ200(たとえば、クロックまたはデータドライバ)のブロック図である。ドライバ200は、少なくともプリドライバ段230とメインドライバ段210とを含む差動増幅器構成を使用する。プリドライバ段230は、1対の増幅器AおよびA'と、1対のn段回路222A、222Bと、入力スキュー平均化回路220とを含み、プリドライバ段230は、1対のn段回路222A、222Bを、入力スキュー平均化回路220として形成された2つの等しいハーフブロックに分割することによって、低い出力コモンモード電圧を提供する。n段回路222A、222Bの各々は、n段回路222A、222Bのゲート-ソース電圧におけるスキューを平均化または消去するために、相補的なデジタル入力を用いて駆動される。いくつかの実施形態では、トランジスタの起動における遅れを防止し、速度の向上を提供するために、メインドライバトランジスタが完全にオフに切り替わるのを防止するために、電流シンク回路240によって、メインドライバ段210内のトランジスタに微小電流(たとえば、数μAの典型的な値を有する)が提供され得る。プリドライバ段230内の増幅器AおよびA'は、立ち上がり/立ち下がりエッジを制御し、さらに、低い出力コモンモード電圧を提供するようにプログラムされ得る。相互コンダクタンス増強回路250は、プリドライバ段230におけるデジタルエッジ遷移をメインドライバ段210内のトランジスタのゲートにフィードフォワードする1対のキャパシタ(たとえば、図6中のC1およびC2)によって設けられ得る。
【００１９】
図3Aおよび図3Bは、それぞれ、本発明の実施形態によるn段回路222Aおよびn段回路222Bの例示的な実施態様を示す概略図である。n段回路222Aは、インバータベースの論理ゲート300を含み、論理ゲート300は、2つのトランジスタインバータ構成M1、MP1を駆動することができる。n段回路222Bは、インバータベースの論理ゲート302を含み、論理ゲート302は、2つのトランジスタインバータ構成M2、MP2を駆動することができる。一実施形態において、M1およびM2は、NMOSトランジスタであり、MP1およびMP2は、PMOSトランジスタである。メインドライバ段210(図6参照)のトランジスタM11/M22内の電流は、NMOSトランジスタ(すなわち、図3Aおよび図3Bに示すM1/M2および図4に示すM1C/M2C)において再使用されるので、PMOSトランジスタのサイズは、NMOSトランジスタと比較して相対的に小さくなるように設計され得る。たとえば、NMOS M1およびM2の幅対チャネル長の比は、100に設定され得、対応するPMOS MP1およびMP2に関する同じ比は、約2であり得る。この場合のPMOSトランジスタの役割は、主トランジスタM11/M22のソース端子を急速に充電し、次に、出力(outn/outp)のロー-ハイ遷移を高速化することである。しかしながら、出力は、抵抗器R1およびR2(図6参照)を介して正の電源電圧(Vdd)に既にプリチャージされ、十分に高速の遷移を行うことができるので、これは、大部分の用途のために必要ではない。別の実施形態において、PMOSトランジスタMP1およびMP2は、オプションであり、したがって、除去される。代替的に、ハイ-ロー遷移よりも高速なロー-ハイ遷移が望まれるいくつかの用途において、PMOSトランジスタは、その目標を満たすのに適したデバイスである。
【００２０】
上述したように、1対のn段回路222A、222Bは、入力スキュー平均化回路220として形成された2つの等しいハーフブロックに分割される。図4は、本発明の一実施形態による入力スキュー平均化回路220を示す詳細な概略図である。入力スキュー平均化回路220は、インバータベースの論理ゲート400を含み、論理ゲート400の出力は、2つのトランジスタインバータ構成M2C、MP2Cの共通ゲート入力を駆動する。インバータベースの論理ゲート400は、論理ゲート300をミラーリングし、2つのトランジスタインバータ構成M2C、MP2Cは、図3Aに示す2つのトランジスタインバータ構成M1、MP1をミラーリングする。入力スキュー平均化回路220は、インバータベースの論理ゲート402も含み、論理ゲート402の出力は、2つのトランジスタインバータ構成M1C、MP1Cの共通ゲート入力を駆動する。インバータベースの論理ゲート402は、論理ゲート302をミラーリングし、2つのトランジスタインバータ構成M1C、MP1Cは、図3Bに示す2つのトランジスタインバータ構成M2、MP2をミラーリングする。これらのミラーリング構成の出力は、組み合わされる。一実施形態において、PMOSトランジスタMP1CおよびMP2Cは、オプションであり、したがって、除去される。n段回路222A、222Bを、図4に示す入力スキュー平均化回路220として形成された2つの等しいハーフブロックに分割することによって、n段回路222A、222Bは、n段回路222A、222Bのゲート-ソース電圧におけるスキューを平均化または除去するために、相補的なデジタル入力を用いて駆動される。
【００２１】
図5は、本発明の一実施形態による入力スキュー平均化または消去プロセスを示す例示的なタイミング図500を示す。図5において、上部の差動信号対520は、差動出力段トランジスタM1およびM2のゲート-ソース電圧(Vgs)を示す。図示の実施形態において、M1およびM2のゲートへの入力信号は、スキューを含み(トランジスタM1とM2との間の不整合は、スキューを悪化させる)、波形スキュー510を生じさせ、波形スキュー510は、ここで、高い出力コモンモード電圧をもたらすことになる。ミラートランジスタM1CおよびM2Cを使用してn段回路222A、222Bを駆動するために相補的なデジタル入力を提供することによって、波形スキュー510は、平均化または実質的に消去され得る。中央の差動信号対530は、同じ波形スキューを含むが、逆極性を有するトランジスタM1CおよびM2Cのゲート-ソース電圧を示す。2つのハーフ部分(すなわち、M1/M2CおよびM2/M1C)がM1/M2CおよびM2/M1Cのドレイン(または、メインドライバトランジスタM11、M22のソース)において再結合された後、波形スキュー510は、実質的に消去される(差動出力信号対における波形交点540参照)。実験は、出力コモンモード電圧が、10Gbps入力信号と、わずか0.1psのスキューでほぼ倍になることを示している。
【００２２】
図6は、図2〜図5に関連して部分において上記で説明した例示的なドライバ600の概略図である。トランジスタM1およびM2(ならびに、トランジスタM2CおよびM1C)は、共通ソース差動増幅器(ここでは、相互コンダクタンス増幅器)を形成し、共通ソース差動増幅器は、カスコード差動増幅器への入力段である。この入力段は、(トランジスタM11およびM22によって形成された)共通ゲート差動増幅器を駆動するように構成され、共通ゲート差動増幅器は、ドライバとして機能するカスコード差動増幅器の出力段である。
【００２３】
図6の図示の実施形態において、ドライバ600の差動入力(すなわち、プリドライバ段230の入力)は、デジタル論理信号であり、したがって、電流モード論理(CML)レベルシフトブロックは、必要とされず、プリドライバ段230から除去されている。トランジスタM1/M2/M1C/M2Cは、線形領域で動作することができ、ヘッドルームの制限は、緩和され得る。また、ヘッドルーム制限(通常、高いVddによる)が存在しない場合、トランジスタM1/M2/M1C/M2CおよびMb2のサイズは、それらのVdsが、トランジスタがすべて飽和領域内にあることを保証するのに十分なほど高くなるまで、低減され得る。これは、(M11/M22のドレインを調べて)ドライバ出力インピーダンスを約数10Ωから数100Ωに上昇させることになり、したがって、出力インピーダンス整合をはるかにより容易にすることになる。さらに、プリドライバ段230内のプリドライバ増幅器A1〜A3およびAC1〜AC3は、インバータベースの論理ゲート(たとえば、CMOSインバータ)を用いて実装され得る。
【００２４】
図6は、メインドライバトランジスタM11およびM22も示し、メインドライバトランジスタM11およびM22の大きいサイズは、高速遷移期間中にC1とC2の両方を介してそれらのゲートに適用されるトランジスタM11およびM22のソースに対して反対の極性の信号の小さい部分を適用することによって、フィードフォワードキャパシタC1およびC2(通常、非常に小さく、10Gbps用途に対して20fF未満)の助けにより低減され得る。C1およびC2を加えることによって、信号遷移中のトランジスタM11/M22のリアルタイムのゲート-ソース電圧(Vgs)は、昇圧される。これは、M11/M22のスイッチング遷移を高速化するだけでなく、遷移中の出力負荷により多くの電流を導くためにも役立つ。したがって、M11とM22の両方は、同じ出力信号のために縮小したサイズで実装され得る。C1とC2の両方は、小さいので、A3およびAC3へのローディング効果は、無視され得る。
【００２５】
さらに、フィードフォワードキャパシタC1およびC2の追加は、チャネルの悪影響(ワイヤレスに関する空気、および有線に関するPCBトレース)を低減させるように信号の増幅対周波数特性を変化させるプリディストーション(ワイヤレスの場合)またはプリエンファシス(有線の場合)を引き起こすので、ドライバ600における増幅器の線形性を改善する追加の利点を提供する。高周波信号成分は、チャネルの高周波数の損失を補償し、したがって、送信される周波数スペクトルに対してより均等な変調指数と、したがって周波数範囲全体に対してより良好な信号対雑音比(SNR)とを生成するように強調される。キャパシタC1とC2のいずれかまたは両方の値は、所望のプログラム可能な強調を提供するために、スイッチドキャパシタを用いて変更され得る。一実施形態において、値は、10〜20fFの間で変更され得る。
【００２６】
図7は、フィードフォワードキャパシタC1およびC2の挿入によって生成されたプリディストーション/プリエンファシスに関連するノード過渡電圧波形を示す例示的なタイミング図700である。タイミング図710および720は、それぞれ、トランジスタM1およびM2のゲートにおける過渡電圧波形を示し、タイミング図730および740は、それぞれ、トランジスタM1およびM2のドレインにおける過渡電圧波形を示す。ゲートとドレインとの間の過渡電圧波形の逆極性は、トランジスタM1およびM2がインバータとして作用することを示す。したがって、フィードフォワードキャパシタC2なしの主トランジスタM11のゲート-ソース電圧(Vgs)(M11のゲートは、M1のゲートに接続され、M11のソースは、M1のドレインに接続される)は、点線のタイミング図760に示すように過渡電圧波形を有することになる。しかしながら、ハイパスフィルタとして作用するトランジスタM1およびM11のゲート間に接続されたフィードフォワードキャパシタC2により、トランジスタM11のゲートにおける過渡電圧波形は、タイミング図710に示すトランジスタM1のゲートに関する波形の遷移においてスパイクを有するタイミング図750として示される。タイミング図770は、遷移において昇圧を有する主トランジスタM11のゲート-ソース電圧(Vgs)を示す。したがって、フィードフォワードキャパシタの挿入は、プリエンファシスおよびポストエンファシスを含むエンファシス効果を実現するために使用され得る。この昇圧は、主トランジスタM11のスイッチング遷移を高速化する(同じ昇圧がM22のためのC1によって提供される)だけでなく、遷移中の出力負荷により多くの電流を導くためにも役立つ。したがって、M11とM22の両方は、図1Aおよび図1Bに示す従来のドライバと比較して、同じ出力信号のために低減したサイズで実現され得る。
【００２７】
図2に戻って参照すると、プリドライバ段230内の増幅器AおよびA'は、立ち上がり/立ち下がりエッジを制御し、さらに、低い出力コモンモード電圧を提供するようにプログラムされ得ると述べた。図6の文脈において、増幅器AおよびA'は、プリドライバ増幅器A1、A2、A3、AC1、AC2、およびAC3を含む。抵抗性負荷に関して、出力コモンモード電圧のための最小化条件は、等しい立ち上がりおよび立ち下がりエッジで中央にある差動出力交点である。この最小化条件を満たすために、プリドライバ増幅器は、立ち上がりおよび立ち下がりエッジを制御することができるプログラム可能な増幅器として構成され得る。
【００２８】
たとえば、図8に示す実施形態において、プリドライバ増幅器は、PMOSトランジスタと、立ち上がり/立ち下がりエッジを制御するために(スイッチ「a」〜「e」を用い、スイッチ「a」が最初にオンにされ、スイッチ「b」がオンにされるとき、オンのままである、などと仮定して)切り替えられ得る複数の並列NMOSトランジスタとを有するマルチトランジスタインバータ800として構成される。挿入図810は、スイッチ「a」〜「e」を用いて切り替えられるNMOSトランジスタの追加による立ち下がりエッジの変換の一例を示す。別の実施形態において、立ち上がり/立ち下がりエッジは、プリドライバ増幅器の電源電圧Vddpを変更することによって調整され得る。たとえば、Vddpは、1.0Vの代わりに0.9Vになるように調整され得る。Vddpを変更することは、立ち上がり/立ち下がりエッジの変化を誘導するので、原理は、立ち上がり/立ち下がりエッジを整合することと同じである。
【００２９】
図6を再び参照すると、MOSFET Mk1およびMk2(図2中の電流シンク回路240)は、主スイッチングトランジスタM11、M22がスイッチング遷移中に非ゼロ電流で動作することを保証するために、小さい電流シンクとして追加される。すなわち、小さいNMOSトランジスタMk1およびMk2による微小漏れ電流シンクは、メインドライバトランジスタが完全にカットオフモードに切り替わるのを防止する。言い換えれば、トランジスタMk1およびMk2は、トランジスタM11およびM22を用いて形成された共通ゲート増幅器のための高速遷移を維持するために設けられる。代替的に、Mk1およびMk2は、小さいDC電流シンクとして構成され得るが、追加のバイアス回路がある。
【００３０】
図6において、メインドライバ段210は、さらに、明確に定義されたバイアス電流をトランジスタM11およびM22のゲートに提供するために、カスコード構成におけるトランジスタMb1およびMb2を含む。一実施形態において、この明確に定義されたバイアス電流を提供するために、トランジスタMb1とM11との間のサイズ比は、トランジスタMb2とM1+M2Cとの間の比に等しくなるべきであり、トランジスタMb1とM22との間のサイズ比は、トランジスタMb2とM2+M1Cとの間の比に等しくなるべきである。
【００３１】
図9は、本発明の一実施形態による、ドライバ内の出力コモンモード電圧を抑制するための例示的な動作900のフロー図である。動作900は、902において、第2の差動増幅器段を使用して第1の差動増幅器段の共通ゲート入力を駆動することによって開始することができる。第2の差動増幅器段は、プリドライバ増幅器と、1対のn段回路と、入力スキュー平均化回路とを含み、1対のn段回路の各々(すなわち、各n段回路)は、2つのハーフブロックに分割される。
【００３２】
904において、入力スキュー平均化は、1対のn段回路のゲート-ソース電圧における第1のスキューを平均化するために相補的なデジタル入力を用いて2つのハーフブロックを駆動することによって、出力コモンモード電圧を抑制するように実行される。いくつかの実施形態について、904で、入力スキュー平均化を実行することは、第1のスキューを除去する(または、少なくとも低減する)ために、1対のn段回路の出力を用いて、1対のn段回路内のトランジスタをミラーリングする、ミラートランジスタの出力を組み合わせることを伴うこともできる。ミラートランジスタは、第1のスキューと極性が反対の第2のスキューを有するゲート-ソース電圧を有することができる。
【００３３】
いくつかの実施形態では、動作900は、さらに、第1の差動増幅器段と1対のn段回路との間に結合されたキャパシタを使用して、第1の差動増幅器段のスイッチング遷移を高速化することを含むことができる。
【００３４】
いくつかの実施形態では、動作900は、さらに、第1の差動増幅器段内のメインドライバトランジスタが完全にオフに切り替わるのを防止するために、第1の差動増幅器段からの微小漏れ電流をシンクすること(または、第1の差動増幅器段に微小漏れ電流を提供すること)を含むことができる。
【００３５】
本発明の実施形態は、特定の実施形態について上記で説明されているが、本発明の多くの変形が可能である。加えて、様々な実施形態の特徴は、上に記載されたものと異なる組合せで組み合わせることができる。さらに、明確かつ簡潔な説明のため、システムおよび方法の多くの説明は、単純化されている。多くの説明は、特定の規格の用語および構造を使用する。しかしながら、開示されたシステムおよび方法は、より広範に適用可能である。
【００３６】
当業者は、本明細書に開示された実施形態に関連して説明された様々な例示的な論理ブロック、モジュール、ユニット、およびアルゴリズムステップは、しばしば、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを理解するであろう。ハードウェアおよびソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、およびステップは、それらの機能性の点から一般的に上に説明されている。そのような機能性がハードウェアまたはソフトウェアのいずれとして実装されるのかは、システム全体に課される特定の制約に依存する。当業者は、各特定のシステムのための様々な方法において、説明した機能性を実装することができるが、そのような実装の決定は、本発明の範囲からの逸脱を引き起こすものとして解釈されるべきではない。加えて、ユニット、モジュール、ブロック、またはステップ内の機能のグループ化は、説明の容易さのためである。特定の機能またはステップは、本発明から逸脱することなく、1つのユニット、モジュール、またはブロックから移動され得る。
【００３７】
本明細書に開示された実施形態に関連して説明された様々な例示的な論理ブロック、ユニット、ステップ、構成要素、およびモジュールは、汎用プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)、もしくは他のプログラマブル論理デバイス、ディスクリートゲート、もしくはトランジスタロジック、ディスクリートハードウェア構成要素、または、本明細書で説明した機能を実行するように設計されたそれらの任意の組合せ、などのプロセッサを用いて実装または実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代替案において、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサは、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアを伴う1つもしくは複数のマイクロプロセッサ、または、任意の他のそのような構成としても実装され得る。
【００３８】
本明細書に開示された実施形態に関連して説明した方法のステップ、およびブロックまたはモジュールのプロセスは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、または、これら2つの組合せにおいて具体化され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または任意の他の形態の記憶媒体内に存在することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合され得る。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、ASIC内に存在し得る。加えて、結合されているように説明したデバイス、ブロック、またはモジュールは、中間のデバイス、ブロック、またはモジュールを介して結合され得る。同様に、第1および第2のデバイスに結合する中間のデバイスが存在するとき、ならびに、第1のデバイスがデータの最終的な宛先を知らないときも、第1のデバイスは、第2のデバイスにデータを送信する(または、第2のデバイスからデータを受信する)ものとして説明され得る。
【００３９】
開示された実施形態の上の記載は、当業者が本発明を作るまたは使用することを可能にするように提供される。これらの実施形態への様々な修正は、当業者には容易に明らかとなるであろう。また、本明細書に記載された一般原理は、本発明の精神および範囲から逸脱することなく他の実施形態に適用することができる。したがって、本明細書で提示される明細書本文および図面は、本発明の現在好ましい実施形態を表し、したがって、本発明によって広く企図される主題の代表であることが理解されるべきである。本発明の範囲は、当業者には明らかとなり得る他の実施形態を完全に包含すること、および本発明の範囲は、したがって、添付の請求項以外によっては制限されないことをさらに理解されよう。
【符号の説明】
【００４０】
200  ドライバ
210  メインドライバ段
220  入力スキュー平均化回路
222A  n段回路
222B  n段回路
230  プリドライバ段
240  電流シンク回路
250  相互コンダクタンス増強回路
300  論理ゲート
302  論理ゲート
400  論理ゲート
402  論理ゲート
500  タイミング図
510  波形スキュー
520  差動信号対
530  差動信号対
540  波形交点
600  ドライバ
700  タイミング図
710  タイミング図
720  タイミング図
730  タイミング図
740  タイミング図
750  タイミング図
760  タイミング図
770  タイミング図
810  挿入図
A1  プリドライバ増幅器
A2  プリドライバ増幅器
A3  プリドライバ増幅器
AC1  プリドライバ増幅器
AC2  プリドライバ増幅器
AC3  プリドライバ増幅器
C1  フィードフォワードキャパシタ
C2  フィードフォワードキャパシタ
M1  トランジスタ、差動出力段トランジスタ
M11  主トランジスタ
M1C  ミラートランジスタ
M2  トランジスタ、差動出力段トランジスタ
M22  主トランジスタ
M2C  ミラートランジスタ
Mb1  トランジスタ
Mb2  トランジスタ
Mk1  MOSFET、NMOSトランジスタ
Mk2  MOSFET、NMOSトランジスタ
MP1  PMOSトランジスタ
MP1C  PMOSトランジスタ
MP2  PMOSトランジスタ
MP2C  PMOSトランジスタ
R1  抵抗器
R2  抵抗器
【図１Ａ】
2017501607.tif 000003
【図１Ｂ】
2017501607.tif 000004
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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