(57)【要約】  半導体デバイスおよび半導体デバイスの製造方法が開示される。半導体デバイスは、第１のシリコン層（１１０；２１０）と、第１のシリコン層（１１０；２１０）上に位置する第１の誘電体層（１２０；２２０）であって、第１の誘電体層（１２０；２２０）は窓（１２１；２２１）を含み、および第１の誘電体層（１２０；２２０）の窓（１２１；２２１）の底部の水平方向寸法は２０ｎｍ以下である、第１の誘電体層（１２０；２２０）と、第１の誘電体層（１２０；２２０）上であって第１の誘電体層（１２０；２２０）の窓（１２１；２２１）内に位置しており、第１の誘電体層（１２０；２２０）の窓（１２１；２２１）内で第１のシリコン層（１１０；２１０）に接続されている、ＩＩＩ−Ｖ族半導体層（１３０；２３０）とを含む。半導体デバイスのＩＩＩ−Ｖ族半導体材料は貫通転位を有しておらず、それ故比較的高い性能を有する。
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【特許請求の範囲】
【請求項１】
第１のシリコン層（１１０；２１０）と、
第１の誘電体層（１２０；２２０）であって、前記第１の誘電体層（１２０；２２０）は前記第１のシリコン層（１１０；２１０）上に位置しており、前記第１の誘電体層（１２０；２２０）は窓（１２１；２２１）を有しており、前記第１の誘電体層（１２０；２２０）の前記窓（１２１；２２１）の底部の水平方向寸法は２０ｎｍ以下である、第１の誘電体層（１２０；２２０）と、
ＩＩＩ−Ｖ族半導体層（１３０；２３０）であって、前記ＩＩＩ−Ｖ族半導体層（１３０；２３０）は前記第１の誘電体層（１２０；２２０）上に分布されており、前記第１の誘電体層（１２０；２２０）の前記窓（１２１；２２１）に深く入り込み、および前記第１の誘電体層（１２０；２２０）の前記窓（１２１；２２１）内で前記第１のシリコン層（１１０；２１０）に接続されている、ＩＩＩ−Ｖ族半導体層（１３０；２３０）とを備えている、半導体デバイス。
【請求項２】
前記第１の誘電体層（１２０；２２０）の前記窓（１２１；２２１）は逆テーパーの形状または円柱の形状である、請求項１に記載の半導体デバイス。
【請求項３】
前記第１のシリコン層（１１０）はシリコン基板であり、
前記半導体デバイスは、
第２のシリコン層（１４０）であって、前記第２のシリコン層（１４０）は導波路を備えており、前記第２のシリコン層（１４０）は前記第１の誘電体層（１２０）上に位置しており、前記第２のシリコン層（１４０）と前記第１のシリコン層（１１０）との間にある前記第１の誘電体層（１２０）の一部は窓を有しておらず、前記第２のシリコン層（１４０）は前記ＩＩＩ−Ｖ族半導体層（１３０）に直接的または間接的に接続されている、第２のシリコン層（１４０）をさらに備えている、請求項１または２に記載の半導体デバイス。
【請求項４】
前記第１のシリコン層（２１０）は導波路を備え、前記第１の誘電体層（２２０）の前記窓（２２１）は前記導波路上に位置しており、
前記半導体デバイスは、
第２の誘電体層（２４０）および第３のシリコン層（２５０）であって、前記第３のシリコン層（２５０）はシリコン基板であり、前記第２の誘電体層（２４０）は前記第１のシリコン層（２１０）下および前記第３のシリコン層（２５０）上に位置している、第２の誘電体層（２４０）および第３のシリコン層（２５０）をさらに備えている、請求項１または２に記載の半導体デバイス。
【請求項５】
前記半導体デバイスはレーザーであり、
前記ＩＩＩ−Ｖ族半導体層（１３０；２３０）は、バッファ層（１３１；２３１）と、活性領域（１３４；２３４）と、中間層（１３３；２３３）と、Ｎ型ドープ遷移層（１３２；２３２）と、Ｐ型ドープ遷移層（１３５；２３５）とを備え、
前記半導体デバイスは、Ｎ電極（１６０；２６０）とＰ電極（１７０；２７０）とをさらに備え、前記Ｎ電極（１６０；２６０）は前記Ｎ型ドープ遷移層（１３２；２３２）に接続されており、前記Ｐ電極（１７０；２７０）は前記Ｐ型ドープ遷移層（１３５；２３５）に接続されている、請求項１から４のいずれか一項に記載の半導体デバイス。
【請求項６】
前記半導体デバイスが光増幅器であり、
前記ＩＩＩ−Ｖ族半導体層（１３０；２３０）は、バッファ層（１３１；２３１）と、活性領域（１３４；２３４）と、中間層（１３３；２３３）と、Ｎ型ドープ遷移層（１３２；２３２）と、Ｐ型ドープ遷移層（１３５；２３５）とを備え、
前記半導体デバイスは、Ｎ電極（１６０；２６０）と、Ｐ電極（１７０；２７０）と、反射防止膜とをさらに備え、前記Ｎ電極（１６０；２６０）は前記Ｎ型ドープ遷移層（１３２；２３２）に接続されており、前記Ｐ電極（１７０；２７０）は前記Ｐ型ドープ遷移層（１３５；２３５）に接続されており、前記反射防止膜は前記ＩＩＩ−Ｖ族半導体層（１３０；２３０）の端面上に位置している、請求項１から４のいずれか一項に記載の半導体デバイス。
【請求項７】
前記半導体デバイスは光検出器であり、
前記ＩＩＩ−Ｖ族半導体層（１３０；２３０）は、Ｎ領域（１３６；２３６）と、Ｐ領域（１３７；２３７）と、真性領域（１３８；２３８）とを備え、
前記半導体デバイスは、Ｎ電極（１６０；２６０）とＰ電極（１７０；２７０）とをさらに備え、前記Ｎ電極（１６０；２６０）は前記Ｎ領域（１３６；２３６）に接続されており、前記Ｐ電極（１７０；２７０）は前記Ｐ領域（１３７；２３７）に接続されている、請求項１から４のいずれか一項に記載の半導体デバイス。
【請求項８】
前記半導体デバイスはトランジスタであり、
前記ＩＩＩ−Ｖ族半導体層（１３０）は前記トランジスタのチャネル材料であり、
前記半導体デバイスは、ソース（１８１）と、ドレイン（１８２）と、ゲート（１８３）と、ゲート誘電体層（１８４）とをさらに備え、前記ソース（１８１）、前記ドレイン（１８２）、および前記ゲート誘電体層（１８４）は前記ＩＩＩ−Ｖ族半導体層（１３０）に接続されており、前記ゲート（１８３）は前記ゲート誘電体層（１８４）に接続されている、請求項１または２に記載の半導体デバイス。
【請求項９】
パターン化テンプレートをマスクとして使用することにより、シリコンオンインシュレータ（ＳＯＩ）のシリコン層をエッチングするステップであって、前記ＳＯＩは、シリコン基板と、前記シリコン基板上の誘電体層と、前記誘電体層上のシリコン層とを備えており、前記誘電体層が露出するとエッチングを停止し、前記パターン化テンプレートを除去し、それによって前記シリコン層が窓を有するようになる、ステップと、
前記窓を有する前記シリコン層をテンプレートとして使用することにより前記誘電体層をエッチングするステップであって、前記シリコン基板が露出するとエッチングを停止し、前記窓を有する前記シリコン層を除去し、それによって前記誘電体層が窓を有するようになり、前記誘電体層の前記窓の底部の水平方向寸法は２０ｎｍ以下である、ステップと、
前記誘電体層の前記窓内で半導体材料を成長させてバッファ層を形成し、前記バッファ層上で前記半導体材料を成長させ続けて半導体層を得るステップとを含む、半導体デバイスの製造方法。
【請求項１０】
前記パターン化テンプレートは、多孔質アルミナ膜、または極紫外線への露出および現像後のフォトレジストである、請求項９に記載の方法。
【請求項１１】
前記半導体材料はＩＩＩ−Ｖ族半導体材料である、請求項９または１０に記載の方法。
【請求項１２】
前記半導体材料は事前設定した量のドープ材料を含む、請求項９から１１のいずれか一項に記載の方法。
【請求項１３】
パターン化テンプレートをマスクとして使用することにより、シリコンオンインシュレータ（ＳＯＩ）のシリコン層をエッチングする前記ステップの前に、
フォトレジストを使用することにより前記パターン化テンプレートの部分領域を遮蔽し、それによって前記遮蔽された領域下の前記シリコン層がエッチングされないようになるステップをさらに含む、請求項９から１２のいずれか一項に記載の方法。
【請求項１４】
エッチングされていない前記シリコン層内に導波路を作成するステップをさらに含む、請求項１３に記載の方法。
【請求項１５】
シリコンオンインシュレータ（ＳＯＩ）のシリコン層内に導波路を作成するステップであって、前記ＳＯＩはシリコン基板と、前記シリコン基板上の第１の誘電体層と、前記第１の誘電体層上の前記シリコン層とを備えている、ステップと、
前記シリコン層上に第２の誘電体層を形成するステップと、
パターン化テンプレートをマスクとして使用することにより前記第２の誘電体層をエッチングするステップであって、前記シリコン層が露出するとエッチングを停止し、前記パターン化テンプレートを除去し、それによって前記第２の誘電体層が窓を有するようになり、前記第２の誘電体層の前記窓の底部の水平方向寸法は２０ｎｍ以下である、ステップと、
前記第２の誘電体層の前記窓内で半導体材料を成長させてバッファ層を形成し、前記バッファ層上で前記半導体材料を成長させ続けて半導体層を得る、ステップとを含む、半導体デバイスの製造方法。
【請求項１６】
前記パターン化テンプレートは、多孔質アルミナ膜、または極紫外線への露出および現像後のフォトレジストである、請求項１５に記載の方法。
【請求項１７】
前記半導体材料はＩＩＩ−Ｖ族半導体材料である、請求項１５または１６に記載の方法。
【請求項１８】
前記半導体材料は事前設定した量のドープ材料を含む、請求項１５から１７のいずれか一項に記載の方法。
【請求項１９】
シリコンオンインシュレータ（ＳＯＩ）のシリコン層内に導波路を作成する前記ステップが、
前記シリコン層内にリッジ導波路を作成するステップを含む、請求項１５から１８のいずれか一項に記載の方法。
【請求項２０】
パターン化テンプレートをマスクとして使用することにより前記第２の誘電体層をエッチングする前記ステップの前に、
フォトレジストを使用することにより前記パターン化テンプレートの部分領域を遮蔽するステップであって、前記フォトレジストによって遮蔽されない領域は前記リッジ導波路の位置に対応している、ステップをさらに含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報技術の分野に関し、特に、半導体デバイスおよび半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
マイクロプロセッサの性能を改善するために、集積回路は、小型化および多様化の高速な発展を保ち続けている。しかしながら、デバイス寸法の縮小およびデバイス密度の増加はまた、いくつかの避けられない問題、例えば、信号の遅延および相互接続のクロストーク等を引き起す。電気的相互接続媒体の使用によって引き起こされる、高い電力消費およびエネルギーの浪費は、半導体業界におけるデバイスに対する高性能および低コストという要件を次第に満たすことができなくなっている。光相互接続が、これらの問題を有効に解決し、従来の集積回路に対して多くの新しい機能をもたらし得ることが見出されている。したがって、シリコンフォトニクスが、将来の光電子集積回路の重要な研究課題となっている。
【０００３】
シリコンは、マイクロ電子プラットフォームの基礎であり、また、光電子集積化には不可欠であり、高集積度および低コストという利点を有する。シリコンの酸化物は優れた絶縁材料であり、比較的高い屈折率差を有し、光を案内するのに使用することができる。しかしながら、シリコンは間接バンドギャップ半導体であり、光の吸収および放射における効率が非常に低く、それに加えて、シリコンのキャリア移動度は高くないので、高速を伴う用途に制限を受ける。対照的に、ＩＩＩ−Ｖ族化合物半導体は、直接バンドギャップ構造および高い電子移動度を有しており、ＩＩＩ−Ｖ族化合物半導体の低次元系、例えば多重量子井戸または量子ドットは、光利得に対してさらに優れた性能をもたらし、材料組成の調節および低次元構造の最適化によって、デバイス性能パラメータに対して多様な変化をもたらす。ＩＩＩ−Ｖ族化合物半導体は、レーザーまたは太陽電池などの光電子デバイス、および高電子移動度トランジスタなどの電子デバイスを製造するのに使用されてもよい。
【０００４】
ＩＩＩ−Ｖ族半導体デバイスを製造するモノリシック集積化技術は、シリコン基板上でＩＩＩ−Ｖ族材料をエピタキシャル成長させて、デバイスを製造することである。しかしながら、シリコンとヒ化ガリウムまたはリン化インジウムなどのＩＩＩ−Ｖ族材料との間に、著しい格子不整合および熱的不整合があるため、シリコン上でＩＩＩ−Ｖ族材料を直接成長させることは高密度の貫通転位を引き起こし、デバイス性能の低下および信頼性の低減をもたらす。
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明の実施形態は、貫通転位を伴わないＩＩＩ−Ｖ族半導体デバイスを提供することができる、半導体デバイスおよび半導体デバイスの製造方法を提供する。
【０００６】
第１の態様によれば、
第１のシリコン層と、
第１の誘電体層であって、第１の誘電体層は第１のシリコン層上に位置しており、第１の誘電体層は窓を有しており、第１の誘電体層の窓の底部の水平方向寸法は２０ｎｍ以下である、第１の誘電体層と、
ＩＩＩ−Ｖ族半導体層であって、ＩＩＩ−Ｖ族半導体層は第１の誘電体層上に分布されており、第１の誘電体層の窓に深く入り込み、第１の誘電体層の窓内で第１のシリコン層に接続されている、ＩＩＩ−Ｖ族半導体層とを含む、半導体デバイスが提供される。
【０００７】
第１の態様に関連して、第１の可能な実現手法において、第１の誘電体層の窓は逆テーパーまたは円柱の形状である。
【０００８】
第１の態様、または第１の態様の第１の可能な実現手法に関連して、第２の可能な実現手法において、第１のシリコン層はシリコン基板であり、
半導体デバイスは、
第２のシリコン層であって、第２のシリコン層は導波路を含み、第２のシリコン層は第１の誘電体層上に位置しており、第２のシリコン層と第１のシリコン層との間にある第１の誘電体層の一部は窓を有しておらず、第２のシリコン層はＩＩＩ−Ｖ族半導体層に直接または間接的に接続されている、第２のシリコン層をさらに含む。
【０００９】
第１の態様、または第１の態様の第１の可能な実現手法に関連して、第３の可能な実現手法において、第１のシリコン層は導波路を含み、第１の誘電体層の窓は導波路上に位置しており、
半導体デバイスは、
第２の誘電体層および第３のシリコン層であって、第３のシリコン層はシリコン基板であり、第２の誘電体層は第１のシリコン層下および第３のシリコン層上に位置している、第２の誘電体層および第３のシリコン層をさらに含む。
【００１０】
第１の態様、または第１の態様の第１から第３の可能な実現手法のいずれかの可能な実現手法に関連して、第４の可能な実現手法において、半導体デバイスはレーザーであり、
ＩＩＩ−Ｖ族半導体層は、バッファ層と、活性領域と、中間層と、Ｎ型ドープ遷移層と、Ｐ型ドープ遷移層とを含み、
半導体デバイスは、Ｎ電極とＰ電極とをさらに含み、Ｎ電極はＮ型ドープ遷移層に接続されており、Ｐ電極はＰ型ドープ遷移層に接続されている。
【００１１】
第１の態様、または第１の態様の第１から第３の可能な実現手法のいずれかの可能な実現手法に関連して、第５の可能な実現手法において、半導体デバイスは光増幅器であり、
ＩＩＩ−Ｖ族半導体層は、バッファ層と、活性領域と、中間層と、Ｎ型ドープ遷移層と、Ｐ型ドープ遷移層とを含み、
半導体デバイスは、Ｎ電極と、Ｐ電極と、反射防止膜とをさらに含み、Ｎ電極はＮ型ドープ遷移層に接続されており、Ｐ電極はＰ型ドープ遷移層に接続されており、反射防止膜はＩＩＩ−Ｖ族半導体層の端面上に位置している。
【００１２】
第１の態様、または第１の態様の第１から第３の可能な実現手法のいずれかの可能な実現手法に関連して、第６の可能な実現手法において、半導体デバイスは光検出器であり、
ＩＩＩ−Ｖ族半導体層は、Ｎ領域と、Ｐ領域と、真性領域とを含み、
半導体デバイスは、Ｎ電極とＰ電極とをさらに含み、Ｎ電極はＮ領域に接続されており、Ｐ電極はＰ領域に接続されている。
【００１３】
第１の態様、または第１の態様の第１の可能な実現手法に関連して、第７の可能な実現手法において、半導体デバイスはトランジスタであり、
ＩＩＩ−Ｖ族半導体層はトランジスタのチャネル材料であり、
半導体デバイスは、ソースと、ドレインと、ゲートと、ゲート誘電体層とをさらに含み、ソース、ドレイン、およびゲート誘電体層はＩＩＩ−Ｖ族半導体層に接続されており、ゲートはゲート誘電体層に接続されている。
【００１４】
第２の態様によれば、
パターン化テンプレートをマスクとして使用することによりＳＯＩのシリコン層をエッチングするステップであって、ＳＯＩは、シリコン基板と、シリコン基板上の誘電体層と、誘電体層上のシリコン層とを含み、誘電体層が露出するとエッチングを停止し、パターン化テンプレートを除去し、それによってシリコン層が窓を有するようになる、ステップと、
窓を有するシリコン層をテンプレートとして使用することにより誘電体層をエッチングするステップであって、シリコン基板が露出するとエッチングを停止し、窓を有するシリコン層を除去し、それによって誘電体層が窓を有するようになり、誘電体層の窓の底部の水平方向寸法が２０ｎｍ以下である、ステップと、
誘電体層の窓内で半導体材料を成長させてバッファ層を形成し、バッファ層上で半導体材料を成長させ続けて半導体層を得るステップとを含む、半導体デバイスの製造方法が提供される。
【００１５】
第２の態様に関連して、第１の可能な実現手法において、パターン化テンプレートは、多孔質アルミナ膜、または極紫外線への露出および現像後のフォトレジストである。
【００１６】
第２の態様、または第２の態様の第１の可能な実現手法に関連して、第２の可能な実現手法において、半導体材料はＩＩＩ−Ｖ族半導体材料である。
【００１７】
第２の態様、または第２の態様の第１もしくは第２の可能な実現手法に関連して、第３の可能な実現手法において、半導体材料は事前設定した量のドープ材料を含む。
【００１８】
第２の態様、または第２の態様の第１から第３の可能な実現手法のいずれかの可能な実現手法に関連して、第４の可能な実現手法において、パターン化テンプレートをマスクとして使用することによりＳＯＩのシリコン層をエッチングするステップの前に、方法は、
フォトレジストを使用することによりパターン化テンプレートの部分領域を遮蔽し、それによって遮蔽された領域下のシリコン層がエッチングされないようになるステップをさらに含む。
【００１９】
第２の態様の第４の可能な実現手法に関連して、第５の可能な実現手法において、方法は、
エッチングされていないシリコン層内に導波路を作成するステップをさらに含む。
【００２０】
第３の態様によれば、
ＳＯＩのシリコン層内に導波路を作成するステップであって、ＳＯＩはシリコン基板と、シリコン基板上の第１の誘電体層と、第１の誘電体層上のシリコン層とを含む、ステップと、
シリコン層上に第２の誘電体層を形成するステップと、
パターン化テンプレートをマスクとして使用することにより第２の誘電体層をエッチングするステップであって、シリコン層が露出するとエッチングを停止し、パターン化テンプレートを除去し、それによって第２の誘電体層が窓を有するようになり、第２の誘電体層の窓の底部の水平方向寸法は２０ｎｍ以下である、ステップと、
第２の誘電体層の窓内で半導体材料を成長させてバッファ層を形成し、バッファ層上で半導体材料を成長させ続けて半導体層を得る、ステップとを含む、半導体デバイスの製造方法が提供される。
【００２１】
第３の態様に関連して、第１の可能な実現手法において、パターン化テンプレートは、多孔質アルミナ膜、または極紫外線への露出および現像後のフォトレジストである。
【００２２】
第３の態様、または第３の態様の第１の可能な実現手法に関連して、第２の可能な実現手法において、半導体材料はＩＩＩ−Ｖ族半導体材料である。
【００２３】
第３の態様、または第３の態様の第１もしくは第２の可能な実現手法に関連して、第３の可能な実現手法において、半導体材料は事前設定した量のドープ材料を含む。
【００２４】
第３の態様、または第３の態様の第１から第３の可能な実現手法のいずれかの可能な実現手法に関連して、第４の可能な実現手法において、シリコンオンインシュレータ（ＳＯＩ）のシリコン層内に導波路を作成するステップは、
シリコン層内にリッジ導波路を作成するステップを含む。
【００２５】
第３の態様の第４の可能な実現手法に関連して、第５の可能な実現手法において、パターン化テンプレートをマスクとして使用することにより第２の誘電体層をエッチングするステップの前に、方法は、
フォトレジストを使用することによりパターン化テンプレートの部分領域を遮蔽し、フォトレジストによって遮蔽されない領域がリッジ導波路の位置に対応している、ステップをさらに含む。
【００２６】
上述の技術的解決策に基づいて、本発明の実施形態における半導体デバイスに対して、ＩＩＩ−Ｖ族半導体材料が使用され、本発明の実施形態における半導体デバイスのＩＩＩ−Ｖ族半導体材料は、貫通転位を有しておらず、それ故、半導体デバイスは比較的高い性能を有する。
【００２７】
本発明の実施形態における技術的解決策をより明確に説明するために、以下では本発明の実施形態について説明するのに必要な添付図面について簡潔に説明する。明らかに、以下の説明における添付図面は本発明の一部の実施形態を単に示すものであり、当業者であれば、創作努力を伴うことなくこれらの添付図面から他の図面を導き出すこともできる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態による半導体デバイスの概略構造図である。
【図２】本発明の別の実施形態による半導体デバイスの概略構造図である。
【図３】本発明の一実施形態によるレーザーの概略構造図である。
【図４】本発明の一実施形態による光増幅器の概略構造図である。
【図５】本発明の一実施形態による検出器の概略構造図である。
【図６】本発明の別の実施形態による検出器の概略構造図である。
【図７】本発明の一実施形態によるトランジスタの概略構造図である。
【図８】本発明の一実施形態によるトランジスタのモノリシック集積化の概略構造図である。
【図９】本発明の別の実施形態による半導体デバイスの概略構造図である。
【図１０】本発明の別の実施形態によるレーザーの概略構造図である。
【図１１】本発明の別の実施形態による光増幅器の概略構造図である。
【図１２】本発明の別の実施形態による検出器の概略構造図である。
【図１３】本発明の別の実施形態による検出器の概略構造図である。
【図１４】本発明の一実施形態による半導体デバイスの製造方法の概略フローチャートである。
【図１５】本発明の一実施形態による半導体デバイスの製造方法の異なる段階における半導体デバイスの概略図である。
【図１６】本発明の別の実施形態による半導体デバイスの製造方法の概略フローチャートである。
【図１７】本発明の別の実施形態による半導体デバイスの製造方法の異なる段階における半導体デバイスの概略図である。
【発明を実施するための形態】
【００２９】
以下では、本発明の実施形態における添付の図面を参照して、本発明の実施形態における技術的解決策を明確かつ完全に説明する。明らかに、説明される実施形態は、本発明の実施形態のすべてではなく一部である。創造的活動を伴うことなく本発明の実施形態に基づいて当業者によって得られるすべての他の実施形態は、本発明の保護範囲内にあるものとする。
【００３０】
本発明の実施形態における「第１」および「第２」という用語は、異なる内容を区別するためにのみ使用されるものであり、その他の限定が本発明の実施形態に対して設定されるものではないことを理解されたい。
【００３１】
図１は、本発明の一実施形態による半導体デバイス１００の概略構造図である。図１に示されるように、半導体デバイス１００は、第１のシリコン層１１０と、第１の誘電体層１２０と、ＩＩＩ−Ｖ族半導体層１３０とを含む。
【００３２】
第１のシリコン層１１０はシリコン基板である。
【００３３】
第１の誘電体層１２０は第１のシリコン層１１０上に位置している。第１の誘電体層１２０の材料は、酸化シリコン、窒化シリコン、またはそれらの混合物であってもよい。
【００３４】
第１の誘電体層１２０は窓１２１を有しており、窓１２１の底部の水平方向寸法は２０ｎｍ以下である。窓１２１の数は限定されず、半導体デバイス１００の寸法にしたがって変化してもよい。
【００３５】
ＩＩＩ−Ｖ族半導体層１３０は第１の誘電体層１２０上に分布され、第１の誘電体層１２０の窓１２１に深く入り込む。ＩＩＩ−Ｖ族半導体層１３０は、第１の誘電体層１２０の窓１２１内で第１のシリコン層１１０に接続される。
【００３６】
ＩＩＩ−Ｖ族半導体層１３０は、まずＩＩＩ−Ｖ族半導体材料を窓１２１内で成長させ、それから第１の誘電体層１２０上でＩＩＩ−Ｖ族半導体材料を成長させ続けることによって得られてもよい。ＩＩＩ−Ｖ族半導体材料は、リン化アルミニウム（ＡｌＰ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、ヒ化アルミニウム（ＡｌＡｓ）、ヒ化ガリウム（ＧａＡｓ）、ヒ化インジウム（ＩｎＡｓ）、アンチモン化アルミニウム（ＡｌＳｂ）、アンチモン化ガリウム（ＧａＳｂ）、アンチモン化インジウム（ＩｎＳｂ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）、ならびにそれらの三元および四元化合物の１つ以上を含んでもよい。
【００３７】
本発明のこの実施形態において、第１の誘電体層１２０の窓１２１の底部の水平方向寸法は２０ｎｍ以下である、即ち、ＩＩＩ−Ｖ族半導体層１３０と第１のシリコン層１１０との間の接触面の寸法は任意の方向で２０ｎｍ以下であり、このように、窓１２１内のＩＩＩ−Ｖ族半導体材料（即ち、接触面上のＩＩＩ−Ｖ族半導体材料）は貫通転位を有さない。即ち、本発明のこの実施形態における半導体デバイスは、貫通転位を有さないＩＩＩ−Ｖ族半導体デバイスである。ＩＩＩ−Ｖ族半導体材料は、直接バンドギャップ構造および比較的高い電子移動度を有し、それによって半導体デバイスの性能を改善することができるので、本発明のこの実施形態における半導体デバイスは、比較的高い結晶品質およびデバイス性能を有する。
【００３８】
したがって、本発明のこの実施形態における半導体デバイスに対して、ＩＩＩ−Ｖ族半導体材料が使用され、ＩＩＩ−Ｖ族半導体材料は貫通転位を有さず、それ故比較的高い性能を有する。
【００３９】
本発明のこの実施形態において、任意に、第１の誘電体層１２０の窓１２１は逆テーパーまたは円柱の形状であってもよい。換言すれば、本発明のこの実施形態において、窓１２１の底部の水平方向寸法のみが２０ｎｍ以下であることに限定され、窓１２１の形状は限定されず、即ち窓１２１はまた別の形状であってもよい。具体的には、窓１２１が逆テーパーまたは円柱の形状であるとき、窓１２１の底部直径は２０ｎｍ以下であり、窓１２１が別の形状であるとき、窓１２１の底部の水平方向寸法は任意の方向で２０ｎｍ以下である。
【００４０】
本発明のこの実施形態において、任意に、図２に示されるように、半導体デバイス１００は
第２のシリコン層１４０をさらに含む。
【００４１】
第２のシリコン層１４０は第１の誘電体層１２０上に位置しており、第２のシリコン層１４０と第１のシリコン層１１０との間の第１の誘電体層１２０の部分は窓を有さない。即ち、第２のシリコン層１４０は、窓を有さず、かつ第１の誘電体層１２０の部分の上に位置している。第２のシリコン層１４０は、ＩＩＩ−Ｖ族半導体層１３０に直接または間接的に接続される。第２のシリコン層１４０は導波路を含み、ＩＩＩ−Ｖ族半導体層１３０から出力される光は導波路内に結合されてもよい。
【００４２】
任意に、半導体デバイス１００は充填層１５０をさらに含んでもよい。充填層１５０は、ＩＩＩ−Ｖ族半導体層１３０と第２のシリコン層１４０との間のギャップを充填するのに使用される。例えば、非晶質シリコンなどの材料が、ギャップを充填するのに使用されてもよい。
【００４３】
任意に、本発明のこの実施形態における半導体デバイス１００は、具体的には、レーザー、光増幅器、光検出器、トランジスタ、または太陽電池などであってもよい。
【００４４】
図３は、本発明の一実施形態によるレーザーの概略構造図である。
【００４５】
図３に示されるように、この実施形態において、半導体デバイス１００はレーザーである。
【００４６】
この実施形態において、ＩＩＩ−Ｖ族半導体層１３０は、バッファ層１３１と、活性領域１３４と、中間層１３３と、Ｎ型ドープ遷移層１３２と、Ｐ型ドープ遷移層１３５とを含む、レーザーの主要な構造を構成している。
【００４７】
窓１２１内のＩＩＩ−Ｖ族半導体材料はバッファ層１３１を形成しており、バッファ層１３１内の半導体材料は貫通転位を有さない。
【００４８】
レーザーの光は、活性領域１３４内で発生し増幅される。活性領域１３４は、光利得を改善するため、多重量子井戸または量子ドットを含んでもよい。
【００４９】
この実施形態において、半導体デバイス１００は、Ｎ電極１６０およびＰ電極１７０をさらに含み、Ｎ電極１６０はＮ型ドープ遷移層１３２に接続され、Ｐ電極１７０はＰ型ドープ遷移層１３５に接続される。任意に、半導体デバイス１００は格子構造をさらに含んでもよい。
【００５０】
レーザーの主要な構造から出力される光は、第２のシリコン層１４０中の導波路内に結合される。
【００５１】
この実施形態におけるレーザーに対して、ＩＩＩ−Ｖ族半導体材料はレーザーの主要な構造を形成するのに使用され、ＩＩＩ−Ｖ族半導体材料は貫通転位を有しておらず、それ故、レーザーが比較的高い性能を有する。
【００５２】
図４は、本発明の一実施形態による光増幅器の概略構造図である。
【００５３】
図４に示されるように、この実施形態において、半導体デバイス１００は光増幅器であり、これは半導体光増幅器（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｐｔｉｃａｌ  Ａｍｐｌｉｆｉｅｒ，  ＳＯＡ）とも称される。
【００５４】
レーザーの前述の実施形態と同様に、ＩＩＩ−Ｖ族半導体層１３０は、バッファ層１３１と、活性領域１３４と、中間層１３３と、Ｎ型ドープ遷移層１３２と、Ｐ型ドープ遷移層１３５とを含む、光増幅器の主要な構造を構成している。
【００５５】
窓１２１内のＩＩＩ−Ｖ族半導体材料はバッファ層１３１を形成しており、バッファ層１３１内の半導体材料は貫通転位を有さない。
【００５６】
外部から光増幅器に入力される光は活性領域１３４で増幅される。活性領域１３４は、バルク材料、多重量子井戸、量子ドット、または量子ワイヤなどを含んでもよい。
【００５７】
この実施形態において、半導体デバイス１００は、Ｎ電極１６０と、Ｐ電極１７０と、反射防止膜１８０とをさらに含む。Ｎ電極１６０はＮ型ドープ遷移層１３２に接続され、Ｐ電極１７０はＰ型ドープ遷移層１３５に接続される。反射防止膜１８０はＩＩＩ−Ｖ族半導体層１３０の端面上に位置しており、反射防止膜は反射防止コーティングとも称される。
【００５８】
光増幅器の主要な構造から出力される光は、第２のシリコン層１４０中の導波路内に結合される。
【００５９】
この実施形態における光増幅器に対して、ＩＩＩ−Ｖ族半導体材料が光増幅器の主要な構造を形成するのに使用され、ＩＩＩ−Ｖ族半導体材料は貫通転位を有しておらず、それ故、光増幅器は比較的高い性能を有する。
【００６０】
図５および図６は、本発明の一実施形態による光検出器の概略構造図である。
【００６１】
この実施形態において、半導体デバイス１００は光検出器である。
【００６２】
図５および図６に示されるように、ＩＩＩ−Ｖ族半導体層１３０は、Ｎ領域１３６と、Ｐ領域１３７と、真性領域１３８とを含む。
【００６３】
Ｎ領域１３６およびＰ領域１３７はドープ領域である。Ｎ領域１３６およびＰ領域１３７は（図５に示されるように）垂直方向に分布されてもよく、また（図６に示されるように）デバイス表面上に分布されてもよい。
【００６４】
半導体デバイス１００は、Ｎ電極１６０およびＰ電極１７０をさらに含む。Ｎ電極１６０はＮ領域１３６に接続され、Ｐ電極１７０はＰ領域１３７に接続される。
【００６５】
光は、第２のシリコン層１４０中の導波路から検出器内に結合され、それによって検出される。
【００６６】
この実施形態における光検出器に対して、ＩＩＩ−Ｖ族半導体材料が使用され、ＩＩＩ−Ｖ族半導体材料は貫通転位を有しておらず、それ故、光検出器は比較的高い性能を有する。
【００６７】
図７は、本発明の一実施形態によるトランジスタの概略構造図である。
【００６８】
図７に示されるように、この実施形態において、半導体デバイス１００はトランジスタである。
【００６９】
ＩＩＩ−Ｖ族半導体層１３０はトランジスタのチャネル材料であり、即ち、本発明のこの実施形態におけるトランジスタはＩＩＩ−Ｖ族半導体トランジスタである。チャネル材料は、多重量子井戸または量子ドットを含んでもよい。
【００７０】
半導体デバイス１００は、ソース１８１と、ドレイン１８２と、ゲート１８３と、ゲート誘電体層１８４とをさらに含む。ソース１８１、ドレイン１８２、およびゲート誘電体層１８４は、ＩＩＩ−Ｖ族半導体層１３０に接続され、ゲート１８３はゲート誘電体層１８４に接続される。
【００７１】
本発明のこの実施形態におけるＩＩＩ−Ｖ族半導体トランジスタは、図８に示されるように、Ｓｉトランジスタとモノリシックに集積化されてもよい。
【００７２】
異なるＩＩＩ−Ｖ族半導体材料をチャネル材料として選択することにより、複数のトランジスタを得ることができる。例えば、２つの異なるバンドギャップ材料によって構成されるヘテロ接合がチャネル材料として使用されて、高電子移動度トランジスタ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ，  ＨＥＭＴ）が得られてもよい。加えて、金属半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ，  ＭＥＳＦＥＴ）、フィン電界効果トランジスタ（Ｆｉｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ，  ＦｉｎＦＥＴ）、変調ドープ電界効果トランジスタ（Ｍｏｄｕｌａｔｉｏｎ  Ｄｏｐｅｄ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ，  ＭＯＤＦＥＴ）などをさらに得ることができる。
【００７３】
この実施形態におけるトランジスタに対して、ＩＩＩ−Ｖ族半導体材料が使用され、ＩＩＩ−Ｖ族半導体材料は貫通転位を有しておらず、それ故、トランジスタは比較的高い性能を有する。
【００７４】
図９は、本発明の別の実施形態による半導体デバイス２００の概略構造図である。図２に示されるように、半導体デバイス２００は、第１のシリコン層２１０と、第１の誘電体層２２０と、ＩＩＩ−Ｖ族半導体層２３０とを含む。
【００７５】
第１の誘電体層２２０は第１のシリコン層２１０上に位置している。第１の誘電体層２２０の材料は、酸化シリコン、または窒化シリコン、またはそれらの混合物であってもよい。
【００７６】
第１の誘電体層２２０は窓２２１を有しており、窓２２１の底部の水平方向寸法は２０ｎｍ以下である。窓２２１の数は限定されず、半導体デバイス２００の寸法に伴って変化してもよい。
【００７７】
ＩＩＩ−Ｖ族半導体層２３０は、第１の誘電体層２２０上に分布され、第１の誘電体層２２０の窓２２１に深く入り込む。ＩＩＩ−Ｖ族半導体層２３０は、第１の誘電体層２２０の窓２２１内で第１のシリコン層２１０に接続される。
【００７８】
ＩＩＩ−Ｖ族半導体層２３０は、まず窓２２１内でＩＩＩ−Ｖ族半導体材料を成長させ、第１の誘電体層２２０上でＩＩＩ−Ｖ族半導体材料を成長させ続けることによって得られてもよい。ＩＩＩ−Ｖ族半導体材料は、リン化アルミニウム（ＡｌＰ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、ヒ化アルミニウム（ＡｌＡｓ）、ヒ化ガリウム（ＧａＡｓ）、ヒ化インジウム（ＩｎＡｓ）、アンチモン化アルミニウム（ＡｌＳｂ）、アンチモン化ガリウム（ＧａＳｂ）、アンチモン化インジウム（ＩｎＳｂ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）、ならびにそれらの三元および四元化合物の１つ以上を含んでもよい。
【００７９】
本発明のこの実施形態において、任意に、第１のシリコン層２１０は導波路を、例えばリッジ導波路を含む。第１の誘電体層２２０の窓２２１は導波路上に位置している。
【００８０】
任意に、半導体デバイス２００は、
第２の誘電体層２４０および第３のシリコン層２５０をさらに含む。
【００８１】
第３のシリコン層２５０はシリコン基板である。
【００８２】
第２の誘電体層２４０は、第１のシリコン層２１０の下、および第３のシリコン層２５０上に位置している。第２の誘電体層２４０の材料は第１の誘電体層２２０の材料と同様であり、酸化シリコン、または窒化シリコン、またはそれらの混合物であってもよい。
【００８３】
本発明のこの実施形態において、第１の誘電体層２２０の窓２２１の底部の水平方向寸法は２０ｎｍ以下である、即ち、ＩＩＩ−Ｖ族半導体層２３０と第１のシリコン層２１０との間の接触面の寸法は任意の方向で２０ｎｍ以下であり、このように、窓２２１内のＩＩＩ−Ｖ族半導体材料（即ち、接触面上のＩＩＩ−Ｖ族半導体材料）は貫通転位を有さない。即ち、本発明のこの実施形態における半導体デバイスは、貫通転位を有さないＩＩＩ−Ｖ族半導体デバイスである。ＩＩＩ−Ｖ族半導体材料は直接バンドギャップ構造および比較的高い電子移動度を有しており、それによって半導体デバイスの性能を改善することができるので、本発明のこの実施形態における半導体デバイスは、比較的高い結晶品質およびデバイス性能を有する。
【００８４】
本発明のこの実施形態において、任意に、第１の誘電体層２２０の窓２２１は、逆テーパーまたは円柱の形状であってもよい。換言すれば、本発明のこの実施形態において、窓２２１の底部の水平方向寸法のみが２０ｎｍ以下に限定されるが、窓２２１の形状は限定されない、即ち、窓２２１はまた別の形状であってもよい。具体的には、窓２２１が逆テーパーまたは円柱の形状であるとき、窓２２１の底部直径は２０ｎｍ以下であり、窓２２１が別の形状であるとき、窓２２１の底部の水平方向寸法は任意の方向で２０ｎｍ以下である。
【００８５】
上述の半導体デバイス１００と同様に、本発明のこの実施形態における半導体デバイス２００は、具体的には、レーザー、光増幅器、光検出器、トランジスタ、または太陽電池などであってもよい。
【００８６】
図１０は、本発明の別の実施形態によるレーザーの概略構造図である。
【００８７】
図１０に示されるように、この実施形態において、半導体デバイス２００はレーザーである。
【００８８】
この実施形態において、ＩＩＩ−Ｖ族半導体層２３０は、バッファ層２３１と、活性領域２３４と、中間層２３３と、Ｎ型ドープ遷移層２３２と、Ｐ型ドープ遷移層２３５とを含む、レーザーの主要な構造を構成している。
【００８９】
窓２２１内のＩＩＩ−Ｖ族半導体材料はバッファ層２３１を形成し、バッファ層２３１内の半導体材料は貫通転位を有さない。
【００９０】
レーザーの光は活性領域２３４内で発生し増幅される。活性領域２３４は、光利得を改善するため、多重量子井戸または量子ドットを含んでもよい。
【００９１】
この実施形態において、半導体デバイス２００は、Ｎ電極２６０およびＰ電極２７０をさらに含み、Ｎ電極２６０はＮ型ドープ遷移層２３２に接続され、Ｐ電極２７０はＰ型ドープ遷移層２３５に接続される。任意に、半導体デバイス２００は格子構造をさらに含んでもよい。
【００９２】
レーザーの主要な構造から出力される光は、第１のシリコン層２１０中の導波路内に結合される。
【００９３】
この実施形態におけるレーザーに対して、ＩＩＩ−Ｖ族半導体材料がレーザーの主要な構造を形成するのに使用され、ＩＩＩ−Ｖ族半導体材料は貫通転位を有しておらず、それ故、レーザーは比較的高い性能を有する。
【００９４】
図１１は、本発明の別の実施形態による光増幅器の概略構造図である。
【００９５】
図１１に示されるように、この実施形態において、半導体デバイス２００は光増幅器であり、これは半導体光増幅器（ＳＯＡ）とも称される。
【００９６】
ＩＩＩ−Ｖ族半導体層２３０は、バッファ層２３１と、活性領域２３４と、中間層２３３と、Ｎ型ドープ遷移層２３２と、Ｐ型ドープ遷移層２３５とを含む、光増幅器の主要な構造を構成している。
【００９７】
窓２２１内のＩＩＩ−Ｖ族半導体材料はバッファ層２３１を形成しており、バッファ層２３１内の半導体材料は貫通転位を有さない。
【００９８】
外部から光増幅器に入力される光は活性領域２３４で増幅される。活性領域２３４は、半導体材料、多重量子井戸、量子ドット、または量子ワイヤなどを含んでもよい。
【００９９】
この実施形態において、半導体デバイス２００はＮ電極２６０およびＰ電極２７０をさらに含む。Ｎ電極２６０はＮ型ドープ遷移層２３２に接続され、Ｐ電極２７０はＰ型ドープ遷移層２３５に接続される。半導体デバイス２００は、ＩＩＩ−Ｖ族半導体層の端面上に位置する反射防止膜をさらに含む。
【０１００】
光増幅器の主要な構造から出力される光は、第１のシリコン層２１０中の導波路内に結合される。
【０１０１】
この実施形態における光増幅器に対して、ＩＩＩ−Ｖ族半導体材料が光増幅器の主要な構造を形成するのに使用され、ＩＩＩ−Ｖ族半導体材料は貫通転位を有しておらず、それ故、光増幅器は比較的高い性能を有する。
【０１０２】
図１２および図１３は、本発明の別の実施形態による光検出器の概略構造図である。
【０１０３】
この実施形態において、半導体デバイス２００は光検出器である。
【０１０４】
図１２および図１３に示されるように、ＩＩＩ−Ｖ族半導体層２３０は、Ｎ領域２３６と、Ｐ領域２３７と、真性領域２３８とを含む。
【０１０５】
Ｎ領域２３６およびＰ領域２３７はドープ領域である。Ｎ領域２３６およびＰ領域２３７は、（図１２に示されるように）垂直方向に分布されてもよく、また（図１３に示されるように）デバイス表面上に分布されてもよい。
【０１０６】
半導体デバイス２００は、Ｎ電極２６０およびＰ電極２７０をさらに含む。Ｎ電極２６０はＮ領域２３６に接続され、Ｐ電極２７０はＰ領域２３７に接続される。
【０１０７】
光は、第１のシリコン層２１０中の導波路から検出器内に結合され、それによって検出される。
【０１０８】
この実施形態における光検出器に対して、ＩＩＩ−Ｖ族半導体材料が使用され、ＩＩＩ−Ｖ族半導体材料は貫通転位を有しておらず、それ故、光検出器は比較的高い性能を有する。
【０１０９】
上記は本発明の実施形態における半導体デバイスについて詳細に説明しており、以下では、本発明の一実施形態における半導体デバイスの製造方法について詳細に説明する。
【０１１０】
図１４は、本発明の一実施形態による半導体デバイスの製造方法３００の概略フローチャートである。図１４に示されるように、方法３００は次のステップを含む。
Ｓ３１０：パターン化テンプレートをマスクとして使用することにより、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ、シリコンオンインシュレータ）のシリコン層をエッチングするステップであって、ＳＯＩが、シリコン基板と、シリコン基板上の誘電体層と、誘電体層上のシリコン層とを含み、誘電体層が露出するとエッチングを停止し、パターン化テンプレートを除去し、それによってシリコン層が窓を有するようになる、ステップ。
Ｓ３２０：窓を有するシリコン層をテンプレートとして使用することにより、誘電体層をエッチングするステップであって、シリコン基板が露出するとエッチングを停止し、窓を有するシリコン層を除去し、それによって誘電体層が窓を有するようになり、誘電体層の窓の底部の水平方向寸法が２０ｎｍ以下である、ステップ。
Ｓ３３０：誘電体層の窓内で半導体材料を成長させてバッファ層を形成し、バッファ層上で半導体材料を成長させ続けて半導体層を得るステップ。
【０１１１】
図１５は、方法３００の様々な段階における半導体デバイスの概略図である。図１５に示されるように、シリコンオンインシュレータ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ，  ＳＯＩ）は、シリコン基板４１０と、誘電体層４２０と、シリコン層４４０とを含む。誘電体層４２０およびシリコン層４４０の異なる厚さが、デバイスの異なる要件および用途にしたがって選択されてもよい。
【０１１２】
Ｓ３１０において、まずパターン化テンプレート４９０を使用して、ＳＯＩのシリコン層をエッチングする。
【０１１３】
任意に、パターン化テンプレート４９０は、多孔質アルミナ膜、または極紫外線への露出および現像後のフォトレジストである。多孔質アルミナ膜が使用される場合、（図１５の図ａに示されるように）多孔質アルミナ膜はＳＯＩのシリコン層４４０上に直接積層される。薄い酸化物層がシリコン層４４０上に前もって形成されて、多孔質アルミナ膜の後続の除去を容易にする。極紫外線への露出および現像後のフォトレジストが使用される場合、まずフォトレジストがシリコン層４４０上に被覆され、それから極紫外線リソグラフィ用の光源がフォトレジストを露光するために使用され、パターン化テンプレート４９０が現像後に得られる。
【０１１４】
エッチングする前に、（図１５の図ｂに示されるように）パターン化テンプレート４９０の部分領域がフォトレジストを使用することにより遮蔽されてもよく、それによって遮蔽された領域下のシリコン層がエッチングされないようになる。
【０１１５】
シリコン層４４０は、エッチングパラメータを制御することによって、シリコン層４４０下の誘電体層４２０をエッチングすることなく、選択的にエッチングされてもよい。誘電体層４２０が露出すると、エッチングが停止される。
【０１１６】
パターン化テンプレート４９０は、エッチングビーム電流に対して陰影効果を及ぼすので、開口が徐々に縮小された窓４４１がシリコン層４４０内に形成され、即ち、（図１５の図ｂに示されるように）窓４４１の頂部の水平方向寸法は窓４４１の底部の水平方向寸法よりも大きい。
【０１１７】
次に、パターン化テンプレート４９０が除去され、窓４４１を有するパターン化されたシリコン層４４０が得られる。除去の方法は化学的方法であってもよい。
【０１１８】
Ｓ３２０において、窓４４１を有するパターン化されたシリコン層４４０が、誘電体層４２０をエッチングするためにテンプレートとして使用される。（図１５の図ｃに示されるように）窓４２１が誘電体層４２０に形成される。陰影効果のため、窓４２１の底部の水平方向寸法は窓４２１の頂部の水平方向寸法よりも小さく、即ち、誘電体層４２０の窓４２１の底部の水平方向寸法はパターン化テンプレート４９０の窓の寸法よりもはるかに小さい。（図１５の図ｄに示されるように）遮蔽されていないシリコン層がそれから除去される。
【０１１９】
Ｓ３３０において、誘電体層４２０の窓４２１内で半導体材料を選択的に成長させ、それによってバッファ層が最初に形成されるようになり、それから半導体材料をバッファ層内で成長させ続け、それによって（図１５の図ｅに示されるように）半導体層４３０が得られるようになる。
【０１２０】
半導体材料を成長させる前に、シリコン層４４０の残りの部分が最初に保護され、例えば、媒体保護層１５５が酸化シリコン、または窒化シリコンなどを使用することにより形成される。
【０１２１】
好ましくは、半導体材料はＩＩＩ−Ｖ族半導体材料であり、例えば、リン化アルミニウム（ＡｌＰ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、ヒ化アルミニウム（ＡｌＡｓ）、ヒ化ガリウム（ＧａＡｓ）、ヒ化インジウム（ＩｎＡｓ）、アンチモン化アルミニウム（ＡｌＳｂ）、アンチモン化ガリウム（ＧａＳｂ）、アンチモン化インジウム（ＩｎＳｂ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）、ならびにそれらの三元および四元化合物の１つ以上であってもよい。
【０１２２】
任意に、成長方法は、分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ，  ＭＢＥ）、化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ，  ＣＶＤ）、原子層蒸着（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ，  ＡＬＤ）、およびそれらの変形を含んでもよい。例えば、ＣＶＤは、有機金属化学気相成長（Ｍｅｔａｌ−Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ，  ＭＯＣＶＤ）、プラズマ促進化学気相成長（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ，  ＰＥＣＶＤ）、低圧化学気相成長（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ，  ＬＰＣＶＤ）、超高真空化学気相成長（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｕｕｍ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ，  ＵＨＶＣＶＤ）、反応性プラズマ化学気相成長（Ｒｅａｃｔｉｖｅ  Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ，  ＲＰＣＶＤ）などを含んでもよい。
【０１２３】
任意に、半導体材料は、ＰＮまたはＰＩＮ構造を形成するために、事前設定した量のドープ材料をさらに含んでもよい。成長した半導体材料は活性領域を形成してもよく、活性領域は、多重量子井戸または量子ドットなどの構造を含んでもよい。
【０１２４】
任意に、方法３００は、
エッチングされていないシリコン層内に導波路を作成するステップをさらに含む。
【０１２５】
図１５の図ｆに示されるように、導波路がシリコン層４４０の残りの部分に作成される。加えて、媒体保護層１５５をさらに除去する必要があり、充填層１５０を形成するために、背後に残るギャップを充填する必要がある。例えば、非晶質シリコンなどの材料が、ギャップを充填するのに使用されてもよい。
【０１２６】
本発明のこの実施形態における半導体デバイスの製造方法を使用することによって得られる、誘電体層中の窓の寸法は、パターン化テンプレートの窓の寸法よりもはるかに小さいので、パターン化テンプレートの窓の寸法を制御することにより、貫通転位を有さずに、異なるＩＩＩ−Ｖ族半導体材料を成長させる条件を満たすように、比較的小さい窓が誘電体層中に形成されてもよい。例えば、誘電体層に形成される窓の底部の水平方向寸法は、２０ｎｍ以下であり、または１０ｎｍ未満であってもよく、またはさらには２ｎｍ未満であってもよい。
【０１２７】
本発明のこの実施形態における半導体デバイスの製造方法にしたがって、底部の水平方向寸法が２０ｎｍ以下である窓が誘電体層中に形成され得るので、本発明のこの実施形態における半導体デバイスの製造方法を使用することにより製造された半導体デバイスのＩＩＩ−Ｖ族半導体材料は貫通転位を有さない。それ故、本発明のこの実施形態における半導体デバイスの製造方法にしたがって、比較的高い性能を有する半導体デバイスを製造することができる。
【０１２８】
本発明のこの実施形態における半導体デバイスの製造方法３００にしたがって、本発明の前述の実施形態における半導体デバイス１００を製造することができ、具体的には、前述の実施形態において提供されるレーザー、光増幅器、光検出器、またはトランジスタの具体的な構造を参照して、対応する半導体デバイスを製造することができる。
【０１２９】
図１６は、本発明の別の実施形態による半導体デバイスの別の製造方法４００の概略フローチャートである。図１６に示されるように、方法４００は次のステップを含む。
Ｓ４１０：ＳＯＩのシリコン層内に導波路を作成するステップであって、ＳＯＩは、シリコン基板と、シリコン基板上の第１の誘電体層と、第１の誘電体層上のシリコン層とを含む、ステップ。
Ｓ４２０：シリコン層上に第２の誘電体層を形成するステップ。
Ｓ４３０：パターン化テンプレートをマスクとして使用することにより、第２の誘電体層をエッチングするステップであって、シリコン層が露出するとエッチングを停止し、パターン化テンプレートを除去し、それによって第２の誘電体層が窓を有するようなり、第２の誘電体層の窓の底部の水平方向寸法が２０ｎｍ以下である、ステップ。
Ｓ４４０：第２の誘電体層の窓内で半導体材料を成長させてバッファ層を形成し、バッファ層上で半導体材料を成長させ続けて半導体層を得るステップ。
【０１３０】
図１７は、方法４００の異なる段階における半導体デバイスの概略図である。図１７に示されるように、ＳＯＩは、シリコン基板５１０と、第１の誘電体層５２０と、シリコン層５４０とを含む。
【０１３１】
Ｓ４１０において、導波路がＳＯＩのシリコン層５４０内に作成され、図１７の図ａに示されるように、例えばリッジ導波路が作成される。
【０１３２】
Ｓ４２０において、第２の誘電体層５５０が、導波路を有するシリコン層５４０上に形成される。
【０１３３】
Ｓ４３０において、第２の誘電体層５５０が、パターン化テンプレート５９０を使用することによりエッチングされる。
【０１３４】
任意に、パターン化テンプレート５９０は、多孔質アルミナ膜、または極紫外線への露出および現像後のフォトレジストである。エッチングする前に、パターン化テンプレート５９０の部分領域がフォトレジストを使用することにより遮蔽されてもよく、（図１７の図ｂに示されるように）フォトレジストによって遮蔽されない領域は導波路の位置に対応する。
【０１３５】
第２の誘電体層５５０がエッチングされて、シリコン層５４０が露出し、（図１７の図ｃに示されるように）第２の誘電体層５５０上に窓５５１を形成する。
【０１３６】
パターン化テンプレート５９０はエッチングビーム電流に対して陰影効果を及ぼすので、第２の誘電体層５５０上に形成される窓５５１の底部の水平方向寸法は、より大きい窓５５１の頂部の水平方向寸法よりも小さい。それ故、パターン化テンプレート５９０の窓の寸法を制御することにより、比較的小さい窓が第２の誘電体層５５０内に形成されてもよく、例えば、底部の水平方向寸法が２０ｎｍ以下である窓が形成される。
【０１３７】
次に、フォトレジストおよびパターン化テンプレート５９０が除去される。
【０１３８】
Ｓ４４０において、第２の誘電体層５５０の窓５５１内で半導体材料を選択的に成長させ、それによってまずバッファ層が形成されるようになり、それから半導体材料をバッファ層内で成長させ続け、それによって（図１７の図ｄに示されるように）半導体層５３０が得られるようになる。
【０１３９】
好ましくは、半導体材料はＩＩＩ−Ｖ族半導体材料であり、例えば、リン化アルミニウム（ＡｌＰ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、ヒ化アルミニウム（ＡｌＡｓ）、ヒ化ガリウム（ＧａＡｓ）、ヒ化インジウム（ＩｎＡｓ）、アンチモン化アルミニウム（ＡｌＳｂ）、アンチモン化ガリウム（ＧａＳｂ）、アンチモン化インジウム（ＩｎＳｂ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）、ならびにそれらの三元および四元化合物の１つ以上であってもよい。
【０１４０】
任意に、半導体材料は事前設定した量のドープ材料をさらに含んでもよい。
【０１４１】
底部の水平方向寸法が２０ｎｍ以下である窓が、本発明のこの実施形態における半導体デバイスの製造方法にしたがって誘電体層内に形成され得るので、本発明のこの実施形態における半導体デバイスの製造方法を使用することによって製造された半導体デバイスのＩＩＩ−Ｖ族半導体材料は、貫通転位を有さない。それ故、本発明のこの実施形態における半導体デバイスの製造方法にしたがって、比較的高い性能を有する半導体デバイスを製造することができる。
【０１４２】
本発明のこの実施形態における半導体デバイスの製造方法４００にしたがって、本発明の前述の実施形態における半導体デバイス２００を製造することができ、具体的には、前述の実施形態において提供されたレーザー、光増幅器、光検出器、またはトランジスタの具体的な構造を参照して、対応する半導体デバイスを製造することができる。
【０１４３】
上述の工程の連続番号は、本発明の様々な実施形態における実行順序を意味するものではないことを理解されたい。プロセスの実行順序は、プロセスの機能および内部論理にしたがって決定されるべきであり、本発明の実施形態の実施工程に対するいかなる限定として解釈すべきでない。
【０１４４】
当業者であれば、本明細書において開示される実施形態に説明されている実施例と組み合わせて、電子ハードウェア、コンピュータソフトウェア、またはそれらの組み合わせによって、ユニットおよびアルゴリズムステップが実施されてもよいことに気づくであろう。ハードウェアとソフトウェアとの間の互換性を明確に説明するため、上記は、機能にしたがって各実施例の構成およびステップを一般的に記載してきた。機能がハードウェアまたはソフトウェアのどちらによって実行されるかは、技術的解決策の特定の応用および設計上の制約条件に応じて決まる。当業者であれば、各々の特定の用途に対して記載されている機能を実現するのに異なる方法を使用してもよいが、その実現は本発明の範囲を越えるものと見なされるべきでない。
【０１４５】
当業者であれば、便利で簡潔な説明の目的のために、上述のシステム、装置、およびユニットの詳細な作業工程に対して、前述の方法の実施形態における対応する工程を参照してもよく、詳細はここでは重ねて記載しないことを明白に理解できる。
【０１４６】
本出願にて提供されるいくつかの実施形態において、説明されるシステム、装置、および方法は他の手法で実現されてもよいことを理解されたい。例えば、説明される装置の実施形態は単なる例示である。例えば、ユニットの分割は、単なる論理上の機能の分割であり、実際の実現において他の分割であってもよい。例えば、複数のユニットまたは構成要素が、別のシステムに結合されるかもしくは統合されてもよく、またはいくつかの特徴が無視されるかもしくは実施されなくてもよい。加えて、表示もしくは議論される相互結合または直接結合または通信接続は、いくつかのインターフェースを通して実現されてもよい。装置もしくはユニット間の間接的な結合または通信接続は、電子、機械、または他の形態で実現されてもよい。
【０１４７】
分かれた部品として説明されるユニットは、物理的に分かれていてもいなくてもよく、ユニットとして表示される部品は物理的なユニットであってもなくてもよく、１つの位置に配置されていてもよく、または複数のネットワークユニット上で分布されていてもよい。ユニットの一部またはすべては、本発明の実施形態の解決策の目的を達成するため、実際の要求にしたがって選択されてもよい。
【０１４８】
加えて、本発明の実施形態における機能的ユニットは、１つの処理ユニットに統合されてもよく、または各々のユニットが物理的に単独で存在してもよく、または２つ以上のユニットが１つのユニットに統合される。統合されたユニットは、ハードウェアの形態で実現されてもよく、またはソフトウェアの機能的ユニットの形態で実現されてもよい。
【０１４９】
統合されたユニットがソフトウェアの機能的ユニットの形態で実現され、独立した製品として販売または使用される場合、統合されたユニットは、コンピュータ可読記憶媒体に格納されてもよい。そのような理解に基づいて、本発明の技術的解決策は本質的に、または従来技術に寄与する部分は、または技術的解決策のすべてもしくは一部は、ソフトウェア製品の形態で実現されてもよい。ソフトウェア製品は、記憶媒体に格納され、本発明の実施形態において説明される方法のステップのすべてまたは一部を実行するために、コンピュータデバイス（パーソナルコンピュータ、サーバ、もしくはネットワークデバイスであってもよい）に命令するためのいくつかの命令を含む。前述の記憶媒体としては、ＵＳＢフラッシュドライブ、リムーバブルハードディスク、リードオンリーメモリ（ＲＯＭ，  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ランダムアクセスメモリ（ＲＡＭ，  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、磁気ディスク、または光学ディスクなど、プログラムコードを格納することができるいかなる媒体が挙げられる。
【０１５０】
上述の説明は本発明の特定の実施形態にすぎず、本発明の保護範囲を限定しようとするものではない。当業者によって、本発明に開示される技術的範囲内で容易に理解されるいかなる修正または置換えは、本発明の保護範囲内にあるものとする。したがって、本発明の保護範囲は特許請求の範囲の保護範囲の対象であるものとする。
【符号の説明】
【０１５１】
１００  半導体デバイス
１１０  第１のシリコン層
１２０  第１の誘電体層
１２１  窓
１３０  ＩＩＩ−Ｖ族半導体層
１３１  バッファ層
１３２  Ｎ型ドープ遷移層
１３３  中間層
１３４  活性領域
１３５  Ｐ型ドープ遷移層
１３６  Ｎ領域
１３７  Ｐ領域
１３８  真性領域
１４０  第２のシリコン層
１５０  充填層
１５５  媒体保護層
１６０  Ｎ電極
１７０  Ｐ電極
１８０  反射防止膜
１８１  ソース
１８２  ドレイン
１８３  ゲート
１８４  ゲート誘電体層
２００  半導体デバイス
２１０  第１のシリコン層
２２０  第１の誘電体層
２２１  窓
２３０  ＩＩＩ−Ｖ族半導体層
２３１  バッファ層
２３２  Ｎ型ドープ遷移層
２３３  中間層
２３４  活性領域
２３５  Ｐ型ドープ遷移層
２３６  Ｎ領域
２３７  Ｐ領域
２３８  真性領域
２４０  第２の誘電体層
２５０  第３のシリコン層
２６０  Ｎ電極
２７０  Ｐ電極
４１０  シリコン基板
４２０  誘電体層
４２１  窓
４３０  半導体層
４４０  シリコン層
４４１  窓
４９０  パターン化テンプレート
５１０  シリコン基板
５２０  第１の誘電体層
５３０  半導体層
５４０  シリコン層
５５０  第２の誘電体層
５５１  窓
５９０  パターン化テンプレート
【図１】
2017511596.tif 000003
【図２】
2017511596.tif 000004
【図３】
2017511596.tif 000005
【図４】
2017511596.tif 000006
【図５】
2017511596.tif 000007
【図６】
2017511596.tif 000008
【図７】
2017511596.tif 000009
【図８】
2017511596.tif 000010
【図９】
2017511596.tif 000011
【図１０】
2017511596.tif 000012
【図１１】
2017511596.tif 000013
【図１２】
2017511596.tif 000014
【図１３】
2017511596.tif 000015
【図１４】
2017511596.tif 000016
【図１５ａ】
2017511596.tif 000017
【図１５ｂ】
2017511596.tif 000018
【図１５ｃ】
2017511596.tif 000019
【図１５ｄ】
2017511596.tif 000020
【図１５ｅ】
2017511596.tif 000021
【図１５ｆ】
2017511596.tif 000022
【図１６】
2017511596.tif 000023
【図１７ａ】
2017511596.tif 000024
【図１７ｂ】
2017511596.tif 000025
【図１７ｃ】
2017511596.tif 000026
【図１７ｄ】
2017511596.tif 000027
【手続補正書】
【提出日】平成28年7月28日(2016.7.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
本発明の実施形態における技術的解決策をより明確に説明するために、以下では本発明の実施形態について説明するのに必要な添付図面について簡潔に説明する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
以下では、本発明の実施形態における添付の図面を参照して、本発明の実施形態における技術的解決策を明確かつ完全に説明する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
図９は、本発明の別の実施形態による半導体デバイス２００の概略構造図である。図９に示されるように、半導体デバイス２００は、第１のシリコン層２１０と、第１の誘電体層２２０と、ＩＩＩ−Ｖ族半導体層２３０とを含む。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１１０
【補正方法】変更
【補正の内容】
【０１１０】
図１４は、本発明の一実施形態による半導体デバイスの製造方法３００の概略フローチャートである。図１４に示されるように、方法３００は次のステップを含む。
Ｓ３１０：パターン化テンプレートをマスクとして使用することにより、シリコンオンインシュレータ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ、ＳＯＩ）のシリコン層をエッチングするステップであって、ＳＯＩが、シリコン基板と、シリコン基板上の誘電体層と、誘電体層上のシリコン層とを含み、誘電体層が露出するとエッチングを停止し、パターン化テンプレートを除去し、それによってシリコン層が窓を有するようになる、ステップ。
Ｓ３２０：窓を有するシリコン層をテンプレートとして使用することにより、誘電体層をエッチングするステップであって、シリコン基板が露出するとエッチングを停止し、窓を有するシリコン層を除去し、それによって誘電体層が窓を有するようになり、誘電体層の窓の底部の水平方向寸法が２０ｎｍ以下である、ステップ。
Ｓ３３０：誘電体層の窓内で半導体材料を成長させてバッファ層を形成し、バッファ層上で半導体材料を成長させ続けて半導体層を得るステップ。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正の内容】
【０１１１】
図１５は、方法３００の様々な段階における半導体デバイスの概略図である。図１５に示されるように、ＳＯＩは、シリコン基板４１０と、誘電体層４２０と、シリコン層４４０とを含む。誘電体層４２０およびシリコン層４４０の異なる厚さが、デバイスの異なる要件および用途にしたがって選択されてもよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１３６
【補正方法】変更
【補正の内容】
【０１３６】
パターン化テンプレート５９０はエッチングビーム電流に対して陰影効果を及ぼすので、第２の誘電体層５５０上に形成される窓５５１の底部の水平方向寸法は窓５５１の頂部の水平方向寸法よりも小さい。それ故、パターン化テンプレート５９０の窓の寸法を制御することにより、比較的小さい窓が第２の誘電体層５５０内に形成されてもよく、例えば、底部の水平方向寸法が２０ｎｍ以下である窓が形成される。
【手続補正７】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パターン化テンプレートをマスクとして使用することにより、シリコンオンインシュレータ（ＳＯＩ）のシリコン層をエッチングするステップであって、前記ＳＯＩは、シリコン基板と、前記シリコン基板上の誘電体層と、前記誘電体層上のシリコン層とを備えており、前記誘電体層が露出するとエッチングを停止し、前記パターン化テンプレートを除去し、それによって前記シリコン層が窓を有するようになる、ステップと、
前記窓を有する前記シリコン層をテンプレートとして使用することにより前記誘電体層をエッチングするステップであって、前記シリコン基板が露出するとエッチングを停止し、前記窓を有する前記シリコン層を除去し、それによって前記誘電体層が窓を有するようになり、前記誘電体層の前記窓の底部の水平方向寸法は２０ｎｍ以下である、ステップと、
前記誘電体層の前記窓内で半導体材料を成長させてバッファ層を形成し、前記バッファ層上で前記半導体材料を成長させ続けて半導体層を得るステップとを含む、半導体デバイスの製造方法。
【請求項２】
前記パターン化テンプレートは、多孔質アルミナ膜、または極紫外線への露出および現像後のフォトレジストである、請求項１に記載の方法。
【請求項３】
前記半導体材料はＩＩＩ−Ｖ族半導体材料である、請求項１または２に記載の方法。
【請求項４】
前記半導体材料は事前設定した量のドープ材料を含む、請求項１から３のいずれか一項に記載の方法。
【請求項５】
パターン化テンプレートをマスクとして使用することにより、ＳＯＩのシリコン層をエッチングする前記ステップの前に、
フォトレジストを使用することにより前記パターン化テンプレートの部分領域を遮蔽し、それによって前記遮蔽された領域下の前記シリコン層がエッチングされないようになるステップをさらに含む、請求項１から４のいずれか一項に記載の方法。
【請求項６】
エッチングされていない前記シリコン層内に導波路を作成するステップをさらに含む、請求項５に記載の方法。
【請求項７】
ＳＯＩのシリコン層内に導波路を作成するステップであって、前記ＳＯＩはシリコン基板と、前記シリコン基板上の第１の誘電体層と、前記第１の誘電体層上の前記シリコン層とを備えている、ステップと、
前記シリコン層上に第２の誘電体層を形成するステップと、
パターン化テンプレートをマスクとして使用することにより前記第２の誘電体層をエッチングするステップであって、前記シリコン層が露出するとエッチングを停止し、前記パターン化テンプレートを除去し、それによって前記第２の誘電体層が窓を有するようになり、前記第２の誘電体層の前記窓の底部の水平方向寸法は２０ｎｍ以下である、ステップと、
前記第２の誘電体層の前記窓内で半導体材料を成長させてバッファ層を形成し、前記バッファ層上で前記半導体材料を成長させ続けて半導体層を得る、ステップとを含む、半導体デバイスの製造方法。
【請求項８】
前記パターン化テンプレートは、多孔質アルミナ膜、または極紫外線への露出および現像後のフォトレジストである、請求項７に記載の方法。
【請求項９】
前記半導体材料はＩＩＩ−Ｖ族半導体材料である、請求項７または８に記載の方法。
【請求項１０】
前記半導体材料は事前設定した量のドープ材料を含む、請求項７から９のいずれか一項に記載の方法。
【請求項１１】
ＳＯＩのシリコン層内に導波路を作成する前記ステップが、
前記シリコン層内にリッジ導波路を作成するステップを含む、請求項７から１０のいずれか一項に記載の方法。
【請求項１２】
パターン化テンプレートをマスクとして使用することにより前記第２の誘電体層をエッチングする前記ステップの前に、
フォトレジストを使用することにより前記パターン化テンプレートの部分領域を遮蔽するステップであって、前記フォトレジストによって遮蔽されない領域は前記リッジ導波路の位置に対応している、ステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
第１のシリコン層と、
第１の誘電体層であって、前記第１の誘電体層は前記第１のシリコン層上に位置しており、前記第１の誘電体層は窓を有しており、前記第１の誘電体層の前記窓の底部の水平方向寸法は２０ｎｍ以下である、第１の誘電体層と、
ＩＩＩ−Ｖ族半導体層であって、前記ＩＩＩ−Ｖ族半導体層は前記第１の誘電体層上に分布されており、前記第１の誘電体層の前記窓に深く入り込み、および前記第１の誘電体層の前記窓内で前記第１のシリコン層に接続されている、ＩＩＩ−Ｖ族半導体層とを備えている、半導体デバイス。
【請求項１４】
前記第１の誘電体層の前記窓は逆テーパーの形状または円柱の形状である、請求項１３に記載の半導体デバイス。
【請求項１５】
前記第１のシリコン層（１１０）はシリコン基板であり、
前記半導体デバイスは、
第２のシリコン層であって、前記第２のシリコン層は導波路を備えており、前記第２のシリコン層は前記第１の誘電体層上に位置しており、前記第２のシリコン層と前記第１のシリコン層との間にある前記第１の誘電体層の一部は窓を有しておらず、前記第２のシリコン層は前記ＩＩＩ−Ｖ族半導体層に直接的または間接的に接続されている、第２のシリコン層をさらに備えている、請求項１３または１４に記載の半導体デバイス。
【請求項１６】
前記第１のシリコン層は導波路を備え、前記第１の誘電体層の前記窓は前記導波路上に位置しており、
前記半導体デバイスは、
第２の誘電体層および第３のシリコン層であって、前記第３のシリコン層はシリコン基板であり、前記第２の誘電体層は前記第１のシリコン層下および前記第３のシリコン層上に位置している、第２の誘電体層および第３のシリコン層をさらに備えている、請求項１３または１４に記載の半導体デバイス。
【請求項１７】
前記半導体デバイスはレーザーであり、
前記ＩＩＩ−Ｖ族半導体層は、バッファ層と、活性領域と、中間層と、Ｎ型ドープ遷移層と、Ｐ型ドープ遷移層とを備え、
前記半導体デバイスは、Ｎ電極とＰ電極とをさらに備え、前記Ｎ電極は前記Ｎ型ドープ遷移層に接続されており、前記Ｐ電極は前記Ｐ型ドープ遷移層に接続されている、請求項１３から１６のいずれか一項に記載の半導体デバイス。
【請求項１８】
前記半導体デバイスが光増幅器であり、
前記ＩＩＩ−Ｖ族半導体層は、バッファ層と、活性領域と、中間層と、Ｎ型ドープ遷移層と、Ｐ型ドープ遷移層とを備え、
前記半導体デバイスは、Ｎ電極と、Ｐ電極と、反射防止膜とをさらに備え、前記Ｎ電極は前記Ｎ型ドープ遷移層に接続されており、前記Ｐ電極は前記Ｐ型ドープ遷移層に接続されており、前記反射防止膜は前記ＩＩＩ−Ｖ族半導体層の端面上に位置している、請求項１３から１６のいずれか一項に記載の半導体デバイス。
【請求項１９】
前記半導体デバイスは光検出器であり、
前記ＩＩＩ−Ｖ族半導体層は、Ｎ領域と、Ｐ領域と、真性領域とを備え、
前記半導体デバイスは、Ｎ電極とＰ電極とをさらに備え、前記Ｎ電極は前記Ｎ領域に接続されており、前記Ｐ電極は前記Ｐ領域に接続されている、請求項１３から１６のいずれか一項に記載の半導体デバイス。
【請求項２０】
前記半導体デバイスはトランジスタであり、
前記ＩＩＩ−Ｖ族半導体層は前記トランジスタのチャネル材料であり、
前記半導体デバイスは、ソースと、ドレインと、ゲートと、ゲート誘電体層とをさらに備え、前記ソース、前記ドレイン、および前記ゲート誘電体層は前記ＩＩＩ−Ｖ族半導体層に接続されており、前記ゲートは前記ゲート誘電体層に接続されている、請求項１３または１４に記載の半導体デバイス。
【国際調査報告】
2017511596.tif 000028
2017511596.tif 000029
2017511596.tif 000030
2017511596.tif 000031