(57)【要約】  ＦｉｎＦＥＴデバイスの半導体フィンを形成する方法は、半導体フィン上にシリコンゲルマニウム（ＳｉＧｅ）のアモルファス薄膜または多結晶薄膜を共形堆積するステップを含む。この方法はまた、アモルファス薄膜または多結晶薄膜からゲルマニウムを半導体フィン内に拡散するために、アモルファス薄膜または多結晶薄膜を酸化させるステップを含む。そのような方法はさらに、アモルファス薄膜または多結晶薄膜の酸化部分を除去するステップを含む。
2017501586.tif 000002
【特許請求の範囲】
【請求項１】
ＦｉｎＦＥＴデバイスの半導体フィンを形成する方法であって、
前記半導体フィン上にシリコンゲルマニウム（ＳｉＧｅ）のアモルファス薄膜または多結晶薄膜を共形堆積させるステップと、
前記アモルファス薄膜または前記多結晶薄膜からゲルマニウムを前記半導体フィン内に拡散するために、前記アモルファス薄膜または前記多結晶薄膜を酸化させるステップと、
前記アモルファス薄膜または前記多結晶薄膜の酸化部分を除去するステップと
を含む、方法。
【請求項２】
前記半導体フィン内の圧縮歪みが、前記半導体フィンを支持する基板内よりも大きい、請求項１に記載の方法。
【請求項３】
前記半導体フィンが、実質的に、前記基板の表面と同じ結晶配向にある、請求項２に記載の方法。
【請求項４】
前記アモルファス薄膜または前記多結晶薄膜を酸化させる前の前記半導体フィンの前記結晶配向が、前記アモルファス薄膜または前記多結晶薄膜を酸化させた後の前記半導体フィンの前記結晶配向と同じである、請求項３に記載の方法。
【請求項５】
前記半導体フィンが実質的に単一結晶である、請求項１に記載の方法。
【請求項６】
前記共形堆積させるステップが、複数の異なる材料の表面上の非選択的堆積を含む、請求項１に記載の方法。
【請求項７】
前記半導体フィン上にＳｉＧｅスペーサを提供するために、前記薄膜をエッチングするステップをさらに含む、請求項６に記載の方法。
【請求項８】
前記エッチングするステップが異方性である、請求項７に記載の方法。
【請求項９】
前記共形堆積させるステップが、前記半導体フィンの表面上の選択的堆積を含む、請求項１に記載の方法。
【請求項１０】
前記半導体フィンがシリコンゲルマニウムまたはシリコンを含む、請求項１に記載の方法。
【請求項１１】
前記半導体フィンと基板との間にインターフェースを提供するために、前記半導体フィンを支持する前記基板の表面内にゲルマニウムを拡散させるステップをさらに含む、請求項１に記載の方法。
【請求項１２】
前記ＦｉｎＦＥＴデバイスが、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置のデータユニットに組み込まれる、請求項１に記載の方法。
【請求項１３】
基板上のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスであって、
共形堆積されたアモルファスまたは多結晶のシリコンゲルマニウム（ＳｉＧｅ）薄膜を含む半導体フィンを含み、前記アモルファス薄膜または前記多結晶薄膜からゲルマニウムが前記半導体フィン内に拡散される、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイス。
【請求項１４】
前記半導体フィン内の圧縮歪みが、前記半導体フィンを支持する前記基板内よりも大きい、請求項１３に記載のＦｉｎＦＥＴデバイス。
【請求項１５】
前記半導体フィンが、実質的に、前記基板の表面と同じ結晶配向にある、請求項１４に記載のＦｉｎＦＥＴデバイス。
【請求項１６】
前記アモルファス薄膜または前記多結晶薄膜を酸化させる前の前記半導体フィンの前記結晶配向が、前記アモルファス薄膜または前記多結晶薄膜を酸化させた後の前記半導体フィンの前記結晶配向と同じである、請求項１５に記載のＦｉｎＦＥＴデバイス。
【請求項１７】
前記半導体フィンが実質的に単結晶である、請求項１３に記載のＦｉｎＦＥＴデバイス。
【請求項１８】
前記半導体フィンのＳｉＧｅ部分が前記基板のシャロートレンチ分離領域から延在し、前記半導体フィンのシリコン部分が前記基板の前記シャロートレンチ分離領域を通じて延在する、請求項１３に記載のＦｉｎＦＥＴデバイス。
【請求項１９】
前記基板の表面が、前記半導体フィンと前記基板との間にインターフェースを提供するために、拡散されたゲルマニウムの一部を含む、請求項１３に記載のＦｉｎＦＥＴデバイス。
【請求項２０】
前記半導体フィンがシリコンゲルマニウムまたはシリコンを含む、請求項１３に記載のＦｉｎＦＥＴデバイス。
【請求項２１】
モバイル電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットに組み込まれる、請求項１３に記載のＦｉｎＦＥＴデバイス。
【請求項２２】
ＦｉｎＦＥＴデバイスの半導体フィンを形成するための方法であって、
前記半導体フィン上にシリコンゲルマニウム（ＳｉＧｅ）のアモルファス薄膜または多結晶薄膜を共形堆積させるためのステップと、
前記アモルファス薄膜または前記多結晶薄膜からゲルマニウムを前記半導体フィン内に拡散するために、前記アモルファス薄膜または前記多結晶薄膜を酸化させるためのステップと、
前記アモルファス薄膜または前記多結晶薄膜の酸化部分を除去するためのステップと
を含む、方法。
【請求項２３】
前記ＦｉｎＦＥＴデバイスが、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置のデータユニットに組み込まれる、請求項２２に記載の方法。
【請求項２４】
基板上のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスであって、
電流を伝導するための手段を含み、
アモルファスまたは多結晶のシリコンゲルマニウム（ＳｉＧｅ）薄膜からゲルマニウムが前記電流伝導手段内に拡散され、
前記基板が前記電流伝導手段に結合される、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイス。
【請求項２５】
前記電流伝導手段内の圧縮歪みが、前記電流伝導手段に結合された前記基板内よりも大きい、請求項２４に記載のＦｉｎＦＥＴデバイス。
【請求項２６】
モバイル電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットに組み込まれる、請求項２４に記載のＦｉｎＦＥＴデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本開示は、その開示の全体が参照により本明細書に明示的に組み込まれている、２０１４年１月３日に出願した、「ＳＩＬＩＣＯＮ  ＧＥＲＭＡＮＩＵＭ  ＦＩＮＦＥＴ  ＦＯＲＭＡＴＩＯＮ  ＢＹ  ＧＥ  ＣＯＮＤＥＮＳＡＴＩＯＮ」という名称の米国仮特許出願第６１／９２３，４８９号の利益を主張するものである。
【０００２】
本開示の態様は、半導体デバイスに関し、より詳細には、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）内のシリコンゲルマニウム（ＳｉＧｅ）使用に関する。
【背景技術】
【０００３】
シリコンゲルマニウム（ＳｉＧｅ）は、ｐチャネル金属酸化物半導体（ＰＭＯＳ）デバイス用の有望な材料として広く検討されてきた。ＳｉＧｅはシリコンよりも本質的に高い正孔移動度を有する。標準電界効果トランジスタ（ＦＥＴ）ジオメトリでは、ＦＥＴのソース領域およびドレイン領域など、半導体チップ領域内に歪みを与えることが一般的である。しかしながら、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）構造では、歪み制御技術に関して利用可能なフィンの容量は小さい。１０ナノメートルデバイス設計においてなど、フィンジオメトリが削減されると、ＳｉＧｅフィンの作製を達成することは高価および困難になる。
【発明の概要】
【課題を解決するための手段】
【０００４】
ＦｉｎＦＥＴデバイスの半導体フィンを形成する方法は、半導体フィン上にシリコンゲルマニウム（ＳｉＧｅ）のアモルファス薄膜または多結晶薄膜を共形堆積させる（ｃｏｎｆｏｒｍａｌｌｙ  ｄｅｐｏｓｉｔｉｎｇ）ステップを含み得る。この方法はまた、アモルファス薄膜または多結晶薄膜からゲルマニウムを半導体フィン内に拡散するために、アモルファス薄膜または多結晶薄膜を酸化させるステップを含む。そのような方法はさらに、アモルファス薄膜または多結晶薄膜の酸化部分を除去するステップを含む。
【０００５】
基板上のフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスは、半導体フィンを含む。半導体フィンは、共形堆積されたアモルファスまたは多結晶のシリコンゲルマニウム（ＳｉＧｅ）薄膜からなり得る。アモルファスまたは多結晶のシリコンゲルマニウム（ＳｉＧｅ）薄膜からゲルマニウムが半導体フィン内に拡散され得る。
【０００６】
基板上のＦｉｎＦＥＴデバイスは、電流を伝導するための手段を含む。電流伝導手段は、共形堆積されたアモルファスまたは多結晶のシリコンゲルマニウム（ＳｉＧｅ）薄膜からなり得る。アモルファスまたは多結晶のシリコンゲルマニウム（ＳｉＧｅ）薄膜からゲルマニウムが半導体フィン内に拡散され得る。
【０００７】
上記は、続く詳細な説明をよりよく理解することができるように、本開示の特徴および技術的利点について、かなり大まかに概説したものである。本開示のさらなる特徴および利点について、以下で説明する。本開示は、本開示と同じ目的を果たすための他の構造を修正または設計する基礎として容易に利用できることを、当業者には理解されたい。そのような等価な構造（ｃｏｎｓｔｒｕｃｔｉｏｎ）が、添付の特許請求の範囲に記載の本開示の教示から逸脱しないことも、当業者には理解されたい。本開示の特徴になると考えられる新規な特徴は、本開示の構成（ｏｒｇａｎｉｚａｔｉｏｎ）と動作方法の両方に関して、さらなる目的および利点とともに、以下の説明を添付の図と併せ検討することからよりよく理解されるであろう。しかしながら、図の各々は、例示および説明を目的として提供されているに過ぎず、本開示の制限を定めるものではないことを、明確に理解されたい。
【０００８】
本開示のより完全な理解が得られるように、ここで、以下の説明を添付の図面と併せて参照する。
【図面の簡単な説明】
【０００９】
【図１Ａ】ＦｉｎＦＥＴ半導体デバイスの側面図である。
【図１Ｂ】ＦｉｎＦＥＴ半導体デバイスの側面図である。
【図１Ｃ】ＦｉｎＦＥＴ半導体デバイスの側面図である。
【図１Ｄ】ＦｉｎＦＥＴ半導体デバイスの側面図である。
【図２】ＦｉｎＦＥＴ半導体デバイスの側面図である。
【図３】ＦｉｎＦＥＴ半導体デバイスの側面図である。
【図４】ＦｉｎＦＥＴ半導体デバイスの側面図である。
【図５】ＦｉｎＦＥＴ半導体デバイスの側面図である。
【図６】ＦｉｎＦＥＴ半導体デバイスの側面図である。
【図７】本開示の一態様によるＦｉｎＦＥＴ半導体デバイスのフィン構造の側面図である。
【図８】本開示の一態様による、図７のＦｉｎＦＥＴ半導体デバイスのフィン構造の側面図である。
【図９】本開示の一態様による、図８のＦｉｎＦＥＴ半導体デバイスのフィン構造の側面図である。
【図１０】本開示の別の態様によるＦｉｎＦＥＴ半導体デバイスのフィン構造の側面図である。
【図１１】本開示の別の態様によるＦｉｎＦＥＴ半導体デバイスのフィン構造の側面図である。
【図１２Ａ】本開示のさらなる態様によるＦｉｎＦＥＴ半導体デバイスのフィン構造の側面図である。
【図１２Ｂ】本開示のさらなる態様によるＦｉｎＦＥＴ半導体デバイスのフィン構造の側面図である。
【図１２Ｃ】本開示のさらなる態様によるＦｉｎＦＥＴ半導体デバイスのフィン構造の側面図である。
【図１２Ｄ】本開示のさらなる態様によるＦｉｎＦＥＴ半導体デバイスのフィン構造の側面図である。
【図１２Ｅ】本開示のさらなる態様によるＦｉｎＦＥＴ半導体デバイスのフィン構造の側面図である。
【図１３】本開示の一態様による、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）内にシリコンゲルマニウム（ＳｉＧｅ）フィンを作製するための方法を示すプロセスフロー図である。
【図１４】本開示の一構成が有利に採用され得る例示的なワイヤレス通信システムを示すブロック図である。
【図１５】一構成による、半導体構成要素の回路設計、レイアウト設計、および論理設計に使用される設計用ワークステーションを示すブロック図である。
【発明を実施するための形態】
【００１０】
添付の図面に関して以下に記載する詳細な説明は、様々な構成の説明として意図されており、本明細書で説明する概念が実践され得る構成のみを表すことは意図されていない。詳細な説明は、様々な概念の完全な理解を与える目的で特定の詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実践され得ることが、当業者には明らかであろう。場合によっては、そのような概念を曖昧にすることを回避するために、よく知られている構造および構成要素がブロック図の形態で示されている。本明細書の説明では、「および／または」という用語の使用は、「包含的論理和」を表すことを意図し、「または」という用語の使用は、「排他的論理和」を表すことを意図する。
【００１１】
高性能トランジスタにとって高モビリティ伝導チャネルが望ましい。材料選択および歪み制御技術は、トランジスタのチャネル内の電荷キャリアの移動度を改変する設計特徴である。金属酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＭＯＳＦＥＴ）では、歪み制御技術が使用されるが、フィンベースの構造（ＦｉｎＦＥＴ）では、歪み材料の使用は困難である。ＦｉｎＦＥＴ構造内にはより多くの自由表面が存在し、歪み制御技術に関して利用可能なソース／ドレイン容量は、他のＦＥＴジオメトリおよび他のＦＥＴ技術と比較して小さい。
【００１２】
シリコンゲルマニウム（ＳｉＧｅ）は、１０ナノメートル以下のｐチャネル金属酸化物半導体（ＰＭＯＳ）デバイス用の主要な候補と見なされる。ＳｉＧｅフィン形成は、シリコン（Ｓｉ）フィンのエッチまたはリセスに続いて、リセス内のＳｉＧｅのエピタキシャル成長を含み得る。化学機械平坦化（ＣＭＰ：ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ  ｐｌａｎａｒｉｚａｔｉｏｎ）プロセスは、シャロートレンチ分離（ＳＴＩ）材料上で過成長したＳｉＧｅを除去し、ＳｉＧｅフィンを形成するために使用され得る。このプロセスのコストは高く、結果として、コスト高のＦｉｎＦＥＴデバイスをもたらす。
【００１３】
さらに、シリコンテンプレート上のＳｉＧｅフィン成長は、しばしば、フィン長に沿って一軸圧縮歪み（ｕｎｉａｘｉａｌ  ｃｏｍｐｒｅｓｓｉｖｅ  ｓｔｒｅｓｓ）を有するが、ＳｉＧｅフィンのエピタキシャル成長は、摂氏９００度（Ｃ）を超える温度で熱アニールプロセスを必要とする。この熱アニールプロセスは、エピタキシャル成長欠陥の除去を可能にするために、高温（たとえば、９００℃）で実行される。しかしながら、この熱アニールプロセスは、ＳｉＧｅフィン内の一軸歪みを緩和し、これはＳｉＧｅチャネル内の正孔移動度を削減し得る。
【００１４】
いくつかの説明する実装形態は、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）に関する。ＦｉｎＦＥＴはダブルゲートデバイスである。ＦｉｎＦＥＴの２つのゲートは、より高い性能のために短縮され得るか、または、より低い漏れもしくは低減されたトランジスタカウントのために独立して制御され得る。これらのＦｉｎＦＥＴの特徴は、改善された設計スペースを可能にする。これらの特徴はまた、ナノスケールにおいて、バルク相補型金属酸化物半導体（ＣＭＯＳ）デバイスの代わりにＦｉｎＦＥＴデバイスの使用を可能にする。一構成では、半導体フィンは、共形堆積されたアモルファスまたは多結晶のシリコンゲルマニウム（ＳｉＧｅ）薄膜を備える。この構成では、アモルファスまたは多結晶のシリコンゲルマニウム（ＳｉＧｅ）薄膜からゲルマニウムが半導体フィン内に拡散される。いくつかの実装形態では、シリコンゲルマニウム（ＳｉＧｅ）ＦｉｎＦＥＴデバイスを説明する。半導体フィン内の圧縮歪みは、半導体フィンを支持する基板内よりも大きい場合がある。一構成では、半導体フィンは、実質的に、基板の表面と同じ結晶配向にある。別の構成では、ＦｉｎＦＥＴデバイスは、ＳｉＧｅスペーサまたは半導体フィンを含む。
【００１５】
本開示の様々な態様は、ＦｉｎＦＥＴデバイスの半導体フィンを作製するための技法を提供する。「層」という用語は、膜を含み、別段述べられていない限り、縦または横の厚さを示すものと解釈されるべきではないことが理解されるだろう。本明細書で説明するように、「半導体基板」という用語は、ダイシングされたウエハの基板を指すことがあり、または、ダイシングされていないウエハの基板を指すことがある。同様に、ウエハおよびダイという用語は、それが軽信を強いない限り、交換可能に使用され得る。
【００１６】
図１Ａ〜図１Ｄは、ＦｉｎＦＥＴ半導体デバイスの側面図を示す。図１Ａは、基板１００と、絶縁材料１０２と、フィン構造１０４とを示す。基板１００は、シリコン（たとえば、シリコンウエハ）などの半導体材料であり得る。絶縁材料１０２は、シリコン酸化物もしくはシリコン窒化物、または他の類似の材料など、シャロートレンチ分離（ＳＴＩ）材料であり得る。フィン構造１０４は結晶質であってよく、基板１００に沿った単結晶構造の一部であり得る。
【００１７】
関連技術手法では、フィン構造１０４は、図１Ｂに示すように、リセス１０６を作成するためにエッチングされるか、あるいは除去される。絶縁材料１０２は、リセス１０６用の形状として機能する。図１Ｃでは、材料１０８は、リセス１０６内に成長し、絶縁材料１０２の表面１１０上に成長し得る。材料１０８の過成長は、図１Ｄに示すフィン構造１１２を作成するために、エッチングまたはポリッシング（たとえば、ＣＭＰ）によって除去される。材料１０８はＳｉＧｅであってよい。材料１０８がＳｉＧｅであるとき、基板１００の全域およびリセス１０６内の成長は、均一割合のゲルマニウムのものであり、これは、材料１０８を使用する基板１００上のデバイスの電圧しきい値数を制限する。さらに、インターフェース１１４は急激境界を有する場合があり、これはフィン構造１１２の最小サイズを制限し得る。
【００１８】
図１Ｄに示すように、フィン構造１０４が形成されると、フィン構造１０４はアニールされて、フィン構造１０４内の成長欠陥を削減する。このアニーリングは、摂氏９００度を超える温度など、昇温時に発生し得、これは、フィン構造１１２の長さに沿った圧縮歪みを緩和し得る。フィン構造１１２に沿った圧縮歪みを低減させること、または緩和することは、フィン構造１１２内のキャリア移動度を低減させ、フィン構造１１２内で材料１０８を使用する利点は結果として低減する。
【００１９】
図２から図７は、本開示の１つまたは複数の態様によるＦｉｎＦＥＴ半導体デバイスの側面図を示す。図２は、フィン構造１０４間に絶縁材料１０２を有する基板１００の一部として形成された単結晶構造としてのフィン構造１０４を示す。図３は、図１Ｂに示すようにフィン構造１０４をエッチングまたは除去する代わりに、絶縁材料１０２をエッチングするエッチ３００を示す。エッチ３００は、フッ化水素酸（ＨＦ）エッチを使用して実行され得るか、または他のエッチング剤を使用する、ケミカルウェット／蒸着エッチ（ＣＷＥ：ｃｈｅｍｉｃａｌ  ｗｅｔ／ｖａｐｏｒ  ｅｔｃｈ）プロセスを使用して実行され得る。フィン構造１０４は、ミラー指数など、第１の結晶配向（１１０）のものであり得るが、基板１００は、（１００）配向など、第２の結晶配向であり得る。
【００２０】
図４は、フィン構造１０４上のシリコンゲルマニウムのエピタキシャル成長４００を示す。エピタキシャル成長４００は、フィン構造１０４上に成長し、最終的に、図４に示す＜１１１＞配向など、別の結晶配向に成長するが、これはフィン構造１０４にとって望ましくない。エピタキシャル成長４００の様々な結晶配向は、フィン構造１０４内の、圧縮歪みであり得る歪みを変更させる。
【００２１】
図５は、エピタキシャル成長４００の酸化５００を示す。ドライ酸化またはウェット酸化であり得る酸化５００は、シリコンゲルマニウムを選択的に酸化させる。シリコンゲルマニウムエピタキシャル成長内のシリコンは、ゲルマニウムがフィン構造１０４内に駆動される間に酸化する。
【００２２】
図６は、関連技術のフィン構造を示す。酸化５００の後、酸化物はフィン構造１０４から除去される。しかしながら、酸化５００および／またはエピタキシャル成長４００により、酸化構造のエッチングは、若干、フィン構造１０４とは異なり得るプロファイル６００を残す。さらに、プロファイル６００内のゲルマニウムの量、ならびに、ゲルマニウムのドーパント濃度は、均一でない場合があり、プロファイル６００が使用されるデバイスにとってまったく望ましくない可能性がある。
【００２３】
図７は、本開示の一態様によるＦｉｎＦＥＴ半導体デバイスのフィン構造を示す。共形薄膜であり得る薄膜７００は、フィン構造１０４に堆積されるか、またはさもなければ、フィン構造１０４に結合される。薄膜７００の堆積は、選択的または非選択的な方法で実行され得る。フィン構造１０４は、シリコンであってよく、またはシリコンゲルマニウムであってよく、単一の結晶構造であってもよい。フィン構造はまた、基板１００と同様の結晶構造を有し得る。本開示の一態様では、薄膜７００は、多結晶シリコンゲルマニウム薄膜であってよく、またはアモルファスシリコンゲルマニウム薄膜であってもよい。薄膜７００は、本開示の範囲から逸脱せずに、化学気相堆積（ＣＶＤ）、プラズマドーピング、または他の方法を使用して堆積され得る。
【００２４】
図８は、本開示の一態様におけるフィン構造の処理を示す。酸化物８００が形成される。酸化物は、ＳｉＧｅフィン８０２を作成するために、シリコンゲルマニウムのゲルマニウム部分をフィン構造１０４内に駆動する間に、薄膜７００からシリコンを選択的に除去する。所望の材料（たとえば、ゲルマニウム）の量は、ＳｉＧｅフィン８０２の各々の中のドーパント原子の割合を制御するために、フィン構造１０４の様々なフィン構造に関して制御され得る。この制御は、フィン構造１０４上に堆積された薄膜７００の厚さによって、ならびに、酸化物８００を作成するために使用される時間および／または温度によって達成され得る。
【００２５】
図９は、本開示の一態様による、図８のＦｉｎＦＥＴ半導体デバイスのフィン構造の側面図を示す。代表的に、酸化物８００が除去された後のＳｉＧｅフィン８０２を示す。ＳｉＧｅフィン８０２の垂直壁は、プロファイル６００よりも望ましい形を提供する。加えて、ＳｉＧｅ構造内へのゲルマニウムの量および駆動は、図２〜図６に関して説明した量および駆動よりもより制御されるため、ＳｉＧｅフィン８０２内のチャネルは、プロファイル６００を有するフィンよりも高い性能を有し得る。
【００２６】
さらに、インターフェース９００は基板１００から生じる単一の結晶構造から形成されたため、インターフェース９００は、図１Ａ〜図１Ｄに関して示したインターフェース１１４よりも突発性（ａｂｒｕｐｔ）が少なく、図２〜図６のデバイス内で生成されるインターフェースよりも突発性が少ない。ＳｉＧｅフィン８０２内へのゲルマニウムの勾配または漸進的な拡散はまた、ゲルマニウムのＳｉＧｅフィン８０２の下への基板１００内への拡散を可能にする。この構成では、ゲルマニウムのＳｉＧｅフィン８０２の下の基板１００内への拡散は、基板１００とＳｉＧｅフィン８０２との間のインターフェース９００上の歪みを削減する。これは、インターフェース９００を過度に歪めずに、ＳｉＧｅフィン８０２内の追加の歪みを許す。
【００２７】
本開示の一態様では、ＳｉＧｅフィン８０２は、フィン構造１０４に対して自己整合される。さらに、上記で説明したように、ＳｉＧｅフィン８０２内のドーパント材料（たとえば、ゲルマニウム）の濃度は、薄膜７００内の異なる分量のドーパント材料を使用して制御可能である。したがって、本開示の一態様では、同じ基板１００上の異なるタイプのデイバスに関する複数のドーパント濃度が実現され得る。さらに、本開示の一態様は、エピタキシャル成長を使用して、従来のＳｉＧｅ−ＦｉｎＦＥＴの最終的なフィン構造よりも安価に生成することができる最終的なフィン構造を提供する。
【００２８】
図１０および図１１は、本開示の別の態様によるＦｉｎＦＥＴ半導体デバイスのフィン構造１０４の側面図を示す。図１０では、エッチ１０００は、図７に示した構造から開始して、薄膜７００上で実行され得る。エッチ１０００は異方性エッチであり得、したがって、薄膜７００はフィン構造１０４の側面上に残る。図８の酸化は、図１０の構造上で実行されるとき、側面からだけゲルマニウムを薄膜から駆動する。本開示のこの態様では、フィン構造１０４の上部にはゲルマニウムが存在しないため、ＳｉＧｅフィン８０２は、ＳｉＧｅフィン８０２の露出した部分上に酸化シリコンを有することになるか、またはＳｉＧｅフィン８０２はフィン構造１０４よりも短くなる（基板１００からより短い距離になる）。本開示のこの態様で形成される酸化物１１００およびＳｉＧｅフィン８０２を図１１に示す。酸化物１１００は、所望される場合、エッチング、ケミカルウェットポリッシング（ｃｈｅｍｉｃａｌ  ｗｅｔ  ｐｏｌｉｓｈｉｎｇ）、または他の方法によって除去され得る。
【００２９】
図１２Ａ〜図１２Ｅは、本開示のさらなる態様によるＦｉｎＦＥＴ半導体デバイスのフィン構造１０４の側面図を示す。図１２Ａは、シャロートレンチ分離領域（ＳＴＩ）１０２のリセスエッチの後のフィン構造１０４を含むインカミング（ｉｎｃｏｍｉｎｇ）ＦｉｎＦＥＴ半導体デバイスを示す。この構成では、フィン構造１０４（たとえば、シリコン）はＳＴＩ１０２から、かつＳＴＩ１０２を通じて延在する。フィン構造１０４は、第１の結晶配向（たとえば、ミラー指数（１１０））で示される。この構成では、ＳＴＩ１０２から延在するフィン構造１０４の長さ１２２０は、図１２Ｅに示すように、最終的なフィン構造１２０２の長さ１２３０よりも長くてよい。
【００３０】
図１２Ｂは、ＳＴＩ１０２とＳＴＩ１０２から延在するフィン構造１０４との上に薄膜７００を共形堆積した後のＦｉｎＦＥＴ半導体デバイスを示す。本開示のこの態様では、薄膜７００は、多結晶シリコンゲルマニウム薄膜であってよく、またはアモルファスシリコンゲルマニウム薄膜であってもよい。薄膜７００は、本開示の範囲から逸脱せずに、化学気相堆積（ＣＶＤ）、プラズマドーピング、または他の方法を使用して堆積され得る。
【００３１】
図１２Ｃは、ＳＴＩ１０２の表面からの薄膜７００のエッチングの後のＦｉｎＦＥＴ半導体デバイスを示す。ＳＴＩ１０２からの薄膜７００のエッチングおよびフィン構造１０４の一部は、薄膜７００（たとえば、シリコンゲルマニウム）のスペーサ１２１０を形成する。図１２Ｄでは、スペーサ１２１０のウェット酸化およびドライ酸化は、フィン構造１０４上に酸化物１２００を形成し、フィン構造内に薄膜７００を駆動するように選択的に酸化させるために実行され得る。図１２Ｅでは、最終的なフィン構造１２０２を完全に形成するために酸化物が除去される。たとえば、薄膜７００がシリコンゲルマニウムからなるとき、ゲルマニウムは、シリコンゲルマニウムフィンを形成するために、ＳＴＩ１０２から延在するフィン構造１０４内に駆動される。
【００３２】
図１３は、本開示の一態様による、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを作製するための方法１３００を示すプロセスフロー図である。ブロック１３０２で、半導体フィン上にＳｉＧｅの共形アモルファス薄膜または多結晶薄膜を堆積させる。たとえば、図７に示すように、共形薄膜であり得る薄膜７００は、フィン構造１０４に堆積されるか、またはさもなければ、フィン構造１０４に結合される。ブロック１３０４で、アモルファス薄膜または多結晶薄膜からゲルマニウムを半導体フィン内に拡散するために、アモルファス薄膜または多結晶薄膜を酸化させる。たとえば、図８に示すように、酸化物８００が形成される。酸化物は、ＳｉＧｅフィン８０２を作成するために、シリコンゲルマニウムのゲルマニウム部分をフィン構造１０４内に駆動する間に、薄膜７００からシリコンを選択的に除去する。ブロック１３０６で、アモルファス薄膜または多結晶薄膜の酸化部分を除去する。たとえば、図９に示すように、酸化物８００が除去された後のＳｉＧｅフィン８０２を示す。
【００３３】
本開示のさらなる態様によれば、基板上のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを説明する。一構成では、このデバイスは、アモルファスまたは多結晶のシリコンゲルマニウム（ＳｉＧｅ）薄膜からゲルマニウムが電流伝導手段内に拡散される、電流を伝導するための手段を含む。電流伝導手段は、図８で説明したように、フィン構造１０４もしくはＳｉＧｅフィン８０２であってよく、または他の手段であってもよい。別の態様では、前述の手段は、前述の手段によって具陳された機能を実行するように構成された任意のモジュールまたは任意の装置であり得る。
【００３４】
図１４は、本開示の一態様が有利に採用され得る例示的なワイヤレス通信システム１４００を示すブロック図である。説明のために、図１４は、３つの遠隔ユニット１４２０、１４３０、および１４５０と、２つの基地局１４４０とを示す。ワイヤレス通信システムは、より多くの遠隔ユニットおよび基地局を有し得ることを理解されよう。遠隔ユニット１４２０、１４３０および１４５０は、ＩＣデバイス１４２５Ａ、１４２５Ｃおよび１４２５Ｂを含み、これらは開示するデバイスを含む。基地局、スイッチングデバイス、ネットワーク機器などの他のデバイスも、開示するデバイスを含み得ることを認識されよう。図１４は、基地局１４４０から遠隔ユニット１４２０、１４３０、および１４５０への順方向リンク信号１４８０、ならびに遠隔ユニット１４２０、１４３０、および１４５０から基地局１４４０への逆方向リンク信号１４９０を示す。
【００３５】
図１４では、遠隔ユニット１４２０はモバイル電話として示され、遠隔ユニット１４３０はポータブルコンピュータとして示され、遠隔ユニット１４５０は、ワイヤレスローカルループシステムにおける固定位置遠隔ユニットとして示されている。たとえば、遠隔ユニットは、モバイル電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、検針機器などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶する、もしくは取り出す他のデバイス、あるいはそれらの組合せとすることができる。図１４は本開示の態様による遠隔ユニットを示すが、本開示は、これらの示された例示的なユニットに限定されない。本開示の態様は、開示したデバイスを含む多くのデバイスにおいて、適切に採用され得る。
【００３６】
図１５は、上記で開示したデバイスなどの半導体構成要素の回路設計、レイアウト設計、および論理設計に使用される設計用ワークステーションを示すブロック図である。設計用ワークステーション１５００は、オペレーティングシステムソフトウェア、サポートファイル、およびＣａｄｅｎｃｅやＯｒＣＡＤなどの設計ソフトウェアを収容するハードディスク１５０１を含む。設計用ワークステーション１５００はまた、回路１５１０、または、本開示の一態様によるデバイスなど、半導体構成要素１５１２の設計を容易にするためのディスプレイ１５０２を含む。記憶媒体１５０４は、回路１５１０または半導体構成要素１５１２の設計を有形に記憶するために提供される。回路１５１０または半導体構成要素１５１２の設計は、ＧＤＳＩＩまたはＧＥＲＢＥＲなどのファイルフォーマットにおいて記憶媒体１５０４に記憶され得る。記憶媒体１５０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、設計用ワークステーション１５００は、記憶媒体１５０４からの入力を受け入れるか、または記憶媒体１５０４への出力を書き込むための駆動装置１５０３を含む。
【００３７】
記憶媒体１５０４上に記録されるデータは、論理回路構成、フォトリソグラフィマスク用のパターンデータ、または電子ビームリソグラフィなどの連続描画ツール用のマスクパターンデータを指定することができる。データはさらに、論理シミュレーションに関連するタイミングダイアグラムまたはネット回路などの論理検証データをさらに含み得る。記憶媒体１５０４にデータを提供すると、半導体ウエハを設計するためのプロセス数を削減させることによって、回路１５１０または半導体構成要素１５１２の設計が容易になる。
【００３８】
ファームウェアおよび／またはソフトウェアによる実装の場合、本明細書において説明した機能を実行するモジュール（たとえば手続き、関数など）を用いて、方法を実装することができる。本明細書において説明した方法を実装する際に、命令を有形に具現化する機械可読媒体を使用することができる。たとえば、ソフトウェアコードをメモリに記憶させ、プロセッサユニットによって実行することができる。メモリは、プロセッサユニット内またはプロセッサユニットの外部に実装されていてよい。本明細書では、「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのタイプを指し、特定のタイプのメモリもしくは特定の数のメモリ、またはメモリが格納される媒体のタイプに限定すべきではない。
【００３９】
機能は、ファームウェアおよび／またはソフトウェアとして実装する場合、１つもしくは複数の命令またはコードとしてコンピュータ可読媒体上に記憶させることができる。例として、データ構造を符号化したコンピュータ可読媒体、およびコンピュータプログラムを符号化したコンピュータ可読媒体がある。コンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータがアクセスすることのできる利用可能な媒体とすることができる。限定ではなく、例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または、所望のプログラムコードを命令もしくはデータ構造の形で記憶するのに使用することができ、かつコンピュータによってアクセスされ得る他の媒体を含むことができ、本明細書で使用されるディスク（ｄｉｓｋおよびｄｉｓｃ）は、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザディスク（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピーディスク（ｄｉｓｋ）、およびＢｌｕ−ｒａｙ（登録商標）ディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生するが、ディスク（ｄｉｓｃ）はデータをレーザによって光学的に再生する。上記のものの組合せも、コンピュータ可読媒体の範囲内に含まれるべきである。
【００４０】
コンピュータ可読媒体におけるストレージに加えて、命令および／またはデータは、通信装置内に含まれる伝送媒体における信号として提供することができる。たとえば、通信装置は、命令およびデータを示す信号を有するトランシーバを含むことができる。命令およびデータは、１つまたは複数のプロセッサに、特許請求の範囲において概説される機能を実装させるように構成される。
【００４１】
以上、本開示およびその利点について詳細に説明してきたが、添付の特許請求の範囲によって定められる本開示の技術から逸脱することなく、本明細書において様々な変更、置換、および改変を行えることを理解されたい。たとえば、「上」および「下」などの関係性の用語が、基板または電子デバイスに関して使用される。当然、基板または電子デバイスが反転した場合、上は下に、下は上になる。加えて、横向きの場合、上および下は、基板または電子デバイスの側面を指す場合がある。さらに、本出願の範囲は、本明細書で説明したプロセス、機械、製造、組成物、手段、方法、およびステップの特定の構成に限定されることは意図されない。当業者が本開示から容易に諒解するように、本明細書で説明した対応する構成と実質的に同じ機能を実行するか、もしくは実質的に同じ結果を実現する、現存するもしくは今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップが、本開示に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをそれらの範囲内に含むものとする。
【００４２】
本明細書で本開示に関連して説明された様々な例示的論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを当業者ならさらに理解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的構成要素、ブロック、モジュール、回路、およびステップが、上記ではその機能に関して一般的に説明された。そのような機能がハードウェアとして実装されるか、それともソフトウェアとして実装されるかは、特定の応用分野およびシステム全体に対して課される設計制限に依存する。当業者は、説明された機能を各々の特定の応用分野について様々な方式で実装し得るが、そのような実装判断は、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
【００４３】
本明細書の開示に関連して説明した様々な例示的論理ブロック、モジュール、および回路は、本明細書で説明した機能を実施するように設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタロジック、ディスクリートハードウェア構成要素、またはそれらの任意の組合せとともに実装あるいは実施され得る。汎用プロセッサはマイクロプロセッサでよいが、別の方法として、プロセッサは、任意の従来型プロセッサ、コントローラ、マイクロコントローラまたはステートマシンでよい。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装され得る。
【００４４】
本開示に関連して説明した方法またはアルゴリズムのステップは、ハードウェアで直接的に、プロセッサによって実行されるソフトウェアモジュールで、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、ＲＡＭ、フラッシュメモリ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体に常駐することができる。例示的記憶媒体がプロセッサに結合され、プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるようにする。代替案では、記憶媒体は、プロセッサに一体とされ得る。プロセッサおよび記憶媒体は、ＡＳＩＣ内に存在し得る。ＡＳＩＣは、ユーザ端末内に存在し得る。代替として、プロセッサおよび記憶媒体は、ユーザ端末内にディスクリート構成要素として存在し得る。
【００４５】
１つまたは複数の例示的設計では、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、コンピュータ可読記憶媒体上に１つもしくは複数の命令またはコードとして格納あるいは送信され得る。コンピュータ可読媒体は、コンピュータ記憶媒体と、コンピュータプログラムの１つの場所から別の場所への転送を容易にする任意の媒体を含む通信媒体との両方を含む。記憶媒体は、汎用または特殊用途コンピュータによってアクセスされ得る任意の使用可能な媒体であってもよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、もしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、あるいは命令またはデータ構造の形態の規定のプログラムコード手段を搬送もしくは格納するために使用され得、汎用もしくは専用コンピュータ、または汎用もしくは専用プロセッサによってアクセスされ得る任意の他の媒体を含み得る。また、任意の接続が適切にコンピュータ可読媒体と呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（「ＤＳＬ」）、もしくは赤外線、無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他の遠隔ソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用する場合、ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザディスク（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピーディスク（ｄｉｓｋ）およびＢｌｕ−ｒａｙ（登録商標）ディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、データをレーザで光学的に再生する。上記のものの組合せも、コンピュータ可読媒体の範囲内に含まれるべきである。
【００４６】
本開示の前述の説明は、いかなる当業者も本開示を作製または使用できるようにするために提供される。本開示に対する様々な修正形態が当業者には容易に明らかとなり、本明細書で定義する一般原理は、本開示の趣旨または範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書で説明する例および設計に限定されるものではなく、本明細書で開示する原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
【符号の説明】
【００４７】
１００  基板
１０２  絶縁材料
１０４  フィン構造
１０６  リセス
１０８  材料
１１０  表面
１１２  フィン構造
１１４  インターフェース
３００  エッチ
４００  エピタキシャル成長
５００  酸化
６００  プロファイル
７００  薄膜
８００  酸化物
８０２  ＳｉＧｅフィン
９００  インターフェース
１０００  エッチ
１１００  酸化物
１２０２  フィン構造
１２１０  スペーサ
１２２０  長さ
１４００  ワイヤレス通信システム
１４２０  遠隔ユニット
１４２５Ａ  ＩＣデバイス
１４２５Ｂ  ＩＣデバイス
１４２５Ｃ  ＩＣデバイス
１４３０  遠隔ユニット
１４４０  基地局
１４５０  遠隔ユニット
１４８０  順方向リンク信号
１４９０  逆方向リンク信号
１５００  設計用ワークステーション
１５０１  ハードディスク
１５０２  ディスプレイ
１５０３  駆動装置
１５０４  記憶媒体
１５１０  回路
１５１２  半導体構成要素
【図１Ａ】
2017501586.tif 000003
【図１Ｂ】
2017501586.tif 000004
【図１Ｃ】
2017501586.tif 000005
【図１Ｄ】
2017501586.tif 000006
【図２】
2017501586.tif 000007
【図３】
2017501586.tif 000008
【図４】
2017501586.tif 000009
【図５】
2017501586.tif 000010
【図６】
2017501586.tif 000011
【図７】
2017501586.tif 000012
【図８】
2017501586.tif 000013
【図９】
2017501586.tif 000014
【図１０】
2017501586.tif 000015
【図１１】
2017501586.tif 000016
【図１２Ａ】
2017501586.tif 000017
【図１２Ｂ】
2017501586.tif 000018
【図１２Ｃ】
2017501586.tif 000019
【図１２Ｄ】
2017501586.tif 000020
【図１２Ｅ】
2017501586.tif 000021
【図１３】
2017501586.tif 000022
【図１４】
2017501586.tif 000023
【図１５】
2017501586.tif 000024
【手続補正書】
【提出日】平成28年7月5日(2016.7.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＦｉｎＦＥＴデバイスの半導体フィンを形成する方法であって、
前記半導体フィン上にシリコンゲルマニウム（ＳｉＧｅ）のアモルファス薄膜または多結晶薄膜を共形堆積させるステップと、
前記アモルファス薄膜または前記多結晶薄膜からゲルマニウムを前記半導体フィン内に拡散するために、前記アモルファス薄膜または前記多結晶薄膜を酸化させるステップと、
前記半導体フィンと基板から延在する単一の結晶構造との間にインターフェースを提供するために、前記半導体ＳｉＧｅフィンを支持する前記基板の表面内にゲルマニウムを拡散させるステップと、
前記アモルファス薄膜または前記多結晶薄膜の酸化部分を除去するステップと
を含む、方法。
【請求項２】
前記半導体フィン内の圧縮歪みが、前記半導体フィンを支持する前記基板内よりも大きい、請求項１に記載の方法。
【請求項３】
前記半導体フィンが、実質的に、前記基板の表面と同じ結晶配向にある、請求項２に記載の方法。
【請求項４】
前記アモルファス薄膜または前記多結晶薄膜を酸化させる前の前記半導体フィンの前記結晶配向が、前記アモルファス薄膜または前記多結晶薄膜を酸化させた後の前記半導体フィンの前記結晶配向と同じである、請求項３に記載の方法。
【請求項５】
前記半導体フィンが実質的に単一結晶である、請求項１に記載の方法。
【請求項６】
前記共形堆積させるステップが、複数の異なる材料の表面上の非選択的堆積を含む、請求項１に記載の方法。
【請求項７】
前記半導体フィン上にＳｉＧｅスペーサを提供するために、前記薄膜をエッチングするステップをさらに含む、請求項６に記載の方法。
【請求項８】
前記エッチングするステップが異方性である、請求項７に記載の方法。
【請求項９】
前記共形堆積させるステップが、前記半導体フィンの表面上の選択的堆積を含む、請求項１に記載の方法。
【請求項１０】
前記半導体フィンがシリコンゲルマニウムまたはシリコンを含む、請求項１に記載の方法。
【請求項１１】
前記ＦｉｎＦＥＴデバイスが、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置のデータユニットに組み込まれる、請求項１に記載の方法。
【請求項１２】
基板上のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスであって、
半導体シリコンゲルマニウム（ＳｉＧｅ）フィンと、
前記半導体ＳｉＧｅフィンと基板から延在する単一の結晶構造との間にインターフェースを提供するために、前記基板の表面上に拡散されたゲルマニウムの一部と
を含む、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイス。
【請求項１３】
前記半導体ＳｉＧｅフィン内の圧縮歪みが、前記半導体ＳｉＧｅフィンを支持する前記基板内よりも大きい、請求項１２に記載のＦｉｎＦＥＴデバイス。
【請求項１４】
前記半導体ＳｉＧｅフィンが、実質的に、前記基板の表面と同じ結晶配向にある、請求項１３に記載のＦｉｎＦＥＴデバイス。
【請求項１５】
前記半導体ＳｉＧｅフィンが実質的に単結晶である、請求項１２に記載のＦｉｎＦＥＴデバイス。
【請求項１６】
前記半導体ＳｉＧｅフィンのＳｉＧｅ部分が前記基板のシャロートレンチ分離領域から延在し、前記半導体ＳｉＧｅフィンのシリコン部分が前記基板の前記シャロートレンチ分離領域を通じて延在する、請求項１２に記載のＦｉｎＦＥＴデバイス。
【請求項１７】
モバイル電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットに組み込まれる、請求項１２に記載のＦｉｎＦＥＴデバイス。
【請求項１８】
ＦｉｎＦＥＴデバイスの半導体フィンを形成するための方法であって、
前記半導体フィン上にシリコンゲルマニウム（ＳｉＧｅ）のアモルファス薄膜または多結晶薄膜を共形堆積させるためのステップと、
前記アモルファス薄膜または前記多結晶薄膜からゲルマニウムを前記半導体フィン内に拡散するために、前記アモルファス薄膜または前記多結晶薄膜を酸化させるためのステップと、
前記半導体フィンと基板から延在する単一の結晶構造との間にインターフェースを提供するために、前記半導体ＳｉＧｅフィンを支持する前記基板の表面内にゲルマニウムを拡散させるためのステップと、
前記アモルファス薄膜または前記多結晶薄膜の酸化部分を除去するためのステップと
を含む、方法。
【請求項１９】
前記ＦｉｎＦＥＴデバイスが、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置のデータユニットに組み込まれる、請求項１８に記載の方法。
【請求項２０】
基板上のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスであって、
シリコンゲルマニウム（ＳｉＧｅ）薄膜からゲルマニウムが電流伝導手段内に拡散される、電流を伝導するための手段と、
前記電流伝導手段と前記基板から延在する単一の結晶構造との間にインターフェースを提供するために、前記基板の表面上に拡散されたゲルマニウムの一部と
を含み、
前記基板が前記電流伝導手段に結合される、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイス。
【請求項２１】
前記電流伝導手段内の圧縮歪みが、前記電流伝導手段に結合された前記基板内よりも大きい、請求項２０に記載のＦｉｎＦＥＴデバイス。
【請求項２２】
モバイル電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットに組み込まれる、請求項２０に記載のＦｉｎＦＥＴデバイス。
【国際調査報告】
2017501586.tif 000025
2017501586.tif 000026
2017501586.tif 000027