(57)【要約】  方法は、基板上に複数の第１のデバイス及び複数の第１の相互接続を形成する段階と、複数の第２のデバイスを含む第２のデバイス層を複数の第１の相互接続のいくつかに結合する段階と、複数の第２の相互接続を第２のデバイス層上に形成する段階とを含む。装置は、複数の第１の相互接続と複数の第２の相互接続との間に配置された複数の第１の回路デバイスを含む第１のデバイス層と、複数の第１の相互接続及び複数の第２の相互接続の一方に近接して結合された複数の第２のデバイスを含む第２のデバイス層とを含み、複数の第１のデバイス及び複数の第２のデバイスの一方は、複数の第１のデバイス及び複数の第２のデバイスの他方より高い電圧範囲を有する複数のデバイスを含む。
2017527976.tif 000002
【特許請求の範囲】
【請求項１】
基板上に複数の第１のデバイスを形成する段階と、
前記基板上に複数の第１の相互接続を形成する段階であって、前記複数の第１の相互接続のいくつかは、前記複数の第１のデバイスのいくつかに結合される、形成する段階と、
複数の第２のデバイスがない第２のデバイス層、及び複数の第２のデバイスを有するデバイス層の一方を、前記複数の第１の相互接続のいくつかに結合する段階と、
を備える方法であって、
前記複数の第２のデバイスがないデバイス層が結合されているという条件で、前記方法は、
その後に前記デバイス層上に複数の第２のデバイスを形成する段階と、
前記第２のデバイス層上の複数の第２の相互接続を形成する段階であって、前記複数の第２の相互接続のいくつかは、前記複数の第２のデバイスのいくつかに結合される、形成する段階と、
前記複数の第１の相互接続のいくつか、及び前記複数の第２の相互接続のいくつかの一方に複数のコンタクトポイントを形成する段階であって、前記複数のコンタクトポイントは、外部ソースへの接続用に動作可能である、形成する段階と、
を備える、
方法。
【請求項２】
前記複数の第１のデバイス及び前記複数の第２のデバイスの一方は、前記複数の第１のデバイス及び前記複数の第２のデバイスの他方より高い電圧範囲を有する複数のデバイスを含む、
請求項１に記載の方法。
【請求項３】
前記基板は犠牲基板を有し、前記方法は、
前記犠牲基板をキャリア基板に結合する段階と、
前記犠牲基板を除去する段階と、
を更に備える、
請求項１又は２に記載の方法。
【請求項４】
前記複数の第２のデバイスは、前記複数の第１のデバイスのピッチよりファインピッチで配置された複数のデバイスを含み、
前記犠牲基板を前記キャリア基板に結合する段階は、前記デバイス層と前記キャリア基板との間に、前記複数の第２の相互接続を配置する段階を有する、
請求項３に記載の方法。
【請求項５】
前記複数のコンタクトポイントは、前記複数の第２の相互接続のいくつかに結合される、
請求項４に記載の方法。
【請求項６】
複数の第２の相互接続を形成する段階は、前記複数の第２の相互接続及び複数のメモリデバイスを含む相互接続スタックを形成する段階を有する、
請求項１又は２に記載の方法。
【請求項７】
前記複数の第１のデバイスは、前記複数の第１のデバイスのピッチよりファインピッチで配置された複数のデバイスを含み、
前記複数の第２のデバイスのいくつかは、前記複数の第２のデバイスより高い電圧範囲を有する、
請求項１又は２に記載の方法。
【請求項８】
複数の第２のデバイスを形成する段階は、前記複数の第２のデバイスを、前記複数の第１の相互接続のうち少なくとも１つに結合する段階を有する、
請求項７に記載の方法。
【請求項９】
デバイス層を前記基板上の前記複数の第１の相互接続に結合する段階は、前記複数の第２のデバイスを第２の基板上のデバイス層に形成する段階を有し、
前記デバイス層を前記複数の第１の相互接続に結合した後に、前記方法は、前記第２の基板を薄層化する段階を備える、
請求項７に記載の方法。
【請求項１０】
前記複数のコンタクトポイントは、前記複数の第２の相互接続のいくつかに結合される、
請求項７に記載の方法。
【請求項１１】
請求項１から１０の何れか一項に記載の方法により形成される、
３次元集積回路デバイス。
【請求項１２】
基板上の複数の第１の相互接続と複数の第２の相互接続との間に配置された複数の第１の回路デバイスを含む第１のデバイス層であって、前記複数の第１の相互接続のいくつか、及び前記複数の第２の相互接続のいくつかは、前記複数の第１の回路デバイスのいくつかに結合される、第１のデバイス層と、
前記複数の第１の相互接続及び前記複数の第２の相互接続の一方に近接して結合された複数の第２の回路デバイスを含む第２のデバイス層と、
前記複数の第１の相互接続のいくつか、及び前記複数の第２の相互接続のいくつかの一方に結合された複数のコンタクトポイントであって、前記複数のコンタクトポイントは、外部ソースへの接続用に動作可能である、複数のコンタクトポイントと、
を備え、
前記複数の第１の回路デバイス及び前記複数の第２の回路デバイスの一方は、前記複数の第１の回路デバイス及び前記複数の第２の回路デバイスの他方より高い電圧範囲を有する複数のデバイスを含む、
装置。
【請求項１３】
前記第１のデバイス層の前記複数の第１の回路デバイスは、前記複数の第２の回路デバイスのピッチよりファインピッチで配置された複数のデバイスを含み、
前記複数の第１の相互接続は、キャリア基板と前記第１のデバイス層との間に配置される、
請求項１２に記載の装置。
【請求項１４】
前記複数のコンタクトポイントは、前記複数の第２の相互接続のいくつかに結合される、
請求項１３に記載の装置。
【請求項１５】
複数のメモリデバイスが、前記複数の第１の相互接続及び前記複数の第２の相互接続の一方の中に配置される、
請求項１２又は１３に記載の装置。
【請求項１６】
前記複数のコンタクトポイントは、複数の回路コンタクトポイントを含み、
前記装置は、前記複数の回路コンタクトポイントに結合された複数のパッケージコンタクトポイントを含むパッケージを更に備える、
請求項１２又は１３に記載の装置。
【請求項１７】
複数の第１の回路デバイスを有する第１のデバイス層を形成する段階と、
複数の第１の相互接続を形成する段階であって、前記複数の第１の相互接続のいくつかは、前記複数の第１の回路デバイスのいくつかに結合される、形成する段階と、
複数の第２のデバイスがない第２のデバイス層、及び複数の第２のデバイスを有するデバイス層の一方を、前記複数の第１の相互接続のいくつかに近接させる段階と、
を備える方法であって、
前記複数の第２のデバイスがないデバイス層が結合されているという条件で、前記方法は、
複数の第２のデバイスを形成する段階と、
前記第２のデバイス層上に複数の第２の相互接続を形成する段階であって、前記複数の第２の相互接続のいくつかは、前記複数の第２のデバイスのいくつかに結合される、形成する段階と、
前記複数の第１の相互接続のいくつか、及び前記複数の第２の相互接続のいくつかの一方に、複数のコンタクトポイントを近接させる段階であって、前記複数のコンタクトポイントは、外部ソースへの接続用に動作可能であり、前記複数の第１の回路デバイス及び前記複数の第２のデバイスの一方は、前記複数の第１の回路デバイス及び前記複数の第２のデバイスの他方より高い電圧範囲を有する複数のデバイスを含む、近接させる段階と、
を備える、
方法。
【請求項１８】
前記第１のデバイス層は犠牲基板上に形成され、前記方法は、
前記犠牲基板をキャリア基板に結合する段階と、
前記犠牲基板を除去する段階と、
を更に備える、
請求項１７に記載の方法。
【請求項１９】
前記複数の第２のデバイスは、前記複数の第１の回路デバイスのピッチよりファインピッチで配置された複数のデバイスを含み、
前記犠牲基板を前記キャリア基板に結合する段階は、前記デバイス層と前記キャリア基板との間に、前記複数の第２の相互接続を配置する段階を有する、
請求項１８に記載の方法。
【請求項２０】
前記複数のコンタクトポイントは、前記複数の第２の相互接続のいくつかに近接する、
請求項１９に記載の方法。
【請求項２１】
複数の第２の相互接続を形成する段階は、前記複数の第２の相互接続及び複数のメモリデバイスを含む相互接続スタックを形成する段階を有する、
請求項１７又は１８に記載の方法。
【請求項２２】
第２のデバイス層を前記複数の第１の相互接続に近接させる段階は、前記複数の第２のデバイスを第２の基板上のデバイス層に形成する段階を有し、
近接した前記第２のデバイス層を前記複数の第１の相互接続に結合した後に、前記方法は、前記第２の基板を薄層化する段階を備える、
請求項１７又は１８に記載の方法。
【請求項２３】
前記複数のコンタクトポイントは、前記複数の第２の相互接続のいくつかに結合される、
請求項１７又は１８に記載の方法。
【請求項２４】
請求項１７から２３の何れか一項に記載の方法により形成される、
３次元集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
集積回路であって、より具体的には、モノリシック３次元集積回路である。
【背景技術】
【０００２】
モノリシック集積回路（ＩＣ）は概して、シリコンウェハなどの２次元の基板の上方に製造された金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）など、多数のトランジスタを含む。ＩＣ寸法の横方向のスケーリングは、ＭＯＳＦＥＴのゲート寸法が現在２０ｎｍ未満となっているため、より難しくなりつつある。デバイスサイズが減少し続けると、標準的な２次元のスケーリングを続けることが非現実的になる時が来る。この変曲点は、極めて高い容量、又は量子ベースのバラツキなど、経済性又は物理的特性に起因する可能性がある。３次元にデバイスを積層することは、通常、縦方向スケーリング又は３次元（３Ｄ）集積化と称されるが、より大きなトランジスタ密度に向かう有望な道筋である。
【図面の簡単な説明】
【０００３】
【図１】複数のデバイス層及び複数の相互接続層を含むモノリシック３次元集積回路の１つの実施形態の側断面図を示す。
【図２Ａ】モノリシック３次元集積回路構造体の別の実施形態の側断面図を示す。
【図２Ｂ】モノリシック３次元集積回路構造体の別の実施形態の側断面図を示す。
【図３】デバイス層を有する基板の側断面図を示す。デバイス層には、いくつかの相対的に高い電圧振幅のデバイスが形成されている。
【図４】基板のデバイス層と近接した複数の第１の相互接続層を導入した後の図３の構造体を示す。
【図５】構造体の上に、複数の相互接続層に近接して、第２のデバイス層を導入した後の図４の構造体を示す。
【図６】構造体上に、第２のデバイス層に近接して、複数の第２の相互接続を導入した後の図５の構造体を示す。
【図７】構造体をキャリアウェハに接続した後の図６の構造体を示す。
【図８】構造体から基板を除去し、続いて構造体の一方の面に、複数の第１の相互接続に接続された複数のコンタクトポイントを形成した後の図７の構造体を示す。
【図９】複数の集積回路デバイスを含む第１のデバイス層を含んだ半導体基板の一部分の側断面図を示す。基板上に複数の第１の相互接続を形成した後、そのいくつかは、第１のデバイス層の複数の集積回路デバイスに接続されている。
【図１０】構造体上に、複数の第１の相互接続に近接して、第２のデバイス層を導入した後の図９の構造体を示す。
【図１１】第２のデバイス層にいくつかの第２の集積回路デバイスを形成した後の図１０の構造体を示す。
【図１２】複数の第２の集積回路デバイスのいくつかに近接して接続された複数の第２の相互接続を形成した後、及び、構造体の一方の面に、複数の第２の相互接続のいくつかに接続された複数のコンタクトポイントを形成した後の図１１の構造体を示す。
【図１３】１つ又は複数の実施形態を実装するインターポーザである。
【図１４】コンピューティングデバイスの一実施形態を図示する。
【発明を実施するための形態】
【０００４】
集積回路（ＩＣ）及びＩＣを形成する方法が開示される。１つの実施形態において、モノリシック３次元（３Ｄ）ＩＣ並びにその製造方法及び使用方法が説明され、１つの実施形態において、ダイのそれぞれのデバイス層に異なる電圧範囲を有するデバイスを含んだデバイス層を含む。複数の異なるデバイス層の複数の異なる電圧範囲の複数のデバイスを少なくとも部分的に分離することで、モノリシック３Ｄ−ＩＣは、特定のデバイス用の面積の増加を提供してデバイス密度の増加を可能とし、そこに形成される特定のデバイス用のデバイス層において製造技術が調整されることを可能にする。
【０００５】
以下の説明において、様々な態様の例示的な実装が、当業者によって通常使用される用語を用いて説明され、それにより、他の当業者に仕事の本質が伝えられる。しかしながら、複数の実施形態が、説明される複数の態様のうちいくつかだけを使用して実施され得るということが、当業者には明らかとなる。複数の例示的な実装の十分な理解を提供すべく、説明目的のために、特定の番号、材料、及び構成が記載される。しかしながら、複数の実施形態が特定の詳細なしに実施され得ることが、当業者には明らかとなる。他の複数の例において、周知の特徴は、例示的な実装を不明瞭にしないように省略又は簡略化されている。
【０００６】
様々な作業が、複数の別個の作業として順番に、本明細書で説明される実施形態を理解する上で最も役立つ態様で説明される。しかしながら、説明の順番は、これらの作業が必ず順番に依存していることを含意していると解釈されるべきではない。特に、これらの作業は、提示の順番で実行される必要はない。
【０００７】
複数の実装は、半導体基板などの基板上に形成されてよく、又は実行されてもよい。１つの実装において、半導体基板は、バルクシリコン又はシリコン・オン・インシュレータ型の基礎構造を用いて形成された結晶基板であってよい。他の複数の実装において、半導体基板は代わりの材料を用いて形成されてよい。代わりの材料は、シリコンと組み合わせても組み合わせなくてもよく、限定されないが、ゲルマニウム、インジウムアンチモン、鉛テルル、インジウムヒ素、インジウムリン、ガリウムヒ素、インジウムガリウムヒ素、ガリウムアンチモン、あるいは、ＩＩＩ−Ｖ族材料又はＩＶ族材料の他の組み合わせを含む。基板の形成元となり得る材料のいくつかの例がここに説明されるが、半導体デバイスが形成されてよい基盤として機能を果たし得るいかなる材料も本願の趣旨及び範囲の中に含まれる。
【０００８】
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ、又は単にＭＯＳトランジスタ）などの複数のトランジスタが、本明細書で言及されるような複数のデバイス層などの基板上に製造されてよい。様々な実装において、ＭＯＳトランジスタは、プレーナ型トランジスタ、非プレーナ型トランジスタ、又は両方の組み合わせであってよい。非プレーナ型トランジスタは、ダブルゲートトランジスタ及びトライゲートトランジスタなどのＦｉｎＦＥＴトランジスタ、並びに、ナノリボン及びナノワイヤトランジスタなどのラップアラウンド又はオールアラウンドゲートトランジスタを含む。本明細書で説明される複数の実装はプレーナ型トランジスタのみを図示し得るが、複数の実施形態は、非プレーナ型トランジスタを用いて実行されてもよいことが留意されるべきである。
【０００９】
各ＭＯＳトランジスタは、少なくとも２つの層、つまりゲート誘電体層及びゲート電極層から形成されたゲートスタックを含む。ゲート誘電体層は、１つの層、又は複数の層のスタックを含んでよい。１つ又は複数の層は、酸化シリコン、二酸化シリコン（ＳｉＯ２）、及び／又は高誘電率の誘電体材料を含んでよい。高誘電率の誘電体材料は、ハフニウム、シリコン、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオビウム、及び亜鉛などの元素を含んでよい。ゲート誘電体層に用いられてよい高誘電率材料の例は、限定されないが、酸化ハフニウム、ケイ酸ハフニウム、酸化ランタン、アルミニウム酸ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム、及び亜鉛ニオブ酸鉛を含む。いくつかの実施形態において、高誘電率材料が用いられる場合、ゲート誘電体層の品質を改善すべく、アニール工程がゲート誘電体層に対して実行されてよい。
【００１０】
ゲート電極層は、ゲート誘電体層上に形成され、トランジスタがＰＭＯＳトランジスタであるか、又はＮＭＯＳトランジスタであるかに応じて、少なくとも１つのＰ型仕事関数金属又はＮ型仕事関数金属で構成されてよい。いくつかの実装において、ゲート電極層は、２つ又はそれより多くの金属層のスタックで構成されてよい。１つ又は複数の金属層は仕事関数金属層であり、少なくとも１つの金属層は、埋め込み金属層である。
【００１１】
ＰＭＯＳトランジスタの場合、ゲート電極に用いられてよい金属は、限定されないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、及び導電性金属酸化物（例えば、酸化ルテニウム）を含む。Ｐ型金属層により、約４．９ｅＶから約５．２ｅＶの仕事関数を有するＰＭＯＳゲート電極の形成が可能になる。ＮＭＯＳトランジスタの場合、ゲート電極に用いられてよい金属は、限定されないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、並びに、これらの金属の炭化物、例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムなどを含む。Ｎ型金属層により、約３．９ｅＶから約４．２ｅＶの仕事関数を有するＮＭＯＳゲート電極の形成が可能になる。
【００１２】
いくつかの実装において、ゲート電極は基板の表面に実質的に平行の底部と、基板の最上面に対して実質的に鉛直である２つの側壁部とを含む「Ｕ字」形状の構造体で構成され得る。別の実装において、ゲート電極を形成する複数の金属層のうち少なくとも１つは、基板の最上面に実質的に平行であって、且つ基板の最上面に実質的に鉛直の側壁部を含まない、単に平坦な層であってよい。更なる複数の実装において、ゲート電極は、Ｕ字形状の構造体と、Ｕ字形状ではない平坦な構造体との組み合わせで構成されてよい。例えば、ゲート電極は、１つ又は複数のＵ字形状ではない平坦な層の上に形成された、１つ又は複数のＵ字形状の金属層で構成されてよい。
【００１３】
いくつかの実装において、ゲートスタックを囲む１組の側壁スペーサが、ゲートスタックの両側に形成されてよい。側壁スペーサは、窒化シリコン、酸化シリコン、炭化シリコン、炭素でドーピングされた窒化シリコン、及び酸窒化シリコンなどの材料から形成されてよい。側壁スペーサを形成する工程は当技術分野において周知であり、概して、堆積及びエッチングの工程段階を含む。代わりの実装において、複数のスペーサの組が用いられてよく、例えば、２組、３組、又は４組の側壁スペーサがゲートスタックの両側に形成されてよい。
【００１４】
当技術分野において周知であるように、ソース及びドレイン領域が、各ＭＯＳトランジスタのゲートスタックに隣接して基板内に形成される。ソース及びドレイン領域は概して、注入／拡散工程、又はエッチング／堆積工程のいずれかを用いて形成される。前者の工程では、ホウ素、アルミニウム、アンチモン、リン、又はヒ素などのドーパントが、基板にイオン注入されて、ソース及びドレイン領域を形成してよい。ドーパントを活性化させ、ドーパントを基板の中に更に深く拡散させるアニール工程が、通常、イオン注入工程の後に続く。後者の工程では、基板は最初にエッチングされて、ソース及びドレイン領域の位置にリセスを形成してよい。次に、エピタキシャル成長工程が実行されて、ソース及びドレイン領域を製造するのに用いられる材料でリセスを充填してよい。いくつかの実装において、ソース及びドレイン領域は、シリコンゲルマニウム又は炭化シリコンなどのシリコン合金を用いて製造されてよい。いくつかの実装において、エピタキシャル成長したシリコン合金は、ホウ素、ヒ素、又はリンなどのドーパントでその場でドーピングされてよい。更なる複数の実施形態において、ソース及びドレイン領域は、１つ又は複数の代わりの半導体材料、例えば、ゲルマニウム又はＩＩＩ−Ｖ族材料又は合金などを用いて形成されてよい。そして、更なる複数の実施形態において、金属及び／又は金属合金のうち１つ又は複数の層が、ソース及びドレイン領域を形成するのに用いられてよい。
【００１５】
１つ又は複数の層間誘電体（ＩＬＤ）がＭＯＳトランジスタの上方に堆積する。ＩＬＤ層は、低誘電率の誘電体材料など、集積回路構造体に適用性があることで知られる誘電体材料を用いて形成されてよい。用いられてよい誘電体材料の例は、限定されないが、二酸化シリコン（ＳｉＯ２）、炭素でドーピングされた酸化物（ＣＤＯ）、窒化シリコン、有機ポリマーを含む。有機ポリマーには、パーフルオロシクロブタン又はポリテトラフルオロエチレン、フルオロケイ酸塩ガラス（ＦＳＧ）、及び有機シリケートなどがある。また、有機シリケートには、シルセスキオキサン、シロキサン、又は有機シリケートガラスなどがある。ＩＬＤ層は、その誘電率を更に減少させるための孔隙又は空隙を含んでよい。
【００１６】
概して、モノリシック３Ｄ−ＩＣは、ダイ（デバイス層とバルク基板）とは対照的に、デバイス層の形態で２つ又はそれより多くのレベルのデバイス（例えば、トランジスタ）を伴う。デバイス層は、基板上及び基板の上方で相互接続される。例えば、第１の半導体基板から始まり、複数のデバイス（例えば、トランジスタ）の第１のデバイス層が従来技術に従って製造され、複数の第１の相互接続がデバイスに接続される。次に、複数のデバイスの第２のデバイス層又は複数のデバイスがない第２のデバイス層を含むドナー基板が第１の基板に結合され、ドナー基板の一部が剥離されて、複数の第１の相互接続に近接して又はその上に半導体薄膜の第２のデバイス層を残す。もちろん、この方法は、第２の層のデバイス用の単結晶基板を取得する多くの方法のうちのほんの１つである。第２のデバイス層が結合する前にデバイスを有していない場合には、複数のデバイス（例えば、トランジスタ）の第２のデバイス層が半導体薄膜内に製造され、レベル間相互接続がトランジスタレベル間に形成されてよい。複数の第２の相互接続が第２のデバイス層上に形成され、複数の相互接続のいくつかが第２のデバイス層のデバイスに接続される。モノリシック３Ｄ−ＩＣを基板（例えば、パッケージ基板）に接続するのに動作可能な複数のコンタクトポイントが、複数の第２の相互接続に対して形成される。
【００１７】
上述の例において、第１のデバイス層及び第２のデバイス層の一方が、他方のデバイス層に含まれるデバイスより高い電圧範囲を有するデバイスを含んでよい。典型的に、より高い電圧範囲を有するデバイスは、限定されないが、高周波数（例えば、無線周波数（ＲＦ））及び電源切換用途で使用するのに動作可能なデバイスを含む。例示的なそのようなデバイスは、相対的に大きな（例えば、旧世代の）ｐ型及び／又はｎ型デバイス、つまり、窒化ガリウム（ＧａＮ）又はガリウムヒ素（ＧａＡｓ）などの高電子移動度のトランジスタである。典型的には、そのようなデバイスは、増加した電圧に耐え、増加した駆動電流を提供し得るデバイスを含み得る。そのようなデバイスは、最先端のロジックデバイスより大きくなる傾向がある。より低い電圧範囲のデバイス（通常、より高速のデバイス）は、より高い電圧範囲のデバイスより高いピッチでデバイス層に配列され得る、ＦｉｎＦＥＴ又は他の縮小されたフォームファクタのデバイスなどのロジックデバイスを含む。典型的には、現在のＦｉｎＦＥＴは、０〜１．５ボルトの電圧範囲を有する。より高い電圧範囲のデバイスは、１つの実施形態において、１．５ボルトより高い、５．５ボルトまでなどの電圧範囲を有するデバイスである。
【００１８】
図１は、複数のデバイス層及び複数の相互接続層を含むモノリシック３Ｄ−ＩＣの１つの実施形態を示す。図１を参照すると、構造体１００は、例えば単結晶半導体基板（例えば、単結晶シリコン）又は絶縁体構造上の半導体である基板１１０を含む。基板１１０は、この実施形態ではいくつかのデバイス１２５を含むデバイス層１２０を含む。１つの実施形態において、デバイス１２５は、高周波数（例えば、ＲＦ）及び電源切換用途用に用いられるデバイスなど、高電圧領域のデバイスを含む。複数の例は、限定されないが、窒化ガリウム（ＧａＮ）又は大きな（例えば、旧世代の）ｐ型及び／又はｎ型トランジスタデバイスを含む。
【００１９】
デバイス層１２０に近接して又はその上に、デバイス層１２０のデバイス１２５に接続されている複数の相互接続１３０がある。デバイス１２５及びデバイス層１２０が現在のロジックデバイスより相対的に高い電圧範囲を有するデバイスを含む場合、そのような複数の相互接続１３０は、例えば電気負荷のインピーダンスに適応（例えば、インピーダンス整合）させるよう選択された寸法を有する。図１は、より高い電圧範囲を有するデバイスを適応させるよう動作可能な寸法を有する相互接続１３０６（広い、又は厚い相互接続）を図示する。典型的には、１つの実施形態において、相互接続１３０５は、ゲートピッチの少なくとも０．６７倍程度の厚さを有し、相互接続１３０６は、相互接続１３０５の厚さの１００〜１０００倍を超える厚さを有する。図１は、デバイス１２５と相互接続１３０６との間に、導電性コンタクト１２７を示す。複数の相互接続１３０は、より高速のデバイスに適応させるよう動作可能な１つ又は複数の相互接続１３０５（例えば、細い又は薄い相互接続）も含む。複数の相互接続１３０は、銅などの導電性材料で形成され、層間絶縁体材料（例えば、酸化物）により互いに絶縁されている。（表示の通り）複数の相互接続１３０の最終的な相互接続の上にあるのも、誘電体材料である。
【００２０】
図１は、複数の相互接続１３０に近接した又はその上のデバイス層１５０を示す。１つの実施形態において、デバイス層１５０は、層転写工程により、別の基板から構造体１００のこの位置に転写された単結晶半導体（例えば、シリコン）層である。デバイス層１５０は、１つの実施形態において、ロジックデバイスなどのロジック及び／又は高速デバイスで作った１つ又は複数のアレイなど、多数のデバイスを含む。１つの実施形態において、そのようなデバイスは、ＦｉｎＦＥＴなどのマルチゲート電界効果トランジスタ（ＦＥＴ）を含み得る。そのようなデバイスは、１つの実施形態において、デバイス層１２０のより高い電圧範囲のデバイスの配列よりファインピッチで配列される。１つの実施形態において、デバイス層１５０の複数のデバイスのいくつかが、複数の相互接続１３０のいくつかに接続される。デバイス層１５０の上にあるのは、図１に示されるように、複数の相互接続１７０である。複数の相互接続１７０は、デバイス層１５０の複数のデバイスに接続され、１つの態様において、そのようなデバイスとの適合性（例えば、インピーダンス整合）のために選択された寸法を有する。図１は、複数の相互接続１７０に埋め込まれたメモリ素子１６０も示す。メモリ素子１６０は、例えば、１つの実施形態において、デバイス層１５０の複数のデバイスに接続される、スケーラブルツートランジスタメモリ（ＳＴＴＭ）又は抵抗変化型ランダムアクセスメモリ（ＲｅＲＡＭ）デバイスを含む。図１は、複数のメモリ素子１６０の１つと複数の相互接続１３０内の１つの相互接続との間に接続１６２（導電性コンタクト）を示し、そのメモリ素子と複数の相互接続１７０の１つとの間に接続１６４を示す。１つの実施形態において、デバイス層１５０のトランジスタなどのデバイスは、個々のメモリビットを書き込み及び読み出し作業中に動作させるよう動作可能である。
【００２１】
複数の相互接続１７０に近接して又はその上に、構造体１００への電源ＶＣＣ接続及びグラウンドＶＳＳ接続用のコンタクトポイントを提供する、露出したコンタクトポイント１８０がある。そのようなコンタクトポイントは、構造体１００をパッケージ基板などの基板に接続するのに用いられてよい。コンタクト１８０は、従来技術による配線層を含む金属配線層に接続され、そのような金属配線層は、最終的な相互接続、及び構造体の露出した表面から絶縁されている。
【００２２】
図２Ａは、モノリシック３Ｄ−ＩＣ構造体の別の実施形態を示す。図２Ａを参照すると、構造体２００は、例えば、単結晶半導体（例えば、シリコン）又は絶縁構造体上の半導体で作った基板２１０を含む。１つの実施形態において、基板２１０は、高速ロジックデバイスで作った１つ又は複数のアレイを含むデバイス層２２０を含む。図２Ａの基板２１０に近接して又はその上に、例えば、基板２１０上のどのデバイスのインピーダンスとも典型的に整合した銅の相互接続で作った複数の相互接続２３０がある。複数の相互接続２３０に配置又は埋め込まれているのは、例えば、ＳＴＴＭ又はＲｅＲＡＭで作ったメモリ素子２６０である。図２Ａに示される実施形態では、複数の相互接続２３０に近接して又はその上に、構造体２００はデバイス層２５０を含む。１つの実施形態において、デバイス層２５０は、より大きいデバイスより相対的にファインピッチで配置又は配列された高速ロジックデバイスなどの高速デバイスの１つ又は複数のアレイを含む。デバイス層２５０は、層転写工程により、別の基板から導入されてよい。デバイス層２５０の複数のデバイスのいくつかは、複数の相互接続２３０のいくつかに、コンタクト２３５などの導電性コンタクトを介して接続される。
【００２３】
図２Ａの構造体２００のデバイス層２５０に近接して又はその上に、複数の相互接続２７０がある。複数の相互接続２７０は、デバイス層２５０の複数のデバイスとインピーダンス整合した寸法を有する相互接続を含む。複数の相互接続２７０は、より高い振幅電圧のデバイス又はより大きい（例えば、旧世代の）ＰＭＯＳ及び／又はＮＭＯＳデバイスに適応させる寸法を有する相互接続を含んでもよい。図２Ａは、シリコンデバイス層２５０の高速デバイスと整合させるために選択された寸法を有する相互接続２７０５、及びデバイス層２５０のデバイスと相互接続２７０５との間の導電性コンタクト２５５を示す。図２Ａは、より高い又はより大きい電圧振幅のデバイスに整合した寸法を有する複数の相互接続２７０の相互接続２７０６も示す。
【００２４】
複数の相互接続２７０に近接して又はその上に、デバイス層２７５がある。１つの実施形態において、デバイス層２７５は、窒化ガリウムデバイス、又はより大きい（例えば、旧世代の）ＰＭＯＳ及び／又はＮＭＯＳデバイスなどのより高い電圧振幅のデバイスを含む。そのようなデバイスは、１つの実施形態において、導電性コンタクト２７２を介して複数の相互接続２７０のいくつか、特に、デバイス層２７５のデバイスをインピーダンス整合させるために選択された寸法を有する相互接続２７０６に接続される。デバイス層２７５は、１つの実施形態において、層転写工程によって、例えば、別の基板から構造体２００に導入される。図２Ａは、デバイス層２７５の表面に形成されたコンタクトポイント２８０も示し、反対側の面は相互接続２７０に近接する又はその上にある。コンタクトポイント２８０は、１つの実施形態において、パッケージ基板などの基板に構造体２００を接続するのに用いられる。
【００２５】
図２Ａのメモリ素子２６０及び構造体２００に関連して、図２Ａは、複数の相互接続２３０に埋め込まれたメモリ素子２６０を示す。メモリデバイスの一方の面は、複数の相互接続２３０の相互接続に（導電性コンタクトの接続ポイント２６２を介して）接続されてよく、メモリデバイスの別の面は、複数の相互接続２７０の相互接続に（導電性コンタクトの接続ポイント２６４を介して）接続されてよい。デバイス層２５０のデバイス（例えば、トランジスタ）は、導電性コンタクトを介して、メモリ素子のいくつかに接続され、書き込み及び読み出し作業中にメモリ素子を動作させるよう動作可能である。
【００２６】
図２Ｂは、モノリシック３Ｄ−ＩＣ構造体の別の実施形態を示す。図２Ｂを参照すると、構造体３００は、例えば、シリコン又は絶縁体構造上の半導体などの単結晶半導体材料の基板３１０を含む。この実施形態において、基板３１０は、任意選択で、高速ロジックデバイスなどの高性能・高速デバイスを含むデバイス層３２０を含む。基板３１０に近接して又はその上に、デバイス層３２０のインピーダンス整合デバイスに適応させる寸法を有する複数の相互接続３３０がある。図２Ｂは、複数の相互接続３３０のいくつかと、デバイス層３２０のデバイスとの間に、導電性コンタクト３２５を示す。複数の相互接続３３０内に埋め込まれているのは、任意選択で例えば、ＳＴＴＭ及び／又はＲｅＲＡＭメモリ素子のメモリ素子３６０である。
【００２７】
図２Ｂの構造体３００の複数の相互接続３３０に近接して、デバイス層３５０がある。１つの実施形態において、デバイス層３５０は、高速ロジックデバイスなどの高速デバイスを含む。デバイス層３５０のそのようなデバイスは、導電性コンタクト３３５を介して、複数の相互接続３３０のいくつかに接続される。
【００２８】
デバイス層３５０に近接して又はその上に、複数の相互接続３７０があり、デバイス層３５０のデバイスとインピーダンス整合するよう動作可能な寸法を有する相互接続３７０５を含む。図２Ａは、相互接続３７０５のいくつかとデバイス層３５０との間に、導電性コンタクト３５５を示す。複数の相互接続３７０は、高電圧振幅のデバイスとインピーダンス整合するよう動作可能な寸法を有する相互接続３７０６も含む。図２Ｂは、相互接続３７０６に対して形成され、構造体３００の一方の面に露出したコンタクトポイント３８０を示す。コンタクトポイント３８０は、構造体３００を、パッケージ基板などの別の構造体に接続するのに用いられてよい。
【００２９】
図３〜図８は、モノリシック３Ｄ−ＩＣを形成する１つの方法を説明する。図３を参照すると、１つの実施形態において、高電圧振幅のデバイス及び／又はより大きい（例えば、旧世代の）ＰＭＯＳ及び／又はＮＭＯＳデバイスが、基板上に形成される。図３は、例えば、単結晶半導体基板（例えば、シリコン基板）の基板４１０を示す。基板４１０上に配置されるのは、デバイス４２０Ａ、４２０Ｂ、及び４２０Ｃを含むデバイス層である。デバイス４２０Ａは、例えばＧａＮデバイスであり、デバイス４２０Ｂは、例えば旧世代のｎ型デバイスであり、デバイス４２０Ｃは、典型的には旧世代のｐ型デバイスである。そのようなデバイスは、高電力用途に用いられ得る。
【００３０】
図４は、基板４１０に近接して複数の相互接続を導入した後の図３の構造体を示し、複数の相互接続のいくつかはデバイスに接続される。図４は、デバイス４２０Ａ、４２０Ｂ、及び４２０Ｃなどの相対的に高い電圧振幅のデバイスに適合する（例えば、インピーダンス整合した）寸法を有する相互接続４３０５を含む複数の相互接続４３０を示す。複数の相互接続４３０は、１つの実施形態において、相互接続４３０５の寸法と異なる寸法を有する相互接続４３０６も含む。１つの実施形態において、複数の相互接続４３０は、当技術分野で知られているように、銅材料でありパターニングされている。デバイスと第１のレベルの相互接続との間のデバイス層コンタクト４２５Ａ、４２５Ｂ、及び４２５Ｃはタングステン又は銅でよく、相互接続間のレベル間コンタクトは、例えば銅である。複数の相互接続は、誘電体材料（例えば、酸化物）によって、互いに且つ複数のデバイスから絶縁されている。
【００３１】
図５は、構造体の上にデバイス層を導入した後の図４の構造体を示す。図５は、複数の相互接続４３０に近接した又はその上の、デバイス層４５０を示す。１つの実施形態において、デバイス層４５０は単結晶半導体層（例えば、シリコン層）であり、層転写工程によって導入される層を含む。デバイス層４５０は、転写の際に複数のデバイスを含んでも、含まなくてもよい。そのような層が転送の際に複数のデバイスを含ない一実施形態において、複数のデバイスは、転写後に形成されてよい。そのようなデバイスは、高速ロジックデバイス（例えば、ｆｉｎＦＥＴデバイス）などの高速デバイスを含む。そのようなデバイスも、高電圧振幅のデバイス、及び／又は、構造体４００上の他のデバイス層（例えば、デバイス４２０Ａ〜４２０Ｃを含むデバイス層）に関連したより大きい（旧世代の）デバイスよりファインピッチで、デバイス層４５０に配置又は配列されてよい。そのようなデバイスは、１つの実施形態において、例えば、デバイス層と相互接続との間のコンタクト４５５を介して、複数の相互接続４３０の相互接続４３０６に接続される。
【００３２】
図６は、構造体上に複数の相互接続を導入した後の図５の構造体を示す。図６は、デバイス層４５０に近接して又はその上に、複数の相互接続４７０を示し、複数の相互接続４７０のいくつかは、デバイス層４５０のデバイスに接続される。図６に図示されるように、デバイス層４５０のデバイスは、コンタクト４５８を介して、複数の相互接続４７０のいくつかに、及び／又は、コンタクト４５５を介して複数の相互接続４３０のいくつかに接続されてよい。図６は、複数の相互接続４７０に埋め込まれたメモリ素子も示す。１つの実施形態において、メモリ素子（例えば、ＳＴＴＭ及び／又はＲｅＲＡＭ素子）は、一端において（コンタクト４６４を介して）複数の相互接続４７０に接続され、コンタクト４６２を介してデバイス層４５０及び複数の相互接続４３０に接続される。デバイス層４５０のデバイスは、メモリ読み出し及び書き込み作業中に、メモリ素子を動作させるよう動作可能である。
【００３３】
図６は複数の相互接続４７０を示し、これらは、当技術分野で知られているように、誘電体材料によって、互いに且つデバイス層から分離されている。複数の相互接続４７０は、１つの実施形態において、メッキ工程により導入される銅などの材料から選択され、デバイス層４５０のデバイスへのコンタクト４５８は典型的に銅又はタングステンであり、相互接続間のコンタクトは銅である。
【００３４】
図７は、構造体をキャリアウェハに接続した後の図６の構造体を示す。１つの実施形態において、図７の構造体４００は反転されて、キャリアウェハに結合される。図７は、例えば、シリコン又はセラミック又は他の適切な基板のキャリアウェハ４８０を示す。キャリアウェハ４８０の表面の上にあるのは、１つの実施形態において、誘電体材料層４８５（例えば、酸化物層）である。図７は、キャリアウェハ４８０に近接した複数の相互接続４７０を示す。
【００３５】
図８は、構造体から基板４１０を除去した後の図７の構造体を示す。１つの実施形態において、基板４１０は、機械的メカニズム（例えば、研削）又は他のメカニズム（例えば、エッチング）により除去される。基板４１０は、この実施形態では、デバイス４２０Ａ、４２０Ｂ、及び４２０Ｃを含む少なくともデバイス層が、キャリアウェハ上に残る程度まで除去される。図８は、コンタクトポイント４９０を複数の相互接続４３０（特に、相互接続４３０５）に導入した後の構造体も示す。図８は、デバイス層の表面を、例えば、酸化物のパッシベーション層４９５でパッシベーションした後の構造体も示す。コンタクトポイント４９０は、構造体４００をパッケージ基板などの基板に接続するのに用いられてよい。構造体は一度形成されると、それがウェハレベルで形成された場合、別個のモノリシック３Ｄ−ＩＣに単体化されてよい。図８は、単体化後の構造体４００を典型的に示し、コンタクトポイント４８０へのはんだ接続を介した、構造体のパッケージ基板への接続を破線で図示する。
【００３６】
図９〜図１２は、モノリシック３Ｄ−ＩＣを形成する方法の第２の実施形態を示す。図９を参照すると、１つの実施形態において、高速ロジックデバイス（例えば、ＦｉｎＦＥＴ）などの高速デバイスが、基板上に形成される。図９は、例えば、単結晶シリコンなどの単結晶半導体材料の基板５１０を示す。基板５１０上に配置されているのは、相対的に高速のデバイスの１つ又は複数のアレイを含むデバイス層５２０である。図９のデバイス層５２０に近接して又はその上に、複数の相互接続５３０があり、これらは、１つの実施形態において、デバイス層５２０のファインピッチの高速デバイスに適合する（例えばインピーダンス整合した）寸法を有するよう選択される。そのような複数の相互接続５３０は、当技術分野で知られている工程により形成され得る。図９は、デバイス層５２０のデバイスと複数の相互接続５３０のいくつかとの間に、デバイスレベルコンタクト５２５も示す。そのようなデバイスレベルコンタクト５２５は、典型的にタングステン材料又は銅材料であってよい。相互接続間のコンタクトは、典型的に銅材料である。複数の相互接続５３０は、酸化物などの層間絶縁体材料により、互いに分離されている。図９は、（表示の通り）複数の相互接続５３０の最終的な相互接続の上にある誘電体材料の層５３５も示す。
【００３７】
図１０は、デバイス層を構造体に転写した後の図９の構造体を示す。典型的に、デバイス層と指定された領域を含む犠牲基板が、構造体５００に結合されてよく、これにより、指定されたデバイス層は、複数の相互接続５３０に近接する（層５３５の上にある）。デバイス層を含む犠牲基板が構造体５００に一度結合されると、犠牲基板は、機械的手段（例えば、研削）又は他のメカニズム（例えば、エッチング）などにより、除去されてよい。図１０は、複数の相互接続５３０に近接したデバイス層５５０を示す。
【００３８】
図１１は、デバイス層５５０にデバイスを形成した後の図１０の構造体を示す。１つの実施形態において、デバイス層５５０に形成されたデバイスは、デバイス層５２０のデバイスより高い電圧範囲を有し、且つより大きいピッチを有するデバイスを含む。図１１は、例えば、高電力用途用のＧａＮデバイスであるデバイス５６０Ａ、並びに、例えば、それぞれ旧世代のｐ型及びｎ型デバイスであるデバイス５６０Ｂ及びデバイス５６０Ｃを典型的に示す。そのようなデバイスは、当技術分野で知られるように形成されてよい。
【００３９】
図１２は、デバイス層５５０に近接して複数の相互接続５７０を導入した後の図１１の構造体を示す。１つの実施形態において、複数の相互接続５７０は、デバイス５６０Ａ、５６０Ｂ、及び５６０Ｃ（例えば、高電圧領域のデバイス）に適合するよう選択される。従って、複数の相互接続５７０の寸法は、その適合性（例えば、インピーダンス整合）に合うよう選択される。図１２は、タングステン又は銅であってよいコンタクト５７５を介して、デバイス層５５０のデバイスに接続された複数の相互接続５７０のいくつかを示す。複数の相互接続５７０は典型的に、例えば、メッキ工程により形成される銅材料である。複数の相互接続５７０は、酸化物などの層間絶縁体材料により、互いに絶縁されている。誘電体材料の層も、（表示の通り）複数の相互接続５７０の最終的な相互接続上に配置される。
【００４０】
図１２は、複数の相互接続５７０の１つに対して形成されたコンタクト５８０も示す。そのようなコンタクト５８０は、構造体５００をパッケージ基板などの別の構造体に接続するのに用いられてよい。複数の相互接続５７０のいくつかに直接接続されるそのようなコンタクトが図示されている。そのようなコンタクトは、複数の相互接続５７０のいくつかに接続されている金属配線層に対して形成され得ることが理解される。
【００４１】
上記の実施形態において、デバイス層が、デバイスのない構造体に転写された。別の実施形態において、デバイス５６０Ａ、デバイス５６０Ｂ、及びデバイス５６０Ｃなどのデバイスは、犠牲基板上に形成され、そのように形成された後に転写されてよい。別の実施形態において、デバイス５６０Ａ、デバイス５６０Ｂ、及びデバイス５６０Ｃのいくつかは、転写前に形成されてよく、その他は転写後に形成されてよい。
【００４２】
図１３は、本発明の１つ又は複数の実施形態を含むインターポーザ６００を図示する。インターポーザ６００は、第１の基板６０２を第２の基板６０４に中継するのに用いられる中間基板である。第１の基板６０２は、例えば、集積回路ダイであってよい。第２の基板６０４は、例えば、メモリモジュール、コンピュータのマザーボード、又は別の集積回路ダイであってよい。概して、インターポーザ６００の目的は、より広いピッチに接続を広げること、又は、接続を異なる接続に再配線することである。例えば、インターポーザ６００は、集積回路ダイをボールグリッドアレイ（ＢＧＡ）６０６に結合してよく、ＢＧＡは続いて第２の基板６０４に結合され得る。いくつかの実施形態において、第１の基板６０２及び第２の基板６０４は、インターポーザ６００の異なる面に取り付けられる。他の複数の実施形態において、第１の基板６０２及び第２の基板６０４は、インターポーザ６００の同じ面に取り付けられる。更なる複数の実施形態において、３つ又はそれより多い基板が、インターポーザ６００により相互接続される。
【００４３】
インターポーザ６００は、エポキシ樹脂、グラスファイバ強化エポキシ樹脂、セラミック材料、又はポリイミドなどのポリマー材料で形成されてよい。更なる複数の実装において、インターポーザは、代わりの剛性のある材料又は柔軟性のある材料で形成されてよく、これらの材料は、シリコン、ゲルマニウム、並びに他のＩＩＩ−Ｖ族材料及びＩＶ族材料など、半導体基板に使用するために上述された同じ材料を含んでよい。
【００４４】
インターポーザは、金属相互接続６０８、及び限定されないが、シリコン貫通ビア（ＴＳＶ）６１２を含むビア６１０を含んでよい。インターポーザ６００は、受動デバイス及び能動デバイスの両方を含む、埋め込みデバイス６１４を更に含んでよい。そのようなデバイスは、限定されないが、コンデンサ、デカップリングコンデンサ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、静電放電（ＥＳＤ）デバイスを含む。無線周波数（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサ、及びＭＥＭＳデバイスなどのより複雑なデバイスも、インターポーザ６００上に形成されてよい。
【００４５】
本発明の複数の実施形態に従って、本明細書に開示される装置又は工程が、インターポーザ６００の製造に用いられ得る。
【００４６】
図１４は、本発明の１つの実施形態によるコンピューティングデバイス７００を図示する。コンピューティングデバイス７００は、いくつかのコンポーネントを含んでよい。１つの実施形態において、これらのコンポーネントは、１つ又は複数のマザーボードに取り付けられる。代わりの一実施形態において、これらのコンポーネントは、マザーボードではなく、単一のシステム・オン・チップ（ＳｏＣ）ダイの上に製造される。コンピューティングデバイス７００内の複数のコンポーネントは、限定されないが、集積回路ダイ７０２、及び少なくとも１つの通信チップ７０８を含む。いくつかの実装において、通信チップ７０８は、集積回路ダイ７０２の一部として製造される。集積回路ダイ７０２は、ＣＰＵ７０４及びオン・ダイ・メモリ７０６を含んでよい。オン・ダイ・メモリは、キャッシュメモリとして用いられることが多く、混載ＤＲＡＭ（ｅＤＲＡＭ）又はスピン注入磁化反転メモリ（ＳＴＴＭ又はＳＴＴＭ−ＲＡＭ）などの技術により提供され得る。
【００４７】
コンピューティングデバイス７００は、複数の他のコンポーネントを含んでよく、これらのコンポーネントは、マザーボードに物理的かつ電気的に結合されてもされなくてもよく、又はＳｏＣダイ内に製造されてもされなくてもよい。これら他のコンポーネントは、限定されないが、揮発性メモリ７１０（例えば、ＤＲＡＭ）、不揮発性メモリ７１２（例えば、ＲＯＭ又はフラッシュメモリ）、グラフィクス処理ユニット７１４（ＧＰＵ）、デジタル信号プロセッサ７１６、暗号プロセッサ７４２（ハードウェア内で暗号アルゴリズムを実行する特殊プロセッサ）、チップセット７２０、アンテナ７２２、ディスプレイ又はタッチスクリーンディスプレイ７２４、タッチスクリーンコントローラ７２６、バッテリ７２８又は他の電源、電力増幅器（不図示）、全地球測位システム（ＧＰＳ）デバイス７４４、コンパス７３０、モーションコプロセッサ又はセンサ７３２（ここには、加速度計、ジャイロスコープ、コンパスが含まれてよい）、スピーカ７３４、カメラ７３６、ユーザ入力デバイス７３８（キーボード、マウス、スタイラス、及びタッチパッドなど）、及び大容量記憶デバイス７４０（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）など）を含む。
【００４８】
通信チップ７０８は、コンピューティングデバイス７００との間でデータを転送するための無線通信を可能にする。用語「無線」及びその派生語は、変調電磁放射を用いることによって非固体媒体を介してデータを通信し得る、回路、デバイス、システム、方法、技術、通信チャネルなどを説明するのに用いられ得る。この用語は、関連デバイスが電線を何も含まないことを含意するものではないが、いくつかの実施形態においては、関連デバイスが電線を含まない場合がある。通信チップ７０８は、いくつかの無線規格又はプロトコルの何れかを実装し得る。その中には、限定されないが、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ‐ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以降に指定される任意の他の無線プロトコルが含まれる。コンピューティングデバイス７００は、複数の通信チップ７０８を含んでよい。例えば、第１の通信チップ７０８が、Ｗｉ−Ｆｉ（登録商標）及びＢｌｕｅｔｏｏｔｈ（登録商標）などのより短距離の無線通信専用であってよく、第２の通信チップ７０８が、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ‐ＤＯなどのより長距離の無線通信専用であってよい。
【００４９】
コンピューティングデバイス７００のプロセッサ７０４は、１つの実施形態において、複数のデバイス層を含むモノリシック３Ｄ−ＩＣであり、これは上述の複数の実施形態に従って形成される。用語「プロセッサ」は、レジスタ及び／又はメモリからの電子データを処理し、その電子データを、レジスタ及び／又はメモリに格納され得る他の電子データに変換する任意のデバイス、又はデバイスの一部を指し得る。
【００５０】
通信チップ７０８も、１つの実施形態において、複数のデバイス層を含むモノリシック３Ｄ−ＩＣを含んでよく、これは上述の実施形態に従って形成される。
【００５１】
更なる複数の実施形態において、コンピューティングデバイス７００内に収容される別のコンポーネントが、上述の複数の実装に従って、複数のデバイス層を含むモノリシック３Ｄ−ＩＣを含んでよい。
【００５２】
様々な実施形態において、コンピューティングデバイス７００は、ラップトップコンピュータ、ネットブックコンピュータ、ノートブックコンピュータ、ウルトラブックコンピュータ、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレイヤ、又はデジタルビデオレコーダであってよい。更なる複数の実装において、コンピューティングデバイス７００は、データを処理する任意の他の電子デバイスであってよい。
［実施例］
【００５３】
実施例１は、基板上に複数の第１のデバイスを形成する段階と、基板上に複数の第１の相互接続を形成する段階であって、複数の第１の相互接続のいくつかは複数の第１のデバイスのいくつかに結合される、形成する段階と、複数の第２のデバイスがないデバイス層及び複数の第２のデバイスを含むデバイス層の一方を複数の第１の相互接続のいくつかに結合する段階とを含む方法であり、複数の第２のデバイスがないデバイス層が結合されているという条件で、本方法は、その後にデバイス層に複数の第２のデバイスを形成する段階と、第２のデバイス層に複数の第２の相互接続を形成する段階であって、複数の第２の相互接続のいくつかは、複数の第２のデバイスのいくつかに結合される、形成する段階と、複数の第１の相互接続のいくつか、及び複数の第２の相互接続のいくつかの一方に複数のコンタクトポイントを形成する段階であって、複数のコンタクトポイントは、外部ソースへの接続用に動作可能である、形成する段階とを含む。
【００５４】
実施例２において、実施例１の複数の第１のデバイス及び複数の第２のデバイスの一方は、複数の第１のデバイス及び複数の第２のデバイスの他方より高い電圧範囲を有する複数のデバイスを含む。
【００５５】
実施例３において、実施例１の基板は犠牲基板を含み、本方法は、犠牲基板をキャリア基板に結合する段階と、犠牲基板を除去する段階とを更に含む。
【００５６】
実施例４において、実施例３の複数の第２のデバイスは、複数の第１のデバイスのピッチよりファインピッチで配置されたデバイスを含み、犠牲基板をキャリア基板に結合する段階は、デバイス層とキャリア基板との間に、複数の第２の相互接続を配置する段階を含む。
【００５７】
実施例５において、実施例４の複数のコンタクトポイントは、複数の第２の相互接続のいくつかに結合される。
【００５８】
実施例６において、実施例１の複数の第２の相互接続を形成する段階は、複数の第２の相互接続及び複数のメモリデバイスを有する相互接続スタックを形成する段階を含む。
【００５９】
実施例７において、実施例１の複数の第１のデバイスは、複数の第１のデバイスのピッチよりファインピッチで配置された複数のデバイスを含み、複数の第２のデバイスのいくつかは、複数の第２のデバイスより高い電圧範囲を有する。
【００６０】
実施例８において、実施例７の複数の第２のデバイスを形成する段階は、複数の第２のデバイスを複数の第１の相互接続のうち少なくとも１つに結合する段階を含む。
【００６１】
実施例９において、実施例７の基板上の複数の第１の相互接続にデバイス層を結合する段階は、第２の基板上のデバイス層に複数の第２のデバイスを形成する段階を含み、デバイス層を複数の第１の相互接続に結合した後に、本方法は第２の基板を薄層化する段階を含む。
【００６２】
実施例１０において、実施例７の複数のコンタクトポイントは、複数の第２の相互接続のいくつかに結合される。
【００６３】
実施例１１は、実施例１から１０の方法の何れかで形成される３次元集積回路である。
【００６４】
実施例１２は、基板上の複数の第１の相互接続と複数の第２の相互接続との間に配置された複数の第１の回路デバイスを含む第１のデバイス層であって、複数の第１の相互接続のいくつか、及び複数の第２の相互接続のいくつかは、複数の第１の回路デバイスのいくつかに結合される、第１のデバイス層と、複数の第１の相互接続及び複数の第２の相互接続の一方に近接して結合された複数の第２のデバイスを含む第２のデバイス層と、複数の第１の相互接続のいくつか、及び複数の第２の相互接続のいくつかの一方に結合された複数のコンタクトポイントであって、複数のコンタクトポイントは、外部ソースへの接続用に動作可能である、複数のコンタクトポイントとを含む装置であり、複数の第１のデバイス及び複数の第２のデバイスの一方は、複数の第１のデバイス及び複数の第２のデバイスの他方より高い電圧範囲を有する複数のデバイスを含む。
【００６５】
実施例１３において、実施例１２の第１のデバイス層の複数の第１の回路デバイスは、複数の第２の回路デバイスのピッチよりファインピッチで配置された複数のデバイスを含み、複数の第１の相互接続は、キャリア基板と第１のデバイス層との間に配置される。
【００６６】
実施例１４において、実施例１３の複数のコンタクトポイントは、複数の第２の相互接続のいくつかに結合される。
【００６７】
実施例１５において、実施例１２の複数のメモリデバイスは、複数の第１の相互接続及び複数の第２の相互接続の一方の中に配置される。
【００６８】
実施例１６において、実施例１２の複数のコンタクトポイントは複数の回路コンタクトポイントを含み、本装置は、複数の回路コンタクトポイントに結合された複数のパッケージコンタクトポイントを有するパッケージを更に備える。
【００６９】
実施例１７は、複数の第１の回路デバイスを有する第１のデバイス層を形成する段階と、複数の第１の相互接続を形成する段階であって、複数の第１の相互接続のいくつかは、複数の第１のデバイスのいくつかに結合される、形成する段階と、複数の第２のデバイスがない第２のデバイス層、及び複数の第２のデバイスを含むデバイス層の一方を複数の第１の相互接続のいくつかに近接させる段階とを含む方法であり、複数の第２のデバイスがないデバイス層が結合されているという条件で、本方法は、複数の第２のデバイスを形成する段階と、第２のデバイス層上に複数の第２の相互接続を形成する段階であって、複数の第２の相互接続のいくつかは、複数の第２のデバイスのいくつかに結合される、形成する段階と、複数の第１の相互接続のいくつか、及び複数の第２の相互接続のいくつかの一方に、複数のコンタクトポイントを近接させる段階であって、複数のコンタクトポイントは、外部ソースへの接続用に動作可能であり、複数の第１のデバイス及び複数の第２のデバイスの一方は、複数の第１のデバイス及び複数の第２のデバイスの他方より高い電圧範囲を有する複数のデバイスを含む、近接させる段階とを含む。
【００７０】
実施例１８において、実施例１７の第１のデバイス層は犠牲基板上に形成され、本方法は、犠牲基板をキャリア基板に結合する段階と、犠牲基板を除去する段階とを更に含む。
【００７１】
実施例１９において、実施例１８の複数の第２のデバイスは、複数の第１のデバイスのピッチよりファインピッチで配置された複数のデバイスを含み、犠牲基板をキャリア基板に結合する段階は、デバイス層とキャリア基板との間に複数の第２の相互接続を配置する段階を含む。
【００７２】
実施例２０において、実施例１９の複数のコンタクトポイントは、複数の第２の相互接続のいくつかに近接している。
【００７３】
実施例２１において、実施例１７の複数の第２の相互接続を形成する段階は、複数の第２の相互接続及び複数のメモリデバイスを有する相互接続スタックを形成する段階を含む。
【００７４】
実施例２２において、第２のデバイス層を実施例１７の複数の第１の相互接続に近接させる段階は、基板上のデバイス層に複数の第２のデバイスを形成する段階を含み、近接した第２のデバイス層を複数の第１の相互接続に結合した後に、本方法は、第２の基板を薄層化する段階を含む。
【００７５】
実施例２３において、実施例１７の複数のコンタクトポイントは、複数の第２の相互接続のいくつかに結合される。
【００７６】
実施例２４は、実施例１７から２３の方法の何れかにより作成される３次元集積回路である。
【００７７】
本発明の図示された複数の実装に関する上記説明は、要約に説明されていることを含むが、包括的であることを意図するものではなく、開示されたまさにその形に本発明を限定することを意図するものでもない。本発明の複数の特定の実装、及び本発明のための複数の実施例が、例示を目的として本明細書に説明されているが、当業者が認めるように、様々な均等な変形例が本発明の範囲内にある可能性がある。
【００７８】
これらの変形例は、上記の詳細な説明に照らして、本発明に対して行われてもよい。以下の特許請求の範囲に用いられる用語は、本明細書及び特許請求の範囲に開示された複数の特定の実装に、本発明を限定すると解釈されるべきではない。むしろ、本発明の範囲は、以下の特許請求の範囲によって完全に決定され、特許請求の範囲は、クレーム解釈の確立した法理に従って解釈されるものである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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