(57)【要約】  高速フラッシュメモリシステムで使用するためのビット線レギュレータを開示する。このビット線レギュレータは、ビット線のバイアス電圧を基準電圧と比較することによって生成される一連のトリムビットに応答する。
2017527940.tif 000002
【特許請求の範囲】
【請求項１】
メモリシステムであって、
行及び列に組織されているメモリセルのアレイであって、メモリセルの各列がビット線に連結される、アレイと、
バイアス電圧を各ビット線に印加するためのビット線レギュレータと、を備え、前記ビット線レギュレータが、
複数のトリムビットを出力するための第１の回路と、
前記複数のトリムビットに応じて前記バイアス電圧を調整する第２の回路と、を備える、メモリシステム。
【請求項２】
前記第１の回路が、前記バイアス電圧と基準電圧との比較に基づいて前記トリムビットを生成する、請求項１に記載のメモリシステム。
【請求項３】
前記第１の回路が、
前記バイアス電圧に基づいてサンプル電圧を生成するためのサンプルアンドホールド回路と、
前記サンプル電圧を基準電圧と比較し、出力を生成するためのコンパレータと、
前記コンパレータから前記出力を受け取り、前記トリムビットを生成するためのアービタと、を備える、請求項１に記載のメモリシステム。
【請求項４】
前記第２の回路が、
前記トリムビットのうちの１つに応じて前記出力強度を調整するためのブースト回路を備える、請求項１に記載のメモリシステム。
【請求項５】
前記第２の回路が、
前記出力強度を調整するための複数のブースト回路を備え、それぞれがトリムビットに応答する、請求項４に記載のメモリシステム。
【請求項６】
前記第２の回路が、
前記ブースト回路を有効にするための制御信号を更に備える、請求項４に記載のメモリシステム。
【請求項７】
前記第２の回路が、
前記複数のブースト回路を有効にするための制御信号を更に備える、請求項５に記載のメモリシステム。
【請求項８】
前記メモリセルがフラッシュメモリセルを備える、請求項１に記載のメモリシステム。
【請求項９】
メモリシステムであって、
行及び列に組織されているメモリセルのアレイであって、メモリセルの各列がビット線に連結される、アレイと、
バイアス電圧を各ビット線に印加するためのビット線レギュレータと、を備え、前記ビット線レギュレータが、
前記バイアス電圧に基づいてサンプル電圧を生成するためのサンプルアンドホールド回路と、
前記サンプル電圧を基準電圧と比較し、出力を生成するためのコンパレータと、
前記コンパレータから前記出力を受け取り、トリムビットを生成するためのアービタと、
前記トリムビットのうちの１つ以上に応じて前記出力強度を調整するためのブースト回路を備える、メモリシステム。
【請求項１０】
前記メモリセルがフラッシュメモリセルを備える、請求項９に記載のメモリシステム。
【請求項１１】
前記トリムビットが８個のビットを備える、請求項９に記載のメモリシステム。
【請求項１２】
前記基準電圧が１．０ボルトである、請求項９に記載のメモリシステム。
【請求項１３】
前記アービタがコントローラを備える、請求項９に記載のメモリシステム。
【請求項１４】
前記アービタが個別論理を備える、請求項９に記載のメモリシステム。
【請求項１５】
メモリシステム内でビット線のバイアス電圧を調整する方法であって、
前記ビット線の電圧をサンプリングして、サンプル電圧を生成することと、
前記サンプル電圧を基準電圧と比較して、出力を生成することと、
前記出力に応じて複数のトリムビットを生成することと、
前記複数のトリムビットに応じて前記バイアス電圧を変更することと、を含む、方法。
【請求項１６】
前記変更する工程が、ビット線レギュレータによって実施される、請求項１５に記載の方法。
【請求項１７】
前記変更する工程が、１つ以上のブースト回路を前記ビット線に連結することを含む、請求項１５に記載の方法。
【請求項１８】
前記変更する工程が、制御信号によって有効にされる、請求項１５に記載の方法。
【請求項１９】
前記基準電圧が１．０ボルトである、請求項１５に記載の方法。
【請求項２０】
前記ビット線を使用してメモリセルを読み出すことを更に含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
高速フラッシュメモリシステムで使用するためのビット線レギュレータを開示する。
【背景技術】
【０００２】
フラッシュメモリシステムは周知である。フラッシュメモリシステムは、典型的には、フラッシュメモリセルの１つ以上のアレイを備える。セルは、アレイ内で行及び列に組織される。各行はワード線によって活性化され、各列はビット線によって活性化される。したがって、特定のフラッシュメモリセルは、読み出し動作又は書き込み動作のいずれかのために、特定のワード線及び特定のビット線をアサートすることによってアクセスされる。
【０００３】
いくつかの従来技術のシステムでは、読み出し動作中、ビット線が、ビット線レギュレータによって非常に短い時間でバイアス電圧まで正確にプリチャージされる。これにより、システムの速度及び精度が向上する。
【０００４】
フラッシュメモリシステムの速度の向上に伴い、従来技術のビット線レギュレータは、システムが動作できる速度を制限する要因になってきている。例えば、フラッシュメモリシステムが１００ＭＨｚ以上の速度で動作する場合、ビット線レギュレータは、１ｎｓ以下でビット線をプリチャージする必要がある。従来技術のビット線レギュレータは、この速度で動作することができない。
【０００５】
従来技術のビット線レギュレータのいくつかの例として、電圧クランプ、オペアンプ、又はＮＭＯＳフォロワを利用するものが挙げられる。これらの従来技術システムは、より高い速度で正確に動作することができない。
【０００６】
必要とされているのは、高い速度で動作することができる、改良されたビット線レギュレータ設計である。更に必要とされているのは、メモリシステムの動作中に、動作条件の変化及びプロセスの変化に応じて自動的にトリム可能なビット線レギュレータである。
【発明の概要】
【０００７】
フラッシュメモリシステムで使用するための改良されたビット線レギュレータを開示する。このビット線レギュレータは、ビット線バイアス電圧が動作条件の変化に応じて調整されるように、自動的にトリムすることができる。
【図面の簡単な説明】
【０００８】
【図１】ビット線レギュレータを備えるフラッシュメモリシステムの実施形態を示す。
【図２】ビット線レギュレータの実施形態を示す。
【図３】サンプルアンドホールド回路及びコンパレータの実施形態を示す。
【図４】ビット線レギュレータのトリミングを示している例示的なタイミング線図を示す。
【発明を実施するための形態】
【０００９】
図１を参照すると、フラッシュメモリシステム１００の実施形態が示されている。フラッシュメモリシステム１００は、従来技術において周知であるように、フラッシュメモリアレイ１８０、列マルチプレクサ１７０、及び検知増幅器１６０ａ．．．１６０ｎ（ｎは整数である）を備える。検知増幅器１６０ａ．．．１６０ｎのそれぞれは、読み出し動作中、ビット線に対応する列のメモリセルに貯蔵されている電圧を読み出すために使用される。
【００１０】
フラッシュメモリシステム１００は更に、トリム可能なビット線レギュレータシステム１１０も備える。このシステムは、ビット線レギュレータ１２０、サンプルアンドホールド回路１３０、コンパレータ１４０、及びアービタ１５０を備える。
【００１１】
ビット線レギュレータ１２０は、基準電圧ＶＲＥＦを受け取り、ラベルＶＢＬが付いている、プリチャージされたビット線１９５を出力する。ＶＲＥＦの例示的な値は１．０ボルトである。プリチャージされたビット線１９５は、検知増幅器１６０ａ．．．１６０ｎのそれぞれに供給され、読み出し動作中に使用されるビット線を、検知増幅器を通してプリチャージする。
【００１２】
サンプルアンドホールド回路１３０は、プリチャージされたビット線１９５及び制御信号／ＡＴＤを受け取る。サンプルアンドホールド回路１３０は、プリチャージされたビット線１９５を制御信号／ＡＴＤのエッジにおいてサンプリングし、その結果をコンパレータ１４０に出力する。
【００１３】
コンパレータ１４０もまた、基準電圧ＶＲＥＦを受け取り、サンプルアンドホールド回路１３０から受け取った信号と比べてＶＲＥＦが大きいか小さいかを示す信号を出力する。
【００１４】
アービタ１５０は、コンパレータ１４０の出力を受け取る。ＶＲＥＦがサンプルアンドホールド回路１３０の出力を上回る場合、アービタは、ビット線レギュレータがプリチャージされたビット線１９５の電圧を上昇させるように、トリムビット１９０を調整する。ＶＲＥＦがサンプルアンドホールド回路１３０の出力以下の場合、アービタは、ビット線レギュレータがプリチャージされたビット線１９５の電圧を下降させるように、トリムビット１９０を調整する。
【００１５】
図２を参照すると、ビット線レギュレータ１２０の実施形態の更なる詳細が示されている。ビット線レギュレータ１２０は、増幅器２０１を備える。増幅器２０１は、その正の入力側でＶＲＥＦを受け取り、電圧ＢＩＡＳを出力する。ここで、ＢＩＡＳ＝ＶＲＥＦ＋ＮＭＯＳトランジスタ２０２の閾値電圧である。増幅器２０１の負の入力はノード２５０であり、これはＶＲＥＦと等しくなる。出力ＶＢＬは、ＶＲＥＦ−ＮＭＯＳトランジスタ２０５の閾値電圧と等しくなり、これは、ＮＭＯＳトランジスタ２０５とＮＭＯＳトランジスタ２０２がよく整合している場合、ほぼＶＲＥＦになる。制御信号ＡＴＤは、インバータ２０４によって受信され、／ＡＴＤが生成される。ＡＴＤが高い場合、／ＡＴＤは低くなり、その結果、ＰＭＯＳトランジスタ２０８、２２１、２３１．．．２４１はオンになる。ＡＴＤが低い場合、／ＡＴＤは高くなり、その結果、ＰＭＯＳトランジスタ２０８、２２１、２３１．．．２４１はオフになる。
【００１６】
ＡＴＤが高い場合、ＶＢＬ  １９５は、ＮＭＯＳトランジスタ２０５を備えているブースト回路、並びにＰＭＯＳトランジスタ２０９及びＮＭＯＳトランジスタ２０９を備えているブースト回路から、電流を受け取る。これは、ＶＢＬ上に最小の電流負荷を供給する。このブースト回路は、ＶＢＬにおいてビット線レギュレータ１２０の出力強度を増加させる。これにより、例えば、そうしなければ負荷の変化に応じて発生する恐れがある電圧ドループが防止される。したがって、自動トリミングプロセスの結果として、ＶＢＬは、より安定したレベルで維持されるようになり、より広範囲の負荷に耐えることができるようになる。
【００１７】
アービタ１５０によって設定される、トリムビット１９０の値もまた、ＶＢＬ  １９５への追加のブースト回路の接続を追加することができる。これにより、ビット線レギュレータ１２０の出力強度が更に増加される。ここでは、トリムビット１９０は、ｍ＋１個のビットを備える（ｍは整数であり、一般には、ｎ＋１個の検知増幅器、及びアレイ内にｎ＋１個の列が存在するので、ｎと等しくなる）。トリムビット１９０のそれぞれは、ここではＰＭＯＳトランジスタ２２２、２３２．．．２４２として図示されている、ＰＭＯＳトランジスタのゲートに接続される。トリムビット１９０を受け取るために３つのブースト回路が図示されているが（１つのブースト回路はＰＭＯＳトランジスタ２２１及び２２２並びにＮＭＯＳトランジスタ２２３を備え、もう１つのブースト回路はＰＭＯＳトランジスタ２３１及び２３１並びにＮＭＯＳトランジスタ２３３を備え、更にもう１つのブースト回路はＰＭＯＳトランジスタ２４１、２４２及びＮＭＯＳトランジスタ２４３を備える）、ｍ＋１個のブースト回路が存在し、それぞれがトリムビット１９０のうちの１つと対応し、それぞれがこの３つのブースト回路のいずれかと全く同じであることを理解されたい。
【００１８】
したがって、ＶＢＬ  １９５によって保持されるバイアス電圧は、条件の変化に応じてトリムビット１９０の値を調整することにより、一定に維持することができる。これにより、電圧のドループが回避される。
【００１９】
図３を参照すると、サンプルアンドホールド回路１３０及びコンパレータ１４０の実施形態の更なる詳細が示されている。サンプルアンドホールド回路１３０は、インバータ３０１、スイッチ３０２（ＰＭＯＳトランジスタ３０３及びＮＭＯＳトランジスタ３０４を備える）、及びコンデンサ３０５を備える。制御信号ＡＴＤは、低い場合、スイッチ３０２をオンにし、それにより、ＶＢＬ  １９５がコンパレータ１４０に供給されるようになる。次いで、コンパレータ１４０は、基準電圧ＶＲＥＦの電圧とＶＢＬ  １９５のサンプル電圧とを比較して、出力ＣＯＭＰＯＵＴを生成する。その後、この出力はアービタ１５０に供給される。
【００２０】
アービタ１５０は、任意追加的にコントローラを備える。別の方法では、アービタ１５０は個別論理を備えることができる。
【００２１】
図４を参照すると、例示的なタイミング線図４００が示されている。制御信号ＡＴＤは、図示されているように、時間と共に変化する。トリムビット１９０の値及びＶＢＬ  １９５の電圧は、ＡＴＤパルスごとに再評価することができる。
【００２２】
コンパレータ１４０からの出力ＣＯＭＰＯＵＴが図示されており、この実施例では、時間と共に変化する。これは、ＶＢＬ  １９５の電圧の変化を表す（温度の変化、負荷の変化などに起因するものと考えられる）。トリムビット１９０の例示的な値が図示されている。例えば、ＣＯＭＰＯＵＴの値が期間１の最後で変化する場合、トリムビット１９０を１１１１００００から１１１０００００に、次いで１１００００００に調整して、ビット線レギュレータ１２０がＶＢＬ  １９５に対して行う変更を表すことができる。ＣＯＭＰＯＵＴの値が期間３の最後で再び変化する場合、トリムビット１９０を１１００００００から１１１０００００に、次いで１１１１００００に調整する。
【００２３】
したがって、トリムビット１９５を調整することにより、ＶＢＬ  １９５に対して変更をリアルタイムで行うことができる。
【００２４】
本明細書における本発明に対する言及は、いかなる請求項又は請求項の用語の範囲も限定することを意図するものではなく、代わりに請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。本明細書で使用されるとおり、用語「〜の上方に（over）」及び「〜の上に（on）」の両方は、「直接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板の上方に」要素を形成することは、中間の材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間の材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。
【図１】
2017527940.tif 000003
【図２】
2017527940.tif 000004
【図３】
2017527940.tif 000005
【図４】
2017527940.tif 000006
【手続補正書】
【提出日】平成29年1月19日(2017.1.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリシステムであって、
行及び列に組織されているメモリセルのアレイであって、メモリセルの各列がビット線に連結される、アレイと、
バイアス電圧を各ビット線に印加するためのビット線レギュレータと、を備え、
前記ビット線レギュレータは、
複数のトリムビットを出力するための第１の回路と、
前記複数のトリムビットに応じて前記バイアス電圧を調整する第２の回路と、を備え、
前記第１の回路は、
前記バイアス電圧に基づいてサンプル電圧を生成するためのサンプルアンドホールド回路と、
前記サンプル電圧を基準電圧と比較し、出力を生成するためのコンパレータと、
前記コンパレータから前記出力を受け取り、前記トリムビットを生成するためのアービタと、を備える、メモリシステム。
【請求項２】
前記第１の回路が、前記バイアス電圧と基準電圧との比較に基づいて前記トリムビットを生成する、請求項１に記載のメモリシステム。
【請求項３】
前記第２の回路が、
前記トリムビットのうちの１つに応じて前記出力強度を調整するためのブースト回路を備える、請求項１に記載のメモリシステム。
【請求項４】
前記第２の回路が、
前記出力強度を調整するための複数のブースト回路を備え、それぞれがトリムビットに応答する、請求項３に記載のメモリシステム。
【請求項５】
前記第２の回路が、
前記ブースト回路を有効にするための制御信号を更に備える、請求項３に記載のメモリシステム。
【請求項６】
前記第２の回路が、
前記複数のブースト回路を有効にするための制御信号を更に備える、請求項４に記載のメモリシステム。
【請求項７】
前記メモリセルがフラッシュメモリセルを備える、請求項１に記載のメモリシステム。
【請求項８】
メモリシステムであって、
行及び列に組織されているメモリセルのアレイであって、メモリセルの各列がビット線に連結される、アレイと、
バイアス電圧を各ビット線に印加するためのビット線レギュレータと、を備え、前記ビット線レギュレータが、
前記バイアス電圧に基づいてサンプル電圧を生成するためのサンプルアンドホールド回路と、
前記サンプル電圧を基準電圧と比較し、出力を生成するためのコンパレータと、
前記コンパレータから前記出力を受け取り、トリムビットを生成するためのアービタと、
前記トリムビットのうちの１つ以上に応じて前記出力強度を調整するためのブースト回路を備える、メモリシステム。
【請求項９】
前記メモリセルがフラッシュメモリセルを備える、請求項８に記載のメモリシステム。
【請求項１０】
前記トリムビットが８個のビットを備える、請求項８に記載のメモリシステム。
【請求項１１】
前記基準電圧が１．０ボルトである、請求項８に記載のメモリシステム。
【請求項１２】
前記アービタがコントローラを備える、請求項８に記載のメモリシステム。
【請求項１３】
前記アービタが個別論理を備える、請求項８に記載のメモリシステム。
【請求項１４】
メモリシステム内でビット線のバイアス電圧を調整する方法であって、
前記ビット線の電圧をサンプリングして、サンプル電圧を生成することと、
前記サンプル電圧を基準電圧と比較して、出力を生成することと、
前記出力に応じて複数のトリムビットを生成することと、
前記複数のトリムビットに応じて前記バイアス電圧を変更することと、を含む、方法。
【請求項１５】
前記変更する工程が、ビット線レギュレータによって実施される、請求項１４に記載の方法。
【請求項１６】
前記変更する工程が、１つ以上のブースト回路を前記ビット線に連結することを含む、請求項１４に記載の方法。
【請求項１７】
前記変更する工程が、制御信号によって有効にされる、請求項１４に記載の方法。
【請求項１８】
前記基準電圧が１．０ボルトである、請求項１４に記載の方法。
【請求項１９】
前記ビット線を使用してメモリセルを読み出すことを更に含む、請求項１４に記載の方法。
【国際調査報告】
2017527940.tif 000007
2017527940.tif 000008
2017527940.tif 000009