(57)【要約】  本開示は、トランジスタデバイスおよび方法を含む。一実施形態では、トランジスタが、ゲート、ソース、およびドレインを含む。本開示の一態様によれば、ドレイン内の異なる抵抗経路が、異なるゲート−ドレイン間静電容量を使用して補償される。本開示の別の態様によれば、電流が、ドレインにセンタタップ点のところで入り、２つの隣接するゲートの下をくぐって外向きに対称的に流れて、２つの隣接するソースに至る。
2017527999.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ゲート、およびドレインを備えるトランジスタと、
前記ドレインに電気的に結合された導電性材料と、
前記導電性材料と前記トランジスタの前記ゲートとの間の、非導電性材料と
を備え、
前記導電性材料が、前記ゲートと前記ドレインとの間に静電容量を生み出し、前記ドレインが、前記ソースに至る異なる抵抗経路を備え、前記静電容量が、前記抵抗経路に沿った抵抗に反比例して変化する、
半導体デバイス。
【請求項２】
前記導電性材料が、前記ゲートの少なくとも一部分および前記ドレインにオーバーラップする、請求項１に記載の半導体デバイス。
【請求項３】
前記導電性材料が、前記ゲートの長さに平行な前記ドレインの長さに沿ってテーパ状にされる、請求項１に記載の半導体デバイス。
【請求項４】
前記テーパが、前記ドレインの前記長さの中点のところでより幅広く、前記ドレインの前記長さの終点に向かって狭くなる、請求項３に記載の半導体デバイス。
【請求項５】
前記テーパが、前記ドレインの前記長さに沿った前記導電性材料の幅の階段状変化からなる、請求項３に記載の半導体デバイス。
【請求項６】
前記テーパが、前記ドレインの前記長さに沿った前記導電性材料の幅の直線的な変化からなる、請求項３に記載の半導体デバイス。
【請求項７】
前記ドレインが、長さおよび幅を備え、前記ソースが、前記ドレインの第１の側に前記ドレインの前記長さと平行に配置された第１のソースフィンガ、および前記ドレインの第２の側に前記ドレインの前記長さと平行に配置された第２のソースフィンガを備え、前記ゲートが、前記ドレインの前記第１の側と前記第１のソースフィンガとの間に前記ドレインの前記長さと平行に配置された第１のゲートフィンガ、および前記ドレインの前記第２の側と前記第２のソースフィンガとの間に前記ドレインの前記長さと平行に配置された第２のゲートフィンガを備え、前記導電性材料が、前記トランジスタの前記ドレインと前記ゲートの少なくとも一部分との上に垂直に配置され、前記ドレインと、前記ドレインの前記長さの中点のところで電気的接触する、請求項１に記載の半導体デバイス。
【請求項８】
前記導電性材料が、前記ドレインの前記長さに沿ってほぼ均一なＲＣ時定数を生み出すように構成される、請求項１に記載の半導体デバイス。
【請求項９】
前記トランジスタが、シリコンオンインシュレータトランジスタである、請求項１に記載の半導体デバイス。
【請求項１０】
前記トランジスタが、前記ドレインと前記ソースとの間にＮドリフト領域を備え、前記導電性材料が、前記ドレインおよび前記Ｎドリフト領域にオーバーラップする、請求項１に記載の半導体デバイス。
【請求項１１】
前記導電性材料が、メタライゼーション層である、請求項１に記載の半導体デバイス。
【請求項１２】
前記導電性材料が前記ドレインに、第１のメタライゼーション層を使用して前記ドレインの長さの中点のところで電気的に結合され、前記導電性材料が、前記第１のメタライゼーション層にビアを使用して結合された第２のメタライゼーション層である、請求項１に記載の半導体デバイス。
【請求項１３】
ソース、ゲート、およびドレインを備えるトランジスタであって、
前記ドレインが、長さおよび幅を備え、
前記ソースが、前記ドレインの第１の側に前記ドレインの前記長さと平行に配置された第１のソースフィンガ、および前記ドレインの第２の側に前記ドレインの前記長さと平行に配置された第２のソースフィンガを備え、
前記ゲートが、前記ドレインの前記第１の側と前記第１のソースフィンガとの間に前記ドレインの前記長さと平行に配置された第１のゲートフィンガ、および前記ドレインの前記第２の側と前記第２のソースフィンガとの間に前記ドレインの前記長さと平行に配置された第２のゲートフィンガを備える、
トランジスタと、
前記トランジスタの前記ドレインと前記ゲートの少なくとも一部分との上に垂直に配置され、前記ドレインと、前記ドレインの前記長さの中点のところで電気的接触する、導電性材料と
を備える、半導体デバイス。
【請求項１４】
前記導電性材料と前記トランジスタの前記ゲートおよび前記ドレインとの間に、非導電性材料をさらに備え、前記導電性材料が、前記ゲートと前記ドレインとの間に静電容量を生み出し、前記ドレインが、前記ソースに至る異なる抵抗経路を備え、前記静電容量が、前記抵抗経路に沿った抵抗に反比例して変化する、請求項１３に記載の半導体デバイス。
【請求項１５】
前記導電性材料が、前記ゲートの長さおよび前記ソースの長さと平行な前記ドレインの前記長さに沿ってテーパ状にされる、請求項１３に記載の半導体デバイス。
【請求項１６】
前記導電性材料が、前記ゲートと前記ドレインとの間に静電容量を生み出し、前記ドレインが、前記ソースに至る異なる抵抗経路を備え、前記静電容量が、前記抵抗経路に沿った抵抗に反比例して変化する、請求項１３に記載の半導体デバイス。
【請求項１７】
電流を、導電性材料からトランジスタのドレインに結合させるステップであって、前記トランジスタが、ソース、ゲート、および前記ドレインを備える、ステップと、
前記電流を、異なる抵抗経路に沿って、前記ドレインを通り、前記ゲートの下をくぐって、前記ソースに結合させるステップであって、前記導電性材料と前記トランジスタの前記ゲートおよび前記ドレインとの間に、非導電性材料が構成され、前記導電性材料が、前記ゲートと前記ドレインとの間に静電容量を生み出し、前記静電容量が、前記抵抗経路に沿った抵抗に反比例して変化する、ステップと
を含む、方法。
【請求項１８】
前記導電性材料が、前記ゲートの少なくとも一部分および前記ドレインにオーバーラップする、請求項１７に記載の方法。
【請求項１９】
前記導電性材料が、前記ゲートの長さに平行な前記ドレインの長さに沿ってテーパ状にされる、請求項１７に記載の方法。
【請求項２０】
前記ドレインが、長さおよび幅を備え、前記ソースが、前記ドレインの第１の側に前記ドレインの前記長さと平行に配置された第１のソースフィンガ、および前記ドレインの第２の側に前記ドレインの前記長さと平行に配置された第２のソースフィンガを備え、前記ゲートが、前記ドレインの前記第１の側と前記第１のソースフィンガとの間に前記ドレインの前記長さと平行に配置された第１のゲートフィンガ、および前記ドレインの前記第２の側と前記第２のソースフィンガとの間に前記ドレインの前記長さと平行に配置された第２のゲートフィンガを備え、前記導電性材料が、前記トランジスタの前記ドレインと前記ゲートの少なくとも一部分との上に垂直に配置され、前記ドレインと、前記ドレインの前記長さの中点のところで電気的接触する、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１４年９月１５日に出願した米国特許出願第１４／４８６，９６９号の優先権を主張するものであり、その内容は、あらゆる目的のためにその全体が参照により本明細書に組み込まれる。
【０００２】
本開示は、半導体デバイスおよび方法に関し、詳細には、トランジスタデバイスおよび方法に関する。
【背景技術】
【０００３】
電子回路に対する性能要求は、エスカレートし続けている。ほとんどすべての電子回路の基本ビルディングブロックは、トランジスタである。トランジスタがより一層増大する速度で動作するにつれて、デバイス内部の寄生効果がますます問題となる。たとえば、電流がトランジスタデバイスの端子を通って流れるとき、内部抵抗が電圧降下を引き起こすことがあり、その電圧降下が電力を損失させ、回路の効率を低減させるおそれがある。そのような内部抵抗は、電圧降下のため、特定の応用分野で使用されるデバイスのサイズに制限を課すことがある。多くの応用分野が、大量の電流を非常に高速で供給することのできるトランジスタを必要としている。同時に、高電力レベルを扱うために、トランジスタは高電圧を扱うことができなければならない。これらの寄生効果を低減させるための、また高電流および高電圧を扱うための既存の解決策は、電子産業の増大する要求を満たすには最適ではない。
【発明の概要】
【課題を解決するための手段】
【０００４】
本開示は、トランジスタデバイスおよび方法を含む。一実施形態では、トランジスタが、ゲート、ソース、およびドレインを含む。本開示の一態様によれば、ドレイン内の異なる抵抗経路によって引き起こされる遅延が、異なるゲート−ドレイン間静電容量を使用して補償される。本開示の別の態様によれば、電流が、ドレインフィンガにセンタタップ点のところで入り、２つの隣接するゲートの下をくぐって外向きに対称的に流れて、２つの隣接するソースに至る。
【０００５】
以下の詳細な記載および添付の図面は、本開示の性質および利点のより良い理解を提供する。
【図面の簡単な説明】
【０００６】
【図１】一実施形態によるトランジスタを示す図である。
【図２Ａ】一実施形態によるトランジスタ内の寄生抵抗のモデルを示す図である。
【図２Ｂ】一実施形態による寄生抵抗の補償技法を示す図である。
【図３】一実施形態によるバックエンド補償を用いた例示的なトランジスタを示す図である。
【図４】一実施形態によるテーパ状補償（ｔａｐｅｒｅｄ  ｃｏｍｐｅｎｓａｔｉｏｎ）を示す図である。
【図５】別の実施形態によるテーパ状補償を示す図である。
【図６】一実施形態によるトランジスタ内の寄生抵抗および静電容量のモデルを示す図である。
【発明を実施するための形態】
【０００７】
本開示は、トランジスタデバイスおよび方法に関する。以下の記載では、説明を目的として、多数の例および具体的な詳細が、本開示の完全な理解を提供するために記述されている。しかしながら、特許請求の範囲に表記される本開示は、これらの例における特徴の一部またはすべてを、単独で、または下に記載する他の特徴と組み合わせて含むことがあり、本明細書に記載する特徴および概念の修正形態および等価物をさらに含むことがあることが、当業者には明白であろう。
【０００８】
図１は、一実施形態による例示的なトランジスタ１００を示す。この例では、トランジスタ１００は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。トランジスタ１００は、ドレイン１１０、ゲート１２０Ａ〜Ｂ、およびソース１３０Ａ〜Ｂを含む。この例では、ソースおよびゲートは、ドレイン１１０の両側１１０Ａおよび１１０Ｂに、２つの構造１２０Ａおよび１２０Ｂを備える。詳細には、ドレイン１１０は、長さＬｄおよび幅Ｗｄを備える。ソースは、ドレイン１１０の第１の側１１０Ａにドレイン１１０の長さＬｄと平行に配置された第１のソースフィンガ１３０Ａ、およびドレイン１１０の第２の側１１０Ｂにドレイン１１０の長さと平行に配置された第２のソースフィンガ１３０Ｂを備える。トランジスタ１００のゲートは、ドレインの第１の側１１０Ａと第１のソースフィンガ１３０Ａとの間にドレイン１１０の長さと平行に配置された第１のゲートフィンガ１２０Ａ、およびドレインの第２の側１１０Ｂと第２のソースフィンガ１３０Ｂとの間にドレイン１１０の長さと平行に配置された第２のゲートフィンガ１２０Ｂを備える。
【０００９】
本開示の特徴および利点は、ドレイン１１０上のセンタタップ１０１を含む。導電性材料１８０（点線）が、ドレイン１１０の上に垂直に配置され、ドレインと、たとえばドレイン１１０の長さＬｄの中点（たとえばＬｄ／２）に位置付けられたセンタタップ１０１のところで電気的接触してよい。導電性材料１８０は、たとえば、バックエンド（ＢＥ）メタル層とすることができる。したがって、電流がＢＥ１８０からドレイン１０１に、電流経路１５０Ａ〜Ｆに沿って流れてよい。電流が各経路に沿って流れるとき、電流は、ドレインおよび／ソース内の寄生抵抗に遭遇する。したがって、経路１５０Ａ〜Ｆは、本明細書では抵抗経路とも呼ばれる。
【００１０】
この例では、電流が、ドレイン１１０にセンタタップ１０１のところで流入し、ゲート１２０Ａ〜Ｂの下のチャネル１５２を横切って流れ、経路１５０Ｅおよび１５０Ｆに沿ってソース１３０Ａの両方の端部から流出し、また経路１５０Ａおよび１５０Ｂに沿ってソース１３０Ｂの両方の端部から流出する。ソース１３０Ａの第１の端部から流出する電流１５１Ａの場合、電流は、ドレイン１１０の半分に沿い、ゲート１２０Ａの下のチャネルを横切り、ソース１３０Ａの半分に沿った、多様な経路を通り抜ける可能性がある。たとえば、電流は、センタタップ１０１に流入し、直接ドレイン１１０からソース１３０Ａに流れる可能性がある。この場合、電流は、（センタタップからチャネル領域までの）無視可能なドレイン抵抗、およびソースの長さの半分に沿った大きいソース抵抗を含む、抵抗経路を経ることがある。あるいは、電流は、センタタップ１０１に流入し、ドレイン１１０の一部分に沿って流れ、チャネルを横切って流れてソース１３０Ａに至り、ソース１３０Ａの一部分に沿って流れる可能性がある。この場合、電流は、（センタタップから、ドレインのセンタと端部との間のある地点までの）より大きいドレイン抵抗、およびソースの長さの半分未満に沿ったより小さいソース抵抗を含む、抵抗経路を経ることがある。この経路は、たとえば、１５１のところに示されている。同様に、電流は、センタタップ１０１に流入して、ドレイン１１０の端部に至り、チャネルを横切って流れて、ソース１３０Ａの端部に至る可能性がある。この場合、電流は、（センタタップからドレインの端部までの）最も大きいドレイン抵抗、および無視可能とすることのできる、（ソースの端部のはずれの）最も小さいソース抵抗を含む、抵抗経路を経ることがある。
【００１１】
もちろん、連続したそのような電流および抵抗経路が、電流がセンタタップ１０１に流入し、ドレインの様々な区間に沿って流れ、チャネルを横切って流れ、ソースの様々な長さに沿って流れるときに存在する可能性がある。たとえば、電流１５１Ｂも同じ様に、センタタップ１０１に流入し、電流および抵抗経路１５０Ｄに沿ってドレイン１１０の他方の端部に向かって流れ、チャネルを横切って流れてソース１３０Ａに至り、電流および抵抗経路１５０Ｆに沿って流れることがある。同様に、電流１５１Ｃも、センタタップ１０１に流入し、電流および抵抗経路１５０Ｃに沿ってドレイン１１０の端部に向かって流れ、チャネルを横切って流れてソース１３０Ｂに至り、電流および抵抗経路１５０Ａに沿って流れることがある。最後に、電流１５１Ｄは、センタタップ１０１に流入し、電流および抵抗経路１５０Ｄに沿ってドレイン１１０の端部に向かって流れ、チャネルを横切って流れてソース１３０Ｂに至り、電流および抵抗経路１５０Ｂに沿って流れることがある。
【００１２】
図２Ａは、一実施形態によるトランジスタ内の寄生抵抗のモデルを示す。この例では、図１のトランジスタ１００が、回路としてモデリングされている。上の記載から、トランジスタ１００は、センタ領域、センタ−エッジ間領域、およびエッジ領域に沿った異なる抵抗／電流経路をもつ、３つの並列トランジスタに分割されてよいことが理解できよう。トランジスタ１００のセンタ領域は、ドレイン抵抗（Ｒｄ１）２６０およびソース抵抗（Ｒｓ１）２６１を有する第１のトランジスタ２００Ａとしてモデリングされてよい。センタ−エッジ間領域は、ドレイン抵抗（Ｒｄ２）２６２およびソース抵抗（Ｒｓ２）２６３を有する第２のトランジスタ２００Ｂとしてモデリングされてよい。エッジ領域は、たとえば、ドレイン抵抗（Ｒｄ３）２６４およびソース抵抗（Ｒｓ３）２６５を有する第３のトランジスタ２００Ｃとしてモデリングされてよい。各トランジスタ２００Ａ〜Ｃは、たとえば、共通ゲート２２０、共通ドレイン２１０、および共通ソース２３０を有する。トランジスタ１００は、たとえば、より少ない並列トランジスタまたは追加の並列トランジスタを使用してモデリングされてよいことを理解されたい。
【００１３】
各抵抗経路に沿った寄生抵抗は、異なっていてよい。上で述べたように、センタ領域の場合、トランジスタ２００Ａは、小さいドレイン抵抗および大きいソース抵抗を有してよい。センタ−エッジ間領域の場合、トランジスタ２００Ｂは、同様のサイズのドレイン抵抗およびソース抵抗を有してよい。エッジ領域の場合、トランジスタ２００Ｃは、大きいドレイン抵抗および小さいソース抵抗を有してよい。図１に示す例におけるセンタタップ１０１の例示的な１つの利点は、電流および抵抗経路が、デバイスの４つの象限にわたって対称的であり、それにより、バランスのとれたドレイン−ソース間抵抗経路を生み出しているということである。したがって、ドレイン１１０、ゲート１２０Ａ〜Ｂ、およびソース１３０Ａ〜Ｂの上部端部領域と下部端部領域の両方の経路が、単一モデルに組み合わされてよく、ドレイン１１０、ゲート１２０Ａ〜Ｂ、およびソース１３０Ａ〜Ｂの上部センタ−端部間領域と下部センタ−端部間領域の経路が、単一モデルに組み合わされてよく、ドレイン１１０、ゲート１２０Ａ〜Ｂ、およびソース１３０Ａ〜Ｂの上部センタ領域と下部センタ領域の経路が、単一モデルに組み合わされてよい。
【００１４】
図２Ｂは、一実施形態による補償技法を示す。本開示の別の態様は、トランジスタ内の寄生抵抗によって引き起こされる遅延を補償することに関する。たとえば、図２Ｂは、一実施形態によるトランジスタ２００の寄生ドレイン抵抗経路に沿った異なる遅延を補償するための回路２００Ｂを示す。この例では、ドレイン抵抗２６０とのＲＣ回路を形成するように、ゲート２２０とドレイン２１０との間に静電容量２６１が設けられる。本開示の実施形態は、たとえば、ドレインに沿った異なる抵抗経路間の対応する相違を補償するようにドレインの長さにわたって変わる静電容量を含む。いくつかの実施形態では、導電性材料（たとえば、図１のバックエンドメタル１８０）が、ゲート−ドレイン間静電容量を生み出してよい。下でより詳細に記載するように、導電性材料は、ドレインの長さに沿った異なるドレイン抵抗を補償する、異なるゲート−ドレイン間静電容量を生み出すように、ドレインの長さにわたって変えられてよい。
【００１５】
図３は、一実施形態によるバックエンド補償を用いた例示的なトランジスタを示す。この例では、トランジスタは、シリコン基板３９８および埋込み酸化膜（ＢＯＸ）３９７を含む、シリコンオンインシュレータ基板上に形成される。トランジスタは、高ドープｎ＋ドレイン３１０、ゲート３２０Ａ〜Ｂ、および高ドープｎ＋ソース３３０Ａ〜Ｂを含む。トランジスタデバイスは、浅溝分離（ＳＴＩ）３０５Ａ〜Ｂ、Ｎドリフト領域３０２Ａ〜Ｂ、空乏領域３０４Ａ〜Ｂ、およびｐ型ウェル（ＰＷ）領域３０３Ａ〜Ｂを含んでよい。この例では、メタライゼーション層（Ｍ１）３０１が、ドレイン３１０へのセンタタップ接続を形成する。Ｍ１は、別のメタライゼーション層（Ｍ２）３８０に、ビア３９０を通じて結合される。同じ様に、Ｍ２は、第３のメタライゼーション層（Ｍ３）３９９に、ビア３９１および３９２を通じて結合される。
【００１６】
本開示の実施形態は、ドレインの長さに沿った異なる地点におけるゲート−ドレイン間静電容量を変化させるように、バックエンド層（たとえばＭ２）の幅を変えることができる。図３に示すように、Ｍ２  ３８０は、ドレイン３１０に電気的に接続される。Ｍ２はまた、Ｍ２とゲートとの間に非導電性材料３７７がある状態で、ゲート３２０Ａ〜Ｂに近接している。ゲートとＭ２が近接していることにより、たとえば、ゲート−ドレイン間静電容量Ｃｇｄが生み出される。３８１Ａ〜Ｂのところに示すように、Ｍ２の各端部の位置が、ドレインに沿った異なる地点において異なり、それにより、ドレインの異なる地点が、Ｃｇｄについて異なる値を有するようになっていてよい。一実施形態では、ドレイン上の同じ地点において両方のゲートが同じＣｇｄを有するように、Ｍ２の幅が修正される。ここに示すように、Ｍ２の幅は、ゲートとの異なるオーバーラップと、それに対応してＣｇｄの異なる値を生み出すように、ドレインに沿った異なる地点において異なっていてよい。幅３８１Ａ〜Ｂが示すのは、いくつかの地点では、より大きい値Ｃｇｄを得るために、Ｍ２がゲートのすべて、またはほとんどすべてにオーバーラップすることがあり、ドレインの長さに沿った他の地点では、より小さい値のＣｇｄを得るために、Ｍ２がゲートに全くオーバーラップしないことがある、ということである。
【００１７】
図３に示す例示的なトランジスタは、高電圧ＭＯＳデバイス（ＨＶＭＯＳ）、拡張ドレイン（ｅｘｔｅｎｄｅｄ  ｄｒａｉｎ）ＭＯＳデバイス（ＥＤＭＯＳ）、または横方向拡散ＭＯＳデバイス（ＬＤＭＯＳ）とすることができる。高電圧デバイスは時々、たとえば、Ｎドリフト−ＰＷ界面において、高電界勾配を被ることがある。Ｍ２は、たとえば、デバイスフィンガに沿ったストレスを低減させるためのフィールドプレートを形成してよい。この例では、バックエンドメタルＭ２はドレイン上に、フィンガに沿った電圧バランスを可能にするようにパターニングされる。電界効果を低減させるように設計されたゲートフィールドプレートを利用する従来の手法とは対照的に、本開示の実施形態は、経路損失の低減のために、またたとえばフィンガ幅全体にわたって一定のドレイン−ゲート間遅延を維持するための制御可能なゲート−ドレイン間静電容量を得るために、ドレインにセンタのところでタップする。さらに、ドレインフィールドプレートは、表面のところで電荷を誘発させて、空乏を低減させ、早期のＢＶをもたらすので、避けられることが多い。しかしながら、薄型シリコンオンインシュレータ（ＳＯＩ）の応用例では、たとえばＭ２バックエンドメタルをフィールドプレートとして使用しても、Ｎドリフトがすでに完全に空乏化しているので、降伏電圧が低減しない。
【００１８】
加えて、いくつかの実施形態において、フィンガの長さ全体にわたってドレインメタライゼーションＭ２をパターニングし、かつゲートを部分的に覆うことにより、ドレインとゲートとの間の容量結合を変調させることが可能になる。一例示的実施形態では、Ｍ２は、最高ドレイン電圧地点（フィンガのセンタ）からフィンガのエッジ（たとえば図１のドレイン１１０の上部および下部）に向かって縮小される。この容量効果は、利得を低減させる可能性があるが、ドレイン電圧がより高いところでゲート電圧をブートストラップすることができ、たとえばフィンガ幅にわたって電圧ストレスを標準的にすることができる。したがって、Ｍ２の実施形態は、ドレインフィンガの長さ全体にわたってＲＣ時定数に対応するバランスのとれたドレイン−ゲート間遅延を可能にするようにパターニングされてよく、それにより、いくつかの例示的な応用例において、非常に長いフィンガ幅の利用が可能になる。
【００１９】
図４は、一実施形態によるテーパ状補償を示す。この例では、ＢＥメタル層Ｍ２が、テーパがドレインの長さの中点のところでより幅広く、ドレインの長さの終点に向かって狭くなるように構成される。一実装形態では、テーパは、ドレインの長さに沿った導電性材料の幅の階段状変化からなる。たとえば、４８１ＡのところのＭ２は最も幅広くてよく、ここでＭ２は、ドレインの両方の側でゲートにオーバーラップする。しかしながら、４８１ＡのところのＭ２の２つの側に隣接する４８１ＢのところのＭ２は、４８１ＡのところのＭ２よりも狭く、４８１ＡのところのＭ２ほどドレインの両方の側でゲートにオーバーラップしない。同様に、４８１ＣのところのＭ２は最も狭くてよく、ここでＭ２は、ドレインの両方の側でゲートに最も（または、たとえば全く）オーバーラップしないことがある。４８１ＢのところのＭ２の２つの側に隣接する４８１ＣのところのＭ２は、４８１ＢのところのＭ２よりも狭く、４８１ＢのところのＭ２ほどドレインの両方の側でゲートにオーバーラップしない。階段状テーパでのより少ないまたはより多くの階段が、たとえば他の実施形態において使用されてよいことを理解されたい。
【００２０】
図５は、別の実施形態によるテーパ状補償を示す。この例では、ＢＥメタル層Ｍ２  ５８１が、テーパがドレインの長さの中点のところでより幅広く、ドレインの長さの終点に向かって狭くなるように構成される。一実装形態では、Ｍ２  ５８１のテーパは、ドレインの長さに沿った導電性材料の幅の直線的な変化からなる。たとえば、ドレインのセンタ点（たとえばＬｄ／２）のところで、Ｍ２は最大幅５８２を有してよい。Ｍ２は、ドレインの各端部に向かって最小幅５８３近くまで直線的にテーパ状になってよい。したがって、抵抗経路が増大するにつれて、たとえば、ドレイン電圧の変化を補償してほぼ同じＲＣ時定数を維持するように、ゲート−ドレイン間静電容量が縮小される。
【００２１】
図６は、一実施形態によるトランジスタ内の寄生抵抗および静電容量のモデルを示す。この例では、単一のトランジスタが、３つの並列トランジスタ６１０〜６１２としてモデリングされている。トランジスタ６１０は、センタタップ近くのＭＯＳ構造に対応し、ドレイン内の抵抗経路が短いため、他のデバイスに比べて低いドレイン抵抗を有してよい。トランジスタ６１１は、センタタップとエッジとの間の領域内のＭＯＳ構造に対応し、ドレイン内の抵抗経路がより長いため、たとえばセンタデバイス６１０よりも高いドレイン抵抗を有してよい。トランジスタ６１２は、上側エッジおよび下側エッジにおける領域内のＭＯＳ構造に対応し、ドレイン内の抵抗経路が長いため、たとえば最も高いドレイン抵抗を有してよい。図６に示すように、テーパ状にすることにより、ドレインの長さに沿って異なるゲート−ドレイン間静電容量Ｃｇｄを生み出すことができる。たとえば、センタトランジスタ６１０は、第１のＣｇｄ６０２（Ｃ１）を有してよい。テーパは、センタのところで最も幅広く、したがって、Ｃｇｄ６０２はセンタ領域において最も大きい値を有する。ドレインフィンガに沿って抵抗経路が増大するにつれて、ゲート−ドレイン間静電容量が低減される。たとえば、センタ−エッジ間トランジスタ６１１は、Ｃｇｄ６０２よりも値の低い第２のＣｇｄ６０４（Ｃ２）を有してよい。同様に、エッジトランジスタ６１２は、Ｃｇｄ６０４よりも値の低い第３のＣｇｄ６０６（Ｃ３）を有してよい。したがって、ドレインの長さに沿った抵抗経路が増大するにつれて、ゲートとドレインとの間の容量結合が低減される。有利には、寄生抵抗とゲート−ドレイン間静電容量とによって生み出される時定数が、ドレインの長さにわたってほぼ一定に維持され得る。一定のＲＣゲート−ドレイン間時定数は、幅の長いデバイスに対して、安定性を改善し、より均一な遅延をもたらす。
【００２２】
上の記載は、本開示の様々な実施形態を、特定の実施形態の態様がどのように実装され得るかについて示した例とともに示している。上の例は、それらの実施形態しかないと見なされるべきではなく、添付の特許請求の範囲によって規定される特定の実施形態の融通性および利点を示すために提示されている。上の開示および添付の特許請求の範囲に基づいて、特許請求の範囲によって規定される本開示の範囲から逸脱することなく、他の構成、実施形態、実装形態、および均等物が採用されてよい。
【符号の説明】
【００２３】
１００  トランジスタ
１０１  センタタップ、ドレイン
１１０  ドレイン
１１０Ａ  第１の側
１１０Ｂ  第２の側
１２０Ａ  ゲート、構造、ゲートフィンガ
１２０Ｂ  ゲート、構造、ゲートフィンガ
１３０Ａ  ソース、ソースフィンガ
１３０Ｂ  ソース、ソースフィンガ
１５０Ａ  電流経路、電流および抵抗経路
１５０Ｂ  電流経路、電流および抵抗経路
１５０Ｃ  電流経路、電流および抵抗経路
１５０Ｄ  電流経路、電流および抵抗経路
１５０Ｅ  電流経路
１５０Ｆ  電流経路、電流および抵抗経路
１５１  経路
１５１Ａ  電流
１５１Ｂ  電流
１５１Ｃ  電流
１５１Ｄ  電流
１５２  チャネル
１８０  導電性材料、ＢＥ、バックエンドメタル
２００Ａ  第１のトランジスタ
２００Ｂ  第２のトランジスタ、回路
２００Ｃ  第３のトランジスタ
２１０  共通ドレイン
２２０  共通ゲート
２３０  共通ソース
２６０  ドレイン抵抗（Ｒｄ１）、ドレイン抵抗
２６１  ソース抵抗（Ｒｓ１）、静電容量
２６２  ドレイン抵抗（Ｒｄ２）
２６３  ソース抵抗（Ｒｓ２）
２６４  ドレイン抵抗（Ｒｄ３）
２６５  ソース抵抗（Ｒｓ３）
３０１  メタライゼーション層（Ｍ１）
３０２Ａ  Ｎドリフト領域
３０２Ｂ  Ｎドリフト領域
３０３Ａ  ｐ型ウェル（ＰＷ）領域
３０３Ｂ  ｐ型ウェル（ＰＷ）領域
３０４Ａ  空乏領域
３０４Ｂ  空乏領域
３０５Ａ  浅溝分離（ＳＴＩ）
３０５Ｂ  浅溝分離（ＳＴＩ）
３１０  高ドープｎ＋ドレイン
３２０Ａ  ゲート
３２０Ｂ  ゲート
３３０Ａ  高ドープｎ＋ソース
３３０Ｂ  高ドープｎ＋ソース
３７７  非導電性材料
３８０  メタライゼーション層（Ｍ２）
３８１Ａ  幅
３８１Ｂ  幅
３９０  ビア
３９１  ビア
３９２  ビア
３９７  埋込み酸化膜（ＢＯＸ）
３９８  シリコン基板
３９９  第３のメタライゼーション層（Ｍ３）
４８１Ａ  Ｍ２
４８１Ｂ  Ｍ２
４８１Ｃ  Ｍ２
５８１  ＢＥメタル層Ｍ２
５８２  最大幅
５８３  最小幅
６０２  第１のＣｇｄ
６０４  第２のＣｇｄ
６０６  第３のＣｇｄ
６１０  センタデバイス、センタトランジスタ
６１１  センタ−エッジ間トランジスタ
６１２  エッジトランジスタ
【図１】
2017527999.tif 000003
【図２Ａ】
2017527999.tif 000004
【図２Ｂ】
2017527999.tif 000005
【図３】
2017527999.tif 000006
【図４】
2017527999.tif 000007
【図５】
2017527999.tif 000008
【図６】
2017527999.tif 000009
【手続補正書】
【提出日】平成29年3月16日(2017.3.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソース、ゲート、およびドレインを備えるトランジスタであって、
前記ドレインが、長さおよび幅を備え、
前記ソースが、前記ドレインの第１の側に前記ドレインの前記長さと平行に配置された第１のソースフィンガ、および前記ドレインの第２の側に前記ドレインの前記長さと平行に配置された第２のソースフィンガを備え、
前記ゲートが、前記ドレインの前記第１の側と前記第１のソースフィンガとの間に前記ドレインの前記長さと平行に配置された第１のゲートフィンガ、および前記ドレインの前記第２の側と前記第２のソースフィンガとの間に前記ドレインの前記長さと平行に配置された第２のゲートフィンガを備える、
トランジスタと、
前記トランジスタの前記ドレインと前記ゲートの少なくとも一部分との上に配置され、前記ドレインと、前記ドレインの前記長さの中点のところでのみ電気的接触する、導電性材料と、
前記導電性材料と前記トランジスタの前記ゲートとの間の、非導電性材料と
を備え、
前記ドレインが、前記ソースに至る異なる抵抗経路を備え、前記導電性材料が、前記ゲートの長さに平行な前記ドレインの前記長さに沿ってテーパ状にされ、前記テーパが、前記ドレインの前記長さの前記中点のところでより幅広く、前記ドレインの前記長さの終点に向かって狭くなり、前記導電性材料が、前記ゲートと前記ドレインとの間に、前記抵抗経路に沿った抵抗に反比例して変化する静電容量を生み出すように構成される、
半導体デバイス。
【請求項２】
前記テーパが、前記ドレインの前記長さに沿った前記導電性材料の幅の階段状変化からなる、請求項１に記載の半導体デバイス。
【請求項３】
前記テーパが、前記ドレインの前記長さに沿った前記導電性材料の幅の直線的な変化からなる、請求項１に記載の半導体デバイス。
【請求項４】
前記導電性材料が、前記ドレインの前記長さに沿ってほぼ均一なＲＣ時定数を生み出すように構成される、請求項１に記載の半導体デバイス。
【請求項５】
前記トランジスタが、シリコンオンインシュレータトランジスタである、請求項１に記載の半導体デバイス。
【請求項６】
前記トランジスタが、前記ドレインと前記ソースとの間にＮドリフト領域を備え、前記導電性材料が、前記ドレインおよび前記Ｎドリフト領域にオーバーラップする、請求項１に記載の半導体デバイス。
【請求項７】
前記導電性材料が、メタライゼーション層である、請求項１に記載の半導体デバイス。
【請求項８】
前記導電性材料が前記ドレインに、第１のメタライゼーション層を使用して前記ドレインの長さの前記中点のところで電気的に結合され、前記導電性材料が、前記第１のメタライゼーション層にビアを使用して結合された第２のメタライゼーション層である、請求項１に記載の半導体デバイス。
【請求項９】
前記導電性材料が、前記ゲートの少なくとも一部分および前記ドレインにオーバーラップする、請求項１に記載の半導体デバイス。
【請求項１０】
電流が、前記ドレインの前記中点に流入し、前記第１のソースフィンガの中を反対方向に流れ、前記第２のソースフィンガの中を反対方向に流れる、請求項１に記載の半導体デバイス。
【請求項１１】
電流を、導電性材料からトランジスタのドレインに結合させるステップであって、前記トランジスタが、ソース、ゲート、および前記ドレインを備え、
前記ドレインが、長さおよび幅を備え、
前記ソースが、前記ドレインの第１の側に前記ドレインの前記長さと平行に配置された第１のソースフィンガ、および前記ドレインの第２の側に前記ドレインの前記長さと平行に配置された第２のソースフィンガを備え、
前記ゲートが、前記ドレインの前記第１の側と前記第１のソースフィンガとの間に前記ドレインの前記長さと平行に配置された第１のゲートフィンガ、および前記ドレインの前記第２の側と前記第２のソースフィンガとの間に前記ドレインの前記長さと平行に配置された第２のゲートフィンガを備え、
前記導電性材料が、前記トランジスタの前記ドレインと前記ゲートの少なくとも一部分との上に配置され、前記ドレインと、前記ドレインの前記長さの中点のところでのみ電気的接触する、
ステップと、
前記電流を、異なる抵抗経路に沿って、前記ドレインを通り、前記ゲートの下をくぐって、前記ソースに結合させるステップであって、前記導電性材料と前記トランジスタの前記ゲートおよび前記ドレインとの間に、非導電性材料が構成され、前記導電性材料が、前記ゲートの長さに平行な前記ドレインの前記長さに沿ってテーパ状にされ、前記テーパが、前記ドレインの前記長さの中点のところでより幅広く、前記ドレインの前記長さの終点に向かって狭くなり、前記導電性材料が、前記ゲートと前記ドレインとの間に静電容量を生み出し、前記静電容量が、前記抵抗経路に沿った抵抗に反比例して変化する、ステップと
を含む、方法。
【請求項１２】
前記導電性材料が、前記ゲートの少なくとも一部分および前記ドレインにオーバーラップする、請求項１１に記載の方法。
【請求項１３】
基板上にトランジスタを形成するステップであって、前記トランジスタが、ソース、ゲート、およびドレインを備え、
前記ドレインが、長さおよび幅を備え、
前記ソースが、前記ドレインの第１の側に前記ドレインの前記長さと平行に配置された第１のソースフィンガ、および前記ドレインの第２の側に前記ドレインの前記長さと平行に配置された第２のソースフィンガを備え、
前記ゲートが、前記ドレインの前記第１の側と前記第１のソースフィンガとの間に前記ドレインの前記長さと平行に配置された第１のゲートフィンガ、および前記ドレインの前記第２の側と前記第２のソースフィンガとの間に前記ドレインの前記長さと平行に配置された第２のゲートフィンガを備える、
ステップと、
前記ドレインおよび前記ゲートの上に、非導電性材料を形成するステップと、
前記トランジスタの前記ドレインと前記ゲートの少なくとも一部分との上に配置され、前記ドレインと、前記ドレインの前記長さの中点のところでのみ電気的接触する、導電性材料を形成するステップであって、前記導電性材料と前記トランジスタの前記ゲートおよび前記ドレインとの間に、前記非導電性材料が構成される、ステップと
を含み、
前記ドレインが、前記ソースに至る異なる抵抗経路を備え、前記導電性材料が、前記ゲートの長さに平行な前記ドレインの前記長さに沿ってテーパ状にされ、前記テーパが、前記ドレインの前記長さの中点のところでより幅広く、前記ドレインの前記長さの終点に向かって狭くなり、前記導電性材料が、前記ゲートと前記ドレインとの間に、前記抵抗経路に沿った抵抗に反比例して変化する静電容量を生み出すように構成される、
方法。
【請求項１４】
前記導電性材料が、前記ゲートの少なくとも一部分および前記ドレインにオーバーラップする、請求項１３に記載の方法。
【国際調査報告】
2017527999.tif 000010
2017527999.tif 000011