(57)【要約】  アクティブモードにおいてメモリデバイスを動作するのに適した供給電圧レベルを有する供給電圧を受け取るように互いに結合され、データ保持モードにおいてメモリデバイスを動作するための最低電圧レベルよりも高い調整可能なバイアスされた電圧をメモリデバイスに供給するように動作可能な半導体デバイスのペアを有するメモリデバイスバイアス回路が開示される。半導体デバイスのペアは、第１の半導体デバイスと、半導体デバイスのペアがＮ型半導体デバイスおよびＰ型半導体デバイスの各々を含むように第１の半導体デバイスとは逆のタイプの半導体デバイスを含む第２の半導体デバイスとを含む。メモリデバイスバイアス回路は、第２の半導体デバイスに結合され、供給電圧に基づいて第２の半導体デバイスの動作を調整するように構成されたバイアス調整回路をさらに含む。【選択図】図４
2017503302.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスバイアス回路であって、
メモリデバイスをアクティブモードにおいて動作するのに適した供給電圧レベルを有する電源から供給電圧を受け取るように結合され、前記メモリデバイスをデータ保持モードにおいて動作するための最低電圧レベルよりも高い調整可能なバイアスされた電圧を前記メモリデバイスに供給するように動作可能な半導体デバイスのペア、前記半導体デバイスのペアは、
第１の半導体デバイスと、
第２の半導体デバイス、前記第２の半導体デバイスは、前記半導体デバイスのペアがＮ型半導体デバイスおよびＰ型半導体デバイスの各々を備えるように、前記第１の半導体デバイスとは逆のタイプの半導体デバイスを備える、と
を備える、と、
前記第２の半導体デバイスに結合され、前記供給電圧に基づいて前記第２の半導体デバイスの前記動作を調整するように構成されたバイアス調整回路と
を備えるメモリデバイスバイアス回路。
【請求項２】
前記バイアス調整回路は、前記第２の半導体デバイスのバルク部に結合され、前記第２の半導体デバイスにおけるドレイン電圧とは異なるバイアス調整電圧を前記バルク部に供給するように構成される、
請求項１に記載のメモリデバイスバイアス回路。
【請求項３】
前記第１の半導体デバイスは、ＰＭＯＳデバイスを備え、前記第２の半導体は、ＮＭＯＳデバイスを備え、前記バイアス調整電圧は、前記ＮＭＯＳデバイスにおける前記ドレイン電圧よりも低い、
請求項２に記載のメモリデバイスバイアス回路。
【請求項４】
前記電源は、正電圧レールと負電圧レールとを備え、前記ＮＭＯＳデバイスの前記バルク部に供給される前記バイアス調整電圧は、前記負電圧レールから前記調整可能なバイアスされた電圧までの範囲である調整電圧を備える、
請求項３に記載のメモリデバイスバイアス回路。
【請求項５】
前記第１の半導体デバイスは、ＮＭＯＳデバイスを備え、前記第２の半導体は、ＰＭＯＳデバイスを備え、前記バイアス調整電圧は、前記ＰＭＯＳデバイスにおける前記ドレイン電圧よりも高い、
請求項２に記載のメモリデバイスバイアス回路。
【請求項６】
前記ＰＭＯＳデバイスは、ウェル近接効果の影響下にあり、前記バイアス調整回路は、これらの効果を低減するために前記バイアス調整電圧を調整するように構成される、
請求項５に記載のメモリデバイスバイアス回路。
【請求項７】
前記電源は、正電圧レールと負電圧レールとを備え、前記ＰＭＯＳデバイスの前記バルク部に供給される前記バイアス調整電圧は、前記調整可能なバイアスされた電圧から前記正電圧レールまでの範囲である調整電圧を備える、
請求項５に記載のメモリデバイスバイアス回路。
【請求項８】
前記バイアス調整回路は、前記第２の半導体デバイスのしきい値電圧を低減するために前記バイアス調整電圧を調整するように構成される、
請求項２に記載のメモリデバイスバイアス回路。
【請求項９】
半導体デバイスにおいて電流リーケージ低減のための方法であって、
半導体デバイスのペアを備え、前記半導体デバイスのペアをバイパスしつつ第１の電圧レベルで、メモリデバイスに電源からの供給電圧を供給するように前記メモリデバイスに結合された回路を切り替えることと、
バイアス調整信号を使用して前記半導体のペアにおける選択された半導体デバイスの動作パラメータを調整することと、
前記バイアス調整信号に基づいて、データ保持モードにおいて動作する前記メモリデバイスのための最低電圧レベルよりも高い第２の電圧レベルに達するように、前記半導体デバイスのペアを通じて前記メモリデバイスに前記電源によって供給される前記供給電圧のレベルを低減すること、ここにおいて、前記第２の電圧レベルは、前記第１の電圧レベルよりも低い、と
を備える、方法。
【請求項１０】
前記第１の電圧レベルは、アクティブモードにおいて動作する前記メモリデバイスのための第１の電圧ヘッドルームを備え、前記第２の電圧レベルは、前記第１の電圧ヘッドルームよりも低い第２の電圧ヘッドルームを備え、前記第２の電圧ヘッドルームは、前記メモリデバイスが前記メモリデバイスに記憶された情報を維持するのを可能にする、
請求項９に記載の方法。
【請求項１１】
前記メモリデバイスは、メモリコアを備え、前記選択された半導体デバイスは、Ｐ型半導体デバイスまたはＮ型半導体デバイスのいずれか一方を備え、前記バイアス調整信号は、前記選択された半導体デバイスの前記動作パラメータを前記メモリコア内の同様のタイプのすべての半導体デバイスに関する前記動作パラメータの平均と一致するように調整するように構成される、
請求項９に記載の方法。
【請求項１２】
前記選択された半導体デバイスの前記動作パラメータの前記調整は、前記選択された半導体デバイスのしきい値電圧を低減するために、前記選択された半導体デバイスのバルク部に前記バイアス調整信号を供給することを備える、
請求項９に記載の方法。
【請求項１３】
前記半導体デバイスのペアの前記選択された半導体デバイスは、ＮＭＯＳデバイスを備え、前記電源は、正電圧レールと負電圧レールとを備え、前記ＮＭＯＳデバイスの前記バルク部に供給される前記バイアス調整信号は、前記負電圧レールから前記調整可能なバイアスされた電圧までの範囲である調整電圧を備える、
請求項１２に記載の方法。
【請求項１４】
前記半導体デバイスのペアの前記選択された半導体デバイスは、ＰＭＯＳデバイスを備え、前記電源は、正電圧レールと負電圧レールとを備え、前記ＰＭＯＳデバイスの前記バルク部に供給される前記バイアス調整信号は、前記調整可能なバイアスされた電圧から前記正電圧レールまでの範囲である調整電圧を備える、
請求項１２に記載の方法。
【請求項１５】
半導体デバイスにおいて電流リーケージ低減のための装置であって、
メモリデバイスをアクティブモードにおいて動作するのを可能にするための第１の電圧レベル、およびメモリデバイスを非アクティブモードにおいて動作するのを可能にするための第２の電圧レベルで前記メモリデバイスに、電源からの供給電圧を供給するように前記メモリデバイスに結合するように構成された回路、前記回路は、半導体デバイスのペアを備え、前記半導体デバイスのペアを通じて、前記電源からの前記供給電圧が前記第２のレベルで前記メモリデバイスに供給される、と、
前記第２の電圧レベルが、データ保持モードにおいて動作する前記メモリデバイスのための最低電圧レベルに近くなるように、前記供給電圧に基づいて前記半導体デバイスのペアにおける選択された半導体デバイスの動作パラメータを調整するための手段と
を備える、装置。
【請求項１６】
前記第１の電圧レベルは、アクティブモードにおいて動作する前記メモリデバイスのための第１の電圧ヘッドルームを備え、前記第２の電圧レベルは、前記メモリデバイスに記憶された情報を維持する前記メモリデバイスのための、前記第１の電圧ヘッドルームよりも低い第２の電圧ヘッドルームを備える、
請求項１５に記載の装置。
【請求項１７】
前記メモリデバイスはメモリコアを備え、前記選択された半導体デバイスは、Ｐ型半導体デバイスまたはＮ型半導体デバイスのいずれか一方を備え、前記選択された半導体デバイスの前記動作パラメータを前記調整するための手段は、前記選択された半導体デバイスの前記動作パラメータを前記メモリコア内の同様のタイプのすべての半導体デバイスに関する前記動作パラメータの平均と一致するように調整するためのバイアス調整信号を供給するための手段を備える、
請求項１５に記載の装置。
【請求項１８】
前記動作パラメータを前記調整するための手段は、前記選択された半導体デバイスのしきい値電圧を低減するために、前記選択された半導体デバイスのバルク部にバイアス調整信号を供給するための手段を備える、
請求項１５に記載の装置。
【請求項１９】
前記半導体デバイスのペアの前記選択された半導体デバイスは、ＮＭＯＳデバイスを備え、前記電源は、正電圧レールと負電圧レールとを備え、前記ＮＭＯＳデバイスの前記バルク部に供給される前記バイアス調整信号は、前記負電圧レールから前記第２の電圧レベルまでの範囲である調整電圧を備える、
請求項１８に記載の装置。
【請求項２０】
前記半導体デバイスのペアの前記選択された半導体デバイスはＰＭＯＳデバイスを備え、前記電源は、正電圧レールと負電圧レールとを備え、前記ＰＭＯＳデバイスの前記バルク部に供給される前記バイアス調整信号は、前記第２の電圧レベルから前記正電圧レールまでの範囲である調整電圧を備える、
請求項１８に記載の装置。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]本出願は、その内容全体が参照により本明細書に組み込まれる、２０１３年１２月１３日に米国特許商標庁に出願された米国非仮特許出願第１４／１０６，５７５号の優先権および利益を主張する。
【技術分野】
【０００２】
[0002]本開示の各態様は概して、メモリデバイスに関し、より詳細にはスタティックランダムアクセスメモリ（ＳＲＡＭ）における耐プロセス電流リーケージ低減に関する。
【背景技術】
【０００３】
[0003]ほとんどすべての現代の電子機器において、実行時間の長さならびにスケーラビリティのような設計上の要件に起因してメモリデバイスの電力を節約することが極めて望ましい。スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスは、ビットセルまたはＳＲＡＭセルと呼ばれることもある各ビットを記憶するのに双安定ラッチング回路を使用する一種の半導体メモリデバイスである。ＳＲＡＭデバイスなどの組込みメモリデバイスにおける電力消費量を低減させるために、現代のメモリデバイスアーキテクチャは一般に、ビットセルのセットで構成されたメモリバンクを含む１つまたは複数のメモリアレイを有するコアアレイと、特定のメモリバンクにアクセスするのに使用され得る周辺回路に分離される。周辺回路は、デコーダによって識別される特定のメモリバンクにおいて情報をそれぞれ記憶し復元するための書込み回路と読取り回路とを含む。したがって、アクセスされていないメモリバンクに記憶されたデータを維持するには、各ビットセル内の双安定ラッチング回路に十分な電力をそれらのメモリバンクに供給するだけでよい。
【０００４】
[0004]ＳＲＡＭメモリデバイスは一般に、３つの異なる動作モードを有する。第１のモードは、コアアレイおよび周辺回路が準備状態であり、入力を待っている「アクティブ」モードである。アクティブモードでは、各メモリアレイおよび周辺回路への電源線がハイに保持され、一方、各メモリアレイへの選択線が、動作が実行されることが必要になるまでローに保持される。選択線は次いで、特定のメモリアレイを選択するためにハイにされてもよい。第２のモードは「スリープ保持」モードであり、メモリアレイに書き込まれているデータはどんなデータでも維持することが望ましいが、電力消費量を低減させることが望ましい。スリープ保持モードでは、周辺回路はオフにされたままであり、一方、依然として各メモリアレイへの電源線に電力が供給される。第３のモードは、「ディープスリープ」状態であり、コアレイと周辺回路がどちらもオフにされ、最大の電力節約が実現される。
【０００５】
[0005]スリープ保持モードでは周辺回路には電力が供給されず、コアアレイには最小限の電力しか供給されないが、メモリデバイスでは、依然としてコアアレイにおいて電力リーケージが生じ得る。このことは、コアアレイに供給されるいかなる電力も電力リーケージを生じさせることに起因する。電力リーケージを低減させる１つの一般的なアプローチは、電源電圧バイアスと呼ばれ、ここで、供給側電圧が同じレベルに維持されるが、電源電圧と呼ばれる、メモリアレイに供給される接地電圧のレベルが上昇される。したがって、メモリアレイのヘッドルーム、したがってそこからのリーケージが低減される。しかし、このアプローチにはいくつかの制約が存在する。
【０００６】
[0006]たとえば、スリープ保持動作モード時のＳＲＡＭデバイスでは、コアアレイの電源電圧が、データを保持するためのレールツーレール電圧要件を満たす点のすぐ下の点まで高くされる。この高くされた電圧は、各プロセスコーナーにわたって非常に影響を受けやすい。従来の方式に加えて、高くされた電源電圧レベルを各プロセスコーナーにわたって収束させ、ＳＲＡＭコアアレイリーケージの低減を最大にするための方式が必要である。
【発明の概要】
【０００７】
[0007]以下において、開示されるアプローチの１つまたは複数の態様を基本的に理解できるように、そのような態様の簡略化された概要を提示する。この概要は、本開示のすべての考えられる特徴の包括的な概観ではなく、本開示のすべての態様の主要または重要な要素を特定するものでもなく、本開示のいずれかまたはすべての態様の範囲を定めるものでもない。その唯一の目的は、後に提示されるより詳細な説明の前置きとして、本開示の１つまたは複数の態様のいくつかの概念を簡略化された形で提示することである。
【０００８】
[0008]一態様では、本開示は、アクティブモードにおいてメモリデバイスを動作させるのに適した供給電圧レベルを有する供給電圧を受け取るように互いに結合され、データ保持モードにおいてメモリデバイスを動作させるためにメモリデバイスに調整可能なバイアスされた電圧を供給するように動作可能な半導体デバイスのペアを含むメモリデバイスバイアス回路を提供する。半導体デバイスのペアは、第１の半導体デバイスと第２の半導体デバイスとを含み、第２の半導体デバイスは、半導体デバイスのペアがＮ型半導体デバイスおよびＰ型半導体デバイスの各々を含むように第１の半導体デバイスとは逆のタイプの半導体デバイスである。バイアス調整回路は、第２の半導体デバイスに結合され、供給電圧に基づいて第２の半導体デバイスの動作を調整するように構成される。
【０００９】
[0009]本開示の別の態様は、半導体デバイスにおいて電流リーケージを低減させるための方法であって、半導体デバイスのペアを含み、メモリデバイスに結合された回路を、電源からの供給電圧を半導体デバイスのペアをバイパスしつつ第１の電圧レベルでメモリデバイスに供給するように切り替えることと、バイアス調整信号を使用して半導体デバイスのペアにおける選択された半導体デバイスの動作パラメータを調整することと、バイアス調整信号に基づいて、電源によって半導体デバイスのペアを通じてメモリデバイスに供給される供給電圧のレベルを、データ保持モードにおいて動作するメモリデバイスのための最低電圧レベルよりも高い第２の電圧レベルに達するように低くすることと、ここにおいて第２の電圧レベルが第１の電圧レベルよりも低いこととを含む方法を提供する。
【００１０】
[0010]本開示のさらに別の態様は、半導体デバイスにおいて電流リーケージを低減させるための装置であって、電源からの供給電圧を、メモリデバイスがアクティブモードにおいて動作するのを可能にするための第１の電圧レベルおよびメモリデバイスが非アクティブモードにおいて動作するのを可能にするための第２の電圧レベルでメモリデバイスに供給するようにメモリデバイスに結合するように構成された回路と、回路は半導体デバイスのペアを備え、その半導体デバイスのペアを通じて電源からの供給電圧が第２のレベルでメモリデバイスに供給される、第２の電圧レベルが、データ保持モードにおいて動作するメモリデバイスのための最低電圧レベルに近くなるように、供給電圧に基づいて半導体デバイスのペアにおける選択された半導体デバイスの動作パラメータを調整するための手段とを備える装置を提供する。
【００１１】
[0011]開示のこれらおよび他の態様は、以下の発明を実施するための形態を検討すればより十分に理解されよう。
【図面の簡単な説明】
【００１２】
[0012]本開示のこれらおよび他の例示的な態様について、以下の発明を実施するための形態および添付の図面において説明する。
【図１】ＳＲＡＭにおいて電流リーケージを低減させるための既存の電圧バイアスアプローチについて説明するのに使用され得る第１の電圧バイアスアーキテクチャのブロック図。
【図２】図１の第１の電圧バイアスアーキテクチャにおいて使用され得る既存の電圧バイアスダイオード構成の回路図。
【図３】ＳＲＡＭにおける電流リーケージの耐プロセス低減（process tolerant reduction）のために開示されるアプローチの様々な態様に従って構成された平衡ＮＭＯＳベース電圧バイアスアーキテクチャのブロック図。
【図４】図３の平衡ＮＭＯＳベース電圧バイアスアーキテクチャにおいて使用され得るＳＲＡＭにおける電流リーケージの耐プロセス低減を実行するための開示されるアプローチの様々な態様に従って構成されたバイアスレベル調整メカニズムを有する平衡ＮＭＯＳベース電圧バイアス回路の回路図。
【図５ａ】図４のバイアスレベル調整メカニズムを実現するための様々なアプローチについて説明するのに使用され得る回路図。
【図５ｂ】図４のバイアスレベル調整メカニズムを実現するための様々なアプローチについて説明するのに使用され得る回路図。
【図６】ＳＲＡＭにおいて電流リーケージを低減させるための別の既存の電圧バイアスアプローチについて説明するのに使用され得る第２の電圧バイアスアーキテクチャのブロック図。
【図７】図６の第２の電圧バイアスアーキテクチャにおいて使用され得る既存の電圧バイアスダイオード構成の回路図。
【図８】ＳＲＡＭにおける電流リーケージの耐プロセス低減を実行するための開示されるアプローチの様々な態様に従って構成された平衡ＰＭＯＳベース電圧バイアスアーキテクチャのブロック図。
【図９】図８の平衡ＰＭＯＳベース電圧バイアスアーキテクチャにおいて使用され得るＳＲＡＭにおける電流リーケージの耐プロセス低減を実行するための開示されるアプローチの様々な態様に従って構成されたバイアスレベル調整メカニズムを有する平衡ＰＭＯＳベース電圧バイアス回路の回路図。
【図１０ａ】図４のバイアスレベル調整メカニズムを提供する様々なアプローチについて説明するために使用され得る回路図。
【図１０ｂ】図４のバイアスレベル調整メカニズムを提供する様々なアプローチについて説明するために使用され得る回路図。
【図１１】開示されるアプローチの様々な態様に従って構成された耐プロセス平衡電圧バイアス回路の動作について説明するフローチャート。
【図１２】図３および図８の耐プロセス平衡電圧バイアスアーキテクチャが使用され得るシステムオンチップ（ＳｏＣ）の例を概念的に示すブロック図。
【００１３】
[0025]慣例により、図面のいくつかは、明快のために簡略化されることがある。したがって、図面は、所与の装置（たとえば、デバイス）または方法の構成要素のすべてを示すとは限らない。最後に、本明細書および図の全体にわたって、同様の特徴を示すために同様の参照番号が使用され得る。
【発明を実施するための形態】
【００１４】
[0026]添付の図面に関して以下に記載する詳細な説明は、様々な構成の説明として意図し、本明細書で説明する概念が実施され得る唯一の構成を表すことを意図しない。詳細な説明は、種々の概念を完全に理解することを目的とした具体的な詳細を含む。しかしながら、これらの概念は、これらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの事例では、よく知られている構造および構成要素は、そのような概念を不明瞭にすることを避けるために、ブロック図の形態で示されている。
【００１５】
[0027]図１は、複数のメモリ列２２−１〜２２−ｎを含んでもよいメモリアレイ２０に関する様々な電流リーケージ低減アプローチについて説明するのに使用され得る第１の電圧バイアスアーキテクチャ１０を示す。以下の説明では、メモリアレイ２０は、コアアレイと呼ばれることもある。説明を不必要に複雑にするのを回避するために周辺回路も電源回路も示されていない。メモリアレイ２０は、正電圧レール１２ａおよび負電圧レール１２ｂに結合され、正電圧レール１２ａ上で電源回路からのレールツーレール電圧ＶDDを供給され、負電圧レール１２ｂ上で電源回路からのＶSS_COREを供給される。一般に、メモリアレイ２０に利用可能なレールツーレール電圧は、電圧ヘッドルーム（ＶHEADROOM）と呼ばれることもあり、一般に正電圧レールの電圧レベルと電源からの負電圧レールの電圧レベルとの間の差として理解される。メモリアレイ２０が通常の動作の間に十分に高いＶHEADROOMを供給されることが望ましいので、負電圧レール１２ｂは、事実上グランドと見なされてもよいＶSSにできるだけ近い値に維持される。しかし、メモリアレイ２０がスリープ保持モードにおいて動作しているときなど、アクティブモードではないときには、メモリアレイ２０からの電流リーケージがメモリアレイ２０に供給される電圧のレベルに比例するのでＶHEADROOMを低減させることが望ましい。したがって、メモリアレイ２０がスリープ保持モードであるときにＶHEADROOMを低くすると、電流リーケージが低減され、それによって失われるエネルギーが低減されるはずである。メモリアレイ２０に記憶されたデータを確実に保持するには、ＶHEADROOM、すなわちメモリアレイ２０のレールツーレール電圧が、メモリアレイ２０が記憶されたデータを維持できるほど高い電圧レベルに維持される必要がある。
【００１６】
[0028]従来の電源電圧バイアスアプローチでは、負電圧レール１２ｂは、ＶSS_COREがＶSSより高いも高い電圧レベルまで高くされるように電圧バイアスダイオード回路１００によって調整される。ＶSS_COREのレベルを上げるとＶHEADROOMがＶSS_COREとＶSSとの間の差だけ効果的に低くなる。したがって、ＶHEADROOMが低くなると、メモリアレイ２０に供給される電圧のレベルが下がるので電流リーケージも低減する。再び図１を参照するとわかるように、電圧バイアスダイオード回路１００は、ＶHEADROOMが低くされる必要があるときに、この電圧が電圧バイアスダイオード回路１００の入力を介して伝送されるように電圧バイアスダイオード回路１００を動作させるための制御信号を受信する。具体的には、ｅｎ入力に供給される制御信号が「ハイ」になると、電圧バイアスダイオード回路１００がアクティブ状態においてＶSS_COREをＶSSに非常に近い値にする。逆に、ｅｎ入力が「ロー」にされると、ＶSS_COREのレベルを上げることが可能になり、したがって、ＶHEADROOMが低くなる。
【００１７】
[0029]図２は、図１の第１の電圧バイアスアーキテクチャ１０内の複数の電圧バイアスダイオード回路１００−１〜１００−ｎのうちのいずれか１つを実装するのに使用され得る電圧バイアスダイオード回路２００−ｘを示す。電圧バイアスダイオード回路２００−ｘは、電源回路のＶSS側に対して、メモリアレイ２０の特定のメモリ列２２−ｘに関して、バイアスされたコア電圧ＶSS_COREに達するようにバイアスをかけ、それによって、メモリ列２２−ｘの非アクティブ動作モードの間のメモリアレイ２０における電流リーケージを低減させるようにＶHEADROOMを圧縮するのに使用され得る。電圧バイアスダイオード回路２００は、ダイオード２２０を利用してＶSSに対してＶSS_COREのレベルを上げる。具体的には、ダイオード２２０の１つの端子はＶSS_COREに接続され、ダイオード２２０の別の端子はＶSSに接続され、それによって、ＶSS_COREがダイオード２２０のしきい値電圧（ＶT）だけＶSSから高くされる。ＮＭＯＳトランジスタ２１０は、ＮＭＯＳトランジスタ２１０のｅｎ入力がハイ入力を受信したときに、ＮＭＯＳトランジスタ２１０がオンになり、メモリ列２２−ｘがアクティブ状態において動作するのを可能にするようにＶSS_COREのレベルをＶSSに近い値を有するのを可能にするように電圧バイアスダイオード回路２００−ｘの動作を制御する。
【００１８】
[0030]従来、回路に関する所望の機能を供給するデバイスは、電源回路のＶSS側に近い回路の部分上に配置されるときには、ＮＭＯＳデバイスを使用して実装される。したがって、ダイオードが必要であるときには、ＮＭＯＳダイオード（たとえば、ダイオード接続されたＮＦＥＴ）が使用されることが多い。再び図２を参照するとわかるように、電圧バイアスダイオード回路２００のダイオード２２０はＮＭＯＳダイオードである。言い換えれば、電圧バイアスダイオード回路２００によるメモリアレイ２０のＶHEADROOMに対する調整を追跡するのにＮＭＯＳデバイスが使用される。ＶSSをＶSS_COREに到達させるための調整を追跡するのにＮＭＯＳダイオードを使用することに関して説明したのと同じ概念が、本明細書において説明するようにＶDDをＶDD_CORE，に到達させるための調整を追跡するのにＰＭＯＳダイオードを使用することに適用されてもよい。
【００１９】
[0031]図６は、図１の第１の電圧バイアスアーキテクチャ１０によって使用されるＶHEADROOM低減アプローチと同様のアプローチを使用してメモリアレイ２０における電流リーケージを低減させるように動作する第２の電圧バイアスアーキテクチャ６０における電圧バイアスの別のアプローチを示す。第１の電圧バイアスアーキテクチャ１０によって具体化されるアプローチとは異なり、第２の電圧バイアスアーキテクチャ６０は、電源回路のＶDD側からメモリアレイ２０に供給される電圧レベルを下げることによってＶHEADROOMの低減を実現する。したがって、メモリアレイ２０は、依然として正電圧レール６２ａおよび負電圧レール６２ｂに結合されているが、図１に示されているように、正電圧レール１２ａからのレールツーレール電圧ＶDD、および負電圧レール１２ｂからのＶSS_COREではなく、図６に示されているように、正電圧レール６２ａ上で電源回路からレールツーレール電圧ＶDD_COREを供給され、負電圧レール６２ｂ上で電源回路からＶSSを供給される。
【００２０】
[0032]図７は、図６の第２の電圧バイアスアーキテクチャ６０内の複数の電圧バイアスダイオード回路６００−１〜６００−ｎのうちのいずれか１つを実装するのに使用され得る電圧バイアスダイオード回路７００−ｘを示す。電圧バイアスダイオード回路７００−ｘは、ＶDDに対して、メモリアレイ２０の特定のメモリ列２２−ｘに関して、バイアスされた電圧ＶDD_COREに達するようにバイアスをかけ、それによって、メモリ列２２−ｘの非アクティブ動作モードの間のメモリアレイ２０における電流リーケージを低減させるようにＶHEADROOMを圧縮するのに使用され得る。電圧バイアスダイオード回路７００は、ダイオード７２０（ダイオード接続されたＰＦＥＴ）を利用してＶDDに対してＶDD_COREのレベルを下げる。具体的には、ダイオード７２０の１つの端子はＶDDに接続され、ダイオード７２０の別の端子はＶDD_COREに接続され、それによって、ＶDD_COREがダイオード７２０のしきい値電圧（ＶT）だけＶDDから低くされる。ＰＭＯＳトランジスタ７１０は、ＮＭＯＳトランジスタ２１０が電圧バイアスダイオード回路２００−ｘを制御するための動作と同様に、電圧バイアスダイオード回路７００−ｘの動作を制御する。ＰＭＯＳトランジスタ７１０はＰ形半導体デバイスであるので、ＰＭＯＳトランジスタ７１０のイネーブル信号の値は、図２のＮＭＯＳトランジスタ２１０のイネーブル信号の逆の信号である。したがって、ＰＭＯＳトランジスタ７１０のｅｎ入力がローイネーブル信号を受信したときに、ＰＭＯＳトランジスタ７１０がオンになる。これによって、ＶDD_COREのレベルがＶDDに近い値を有することが可能になり、それによって、メモリ列２２−ｘがアクティブ状態において動作することが可能になる。言い換えれば、ＰＭＯＳトランジスタ７１０のイネーブル信号はアクティブモードに関してはローであり、非アクティブモードに関してはハイであるべきである。
【００２１】
[0033]いずれかのアプローチの下でのデータ損失の可能性を低減させるには、メモリアレイ２０のメモリ列２２−ｘに少なくともデータ保持に必要な電圧レベルと同程度の高い電圧レベルである電圧レベルＶHEADROOMを供給しなければならない。データ保持に関するこの最低電圧レベルは、ＶDRと呼ばれ、すべてのプロセス変動、電圧変動、および温度（ＰＶＴ）変動に対して維持されなければならない。上に記載されたように、代表的なメモリコア電圧バイアスアプローチでは、ＶHEADROOMを低減するために、図２の電圧バイアスダイオード回路２００のダイオード２２０などにおけるＮＭＯＳデバイス、または図７の電圧バイアスダイオード回路７００のダイオード７２０などにおけるＰＭＯＳデバイスを使用する。しかしながら、電流リーケージの一部はＮＭＯＳデバイスによって生じ、一部はＰＭＯＳデバイスに起因する。したがって、電圧バイアスダイオード回路２００と電圧バイアスダイオード回路７００はどちらも１種類のデバイスに基づいて設計されているので、いずれもＶHEADROOMに効率的にバイアスをかけることができず、すなわち、電流リーケージが最低限に抑えられることはない。たとえば、電圧が電圧バイアスダイオード回路２００によってバイアスをかけられている場合、ＮＭＯＳデバイスが弱くＰＭＯＳデバイスが強い場合には、リーケージの主な原因であるＰＭＯＳデバイスは追跡されない。これを補償するために、ダイオード２２０は、メモリアレイ２０が少なくともＶDRと同程度に高い供給電圧を受け取ることになるのを確実にするために、ダイオード２２０がＶHEADROOMにおけるＶSS_COREとＶSSとの間の差を低減するようにより導電性があるような控えめなサイズにする必要がある。ＶHEADROOMを高くすることは、リーケージ電流を増大させることに相当し、望ましくない。
【００２２】
[0034]開示されるアプローチの様々な態様は、様々なプロセスコーナー全体にわたってロバストなメモリ設計を実現する。半導体製造では、集積回路設計を半導体ウエハに適用する間にその集積回路設計に対する製作パラメータのばらつきが生じることが多い。プロセスコーナーは、ウエハ上にエッチングされた半導体デバイスを有する回路が正しく機能しなければならないこれらの製作パラメータばらつきの極大値を表す。たとえば、超大規模集積（ＶＬＳＩ）集積回路マイクロプロセッサ設計および半導体製作では、プロセスコーナーはシリコンウエハ上のトランジスタにおける公称ドーピング濃度に対するばらつきを表す。これらのプロセスコーナーにおいて動作する半導体デバイスから製作される特定の回路は、公称レベルまたは「典型的な」レベルで動作する半導体デバイスから製作される「理想的な」回路よりも低いかまたは高い速度ならびに／あるいはより低いかまたはより高い温度および電圧で動作することがあるが、回路は、適切な設計マージンを有する場合、これらのプロセス極大値において機能するはずである。
【００２３】
[0035]従来、プロセスコーナーを識別するために２文字の指定子が使用されており、ここにおいて、第１の文字はＮチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）（ＮＭＯＳ）コーナーを指し、第２の文字はＰチャネル（ＰＭＯＳ）コーナーを指す。第１の文字と第２の文字の各々は、一般（Ｔ）、高速（Ｆ）、または低速（Ｓ）の３つの指定子のうちの１つであってもよい。高速コーナーを有することを特徴とするデバイスは、公称レベルよりも高いキャリア移動度を示し、一方、低速コーナーを有することを特徴とするデバイスは公称レベルよりも低速のキャリア移動度を示す。たとえば、ＳＦとして示されるコーナーは低速ＮＦＥＴおよび高速ＰＦＥＴを示す。回路内のデバイスには、典型的−典型的（ＴＴ）、高速−高速（ＦＦ）、低速−低速（ＳＳ）、高速−低速（ＦＳ）、および低速−高速（ＳＦ）の、コーナーの５つの可能な組合せがある。ＴＴコーナー、ＦＦコーナー、およびＳＳコーナーを有する回路は、これらの回路における両方のタイプのデバイスが均等に影響を受けるので「均等」コーナー回路と呼ばれる。ＦＳコーナーおよびＳＦコーナーを有する回路は、これらの回路内の一方のタイプのＦＥＴが他方のタイプのＦＥＴよりもずっと高速に切り替わるので「スキュード」コーナー回路と呼ばれる（たとえば、ＮＦＥＴは、ＦＳコーナーを有する回路内のＰＦＥＴよりもずっと高速に切り替わり、ＳＦコーナーを有する回路ではこの逆が当てはまる）。これらの不平衡に起因して、これらの回路は、それぞれに異なるしきい値電圧とその他の特性とを有するデバイスを含んでもよい。
【００２４】
[0036]たとえば、スキュードコーナーを有するコアアレイを持つＳＲＡＭ回路は、各タイプのデバイスが逆のコーナーを有するのでコアアレイに適切な電源電圧バイアスをかけるにはそれぞれに異なるレベルの電源電圧が必要になり得る。この不平衡は、電源電圧バイアスのレベルを設定するためのアプローチが控え目なものになり、それは、ＳＲＡＭコアアレイのための同時代の電流リーケージ低減メカニズムの有効性を低減する。それぞれＶSS_CORE電圧を高くするかまたはＶDD_CORE電圧を低くするためにＮＭＯＳ型デバイスまたはＰＭＯＳ型デバイスのみを有すると、ＳＦおよびＦＳなどの様々なプロセスコーナー全体にわたって追跡することはできなくなる。たとえば、ＳＦは、ＮＭＯＳ型デバイスベースの電圧バイアスではＶSS_CORE電圧に対する制限コーナーになることがあり、それによって、ＴＴおよびＦＦなどの他のコーナーにおけるＶSS_CORE電圧がその最大値よりも低くなる。同様に、ＦＳは、ＰＭＯＳ型デバイスベースの電圧バイアスではＶDD_CORE電圧に対する制限コーナーになり得る。
【００２５】
[0037]電源回路の負側（すなわち、ＶSS_CORE）から電圧レベルが上げられたまたは電源回路の正側（すなわち、ＶDD_CORE）から電圧レベルが下げられた結果としてのＳＲＡＭコアアレイリーケージの増大は、それぞれに異なるクロスコーナーに対する依存度が高いので、開示されるアプローチの様々な態様は、コアアレイの特定のレベルの電圧（ＶSS_COREまたはＶDD_COREのいずれか）の決定を含み、両方のタイプのデバイス（すなわち、ＮＭＯＳデバイスとＰＭＯＳデバイス）に基づいて行われるべきである。開示されるアプローチの一態様では、平衡電圧バイアス回路が、ＳＲＡＭコアアレイにおけるプロセスばらつきを考慮して、スリープ保持動作モードなどの非アクティブ動作モードにおいて、調整可能なバイアスされた電圧とも呼ばれる適切なレベルの電圧バイアスを供給するように構成される。さらに、非アクティブ動作モードの間におけるＳＲＡＭコアアレイのリーケージの最大限の低減は、電圧バイアスのレベルを最適化することによって達成され得る。参照および以下の説明を明確にするために、図１の第１の電圧バイアスアーキテクチャ１０によって代表される電圧バイアス構成に対処するための開示される電圧バイアスアプローチの様々な態様は、本明細書では概して、ＮＭＯＳベース電圧バイアスと呼ばれる。さらに、図６の第２の電圧バイアスアーキテクチャ６０によって代表される電圧バイアス構成に対処するための開示される電圧バイアスアプローチの様々な態様は、本明細書では概して、ＰＭＯＳベース電圧バイアスと呼ばれる。
【００２６】
[0038]図３は、電圧バイアス回路３０２と電圧バイアスレベル調整回路３０４とを有する平衡ＮＭＯＳベース電圧バイアス回路３００を含む平衡ＮＭＯＳベース電圧バイアスアーキテクチャ３０において実施される電圧バイアスアプローチを示す。電圧バイアス回路３０２は、本明細書にさらに記載されるように、電圧バイアス回路３０２における各デバイスの特性の差を補償するために電圧バイアスレベル調整回路３０４によって調整されてもよい。「ｅｎ」信号は、本明細書でさらに説明するようにメモリデバイスをアクティブ状態からスリープ保持状態に切り替えるのに使用される。
【００２７】
[0039]図４は、メモリアレイ２０に関して、電圧レベルＶSSに対してバイアスされた電圧レベルＶSS_COREに達するようにバイアスをかけるために、図３の平衡ＮＭＯＳベース電圧バイアスアーキテクチャ３０の平衡ＮＭＯＳベース電圧バイアス回路３００における電圧バイアス回路３０２として実装され得る平衡ＮＭＯＳベース電圧バイアス回路４０２を示す。平衡ＮＭＯＳベース電圧バイアス回路４０２は、第１の半導体デバイスＭ１  ４１０と第２の半導体デバイスＭ２  ４２０とを含む半導体デバイスのペアを含む。開示されるアプローチの一態様では、第１の半導体デバイスＭ１  ４１０はＮＭＯＳデバイスであり、第２の半導体デバイスＭ２  ４２０はＰＭＯＳデバイスである。平衡ＮＭＯＳベース電圧バイアス回路４０２の動作を制御するために「ｅｎ」信号によって第３の半導体デバイスＭ３  ４３０が動作させられてもよい。図示されているように、第３の半導体デバイスＭ３  ４３０はＮＭＯＳデバイスであり、「ハイ」イネーブル信号によってＶSS_COREがＶSSに近い値を有するのが可能になり、事実上半導体デバイスのペアが効果的にバイパスされ、アクティブ状態でのメモリ列２２−ｘの動作が可能になる。第１の半導体デバイスＭ１  ４１０については、そのゲート端子およびドレイン端子がＶSS_COREに接続され、そのソース端子がＶSSに接続される。第２の半導体デバイスＭ２  ４２０については、そのソース端子がＶSS_COREに接続され、そのゲート端子およびドレイン端子がＶSSに接続される。
【００２８】
[0040]メモリアレイ２０の非アクティブスリープ保持動作モードの間、第１の半導体デバイスＭ１  ４１０および第２の半導体デバイスＭ２  ４２０は、ＶSSに対してＶSS_COREのレベルを上げ、メモリアレイ２０における電流リーケージを低減させるようにＶHEADROOMを圧縮するのに使用される。メモリアレイ２０に記憶されたデータを保持するために、ＶHEADROOM、すなわち、メモリアレイ２０のレールツーレール電圧が様々なプロセスコーナーにわたって前述の最低レベルのＶDRに維持される必要がある。開示されるアプローチの一態様では、第１の半導体デバイスＭ１  ４１０と第２の半導体デバイスＭ２  ４２０がどちらも、両方のデバイスの最適なサイズ比によってメモリアレイ２０の高くされた電圧（すなわち、ＶSS_CORE）を様々なプロセスコーナーにおいて収束させるようなサイズに設定される。これによって、この方式は異なるプロセスコーナーに関してよりロバストになり、電流リーケージの低減を実現するためにバイアスされた電圧を最大限に利用することが可能になる。
【００２９】
[0041]第２の半導体デバイスＭ２  ４２０が、どちらもＮＭＯＳデバイスである第１の半導体デバイスＭ１  ４１０と第３の半導体デバイスＭ３  ４３０の近くに配置される分散ＰＭＯＳデバイスであることに留意されたい。高いウェル近接効果（ＷＰＥ）に起因して、第２の半導体デバイスＭ２  ４２０のいくつかの動作パラメータが影響を受ける。特に注目する１つの動作パラメータに関して、第２の半導体デバイスＭ２  ４２０は、より高いしきい値電圧（ＶTHP）を有するデグレーデッドエンハンスメントモードパストランジスタになることになる。より高いＶTHPは、従来のＮＭＯＳダイオード回路によって示されるような望ましくないタイプのふるまいの方へ、平衡ＮＭＯＳベースの電圧バイアス回路４０２の動作を歪めることになり、異なるプロセスコーナーにわたるＶHEADROOMをそらすことになる。さらに、第２の半導体デバイスＭ２  ４２０の任意の動作パラメータにおける変更は、動作特性がメモリ列２２−ｘ内の他のＰ型半導体デバイスと同様の動作特性ではなくなることをもたらし、それは、ＶHEADROOMが効率的なやり方で平衡ＮＭＯＳベースの電圧バイアス回路４０２によって調整され得るように、第２の半導体デバイスＭ２  ４２０がメモリ列２２−ｘ内の平均的なＰ型半導体デバイスと同様に動作すべきであるので望ましくない。
【００３０】
[0042]開示されるアプローチの一態様では、第２の半導体デバイスＭ２  ４２０は、Ｖbias_adjと呼ばれるバイアス調整電圧が、電圧バイアスレベル調整回路３０４などのバイアスレベル調整源からの「ｂｉａｓ＿ａｄｊ」信号を介して第２の半導体デバイスＭ２  ４２０のボディ４２２に印加され得るように調整可能になるように構成され得る。電圧バイアスレベル調整回路３０４は、第２の半導体デバイスＭ２  ４２０のＶTHPを変化させ、それによって様々なＰＶＴにわたってＶHEADROOMを変化させるように第２の半導体デバイスＭ２  ４２０のバルク部に供給される電圧を調節するのに使用されてもよい。たとえば、ＶDDとは異なるレベルの電圧を第２の半導体デバイスＭ２  ４２０のボディ４２２に供給することによって、第２の半導体デバイスＭ２  ４２０に関する新しいしきい値電圧ＶT-newが設定されてもよい。
【００３１】
[0043]図５ａ〜図５ｂは、第２の半導体デバイスＭ２  ４２０の動作に影響を与えるのに使用され得るバイアス調整電圧を供給する様々な態様を示す。これらのアプローチでは、電圧バイアスレベル調整回路３０４は、本明細書に記載されるように、電圧源と見なされ得る。図５ａは、ＶDDのｂｉａｓ＿ａｄｊ信号がそれぞれ５２２ａおよび５２０ａによって示される第２の半導体デバイスＭ２  ４２０のボディ４２２に印加される、開示されるアプローチの一態様を示す。この構成では、第２の半導体デバイスＭ２  ４２０のバルクがＶDDに接続され、一方、第２の半導体デバイスＭ２  ４２０のソースがＶSS_COREに接続される。したがって、第２の半導体デバイスＭ２  ４２０は、より高いボディエフェクト（ｂｏｄｙ  ｅｆｆｅｃｔ）を受ける場合があり、より高いＶTHPによってＰＭＯＳを劣化させる。バルクがＶDDに接続されるので、第２の半導体デバイスＭ２  ４２０のＶTHPはわずかにＶDDに依存し、ＶDDが変化すると、ＶHEADROOMが様々なＶDDにわたって収束する助けになることになる。
【００３２】
[0044]図５ｂは、第２の半導体デバイスＭ２  ４２０が受けるＷＰＥを補償するための開示されるアプローチの別の態様を示し、第２の半導体デバイスＭ２  ４２０のボディ４２２は、５２２ｂおよび５２０ｂとして示されており、それぞれＶSS_COREに結合される。具体的には、第２の半導体デバイスＭ２  ４２０のソースとバルクは互いに結合されてもよい。このアプローチでは、第２の半導体デバイスＭ２  ４２０のＶTHPが低くされる場合があり、ＮＭＯＳデバイスとＰＭＯＳデバイスの平衡が、リーケージ低減を向上させるための最適点で収束することがある。ここで、第２の半導体デバイスＭ２  ４２０のバルクは、ＶSS_COREに接続されているので、メモリアレイ２０が受ける総電流リーケージに依存するＶSS_COREの電圧レベルに応じてそれ自体にバイアスをかける。上記のいずれの場合でも、ＶDDとＶSS_COREの両方が利用可能であるので、電圧源以外のバイアス回路は必要とされない。開示されるアプローチの別の態様では、バイアス回路が、調整可能なバイアスされた電圧調整可能なバイアスされた電圧（ＶSS_CORE）から正電圧レール（たとえば、ＶDD）までの範囲であってもよい調整電圧を第２の半導体デバイスＭ２  ４２０のバルクに供給するのに使用されてもよい。
【００３３】
[0045]上述のように、メモリアレイ２０では、電流リーケージの一部は、ＮＭＯＳデバイスによって生じさせられ、一部はＰＭＯＳデバイスに起因する。平衡ＮＭＯＳベース電圧バイアス回路４０２において、半導体デバイスのペアは、ＮＭＯＳデバイスならびにＰＭＯＳデバイスを含み、ＶHEADROOMに対する調整を追跡するのに使用される。したがって、ＮＭＯＳデバイスが弱く、ＰＭＯＳデバイスが強いとき、このシナリオにおけるリーケージの主な原因であるＰＭＯＳデバイスが追跡され得る。したがって、一方のタイプの半導体デバイスにのみ依存することによる異なるタイプの半導体デバイス間の不平衡に対する補償が低減され得る。たとえば、ダイオード２２０の導電性が向上し、ＶSS_COREとＶSSとの間の差が小さくなるように、ダイオード２２０が控え目なサイズを有する必要がある、電圧バイアスダイオード回路２００を参照して開示された電源電圧バイアスアプローチとは異なり、そのような補償を考慮する必要なしに第１の半導体デバイスＭ１  ４１０および第２の半導体デバイスＭ２  ４２０の仕様が最適化されてもよい。
【００３４】
[0046]図３〜図５に記載されたように電源電圧バイアスを使用してＶHEADROOMを調整するための開示されるアプローチの様々な態様は、図８に示されているように、電圧バイアス回路８０２と電圧バイアスレベル調整回路８０４とを有するＰＭＯＳベース電圧バイアス回路８００を含む平衡ＰＭＯＳベース電圧バイアスアーキテクチャ８０が示されている、電圧バイアスのための別のアプローチを使用したＶHEADROOMの調整に同様に適用されてもよい。電圧バイアス回路３０２の動作と同様に、電圧バイアス回路８０２は、本明細書にさらに記載されるように、電圧バイアス回路８０２における各デバイスの特性の差を補償するために電圧バイアスレベル調整回路８０４によって調整されてもよい。「ｅｎ」信号は、本明細書でさらに説明するようにメモリデバイスをアクティブ状態からスリープ保持状態に切り替えるのに使用される。
【００３５】
[0047]図９は、メモリアレイ２０に関して、電圧レベルＶDDに対してＶDD_COREのバイアスされた電圧レベルに達するようにバイアスをかけるために図８の平衡ＰＭＯＳベース電圧バイアスアーキテクチャ８０の平衡ＰＭＯＳベース電圧バイアス回路８００における電圧バイアス回路８０２として実装されてもよい平衡ＰＭＯＳベース電圧バイアス回路９０２を示す。平衡ＰＭＯＳベース電圧バイアス回路９０２は、第１の半導体デバイスＭ１  ９１０と第２の半導体デバイスＭ２  ９２０とを含む。開示されるアプローチの一態様では、第１の半導体デバイスＭ１  ９１０はＰＭＯＳデバイスであり、第２の半導体デバイスＭ２  ９２０はＮＭＯＳデバイスである。平衡ＰＭＯＳベース電圧バイアス回路９０２の動作を制御するために「ｅｎ」信号によって第３の半導体デバイスＭ３  ９３０が動作させられてもよい。具体的には、ローイネーブル信号によって、メモリ列２２−ｘがアクティブ状態において動作できるように第３の半導体デバイスＭ３  ９３０がＶDD_COREをＶDDに近い値にするのが可能になる。イネーブル信号がハイになると、第３の半導体デバイスＭ３  ９３０がオフになり（すなわち、非導電性になり）、半導体のペアが係合される。第１の半導体デバイスＭ１  ９１０については、そのゲート端子およびドレイン端子がＶDD_COREに接続され、そのソース端子がＶDDに接続される。第２の半導体デバイスＭ２  ９２０については、そのソース端子がＶDD_COREに接続され、そのゲート端子およびドレイン端子がＶDDに接続される。
【００３６】
[0048]平衡ＮＭＯＳベース電圧バイアス回路４０２の動作と同様に、第２の半導体デバイスＭ２  ９２０のボディ９２２は、電圧バイアスレベル調整回路８０４などのバイアスレベル調整源からの「ｂｉａｓ＿ａｄｊ」信号を介してバイアス調整電圧によって調整されてもよい。ＶDDおよびＶSS_COREが、ＰＭＯＳデバイスである平衡ＮＭＯＳベース電圧バイアス回路４０２における第２の半導体デバイスＭ２  ４２０のボディ４２２に供給される図５ａ〜図５ｂとは異なり、図１０ａ〜図１０ｂは、ＶSSおよびＶDD_COREが第２の半導体デバイスＭ２  ９２０のボディ９２２に印加され、第２の半導体デバイスＭ２  ９２０がＮＭＯＳデバイスであることを示す。具体的には、図１０ａは、ＶSSのｂｉａｓ＿ａｄｊ信号が、それぞれ１０２２ａおよび１０２０ａとして示された第２の半導体デバイスＭ２  ９２０のボディ９２２に供給されてもよいことを示し、図１０ｂは、ＶDD_COREのｂｉａｓ＿ａｄｊ信号が、それぞれ１０２２ｂおよび１０２０ｂとして示された第２の半導体デバイスＭ２  ９２０のボディ９２２に供給されてもよいことを示す。開示されるアプローチの別の態様では、バイアス回路が、負電圧レール（ＶSS）から調整可能なバイアスされた電圧（ＶDD_CORE）までの範囲であってもよい調整電圧を第２の半導体デバイスＭ２  ９２０のバルクに供給するのに使用されてもよい。
【００３７】
[0049]図１１は、電力効率的でありつつメモリデバイスにおいて電流リーケージ低減を提供する開示される耐プロセスアプローチの様々な態様に従って構成されたプロセス１１００を示す。メモリデバイスは、各々がＰ型半導体デバイスまたはＮ型半導体デバイスのいずれかである半導体デバイスのペアを含む回路を通じて電源に結合される。１１０２において、回路は、電源からの供給電圧を半導体デバイスのペアをバイパスしつつ第１の電圧レベルでメモリデバイスのメモリコアに供給するように切り替えられる。開示されるアプローチの一態様では、第１の電圧レベルは、アクティブモードにおいて動作するためにメモリコアによって必要とされる十分なヘッドルームを実現してもよい。一般に、ヘッドルームは、電源のフルレンジと等しくてもよい。
【００３８】
[0050]１１０４において、半導体デバイスのペアにおける選択された半導体デバイスに、選択された半導体デバイスの動作パラメータを調整するためのバイアス調整信号が供給される。開示されるアプローチの一態様では、選択された半導体デバイスは、上記において開示されたようなＰ型半導体デバイスまたはＮ型半導体デバイのいずれかであり、バイアス調整信号は、選択された半導体デバイスの動作パラメータを、メモリデバイスにおける同じタイプのすべての他の半導体デバイスの平均的な動作パラメータと一致するように調整するように構成されてもよい。たとえば、半導体デバイスのペアにおける選択された半導体デバイスが、図４の第２の半導体デバイスＭ２  ４２０などのＰ型半導体デバイス（すなわち、ＰＭＯＳデバイス）である場合、上述のように第２の半導体デバイスＭ２  ４２０のＶTHPがいかに低くされるのと同様に選択された半導体デバイスのＶTHPが低減され得る。
【００３９】
[0051]１１０６において、回路は、電源からの供給電圧を半導体デバイスのペアを通じてバイアス調整信号に基づく第２の電圧レベルでメモリデバイスに供給するように切り替えられ、ここにおいて、電圧レベルは、第１の電圧レベルよりも低いが、メモリデバイスに記憶された任意のデータを保持するメモリデバイスのための最低電圧レベルよりも高い。上述のように、メモリデバイスのこの動作モードはスリープ保持モードまたはデータ保持モードと呼ばれ、メモリデバイスは、非アクティブ状態において動作することによって電力を節約し、それにもかかわらずアクティブモードに戻ってメモリデバイスに記憶されたデータを供給する準備をすることができる。開示されるアプローチの一態様では、第２の電圧レベルは、メモリデバイスに対して実現される電圧ヘッドルームが低減されるように選択された半導体デバイスの調整された動作パラメータに基づく。たとえば、第２の電圧レベルは、第２の半導体デバイスのＶTHPが第１の半導体デバイスのしきい値電圧よりも低い場合、第２の半導体デバイスのＶTHPの電圧降下によって決定されてもよい。
【００４０】
[0052]開示されるアプローチの様々な態様によれば、電圧ヘッドルームを低減するための回路は、第２の電圧レベルが、データ保持モードにおいて動作するメモリデバイスのための最低電圧レベルに近い値を有するように、供給電圧に基づいて半導体デバイスのペアにおける選択された半導体デバイスの動作パラメータを調整するための手段を含む。一態様では、上述の手段は、上述の手段によって具陳される機能を実現するための構成において半導体デバイスに供給されるバイアス調整信号であってもよい。たとえば、バイアス調整信号は、図４および図５ａ、図５ｂに示されているような構成において選択された半導体デバイスのバルク端子に供給されてもよく、選択された半導体デバイスは、第２の半導体デバイスＭ２  ４２０、ＰＭＯＳデバイスであってもよく、バイアス調整信号はＶDDまたはＶSS_COREであってもよい。したがって、このバイアス調整信号は、電圧ヘッドルームを低減するように第２の半導体デバイスＭ２  ４２０のしきい値電圧ＶTHPを変化することになる。別の例として、図９および図１０ａ、図１０ｂに示されている構成では、選択された半導体デバイスは、第２の半導体デバイスＭ２  ９２０、ＮＭＯＳデバイスであってもよく、バイアス調整信号はＶSS_COREまたはＶSSであってもよい。これらの信号は、電源の適切なレールに結合された１つまたは複数のリスペクトネットによって供給されてもよい。たとえば、ＶDDのバイアス調整信号は図１における１２ａの正電圧レールから取得されてもよい。本明細書に記載された例示的なバイアス調整信号と、それらの信号が得られるそれぞれのソースについての概要が以下の表１に示されている。
【００４１】
【表１】
2017503302.tif 000003
【００４２】
[0053]図１２は、平衡電源電圧バイアスのための開示されるアプローチの様々な態様が利用され得る代表的なシステムオンチップ（ＳｏＣ）１２００を示す。ＳｏＣ１２００は、本明細書でさらに説明するように、処理コア１２１０と、システムコントローラ１２３０によってサポートされるメモリサブシステム１２２０と、マルチメディアサブシステム１２４０、通信インターフェース１２５０、および周辺インターフェース１２７０などの様々な他のモジュール、構成要素、およびサブシステム（概してサブシステムと呼ばれる）とを含む。ＳｏＣ１２００における様々なサブシステムを相互接続するためにバス１２１２およびブリッジ１２６０が含められてもよい。さらに、ＳｏＣ１２００は、ＳｏＣ１２００における様々なサブシステムに対する電圧および電流の規制を実行するために処理コア１２１０に結合された電力調整器１２９０も含む。開示されるアプローチの一態様では、ＳｏＣ１２００は単一の集積回路に実装されてもよい。開示されるアプローチの別の態様では、いくつかの集積回路が単一のパッケージまたはチップキャリアに密閉されてもよい様々なモジュールおよびサブシステムはシステムインパッケージとして実装されてもよい。したがって、ＳｏＣ１２００に関して本明細書に記載された機能も、ＳｉＰ内の複数の集積回路を使用して実現されてもよいが、同様に単一のパッケージとして集積されてもよい。
【００４３】
[0054]処理コア１２１０は、１つまたは複数のマイクロコントローラ、マイクロプロセッサ、またはデジタル信号処理（ＤＳＰ）コアを含んでもよい。処理コア１２１０は、ＳｏＣ１２００の特定の要件に応じて、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、プログラマブル論理デバイス（ＰＬＤ）と、状態機械と、ゲート論理と、ディスクリートハードウェア回路と、本開示全体にわたって説明する様々な機能を実施するように構成された他の適切なハードウェアとを含んでもよい。
【００４４】
[0055]システムコントローラ１２３０は、ＳｏＣ１２００に関する制御およびタイミングを実現するのに使用され得るモジュールを含んでもよい。たとえば、システムコントローラ１２３０は、ＳｏＣ１２００内の様々なモジュールおよびサブシステムの動作に必要なタイミングを制御し実現するのに使用され得るタイミング源を含んでもよい。たとえば、システムコントローラ１２３０は、様々な論理の動作のタイミングを駆動するためのリアルタイムクロック、いかなる誤動作も検出し、電源オンリセット（ＰｏＲ）ジェネレータなどのモジュールを使用していかなる誤動作からも回復を開始するためのウォッチドッグタイマ、およびカウンタタイマなどの様々なタイマを含んでもよい。システムコントローラ１２３０は、これらのクロックおよびタイマを実現するために、発振器と位相ロックループ（ＰＬＬ）モジュールとを含んでもよい。
【００４５】
[0056]ＳｏＣ１２００は、マルチメディアサブシステム１２４０を介してディスプレイ（不図示）用のディスプレイ出力を供給してもよい。マルチメディアサブシステム１２４０は、グラフィックス処理ユニット（ＧＰＵ）と、ビデオデバイスドライバと、グラフィックスディスプレイ情報を生成するのに使用されるその他のデバイスとを含んでもよい。マルチメディアサブシステム１２４０は、ＳｏＣ１２００がカメラまたは画像センサなどのデバイスによるビデオまたは画像キャプチャ機能を備える場合にはマルチメディアの入力を実現してもよい。マルチメディアサブシステム１２４０は、撮像機能に加えて、オーディオ入力とオーディオ出力の両方に関してオーディオ処理を実現してもよい。概して、本明細書で使用されるマルチメディアサブシステム１２４０は、ＳｏＣ１２００に必要なすべてのマルチメディア機能に対処するモジュールを抽象化したものである。モバイルデバイスがより多用途化しているので、マルチメディアサブシステム１２４０は他の機能を実現するのに使用されてもよい。
【００４６】
[0057]通信インターフェース１２５０は、ＳｏＣ１２００と１つまたは複数のトランシーバなどの外部通信インターフェースとの間のインターフェースを実現する。１つまたは複数のトランシーバは、１つまたは複数の通信規格に適合し、送信媒体を介して様々な他の装置と通信するための手段を実現してもよい。たとえば、外部通信インターフェースは、無線周波数（ＲＦ）回路とＳｏＣ１２００がモバイルネットワーク上で通信するのを可能にするための構成要素とを有するワイヤレストランシーバを含んでもよい。他の外部通信インターフェースには、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）を含むローカルエリアネットワーク（ＬＡＮ）、メトロポリタンエリアネットワークまたはワイドエリアネットワーク（ＷＡＮ）用のトランシーバを含めてもよい。ＭＡＣレイヤ構成要素およびＰＨＹレイヤ構成要素がＳｏＣ１２００または１つまたは複数の通信インターフェースに実装されてもよい。
【００４７】
[0058]メモリサブシステム１２２０は、選択されたメモリデバイスを含んでもよい。これらのメモリデバイスのうちの１つまたは複数は、これらのメモリデバイスがアクティブモードである必要がないときに電力を節約するためにスリープ保持モードにおいて動作するように構成されてもよい。これらのメモリデバイスは、上述の電圧バイアスメカニズムのうちのいずれかによって電力が供給されるスリープ保持モードにされ得る。開示されるアプローチの一態様では、メモリサブシステム１２２０は、一般にコンピュータ可読記憶媒体と呼ばれ、ソフトウェアまたはアルゴリズムを実行する際に処理コア１２１０またはＳｏＣ１２００の他のサブシステムによって処理されたデータを記憶するのに使用されてもよい。ソフトウェアを構成するかあるいはソフトウェアにおける様々なアルゴリズムを記述するこれらの命令またはコード自体が、メモリサブシステム１２２０に記憶されてもよい。メモリサブシステム１２２０は、ＳｏＣ１２００に配置されるように示されているが、概念的にはＳｏＣ１２００の外部に存在し、複数のデバイスまたはエンティティにわたって分散されるメモリ構成要素を含んでもよい。
【００４８】
[0059]コンピュータ可読媒体は、コンピュータ可読記憶媒体などの非一時的コンピュータ可読記憶媒体であってもよい。非一時的コンピュータ可読媒体は、例として、磁気ストレージデバイス（たとえば、ハードディスク、フロッピー（登録商標）ディスク、磁気ストリップ）、光ディスク（たとえば、コンパクトディスク（ＣＤ）またはデジタル多用途ディスク（ＤＶＤ））、スマートカード、フラッシュメモリデバイス（たとえば、カード、スティック、またはキードライブ）、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、リムーバブルディスク、ならびにコンピュータ内または処理コア１２１０内のプロセッサによってアクセスされ、読み取られ得るソフトウェアおよび／または命令を記憶するための任意の他の好適な媒体を含む。コンピュータ可読媒体はまた、例として、搬送波、伝送線路、ならびにコンピュータ内または処理コア１２１０内のプロセッサによってアクセスされ、読み取られ得るソフトウェアおよび／または命令を送信するための任意の他の適切な媒体を含み得る。コンピュータ可読媒体はコンピュータプログラム製品において具体化され得る。例として、コンピュータプログラム製品はパッケージング材料中にコンピュータ可読媒体を含んでもよい。特定の適用例および全体的なシステムに課される全体的な設計制約に応じて、本開示全体にわたって提示された前述の機能をどのようにしたら最も良く実装することができるかが、当業者には認識されよう。
【００４９】
[0060]ＳｏＣ１２００は、図１２においてバス１２１２によって概略的に表されているバスアーキテクチャを有するように実装され、ＳｏＣ１２００の特定の用途および全体的な設計制約に応じて、ブリッジ１２６０などの任意の数の相互接続バスおよびブリッジを含んでもよい。バス１２１２は、前述のように、１つまたは複数のプロセッサ（処理コア１２１０によって概略的に表されている）と、メモリサブシステム１２２０と、本明細書に記載された様々な他のサブシステムとを含んでもよいＳｏＣ１２００の様々なサブシステムを互いにリンクする。バス１２１２は、データをメモリサブシステム１２２０と他のサブシステムとの間で直接経路指定し、処理コア１２１０をバイパスし、それによってＳｏＣ１２００のデータスループットを高めるための１つまたは複数の直接メモリアクセス（ＤＭＡ）コントローラを含んでもよい。たとえば、マルチメディアサブシステム１２４０は、上述のように１つまたはＧＰＵを含み得る。これらのＧＰＵは、処理コア１２１０内の処理デバイスよりもいくつかの点において有力であり得る専用の処理デバイスであり、一般に、フレームバッファデータなどのディスプレイデータを記憶し処理するためのメモリサブシステム１２２０内のデータを読み書きするために高速のアクセスを必要とする。ＤＭＡコントローラは、ＧＰＵが直接メモリサブシステム１２２０と相互作用するのを可能にし、ＧＰＵのアクセスによるいかなるボトルネックの発生をバイパスし回避する。
【００５０】
[0061]周辺インターフェース１２７０は、ユニバーサルシリアルバス（ＵＳＢ）、ファイアワイヤ、汎用同期／非同期送受信回路（ＵＳＡＲＴ）、およびシリアルペリフェラルインターフェース（ＳＰＩ）バスなどの業界規格を確認する外部インターフェースを使用してＳｏＣ１２００に結合された周辺デバイスとの通信をサポートするのに使用されてもよい。周辺インターフェース１２７０は、デジタルアナログ変換器（ＤＡＣ）およびアナログデジタル変換器（ＡＤＣ）などのアナログインターフェースを含んでもよい。これらの周辺デバイスは、ＳｏＣ１２００の機能を拡張するのに使用されてもよい。
【００５１】
[0062]電力調整器１２９０は、ＳｏＣ１２００に電力を供給するために、電圧調整器と、１つまたは複数の電力増幅器、バッテリー、および変換器などの電源構成要素と相互作用する電力管理回路とを含んでもよい。開示されるアプローチの一態様では、電力調整器１２９０は、処理コア１２１０から受信された制御情報に基づいてＳｏＣ１２００に電力を供給する。電力調整器１２９０は、システムコントローラ１２３０から制御信号を受信してもよい。電力調整器１２９０からの電力は、フィルタリング機能を含んでもよい電力供給回路を介して供給されてもよい。さらに、モバイルアプリケーションにおいて使用されているような現代のＳｏＣは高レベルの集積を含むが、設計してもよい、依然として、処理モジュールおよびＧＰＵモジュールがそれらの独立した電力面上で動作することを指定している。したがって、電力調整器１２９０は、必要に応じて複数の電力面をサポートしてもよい。
【００５２】
[0063]さらに、本明細書において提示される開示されるアプローチの様々な態様に関して記載された構成要素、ブロック、モジュール、手段、回路、およびアルゴリズムステップはいずれかも、電子ハードウェア（たとえば、ドレインコーディングまたは何らかの他の技法を使用して設計され得る、デジタル実装形態、アナログ実装形態、またはそれら２つの組合せ）、命令を組み込んだ様々な形態のプログラムまたは設計コード（便宜上、本明細書では「ソフトウェア」または「ソフトウェアモジュール」と呼ばれることがある）、あるいは両方の組合せとして実装され得ることを当業者はさらに諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、上では、様々な例示的な構成要素、ブロック、モジュール、手段、回路、およびアルゴリズムステップが、概してそれらの機能に関して記載されている。そのような機能がハードウェアとして実装されるか、またはソフトウェアとして実装されるかは、システム全体に課された特定の適用例および設計の制約に依存している。当業者は、説明した機能を、特定の適用例ごとに様々な形で実装することができるが、そのような実装決定が、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
【００５３】
[0064]本明細書において開示された態様に関して記載された様々な例示的な論理ブロック、モジュール、および回路は、ＩＣ内に実装され得るか、またはＩＣによって実行され得る。ＩＣは、汎用プロセッサ、ＤＳＰ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、電気構成要素、光学構成要素、機械構成要素、または本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを含んでよく、ＩＣの内部に、ＩＣの外側に、もしくはその両方に存在するコードまたは命令を実行することができる。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装され得る。
【００５４】
[0065]開示されたどのプロセスのステップのどの特定の順序または階層も、例示的なアプローチの一例であることを理解されたい。設計の選好に基づいて、プロセス内のステップの特定の順序または階層が、本開示の範囲内のまま再構成され得ることを理解されたい。添付の方法クレームは、様々なステップの要素を例示的な順序で示し、示された特定の順序または階層に限定されることは意図されていない。
【００５５】
[0066]本明細書で開示された態様に関して記載された方法またはアルゴリズムのステップは、直接ハードウェアにおいて具現化され得るか、プロセッサによって実行されるソフトウェアモジュールにおいて具現化され得るか、またはその２つの組合せにおいて具現化され得る。ソフトウェアモジュール（たとえば、実行可能命令および関連するデータを含む）および他のデータは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている他の形態のコンピュータ可読記憶媒体など、データメモリ中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報（たとえば、コード）を読み取り、記憶媒体に情報を書き込むことができるように、たとえば、コンピュータ／プロセッサ（便宜上、本明細書では「プロセッサ」と呼ぶことがある）などのマシンに結合され得る。例示的な記憶媒体はプロセッサに一体化され得る。プロセッサおよび記憶媒体はＡＳＩＣ内に存在し得る。ＡＳＩＣはユーザ機器内に存在し得る。代替として、プロセッサおよび記憶媒体はユーザ機器内の個別構成要素として存在し得る。さらに、いくつかの態様では、好適なコンピュータプログラム製品は、本開示の態様のうちの１つまたは複数に関する（たとえば、少なくとも１つのコンピュータによって実行可能な）コードを備えるコンピュータ可読媒体を備え得る。いくつかの態様では、コンピュータプログラム製品はパッケージ材料を備え得る。
【００５６】
[0067]以上の説明は、いかなる当業者も本明細書に記載された様々な態様を実施できるようにするために提供される。これらの態様に対する種々の変更が当業者には容易に明らかになるはずであり、本明細書において規定された一般原理は他の態様にも適用され得る。したがって、特許請求の範囲は、本明細書に示された態様に限定されるものではなく、特許請求の範囲の言い回しに矛盾しない全範囲を与えられるべきであり、ここにおいて、単数形の要素への言及は、特に明記されていない限り、「唯一無二の」を意味するものではなく、「１つまたは複数の」を意味するものである。別段に明記されない限り、「いくつかの」という語は「１つまたは複数の」を表す。項目のリスト「のうちの少なくとも１つ」を指す句は、個々のメンバーを含む、それらの項目の任意の組合せを指す。一例として、「ａ、ｂまたはｃのうちの少なくとも１つ」は、「ａ」、「ｂ」、「ｃ」、「ａおよびｂ」、「ａおよびｃ」、「ｂおよびｃ」、および「ａ、ｂおよびｃ」を含むものとする。当業者が知っているか、または後に知ることになる、本開示全体にわたって説明される様々な態様の要素のすべての構造的等価物および機能的等価物は、参照により本明細書に明確に組み込まれ、特許請求の範囲によって包含されるものとする。さらに、本明細書に開示されたいかなることも、そのような開示が特許請求の範囲に明示的に列挙されるか否かにかかわらず、一般大衆向けにされることは意図されていない。いかなるクレーム要素も、その要素が「ための手段」という句を使用して明確に記載されていない限り、または方法クレームの場合には、その要素が「ためのステップ」という句を使用して記載されていない限り、米国特許法第１１２条第６項の規定の下で解釈されるべきではない。
【図１】
2017503302.tif 000004
【図２】
2017503302.tif 000005
【図３】
2017503302.tif 000006
【図４】
2017503302.tif 000007
【図５ａ】
2017503302.tif 000008
【図５ｂ】
2017503302.tif 000009
【図６】
2017503302.tif 000010
【図７】
2017503302.tif 000011
【図８】
2017503302.tif 000012
【図９】
2017503302.tif 000013
【図１０ａ】
2017503302.tif 000014
【図１０ｂ】
2017503302.tif 000015
【図１１】
2017503302.tif 000016
【図１２】
2017503302.tif 000017
【手続補正書】
【提出日】平成28年8月30日(2016.8.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリデバイスバイアス回路であって、
メモリデバイスをアクティブモードにおいて動作するのに適した供給電圧レベルを供給する電源から供給電圧を受け取り、前記メモリデバイスをデータ保持モードにおいて動作するための最低電圧レベルよりも高い調整可能なバイアスされた電圧を前記メモリデバイスに、前記供給電圧を使用して、供給するように構成される半導体デバイスのペア、前記半導体デバイスのペアは、
第１の半導体デバイスと、
第２の半導体デバイス、前記第２の半導体デバイスは、前記半導体デバイスのペアがＮ型半導体デバイスおよびＰ型半導体デバイスの各々を備えるように、前記第１の半導体デバイスとは逆のタイプの半導体デバイスを備える、と
を備える、と、
前記第２の半導体デバイスに結合され、前記供給電圧に基づいて前記第２の半導体デバイスの前記動作を調整するように構成されたバイアス調整回路と
を備えるメモリデバイスバイアス回路。
【請求項２】
前記バイアス調整回路は、前記第２の半導体デバイスのバルク部に結合され、前記第２の半導体デバイスにおけるドレイン電圧とは異なるバイアス調整電圧を前記バルク部に供給するように構成される、
請求項１に記載のメモリデバイスバイアス回路。
【請求項３】
前記第１の半導体デバイスは、ＰＭＯＳデバイスを備え、前記第２の半導体は、ＮＭＯＳデバイスを備え、前記バイアス調整電圧は、前記ＮＭＯＳデバイスにおける前記ドレイン電圧よりも低い、
請求項２に記載のメモリデバイスバイアス回路。
【請求項４】
前記電源は、正電圧レールと負電圧レールとを備え、前記ＮＭＯＳデバイスの前記バルク部に供給される前記バイアス調整電圧は、前記負電圧レールから前記調整可能なバイアスされた電圧までの範囲である調整電圧を備える、
請求項３に記載のメモリデバイスバイアス回路。
【請求項５】
前記第１の半導体デバイスは、ＮＭＯＳデバイスを備え、前記第２の半導体は、ＰＭＯＳデバイスを備え、前記バイアス調整電圧は、前記ＰＭＯＳデバイスにおける前記ドレイン電圧よりも高い、
請求項２に記載のメモリデバイスバイアス回路。
【請求項６】
前記ＰＭＯＳデバイスは、ウェル近接効果の影響下にあり、前記バイアス調整回路は、これらの効果を低減するために前記バイアス調整電圧を調整するように構成される、
請求項５に記載のメモリデバイスバイアス回路。
【請求項７】
前記電源は、正電圧レールと負電圧レールとを備え、前記ＰＭＯＳデバイスの前記バルク部に供給される前記バイアス調整電圧は、前記調整可能なバイアスされた電圧から前記正電圧レールまでの範囲である調整電圧を備える、
請求項５に記載のメモリデバイスバイアス回路。
【請求項８】
前記バイアス調整回路は、前記第２の半導体デバイスのしきい値電圧を低減するために前記バイアス調整電圧を調整するように構成される、
請求項２に記載のメモリデバイスバイアス回路。
【請求項９】
半導体デバイスにおいて電流リーケージ低減のための方法であって、
半導体デバイスのペアを備える回路を切り替えることと、前記回路は、メモリデバイスに結合され、前記半導体デバイスのペアをバイパスしつつ第１の電圧レベルで、前記メモリデバイスに電源からの供給電圧を供給するように構成され、
バイアス調整信号を使用して前記半導体のペアにおける選択された半導体デバイスの動作パラメータを調整することと、
前記バイアス調整信号に基づいて、前記メモリデバイスに前記電源によって供給される前記供給電圧のレベルを低減することと、前記供給電圧の前記レベルは、データ保持モードにおいて動作する前記メモリデバイスのための最低電圧レベルよりも高い第２の電圧レベルに達するように、前記半導体デバイスのペアを通じて低減され、ここにおいて、前記第２の電圧レベルは、前記第１の電圧レベルよりも低い、と
を備える、方法。
【請求項１０】
前記第１の電圧レベルは、アクティブモードにおいて動作する前記メモリデバイスのための第１の電圧ヘッドルームを備え、前記第２の電圧レベルは、前記第１の電圧ヘッドルームよりも低い第２の電圧ヘッドルームを備え、前記第２の電圧ヘッドルームは、前記メモリデバイスが前記メモリデバイスに記憶された情報を維持するのを可能にする、
請求項９に記載の方法。
【請求項１１】
前記メモリデバイスは、メモリコアを備え、前記選択された半導体デバイスは、Ｐ型半導体デバイスまたはＮ型半導体デバイスのいずれか一方を備え、前記バイアス調整信号は、前記選択された半導体デバイスの前記動作パラメータを前記メモリコア内の同様のタイプのすべての半導体デバイスに関する前記動作パラメータの平均と一致するように調整するように構成される、
請求項９に記載の方法。
【請求項１２】
前記選択された半導体デバイスの前記動作パラメータの前記調整は、前記選択された半導体デバイスのしきい値電圧を低減するために、前記選択された半導体デバイスのバルク部に前記バイアス調整信号を供給することを備える、
請求項９に記載の方法。
【請求項１３】
前記半導体のペアの前記選択された半導体デバイスは、ＮＭＯＳデバイスを備え、前記電源は、正電圧レールと負電圧レールとを備え、前記ＮＭＯＳデバイスの前記バルク部に供給される前記バイアス調整信号は、前記負電圧レールから前記調整可能なバイアスされた電圧までの範囲である調整電圧を備える、
請求項１２に記載の方法。
【請求項１４】
前記半導体のペアの前記選択された半導体デバイスは、ＰＭＯＳデバイスを備え、前記電源は、正電圧レールと負電圧レールとを備え、前記ＰＭＯＳデバイスの前記バルク部に供給される前記バイアス調整信号は、前記調整可能なバイアスされた電圧から前記正電圧レールまでの範囲である調整電圧を備える、
請求項１２に記載の方法。
【請求項１５】
半導体デバイスにおいて電流リーケージ低減のための装置であって、
メモリデバイスをアクティブモードにおいて動作するのを可能にするための第１の電圧レベル、および前記メモリデバイスを非アクティブモードにおいて動作するのを可能にするための第２の電圧レベルで前記メモリデバイスに、電源からの供給電圧を供給するように構成され、前記メモリデバイスに結合する回路、前記回路は、半導体デバイスのペアを備え、前記半導体デバイスのペアを通じて、前記電源からの前記供給電圧が前記第２のレベルで前記メモリデバイスに供給される、と、
前記第２の電圧レベルが、データ保持モードにおいて動作する前記メモリデバイスのための最低電圧レベルに近くなるように、前記供給電圧に基づいて前記半導体のペアにおける選択された半導体デバイスの動作パラメータを調整するための手段と
を備える、装置。
【請求項１６】
前記第１の電圧レベルは、アクティブモードにおいて動作する前記メモリデバイスのための第１の電圧ヘッドルームを備え、前記第２の電圧レベルは、前記メモリデバイスに記憶された情報を維持する前記メモリデバイスのための、前記第１の電圧ヘッドルームよりも低い第２の電圧ヘッドルームを備える、
請求項１５に記載の装置。
【請求項１７】
前記メモリデバイスはメモリコアを備え、前記選択された半導体デバイスは、Ｐ型半導体デバイスまたはＮ型半導体デバイスのいずれか一方を備え、前記選択された半導体デバイスの前記動作パラメータを前記調整するための手段は、前記選択された半導体デバイスの前記動作パラメータを前記メモリコア内の同様のタイプのすべての半導体デバイスに関する前記動作パラメータの平均と一致するように調整するためのバイアス調整信号を供給するための手段を備える、
請求項１５に記載の装置。
【請求項１８】
前記動作パラメータを前記調整するための手段は、前記選択された半導体デバイスのしきい値電圧を低減するために、前記選択された半導体デバイスのバルク部にバイアス調整信号を供給するための手段を備える、
請求項１５に記載の装置。
【請求項１９】
前記半導体のペアの前記選択された半導体デバイスは、ＮＭＯＳデバイスを備え、前記電源は、正電圧レールと負電圧レールとを備え、前記ＮＭＯＳデバイスの前記バルク部に供給される前記バイアス調整信号は、前記負電圧レールから前記第２の電圧レベルまでの範囲である調整電圧を備える、
請求項１８に記載の装置。
【請求項２０】
前記半導体のペアの前記選択された半導体デバイスはＰＭＯＳデバイスを備え、前記電源は、正電圧レールと負電圧レールとを備え、前記ＰＭＯＳデバイスの前記バルク部に供給される前記バイアス調整信号は、前記第２の電圧レベルから前記正電圧レールまでの範囲である調整電圧を備える、
請求項１８に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
[0067]以上の説明は、いかなる当業者も本明細書に記載された様々な態様を実施できるようにするために提供される。これらの態様に対する種々の変更が当業者には容易に明らかになるはずであり、本明細書において規定された一般原理は他の態様にも適用され得る。したがって、特許請求の範囲は、本明細書に示された態様に限定されるものではなく、特許請求の範囲の言い回しに矛盾しない全範囲を与えられるべきであり、ここにおいて、単数形の要素への言及は、特に明記されていない限り、「唯一無二の」を意味するものではなく、「１つまたは複数の」を意味するものである。別段に明記されない限り、「いくつかの」という語は「１つまたは複数の」を表す。項目のリスト「のうちの少なくとも１つ」を指す句は、個々のメンバーを含む、それらの項目の任意の組合せを指す。一例として、「ａ、ｂまたはｃのうちの少なくとも１つ」は、「ａ」、「ｂ」、「ｃ」、「ａおよびｂ」、「ａおよびｃ」、「ｂおよびｃ」、および「ａ、ｂおよびｃ」を含むものとする。当業者が知っているか、または後に知ることになる、本開示全体にわたって説明される様々な態様の要素のすべての構造的等価物および機能的等価物は、参照により本明細書に明確に組み込まれ、特許請求の範囲によって包含されるものとする。さらに、本明細書に開示されたいかなることも、そのような開示が特許請求の範囲に明示的に列挙されるか否かにかかわらず、一般大衆向けにされることは意図されていない。いかなるクレーム要素も、その要素が「ための手段」という句を使用して明確に記載されていない限り、または方法クレームの場合には、その要素が「ためのステップ」という句を使用して記載されていない限り、米国特許法第１１２条第６項の規定の下で解釈されるべきではない。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
メモリデバイスバイアス回路であって、
メモリデバイスをアクティブモードにおいて動作するのに適した供給電圧レベルを有する電源から供給電圧を受け取るように結合され、前記メモリデバイスをデータ保持モードにおいて動作するための最低電圧レベルよりも高い調整可能なバイアスされた電圧を前記メモリデバイスに供給するように動作可能な半導体デバイスのペア、前記半導体デバイスのペアは、
第１の半導体デバイスと、
第２の半導体デバイス、前記第２の半導体デバイスは、前記半導体デバイスのペアがＮ型半導体デバイスおよびＰ型半導体デバイスの各々を備えるように、前記第１の半導体デバイスとは逆のタイプの半導体デバイスを備える、と
を備える、と、
前記第２の半導体デバイスに結合され、前記供給電圧に基づいて前記第２の半導体デバイスの前記動作を調整するように構成されたバイアス調整回路と
を備えるメモリデバイスバイアス回路。
［Ｃ２］
前記バイアス調整回路は、前記第２の半導体デバイスのバルク部に結合され、前記第２の半導体デバイスにおけるドレイン電圧とは異なるバイアス調整電圧を前記バルク部に供給するように構成される、
Ｃ１に記載のメモリデバイスバイアス回路。
［Ｃ３］
前記第１の半導体デバイスは、ＰＭＯＳデバイスを備え、前記第２の半導体は、ＮＭＯＳデバイスを備え、前記バイアス調整電圧は、前記ＮＭＯＳデバイスにおける前記ドレイン電圧よりも低い、
Ｃ２に記載のメモリデバイスバイアス回路。
［Ｃ４］
前記電源は、正電圧レールと負電圧レールとを備え、前記ＮＭＯＳデバイスの前記バルク部に供給される前記バイアス調整電圧は、前記負電圧レールから前記調整可能なバイアスされた電圧までの範囲である調整電圧を備える、
Ｃ３に記載のメモリデバイスバイアス回路。
［Ｃ５］
前記第１の半導体デバイスは、ＮＭＯＳデバイスを備え、前記第２の半導体は、ＰＭＯＳデバイスを備え、前記バイアス調整電圧は、前記ＰＭＯＳデバイスにおける前記ドレイン電圧よりも高い、
Ｃ２に記載のメモリデバイスバイアス回路。
［Ｃ６］
前記ＰＭＯＳデバイスは、ウェル近接効果の影響下にあり、前記バイアス調整回路は、これらの効果を低減するために前記バイアス調整電圧を調整するように構成される、
Ｃ５に記載のメモリデバイスバイアス回路。
［Ｃ７］
前記電源は、正電圧レールと負電圧レールとを備え、前記ＰＭＯＳデバイスの前記バルク部に供給される前記バイアス調整電圧は、前記調整可能なバイアスされた電圧から前記正電圧レールまでの範囲である調整電圧を備える、
Ｃ５に記載のメモリデバイスバイアス回路。
［Ｃ８］
前記バイアス調整回路は、前記第２の半導体デバイスのしきい値電圧を低減するために前記バイアス調整電圧を調整するように構成される、
Ｃ２に記載のメモリデバイスバイアス回路。
［Ｃ９］
半導体デバイスにおいて電流リーケージ低減のための方法であって、
半導体デバイスのペアを備え、前記半導体デバイスのペアをバイパスしつつ第１の電圧レベルで、メモリデバイスに電源からの供給電圧を供給するように前記メモリデバイスに結合された回路を切り替えることと、
バイアス調整信号を使用して前記半導体のペアにおける選択された半導体デバイスの動作パラメータを調整することと、
前記バイアス調整信号に基づいて、データ保持モードにおいて動作する前記メモリデバイスのための最低電圧レベルよりも高い第２の電圧レベルに達するように、前記半導体デバイスのペアを通じて前記メモリデバイスに前記電源によって供給される前記供給電圧のレベルを低減すること、ここにおいて、前記第２の電圧レベルは、前記第１の電圧レベルよりも低い、と
を備える、方法。
［Ｃ１０］
前記第１の電圧レベルは、アクティブモードにおいて動作する前記メモリデバイスのための第１の電圧ヘッドルームを備え、前記第２の電圧レベルは、前記第１の電圧ヘッドルームよりも低い第２の電圧ヘッドルームを備え、前記第２の電圧ヘッドルームは、前記メモリデバイスが前記メモリデバイスに記憶された情報を維持するのを可能にする、
Ｃ９に記載の方法。
［Ｃ１１］
前記メモリデバイスは、メモリコアを備え、前記選択された半導体デバイスは、Ｐ型半導体デバイスまたはＮ型半導体デバイスのいずれか一方を備え、前記バイアス調整信号は、前記選択された半導体デバイスの前記動作パラメータを前記メモリコア内の同様のタイプのすべての半導体デバイスに関する前記動作パラメータの平均と一致するように調整するように構成される、
Ｃ９に記載の方法。
［Ｃ１２］
前記選択された半導体デバイスの前記動作パラメータの前記調整は、前記選択された半導体デバイスのしきい値電圧を低減するために、前記選択された半導体デバイスのバルク部に前記バイアス調整信号を供給することを備える、
Ｃ９に記載の方法。
［Ｃ１３］
前記半導体デバイスのペアの前記選択された半導体デバイスは、ＮＭＯＳデバイスを備え、前記電源は、正電圧レールと負電圧レールとを備え、前記ＮＭＯＳデバイスの前記バルク部に供給される前記バイアス調整信号は、前記負電圧レールから前記調整可能なバイアスされた電圧までの範囲である調整電圧を備える、
Ｃ１２に記載の方法。
［Ｃ１４］
前記半導体デバイスのペアの前記選択された半導体デバイスは、ＰＭＯＳデバイスを備え、前記電源は、正電圧レールと負電圧レールとを備え、前記ＰＭＯＳデバイスの前記バルク部に供給される前記バイアス調整信号は、前記調整可能なバイアスされた電圧から前記正電圧レールまでの範囲である調整電圧を備える、
Ｃ１２に記載の方法。
［Ｃ１５］
半導体デバイスにおいて電流リーケージ低減のための装置であって、
メモリデバイスをアクティブモードにおいて動作するのを可能にするための第１の電圧レベル、およびメモリデバイスを非アクティブモードにおいて動作するのを可能にするための第２の電圧レベルで前記メモリデバイスに、電源からの供給電圧を供給するように前記メモリデバイスに結合するように構成された回路、前記回路は、半導体デバイスのペアを備え、前記半導体デバイスのペアを通じて、前記電源からの前記供給電圧が前記第２のレベルで前記メモリデバイスに供給される、と、
前記第２の電圧レベルが、データ保持モードにおいて動作する前記メモリデバイスのための最低電圧レベルに近くなるように、前記供給電圧に基づいて前記半導体デバイスのペアにおける選択された半導体デバイスの動作パラメータを調整するための手段と
を備える、装置。
［Ｃ１６］
前記第１の電圧レベルは、アクティブモードにおいて動作する前記メモリデバイスのための第１の電圧ヘッドルームを備え、前記第２の電圧レベルは、前記メモリデバイスに記憶された情報を維持する前記メモリデバイスのための、前記第１の電圧ヘッドルームよりも低い第２の電圧ヘッドルームを備える、
Ｃ１５に記載の装置。
［Ｃ１７］
前記メモリデバイスはメモリコアを備え、前記選択された半導体デバイスは、Ｐ型半導体デバイスまたはＮ型半導体デバイスのいずれか一方を備え、前記選択された半導体デバイスの前記動作パラメータを前記調整するための手段は、前記選択された半導体デバイスの前記動作パラメータを前記メモリコア内の同様のタイプのすべての半導体デバイスに関する前記動作パラメータの平均と一致するように調整するためのバイアス調整信号を供給するための手段を備える、
Ｃ１５に記載の装置。
［Ｃ１８］
前記動作パラメータを前記調整するための手段は、前記選択された半導体デバイスのしきい値電圧を低減するために、前記選択された半導体デバイスのバルク部にバイアス調整信号を供給するための手段を備える、
Ｃ１５に記載の装置。
［Ｃ１９］
前記半導体デバイスのペアの前記選択された半導体デバイスは、ＮＭＯＳデバイスを備え、前記電源は、正電圧レールと負電圧レールとを備え、前記ＮＭＯＳデバイスの前記バルク部に供給される前記バイアス調整信号は、前記負電圧レールから前記第２の電圧レベルまでの範囲である調整電圧を備える、
Ｃ１８に記載の装置。
［Ｃ２０］
前記半導体デバイスのペアの前記選択された半導体デバイスはＰＭＯＳデバイスを備え、前記電源は、正電圧レールと負電圧レールとを備え、前記ＰＭＯＳデバイスの前記バルク部に供給される前記バイアス調整信号は、前記第２の電圧レベルから前記正電圧レールまでの範囲である調整電圧を備える、
Ｃ１８に記載の装置。
【国際調査報告】
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