(57)【要約】  複数のパワーレールであって、各パワーレールが少なくとも１つの電源に結合され、複数の同様に構成される負荷をサポートするように構成される、複数のパワーレールと、複数の同様に構成される負荷の総電力消費に基づいて、複数のパワーレールをマージおよび分割するように構成されるパワーレールコントローラとを含む、パワーレールを管理すること。このパワーレール管理はまた、各レールの電流負荷に基づいて、最適パワーレールモード（マージ／分割）を決定し、パワーレールモードにしたがって、動的クロックおよび電圧スケーリングポリシー、各コアにおける作業負荷割り振り、パフォーマンス制限／スロットリング管理を調整する。【選択図】  図１
2017527012.tif 000002
【特許請求の範囲】
【請求項１】
パワーレール管理システムであって、
複数のパワーレール、各パワーレールは、少なくとも１つの電源に結合され、複数の同様に構成される負荷をサポートするように構成される、と、
前記複数の同様に構成される負荷の総電力消費に基づいて、前記複数のパワーレールをマージおよび分割するように構成されるパワーレールコントローラと
を備える、パワーレール管理システム。
【請求項２】
前記各パワーレールに結合され、前記各パワーレールの電圧を感知するように構成される感知ポイントをさらに備える、
請求項１に記載のパワーレール管理システム。
【請求項３】
前記パワーレールコントローラは、前記複数のうちの前記パワーレールがマージされるとき、前記複数のパワーレールのための単一のターゲット電圧を設定するように構成される、
請求項２に記載のパワーレール管理システム。
【請求項４】
前記複数のパワーレールに結合されたスイッチをさらに備え、
前記パワーレールコントローラは、前記複数のパワーレールをマージするために前記スイッチを閉じ、前記複数のパワーレールの前記感知ポイントからフィードバックされる前記電圧に基づいて、前記複数のパワーレール上の電圧が前記単一のターゲット電圧に到達したことを確認するように構成される、
請求項３に記載のパワーレール管理システム。
【請求項５】
前記複数のパワーレールのうちの第１のパワーレールの前記感知ポイントを、前記複数のパワーレールの第２のパワーレールの前記感知ポイントにスイッチするように構成されるマルチプレクサをさらに備える、
請求項４に記載のパワー管理システム。
【請求項６】
前記複数の同様に構成される負荷は、複数の同様のサイズのプロセッサであり、
前記複数の同様のサイズのプロセッサは、複数の小型プロセッサまたは複数の大型プロセッサのうちの１つである、
請求項１に記載のパワーレール管理システム。
【請求項７】
前記複数のパワーレールは、少なくとも第１のパワーレールおよび第２のパワーレールを備え、前記第１のパワーレールは、前記複数の小型プロセッサに結合され、前記複数の小型プロセッサをサポートし、前記第２のパワーレールは、前記複数の大型プロセッサに結合され、前記複数の大型プロセッサをサポートする、
請求項６に記載のパワーレール管理システム。
【請求項８】
前記複数のパワーレールに結合されたスイッチをさらに備え、
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を下回るとき、
前記パワーレールコントローラは、前記複数のパワーレールを分割するために前記スイッチを開け、前記第１のパワーレールに関して第１のターゲット電圧を、および前記第２のパワーレールに関して第２のターゲット電圧を設定するように構成される、
請求項７に記載のパワーレール管理システム。
【請求項９】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を上回るとき、
前記パワーレールコントローラは、前記複数の小型プロセッサ上で実行中のタスクを、前記複数の大型プロセッサに移動させるように構成される、
請求項６に記載のパワーレール管理システム。
【請求項１０】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回るが、小型大型組み合わせプロセッサの前記総電力消費が、組み合わされた第３のしきい値を下回るとき、
前記パワーレールコントローラは、前記複数の小型プロセッサ上で実行中のタスクを、必要に応じて、前記複数の大型プロセッサまたは前記複数の小型プロセッサのうちの１つに移動させるように構成される、
請求項６に記載のパワーレール管理システム。
【請求項１１】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を下回るとき、
前記パワーレールコントローラは、前記複数のうちの前記パワーレールがマージされるとき、動的クロックおよび電圧スケーリング（ＤＣＶＳ）を実施するように構成され、前記複数の小型プロセッサは、マージされたパワーレール上の単一のターゲット電圧に関してそれの周波数を調整し、一方で、前記複数の大型プロセッサは、前記マージされたパワーレール上の前記単一のターゲット電圧をオーバーライドする、
請求項６に記載のパワーレール管理システム。
【請求項１２】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を上回るとき、
前記パワーレールコントローラは、前記複数のパワーレールのうちのパワーレールがマージされるとき、ＤＣＶＳを実施するように構成され、ここにおいて、前記複数の小型プロセッサは、タスクを移動させ、それの電力を崩壊し、一方で、前記複数の大型プロセッサは、前記マージされたパワーレール上の単一のターゲット電圧をオーバーライドする、
請求項６に記載のパワーレール管理システム。
【請求項１３】
複数のパワーレールを管理するための装置であって、
前記複数のパワーレールの各パワーレールを通して複数の同様に構成される負荷を少なくとも１つの電源に結合するための手段と、
前記複数の同様に構成される負荷の総電力消費に基づいて、前記複数のパワーレールをマージおよび分割するための手段と
を備える、装置。
【請求項１４】
前記各パワーレールの電圧を感知するために、感知ポイントを前記各パワーレールに結合するための手段をさらに備える、
請求項１３に記載の装置。
【請求項１５】
前記複数のうちの前記パワーレールがマージされるとき、前記複数のパワーレールのための単一のターゲット電圧を設定するための手段をさらに備える、
請求項１４に記載の装置。
【請求項１６】
複数のパワーレールをマージし、前記複数のパワーレールの前記感知ポイントからフィードバックされる前記電圧に基づいて、前記複数のパワーレール上の電圧が前記単一のターゲット電圧に到達したことを確認するための手段をさらに備える、
請求項１５に記載の装置。
【請求項１７】
前記複数のパワーレールの第１のパワーレールの前記感知ポイントを、前記複数のパワーレールの第２のパワーレールの前記感知ポイントにスイッチするための手段をさらに備える、
請求項１６に記載の装置。
【請求項１８】
複数のパワーレールを管理するための方法であって、
前記複数のパワーレールの各パワーレールを通して複数の同様に構成される負荷を少なくとも１つの電源に結合することと、
前記複数の同様に構成される負荷の総電力消費に基づいて、前記複数のパワーレールをマージおよび分割することと
を備える、方法。
【請求項１９】
前記各パワーレールの電圧を感知するために、感知ポイントを前記各パワーレールに結合することをさらに備える、
請求項１８に記載の方法。
【請求項２０】
前記複数のうちの前記パワーレールがマージされるとき、前記複数のパワーレールのための単一のターゲット電圧を設定することをさらに備える、
請求項１９に記載の方法。
【請求項２１】
前記複数のパワーレールをマージし、前記複数のパワーレールの前記感知ポイントからフィードバックされる前記電圧に基づいて、前記複数のパワーレール上の電圧が前記単一のターゲット電圧に到達したことを確認することをさらに備える、
請求項２０に記載の方法。
【請求項２２】
前記複数のパワーレールの第１のパワーレールの前記感知ポイントを、前記複数のパワーレールの第２のパワーレールの前記感知ポイントにスイッチすることをさらに備える、
請求項２１に記載の方法。
【請求項２３】
前記複数の同様に構成される負荷は、複数の同様のサイズのプロセッサであり、ここにおいて、前記複数の同様のサイズのプロセッサは、複数の小型プロセッサまたは複数の大型プロセッサのうちの１つである、
請求項１８に記載の方法。
【請求項２４】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を上回るとき、
前記複数の小型プロセッサ上で実行中のタスクを、前記複数の大型プロセッサに移動させることをさらに備える、
請求項２３に記載の方法。
【請求項２５】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回るが、小型大型組み合わせプロセッサの前記総電力消費が、組み合わされた第３のしきい値を下回るとき、
前記複数の小型プロセッサ上で実行中のタスクを、必要に応じて、前記複数の大型プロセッサまたは前記複数の小型プロセッサのうちの１つに移動させることをさらに備える、
請求項２３に記載の方法。
【請求項２６】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を下回るとき、
前記複数のうちの前記パワーレールがマージされるとき、ＤＣＶＳを実施することをさらに備え、ここにおいて、前記複数の小型プロセッサは、マージされたパワーレール上の単一のターゲット電圧に関してそれの周波数を調整し、一方で、前記複数の大型プロセッサは、前記マージされたパワーレール上の前記単一のターゲット電圧をオーバーライドする、
請求項２３に記載の方法。
【請求項２７】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を上回るとき、
前記複数のうちの前記パワーレールがマージされるとき、ＤＣＶＳを実施することをさらに備え、ここにおいて、前記複数の小型プロセッサは、タスクを移動させ、それの電力を崩壊し、一方で、前記複数の大型プロセッサは、前記マージされたパワーレール上の単一のターゲット電圧をオーバーライドする、
請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本発明は、動的パワーレール制御に関し、より具体的には、複数のパワーレールに供給される電力のマージ（merging）および分割（splitting）に関する。
【背景技術】
【０００２】
[0002]  集積回路は、ますます複雑性を増してきている。したがって、単一の集積回路は、多数のプロセッサを含み得る。さらに、プロセッサあたりのピーク電流もまた増加している。これにより、複数のパワーレールが、異なるタイプのプロセッサに電力供給するために使用され得る。
【発明の概要】
【０００３】
[0003]  本発明は、パワーレールマージおよび分割制御、電圧フィードバック制御、出力電圧制御、動的クロック周波数および電圧スケーリング（ＤＣＶＳ）制御、およびタスクマイグレーション制御（task migration control）のようなタスクを含む、複数のパワーレールを動的に管理および制御することを提供する。
【０００４】
[0004]  １つの実施形態では、パワーレール管理システムが開示される。このシステムは、複数のパワーレール、各パワーレールは、少なくとも１つの電源（power supply）に結合され、複数の同様に構成される負荷をサポートするように構成される、と、複数の同様に構成される負荷の総電力消費に基づいて、複数のパワーレールをマージおよび分割するように構成されるパワーレールコントローラとを含む。
【０００５】
[0005]  別の実施形態では、複数のパワーレールを管理するための装置が開示される。この装置は、複数のパワーレールの各パワーレールを通して複数の同様に構成される負荷を少なくとも１つの電源に結合するための手段と、複数の同様に構成される負荷の総電力消費に基づいて、複数のパワーレールをマージおよび分割するための手段とを含む。
【０００６】
[0006]  さらに別の実施形態では、複数のパワーレールを管理するための方法が開示される。この方法は、複数のパワーレールの各パワーレールを通して複数の同様に構成される負荷を少なくとも１つの電源に結合することと、複数の同様に構成される負荷の総電力消費に基づいて、複数のパワーレールをマージおよび分割することとを含む。
【０００７】
[0007]  本発明の他の特徴および利点は、例として本発明の複数の態様を例示する本説明から明らかになるはずである。
【図面の簡単な説明】
【０００８】
[0008]  本発明の詳細は、その構造および動作の両方に関して、添付のさらなる図面を検討することによってある程度収集される（gleaned）ことができ、それらにおいて同様の参照符号は同様の部分を指す。
【図１】図１は、本発明の１つの実施形態にしたがって動的パワーレール管理システムを例示する機能ブロック図である。
【図２】図２は、本発明の１つの実施形態にしたがって、レールマージおよび分割プロセスを例示するフローダイアグラムである。
【図３】図３は、本発明の１つの実施形態にしたがって、電圧マージおよび分割プロセスに関わる部分を強調する動的パワーレール管理システムの部分的なビューである。
【詳細な説明】
【０００９】
[0012]  上述したように、集積回路は、多数のプロセッサを含み得る。したがって、複数のパワーレールが、プロセッサに電力供給するために使用され得る。複数のパワーレールが存在すると、動的パワーレール制御および管理のためのシステムおよび方法は、魅力がある。
【００１０】
[0013]  ここに説明されたある特定の実施形態は、パワーレールマージおよび分割制御、電圧フィードバック制御、出力電圧制御、動的クロック周波数および電圧スケーリング（ＤＣＶＳ）制御、およびタスク移動制御のようなタスクを含む、複数のパワーレールを動的に管理および制御することを提供する。本説明を読んだ後には、様々なインプリメンテーションおよびアプリケーションにおいて本発明をどのようにインプリメントするかが明らかになるだろう。本発明の様々なインプリメンテーションがここに説明されることになるが、これらのインプリメンテーションは単に例としてのみ提示されているのであって、限定ではないことは理解される。したがって、様々なインプリメンテーションのこの詳細な説明は、本発明の範囲または幅を限定するように解釈されるべきではない。
【００１１】
[0014]  図１は、本発明の１つの実施形態にしたがって動的パワーレール管理システム１００を例示する機能ブロック図である。動的パワーレール管理システム１００は、パワーレールマージおよび分割制御のために使用されるパワーレールコントローラ１０２および電界効果トランジスタ（ＦＥＴ：field-effect transistor）スイッチ１０４を備える。パワーレールコントローラ１０２は、電力管理集積回路（ＰＭＩＣ）１１０と連携して動作する。パワーレールマージおよび分割制御の他の実施形態では、機械スイッチのような、ＦＥＴスイッチ以外の要素（１つまたは複数の）が使用されることができる。図１には、２つのパワーレールのみしか存在しないため１つのスイッチのみが示されるが、２つより多くのパワーレールが関わるとき、複数のスイッチが複数のパワーレールを制御するために使用される。
【００１２】
[0015]  図１の例示された実施形態では、ＰＭＩＣ１１０は、他の要素の中でもとりわけ、クラスタ（例えば、クラスタＡおよびクラスタＢ）にグループ化される複数の負荷に電力を供給するように構成される複数のスイッチング電源（ＳＭＰＳ：switched-mode power supplies）１２０、１２２、１２４、１２６を含み、各クラスタは、同様に構成されるプロセッサのグループ（例えば、クラスタＡに関するコア−ａ１からコア−ａ４およびクラスタＢに関するコア−ｂ１からコア−ｂ４）を含む。クラスタＡは、第１のパワーレール（パワーレールＡ）１３０に結合され、一方で、クラスタＢは、第２のパワーレール（パワーレールＢ）１３２に結合される。したがって、１つの実施形態では、複数の同様に構成される負荷は、各パワーレールに結合され、ここにおいて、「同様に構成される負荷」という用語は、サイズ、電力、またはスループットおよび処理電力のような他の関連する特性が同様である複数の負荷を指す。さらに、「負荷」という用語は、プロセッサ、メモリ、インタフェース、または異なるタイプの負荷の組み合わせを含むいかなるタイプの負荷も指すことができる。
【００１３】
[0016]  図１の例示された実施形態では、ＰＭＩＣ１１０は、１つのＳＭＰＳ１２０を第１のパワーレール１３０に割り振り、一方で、３つのＳＭＰＳ１２２、１２４、１２６は、第２のパワーレール１３２に割り振られる。したがって、１つの実施形態では、コア−ａ１からコア−ａ４は、小型プロセッサとして構成され、一方で、コア−ｂ１からコア−ｂ４は、大型プロセッサとして構成される。異種の計算アーキテクチャでは、小型プロセッサは、より高いパフォーマンスおよびより高い電力消費を有する大型プロセッサと比べて、より低いパフォーマンスおよびより低い電力消費を有する。図１の例では、ＰＭＩＣ１１０は、１つのＳＭＰＳ１２０を小型プロセッサに結合された第１のパワーレール１３０に割り振り、３つのＳＭＰＳ１２２、１２４、１２６を大型プロセッサに結合された第２のパワーレール１３２に割り振るので、大型プロセッサは、サイズ、消費される電力量、スループット、ＭＩＰＳレーティング、および／または他の関係するパラメータについて小型プロセッサよりも３倍大きいものとして構成されることができる。
【００１４】
[0017]  図１の例示された実施形態では、クラスタＡおよびクラスタＢのコア、パワーレールコントローラ１０２、パワーレール１３０、１３２およびスイッチ１０４はすべてシステムオンチップ（ＳｏＣ）１７０上に存在し、ＳＭＰＳ１２０−１２６は、ＰＭＩＣ１１０内に存在する。代替的な実施形態では、パワーレールコントローラ１０２、パワーレール１３０、１３２およびスイッチ１０４は、別々の要素としてマザーボード上にまたはＰＭＩＣ１１０内に含まれ得る。別の代替的な実施形態では、パワーレールコントローラ１０２は、例えば、ＳｏＣ１７０のコアのうちの１つ上で動作する（executes）ソフトウェアにおいてインプリメントされることができる。
【００１５】
[0018]  図２は、本発明の１つの実施形態にしたがってレールマージおよび分割プロセスを例示するフローダイアグラム２００である。レールマージおよび分割プロセスは、ステップ２１０において、各クラスタの電流負荷を含むある特定の入力条件に関する情報を、パワーレールに結合された負荷から受信し、レールモード（すなわち、マージまたは分割）を決定し、そして、ステップ２２０から２５２において、出力制御（例えば、レールモード、ＤＣＶＳ制御、タスク制御、電圧制御、およびコア電力低減（ＣＰＲ）／デジタル電流メータ（ＤＣＭ）制御）を生成／実行する。このプロセスのステップ２１０から２５２は、入力条件にしたがって生成および実行される様々な出力制御を例示する。ステップ２１２において、パワーレールコントローラ１０２は、入力条件が分割モードの変更を必要とするかどうかを決定する。変更が要求されない場合、プロセスはステップ２１０に戻る。そうでなければ、分割モードの変更が要求される場合、パワーレールコントローラ１０２は、ステップ２１４において、パワーレールが分割されるべきかまたはマージされるべきかを決定する。入力条件がパワーレールにおいてマージを必要とする場合、ステップ２２０から２３２が実施され、そうでなければ、入力条件がパワーレールにおいて分割を必要とする場合、ステップ２４０から２５２が実施される。
【００１６】
【表１】
2017527012.tif 000003
【００１７】
[0019]  上に示された表１は、入力条件にしたがってパワーレールコントローラ１０２によって生成および実行される様々な出力制御を要約する。表１に示された実施形態では、クラスタＡの負荷が小型プロセッサであり、一方で、クラスタＢの負荷が大型プロセッサであると仮定して、出力制御が生成される。しかしながら、他の実施形態では、クラスタＡおよびクラスタＢのプロセッサは、それとは異なって構成されることができる。表１の３行目によれば、クラスタＡ負荷が事前に定義されたしきい値Ａを下回り、クラスタＢ負荷が別の事前に定義されたしきい値Ｂを下回るとき、出力制御は、パワーレールコントローラ１０２によって次のように設定される：パワーレールを分割し、レールマージ／分割制御ライン１４４を使用してそれらを別々に制御する；各クラスタのために電圧および周波数制御１４２を分離する；タスクマイグレーション制御１４６によるタスクのマイグレーションがない；各パワーレールのために電圧フィードバックループ１６０、１６２を分離する；各クラスタのために電力低減ループ１５０を分離する；プロセッサ毎に、測定された電力フィードバック１４８を分離する。負荷は、ＳｏＣ１７０内の埋め込まれた電流／電力メータを用いて電流または電力において測定されることができるか、または動作周波数、電圧、および／または温度に基づいて推定されることができる。図１に示される１つの例では、クラスタＡ負荷は４つの小型プロセッサから構成され、一方で、クラスタＢ負荷は、４つの大型プロセッサから構成され、クラスタＡ負荷の総電力消費は、０から３Ｗにわたり、クラスタＢ負荷は０から１２Ｗにわたり、クラスタＡ＋Ｂ負荷は、０から１５Ｗにわたる。さらに、（図１に示されるように、）１つのＳＭＰＳがパワーレールＡに接続され、３つのＳＭＰＳがパワーレールＢに接続されると仮定すると、しきい値Ａはおおよそ３．５Ｗに設定され、しきい値Ｂはおおよそ１０．５Ｗに設定され、そしてしきい値ＡＢはおおよそ１４Ｗに設定される。上述したように、パワーレールコントローラ１０２は、上述の入力条件を受信し、出力制御を生成する。
【００１８】
[0020]  表１の４行目によれば、クラスタＡ負荷が事前に定義されたしきい値Ａを下回り、クラスタＢ負荷が事前に定義されたしきい値Ｂを上回り、一方でクラスタＡ＋Ｂ負荷が別の事前に定義されたしきい値ＡＢを下回るとき、出力制御は、次のように設定される：パワーレールをマージし、それらを１つのものとして制御する；クラスタＢのプロセッサがマージされたパワーレールの電圧をオーバーライドし（すなわち、クラスタＢプロセッサが、マージされたレールの電圧を制御し、そしてマージされたレールの電圧をクラスタＡプロセッサが制御することを防ぎ）、一方で、クラスタＡのプロセッサがマージされたレール上のレール電圧に関してそれの周波数を調整する；タスク移動制御は、必要な場合、クラスタＡのプロセッサ内のタスクの移動（例えば、クラスタＡの４つのコア内でタスクを広げる代わりに、残りのコアが電力崩壊される（be power collapsed）ことができるように１つのまたは２つのコアへタスクを移動させる）、または、クラスタＡプロセッサからクラスタＢプロセッサへの移動を含み得る；マージされたパワーレールのための組み合わされた電圧フィードバックループ；および、すべてのクラスタに関して組み合わされたコア電力低減（ＣＰＲ）ループ。ＣＰＲは、リアルタイムで各レール上の残りの電圧マージンを感知し、そして電力低減のための供給電圧の精細粒度調整（fine-granularity adjustment）を実施する。
【００１９】
[0021]  表１の５行目によれば、クラスタＡ負荷が事前に定義されたしきい値Ａを下回り、クラスタＢ負荷が事前に定義されたしきい値Ｂを上回り、一方でクラスタＡ＋Ｂ負荷もまた別の事前に定義されたしきい値ＡＢを上回る場合、出力制御は次のように設定される：パワーレールをマージし、それらを１つのものとして制御する；クラスタＢのプロセッサが電圧をオーバーライドし、一方で、クラスタＡのプロセッサへの電力が崩壊される、；タスク移動制御は、クラスタＢのプロセッサに移動するクラスタＡのプロセッサ内のすべてのタスクの移動を含み得る；マージされたパワーレールのための組み合わされた電圧フィードバックループ；すべてのクラスタに関して組み合わされたＣＰＲループ；および、デジタル電流メータ（ＤＣＭ）制限管理。ＤＣＭ制限管理（DCM limit management）は、各レールの電流を測定または推定し、コアパフォーマンスまたは負荷量を一時的に制限することによって、高いピーク電流から電源を保護する。
【００２０】
[0022]  表１の６行目によれば、クラスタＡ負荷が事前に定義されたしきい値Ａ（とても軽い負荷）を著しく下回り、クラスタＢ負荷もまた別の事前に定義されたしきい値Ｂ（とても軽い負荷）を著しく下回るとき、出力制御は次のように設定される：パワーレールをマージし、それらを１つのものとして制御する；すべてのクラスタについて同じ低動作電圧が設定される；タスク移動制御は、パフォーマンス需要にしたがったクラスタＡおよびＢのプロセッサへのタスクの割り振りを含み得る；マージされたパワーレールのための組み合わされた電圧フィードバックループ；および、すべてのクラスタに関して組み合わされたＣＰＲループ。１つの実施形態では、負荷は、それが事前に定義されたしきい値ＡまたはＢの少なくとも５０分の１（at least 50 times smaller than）の場合に、「著しく下回る」。したがって、しきい値Ａが３．５Ｗであり、しきい値Ｂが１０．５Ｗである上の例では、クラスタＡ負荷は、それが約０．０７Ｗ（または７０ｍＷ）を下回る場合に、とても軽い負荷であることになり、クラスタＢ負荷は、それが約０．２１Ｗ（または２１０ｍＷ）を下回る場合に、とても軽い負荷であることになる。
【００２１】
[0023]  レールマージおよび分割プロセスに関する図２に戻って、パワーレールコントローラ１０２がパワーレールをマージすることを決定する場合、ステップ２２０から２３２が実施される。ステップ２２０において、パワーレールコントローラ１０２は、クラスタの負荷レベルに依存して、必要に応じて、タスクを他のプロセッサまたはクラスタに移動させる。例えば、クラスタＡ負荷が事前に定義されたしきい値Ａを下回り、クラスタＢ負荷が事前に定義されたしきい値Ｂを上回り、一方でクラスタＡ＋Ｂ負荷が別の事前に定義されたしきい値ＡＢを下回るとき、タスクは、必要に応じて、クラスタＡのプロセッサ内で移動させられるか、またはクラスタＡプロセッサからクラスタＢプロセッサに移動させられる。別の例では、クラスタＡ負荷が事前に定義されたしきい値Ａを下回り、クラスタＢ負荷が事前に定義されたしきい値Ｂを上回り、一方でクラスタＡ＋Ｂ負荷もまた別の事前に定義されたしきい値ＡＢを上回るとき、クラスタＡのプロセッサ内のすべてのタスクは、クラスタＢのプロセッサに移動させられる。さらなる例では、クラスタＡ負荷およびクラスタＢ負荷の両方がとても軽いとき、タスク移動は必要でない可能性があるが、パワーレールコントローラ１０２は、プロセッサのパフォーマンス需要にしたがって、タスクを移動させるかどうか決定することができる。
【００２２】
[0024]  タスクが一旦適切に移動させられると、ステップ２２２において、クラスタのプロセッサをドライブするクロックは、現在の命令が一旦完了するとプロセッサがストップするようプロセッサ上で実行中のすべてのプロセスを中断するために、パワーレールコントローラ１０２によって一時的にゲーティングされる。パワーレールコントローラ１０２は、ステップ２２４、２２６、２２８においてパワーレールの電圧をマージする。１つのパワーレールのターゲットまたは基準電圧は、ステップ２２４において、他のパワーレールの電圧と同じ電圧に設定される。例えば、図１を参照して、パワーレールＡ１３０のターゲット電圧は、パワーレールＢ１３２の電圧と同じ電圧に設定される。次いでプロセスは、ステップ２２６において、パワーレールＡ１３０上の電圧がパワーレールＢ１３２上の電圧と同じになるまで待つ。ステップ２２８において、ＦＥＴスイッチ１０４が、パワーレールをマージするためにオンにされる。上述したようなパワーレール上の電圧のマージは、図１に示されるライン１４０、１６０、１６２を使用した電圧フィードバック制御に関わる。
【００２３】
[0025]  図３は、本発明の１つの実施形態にしたがって、電圧マージおよび分割プロセス、ならびに電圧フィードバックプロセスに関わるシステム１００の部分を強調する動的パワーレール管理システム１００の代替的なビューである。図３の例示された実施形態では、コア−ａ１からコア−ａＮ（Ｎ個のコア）は、パワーレールＡに結合されたクラスタＡにグループ化され、コア−ｂ１からコア−ｂＭ（Ｍ個のコア）は、パワーレールＢに結合されたクラスタＢにグループ化される。ＳＭＰＳ  Ａ１からＳＭＰＳ  Ａｘ（ｘ個のＳＭＰＳ）は、パワーレールＡを供給する電源グループＡ（ＰＳ  Ａ）にグループ化され、一方でＳＭＰＳ  Ｂ１からＳＭＰＳ  Ｂｙ（ｙ個のＳＭＰＳ）は、パワーレールＢを供給する電源グループＢ（ＰＳ  Ｂ）にグループ化される。
【００２４】
[0026]  パワーレールがマージされる前、パワーレールＡおよびパワーレールＢの電力レベルは、パワーレールコントローラ１０２によって別々に管理される。パワーレールＡに関する電圧フィードバックループの電圧感知ポイントは、ポイントＡにあり、一方でパワーレールＢに関する電圧フィードバックループの電圧感知ポイントは、ポイントＢにある。電圧フィードバックループは、特定のポイント（例えば、図３におけるポイントＡまたはＢ）における電圧レベルを感知して、その特定のポイントにおいてターゲット電圧を維持するためにそれの出力電圧を調整する各電源（例えば、ＳＭＰＳ）に、当該感知された電圧をフィードバックするＰＭＩＣ１１０の一部である。パワーレールがマージされることになるとき、パワーレールＡのターゲット電圧は、パワーレールＢの電圧と同じ電圧に設定され（ステップ２２４）、プロセスは、パワーレールＡ上の電圧がパワーレールＢ上の電圧と同じになるまで待つ（ステップ２２６）。パワーレールＡ上の電圧が一旦パワーレールＢ上の電圧と等しくなると、ＦＥＴスイッチ１０４は、パワーレールをマージするためにオンにされる（ステップ２２８）。他の実施形態では、ＦＥＴスイッチ１０４の構成は、マージが電流スパイクなく漸進的に発生するように、小型ＦＥＴスイッチのうちの１つまたはいくつかが任意の１つの時間においてオンにされる（turned on at any one time）パワーレールマージプロセスの間に並列接続の複数の小型ＦＥＴスイッチを有することを含み得る。電圧フィードバックループは次いで、ＰＳ  Ａに関する感知ポイントをポイントＡからポイントＢに動かすために、アナログマルチプレクサ３００（または、他のスイッチングメカニズム；２−１マルチプレクサが示される）を使用してマージされる（ステップ２３０）。したがって、ＰＳ  Ａ（ＳＭＰＳ  Ａ１からＳＭＰＳ  Ａｎ）の電源に関する電圧フィードバックループは、ＰＳ  Ｂ（ＳＭＰＳ  Ｂ１からＳＭＰＳ  Ｂｎ）の電源に関する電圧フィードバックループとマージされる。ＰＳ  Ａの電源は今度は、新しく感知された電圧（ポイントＢにおける）に基づいて、パワーレールＡの電圧レベルを、パワーレールＢと同じ電圧にするよう調整する。
【００２５】
[0027]  再度図２に戻ると、パワーレールが一旦マージされると、電圧フィードバックループ、ＣＰＲフィードバックループ（コア電力の微調整（fine tuning）のために使用される）、およびＤＣＭフィードバックループのようなフィードバックループもまた、ステップ２３０において、マージされる。上述したように、ＣＰＲおよびＤＣＭフィードバックループは、すべてのクラスタについて組み合わされる。ステップ２３２において、コアクロックゲーティングは終端され、コア動作が再開される。
【００２６】
[0028]  ステップ２４０から２５２は、ステップ２２０から２３２において説明されたマージプロセスの逆であるはずである、パワーレールコントローラ１０２によって実施されるパワーレール分割プロセスを示す。ステップ２１４においてなされたクエリの結果として、入力条件がパワーレールの分割を必要とする場合、ステップ２４０から２５２が実施される。パワーレールコントローラ１０２は、現在の命令が一旦完了するとプロセッサが停止するために、プロセッサ上で実行中のすべてのプロセスを中断するよう、ステップ２４０において、ライン１５０（図１における）を使用してクラスタのプロセッサをドライブするクロックを一時的にゲーティングする。ステップ２４２において、パワーレールコントローラ１０２は、パワーレールＡおよびＢを分割するために、ＦＥＴスイッチ１０４をオフにする。パワーレールコントローラ１０２はまた、ステップ２４４において、パワーレールを分割することについて電圧フィードバック、ＤＶＣＳ、ＣＰＲ、ＤＣＭ制御論理に通知する。ＳＭＰＳは次いで、各パワーレールについて異なる電圧をドライブすることを開始することになる。ステップ２４６において、パワーレールコントローラ１０２は、（１）パワーレールがいくつかのターゲット値（some target values）に落ち着く（settle down）のをある時間の間待つか、または（２）電圧を周期的に感知し、センサがターゲット値を示すまで待つか、の何れかを行う。
【００２７】
[0029]  図３に示される例では、パワーレールが分割される前、パワーレールＡおよびパワーレールＢの電力レベルは共に管理される。パワーレールＡおよびパワーレールＢの両方に関する電圧フィードバックループの電圧感知ポイントは、ポイントＢにある。パワーレールは次いで、ＦＥＴスイッチ１０４をオフにすること（ステップ２４２）およびパワーレールＡおよびパワーレールＢのターゲット電圧を別々に設定すること（ステップ２４４）によって分割される。さらに、プロセスは、設定されたターゲット電圧に各パワーレールが落ち着くのを待つ（ステップ２４６）。この期間の間、パワーレールコントローラ１０２は、ＰＳ  Ａに関する電圧感知ポイントをポイントＢからポイントＡに戻すようにスイッチするように、アナログマルチプレクサ３００（または任意の他のスイッチングメカニズム）を制御する。したがって、ＰＳ  Ａ（ＳＭＰＳ  Ａ１からＳＭＰＳ  Ａｎ）の電源に関する電圧フィードバックループは、ポイントＡにおけるフィードバック感知ポイントとは分離されている。ＰＳ  Ｂの電源に関する電圧フィードバックループは、ポイントＢにおけるフィードバック感知ポイントで維持される。したがって、図３において、感知ライン３６０は、図１における感知ライン１６０と同様であり、感知ライン３６２は、図１における感知ライン１６２と同様である。他の実施形態では、ＦＥＴスイッチ１０４は、複数の並列なＦＥＴスイッチのセットとしてインプリメントされ得る。複数の並列なＦＥＴスイッチの各々は、パワーレールＡに接続されたそれのソース端子とパワーレールＢに接続されたそれのドレイン端子とを有する。複数の並列なＦＥＴスイッチのゲートは、個別に制御され得る。その結果、パワーレールＡおよびＢをつなぎ合わせる（joining）１つの方法は、複数の並列なＦＥＴスイッチのうちの第１の１つをオンにし、次いで複数の並列なＦＥＴスイッチのうちの第２のものをオンにし、そして、複数の並列なＦＥＴスイッチのすべてがオンにされるまで同様に続く（and so on）ことに関わり得る。したがって、パワーレールＡとパワーレールＢとの間の抵抗は、個々のＦＥＴスイッチがオンにされるにつれて時間にわたって減少し得るので、この、複数の並列なＦＥＴスイッチを漸進的にオンにすることは、電流スパイクを防ぐ。
【００２８】
[0030]  再度図２を参照すると、パワーレールが一旦分割されると、電圧フィードバックループ、ＣＰＲフィードバックループ、およびＤＣＭフィードバックループのようなフィードバックループもまた、ステップ２４８において、分割される。ステップ２５０において、コアクロックゲーティングが終端され、コア動作が再開される。最後に、ステップ２５２において、必要に応じて、タスクは、他のプロセッサ／クラスタに移動させられる。
【００２９】
[0031]  本発明のいくつかの実施形態が上述されたが、本発明の多くの変形が可能である。例えば、例示された実施形態は、２つの負荷のクラスタと共に２つのパワーレールを使用するが、如何なる数のパワーレールおよび負荷のクラスタも使用され得る。さらに、様々な実施形態の特徴は、上述した組み合わせとは異なる組み合わせで組み合わせられ得る。その上、明確で簡潔な説明のために、システムおよび方法の多くの説明が簡略化されている。多くの説明は、特定の規格の用語および構造を使用する。しかしながら、開示されたシステムおよび方法は、より広く適用可能である。
【００３０】
[0032]  当業者は、ここに開示された実施形態に関連して説明された様々な例示的なブロックおよびモジュールは、様々な形態でインプリメントされることができることを認識するだろう。いくつかのブロックおよびモジュールは、一般にそれらの機能の観点から上述されている。そのような機能がどのようにインプリメントされるかは、システム全体に課せられる設計制約に依存する。当業者は、説明された機能性を、各特定のアプリケーションに関して様々な方法でインプリメントすることができるが、そのようなインプリメンテーションの決定は本発明の範囲から逸脱を生じさせるものと解釈されるべきでない。加えて、モジュール、ブロック、またはステップ内の機能のグループ分けは、説明を容易にするためのものである。特定の機能またはステップは、本発明から逸脱することなく１つのモジュールまたはブロックから動かされ得る（moved from）。
【００３１】
[0033]  ここに開示された実施形態に関連して説明された様々な例示的な論理ブロック、ユニット、ステップ、構成要素、およびモジュールは、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェアコンポーネント、またはここに説明された機能を実施するように設計されたそれらの任意の組み合わせのようなプロセッサを用いてインプリメントまたは実施されることができる。汎用プロセッサは、マイクロプロセッサであることができるが、別の方法では、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであることができる。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰと１つのマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つまたは複数のマイクロプロセッサ、または任意の他のそのような構成との組み合わせとしてインプリメントされることができる。さらに、ここに説明されたモジュールおよび機能ブロックおよび実施形態をインプリメントする回路は、様々なトランジスタタイプ、論理ファミリ、および設計手順を使用して実現されることができる。
【００３２】
[0034]  開示された実施形態の上記説明は、当業者が本出願を製造または使用できるように提供されている。これらの実施形態への様々な修正は、当業者には容易に明らかであるだろうし、ここに説明された一般的な原理は、本出願の精神または範囲から逸脱することなく他の実施形態にも適用されることができる。したがって、ここに提示された説明および図面は、本発明の現在好ましい実施形態を表し、よって、本発明により広く熟慮される主題を代表するものであることは理解されるべきである。さらに、本出願の範囲は、当業者に自明になり得る他の実施形態を完全に包含すること、および、よって本発明の範囲は添付の特許請求の範囲以外の何れによっても限定されないことは理解されるべきである。
【図１】
2017527012.tif 000004
【図２】
2017527012.tif 000005
【図３】
2017527012.tif 000006
【手続補正書】
【提出日】平成29年3月7日(2017.3.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パワーレール管理システムであって、
複数のパワーレール、各パワーレールは、少なくとも１つの電源に結合され、複数の同様に構成される負荷をサポートするように構成される、と、
前記複数の同様に構成される負荷の総電力消費に基づいて、前記複数のパワーレールをマージおよび分割するように構成されるパワーレールコントローラ、前記複数の同様に構成される負荷は、サイズ、電力、ならびにスループットおよび処理電力を含む他の関連する特性が同様である複数の負荷を含む、と
前記複数の同様に構成される負荷は、複数の同様のサイズのプロセッサであり、前記複数の同様のサイズのプロセッサは、複数の小型プロセッサまたは複数の大型プロセッサのうちの１つであり、
大型プロセッサは、サイズ、消費される電力量、スループット、およびＭＩＰＳ（ｍｉｌｌｉｏｎ−ｉｎｓｔｒｕｃｔｉｏｎｓ−ｐｅｒ−ｓｅｃｏｎｄ）レーティングについて小型プロセッサよりも少なくとも３倍大きい、
を備える、パワーレール管理システム。
【請求項２】
前記各パワーレールに結合され、前記各パワーレールの電圧を感知するように構成される感知ポイントをさらに備える、
請求項１に記載のパワーレール管理システム。
【請求項３】
前記パワーレールコントローラは、前記複数のうちの前記パワーレールがマージされるとき、前記複数のパワーレールのための単一のターゲット電圧を設定するように構成される、
請求項２に記載のパワーレール管理システム。
【請求項４】
前記複数のパワーレールに結合されたスイッチをさらに備え、
前記パワーレールコントローラは、前記複数のパワーレールをマージするために前記スイッチを閉じ、前記複数のパワーレールの前記感知ポイントからフィードバックされる前記電圧に基づいて、前記複数のパワーレール上の電圧が前記単一のターゲット電圧に到達したことを確認するように構成される、
請求項３に記載のパワーレール管理システム。
【請求項５】
前記複数のパワーレールのうちの第１のパワーレールの前記感知ポイントを、前記複数のパワーレールの第２のパワーレールの前記感知ポイントにスイッチするように構成されるマルチプレクサをさらに備える、
請求項４に記載のパワーレール管理システム。
【請求項６】
前記複数のパワーレールは、少なくとも第１のパワーレールおよび第２のパワーレールを備え、前記第１のパワーレールは、前記複数の小型プロセッサに結合され、前記複数の小型プロセッサをサポートし、前記第２のパワーレールは、前記複数の大型プロセッサに結合され、前記複数の大型プロセッサをサポートする、
請求項１に記載のパワーレール管理システム。
【請求項７】
前記複数のパワーレールに結合されたスイッチをさらに備え、
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を下回るとき、
前記パワーレールコントローラは、前記複数のパワーレールを分割するために前記スイッチを開け、前記第１のパワーレールに関して第１のターゲット電圧を、および前記第２のパワーレールに関して第２のターゲット電圧を設定するように構成される、
請求項６に記載のパワーレール管理システム。
【請求項８】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を上回るとき、
前記パワーレールコントローラは、前記複数の小型プロセッサ上で実行中のタスクを、前記複数の大型プロセッサに移動させるように構成される、
請求項１に記載のパワーレール管理システム。
【請求項９】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回るが、小型大型組み合わせプロセッサの前記総電力消費が、組み合わされた第３のしきい値を下回るとき、
前記パワーレールコントローラは、前記複数の小型プロセッサ上で実行中のタスクを、必要に応じて、前記複数の大型プロセッサまたは前記複数の小型プロセッサのうちの１つに移動させるように構成される、
請求項１に記載のパワーレール管理システム。
【請求項１０】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を下回るとき、
前記パワーレールコントローラは、前記複数のうちの前記パワーレールがマージされるとき、動的クロックおよび電圧スケーリング（ＤＣＶＳ）を実施するように構成され、前記複数の小型プロセッサは、マージされたパワーレール上の単一のターゲット電圧に関してそれの周波数を調整し、一方で、前記複数の大型プロセッサは、前記マージされたパワーレール上の前記単一のターゲット電圧をオーバーライドする、
請求項１に記載のパワーレール管理システム。
【請求項１１】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を上回るとき、
前記パワーレールコントローラは、前記複数のパワーレールのうちのパワーレールがマージされるとき、ＤＣＶＳを実施するように構成され、ここにおいて、前記複数の小型プロセッサは、タスクを移動させ、それの電力を崩壊し、一方で、前記複数の大型プロセッサは、前記マージされたパワーレール上の単一のターゲット電圧をオーバーライドする、
請求項１に記載のパワーレール管理システム。
【請求項１２】
複数のパワーレールを管理するための装置であって、
前記複数のパワーレールの各パワーレールを通して複数の同様に構成される負荷を少なくとも１つの電源に結合するための手段と、
前記複数の同様に構成される負荷の総電力消費に基づいて、前記複数のパワーレールをマージおよび分割するための手段、前記複数の同様に構成される負荷は、サイズ、電力、ならびにスループットおよび処理電力を含む他の関連する特性が同様である複数の負荷を含む、と
前記複数の同様に構成される負荷は、複数の同様のサイズのプロセッサであり、前記複数の同様のサイズのプロセッサは、複数の小型プロセッサまたは複数の大型プロセッサのうちの１つであり、
大型プロセッサは、サイズ、消費される電力量、スループット、およびＭＩＰＳ（ｍｉｌｌｉｏｎ−ｉｎｓｔｒｕｃｔｉｏｎｓ−ｐｅｒ−ｓｅｃｏｎｄ）レーティングについて小型プロセッサよりも少なくとも３倍大きい、
を備える、装置。
【請求項１３】
前記各パワーレールの電圧を感知するために、感知ポイントを前記各パワーレールに結合するための手段をさらに備える、
請求項１２に記載の装置。
【請求項１４】
前記複数のうちの前記パワーレールがマージされるとき、前記複数のパワーレールのための単一のターゲット電圧を設定するための手段をさらに備える、
請求項１３に記載の装置。
【請求項１５】
複数のパワーレールをマージし、前記複数のパワーレールの前記感知ポイントからフィードバックされる前記電圧に基づいて、前記複数のパワーレール上の電圧が前記単一のターゲット電圧に到達したことを確認するための手段をさらに備える、
請求項１４に記載の装置。
【請求項１６】
前記複数のパワーレールの第１のパワーレールの前記感知ポイントを、前記複数のパワーレールの第２のパワーレールの前記感知ポイントにスイッチするための手段をさらに備える、
請求項１５に記載の装置。
【請求項１７】
複数のパワーレールを管理するための方法であって、
前記複数のパワーレールの各パワーレールを通して複数の同様に構成される負荷を少なくとも１つの電源に結合することと、
前記複数の同様に構成される負荷の総電力消費に基づいて、前記複数のパワーレールをマージおよび分割すること、前記複数の同様に構成される負荷は、サイズ、電力、ならびにスループットおよび処理電力を含む他の関連する特性が同様である複数の負荷を含む、と
前記複数の同様に構成される負荷は、複数の同様のサイズのプロセッサであり、前記複数の同様のサイズのプロセッサは、複数の小型プロセッサまたは複数の大型プロセッサのうちの１つであり、
大型プロセッサは、サイズ、消費される電力量、スループット、およびＭＩＰＳ（ｍｉｌｌｉｏｎ−ｉｎｓｔｒｕｃｔｉｏｎｓ−ｐｅｒ−ｓｅｃｏｎｄ）レーティングについて小型プロセッサよりも少なくとも３倍大きい、
を備える、方法。
【請求項１８】
前記各パワーレールの電圧を感知するために、感知ポイントを前記各パワーレールに結合することをさらに備える、
請求項１７に記載の方法。
【請求項１９】
前記複数のうちの前記パワーレールがマージされるとき、前記複数のパワーレールのための単一のターゲット電圧を設定することをさらに備える、
請求項１８に記載の方法。
【請求項２０】
前記複数のパワーレールをマージし、前記複数のパワーレールの前記感知ポイントからフィードバックされる前記電圧に基づいて、前記複数のパワーレール上の電圧が前記単一のターゲット電圧に到達したことを確認することをさらに備える、
請求項１９に記載の方法。
【請求項２１】
前記複数のパワーレールの第１のパワーレールの前記感知ポイントを、前記複数のパワーレールの第２のパワーレールの前記感知ポイントに、前記第１のパワーレールと前記第２のパワーレールがマージされるとき、スイッチすることをさらに備える、
請求項２０に記載の方法。
【請求項２２】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を上回るとき、
前記複数の小型プロセッサ上で実行中のタスクを、前記複数の大型プロセッサに移動させることをさらに備える、
請求項１７に記載の方法。
【請求項２３】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回るが、小型大型組み合わせプロセッサの前記総電力消費が、組み合わされた第３のしきい値を下回るとき、
前記複数の小型プロセッサ上で実行中のタスクを、必要に応じて、前記複数の大型プロセッサまたは前記複数の小型プロセッサのうちの１つに移動させることをさらに備える、
請求項１７に記載の方法。
【請求項２４】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を下回るとき、
前記複数のうちの前記パワーレールがマージされるとき、ＤＣＶＳを実施することをさらに備え、ここにおいて、前記複数の小型プロセッサは、マージされたパワーレール上の単一のターゲット電圧に関してそれの周波数を調整し、一方で、前記複数の大型プロセッサは、前記マージされたパワーレール上の前記単一のターゲット電圧をオーバーライドする、
請求項１７に記載の方法。
【請求項２５】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を上回るとき、
前記複数のうちの前記パワーレールがマージされるとき、ＤＣＶＳを実施することをさらに備え、ここにおいて、前記複数の小型プロセッサは、タスクを移動させ、それの電力を崩壊し、一方で、前記複数の大型プロセッサは、前記マージされたパワーレール上の単一のターゲット電圧をオーバーライドする、
請求項１７に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
[0034]  開示された実施形態の上記説明は、当業者が本出願を製造または使用できるように提供されている。これらの実施形態への様々な修正は、当業者には容易に明らかであるだろうし、ここに説明された一般的な原理は、本出願の精神または範囲から逸脱することなく他の実施形態にも適用されることができる。したがって、ここに提示された説明および図面は、本発明の現在好ましい実施形態を表し、よって、本発明により広く熟慮される主題を代表するものであることは理解されるべきである。さらに、本出願の範囲は、当業者に自明になり得る他の実施形態を完全に包含すること、および、よって本発明の範囲は添付の特許請求の範囲以外の何れによっても限定されないことは理解されるべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］  パワーレール管理システムであって、
複数のパワーレール、各パワーレールは、少なくとも１つの電源に結合され、複数の同様に構成される負荷をサポートするように構成される、と、
前記複数の同様に構成される負荷の総電力消費に基づいて、前記複数のパワーレールをマージおよび分割するように構成されるパワーレールコントローラと
を備える、パワーレール管理システム。
［Ｃ２］  前記各パワーレールに結合され、前記各パワーレールの電圧を感知するように構成される感知ポイントをさらに備える、
Ｃ１に記載のパワーレール管理システム。
［Ｃ３］  前記パワーレールコントローラは、前記複数のうちの前記パワーレールがマージされるとき、前記複数のパワーレールのための単一のターゲット電圧を設定するように構成される、
Ｃ２に記載のパワーレール管理システム。
［Ｃ４］  前記複数のパワーレールに結合されたスイッチをさらに備え、
前記パワーレールコントローラは、前記複数のパワーレールをマージするために前記スイッチを閉じ、前記複数のパワーレールの前記感知ポイントからフィードバックされる前記電圧に基づいて、前記複数のパワーレール上の電圧が前記単一のターゲット電圧に到達したことを確認するように構成される、
Ｃ３に記載のパワーレール管理システム。
［Ｃ５］  前記複数のパワーレールのうちの第１のパワーレールの前記感知ポイントを、前記複数のパワーレールの第２のパワーレールの前記感知ポイントにスイッチするように構成されるマルチプレクサをさらに備える、
Ｃ４に記載のパワー管理システム。
［Ｃ６］  前記複数の同様に構成される負荷は、複数の同様のサイズのプロセッサであり、
前記複数の同様のサイズのプロセッサは、複数の小型プロセッサまたは複数の大型プロセッサのうちの１つである、
Ｃ１に記載のパワーレール管理システム。
［Ｃ７］  前記複数のパワーレールは、少なくとも第１のパワーレールおよび第２のパワーレールを備え、前記第１のパワーレールは、前記複数の小型プロセッサに結合され、前記複数の小型プロセッサをサポートし、前記第２のパワーレールは、前記複数の大型プロセッサに結合され、前記複数の大型プロセッサをサポートする、
Ｃ６に記載のパワーレール管理システム。
［Ｃ８］  前記複数のパワーレールに結合されたスイッチをさらに備え、
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を下回るとき、
前記パワーレールコントローラは、前記複数のパワーレールを分割するために前記スイッチを開け、前記第１のパワーレールに関して第１のターゲット電圧を、および前記第２のパワーレールに関して第２のターゲット電圧を設定するように構成される、
Ｃ７に記載のパワーレール管理システム。
［Ｃ９］  前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を上回るとき、
前記パワーレールコントローラは、前記複数の小型プロセッサ上で実行中のタスクを、前記複数の大型プロセッサに移動させるように構成される、
Ｃ６に記載のパワーレール管理システム。
［Ｃ１０］  前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回るが、小型大型組み合わせプロセッサの前記総電力消費が、組み合わされた第３のしきい値を下回るとき、
前記パワーレールコントローラは、前記複数の小型プロセッサ上で実行中のタスクを、必要に応じて、前記複数の大型プロセッサまたは前記複数の小型プロセッサのうちの１つに移動させるように構成される、
Ｃ６に記載のパワーレール管理システム。
［Ｃ１１］  前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を下回るとき、
前記パワーレールコントローラは、前記複数のうちの前記パワーレールがマージされるとき、動的クロックおよび電圧スケーリング（ＤＣＶＳ）を実施するように構成され、前記複数の小型プロセッサは、マージされたパワーレール上の単一のターゲット電圧のためにそれの周波数を調整し、一方で、前記複数の大型プロセッサは、前記マージされたパワーレール上の前記単一のターゲット電圧をオーバーライドする、
Ｃ６に記載のパワーレール管理システム。
［Ｃ１２］  前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を上回るとき、
前記パワーレールコントローラは、前記複数のパワーレールのうちのパワーレールがマージされるとき、ＤＣＶＳを実施するように構成され、ここにおいて、前記複数の小型プロセッサは、タスクを移動させ、それの電力を崩壊し、一方で、前記複数の大型プロセッサは、前記マージされたパワーレール上の単一のターゲット電圧をオーバーライドする、
Ｃ６に記載のパワーレール管理システム。
［Ｃ１３］  複数のパワーレールを管理するための装置であって、
前記複数のパワーレールの各パワーレールを通して複数の同様に構成される負荷を少なくとも１つの電源に結合するための手段と、
前記複数の同様に構成される負荷の総電力消費に基づいて、前記複数のパワーレールをマージおよび分割するための手段と
を備える、装置。
［Ｃ１４］  前記各パワーレールの電圧を感知するために、感知ポイントを前記各パワーレールに結合するための手段をさらに備える、
Ｃ１３に記載の装置。
［Ｃ１５］  前記複数のうちの前記パワーレールがマージされるとき、前記複数のパワーレールのための単一のターゲット電圧を設定するための手段をさらに備える、
Ｃ１４に記載の装置。
［Ｃ１６］  複数のパワーレールをマージし、前記複数のパワーレールの前記感知ポイントからフィードバックされる前記電圧に基づいて、前記複数のパワーレール上の電圧が前記単一のターゲット電圧に到達したことを確認するための手段をさらに備える、
Ｃ１５に記載の装置。
［Ｃ１７］  前記複数のパワーレールの第１のパワーレールの前記感知ポイントを、前記複数のパワーレールの第２のパワーレールの前記感知ポイントにスイッチするための手段をさらに備える、
Ｃ１６に記載の装置。
［Ｃ１８］  複数のパワーレールを管理するための方法であって、
前記複数のパワーレールの各パワーレールを通して複数の同様に構成される負荷を少なくとも１つの電源に結合することと、
前記複数の同様に構成される負荷の総電力消費に基づいて、前記複数のパワーレールをマージおよび分割することと
を備える、方法。
［Ｃ１９］  前記各パワーレールの電圧を感知するために、感知ポイントを前記各パワーレールに結合することをさらに備える、
Ｃ１８に記載の方法。
［Ｃ２０］  前記複数のうちの前記パワーレールがマージされるとき、前記複数のパワーレールのための単一のターゲット電圧を設定することをさらに備える、
Ｃ１９に記載の方法。
［Ｃ２１］  前記複数のパワーレールをマージし、前記複数のパワーレールの前記感知ポイントからフィードバックされる前記電圧に基づいて、前記複数のパワーレール上の電圧が前記単一のターゲット電圧に到達したことを確認することをさらに備える、
Ｃ２０に記載の方法。
［Ｃ２２］  前記複数のパワーレールの第１のパワーレールの前記感知ポイントを、前記複数のパワーレールの第２のパワーレールの前記感知ポイントにスイッチすることをさらに備える、
Ｃ２１に記載の方法。
［Ｃ２３］  前記複数の同様に構成される負荷は、複数の同様のサイズのプロセッサであり、ここにおいて、前記複数の同様のサイズのプロセッサは、複数の小型プロセッサまたは複数の大型プロセッサのうちの１つである、
Ｃ１８に記載の方法。
［Ｃ２４］  前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を上回るとき、
前記複数の小型プロセッサ上で実行中のタスクを、前記複数の大型プロセッサに移動させることをさらに備える、
Ｃ２３に記載の方法。
［Ｃ２５］  前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回るが、小型大型組み合わせプロセッサの前記総電力消費が、組み合わされた第３のしきい値を下回るとき、
前記複数の小型プロセッサ上で実行中のタスクを、必要に応じて、前記複数の大型プロセッサまたは前記複数の小型プロセッサのうちの１つに移動させることをさらに備える、
Ｃ２３に記載の方法。
［Ｃ２６］  前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を下回るとき、
前記複数のうちの前記パワーレールがマージされるとき、ＤＣＶＳを実施することをさらに備え、ここにおいて、前記複数の小型プロセッサは、マージされたパワーレール上の単一のターゲット電圧に関してそれの周波数を調整し、一方で、前記複数の大型プロセッサは、前記マージされたパワーレール上の前記単一のターゲット電圧をオーバーライドする、
Ｃ２３に記載の方法。
［Ｃ２７］  前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を上回るとき、
前記複数のうちの前記パワーレールがマージされるとき、ＤＣＶＳを実施することをさらに備え、ここにおいて、前記複数の小型プロセッサは、タスクを移動させ、それの電力を崩壊し、一方で、前記複数の大型プロセッサは、前記マージされたパワーレール上の単一のターゲット電圧をオーバーライドする、
Ｃ２３に記載の方法。
【手続補正書】
【提出日】平成29年6月2日(2017.6.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パワーレール管理システムであって、
複数のパワーレール、各パワーレールは、少なくとも１つの電源に結合され、複数の同様に構成される負荷をサポートするように構成される、と、
前記複数の同様に構成される負荷の総電力消費に基づいて、前記複数のパワーレールをマージおよび分割するように構成されるパワーレールコントローラ、前記複数の同様に構成される負荷は、サイズ、電力、スループットおよび処理電力が同様である複数の負荷を含む、と、
前記複数の同様に構成される負荷は、複数の同様のサイズのプロセッサであり、前記複数の同様のサイズのプロセッサは、複数の小型プロセッサまたは複数の大型プロセッサのうちの１つであり、
大型プロセッサは、サイズ、消費される電力量、スループット、およびＭＩＰＳ（ｍｉｌｌｉｏｎ−ｉｎｓｔｒｕｃｔｉｏｎｓ−ｐｅｒ−ｓｅｃｏｎｄ）レーティングについて小型プロセッサよりも少なくとも３倍大きく、
前記複数のパワーレールは、少なくとも第１のパワーレールおよび第２のパワーレールを備え、前記第１のパワーレールは、前記複数の小型プロセッサに結合され、前記複数の小型プロセッサをサポートし、前記第２のパワーレールは、前記複数の大型プロセッサに結合され、前記複数の大型プロセッサをサポートする、
前記複数のパワーレールに結合されたスイッチと
を備え、前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を下回るとき、
前記パワーレールコントローラは、前記複数のパワーレールを分割するために前記スイッチを開け、前記第１のパワーレールに関して第１のターゲット電圧を、および前記第２のパワーレールに関して第２のターゲット電圧を設定するように構成される、パワーレール管理システム。
【請求項２】
前記各パワーレールに結合され、前記各パワーレールの電圧を感知するように構成される感知ポイントをさらに備える、
請求項１に記載のパワーレール管理システム。
【請求項３】
前記パワーレールコントローラは、前記複数のうちの前記パワーレールがマージされるとき、前記複数のパワーレールのための単一のターゲット電圧を設定するように構成される、
請求項２に記載のパワーレール管理システム。
【請求項４】
前記複数のパワーレールに結合されたスイッチをさらに備え、
前記パワーレールコントローラは、前記複数のパワーレールをマージするために前記スイッチを閉じ、前記複数のパワーレールの前記感知ポイントからフィードバックされる前記電圧に基づいて、前記複数のパワーレール上の電圧が前記単一のターゲット電圧に到達したことを確認するように構成される、
請求項３に記載のパワーレール管理システム。
【請求項５】
前記第１のパワーレールおよび前記第２のパワーレールがマージされるとき、前記複数のパワーレールのうちの第１のパワーレールの前記感知ポイントを、前記複数のパワーレールのうちの第２のパワーレールの前記感知ポイントにスイッチするように構成されるマルチプレクサをさらに備える、
請求項４に記載のパワーレール管理システム。
【請求項６】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を上回るとき、
前記パワーレールコントローラは、前記複数の小型プロセッサ上で実行中のタスクを、前記複数の大型プロセッサに移動させるように構成される、
請求項１に記載のパワーレール管理システム。
【請求項７】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回るが、小型大型組み合わせプロセッサの前記総電力消費が、組み合わされた第３のしきい値を下回るとき、
前記パワーレールコントローラは、前記複数の小型プロセッサ上で実行中のタスクを、必要に応じて、前記複数の大型プロセッサまたは前記複数の小型プロセッサのうちの１つに移動させるように構成される、
請求項１に記載のパワーレール管理システム。
【請求項８】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を下回るとき、
前記パワーレールコントローラは、前記複数のうちの前記パワーレールがマージされるとき、動的クロックおよび電圧スケーリング（ＤＣＶＳ）を実施するように構成され、前記複数の小型プロセッサは、マージされたパワーレール上の単一のターゲット電圧に関してそれの周波数を調整し、一方で、前記複数の大型プロセッサは、前記マージされたパワーレール上の前記単一のターゲット電圧をオーバーライドする、
請求項１に記載のパワーレール管理システム。
【請求項９】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を上回るとき、
前記パワーレールコントローラは、前記複数のうちのパワーレールがマージされるとき、ＤＣＶＳを実施するように構成され、ここにおいて、前記複数の小型プロセッサは、タスクを移動させ、それの電力を崩壊し、一方で、前記複数の大型プロセッサは、前記マージされたパワーレール上の単一のターゲット電圧をオーバーライドする、
請求項１に記載のパワーレール管理システム。
【請求項１０】
複数のパワーレールを管理するための装置であって、
前記複数のパワーレールの各パワーレールを通して複数の同様に構成される負荷を少なくとも１つの電源に結合するための手段と、
前記複数の同様に構成される負荷の総電力消費に基づいて、前記複数のパワーレールをマージおよび分割するための手段、前記複数の同様に構成される負荷は、サイズ、電力、ならびにスループットおよび処理電力を含む他の関連する特性が同様である複数の負荷を含む、と、
前記複数の同様に構成される負荷は、複数の同様のサイズのプロセッサであり、前記複数の同様のサイズのプロセッサは、複数の小型プロセッサまたは複数の大型プロセッサのうちの１つであり、
大型プロセッサは、サイズ、消費される電力量、スループット、およびＭＩＰＳ（ｍｉｌｌｉｏｎ−ｉｎｓｔｒｕｃｔｉｏｎｓ−ｐｅｒ−ｓｅｃｏｎｄ）レーティングについて小型プロセッサよりも少なくとも３倍大きく、
前記複数のパワーレールは、少なくとも第１のパワーレールおよび第２のパワーレールを備え、前記第１のパワーレールは、前記複数の小型プロセッサに結合され、前記複数の小型プロセッサをサポートし、前記第２のパワーレールは、前記複数の大型プロセッサに結合され、前記複数の大型プロセッサをサポートする、
前記複数のパワーレールに結合されたスイッチするための手段と
を備え、前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を下回るとき、
前記パワーレールコントローラは、前記複数のパワーレールを分割するために前記スイッチするための手段を開け、前記第１のパワーレールに関して第１のターゲット電圧を、および前記第２のパワーレールに関して第２のターゲット電圧を設定するように構成される、装置。
【請求項１１】
前記各パワーレールの電圧を感知するために、感知ポイントを前記各パワーレールに結合するための手段をさらに備える、
請求項１０に記載の装置。
【請求項１２】
前記複数のうちの前記パワーレールがマージされるとき、前記複数のパワーレールのための単一のターゲット電圧を設定するための手段をさらに備える、
請求項１１に記載の装置。
【請求項１３】
複数のパワーレールをマージし、前記複数のパワーレールの前記感知ポイントからフィードバックされる前記電圧に基づいて、前記複数のパワーレール上の電圧が前記単一のターゲット電圧に到達したことを確認するための手段をさらに備える、
請求項１２に記載の装置。
【請求項１４】
前記スイッチするための手段は、前記複数のパワーレールのうちの前記第１のパワーレールの前記感知ポイントを、前記複数のパワーレールのうちの前記第２のパワーレールの前記感知ポイントにスイッチするように構成される、
請求項１３に記載の装置。
【請求項１５】
複数のパワーレールを管理するための方法であって、
前記複数のパワーレールの各パワーレールを通して複数の同様に構成される負荷を少なくとも１つの電源に結合することと、
前記複数の同様に構成される負荷の総電力消費に基づいて、前記複数のパワーレールをマージおよび分割すること、前記複数の同様に構成される負荷は、サイズ、電力、ならびにスループットおよび処理電力を含む他の関連する特性が同様である複数の負荷を含む、と、
前記複数の同様に構成される負荷は、複数の同様のサイズのプロセッサであり、前記複数の同様のサイズのプロセッサは、複数の小型プロセッサまたは複数の大型プロセッサのうちの１つであり、
大型プロセッサは、サイズ、消費される電力量、スループット、およびＭＩＰＳ（ｍｉｌｌｉｏｎ−ｉｎｓｔｒｕｃｔｉｏｎｓ−ｐｅｒ−ｓｅｃｏｎｄ）レーティングについて小型プロセッサよりも少なくとも３倍大きく、
前記複数のパワーレールは、少なくとも第１のパワーレールおよび第２のパワーレールを備え、前記第１のパワーレールは、前記複数の小型プロセッサに結合され、前記複数の小型プロセッサをサポートし、前記第２のパワーレールは、前記複数の大型プロセッサに結合され、前記複数の大型プロセッサをサポートする、
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を下回るとき、
前記複数のパワーレールを分割するためにスイッチを開け、前記第１のパワーレールに関して第１のターゲット電圧を、および前記第２のパワーレールに関して第２のターゲット電圧を設定することと
を備える、方法。
【請求項１６】
前記各パワーレールの電圧を感知するために、感知ポイントを前記各パワーレールに結合することをさらに備える、
請求項１５に記載の方法。
【請求項１７】
前記複数のうちの前記パワーレールがマージされるとき、前記複数のパワーレールのための単一のターゲット電圧を設定することをさらに備える、
請求項１６に記載の方法。
【請求項１８】
前記複数のパワーレールをマージし、前記複数のパワーレールの前記感知ポイントからフィードバックされる前記電圧に基づいて、前記複数のパワーレール上の電圧が前記単一のターゲット電圧に到達したことを確認することをさらに備える、
請求項１７に記載の方法。
【請求項１９】
前記複数のパワーレールのうちの前記第１のパワーレールの前記感知ポイントを、前記複数のパワーレールのうちの前記第２のパワーレールの前記感知ポイントに、前記第１のパワーレールと前記第２のパワーレールがマージされるとき、スイッチすることをさらに備える、
請求項１８に記載の方法。
【請求項２０】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を上回るとき、
前記複数の小型プロセッサ上で実行中のタスクを、前記複数の大型プロセッサに移動させることをさらに備える、
請求項１５に記載の方法。
【請求項２１】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回るが、小型大型組み合わせプロセッサの前記総電力消費が、組み合わされた第３のしきい値を下回るとき、
前記複数の小型プロセッサ上で実行中のタスクを、必要に応じて、前記複数の大型プロセッサまたは前記複数の小型プロセッサのうちの１つに移動させることをさらに備える、
請求項１５に記載の方法。
【請求項２２】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を下回るとき、
前記複数のうちの前記パワーレールがマージされるとき、ＤＣＶＳを実施することをさらに備え、ここにおいて、前記複数の小型プロセッサは、マージされたパワーレール上の単一のターゲット電圧に関してそれの周波数を調整し、一方で、前記複数の大型プロセッサは、前記マージされたパワーレール上の前記単一のターゲット電圧をオーバーライドする、
請求項１５に記載の方法。
【請求項２３】
前記複数の小型プロセッサの前記総電力消費が第１のしきい値を下回り、前記複数の大型プロセッサの前記総電力消費が第２のしきい値を上回り、小型大型組み合わせプロセッサの前記総電力消費が組み合わされた第３のしきい値を上回るとき、
前記複数のうちの前記パワーレールがマージされるとき、ＤＣＶＳを実施することをさらに備え、ここにおいて、前記複数の小型プロセッサは、タスクを移動させ、それの電力を崩壊し、一方で、前記複数の大型プロセッサは、前記マージされたパワーレール上の単一のターゲット電圧をオーバーライドする、
請求項１５に記載の方法。
【国際調査報告】
2017527012.tif 000007
2017527012.tif 000008
2017527012.tif 000009