(57)【要約】  本発明は、基板（１００）に堆積及びパターン形成されたゲート電極層（１０１）及びこのゲート電極層及び基板に堆積されたゲート絶縁層（１０２）を有する基板を有する薄膜トランジスタ（ＴＦＴ）において、このトランジスタは、更に（ｉ）ゲート電極層の上に配置されたキャリア注入層（１０３）、（ｉｉ）キャリア注入層に堆積されたソース／ドレイン（Ｓ／Ｄ）電極層（１０４）、及び（ｉｉｉ）半導体層（１０６）を有することを特徴とする、新規薄膜トランジスタ（ＴＦＴ）、このような新規ＴＦＴの製造方法、このようなＴＦＴを有する素子、及びこのようなＴＦＴの使用に関する。
2017503336.tif 000002
【特許請求の範囲】
【請求項１】
基板（１００）に堆積及びパターン形成されたゲート電極層（１０１）と、前記ゲート電極層及び前記基板に堆積されたゲート絶縁層（１０２）とを備えた基板（１００）を有する薄膜トランジスタ（ＴＦＴ）において、前記ＴＦＴは、更に（ｉ）前記ゲート絶縁層上に配置されたキャリア注入層（１０３）、（ｉｉ）前記キャリア注入層に堆積されたソース／ドレイン（Ｓ／Ｄ）電極層（１０４）、及び（ｉｉｉ）半導体層（１０６）を有し、ここで、前記ＴＦＴは、前記半導体層が、前記ゲート絶縁層、前記キャリア注入層及び前記Ｓ／Ｄ電極層と直接接触するようにパターン形成されていることを特徴とする薄膜トランジスタ（ＴＦＴ）。
【請求項２】
前記半導体層（１０６）は、前記キャリア注入層（１０３）及びＳ／Ｄ電極層（１０４）の上方に配置されている、請求項１に記載のＴＦＴ。
【請求項３】
前記ＴＦＴは、ボトムゲート・ボトムコンタクト型配置であることを特徴とする、請求項１又は２に記載のＴＦＴ。
【請求項４】
−  前記キャリア注入層（１０３）は、前記ゲート絶縁層（１０２）に堆積されている；
−  前記ＴＦＴは、更に、保護層（１０５）を有し、前記保護層は、前記Ｓ／Ｄ電極層に堆積されている；
−  前記ＴＦＴは、更に、保護層（１０５）を有し、前記保護層は、前記Ｓ／Ｄ電極層に堆積されていて、かつ前記半導体層（１０６）は、前記保護層に堆積されかつパターン形成されている；
−  前記ＴＦＴは、更に、パッシベーション層（１０８）を有し、前記パッシベーション層は、前記半導体層（１０６）に堆積されている；及び／又は
−  前記ＴＦＴは、更に、機能化層（１０７）及びパッシベーション層（１０８）を有し、前記機能化層は、前記半導体層（１０６）に堆積されていて、かつ前記パッシベーション層は、前記機能化層に堆積されている
請求項１から３までのいずれか１項に記載のＴＦＴ。
【請求項５】
前記半導体層（１０６）は、ａ）前記ゲート絶縁層（１０２）、ｂ）前記キャリア注入層（１０３）の側面、及びｃ）前記Ｓ／Ｄ電極層（１０４）の側面と直接接触している、請求項１から４までのいずれか１項に記載のＴＦＴ。
【請求項６】
前記半導体層（１０６）と、前記Ｓ／Ｄ電極層（１０４）の側面との接触は、前記半導体層（１０６）と、前記キャリア注入層（１０３）の側面との接触の上方で行われている、請求項５に記載のＴＦＴ。
【請求項７】
−  前記半導体層（１０６）は、前記Ｓ／Ｄ電極層（１０４）又は前記注入層（１０３）の下に配置されていない；
−  前記半導体層（１０６）は、前記Ｓ／Ｄ電極層（１０４）の、基板側とは反対の面と接触しているか、又は前記ＴＦＴが保護層（１０５）を有する場合には、前記半導体層（１０６）は、前記保護層の、基板側とは反対の面と接触している；
−  前記ＴＦＴは、保護層（１０５）を有し、前記保護層は、前記Ｓ／Ｄ電極層（１０４）の上に配置されている、
−  前記ＴＦＴは、更に、保護層（１０５）を有し、前記保護層は、前記Ｓ／Ｄ電極層（１０４）の上に配置されていて、かつ前記半導体層（１０６）は、前記ゲート絶縁層（１０２）から前記保護層の上にまで達する；
−  前記ＴＦＴは、更に、ピクセル電極を有し；及び／又は
−  前記ＴＦＴは、前記基板（１００）に対して等距離で前記ＴＦＴ内に水平に配置された一対の注入層（１０３）を有し、前記２つの注入層は前記半導体層（１０６）によって互いに隔てられていて、かつ前記ＴＦＴは、前記基板（１００）に対して等距離で前記ＴＦＴ内に水平に配置された一対のＳ／Ｄ電極層（１０４）を有し、前記２つのＳ／Ｄ電極層（１０４）は、前記半導体層（１０６）によって互いに隔てられていて、かつ前記一対のＳ／Ｄ電極層（１０４）は、前記一対の注入層（１０３）上に配置されかつ前記一対の注入層（１０３）と直接接触している
請求項１から６までのいずれか１項に記載のＴＦＴ。
【請求項８】
−  前記Ｓ／Ｄ電極層（１０４）は、金属、好ましくはＡｌ、Ｃｕ、Ａｇ、及び／又はＮｄ又はこれらのスタック又は合金から選択される金属、更に好ましくはＡｌ及びＣｕから選択される金属を有する；
−  前記Ｓ／Ｄ電極層（１０４）は、１０ｎｍ〜１μｍ、好ましくは１００〜３００ｎｍの厚さを有する；
−  前記ゲート電極層（１０１）は、金属、好ましくはＡｌ、Ｔｉ、Ｍｏ、Ｃｕ、Ａｇ、及び／又はＮｄ又はこれらのスタック又は合金から選択される金属を有する；
−  前記ゲート電極層（１０１）は、５０ｎｍ〜５００ｎｍ、好ましくは８０〜４００ｎｍ、更に好ましくは１００〜３５０ｎｍ、最も好ましくは約３００ｎｍの厚さを有する；
−  前記注入層（１０３）は、金属酸化物導体を有する；
−  前記注入層（１０３）は、１ｎｍ〜２００ｎｍ、好ましくは１０〜１５０ｎｍ、更に好ましくは２０〜１００ｎｍ、最も好ましくは約３０〜９０ｎｍの厚さを有する；
−  前記ゲート絶縁層（１０２）は、金属酸化物又は金属窒化物又は遷移金属酸化物又は遷移金属窒化物、特に二酸化ケイ素及び／又は窒化ケイ素、酸化アルミニウム、酸化ハフニウム、又は酸化チタン、ポリマー材料、例えば有機ポリマー又は無機ポリマーを有するか又はこれらからなる；
−  前記ゲート絶縁層（１０２）は、１０ｎｍ〜３μｍ、好ましくは５０〜１０００ｎｍ、更に好ましくは１００〜５００ｎｍ、最も好ましくは約３００ｎｍの厚さを有する；
−  前記基板（１００）は、ガラス、シリコン、二酸化ケイ素、金属酸化物、遷移金属酸化物、単体金属又はポリマー材料、例えばポリイミド（ＰＩ）、ポリエチレンテレフタラート（ＰＥＴ）、ポリメチルメタクリラート（ＰＭＭＡ）、又はポリカルボナート又は無機成分と有機成分とのハイブリッド、特に酸化ケイ素及びポリイミドを有する；
−  前記基板（１００）は、任意に、５０μｍ〜０．７ｍｍの厚さを有する；
−  前記半導体層（１０６）は、インジウム、ガリウム、亜鉛及び／又はスズの酸化物からなる群から選択される少なくとも１種の金属酸化物半導体を有する；及び／又は
−  前記半導体層（１０６）は、１〜１００ｎｍ、好ましくは５〜３０ｎｍの厚さを有する
請求項１から７までのいずれか１項に記載のＴＦＴ。
【請求項９】
−  前記Ｓ／Ｄ電極層（１０４）は、主に、Ａｌ、Ｍｏ、Ｃｕ、Ａｇ及びＮｄ、好ましくはＡｌ及びＣｕからなる群から選択される金属からなる；
−  前記ゲート電極層（１０１）は、主に、Ａｌ、Ｍｏ、Ｃｕ、及びＮｄ、好ましくはＭｏ／Ａｌ／Ｍｏ又はＴｉ／Ａｌ／Ｔｉのスタックからなる群から選択される金属からなる；
−  前記注入層（１０３）は、主に、ＩＴＯ、ＡＺＯ、ＧＺＯ、ＡＴＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、及びＦＴＯ、好ましくはＩＴＯ、ＡＺＯ、ＡＴＯ、及びＦＴＯ、更に好ましくはＩＴＯ及びＡＺＯからなる群から選択される金属酸化物導体からなる；
−  前記半導体層（１０６）は、主に、ＩＧＺＯ、ＩＴＺＯ、ＩＴＯ、ＧＺＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、酸化スズ（ＳｎＯ2）、酸化ガリウム（Ｇａ2Ｏ3）、酸化インジウム（Ｉｎ2Ｏ3）、及び酸化亜鉛（ＺｎＯ）からなる群から選択される金属酸化物半導体からなる；及び／又は
−  前記半導体層（１０６）は、更に、窒素、フッ素、塩素、及び／又はケイ素を有する
請求項１から８までのいずれか１項に記載のＴＦＴ。
【請求項１０】
−  前記ＴＦＴは、更に、ピクセル電極を有する；
−  前記保護層（１０５）は、金属酸化物導体、及び／又は金属、好ましくはＭｏ、Ｔｉ、Ｔａ、及びＣｒから選択される金属、更に好ましくはＭｏ及びＴｉから選択される金属を有する；
−  前記保護層（１０５）は、１０ｎｍ〜５００ｎｍ、好ましくは５０〜１００ｎｍの厚さを有する；
−  前記パッシベーション層（１０８）は、ＳｉＯx又はＳｉＮxを有し、ここで、ｘ＝０．１〜３である；及び／又は
−  前記保護層（１０５）は、主に、ＩＴＯ、ＡＺＯ、ＧＺＯ、ＡＴＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、及びＦＴＯ、好ましくはＩＴＯ、ＡＺＯ、ＡＴＯ、及びＦＴＯ、更に好ましくはＩＴＯ及びＡＺＯからなる群から選択される金属酸化物導体からなる
請求項１から９までのいずれか１項に記載のＴＦＴ。
【請求項１１】
−  基板（１００）を用意する工程；
−  前記基板（１００）にゲート電極層（１０１）を堆積させ、かつパターン形成する工程；
−  前記ゲート電極層（１０１）及び前記基板（１００）にゲート絶縁層（１０２）を堆積させる工程；
を有する、ＴＦＴの製造方法において、前記方法は、更に、
−  前記ゲート絶縁層（１０２）上に配置されたキャリア注入層（１０３）を用意する工程、
−  前記キャリア注入層（１０３）に堆積されたＳ／Ｄ電極層（１０４）を用意する工程、及び
−  半導体層（１０６）を用意する工程を有し、ここで、前記ＴＦＴを、前記半導体層が、前記ゲート絶縁層（１０２）、前記キャリア注入層（１０３）、及び前記Ｓ／Ｄ電極層（１０４）と直接接触するようにパターン形成する、ＴＦＴの製造方法。
【請求項１２】
前記半導体層（１０６）を、前記キャリア注入層（１０３）及び前記Ｓ／Ｄ電極層（１０４）の上方に配置する、請求項１１に記載の方法。
【請求項１３】
前記ＴＦＴは、ボトムゲート・ボトムコンタクト型配置であることを特徴とする、請求項１１又は１２に記載の方法。
【請求項１４】
−  前記キャリア注入層（１０３）の用意は、前記キャリア注入層（１０３）を前記ゲート絶縁層（１０２）に堆積させることを含む；
−  前記方法は、更に、保護層（１０５）の用意を含み、ここで、前記保護層を、前記Ｓ／Ｄ電極層に堆積する；
−  前記方法は、更に、保護層（１０５）の用意を含み、ここで、前記保護層を、前記Ｓ／Ｄ電極層に堆積し、かつ前記半導体層（１０６）を、前記保護層に堆積しかつパターン形成する；及び／又は
−  前記方法は、更に、パッシベーション層（１０８）の用意を含み、ここで、前記パッシベーション層は、前記半導体層（１０６）に堆積される；及び／又は
−  前記方法は、更に、機能化層（１０７）及びパッシベーション層（１０８）の用意を含み、ここで、前記機能化層を、前記半導体層（１０６）に堆積し、かつ前記パッシベーション層を、前記機能化層に堆積する
請求項１１から１３までのいずれか１項に記載の方法。
【請求項１５】
前記半導体層（１０６）が、ａ）前記ゲート絶縁層（１０２）、ｂ）前記キャリア注入層（１０３）の側面、及びｃ）前記Ｓ／Ｄ電極層（１０４）の側面と直接接触するように、前記半導体層（１０６）を用意する、請求項１１から１４までのいずれか１項に記載の方法。
【請求項１６】
前記半導体層（１０６）と前記Ｓ／Ｄ電極層（１０４）の側面との接触が、前記半導体層（１０６）と前記キャリア注入層（１０３）の側面との接触の上方で行われるように、前記半導体層（１０６）を用意する、請求項１５に記載の方法。
【請求項１７】
−  前記半導体層（１０６）が、前記Ｓ／Ｄ電極層（１０４）又は前記注入層（１０３）の下に配置されないように、前記半導体層（１０６）を用意する；
−  前記半導体層（１０６）が、前記Ｓ／Ｄ電極層（１０４）の、基板側とは反対の面と接触するか、又は前記ＴＦＴが保護層（１０５）を有する場合には、前記半導体層（１０６）が、前記保護層の、基板側とは反対の面と接触するように、前記半導体層（１０６）を用意する；
−  前記ＴＦＴは、保護層（１０５）を有し、ここで、前記保護層は、前記Ｓ／Ｄ電極層（１０４）の上に配置される、
−  前記ＴＦＴは、更に、保護層（１０５）を有し、ここで、前記保護層は、前記Ｓ／Ｄ電極層（１０４）の上に配置され、かつここで、前記半導体層（１０６）が、前記ゲート絶縁層（１０２）から前記保護層の上にまで達するように、前記半導体層（１０６）を用意する；
−  前記方法は、更に、スルーホールの用意を含む；及び／又は
−  前記方法は、更に、ピクセル電極の用意を含む
請求項１１から１６までのいずれか１項に記載の方法。
【請求項１８】
−  前記ゲート電極の堆積及びパターン形成は、フォトリソグラフィープロセス及びエッチングプロセスを含む；
−  前記ゲート電極及び前記基板への前記ゲート絶縁層の堆積は、化学気相堆積（ＣＶＤ）を含む；
−  前記キャリア注入層（１０３）の用意は、前記キャリア注入層（１０３）のスパッタリングを含む；
−  前記キャリア注入層（１０３）への前記Ｓ／Ｄ電極層（１０４）の堆積は、Ｓ／Ｄ電極層（１０３）のスパッタリングを含む；
−  ＴＦＴのパターン形成は、１工程での前記注入層（１０３）及びＳ／Ｄ電極層（１０４）のフォトリソグラフィー及びエッチングを含む；
−  前記半導体層（１０６）の用意は、スパッタリング、スピンコーティング、又はスロットダイコーティングによる前記半導体層の堆積を含む；
−  前記半導体層（１０６）の用意は、フォトリソグラフィー及びエッチングによる前記半導体層のパターン形成を含む；
−  前記パッシベーション層（１０８）及び／又は前記機能化層（１０７）の堆積は、ＣＶＤによるコーティングを含む；
−  前記スルーホールを、フォトリソグラフィー及びエッチングにより形成する；
−  前記ピクセル電極の用意は、スパッタリングによるピクセル電極の堆積を含む；及び／又は
−  前記ピクセル電極の用意は、フォトリソグラフィー及びエッチングによる、前記堆積されたピクセル電極のパターン形成を含む
請求項１１から１７までのいずれか１項に記載の方法。
【請求項１９】
前記注入層（１０３）及び前記Ｓ／Ｄ電極層（１０４）の用意は、フォトリソグラフィー及びエッチングによる、前記注入層（１０３）及び前記Ｓ／Ｄ電極層（１０４）のパターン形成による一対の注入層及び一対のＳ／Ｄ電極層の形成を含む、請求項１１から１８までのいずれか１項に記載の方法。
【請求項２０】
前記方法は、前記保護層（１０５）の用意を含み、かつ前記注入層（１０３）、前記Ｓ／Ｄ電極層（１０４）、及び前記保護層（１０５）の用意は、フォトリソグラフィー及びエッチングによる、前記注入層（１０３）、前記Ｓ／Ｄ電極層（１０４）、及び前記保護層（１０５）のパターン形成による一対の注入層、一対のＳ／Ｄ電極層、及び一対の保護層（１０５）の形成を含む、請求項１９に記載の方法。
【請求項２１】
−  前記半導体層（１０６）の用意は、前記一対の注入層を、前記半導体層（１０６）が互いに隔て、かつ前記一対のＳ／Ｄ電極層（１０４）を、前記半導体層（１０６）が互いに隔てるように、前記半導体（１０６）を堆積させることを含み、かつここで、前記一対のＳ／Ｄ電極層（１０４）を、前記一対の注入層（１０３）の上に配置し、かつ前記一対の注入層（１０３）と直接接触させるか；又は
−  前記半導体層（１０６）の用意は、前記一対の注入層を、前記半導体層（１０６）が互いに隔て、かつ前記一対のＳ／Ｄ電極層（１０４）を、前記半導体層（１０６）が互いに隔て、かつ前記一対の保護層（１０５）を、前記半導体層（１０６）が互いに隔てるように、前記半導体層（１０６）を堆積させることを含み、かつここで、前記一対の保護層（１０５）を、前記一対のＳ／Ｄ電極層（１０４）の上に配置しかつ前記一対のＳ／Ｄ電極層（１０４）と直接接触させ、かつ前記一対のＳ／Ｄ電極層（１０４）を、前記一対の注入層（１０３）上に配置しかつ前記一対の注入層（１０３）と直接接触させる
請求項１９又は２０に記載の方法。
【請求項２２】
−  前記ゲート電極（１０１）、前記一対の電極（１０４）、前記一対の注入層（１０４）、及び前記一対の保護層（１０５）を得るためのエッチングプロセスは、ドライエッチング又はウェットエッチングであり；
−  前記半導体層（１０６）及び前記ピクセル電極層を得るための前記エッチングプロセスは、ウェットエッチングであり；及び／又は
−  前記スルーホールを形成するための前記エッチングプロセスは、ドライエッチングである、
請求項１８から２１までのいずれか１項に記載の方法。
【請求項２３】
−  前記Ｓ／Ｄ電極層又は前記一対のＳ／Ｄ電極層（１０４）は、金属、好ましくはＡｌ、Ｃｕ、Ａｇ、及び／又はＮｄ又はこれらのスタック又は合金から選択される金属、更に好ましくはＡｌ及びＣｕから選択される金属を有する；
−  前記Ｓ／Ｄ電極層又は前記一対のＳ／Ｄ電極層（１０４）は、１ｎｍ〜５μｍ、好ましくは２０〜１００ｎｍ、更に好ましくは５０〜７０ｎｍ、最も好ましくは約６０ｎｍの厚さを有する；
−  前記ゲート電極層（１０１）は、金属、好ましくはＡｌ、Ｔｉ、Ｍｏ、Ｃｕ、Ａｇ、及び／又はＮｄ又はこれらのスタック又は合金から選択される金属を有する；
−  前記ゲート電極層（１０１）は、５０ｎｍ〜５００ｎｍ、好ましくは８０〜４００ｎｍ、更に好ましくは１００〜３５０ｎｍ、最も好ましくは約３００ｎｍの厚さを有する；
−  前記注入層又は前記一対の注入層（１０３）は、金属酸化物導体を有する；
−  前記注入層又は前記一対の注入層（１０３）は、１ｎｍ〜２００ｎｍ、好ましくは２０〜１００ｎｍの厚さを有する；
−  前記ゲート絶縁層（１０２）は、金属酸化物又は遷移金属酸化物、特に二酸化ケイ素及び／又は窒化ケイ素、酸化アルミニウム、酸化ハフニウム酸化チタン、又は酸化チタン、ポリマー材料、例えば有機ポリマー又は無機ポリマーを有するか又はこれらからなる；
−  前記ゲート絶縁層（１０２）は、１０ｎｍ〜３μｍ、好ましくは５０〜１０００ｎｍ、更に好ましくは１００〜５００ｎｍ、最も好ましくは約３００ｎｍの厚さを有する；
−  前記基板層（１００）は、ガラス、シリコン、二酸化ケイ素、金属酸化物、遷移金属酸化物、単体金属又はポリマー材料、例えばポリイミド（ＰＩ）、ポリエチレンテレフタラート（ＰＥＴ）、ポリメチルメタクリラート（ＰＭＭＡ）、又はポリカルボナート及び無機成分と有機成分とのハイブリッド、特に酸化ケイ素及びポリイミドを有する；
−  前記基板層（１００）は、任意に、５０μｍ〜０．７ｍｍの厚さを有する；
−  前記半導体層（１０６）は、インジウム、ガリウム、亜鉛、及び／又はスズの酸化物からなる群から選択される少なくとも１種の金属酸化物を有する；
−  前記半導体層（１０６）は、１〜１００ｎｍ、好ましくは５〜３０ｎｍの厚さを有する；
−  前記保護層又は前記一対の保護層（１０５）は、金属酸化物導体、及び／又は金属、好ましくはＭｏ、Ｔｉ、Ｔａ、及びＣｒ、更に好ましくはＭｏ及びＴｉから選択される金属を有する；及び／又は
−  前記保護層又は前記一対の保護層（１０５）は、１０ｎｍ〜５００ｎｍ、好ましくは５０〜１００ｎｍの厚さを有する
請求項１１から２２までのいずれか１項に記載の方法。
【請求項２４】
−  前記Ｓ／Ｄ電極層又は前記一対のＳ／Ｄ電極層（１０４）は、主に、Ａｌ、Ｃｕ、Ａｇ及びＮｄ、好ましくはＡｌ及びＣｕからなる群から選択される金属からなる；
−  前記ゲート電極（１０１）は、主に、Ａｌ、Ｍｏ、Ｃｕ、Ｔｉ、又はＮｄ又はこれらのスタック又は合金、好ましくはＭｏ／Ａｌ／Ｍｏ又はＴｉ／Ａｌ／Ｔｉのスタックからなる群から選択される金属からなる；
−  前記注入層又は前記一対の注入層（１０３）は、主に、ＩＴＯ、ＡＺＯ、ＧＺＯ、ＡＴＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、及びＦＴＯ、好ましくはＩＴＯ、ＡＺＯ、ＡＴＯ、及びＦＴＯ、更に好ましくはＩＴＯ及びＡＺＯからなる群から選択される金属酸化物導体からなる；
−  前記半導体層（１０６）は、主に、ＩＧＺＯ、ＩＴＺＯ、ＩＴＯ、ＧＺＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、酸化スズ（ＳｎＯ2）、酸化ガリウム（Ｇａ2Ｏ3）、酸化インジウム（Ｉｎ2Ｏ3）、及び酸化亜鉛（ＺｎＯ）からなる群から選択される金属酸化物半導体からなる；
−  前記半導体層（１０６）は、更に、窒素、フッ素、塩素、及び／又はケイ素を有する；及び／又は
−  前記保護層又は一対の前記保護層（１０５）は、主に、ＩＴＯ、ＡＺＯ、ＧＺＯ、ＡＴＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、及びＦＴＯ、好ましくはＩＴＯ、ＡＺＯ、ＡＴＯ、及びＦＴＯ、更に好ましくはＩＴＯ及びＡＺＯからなる群から選択される金属酸化物導体からなる
請求項１１から２３までのいずれか１項に記載の方法。
【請求項２５】
請求項１から１０までのいずれか１項に記載のＴＦＴ又は請求項１１から２４までのいずれか１項に記載の方法により得られたＴＦＴを含む、電子素子。
【請求項２６】
前記素子が、ディスプレイ用のアクティブマトリックスバックプレーン、ＯＬＥＤ、ＬＣＤ、ＥＰＤ、センサ、ＴＦＴスクリーン、ＲＦＩＤチップ、又は太陽電池である、請求項２５に記載の電子素子。
【請求項２７】
電子素子のための、請求項１から１０までのいずれか１項に記載のＴＦＴ又は請求項１１から２４までのいずれか１項に記載の方法により得られたＴＦＴの使用。
【請求項２８】
前記電子素子は、ディスプレイ用のアクティブマトリックスバックプレーン、ＯＬＥＤ、ＬＣＤ、ＥＰＤ、センサ、ＴＦＴスクリーン、ＲＦＩＤチップ、又は太陽電池である、請求項２７に記載の使用。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、及びこのような薄膜トランジスタを備えた電子素子、及び薄膜トランジスタの製造方法、及びこの薄膜トランジスタの使用に関する。
【０００２】
発明の背景
現代の情報技術の進歩に伴い、多様な種類のディスプレイが、広範囲に、携帯電話、ノートブックコンピュータ、デジタルカメラ、及び携帯情報端末（ＰＤＡ）のような消費家電製品のためのスクリーンに使用されてきた。これらのディスプレイの中で、液晶ディスプレイ（ＬＣＤ）及び有機発光ダイオードディスプレイ（ＯＬＥＤ）は、軽量、コンパクト、及び低消費電力の利点のために市場に普及している製品である。両方のＬＣＤ及びＯＬＥＤのための製造方法は、基板上に整列して配置された半導体素子の製造を含み、かつこの半導体素子は、薄膜トランジスタ（ＴＦＴ）を含む。ＴＦＴは、ソース／ドレイン電極、ゲート電極、誘電体層、基板層、及び活性半導体層を含む。
【０００３】
これ以後、活性半導体層は、５０Ｖのゲートソース電圧でかつ５０Ｖのソースドレイン電圧で、２０μｍのチャネル長を有するコンポーネントの場合に、１〜５０ｃｍ2／Ｖｓの電荷キャリア移動度を有する層を意味すると解釈される。
【０００４】
通常では、薄膜トランジスタは、ゲートが基板上でかつ電極の下側に位置するか、又はその逆で電極の上側に位置するかに依存して、トップゲートＴＦＴとボトムゲートＴＦＴとを含む。このようなＴＦＴは、１つの半導体層又は活性層として機能する層の積層体を有する。
【０００５】
金属酸化物型半導体薄膜トランジスタの分野での１つの問題は、製造の間に、例えばＴＦＴ中に含まれる半導体積層体の高温処理のため、ソース／ドレイン電極層の表面が、意図せずに酸化され、これが、すなわち、寄生抵抗を引き起こすことによって、積層体の導電特性の低下を引き起こすことである。
【０００６】
ソース／ドレイン電極層と活性半導体層との間に緩衝層を導入することが当該技術分野の状況であり、ここで、この緩衝層は、Ｓ／Ｄ電極層の酸化を低減するために、Ｓ／Ｄ電極層の上でかつ、基板層に対して活性半導体層の直下にある（US8338226、US8405085、US20120211746、US20120248446、US20130037797及びUS20130056726参照）。US8247276は、緩衝層を、ソース／ドレイン電極層と活性半導体層の間に導入することを教示し、ここでこの緩衝層は、Ｓ／Ｄ電極層の直下でかつ基板層に対して活性半導体層の上にある。
【０００７】
しかしながら、生じる半導体積層体は、Ｓ／Ｄ電極層に関して依然として影響を受けやすいので、所望の導電特性は示さない。
【０００８】
従って、本発明の課題は、上述の制限を克服しかつ改善された導電特性を示す半導体積層体を提供することであった。
【０００９】
本発明の発明者は、積層体配置における手順工程のために、例えば、活性酸化物半導体層を用意する間の、高温処理の間に、ソース／ドレイン電極層をカバーする緩衝層は、垂直方向にだけ保護するが、ソース／ドレイン電極層の側面と活性酸化物半導体層との間の接続を重大に妨げるのに十分な水平方向の影響に対しては保護しないことを見出した。
【００１０】
従って、上述の緩衝層は、ソース／ドレイン電極層の保護を改善するための処置として実装されたとしても、このソース／ドレイン電極層の酸化は、これが活性酸化物半導体層と接触する側面で起こる。従って、積層体の製造プロセスは、いまだに、接触抵抗の増加によりこの積層体の全体の導電率に不利な影響を及ぼす。この知見に従って、本発明者は、この効果が、積層体のオン電流の低減に寄与することを見出した。
【００１１】
更に、本発明者は、意外にも、ソース／ドレイン電極層の底部にキャリア注入層を用意し、ここでこの活性酸化物半導体層は、ゲート絶縁層、注入層及びソース／ドレイン電極と直接接触されることで、上述の課題は解決されることを見出した。活性酸化物半導体は、キャリア注入層に堆積されたソース／ドレイン電極層に用意され、ここで活性酸化物半導体層が、ゲート絶縁層、注入層、及びソース／ドレイン電極と直接接触する場合が特に好ましい。
【００１２】
この課題は、また、キャリア注入層をソース／ドレイン電極層の底部に用意し、ここで、この注入層は、ソース／ドレイン電極と直接接触し、かつ活性酸化物半導体層は注入層の側面を介して注入層と直接接触し、かつＳ／Ｄ電極層の側面を介してＳ／Ｄ電極層と直接接触することにより解決できる。
【００１３】
この注入層は、活性酸化物半導体層に電子を注入することができる。
【００１４】
ＴＦＴ積層体は、ソース／ドレイン電極層と半導体層との間で有意に低減された接触抵抗を示し、これはオン電流及び電子移動度の増大につながる。
【００１５】
更に、本発明者は、積層体アニーリングプロセスの間の上述された垂直方向の電極表面の酸化を防止するために、上述の注入層を、ソース／ドレイン電極層の上部に配置された保護層と組み合わせることが更に有益であることを見出した。よって、注入層及び保護層の組み合わせが、積層体及び得られたＴＦＴ素子の電導率を更に改善する。
【００１６】
発明の概要
一つの態様の場合に、本発明は、基板（１００）に堆積及びパターン形成されたゲート電極層（１０１）と、ゲート電極層及び基板に堆積されたゲート絶縁層（１０２）とを備えた基板（１００）とを有する薄膜トランジスタ（ＴＦＴ）において、このトランジスタは、更に、（ｉ）ゲート絶縁層上に配置されたキャリア注入層（１０３）、（ｉｉ）キャリア注入層に堆積されたソース／ドレイン（Ｓ／Ｄ）電極層（１０４）、及び（ｉｉｉ）半導体層（１０６）を有し、ここで、ＴＦＴは、半導体層がゲート絶縁層、キャリア注入層及びＳ／Ｄ電極層と直接接触するようにパターン形成されていることを特徴とする、薄膜トランジスタ（ＴＦＴ）に関する。
【００１７】
特定の実施形態の場合に、この半導体層（１０６）は、キャリア注入層（１０３）及びＳ／Ｄ電極層（１０４）上に配置されている。
【００１８】
多くの実施形態の場合に、このＴＦＴは、ボトムゲート・ボトムコンタクト型配置である。
【００１９】
いくつかの実施形態の場合に、このキャリア注入層（１０３）は、ゲート絶縁層（１０２）に堆積され；ＴＦＴは、更に、保護層（１０５）を有し、ここでこの保護層はＳ／Ｄ電極層に堆積され；ＴＦＴは、更に、保護層（１０５）を有し、ここでこの保護層はＳ／Ｄ電極層に堆積されかつ半導体層（１０６）はこの保護層に堆積及びパターン形成され；及び／又はＴＦＴは、更に、パッシベーション層（１０８）を有し、ここでこのパッシベーション層は、半導体層（１０６）に堆積されている。いくつかの実施形態の場合に、ＴＦＴは、更に、半導体層（１０６）の上部に堆積されかつ半導体層とパッシベーション層（１０８）との間に配置された機能化層（１０７）を有していてもよい。この機能化層は、パッシベーションプロセスの間に半導体層の酸素含有率を維持する機能を有する。
【００２０】
特定の実施形態の場合に、この半導体層（１０６）は、ａ）ゲート絶縁層（１０２）、ｂ）キャリア注入層（１０３）の側面、及びｃ）Ｓ／Ｄ電極層（１０４）の側面と直接接触する。
【００２１】
いくつかの実施形態の場合に、半導体層（１０６）は、ａ）ゲート絶縁層（１０２）、ｂ）キャリア注入層（１０３）の側面、及びｃ）Ｓ／Ｄ電極層（１０４）の側面と直接接触し、かつ半導体層（１０６）とＳ／Ｄ電極層（１０４）の側面との接触は、半導体層（１０６）とキャリア注入層（１０３）の側面との接触の上方で行われる。
【００２２】
特定の実施形態の場合に、半導体層（１０６）は、Ｓ／Ｄ電極層（１０４）又は注入層（１０３）の下に配置されず；半導体層（１０６）は、Ｓ／Ｄ電極層（１０４）の、基板側とは反対の面と接触するか、又はＴＦＴが保護層（１０５）を有する場合、半導体層（１０６）は、保護層の、基板側とは反対の面と接触し；ＴＦＴは、保護層（１０５）を有し、ここでこの保護層は、Ｓ／Ｄ電極（１０４）上に配置され；ＴＦＴは、更に、保護層（１０５）を有し、ここでこの保護層は、Ｓ／Ｄ電極層（１０４）上に配置され、かつここで半導体層（１０６）は、ゲート絶縁層（１０２）からこの保護層の上にまで達し；ＴＦＴは、更に、ピクセル電極を有し；及び／又はＴＦＴは、一対の注入層（１０３）を有し、この一対の注入層（１０３）は、基板層（１００）に対して等間隔でＴＦＴ内に水平に配置され、かつここで２つの注入層は、半導体層（１０６）により互いに隔てられていて、かつここでＴＦＴは、一対のＳ／Ｄ電極層（１０４）を有し、この一対のＳ／Ｄ電極層（１０４）は、基板層（１００）に対して等間隔でＴＦＴ内に水平に配置されていて、かつここで、２つのＳ／Ｄ電極層（１０４）は、半導体層（１０６）により互いに隔てられていて、かつここで一対のＳ／Ｄ電極層（１０４）は、一対の注入層（１０３）上に配置されていてかつ一対の注入層（１０３）と直接接触している。
【００２３】
多くの実施形態の場合に、Ｓ／Ｄ電極層（１０４）は、金属、好ましくはＡｌ、Ｃｕ、Ａｇ及び／又はＮｄ、又はそれらのスタック又は合金から選択される金属、更に好ましくはＡｌ又はＣｕを有するか又は上記金属からなり；Ｓ／Ｄ電極層（１０４）は１０ｎｍ〜１μｍ、好ましくは１００〜３００ｎｍの厚さを有し；ゲート電極層（１０１）は、Ａｌ、Ｔｉ、Ｍｏ、Ｃｕ、及び／又はＮｄ又はこれらのスタック又は合金から選択される金属、好ましくはＭｏ／Ａｌ／Ｍｏ又はＴｉ／Ａｌ／Ｔｉのスタックを有するか又はこれらの金属からなり、ゲート電極層（１０１）は、５０ｎｍ〜５００ｎｍ、好ましくは８０〜４００ｎｍ、更に好ましくは１００〜３５０ｎｍ、最も好ましくは約３００ｎｍの厚さを有し；注入層（１０３）は、金属酸化物導体を有するか又は金属酸化物導体からなり；注入層（１０３）は、１ｎｍ〜２００ｎｍ、好ましくは１０〜１５０ｎｍ、更に好ましくは２０〜１００ｎｍ、最も好ましくは約３０〜９０ｎｍの厚さを有し；ゲート絶縁層（１０２）は、金属酸化物又は金属窒化物又は遷移金属酸化物又は遷移金属窒化物、特に二酸化ケイ素（ＳｉＯx）及び／又は窒化ケイ素（ＳｉＮx）、酸化アルミニウム、酸化ハフニウム、又は酸化チタン、ポリマー材料、例えば有機ポリマー又は無機ポリマー又はこれらの混合物又はこれらのスタックを有するか又はこれらからなり；ゲート絶縁層（１０２）は、１０ｎｍ〜３μｍ、好ましくは５０〜１０００ｎｍ、更に好ましくは１００〜５００ｎｍ、最も好ましくは約３００ｎｍの厚さを有し；基板（１００）は、ガラス、シリコン、二酸化ケイ素、金属酸化物、遷移金属酸化物、単体金属又はポリマー材料、例えばポリイミド（ＰＩ）、ポリエチレンテレフタラート（ＰＥＴ）、ポリメチルメタクリラート（ＰＭＭＡ）、又はポリカルボナート又は無機成分と有機成分とのハイブリッド、特に二酸化ケイ素及びポリイミドを有し；基板（１００）は、場合により、５０μｍ〜０．７ｍｍの厚さを有し；半導体層（１０６）は、インジウム、ガリウム、亜鉛、及び／又はスズの酸化物からなる群から選択される少なくとも１種の金属酸化物を有し；及び／又は半導体層（１０６）は、１〜１００ｎｍ、好ましくは５〜３０ｎｍの厚さを有する。
【００２４】
いくつかの実施形態の場合に、Ｓ／Ｄ電極層（１０４）は、主に、Ａｌ、Ｃｕ、Ａｇ又はＮｄ又はこれらのスタック又は合金からなる群から選択される金属、好ましくはＡｌ又はＣｕからなり；ゲート電極層（１０１）は、主に、Ａｌ、Ｍｏ、Ｃｕ、又はＮｄ又はこれらのスタック又は合金からなる群から選択される金属、好ましくはＭｏ／Ａｌ／Ｍｏ又はＴｉ／Ａｌ／Ｔｉのスタックからなり；キャリア注入層（１０３）は、主に、インジウムスズ酸化物（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）、アンチモンスズ酸化物（ＡＴＯ）、亜鉛スズ酸化物（ＺＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、インジウムガリウム酸化物（ＩＧＯ）、アルミニウム亜鉛スズ酸化物（ＡＺＴＯ）、ハフニウムインジウム亜鉛酸化物（ＨＩＺＯ）、ガリウムスズ亜鉛酸化物（ＧＴＺＯ）、ガリウムスズ酸化物（ＧＴＯ）、及びフッ素ドープ酸化スズＦＴＯ、好ましくはＩＴＯ、ＡＺＯ，ＡＴＯ、及びＦＴＯ、更に好ましくはＩＴＯ及びＡＺＯからなる群から選択される金属酸化物導体からなり；半導体層（１０６）は、主に、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）、インジウムスズ亜鉛酸化物（ＩＴＺＯ）、ＩＴＯ、ＧＺＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、酸化スズ（ＳｎＯ2）、酸化ガリウム（Ｇａ2Ｏ3）、酸化インジウム（Ｉｎ2Ｏ3）、及び酸化亜鉛（ＺｎＯ）からなる群から選択される金属酸化物半導体からなり；及び／又は半導体層は、更に、窒素、フッ素、塩素、及び／又はケイ素を有する。
【００２５】
特定の実施形態の場合に、この半導体積層体は、更にピクセル電極を含む。
【００２６】
多くの実施形態の場合に、保護層（１０５）は、金属酸化物導体、好ましくはＩＴＯ、ＡＺＯ、ＧＺＯ、ＡＴＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、及びＦＴＯ、好ましくはＩＴＯ、ＡＺＯ、ＡＴＯ、及びＦＴＯ、更に好ましくはＩＴＯ及びＡＺＯからなる群から選択される金属酸化物導体、又は金属、好ましくはＭｏ、Ｔｉ、Ｔａ、及びＣｒ、好ましくはＭｏ、及びＴｉから選択される金属を有するか、又は主にこれらの金属酸化物導体又は金属からなり；保護層（１０５）は、１０〜５００ｎｍ、好ましくは２０〜３００ｎｍ、更に好ましくは５０〜１００ｎｍの厚さを有し；パッシベーション層（１０８）は、ＳｉＯx又はＳｉＮxを有し、ここでｘ＝０．１〜３である。
【００２７】
他の態様の場合に、本発明は、基板（１００）を用意し；この基板（１００）上にゲート電極を堆積及びパターン形成し；このゲート電極（１０１）及びこの基板（１００）上にゲート絶縁層（１０２）を堆積させる工程を有するＴＦＴの製造方法において、この方法は、更に、このゲート絶縁層（１０２）上に配置されたキャリア注入層（１０３）を用意し、このキャリア注入層（１０３）に堆積されたＳ／Ｄ電極層（１０４）を用意し、及び半導体層（１０６）を用意し、ここでこのＴＦＴを、半導体層が、ゲート絶縁層（１０２）、キャリア注入層（１０３）及びＳ／Ｄ電極層（１０４）と直接接触するようにパターン形成することを特徴とするＴＦＴの製造方法に関する。
【００２８】
特定の実施形態の場合に、この半導体層（１０６）は、キャリア注入層（１０３）及びＳ／Ｄ電極層（１０４）上に配置されている。
【００２９】
多くの実施形態の場合に、このＴＦＴは、ボトムゲート・ボトムコンタクト型配置である。
【００３０】
いくつかの実施形態の場合に、キャリア注入層（１０３）の用意は、ゲート絶縁層（１０２）上でのキャリア注入層（１０３）の堆積を含み；この方法は、更に、保護層（１０５）の用意を含み、ここでこの保護層は、Ｓ／Ｄ電極層に堆積され；この方法は、更に、保護層（１０５）の用意を含み、ここでこの保護層はＳ／Ｄ電極層に堆積されかつ半導体層（１０６）はこの保護層に堆積及びパターン形成され；及び／又はこの方法は、更に、パッシベーション層（１０８）の用意を含み、ここでこのパッシベーション層は、半導体層（１０６）に堆積される。いくつかの実施形態の場合に、この方法は、更に、機能化層（１０７）の用意を含み、ここでこの機能化層は、パッシベーション層（１０８）が半導体層（１０６）に堆積される前に、半導体層（１０６）に堆積されるため、この機能化層は、半導体層（１０６）とパッシベーション層（１０８）との間に位置する。
【００３１】
いくつかの実施形態の場合に、この半導体層（１０６）は、ａ）ゲート絶縁層（１０２）、ｂ）キャリア注入層（１０３）の側面、及びｃ）Ｓ／Ｄ電極層（１０４）の側面と直接接触するように用意される。
【００３２】
特定の実施形態の場合に、この半導体層（１０６）は、この半導体層（１０６）とＳ／Ｄ電極層（１０４）の側面との接触が、この半導体層（１０６）とキャリア注入層（１０３）の側面との接触の上方で行われるように用意される。
【００３３】
多くの実施形態の場合に、半導体層（１０６）は、この半導体層（１０６）が、Ｓ／Ｄ電極層（１０４）又は注入層（１０３）の下方に位置しないように用意され；半導体層（１０６）は、この半導体層（１０６）が、Ｓ／Ｄ電極層（１０４）の、基板側とは反対の面と接触するように、又はＴＦＴが保護層（１０５）を有する場合には、この半導体層（１０６）が、保護層の、基板側とは反対の面と接触するように用意され；ＴＦＴは、保護層（１０５）を有し、ここでこの保護層は、Ｓ／Ｄ電極層（１０４）上に配置され；ＴＦＴは、更に、保護層（１０５）を有し、ここでこの保護層は、Ｓ／Ｄ電極層（１０４）上に配置され、かつここで半導体層（１０６）は、この半導体層（１０６）が、ゲート絶縁層（１０２）から保護層上にまで達するように用意し；この方法は、更に、スルーホールの用意を含み；及び／又はこの方法は、更に、ピクセル電極の用意を含む。
【００３４】
いくつかの実施形態の場合に、ゲート電極の堆積及びパターン形成は、フォトリソグラフィープロセス及びエッチングプロセス又は、これらに限定されるものではないが、フォトパターニング、インクジェット印刷を含む印刷、レーザーパターニングなどを含む他の適切なパターン形成技術を含み；ゲート電極及び基板上でのゲート絶縁層の堆積は、化学気相堆積（ＣＶＤ）を含み；キャリア注入層（１０３）の用意は、キャリア注入層（１０３）のスパッタリングを含み；キャリア注入層（１０３）上でのＳ／Ｄ電極層（１０４）の堆積は、Ｓ／Ｄ電極層（１０３）のスパッタリングを含み；ＴＦＴのパターン形成は、１工程での注入層（１０３）及びＳ／Ｄ電極層（１０４）のフォトリソグラフィー及びエッチングを含み；半導体層（１０６）の用意は、スパッタリング、スピンコーティング又はスロットダイコーティングによる半導体層の堆積を含み；半導体層（１０６）の用意は、フォトリソグラフィー及びエッチングによる半導体層のパターン形成を含み、パッシベーション層（１０８）及び場合による機能化層の堆積は、ＣＶＤによるコーティングを有していてもよく；スルーホールは、フォトリソグラフィー及びエッチングにより形成され；ピクセル電極の用意は、ピクセル電極のスパッタリングによる堆積を含み；及び／又はピクセル電極の用意は、堆積されたピクセル電極のフォトリソグラフィー及びエッチングによるパターン形成を含む。
【００３５】
特定の実施形態の場合に、注入層（１０３）及びＳ／Ｄ電極層（１０４）の用意は、フォトリソグラフィー及びエッチングによる注入層（１０３）及びＳ／Ｄ電極層（１０４）のパターン形成により、一対の注入層及び一対のＳ／Ｄ電極層の形成を含む。
【００３６】
いくつかの実施形態の場合に、この方法は、保護層（１０５）の用意を含み、及び注入層（１０３）、Ｓ／Ｄ電極層（１０４）、及び保護層（１０５）の用意は、フォトリソグラフィー及びエッチングによる注入層（１０３）、Ｓ／Ｄ電極層（１０４）、及び保護層（１０５）のパターン形成により、一対の注入層、一対のＳ／Ｄ電極層、及び一対の保護層（１０５）の形成を含む。
【００３７】
多くの実施形態の場合に、半導体層（１０６）の用意は、一対の注入層を、この半導体層（１０６）が互いに隔てかつ一対のＳ／Ｄ電極層（１０４）を、この半導体層（１０６）が互いに隔てるような、半導体層（１０６）の堆積を含み、かつここで、一対のＳ／Ｄ電極層（１０４）は、一対の注入層（１０３）上に位置しかつこの一対の注入層（１０３）と直接接触し；又は半導体層（１０６）の用意は、一対の注入層を、この半導体層（１０６）が互いに隔て、一対のＳ／Ｄ電極層（１０４）を、この半導体層（１０６）が互いに隔て、かつ一対の保護層（１０５）を、この半導体層（１０６）が互いに隔てるような、半導体層（１０６）の堆積を含み、かつここで、一対の保護層（１０５）は、一対のＳ／Ｄ電極層（１０４）の上に位置しかつこの一対のＳ／Ｄ電極層（１０４）と直接接触し、かつ一対のＳ／Ｄ電極層（１０４）は、一対の注入層（１０３）の上に位置しかつこの一対の注入層（１０３）と直接接触する。
【００３８】
いくつかの実施形態の場合に、ゲート電極層（１０１）、一対の電極（１０４）、一対の注入層（１０４）、及び一対の保護層（１０５）を得るためのエッチングプロセスは、ドライエッチングか又はウェットエッチングであり；半導体層（１０６）及びピクセル電極層を得るためのエッチングプロセスは、ウェットエッチングであり；及び／又はスルーホールを形成するためのエッチングプロセスは、ドライエッチングである。
【００３９】
特定の実施形態の場合に、Ｓ／Ｄ電極層又は一対のＳ／Ｄ電極層（１０４）は、金属、好ましくはＡｌ、Ｃｕ、Ａｇ、及び／又はＮｄ又はこれらのスタック又は合金から選択される金属、更に好ましくはＡｌ及びＣｕから選択される金属を含むか又はこれらの金属からなり；Ｓ／Ｄ電極層又は一対のＳ／Ｄ電極層（１０４）は、１０〜５００ｎｍ、好ましくは１００〜３００ｎｍの厚さを有し；ゲート電極層（１０１）は、金属、好ましくはＡｌ、Ｔｉ、Ｍｏ、Ｃｕ、及びＮｄ又はこれらのスタック又は合金から選択される金属、更に好ましくはＭｏ／Ａｌ／Ｍｏ又はＴｉ／Ａｌ／Ｔｉのスタックを含むか又はこれらの金属からなり；ゲート電極（１０１）は、５０ｎｍ〜５００ｎｍ、好ましくは８０〜４００ｎｍ、更に好ましくは１００〜３５０ｎｍ、最も好ましくは約３００ｎｍの厚さを有し；注入層又は一対の注入層（１０３）は、金属酸化物導体を含むか又は金属酸化物導体からなり；注入層又は一対の注入層（１０３）は、１〜２００ｎｍ、好ましくは２０〜１００ｎｍの厚さを有し；ゲート絶縁層（１０２）は、金属酸化物又は遷移金属酸化物、特に二酸化ケイ素及び／又は窒化ケイ素、酸化アルミニウム、酸化ハフニウム酸化チタン、又は酸化チタン、ポリマー材料、例えば有機ポリマー又は無機ポリマーを含むか又はこれらからなり；ゲート絶縁層（１０２）は、１０ｎｍ〜３μｍ、好ましくは５０〜１０００ｎｍ、更に好ましくは１００〜５００ｎｍ、最も好ましくは約３００ｎｍであり；基板層（１００）は、ガラス、シリコン、二酸化ケイ素、金属酸化物、遷移金属酸化物、単体金属又はポリマー材料、例えばポリイミド（ＰＩ）、ポリエチレンテレフタラート（ＰＥＴ）、ポリメチルメタクリラート（ＰＭＭＡ）又はポリカルボナート、及び無機成分と有機成分とのハイブリッド、特に二酸化ケイ素及びポリイミドを有し；基板層（１００）は、場合により、５０μｍ〜０．７ｍｍの厚さを有し；半導体層（１０６）は、インジウム、ガリウム、亜鉛、及び／又はスズの酸化物からなる群から選択される少なくとも１種の金属酸化物を有し；半導体層（１０６）は、１〜２００ｎｍ、好ましくは１〜１００ｎｍ、更に好ましくは１〜５０ｎｍ、最も好ましくは約１０ｎｍの厚さを有し；保護層又は一対の保護層（１０５）は、金属酸化物導体、及び／又は金属、好ましくはＭｏ、Ｔｉ、Ｔａ、及びＣｒから選択される金属、更に好ましくはＭｏ及びＴｉから選択される金属を有するか又はこれらからなり；及び／又は保護層又は一対の保護層（１０５）は、１ｎｍ〜５μｍ、好ましくは５〜１００ｎｍの厚さを有する。
【００４０】
特定の実施形態の場合に、Ｓ／Ｄ電極層又は一対のＳ／Ｄ電極層（１０４）は、主に、金属、好ましくはＡｌ、Ｃｕ、Ａｇ、及び／又はＮｄ又はこれらのスタック又は合金、好ましくはＡｌ及び／又はＣｕからなり；ゲート電極（１０１）は、主に、Ａｌ、Ｍｏ、Ｃｕ、Ｔｉ又はＮｄからなる群から選択される金属、好ましくはＭｏ／Ａｌ／Ｍｏ又はＴｉ／Ａｌ／Ｔｉのスタックからなり；注入層又は一対の注入層（１０３）は、主に、ＩＴＯ、ＡＺＯ、ＧＺＯ、ＡＴＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、又はＦＴＯ、好ましくはＩＴＯ、ＡＺＯ、ＡＴＯ、又はＦＴＯ、更に好ましくはＩＴＯ又はＡＺＯから主になる金属酸化物導体からなり；半導体層（１０６）は、主に、ＩＧＺＯ、ＩＴＺＯ、ＩＴＯ、ＧＺＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、酸化スズ（ＳｎＯ2）、酸化ガリウム（Ｇａ2Ｏ3）、酸化インジウム（Ｉｎ2Ｏ3）、及び酸化亜鉛（ＺｎＯ）からなる群から選択される金属酸化物半導体からなり；半導体層（１０６）は、更に、窒素、フッ素、塩素及び／又はケイ素を含み；及び／又は保護層又は一対の保護層（１０５）は、主に、Ｍｏ、Ｔｉ、Ｔａ、及びＣｒ、好ましくはＭｏ及びＴｉからなる群から選択される金属、又はＩＴＯ、ＡＺＯ、ＧＺＯ、ＡＴＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、ＦＴＯ、好ましくはＩＴＯ、ＡＺＯ、ＡＴＯ、ＦＴＯ、更に好ましくはＩＴＯ、ＡＺＯからなる群から選択される金属酸化物導体からなる。
【００４１】
他の態様の場合に、本発明は、ここに開示されたＴＦＴ又はここに開示された方法から得られるＴＦＴを含む電子素子に関する。
【００４２】
特定の実施形態の場合に、この電子素子は、ディスプレイ用のアクティブマトリックスバックプレーン、ＯＬＥＤ、ＬＣＤ、ＥＰＤ、センサ、ＴＦＴスクリーン、ＲＦＩＤチップ又は太陽電池である。
【００４３】
他の態様の場合に、本発明は、電子素子のための、ここに開示されたＴＦＴ又はここに開示された方法により得られるＴＦＴの使用に関する。
【００４４】
多くの実施形態の場合に、この電子素子は、ディスプレイ用のアクティブマトリックスバックプレーン、ＯＬＥＤ、ＬＣＤ、ＥＰＤ、センサ、ＴＦＴスクリーン、ＲＦＩＤチップ又は太陽電池である。
【００４５】
本発明の範囲は、更に、添付の特許請求の範囲により定義される。
【図面の簡単な説明】
【００４６】
【図１】先行技術のＴＦＴ中に一般的に含まれる半導体積層体を示す。
【図２】先行技術による半導体積層体を示す。
【図３】本発明によるＴＦＴを示す。
【図４】本発明によるＴＦＴを示す。
【図５】本発明によるＴＦＴを示す。
【図６】本発明によるＴＦＴを示す。
【図７】本発明によるＴＦＴを示す。
【図８】２つの異なる薄膜配置のオン電流を分析する比較試験の結果を示す。
【図９】ボトムゲートボトムコンタクト型配置（ＢＧＢＣ）の本発明によるＴＦＴを示す。
【図１０】ボトムゲートトップコンタクト型配置（ＢＣＥ１）の本発明によるＴＦＴを示す。
【図１１】ボトムゲートトップコンタクト型配置（ＢＣＥ２）の本発明によるＴＦＴを示す。
【図１２】ボトムゲートトップコンタクト型配置（ＥＳＬ）の本発明によるＴＦＴを示す。
【００４７】
図１は、先行技術のＴＦＴ中に一般的に含まれる半導体積層体を示す。簡素化のために、基板層（１００）は示されていない。この積層体は、ゲート電極層（１０１）、ゲート絶縁層（１０２）、一対のＳ／Ｄ電極層（１０４）、一対の保護層（１０５）、及び半導体層（１０６）を含む。
【００４８】
図２は、先行技術による半導体積層体を示す。この積層体は、基板層（１００）、ゲート電極層（１０１）、ゲート絶縁層（１０２）、Ｓ／Ｄ電極層（１０４）、酸化物層（１０７）、及び半導体層（１０６）を含む。例えば、積層体アニーリングの間の高い製造温度のため、導体層の一部は、酸化して層１０７を形成することがある。従って、電極を形成するＳ／Ｄ電極層（１０４）は、半導体層（１０６）との有効な直接接触を失うことがある。これは、特にオン電流に関して、半導体積層体の導電性の能力を低下させる。
【００４９】
図３は、基板層（１００）、ゲート電極層（１０１）、ゲート絶縁層（１０２）、注入層（１０３）、Ｓ／Ｄ電極層（１０４）、電極層表面での酸化層（１０７）、及び半導体層（１０６）を含む、本発明によるＴＦＴを示す。注入層（１０３）の存在によって、酸化物層（１０７）が存在していたとしても、注入層（１０３）が、電極層（１０４）と半導体層（１０６）との間の接触を媒介するため、積層体を通して有効な電流輸送が可能である。
【００５０】
図４は、基板層（１００）、ゲート電極層（１０１）、ゲート絶縁層（１０２）、注入層（１０３）、Ｓ／Ｄ電極層（１０４）、及び半導体層（１０６）を含む、本発明のＴＦＴを示す。このＴＦＴは、半導体層（１０６）が、ゲート絶縁層（１０２）、キャリア注入層（１０３）及びＳ／Ｄ電極層（１０４）と直接接触するようにパターン形成されている。特に、半導体層（１０６）は、ａ）ゲート絶縁層（１０２）、ｂ）注入層（１０３）の側面、及びｃ）Ｓ／Ｄ電極層（１０４）の側面と直接接触する。この実施形態の場合に、注入層（１０３）の側面と半導体層（１０６）との間の接触は、Ｓ／Ｄ電極層（１０４）の側面と半導体層（１０６）との間の接触の下方で行われ、ここで、基板層（１００）は、ＴＦＴの底部を規定する。この実施形態の場合に、半導体層（１０６）は、Ｓ／Ｄ電極層（１０４）の、基板側とは反対の面と接触していない。
【００５１】
図５は、基板層（１００）、ゲート電極層（１０１）、ゲート絶縁層（１０２）、注入層（１０３）、Ｓ／Ｄ電極層（１０４）、及び半導体層（１０６）を含む、本発明のＴＦＴを示す。このＴＦＴは、半導体層（１０６）が、ゲート絶縁層（１０２）、キャリア注入層（１０３）及びＳ／Ｄ電極層（１０４）と直接接触するようにパターン形成されている。特に、半導体層（１０６）は、ａ）ゲート絶縁層（１０２）、ｂ）注入層（１０３）の側面、及びｃ）Ｓ／Ｄ電極層（１０４）の側面と直接接触する。この実施形態の場合に、注入層（１０３）の側面と半導体層（１０６）との間の接触は、Ｓ／Ｄ電極層（１０４）の側面と半導体層（１０６）との間の接触の下方で行われ、ここで、基板層（１００）は、ＴＦＴの底部を規定する。この実施形態では、半導体層（１０６）は、Ｓ／Ｄ電極層（１０４）の、基板側とは反対の面と接触し、かつ、ゲート絶縁層（１０２）上から、注入層（１０３）及びＳ／Ｄ電極層（１０４）の側面を横切り、Ｓ／Ｄ電極層（１０４）の、基板側とは反対の面にまで達する。
【００５２】
図６は、基板層（１００）、ゲート電極層（１０１）、ゲート絶縁層（１０２）、注入層（１０３）、Ｓ／Ｄ電極層（１０４）、保護層（１０５）、及び半導体層（１０６）を含む、本発明のＴＦＴを示す。このＴＦＴは、半導体層（１０６）が、ゲート絶縁層（１０２）、キャリア注入層（１０３）及びＳ／Ｄ電極層（１０４）と直接接触するようにパターン形成されている。特に、半導体層（１０６）は、ａ）ゲート絶縁層（１０２）、ｂ）注入層（１０３）の側面、及びｃ）Ｓ／Ｄ電極層（１０４）の側面と直接接触する。この実施形態の場合に、注入層（１０３）の側面と半導体層（１０６）との間の接触は、Ｓ／Ｄ電極層（１０４）の側面と半導体層（１０６）との間の接触の下方で行われ、ここで、基板層（１００）は、ＴＦＴの底部を規定する。この実施形態の場合に、半導体層（１０６）は、保護層（１０５）の、基板側とは反対の面と接触し、かつゲート絶縁層（１０２）上から、注入層（１０３）、Ｓ／Ｄ電極層（１０４）、及び保護層（１０５）の側面を横切り、保護層（１０５）の、基板側とは反対の面にまで達する。
【００５３】
図７は、基板層（１００）、ゲート電極層（１０１）、ゲート絶縁層（１０２）、一対の注入層（１０３）、一対のＳ／Ｄ電極層（１０４）、一対の注入層（１０５）、及び半導体層（１０６）を含む、本発明のＴＦＴを示す。このＴＦＴは、半導体層（１０６）が、ゲート絶縁層（１０２）、キャリア注入層（１０３）及びＳ／Ｄ電極層（１０４）と直接接触するようにパターン形成されている。この実施形態の場合に、一対の注入層（１０３）の側面と半導体層（１０６）との間の接触は、一対のＳ／Ｄ電極層（１０４）の側面と半導体層（１０６）との間の接触の下方で行われ、ここで、基板層（１００）は、ＴＦＴの底部を規定する。この実施形態の場合に、半導体層（１０６）は、一対の保護層（１０５）の、基板側とは反対の面と接触し、かつゲート絶縁層（１０２）上から、一対の注入層（１０３）、一対のＳ／Ｄ電極層（１０４）、及び一対の保護層（１０５）の側面を横切り、一対の保護層（１０５）の、基板側とは反対の面にまで達する。
【００５４】
図８は、２つの異なる薄膜配置のオン電流を分析する比較試験の結果を示す。配置ａ）（左側のグラフを参照）は、先行技術によるＴＦＴ配置に対応する結果を示し、配置ｂ）（右側のグラフを参照）は、Ｓ／Ｄ電極層の下方の一対の注入層を含む本発明によるＴＦＴ配置に対応する結果を示す。この図から、配置ｂ）を示すＴＦＴが、配置ａ）を示すＴＦＴよりも高いオン電流及び高い電子移動度を有することがわかる。
【００５５】
図９は、基板層（１００）、ゲート電極層（１０１）、ゲート絶縁層（１０２）、一対の注入層（１０３ａ，１０３ｂ）、一対のＳ／Ｄ電極層（１０４ａ，１０４ｂ）、一対の保護層（１０５ａ，１０５ｂ）、半導体層（１０６）、機能化層（１０７）及びパッシベーション層（１０８）を含む、ボトムゲートボトムコンタクト型配置（ＢＧＢＣ）の本発明によるＴＦＴを示す。このＴＦＴは、半導体層（１０６）が、ゲート絶縁層（１０２）、キャリア注入層（１０３）及びＳ／Ｄ電極層（１０４）と直接接触するようにパターン形成されている。この実施形態の場合に、一対の注入層（１０３）の側面と半導体層（１０６）との間の接触は、一対のＳ／Ｄ電極層（１０４）の側面と半導体層（１０６）との間の接触の下方で行われ、ここで、基板層（１００）は、ＴＦＴの底部を規定する。この実施形態の場合に、半導体層（１０６）は、一対の保護層（１０５）の、基板側とは反対の面と接触し、かつゲート絶縁層（１０２）上から、一対の注入層（１０３）、一対のＳ／Ｄ電極層（１０４）、及び一対の保護層（１０５）の側面を横切り、一対の保護層（１０５）の、基板側とは反対の面にまで達する。機能化層（１０７）は、半導体層の上部に堆積され、かつパッシベーション層（１０８）は、機能化層（１０７）及び保護層（１０５ａ，１０５ｂ）の上部に堆積される。
【００５６】
図１０は、基板層（１００）、ゲート電極層（１０１）、ゲート絶縁層（１０２）、一対の注入層（１０３ａ，１０３ｂ）、一対のＳ／Ｄ電極層（１０４ａ，１０４ｂ）、一対の保護層（１０５ａ，１０５ｂ）、半導体層（１０６）、機能化層（１０７）及びパッシベーション層（１０８）を含む、ボトムゲートトップコンタクト型配置（ＢＣＥ１）の本発明によるＴＦＴを示す。このＴＦＴは、半導体層（１０６）が、ゲート絶縁層（１０２）、キャリア注入層（１０３ａ，１０３ｂ）及び機能化層（１０７）と直接接触するようにパターン形成されている。この実施形態の場合に、一対の注入層（１０３ａ，１０３ｂ）の側面と半導体層（１０６）との間の接触は、機能化層（１０７）の側面と一対の注入層（１０３ａ，１０３ｂ）との間の接触の下側で行われ、ここで基板層（１００）はＴＦＴの底部を規定する。この実施形態の場合に、半導体層（１０６）は、ゲート絶縁層上にだけ堆積されていて、かつ注入層（１０３ａ，１０３ｂ）及び機能化層（１０７）とだけ接触している。機能化層（１０７）は、半導体層の上部に堆積され、かつパッシベーション層（１０８）は、機能化層（１０７）及びパターン形成された保護層（１０５ａ，１０５ｂ）の上部に堆積されていて、このパッシベーション層は、保護層（１０５ａ，１０５ｂ）、Ｓ／Ｄ電極層（１０４ａ，１０４ｂ）の側面、注入層（１０３ａ，１０３ｂ）の側面及び機能化層（１０７）の上部に接触する。
【００５７】
図１１は、基板層（１００）、ゲート電極層（１０１）、ゲート絶縁層（１０２）、一対の注入層（１０３ａ，１０３ｂ）、一対のＳ／Ｄ電極層（１０４ａ，１０４ｂ）、一対の保護層（１０５ａ，１０５ｂ）、半導体層（１０６）、機能化層（１０７）及びパッシベーション層（１０８）を含む、ボトムゲートトップコンタクト型配置（ＢＣＥ２）の本発明によるＴＦＴを示す。このＴＦＴは、半導体層（１０６）が、ゲート絶縁層（１０２）、キャリア注入層（１０３ａ，１０３ｂ）及び機能化層（１０７）と直接接触するようにパターン形成されている。この実施形態の場合に、一対の注入層（１０３ａ，１０３ｂ）の側面と半導体層（１０６）との間の接触は、機能化層（１０７）の側面と一対の注入層（１０３ａ，１０３ｂ）との間の接触の下側で行われ、ここで基板層（１００）はＴＦＴの底部を規定する。この実施形態の場合に、機能化層（１０７）は、一対の保護層（１０５ａ，１０５ｂ）の、基板側とは反対の面と接触し、かつ半導体層（１０６）上から、一対の注入層（１０３ａ，１０３ｂ）、一対のＳ／Ｄ電極層（１０４ａ，１０４ｂ）及び一対の保護層（１０５ａ，１０５ｂ）の側面を横切り、一対の保護層（１０５）の、基板側とは反対の面にまで達する。この実施形態の場合に、半導体層（１０６）は、ゲート絶縁層上にだけ堆積されていて、かつ注入層（１０３ａ，１０３ｂ）及び機能化層（１０７）とだけ接触している。機能化層（１０７）は、半導体層（１０６）の上部に堆積され、かつ保護層（１０５ａ，１０５ｂ）及びパッシベーション層（１０８）は、機能化層（１０７）とパターン形成された保護層（１０５ａ，１０５ｂ）の上部に堆積される。
【００５８】
図１２は、基板層（１００）、ゲート電極層（１０１）、ゲート絶縁層（１０２）、一対の注入層（１０３ａ，１０３ｂ）、一対のＳ／Ｄ電極層（１０４ａ，１０４ｂ）、一対の保護層（１０５ａ，１０５ｂ）、半導体層（１０６）、機能化層（１０７）、パッシベーション層（１０８）及びエッチストップ層を含む、ボトムゲートトップコンタクト型配置（ＥＳＬ）の本発明によるＴＦＴを示す。この配置は、図１０に示した配置と同じであるが、機能化層（１０７）の上部にＥＳＬ（１０９）が存在することが異なる。
【００５９】
発明の詳細な説明
上述したように、本発明の主題は、導電特性が、積層体製造プロセスにより妨げられることなく、かつより安定な、改善されたＴＦＴ積層体を提供することである。
【００６０】
公知のＴＦＴ積層体の典型的なアッセンブリは、図１に示すように図示することができる。ここには、基板層（図示せず）上にゲート電極層（１０１）が配置されていて、このゲート電極層（１０１）は、ゲート絶縁層（１０２）によってカバーされている。その上に、Ｓ／Ｄ電極層（１０４）及び緩衝層（１０５）が用意されている。パターン形成プロセスの間に、一対のＳ／Ｄ電極層（１０４）及び一対の緩衝層（１０５）が形成されてもよい。半導体層（１０６）は、このアッセンブリ上に、一対の緩衝層の一方の部分の上から、他方の部分の上にまで達し、それにより、これらの一対の層の両方の間にあるギャップは埋められる。この配置の場合、一対の層（１０４）及び（１０５）のそれぞれの一部は、半導体層（１０６）と側面で接触する。
【００６１】
このアッセンブリプロセスの間に、例えば高温処理のために、Ｓ／Ｄ電極層（１０４）は劣化し、この層の一部が、当初の層（１０４）よりも低い電導率を有する層（１０７）を形成することがある。層（１０７）は、酸化されたＳ／Ｄ電極層であってもよい。この層１０７は、Ｓ／Ｄ電極層（１０４）と半導体層（１０６）の間の全接触面にわたって延びることがあり、それによりＳ／Ｄ電極層（１０４）と半導体層（１０６）との間の接触抵抗は増大することがある。
【００６２】
図２は、緩衝層（１０５）が不在であることを除いて図１の積層体と類似する、先行技術のＴＦＴ積層体を示す。この状況の下で、上述の層（１０７）は、Ｓ／Ｄ電極層（１０４）の、基板側とは反対の全面にわたって延びることができ、また、Ｓ／Ｄ電極層（１０４）と半導体層（１０６）との間に界面に達する。この状況下で、Ｓ／Ｄ電極層（１０４）と半導体層（１０６）との間の接触抵抗は、層（１０７）の存在により増大する。
【００６３】
発明者は、意外にも、このＳ／Ｄ電極層（１０４）と半導体層（１０６）との間の接触抵抗の問題を、ソース／ドレイン電極層（１０４）の底部にキャリア注入層（１０３）を用意し、ここで、半導体層（１０６）が、ゲート絶縁層（１０２）、注入層（１０３）、及びＳ／Ｄ電極層（１０４）と直接接触することにより解決されることを見出した。
【００６４】
一つの態様の場合に、本発明は、このように、基板（１００）に堆積及びパターン形成されたゲート電極層（１０１）と、このゲート電極層及びこの基板に堆積されたゲート絶縁層（１０２）とを備えた基板（１００）を有する薄膜トランジスタ（ＴＦＴ）において、このＴＦＴは、更に（ｉ）このゲート絶縁層上に配置されたキャリア注入層（１０３）、（ｉｉ）このキャリア注入層に堆積されたソース／ドレイン（Ｓ／Ｄ）電極層（１０４）、及び（ｉｉｉ）半導体層（１０６）を有し、ここで、ＴＦＴは、半導体層が、ゲート絶縁層、キャリア注入層及びＳ／Ｄ電極層と直接接触するようにパターン形成されていることを特徴とする薄膜トランジスタ（ＴＦＴ）に関する。
【００６５】
「薄膜トランジスタ（ＴＦＴ）」の用語は、本発明の場合に、少なくとも６層、つまり少なくとも半導体層（１０６）、ゲート電極層（１０１）、ゲート絶縁層（１０２）、注入層（１０３）、Ｓ／Ｄ電極層（１０４）及び基板層（１００）を有する半導体積層体に関する。特定の実施形態の場合に、この半導体積層体は、更に保護層、スルーホール及びピクセル電極を有する。
【００６６】
「上に配置され」の用語は、ＴＦＴ積層体内での特定の層の位置に関し、かつ基板層に対する第１の層の距離が、基板層に対して第２の層の距離よりも長く、ここで、第１の層と第２の層とは基板層に対して同じ方向にある場合に、ＴＦＴ内で第１の層は、第２の層の上にあることを意味する。更に、この用語は、層の配列を含み、ここで、第１の層は、第２の層の直上に配置されていて、２つの層は互いに直接接触することを意味するか、又は第１の層と第２の層とは、少なくとも１つの別の層により互いに隔てられていることを意味する。
【００６７】
「に堆積され」の用語は、層の関連において、第１の層が第２の層上に配置され、ここで第１の層と第２の層とは互いに直接接触していることを意味する。
【００６８】
「直接接触する」又は「直接接触して」の用語は、第３の層が、２つの層の間に位置する可能性を排除して、特定の層が他の層に直接接触することを意味する。また、互いに直接接触している複数の注入層及び／又は互いに直接接触している複数の半導体層を含む直接接触が、この複数の注入層とこの複数の半導体層との間で直接接触する結果となることも、この用語に含まれる。特定の実施形態の場合に、２つの層の間の直接接触が、この２つの層の間の電流伝導を可能にする。
【００６９】
「パターン形成」の用語は、本発明の文脈で、特定の層のパターンを達成するために、１つ以上の層又は全体のＴＦＴの構造を操作することを意味する。例えば、構造化されていない層を、所望の層のサイズ及び構造を達成するために、例えば一対の注入層を達成するために、フォトリソグラフィープロセス及びエッチングプロセスによりパターン形成することができる。ここではフォトリソグラフィー及びエッチングによるパターン形成を言及しているが、その代わりに他の適切なパターン形成技術を使用することもできると解釈され、この他の適切なパターン形成技術は、これらに限定されないが、フォトパターニング、インクジェット印刷を含む印刷、レーザーパターニングなどを含む。換言すると、ここでフォトリソグラフィー及びエッチングにより実施されると記載されている各々の及び全ての工程は、同様に、上述に列挙されたものを含む他の適切なパターニング技術によって実施できると考えられ、かつ本発明に十分に包含される。
【００７０】
ここで置き換え可能に用いられる「基板層」又は「基板」の用語は、この半導体積層体のための支持体として機能する層に関する。
【００７１】
「ゲート電極層」の用語は、ソース電極から半導体層を経由してドレイン電極までの電流の流れを制御する電極に関する。
【００７２】
「ゲート絶縁層」の用語は、誘電材料の層を意味する。このような層は、半導体積層体の動作温度で絶縁体として機能する。
【００７３】
ここで置き換え可能に用いられる「注入層」又は「キャリア注入層」の用意は、Ｓ／Ｄ電極層から半導体層へ又はその逆へ電流を伝導することができる１つ以上の材料の層を意味する。
【００７４】
「ソース及びドレイン電極層」の用語は、ＴＦＴの半導体層と直接オーミック接触している、複数の層のスタックの、場合によりパターン形成された、一つの層に関する。このＳ／Ｄ電極層は、少なくとも導電性である１種以上の材料の層である。
【００７５】
「オーミック接触」の用語は、適切な電極活性酸化物半導体層接触を定義するために使用される。特に、オーミック接触は、半導体のバルク抵抗又は広がり抵抗に関して無視できる接触抵抗を有する接触として定義することができる、Sze, Physics of Semiconductor Devices, Second Edition, 1981, 第304頁。更にここに述べられたように、適切なオーミック接触は、取り付けられる素子の性能を明らかに変化させるものではなく、かつ素子の活性領域にわたる電圧低下と比べて適性に僅かな電圧降下と共に必要な電流を供給できる。
【００７６】
「半導体層」の用語は、活性酸化物半導体層に関する。ＴＦＴの場合に、この半導体積層体は、１〜５０ｃｍ2／Ｖｓ（５０Ｖのゲート−ソース電圧、５０Ｖのドレイン−ソース電圧、１ｃｍのチャンネル幅及び２０μｍのチャンネル長さで測定して）の電荷キャリア移動度を示し、ここで、電荷キャリア移動度は、「グラジュアルチャンネル近似」法によって測定することができる。この目的のために、典型的なＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）の方程式を適用することができる。線形範囲の場合に、次の式が適用される：
ＩD＝Ｗ／Ｌ Ｃi μ （ＵGS−ＵT−ＵDS／２） ＵDS        （１）
ここで、ＩDは、ドレイン電流であり、ＵDSは、ドレイン−ソース電圧であり、ＵGSは、ゲート−ソース電圧であり、Ｃiは、絶縁体の、相対面積比較されたキャパシタンスであり、Ｗは、トランジスタチャンネルの幅であり、Ｌはトランジスタのチャンネル長さであり、μは、電荷キャリア移動度であり、かつＵTは、閾電圧である。
【００７７】
飽和領域内では、ドレイン電流とゲート電圧の間の二次依存性が適用され、これは、ここで、電荷キャリア移動度の測定のために用いられる：
ＩD＝Ｗ／（２Ｌ） Ｃi μ （ＵGS−ＵT）2              （２）
特定の実施形態の場合に、この半導体層（１０６）は、インジウム、ガリウム、亜鉛、及び／又はスズの酸化物からなる群から選択される少なくとも１種の金属酸化物を含む。
【００７８】
いくつかの実施形態の場合に、この半導体層は、インジウム、ガリウム、亜鉛、及び／又はスズの酸化物からなる群から選択される少なくとも１種の金属酸化物及びアンチモン、ハフニウム、及びアルミニウムからなる群から選択される少なくとも１種の金属とを含む。
【００７９】
いくつかの実施形態の場合に、この半導体層（１０６）は、主に、ＩＧＺＯ、ＩＴＺＯ、ＩＴＯ、ＧＺＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、酸化スズ（ＳｎＯ2）、酸化ガリウム（Ｇａ2Ｏ3）、酸化インジウム（Ｉｎ2Ｏ3）、及び酸化亜鉛（ＺｎＯ）からなる群から選択される金属酸化物半導体からなる。
【００８０】
いくつかの実施形態の場合に、この半導体層（１０６）は、主に、ＩＧＺＯ、ＩＴＺＯ、ＩＴＯ、ＧＺＯ、ＺＴＯ、ＩＺＯ、酸化インジウム（Ｉｎ2Ｏ3）、酸化亜鉛（ＺｎＯ）からなる群から選択される金属酸化物半導体からなる。
【００８１】
多くの実施形態の場合に、この半導体層は、主にＩＴＯからなる。
【００８２】
多くの実施形態の場合に、この半導体層は、主にＩＧＯからなる。
【００８３】
多くの実施形態の場合に、この半導体層は、主に酸化インジウム（Ｉｎ2Ｏ3）からなる。
【００８４】
ＴＦＴ機能を更に改善するために、この半導体層（１０６）は、更に窒素、フッ素、塩素、及び／又はケイ素を有していてもよい。
【００８５】
通常ではこの半導体層（１０６）は、１〜１００ｎｍ、好ましくは５〜３０ｎｍの厚さを有する。
【００８６】
いくつかの実施態様の場合に、この半導体層は、１〜１００ｎｍ、好ましくは２〜８０ｎｍ、更に好ましくは５〜３０ｎｍの厚さを有する。
【００８７】
基板層（１００）は、好ましくは、ガラス、シリコン、二酸化ケイ素、金属酸化物、遷移金属酸化物、単体金属又はポリマー材料、例えばポリイミド（ＰＩ）、ポリエチレンテレフタラート（ＰＥＴ）、ポリメチルメタクリラート（ＰＭＭＡ）、又はポリカルボナート又は無機成分と有機成分とのハイブリッド、特に二酸化ケイ素及びポリイミドを有する。
【００８８】
通常では、この基板（１００）は、５０μｍ〜０．７ｍｍの厚さを有する。この基板は、ここに開示された全ての実施形態の場合に、これらの限定するものではないが、ガラス、プラスチックシート、金属箔、紙などを含む材料から選択することができる。
【００８９】
典型的に、ゲート電極層（１０１）は、金属、好ましくはＡｌ、Ｔｉ、Ｍｏ、Ｃｕ、Ａｇ、及び／又はＮｄ、又はこれらの合金のスタックから選択される金属、更に好ましくはＭｏ／Ａｌ／Ｍｏ又はＴｉ／Ａｌ／Ｔｉのスタックを有する。
【００９０】
好ましくは、このゲート電極層（１０１）は、５０ｎｍ〜５００ｎｍ、好ましくは８０〜４００ｎｍ、更に好ましくは１００〜３５０ｎｍ、最も好ましくは約３００ｎｍの厚さを有する。
【００９１】
本発明によるゲート絶縁層（１０２）は、好ましくは、金属酸化物又は金属窒化物又は遷移金属酸化物又は遷移金属窒化物、特に二酸化ケイ素及び／又は窒化ケイ素、酸化アルミニウム、酸化ハフニウム、又は酸化チタン、ポリマー材料、例えば有機ポリマー又は無機ポリマーを含むか、又はこれらからなる。
【００９２】
更に、このゲート絶縁層（１０２）は、好ましくは、１０ｎｍ〜３μｍ、好ましくは５０〜１０００ｎｍ、更に好ましくは１００〜５００ｎｍ、最も好ましくは約３００ｎｍの厚さを有する。
【００９３】
いくつかの実施形態の場合に、注入層（１０３）は、ＩＴＯ、ＡＺＯ、ＧＺＯ、ＡＴＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、及びＦＴＯ、好ましくはＩＴＯ、ＡＺＯ、ＡＴＯ、及びＦＴＯ、更に好ましくはＩＴＯ及びＡＺＯからなる群から選択される金属酸化物導体を有する。
好ましくは、この注入層（１０３）は、主にＩＴＯからなる。
【００９４】
好ましくは、この注入層（１０３）は、１ｎｍ〜２００ｎｍ、好ましくは１０〜１５０ｎｍ、更に好ましくは２０〜１００ｎｍ、最も好ましくは約３０〜９０ｎｍの厚さを有する。
【００９５】
いくつかの実施形態の場合に、Ｓ／Ｄ電極層（１０４）は、金属、好ましくはＡｌ、Ｃｕ、Ａｇ、及び／又はＮｄ又はこれらのスタック又は合金から選択される金属を有する。
【００９６】
多くの実施形態の場合に、Ｓ／Ｄ電極層（１０４）は、主に、Ａｌ、Ｃｕ、Ａｇ及び／又はＮｄ又はこれらのスタック又は合金、好ましくはＡｌ及び／又はＣｕからなる群から選択される金属からなる。
【００９７】
典型的に、このＳ／Ｄ電極層（１０４）は、１０ｎｍ〜１μｍ、好ましくは１００〜３００ｎｍの厚さを有する。
【００９８】
「金属」の用語は、ここでは、金属、半金属、及び遷移金属であると解釈される。従って、「金属酸化物」の用語は、金属、半金属、及び遷移金属の酸化物に関する。
【００９９】
生じるＴＦＴ積層体は、Ｓ／Ｄ電極層と半導体層との間で明らかに低下した接触抵抗を示し、これによりオン電流及び電子移動度の増大が生じる。
【０１００】
特定の実施形態の場合に、この半導体層（１０６）は、キャリア注入層（１０３）及びＳ／Ｄ電極層（１０４）上に配置されている。これは、この半導体層（１０６）の少なくとも一部が、キャリア注入層（１０３）及びＳ／Ｄ電極層（１０４）上に配置されていることを意味する。半導体層の他の部分は、このＴＦＴ積層体内で、半導体層が、基板層に対して、キャリア注入層（１０３）及びＳ／Ｄ電極層（１０４）と同じ距離を有し、ここで半導体層、キャリア注入層及びＳ／Ｄ電極層は、基板層に対して同じ方向にあるように位置していてもよい。
【０１０１】
多くの実施形態の場合に、このＴＦＴは、ボトムゲート・ボトムコンタクト型配置である。
【０１０２】
「ボトムゲート型配置」又は「トップゲート型配置」の用語は、ＴＦＴに関連して、ゲート電極層が基板層の位置との関連で、Ｓ／Ｄ電極層の下側に位置するか又は上側に位置するかに依存して使用される。ゲート電極層がＳ／Ｄ電極層の下側に位置する場合には、これはボトムゲート型配置と言われ、ゲート電極層がＳ／Ｄ電極層の上側に位置する場合には、これはトップゲート型配置と言われる。
【０１０３】
また、「ボトムコンタクト」及び「トップコンタクト」の用語は、ＴＦＴ積層体配置に関する。「トップコンタクト」配置の場合に、Ｓ／Ｄ電極層の少なくとも一部は、基板側とは反対の面を意味する上側から、半導体層と直接接触する。これとは別に、Ｓ／Ｄ電極層は、基板に対して、半導体層と同じ距離で水平に位置し、かつ半導体層は、側面を介して接触する。「ボトムコンタクト」配置の場合に、半導体層の少なくとも一部は、Ｓ／Ｄ層の、基板側とは反対の面と接触する。
【０１０４】
「側面」の用語は、特定の実施形態の場合に、ＴＦＴの基板層に対して平行でない、層の面をいう。典型的に、層の側面は、基板層に対して平行の、層の面と比べて小さな面積を有する。また、典型的に、それぞれの層の縦軸は、層の側面に対して、程度に差はあるが垂直である。
【０１０５】
いくつかの実施形態の場合に、キャリア注入層（１０３）は、ゲート絶縁層（１０２）に堆積されている。これは、ゲート絶縁層とキャリア注入層との間が直接接触していることを意味する。しかしながら、特定の実施形態の場合に、半導体層がゲート絶縁層、注入層及びＳ／Ｄ電極層と直接接触する限り、他の層が注入層とゲート絶縁層との間に位置していてもよい。
【０１０６】
本発明によるＴＦＴの典型的な、限定されない実例を、図３に見ることができる。図２の層アッセンブリと比較して、本発明のＴＦＴは、付加的な注入層（１０３）を有する。ソース／ドレイン電極層（１０４）と半導体層（１０６）の間の接触抵抗を増大させる層（１０７）が形成される場合に、注入層（１０３）が、ソース／ドレイン電極層（１０４）から半導体層（１０６）へ及びその逆に、間接的な電流を保証し、それにより接触抵抗は低減される。
【０１０７】
更に、発明者は、積層体アニーリングプロセスの間に、上述のソース／ドレイン電極層（１０４）の劣化を防止するために、上述の注入層（１０４）を、ソース／ドレイン電極層（１０４）の上部に配置された保護層（１０５）と組み合わせる場合に、より好ましいことを見出した。よって、注入層及び保護層の組み合わせが、積層体及び得られたＴＦＴ素子の電導率を更に改善する。
【０１０８】
多くの実施形態の場合に、このＴＦＴは、更に、保護層（１０５）を有し、ここでこの保護層は、Ｓ／Ｄ電極層に堆積されている。
【０１０９】
「保護層」の用語は、Ｓ／Ｄ電極層の劣化を防止する、半導体積層体の層に関する。特に、この保護層は、ＴＦＴのアッセンブリの間に、特にＳ／Ｄ電極層のエッチング及び半導体層の用意の間に、Ｓ／Ｄ電極層の酸化を防止する。
【０１１０】
特定の実施形態の場合に、この保護層（１０５）は、金属酸化物導体及び／又は金属、好ましくはＭｏ、Ｔｉ、Ｔａ、及びＣｒ、更に好ましくはＭｏ及びＴｉから選択される金属を有する。
【０１１１】
多くの実施形態の場合に、この保護層（１０５）は、１ｎｍ〜５μｍ、好ましくは５〜１００ｎｍ、更に好ましくは１５〜７０ｎｍ、最も好ましくは約６０ｎｍの厚さを有する。
【０１１２】
好ましくは、この保護層（１０５）は、主に、金属、好ましくはＭｏ、Ｔｉ、Ｔａ、及びＣｒ、より好ましくはＭｏ及びＴｉからなる群から選択される金属、又はＩＴＯ、ＡＺＯ、ＧＺＯ、ＡＴＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、及びＦＴＯ、好ましくはＩＴＯ、ＡＺＯ、ＡＴＯ、及びＦＴＯ、更に好ましくはＩＴＯ及びＡＺＯからなる群から選択される金属酸化物導体からなる。
【０１１３】
いくつかの実施形態の場合に、ＴＦＴは、更に、保護層（１０５）を有し、ここでこの保護層は、Ｓ／Ｄ電極層に堆積され、かつ半導体層（１０６）は、この保護層に堆積及びパターン形成される。
【０１１４】
多くの実施形態の場合に、ＴＦＴは、更に、パッシベーション層（１０８）を有し、ここでこのパッシベーション層は、半導体層（１０６）及び／又は、ＴＦＴが保護層を有する場合には、保護層（１０５）に堆積される。ＴＦＴの方向に依存して、このパッシベーション層は、ＴＦＴの最上層であることもでき、かつ（ｉ）半導体層（１０６）及び保護層（１０５）に；又は（ｉｉ）保護層（１０５）に；又は（ｉｉｉ）保護層及びエッチストップ層（１０９）に堆積されていてもよい。このパッシベーション層（１０８）は、３００〜３０００ｎｍの厚さを有していてもよい。
【０１１５】
多くの実施形態の場合に、ＴＦＴは、更に、半導体層（１０６）及び場合によりＴＦＴの方向及び構成に応じて保護層（１０５）に堆積された機能化層（１０７）を有する。このような実施形態の場合に、機能化層（１０７）は、（ｉ）一方でパッシベーション層（１０８）と、半導体層（１０６）の間、場合により他方で保護層（１０５）との間に配置されていてもよい。この機能化層は、５〜１００ｎｍ、好ましくは５〜３０ｎｍの厚さを有していてもよい。一般に、この機能化層（１０７）は、１〜５００ｎｍ、好ましくは５〜２００ｎｍの厚さを有する。好ましくは、この機能化層（１０７）は、主に、酸化アルミニウム、酸化ケイ素、窒化ケイ素、酸化イットリウム、酸化ガリウム、酸化ハフニウム、酸化チタン、酸化マグネシウム、アルカリ金属酸化物、アルカリ土類金属酸化物及びこれらの混合物からなる群から選択される金属酸化物絶縁体からなる。最も好ましくは、この機能化層（１０７）は、主に、酸化アルミニウム、酸化イットリウム及び酸化チタンからなる。
【０１１６】
層の一つとの関連でここで使用される「（層の）スタック」の用語は、それ自体が１つ以上の個別の層から構成される層に関する。よって、層のスタックは、それぞれの上に積層されかつここで定義されるような複数の層の一つを一緒に形成する２、３、４、５、６、７、８、９、１０又はそれ以上の層を含む。スタックの個別の層は、異なる組成及び厚さを有していてもよい。
【０１１７】
「パッシベーション層」の用語は、半導体積層体の機械的安定性の増大及び保護のために役立つ、半導体層をカバーする層を意味する。
【０１１８】
いくつかの実施形態の場合に、パッシベーション層は、ＳｉＯx又はＳｉＮxを有し、ここで他の実施形態の場合には、パッシベーション層は、主に、ＳｉＯx又はＳｉＮxからなり、ここで、ｘ＝０．１〜３である。
【０１１９】
特定の実施形態の場合に、この半導体層（１０６）は、ａ）ゲート絶縁層（１０２）、ｂ）キャリア注入層（１０３）の側面、及びｃ）Ｓ／Ｄ電極層（１０４）の側面と直接接触する。
【０１２０】
いくつかの実施形態の場合に、半導体層（１０６）は、ａ）ゲート絶縁層（１０２）、ｂ）キャリア注入層（１０３）の側面、及びｃ）Ｓ／Ｄ電極層（１０４）の側面と直接接触し、かつ半導体層（１０６）とＳ／Ｄ電極層（１０４）の側面との接触は、半導体層（１０６）とキャリア注入層（１０３）の側面との接触の上方で行われる。
【０１２１】
特定の実施形態（図４参照）の場合に、本発明のＴＦＴ積層体は、基板層（１００）、ゲート電極層（１０１）、ゲート絶縁層（１０２）、注入層（１０３）、Ｓ／Ｄ電極層（１０４）、及び半導体層（１０６）を有する。この半導体層（１０６）は、ａ）ゲート絶縁層（１０２）、ａ）注入層（１０３）の側面、及びｃ）Ｓ／Ｄ電極層（１０４）の側面と直接接触する。この実施形態の場合に、注入層（１０３）の側面と半導体層（１０６）との間の接触は、Ｓ／Ｄ電極層（１０４）の側面と半導体層（１０６）との間の接触の下側にあり、ここで基板層（１００）は、ＴＦＴ積層体の底部を規定する。
【０１２２】
限定のない実施形態、図４参照、として、本発明のＴＦＴ積層体は、基板層（１００）、ゲート電極（１０１）、ゲート絶縁層（１０２）、注入層（１０３）、Ｓ／Ｄ電極層（１０４）、及び半導体層（１０６）を有していてもよい。この半導体層（１０６）は、ａ）ゲート絶縁層（１０２）、ｂ）注入層（１０３）の側面、及びｃ）Ｓ／Ｄ電極層（１０４）の側面と直接接触する。この実施形態の場合に、注入層（１０３）の側面と半導体層（１０６）との間の接触は、Ｓ／Ｄ電極層（１０４）の側面と半導体層（１０６）との間の接触の下方で行われ、ここで、基板層（１００）は、ＴＦＴ積層体の底部を規定する。この実施形態の場合に、半導体層は、Ｓ／Ｄ電極層の側面と接触し、かつ注入層はＳ／Ｄ電極層（１０４）の上にまで延びていないことに注目すべきである。このように、半導体層は、この伝導層の、基板側とは反対の面とは接触していない。
【０１２３】
図４は、ここでは、例示する目的だけで引用されていて、かつこの実施形態が制限するとは解釈すべきでないことに留意すべきである。例えば、図４に開示されたＳ／Ｄ電極層（１０４）は、半導体層（１０６）の最も遠い部分よりも、基板層から更に遠く離れた垂直位置にまで延びていてもよい。更に、特定の実施形態の場合に、Ｓ／Ｄ電極層（１０４）は、付加的に半導体層（１０６）と上方から接触していてもよく、この伝導層は、活性酸化物半導体層の、基板側とは反対の面と接触することを意味する。
【０１２４】
更に、本発明の別の実施形態の場合に、ＴＦＴ積層体は、上述の実施形態に似ているが、ただし、半導体層は、Ｓ／Ｄ電極層（１０４）の上にまで達している（図５参照）。このような積層体は、支持体層（１００）、ゲート電極（１０１）、ゲート絶縁層（１０２）、注入層（１０３）、Ｓ／Ｄ電極層（１０４）、及び半導体層（１０６）を有する。この半導体層（１０６）は、ａ）ゲート絶縁層（１０２）、ｂ）注入層（１０３）の側面、及びｃ）Ｓ／Ｄ電極層（１０４）の側面と直接接触する。この実施形態の場合に、注入層（１０３）の側面と半導体層（１０６）との間の接触は、Ｓ／Ｄ電極層（１０４）の側面と半導体層（１０６）との間の接触の下方で行われ、ここで、基板層は、積層体の底部を規定する。更に、上述のように、半導体層（１０６）は、ゲート絶縁層（１０２）から、Ｓ／Ｄ電極層（１０４）の上にまで達していてもよい。
【０１２５】
いくつかの実施形態の場合に、半導体層（１０６）は、Ｓ／Ｄ電極層（１０４）の、基板側とは反対の面と接触しているか、又はＴＦＴが保護層（１０５）を有する場合には、半導体層（１０６）は、保護層の、基板側とは反対の面と接触している。
【０１２６】
多くの実施形態の場合に、ＴＦＴは、保護層（１０５）を有し、ここで、この保護層は、Ｓ／Ｄ電極層（１０４）の上に配置されている。
【０１２７】
いくつかの実施形態の場合に、ＴＦＴは、更に、保護層（１０５）を有し、ここでこの保護層は、Ｓ／Ｄ電極層（１０４）の上に配置されていて、かつここで半導体層（１０６）は、ゲート絶縁層（１０２）から保護層の上にまで達する。
【０１２８】
例えば、本発明のここに記載されたＴＦＴ積層体は、更に、保護層（１０５）を有していてもよい（図６参照）。このようなＴＦＴは、基板（１００）、ゲート電極層（１０１）、ゲート絶縁層（１０２）、注入層（１０３）、Ｓ／Ｄ電極層（１０４）、保護層（１０５）、及び半導体層（１０６）を有する。この半導体層（１０６）は、ａ）ゲート絶縁層（１０２）、ｂ）注入層（１０３）の側面、及びｃ）Ｓ／Ｄ電極層（１０４）の側面と直接接触する。この実施形態の場合に、注入層（１０３）の側面と半導体層（１０６）との間の接触は、Ｓ／Ｄ電極層（１０４）の側面と半導体層（１０６）との間の接触の下方で行われ、ここで、基板層は、積層体の底部を規定する。更に、この半導体層（１０６）は、ゲート電極層（１０２）から保護層（１０５）の上にまで達する。
【０１２９】
特定の実施形態の場合に、半導体層（１０６）は、Ｓ／Ｄ電極層（１０４）又は注入層（１０３）の下に配置されていない。従って、半導体層（１０６）は、注入層（１０３）及びＳ／Ｄ電極層（１０４）の上にあり、かつこれらの２つの層の下方に位置しているＴＦＴ配置は、本発明から除外される。
【０１３０】
多くの実施形態の場合に、ＴＦＴは、更に、ピクセル電極を有する。
【０１３１】
特定の実施形態の場合に、注入層の少なくとも一部は、半導体層の平面と実際に平行する平面に配向されていてもよい。この注入層は、部分的に又は完全に、隣接するＳ／Ｄ電極層と同一面に広がっていてもよい。
【０１３２】
ここに開示された実施形態の全ての場合に、半導体積層体は、Ｓ／Ｄ電極層及び注入層の代わりに、一対のＳ／Ｄ電極層及び一対の注入層を有していてもよい。更に保護層を有する実施形態は、これにより、一対の注入層及び一対のＳ／Ｄ電極層が存在する場合には、一対の保護層を有するものとして開示されている。
【０１３３】
従って、いくつかの実施形態の場合に、ＴＦＴは、基板層（１００）に対して等距離でＴＦＴ内に水平に配置された一対の注入層（１０３）を有し、ここでこの２つの注入層は、半導体層（１０６）によって互いに隔てられていて、かつここで、ＴＦＴは、基板層（１００）に対して等距離でＴＦＴ内に水平に配置された一対のＳ／Ｄ電極層（１０４）を有し、ここでこの２つのＳ／Ｄ電極層（１０４）は、半導体層（１０６）によって互いに隔てられていて、かつここで、一対のＳ／Ｄ電極層（１０４）は、一対の注入層（１０３）上に配置されかつ一つの注入層（１０３）と直接接触している。
【０１３４】
「一対の層」の用語は、単一の層から、層内にギャップの形成及び２つの個別の層の形成をもたらすパターン形成、例えばフォトリソグラフィー及びエッチングにより得ることができる、半導体積層体中の２つの層に関する。各層又は一対の層は、典型的に、基板層に対して同じ距離を有する。
【０１３５】
「少なくとも１つの基板層に対して等距離で半導体積層体中に水平に配置される」の用語は、特に、基板層に対して同じ水平のプロファイル及び距離を有するという事実についての、一対の層の特徴に関する。
【０１３６】
「半導体層によって互いに隔てられる」の用語は、２つの層がギャップにより互いに隔てられていて、かつ半導体層が、この２つの層の間のギャップ内に配置されていることを意味し、ここで半導体層の存在はギャップの広がりに制限されない。
【０１３７】
一例として、本発明のＴＦＴ積層体は、基板層（１００）、ゲート電極層（１０１）、ゲート絶縁層（１０２）、一対の注入層（１０３）、一対のＳ／Ｄ電極層（１０４）、一対の保護層（１０５）、及び半導体層（１０６）を有していてもよい（図７参照）。この半導体層（１０６）は、ａ）ゲート絶縁層（１０２）、ｂ）一対の注入層（１０３）の側面、及びｃ）一対のＳ／Ｄ電極層（１０４）の側面と直接接触している。この実施形態の場合に、一対の注入層（１０３）の側面と半導体層（１０６）との間の接触は、一対のＳ／Ｄ電極層（１０４）の側面と半導体層（１０６）との間の接触の下方で行われ、ここで基板層は、積層体の底部を規定する。更に、この半導体層（１０６）は、ゲート絶縁層（１０２）から保護層（１０５）の上にまで達する。この配置の場合、一対のＳ／Ｄ電極層は保護され、かつこれらのＳ／Ｄ電極層と半導体層（１０６）との間の電流の有効な流れは保証される。
【０１３８】
特定の実施形態の場合に、ＴＦＴ積層体は、更に、WO 2013/050221 A1に記載されたように、半導体層（１０６）の、基板側とは反対の面に堆積された金属酸化物層を有していてもよい。この金属酸化物層は、酸化ガリウム、酸化亜鉛、酸化スズ、酸化ハフニウム、酸化ケイ素、酸化アルミニウム、酸化チタン、アルカリ金属酸化物、アルカリ土類金属酸化物、及びこれらの混合物からなる群から選択される金属酸化物を有していてもよい。半導体層及びこの上に堆積された金属酸化物層の組成に関するWO 2013/050221 A1の全体の開示は、参照によりここに取り込まれる。
【０１３９】
「アルカリ金属」又は「アルカリ土類金属」の用語が使用される場合には常に、それぞれの群の中に当てはまる全ての金属を表す。これは、特定の実施形態が、アルカリ金属又はアルカリ土類金属を有する場合に、リチウム、ナトリウム、カリウム、ルビジウム及び／又はセシウムがアルカリ金属として表され、ベリリウム、マグネシウム、カルシウム、ストロンチウム及び／又はバリウムがアルカリ土類金属として表されることを意味する。
【０１４０】
WO 2013/050221の参照により上述されたパッシベーション層（１０８）、機能化層（１０７）及び場合によりエッチストップ層（ＥＳＬ；１０９）を有する本発明のＴＦＴ積層体の実施形態は、図９〜１２に図式的に示されている。これらの実施形態は、本発明の一部を形成するが、本発明をこれらに限定するものではない。層１０１〜１０６を含む上述の全ての実施形態は、更に、例えば図９〜１２に示す配置において、パッシベーション層（１０８）、機能化層（１０７）及びＥＳＬ（１０９）の一つ以上を含むことができるものと解釈すべきである。このパッシベーション層、機能化層及びエッチストップ層は、上記のように定義される。
【０１４１】
他の態様の場合に、本発明は、ＴＦＴの製造方法にも関する。
【０１４２】
特に、本発明は、基板（１００）を用意し；この基板（１００）上にゲート電極（１０１）を堆積及びパターン形成し；このゲート電極（１０１）及びこの基板（１００）上にゲート絶縁層（１０２）を堆積させる工程を有するＴＦＴの製造方法において、この方法は、更に、このゲート絶縁層（１０２）上に配置されたキャリア注入層（１０３）を用意し、このキャリア注入層（１０３）上に堆積されたＳ／Ｄ電極層（１０４）を用意し、及び半導体層（１０６）を用意し、ここでこのＴＦＴは、半導体層が、ゲート絶縁層（１０２）、キャリア注入層（１０３）及びＳ／Ｄ電極層（１０４）と直接接触するようにパターン形成されることを特徴とするＴＦＴの製造方法に関する。
【０１４３】
「層の用意」の用語は、特定の層をＴＦＴ積層体内に付与することを意味する。
【０１４４】
上述のように、半導体層は、これ以後、５０Ｖのゲート−ソース電圧でかつ５０Ｖのソース−ドレイン電圧で、２０μｍのチャネル長及び１ｃｍのチャンネル幅を有するコンポーネントの場合に、１〜５０ｃｍ2／Ｖｓの電荷移動度を示す層を意味するものと解釈される。
【０１４５】
上述のように、「パターン形成」の用語は、本発明の文脈で、特定の層のパターンを達成するために、１つ以上の層又は全体のＴＦＴの構造を操作することを意味する。例えば、構造化されていない層を、所望の層のサイズ及び構造を達成するために、例えば一対の注入層又は一対のゲート電極層を達成するために、フォトリソグラフィープロセス及びエッチングプロセスによりパターン形成することができる。これとは別に、上記に挙げられたような異なるパターン形成技術を使用することもできる。
【０１４６】
特定の実施形態の場合に、この半導体層（１０６）は、キャリア注入層（１０３）及びＳ／Ｄ電極層（１０４）上に配置されている。
【０１４７】
「堆積」の用語は、本発明の文脈で、２つの層が互いに直接接触するように一方の層を他方の層に直接積み重ねることを意味する。
【０１４８】
よって、本発明の文脈で、堆積とは、固相、気相又は液相から化合物を第１の層に堆積させて、第１の層上に第２の層を形成させることを含む。
【０１４９】
当業者は、層を別の層上に配置する適切な方法について周知である。
【０１５０】
例えば、「堆積」の用語は、印刷、吹付法、スピンコーティング法、浸漬法及びスロットダイコーティング、真空蒸着、蒸着、及びスパッタリングからなる。この文脈で「印刷」法は、フレキソ印刷／グラビア印刷、インクジェット印刷、オフセット印刷、デジタルオフセット印刷、及びスクリーン印刷からなる群から選択されるが、これらに限定されるものではない。また、気相から層を堆積させることを基礎とする方法も、本発明に含まれる。
【０１５１】
「液相」の用語は、本発明の文脈で、ＳＴＡＰ条件（「Standard Ambient Temperature and Pressure」；Ｔ＝２５℃及びｐ＝１０１３ｈＰａ）下で液状である相を意味すると解釈される。
【０１５２】
特定の実施形態の場合に、堆積は、化学気相堆積（ＣＶＤ）、スパッタリング、及び液体堆積からなる群から選択される。
【０１５３】
印刷プロセスを用いたＴＦＴ積層体の製造は、ここでは半導体を連続する印刷プロセスにおいて堆積できるため、多くの他のプロセス、例えば化学気相堆積（ＣＶＤ）と比較して極めて低い製造コストを可能にする。更に、低いプロセス温度で、フレキシブル基板に作業することができ、かつ（特に特に薄い層の場合、及び特に酸化物半導体の場合に）印刷された層の光透過性を達成することができる。
【０１５４】
この堆積は、第１の層を、固相、気相、又は液相と接触させる工程と、堆積した化合物／組成物から乾燥した層を形成させるための更なる工程を含むことができる。
【０１５５】
「層を形成する」の用語は、それぞれの層を、例えば、液相又はスパッタリングにより堆積された組成物から形成させるプロセスに関する。文献WO 2013/050221 A1は、層、例えば半導体層を形成するためのいくつかの方法及び実施形態を開示している。この文献の全体の教示は、参照によりここに取り込まれる。
【０１５６】
例えば、この層の形成は、電磁波処理、例えばＵＶ／ＩＲ／ＶＩＳ処理、及び／又は熱処理を含むことができる。
【０１５７】
特定の実施態様の場合に、層の形成は、１００〜９００℃、好ましくは１００〜８００、１００〜７５０、１００〜５００又は１５０〜３５０℃での熱処理を含む。例えば、半導体層は、１００〜４００℃、好ましくは１５０〜３５０℃での熱処理により形成することができる。
【０１５８】
特に、液相から第１の層に第２の層を堆積させることは、第１の層に液相を堆積させかつこの液相から第１の層上で第２の層を形成させることを含む。第２の層の形成は、ＵＶ／ＩＲ／ＶＩＳ処理及び／又は熱処理を含むことができる。
【０１５９】
特定の実施形態の場合に、液相は、酸素を含む大気、空気の不在で及び／又は低い湿度で適用される。他の実施形態の場合に、液相は、保護ガス下で適用してもよい。
【０１６０】
多くの実施形態の場合に、液相は、少なくとも１種の有機溶媒を含む。適切な溶媒は、弱プロトン性溶媒又は非プロトン性溶媒から選択され、特に溶媒は、無極性非プロトン性溶媒の群から選択される。多くの実施形態の場合に、有機溶媒は、実質的に無水である。
【０１６１】
この文脈で、「フォトリソグラフィー」の用語は、ＴＦＴ積層体の１つ以上の層を、フォトレジストを用いるリソグラフィー法によりパターン形成する技術を意味する。例えば、フォトレジストを、層上に形成し、フォトマスクを通過する光に露光し、引き続きフォトレジスト層が形成されていない１つ以上の層をエッチングすることによりパターン形成する。
【０１６２】
「エッチング」の用語は、製造の間にＴＦＴ積層体の表面から層を除去することに関する。エッチングは、極めて重要なプロセスモジュールであり、ＴＦＴ積層体が完成する前に、いくつものエッチング工程が行われる。特定の層又は層の部分を、エッチングに耐える「マスキング」材料によりエッチング液から保護することが重要である。いくつかの場合に、マスキング材料は、フォトリソグラフィーを用いてパターン形成されたフォトレジストである。
【０１６３】
一般に、「エッチングプロセス」の用語は、ドライエッチング及びウェットエッチングを含む。従って、パターン形成がエッチングを含む場合、パターン形成はドライエッチングか又はウェットエッチングにより達成される。
【０１６４】
「ドライエッチング」の用語は、材料の除去に関し、典型的には半導体材料のパターンをマスクし、この材料を、イオン、例えば、時には窒素、アルゴン、ヘリウム及び他のガスを添加した、フルオロカーボン、酸素、塩素、三塩化ホウ素のような反応性ガスのプラズマの衝撃に曝して、露出した表面から材料の一部を取り除くことに関する。
【０１６５】
「ウェットエッチング」の用語は、ＴＦＴ積層体から材料を除去するために、通常ではこの積層体上のフォトレジストマスクにより規定された特定のパターンにおいて、液状の化学薬品又はエッチング液を用いるエッチングプロセスである。このマスクによりカバーされていない材料は、化学薬品より「エッチング除去」され、マスクによりカバーされた材料は、ほぼそのままである。これらのマスクは、上述のように、「フォトリソグラフィー」と言われる初期のウェハ製造工程でこの積層体に堆積される。
【０１６６】
「エッチストップ層」（ＥＳＬ）（１０９）の用語は、更なるプロセス工程、例えばエッチングの間の損傷から半導体層を保護するために、半導体層上に堆積させることができる層に関する。このＥＳＬは、典型的には５０〜２００ｎｍの厚さである。ＥＳＬのために適した材料は、これらに限定されないが、ＳｉＯx、ＳｉＮx、ＡｌＯx及び有機化合物、並びにこれらの混合物又はスタックを含む。
【０１６７】
当業者は、少なくとも１種の金属酸化物前駆体を含む液相から所望の皮膜の厚さを有する金属酸化物の層を形成することができる先行技術の方法を知っている。例えば単純に希釈系列で十分である。得られた層の厚さは、偏光解析法（M. Schubert: Infrared Ellipsometry on semiconductor layer structures: phonons, plasmon and polariton In: Springer Tracts in Modern Physics 209, Springer-Verlag, Berlin, 2004）、ＴＥＭ、ＳＥＭ又は原子間力顕微鏡（G. Binnig, CF Quate, C. Gerber: Atomic force microscope. journal Physical Review Letters. 56, 1986, pp. 930 - 933）により決定することができる。これに基づいて、当業者は、所望の層の厚さを得ることができる、試料体積、化合物濃度、及び、必要な場合に、液相中の粒子密度のような他のパラメータを決定することができる。例えば、半導体層（１０６）は、金属酸化物又は金属酸化物前駆体を有することができ、当業者は、所望の金属酸化物層の厚さを得ることができる、適用のために必要な体積及び試料中の金属酸化物又は金属酸化物前駆体の濃度、及び、必要な場合に液相中の粒子密度を決定することができる。
【０１６８】
特定の実施形態の場合に、この半導体層（１０６）は、キャリア注入層（１０３）及びＳ／Ｄ電極層（１０４）上に配置されている。
【０１６９】
更に、ゲート電極は、典型的に、基板上にゲート電極層を堆積することにより基板上に用意される。その後に、このゲート電極層は、例えばフォトリソグラフィー及びエッチングによってパターン形成される。
【０１７０】
従って、いくつかの実施形態の場合に、ゲート電極の堆積及びパターン形成は、フォトリソグラフィープロセス及びエッチングプロセスを含む。これとは別に、これらの限定されるものではないが、フォトパターニング、インクジェット印刷を含めた印刷、レーザーパターニングなどの含む他のパターン形成技術を使用することができる。
【０１７１】
特定の実施形態の場合に、その後に、このゲート電極層（１０２）がゲート電極層及び基板に堆積される。
【０１７２】
ゲート電極及び基板へのゲート絶縁層の堆積は、ゲート絶縁層の化学気相堆積（ＣＶＤ）を含むことができる。
【０１７３】
典型的には、次の工程において、注入層（１０３）が、このゲート絶縁層上に用意される。キャリア注入層（１０３）の用意は、ゲート絶縁層（１０２）上にキャリア注入層をスパッタリングすることを含むことができる。これに引き続き、注入層（１０３）にＳ／Ｄ電極層（１０４）の堆積を行うことができる。キャリア注入層（１０３）へのＳ／Ｄ電極層（１０４）の堆積は、Ｓ／Ｄ電極層（１０３）のスパッタリングを含むことができる。ＴＦＴのパターン形成は、１つの工程での、注入層（１０３）及びＳ／Ｄ電極層（１０４）のフォトリソグラフィー及びエッチングを含むことができる。
【０１７４】
特定の実施形態の場合に、保護層（１０５）は、Ｓ／Ｄ電極層（１０４）に堆積される。ＴＦＴが保護層を有する場合には、ＴＦＴのパターン形成は、１つの工程での、注入層（１０３）、Ｓ／Ｄ電極層（１０４）、及び保護層（１０５）のフォトリソグラフィー及びエッチングを含むことができる。
【０１７５】
特定の実施形態の場合に、注入層（１０３）及びＳ／Ｄ電極層（１０４）の用意は、例えばフォトリソグラフィー及びエッチングによる注入層（１０３）及びＳ／Ｄ電極層（１０４）のパターン形成による、一対の注入層及び一対のＳ／Ｄ電極層の形成を含む。
【０１７６】
いくつかの実施形態の場合に、注入層（１０３）の堆積は、溶液又は真空プロセス、例えばスピンコーティング、スロットダイコーティング、蒸着、又はスパッタリングによる注入層の堆積を含むことができる。
【０１７７】
他の実施形態の場合に、注入層（１０３）へのＳ／Ｄ電極層（１０４）の堆積は、溶液又は真空プロセス、例えばスピンコーティング、スロットダイコーティング、蒸着、又はスパッタリングによるＳ／Ｄ電極層の堆積を含むことができる。
【０１７８】
更に、半導体層（１０６）の用意は、スパッタリング、スピンコーティング又はスロットダイコーティングによる半導体層の堆積を含むことができる。また、半導体層（１０６）の用意は、例えばフォトリソグラフィー及びエッチングによる半導体層のパターン形成を含む。
【０１７９】
いくつかの実施形態の場合に、この方法は、保護層（１０５）の用意を含み、及び注入層（１０３）、Ｓ／Ｄ電極層（１０４）、及び保護層（１０５）の用意は、例えばフォトリソグラフィー及びエッチングによる注入層（１０３）、Ｓ／Ｄ電極層（１０４）、及び保護層（１０５）のパターン形成による、一対の注入層、一対のＳ／Ｄ電極層、及び一対の保護層（１０５）の形成を含む。
【０１８０】
更に、いくつかの実施形態の場合に、キャリア注入層（１０３）の用意は、ゲート絶縁層（１０２）へのキャリア注入層（１０３）の堆積を含む。他方で、特定の実施形態の場合に、注入層（１０３）は、ゲート絶縁層（１０２）をカバーする層に堆積することができる。
【０１８１】
本発明の発明者は、Ｓ／Ｄ電極層の下の注入層と、Ｓ／Ｄ電極層の、基板側とは反対の面に堆積された保護層との組み合わせが、ＴＦＴの導電特性を改善することを見出した。
【０１８２】
従って、この方法は、更に、保護層（１０５）の用意を含むこともでき、ここでこの保護層は、Ｓ／Ｄ電極層に堆積されている。
【０１８３】
いくつかの実施形態の場合に、この方法は、保護層（１０５）の用意を含み、ここで、この保護層は、Ｓ／Ｄ電極層に堆積され、かつ半導体層（１０６）は、この保護層に堆積及びパターン形成される。これは、半導体層の一部が、保護層（１０５）の、基板型とは反対の面に堆積されることを意味する。
【０１８４】
いくつかの実施形態の場合に、例えばフォトリソグラフィー及びエッチングを含む１つのパターン形成プロセスにおいて、一対の注入層（１０３）及び一対のＳ／Ｄ電極（１０４）が形成され、ここで、一対の層のそれぞれの構成員は、他方の一対の層の構成員と接触している。このプロセスが、Ｓ／Ｄ電極層への保護層（１０５）の堆積を含む場合に、例えばフォトリソグラフィー及びエッチングを含む同じパターン形成プロセスにおいて、一対の保護層（１０５）が形成される。また、一対の保護層のそれぞれの構成員は、一対のＳ／Ｄ電極層（１０４）の構成員と接触し、かつＳ／Ｄ電極層（１０４）のそれぞれの構成員は、一対の注入層（１０３）の構成員と接触する。このパターン形成プロセスは、これらの一対の層の間にギャップを形成する。
【０１８５】
従って、いくつかの実施形態の場合に、この方法は、半導体層（１０６）が、ａ）ゲート絶縁層（１０２）、ｂ）  キャリア注入層（１０３）の側面、及びｃ）Ｓ／Ｄ電極層（１０４）の側面と直接接触するように、半導体層（１０６）を用意することを含む。
【０１８６】
特定の実施形態の場合に、この半導体層（１０６）は、この半導体層（１０６）とＳ／Ｄ電極層（１０４）の側面との接触が、この半導体層（１０６）とキャリア注入層（１０３）の側面との接触の上方で行われるように用意される。
【０１８７】
多くの実施形態の場合に、この半導体層は、一対の注入層（１０３）及び一対のＳ／Ｄ電極層（１０４）の間に配置され、かつ一対のＳ／Ｄ電極層の上側には延びていない。このような配置は、図４により示すことができ、ここで半導体層は、Ｓ／Ｄ電極層の、基板側とは反対の面と接触しない。
【０１８８】
半導体層（１０６）は、層のこのアッセンブリに堆積される。半導体層（１０６）は、この半導体層が、ゲート絶縁層（１０２）、一対の注入層（１０３）、及び一対のＳ／Ｄ電極層と直接接触するように、このアッセンブリに堆積される。
【０１８９】
多くの実施形態の場合に、半導体層（１０６）の用意は、一対の注入層を互いに半導体層（１０６）が隔て、かつ一対のＳ／Ｄ電極層を互いに半導体層（１０６）が隔てるように、半導体層（１０６）を堆積することを含み、ここで一対のＳ／Ｄ電極層（１０４）は、一対の注入層（１０３）の上に配置されかつ一対の注入層（１０３）と直接接触している。
【０１９０】
特定の実施態様の場合、半導体層（１０６）の用意は、一対の注入層をそれぞれ半導体層（１０６）が隔て、一対のＳ／Ｄ電極層をそれぞれ半導体層（１０６）が隔て、かつ一対の保護層（１０５）をそれぞれ半導体層（１０６）が隔てるように、半導体層（１０６）を堆積させることを含み、かつここで、一対の保護層（１０５）は、一対のＳ／Ｄ電極層（１０４）の上に配置されかつ一対のＳ／Ｄ電極層（１０４）と直接接触し、かつ一対のＳ／Ｄ電極層（１０４）は、一対の注入層（１０３）上に配置されかつ一対の注入層（１０３）と直接接触している。
【０１９１】
従って、いくつかの実施形態の場合に、この半導体層は、ゲート電極層（１０２）と直接接触し、かつ一対の注入層（１０３）の層のそれぞれの側面及び一対のＳ／Ｄ電極層（１０４）の層のそれぞれの側面と接触している。よって、半導体層と一対のＳ／Ｄ電極層との間の接触は、半導体層と一対の注入層（１０３）との接触の上側で行うことができる。特に、半導体層（１０６）と、Ｓ／Ｄ電極層の側面との接触は、半導体層と注入層（１０３）の側面との接触の上側で行うことができる。もちろん、半導体層（１０６）と一対のＳ／Ｄ電極層（１０４）の側面及び一対の注入層（１０３）の側面との接触は、ゲート絶縁層（１０２）との接触の上側で行うことができる。
【０１９２】
いくつかの実施形態の場合に、ゲート電極層（１０１）、一対の電極（１０４）、一対の注入層（１０４）、及び一対の保護層（１０５）を得るためのエッチングプロセスは、ドライエッチング、又はウェットエッチングであり；半導体層（１０６）及びピクセル電極層を得るためのエッチングプロセスは、ウェットエッチングであり；及び／又はスルーホールを形成するためのエッチングプロセスは、ドライエッチングである。
【０１９３】
いくつかの実施形態の場合に、半導体層（１０６）は、半導体層（１０６）が、Ｓ／Ｄ電極層（１０４）又は注入層（１０３）の下に配置されないように用意される。これは、半導体層が、注入層（１０３）、Ｓ／Ｄ電極層（１０４）、及びゲート絶縁層（１０２）と接触するが、これは基板側の面では注入層（１０３）ともＳ／Ｄ電極層（１０４）とも接触しないことを意味する。
【０１９４】
特定の実施態様の場合に、ＴＦＴは、保護層（１０５）を有し、ここで、この保護層は、Ｓ／Ｄ電極層（１０４）の上に配置されている。
【０１９５】
ＴＦＴ積層体が、保護層（１０５）を有する場合で、かつ一対の保護層（１０５）のパターン形成の後に、半導体層（１０６）は、一対の保護層（１０５）の側面とも接続できる。一対の保護層の側面との接触は、半導体層と一対のＳ／Ｄ電極層の側面との接触、及び一対の注入層（１０３）の側面との接触、及びゲート絶縁層との接触の上側で行うことができる。
【０１９６】
しかしながら、他の実施形態の場合に、この半導体層は、Ｓ／Ｄ電極層（１０４）及び注入層（１０３）の上側に配置され、これはこの半導体層が一対のＳ／Ｄ電極層に堆積されることを意味する。この方法が、Ｓ／Ｄ電極層（１０４）への保護層の堆積、半導体層のＳ／Ｄ電極層上での配置を含む場合、Ｓ／Ｄ電極層上に堆積されている保護層（１０５）上に半導体層を堆積させることを意味する。よって、保護層がこれらの２つの層の間に配置される場合、半導体層は、Ｓ／Ｄ電極層（１０４）の、基板側とは反対の面を介して直接接触せずに、Ｓ／Ｄ電極層の上に配置される。それとは別に、半導体層（１０６）とＳ／Ｄ電極層とは、Ｓ／Ｄ電極層の、基板側とは反対の面を介して、それぞれ直接接触する。この方法が、保護層の用意を含む場合に、半導体層のこの配置は、Ｓ／Ｄ電極層及び注入層（１０３）及び保護層のパターン形成の後に、ＴＦＴ積層体上で行うことができる。半導体層（１０６）が、Ｓ／Ｄ層上に配置されている場合には、これは、この状況の下で、この層が、例えば、図５及び６に示されているように配置されていることを意味し、ここで、この半導体層は、ゲート絶縁層（１０２）からＳ／Ｄ電極層の上にまで達し、ここで半導体層は、Ｓ／Ｄ電極層と、基板側とは反対の面で接触するか（図５参照）又は、保護層が存在する場合には、半導体層は、保護層の、基板側とは反対の面で接触する（図６参照）。従って、いくつかの実施形態の場合に、この半導体層は、ゲート絶縁層（１０２）と直接接触し、一対の注入層（１０３）の層のそれぞれの側面、及び一対のＳ／Ｄ電極層（１０４）の層のそれぞれの側面、及びＳ／Ｄ電極層の、基板側とは反対側の面と接触する。
【０１９７】
従って、半導体層（１０６）は、半導体層（１０６）がＳ／Ｄ電極層（１０４）の、基板側とは反対の面と接触するか、又はＴＦＴが保護層（１０５）を有する場合には、半導体層（１０６）が保護層の、基板側とは反対の面と接触するように用意されていてもよい。
【０１９８】
そして、半導体層と一対のＳ／Ｄ電極層との間の接触は、半導体層と一対の注入層（１０３）との接触の上側で行うことができる。特に、半導体層（１０６）と、Ｓ／Ｄ電極層の側面との接触は、半導体層と注入層（１０３）の側面との接触の上側で行うことができる。もちろん、半導体層（１０６）と一対のＳ／Ｄ電極層（１０４）の側面及び一対の注入層（１０３）の側面との接触は、ゲート絶縁層（１０２）との接触の上側で行うことができる。
【０１９９】
ＴＦＴ積層体が、保護層（１０５）を有し、かつパターン形成の後に一対の保護層（１０５）を有する場合に、半導体層（１０６）は、一対の保護層（１０５）の側面とも接続できる。よって、半導体層（１０６）は、一対の保護層（１０５）の、基板側とは反対の面、一対の保護層（１０５）の側面、一対のＳ／Ｄ電極層（１０４）の側面、注入層（１０３）の側面、及びゲート絶縁層（１０２）と接触することができる。一対の保護層の側面との接触は、半導体層と一対のＳ／Ｄ電極層の側面との接触、及び一対の注入層（１０３）の側面との接触、及びゲート絶縁層（１０２）との接触の上側で行うことができる。このようなＴＦＴは、図７により示すことができる。
【０２００】
いくつかの実施形態の場合に、ＴＦＴは、更に、保護層（１０５）を有し、ここでこの保護層は、Ｓ／Ｄ電極層（１０４）の上に配置されていて、かつここで半導体層（１０６）は、半導体層（１０６）が、ゲート絶縁層（１０２）から保護層の上にまで達するように用意される（図６参照）。
【０２０１】
安定なＴＦＴを用意するために、このＴＦＴ積層体は、パッシベーション層（１０８）を含むことができる。従って、いくつかの実施形態の場合に、本発明による方法は、パッシベーション層（１０８）の用意を含む。このような実施形態の場合に、ＴＦＴ積層体は、更に、半導体層とパッシベーション層との間に位置する機能化層を含んでいてもよい。
【０２０２】
特に、この方法は、更に、パッシベーション層（１０８）の用意を含み、ここでこのパッシベーション層は、半導体層（１０６）に堆積される。パッシベーション層の堆積は、ＣＶＤによるコーティングを有することができる。機能化層（１０７）が存在する場合、この層は、例えばＣＶＤによる被覆によって、引き続く工程で、パッシベーション層を、上記のように上記機能化層に堆積させる前に、半導体層に堆積されていてもよい。
【０２０３】
更に、この方法は、スルーホールを用意することを含むことができる。このスルーホールは、フォトリソグラフィー及びエッチング又は他の適切なパターン形成技術によって形成することができる。
【０２０４】
また、この方法は、ピクセル電極を用意することを含むことができる。ピクセル電極の用意は、スパッタリングによるピクセル電極の堆積を含むことができる。更に、ピクセル電極の用意は、堆積されたピクセル電極を、例えばフォトリソグラフィー及びエッチングによってパターン形成することを含む。
【０２０５】
特定の実施形態の場合に、Ｓ／Ｄ電極層又は一対のＳ／Ｄ電極層（１０４）は、金属、好ましくはＡｌ、Ｃｕ、Ａｇ、及び／又はＮｄ又はこれらのスタック又は合金から選択される金属を有するように用意される。
【０２０６】
多くの実施形態の場合に、Ｓ／Ｄ電極層又は一対のＳ／Ｄ電極層（１０４）は、主に、Ａｌ、Ｃｕ、Ａｇ、及び／又はＮｄ又はこれらのスタック又は合金、好ましくはＡｌ及びＣｕからなる群から選択される金属からなるように用意される。いくつかの実施形態の場合に、Ｓ／Ｄ電極層又は一対のＳ／Ｄ電極層（１０４）は、主に、Ａｌ、Ｍｏ、Ｃｕ、又はＮｄ又はこれらのスタック又は合金からなる群から選択される金属からなるように用意される。更に好ましくは、Ｓ／Ｄ電極層（１０４）は、主にＡｌ及び／又はＣｕからなる層として用意される。
【０２０７】
特定の実施形態の場合に、この方法は、１０ｎｍ〜５００ｎｍ、好ましくは１００〜３００ｎｍの厚さを有する電極層又は一対の電極層（１０４）を用意することを含む。
【０２０８】
いくつかの実施形態の場合に、このゲート電極層（１０１）は、金属、好ましくはＡｌ、Ｔｉ、Ｍｏ、Ｃｕ、及び／又はＮｄ又はこれらのスタック又は合金から選択される金属を有するように用意される。
【０２０９】
多くの実施形態の場合に、このゲート電極（１０１）は、主に、Ａｌ、Ｍｏ、Ｃｕ、Ｔｉ、又はＮｄ、好ましくはＭｏ／Ａｌ／Ｍｏ又はＴｉ／Ａｌ／Ｔｉのスタックからなる群から選択される金属からなるように用意される。いくつかの実施形態の場合に、ゲート電極層（１０２）は、主に、Ａｌ、Ｍｏ、Ｃｕ、又はＮｄ又はこれらのスタック又は合金からなる群から選択される金属からなるように用意される。
【０２１０】
他の実施形態の場合に、ゲート電極層（１０１）は、５０ｎｍ〜５００ｎｍ、好ましくは約３００ｎｍの厚さを有するように用意される。
【０２１１】
特定の実施形態の場合に、注入層又は一対の注入層（１０３）は、金属酸化物導体を有するように用意される。
【０２１２】
多くの実施形態の場合に、この注入層又は一対の注入層（１０３）は、主にＩＴＯ、ＡＺＯ、ＧＺＯ、ＡＴＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、又はＦＴＯからなる金属酸化物導体から主になるように用意される。好ましくは、この注入層（１０３）は、主にＩＴＯ及び／又はＡＺＯからなるように用意される。
【０２１３】
いくつかの実施形態の場合に、注入層又は一対の注入層（１０３）は、１ｎｍ〜２００ｎｍ、好ましくは２０〜１００ｎｍの厚さを有するように用意される。
【０２１４】
多くの実施形態の場合に、ゲート絶縁層（１０２）は、金属酸化物又は遷移金属酸化物、特に二酸化ケイ素及び／又は窒化ケイ素、酸化アルミニウム、酸化ハフニウム酸化チタン、又は酸化チタン、ポリマー材料、例えば有機ポリマー又は無機ポリマーを有するか又はこれらからなるように用意される。
【０２１５】
特定の実施形態の場合に、ゲート絶縁層（１０２）は、１０ｎｍ〜３μｍ、好ましくは５０〜１０００ｎｍ、より好ましくは１００〜５００ｎｍ、最も好ましくは約３００ｎｍの厚さを有するように用意される。
【０２１６】
いくつかの実施形態の場合に、基板層（１００）は、ガラス、シリコン、二酸化ケイ素、金属酸化物、遷移金属酸化物、単体金属又はポリマー材料、例えばポリイミド（ＰＩ）、ポリエチレンテレフタラート（ＰＥＴ）、ポリメチルメタクリラート（ＰＭＭＡ）又はポリカルボナート及び無機化合物及び有機化合物のハイブリッド、特に酸化ケイ素及びポリイミドを有するように用意される。
【０２１７】
特定の実施形態の場合に、基板層（１００）は、５０μｍ〜０．７ｍｍの厚さを有するように用意される。
【０２１８】
多くの実施形態の場合に、半導体層（１０６）は、インジウム、ガリウム、亜鉛、及び／又はスズの酸化物からなる群から選択される少なくとも１種の金属酸化物を含むように用意される。
【０２１９】
場合により、また、半導体層は、不完全な変換又は新たな副生成物の不完全な除去からなる部分を含んでいる。このように、金属酸化物半導体層は、依然として、例えば、カルベン、ハロゲン、アルコキシド及び／又はオキソアルコキシド化合物を含んでいてもよい。また、半導体層は、更に金属を、単体の形で又は酸化物の形で有していてもよい。
【０２２０】
金属酸化物層の形成は、酸化による金属の金属酸化物への変換又は金属酸化物前駆体の相応する金属酸化物への変換を含むことができる。
【０２２１】
例えば、第１の層に第２の層を堆積させる場合、この堆積は金属酸化物前駆体を第１の層に堆積させることを含むことができる。その後で、第２の層の金属酸化物は、金属酸化物前駆体から形成させることができる。
【０２２２】
本発明の意味範囲で「金属酸化物前駆体」の用語は、熱によって又は電磁波を用いて、酸素又はその他の酸化剤の存在又は不存在で、金属酸化物に変換することができる物質又は化合物に関する。金属酸化物前駆体の例は、単体金属、金属塩、有機金属化合物、例えば金属アルコキシド及び金属オキソアルコキシドであり、これらは、当業者によって相応する金属酸化物へ変換することができる。
【０２２３】
例えば、第１の層に第２の層を堆積させる場合、この堆積は、第１の層に液相を堆積させることを含み、ここでこの液相は金属酸化物前駆体を含む。第１の層に液相を堆積させた後に、第２の層の金属酸化物は、金属酸化物前駆体を相応する金属酸化物に変換することにより形成することができる。この場合に、第２の層の形成は、液相の蒸発を含むことができる。例えば、液相は、真空及び／又は熱処理を用いて蒸発させることができる。適切な金属酸化物前駆体は、この分野において十分に記載されており、このようにこの分野において十分に公知である。更なる詳細は、WO 2013050221 A1に記載されている。金属酸化物前駆体及びその相応する金属酸化物への変換方法に関するこの文献の開示は、参照によってここに組み込まれる。更に、WO2010/094583 A1及びWO2011/020792 A1は、適切な金属前駆体を明らかにする。これらの文献の開示は、その全体がここに組み込まれる。
【０２２４】
特定の実施形態の場合に、この金属酸化物前駆体は、金属酸化物層の形成のために必要な有機化合物であり、水素、置換又は非置換のＣ1〜Ｃ50−アルキル、置換又は非置換のＣ1〜Ｃ50−アルケニル、置換又は非置換のＣ1〜Ｃ50−アルキニル、置換又は非置換のＣ1〜Ｃ50−アルコキシ、置換又は非置換のＣ1〜Ｃ50−アリール、置換又は非置換のＣ1〜Ｃ50−ヘテロアリール、置換又は非置換のＣ1〜Ｃ50−オキソアルコキシ、置換又は非置換のＣ1〜Ｃ50−アルキルアリール、置換又は非置換のＣ1〜Ｃ50−アラルキル、置換又は非置換のＣ1〜Ｃ50−アルキルへテロアリール、置換又は非置換のＣ1〜Ｃ50−シクロアルキル、及び置換又は非置換のＣ1〜Ｃ50−ヘテロシクロアルキルからなる群から選択される少なくとも１種の化合物を含む。
【０２２５】
有機化合物の置換基は、Ｃ1〜Ｃ50−アルキル、Ｃ1〜Ｃ50−アルケニル、Ｃ1〜Ｃ50−アルキニル、Ｃ1〜Ｃ50−アルコキシ、Ｃ1〜Ｃ50−アリール、Ｃ1〜Ｃ50−ヘテロアリール、Ｃ1〜Ｃ50−オキソアルコキシ、Ｃ1〜Ｃ50−アルキルアリール、Ｃ1〜Ｃ50−アラルキル、Ｃ1〜Ｃ50−アルキルへテロアリール、Ｃ1〜Ｃ50−シクロアルキル、及びＣ1〜Ｃ50−ヘテロシクロアルキルからなる群から選択される。
【０２２６】
いくつかの実施形態の場合に、有機金属化合物は、Ｆ、Ｃｌ、Ｂｒ及びＩからなる群から選択される少なくとも１つのハロゲンを有する。
【０２２７】
「金属アルコキシド」の用語は、少なくとも１つの金属原子、式−ＯＲによる少なくとも１つの基（Ｒ＝有機基）、及び場合により、１つ以上の他の有機基−Ｒ、１つ以上のハロゲン基及び／又は１つ以上の−ＯＨ又はＯＲＯＨ基を含む化合物に関する。
【０２２８】
金属アルコキシドとは反対に、金属オキシアルコキシドは、少なくとも１つの金属原子に直接又は架橋を介して結合する、少なくとも１つの更なる酸素基（オキソ基）を有する。
【０２２９】
従って、多くの実施形態の場合に、この金属アルコキシド又は金属オキシアルコキシドは、少なくとも１つのＣ1〜Ｃ15−アルコキシ基又はオキシアルキルアルコキシ基、特に１つのＣ1〜Ｃ10−アルコキシ基又はオキシアルキルアルコキシ基を有するアルコキシド／オキソアルコキシドであることができる。更に好ましくは、金属アルコキシド及びオキシアルキルアルコキシは、一般式Ｍ（ＯＲ）xの金属アルコキシド及びオキソアルコキシドであり、式中、Ｒは、Ｃ1〜Ｃ15−アルキル基又はアルキルオキシアルキル基、更に好ましくはＣ1〜Ｃ10−アルキル基又はアルキルオキシアルキル基である。ここで、ｘは、金属（Ｍ）の酸化数と等しい偶数である。特定の実施形態の場合に、金属前駆体中の金属の酸化数は、金属酸化物層を形成する金属酸化物中の金属の酸化数に対応する。更に、式Ｍ（ＯＣＨ3）x、Ｍ（ＯＣＨ2ＣＨ3）x、Ｍ（ＯＣＨ2ＣＨ2ＯＣＨ3）x、Ｍ（ＯＣＨ（ＣＨ3）2）x又はＭ（Ｏ（ＣＨ3）3）xの金属アルコキシドが好ましい。また、Ｍ（ＯＣＨ（ＣＨ3）2）x（金属イソプロポキシド）が好ましい。金属酸化物前駆体は、半導体層の形成のために選択される場合に、Ｍは、インジウム、ガリウム、亜鉛、及びスズからなる群から選択することができる。
【０２３０】
いくつかの実施形態の場合に、この半導体層は、インジウム、ガリウム、亜鉛、及び／又はスズの酸化物からなる群から選択される少なくとも１種の金属酸化物と、アンチモン、ハフニウム、及びアルミニウムからなる群から選択される少なくとも１種の金属とを含むように用意される。
【０２３１】
多くの実施形態の場合に、この半導体層は、少なくとも酸化インジウムを有し、かつ少なくとも１種のインジウム前駆体から、特に少なくとも１種のインジウムアルコキシド前駆体又はインジウムオキシアルコキシド前駆体から形成される。このインジウムアルコキシド又はインジウムオキソアルコキシドは、好ましくはインジウム（ＩＩＩ）アルコキシド／オキソアルコキシドである。更に好ましくは、これは、少なくとも１つのＣ1〜Ｃ15−アルコキシ基又はオキシアルキルアルコキシ基、特に少なくとも１つのＣ1〜Ｃ10−アルコキシ基又はオキシアルキルアルコキシ基を有するインジウム（ＩＩＩ）アルコキシド／オキソアルコキシドである。更に、一般式Ｉｎ（ＯＲ）3のアルコキシドを有するインジウム（ＩＩＩ）アルコキシド／オキソアルコキシドが好ましく、ここで、Ｒは、Ｃ1〜Ｃ15−アルキル基又はアルキルオキシアルキル基、更に好ましくはＣ1〜Ｃ10−アルキル基又はアルキルオキシアルキル基である。特に、一般式Ｉｎ（ＯＣＨ3）3、Ｉｎ（ＯＣＨ2ＣＨ3）3、Ｉｎ（ＯＣＨ2ＣＨ2ＯＣＨ3）3、Ｉｎ（ＯＣＨ（ＣＨ3）2）3又はＩｎ（Ｏ（ＣＨ3）3）3によるインジウム（ＩＩＩ）アルコキシド又はオキソアルコキシドが好ましい。Ｉｎ（ＯＣＨ（ＣＨ3）2）3（インジウムイソプロポキシド）が最も好ましい。
【０２３２】
特定の実施形態の場合に、金属オキソアルコキシドは、一般式ＭxＯy（ＯＲ）z［Ｏ（Ｒ′Ｏ）cＨ］aＸb［Ｒ″ＯＨ］dを示す金属酸化物前駆体として使用することができ、式中、Ｍは、Ｉｎ、Ｇａ、Ｓｎ及び／又はＺｎである。金属酸化物層を半導体層に堆積させる場合、上記式による金属オキソアルコキシド前駆体を使用することができ、ここでＭは、Ｇａ、Ｓｎ、Ｚｎ、Ａｌ、Ｔｉ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｈｆ及び／又はＳｉである。いずれの場合でも、ｘ＝３〜２５、ｙ＝１〜１０、ｚ＝３〜５０、ａ＝０〜２５、ｂ＝０〜２０、ｃ＝０〜１、ｄ＝０〜２５、Ｒ、Ｒ′、Ｒ″＝有機基、及びＸ＝Ｆ、Ｃｌ、Ｂｒ、又はＩである。
【０２３３】
特に、半導体層（１０６）は、上記されたような金属酸化物前駆体から形成することができる（WO 2013050221 A1参照）。
【０２３４】
特定の実施形態の場合に、半導体層（１０６）は、主に、ＩＧＺＯ、ＩＴＺＯ、ＩＴＯ、ＧＺＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、酸化スズ（ＳｎＯ2）、酸化ガリウム（Ｇａ2Ｏ3）、酸化インジウム（Ｉｎ2Ｏ3）、及び酸化亜鉛（ＺｎＯ）からなる群から選択される金属酸化物半導体からなるように用意される。
【０２３５】
いくつかの実施形態の場合に、この半導体層（１０６）は、主に、ＩＧＺＯ、ＩＴＺＯ、ＩＴＯ、ＧＺＯ、ＺＴＯ、ＩＺＯ、酸化インジウム（Ｉｎ2Ｏ3）、及び酸化亜鉛（ＺｎＯ）からなる群から選択される金属酸化物半導体からなるように用意される。
【０２３６】
いくつかの実施形態の場合に、この半導体層は、主にＩＴＯからなるように用意される。
【０２３７】
いくつかの実施形態の場合に、この半導体層は、主にＩＧＯからなるように用意される。
【０２３８】
いくつかの実施形態の場合に、この半導体層は、主に酸化インジウム（Ｉｎ2Ｏ3）からなるように用意される。
【０２３９】
多くの実施形態の場合に、この方法は、窒素、フッ素、塩素、及び／又はケイ素を有する半導体層（１０６）が用意されることを含む。
【０２４０】
いくつかの実施形態の場合に、この半導体層（１０６）は、１〜２００ｎｍ、好ましくは１〜１００ｎｍ、更に好ましくは１〜５０ｎｍ、最も好ましくは約１０ｎｍの厚さを有するように用意される。
【０２４１】
他の実施形態の場合に、この方法は、金属酸化物導体、及び／又は金属、好ましくはＭｏ、Ｔｉ、Ｔａ、及びＣｒ、好ましくはＭｏ及びＴｉから選択される金属を含む保護層又は一対の保護層（１０５）を用意することを含む。
【０２４２】
多くの実施形態の場合に、この保護層又は一対の保護層（１０５）は、主に、ＩＴＯ、ＡＺＯ、ＧＺＯ、ＡＴＯ、ＺＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＴＯ、ＨＩＺＯ、ＧＴＺＯ、ＧＴＯ、及びＦＴＯ、好ましくはＩＴＯ、ＡＺＯ、ＡＴＯ、及びＦＴＯからなる群から選択される金属酸化物導体からなるように用意される。好ましくは、この保護層又は一対の保護層（１０５）は、主にＩＴＯ及び／又はＡＺＯからなるように用意される。
【０２４３】
いくつかの実施形態の場合に、保護層又は一対の保護層（１０５）は、１０ｎｍ〜５００ｎｍ、好ましくは５０〜１００ｎｍの厚さを有するように用意される。
【０２４４】
特定の実施形態の場合に、本発明の方法は、半導体層（１０６）の、基板側とは反対の面に堆積された金属酸化物層の堆積を含む。この金属酸化物層は、WO 2013/050221 A1の開示の意味範囲で第２の金属酸化物層であることができ、更にＴＦＴの導電特性は改善する。この文献の開示は、参照によりここに取り込まれる。この第２の金属酸化物層は、酸化ガリウム、酸化亜鉛、酸化スズ、酸化ハフニウム、酸化ケイ素、酸化アルミニウム、酸化チタン、アルカリ金属酸化物、アルカリ土類金属酸化物又はこれらの混合物からなる群から選択される少なくとも１種の金属酸化物を含むことができ、かつ第２の液相から形成することができ、ここで、第２の液相は、少なくとも１種の金属酸化物又は少なくとも１種の金属酸化物前駆体を含み、ここで、この金属は、酸化ガリウム、酸化亜鉛、酸化スズ、酸化ハフニウム、酸化ケイ素、酸化アルミニウム、アルカリ金属酸化物、アルカリ土類金属酸化物又はこれらの混合物からなる群から選択され、ここで、半導体層（１０６）は、第２の層の少なくとも１つの金属酸化物とは異なる、少なくとも１種の金属酸化物を含む。
【０２４５】
典型的に、本発明による方法の場合に、基板層、ゲート電極層（１０１）、ゲート絶縁層（１０２）、注入層（１０３）、Ｓ／Ｄ電極層（１０４）、半導体層（１０６）、パッシベーション層（１０８）及び場合により機能化層（１０７）、スルーホール、及びピクセル電極層を含むＴＦＴを製造するために、５つのフォトリソグラフィー工程及びエッチング工程が必要なだけである。フォトリソグラフィー工程は、フォトマスクの使用を含む。注入層及びＳ／Ｄ電極層は、同じ工程でパターン形成され、これはこのパター形成技術、例えば２つの層のフォトリソグラフィー及びエッチングの実施のために、１つのマスクで十分であることを意味する。保護層（１０５）の導入は、フォトリソグラフィー工程及びエッチング工程の数を増大させない、というのも、注入層（１０３）、Ｓ／Ｄ電極層（１０４）、及び保護層（１０５）は、１つのパターン形成工程、例えば同じマスクを用いて１つのフォトリソグラフィー工程及びエッチング工程でパターン形成されるためである。
【０２４６】
多くの場合、ＴＦＴ製造方法は、特に、ＴＦＴがボトムゲートトップコンタクト型配置で用意される場合には、６つのマスクの使用を必要とする。付加的マスク／付加的なフォトリソグラフィー工程及びエッチング工程のそれぞれの使用は、ＴＦＴの製造コストを著しく増大させる。従って、本発明の方法は、製造条件、例えば製造の間の高い温度処理に対してより高い耐性の、改善されたＴＦＴの製造を可能にし、かつ改善された導電特性を示すばかりか、この製造プロセスを明らかに簡素化しかつＴＦＴ製造のための費用を低減する。本発明によるＴＦＴは、信号伝達のために高い導電性バスラインを有する。更に、このプロセス条件は、ＴＦＴの導電特性によってあまり干渉されず、特に、プロセス工程及び条件は、半導体層にあまり影響を与えない。
【０２４７】
それにもかかわらず、例えば酸化物層１０７の形成のために、Ｓ／Ｄ電極層の劣化が少ない本発明のＴＦＴ及びＴＦＴに関する製造方法であっても、Ｓ／Ｄ電極層への半導体層の堆積及びＳ／Ｄ電極層に堆積された半導体層は、Ｓ／Ｄ電極層から形成された層への半導体の堆積を含む。よって、特定の状況の場合に、半導体の堆積は、Ｓ／Ｄ電極の酸化により形成された層１０７に行われ、かつＴＦＴは、Ｓ／Ｄ電極の酸化によって形成された層１０７に堆積された半導体を含む。
【０２４８】
典型的には、本発明によるＴＦＴの製造方法は、基板（１００）の用意、この基板（１００）へのゲート電極（１０１）の堆積及びパターン形成（ここで、このゲート電極の堆積及びパターン形成は、フォトリソグラフィー工程及びエッチング工程を有する）、このゲート電極（１０１）及び基板（１００）へのゲート絶縁層（１０２）の堆積、このゲート絶縁層（１０２）の上に配置されたキャリア注入層（１０３）の用意（ここで、この注入層は好ましくはゲート絶縁層に堆積される）、このキャリア注入層（１０３）に堆積されたＳ／Ｄ電極層（１０４）の用意、１工程での注入層とＳ／Ｄ電極層のパターン形成（ここで、注入層及びＳ／Ｄ電極層のパターン形成は、フォトリソグラフィー工程及びエッチング工程を含む）、半導体層（１０６）の用意、好ましくはＳ／Ｄ電極層への半導体層の堆積、半導体層のパターン形成（ここで、半導体層のパターン形成は、フォトリソグラフィー工程及びエッチング工程を含む）、半導体層（１０６）へのパッシベーション層（１０８）及び任意に機能化層（１０７）の堆積、ＴＦＴ中でのスルーホールの形成、ＴＦＴへのピクセル電極層の堆積、引き続くピクセル電極層のパターン形成（ここで、ピクセル電極層のパターン形成は、フォトリソグラフィー工程及びエッチング工程を含む）を有し、ここで、このＴＦＴは、半導体層が、ゲート絶縁層（１０２）、キャリア注入層（１０３）、及びＳ／Ｄ電極層（１０４）と直接接触するようにパターン形成される。典型的に、この半導体層は、ゲート絶縁層（１０２）、注入層（１０３）の側面、及びＳ／Ｄ電極層（１０４）の側面と直接接触する。
【０２４９】
一般に、Ｓ／Ｄ電極層への半導体層の堆積は、Ｓ／Ｄ電極層への半導体層の堆積、及び、注入層及びＳ／Ｄ電極層がパターン形成されて、一対の注入層及び一対のＳ／Ｄ電極層となる場合に付加的に、一対の注入層及び一対のＳ／Ｄ電極層の間のギャップ内への半導体層の堆積を含む。
【０２５０】
この方法が、Ｓ／Ｄ電極層への保護層（１０５）の堆積を含む場合、上記方法は、注入層、Ｓ／Ｄ電極層、及び保護層が同じ工程でパターン形成されるのと同じ数のフォトリソグラフィー工程及びエッチング工程を維持する。上記方法の唯一の変更は、半導体層（１０６）が、保護層（１０５）に堆積されていることである。
【０２５１】
もちろん、Ｓ／Ｄ電極層への半導体層の堆積は、Ｓ／Ｄ電極層への半導体層の堆積、及び、注入層、Ｓ／Ｄ電極層、及び保護層がパターン形成されて、一対の注入層、一対のＳ／Ｄ電極層、及び一対の保護層となる場合に付加的に、一対の注入層及び一対のＳ／Ｄ電極層の間のギャップ内への半導体層の堆積を含む。
【０２５２】
このように、多くの実施形態の場合に、このＴＦＴは、ボトムゲート・ボトムコンタクト型配置である。
【０２５３】
注入層を含む本発明によるＴＦＴは、ＴＦＴの導電特性を改善する付加的なキャリア輸送経路を有する。特に、高いオン電流薄膜トランジスタが得られる。更に、ＴＦＴ製造の間のＳ／Ｄ電極層を高温に暴露すること、及びそれに伴うＳ／Ｄ電極層の酸化は、この状況下で、実際の抵抗を高めない。更に、保護層の付加的な手段は、更に高温プロセスの間にＳ／Ｄ電極層を保護し、かつそれにより、ＴＦＴの導電特性に不利な影響を及ぼす皮膜変形（ヒロック）を防ぐ。
【０２５４】
しかしながら、特定の実施形態の場合に、本発明のＴＦＴ及び方法は、ボトムゲート・トップコンタクト型配置のＴＦＴにも関することもできる。
【０２５５】
このような実施形態の場合に、この方法は、基板（１００）の用意、この基板（１００）へのゲート電極（１０１）の堆積及びパターン形成（ここで、ゲート電極の堆積及びパターン形成は、フォトリソグラフィー工程及びエッチング工程を含む）、ゲート電極（１０１）及び基板（１００）へのゲート絶縁層（１０２）の堆積、半導体層（１０６）の用意（ここで、半導体層は、ゲート絶縁層（１０２）への堆積及びパターン形成を含み、ここで半導体層の堆積及びパターン形成は、フォトリソグラフィー工程及びエッチング工程を含む）、半導体層上でのエッチストップ層（ＥＬＳ）の用意（任意に、半導体層に機能化層（１０７）を堆積させた後で、半導体層へのＥＬＳの堆積及びパターン形成を含み、ここで、ＥＬＳの堆積及びパターン形成は、フォトリソグラフィー工程及びエッチング工程を含む）、ゲート絶縁層（１０２）上に配置されたキャリア注入層（１０３）の用意（ここで、この注入層は、ゲート絶縁層への堆積を含む）、キャリア注入層（１０３）及び半導体層に堆積されたＳ／Ｄ電極層（０１４）の用意、１工程での注入層及びＳ／Ｄ電極層のパターン形成（ここで、注入層及びＳ／Ｄ電極層のパターン形成は、フォトリソグラフィー工程及びエッチング工程を含む）、ＥＳＬ及びＳ／Ｄ電極層へのパッシベーション層（１０８）の堆積、ＴＦＴ中でのスルーホールの形成、ＴＦＴへのピクセル電極層の堆積、引き続くピクセル電極層のパターン形成（ここで、ピクセル電極層のパターン形成は、フォトリソグラフィー工程及びエッチング工程を含む）を含み、ここで、ＴＦＴは、半導体層が、ゲート絶縁層（１０２）、キャリア注入層（１０３）、及びＳ／Ｄ電極層（１０４）と直接接触するようにパターン形成される。典型的に、この半導体層は、ゲート絶縁層（１０２）、注入層（１０３）の側面、及びＳ／Ｄ電極層（１０４）の側面と直接接触する。
【０２５６】
このような実施形態は、フォトリソグラフィー及びエッチングの６の工程を含む。従って、６つのマスクを使用する。
【０２５７】
典型的に、このような実施形態の場合に、注入層は、半導体層の厚さよりも薄い厚さを有する。更に、この注入層は、好ましくは、半導体層の、基板側とは反対の面とは接触しない。従って、注入層と半導体層との間の接触は、注入層の側面を介している。注入層の厚さが、半導体層の厚さよりも薄い場合には、注入層に堆積されたＳ／Ｄ電極層は、また半導体層の側面と接触する。
【０２５８】
特別な実施形態の場合に、Ｓ／Ｄ電極層は、更に、基板側とは反対の面で、半導体層と接触し、これによりトップコンタクト型配置が生じる。
【０２５９】
もちろん、このようなＴＦＴは、また、保護層（１０５）を有していてもよい。この場合、上記方法は、Ｓ／Ｄ電極層への保護層の堆積を含む。その後で、注入層、Ｓ／Ｄ電極層、及び保護層は、フォトリソグラフィー工程及びエッチング工程によりパターン形成される。更に、パッシベーション層（１０８）は、ＥＳＬ及び保護層（１０５）に堆積される。
【０２６０】
ボトムゲート・トップコンタクト型配置のＴＦＴ及びＴＦＴの製造方法は、技術的により要求水準が高いので、これは、ボトムゲート・ボトムコンタクト型配置のＴＦＴの製造が好ましい。ボトムゲート・トップコンタクト型配置は、技術的によりより要求水準が高い、というのも、必要な場合に付加的なマスク及びエッチング工程及び高温処理、例えばバックチャンネルエッチングを必要とするためである。
【０２６１】
よって、本発明は、特に、ボトムゲート・ボトムコンタクト型配置のＴＦＴに関する。この関連で、ボトムコンタクト型配置のＴＦＴを達成するために、半導体層（１０４）は、好ましくは、Ｓ／Ｄ電極層（１０４）に堆積されるか、又は、ＴＦＴが保護層を有する場合には、保護層（１０５）に堆積される。
【０２６２】
他の態様の場合に、本発明は、ここに開示されたようなＴＦＴ又はここに開示されたような方法から得られるＴＦＴを含む電子素子に関する。
【０２６３】
特定の実施形態の場合に、電子素子は、ＯＬＥＤ、ＬＥＤ、センサ、ＴＦＴスクリーン、ＲＦＩＤチップ、又は太陽電池である。
【０２６４】
他の態様の場合に、本発明は、電子素子のための、ここに開示されたＴＦＴ又はここに開示された方法から得られるＴＦＴの使用に関する。
【０２６５】
多くの実施形態の場合に、電子素子は、ＯＬＥＤ、ＬＥＤ、センサ、ＴＦＴスクリーン、ＲＦＩＤチップ、又は太陽電池である。
【０２６６】
本発明の文脈で、無水の組成物は、２００ｐｐｍ未満のＨ2Ｏを含む組成物である。溶媒の相応する低い含水量の確立を生じさせる相応する乾燥工程は、当業者に公知である。
【０２６７】
「約」の用語は、ここで使用される数の数値のプラス又はマイナス１０％を意味する。従って、約５０％は、４０％〜６０％の範囲内を意味する。
【０２６８】
本発明による「主に……からなる」の用語は、８０％、９０％、９５％、９９％、又は９９．９％が特定された化合物又は組成物からなることを意味する。この用語が金属酸化物層に関する場合には、このパーセンテージは、質量％（ｗ／ｗ％）と解釈される。液相又は雰囲気を特徴付ける場合には、このパーセンテージの特性は、体積％（ｖｏｌ％）に関する。
【０２６９】
「からなる」は、「からなる」のフレーズの後の全体を含みかつこれらに限定されることを意味する。よって、「からなる」のフレーズは、列挙された要素が必須又は強制的であり、かつ他の要素は存在できないことを示す。
【０２７０】
「有する」は、この「有する」の語句の後の全体を含むが、これに限定されないことを意味する。よって、「有する」の用語の使用は、列挙された要素が必須又は強制的であるが、他の要素は任意でありかつ存在しても又は存在しなくてもよいことを示す。
【０２７１】
ここに実例を挙げて記載された本発明は、ここには明確には記載されてない、いかなる要素又要素群、限定又は限定群の不存在で、適切に実施することができる。よって、例えば「有する」、「包含する」、「含む」等の用語は、拡張的にかつ限定なしで読むべきである。更に、ここで使用されたこれらの用語及び表現は、記述の用語として使用されているだけで限定ではなく、かつこれらは、このような用語及び表現を使用する場合に、表されかつ記載された特徴又はその一部の等価物の除外を意図するものではなく、また請求された発明の範囲内で多様な変更が可能であることが認識される。よって、これは、本発明が、好ましい実施形態及び任意の特徴により明確に開示されていたとしても、ここに記載されここに具体化された本発明の改変及び変更は当業者により行うことができ、かつこのような改変及び変更は本発明の範囲内であると見なされると解釈すべきである。
【０２７２】
本発明は、ここに広範囲にかつ一般的に記載されている。一般的な開示の範囲内にあるより狭い種類及び下位の分類の各々も、本発明の部分を形成する。これは、除外された材料が、ここに明確に列挙されているかどうかにかかわらず、この部類からあらゆる主題を取り除く条件付きで又は否定的限定付きで本発明の一般的な開示を包含する。
【０２７３】
他の実施形態は、次の特許請求の範囲及び限定されない実施例の範囲内にある。
【０２７４】
ここに引用された全ての文献は、全体として、参照によりここに組み込まれる。
【０２７５】
実施例
コプレーナ構造の薄膜を、１５ｎｍ  ＩＴＯの注入層／７０ｎｍ  Ａｌのソース−ドレイン電極層／６０ｎｍ  ＩＴＯの保護層、及び１０ｎｍ  ＩｎＯの半導体層を有するように使用した。
【０２７６】
このために、基板（１００）を用意し、これにゲート電極層（Ｍｏ／Ａｌ／Ｍｏ又はＴｉ／Ａｌ／Ｔｉスタック）をスパッタリングによって堆積させた。その後、このゲート電極層（１０１）をフォトリソグラフィー及びエッチングによりパターン形成した。次いで、基板及びゲート電極層上にＣＶＤによりゲート絶縁層（ＳｉＯx）を形成させた。その後、ゲート絶縁層（１０２）に、スパッタリングにより１５ｎｍ  ＩＴＯ注入層（１０３）を堆積させた。次の工程で、Ｓ／Ｄ電極層（７０ｎｍ  Ａｌ）をスパッタリングにより堆積させた。次いで、Ｓ／Ｄ電極層（１０４）に、スパッタリングにより６０ｎｍ  ＩＴＯ保護層（１０５）を堆積させた。注入層、Ｓ／Ｄ電極層、及び保護層を、１工程で、フォトリソグラフィー及びエッチングによりパターン形成させた。その後に、これにスパッタリングにより１０ｎｍ  酸化インジウム半導体層を堆積させ、かつフォトリソグラフィー及びウェットエッチングによりパターン形成した。次いで、これにＣＶＤによりパッシベーション層（ＳｉＯx）を堆積させた。スルーホールを、フォトリソグラフィー及びドライエッチングにより形成した。次の工程で、スパッタリングによりＩＴＯピクセル電極層を堆積させ、フォトリソグラフィー及びウェットエッチングプロセスによりパターン形成した。
【０２７７】
比較の実施形態のために、注入層を形成しないことを除いて同様のＴＦＴを製造した。
【０２７８】
２つのＴＦＴを、その電子的特性に関して分析した。図８は、注入層を含む本発明の薄膜トランジスタのオン電流及び電子移動度が、注入層なしのものよりも著しく高いことを示す。
【図１】
2017503336.tif 000003
【図２】
2017503336.tif 000004
【図３】
2017503336.tif 000005
【図４】
2017503336.tif 000006
【図５】
2017503336.tif 000007
【図６】
2017503336.tif 000008
【図７】
2017503336.tif 000009
【図８】
2017503336.tif 000010
【図９】
2017503336.tif 000011
【図１０】
2017503336.tif 000012
【図１１】
2017503336.tif 000013
【図１２】
2017503336.tif 000014
【国際調査報告】
2017503336.tif 000015
2017503336.tif 000016