(57)【要約】  ダイナミックランダムアクセスメモリ(DRAM)バックチャネル通信システムおよび方法が開示される。一態様では、バックチャネル通信システムにより、DRAMが、エラー訂正情報およびリフレッシュアラート情報をシステムオンチップ(SoC)、アプリケーションプロセッサ(AP)、または他のメモリコントローラに伝達することが可能になる。
2017503303.tif 000002
【特許請求の範囲】
【請求項１】
アプリケーションプロセッサ(AP)ピンを含むAPと、
ピンを含む少なくとも1つのダイナミックランダムアクセスメモリ(DRAM)と、
前記APピンを前記ピンに結合するバックチャネルラインと
を含み、
前記APは、前記バックチャネルラインを通して前記少なくとも1つのDRAMからエラー訂正情報およびリフレッシュアラート情報のうちの少なくとも1つを受信するように構成される、
メモリシステム。
【請求項２】
前記少なくとも1つのDRAMが、高電圧または低電圧のうちの1つに結合されるように構成される外部ボールを含む、請求項1に記載のメモリシステム。
【請求項３】
前記少なくとも1つのDRAMがカウンタをさらに含み、前記少なくとも1つのDRAMは、前記カウンタがカウントの前半であるとき、前記バックチャネルラインを通して伝送するように構成される、請求項2に記載のメモリシステム。
【請求項４】
第2のDRAMをさらに含み、前記第2のDRAMが、
前記バックチャネルラインに結合される第2のピンと、
前記少なくとも1つのDRAMとは異なる、前記高電圧または前記低電圧のうちの他方に結合されるように構成される第2の外部ボールと、
第2のカウンタであって、前記第2のDRAMは、前記第2のカウンタが前記カウントの後半であるとき、前記バックチャネルラインを通して伝送するように構成される、第2のカウンタと
を含む、請求項3に記載のメモリシステム。
【請求項５】
前記APが、前記少なくとも1つのDRAMまたは前記第2のDRAMのうちのどちらが前記カウントのうちのどちらの半分において伝送するかを識別するように構成されるレジスタをさらに含む、請求項4に記載のメモリシステム。
【請求項６】
前記バックチャネルラインに結合される第2のDRAMと、
第2のAPピンを通して前記APに結合される第2のバックチャネルラインと、
前記第2のバックチャネルラインに結合される第3のDRAMと、
前記第2のバックチャネルラインに結合される第4のDRAMと
をさらに含む、請求項1に記載のメモリシステム。
【請求項７】
前記少なくとも1つのDRAMを前記第2のDRAMに結合する第1の通信ラインと、前記第3のDRAMを前記第4のDRAMに結合する第2の通信ラインとをさらに含み、前記第1の通信ラインが前記少なくとも1つのDRAMと前記第2のDRAMとの間で調停信号を伝達するように構成される、請求項6に記載のメモリシステム。
【請求項８】
前記バックチャネルラインが、前記少なくとも1つのDRAMから前記APに時分割多重信号を提供するように構成される、請求項1に記載のメモリシステム。
【請求項９】
アプリケーションプロセッサ(AP)と、
少なくとも1つのダイナミックランダムアクセスメモリ(DRAM)と、
前記APを前記少なくとも1つのDRAMに結合するクロックイネーブル(CKE)ラインと
を含み、
前記APは、前記CKEラインを通して前記少なくとも1つのDRAMからエラー訂正情報およびリフレッシュアラート情報のうちの少なくとも1つを受信するように構成される、
メモリシステム。
【請求項１０】
前記少なくとも1つのDRAMが、高電圧または低電圧のうちの1つに結合されるように構成される外部ボールを含む、請求項9に記載のメモリシステム。
【請求項１１】
前記少なくとも1つのDRAMがカウンタをさらに含み、前記少なくとも1つのDRAMは、前記カウンタがカウントの前半であるとき、前記CKEラインを通して伝送するように構成される、請求項10に記載のメモリシステム。
【請求項１２】
前記CKEラインに結合される第2のDRAMをさらに含み、前記第2のDRAMが、
前記少なくとも1つのDRAMとは異なる、前記高電圧または前記低電圧のうちの他方に結合されるように構成される第2の外部ボールと、
第2のカウンタであって、前記第2のDRAMは、前記第2のカウンタが前記カウントの後半であるとき、前記CKEラインを通して伝送するように構成される、第2のカウンタと
を含む、請求項11に記載のメモリシステム。
【請求項１３】
前記APが、前記少なくとも1つのDRAMまたは前記第2のDRAMのうちのどちらが前記カウントのうちのどちらの半分において伝送するかを識別するように構成されるレジスタをさらに含む、請求項12に記載のメモリシステム。
【請求項１４】
前記CKEラインに結合される第2のDRAMと、
第2のCKEラインと、
前記第2のCKEラインに結合される第3のDRAMと、
前記第2のCKEラインに結合される第4のDRAMと
をさらに含む、請求項9に記載のメモリシステム。
【請求項１５】
前記少なくとも1つのDRAMを前記第2のDRAMに結合する第1の通信ラインと、前記第3のDRAMを前記第4のDRAMに結合する第2の通信ラインとをさらに含み、前記第1の通信ラインが前記少なくとも1つのDRAMと前記第2のDRAMとの間で調停信号を伝達するように構成される、請求項14に記載のメモリシステム。
【請求項１６】
前記CKEラインが、前記少なくとも1つのDRAMから前記APに時分割多重信号を提供するように構成される、請求項9に記載のメモリシステム。
【請求項１７】
アプリケーションプロセッサ(AP)と、
少なくとも1つのダイナミックランダムアクセスメモリ(DRAM)と、
前記APを前記少なくとも1つのDRAMに結合するチップセレクト(CS)ラインと
を含み、
前記APは、前記CSラインを通して前記DRAMからエラー訂正情報およびリフレッシュアラート情報のうちの少なくとも1つを受信するように構成される、
メモリシステム。
【請求項１８】
前記少なくとも1つのDRAMが、高電圧または低電圧のうちの1つに結合されるように構成される外部ボールを含む、請求項17に記載のメモリシステム。
【請求項１９】
前記少なくとも1つのDRAMがカウンタをさらに含み、前記少なくとも1つのDRAMは、前記カウンタがカウントの前半であるとき、前記CSラインを通して伝送するように構成される、請求項18に記載のメモリシステム。
【請求項２０】
前記CSラインに結合される第2のDRAMをさらに含み、前記第2のDRAMが、
前記少なくとも1つのDRAMとは異なる、前記高電圧または前記低電圧のうちの他方に結合されるように構成される第2の外部ボールと、
第2のカウンタであって、前記第2のDRAMは、前記第2のカウンタが前記カウントの後半であるとき、前記CSラインを通して伝送するように構成される、第2のカウンタと
を含む、請求項19に記載のメモリシステム。
【請求項２１】
前記APが、前記少なくとも1つのDRAMまたは前記第2のDRAMのうちのどちらが前記カウントのうちのどちらの半分において伝送するかを識別するように構成されたレジスタをさらに含む、請求項20に記載のメモリシステム。
【請求項２２】
前記CSラインに結合される第2のDRAMと、
第2のCSラインと、
前記第2のCSラインに結合される第3のDRAMと、
前記第2のCSラインに結合される第4のDRAMと
をさらに含む、請求項17に記載のメモリシステム。
【請求項２３】
前記少なくとも1つのDRAMを前記第2のDRAMに結合する第1の通信ラインと、前記第3のDRAMを前記第4のDRAMに結合する第2の通信ラインとをさらに含み、前記第1の通信ラインが前記少なくとも1つのDRAMと前記第2のDRAMとの間で調停信号を伝達するように構成される、請求項22に記載のメモリシステム。
【請求項２４】
前記CSラインが、前記少なくとも1つのDRAMから前記APに時分割多重信号を提供するように構成される、請求項17に記載のメモリシステム。
【請求項２５】
ダイナミックランダムアクセスメモリ(DRAM)からアプリケーションプロセッサ(AP)に情報を提供するための方法であって、
APピンを含むAPを提供するステップと、
ピンを含む少なくとも1つのDRAMを提供するステップと、
前記APピンを前記ピンに結合するバックチャネルラインを提供するステップと、
前記APにおいて、前記バックチャネルラインを通して前記少なくとも1つのDRAMからエラー訂正情報およびリフレッシュアラート情報のうちの少なくとも1つを受信するステップと
を含む、方法。
【請求項２６】
前記バックチャネルラインを複数のDRAMに結合するステップをさらに含む、請求項25に記載の方法。
【請求項２７】
前記複数のDRAMから前記APへの通信を可能にするために前記複数のDRAM間で調停するステップをさらに含む、請求項26に記載の方法。
【請求項２８】
前記バックチャネルラインを通して前記複数のDRAMから他のアラート情報を受信するステップをさらに含む、請求項26に記載の方法。
【請求項２９】
前記アラート情報の生成をもたらした状態に対処するように前記複数のDRAMをサービスするステップをさらに含む、請求項28に記載の方法。
【請求項３０】
バースト読取り動作中に前記バックチャネルラインを動的に無効化するステップをさらに含む、請求項25に記載の方法。
【請求項３１】
前記バースト読取り動作の完了後、前記バックチャネルラインを有効化するステップをさらに含む、請求項30に記載の方法。
【請求項３２】
相対的優先順位を前記複数のDRAMに割り当てるステップをさらに含む、請求項26に記載の方法。
【請求項３３】
ダイナミックランダムアクセスメモリ(DRAM)からアプリケーションプロセッサ(AP)に情報を提供するための方法であって、
APを提供するステップと、
少なくとも1つのDRAMを提供するステップと、
前記APを前記少なくとも1つのDRAMに結合するクロックイネーブル(CKE)ラインを提供するステップと、
前記APにおいて、前記CKEラインを通して前記少なくとも1つのDRAMからエラー訂正情報およびリフレッシュアラート情報のうちの少なくとも1つを受信するステップと
を含む、方法。
【請求項３４】
前記CKEラインを提供するステップが、前記CKEラインを通して前記APを複数のDRAMに結合するステップを含む、請求項33に記載の方法。
【請求項３５】
前記複数のDRAMから前記APへの通信を可能にするために前記複数のDRAM間で調停するステップをさらに含む、請求項34に記載の方法。
【請求項３６】
前記CKEラインを通して前記複数のDRAMから他のアラート情報を受信するステップをさらに含む、請求項34に記載の方法。
【請求項３７】
前記アラート情報の生成をもたらした状態に対処するように前記複数のDRAMをサービスするステップをさらに含む、請求項36に記載の方法。
【請求項３８】
バースト読取り動作中に前記CKEラインを動的に無効化するステップをさらに含む、請求項33に記載の方法。
【請求項３９】
前記バースト読取り動作の完了後、前記CKEラインを有効化するステップをさらに含む、請求項38に記載の方法。
【請求項４０】
相対的優先順位を前記複数のDRAMに割り当てるステップをさらに含む、請求項34に記載の方法。
【請求項４１】
ダイナミックランダムアクセスメモリ(DRAM)からアプリケーションプロセッサ(AP)に情報を提供するための方法であって、
APを提供するステップと、
少なくとも1つのDRAMを提供するステップと、
前記APを前記少なくとも1つのDRAMに結合するチップセレクト(CS)ラインを提供するステップと、
前記APにおいて、前記CSラインを通して前記少なくとも1つのDRAMからエラー訂正情報およびリフレッシュアラート情報のうちの少なくとも1つを受信するステップと
を含む、方法。
【請求項４２】
前記CSラインを提供するステップが、前記CSラインを通して前記APを複数のDRAMに結合するステップを含む、請求項41に記載の方法。
【請求項４３】
前記複数のDRAMから前記APへの通信を可能にするために前記複数のDRAM間で調停するステップをさらに含む、請求項42に記載の方法。
【請求項４４】
前記CSラインを通して前記複数のDRAMから他のアラート情報を受信するステップをさらに含む、請求項42に記載の方法。
【請求項４５】
前記アラート情報の生成をもたらした状態に対処するように前記複数のDRAMをサービスするステップをさらに含む、請求項44に記載の方法。
【請求項４６】
バースト読取り動作中に前記CSラインを動的に無効化するステップをさらに含む、請求項41に記載の方法。
【請求項４７】
前記バースト読取り動作の完了後、前記CSラインを有効化するステップをさらに含む、請求項46に記載の方法。
【請求項４８】
相対的優先順位を前記複数のDRAMに割り当てるステップをさらに含む、請求項42に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権の主張
本出願は、その全体が参照により本明細書に組み込まれている、2014年1月9日に出願した“DYNAMIC RANDOM ACCESS MEMORY(DRAM) BACKCHANNEL COMMUNICATION SYSTEMS AND METHODS”と題する米国仮特許出願第61/925,299号の優先権を主張するものである。
【０００２】
本出願は、その全体が参照により本明細書に組み込まれている、2015年1月7日に出願した“DYNAMIC RANDOM ACCESS MEMORY(DRAM)BACKCHANNEL COMMUNICATION SYSTEMS AND METHODS”と題する米国特許出願第14/591,056号の優先権も主張するものである。
【０００３】
本開示の技術は、一般に、コンピューティングデバイス内のメモリ構造に関する。
【背景技術】
【０００４】
コンピューティングデバイス用のメモリは、様々な形態がある。ランダムアクセスメモリ(RAM)は、一般に、コンピューティングデバイス内のオペレーティングシステムおよびアプリケーションによって使用され、2つの異なるタイプで提供される。スタティックRAM(SRAM)は、外部電力を必要とすることなく、その電荷を無期限に保持する。対照的に、ダイナミックRAM(DRAM)は、データの各ビットをキャパシタ内に記憶し、時間とともに電荷をリークし、周期的にリフレッシュされなければならない。
【０００５】
DRAM規格における最近の提案は、DRAMからアプリケーションプロセッサ(AP)またはシステムオンチップ(SoC)に追加の情報を還流させたいという希望を示した。従来、そのような情報は、DRAMの物理層(PHY)を通して提供され、データプレーン(DQ)だけが双方向性である。次世代の低電力DRAM(LP-DRAM)では、これらの提案が、エラー検出または訂正情報を追加し、特に、SoCに戻される情報に巡回冗長検査(CRC)情報を追加する。ダブルデータレート(DDR)リリース4(DDR4)ではCRC情報を追加することが達成されてきたが、低電力(LP)DDR5 DRAM環境では、この追加はなされていない。LP DDR5規格にCRCを追加することにより、消失した伝送信号を再伝送し、破局的なシステム障害を回避することが可能になる。
【０００６】
DRAMベンダーのうちのいくつかによって要求されてきた追加の変更は、リフレッシュ速度に関する卓越した制御である。リフレッシュ速度に関する卓越した制御の必要性は、現代のDRAMキャパシタ内で行われるますます弱くなる電荷から生じる。古い規則のもとでは、最も弱いDRAMに基づいて、電荷が周期的にリフレッシュされた。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、CRC通信を可能にする必要があり、DRAMによって特定のタイプのリフレッシュ(たとえば、バンクリフレッシュ、行リフレッシュ、フルリフレッシュ)が必要とされることをDRAMがSoCに示す方法が必要である。
【課題を解決するための手段】
【０００８】
発明を実施するための形態に開示される態様は、ダイナミックランダムアクセスメモリ(DRAM)バックチャネル通信システムおよび方法を含む。特に、様々な例示的な態様により、DRAMは、エラー訂正情報およびリフレッシュアラート情報をシステムオンチップ(SoC)、アプリケーションプロセッサ(AP)、または他のメモリコントローラに伝達することが可能になる。
【０００９】
エラー訂正およびリフレッシュアラート情報がバックチャネル上で送信される情報のタイプであることが特に企図されるが、限定はしないが、温度情報、較正情報などを含む他のデータもバックチャネル上で送信される場合があることを了解されたい。
【００１０】
例示的な態様では、DRAMをSoCに接続する、既存の活用されていないピンおよびワイヤ上でバックチャネルが提供される。例示的なピンは、クロックイネーブル(CKE)ピンまたはチップセレクト(CS)ピン(または両方)である。既存のピンの再利用は、集積回路(IC)内の貴重な場所的財産を節約し、追加のワイヤをDRAMに付ける費用を回避する。さらに、追加のワイヤを回避することは、追加のワイヤの存在から生じる場合がある、考えられる電磁干渉(EMI)問題を除去する。比較的低いピンカウントを有するデバイス上にあまり多くのドライバおよびレシーバが必要とされないので、複数の新規のピンを有する態様と比較して、電力節約が実現される場合もある。他の考えられる解決策は、適切な通信バックチャネルを提供するためにDRAMに追加のピンおよびワイヤを追加することを含む。
【００１１】
この点について、一態様では、メモリシステムが提供される。メモリシステムは、APピンを含むAPを含む。メモリシステムはまた、ピンを含む少なくとも1つのDRAMと、APピンをピンに結合するバックチャネルラインとを含む。APは、バックチャネルラインを通して少なくとも1つのDRAMからエラー訂正情報およびリフレッシュアラート情報のうちの少なくとも1つを受信するように構成される。
【００１２】
別の態様では、メモリシステムが提供される。メモリシステムは、APおよび少なくとも1つのDRAMを含む。メモリシステムは、APを少なくとも1つのDRAMに結合するCKEラインも含む。APは、CKEラインを通して少なくとも1つのDRAMからエラー訂正情報およびリフレッシュアラート情報のうちの少なくとも1つを受信するように構成される。
【００１３】
さらなる態様では、メモリシステムが提供される。メモリシステムは、APおよび少なくとも1つのDRAMを含む。メモリシステムは、APを少なくとも1つのDRAMに結合するCSラインも含む。APは、CSラインを通して少なくとも1つのDRAMからエラー訂正情報およびリフレッシュアラート情報のうちの少なくとも1つを受信するように構成される。
【００１４】
別の態様では、DRAMからAPに情報を提供するための方法が提供される。本方法は、APピンを含むAPを提供するステップと、ピンを含む少なくとも1つのDRAMを提供するステップとを含む。本方法は、APピンをピンに結合するバックチャネルラインを提供するステップをさらに含む。本方法は、APにおいて、バックチャネルラインを通して少なくとも1つのDRAMからエラー訂正情報およびリフレッシュアラート情報のうちの少なくとも1つを受信するステップも含む。
【００１５】
別の態様では、DRAMからAPに情報を提供するための方法が提供される。本方法は、APを提供するステップと、少なくとも1つのDRAMを提供するステップとを含む。本方法は、APを少なくとも1つのDRAMに結合するCKEラインを提供するステップをさらに含む。本方法は、APにおいて、CKEラインを通して少なくとも1つのDRAMからエラー訂正情報およびリフレッシュアラート情報のうちの少なくとも1つを受信するステップも含む。
【００１６】
別の態様では、DRAMからAPに情報を提供するための方法が提供される。本方法は、APを提供するステップと、少なくとも1つのDRAMを提供するステップとを含む。本方法は、APを少なくとも1つのDRAMに結合するCSラインを提供するステップをさらに含む。本方法は、APにおいて、CSラインを通して少なくとも1つのDRAMからエラー訂正情報およびリフレッシュアラート情報のうちの少なくとも1つを受信するステップも含む。
【図面の簡単な説明】
【００１７】
【図１】メモリコントローラおよび4つのダイナミックランダムアクセスメモリ(DRAM)ユニットを含む例示的な従来のメモリ通信システムのブロック図である。
【図２】4つの追加のピンおよびワイヤを含む例示的なメモリ通信システムのブロック図である。
【図３Ａ】追加のピンおよび2つの追加のワイヤを含む別の例示的なメモリ通信システムのブロック図である。
【図３Ｂ】2つの追加のワイヤを含む別の例示的なメモリシステムのブロック図である。
【図４】追加のワイヤを含まない別の例示的なメモリ通信システムのブロック図である。
【図５】追加のワイヤを含まない別の例示的なメモリ通信システムのブロック図である。
【図６】図2〜図5のメモリ通信システムを含むことができる例示的なプロセッサベースのシステムのブロック図である。
【発明を実施するための形態】
【００１８】
次に図面を参照しながら、本開示のいくつかの例示的な態様について説明する。「例示的」という言葉は、本明細書では「一例、事例、または例示として役立つ」ことを意味するように使用される。「例示的」として本明細書で説明するいずれの態様も、必ずしも他の態様よりも好ましいか、または有利であると解釈されるわけではない。
【００１９】
発明を実施するための形態に開示される態様は、ダイナミックランダムアクセスメモリ(DRAM)バックチャネル通信システムおよび方法を含む。特に、様々な例示的な態様により、DRAMは、エラー訂正情報およびリフレッシュアラート情報をシステムオンチップ(SoC)、アプリケーションプロセッサ(AP)、または他のメモリコントローラに伝達することが可能になる。
【００２０】
エラー訂正およびリフレッシュアラート情報がバックチャネル上で送信される情報のタイプであることが特に企図されるが、限定はしないが、温度情報、較正情報などを含む他のデータもバックチャネル上で送信される場合があることを了解されたい。
【００２１】
例示的な態様では、DRAMをSoCに接続する、既存の活用されていないピンおよびワイヤまたはライン上でバックチャネルが提供される。例示的なピンは、クロックイネーブル(CKE)ピンまたはチップセレクト(CS)ピン(または両方)である。既存のピンの再利用は、集積回路(IC)内の貴重な場所的財産を節約し、追加のワイヤをDRAMに付ける費用を回避する。さらに、追加のワイヤを回避することは、追加のワイヤの存在から生じる場合がある、考えられる電磁干渉(EMI)問題を除去する。比較的低いピンカウントを有するデバイス上にあまり多くのドライバおよびレシーバが必要とされないので、複数の新規のピンを有する態様と比較して、電力節約が実現される場合もある。他の考えられる解決策は、適切な通信バックチャネルを提供するためにDRAMに追加のピンおよびワイヤを追加することを含む。
【００２２】
ピン再利用技法または追加のピン技法により、リフレッシュ情報を送信することが可能になる。リフレッシュ情報は、限定はしないが、目標のバンクごとのリフレッシュ要求、フルチップリフレッシュ要求、行リフレッシュ要求、および緊急リフレッシュ要求を含む。さらに、限定はしないが、データCRC異常、またはエラー訂正コード(ECC)イベント、コマンド/アドレス(CA)パリティまたは他のCRC異常、およびOn-DRAM ECCイベント(訂正または異常)を含む、エラー検出および/または訂正情報(たとえば、巡回冗長検査(CRC))が送信されてもよい。そのような信号および/またはコマンドを送信することを可能にすることにより、DRAMに対する、特に、LP DDR5 DRAMなどの低電力(LP)ダブルデータレート(DDR)規格に対する次世代の提案を可能にする。
【００２３】
本明細書で開示するDRAMバックチャネル通信システムの態様を扱う前に、基本的なメモリ通信システムの簡単な概要を図1を参照しながら提供する。DRAMバックチャネル通信システムの例示的な態様の説明は、図2を参照しながら以下で始める。
【００２４】
この点について、図1は、DRAM14(1)〜14(4)に動作可能に結合されるAP12(本明細書ではSoCとも呼ぶ)を含むメモリ通信システム(本明細書では「メモリシステム」とも呼ぶ)10を示す。データライン(DQ15〜0)は、AP12を2つのDRAM14(すなわち、DRAM14(1)および14(2))のバンクに結合する一方、データライン(DQ31〜16)は、AP12を2つのDRAM14(すなわち、DRAM14(3)および14(4))の第2のバンクに結合する。CKEおよびCSラインは、AP12をDRAM14(1)〜14(4)に結合する(CKEラインだけが示されるが、CSラインは本質的に同じであることを理解されたい)。メモリシステム10に使用可能なバックチャネルが存在しないことが直ちに明らかになる。すなわち、DRAM14(1)〜14(4)は、DRAM14(1)〜14(4)がエラー訂正を実行するか、またはリフレッシュ要求を管理してよいチャネルを有しない。
【００２５】
第1の解決策は、APへの対応するワイヤとともにDRAMにピンを追加することである。この点について、図2は、AP22およびDRAM24(1)〜24(4)を含むメモリシステム20を示す。DRAM24(1)〜24(4)の各々は、ピンをAP22に結合する対応するワイヤとともに追加されるピンを有する。追加のワイヤは、Alert_a0、Alert_b0、Alert_a1、およびAlert_b1と標記される。DRAM24(1)〜24(4)は、追加のワイヤを使用して、エラー訂正を実行し、かつ/またはリフレッシュ要求を管理するためにコマンドおよび信号を提供してもよい。追加のピンは、メモリシステム20の内部設計およびタイミング要件を大幅に簡略化するが、AP22からDRAM24(1)〜24(4)につながるライン数の増加は、電力問題およびEMI問題には望ましくない。追加のピンは、AP22によって要求される回路のサイズ全体を増加させる。しかしながら、メモリシステム20は、バックチャネル通信オプションを提供する基本的な問題を解決する。
【００２６】
図2に示す第1の解決策の問題を考慮すると、本開示の例示的な態様は、より有利な解決策を提供する。この点について、第2の解決策は、少なくとも2つのDRAMダイス(すなわち、2つのDRAMのバンク)によって共有される共通のバックチャネルを提供することである。しかしながら、この解決策は、少なくとも1つのピンおよびラインの追加をさらに要求し、追加のピンおよびラインによって相当する不利益が生じる。この点について、図3Aは、AP32および4つのDRAM34、36、38、および40を含むメモリシステム30を示す。DRAM34、36、38、および40は、バンクA42およびバンクB44内に配置される。すなわち、バンクA42はDRAM34および36を含み、バンクB44はDRAM38および40を含む。データラインDQ15〜0は、DRAM34および38に結合するが、データラインDQ31〜16は、DRAM36および40に結合する。
【００２７】
引き続き図3Aを参照すると、DRAM34は、バックチャネルライン48(図3AにAlert_a1とも標記される)が結合される1つの追加ピン46を有する。同様に、DRAM36は、バックチャネルライン48が結合される1つの追加ピン50を有する。DRAM38は、第2のバックチャネルライン54(図3AにAlert_b1とも標記される)が結合される1つの追加ピン52を有する。同様に、DRAM40は、第2のバックチャネルライン54が結合される1つの追加ピン56を有する。
【００２８】
引き続き図3Aを参照すると、バンクA42とB44との間でバックチャネルライン48および54が共有される(すなわち、バックチャネルライン48(Alert_a1)がDRAM34および36によって共有され、第2のバックチャネルライン54(Alert_b1)がDRAM38および40によって共有される)ので、AP32は、追加される2つのAPピン58および60のみを有する。したがって、図2のメモリシステム20と比較して、AP32はAP22に対して2つのピン節約をしている。2つのピン節約は、AP32に関する費用を低減し、同様に、AP32がAP22よりも小さい占有面積を有することを意味する。
【００２９】
引き続き図3Aを参照すると、メモリシステム30の構造は、バンクA42内のDRAM34と36の両方が同時にバックチャネルライン48を駆動しようとする可能性を許容する。同様に、バンクB44内のDRAM38と40の両方が同時に第2のバックチャネルライン54を駆動しようとする場合がある。したがって、AP32におけるAPピン58および60上の情報衝突を回避するために、通信プロトコルが実装される場合がある。例示的な態様では、通信プロトコルは、時分割多重化(TDM)プロトコルであってもよい。図3Aに示すTDMプロトコルを提供する第1の技法は、バックチャネルラインを共有するDRAM間を調停するために所与のバックチャネルラインを共有するDRAM間(たとえば、バックチャネルライン48を共有するDRAM34と36との間、または第2のバックチャネルライン54を共有するDRAM38と40との間)のマスタースレーブ関係を確立することである。それぞれの外部ボール62、64、66、および68が、DRAM34、36、38、および40の各々に関連付けられる場合がある。外部ボール62および66がハイに結合される場合があり、外部ボール64および68がローに結合される場合がある。外部ボールの極性(ハイまたはロー)は、マスタースレーブ構成を決定する場合がある(たとえば、マスターはハイに結合されスレーブはローに結合される(またはその逆も同様))。明確なマスタースレーブ関係の代わりに、またはそれに加えて、それぞれのDRAM34、36、38、および40において、(ボックスCで示す)簡単なカウンタ70、72、74、および76の実例を示す。カウンタ70と72が同時にリセットされ、一方カウンタ74と76も同時にリセットされる。外部ボール62および66がハイに結合されるDRAM34および38は、アクティブであり、カウンタ70、72、74、および76のカウントの前半の間にバックチャネルライン48および54を駆動することができる。外部ボール64および68がローに結合される他方のDRAM36および40は、カウンタ70、72、74、および76のカウントの後半の間にバックチャネルライン48および54を駆動することができる。AP32は、レジスタ78を読み取ることによって、またはシリアルデータストリームが提示されたとき、シリアルデータストリームを復号することによって、DRAM34、36、38、および40のうちのどれがハイ状態またはロー状態に結合されたかを識別することができる。カウンタの代わりに、DRAM34、36、38、および40は、一致アラートが生成されたとき、所定のDRAMが他のDRAMよりも前にAP32と通信する、相対的重要度(たとえば、マスタースレーブ)を有する場合があることに留意されたい。
【００３０】
TDMプロトコルを提供する第2の技法が、メモリシステム30'を示す図3Bを参照しながら提示される。メモリシステム30'は、図3Aのメモリシステム30と実質的に同様であり、プライムの表示以外は、同様の要素に同様に番号を付けられる(たとえば、メモリシステム30のDRAM34は、メモリシステム30'のDRAM34'に類似している)。第2の技法について説明することに関係がなければ、繰り返される要素について再び説明されない。
【００３１】
DRAM34'と36'との間およびDRAM38'と40'との間にそれぞれDRAM間通信リンク80'および82'を有する、メモリシステム30'による、図3Bに示す第2の技法が提供される。通信リンク80'は、たとえば、DRAM34'および36'上のそれぞれのボール84'および86'によって確立することができ、通信リンク82'は、たとえば、DRAM38'および40'上の同様のボール(図示せず)によって確立することができる。通信リンク80'および82'は、2つの対応するDRAM34'と36'との間、および38'と40'との間をそれぞれ調停すること専用とすることができる。調停は、DRAM34'および36'のうちのどちらがバックチャネルライン48'を使用することができるか、ならびにDRAM38'および40'のうちのどちらが第2のバックチャネルライン54'を使用することができるかを調停する、簡単なオープンドレイン/プルアップシグナリングまたは他の方法とすることができる。
【００３２】
図3Aおよび図3Bの例示的な態様は、DRAM34、36、38、および40(34'、36'、38'、および40')につき2つの外部ボール(それぞれのバックチャネルライン48または54(48'または54')に1つ)、ならびにアービタにつき1つ(ローもしくはハイの外部ボール62、64、66、もしくは68、または通信リンク80'および82'のいずれか)を必要とするが、通信リンク80'および82'は、実装するのが簡単であり、メモリパッケージを取り除く必要がなく、必要とするトップレベルパッケージボールはより少ない。さらに、AP32および32'は、それぞれ、2つのAPピン58および60、または58'および60'のみを必要とし、図2のAP22に対するコスト削減をもたらす。
【００３３】
第3の解決策は、現在活用されていない、APとDRAMとの間の既存のラインを再利用することである。例示的な態様では、再利用されるラインは、CKEおよび/またはCSラインである。典型的には、これら2つのラインは、ほとんどトラフィックがなく、したがって、最初の意図とバックチャネルとしての使用を含む二重使用に適している。すなわち、CKEピンは、リフレッシュサイクルまたはパワーダウンサイクルの間にAPによってローにプルされるだけである(この場合、CRCエラーが生成されず、リフレッシュ要求が必要とされない)。この例示的な態様では、DRAMは、APがこのピンをハイに保持している(すなわち、使用しない)とき、このピンを駆動する能力を有する。TDMは、ライン上の衝突を回避するのを補助するために使用される場合もある。第1の例示的なタイミングパラメータは、write CMD to CKE lowである場合がある。APは、その最後のwriteコマンドの一定の時間(たとえば、32サイクル)内にCKEをローに駆動することができない。そのような遅延により、DRAM時間は、必要な場合、CRCエラーを駆動することが可能になる。第2の例示的なタイミングパラメータは、active CMD to Refresh requestである場合がある。この場合、DRAMは、一定の量の非アクティブコマンド(たとえば、2つの非アクティブコマンド)の後、リフレッシュを要求することだけが可能になる。そのような遅延が、最後のCRCを戻し、DRAMがその要求の伝送を完了するまで、DRAMが自己リフレッシュ/パワーダウン(APドライブ)に入ることを回避する。APは、DRAM全体をリフレッシュするか、またはそれをパワーダウンする要求に従いたいかどうかを決定することができる。
【００３４】
この点について、図4および図5は、この第3の解決策(すなわち、既存のラインの再利用)の2つのバージョンを示す。図4に、AP92およびDRAM94、96、98、および100を含むメモリシステム90を示す。既存のCKEライン102(図4にCKE_Aとも標記される)は、DRAM94および96をAP92に結合する。同様に、既存のCKEライン104(図4にCKE_Bとも標記される)は、DRAM98および100をAP92に結合する。AP92に、追加のピンが必要とされない。図4では、通信ライン106は、DRAM94をDRAM96に結合し、通信ライン108は、DRAM98をDRAM100に結合する。図3Bの通信ライン80'および82'と同様に、通信ライン106および108は、メモリパッケージの内部に位置し、衝突を回避するように、DRAM94、96、98、および100がそれらの間で通信および調停するのを可能にする場合がある。上述のように、DRAMがバックチャネルラインを通して提供される信号を調停する他の技法が存在する場合がある。
【００３５】
図5に、AP112およびDRAM114、116、118、および120を含むメモリシステム110を示す。既存のCKEライン122(図5にCKE_Aとも標記される)は、DRAM114および116をAP112に結合する。同様に、既存のCKEライン124(図5にCKE_Bとも標記される)は、DRAM118および120をAP112に結合する。AP112に、追加のピンが必要とされない。それぞれの外部ボール126、128、130、および132を含むDRAM114、116、118、および120が提供される。図3Aのメモリシステム30と同様に、外部ボール126および130はハイにプルされる場合があり、一方外部ボール128および132はローにプルされる。再び、外部ボール126、128、130、および132は、それらの間の調停を容易にする、DRAM間のマスタースレーブ関係の確立を可能にする場合がある。カウンタ134、136、138、および140が、衝突の回避を助けるために図3Aのメモリシステム30内のカウンタ70、72、74、および76と同様に使用されてもよい。また別の態様として、他のDRAMからの通信前に優先されるDRAMからの通信信号がAP112に提供されるように、1つのDRAMが他のDRAMよりも優先されてもよい。
【００３６】
提案されたバックチャネルを介してアラートおよびCRCを実装するために様々なコマンドを使用することができるが、以下のTable 1(表1)は、コマンドの例示的なリストを提示する。例示的な態様では、コマンドは、9ビットのシリアルデータストリームであるが、複数のシリアルストリームを使用することができる。コマンドに関する任意のデータ「ワード」は、5ナノ秒(ns)未満かかる場合があり、したがって、完了するのにバースト時間未満であることを了解されたい。Table 1(表1)に列挙されたアラートのタイプが単なる一例として提供されることを了解されたい。DRAM温度、DRAMタイミングドリフト、DRAM PLLクロック状態、およびDRAM較正状態などのアラートに関する、APとDRAMとの間の他のタイプのアラートおよびコマンド(すなわち、DRAM内の状態の変化を示すアラートがこれらのカテゴリーのDRAM動作に対して起こった)がバックチャネルを介して使用されてもよい。
【表１】
2017503303.tif 000003
【００３７】
他のアラート情報がバックチャネルラインを通過することを可能にすることによって、アラートの性質だけでなく、アラートを生成した状態を有するDRAMも、APに提供される場合があることにさらに留意されたい。この情報を使用すれば、APは、アラートを生成した状態を解決するためにDRAMにサービスする場合がある。このサービスは、アラートを受信すると行われる場合があり、どのDRAMがアラートを生成したか、およびアラートを生成した状態の性質を決定するために各DRAMにポーリングするようにAPに要求した事前の構成に対するレイテンシを低減する。
【００３８】
上記の説明は、CKEラインを再利用することに焦点を当てた。しかしながら、既存の順方向のみのライン間でバックチャネルを共有するために、他の方法が使用されてもよい。たとえば、DRAMからAPに情報を伝送するために、バンクAもしくはバンクBへのCSラインまたは他のラインが使用される場合もある。複数のコマンドの間にCSラインの帯域幅を頻繁に使用することができるが、CSライン上で空き帯域幅を見出すことはCKEライン上でよりも効率的ではない。それでも、追加情報を伝達するために、または制限された情報を個々に伝達するためにCKEラインとともにCSラインを使用することができる。アラートの性質は、バックチャネルライン上でアラートが送信されるかどうか、特にラインがどこで再利用されるかを指示する場合があり、かつ/または、APとDRAMとの間のアクティビティにより、バックチャネル回路は、動的に有効化または無効化される場合があることをさらに留意されたい。たとえば、バックチャネルラインは、バースト読取り動作が起こっているとき、動的に無効化される場合がある。バースト読取り動作が完了すると、バックチャネルラインが有効化される場合があり、任意の保留中のアラートまたは待ち行列に入ったアラートがAPに伝送される場合がある。
【００３９】
さらに、上記の説明はTDMソリューションに焦点を当てたが、周波数分割などの他の方法を使用することができ、バックチャネルを電圧スライスし、既存のラインを介して情報を伝達するために、複数の駆動レベルまたはプルアップとプルダウンの組合せを使用することができる。たとえば、CKEピンがAPからローに駆動しようとする場合、ローカルAPレシーバは、ラインがその電圧出力ロー(VOL:Voltage out Low)レベルにならないことを検知し、DRAMのうちの1つがライン上でプルし、CRCまたはリフレッシュを求める要求を行おうとしていることを仮定することができる。
【００４０】
本明細書で開示する態様によるDRAMバックチャネル通信システムおよび方法が任意のプロセッサベースのデバイスに設けられるか、または組み込まれてもよい。例として、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定位置データユニット、モバイル位置データユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤが含まれる。
【００４１】
この点について、図6は、図2〜図5に示すDRAMバックチャネル通信システムおよび方法を採用することができる、プロセッサベースのシステム150の一例を示す。この例では、プロセッサベースのシステム150は、1つまたは複数の中央処理ユニット(CPU)152を含み、各CPUが1つまたは複数のプロセッサ154を含む。CPU152は、一時的に記憶されたデータへの高速アクセスのためにプロセッサ154に結合されたキャッシュメモリ156を有してもよい。CPU152は、システムバス158に結合され、プロセッサベースのシステム150に含まれるデバイスを相互結合することができる。よく知られているように、CPU152は、システムバス158を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。
【００４２】
他のデバイスをシステムバス158に接続することができる。図6に示すように、これらのデバイスは、例として、メモリシステム160、1つまたは複数の入力デバイス162、1つまたは複数の出力デバイス164、1つまたは複数のネットワークインターフェースデバイス166、および1つまたは複数のディスプレイコントローラ168を含むことができる。入力デバイス162は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意のタイプの入力デバイスを含むことができる。出力デバイス164は、限定はしないが、オーディオ、ビデオ、他の視覚インジケータなどを含む、任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス166は、ネットワーク170との間のデータの交換を可能にするように構成された任意のデバイスとすることができる。ネットワーク170は、限定はしないが、有線ネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイドエリアネットワーク(WAN)、ワイヤレスローカルエリアネットワーク(WLAN)、BLUETOOTH(登録商標)、およびインターネットを含む、任意のタイプのネットワークとすることができる。ネットワークインターフェースデバイス166は、所望の任意のタイプの通信プロトコルをサポートするように構成することができる。
【００４３】
CPU152はまた、1つまたは複数のディスプレイ172に送信される情報を制御するために、システムバス158を介してディスプレイコントローラ168にアクセスするように構成されてもよい。ディスプレイコントローラ168は、1つまたは複数のビデオプロセッサ174を介して表示される情報をディスプレイ172に送信し、ビデオプロセッサ174は、表示される情報を、ディスプレイ172に適したフォーマットとなるように処理する。ディスプレイ172は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、発光ダイオード(LED)ディスプレイ、プラズマディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。
【００４４】
本明細書で開示する態様に関して説明する様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェア、メモリもしくは別のコンピュータ可読媒体に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令、または両方の組合せとして実装されてもよいことを当業者はさらに了解するであろう。本明細書で説明するデバイスは、例として、どの回路、ハードウェア構成要素、IC、またはICチップ内でも採用される場合がある。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであってもよく、所望の任意のタイプの情報を記憶するように構成されてもよい。この互換性を明確に説明するために、様々な説明的な構成要素、ブロック、モジュール、回路、およびステップを、概してそれらの機能の観点で上述した。そのような機能がどのように実装されるかは、特定の用途、設計上の選択、および/または、システム全体に課された設計上の制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装してもよいが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈されるべきでない。
【００４５】
本明細書で開示する態様に関して説明する様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されたそれらの任意の組合せで実装または実行されてもよい。プロセッサはマイクロプロセッサであってもよいが、代替として、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ(たとえば、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと連結した1つまたは複数のマイクロプロセッサ、または任意の他のそのような構成)として実装されてもよい。
【００４６】
本明細書で開示する態様は、ハードウェアにおいて、また、ハードウェアに記憶された命令において具現化されてもよく、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体内に存在してもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替として、記憶媒体はプロセッサと一体化されてもよい。プロセッサおよび記憶媒体は、ASIC内に存在してもよい。ASICは、リモート局内に存在してもよい。代替として、プロセッサおよび記憶媒体は、個別構成要素として、リモート局、基地局、またはサーバ内に存在してもよい。
【００４７】
本明細書の例示的な態様のいずれかにおいて説明した動作ステップは、例および考察を提供するために説明されることにも留意されたい。説明した動作は、図示した順序以外の多くの異なる順序で実行され得る。さらに、単一の動作ステップにおいて説明した動作は、実際には、いくつかの異なるステップで実行される場合がある。加えて、例示的な態様において論じた1つまたは複数の動作ステップは、組み合わされてもよい。フローチャート図において図示した動作ステップは、当業者に容易に明らかとなるような多くの異なる修正を受けてもよいことを理解されたい。情報および信号は、様々な異なる技術および技法のいずれかを使用して表されてもよいことも、当業者には理解されよう。たとえば、上記の説明全体にわたって言及される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表される場合がある。
【００４８】
本開示の前述の説明は、当業者が本開示を作製または使用できるようにするために提供される。本開示に対する様々な修正形態が当業者には容易に明らかとなり、本明細書で定義する一般原理は、本開示の趣旨または範囲から逸脱することなく、他の変形形態に適用される場合がある。したがって、本開示は、本明細書で説明する例および設計に限定されるものではなく、本明細書で開示する原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
【符号の説明】
【００４９】
10  メモリ通信システム
12  アプリケーションプロセッサ、AP
14(1)  DRAM
14(2)  DRAM
14(3)  DRAM
14(4)  DRAM
20  メモリシステム
22  アプリケーションプロセッサ、AP
24(1)  DRAM
24(2)  DRAM
24(3)  DRAM
24(4)  DRAM
30  メモリシステム
30'  メモリシステム
32  アプリケーションプロセッサ、AP
32'  アプリケーションプロセッサ、AP
34  DRAM
34'  DRAM
36  DRAM
36'  DRAM
38  DRAM
38'  DRAM
40  DRAM
40'  DRAM
42  バンク
42'  バンク
44  バンク
44'  バンク
46  追加ピン
46'  追加ピン
48  バックチャネルライン
48'  バックチャネルライン
50  追加ピン
50'  追加ピン
52  追加ピン
52'  追加ピン
54  バックチャネルライン
54'  バックチャネルライン
56  追加ピン
56'  追加ピン
58  APピン
58'  APピン
60  APピン
60'  APピン
62  外部ボール
64  外部ボール
66  外部ボール
68  外部ボール
70  カウンタ
72  カウンタ
74  カウンタ
76  カウンタ
78  レジスタ
80'  DRAM間通信リンク、通信リンク
82'  DRAM間通信リンク、通信リンク
84'  ボール
86'  ボール
90  メモリシステム
92  アプリケーションプロセッサ、AP
94  DRAM
96  DRAM
98  DRAM
100  DRAM
102  CKEライン
104  CKEライン
106  通信ライン
108  通信ライン
110  メモリシステム
112  アプリケーションプロセッサ、AP
114  DRAM
116  DRAM
118  DRAM
120  DRAM
122  CKEライン
124  CKEライン
126  外部ボール
128  外部ボール
130  外部ボール
132  外部ボール
134  カウンタ
136  カウンタ
138  カウンタ
140  カウンタ
150  プロセッサベースのシステム
152  中央処理ユニット、CPU
154  プロセッサ
156  キャッシュメモリ
158  システムバス
160  メモリシステム
162  入力デバイス
164  出力デバイス
166  ネットワークインターフェースデバイス
168  ディスプレイコントローラ
170  ネットワーク
172  ディスプレイ
174  ビデオプロセッサ
【図１】
2017503303.tif 000004
【図２】
2017503303.tif 000005
【図３Ａ】
2017503303.tif 000006
【図３Ｂ】
2017503303.tif 000007
【図４】
2017503303.tif 000008
【図５】
2017503303.tif 000009
【図６】
2017503303.tif 000010
【手続補正書】
【提出日】平成28年7月12日(2016.7.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
この点について、図4および図5は、この第3の解決策(すなわち、既存のラインの再使用)の2つのバージョンを示す。図4に、AP92およびDRAM94、96、98、および100を含むメモリシステム90を示す。既存のCKEライン102(図4にCKE_Aとも標記される)は、DRAM94および96をAP92に結合する。同様に、既存のCKEライン104(図4にCKE_Bとも標記される)は、DRAM98および100をAP92に結合する。AP92に、追加のピンが必要とされない。図4では、通信ライン106は、DRAM94をDRAM96に結合し、通信ライン108は、DRAM98をDRAM100に結合する。図3Bの通信リンク80'および82'と同様に、通信ライン106および108は、メモリパッケージの内部に位置し、衝突を回避するように、DRAM94、96、98、および100がそれらの間で通信および調停するのを可能にする場合がある。上述のように、DRAMがバックチャネルラインを通して提供される信号を調停する他の技法が存在する場合がある。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アプリケーションプロセッサ(AP)ピンを含むAPと、
ピンを含む少なくとも1つのダイナミックランダムアクセスメモリ(DRAM)と、
前記APピンを前記ピンに結合するバックチャネルラインと
を含み、
前記APは、前記バックチャネルラインを通して前記少なくとも1つのDRAMからリフレッシュアラート情報を受信するように構成される、
メモリシステム。
【請求項２】
前記少なくとも1つのDRAMが、高電圧または低電圧のうちの1つに結合されるように構成される外部ボールを含む、請求項1に記載のメモリシステム。
【請求項３】
前記少なくとも1つのDRAMがカウンタをさらに含み、前記少なくとも1つのDRAMは、前記カウンタがカウントの前半であるとき、前記バックチャネルラインを通して伝送するように構成される、請求項2に記載のメモリシステム。
【請求項４】
第2のDRAMをさらに含み、前記第2のDRAMが、
前記バックチャネルラインに結合される第2のピンと、
前記少なくとも1つのDRAMとは異なる、前記高電圧または前記低電圧のうちの他方に結合されるように構成される第2の外部ボールと、
第2のカウンタであって、前記第2のDRAMは、前記第2のカウンタが前記カウントの後半であるとき、前記バックチャネルラインを通して伝送するように構成される、第2のカウンタと
を含む、請求項3に記載のメモリシステム。
【請求項５】
前記APが、前記少なくとも1つのDRAMまたは前記第2のDRAMのうちのどちらが前記カウントのうちのどちらの半分において伝送するかを識別するように構成されるレジスタをさらに含む、請求項4に記載のメモリシステム。
【請求項６】
前記バックチャネルラインに結合される第2のDRAMと、
第2のAPピンを通して前記APに結合される第2のバックチャネルラインと、
前記第2のバックチャネルラインに結合される第3のDRAMと、
前記第2のバックチャネルラインに結合される第4のDRAMと
をさらに含む、請求項1に記載のメモリシステム。
【請求項７】
前記少なくとも1つのDRAMを前記第2のDRAMに結合する第1の通信ラインと、前記第3のDRAMを前記第4のDRAMに結合する第2の通信ラインとをさらに含み、前記第1の通信ラインが前記少なくとも1つのDRAMと前記第2のDRAMとの間で調停信号を伝達するように構成される、請求項6に記載のメモリシステム。
【請求項８】
前記バックチャネルラインが、前記少なくとも1つのDRAMから前記APに時分割多重信号を提供するように構成される、請求項1に記載のメモリシステム。
【請求項９】
アプリケーションプロセッサ(AP)と、
少なくとも1つのダイナミックランダムアクセスメモリ(DRAM)と、
前記APを前記少なくとも1つのDRAMに結合するクロックイネーブル(CKE)ラインと
を含み、
前記APは、前記CKEラインを通して前記少なくとも1つのDRAMからエラー訂正情報およびリフレッシュアラート情報のうちの少なくとも1つを受信するように構成される、
メモリシステム。
【請求項１０】
前記少なくとも1つのDRAMが、高電圧または低電圧のうちの1つに結合されるように構成される外部ボールを含む、請求項9に記載のメモリシステム。
【請求項１１】
前記少なくとも1つのDRAMがカウンタをさらに含み、前記少なくとも1つのDRAMは、前記カウンタがカウントの前半であるとき、前記CKEラインを通して伝送するように構成される、請求項10に記載のメモリシステム。
【請求項１２】
前記CKEラインに結合される第2のDRAMをさらに含み、前記第2のDRAMが、
前記少なくとも1つのDRAMとは異なる、前記高電圧または前記低電圧のうちの他方に結合されるように構成される第2の外部ボールと、
第2のカウンタであって、前記第2のDRAMは、前記第2のカウンタが前記カウントの後半であるとき、前記CKEラインを通して伝送するように構成される、第2のカウンタと
を含む、請求項11に記載のメモリシステム。
【請求項１３】
前記APが、前記少なくとも1つのDRAMまたは前記第2のDRAMのうちのどちらが前記カウントのうちのどちらの半分において伝送するかを識別するように構成されるレジスタをさらに含む、請求項12に記載のメモリシステム。
【請求項１４】
前記CKEラインに結合される第2のDRAMと、
第2のCKEラインと、
前記第2のCKEラインに結合される第3のDRAMと、
前記第2のCKEラインに結合される第4のDRAMと
をさらに含む、請求項9に記載のメモリシステム。
【請求項１５】
前記少なくとも1つのDRAMを前記第2のDRAMに結合する第1の通信ラインと、前記第3のDRAMを前記第4のDRAMに結合する第2の通信ラインとをさらに含み、前記第1の通信ラインが前記少なくとも1つのDRAMと前記第2のDRAMとの間で調停信号を伝達するように構成される、請求項14に記載のメモリシステム。
【請求項１６】
前記CKEラインが、前記少なくとも1つのDRAMから前記APに時分割多重信号を提供するように構成される、請求項9に記載のメモリシステム。
【請求項１７】
アプリケーションプロセッサ(AP)と、
少なくとも1つのダイナミックランダムアクセスメモリ(DRAM)と、
前記APを前記少なくとも1つのDRAMに結合するチップセレクト(CS)ラインと
を含み、
前記APは、前記CSラインを通して前記少なくとも1つのDRAMからリフレッシュアラート情報を受信するように構成される、
メモリシステム。
【請求項１８】
前記少なくとも1つのDRAMが、高電圧または低電圧のうちの1つに結合されるように構成される外部ボールを含む、請求項17に記載のメモリシステム。
【請求項１９】
前記少なくとも1つのDRAMがカウンタをさらに含み、前記少なくとも1つのDRAMは、前記カウンタがカウントの前半であるとき、前記CSラインを通して伝送するように構成される、請求項18に記載のメモリシステム。
【請求項２０】
前記CSラインに結合される第2のDRAMをさらに含み、前記第2のDRAMが、
前記少なくとも1つのDRAMとは異なる、前記高電圧または前記低電圧のうちの他方に結合されるように構成される第2の外部ボールと、
第2のカウンタであって、前記第2のDRAMは、前記第2のカウンタが前記カウントの後半であるとき、前記CSラインを通して伝送するように構成される、第2のカウンタと
を含む、請求項19に記載のメモリシステム。
【請求項２１】
前記APが、前記少なくとも1つのDRAMまたは前記第2のDRAMのうちのどちらが前記カウントのうちのどちらの半分において伝送するかを識別するように構成されるレジスタをさらに含む、請求項20に記載のメモリシステム。
【請求項２２】
前記CSラインに結合される第2のDRAMと、
第2のCSラインと、
前記第2のCSラインに結合される第3のDRAMと、
前記第2のCSラインに結合される第4のDRAMと
をさらに含む、請求項17に記載のメモリシステム。
【請求項２３】
前記少なくとも1つのDRAMを前記第2のDRAMに結合する第1の通信ラインと、前記第3のDRAMを前記第4のDRAMに結合する第2の通信ラインとをさらに含み、前記第1の通信ラインが前記少なくとも1つのDRAMと前記第2のDRAMとの間で調停信号を伝達するように構成される、請求項22に記載のメモリシステム。
【請求項２４】
前記CSラインが、前記少なくとも1つのDRAMから前記APに時分割多重信号を提供するように構成される、請求項17に記載のメモリシステム。
【請求項２５】
ダイナミックランダムアクセスメモリ(DRAM)からアプリケーションプロセッサ(AP)に情報を提供するための方法であって、
APピンを含むAPを提供するステップと、
ピンを含む少なくとも1つのDRAMを提供するステップと、
前記APピンを前記ピンに結合するバックチャネルラインを提供するステップと、
前記APにおいて、前記バックチャネルラインを通して前記少なくとも1つのDRAMからリフレッシュアラート情報を受信するステップと
を含む、方法。
【請求項２６】
前記バックチャネルラインを複数のDRAMに結合するステップをさらに含む、請求項25に記載の方法。
【請求項２７】
前記複数のDRAMから前記APへの通信を可能にするために前記複数のDRAM間で調停するステップをさらに含む、請求項26に記載の方法。
【請求項２８】
前記バックチャネルラインを通して前記複数のDRAMから他のアラート情報を受信するステップをさらに含む、請求項26に記載の方法。
【請求項２９】
前記リフレッシュアラート情報の生成をもたらした状態に対処するように前記複数のDRAMをサービスするステップをさらに含む、請求項28に記載の方法。
【請求項３０】
バースト読取り動作中に前記バックチャネルラインを動的に無効化するステップをさらに含む、請求項25に記載の方法。
【請求項３１】
前記バースト読取り動作の完了後、前記バックチャネルラインを有効化するステップをさらに含む、請求項30に記載の方法。
【請求項３２】
相対的優先順位を前記複数のDRAMに割り当てるステップをさらに含む、請求項26に記載の方法。
【請求項３３】
ダイナミックランダムアクセスメモリ(DRAM)からアプリケーションプロセッサ(AP)に情報を提供するための方法であって、
APを提供するステップと、
少なくとも1つのDRAMを提供するステップと、
前記APを前記少なくとも1つのDRAMに結合するクロックイネーブル(CKE)ラインを提供するステップと、
前記APにおいて、前記CKEラインを通して前記少なくとも1つのDRAMからエラー訂正情報およびリフレッシュアラート情報のうちの少なくとも1つを受信するステップと
を含む、方法。
【請求項３４】
前記CKEラインを提供するステップが、前記CKEラインを通して前記APを複数のDRAMに結合するステップを含む、請求項33に記載の方法。
【請求項３５】
前記複数のDRAMから前記APへの通信を可能にするために前記複数のDRAM間で調停するステップをさらに含む、請求項34に記載の方法。
【請求項３６】
前記CKEラインを通して前記複数のDRAMから他のアラート情報を受信するステップをさらに含む、請求項34に記載の方法。
【請求項３７】
前記リフレッシュアラート情報の生成をもたらした状態に対処するように前記複数のDRAMをサービスするステップをさらに含む、請求項36に記載の方法。
【請求項３８】
バースト読取り動作中に前記CKEラインを動的に無効化するステップをさらに含む、請求項33に記載の方法。
【請求項３９】
前記バースト読取り動作の完了後、前記CKEラインを有効化するステップをさらに含む、請求項38に記載の方法。
【請求項４０】
相対的優先順位を前記複数のDRAMに割り当てるステップをさらに含む、請求項34に記載の方法。
【請求項４１】
ダイナミックランダムアクセスメモリ(DRAM)からアプリケーションプロセッサ(AP)に情報を提供するための方法であって、
APを提供するステップと、
少なくとも1つのDRAMを提供するステップと、
前記APを前記少なくとも1つのDRAMに結合するチップセレクト(CS)ラインを提供するステップと、
前記APにおいて、前記CSラインを通して前記少なくとも1つのDRAMからリフレッシュアラート情報を受信するステップと
を含む、方法。
【請求項４２】
前記CSラインを提供するステップが、前記CSラインを通して前記APを複数のDRAMに結合するステップを含む、請求項41に記載の方法。
【請求項４３】
前記複数のDRAMから前記APへの通信を可能にするために前記複数のDRAM間で調停するステップをさらに含む、請求項42に記載の方法。
【請求項４４】
前記CSラインを通して前記複数のDRAMから他のアラート情報を受信するステップをさらに含む、請求項42に記載の方法。
【請求項４５】
前記リフレッシュアラート情報の生成をもたらした状態に対処するように前記複数のDRAMをサービスするステップをさらに含む、請求項44に記載の方法。
【請求項４６】
バースト読取り動作中に前記CSラインを動的に無効化するステップをさらに含む、請求項41に記載の方法。
【請求項４７】
前記バースト読取り動作の完了後、前記CSラインを有効化するステップをさらに含む、請求項46に記載の方法。
【請求項４８】
相対的優先順位を前記複数のDRAMに割り当てるステップをさらに含む、請求項42に記載の方法。
【国際調査報告】
2017503303.tif 000011
2017503303.tif 000012
2017503303.tif 000013