(57)【要約】  スイッチング素子におけるバラつきの補正及び三端子発光素子における劣化の補正を可能にするディスプレイパネル用発光サブピクセル回路と、駆動方法と、該サブピクセル回路及び駆動方法を用いるディスプレイパネルとを提供する。発光サブピクセル回路は、少なくとも２つのスイッチング素子と、少なくとも１つのキャパシタと、三端子発光素子と、三端子発光素子に電力を供給する電源ラインと、グランドラインと、サブピクセルを発光のために選択する走査ラインと、三端子発光素子にデータを供給するデータラインとを含み、電源ライン、グランドライン、走査ライン、及びデータラインの各々が、上記の要素間の接続をなす導通路として機能し、所定の光度に対応するデータが電圧に基づいてプログラムされ、且つ、プログラムされる電圧とは異なる補正電圧が三端子発光素子に与えられる。
2017538158.tif 000002
【特許請求の範囲】
【請求項１】
ディスプレイパネル用の発光サブピクセル回路であって、
少なくとも２つのスイッチング素子と、
少なくとも１つのキャパシタと、
少なくとも１つの三端子発光素子と、
前記三端子発光素子に電力を供給する電源ラインと、
グランドラインと、
サブピクセルを発光のために選択する走査ラインと、
前記三端子発光素子にデータを供給するデータラインと
を有し、
前記電源ライン、前記グランドライン、前記走査ライン、及び前記データラインの各々が、前記少なくとも２つのスイッチング素子と、前記少なくとも１つのキャパシタと、前記少なくとも１つの三端子発光素子との間の接続をなす導通路として機能し、
前記三端子発光素子の所定の光度に対応するデータが、電圧に基づいてプログラムされ、且つ、プログラムされる電圧とは異なる補正電圧が、前記三端子発光素子に与えられる、
発光サブピクセル回路。
【請求項２】
前記三端子発光素子の制御電極電圧を検知する検知ユニット、を更に有する請求項１に記載の発光サブピクセル回路。
【請求項３】
前記導通路は更に補正ラインを含む、請求項１又は２に記載の発光サブピクセル回路。
【請求項４】
前記導通路は更にセンスラインを含む、請求項１又は２に記載の発光サブピクセル回路。
【請求項５】
前記少なくとも２つのスイッチング素子は、主としてシリコン、金属酸化物、又は有機物からなる活性層を含んだ電界効果トランジスタである、請求項１乃至４の何れか一項に記載の発光サブピクセル回路。
【請求項６】
前記少なくとも２つのスイッチング素子はｎチャネル電界効果トランジスタである、請求項１乃至５の何れか一項に記載の発光サブピクセル回路。
【請求項７】
前記少なくとも２つのスイッチング素子はｐチャネル電界効果トランジスタである、請求項１乃至５の何れか一項に記載の発光サブピクセル回路。
【請求項８】
前記少なくとも２つのスイッチング素子は、前記三端子発光素子の発光を制御する制御トランジスタと、サブピクセルを発光のために選択する選択トランジスタとを有し、
前記三端子発光素子は、前記電源ラインに接続されたアノードと、前記グランドラインに接続されたカソードとを有し、
前記制御トランジスタは、前記三端子発光素子の制御電極に接続された第１の主電極と、前記グランドラインに接続された第２の主電極とを有し、
前記選択トランジスタは、前記データラインに接続された第１の主電極と、前記制御トランジスタの制御電極及び前記キャパシタの第１の電極に接続された第２の主電極とを有し、
前記キャパシタは、前記電源ライン又は前記グランドラインに接続された第２の電極を有し、且つ
前記選択トランジスタは、前記走査ラインに接続された制御電極を有する、
請求項１に記載の発光サブピクセル回路。
【請求項９】
前記制御トランジスタの前記第１の主電極と前記三端子発光素子の前記制御電極との間のノードと、前記選択トランジスタの前記第２の主電極と前記制御トランジスタの前記制御電極と前記キャパシタの前記第１の電極との間のノードと、の間に挿入された第２のキャパシタ、を更に有する請求項８に記載の発光サブピクセル回路。
【請求項１０】
前記少なくとも２つのスイッチング素子は、前記三端子発光素子の発光を制御する制御トランジスタと、サブピクセルを発光のために選択する選択トランジスタとを有し、
前記三端子発光素子は、前記電源ラインに接続されたアノードと、前記グランドラインに接続されたカソードとを有し、
前記制御トランジスタは、前記三端子発光素子の制御電極に接続された第１の主電極と、前記グランドラインに接続された第２の主電極とを有し、
前記選択トランジスタは、前記データラインに接続された第１の主電極と、前記制御トランジスタの制御電極及び前記キャパシタの第１の電極に接続された第２の主電極とを有し、
前記キャパシタは、前記補正ラインに接続された第２の電極を有し、且つ
前記選択トランジスタは、前記走査ラインに接続された制御電極を有する、
請求項３に記載の発光サブピクセル回路。
【請求項１１】
前記制御トランジスタの前記第１の主電極と前記三端子発光素子の前記制御電極との間のノードと、前記選択トランジスタの前記第２の主電極と前記制御トランジスタの前記制御電極と前記キャパシタの前記第１の電極との間のノードと、の間に挿入された第２のキャパシタ、を更に有する請求項１０に記載の発光サブピクセル回路。
【請求項１２】
前記少なくとも２つのスイッチング素子は、前記三端子発光素子の発光を制御する制御トランジスタと、サブピクセルを発光のために選択する選択トランジスタとを有し、
前記三端子発光素子は、前記電源ラインに接続されたアノードと、前記グランドラインに接続されたカソードとを有し、
前記制御トランジスタは、前記三端子発光素子の制御電極に接続された第１の主電極と、前記補正ラインに接続された第２の主電極とを有し、
前記選択トランジスタは、前記データラインに接続された第１の主電極と、前記制御トランジスタの制御電極及び前記キャパシタの第１の電極に接続された第２の主電極とを有し、
前記キャパシタは、前記電源ライン又は前記グランドラインに接続された第２の電極を有し、且つ
前記選択トランジスタは、前記走査ラインに接続された制御電極を有する、
請求項３に記載の発光サブピクセル回路。
【請求項１３】
前記少なくとも２つのスイッチング素子は、前記三端子発光素子の発光を制御する制御トランジスタと、サブピクセルを発光のために選択する選択トランジスタと、センス信号を取得するためのセンストランジスタを有し、
前記三端子発光素子は、前記電源ラインに接続されたアノードと、前記グランドラインに接続されたカソードとを有し、
前記制御トランジスタは、前記三端子発光素子の制御電極に接続された第１の主電極と、前記グランドラインに接続された第２の主電極とを有し、
前記選択トランジスタは、前記データラインに接続された第１の主電極と、前記制御トランジスタの制御電極及び前記キャパシタの第１の電極に接続された第２の主電極とを有し、
前記センストランジスタは、前記三端子発光素子の前記制御電極に接続された第１の主電極と、前記センスラインに接続された第２の主電極とを有し、
前記キャパシタは、前記電源ライン又は前記グランドラインに接続された第２の電極を有し、且つ
前記選択トランジスタ及び前記センストランジスタは、前記走査ラインに接続された制御電極を有する、
請求項４に記載の発光サブピクセル回路。
【請求項１４】
前記少なくとも２つのスイッチング素子は、前記三端子発光素子の発光を制御する制御トランジスタと、サブピクセルを発光のために選択する選択トランジスタと、センス信号を取得するためのセンストランジスタを有し、
前記導通路は補正ラインを含み、
前記三端子発光素子は、前記電源ラインに接続されたアノードと、前記グランドラインに接続されたカソードとを有し、
前記制御トランジスタは、前記三端子発光素子の制御電極に接続された第１の主電極と、前記補正ラインに接続された第２の主電極とを有し、
前記選択トランジスタは、前記データラインに接続された第１の主電極と、前記制御トランジスタの制御電極及び前記キャパシタの第１の電極に接続された第２の主電極とを有し、
前記センストランジスタは、前記三端子発光素子の前記制御電極に接続された第１の主電極と、前記センスラインに接続された第２の主電極とを有し、
前記キャパシタは、前記電源ライン又は前記グランドラインに接続された第２の電極を有し、且つ
前記選択トランジスタ及び前記センストランジスタは、前記走査ラインに接続された制御電極を有する、
請求項４に記載の発光サブピクセル回路。
【請求項１５】
前記少なくとも２つのスイッチング素子は、前記三端子発光素子の発光を制御する制御トランジスタと、サブピクセルを発光のために選択する選択トランジスタと、センス信号を取得するためのセンストランジスタを有し、
前記導通路は補正ラインを含み、
前記三端子発光素子は、前記電源ラインに接続されたアノードと、前記グランドラインに接続されたカソードとを有し、
前記制御トランジスタは、前記三端子発光素子の制御電極に接続された第１の主電極と、前記グランドラインに接続された第２の主電極とを有し、
前記選択トランジスタは、前記データラインに接続された第１の主電極と、前記制御トランジスタの制御電極及び前記キャパシタの第１の電極に接続された第２の主電極とを有し、
前記センストランジスタは、前記三端子発光素子の前記制御電極に接続された第１の主電極と、前記センスラインに接続された第２の主電極とを有し、
前記キャパシタは、前記補正ラインに接続された第２の電極を有し、且つ
前記選択トランジスタ及び前記センストランジスタは、前記走査ラインに接続された制御電極を有する、
請求項４に記載の発光サブピクセル回路。
【請求項１６】
前記制御トランジスタの前記第１の主電極と前記三端子発光素子の前記制御電極との間のノードと、前記選択トランジスタの前記第２の主電極と前記制御トランジスタの前記制御電極と前記キャパシタの前記第１の電極との間のノードと、の間に挿入された第２のキャパシタ、を更に有する請求項１５に記載の発光サブピクセル回路。
【請求項１７】
ディスプレイパネル用の発光サブピクセル回路を駆動する方法であって、請求項８又は９に記載の発光サブピクセル回路の前記所定の光度に対応するデータが、保持のために電圧に基づいてプログラムされる駆動サイクル中に、プログラミングの完了後に前記電源ラインに補正電圧を与える更なるステップを含む、発光サブピクセル回路を駆動する方法。
【請求項１８】
ディスプレイパネル用の発光サブピクセル回路を駆動する方法であって、請求項１０乃至１２の何れか一項に記載の発光サブピクセル回路の前記所定の光度に対応するデータが、保持のために電圧に基づいてプログラムされる駆動サイクル中に、プログラミングの完了後に前記補正ラインに補正電圧を与える更なるステップを含む、発光サブピクセル回路を駆動する方法。
【請求項１９】
ディスプレイパネル用の発光サブピクセル回路を駆動する方法であって、請求項１３に記載の発光サブピクセル回路が選択されて、前記所定の光度に対応するデータが保持のために電圧に基づいてプログラムされる駆動サイクル中に、サブピクセルの前記選択に先立って前記センスラインを所定のプリチャージ電圧にプリチャージするステップと、前記センスラインにおける電圧変化を検出するステップと、プログラミングの完了後に前記電源ラインに補正電圧を与えるステップとを含む、発光サブピクセル回路を駆動する方法。
【請求項２０】
ディスプレイパネル用の発光サブピクセル回路を駆動する方法であって、請求項１４乃至１６の何れか一項に記載の発光サブピクセル回路が選択されて、前記所定の光度に対応するデータが保持のために電圧に基づいてプログラムされる駆動サイクル中に、サブピクセルの前記選択に先立って前記センスラインを所定のプリチャージ電圧にプリチャージするステップと、前記センスラインにおける電圧変化を検出するステップと、プログラミングの完了後に前記補正ラインに補正電圧を与えるステップとを含む、発光サブピクセル回路を駆動する方法。
【請求項２１】
前記センスラインにおける前記電圧変化が正又は負の方向であることが見出された場合に、再び前記電圧変化が検出される前に、前記プリチャージ電圧が、前記正又は負の方向と同じ方向に所定の一ステップだけ変更される、請求項１９又は２０に記載の発光サブピクセル回路を駆動する方法。
【請求項２２】
前記電圧変化が前記正又は負の方向とは逆の方向に反転されるまで、請求項２１に規定された手順が繰り返される、請求項２１に記載の発光サブピクセル回路を駆動する方法。
【請求項２３】
前記補正ラインへの補正電圧の印加によって前記三端子発光素子の光度が補正される、請求項１８及び２０乃至２２の何れか一項に記載の発光サブピクセル回路を駆動する方法。
【請求項２４】
前記制御トランジスタの前記制御電極への補正電圧の付加的印加によって、前記三端子発光素子の光度が補正される、請求項１７又は１９に記載の発光サブピクセル回路を駆動する方法。
【請求項２５】
前記補正電圧は、前記センスラインにおける前記電圧変化に対応するステップ幅に基づいて設定される、請求項１９乃至２２の何れか一項に記載の発光サブピクセル回路を駆動する方法。
【請求項２６】
前記センスラインにおける前記電圧変化の量が、前記電圧変化を反転ならしめるステップ数によって決定される、請求項１９乃至２２の何れか一項に記載の発光サブピクセル回路を駆動する方法。
【請求項２７】
前記補正電圧は、前記センスラインにおける前記電圧変化に対応するステップ幅に基づいて設定され、前記ステップ幅及び前記ステップ数が、電子データとして記憶素子に格納される、請求項２６に記載の発光サブピクセル回路を駆動する方法。
【請求項２８】
前記所定のプリチャージ電圧が、電子データとして前記記憶素子に格納される、請求項２７に記載の発光サブピクセル回路を駆動する方法。
【請求項２９】
前記所定の光度に対応するデータ、前記所定のプリチャージ電圧、及び前記補正電圧が、前記記憶素子に格納されたデータテーブルを参照することによって決定される、請求項２８に記載の発光サブピクセル回路を駆動する方法。
【請求項３０】
前記所定の光度に対応するデータ、前記所定のプリチャージ電圧、及び前記補正電圧が、前記記憶素子に格納された数学モデルを用いて計算及び決定される、請求項２５に記載の発光サブピクセル回路を駆動する方法。
【請求項３１】
前記センスラインにおける前記電圧変化が、比較器によって検出される、請求項１９乃至２２の何れか一項に記載の発光サブピクセル回路を駆動する方法。
【請求項３２】
請求項１乃至１６の何れか一項に記載の発光サブピクセル回路を含む複数のサブピクセルをマトリクスに配置して有するディスプレイパネル。
【請求項３３】
請求項３２に記載のディスプレイパネルを組み込んでいるディスプレイユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイパネル用の発光サブピクセル回路、その駆動方法、及び該サブピクセル回路を用いるディスプレイパネル／ユニットに関し、より具体的には、三端子発光素子を使用する発光サブピクセル回路、その駆動方法、及び該サブピクセル回路を用いるディスプレイパネル／ユニットに関する。
【背景技術】
【０００２】
近年、三端子の発光素子である発光トランジスタの研究開発が進められている。直線状の発光領域を備えたＴＦＴ（薄膜トランジスタ）の構造と同様のプレーナ構造を持つ発光トランジスタ（例えば、特許文献１参照）、及び、より大きい発光領域を備えた接合型トランジスタの構造と同様の積層構造を持つ発光トランジスタ（例えば、特許文献２参照）が、提案又は開示されている。このような発光トランジスタは何れも、それを通じて正孔が注入されるアノード電極、それを通じて電子が注入されるカソード電極、及び電流を制御する制御電極、という３つの端子を備えている（これらの電極の名称は開示ごとに異なることがある）。
【０００３】
しかしながら、このような三端子発光素子に関する実用的なサブピクセル回路及びその駆動方法については、実質的に提案されていない。
【０００４】
図１は、従来の三端子発光素子を採用するサブピクセル回路の典型的な構成を示す図である（特許文献３参照）。この構成においては、その中に設けられた、ゲート電極２と、ソース電極４と、発光層５と、透明電極６とを有する三端子発光素子２３が、走査ライン２１とデータライン２２とで構成されるマトリクス配線に、単純なやり方で接続されている。このサブピクセル構成において、三端子発光素子２３は、そのサブピクセルが選択されたときにのみ光を放ち、また、薄膜トランジスタ２４及び三端子発光素子２３におけるバラつき及び劣化の補償は何ら考慮されていない。
【０００５】
同様に、図２（ａ）及び２（ｂ）は、従来の三端子発光素子を採用するサブピクセル回路の典型的な構成を示している（特許文献４参照）。この構成においては、キャパシタ１８５に発光強度制御電圧をプログラムする（書き込む）ための駆動方法が開示されているが、トランジスタ１８３、１８４及び三端子発光素子１４０におけるバラつき及び劣化の補償は何ら考慮されていない。
【０００６】
その一方で、最近、高い機能性についてのディスプレイの要求がますます厳しくなっている。これらの要求を満たすためには、多数のデバイスを利用するディスプレイユニットが、その駆動方法とともに提案されなければならない。
【０００７】
本発明は、スイッチング素子におけるバラつき及び三端子発光素子における劣化を補償するよう高速走査が可能な電圧プログラム駆動を有した、三端子発光素子を採用するディスプレイパネル用のサブピクセル回路と、その駆動方法と、及び該サブピクセル回路を用いるディスプレイパネル／ユニットとを提供し得る。
【０００８】
ここでの、従来技術として与えられる特許文献又はその他の事柄の参照は、その文献又は事柄が知られていたこと又はそれが含む情報が請求項のうちの何れかの優先日において一般常識の部分であったことを認めるものとして理解されるべきではない。
【０００９】
用語“有する”、“有した”又は“有している”が本明細書中（請求項を含む）で使用される場合、それらは、述べられる機構、整数値、ステップ若しくはコンポーネントの存在を規定しているが、１つ以上のその他の機構、整数値、ステップ若しくはコンポーネント、又はそれらの群の存在を除外していないとして解釈されるべきである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−２４６６３９号公報
【特許文献２】特開２００５−２９３９８０号公報
【特許文献３】特開平７−５７８７１号公報
【特許文献４】特開２００７−１４９９２２号公報
【発明の概要】
【００１１】
本発明の一態様によれば、ディスプレイパネル用の発光サブピクセル回路が提供され、当該発光サブピクセル回路は、少なくとも２つのスイッチング素子と、少なくとも１つの容量素子又はキャパシタと、少なくとも１つの三端子発光素子と、上記三端子発光素子に電力を供給する電源ラインと、接地又はグランドラインと、サブピクセルを発光のために選択する走査ラインと、上記三端子発光素子にデータを供給するデータラインとを有し、上記電源ライン、上記接地又はグランドライン、上記走査ライン、及び上記データラインの各々が、上記少なくとも２つのスイッチング素子と、上記少なくとも１つの容量素子又はキャパシタと、上記少なくとも１つの三端子発光素子との間の接続をなす導通路として機能し、上記三端子発光素子の所定の光度に対応するデータが、電圧に基づいてプログラムされ、且つ、プログラムされる電圧とは異なる補正電圧が、上記三端子発光素子に与えられる。
【００１２】
本発明の他の一態様によれば、ディスプレイパネル用の発光サブピクセル回路を駆動する方法が提供され、これは、規定されるサブピクセル回路の上記所定の光度に対応するデータが、保持のために電圧に基づいてプログラムされる駆動サイクル中に、プログラミングの完了後に上記電源ラインに補正電圧を与える更なるステップを含む。
【００１３】
本発明の他の一態様によれば、上述の発光サブピクセル回路を含む複数のサブピクセルをマトリクスに配列して有するディスプレイパネルが提供される。
【００１４】
本発明の他の一態様によれば、上述のディスプレイパネルを組み込むディスプレイユニットが提供される。
【００１５】
本発明は、高精細で高速に走査することが可能で、スイッチングトランジスタ特性におけるバラつき及び／又は三端子発光素子における劣化を補正することが可能な、サブピクセル回路、その駆動方法、並びにそのようなサブピクセル回路及び駆動方法を使用するディスプレイパネル／ユニットを実装し得る。
【図面の簡単な説明】
【００１６】
【図１】従来の三端子発光素子を用いるサブピクセル回路の典型的な構成を示す図である
【図２】従来の三端子発光素子を用いるサブピクセル回路の典型的な構成を示す図である。図２（ａ）は、従来の第１のサブピクセル回路の典型的な構成を示す図である。図２（ｂ）は、従来の第２のサブピクセル回路の典型的な構成を示す図である。
【図３】本発明の第１実施形態に従った、発光ディスプレイユニットサブピクセル回路の第１態様を示す図である。
【図４】本発明の第１実施形態に従った、発光ディスプレイユニットサブピクセル回路の第２態様を示す図である。
【図５】本発明の第１実施形態に従った、発光ディスプレイユニットサブピクセル回路の第３態様を示す図である。
【図６】本発明の第１実施形態に従った、発光ディスプレイユニットサブピクセル回路の第４態様を示す図である。
【図７】図４のサブピクセル回路における時間の経過に伴う電圧の印加を示す模式図である。図７（ａ）は、時間の経過に伴う走査ラインへの電圧の印加を示す図である。図７（ｂ）は、時間の経過に伴う三端子発光素子への電圧の印加を示す図である。図７（ｃ）は、時間の経過に伴う図４の点Ａへの電圧の印加を示す図である。
【図８】本発明の第２実施形態に従った、発光ディスプレイユニットサブピクセル回路の第１態様を示す図である。
【図９】本発明の第２実施形態に従った、発光ディスプレイユニットサブピクセル回路の第２態様を示す図である。
【図１０】本発明の第２実施形態に従った、発光ディスプレイユニットサブピクセル回路の第３態様を示す図である。
【図１１】本発明の第２実施形態に従った、発光ディスプレイユニットサブピクセル回路の第４態様を示す図である。
【図１２】図８のサブピクセル回路における時間の経過に伴う電圧の印加を示す模式図である。図１２（ａ）は、時間の経過に伴う走査ラインへの電圧の印加を示す図である。図１２（ｂ）は、時間の経過に伴う三端子発光素子への電圧の印加を示す図である。図１２（ｃ）は、時間の経過に伴う図８の点Ａへの電圧の印加を示す図である。図１２（ｄ）は、時間の経過に伴う補正ラインへの電圧の印加を示す図である。
【図１３】本発明の第３実施形態に従った、発光ディスプレイユニットサブピクセル回路の第１態様を示す図である。
【図１４】本発明の第３実施形態に従った、発光ディスプレイユニットサブピクセル回路の第２態様を示す図である。
【図１５】本発明の第３実施形態に従った、発光ディスプレイユニットサブピクセル回路の第３態様を示す図である。
【図１６】本発明の第３実施形態に従った、発光ディスプレイユニットサブピクセル回路の第４態様を示す図である。
【図１７】図１３のサブピクセル回路における時間の経過に伴う電圧の印加を示す模式図である。図１７（ａ）は、時間の経過に伴う走査ラインへの電圧の印加を示す図である。図１７（ｂ）は、時間の経過に伴う三端子発光素子への電圧の印加を示す図である。図１７（ｃ）は、時間の経過に伴う図１３の点Ａへの電圧の印加を示す図である。図１７（ｄ）は、時間の経過に伴うセンスラインにおける検出電圧の電圧波形を示す図である。
【図１８】そのセンスラインが検知ユニットに接続されるサブピクセル回路を示す図である。
【図１９】時間の経過に伴う様々な箇所での電圧を示す図である。図１９（ａ）は、時間の経過に伴う走査ラインへの電圧の印加を示す図である。図１９（ｂ）は、時間の経過に伴う三端子発光素子への電圧の印加を示す図である。図１９（ｃ）は、時間の経過に伴う図１８の点Ａへの電圧の印加を示す図である。図１９（ｄ）は、時間の経過に伴う補正ラインへの電圧の印加を示す図である。図１９（ｅ）は、時間の経過に伴うセンスラインにおける検出電圧の電圧波形を示す図である。
【図２０】図１８のものとは異なる検知ユニットの構成を示す図である。
【図２１】点Ａにおける電圧（プログラムバイアス）と三端子発光素子の制御電極電圧との間の関係、及び三端子発光素子１０の制御電極電圧とルミネセンス特性との間の関係を示す例示的なルックアップテーブルである。図２１（ａ）は、電圧プログラムに関する例示的なルックアップテーブルである。図２１（ｂ）は、三端子発光素子に関する例示的なルックアップテーブルである。
【図２２】本発明の一実施形態に従った発光ディスプレイパネル及び発光ディスプレイユニットの一例を示す図である。
【図２３】本発明の一実施形態に従った発光ディスプレイパネル及び発光ディスプレイユニットの他の一例を示す図である。
【発明を実施するための形態】
【００１７】
本発明に従った実施形態が、添付の図面を参照して後述される。
【００１８】
［第１実施形態］
図３−６は、本発明の第１実施形態に従ったディスプレイユニット用発光サブピクセル回路の様々な態様を示す図である。第１実施形態では、１つのサブピクセルが、１つの三端子発光素子１０と、２つのｎチャネルＴＦＴ２０、３０と、１つ若しくは２つのキャパシタ５０、６０とで構成され、これらが、電源ライン７０、グランドライン８０、走査ライン９０、及びデータライン１００に接続されている。
【００１９】
その一方で、図７は、図４のサブピクセル回路における時間の経過に伴う電圧の印加を示す模式図であり、この図は、図４に示すサブピクセル回路がマトリクスに配列された発光ディスプレイパネル内の第ｎライン及び第（ｎ＋１）ラインのサブピクセル回路にデータ電圧が供給される際の時間に関係するものである。図７（ａ）は、時間の経過に伴う走査ライン９０への電圧の印加を示している。図７（ｂ）は、時間の経過に伴う三端子発光素子１０へのデータ電圧の印加を示している。図７（ｃ）は、時間が経過するときの図４の点Ａへの電圧の印加を示している。図７（ｃ）の“点Ａ”は、図４の制御トランジスタ３０のゲート３１に接続された配線又は導通路の点Ａに対応し、時間の経過に伴う制御トランジスタ３０のゲート電圧を示している。
【００２０】
図４に示されるように、制御トランジスタ３０は、三端子発光素子１０の制御電極１１に接続されたドレイン電極３２を有するとともに、グランドライン８０に接続されたソース電極３３を有する。三端子発光素子１０は、グランドライン８０に接続されたカソード電極１３を有する。制御トランジスタ３０はまた、キャパシタ５０の一方の電極５２と選択トランジスタ２０のソース電極２３とに接続されたゲート電極３１を有する。選択トランジスタ２０はまた、走査ライン９０に接続されたゲート電極２１を有するとともに、データライン１００に接続されたドレイン電極２２を有する。キャパシタ５０の他方の電極５１はグランドライン８０に接続される。
【００２１】
三端子発光素子１０は、アノード電極１２とカソード電極１３とにわたって印加される電圧のレベル又はアノード電極１２及びカソード電極１３を流れ抜ける電流のレベルに対応するルミネセンスレベルで発光する発光素子であるとともに、そのルミネセンスレベルが制御電極１１の電流又は電位によって制御されるものである。制御トランジスタ３０は、三端子発光素子１０の光度を調節するためのトランジスタである。選択トランジスタ２０は、発光するように駆動されるサブピクセルを選択するためのトランジスタである。
【００２２】
電源ライン７０は、サブピクセル回路に電力を供給するための配線である。グランドライン８０は、サブピクセル回路に含まれる回路要素をグランドに落とすための配線である。走査ライン９０は、サブピクセルを選択するための配線である。選択トランジスタ２０をアクティブにする選択電圧を走査ライン９０に供給することは、発光のために駆動されるサブピクセルの選択を可能にする。データライン１００は、三端子発光素子１０にデータ（電流又は電圧）を供給するための配線である。この電圧のレベルによって、三端子発光素子１０のルミネセンスが制御される。
【００２３】
走査ライン９０及び選択トランジスタ２０のゲート２１に電圧が印加されると、選択トランジスタ２０がアクティブになって、データライン１００に与えられたデータ信号（電圧）を制御トランジスタ３０のゲート電極（点Ａ）３１に印加させる。これは、所定レベルの電流が三端子発光素子１０に流れて、データ信号（電圧）に対応するルミネセンスで三端子発光素子１０に発光させることをもたらす。走査ライン９０に印加される電圧がなくなると、選択トランジスタ２０は非アクティブになるが、制御トランジスタ３０のゲート電圧（点Ａ）は、走査電圧の次の印加まで、キャパシタ５０によって一定レベルに維持される。
【００２４】
その一方で、図７のデータ信号（電圧）に（又は、から）補正電圧を足し合わせる（又は、引き去る）ことによって得られる電圧を、制御トランジスタ３０のゲート３１に印加することができる。これは、三端子発光素子１０を流れ抜ける電流を、補正電圧に対応する程度だけ増大又は低減させる。
【００２５】
三端子発光素子１０の、その劣化によって生じる光度の低下は、発光層間の界面への電荷の蓄積に起因して、抵抗の増大を生じさせる傾向を有し得るが、これは、所定レベルの電流を三端子発光素子１０の制御電極１１に通すのに要する電圧の変動をもたらす。これが起こると、三端子発光素子１０に所定レベルのデータ電圧が供給されたとしても、三端子発光素子１０は所望レベルの光度を生成することができない（すなわち、光度が低下される）。
【００２６】
上述のように、第１実施形態に従ったサブピクセル回路は、三端子発光素子１０における劣化が、所定の光度を生成するのに要する電圧の変動をもたらすとしても、データ電圧に補正電圧を重畳させることによって、所定の光度が生成されることを確保する。
【００２７】
図３は、キャパシタ５０の一方の電極５１が、グランドライン８０に代えて、電源ライン７０に接続される点で、図４に示したものとは僅かに異なっており、回路構成及びサブピクセル回路動作において、図４に示したサブピクセル回路との間にその他の違いはない。
【００２８】
図５及び６は各々、２つのキャパシタ５０、６０を有するサブピクセル回路を示しており、キャパシタ６０の一方の電極６１が点Ａに接続され、他方の電極６２が制御トランジスタ３０のドレイン電極３２に接続されて、制御トランジスタ３０の閾値電圧におけるバラつきを補正する更なる機能を与えている。図５は、キャパシタ６０を追加した図３のサブピクセル回路を示している。図６は、キャパシタ６０を追加した図４のサブピクセル回路を示している。
【００２９】
図５及び６に示したサブピクセル回路は、三端子発光素子１０の劣化だけでなく、制御トランジスタ３０の閾値電圧のバラつきについても、それに由来する電圧バラつきに適応して、そのような電圧バラつきにかかわらずに所定の光度を生成する。
【００３０】
［第２実施形態］
図８−１１は、本発明の第２実施形態に従った発光ディスプレイユニットサブピクセル回路の様々な態様を示す図である。第２実施形態では、１つのサブピクセルが、２つのｎチャネルトランジスタ２０、３０と、１つ若しくは２つのキャパシタ５０、６０と、１つの三端子発光素子１０とで構成され、これらが、電源ライン７０、グランドライン８０、走査ライン９０、データライン１００、及び補正ライン１１０に接続されている。
【００３１】
その一方で、図１２は、図８のサブピクセル回路における時間の経過に伴う電圧の印加を示す模式図であり、この図は、図８に示すサブピクセル回路がマトリクスに配列された発光ディスプレイパネル内の第ｎライン及び第（ｎ＋１）ラインのサブピクセル回路にデータ電圧が供給される際の時間に関係するものである。図１２（ａ）は、時間の経過に伴う走査ライン９０への電圧の印加を示している。図１２（ｂ）は、時間の経過に伴う三端子発光素子１０へのデータ電圧の印加を示している。図１２（ｃ）は、時間の経過に伴う図８の点Ａへの電圧の印加を示している。図１２（ｃ）の“点Ａ”は、図８の制御トランジスタ３０のゲート３１に接続された配線の点Ａに対応し、時間の経過に伴う制御トランジスタ３０のゲート電圧を示している。図１２（ｄ）は、時間の経過に伴う補正ライン１１０への電圧の印加を示している。
【００３２】
図８に示されるように、制御トランジスタ３０は、グランドライン８０に接続されたソース電極３３を有するとともに、三端子発光素子１０の制御電極１１に接続されたドレイン電極３２を有する。三端子発光素子１０は、電源ライン７０に接続されたアノード電極１２を有するとともに、グランドライン８０に接続されたカソード電極１３を有する。制御トランジスタ３０はまた、キャパシタ５０の一方の電極５２と選択トランジスタ２０のソース電極２３とに接続されたゲート電極３１を有する。選択トランジスタ２０はまた、走査ライン９０に接続されたゲート電極２１を有するとともに、データライン１００に接続されたドレイン電極２２を有する。キャパシタ５０の他方の電極５１は補正ライン１１０に接続される。
【００３３】
走査ライン９０及び選択トランジスタ２０のゲート２１に電圧が印加されると、選択トランジスタ２０がアクティブになって、データライン１００に与えられたデータ信号（電圧）を制御トランジスタ３０のゲート電極（点Ａ）３１に印加させる。これは、所定レベルの電流が三端子発光素子１０の制御電極１１に流れて、データ信号（電圧）に対応するルミネセンスで三端子発光素子１０に発光させることをもたらす。走査ライン９０に印加される電圧がなくなると、選択トランジスタ２０は非アクティブになるが、制御トランジスタ３０のゲート電圧（点Ａ）は、走査電圧の次の印加まで、キャパシタ５０によって一定レベルに維持される。
【００３４】
その一方で、図１２（ｄ）の補正信号（電圧）を補正ラインに（又は、から）足し合わせる（又は、引き去る）ことによって得られる電圧を、制御トランジスタ３０のゲート３１に印加することができる。これは、三端子発光素子１０を流れ抜ける電流を、補正電圧に対応する程度だけ増大又は低減させる。
【００３５】
三端子発光素子１０の、その劣化によって生じる光度の低下は、発光層間の界面への電荷の蓄積に起因して、抵抗の増大を生じさせる傾向を有し得るが、これは、所定レベルの電流を三端子発光素子１０の制御電極１１に通すのに要する電圧の変動をもたらす。これが起こると、三端子発光素子１０に所定レベルのデータ電圧が供給されたとしても、三端子発光素子１０は所望レベルの光度を生成することができない（すなわち、光度が低下される）。
【００３６】
図９及び１０においては、制御トランジスタ３０のソース電極３３に補正電圧を供給することで、三端子発光素子１０の制御電極１１を流れる電流を、補正電圧に対応する程度だけ増大又は低減させる。
【００３７】
図９は、キャパシタ５０の一方の電極５１が補正ライン１１０に代えて電源ライン７０に接続される点、及び制御トランジスタ３０のソース電極３３がグランドラインに代えて補正ライン１１０に接続される点で、図８に示したものとは僅かに異なるサブピクセル回路を示す図であり、回路構成において、図８に示したサブピクセル回路との間にその他の違いはない。また、サブピクセル回路動作においては、補正電圧が制御トランジスタ３０のゲート電極３１又は制御トランジスタ３０のソース電極３３に印加されることを除いて、図８に示したサブピクセル回路との間に違いはない。
【００３８】
図１０は、キャパシタ５０の電極５１が、電源ライン７０に代えて、グランドライン８０に接続される点で、図９に示したものとは僅かに異なるサブピクセル回路を示しており、回路構成及びサブピクセル回路動作において、図９に示したサブピクセル回路との間にその他の違いはない。
【００３９】
図１１は、２つのキャパシタ５０、６０を有するサブピクセル回路を示しており、キャパシタ６０の一方の電極６１が点Ａに接続され、他方の電極６２が制御トランジスタ３０のドレイン電極３２に接続されて、制御トランジスタ３０の閾値電圧におけるバラつきを補正する更なる機能を与えている。図１１に示したサブピクセル回路は、三端子発光素子１０の劣化だけでなく、制御トランジスタ３０の閾値電圧のバラつきについても、それに由来する電圧バラつきに適応して、そのような電圧バラつきにかかわらずに所定の光度を生成する。
【００４０】
［第３実施形態］
図１３−１６は、本発明の第３実施形態に従った発光ディスプレイユニットサブピクセル回路の様々な態様を示す図である。第３実施形態では、１つのサブピクセルが、３つのｎチャネルトランジスタ２０、３０、４０と、１つ若しくは２つのキャパシタ５０、６０と、１つの三端子発光素子１０とで構成され、これらが、電源ライン７０、グランドライン８０、走査ライン９０、データライン１００、補正ライン１１０、及びセンスライン１２０に接続されている。
【００４１】
その一方で、図１７は、図１３のサブピクセル回路における時間の経過に伴う電圧の印加を示す模式図である。図１７は、図１３に示すサブピクセル回路がマトリクスに配列された発光ディスプレイパネル内の第ｎライン及び第（ｎ＋１）ラインのサブピクセル回路にデータ電圧が供給される際の時間に関係するものである。図１７（ａ）は、時間の経過に伴う走査ライン９０への電圧の印加を示している。図１７（ｂ）は、時間の経過に伴う三端子発光素子１０へのデータ電圧の印加を示している。図１７（ｃ）は、時間の経過に伴う図１３の点Ａへの電圧の印加を示している。図１７（ｃ）の“点Ａ”は、図１３の制御トランジスタ３０のゲート３１に接続された配線の点Ａに対応し、時間の経過に伴う制御トランジスタ３０のゲート電圧を示している。図１７（ｄ）は、センスライン１２０における検出電圧の波形を示している。
【００４２】
図１３に示されるように、制御トランジスタ３０は、グランドライン８０に接続されたソース電極３３を有するとともに、三端子発光素子１０の制御電極１１に接続されたドレイン電極３２を有する。三端子発光素子１０は、電源ライン７０に接続されたアノード電極１２を有するとともに、グランドライン８０に接続されたカソード電極１３を有する。制御トランジスタ３０はまた、キャパシタ５０の一方の電極５２と選択トランジスタ２０のソース電極２３とに接続されたゲート電極３１を有する。選択トランジスタ２０はまた、走査ライン９０に接続されたゲート電極２１を有するとともに、データライン１００に接続されたドレイン電極２２を有する。キャパシタ５０の他方の電極５１は電源ライン７０に接続される。センストランジスタ４０は、走査ライン９０に接続されたゲート電極４１を有し、センスライン１２０に接続されたドレイン電極４２を有し、そして、三端子発光素子１０の制御電極１１に接続されたソース電極４３を有する。
【００４３】
走査ライン９０及び選択トランジスタ２０のゲートに電圧が印加されると、選択トランジスタ２０及びセンストランジスタ４０がアクティブになって、データライン１００に与えられたデータ信号（電圧）を制御トランジスタ３０のゲート電極（点Ａ）３１に印加させる。これは、所定レベルの電流が三端子発光素子１０の制御電極１１に流れて、データ信号（電圧）に対応するルミネセンスで三端子発光素子１０に発光させることをもたらす。同時に、三端子発光素子１０の制御電極１１が、センストランジスタ４０を介してセンスライン１２０に接続され、センスライン１２０の電位と三端子発光素子１０の制御電極１１の電位との間の比較をもたらす。
【００４４】
走査ライン９０に印加される電圧がなくなると、選択トランジスタ２０は非アクティブになるが、制御トランジスタ３０のゲート電圧（点Ａ）は、走査電圧の次の印加まで、キャパシタ５０によって一定レベルに維持される。
【００４５】
その一方で、図１７の補正信号（電圧）を元々のデータ信号に（又は、から）足し合わせる（又は、引き去る）ことによって得られる電圧を、制御トランジスタ３０のゲート３１に印加することができる。これは、三端子発光素子１０を流れ抜ける電流を、補正電圧に対応する程度だけ増大又は低減させる。
【００４６】
三端子発光素子１０の、その劣化によって生じる光度の低下は、発光層間の界面への電荷の蓄積に起因して、抵抗の増大を生じさせる傾向を有し得るが、これは、所定レベルの電流を三端子発光素子１０の制御電極１１に通すのに要する電圧の変動をもたらす。これが起こると、三端子発光素子１０に所定レベルのデータ電圧が供給されたとしても、三端子発光素子１０は所望レベルの光度を生成することができない（すなわち、光度が低下される）。
【００４７】
その一方で、センスライン１２０は、センストランジスタ４０がアクティブになる前に、所定レベルの電位に充電されており、センストランジスタ４０がアクティブになるときに電位変化を被る。このような変化の向きを検出することは、三端子発光素子１０の制御電極１１の電位が所定レベルの電位よりも高いか低いかについての決定が為されることを可能にする。
【００４８】
基本動作は、図８に示したサブピクセル回路のものと同じである。
【００４９】
図１４は、制御トランジスタ３０のソース電極３３が、グランドライン８０に代えて、補正ライン１１０に接続される点で、図１３に示したものとは僅かに異なるサブピクセル回路を示す図である。図１４に示したピクセル回路は補正ライン１１０を有しており、それに補正電圧が印加される。
【００５０】
図１５は、制御トランジスタ３０のソース電極３３が補正ライン１１０に代えてグランドライン８０に接続される点、及びキャパシタ５０の電極５１が電源ライン７０に代えて補正ライン１１０に接続される点で、図１４に示したものとは僅かに異なるサブピクセル回路を示す図である。図１５に示したサブピクセル回路においては、この補正ライン１１０に補正電圧が印加される。
【００５１】
図１６は、２つのキャパシタ５０、６０を有するサブピクセル回路を示しており、キャパシタ６０の一方の電極６１が点Ａに接続され、他方の電極６２が制御トランジスタ３０のドレイン電極３２に接続されて、制御トランジスタ３０の閾値電圧におけるバラつきを補正する更なる機能を与えている。図１６に示したサブピクセル回路は、三端子発光素子１０の劣化だけでなく、制御トランジスタ３０の閾値電圧のバラつきについても、それに由来する電圧バラつきに適応して、そのような電圧バラつきにかかわらずに所定の光度を生成する。
【００５２】
［第４実施形態］
図１８は、そのセンスライン１２０が検知ユニット１３０に接続される上述のサブピクセル回路を示す図である。図１８に示すサブピクセル回路は、検知ユニット１３０を除いて、図１５に示したものと同じである。図１８における参照符号及び記号は、図１５において同じ参照符号及び記号を持つものと同じコンポーネントを指しおり、同じコンポーネントについての繰り返しの説明は省略する。
【００５３】
図１８に示すサブピクセル回路において、三端子発光素子１０の制御電極１１の電圧を測定するため、センスライン１２０及び比較器の一方の端子（図１８の反転端子１３２ａ）が、プリチャージ電源１３１によって設定される電圧に、前もって充電される（すなわち、プリチャージされる）。このようなプリチャージは、図１８の右下に示される状態に対応し、そこでは、スイッチＳＷ１、ＳＷ２が、それぞれ、オン、オフにされて、プリチャージ電源１３１によって設定される電圧が比較器１３２の反転端子１３２ａに与えられる。
【００５４】
次に、走査ライン９０に電圧が与えられると、選択トランジスタ２０及びセンストランジスタ４０がアクティブになり、センスライン１２０が三端子発光素子１０の制御電極１１に電気的に接続される。これは、図１８の左下に示されるように、スイッチ１、２が、それぞれ、オフ、オンであることをもたらす。この時点で、三端子発光素子１０の制御電極における電圧がプリチャージ電圧よりも低い場合、センスライン１２０の電位が僅かに下降し、比較器１３２での電位比較の過程を介して、比較器１３２からロー（低）電圧を出力させる。対照的に、三端子発光素子１０の制御電極における電圧がプリチャージ電圧よりも高い場合、センスライン１２０の電位が僅かに上昇し、比較器１３２での電位比較の過程を介して、比較器１３２からハイ（高）電圧を出力させる。
【００５５】
図１９は、時間が経過するときの様々な箇所での電位を示す模式図である。図１９は、図１８に示したサブピクセル回路がマトリクスに配列された発光ディスプレイパネル内の第ｎライン及び第（ｎ＋１）ラインのサブピクセル回路にデータ電圧が供給される際の時間に関係するものである。図１９（ａ）は、時間の経過に伴う走査ライン９０への電圧の印加を示している。図１９（ｂ）は、時間の経過に伴う三端子発光素子１０へのデータ電圧の印加を示している。図１９（ｃ）は、時間の経過に伴う図１８の点Ａへの電圧の印加を示している。図１９（ｄ）は、時間の経過に伴う補正ライン１１０への電圧の印加を示している。図１９（ｅ）は、センスライン１２０における検出電圧の波形を示している。
【００５６】
図２０は、図１８のものとは異なる検知ユニット１４０の構成を示す図である。検知ユニット１４０は、スイッチが比較器１４２の非反転端子に接続される点で、図１８のものと同じであるが、キャパシタ１４３及びスイッチＳＷ１が反転端子１４２ａに接続される点、及びそれらに並列にプリチャージ電源１４１及びスイッチＳＷ０が接続される点で、図１８のものと異なっている。
【００５７】
この構成では、プリチャージモードにおいて、図２０の右下に示されるように、プリチャージ電源１４１によって設定される電圧が比較器１４２の反転端子１４２ａに印加され、そして、このようなプリチャージ電圧が検知ユニット１４０内のキャパシタ１４３によって維持される。
【００５８】
センシング動作を実行するとき、検知ユニット１４０は、図２０の左下に示される状態に切り替えられ、選択トランジスタ２０及びセンストランジスタ４０をアクティブにするように走査ライン９０が活性化される。これは、データライン１００に与えられた電圧が制御トランジスタ３０を介して三端子発光素子１０の制御電極１１に与えられることをもたらす。この時点において、センストランジスタ４０はアクティブにされており、且つセンスライン１２０は、プリチャージ電源１４１によって設定されるプリチャージ電圧にプリチャージされており、それにより、三端子発光素子１０の制御電極における電圧を、センスライン１２０を介して比較器１４２の非反転端子に１４２ｂに入力させて、プリチャージ電圧との比較を得る。三端子発光素子１０の制御電極における電圧がプリチャージ電圧よりも高い場合、比較器１４２からハイレベルの電圧信号が出力され、そのことから三端子発光素子１０の制御電極における電圧の上昇が検出される。
【００５９】
上述のように、検知ユニット１４０は、図２０に示した構成を有し得る。また、検知ユニット１４０は、構成においてこれらの実施形態に限定されるものではなく、三端子発光素子１０の制御電極電圧における変動を検出することができるのであれば、様々なその他の構成を有していてもよい。
【００６０】
図２１は、点Ａにおける電圧（プログラムバイアス）と三端子発光素子の制御電極電圧との間の関係、及び三端子発光素子１０の制御電極電圧とルミネセンス特性との間の関係を示す例示的なルックアップテーブルである。
【００６１】
一例として、約１０００ｃｄ／ｍ２のルミネセンスを生成するように三端子発光素子１０が動作されるケースを仮定する。図２１（ｂ）から、約１０００ｃｄ／ｍ２に対応する制御電極電圧が２．１０Ｖに設定される。図２１（ａ）から、プログラムバイアスが２．９０Ｖに設定される。そして、センスライン１２０が、制御電極電圧に一致する２．１０Ｖにプリチャージされる。
【００６２】
最初の走査における比較器１３２、１４２からのハイ信号出力は、制御トランジスタ３０のゲート電極３１が２．１Ｖにチャージされているにもかかわらず、プリチャージ電圧が三端子発光素子１０の制御電極電圧よりも低いことを指し示す。その場合、第２の走査が実行される前に、プリチャージ電圧が一ステップ（刻み；このケースでは＋０．１Ｖ）だけ上昇される。
【００６３】
（４回繰り返しての走査試行後の）２．５Ｖのプリチャージ電圧で初めて比較器１３２、１４２からのロー出力をもたらす場合、制御トランジスタ３０のゲート電極電圧が１９％だけ上昇していて、三端子発光素子の制御電極電圧が約１４％だけ低下していると予想されることになる。
【００６４】
上述のように、センスライン１２０を介して検出される制御トランジスタ３０のゲート電極電圧の変動が正方向（すなわち上昇傾向）に上昇するとき、再びセンスライン１２０によって制御トランジスタ３０のゲート電極電圧の変動が検出される前に、プリチャージ電圧も同様に正方向（すなわち上昇傾向）に一ステップだけ上昇され得る。電圧変動が負方向（すなわち下降傾向）に低下するように変わるまで上述の処理を繰り返すことによって、電圧補正に必要なステップ数を決定することができる。これは、適切な電圧補正に基づくルミネセンス補正（すなわち光度補正）を可能にする。この例では、正方向すなわち上昇傾向にある電圧変動を説明したが、電圧変動が負方向すなわち下降傾向にある場合にも同じ処理を行うことができる。つまり、プリチャージ電圧が、制御トランジスタ３０のゲート電極３１の電圧変動に対応する負方向の適切なステップ数だけ変更され、それにより、適切な電圧補正に基づくルミネセンス補正（すなわち光度補正）が可能になる。
【００６５】
ルミネセンスの低下を補償することには２つの選択肢が存在する。それら選択肢のうちの１つめは、制御トランジスタ３０のゲート電極３１に関する電圧設定を２．１Ｖから２．５Ｖに変更することによって遂行され得る。第２の選択肢は、キャパシタ５０を通じて制御トランジスタ３０のゲート電圧を上昇させるように、ピクセル走査に続いて補正ラインに＋０．４Ｖを印加することによって遂行され得る。この場合、制御トランジスタ３０に関するルックアップテーブルを更新する必要はない。
【００６６】
ルックアップテーブルは、例えば不揮発性メモリ又はＲＯＭ（読み出し専用メモリ）などの所定の記憶素子に格納され得る。このような記憶素子に格納されたルックアップテーブルを参照することによって、所定のルミネセンスに対応するデータ、プリチャージ電圧、及び補正電圧が決定され得る。
【００６７】
また、ルックアップテーブルを使用することなく印加電圧を数学的に計算する方法が存在する。数学モデルが、例えば不揮発性メモリ又はＲＯＭなどの所定の記憶素子に格納され得る。このような記憶素子に格納された数学モデルを参照することによって、所定のルミネセンスに対応するデータ、プリチャージ電圧、及び補正電圧が決定され得る。
【００６８】
第１乃至第４実施形態にて説明した発光ディスプレイパネルサブピクセル回路及びその駆動方法は、このようなサブピクセル回路及びその駆動方法を使用するディスプレイパネル及びディスプレイユニットに適用されることができる。発光ディスプレイパネルは、発光ディスプレイパネルサブピクセル構造を各々が有する複数のピクセルをマトリクスに配列することによって構成されることができる。また、発光ディスプレイユニット又は発光ディスプレイシステムは、画像処理回路、制御回路、及び筐体を用いて構成されることができる。
【００６９】
図２２は、本発明の一実施形態に従った発光ディスプレイパネル及び発光ディスプレイユニットの一例を示す図である。パネルディスプレイユニット１５０及びパネル駆動ユニット１６０が図２２に示されているが、このパネルディスプレイユニット１５０は、マトリクスに配列された複数の、第１乃至第４実施形態にて説明されたサブピクセルで構築される。パネル駆動ユニット１６０は、発光ディスプレイパネルとして構築されたパネルディスプレイユニット１５０を駆動するためのユニットであり、画像を表示するのに必要とされる様々な画像処理回路を備えている。この構成を用いて、発光ディスプレイユニットが実装される。
【００７０】
図２３は、本発明の一実施形態に従った発光ディスプレイパネル及び発光ディスプレイユニットの他の一例を示す図である。図２３は、発光ディスプレイパネルを構成するパネルディスプレイユニット１５１をテレビジョン受像機に組み込んだ発光ディスプレイユニットの一例を示している。
【００７１】
上述のように、発光ディスプレイパネル及び発光ディスプレイユニットは、第１乃至第４実施形態に従ったサブピクセル回路及びその駆動方法を用いて構築され得る。
【００７２】
以上の好適実施形態を参照して、これらに限定されるものではないが、本発明の典型的な構成を説明した。本発明の範囲内で様々な変更が考えられる。
【符号の説明】
【００７３】
１０  三端子発光素子
２０−４０  トランジスタ（スイッチング素子）
５０、６０、１４３  キャパシタ
７０  電源ライン
８０  グランドライン
９０  走査ライン
１００  データライン
１１０  補正ライン
１２０  センスライン
１３０、１４０  検知ユニット
１５０、１５１  パネルディスプレイユニット
１６０  パネル駆動ユニット
【図１】
2017538158.tif 000003
【図２（ａ）】
2017538158.tif 000004
【図２（ｂ）】
2017538158.tif 000005
【図３】
2017538158.tif 000006
【図４】
2017538158.tif 000007
【図５】
2017538158.tif 000008
【図６】
2017538158.tif 000009
【図７】
2017538158.tif 000010
【図８】
2017538158.tif 000011
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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