(57)【要約】  本開示の実施形態は、製造方法と同様に、フッ素化グラフェンの層を含む多層グラフェンアセンブリと、ダイと、そのような構造を含むシステムとを記載する。フッ素化グラフェンは、非フッ素化グラフェン層の望ましい特性を維持しながら、他のグラフェン層に絶縁インターフェースを提供する。アセンブリは、集積回路デバイスにおいてグラフェンを用いるための、及びグラフェンを他の材料と整合させるための複数の新たなオプションを提供する。他の実施形態は、記載され及び／又は請求され得る。
2017527975.tif 000002
【特許請求の範囲】
【請求項１】
グラフェンを含む第１の層と、
前記グラフェンを含む第１の層上に直接配置される、フッ素化グラフェンを含む第２の層と
を備える、集積回路において用いられるアセンブリ。
【請求項２】
前記グラフェンを含む第１の層は、グラフェンを含む第３の層上に直接配置される、請求項１に記載のアセンブリ。
【請求項３】
前記フッ素化グラフェンの第２の層上に直接配置される、フッ素化グラフェンを含む第３の層を更に備える、請求項１に記載のアセンブリ。
【請求項４】
前記フッ素化グラフェンの第２の層上に直接配置される、グラフェンを含む第３の層を更に備える、請求項１に記載のアセンブリ。
【請求項５】
前記フッ素化グラフェンの第２の層上に配置される電気絶縁材料の層を更に備える、請求項１に記載のアセンブリ。
【請求項６】
前記電気絶縁材料の層上に配置される導電性材料を更に備える、請求項５に記載のアセンブリ。
【請求項７】
前記電気絶縁材料の層上に配置される、フッ素化グラフェンを含む追加の層を更に備える、請求項５に記載のアセンブリ。
【請求項８】
前記フッ素化グラフェンを含む追加の層上に配置される、グラフェンを含む追加の層を更に備える、請求項７に記載のアセンブリ。
【請求項９】
半導体基板と、
前記半導体基板上に配置されるグラフェンを含む層と、
前記グラフェンを含む層上に直接配置される、フッ素化グラフェンを含む層と
を備える、ダイ。
【請求項１０】
前記フッ素化グラフェンを含む層上に配置されるゲート電極を更に備える、請求項９に記載のダイ。
【請求項１１】
前記ゲート電極の外面に隣接して配置される、前記フッ素化グラフェンを含む層の領域は、主に非フッ素化グラフェンを含む、請求項１０に記載のダイ。
【請求項１２】
前記フッ素化グラフェンを含む層と前記ゲート電極との間に配置されるゲート誘電体を更に備える、請求項１０に記載のダイ。
【請求項１３】
前記ゲート誘電体は、前記フッ素化グラフェンを含む層上に直接配置され、前記ダイは、前記ゲート誘電体と前記ゲート電極との間に直接配置される、フッ素化グラフェンを含む追加の層を更に備える、請求項１２に記載のダイ。
【請求項１４】
前記ゲート電極は、グラフェンを含む少なくとも１つの追加の層から形成される、請求項１０から１３のいずれか１項に記載のダイ。
【請求項１５】
前記グラフェンを含む層は、トランジスタデバイスのチャネルとしての機能を果たし、前記フッ素化グラフェンを含む層は、前記トランジスタデバイスのゲート誘電体としての機能を果たす、請求項９に記載のダイ。
【請求項１６】
前記ダイは、前記半導体基板上に配置されるデバイス層を含み、
前記デバイス層は、１又は複数のトランジスタデバイスを含み、
前記ダイは、前記デバイス層上に配置される相互接続層を含み、
グラフェンを含む前記層は、前記相互接続層に配置され、前記１又は複数のトランジスタデバイスの複数の電気信号を伝送する、
請求項９に記載のダイ。
【請求項１７】
前記フッ素化グラフェンを含む層上に配置される低誘電率誘電材料を更に備え、前記低誘電率誘電材料は、前記フッ素化グラフェンを含む層と追加の相互接続層との間に配置される、請求項１６に記載のダイ。
【請求項１８】
グラフェンを含む第２の層上に直接配置される、グラフェンを含む第１の層を含む多層スタックを提供する段階と、
前記グラフェンを含む第１の層の前記グラフェンをフッ素化する段階と
を備える、アセンブリを製造する方法。
【請求項１９】
多層スタックを提供する段階は、
前記グラフェンを含む第２の層を、化学的気相成長により基板上に堆積する段階と、
前記グラフェンを含む第１の層を、前記グラフェンを含む第２の層に結合する段階と
を含む、請求項１８に記載の方法。
【請求項２０】
グラフェンを含む追加の層を、前記グラフェンを含む第１の層に結合する段階を更に備える、請求項１８に記載の方法。
【請求項２１】
前記グラフェンを含む追加の層の前記グラフェンをフッ素化する段階を更に備える、請求項２０に記載の方法。
【請求項２２】
フッ素化グラフェンを含む追加の層を、前記グラフェンを含む第１の層に結合する段階を更に備える、請求項１８に記載の方法。
【請求項２３】
前記第１の層の前記グラフェンをフッ素化する段階の前に、前記グラフェンを含む第１の層上に導電性材料を堆積させる段階と、
前記第１の層の前記グラフェンをフッ素化する段階の前に、前記グラフェンを含む第１の層の１又は複数の部分を露出すべく、前記導電性材料の複数の部分を選択的に除去する段階とを更に備え、
前記導電性材料は、前記第１の層の前記グラフェンの前記フッ素化中に、前記導電性材料により覆われる前記グラフェンを含む第１の層の複数の部分がフッ素化されることを防ぐ、
請求項１８に記載の方法。
【請求項２４】
回路基板と、
前記回路基板と結合されるダイとを備え、
前記ダイは、
半導体基板と、
前記半導体基板上に配置されるグラフェンを含む層と、
前記グラフェンを含む層上に直接配置されるフッ素化グラフェンを含む層と
を含む、コンピューティングデバイス。
【請求項２５】
前記ダイはプロセッサであって、
前記コンピューティングデバイスは、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、音声コーデック、映像コーデック、パワーアンプ、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、及びカメラのうちの１又は複数を含むモバイルコンピューティングデバイスである、請求項２４に記載のコンピューティングデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は概して、複数の集積回路の分野、より具体的には、多層グラフェン構造を組み込む集積回路デバイスとダイとシステムとに用いられるフッ素化グラフェンを含む多層グラフェン構造、及びそのような構造とデバイスとを形成するための方法に関する。
【背景技術】
【０００２】
グラフェンは、高移動度の可能性、及びもともと薄い物質形状を示すので、関心の高い材料である。しかしながら、典型的には、グラフェンのコンダクタンス及び移動度への顕著な減少なく、グラフェンを集積回路（ＩＣ）デバイスで用いる絶縁体と整合させることは難しいとされてきた。フッ素化は、グラフェンの抵抗率を著しく増加し、それを絶縁体に変換することが示されてきた。しかし、グラフェンの有益なコンダクタンス及び移動度特性を維持しながら、高品質なインターフェースの絶縁体をグラフェンに配置するという問題を解決することが出来なかった。
【図面の簡単な説明】
【０００３】
複数の実施形態は、複数の添付の図面と併せて、以下の詳細な説明によって、容易に理解されるであろう。この説明を容易にすべく、同様の参照符号は、同様の構造要素を示す。複数の実施形態は、複数の添付の図面の図において、例示的なものとして示されており、限定的なものとして示されるものではない。
【図１Ａ】いくつかの実施形態に従った、異なるグラフェンアセンブリの側断面図を概略的に示す。
【図１Ｂ】いくつかの実施形態に従った、異なるグラフェンアセンブリの側断面図を概略的に示す。
【図１Ｃ】いくつかの実施形態に従った、異なるグラフェンアセンブリの側断面図を概略的に示す。
【図１Ｄ】いくつかの実施形態に従った、異なるグラフェンアセンブリの側断面図を概略的に示す。
【図１Ｅ】いくつかの実施形態に従った、異なるグラフェンアセンブリの側断面図を概略的に示す。
【図２Ａ】いくつかの実施形態に従った、他の誘電材料を組み込むグラフェンアセンブリの側断面図を概略的に示す。
【図２Ｂ】いくつかの実施形態に従った、他の誘電材料を組み込むグラフェンアセンブリの側断面図を概略的に示す。
【図３Ａ】いくつかの実施形態に従った、チャネル又は相互接続構造に用いられるグラフェンアセンブリの側断面図を概略的に示す。
【図３Ｂ】いくつかの実施形態に従った、チャネル又は相互接続構造に用いられるグラフェンアセンブリの側断面図を概略的に示す。
【図４Ａ】いくつかの実施形態に従った、トンネル障壁として用いられるグラフェン及びフッ素化グラフェンの側断面図を概略的に示す。
【図４Ｂ】いくつかの実施形態に従った、トンネル障壁として用いられるグラフェン及びフッ素化グラフェンの側断面図を概略的に示す。
【図４Ｃ】いくつかの実施形態に従った、トンネル障壁として用いられるグラフェン及びフッ素化グラフェンの側断面図を概略的に示す。
【図５】いくつかの実施形態に従った、集積回路（ＩＣ）アセンブリの側断面図を概略的に示す。
【図６】いくつかの実施形態に従った、グラフェンアセンブリを製造する方法のためのフロー図を概略的に示す。
【図７】いくつかの実施形態に従った、グラフェンアセンブリを製造する方法のためのフロー図を概略的に示す。
【図８】いくつかの実施形態に従った、選択的にフッ素化された領域を含むグラフェンアセンブリを製造する方法のためのフロー図を概略的に示す。
【図９】いくつかの実施形態に従った、本明細書に記載されるようなグラフェン構造を含み得る例示的なシステムを、概略的に示す。
【発明を実施するための形態】
【０００４】
本開示の実施形態は、フッ素化グラフェンを含む多層グラフェンアセンブリと、そのようなアセンブリを組み込むダイ及びシステムと、グラフェンアセンブリを形成するための方法とを含む。多層アセンブリを少なくとも１つのフッ素化グラフェン層と共に使用することは、グラフェンが、他の材料と整合し、そのコンダクタンス又は高移動度が劣化することなくＩＣデバイスに用いられることを可能とする。フッ素化グラフェン層は、他のグラフェン層に絶縁インターフェースを提供し得、これらの望ましいコンダクタンス及び移動度性能を維持する。多層グラフェンアセンブリの多数の実装例が開示される。
【０００５】
以下の説明において、複数の例示的な実施の様々な態様は、当業者により一般に用いられる用語を用いて記載されることで、これらの作業の本質を他の当業者に伝達するであろう。しかしながら、本開示の実施形態は、記載される態様のうちのいくつかのみを用いて実施され得ることが当業者には明らかであろう。説明を目的として、例示的な実施の十分な理解を提供すべく、具体的な数、材料、及び構成を記載する。しかしながら、本開示の実施形態は具体的な詳細がなくても実施され得ることが一当業者には明らかであろう。他の例では、周知の特徴は、例示的な実施を不明瞭にしないために、省略され又は簡略化される。
【０００６】
以下の詳細な説明において、この一部を形成する添付の図面に参照が付され、全体に渡り同様の番号が同様の部分を示し、これは本開示の主題が実施され得る、例示の実施形態の方法として示される。他の実施形態が利用され得、本開示の範囲を逸脱することなく、構造的変更又は論理的変更が成され得ることが理解されよう。従って、以下の詳細な説明は限定的意味に解釈されるべきではなく、実施形態の範囲は、添付された特許請求の範囲及びこれらの均等物によって画定される。
【０００７】
本開示の目的のために、「Ａ及び／又はＢ」という表現は、（Ａ）、（Ｂ）又は（Ａ及びＢ）を意味する。本開示の目的のために、「Ａ、Ｂ、及び／又はＣ」という表現は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ、及びＣ）を意味する。
【０００８】
説明は、上／下、内／外、上方／下方等のような視点に基づく説明を用い得る。このような説明は、単に説明を容易にするために用いられるのであり、本明細書に記載される実施形態の応用を任意の具体的な方向に限定することは意図されていない。
【０００９】
説明は、同一又は異なる実施形態のうちの１又は複数をそれぞれ参照し得る表現「実施形態において」、「複数の実施形態において」、又は「いくつかの実施形態において」を用い得る。更に、「備える」、「含む」、「有する」等の用語は、本開示の実施形態に関連して用いられるように、同義語である。
【００１０】
用語「と結合される」はその派生物とともに、本明細書で用いられ得る。「結合される」は、以下の１又は複数を意味し得る。「結合される」は、２つ又はそれより多くの要素が、直接物理的に又は電気的に接触することを意味し得る。しかしながら、「結合される」はまた、２つ又はそれより多くの要素が間接的に互いに接触することを意味し得るが、更にまだ互いに協働又は作用し、１又は複数の他の要素が、互いに結合されると言われる要素間に結合され又は接続されることを意味し得る。用語「直接結合される」は、２つ又はそれより多くの要素が直接接触することを意味し得る。
【００１１】
様々な実施形態において、「第２の特徴部上に形成された、堆積された、さもなければ配置された第１の特徴部」という表現は、第１の特徴部が、第２の特徴部にわたって形成されている、堆積されている、又は配置されていることを意味し得、第１の特徴部の少なくとも一部が、第２の特徴部の少なくとも一部と、直接接触し得る（例えば、直接物理的及び／又は電気的に接触している）。あるいは、間接的に接触し得る（例えば、第１の特徴部と第２の特徴部との間に１又は複数の他の特徴部を有する）。
【００１２】
本明細書で用いられるように、用語「モジュール」は、１又は複数のソフトウェア又はファームウェアプログラムを実行する特定用途向け集積回路（ＡＳＩＣ）、電子回路、システムオンチップ（ＳＯＣ）、プロセッサ（共用、専用、又は群）、及び／又はメモリ（共用、専用、又は群）、論理回路の組み合わせ、及び／又は記載された機能を提供するその他の適切なコンポーネントの一部を指し得、又は含み得る。
【００１３】
図１Ａから１Ｅは、いくつかの実施形態に従った、異なるグラフェンアセンブリの側断面図を示す。それぞれのアセンブリにおいて、フッ素化グラフェンの１又は複数の層は、（トランジスタ又は非局所スピンバルブのような）電荷ベース又はスピンベースのデバイスに対する誘電材料又はトンネル障壁として用いられ得る。更に、それぞれのアセンブリは、電荷流又はスピン流を伝導するのに用いられることが出来る、非フッ素化グラフェンの１又は複数の層を含み得る。図面全体を通して、小さな空間が、異なる層を明確にすべく含まれている。実際のところ、複数の層は互いに接触し得、図面は、（特に、同一の材料の複数の層が互いに隣接して配置されるところで）異なる層をより容易に識別し、分類すべく、いくつかの例においてわずかに分解した断面図を示すものと見なされるべきであろう。特に断りのない限り、層間の任意の間隙は、これらの目的のために含まれているのであって、最終的なアセンブリにおける間隙又は空間を表すことは意図されていない。
【００１４】
図１Ａは、非フッ素化グラフェンの層１０６と、フッ素化グラフェンの層１０４とを含み得るアセンブリ１００を示す。非フッ素化グラフェンの層１０６は、その導電特性を保持し得、従って、電荷流又はスピン流を伝導するのに有用であり、フッ素化グラフェンの層１０４は、絶縁性を有し、電界効果ゲート用の誘電材料としての機能を果たし得る。ゲート１０２は、フッ素化グラフェンの層１０４上に形成され得る。ゲート電極材料は、任意の適切な導電性材料で構成され得、例えば、仕事関数の金属のような、例えば１又は複数の金属を含む。フッ素化グラフェンの層１０４は、非フッ素化グラフェンの層１０６の導電特性を減少させることなくゲートが形成されることを可能とし得る。このようにして、インターフェースとして１又は複数のフッ素化グラフェン層を用いることにより、非フッ素化グラフェン層の所望の導電性を維持しながら、グラフェンを複数の材料と整合させ、グラフェンをデバイスに組み込むことが可能となり得る。  更に、フッ素化グラフェン層は、原子的に薄く、ピンホールフリーの高品質な誘電体をグラフェンに堆積する際に発生する典型的な問題を回避するピンホールフリーの誘電材料、及び／又はインターフェースを提供し得る。
【００１５】
図１Ｂは、別のアセンブリ１１０を示す。アセンブリ１１０は、非フッ素化グラフェン層１１９を含み得る。非フッ素化グラフェン層１１９は、その導電特性を保持し得、従って、電荷流又はスピン流を伝導するのに有用であり得る。アセンブリ１１０は更に、フッ素化グラフェン１１４、１１６、１１８の複数の層を含み得る。以下の図６から８に関連して更に詳細に説明されるように、層１１４、１１６、１１８は、個別に堆積され及びフッ素化され得るか、別個にフッ素化され得、その後、結合され得る。アセンブリ１１０は更に、ゲート１１２を含み得る。ゲート１１２は、上記で説明されたゲート１０２と同様であり得る。
【００１６】
図１Ｃは、アセンブリ１２０を示す。アセンブリ１２０は、３つの非フッ素化グラフェン層１２９、１２８、１２６を含み得る。非フッ素化グラフェン層１２９、１２８、１２６は、これらの導電特性を保持し得、従って、電荷流又はスピン流を伝導するのに有用であり得る。追加の非フッ素化グラフェン層の存在は、前の実施形態と比較すると、アセンブリの電荷又はスピンを流す能力を増加させ得る。アセンブリ１２０は更に、フッ素化グラフェン１２４の層を含み得る。アセンブリ１２０は更に、ゲート１２２を含み得る。ゲート１２２は、上記で説明されたゲート１０２と同様であり得る。
【００１７】
図１Ｄは、アセンブリ１３０を示す。アセンブリ１３０は、２つの非フッ素化グラフェン層１３９、１３８を含み得る。非フッ素化グラフェン層１３９、１３８は、これらの導電特性を保持し得、従って、電荷流又はスピン流を伝導するのに有用であり得る。追加の非フッ素化グラフェン層の存在は、いくつかの前の実施形態と比較すると、アセンブリの電荷を流す能力を増加させ得る。アセンブリ１３０は更に、フッ素化グラフェン１３６、１３４の２つの層を含み得る。アセンブリ１３０は更に、ゲート１３２を含み得る。ゲート１３２は、上記で説明されたゲート１０２と同様であり得る。２つの非フッ素化グラフェン層１３９、１３８が示されるが、追加の非フッ素化グラフェン層が含まれ得る。
【００１８】
図１Ｅは、アセンブリ１４０を示す。アセンブリ１４０は、非フッ素化グラフェン層１４９を含み得る。非フッ素化グラフェン層１４９は、その導電特性を保持し得、従って、電荷流又はスピン流を伝導するのに有用であり得る。アセンブリ１４０は更に、フッ素化グラフェン１４８、１４６、１４４の３つの層を含み得る。アセンブリ１４０は更に、ゲートを含み得る。上記で説明されたゲートと異なり、ゲートは非フッ素化グラフェンの１又は複数の層から形成され得る。この例において、３つの層１５２、１５４、１５６が示されるが、より少ない又はより多くの層が利用され得る。このようにして、鉛直方向のトンネル電界効果トランジスタ（ＦＥＴ）をグラフェンから形成することが可能となり得る。それにより、別のゲート（不図示）と静電気的に、又は化学的のいずれかで調整することにより、キャリア濃度を、キャリア密度、又は非フッ素化グラフェン層１４９もしくはグラフェンゲート（この例において、層１５２、１５４、１５６を含む）のいずれか又は両方を調整することにより、トンネル電流は変調され得る。具体的な配置で示されるが、１又は複数のグラフェン層から形成されるゲートは、限定されるものではないが、アセンブリ１００、１１０、１２０、１３０を含む、任意の数のアセンブリに組み込まれ得る。更に、他のアセンブリ構成が可能であり、それらは、具体的に示され、説明されたものより多い又はより少ないグラフェン（フッ素化及び非フッ素化の両方）層を有するアセンブリを含む。非フッ素化グラフェン層１４９は、ダイ製造処理中に、基板上もしくはダイ製造処理中のダイの別の層上に形成され、又は基板もしくはダイの別の層に結合され得る。
【００１９】
図２Ａ及び２Ｂは、いくつかの実施形態に従った、他の誘電材料を組み込む複数のグラフェンアセンブリの側断面図を示す。これらの実施形態において、フッ素化グラフェン層は、非フッ素化グラフェン層の望ましい導電特性を維持しながら、非フッ素化グラフェン層を他の誘電材料と整合するのに利用され得る。
【００２０】
図２Ａは、アセンブリ２００を示す。アセンブリ２００は、非フッ素化グラフェン層２０８を含み得る。上記で説明されたように、非フッ素化グラフェン層２０８は、電荷流又はスピン流を流すのに用いられ得る。単一の非フッ素化グラフェン層２０８として示されるが、いくつかの実施形態において、例えば、アセンブリ２００の電荷又はスピンを流す能力を増加させるべく、追加の非フッ素化グラフェン層が含まれ得る。アセンブリ２００は更に、フッ素化グラフェン層２０６を含み得る。フッ素化グラフェン層２０６は，非フッ素化グラフェン層２０８と誘電材料２０４との間のインターフェースとして作用し得る。様々な実施形態によると、誘電材料２０４は、二酸化ケイ素（ＳｉＯ２）又は高誘電率材料のような材料で形成されるゲート誘電体であり得る。ゲート誘電体層において用いられ得る高誘電率材料の例は、限定されるものではないが、酸化ハフニウム、酸化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、及び亜鉛ニオブ酸鉛を含む。アセンブリ２００はまた、ゲート２０２を含み得る。ゲート２０２は、ゲート１０２と同様であり得、上記で説明されたようにゲート電極材料から形成され得る。代替的に、ゲート２０２は、前に説明され、図２Ｂにおいて示されるように、非フッ素化グラフェンの１又は複数の層から形成され得る。フッ素化グラフェン層２０６を提供することは、従って、非フッ素化グラフェン層２０８の導電特性を維持しながら、多数の他の誘電材料が利用されることを可能とし得る。更に、フッ素化グラフェン層は、原子的に薄く、高品質な誘電材料をグラフェンに堆積する際において発生する典型的な問題を回避する、ピンホールフリーのインターフェースを提供し得る。
【００２１】
図２Ｂは、アセンブリ２２０を示す。アセンブリ２２０は、アセンブリ２００と同様であり得るが、この例においては、非フッ素化グラフェンの３つの層２２２、２２４、２２６から形成されるゲートで示される。従って、フッ素化グラフェン２２８の追加の層は、ゲート（特に層２２６）と誘電材料２３０との間のインターフェースとして機能すべく含まれ得る。アセンブリ２００と同様で、アセンブリ２２０は、非フッ素化グラフェン層２３４を含み得る。上記で説明されたように、非フッ素化グラフェン層２３４は、電荷又はスピン流を流すのに用いられ得る。単一の非フッ素化グラフェン層２３４として示されるが、追加の非フッ素化グラフェン層は、いくつかの実施形態において、例えば、アセンブリ２２０の電荷又はスピンを流す能力を増加させるべく含まれ得る。アセンブリ２２０は更に、フッ素化グラフェン層２３２を含み得る。フッ素化グラフェン層２３２は、非フッ素化グラフェン層２３４と誘電材料２３０との間のインターフェースとして作用し得る。誘電材料２３０は、上記で説明された誘電材料２０４と同様であり得る。従って、ゲートと誘電材料との間のインターフェースとしてフッ素化グラフェンの層を含むことにより、非フッ素化グラフェンの１又は複数の層から形成されるゲートを利用することが可能となり得る。具体的な配置が示されているものの、フッ素化又は非フッ素化グラフェンの追加の層を含む、他の変形が可能である。
【００２２】
図３Ａ及び３Ｂは、チャネル又は相互接続構造で用いられるグラフェンアセンブリの側断面図を示す。図３Ａは、アセンブリ３００を示す。アセンブリ３００は、非フッ素化グラフェン層３０８を含み得る。非フッ素化グラフェン層３０８は、いくつかの実施形態において、チャネル又は相互接続として機能し得る。単一の非フッ素化グラフェン層３０８が示されているが、非フッ素化グラフェンの複数の層が、前に説明されたように含まれ得る。アセンブリ３００は更に、フッ素化グラフェン層３０６を含み得る。フッ素化グラフェン層３０６は、非フッ素化グラフェン層３０８上に配置され得る。フッ素化グラフェン層３０６は、非フッ素化グラフェン層３０８と誘電材料３０４との間にインターフェースを提供し得る。いくつかの実施形態において、誘電材料は、誘電率を低下させるためのフッ素及び／又はカーボンドーピングの有無に関わらず、ＳｉＯ２を含み得る。加えて、低誘電率相互接続誘電体は、誘電率を低下させるべく異なる程度の多孔性を有する、多孔質であり得る。孔は、規則的又は不規則的であり得、低誘電率ポロゲン又はエアからなり得る。１００パーセント多孔性の例において、低誘電率誘電材料は、エアギャップ（Ａｉｒ  Ｇａｐ）と一般に称される実装例においてエアからなり得る。誘電材料３０４は、隣接する相互接続構造のような、隣接する電荷を流すコンポーネント間でのクロストーク又は容量の問題を防ぐ一助となり得る。アセンブリ３００は更に、相互接続３２０を含み得る。相互接続３２０は、以下で更に詳細に説明されるように電気信号を伝送すべく、導電性材料、例えば、金属又は非フッ素化グラフェンから形成され得る。従って、いくつかの実施形態において、フッ素化グラフェン層（例えば３０６）の使用は、非フッ素化グラフェンが相互接続構造において利用され、誘電体（例えば３０４）及び他の金属又は他の非フッ素化グラフェン相互接続（例えば３２０）のような他の導電性相互接続構造を含む他の相互接続材料と整合することを可能とし得る。
【００２３】
図３Ｂは、アセンブリ３２０を示す。アセンブリ３２０は、フッ素化グラフェンと誘電材料との組み合わせにより分離され得る、２つの多層非フッ素化グラフェン構造を示す。このように、相互接続の配置において主な導体としてグラフェンを用いることが可能となり得る。アセンブリ３２０は、複数の非フッ素化グラフェン層３３８、３３６、３３４を含み得る。前に説明されたように、複数の層を用いることは、電荷又はスピンを流す能力を増加させ得る。非フッ素化グラフェン層３３８、３３６、３３４は、チャネル又は相互接続として機能し得る。アセンブリ３２０は更に、フッ素化グラフェン層３３２を含み得る。フッ素化グラフェン層３３２は、非フッ素化グラフェン層３３８、３３６、３３４と誘電材料３３０との間のインターフェースとして機能し得る。誘電材料３３０は、図３Ａに関して上記で説明された誘電材料３０４と同様であり得る。第２のフッ素化グラフェン層３２８は、誘電材料３３０と、追加の非フッ素化グラフェン層との間で整合すべく、誘電材料３３０のもう一方の面上に含まれ得る。追加の非フッ素化グラフェン層３２６、３２４、３２２は、追加の相互接続構造を形成すべく含まれ得る。従って、いくつかの実施形態において、誘電材料３３０と相互接続の非フッ素化グラフェン層との間のフッ素化グラフェン（３３２、３２８）のインターフェース層を有する誘電材料３３０により、複数のグラフェン相互接続は互いに分離され得る。従って、非フッ素化グラフェンの望ましい導電特性を維持しながら、様々な誘電材料をグラフェン相互接続と利用することが可能となり得る。
【００２４】
図４Ａから４Ｃは、例えば、横方向の局所又は非局所スピンバルブデバイスにおいて、トンネル障壁として用いられるグラフェン及びフッ素化グラフェンの側断面図を示す。図４Ａは、２つのゲート電極４０２、４０４を含むアセンブリ４００を示す。ゲート電極４０２、４０４は、前に説明されたゲート電極と同様であり得、スピンベースのデバイスの場合においては、強磁性金属、又は別のものと比較して１つのスピン型からより多くの電子を注入することが可能である他の材料からなる可能性があるだろう。アセンブリ４００はまた、ゲート電極４０２、４０４に隣接して位置する非フッ素化グラフェンの領域４０８、４１０とともにフッ素化グラフェンの層４０６を含み得る。この配置は、層４０６をフッ素化する前にゲート電極４０２、４０４を形成することにより形成され得る。このようにして、ゲート電極４０２、４０４はフッ素化工程中に領域４０８、４１０に対するマスクとして機能し得、領域４０８及び４１０がフッ素化されることを防ぐ。アセンブリ４００は更に、非フッ素化グラフェン層４１２を含み得る。非フッ素化グラフェン層４１２は、電荷ベースのトランジスタデバイス、又はスピンベースの局所又は非局所スピンバルブデバイスの電荷又はスピンチャネルとして機能し得る。
【００２５】
図４Ｂは、２つのゲート電極４２２、４２４を含むアセンブリ４２０を示す。ゲート電極４２２、４２４は、前に説明されたゲート電極と同様であり得る。図４Ａのアセンブリ４００と同様に、アセンブリ４２０はまた、ゲート電極４２２、４２４に隣接して位置する非フッ素化グラフェンの領域４２８、４３０とともにフッ素化グラフェンの層４２６を含み得る。この配置は、図４Ａを参照して上記で説明されたように形成され得る。アセンブリ４００と異なり、アセンブリ４２０は、非フッ素化グラフェン層を含まない。むしろ、アセンブリ４２０は、導電性材料４３２の層を含み得る。  導電性材料４３２は、スピンチャネル用にＳｉのような半導体、スピンチャネル用にＣｕのような金属、又はスピンチャネル用にＭｏＳ２のような別の２Ｄ材料を含み得る。導電性材料４３２は、電荷ベースのトランジスタの電荷、又はスピンベースの局所又は非局所スピンバルブデバイスの電荷又はスピンチャネルとして機能し得る。従って、いくつかの実施形態において（フッ素化又は非フッ素化された）グラフェンは、他の材料がチャネルを形成するのに用いられるものとしても、トンネル障壁として用いられ得る。
【００２６】
図４Ｃは、２つのゲート電極４４２、４４４を含むアセンブリ４４０を示す。ゲート電極４４２、４４４は、前に説明されたゲート電極と同様であり得、スピンベースのデバイスの場合において、強磁性金属、又は別のものと比較して、１つのスピン型からより多くの電子を注入することが可能である他の材料からなる可能性があるだろう。アセンブリ４４０はまた、ゲート電極４４２、４４４に隣接して位置するフッ素化グラフェンの層４４６を含み得る。図４Ａのアセンブリ４００と異なり、アセンブリ４４０においては、ゲート電極４４２、４４４に隣接する領域４４８及び４５０がフッ素化される。このようにして、層４４６のフッ素化グラフェンは、デバイスに対するトンネル障壁を形成し得る。この配置は、層４４６をフッ素化した後で、ゲート電極４４２、４４４を形成することにより、形成され得る。アセンブリ４４０は更に、非フッ素化グラフェン層４５２を含み得る。非フッ素化グラフェン層４５２は、電荷ベースのトランジスタデバイス、又はスピンベースの局所又は非局所のスピンバルブデバイスの電荷又はスピンチャネルとして機能し得る。
【００２７】
図５は、いくつかの実施形態に従った、集積回路（ＩＣ）アセンブリ５００の側断面図を示す。いくつかの実施形態において、ＩＣアセンブリ５００は、パッケージ基板５２１と電気的及び／又は物理的に結合された、１又は複数のダイ（以下「ダイ５０２」）を含み得る。いくつかの実施形態において、分かるように、パッケージ基板５２１は、回路基板５２２と電気的に結合され得る。
【００２８】
ダイ５０２は、ＣＭＯＳデバイスの形成と関連して用いられる薄膜堆積、リソグラフィ、エッチング等のような半導体製造技術を用いて半導体材料（例えば、シリコン）から作成された個々の製品を表し得る。いくつかの実施形態において、ダイ５０２は、プロセッサ、メモリ、ＳｏＣ又はＡＳＩＣであり得、それを含み得、又はいくつかの実施形態における、その一部であり得る。いくつかの実施形態において、例えば、モールド化合物又はアンダーフィル材料（不図示）のような電気絶縁材料が、ダイ５０２の少なくとも一部及び／又はダイレベルの相互接続構造５０６を封止し得る。
【００２９】
ダイ５０２は、多種多様な適切な構成によって、パッケージ基板５２１に取り付けられることが出来、その構成は、例えば、図示されるように、フリップチップ構成でパッケージ基板５２１に直接結合される構成を含む。フリップチップ構成において、電気回路を含むダイ５０２のアクティブ面Ｓ１は、バンプ、ピラー、又はダイ５０２を電気的にパッケージ基板５２１にまた結合し得る他の適切な構造のようなダイレベル相互接続構造５０６を用いて、パッケージ基板５２１の表面に取り付けられる。ダイ５０２のアクティブ面Ｓ１は、本明細書で記載されるようなマルチ閾値電圧のトランジスタデバイスを含み得る。非アクティブ面Ｓ２は、分かるように、アクティブ面Ｓ１の反対側に配置され得る。
【００３０】
ダイ５０２は概して、半導体基板５０２ａと、１又は複数のデバイス層（以下「デバイス層５０２ｂ」）と、１又は複数の相互接続層（以下、「相互接続層５０２ｃ」）とを含み得る。いくつかの実施形態において、半導体基板５０２ａは、例えばシリコンのようなバルク半導体材料から実質的に構成され得る。デバイス層５０２ｂは、トランジスタデバイスのようなアクティブデバイスが半導体基板に形成される領域を表し得る。デバイス層５０２ｂは、例えば、グラフェンアセンブリ（例えば、上記で説明された１００、１１０、１２０、１３０、１４０、２００、２１０）、及び／又はトランジスタデバイスのソース／ドレイン領域のような構造を含み得る。相互接続層５０２ｃは、デバイス層５０２ｂにおける（電荷又はスピンベースのデバイスであり得る）アクティブデバイスに、又はそれから電気信号又はスピン情報を伝送するように構成される相互接続構造を含み得る。例えば、相互接続層５０２ｃは、電気伝送及び／又はコンタクトを提供するトレンチ及び／又はビアを含み得る。いくつかの実施形態において、３００、３２０のようなアセンブリは、相互接続構造として用いられ得、相互接続層５０２ｃの一部として形成され得る。様々な前の図面で示されるように、ゲート電極構造は、デバイス層５０２ｂのトランジスタデバイスと相互接続層５０２ｃの相互接続構造との間に配置され得、及びそれらを電気的に結合し得る。
【００３１】
いくつかの実施形態において、ダイレベル相互接続構造５０６は、ダイ５０２と他の電気デバイスとの間で電気信号を伝送するように構成され得る。電気信号は、例えば、ダイ５０２の動作と関連して用いられる、入力／出力（Ｉ／Ｏ）信号、及び／又は電源／接地信号を含み得る。
【００３２】
いくつかの実施形態において、パッケージ基板５２１は、例えば、味の素ビルドアップフィルム（ＡＢＦ）基板のような、コア及び／又はビルドアップ層を有するエポキシベース積層基板である。パッケージ基板５２１は、他の実施形態において、例えば、ガラス、セラミック又は半導体材料から形成された基板を含む他の適切なタイプの基板を含み得る。
【００３３】
パッケージ基板５２１は、ダイ５０２へ、又はダイ５０２から複数の電気信号を伝送するように構成され電気伝送機能を含み得る。複数の電気伝送機能は、例えば、パッケージ基板５２１の１又は複数の面上に配置されるパッド又はトレース（不図示）、及び／又は例えば、トレンチ、ビア、又は電気信号をパッケージ基板５２１を介して伝送する他の相互接続構造のような内部伝送機能（不図示）を含み得る。例えば、いくつかの実施形態において、パッケージ基板５２１は、ダイ５０２のそれぞれのダイレベル相互接続構造５０６を受け入れるように構成されるパッド（不図示）のような電気伝送機能を含み得る。
【００３４】
回路基板５２２は、エポキシ積層のような電気絶縁材料から構成されたプリント回路基板（ＰＣＢ）であり得る。例えば、回路基板５２２は、例えば、ポリテトラフルオロエチレン、難燃剤４（ＦＲ−４）、ＦＲ−１、コットンペーパーのようなフェノールコットンペーパー材料、及び、ＣＥＭ−１、又はＣＥＭ−３のようなエポキシ材料、又はエポキシ樹脂プリプレグ材料を用いて一緒に積層される織布ガラス材料のような材料から構成される電気絶縁層を含み得る。トレース、トレンチ、ビアのような相互接続構造（不図示）は、回路基板５２２を介してダイ５０２の複数の電気信号を伝送すべく、複数の電気絶縁層によって形成され得る。他の実施形態において、回路基板５２２は他の適切な材料から構成され得る。いくつかの実施形態において、回路基板５２２は、マザーボード（例えば、図９のマザーボード９０２）である。
【００３５】
例えば、パッケージ基板５２１と回路基板５２２との間の電気信号を更に伝送するように構成される対応する半田ジョイントを形成すべく、半田ボール５１２のようなパッケージレベルの相互接続は、パッケージ基板５２１上、及び／又は回路基板５２２上の１又は複数のパッド（以下、「パッド５１０」）に結合され得る。複数のパッド５１０は、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、及びそれらの組み合わせを含む金属のような任意の適切な電気導電性材料から構成され得る。物理的及び／又は電気的に、パッケージ基板５２１を回路基板５２２に結合する他の適切な技術は、他の実施形態において用いられ得る。
【００３６】
他の実施形態において、ＩＣアセンブリ５００は、例えば、フリップチップ及び／又はワイヤボンディング構成、インターポーザ、システムインパッケージ（ＳｉＰ）構成及び／又はパッケージオンパッケージ（ＰｏＰ）構成を含むマルチチップパッケージ構成の適切な組み合わせを含む、多種多様な他の適切な構成を含み得る。ダイ５０２とＩＣアセンブリ５００の他のコンポーネントとの間の電気信号を伝送する他の適切な技術が、いくつかの実施形態において用いられ得る。
【００３７】
図６は、いくつかの実施形態に従った、グラフェンアセンブリを製造する方法６００のフロー図を示す。方法６００は、６０２で開始し得、少なくとも第１の層と第２の層を含み、それぞれがグラフェンを備える、多層スタックを提供する。これは、化学的気相成長（ＣＶＤ）により基板にグラフェンを備える第２の層を堆積することと、グラフェンを備える第１の層を、グラフェンを備える第２の層に結合することとを含み得る。いくつかの例において、このことは、ＣＶＤによるグラフェンの成長、続いて、ウェット又はドライ転送方法のいずれかによる、最終ターゲットの基板に転送することによるグラフェン層の成長を含み得る。このことは、ターゲット基板の多層スタックを構築すべく、複数の転送を有する別個の成長基板での単一層グラフェン成長を含み得る。他の実施形態において、このことは、ターゲット基板への単一の転送工程を有する別個の成長基板に多層グラフェン成長を含み得る。いくつかの実施形態において、この動作は、ターゲット基板上にグラフェンの直接成長を含み得る。更に、このような技術は、上記で説明された様々な実施形態と一致するグラフェン層のスタックを形成すべく、組み合わせられ得る。
【００３８】
方法６００は、６０４に続き得、露出されたグラフェンスタックの最上層のグラフェンをフッ素化する。このことは、最上層を、限定されるものではないが、フッ化キセノン（ＸｅＦ２）、フッ化炭素（ＣＦ）、ＣＨＦ３、又はＳＦ６プラズマを含むフッ化を含む材料に露出することを含み得る。いくつかの実施形態において、動作６０４は、フッ素化された最上のグラフェン層の下に、非フッ素化グラフェン層の多層スタックを残すべく、グラフェンの最上層のフッ素化のみをし得る。例えば、図１Ｃのアセンブリ１２０を形成することにおいて、下の３つの層１２６、１２８、及び１２９層のいずれもフッ素化することなく最上層１２４をフッ素化する場合、動作６０４を層１２４、１２６、１２８、及び１２９のスタックに実行した後に３つの非フッ素化層１２６、１２８、及び１２９は残ったままである。例えば、図１Ｅの１つより多くのフッ素化グラフェン層を要求する実施形態に対して、動作６０６が実行され、最上層（すなわち１４６）をフッ素化すべく必要に応じて、動作６０８に続く。このようにして、動作６０６、及び必要に応じて動作６０８を反復することにより、アセンブリ１４０は層毎に構築されることが出来る。従って、特定の動作を選択的に省略又は反復することにより、多種多様な構造及び様々な数の層を有するグラフェンアセンブリを形成することが可能となり得る。
【００３９】
方法６００は、６０６に続き得、グラフェンを備える追加の層を第１の層に結合する。方法６００は、６０８に続き得、追加の層のグラフェンをフッ素化する。このことは、追加の層を、限定されるものではないが、フッ化キセノン（ＸｅＦ２）又はフッ化炭素（ＣＦ）を含むフッ化を含む材料に露出することを含み得る。動作６０６及び６０８は、必要に応じて、追加の非フッ素化又はフッ素化グラフェン層を所望のように形成すべく、反復され得る。他の実施形態において、以下に説明されるように、層は、フッ素化グラフェン層が、多層スタックのフッ素化又は非フッ素化層に結合され得るように、結合前にフッ素化され得る。
【００４０】
図７は、いくつかの実施形態に従った、グラフェンアセンブリを製造する方法７００のフロー図を例示する。方法７００は７０２で開始し得、少なくとも第１の層と第２の層を含む多層スタックを提供し、第１の層と第２の層はそれぞれグラフェンを備える。このことは、グラフェンを含む第２の層を、化学的気相成長により基板上に堆積することと、図６を参照して上記で説明されたように、グラフェンを備える第１の層を、グラフェンを備える第２の層に結合することとを含み得る。
【００４１】
方法７００は、７０４に続き得、第１の層のグラフェンをフッ素化する。このことは、最上層を、限定されるものではないが、フッ化キセノン（ＸｅＦ２）又はフッ化炭素（ＣＦ）を含む、フッ素を含む材料に露出することを含み得る。いくつかの実施形態において、動作７０４は、上記で説明されたように、非フッ素化グラフェン層の多層スタックを残して完成されなくてもよい。
【００４２】
方法７００は７０６に続き得、フッ素化されたグラフェンを備える追加の層を第１の層に結合する。このことは、フッ素化されたグラフェンを備える１つより多くの追加の層を第１の層に結合することを含み得る。例えば、動作７０４が完成して、続いて、動作７０６においてフッ素化されたグラフェンを備える２つの層の結合したとき、図１Ｂのアセンブリ１１０に示された多層スタックが形成され得る。代替的に、動作７０２が、動作７０６においてフッ素化されたグラフェンを備える２つの層の結合をしたのに続くように、動作７０４が完成しなかった場合、図１Ｄのアセンブリ１３０に示された多層スタックが形成され得る。いくつかの例において、グラフェンを多層スタックに結合する前に、グラフェンをフッ素化することがより効率的であり得る。例えば、グラフェンの２つの層は、両方の面（例えば、両方の層）を、一度に１つの層を構築するのと対照的に同一の処理の間にフッ化を含む材料に露出することにより、同時にフッ素化することが可能であり得る。従って、フッ素化されたグラフェンの複数の層が用いられるべき複数の例において、そうしてフッ素化又は非フッ素化グラフェンの層を含む異なるスタックに結合されることが出来る、フッ素化されたグラフェンのスタック（例えば、２つの層）を別個に形成することが有用であり得る。この技術は、図１Ｂの層１１４、１１６、図１Ｄの層１３４、１３６、及び図１Ｅの層１４４、１４６のような複数の層を形成及び結合するのに用いられ得る。
【００４３】
図８は、いくつかの実施形態に従った、グラフェンアセンブリを製造する方法８００に対するフロー図を例示する。方法８００は８０２で開始し得、第１の層と第２の層を少なくとも含む多層スタックを提供し、第１の層と第２の層はそれぞれ、グラフェンを含む。このことは、グラフェンを備える第２の層を、化学的気相成長により基板上に堆積することと、図６を参照して上記に説明されたように、グラフェンを備える第１の層を、グラフェンを備える第２の層に結合することとを含み得る。
【００４４】
方法８００は、８０４に続き得、導電性材料を第１の層に堆積する。このことは、トランジスタデバイスのゲートを形成すべく、ゲート電極材料を堆積することを含み得る。ゲート電極材料は、例えば、仕事関数の金属のような１又は複数の金属を例えば含む、任意の適切な導電性材料から構成され得る。
【００４５】
方法８００は８０６に続き得、第１の層の１又は複数の部分を露出すべく、導電性材料の部分を選択的に除去する。このことは、フォト処理及び／又はエッチング処理、又は任意の他の適切な技術を含み得る。
【００４６】
方法８００は８０８に続き得、最上層の露出されたグラフェンをフッ素化する。このことは、前に説明された、他のフッ素化の動作と同様であり得る。本例においては、第１の層の露出された複数の部分のみがフッ素化され得、導電性材料により覆われた第１の層の部分は、非フッ素化のまま残る。このようにして、導電性材料は、フッ素化の動作に対するマスクとしての機能を果たし得る。このことは、ゲートと非フッ素化グラフェン層（例えば、図４Ａにおける４１２）との間の複数のグラフェントンネル障壁（例えば、図４Ａにおける４０８と４１０）を形成するための技術を提供し得る。非フッ素化グラフェン層（例えば、図４Ａにおける４１２）は、電荷ベース又はスピンベースのデバイスに対して、それぞれ電荷チャネル又はスピンチャネルとしての機能を果たし得る。
【００４７】
図９は、いくつかの実施形態に従った、本明細書に記載されるような、グラフェンアセンブリ、又はグラフェンアセンブリを含むダイを含み得る、例示的なシステム（例えば、コンピューティングデバイス９００）を概略的に例示する。マザーボード９０２は、限定されるものではないが、プロセッサ９０４及び少なくとも１つの通信チップ９０６を含む多数のコンポーネントを含み得る。プロセッサ９０４は、マザーボード９０２に物理的及び電気的に結合され得る。いくつかの実装例において、少なくとも１つの通信チップ９０６もまた、物理的及び電気的にマザーボード９０２に結合され得る。更なる実装例において、通信チップ９０６は、プロセッサ９０４の一部であり得る。
【００４８】
その用途に応じて、コンピューティングデバイス９００は、物理的及び電気的にマザーボード９０２に結合され得る、又はされなくてもよい複数の他のコンポーネントを含み得る。これらの他のコンポーネントは、限定されるものではないが、揮発性メモリ（例えばＤＲＡＭ）、不揮発性メモリ（例えばＲＯＭ）、フラッシュメモリ、グラフィクスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、音声コーデック、映像コーデック、パワーアンプ、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、カメラ、及び、（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）などのような）大容量記憶装置を含み得る。
【００４９】
通信チップ９０６は、コンピューティングデバイス９００への及びコンピューティングデバイス９００からのデータ転送用の複数の無線通信を可能にし得る。「無線」という用語及びその複数の派生語は、非固体媒体を介し、変調電磁放射線を用いることによって、データ通信を行い得る複数の回路、複数のデバイス、複数のシステム、複数の方法、複数の技術、複数の通信、複数のチャネルなどを説明するのに用いられ得る。当該用語は、関連デバイスが任意の有線をも含まないことを暗示するものではないが、いくつかの実施形態においては含まなくてよい。通信チップ９０６は、限定されるものではないが、ＷｉＦｉ（登録商標）（ＩＥＥＥ８０２．１１系統）、ＩＥＥＥ８０２．１６標準規格（例えば、ＩＥＥＥ８０２．１６−２００５修正）、任意の修正、更新、及び／又は改訂（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（また「３ＧＰＰ２」と称される）、など）を伴うロングタームエボリューション（ＬＴＥ）プロジェクトを含む米国電気電子技術者協会（ＩＥＥＥ）規格を含む、多数の無線規格又はプロトコルのうちのいずれかを実装し得る。ＩＥＥＥ８０２．１６準拠ＢＷＡネットワークは、概して、ＷｉＭＡＸ（登録商標）ネットワークと称されるが、これは、ＩＥＥＥ８０２．１６標準規格の適合性及び相互運用性テストに合格した製品の認証マークであるＷｏｒｌｄｗｉｄｅ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  Ｍｉｃｒｏｗａｖｅ  Ａｃｃｅｓｓを表す頭字語である。通信チップ９０６は、移動通信用のグローバルシステム（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、発展ＨＳＰＡ（Ｅ−ＨＳＰＡ）、又はＬＴＥネットワークに従って動作し得る。通信チップ９０６は、ＧＳＭ（登録商標）エボリューション用の発展データ（ＥＤＧＥ）、ＧＳＭ（登録商標）  ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサルテレストリアル無線アクセスネットワーク（ＵＴＲＡＮ）、又は発展ＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作し得る。通信チップ９０６は、符号分割多重アクセス（ＣＤＭＡ）、時分割多元アクセス（ＴＤＭＡ）、デジタルエンハンストコードレス電話（ＤＥＣＴ）、エボリューションデータオプティマイズド（ＥＶ−ＤＯ）、それらの派生したもの、同様に、３Ｇ、４Ｇ、５Ｇ及びそれ以降として指定された任意の他の無線プロトコルに従って動作し得る。通信チップ９０６は、他の実施形態において他の無線プロトコルに従って、動作し得る。
【００５０】
コンピューティングデバイス９００は、複数の通信チップ９０６を含み得る。例えば、第１の通信チップ９０６は、Ｗｉ−Ｆｉ（登録商標）及びＢｌｕｅｔｏｏｔｈ（登録商標）のような短距離無線通信専用であり得、第２の通信チップ９０６はＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯ、及びその他のような長距離無線通信専用であり得る。
【００５１】
コンピューティングデバイス９００のプロセッサ９０４は、いくつかの実施形態に従った、本明細書に記載されるようなグラフェンアセンブリ又はグラフェンアセンブリを含むダイを含み得る。例えば、図５のダイ５０２は、マザーボード９０２に取り付けられるパッケージアセンブリにおいて取り付けられ得る。「プロセッサ」という用語は、複数のレジスタ及び／又はメモリからの電子データを処理して、その電子データを、複数のレジスタ及び／又はメモリに格納され得る他の電子データへと変換する任意のデバイス又はデバイスの一部を指し得る。
【００５２】
通信チップ９０６はまた、いくつかの実施形態に従った、本明細書に記載されるようなグラフェンアセンブリ、又はグラフェンアセンブリを含むダイを含み得る。更なる実装例において、コンピューティングデバイス９００内に収容される別の構成要素（例えば、メモリデバイス、又は他の集積回路デバイス）は、本明細書に記載されるようなグラフェンアセンブリ、又はグラフェンアセンブリを含むダイを含み得る。
【００５３】
様々な実装例においてコンピューティングデバイス９００は、モバイルコンピューティングデバイス、ラップトップ、ネットブック、ノートブック、ウルトラブック（登録商標）、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、モバイルフォン、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテインメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤ、又はデジタルビデオレコーダであり得る。更なる実装例において、コンピューティングデバイス９００は、データを処理する任意の他の電子デバイスであり得る。
【００５４】
様々な動作は、特許請求された主題の理解に最も有用である態様で、順に、複数の個別の動作として記載される。しかしながら、当該記載の順序は、これらの動作が、必ず順序に依存することを暗示するものとして解釈されるべきではない。
【００５５】
［例］
いくつかの非限定的な例が以下に提供される。
【００５６】
例１は、集積回路において用いられるアセンブリを含み、アセンブリは、グラフェンを含む第１の層と、グラフェンを含む第１の層上に直接配置される、フッ素化グラフェンを含む第２の層とを備える。
【００５７】
例２は、例１のアセンブリを含み、グラフェンを含む第１の層は、グラフェンを含む第３の層上に直接配置される。
【００５８】
例３は、例１のアセンブリを含み、フッ素化グラフェンの第２の層上に直接配置される、フッ素化グラフェンを含む第３の層を更に備える。
【００５９】
例４は、例１のアセンブリを含み、フッ素化グラフェンの第２の層上に直接配置される、グラフェンを含む第３の層を更に備える。
【００６０】
例５は、例１のアセンブリを含み、フッ素化グラフェンの第２の層上に配置される電気絶縁材料の層を更に備える。
【００６１】
例６は、例５のアセンブリを含み、電気絶縁材料の層上に配置される導電性材料を更に備える。
【００６２】
例７は、例５のアセンブリを含み、電気絶縁材料の層上に配置される、フッ素化グラフェンを含む追加の層を更に備える。
【００６３】
例８は、例７のアセンブリを含み、フッ素化グラフェンを含む追加の層上に配置される、グラフェンを含む追加の層を更に備える。
【００６４】
例９は、半導体基板と、半導体基板上に配置されるグラフェンを含む層と、グラフェンを含む層上に直接配置される、フッ素化グラフェンを含む層とを備えるダイを含む。
【００６５】
例１０は、例９のダイを含み、フッ素化グラフェンを含む層上に配置されるゲート電極を更に備える。
【００６６】
例１１は、例１０のダイを含み、ゲート電極の外面に隣接して配置される、フッ素化グラフェンを含む層の領域は、主に非フッ素化グラフェンを含む。
【００６７】
例１２は、例１０のダイを含み、フッ素化グラフェンを含む層とゲート電極との間に配置されるゲート誘電体を更に備える。
【００６８】
例１３は、例１１のダイを含み、ゲート誘電体は、フッ素化グラフェンを含む層上に直接配置され、ダイは、ゲート誘電体とゲート電極との間に直接配置される、フッ素化グラフェンを含む追加の層を更に備える。
【００６９】
例１４は、例１０から１３のいずれか１つのダイを含み、ゲート電極は、グラフェンを含む少なくとも１つの追加の層から形成される。
【００７０】
例１５は、例９のダイを含み、グラフェンを備える層は、トランジスタデバイスのチャネルとしての機能を果たし、フッ素化グラフェンを含む層は、トランジスタデバイスのゲート誘電体としての機能を果たす。
【００７１】
例１６は、例９のダイを含み、ダイは、半導体基板上に配置されるデバイス層を含み、デバイス層は、１又は複数のトランジスタデバイスを含み、ダイは、デバイス層上に配置される相互接続層を含み、グラフェンを含む層は、相互接続層に配置され、１又は複数のトランジスタデバイスの電気信号を伝送するように構成される。
【００７２】
例１７は、例１６のダイを含み、フッ素化グラフェンを含む層上に配置される低誘電率誘電材料を更に備え、低誘電率誘電材料は、フッ素化グラフェンを含む層と追加の相互接続層との間に配置される。
【００７３】
例１８は、アセンブリを製造する方法を含み、方法は、グラフェンを含む第２の層上に直接配置される、グラフェンを含む第１の層を含む多層スタックを提供する段階と、グラフェンを含む第１の層のグラフェンをフッ素化する段階とを備える。
【００７４】
例１９は、例１８の方法を含み、多層スタックを提供する段階は、グラフェンを含む第２の層を、化学的気相成長により基板上に堆積する段階と、グラフェンを含む第１の層を、グラフェンを含む第２の層に結合する段階とを含む。
【００７５】
例２０は、例１８の方法を含み、グラフェンを含む追加の層を、グラフェンを含む第１の層に結合する段階を更に備える。
【００７６】
例２１は、例２０の方法を含み、グラフェンを含む追加の層のグラフェンをフッ素化する段階を更に備える。
【００７７】
例２２は、例１８の方法を含み、フッ素化グラフェンを含む追加の層を、グラフェンを含む第１の層に結合する段階を更に備える。
【００７８】
例２３は、例１８の方法を含み、第１の層のグラフェンをフッ素化する前に、グラフェンを含む第１の層上に導電性材料を堆積させる段階と、第１の層のグラフェンをフッ素化する前に、グラフェンを含む第１の層の１又は複数の部分を露出すべく、導電性材料の複数の部分を選択的に除去する段階とを更に備え、導電性材料は、第１の層のグラフェンの上記フッ素化中に、導電性材料により覆われるグラフェンを含む第１の層の複数の部分がフッ素化されることを防ぐ。
【００７９】
例２４は、コンピューティングデバイスを含み、回路基板と、回路基板と結合されるダイとを備え、ダイは、半導体基板と、半導体基板上に配置されるグラフェンを含む層と、グラフェンを含む層上に直接配置されるフッ素化グラフェンを含む層とを含む。
【００８０】
例２５は、例２４のコンピューティングデバイスを含み、ダイはプロセッサで、コンピューティングデバイスは、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、音声コーデック、映像コーデック、パワーアンプ、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、及びカメラのうちの１又は複数を含むモバイルコンピューティングデバイスである。
【００８１】
様々な実施形態は、上述の接続形（及び）で記載された複数の実施形態の、代替的（又は）な複数の実施形態を含む、上述の実施形態の任意の適切な組み合わせを含み得る（例えば、「及び」は「及び／又は」であり得る）。更に、いくつかの実施形態は、１又は複数の製造物品（例えば、非一時的なコンピュータ可読媒体）を含み得、製造物品は、そこに格納された複数の命令を有し、命令が実行されるとき、結果的に複数の上述の実施形態のいずれかの動作になる。更に、いくつかの実施形態は、複数の上述の実施形態の様々な動作を実行する任意の適切な手段を有する複数の装置又は複数のシステムを含み得る。
【００８２】
要約書に記載されたものを含めて、示された複数の実装例の上記説明は、完全であること、又は本開示の実施形態を開示された厳密な形態に限定することは意図されていない。特定の実装例及び例が例示の目的のために本明細書に記載される一方で、当業者が認識するであろうように、本開示の範囲内で、様々な均等な変形が可能である。
【００８３】
これらの変形は、上記詳細な説明を考慮して、本開示の実施形態に対して行われ得る。以下の特許請求の範囲において用いられる用語は、本開示の様々な実施形態を、明細書及び特許請求の範囲に開示された特定の実装例に限定して解釈されるべきでない。むしろ、範囲は、以下の特許請求の範囲によって全体的に決定され、特許請求の範囲の解釈の確立された原則に従って解釈されるべきである。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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