(57)【要約】  静的ランダムアクセスメモリ（ＳＲＡＭ）セルが、メモリアレイの隣接する行内の近隣メモリセル内に延びるワード線ランディングパッドを含む第１の導電層を含む。第１の導電層内のワード線ランディングパッドは、近隣メモリセルのすべてのゲート接点から電気的に分離される。ＳＲＡＭセルはまた、第１の導電層内のワード線ランディングパッドに結合されたワード線を含む第２の導電層をも含む。ＳＲＡＭセルは、第１の導電層内のワード線ランディングパッドにＳＲＡＭセル内のパストランジスタゲートのゲート接点を結合する第１のビアをさらに含む。ＳＲＡＭセルはまた、ワード線ランディングパッドと第２の導電層のワード線とを結合する第２のビアをも含む。
2017515309.tif 000002
【特許請求の範囲】
【請求項１】
静的ランダムアクセスメモリ（ＳＲＡＭ）セルであって、
メモリアレイの隣接する行内の近隣メモリセル内に延びるワード線ランディングパッドを含む第１の導電層であって、前記第１の導電層内の前記ワード線ランディングパッドが、前記近隣メモリセルのすべてのゲート接点から電気的に分離される第１の導電層と、
前記第１の導電層内の前記ワード線ランディングパッドに結合されたワード線を含む第２の導電層と、
前記第１の導電層内の前記ワード線ランディングパッドに前記静的ランダムアクセスメモリ（ＳＲＡＭ）セル内のパストランジスタゲートのゲート接点を結合する第１のビアと、
前記ワード線ランディングパッドと前記第２の導電層の前記ワード線とを結合する第２のビアと
を備える静的ランダムアクセスメモリ（ＳＲＡＭ）セル。
【請求項２】
前記ワード線ランディングパッドを含む前記第１の導電層が、自己整合されたデュアルパターニングプロセスで製作される請求項１に記載のＳＲＡＭセル。
【請求項３】
前記第１のビアおよび前記第２のビアが、複数のパターニングプロセスにおいて製作される請求項１に記載のＳＲＡＭセル。
【請求項４】
第１のビア位置に対応する位置内の前記ビアが、前記近隣メモリセル内で省略される請求項１に記載のＳＲＡＭセル。
【請求項５】
６トランジスタメモリセルを備える請求項１に記載のＳＲＡＭセル。
【請求項６】
音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つの中に組み込まれる請求項１に記載のＳＲＡＭセル。
【請求項７】
パストランジスタおよび前記パストランジスタに隣接する近隣トランジスタを基板上に製作するステップであって、前記パストランジスタおよび前記近隣トランジスタがどちらもゲート接点を含むステップと、
パストランジスタゲート上にある前記ゲート接点上に第１のビアを製作するステップと、
前記パストランジスタと前記近隣トランジスタの両方と重複する第１の導電層を前記第１のビア上に形成するステップと、
前記第１の導電層上に第２のビアを製作するステップと、
前記第２のビア上に第１のワード線を製作し、前記近隣トランジスタと位置合せされた第２のワード線を製作するステップと
を含む半導体デバイスを製作する方法。
【請求項８】
前記パストランジスタおよび前記近隣トランジスタを前記基板上に製作する前記ステップが、
前記基板内に少なくとも２つの材料ウェルを形成するステップと、
少なくとも２つの材料ウェルの上に絶縁層を製作するステップと、
前記絶縁層上に導電性ゲートを製作するステップと
を含む請求項７に記載の方法。
【請求項９】
層間誘電体材料の層が、前記近隣トランジスタゲート上の前記ゲート接点と前記第１の導電層とを分離する請求項７に記載の方法。
【請求項１０】
層間誘電体材料の層が、前記第１の導電層と前記第２のワード線とを分離する請求項７に記載の方法。
【請求項１１】
前記第１のワード線および前記第２のワード線が、第２の導電層から製作される請求項７に記載の方法。
【請求項１２】
音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つの中に前記半導体デバイスを組み込むステップをさらに含む請求項７に記載の方法。
【請求項１３】
静的ランダムアクセスメモリ（ＳＲＡＭ）セルであって、
メモリアレイの隣接する行内の近隣メモリセル内に延びるワード線ランディングパッドを含む第１の導電層であって、前記第１の導電層内の前記ワード線ランディングパッドが、前記近隣メモリセルのすべてのゲート接点から電気的に分離される第１の導電層と、
前記第１の導電層内の前記ワード線ランディングパッドに結合されたワード線を含む第２の導電層と、
前記第１の導電層内の前記ワード線ランディングパッドに静的ランダムアクセスメモリ（ＳＲＡＭ）セル内のパストランジスタゲートのゲート接点を結合するための第１の手段と、
前記ワード線ランディングパッドと前記第２の導電層の前記ワード線とを結合するための第２の手段と
を備える静的ランダムアクセスメモリ（ＳＲＡＭ）セル。
【請求項１４】
前記ワード線ランディングパッドを含む前記第１の導電層が、自己整合されたデュアルパターニングプロセスで製作される請求項１３に記載のＳＲＡＭセル。
【請求項１５】
前記第１の結合手段および前記第２の結合手段が、複数のパターニングプロセスにおいて製作される請求項１３に記載のＳＲＡＭセル。
【請求項１６】
前記第１の手段の位置に対応する位置内のビアが、前記近隣メモリセル内で省略される請求項１３に記載のＳＲＡＭセル。
【請求項１７】
６トランジスタメモリセルを備える請求項１３に記載のＳＲＡＭセル。
【請求項１８】
音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つの中に組み込まれる請求項１３に記載のＳＲＡＭセル。
【請求項１９】
パストランジスタおよび前記パストランジスタに隣接する近隣トランジスタを基板上に製作するステップであって、前記パストランジスタおよび前記近隣トランジスタがどちらもゲート接点を含むステップと、
パストランジスタゲート上にある前記ゲート接点上に第１のビアを製作するステップと、
前記パストランジスタと前記近隣トランジスタの両方と重複する第１の導電層を前記第１のビア上に形成するステップと、
前記第１の導電層上に第２のビアを製作するステップと、
前記第２のビア上に第１のワード線を製作し、前記近隣トランジスタと位置合せされた第２のワード線を製作するステップと
を含む半導体デバイスを製作する方法。
【請求項２０】
音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つの中に前記半導体デバイスを組み込むステップをさらに含む請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般には静的ランダムアクセスメモリ（ＳＲＡＭ）設計および製造に関する。より詳細には、本開示は、スキップされた層間導電性接点を有する高密度ＳＲＡＭアレイ設計に関する。
【背景技術】
【０００２】
半導体メモリデバイスは、たとえば、静的ランダムアクセスメモリ（ＳＲＡＭ）およびダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む。ＤＲＡＭメモリセルは、一般には１つのトランジスタおよび１つのコンデンサを含み、それによって高い集積度を実現する。しかしながら、ＤＲＡＭは、一定のリフレッシュを必要とし、それによってコンピュータメインメモリへのＤＲＡＭの使用が限定される。対照的に、ＳＲＡＭメモリセルは双安定であり、十分な電力が供給される限り、ＳＲＡＭメモリセルはその状態を静的かつ無期限に維持できることを意味する。ＳＲＡＭはまた、低い電力損失で高速動作をサポートし、そのことは、コンピュータキャッシュメモリにとって有用である。
【０００３】
ＳＲＡＭスケーリングを続行するために、ＳＲＡＭビットセルレイアウトは、より高い密度、より高い歩留まり、およびより低い製造コストを可能にするように設計されるべきである。ＳＲＡＭメモリセルの一例は、たとえば６つの金属酸化物半導体（ＭＯＳ）トランジスタを含む、６トランジスタ（６Ｔ）ＳＲＡＭメモリセルである。ＭＯＳデバイスを製作するためのプロセスがますます小さいナノメートル技術に移行するにつれて、プロセッサキャッシュメモリ内の従来型６Ｔ−ＳＲＡＭセルの使用は、性能仕様の準拠を妨げ、プロセスマージンを低下させ、製造コストを増大させる。さらに、ＳＲＡＭ設計は、最小導電性エリアスケーリング規則に違反する導電層を利用し得る。すなわち、いくつかの導電層は小さ過ぎて、所望の信頼性で適切に製造することができないとみなされ得る。
【発明の概要】
【課題を解決するための手段】
【０００４】
静的ランダムアクセスメモリ（ＳＲＡＭ）セルが、メモリアレイの隣接する行内の近隣メモリセル内に延びるワード線ランディングパッドを含む第１の導電層を含み、第１の導電層内のワード線ランディングパッドは、近隣メモリセルのすべてのゲート接点から電気的に分離される。ＳＲＡＭセルはまた、第１の導電層内のワード線ランディングパッドに結合されたワード線を含む第２の導電層をも含む。ＳＲＡＭセルは、第１の導電層内のワード線ランディングパッドにＳＲＡＭセル内のパストランジスタゲートのゲート接点を結合する第１のビアをさらに含む。ＳＲＡＭセルはまた、ワード線ランディングパッドと第２の導電層のワード線とを結合する第２のビアをも含む。
【０００５】
半導体デバイスを製作する方法が、パストランジスタおよびパストランジスタに隣接する近隣トランジスタを基板上に製作するステップを含み、パストランジスタおよび近隣トランジスタはどちらもゲート接点を含む。方法はまた、パストランジスタゲート上にあるゲート接点上に第１のビアを製作するステップをも含む。方法は、パストランジスタと近隣トランジスタの両方と重複する第１の導電層を第１のビア上に形成するステップをさらに含む。方法はまた、第１の導電層上に第２のビアを製作するステップをも含む。方法は、第２のビア上に第１のワード線を製作し、近隣トランジスタと位置合せされた第２のワード線を製作するステップをさらに含む。
【０００６】
静的ランダムアクセスメモリ（ＳＲＡＭ）セルが、メモリアレイの隣接する行内の近隣メモリセル内に延びるワード線ランディングパッドを含む第１の導電層を含み、第１の導電層内のワード線ランディングパッドは、近隣メモリセルのすべてのゲート接点から電気的に分離される。ＳＲＡＭセルはまた、第１の導電層内のワード線ランディングパッドに結合されたワード線を含む第２の導電層をも含む。ＳＲＡＭセルは、第１の導電層内のワード線ランディングパッドにＳＲＡＭセル内のパストランジスタゲートのゲート接点を結合するための第１の手段をさらに含む。ＳＲＡＭセルはまた、ワード線ランディングパッドと第２の導電層のワード線とを結合するための第２の手段をも含む。
【０００７】
これは、以下の詳細な説明がより良く理解され得る目的で、本開示の特徴および技術的利点をいくぶん大まかに略述したものである。本開示の追加の特徴および利点が以下で説明される。本開示と同じ目的を実施するための他の構造を修正または設計するための基礎として本開示が容易に利用され得ることを当業者は理解されたい。そのような等価な構成は、添付の特許請求の範囲に記載される本開示の教示から逸脱しないことも当業者は理解されたい。その編成と動作方法の両方に関して本開示の特徴と考えられる新規な特徴は、さらなる目的および利点とともに、以下の説明から、添付の図とともに考慮するときにより良く理解されよう。しかしながら、各図は例示および説明のために与えられるものにすぎず、本開示の限定の定義としては意図されないことをはっきりと理解されたい。
【０００８】
次に、本開示のより完全な理解のために、添付の図面とともに行われる以下の説明に対して参照が行われる。
【図面の簡単な説明】
【０００９】
【図１Ａ】従来型６トランジスタ（６Ｔ）ＳＲＡＭメモリセルの概略図である。
【図１Ｂ】従来型６Ｔ−ＳＲＡＭメモリセルのレイアウト図である。
【図２】本開示の一態様によるＳＲＡＭメモリセル設計のレイアウト図である。
【図３】本開示の一態様によるＳＲＡＭメモリセル設計の断面図である。
【図４Ａ】本開示の態様によるＳＲＡＭメモリセル設計のレイアウト図から、マージ済みワード線パッドおよびビアを示す図である。
【図４Ｂ】本開示の態様によるＳＲＡＭメモリセル設計のレイアウト図から、マージ済みワード線パッドおよびビアを示す図である。
【図５Ａ】本開示の態様によるＳＲＡＭメモリセル設計のレイアウト図から、ワード線、ビア、および導電性ゲートを示す図である。
【図５Ｂ】本開示の態様によるＳＲＡＭメモリセル設計のレイアウト図から、ワード線、ビア、および導電性ゲートを示す図である。
【図５Ｃ】本開示の態様によるＳＲＡＭメモリセル設計のレイアウト図から、ワード線、ビア、および導電性ゲートを示す図である。
【図６】本開示の一態様によるＳＲＡＭメモリセル設計を製作するプロセスを示すプロセス流れ図である。
【図７】本開示の構成が有利に利用され得る例示的ワイヤレス通信システムを示すブロック図である。
【図８】一構成による半導体構成要素の回路、レイアウト、および論理設計のために使用される設計ワークステーションを示すブロック図である。
【発明を実施するための形態】
【００１０】
以下で述べる詳細な説明は、添付の図面とともに、様々な構成の説明として意図され、本明細書で説明する概念が実施され得る唯一の構成を表すことは意図されない。詳細な説明は、様々な概念の完全な理解を与える目的で特定の詳細を含む。しかしながら、これらの特定の詳細なしにこれらの概念が実施され得ることは当業者には明らかであろう。いくつかの例では、そのような概念を不明瞭にすることを避けるために、周知の構造および構成要素がブロック図形式で示される。本明細書で説明するように、「および／または」という用語の使用は、「包含的論理和」を表すことが意図され、「または」という用語の使用は、「排他的論理和」を表すことが意図される。
【００１１】
半導体製造プロセスはしばしば、次の３つの部分に分割される。フロントエンドオブライン（ＦＥＯＬ：ｆｒｏｎｔ  ｅｎｄ  ｏｆ  ｌｉｎｅ）、ミドルオブライン（ＭＯＬ：ｍｉｄｄｌｅ  ｏｆ  ｌｉｎｅ）、およびバックエンドオブライン（ＢＥＯＬ：ｂａｃｋ  ｅｎｄ  ｏｆ  ｌｉｎｅ）である。フロントエンドオブラインプロセスは、ウェハ準備、分離、ウェル形成、ゲートパターニング、スペーサ、ドーパント注入を含む。ミドルオブラインプロセスは、ゲートおよび端子接点形成を含む。しかしながら、ミドルオブラインプロセスのゲートおよび端子接点形成は、特にリソグラフィパターニングにとって、製造フローのますます困難な部分となっている。バックエンドオブラインプロセスは、ＦＥＯＬデバイスに結合するための相互接続および誘電体層を形成することを含む。これらの相互接続は、プラズマ強化化学的気相堆積（ＰＥＣＶＤ）された層間誘電体（ＩＬＤ）材料を使用するデュアルダマシンプロセスで作成され得る。
【００１２】
より最近では、現代のマイクロプロセッサ内に今や相互接続される多数のトランジスタのために、回路についての相互接続レベル数が大幅に増加した。トランジスタ数の増加をサポートするための相互接続レベルの数の増加は、ゲートおよび端子接点形成を実施するためのより複雑なミドルオブラインプロセスを必要とする。
【００１３】
本明細書で説明するように、ミドルオブライン相互接続層は、集積回路の酸化物拡散（ＯＤ）層に第１の導電層（たとえば、金属１（Ｍ１））を接続し、集積回路の能動デバイスにＭ１を接続するための導電性相互接続を指すことがある。集積回路のＯＤ層にＭ１を接続するためのミドルオブライン相互接続層は、「ＭＤ１」および「ＭＤ２」と呼ばれることがある。集積回路のポリ（導電性）ゲートにＭ１を接続するためのミドルオブライン相互接続層は、「ＭＰ」と呼ばれることがある。
【００１４】
ムーアの法則に追従するための静的ランダムアクセスメモリ（ＳＲＡＭ）のスケーリングのために、ＳＲＡＭレイアウトは、より高い密度、より高い歩留まり、およびより低い製造コストを可能にするように設計されるべきである。ＳＲＡＭメモリセルの一例は、たとえば６つの金属酸化物半導体（ＭＯＳ）トランジスタを含む、６トランジスタ（６Ｔ）ＳＲＡＭメモリセルである。ＭＯＳデバイスを製作するためのプロセスがますます小さいナノメートル技術に移行するにつれて、メモリ内の従来型６Ｔ−ＳＲＡＭセルの使用は、性能仕様の準拠を妨げ、プロセスマージンを低下させ、製造コストを増大させる。さらに、ＳＲＡＭ設計は、最小導電性エリアスケーリング規則に違反する導電層を利用し得る。
【００１５】
本開示の一態様は、第１のセルからの第１の導電層（たとえばＭ１）を近隣セルからの第１の導電層とマージする。第１の導電層（たとえば、Ｍ１）を第１のセル内の第２の導電層（たとえば、Ｍ２）に結合するビア（たとえば、Ｖｉａ１）が、近隣セル内で省略される。本開示のこの態様では、マージされた第１の導電層は、第１のセルと隣接する列内の近隣セルとの間で共有されるワード線ランディングパッドを設ける。このビア（たとえば、Ｖｉａ０およびＶｉａ１）の省略、ならびに２つの隣接する列内の近隣セルについてのマージされた第１の導電層の共有は、最小導電性エリアスケーリング規則に準拠するＳＲＡＭメモリの形成を可能にする。
【００１６】
図１Ａは、従来型６Ｔ−ＳＲＡＭメモリセルの略図を示す。６Ｔ−ＳＲＡＭセルは６つのトランジスタから構成され、６つのトランジスタは金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、およびＭ６であり得る。ＳＲＡＭ内の各ビットは、２つのクロスカップル型インバータの記憶セルを形成する４つのトランジスタ（Ｍ１、Ｍ２、Ｍ３、Ｍ４）上に格納され得る。この記憶セルは２つの安定状態ＱおよびＱ’を有し、ＱおよびＱ’は０および１を表し、またはその逆である。２つの追加のアクセストランジスタＭ５およびＭ６が、読取りおよび書込み操作中の記憶セルへのアクセスを制御する働きをする。
【００１７】
セルへのアクセスが、２つのアクセストランジスタＭ５およびＭ６を制御するワード線（ＷＬ）によって動作可能にされ、２つのアクセストランジスタＭ５およびＭ６は、次にセルがビット線ＢＬおよびＢＬ’に接続されるべきかどうかを制御する。２つのアクセストランジスタＭ５およびＭ６は、読取り操作と書込み操作の両方についてのデータを転送する。
【００１８】
読取りアクセスの間、ビット線は、ＳＲＡＭセル内のインバータによって能動的に高および低に駆動される。これは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）と比較してＳＲＡＭ帯域幅を改善する。ＤＲＡＭでは、ビット線が蓄積コンデンサに接続され、電荷共有によってビット線が上方または下方にスイングする。ＳＲＡＭの対称的構造はまた、差分シグナリングも可能にし、それによってより小さい電圧スイングの検出が簡単になる。
【００１９】
ｍ本のアドレス線およびｎ本のデータ線を有するＳＲＡＭのサイズは２ｍワード、または２ｍ×ｎビットである。電子回路密度が増大し、技術が進歩するにつれて、たとえばディープサブミクロン回路では、熟練した設計者が、設計レイアウトの使用と、回路の製造性および信頼性とを向上させようと試みる。
【００２０】
設計レイアウトが、設計規則チェック（ＤＲＣ）で設計規則のセットに対してチェックされる。作成された設計レイアウトは、たとえば製造欠陥のより低い確率を保証するために、設計規則の複雑なセットに準拠する。設計規則は、たとえば、製造プロセスの公差および他の制限を考えると、様々な層がどれほど離れるべきか、または首尾よく製造するためにレイアウトの様々な側面がどれほどの大きさまたは小ささであるべきかを指定する。設計規則は、たとえば幾何形状間の最小間隔量であり得、技術、製造プロセス、および設計特徴に密接に関連付けられ得る。さらに、幾何形状の異なるサイズに対して幾何形状間の異なる最小間隔量が指定され得る。本開示に適用可能な設計規則は最小導電性エリアスケーリング規則であり、最小導電性エリアスケーリング規則は、ＳＲＡＭレイアウト内の導電性エリア間の最小スケーリングを規定する。
【００２１】
図１Ｂは、従来型６Ｔ−ＳＲＡＭセル設計１００のレイアウト図を示す。図１Ｂに示されるように、ＳＲＡＭのビットセルは、メモリ要素のパターンを含む１つまたは複数のアレイ内に配置され得る。ＳＲＡＭセル設計１００は、第１の導電層１０２（たとえば、金属１（Ｍ１））および第２の導電層１０４（たとえば、金属２（Ｍ２））という２つの導電層を含む。ＳＲＡＭセル設計１００はまた、トランジスタ活性領域１１２およびビア１１４をも含む。Ｍ１層１０２は、ビット線（ＢＬ）、供給電圧接続（ＶＤＤ）、グランド電圧接続（ＶＳＳ）、およびワード線ランディングパッド１０６を含み得る。ワード線ランディングパッド１０６は、ワード線がパスゲートトランジスタと電気的に通信することを可能にする。第２の導電層１０４はワード線（ＷＬ）を含み得る。
【００２２】
ワード線ランディングパッド１０６は非常に小さいので、上記で論じたように、最小導電性エリアスケーリング規則に違反し得る。この導電性エリアスケーリング規則の違反は、積極的なＳＲＡＭスケーリングで生じる可能性がより高い。最小導電性エリアスケーリング規則の違反を防止するための一手法は、ワード線ランディングパッド１０６を拡張し、ワード線ランディングパッド１０６が近隣メモリセル内に延びることを可能にすることである。そのような手法が、図２、図３、図４Ａ〜図４Ｂ、および図５Ａ〜図５Ｃで論じられる。
【００２３】
図２は、本開示の一態様によるＳＲＡＭセル設計２００のレイアウト図を示す。図２に示されるＳＲＡＭセル設計２００は、６Ｔ−ＳＲＡＭセルの２×２アレイについてのものである。各ＳＲＡＭセルは、導電性ゲート２０８、第１の導電層１０２（たとえば、Ｍ１）、およびトランジスタ活性領域１１２を含む。ＳＲＡＭセル設計２００はまた、Ｖｓｓ（グランド電圧）、ＷＬ（ワード線）、ＢＬｂ（相補ビット線（ＢＬ’とも呼ばれる））、Ｖｄｄ（供給電圧）、およびＢＬ（ビット線）を含む信号も示す。
【００２４】
第１の導電層１０２によって設けられるワード線ランディングパッドが、２つの隣接する列（列１および列２）内の隣接するＳＲＡＭセル間にマージされる。一態様では、マージ済みワード線ランディングパッド２２０は、ＳＲＡＭ設計規則に準拠するのに十分な大きさである。特定の例では、マージ済みワード線ランディングパッドは、１４ナノメートル技術ノード内またはその下のおよそ６２ナノメートルの接触ポリピッチ（ＣＰＲ）についておよそ４０００ｎｍ２である。さらに、ビット線キャパシタンスは、第１の導電層１０２（たとえば、Ｍ１）でのマージ済みワード線ランディングパッド２２０とＶｓｓトラック（Ｖｓｓ）の配置を反転することによって低減され得る。たとえば、マージ済みワード線ランディングパッド２２０は、従来のレイアウトのようにＶｓｓの外側ではなく、ビット線（ＢＬ）または相補ビット線（ＢＬｂ）とＶｓｓとの間にある。
【００２５】
ＳＲＡＭセル設計２００ではビアが図示されていないが、以下の図３、図４Ａ〜図４Ｂ、および図５Ａ〜図５Ｃで論じられる。たとえば、図３に示されるように、ビア（たとえば、Ｖｉａ０）が、ゲート接点（たとえば、ＭＰ）を第１のセル３４０（たとえば、左端のセル）内の第１の導電層（たとえば、Ｍ１）に結合し、さらにワード線を共有ランディングパッドに結合する。したがって、共有ワード線ランディングパッドは、左端のセル内のワード線に結合されるが、第２のセル３６０（たとえば、右端のセル）内のワード線には結合されない。ワード線ランディングパッドを隣接する列内の近隣セル内に延長するが、ワード線ランディングパッドをワード線に結合しないことによって、ワード線ランディングパッドは、設計制約に準拠するのに十分な大きさである。本開示の一態様では、最小導電性エリア規則の準拠が、ビア（たとえば、Ｖｉａ０およびＶｉａ１）を共有し、第１の導電層（たとえば、Ｍ１）をマージして、ＳＲＡＭメモリの２つの隣接する列内の近隣セル間に延びるワード線ランディングパッドを設けることによって達成される。
【００２６】
図３は、本開示の一態様によるＳＲＡＭセル設計３００の断面図を示す。ＳＲＡＭセル設計３００は、破線のボックスによって示されるように、第１のセル３４０（たとえば、左端のセル）と、第２のセル３６０（たとえば、右端のセル）とに分割される。破線のボックスによって囲まれる領域は、図２に示されるＳＲＡＭセル設計２００内の選択された列の断面を表し得る。両方のセルの共通の構成要素は、半導体基板３１６（たとえば、シリコンウェハ）、共有ウェル３１８、およびマージ済みワード線ランディングパッド３２０（たとえば、Ｍ１）を含む。半導体基板３１６はｐ型材料であり得、共有ウェル３１８はｎ型材料であり得、またはその逆である。
【００２７】
この構成では、第１のセル３４０は、第１の導電性ゲート３４８と、第１の絶縁層３４６と、第１のセル３４０の境界をなす第１のウェル３４４および共有ウェル３１８とを有する第１のトランジスタ３４２とを含む。さらに、第１のゲート接点３５０（ＭＰ）は、第１のトランジスタ３４２へのアクセスを提供する。同様に、第２のセル３６０は、第２の導電性ゲート３６８と、第２の絶縁層３６６と、第２のセル３６０の境界をなす第２のウェルおよび共有ウェル３１８とを有する第２のトランジスタ３６２を含む。さらに、第２のゲート接点３７０（ＭＰ）は、第２のトランジスタ３６２へのアクセスを提供する。
【００２８】
第１のセル３４０と第２のセル３６０は別々であるが、第１の導電層（たとえば、Ｍ１）は、第１のセル３４０と第２のセル３６０の両方に及ぶマージ済みワード線ランディングパッド３２０を設ける。この構成では、第１のセル３４０は、マージ済みワード線ランディングパッド３２０に結合される第１のビア３１０（Ｖｉａ０）と、マージ済みワード線ランディングパッド３２０を第１のワード線３５２（たとえば、Ｍ２）に結合する第２のビア３３０（たとえば、Ｖｉａ１）とを含む。一方、マージ済みワード線ランディングパッド３２０が、第２のセル３６０の第２のゲート接点３７０にも、第２のワード線３７２（たとえば、Ｍ２）にも結合されないので、第２のセルは、第１のビア３１０（Ｖｉａ０）も第２のビア３３０（たとえば、Ｖｉａ１）も含まない。
【００２９】
この構成では、マージ済みワード線ランディングパッド３２０は、メモリアレイの隣接する行内の近隣メモリセル（たとえば、第１のセル３４０または第２のセル３６０のいずれか）と重複する。この例では、マージ済みワード線ランディングパッド３２０は、第１のセル３４０内の第１のビア３１０（Ｖｉａ０）の位置に対応する位置内のビアを省略することによって、第２のセル３６０（たとえば、重複するセル）の第２のゲート接点３７０（たとえば、ＭＰ）から電気的に分離される。第２のビア３３０（たとえば、Ｖｉａ１）は、第１のワード線３２５を第１の導電層３０６の共有ワード線ランディングパッドに結合する。動作の際に、第１のビア３１０（Ｖｉａ０）は、ＳＲＡＭセル（たとえば、第１のセル３４０）内の第１のトランジスタ３４２の第１の導電性ゲート３４８をマージ済みワード線ランディングパッド３２０に結合する。第２のビア３３０（Ｖｉａ１）は、マージ済みワード線ランディングパッド３２０と第１のワード線３５２とを結合する。
【００３０】
マージ済みワード線ランディングパッド３２０は、自己整合されたデュアルパターニングプロセスにおいて製作され得る。さらに、第１のビア３１０および第２のビア３３０は、複数のパターニングプロセスにおいて製作され得る。この構成では、ビア（たとえば、第１のビア３１０（Ｖｉａ０））が、ＳＲＡＭセル設計３００の第２のセル３６０の第２のゲート接点３７０から省略される。さらに、ビア（たとえば、第２のビア３３０（Ｖｉａ１））が、ＳＲＡＭセル設計３００の第２のセル３６０のマージ済みワード線ランディングパッド３２０から省略される。ＳＲＡＭセル設計３００はまた、６トランジスタ（６Ｔ）メモリセルをも含み得る。
【００３１】
図３の区分線Ｉ−Ｉ’および区分線ＩＩ−ＩＩ’が、図４Ａ〜図４Ｂおよび図５Ａ〜図５Ｃに関してさらに説明される。
【００３２】
図４Ａ〜図４Ｂは、本開示の一態様によるＳＲＡＭセル設計４００および４１０のマージ済みワード線ランディングパッド３２０、第１のビア３１０、および第２のビア３３０の上面図を示す。図４Ａは、第１の導電層（たとえば、Ｍ１）での、またはその下の、図３の区分線Ｉ−Ｉ’から見たときの、ＳＲＡＭセル設計３００の層を構成するＳＲＡＭセル設計４００を示す。図４Ｂは、第２の導電層（たとえば、Ｍ２）での、またはその下の、図３の区分線ＩＩ−ＩＩ’から見たときの、ＳＲＡＭセル設計３００の層を構成するＳＲＡＭセル設計４１０を示す。
【００３３】
図４ＡのＳＲＡＭセル設計４００は、第１の導電層（たとえば、Ｍ１）のマージ済みワード線ランディングパッド３２０、ならびに近隣セル内で省略される第１のビア３１０を示す。ＳＲＡＭセル設計４００は、第１のセル３４０および第２のセル３６０を含む、図３からの構成要素を示す。代表的には、第１のセル３４０の第１の導電層（たとえば、Ｍ１）のマージ済みワード線ランディングパッド３２０が、第２のセル３６０内に延びる。さらに、第１のゲート接点３５０（たとえば、ＭＰ）と、第１のゲート接点３５０（たとえば、ＭＰ）をマージ済みワード線ランディングパッド３２０に結合する第１のビア３１０（たとえば、Ｖｉａ０）とが示されている。マージ済みワード線ランディングパッド３２０に結合されない、第２のセル３６０の第２のゲート接点３７０も示されている。
【００３４】
図４ＢのＳＲＡＭセル設計４１０は、第１のセル３４０に隣接する第２のセル３６０内で省略される第１のセル３４０の第２のビア３３０を示す。ＳＲＡＭセル設計４１０は、第２の導電層（たとえば、第１のワード線３５２（ＷＬ１）および第２のワード線３７２（ＷＬ２）を構成するＭ２）、マージ済みワード線ランディングパッド３２０、および第１のワード線３５２（ＷＬ１）に結合するための第２のビア３３０を含む、図３からの構成要素を示す。
【００３５】
マージ済みワード線ランディングパッド３２０が近隣セル上の（第２の導電層Ｍ２によって設けられる）第２のワード線３７２にショートすることを防止するために、マージ済みワード線パッド４０６に対するビアが、代替セルの第２のゲート接点３７０上でスキップされる。たとえば、各セルは、パッドが近隣セルに延びるとしても、各マージ済みワード線パッド４０６について１つの第１のビア３０８だけを含み得る。
【００３６】
第１のゲート接点３５０はまた、垂直方向に隣接するセル内の第１のビア３１０（Ｖｉａ０）に垂直方向に達するように延び得る。第２のビア３３０（Ｖｉａ１）は、水平方向に隣接するセル上のマージ済みワード線ランディングパッド３２０から省略される。水平方向は、第１のゲート接点３５０が延びる方向であり得る。第１のビア３１０（Ｖｉａ０）は、垂直方向に隣接するセル第２のゲート接点３７０（図３）から省略される。垂直方向は、第１のゲート接点３５０が延びる方向に対して垂直であり得る。
【００３７】
図５Ａ〜図５Ｃは、本開示の態様によるＳＲＡＭセル設計５００、５１０、および５２０のレイアウト図からのワード線、ビア、およびゲート接点を示す。図５Ａおよび図５Ｂは、図３の区分線ＩＩ−ＩＩ’に沿って見たときの、ＳＲＡＭセル設計３００の層を構成するＳＲＡＭセル設計５００および５１０の伝播例を示す。図５Ｃは、図３の区分線Ｉ−Ｉ’に沿って見たときの、ＳＲＡＭセル設計３００の層を構成するＳＲＡＭセル設計５２０を示す。
【００３８】
図５Ａは、本開示の一態様におけるＳＲＡＭセル設計５００を通る信号伝播における第１のステップを示す。この例では、第１のワード線３５２（たとえば、Ｍ２）が活動化される。マージ済みワード線ランディングパッド３２０（たとえば、Ｍ１）および第２のビア３３０（たとえば、Ｖｉａ１）も示されている。
【００３９】
図５Ｂは、ＳＲＡＭセル設計５１０を通る信号伝播における第２のステップを示す。この例では、水平ビア領域５０４は、水平方向に隣接するセル内で省略される第２のビア３３０（たとえば、Ｖｉａ１）を含む。この構成では、水平方向に隣接するセルが、第１のワード線３５２（たとえば、Ｍ２）と、２つの隣接するセル間に延びるマージ済みワード線ランディングパッド３２０とに結合される。この例では、マージ済みワード線ランディングパッド３２０が、水平ビア領域５０４内で活動化される。
【００４０】
図５Ｃは、ＳＲＡＭセル設計５２０を通る信号伝播における次のステップを示す。この例では、第１のセル３４０は、第１のビア３１０、第１のゲート接点３５０、および第１の導電性ゲート３４８を含む垂直ビア領域５０６を含む。第２のセル３６０は、第２の導電性ゲート３６８および第２のゲート接点３７０を含む。この構成では、第２のゲート接点３７０は、省略されるビア（たとえば、第１のビア３１０）によって露出される。ゲート接点の他のものは、２つの垂直方向に隣接するセルの一方の中で省略される第１のビア３１０（たとえば、Ｖｉａ０）によって、マージ済みワード線ランディングパッド３２０（たとえば、Ｍ１）に結合される。したがって、第１のビア３１０（たとえば、Ｖｉａ０）の各々が、２つの垂直方向に隣接するセル内に延びる第１の導電性ゲート３４８に結合される。この例では、第１のゲート接点３５０が第１のビア３１０（たとえば、Ｖｉａ０）によってマージ済みワード線ランディングパッド３２０に結合されるとき、垂直ビア領域５０６内の第１の導電性ゲート３４８が第１のゲート接点３５０によって活動化される。
【００４１】
図３、図４Ａ〜図４Ｂ、および図５Ａ〜図５Ｃを参照すると、第１のビア３１０（Ｖｉａ０）が、近隣セル間の第１の導電層（Ｍ１）によって設けられるマージ済みワード線ランディングパッド３２０に第１のゲート接点３５０を結合する。第２のビア３３０（Ｖｉａ１）は、マージ済みワード線ランディングパッド３２０を第１のワード線３５２に結合する。この構成では、第２の導電層Ｍ２は、各セルについてのワード線を設ける。
【００４２】
一構成では、前述の水平または垂直の方向は、記載の方向に限定されず、代わりに任意の基準点からの任意の方向であり得る。たとえば、すべての水平向きは垂直であり得、逆も同様である。
【００４３】
本開示の態様によってもたらされる改善は、積極的にスケーリングされた接触ポリピッチ（ＣＰＰ）についてより大きい第１の導電性エリアを可能にするマージされた第１の導電層（たとえば、Ｍ１）を有することを含む。第１のビア（Ｖｉａ０）パターンはまた、第１のビアを製造するめの２ステッププロセス（たとえば、２重パターニング）を可能にし、マスクカウントおよびコストを削減する。第２のビア（Ｖｉａ１）プロセスはまた、第２のビアを製造するための２ステッププロセスを可能にし、マスクカウントおよびコストを削減する。別の態様では、ビット線キャパシタンスを既存のＳＲＡＭメモリセル設計よりもずっと小さくするために、第１の導電層Ｍ１でのＶｓｓおよびワード線パッドの配置が反転される。
【００４４】
図６は、本開示の一態様によるＳＲＡＭメモリセル設計を製作するプロセス６００を示すプロセス流れ図である。ブロック６０２では、パストランジスタ（たとえば、第１のトランジスタ３４２）と、パストランジスタに隣接する近隣トランジスタ（たとえば、第２のトランジスタ３６２）とが、基板（たとえば、半導体基板３１６）上に製作される。パストランジスタおよび近隣トランジスタはどちらも、その導電性ゲート上にゲート接点（たとえば、第１のゲート接点３５０および第２のゲート接点３７０）を含む。ブロック６０４では、第１のビア（たとえば、第１のビア３１０（Ｖｉａ０））がパストランジスタゲートのゲート接点上に製作される。ブロック６０６では、第１の導電層（たとえば、マージ済みワード線ランディングパッド３２０）が第１のビア上に形成され、さらに、パストランジスタと近隣トランジスタの両方と重複する。
【００４５】
ブロック６０８では、第２のビア（たとえば、第２のビア３３０（Ｖｉａ１））が第１の導電層上に製作される。ブロック６１０では、第１のワード線（たとえば、第１のワード線３５２）が第２のビア上に製作され、第２のワード線（たとえば、第２のワード線３７２）が近隣トランジスタ上に製作される。
【００４６】
一構成では、基板上にパストランジスタおよび近隣トランジスタを製作することは、基板内に少なくとも２つの材料ウェルを形成すること、および材料ウェルの上に絶縁層を製作することを含む。基板上にパストランジスタおよび近隣トランジスタを製作することはまた、絶縁層の上にゲートを製作することをも含む。一構成では、層間誘電体材料の層が、近隣トランジスタゲート上のゲート接点と第１の導電層とを分離する。層間誘電体材料の層はまた、第１の導電層と第２のワード線とを分離し得る。第１のワード線および第２のワード線は、第２の導電層から製作され得る。
【００４７】
一態様では、静的ランダムアクセスメモリ（ＳＲＡＭ）セルが、メモリアレイの隣接する行内の近隣メモリセル上に延びるワード線ランディングパッドを設ける第１の導電層を含む。ＳＲＡＭセルは、ＳＲＡＭセル内のパストランジスタゲートのゲート接点を第１の導電層内のワード線ランディングパッドに結合するための第１の手段をさらに含む。ＳＲＡＭセルはまた、第２の導電手段のワード線ランディングパッドとワード線とを結合するための第２の手段をも含む。一態様では、第１の結合手段は第１のビア３１０（Ｖｉａ０）であり得る。第２の結合手段は第２のビア３３０（Ｖｉａ１）であり得る。別の態様では、前述の手段は、前述の手段によって列挙される機能を実施するように構成された任意の材料または構造であり得る。
【００４８】
一構成では、第１の導電層Ｍ１、第２の導電層Ｍ２、およびゲート接点を含む様々な導電層のために使用される導電性材料は、銅（Ｃｕ）、または高い導電率を有する他の導電性材料であり得る。あるいは、導電性材料は、銅（Ｃｕ）、銀（Ａｇ）、焼きなまし銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、カルシウム（Ｃａ）、タングステン（Ｗ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、リチウム（Ｌｉ）、または鉄（Ｆｅ）を含み得る。前述の導電性材料層はまた、電気めっき、化学的気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、スパッタリング、または蒸着によって堆積され得る。
【００４９】
第１の絶縁層３４６および第２の絶縁層３６６は、二酸化シリコン（ＳｉＯ２）と、フッ素ドープ、カーボンドープ、および多孔質カーボンドープ形態、ならびにポリイミド、ポリノルボルネン、ベンゾシクロブテン（ＢＣＢ）、ポリテトラフルオロエチレン（ＰＴＦＥ）などのスピンオン有機高分子誘電体、スピンオンシリコーンベースのポリメトリック誘電体、およびシリコン窒素含有オキシカーバイド（ＳｉＣＯＮ）を含む、低いｋ、低い誘電率値を有する材料から作成され得る。
【００５０】
上記のプロセスステップでは述べていないが、フォトレジスト、マスクを通じた紫外線露光、フォトレジスト現像、およびリソグラフィが使用され得る。フォトレジスト層は、スピンコーティング、ドロップレットベースのフォトレジスト堆積、スプレー、化学的気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、スパッタリング、または蒸着によって付着され得る。次いでフォトレジスト層が露光され、次いで露光されたフォトレジスト部分を洗い流すために、塩化鉄（ＦｅＣｌ３）、塩化銅（ＣｕＣｌ２）、アルカリ性アンモニア（ＮＨ３）などの溶液を使用する化学エッチングプロセスによってエッチングされ、またはプラズマを使用するドライエッチングプロセスによってエッチングされ得る。フォトレジスト層はまた、化学的フォトレジストストリッピングプロセスによって、またはアッシングと呼ばれる、酸素などのプラズマを使用するドライフォトレジストストリッピングプロセスによってストリッピングされ得る。
【００５１】
図７は、本開示の態様が有利に利用され得る例示的ワイヤレス通信システム７００を示すブロック図である。例示のために、図７は、３つのリモートユニット７２０、７３０、および７５０と、２つの基地局７４０とを示す。ワイヤレス通信システムはより多くのリモートユニットおよび基地局を有し得ることを理解されよう。リモートユニット７２０、７３０、および７５０は、開示されるデバイス（たとえば、共有ワード線ランディングパッドを有するデバイス）を含むＩＣデバイス７２５Ａ、７２５Ｃ、および７２５Ｂを含む。他のデバイスも、基地局、スイッチングデバイス、およびネットワーク機器などの開示されるデバイス（たとえば、共有ワード線ランディングパッドを有するデバイス）を含み得ることを理解されよう。図７は、基地局７４０からリモートユニット７２０、７３０、および７５０への順方向リンク信号７８０と、リモートユニット７２０、７３０、および７５０から基地局７４０への逆方向リンク信号７９０を示す。
【００５２】
図７では、リモートユニット７２０は携帯電話として示され、リモートユニット７３０はポータブルコンピュータとして示され、リモートユニット７５０は、ワイヤレスローカルループシステム内の固定位置リモートユニットとして示されている。たとえば、リモートユニットは、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、メータ読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶し、もしくは取り出す他のデバイス、またはそれらの組合せであり得る。図７は本開示の態様によるリモートユニットを示すが、本開示はこれらの例示的に示されるユニットに限定されない。本開示の態様は、開示されるデバイスを含む多くのデバイスで適切に利用され得る。
【００５３】
図８は、共有ワード線ランディングパッドを含む上記で開示されるデバイスなどの半導体構成要素の回路、レイアウト、および論理設計のために使用される設計ワークステーション８００を示すブロック図である。設計ワークステーション８００は、オペレーティングシステムソフトウェア、サポートファイル、およびＣａｄｅｎｃｅやＯｒＣＡＤなどの設計ソフトウェアを含むハードディスク８０１を含む。設計ワークステーション８００はまた、回路８１０、または開示されるデバイス（たとえば、共有ワード線ランディングパッドを有するデバイス）などの半導体構成要素８１２の設計を容易にするためのディスプレイ８０２を含む。記憶媒体８０４が、回路設計８１０または半導体構成要素８１２を有形に記憶するために設けられる。回路設計８１０または半導体構成要素８１２は、ＧＤＳＩＩやＧＥＲＢＥＲなどのファイルフォーマットで記憶媒体８０４上に格納され得る。記憶媒体８０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、設計ワークステーション８００は、記憶媒体８０４から入力を受諾し、記憶媒体８０４に出力を書き込むためのドライブ装置８０３を含む。
【００５４】
記憶媒体８０４上に記録されたデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または電子ビームリソグラフィなどのシリアル書込みツールのためのマスクパターンデータを指定し得る。データは、論理シミュレーションに関連するタイミング図またはネット回路などの論理検証データをさらに含み得る。記憶媒体８０４上にデータを提供することは、半導体ウェハまたはダイを設計するためのプロセスの数を低減することによって、回路設計８１０または半導体構成要素８１２の設計を容易にする。
【００５５】
ファームウェアおよび／またはソフトウェア実装のために、方法は、本明細書に記載の機能を実施するモジュール（たとえば、プロシージャ、関数など）とともに実装され得る。命令を有形に実施する機械可読媒体は、本明細書に記載の方法を実装する際に使用され得る。たとえば、ソフトウェアコードは、メモリ内に格納され、プロセッサユニットによって実行され得る。メモリは、プロセッサユニット内に、またはプロセッサユニットの外部に実装され得る。本明細書では、「メモリ」という用語は、長期、短期、揮発性、不揮発性、または他のメモリのタイプを指し、特定のタイプのメモリまたはメモリ数、あるいはメモリがその上に格納される媒体のタイプに限定されない。
【００５６】
ファームウェアおよび／またはソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に格納され得る。例は、データ構造で符号化されたコンピュータ可読媒体、およびコンピュータプログラムで符号化されたコンピュータ可読媒体を含む。コンピュータ可読媒体は物理コンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る入手可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、または他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気記憶デバイス、あるいは命令またはデータ構造の形の所望のプログラムコードを格納するために使用され得、コンピュータによってアクセスされ得る他の媒体を含み得、本明細書では、ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザディスク（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピィディスク（ｄｉｓｋ）、およびブルーレイディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再現し、一方、ディスク（ｄｉｓｃ）は通常、データをレーザで光学的に再現する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。
【００５７】
コンピュータ可読媒体上のストレージに加えて、命令および／またはデータは、通信装置内に含まれる伝送媒体上の信号として与えられ得る。たとえば、通信装置は、命令およびデータを示す信号を有するトランシーバを含み得る。命令およびデータは、１つまたは複数のプロセッサに特許請求の範囲内で略述される機能を実装させるように構成される。
【００５８】
本開示およびその利点が詳細に説明されたが、添付の特許請求の範囲によって定義される本開示の技術から逸脱することなく、明細書で様々な変更、置換、および改変が行われ得ることを理解されたい。たとえば、「上」および「下」などの関係語は、基板または電子デバイスに対して使用される。もちろん、基板またはデバイスが反転される場合、上は下となり、逆も同様である。さらに、横方向に向く場合、上および下は、基板または電子デバイスの側部を指すことがある。さらに、本願の範囲は、本明細書に記載のプロセス、機械、製造、物質の組成、手段、方法、およびステップの特定の構成に限定されないものとする。当業者は本開示から容易に理解するであろうが、本明細書に記載の対応する構成とほぼ同じ機能を実施し、またはほぼ同じ結果を達成する、現存し、または後に開発されるプロセス、機械、製造、物質の組成、手段、方法、およびステップが、本開示に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質の組成、手段、方法、およびステップをその範囲内に含むものとする。
【符号の説明】
【００５９】
Ｍ１  金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）
Ｍ２  金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）
Ｍ３  金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）
Ｍ４  金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）
Ｍ５  金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）
Ｍ６  金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）
ＢＬ  ビット線
ＢＬ’  ビット線
１００  従来型６Ｔ−ＳＲＡＭセル設計
１０２  第１の導電層
１０４  第２の導電層
１０６  ワード線ランディングパッド
１１２  トランジスタ活性領域
１１４  ビア
２００  ＳＲＡＭセル設計
２０８  導電性ゲート
２２０  マージ済みワード線ランディングパッド
３００  ＳＲＡＭセル設計
３０６  第１の導電層
３１０  第１のビア
３１６  半導体基板
３１８  共有ウェル
３２０  マージ済みワード線ランディングパッド
３２５  第１のワード線
３３０  第２のビア
３４０  第１のセル
３４２  第１のトランジスタ
３４４  第１のウェル
３４６  第１の絶縁層
３４８  第１の導電性ゲート
３５０  第１のゲート接点
３５２  第１のワード線
３６０  第２のセル
３６２  第２のトランジスタ
３６６  第２の絶縁層
３６８  第２の導電性ゲート
３７０  第２のゲート接点
３７２  第２のワード線
４００  ＳＲＡＭセル設計
４０６  マージ済みワード線パッド
４１０  ＳＲＡＭセル設計
５００  ＳＲＡＭセル設計
５０４  水平ビア領域
５０６  垂直ビア領域
５１０  ＳＲＡＭセル設計
５２０  ＳＲＡＭセル設計
７００  例示的ワイヤレス通信システム
７２０  リモートユニット
７２５Ａ  ＩＣデバイス
７２５Ｂ  ＩＣデバイス
７２５Ｃ  ＩＣデバイス
７３０  リモートユニット
７４０  基地局
７５０  リモートユニット
８００  設計ワークステーション
８０１  ハードディスク
８０２  ディスプレイ
８０３  ドライブ装置
８０４  記憶媒体
８１０  回路、回路設計
８１２  半導体構成要素
【図１Ａ】
2017515309.tif 000003
【図１Ｂ】
2017515309.tif 000004
【図２】
2017515309.tif 000005
【図３】
2017515309.tif 000006
【図４Ａ】
2017515309.tif 000007
【図４Ｂ】
2017515309.tif 000008
【図５Ａ】
2017515309.tif 000009
【図５Ｂ】
2017515309.tif 000010
【図５Ｃ】
2017515309.tif 000011
【図６】
2017515309.tif 000012
【図７】
2017515309.tif 000013
【図８】
2017515309.tif 000014
【手続補正書】
【提出日】平成28年11月10日(2016.11.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
静的ランダムアクセスメモリ（ＳＲＡＭ）セルであって、
メモリアレイの隣接する行内の近隣メモリセル内に延びるワード線ランディングパッドを含む第１の導電層であって、前記第１の導電層内の前記ワード線ランディングパッドが、前記近隣メモリセルのすべてのゲート接点から電気的に分離される第１の導電層と、
前記第１の導電層内の前記ワード線ランディングパッドに結合されたワード線を含む第２の導電層と、
前記第１の導電層内の前記ワード線ランディングパッドに前記静的ランダムアクセスメモリ（ＳＲＡＭ）セル内のパストランジスタゲートのゲート接点を結合する第１のビアと、
前記ワード線ランディングパッドと前記第２の導電層の前記ワード線とを結合する第２のビアと
を備える静的ランダムアクセスメモリ（ＳＲＡＭ）セル。
【請求項２】
第１のビア位置に対応する位置内の前記ビアが、前記近隣メモリセル内で省略される請求項１に記載のＳＲＡＭセル。
【請求項３】
６トランジスタメモリセルを備える請求項１に記載のＳＲＡＭセル。
【請求項４】
音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つの中に組み込まれる請求項１に記載のＳＲＡＭセル。
【請求項５】
パストランジスタおよび前記パストランジスタに隣接する近隣トランジスタを基板上に製作するステップであって、前記パストランジスタおよび前記近隣トランジスタがどちらもゲート接点を含むステップと、
パストランジスタゲート上にある前記ゲート接点上に第１のビアを製作するステップと、
前記第１のビア上に第１の導電層を形成するステップであって、前記第１の導電層が、メモリセルからメモリアレイの隣接する行内の近隣メモリセル内に延びるワード線ランディングパッドを配置することによって前記パストランジスタと前記近隣トランジスタの両方と重複する前記ワード線ランディングパッドを含むステップと、
前記第１の導電層上に第２のビアを製作するステップと、
前記第２のビア上に第１のワード線を製作し、前記近隣トランジスタと位置合せされた第２のワード線を製作するステップと
を含む半導体デバイスを製作する方法。
【請求項６】
前記パストランジスタおよび前記近隣トランジスタを前記基板上に製作する前記ステップが、
前記基板内に少なくとも２つの材料ウェルを形成するステップと、
少なくとも２つの材料ウェルの上に絶縁層を製作するステップと、
前記絶縁層上に導電性ゲートを製作するステップと
を含む請求項５に記載の方法。
【請求項７】
層間誘電体材料の層が、前記近隣トランジスタゲート上の前記ゲート接点と前記第１の導電層とを分離する請求項５に記載の方法。
【請求項８】
層間誘電体材料の層が、前記第１の導電層と前記第２のワード線とを分離する請求項５に記載の方法。
【請求項９】
前記第１のワード線および前記第２のワード線が、第２の導電層から製作される請求項５に記載の方法。
【請求項１０】
音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つの中に前記半導体デバイスを組み込むステップをさらに含む請求項５に記載の方法。
【請求項１１】
静的ランダムアクセスメモリ（ＳＲＡＭ）セルであって、
メモリアレイの隣接する行内の近隣メモリセル内に延びるワード線ランディングパッドを含む第１の導電層であって、前記第１の導電層内の前記ワード線ランディングパッドが、前記近隣メモリセルのすべてのゲート接点から電気的に分離される第１の導電層と、
前記第１の導電層内の前記ワード線ランディングパッドに結合されたワード線を含む第２の導電層と、
前記第１の導電層内の前記ワード線ランディングパッドに静的ランダムアクセスメモリ（ＳＲＡＭ）セル内のパストランジスタゲートのゲート接点を結合するための第１の手段と、
前記ワード線ランディングパッドと前記第２の導電層の前記ワード線とを結合するための第２の手段と
を備える静的ランダムアクセスメモリ（ＳＲＡＭ）セル。
【請求項１２】
前記第１の手段の位置に対応する位置内のビアが、前記近隣メモリセル内で省略される請求項１１に記載のＳＲＡＭセル。
【請求項１３】
６トランジスタメモリセルを備える請求項１１に記載のＳＲＡＭセル。
【請求項１４】
音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つの中に組み込まれる請求項１１に記載のＳＲＡＭセル。
【請求項１５】
パストランジスタおよび前記パストランジスタに隣接する近隣トランジスタを基板上に製作するステップであって、前記パストランジスタおよび前記近隣トランジスタがどちらもゲート接点を含むステップと、
パストランジスタゲート上にある前記ゲート接点上に第１のビアを製作するステップと、
前記第１のビア上に第１の導電層を形成するステップであって、前記第１の導電層が、メモリセルからメモリアレイの隣接する行内の近隣メモリセル内に延びるワード線ランディングパッドを配置することによって前記パストランジスタと前記近隣トランジスタの両方と重複する前記ワード線ランディングパッドを含むステップと、
前記第１の導電層上に第２のビアを製作するステップと、
前記第２のビア上に第１のワード線を製作し、前記近隣トランジスタと位置合せされた第２のワード線を製作するステップと
を含む半導体デバイスを製作する方法。
【請求項１６】
音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つの中に前記半導体デバイスを組み込むステップをさらに含む請求項１５に記載の方法。
【国際調査報告】
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