(57)【要約】  セミコンダクタ・オン・インシュレータプロセスにおいて自己整合特徴部を伴う様々な方法およびデバイスが提供される。例示的な方法は、セミコンダクタ・オン・インシュレータウェハ上にゲートを形成するステップを備える。セミコンダクタ・オン・インシュレータウェハは、デバイス領域と、埋込み絶縁体と、基板とを備える。例示的な方法は、マスクとしてゲートを使用してセミコンダクタ・オン・インシュレータウェハに処理を施すステップをさらに備える。処理は、埋込み絶縁体内に処理された絶縁体領域を作製する。例示的な方法は、基板の少なくとも一部を除去するステップをさらに備える。例示的な方法は、基板のその一部を除去した後、残りの絶縁体領域を形成するために、埋込み絶縁体から処理された絶縁体領域を選択的に除去するステップをさらに備える。
2017523614.tif 000002
【特許請求の範囲】
【請求項１】
セミコンダクタ・オン・インシュレータウェハ上にゲートを形成するステップであって、前記セミコンダクタ・オン・インシュレータウェハが、デバイス領域と、埋込み絶縁体と、基板とを備える、ステップと、
マスクとして前記ゲートを使用して前記セミコンダクタ・オン・インシュレータウェハに処理を施すステップであって、前記処理が、前記埋込み絶縁体内に処理された絶縁体領域を作製する、ステップと、
前記基板の少なくとも一部を除去するステップと、
前記基板の前記一部を除去した後、残りの絶縁体領域を形成するために、前記埋込み絶縁体から前記処理された絶縁体領域を選択的に除去するステップと
を備える方法。
【請求項２】
前記セミコンダクタ・オン・インシュレータウェハに前記処理を施した後、前記セミコンダクタ・オン・インシュレータウェハにハンドルウェハを結合するステップをさらに備え、
前記基板の少なくとも一部を除去するステップが、前記基板全体を除去するステップを備え、
前記ハンドルウェハが、前記基板を除去する間、および前記基板が除去された後、前記セミコンダクタ・オン・インシュレータウェハの前記デバイス領域に安定化力を提供する、請求項１に記載の方法。
【請求項３】
前記処理された絶縁体領域を除去した後、前記残りの絶縁体領域上に熱伝導層を形成するステップをさらに備える、請求項１に記載の方法。
【請求項４】
前記処理が、前記埋込み絶縁体へのドーパントイオンの注入を備え、
前記処理された絶縁体が、エッチングガスを使用して除去される、請求項１に記載の方法。
【請求項５】
前記ドーパントイオンが、炭素よりも小さい原子量を有し、
前記エッチング液が、フッ化水素である、請求項４に記載の方法。
【請求項６】
前記処理された絶縁体領域を除去した後、前記デバイス領域の一部を除去するステップをさらに備え、
前記セミコンダクタ・オン・インシュレータウェハが、第２の埋込み絶縁体と第２のデバイス領域とを備え、
前記ゲートが、前記第２のデバイス領域内に形成されたチャネルのためのゲート電極を備え、
前記デバイス領域が、前記第２のデバイス領域内に形成されたチャネルのための追加のゲート電極を備える、請求項１に記載の方法。
【請求項７】
前記第２の埋込み絶縁体が、前記埋込み絶縁体よりも厚い、請求項６に記載の方法。
【請求項８】
前記処理された絶縁体領域を除去した後、前記残りの絶縁体領域上に歪み層を形成するステップをさらに備える、請求項１に記載の方法。
【請求項９】
前記処理された絶縁体領域の除去が、前記デバイス領域を露出させ、
前記歪み層を形成するステップが、前記残りの絶縁体領域上および前記デバイス領域上への歪み材料のブランケット堆積を備える、請求項８に記載の方法。
【請求項１０】
前記残りの絶縁体および前記ゲートが、両方とも、前記デバイス領域上に形成されたチャネルと接触し、
前記歪み層が、前記チャネル内のキャリアの移動度を高める、請求項９に記載の方法。
【請求項１１】
セミコンダクタ・オン・インシュレータウェハの上面上にゲートを形成するステップと、
前記ゲートを形成した後、前記セミコンダクタ・オン・インシュレータウェハの絶縁体層内に処理された領域を形成するために、前記セミコンダクタ・オン・インシュレータウェハの上面に処理を施すステップと、
前記絶縁体層を露出させるために、前記セミコンダクタ・オン・インシュレータウェハの裏面から基板を除去するステップと、
前記基板を除去した後、前記絶縁体層から前記処理された領域を選択的に除去するステップと
を備え、
前記ゲートが、前記処理された領域が自己整合的に形成されるように、前記処理された領域をパターン化するために使用される、方法。
【請求項１２】
前記処理が、前記絶縁体層へのイオンの注入を備え、
前記処理された領域が、エッチングガスを使用して除去される、請求項１１に記載の方法。
【請求項１３】
前記基板を除去する前、前記セミコンダクタ・オン・インシュレータウェハの上面にハンドルウェハを取り付けるステップと、
前記処理された領域を除去した後、前記セミコンダクタ・オン・インシュレータウェハの裏面上に歪み層を堆積するステップと
をさらに備え、
前記歪み層が、前記絶縁体層の残りの領域の上で、前記ゲートの下に位置するチャネル内のキャリアの移動度を高める、請求項１１に記載の方法。
【請求項１４】
前記セミコンダクタ・オン・インシュレータウェハが、シリコン基板を備え、
前記基板が、前記セミコンダクタ・オン・インシュレータウェハの裏面から研削によって少なくとも部分的に除去され、
前記絶縁体層が、二酸化ケイ素を備え、
前記処理が、前記絶縁体層へのイオン注入を備え、
前記処理された領域が、エッチングガスを使用して除去され、
前記ゲートが、完全空乏トランジスタのチャネルを制御する、請求項１３に記載の方法。
【請求項１５】
前記処理された絶縁体領域を除去した後、デバイス領域の一部を除去するステップをさらに備え、
前記セミコンダクタ・オン・インシュレータウェハが、埋込み絶縁体の上の第２の埋込み絶縁体と、前記デバイス領域の上の第２のデバイス領域とを備え、
前記ゲートが、前記第２のデバイス領域内に形成されたチャネルのためのゲート電極を備え、
前記デバイス領域が、前記第２のデバイス領域内に形成されたチャネルのための追加のゲート電極を備える、請求項１１に記載の方法。
【請求項１６】
前記第２の埋込み絶縁体が、前記埋込み絶縁体よりも厚い、請求項１５に記載の方法。
【請求項１７】
セミコンダクタ・オン・インシュレータウェハ上に形成されたゲートであって、前記セミコンダクタ・オン・インシュレータウェハが、デバイス領域と埋込み絶縁体とを備え、前記ゲートが、前記デバイス領域の上面上に形成され、前記デバイス領域が、１００ナノメートル未満の厚さである、ゲートと、
（ｉ）前記埋込み絶縁体の掘削領域内、（ｉｉ）前記デバイス領域の裏側、および（ｉｉｉ）前記埋込み絶縁体の残りの領域の垂直エッジに沿って位置する堆積層と
を備え、
前記ゲートの垂直エッジが、許容誤差内で前記埋込み絶縁体の前記残りの領域の前記垂直エッジに整合され、
前記許容誤差が、８０ナノメートル未満である、半導体デバイス。
【請求項１８】
前記堆積層が、歪み層であり、
前記ゲートが、前記デバイス領域に接触し、
前記歪み層が、前記ゲートに関連するチャネル領域内に歪を誘起させることによって、前記デバイス内のキャリアの移動度を高める、請求項１７に記載の半導体デバイス。
【請求項１９】
前記堆積層が、熱伝導層であり、
前記ゲートが、前記デバイス領域内に形成される、請求項１７に記載の半導体デバイス。
【請求項２０】
前記セミコンダクタ・オン・インシュレータウェハが、第２のデバイス領域と第２の埋込み絶縁体とを備え、
前記堆積層が、歪み層であり、
前記ゲートが、前記第２のデバイス領域と接触し、チャネルに関連付けられ、
前記デバイス領域が、前記チャネルに関連する第２のゲートを備える、請求項１７に記載の半導体デバイス。
【請求項２１】
前記半導体デバイスが、超薄ボディ領域を備え、
前記半導体デバイスが、完全空乏シリコン・オン・インシュレータトランジスタを備える、請求項１７に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本出願は、すべての目的のために参照によって本明細書に組み込まれている、２０１４年８月６日に出願した、「ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥ  ＷＩＴＨ  ＳＥＬＦ−ＡＬＩＧＮＥＤ  ＢＡＣＫ  ＳＩＤＥ  ＦＥＡＴＵＲＥＳ」と題する、米国非仮特許出願第１４／４５３，５９５号の優先権を主張するものである。
【背景技術】
【０００２】
縮小した幾何学的形状およびより低いコストでの半導体の製造は、デジタル時代の広範囲な利益の主要な要因の１つとして長い間認識されてきた。半導体デバイスのコストは、基板のサイズと、基板が処理されるときに消費される材料のコストと、各部分に割り当てられ得る資本的オーバヘッドの量とによって主に設定される。コストの最初の２つの要因は、デバイスのサイズを減少させること、および容易に利用可能な材料を利用することによって低減し得る。資本的オーバヘッドコストは、容易に利用可能な製造設備を使用することによって、およびより新奇な設備の必要性を排除し、各デバイスを構築する時間を短縮する処理技法の開発を通じて低減され得る。これらの処理技法は、時には、デバイスがどのように作られたのかの痕跡（ｅｖｉｄｅｎｃｅ）を提供する独特な製造特徴部に関連付けられる。
【０００３】
自己整合ゲートは、図１を参照して説明され得る特定の処理技法を示す製造特徴部である。半導体ウェハ１００は、ゲート１０２によって覆われた基板１０１を備える。図示のように、ゲート１０２は、フォトマスク１０３と、ゲート電極１０４と、ゲート絶縁体１０５とを含む。プロセスのこの時点で、フォトマスク１０３は、ゲートスタックを作製するために使用されている。言い換えれば、ゲート電極１０４およびゲート絶縁体１０５は、それが基板１０１の表面を横切って横方向に延在するように、追加の部分を予め有している。フォトマスク１０３は、次いで、これらの追加の部分が除去される間、ゲートスタックを遮蔽するために使用された。ゲート１０２が形成されると、フォトマスク１０３は、別の処理ステップで使用され得る。図１に示すように、ゲート１０２は、ウェハ１００がドーパント１０８の拡散に曝される間、チャネル１０７を遮蔽するためのマスクとして機能し得る。結果として、フォトマスク１０３は、ゲートスタックを形成するだけでなく、トランジスタ１０９のソース領域およびドレイン領域を作製するためにも使用され得る。したがって、異なるマスクは、ゲートスタック１０２ならびにソース領域およびドレイン領域１０９の作製のために必要とされない。
【０００４】
必要とされる処理ステップの数を低減することに加えて、自己整合ゲートプロセスは、特定の代替処理方法に従って形成されたデバイスと比較したとき、得られるデバイスが優れた特性を有するという追加の利点をもたらす。トランジスタの製法は、トランジスタのゲート領域、チャネル領域、ソース領域、およびドレイン領域の相互依存性によって直接影響を受ける。具体的には、トランジスタのゲートに対するソース−チャネル接合およびドレイン−チャネル接合の位置を厳密に制御することが重要である。同じマスクが自己整合ゲートプロセスにおいてゲートスタックとソース領域およびドレイン領域の両方を形成するために使用されるので、２つの異なるマスクの誤整合から結果として生じる誤差は、除去される。自己整合ゲートプロセスは、したがって、より費用効果的でありながら機能的に優れたデバイスを提供する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第８，４６６，０３６号
【発明の概要】
【課題を解決するための手段】
【０００６】
一実施形態では、方法は、セミコンダクタ・オン・インシュレータウェハ上にゲートを形成するステップを備える。セミコンダクタ・オン・インシュレータウェハは、デバイス領域と、埋込み絶縁体と、基板とを備える。方法はまた、マスクとしてゲートを使用してセミコンダクタ・オン・インシュレータウェハに処理を施すステップを備える。処理は、埋込み絶縁体内に処理された絶縁体領域を作製する。方法はまた、基板の少なくとも一部を除去するステップを備える。方法はまた、基板の一部を除去した後、残りの絶縁体領域を形成するために、埋込み絶縁体から処理された絶縁体領域を選択的に除去するステップを備える。
【０００７】
別の実施形態では、方法は、セミコンダクタ・オン・インシュレータウェハにゲートを形成するステップを備える。セミコンダクタ・オン・インシュレータウェハは、デバイス領域と、埋込み絶縁体と、基板とを備える。例示的な方法は、マスクとしてゲートを使用してセミコンダクタ・オン・インシュレータウェハに処理を施すステップをさらに備える。処理は、埋込み絶縁体内に処理された絶縁体領域を作製する。例示的な方法はまた、基板の少なくとも一部を除去するステップを備える。例示的な方法はまた、基板のその部分を除去した後、残りの絶縁体領域を形成するために、埋込み絶縁体から処理された絶縁体領域を選択的に除去するステップを備える。
【０００８】
別の実施形態では、半導体デバイスは、セミコンダクタ・オン・インシュレータウェハ上に形成されたゲートを備える。セミコンダクタ・オン・インシュレータウェハは、デバイス領域と、埋込み絶縁体とを備える。ゲートは、デバイス領域の上面上に形成される。デバイス領域は、１００ナノメートル未満の厚さである。半導体デバイスはまた、（ｉ）埋込み絶縁体の掘削領域内、（ｉｉ）デバイス領域の裏側、および（ｉｉｉ）埋込み絶縁体の残りの領域の垂直エッジに沿って位置する堆積層を備える。ゲートの垂直エッジは、許容誤差内で埋込み絶縁体の残りの領域の垂直エッジに整合される。許容誤差は、８０ナノメートル未満である。
【０００９】
図２は、セミコンダクタ・オン・インシュレータウェハ２０１と、コンタクト層２０２と、金属化層２０３とを含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）構造２００を示す。ＳＯＩウェハ２０１は、基板２０４と、絶縁体層２０５と、能動デバイス層２０６とを備える。基板２０４は、シリコンなどの半導体材料であり得る。絶縁体層２０５は、基板２０４の酸化によって形成された二酸化シリコンなどの誘電体であり得る。能動デバイス層２０６は、デバイス２００の信号処理動作または電力動作を行うトランジスタを含み得る。描かれているように、ゲート２０７は、ゲート２０７の直下の能動デバイス層２０６内にチャネルを有するトランジスタのゲートとして機能する。能動デバイス層２０６は、コンタクト層２０２を介して金属化層２０３に結合される。これらの層は、ドーパントと、誘電体と、ポリシリコンと、金属配線と、パッシベーションと、回路がその中に形成された後に存在する他の層、材料、または構成要素との組合せを含み得る。回路は、金属配線と、抵抗器、キャパシタ、およびインダクタなどの受動デバイスと、トランジスタおよびダイオードなどの能動デバイスとを含み得る。
【００１０】
本明細書および添付の特許明細書の範囲で使用される場合、ＳＯＩ構造２００の「上部」は、上面２０８を参照し、ＳＯＩ構造２００の「底部」は、底面２０９を参照する。この方向付けの方式は、他の基準フレームに対するＳＯＩ構造２００の相対的な方向付けと、ＳＯＩ構造２００からの層の除去またはＳＯＩ構造２００への層の追加とにかかわらず持続する。したがって、能動層２０６は、常に絶縁体層２０５の「上」にある。加えて、能動層２０６の中心から始まり、底面２０９に向かって延びるベクトルは、他の基準フレームに対するＳＯＩ構造２００の相対的な方向付けと、ＳＯＩ構造２００からの層の除去またはＳＯＩ構造２００への層の追加とにかかわらず、常に、ＳＯＩ構造２００の「裏面」の方向を指すことになる。
【図面の簡単な説明】
【００１１】
【図１】トランジスタのソースとドレインとを形成するための自己整合インプラントを示す図である。
【図２】セミコンダクタ・オン・インシュレータ構造を示す図である。
【図３】自己整合裏面特徴部を有する半導体デバイスを製造するためのプロセスのフローチャートである。
【図４ａ】図３を参照して説明したプロセスの一段階における半導体構造を示す図である。
【図４ｂ】図３を参照して説明したプロセスの一段階における半導体構造を示す図である。
【図４ｃ】図３を参照して説明したプロセスの一段階における半導体構造を示す図である。
【図４ｄ】図３を参照して説明したプロセスの一段階における半導体構造を示す図である。
【図４ｅ】図３を参照して説明したプロセスの一段階における半導体構造を示す図である。
【図５】トランジスタのチャネル上の自己整合裏面歪み層の効果を示す図である。
【図６】二重ゲートトランジスタと自己整合裏面特徴部とを有する半導体デバイスを製造するためのプロセスのフローチャートである。
【図７ａ】図６を参照して説明したプロセスの一段階における半導体構造を示す図である。
【図７ｂ】図６を参照して説明したプロセスの一段階における半導体構造を示す図である。
【図７ｃ】図６を参照して説明したプロセスの一段階における半導体構造を示す図である。
【図７ｄ】図６を参照して説明したプロセスの一段階における半導体構造を示す図である。
【図７ｅ】図６を参照して説明したプロセスの一段階における半導体構造を示す図である。
【発明を実施するための形態】
【００１２】
ここで、１つまたは複数の実施例が添付の図面に示されている、本開示の発明の実施形態ついて詳細に述べる。各実施例は本技術の説明として提供するものであり、本技術を限定するものではない。実際、本技術をその趣旨および範囲から逸脱することなく修正および変形可能であることは、当業者にとっては明らかである。たとえば、一実施形態の一部として図示または記述された特徴が、別の実施形態とともに使用され、さらなる実施形態をもたらしてもよい。したがって、本発明の主題は添付の特許請求の範囲およびその均等物におけるそのようなすべての修正および変形を包含することが意図される。
【００１３】
セミコンダクタ・オン・インシュレータ（ＳＯＩ）構造２００上の能動デバイス層２０６は、構造２００がその一部である半導体デバイスの性能に関して重要な領域である。所望の特性を有する能動デバイスを作製するために、能動層に過度の変動をもたらす処理ステップからデバイス層を保護する努力がなされる必要がある。たとえば、能動デバイス層２０６と絶縁体層２０５との間の界面を破壊しないことが一般的に有益である。具体的には、チャネルが形成されるべき能動デバイス層２０６の領域において、この界面の中断は、チャネル領域内の電流に対するゲート２０７のゲート電極における電圧の関係を変化させることになるダングリングボンドを生成する可能性があり、チャネル内のキャリアの移動度を有害に低下させ、高周波数で動作することができないデバイスをもたらす可能性がある。しかしながら、異なる材料が能動層を過度に破壊することなく能動デバイスのチャネルに近接して配置され得るように、裏面から絶縁体層２０５をパターン化することから利益が生じる可能性がある。たとえば、放熱層は、能動デバイスから熱を流すために、能動デバイス層２０６内の能動デバイスのチャネル領域に近接して配置され得る。別の例として、歪み層は、チャネル内のキャリアの移動度を向上させるために、能動デバイスのチャネル領域に近接して堆積され得る。さらなる例として、電気コンタクトは、能動デバイス層２０６の中または上にあるコンタクト領域と整合される必要があるパターン化絶縁体を介して形成され得る。
【００１４】
自己整合裏面特徴部を有する半導体構造を製造するための方法は、図３におけるフローチャートと図４ａ〜図４ｅにおける構造断面図とを参照して説明され得る。図３のプロセスは、ゲートがＳＯＩウェハ上に形成されるステップ３０１で開始する。ゲートは、金属酸化物半導体（ＭＯＳ）ＦＥＴであり得る電界効果トランジスタ（ＦＥＴ）のゲート、または絶縁ゲートバイポーラ接合トランジスタ（ＩＧＢＴ）のゲートであり得る。ゲートはまた、ＦｉｎＦＥＴ、横方向拡散ＭＯＳ（ＬＤＭＯＳ）、または縦型デバイスを含む任意の種類のＦＥＴのゲートであり得る。能動層は、完全空乏（ＦＤ）ＦＥＴのためのチャネルを提供し得、そのようなデバイスのための超薄ボディ領域として機能し得る。ゲートは、一般に、絶縁体とゲート電極とを含む。たとえば、ゲート絶縁体は、二酸化シリコンであり得、ゲート電極は、ゲート絶縁体上に形成されたポリシリコンの層であり得る。ゲート電極はまた、銅、タングステン、もしくはモリブデンなどの金属、または金属シリサイドを備え得る。ゲートはまた、ゲートを絶縁するための追加の絶縁体またはパッシベーションの層を含み得る。たとえば、ゲートは、垂直方向にゲートスタックを覆う側壁スペーサを含み得、ゲート絶縁体に対向する横方向にゲートスタックを覆うゲートキャップを含み得る。最後に、ゲートはまた、最終的なゲートスタックよりも大きい横方向の広がりを有する材料の層からゲートスタックを形成するために使用されるフォトレジストの層または何か他の形態のハードマスクを含み得る。これらの層は、ゲートの恒久的な特徴部であり得、または、それらは、デバイスが完成される前に除去される一時的な層であり得る。
【００１５】
図４ａにおけるＳＯＩ構造４００は、基板４０５と、埋込み絶縁体層４０６と、能動デバイス層４０７とを有するＳＯＩウェハ４０１を含む。前述したように、基板４０５は、シリコンなどの半導体と、サファイアなどの絶縁体とを備え得る。基板４０５が絶縁体である状況では、埋込み絶縁体層４０６と基板４０５との間に区別がないことがある。埋込み絶縁体層４０６はまた、ドナーウェハへのイオンの注入によって形成され得、基板４０５はまた、そのドナーウェハから分離されたとき、能動デバイス層４０７を安定させるために使用されるハンドルウェハであり得る。基板４０５がシリコンである状況では、埋込み絶縁体層４０５は、基板４０５の酸化によって形成された二酸化シリコンを備え得る。これらの状況では、能動デバイス層４０７は、エピタキシーによって形成され得る。代替的には、埋込み絶縁体層４０６は、ＳＩＭＯＸプロセスの適用によって均一な基板内に形成され得る。ＳＯＩウェハ４０１を準備するために使用される特定のプロセスに関係なく、埋込み絶縁体層４０６は、能動デバイス層４０７によって上面が覆われ、基板４０５によってその裏面が覆われるので、埋込み絶縁体と呼ばれ得る。埋込み絶縁体という用語は、基板または能動層が絶縁体を露出させるために除去されたとしても、この層を説明するために使用され得る（すなわち、「埋込み」という用語は、完成したデバイス内に埋め込まれたままであるかどうかにかかわらず、物理的領域を指す）。
【００１６】
図４ａ中のＳＯＩ構造４００は、デバイス領域の上面に形成されたゲート４０８をさらに示す。図示のように、ゲート４０８は、３つの材料層を備える。ゲート絶縁体４０９は、能動デバイス領域４０７内に形成されるデバイスのチャネルとして機能することになる能動デバイス領域４０７の部分を覆う。ゲート絶縁体４０９は、ゲート電極４１０によって覆われる。この特定の例では、ゲート４０８はまた、ゲート電極４１０を覆うフォトレジスト４１１の層を含む。しかしながら、前述したように、ゲート４０８は、この追加の層を含まなくてもよく、層は、ゲート４０８の恒久的な特徴部であってもなくてもよい。図示の例では、フォトレジスト４１１は、デバイスが完成される前にゲートスタック４０８から除去される。しかしながら、フォトレジスト４１１はまた、図において、マスクとしておよびゲートの恒久的な部分として機能することになる誘電体で置き換えられ得る。
【００１７】
プロセス３００は、マスクとしてゲートを使用してＳＯＩウェハに処理が施されるステップ３０２で継続する。処理は、埋込み絶縁体層内に処理された絶縁体領域を形成する。特定の手法では、処理は、ＳＯＩウェハの上面に適用される。たとえば、処理は、能動層および埋込み絶縁体内へのドーパントイオンの拡散を備え得る。別の例として、処理は、埋込み絶縁体層をドープするためのイオン注入を備え得る。処理は、処理が効果的に自己整合されるように、マスクとしてゲートを使用する。しかしながら、ゲートは、処理された絶縁体領域がゲートの下のまたはゲートの横の範囲の外側の埋込み絶縁体層内に形成され得るように、ネガマスクまたはポジマスクのいずれかとして使用され得る。処理は、複数のデバイス上の複数のゲートが処理された絶縁体層のためのパターンを提供するように、ウェハレベルのプロセスで適用され得る。ゲートがネガマスクとして作用する状況では、第１の露出は、ゲートの横方向の範囲内に処理された絶縁体領域を最終的に形成するための第２の処理ステップに耐えるためにゲートの横方向の範囲の外側にある絶縁体層を準備することになる。特定の例では、処理は、ウェハのチャネルに整合されるが横方向の範囲の外側にある埋込み酸化物のドープされた領域を形成するための、酸化物ウェハ上のシリコンの埋込み酸化物層への自己整合イオン注入となる。
【００１８】
図４ａ中のＳＯＩ構造４００は、マスクとしてゲート４０８を使用してＳＯＩウェハ４０１の上面に向けられたイオン衝撃４１２をさらに示す。イオン衝撃は、埋込み絶縁体層４０６へのドーパントイオンの注入を伴い得る。イオン衝撃のエネルギーは、能動デバイス層４０７への損傷を最小にしながら、絶縁体層４０６にその効果を集中させるように調整され得る。イオン衝撃はまた、処理された絶縁体領域が横方向の寸法と垂直方向の寸法の両方で未処理の絶縁体領域と区別されるように、埋込み絶縁体層４０６の一部にのみ影響を及ぼすように調整され得る。具体的には、処理された絶縁体領域は、処理された絶縁体領域が未処理の絶縁体の左および右にだけでなく、未処理の絶縁体の一部の下にあるように、埋込み絶縁体層４０６の裏面に向けて配置され得る。
【００１９】
イオン衝撃４１２は、様々なイオン注入種を備え得る。たとえば、衝撃は、ホウ素、リン、またはヒ素を備え得る。具体的には、イオン衝撃４１２は、炭素よりも小さく、リチウムよりも大きい原子量を有するドーパントイオンを備え得る。具体的な手法では、イオン衝撃４１２は、ＦＥＴのソース領域およびドレイン領域、またはＩＧＢＴのエミッタを最終的に形成し得るシリコン能動デバイス層の領域を介して導かれる。そのように、ドーパントイオンは、これらの領域に対する損傷を最小にするように選択され得る。小さい原子量を有するドーパントイオンは、それらが通過する際に能動層を損傷する可能性が低いが、それらはまた、選択的に処理され得る程度に埋込み絶縁体を処理するのに有効である可能性が低い。炭素よりも小さく、リチウムよりも大きい原子量を有するドーパントイオンは、それらが通過する際に能動領域を損傷する可能性が低く、同時に、処理された絶縁体領域を作る物としてのそれらの有効性を保持する。
【００２０】
プロセス３００は、基板の一部が除去されるステップ３０３で継続する。具体的な手法では、基板は、埋込み絶縁体層を露出させるために、ＳＯＩウェハの裏面から除去される。基板は、研削プロセスによって除去され得、化学機械研磨（ＣＭＰ）処理ステップの適用を伴い得る。基板は、単一ステップのプロセスまたは複数ステップのプロセスにおいて除去され得る。具体的には、急速な研削が基板の大部分を除去するために適用され得、同時に、ウェットエッチングなどの、埋込み絶縁体に対するより高い選択性を有するより低速なプロセスが、第２のステップとして適用され得る。ステップ３０３の間、ウェハは、ＳＯＩウェハの裏面が容易にアクセスされ得るように、真空チャックまたは代替のハンドラによって定位置に保持され得る。代替的には、ＳＯＩウェハは、ＳＯＩウェハの上面に取り付けられたハンドルウェハによって定位置に保持され得る。
【００２１】
プロセス３００は、ステップ３０２において処理がＳＯＩウェハに適用された後、ハンドルウェハがＳＯＩウェハに結合される追加のステップ３０４を含み得る。ハンドルウェハは、ＳＯＩウェハの上面に結合され得る。結合は、恒久的な結合または一時的な結合であり得る。結合が一時的である状況では、ＳＯＩウェハは、後に別の恒久的なハンドルウェハに移動され得る。ハンドルウェハは、ステップ３０３で基板が除去されている間、ＳＯＩウェハの能動デバイス層に安定化力を提供し得る。加えて、ハンドルウェハは、基板が除去された後、ハンドルウェハが能動デバイス層に安定化力を提供し続けるように、ＳＯＩ構造全体の恒久的な機能として機能し得る。ハンドルウェハは、本出願人の譲受人に譲渡された米国特許第８，４６６，０３６号およびその関連特許に記載されているようなトラップリッチ層を備え得る。ハンドルウェハはまた、ＳＯＩウェハの能動デバイス層に電気的に結合され得る追加の能動デバイスまたは受動デバイスを備え得る。
【００２２】
図４ｂ中のＳＯＩ構造４２０は、処理された絶縁体領域４２１が埋込み絶縁体層４０６内に形成された後のＳＯＩウェハ４０１を示す。ＳＯＩ構造４２０は、どのようにＳＯＩウェハ４０１がハンドルウェハ４２２に結合され、その後、裏面処理のために反転されたのかをさらに示す。ハンドルウェハ４２２は、恒久的または一時的な結合を使用してＳＯＩウェハ４０１に結合され得る。ハンドルウェハ４２２は、トラップリッチ層を備え得、加えて、完全にトラップリッチ材料で構成され得る。図示のように、マスク４１１は、プロセスのこの時点でゲート４０８から除去されている。しかしながら、前述したように、マスク４１１は、デバイスの恒久的な部分を備え得る。能動デバイス層４０７は、それをハンドルウェハ４２２に接続するコンタクト４２３とともに示されている。しかしながら、コンタクト４２３は、ＳＯＩウェハ４０１がハンドルウェハ４２２の結合の前に受けることになる追加の処理の単なる代表的なものである。能動デバイス層４０７は、ハンドルウェハ４２２内の回路に接続され得るが、コンタクトはまた、ＳＯＩウェハ４０１内の信号を単にルーティングするための金属化層に接続し得る。
【００２３】
様々な追加の層が、能動層４０７とハンドルウェハ４２２との間に位置するようにＳＯＩウェハ４０１に追加され得る。これらの層は、能動デバイス層４０７内の能動デバイス間で信号をルーティングするための金属化を含み得る。断面４００と断面４２０とに従う異なる手法間にあるステップの数は、ＣＭＯＳまたはＢｉＣＭＯＳなどの変形技法に関連する任意の種類の処理を含み得る。具体的な手法では、標準的なＣＭＯＳ製造は、ステップ３０２の後継続し、レベル間誘電体の堆積まで継続し、この時点でステップ３０４は、実行され得る。他の手法では、ステップ３０４が実行される前、任意の数の追加のウェハが、ＳＯＩウェハの上面に追加され得る。これらの追加のウェハは、トラップリッチ層を含み得、また、シリコンビア（ＴＳＶ）または同様の構造を介して直接的な金属コンタクトを使用して能動デバイス層４０７内の回路に結合され得る追加の受動回路および能動回路を含み得る。
【００２４】
図４ｃ中のＳＯＩ構造４４０は、基板４０５が除去された後のＳＯＩウェハを示す。図示のように、基板４０５は、処理された絶縁体領域４２１をそれによって露出させるために、ＳＯＩウェハ４０１の裏面から完全に除去されている。しかしながら、基板はまた、パターン化された様式で除去され得る。たとえば、基板は、能動デバイスが最終的に形成されることになる領域などの、ダイ全体の特定の領域の下でのみ除去され得る。さらなる例として、基板は、ゲート４０８などのゲートの直下にある領域などの特定の領域の下でのみ除去され得る。具体的には、基板は、基板が除去されるときに基板の残りの部分が能動デバイス層４０７に安定化力を提供し続けるように、部分的に除去され得る。基板の残りの部分はまた、最終的なデバイス内の能動デバイス層４０７に安定化力を提供し得る。これらの手法では、ハンドルウェハは、必要とされないことがあり、または、ハンドルウェハは、基板が部分的に除去される間のみ、必要とされ得るが、残りの基板は、最終的なデバイス内の能動デバイス層に必要な安定化力を提供し得る。
【００２５】
処理３００は、処理された絶縁体領域が埋込み絶縁体層から選択的に除去されるステップ３０５で継続する。絶縁体層からの処理された絶縁領域の除去は、残りの絶縁体領域を形成する。ゲートが処理された絶縁体領域をパターン化するために使用されたとき、残りの絶縁体領域は、ゲートに整合され、ゲートの下のＳＯＩ構造の能動部分の下になる。この手法の利点は、それによって絶縁体領域が追加のマスクを必要とせずにパターン化されることである。
【００２６】
絶縁体は、処理された絶縁体領域に対して選択的な任意のプロセスを使用してステップ３０５において除去され得る。したがって、除去プロセスは、ステップ３０２で適用される処理に関連する。具体的な例として、処理は、ドープ酸化物を形成するための、二酸化ケイ素を備える埋込み絶縁体層へのホウ素イオンの注入であり得、除去プロセスは、ドープ酸化物を除去し、未処理の二酸化ケイ素を定位置に残す、蒸気形態で供給されるフッ化水素エッチングであり得る。選択的除去プロセスは、ウェットフッ化水素エッチングまたは蒸気フッ化水素エッチングを備え得る。絶縁体は、代替的には、プラズマエッチングを使用して除去され得る。
【００２７】
図４ｄ中のＳＯＩ構造４６０は、処理された絶縁体層４２１が除去された後のＳＯＩウェハ４０１を示す。得られた構造は、能動領域４０７内のチャネルの裏面上に残りの絶縁体４６１の自己整合特徴部を含む。元のＳＯＩ絶縁体層は、ウェハの他の部分から除去されているが、ステップ３０２で適用された処理をパターン化するために使用されたゲートの下に残る。図示のように、残りの絶縁体およびゲートは、両方ともデバイス領域内に形成されたチャネルと接触している。ステップ３０５で適用される除去プロセスの選択性に依存して、残りの絶縁体領域４６１は、横方向の寸法と垂直方向の寸法の両方で、元の絶縁体領域よりも薄いことがある。しかしながら、元の埋込み絶縁体層を備える材料に両方とも基づくステップ３０２で適用される処理およびステップ３０５のための除去プロセスの詳しい情報に基づく選択（ｉｎｆｏｒｍｅｄ  ｓｅｌｅｃｔｉｏｎ）は、能動領域４０７内のデバイスのチャネルへの残りの絶縁体領域４６１の信頼性の高い整合に寄与する高度に選択的な除去プロセスをもたらすことになる。
【００２８】
代替的な方式では、ステップ３０５における選択的除去プロセスは、ステップ３０２で適用される処理のパターンに対するネガパターンをもたらすことになる。代替ステップでは、ステップ３０５の直前、絶縁体領域全体が、基板の除去によって露出された後、第２の処理を受け得、次いで、ステップ３０２で処理された絶縁体領域のみが残るように選択的除去プロセスよって作用され得る。これらの手法では、第１の処理は、第１の処理を受けなかった絶縁体のこれらの部分のみが選択的除去プロセスの適用後に残るように、第２の処理の効果を打ち消すように機能する。
【００２９】
ＳＯＩ構造４６０は、特定の場所で完全に除去されているものとして処理された絶縁体領域４２１を示しているが、処理された絶縁体領域は、代わりに、ＳＯＩ構造の裏面の横方向の広がりに沿った異なる点において様々な程度に除去され得る。前述したように、ステップ３０２からの処理は、処理された絶縁体領域４２１が元の埋込み絶縁体の垂直方向の広がり全体にわたって延在しないように、埋込み絶縁体領域の特定の深さを目標とされ得る。たとえば、ステップ３０２からの処理がちょうど絶縁体層の後ろ半分覆うことを目標とされた場合、ステップ３０５における選択的除去は、残りの絶縁体領域４６１が薄くされた残りの絶縁体の広がりによって囲まれた隆起した台地となるように、パターン全体の中の特定の点において絶縁体領域の半分のみが除去されるという結果となり得る。
【００３０】
プロセス３００は、層が堆積されるステップ３０６で継続する。層は、ＳＯＩウェハの裏面上に堆積され得る。層は、残りの絶縁体領域上に形成され得る。層は、ブランケット堆積を介して堆積され得、または、層は、標的（ｔａｒｇｅｔｅｄ）堆積であり得る。堆積ステップは、マスクを使用し得、または、堆積ステップは、残りの絶縁体領域によって形成されたパターンにのみ依存し得る。堆積は、化学増強気相堆積（ＣＶＤ）、プラズマ増強ＣＶＤ、原子層堆積（ＡＬＤ）、誘電体スピンコーティングもしくは誘電体スプラットコーティング、または高密度プラズマ堆積（ＨＤＰ）を含み得る。代替的には、層は、ＳＯＩウェハを残りの絶縁体領域の形状に順応する材料の順応層と接触させることによって形成され得る。順応層は、追加のウェハを使用して接触させられ得る。
【００３１】
図４ｅ中の断面４８０は、層４８１がウェハの裏面上に堆積された後のＳＯＩウェハを示す。単一の層のみが示されているが、様々な結果を達成するために、複数の層がＳＯＩウェハ上に堆積され得る。図示の例では、処理された絶縁体領域の除去は、デバイス領域４０７を露出させ、層４８１の形成は、残りの絶縁体領域４６１およびデバイス領域４０７上の材料のブランケット堆積を備える。図示の例では、堆積は、ＳＯＩウェハの裏面に向けられている。層４８１は、歪み層、放熱層、または、デバイス領域４０７内の能動デバイスのチャネルを囲むようにパターン化されることから利益を得る材料の任意の他の領域を備え得る。
【００３２】
図４ｅに示す例とは対照的に、前述の例によれば、ゲート４０８は、絶縁体がチャネルの下から除去されるが構造の他の領域内の定位置に残るように、残りの絶縁体領域に対してネガパターン関係を有し得る。これらの例では、堆積された層は、電気絶縁性放熱層であり得る。この手法は、能動デバイスの発熱チャネルにできるだけ近接して放熱層を配置する利点をもたらすことになる。しかしながら、これらの手法は、絶縁体の選択的な除去および層４８１の堆積に関連する処理ステップに対して特定の許容誤差が選択されない限り、層４０７内の能動デバイスの繊細なチャネルに損傷を与える危険性を伴うことになる。
【００３３】
図５は、図３を参照して説明した手順によって処理されているＳＯＩデバイス内のトランジスタの断面５００を示す。断面５００は、ＳＯＩウェハ上に形成されたゲート４０８を含む。ゲートは、ゲート電極５０１とゲート絶縁体５０２とを含む。断面はまた、ゲート４０８に関連し、残りの絶縁体領域４６１とゲート４０８の両方と接触しているチャネル領域５０３を示す。前述したように、ゲート４０８は、デバイス領域４０７の上面上に形成される。ゲートは、残りの絶縁体領域４６１をパターン化するために使用されたので、層４８１は、埋込み絶縁体５０４の掘削領域内、能動デバイス領域４０７の裏面上、および残りの絶縁体領域４６１の垂直エッジに沿って位置する。
【００３４】
残りの絶縁体領域４６１のエッジがゲート４０８に確実に整合され得る手法には、特定の利益が生じる。図３を参照して説明したプロセスは、合理的な商業的努力によって他の方法では達成できないこれら２つの特徴部の整合の程度を提供する。プロセス３００を使用して、ゲート４０８の垂直エッジは、能動デバイス層４０７の厚さと、絶縁体層を処理するために使用される任意のイオンの種および注入エネルギーと、処理された絶縁体領域のドーピング密度と、処理された絶縁体領域の範囲を変更する可能性がある注入後の熱条件とによって制約される許容誤差内で残りの絶縁体４６１に確実に整合され得る。能動デバイス領域４０７の厚さが減少するにつれて、許容誤差は増加する。絶縁体層を処理するために使用される任意のイオンの注入エネルギーおよび重量が増加するにつれて、許容誤差は増加する。処理された絶縁体領域のドーピング密度が増加するにつれて、許容誤差は減少する。シミュレーションに基づいて、図３を参照して説明した手法は、１００ナノメートル未満の厚さのデバイス領域について８０ナノメートル未満の許容誤差内のゲート４０８および残りの絶縁体４６１の確実な整合を提供し得る。特に、プロセス３００は、最終的なデバイスが特に薄い能動層を有する完全空乏ＳＯＩデバイスを備える場合であっても、確実な整合を達成し得る。これらの状況におけるチャネル領域５０３は、超薄ボディ領域を備えることになる。
【００３５】
前述したように、層４８１は、起歪層であり得る。起歪層は、圧縮膜または引張膜であり得る。起歪層はまた、格子不整合効果によって能動デバイス層４０７内に歪を誘発し得る。たとえば、起歪層４８１は、シリコンゲルマニウムを備え得、能動デバイス層４０７は、シリコンを備え、その場合、２つの材料の不整合は、能動デバイス層４０７内に歪みを誘発することになる。起歪層は、チャネル領域５０３内に歪み５０５を誘発することによって、デバイス内のキャリアの移動度を高め得る。起歪層４８１は、チャネル領域５０３内のキャリアの移動度を向上させ、それによって、デバイス層４０７内に形成されたデバイスの性能を向上させる。それによってデバイスに対して応力をより直接的に働かせることができ、同時に、チャネル領域に直接重ならず、デバイスの挙動を有害に変化させないので、歪み層は、チャネル領域とより緊密に整合されることから利益を得る。
【００３６】
絶縁体層に施される処理のタイプと、堆積される歪み層のタイプとの異なる組合せは、チャネル領域５０３内に異なる種類の歪みを発生させる。前述したように、絶縁体層に施される処理に応じて、ゲートは、処理された絶縁体領域がゲートの下のまたはゲートの横方向の範囲の外側の絶縁体層内に形成され得るように、ネガマスクまたはポジマスクのいずれかとして使用され得る。歪み層によって誘発される歪みはまた、堆積膜が、それぞれ、圧縮性または引張性であり得るという点で、負歪みまたは正歪みを示すと考えられ得る。特に、膜のこの特性は、膜が適用されるパターンと無関係であり得る。したがって、独立した正歪み膜または負歪み膜とポジパターンまたはネガパターンとの組合せは、２つの異なる歪みプロファイルを生成する４つの異なる構成の可能性を生じさせる（すなわち、ネガパターンを有する負の膜は、正の歪みを発生させ、両方の負（ネガ）と正（ポジ）の組合せは、負の歪みを発生させ、ネガパターンを有する正の膜は、正の歪みを発生させる）。異なる組合せを使用して所与の歪みプロファイルを達成するこの能力は、特定の種類の絶縁体処理または歪み層材料がコストまたは技術的実現可能性に関する懸念のために回避され得るという点で、設計者に自由度を提供する。
【００３７】
層４８１の追加の変形例はまた、ゲート４０８に緊密に整合されることから利益を得る。たとえば、チャネルは、半導体デバイス内の最大の熱源の１つであるので、放熱層は、デバイスから効率的に除去される前に熱が拡散されなければならない距離を最小にするために、チャネル領域に密接に整合されることから利益を得る。同時に、放熱層は、一般に、元の埋込み絶縁体の効果的な代用品ではないので、チャネルの下の定位置に埋込み絶縁体を保つことが重要である。
【００３８】
ステップ３０６の後、能動デバイス層４０７内の回路に接続し、最終的なデバイスをパッケージ化するために、追加の処理ステップが行われ得る。たとえば、堆積された層は、外部接続を可能にするために、能動デバイス層４０７内のデバイスへのコンタクトを形成するために、パターン化され、エッチングされ得る。加えて、デバイス層４０７内の異なる回路構成要素間の相互接続を提供するために、裏面金属化がＳＯＩウェハの裏面上に形成され得る。たとえば、裏面金属化は、トランジスタを別のトランジスタに接続するため、トランジスタをダイオードに接続するため、またはトランジスタを受動構成要素に接続するために使用され得る。
【００３９】
図６は、ステップ３０３における方法３００を継続する方法６００を示す。方法６００では、ステップ３０１〜３０４は、上記で説明したように行われ得る。しかしながら、方法６００は、前述した構造に対する代替構造を有するウェハ上で動作することが意図される。方法６００は、自己整合二重ゲートデバイスを生成する。図７ａ中のＳＯＩ構造７００は、方法６００に従って処理され得るＳＯＩウェハ７０１を示す。開始ウェハは、ＳＯＩウェハ４０１の特徴の多くを備え、基板７０２が絶縁体層４０６および能動デバイス層４０７だけでなく、第２の能動層７０３および第２の埋込み絶縁体層７０４にも関連する点で主に異なる。図７ａに示すように、ゲート４０８は、ＳＯＩウェハ７０１へのドーパントイオンの注入のためのマスクとして使用される。方法３００とは対照的に、イオン注入、または方法６００で使用される他の処理は、埋込み絶縁体領域４０６を処理する代わりに第２の埋込み絶縁体層７０４を通過し、処理された埋込み絶縁体７０５を形成するように制御されなければならない。以前のとおりに、処理された絶縁体領域７０５の形成は、未処理の絶縁体領域７０６をその元の状態に残す。
【００４０】
処理３００を参照して説明した処理ステップのいずれも、これらの処理ステップが継続するように同様に方法６００に適用され得る。図７ｂは、図４ｂを参照した説明したのと同様の仕方で処理が継続するようにＳＯＩ構造７２０を示す。ＳＯＩウェハは、反転されており、オプションのハンドルウェハ４２２は、ウェハの上部に結合されている。前述したように、ハンドルウェハ４２２は、トラップリッチ層を備え得る。図７ｃは、基板７０２が除去された後の断面７４０を示す。
【００４１】
方法６００は、処理された絶縁体が埋込み絶縁体層から除去されるステップ６０１で継続する。この処理ステップの一例は、図７ｄ中のＳＯＩ構造７６０によって示されている。ＳＯＩ構造７６０は、未処理の絶縁体層７０６のみが残るように、処理された絶縁体領域７０５が除去された後のＳＯＩウェハを示す。処理のこの時点で、第２の能動層７０３および第２の埋込み絶縁体層７０４は、覆われたままであるが、能動デバイス層４０７は、露出される。
【００４２】
方法６００は、ステップ６０２または６０３のいずれかで継続する。ステップ６０２では、露出されたデバイス領域の一部が除去される。デバイス領域は、マスクとして残りの埋込み絶縁体７０６を使用して除去され得、または、追加のマスクが代わりに使用され得る。デバイス領域４０７をエッチングするために使用されるエッチング液は、等方性エッチングを実行し得、また、第２の埋込み絶縁体７０４に対して選択的な特定の化学エッチング液を含み得る。ステップ６０３では、材料の層が、ウェハの裏面上に堆積される。ステップ６０３は、上記で論じたステップ３０６の変形のいずれかに従って行われ得る。
【００４３】
図７ｅは、デバイス領域４０７の一部が残りのデバイス領域７８１を形成するために除去され、層４８１がウェハの裏面に堆積された後のＳＯＩウェハ７０１を示すＳＯＩ構造７８０を示す。この状況では、残りのデバイス領域７８１は、第２のデバイス領域７０３内に形成されたチャネルのための追加のゲート電極として機能し、第２の埋込み絶縁体７０４は、追加のゲートのためのゲート絶縁体として機能する。得られた構造は、自己整合ＤＧ−ＦＥＴを備える。この構造では、ゲート４０８は、第２のデバイス領域７０３と接触し、第２のデバイス領域７０３内に形成されたチャネルに関連付けられる。残りのデバイス領域７８１は、同じチャネルのための第２のゲート電極として機能し、残りの埋込み絶縁体７０６は、残りのデバイス領域７８１を分離し、遮蔽するように機能する。
【００４４】
図７ａ〜図７ｅ中の絶縁体層４０６は、そのような構造に生じる特定の利益を示すために、第２の絶縁体層７０４よりも厚い。具体的には、埋込み絶縁体層への処理がイオン注入ステップである状況では、絶縁体層４０６の厚さは、それを注入のための容易なターゲットにする。同時に、ゲート絶縁体の厚さは、そのトランスコンダクタンスなどの、トランジスタに関連する特定の性能指数に反比例する。絶縁体層７０４は、追加のゲートのためのゲート絶縁体として機能することになるので、絶縁体層７０４を比較的薄くすることが有益である。したがって、イオン注入処理で使用されるとき、プロセス６００は、高性能ＤＧ−ＦＥＴの作製に特に適している。
【００４５】
図７ｅに示す二重ゲート構造は、ＤＧ−ＦＥＴ内の不整合ゲートが余分なキャパシタンスと電流ドライブの相応の損失とをもたらし得るという点で、プロセス３００および６００によって提供される整合の程度から大きく利益を得る。しかしながら、ゲートが高精度で確実に整合されたとき、ＤＧ−ＦＥＴの速度および電力損失は、単一ゲートＦＥＴの速度および電力損失よりも実質的に低い。したがって、プロセス６００などの自己整合プロセスによる二重ゲート構造の作製は、追加のゲート電極７８１を作製するために別個のマスクが使用される手法に対して優れたトランジスタを生成し得る。図３および図６のプロセスは、ＤＧ−ＦＥＴの二重ゲートを上記で論じたのと同様の制約で確実に整合させ得る。しかしながら、この状況では、注入は、埋込み絶縁体と上部能動領域の両方を介するので、埋込み絶縁体の厚さはまた、整合の確実性に対する制約である。シミュレーションに基づいて、図３および図６を参照して説明した手法は、１０ナノメートルの埋込み絶縁体厚で８０ナノメートル未満の厚さのデバイス領域について７０ナノメートル未満の許容誤差内のゲート４０８および残りのデバイス領域７８１の確実な整合を提供し得る。特に、プロセス３００は、最終的なデバイスが特に薄い能動層を有する完全空乏ＳＯＩデバイスを備える場合であっても、確実な整合を達成し得る。これらの状況におけるチャネル領域５０３は、超薄ボディ領域を備えることになる。
【００４６】
堆積層４８１は、図４ｅおよび図５を参照して上記で説明した特性のいずれかを取り得る。具体的には、堆積層４８１は、第２のデバイス層７０３内に形成されたチャネル内のキャリアの移動度を高める歪み層であり得る。前述したように、膜は、圧縮性または引張性であり得る。層４８１はまた、放熱層であり得る。また、図４ｅを参照して上述したように、ＳＯＩ構造７８０は、能動層７０３内の回路に接続するために追加の処理ステップを受け得る。加えて、ＳＯＩ構造７８０は、異なるウェハ内の回路に、パッケージ上に、または能動層７０３内の回路にゲート電極７８１を接続するために追加の処理ステップを受け得る。具体的には、ゲート電極７８１は、ゲート４０８のゲート電極と同じ回路に接続され得る。
【００４７】
上記開示におけるいくつかの実施形態は、ゲート構造がＳＯＩ絶縁体層の初期処理のためのマスクとして使用される断面によって具体的に示されているが、他の特徴部が、代わりに初期処理をマスクするために使用され得る。実際に、裏面の整合が望まれる任意の特徴部は、適用される処理をパターン化するために使用され得る。特徴部の特性に応じて、特徴部を画定するために使用される材料は、マスク自体として使用され得、または、その特徴部をパターン化するために使用される実際のマスクは、初期処理のためのマスクとして使用され得る。特定の例として、ＳＯＩウェハ内のＴＳＶをパターン化するために使用されるマスクはまた、絶縁体に処理を適用するために使用され得る。そのような手法は、ＴＳＶが裏面絶縁体を介して接続されることが意図された状況において有用である。
【００４８】
本明細書について、本発明の特定の実施形態に関して詳細に説明してきたが、上記のことを理解すると、これらの実施形態に対する改変形態、変形形態、および均等物を容易に想到し得ることが当業者には諒解されよう。当業者により本発明に、本発明の趣旨および範囲から逸脱することなく、添付の特許請求の範囲により詳細に記載したこれらおよび他の修正、変形を実施することができる。
【符号の説明】
【００４９】
２００  セミコンダクタ・オン・インシュレータ（ＳＯＩ）構造
２０１  絶縁体ウェハ
２０２  コンタクト層
２０３  金属化層
２０４  基板
２０５  絶縁体層
２０６  能動デバイス層、能動層
２０７  ゲート
２０８  上面
２０９  底面
４００  ＳＯＩ構造、断面
４０１  ＳＯＩウェハ
４０５  基板
４０６  埋込み絶縁体層
４０７  能動デバイス領域、能動領域、デバイス領域、層、能動デバイス層
４０８  ゲート
４０９  ゲート絶縁体
４１０  ゲート電極
４１１  フォトレジスト
４１２  イオン衝撃
４２０  ＳＯＩ構造、断面
４２１  処理された絶縁体領域
４２２  ハンドルウェハ
４２３  コンタクト
４４０  ＳＯＩ構造
４６０  ＳＯＩ構造
４６１  残りの絶縁体、残りの絶縁体領域
４８０  断面
４８１  層、堆積層
５００  断面
５０１  ゲート電極
５０２  ゲート絶縁体
５０３  チャネル領域
５０４  埋込み絶縁体
５０５  歪み
７００  ＳＯＩ構造
７０１  ＳＯＩウェハ
７０２  基板
７０３  第２の能動層、第２のデバイス領域、能動層
７０４  第２の埋込み絶縁体層、第２の埋込み絶縁体、第２の絶縁体層、絶縁体層
７０５  処理された埋込み絶縁体、処理された絶縁体領域
７０６  未処理の絶縁体領域、未処理の絶縁体層、未処理の絶縁体、残りの埋込み絶縁体
７２０  ＳＯＩ構造
７４０  断面
７８０  ＳＯＩ構造
７８１  残りのデバイス領域、追加のゲート電極、ゲート電極
【図１】
2017523614.tif 000003
【図２】
2017523614.tif 000004
【図３】
2017523614.tif 000005
【図４Ａ】
2017523614.tif 000006
【図４Ｂ】
2017523614.tif 000007
【図４Ｃ】
2017523614.tif 000008
【図４Ｄ】
2017523614.tif 000009
【図４Ｅ】
2017523614.tif 000010
【図５】
2017523614.tif 000011
【図６】
2017523614.tif 000012
【図７Ａ】
2017523614.tif 000013
【図７Ｂ】
2017523614.tif 000014
【図７Ｃ】
2017523614.tif 000015
【図７Ｄ】
2017523614.tif 000016
【図７Ｅ】
2017523614.tif 000017
【国際調査報告】
2017523614.tif 000018
2017523614.tif 000019
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