(57)【要約】  絶縁体上半導体ウエハが、基板層と半導体層との間に絶縁体層を有する。半導体層中および上に、第１の活性層が形成される。基板層中および上に、第２の活性層が形成される。いくつかの実施形態では、絶縁体上半導体ウエハにハンドルウエハが接合され、第２の活性層を形成する前に、基板層が薄化される。いくつかの実施形態では、ハンドルウエハの基板中に、第３の活性層が形成されてよい。いくつかの実施形態では、第１および第２の活性層が、これらの層のうちの一方中にＭＥＭＳデバイスを、他方中にＣＭＯＳデバイスを含む。
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【特許請求の範囲】
【請求項１】
基板層と半導体層との間に絶縁体層を有する絶縁体上半導体ウエハを準備するステップと、
前記半導体層中および上に、第１の活性層を形成するステップと、
前記基板層中および上に、第２の活性層を形成するステップと
を含む方法。
【請求項２】
前記基板層の第１の部分を除去するステップと、
前記基板層の第２の部分中および上に、前記第２の活性層を形成するステップと
をさらに含む、請求項１に記載の方法。
【請求項３】
前記基板層の前記第１の部分を除去する前記ステップの前に、前記絶縁体上半導体ウエハの第１の面にハンドルウエハを接合するステップと、
前記絶縁体上半導体ウエハの第２の面から、前記基板層の前記第１の部分を除去するステップと
をさらに含む、請求項２に記載の方法。
【請求項４】
前記ハンドルウエハ中にトラップリッチ層を準備するステップ
をさらに含む、請求項３に記載の方法。
【請求項５】
前記絶縁体上半導体ウエハの面にハンドルウエハを接合するステップであって、前記絶縁体上半導体ウエハの前記面が、前記絶縁体層を挟んで前記基板層とは反対側にあり、前記ハンドルウエハがハンドル基板層を有する、ステップと、
前記ハンドル基板層中および上に、第３の活性層を形成するステップと
をさらに含む、請求項１に記載の方法。
【請求項６】
前記ハンドル基板層の第１の部分を除去するステップと、
前記ハンドル基板層の第２の部分中および上に、前記第３の活性層を形成するステップと
をさらに含む、請求項５に記載の方法。
【請求項７】
前記第２の活性層上に、相互接続層を形成するステップと、
前記相互接続層と前記第１および第２の活性層との間の電気接続を形成するステップと
をさらに含む、請求項１に記載の方法。
【請求項８】
前記基板層中および上に、ＭＥＭＳデバイスを形成するステップ
をさらに含む、請求項１に記載の方法。
【請求項９】
前記基板層および前記絶縁体層のうちの少なくとも一方中に、前記ＭＥＭＳデバイス用のキャビティを形成するステップ
をさらに含む、請求項８に記載の方法。
【請求項１０】
前記第１の活性層を形成する前記ステップが、ＣＭＯＳデバイスを形成するステップをさらに含み、
前記方法が、前記ＣＭＯＳデバイスと前記ＭＥＭＳデバイスとの間の電気接続を形成するステップをさらに含み、前記ＣＭＯＳデバイスが、前記電気接続を通じて前記ＭＥＭＳデバイスに制御信号を提供する、
請求項８に記載の方法。
【請求項１１】
半導体層と基板層との間に絶縁体層を有する絶縁体上半導体ウエハと、
前記半導体層中および上に形成された第１の活性層と、
前記基板層中および上に形成された第２の活性層と
を備える、半導体構造。
【請求項１２】
前記第２の活性層が、前記基板層が薄化された後に、前記基板層の残りの部分中および上に形成される、
請求項１１に記載の半導体構造。
【請求項１３】
前記絶縁体層を挟んで前記基板層とは反対側にある、前記絶縁体上半導体ウエハの面に接合された、ハンドルウエハ
をさらに備える、請求項１２に記載の半導体構造。
【請求項１４】
前記ハンドルウエハがトラップリッチ層を有する、
請求項１３に記載の半導体構造。
【請求項１５】
前記絶縁体上半導体ウエハの面に接合されたハンドルウエハであって、前記絶縁体上半導体ウエハの前記面が、前記絶縁体層を挟んで前記基板層とは反対側にあり、前記ハンドルウエハがハンドル基板層を有する、ハンドルウエハと、
前記ハンドル基板層中および上に形成された第３の活性層と
をさらに備える、請求項１１に記載の半導体構造。
【請求項１６】
前記第３の活性層が、前記ハンドル基板層が薄化された後に、前記ハンドル基板層の残りの部分中および上に形成される、
請求項１５に記載の半導体構造。
【請求項１７】
前記第２の活性層上に形成された相互接続層と、
前記相互接続層と前記第１および第２の活性層との間の電気接続と
をさらに備える、請求項１１に記載の半導体構造。
【請求項１８】
前記基板層中および上に形成されたＭＥＭＳデバイス
をさらに備える、請求項１１に記載の半導体構造。
【請求項１９】
前記ＭＥＭＳデバイスの少なくとも一部を取り囲むキャビティであって、前記基板層および前記絶縁体層のうちの少なくとも一方中に形成される、キャビティ
をさらに備える、請求項１８に記載の半導体構造。
【請求項２０】
前記第１の活性層がＣＭＯＳデバイスを含み、
前記ＣＭＯＳデバイスが、前記ＭＥＭＳデバイスに制御信号を提供する、
請求項１８に記載の半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、あらゆる目的のために参照によりここに組み込まれている、２０１４年８月７日に出願した、「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｓｔｒｕｃｔｕｒｅ  ｗｉｔｈ  Ｍｕｌｔｉｐｌｅ  Ａｃｔｉｖｅ  Ｌａｙｅｒｓ  ｉｎ  ａｎ  ＳＯＩ  Ｗａｆｅｒ」という名称の、米国非仮特許出願第１４／４５４，２６２号の優先権を主張するものである。
【背景技術】
【０００２】
集積回路（ＩＣ）縦方向集積技法は、単一ダイ上で複数の活性／デバイス層を利用するものである。これらの技法は、必要となるダイ面積を増大させることなく、ＩＣ当たりの構成要素数の大幅な増大を可能にする。ダイの厚さが増大することがあるが、通常、より一層制限的な設計上の考慮事項であるのはダイ面積であり、総合的には、ダイ総体積およびＩＣパッケージ重量が低減する結果となることができる。したがって、縦方向集積技法の開発は、電子デバイスが比較的小型かつ軽量でなければならない技術、たとえばセル／スマートフォン、ノートブック／タブレットＰＣ等にとって、最も重要である。
【発明の概要】
【課題を解決するための手段】
【０００３】
本発明の実施形態には、ＳＯＩウエハから形成される、複数の活性層を備えた半導体構造が関与する。典型的なＳＯＩウエハが、基板層と半導体層との間に絶縁体層（たとえば埋込み酸化物）を有する。半導体層中および上に、第１の活性層が形成される。基板層中および上に、第２の活性層が形成される。いくつかの実施形態では、ＳＯＩウエハにハンドルウエハが接合され、第２の活性層を形成する前に、基板層が薄化される。いくつかの実施形態では、ハンドルウエハの基板中に、第３の活性層が形成されてよい。いくつかの実施形態では、第１および第２の活性層が、これらの層のうちの一方中にＭＥＭＳデバイスを、他方中にＣＭＯＳデバイスを含む。
【０００４】
本開示およびその範囲、ならびに本開示が上記の改善点を達成する様式のより完全な理解は、現在のところ好ましい実施形態の以下の詳細な説明を、下で簡単に要約される付随する図面、および添付の特許請求の範囲と併せて参照することによって、得ることができる。
【図面の簡単な説明】
【０００５】
【図１】本発明の一実施形態を組み込む半導体構造の簡略化された断面図である。
【図２】本発明の実施形態による、図１に示す半導体構造の製作における中間段階での、半導体構造の簡略化された断面図である。
【図３】本発明の実施形態による、図１に示す半導体構造の製作における中間段階での、半導体構造の簡略化された断面図である。
【図４】本発明の実施形態による、図１に示す半導体構造の製作における中間段階での、半導体構造の簡略化された断面図である。
【図５】本発明の実施形態による、図１に示す半導体構造の製作における中間段階での、半導体構造の簡略化された断面図である。
【図６】本発明の一実施形態を組み込む代替半導体構造の簡略化された断面図である。
【発明を実施するための形態】
【０００６】
いくつかの実施形態によれば、本発明は、絶縁体上半導体（ＳＯＩ）ウエハを使用してモノリシックに形成されたＩＣ半導体構造（たとえば図１の半導体構造１００）中での、活性層の縦方向集積を達成する。下でより詳細に説明するように、一般に、ＳＯＩウエハ中および上に第１の活性層が形成された後、ＳＯＩウエハが反転され、下にある基板中および上に第２の活性層が形成される。この技法は一般に、多様なタイプの活性層の比較的密な縦方向集積とともに、ダイ面積の大幅な低減およびウエハ当たりのダイ数の増大を可能にする。その上、いくつかの実施形態では、複数の活性層により、ＣＭＯＳデバイスを、同じモノリシック半導体構造中で、薄膜バルク音響共振器、表面弾性波デバイス、薄膜プレート音響共振器（ＦＰＡＲ）、音響フィルタ、ＲＦスイッチ、受動素子、および他のマイクロエレクトロメカニカルシステム（ＭＥＭＳ）デバイスなどの、他のタイプのデバイスと集積することが可能になり得る。
【０００７】
図１に示す例では、半導体構造１００は一般に、反転されたＳＯＩウエハ１０１、およびそれと接合されたハンドルウエハ１０２を有する。ＳＯＩウエハ１０１は一般に、絶縁体層１０５（たとえば埋込み酸化物）の両側（すなわち上部／底部または上方部／下方部）に、２つの活性層１０３および１０４を有する。第１の活性層１０３は、ＳＯＩウエハ１０１の、従来の半導体層１０６中および上に形成される。第２の活性層１０４は、ＳＯＩウエハ１０１の、下にある従来の基板層１０７中および上、または元の基板層１０７を薄化した後に残る部分中および上に形成される。活性層１０３および１０４内に示されている構成要素は、単に例示を目的として提供されており、必ずしも本発明の制限を描いたものとは限らない。
【０００８】
その上、ＳＯＩウエハ１０１は一般に、それを通じて活性層１０３および１０４の様々な構成要素間で電気接続が行われてよい、相互接続層１０８および１０９を含む。相互接続層１０８および１０９内に示されている構成要素は、単に例示を目的として提供されており、必ずしも本発明の制限を描いたものとは限らない。いくつかの実施形態では、たとえば、活性層のうちの一方（たとえば１０４）が、（他の構成要素の中でもとりわけ）ＲＦ／ＭＥＭＳデバイス１１０を含んでよく、他方の活性層（たとえば１０３）が、（他の構成要素の中でもとりわけ）ＣＭＯＳデバイス１１１を、ＭＥＭＳデバイス１１０の動作を制御する回路として含んでよい。
【０００９】
ハンドルウエハ１０２は一般に、ハンドル基板層１１２、接合層１１３、およびオプションのトラップリッチ層（ＴＲＬ）１１４を含む。ハンドルウエハ１０２は、第１の活性層１０３および第１の相互接続層１０８の形成後、（図示のように反転された）ＳＯＩウエハ１０１の上面に接合される。ハンドルウエハ１０２は一般に、ＳＯＩウエハ１０１の基板層１０７を処理して、第２の活性層１０４および第２の相互接続層１０９を形成する間の、半導体構造１００の構造安定性をもたらすために使用される。いくつかの実施形態では、この構造安定性状態により、第２の活性層１０４の形成前にＳＯＩウエハ１０１の基板層１０７が薄化されることが可能になる。
【００１０】
第１の活性層１０３および第２の活性層１０４についてはそれぞれ、また第１の相互接続層１０８および第２の相互接続層１０９についてはそれぞれ、半導体層１０６および基板層１０７の中に、かつ上に構築されるものとして、本明細書において説明される。このタイプの製作技法は、「モノリシック」スタイルの製作として知られる。活性層製作の別の技法が、「層移転」スタイルとして知られており、これは、活性層を複数の別々のウエハ中および上に形成し、それに続いて、活性層のうちの１つを、他のウエハの上に移転させるものである。これらの技法のどちらについても、様々な利点および不利点がある。モノリシックスタイルは、たとえば、一般に、製造ステップの各々について逐次処理を必要とし、一方、層移転スタイルは、複数のウエハの並列処理を可能にし、それにより、最終半導体構造を製造する時間全体が低減する可能性がある。しかしながら、モノリシックスタイルは一般に、複数の基板の費用を必要とせず、ウエハ接合ステップまたはウエハ層剥離（ｃｌｅａｖａｇｅ）ステップを必要とせず、大幅な研削ステップまたはエッチバックステップを必要とせず、接合のための精密なウエハ位置合せを必要とせず、ウエハ接合関連のステップを実施することのできる製作マシンのための設備投資を必要としない。ハンドルウエハ１０２のウエハ接合など、これらの利点に対するいくつかの一般的な例外が、場合によっては生じることがある。しかしながら、ハンドルウエハ１０２には接合前に追加される回路がないので、ウエハ１０１および１０２の高精度の位置合せをする必要がない。したがって、ハンドルウエハ１０２の接合ステップは、複数のウエハ上の複数の活性層が層移転プロセスを介して集積される手法と比較して、比較的単純かつ安価となることができる。
【００１１】
図１の半導体構造１００を形成するためのいくつかの実施形態による、簡略化された例示的製造プロセスが、図２〜図５によって示されている。このプロセスは一般に、図２に示す、半導体層１０６と基板層１０７との間に絶縁体層１０５（たとえば埋込み酸化物）を有するＳＯＩウエハ１０１から開始する。次いで、半導体層１０６の「上」面または「上方」面の中に、かつ上に、第１の活性層１０３が、ほぼ従来通りのプロセスステップを使用して形成される。活性層１０３中の活性デバイスがＣＭＯＳトランジスタである状況においては、これらのプロセスステップは、単一ウエハモノリシックＣＭＯＳ製造に概して関連するものである。その上、ハンドルウエハ１０２中のＴＲＬ１１４の代わりに、またはそれに加えて、ＳＯＩウエハ１０１が、本出願と同日に弁理士整理番号ＩＯＳＥＰ００９ＣＩＰ４を以て出願した米国特許出願  ／  において開示されるように形成されたＴＲＬを含んでよい。その開示は、その全体が本明細書に参照により組み込まれる。
【００１２】
次いで、第１の活性層１０３の「上」面または「上方」面上に、第１の相互接続層１０８が形成される。ＳＯＩウエハ１０１はこの後、図２に示す方向から反転されるので、説明の一貫性のために、ＳＯＩウエハ１０１が反転された後でさえ、図２に関してＳＯＩウエハ１０１の「上部」（または「上方部」または「表面部（ｆｒｏｎｔ）」）と呼ばれる部分は、本明細書では引き続き「上部」（または「上方部」または「表面部」）と呼ばれ、ＳＯＩウエハ１０１の「底部」（または「下方部」または「裏面部（ｂａｃｋ）」）と呼ばれる部分は、本明細書では引き続き「底部」（または「下方部」または「裏面部」）と呼ばれる。したがって、図１において、半導体構造１００全体の「上部」は、ＳＯＩウエハ１０１の「底部」と同じものと見なされる。また、半導体構造１００全体の上部が処理されているとき、それは、ＳＯＩウエハ１０１の「裏面側（ｂａｃｋ  ｓｉｄｅ）」処理と見なされる。
【００１３】
その上、本明細書の説明において、ウエハに材料または層が追加されるとき、追加された材料または層は、ウエハの一部になると見なされる。また、ウエハから材料または層が除去されるとき、除去された材料または層はもはや、ウエハの一部とは見なされない。したがって、たとえば、図中にＳＯＩウエハ１０１またはハンドルウエハ１０２として表された要素は、それが処理されているとき、サイズまたは厚さが増大または減少することがある。
【００１４】
また、本明細書の説明において、ウエハの「上面」または「底面」と呼ばれる面は、処理中に、材料または層がウエハに追加され、またはウエハから除去されるとき、変化することがある。たとえば、第１の活性層１０３は、表面側（ｆｒｏｎｔ  ｓｉｄｅ）処理によって、ＳＯＩウエハ１０１の、上面中および上に形成されるが、ＳＯＩウエハ１０１上に配置される材料が、新たな上面を生み出す。したがって、第１の相互接続層１０８は、新たな上面上に形成される。次いで、ＳＯＩウエハ１０１にハンドルウエハ１０２が接合されるとき、ハンドルウエハ１０２は、ＳＯＩウエハ１０１のさらに別の新たな上面に接合される。
【００１５】
さらに、様々な材料層について、本明細書において説明される。しかしながら、それらの層のうちのいくつかの間に必ずしも明確な境界線があるとは限らない。たとえば、相互接続層１０８または１０９の製作中に形成されるいくつかの材料が、他の層の中に延在することがある。たとえば、半導体貫通ビア（ＴＳＶ）が、活性層１０３または１０４および絶縁体層１０５を通って形成されてよい。重なり合う層の他の例も、明らかとなるであろう。
【００１６】
図１の半導体構造１００を形成するためのいくつかの実施形態による、簡略化された例示的製造プロセスでは、図３に示すハンドルウエハ１０２の形成が続く。ハンドル基板層１１２上に、接合層１１３およびＴＲＬ１１４が形成される。ハンドル基板層１１２は、一般に、半導体構造１００に構造安定性または強度をもたらすのに十分なほど厚い。ＴＲＬ１１４は、任意の適切な技法、たとえば、高エネルギー粒子（たとえば希ガス、シリコン、酸素、炭素、ゲルマニウム等）のイオンを注入すること、ハンドルウエハ１０２を照射すること、高抵抗率材料を堆積させること、ハンドル基板層１１２の露出した面に損傷を与えること等によって形成される。いくつかの実施形態では、ＴＲＬ１１４は、本出願と同日に弁理士整理番号ＩＯＳＥＰ００９ＣＩＰ４を以て出願した米国特許出願＿＿／＿＿において開示されるように形成される。その開示は、その全体が本明細書に参照により組み込まれる。接合層１１３は、ＳＯＩウエハ１０１の上面のところの材料に接合させることのできる、任意の適切な材料でよい。接合層１１３を用いる、または用いない、他の実施形態のための他の接合技法が使用されてもよい。いくつかの実施形態では、接合層１１３は、ＴＲＬ１１４と組み合わされてよい。いくつかの実施形態では、ハンドルウエハ１０２全体がＴＲＬ１１４となる。
【００１７】
図４に示すように、図２のＳＯＩウエハ１０１は、図３のハンドルウエハ１０２に接合される。ＳＯＩウエハ１０１は、図４においては、図２におけるその方向に対して反転されている。ＳＯＩウエハ１０１の、ハンドルウエハ１０２が接合される面は上面であり、上面は、絶縁体層を挟んで基板層１０７とは反対側にある。このステップにより、ＳＯＩウエハ１０１の底部側または裏面側が、処理できるように露出したままになる。ハンドルウエハ１０２は、この処理中の構造安定性をもたらす。
【００１８】
基板層１０７の一部分が除去され、それにより、図５に示すように、基板層１０７が薄化する。基板層１０７の残りの部分は、図１の第２の活性層１０４などの第２の活性層を形成するための新たな半導体層として使用されるのに十分なほど厚い。
【００１９】
いくつかの実施形態では、第２の活性層１０４中にＭＥＭＳデバイス１１０が形成されることになっているので、基板層１０７中にキャビティ１１５が形成されてよい。キャビティ１１５は、ＭＥＭＳデバイス１１０を少なくとも部分的に取り囲む。キャビティ１１５は、任意の適切な技法、たとえば、方向依存性エッチング、異方性エッチング、等方性エッチング等によって、形成されてよい。キャビティ１１５は、分離、熱性能の改善、および／またはＭＥＭＳデバイス１１０のリリースのための材料を提供する。次いで、キャビティ１１５の内部に充填材料が配置され、たとえばＣＭＰによって平坦化される。充填材料は、充填材料を後に除去してＭＥＭＳデバイス１１０をリリースすることができるように、第２の活性層１０４を形成する材料に対して選択性があってよい。いくつかの実施形態では、キャビティ１１５は、絶縁体層１０５の中に延在してよく、そのため、充填材料は、絶縁体材料に対して選択性がなければならないことがある。
【００２０】
次いで、基板層１０７の残りの部分中および上に、第２の活性層１０４が形成される。いくつかの実施形態では、第２の活性層１０４内でのＭＥＭＳデバイス１１０の製作が、従来のプロセスとは逆順に行われる。この逆プロセスが、低温（たとえば２００℃未満）の場合の接合および相互接続を簡略化する助けとなることがある。
【００２１】
次いで、第２の活性層１０４上に（かつ２つの活性層１０３および１０４を通って）第２の相互接続層１０９が形成されると、図１に示す半導体構造１００がもたらされる。いくつかの実施形態では、２つの活性層１０３と１０４との間の電気接続のうちのいくつかは、たとえば製作プロセス全体の初期にＴＳＶを形成しておいて、埋込みコンタクトを用いて形成されてよい。外部電気接続用に、電気接続パッド１１６および再配線層（図示せず）も形成されてよい。２つ以上の層の中を通る電気相互接続、たとえばＴＳＶは、２つの相互接続層１０８および１０９ならびに活性層１０３および１０４中の、２つ以上の任意の構成要素間の電気接続、たとえば、相互接続層１０８および１０９中のメタライゼーション間のＴＳＶ相互接続、または相互接続層１０８もしくは１０９のうちの一方中のメタライゼーションと、活性層１０３もしくは１０４のうちの一方中の活性デバイス（たとえばソース、ドレイン、もしくはゲート領域）との間のＴＳＶ相互接続を提供してよい。
【００２２】
本発明の一代替実施形態を組み込む代替半導体構造２００が、図６に示されている。この場合、この実施形態は半導体構造１００から構築されてよいので、要素の多くが図１に示す実施形態のものに類似している。しかしながら、ハンドル基板層１１２の一部分が除去され、それにより、ハンドル基板層１１２が薄化する。ハンドル基板層１１２の残りの部分は、第３の活性層２０１を形成するための新たな半導体層として使用されるのに十分なほど厚く、それにより、さらに別の活性層がモノリシックに形成される。いくつかの実施形態では、半導体構造１００の既存の厚さが、十分な構造安定性をもたらさない場合、後続の処理中の構造安定性をもたらすために、半導体構造１００に別のハンドルウエハ（図示せず）が接合されてよい。
【００２３】
いくつかの実施形態では、第３の活性層２０１中にＭＥＭＳデバイス２０２が形成されるので、ハンドル基板層１１２中にキャビティ２０３が形成される必要があり得る。キャビティ２０３は、任意の適切な技法、たとえば、方向依存性エッチング、異方性エッチング、等方性エッチング等によって、形成されてよい。キャビティ２０３は、分離、熱性能の改善、および／またはＭＥＭＳデバイス２０２のリリースのための材料を提供する。次いで、キャビティ２０３の内部に充填材料が配置され、たとえばＣＭＰによって平坦化される。充填材料は、充填材料を後に除去してＭＥＭＳデバイス２０２をリリースすることができるように、第３の活性層２０１の材料に対して選択性があってよい。
【００２４】
次いで、ハンドル基板層１１２の残りの部分中および上に、第３の活性層２０１が形成される。
【００２５】
次いで、第３の活性層２０１上に（かつ第１の活性層１０３に至るまで）第３の相互接続層２０４が形成されると、図６に示す半導体構造２００がもたらされる。いくつかの実施形態では、第１の活性層１０３と第３の活性層２０１との間の電気接続のうちのいくつかは、たとえば製作プロセス全体の初期にＴＳＶを形成しておいて、埋込みコンタクトを用いて形成されてよい。第３の活性層２０１は、第２の活性層１０４にも、それらの層の間のコンタクトおよび相互接続層１０８中の共通回路ノードを介して接続されてよい。外部電気接続用に、代替半導体構造２００の底部側に、電気接続パッド（図示せず）および再配線層（図示せず）も形成されてよい。その代わりに、またはそれと組み合わせて、外部電気接続用に、電気接続パッド１１６および再配線層（図示せず）が、代替半導体構造２００の底部側に対して形成されてもよい。
【００２６】
本発明の実施形態について、主としてその個々の実施形態に関して論じてきたが、他の変形形態が可能である。説明したシステムの様々な構成が、本明細書において提示した構成に代わって、またはそれに加えて、使用されてよい。たとえば、必要に応じて追加の構成要素が含まれてよい。別の例として、構成については、半導体構成要素のある特定のタイプおよび組合せを一般に参照して説明したが、説明したものに加えて、またはそれに代わって、半導体構成要素の他のタイプおよび／または組合せを使用することができる。
【００２７】
前述の説明は、例示的なものにすぎず、本発明を制限するものではないことを、当業者なら理解するであろう。特許請求の範囲において別段示されない限り、本開示における何も、図示し説明した特定のタイプの半導体構成要素を有するシステムに本発明が限定されることを示すべきではない。特許請求の範囲において別段示されない限り、本開示における何も、特定の形態の半導体処理または集積回路を必要とするシステムに本発明が限定されることを示すべきではない。一般に、提示したどんな図も、可能な一構成を示すものにすぎず、多くの変形形態が可能である。本発明と一致する方法およびシステムが、広範囲の適用分野での使用に適していることも、当業者なら理解するであろう。
【００２８】
以上、本明細書では、本発明の個々の実施形態に関して詳細に説明してきたが、当業者なら、前述の内容の理解を遂げると、これらの実施形態の改変形態、変形形態、および等価物を容易に考え出し得ることが理解されよう。本発明に対するこれらおよび他の修正形態および変形形態は、添付の特許請求の範囲により具体的に記載した、本発明の趣旨および範囲から逸脱することなく、当業者によって実践されてよい。
【符号の説明】
【００２９】
１００  半導体構造
１０１  ＳＯＩウエハ
１０２  ハンドルウエハ
１０３  第１の活性層
１０４  第２の活性層
１０５  絶縁体層
１０６  半導体層
１０７  基板層
１０８  第１の相互接続層
１０９  第２の相互接続層
１１０  ＲＦ／ＭＥＭＳデバイス
１１１  ＣＭＯＳデバイス
１１２  ハンドル基板層
１１３  接合層
１１４  トラップリッチ層（ＴＲＬ）
１１５  キャビティ
１１６  電気接続パッド
２００  代替半導体構造
２０１  第３の活性層
２０２  ＭＥＭＳデバイス
２０３  キャビティ
２０４  第３の相互接続層
【図１】
2017526178.tif 000003
【図２】
2017526178.tif 000004
【図３】
2017526178.tif 000005
【図４】
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【図５】
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【図６】
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【国際調査報告】
2017526178.tif 000009