(57)【要約】  半導体装置は、キャリアチャネルを形成する半導体構造と、半導体構造に近接して配置されたバリア層と、キャリアチャネルにおいてキャリア電荷を提供及び制御する一組の電極とを備える。バリア層は、キャリアチャネルの導電型とは反対の導電型を有する不純物によって少なくとも部分的にドープされる。バリア層の材料は、半導体構造における材料のバンドギャップより大きいバンドギャップ及びその材料の熱伝導率より高い熱伝導率を有する。
2017532778.tif 000002
【特許請求の範囲】
【請求項１】
キャリアチャネルを形成する半導体構造と、
前記半導体構造に近接して配置されたバリア層であって、前記キャリアチャネルの導電型とは反対の導電型を有する不純物によって少なくとも部分的にドープされ、前記バリア層の材料は、前記半導体構造における材料のバンドギャップより大きいバンドギャップ及び前記材料の熱伝導率より高い熱伝導率を有する、バリア層と、
前記キャリアチャネルにおいてキャリア電荷を提供及び制御する一組の電極と、
を備える半導体装置。
【請求項２】
基板であって、前記バリア層は、該基板と前記半導体構造との間に配置されたバックバリア層である、基板を更に備える、請求項１に記載の半導体装置。
【請求項３】
前記バリア層は、前記半導体構造の上部に配置されたキャップ層である、請求項１に記載の半導体装置。
【請求項４】
前記バリア層の前記材料は、ダイヤモンド、窒化ホウ素及び窒化アルミニウムのうちの１つ又は組合せを含む、請求項１に記載の半導体装置。
【請求項５】
前記バリア層の厚さは、１０ｎｍ〜１０μｍの範囲である、請求項１に記載の半導体装置。
【請求項６】
前記バリア層のドーピング濃度は、１０１５ｃｍ−３〜１０２２ｃｍ−３の範囲である、請求項１に記載の半導体装置。
【請求項７】
前記バリア層は、前記キャリアチャネルに完全に重なるように該キャリアチャネルに対して平行に延在する、請求項１に記載の半導体装置。
【請求項８】
前記バリア層は、前記キャリアチャネルに部分的にのみ重なるように該キャリアチャネルに対して平行に延在する、請求項１に記載の半導体装置。
【請求項９】
前記バリア層の厚さ、ドーピング濃度及び長さは、前記半導体装置の絶縁破壊電圧において前記キャリアチャネル内の電荷を完全に空にするように選択される、請求項１に記載の半導体装置。
【請求項１０】
前記半導体構造は、ＩＩＩ−Ｖ族チャネル層及びＩＩＩ−Ｖ族バリア層を含む半導体ヘテロ構造であり、それにより、前記キャリアチャネルは、二次元電子ガス（２ＤＥＧ）チャネルであり、前記ＩＩＩ−Ｖ族バリア層のバンドギャップは、前記ＩＩＩ−Ｖ族チャネル層のバンドギャップより大きく、前記バリア層は、完全に又は部分的にｐ型ドープされ、前記バックバリア層の前記材料は、前記ＩＩＩ−Ｖ族チャネル層の前記材料より大きいバンドギャップ及び高い熱伝導率を有する、請求項１に記載の半導体装置。
【請求項１１】
前記ＩＩＩ−Ｖ族チャネル層の前記材料は、ＧａＮ又はＧａＡｓのうちの一方又は組合せを含み、前記ＩＩＩ−Ｖ族バリア層の前記材料は、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）、ヒ化インジウムガリウム（ＩｎＧａＡｓ）、ヒ化インジウムアルミニウムガリウム（ＩｎＡｌＧａＡｓ）のうちの１つ又は組合せを含む、請求項１０に記載の半導体装置。
【請求項１２】
キャリアチャネルを形成する半導体構造であって、ＩＩＩ−Ｖ族チャネル層及びＩＩＩ−Ｖ族バリア層を含む半導体ヘテロ構造であり、それにより、前記キャリアチャネルは二次元電子ガス（２ＤＥＧ）チャネルである、半導体構造と、
前記半導体構造に近接して配置されたバリア層であって、少なくとも部分的にｐ型ドープされ、前記ＩＩＩ−Ｖ族チャネル層における材料のバンドギャップより大きいバンドギャップ及び前記材料の熱伝導率より高い熱伝導率を有する、バリア層と、
前記キャリアチャネルにおいてキャリア電荷を提供及び制御する一組の電極と、
を備える半導体装置。
【請求項１３】
前記ＩＩＩ−Ｖ族チャネル層の前記材料は、ＧａＮ又はＧａＡｓのうちの一方又は組合せを含み、前記ＩＩＩ−Ｖ族バリア層の前記材料は、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）、ヒ化インジウムガリウム（ＩｎＧａＡｓ）、ヒ化インジウムアルミニウムガリウム（ＩｎＡｌＧａＡｓ）のうちの１つ又は組合せを含む、請求項１２に記載の半導体装置。
【請求項１４】
前記バリア層の前記ｐ型ドーパントは、ホウ素及びマグネシウムのうちの一方又は組合せを含む、請求項１２に記載の半導体装置。
【請求項１５】
前記バリア層は、前記ＩＩＩ−Ｖ族チャネル層に部分的にのみ重なるように該ＩＩＩ−Ｖ族チャネル層に対して平行に延在する、請求項１２に記載の半導体装置。
【請求項１６】
基板を準備することと、
半導体構造を作製することであって、該半導体構造は、該半導体構造においてキャリアチャネルを形成する少なくともＩＩＩ−Ｖ族チャネル層を備えることと、
前記半導体構造に近接してバリア層を作製することであって、該バリア層は、前記ＩＩＩ−Ｖ族チャネル層における材料のバンドギャップより大きいバンドギャップ及び前記材料の熱伝導率より高い熱伝導率を有することと、
前記キャリアチャネルとは反対の導電型を有する不純物で前記バリア層をドープすることと、
前記キャリアチャネルと電気的に接触して電極を形成することと、
を含む、半導体装置の製造方法。
【請求項１７】
前記バリア層に隣接してバッファー層を形成することを更に含む、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記ＩＩＩ−Ｖ族チャネル層に部分的に重なるように、該ＩＩＩ−Ｖ族チャネル層に対して平行に前記バリア層を配置することを更に含む、請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記半導体構造及び前記バリア構造は、化学気相成長法（ＣＶＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）、有機金属気相エピタキシー法（ＭＯＶＰＥ）、プラズマ化学気相成長法（ＰＥＣＶＤ）及びマイクロ波プラズマ堆積法のうちの１つ又は組合せを用いて作製される、請求項１６に記載の半導体装置の製造方法。
【請求項２０】
前記電極は、電子ビーム物理蒸着法（ＥＢＰＶＤ）、ジュール蒸発法、化学気相成長法及びスパッタリングプロセスのうちの１つ又は組合せを用いて形成される、請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、包括的には半導体装置に関し、より詳細には、バックバリア又はキャップ層等のバリア層を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、エネルギー問題を解決するのに重要な役割を果たす。特に、窒化物パワートランジスタは、高度交通システム、高信頼エネルギー供給網、並びに高効率発電及び変換のための多くの新たな手法の応用において大きな可能性がある。それらのシステムは、電圧を上昇又は下降させるために非常に効率的な変換器に頼る。これらの装置の大部分は、ケイ素（Ｓｉ）から作製される。しかしながら、Ｓｉの絶縁破壊電圧及び周波数応答が限られており、また抵抗が相対的に高いことにより、現時点で入手可能な市販の装置及び回路は、非常にかさばり、重くなり、将来の電源用途に不適切となる。代わりとして、窒化ガリウム（ＧａＮ）デバイスは、電源用途に対して、高電圧、高周波数応答及び低オン抵抗の記録的組合せを達成した。
【０００３】
ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ）等のＧａＮパワーデバイスは、高出力、高電圧及び高周波数用途に対する最も有望な候補のうちの１つとみなされている。ＧａＮ  ＨＥＭＴは、はるかに高い絶縁破壊電圧（ＶＢ）及び電流密度とともに、４００ＧＨｚを超える高いカットオフ周波数で、ＧａＡｓ  ＨＥＭＴの最大１０倍高い電力密度を達成した。現行技術の電力レベルは、炭化ケイ素（ＳｉＣ）基板において、２．９ＨＧｚで８００Ｗの総出力電力であり、３．５ＧＨｚで５００Ｗを超える総出力電力で実証された。しかしながら、高出力モーター等の高出力用途の場合、より高い出力電力、すなわち３ｋＷ〜５ｋＷが望ましく、それには、半導体装置の出力電力の更なる増大が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
発明の幾つかの実施形態は、半導体装置の出力電力を増大させるために複数の異なる方法を用いることができるという認識に基づく。例えば、垂直電界によって半導体装置内のキャリアチャネルを空乏化することによって、半導体装置の絶縁破壊電圧を上昇させることが可能である。装置電力能力を向上させる他の方法としては、熱管理、及びキャリア電荷の寄生漏れによる電力損失の低減が挙げられる。しかしながら、各方法は、半導体装置の電力能力を或る程度までしか向上させることができない。
【課題を解決するための手段】
【０００５】
本発明の幾つかの実施形態は、それらの電力増大方法は、半導体装置を形成する材料の特性を注意深く選択することによって実施することができる、という理解に基づく。異なる電力増大方法によって異なる材料の異なる特性が使用されるという事実にも関わらず、例えば材料の形状とは対照的に、材料の特性は、それらの電力増大方法の背景にある駆動力のうちの１つであることが理解された。
【０００６】
例えば、キャリアチャネルの空乏化は、キャリアチャネルの導電型とは反対の導電型を有する不純物によって少なくとも部分的にドープされた材料の層によって実施することができる。半導体装置の熱管理は、キャリアチャネルを形成する半導体構造における材料の熱伝導率より高い熱伝導率を有する材料の層によって実施することができる。同様に、キャリア電荷の漏れは、キャリアチャネルを形成する半導体構造における材料のバンドギャップより大きいバンドギャップを有する材料の層によって低減させることができる。
【０００７】
本発明の幾つかの実施形態は、異なる電力増大方法によって使用される特性を有する単一の材料を選択することが可能であるという理解に基づく。このように、こうした材料の単一の層を用いて、半導体装置の全体的なコストを低減させながら、複数の電力増大機能を実施することができる。
【０００８】
したがって、１つの実施形態は、キャリアチャネルを形成する半導体構造と、半導体構造に近接して配置されたバリア層と、キャリアチャネルにおいてキャリア電荷を提供してそれを制御する一組の電極とを備える半導体装置を開示する。バリア層は、キャリアチャネルの導電型とは反対の導電型を有する不純物によって少なくとも部分的にドープされる。バリア層の材料は、半導体構造における材料のバンドギャップより大きいバンドギャップ及びその材料の熱伝導率より高い熱伝導率を有する。
【０００９】
バンドギャップがより大きいこと、反対型のドーピング、及び高い熱伝導率のために、バリア層は、チャネルキャリア閉じ込めを強化し、電界工学に対して表面電界緩和（ＲＥＳＵＲＦ：reduced surface field）構造を形成し、表面放熱層としての役割を果たすことができる。バリア層の例としては、バックバリア又はキャップ層が挙げられる。
【００１０】
本発明の１つの実施形態は、キャリアチャネルを形成する半導体構造と、半導体構造に近接して配置されたバリア層であって、キャリアチャネルの導電型とは反対の導電型を有する不純物によって少なくとも部分的にドープされ、バリア層の材料は、半導体構造における材料のバンドギャップより大きいバンドギャップ及びこの材料の熱伝導率より高い熱伝導率を有する、バリア層と、キャリアチャネルにおいてキャリア電荷を提供及び制御する一組の電極とを備える半導体装置を開示する。
【００１１】
別の実施形態は、キャリアチャネルを形成する半導体構造であって、ＩＩＩ−Ｖ族チャネル層及びＩＩＩ−Ｖ族バリア層を含む半導体ヘテロ構造であり、それにより、キャリアチャネルは二次元電子ガス（２ＤＥＧ）チャネルである、半導体構造と、半導体構造に近接して配置されたバリア層であって、少なくとも部分的にｐ型ドープされ、ＩＩＩ−Ｖ族チャネル層における材料のバンドギャップより大きいバンドギャップ及びこの材料の熱伝導率より高い熱伝導率を有するバリア層と、キャリアチャネルにおいてキャリア電荷を提供及び制御する一組の電極とを備える半導体装置を開示する。
【００１２】
更に別の実施形態は、半導体装置を製造する方法であって、基板を準備することと、半導体構造を作製することであって、半導体構造は、この半導体構造においてキャリアチャネルを形成する少なくともＩＩＩ−Ｖ族チャネル層を備えることと、半導体構造に近接してバリア層を作製することであって、バリア層は、ＩＩＩ−Ｖ族チャネル層における材料のバンドギャップより大きいバンドギャップ及びこの材料の熱伝導率より高い熱伝導率を有することと、キャリアチャネルとは反対の導電型を有する不純物でバリア層をドープすることと、キャリアチャネルと電気的に接触して電極を形成することとを含む、方法を開示する。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態による半導体装置の断面図である。
【図２】多機能バックバリア層を備えた半導体装置の一実施形態を示す断面図である。
【図３】図２に示す実施形態内の横断線ＡＡ’のバンド図である。
【図４】本発明の一実施形態による短縮された多機能バリア層を備える半導体装置の断面図である。
【図５Ａ】バリア層のドーピング濃度及び厚さの関数としての絶縁破壊電圧（ＢＶ）のグラフである。
【図５Ｂ】電荷密度の関数としてのＢＶのグラフである。
【図５Ｃ】本発明の幾つかの実施形態によるｐ型ダイヤモンドバックバリアの長さに対するＢＶの依存関係のグラフである。
【図６】本発明の一実施形態による、異なる基板に多機能バックバリアを備えたＩＩＩ−Ｖ族半導体装置の断面図である。
【図７】多機能キャップ層を備えた半導体装置の断面図である。
【図８】横断線ＢＢ’に沿った、図７に示す実施形態のバンド図である。
【図９】本発明の一実施形態による、多機能キャップ層及び多機能バックバリアを備えた半導体装置の断面図である。
【図１０】本発明の幾つかの実施形態による半導体装置を製造する方法のブロック図である。
【発明を実施するための形態】
【００１４】
図１は、本発明の一実施形態による半導体装置１００の断面図を示す。この実施形態では、半導体装置は、キャリアチャネル１４０を形成する半導体構造１７０を含む。例えば、半導体構造は、ＩＩＩ−Ｖ族チャネル層１７３及びＩＩＩ−Ｖ族バリア層１７２を含む層構造であり、それにより、キャリアチャネル１４０は二次元電子ガス（２ＤＥＧ）チャネルである。例えば、ＩＩＩ−Ｖ族チャネル層の材料としてはＧａＮ又はＧａＡｓの１つ又は組合せが挙げられ得る。ＩＩＩ−Ｖ族バリア層の材料は窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）、ヒ化インジウムガリウム（ＩｎＧａＡｓ）、ヒ化インジウムアルミニウムガリウム（ＩｎＡｌＧａＡｓ）の１つ又は組合せが挙げられ得る。
【００１５】
半導体装置１００はまた、半導体構造に近接して配置されたバリア層１７１も含む。バリア層は、キャリアチャネルに完全に又は部分的にのみ重なるように、当該キャリアチャネルに対して平行に延在する。
【００１６】
バリア層は、キャリアチャネルの導電型とは反対の導電型を有する不純物によって、少なくとも部分的にドープされる。例えば、バリア層は、ホウ素及びマグネシウムのうちの一方又は組合せで少なくとも部分的にｐ型ドープすることができる。一実施形態では、バリア層の厚さ、ドーピング濃度及び長さは、半導体装置の絶縁破壊電圧でキャリアチャネル内の電荷を完全に空にするように選択される。
【００１７】
また、バリア層の材料は、半導体構造における材料のバンドギャップより大きいバンドギャップ及びその材料の熱伝導率より高い熱伝導率を有する。例えば、バリア層の材料は、ＩＩＩ−Ｖ族チャネル層における材料のバンドギャップより大きいバンドギャップ及びその材料の熱伝導率より高い熱伝導率を有するように選択することができる。例えば、バリア層の材料は、ダイヤモンド、窒化ホウ素及び窒化アルミニウムのうちの１つ又は組合せを含むことができる。
【００１８】
半導体装置１００はまた、キャリアチャネルにおいてキャリア電荷を提供及び制御する一組の電極も含む。例えば、電極の組は、キャリアチャネルを通して電荷を送る少なくとも１つのソース電極１２０と、電荷を受け取る少なくとも１つのドレイン電極１３０と、キャリア電荷の伝導を制御する、半導体構造１７０に動作可能に接続された少なくとも１つのゲート電極１２５とを含むことができる。
【００１９】
半導体装置は、他の層、例えば基板１１０も含むことができる。幾つかの実施形態では、バリア層１７１は、基板１１０と半導体構造１７０との間に配置される。それらの実施形態では、バリア層はバックバリア層である。代替的に、バリア層は、半導体構造の上部に配置されたキャップ層とすることができる。
【００２０】
本発明の幾つかの実施形態は、半導体装置を形成する材料の特性を注意深く選択することによって異なる電力増大方法を実施することができる、という理解に基づく。異なる電力増大方法によって異なる材料の異なる特性が使用されるという事実にも関わらず、例えば材料の形状とは対照的に、材料の特性は、それらの電力増大方法の背景にある駆動力の１つであるということが理解される。
【００２１】
例えば、キャリアチャネルの空乏化は、キャリアチャネルの導電型とは反対の導電型を有する不純物によって少なくとも部分的にドープされた材料の層によって実施することができる。半導体装置の熱管理は、キャリアチャネルを形成する半導体構造における材料の熱伝導率より大きい熱伝導率を有する材料の層によって実施することができる。同様に、キャリア電荷の漏れは、キャリアチャネルを形成する半導体構造における材料のバンドギャップより大きいバンドギャップを有する材料の層によって低減させることができる。
【００２２】
本発明の幾つかの実施形態は、異なる電力増大方法によって使用される特性を有する単一材料を選択することが可能であるという理解に基づく。このように、こうした材料の単一の層を用いて、半導体装置の全体的なコストを低減させながら、複数の電力増大機能を実施することができる。
【００２３】
その目的で、幾つかの実施形態は、半導体装置に多機能バリア層１７１を含む。バンドギャップがより大きいこと、反対型のドーピング、及び高い熱伝導率により、バリア層は、チャネルキャリア閉じ込めを強化し、電界工学に対して表面電界緩和（ＲＥＳＵＲＦ）構造を形成し、表面放熱層としての役割を果たすことができる。
【００２４】
図２は、多機能バックバリア層を備えたＩＩＩ−Ｖ族電界効果トランジスタ（ＦＥＴ）の一実施形態を示す簡易断面図を示す。領域１０は、ダイヤモンドを含み、単一の基板層であるか、又は基板層とドープ層１１との間の遷移層等の複数の層を含むことができる。層１１は、複数の機能を同時に提供することができるバリア層である。
【００２５】
幾つかの実施形態によれば、ダイヤモンド領域１０を形成するのに、限定されるものではないが、化学気相成長法（ＣＶＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、ＤＣプラズマＣＶＤ、マイクロ波プラズマ堆積法を含む様々な方法を用いることができる。領域１０は、非ドープとすることができ、又は、限定されるものではないが、ホウ素（Ｂ）、窒素（Ｎ）及び燐（Ｐ）を含む、ｎ型ドーパント又はｐ型ドーパントで意図的にドープすることができる。上記ダイヤモンド領域１０の上に、例示的な厚さが１０ｍｍ〜１０μｍの範囲であるダイヤモンドバックバリア層１１が配置される。
【００２６】
バックバリアダイヤモンド層１１は、キャリアチャネルの導電型とは反対の導電型を有する不純物によって完全に又は部分的にドープされる。例えば、ＧａＮ系ＨＥＭＴの幾つかの実施形態では、ダイヤモンドバックバリア層１１は、１×１０１６ｃｍ−３〜１×１０２１ｃｍ−３の範囲の例示的なドーピング密度で、Ｂ等のｐ型ドーパントでドープすることができる。層１１におけるドーパントは、エピタキシャル成長中に添加することができ、又は、層１１が形成された後にイオン注入によって添加することができる。
【００２７】
ダイヤモンドバックバリア層１１の上に、半導体又は誘電体領域１２が配置される。領域１２は、格子不整合ダイヤモンドの上における化合物半導体エピタキシャル層の成長を促進する、接着層、核形成層、遷移層及び他の層を含む、単一の層又は複数のバッファー層を含むことができる。領域１２の材料は、ＳｉＮｘ、Ａｌ２Ｏ３、ＳｉＯ２等の誘電体、ＡｌＮ又はＧａＮ等の二元ＩＩＩ−Ｖ材料、ＩｎＧａＮ及びＡｌＧａＮ等の三元ＩＩＩ−Ｖ材料、並びに、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）等の四元ＩＩＩ−Ｖ材料とすることができる。
【００２８】
幾つかの実施形態では、領域１２における遷移層は、超格子構造層及び組成傾斜層とすることができる。領域１２の上に、例示的な厚さが５０ｎｍ〜１０μｍであるＩＩＩ−Ｖ族半導体層１３が配置される。幾つかの実施形態では、層１３の材料は、ＩＩＩ族窒化物材料又はＩＩＩ族ヒ化物材料とすることができる。層１３は、ｎ−型（すなわち、低レベルドープｎ型材料）ドープするか、意図的にドープしないか、又はｐ型ドープすることができるが、好ましくは、意図的にドープされないものとして、又は上記領域１１とは反対の導電型とすることができる。
【００２９】
ＩＩＩ−Ｖ族半導体層１３の上に、例示的な厚さが５ｎｍ〜１００ｎｍである化合物半導体層１４が配置される。層１４の材料は、層１３の材料と比較して異なる格子定数及びバンドギャップエネルギーを有する。幾つかの実施形態では、層１４の材料は、層１３の材料より大きいバンドギャップエネルギーを有し、層１４及び層１３のヘテロ構造に、２ＤＥＧチャネルが形成される。一実施形態では、層１４及び層１３の材料は、ＩｎＡｌＧａＮ及びＧａＮ、ＡｌＧａＮ及びＧａＮ、ＡｌＮ及びＧａＮ、又はＩｎＧａＮ及びＧａＮとすることができる。
【００３０】
幾つかの実施形態によれば、化合物半導体領域１３及び１４の形成のために、限定されるものではないが、化学気相成長法（ＣＶＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）及び有機金属気相エピタキシー法（ＭＯＶＰＥ）を含む、様々な方法を採用することができる。
【００３１】
電極の組は、２ＤＥＧチャネルに対してソース電極Ｓ１、ゲート電極Ｇ１及びドレイン電極Ｄ１を含む。ソース電極Ｓ１及びドレイン電極Ｄ１は、ヘテロ構造において２ＤＥＧへの接続を形成するように、層１４内にかつ更には層１３内に延在することによって形成することができる。幾つかの実施形態では、層１４の上にかつゲート電極Ｇ１の下に誘電体層１５を配置して、金属−絶縁体−半導体（ＭＩＳ）ゲートスタック又はＭＯＳゲートスタックを形成することができる。領域１５の材料としては、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉｘＮｙ）、酸化窒化ケイ素水素（silicon oxide nitride hydrogen）（ＳｉｘＯｙＮｚＨｗ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）が挙げられ得るが、これらに限定されない。
【００３２】
２ＤＥＧチャネル用のゲートスタックは、デプレッションモード（Ｄモード）又はエンハンスメントモード（Ｅモード）のいずれかとすることができる。幾つかの実施形態では、ゲートスタックＧ１は、本質的にＤモードであり、それは、２ＤＥＧチャネルの閾値電圧（Ｖｔｈ）が負であることを意味する。幾つかの実施形態では、Ｇ１に対してＤモードゲートスタックをＥモードに変換するために、限定されるものではないが、以下の（ａ）〜（ｃ）を含む様々な方法を用いることができる。すなわち、（ａ）Ｇ１の下の層１４及び１５を部分的にエッチングすること、（ｂ）Ｇ１の下の層１３、１４及び１５に陰イオンを注入することであって、イオンは、限定されるものではないが、フッ素及び塩素を含むこと、（ｃ）層１４と層１５との間にｐ型半導体層を挿入することである。
【００３３】
他の幾つかの実施形態では、パッシベーション層として誘電体領域１６を形成することができる。領域１６は、限定されるものではないが、Ａｌ２Ｏ３、ＳｉＯ２、ＡｌＮ、ＳｉＮｘ、ＨｆＯ２、ナノ結晶ダイヤモンドを含む材料の単一又は複数の絶縁層を含むことができる。
【００３４】
図３は、図２に示す実施形態における横断線ＡＡ’のバンド図を示す。図示するように、層１３及び層１４によって形成されるヘテロ構造の間の界面において、伝導帯Ｅｃは、フェルミ準位Ｅｆより下に急降下する。したがって、圧電効果及び自然ドーピングによって誘導される電子は、ヘテロ構造において２ＤＥＧシート電荷領域を形成する。層１１は、ｐ型であり、層１３におけるＩＩＩ−Ｖ族材料より大きいバンドギャップを有するため、層１３と層１１との間に、２ＤＥＧからバッファー層１１及び基板領域１０に向かう電子の移動に対抗する大きい電位障壁が形成される。したがって、バックバリア層１１は、２ＤＥＧ電子閉じ込めを強化することができる。
【００３５】
また、バックバリア層１１は、チャネル層１３とは反対のドーピング型を有するため、ＲＥＳＵＲＦ構造として機能することもできる。上述したように、垂直ｐ−ｎ接合は、装置逆バイアス時にチャネル層１３を空乏化し、層１３におけるピーク電界を低減させ、装置オン抵抗を増大させることなく装置絶縁破壊電圧を増大させるのに役立つことができる。最後に、バックバリア層１１は、従来のＩＩＩ−Ｖ族半導体と比較してダイヤモンドの熱伝導率が高いことにより放熱を促進することができる。ダイヤモンドバックバリア層１１を挿入することにより、チャネルピーク温度の少なくとも１０％の低下を予期することができるが、ダイヤモンドの放熱能力を最大限利用するためには、より詳細なシミュレーション、最適化及び実験が必要である。
【００３６】
本発明の幾つかの実施形態では、バリア層は、キャリアチャネルに部分的にのみ重なるように当該キャリアチャネルに対して平行に延在する。他の実施形態では、バリア層は短縮され、キャリアチャネルに部分的にのみ重なるように当該キャリアチャネルに対して平行に延在する。
【００３７】
図４は、多機能バリア層が短縮された、本発明の一実施形態による半導体装置の断面図を示す。この実施形態では、ダイヤモンドバックバリア層１１は、ソース−ドレイン領域の上に部分的にのみ延在しているように短縮されている。短縮されたバリア層１１は、注入マスクを通してダイヤモンド領域１０の最上部内にドーパントをイオン注入することにより、又はエピタキシャル成長プロセスとそれに続くエッチングパターニングプロセスにより、形成することができる。
【００３８】
ｐ型ダイヤモンドバックバリアに対して本発明の幾つかの実施形態によって使用される設計原理は、絶縁破壊時にｐ−ｎ接合によってｎチャネル（例えば、２ＤＥＧチャネル）内の電荷を完全に空にするということである。３つのパラメーター、すなわち、バックバリア厚さｔ、ゲートエッジからバリアエッジまでの距離Ｌ及びドーピング濃度ＮＡは、ｐ型ダイヤモンドバックバリアの最適化設計を達成するための重要な要素である。その目的で、本発明の幾つかの実施形態は、半導体装置の絶縁破壊点においてキャリアチャネル内の電荷を完全に空にするように、バリア層の厚さ、ドーピング濃度及び長さを選択する。
【００３９】
図５Ａは、バリア層のドーピング濃度ＮＡ及び厚さの関数としての絶縁破壊電圧（ＢＶ）に対するグラフを示す。このグラフは、異なるｐ型ダイヤモンドドーピング濃度ＮＡによって、対応して異なる最適化されたｐ型ダイヤモンドバックバリア厚さｔを用いて、最大ＢＶ５１０を達成することができることを示す。
【００４０】
図５Ｂは、電荷密度の関数としての絶縁破壊電圧（ＢＶ）に対するグラフを示す。図５Ａに示す最適化されたＮＡ及びｔは、同様の総電荷密度（ＮＡ・ｔ）５２０に対応し、それは、ｎ型チャネルキャリア密度（この例では、２ＤＥＧ密度）と等価であり、強力な電荷均衡効果を示す。最適化設計では、ゲートエッジ及びドレインエッジにおいて、２つの等しい電界ピークが現れる。したがって、パターニングされたｐ型ダイヤモンドバックバリアの場合、ゲートエッジからバックバリアエッジまでの距離Ｌの最適化設計により、ドレインエッジにおいて又はゲートエッジにおいてピーク電界を更に低減させることができる。
【００４１】
図５Ｃは、ｐ型ダイヤモンドバックバリアの長さＬに対するＢＶの依存関係を示すグラフを示す。このグラフは、ダイヤモンドバリア層に対する最適化長さ
【数１】
2017532778.tif 000003
５３０がより短い、すなわちＧａＮバリア層に対する最適化長さ５４０により近いことを示す。その目的で、本発明の幾つかの実施形態は、多機能バリア層の長さを短縮し、すなわち、バリア層は、キャリアチャネルに部分的にのみ重なるように当該キャリアチャネルに対して平行に延在し、ドレイン電極には達しない。
【００４２】
例えば、絶縁破壊は、バックバリア長が
【数２】
2017532778.tif 000004
の場合にゲートエッジで発生し、
【数３】
2017532778.tif 000005
の場合、ドレインエッジで発生する可能性がある。
【数４】
2017532778.tif 000006
の場合、絶縁破壊は、層１３においてより広がった電界を可能にするように、層１１及び層１３のｐ−ｎヘテロ接合におけるバックバリアエッジにおいて発生する可能性がある。この電界変調効果は、従来のｐ−ＧａＮバックバリアに対しては観察されず、そこでは、ＧａＮにおけるピーク電界は、ｐ−ｎ接合に向かうのではなく２ＤＥＧチャネルの近くに常に留まり、ＢＶは、バックバリアがドレイン側まで延在するときに最大値に達する。これは、ｐ型ダイヤモンド／ｎ型ＧａＮ接合における垂直電界と比較してＧａＮ  ｐ−ｎ接合における垂直電界の方が比較的小さいためである可能性がある。
【００４３】
図６は、本発明の一実施形態による異なる基板の上に多機能バックバリアを備えたＩＩＩ−Ｖ族半導体装置の一実施形態の断面図を示す。この実施形態では、多機能バックバリアを備えたＩＩＩ−Ｖ族半導体装置は、異なる基板の上に形成される。基板層１８の材料としては、限定されるものではないが、ＧａＮ、ケイ素（Ｓｉ）、サファイア、炭化ケイ素（ＳｉＣ）、ダイヤモンド、酸化亜鉛、窒化アルミニウム（ＡｌＮ）、グラフェンが挙げられる。領域１７は、領域１２と同様であり、基板領域１８における上記バックバリア層１７の成長又は転写を促進する接着層、核生成層、遷移層を含む、単一の層又は複数の層を含むことができる。領域１７の材料は、限定されるものではないが、ＳｉＮｘ、Ａｌ２Ｏ３、ＳｉＯ２を含む誘電体、並びに、限定されるものではないが、ＡｌＮ又はＧａＮ等の二元ＩＩＩ−Ｖ族材料、ＩｎＧａＮ及びＡｌＧａＮ等の三元ＩＩＩ−Ｖ族材料、及びＡｌＩｎＧａＮ等の四元ＩＩＩ−Ｖ族材料を含む化合物半導体とすることができる。幾つかの実施形態では、領域１７における遷移層は、超格子構造及び組成傾斜層とすることができる。
【００４４】
多機能キャップ層を備えたＧａＮ系半導体装置
図７は、多機能キャップ層を備えた半導体装置の断面図を示す。ゲート誘電体層１５の上に、又は化合物半導体層１４の上に直接、例示的な厚さが１０ｎｍ〜１０μｍであるダイヤモンドキャップ層２０が配置されている。ダイヤモンドキャップ層２０は、ソース−ドレイン領域に完全に又は部分的に重なって延在することができる。ダイヤモンドキャップ層２０は、キャリアチャネルの導電型とは反対の導電型を備えた不純物によって完全に又は部分的にドープされる。
【００４５】
一実施形態では、半導体装置は、ＧａＮ系ＨＥＭＴであり、ダイヤモンドキャップ層２０は１×１０１６ｃｍ−３〜１×１０２１ｃｍ−３の例示的なドーピング密度で、Ｂ等のｐ型ドーパントでドープすることができる。上記層２０におけるドーパントは、エピタキシャル成長中に添加することができ、又は上記層２０が形成された後にイオン注入によって添加することができる。
【００４６】
幾つかの実施形態では、ゲート電極Ｇ１は、キャップ層２０の上に延在することができ、キャップ層２０とオーミックコンタクト又はショットキーコンタクトを形成する。これらの実施形態では、ゲート電極Ｇ１は、キャリアチャネル及びキャップ層２０に対して同時にかつ直接制御する。バンドギャップがより大きいこと、反対型のドーピング及び高い熱伝導率により、上記キャップ層２０は、チャネルキャリア閉じ込めを強化し、電界工学に対してＲＥＳＵＦ構造を形成し、表面放熱層としての役割を果たす。
【００４７】
幾つかの実施形態では、ゲート電極Ｇ１は、キャップ層２０の上に配置され、キャリアチャネルを直接制御しない。これらの実施形態では、キャップ層２０は、キャリアチャネルとは反対の導電型を有するため、閾値電圧を変更することができる。例えば、キャップ層２０を完全に又は部分的にｐ型ドープすることにより、装置をデプレッションモード（Ｄモード）からエンハンスメントモード（Ｅモード）に変換することができる。
【００４８】
図８は、図７に示す横断線ＢＢ’に沿った実施形態のバンド図である。図示するように、ｐ型キャップ層２０は、エネルギーバンドを持ち上げ、層１３及び１４のヘテロ構造における伝導帯の急降下をフェルミ準位Ｅｆより高くすることができる。したがって、２ＤＥＧは、ゼロゲートバイアスで空乏化され、ＧａＮ系ＨＥＭＴに対するＥモード動作を実現する。
【００４９】
図９は、多機能キャップ層及び多機能バックバリアを備えた本発明の一実施形態による半導体装置の断面図である。これらの実施形態では、多機能キャップバリア及びバックバリア層は、同じＩＩＩ−Ｖ族デバイス内に同時に存在することができる。
【００５０】
製造方法
図１０は、本発明の幾つかの実施形態による半導体装置を製造する方法のブロック図を示す。本方法は、基板を準備する（１０１０）ことと、半導体構造を作製する（１０２０）ことであって、半導体構造は、この半導体構造にキャリアチャネルを形成する少なくともＩＩＩ−Ｖ族チャネル層を備えることと、半導体構造に近接してバリア層を作製する（１０３０）こととを含む。バリア層の材料は、ＩＩＩ−Ｖ族チャネル層における材料のバンドギャップより大きいバンドギャップ及びそうした材料の熱伝導率より高い熱伝導率を有する。幾つかの実施形態では、バリア層は、ＩＩＩ−Ｖ族チャネル層に部分的にのみ重なるように当該ＩＩＩ−Ｖ族チャネル層に対して平行に配置される。
【００５１】
さらに、本方法はまた、キャリアチャネルとは反対の導電型を有する不純物でバリア層をドープする（１０４０）ことと、キャリアチャネルと電気的に接触して電極を形成する（１０５０）こととを含む。電子ビーム蒸着法、ジュール蒸発法、化学気相成長法及びスパッタリングプロセスのうちの１つ又は組合せを用いて、電極を形成することができる。
【００５２】
さらに、バリア層に隣接してバッファー層も形成することができる。バリア層は、バックバリア層及び／又はキャップ層として形成することができる。幾つかの実施形態では、本方法は、基板と、基板の最上面におけるバッファー領域との成長及び形成を含む。幾つかの実施形態によれば、この成長及び形成に、限定されるものではないが、化学気相成長法（ＣＶＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）、有機金属気相エピタキシー法（ＭＯＶＰＥ）、プラズマ化学気相成長法（ＰＥＣＶＤ）及びマイクロ波プラズマ堆積法を含む様々な方法を用いることができる。
【００５３】
上記基板及びバッファー領域の形成に対して列挙したように、バックバリア層の成長及び形成に対して、様々な方法を採用することができる。バックバリアは、エピタキシャル成長中に、又はバックバリアが形成された後にイオン注入により、ドープすることができる。ＩＩＩ−Ｖ族チャネル構造は、上記バックバリア層の上部にエピタキシャル成長させるか、又は別のウェハー構造から転写することができる。キャップ層は、コンタクト領域及びアクセス領域から部分的に除去することができる。キャップ層は、堆積／成長中に、又はキャップ層形成の後のイオン注入によってドープすることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成29年9月4日(2017.9.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
キャリアチャネルを形成する半導体構造と、
前記半導体構造に近接して配置されたバリア層であって、前記キャリアチャネルの導電型とは反対の導電型を有する不純物によって少なくとも部分的にドープされ、前記バリア層の材料は、前記半導体構造における材料のバンドギャップより大きいバンドギャップ及び前記材料の熱伝導率より高い熱伝導率を有する、バリア層と、
前記キャリアチャネルにおいてキャリア電荷を提供及び制御する一組の電極と、
基板と、
を備え、
前記バリア層は、
前記基板と前記半導体構造との間に、前記基板と前記半導体構造とに近接して配置されたバックバリア層と、
前記半導体構造の上部に配置されたキャップバリア層と、
を含む、
半導体装置。
【請求項２】
前記バリア層の前記材料は、ダイヤモンド、窒化ホウ素及び窒化アルミニウムのうちの１つ又は組合せを含む、請求項１に記載の半導体装置。
【請求項３】
前記バリア層の厚さは、１０ｎｍ〜１０μｍの範囲である、請求項１に記載の半導体装置。
【請求項４】
前記バリア層のドーピング濃度は、１０１５ｃｍ−３〜１０２２ｃｍ−３の範囲である、請求項１に記載の半導体装置。
【請求項５】
前記バリア層は、前記キャリアチャネルに完全に重なるように該キャリアチャネルに対して平行に延在する、請求項１に記載の半導体装置。
【請求項６】
前記バリア層は、前記キャリアチャネルに部分的にのみ重なるように該キャリアチャネルに対して平行に延在する、請求項１に記載の半導体装置。
【請求項７】
前記バリア層の厚さ、ドーピング濃度及び長さは、前記半導体装置の絶縁破壊電圧において前記キャリアチャネル内の電荷を完全に空にするように選択される、請求項１に記載の半導体装置。
【請求項８】
前記半導体構造は、ＩＩＩ−Ｖ族チャネル層及びＩＩＩ−Ｖ族バリア層を含む半導体ヘテロ構造であり、それにより、前記キャリアチャネルは、二次元電子ガス（２ＤＥＧ）チャネルであり、前記ＩＩＩ−Ｖ族バリア層のバンドギャップは、前記ＩＩＩ−Ｖ族チャネル層のバンドギャップより大きく、前記バリア層は、完全に又は部分的にｐ型ドープされ、前記バックバリア層の前記材料は、前記ＩＩＩ−Ｖ族チャネル層の前記材料より大きいバンドギャップ及び高い熱伝導率を有する、請求項１に記載の半導体装置。
【請求項９】
前記ＩＩＩ−Ｖ族チャネル層の前記材料は、ＧａＮ又はＧａＡｓのうちの一方又は組合せを含み、前記ＩＩＩ−Ｖ族バリア層の前記材料は、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）、ヒ化インジウムガリウム（ＩｎＧａＡｓ）、ヒ化インジウムアルミニウムガリウム（ＩｎＡｌＧａＡｓ）のうちの１つ又は組合せを含む、請求項８に記載の半導体装置。
【請求項１０】
キャリアチャネルを形成する半導体構造であって、ＩＩＩ−Ｖ族チャネル層及びＩＩＩ−Ｖ族バリア層を含む半導体ヘテロ構造であり、それにより、前記キャリアチャネルは二次元電子ガス（２ＤＥＧ）チャネルである、半導体構造と、
前記半導体構造に近接して配置されたバリア層であって、少なくとも部分的にｐ型ドープされ、前記ＩＩＩ−Ｖ族チャネル層における材料のバンドギャップより大きいバンドギャップ及び前記材料の熱伝導率より高い熱伝導率を有する、バリア層と、
前記キャリアチャネルにおいてキャリア電荷を提供及び制御する一組の電極と、
基板と
を備え、
前記バリア層は、
前記基板と前記半導体構造との間に、前記基板と前記半導体構造とに近接して配置されたバックバリア層と、
前記半導体構造の上部に配置されたキャップバリア層と、
を含む、
半導体装置。
【請求項１１】
前記ＩＩＩ−Ｖ族チャネル層の前記材料は、ＧａＮ又はＧａＡｓのうちの一方又は組合せを含み、前記ＩＩＩ−Ｖ族バリア層の前記材料は、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）、ヒ化インジウムガリウム（ＩｎＧａＡｓ）、ヒ化インジウムアルミニウムガリウム（ＩｎＡｌＧａＡｓ）のうちの１つ又は組合せを含む、請求項１０に記載の半導体装置。
【請求項１２】
前記バリア層の前記ｐ型ドーパントは、ホウ素及びマグネシウムのうちの一方又は組合せを含む、請求項１０に記載の半導体装置。
【請求項１３】
前記バリア層は、前記ＩＩＩ−Ｖ族チャネル層に部分的にのみ重なるように該ＩＩＩ−Ｖ族チャネル層に対して平行に延在する、請求項１０に記載の半導体装置。
【請求項１４】
基板を準備することと、
半導体構造を作製することであって、該半導体構造は、該半導体構造においてキャリアチャネルを形成する少なくともＩＩＩ−Ｖ族チャネル層を備えることと、
前記半導体構造に近接してバリア層を作製することであって、該バリア層は、前記ＩＩＩ−Ｖ族チャネル層における材料のバンドギャップより大きいバンドギャップ及び前記材料の熱伝導率より高い熱伝導率を有することと、
前記キャリアチャネルとは反対の導電型を有する不純物で前記バリア層をドープすることと、
前記キャリアチャネルと電気的に接触して電極を形成することと、
を含み、
前記バリア層は、
前記基板と前記半導体構造との間に、前記基板と前記半導体構造とに近接して配置されたバックバリア層と、
前記半導体構造の上部に配置されたキャップバリア層と、
を含む、
半導体装置の製造方法。
【請求項１５】
前記バリア層に隣接してバッファー層を形成することを更に含む、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記ＩＩＩ−Ｖ族チャネル層に部分的に重なるように、該ＩＩＩ−Ｖ族チャネル層に対して平行に前記バリア層を配置することを更に含む、請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記半導体構造及び前記バリア構造は、化学気相成長法（ＣＶＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）、有機金属気相エピタキシー法（ＭＯＶＰＥ）、プラズマ化学気相成長法（ＰＥＣＶＤ）及びマイクロ波プラズマ堆積法のうちの１つ又は組合せを用いて作製される、請求項１４に記載の半導体装置の製造方法。
【請求項１８】
前記電極は、電子ビーム物理蒸着法（ＥＢＰＶＤ）、ジュール蒸発法、化学気相成長法及びスパッタリングプロセスのうちの１つ又は組合せを用いて形成される、請求項１４に記載の半導体装置の製造方法。
【国際調査報告】
2017532778.tif 000019
2017532778.tif 000020
2017532778.tif 000021