(57)【要約】  いくつかの実施形態では、装置は、端子電圧を有するノードから電流を受け取ることが可能であり、ベース−エミッタ間電圧を出力することが可能な第１のバイポーラ接合トランジスタ（ＢＪＴ）を有するバンドギャップ基準回路を含む。装置は、第１のＢＪＴのデバイス幅よりも大きなデバイス幅を有する第２のバイポーラ接合トランジスタ（ＢＪＴ）もまた含む。第２のＢＪＴは、端子電圧を有するノードから電流を受け取り、ベース−エミッタ間電圧を出力することができる。このような実施形態では、装置は、第１のＢＪＴおよび第２のＢＪＴに動作可能に結合された基準発生回路もまた含み、基準発生回路は、第１のＢＪＴのベース−エミッタ間電圧および第２のＢＪＴのベース−エミッタ間電圧に基づいて、バンドギャップ基準電圧を生成することができる。
2017523531.tif 000002
【特許請求の範囲】
【請求項１】
端子電圧を有するノードから電流を受け取り、ベース−エミッタ間電圧を出力するように構成された第１のバイポーラ接合トランジスタ（ＢＪＴ）であって、前記第１のＢＪＴの前記端子電圧が、少なくともある期間の間、前記第１のＢＪＴの前記ベース−エミッタ間電圧に実質的に相当するか、または、前記第１のＢＪＴの前記ベース−エミッタ間電圧よりも低い前記第１のバイポーラ接合トランジスタ（ＢＪＴ）と、
前記第１のＢＪＴのデバイス幅よりも大きなデバイス幅を有するとともに、端子電圧を有するノードから電流を受け取り、ベース−エミッタ間電圧を出力するように構成された第２のバイポーラ接合トランジスタ（ＢＪＴ）であって、前記第２のＢＪＴの前記端子電圧が、少なくともある期間の間、前記第２のＢＪＴの前記ベース−エミッタ間電圧に実質的に相当するか、または、前記第２のＢＪＴの前記ベース−エミッタ間電圧よりも低い前記第２のバイポーラ接合トランジスタ（ＢＪＴ）と、
前記第１のＢＪＴおよび前記第２のＢＪＴに動作可能に結合された基準発生回路であって、前記第１のＢＪＴの前記ベース−エミッタ間電圧および前記第２のＢＪＴの前記ベース−エミッタ間電圧に基づいて、バンドギャップ基準電圧を生成するように構成された前記基準発生回路と、
を有するバンドギャップ基準回路を含む装置。
【請求項２】
前記第１のＢＪＴが、前記第１のＢＪＴの前記ベース−エミッタ間電圧よりも高い中間電圧を生成せずに電源から前記第１のＢＪＴの前記端子電圧を受け取るように構成され、前記第２のＢＪＴが、前記第２のＢＪＴの前記ベース−エミッタ間電圧よりも高い中間電圧を生成せずに電源から前記第２のＢＪＴの前記端子電圧を受け取るように構成されている、請求項１に記載の装置。
【請求項３】
前記第１のＢＪＴが、第１のチャージポンプ回路から少なくとも１つのキャパシタを介して前記第１のＢＪＴに対する前記電流を受け取るように構成され、
前記第２のＢＪＴが、第２のチャージポンプ回路から少なくとも１つのキャパシタを介して前記第２のＢＪＴに対する前記電流を受け取るように構成されている、
請求項１に記載の装置。
【請求項４】
前記バンドギャップ基準回路に動作可能に結合されたクロック回路をさらに含み、
前記バンドギャップ基準回路が、
前記第１のＢＪＴ、および前記クロック回路に動作可能に結合された第１のチャージポンプ回路であって、入力電圧を受け取り、前記第１のＢＪＴの前記端子電圧を出力するように構成されるとともに、前記第１のチャージポンプ回路の前記入力電圧が、前記第１のＢＪＴの前記端子電圧よりも低い前記第１のチャージポンプ回路と、
前記第２のＢＪＴ、および前記クロック回路に動作可能に結合された第２のチャージポンプ回路であって、入力電圧を受け取り、前記第２のＢＪＴの前記端子電圧を出力するように構成されるとともに、前記第２のチャージポンプ回路の前記入力電圧が、前記第２のＢＪＴの前記端子電圧よりも低い前記第２のチャージポンプと、
をさらに有する、請求項１に記載の装置。
【請求項５】
前記バンドギャップ基準回路に動作可能に結合されたクロック回路であって、
周波数を有するクロック信号を送るように構成されたクロック回路をさらに含むとともに、
前記クロック回路によって送られた前記クロック信号の前記周波数が、前記第１のＢＪＴの前記端子電圧に反比例して変わる、請求項１に記載の装置。
【請求項６】
前記バンドギャップ基準回路に動作可能に結合されたクロック回路であって、第１のクロック位相、および第２のクロック位相を有するクロック信号を送るように構成された前記クロック回路をさらに含み、
前記バンドギャップ基準回路が、
前記第１のＢＪＴ、および前記クロック回路に動作可能に結合された第１のチャージポンプ回路であって、第１のチャージポンプが、前記クロック信号の前記第１のクロック位相を受け取ったときに第１の構成を、前記クロック信号の前記第２のクロック位相を受け取ったときに第２の構成を有するとともに、前記第１のチャージポンプが、前記第１のチャージポンプの前記第１の構成、および前記第２の構成の間に第１のキャパシタにおいて蓄積された電荷に基づいて、前記第１のＢＪＴの前記端子電圧を出力するように構成されている前記第１のチャージポンプ回路と、
前記第２のＢＪＴ、および前記クロック回路に動作可能に結合された第２のチャージポンプ回路であって、第２のチャージポンプが、前記クロック信号の前記第１のクロック位相を受け取ったときに第１の構成を、前記クロック信号の前記第２のクロック位相を受け取ったときに第２の構成を有するとともに、前記第２のチャージポンプが、前記第２のチャージポンプの前記第１の構成、および前記第２の構成の間に第２のキャパシタにおいて蓄積された電荷に基づいて、前記第２のＢＪＴの前記端子電圧を出力するように構成されている前記第２のチャージポンプ回路と、
をさらに有する、請求項１に記載の装置。
【請求項７】
前記基準発生回路が、（１）前記第１のＢＪＴの前記ベース−エミッタ間電圧、および（２）前記第２のＢＪＴの前記ベース−エミッタ間電圧よりも高い電圧でノードから電流を供給する電流ミラーを含んでいないか、または動作可能に結合されていない複数のスイッチキャパシタを有する、請求項１に記載の装置。
【請求項８】
前記基準発生回路が、第１のＢＪＴおよび第２のＢＪＴに動作可能に結合されたキャパシタであって、前記第１のＢＪＴおよび前記第２のＢＪＴが動作しているときに、前記第１のＢＪＴの出力電圧と、前記第２のＢＪＴの出力電圧との差異を蓄積する前記キャパシタを含むとともに、
前記第１のＢＪＴの前記出力電圧が前記第１のベース−エミッタ間電圧に相当し、
前記第２のＢＪＴの前記出力電圧が前記第２のベース−エミッタ間電圧に相当する、請求項１に記載の装置。
【請求項９】
前記基準発生回路が、第１の構成および第２の構成を有し、
前記第１の構成における前記基準発生回路が、温度とともに低下する前記第１のベース−エミッタ間電圧、および前記複数のキャパシタの各キャパシタのキャパシタンスに基づいてスケーリングされたベース−エミッタ間電圧を定義する、第１の配置の複数のスイッチキャパシタを有し、
前記第２の構成における前記基準発生回路が、前記第１のベース−エミッタ間電圧、温度とともに上昇する前記第２のベース−エミッタ間電圧、および前記複数のキャパシタからの各キャパシタの前記キャパシタンスに基づいてスケーリングされた差電圧を定義する、第２の配置の前記複数のスイッチキャパシタを有し、
実質的に一定のバンドギャップ基準電圧が、前記スケーリングされたベース−エミッタ間電圧および前記スケーリングされた差電圧に基づいている、請求項１に記載の装置。
【請求項１０】
電圧クランプ構成において、チャージポンプ回路からの電流を、入力電圧を有するノードにおいて受け取り、ベース−エミッタ間電圧を出力するように構成されたバイポーラ接合トランジスタ（ＢＪＴ）であって、前記入力電圧が、前記ベース−エミッタ間電圧に実質的に相当するか、または前記ベース−エミッタ間電圧よりも低い前記バイポーラ接合トランジスタ（ＢＪＴ）を有するベース−エミッタ間電圧発生回路を含む装置。
【請求項１１】
前記ＢＪＴが第１のＢＪＴであり、前記チャージポンプ回路が第１のチャージポンプ回路であり、
電圧クランプ構成において、第２のチャージポンプからの電流を、入力電圧を有するノードにおいて受け取り、ベース−エミッタ間電圧を出力するように構成された第２のＢＪＴであって、前記第２のチャージポンプの前記入力電圧が、前記第２のＢＪＴの前記ベース−エミッタ間電圧よりも低い前記第２のＢＪＴをさらに含む、請求項１０に記載の装置。
【請求項１２】
前記ＢＪＴが第１のＢＪＴであり、前記チャージポンプ回路が第１のチャージポンプ回路であり、電圧クランプ構成において、第２のチャージポンプからの電流を、入力電圧を有するノードにおいて受け取り、ベース−エミッタ間電圧を出力するように構成された第２のＢＪＴであって、前記第２のチャージポンプの前記入力電圧が、前記第２のＢＪＴの前記ベース−エミッタ間電圧よりも低い前記第２のＢＪＴと、
前記第１のＢＪＴおよび前記第２のＢＪＴに動作可能に結合されたキャパシタであって、前記第１のＢＪＴおよび前記第２のＢＪＴが動作しているときに、前記第１のＢＪＴの前記ベース−エミッタ間電圧と、前記第２のＢＪＴの前記ベース−エミッタ間電圧との差異を蓄積するように構成された前記キャパシタと、
前記キャパシタに動作可能に結合された加算回路であって、前記差異および前記第１のＢＪＴの前記ベース−エミッタ間電圧に基づいて、バンドギャップ基準電圧を出力するように構成された前記加算回路と、
をさらに含む請求項１０に記載の装置。
【請求項１３】
前記ＢＪＴが第１のＢＪＴであり、前記チャージポンプ回路が第１のチャージポンプ回路であり、
電圧クランプ構成において、第２のチャージポンプからの電流を、入力電圧を有するノードにおいて受け取り、ベース−エミッタ間電圧を出力するように構成された第２のＢＪＴであって、前記第２のチャージポンプの前記入力電圧が、前記第２のＢＪＴの前記ベース−エミッタ間電圧よりも低い前記第２のＢＪＴと、
前記第１のＢＪＴおよび前記第２のＢＪＴに動作可能に結合された加算回路であって、（１）前記第１のＢＪＴの前記ベース−エミッタ間電圧、および前記第２のＢＪＴの前記ベース−エミッタ間電圧の倍数を、（２）前記第１のＢＪＴの前記ベース−エミッタ間電圧と、前記第２のＢＪＴの前記ベース−エミッタ間電圧との前記差異の倍数と合計するように構成された前記加算回路と、
をさらに含む請求項１０に記載の装置。
【請求項１４】
バンドギャップ基準回路に動作可能に結合されるように構成されたクロック回路であって、
オンチップクロックから、入力電圧を有するクロック信号を受け取るように構成された第１の回路部であって、（１）極小電圧および最大電圧を有する第１のクロック位相信号、および（２）前記第１のクロック位相信号と重複せず、極小電圧および最大電圧を有する第２のクロック位相信号を発生させるように構成された前記第１の回路部と、
前記第１の回路部に動作可能に結合された第２の回路部であって、第３のクロック位相信号および第４のクロック位相信号を合わせて出力するように構成された複数のキャパシタ、および複数のインバータを含むとともに、前記第３のクロック位相信号および前記第４のクロック位相信号がそれぞれ、前記第１のクロック位相信号の最小電圧および前記第２のクロック位相信号の前記極小電圧よりも大きな極小電圧を有し、前記第３のクロック位相信号および前記第４のクロック位相信号がそれぞれ、前記第１のクロック位相信号の前記最大電圧、および前記第２のクロック位相信号の前記最大電圧よりも大きな最大電圧を有する前記第２の回路部と、
前記第２の回路部に動作可能に結合された第３の回路部であって、第５のクロック位相信号および第６のクロック位相信号を出力するように構成された複数のトランジスタを含むとともに、前記第５のクロック位相信号および前記第６のクロック位相信号がそれぞれ、前記第１のクロック位相信号の前記最小電圧、および前記第２のクロック位相信号の前記極小電圧に実質的に等しい極小電圧を有し、前記第５のクロック位相信号および前記第６のクロック位相信号がそれぞれ、前記第４のクロック位相信号の前記最大電圧、および前記第５のクロック位相信号の前記最大電圧に実質的に等しい最大電圧を有する前記第３の回路部と、
を有する前記クロック回路を含む装置。
【請求項１５】
前記第５のクロック位相信号の前記最大電圧および前記第６のクロック位相信号の前記最大電圧がそれぞれ、前記バンドギャップ基準回路の第１のバイポーラ接合トランジスタ（ＢＪＴ）の出力電圧、および第２のＢＪＴの出力電圧以上である、請求項１４に記載の装置。
【請求項１６】
前記クロック回路、および前記バンドギャップ基準回路の第１のバイポーラ接合トランジスタ（ＢＪＴ）に動作可能に結合された第１のチャージポンプ回路であって、第１のチャージポンプが、前記第５のクロック位相信号、および前記第６のクロック位相信号を受け取り、前記第１のＢＪＴの端子を駆動する電圧を出力するように構成された前記第１のチャージポンプ回路と、
前記クロック回路、および前記バンドギャップ基準回路の第２のＢＪＴに動作可能に結合された第２のチャージポンプ回路であって、前記第２のチャージポンプが、前記第５のクロック位相信号、および前記第６のクロック位相信号を受け取り、前記第２のＢＪＴの端子を駆動する電圧を出力するように構成された前記第２のチャージポンプ回路と、
をさらに含む請求項１４に記載の装置。
【請求項１７】
周波数を有するクロック信号を送るように構成された前記クロック回路と、
前記クロック回路、および前記バンドギャップ基準回路の第１のバイポーラ接合トランジスタ（ＢＪＴ）に動作可能に結合された第１のチャージポンプ回路であって、前記第１のチャージポンプが、前記第５のクロック位相信号および前記第６のクロック位相信号に基づいて、前記第１のＢＪＴの前記端子を駆動する電圧を出力するように構成されるとともに、前記第５のクロック位相信号、および前記第６のクロック位相信号の前記周波数が、前記第１のＢＪＴの前記入力電圧に反比例して変わる前記第１のチャージポンプ回路と、
前記クロック回路、および前記バンドギャップ基準回路の第２のＢＪＴに動作可能に結合された第２のチャージポンプ回路であって、前記第２のチャージポンプが、前記第２のＢＪＴの前記端子を駆動する電圧を出力するように構成されるとともに、前記第５のクロック位相信号、および前記第６のクロック位相信号の前記周波数が、前記第２のＢＪＴの前記入力電圧に反比例して変わる前記第２のチャージポンプ回路と、
をさらに含む、請求項１４に記載の装置。
【請求項１８】
前記クロック回路が、前記バンドギャップ基準回路と、前記クロック回路および前記バンドギャップ基準回路とは別個のアプリケーション回路と、を含む集積回路内に含まれるとともに、前記クロック回路、および前記アプリケーション回路が、前記オンチップクロックを受け取るように構成された、請求項１４に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１４年８月７日に出願された米国非仮出願特許出願第１４／４５４，３４２号、発明の名称「低入力電圧バンドギャップ基準アーキテクチャおよび基準回路のための方法および装置（METHODS AND APPARATUS FOR LOW INPUT VOLTAGE BANDGAP REFERENCE ARCHITECTURE AND CIRCUITS）」の継続出願であり、優先権および利益を主張するものである。また、その全内容を参照により本明細書に組み入れるものである。
【背景技術】
【０００２】
背景
本明細書に記載されているいくつかの実施形態は、概して、バイポーラ接合トランジスタ（ＢＪＴ：bipolar junction transistor）のベース−エミッタ間電圧（ＶＢＥ）よりも低い入力（供給）電圧を用いて、温度不感応バンドギャップ電圧基準を生成するための方法および装置に関する。
【０００３】
バッテリによっておよび／または内部の局所的な環境から回収された電力によって動作する携帯電子／電気システムは、典型的には、少量のエネルギーを消費して所定量の利用可能エネルギーに対するシステム寿命を延ばすようにしている。携帯システムにとってのエネルギー収支は、サイズの小型化（バッテリ容積の小型化、したがって、利用可能なエネルギーの減少）、寿命の延長（エネルギー持続時間の長期化）、および／または多機能化（同一のエネルギー量でより多くの用途を実施する）に対する要求の組み合せのために拡大する一連の用途に影響を与える。感知用途の多くは、集積回路（ＩＣ：integrated circuit）またはシステムオンチップ（ＳｏＣ：systems on chip）を使用して、様々な用途で使用される感知、コンピュータ計算、および通信機能を実行する。
【発明の概要】
【０００４】
多くの場合で、センサ測定間の時間が比較的長くなることがあるので、ＩＣまたはＳｏＣは、その寿命のかなりの部分をスタンバイモードで費やすことになる。既知の技術は、例えば、使用されない回路ブロックをパワーゲーティングすることによって、スタンバイモード中にＩＣまたはＳｏＣによって消費される電力を低減する。回路ブロックのサブセットは、デバイスが動作する間ずっと電力供給が続けられる。これは、例えば、ＤＣ−ＤＣレギュレータに電力が供給され続け、安定した動作電圧、ＶＤＤを供給し、このＶＤＤが次に、電圧基準がこのＶＤＤに見合う適正な値を設定するのに関わるような場合が含まれる。典型的には、最も一般に使用される電圧基準は、バンドギャップ基準である。バンドギャップ基準は、シリコンバンドギャップ電圧を用いて温度に依存しない電圧基準を生成する。
【０００５】
理想的な電圧基準は、電力供給や温度の変動に依存しない。電圧基準は、アナログ−デジタルコンバータ、ＤＣ−ＤＣコンバータ、エネルギー回収回路、タイミング発生回路、またはその他の電圧レギュレータなど、多くの回路に含まれていることが多い。バンドギャップ基準の既知の実施には、通常、バイポーラ接合トランジスタ（ＢＪＴ）および大型のレジスタを使用して、バンドギャップ電圧基準を生成することを伴う。しかしながら、既知の従来のバンドギャップ基準回路は、ＢＪＴのベース−エミッタ間電圧（ＶＢＥ）よりも高い入力電圧を使用するという制限がある。なぜなら、それらは、ＶＢＥよりも高い電圧で電流源、電流ミラー、レジスタ、またはスイッチキャパシタのネットワークを用いて、電流をＢＪＴに注入するからである。
【０００６】
したがって、エネルギーが厳しく制限された電子／電気システムのために、入力電圧が低いバンドギャップ基準回路が、エネルギー回収および閾値以下のデジタル論理電圧レベルと共存可能であるようにする必要が存在する。加えて、バンドギャップ基準回路の電力消費量を最小限にする必要が存在する。
【０００７】
概要
いくつかの実施形態では、装置は、端子電圧を有するノードから電流を受け取ることが可能であり、ベース−エミッタ間電圧を出力することが可能な第１のバイポーラ接合トランジスタ（ＢＪＴ）を有するバンドギャップ基準回路を含む。第１のＢＪＴの端子電圧は、少なくともある期間の間、第１のＢＪＴのベース−エミッタ間電圧に実質的に相当するか、またはベース−エミッタ間電圧よりも低い。このような実施形態では、装置は、第１のＢＪＴのデバイス幅よりも大きなデバイス幅を有する第２のバイポーラ接合トランジスタ（ＢＪＴ）もまた含む。第２のＢＪＴは、端子電圧を有するノードから電流を受け取り、ベース−エミッタ間電圧を出力することができる。ここで、第２のＢＪＴの端子電圧は、少なくともある期間の間、第２のＢＪＴのベース−エミッタ間電圧に実質的に相当するか、またはベース−エミッタ間電圧よりも低い。このような実施形態では、装置は、第１のＢＪＴおよび第２のＢＪＴに動作可能に結合された基準発生回路もまた含む。ここで、基準発生回路は、第１のＢＪＴのベース−エミッタ間電圧および第２のＢＪＴのベース−エミッタ間電圧に基づいて、バンドギャップ基準電圧を生成することができる。
【図面の簡単な説明】
【０００８】
【図１】既知の携帯電気システムで用いられるバンドギャップ基準回路に入力電圧を供給するために用いられる集積システムのブロック図である。
【図２】一実施形態による、様々な温度にわたって一定の電圧基準を生成するバンドギャップ基準回路を表す概略説明図である。
【図３】一実施形態による、バイポーラ接合トランジスタのベース−エミッタ間電圧よりも低い入力電圧を用いるバンドギャップ基準回路システムの概略説明図である。
【図４】一実施形態による、スイッチキャパシタチャージポンプを用いてバイポーラ接合トランジスタのベース−エミッタ間電圧よりも低い入力電圧を駆動するバンドギャップ基準回路の概略説明図である。
【図５Ａ】図４に示されるバンドギャップ基準回路に関連付けられた、スイッチキャパシタチャージポンプ回路の充電を示す概略説明図である。
【図５Ｂ】図４に示されるバンドギャップ基準回路に関連付けられた、スイッチキャパシタチャージポンプ回路の充電を示す概略説明図である。
【図５Ｃ】図４に示されるバンドギャップ基準回路に関連付けられた、スイッチキャパシタチャージポンプ回路の充電を示す概略説明図である。
【図６】図５Ａに示される、入力電流をベース−エミッタ間電圧クランプに駆動する、充電されたスイッチキャパシタチャージポンプ回路の概略説明図である。
【図７Ａ】図４のバンドギャップ電圧基準回路から生成された、温度の関数としてのＶＢＥおよび△ＶＢＥの変動のシミュレーションの結果を表す。
【図７Ｂ】図４のバンドギャップ電圧基準回路から生成された、温度の関数としてのＶＢＥおよび△ＶＢＥの変動のシミュレーションの結果を表す。
【図８Ａ】様々な実施形態による、△ＶＢＥをスケーリングする様々な計数回路の概略説明図である。
【図８Ｂ】様々な実施形態による、△ＶＢＥをスケーリングする様々な計数回路の概略説明図である。
【図８Ｃ】様々な実施形態による、△ＶＢＥをスケーリングする様々な計数回路の概略説明図である。
【図９Ａ】一実施形態による、ＶＢＥをスケーリングする計数回路の様々な構成の概略説明図である。
【図９Ｂ】一実施形態による、ＶＢＥをスケーリングする計数回路の様々な構成の概略説明図である。
【図９Ｃ】一実施形態による、ＶＢＥをスケーリングする計数回路の様々な構成の概略説明図である。
【図１０Ａ】一実施形態による、バンドギャップ基準電圧を生成するための基準発生回路の概略説明図である。
【図１０Ｂ】一実施形態による、バンドギャップ基準電圧を生成するための基準発生回路の概略説明図である。
【図１０Ｃ】一実施形態による、バンドギャップ基準電圧を生成するための基準発生回路の概略説明図である。
【図１１】一実施形態による、バンドパス基準電圧回路のためのクロック信号生成スキームのブロック図を示す。
【図１２】図１１に示される、一実施形態による、バンドギャップ基準電圧回路のためのクロック信号を生成させために使用可能な発振器の概略説明図である。
【図１３Ａ】図４に示されるバンドギャップ基準回路のためのスイッチの、一実施態様の概略説明図である。
【図１３Ｂ】図４に示されるバンドギャップ基準回路のためのスイッチの、一実施態様の概略説明図である。
【図１４Ａ】一実施形態による、クロック逓倍技術を実施して、様々な位相においてクロック信号を生成する際に伴うステップの概略説明図である。
【図１４Ｂ】一実施形態による、クロック逓倍技術を実施して、様々な位相においてクロック信号を生成する際に伴うステップの概略説明図である。
【図１４Ｃ】一実施形態による、クロック逓倍技術を実施して、様々な位相においてクロック信号を生成する際に伴うステップの概略説明図である。
【図１５Ａ】ブーストされたクロック位相信号をバンドギャップ電圧基準回路に送るクロック逓倍回路の一例のシミュレーションの結果を表す。
【図１５Ｂ】ブーストされたクロック位相信号をバンドギャップ電圧基準回路に送るクロック逓倍回路の一例のシミュレーションの結果を表す。
【図１６】一実施形態による、バンドギャップ基準回路の注釈付レイアウトを示す。
【図１７】起動時のバンドギャップ基準回路の遷移挙動の一例のグラフ表示である。
【図１８】−２０℃〜１００℃の温度範囲についてのバンドギャップ基準回路出力の一実施形態のシミュレートされた変動を示す。
【図１９】プロセスおよびミスマッチの変動に関するバンドギャップ基準出力の変化の一例を示すモンテカルロシミュレーション（Monte-Carlo simulation）の結果を表す。
【図２０】入力電圧（Ｖｉｎ）に対する変動に関するバンドギャップ基準電圧の変化の一例を示すシミュレーションの結果を表す。
【発明を実施するための形態】
【０００９】
詳細な説明
いくつかの実施形態では、装置は、端子電圧を有するノードから電流を受け取ることが可能であり、かつ、ベース−エミッタ間電圧を出力することが可能な第１のバイポーラ接合トランジスタ（ＢＪＴ）を有するバンドギャップ基準回路を含む。第１のＢＪＴの端子電圧は、少なくともある期間の間、第１のＢＪＴのベース−エミッタ間電圧に実質的に相当するか、またはベース−エミッタ間電圧よりも低い。このような実施形態では、装置は、第１のＢＪＴのデバイス幅よりも大きなデバイス幅を有する第２のバイポーラ接合トランジスタ（ＢＪＴ）もまた含む。第２のＢＪＴは、端子電圧を有するノードから電流を受け取り、ベース−エミッタ間電圧を出力することができる。ここで、第２のＢＪＴの端子電圧は、少なくともある期間の間、第２のＢＪＴのベース−エミッタ間電圧に実質的に相当するか、またはベース−エミッタ間電圧よりも低い。このような実施形態では、装置は、第１のＢＪＴおよび第２のＢＪＴに動作可能に結合された基準発生回路もまた含む。ここで、基準発生回路は、第１のＢＪＴのベース−エミッタ間電圧および第２のＢＪＴのベース−エミッタ間電圧に基づいて、バンドギャップ基準電圧を生成することができる。
【００１０】
いくつかの実施形態では、装置は、チャージポンプ回路から電流を電圧クランプ構成で、かつ、入力電圧を有するノードにおいて受け取り、ベース−エミッタ間電圧を出力するように構成されたバイポーラ接合トランジスタ（ＢＪＴ）を有するベース−エミッタ間電圧発生回路を含む。ここで、入力電圧は、ベース−エミッタ間電圧に実質的に相当するか、またはベース−エミッタ間電圧よりも低い。
【００１１】
いくつかの実施形態では、装置は、バンドギャップ基準回路に動作可能に結合されたクロック回路を含む。ここで、クロック回路は、オンチップクロックから、入力電圧を有するクロック信号を受信することが可能な、第１の回路部を有する。第１の回路部は、（１）極小電圧および最大電圧を有する第１のクロック位相信号、および（２）第１のクロック位相信号と重複せず、極小電圧および最大電圧を有する第２のクロック位相信号を発生させることができる。このような実施形態では、クロック回路は、第１の回路部に動作可能に結合された、第２の回路部もまた有する。ここで、第２の回路部は、第３のクロック位相信号および第４のクロック位相信号を合わせて出力することが可能な、キャパシタのセットおよびインバータのセットを含む。第３のクロック位相信号および第４のクロック位相信号はそれぞれ、第１のクロック位相信号の最小電圧および第２のクロック位相信号の極小電圧よりも大きな極小電圧を有する。第３のクロック位相信号および第４のクロック位相信号はそれぞれ、第１のクロック位相信号の最大電圧、および第２のクロック位相信号の最大電圧よりも大きな最大電圧もまた有する。このような実施形態では、クロック回路は、第２の回路部に動作可能に結合された第３の回路部もまた有する。ここで、第３の回路部は、第５のクロック位相信号および第６のクロック位相信号を出力することが可能なトランジスタのセットを含む。第５のクロック位相信号および第６のクロック位相信号はそれぞれ、第１のクロック位相信号の最小電圧、および第２のクロック位相信号の極小電圧に実質的に等しい極小電圧を有する。第５のクロック位相信号および第６のクロック位相信号はそれぞれ、第４のクロック位相信号の最大電圧、および第５のクロック位相信号の最大電圧に実質的に等しい最大電圧もまた有する。
【００１２】
本明細書で使用される場合、単数形の「a」、「an」、および「the」には、そうでないことが文脈によって明白に規定されていない限り、複数形の指示対象が含まれる。そのため、例えば、「a transistor（トランジスタ）」という用語は、単一のトランジスタ、またはトランジスタの組み合わせを意味するように意図されている。
【００１３】
図１は、既知の携帯電気システムで用いられるバンドギャップ基準回路に入力電圧を供給するために用いられる集積システムのブロック図である。集積システム１００は、典型的には、大規模な電気システムに関連付けられており、例えば、任意の数のエネルギー回収メカニズムを用いた、そしていくつかの実例では、ブーストコンバータ１２０を用いた外部のエネルギー源１１０（例えば、バッテリ）から、エネルギーを得ることが可能である。ブーストコンバータ１２０は、典型的には、エネルギー回収源１１０から得られた電圧を、ＶＢＥを上回る値まで増大またはブーストさせる。これは、バンドギャップ基準回路１４０に送られる前に、ＤＣ−ＤＣレギュレータ１３０によってさらに安定化させることができる。バンドギャップ基準回路１４０のような一般に知られているバンドギャップ基準回路は、ＢＪＴのＶＢＥよりも高い入力電圧を使用するという制限がある。なぜなら、このような既知のバンドギャップ基準回路は、ＶＢＥよりも高い電圧で電流源、電流ミラー、レジスタ、またはスイッチキャパシタのネットワークを用いて、電流をＢＪＴに注入するからである。しかしながら、バンドギャップ基準回路１４０からの動作出力電圧を低くすることが、複雑なＩＣ、ＳｏＣ、ボディセンサノード（ＢＳＮ：body sensor nodes）および物のインターネット用ワイヤレスセンサを含む超低電力（ＵＬＰ：ultra-low-power）デバイスにとっては望ましい。基準電圧を用いてＵＬＰデバイスの電源供給をオンに切り替えるので、バンドギャップ基準回路１４０からの出力電圧が、ＵＬＰデバイスがオンに切り替わり動作することが可能な電圧を決定する。バンドギャップ基準電圧が低くなることにより、ＵＬＰデバイスのターンオン電圧が低下し、電力損が低減し、ＵＬＰデバイスの稼働寿命が延びることになる。加えて、バンドギャップ基準電圧が低くなることにより、ＵＬＰデバイスの小型化を助長することもまた可能である。
【００１４】
図２は、一実施形態による、様々な温度にわたって一定の電圧基準を生成するバンドギャップ基準回路を表す概略説明図である。バンドギャップ基準回路２００は、絶対温度に対して相補的な（ＣＴＡＴ：complementary-to-absolute-temperature）電圧発生回路２０５によって生成されたＢＪＴベース−エミッタ間電圧（ＶＢＥ）を含む。ＣＴＡＴ電圧発生回路２０５は、ダイオード構成で電源（図２には示されない）に接続されたＢＪＴ（図２には示されない）を含む。ＣＴＡＴ電圧は、ＢＪＴトランジスタのＶＢＥに相当する。ＶＢＥの値は、温度の上昇とともに低下する。なぜなら、温度の上昇とともに搬送波の数の増加が生じるからである。搬送波の数が温度とともに増加するので、トランジスタ（すなわち、ＢＪＴ）の伝導性が増大し、これにより、ＶＢＥの値が減少する。図２の例では、ＶＢＥは、−２．２ｍＶ／℃により得られた勾配で温度の上昇とともに減少する。電圧Ｖｔは、絶対温度に比例する（ＰＴＡＴ：proportional-to-absolute-temperature）電圧発生回路２１０の出力である。ＣＴＡＴ電圧発生回路２０５と異なり、ここでは、出力電圧は、温度の上昇とともに大きさが増大する。図２の例では、電圧Ｖｔは、０．０８５ｍＶ／℃により得られた勾配で温度の上昇とともに上昇する。乗算器２１５において電圧Ｖｔに定数Ｋを掛け算し、加算器２２０においてＣＴＡＴ電圧（ＶＢＥ）に加算して、温度に依存しないバンドギャップ基準電圧ＶＲＥＦを生成する（ここで、ＶＲＥＦ＝ＶＢＥ＋ＫＶｔである）。乗算器２１５における定数Ｋの値は、バンドギャップ基準回路２００のＣＴＡＴ部分およびＰＴＡＴ部分の温度依存が、互いに相殺され、ＶＲＥＦが、温度に依存しない（典型的には１０ｐｐｍ／℃未満の範囲の）電圧基準となるように選択される。
【００１５】
図３は、バイポーラ接合トランジスタのベース−エミッタ間電圧よりも低い入力電圧を用いるバンドギャップ基準回路システムの概略説明図である。バンドギャップ基準回路システム３００は、クロック回路３３５に動作可能に結合されたバンドギャップ基準回路３０５を含む。バンドギャップ基準回路３０５は、第１のチャージポンプ回路３１０と、第２のチャージポンプ回路３２０と、第１のベース−エミッタ間電圧クランプ３１５と、第２のベース−エミッタ間電圧クランプ３２５と、基準発生回路３３０と、を含む。第２のベース−エミッタ間電圧クランプ３２５のＢＪＴのデバイス幅は、第１のベース−エミッタ間電圧クランプ３１５のＢＪＴのデバイス幅よりも大きいことに留意されたい。バンドギャップ基準回路システム３００は、ＢＪＴのベース−エミッタ間電圧（ＶＢＥ）よりも低い入力（供給）電圧を用いて、温度不感応バンドギャップ基準電圧（ＶＲＥＦ）を生成することができる。このような実例では、第１のチャージポンプ回路３１０（例えば、スイッチキャパシタ回路のようなブースト回路）は、第１のベース−エミッタ間電圧クランプ３１５内のＢＪＴのＶＢＥよりも低い電圧から、（例えば、第１の負荷キャパシタに並列に接続された第１のバイポーラ接合トランジスタ（ＢＪＴ）を含む）第１のベース−エミッタ間電圧クランプ３１５へと電流を駆動する。これにより、第１のベース−エミッタ間電圧クランプ３１５が、そのベース−エミッタ間電圧をＶＢＥ１で固定することになる。同様に、第２のチャージポンプ回路３２０は、第２のベース−エミッタ間電圧クランプ３２５内のＢＪＴのＶＢＥよりも低い電圧から、（例えば、やはり第２の負荷キャパシタに並列に接続された第２のＢＪＴを含む）第２のベース−エミッタ間電圧クランプ３２５へと電流を駆動する。これにより、第２のベース−エミッタ間電圧クランプ３２５が、そのベース−エミッタ間電圧を異なる電圧ＶＢＥ２で固定することになる。基準発生回路３３０は、例えば、プログラム可能なスイッチキャパシタ回路を含むことができ、ＶＢＥ１および△ＶＢＥ（ＶＢＥ１−ＶＢＥ２）から、温度不感応バンドギャップ基準電圧（ＶＲＥＦ）を生成することが可能であり、それは、シリコンバンドギャップ電圧の任意の分数倍とすることができる。いくつかの構成では、基準発生回路３３０は、電圧△ＶＢＥを蓄積することが可能なキャパシタを含むことができる。このような構成では、基準発生回路３３０は、ＶＢＥ１および△ＶＢＥに対する様々な定数を生成することが可能な加算回路もまた含むことができ、次に、これらの定数が加算され、所望の温度不感応バンドギャップ基準電圧（ＶＲＥＦ）を生成する。
【００１６】
ＶＢＥ１および△ＶＢＥに対する定数を生成する処理は、例えば、時間ゲート処理とすることができることに留意されたい。時間ゲート処理では、様々な（重複しない）時間間隔でクロック位相信号を用いて、チャージポンプ回路３１０および３２０、ならびに基準発生回路３３０内の様々なスイッチを開閉する。このようなクロック位相は、バンドギャップ基準回路３０５に動作可能に結合されたクロック回路３３５によって送られる、離散的なクロック信号によって定義される。クロック回路３３５は、例えば、オンチップ発振器、水晶発振器または任意の他のクロック源から、様々な周波数のクロック信号を供給することができる。加えて、クロック回路３３５は、クロック逓倍回路もまた含む。クロック逓倍回路は、出力クロック信号の振れを２倍にして、少なくともＶＢＥの電圧レベルを通すことができるスイッチを可能にするために用いられる。クロック回路３３５について、以下で図１１〜図１６に関連してより詳細に説明することにする。
【００１７】
図４は、一実施形態による、スイッチキャパシタチャージポンプを用いてバイポーラ接合トランジスタのベース−エミッタ間電圧よりも低い入力電圧を駆動するバンドギャップ基準回路の概略説明図である。バンドギャップ基準回路４０５は、（それぞれがキャパシタＣｆを含む）スイッチキャパシタチャージポンプ４１０および４２０と、（ＢＪＴトランジスタＱ１およびキャパシタＣＬを含む）ベース−エミッタ間電圧クランプ４１５と、（ＢＪＴトランジスタＱ２およびキャパシタＣＬを含む）ベース−エミッタ間電圧クランプ４２５と、加算回路４３２、および電圧△ＶＢＥを蓄積するキャパシタＣｂを含む基準発生回路４３０と、を含む。スイッチキャパシタチャージポンプ４１０は通常、ソースＶｉｎから電圧を生成する。スイッチキャパシタチャージポンプ４１０の出力は、ＢＪＴＱ１に接続され、そして次に、その出力電圧をＶＢＥ１に固定する。同様に、スイッチキャパシタチャージポンプ４２０もまた、Ｖｉｎから電圧を生成する。スイッチキャパシタチャージポンプ４２０の出力は、ＢＪＴＱ２に接続され、そして次に、その出力電圧をＶＢＥ２に固定する。チャージポンプ４１０および４２０を使用してＢＪＴＱ１およびＱ２へと電流を駆動することにより、バンドギャップ基準回路４０５の低電圧動作が可能になる。加えて、クロック回路（例えば、図３に示されるクロック回路３３５）は、スイッチキャパシタチャージポンプ４１０および４２０の動作時に用いられる２つのクロック位相φ１およびφ２へのクロック信号の供給に使用されるが、これは、低周波数および低入力電圧（Ｖｉｎ）で動作させて電力消費量を低減するようにさせることができる。スイッチキャパシタチャージポンプ４１０および４２０のＶｉｎが低くなり、クロック周波数が低くなることにより、既知のバンドギャップ電圧基準発生装置と比較して、電力消費量を低減することが可能になる。図４に示されるバンドギャップ基準回路４０５のサブコンポーネント（例えば、チャージポンプ４１０および４２０、ならびに基準発生回路４３０）のそれぞれについて、以下で説明する。
【００１８】
図４に示されるバンドギャップ基準回路４０５については、いくつかの実例では、第１のＢＪＴＱ１は、第１の端子電圧を有するノード（Ａとして表示されている）から電流を受け取ることができ、かつ、第１のベース−エミッタ間電圧（ＶＢＥ１）を出力することができる。ここで、第１の端子電圧（すなわちノードＡにおける電圧）は、ＶＢＥ１に実質的に相当するか、またはＶＢＥ１よりも低い。このような実例では、第２のＢＪＴＱ２は、第２の端子電圧を有するノード（Ｂとして表示されている）から電流を受け取ることができ、かつ、第２のベース−エミッタ間電圧（ＶＢＥ２）を出力することができる。ここで、第２の端子電圧（すなわちノードＢにおける電圧）は、ＶＢＥ２に実質的に相当するか、またはＶＢＥ２よりも低い。第２のＢＪＴＱ２は、第１のＢＪＴＱ１よりも大きなデバイス幅を有することに留意されたい（図４に見られるように、１はＱ１を表し、ＭはＱ２を表しており、ここで、Ｍ＞１である）。加えて、このような実例では、バンドギャップ基準回路４０５は、第１のＢＪＴＱ１および第２のＢＪＴＱ２に動作可能に結合された基準発生回路４３０もまた含む。ここで、基準発生回路４３０は、第１のＢＪＴＱ１のベース−エミッタ間電圧（ＶＢＥ１）および、第２のＢＪＴＱ２のベース−エミッタ間電圧（ＶＢＥ２）に基づいて、バンドギャップ基準電圧（ＶＲＥＦ）を生成することができる。
【００１９】
図４に示されるバンドギャップ基準回路４０５の構成では、第１のＢＪＴＱ１は、第１のＢＪＴＱ１のベース−エミッタ間電圧（ＶＢＥ１）よりも高い中間電圧を生成せずに、供給源（例えば、Ｖｉｎ）から、（ノードＡにおいて）第１のＢＪＴＱ１の端子電圧を受け取ることができる。同様に、第２のＢＪＴＱ２は、第２のＢＪＴＱ２のベース−エミッタ間電圧（ＶＢＥ２）よりも高い中間電圧を生成せずに、供給源（例えば、Ｖｉｎ）から、（ノードＢにおいて）第２のＢＪＴＱ２の端子電圧を受け取ることができる。第１のＢＪＴＱ１は、第１のチャージポンプ回路４１０から少なくとも１つのキャパシタＣｆを介して、第１のＢＪＴＱ１に対する電流を受け取ることに留意されたい。同様に、第２のＢＪＴＱ２は、第２のチャージポンプ回路４２０から少なくとも１つのキャパシタＣｆを介して、第２のＢＪＴＱ２に対する電流を受け取る。
【００２０】
図３および４を参照すると、第１のチャージポンプ回路４１０は、第１のＢＪＴＱ１およびクロック回路（例えば、図３のクロック回路３３５）に動作可能に結合されている。第１のチャージポンプ回路４１０は、入力電圧（Ｖｉｎ）を受け取ることができ、かつ、ノードＡにおいて第１のＢＪＴＱ１の端子電圧を出力することができる。ここで、Ｖｉｎは、ノードＡにおける端子電圧よりも低い。同様に、第２のチャージポンプ回路４２０は、第２のＢＪＴＱ２およびクロック回路（例えば、図３のクロック回路３３５）に動作可能に結合されている。第２のチャージポンプ回路４２０は、入力電圧（Ｖｉｎ）を受け取ることができ、かつ、ノードＢにおいて第２のＢＪＴＱ２の端子電圧を出力することができる。ここで、Ｖｉｎは、ノードＢにおける端子電圧よりも低い。クロック回路３３５によって送られるクロック信号の周波数は、第１のＢＪＴＱ１（すなわちノードＡにおける電圧）の端子電圧に反比例して変わることに留意されたい。
【００２１】
クロック回路３３５は、第１のクロック位相φ１および第２のクロック位相φ２を有するクロック信号を送る。第１のチャージポンプ回路４１０は、（以下で図５Ａ〜図５Ｃおよび図６に関連してより詳細に説明するように）第１のクロック位相φ１の信号を受け取るときには第１の構成を有し、第２のクロック位相φ２の信号を受け取るときには第２の構成を有する。第１のチャージポンプ回路４１０は、（以下で図５Ａ〜図５Ｃおよび図６に関連してより詳細に説明するように）第１のチャージポンプ４１０の第１の構成中および第２の構成中に第１のキャパシタ（Ｃｆ）において蓄積された電荷に基づいて、第１のＢＪＴＱ１の端子電圧（すなわちノードＡにおける電圧）を出力することができる。同様に、第１のチャージポンプ回路４２０は、第１のクロック位相φ１の信号を受け取るときには第１の構成を有し、第２のクロック位相φ２の信号を受け取るときには第２の構成を有する。第２のチャージポンプ回路４２０は、第１のチャージポンプ４２０の第１の構成中および第２の構成中に第１のキャパシタ（Ｃｆ）において蓄積された電荷に基づいて、第２のＢＪＴＱ２の端子電圧（すなわちノードＢにおける電圧）を出力することができる。
【００２２】
図５Ａ〜図５Ｃは、図４に示されるバンドギャップ基準回路に関連付けられた、スイッチキャパシタチャージポンプ回路の充電を示す概略説明図である。図４および図５Ａ〜図５Ｃに示されるスイッチキャパシタチャージポンプ４１０（チャージポンプ回路としてもまた知られている）は、入力電圧Ｖｉｎを２倍（すなわち、２＊Ｖｉｎ）にブーストさせることができ、Ｖｉｎよりも低い電圧値を出力するのに用いることもまた可能である。図５Ａに示される無負荷のチャージポンプ回路４１０は、重複しないクロック位相φ１およびφ２をそれぞれ用いる。図５Ｂに示されるように、クロック位相φ１での動作中、ノード１はＶｉｎに接続され、ノード２（図５Ｂに示される）は、接地に接続されて、キャパシタＣｆの上部電極をＶｉｎに充電し、およびキャパシタＣｆの下部電極を接地に充電している。図５Ｃに示されるように、クロック位相φ２での動作中、ノード２はＶｉｎに、ノード１は出力キャパシタＣＬに接続されている。クロック位相φ１の間にキャパシタＣｆの上部電極がＶｉｎに充電されたため、クロック位相φ２においてキャパシタＣｆの下部電極をＶｉｎに充電することにより、キャパシタＣｆの両端の電圧がＶｉｎであるので、ノード１における電圧が、２＊Ｖｉｎになることが可能になる。キャパシタＣＬは、起動時に所与の数のスイッチング周期の後に、最終的に２＊Ｖｉｎの電圧に充電する。ゆえに、図５Ａに示される無負荷のチャージポンプ回路４１０は、入力電圧Ｖｉｎの２倍の電圧を生成することができる。
【００２３】
図６は、図５Ａに示される、入力電流をベース−エミッタ間電圧クランプへと駆動する充電されたスイッチキャパシタチャージポンプ回路の概略説明図である。充電されたスイッチキャパシタチャージポンプ回路４１０の出力は、ベース−エミッタ間電圧クランプ４１５のＢＪＴＱ１に接続されている。同様の充電されたスイッチキャパシタチャージポンプ回路４２０を用いて、ＢＪＴＱ２（図４の例ではＱ１のＭ倍の大きさである）を含むベース−エミッタ間電圧クランプ４２５を駆動することが可能であることに留意されたい。ＢＪＴトランジスタＱ１がない状態であれば、ベース−エミッタ間電圧クランプ４１５の出力は、２＊Ｖｉｎになるであろう。しかしながら、ＢＪＴトランジスタＱ１が存在するので、ベース−エミッタ間電圧クランプ４１５の出力電圧は、ＶＢＥ１に制限される。図６に示される回路の重要な利点は、ＶＢＥ１の生成に関係する電圧Ｖｉｎが、ＶＢＥよりも小さいということである（ここで、トランジスタＱ１の場合には、ＶＢＥ＝ＶＢＥ１、およびトランジスタＱ２の場合には、ＶＢＥ＝ＶＢＥ２である）。バンドギャップを動作可能にするための最小電圧Ｖｍｉｎは、次の等式により得られる。
【数１】
2017523531.tif 000003
【００２４】
ここで、図４〜図６で説明されているような、電圧を２倍にするスイッチキャパシタチャージポンプには、Ｎ＝２が適用可能である。等式１は、いくつかの他の構成において、電圧を３倍以上（すなわちＮ倍）にするスイッチキャパシタチャージポンプが使用される場合には、さらに低いＶｉｎの値を得ることができることを示す。
【００２５】
図７Ａおよび図７Ｂは、図４のバンドギャップ電圧基準回路から生成された、温度の関数としてのＶＢＥおよび△ＶＢＥの変動のシミュレーションの結果を表す。図７Ａは、ＶＢＥ１およびＶＢＥ２の温度依存性を示す。ここでは、ＶＢＥ１およびＶＢＥ２の両方の、温度に対するＣＴＡＴ挙動が観察されている。逆に、図７Ｂは、△ＶＢＥの温度依存性を示す。ここでは、△ＶＢＥの、温度に対するＰＴＡＴ挙動が観察されている。ＶＢＥ１、ＶＢＥ２および△ＶＢＥの電圧が、０．４ＶのＶｉｎを用いてシミュレートされている。電圧ＶＢＥ１および△ＶＢＥは重みが加えられ、バンドギャップ基準電圧を生成する。いくつかの実例では、図４に示されるバンドギャップ基準回路は、次の等式により得られるバンドギャップ基準電圧（ＶＲＥＦ）を生成することができる。
ＶＲＥＦ＝ａ（ＶＢＥ１＋ｂ△ＶＢＥ）（２）
【００２６】
ここで、定数ａおよびｂが、ＶＢＥおよび△ＶＢＥに対する重みの生成に関係して、ＶＲＥＦを生成する。他の実例では、異なるＶＢＥ１、ＶＢＥ２および△ＶＢＥの値を用いる異なる加算回路（例えば、図４に示される加算回路４３２）が、ＶＲＥＦの異なる値を生成することが可能であることに留意されたい。上記等式２中の定数ａおよびｂは、既知の方法において一般に用いられるレジスタの使用に対抗するものとして、スイッチキャパシタ回路技術を用いることにより定義、または確立される。このような既知の方法では、レジスタを使用することにより、低電力デバイスまたはＵＬＰデバイス用回路の面積が大きくなる。バンドギャップ基準回路の電力消費量は通常、電力消費量が少なくてすむ、典型的には大型レジスタのレジスタの値に依存する。例えば、２００ｎＷのバンドギャップ基準回路の設計に通常関わるレジスタのサイズは、約１４ＭΩである。ＭΩサイズの範囲にあるレジスタは、通常大きな物理的面積を占め、これは低電力デバイスまたはＵＬＰデバイスにとっては望ましくない特徴である。加えて、低電力用途については、既知のバンドギャップ基準回路では大型レジスタが使用されており、このような大型レジスタにより、バンドギャップ基準回路への熱雑音およびフリッカー雑音もまた増大する。しかしながら、スイッチキャパシタ回路を用いることにより、このような定数（例えば、等式２に示されるようなａおよびｂ）をかなり小さい面積で定義、または確立することができる。
【００２７】
上述した様々な電圧パラメータ（例えば、ＶＢＥ１、ＶＢＥ２および△ＶＢＥ）は、特に、動的電圧スケーリング（ＤＶＳ：dynamic voltage scaling）用途でスケーリング可能とすることができる。等式２で説明したバンドギャップ基準電圧ＶＲＥＦもまた、スケーリング可能である。ここで、ａおよびｂは、スケーリング可能なバンドギャップ基準電圧を発生させるために用いられる定数である。等式２において、定数のうちの一方は、自然数とすることが可能であり、他方の定数は、有理数とすることが可能である。様々な電圧ＶＢＥ１、ＶＢＥ２および△ＶＢＥを物理的にスケーリングするために用いられる回路が、基準発生回路の加算回路（例えば、図４に示される加算回路４３２）内に含まれることに留意されたい。
【００２８】
図８Ａ〜図８Ｃは、様々な実施形態による、△ＶＢＥをスケーリングする様々な計数回路の概略説明図である。図８Ａに見られるように、キャパシタＣｂは、それぞれ電圧ＶＢＥ１およびＶＢＥ２を有するノード間に、接続されている。電圧ＶＢＥ１およびＶＢＥ２は、図４に示されるような、スイッチキャパシタチャージポンプに基づいたバンドギャップ基準回路から生成される（すなわち、キャパシタＣｂの両端の電圧が△ＶＢＥである）。様々なバンドギャップ基準電圧（ＶＲＥＦ）を生成するために、△ＶＢＥは、様々な定数で掛け算（またはスケーリング）されなければならない。図８Ａ〜図８Ｃに示されるスケーリング回路８００は、△ＶＢＥの３つの代替定数、すなわち、１（図８Ａ）、２（図８Ｂ）および３（図８Ｃ）を生成するやり方を表す。図８Ａは、１＊△ＶＢＥを生成するための回路を示す。それは、図４に示される、基準発生回路によって実行される追加の信号修正のないチャージポンプに基づいたバンドギャップ基準回路の、単なる一部である。図８Ｂは、２つの重複しないクロック位相φ１およびφ２を用いる、２＊△ＶＢＥを生成するためのスケーリング回路８００を示す。位相φ２において、電圧ＶＢＥ１およびＶＢＥ２は、キャパシタＣｂ１およびＣｂ２の両端に接続されている。位相φ１では、キャパシタの接続が再配置され、Ｃｂ１の上部電極は、Ｃｂ２の下部電極に接続されているのが、図８Ｂに示されている。したがって、Ｃｂ２の上部電極に出現する電圧は、２＊△ＶＢＥである。これは、電圧を２倍にするスキームを表すものである。同様に、図８Ｃは、２つの重複しないクロック位相φ１およびφ２を同様に用いる、３＊△ＶＢＥを生成するためのスケーリング回路８５０を示す。図８Ｃの、電圧を３倍にする回路８５０の機能は、図８Ｂに示される、電圧を２倍にする回路８００に類似している。スケーリング回路を変えることにより、△ＶＢＥの、任意の整数値でのスケーリングまたは掛け算を可能にし得ることに留意されたい。
【００２９】
いくつかの実例では、複数のバンドギャップ基準電圧の生成が、ＳｏＣアプリケーションが複数のＶＤＤの値を生成するのに関係する場合がある。このような実例では、△ＶＢＥ電圧は、図４に示されるようなトランジスタＱ２に基づいて選択することができる。続いて、上述したように、複数のスケーリングされた△ＶＢＥの値を生成することができる。これにより、等式２に一致する適切なＶＲＥＦの値の生成に必要なスケーリングの半分を完了することができる。続いて、ＶＢＥの様々な分数定数乗数を生成して、ＳｏＣアプリケーションに対する適切なバンドギャップ基準電圧（ＶＲＥＦ）を得ることもまた可能である。
【００３０】
図９Ａ〜図９Ｃは、一実施形態による、ＶＢＥをスケーリングする計数回路の様々な構成の概略説明図である。図９Ａ〜図９Ｃに示される計数回路９００は、ＶＢＥを分数（そして整数ではない）でスケーリングまたは掛け算することに留意されたい。ＶＢＥに対する計数回路９００は、重複しないクロック位相φ１およびφ２を有するスイッチキャパシタ回路もまた含む。図９Ａは、クロック位相信号が印加される前に、ＶＢＥをスケーリングするための無負荷の計数回路９００を示す。図９Ｂに示されるようなクロック位相φ２での動作中に、キャパシタＣ２は、ＶＢＥに接続されており、一方、キャパシタＣ１は、接地に接続されている。したがって、キャパシタＣ２に蓄積された電荷は、次の式により得られる。
Ｑ２＝ＶＢＥＣ２（３）
【００３１】
対照的に、キャパシタＣ１に蓄積された電荷はゼロである。図９Ｃに示されるようなクロック位相φ１での動作中、キャパシタＣ１およびＣ２は、ともに接続され、したがって、キャパシタ上の総電荷は同じままである。したがって、次式になる。
Ｑ２＝Ｑｖｘ（４）
【００３２】
したがって、
ＶＢＥＣ２＝ＶＸ（Ｃ１＋Ｃ２）（５）
である。
【００３３】
したがって、ＶＸは次式により得られる。
【数２】
2017523531.tif 000004
【００３４】
ゆえに、キャパシタＣ１およびＣ２の適切な値を選択することによって、等式６により得られるようなＶＢＥの何分の１かである、ＶＸの値が得られる。図８Ａ〜図８Ｃおよび図９Ａ〜図９Ｃに関して本明細書で提示された議論は、電圧ＶＢＥおよび△ＶＢＥをそれぞれスケーリングすることに関する。次に、基準発生回路において、スケーリングされた電圧ＶＢＥおよび△ＶＢＥを加算して、所望のバンドギャップ基準電圧値ＶＲＥＦを実現することについて説明する。
【００３５】
図１０Ａ〜図１０Ｃは、一実施形態による、バンドギャップ基準電圧を生成するための基準発生回路の概略説明図である。基準発生回路１０００は、図８Ａ〜図８Ｃおよび図９Ａ〜図９Ｃで説明したような、ＶＢＥおよび△ＶＢＥに対する定数の生成に用いられる回路を含み、スイッチキャパシタスキームもまた用いて、所望のバンドギャップ基準電圧値ＶＲＥＦを生成する。図１０Ａは、適切な信号を有する基準発生回路１０００（または加算回路）を示す。クロック位相φ２での動作中、（クロック位相）信号φ２と接続されたスイッチが閉じられ、図１０Ｂに示されるように、基準発生回路１０００が構成される。キャパシタＣａ１が接地に放電されている一方で、キャパシタＣａ２、Ｃｂ１、Ｃｂ２およびＣｂ３の上部電極はＶＢＥ１に接続されている。キャパシタＣａ２の下部電極が接地に接続されている一方で、Ｃｂ１、Ｃｂ２およびＣｂ３の下部電極がＶＢＥ２に接続されている。したがって、Ｃａ２の両端の電圧は、ＶＢＥ１であり、一方、Ｃｂ１、Ｃｂ２およびＣｂ３の両端の電圧は、△ＶＢＥである。クロック位相φ１での動作中、スイッチが再構成され、図１０Ｃに示されるように、基準発生回路１０００が配置される。最初に、キャパシタＣａ１およびＣａ２が接続されて電荷が共有され、バンドギャップ基準電圧のＶＢＥ成分を生成する。ノード１における電圧は、次の式により得られる。
【数３】
2017523531.tif 000005
【００３６】
加えて、クロック位相φ１での動作中、キャパシタＣｂ１、Ｃｂ２、およびＣｂ３が再配置され、ノード１と２との間に３＊△ＶＢＥを生成する。これにより、次式により示されるように、所望のバンドギャップ基準電圧ＶＲＥＦが生成されるようになる。
【数４】
2017523531.tif 000006
【００３７】
上記の等式８は、提案されている、温度に依存しないバンドギャップ基準電圧の生成を示す。他のＶＲＥＦの値が、キャパシタＣａ１およびＣａ２に対する様々な値、ならびに△ＶＢＥに対する様々なスケーリング係数（または重み）から生成（または獲得）可能であることに留意されたい。
【００３８】
図１〜図１０において説明したバンドギャップ基準回路は、第１のクロック位相φ１および第２のクロック位相φ２を有するクロック信号の２つの重複しない位相を用いるスイッチキャパシタ回路を用いる。クロック信号は、バンドギャップ基準回路を適切に機能させるためにクロック回路（例えば、図３に示されるクロック回路３３５）によって生成される。上記の等式８によって表されるような、温度に依存しないバンドギャップ基準電圧（ＶＲＥＦ）は、図１〜図１０に提示されたバンドギャップ基準回路の実施形態におけるクロック周波数とは独立している。ゆえに、ＶＲＥＦを実現するために用いられるクロック回路の電力消費量は、超長波でクロック回路を動作させることにより低減または最小化することが可能である。しかしながら、クロック信号の周波数は、ＢＪＴＱ１のバイアス電圧（ＶＢＥ１）およびＢＪＴＱ２のバイアス電圧（ＶＢＥ２）を漏れに抗して維持するように、十分に高くなければならない。加えて、クロック回路によって送られるクロック信号の周波数は、第１のＢＪＴ（すなわち、図４におけるＱ１）の端子電圧に反比例して変わる。ゆえに、低周波、低電力クロック回路を用いて、所望の、温度に依存しないバンドギャップ基準電圧（ＶＲＥＦ）を生成することが可能である。
【００３９】
バンドギャップ基準回路において用いられる様々なスイッチは、Ｖｉｎよりも高い電圧である、少なくともＶＢＥと等価な電圧を通すことができる。したがって、クロック位相φ１およびφ２に関連付けられたクロック信号は、０から＞ＶＢＥまで掃引することができる。そうでなければ、スイッチ（例えば、ＮＭＯＳスイッチ）のゲート端子での電圧入力は、スイッチが通さなければならない電圧値（または電圧レベル）よりも低く、スイッチは全電圧を通すことができない。したがって、バンドギャップ基準回路内のスイッチ（例えば、加算回路およびスイッチキャパシタチャージポンプ内のスイッチ）が、ＶＢＥまでの電圧を通すので、（このようなスイッチのゲート端子を駆動する）クロック信号は、ＶＢＥに実質的に等しいか、またはＶＢＥよりも高い電圧を有する。
【００４０】
図１１は、一実施形態による、バンドパス基準電圧回路のためのクロック信号生成スキームのブロック図を示す。クロック回路１１０５は、バンドギャップ電圧基準回路１１４０に動作可能に結合されている。クロック回路１１０５は、初期クロック信号を供給する発振器１１２０を含む。発振器１１２０は、例えば、電流制御されたリング発振器とすることができる（例えば、これは、０．４ＶのＶｉｎで約３０ｋＨｚのクロック信号を発生させることが可能で、約２ｎＷの電力を消費する）。他の構成では、初期クロック信号は、例えば、オンチップ発振器、水晶発振器（これは、圧電材の振動する結晶の機械的共振を用いて、非常に正確な周波数で電気信号を定義する電子発振器回路である）、またはその他の適切なクロック源によって生成することができる。クロック回路１１０５は、ＰＴＡＴ電流源１１１０およびクロック逓倍器１１３０もまた含む。ＰＴＡＴ電流源１１１０は、バンドギャップ電圧基準回路１１４０にＶｉｎを供給する同じ電流源とすることができる。クロック逓倍器１１３０を用いて、出力クロック信号の電圧掃引範囲を２倍にし、バンドギャップ電圧基準回路１１４０内のスイッチが、上述したように、少なくともＶＢＥの電圧レベルを通すことができるようにする。クロック逓倍器１１３０からの出力クロック信号は、２つの重複しないクロック位相φ１およびφ２で生じることに留意されたい。
【００４１】
図１２は、図１１に示される、一実施形態による、バンドギャップ基準電圧回路のためのクロック信号を生成するために使用可能な発振器の概略説明図である。図１２の例では、発振器は、電流制御されたリング発振器回路１２００で表されている。図１１および図１２を参照すると、電流制御されたリング発振器１２００は、ＰＴＡＴ源１１１０からの電流を用いる。この電流は、温度とともに増加するが、Ｖｉｎとともには変化しない。ＰＴＡＴ電流源１１１０の電力消費量は、Ｖｉｎが増加するにつれて増加するので、電流制御されたリング発振器１２００のアーキテクチャは、クロック信号の周波数が、Ｖｉｎが増加するにつれて減少し、クロック回路１１０５の電力消費量を低く保つようになっている。これは、電流制御されたリング発振器の１つのインバータのセル（ＴＲ０）の遅延が、次式により得られることによる。
【数５】
2017523531.tif 000007
【００４２】
したがって、リング発振器の周波数は、次式により得られる。
【数６】
2017523531.tif 000008
【００４３】
等式（１０）は、電流制御されたリング発振器の出力周波数（ｆ０）を表している。上記の等式９および等式１０で用いられる電流Ｉ０は、ＰＴＡＴ電流源（例えば、図１１のＰＴＡＴ電流源１１１０）から生じ、電源除去が高いために、それはＶｉｎに対して一定のままである。電流制御されたリング発振器内の電流Ｉｐが、Ｉ０に対して一定のままであるので、等式（１１）は、電流制御されたリング発振器の出力周波数（ｆ０）が、Ｖｉｎが増加するにつれて減少することを示す。このことは、増加するＶｉｎに対して、バンドギャップ電圧基準回路の電力消費量を低く保つのに役立つ。
【００４４】
図１１および図１２において説明したような（リング発振器およびＰＴＡＴ電流源を用いることにより実施される）電流制御されたクロック源は、大きく変わるＶｉｎ電圧に対応して、電力消費量を低減または制限するための満足が得られる選択であることに留意されたい。しかしながら、いくつかの構成において、水晶発振器、システムクロック、またはリアルタイムクロックのようなクロック源が、他のアプリケーション用にデバイスチップ上ですでに利用可能であれば、上述したようにバンドギャップ電圧基準回路のためにクロック源を生成する代わりに、このような既存の内部クロック源を用いることにより、システム全体の電力を低減することができる。
【００４５】
上述したように、クロック回路は、０ＶからＶＢＥよりも大きな電圧まで掃引するクロック位相φ１およびφ２に関連付けられたクロック信号を送り、バンドギャップ基準回路（例えば、スイッチキャパシタチャージポンプ回路、基準発生回路など）のスイッチのセットを通じて、少なくともＶＢＥと等価な電圧（それはＶｉｎよりも高い電圧である）を通し、所望のバンドギャップ基準電圧（ＶＲＥＦ）を生成する。これは、スイッチを閉じて電圧を通すことは、スイッチのトランジスタのソース−ドレイン中に内在する電圧損失を伴うからである。ゆえに、スイッチを通してＶＢＥの電圧を通すためには、クロック信号は、ＶＢＥよりも大きな電圧値まで掃引しなければならない。そうでなければ、スイッチ（例えば、ＮＭＯＳスイッチ）のゲート端子での入力電圧が、スイッチが通さなければならない電圧値（または電圧レベル）よりも低い場合には、スイッチは全電圧（ＶＢＥ）を通すことができない。その結果、いくつかの実例では、発振器（例えば、図１１の発振器１１２０）から生成されるクロック信号は、以下でより詳細に説明するように、バンドギャップ基準回路に送られる前に、（例えば、クロック逓倍器を介して）信号ブーストまたは信号エンハンスメントが行われる。
【００４６】
図１３Ａおよび図１３Ｂは、図４に示されるバンドギャップ基準回路のためのスイッチの、一実施態様の概略説明図である。図１３Ａは、（ＢＪＴＱ１およびキャパシタＣＬを含む）ベース−エミッタ間電圧クランプ回路４１５と電気接続されているスイッチキャパシタチャージポンプ回路４１０を示す。図１３Ｂは、クロック位相信号φ２に関連付けられたスイッチ４１７のうちの１つの一実施態様を示す。スイッチ４１７は、トランジスタ（金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ：metal-oxide field effect transistor））ＭＮＳおよびＭＰＳを含むトランスミッションゲートを用いて実施される。いくつかの実施形態では、電圧ＶＢＥ２は通常、ＢＪＴＱ１によっておよそ０．７〜０．８Ｖに固定される。いくつかの実施形態では、大きさＶｉｎで実行するクロック位相信号φ２を用いてスイッチ４１７を閉じることができない。このような実施形態では、クロック位相信号φ２が少なくとも２＊Ｖｉｎの大きさまで振れることで、（トランスミッションゲート内のトランジスタＭＮＳおよびＭＰＳのソース−ドレイン中に内在する損失のために）トランスミッションゲートが、端子電圧ＶＤをＶＢＥ２に適切に通すことが可能になっている。したがって、このような実例では、クロック逓倍回路が実施され、０からＶｉｎまで振れるクロック位相信号を、０から＞ＶＢＥ２まで（例えば、この例では２＊Ｖｉｎ）振れるクロック位相信号に変換する。
【００４７】
図１４Ａ〜図１４Ｃは、一実施形態による、０から２Ｖｉｎまで振れる様々な位相においてクロック逓倍技術を実施してクロック信号を生成する際に伴うステップの概略説明図である。図１４Ａ〜図１４Ｃに示されるようなクロック逓倍に関係するステップは、クロック回路のクロック逓倍器（例えば、図１１に示されるクロック逓倍器１１３０）において実施される。図１４Ａは、重複しないクロック位相信号を生成することが可能な第１の回路部１４１０を示す。図１４Ａでは、第１の回路部１４１０は、オンチップクロックから入力電圧を有するクロック信号（例えば、ＣＬＫ）を受け取る。第１の回路部１４１０は、極小電圧（例えば、０）および最大電圧（例えば、Ｖｉｎ）を有する第１のクロック位相信号（例えば、ｐ１）を発生させる。同様に、第１の回路部１４１０は、第２のクロック位相信号（例えば、ｐ２）もまた発生させる。第２のクロック位相信号は、第１のクロック位相信号と重複せず、極小電圧（例えば、０）および最大電圧（例えば、Ｖｉｎ）を有する。言いかえれば、第１の回路部は、０からＶｉｎまで振れる２つの重複しない信号を生成する。信号ｐ１およびｐ２は、重複していないものとして見なすことが可能である。なぜなら、信号ｐ１がゼロの振幅を有するときにはいつでも（すなわち、どのＴの間においても）、信号ｐ２は、Ｖｉｎの振幅を有するからである。
【００４８】
信号ｐ１およびｐ２は、図１４Ｂに示されるような第２の回路部を用いて、Ｖｉｎから２Ｖｉｎまで振れる新たな信号を生成するのに用いられることになる。図１４Ｂでは、第２の回路部（図１４Ｂでは２つの副部１４３０および１４３５として表されている）は、第１の回路部１４１０に動作可能に結合されており、第２の回路部１４３０および１４３５は、キャパシタのセットと、インバータのセットと、を含む。これらのセットは合わせて、第３のクロック位相信号（例えば、ｘ１で表された信号）、および第４のクロック位相信号（例えば、ｘ２で表された信号）を出力するように構成されている。第３のクロック位相信号（例えば、ｘ１）および第４のクロック位相信号（例えば、ｘ２）はそれぞれ、第１のクロック位相信号の最小電圧（例えば、０）、および第２のクロック位相信号の極小電圧（例えば、０）よりも大きな極小電圧（例えば、Ｖｉｎ）を有する。加えて、第３のクロック位相信号（ｘ１）および第４のクロック位相信号（ｘ２）はそれぞれ、第１のクロック位相信号の最大電圧（Ｖｉｎ）、および第２のクロック位相信号の最大電圧（Ｖｉｎ）よりも大きな最大電圧（例えば、２Ｖｉｎ）を有する。図１４Ｂでは、ノードｘｂ１（副部１４３０に示される）およびノードｘｂ２（副部１４３５に示される）は、Ｖｉｎで実行するインバータの出力であり、したがって、ノードｘｂ１およびｘｂ２において、０からＶｉｎまで振れる電圧である。（副部１４３０中の）ノードｘ１および（副部１４３５中の）ノードｘ２は、ダイオード接続ＮＭＯＳトランジスタを通してキャパシタに接続されている。使用されるトランジスタは、低閾値電圧（ＬＶＴ：low threshold voltage）トランジスタであり、したがって、負荷がない状態では、ＬＶＴトランジスタは漏れが大きいので、ノードｘ１およびｘ２は、Ｖｉｎまで充電することになる。さらに、ノードｘ１およびｘ２に接続されたキャパシタの下部電極は、０からＶｉｎまで振れる。したがって、このようなキャパシタの上部電極は、Ｖｉｎから２Ｖｉｎまで振れて、図１４Ｂのグラフにおいて、ｘ１およびｘ２でそれぞれ表された信号を生ずることになる。
【００４９】
図１４Ｂにおいて、ｘ１およびｘ２でそれぞれ表された信号は、図１４Ｃに示される第３の回路部を用いて、０から２＊Ｖｉｎまで振幅し得る信号に変換される。図１４Ｃにおいて、第３の回路部（図１４Ｃでは２つの副部１４５０および１４５５として表されている）は、第２の回路部（図１４Ｂにおける１４３０および１４３５）に動作可能に結合されている。第３の回路部１４５０および１４５５は、第５のクロック位相信号（例えば、φ１として表される）、および第６のクロック位相信号（例えば、φ２として表される）を出力することが可能なトランジスタのセットを含む。さらに、第５のクロック位相信号（φ１）および第６のクロック位相信号（φ２）はそれぞれ、第１のクロック位相信号の最小電圧（０）、および第２のクロック位相信号の極小電圧（０）に実質的に等しい極小電圧を有する。また、第５のクロック位相信号（φ１）および第６のクロック位相信号（φ２）はそれぞれ、第３のクロック位相信号の最大電圧（ｘ１）（２＊Ｖｉｎ）、および第４のクロック位相信号の最大電圧（ｘ２）（２＊Ｖｉｎ）に実質的に等しい最大電圧（２＊Ｖｉｎ）を有する。図１４Ｃにおいて、第３の回路副部１４５０では、ｐ１における電圧が高い場合、ｘ２における電圧もまた高い。したがって、位相信号（φ１）の正味電圧は、接地まで引き下げられる。ｐ１における電圧がゼロである場合、ｘ２における電圧はＶｉｎでは低い。この時、ｘ１における電圧は、２＊Ｖｉｎにある。この時、ＰＭＯＳトランジスタがオンに切り替わり、ｘ１電圧レベルをクロック位相信号φ１に通す。その結果、クロック位相信号φ１は、０から２＊Ｖｉｎまで振れる。同様に、クロック位相信号φ２もまた、図１４Ｃのグラフに示されるように、重複せずに０から２＊Ｖｉｎまで振れる。
【００５０】
図１５Ａおよび図１５Ｂは、ブーストされたクロック位相信号をバンドギャップ電圧基準回路に送るクロック逓倍回路の一例のシミュレーションの結果を表す。図１５Ａは、（図１４Ａにおける位相信号ｐ２に類似した）信号ｐ２が、時間内に０から４００ｍＶまで振れている（すなわち、０からＶｉｎまで振れている）ことを示す。図１５Ａは、（図１４Ｂにおける位相信号ｘ１に類似した）信号ｘ１が、時間内に３５０ｍＶから７５０ｍＶまで振れている（すなわち、ほぼＶｉｎから２＊Ｖｉｎまで振れている）こともまた示す。図１５Ｂは、（図１４Ｃにおける位相信号φ２に類似した）信号ｐｈｉ２が、時間内に０から７５０ｍＶまで振れている（すなわち、ほぼ０から２＊Ｖｉｎまで振れている）ことを示す。
【００５１】
図３、図４および図１４を参照すると、バンドギャップ電圧基準回路システムのいくつかの構成では、第１のスイッチキャパシタチャージポンプ（例えば、図４のスイッチキャパシタチャージポンプ４１０）（または単に第１のチャージポンプ）は、クロック回路（例えば、図３のクロック回路３３５）、およびバンドギャップ基準回路（例えば、図４のＢＪＴＱ１）の第１のＢＪＴに動作可能に結合されている。このような構成では、第１のスイッチキャパシタチャージポンプは、第５のクロック位相信号（例えば、図１４Ｃのクロック位相信号φ１）、および第６のクロック位相信号（例えば、図１４Ｃのクロック位相信号φ２）を受け取り、かつ、第１のＢＪＴ（例えば、図４のＢＪＴＱ１）の端子を駆動する電圧を出力することができる。同様に、このような構成では、第２のスイッチキャパシタチャージポンプ（例えば、図４のスイッチキャパシタチャージポンプ４２０）（または単に第２のチャージポンプ）は、クロック回路（例えば、図３のクロック回路３３５）、およびバンドギャップ基準回路の第２のＢＪＴ（例えば、図４のＢＪＴＱ２）に動作可能に結合されている。このような構成では、第２のスイッチキャパシタチャージポンプは、第５のクロック位相信号（例えば、図１４Ｃのクロック位相信号φ１）、および第６のクロック位相信号（例えば、図１４Ｃのクロック位相信号φ２）を受け取り、かつ、第１のＢＪＴ（例えば、図４のＢＪＴＱ１）の端子を駆動する電圧を出力することができる。
【００５２】
やはり図３、図４および図１４を参照すると、クロック回路（例えば、図３のクロック回路３３５）は、バンドギャップ電圧基準回路（例えば、図３のバンドギャップ電圧基準回路３０５）に、特定の周波数でクロック信号を送る。このような構成では、第１のスイッチキャパシタチャージポンプ（例えば、図４のスイッチキャパシタチャージポンプ４１０）（または単に第１のチャージポンプ）は、クロック回路（例えば、図３のクロック回路３３５）、およびバンドギャップ基準回路の第１のＢＪＴ（例えば、図４のＢＪＴＱ１）に動作可能に結合されている。このような構成では、第１のスイッチキャパシタチャージポンプは、第５のクロック位相信号（例えば、図１４Ｃのクロック位相信号φ１）、および第６のクロック位相信号（例えば、図１４Ｃのクロック位相信号φ２）に基づいて、第１のＢＪＴの端子を駆動する電圧（すなわち、図４のノードＡにおける電圧）を出力することが可能であり、ここで、第５のクロック位相信号および第６のクロック位相信号の周波数は、第１のＢＪＴの入力電圧（すなわち、図４のノードＡにおける電圧）に反比例して変わる。同様に、このような構成では、第２のスイッチキャパシタチャージポンプ（例えば、図４のスイッチキャパシタチャージポンプ４２０）（または単に第２のチャージポンプ）は、クロック回路（例えば、図３のクロック回路３３５）、およびバンドギャップ基準回路の第２のＢＪＴ（例えば、図４のＢＪＴＱ２）に動作可能に結合されている。このような構成では、第２のスイッチキャパシタチャージポンプは、第５のクロック位相信号（例えば、図１４Ｃのクロック位相信号φ１）、および第６のクロック位相信号（例えば、図１４Ｃのクロック位相信号φ２）に基づいて、第２のＢＪＴの端子を駆動する電圧（すなわち、図４のノードＢにおける電圧）を出力することが可能であり、ここで、第５のクロック位相信号および第６のクロック位相信号の周波数は、第２のＢＪＴの入力電圧（すなわち、図４のノードＢにおける電圧）に反比例して変わる。
【００５３】
図１６は、一実施形態による、完全なバンドギャップ基準回路の注釈付レイアウトを示す。図１６に示されるバンドギャップ電圧基準回路は、０．０２６４ｍｍ２の面積を有しており、例えば、商業的なバルクの１３０ｎｍ相補的金属酸化膜半導体（ＣＭＯＳ）プロセスまたは他のタイプの好適な技術で実施することができる。キャパシタは、ｎＭＯＳ（すなわちｎチャネルＭＯＳＦＥＴ）キャパシタおよび金属−絶縁物−金属（ＭＩＭ：metal-insulator-metal）キャパシタを用いて実施される。ＶＢＥ発生回路およびＶＢＥ端数発生スイッチキャパシタ回路（図９の回路を参照）のための負荷キャパシタは、ｎＭＯＳキャパシタを用いて実施されたが、バンドギャップ出力発生（図１０の回路を参照）、および△ＶＢＥ逓倍回路（図８の回路を参照）のための負荷キャパシタは、下部電極キャパシタ寄生を回避するためにＭＩＭキャパシタを用いて実施された。図１６に示されるようなバンドギャップ電圧基準回路の合計面積は、既知の低電力バンドギャップ基準回路よりもかなり小さくなっている。なぜなら、図１６に示されるバンドギャップ電圧基準回路は、大型のレジスタを使用しないからである。図１６に示されるバンドギャップ電圧基準回路はさらに、０．４ＶのＶｉｎで１９．２ｎＷの電力を消費するが、これは、既知の非デューティサイクル化バンドギャップ基準回路において使用される電力よりも桁違いに少量である。
【００５４】
バンドギャップ基準回路がスイッチキャパシタ回路であるので、バンドギャップ基準回路は、起動時に整定時間を有する。図１７は、起動時のバンドギャップ基準回路の遷移挙動の一例のグラフ表示である。図１７は、バンドギャップ基準回路が０．８ＶのＶｉｎで整定するのに、１５ミリ秒かかっていることを示す。０．４Ｖでは、整定時間は９０ミリ秒である。整定時間は、クロック周波数および電源のＶｉｎに直接依存する。いくつかの構成では、バンドギャップ基準回路の整定時間が長くなる場合がある。このような構成では、バンドギャップ基準回路に対して高速起動モードを実施することができる。このような構成では、高速起動モードの間、クロック周波数を通常動作モードの間よりも数倍速くすることが可能であり、これにより、バンドギャップ基準回路の整定時間を短縮することができる。高速起動モードが電源オン時にこれを行うことができる。高速起動モードでは、クロック源（例えば、図３のクロック回路３３５）の電流源が数倍に増え、次に、クロック周波数が増大する。バンドギャップ基準回路の起動時の整定時間は、高速起動モードでは、２０μｓを用いることができる。
【００５５】
バンドギャップ基準回路の一実施形態は、−２０℃〜１００℃の温度範囲において適切に機能することが確認された。この範囲は意図されるＵＬＰアプリケーションにはかなり大きいが、既知のバンドギャップ基準回路の技術的現状と比較すると、この範囲のバンドギャップ基準回路の性能が妥当である。図１８は、−２０℃〜１００℃の温度範囲についてのバンドギャップ基準回路出力の一実施形態のシミュレートされた変動を示す。バンドギャップ基準回路は、５００ｍＶの出力電圧を供給することが可能である。また、出力電圧は、１２０℃の温度変化にわたって３ｍＶ変動し、こうして、５０ｐｐｍ／℃の性能を実現する。図２０に示されるように、温度に対する、このようなバンドギャップ基準回路の性能は、既知の技術に合致しており、また、出力電圧が大きくなると（すなわち、出力電圧＞５００ｍＶでは）、性能を向上させることが可能である。
【００５６】
図１９は、プロセスおよびミスマッチの変動に関するバンドギャップ基準出力の変化の一例を示すモンテカルロシミュレーションの結果を表す。図１９は、バンドギャップ基準回路のトリミングされていない出力を示し、ここで出力は、平均（μ）５０８ｍＶおよび標準偏差（σ）５ｍＶを実現している。バンドギャップ基準回路のトリミングされていない出力は、３σのばらつき＜３％もまた示す。スイッチキャパシタ回路（図８〜図１０を参照）において用いられるキャパシタを用いて、バンドギャップ出力をトリミングすることにより、図１９に示される出力（電圧）のばらつきを低減し、バンドギャップ基準出力に対する適切な定数を生成することができる。
【００５７】
図２０は、入力電圧（Ｖｉｎ）に対する変動に関するバンドギャップ基準電圧の変化の一例を示すシミュレーションの結果を表す。図２０は、２つの別個のクロック源、すなわち外部のクロック源およびオンチップクロック源からの入力電圧（Ｖｉｎ）の変動を示す。図２０は、外部の定クロック源を用いてＶｉｎを送達する場合には、バンドギャップ基準電圧は、およそ４％変動し、また、オンチップコックを用いてＶｉｎを送達する場合には、バンドギャップ基準電圧は、およそ２％変動することを示す。したがって、本明細書でこれまで説明したようなオンチップクロックを用いることにより、バンドギャップ基準回路の出力のばらつきをおよそ５０％低減する。
【００５８】
本明細書に記載されたバンドギャップ基準回路は、０．４Ｖの最小入力電圧で動作し、ゆえに、既知のバンドギャップ基準回路よりも２倍超改良されている。提案されているバンドギャップ基準回路の電力消費量は１９．２ｎＷである。これは、既知のバンドギャップ基準回路でデューティサイクリングせずに実現される電力消費量の９分の１未満である。既知のバンドギャップ基準回路は通常、周期的に電源オンおよび電源オフにすることによりキャパシタ上の基準電圧をサンプリングすることによって、１７０ｎＷの低電力を実現する。本明細書に記載された１つまたは複数のバンドギャップ基準回路の実施形態にも同様にデューティサイクリングを適用して、さらに電力を低減することが可能である。本明細書に記載された１つまたは複数のバンドギャップ基準回路の実施形態では、アーキテクチャが、既知のアーキテクチャでは通常使用される外部の電流源を使用しないので、電源の変動が大きくなることがある。大型レジスタを使用しないので、バンドギャップ基準回路の面積の縮小化（０．０２６４ｍｍ２）もまた実現される。
【００５９】
上述したバンドギャップ基準回路で用いられるＢＪＴは、ＰＮＰ型ＢＪＴが示されているが、これは単なる例としてであり、限定するものではないことに留意されたい。他の構成では、バンドギャップ基準回路で用いられるＢＪＴは、ＮＰＮ型ＢＪＴとすることができる。このような構成では（すなわち、ＮＰＮ型ＢＪＴの使用時は）、バンドギャップ基準回路は、ＮＰＮ型ＢＪＴのベース−エミッタ間電圧（ＶＢＥ）よりも低い入力（供給）電圧を用いて、温度不感応バンドギャップ基準電圧（ＶＲＥＦ）を生成することができる。ベース−エミッタ間電圧（ＶＢＥ）という用語は、ＮＰＮ型ＢＪＴに対するベース−エミッタ間電圧およびＰＮＰ型ＢＪＴに対するエミッタ−ベース間電圧の両方を網羅するように意図されていることに留意されたい。これまで説明したバンドギャップ基準回路は、ＰＮＰ型ＢＪＴを用いても、ＮＰＮ型ＢＪＴを用いても、いずれも同様に実施することができる。さらに、ＰＮＰ型ＢＪＴを用いるバンドギャップ基準回路は、ＣＭＯＳプロセスを用いて製造することが可能であり、ＮＰＮ型ＢＪＴを用いるバンドギャップ基準回路は、ｂｉＣＭＯＳプロセスまたはその他のプロセスを用いて製造することが可能である。
【００６０】
このように、様々な実施形態が説明されてきたが、これらの実施形態は、例としてのみ提示されており、限定ではないことを理解されたい。上述した方法が、ある特定の順序で起こるある特定の事象を示している場合、ある特定の事象の順序は変更してもよい。加えて、可能な場合には、事象の中には、並行プロセスにおいて同時に実行してもよいし、また、上述したような順序の通りに実行してもよい。同様に、様々な図面は、本発明に対する例示的なアーキテクチャまたは他の構成を示し得るものであり、これらは、本発明に含まれ得る特徴および機能を理解する助けとなるように示されている。本発明は、図示された例示的なアーキテクチャまたは構成に限定されず、様々な代替のアーキテクチャおよび構成を用いて実施することが可能である。加えて、上述の本発明は、様々な例示的な実施形態および実施態様に関して記載されているが、個々の実施形態の１つまたは複数に記載された様々な特徴および機能が、記載されている特定の実施形態に適用可能であることに限定されず、むしろ、このような実施形態が記載されているかどうかにかかわらず、および、このような特徴が記載された実施形態の一部であるとして提示されているかどうかにかかわらず、単独で、または組み合わせて、本発明の他の実施形態の１つまたは複数に適用可能であることを理解されたい。したがって、本発明の広さおよび範囲は、上述した例示的な実施形態のいずれによっても限定されるべきではない。
【図１】
2017523531.tif 000009
【図２】
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【図３】
2017523531.tif 000011
【図４】
2017523531.tif 000012
【図５Ａ】
2017523531.tif 000013
【図５Ｂ】
2017523531.tif 000014
【図５Ｃ】
2017523531.tif 000015
【図６】
2017523531.tif 000016
【図７Ａ】
2017523531.tif 000017
【図７Ｂ】
2017523531.tif 000018
【図８Ａ】
2017523531.tif 000019
【図８Ｂ】
2017523531.tif 000020
【図８Ｃ】
2017523531.tif 000021
【図９Ａ】
2017523531.tif 000022
【図９Ｂ】
2017523531.tif 000023
【図９Ｃ】
2017523531.tif 000024
【図１０Ａ】
2017523531.tif 000025
【図１０Ｂ】
2017523531.tif 000026
【図１０Ｃ】
2017523531.tif 000027
【図１１】
2017523531.tif 000028
【図１２】
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【図１３Ａ−１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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