(57)【要約】  ＤＣオフセット感知及び補償を提供すると同時に、連続的な電流感知動作を可能にする、シングルオペアンプＤＣオフセット自動ゼロ化機能を有する電流感知回路。シングルオペアンプ設計は、第１の位相において、電流感知回路の出力段をドライブするために出力を供給しつつ、ＤＣオフセットを感知及び格納するように動作することができる。シングルオペアンプ設計は、第２の位相において、感知されたＤＣオフセットを使用して、出力段をドライブすることができ且つ第１の位相において使用されることができる正確な出力を生成するように動作することができる。【選択図】  図４
2017526247.tif 000002
【特許請求の範囲】
【請求項１】
回路であって、
第１の回路入力及び第２の回路入力と、
回路出力と、
第１のキャパシタと、
前記回路出力に接続された第２のキャパシタと、
第１の増幅器入力及び第２の増幅器入力並びに増幅器出力を有する増幅器と、
第１の構成で動作可能であり、第２の構成で動作可能である複数のスイッチと
を備え、
前記スイッチの前記第１の構成では、
前記増幅器出力は、前記回路出力から切断され、
前記第１のキャパシタは、前記増幅器のＤＣオフセットを感知するために、前記増幅器入力間に接続され、
前記第２のキャパシタは、前記回路出力と前記回路入力のうちの１つとの間にのみ接続され、
前記スイッチの前記第２の構成では、
前記増幅器出力は、前記回路出力に接続され、
前記第１のキャパシタは、前記増幅器の前記ＤＣオフセットを補償するために、前記増幅器入力のうちの１つに接続され、
前記第２のキャパシタは、フィードバックループにおいて前記増幅器に接続される、
回路。
【請求項２】
第３のキャパシタを更に備え、ここにおいて、前記スイッチの前記第１の構成では、前記第３のキャパシタは、前記回路入力間にのみ接続され、前記スイッチの前記第２の構成では、前記第３のキャパシタは、前記第３のキャパシタの電荷を前記増幅器を使用して前記第２のキャパシタに集積するために、前記第２のキャパシタ及び前記増幅器の両方に接続される、請求項１に記載の回路。
【請求項３】
前記スイッチの前記第１の構成及び前記スイッチの前記第２の構成の両方において、前記回路入力のうちの１つは、前記第１のキャパシタ、前記第２のキャパシタ及び前記増幅器に共通である電圧基準点を提供するために接続される、請求項１に記載の回路。
【請求項４】
前記スイッチの前記第１の構成において、前記第１のキャパシタは、前記増幅器入力のうちの１つと前記回路入力のうちの１つとの間に接続される、請求項１に記載の回路。
【請求項５】
前記第１の回路入力は、第１のトランジスタに接続され、前記第２の回路入力は、第２のトランジスタに接続される、請求項１に記載の回路。
【請求項６】
前記第１のトランジスタ及び前記第２のトランジスタは、電流ミラー構成で接続される、請求項５に記載の回路。
【請求項７】
前記回路出力は、第１のトランジスタを備える出力段に接続される、請求項１に記載の回路。
【請求項８】
前記第１のトランジスタは、カスコードとして第２のトランジスタに接続される、請求項７に記載の回路。
【請求項９】
前記第１のトランジスタは、電流ミラーとして第２のトランジスタに接続される、請求項７に記載の回路。
【請求項１０】
回路であって、
第１の回路入力及び第２の回路入力と、
回路出力と、
出力を有する増幅器と、ここで、前記出力は、前記回路出力に接続されない第１の構成と、前記回路出力に接続される第２の構成とを有し、
前記回路出力に接続された出力キャパシタと、ここで、前記出力キャパシタは、フィードバックループにおいて前記増幅器に接続された第１の構成と、前記増幅器に接続されない第２の構成とを有し、
前記第１の回路入力に接続された入力キャパシタと、前記入力キャパシタは、前記出力キャパシタを有するフィードバックループにおいて前記増幅器に接続された第１の構成と、前記第２の回路入力にのみ接続された第２の構成とを有する、
前記増幅器の第１の入力及び第２の入力に接続された第１の構成を有し、前記入力キャパシタが前記出力キャパシタを有する前記フィードバックループにおいて前記増幅器に接続されたときに、前記入力キャパシタと直列に接続された第２の構成を有する第１のオフセットキャパシタと
を備える回路。
【請求項１１】
前記増幅器、前記出力キャパシタ、前記入力キャパシタ及び前記オフセットキャパシタに接続された複数のスイッチを更に備え、各スイッチは、開位置及び閉位置へと選択的に動作可能である、請求項１０に記載の回路。
【請求項１２】
前記スイッチを動作するための制御信号を受けるために１つ以上の制御入力を更に備える、請求項１１に記載の回路。
【請求項１３】
前記増幅器を前記第１の構成に、前記出力キャパシタを前記第１の構成に、前記入力キャパシタを前記第１の構成に、前記オフセットキャパシタを前記第１の構成に構成するように、及び前記増幅器を前記第２の構成に、前記出力キャパシタを前記第２の構成に、前記入力キャパシタを前記第２の構成に、前記オフセットキャパシタを前記第２の構成に構成するように動作可能な複数のスイッチを更に備える、請求項１０に記載の回路。
【請求項１４】
前記第１のオフセットキャパシタが前記第１の構成であるときに前記第１のオフセットキャパシタから切断されるように、及び前記第１のオフセットキャパシタが前記第２の構成であるときに前記第１のオフセットキャパシタと並列に接続されるように構成可能である第２のオフセットキャパシタを更に備える、請求項１０に記載の回路。
【請求項１５】
前記増幅器が前記第１の構成であるときに、前記出力キャパシタは、前記第１の構成であり、前記入力キャパシタは、前記第１の構成であり、前記オフセットキャパシタは、前記第１の構成である、請求項１０に記載の回路。
【請求項１６】
前記増幅器が前記第２の構成にあるときに、前記出力キャパシタは、前記第２の構成であり、前記入力キャパシタは、前記第２の構成であり、前記オフセットキャパシタは、前記第２の構成である、請求項１５に記載の回路。
【請求項１７】
前記増幅器は、シングルオペアンプを備える、請求項１０に記載の回路。
【請求項１８】
回路であって、
負荷に接続可能な出力端子を有する伝送トランジスタと、
前記伝送トランジスタを通る電流フローをミラーリングするために前記伝送トランジスタに接続された感知トランジスタと、
前記感知トランジスタに接続された出力段と、
前記パストランジスタに接続された第１の回路入力と、前記感知トランジスタに接続された第２の回路入力と、前記出力段に接続された回路出力とを有する増幅器回路と
を備え、前記増幅器回路は、
選択的に、前記回路出力に接続可能又は前記回路出力から切断可能である出力を有する増幅器セクションと、
前記回路出力に接続され、且つ、選択的に、前記増幅器セクションと接続可能又は前記増幅器セクションと切断可能である集積器セクションと、
前記増幅器セクションに接続されたオフセットヌル化セクションと
を備え、
ここにおいて、前記増幅器セクションは、前記オフセットヌル化セクションが前記増幅器のオフセットをサンプリングしているときに、前記回路出力から切断され、
前記集積器セクションは、前記増幅器セクションが前記回路出力から切断されているときに、前記出力段をドライブするために前記回路出力の出力を供給する、
回路。
【請求項１９】
前記集積器セクションは、前記増幅器セクションが前記回路出力から切断されているときに、前記増幅器回路の前記第１の回路入力と前記第２の回路入力との間の電圧差を更に格納する、請求項１８に記載の回路。
【請求項２０】
前記増幅器セクションは、前記集積器セクションが、フィードバックループ構成において前記増幅器セクションに接続されているときに、前記出力段をドライブするために前記回路出力に接続される、請求項１８に記載の回路。
【請求項２１】
前記オフセットヌル化セクションは、前記集積器セクションが前記増幅器セクションに接続されているときに、サンプリングされたＤＣオフセットを使用して前記増幅器セクションのＤＣオフセットを補償する、請求項２０に記載の回路。
【請求項２２】
前記出力段は、カスコードとして前記感知トランジスタに接続されたトランジスタを備える、請求項１８に記載の回路。
【請求項２３】
前記出力段は、電流ミラーを備える、請求項１８に記載の回路。
【請求項２４】
前記伝送トランジスタは、制御源に接続可能な制御入力を更に有する、請求項１８に記載の回路。
【請求項２５】
前記制御源は、低ドロップアウトレギュレータの誤差増幅器である、請求項２４に記載の回路。
【請求項２６】
回路であって、
第１の回路入力及び第２の回路入力と、
回路出力と、
第１のキャパシタと、
第２のキャパシタと、
第１の増幅器入力及び第２の増幅器入力並びに差動出力を有する差動増幅器と、
前記回路出力に接続された出力増幅器と、ここで、前記第２のキャパシタは、前記出力増幅器に接続され、
第１の構成で動作可能であり、第２の構成で動作可能である複数のスイッチと
を備え、
ここにおいて、前記スイッチの前記第１の構成では、
前記差動出力は、前記出力増幅器から切断され、
前記第１のキャパシタは、前記差動増幅器のＤＣオフセットを感知するために前記増幅器の入力間に接続される、
前記第２のキャパシタは、前記出力増幅器と前記増幅器入力との間にのみ接続され、
前記スイッチの前記第２の構成では、
前記差動出力は、前記出力増幅器に接続され、
前記第１のキャパシタは、前記増幅器の前記ＤＣオフセットを補償するために、前記増幅器入力に接続され、
前記第２のキャパシタは、フィードバックループにおいて前記差動増幅器に接続される、
回路。
【発明の詳細な説明】
【関連出願への相互参照】
【０００１】
[0001]本願は、２０１４年７月１１日に出願された米国特許出願第１４／３２９，６１５号の優先権を主張し、その内容は、全ての目的で全体として参照によって本明細書に組み込まれる。
【背景技術】
【０００２】
[0002]別途明記されない限り、前述のものは、本明細書に記載されている本願請求項の先行技術であると認められず、そのように解釈されるべきではない。
【０００３】
[0003]負荷に伝達されている電流量を知ることは、広範囲のアプリケーションにおいて有益であり得る。例えば、低電力電子デバイス（例えば、スマートフォン、コンピュータタブレット及び他の家庭用電化製品）では、バッテリ寿命に対するシステムのインパクトを理解するために、電源電流がモニタリングされ得る。負荷電流はまた、過電流保護回路においてセーフティクリティカル判断を行うために使用され得る。一般に、電流センサは、電流（例えば、負荷を通る電流）を検知し、検知された電流を表す出力電流を生成することができる回路である。幾つかの回路アプリケーションでは、出力電流は、検知された電流に比例する測定しやすい出力電圧に変換されることができる。
【０００４】
[0004]典型的な電流感知回路設計では、負荷に電流を供給するパスデバイス（pass device）を流れる電流（感知されている電流）を正確に表す（複製する）センス電流を生成することが可能であることは重要である。パスデバイスを流れる電流のセンス電流を生成することの精度限界の分析は、チャネルの一方端から他方端のレプリカデバイスの電圧降下がパスデバイスのチャネルの一方端から他方端の電圧降下と極めて正確に一致しなければならないことを示している。典型的に、アクティブな高利得フィードバックループが使用され、これは、１つ又は複数の増幅器を用いる。各増幅器におけるオフセットは、正確なセンス電流を生成するために、極めて低い値に低減されるべきである。
【０００５】
[0005]「自動ゼロ化」と呼ばれる技法は、増幅器のＤＣオフセットを自動的にゼロにドライブすることができる。自動ゼロ化は、スイッチドキャパシタ技法を使用する。従来のスイッチドキャパシタ自動ゼロ技法は、増幅器が、キャパシタがそのオフセットをサンプルする反復サイクルの一部の間に使用されることを防ぐものである。図１は、例えば、基本的なスイッチドキャパシタ自動ゼロ設計を示す。時間Φ１では、スイッチＳ１及びＳ２が閉じており、スイッチＳ３が開いており、これにより、キャパシタＣは、増幅器ＡのＤＣオフセットＶｏｓを感知及び格納することができる。時間Φ２では、スイッチＳ１及びＳ２が開いており、スイッチＳ３が閉じており、これにより、増幅器Ａは、キャパシタＣに格納されている電圧を使用して信号ｘ（ｔ）に作用して、増幅器ＡのＤＣオフセットをキャンセルすることができる。しかしながら、時間Φ１中、ＤＣオフセットがキャパシタＣによって感知されているとき、増幅器Ａは、信号ｘ（ｔ）を処理するために使用されることができない。この間欠性は、増幅器Ａを使用する回路の性能を劣化させ得る。この欠点を示さない代替例は、各々２つの入力を有する２つのオペアンプを使用する。そのような設計は、従って大きく、より大きなダイ面積を必要とし、より多くの電力を消費する。
【発明の概要】
【０００６】
[0006]実施形態では、回路には、集積器セクション、増幅器セクション及びオフセットヌル化セクションを有する増幅器セクションが含まれる。増幅器セクションは、回路の出力に接続されること又はそれから切断されることができる。増幅器セクションは、オフセットヌル化セクションが増幅器セクションのオフセットを格納しているとき、回路の出力から切断されることができる。集積器セクションは、増幅器セクションが出力から切断されているとき、回路の出力をドライブし、回路の入力において誤差信号を感知することができる。増幅器セクションは、集積器セクションが増幅器セクションに接続されているとき、制御信号を生成するために、回路の出力に接続されることができる。オフセットヌル化セクションは、増幅器セクションのＤＣオフセットを補償することができる。
【０００７】
[0007]幾つかの実施形態では、増幅器セクションは、シングルオペアンプを含む。幾つかの実施形態では、増幅器は、差動モード増幅器である。
【０００８】
[0008]幾つかの実施形態では、回路は、電流感知回路に接続され得る。
【０００９】
[0009]幾つかの実施形態では、回路は、増幅器セクション、集積器セクション及びオフセットヌル化セクションの間の接続を構成するためのスイッチを含み得る。
【００１０】
[0010]以下の詳細な説明及び添付の図面は、本開示の性質及び利点のより良い理解を与える。
【００１１】
[0011]以下の説明及び特に図面に関して、示される詳細が、実例となる説明を目的に複数の例を表し、本開示の原理の説明及び概念的な態様を提供するために提示されることが強調される。この点に関して、本開示の根本的な理解に必要とされるものを超える実装形態の詳細を示すための試みは行われない。以下の説明は、図面と併せて、本開示に係る実施形態がどのように実施され得るかを当業者に明らかにする。添付の図面は以下の通りである。
【図面の簡単な説明】
【００１２】
【図１】[0012]図１は、ＤＣオフセット補償のための従来のスイッチドキャパシタ設計を示す。
【図２】[0013]図２は、本開示に係る、電流感知回路の例を例示する。
【図３】図３は、本開示に係る、電流感知回路の例を例示する。
【図４】[0014]図４は、本開示に係る、増幅器段の実施形態を例示する。
【図４Ａ】[0015]図４Ａは、図４に示される増幅器段の位相Φ１動作を例示する。
【図４Ｂ】[0016]図４Ｂは、図４に示される増幅器段の位相Φ２動作を例示する。
【図５】[0017]図５は、本開示に係る、増幅器段の追加の実施形態を例示する。
【図６】図６は、本開示に係る、増幅器段の追加の実施形態を例示する。
【図６Ａ】図６Ａは、本開示に係る、増幅器段の追加の実施形態を例示する。
【図７】[0018]図７は、低ドロップアウトレギュレータの例を示す。
【図８】[0019]図８は、電子デバイスに組み込まれる電流感知デバイスを示すブロック図である。
【図９Ａ】[0020]図９Ａは、Φ１およびΦ２クロックのタイミング図を例示する。
【図９Ｂ】図９Ｂは、Φ１およびΦ２クロックのタイミング図を例示する。
【図１０Ａ】[0021]図１０Ａは、本開示に係る、図３の電流感知回路の位相Φ２動作を例示する。
【図１０Ｂ】[0022]図１０Ｂは、本開示に係る、図３の電流感知回路の位相Φ１動作を例示する。
【図１１Ａ】[0023]図１１Ａは、本開示に係る、図２の電流感知回路の位相Φ２動作を例示する。
【図１１Ｂ】[0024]図１１Ｂは、本開示に係る、図２の電流感知回路の位相Φ１動作を例示する。
【図１２】[0025]図１２は、本開示の別の実施形態に係る、増幅器段を例示する。
【発明の詳細な説明】
【００１３】
[0026]以下の説明では、説明の目的で、本開示の完全な理解を与えるために、多数の例及び特定の詳細が示される。しかしながら、特許請求の範囲で明記されている本開示が、これらの例の特徴のうちの幾つか又は全てを、単独で又は以下で説明される他の特徴と組み合わせて含み得ること、及び、本明細書で説明されるこれらの特徴及び概念の変更例又は等価物を更に含み得ることは当業者には明らかになるであろう。
【００１４】
[0027]図２は、本開示に係る、電子回路（図示されない）における電流フローを感知するための電流感知回路２００を示す。電流感知回路２００は、パスデバイスＭｐａｓｓを通って、制御デバイス１４によって制御される負荷１２へと流れる電流フローＩｌｏａｄを感知し得る。幾つかの実施形態では、例えば、パスデバイスＭｐａｓｓ及び制御デバイス１４は、低ドロップアウト（ＬＤＯ）レギュレータを構成し得る。制御デバイス１４は、ＬＤＯの誤差増幅器であり得る（例えば、図７参照）。しかしながら、他の実施形態では、パスデバイスＭｐａｓｓ及び制御デバイス１４が、負荷１２をドライブするための任意の適用可能な電子回路の構成要素であることが認識されるだろう。
【００１５】
[0028]幾つかの実施形態では、電流感知回路２００は、パスデバイスＭｐａｓｓを電流ミラーとして構成された感知デバイスＭｓｅｎｓｅを備え得る。Ｍｐａｓｓ及びＭｓｅｎｓｅの制御入力（例えば、電界効果トランジスタＦＥＴのケースではゲート端子）は、制御デバイス１４に接続され得、Ｍｐａｓｓ及びＭｓｅｎｓｅの出力（例えば、ソース端子）は、負荷に接続され得る。
【００１６】
[0029]Ｍｐａｓｓを通る電流を正確にミラーリングするために、Ｍｐａｓｓのチャネル及びＭｓｅｎｓｅのチャネルの一方端から他方端の電圧降下ＶＤＳは一致すべきである。従って、電流感知回路２００は、入力ノード２０８ａにおける電圧レベルと一致するようにＭｓｅｎｓｅの入力ノード２０８ｂ（例えば、ドレイン端子）における電圧レベルを調整するために、出力段２０４をドライブするための増幅器段（増幅器回路）２０２を含む高利得フィードバックループを利用し得る。以下で説明されるように、幾つかの実施形態では、増幅器段２０２は、タイミング回路２０６からのタイミング信号に基づいて動作し得る。
【００１７】
[0030]出力段２０４は、電流源として動作するＦＥＴ Ｍｍｉｒ１を備え得る。増幅器段２０２の出力（Ｏｕｔ）は、Ｍｍｉｒ１を流れる電流量を制御し得る。出力段２０４は、Ｍｍｉｒ１を電流ミラーとして構成されたＦＥＴ Ｍｍｉｒ２を更に備え得る。Ｍｍｉｒ２を通る電流フロー（センス電流）Ｉｍｅａｓは、負荷電流Ｉｌｏａｄを表す。幾つかの実施形態では、Ｍｍｉｒ２のサイズは、電流増幅比がＩｍｅａｓに対して適切な信号を生成するように、Ｍｍｉｒ１に対して寸法（ゲート幅、ゲート長）が決定され得る。幾つかの実施形態では、電流ミラーＭｍｉｒ１，Ｍｍｉｒ２は、電流感知回路２００を組み込む電子デバイス（例えば、図８）において生成され得る内部電圧レベルＶｄｄを使用してバイアスが掛けられ得る。例えば、図８に例示されるようなバッテリによって動作されるデバイス（例えば、セルラ電話、コンピュータタブレット、等）では、内部電圧Ｖｄｄは、バッテリからもたらされ得る。幾つかの実施形態では、電流感知回路２００は、例えば、バックコンバータ内のスイッチング電力コンバータ（図示されない）の出力を（例えば、バッテリ電圧未満に）副調整する際に使用され得る。
【００１８】
[0031]動作中、増幅器段２０２は、入力Ｉｎ１，Ｉｎ２間で感知されるノード２０８ａ，２０８ｂにおける電圧差（誤差）をゼロにドライブするようにフィードバックループにおいてＭｍｉｒ１を調整し得る。負荷電流Ｉｌｏａｄが変動すると、Ｉｎ１における電圧も変化するだろう。Ｍｍｉｒ１を通る電流は、Ｉｎ２において同じ電圧を供給するように調整され得る。ＦＥＴ Ｍｍｉｒ２は、Ｍｍｉｒ１を通る電流をミラーリングし、故に、負荷電流Ｉｌｏａｄを表すセンス電流Ｉｍｅａｓを供給する。本開示に従って、増幅器段２０２におけるＤＣオフセットは、Ｍｓｅｎｓｅのチャネル及びＭｐａｓｓのチャネルの一方端から他方端の電圧降下ＶＤＳの正確な一致を維持するために大幅に低減され得る。増幅器段２０２の追加の詳細が以下に提供されるだろう。
【００１９】
[0032]図２の電流感知回路２００は、パスデバイスＭｐａｓｓがＮＭＯＳデバイスである設計に適切である。図３を参照すると、パスデバイスＭｐａｓｓがＰＭＯＳデバイスである設計において使用され得る電流感知回路３００が示される。出力段３０４は、Ｍｓｅｎｓｅをカスコードとして構成されたＦＥＴ Ｍｃａｓｃを備え得る。この実施形態では、Ｍｃａｓｃの出力は、センス電流Ｉｍｅａｓを生成する。増幅器段２０２の入力Ｉｎ１，Ｉｎ２は、それぞれＭｐａｓｓ及びＭｓｅｎｓｅのノード３０８ａ，３０８ｂ（例えば、ドレイン端子）に接続され得る。動作中、増幅器段２０２は、入力Ｉｎ１，Ｉｎ２において感知されるノード２０８ａ，２０８ｂ間の電圧の差分をゼロに低減するようにフィードバックループにおいてＭｃａｓｃを調整する。負荷電流Ｉｌｏａｄが変動すると、Ｉｎ１における電圧も変化するだろう。Ｍｃａｓｃを通る電流は、ノード３０８ｂにおける電圧と同じ電圧がＩｎ２において現れるように調整されるだろう。故に、Ｍｃａｓｃから出力される電流は、負荷電流Ｉｌｏａｄを表す出力センス電流Ｉｍｅａｓを供給する。
【００２０】
[0033]図４を参照して、本開示に係る、増幅器段２０２の追加の詳細がここから説明されるだろう。幾つかの実施形態では、増幅器段２０２は、２つの入力Ｉｎ１，Ｉｎ２及び１つの出力Ｏｕｔを備え得る。増幅器段２０２内の構成要素は、増幅器セクション（増幅器）４０２、集積器セクション４０４及びオフセットヌル化セクション４０６を含み得る。増幅器４０２は、反転（−）入力及び非反転（＋）入力を有する、従来の２入力演算増幅器（オペアンプ）であり得る。本開示に従って、増幅器４０２は、シングルオペアンプを備える。
【００２１】
[0034]増幅器段２０２は、ＯＰＥＮ及びＣＬＯＳＥという２つの異なる構成を行き来するスイッチΦ１及びΦ２を更に含み得る。幾つかの実施形態では、タイミング回路２０６（例えば、クロック回路）は、ＯＰＥＮ状態又はＣＬＯＳＥ状態にスイッチを動作するための制御信号Φ１，Φ２を生成し得る。例えば、Φ１によって識別されるスイッチは、制御信号Φ１に従って、ＯＰＥＮ及びＣＬＯＳＥすることができ、Φ２によって識別されるスイッチは、制御信号Φ２に従ってＯＰＥＮ及びＣＬＯＳＥすることができる。幾つかの実施形態では、タイミング回路２０６は、２つのスイッチ構成を行き来するために２つの制御信号Φ１、Φ２を使用するが、他の実施形態では、タイミング回路が、構成間でスイッチを制御するために追加の信号を使用し得ることは、以下の説明から認識されるだろう。
【００２２】
[0035]少しの間図９Ａを参照すると、幾つかの実施形態では、制御信号Φ１及びΦ２は、クロックパルスであり得る。各Φ１クロック及びΦ２クロックは、５０％デューティサイクルと、互いに対して１８０度の位相のズレを有し得る。実際、Φ１スイッチ及びΦ２スイッチが同時にＣＬＯＳＥすることは、回路における短絡及び他の望ましくない回路条件を引き起こす可能性があるため、そうしないことが好ましい。従って、幾つかの実施形態では、Φ１及びΦ２クロックの一方又は両方のデューティサイクルは、Φ１スイッチとΦ２スイッチとの間でブレークビフォアメイク（break-before-make）動作を確実にすべく、僅かな遅延がこれらクロックの立ち下がりエッジと立ち上がりエッジとの間に導入されることができるように調整され得る。例えば、図９Ｂは、遅延δが、Φ１の立ち下がりエッジとΦ２の立ち上がりエッジの間に、及びΦ１の立ち上がりエッジとΦ２の立ち下がりエッジとの間に導入される、クロックパルスΦ１，Φ２を示す。
【００２３】
[0036]続けて図４を参照すると、幾つかの実施形態では、集積器セクション４０４は、キャパシタ（出力キャパシタ）Ｃ２及びキャパシタ（誤差キャパシタ）Ｃ３を備え得る。キャパシタＣ２の片側は、増幅器段２０２の出力（Ｏｕｔ）に接続される。キャパシタＣ３の片側は、増幅器段２０２のＩｎ１入力に接続される。スイッチの一構成では、キャパシタＣ２，Ｃ３は、直列に接続され、フィードバックループにおいて増幅器４０２に接続され得る。スイッチの別の構成では、キャパシタＣ２，Ｃ３及び増幅器４２０は、共通基準（「仮想接地」）としてＩｎ１入力だけを共有するか、そうでなければ、互いから切断される。
【００２４】
[0037]幾つかの実施形態では、オフセットヌル化セクション４０６は、キャパシタ（オフセットキャパシタ）Ｃ１を備え得る。スイッチの一構成では、キャパシタＣ１は、増幅器４０２のＤＣオフセット電圧を感知及び格納するために接続され得る。スイッチの別の構成では、キャパシタＣ１は、増幅器のＤＣオフセットを補償するために、格納された電圧を増幅器４０２に印加するために接続され得る。
【００２５】
[0038]ここで図４Ａを参照して、位相Φ１における増幅器段２０２の動作が説明されるだろう。スイッチのこの構成でセットアップされる電子経路が太線で示される。位相Φ１において、キャパシタＣ３は、増幅器４０２に接続される。増幅器４０２の出力は、Ｃ３に格納された電荷に基づいて、増幅器段２０２の出力（Ｏｕｔ）をドライブするだろう。
【００２６】
[0039]キャパシタＣ２が負のフィードバックループにおいて接続されているため、当業者は、増幅器４０２が、Ｃ３に格納される電荷を、Ｃ２に既に格納されている電荷に効率的に追加するであろうことを理解するだろう。負のフィードバックループは、Ｃ２に格納される電荷の量を、Ｃ３の電荷の量に制限するだろう。過度に多い電荷又は過度に少ない電荷をＣ２に蓄積させるであろう増幅器４０２におけるＤＣオフセットは、キャパシタＣ１によって補償され得、これは、位相Φ２中の増幅器段２０２の動作の説明からより明らかになるであろう。
【００２７】
[0040]ここで図４Ｂを参照すると、位相Φ２における増幅器段２０２の動作が説明されるだろう。スイッチのこの構成によってセットアップされる電子経路が太線で示される。位相Φ２において、集積器セクション４０４は、増幅器４０２から切断され、増幅器４０２の出力は、増幅器段２０２の出力（Ｏｕｔ）から切断される。図４Ａでは、位相Φ１中、キャパシタＣ２がキャパシタＣ３を介して増幅器段２０２のＩｎ１入力を基準とすることに留意されたい。位相Φ２において、Ｃ２が依然としてＩｎ１を基準としていることから、キャパシタＣ２に格納されている電荷は、増幅器段２０２の出力（Ｏｕｔ）をドライブすることができる。故に、位相Φ２において増幅器４０２は出力Ｏｕｔから切断されるが、出力Ｏｕｔは、依然として、Ｃ２によってドライブされることができる。位相Φ２において、Ｃ３は、Ｃ２から切断され、増幅器段２０２のＩｎ１入力とＩｎ２入力との間の電位を感知及び格納するためにＩｎ１入力及びＩｎ２入力の間に接続される。
【００２８】
[0041]位相Φ２において、増幅器４０２は、直結利得フィードバックで構成される。キャパシタＣ１は、増幅器４０２の複数の入力の間に接続され、増幅器段２０２のＩｎ１入力を基準とする。増幅器４０２によってＣ１に格納される電荷は、増幅器のＤＣオフセットを表す。従って、キャパシタＣ１は、位相Φ２において増幅器４０２のＤＣオフセットをサンプリング及び格納し、それは、次に、上述したように、位相Φ１において、ＤＣオフセットを補償するために使用される。
【００２９】
[0042]図５を参照すると、幾つかの実施形態では、追加のキャパシタＣ４が、キャパシタＣ１と動作するために提供され得る。キャパシタＣ４は、Ｃ１によってサンプリングされたＤＣオフセットがサンプルごとに変動し得る使用ケースにおいて、このＤＣオフセットのよりロバストな格納を提供するために、フィルタ処理機能を提供し得る。動作中、位相Φ２においてＣ１がＤＣオフセットをサンプリングしているとき、Ｃ４は、残りの回路から切断され、Ｃ４に蓄積された電荷は何れもＣ４上に留まる。位相Φ１において、Ｃ１及びＣ４は、並列に接続されており、Ｃ１とＣ４との間での電荷共有が生じる。位相Φ１と位相Φ２との間の多数のサイクルの間に、Ｃ１及びＣ４の間の電圧は、増幅器４０２のＤＣオフセットへと次第に増大するだろう。位相Φ２においてＣ１によって感知されるＤＣオフセットの変動は、位相Φ１においてＣ４によって「平滑化」され得る。他の実施形態では、追加のそのようなフィルタ処理キャパシタが提供され得ることが認識されることができる。
【００３０】
[0043]図６を参照すると、幾つかの実施形態では、増幅器４０２の非反転入力が、Ｉｎ１入力の代わりに基準電圧Ｖｒｅｆを基準とし得る。この構成は、Ｉｎ１と増幅器４０２（例えば、ＶＩＮ）への電源との間の電圧差が過度に小さい特定の使用ケースにおいて適切であり得る。そのような使用ケースの例が図１０Ａに例示される。増幅器４０２が適切に動作するためのヘッドルーム要件が存在する。例えば、増幅器４０２を直結利得フィードバックに配置することは、増幅器の電源がＩｎ１よりも十分大きくない場合、問題である。そのケースでは、増幅器フィードバックループは、正しく動作することができない。図６Ａは、増幅器４０２の非反転入力のための基準として機能するためのＩｎ１入力又は基準電圧Ｖｒｅｆを選択するのにセレクタ６０２が使用されることができる実施形態を例示する。図６及び６Ａは、上述した追加のフィルタ処理キャパシタＣ４を示す。当然ながら、幾つかの実施形態では、フィルタ処理キャパシタＣ４が省略されることができることは認識されるだろう。
【００３１】
[0044]少しの間図２を参照して、本開示に係る電流感知のための基本の動作が、以下に要約され得る。  
・キャパシタを用いて、モニタリングされているノード（例えば、２０８ａ）と制御ノード（例えば、２０８ｂ）との間の電位差（誤差）を測定すること。  
・集積器を使用してキャパシタ上の電荷を第２のキャパシタ上に集積する。  
・誤差をゼロにドライブするために負のフィードバックループにおいて集積器を使用すること。
【００３２】
[0045]本開示に係る特定の動作が、以下に要約され得る。  
・１つの位相（例えば、Φ２）において、  
−オフセットキャパシタ（例えば、Ｃ１）上に増幅器のＤＣオフセットをサンプリングする。  
−誤差キャパシタ（例えば、Ｃ３）上に誤差をサンプリングする。  
−誤差を低減するために出力キャパシタ（例えば、Ｃ２）を使用する。  
・別の位相（例えば、Φ１）において、  
−サンプリングされた誤差を出力キャパシタ上に集積するために増幅器を使用する。  
−誤差を低減するために増幅器を使用する。  
−ＤＣオフセットを補償するためにオフセットキャパシタを使用する。
【００３３】
[0046]図１０Ａ及び１０Ｂを参照して、図３に示される電流感知回路３００の文脈において増幅器段２０２の動作の説明が、ここから説明されるだろう。図１０Ａは、フィルタ処理キャパシタＣ４及び電圧基準Ｖｒｅｆを有する増幅器段２０２の実施形態を示す。図３に関連して上で説明したように、増幅器段２０２は、ノード３０８ａと３０８ｂとの間の電圧差を感知し、ノード３０８ｂにおける電圧をノード３０８ａにおける電圧と等しく保つようにＭｃａｓｃを調整する。図１０Ａ及び１０Ｂの構成では、Ｉｎ１がＶＯＵＴに接続されているため、回路ヘッドルーム（ＶＩＮとＶＯＵＴとの間の差分）が過度に小さい場合、Ｉｎ１が基準（「仮想接地」）として使用され、ＶＩＮが増幅器に電源供給するとき、増幅器４０２のためのヘッドルームは不十分であり得る。従って、図１０Ａ及び１０Ｂに示されるように、別個の基準電圧（Ｖｒｅｆ）が、増幅器４０２のための十分なヘッドルームを確実にするために提供され得る。
【００３４】
[0047]図１０Ａを参照すると、位相Φ２のための構成であるスイッチが示される。スイッチのこの構成では、キャパシタＣ３は、Ｉｎ１及びＩｎ２の間に、且つ、ノード３０８ａと３０８ｂ間の電圧差を感知するために接続されている。従って、Ｃ３は、Ｍｐａｓｓデバイス及びＭｓｅｎｓｅデバイスのＶＤＳ間の誤差を感知及び格納する。増幅器段２０２は、Ｍｃａｓｃを通る電流フローを維持するために、出力Ｏｕｔに接続されているキャパシタＣ２を使用してＭｃａｓｃのゲート電圧を「保持」するだろう。故に、増幅器４０２が、出力Ｏｕｔから切断されていても、Ｍｃａｓｃは、依然として、Ｃ２上の電荷のおかげで位相Φ２中適切に動作することができる。Ｍｃａｓｃを通る電流Ｉｍｅａｓは、負荷電流Ｉｌｏａｄを表す。出力Ｏｕｔから切断されている増幅器４０２は、増幅器のＤＣオフセット電圧をＣ１に格納するために、直結利得ループにおいてキャパシタＣ１と接続されることができる。
【００３５】
[0048]図１０Ｂを参照すると、スイッチは、位相Φ１のための構成である。この位相では、キャパシタＣ３上の電圧は、Φ２中に感知されるノード３０８ａと３０８ｂとの間の電圧差を格納する。この電圧差は、訂正される必要があるノード３０８ａ，３０８ｂ間の誤差を表す。増幅器４０２の出力（Ｏｕｔ）が、キャパシタＣ２及びＭｃａｓｃに接続されているため、増幅器は、Ｃ３内の電荷をＣ２上に集積し、同時に、ノード３０８ａ，３０８ｂ間の誤差に従ってＭｃａｓｃを調整することができる。Ｃ２に格納される電荷は、ＤＣオフセット感知を行うために増幅器４０２がＭｃａｓｃから切断されているとき、Ｃ２が、Φ２においてＭｃａｓｃのゲート電圧を保持し続けることを可能にする。Φ１中の増幅器４０２のＤＣオフセットの補正は、キャパシタＣ１（そして、幾つかの実施形態ではＣ４）がＣ３と直列に接続されているおかげで生じる。この配置は、負荷電流の正確な感知のためにＤＣオフセット補正が生じることを可能にしつつ、負荷電流感知回路３００の連続的なＯＮ動作を可能にする。
【００３６】
[0049]図１１Ａ及び１１Ｂを参照して、図２に示される電流感知回路２００の文脈において、増幅器段２０２の動作の説明が、ここから説明されるだろう。図１１Ａは、フィルタ処理キャパシタＣ４を有する増幅器段２０２の実施形態を示す。図２に関連して上で説明したように、増幅器段２０２は、ノード２０８ａと２０８ｂとの間の電圧差（誤差）を感知し、ノード２０８ｂにおける電圧をノード２０８ａにおける電圧と等しく保つようにＭｍｉｒ１を調整する。ＦＥＴ Ｍｍｉｒ２は、負荷電流Ｉｌｏａｄを表す出力電流Ｉｍｅａｓを生成するために、Ｍｍｉｒ１を通る電流フローをミラーリングする。
【００３７】
[0050]図１１Ａでは、スイッチは、位相Φ２のための構成である。増幅器４０２はＭｍｉｒ１から接続されており、よって、Ｍｍｉｒ１を制御しないが、ＦＥＴ Ｍｍｉｒ１のゲート電圧は、キャパシタＣ２上の電荷のおかげで動作され続ける。キャパシタＣ１は、増幅器４０２のＤＣオフセットを感知及び格納する。キャパシタＣ３は、ノード２０８ａ，２０８ｂ間の電圧（誤差）を感知及び格納する。
【００３８】
[0051]図１１Ｂでは、スイッチは、位相Φ１のための構成になっている。位相Φ２中Ｃ３によって感知される誤差は、Ｍｍｉｒ１を調整するための信号を生成するために、及び位相Φ２中Ｃ２がＭｍｉｒ１のゲート電圧を保持し続けることができるようにＣ２を充電するために増幅器４０２によって使用される。増幅器４０２のＤＣオフセットは、Ｃ１（そして、幾つかの実施形態ではＣ４）によって補償される。
【００３９】
[0052]スイッチΦ１及びΦ２の動作からの電荷注入は、キャパシタに格納されている電荷に影響を及ぼすことができ、故に、キャパシタ上の電圧に影響を及ぼし、ＤＣオフセット機能の正確性にインパクトを与えることができる。（コモンモード効果を抑制する）差動回路を使用することによって、電荷注入は、大部分が、コモンモード効果となるように作られ得、故に、大部分は、差動回路によって拒否されるだろう。
【００４０】
[0053]ここで図１２を参照すると、本開示の別の実施形態に係る増幅器段１２０２は、差動集積器設計を用い得る。差動集積器を使用することは、差動設計の性質により、コモンモード拒否を改善する利益を提供する。図１２は、ＮＭＯＳ ＬＤＯを示す。しかしながら、差動構成がＰＭＯＳ ＬＤＯに組み込まれ得ることは当業者によって認識されるだろう。
【００４１】
[0054]位相Φ１及び位相Φ２における動作は、前述の実施形態に類似するが、差動の文脈では異なる。差動増幅器Ａ１の差動入力は、対応するキャパシタＣ１ａ／Ｃ１ｂ及びＣ２ａ／Ｃ２ｂを有する。Ａ２は、出力ＯＵＴにおいける制御信号へと、Ａ１からの差動出力を変換することができる差動／シングルエンド増幅器／コンバータであり得る。
【００４２】
[0055]キャパシタＣ１ａ及びＣ１ｂは、位相Φ２中、差動増幅器Ａ１の差動入力においてＤＣオフセットを感知及び格納し、位相Φ１中、ヌル化キャパシタとして機能する。キャパシタＣ３は、Φ２中に感知されるノード３０８ａと３０８ｂとの間の電圧差を格納する。キャパシタＣ３に格納される電荷は、位相Φ１中、キャパシタＣ２ａ及びＣ２ｂに集積され得、それらは、次に、Ａ２への入力を維持し、そしてＯＵＴにおいて出力を維持するために、位相Φ２中に保持キャパシタとして機能することができる。
【００４３】
利点及び技術的効果
[0056]本開示に係る実施形態は、より正確な電流感知を供給することができる。特定の実施形態では、電流感知における正確性は、感知トランジスタ上への伝送トランジスタの電圧降下のより正確な複製によって達成されることができる。本開示に係る実施形態は、連続したオン動作を提供することができるシングルオペアンプ自動ゼロ化設計を使用して増幅器におけるＤＣオフセットを低減することができる。
【００４４】
[0057]上の説明は、特定の実施形態の態様がどのように実装され得るかについての例とともに、本開示の様々な実施形態を例示する。上の例は、唯一の実施形態であるとみなされるべきではなく、以下の特許請求の範囲によって定義される特定の実施形態の柔軟性及び利点を例示するために提示されている。上の開示と以下の特許請求の範囲に基づいて、他の配置、実施形態、実装、及び等価物が、特許請求の範囲で定義される本開示の範囲から逸脱することなく用いられ得る。
【００４５】
[0058]以下を特許請求する。
【図１】
2017526247.tif 000003
【図２】
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【図３】
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【図４】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図６Ａ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
2017526247.tif 000016
【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【国際調査報告】
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