(57)【要約】  スタティックランダムアクセスメモリ(SRAM)デバイス内のマルチポートハイブリッドフルスイング/低スイングメモリ回路は、読取りワード線ドライバを含む第1のワード線ドライバと、読取りワード線ドライバまたは読取り/書込みワード線ドライバのいずれかを含む第2のワード線ドライバと、第1および第2のワード線ドライバに結合されるメモリセルと、メモリセルに結合されるセンス増幅器と、メモリセルに結合されるラッチ回路とを含む。メモリ回路は、集積回路上に大きい回路面積を必要とすることを避けながら、高速低スイング動作または低速フルスイング動作を達成することが可能である。
2017532708.tif 000002
【特許請求の範囲】
【請求項１】
読取りワード線ドライバを含む第1のワード線ドライバと、
読取りワード線ドライバおよび読取り/書込みワード線ドライバからなるグループから選択されたドライバを含む第2のワード線ドライバと、
前記第1および第2のワード線ドライバに結合されるメモリセルと、
前記メモリセルに結合されるセンス増幅器と、
前記メモリセルに結合されるラッチ回路と
を含む、メモリ回路。
【請求項２】
前記メモリセルに結合されるデータ入力ドライバをさらに含む、請求項1に記載の回路。
【請求項３】
前記データ入力ドライバが書込みデータ入力ドライバを含む、請求項2に記載の回路。
【請求項４】
前記データ入力ドライバが、
データ入力部と、
前記データ入力部に結合されるインバータと、
前記データ入力部に結合される2つの金属酸化物半導体(MOS)トランジスタと
を含む、請求項2に記載の回路。
【請求項５】
前記2つのMOSトランジスタが、互いに結合されるゲートと前記データ入力部に結合されるドレインとを含むNチャネルMOSトランジスタを含む、請求項4に記載の回路。
【請求項６】
前記第1のワード線ドライバがインバータを含む、請求項1に記載の回路。
【請求項７】
前記第2のワード線ドライバがインバータを含む、請求項1に記載の回路。
【請求項８】
前記メモリセルが少なくとも8つのトランジスタを含む、請求項1に記載の回路。
【請求項９】
前記メモリセルが、
第1の端子および第2の端子を含むフリップフロップと、
前記フリップフロップの前記第1の端子に結合される第1の金属酸化物半導体(MOS)トランジスタと、
前記フリップフロップの前記第2の端子に結合される第2のMOSトランジスタと
を含む、請求項1に記載の回路。
【請求項１０】
前記第1および第2のMOSトランジスタが各々、前記第1のワード線ドライバに結合されるゲートを含む、請求項9に記載の回路。
【請求項１１】
前記第1のMOSトランジスタが、前記フリップフロップの前記第1の端子に結合されるソースを含む第1のNチャネルMOSトランジスタを含み、前記第2のMOSトランジスタが、前記フリップフロップの前記第2の端子に結合されるドレインを含む第2のNチャネルMOSトランジスタを含む、請求項9に記載の回路。
【請求項１２】
前記第1のNチャネルMOSトランジスタがドレインをさらに含み、前記第2のNチャネルMOSトランジスタがソースをさらに含み、前記センス増幅器が、前記第1のNチャネルMOSトランジスタの前記ドレインと前記第2のNチャネルMOSトランジスタの前記ソースとに結合される、請求項11に記載の回路。
【請求項１３】
前記メモリセルが、
前記第2のワード線ドライバに結合されるゲートを含む第3のMOSトランジスタと、
前記フリップフロップの前記第2の端子に結合されるゲートを含む第4のMOSトランジスタと
をさらに含む、請求項9に記載の回路。
【請求項１４】
前記第3のMOSトランジスタが、ドレインを含む第3のNチャネルMOSトランジスタを含み、前記ラッチ回路が、前記第3のNチャネルMOSトランジスタの前記ドレインに結合される、請求項13に記載の回路。
【請求項１５】
前記フリップフロップが、互いに交差結合する第1のインバータおよび第2のインバータを含む、請求項9に記載の回路。
【請求項１６】
前記第1のインバータが、第1のPチャネルMOSトランジスタおよび第1のNチャネルMOSトランジスタを含み、前記第2のインバータが、第2のPチャネルMOSトランジスタおよび第2のNチャネルMOSトランジスタを含む、請求項15に記載の回路。
【請求項１７】
スタティックランダムアクセスメモリ(SRAM)を含み、前記SRAMが、
読取りワード線ドライバを含む第1のワード線ドライバと、
読取りワード線ドライバおよび読取り/書込みワード線ドライバからなるグループから選択されたドライバを含む第2のワード線ドライバと、
前記第1および第2のワード線ドライバに結合されるSRAMセルと、
前記メモリセルに結合されるセンス増幅器と、
前記メモリセルに結合されるラッチ回路と
を含む、デバイス。
【請求項１８】
前記SRAMが、前記SRAMセルに結合されるデータ入力ドライバをさらに含む、請求項17に記載のデバイス。
【請求項１９】
前記データ入力ドライバが、
データ入力部と、
前記データ入力部に結合されるインバータと、
前記データ入力部に結合される2つの金属酸化物半導体(MOS)トランジスタと
を含む、請求項18に記載のデバイス。
【請求項２０】
前記第1のワード線ドライバが第1のインバータを含み、前記第2のワード線ドライバが第2のインバータを含む、請求項17に記載のデバイス。
【請求項２１】
前記SRAMセルが、
第1の端子および第2の端子を含むフリップフロップと、
前記フリップフロップの前記第1の端子に結合される第1の金属酸化物半導体(MOS)トランジスタと、
前記フリップフロップの前記第2の端子に結合される第2のMOSトランジスタと
を含む、請求項17に記載のデバイス。
【請求項２２】
前記第1および第2のMOSトランジスタが各々、前記第1のワード線ドライバに結合されるゲートを含む、請求項21に記載のデバイス。
【請求項２３】
前記第1のMOSトランジスタが、前記フリップフロップの前記第1の端子に結合されるソースを含む第1のNチャネルMOSトランジスタを含み、前記第2のMOSトランジスタが、前記フリップフロップの前記第2の端子に結合されるドレインを含む第2のNチャネルMOSトランジスタを含む、請求項21に記載のデバイス。
【請求項２４】
前記第1のNチャネルMOSトランジスタがドレインをさらに含み、前記第2のNチャネルMOSトランジスタがソースをさらに含み、前記センス増幅器が、前記第1のNチャネルMOSトランジスタの前記ドレインと前記第2のNチャネルMOSトランジスタの前記ソースとに結合される、請求項23に記載のデバイス。
【請求項２５】
前記SRAMセルが、
前記第2のワード線ドライバに結合されるゲートを含む第3のMOSトランジスタと、
前記フリップフロップの前記第2の端子に結合されるゲートを含む第4のMOSトランジスタと
をさらに含む、請求項21に記載のデバイス。
【請求項２６】
前記第3のMOSトランジスタが、ドレインを含む第3のNチャネルMOSトランジスタを含み、前記ラッチ回路が、前記第3のNチャネルMOSトランジスタの前記ドレインに結合される、請求項25に記載のデバイス。
【請求項２７】
ビット線および前記ビット線の補完線を駆動するための手段と、
第1のワード線を駆動するための手段と、
第2のワード線を駆動するための手段と、
前記ビット線を駆動するための前記手段、前記第1のワード線を駆動するための前記手段、および前記第2のワード線を駆動するための前記手段に結合されるメモリセルと、
前記ビット線および前記ビット線の前記補完線からの信号をセンス増幅するための手段と、
前記メモリセルからの読出し値をラッチするための手段と
を含む、メモリデバイス。
【請求項２８】
前記第1のワード線を駆動するための前記手段が、読取りワード線ドライバを含み、前記第2のワード線を駆動するための前記手段が、読取りワード線ドライバおよび読取り/書込みワード線ドライバからなるグループから選択されたドライバを含む第2のワード線ドライバを含む、請求項27に記載のメモリデバイス。
【請求項２９】
メモリセルを動作させる方法であって、
前記メモリセルに結合されるビット線および前記ビット線の補完線を駆動するステップと、
前記メモリセルに結合される第1のワード線を駆動するステップと、
前記メモリセルに結合される第2のワード線を駆動するステップと、
前記ビット線および前記ビット線の前記補完線からの信号をセンス増幅するステップと、
前記メモリセルからの読出し値をラッチするステップと
を含む、方法。
【請求項３０】
前記第1のワード線が、読取りワード線を含み、前記第2のワード線が、読取りワード線および読取り/書込みワード線からなるグループから選択されたワード線を含む、請求項29に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で説明する様々な実施形態は、メモリ回路に関し、より詳細には、マルチポートメモリ回路に関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ(SRAM)を含むランダムアクセスメモリ(RAM)に関して、様々な回路レイアウトが考案されてきた。さらに、エリアペナルティとも呼ばれる、回路レイアウトの表面積を増加させる必要性を避けようと試みながら、より高いメモリ帯域幅、すなわち、より高いメモリスループットまたは速度をサポートするメモリ回路を設計するのに、様々な試みが行われてきた。メモリ帯域幅を増加させるための従来の方式の1つのタイプは、たとえば、ダブルポンピング(double pumping)と呼ばれ、それは、コア周波数の2倍の周波数においてメモリアレイを実行することであり、コア周波数とは、メモリアレイが動作するプロセッサのクロックレートのことである。しかしながら、ダブルポンピングを用いてさえ、メモリアクセスの速度は、通常、最大コア周波数を制限する。メモリ帯域幅を増加させる従来の方式の別のタイプは、メモリをメモリアドレスによって複数の小さいバンクに区切ることである。アドレス競合が存在しない場合、メモリの複数のバンクに同時にアクセスされる場合がある。しかしながら、複数の小さいバンクの構造で区切られたメモリは、エリアペナルティを受ける場合があり、その理由は、そのようなメモリは、同じトランジスタサイズおよび同じ容量の区切られていないメモリよりも大きい表面積を必要とする場合があるからである。
【０００３】
さらに、様々な従来の回路は、メモリ速度および回路面積と、メモリアクセスのための読取り/書込みポートの数との間のトレードオフを有するSRAMセルに関して設計されてきた。たとえば、単一のワード線ドライバを有する従来の低スイング6Tメモリセル("T"の前の数は、セル当りのトランジスタの数を指定する)は、比較的小さい回路面積を占有する場合があるが、所与の時間に1つの読取り、または1つの書込みのいずれかしかサポートできない場合があり、メモリアクセス速度は、比較的遅い場合がある。別の例として、別個の読取りおよび書込みのワード線ドライバを有する従来のフルスイング8Tメモリセルは、様々な入力に対して一度に1つの読取りおよび1つの書込みをサポートし、比較的速いメモリ速度で動作することが可能である場合がある。しかしながら、そのような従来のフルスイング8Tメモリセルは、低速メモリ回路と比較して増加した回路面積を必要とする場合がある。
【０００４】
従来の8Tメモリセル設計の別の例は、様々な入力に対して、一度に、2つの読取り、または1つの書込みおよび1つの読取り、または2つの書込みをサポートすることが可能である場合がある共有の読取り/書込みビット線を有する低スイング8Tメモリセルである。そのような従来の低スイング8Tメモリセルは、複数の同時読取り/書込みをサポートすることが可能である場合があるが、比較的大きい回路エリアペナルティを受けながら比較的遅いメモリ速度を有する場合がある。従来のメモリセル設計のまた別の例は、様々な入力に対して一度に2つの読取りおよび1つの書込みだけサポートし、比較的速いメモリ速度で動作することが可能である場合がある別個の読取り/書込みビット線を有するフルスイング10Tメモリセルである。しかしながら、そのような従来のフルスイング10Tメモリセルは、通常、従来の6Tメモリセルまたは8Tメモリセルよりもはるかに大きい回路面積を占有する。通常、単一のメモリ回路設計において、速いメモリ速度、小さい回路サイズ、および同時複数読取り/書込み動作の競合する要求を満たすことは難しい。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示の例示的な実施形態は、著しい回路エリアペナルティを受けることなく、高速メモリアクセスおよび複数同時読取り/書込み動作のための大きいメモリ帯域幅をサポートすることが可能であるメモリデバイスを対象とする。
【課題を解決するための手段】
【０００６】
一実施形態では、メモリ回路は、読取りワード線ドライバを含む第1のワード線ドライバと、読取りワード線ドライバおよび読取り/書込みワード線ドライバからなるグループから選択されたドライバを含む第2のワード線ドライバと、第1および第2のワード線ドライバに結合されるメモリセルと、メモリセルに結合されるセンス増幅器と、メモリセルに結合されるラッチ回路とを含む。
【０００７】
別の実施形態では、デバイスは、スタティックランダムアクセスメモリ(SRAM)であって、読取りワード線ドライバを含む第1のワード線ドライバと、読取りワード線ドライバおよび読取り/書込みワード線ドライバからなるグループから選択されたドライバを含む第2のワード線ドライバと、第1および第2のワード線ドライバに結合されるSRAMセルと、メモリセルに結合されるセンス増幅器と、メモリセルに結合されるラッチ回路とを含む、SRAMを含む。
【０００８】
別の実施形態では、メモリデバイスは、ビット線およびビット線の補完線を駆動するための手段と、第1のワード線を駆動するための手段と、第2のワード線を駆動するための手段と、ビット線を駆動するための手段、第1のワード線を駆動するための手段、および第2のワード線を駆動するための手段に結合されるメモリセルと、ビット線およびビット線の補完線からの信号をセンス増幅するための手段と、メモリセルからの読出し値をラッチするための手段とを含む。
【０００９】
また別の実施形態では、メモリセルを動作させる方法は、メモリセルに結合されるビット線およびビット線の補完線を駆動するステップと、メモリセルに結合される第1のワード線を駆動するステップと、メモリセルに結合される第2のワード線を駆動するステップと、ビット線およびビット線の補完線からの信号をセンス増幅するステップと、メモリセルからの読出し値をラッチするステップとを含む。
【００１０】
添付の図面は、実施形態の説明を助けるために提示され、実施形態の限定ではなく実施形態の説明のためのみに提供される。
【図面の簡単な説明】
【００１１】
【図１】一実施形態によるマルチポートメモリの回路図である。
【図２】図1の回路図内のフリップフロップの一実施形態の回路図である。
【図３】一実施形態による、メモリセルを動作させる方法を示すフローチャートである。
【発明を実施するための形態】
【００１２】
本開示の態様は、以下の説明および特定の実施形態を対象とする関連する図面において開示される。本開示の範囲から逸脱することなく、代替実施形態が考案される場合がある。さらに、本開示の関連する詳細を不明瞭にしないように、よく知られている要素については詳細に説明しないか、または省略する。
【００１３】
「例示的」という単語は、本明細書では、「例、事例、または例示として機能する」ことを意味するために使用される。「例示的」として本明細書で説明するいかなる実施形態も、他の実施形態よりも好ましい、または有利であると必ずしも解釈されるべきでない。同様に、「実施形態」という用語は、すべての実施形態が説明する特徴、利点、または動作モードを含むことを必要としない。
【００１４】
本明細書で使用する用語は、特定の実施形態について説明するためのものにすぎず、様々な実施形態を限定するものではない。本明細書では、文脈がそうでないことを明確に示すのでない限り、単数形"a"、"an"、および"the"は複数形も含むものとする。本明細書で使用するとき、「備える(comprises)」、「備えている(comprising)」、「含む(includes)」、または「含んでいる(including)」という用語は、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループの存在または追加を排除するものではないことがさらに理解されよう。さらに、「または」という単語は、ブール演算子"OR"と同じ意味を有し、すなわち、"OR"は、「どちらか」および「両方」の可能性を含み、別段に明記されていない限り、「排他的論理和」("XOR")に限定されないことを理解されたい。2つの隣接する単語間のシンボル"/"は、別段に明記されていない限り、「または」と同じ意味を有することも理解されたい。さらに、「接続される」、「結合される」、または「通信している」などの句は、別段に明記されていない限り、直接接続に限定されない。
【００１５】
図1は、マルチポートメモリ回路の一実施形態を示す回路図である。そのようなメモリ回路は、たとえば、スタティックランダムアクセスメモリ(SRAM)デバイス内に実装されてもよい。図1に示す実施形態では、メモリ回路は、第1のワード線ドライバ102と、第2のワード線ドライバ104と、第1および第2のワード線ドライバ102および104に結合されるメモリセル106と、メモリセル106に結合されるセンス増幅器108と、メモリセル106に結合されるラッチ回路110とを含む。一実施形態では、第1のワード線ドライバ102は、読取りワード線ドライバを含むが、第2のワード線ドライバ104は、読取りワード線ドライバまたは読取り/書込みワード線ドライバのいずれかであってもよい。さらなる実施形態では、第1および第2のワード線ドライバ102および104は、それぞれ、第1および第2のインバータ112および114を含む。一実施形態では、第1および第2のワード線ドライバ102および104は、それぞれ、第1および第2のワード線113および115を駆動するために実装される。
【００１６】
一実施形態では、メモリ回路は、メモリセル106に結合されるデータ入力ドライバ116をさらに含む。さらなる実施形態では、データ入力ドライバ116は、書込みデータ入力ドライバを含む。図1に示す実施形態では、データ入力ドライバ116は、データ入力部118と、データ入力部118に結合されるインバータ120と、データ入力部118およびインバータ120に結合される2つの金属酸化物半導体(MOS)トランジスタ122および124とを含む。
【００１７】
一実施形態では、第1のMOSトランジスタ122は、データ入力部118に結合されるドレイン122aと、メモリセル106に結合されるソース122bと、ゲート122cとを有するNチャネルMOSトランジスタを含む。さらなる実施形態では、第2のMOSトランジスタ124はまた、インバータ120の出力部に結合されるドレイン124aと、メモリセル106に結合されるソース124bと、第1のMOSトランジスタ122のゲート122cに結合されるゲート124cとを有するNチャネルMOSトランジスタを含む。一実施形態では、第1のMOSトランジスタ122のドレイン122bがビット線126に給電する一方で、第2のMOSトランジスタ124のドレイン124bがビット線126の補完線128に給電するが、その理由は、第1のNチャネルMOSトランジスタ122のソース122aと第2のNチャネルMOSトランジスタ124のソース124aとの間に結合されるインバータ120が、データ入力部118からの各入力ビットを反転するからである。一実施形態では、データ入力ドライバ116は、ビット線126と、ビット線126の補完線128とを駆動するために実装される。
【００１８】
一実施形態では、SRAMセルとして実装される場合があるメモリセル106は、第1のMOSトランジスタ130、第2のMOSトランジスタ132、第3のMOSトランジスタ134、第4のMOSトランジスタ136、およびフリップフロップ138を含む。さらなる実施形態では、第1、第2、第3、および第4のMOSトランジスタ130、132、134、および136は各々、NチャネルMOSトランジスタを含む。一実施形態では、第1のNチャネルMOSトランジスタ130は、ビット線126に結合されるドレイン130aと、フリップフロップ138に結合されるソース130bと、第1のワード線113に結合されるゲート130cとを含む。一実施形態では、第2のNチャネルMOSトランジスタ132は、フリップフロップ138に結合されるドレイン132aと、ビット線126の補完線128に結合されるソース132bと、第1のワード線113に結合されるゲート132cとを含む。したがって、第1および第2のNチャネルMOSトランジスタ130および132の両ゲート130cおよび132cは、それぞれ、第1のワード線113を介して第1のワード線ドライバ102に結合される。
【００１９】
一実施形態では、第3のNチャネルMOSトランジスタ134は、ドレイン134aと、ソース134bと、第2のワード線115を介して第2のワード線ドライバ104に結合されるゲート134cとを含む。一実施形態では、第4のNチャネルMOSトランジスタ136は、第3のNチャネルMOSトランジスタ134のソース134bに結合されるドレイン136aと、ソース136bと、フリップフロップ138に結合されるゲート136cとを含む。
【００２０】
一実施形態では、センス増幅器108は、ビット線126とビット線126の補完線128とにそれぞれ結合される入力部108aと108bとを有する。図1に示す実施形態では、センス増幅器108の入力部108aと108bは、それぞれ、第1のNチャネルMOSトランジスタ130のドレイン130aと、第2のNチャネルMOSトランジスタ132のソース132bとにも結合される。一実施形態では、センス増幅器108は、単一の読取り動作の2倍の帯域幅、または2倍の周波数の低スイングセンス増幅読取り動作においてビット線126およびビット線126の補完線128からの信号をセンス増幅するために実装され、それにより、ビット線126およびその補完線128がNチャネルトランジスタのフルドレイン電圧にスイングすることを必要としないことによって電力節約をもたらす。本実施形態では、センス増幅器108は、フルスイング論理出力を生成するためにビット線126およびその補完線128からの低スイング電圧を増幅するように実装される。
【００２１】
一実施形態では、ラッチ回路110は、メモリセル106からの読出し値をラッチするために実装される。図1に示す実施形態では、ラッチ回路110は、メモリセル106内の第3のNチャネルMOSトランジスタ134のドレイン134aに結合される。高帯域または高周波数のメモリ動作が必要とされない場合、ラッチ回路110は、フルスイング論理出力を生成するために低スイング読出し値をセンス増幅するためのセンス増幅器108を使用するのではなく、フルスイング読取り動作のためにフルスイングラッチ回路として使用されてもよい。したがって、図1に示し上記で説明したメモリセル106は、低スイング読出し値に対する2倍帯域幅センス増幅動作、またはフルスイング読出し値に対する単一帯域幅ラッチ動作のいずれかを用いた高速メモリアクセスに加えて、2つのワード線ドライバ102および104を用いて2つの読取り動作または1つの読取り動作および1つの書込み動作のいずれかをサポートすることが可能である。
【００２２】
図1に示す実施形態では、フリップフロップ138は、互いに交差結合する第1のインバータ140および第2のインバータ142を含む。しかしながら、他のタイプのフリップフロップは、本開示の範囲内でメモリセル106内に実装される場合もある。図1では、フリップフロップ138は、第1のインバータ140の入力部と第2のインバータ142の出力部とを接続することによって形成された第1の端子138aと、第1のインバータ140の出力部と第2のインバータ142の入力部とを接続することによって形成された第2の端子138bとを有する。一実施形態では、フリップフロップ138の第1の端子138aは、第1のNチャネルMOSトランジスタ130のソース130bに結合されるが、フリップフロップ138の第2の端子138bは、第2のNチャネルMOSトランジスタ132のドレイン132aに結合される。
【００２３】
図2は、図1の交差結合インバータフリップフロップ138の一実施形態を示す回路図である。図2に示す実施形態では、第1のインバータ140は、互いに結合されるPチャネルMOSトランジスタ202およびNチャネルMOSトランジスタ204を含む。一実施形態では、PチャネルMOSトランジスタ202は、ソース202a、ドレイン202b、およびゲート202cを含むが、NチャネルMOSトランジスタ204は、ドレイン204a、ソース204b、およびゲート204cを含む。一実施形態では、PチャネルMOSトランジスタ202のドレイン202bとNチャネルMOSトランジスタ204のドレイン204aが互いに接続される一方で、PチャネルMOSトランジスタ202のゲート202cとNチャネルMOSトランジスタ204のゲート204cも互いに接続される。
【００２４】
同様にして、第2のインバータ142も、互いに結合されるPチャネルMOSトランジスタ212およびNチャネルMOSトランジスタ214を含む。一実施形態では、PチャネルMOSトランジスタ212は、ソース212a、ドレイン212b、およびゲート212cを含むが、NチャネルMOSトランジスタ214は、ドレイン214a、ソース214b、およびゲート214cを含む。一実施形態では、PチャネルMOSトランジスタ212のドレイン212bとNチャネルMOSトランジスタ214のドレイン214aが互いに接続される一方で、PチャネルMOSトランジスタ212のゲート212cとNチャネルMOSトランジスタ214のゲート214cも互いに接続される。
【００２５】
図2に示す実施形態では、第2のインバータ142内のPチャネルMOSトランジスタ212およびNチャネルMOSトランジスタ214の接続されたドレイン212bおよび214aは、第1の端子138aを形成するために第1のインバータ140内のPチャネルMOSトランジスタ202およびNチャネルMOSトランジスタ204の接続されたゲート202cおよび204cに結合される。同様にして、第1のインバータ140内のPチャネルMOSトランジスタ202およびNチャネルMOSトランジスタ204の接続されたドレイン202bおよび204aは、第2の端子138bを形成するために第2のインバータ142内のPチャネルMOSトランジスタ212およびNチャネルMOSトランジスタ214の接続されたゲート212cおよび214cに結合される。図1および図2に示す実施形態では、メモリセル106内に、図1に示す4つのNチャネルMOSトランジスタ130、132、134、および136と、図2に示す交差結合インバータフリップフロップ138内の2つのPチャネルMOSトランジスタ202および212ならびに2つのNチャネルMOSトランジスタ204および214とを含む、合計8つのトランジスタが実装される。したがって、メモリセル106は、図1および図2に示し上記で説明した実施形態における8Tハイブリッドフルスイング/低スイングメモリセルとみなされる場合がある。しかしながら、他の回路レイアウトも、本開示の範囲内で実装される場合がある。
【００２６】
図3は、メモリセルを動作させる方法の一実施形態を示すフローチャートである。一実施形態では、メモリセルを動作させる方法は、ブロック302に示すようにメモリセルに結合されるビット線およびビット線の補完線を駆動するステップと、ブロック304に示すようにメモリセルに結合される第1のワード線を駆動するステップと、ブロック306に示すようにメモリセルに結合される第2のワード線を駆動するステップと、ブロック308に示すようにビット線およびビット線の補完線からの信号をセンス増幅するステップと、ブロック310に示すようにメモリセルからの読出し値をラッチするステップとを含む。一実施形態では、第1のワード線は、読取りワード線を含むが、第2のワード線は、読取りワード線または読取り/書込みワード線のいずれかを含む。図3に示す実施形態において説明する、メモリセルを動作させる方法は、図1および図2に示すメモリ回路に適用されてもよいが、本方法は、本開示の範囲内で他の回路レイアウトに適用可能である場合もある。
【００２７】
これまでの開示は例示的な実施形態を示しているが、添付の特許請求の範囲を逸脱することなく、本明細書において様々な変更および修正を行うことができることに留意されたい。本明細書で説明した実施形態による方法クレームの機能、ステップ、または動作は、別段に明記されていない限り、任意の特定の順序で実行される必要はない。さらに、実施形態の要素は、単数形で説明または請求されている場合があるが、単数形への限定が明示的に述べられていない限り、複数形が企図される。
【符号の説明】
【００２８】
102  第1のワード線ドライバ
104  第2のワード線ドライバ
106  メモリセル
108  センス増幅器
108a  入力部
108b  入力部
110  ラッチ回路
112  第1のインバータ
113  第1のワード線
114  第2のインバータ
115  第2のワード線
116  データ入力ドライバ
118  データ入力部
120  インバータ
122  第1のMOSトランジスタ
122a  ドレイン
122b  ソース
122c  ゲート
124  第2のMOSトランジスタ
124a  ドレイン
124b  ソース
124c  ゲート
126  ビット線
128  補完線
130  第1のMOSトランジスタ
130a  ドレイン
130b  ソース
130c  ゲート
132a  ドレイン
132b  ソース
132c  ゲート
134  第3のMOSトランジスタ
134a  ドレイン
134b  ソース
134c  ゲート
136  第4のMOSトランジスタ
136a  ドレイン
136b  ソース
136c  ゲート
138  フリップフロップ
138a  第1の端子
138b  第2の端子
140  第1のインバータ
142  第2のインバータ
202  PチャネルMOSトランジスタ
202a  ソース
202b  ドレイン
202c  ゲート
204  NチャネルMOSトランジスタ
204a  ドレイン
204b  ソース
204c  ゲート
212  PチャネルMOSトランジスタ
212a  ソース
212b  ドレイン
212c  ゲート
214  NチャネルMOSトランジスタ
214a  ドレイン
214b  ソース
214c  ゲート
【図１】
2017532708.tif 000003
【図２】
2017532708.tif 000004
【図３】
2017532708.tif 000005
【手続補正書】
【提出日】平成29年3月28日(2017.3.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第1のワード線と、
第2のワード線と、
フリップフロップを含むメモリセルであって、前記フリップフロップが、第1および第2のトランジスタを介して、前記第1のワード線に結合される前記第1および第2のトランジスタのゲートによって補完ビット線に結合される、メモリセルと、
前記補完ビット線に結合されるセンス増幅器であって、前記第1のワード線がアサートされたとき、前記補完ビット線を介して前記フリップフロップから読み出された差分値を増幅するように構成される、センス増幅器と、
ラッチ回路であって、第3のトランジスタは、前記ラッチ回路を第4のトランジスタに結合するように構成され、前記第3のトランジスタのゲートが前記第2のワード線に結合され、前記第4のトランジスタのゲートが前記フリップフロップに結合され、前記ラッチ回路は、前記第2のワード線がアサートされたとき、前記フリップフロップから読み出されたシングルエンド値をラッチするように構成される、ラッチ回路と
を含む、メモリ回路。
【請求項２】
前記メモリセルに結合されるデータ入力ドライバであって、前記メモリセルに書込みデータ入力を提供するように構成されるデータ入力ドライバをさらに含む、請求項1に記載のメモリ回路。
【請求項３】
前記データ入力ドライバが、前記補完ビット線上に前記書込みデータ入力を提供する、請求項2に記載のメモリ回路。
【請求項４】
前記第1および第2のワード線が、それぞれ、第1および第2のワード線ドライバによって駆動される、請求項1に記載のメモリ回路。
【請求項５】
前記第1および第2のワード線ドライバの各々がインバータを含む、請求項1に記載のメモリ回路。
【請求項６】
前記メモリセルが少なくとも8つのトランジスタを含む、請求項1に記載のメモリ回路。
【請求項７】
前記フリップフロップが第1の端子および第2の端子を含み、
前記第1のトランジスタが、前記フリップフロップの前記第1の端子に結合される第1の金属酸化物半導体(MOS)トランジスタであり、
前記第2のトランジスタが、前記フリップフロップの前記第2の端子に結合される第2のMOSトランジスタであり、
前記第3のトランジスタが、第3のMOSトランジスタであり、
前記第4のトランジスタが、第4のMOSトランジスタであり、前記第4のトランジスタの前記ゲートが、前記フリップフロップの前記第2の端子に結合される、
請求項6に記載のメモリ回路。
【請求項８】
前記第3のMOSトランジスタが、ドレインを含む第3のNチャネルMOSトランジスタを含み、前記ラッチ回路が、前記第3のNチャネルMOSトランジスタの前記ドレインに結合される、請求項7に記載のメモリ回路。
【請求項９】
前記フリップフロップが、互いに交差結合する第1のインバータおよび第2のインバータを含む、請求項7に記載のメモリ回路。
【請求項１０】
前記センス増幅器が、前記メモリ回路の高周波数動作のために前記補完ビット線を介して前記フリップフロップから読み出された前記差分値を増幅するように構成され、前記ラッチ回路が、前記メモリ回路の低周波数動作のために前記フリップフロップから読み出された前記シングルエンド値をラッチするように構成される、請求項1に記載のメモリ回路。
【請求項１１】
第1のワード線がアサートされたとき、メモリを補完ビット線に結合するための第1および第2の手段と、
前記第1のワード線がアサートされたとき、前記補完ビット線を介して前記メモリから読み出された差分値をセンス増幅するための手段と、
第2のワード線がアサートされたとき、前記メモリからのシングルエンド値をラッチするための手段と
を含む、メモリデバイス。
【請求項１２】
メモリ回路を動作させる方法であって、
第1および第2のトランジスタのゲートに結合される第1のワード線がアサートされたとき、前記第1および第2のトランジスタを介してメモリセル内のフリップフロップに結合される補完ビット線に結合されるセンス増幅器を使用して、前記補完ビット線を介して前記フリップフロップから読み出された差分値を増幅するステップと、
第4のトランジスタに結合される第3のトランジスタに結合されるラッチ回路を使用して、第2のワード線に結合される前記第3のトランジスタのゲートと、前記フリップフロップに結合される前記第4のトランジスタのゲートとによって、前記第2のワード線がアサートされたとき、前記メモリセルから読み出されたシングルエンド値をラッチするステップと
を含む、方法。
【請求項１３】
前記メモリ回路の高周波数動作のために前記センス増幅器を使用して読み出された前記差分値を増幅するステップと、前記メモリ回路の低周波数動作のために前記ラッチ回路を使用して読み出された前記シングルエンド値をラッチするステップとを含む、請求項12に記載の方法。
【請求項１４】
前記第1のワード線がアサートされたとき、前記第1および第2のトランジスタを介して前記フリップフロップに記憶された補完データを前記補完ビット線に駆動するステップを含む、請求項12に記載の方法。
【請求項１５】
前記第2のワード線がアサートされたとき、前記第3のトランジスタおよび第4のトランジスタを使用して前記フリップフロップの1つの端子からのシングルエンドデータを駆動するステップを含む、請求項12に記載の方法。
【国際調査報告】
2017532708.tif 000006
2017532708.tif 000007