(57)【要約】  縦型トランジスタアーキテクチャを形成するための技術が開示される。いくつかの実施形態により、下層の相互接続レイヤの上方に半導体レイヤが配置され、対象とする特定の適用または最終用途で所望されるものに応じて、規則的、半規則的、または不規則的なアレイ内の複数の縦型半導体本体（例えば、複数のナノワイヤおよび／または他の三次元半導体構造）にパターン化される。その後、いくつかの実施形態により、縦型半導体本体の各々（または特定のサブセット）のアクティブなチャネル部分を囲むゲートレイヤが形成され、その後上層の相互接続レイヤが形成される。処理中、オプションで特定の縦型半導体本体が除去されてよく、いくつかの実施形態により、（１）ダミーチャネルを提供すべく、空にされる、または（２）ビア若しくは他の層間ルーティングを提供すべく、導電性プラグで置き換えられる、のうちのいずれかがなされる。複数回反復して処理を実行することで、例えば任意の標準および／またはカスタム構成のマルチレベルの／積層された縦型トランジスタ回路アーキテクチャを提供できる。
2017526157.tif 000002
【特許請求の範囲】
【請求項１】
第１の相互接続と、
前記第１の相互接続の上方に配置される少なくとも１つの縦向き半導体本体であって、前記少なくとも１つの縦向き半導体本体の第１の端部が前記第１の相互接続と電子的に結合する、前記少なくとも１つの縦向き半導体本体と、
前記少なくとも１つの縦向き半導体本体のアクティブなチャネル部分を囲み、第２の相互接続として構成されるゲートレイヤと、
前記ゲートレイヤの上方に配置される第３の相互接続であって、前記少なくとも１つの縦向き半導体本体の第２の端部が前記第３の相互接続と電子的に結合する、前記第３の相互接続と、を備える、集積回路。
【請求項２】
前記少なくとも１つの縦向き半導体本体は、アレイ内に配置される複数の縦向き半導体本体であり、それらの縦向き半導体本体のうちの少なくとも１つが層間ルーティングを提供するための導電ビアで置き換えられている、請求項１に記載の集積回路。
【請求項３】
前記少なくとも１つの縦向き半導体本体は、アレイ内に配置される複数の縦向き半導体本体であり、そのアレイの少なくとも１つの本体の場所が層間ルーティングのためのビアを提供するための導電性材料で埋められている、請求項１に記載の集積回路。
【請求項４】
前記少なくとも１つの縦向き半導体本体は、アレイ内に配置される複数の縦向き半導体本体であり、それらの縦向き半導体本体のうちの少なくとも１つが絶縁材料で置き換えられている、請求項１に記載の集積回路。
【請求項５】
前記少なくとも１つの縦向き半導体本体は、アレイ内に配置される複数の縦向き半導体本体であり、そのアレイの少なくとも１つの本体の場所が絶縁材料で埋められている、請求項１に記載の集積回路。
【請求項６】
前記少なくとも１つの縦向き半導体本体は、規則的なアレイ内に配置される複数の縦向きナノワイヤである、請求項１に記載の集積回路。
【請求項７】
前記少なくとも１つの縦向き半導体本体に隣接する空にされたチャネルをさらに備える、請求項１に記載の集積回路。
【請求項８】
ビアをさらに備え、
前記ビアは、
前記第１の相互接続と前記ゲートレイヤとの間の電気的接続、
前記第３の相互接続と前記ゲートレイヤとの間の電気的接続、
前記第１の相互接続と前記第３の相互接続との間の電気的接続、および
前記第１の相互接続と前記ゲートレイヤと前記第３の相互接続との間の電気的接続のうちの少なくとも１つを提供する、請求項１に記載の集積回路。
【請求項９】
前記少なくとも１つの縦向き半導体本体の上方に配置される誘電体レイヤをさらに備え、
前記誘電体レイヤは、前記ゲートレイヤと前記少なくとも１つの縦向き半導体本体の前記アクティブなチャネル部分との間に挟まれる、請求項１に記載の集積回路。
【請求項１０】
請求項１から９のいずれか一項に記載の前記集積回路を備える、メモリ。
【請求項１１】
請求項１から９のいずれか一項に記載の前記集積回路を備える、インバータ。
【請求項１２】
請求項１から９のいずれか一項に記載の前記集積回路を備える、論理ゲート。
【請求項１３】
集積回路を形成する方法であって、
第１の相互接続の上方に半導体レイヤを設ける段階と、
前記半導体レイヤを少なくとも１つの縦向き半導体本体にパターン化する段階であって、前記少なくとも１つの縦向き半導体本体の第１の端部が前記第１の相互接続と電子的に結合する、前記パターン化する段階と、
前記少なくとも１つの縦向き半導体本体のアクティブなチャネル部分を囲むゲートレイヤを形成する段階であって、前記ゲートレイヤは第２の相互接続として構成される、前記形成する段階と、
前記ゲートレイヤの上方に第３の相互接続を設ける段階であって、前記少なくとも１つの縦向き半導体本体の第２の端部が前記第３の相互接続と電子的に結合する、前記設ける段階と、を備える、方法。
【請求項１４】
前記第１の相互接続の上方に前記半導体レイヤを設ける段階は、
イオン切断処理、アモルファスレイヤブリスタ処理、歪誘起剥落処理、裏面研削処理、およびこれらの任意の１または複数の組み合わせのうちの少なくとも１つを利用して、前記半導体レイヤを前記第１の相互接続に転写する段階を含む、請求項１３に記載の方法。
【請求項１５】
前記少なくとも１つの縦向き半導体本体は複数の縦向き半導体本体であり、前記ゲートレイヤを形成する段階の前に、前記方法は、
前記複数の縦向き半導体本体のうちの少なくとも１つを誘電材料で置き換える段階をさらに備え、前記誘電材料は空にされたチャネルを提供する、請求項１３に記載の方法。
【請求項１６】
前記少なくとも１つの縦向き半導体本体はアレイ内に配置される複数の縦向き半導体本体であり、前記方法は、
前記アレイ内に空の場所を設けるべく、それらの縦向き半導体本体のうちの少なくとも１つを除去する段階と、
層間ルーティングのためのビアを設けるべく、その場所を導電性材料で埋める段階と、をさらに備える、請求項１３に記載の方法。
【請求項１７】
前記少なくとも１つの縦向き半導体本体は複数の縦向き半導体本体であり、前記ゲートレイヤの上方に前記第３の相互接続を設ける段階の前に、前記方法は、
前記複数の縦向き半導体本体のうちの少なくとも１つを導電性材料で置き換える段階をさらに備え、
前記導電性材料は、
前記第１の相互接続と前記ゲートレイヤとの間の電気的接続、
前記第３の相互接続と前記ゲートレイヤとの間の電気的接続、
前記第１の相互接続と前記第３の相互接続との間の電気的接続、および
前記第１の相互接続と前記ゲートレイヤと前記第３の相互接続との間の電気的接続のうちの少なくとも１つを提供する、請求項１３に記載の方法。
【請求項１８】
前記少なくとも１つの縦向き半導体本体はアレイ内に配置される複数の縦向き半導体本体であり、前記方法は、
前記アレイ内に空の場所を設けるべく、それらの縦向き半導体本体のうちの少なくとも１つを除去する段階と、
その場所を絶縁材料で埋める段階と、をさらに備える、請求項１３に記載の方法。
【請求項１９】
前記ゲートレイヤを形成する段階の前に、前記方法は、
前記少なくとも１つの縦向き半導体本体の上方に誘電体レイヤを形成する段階をさらに備え、
前記誘電体レイヤは、前記ゲートレイヤと前記少なくとも１つの縦向き半導体本体の前記アクティブなチャネル部分との間に挟まれる、請求項１３に記載の方法。
【請求項２０】
第１のトランジスタデバイスレイヤを備える集積回路であって、
前記第１のトランジスタデバイスレイヤは、
第１のルーティングレイヤと、
前記第１のルーティングレイヤの上方に配置される第１の複数の縦向き半導体ナノワイヤであって、前記第１の複数の縦向き半導体ナノワイヤのうちの少なくとも１つの第１の端部が前記第１のルーティングレイヤと電子的に結合する、前記第１の複数の縦向き半導体ナノワイヤと、
前記第１の複数の縦向き半導体ナノワイヤのうちの少なくとも１つのアクティブなチャネル部分を囲み、前記第１のトランジスタデバイスレイヤのための第１の相互接続として構成される第１のゲートと、
前記第１のゲートの上方に配置される第２のルーティングレイヤであって、前記第１の複数の縦向き半導体ナノワイヤのうちの少なくとも１つの第２の端部が前記第２のルーティングレイヤと電子的に結合する、前記第２のルーティングレイヤと、を含む、前記集積回路。
【請求項２１】
前記第１のトランジスタデバイスレイヤは、
前記第１の複数の縦向き半導体ナノワイヤに隣接する空にされたチャネル、および
ビアのうちの少なくとも１つをさらに含み、
前記ビアは、
前記第１のルーティングレイヤと前記第１のゲートとの間の電気的接続、
前記第２のルーティングレイヤと前記第１のゲートとの間の電気的接続、
前記第１のルーティングレイヤと前記第２のルーティングレイヤとの間の電気的接続、および
前記第１のルーティングレイヤと前記第１のゲートと前記第２のルーティングレイヤとの間の電気的接続のうちの少なくとも１つを提供する、請求項２０に記載の集積回路。
【請求項２２】
前記第１の複数の縦向き半導体ナノワイヤのうちの少なくとも１つが、絶縁材料または層間ルーティングを提供するための導電ビアで置き換えられている、請求項２０に記載の集積回路。
【請求項２３】
前記第１のトランジスタデバイスレイヤの上方に配置される第２のトランジスタデバイスレイヤをさらに備え、前記第２のトランジスタデバイスレイヤは、
前記第２のルーティングレイヤと、
前記第２のルーティングレイヤの上方に配置される第２の複数の縦向き半導体ナノワイヤであって、前記第２の複数の縦向き半導体ナノワイヤのうちの少なくとも１つの第１の端部が前記第２のルーティングレイヤと電子的に結合する、前記第２の複数の縦向き半導体ナノワイヤと、
前記第２の複数の縦向き半導体ナノワイヤのうちの少なくとも１つのアクティブなチャネル部分を囲み、前記第２のトランジスタデバイスレイヤのための第２の相互接続として構成される第２のゲートと、
前記第２のゲートの上方に配置される第３のルーティングレイヤであって、前記第２の複数の縦向き半導体ナノワイヤのうちの少なくとも１つの第２の端部が前記第３のルーティングレイヤと電子的に結合する、前記第３のルーティングレイヤと、を含む、請求項２０に記載の集積回路。
【請求項２４】
前記第２のトランジスタデバイスレイヤは、
前記第２の複数の縦向き半導体ナノワイヤに隣接する空にされたチャネル、および
ビアのうちの少なくとも１つをさらに含み、
前記ビアは、
前記第２のルーティングレイヤと前記第２のゲートとの間の電気的接続、
前記第３のルーティングレイヤと前記第２のゲートとの間の電気的接続、
前記第２のルーティングレイヤと前記第３のルーティングレイヤとの間の電気的接続、および
前記第２のルーティングレイヤと前記第２のゲートと前記第３のルーティングレイヤとの間の電気的接続のうちの少なくとも１つを提供する、請求項２３に記載の集積回路。
【請求項２５】
前記第２の複数の縦向き半導体ナノワイヤのうちの少なくとも１つが、絶縁材料または層間ルーティングを提供するための導電ビアで置き換えられている、請求項２３に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
［背景技術］
典型的な縦型トランジスタアーキテクチャでは、下にある半導体基板の平面に対し垂直に配向されたシリコンナノワイヤによって、各導電チャネルが提供される。各縦型チャネルは、いわゆるゲートオールアラウンド（ＧＡＡ）構成の中の三次元金属ゲートで包まれ、複数のソース／ドレインコンタクトが各縦型チャネルの複数の端部と電気的に連結される。
【図面の簡単な説明】
【０００２】
【図１Ａ】本開示の一実施形態により構成された集積回路（ＩＣ）の断面図である。
【図１Ａ−１】図１ＡのＩＣの三次元斜視図を示す。
【図１Ｂ】本開示の一実施形態により、半導体レイヤをＩＣに転写した後の図１ＡのＩＣの断面図である。
【図１Ｃ】本開示の一実施形態により、半導体レイヤをパターン化した後の図１ＢのＩＣの断面図である。
【図１Ｃ−１】図１ＣのＩＣの三次元斜視図を示す。
【図１Ｄ】本開示の一実施形態により、誘電体レイヤ、すなわちいわゆる層間誘電体（ＩＬＤ）をさらに形成した後の図１ＣのＩＣの断面図である。
【図１Ｅ】本開示の一実施形態により、第２の誘電体レイヤ、すなわちいわゆるゲート誘電体を形成した後の図１ＤのＩＣの断面図である。
【図１Ｅ−１】図１ＥのＩＣ  １００の三次元斜視図を示す。
【図１Ｆ】本開示の一実施形態により、ＩＬＤをさらに形成し、平坦化した後の図１ＥのＩＣの断面図である。
【図１Ｇ】本開示の一実施形態により、ハードマスクレイヤを形成およびパターン化し、並びにハードマスクレイヤと共にＩＣをパターン化した後の図１ＦのＩＣの断面図である。
【図１Ｈ】本開示の一実施形態により、ハードマスクレイヤを除去し、さらにＩＬＤを形成し、平坦化した後の図１ＧのＩＣの断面図である。
【図１Ｈ−１】図１ＨのＩＣの三次元斜視図を示す。
【図１Ｉ】本開示の一実施形態により、第２のハードマスクレイヤを形成およびパターン化し、並びに第２のハードマスクレイヤと共にＩＣをパターン化の後の図１ＨのＩＣの断面図である。
【図１Ｊ】本開示の一実施形態により、ゲートレイヤを形成した後の図１ＩのＩＣの断面図である。
【図１Ｋ】本開示の一実施形態により、ゲートレイヤをリセスした後の図１ＪのＩＣの断面図である。
【図１Ｋ−１】図１ＫのＩＣの三次元斜視図を示す。
【図１Ｌ】本開示の一実施形態により、パターン化した後の図１ＫのＩＣの断面図である。
【図１Ｍ】本開示の一実施形態により、１または複数の導電性プラグを形成した後の図１ＬのＩＣの断面図である。
【図１Ｍ−１】図１ＭのＩＣの三次元斜視図を示す。
【図１Ｎ】本開示の一実施形態により、薄型化し、ＩＬＤおよび１または複数の相互接続をさらに形成し、平坦化した後の図１ＭのＩＣの断面図である。
【図１Ｎ−１】図１ＮのＩＣの三次元斜視図を示す。
【図２】本開示の別の実施形態により構成されたＩＣの断面図である。
【図３Ａ】本開示の別の実施形態により構成された例示的なＩＣの断面図である。
【図３Ｂ】本開示の別の実施形態により構成された例示的なＩＣの断面図である。
【図４】本開示の一実施形態により構成された単一の縦型半導体レイヤを含む例示的なインバータの三次元斜視図を示す。
【図５】本開示の別の実施形態により構成された２つの縦型半導体レイヤを含む例示的なインバータの三次元斜視図を示す。
【図６】本開示の一実施形態により構成された２つの縦型半導体レイヤを含む例示的なＮＡＮＤロジックゲートの三次元斜視図を示す。
【図７】一例示的な実施形態により、開示された技術を使用して形成された複数の集積回路構造またはデバイスで実装されたコンピューティングシステムを示す。  本実施形態に係るこれらの特徴および他の特徴は、ここに記載された図面と併せて、以下の詳細な説明を読むことによって、より良く理解されるであろう。添付図面中、様々な図において示された同一の、またはほぼ同一の各コンポーネントは、同一の符号で表されることがある。明確さのため、各図面中、すべてのコンポーネントに符号が付されていない可能性がある。さらに、見ての通り、図は必ずしも縮尺通りに描かれておらず、または、図は記載された実施形態を図示された具体的な構成に限定することを意図するものではない。例えば、一部の図は概して、直線、直角、および平滑な表面を示す一方、開示された技術に係る実際の実装は、完全ではない直線、直角等を有することがあり、現実の製造プロセスの限界に鑑み、一部の特徴は表面トポグラフィを有する、またはさもなければ非平滑である可能性がある。要するに、図は専ら例示的構造を示すために提供されている。
【発明を実施するための形態】
【０００３】
縦型トランジスタアーキテクチャを形成するための技術が開示される。いくつかの実施形態により、下層の相互接続レイヤの上方に半導体レイヤが配置された後、対象とする特定の用途または最終用途で所望されるものに応じて、規則的、半規則的、または不規則的なアレイ内の複数の縦型半導体本体（例えば、複数のナノワイヤおよび／または他の三次元半導体構造）にパターン化される。その後、いくつかの実施形態により、アレイの各縦型半導体本体（または縦型半導体本体の特定のサブセット）のアクティブなチャネル部分を囲むゲートレイヤが形成され、その後上層の相互接続レイヤが形成される。処理中、オプションで特定の縦型半導体本体が除去されてよく、いくつかの実施形態により、（１）ダミーチャネルを提供すべく、空にされる、または（２）ビアまたは他の層間ルーティングを提供すべく、導電性プラグで置き換えられる、のうちのいずれかがなされる。複数回反復して処理を実行することで、例えば任意の標準および／またはカスタム構成のマルチレベルの／積層された複数の縦型トランジスタアーキテクチャを提供できる。いくつかの実施形態により、本明細書に開示の技術は、例えば、特殊用途の回路の製造（例えば、メモリビットセルアレイまたはロジックゲート等、複数のレベルの半導体チャネルおよびルーティングを含む）に加え、一塊の縦型チャネルデバイスの形成において利用可能である。本開示に照らし、多数の構成および変形例が自明であろう。
［概要］
【０００４】
プレーナ型（横型チャネル）トランジスタデバイスは、サイズの縮小化およびマイクロチップ内での統合に関し、限界に直面している。縦型トランジスタデバイスは、次世代マイクロエレクトロニクスのために、好ましい代替技術を提供し得る。しかしながら、縦型トランジスタアーキテクチャは、既存の統合製造の技法で適切に対処できない、またはさもなければ許容できない様々な処理の複雑さの問題を呈する。例えば、従来の縦型トランジスタアーキテクチャは通常、（１）縦型チャネルの下方にある下層のソース／ドレインレイヤ、（２）縦型チャネルと同一レベルにあるゲート、および（３）縦型チャネルの上方にある上層のドレイン／ソースレイヤの少なくとも３つのルーティングレイヤを含む。それらの互いに対する位置を考慮すると、縦型トランジスタアーキテクチャ内の下層のルーティングレイヤは通常、縦型チャネルの製造より前に製造される必要があり、その結果、一般的に既存のバルク処理アプローチは適合できない。さらに、従来の横型チャネルデバイスにおけるゲートは通常、局所的な相互接続として機能するよう構成されているので、例えば横型デバイスと縦型デバイスとの間の設計における親和性をもたらすべく、縦型チャネルデバイスのゲートを局所的な相互接続として同様に機能するよう構成することが望ましいだろう。しかしながら、縦型トランジスタにおけるゲートは縦型チャネルと同一レベルに配置されることを考慮すると、既存の侵襲性のプロセスアプローチは製造中に、縦型チャネルデバイスにダメージを与えるリスクがある。
【０００５】
故に、本開示のいくつかの実施形態により、縦型トランジスタアーキテクチャを形成するための技術が開示される。いくつかの実施形態により、下層の相互接続レイヤの上方に半導体レイヤが配置され、対象とする特定の用途または最終用途で所望されるものに応じて、規則的、半規則的、または不規則的なアレイ内の複数の縦型半導体本体（例えば、複数のナノワイヤおよび／または他の三次元半導体構造）にパターン化される。その後、いくつかの実施形態により、アレイの各縦型半導体本体（またはその特定のサブセット）のアクティブなチャネル部分を囲むゲートレイヤが形成され、その後上層の相互接続レイヤが形成される。処理中、オプションで特定の縦型半導体本体が除去されてよく、いくつかの実施形態により、（１）ダミーチャネルを提供すべく、その場所において空にされる、または（２）ビア若しくは他の層間ルーティングを提供すべく、その場所において導電性プラグで置き換えられる、のうちのいずれかがなされる。複数回反復して処理を実行することで、例えば任意の標準および／またはカスタム構成のマルチレベルの／積層された複数の縦型トランジスタアーキテクチャを提供できる。いくつかの実施形態により、本明細書に開示の技術は例えば、一塊の縦型チャネルトランジスタデバイスの形成の他、必要に応じて、複数レベルの半導体チャネルおよびルーティングを含む、より高水準の回路において利用可能である。
【０００６】
いくつかの実施形態により、開示された技術は例えば、任意の所望の配置の電気的接続（例えば、ソースからゲートへ、ドレインからゲートへ、ソースからドレインへ、ソース‐ゲート‐ドレインへ）を備えた特定の縦型チャネルデバイスを提供するために利用可能である。いくつかの場合において、開示された技術は例えば、一実施形態により、ホストＩＣのための局所的な相互接続として機能するよう構成されたゲートレイヤを含む縦型チャネルアーキテクチャを提供するために利用可能である。いくつかの実施形態により、本明細書に開示の技術は例えば、トンネル電界効果トランジスタ（ＴＦＥＴ）デバイス、量子超格子、および通常、シャープで正確な構造を呈する他のヘテロ構造等、従来型のみならず進化型の縦型金属酸化物半導体（ＭＯＳ）デバイスの形成に利用可能である。開示された技術の使用は、いくつかの実施形態により、本明細書に記載の通り構成された１または複数の縦型トランジスタデバイスを有する特定の半導体アーキテクチャ（または他のＩＣ）に対する、例えば目視または他の検査（例えば、顕微鏡等）によって検出可能である。
［技法および構造］
【０００７】
図１Ａから図１Ｎは、本開示の一実施形態による、集積回路（ＩＣ）製造プロセスフローを示す。本明細書に記載の通り、開示されたプロセスフローは、例えば、ビットセル（例えば、図１Ｎおよび図２における）、ＣＭＯＳの様なデバイス（例えば、図３Ａにおける）、ＴＦＥＴの様なデバイス（例えば、図３Ｂにおける）、インバータ（例えば、図４および図５における）、およびＮＡＮＤロジックゲート（例えば、図６における）等、様々な縦型チャネルアーキテクチャのうちの任意のものを形成するために使用可能である。それぞれ順番に説明することとする。しかしながら、本開示はこれらの例示的な構造／デバイスのみに限定されないことに留意されたい。本明細書に開示の技術を使用して部分的または全体的に形成可能な多数の縦型半導体チャネルアーキテクチャが、本開示に照らし明らかであろう。また、本明細書で記載の通り、いくつかの実施形態により、対象とする特定の用途または最終用途で所望されるものに応じて、開示されたプロセスフローを使用して、様々な電気的接続（例えば、ソースからゲートへ、ドレインからゲートへ、ソースからドレインへ、ソース‐ゲート‐ドレインへ等）のうちの任意のものを備えた特定の縦型半導体チャネルアーキテクチャを提供できる。
【０００８】
処理は図１Ａにあるように開始されてよく、図１Ａは本開示の一実施形態により構成された集積回路（ＩＣ）１００の断面図である。図１Ａ‐１は、図１ＡのＩＣ  １００の三次元斜視図を示す（見やすくするため、誘電体レイヤ１０２は図面で省略されている）。見てわかる通り、ＩＣ  １００は、最初は誘電体レイヤ１０２を含んでよい。いくつかの実施形態により、誘電体レイヤ１０２は例えば、基板、ウェハ、または任意の他の好適な表面上に形成可能であり、いくつかの場合においては、誘電体レイヤ１０２は層間誘電体（ＩＬＤ）として形成されてよい。誘電体レイヤ１０２は、様々な好適な技術のうちの任意のものを使用して、任意の好適な電気絶縁材料または誘電材料（またはそのような材料の組み合わせ）から形成可能である。例えば、いくつかの実施形態により、誘電体レイヤ１０２は、（１）二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、若しくは炭素（Ｃ）ドープ酸化物等の酸化物、（２）窒化ケイ素（Ｓｉ３Ｎ４）等の窒化物、（３）パーフルオロシクロブタン若しくはポリテトラフルオロエチレン等のポリマー、（４）リンケイ酸ガラス（ＰＳＧ）、（５）フルオロケイ酸塩ガラス（ＦＳＧ）、（６）シルセスキオキサン若しくはシロキサン、カルボシラン材料（例えば、メチル架橋シリケート若しくはエチル架橋シリケート、または１,３,５‐トリシラシクロヘキサン派生物等のカルボシラン環状構造）等の有機ケイ酸塩ガラス（ＯＳＧ）、並びに／または（７）これらの任意の１または複数の組み合わせから形成されてよい。しかしながら、本開示はそのように限定されず、より一般的な意味において、いくつかの実施形態により、対象とする特定の用途または最終用途で所望されるものに応じて、誘電体レイヤ１０２は任意の誘電材料（例えば、低誘電率誘電体、高誘電率誘電体、またはそれ以外のもの）から部分的または全体的に形成されてよいことに留意されたい。いくつかの実施形態により、誘電体レイヤ１０２は例えば、（１）物理的気相成長（ＰＶＤ）処理、（２）プラズマ強化化学気相成長（ＰＥＣＶＤ）等の化学気相成長（ＣＶＤ）処理、（３）スピンオン堆積（ＳＯＤ）処理、および／または（４）これらの任意の１または複数の組み合わせを使用して形成されてよい。誘電体レイヤ１０２を形成するための他の好適な材料および技術は特定の用途に依存し、本開示に照らし明らかであろう。
【０００９】
さらに図１Ａからわかる通り、誘電体レイヤ１０２は、その中に形成される１または複数の電気的相互接続１０４（例えば、下層のルーティングレイヤ）を有してよい。特定の相互接続１０４の形状は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能（例えば、多角形、曲線、または任意の他の幾何学的形状）である。いくつかの例示的な実施形態により、特定の相互接続１０４の形状は、（１）単一ダマシン相互接続構造（例えば、トレンチ；ビア）、（２）デュアルダマシン相互接続構造（例えば下にあるビアを備えたトレンチ）、（３）異方性の相互接続構造、および／または（４）等方性の相互接続構造であってよい。相互接続１０４のための多数の好適な構成が本開示に照らし明らかであろう。
【００１０】
特定の相互接続１０４は、様々な好適な技術のうちの任意のものを使用して任意の好適な導電性材料（またはそのような材料の組み合わせ）から形成されてよい。例えば、いくつかの実施形態により、特定の相互接続１０４は、（１）タングステン（Ｗ）、（２）銅（Ｃｕ）、（３）コバルト（Ｃｏ）、（４）モリブデン（Ｍｏ）、（５）ロジウム（Ｒｈ）、（６）ベリリウム（Ｂｅ）、（７）クロム（Ｃｒ）、（８）マンガン（Ｍｎ）、（９）アルミニウム（Ａｌ）、（１０）ルテニウム（Ｒｕ）、（１１）パラジウム（Ｐｄ）、（１２）ニッケル（Ｎｉ）、（１３）コバルトタングステンリン（ＣｏＷＰ）、（１４）コバルトタングステンボロン（ＣｏＷＢ）、（１５）銅ゲルマニウム（ＣｕＧｅ）、（１６）シリコン（Ｓｉ）および／または（１７）これらの任意の１または複数の合金または他の組み合わせから形成されてよい。いくつかの実施形態により、相互接続１０４は例えば、（１）電気めっき処理、（２）無電解堆積処理、（３）化学気相成長（ＣＶＤ）処理、および／または（４）これらの任意の１または複数の組み合わせを使用して形成されてよい。特定の相互接続１０４を形成するための他の好適な材料および技術は特定の用途に依存し、本開示に照らし明らかであろう。
【００１１】
相互接続１０４の形成後、いくつかの例において、例えば（１）特定の相互接続１０４および／または（２）誘電体レイヤ１０２の任意の不要な過剰部分（例えば、被覆膜）を除去すべく、ＩＣ  １００を平坦化することが望ましいであろう。その目的のために、ＩＣ  １００は化学機械平坦化（ＣＭＰ）処理、エッチングおよび洗浄処理、並びに／または、任意の他の好適な平坦化／研磨処理を経てよく、それらは本開示に照らし明らかであろう。いくつかの場合において、平坦化後、誘電体レイヤ１０２および相互接続１０４は例えば約１０〜５０ｎｍ（例えば、約１０〜３０ｎｍ、約３０〜５０ｎｍ、または約１０〜５０ｎｍの範囲内の任意の他のサブ範囲）の範囲内の厚みを有してよい。しかしながら、誘電体レイヤ１０２および／または特定の相互接続１０４の寸法は、この例示的な範囲にのみ限定されず、より一般的な意味において、いくつかの実施形態により、誘電体レイヤ１０２および相互接続１０４の寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能である。また、本開示に照らし理解される通り、誘電体レイヤ１０２および／または１または複数の相互接続１０４の寸法は、本明細書に記載される通り処理中に変更されてよい（例えば、増大および／または減少してよい）。いくつかの場合において、誘電体レイヤ１０２および／または特定の相互接続１０４は、例えばＩＣ  １００の任意の下にある複数のレイヤ（例えば、基板、ウェハ、または任意の他の好適な表面）によって提供されるトポグラフィの上方に実質的に均一な厚みを有してよい。しかしながら、いくつかの他の例において、誘電体レイヤ１０２および／または特定の相互接続１０４はそのようなトポグラフィの上方に不均一、またはさもなければ可変の厚みをもって設けられてよい。例えば、いくつかの場合において、誘電体レイヤ１０２の第１の部分は第１の範囲内の厚みを有してよい一方で、その第２の部分は第２の異なる範囲内の厚みを有する。いくつかの場合において、特定の相互接続１０４の第１の部分は第１の範囲内の厚みを有してよい一方で、その第２の部分は第２の異なる範囲内の厚みを有する。誘電体レイヤ１０２および相互接続１０４のための他の好適な寸法は、特定の用途に依存し、本開示に照らし明らかであろう。
【００１２】
図１Ｂにあるように処理は継続してよく、図１Ｂは、本開示の一実施形態により、半導体レイヤ１０６をＩＣ  １００に転写した後の図１ＡのＩＣ  １００の断面図である。半導体レイヤ１０６は、様々な好適な技術のうちの任意のものを使用して任意の好適な半導体材料（またはそのような材料の組み合わせ）から形成可能である。例えば、いくつかの実施形態により、半導体レイヤ１０６は、（１）シリコン（Ｓｉ）、（２）ゲルマニウム（Ｇｅ）、（３）シリコンゲルマニウム（ＳｉＧｅ）、（４）ヒ化ガリウム（ＧａＡｓ）、ヒ化ガリウムインジウム（ＩｎＧａＡｓ）、窒化ガリウム（ＧａＮ）またはリン化インジウム（ＩｎＰ）等のＩＩＩ‐Ｖ族化合物、および／または（５）これらの任意の１または複数の組み合わせから形成されてよい。いくつかの実施形態により、半導体レイヤ１０６は、例えば（１）イオン切断処理、（２）アモルファスレイヤブリスタ処理、（３）歪誘起剥落処理、（４）裏面研削処理、および／または（５）これらの任意の１または複数の組み合わせ等のブランケット半導体転写処理を使用して、ＩＣ  １００の上方に設けられてよい。ＩＣ  １００の上方に半導体レイヤ１０６を設けるための他の好適な材料および技術は特定の用途に依存し、本開示に照らし明らかであろう。
【００１３】
さらに、半導体レイヤ１０６の寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能であり、いくつかの例において、半導体レイヤ１０６の寸法は、ＩＣ  １００の所望のチャネル長に部分的または全体的に基づいて選択されてよい。いくつかの実施形態により、半導体レイヤ１０６は例えば、約１０〜１００ｎｍの範囲内（例えば、約１０〜５０ｎｍ、約５０〜１００ｎｍ、または約１０〜１００ｎｍの範囲内の任意の他のサブ範囲）の厚みを有してよい。いくつかの場合において、半導体レイヤ１０６は、例えばＩＣ  １００の任意の下にある複数のレイヤ（例えば、誘電体レイヤ１０２、特定の相互接続１０４）によって提供されるトポグラフィの上方に実質的に均一な厚みを有してよい。いくつかの例において、半導体レイヤ１０６はそのようなトポグラフィの上方に実質的にコンフォーマルなレイヤとして設けられてよい。しかしながら、いくつかの他の例において、半導体レイヤ１０６はそのようなトポグラフィの上方に不均一な、またはさもなければ可変の厚みをもって設けられてよい。例えば、いくつかの場合、半導体レイヤ１０６の第１の部分は第１の範囲内の厚みを有してよい一方で、その第２の部分は第２の異なる範囲内の厚みを有する。半導体レイヤ１０６のための他の好適な寸法は特定の用途に依存し、本開示に照らし明らかであろう。
【００１４】
処理は図１Ｃにあるように継続してよく、図１Ｃは、本開示の一実施形態により、半導体レイヤ１０６をパターン化した後の図１ＢのＩＣ  １００の断面図である。図１Ｃ‐１は、図１ＣのＩＣ  １００の三次元斜視図を示す（見やすくするため、誘電体レイヤ１０２は図面で省略されている）。見てわかる通り、半導体レイヤ１０６は１または複数の半導体本体１０６（例えば、複数のナノワイヤおよび／または他の三次元半導体構造）にパターン化されてよい。その目的のために、任意の好適なリソグラフィーパターン化技術（またはそのような技術の組み合わせ）が利用されてよい。例えば、いくつかの実施形態により、１または複数の半導体本体１０６が（１）液浸リソグラフィー処理、（２）電子ビーム（ｅビーム）リソグラフィー処理、（３）極紫外線（ＥＵＶ）リソグラフィー処理、および／または（４）これらの任意の１または複数の組み合わせを使用してパターン化されてよい。いくつかの実施形態により、半導体レイヤ１０６は、ＩＣ  １００の１または複数の半導体チャネルとして最終的に機能することになる複数の半導体本体１０６のみを形成するのではなく、最終的に除去され、そのような場所においてＩＣ  １００のための複数のダミーおよび／または複数のビア（本明細書で記載の通り）で置き換えられることになる複数の半導体本体１０６も形成するためにパターン化されてよいことに留意されたい。半導体レイヤ１０６を１または複数の半導体本体１０６にパターン化するための他の好適な技術は特定の用途に依存し、本開示に照らし明らかであろう。
【００１５】
半導体レイヤ１０６から形成される１または複数の半導体本体１０６（例えば、複数のナノワイヤおよび／または他の三次元半導体構造）の形状、寸法、間隔および配置は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能であり、いくつかの場合において、１または複数の半導体本体１０６の形状、寸法、間隔および配置は、特定のホストＩＣ  １００に対し所望される半導体チャネル性能に部分的または全体的に基づいて選択されてよい。いくつかの例において、特定の半導体本体１０６は概して、円形、楕円形または他の曲線の断面プロファイルを有する円筒形状であってよいのに対し、いくつかの他の例においては、特定の半導体本体１０６は概して、正方形、長方形、六角形、または他の多角形の断面プロファイルを有する角柱形状であってよい。いくつかの場合において、特定の半導体本体１０６は例えば、約１〜２０ｎｍ（例えば、約１〜５ｎｍ、約５〜１０ｎｍ、約１０〜１５ｎｍ、約１５〜２０ｎｍ、または約１〜２０ｎｍの範囲内の任意の他のサブ範囲）の範囲内の幅／直径（Ｄ１）を有してよい。いくつかの場合において、特定の半導体本体１０６は例えば、約１０〜１００ｎｍ（例えば、約１０〜２５ｎｍ、約２５〜５０ｎｍ、約５０〜１００ｎｍ、または約１０〜１００ｎｍの範囲内の任意の他のサブ範囲）の範囲内の高さ／長さ（Ｄ２）を有してよい。いくつかの例において、半導体レイヤ１０６は、複数の半導体本体１０６（例えば、複数のナノワイヤおよび／または他の三次元半導体構造）から成る規則的なアレイにパターン化されてよく、規則的なアレイ内では、本体１０６のすべて、またはほぼすべてが互いに対し規則正しい態様で配置される。いくつかの他の例において、半導体レイヤ１０６は複数の半導体本体１０６（例えば、複数のナノワイヤおよび／または他の三次元半導体構造）から成る半規則的なアレイにパターン化されてよく、半規則的なアレイ内では、本体１０６のサブセットが互いに対し規則正しい態様で配置されているが、少なくとも１つの他の本体１０６はそのように配置されていない。さらなるいくつかの他の例において、半導体レイヤ１０６は、複数の半導体本体１０６（例えば、複数のナノワイヤおよび／または他の三次元半導体構造）から成る不規則的なアレイにパターン化されてよく、不規則的なアレイ内では、複数の本体１０６は互いに対し規則正しい態様で配置されていない。いくつかの場合において、隣接する複数の半導体本体１０６は、互いに実質的に等距離で離間されてよい（例えば、実質的に一定の間隔を呈してよい）。しかしながら、いくつかの他の場合においては、１または複数の半導体本体１０６の間隔は必要に応じて変わってよい。いくつかの例示的な場合において、隣接する複数の半導体本体１０６は、約５〜５０ｎｍ（例えば、約５〜２５ｎｍ、約２５〜５０ｎｍ、または約５〜５０ｎｍの範囲内の任意の他のサブ範囲）の範囲内の距離で互いに分離されてよい。ＩＣ  １００の１または複数の半導体本体１０６（例えば、複数のナノワイヤおよび／または他の三次元半導体構造）のための他の好適な形状、寸法、間隔および配置は、本開示に照らし明らかであろう。
【００１６】
処理は図１Ｄにあるように継続されてよく、図１Ｄは本開示の一実施形態により、誘電体レイヤ１０２をさらに形成した後の図１ＣのＩＣ  １００の断面図である。見てわかる通り、ＩＣ  １００は例えば、１または複数の半導体本体１０６間の隙間内への誘電体レイヤ１０２のさらなる形成を経てよい。その目的のために、例えば図１Ａに関し上記したもののような任意の好適な技術（または技術の組み合わせ）を使用して誘電体レイヤ１０２がさらに形成されてよい。誘電体レイヤ１０２がさらに形成されるとき、誘電体レイヤ１０２は、特定の半導体本体１０６の側壁部分の、例えば約１〜１０ｎｍ（例えば、約１〜５ｎｍ、約５〜１０ｎｍ、または約１〜１０ｎｍの範囲内の任意の他のサブ範囲）の範囲内の距離（Ｄ３）だけ上に延びてよい。しかしながら、本開示はこの例示的な範囲にのみ限定されるわけではなく、より一般的な意味において、いくつかの実施形態により、ＩＣ  １００が誘電体レイヤ１０２によってさらに埋められる量は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズされてよいことに留意されたい。
【００１７】
処理は図１Ｅにあるように継続されてよく、１Ｅは、本開示の一実施形態により、誘電体レイヤ１１０を形成した後の図１ＤのＩＣ  １００の断面図である。図１Ｅ‐１は、図１ＥのＩＣ  １００の三次元斜視図を示す（見やすくするため、誘電体レイヤ１０２は図面で省略されており、誘電体レイヤ１１０は部分的に図面で省略されている）。誘電体レイヤ１１０は、様々な好適な技術のうちの任意のものを使用して任意の好適な誘電材料（またはそのような材料の組み合わせ）から形成可能である。例えば、いくつかの実施形態により、誘電体レイヤ１１０は、（１）酸化ハフニウム（ＨｆＯ２）、（２）二酸化ジルコニウム（ＺｒＯ２）、（３）五酸化タンタル（Ｔａ２Ｏ５）、（４）二酸化ケイ素（ＳｉＯ２）、（５）酸化アルミニウム（Ａｌ２Ｏ３）、（６）二酸化チタン（ＴｉＯ２）、（７）酸化ランタン（Ｌａ２Ｏ３）、（８）ケイ酸ハフニウム（ＨｆＳｉＯ４）、（９）ケイ酸ジルコニウム（ＺｒＳｉＯ４）、（１０）チタン酸ストロンチウム（ＳｒＴｉＯ３）、および／または（１１）これらの任意の１または複数の組み合わせから形成されてよい。しかしながら、本開示はそのように限定されず、より一般的な意味において、いくつかの実施形態により、対象とする特定の用途または最終用途で所望されるものに応じて、誘電体レイヤ１１０は任意の誘電材料（例えば、低誘電率誘電体、高誘電率誘電体、またはそれ以外のもの）から部分的または全体的に形成されてよいことに留意されたい。いくつかの実施形態により、誘電体レイヤ１１０は例えば、（１）プラズマ強化化学気相成長（ＰＥＣＶＤ）等の化学気相成長（ＣＶＤ）処理、（２）原子レイヤ堆積（ＡＬＤ）処理、および／または（３）これらの任意の１または複数の組み合わせを使用して形成されてよい。誘電体レイヤ１１０を形成するための他の好適な材料および技術は特定の用途に依存し、本開示に照らし明らかであろう。
【００１８】
さらに、誘電体レイヤ１１０の寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能である。いくつかの実施形態により、誘電体レイヤ１１０は、例えば約１〜１０ｎｍ（例えば、約１〜２．５ｎｍ、約２．５〜５ｎｍ、約５〜７．５ｎｍ、約７．５〜１０ｎｍ、または約１〜１０ｎｍの範囲内の任意の他のサブ範囲）の範囲内の厚みを有してよい。いくつかの例において、誘電体レイヤ１１０は、例えばＩＣ  １００の任意の下にある複数のレイヤ（例えば、１または複数の半導体本体１０６、誘電体レイヤ１０２）によって提供されるトポグラフィの上方に実質的に均一な厚みを有してよい。いくつかの例において、誘電体レイヤ１１０はそのようなトポグラフィの上方に実質的にコンフォーマルなレイヤとして設けられてよい。しかしながら、いくつかの他の例において、誘電体レイヤ１１０は、そのようなトポグラフィの上方に不均一な、またはさもなければ可変の厚みをもって設けられてよい。例えば、いくつかの場合において、誘電体レイヤ１１０の第１の部分は第１の範囲内の厚みを有してよい一方で、その第２の部分は第２の異なる範囲内の厚みを有する。誘電体レイヤ１１０のための他の好適な寸法は特定の用途に依存し、本開示に照らし明らかであろう。
【００１９】
処理は図１Ｆにあるように継続されてよく、図１Ｆは本開示の一実施形態により、誘電体レイヤ１０２をさらに形成し、平坦化した後の図１ＥのＩＣ  １００の断面図である。見てわかる通り、ＩＣ  １００は例えば、誘電体レイヤ１１０の付随部分を備えた１または複数の半導体本体１０６間の隙間内への誘電体レイヤ１０２のさらなる形成を経てよい。その目的のために、例えば図１Ａに関し上記したもののような任意の好適な技術（または技術の組み合わせ）を使用して誘電体レイヤ１０２がさらに形成されてよい。誘電体レイヤ１０２がさらに形成されるとき、誘電体レイヤ１０２は誘電体レイヤ１１０の上面の上方（または、さもなければ特定の半導体本体１０６の上部の上方）に延びてよい。誘電体レイヤ１０２のこのさらなる形成の後、いくつかの例において、例えばＩＣ  １００の任意の不要な過剰部分（例えば、被覆膜）を除去すべく、ＩＣ  １００を平坦化することが望ましいであろう。その目的のために、ＩＣ  １００は、例えば図１Ａに関し上記したもののような任意の好適な平坦化／研磨処理を経てよい。図１Ｆから一般的にわかる通り、いくつかの場合において、誘電体レイヤ１０２の上面を誘電体レイヤ１１０の上面（または特定の半導体本体１０６の上面）と実質的に同一平面（例えば、正確に同一平面か、またはさもなければ特定の公差内）にすべく、平坦化を介して、誘電体レイヤ１０２の厚みを低減してよい。しかしながら、本開示はそのように限定されず、より一般的な意味において、いくつかの実施形態により、誘電体レイヤ１０２は対象とする特定の用途または最終用途で所望されるものに応じて、任意の特定の厚みに低減されてよい。多数の好適な構成が本開示に照らし明らかであろう。
【００２０】
処理は図１Ｇにあるように継続されてよく、図１Ｇは本開示の一実施形態により、ハードマスクレイヤ１１４を形成およびパターン化し、並びにそれと共にＩＣ  １００をパターン化した後の図１ＦのＩＣ  １００の断面図である。ハードマスクレイヤ１１４は、様々な好適な技術のうちの任意のものを使用して任意の好適なハードマスク材料（またはそのような材料の組み合わせ）から形成可能である。例えば、いくつかの実施形態により、ハードマスクレイヤ１１４は、（１）炭素（Ｃ）含有量の多い（例えば、約４０重量％より多いまたはそれに等しい炭素含有量を有する）ハードマスク、（２）二酸化ケイ素（ＳｉＯ２）、（３）窒化シリコン（Ｓｉ３Ｎ４）、（４）オキシ窒化ケイ素（ＳｉＯｘＮｙ）、および／または（５）これらの任意の１または複数の組み合わせから形成されてよい。いくつかの実施形態により、ハードマスクレイヤ１１４は、（１）スパッタリング堆積等の物理的気相成長（ＰＶＤ）処理、（２）プラズマ強化化学気相成長（ＰＥＣＶＤ）等の化学気相成長（ＣＶＤ）処理、（３）スピンオン堆積（ＳＯＤ）処理、（４）原子レイヤ堆積（ＡＬＤ）処理、および／または（５）これらの任意の１または複数の組み合わせを使用して形成されてよい。ハードマスクレイヤ１１４を形成するための他の好適な材料および技術は特定の用途に依存し、本開示に照らし明らかであろう。
【００２１】
さらに、ハードマスクレイヤ１１４の寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能である。いくつかの実施形態により、ハードマスクレイヤ１１４は、例えば約１〜３０ｎｍ（例えば、約１〜１０ｎｍ、約１０〜２０ｎｍ、約２０〜３０ｎｍ、または約１〜３０ｎｍの範囲内の任意の他のサブ範囲）の範囲内の厚みを有してよい。いくつかの例において、ハードマスクレイヤ１１４は、例えばＩＣ  １００の任意の下にある複数のレイヤ（例えば、誘電体レイヤ１１０、特定の半導体本体１０６、誘電体レイヤ１０２）によって提供されるトポグラフィの上方に実質的に均一な厚みを有してよい。いくつかの例において、ハードマスクレイヤ１１４はそのようなトポグラフィの上方に実質的にコンフォーマルなレイヤとして設けられてよい。しかしながら、いくつかの他の例において、ハードマスクレイヤ１１４は、そのようなトポグラフィの上方に不均一な、またはさもなければ可変の厚みをもって設けられてよい。例えば、いくつかの場合において、ハードマスクレイヤ１１４の第１の部分は第１の範囲内の厚みを有してよい一方で、その第２の部分は第２の異なる範囲内の厚みを有する。ハードマスクレイヤ１１４のための他の好適な寸法は本開示に照らし明らかであろう。
【００２２】
ハードマスクレイヤ１１４の形成後、ハードマスクレイヤ１１４は、例えば複数の半導体本体１０６の形成に関し上記したもののような任意の好適なリソグラフィーパターン化技術（またはそのような技術の組み合わせ）を使用したパターン化を経てよい。いくつかの実施形態により、例えばオプションで空にされる（例えば、後述の通り、選択的にエッチングされるか、またはさもなければＩＣ  １００から除去され、その場所において誘電体レイヤ１０２の追加の材料で置き換えられる）ことになるＩＣ  １００の１または複数のチャネルを露出すべく、ハードマスクレイヤ１１４はパターン化されてよい。図１Ｇから一般的にわかる通り、その後、処理はパターン化されたハードマスクレイヤ１１４をマスクとして利用すること、１または複数の半導体本体１０６（および存在する場合は、誘電体レイヤ１１０の複数の関連付けられた部分）をエッチングすること、および誘電体レイヤ１０２の中にＩＣ  １００における１または複数の開口部１１６を形成することで継続してよい。その目的のために、いくつかの実施形態により、ドライエッチング処理および／またはウェットエッチング処理を使用してＩＣ  １００はパターン化されてよい。いくつかの例において、異方性プラズマエッチング処理が利用されてよい。また、いくつかの実施形態により、ＩＣ  １００をエッチングするためのエッチング化学反応は必要に応じてカスタマイズ可能であり、いくつかの例において、エッチング化学反応はハードマスクレイヤ１１４および／または誘電体レイヤ１０２の材料と比較して、複数の半導体本体１０６および／または誘電体レイヤ１１０の材料のエッチングに対し選択的であってよい。さらに、特定の開口部１１６（すなわち、ＩＣ  １００のオプションの特定の空にされる領域）の形状および寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能であり、いくつかの例において、特定の開口部１１６の形状および寸法は、利用されるエッチング処理および／またはエッチング化学反応のタイプに少なくとも部分的に依存してよい。１または複数の開口部１１６を備えたＩＣ  １００をパターン化するための他の好適な技術は特定の用途に依存し、本開示に照らし明らかであろう。
【００２３】
処理は図１Ｈにあるように継続されてよく、図１Ｈは本開示の一実施形態により、ハードマスクレイヤ１１４を除去した後、さらに誘電体レイヤ１０２を形成し、平坦化した後の図１ＧのＩＣ  １００の断面図である。図１Ｈ‐１は、図１ＨのＩＣ  １００の三次元斜視図を示す（見やすくするために、誘電体レイヤ１０２は図面で省略されており、誘電体レイヤ１１０は部分的に図面で省略されている）。ハードマスクレイヤ１１４は、通常なされるような洗浄等の任意の好適な平坦化／研磨処理を使用してＩＣ  １００から除去可能である。ハードマスクレイヤ１１４が炭素（Ｃ）含有量の多いハードマスク（例えば、約４０重量％より多いまたはそれに等しい炭素含有量を有する）であるいくつかの例においては、いくつかの実施形態により、酸素（Ｏ２）ベースのプラズマ灰化および洗浄処理が利用されてよい。ハードマスクレイヤ１１４を除去するための他の好適な技術は特定の用途に依存し、本開示に照らし明らかであろう。
【００２４】
いくつかの実施形態により、ハードマスクレイヤ１１４の除去後、例えばＩＣ  １００の特定のチャネルをオプションで空にするための特定の開口部１１６を埋めるべく、ＩＣ  １００は誘電体レイヤ１０２のさらなる形成を経てよい。その目的のために、例えば図１Ａに関し上記したもののような任意の好適な技術（または技術の組み合わせ）を使用して誘電体レイヤ１０２がさらに形成されてよい。誘電体レイヤ１０２がさらに形成されるとき、誘電体レイヤ１０２は誘電体レイヤ１１０の上面の上方（または、さもなければ特定の半導体本体１０６の上部の上方）に延びてよい。誘電体レイヤ１０２のこのさらなる形成の後、いくつかの例において、例えばＩＣ  １００の任意の不要な過剰部分（例えば、被覆膜）を除去すべく、ＩＣ  １００を平坦化することが望ましいであろう。その目的のために、ＩＣ  １００は、例えば図１Ａに関し上記したもののような任意の好適な平坦化／研磨処理を経てよい。図１Ｈから一般的にわかる通り、いくつかの場合において、誘電体レイヤ１０２の上面を誘電体レイヤ１１０の上面（または特定の半導体本体１０６の上面）と実質的に同一平面（例えば、正確に同一平面か、またはさもなければ特定の公差内）にすべく、平坦化を介して、誘電体レイヤ１０２の厚みを低減してよい。しかしながら、本開示はそのように限定されず、より一般的な意味において、いくつかの実施形態により、誘電体レイヤ１０２は対象とする特定の用途または最終用途で所望されるものに応じて任意の特定の厚みに低減されてよい。多数の好適な構成が本開示に照らし明らかであろう。
【００２５】
処理は図１Ｉにあるように継続されてよく、図１Ｉは本開示の一実施形態により、ハードマスクレイヤ１１８を形成およびパターン化し、並びにそれと共にＩＣ  １００をパターン化した後の図１ＨのＩＣ  １００の断面図である。ハードマスクレイヤ１１８は、様々な好適な技術のうちの任意のものを使用して任意の好適なハードマスク材料（または材料の組み合わせ）から形成可能であり、いくつかの場合において、ハードマスクレイヤ１１８は、例えばハードマスクレイヤ１１４に関し上記した例示的な材料および例示的な技術のうちの任意のものを使用して形成されてよい。さらに、ハードマスクレイヤ１１８の寸法は対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能であり、いくつかの場合において、ハードマスクレイヤ１１８の寸法は、例えばハードマスクレイヤ１１４に関し上記したものと実質的に類似してよい。いくつかの例において、ハードマスクレイヤ１１８は、例えばＩＣ  １００の任意の下にある複数のレイヤ（例えば、誘電体レイヤ１０２、誘電体レイヤ１１０、特定の半導体本体１０６）によって提供されるトポグラフィの上方に実質的に均一な厚みを有してよい。いくつかの例において、ハードマスクレイヤ１１８はそのようなトポグラフィの上方に実質的にコンフォーマルなレイヤとして設けられてよい。しかしながら、いくつかの他の例において、ハードマスクレイヤ１１８は、そのようなトポグラフィの上方に不均一な、またはさもなければ可変の厚みをもって設けられてよい。例えば、いくつかの場合において、ハードマスクレイヤ１１８の第１の部分は第１の範囲内の厚みを有してよい一方で、その第２の部分は第２の異なる範囲内の厚みを有する。ハードマスクレイヤ１１８を形成するための他の好適な材料、寸法、および技術は特定の用途に依存し、本開示に照らし明らかであろう。
【００２６】
ハードマスクレイヤ１１８の形成後、ハードマスクレイヤ１１８は、例えば複数の半導体本体１０６の形成に関し上記したもののような任意の好適なリソグラフィーパターン化技術（またはそのような技術の組み合わせ）を使用したパターン化を経てよい。いくつかの実施形態により、ハードマスクレイヤ１１８は、例えば下にある誘電体レイヤ１０２の１または複数の部分（例えば、上記したようなＩＣ  １００の１または複数のオプションで空にされるチャネル、図１Ｉに一般的に示されるような１または複数のセパレータ部分１０２ａ）を保護すべく、パターン化されてよい。図１Ｉから一般的にわかる通り、その後、処理は、パターン化されたハードマスクレイヤ１１８をマスクとして利用すること、誘電体レイヤ１０２の一部をエッチングしてＩＣ  １００におけるゲートトレンチ１２０をもたらすことで継続してよい。その目的のために、いくつかの実施形態により、ドライエッチング処理および／またはウェットエッチング処理を使用してＩＣ  １００はパターン化されてよい。いくつかの例において、異方性プラズマエッチング処理が利用されてよい。また、いくつかの実施形態により、ＩＣ  １００をエッチングするためのエッチング化学反応は必要に応じてカスタマイズ可能であり、いくつかの例において、エッチング化学反応は、ハードマスクレイヤ１１８、誘電体レイヤ１１０、および／または複数の半導体本体１０６の材料と比較して、誘電体レイヤ１０２の材料のエッチングに対し選択的であってよい。さらに、ゲートトレンチ１２０の形状および寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能であり、いくつかの例において、ゲートトレンチ１２０の形状および寸法は、利用されるエッチング処理および／またはエッチング化学反応のタイプに少なくとも部分的に依存してよい。いくつかの場合において、誘電体レイヤ１０２は下にある誘電体レイヤ１１０に到達するまでエッチングされてよい。ゲートトレンチ１２０を備えたＩＣ  １００をパターン化するための他の好適な技術は特定の用途に依存し、本開示に照らし明らかであろう。
【００２７】
ゲートトレンチ１２０のパターン化後、処理は、ＩＣ  １００からハードマスクレイヤ１１８を除去することで継続されてよい。その目的のために、通常なされる洗浄等、任意の好適な平坦化／研磨処理が利用されてよい。いくつかの場合において、プラズマ灰化および洗浄処理（例えば、ハードマスクレイヤ１１４に関し上記したもののような）が利用されてよい。ハードマスクレイヤ１１８を除去するための他の好適な技術は特定の用途に依存し、本開示に照らし明らかであろう。
【００２８】
処理は図１Ｊにあるように継続されてよく、図１Ｊは、本開示の一実施形態により、ゲートレイヤ１２２を形成した後の図１ＩのＩＣ  １００の断面図である。いくつかの実施形態により、ゲートレイヤ１２２は、ＩＣ  １００の１または複数の縦型トランジスタのためのゲートとしてのみでなく、ＩＣ  １００内の局所的な相互接続としても機能するよう構成されてよい。ゲートレイヤ１２２は、様々な好適な技術のうちの任意のものを使用して任意の好適なゲート材料（またはそのような材料の組み合わせ）から形成可能である。例えば、いくつかの実施形態により、ゲートレイヤ１２２は、（１）タングステン（Ｗ）、（２）アルミニウム（Ａｌ）、（３）チタニウム（Ｔｉ）、（４）窒化チタニウム（ＴｉＮ）、（５）ポリシリコン（ドープされたもの、またはドープされていないもの）、および／または（６）これらの任意の１または複数の合金または他の組み合わせから形成されてよい。いくつかの実施形態により、ＩＣ  １００は任意の所望の初期厚みのゲートレイヤ１２２でグローバルに埋められてよく、いくつかの場合において、ゲートレイヤ１２２は例えば、ゲートトレンチ１２０を超えて、誘電体レイヤ１１０および／または誘電体レイヤ１０２の上面の上方に延びるべく、十分な初期厚みをもって形成されてよい（例えば、図１Ｊから一般的にわかるように）。その目的のために、いくつかの実施形態により、ゲートレイヤ１２２は、（１）物理的気相成長（ＰＶＤ）処理、（２）化学気相成長（ＣＶＤ）処理、（３）電気めっき処理、（４）無電解堆積処理、および／または（５）これらの任意の１または複数の組み合わせを使用して形成されてよい。ゲートレイヤ１２２を形成するための他の好適な材料および技術は特定の用途に依存し、本開示に照らし明らかであろう。
【００２９】
処理は図１Ｋにあるように継続されてよく、１Ｋは本開示の一実施形態により、ゲートレイヤ１２２をリセスさせた後の図１ＪのＩＣ  １００の断面図である。図１Ｋ‐１は、図１ＫのＩＣ  １００の三次元斜視図を示す（見やすくするために、誘電体レイヤ１０２は図面で省略されており、誘電体レイヤ１１０は部分的に図面で省略されている）。いくつかの実施形態により、所望の特定のゲート厚みを実現すべく、ＩＣ  １００からＩＣ  １００の過剰部分を除去すべく、ゲートレイヤ１２２はリセスされてよい。その目的のために、ゲートレイヤ１２２は、（１）例えば図１Ａに関し上記されたもののような任意の好適な平坦化／研磨処理、並びに／または（２）任意の好適なドライエッチング処理および／またはウェットエッチング処理を経てよい。ゲートレイヤ１２２の寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズされてよく、いくつかの場合において、ゲートレイヤ１２２の寸法は特定のホストＩＣ  １００の所望のアクティブな半導体チャネルの長さに少なくとも部分的に基づいて選択されてよい。いくつかの実施形態により、ゲートレイヤ１２２は例えば、約１０〜３０ｎｍ（例えば、約１０〜２０ｎｍ、約２０〜３０ｎｍ、または約１０〜３０ｎｍの範囲内の任意の他のサブ範囲）の範囲内の厚み（リセス後）を有してよい。いくつかの例において、ゲートレイヤ１２２は、例えばＩＣ  １００の任意の下にある複数のレイヤ（例えば、ゲートトレンチ１２０内の誘電体レイヤ１１０の複数の部分）によって提供されるトポグラフィの上方に実質的に均一な厚みを有してよい。しかしながら、いくつかの他の例において、ゲートレイヤ１２２は、そのようなトポグラフィの上方に不均一な、またはさもなければ可変の厚みをもって設けられてよい。例えば、いくつかの場合において、ゲートレイヤ１２２の第１の部分は第１の範囲内の厚みを有してよい一方で、その第２の部分は第２の異なる範囲内の厚みを有する。ゲートレイヤ１２２のための他の好適な寸法は特定の用途に依存し、本開示に照らし明らかであろう。
【００３０】
見てわかる通り、いくつかの実施形態により、もたらされるゲートレイヤ１２２は、必要に応じ、各縦型半導体本体１０６（または各縦型半導体本体１０６の特定のサブセット）のアクティブなチャネル部分を囲むように構成されてよい。いくつかの場合において、誘電体レイヤ１０２の特定のセパレータ部分１０２ａが存在することで、ＩＣ  １００の本体１０６の複数のサブセットの指定が容易になってよい。いくつかの場合において、ゲートレイヤ１２２は連続的なレイヤであってよい一方で、いくつかの他の場合においては、ゲートレイヤ１２２は、セパレータ部分１０２ａが存在する場合および／または空にされたチャネルがオプションで形成される場合（例えば、図１Ｋに一般的に示されるような）等、不連続の１または複数の領域（例えば、複数の間隙）を有してよい。さらにわかる通り、所望される特定のゲート厚みを実現すべくゲートレイヤ１２２をリセスした後、ＩＣ  １００は、例えばゲートレイヤ１２２の上方にある、付随する誘電体レイヤ１１０を備えた１または複数の半導体本体１０６間の隙間内への誘電体レイヤ１０２のさらなる形成を経てよい。その目的のために、例えば図１Ａに関し上記したもののような任意の好適な技術（または技術の組み合わせ）を使用して誘電体レイヤ１０２がさらに形成されてよい。誘電体レイヤ１０２がさらに形成されるとき、誘電体レイヤ１０２はＩＣ  １００の特定のセパレータ部分１０２ａが存在する場合、それと接合されてよい。また、誘電体レイヤ１０２がさらに形成されるとき、誘電体レイヤ１０２は特定の半導体本体１０６の上方にある誘電体レイヤ１１０の上面の上方に延びてよい。誘電体レイヤ１０２のこのさらなる形成の後、いくつかの例において、例えばＩＣ  １００の任意の不要な過剰部分（例えば、被覆膜）を除去すべく、ＩＣ  １００を平坦化することが望ましいであろう。その目的のために、ＩＣ  １００は、例えば図１Ａに関し上記したもののような任意の好適な平坦化／研磨処理を経てよい。図１Ｋから一般的にわかる通り、いくつかの場合において、誘電体レイヤ１０２の上面を特定の半導体本体１０６の上方にある誘電体レイヤ１１０の上面と実質的に同一平面（例えば、正確に同一平面か、またはさもなければ特定の公差内）にすべく、平坦化を介して、誘電体レイヤ１０２の厚みを低減してよい。しかしながら、本開示はそのように限定されず、より一般的な意味において、いくつかの実施形態により、誘電体レイヤ１０２は対象とする特定の用途または最終用途で所望されるものに応じて任意の特定の厚みに低減されてよい。多数の好適な構成が本開示に照らし明らかであろう。
【００３１】
処理は図１Ｌにあるように継続されてよく、図１Ｌは本開示の一実施形態により、パターン化した後の図１ＫのＩＣ  １００の断面図である。見てわかる通り、ＩＣ  １００の１または複数のチャネルが選択的にエッチング（またはさもなければ除去）され、例えば図１Ｍに関し後述されるような１または複数の導電性プラグ１２４で置き換えられてよい。図１Ｌから一般的にわかる通り、特に、１または複数の半導体本体１０６（および誘電体レイヤ１１０の複数の関連付けられた部分）がエッチングされてよく、ＩＣ  １００における１または複数の開口部１２８を形成する。その目的のために、いくつかの実施形態により、ドライエッチング処理および／またはウェットエッチング処理を使用してＩＣ  １００はパターン化されてよい。いくつかの例において、異方性プラズマエッチング処理が利用されてよい。また、いくつかの実施形態により、ＩＣ  １００をエッチングするためのエッチング化学反応は必要に応じてカスタマイズ可能であり、いくつかの例において、エッチング化学反応は、ゲートレイヤ１２２および／または誘電体レイヤ１０２の材料と比較して、複数の半導体本体１０６および／または誘電体レイヤ１１０の材料のエッチングに対し選択的であってよい。さらに、特定の開口部１２８（すなわち、ＩＣ  １００の特定の導電性プラグ１２４）の形状および寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能であり、いくつかの例において、特定の開口部１２８の形状および寸法は、利用されるエッチング処理および／またはエッチング化学反応のタイプに少なくとも部分的に依存してよい。１または複数の開口部１２８を備えたＩＣ  １００をパターン化するための他の好適な技術は特定の用途に依存し、本開示に照らし明らかであろう。
【００３２】
処理は図１Ｍにあるように継続されてよく、図１Ｍは本開示の一実施形態により、１または複数の導電性プラグ１２４を形成した後の図１ＬのＩＣ  １００の断面図である。図１Ｍ‐１は、図１ＭのＩＣ  １００の三次元斜視図を示す（見やすくするため、誘電体レイヤ１０２は図面で省略されており、誘電体レイヤ１１０は部分的に図面で省略されている）。いくつかの実施形態により、特定の開口部１２８を導電性プラグ１２４で埋めることによって、ＩＣ  １００の特定のチャネルはビアタイプの相互接続に変換されてよい。いくつかの場合において、特定の導電性プラグ１２４は、ホストＩＣ  １００のための層間ルーティング要素として少なくとも部分的に機能するよう構成されてよい。いくつかの実施形態により、特定の導電性プラグ１２４は例えば、（１）特定の上層の相互接続１２６と下にあるゲートレイヤ１２２との間、（２）特定の下層の相互接続１０４と上に重なるゲートレイヤ１２２との間、（３）特定の上層の相互接続１２６と特定の下にある下層の相互接続１０４との間、および／または（４）特定の上層の相互接続１２６と、下にあるゲートレイヤ１２２と、特定の下にある相互接続１０４との間の電気的接続を提供するよう構成されてよい。電気的接続の多数の構成および組み合わせが本開示に照らし明らかであろう。
【００３３】
ＩＣ  １００の１または複数の導電性プラグ１２４は、様々な技術のうちの任意のものを使用して、任意の好適な導電性材料（またはそのような材料の組み合わせ）から形成可能である。例えば、いくつかの実施形態により、特定の導電性プラグ１２４は、（１）タングステン（Ｗ）、（２）チタニウム（Ｔｉ）、（３）アルミニウム（Ａｌ）、（４）銅（Ｃｕ）、および／または（５）これらの任意の１または複数の合金（例えば、Ｔｉ‐Ｗ）または他の組み合わせから形成されてよい。いくつかの実施形態により、１または複数の導電性プラグ１２４は、例えば（１）物理的気相成長（ＰＶＤ）処理、（２）化学気相成長（ＣＶＤ）処理、（３）電気めっき処理、（４）無電解堆積処理、および／または（５）これらの任意の１または複数の組み合わせを使用して形成されてよい。導電性プラグ１２４を形成するための他の好適な材料および技術は特定の用途に依存し、本開示に照らし明らかであろう。
【００３４】
さらに、特定の導電性プラグ１２４の寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能であり、いくつかの場合において、特定の導電性プラグ１２４の寸法は、特定のホストの開口部１２８の寸法に少なくとも部分的に依存してよい。いくつかの実施形態により、特定の導電性プラグ１２４は、例えば特定の開口部１２８を形成する際にＩＣ  １００から除去された特定の半導体本体１０６および誘電体レイヤ１１０の関連付けられた部分の幅／直径とほぼ等しい幅／直径を有してよい。いくつかの実施形態により、特定の導電性プラグ１２４は、例えば特定の開口部１２８を形成する際にＩＣ  １００から除去された特定の半導体本体１０６および誘電体レイヤ１１０の関連付けられた部分の長さ／高さとほぼ等しい長さ／高さを有してよい。ＩＣ  １０の導電性プラグ１２４のための他の好適な寸法は、特定の用途に依存し、本開示に照らし明らかであろう。
【００３５】
処理は図１Ｎにあるように継続されてよく、図１Ｎは本開示の一実施形態により、薄型化し、さらに誘電体レイヤ１０２および１または複数の相互接続１２６（例えば、上層のルーティングレイヤ）を形成し、平坦化した後の図１ＭのＩＣ  １００の断面図である。図１Ｎ‐１は図１ＮのＩＣ  １００の三次元斜視図を示す（見やすくするため、誘電体レイヤ１０２は図面で省略されており、誘電体レイヤ１１０は部分的に図面で省略されている）。導電性プラグ１２４の形成後、ＩＣ  １００はいくつかの実施形態により、（１）誘電体レイヤ１０２、（２）誘電体レイヤ１１０、および／または（３）導電性プラグ１２４の任意の不要な部分を除去すべく、薄型化処理を経てよい。その目的のために、ＩＣ  １００は例えば図１Ａに関し上記されたもののような任意の好適な平坦化／研磨処理を経てよい。図１Ｎからわかる通り、平坦化を介して、誘電体レイヤ１１０の１または複数の部分が除去され、特定の下にある半導体本体１０６（例えば、その上端部で）を露出させてよい。図１Ｎから一般的にわかる通り、いくつかの場合において、誘電体レイヤ１０２の上面を特定の半導体本体１０６および／または特定の導電性プラグ１２４の上面と実質的に同一平面（例えば、正確に同一平面か、またはさもなければ特定の公差内）にすべく、平坦化を介して、誘電体レイヤ１０２の厚みを低減してよい。しかしながら、本開示はそのように限定されず、より一般的な意味において、いくつかの実施形態により、誘電体レイヤ１０２および／または誘電体レイヤ１１０は対象とする特定の用途または最終用途で所望されるものに応じて任意の特定の厚みに低減されてよい。多数の好適な構成が本開示に照らし明らかであろう。
【００３６】
薄型化処理の後、いくつかの実施形態により、１または複数の相互接続１２６がＩＣ  １００の上方に形成されてよい。その目的のために、例えば図１Ａに関し上記したもののような、例えば任意の好適な技術（または技術の組み合わせ）を使用して、ＩＣ  １００は誘電体レイヤ１０２のさらなる形成を経てよい。次に、誘電体レイヤ１０２は、例えば半導体レイヤ１０６のパターン化に関し上記したもののような任意の好適なリソグラフィーパターン化技術（またはそのような技術の組み合わせ）を使用してパターン化されてよく、１または複数の電気的相互接続１２６（例えば、上層のルーティングレイヤ）が、もたらされるパターン化された誘電体レイヤ１０２内に形成されてよい。いくつかの実施形態により、特定の相互接続１２６は、例えば下にある導電性プラグ１２４、または特定の半導体本体１０６（および関連付けられた誘電体レイヤ１１０）と電子的に結合されてよい。特定の相互接続１２６の形状は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能であり、いくつかの場合において、特定の相互接続１２６の形状は、例えば相互接続１０４に関し上記した例示的な複数の形状のうちの任意のものから選択されてよい。また、ＩＣ  １００の特定の相互接続１２６は、様々な好適な技術のうちの任意のものを使用して任意の好適な導電性材料（またはそのような材料の組み合わせ）から形成可能であり、いくつかの場合において、特定の相互接続１２６は、例えば相互接続１０４に関し上記した例示的な材料および技術のうちの１または複数を使用して形成されてよい。相互接続１２６を形成するための他の好適な材料、構成、および技術は特定の用途に依存し、本開示に照らし明らかであろう。
【００３７】
相互接続１２６の形成後、いくつかの例において、例えば（１）特定の相互接続１２６および／または（２）誘電体レイヤ１０２の任意の不要な過剰部分（例えば、被覆膜）を除去すべく、ＩＣ  １００を平坦化することが望ましいであろう。その目的のために、ＩＣ  １００は例えば図１Ａに関し上記したもののような任意の好適な平坦化／研磨処理を経てよい。いくつかの場合において、平坦化後、特定の相互接続１２６は、例えば約１０〜５０ｎｍ（例えば、約１０〜３０ｎｍ、約３０〜５０ｎｍ、または約１０〜５０ｎｍの範囲内の任意の他のサブ範囲）の範囲内の厚みを有してよい。しかしながら、相互接続１２６の寸法はこの例示的な範囲にのみ限定されず、より一般的な意味において、いくつかの実施形態により、相互接続１２６の寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能である。いくつかの場合において、相互接続１２６は、例えばＩＣ  １００の任意の下にある複数のレイヤ（例えば、特定の導電性プラグ１２４、特定の半導体本体１０６および関連付けられた誘電体レイヤ１１０、誘電体レイヤ１０２）によって提供されるトポグラフィの上方で実質的に均一な厚みを有してよい。しかしながら、いくつかの他の例において、特定の相互接続１２６は、そのようなトポグラフィの上方に不均一な、またはさもなければ可変の厚みをもって設けられてよい。例えば、いくつかの場合において、特定の相互接続１２６の第１の部分は第１の範囲内の厚みを有してよい一方で、その第２の部分は第２の異なる範囲内の厚みを有する。相互接続１２６のための他の好適な寸法は特定の用途に依存し、本開示に照らし明らかであろう。
【００３８】
図１Ｎの例示的なＩＣ  １００についてわかる通り、レイヤ１およびレイヤ３はソース／ドレインとして構成され、レイヤ２はゲートとして構成され、レイヤ１、レイヤ２およびレイヤ３の各々はＩＣ  １００の局所的な相互接続として少なくとも部分的に機能するよう構成される。また、図１ＮのＩＣ  １００の例示的な文脈において、チャネル１はドレイン／ソースのレイヤ３とゲートのレイヤ２とを電気的に接続するビアタイプ相互接続（例えば、導電性プラグ１２４）であり、チャネル３はソース／ドレインのレイヤ１とゲートのレイヤ２とを電気的に接続するビアタイプ相互接続（例えば、導電性プラグ１２４）である。さらに、図１Ｎの例示的なＩＣ  １００において、チャネル２、４および５はアクティブな縦型トランジスタである一方で、チャネル６はエッチングされ、ゲートはＩＣ  １００のそのチャネル領域をオプションで空にすべく、切断される。
【００３９】
上記の図１Ａ〜図１Ｎのプロセスフローに対する多数の変形例が本開示に照らし明らかであろう。例えば、いくつかの他の実施形態により、図１Ｅに関し上記したようにＩＣ  １００の上方に誘電体レイヤ１１０を形成する（例えば、図１Ｂおよび図１Ｃにあるように半導体レイヤ１０６を１または複数の半導体本体１０６にパターン化した後、図１Ｅにあるように誘電体レイヤ１０２をさらに形成した後）のではなく、代替的に誘電体レイヤ１１０は、ゲートトレンチ１２０を形成すべく、誘電体１０２をエッチングした（例えば、図１Ｉに関し記載されたように）後およびゲートレイヤ１２２を形成する（例えば、図１Ｊに関し記載されたように）前に形成されてよい。結果的に、図１ＮのＩＣ  １００を図２と比較することによってわかる通り、図２は本開示の別の実施形態により構成されたＩＣ  １０１の断面図であり、プロセスフローの後半（例えば、図１Ｉと図１Ｊとの間）における誘電体レイヤ１１０の形成からもたらされたＩＣ  １０１は、プロセスフローの前半（例えば、図１Ｄと図１Ｆとの間の図１Ｅにおいて）における誘電体レイヤ１１０の形成と比較して、その構成が多かれ少なかれ異なってよい。いくつかの場合において、誘電体レイヤ１１０は、セパレータ部分１０２ａが存在する場合および／または空にされたチャネルがオプションで形成される場合（例えば、図２に概して示される）等、不連続の１または複数の領域（例えば、複数の間隙）を有してよい。いくつかの場合において、誘電体レイヤ１１０は上に重なる相互接続１２６と接触しないよう、特定の半導体本体１０６の外部側壁を部分的にのみ延びるよう構成されてよい（例えば、図２に概して示されるように）。
【００４０】
しかしながら、本開示は図１ＮのＩＣ  １００および図２のＩＣ  １０１に関し示される例示的なデバイスおよび電気的接続にのみ限定されず、より一般的な意味において、対象とする特定の用途または最終用途で所望されるものに応じて、本明細書に開示の技術を利用して、部分的または全体的に、任意の特定数および構成の縦型半導体デバイスレイヤおよび電気的接続を有する縦型半導体チャネルデバイスを形成できることに留意されたい。例えば、本開示の別の実施形態により構成される例示的なＩＣの断面図である図３Ａについて検討する。ここでわかる通り、図示された例示的なＩＣは、相互に入れ替え可能な複数のソースおよびドレインのレイヤ（例えば、相互接続１０４および相互接続１２６）および単一のゲート（例えば、ゲートレイヤ１２２）を有する単一の縦型半導体レイヤを含む。故に、図３Ａの例示的なＩＣは一般的な意味においてＣＭＯＳの様なデバイスと考えてよい。これに対し、本開示の別の実施形態により構成される例示的なＩＣの断面図である図３Ｂを検討する。ここでわかる通り、例示的なＩＣは、複数の固定のソースドレインレイヤ（例えば、相互接続１０４、１２６ａ、および１２６ｂ）を有し、共通のドレインレイヤ（例えば、相互接続１２６ａ）を共有し、複数のゲート（例えば、ゲートレイヤ１２２ａおよび１２２ｂ）を有する２つの縦型半導体レイヤを含む。具体的には、図３ＢのＩＣでは、下層の縦型半導体デバイスレイヤはＰ型デバイス（例えば、相互接続１０４、ゲート１２２ａ、および相互接続１２６ａ）として構成され、上層の縦型半導体デバイスレイヤはＮ型デバイス（例えば、相互接続１２６ａ、ゲート１２２ｂおよび相互接続１２６ｂ）として構成される。故に、図３Ｂの例示的なＩＣは一般的な意味においてＴＦＥＴの様なデバイスとして考えてよい。
【００４１】
図４は、本開示の一実施形態により構成される単一の縦型半導体レイヤ（例えば、複数のナノワイヤおよび／または他の三次元半導体構造で構成される）を含む例示的なインバータの三次元斜視図を示す。図５は、本開示の別の実施形態により構成される２つの縦型半導体レイヤ（例えば、複数のナノワイヤおよび／または他の三次元半導体構造で構成される）を含む例示的なインバータの三次元斜視図を示す。図６は、本開示の一実施形態により構成される２つの縦型半導体レイヤ（例えば、複数のナノワイヤおよび／または他の三次元半導体構造で構成される）を含む例示的なＮＡＮＤロジックゲートの三次元斜視図を示す。本開示に照らし理解される通り、いくつかの実施形態により、開示された技術を使用して、任意の数のゲート（例えば、ゲートレイヤ１２２ａ、１２２ｂ等）、ルーティングレイヤ（例えば、相互接続１０４、１２６ａ、１２６ｂ等）、半導体チャネル（例えば、半導体本体１０６）、ビア（例えば、導電性プラグ１２４）、および周辺の誘電性媒質（例えば、誘電体レイヤ１０２）を有するＩＣを形成できる。開示された技術を使用して部分的または全体的に製造可能な多数の縦型半導体チャネルアーキテクチャは、本開示に照らし明らかであろう。
［例示的なシステム］
【００４２】
図７は、一例示的な実施形態による、開示された技術を使用して形成された複数の集積回路構造またはデバイスで実装されたコンピューティングシステム１０００を示す。見てわかる通り、コンピューティングシステム１０００はマザーボード１００２を収容する。マザーボード１００２は、限定ではないがプロセッサ１００４および少なくとも１つの通信チップ１００６を始めとする複数のコンポーネントを含んでよく、それらの各々はマザーボード１００２に物理的および電気的に連結可能であるか、またはさもなければマザーボード内に統合可能である。わかる通り、マザーボード１００２は例えば、メインボード、メインボードに搭載されたドーターボード、またはシステム１０００の唯一のボード等、任意のプリント回路基板であってよい。その用途に応じ、コンピューティングシステム１０００はマザーボード１００２に物理的および電気的に連結されてもされなくてもよい、１または複数の他のコンポーネントを含んでよい。これらの他のコンポーネントとしては、限定ではないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、グラフィックプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラおよび大容量記憶デバイス（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）が含まれてよい。コンピューティングシステム１０００内に含まれるいずれのコンポーネントも、一例示的な実施形態による、開示された技術を使用して形成された１または複数の集積回路構造またはデバイスを含んでよい。いくつかの実施形態において、複数の機能が１または複数のチップの中に統合可能である（例えば、通信チップ１００６はプロセッサ１００４の一部であってよく、またはさもなければプロセッサ１００４内に統合されてよいことに留意）。
【００４３】
通信チップ１００６はコンピューティングシステム１０００へのおよびコンピューティングシステム１０００からのデータ転送のための無線通信を有効にする。「無線」という用語およびその派生語は、非固体媒体を通る変調電磁放射の使用によりデータを通信可能な回路、デバイス、システム、方法、技術、通信チャネル等を記載するために使用されることがある。当該用語は、関連するデバイスがいくつかの実施形態においてはいずれの有線も含まない場合もあり得るものの、関連するデバイスがいずれの有線も含まないことを示唆するものではない。通信チップ１００６は、多数の無線規格またはプロトコルのうちの任意のものを実装してよく、それらとしては限定ではないが、Ｗｉ‐Ｆｉ（ＩＥＥＥ  ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ  ８０２．１６ファミリ）、ＩＥＥＥ  ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ‐ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）およびそれらの派生物、並びに３Ｇ、４Ｇ、５Ｇおよびそれ以降として指定される任意の他の無線プロトコルが含まれる。コンピューティングシステム１０００は複数の通信チップ１００６を含んでよい。例えば、第１の通信チップ１００６は、ＷｉＦｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）等のより短距離の無線通信専用であってよく、第２の通信チップ１００６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯおよびその他等のより長距離の無線通信専用であってよい。
【００４４】
コンピューティングシステム１０００のプロセッサ１００４はプロセッサ１００４内にパッケージされた集積回路ダイを含む。いくつかの実施形態において、プロセッサの集積回路ダイは、本明細書に様々に記載された開示された技術を使用して形成された１または複数の集積回路構造またはデバイスで実装されるオンボード回路を含む。用語「プロセッサ」は、例えばレジスタおよび／またはメモリからの電子データを処理して、その電子データをレジスタおよび／またはメモリに格納可能な他の電子データへと変換する任意のデバイスまたはデバイスの一部を指してよい。
【００４５】
通信チップ１００６はまた通信チップ１００６内にパッケージされた集積回路ダイを含んでよい。いくつかのそのような例示的な実施形態により、通信チップの集積回路ダイは本明細書に記載の開示された技術を使用して形成された１または複数の集積回路構造またはデバイスを含む。本開示に照らしわかる通り、マルチスタンダードの無線機能がプロセッサ１００４の中に直接統合されてよい（例えば、その場合は別個の通信チップを有するのではなく、任意のチップ１００６の機能がプロセッサ１００４の中に統合される）ことに留意されたい。さらに、プロセッサ１００４はそのような無線機能を有するチップセットであって良いことに留意されたい。要するに、複数のプロセッサ１００４および／または通信チップ１００６が使用可能である。同様に、任意の１つのチップまたはチップセットは、そこに統合された複数の機能を有することができる。
【００４６】
様々な実装において、コンピューティングデバイス１０００は、ラップトップ、ネットブック、ノートブック型パソコン、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤー、デジタルビデオレコーダ、またはデータを処理する、若しくは本明細書に様々に記載された開示された技術を使用して形成された、１または複数の集積回路構造またはデバイスを利用する任意の他の電子デバイスであってよい。
［さらなる例示的な実施形態］
【００４７】
以下の例はさらなる実施形態に関するものであり、ここから多数の変形および構成が明らかであろう。
【００４８】
例１は、第１の相互接続と、上記第１の相互接続の上方に配置される少なくとも１つの縦向き半導体本体であって、上記少なくとも１つの縦向き半導体本体の第１の端部が上記第１の相互接続と電子的に結合する、上記少なくとも１つの縦向き半導体本体と、上記少なくとも１つの縦向き半導体本体のアクティブなチャネル部分を囲み、第２の相互接続として構成されるゲートレイヤと、上記ゲートレイヤの上方に配置される第３の相互接続であって、上記少なくとも１つの縦向き半導体本体の第２の端部が上記第３の相互接続と電子的に結合する、上記第３の相互接続と、を備える、集積回路である。
【００４９】
例２は、例１および例３から２５のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体は、アレイ内に配置される複数の縦向き半導体本体であり、それらの縦向き半導体本体のうちの少なくとも１つが層間ルーティングを提供するための導電ビアで置き換えられている。
【００５０】
例３は、例１〜２および例４〜２５のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体は、アレイ内に配置される複数の縦向き半導体本体であり、そのアレイの少なくとも１つの本体の場所が層間ルーティングのためのビアを提供するための導電性材料で埋められている。
【００５１】
例４は、例１〜３および例５〜２５のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体は、アレイ内に配置される複数の縦向き半導体本体であり、それらの縦向き半導体本体のうちの少なくとも１つが絶縁材料で置き換えられている。
【００５２】
例５は、例１〜４および例６〜２５のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体は、アレイ内に配置される複数の縦向き半導体本体であり、そのアレイの少なくとも１つの本体の場所が絶縁材料で埋められている。
【００５３】
例６は、例１〜５および例９〜２５のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体は、規則的なアレイ内に配置される複数の縦向きナノワイヤである。
【００５４】
例７は、例１〜５および例９〜２５のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体は、半規則的なアレイ内に配置される複数の縦向きナノワイヤである。
【００５５】
例８は、例１〜５および例９〜２５のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体は、不規則的なアレイ内に配置される複数の縦向きナノワイヤである。
【００５６】
例９は、例１〜８および例１０〜２５のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体に隣接する空にされたチャネルをさらに含む。
【００５７】
例１０は、例１〜９および例１１〜２５のいずれかに係る主題を含み、上記第１の相互接続と上記ゲートレイヤとの間の電気的接続を提供するよう構成されたビアをさらに含む。
【００５８】
例１１は、例１〜１０および例１２〜２５のいずれかに係る主題を含み、上記第３の相互接続と上記ゲートレイヤとの間の電気的接続を提供するよう構成されたビアをさらに含む。
【００５９】
例１２は、例１〜１１および例１３〜２５のいずれかに係る主題を含み、上記第１の相互接続と上記第３の相互接続との間の電気的接続を提供するよう構成されたビアをさらに含む。
【００６０】
例１３は、例１〜１２および例１４〜２５のいずれかに係る主題を含み、上記第１の相互接続と上記ゲートレイヤと上記第３の相互接続との間の電気的接続を提供するよう構成されたビアをさらに含む。
【００６１】
例１４は、例１〜１３および例１５〜２５のいずれかに係る主題を含み、上記ゲートレイヤは、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、窒化チタニウム（ＴｉＮ）、ポリシリコンおよび／またはこれらの任意の１または複数の組み合わせのうちの少なくとも１つを含む。
【００６２】
例１５は、例１〜１４および例１６〜２５のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ヒ化ガリウムインジウム（ＩｎＧａＡｓ）、窒化ガリウム（ＧａＮ）、リン化インジウム（ＩｎＰ）、および／またはこれらの任意の１または複数の組み合わせのうちの少なくとも１つを含む。
【００６３】
例１６は、例１〜１５および例１７〜２５のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体は、約１０〜１００ｎｍの範囲内の長さを有する。
【００６４】
例１７は、例１〜１６および例１８〜２５のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体は、約１〜２０ｎｍの範囲内の幅／直径を有する。
【００６５】
例１８は、例１〜１７および例２０〜２５のいずれかに係る主題を含み、上記ゲートレイヤは、約１０〜３０ｎｍの範囲内の厚みを有する連続的なレイヤである。
【００６６】
例１９は、例１〜１７および例２０〜２５のいずれかに係る主題を含み、上記ゲートレイヤはゲートレイヤ内に１または複数の間隙を有し、約１０〜３０ｎｍの範囲内の厚みを有する不連続なレイヤである。
【００６７】
例２０は、例１〜１９および例２１〜２５のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体の上方に配置される誘電体レイヤをさらに含み、上記誘電体レイヤは上記ゲートレイヤと上記少なくとも１つの縦向きの半導体本体の上記アクティブなチャネル部分との間に挟まれる。
【００６８】
例２１は、例２０の主題を含み、上記誘電体レイヤは、酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）、五酸化タンタル（Ｔａ２Ｏ５）、二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化チタン（ＴｉＯ２）、酸化ランタン（Ｌａ２Ｏ３）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、チタン酸ストロンチウム（ＳｒＴｉＯ３）および／またはこれらの任意の１または複数の組み合わせのうちの少なくとも１つを含む。
【００６９】
例２２は、例２０の主題を含み、上記誘電体レイヤは約１〜１０ｎｍの範囲内の厚みを有する。例２３は、例１〜２２のいずれかに係る主題を含むメモリである。例２４は、例１〜２２のいずれかに係る主題を含むインバータである。例２５は、例１〜２２のいずれかに係る主題を含む論理ゲートである。
【００７０】
例２６は、集積回路を形成する方法を含み、上記方法は第１の相互接続の上方に半導体レイヤを設ける段階と、上記半導体レイヤを少なくとも１つの縦向き半導体本体にパターン化する段階であって、上記少なくとも１つの縦向き半導体本体の第１の端部が上記第１の相互接続と電子的に結合する、上記パターン化する段階と、上記少なくとも１つの縦向き半導体本体のアクティブなチャネル部分を囲むゲートレイヤを形成する段階であって、上記ゲートレイヤは第２の相互接続として構成される、上記形成する段階と、上記ゲートレイヤの上方に第３の相互接続を設ける段階であって、上記少なくとも１つの縦向き半導体本体の第２の端部が上記第３の相互接続と電子的に結合する、上記設ける段階と、を備える。
【００７１】
例２７は、例２６および例２８〜４８のいずれかに係る主題を含み、上記第１の相互接続の上方に上記半導体レイヤを設ける段階は、イオン切断処理、アモルファスレイヤブリスタ処理、歪誘起剥落処理、裏面研削処理、および／またはこれらの任意の１または複数の組み合わせのうちの少なくとも１つを利用して、上記半導体レイヤを上記第１の相互接続に転写する段階を含む。
【００７２】
例２８は、例２６〜２７および例２９〜４８のいずれかに係る主題を含み、上記半導体レイヤは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ヒ化ガリウムインジウム（ＩｎＧａＡｓ）、窒化ガリウム（ＧａＮ）、リン化インジウム（ＩｎＰ）、および／またはこれらの任意の１または複数の組み合わせのうちの少なくとも１つを含む。
【００７３】
例２９は、例２６〜２８および例３０〜４８のいずれかに係る主題を含み、上記半導体レイヤは約１０〜１００ｎｍの範囲内の厚みを有する。
【００７４】
例３０は、例２６〜２９および例３１〜４８のいずれかに係る主題を含み、上記半導体レイヤを上記少なくとも１つの縦向き半導体本体にパターン化する段階は、液浸リソグラフィー処理、電子ビーム（ｅ‐ビーム）リソグラフィー処理、極紫外線（ＥＵＶ）リソグラフィー処理、および／またはこれらの任意の１または複数の組み合わせのうちの少なくとも１つを伴う。
【００７５】
例３１は、例２６〜３０および例３４〜４８のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体は、規則的なアレイ内に配置される複数の縦向きナノワイヤである。
【００７６】
例３２は、例２６〜３０および例３４〜４８のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体は、半規則的なアレイ内に配置される複数の縦向きナノワイヤである。
【００７７】
例３３は、例２６〜３０および例３４〜４８のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体は、不規則なアレイ内に配置される複数の縦向きナノワイヤである。
【００７８】
例３４は、例２６〜３３および例３５〜４８のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体は複数の縦向き半導体本体であり、上記ゲートレイヤを形成する段階の前に、上記方法は上記複数の縦向き半導体本体のうちの少なくとも１つを誘電材料で置き換える段階をさらに含む。
【００７９】
例３５は、例３４の主題を含み、上記誘電材料は空にされたチャネルを提供する。
【００８０】
例３６は、例２６〜３５および例３７〜４８のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体はアレイ内に配置される複数の縦向き半導体本体であり、上記方法は、上記アレイ内に空の場所を設けるべく、それらの縦向き半導体本体のうちの少なくとも１つを除去する段階と、層間ルーティングのためのビアを設けるべく、その場所を導電性材料で埋める段階と、さらに備える。
【００８１】
例３７は、例２６〜３６および例３８〜４８のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体は複数の縦向き半導体本体であり、上記ゲートレイヤの上方に上記第３の相互接続を設ける段階の前に、上記方法は、上記複数の縦向き半導体本体のうちの少なくとも１つを導電性材料で置き換える段階をさらに備える。
【００８２】
例３８は、例３７の主題を含み、上記導電性材料は上記第１の相互接続と上記ゲートレイヤとの間の電気的接続を提供する。
【００８３】
例３９は、例３７の主題を含み、上記導電性材料は上記第３の相互接続と上記ゲートレイヤとの間の電気的接続を提供する。
【００８４】
例４０は、例３７の主題を含み、上記導電性材料は上記第１の相互接続と上記第３の相互接続との間の電気的接続を提供する。
【００８５】
例４１は、例３７の主題を含み、上記導電性材料は上記第１の相互接続と上記ゲートレイヤと上記第３の相互接続との間の電気的接続を提供する。
【００８６】
例４２は、例２６〜４１および例４３〜４８のいずれかに係る主題を含み、上記少なくとも１つの縦向き半導体本体はアレイ内に配置される複数の縦向き半導体本体であり、上記方法は、上記アレイ内に空の場所を設けるべく、それらの縦向き半導体本体のうちの少なくとも１つを除去する段階と、その場所を絶縁材料で埋める段階と、をさらに備える。
【００８７】
例４３は、例２６〜４２および例４４〜４８のいずれかに係る主題を含み、上記ゲートレイヤは、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、窒化チタニウム（ＴｉＮ）、ポリシリコンおよび／またはこれらの任意の１または複数の組み合わせのうちの少なくとも１つを含む。
【００８８】
例４４は、例２６〜４３および例４６〜４８のいずれかに係る主題を含み、上記ゲートレイヤは、約１０〜３０ｎｍの範囲内の厚みを有する連続的なレイヤである。
【００８９】
例４５は、例２６〜４３および例４６〜４８のいずれかに係る主題を含み、上記ゲートレイヤは、上記ゲートレイヤ内に１または複数の間隙を有し、約１０〜３０ｎｍの範囲内の厚みを有する不連続なレイヤである。
【００９０】
例４６は、例２６〜４５および例４７〜４８のいずれかに係る主題を含み、上記ゲートレイヤを形成する段階の前に、上記方法は、上記少なくとも１つの縦向き半導体本体の上方に誘電体レイヤを形成する段階をさらに備え、上記誘電体レイヤは、上記ゲートレイヤと上記少なくとも１つの縦向き半導体本体の上記アクティブなチャネル部分との間に挟まれる。
【００９１】
例４７は、例４６の主題を含み、上記誘電体レイヤは、酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）、五酸化タンタル（Ｔａ２Ｏ５）、二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化チタン（ＴｉＯ２）、酸化ランタン（Ｌａ２Ｏ３）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、チタン酸ストロンチウム（ＳｒＴｉＯ３）および／またはこれらの任意の１または複数の組み合わせのうちの少なくとも１つを含む。
【００９２】
例４８は、例４６の主題を含み、上記誘電体レイヤは約１〜１０ｎｍの範囲内の厚みを有する。
【００９３】
例４９は、第１のトランジスタデバイスレイヤを備える集積回路であって、上記第１のトランジスタデバイスレイヤは、第１のルーティングレイヤと、上記第１のルーティングレイヤの上方に配置される第１の複数の縦向き半導体ナノワイヤであって、上記第１の複数の縦向き半導体ナノワイヤのうちの少なくとも１つの第１の端部が上記第１のルーティングレイヤと電子的に結合する、上記第１の複数の縦向き半導体ナノワイヤと、上記第１の複数の縦向き半導体ナノワイヤのうちの少なくとも１つのアクティブなチャネル部分を囲み、上記第１のトランジスタデバイスレイヤのための第１の相互接続として構成される第１のゲートと、上記第１のゲートの上方に配置される第２のルーティングレイヤであって、上記第１の複数の縦向き半導体ナノワイヤのうちの少なくとも１つの第２の端部が上記第２のルーティングレイヤと電子的に結合する、上記第２のルーティングレイヤと、を含む。
【００９４】
例５０は、例４９および例５１〜６０のいずれかに係る主題を含み、上記第１のトランジスタデバイスレイヤは上記第１の複数の縦向き半導体ナノワイヤに隣接する空にされたチャネルをさらに含む。
【００９５】
例５１は、例４９〜５０および例５２〜６０のいずれかに係る主題を含み、上記第１の複数の縦向き半導体ナノワイヤのうちの少なくとも１つが絶縁材料で置き換えられている。
【００９６】
例５２は、例４９〜５１および例５３〜６０のいずれかに係る主題を含み、上記第１のトランジスタデバイスレイヤは、上記第１のルーティングレイヤと上記第１のゲートとの間の電気的接続、上記第２のルーティングレイヤと上記第１のゲートとの間の電気的接続、上記第１のルーティングレイヤと上記第２のルーティングレイヤとの間の電気的接続、および／または上記第１のルーティングレイヤと上記第１のゲートと上記第２のルーティングレイヤとの間の電気的接続のうちの少なくとも１つを提供するよう構成されたビアをさらに含む。
【００９７】
例５３は、例４９〜５２および例５４〜６０のいずれかに係る主題を含み、上記第１の複数の縦向き半導体ナノワイヤのうちの少なくとも１つが層間ルーティングを提供するための導電ビアで置き換えられている。
【００９８】
例５４は、例４９〜５３および例５５〜６０のいずれかに係る主題を含み、上記第１の複数の縦向き半導体ナノワイヤが規則的なアレイ内に配置される。
【００９９】
例５５は、例４９〜５４および例５６〜６０のいずれかに係る主題を含み、上記第１のトランジスタデバイスレイヤの上方に配置される第２のトランジスタデバイスレイヤをさらに備え、上記第２のトランジスタデバイスレイヤは、上記第２のルーティングレイヤと、上記第２のルーティングレイヤの上方に配置される第２の複数の縦向き半導体ナノワイヤであって、上記第２の複数の縦向き半導体ナノワイヤのうちの少なくとも１つの第１の端部が上記第２のルーティングレイヤと電子的に結合する、上記第２の複数の縦向き半導体ナノワイヤと、上記第２の複数の縦向き半導体ナノワイヤのうちの少なくとも１つのアクティブなチャネル部分を囲み、上記第２のトランジスタデバイスレイヤのための第２の相互接続として構成される第２のゲートと、上記第２のゲートの上方に配置される第３のルーティングレイヤであって、上記第２の複数の縦向き半導体ナノワイヤのうちの少なくとも１つの第２の端部が上記第３のルーティングレイヤと電子的に結合する、上記第３のルーティングレイヤと、を含む。
【０１００】
例５６は、例５５の主題を含み、上記第２のトランジスタデバイスレイヤは、上記第２の複数の縦向き半導体ナノワイヤに隣接する空にされたチャネルをさらに含む。
【０１０１】
例５７は、例５５の主題を含み、上記第２の複数の縦向き半導体ナノワイヤのうちの少なくとも１つが絶縁材料で置き換えられている。
【０１０２】
例５８は、例５５の主題を含み、上記第２のトランジスタデバイスレイヤは、上記第２のルーティングレイヤと上記第２のゲートとの間の電気的接続、上記第３のルーティングレイヤと上記第２のゲートとの間の電気的接続、上記第２のルーティングレイヤと上記第３のルーティングレイヤとの間の電気的接続、および／または上記第２のルーティングレイヤと上記第２のゲートと上記第３のルーティングレイヤとの間の電気的接続のうちの少なくとも１つを提供するよう構成されたビアをさらに含む。
【０１０３】
例５９は、例５５の主題を含み、上記第２の複数の縦向き半導体ナノワイヤのうちの少なくとも１つが層間ルーティングを提供するための導電ビアで置き換えられている。
【０１０４】
例６０は、例５５〜５９のいずれかに係る主題を含み、上記第２の複数の縦向き半導体ナノワイヤは規則的なアレイ内に配置される。
【０１０５】
上述の例示的な実施形態に係る記載は、例示および説明の目的のために提示されている。上記記載は網羅的なものであること、または本開示を開示された通りの形態に限定することを意図しない。本開示に照らし、多くの修正および変形がなされ得る。本開示の範囲は、詳細な説明によってではなく、ここに添付された特許請求の範囲によって限定されることを意図している。本願に基づく優先権を主張する将来の出願は、当該開示された主題を異なる態様で特許請求してよく、本明細書に様々に開示された若しくは別途表現された１または複数の限定事項の任意のセットを一般的に含んでよい。
【図１Ａ】
2017526157.tif 000003
【図１Ａ−１】
2017526157.tif 000004
【図１Ｂ】
2017526157.tif 000005
【図１Ｃ】
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【図１Ｃ−１】
2017526157.tif 000007
【図１Ｄ】
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【図１Ｅ】
2017526157.tif 000009
【図１Ｅ−１】
2017526157.tif 000010
【図１Ｆ】
2017526157.tif 000011
【図１Ｇ】
2017526157.tif 000012
【図１Ｈ】
2017526157.tif 000013
【図１Ｈ−１】
2017526157.tif 000014
【図１Ｉ】
2017526157.tif 000015
【図１Ｊ】
2017526157.tif 000016
【図１Ｋ】
2017526157.tif 000017
【図１Ｋ−１】
2017526157.tif 000018
【図１Ｌ】
2017526157.tif 000019
【図１Ｍ】
2017526157.tif 000020
【図１Ｍ−１】
2017526157.tif 000021
【図１Ｎ】
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【図１Ｎ−１】
2017526157.tif 000023
【図２】
2017526157.tif 000024
【図３Ａ】
2017526157.tif 000025
【図３Ｂ】
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【図４】
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【図５】
2017526157.tif 000028
【図６】
2017526157.tif 000029
【図７】
2017526157.tif 000030
【国際調査報告】
2017526157.tif 000031
2017526157.tif 000032
2017526157.tif 000033