(57)【要約】パワーオーバーデータライン（ＰｏＤＬ）システムは、単一ツイストペア線を介してＤＣ電力および差動イーサネット（登録商標）データを電動デバイス（ＰＤ）に供給する給電機器（ＰＳＥ）を含む。始動時摂動、ＰＤ負荷電流変動、および他の原因に起因して、ｄＶ／ｄｔ雑音が、電力信号に導入される。そのような雑音は、何らかの方法で緩和されない限り、データとして誤解され得る。ペア線から／へ電力およびデータを結合／分断するために従来使用される受動的フィルタ処理構成要素の値を増加させるのではなく、能動的回路が、ＰＳＥ、ＰＤ、または両方に提供され、電力信号におけるｄＶ／ｄｔを制限する。そのような回路は、ＰＳＥコントローラまたはＰＤコントローラと同一チップ上に実装され得る。したがって、デカップリング／カップリングネットワーク内の受動的構成要素のサイズは、減少させられ得る。【選択図】図３Ａ
2017514454.tif 000002
【特許請求の範囲】
【請求項１】
単一ペア線（１６）を介する電力および差動データ伝送を可能にするパワーオーバーデータライン（ＰｏＤＬ）システムであって、
前記パワーオーバーデータラインシステムは、
前記ペア線に結合されている給電機器（１０）内の受動的カップリングネットワーク（Ｃ１、Ｃ２、Ｌ１、Ｌ２）であって、前記受動的カップリングネットワークは、ＤＣ電力信号および差動データを前記ペア線に結合する、受動的カップリングネットワークと、
前記ペア線に結合されている電動デバイス（ＰＤ）内の受動的デカップリングネットワーク（Ｃ３、Ｃ４、Ｌ３、Ｌ４）であって、前記受動的デカップリングネットワークは、前記ＤＣ電力信号および差動データを前記ペア線から分断する、受動的デカップリングネットワークと
を含み、
改良点は、前記受動的カップリングネットワークおよび前記受動的デカップリングネットワークとは別個であるｄＶ／ｄｔ制限回路を備え、前記ｄＶ／ｄｔ制限回路は、１つ以上の能動的構成要素を備え、前記ｄＶ／ｄｔ制限回路は、前記電力信号におけるｄＶ／ｄｔを制限し、
前記電動デバイスは、流入ＰｏＤＬ電圧を電動デバイス負荷のための標的電圧（Ｖｏｕｔ）に変換するためのＤＣ−ＤＣコンバータ（３６、３８、Ｍ１、Ｍ２、Ｌ５、Ｃｏｕｔ）を含み、
前記ｄＶ／ｄｔ制限回路は、前記ＤＣ−ＤＣコンバータに結合されているデューティサイクルスルーレート制限回路を備え、前記デューティサイクルスルーレート制限回路は、
前記電動デバイス負荷電流の変化に応答して、前記コンバータのデューティサイクルのスルーレートを制限し、前記電力信号における減少させられたｄＶ／ｄｔをもたらし、
前記デューティサイクルスルーレート制限回路は、前記電力信号におけるｄＶ／ｄｔに比例する第１の信号を出力する微分器回路（３２、３４）と、前記コンバータの出力電圧（Ｖｏｕｔ）に対応する第１のフィードバック信号を受信し、前記出力電圧が標的電圧であるように調整するＤＣ−ＤＣコンバータコントローラ回路（３６）とを備え、
前記第１の信号は、前記コンバータコントローラに提供され、前記コンバータコントローラは、前記電動デバイス負荷の変化に応答して、前記コンバータのデューティサイクルのスルーレートを制限することによって、前記ｄＶ／ｄｔを最大値に制限する、
パワーオーバーデータラインシステム。
【請求項２】
前記デューティサイクルスルーレート制限回路は、スルーレート制限差動増幅器（３４）を備え、前記スルーレート制限差動増幅器は、前記デューティサイクルを制御する制御信号を前記コンバータ内に出力する、請求項１に記載のシステム。
【請求項３】
前記ｄＶ／ｄｔ制限回路は、電動デバイス負荷の中へのｄＩ／ｄｔを制限する、請求項１に記載のシステム。
【請求項４】
前記受動的カップリングネットワークおよび前記受動的デカップリングネットワークは、
前記電力信号を通すが、前記差動データを遮断するインダクタ（Ｌ１−Ｌ４）と、
前記差動データを通すが、前記電力信号を遮断するコンデンサ（Ｃ１−Ｃ４）と
を備えている、請求項１に記載のシステム。
【請求項５】
前記ＤＣ電力信号は、前記給電機器内の電圧源（１３）によって生成される、請求項１に記載のシステム。
【請求項６】
前記差動データは、イーサネット（登録商標）データを備えている、請求項１に記載のシステム。
【請求項７】
前記ｄＶ／ｄｔ制限回路は、電動デバイス負荷電流変動を制限するｄ２Ｉ／ｄｔ２制限回路を前記電動デバイス内に備えている、請求項１に記載のシステム。
【請求項８】
単一ペア線（１６）を介する電力および差動データ伝送を可能にするパワーオーバーデータライン（ＰｏＤＬ）システムであって、
前記パワーオーバーデータラインシステムは、
前記ペア線に結合されている給電機器（１０）内の受動的カップリングネットワーク（Ｃ１、Ｃ２、Ｌ１、Ｌ２）であって、前記受動的カップリングネットワークは、ＤＣ電力信号および差動データを前記ペア線に結合する、受動的カップリングネットワークと、
前記ペア線に結合されている電動デバイス内の受動的デカップリングネットワーク（Ｃ３、Ｃ４、Ｌ３、Ｌ４）であって、前記受動的デカップリングネットワークは、前記ＤＣ電力信号および差動データを前記ペア線から分断する、受動的デカップリングネットワークと
を含み、
改良点は、前記受動的カップリングネットワークおよび前記受動的デカップリングネットワークとは別個であるｄ２Ｉ／ｄｔ２制限回路を備え、前記ｄ２Ｉ／ｄｔ２制限回路は、１つ以上の能動的構成要素を備え、前記ｄ２Ｉ／ｄｔ２制限回路は、前記電力信号におけるｄＶ／ｄｔを制限し、
前記電動デバイスは、流入ＰｏＤＬ電圧を電動デバイス負荷のための標的電圧（Ｖｏｕｔ）に変換するためのＤＣ−ＤＣコンバータ（３６、３８、Ｍ１、Ｍ２、Ｌ５、Ｃｏｕｔ）を含み、
前記ｄ２Ｉ／ｄｔ２制限回路は、前記ＤＣ−ＤＣコンバータに結合されているデューティサイクルスルーレート制限回路を備え、前記デューティサイクルスルーレート制限回路は、電動デバイス負荷電流の変化に応答して、前記コンバータのデューティサイクルのスルーレートを制限し、前記電力信号における減少させられたｄＶ／ｄｔをもたらし、
前記デューティサイクルスルーレート制限回路は、前記電力信号におけるｄＶ／ｄｔに比例する第１の信号を出力する微分器回路（３２、３４）と、前記コンバータの出力電圧に対応する第１のフィードバック信号を受信し、前記出力電圧が標的電圧であるように調整するＤＣ−ＤＣコンバータコントローラ回路（３６）とを備え、
前記第１の信号は、前記コンバータコントローラに提供され、前記コンバータコントローラは、前記電動デバイス負荷の変化に応答して、前記コンバータのデューティサイクルのスルーレートを制限することによって、前記ｄ２Ｉ／ｄｔ２を最大値に制限する、
パワーオーバーデータラインシステム。
【請求項９】
前記デューティサイクルスルーレート制限回路は、スルーレート制限差動増幅器（３４）を備え、前記スルーレート制限差動増幅器は、前記デューティサイクルを制御する制御信号を前記コンバータ内に出力する、請求項８に記載のシステム。
【請求項１０】
前記ｄ２Ｉ／ｄｔ２制限回路は、電動デバイス負荷の中へのｄＩ／ｄｔを制限する、請求項８に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の引用）
本願は、米国仮出願第６１／９９３，５２６号（２０１４年５月１５日出願、Ａｎｄｒｅｗ  Ｊ．Ｇａｒｄｎｅｒ、他、出願人に譲渡）に対する優先権を主張し、参照により本明細書に引用される。
【０００２】
（発明の分野）
本発明は、ＤＣ電力が差動データラインのペアを経由して伝送されるパワーオーバーデータライン（ＰｏＤＬ）システムに関する。本発明は、より具体的には、ペア線に結合された電力信号のｄＶ／ｄｔを能動的に制限するための技法に関し、それは、ＰＨＹ端子における受動的フィルタ処理要件を低減させるであろう。
【背景技術】
【０００３】
ＰｏＤＬでは、給電機器（ＰＳＥ）からのＤＣ電力は、単一のツイストペア線を経由して伝送される。同一のツイストペア線はまた、差動データ信号を伝送／受信する。このようにして、電動デバイス（ＰＤ）のためにいかなる外部電源を提供する必要性も排除されることができる。ＰｏＤＬのための規格は、ＩＥＥＥ８０２．３で設定され、周知である。
【０００４】
従来のＰｏＤＬシステムは、カップリングネットワークを使用して、ＤＣ電力およびＡＣデータをＰＳＥの出力においてツイストペア線に結合し、同じネットワークを使用して、ＤＣ電力およびＡＣデータをＰＤにおいてツイストペア線から分断する。
【０００５】
図１は、イーサネット（登録商標）ＰｏＤＬシステム内のＰＳＥ１０とＰＤ１２との間の従来のカップリング／デカップリングネットワークを図示する。ＰＳＥ１０は、ＤＣ電圧源１３を含み、差動データ送受信機を含み得る。差動データはまた、任意の他の回路によって生成され得る。差動データは、ツイストペア線１６への印加のために、物理層（ＰＨＹ）１４の差動端子に印加される。ＰｏＤＬシステムのデータ部分は、本発明に関連がなく、したがって、詳細に説明されない。
【０００６】
ＰＤ１２は、ＰＨＹ１８端子からデータを受信し、データを適宜処理する、差動データ部分を含む。そのようなデータ処理部分は、本発明に関連がない。ＤＣ電圧およびデータを受信するＰＤ負荷は、レジスタＲＰＤによって表される。コンデンサＣＰＤは、ＰＤ負荷の中への電圧を平滑化するのに役立つ。ＤＣ−ＤＣコンバータが、ＰＤ内で使用され、受信されたＰｏＤＬ電圧をＰＤ負荷のための標的電圧に変換し得る。
【０００７】
図１の例では、ＤＣ電力は、カップリングネットワークを介して、単一のツイストペア線１６を通してＰＳＥ１０からＰＤ１２に送達され、カップリングネットワークは、ＤＣ電圧源１３とペア線１６との間で、電力のためにＤＣ（または低周波数電流）を伝導するが、ＤＣ電圧源１３から差動ＡＣデータ（または高周波数電流）を同時に遮断する。同様に、ＰＤ１２は、ＰＤ負荷に給電するための伝送されたＤＣ電圧を分断するデカップリングネットワークを使用し、ＰＨＹのＡＣデータのみをＰＤ１２内のデータ端子に伝導する。非常に広い範囲の周波数にわたってＰＨＹのＡＣデータを遮断するカップリング／デカップリングネットワークの能力は、データレートが１００Ｍｂｐｓから１Ｇｂｐｓを上回るまで変動し得るＰｏＤＬイーサネット（登録商標）用途のための重要な要件である。図１の実施例では、コンデンサＣ１−Ｃ４が、データ経路内のＤＣを遮断することを意図している一方で、インダクタＬ１−Ｌ４は、電力経路内のＡＣを遮断することを意図している。
【０００８】
図１では、インダクタＬ１−Ｌ４は、ワイヤ１６へ／からＰＳＥ１０電圧源１３とＰＤ１２負荷との間で流動するＤＣを結合／分断するために使用される。インダクタＬ１−Ｌ４は、インピーダンスが周波数に比例するＡＣ遮断デバイスである。比例定数は、インダクタンスＬと称される。広範囲の周波数にわたってＡＣを妨げる単一のインダクタの能力は、インダクタンスの規模、そのインダクタンスを失うことなくＤＣ電流を伝導するインダクタの能力、およびその寄生容量に依存する。
【０００９】
インダクタＬ１−Ｌ４を、電力信号を通すが、ＡＣデータ信号を遮断するために必要な最小サイズにすることが望ましい。同様に、コンデンサＣ１−Ｃ４を、電力信号を遮断するが、ＡＣデータ信号を通過させるために必要な最小サイズにすることが望ましい。しかしながら、電力信号におけるｄＶ／ｄｔ雑音もまた、遮断されなければならず、そのようなｄＶ／ｄｔ雑音は、非常に予測不能である。ｄＶ／ｄｔ雑音は、データ完全性に影響を及ぼし得る。したがって、インダクタＬ１−Ｌ４およびコンデンサＣ１−Ｃ４は、典型的には、ＤＣ電圧を適正に通過させまたは遮断し、ＡＣデータ信号を通過させまたは遮断するために要求されるものより大きい。電力信号内の雑音は、ＰＳＥがオンにされている間に、または電力供給源バス上の他の機器から、または他の源から生じ得る。
【００１０】
同様に、ＰＤ負荷電流の急変（ｄＩ／ｄｔ）も、ＰＳＥによって送達される電圧に影響を及ぼし、高い正のｄＩ／ｄｔは、電圧の一時的急減を生じさせ、高い負のｄＩ／ｄｔは、電圧の一時的急増を生じさせるであろう。電圧のそのようなｄＶ／ｄｔ変化は、データ完全性に影響を及ぼし得る。
【００１１】
したがって、ＰｏＤＬの分野で必要とされるものは、ｄＶ／ｄｔまたはｄＩ／ｄｔによって生じる電力信号内の雑音を制限しながら、電力信号と広帯域幅ＡＣデータとを組み合わせ、または分離する改良されたネットワークである。
【発明の概要】
【課題を解決するための手段】
【００１２】
電力信号内の電圧の時間変化率を制限し、電力信号内の雑音の悪影響の可能性を低減させる、ＰＳＥまたはＰＤのいずれかもしくは両方における種々の回路が、説明される。回路は、ＰＳＥまたはＰＤの受動的ＬＣカップリング／デカップリングネットワークと別個である。これは、ＰＳＥおよびＰＤカップリング／デカップリングネットワーク内のインダクタおよびコンデンサのための要件を緩和し、はるかにより小さい受動的構成要素（典型的には、個別の構成要素）が使用されることを可能にし、ネットワークの減少させられたサイズおよびコストをもたらす。
【００１３】
故に、電力信号の時間変化率を能動的に制御することによって、ＰＳＥ始動および／またはＰＤ負荷電流変化から生じるようなＰＨＹ過渡を最小化する、１ペアＰｏＤＬシステム内のＰＳＥおよび／またはＰＤが、説明される。本特徴を伴うＰＳＥ／ＰＤは、同等レベルの性能を送達するために実質的により小さいＬＣフィルタを要求する、回路をもたらす。
【図面の簡単な説明】
【００１４】
【図１】図１は、電力およびデータをＰＤに供給するための単一のペア線を使用する、従来のＰｏＤＬ使用可能イーサネット（登録商標）システムを図示する。
【００１５】
【図２】図２は、本発明の一実施形態による、始動中にＰＳＥ内の電力信号を事前調整し、カップリング／デカップリングネットワークへの到達に先立って、ｄＶ／ｄｔ雑音を除去するための技法を図示する。
【００１６】
【図３Ａ】図３Ａは、本発明の別の実施形態による、ＰＤ負荷によるｄＩ／ｄｔに起因するＰＤにおけるｄＶ／ｄｔを制限し、電力信号内の雑音を低下させるための技法を図示する。
【００１７】
【図３Ｂ】図３Ｂは、図３Ａの回路内で使用され得る、微分器回路を図示する。
【００１８】
【図４】図４は、本発明の別の実施形態による、ＰＤ負荷によるｄＩ／ｄｔに起因するＰＤにおけるｄＶ／ｄｔを制限し、電力信号内の雑音を低下させるための別の技法を図示する。
【発明を実施するための形態】
【００１９】
同一または同等である要素は、同一の数字で標識される。
【００２０】
図２は、ＰｏＤＬシステム内のＰＳＥ２０の電力生成部分を図示する。ＰＤ（図示せず）は、図１における従来のＰＤ１２に類似し得るが、ＰＤのＰＤデカップリングネットワークにおけるフィルタ要件は、本発明によって緩和される。ＰｏＤＬシステムの差動データ部分は、本発明に関連がなく、従来通りであり得る。
【００２１】
ＰＳＥ電圧の変化ｄＶＰＳＥ／ｄｔに対するＰＨＹの端子電圧応答の分析は、回路の減衰率に応じて、３つの形態、すなわち、過小減衰、臨界減衰、または過大減衰のうちの１つをとり得るが、定常状態では、以下のように示され得る。
【数１】
2017514454.tif 000003
式中、ＰＨＹのインピーダンスは、２×５０Ωと仮定され、ＣＰＨＹは、ＰＨＹのＤＣ遮断コンデンサＣ１−Ｃ４の静電容量である。
【００２２】
故に、ｄＶＰＳＥ／ｄｔにおけるスルーレート制限が、いずれかのＰＨＹにおける電圧摂動の大きさを制約するために要求される。
【００２３】
ＰＳＥに対して、種々の回路トポロジが、ＰＨＹ端子における結果として生じる電圧過渡の大きさが制限されることを確実にするために、必要に応じて、ｄＶＰＳＥ／ｄｔを制限するために使用され得る。
【００２４】
図２は、ＰＳＥ２０内の回路アーキテクチャを図示し、低圧側Ｎ−チャネルＭＯＳＦＥＴ  Ｍ３は、電力信号電圧の変動が生じるとき、ＰＳＥ２０の始動中のみ、電流源２２によるプルアップ電流Ｉ１を用いて増進される。始動中、スイッチ２４は、開放され、電流Ｉ１が、ＭＯＳＦＥＴ  Ｍ３のゲートをプルアップし、接地とインダクタＬ２の底部端子との間のその伝導性を増加させることを可能にする。始動時、ＭＯＳＦＥＴ  Ｍ３のドレインにおけるｄＶ／ｄｔは、非常に大きく、したがって、電流は、コンデンサＣ５によって、ドレインとゲートとの間で伝導され、ゲートに印加される電流源２２からの電流のパーセンテージを低減させるであろう。これは、ＭＯＳＦＥＴ  Ｍ３のターンオン時間を制限する。ｄＶ／ｄｔが減少させられる（かつコンデンサＣ５の中への電流が減少させられる）につれて、ゲートに印加される電流源２２からの電流のパーセンテージは、ＭＯＳＦＥＴ  Ｍ３が完全にオンになる（すなわち、ＶＰＳＥ−がほぼ接地される）まで増加される。したがって、コンデンサＣ５は、ｄＶ／ｄｔを約Ｉ（Ｉ１）／Ｃ５未満に制限するために、ＭＯＳＦＥＴ  Ｍ３のドレインからゲートにフィードバックを提供する。この技法は、ＭＯＳＦＥＴのための周知のミラー効果を使用する。電流源２２またはコンデンサＣ５は、任意の所望の率でＭＯＳＦＥＴ  Ｍ３の伝導性を増加させ、ｄＶ／ｄｔを制限するように選択されることができる。ｄＶ／ｄｔの制限は、データ完全性を保存し、カップリング／デカップリングネットワークのフィルタ処理要件を緩和する。
【００２５】
始動増加終了時、スイッチ２４は、開放したままであり、電流Ｉ１は、ＭＯＳＦＥＴ  Ｍ３を完全にオンにし、Ｍ３にその線形領域内で動作させる。コンデンサＣ５は、次いで、開回路として作用する。スイッチ２４の閉鎖は、ゲートを放電させ、ＭＯＳＦＥＴ  Ｍ３をオフにし、ＰＤへの電力信号を終了させるためのものである。追加される構成要素は、コンデンサＣ５が小型であり得るため、ＰＳＥコントローラと同一チップ上で製作され得る。
【００２６】
多くの他のタイプの回路が、図２の制限回路の代わりに使用され、始動中または任意の他の時間中のＶＰＳＥ−またはＶＰＳＥ＋の時間変化率を制限し得る。
【００２７】
さらに、ＤＣ電圧源１３によって生成される雑音が問題となる場合、電圧調整器が、ＶＰＳＥ＋およびＶＰＳＥ−端子に印加される電圧を平滑化するために含まれ得る。
【００２８】
図３Ａおよび４は、始動中またはその後にＰＤ負荷電流の急変によって生じる、ＰＤにおけるｄＶ／ｄｔを制限する回路を示す。
【００２９】
ＰＤに対して、ＶＰＤ（すなわち、デカップリングネットワークによるフィルタ処理後のＰＤ電圧）とＶＰＨＹ（すなわち、ペア線を横断する電圧）との間の関係は、ＶＰＳＥおよびＶＰＨＹに対するものと同一である。寄生抵抗の影響を無視すると、ｄＶＰＤ／ｄｔとＰＤ電流ＩＰＤとの間の定常状態関係は、以下となる。
【数２】
2017514454.tif 000004
【００３０】
故に、ＰＤ電流の二次導関数は、ＰＨＹの端子に見られる電圧過渡の大きさを制限するために制約されるべきである。
【００３１】
ＰＤ電流における時間変化率を制限する回路アーキテクチャは、ＰＨＹ電圧過渡を制限する手段をもたらす。
【００３２】
図３Ａは、ＰＤ３０内のｄＶＰＤ／ｄｔが制限される回路アーキテクチャを図示する。ＰＤ負荷（図示せず）は、ＤＣ−ＤＣコンバータのＶｏｕｔ端子に接続される。コンバータは、流入ＰｏＤＬ電圧をＰＤ負荷によって使用される調整された標的電圧（例えば、５ボルト）に変換する。そのような負荷は、自動的に、スタンバイモードになるか、またはそこから抜け出て、その電流を急変させ得る。負荷電流のそのような急変は、典型的には、ＰｏＤＬ電圧の急変を生じさせる。
【００３３】
図３Ａでは、入力コンデンサＣＩＮは、ＶＰＤ＋およびＶＰＤ−ラインを横断する電圧を部分的に平滑化する。微分器回路３２は、ＶＰＤ＋およびＶＰＤ−ラインを横断する電圧を検出し、ｄＶ／ｄｔに比例する電圧を出力する。一般的微分器回路が、図３Ｂに示される。図３Ｂの回路内のＲおよびＣの値は、Ｖｏｕｔ対ｄＶ／ｄｔの所望の比を得るように調節可能である。
【００３４】
微分器回路３２の出力は、差動増幅器３４によって、固定スルー限界基準電圧（閾値電圧）に関して区別される。増幅器３４の出力は、電圧モードバックＤＣ−ＤＣコンバータのために、制御増幅器３６の負の入力にフィードされ、したがって、ＶＰＤのｄＶ／ｄｔが閾値を超えないように、コンバータのデューティサイクルの時間変化率を制限する。
【００３５】
固定基準電圧ＲＥＦが、制御増幅器３６の正の入力に印加されている。コンバータの出力電圧ＶＯＵＴは、制御増幅器３６の別の負の入力に印加される。
【００３６】
制御増幅器３６のアナログ出力は、パルス幅変調器（ＰＷＭ）３８の制御信号として働く。ＰＷＭ３８は、従来通りであり得、制御電圧を鋸歯波形と比較し得る。ＰＷＭ３８出力が低いとき、ＮＭＯＳトランジスタＭ１は、オフになり、ＰＭＯＳトランジスタＭ２は、オンになり、インダクタＬ５のために新しい充電サイクルを開始する。出力コンデンサＣＯＵＴは、ＰＤ負荷のためのコンバータの出力を平滑化する。ＰＤ負荷がスタンバイモードから抜け出てより多くの電流を引き込む場合などにデューティサイクルの変化を制御することによって、コンバータがインダクタＬ５の充電時間の増加を試みる場合、高速出力電圧調整を犠牲にして、負荷の中への電流のより平滑な増加が存在するであろう。この電流のより平滑な増加は、ＶＰＤ＋およびＶＰＤ−ラインのｄＶ／ｄｔが閾値限界を超えないように、ＶＰＤ＋およびＶＰＤ−ラインを横断するｄＶ／ｄｔを動的に減少させる。これは、ＰＤ負荷電流のｄＩ／ｄｔ（およびｄ２ＩＰＤ／ｄｔ２）を制限する。したがって、ＰＤ負荷の変化（例えば、スタンバイモードになる、またはそこから抜け出る）は、デカップリング構成要素Ｃ３、Ｃ４、Ｌ３、およびＬ４のためのフィルタ処理要件が減少させられるように、ｄＶ／ｄｔに制限された影響を及ぼすであろう。
【００３７】
多くの他のタイプのＤＣ−ＤＣコンバータが、図３Ａに示されるバックタイプの代わりに、使用され得る。
【００３８】
図４に示されるように、ｄ２ＩＰＤ／ｄｔ２を制限するための別のアプローチは、ＰＷＭデューティサイクルの時間変化率を制限するために、ＤＣ−ＤＣコンバータの制御電圧のスルーレートを直接制限することを伴う。ＶＰＤの変化がＩＰＤの変化に起因してわずかであると仮定すると、ｄ２ＩＰＤ／ｄｔ２とバックＤＣ−ＤＣコンバータのデューティサイクルとの間の関係は、およそ以下となる。
【数３】
2017514454.tif 000005
【００３９】
故に、コンバータのデューティサイクルの時間変化率を直接制限することは、ＰＨＹにおける電圧過渡の大きさを制限するために十分であり得ることが分かる。
【００４０】
図４は、電圧モードバックコンバータを図示し、ループ増幅器の制御電圧スルーレートは、ＰＷＭデューティサイクルの時間変化率を制限するために、スルーレート制限増幅器４４によって制限され、デューティサイクルは、制御電圧に比例する。出力電圧ＶＯＵＴは、差動増幅器４６の負の入力に印加され、固定基準電圧ＲＥＦは、正の入力に印加される。差動増幅器４６の出力は、標的電圧からのＶＯＵＴの偏差を表す。スルーレート制限増幅器４４は、その出力をその負の入力端子にフィードするトランスコンダクタンス増幅器であり、スルーコンデンサＣＳＬＥＷは、出力における最大変化率を決定する。出力は、制御電圧をＰＷＭ３８に供給し、ＤＣ−ＤＣコンバータのデューティサイクルを決定する。デューティサイクルの時間変化率を制御することによって、電力信号のｄＶ／ｄｔは、制限される。したがって、データ完全性は、ＤＣ遮断コンデンサＣ３およびＣ４によって通されない電力信号内の低下させられたｄＶ／ｄｔによって維持される。
【００４１】
多くの他のタイプの回路が、ＰＤ内のＤＣ−ＤＣコンバータのデューティサイクルのスルーレートを制限し、ＰＤ負荷の急変が電力信号内の問題となるｄＶ／ｄｔをもたらすことを防止するために使用され得る。
【００４２】
用語ＰＳＥおよびＰＤは、本開示全体を通して、電力を供給する機器と、電力を受信する機器とを識別するために使用され、そのような機器／デバイスは、規定されない限り、イーサネット（登録商標）機器／デバイスに制限されない。
【００４３】
本発明の特定の実施形態が示され、説明されているが、そのより広い側面で本発明から逸脱することなく、変更および修正が行われ得、したがって、添付の請求項は、それらの範囲内に全てのそのような変更および修正を包含するものであることが、当業者に明白となるであろう。
本発明は、以下の項目をさらに提供する。
（項目１）
単一ペア線を介する電力および差動データ伝送を可能にするパワーオーバーデータライン（ＰｏＤＬ）システムであって、
前記ペア線に結合されている給電機器（ＰＳＥ）内の受動的カップリングネットワークであって、前記受動的カップリングネットワークは、ＤＣ電力信号および差動データを前記ペア線に結合する、受動的カップリングネットワークと、
前記ペア線に結合されている電動デバイス（ＰＤ）内の受動的デカップリングネットワークであって、前記受動的デカップリングネットワークは、前記ＤＣ電力信号および差動データを前記ペア線から分断する、受動的デカップリングネットワークと、
前記受動的カップリングネットワークおよび前記受動的デカップリングネットワークとは別個であるｄＶ／ｄｔ制限回路と
を備え、
前記ｄＶ／ｄｔ制限回路は、１つ以上の能動的構成要素を備え、前記ｄＶ／ｄｔ制限回路は、前記電力信号におけるｄＶ／ｄｔを制限する、システム。
（項目２）
前記ｄＶ／ｄｔ制限回路は、
前記ＰＳＥ内の電力信号ラインと直列のトランジスタと、
前記ＰＳＥ内の制御回路と
を備え、
前記制御回路は、前記電力信号ライン上のｄＶ／ｄｔに応答し、前記制御回路は、前記ｄＶ／ｄｔに応答して、前記ｄＶ／ｄｔが制限されるように前記トランジスタの伝導性を制御する、項目１に記載のシステム。
（項目３）
前記制御回路は、前記電力信号ラインに結合されている第１の端子と、前記トランジスタの制御端子に結合されている第２の端子とを有するコンデンサを備えている、項目２に記載のシステム。
（項目４）
電流を前記トランジスタの制御端子に供給する電流源をさらに備え、前記コンデンサは、前記電流源からの電流を迂回させ、前記ｄＶ／ｄｔを制限する、項目３に記載のシステム。
（項目５）
前記ＰＤは、流入ＰｏＤＬ電圧をＰＤ負荷のための標的電圧に変換するためのＤＣ−ＤＣコンバータを含み、
前記ｄＶ／ｄｔ制限回路は、前記ＤＣ−ＤＣコンバータに結合されているデューティサイクルスルーレート制限回路を備え、前記デューティサイクルスルーレート制限回路は、
ＰＤ負荷電流の変化に応答して、前記コンバータのデューティサイクルのスルーレートを制限し、したがって、前記ＰＤ負荷の中へのｄＩ／ｄｔを減少させ、前記電力信号における減少させられたｄＶ／ｄｔをもたらす、項目１に記載のシステム。
（項目６）
前記デューティサイクルスルーレート制限回路は、
前記電力信号におけるｄＶ／ｄｔに比例する第１の信号を出力する微分器回路と、
前記コンバータの出力電圧に対応する第１のフィードバック信号を受信し、前記出力電圧が標的電圧であるように調整するＤＣ−ＤＣコンバータコントローラ回路と
を備え、
前記第１の信号は、前記コンバータコントローラに提供され、前記コンバータコントローラは、前記ＰＤ負荷の変化に応答して、前記コンバータのデューティサイクルのスルーレートを制限することによって、前記ｄＶ／ｄｔを最大値に制限する、項目５に記載のシステム。
（項目７）
前記デューティサイクルスルーレート制限回路は、スルーレート制限差動増幅器を備え、前記スルーレート制限差動増幅器は、前記デューティサイクルを制御する制御信号を前記コンバータ内に出力する、項目５に記載のシステム。
（項目８）
前記コンバータの出力電圧に対応する電圧を受信する第２の差動増幅器を備え、前記第２の差動増幅器は、基準電圧を受信し、前記第２の差動増幅器の出力は、前記スルーレート制限差動増幅器の入力に結合されている、項目７に記載のシステム。
（項目９）
前記スルーレート制限差動増幅器は、その出力に結合されているコンデンサを備え、前記出力は、前記スルーレート制限差動増幅器の入力に結合されている、項目８に記載のシステム。
（項目１０）
前記ｄＶ／ｄｔ制限回路は、ＰＤ負荷の中へのｄＩ／ｄｔを制限する、項目１に記載のシステム。
（項目１１）
前記受動的カップリングネットワークおよび前記受動的デカップリングネットワークは、
前記電力信号を通すが、前記差動データを遮断するインダクタと、
前記差動データを通すが、前記電力信号を遮断するコンデンサと
を備えている、項目１に記載のシステム。
（項目１２）
前記ＤＣ電力信号は、前記ＰＳＥ内の電圧源によって生成される、項目１に記載のシステム。
（項目１３）
前記差動データは、イーサネット（登録商標）データを備えている、項目１に記載のシステム。
（項目１４）
前記ｄＶ／ｄｔ制限回路は、ＰＤ負荷電流変動を制限するｄ２Ｉ／ｄｔ２制限回路を前記ＰＤ内に備えている、項目１に記載のシステム。
（項目１５）
単一ペア線を介する電力および差動データ伝送を可能にするパワーオーバーデータライン（ＰｏＤＬ）システムであって、
前記ペア線に結合されている給電機器（ＰＳＥ）内の受動的カップリングネットワークであって、前記受動的カップリングネットワークは、ＤＣ電力信号および差動データを前記ペア線に結合する、受動的カップリングネットワークと、
前記ペア線に結合されている電動デバイス（ＰＤ）内の受動的デカップリングネットワークであって、前記受動的デカップリングネットワークは、前記ＤＣ電力信号および差動データを前記ペア線から分断する、受動的デカップリングネットワークと、
前記受動的カップリングネットワークおよび前記受動的デカップリングネットワークとは別個であるｄ２Ｉ／ｄｔ２制限回路と
を備え、
前記ｄ２Ｉ／ｄｔ２制限回路は、１つ以上の能動的構成要素を備え、前記ｄ２Ｉ／ｄｔ２制限回路は、前記電力信号におけるｄＶ／ｄｔを制限する、システム。
（項目１６）
前記ＰＤは、流入ＰｏＤＬ電圧をＰＤ負荷のための標的電圧に変換するためのＤＣ−ＤＣコンバータを含み、
前記ｄ２Ｉ／ｄｔ２制限回路は、前記ＤＣ−ＤＣコンバータに結合されているデューティサイクルスルーレート制限回路を備え、前記デューティサイクルスルーレート制限回路は、ＰＤ負荷電流の変化に応答して、前記コンバータのデューティサイクルのスルーレートを制限し、したがって、前記ＰＤ負荷の中へのｄＩ／ｄｔを減少させ、前記電力信号における減少させられたｄＶ／ｄｔをもたらす、項目１５に記載のシステム。
（項目１７）
前記デューティサイクルスルーレート制限回路は、
前記電力信号におけるｄＶ／ｄｔに比例する第１の信号を出力する微分器回路と、
前記コンバータの出力電圧に対応する第１のフィードバック信号を受信し、前記出力電圧が標的電圧であるように調整するＤＣ−ＤＣコンバータコントローラ回路と
を備え、
前記第１の信号は、前記コンバータコントローラに提供され、前記前記コンバータコントローラは、前記ＰＤ負荷の変化に応答して、前記コンバータのデューティサイクルのスルーレートを制限することによって、前記ｄ２Ｉ／ｄｔ２を最大値に制限する、項目１６に記載のシステム。
（項目１８）
前記デューティサイクルスルーレート制限回路は、スルーレート制限差動増幅器を備え、前記スルーレート制限差動増幅器は、前記デューティサイクルを制御する制御信号を前記コンバータ内に出力する、項目１６に記載のシステム。
（項目１９）
前記スルーレート制限差動増幅器は、その出力に結合されているコンデンサを備え、前記出力は、前記スルーレート制限差動増幅器の入力に結合されている、項目１８に記載のシステム。
（項目２０）
前記ｄ２Ｉ／ｄｔ２制限回路は、ＰＤ負荷の中へのｄＩ／ｄｔを制限する、項目１５に記載のシステム。
【図１】
2017514454.tif 000006
【図２】
2017514454.tif 000007
【図３Ａ】
2017514454.tif 000008
【図３Ｂ】
2017514454.tif 000009
【図４】
2017514454.tif 000010
【国際調査報告】
2017514454.tif 000011
2017514454.tif 000012
2017514454.tif 000013