(57)【要約】  電子ビーム直接描画（ＥＢＤＷ）および極端紫外線リソグラフィ（ＥＵＶＬ）のような次世代リソグラフィ（ＮＧＬ）プロセスを用いて、インダクタおよびキャパシタのような集積型パッシブデバイスを形成するための技術を開示する。本技術は、インダクタ（例えば、スパイラルインダクタ）およびキャパシタ（例えば、金属フィンガキャパシタ）のような多種多様な集積型パッシブデバイスを形成するのに使用され得、そのようなデバイスは１９３ｎｍフォトリソグラフィを用いて形成された場合よりも高い密度、精度、および品質係数（Ｑ）値を有する。形成された高Ｑかつ高密度のパッシブデバイスは、無線周波数（ＲＦ）およびアナログ回路において、これらの回路の性能を向上させるのに使用され得る。例えば、形成される構造のラインエッジラフネス（ＬＥＲ）、実現可能な解像度／限界寸法、コーナ部のシャープネス、および／または密度の改善に基づいて、精度の向上が実現され得る。
2017527978.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、接続された複数のライン部を有する導電性コイルと
を備え、
前記複数のライン部はそれぞれ、４ｎｍ以下のラインエッジラフネス（ＬＥＲ）を有する、インダクタ。
【請求項２】
前記導電性コイルは、少なくとも１種の金属材料を含む、請求項１に記載のインダクタ。
【請求項３】
前記複数のライン部はそれぞれ、２ｎｍ以下のＬＥＲを有する、請求項１に記載のインダクタ。
【請求項４】
前記複数のライン部のうちの隣接する略平行な任意の２つの間の最大距離は、３０ｎｍである、請求項１に記載のインダクタ。
【請求項５】
前記複数のライン部のうちの任意の２つの間の角度は、９０°からその５°以内である、請求項１に記載のインダクタ。
【請求項６】
前記インダクタは、前記インダクタが１９３ｎｍフォトリソグラフィを用いて形成された場合に実現され得るものよりも高いＱ値を有する、請求項１に記載のインダクタ。
【請求項７】
請求項１から６のいずれか１項に記載のインダクタを備える、無線周波数（ＲＦ）またはアナログ回路。
【請求項８】
請求項１から６のいずれか１項に記載のインダクタを備える、コンピューティングシステム。
【請求項９】
基板と、
複数の導電性フィンガの第１のセットと、
複数のフィンガの前記第１のセットと絡合した複数の導電性フィンガの第２のセットと
を備え、
複数のフィンガの前記第１のセットおよび前記第２のセットは、接続された複数のライン部を含み、前記複数のライン部はそれぞれ、４ｎｍ以下のラインエッジラフネス（ＬＥＲ）を有する、キャパシタ。
【請求項１０】
複数のフィンガの前記第１のセットおよび前記第２のセットは、少なくとも１種の金属材料を含む、請求項９に記載のキャパシタ。
【請求項１１】
前記複数のライン部はそれぞれ、２ｎｍ以下のＬＥＲを有する、請求項９に記載のキャパシタ。
【請求項１２】
前記複数のライン部のうちの隣接する略平行な任意の２つの間の最大距離は、３０ｎｍである、請求項９に記載のキャパシタ。
【請求項１３】
前記複数のライン部のうちの任意の２つの間の角度は、９０°からその５°以内である、請求項９に記載のキャパシタ。
【請求項１４】
前記キャパシタは、前記キャパシタが１９３ｎｍフォトリソグラフィを用いて形成された場合に実現され得るものよりも高いＱ値を有する、請求項９に記載のキャパシタ。
【請求項１５】
請求項９から１４のいずれか１項に記載のキャパシタを備える、無線周波数（ＲＦ）またはアナログ回路。
【請求項１６】
請求項９から１４のいずれか１項に記載のキャパシタを備える、コンピューティングシステム。
【請求項１７】
基板を提供する段階と、
導電層を前記基板上に形成する段階と、
レジストを前記導電層上に形成する段階と、
１つのマスクを必要とするかまたはマスクを必要とせず、３０ｎｍ未満の限界寸法を有するレジスト形状を実現することが可能なリソグラフィプロセスを用いて前記レジストをパターニングする段階と、
前記パターニングする段階により得られたパターンを前記導電層へとエッチングする段階と
を備える、パッシブデバイスを形成する方法。
【請求項１８】
前記リソグラフィプロセスは、電子ビームリソグラフィである、請求項１７に記載の方法。
【請求項１９】
前記電子ビームリソグラフィは、多重ビームを含む、請求項１８に記載の方法。
【請求項２０】
前記リソグラフィプロセスは、マスクレスである、請求項１７に記載の方法。
【請求項２１】
前記リソグラフィプロセスは、極端紫外線リソグラフィ（ＥＵＶＬ）である、請求項１７に記載の方法。
【請求項２２】
前記リソグラフィプロセスは、ナノインプリントリソグラフィである、請求項１７に記載の方法。
【請求項２３】
前記パッシブデバイスは、インダクタである、請求項１７に記載の方法。
【請求項２４】
前記パッシブデバイスは、キャパシタである、請求項１７に記載の方法。
【請求項２５】
前記リソグラフィプロセスは、レジスト形状に対して４ｎｍ以下のラインエッジラフネス（ＬＥＲ）を実現し得る、請求項１７から２４のいずれか１項に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
どのような回路設計においても、集積型パッシブデバイスの特性は回路性能全体に著しい影響を及ぼす。アクティブデバイスとは異なり、パッシブデバイスは機能するための外部エネルギー源を必要としない。代わりに、パッシブデバイスは、例えば外部抵抗により電流の流れを妨げるか、容量により電荷を格納するか、またはインダクタンスにより電流変化に応じて電圧を発生させる。インダクタ、キャパシタ、およびインダクタ・キャパシタ回路（ＬＣ回路）の品質係数（Ｑ）は多くの場合、例えば無線周波数（ＲＦ）およびアナログ回路における複数のコンポーネントの性能の指標を提供するのに用いられる。Ｑは、システム内に格納されたエネルギー量に対するエネルギー損失を示す。従って、Ｑが高いほど、エネルギー損失率が低くなる。
【図面の簡単な説明】
【０００２】
【図１Ａ】図１Ｃに示される構造を形成するのに使用されるダブルパターニングフォトリソグラフィのマスクの例を図示する。
【図１Ｂ】図１Ｃに示される構造を形成するのに使用されるダブルパターニングフォトリソグラフィのマスクの例を図示する。
【図１Ｃ】１９３ｎｍフォトリソグラフィを用いて形成された構造を図示する。
【図２】ラインエッジラフネス（ＬＥＲ）の概念を説明する一助とするべく、左エッジおよび右エッジの２つのエッジを有する単一のレジスト形状ラインを図示する。
【図３Ａ】本開示の実施形態による基板上に形成されたインダクタの例を図示する。
【図３Ｂ】本開示の実施形態による基板上に形成されたキャパシタの例を図示する。
【図４】例示的実施形態による、本明細書に開示の技術を用いて形成された集積型パッシブデバイス（例えば、インダクタおよび／またはキャパシタ）のような集積回路構造またはデバイスにより実装されるコンピューティングシステムを図示する。
【発明を実施するための形態】
【０００３】
電子ビーム直接描画（ＥＢＤＷ）および極端紫外線リソグラフィ（ＥＵＶＬ）のような次世代リソグラフィ（ＮＧＬ）プロセスを用いて、インダクタおよびキャパシタのような集積型パッシブデバイスを形成するための技術を開示する。本技術は、インダクタ（例えば、スパイラルインダクタ）およびキャパシタ（例えば、金属フィンガキャパシタ）のような多種多様な集積型パッシブデバイスを形成するのに使用され得、そのようなデバイスは１９３ｎｍフォトリソグラフィを用いて形成された場合よりも高い密度、精度、および品質係数（Ｑ）値を有する。形成された高Ｑかつ高密度のパッシブデバイスは、無線周波数（ＲＦ）およびアナログ回路において、これらの回路の性能を向上させるのに使用され得る。例えば、形成される構造のラインエッジラフネス（ＬＥＲ）、実現可能な解像度／限界寸法、コーナ部のシャープネス、および／または密度の改善に基づいて、精度の向上が実現され得る。多くの構成および変形例が、本開示に照らして明らかとなる。
【０００４】
［概要］
前述した通り、インダクタ、キャパシタおよびインダクタ・キャパシタ回路（ＬＣ回路）の品質係数（Ｑ）は多くの場合、例えば無線周波数（ＲＦ）およびアナログ回路における複数のコンポーネントの性能の指標を提供するのに用いられる。概して、高Ｑのインダクタ、キャパシタ、およびＬＣ回路が望ましい。このことは、高Ｑのインダクタおよびキャパシタを必要とする高周波回路に特に当てはまる。Ｑは、係るコンポーネントの密度、精度、およびラインシャープネスの改善を含む、いくつかの方法で改善され得る。従来、ＲＦおよびアナログ回路の集積型インダクタおよびキャパシタを形成するのには、１９３ｎｍフォトリソグラフィが用いられてきた。しかしながら、１９３ｎｍフォトリソグラフィは、特に１００ｎｍ未満の解像度での適用において、多くの制限を有している。そのような制限としては、制限を少数挙げるだけでも、複数のリソグラフィプロセスが必要なこと、複数のマスクが必要なこと、追加の材料が必要なこと、精度の不足、高密度コンポーネントを形成する能力の不足、シャープな角を形成する能力の不足、および形成された構造全体の整合性の不足が挙げられる。例えば、図１Ａおよび図１Ｂは、図１Ｃに示される構造を形成するのに使用されるダブルパターニングフォトリソグラフィのマスクの例を図示する。図１Ａおよび図１Ｂにおけるマスクパターンを図１Ｃにおける得られる構造と比較すると、マスクパターンにおけるラインの真直度および９０°角のシャープネスは、得られる構造において保持されなかったことがわかる。換言すると、従来の１９３ｎｍフォトリソグラフィを用いて形成された図１Ｃにおける得られる構造は、望ましくないラインラフネスおよびコーナ部の丸みを含む。この結果、特に１００ｎｍ未満での適用において、高い精度、正確度、および密度を有するデバイスを作成することが不可能になる。デバイスの精度、正確度、および密度が低下するにつれデバイスのＱ値も低下するので、このような制約は形成されるデバイスのＱ値を低減させる。
【０００５】
レジスト形状ラインの幅の変動がラインの長さ全体にわたって生じる場合、この変動はラインワイズラフネス（ＬＷＲ）と呼ばれる。これらの変動をレジスト形状ラインの１つのエッジのみに沿って検討する場合、これはラインエッジラフネス（ＬＥＲ）と呼ばれる。ＬＥＲは特に１００ｎｍ以下のオーダの形状サイズにおいて重要となり、諸問題の重大な原因となり得る。ＬＥＲは通常、真直線からのラインエッジの３つの標準偏差として特徴づけられる。例えば、図２は、左エッジ２０２および右エッジ２０４の２つのエッジを有する単一のレジスト形状ライン２００を図示する。図２に見られるように、左エッジ２０２は完全に真直ではなく、真直な点線からの偏差を有する。これらの偏差は、真直線の右方への偏差Ｘ１および真直線の左方への偏差Ｘ２として示される。またラインエッジの所与の部分における最大偏差の合計は、Ｘ３、つまり偏差Ｘ１の最大値と偏差Ｘ２の最大値との組み合わせとして定量化され得る。１９３ｎｍフォトリソグラフィは通常、４ｎｍ以上のＬＥＲ値を有し、これは高周波回路で使用されるインダクタおよびキャパシタのような集積型パッシブデバイスにおいて高いレベルの精度および正確度を実現することにおける制限要因である。
【０００６】
従って、本開示の１または複数の実施形態により、電子ビーム直接描画（ＥＢＤＷ）および極端紫外線リソグラフィ（ＥＵＶＬ）のような次世代リソグラフィ（ＮＧＬ）プロセスを用いて集積型パッシブデバイスを形成するための技術を開示する。本開示に照らして明らかとなるように、ナノインプリントリソグラフィのような他のＮＧＬプロセスを用いて本明細書に記載の集積型パッシブデバイスを形成してもよく、従って本開示は、別途指示がない限り、任意のＮＧＬプロセスに限定されることを意図するものではない。本技術は、インダクタ（例えば、スパイラルインダクタ）およびキャパシタ（例えば、金属フィンガキャパシタ（ＭＦＣ））のような多種多様な集積型パッシブデバイスを形成するのに使用され得、そのようなデバイスは１９３ｎｍフォトリソグラフィを用いて形成された場合よりも高い密度、精度、およびＱ値を有する。この結果、集積型パッシブデバイスの性能および歩留りが向上する。このことはＲＦ、ＬＣ、およびアナログ回路に対して有益であり、高精度かつ高Ｑ値のコンポーネントを必要とする（高３ｄｂカットオフ周波数構造のような）高周波回路に対して特に重要である。
【０００７】
いくつかの実施形態において、本明細書に記載の技術で（例えば、ＥＢＤＷまたはＥＵＶＬを用いて）インダクタおよびキャパシタを形成することにより、例えば４ｎｍ未満または２ｎｍ未満のＬＥＲのような改善されたＬＥＲを有する構造を得ることができる。更に、本明細書に記載の技術により、３０ｎｍ以下（またはさらに１０ｎｍ以下）の限界寸法を有するレジスト形状を形成する場合でも、精密なレジスト形状を形成することが可能となる。精度の向上により、インダクタおよびキャパシタがより高い密度で形成されることが可能となり、それにより得られる構造のＱ値が向上する。また本明細書に記載の技術により、正確度および／または限界寸法の均一性（ＣＤＵ）の向上が可能となり得る。パッシブデバイス内の寄生抵抗もまた、（例えば、１９３ｎｍフォトリソグラフィを用いて実現可能なものと比較して）よりシャープなコーナ部を有するパッシブデバイスを形成する能力により最小化される。また、これらの改善された結果は、（用いられる特定のＮＧＬプロセスによっては）１つのリソグラフィプロセスを用いて、かつ１つのマスクを用いてまたはマスクなしで実現され、このことは１９３ｎｍフォトリソグラフィに対する別の利点となる。何故ならば、１９３ｎｍフォトリソグラフィでは、例えば１００ｎｍ未満の解像度に達するには複数のリソグラフィプロセスおよび複数のマスクが必要であるからである。
【０００８】
（例えば、走査型／透過型電子顕微鏡（ＳＥＭ／ＴＥＭ）および／または組成マッピングを用いた）分析によると、１または複数の実施形態によって構成された構造またはデバイスは実際に、従来の１９３ｎｍフォトリソグラフィを用いて形成された構造またはデバイスと比較して向上した精度、密度、および／またはＱ値を有する集積型パッシブデバイスとなることが示される。例えば、本明細書で様々に記載される技術を用いて形成されたデバイスは、４ｎｍ以下、２ｎｍ以下、または他の好適な高精度上限のＬＥＲ値を有する真直なライン部のような精密なレジスト形状を含み得る。本明細書で様々に記載される技術を用いて形成されたデバイスはまた、１００ｎｍ未満、３０ｎｍ未満、１０ｎｍ未満、または他の好適な上限の限界寸法を有する精密なレジスト形状を含み得る。また、本明細書に記載の技術を用いて形成された集積型パッシブデバイスは、係るデバイスが１９３ｎｍフォトリソグラフィを用いて形成された場合よりも高いＱ値を実現し得、Ｑ値は、構造が本明細書に記載の技術を用いて形成されたか否かというようなことを決定するべく測定され得る。いくつかの実施形態は、結果としてＱ値を最大２倍、５倍、または１０倍に、またはさらにそれより大きく改善し得る。多くの構成および変形例が、本開示に照らして明らかとなる。
【０００９】
［アーキテクチャおよび方法論］
図３Ａは、本開示の実施形態による基板３００上に形成されたインダクタ３０２の例を図示する。図３Ａに見られるように、インダクタ３０２は、複数の接続されたライン部を有する導電性コイルで形成された集積型スパイラルインダクタである。図３Ｂは、本開示の実施形態による基板３００上に形成されたキャパシタ３０４の例を図示する。図３Ｂに見られるように、キャパシタ３０４は、互いに絡合した複数の導電性フィンガの２つのセットで形成された（金属）フィンガキャパシタであり、複数のフィンガの各セットは複数の接続されたライン部を有する。インダクタ３０２およびキャパシタ３０４は、本明細書に記載の技術を説明するために提供され、また本明細書に記載の技術を用いて形成された２つの得られる構造の例として提供される。しかしながら、インダクタ３０２およびキャパシタ３０４は、本開示を限定することを意図するものではない。本明細書で様々に記載される技術は、導電性材料（例えば、金属含有材料）を基板（例えば、半導体基板）上に形成すること、レジストを導電層上に形成すること、および次いで次世代リソグラフィ（ＮＧＬ）プロセスを用いてレジストをパターニングすることを含み得る。ＮＧＬプロセスは、電子ビームリソグラフィもしくは電子ビーム直接描画（ＥＢＤＷ）、極端紫外線リソグラフィ（ＥＵＶＬ）、または本開示に照らして明らかとなる別の好適なプロセスであってよい。
【００１０】
基板３００は、半導体基板または絶縁体基板のような任意の好適な基板であってよい。例えば、基板３００は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、１または複数のＩＩＩ−Ｖ族材料、ガラス、酸化物材料（例えば、二酸化シリコン）、窒化物材料（例えば、窒化シリコン）、および／または他の好適な半導体もしくは絶縁体材料を含み得る。いくつかの実施形態において、基板３００は、バルク基板、セミコンダクタ・オン・インシュレータ（ＸＯＩであって、ＸはＳｉ、Ｇｅ、またはＳｉＧｅのような半導体材料）または多層構造として構成され得る。他の好適な基板材料および／または構成は、所与の目的用途または最終用途によるものであり、本開示に照らして明らかとなる。
【００１１】
導電層（例えば、そこからインダクタ３０２およびキャパシタ３０４が形成された層）は、１または複数の金属または合金のような任意の好適な材料を含み得る。例えば、導電性材料は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、および／または任意の他の導電性材料を含み得る。いくつかの実施形態において、導電性材料は、１または複数の強磁性材料（例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、フェライト等）のような磁性材料を含み得る。導電層は、物理蒸着（ＰＶＤ）プロセス（スパッタ堆積など）、化学蒸着（ＣＶＤ）プロセス、原子層堆積（ＡＬＤ）プロセス、分子ビームエピタキシ（ＭＢＥ）プロセス、および／または他の好適な成長または堆積プロセスのような任意の好適な技術を用いて基板３００上に形成され得る。他の好適な導電性材料および／または構成は、所与の目的用途または最終用途によるものであり、本開示に照らして明らかとなる。
【００１２】
インダクタ３０２およびキャパシタ３０４を形成する一助とするのに用いられるレジスト（不図示）は、限定されないが、有機フォトレジスト材料（例えば、ポリ（メチルメタクリレート）、ポリ（ジメチルグルタルイミド）、フェノールホルムアルデヒド樹脂、ＳＵ−８、または他のポリマー）、無機フォトレジスト材料（例えば、カルコゲナイド）、分子フォトレジスト材料（例えば、トルキセン）、高解像度レジスト（例えば、水素シルセスキオキサン（ＨＳＱ））、上記のハイブリッド、および／または導電性材料層上でレジストとして使用するのに好適な任意の他の材料を含む任意の好適な材料を含み得る。レジスト材料は、限定されないが、スピンコーティングを含む任意の好適なプロセスを用いて堆積され得る。レジスト材料およびレジストの厚さは、いくつかの例において、レジストをパターニングするのに用いられるリソグラフィプロセスに基づいて選択され得る。例えば、電子ビームリソグラフィまたはＥＢＤＷを用いる場合、レジストは、電子ビームにより溶解度を変化させることが可能な電子感応性薄膜であってよい。しかしながら、いくつかの例において、好適なフォトレジストは電子ビーム露光に使用され得る。他の好適なレジスト材料および／または構成は、所与の目的用途または最終用途によるものであり、本開示に照らして明らかとなる。
【００１３】
レジストは、導電層上に堆積された後、１または複数のリソグラフィプロセスを用いてパターニングされ得る。いくつかの実施形態において、レジストは、電子ビームリソグラフィまたはＥＢＤＷ、ＥＵＶＬ、ナノインプリントリソグラフィ、もしくは他の好適なＮＧＬプロセスを用いてパターニングされる。いくつかの実施形態において、リソグラフィプロセスは、１つのマスクを必要とし得るかまたはマスクを必要とし得ず、また１つのリソグラフィプロセスのみを必要とし得る。例えば、ＥＢＤＷはマスクレスのリソグラフィプロセスであり、単一のリソグラフィプロセスでレジストをパターニングするのに１または複数の収束電子ビームが用いられ得る。別の例において、ＥＵＶＬは、単一のリソグラフィプロセスでレジストをパターニングするのに極端紫外線波長（例えば、１３．５ｎｍ）および単一のマスクを用いる。いくつかのそのような実施形態において、リソグラフィプロセスは、例えば、１００ｎｍ未満、５０ｎｍ未満、３０ｎｍ未満、または１０ｎｍ未満の解像度を実現することが可能であることを含め、１つのマスクを使用するかまたはマスクを使用せずとも、高精度のレジスト形状を実現することが可能であり得る。換言すると、本明細書でさらに詳細に説明するように、インダクタ３０２およびキャパシタ３０４を形成するのに用いられるリソグラフィプロセスは、１００ｎｍ未満、５０ｎｍ未満、３０ｎｍ未満、または１０ｎｍ未満の限界寸法を有するレジスト形状を実現することが可能であり得る。
【００１４】
リソグラフィプロセスが行われた後、レジストを適切にパターニングするべく、続くレジスト処理が必要となり得る。例えば、そのような処理は、適当な溶媒を使用して、リソグラフィ処理または他の好適な処理の際に露光された領域を除去することを含み得る。レジストが適切にパターニングされた後、下地の導電層は、パターンをその層に転写するべくエッチングされ得る。いくつかの実施形態において、任意の好適なウェットまたはドライエッチングが用いられ得、エッチャントおよび／またはエッチングプロセスは、レジストの諸特性（例えば、レジストの材料および／または厚さ）および／または導電層の諸特性（例えば、層の材料および／または厚さ）により規定され得る。レジストパターンが転写されたら、レジストは、レジスト剥離または平坦化プロセスのような任意の好適なプロセスを用いて除去され得る。インダクタ３０２およびキャパシタ３０４は、レジストが除去されて下地のパターニングされた導電層を露出させた後に形成された、２つのそのように得られる構造を示す。
【００１５】
図３Ａおよび図３Ｂに見られるように、インダクタ３０２およびキャパシタ３０４はそれぞれ、複数のライン部を有し、複数のライン部はそれぞれ幅Ｗを有し、隣接する略平行な複数のライン部から間隔Ｓだけ離間されている。前述した通り、ＥＢＤＷおよびＥＵＶＬのようなＮＧＬプロセスを用いることにより、（例えば、１９３ｎｍフォトリソグラフィを用いることと比較して）より良好な解像度を実現することが可能となる。いくつかの実施形態において、より良好な解像度により、ＳおよびＷについて１００ｎｍ未満、５０ｎｍ未満、３０ｎｍ未満、または１０ｎｍ未満の寸法を実現することが結果として可能となる。インダクタ３０２およびキャパシタ３０４は、構造全体にわたって整合した複数のラインアンドスペース（それぞれ寸法ＷおよびＳを有する）を有するが、本開示はそのように限定されることを意図するものではない。複数のレジスト形状の複数の幅および複数の間隔は、例えば、単一のインダクタおよびキャパシタ内で変化してよい。しかしながら、いくつかの例において、スパイラルインダクタおよび（金属）フィンガキャパシタが均一かつ整合した形状を有することは有益であり得、本明細書に記載の技術は、パッシブデバイスが従来の１９３ｎｍリソグラフィを用いて形成された場合よりも高い限界寸法の均一性（ＣＤＵ）を実現し得る。
【００１６】
ＥＢＤＷおよびＥＵＶＬのようなＮＧＬプロセスを用いてインダクタ３０２およびキャパシタ３０４を形成することはまた、（例えば、従来の１９３ｎｍリソグラフィを用いることと比較して）改善されたラインエッジラフネス（ＬＥＲ）値を実現することが可能であるという利益を提供する。例えば、ＮＧＬプロセスは、４ｎｍ以下、３ｎｍ以下、２ｎｍ以下、１ｎｍ以下、または本開示に照らして明らかとなる構造におけるラインのＬＥＲ値のいくらかの他の好適な上限のＬＥＲを実現することを可能とし得る。更に、インダクタ３０２またはキャパシタ３０４の所与の真直なライン部におけるエッジ偏差の最大値（例えば、図２におけるＸ３）は、１０ｎｍ、８ｎｍ、５ｎｍ、２ｎｍ、１ｎｍ、または本開示に照らして明らかとなるいくらかの他の好適な最大量であってよい。このように、高精度のパッシブデバイスは、高周波回路に特に重要な高Ｑ値を有するように形成され得る。また、本明細書に記載の技術は、いくつかの実施形態において、インダクタまたはキャパシタの任意の２つの接続するライン部の間で、６０°から１４０°の間の角度のような様々な角度を実現し得る。いくつかの実施形態において、実現される角度は全て、図３Ａおよび図３Ｂに示される構造の例における場合（全ての角度がちょうど９０°）のように、９０°からその５°以内であり得る。更に、任意の２つのライン部の間のコーナ部は、従来の１９３ｎｍフォトリソグラフィを用いて実現され得るものよりもシャープ（またはより丸くない／丸みがない）である（例えば、図１Ｃにおける形成された構造と図３Ａおよび図３Ｂにおける構造とを比較）。
【００１７】
前述した通り、インダクタ３０２およびキャパシタ３０４は、本明細書に記載の技術を用いて形成された２つの得られる構造の例として提供され、本開示を限定することを意図するものではない。例えば、インダクタ３０２が略正方形の形状を有することが示されるが、本明細書で様々に記載される技術は、他の例を少数挙げるだけでも、長方形、五角形、六角形、または八角形の形状を有するスパイラルインダクタを形成するのに用いられ得る。また、インダクタ３０２が数回のみの巻回を有することが示されるが、本明細書で様々に記載される技術を用いて形成されたインダクタは、任意の数の巻回を有し得る。いくつかの実施形態において、インダクタは、インダクタが従来の１９３ｎｍフォトリソグラフィを用いて形成された場合に可能となるものと比較して、所与の領域においてより多数の巻回を有し得（従って密度が改善される）、それにより改善された／より高いＱ値を有するインダクタが得られる。更に、キャパシタ３０４が、各セットが３つのフィンガを有する複数の絡合フィンガの２つのセットを有することが示されるが、本明細書で様々に記載される技術は、各セットが任意の数のフィンガを有する複数の絡合フィンガの複数のセットを有するキャパシタを形成するのに用いられ得る。説明を完全なものとするために、インダクタ３０２およびキャパシタ３０４は、例えばＲＦまたはアナログ回路を形成する他の複数のパッシブデバイスまたは様々なアクティブデバイスに接続され得る。多くの変形例および構成が、本開示に照らして明らかとなる。
【００１８】
［システムの例］
図４は、例示的実施形態による、本明細書に開示の技術を用いて形成された複数の集積型パッシブデバイス（例えば、複数のインダクタおよび／またはキャパシタ）のような複数の集積回路構造またはデバイスにより実装されるコンピューティングシステム１０００を図示する。見てわかるように、コンピューティングシステム１０００は、マザーボード１００２を収容する。マザーボード１００２は、限定されないが、プロセッサ１００４および少なくとも１つの通信チップ１００６を含む、いくつかのコンポーネントを含み得、プロセッサ１００４および少なくとも１つの通信チップ１００６のそれぞれは、物理的かつ電気的にマザーボード１００２に接続され得るか、さもなければマザーボード１００２内に集積され得る。理解されるように、マザーボード１００２は、例えば、メインボード、メインボードに搭載されたドーターボード、またはシステム１０００の唯一のボード等の任意のプリント回路基板であり得る。
【００１９】
その用途によって、コンピューティングシステム１０００は、物理的にかつ電気的にマザーボード１００２に接続されてもされなくてもよい１または複数の他のコンポーネントを含み得る。これらの他のコンポーネントは、限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ、ＳＴＴＭ等）、グラフィックスプロセッサ、デジタルシグナルプロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、パワーアンプ、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および大容量ストレージデバイス（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）を含み得る。コンピューティングシステム１０００に含まれる複数のコンポーネントのうちのいずれかは、例示的実施形態による、開示の技術を用いて形成された１または複数の集積回路構造またはデバイスを含み得る。いくつかの実施形態において、複数の機能が１または複数のチップ内に集積され得る（例えば、例として通信チップ１００６がプロセッサ１００４の一部であるか、さもなければプロセッサ１００４内に集積され得ることに留意されたい）。
【００２０】
通信チップ１００６は、コンピューティングシステム１０００へおよびコンピューティングシステム１０００からデータを転送するための無線通信を可能にする。用語「無線」およびその複数の派生語は、非固体媒体を介して変調電磁放射線を用いることによりデータ通信し得る回路、デバイス、システム、方法、技術、通信チャネル等を説明するために用いられ得る。この用語は、関連付けられた複数のデバイスが有線を全く含まないことを示唆するものではないが、いくつかの実施形態においてはそうではないこともある。通信チップ１００６は、限定されないが、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生、ならびに３Ｇ、４Ｇ、５Ｇおよびそれ以降のものとして指定される任意の他の複数の無線プロトコルを含むいくつかの無線規格またはプロトコルのうちのいずれかを実装し得る。コンピューティングシステム１０００は、複数の通信チップ１００６を含み得る。例として、第１の通信チップ１００６は、Ｗｉ−Ｆｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）のような短距離無線通信専用であってよく、第２の通信チップ１００６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯ、およびその他のような長距離無線通信専用であってよい。
【００２１】
コンピューティングシステム１０００のプロセッサ１００４は、プロセッサ１００４内にパッケージ化された集積回路ダイを含む。いくつかの実施形態において、プロセッサの集積回路ダイは、本明細書で様々に記載される開示の技術を用いて形成された１または複数の集積回路構造またはデバイスにより実装されるオンボード回路を含む。用語「プロセッサ」は、例として、レジスタおよび／またはメモリからの電子データを処理して、その電子データをレジスタおよび／またはメモリに格納され得る他の電子データへと変換する任意のデバイスまたはデバイスの一部を指し得る。
【００２２】
通信チップ１００６はまた、通信チップ１００６内にパッケージ化された集積回路ダイを含み得る。いくつかのそのような例示的実施形態によれば、通信チップの集積回路ダイは、本明細書で様々に記載される開示の技術を用いて形成された１または複数の集積回路構造またはデバイスを含む。本開示に照らして理解されるように、マルチ規格の無線機能がプロセッサ１００４内に直接集積され得る（例えば、別個の複数の通信チップを有するのではなく、任意の複数のチップ１００６の機能がプロセッサ１００４内に集積される）ことに留意されたい。更に、プロセッサ１００４は、そのような無線機能を有するチップセットであり得ることに留意されたい。つまり、任意の数のプロセッサ１００４および／または通信チップ１００６が使用され得る。同様に、任意の１つのチップまたはチップセットは、内部に集積される複数の機能を有し得る。
【００２３】
コンピューティングシステム１０００は、本明細書に記載の技術を用いて形成された１または複数のパッシブデバイスを含むＲＦまたはアナログ回路を含み得る。ＲＦ回路は、本明細書で様々に記載されるインダクタおよびキャパシタのような高Ｑ値を有するインダクタおよび／またはキャパシタを必要とする（高３ｄｂカットオフ周波数構造のような）高周波回路であってよい。
【００２４】
様々な実装において、コンピューティングデバイス１０００は、ラップトップ、ネットブック、ノートブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテインメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤー、デジタルビデオレコーダ、またはデータを処理する、あるいは本明細書で様々に記載される開示の技術を用いて形成された、１または複数の集積回路構造またはデバイスを採用する任意の他の電子デバイスであり得る。
【００２５】
［更なる例示的実施形態］
以下の複数の例は、更なる複数の実施形態に関するものであり、これらから多くの変形例および構成が明らかとなる。
【００２６】
例１は、基板と、基板上に形成された導電性コイルとを備えるインダクタであって、コイルは複数の接続されたライン部を有し、複数のライン部はそれぞれ、４ｎｍ以下のラインエッジラフネス（ＬＥＲ）を有する。
【００２７】
例２は、例１の主題を含み、基板はシリコン（Ｓｉ）および／またはゲルマニウム（Ｇｅ）を含む。
【００２８】
例３は、例１から２のいずれかの主題を含み、導電性コイルは少なくとも１種の金属材料を含む。
【００２９】
例４は、例１から３のいずれかの主題を含み、複数のライン部はそれぞれ２ｎｍ以下のＬＥＲを有する。
【００３０】
例５は、例１から４のいずれかの主題を含み、複数のライン部のうちの隣接する略平行な任意の２つの間の最大距離は３０ｎｍである。
【００３１】
例６は、例１から５のいずれかの主題を含み、複数のライン部のうちの隣接する略平行な任意の２つの間の最大距離は１０ｎｍである。
【００３２】
例７は、例１から６のいずれかの主題を含み、複数のライン部はそれぞれ３０ｎｍ以下の厚さを有する。
【００３３】
例８は、例１から７のいずれかの主題を含み、複数のライン部はそれぞれ１０ｎｍ以下の厚さを有する。
【００３４】
例９は、例１から８のいずれかの主題を含み、複数のライン部のうちの任意の２つの間の角度は６０°から１４０°の間である。
【００３５】
例１０は、例１から９のいずれかの主題を含み、複数のライン部のうちの任意の２つの間の角度は９０°からその５°以内である。
【００３６】
例１１は、例１から１０のいずれかの主題を含み、複数のライン部のうちの接続された任意の２つの間のコーナ部は、インダクタが１９３ｎｍフォトリソグラフィを用いて形成された場合に実現され得るものよりもシャープである。
【００３７】
例１２は、例１から１１のいずれかの主題を含み、インダクタは、インダクタが１９３ｎｍフォトリソグラフィを用いて形成された場合に実現され得るものよりも高いＱ値を有する。
【００３８】
例１３は、例１から１２のいずれかの主題を含む無線周波数（ＲＦ）またはアナログ回路である。例１４は、例１から１２のいずれかの主題を含むコンピューティングシステムである。
【００３９】
例１５は、基板と、複数の導電性フィンガの第１のセットと、複数のフィンガの第１のセットと絡合した複数の導電性フィンガの第２のセットとを含むキャパシタであって、複数のフィンガの第１のセットおよび第２のセットは複数の接続されたライン部を含み、複数のライン部はそれぞれ４ｎｍ以下のラインエッジラフネス（ＬＥＲ）を有する。
【００４０】
例１６は、例１５の主題を含み、基板はシリコン（Ｓｉ）および／またはゲルマニウム（Ｇｅ）を含む。
【００４１】
例１７は、例１５から１６のいずれかの主題を含み、複数のフィンガの第１のセットおよび第２のセットは少なくとも１種の金属材料を含む。
【００４２】
例１８は、例１５から１７のいずれかの主題を含み、複数のライン部はそれぞれ２ｎｍ以下のＬＥＲを有する。
【００４３】
例１９は、例１５から１８のいずれかの主題を含み、複数のライン部のうちの隣接する略平行な任意の２つの間の最大距離は３０ｎｍである。
【００４４】
例２０は、例１５から１９のいずれかの主題を含み、複数のライン部のうちの隣接する略平行な任意の２つの間の最大距離は、１０ｎｍである。
【００４５】
例２１は、例１５から２０のいずれかの主題を含み、複数のライン部はそれぞれ３０ｎｍ以下の厚さを有する。
【００４６】
例２２は、例１５から２１のいずれかの主題を含み、複数のライン部はそれぞれ１０ｎｍ以下の厚さを有する。
【００４７】
例２３は、例１５から２２のいずれかの主題を含み、複数のライン部のうちの任意の２つの間の角度は６０°から１４０°の間である。
【００４８】
例２４は、例１５から２３のいずれかの主題を含み、複数のライン部のうちの任意の２つの間の角度は９０°からその５°以内である。
【００４９】
例２５は、例１５から２４のいずれかの主題を含み、複数のライン部のうちの接続された任意の２つの間のコーナ部は、キャパシタが１９３ｎｍフォトリソグラフィを用いて形成された場合に実現され得るものよりもシャープである。
【００５０】
例２６は、例１５から２５のいずれかの主題を含み、キャパシタは、キャパシタが１９３ｎｍフォトリソグラフィを用いて形成された場合に実現され得るものよりも高いＱ値を有する。
【００５１】
例２７は、例１５から２６のいずれかの主題を含む無線周波数（ＲＦ）またはアナログ回路である。例２８は、例１５から２６のいずれかの主題を含むコンピューティングシステムである。
【００５２】
例２９は、パッシブデバイスを形成する方法であって、方法は、基板を提供する段階と、導電層を基板上に形成する段階と、レジストを導電層上に形成する段階と、１つのマスクを必要とするかまたはマスクを必要とせず、３０ｎｍ未満の限界寸法を有するレジスト形状を実現することが可能なリソグラフィプロセスを用いてレジストをパターニングする段階と、パターニングする段階により得られたパターンを導電層へとエッチングする段階とを含む。
【００５３】
例３０は、例２９の主題を含み、リソグラフィプロセスは電子ビームリソグラフィである。
【００５４】
例３１は、例３０の主題を含み、電子ビームリソグラフィは多重ビームを含む。
【００５５】
例３２は、例２９から３１のいずれかの主題を含み、リソグラフィプロセスはマスクレスである。
【００５６】
例３３は、例２９の主題を含み、リソグラフィプロセスは極端紫外線リソグラフィ（ＥＵＶＬ）である。
【００５７】
例３４は、例２９の主題を含み、リソグラフィプロセスはナノインプリントリソグラフィである。
【００５８】
例３５は、例２９から３４のいずれかの主題を含み、パッシブデバイスはインダクタである。
【００５９】
例３６は、例２９から３４のいずれかの主題を含み、パッシブデバイスはキャパシタである。
【００６０】
例３７は、例２９から３６のいずれかの主題を含み、導電層は少なくとも１種の金属を含む。
【００６１】
例３８は、例２９から３７のいずれかの主題を含み、リソグラフィプロセスは、レジスト形状に対して４ｎｍ以下のラインエッジラフネス（ＬＥＲ）を実現し得る。
【００６２】
例３９は、例２９から３８のいずれかの主題を含み、リソグラフィプロセスは、レジスト形状に対して２ｎｍ以下のラインエッジラフネス（ＬＥＲ）を実現し得る。
【００６３】
例４０は、例２９から３９のいずれかの主題を含み、リソグラフィプロセスは、１０ｎｍ未満の限界寸法を有するレジスト形状を実現することが可能である。
【００６４】
上述の例示的実施形態の説明は、図解および説明の目的で提示されている。網羅的であること、または本開示を開示される詳細な複数の形態に限定することは意図されていない。本開示に照らして、多くの修正例および変形例が可能である。本開示の範囲が、この詳細な説明によってではなく、むしろ本明細書に添付された特許請求の範囲によって限定されることが意図される。本出願に対し優先権を主張して今後なされる複数の出願は、開示された主題を異なる態様で特許請求し得、概して、本明細書で様々に開示されたか、さもなければ示された１または複数の制限の任意のセットを含み得る。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【国際調査報告】
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