(57)【要約】【課題】本発明は、トライゲート型表示パネルを提供する。【解決手段】いくつかの画素単位と、スキャンラインと、データラインと、ファンアウト領域と、からなる。いくつかの画素単位は、異なるカラーを表示する３つのサブ画素単位を備え、各サブ画素単位上に薄膜トランジスタが設けられ、前記薄膜トランジスタのソース電極は、サブ画素単位の自己コンデンサによって、各サブ画素の充電電極に接続される。スキャンラインは、表示パネルの第１方向に沿って順番に設置されることによって、サブ画素単位上の各薄膜トランジスタのグリッド電極と接続される。データラインは、表示パネルの第２方向に沿って設置されることによって、サブ画素単位上に設置された薄膜トランジスタのドレイン電極と接続される。ファンアウト領域は、複数のファンアウトラインを備え、各ファンアウトラインの出力端子とスキャンラインの配列は同じであるとともに、各スキャンラインの２つの交差部と接続される。【選択図】図４
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【特許請求の範囲】
【請求項１】
いくつかの画素単位と、スキャンラインと、データラインと、ファンアウト領域と、からなるトライゲート型表示パネルであって、
前記いくつかの画素単位は、異なるカラーを表示する３つのサブ画素単位を備え、各サブ画素単位上に薄膜トランジスタが設けられ、前記薄膜トランジスタのソース電極は、サブ画素単位の自己コンデンサによって、各サブ画素の充電電極に接続され、
前記スキャンライン（Ｇ１、Ｇ２、…、  Ｇ（２ｎ−１）、Ｇ２ｎ）は、表示パネルの第１方向に沿って順番に設置されることによって、サブ画素単位上の各薄膜トランジスタのグリッド電極と接続され、
前記データラインは、表示パネルの第２方向に沿って設置されることによって、サブ画素単位上に設置された薄膜トランジスタのドレイン電極と接続され、
前記ファンアウト領域は、複数のファンアウトラインを備え、各ファンアウトラインの出力端子とスキャンラインの配列は同じであるとともに、各スキャンラインの２つの交差部と接続されることによって、各ファンアウトラインに順番に高レベルパルスを印加する時、前記スキャンラインは、Ｇ２、Ｇ１、…、  Ｇ２ｎ、  Ｇ（２ｎ−１）の順番に従って導通されることを特徴とする、トライゲート型表示パネル。
【請求項２】
３つのサブ画素単位は、それぞれ赤色、黄色、青色を表すことを特徴とする、請求項１に記載のトライゲート型表示パネル。
【請求項３】
隣り合わせの２列の画素単位のサブ画素単位における色の配列順序は同じであることを特徴とする、請求項２に記載のトライゲート型表示パネル。
【請求項４】
各データラインは前記データラインの一側に設けられた各サブ画素の薄膜トランジスタのドレイン電極と接続されることを特徴とする、請求項２に記載のトライゲート型表示パネル。
【請求項５】
各データラインは前記データラインの両側に設けられた異なる色を表示するサブ画素単位の薄膜トランジスタのドレイン電極と接続されることを特徴とする、請求項３に記載のトライゲート型表示パネル。
【請求項６】
隣り合わせの２列の画素単位におけるサブ画素単位の色の配列順序は、反対であることを特徴とする、請求項４に記載のトライゲート型表示パネル。
【請求項７】
スキャンラインのパルス制御において、データラインは、同時に４つのサブ画素単位に充電を行うことを特徴とする、請求項１に記載のトライゲート型表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２０１４年１０月２０日に提出した申請番号ＣＮ２０１４１０５５９６１４．３・発明名称「トライゲート型表示パネル」の先願優先権を要求し、前記先願の内容は引用の方法で本文中に合併される。
本発明は、表示の技術分野に関し、特に、トライゲート型表示パネルに関する。
【背景技術】
【０００２】
トライゲート型表示パネル（Ｔｒｉｇａｔｅ  Ｐａｎｅｌ）を設計する時、従来の方法では、コストを節約するため、ソース側（ｓｏｕｒｃｅ）は、通常ハイピンカウント（ｈｉｇｈ  ｐｉｎ  ｃｏｕｎｔ）の設計が採用される。例えば、ソース側にはファンアウト端子（ｆａｎｏｕｔ）と集積回路チップ（ＩＣ）のみが使用される。しかしながら、このように設計されたファンアウト領域の抵抗差（Ｒｍａｘ−Ｒｍｉｎ）は、一般に比較的大きい。
【０００３】
実際作動する時、ソース側のファンアウト領域の抵抗差が大きすぎることによって生じる主な問題は、カラー画面を表示する時に、パネルの両側に生じる色かぶりである。カラー画面において、データラインは、２つのサブ画素に連続して充電し、それから再び次の画素の２つのサブ画素に充電するが、ファンアウト領域の抵抗が比較的大きいため、信号のＲＣ遅延が比較的深刻である。よって、最初に充電されるサブ画素の充電状況は、２つ目のサブ画素ほど理想的ではない。特にファンアウト領域において、ルーティング抵抗が一番大きい場所であるパネル両側のサブ画素の充電状況の差によって色かぶりが生じる。
【０００４】
よって、カラー画面表示の条件下で、色かぶりを防止する、または色かぶりを起こさないトライゲート型表示パネルの設計が必要とされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】申請番号ＣＮ２０１４１０５５９６１４．３
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、カラー画面表示の条件下で、色かぶりを防止する、または色かぶりを起こさないトライゲート型表示パネルを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述の目的を達成するために、本発明が提供するトライゲート型表示パネルは、いくつかの画素単位と、スキャンラインと、データラインと、ファンアウト領域と、からなる。前記いくつかの画素単位は、異なるカラーを表示する３つのサブ画素単位を備え、各サブ画素単位上に薄膜トランジスタが設けられ、前記薄膜トランジスタのソース電極は、前記サブ画素単位の自己コンデンサによって、各サブ画素の充電電極に接続される。前記スキャンライン（Ｇ１，Ｇ２，…，  Ｇ（２ｎ−１），Ｇ２ｎ）は、表示パネルの第１方向に沿って順番に設置されることによって、サブ画素単位上の各薄膜トランジスタのグリッド電極と接続される。前記データラインは、表示パネルの第２方向に沿って設置されることによって、サブ画素単位上に設置された薄膜トランジスタのドレイン電極と接続される。前記ファンアウト領域は、複数のファンアウトラインを備え、各ファンアウトラインの出力端子と前記スキャンラインの配列は同じであるとともに、各スキャンラインの２つの交差部と接続されることによって、各ファンアウトラインに順番に高レベルパルスを印加する時、前記スキャンラインは、Ｇ２，Ｇ１，…，  Ｇ２ｎ，  Ｇ（２ｎ−１）の順番に従って導通される。
【０００８】
本発明の実施例に基づいて，３つのサブ画素単位は、それぞれ赤色、黄色、青色を表す。
【０００９】
本発明の実施例に基づいて，隣り合わせの２列の画素単位におけるサブ画素単位の色の配列順序は、同じである。
【００１０】
本発明の実施例に基づいて，各データラインは、前記デジタルラインの一側に設置された各サブ画素の薄膜トランジスタのドレイン電極と接続される。
【００１１】
本発明の実施例に基づいて，各データラインは、前記データラインの両側に設置された異なる色を表示するサブ画素単位の薄膜トランジスタのドレイン電極と接続される。
【００１２】
本発明の実施例に基づいて，隣り合わせの２列の画素単位におけるサブ画素単位の色の配列順序は、反対である。
【００１３】
本発明の実施例に基づいて，スキャンラインのパルス制御において、データラインは、同時に４つのサブ画素単位に充電する。
【発明の効果】
【００１４】
本発明は、パネル上の配線方法を変え、作動時にデータラインが一度に４つのサブ画素に充電する。このように半分のみのサブ画素単位の充電状況が同じではないことで、異なる色のサブ画素の充電差が減少するとともに、カラー画面における色かぶりが少なくなり、トライゲート型パネルの表示品質が改善される。隣り合わせの２列の画素単位のサブ画素単位の色が反対の順序で配列される時、同様のパルス順序において、さらに異なる色のサブ画素単位の充電差を減少させることができ、全体的に色かぶりが少なくなる。
【００１５】
さらに、本発明の配線設計により、設計時のソース側のファンアウト領域の抵抗制限を緩和することができることによって、さらに有利に狭額縁のパネルを設計することができる。
【００１６】
本発明のその他の特徴や長所は、以下の明細書において詳述するとともに、部分によっては、明細書によって分かりやすくなる、または実施例を通して分かりやすくなる。本発明の目的とその他の長所は、明細書、特許明細書、図において特別に指摘した構造によって実現され達成される。
【図面の簡単な説明】
【００１７】
図は、本発明をさらに分かりやすくするために提供されるとともに、明細書の一部であり、本発明の実施例とともに本発明について説明するとともに、本発明を制限するものではない。
【図１】従来のトライゲート型表示パネルのファンアウト端子と画素単位の配線図である。
【図２】従来のトライゲート型表示パネルにおける紫色表示時のパネル中央の領域とパネル両側の領域の画素の充電状況を示した図である。
【図３】トライゲート型表示パネルに提供するファンアウト端子のスキャンパルスの順序図である。
【図４】本発明の１つの実施例に基づいてファンアウト端子と画素スキャンラインが交差して接続されることを示した図である。
【図５】図４の通りに配置された回路のスキャンライン上に生じるパルスの順序図である。
【図６】本発明の実施例に基づいて一度に４つの画素電極に充電し、例として紫色を表示する順序図である。
【図７】本発明の第２実施例に基づくトライゲート型パネルの配置構造を示した図である。
【図８】本発明の第３実施例に基づくトライゲート型パネルの配置構造を示した図である。
【図９】本発明に基づくＤ１データラインとＤ２データラインへの充電状況を示した図である。
【発明を実施するための形態】
【００１８】
以下に図及び実施例を組み合わせて、本発明の実施方法について詳しく説明する。それによって、本発明が、技術手段を用いて技術問題を解決する方法とともに、技術的効果を達成する実現過程について十分に理解することができるとともに実施される。説明すべき点として、矛盾が生じない限り、本発明における各実施例及び各実施例における各特徴は互いに組み合わせることができ、形成された技術案は、すべて本発明の保護範囲内に含まれるものとする。
【００１９】
図１は、ソース側においてハイピンカウント（ｈｉｇｈ  ｐｉｎ  ｃｏｕｎｔ）設計を採用した従来のトライゲート型表示パネルのファンアウト端子と画素単位の配線図である。そのうち、Ｄ１からＤ５は、データライン（Ｄａｔａ  Ｌｉｎｅ）であり、Ｇ１からＧ１０は、スキャンライン（Ｇａｔｅ  Ｌｉｎｅ）であり、丸の中に記載された数字は、ファンアウト領域（Ｆａｎｏｕｔ）回路の番号である。
【００２０】
図２は、図１に対応するトライゲート型表示パネル上に赤青のカラー画面が表示される時の画素の充電状況を示した図である。グリッド電極ライン（またはスキャンライン）は、上から下へと１つずつ作動する。表示パネルの中央と両側のソースファンアウト端子の抵抗差は比較的大きいため、データライン（ｄａｔａ  ｌｉｎｅ）上の信号のＲＣ遅延の状況もそれぞれ異なる。表示パネル両側のデータ信号のＲＣ遅延がさらに大きくなると、図２に示すように波形になる。赤、青２色のサブ画素が作動する時、データラインは、まず青色サブ画素に充電する。その後、赤色サブ画素に充電する。パネル両側の信号波形の遅延が比較的大きいため、パネル中央の位置と比べて、すべての青色サブ画素の充電状況は、赤色サブ画素の充電状況より悪くなる。最終的な結果として、パネル両側は紫色の画面を表示する時赤みを帯びる、スキャンの方向が逆であると、画面の両側が青みを帯びる現象が生じる。同様に、黄色、水色の画面を表示する時にも同じ問題が存在する。
【００２１】
図３は、トライゲート型表示パネルに提供するファンアウト端子のスキャンパルスの順序図である。図１に示す従来の配線方法に従って、ファンアウト領域の各端子とスキャンラインを対応して接続することによって、ファンアウト端子のスキャンパルスの順序とスキャンラインに生じるパルスの順序は同じになる。そのうち、Ｖｇｈは、高電位を表す。スキャンライン信号が高電位の時、スキャンライン信号とつながる薄膜トランジスタＴＦＴはオンにされ、関連する画素は充電を行う。Ｖｇｌは、低電位を表す。スキャンライン信号が低電位の時、スキャンライン信号とつながる薄膜トランジスタＴＦＴはオフにされる。丸の中に記載された数字から分かる通り、図１に示すファンアウト領域とスキャンラインの間のルーティング関係に従って、パネル内部のスキャンラインが１、２、３、……、２ｎ−１、２ｎの通りに１つずつオンにされ、それによって、図２下方に示す充電時間の不一致による色かぶりの問題が生じる。
【００２２】
上述の問題を解決するため、本発明は、図４に示す表示パネルの配線方法を提供する。図４は、本発明の１つの実施例に基づいてファンアウト端子と画素スキャンラインが交差して接続されることを示した図である。
【００２３】
図４に示す回路において、表示パネルは、いくつかの画素単位と、スキャンラインと、データラインと、ファンアウト領域と、からなる。前記いくつかの画素単位は、異なるカラーを表示する３つのサブ画素単位を備え、各サブ画素単位上に薄膜トランジスタが設けられ、前記薄膜トランジスタのソース電極は、サブ画素単位の自己コンデンサによって、各サブ画素の充電電極に接続される。前記スキャンライン（Ｇ１、Ｇ２、…、  Ｇ（２ｎ−１）、Ｇ２ｎ）は、表示パネルの第１方向に沿って例えば行方向または水平方向に順番に設置されることによって、サブ画素単位上の各薄膜トランジスタのグリッド電極と接続される。前記データライン（Ｄ１、Ｄ２、…、Ｄｍ）は、表示パネルの第２方向に沿って例えば列方向または縦方向に設置されることによって、サブ画素単位上に設置された薄膜トランジスタのドレイン電極と接続される。前記ファンアウト領域は、複数のファンアウトラインを備え、各ファンアウトラインの出力端子とスキャンラインの配列は同じであるとともに、各スキャンラインの２つの交差部と接続されることによって、各ファンアウトラインに順番に高レベルパルスを印加する時、スキャンラインは、Ｇ２、Ｇ１、…、  Ｇ２ｎ、  Ｇ（２ｎ−１）の順番に従って導通される。
【００２４】
本発明の１つの実施例において、３つのサブ画素単位は、それぞれ赤色、黄色、青色を表す。当然のことながら、本発明がこれによって制限されることはなく、実際の状況に基づいてサブ画素単位は、他の色と組み合わせることもできる。
【００２５】
本発明の１つの実施例において、各データラインは、前記デジタルラインの一側に設けられた各サブ画素の薄膜トランジスタのドレイン電極と接続される。スキャンラインのパルス制御において、データラインは、同時に４つのサブ画素単位に充電する。充電の波形は図６の通りである。
【００２６】
図４に示すパネルの配置回路において、隣り合わせの２列の画素単位のサブ画素単位における色の配列順序は同じである。当然のことながら、図８に示すように、隣り合わせの２列の画素単位のサブ画素単位における色の配列順序は、反対にすることもできる。図８において、奇数本のデータラインが上から下へと対応する画素の色は、ＲＧＢ配列（つまり赤緑青配列）であり、偶数本のデータラインが対応する画素の色は、ＢＧＲ配列（つまり青緑赤配列）である。図９に示す通り、Ｄ１データラインとＤ２データラインの充電状況を例とする。
【００２７】
このような配線方法において、データラインも連続して４つの画素に充電を行い、同樣に紫の画面を例とする。奇数本のデータラインが充電する時、最初の赤色画素の充電状況は比較的悪いが、偶数本のデータラインが充電する時も、最初の青色画素の充電情状況は比較的悪い。全体的に見て、異なる色の画素における充電差がなくなり、パネル両側の色かぶりは、比較すると大幅に改善される。
【００２８】
図１に示す従来設計において、ファンアウト領域のルーティング番号とパネル内部のスキャンラインの番号は、一対一対応し、同じ番号のものは一緒に接続される。よって、それらはすべて１、２、３、……２ｎ−１、２ｎの順序に従って順番にオンにされる。図４における構造では、このような接続方法が変更されており、ファンアウト領域の第２ｎ−１本目のルーティングとパネル内部の第２ｎ本目のスキャンラインが接続され、ファンアウト領域の第２ｎ本目のルーティングとパネル内部の第２ｎ−１本目のスキャンが接続される。ファンアウト領域のルーティング信号と上述の従来設計は同じであるが、接続方法が変更されることによって、パネル内部のスキャンラインがオンにされる順序に変化が生じる。対応する波形は、図５に示す通りである。
【００２９】
順番について言えば、パネル内部のスキャンラインは、２、１、４、３、……２ｎ、２ｎ−１の順序でオンにされる。
【００３０】
図５における各スキャンラインが対応する画素の色とデータラインの波形は、図６に示す通りである。このような配線方法において、データライン（Ｄ１−Ｄ５）は、一度に４つのサブ画素に充電を行い、全体の異なる色のサブ画素の充電状況の差は減少される。同様に、赤と青の混色である紫色を表示する画面を例とすると、スキャンラインは上から下へとオンにされる。パネル中央と両側のデータ信号の波形は、図６の通りであり、データラインは一度に４つのサブ画素に充電を行う。パネルの両側において、ＲＣ遅延が比較的深刻であるため、４つのサブ画素中の１つ目のサブ画素の充電状況は、他の３つのサブ画素よりも悪い。しかしながら全体的に見ると、パネル両側のわずか半分の数の赤色サブ画素と青色サブ画素の充電状況が同じではないだけで、もう半分のサブ画素の充電状況は同じである。従来のトライゲート型表示パネルの設計において、パネル両側の赤色サブ画素と青色サブ画素の充電状況はすべて異なる。よって、この配線方法を採用することによって、異なる色のサブ画素の充電状況の差が効果的に改善され、パネル両側の色かぶりが大幅に減少する。
【００３１】
図７は、本発明の２つ目の実施例であり、この実施例において、各データラインは前記データラインの両側に設けられた異なる色を表示するサブ画素単位の薄膜トランジスタのドレイン電極と接続されることによって、データラインが交差して両側に位置する各サブ画素に充電し、パネル両側の色かぶりが改善される。色かぶりの改善效果について言えば、これと図４は同じである。しかしながら、２本のデータラインが交差して画素単位に充電することによって、１本のデータラインの消費電力を減らすことができ、表示パネルの寿命が延長される。
【００３２】
新しい表示パネルの配線方法を採用することによって、異なる色のサブ画素の充電差が減少することによって、カラー画面の両側の色かぶりが防止され、表示効果が改善される。設計時のソース側のファンアウト領域の抵抗制限を緩和することは、狭額縁の設計の実現においても有利である。
【００３３】
本発明が開示する実施方法は、上述の通りであるが、上述の内容は、本発明を理解しやすくするために採用した実施方法に過ぎず、本発明はこれによって制限されない。本発明が属する技術領域内の技術者は皆、本発明が開示する精神と保護範囲を逸脱しない限り、実施形式において、及び詳細において変更し変化させることができるが、本発明の特許保護範囲は、付属される特許明細書によって定義される範囲を基準とする。
【符号の説明】
【００３４】
Ｄ      データライン
Ｇ      スキャンライン
Ｖｇｈ  高電位
Ｖｇｌ  低電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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