(57)【要約】  本発明は、ＤＶ／ＤＴ検出および保護装置ならびにＤＶ／ＤＴ検出および保護方法を開示する。ＤＶ／ＤＴ検出および保護装置は、ＤＶ／ＤＴ電圧変動を検出するように構成されたＤＶ／ＤＴ検出回路であって、複数の高電圧ＭＯＳトランジスタと、複数の抵抗と、複数のクランピングダイオードと、複数の寄生キャパシタとを備え、高電圧ＭＯＳトランジスタのゲート端子は入力信号に接続され、高電圧ＭＯＳトランジスタのドレイン端子は抵抗に接続され、ソース端子は共通接地に接続され、抵抗の２つの端子はクランピングダイオードに接続され、寄生キャパシタは、高電圧ＭＯＳトランジスタのドレイン端子とソース端子との間に接続される、ＤＶ／ＤＴ検出回路と、ＤＶ／ＤＴレベルを確定し、このＤＶ／ＤＴレベルに応じて、出力駆動調整回路の作動モードを制御するために使用される信号を構成するように構成されたＤＶ／ＤＴコンパレータ回路と、異なる作動モードでの駆動能力を制御信号に応じて調整および出力して、電力デバイスが、安全ＤＶ／ＤＴ範囲内で作動することを確実にするように構成された出力駆動調整回路とを含む。本発明の回路は、容易に実装され、高度に信頼性があり集積されており、何らかの外部ディスクリートデバイスをまさに必要とし、ブリッジ回路およびインテリジェント電力モジュールなどの様々な用途に適用可能である。
2017527131.tif 000002
【特許請求の範囲】
【請求項１】
ＤＶ／ＤＴ電圧変動を検出するように構成されたＤＶ／ＤＴ検出回路であって、複数の高電圧ＭＯＳトランジスタと、複数の抵抗と、複数のクランピングダイオードと、複数の寄生キャパシタとを備え、前記高電圧ＭＯＳトランジスタのゲート端子は入力信号に接続され、前記高電圧ＭＯＳトランジスタのドレイン端子は抵抗に接続され、ソース端子は共通接地に接続され、前記抵抗の２つの端子はクランピングダイオードに接続され、前記寄生キャパシタは、前記高電圧ＭＯＳトランジスタの前記ドレイン端子と前記ソース端子との間に接続される、ＤＶ／ＤＴ検出回路と、
ＤＶ／ＤＴレベルを確定し、前記ＤＶ／ＤＴレベルに応じて、出力駆動調整回路の作動モードを制御するために使用される信号を構成するように構成されたＤＶ／ＤＴコンパレータ回路と、
前記作動モードおよび出力駆動能力を前記制御信号に応じて構成して、電力デバイスが、安全ＤＶ／ＤＴ範囲内で作動することを確実にするように構成された前記出力駆動調整回路と、
を備える、ＤＶ／ＤＴ検出および保護装置。
【請求項２】
前記ＤＶ／ＤＴ検出回路は、寄生キャパシタの両端間の電圧変化に起因する変位電流により引き起こされる、前記抵抗の両端間の電圧変動を検出する、請求項１に記載のＤＶ／ＤＴ検出および保護装置。
【請求項３】
前記ＤＶ／ＤＴコンパレータ回路は、複数のコンパレータレベルと、前記複数のコンパレータレベルに接続されるウィンドウコンパレータとを備える、請求項１に記載のＤＶ／ＤＴ検出および保護装置。
【請求項４】
前記ウィンドウコンパレータは、前記ＤＶ／ＤＴ検出回路内の前記抵抗すべての電圧変動が前記コンパレータレベルを満たす場合に、前記制御信号の出力を構成する、請求項３に記載のＤＶ／ＤＴ検出および保護装置。
【請求項５】
前記出力駆動調整回路は、出力駆動トランジスタのインピーダンス、または供給電圧を調整することにより、前記駆動能力を調整する、請求項１に記載のＤＶ／ＤＴ検出および保護装置。
【請求項６】
請求項１に記載のＤＶ／ＤＴ検出および保護装置に基づく保護方法であって、
ＤＶ／ＤＴ電圧変動を取得するために検出するステップと、
検出によって取得される前記ＤＶ／ＤＴ電圧変動を、事前設定されたＤＶ／ＤＴレベル範囲と比較し、前記電圧変動のＤＶ／ＤＴレベルを確定するステップと、
前記電圧変動の前記ＤＶ／ＤＴレベルを、事前設定されたＤＶ／ＤＴ安全レベルと比較し、前記電圧変動のＤＶ／ＤＴレベル値が前記ＤＶ／ＤＴ安全レベルを超過する場合に、出力駆動能力を調整して、駆動される電力デバイスが、安全ＤＶ／ＤＴ範囲内で作動することを確実にするステップと、
を含む、保護方法。
【請求項７】
前記ＤＶ／ＤＴ電圧変動は、前記ＤＶ／ＤＴレベルに正比例する、請求項６に記載のＤＶ／ＤＴ検出および保護方法。
【請求項８】
前記ＤＶ／ＤＴレベル範囲は、少なくとも２つのレベル範囲を含む、請求項６に記載のＤＶ／ＤＴ検出および保護方法。
【請求項９】
前記電圧変動の前記ＤＶ／ＤＴレベル値がＤＶ／ＤＴ安全制限値を超過する場合に、前記出力駆動能力は徐々に低減される、請求項６に記載のＤＶ／ＤＴ検出および保護方法。
【請求項１０】
前記出力駆動能力は、出力駆動トランジスタのインピーダンスを増大させること、または、供給電圧を低減することにより低減される、請求項９に記載のＤＶ／ＤＴ検出および保護方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インテリジェント電力駆動モジュールの技術分野に関し、ＤＶ／ＤＴ検出装置に関し、特に、ＤＶ／ＤＴ検出および保護装置ならびにＤＶ／ＤＴ検出および保護方法に関係する。
【背景技術】
【０００２】
電子工学および電力技術の不断の進歩によって、高電圧ゲート駆動回路およびインテリジェント電力モジュール（高電圧ゲート駆動回路および電力デバイスを集積する電力駆動モジュール）は、電動機の分野、自動化の分野、および電力システムの分野などの複数の分野で、ますます重要な役割を果たしている。
【０００３】
高電圧ハーフブリッジトポロジーは、高電圧ゲート駆動回路の最も典型的な応用シナリオである。高電圧ゲート駆動回路、ハイサイド電力デバイス（ＭＯＳまたはＩＧＢＴ）、およびローサイド電力デバイスは一体で、ハーフブリッジ駆動トポロジーを形成する。図１で示されるように、ゲート駆動回路は主に、作動電力電圧によるハイサイド駆動回路およびローサイド駆動回路を含み、その場合、ハイサイド駆動回路の出力ＨＯは、ハイサイドＭＯＳＦＥＴ  Ｍ１のオン／オフを制御し、一方でローサイド駆動回路の出力ＬＯは、ローサイドＭＯＳＦＥＴ  Ｍ２のオン／オフを制御する。ブートストラップダイオードＤｂｓおよびブートストラップキャパシタＣｂｓにより形成されるブートストラップフローティング電源が、電力をハイサイド駆動回路に供給するために使用される。したがって、ハイサイド駆動回路のフローティングＶＳは、電力デバイスのオン／オフ状態によって変化する。図２で示されるように、ＨＯがローからハイに変化する場合、出力ＬＯはローであり、ハイサイドＭＯＳＦＥＴ  Ｍ１はターンオンされ、ハーフブリッジ駆動システムの出力ノードＶＳは、接地電位から電源電圧にＤＶ／ＤＴレートでスイッチされる。ハーフブリッジシステムの効率を改善し、電力デバイスのオン／オフプロセスの間の電力消費を低減するために、電力デバイスは、より急速にスイッチされる必要がある。しかしながら、ＶＳがＤＶ／ＤＴレートで変化する事例に対する、不都合なメカニズムの２つの態様が存在し得る。第１のメカニズムでは、ＶＳがＤＶ／ＤＴレートで変化する場合、変位電流（Ｉｄ１）が寄生キャパシタＣｇｄを通って流れ、電流が、ゲート駆動回路の出力インピーダンスＲｄｒｉｖｅｒ、またはキャパシタＣｇｓの両端間の電圧降下を発生させる場合がある。電圧降下がＭＯＳＦＥＴのしきい値を超過するならば、ＭＯＳＦＥＴは誤ってターンオンされ得る。第２のメカニズムでは、ＶＳがＤＶ／ＤＴレートで変化する場合、変位電流（Ｉｄ２）が寄生キャパシタＣｄｂを通って流れる。寄生抵抗Ｒｂの両端間の、電流により引き起こされる電圧降下が、寄生トランジスタＮＰＮのターンオン電圧より大きいならば、ＮＰＮはターンオンされ、次いで高電流がトリガされる。ＶＳの変化レートＤＶ／ＤＴが、制限される範囲を超過するならば、前述のメカニズムの両方で、ローサイドＭＯＳＦＥＴ  Ｍ２はターンオンされ、ハイサイドＭＯＳＦＥＴおよびローサイドＭＯＳＦＥＴのシュートスルー、またはＭ２のラッチングを引き起こし、Ｍ２に対する永続的な損傷をさらに引き起こす。電力デバイスがより安全なＤＶ／ＤＴオン／オフレートで作動することを可能にするために、従来技術では、周辺ディスクリートデバイスが主に、ゲート駆動回路の出力駆動能力を調整し、ＤＶ／ＤＴをさらに調整するために使用される。
【０００４】
しかしながら、そのような様式は、使用コストを増大させ、様々な寄生干渉要因を容易に増大させるプリント回路板（ＰＣＢ）の展開の用途に有益ではない。さらに、そのような様式は、完全集積型のインテリジェント電力モジュールに適用可能ではなく、ＤＶ／ＤＴは、効果的かつ好都合に調整されることができず、したがって、電力デバイスを保護することができない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明により解決されるべき技術的問題は、従来技術の欠点を克服し、完全集積型のインテリジェント電力モジュールに適用可能ではなく、ＤＶ／ＤＴを効果的かつ好都合に調整することができない、周辺ディスクリートデバイスを使用することによりゲート駆動回路の出力駆動能力を調整する従来技術における問題を解決するための、ＤＶ／ＤＴ検出および保護装置ならびにＤＶ／ＤＴ検出および保護方法を提供することである。
【課題を解決するための手段】
【０００６】
以下の技術的解決策が、具体的には、前述の技術的問題を解決するために本発明で使用される。
ＤＶ／ＤＴ検出および保護装置は、
ＤＶ／ＤＴ電圧変動を検出するように構成されたＤＶ／ＤＴ検出回路であって、複数の高電圧ＭＯＳトランジスタと、複数の抵抗と、複数のクランピングダイオードと、複数の寄生キャパシタとを含み、高電圧ＭＯＳトランジスタのゲート端子は入力信号に接続され、高電圧ＭＯＳトランジスタのドレイン端子は抵抗に接続され、ソース端子は共通接地に接続され、抵抗の２つの端子はクランピングダイオードに接続され、寄生キャパシタは、高電圧ＭＯＳトランジスタのドレイン端子とソース端子との間に接続される、ＤＶ／ＤＴ検出回路と、
ＤＶ／ＤＴレベルを確定し、このＤＶ／ＤＴレベルに応じて、出力駆動調整回路の作動モードを制御するために使用される信号を構成するように構成されたＤＶ／ＤＴコンパレータ回路と、
作動モードおよび出力駆動能力を制御信号に応じて構成して、電力デバイスが、安全ＤＶ／ＤＴ範囲内で作動することを確実にするように構成された出力駆動調整回路と、
を含む。
【０００７】
さらに、本発明の好ましい技術的解決策では、ＤＶ／ＤＴ検出回路は、寄生キャパシタの両端間の電圧変化に起因する変位電流により引き起こされる、抵抗の両端間の電圧変動を検出する。
【０００８】
さらに、本発明の好ましい技術的解決策では、ＤＶ／ＤＴコンパレータ回路は、複数のコンパレータレベルと、複数のコンパレータレベルに接続されるウィンドウコンパレータとを含む。
【０００９】
さらに、本発明の好ましい技術的解決策では、ウィンドウコンパレータは、ＤＶ／ＤＴ検出回路内の抵抗の電圧変動がコンパレータレベルを満たす場合に、制御信号の出力を構成する。
【００１０】
さらに、本発明の好ましい技術的解決策では、出力駆動調整回路は、出力駆動トランジスタのインピーダンス、または供給電圧を調整することにより、駆動能力を調整する。
本発明は、前述のＤＶ／ＤＴ検出および保護装置に基づく保護方法をさらに提供し、その場合、保護方法は、
ＤＶ／ＤＴ電圧変動を取得するために検出するステップと、
検出によって取得されるＤＶ／ＤＴ電圧変動を、事前設定されたＤＶ／ＤＴレベル範囲と比較し、電圧変動のＤＶ／ＤＴレベルを確定するステップと、
電圧変動のＤＶ／ＤＴレベルを、事前設定されたＤＶ／ＤＴ安全レベルと比較し、電圧変動のＤＶ／ＤＴレベル値がＤＶ／ＤＴ安全レベルを超過する場合に、出力駆動能力を調整して、駆動される電力デバイスが、安全ＤＶ／ＤＴ範囲内で作動することを確実にするステップと、
を含む。
【００１１】
さらに、本発明の好ましい技術的解決策では、ＤＶ／ＤＴ電圧変動は、ＤＶ／ＤＴレベルに正比例する。
さらに、本発明の好ましい技術的解決策では、ＤＶ／ＤＴレベル範囲は、少なくとも２つのレベル範囲を含む。
【００１２】
さらに、本発明の好ましい技術的解決策では、電圧変動のＤＶ／ＤＴレベル値がＤＶ／ＤＴ安全制限値を超過する場合に、出力駆動能力は徐々に低減される。
さらに、本発明の好ましい技術的解決策では、出力駆動能力は、出力駆動トランジスタのインピーダンスを増大させること、または、供給電圧を低減することにより低減される。
【００１３】
本発明における前述の技術的解決策を使用することによって、以下の技術的効果が達成され得る。
（１）本発明で提供されるＤＶ／ＤＴ検出および保護装置ならびにＤＶ／ＤＴ検出および保護方法によれば、ＤＶ／ＤＴは、電力デバイスのオン／オフプロセスの間に自動的に検出され、ＤＶ／ＤＴが、指定されるしきい値を超過する場合、駆動回路は、出力駆動能力を自動的に調整し、そのことによって、電力デバイスは、適正かつ安全なＤＶ／ＤＴ範囲内で作動する。回路は、容易に実装され、高度に信頼性があり集積されており、何らの外部ディスクリートデバイスも必要とせず、ブリッジ回路およびインテリジェント電力モジュールなどの様々な用途に適用可能である。
【００１４】
本発明の実施形態での技術的解決策を、より明確に説明するために、以下で、実施形態を説明するために必要とされる添付の図面を簡単に紹介する。明らかに、以下の説明における添付の図面は、本発明の一部の実施形態を単に示すものであり、当業者であれば、これらの添付の図面から他の図面を創造的努力なしになお導出し得る。
【図面の簡単な説明】
【００１５】
【図１】従来技術でのハーフブリッジ駆動トポロジーの構造の図である。
【図２】従来技術でのＤＶ／ＤＴにより引き起こされるＭＯＳＦＥＴ故障メカニズムの図である。
【図３】本発明でのＤＶ／ＤＴ検出および保護装置の概略構造図である。
【図４】本発明でのＤＶ／ＤＴコンパレータ回路の１つの実施形態を示す概略図である。
【図５】図５（ａ）は、本発明でのＤＶ／ＤＴコンパレータ回路の通常レベル変換プロセスの作動波形のグラフである。図５（ｂ）は、本発明でのＤＶ／ＤＴコンパレータ回路の低ＤＶ／ＤＴ作動波形のグラフである。図５（ｃ）は、本発明でのＤＶ／ＤＴコンパレータ回路の高ＤＶ／ＤＴ作動波形のグラフである。
【図６】本発明でのＤＶ／ＤＴコンパレータ回路の決定図である。
【図７】本発明での出力駆動調整回路の１つの実施形態を示す概略図である。
【図８】本発明での出力駆動調整回路の代替の実施形態を示す概略図である。
【発明を実施するための形態】
【００１６】
本発明の実施形態が、下記で詳細に、添付の図面を参照してさらに説明される。説明される実施形態は、本発明の実施形態の単に一部ではあるがすべてではないことが明確であるべきである。当業者により、本発明の実施形態に基づいて、創造的努力なしに取得されるすべての他の実施形態は、本発明の保護範囲内にあるものとする。
【００１７】
本発明で提供されるＤＶ／ＤＴ検出および保護装置は、ＤＶ／ＤＴ検出回路と、ＤＶ／ＤＴコンパレータ回路と、出力駆動調整回路とを含み、ＤＶ／ＤＴ検出回路は、複数の高電圧ＭＯＳトランジスタと、複数の抵抗と、複数のクランピングダイオードと、複数の寄生キャパシタとを含む。この実施形態では、図３で示されるように、ＤＶ／ＤＴ検出回路は、第１の高電圧ＭＯＳトランジスタおよび第２の高電圧ＭＯＳトランジスタと、第１の抵抗および第２の抵抗と、第１のクランピングダイオードおよび第２のクランピングダイオードと、第１の寄生キャパシタおよび第２の寄生キャパシタとを含む。第１の高電圧ＭＯＳトランジスタＭＡ１のゲート端子は入力信号ＩＮ１に接続され、ドレイン端子は第１の抵抗Ｒ１に接続され、第１の抵抗Ｒ１の他方の端子はフローティング電源ＶＢに接続される。第１の高電圧ＭＯＳトランジスタＭＡ１のソース端子は共通接地ＶＳＳに接続され、第１の抵抗Ｒ１の２つの端子は第１のクランピングダイオードＤ１に接続される。第２の高電圧ＭＯＳトランジスタＭＡ２のゲート端子は入力信号ＩＮ２に接続され、ドレイン端子は第２の抵抗Ｒ２に接続され、第２の抵抗Ｒ２の他方の端子はフローティング電源ＶＢに接続される。第２の高電圧ＭＯＳトランジスタＭＡ２のソース端子は共通接地ＶＳＳに接続され、第２の抵抗Ｒ２の２つの端子は第２のクランピングダイオードＤ２に接続される。加えて、第１の寄生キャパシタＣｐａｒ１は、第１の高電圧ＭＯＳトランジスタＭＡ１のドレイン端子とソース端子との間に接続され、第２の寄生キャパシタＣｐａｒ２は、第２の高電圧ＭＯＳトランジスタＭＡ２のドレイン端子とソース端子との間に接続される。検出回路は、低電圧領域の入力ＩＮ１および入力ＩＮ２を高電圧領域の信号に変換する、高電圧レベル変換機能をさらに実装する。検出回路は、寄生キャパシタの両端間の電圧変化に起因する変位電流により引き起こされる、抵抗の両端間の電圧変動を検出する。
【００１８】
第１の高電圧ＭＯＳトランジスタＭＡ１および第２の高電圧ＭＯＳトランジスタＭＡ２のドレイン端子は、電圧変動を検出し、電圧変動を、内部基準ウィンドウと比較されるようにＤＶ／ＤＴコンパレータ回路に送出し、出力駆動調整回路の作動モードを構成するための少なくとも１つの制御信号を出力して、出力駆動能力を調整する。出力駆動調整回路は、駆動能力を、異なる作動モードで、制御信号に応じて調整および出力して、電力デバイスが、安全ＤＶ／ＤＴ範囲内で作動することを確実にする。
【００１９】
この実施形態では、装置内のＤＶ／ＤＴコンパレータ回路の特定の実施形態がさらに提供される。図４で示されるように、コンパレータレベルＶｒｅｆ、ならびに、ウィンドウコンパレータＣｏｍｐ１およびＣｏｍｐ２が含まれる。２つのコンパレータの反転入力は、両方がコンパレータレベルＶｒｅｆに接続され、２つのウィンドウコンパレータの非反転入力は、それぞれ、高電圧レベル変換回路の出力ノードＡおよびＢに接続され、２つのウィンドウコンパレータの出力ＣＡおよびＣＢは、ＮＯＲゲートＮｏｒ１の２つの入力端子に接続され、Ｎｏｒ１の出力端子はＲＳラッチの端子Ｓに接続され、ＲＳラッチの端子Ｒはリセット信号ＵＶＬＯに接続される。その作動プロセスは、以下のようなものである。ハイサイドＭＯＳＦＥＴがターンオンされる場合、ハーフブリッジ回路の出力ノードＶＳがＤＶ／ＤＴレートで変化する。ブートストラップキャパシタＣｂｓが、ハイサイド駆動回路で、フローティング電源を提供するために使用されるので、ＶＳがＤＶ／ＤＴレートで変化する場合、ハイサイド駆動回路の電源ＶＢもまた、ＶＳとともにＤＶ／ＤＴレートで変化する。この事例では、ＶＢのＤＶ／ＤＴが変化するので、変位電流が、高電圧レベル変換回路内の第１の高電圧ＭＯＳトランジスタＭ１および第２の高電圧ＭＯＳトランジスタＭ２の、第１の寄生キャパシタＣｐａｒ１および第２の寄生キャパシタＣｐａｒ２の各々によって発生させられ得る。電流は、高電圧レベル変換回路内の第１の抵抗Ｒ１および第２の抵抗Ｒ２を通って流れ、
【００２０】
【数１】
2017527131.tif 000003
である電圧降下を、２つの抵抗の各々の両端間で発生させる。第１の抵抗Ｒ１および第２の抵抗Ｒ２、ならびに、第１の高電圧ＭＯＳトランジスタＭＡ１および第２の高電圧ＭＯＳトランジスタＭＡ２はすべて、可能な限り整合される。したがって、ＤＶ／ＤＴ電圧がフローティング電源ＶＢで変化するならば、２つの抵抗の両端間で発生させられる電圧降下は、基本的には一致しているはずである。発生させられる電圧降下は、別々に、ウィンドウコンパレータのコンパレータレベルと比較される。２つの抵抗の両端間での電圧変動が、両方とも条件を満たすならば、ＮＯＲゲートは、ハイレベルを出力し、ＲＳラッチを設定し、ハイアクティブであるＧａｔｅ＿ｃｏｎｔｒｏｌ信号を出力する。図５（ａ）で示されるように、高電圧レベル変換器が通常に信号を変換する、例えば、第２の高電圧ＭＯＳトランジスタＭ２が信号を受信し、第１の高電圧ＭＯＳトランジスタＭ１がターンオフされる場合、この事例では、第２の抵抗Ｒ２のみが電圧変化を有し、第１の抵抗Ｒ１は何らの電圧変化も有さず、したがってＤＶ／ＤＴコンパレータ回路は、ローレベルのＧａｔｅ＿ｃｏｎｔｒｏｌを出力する。電力デバイスのオン／オフが、ＶＢに関して低ＤＶ／ＤＴを有するならば、図５（ｂ）で示されるように、発生させられる変位電流が小さい場合、第１の抵抗Ｒ１および第２の抵抗Ｒ２の両端間の電圧変化は、ウィンドウコンパレータのコンパレータレベルＶｒｅｆに達し得ず、ＤＶ／ＤＴコンパレータ回路は、ローレベルのＧａｔｅ＿ｃｏｎｔｒｏｌを出力する。図５（ｃ）で示されるように、電力デバイスのオン／オフが、ＶＢに関して高ＤＶ／ＤＴを有する場合、第１の抵抗Ｒ１および第２の抵抗Ｒ２の両端間の電圧変化が、ウィンドウコンパレータのコンパレータレベルＶｒｅｆに達するならば、ＤＶ／ＤＴコンパレータ回路は、ハイレベルのＧａｔｅ＿ｃｏｎｔｒｏｌを出力する。
【００２１】
ＤＶ／ＤＴコンパレータ回路は、第１の抵抗Ｒ１および第２の抵抗Ｒ２の２つの端子の電圧変動がすべて、ＤＶ／ＤＴコンパレータ回路の内部ウィンドウコンパレータレベルを超過する場合に、制御信号の出力をさらに構成し得るものであり、出力駆動調整回路は、この事象に応答し、出力駆動能力を低減して、ＤＶ／ＤＴを安全範囲に低減する。
【００２２】
図４および図５で示されるＤＶ／ＤＴコンパレータ回路実施形態は各々、１つのウィンドウレベルのみを含み、ＤＶ／ＤＴレベルは容易に確定される。図６は、ＤＶ／ＤＴコンパレータ回路が複数のウィンドウコンパレータレベルを含むことを示す決定図である。ウィンドウコンパレータレベルの数は、ＤＶ／ＤＴレベルの精密度によって設定され得る。この方途ではＤＶ／ＤＴレベルは、複数の範囲に、抵抗の両端間の電圧変化のレートによって分割され、複数ビットＧａｔｅ＿ｃｏｎｔｒｏｌ＜ｎ：１＞信号が出力される。
【００２３】
装置内の出力駆動調整回路に関しては、出力駆動調整回路は、充電のために使用される第１の出力駆動トランジスタと、放電のために使用される第２の出力駆動トランジスタと、２つの出力駆動トランジスタの間に接続される駆動調整ユニットとを含む。駆動調整ユニットは複数のスイッチ回路を含み、スイッチ回路の数は制御信号の数に比例する。本発明は、異なる実施形態を提供する。図７および図８は、出力駆動調整回路の特定の回路構造を示す。
【００２４】
図７での出力駆動調整回路は、充電のために使用される第１の出力駆動トランジスタＭＰ１と、放電のために使用される第２の出力駆動トランジスタＭＮ１と、駆動調整ユニットとを含む。図７で示されるように、駆動調整ユニットは、直列に接続される２つのスイッチ回路により形成され、その場合、各々のスイッチ回路は、抵抗、および、抵抗と並列に接続されるスイッチングトランジスタにより形成される。図７では、一方のスイッチ回路は、スイッチングトランジスタＭＰ２、および、スイッチングトランジスタＭＰ２と並列に接続される抵抗Ｒｄ１により形成される。スイッチ回路は、信号をＧａｔｅ＿ｃｏｎｔｒｏｌ＜１＞から受信する。他方のスイッチ回路は、スイッチングトランジスタＭＰ３、および、スイッチングトランジスタＭＰ３と並列に接続される抵抗Ｒｄ２により形成される。スイッチ回路は、信号をＧａｔｅ＿ｃｏｎｔｒｏｌ＜２＞から受信する。第１のスイッチ回路に対しては、第１の出力駆動トランジスタＭＰ１、スイッチングトランジスタＭＰ２、および抵抗Ｒｄが、回路の充電プロセスのために使用され、第２の出力駆動トランジスタＭＮ１が、回路の放電プロセスのために使用される。回路の充電プロセスに対しては、スイッチングトランジスタＭＰ２は、抵抗Ｒｄが短絡されるかどうかを制御するために使用され、抵抗Ｒｄは、出力駆動能力を調整するために使用される。コンパレータ回路により出力される制御信号Ｇａｔｅ＿ｃｏｎｔｒｏｌ＜１＞がローレベルである場合、スイッチングトランジスタＭＰ２はターンオンされ、抵抗Ｒｄは短絡される。コンパレータ回路により出力されるＧａｔｅ＿ｃｏｎｔｒｏｌ＜１＞がハイレベルである場合、抵抗Ｒｄおよび第１の出力駆動トランジスタＭＰ１は直列に接続され、駆動能力は低減される。第２のスイッチ回路の原理は、前述の説明と同じである。
【００２５】
図８での出力駆動調整回路は、充電のために使用される第１の出力駆動トランジスタＭＰ１と、放電のために使用される第２の出力駆動トランジスタＭＮ１と、駆動調整ユニットとを含む。図８で示されるように、駆動調整ユニットは、並列に接続される２つのスイッチ回路により形成される。図８では、第１のスイッチ回路は、論理ゲート回路ＮＯＲ１、および、論理ゲート回路ＮＯＲ１により制御される出力駆動トランジスタＭＰ２により形成される。スイッチ回路は、信号をＧａｔｅ＿ｃｏｎｔｒｏｌ＜１＞から受信する。他方のスイッチ回路は、論理ゲート回路ＮＯＲ２、および、論理ゲート回路ＮＯＲ２により制御される出力駆動トランジスタＭＰ３により形成される。スイッチ回路は、信号をＧａｔｅ＿ｃｏｎｔｒｏｌ＜２＞から受信する。第１のスイッチ回路では、第１の出力駆動トランジスタＭＰ１、出力駆動トランジスタＭＰ２、および論理ゲート回路ＮＯＲ１が、回路の駆動電力を調整するために使用される。図で示されるように、ＤＶ／ＤＴコンパレータ回路により出力される制御信号Ｇａｔｅ＿ｃｏｎｔｒｏｌ＜１＞は、論理ゲート回路ＮＯＲ１に接続される。論理ゲート回路ＮＯＲ１の出力端子は、出力駆動トランジスタＭＰ２のゲートに接続される。ＤＶ／ＤＴコンパレータ回路により出力される制御信号Ｇａｔｅ＿ｃｏｎｔｒｏｌ＜１＞がローレベルである場合、出力駆動トランジスタＭＰ２および第１の出力駆動トランジスタＭＰ１は並列に接続される。ＤＶ／ＤＴコンパレータ回路により出力される制御信号Ｇａｔｅ＿ｃｏｎｔｒｏｌ＜１＞がハイレベルである場合、第１の出力駆動トランジスタＭＰ１のみが作動し、駆動能力は低減される。第２のスイッチ回路の原理は、前述の説明と同じである。
【００２６】
加えて、出力駆動調整回路は、出力駆動能力を、供給電圧を使用することによりさらに調整する場合があり、または出力駆動調整回路は、外部に供給される電流を出力することの能力のみを調整するが、さらには、プルダウン電流を出力することの能力に関する、関係付けられる調整を行う場合がある。
【００２７】
前述の装置に基づいて、本発明は、ＤＶ／ＤＴ検出および保護方法をさらに提供する。方法は具体的には、
ＤＶ／ＤＴ電圧変動を取得するために検出するステップと、
検出によって取得されるＤＶ／ＤＴ電圧変動を、事前設定されたＤＶ／ＤＴレベル範囲と比較し、電圧変動のＤＶ／ＤＴレベルを確定するステップと、
電圧変動のＤＶ／ＤＴレベルを、事前設定されたＤＶ／ＤＴ安全レベルと比較し、電圧変動のＤＶ／ＤＴレベル値がＤＶ／ＤＴ安全レベルを超過する場合に、出力駆動能力を調整して、駆動される電力デバイスが、安全ＤＶ／ＤＴ範囲内で作動することを確実にするステップと
を含む。
【００２８】
さらに電圧変動は、電圧変化の値を比較することにより取得され得るものであり、ＤＶ／ＤＴ検出回路内の寄生キャパシタの両端間の電圧変化に起因する変位電流により引き起こされる、抵抗の両端間の電圧変化の検出される値であり得る。加えて、電圧変動は、ＤＶ／ＤＴレベルに正比例し、その場合、より大きな電圧変動は、より高いＤＶ／ＤＴレベルを示し、より小さな電圧変動は、より低いＤＶ／ＤＴレベルを示す。
【００２９】
この方法ではＤＶ／ＤＴレベルは、少なくとも２つのレベル範囲を含み得るものであり、例えば、少なくとも２つのレベル範囲：ハイレベルおよびローレベルを含む。図６で示される、すなわち、ＤＶ／ＤＴレベルがｖｔｈ１からｖｔｈｎの複数の範囲として設定される、抵抗の両端間の電圧変動のレートの決定図では、抵抗の両端間の電圧変動が、対応する範囲内にある場合、ＤＶ／ＤＴレベルが発生させられる。ＤＶ／ＤＴレベルが取得される場合、対応するＧａｔｅ＿ｃｏｎｔｒｏｌ信号が、それに応じて同時に発生させられ、したがって、Ｇａｔｅ＿ｃｏｎｔｒｏｌ＜１＞からＧａｔｅ＿ｃｏｎｔｒｏｌ＜ｎ＞の信号出力が取得される。ＤＶ／ＤＴ安全レベルが図６で設定され、ＤＶ／ＤＴレベルがＤＶ／ＤＴ安全レベルを超過する場合に、保護が、出力駆動能力を調整することにより遂行される。
【００３０】
加えて、電圧変動のＤＶ／ＤＴレベル値がＤＶ／ＤＴ安全制限値を超過する場合に、ＤＶ／ＤＴは好ましくは、出力駆動能力を徐々に低減する様式で低減され得るものであり、そのことによって、出力駆動調整回路の作動モードは、より強い出力駆動能力から、より弱い出力駆動能力に変化する。出力駆動能力は、出力駆動トランジスタのインピーダンスを増大させること、または、供給電圧を低減することにより低減され得る。
【００３１】
当業者は、本明細書で開示される実施形態を参照して説明される例でのユニットおよびアルゴリズムステップが、電子ハードウェアを使用することにより実装され得ることにさらに気付く場合がある。例の構成物およびステップは、全体的に、機能によって前述の説明において説明されている。異なる方法が、説明される機能を、各々の特定の用途に対して実装するために使用されるが、その実装形態が本発明の実施形態の範囲の外側にあるとは考えられるべきではない。具体的には、計算および制御の両方の部分は、論理ハードウェアを使用することにより実装され得るものであり、論理ハードウェアは、集積回路技術を使用することにより作製される論理集積回路であり得るものであり、そのことは、この実施形態では制限されない。
【００３２】
本明細書で開示される実施形態を参照して説明される方法またはアルゴリズムのステップは、ハードウェア、もしくは、プロセッサにより実行されるソフトウェアモジュールを使用することにより実装され、または、その２つの組合せにより実装され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、メモリ、読み出し専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ、電気的消去可能プログラマブルＲＯＭ、レジスタ、ハードディスク、リムーバブル磁気ディスク、ＣＤ−ＲＯＭ、または、当技術分野で普通に知られている任意の他の形式での記憶媒体に配置され得る。
【００３３】
前述の特定の実装形態様式は、本発明の目的、技術的解決策、および有益な効果をさらに詳細に説明するものである。前述の説明は、単に、本発明の特定の実装形態様式であり、本発明の保護範囲を制限することは意図されないことが理解されるべきである。本発明の趣旨および原理から逸脱することなく行われる、任意の変形、同等の置換、改善、または類するものは、本発明の保護範囲内に収まるべきものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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