(57)【要約】  周波数検出のために１つ又は複数の実施形態に係る方法及びシステムが提供される。一実施形態では、入力信号のバイナリ状態に応じて放電又は充電されるキャパシタを含む周波数検出器が提供される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
回路であって、
第１のバイナリ状態を有する入力信号の受入に応じて、キャパシタを放電するために前記キャパシタを第１の電流源に結合するように構成されたスイッチと、前記スイッチは、相補的な第２のバイナリ状態を有する前記入力信号の受入に応じて、前記キャパシタを充電するために前記キャパシタを第２の電流源に結合するように更に構成され、
少なくとも１つのインバータ閾値電圧に対する前記キャパシタの端子上の電圧の比較に応じて、出力信号を前記第１のバイナリ状態及び前記第２のバイナリ状態へと駆動するように構成されたインバータと、
前記インバータが前記出力信号を前記第２のバイナリ状態へと駆動することに応じて前記端子を電源ノードに結合するように、及び、前記インバータが前記出力信号を前記第１のバイナリ状態へと駆動することに応じて前記端子を接地に結合するように構成された論理回路と
を備える回路。
【請求項２】
前記インバータは、シュミットトリガを備え、前記少なくとも１つのインバータ閾値電圧は、第１の閾値電圧及び第２の閾値電圧を備える、請求項１に記載の回路。
【請求項３】
前記スイッチは、前記入力信号を受けるように構成されたゲートを有するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える、請求項１に記載の回路。
【請求項４】
前記ＰＭＯＳトランジスタのソースは、前記第１の電流源を介して前記電源ノードに結合され、前記ＮＭＯＳトランジスタのソースは、前記第２の電流源を介して接地に結合され、前記ＰＭＯＳトランジスタのドレイン及び前記ＮＭＯＳトランジスタのドレインは両方とも、前記キャパシタの前記端子に結合される、請求項３に記載の回路。
【請求項５】
前記第１の電流源及び前記第２の電流源は両方とも、可変電流源である、請求項１に記載の回路。
【請求項６】
前記キャパシタは、可変キャパシタである、請求項１に記載の回路。
【請求項７】
論理回路は、ＯＲゲート及びＡＮＤゲートを備える、請求項１に記載の回路。
【請求項８】
前記論理回路は、前記電源ノードに結合されたソースと、前記端子に結合されたドレインとを有するＰＭＯＳトランジスタを更に備え、前記ＯＲゲートは、前記入力信号及び前記出力信号のＯＲに応じて前記ＰＭＯＳトランジスタのゲートを駆動するように構成される、請求項７に記載の回路。
【請求項９】
前記論理回路は、接地に結合されたソースと、前記端子に結合されたドレインとを有するＮＭＯＳトランジスタを更に備え、前記ＡＮＤゲートは、前記入力信号及び前記出力信号のＡＮＤに応じて前記ＮＭＯＳトランジスタのゲートを駆動するように構成される、請求項７に記載の回路。
【請求項１０】
方法であって、
入力信号が第１のバイナリ状態に遷移することに応じて、電流源によって制御される第１の電流に従いキャパシタを放電することと、
前記入力信号が相補的な第２のバイナリ状態に遷移することに応じて、電流源によって制御される第２の電流に従い前記キャパシタを充電することと、
前記入力信号が前記第１のバイナリ状態と前記第２のバイナリ状態との間で遷移することに応じて出力信号が前記第１のバイナリ状態と前記第２のバイナリ状態との間で遷移するかどうかを、又は、前記出力信号が遷移するのを阻止されるかどうかを決定するために、前記キャパシタ上の端子上の電圧を少なくとも１つのインバータ閾値電圧と比較することと
を備える方法。
【請求項１１】
前記入力信号は、前記第１のバイナリ状態において、前記第２のバイナリ状態における前記入力信号の電圧よりも高い電圧を有し、前記方法は、前記入力信号に応じて前記出力信号が遷移するかどうかに応じて、低周波数レートに従い又は高周波数レートに従い、前記入力信号が前記第１のバイナリ状態と前記第２のバイナリ状態との間で遷移するかどうかを決定することを更に備える、請求項１０に記載の方法。
【請求項１２】
前記キャパシタを充電することは、前記入力信号の立ち下がりエッジに応じて行われ、前記キャパシタを放電することは、前記入力信号の立ち上がりエッジに応じて行われる、請求項１１に記載の方法。
【請求項１３】
前記低周波数レートに従い前記入力信号が遷移するかどうかを決定することは、前記入力信号が前記第１のバイナリ状態と前記第２のバイナリ状態との間で遷移することに応じて、前記出力信号が、前記第１のバイナリ状態と前記第２のバイナリ状態との間で遷移するように駆動されると決定することを備える、請求項１１に記載の方法。
【請求項１４】
前記入力信号は、ＳｅｒＤｅｓへの入力信号であり、前記低周波数レートは、低周波数サイドバンドレートに対応する、請求項１３に記載の方法。
【請求項１５】
前記方法は、前記入力信号の前記遷移に応じて前記出力信号が遷移するのを阻止されるときに、前記高周波数レートに従い前記入力信号の受入を検出することを更に備える、請求項１４に記載の方法。
【請求項１６】
前記入力信号は、パルス幅変調信号であり、前記入力信号は、第１のパルス幅に従いかつ前記第１のパルス幅よりも狭い第２のパルス幅に従い、パルスにおいて前記第１のバイナリ状態に遷移し、前記方法は、前記入力信号の前記遷移に応じて前記出力信号が遷移するとき前記第１のパルス幅のパルスの受入を検出することと、前記入力信号の前記遷移に従い前記出力信号が遷移するのを阻止されるとき、前記第２のパルス幅のパルスの受入を検出することとを更に備える、請求項１０に記載の方法。
【請求項１７】
回路であって、
第１のバイナリ状態を有する入力信号の受入に応じて、キャパシタを充電するために、前記キャパシタを第１の電流源に結合するように構成されたスイッチと、前記スイッチは、相補的な第２のバイナリ状態を有する前記入力信号の受入に応じて前記キャパシタを放電するために前記キャパシタを第２の電流源に結合するように更に構成される、
前記キャパシタの端子上の電圧を、少なくとも１つのインバータ閾値電圧と比較することに応じて、出力信号を前記第１のバイナリ状態及び前記第２のバイナリ状態へと駆動するように構成されたインバータと、
前記インバータが、前記出力信号を前記第２のバイナリ状態へと駆動することに応じて接地に前記端子を放電するための第１の手段と、
前記インバータが、前記出力信号を前記第１のバイナリ状態へと駆動することに応じて、電源電圧ＶＤＤに前記端子を充電するための第２の手段と
を備える回路。
【請求項１８】
前記第１の手段は、前記出力信号と前記入力信号とをＡＮＤするように構成されたＡＮＤゲートを備える、請求項１７に記載の回路。
【請求項１９】
前記第２の手段は、前記出力信号と前記入力信号とをＯＲするように構成されたＯＲゲートを備える、請求項１７に記載の回路。
【請求項２０】
前記インバータは、シュミットトリガを備え、前記少なくとも１つのインバータ閾値電圧は、２つの閾値電圧を備える、請求項１７に記載の回路。
【請求項２１】
システムであって、
高速モード及び低周波数サイドバンドモードの両方で動作する入力信号を受けるように構成されたシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）を含む受信機と、
前記ＳｅｒＤｅｓ受信機と並行して前記入力信号を受けるように構成された周波数検出器と、前記周波数検出器は、前記入力信号のバイナリ状態に応じて充電又は放電されるように構成されたキャパシタを含み、ここにおいて、前記キャパシタは、前記入力信号が第１のバイナリ状態へと遷移することに応じて第１の電流源に従い充電されるように構成され、前記キャパシタは、前記入力信号が相補的な第２のバイナリ状態へと遷移することに応じて第２の電流源に従い放電されるように構成され、前記周波数検出器は、前記キャパシタの前記充電及び放電に応じて前記入力信号が前記高速モードにあるか前記低周波数サイドバンドモードにあるかを検出するように更に構成される、
を備える、システム。
【請求項２２】
前記受信機は、位相ロックドループ（ＰＬＬ）を含み、前記周波数検出器は、前記入力信号が前記高速モードにあるか前記低周波数サイドバンドモードにあるかに応じて動作するよう前記ＰＬＬにシグナリングするように構成され、請求項２１に記載のシステム。
【請求項２３】
前記周波数検出器は、前記入力信号が前記高速モードにあるか前記低周波数サイドバンドモードにあるかに応じて動作するよう前記受信機にシグナリングするように構成され、請求項２１に記載のシステム。
【請求項２４】
前記周波数検出器は、前記入力信号が前記第１のバイナリ状態に遷移することに応じて、第１の電流源電流を受けて前記キャパシタを充電するために、前記キャパシタの端子を第１の電流源に結合するように構成されたスイッチを更に備え、前記スイッチは、前記入力信号が前記第２のバイナリ状態へと遷移することに応じて、第２の電流源電流を放電するために前記端子を第２の電流源に結合するように更に構成される、請求項２１に記載のシステム。
【請求項２５】
前記スイッチは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える、請求項２４に記載のシステム。
【請求項２６】
前記周波数検出器は、インバータ閾値電圧に対する前記端子の電圧の比較に応じて出力信号を駆動するように構成されたインバータを更に備える、請求項２４に記載のシステム。
【請求項２７】
前記周波数検出器は、前記入力信号がバイナリ状態を切り替えることに応じて前記出力信号がバイナリ状態を切り替えるとの決定を通じて、前記入力信号が前記低周波数サイドバンドモードにあるかどうかを検出するように更に構成される、請求項２６に記載のシステム。
【請求項２８】
前記周波数検出器は、前記入力信号がバイナリ状態を切り替えることに応じて前記出力信号がバイナリ状態を切り替えないとの決定を通じて、前記入力信号が前記高速モードにあるかどうかを検出するように更に構成される、請求項２６に記載のシステム。
【請求項２９】
前記第１の電流源は、可変電流源を備える、請求項２４に記載のシステム。
【請求項３０】
前記第２の電流源は、可変電流源を備える、請求項２４に記載のシステム。
【発明の詳細な説明】
【関連出願への相互参照】
【０００１】
[0001]本願は、参照によって全体が本明細書に組み込まれる、２０１４年３月３日に出願された米国特許出願第１４／１９５，３７８号の出願日の優先権を主張する。
【技術分野】
【０００２】
[0002]本開示の実施形態は一般に、電子回路又はシステムに関し、より具体的には、高周波数信号と低周波数信号とを区別するための方法及びシステムに関する。
【背景技術】
【０００３】
[0003]従来、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）受信機は、高速シリアルデータを検出するだけでなく、様々なサイドバンドのより低い周波数信号も検出する。これを行うために、ＳｅｒＤｅｓ受信機は、高速データとサイドバンド信号とを区別するための周波数検出器を含み得る。例えば、ＬＣフィルタ又はＲＣフィルタのような周波数検出フィルタが、この検出を実行するために使用され得る。しかしながら、サイドバンド信号を高速データと区別することに関する「低周波数」の定義は規格によって決まり、ばらつきが大きい。従って、サイドバンドシグナリングと高速シリアルデータとの間のそのような可変周波数カットオフを調整するために、３次の又はより高次のフィルタ設計が必要とされ得る。しかしながら、多極ＬＣフィルタは、かさばり、非実用的である。同様に、ＲＣフィルタもまた、かなりのダイ空間を要求し、相当量の電力を消費する。代替的に、オーバーサンプリング回路が使用され得るが、ＰＣＩＥ規格にあるように、サイドバンドシグナリングと高速データとの区別がより高い周波数に追い込まれるため、そのような回路も、かさばり、電力を大きく消費する。
【０００４】
[0004]加えて、電圧レベル（信号振幅）もまた、実装されている特定の規格に依存して可変である。現代のＳｅｒＤｅｓ受信機は、幾つかのケースでは、５倍よりも多くの入力信号振幅変動に順応する必要があり得る。低周波数の小さい振幅の信号は、高周波数の大きい振幅の周波数と同様に、そのような受信機内の周波数検出フィルタを通過しなければならない。この振幅変動は、ＲＣフィルタのような多極周波数検出フィルタの設計を更に複雑にする。
【０００５】
[0005]従って、当技術分野においては、改善された周波数検出のためのシステム及び方法が必要とされる。
【発明の概要】
【０００６】
[0006]本開示の１つ又は複数の実施形態によれば、改善された電力及び面積効率を有する、周波数検出のためのシステム及び方法が提供される。周波数検出器は、入力信号に応答して、電流源制御（current-source-controlled）電流に従い充電及び放電されるキャパシタを含む。一実施形態では、入力信号が低電圧から高電圧に遷移することに応答して、キャパシタが放電される。反対に、キャパシタは、入力信号が高電圧から低電圧に遷移することに応答して充電される。
【０００７】
[0007]キャパシタの充電レート及び放電レートは、電流源制御電流によって制限される。例えば、キャパシタは、第１の電流源からの電流に従い充電され、第２の電流源からの電流に従い放電され得る。これらのレートは、検出器のためのカットオフ周波数を決定する。一実施形態では、周波数検出器は、キャパシタの端子電圧を、少なくとも１つの閾値電圧と比較し得る。キャパシタが少なくとも１つの閾値電圧よりも高く充電されると、周波数検出器は、キャパシタが充電されることをトリガする入力信号におけるバイナリ遷移に応じて出力信号のバイナリ状態を遷移させる。同様に、キャパシタが少なくとも１つの閾値電圧よりも低く放電されると、周波数検出器は、キャパシタが放電されることをトリガした入力信号におけるバイナリ遷移に応じて出力信号のバイナリ状態を遷移させる。
【０００８】
[0008]故に、少なくとも１つの閾値電圧に対するキャパシタの充電レート及び放電レートは、カットオフ周波数を決定する。電流源は調整可能であり得、それにより、カットオフ周波数もまた、望まれた通りに調整され得る。例えば、カットオフ周波数は、数十ＭＨｚから１ＧＨｚの範囲で使用され得、これは、ＵＳＢ３、ＰＣＩＥ、ＳＡＴＡ、又はＭＰＨＹ規格といった様々な信号規格に回路が使用されることを可能にし得る。また、本明細書の実施形態は、パルス幅変調（ＰＷＭ）パターンのような一意的なデータパターンを検出することに容易に適合し得る。
【図面の簡単な説明】
【０００９】
【図１】[0009]図１は、本開示の実施形態に係る、周波数検出器の回路図である。
【図２】[0010]図２は、入力信号周波数の関数として、例となる周波数検出器の出力信号についてのシミュレーション結果を例示する。
【図３】[0011]図３は、例となる周波数検出器の出力信号及び入力信号についてのシミュレーション結果を例示する。
【図４】[0012]図４は、本開示の実施形態に係る、周波数検出器を組み込んでいる例となる受信機システムのブロック図である。
【図５】[0013]図５は、本開示の実施形態に係る、例となる周波数検出器の動作方法についてのフローチャートである。
【発明の詳細な説明】
【００１０】
[0014]入力信号周波数がカットオフ周波数を下回る場合、入力信号におけるバイナリ状態遷移に応答してバイナリ状態間を遷移するように出力信号を駆動する周波数検出器が開示される。入力信号周波数がカットオフ周波数を上回る場合、周波数検出器は、出力信号が遷移するのを阻止する。本明細書で使用される場合、「周波数検出」とは、バイナリ決定を指す：到来信号は、カットオフ周波数に対して低周波数信号又は高周波数信号の何れかであるとみなされる。故に、本明細書で使用される場合、「周波数検出器」とは、入力信号を受け、この入力信号が、２つの周波数レジーム（frequency regime）を区別するカットオフ周波数に対して低周波数信号であるか高周波数信号であるかを決定するように構成された回路を指す。そのようなバイナリ決定は、例えば、低周波数サイドバンドシグナリングを高速シリアルデータと区別することに関するＳｅｒＤｅｓ受信機において非常に有効である。代替的に、パルス幅復調器は、そのような周波数検出器を使用して、パルス幅変調された信号を有利に復調し得る。更に別の適用例では、時間／デジタル変換器が、そのような周波数検出器を含み得る。以下の説明は、ＳｅｒＤｅｓ受信機実施形態に向けられているが、開示される周波数検出器が、上述されたもののような多数の他の適用例を有することは認識されるだろう。
【００１１】
[0015]次に図面を検討すると、入力信号（Ｓｉｇｉｎ）のバイナリ状態に応じてキャパシタ１１５を放電及び充電するように構成されたスイッチ１１８を含む周波数検出器１００が図１に示されている。例えば、入力信号が十分に高い電圧を有する場合、それは、第１のバイナリ状態にあるとみなされ得る。反対に、入力信号が十分に低い電圧を有する場合、それは、相補的な第２のバイナリ状態にあるとみなされ得る。以下の説明は、一般性の喪失なく、第１のバイナリ状態がバイナリ「１」状態に対応するのに対して、第２のバイナリ状態がバイナリ「０」状態に対応すると想定するだろう。スイッチ１１８は、入力信号がハイ(high)（バイナリ１）であることに応答して、スイッチ１１８と接地との間で結合している電流源１１２にキャパシタ１１５の端子１１４を結合する。同様に、スイッチ１１８は、入力信号がロー（low）（バイナリゼロ）であることに応答して、スイッチ１１８と、電源電圧ＶＤＤを供給する電源ノード１０５との間で結合している電流源１０８にキャパシタ１１５の端子１１４を結合する。
【００１２】
[0016]故に、スイッチ１１８は、入力信号のバイナリ状態に関して逆に機能する。入力信号がハイの場合、スイッチ１１８は、キャパシタ１１５を放電するように機能する。反対に、入力信号がローに切り替わると、スイッチ１１８は、キャパシタ１１５を充電するように機能する。一実施形態では、スイッチ１１８は、ＰＭＯＳトランジスタ１０４及びＮＭＯＳトランジスタ１０６を介して事例を挙げて示される。ＰＭＯＳトランジスタ１０４のソースは、電流源１０８を介して電源ノード１０５に結合している。同様に、ＮＭＯＳトランジスタ１０６のソースは、電流源１１２を介して接地に結合している。入力信号は、両方のトランジスタ１０４及び１０６のゲートを駆動する。電流源１０８及び１１２の有利な包含がどのようにしてキャパシタ１１５の充電レート及び放電レートを制御するのかに留意されたい：例えば、仮に電流源１０８がなければ、ＰＭＯＳトランジスタ１０４は、入力信号がローに切り替わると、キャパシタ１１５を電源ノード１０５に直接的に結合するだろう。そのような直接的な結合は、キャパシタ１１５の端子１１４をＶＤＤに急速に充電するだろう。同様に、仮に電流源１１２がなければ、ＮＭＯＳトランジスタ１０６は、入力信号がハイに切り替わると、キャパシタ１１５を接地に直接的に結合するだろう。しかしながら、キャパシタ１１５のそのような素早い充電及び放電は、周波数検出器１００が、入力信号上での高周波数シグナリング（高速データ）と、入力信号の低周波数動作とを区別しなければならないため、望ましくない。高周波数動作中、入力信号は、比較的速いレートで１と０との間で切り替わる。入力信号がローに切り替わると、キャパシタ１１５は、高周波数動作中、かなり急速にＶＤＤに充電されるだろう（電流源１０８がないとき）。故に、キャパシタ１１５のそのような速い充電は、高周波数動作中、入力信号がローにプルされている比較的短い期間中に端子１１４をＶＤＤに充電するのに十分であり得る。これは、入力信号がハイからローに切り替わると、高い周波数レジーム及び低い周波数レジームの両方で、キャパシタ１１５がＶＤＤに充電されるであろうことから、明らかに望ましくない。次に、周波数検出器１００は、入力信号がローに切り替わると、これらの周波数レジームを区別するすべがないだろう。しかしながら、電流源１０８は、高周波数動作中、入力信号がローにプルされている比較的短い期間中にキャパシタ１１５が再充電されることがないようにキャパシタ１１５の充電レートを制御する。反対に、電流源１０８は、低周波数動作中、入力信号がローに引き寄せられる比較的長い期間において十分な充電を提供し、それにより、周波数検出器１００は、２つの周波数レジームを区別するためにその周波数検出を達成できる。
【００１３】
[0017]故に、当業者は、電流源１０８の役割を認識するだろう：これは、ＰＭＯＳトランジスタ１０４がオンに切り替わった後に、キャパシタ１１５の充電レートを制御する。同様に、電流源１１２は、ＮＭＯＳトランジスタ１０６がオンに切り替わった後に、キャパシタ１１５の放電レートを制御する。仮に電流源１１２がなければ、端子１１４は、高周波数動作中、入力信号がハイに駆動されている比較的短い期間中にＮＭＯＳトランジスタ１０６を介して接地に直接的に結合されるだろう。故に、キャパシタ１１５は、電流源１１２がないときそのような比較的短い期間中に急速に放電され、それにより、周波数検出器１００は、高周波数動作において、入力信号がハイに駆動されることに応答してその周波数検出を行うすべを何れも有さないだろう。
【００１４】
[0018]入力信号について高い周波数レジーム及び低い周波数レジームを区別するために、周波数検出器１００内のインバータ１２０は、キャパシタ１１５の端子１１４上の電圧を受け、この電圧についてのバイナリ状態を出力信号（Ｓｉｇｏｕｔ）へと変換する。そのような変換は、少なくとも１つインバータ閾値電圧に対して実行される（例えば、便利なインバータ閾値電圧は、ＶＤＤ／２である）。以下の説明は、例示を容易にするためにインバータ１２０には何れのヒステリシスも存在せず、それにより、単一のインバータ閾値電圧しか存在しないと想定する。しかしながら、本明細書において更に説明されるように、動作の原理は、２つの閾値電圧が使用される場合変化しない。入力信号がローからハイに切り替わることによりＮＭＯＳトランジスタ１０６がオンになることに応答して、スイッチ１１８が、ャパシタ１１５を放電すると、端子１１４は、ＶＤＤから閾値電圧に向かってプルされるだろう。電流源１１２は、電圧におけるこの低下が、過度に速く生じることを制御する。故に、（例えば、高周波数動作では、速い切替えレートが、Ｓｉｇｉｎを、比較的短い時間期間の間だけハイに留まらせるため、高周波数動作で生じるであろうように）仮に端子１１４上の電圧がインバータ閾値電圧に低下し得る前に入力信号がローに引き寄せられることとなれば、インバータ１２０は、出力信号の状態を切り替えないだろう。しかしながら、（低周波数動作中に生じるように）入力信号が十分に長い持続時間の間ハイのままである場合、端子１１４上の電圧は、インバータ閾値電圧よりも下に低下し、それにより、入力信号がハイに切り替わることに応答して出力信号がハイに駆動され得る。
【００１５】
[0019]同様のフィルタリングは、入力信号がハイからローに切り替わることに対して行われる。入力信号がローになることによりＰＭＯＳトランジスタ１０４がオンに切り替わると、端子１１４は、接地からＶＤＤに向かって充電されるだろう。電流源１０８は、電圧におけるこの増加が、過度に急速に起こることを防ぐ。故に、（高周波数動作で生じるであろうように）仮に端子１１４上の電圧がインバータ閾値電圧に増加し得る前に入力信号がハイにプルされることとなれば、インバータ１２０は、出力信号の状態を切り替えないだろう。しかしながら、（低周波数動作中に生じるように）入力信号が十分に長い時間期間の間ローのままである場合、端子１１４上の電圧は、インバータ閾値電圧よりも上に増加し、それにより、出力信号がインバータ１２０によってローに駆動され得る。
【００１６】
[0020]故に、キャパシタ１１５の充電又は放電レートが、周波数検出器１００のためのカットオフ周波数を決定する。充電／放電レートは、キャパシタ１１５のキャパシタンスの量、並びに、電流源１０８及び１１２によって供給される電流振幅に依存する。一実施形態では、周波数検出器１００のためのカットオフ周波数の設定において追加の柔軟性を提供するために、キャパシタ１１５は、可変キャパシタ１１５を備え得る。故に、周波数検出器１００は、入力信号のための周波数をカットオフ周波数と比較するように機能する。入力信号が速い切替えレートを有する場合（高周波数動作）、入力信号は、キャパシタ１１５がインバータ閾値電圧よりも高く充電され得るのに十分なほど長くはローに留まらないだろう。同様に、入力信号は、高周波数動作において、キャパシタ１１５がインバータ閾値電圧よりも低く放電され得るのに十分なほど長くはハイに留まらないだろう。反対に、入力信号がカットオフ周波数よりも低い切替えレートを有する場合（低周波数動作）、入力信号は、キャパシタ１１５がインバータ閾値電圧よりも低く放電され得るのに十分なほど長くハイに留まるだろう。同様に、入力信号は、低周波数動作において、キャパシタ１１５がインバータ閾値電圧よりも高く充電し得るのに十分なほど長くローに留まるだろう。
【００１７】
[0021]先の説明は、低周波数動作において、入力信号がハイに切り替わるよりも前に、端子１１４がＶＤＤに充電されていると想定する。同様に、先の説明は、低周波数動作において、入力信号がローに切り替わるよりも前に端子１１４が接地まで放電されていると想定する。そのような想定は、端子１１４上の電圧が、放電動作又は充電動作よりも前に既知の状態にあることとなるため、望ましい。換言すると、低周波数動作において、入力信号がローに切り替わるよりも前に、（又は、入力信号についての何らかの静止期間の後に）端子１１４がＶＤＤに充電される場合、端子１１４上の電圧がインバータ閾値電圧よりも下に低下するよりも前に、十分な時間期間が発生するであろうことが保証され得る。反対に、仮に端子１１４が単に何らかの中間電圧（例えば、３×ＶＤＤ／４）に充電される場合、端子１１４上の電圧は、入力信号の高周波数動作に反応することからインバータ１２０を外すための十分な時間期間の終了よりも前に、インバータ閾値電圧よりも下に低下し得るだろう。同様の議論が、端子１１４が接地に放電され、入力信号がハイからローに切り替わる相補的な状況に適用される。そのようなケースでは、端子１１４上の電圧がインバータ閾値電圧よりも上に上昇するよりも前に、十分な時間期間が発生するであろうことが保証され得る。しかしながら、そのような保証は、仮に端子１１４上の電圧が代わりに何らかの中間電圧（例えば、ＶＤＤ／４）から上昇する場合、適用されないだろう。
【００１８】
[0022]インバータ閾値電圧がクロスされた後にキャパシタ１１５を完全に充電又は放電するために、周波数検出器１００は、論理回路１１６を含み得る。例えば、インバータ１２０は、論理回路１１６内のＯＲゲート１２６及びＡＮＤゲート１２２を駆動し得る。各ゲート１２６及び１２２は、出力信号を受けることに加えて、入力信号も受ける。ＯＲゲート１２６は、ソースが電源ノード１０５に結合しており、ドレインが端子１１４に結合しているＰＭＯＳトランジスタ１１９のゲートを制御する。入力信号及び出力信号が両方ともローの場合、ＯＲゲート１２６は、ＰＭＯＳトランジスタ１１９をオンに駆動して、端子１１４をＶＤＤに充電する。故に、当業者は、ＰＭＯＳトランジスタ１１９が、ＰＭＯＳトランジスタ１０４が開始した「仕事を完了させる」ことを認識するだろう。換言すると、上述したように、ＰＭＯＳトランジスタ１０４は、電流源１０８が存在しなければ、かなり急速にキャパシタ１１５を充電するだろう。例えば、静止期間の後に入力信号がローに切り替わるときに起こることを考慮されたい。ＰＭＯＳトランジスタ１０４は、オンに切り替わり、それにより、電流源１０８は、キャパシタ１１５の充電を開始するだろう。端子１１４上の電圧がインバータ閾値電圧を越える前、出力信号はハイであり、それにより、ＯＲゲート１２６は、ＰＭＯＳトランジスタ１１９をオフに保つ。しかしながら、一旦、端子１１４上の電圧がインバータ閾値電圧に達すると、入力信号及び出力信号は両方ともローとなり、それにより、ＯＲゲート１２６は、ＰＭＯＳトランジスタ１１９をオンにし、これは、端子１１４をＶＤＤに急速に充電する。このように、ＰＭＯＳトランジスタ１１９は、電流源１０８が存在しなければＰＭＯＳトランジスタ１０４が行ったであろうことを成し遂げる。
【００１９】
[0023]静止期間の後に入力信号がハイに切り替わる際（又は、低周波数動作のとき）の論理回路１１６の動作は類似している。入力信号がハイに切り替わると、ＮＭＯＳトランジスタ１０６はオンになり、それにより、電流源１１２は、キャパシタ１１５を放電する。端子１１４上の電圧がインバータ閾値電圧よりも下回る前、出力信号はローであり、それにより、ＡＮＤゲート１２２は、ＮＭＯＳトランジスタ１２４をオフに保つ。しかしながら、一旦、端子１１４上の電圧がインバータ閾値電圧に達すると、入力信号及び出力信号は両方ともハイになり、それにより、ＡＮＤゲート１２２は、ＮＭＯＳトランジスタ１２４をオンに切り替え、これは、端子１１４を接地に急速に放電する。このように、キャパシタ１１５は、低周波数動作において入力信号がローになるよりも前に、接地に放電されるだろう。同様に、キャパシタ１１５は、低周波数動作において入力信号がハイになるよりも前に、ＶＤＤに充電されるだろう。しかしながら、高周波数動作で生じるような、入力信号が素早く状態を切り替えている場合、そのようなケースではインバータ閾値電圧がクロスされないであろうことから、出力信号は、これらの変化に応答しないだろう。これは、周波数検出器１００が、仮に高い周波数レジームをフィルタリング除去するためにＬＣ又はＲＣフィルタが使用されたら生じるであろうダイ面積要求なしに周波数検出を実行するため、大変有利である。周波数検出が低周波数動作を示す場合、周波数検出器１００は、入力信号を出力信号として効率的に通す。反対に、周波数検出が高周波数動作を示す場合、周波数検出器１００は、入力信号が出力信号として通るのを阻止する。更に、この周波数検出は、従来技術の解決策と比べて比較的少ない電力を消費しつつ、成り遂げられる。
【００２０】
[0024]インバータ閾値電圧を介してＶＤＤから端子１１４を放電するのに必要とされる遅延は、入力信号の立ち上がりエッジの後のカットオフ周波数を決定する。同様に、インバータ閾値電圧を介して接地から端子１１４を充電するのに必要とされる遅延は、入力信号の立ち下がりエッジの後のカットオフ周波数を決定する。理想上、これら２つの遅延は等しいが、それらは、幾つかの実施形態では異なり得る。キャパシタ１１５が充電されているか放電されているかに依存してインバータ閾値電圧が異なったものとなるように、代替的な実施形態では、インバータ１２０がシュミットトリガを備え得ることに留意されたい。故に、インバータ閾値電圧は、そのような実施形態では、放電閾値電圧及びより高い充電閾値電圧を備えるだろう。結果として得られるヒステリシスは、出力信号において望ましくない遷移をトリガし得る入力信号上のノイズに対しての耐久性をインバータ動作により多く持たせる。しかしながら、周波数検出器１００の動作が、ヒステリシスがインバータ１２０に実装されるかどうかに関わらず、根本的に同じままであることは認識されるだろう。
【００２１】
[0025]カットオフ周波数をプログラマブルにするために、電流源１０８及び１１２は、可変バイアス電圧を受けるトランジスタのような可変電流源を備え得る。同様に、キャパシタ１１５は、カットオフ周波数の設定に追加の柔軟性を提供するために、バラクタのような可変キャパシタを備え得る。このように、周波数検出器１００は、異なるカットオフ周波数を有する様々な信号規格に適応し得る。
【００２２】
[0026]周波数検出器１００は、比較的狭いパルスおよび比較的広いパルスにおいて入力信号がパルスされる、パルス幅変調された実施形態において入力信号を復調するために使用され得る。入力信号の比較的狭いパルスは、キャパシタ１１５がインバータ閾値電圧よりも下に放電されるのに十分なほど長くはハイに留まらない。故に、出力信号は、入力信号のそのような狭いパルスに応じて遷移しないだろう。反対に、入力信号の比較的広いパルスは、キャパシタ１１５がインバータ閾値電圧より下に放電されることとなるのに十分なほど長くハイに留まる。故に、インバータ１２０は、そのような入力信号パルスに応答して、ハイにパルス化するよう出力信号を駆動するだろう。このように、出力信号が入力信号のより広いパルスに応答してパルス化されるのに対して、周波数検出器１００は、出力信号が入力信号のより狭いパルスに応答するのを阻止することで、パルス幅変調された入力信号を復調する。
【００２３】
[0027]周波数検出器１００の有利な動作についてのシミュレーション結果が図２に示されており、これは、入力信号（Ｓｉｇｉｎ）のための入力周波数の関数としての出力信号（Ｓｉｇｏｕｔ）を示している。具体的には、Ｓｉｇｉｎのための周波数は、３００ＭＨｚから約２５ＭＨｚに線形に減少し、次に、３００ＭＨｚへと線形に増加する。この実施形態では、カットオフ周波数は９２ＭＨｚであった。故に、Ｓｉｇｉｎの周波数が３００ＭＨｚから９２ＭＨｚのカットオフ周波数に線形に減少しているときＳｉｇｏｕｔがブロックされる。次に、Ｓｉｇｏｕｔは、Ｓｉｇｉｎの周波数がカットオフ周波数（ポイントＡ）から２５ＭＨｚに低減し、次に、再度カットオフ周波数に増加するとき、Ｓｉｇｉｎサイクルに応じてサイクルし始める。Ｓｉｇｏｕｔは、Ｓｉｇｉｎの周波数がカットオフ周波数（ポイントＢ）よりも上に増加すると再度ブロックされる。
【００２４】
[0028]類似したシミュレーション結果が図３に示されている。高速データ３０２ａのバースト及び低周波数サイドバンド信号３０２ｂのバーストを有するＳｉｇｉｎが示されている。しかしながら、Ｓｉｇｏｕｔは、高速データバースト３０２ａに応答してサイクルしない。代わりに、Ｓｉｇｏｕｔは、サイドバンドバースト３０２ｂでのみサイクルする。
【００２５】
[0029]図４に示されている例となるシステム４００は、信号検出器回路４０２に周波数検出器１００を組み込んでいる。システム４００はまた、ＳｅｒＤｅｓ、パルス幅復調器、又は、時間／デジタル変換器のような、周波数検出器１００とともに有利に動作する他の適切な受信機を備え得る受信機４１０を含む。信号検出器回路４０２は、入力信号（Ｓｉｇｉｎ）を受け、そして、周波数検出器１００からの出力信号（Ｓｉｇｏｕｔ）も受けるアクティビティ検出器論理回路４０６を含む。アクティビティ検出器論理回路４０６がＳｉｇｉｎを受けるため、それは、いつＳｉｇｉｎ上にクティビティがあるかを、そのアクティビティがカットオフ周波数を下回る周波数でのシグナリングに対応するか、カットオフ周波数を上回る周波数でのシグナリングに対応するかに関わらず、検出し得る。しかしながら、Ｓｉｇｉｎが低周波数レジームであるとき、Ｓｉｇｏｕｔ上にのみアクティビティは存在する。故に、アクティビティ検出器論理回路４０６が、Ｓｉｇｉｎ上ではアクティビティを検出し、Ｓｉｇｏｕｔ上では検出しない場合、Ｓｉｇｉｎの高速動作が、信号検出回路４０２によって示される。反対に、Ｓｉｇｉｎ上及びＳｉｇｏｕｔ上の両方にアクティビティが存在するとアクティビティ論理検出器が決定すると、Ｓｉｇｉｎの低周波数動作が、信号検出回路４０２によって示される。
【００２６】
[0030]受信機４１０は、信号検出回路４０２と並行してＳｉｇｉｎを受信する。故に、周波数検出器１００の動作は、受信機４１０によって受信されるＳｉｇｉｎの信号品質に対して影響がない。アクティビティ検出器４０６によって高周波数動作が示されるか低周波数動作が示されるかに依存して、様々な機能がアクティブ化され得る。例えば、信号検出回路４０２は、受信機オン信号（ＲＸ＿ＯＮ）、送信機オン信号（ＴＸ＿ＯＮ）、位相ロックドループオン信号（ＰＬＬ＿ＯＮ）又はバイアス信号（Ｂｉａｓ＿ＯＮ）のような様々な信号をアサート又はデアサートし得る。次に、受信機４１０の動作は、Ｓｉｇｉｎ上のアクティビティが低周波数動作に対応するか高速動作に対応するかに依存して相応に調整され得る。ここからは、本明細書で説明されたような周波数検出器のための例となる動作方法が取り上げられるだろう。
【００２７】
例となる動作方法
[0031]次に図５を参照すると、本開示の実施形態に係る、信号周波数検出のための方法を例示するフロー図が提供される。図５の実施形態で例示されている方法が、図１の実施形態で例示されている回路によって実装され得ることは留意されるべきである。ステップ５００は、入力信号が第１のバイナリ状態へと遷移することに応じて、キャパシタを、電流源によって制御される第１の電流に従い放電することを備える。図１を再度参照すると、入力信号がハイに遷移することに応じたキャパシタ１１５の放電は、そのような方法動作の一例である。
【００２８】
[0032]図５では、ステップ５０５は、入力信号が相補的な第２のバイナリ状態へと遷移することに応じて、電流源によって制御される第２の電流に従いキャパシタを充電することを備える。図１を再度参照すると、入力信号がローに遷移することに応じたキャパシタ１１５の充電は、そのような方法動作の一例である。
【００２９】
[0033]最後に、図５のステップ５１０は、入力信号が第１のバイナリ状態と第２のバイナリ状態との間で遷移することに応じて、出力信号が第１のバイナリ状態と第２のバイナリ状態との間で遷移するかどうかを、又は、出力信号が遷移するのを阻止されるかどうかを決定するために、キャパシタの端子上の電圧を、少なくとも１つの閾値電圧と比較することを備える。図１を再度参照すると、インバータ１２０が端子１１４上の電圧の反転に応じて出力信号を駆動することは、そのような方法動作の一例である。インバータ１２０が何れのヒステリシスも有さない場合、「少なくとも１つ」のインバータ閾値電圧は単数形である。しかしながら、インバータ１２０がヒステリシスを有する場合（例えば、シュミットトリガ実施形態を通して）、少なくとも１つインバータ閾値電圧は、上述されたように一対の閾値電圧を備える。
【００３０】
[0034]現時点までに当業者が認識するように、近い将来の特定の用途に依存して、多くの変更、置換、又は変形が、本明細書の精神及び範囲から逸脱することなく、本開示のデバイスの材料、装置、構成、及び使用方法において、及び、それらに対してなされ得る。これを踏まえると、本開示の範囲は、本明細書で例示及び説明された特定の実施形態が、それらの幾つかの例でしかないため、それらの範囲に制限されるべきではないが、しかしながらむしろ、以下に添付の特許請求の範囲とそれらの機能上の等価物のものに完全に一致すべきである。
【図１】
2017517163.tif 000003
【図２】
2017517163.tif 000004
【図３】
2017517163.tif 000005
【図４】
2017517163.tif 000006
【図５】
2017517163.tif 000007
【手続補正書】
【提出日】平成28年11月2日(2016.11.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
回路であって、
第１のバイナリ状態を有する入力信号の受入に応じて、キャパシタを放電するために前記キャパシタを第１の電流源に結合するように構成されたスイッチと、前記スイッチは、相補的な第２のバイナリ状態を有する前記入力信号の受入に応じて、前記キャパシタを充電するために前記キャパシタを第２の電流源に結合するように更に構成され、
少なくとも１つのインバータ閾値電圧に対する前記キャパシタの端子上の電圧の比較に応じて、出力信号を前記第１のバイナリ状態及び前記第２のバイナリ状態へと駆動するように構成されたインバータと、
前記インバータが前記出力信号を前記第２のバイナリ状態へと駆動することに応じて前記端子を電源ノードに結合するように、及び、前記インバータが前記出力信号を前記第１のバイナリ状態へと駆動することに応じて前記端子を接地に結合するように構成された論理回路と
を備える回路。
【請求項２】
前記インバータは、シュミットトリガを備え、前記少なくとも１つのインバータ閾値電圧は、第１の閾値電圧及び第２の閾値電圧を備える、請求項１に記載の回路。
【請求項３】
前記スイッチは、前記入力信号を受けるように構成されたゲートを有するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える、請求項１に記載の回路。
【請求項４】
前記ＰＭＯＳトランジスタのソースは、前記第１の電流源を介して前記電源ノードに結合され、前記ＮＭＯＳトランジスタのソースは、前記第２の電流源を介して接地に結合され、前記ＰＭＯＳトランジスタのドレイン及び前記ＮＭＯＳトランジスタのドレインは両方とも、前記キャパシタの前記端子に結合される、請求項３に記載の回路。
【請求項５】
前記第１の電流源及び前記第２の電流源は両方とも、可変電流源である、請求項１に記載の回路。
【請求項６】
前記キャパシタは、可変キャパシタである、請求項１に記載の回路。
【請求項７】
論理回路は、ＯＲゲート及びＡＮＤゲートを備える、請求項１に記載の回路。
【請求項８】
前記論理回路は、前記電源ノードに結合されたソースと、前記端子に結合されたドレインとを有するＰＭＯＳトランジスタを更に備え、前記ＯＲゲートは、前記入力信号及び前記出力信号のＯＲに応じて前記ＰＭＯＳトランジスタのゲートを駆動するように構成される、請求項７に記載の回路。
【請求項９】
前記論理回路は、接地に結合されたソースと、前記端子に結合されたドレインとを有するＮＭＯＳトランジスタを更に備え、前記ＡＮＤゲートは、前記入力信号及び前記出力信号のＡＮＤに応じて前記ＮＭＯＳトランジスタのゲートを駆動するように構成される、請求項７に記載の回路。
【請求項１０】
方法であって、
入力信号が第１のバイナリ状態へと遷移することに応じて、電流源によって制御される第１の電流に従いキャパシタを放電することと、
前記入力信号が相補的な第２のバイナリ状態へと遷移することに応じて、電流源によって制御される第２の電流に従い前記キャパシタを充電することと、
前記入力信号が前記第１のバイナリ状態と前記第２のバイナリ状態との間で遷移することに応じて出力信号が前記第１のバイナリ状態と前記第２のバイナリ状態との間で遷移するかどうかを、又は、前記出力信号が遷移するのを阻止されるかどうかを決定するために、前記キャパシタ上の端子上の電圧を少なくとも１つのインバータ閾値電圧と比較することと
を備える方法。
【請求項１１】
前記入力信号は、前記第１のバイナリ状態において、前記第２のバイナリ状態における前記入力信号の電圧よりも高い電圧を有し、前記方法は、前記入力信号に応じて前記出力信号が遷移するかどうかに応じて、低周波数レートに従い又は高周波数レートに従い、前記入力信号が前記第１のバイナリ状態と前記第２のバイナリ状態との間で遷移するかどうかを決定することを更に備える、請求項１０に記載の方法。
【請求項１２】
前記キャパシタを充電することは、前記入力信号の立ち下がりエッジに応じて行われ、前記キャパシタを放電することは、前記入力信号の立ち上がりエッジに応じて行われる、請求項１１に記載の方法。
【請求項１３】
前記低周波数レートに従い前記入力信号が遷移するかどうかを決定することは、前記入力信号が前記第１のバイナリ状態と前記第２のバイナリ状態との間で遷移することに応じて、前記出力信号が、前記第１のバイナリ状態と前記第２のバイナリ状態との間で遷移するように駆動されると決定することを備える、請求項１１に記載の方法。
【請求項１４】
前記入力信号は、ＳｅｒＤｅｓへの入力信号であり、前記低周波数レートは、低周波数サイドバンドレートに対応する、請求項１３に記載の方法。
【請求項１５】
前記方法は、前記入力信号の前記遷移に応じて前記出力信号が遷移するのを阻止されるときに、前記高周波数レートに従い前記入力信号の受入を検出することを更に備える、請求項１４に記載の方法。
【請求項１６】
前記入力信号は、パルス幅変調信号であり、前記入力信号は、第１のパルス幅に従いかつ前記第１のパルス幅よりも狭い第２のパルス幅に従い、パルスにおいて前記第１のバイナリ状態へと遷移し、前記方法は、前記入力信号の前記遷移に応じて前記出力信号が遷移するとき前記第１のパルス幅のパルスの受入を検出することと、前記入力信号の前記遷移に従い前記出力信号が遷移するのを阻止されるとき、前記第２のパルス幅のパルスの受入を検出することとを更に備える、請求項１０に記載の方法。
【請求項１７】
回路であって、
第１のバイナリ状態を有する入力信号の受入に応じて、キャパシタを充電するために、前記キャパシタを第１の電流源に結合するように構成されたスイッチと、前記スイッチは、相補的な第２のバイナリ状態を有する前記入力信号の受入に応じて前記キャパシタを放電するために前記キャパシタを第２の電流源に結合するように更に構成され、
前記キャパシタの端子上の電圧を、少なくとも１つのインバータ閾値電圧と比較することに応じて、出力信号を前記第１のバイナリ状態及び前記第２のバイナリ状態へと駆動するように構成されたインバータと、
前記インバータが、前記出力信号を前記第２のバイナリ状態へと駆動することに応じて接地に前記端子を放電するための第１の手段と、
前記インバータが、前記出力信号を前記第１のバイナリ状態へと駆動することに応じて、電源電圧ＶＤＤに前記端子を充電するための第２の手段と
を備える回路。
【請求項１８】
前記第１の手段は、前記出力信号と前記入力信号とをＡＮＤするように構成されたＡＮＤゲートを備える、請求項１７に記載の回路。
【請求項１９】
前記第２の手段は、前記出力信号と前記入力信号とをＯＲするように構成されたＯＲゲートを備える、請求項１７に記載の回路。
【請求項２０】
前記インバータは、シュミットトリガを備え、前記少なくとも１つのインバータ閾値電圧は、２つの閾値電圧を備える、請求項１７に記載の回路。
【請求項２１】
システムであって、
高速モード及び低周波数サイドバンドモードの両方で動作する入力信号を受けるように構成されたシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）を含む受信機と、
前記ＳｅｒＤｅｓ受信機と並行して前記入力信号を受けるように構成された周波数検出器と、前記周波数検出器は、前記入力信号のバイナリ状態に応じて充電又は放電されるように構成されたキャパシタを含み、ここにおいて、前記キャパシタは、前記入力信号が第１のバイナリ状態へと遷移することに応じて第１の電流源電流に従い充電されるように構成され、前記キャパシタは、前記入力信号が相補的な第２のバイナリ状態へと遷移することに応じて第２の電流源電流に従い放電されるように構成され、前記周波数検出器は、前記キャパシタの前記充電及び放電に応じて前記入力信号が前記高速モードにあるか前記低周波数サイドバンドモードにあるかを検出するように更に構成される、
を備える、システム。
【請求項２２】
前記受信機は、位相ロックドループ（ＰＬＬ）を含み、前記周波数検出器は、前記入力信号が前記高速モードにあるか前記低周波数サイドバンドモードにあるかに応じて動作するよう前記ＰＬＬにシグナリングするように構成され、請求項２１に記載のシステム。
【請求項２３】
前記周波数検出器は、前記入力信号が前記高速モードにあるか前記低周波数サイドバンドモードにあるかに応じて動作するよう前記受信機にシグナリングするように構成され、請求項２１に記載のシステム。
【請求項２４】
前記周波数検出器は、前記入力信号が前記第１のバイナリ状態へと遷移することに応じて、第１の電流源電流を受けて前記キャパシタを充電するために、前記キャパシタの端子を第１の電流源に結合するように構成されたスイッチを更に備え、前記スイッチは、前記入力信号が前記第２のバイナリ状態へと遷移することに応じて、第２の電流源電流を放電するために前記端子を第２の電流源に結合するように更に構成される、請求項２１に記載のシステム。
【請求項２５】
前記スイッチは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える、請求項２４に記載のシステム。
【請求項２６】
前記周波数検出器は、インバータ閾値電圧に対する前記端子の電圧の比較に応じて出力信号を駆動するように構成されたインバータを更に備える、請求項２４に記載のシステム。
【請求項２７】
前記周波数検出器は、前記入力信号がバイナリ状態を切り替えることに応じて前記出力信号がバイナリ状態を切り替えるとの決定を通じて、前記入力信号が前記低周波数サイドバンドモードにあるかどうかを検出するように更に構成される、請求項２６に記載のシステム。
【請求項２８】
前記周波数検出器は、前記入力信号がバイナリ状態を切り替えることに応じて前記出力信号がバイナリ状態を切り替えないとの決定を通じて、前記入力信号が前記高速モードにあるかどうかを検出するように更に構成される、請求項２６に記載のシステム。
【請求項２９】
前記第１の電流源は、可変電流源を備える、請求項２４に記載のシステム。
【請求項３０】
前記第２の電流源は、可変電流源を備える、請求項２４に記載のシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
[0034]現時点までに当業者が認識するように、近い将来の特定の用途に依存して、多くの変更、置換、又は変形が、本明細書の精神及び範囲から逸脱することなく、本開示のデバイスの材料、装置、構成、及び使用方法において、及び、それらに対してなされ得る。これを踏まえると、本開示の範囲は、本明細書で例示及び説明された特定の実施形態が、それらの幾つかの例でしかないため、それらの範囲に制限されるべきではないが、しかしながらむしろ、以下に添付の特許請求の範囲とそれらの機能上の等価物のものに完全に一致すべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
回路であって、
第１のバイナリ状態を有する入力信号の受入に応じて、キャパシタを放電するために前記キャパシタを第１の電流源に結合するように構成されたスイッチと、前記スイッチは、相補的な第２のバイナリ状態を有する前記入力信号の受入に応じて、前記キャパシタを充電するために前記キャパシタを第２の電流源に結合するように更に構成され、
少なくとも１つのインバータ閾値電圧に対する前記キャパシタの端子上の電圧の比較に応じて、出力信号を前記第１のバイナリ状態及び前記第２のバイナリ状態へと駆動するように構成されたインバータと、
前記インバータが前記出力信号を前記第２のバイナリ状態へと駆動することに応じて前記端子を電源ノードに結合するように、及び、前記インバータが前記出力信号を前記第１のバイナリ状態へと駆動することに応じて前記端子を接地に結合するように構成された論理回路と
を備える回路。
［Ｃ２］
前記インバータは、シュミットトリガを備え、前記少なくとも１つのインバータ閾値電圧は、第１の閾値電圧及び第２の閾値電圧を備える、Ｃ１に記載の回路。
［Ｃ３］
前記スイッチは、前記入力信号を受けるように構成されたゲートを有するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える、Ｃ１に記載の回路。
［Ｃ４］
前記ＰＭＯＳトランジスタのソースは、前記第１の電流源を介して前記電源ノードに結合され、前記ＮＭＯＳトランジスタのソースは、前記第２の電流源を介して接地に結合され、前記ＰＭＯＳトランジスタのドレイン及び前記ＮＭＯＳトランジスタのドレインは両方とも、前記キャパシタの前記端子に結合される、Ｃ３に記載の回路。
［Ｃ５］
前記第１の電流源及び前記第２の電流源は両方とも、可変電流源である、Ｃ１に記載の回路。
［Ｃ６］
前記キャパシタは、可変キャパシタである、Ｃ１に記載の回路。
［Ｃ７］
論理回路は、ＯＲゲート及びＡＮＤゲートを備える、Ｃ１に記載の回路。
［Ｃ８］
前記論理回路は、前記電源ノードに結合されたソースと、前記端子に結合されたドレインとを有するＰＭＯＳトランジスタを更に備え、前記ＯＲゲートは、前記入力信号及び前記出力信号のＯＲに応じて前記ＰＭＯＳトランジスタのゲートを駆動するように構成される、Ｃ７に記載の回路。
［Ｃ９］
前記論理回路は、接地に結合されたソースと、前記端子に結合されたドレインとを有するＮＭＯＳトランジスタを更に備え、前記ＡＮＤゲートは、前記入力信号及び前記出力信号のＡＮＤに応じて前記ＮＭＯＳトランジスタのゲートを駆動するように構成される、Ｃ７に記載の回路。
［Ｃ１０］
方法であって、
入力信号が第１のバイナリ状態に遷移することに応じて、電流源によって制御される第１の電流に従いキャパシタを放電することと、
前記入力信号が相補的な第２のバイナリ状態に遷移することに応じて、電流源によって制御される第２の電流に従い前記キャパシタを充電することと、
前記入力信号が前記第１のバイナリ状態と前記第２のバイナリ状態との間で遷移することに応じて出力信号が前記第１のバイナリ状態と前記第２のバイナリ状態との間で遷移するかどうかを、又は、前記出力信号が遷移するのを阻止されるかどうかを決定するために、前記キャパシタ上の端子上の電圧を少なくとも１つのインバータ閾値電圧と比較することと
を備える方法。
［Ｃ１１］
前記入力信号は、前記第１のバイナリ状態において、前記第２のバイナリ状態における前記入力信号の電圧よりも高い電圧を有し、前記方法は、前記入力信号に応じて前記出力信号が遷移するかどうかに応じて、低周波数レートに従い又は高周波数レートに従い、前記入力信号が前記第１のバイナリ状態と前記第２のバイナリ状態との間で遷移するかどうかを決定することを更に備える、Ｃ１０に記載の方法。
［Ｃ１２］
前記キャパシタを充電することは、前記入力信号の立ち下がりエッジに応じて行われ、前記キャパシタを放電することは、前記入力信号の立ち上がりエッジに応じて行われる、Ｃ１１に記載の方法。
［Ｃ１３］
前記低周波数レートに従い前記入力信号が遷移するかどうかを決定することは、前記入力信号が前記第１のバイナリ状態と前記第２のバイナリ状態との間で遷移することに応じて、前記出力信号が、前記第１のバイナリ状態と前記第２のバイナリ状態との間で遷移するように駆動されると決定することを備える、Ｃ１１に記載の方法。
［Ｃ１４］
前記入力信号は、ＳｅｒＤｅｓへの入力信号であり、前記低周波数レートは、低周波数サイドバンドレートに対応する、Ｃ１３に記載の方法。
［Ｃ１５］
前記方法は、前記入力信号の前記遷移に応じて前記出力信号が遷移するのを阻止されるときに、前記高周波数レートに従い前記入力信号の受入を検出することを更に備える、Ｃ１４に記載の方法。
［Ｃ１６］
前記入力信号は、パルス幅変調信号であり、前記入力信号は、第１のパルス幅に従いかつ前記第１のパルス幅よりも狭い第２のパルス幅に従い、パルスにおいて前記第１のバイナリ状態に遷移し、前記方法は、前記入力信号の前記遷移に応じて前記出力信号が遷移するとき前記第１のパルス幅のパルスの受入を検出することと、前記入力信号の前記遷移に従い前記出力信号が遷移するのを阻止されるとき、前記第２のパルス幅のパルスの受入を検出することとを更に備える、Ｃ１０に記載の方法。
［Ｃ１７］
回路であって、
第１のバイナリ状態を有する入力信号の受入に応じて、キャパシタを充電するために、前記キャパシタを第１の電流源に結合するように構成されたスイッチと、前記スイッチは、相補的な第２のバイナリ状態を有する前記入力信号の受入に応じて前記キャパシタを放電するために前記キャパシタを第２の電流源に結合するように更に構成される、
前記キャパシタの端子上の電圧を、少なくとも１つのインバータ閾値電圧と比較することに応じて、出力信号を前記第１のバイナリ状態及び前記第２のバイナリ状態へと駆動するように構成されたインバータと、
前記インバータが、前記出力信号を前記第２のバイナリ状態へと駆動することに応じて接地に前記端子を放電するための第１の手段と、
前記インバータが、前記出力信号を前記第１のバイナリ状態へと駆動することに応じて、電源電圧ＶＤＤに前記端子を充電するための第２の手段と
を備える回路。
［Ｃ１８］
前記第１の手段は、前記出力信号と前記入力信号とをＡＮＤするように構成されたＡＮＤゲートを備える、Ｃ１７に記載の回路。
［Ｃ１９］
前記第２の手段は、前記出力信号と前記入力信号とをＯＲするように構成されたＯＲゲートを備える、Ｃ１７に記載の回路。
［Ｃ２０］
前記インバータは、シュミットトリガを備え、前記少なくとも１つのインバータ閾値電圧は、２つの閾値電圧を備える、Ｃ１７に記載の回路。
［Ｃ２１］
システムであって、
高速モード及び低周波数サイドバンドモードの両方で動作する入力信号を受けるように構成されたシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）を含む受信機と、
前記ＳｅｒＤｅｓ受信機と並行して前記入力信号を受けるように構成された周波数検出器と、前記周波数検出器は、前記入力信号のバイナリ状態に応じて充電又は放電されるように構成されたキャパシタを含み、ここにおいて、前記キャパシタは、前記入力信号が第１のバイナリ状態へと遷移することに応じて第１の電流源に従い充電されるように構成され、前記キャパシタは、前記入力信号が相補的な第２のバイナリ状態へと遷移することに応じて第２の電流源に従い放電されるように構成され、前記周波数検出器は、前記キャパシタの前記充電及び放電に応じて前記入力信号が前記高速モードにあるか前記低周波数サイドバンドモードにあるかを検出するように更に構成される、
を備える、システム。
［Ｃ２２］
前記受信機は、位相ロックドループ（ＰＬＬ）を含み、前記周波数検出器は、前記入力信号が前記高速モードにあるか前記低周波数サイドバンドモードにあるかに応じて動作するよう前記ＰＬＬにシグナリングするように構成され、Ｃ２１に記載のシステム。
［Ｃ２３］
前記周波数検出器は、前記入力信号が前記高速モードにあるか前記低周波数サイドバンドモードにあるかに応じて動作するよう前記受信機にシグナリングするように構成され、Ｃ２１に記載のシステム。
［Ｃ２４］
前記周波数検出器は、前記入力信号が前記第１のバイナリ状態に遷移することに応じて、第１の電流源電流を受けて前記キャパシタを充電するために、前記キャパシタの端子を第１の電流源に結合するように構成されたスイッチを更に備え、前記スイッチは、前記入力信号が前記第２のバイナリ状態へと遷移することに応じて、第２の電流源電流を放電するために前記端子を第２の電流源に結合するように更に構成される、Ｃ２１に記載のシステム。
［Ｃ２５］
前記スイッチは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える、Ｃ２４に記載のシステム。
［Ｃ２６］
前記周波数検出器は、インバータ閾値電圧に対する前記端子の電圧の比較に応じて出力信号を駆動するように構成されたインバータを更に備える、Ｃ２４に記載のシステム。
［Ｃ２７］
前記周波数検出器は、前記入力信号がバイナリ状態を切り替えることに応じて前記出力信号がバイナリ状態を切り替えるとの決定を通じて、前記入力信号が前記低周波数サイドバンドモードにあるかどうかを検出するように更に構成される、Ｃ２６に記載のシステム。
［Ｃ２８］
前記周波数検出器は、前記入力信号がバイナリ状態を切り替えることに応じて前記出力信号がバイナリ状態を切り替えないとの決定を通じて、前記入力信号が前記高速モードにあるかどうかを検出するように更に構成される、Ｃ２６に記載のシステム。
［Ｃ２９］
前記第１の電流源は、可変電流源を備える、Ｃ２４に記載のシステム。
［Ｃ３０］
前記第２の電流源は、可変電流源を備える、Ｃ２４に記載のシステム。
【国際調査報告】
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