(57)【要約】  半導体装置が提供される。半導体装置は、炭化ケイ素を含み、かつ第１の表面および第２の表面を有する半導体層を含む。半導体層の第１の表面の一部分上にゲート絶縁層が配置されており、ゲート絶縁層上にゲート電極が配置されている。半導体装置は、ゲート絶縁層が、ゲート電極の縁部に隣接する角部において、ゲート絶縁層の中央部における厚さよりも大きな厚さを有するように、上記の角部において、ゲート絶縁層とゲート電極との間に配置された酸化物をさらに含んでいる。この半導体装置を製造する方法も提供される。【選択図】図５
2017507489.tif 000002
【特許請求の範囲】
【請求項１】
第１の表面（１０１）および第２の表面（１０３）を有し、炭化ケイ素を含む半導体層（１０２）と、
前記半導体層（１０２）の前記第１の表面（１０１）の一部分上に配置されたゲート絶縁層（２０２）と、
前記ゲート絶縁層（２０２）上に配置されたゲート電極（２０４）と、
前記ゲート絶縁層（２０２）が、前記ゲート電極（２０４）の縁部（４０２）に隣接する角部（４００）において、前記ゲート絶縁層（２０２）の中央部における厚さよりも大きな厚さを有するように、前記角部（４００）において、前記ゲート絶縁層（２０２）と前記ゲート電極（２０４）との間に配置された酸化物（３００）とを含む半導体装置（１００）。
【請求項２】
前記酸化物（３００）が、酸化処理を行うことにより形成されている、請求項１に記載の半導体装置（１００）。
【請求項３】
前記酸化処理が、約９５０℃未満の温度で、少なくとも約０．０３：１の割合で水素および酸素を含む環境で行われる、請求項２に記載の半導体装置（１００）。
【請求項４】
前記ゲート電極（２０４）が、前記ゲート絶縁層（２０２）上に配置された多結晶ケイ素層（２０４）を含む、請求項１に記載の半導体装置（１００）。
【請求項５】
前記ゲート電極（２０４）が、前記多結晶ケイ素層（２０４）上に配置された金属含有層（２０６）を含む、請求項４に記載の半導体装置（１００）。
【請求項６】
前記ゲート絶縁層（２０２）が、前記ゲート電極（２０４）の縁部（４０２）に隣接する角部（４００）において、前記ゲート絶縁層（２０２）の中央部における厚さよりも少なくとも約１パーセント大きい厚さを有する、請求項１に記載の半導体装置（１００）。
【請求項７】
前記ゲート絶縁層（２０２）が、前記ゲート電極（２０４）の縁部（４０２）に隣接する角部（４００）において、前記ゲート絶縁層（２０２）の中央部における厚さよりも約１パーセント〜約５００パーセント大きい厚さを有する、請求項１に記載の半導体装置（１００）。
【請求項８】
前記ゲート電極（２０４）上に配置された誘電体層（３０４）をさらに含む請求項１に記載の半導体装置（１００）。
【請求項９】
炭化ケイ素を含み、かつ第１の表面（１０１）および第２の表面（１０３）を有する半導体層（１０２）を含む金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）装置（１００）であって、前記半導体層（１０２）が、
第１の導電型のドリフト領域（１０４）と、
前記ドリフト領域（１０４）に隣接し、かつ前記第１の表面（１０１）に近接した第２の導電型のウェル領域（１０６）と、
前記ウェル領域（１０６）に隣接している第１の導電型のソース領域（１０８）と、
前記半導体層（１０２）の前記第１の表面（１０１）上に形成されたゲート絶縁層（２０２）と、
前記ゲート絶縁層（２０２）上に配置されたゲート電極（２０４）と、
前記ゲート絶縁層（２０２）が、前記ゲート電極（２０４）の縁部（４０２）に隣接する角部（４００）において、前記ゲート絶縁層（２０２）の中央部における厚さより少なくとも約１パーセント大きい厚さを有するように、前記角部（４００）において、前記ゲート絶縁層（２０２）と前記ゲート電極（２０４）との間に配置された酸化物（３００）とを含む金属酸化物電界効果トランジスタ装置（１００）。
【請求項１０】
半導体装置（１００）の製造方法であって、
炭化ケイ素（ＳｉＣ）を含む半導体層（１０２）上に、ゲート絶縁層（２０２）を配置するステップと、
前記ゲート絶縁層（２０２）上にゲート電極（２０４）を配置するステップと、
前記ゲート電極（２０４）を配置した後に、約９５０℃未満の温度で、少なくとも約０．０３：１．０の割合で水素および酸素を含む環境で酸化処理を行うステップとを含む製造方法。
【請求項１１】
前記酸化処理を行うステップが、水素および酸素を約１：１〜約３：１の範囲の割合で含む環境において酸化させることを含む、請求項１０に記載の製造方法。
【請求項１２】
前記酸化処理を行うステップが、約５００℃〜約９５０℃の温度で酸化させること含む、請求項１０に記載の製造方法。
【請求項１３】
前記酸化処理を行うステップが、約７００℃〜約９００℃の温度で酸化させること含む、請求項１０に記載の製造方法。
【請求項１４】
前記ゲート絶縁層（２０２）を配置するステップが、前記半導体層（１０２）を熱酸化させることを含む、請求項１０に記載の製造方法。
【請求項１５】
前記半導体層（１０２）を熱酸化させることが、約１１００℃よりも高い温度で、酸素を含む雰囲気中で前記半導体層（１０２）を酸化させることを含む、請求項１４に記載の方法。
【請求項１６】
前記ゲート絶縁層（２０２）を配置するステップが、約２０ｎｍ〜約２００ｎｍの厚さの前記ゲート絶縁層（２０２）を形成することを含む、請求項１０に記載の方法。
【請求項１７】
前記ゲート電極（２０４）を配置するステップが、前記ゲート絶縁層（２０２）上に多結晶ケイ素層（２０４）を配置することを含む。請求項１０に記載の方法。
【請求項１８】
前記ゲート電極（２０４）を配置するステップが、前記酸化処理を行うステップを実行する前に前記多結晶ケイ素層（２０４）上に金属含有層（２０６）を配置することをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記金属含有層（２０６）を配置することが、金属層、金属シリサイド層、または前記金属層および前記シリサイド層を前記ゲート電極（２０４）上に配置することを含む、請求項１８に記載の方法。
【請求項２０】
前記金属含有層（２０６）が、タンタル、タングステン、ニッケル、コバルト、チタン、モリブデン、ニオブ、ハフニウム、ジルコニウム、バナジウム、クロム、および白金からなる群から選択される金属を含む、請求項１８に記載の方法。
【請求項２１】
前記酸化処理を行うステップによって、前記ゲート電極（２０４）の縁部（４０２）に隣接する角部（４００）において、前記ゲート絶縁層（２０２）と前記ゲート電極（２０４）との間に酸化物（３００）が配置される、請求項１０に記載の方法。
【請求項２２】
前記酸化処理を行うステップによって、前記ゲート電極（２０４）の縁部（４０２）に隣接する角部（４００）において、前記ゲート絶縁層（２０２）の厚さが増大する、請求項１０に記載の方法。
【請求項２３】
前記酸化処理を行うステップによって、前記ゲート電極（２０４）の前記縁部（４０２）に隣接する前記角部（４００）において、前記ゲート絶縁層（２０２）の厚さが少なくとも約１パーセント増加する。請求項２２に記載の方法。
【請求項２４】
前記酸化処理を行うステップの後に、前記ゲート電極（２０４）上に誘電体層（３０４）を配置するステップをさらに含む請求項１０に記載の方法。
【請求項２５】
前記酸化処理を行うステップの前に、前記ゲート電極（２０４）上に誘電体層（３０４）を配置するステップをさらに含む請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、炭化ケイ素（ＳｉＣ）半導体装置に関し、より具体的には、金属酸化物半導体（ＭＯＳ）構造を有するＳｉＣ半導体装置のゲート構造、およびＳｉＣ半導体装置の製造方法に関する。
【背景技術】
【０００２】
ケイ素（Ｓｉ）は、最も広く使用されている半導体材料であり、長年の間使用されてきた。強い商業的関心、およびその結果である研究開発により、ケイ素装置技術が高度に達し、実際、多くの人が、ケイ素パワーデバイスは、この物質の予測された理論上の最大電力限界に近づいていると考えている。この物質をさらに精製するによって、性能が実質的に改善することは見込めないので、結果として開発努力は、ケイ素の代替物としてワイドバンドギャップ半導体の開発に焦点を移している。
【０００３】
炭化ケイ素（ＳｉＣ）は、高電圧、高周波数、および高温用途のための多くの望ましい特性を有している。より具体的には、ＳｉＣは、広いバンドギャップ（Ｓｉよりも約３倍大きい）、高破壊電界（Ｓｉよりも約１０倍高い）、高熱伝導率（Ｓｉの４倍程度）、および高電子飽和速度（Ｓｉの２倍）を有している。これらの特性は、ＳｉＣが、従来のパワーデバイス用途に優れ、超低電力損失で、高温で動作する装置を提供するという原理をサポートする。また、ＳｉＣは、熱酸化によってケイ素酸化物を形成することのできる有利な半導体材料である。このことは、ＳｉＣ半導体装置の利点を主張する有力な根拠である。
【０００４】
様々なＳｉＣ装置の内、ＳｉＣ金属酸化物半導体（ＭＯＳ）装置（例えば、ＭＯＳＦＥＴまたはＩＧＢＴ）は、容易に駆動することができ、パワースイッチング用途に広く用いられており、現在利用可能なＳｉ−ＩＧＢＴと単純に置き換えることができる。ＭＯＳＦＥＴは通常、ゲート領域、ソース領域、ドレイン領域、およびソース領域とドレイン領域の間に配置されたチャネル領域を含む。通常、まず、ゲート誘電体（例えば、ＳｉＣ）が半導体基板（例えば、ＳｉＯ2）上に形成され、その後、ゲート材料がゲート誘電体上に配置されてゲート電極を形成する。
【０００５】
上記の適用は、長期間動作する装置が必要とされる分野、例えば航空宇宙、配電等の分野に大きく重み付けされる。しかし、信頼性の高いＳｉＣ／ＳｉＯ2システムの実現を困難にする要因がある。ＳｉＣ上で熱成長したＳｉＯ2は、Ｓｉ上で成長したＳｉＯ2と同等の寿命を有する。しかし、反転チャネル移動度が低いために、薄い（＜５０ｎｍ）ゲート誘電体を使用しなければならない一方、チャネル伝導を最大にするために４ＭＶ／ｃｍより大きい電界で動作する。これらの要因の組み合わせの結果、ゲート誘電体に高電界が生じる。生成された電界は、ゲート誘電体の平面領域内ではサポートすることができるが、ゲート電極の端部に形成された鋭い角部では、電界がかなり高くなり、装置の信頼性に悪影響を及ぼす。
【０００６】
したがって、ゲート電極の鋭い角部における電界が低減された半導体装置、より具体的にはＭＯＳＦＥＴ装置を製造する方法を提供し、それによって信頼性が向上したＭＯＳＦＥＴを提供することがさらに望ましい。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１０／０７３９９１号
【発明の概要】
【０００８】
一実施形態は、半導体装置に関するものである。半導体装置は、炭化ケイ素を含みかつ第１の表面および第２の表面を有する半導体層を含む。半導体層の第１の表面の一部分上にゲート絶縁層が配置されており、ゲート絶縁層上にゲート電極が配置されている。半導体装置は、ゲート絶縁層が、ゲート電極の縁部に隣接する角部において、ゲート絶縁層の中央部における厚さよりも大きな厚さを有するように、上記の角部において、ゲート絶縁層とゲート電極との間に配置された酸化物をさらに含んでいる。
【０００９】
一実施形態において、金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）装置を提供する。半導体装置は、炭化ケイ素を含み、かつ第１の表面および第２の表面を有する半導体層を含む。半導体層は、第１の導電型のドリフト領域と、ドリフト領域に隣接し、かつ第１の表面に近接した第２の導電型のウェル領域と、そのウェル領域に隣接している第１の導電型のソース領域とを含む。半導体層の第１の表面の一部分上にゲート絶縁層が配置されており、ゲート絶縁層上にゲート電極が配置されている。半導体装置は、ゲート絶縁層が、ゲート電極の縁部に隣接する角部において、ゲート絶縁層の中央部における厚さよりも大きな厚さを有するように、上記の角部において、ゲート絶縁層とゲート電極との間に配置された酸化物をさらに含んでいる。誘電体層が、ゲート電極上および半導体層の第１の表面の部分上にさらに配置されている。
【００１０】
別の実施形態は、半導体装置の製造方法に関するものである。製造方法は、炭化ケイ素を含む半導体層上にゲート絶縁層を配置するステップと、ゲート絶縁層上にゲート電極を配置するステップと、ゲート電極を配置した後に酸化処理を行うステップとを含む。酸化処理は、約９５０℃未満の温度で、少なくとも約０．０３：１の割合で水素および酸素を含む環境で行われる。
【００１１】
本発明の、これらおよび他の特徴、態様、および利点は、添付図面を参照しながら以下の詳細な説明を読むことによってよりよく理解されるであろう。添付図面では、同様の符号は、図面全体を通して同様の部分を表している。
【図面の簡単な説明】
【００１２】
【図１】従来のＭＯＳＦＥＴ装置の断面半セルの図を模式的に示す。
【図２】図１のＭＯＳＦＥＴ装置のゲート絶縁層中の電界プロファイルを示す図である。
【図３】本発明のいくつかの実施形態に従って、ＭＯＳＦＥＴ装置を製造する製造段階を概略的に示す断面半セルの図を示す。
【図４】本発明のいくつかの実施形態に従って、ＭＯＳＦＥＴ装置を製造する製造段階を概略的に示す断面半セルの図を示す。
【図５】本発明のいくつかの実施形態に従って、ＭＯＳＦＥＴ装置を製造する製造段階を概略的に示す断面半セルの図を示す。
【図６】本発明のいくつかの実施形態に従って、ＭＯＳＦＥＴ装置を製造する製造段階を概略的に示す断面半セルの図を示す。
【図７】図６のＭＯＳＦＥＴ装置のゲート絶縁層の電界プロファイルを示す。
【発明を実施するための形態】
【００１３】
以下で詳細に検討するように、本発明のいくつかの実施形態は、ゲート電極を形成した後に酸化処理するステップを含む、ＳｉＣ系半導体装置を製造する方法を含む。酸化処理は、しきい値電圧、リーク電流、半導体装置の、オン状態のソースドレイン間抵抗などの基本的な電気的特性に影響を及ぼすことなく、半導体装置の信頼性が向上するような方法で行われる。得られたＳｉＣ半導体装置は、いくつかの実施形態では、ゲート電極の縁部に隣接する角部において、ゲート絶縁層とゲート電極との間に配置された酸化物を含み、配置された状態のゲート絶縁層と比較して、角部に比較的厚い絶縁層を有するようにする。本明細書で用いられる場合、配置された状態の層は、配置後の処理を何もせずに、装置の製造処理中に堆積した状態の層、または成長した状態の層を意味する。
【００１４】
本明細書および請求項を通して用いる近似的な言い回しは、それが関与する基本機能に変化をもたらすことなく変動することが許される量的表現を修飾するために適用することができる。「約」、「実質的に」等の用語で修飾された値は、指定された厳密な値に限定されるものではない。いくつかの例で、近似的な言い回しは、その値を測定する計器の精度に対応することができる。別途明確に指示のない限り、単数の表現は、複数の意味を包含する。本明細書中で使用される場合、用語「および／または」は、関連づけられた列挙項目の１以上の、任意およびすべての組み合わせを含む。
【００１５】
特に定義されない限り、本明細書で用いる技術的および科学的用語は、本発明が属する技術分野における当業者によって一般に理解されている意味と同じ意味を有する。「第１の」、「第２の」等の用語は、本明細書で使用される場合は、順序、数量または重要度を示すのではなく、１つの要素を別の要素と区別するために使用される。範囲が開示されている場合、同一の成分または性質に関するすべての範囲の端点が含まれ、独立に組み合わせ可能である（例えば、「約２５重量パーセント以下、またはより具体的には約５重量パーセント〜約２０重量パーセント」の範囲は、「約５重量パーセント〜約２５重量パーセント」の範囲等のすべての中間値の範囲を含む）。
【００１６】
本明細書で使用される「層」という用語は、連続または不連続に、下地表面の少なくとも一部上に配置された材料を意味する。また、「層」という用語は、配置された材料が均一な厚さであることを意味するものではなく、配置された材料は、均一の厚さを有していても、均一でない厚さを有していてもよい。さらに、本明細書で使用する場合、「層」という用語は、別途明確に指示のない限り、単一の層または複数の層を意味する。本開示では、ある層が他の層または基板「上に」あると説明されている場合、それは、その層同士が互いに直接接触していてもよいし、層同士の間に１つ（または複数）の層または形体を有していてもよいことを理解されたい。また、「上に」という用語は、層同士の互いに対する相対的な位置を説明するものであり、必ずしも、「〜の上に」を意味するものではない。なぜならば、上側、または下側という相対的位置は、装置を見る者の姿勢に依存するものであるからである。さらに、特に明記しない限り、「上（ｔｏｐ）」、「下（ｂｏｔｔｏｍ）」、「上側（ａｂｏｖｅ）」、「下側（ｂｅｌｏｗ）」、およびこれらの用語の変形の使用は、便宜上のものであり、構成要素が、特定の向きにあることを要求するものではない。本明細書で使用する「隣接」という用語は、２層が、近接して配置されており、互いに直接接触していることを意味する。
【００１７】
「ｎ型」と「ｐ型」が、各半導体層中に存在する電荷キャリアの多数を指すことは、当業者であれば理解されるであろう。例えばｎ型層において、多数キャリアは電子であり、ｐ型層では、多数キャリアは正孔である（電子が存在しない）。本明細書で用いられる場合、「ｎ+」および「ｎ」は、より高い（１×１０18ｃｍ3より大きい）ドーピング濃度のドーパント、およびより低い（約５×１０15ｃｍ3〜５×１０17ｃｍ3の範囲）ドーピング濃度のドーパントをそれぞれ意味する。典型的には、ｐ型ドーパントは、ホウ素、アルミニウム、ガリウム、またはこれらの任意の組み合わせを含み、ｎ型ドーパントは、窒素、リン、またはこれらの任意の組み合わせ、または当技術分野で知られている他の適切なドーピング材料を含む。
【００１８】
詳細を後述するように、半導体装置を製造する方法を提供する。半導体装置は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、または任意の金属酸化物半導体（ＭＯＳ）型半導体装置であってもよい。本発明の方法および設計は、様々な半導体装置に適用することができるが、本発明の独特の特徴を、ＭＯＳＦＥＴセルまたは装置を参照して説明する。実際のパワーＭＯＳＦＥＴ装置では、いくつかのＭＯＳＦＥＴセルが互いに隣接して配置され、共通のゲート電極およびソース電極を共有している。本発明の方法および特徴は、縦型ＭＯＳＦＥＴ装置および横型ＭＯＳＦＥＴ装置の両方に適用可能である。
【００１９】
図１は、従来のＳｉＣ縦型ＭＯＳＦＥＴ装置１０の一例の断面図である。ＭＯＳＦＥＴ装置１０は、一般に、ドリフト領域１４が形成されたＳｉＣ層１２を備えている。ドリフト領域１４の上面１１にＰ型ウェル領域１６が形成され、Ｐ型ウェル領域１６内にｎ+ソース領域１８が形成されている。ＳｉＣ層１２の上面１１にゲート絶縁層２２が形成され、ゲート絶縁層２２にゲート電極２４が形成されている。通常、多結晶ケイ素層が堆積され、続いてパターン化および／またはエッチングされて、多結晶ケイ素のゲート電極２４を提供することができる。ドレイン電極２０は、多くの場合、基板層（図１には不図示）を含み得る底面１３上の半導体層１２に接して形成されている。ＭＯＳＦＥＴ装置１０は、さらに、ソース電極３８、パッシベーション層３４（例えば層間絶縁膜）、コンタクト領域１５、並びにソース領域１８および多結晶ケイ素のゲート電極２４の上部の上に形成されたオーミックコンタクト２８、２６等の付加的な特徴を有する。
【００２０】
図１を参照すると、当業者に知られているように、ゲート絶縁層２２は、動作バイアス下の電界を受ける。前述したように、電界は、ゲート電極２４の下面２５の縁部に隣接して形成されたゲート絶縁層２２の鋭い角部４０の近くで高くなっている。図２は、方向５０に沿って測定された、ゲート絶縁層２２における電界プロファイルであり、角部４０において高電界ピーク５２を示している。
【００２１】
図３〜６は、本発明の態様に従った、例示的な縦型ＭＯＳＦＥＴ装置１００の製造段階を概略的に示す。図３は、処理中のＭＯＳＦＥＴ装置１００の側断面図である。ＭＯＳＦＥＴ装置１００は、一般に、ドリフト領域１０４が配置された半導体層（「ウェハ」と呼ばれる場合もある）１０２を含む。特定の実施形態において、半導体層１０２は、炭化ケイ素（ＳｉＣ）を含む。
【００２２】
図示の例では、ＭＯＳＦＥＴ装置１００は、ｎドープされたドリフト領域１０４およびｎ+ドープされたソース領域１０８を有する。理解されるであろうように、ｐ+ドープされたソース領域を有するＭＯＳＦＥＴ装置１００では、ドリフト領域１０４は、ｐドープされていてもよい。ｎ+ドープされたソース領域１０８はＰウェル領域１０６内において、第１の表面１０１に近接して形成されている。Ｐウェル領域１０６は、通常、適切なｐ型ドーパントを、ｎドープされたドリフト領域１０４に注入することにより形成される。理解されるであろうように、Ｐウェル領域１０６の形成は、以下のようないくつかの処理ステップを含む。すなわち、ドリフト領域１０４をマスクでマスキングするステップ、およびドリフト領域１０４内に注入する前に、マスキングにパターニングするステップである。ｎ+ソース領域１０８および高濃度ｐ+領域１０５は、例えば、同様の注入ステップを用いて形成することができる。アニーリングステップは、通常、各注入ステップに続いて行われる。ドレイン電極２００は、任意の知られている方法によって、半導体層１０２の第２の表面１０３と接触するように形成することができる。
【００２３】
この方法は、図４に示すように、ゲート絶縁層２０２を形成するステップと、ゲート電極２０４を形成するステップとを含む。ゲート電極２０４は、ゲート絶縁層２０２（「ゲート誘電体」とも呼ばれる）によって半導体層１０２（例えば、ＳｉＣウェハ）から絶縁されていることが多い。ゲート絶縁層２０２が、まず半導体層１０２上に配置され、その後、ゲート絶縁層２０２上にゲート電極２０４が配置される。ゲート絶縁層２０２は、多くの場合、二酸化ケイ素（ＳｉＯ2）、窒化ケイ素、またはこれらの組み合わせを含んでもよい。他の適切な材料には、酸化タンタル（Ｔａ2Ｏ5）、アルミナ（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、または他のガラス形成材料を挙げることができる。通常、ゲート絶縁層２０２は酸化物を含んでおり、したがって「ゲート酸化物層」と呼ばれる。ある実施形態では、ゲート酸化物層２０２は、二酸化ケイ素（ＳｉＯ2）を含む。いくつかの実施形態では、ゲート絶縁層２０２の厚さ（ｄ）は、約２０ナノメートル〜約２００ナノメートルの範囲であってもよい。
【００２４】
ゲート絶縁層２０２の形成は、一例において、任意の知られている方法で行ってもよい。ある例では、ゲート酸化物層２０２は、高温、例えば１１００℃より高い温度で、半導体層１０２（例えば、ＳｉＣウェハ）を酸化させることにより提供され得る。酸化は任意の知られている方法で行うことができ、そのような方法には、例えばウェット酸化やドライ酸化が含まれる。ゲート絶縁層２０２は、当業者に知られている任意の方法でアニーリングすることが望ましい。
【００２５】
次のステップでは、ゲート電極２０４は、ゲート絶縁層２０２の第１の部分２０１上に配置されている。ゲート電極２０４は、金属、多結晶ケイ素、またはこれらの積層組み合わせを含むことができる。ある実施形態において、多結晶ケイ素層がゲート絶縁層２０２上に堆積され、続いて、パターニングされ、および／またはエッチングされて、多結晶ケイ素のゲート電極２０４を提供する。多結晶ケイ素層の導電性を高めるために、多結晶ケイ素層はドープ、例えばｐ+ドープされてもよい。通常、多結晶ケイ素層の厚さは、約２ミクロン未満であってもよい。ある例では、多結晶ケイ素層の厚さは、例えば、約０．１ミクロン〜約１ミクロンの範囲であってもよい。
【００２６】
任意選択的に、金属含有層２０６を多結晶ケイ素層２０４上に配置してもよい。金属含有層２０６は、タンタル、ニッケル、モリブデン、コバルト、チタン、タングステン、ニオブ、ハフニウム、ジルコニウム、バナジウム、アルミニウム、クロム、および白金からなる群から選択された金属を含んでいてもよい。いくつかの実施形態では、金属含有層２０６は、金属シリサイド、例えばタンタルシリサイドを含んでいる。金属含有層２０６の厚さは、約１０ｎｍ〜約５００ｎｍの範囲であってもよい。いくつかの例では、金属含有層２０６は、アニーリングされてもよい。
【００２７】
上述したように、エッチングステップは、ＭＯＳＦＥＴ装置１００の望ましくない部分、例えば、ゲート絶縁層２０２、ドリフト領域１０４の第２の部分２０３から、ゲート電極材料を除去するために行われることが多い。図５に示すように、エッチングステップは、処理中に、ゲート絶縁層２０２の表面から材料の一部を除去し、ゲート絶縁層２０２の、減少した厚さ（ｄ’）、ｄ’＜ｄを有する第２の部分２０３を残すことができる。他のいくつかの例では、エッチングステップは、ゲート絶縁層２０２の第２の部分を完全に除去してもよい。
【００２８】
上述したように、本方法はさらに、酸化処理ステップを実行するステップを含む。酸化処理の実行は、一実施形態では、ゲート電極２０４を形成した後に行われ、ある実施形態では、金属含有層２０６を形成した後に行われる。いくつかの他の実施形態では、酸化処理は、層間誘電体（ＩＬＤ）３０４（後述）を堆積させた後に行われ得る。酸化処理は、水素と酸素を含む環境内で、約９５０℃未満の温度で実行される。当業者に知られているように、水素および酸素の存在下で実施される酸化処理は、通常、「ウェット酸化」と呼ばれる。ウェット酸化において、水素と酸素の混合気体が高温水蒸気を形成し、この高温水蒸気が、ゲート電極２０４を酸化する。酸化環境は、窒素、アルゴン等の他の不活性気体も含んでもよい。複数の気体の組み合わせが用いられてもよいが、処理設計の際には考慮が必要であり、複数のキャリア気体を用いることによる利点がないか、またはごくわずかである場合、混合気体内に、水素および酸素のみを利用することが好ましいかもしれない。
【００２９】
また、混合気体中の各気体の濃度は、選択される気体に依存するだろう。通常、酸素濃度が、酸化処理を推進するものであり、他の酸化処理のパラメータを考慮した上で、所望の酸化速度を達成するように選択され得る。しかし、ウェット酸化では、水素および酸素の両方の濃度が、酸化速度、および得られた酸化物層の品質に影響を及ぼすことがある。本発明のいくつかの実施形態によれば、酸化処理は、約９５０℃未満の温度で、少なくとも約０．０３：１の比率で水素および酸素を含む環境内で行われる。いくつかの実施形態において、酸化環境中の水素と酸素の比率は、約１：１〜約３：１の範囲であってもよい。ある実施形態では、水素と酸素との比率は、約１．５：１〜約２：１の範囲であってもよい。
【００３０】
一般的に、酸化処理は、炉のようなチャンバ内でウェハを所望の温度まで加熱することと、気体または混合気体をこのチャンバ内に導入することとを含む。あるいは、望ましい気体または混合気体をチャンバに導入することができ、その後、チャンバは、所望の温度まで加熱され得る。いくつかの例では、所望の比率で水素および酸素を含む混合気体がチャンバ内に供給されてもよい。いくつかの他の実施形態では、所定量の水素および酸素を個別にチャンバ内に供給し、チャンバ内で所望の比率を達成することができる。
【００３１】
当業者であれば理解されるように、酸化処理は、１以上の酸化処理のサブステップを含むことができ、ここで、酸化は、１以上の酸化処理のサブステップにおいて、例えば、異なる温度または圧力、および／または異なる水素対酸素比率を用いて、酸化環境内で行われ得る。サブステップは、高温でのアニーリングステップも含むことができる。本発明の実施形態は、水素および酸素を含む酸化環境で行われる酸化処理を説明しているが、１以上の酸化処理サブステップにおいて、酸化環境中の水素を水素の同位体、例えば重水素と置き換えることは、本発明の範囲内である。
【００３２】
酸化ステップ中に、酸化物層３００は、図５に示すように、ゲート電極２０４の上面および側面で成長する。本発明の態様による酸化処理ステップを実行することにより、鋭い角部４０（図１）が、酸化物に変換され、この酸化物は、縁部４０２近傍のゲート電極２０４の底面２０５に存在することが、さらに観察されている。その結果、ゲート電極２０４の縁部４０２の下の、絶縁材料の厚さがｄ’’、ｄ’’＞ｄに増大する。言い換えれば、縁部４０２に隣接する角部４００におけるゲート絶縁層２０２の厚さ（ｄ’’）は、ゲート絶縁層２０２の中央部の厚さ（ｄ）よりも大きい。ゲート絶縁層２０２は、中央部よりも、縁部４０２に隣接した角部において約１パーセントよりも大きい厚さを有する。いくつかの例では、縁部４０２に隣接する角部４００におけるゲート絶縁層２０２の厚さの増加は、約１パーセント〜約５００パーセントの範囲にある。ある例では、厚さの増加は、約１０パーセント〜約３００パーセントの範囲にある。いくつかの実施形態では、角部は、角部における電界が、ゲート絶縁層の他の部分における電界以下となるような形状である。
【００３３】
ゲート電極の上面の酸化物層３００は、例えば、エッチングによって除去されることが多い。酸化物層３００のエッチング速度は、誘電体層３０４（例えばＰＳＧ層）のエッチング速度よりはるかに低いことが分かっており、これは、酸化物層３０が高品質の酸化物を含むことを示す。
【００３４】
酸化処理は、任意の所望の期間だけ行ってもよく、通常、角部におけるゲート絶縁層２０２の厚さを増加させ、所望の厚さの酸化物層３００を提供するのに十分な時間の間行われる。酸化物層３００は、約２０ナノメートル〜約５００ナノメートルの範囲の厚さを有していてもよく、このような厚さは、特定の酸化パラメータに応じて、通常約１秒〜約３０分の酸化時間で提供され得る。いくつかの例では、特に、酸化処理が低温で行われる場合には、酸化時間は３０分よりも長くてもよい。
【００３５】
図６は、完成したＭＯＳＦＥＴ装置１００、より具体的には、ＳｉＣ  ＭＯＳＦＥＴ装置を示している。酸化が行われると、ウェハは、さらに処理されてソースコンタクト２０８、ソース電極３０８、パッシベーション層３０４等の追加の特徴を提供する。パッシベーション層３０４は、通常、層間誘電体（ＩＬＤ）と呼ばれることもある誘電体材料を含む。パッシベーション層３０４は、ゲート電極２０４を概して覆うように配置されている。いくつかの実施形態において、層間誘電体３０４は、酸化処理を行った後にゲート電極２０６上に配置され得る。いくつかの他の実施形態において、酸化処理は、誘電体層３０４を配置した後に行ってもよい。いくつかの例では、誘電体層３０４は、燐珪酸塩ガラス（ＰＳＧ）を含む材料を含むことができる。
【００３６】
金属（例えばアルミニウム）でほぼ形成されたソース電極３０８を、誘電体層３０４上にさらに配置することができる。ソース電極３０８は、ソースコンタクト２０８を介してソース領域１０８およびＰウェル領域１０６と電気的に接触している。いくつかの実施形態では、複数の金属層を設けてもよい。金属層は、アルミニウム、ニッケル、モリブデン、タングステン、金、銅、タンタル、チタン、白金またはこれらの組み合わせを含むことができる。
【００３７】
図３〜６を参照して上述したＭＯＳＦＥＴ装置１００等の半導体装置の製造においては、様々な領域および層の形成／堆積は、当業者に既知であり、ＭＯＳＦＥＴ装置１００を形成するために必要な、マスキング、パターニング、エッチング、アニーリングを含む１以上のサブステップを含んでもよい。
【００３８】
図７は、方向５０に沿って測定された、図６のゲート絶縁層２０２の電界プロファイルを示す。縁部４０２近くの角部における電界値５４は、図１のＭＯＳＦＥＴ装置１０における、角部４０における電界値よりもはるかに低い（図２）ことが明らかである。本発明の態様に従って実行される酸化処理は、ゲート電極の縁部に隣接して形成されたゲート絶縁層の角部に電界が集中することを防止することができる。このように形成され、結果として得られたＭＯＳＦＥＴ装置は、角部における電界を低減することができ、向上した信頼性を示す。
【００３９】
先に述べたように、約９５０℃未満の温度で、水素および酸素を含む酸化環境において酸化処理を行うことがさらに望ましい場合がある。表１は、ベースラインＭＯＳＦＥＴ装置に対して、比較ＭＯＳＦＥＴ装置および実験ＭＯＳＦＥＴ装置のしきい値電圧を正規化した値を示している。比較装置および実験装置は、酸化ステップが、ゲート電極を配置した後に行われたこと以外は、ベースラインＭＯＳＦＥＴ装置の製造のために行われたのと同様のステップで製造された。比較装置は、約９５０℃で実行される酸化処理ステップを用いて製造され、実験装置は、約８５０℃で実行される酸化処理ステップを用いて製造された。約９５０℃以上で実行される酸化処理は、ベースライン装置のしきい値電圧と比較して、より小さいしきい値電圧を有するＭＯＳＦＥＴ装置（例えば、比較ＭＯＳＦＥＴ装置）を提供することができることが観察された。これは、比較装置の性能が低減していることを反映している。本方法に係る酸化処理は、このようにより低い温度、例えば、約９００℃よりも低い温度で、有利に実行することができる。いくつかの例では、酸化処理は、約７００℃と約９００℃との間の温度で実行することができる。表１は、約８５０℃で実行される酸化処理が、所望のしきい値電圧を有する実験ＭＯＳＦＥＴ装置を提供することを明確に示している。いくつかの例では、高圧酸化を用いることによって、より低温で酸化処理を行うことも可能である。
【００４０】
【表１】
2017507489.tif 000003
ゲート電極を形成した後に酸化処理を行うことにより、信頼性の向上した半導体装置が得られることが確認された。基準ＭＯＳＦＥＴ装置サンプル（サンプル装置の製造ステップ中にゲート電極を形成した後に、説明した酸化ステップを含まない、例えば図１）と比較された、実験ＭＯＳＦＥＴ装置サンプル（サンプル装置の製造処理中にゲート電極を形成した後に、説明した酸化ステップを含む、例えば図６）の加速寿命試験の故障データは、３つの競合する故障モード解析（ｔ０、非真性故障モード、および真性故障モード）を用いて、故障率対時間の予測を生成することによって分析した。その後、予測されたインフィールド故障率が、初期故障が消費された（推定されるバーンイン試験／スクリーニング試験により）値におけるプロットから抽出され、動作時間に対する数十億の装置にスケーリングされ、すなわち故障率（Ｆａｉｌｕｒｅｓ  ｉｎ  ｔｉｍｅ（ＦＩＴ））が得られた。実験サンプルでは、ベースラインサンプルと比較して、ＦＩＴ率の約５０％〜約５００％の改善が見られた。
【００４１】
図１、３〜６を参照して上述したいくつかの層、領域、および構成要素の形状および寸法（例えば厚さ）は、ＭＯＳＦＥＴの構造を理解するための例示に過ぎず、本発明の範囲を限定するものではない。正確な形状、領域、および構成要素（例えば、ソース領域、ドレイン領域等）の寸法および位置は、ある程度変化させることができる。
【００４２】
添付の特許請求の範囲は、考えられる限り広く本発明を主張するものであり、本明細書で提示した例は、すべての実行可能な実施形態のマニホールドから選択された実施形態を例示している。したがって、添付の特許請求の範囲は、本発明の特徴を例示するために用いられた例の選択によって限定されるものではないことが、本出願人の意図するところである。特許請求の範囲において用いられる場合、用語「備える」およびその文法上の変形は、論理的に様々な程度を定め、「本質的に〜からなる」および「〜からなる」等であるが、これらに限定されない程度の言い回しを包含する。必要に応じて、範囲を与えたが、これらの範囲は、その範囲内のすべての部分範囲を含む。これらの範囲の多様性は、当該技術分野における通常の知識を有する専門家に対し、その多様性自体を提案するであろう。また、この多様性がまだ公開されていない場合、これらの多様性は、可能な限り、添付の特許請求の範囲に包含されると解釈するべきである。また、科学および技術の進歩は、言い回しが不正確であるために、現在では予期できない均等物および代替物を生み出すことが予想されるが、これらの変化形態も、可能な限り、添付の特許請求の範囲に包含されると解釈すべきである。
【符号の説明】
【００４３】
１０  ＭＯＳＦＥＴ装置
１１  上面
１２  半導体層
１３  底面
１４  ドリフト領域
１５  コンタクト領域
１６  Ｐ型ウェル領域
１８  ソース領域
２０  ドレイン電極
２２  ゲート絶縁層
２４  ゲート電極
２５  下面
２６  オーミックコンタクト
２８  オーミックコンタクト
３０  酸化物層
３４  パッシベーション層
３８  ソース電極
４０  角部
１００  ＭＯＳＦＥＴ装置
１０１  第１の表面
１０２  半導体層
１０３  第２の表面
１０４  ドリフト領域
１０５  領域
１０６  Ｐウェル領域
１０８  ソース領域
２００  ドレイン電極
２０１  第１の部分
２０２  ゲート絶縁層
２０３  第２の部分
２０４  ゲート電極、多結晶ケイ素層
２０５  底面
２０６  金属含有層
２０８  ソースコンタクト
３００  酸化物層
３０４  パッシベーション層、層間誘電体、誘電体層
３０８  ソース電極
４００  角部
４０２  縁部
【図１】
2017507489.tif 000004
【図２】
2017507489.tif 000005
【図３】
2017507489.tif 000006
【図４】
2017507489.tif 000007
【図５】
2017507489.tif 000008
【図６】
2017507489.tif 000009
【図７】
2017507489.tif 000010
【国際調査報告】
2017507489.tif 000011
2017507489.tif 000012
2017507489.tif 000013
2017507489.tif 000014
2017507489.tif 000015