(57)【要約】  先進的金属−窒化物−酸化物−シリコン（ＭＮＯＳ）複数回プログラム可能（ＭＴＰ）メモリが提供される。一例では、装置は、２電界効果トランジスタ（２Ｔ電界ＦＥＴ）金属−窒化物−酸化物−シリコン（ＭＮＯＳ）ＭＴＰメモリを含む。２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリは、ウェル上に形成され、第１および第２のトランジスタのそれぞれのゲートをウェルから分離する層間誘電体（ＩＬＤ）酸化物領域を含むことができる。第１および第２のトランジスタのそれぞれのゲートの間に制御ゲートが配置され、制御ゲートの金属部分とＩＬＤ酸化物領域の一部分との間にシリコン−窒化物−酸化物（ＳｉＮ）領域が配置される。
2017520910.tif 000002
【特許請求の範囲】
【請求項１】
２ゲート電界効果トランジスタ（２Ｔ電界ＦＥＴ）金属−窒化物−酸化物−シリコン（ＭＮＯＳ）複数回プログラム可能（ＭＴＰ）メモリを備え、前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリは、
基板と、
前記基板上に形成された第１のトランジスタと、
前記基板上に形成された第２のトランジスタと、
ウェル上に形成され、前記第１および第２のトランジスタのそれぞれのゲートを前記ウェルから分離する層間誘電体（ＩＬＤ）酸化物領域であって、前記ＩＬＤ酸化物領域の一部分はフィンとして構成される、ＩＬＤ酸化物領域と、
前記ＩＬＤ酸化物領域の前記フィン形部分の一部分の周りに、かつ前記第１および第２のトランジスタの前記それぞれのゲートのほぼ間に形成される、金属部分を含む制御ゲートと、
前記制御ゲートの前記金属部分と前記ＩＬＤ酸化物領域の前記フィン形部分との間の前記ＩＬＤ酸化物領域の前記フィン形部分上に形成されたシリコン−窒化物−酸化物領域と
を含む、装置。
【請求項２】
前記ＩＬＤ酸化物領域にほぼ直角に形成され、前記第１のトランジスタのゲートを前記第２のトランジスタのゲートに結合する金属リングをさらに備える、請求項１に記載の装置。
【請求項３】
前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリはＰＭＯＳデバイスである、請求項１に記載の装置。
【請求項４】
前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリはＮＭＯＳデバイスである、請求項１に記載の装置。
【請求項５】
前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリが構成部分である、モバイルデバイス、基地局、端末、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つをさらに備える、請求項１に記載の装置。
【請求項６】
リソグラフィデバイスに集積回路の少なくとも一部を作製させるように構成されたリソグラフィデバイス実行可能命令を記憶した非一時的コンピュータ可読媒体であって、
前記集積回路は２ゲート電界効果トランジスタ（２Ｔ電界ＦＥＴ）金属−窒化物−酸化物−シリコン（ＭＮＯＳ）複数回プログラム可能（ＭＴＰ）メモリを備え、前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリは、
基板と、
前記基板上に形成された第１のトランジスタと、
前記基板上に形成された第２のトランジスタと、
ウェル上に形成され、前記第１および第２のトランジスタのそれぞれのゲートを前記ウェルから分離する層間誘電体（ＩＬＤ）酸化物領域であって、前記ＩＬＤ酸化物領域の一部分はフィンとして構成される、ＩＬＤ酸化物領域と、
前記ＩＬＤ酸化物領域の前記フィン形部分の一部分の周りに、かつ前記第１および第２のトランジスタの前記それぞれのゲートのほぼ間に形成される、金属部分を含む制御ゲートと、
前記制御ゲートの前記金属部分と前記ＩＬＤ酸化物領域の前記フィン形部分との間の前記ＩＬＤ酸化物領域の前記フィン形部分上に形成されたシリコン−窒化物−酸化物領域と
を含む、非一時的コンピュータ可読媒体。
【請求項７】
前記集積回路は、前記ＩＬＤ酸化物領域に直角に形成され、前記第１のトランジスタのゲートを前記第２のトランジスタのゲートに結合する金属リングをさらに備える、請求項６に記載の非一時的コンピュータ可読媒体。
【請求項８】
前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリはＰＭＯＳデバイスである、請求項６に記載の非一時的コンピュータ可読媒体。
【請求項９】
前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリはＮＭＯＳデバイスである、請求項６に記載の非一時的コンピュータ可読媒体。
【請求項１０】
２ゲート電界効果トランジスタ（２Ｔ電界ＦＥＴ）金属−窒化物−酸化物−シリコン（ＭＮＯＳ）複数回プログラム可能（ＭＴＰ）メモリをプログラムするための方法であって、
前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリにおける第１のトランジスタをバイアス処理するステップと、
前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリにおける第２のトランジスタをバイアス処理するステップと
を含み、
前記第１および第２のトランジスタの前記バイアス処理により、ホットキャリア注入に起因して、前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリのシリコン−窒化物−酸化物領域に電子が格納される、方法。
【請求項１１】
２ゲート電界効果トランジスタ（２Ｔ電界ＦＥＴ）金属−窒化物−酸化物−シリコン（ＭＮＯＳ）複数回プログラム可能（ＭＴＰ）メモリをプログラムするための方法であって、
前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリにおける第１のトランジスタをバイアス処理するステップと、
前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリにおける第２のトランジスタをバイアス処理するステップと
を含み、
前記第１および第２のトランジスタの前記バイアス処理により、ファウラー−ノルドハイムトンネリングに起因して、前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリのシリコン−窒化物−酸化物領域に電子が格納される、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に電子機器に関し、より詳細には、限定はしないが、先進的金属−窒化物−酸化物−シリコン（ＭＮＯＳ：ｍｅｔａｌ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）複数回プログラム可能（ＭＴＰ：ｍｕｌｔｉｐｌｅ  ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ）メモリに関する。
【背景技術】
【０００２】
ランダムアクセスメモリ（ＲＡＭ）は、現代のデジタルアーキテクチャのユビキタス構成要素である。ＲＡＭは、スタンドアロンデバイスであり得るか、またはマイクロプロセッサ、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、システムオンチップ（ＳｏＣ）、および他の同様のデバイスなど、ＲＡＭを使用するデバイスに組み込まれ得る。ＲＡＭは揮発性または不揮発性であり得る。揮発性ＲＡＭは、電力が除去されたときはいつでも、その記憶された情報を失う。不揮発性ＲＡＭは、電力が除去されたときでも、そのメモリ内容を維持することができる。不揮発性ＲＡＭは、印加された電力なしに記憶された情報を保持する能力などの利点を有するが、従来の不揮発性ＲＡＭは、揮発性ＲＡＭよりも読取り／書込み時間が遅く、多くの電力を消費する。
【０００３】
組込み不揮発性メモリ（ＮＶＭ）（たとえば、ｅＦｌａｓｈメモリ）を含むシステムオンチップ（ＳｏＣ）プロセッサなどの集積回路に対する市場需要が増大している。組込みＮＶＭメモリは、長期間にわたって精巧な機能豊富なソフトウェアおよびファームウェアを記憶するために使用され得、データの迅速なプログラミングおよび消去も実現する。従来の組込みＮＶＭは、複数回プログラム可能（ＭＴＰ）メモリのタイプの一例である。
【０００４】
従来型ＮＶＭメモリの１つのタイプは、６５ｎｍのフィーチャサイズを有する電荷トラップ型のシリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）トランジスタである。電荷トラップ型ＳＯＮＯＳトランジスタは、窒化物層（すなわち、「ＳＯＮＯＳ」における「Ｎ層」）に電荷をトラップすることによってデータを記憶する。この技術は複数のマスクの作製を必要とし、これは高い作製コストにつながり、そのコストは最終的に消費者に転嫁される。従来の電荷トラップ型ＳＯＮＯＳトランジスタ技術はまた、フィーチャサイズの縮小化を抑える作製プロセス制限を有する。たとえば、作製プロセス制限（たとえば、ゲート空間制限）により、従来の電荷トラップ型ＳＯＮＯＳトランジスタ技術は、２０ｎｍのＳｏＣおよび１６ｎｍのＦＥＴの先進技術を使用して作製することができない。開発および作製に関連する過剰なコストを伴わない、２０ｎｍのＳｏＣおよび１６ｎｍのＦＥＴの先進技術などの先進技術において利用可能なＭＴＰメモリが現在ない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、本明細書で提供する改善された方法および装置を含む、従来の方法および装置を改善する方法および装置に対する長年にわたる産業界のニーズが存在する。
【課題を解決するための手段】
【０００６】
本概要は、本教示のいくつかの態様の基本的理解を可能にする。本概要は詳細において網羅的ではなく、すべての重要な特徴を特定するものでもなく、また特許請求の範囲を限定するものでもない。
【０００７】
２ゲート電界効果トランジスタ（２Ｔ電界ＦＥＴ）金属−窒化物−酸化物−シリコン（ＭＮＯＳ）複数回プログラム可能（ＭＴＰ）メモリをプログラムするための例示的な方法および装置が提供される。
【０００８】
例示的な方法は、２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリにおける第１のトランジスタをバイアス処理するステップと、２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリにおける第２のトランジスタをバイアス処理するステップとを含む。第１および第２のトランジスタのバイアス処理により、ファウラー−ノルドハイムトンネリングに起因して、２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリのシリコン−窒化物−酸化物領域に電子が格納される。
【０００９】
２ゲート電界効果トランジスタ（２Ｔ電界ＦＥＴ）金属−窒化物−酸化物−シリコン（ＭＮＯＳ）複数回プログラム可能（ＭＴＰ）メモリをプログラムするための別の例示的な方法は、２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリにおける第１のトランジスタをバイアス処理し、２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリにおける第２のトランジスタをバイアス処理するステップを含む。第１および第２のトランジスタのバイアス処理により、ホットキャリア注入に起因して、２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリのシリコン−窒化物−酸化物領域に電子が格納される。
【００１０】
別の例では、先進的金属−窒化物−酸化物−シリコン（ＭＮＯＳ）複数回プログラム可能（ＭＴＰ）メモリを含む装置が提供される。本装置は、２ゲート電界効果トランジスタ（２Ｔ電界ＦＥＴ）金属−窒化物−酸化物−シリコン（ＭＮＯＳ）複数回プログラム可能（ＭＴＰ）メモリを含む。２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリは、基板と、基板上に形成された第１のトランジスタと、基板上に形成された第２のトランジスタと、ウェル上に形成され、第１および第２のトランジスタのそれぞれのゲートをウェルから分離する層間誘電体（ＩＬＤ）酸化物領域とを含む。ＩＬＤ酸化物領域の一部分は、フィンとして構成される。２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリはまた、金属部分を含む制御ゲートを含む。制御ゲートは、層間誘電体（ＩＬＤ）酸化物領域のフィン形部分の一部分の周りに、かつ第１および第２のプログラム線トランジスタのそれぞれのゲートのほぼ間に形成される。２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリはまた、制御ゲートの金属部分とＩＬＤ酸化物領域のフィン形部分との間のＩＬＤ酸化物領域のフィン形部分上に形成されたシリコン−窒化物−酸化物領域を含む。２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリはまた、ＩＬＤ酸化物領域にほぼ直角に形成され、第１のトランジスタのゲートを第２のトランジスタのゲートに結合する金属リングを含むことができる。２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリは、ＰＭＯＳデバイスであり得る。２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリは、ＮＭＯＳデバイスであり得る。本装置はまた、２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリが構成部分である、モバイルデバイス、基地局、端末、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのうちの少なくとも１つを含むことができる。
【００１１】
装置の少なくとも一部が半導体ダイに組み込まれてよい。さらに、装置の少なくとも一部は、モバイルデバイス、基地局、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、および／またはコンピュータのようなデバイスを含むことができ、装置の別の部分は、デバイスの構成部分である。
【００１２】
さらなる例では、リソグラフィデバイスに集積回路として装置の少なくとも一部を作製させるように構成されたリソグラフィデバイス実行可能命令を記憶した非一時的コンピュータ可読媒体が提供される。
【００１３】
上記の概要は、詳細な説明および図面をより十分に理解できるように、本教示の特徴および技術的利点のうちのいくつかを広く概説したものである。詳細な説明では追加的な特徴および利点についても説明する。本教示の同じ目的を実施するために他の構造を修正または設計する際の基礎として、概念および開示する実施形態が容易に利用され得る。そのような等価な構成は、特許請求の範囲に記載された本教示の技術から逸脱しない。本教示を特徴付ける発明性がある特徴は、さらなる目的および利点とともに、詳細な説明および添付の図からより十分に理解される。図面の各々は例示および説明のみのために与えられ、本教示を限定しない。
【００１４】
添付の図面は、本教示の例について説明するために提示され、限定するためのものではない。
【図面の簡単な説明】
【００１５】
【図１】例示的なＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイスおよび例示的なＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイスの概略を示す図である。
【図２】ＮＭＯＳ  ＭＴＰデバイスおよびＰＭＯＳ  ＭＴＰデバイスを動作させるために使用される例示的な電圧を示す図である。
【図３】チャネルホットキャリア放出を使用するプログラミングの間の例示的なＮＭＯＳ  ＭＴＰデバイスを示す図である。
【図４】トップエレクトロンファウラー−ノルドハイムトンネリングを使用するプログラミングの間の例示的なＮＭＯＳ  ＭＴＰデバイスを示す図である。
【図５】チャネルエレクトロンファウラー−ノルドハイムトンネリングを使用する消去の間の例示的なＮＭＯＳ  ＭＴＰデバイスを示す図である。
【図６】チャネルホットキャリア放出を使用する消去の間の例示的なＮＭＯＳ  ＭＴＰデバイスを示す図である。
【図７】ボディエレクトロンファウラー−ノルドハイムトンネリングを使用する消去の間の例示的なＮＭＯＳ  ＭＴＰデバイスを示す図である。
【図８】読取りの間の例示的なプログラムされたＮＭＯＳ  ＭＴＰデバイスを示す図である。
【図９】読取りの間の例示的なプログラムされていないＮＭＯＳ  ＭＴＰデバイスを示す図である。
【図１０】ＮＭＯＳ  ＭＴＰデバイスの例示的な上面図である。
【図１１】チャネルホットキャリア放出を使用するプログラミングの間の例示的なＰＭＯＳ  ＭＴＰデバイスを示す図である。
【図１２】ファウラー−ノルドハイムトンネリングを使用する消去の間の例示的なＰＭＯＳ  ＭＴＰデバイスを示す図である。
【図１３】ホットエレクトロン注入を使用する消去の間の例示的なＰＭＯＳ  ＭＴＰデバイスを示す図である。
【図１４】トップエレクトロンファウラー−ノルドハイムトンネリングを使用する消去の間の例示的なＰＭＯＳ  ＭＴＰデバイスを示す図である。
【図１５】読取りの間の例示的なプログラムされたＰＭＯＳ  ＭＴＰデバイスを示す図である。
【図１６】読取りの間の例示的なプログラムされていないＰＭＯＳ  ＭＴＰデバイスを示す図である。
【図１７】ＰＭＯＳ  ＭＴＰデバイスの例示的な上面図である。
【図１８】正確な深度を伴う制御ゲートを有するＰＭＯＳ  ＭＴＰデバイスの例示的な上面図である。
【図１９】例示的な通信システムを示す図である。
【図２０】例示的なアクセスポイントを示す図である。
【図２１】例示的なワイヤレスデバイスの機能ブロック図である。
【発明を実施するための形態】
【００１６】
慣例に従って、図面に示される特徴は、一定の縮尺で描かれていない可能性がある。したがって、示された特徴の寸法は、明快にするために、任意に拡大または縮小されている可能性がある。慣例に従って、図面のうちのいくつかは、明快にするために簡略化されている。したがって、図面は、特定の装置または方法のすべての構成要素を示すとは限らない。さらに、同様の参照番号は、本明細書および図を通して同様の特徴を示す。
【００１７】
序論
先進的金属−窒化物−酸化物−シリコン（ＭＮＯＳ）複数回プログラム可能（ＭＴＰ）メモリが提供される。一例では、２ゲート電界効果トランジスタ（２Ｔ電界ＦＥＴ）金属−窒化物−酸化物−シリコン（ＭＮＯＳ）複数回プログラム可能（ＭＴＰ）メモリを備える装置が提供される。
【００１８】
本明細書で開示する例示的な装置および方法は、有利なことに、長年にわたる産業界のニーズならびにこれまでに同定されていない他のニーズに対処し、従来の方法および装置の欠点を軽減する。たとえば、本明細書で開示する装置および方法によってもたらされる利点は、従来のデバイスに対するスケーラビリティ、開発コストおよび作製コストの改善を含む。他の利点は、本明細書で提供する技術を含むデバイスのデバイス性能の改善および電力消費の低減を含む。
【００１９】
本出願の本文および図面では、例示的な実施形態が開示される。本発明の範囲から逸脱することなく、代替の実施形態が考案され得る。さらに、本教示の従来の要素は、本教示の態様を曖昧にすることを避けるために、詳細には説明されないことも、省略されることもある。
【００２０】
本明細書で使用する「例示的な」いう用語は、「例、実例、または例示として働くこと」を意味する。「例示的な」として説明するいかなる実施形態も、他の実施形態よりも好ましいかまたは有利であると必ずしも解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。本明細書において「一例では」、「例」、「１つの特徴では」、および／または「特徴」という用語を使用する場合、必ずしも同じ特徴および／または例を指すとは限らない。さらに、特定の特徴および／または構造は、１つまたは複数の他の特徴および／または構造と組み合わせることができる。その上、本明細書で説明する装置の少なくとも一部分は、本明細書で説明する方法の少なくとも一部分を実行するように構成できる。
【００２１】
「接続される」、「結合される」という用語、またはそれらのいかなる変形形態も、要素間の直接的または間接的な任意の接続または結合を意味し、仲介要素を介して互いに「接続」または「結合」される２つの要素間に仲介要素の存在を含むことができることに留意されたい。要素間の結合および／または接続は、物理的、論理的、またはそれらの組合せであってもよい。本明細書で使用する要素は、たとえば、１つまたは複数のワイヤ、ケーブル、および／またはプリントされた電気接続部を使用することによって、ならびに電磁エネルギーを使用することによって互いに「接続」または「結合」できる。電磁エネルギーは、無線周波数領域、マイクロ波領域、および／または光学的（可視と不可視の両方の）領域の波長を有することができる。これらは、いくつかの非限定的かつ非網羅的な例である。
【００２２】
「信号」という用語は、データ信号、オーディオ信号、ビデオ信号、マルチメディア信号、アナログ信号、および／またはデジタル信号などの任意の信号を含むことができることを理解されたい。多種多様な技術および技法のうちのいずれかを使用して情報および信号を表すことができる。たとえば、本明細書で説明するデータ、命令、処理ステップ、コマンド、情報、信号、ビット、および／もしくはシンボルは、電圧、電流、電磁波、磁場および／もしくは磁性粒子、光場および／もしくは光学粒子、またはそれらの任意の組合せによって表され得る。
【００２３】
本明細書における「第１の」、「第２の」などの呼称を使用する要素へのあらゆる参照は、これらの要素の数量および／または順序を限定するものではない。むしろ、これらの呼称は、２つ以上の要素、および／または要素の実例を区別する都合のよい方法として使用されている。したがって、第１および第２の要素への参照は、２つの要素のみを使用することができること、または第１の要素が第２の要素に必ず先行しなければならないことを意味しない。また、別段に記載されていない限り、１組の要素は、１つまたは複数の要素を備えることができる。加えて、明細書または特許請求の範囲で使用される「Ａ、Ｂ、またはＣのうちの少なくとも１つ」という形態の用語は、「ＡもしくはＢもしくはＣまたはこれらの要素の任意の組合せ」と解釈できる。
【００２４】
本明細書で使用する用語は、特定の実施形態について説明するためのものにすぎず、限定を意図するものではない。本明細書で使用する単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が別段に明確に示さない限り、複数形も含むものとする。さらに、「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用する場合、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を指定するが、１つもしくは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはこれらの群の存在および／または追加を排除しない。
【００２５】
本明細書で使用する空間的説明（たとえば、「上部」、「中間部」、「下部」、「左」、「中央」、「右」、「上方」、「下方」、「垂直」、「水平」など）は、説明のためだけのものであり、限定的な記述ではない。これによって説明される構造の実際の実装形態は、これによって説明される機能を実現する任意の方向で空間的に配置され得る。加えて、集積回路要素間の空間的関係について説明するために本明細書で「隣接する」という用語を使用するとき、隣接する集積回路要素は、直接物理的に接触している必要はなく、他の集積回路要素が、隣接する集積回路要素間に配置されていてよい。
【００２６】
提供される装置は、限定はしないが、モバイルデバイス、モバイル電話、ワイヤレスデバイス、携帯情報端末（ＰＤＡ）、ハンドヘルドコンピュータ、ポータブルコンピュータ、ＧＰＳ受信機、ナビゲーションデバイス、カメラ、オーディオプレーヤ、カムコーダ、ゲーム機、腕時計、置時計、計算機、テレビ、フラットパネルディスプレイ、コンピュータモニタ、オーディオディスプレイ（たとえば、オドメーターディスプレイなど）、コックピットコントロールおよび／もしくはディスプレイ、カメラ（たとえば、車両内の後面および／もしくは側面カメラ）に結合されたディスプレイ、電子写真フレーム、電子掲示板、電光サイン、ならびに／またはプロジェクタなどの電子デバイスの一部であること、ならびに／またはそのような電子デバイスに結合されることがある。
【００２７】
提供される装置は、限定はしないが、モバイルフォン、モバイル通信デバイス、ページャ、携帯情報端末、個人情報管理装置、モバイルハンドヘルドコンピュータ、ポータブルコンピュータ、ワイヤレスデバイス、ワイヤレスモデム、メモリを有する電子デバイス、および／または一般に個人によって持ち運ばれ、通信機能（たとえば、ワイヤレス、セルラー、赤外線、短距離無線など）を有する他のタイプのポータブル電子デバイスなどの「モバイルデバイス」の一部であること、および／またはそのようなモバイルデバイスに結合されることがある。さらに、「ユーザ機器」（ＵＥ）、「モバイル端末」、「モバイルデバイス」、および「ワイヤレスデバイス」という用語は、互換性のある場合がある。
【００２８】
略語
頻繁に使用される略語および頭文字の以下のリストは、本開示を理解するのを助けるために提供されており、限定するものとして提供されてはいない。
２Ｔ電界ＦＥＴ  −  ２ゲート電界効果トランジスタ
ＢＬ  −  ビット線
ＣＧ  −  制御ゲート
ＣＴ  −  接触端子
ＣＨＥ  −  チャネルホットエレクトロン。ゲート、ドレインおよびソースの間の高電圧差に起因して、ソースからドレインの代わりにゲート酸化物およびＳｉＮスペーサにチャネルキャリアが移動する状況。
ＦｉｎＦＥＴ  −  フィン形領域が隆起チャネル（ｒａｉｓｅｄ  ｃｈａｎｎｅｌ）であるトライゲート電界効果トランジスタ（ＦＥＴ）。ゲート電極がフィンの３つの側面に隣接するように、ゲート電極は形成され得る。
ＦＮ  −  ファウラー−ノルドハイム。ファウラー−ノルドハイムトンネリングの一例では、結晶性固体（たとえば、金属）は、高電界が存在する場合に電荷キャリア（たとえば、電子）を放出する。
ＩＬＤ酸化物  −  相互接続線などの伝導構造を電気的に分離するために使用され得る層間誘電体酸化物。
ＬＤＤ  −  軽ドープドレイン。例示的な軽ドープドレインは、ホットエレクトロン効果を低減するために、ドレイン領域がチャネルの近くで軽ドープされた構造である。
Ｍ０、Ｍ１  −  金属層番号０、金属層番号１など。
ＭＮＯＳ  −  金属−窒化物−酸化物−シリコン
ＭＴＰ  −  複数回プログラム可能メモリ（たとえば、不揮発性メモリ）
ＮＭＯＳ  −  ｎ型金属−酸化物−半導体
ｎＶＴ  −  正常しきい値電圧（Ｖｔ）
ＰＭＯＳ  −  ｐ型金属−酸化物−半導体
ＰＧ１、ＰＧ２  −  プログラムゲート番号１、プログラムゲート番号２など。
ＳＧ  −  選択ゲート
ＳＬ  −  ソースゲート
ＳｏＣ  −  システムオンチップ
ＳＯＮＯＳ  −  シリコン−酸化物−窒化物−酸化物−シリコン
ＳＴＩ  −  シャロートレンチ分離。シャロートレンチ分離構造は、隣接する半導体構造間の電荷キャリア漏れを低減するデバイス特徴である。
ＵＬＶＴ  −  超低しきい値電圧（Ｖｔ）
Ｖ０、Ｖ１  −  垂直相互接続アクセス（すなわち、ビア）層番号
Ｖｔ  −  しきい値電圧
ＷＬ  −  ワード線
【００２９】
図面の説明
図１は、例示的なＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００および例示的なＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０の概略を示す。Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０の構造および動作に関する詳細は、図１〜図１０および図１９〜図２１で確認できる。Ｐ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００の構造および動作に関する詳細は、図１および図１１〜図２１で確認できる。Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０およびＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００は、プレーナＭＯＳデバイスまたはＦｉｎＦＥＴデバイスであり得る。例示的なＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００および例示的なＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０は、フローティングゲートＭＴＰデバイスよりも低いプログラムおよび消去電圧を有する。
【００３０】
Ｐ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００は、Ｐ−ＦＥＴ  ＭＮＯＳトランジスタである第１のトランジスタ１０５、シリコン窒化物（ＳｉＮ）／酸化物電界トランジスタである第２のトランジスタ１１０、およびＰ−ＦＥＴ  ＭＮＯＳトランジスタである第３のトランジスタ１１５を有する。第１のトランジスタ１０５のソースはソース線（ＳＬ）１２０であり、第１のトランジスタ１０５のゲートは第１のプログラムゲート（ＰＧ１）１２５である。ＰＧ１  １２５は、ワード線（ＷＬ）でもあり、デバイスの選択、プログラミングおよび消去に使用され得る。第１のトランジスタ１０５は、第２のトランジスタ１１０に結合されており、正規Ｖｔデバイスであり得る。
【００３１】
第２のトランジスタ１１０は、第１のトランジスタ１０５と第３のトランジスタ１１５との間に電気的に配置されており、ほぼゼロのＶｔのデバイスであり得る。第２のトランジスタ１１０は、Ｐ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００の端子に印加された電圧の不在時に電荷キャリアを格納するために使用され得るＳｉＮキャップおよびＳｉＮスペーサを有する。ＳｉＮキャップおよび／またはＳｉＮスペーサが電荷キャリアを格納するか、または電荷キャリアを格納しないとき、Ｐ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００は、これらの状態の一方において論理「０」を表し、他方の状態において論理「１」を表すことができ、それにより、ＭＴＰ記憶素子としてＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００を使用することができる。第２のトランジスタのゲートは、デバイスのプログラミングおよび消去に使用され得る制御ゲート（ＣＧ）１３０である。
【００３２】
第３のトランジスタ１１５は、Ｐ−ＦＥＴ  ＭＮＯＳトランジスタであり、正規Ｖｔデバイスであり得る。第３のトランジスタ１１５は、第２のトランジスタ１１０に結合されており、第３のトランジスタ１１５のゲートは、ＰＧ１  １２５に結合された第２のプログラムゲート（ＰＧ２）１３５である。ＰＧ２  １３５はＷＬでもある。第３のトランジスタ１１５のドレインは、ビット線（ＢＬ）１４０である。
【００３３】
Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０は、Ｎ−ＦＥＴ  ＭＮＯＳトランジスタである第４のトランジスタ１５５、ＳｉＮ／酸化物電界トランジスタである第５のトランジスタ１６０、およびＮ−ＦＥＴ  ＭＮＯＳトランジスタである第６のトランジスタ１６５を有する。第４のトランジスタ１５５のドレインは選択線（ＳＬ）１７０であり、第４のトランジスタ１５５のゲートは第１のプログラムゲート（ＰＧ１）１７５である。ＰＧ１  １７５はワード線（ＷＬ）でもある。第４のトランジスタ１５５は、第５のトランジスタ１６０に結合されている。
【００３４】
第５のトランジスタ１６０は、第４のトランジスタ１５５と第６のトランジスタ１６５との間に電気的に配置されている。第５のトランジスタ１６０は、Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０の端子に印加された電圧の不在時に電荷キャリアを格納するために使用され得るＳｉＮキャップおよびＳｉＮスペーサを有する。ＳｉＮキャップおよび／またはＳｉＮスペーサが電荷キャリアを格納するか、または電荷キャリアを格納しないとき、Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０は、これらの状態の一方において論理「０」を表し、他方の状態において論理「１」を表すことができ、それにより、ＭＴＰ記憶素子としてＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０を使用することができる。第５のトランジスタのゲートは、制御ゲート（ＣＧ）１８０である。
【００３５】
第６のトランジスタ１６５は、Ｎ−ＦＥＴ  ＭＮＯＳトランジスタである。第６のトランジスタ１６５は、第５のトランジスタ１６０に結合されており、第６のトランジスタ１６５のゲートは、ＰＧ１  １７５に結合された第２のプログラムゲート（ＰＧ２）１８５である。ＰＧ２  １８５はＷＬでもある。第６のトランジスタ１６５のソースは、ビット線（ＢＬ）１９０である。
【００３６】
図２は、ＮＭＯＳ  ＭＴＰデバイス（たとえば、Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０）およびＰＭＯＳ  ＭＴＰデバイス（たとえば、Ｐ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００）を動作させるためにそれぞれのＭＴＰデバイスの端子に印加される例示的な電圧を示す。示される電圧は例示的なものであり、当業者は本開示を使用して、図２に示す電圧以外の電圧を使用して動作するようにＮＭＯＳ  ＭＴＰデバイス（たとえば、Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０）および／またはＰＭＯＳ  ＭＴＰデバイス（たとえば、Ｐ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００）を設計することができる。
【００３７】
図２では、（たとえば、地面に対する）例示的な電圧が、ソース線（ＳＬ）（たとえば、ＳＬ１２０および／またはＳＬ１７０）、第１のプログラムゲート（ＰＧ１）（たとえば、ＰＧ１  １２５および／またはＰＧ１  １７５）、制御ゲート（ＣＧ）（たとえば、ＣＧ１３０および／またはＣＧ１８０）、第２のプログラムゲート（ＰＧ２）（たとえば、ＰＧ２  １３５および／またはＰＧ２  １８５）、ビット線（ＢＬ）（たとえば、ＢＬ１４０および／またはＢＬ１９０）、ならびにそれぞれのＰウェルまたはＮウェルなどの端子に印加されるものとして説明される。これらの電圧の印加は、ＮＭＯＳ  ＭＴＰデバイスおよび／またはＰＭＯＳ  ＭＴＰデバイスに対して実行するための機能を選択する。考えられる機能は、それぞれのＭＴＰデバイスの選択および非選択、プログラミング、消去ならびに読取りを含む。プログラミング、消去、および読取りの機能に関するさらなる詳細は、図３〜図１８において提供する。
【００３８】
図３は、チャネルホットキャリア放出３００を使用するプログラミングの間のＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０を示し、Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０の例示的な構造に関するさらなる詳細を提供する。
【００３９】
Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０は、Ｐウェル３０４を有する基板と、Ｐウェル３０４のいずれかの側にある第１および第２のシャロートレンチ分離（ＳＴＩ）構造３０５Ａ、３０５Ｂと、Ｐウェル３０４に隣接し、ＳＬ１７０であるＮ＋ドレイン拡散３０６と、Ｎ＋ドレイン拡散３０６からのＮ＋ドレイン拡張３０８と、Ｐウェル３０４に隣接し、ＢＬ１９０であるＮ＋ソース拡散３１０と、Ｎ＋ソース拡散３１０からのＮ＋ソース拡張３１２とを有する第１の層３０２を含む。破線は、空乏領域３１４の実質的境界を表す。Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０における空乏領域の境界は、ハローインプラントを使用して限定され得る。
【００４０】
Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０の第２の層３１６は、ＳＬ１７０の第１の接触端子（ＣＴ）３２０ＡおよびＢＬ１９０の第２のＣＴ３２０Ｂが通る絶縁層間誘電体酸化物（ＩＬＤ）部分３１８を含む。ＩＬＤ酸化物部分３１８の一部分は、フィンとして構成され得る。第２の層３１６はまた、３つの金属ゲート、すなわち、ＰＧ１ゲート３２０、ＣＧゲート３２２およびＰＧ２ゲート３２４を含み、これらはＳｉＮスペーサ３２６Ａ〜Ｄによって分離され、ＳｉＮスペーサ３２６Ａ〜Ｄに隣接する。ＩＬＤ酸化物部分３１８は、ＰＧ１ゲート３２０、ＣＧゲート３２２およびＰＧ２ゲート３２４をＰウェル３０４から分離する。ＣＧゲート３２２は、ＩＬＤ酸化物領域３１８のフィン形部分に隣接して形成され得る。
【００４１】
ＳｉＮキャップ３２８は、ＩＬＤ酸化物部分３１８、ＳｉＮスペーサ３２６Ａ〜Ｄ、３つの金属ゲート、すなわち、ＰＧ１ゲート３２０、ＣＧゲート３２２およびＰＧ２ゲート３２４の上に形成され、第１のＣＴ３２０Ａ、第２のＣＴ３２０Ｂにそれぞれ結合された金属線３３２Ａ、３３２Ｃ、ならびにＰＧ１ゲート３２０、ＣＧゲート３２２およびＰＧ２ゲート３２４に結合された金属線３３０Ａ、３３２Ｂ、３３０Ｂに隣接する。ＳｉＮキャップ３２８は、層間誘電体（ＩＬＤ）酸化物部分３１８のフィン形部分上に形成され得る。ＳｉＮスペーサ部分３２６および／またはＳｉＮキャップ３２８は、電荷キャリア格納層として使用され得る。５０オングストロームの厚さである酸化物部分は、約１０年間にわたって電荷キャリアを格納することが可能であり得る。ＰＧ１ゲート３２０、ＣＧゲート３２２およびＰＧ２ゲート３２４の低い読取り電圧要件も、開示されるデバイスが約１０年間にわたって電荷キャリアを格納することが可能であることにつながる。開示されるデバイスのデータ保持時間は、リフレッシュおよび自動回路修理技法を使用して拡大され得る。
【００４２】
金属線３３２Ａ〜３３２Ｃおよび金属線３３０Ａ〜３３０Ｂは随意に、それぞれの垂直相互接続アクセス（「ビア０」）３３４Ａ〜Ｅおよび／または金属線の追加層（Ｍ１）３３６Ａ〜Ｅに結合され得る。
【００４３】
チャネルホットキャリア放出（ＣＨＥ）３００を使用するＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０のプログラミングの間、印加ＤＣ電圧は以下であり得る。
ＶＳＬ＝＋３．５Ｖ
ＶＰＧ１＝＋３．５Ｖ
ＶＣＧ＝＋５Ｖ
ＶＰＧ２＝＋３．５Ｖ
ＶＢＬ＝０Ｖ
ＶＷｅｌｌ（すなわち、ＶＢ）＝０Ｖ
【００４４】
このバイアス処理の結果、ＶＳＬ＞ＶＢＬ、ＶＰＧ１＞ＶＢＬ、およびＶＰＧ２＞ＶＢＬに起因して、チャネル３３８がＮ＋ドレイン拡散３０６からＮ＋ソース拡張３１２の方へ拡張する。一方、ＶＣＧ＞ＶＳＬおよびＶＣＧ＞ＶＰＧ１であるので、負電荷キャリア３４０（すなわち、電子）がＮ＋ドレイン拡散３０６およびＳＬ１７０、Ｎ＋ドレイン拡張３０８、およびチャネル３３８から、ＳｉＮスペーサ３２６Ｂ〜３２６ＣおよびＳｉＮキャップ３２８を通ってＣＧ金属ゲート３２２の方へ引き出される。印加電圧が除去されたとき、負電荷キャリア３４０はＳｉＮスペーサ３２６Ｂ〜３２６ＣおよびＳｉＮキャップ３２８に格納されたままであり、Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０はプログラムされる。
【００４５】
図４は、トップエレクトロンファウラー−ノルドハイムトンネリング４００を使用するプログラミングの間のＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０を示す。トップエレクトロンファウラー−ノルドハイムトンネリングを使用するプログラミングの間、印加ＡＣ電圧は以下であり得る。
ＶＳＬ＝０Ｖ
ＶＰＧ１＝０Ｖ
ＶＣＧ＝＋５Ｖ
ＶＰＧ２＝０Ｖ
ＶＢＬ＝０Ｖ
ＶＷｅｌｌ（すなわち、ＶＢ）＝０Ｖ
【００４６】
このバイアス処理の結果、ＶＣＧ＞＞＞ＶＰＧ１およびＶＣＧ＞＞＞ＶＰＧ２となる一方、ＶＳＬ＝ＶＰＧ１およびＶＰＧ２＝ＶＢＬとなる。ＰＧ１金属ゲート３２０とＣＧゲート３２２との間、ならびにＰＧ２金属ゲート３２４とＣＧゲート３２２との間の高電界に起因して、ファウラー−ノルドハイムトンネリングが発生し、ＰＧ１ゲート３２０およびＰＧ２ゲート３２４に結合された金属線３３０Ａ〜３３０Ｂから負電荷キャリア４０２が放出される。負電荷キャリア４０２は、ＳｉＮスペーサ３２６Ｂ〜３２６ＣおよびＳｉＮキャップ３２８を通ってＣＧゲート３２２の方へ引き出される。印加電圧が除去されたとき、負電荷キャリア４０２はＳｉＮスペーサ３２６Ｂ〜３２６ＣおよびＳｉＮキャップ３２８に格納されたままであり、このようにしてＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０はプログラムされる。
【００４７】
図５は、チャネルエレクトロンファウラー−ノルドハイムトンネリング５００を使用する消去の間のＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０を示す。チャネルエレクトロンファウラー−ノルドハイムトンネリングを使用する消去の間、印加ＡＣ電圧は以下であり得る。
ＶＳＬ＝０Ｖ
ＶＰＧ１＝＋３．５Ｖ
ＶＣＧ＝＋５Ｖ
ＶＰＧ２＝＋３．５Ｖ
ＶＢＬ＝０Ｖ
ＶＷｅｌｌ（すなわち、ＶＢ）＝０Ｖ
【００４８】
このバイアス処理の結果、ＶＣＧ＞ＶＰＧ１＞ＶＳＬおよびＶＣＧ＞ＶＰＧ２＞ＶＢＬに起因して、チャネル５０２がＮ＋ドレイン拡散３０６からＮ＋ソース拡張３１２の方へ拡張し、Ｎ＋ドレイン拡散３０６およびＮ＋ドレイン拡張３０８の周り、ならびにＮ＋ソース拡散３１０およびＮ＋ソース拡張３１２の周りに空乏領域５０４Ａ〜５０４Ｂが作られる。ＶＣＧとＶＳＬとの間、ならびにＶＣＧとＶＢＬとの間の高電界に起因して、ファウラー−ノルドハイムトンネリングが発生し、ＳｉＮスペーサ３２６Ｂ〜３２６ＣおよびＳｉＮキャップ３２８から負電荷キャリア５０６が引き出される。負電荷キャリア５０６は、ＣＧゲート３２２に結合された金属線３３２Ｂの方へ引き出される。印加電圧が除去されたとき、負電荷キャリア５０６はもはやＳｉＮスペーサ３２６Ｂ〜３２６ＣおよびＳｉＮキャップ３２８に格納されておらず、このようにしてＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０は、チャネルエレクトロンファウラー−ノルドハイムトンネリングを使用して消去される。
【００４９】
図６は、ソースおよびドレイン側ホットキャリア放出６００を使用する消去の間のＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０を示す。ホットキャリア放出（ＨＣＥ）を使用するＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０の消去の間、印加ＡＣ電圧は以下であり得る。
ＶＳＬ＝＋５Ｖ
ＶＰＧ１＝０Ｖ
ＶＣＧ＝−５Ｖ
ＶＰＧ２＝０Ｖ
ＶＢＬ＝＋５Ｖ
ＶＷｅｌｌ（すなわち、ＶＢ）＝０Ｖ
このバイアス処理の結果、ＶＳＬ＞＞＞ＶＰＧ１＞＞＞ＶＣＧおよびＶＢＬ＞＞＞ＶＰＧ２＞＞＞ＶＣＧに起因して、Ｎ＋ドレイン拡散３０６およびＮ＋ドレイン拡張３０８の周り、ならびにＮ＋ソース拡散３１０およびＮ＋ソース拡張３１２の周りに空乏領域６０２Ａ〜６０２Ｂが作られる。したがって、正電荷キャリア６０４（すなわち、ホットホール）が、空乏領域６０２Ａ〜６０２ＢからＳｉＮスペーサ３２６Ｂ〜３２６ＣおよびＳｉＮキャップ３２８を通ってＣＧゲート３２２の方へ引き出される。正電荷キャリア６０４がＳｉＮスペーサ３２６Ａ〜３２６ＢおよびＳｉＮキャップ３２８における格納された負電荷キャリア６０６と結び付いて（すなわち、電子が伝導帯から価電子帯に戻って）、ＳｉＮスペーサ３２６Ａ〜３２６ＢおよびＳｉＮキャップ３２８に格納された負電荷キャリアが除去される。印加電圧が除去されたとき、負電荷キャリア６０６はもはやＳｉＮスペーサ３２６Ａ〜３２６ＢおよびＳｉＮキャップ３２８に格納されておらず、このようにしてＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０は、ホットホールキャリア放出を使用して消去される。
【００５０】
図７は、ボディエレクトロンファウラー−ノルドハイムトンネリング７００を使用する消去の間のＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０を示す。ボディエレクトロンファウラー−ノルドハイムトンネリングを使用する消去の間、印加ＡＣ電圧は以下であり得る。
ＶＳＬ＝＋５Ｖ
ＶＰＧ１＝０Ｖ
ＶＣＧ＝−５Ｖ
ＶＰＧ２＝０Ｖ
ＶＢＬ＝＋５Ｖ
ＶＷｅｌｌ（すなわち、ＶＢ）＝＋５Ｖ
【００５１】
このバイアス処理の結果、ＶＳＬ＞＞＞ＶＰＧ１＞＞＞ＶＣＧおよびＶＢＬ＞＞＞ＶＰＧ２＞＞＞ＶＣＧとなる。また、ＶＷｅｌｌ＞＞＞ＶＣＧとなる。Ｐウェル３０４とＣＧゲート３２２との間の高電界に起因して、ファウラー−ノルドハイムトンネリングが発生し、正電荷キャリア７０２がＰウェル３０４から放出される。正電荷キャリア７０２は、ＣＧ金属ゲート３２２に結合された金属線３３２Ｂの方へ引き出され、ＳｉＮスペーサ３２６Ｂ〜３２６ＣおよびＳｉＮキャップ３２８の方へ引き出される。正電荷キャリア７０２がＳｉＮスペーサ３２６Ｂ〜３２６ＣおよびＳｉＮキャップ３２８からの格納された負電荷キャリア７０４と結び付いて（すなわち、電子が伝導帯から価電子帯に戻って）、ＳｉＮスペーサ３２６Ｂ〜３２６ＣおよびＳｉＮキャップ３２８に格納された負電荷キャリア７０４が除去される。印加電圧が除去されたとき、負電荷キャリア７０４はもはやＳｉＮスペーサ３２６Ｂ〜３２６ＣおよびＳｉＮキャップ３２８に格納されておらず、このようにしてＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０は、ボディエレクトロンファウラー−ノルドハイムトンネリングを使用して消去される。
【００５２】
図８は、Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０がプログラムされたときにＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０を読み取ることを示す。プログラムされた８００ときにＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０を読み取っている間、印加ＡＣ電圧は以下であり得る。
ＶＳＬ＝０Ｖ
ＶＰＧ１＝＋０．７Ｖ
ＶＣＧ＝＋１．８Ｖ
ＶＰＧ２＝＋０．７Ｖ
ＶＢＬ＝＋１Ｖ
ＶＷｅｌｌ（すなわち、ＶＢ）＝０Ｖ
【００５３】
このバイアス処理の結果、ＶＣＧ＞ＶＰＧ１＞ＶＳＬおよびＶＣＧ＞ＶＰＧ２＜ＶＢＬとなる。Ｎ＋ドレイン拡散３０６およびＮ＋ドレイン拡張３０８の周りに空乏領域８０２が作られ、ＳｉＮスペーサ３２６Ｂ〜３２６ＣおよびＳｉＮキャップ３２８に格納されている負電荷キャリア８０８に起因して、ＰＧ１ゲート３２０とＣＧゲート３２２との間の領域、ならびにＣＧゲート３２２とＰＧ２ゲート３２４との間の領域にチャネル空乏領域８０４、８０６が作られる。チャネル空乏領域８０４、８０６に起因して、少しの読取り電流のみがチャネルを流れるので、負電荷キャリアがＳｉＮスペーサ３２６Ｂ〜３２６ＣおよびＳｉＮキャップ３２８に格納されていることが示される。したがって、Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０は読み取られる。
【００５４】
図９は、Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０がプログラムされていない９００ときのＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０を示す。プログラムされていないときにＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０を読み取っている間、印加ＡＣ電圧は以下であり得る。
ＶＳＬ＝０Ｖ
ＶＰＧ１＝＋０．７Ｖ
ＶＣＧ＝＋１．８Ｖ
ＶＰＧ２＝＋０．７Ｖ
ＶＢＬ＝＋１Ｖ
ＶＷｅｌｌ（すなわち、ＶＢ）＝０Ｖ
【００５５】
このバイアス処理の結果、ＶＣＧ＞ＶＰＧ１＞ＶＳＬおよびＶＣＧ＞ＶＰＧ２＜ＶＢＬとなる。Ｎ＋ドレイン拡散３０６およびＮ＋ドレイン拡張３０８の周りに空乏領域９０２が作られ、Ｎ＋ドレイン拡散３０６からＮ＋ソース拡張３１２の方へ拡張する、切れ目のない反転チャネル９０４が作られる。図８における状況とは異なり、ＳｉＮスペーサ３２６Ｂ〜３２６ＣおよびＳｉＮキャップ３２８に負電荷キャリアが存在しないので、切れ目のない反転チャネル９０４は空乏状態にならない。チャネルに切れ目がないことに起因して、多くの読取り電流がチャネルを流れるので、ＳｉＮスペーサ３２６Ｂ〜３２６ＣおよびＳｉＮキャップ３２８に格納されている負電荷キャリアがないことが示される。したがって、Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０は読み取られる。
【００５６】
図１０は、Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０の例示的な上面図１０００を示す。Ｐウェル３０４、Ｎ＋ドレイン拡散３０６、ＰＧ１金属ゲート３２０、ＣＧゲート３２２、ＰＧ２金属ゲート３２４、およびＮ＋ソース拡散３１０の相対位置が示されている。ＳｉＮキャップ３２８も示されており、ＳｉＮキャップ３２８を分離し、ＰＧ１金属ゲート３２０をＰＧ２金属ゲート３２４に結合するように構成された金属リング１００２も示されている。
【００５７】
図１１は、チャネルホットキャリア放出を使用するプログラミングの間のＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００を示し、Ｐ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００の例示的な構造に関するさらなる詳細を提供する。
【００５８】
Ｐ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００は、Ｎウェル１１０６を有するＰ基板１１０４と、Ｎウェル１１０６のいずれかの側にある第１および第２のシャロートレンチ分離（ＳＴＩ）構造１１０８Ａ〜１１０８Ｂと、Ｎウェル１１０６に隣接し、ＳＬ１２０であるＰ＋ソース拡散１１１０と、Ｐ＋ソース拡散１１１０からのＰ＋ソース拡張１１１２と、Ｎウェル１１０６に隣接し、ＢＬ１４０であるＰ＋ドレイン拡散１１１４と、Ｐ＋ドレイン拡散１１１４からのＰ＋ドレイン拡張１１１６とを有する第１の層１１０２を含む。破線は、空乏領域１１１８の実質的境界を表す。Ｐ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００における空乏領域の境界は、ハローインプラントを使用して限定され得る。
【００５９】
Ｐ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００の第２の層１１２０は、ＳＬ１２０の第１の接触端子（ＣＴ）１１２４およびＢＬ１４０の第２のＣＴ１１２６が通る絶縁層間誘電体酸化物（ＩＬＤ）部分１１２２を含む。ＩＬＤ酸化物部分１１２２の一部分は、フィンとして構成され得る。第２の層１１２０はまた、３つの金属ゲート、すなわち、ＰＧ１ゲート１１２８、ＣＧゲート１１３０およびＰＧ２ゲート１１３２を含み、これらはＳｉＮスペーサ１１３４Ａ〜Ｄによって分離され、ＳｉＮスペーサ１１３４Ａ〜Ｄに隣接する。ＩＬＤ酸化物部分１１２２は、ＰＧ１ゲート１１２８、ＣＧゲート１１３０およびＰＧ２ゲート１１３２をＮウェル１１０６から分離する。ＣＧゲート１１３０は、ＩＬＤ酸化物部分１１２２のフィン形部分の周りに形成され得る。
【００６０】
ＳｉＮキャップ１１３６は、ＩＬＤ酸化物部分１１２２、ＳｉＮスペーサ１１３４Ｂ〜１１３４Ｃ、３つの金属ゲート、すなわち、ＰＧ１ゲート１１２８、ＣＧゲート１１３０およびＰＧ２ゲート１１３２の上に形成され、第１のＣＴ１１２４、第２のＣＴ１１２６にそれぞれ結合された金属線１１３８Ａ〜１１３８Ｂ、ならびにＰＧ１ゲート１１２８、ＣＧゲート１１３０およびＰＧ２ゲート１１３２に結合された金属線１１４０Ａ〜１１４０Ｃに隣接する。ＳｉＮキャップ１１３６は、層間誘電体（ＩＬＤ）酸化物部分１１２２のフィン形部分上に形成され得る。ＳｉＮスペーサ部分１１３４および／またはＳｉＮキャップ１１３６は、電荷キャリア格納層として使用され得る。
【００６１】
ＰＧ１ゲート１１２８、ＣＧゲート１１３０およびＰＧ２ゲート１１３２に結合された金属線１１４０Ａ〜１１４０Ｃは随意に、それぞれの垂直相互接続アクセス（「ビア０」）１１４２Ａ〜１１４２Ｅおよび／または金属線の追加層（Ｍ１）１１４４Ａ〜Ｅに結合され得る。
【００６２】
チャネルホットキャリア放出（ＣＨＥ）１１００を使用するＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００のプログラミングの間、印加ＡＣ電圧は以下であり得る。
ＶＳＬ＝０Ｖ
ＶＰＧ１＝０Ｖ
ＶＣＧ＝０
ＶＰＧ２＝０Ｖ
ＶＢＬ＝＋３．５Ｖ
ＶＷｅｌｌ（すなわち、ＶＢ）＝＋３．５Ｖ
【００６３】
このバイアス処理の結果、ＶＢＬ＞ＶＳＬに起因して、チャネル１１４６がＰ＋ソース拡散１１１０からＰ＋ドレイン拡張１１１６の方へ拡張する。また、ＶＷｅｌｌ＞ＶＣＧであるので、正電荷キャリア１１４８（すなわち、ホットホール）がＰチャネルおよびＰ＋ソース拡散１１１０、Ｐ＋ソース拡張１１１２、およびチャネル１１４６から、ＳｉＮスペーサ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６を通ってＣＧゲート１１３０の方へ引き出される。印加電圧が除去されたとき、正電荷キャリア１１４８はＳｉＮスペーサ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６に格納されたままであり、Ｐ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００はプログラムされる。
【００６４】
図１２は、ファウラー−ノルドハイムトンネリング１２００を使用する消去の間のＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００を示す。チャネルエレクトロンファウラー−ノルドハイムトンネリングを使用する消去の間、印加ＡＣ電圧は以下であり得る。
ＶＳＬ＝０Ｖ
ＶＰＧ１＝０Ｖ
ＶＣＧ＝＋５Ｖ
ＶＰＧ２＝０Ｖ
ＶＢＬ＝０Ｖ
ＶＷｅｌｌ（すなわち、ＶＢ）＝０Ｖ
【００６５】
このバイアス処理の結果、ＶＣＧ＞＞＞ＶＷｅｌｌとなる。ＶＳＬ＝ＶＰＧ１＝ＶＰＧ２＝ＶＢＬ＝０Ｖであるので、チャネルは形成されない。しかしながら、ＶＣＧとＶＷｅｌｌとの間の高電界に起因して、ファウラー−ノルドハイムトンネリングが発生し、負電荷キャリア１２０２がＮウェル１１０６からＳｉＮスペーサ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６へ引き出される。負電荷キャリア１２０２は、ＣＧ金属ゲート１１３０に結合された金属線１１４０Ｂの方へ引き出され、ＳｉＮスペーサ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６に格納された正電荷キャリア１２０４（すなわち、ホール）と結び付く。印加電圧が除去されたとき、正電荷キャリア１２０４はもはやＳｉＮスペーサ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６に格納されておらず、このようにしてＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００は、チャネルエレクトロンファウラー−ノルドハイムトンネリングを使用して消去される。
【００６６】
図１３は、ホットエレクトロン注入１３００を使用する消去の間のＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００を示す。ホットエレクトロン注入を使用するＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００の消去の間、印加ＤＣ電圧は以下であり得る。
ＶＳＬ＝−５Ｖ
ＶＰＧ１＝０Ｖ
ＶＣＧ＝＋５Ｖ
ＶＰＧ２＝０Ｖ
ＶＢＬ＝−５Ｖ
ＶＷｅｌｌ（すなわち、ＶＢ）＝０Ｖ
【００６７】
このバイアス処理の結果、ＶＳＬ＜＜＜ＶＰＧ１＜＜＜ＶＣＧおよびＶＢＬ＜＜＜ＶＰＧ２＜＜＜ＶＣＧに起因して、Ｐ＋ソース拡散１１１０およびＰ＋ソース拡張１１１２の周り、ならびにＰ＋ドレイン拡散１１１４およびＰ＋ドレイン拡張１１１６の周りに空乏領域１３０２Ａ〜１３０２Ｂが作られる。したがって、負電荷キャリア１３０４（すなわち、電子）が、空乏領域１３０２Ａ〜１３０２ＢからＳｉＮスペーサ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６を通ってＣＧゲート１１３０の方へ引き出される。負電荷キャリア１３０４がＳｉＮスペーサ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６に格納された正電荷キャリア１３０６と結び付いて（すなわち、電子が伝導帯から価電子帯に戻って）、ＳｉＮスペーサ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６に格納された正電荷キャリア１３０６が除去される。印加電圧が除去されたとき、正電荷キャリア１３０６はもはやＳｉＮスペーサ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６に格納されておらず、このようにしてＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００は、チャネルホットエレクトロン注入を使用して消去される。
【００６８】
図１４は、トップエレクトロンファウラー−ノルドハイムトンネリング１４００を使用する消去の間のＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００を示す。トップエレクトロンファウラー−ノルドハイムトンネリングを使用する消去の間、印加ＡＣ電圧は以下であり得る。
ＶＳＬ＝０Ｖ
ＶＰＧ１＝０Ｖ
ＶＣＧ＝＋５Ｖ
ＶＰＧ２＝０Ｖ
ＶＢＬ＝０Ｖ
ＶＷｅｌｌ（すなわち、ＶＢ）＝＋１．８Ｖ
【００６９】
このバイアス処理の結果、ＶＳＬ＝ＶＰＧ１＜＜＜ＶＣＧおよびＶＢＬ＝ＶＰＧ２＜＜＜ＶＣＧとなる。また、ＶＷｅｌｌ＜＜＜ＶＣＧとなる。ＣＧゲート１１３０とＰＧ１金属ゲート１１２８との間の高電界、ならびにＣＧゲート１１３０とＰＧ２金属ゲート１１３２との間の高電界に起因して、ファウラー−ノルドハイムトンネリングが発生し、負電荷キャリア１４０２が、ＰＧ１金属ゲート１１２８に結合された金属線１１４０Ａから放出され、ＰＧ２金属ゲート１１３２に結合された金属線１１４０Ｃから放出される。負電荷キャリア１４０２は、ＳｉＮスペーサ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６の方へ引き出される。負電荷キャリア１４０２がＳｉＮスペーサ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６からの格納された正電荷キャリア１４０４と結び付いて（すなわち、電子が伝導帯から価電子帯に戻って）、ＳｉＮスペーサ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６に格納された正電荷キャリア１４０４が除去される。印加電圧が除去されたとき、正電荷キャリア１４０４はもはやＳｉＮスペーサ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６に格納されておらず、このようにしてＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００は、トップエレクトロンファウラー−ノルドハイムトンネリングを使用して消去される。
【００７０】
図１５は、プログラムされた状態にあるＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００を示す。プログラムされた１５００ときにＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００を読み取っている間、印加ＡＣ電圧は以下であり得る。
ＶＳＬ＝０Ｖ
ＶＰＧ１＝０Ｖ
ＶＣＧ＝０Ｖ
ＶＰＧ２＝０Ｖ
ＶＢＬ＝＋１Ｖ
ＶＷｅｌｌ（すなわち、ＶＢ）＝＋１．８Ｖ
【００７１】
このバイアス処理の結果、ＶＣＧ＝ＶＰＧ１＝ＶＰＧ２＝ＶＳＬ、ＶＷｅｌｌ＞ＶＳＬＶＷｅｌｌ＞ＶＰＧ１、ＶＷｅｌｌ＞ＶＣＧ、およびＶＷｅｌｌ＞ＶＢＬとなる。Ｐ＋ソース拡散１１１０およびＰ＋ソース拡張１１１２の周りに空乏領域１５０２が作られ、ＳｉＮスペーサ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６に格納されている正電荷キャリア１５０６に起因して、ＰＧ１ゲート１１２８とＣＧゲート１１３０との間の領域、ならびにＣＧゲート１１３０とＰＧ２ゲート１１３２との間の領域にチャネル空乏領域１５０４Ａ〜１５０４Ｂが作られる。チャネル空乏領域１５０４Ａ〜１５０４Ｂに起因して、少しの読取り電流のみがチャネルを流れるので、正電荷キャリア１５０６がＳｉＮスペーサＡ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６に格納されていることが示される。したがって、Ｐ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００は読み取られる。
【００７２】
図１６は、プログラムされていない状態にあるＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００を示す。プログラムされていない１６００ときにＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００を読み取っている間、印加ＡＣ電圧は以下であり得る。
ＶＳＬ＝０Ｖ
ＶＰＧ１＝０Ｖ
ＶＣＧ＝０Ｖ
ＶＰＧ２＝０Ｖ
ＶＢＬ＝＋１Ｖ
ＶＷｅｌｌ（すなわち、ＶＢ）＝＋１．８Ｖ
【００７３】
このバイアス処理の結果、ＶＷｅｌｌ  ＞ＶＢＬ  ＞ＶＳＬ＝ＶＰＧ１＝ＶＣＧ＝ＶＰＧ２となる。Ｐ＋ソース拡散１１１０およびＰ＋ソース拡張１１１２の周りに空乏領域１６０２が作られ、Ｐ＋ソース拡散１１１０からＰ＋ドレイン拡張１１１６の方へ拡張する、切れ目のないチャネル１６０４が作られる。図１５における状況とは異なり、ＳｉＮスペーサ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６に正電荷キャリアが存在しないので、切れ目のないチャネル１６０４は空乏状態にならない。切れ目のないチャネル１６０４に起因して、多くの読取り電流が切れ目のないチャネル１６０４を流れるので、ＳｉＮスペーサ１１３４Ｂ〜１１３４ＣおよびＳｉＮキャップ１１３６に格納されている正電荷キャリアがないことが示される。したがって、Ｐ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００は読み取られる。
【００７４】
図１７は、Ｐ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００の例示的な上面図１７００を示す。Ｎウェル１１０６、Ｐ＋ソース拡散１１１０、ＰＧ１金属ゲート１１２８、ＣＧゲート１１３０、ＰＧ２金属ゲート１１３２、およびＰ＋ドレイン拡散１１１４の相対位置が示されている。ＳｉＮキャップ１１３６も示されており、ＳｉＮキャップ１１３６を分離し、ＰＧ１金属ゲート１１２８をＰＧ２金属ゲート１１３２に結合するように構成された金属リング１７０２も示されている。
【００７５】
図１８は、正確な深度を伴う制御ゲートを有するＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００の例示的な上面図１８００を示す。ＳｉＮ／酸化物の選択性が増大する必要がある場合、ＣＧゲート１１３０は、ＣＧゲート１１３０を形成する間に、ＣＧゲート１１３０の深度を正確に制御するために追加マスク、追加堆積ステップ、および追加エッチングステップを追加することによって、より正確な深度で形成され得る。
【００７６】
図１９は、本開示の実施形態が有利に利用され得る例示的な通信システム１９００を示す。例示のために、図１９は、３つのリモートユニット１９０５、１９１５、および１９２５と、２つの基地局１９２０Ａ〜Ｂとを示す。通信システム１９００は、より多いまたは少ないリモートユニットと、より多いまたは少ない基地局とを有してもよい。リモートユニット１９０５、１９１５、および１９２５は、本明細書でさらに論じるように、本開示の実施形態１９１０Ａ〜Ｃの少なくとも一部を含む。図１９はまた、基地局１９２０Ａ〜Ｂからリモートユニット１９０５、１９１５、および１９２５への順方向リンク信号１９３０、ならびにリモートユニット１９０５、１９１５、および１９２５から基地局１９２０Ａ〜Ｂへの逆方向リンク信号１９３５を示す。
【００７７】
図１９では、リモートユニット１９０５はモバイル電話として示され、リモートユニット１９１５はポータブルコンピュータとして示され、リモートユニット１９２５はワイヤレスローカルループシステム中の固定位置リモートユニットとして示されている。各例では、リモートユニット１９１５は、モバイルデバイス、モバイル電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、またはデータもしくはコンピュータ命令の記憶もしくは取込みを行う任意の他のデバイス、あるいはそれらの任意の組合せであってよい。図１９は、本開示の教示によるリモートユニットを示しているが、本開示は、これらの例示的なリモートユニットに限定されない。本開示の実施形態は、ＭＲＡＭメモリを含む任意のデバイスにおいて適切に利用され得る。
【００７８】
図２０は、例示的なアクセスポイント（ＡＰ）２０００を示す。アクセスポイント２０００は、たとえば、基地局１９２０Ａ〜Ｂのいずれかであり得る。図示のように、アクセスポイント２０００は、１つまたは複数のモバイルデバイス（たとえば、ユーザデバイス２００５Ａ〜Ｂ）と通信するために様々な動作を実行する、ＴＸデータプロセッサ２０１０、シンボル変調器２０２０、送信機ユニット（ＴＭＴＲ）２０３０、１つまたは複数のアンテナ（たとえば、アンテナ２０４０Ａ〜Ｂ）、受信機ユニット（ＲＣＶＲ）２０５０、シンボル復調器２０６０、ＲＸデータプロセッサ２０７０、および構成情報プロセッサ２０８０を含む。アクセスポイント２０００は、１つまたは複数のコントローラおよび／またはプロセッサ（コントローラ／プロセッサ２０８５として単数において示される）と、関連するデータまたは命令を記憶するように構成されるメモリ２０９０とを含むこともできる。全体として、バス２０９５を介して、これらのユニットは、通信のために使用される１つまたは複数の適切な無線技術、ならびにアクセスポイント２０００に関する他の機能に従って、処理を実行し得る。例示的なＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００および／または例示的なＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０は、ＴＸデータプロセッサ２０１０、シンボル変調器２０２０、送信機ユニット（ＴＭＴＲ）２０３０、受信機ユニット（ＲＣＶＲ）２０５０、シンボル復調器２０６０、ＲＸデータプロセッサ２０７０、および／または構成情報プロセッサ２０８０および／またはコントローラ／プロセッサ２０８５など、アクセスポイント２０００の一部分の中の回路の一部であること、および／またはアクセスポイント２０００の一部分に結合されることがある。一例では、基地局１９２０Ａ〜Ｂのいずれかおよび／またはアクセスポイント２０００は、本明細書で説明する方法の少なくとも一部を実行するように構成される。
【００７９】
アクセスポイント２０００は、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）エアインターフェース（たとえば、ＩＥＥＥ８０２．１１ｘプロトコルによる）および／またはセルラーエアインターフェース（たとえば、ＬＴＥプロトコルによる）を提供し得る。アクセスポイント２０００は、ユーザデバイス（たとえば、ユーザデバイス２００５Ａ〜Ｂ）と通信することができ、ユーザデバイス（たとえば、ユーザデバイス２００５Ａ〜Ｂ）は、アクセスポイント２０００と通信することができる。一般に、アクセスポイント２０００は、産業科学医療（ＩＳＭ）用無線帯域などのワイヤレススペクトルの無認可部分にわたってエアインターフェース（たとえば、ＩＥＥＥ８０２．１１ｘプロトコルによる）を提供することができ、かつ／または、セルラー通信用に確保されたワイヤレス帯域の認可部分にわたってエアインターフェース（たとえば、ＬＴＥプロトコルによる）を提供し得る。アクセスポイント２０００はまた、ワイヤレススペクトルの無認可部分にわたってセルラー（たとえば、ＬＴＥ）接続を提供するように構成され得る。このタイプの無認可セルラー動作は、ワイヤレススペクトルの認可部分（たとえば、ＬＴＥ補助ダウンリンク（ＳＤＬ：Ｓｕｐｐｌｅｍｅｎｔａｌ  ＤｏｗｎＬｉｎｋ））およびワイヤレススペクトルの無認可部分（たとえば、ＬＴＥ無認可（ＬＴＥ−Ｕｎｌｉｃｅｎｓｅｄ））で動作するアンカー認可キャリア（ａｎｃｈｏｒ  ｌｉｃｅｎｓｅｄ  ｃａｒｒｉｅｒ）の使用を含み得るか、またはアンカー認可キャリアを使用することなく動作するスタンドアロン構成（たとえば、ＬＴＥスタンドアロン）であり得る。
【００８０】
図２１は、通信システム１９００内で利用できるワイヤレスデバイス２１００（たとえば、モバイルデバイス）において利用できる様々な構成要素を示す。ワイヤレスデバイス２１００は、本明細書で説明する装置を含むように構成され得るデバイスの一例である。ワイヤレスデバイス２１００は、たとえば、３つのリモートユニット１９０５、１９１５、および１９２５のいずれかであり得る。ワイヤレスデバイス２１００は、ユーザデバイス（たとえば、ユーザデバイス２００５Ａ〜Ｂ）などのモバイルデバイスであり得る。
【００８１】
ワイヤレスデバイス２１００は、ワイヤレスデバイス２１００の動作を制御するプロセッサ２１０５を含み得る。プロセッサ２１０５は、中央処理装置（ＣＰＵ）と呼ばれることもある。メモリ２１１０は、読取り専用メモリ（ＲＯＭ）とランダムアクセスメモリ（ＲＡＭ）の両方（たとえば、Ｐ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００および／または例示的なＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０）を含むことができ、プロセッサ２１０５に命令およびデータを提供する。メモリ２１１０の一部分は、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）を含むこともできる。プロセッサ２１０５は、メモリ２１１０内に記憶されたプログラム命令に基づいて、論理演算および算術演算を実行する。メモリ２１１０中の命令は、本明細書で説明する方法を実施するように実行可能であり得る。
【００８２】
プロセッサ２１０５は、１つまたは複数のプロセッサを用いて実装される処理システムを備えてもよいし、その構成要素であってもよい。１つまたは複数のプロセッサは、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、コントローラ、状態機械、ゲート論理、個別ハードウェア構成要素、専用ハードウェア有限状態機械、ならびに／または情報を算出および／もしくは操作し得る任意の他の適切なエンティティを用いて実装され得る。
【００８３】
処理システムは、ソフトウェアを記憶する非一時的機械可読媒体を含むこともできる。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語と呼ばれるにしても、他の呼ばれ方をするにしても、任意のタイプの命令を意味することができる。命令は、（たとえば、ソースコード形式、バイナリコード形式、実行可能コード形式、または任意の他の適切なコード形式の）コードを含み得る。命令は、１つまたは複数のプロセッサによって実行されたとき、プロセッサ（たとえば、プロセッサ２１０５）を専用プロセッサに変換して、本明細書で説明する機能をプロセッサに実行させることができる。
【００８４】
ワイヤレスデバイス２１００はまた、ハウジング２１１５、ワイヤレスデバイス２１００と遠隔地との間でデータの送受信を可能にする送信機２１２０および受信機２１２５を含むことができる。送信機２１２０および受信機２１２５を組み合わせて、トランシーバ２１３０にすることができる。アンテナ２１３５をハウジング２１１５に取り付けることができ、トランシーバ２１３０に電気的に結合することができる。ワイヤレスデバイス２１００はまた、複数の送信機、複数の受信機、複数のトランシーバ、および／または複数のアンテナを含むことができる（図示せず）。
【００８５】
ワイヤレスデバイス２１００はさらに、データを処理するように構成されたデジタル信号プロセッサ（ＤＳＰ）２１４０を備えることができる。ワイヤレスデバイス２１００はまた、ユーザインターフェース２１４５をさらに備えることができる。ユーザインターフェース２１４５は、キーパッド、マイクロフォン、スピーカ、および／またはディスプレイを備えることができる。ユーザインターフェース２１４５は、ワイヤレスデバイス２１００のユーザに情報を伝達し、かつ／またはユーザからの入力を受信する任意の要素および／または構成要素を含むことができる。
【００８６】
ワイヤレスデバイス２１００の様々な構成要素は、バスシステム２１５０によって互いに結合することができる。バスシステム２１５０は、たとえば、データバス、ならびに、データバスに加えて、電力バス、制御信号バス、および／またはステータス信号バスを含み得る。ワイヤレスデバイス２１００の構成要素は、何らかの他の機構を使用して、互いに入力を受け入れまたは提供するように一緒に結合されてよいことを、当業者は諒解するだろう。
【００８７】
例示的なＰ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１００および／または例示的なＮ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス１５０は、プロセッサ２１０５、メモリ２１１０、送信機２１２０、受信機２１２５、および／またはＤＳＰ２１４０など、ワイヤレスデバイス２１００の一部分の中の回路の一部であること、および／またはワイヤレスデバイス２１００の一部分に結合されることがある。一例では、基地局１９２０Ａ〜Ｂのいずれかおよび／またはワイヤレスデバイス２１００は、本明細書で説明する方法の少なくとも一部を実行するように構成される。
【００８８】
いくつかの別個の構成要素が図２１に示されているが、構成要素の１つまたは複数は、組み合わされてよく、または共通に実装されてよいことを当業者は理解するであろう。たとえば、プロセッサ２１０５は、プロセッサ２１０５に関して上述した機能を実装するだけでなく、ＤＳＰ２１４０に関して上述した機能を実装するのにも使われ得る。さらに、図２１に示される構成要素の各々は、複数の別々の要素を使用して実現することができる。
【００８９】
さらに、本明細書で開示する実施形態に関して説明する種々の例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェアまたは両方の組合せとして実装され得ることを、当業者は理解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、種々の例示的な構成要素、ブロック、モジュール、回路、およびステップが、全般にそれらの機能に関してこれまで説明されてきた。そのような機能がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の適用例および全体的なシステムに課された設計制約によって決まる。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装してもよいが、そのような実装の決定は、本発明の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００９０】
いくつかの態様では、本明細書の教示は、利用可能なシステム資源を共有することによって（たとえば、帯域幅、送信電力、コーディング、インターリービングなどのうちの１つまたは複数を指定することによって）複数のユーザとの通信をサポートすることが可能な多元接続システムにおいて利用され得る。たとえば、本明細書の教示は、以下の技術の任意の１つまたは組合せに適用され得る。符号分割多元接続（ＣＤＭＡ）システム、多重キャリアＣＤＭＡ（ＭＣＣＤＭＡ）、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ）、高速パケットアクセス（ＨＳＰＡ、ＨＳＰＡ＋）システム、時分割多元接続（ＴＤＭＡ）システム、周波数分割多元接続（ＦＤＭＡ）システム、シングルキャリアＦＤＭＡ（ＳＣ−ＦＤＭＡ）システム、直交周波数分割多元接続（ＯＦＤＭＡ）システム、または他の多元接続技法。本明細書の教示を利用するワイヤレス通信システムは、ＩＳ−９５、ｃｄｍａ２０００、ＩＳ−８５６、Ｗ−ＣＤＭＡ、ＴＤＳＣＤＭＡ、および他の規格など、１つまたは複数の規格を実装するように設計され得る。ＣＤＭＡネットワークは、Ｕｎｉｖｅｒｓａｌ  Ｔｅｒｒｅｓｔｒｉａｌ  Ｒａｄｉｏ  Ａｃｃｅｓｓ（ＵＴＲＡ）、ｃｄｍａ２０００、または何らかの他の技術などの無線技術を実装することができる。ＵＴＲＡは、Ｗ−ＣＤＭＡおよびＬｏｗ  Ｃｈｉｐ  Ｒａｔｅ（ＬＣＲ）を含む。ｃｄｍａ２０００技術は、ＩＳ−２０００、ＩＳ−９５およびＩＳ−８５６規格をカバーする。ＴＤＭＡネットワークは、Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＧＳＭ）などの無線技術を実装することができる。ＯＦＤＭＡネットワークは、Ｅｖｏｌｖｅｄ  ＵＴＲＡ（Ｅ−ＵＴＲＡ）、ＩＥＥＥ８０２．１１、ＩＥＥＥ８０２．１６、ＩＥＥＥ８０２．２０、Ｆｌａｓｈ−ＯＦＤＭ（登録商標）などの無線技術を実装することができる。ＵＴＲＡ、Ｅ−ＵＴＲＡ、およびＧＳＭは、ユニバーサルモバイルテレコミュニケーションシステム（ＵＭＴＳ）の一部である。本明細書の教示は、３ＧＰＰ  Ｌｏｎｇ  Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）システム、Ｕｌｔｒａ−Ｍｏｂｉｌｅ  Ｂｒｏａｄｂａｎｄ（ＵＭＢ）システム、および他のタイプのシステムにおいて実装され得る。ＬＴＥは、Ｅ−ＵＴＲＡを使用するＵＭＴＳのリリースである。ＵＴＲＡ、Ｅ−ＵＴＲＡ、ＧＳＭ、ＵＭＴＳ、およびＬＴＥは、「第３世代パートナーシッププロジェクト」（３ＧＰＰ）という名称の組織の文書に記載されており、ｃｄｍａ２０００は、「第３世代パートナーシッププロジェクト２」（３ＧＰＰ２）という名称の組織の文書に記載されている。本開示のいくつかの態様は、３ＧＰＰ用語を使用して説明され得るが、本明細書の教示は、３ＧＰＰ（たとえば、Ｒｅ１９９、Ｒｅ１５、Ｒｅ１６、Ｒｅ１７）技術、および３ＧＰＰ２（たとえば、１ｘＲＴＴ、１ｘＥＶ−ＤＯ  Ｒｅｌ０、ＲｅｖＡ、ＲｅｖＢ）技術、ならびに他の技術に適用され得ることを理解されたい。これらの技術は、Ｌｏｎｇ  Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）を含む、新生のおよび将来のネットワークおよびインターフェースに使用され得る。
【００９１】
本明細書で開示する実施形態に関して説明する方法、シーケンス、および／またはアルゴリズムの少なくとも一部分は、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアにおいて、またはその２つの組合せにおいて具現化され得る。一例では、プロセッサは複数の個別ハードウェア構成要素を含む。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、および／または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体（たとえば、メモリ）は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合され得る。代替として、記憶媒体はプロセッサと一体であり得る。
【００９２】
さらに、多くの実施形態は、たとえばコンピューティングデバイスの要素によって実施される一連のアクションの観点から説明される。本明細書で説明するアクションは、特定の回路（たとえば、特定用途向け集積回路（ＡＳＩＣ））によって、１つもしくは複数のプロセッサによって実行されるプログラム命令によって、または両方の組合せによって実施され得る。さらに、本明細書で説明する一連のアクションは、実行されると、関連するプロセッサ（たとえば、専用プロセッサ）に本明細書で説明する機能の少なくとも一部分を実行させることになるコンピュータ命令の対応するセットを記憶している任意の形のコンピュータ可読記憶媒体内で完全に具現化されると考えることができる。したがって、本発明の様々な態様はいくつかの異なる形態で具現化でき、そのすべてが、特許請求する主題の範囲内に入ると考えられる。さらに、本明細書で説明する実施形態ごとに、任意のそのような実施形態の対応する回路について、本明細書では、たとえば、記載のアクションを実行する「ように構成された論理」として説明することがある。
【００９３】
本発明の実施形態は、本明細書で説明する方法を具現化するコンピュータ可読媒体を含み得る。したがって、本発明は例示の例に制限されず、本明細書で説明する機能を実行するための任意の手段が本発明の実施形態に含まれる。
【００９４】
開示されたデバイスおよび方法は、非一時的（すなわち、一時的ではない）コンピュータ可読媒体上に記憶されたＧｒａｐｈｉｃ  Ｄａｔａｂａｓｅ  Ｓｙｓｔｅｍ  Ｔｗｏ（ＧＤＳＩＩ）互換フォーマット、Ｏｐｅｎ  Ａｒｔｗｏｒｋ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｃｈａｎｇｅ  Ｓｔａｎｄａｒｄ（ＯＡＳＩＳ）互換フォーマット、および／またはＧＥＲＢＥＲ（たとえば、ＲＳ−２７４Ｄ、ＲＳ−２７４Ｘなど）互換フォーマットのコンピュータ実行可能ファイルとして設計されかつ構成されてよい。ファイルは、集積デバイスをファイルに基づいてリソグラフィデバイスとともに作製する作製ハンドラに提供され得る。本明細書で説明する構造の少なくとも一部分を形成するための材料の堆積は、物理気相堆積（ＰＶＤ、たとえば、スパッタリング）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、熱化学気相堆積（熱ＣＶＤ）、および／またはスピンコーティングなどの堆積技法を使用して実行され得る。本明細書で説明する構造の少なくとも一部分を形成するための材料のエッチングは、プラズマエッチングなどのエッチング技法を使用して実行され得る。一例では、集積デバイスは半導体ウェハ上にある。半導体ウェハは、半導体ダイとして切削され、半導体チップとしてパッケージ化されてよい。半導体チップは、本明細書で説明するデバイス（たとえば、モバイルデバイス）において使用され得る。
【００９５】
本出願に記述されるか、例示されるか、または図示されるもののいずれも、任意の構成要素、ステップ、特徴、物体、利益、利点、または均等物が特許請求の範囲に記載されているかどうかにかかわらず、それらの構成要素、ステップ、特徴、物体、利益、利点、または均等物を公衆に献呈することを意図していない。
【００９６】
本開示は本発明の例示的な実施形態を記載しているが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を施せることに留意されたい。
【符号の説明】
【００９７】
１００  Ｐ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス
１０５  第１のトランジスタ
１１０  第２のトランジスタ
１１５  第３のトランジスタ
１２０  ソース線（ＳＬ）
１２５  第１のプログラムゲート（ＰＧ１）
１３０  制御ゲート（ＣＧ）
１３５  第２のプログラムゲート（ＰＧ２）
１４０  ビット線（ＢＬ）
１５０  Ｎ−ＦＥＴ  ＭＮＯＳ  ＭＴＰデバイス
１５５  第４のトランジスタ
１６０  第５のトランジスタ
１６５  第６のトランジスタ
１７０  選択線（ＳＬ）
１７５  第１のプログラムゲート（ＰＧ１）
１８０  制御ゲート（ＣＧ）
１８５  第２のプログラムゲート（ＰＧ２）
１９０  ビット線（ＢＬ）
３００  チャネルホットキャリア放出
３０２  第１の層
３０４  Ｐウェル
３０５Ａ  第１のシャロートレンチ分離（ＳＴＩ）構造
３０５Ｂ  第２のシャロートレンチ分離（ＳＴＩ）構造
３０６  Ｎ＋ドレイン拡散
３０８  Ｎ＋ドレイン拡張
３１０  Ｎ＋ソース拡散
３１２  Ｎ＋ソース拡張
３１４  空乏領域
３１６  第２の層
３１８  絶縁層間誘電体酸化物（ＩＬＤ）部分、ＩＬＤ酸化物部分、ＩＬＤ酸化物領域
３２０  ＰＧ１ゲート、ＰＧ１金属ゲート
３２０Ａ  第１の接触端子（ＣＴ）
３２０Ｂ  第２のＣＴ
３２２  ＣＧゲート、ＣＧ金属ゲート
３２４  ＰＧ２ゲート、ＰＧ２金属ゲート
３２６  ＳｉＮスペーサ部分
３２６Ａ〜Ｄ  ＳｉＮスペーサ
３２８  ＳｉＮキャップ
３３０Ａ  金属線
３３０Ｂ  金属線
３３２Ａ〜３３２Ｃ  金属線
３３４Ａ〜Ｅ  垂直相互接続アクセス（「ビア０」）
３３６Ａ〜Ｅ  金属線の追加層（Ｍ１）
３３８  チャネル
３４０  負電荷キャリア
４００  トップエレクトロンファウラー−ノルドハイムトンネリング
４０２  負電荷キャリア
５００  チャネルエレクトロンファウラー−ノルドハイムトンネリング
５０２  チャネル
５０４Ａ〜５０４Ｂ  空乏領域
５０６  負電荷キャリア
６００  ソースおよびドレイン側ホットキャリア放出
６０２Ａ〜６０２Ｂ  空乏領域
６０４  正電荷キャリア
６０６  負電荷キャリア
７００  ボディエレクトロンファウラー−ノルドハイムトンネリング
７０２  正電荷キャリア
７０４  負電荷キャリア
８００  プログラムされた
８０２  空乏領域
８０４  チャネル空乏領域
８０６  チャネル空乏領域
８０８  負電荷キャリア
９００  プログラムされていない
９０２  空乏領域
９０４  切れ目のない反転チャネル
１０００  上面図
１００２  金属リング
１１００  チャネルホットキャリア放出（ＣＨＥ）
１１０２  第１の層
１１０４  Ｐ基板
１１０６  Ｎウェル
１１０８Ａ  第１のシャロートレンチ分離（ＳＴＩ）構造
１１０８Ｂ  第２のシャロートレンチ分離（ＳＴＩ）構造
１１１０  Ｐ＋ソース拡散
１１１２  Ｐ＋ソース拡張
１１１４  Ｐ＋ドレイン拡散
１１１６  Ｐ＋ドレイン拡張
１１１８  空乏領域
１１２０  第２の層
１１２２  絶縁層間誘電体酸化物（ＩＬＤ）部分、ＩＬＤ酸化物部分
１１２４  第１の接触端子（ＣＴ）
１１２６  第２のＣＴ
１１２８  ＰＧ１ゲート、ＰＧ１金属ゲート
１１３０  ＣＧゲート、ＣＧ金属ゲート
１１３２  ＰＧ２ゲート、ＰＧ２金属ゲート
１１３４  ＳｉＮスペーサ部分
１１３４Ａ〜Ｄ  ＳｉＮスペーサ
１１３６  ＳｉＮキャップ
１１３８Ａ〜１１３８Ｂ  金属線
１１４０Ａ〜１１４０Ｃ  金属線
１１４２Ａ〜１１４２Ｅ  垂直相互接続アクセス（「ビア０」）
１１４４Ａ〜Ｅ  金属線の追加層（Ｍ１）
１１４６  チャネル
１１４８  正電荷キャリア
１２００  ファウラー−ノルドハイムトンネリング
１２０２  負電荷キャリア
１２０４  正電荷キャリア
１３００  ホットエレクトロン注入
１３０２Ａ〜１３０２Ｂ  空乏領域
１３０４  負電荷キャリア
１３０６  正電荷キャリア
１４００  トップエレクトロンファウラー−ノルドハイムトンネリング
１４０２  負電荷キャリア
１４０４  正電荷キャリア
１５００  プログラムされた
１５０２  空乏領域
１５０４Ａ〜１５０４Ｂ  チャネル空乏領域
１５０６  正電荷キャリア
１６００  プログラムされていない
１６０２  空乏領域
１６０４  切れ目のないチャネル
１７００  上面図
１７０２  金属リング
１８００  上面図
１９００  通信システム
１９０５  リモートユニット
１９１０Ａ〜Ｃ  実施形態
１９１５  リモートユニット
１９２０Ａ〜Ｂ  基地局
１９２５  リモートユニット
１９３０  順方向リンク信号
１９３５  逆方向リンク信号
２０００  アクセスポイント（ＡＰ）
２００５Ａ〜Ｂ  ユーザデバイス
２０１０  ＴＸデータプロセッサ
２０２０  シンボル変調器
２０３０  送信機ユニット（ＴＭＴＲ）
２０４０Ａ〜Ｂ  アンテナ
２０５０  受信機ユニット（ＲＣＶＲ）
２０６０  シンボル復調器
２０７０  ＲＸデータプロセッサ
２０８０  構成情報プロセッサ
２０８５  コントローラ／プロセッサ
２０９０  メモリ
２０９５  バス
２１００  ワイヤレスデバイス
２１０５  プロセッサ
２１１０  メモリ
２１１５  ハウジング
２１２０  送信機
２１２５  受信機
２１３０  トランシーバ
２１３５  アンテナ
２１４０  デジタル信号プロセッサ（ＤＳＰ）
２１４５  ユーザインターフェース
２１５０  バスシステム
【図１】
2017520910.tif 000003
【図２】
2017520910.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2017520910.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
2017520910.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2017520910.tif 000018
【図１７】
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【図１８】
2017520910.tif 000020
【図１９】
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【図２０】
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【図２１】
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【手続補正書】
【提出日】平成28年11月17日(2016.11.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
２ゲート電界効果トランジスタ（２Ｔ電界ＦＥＴ）金属−窒化物−酸化物−シリコン（ＭＮＯＳ）複数回プログラム可能（ＭＴＰ）メモリを備え、前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリは、
基板と、
ワード線に結合された第１の金属ゲートを含む、前記基板上に形成された第１のトランジスタと、
前記ワード線に結合された第２の金属ゲートを含む、前記基板上に形成された第２のトランジスタと、
前記基板のウェル上に形成され、前記第１の金属ゲートおよび前記第２の金属ゲートを前記ウェルから分離するフィン形層間誘電体（ＩＬＤ）酸化物領域と、
前記フィン形ＩＬＤ酸化物領域の周りに、かつ前記第１のトランジスタの前記第１の金属ゲートと前記第２のトランジスタの前記第２の金属ゲートとの間に形成される金属制御ゲートと、
前記フィン形ＩＬＤ酸化物領域上に形成されたシリコン−窒化物キャップと、
前記第１のトランジスタの前記第１の金属ゲートを前記金属制御ゲートから分離するために、前記第１のトランジスタの前記第１の金属ゲートと前記金属制御ゲートとの間に形成された第１のシリコン窒化物スペーサと、
前記第２のトランジスタの前記第２の金属ゲートを前記金属制御ゲートから分離するために、前記第２のトランジスタの前記第２の金属ゲートと前記金属制御ゲートとの間に形成された第２のシリコン窒化物スペーサであって、前記シリコン窒化物キャップ、前記第１のシリコン窒化物スペーサ、および前記第２のシリコン窒化物スペーサは、前記第１の金属ゲートおよび前記第２の金属ゲートに印加された電圧の不在に応答して、電荷キャリアを格納するように構成される、第２のシリコン窒化物スペーサと
を含む、装置。
【請求項２】
前記シリコン窒化物キャップを分離し、前記第１のトランジスタの前記第１の金属ゲートを前記第２のトランジスタの前記第２の金属ゲートに結合するように構成された金属リングをさらに備える、請求項１に記載の装置。
【請求項３】
前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリはＰＭＯＳデバイスである、請求項１に記載の装置。
【請求項４】
前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリはＮＭＯＳデバイスである、請求項１に記載の装置。
【請求項５】
前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリが構成部分である、モバイルデバイス、基地局、端末、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、またはコンピュータのうちの少なくとも１つをさらに備える、請求項１に記載の装置。
【請求項６】
リソグラフィデバイスに集積回路の少なくとも一部を作製させるように構成されたリソグラフィデバイス実行可能命令を記憶した非一時的コンピュータ可読媒体であって、
前記集積回路は２ゲート電界効果トランジスタ（２Ｔ電界ＦＥＴ）金属−窒化物−酸化物−シリコン（ＭＮＯＳ）複数回プログラム可能（ＭＴＰ）メモリを備え、前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリは、
基板と、
ワード線に結合された第１の金属ゲートを含む、前記基板上に形成された第１のトランジスタと、
前記ワード線に結合された第２の金属ゲートを含む、前記基板上に形成された第２のトランジスタと、
前記基板のウェル上に形成され、前記第１の金属ゲートおよび前記第２の金属ゲートを前記ウェルから分離するフィン形層間誘電体（ＩＬＤ）酸化物領域と、
前記フィン形ＩＬＤ酸化物領域の周りに、かつ前記第１のトランジスタの前記第１の金属ゲートと前記第２のトランジスタの前記第２の金属ゲートとの間に形成される金属制御ゲートと、
前記フィン形ＩＬＤ酸化物領域上に形成されたシリコン−窒化物キャップと、
前記第１のトランジスタの前記第１の金属ゲートを前記金属制御ゲートから分離するために、前記第１のトランジスタの前記第１の金属ゲートと前記金属制御ゲートとの間に形成された第１のシリコン窒化物スペーサと、
前記第２のトランジスタの前記第２の金属ゲートを前記金属制御ゲートから分離するために、前記第２のトランジスタの前記第２の金属ゲートと前記金属制御ゲートとの間に形成された第２のシリコン窒化物スペーサであって、前記シリコン窒化物キャップ、前記第１のシリコン窒化物スペーサ、および前記第２のシリコン窒化物スペーサは、前記第１の金属ゲートおよび前記第２の金属ゲートに印加された電圧の不在に応答して、電荷キャリアを格納するように構成される、第２のシリコン窒化物スペーサと
を含む、非一時的コンピュータ可読媒体。
【請求項７】
前記集積回路は、前記シリコン窒化物キャップを分離し、前記第１のトランジスタの前記第１の金属ゲートを前記第２のトランジスタの前記第２の金属ゲートに結合するように構成された金属リングをさらに備える、請求項６に記載の非一時的コンピュータ可読媒体。
【請求項８】
前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリはＰＭＯＳデバイスである、請求項６に記載の非一時的コンピュータ可読媒体。
【請求項９】
前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリはＮＭＯＳデバイスである、請求項６に記載の非一時的コンピュータ可読媒体。
【請求項１０】
２ゲート電界効果トランジスタ（２Ｔ電界ＦＥＴ）金属−窒化物−酸化物−シリコン（ＭＮＯＳ）複数回プログラム可能（ＭＴＰ）メモリをプログラムするための方法であって、
金属制御ゲートに隣接する前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリにおける第１のトランジスタをバイアス処理するステップと、
前記第１のトランジスタとは反対の前記金属制御ゲートに隣接する前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリにおける第２のトランジスタをバイアス処理するステップと
を含み、
前記第１および第２のトランジスタの前記バイアス処理により、ホットキャリア注入に起因して、前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリのシリコン−窒化物領域に電子が格納される、方法。
【請求項１１】
２ゲート電界効果トランジスタ（２Ｔ電界ＦＥＴ）金属−窒化物−酸化物−シリコン（ＭＮＯＳ）複数回プログラム可能（ＭＴＰ）メモリをプログラムするための方法であって、
金属制御ゲートに隣接する前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリにおける第１のトランジスタをバイアス処理するステップと、
前記第１のトランジスタとは反対の前記金属制御ゲートに隣接する前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリにおける第２のトランジスタをバイアス処理するステップと
を含み、
前記第１および第２のトランジスタの前記バイアス処理により、ファウラー−ノルドハイムトンネリングに起因して、前記２Ｔ電界ＦＥＴ  ＭＮＯＳ  ＭＴＰメモリのシリコン−窒化物領域に電子が格納される、方法。
【国際調査報告】
2017520910.tif 000024
2017520910.tif 000025
2017520910.tif 000026
2017520910.tif 000027
2017520910.tif 000028