(57)【要約】いくつかの実施形態は、デジタル位相ロックループ（ＰＬＬ）におけるデジタル制御発振器（ＤＣＯ）と、制御ループとを有する装置及び方法を含む。ＤＣＯは、デジタル情報の値に基づく周波数を有する出力信号を生成することができる。制御ループは、デジタル情報の値に基づき、ＤＣＯの供給電圧の値を調整することができる。更なる装置及び方法が記載される。
2017530606.tif 000002
【特許請求の範囲】
【請求項１】
デジタル情報の値に基づく周波数を有する出力信号を生成するデジタル制御発振器と、
前記デジタル制御発振器の供給電圧の値を前記デジタル情報の値に基づき調整する制御ループと
を有する装置。
【請求項２】
前記制御ループは、前記デジタル情報が値域の外にある場合に前記供給電圧の値を調整するよう構成される、
請求項１に記載の装置。
【請求項３】
前記デジタル情報は、最小値及び最大値を有し、前記デジタル情報の値域は、前記最小値よりも大きい下限と、前記最大値よりも小さい上限とを有する、
請求項１又は２に記載の装置。
【請求項４】
前記デジタル情報の値域は、前記出力信号の周波数範囲の部分に関連する、
請求項３に記載の装置。
【請求項５】
前記制御ループは、
前記デジタル情報の値をモニタし、該デジタル情報の値に基づき情報を生成するモニタと、
前記供給電圧を生成し、前記モニタによって生成された前記情報に基づき前記供給電圧を調整する電圧発生器と
を含む、請求項１、２又は４に記載の装置。
【請求項６】
前記電圧発生器は、
電圧を生成する電圧生成ユニットと、
前記電圧からフィルタ処理された電圧を生成するフィルタと、
前記フィルタ処理された電圧に基づき前記供給電圧を供給するドライバと
を含む、請求項５に記載の装置。
【請求項７】
前記電圧生成ユニットは、前記電圧を生成するバンドギャップリファレンス発生器を含む、
請求項６に記載の装置。
【請求項８】
前記バンドギャップリファレンス発生器は、前記デジタル情報の値に基づく抵抗値を有する可変抵抗を含み、前記電圧の値は、前記抵抗値に少なくとも部分的に基づく、
請求項７に記載の装置。
【請求項９】
前記電圧生成ユニットは、前記電圧を生成する可変抵抗分割器を含む、
請求項６に記載の装置。
【請求項１０】
前記可変抵抗分割器は、前記デジタル情報の値に基づく抵抗値を有する可変抵抗を含む、
請求項９に記載の装置。
【請求項１１】
出力信号を生成する、デジタル位相ロックループにおけるデジタル制御発振器と、
前記デジタル制御発振器の周波数を制御するデジタル情報を生成する第１の制御ループと、
前記デジタル情報の値が値域の外にある場合に、前記デジタル制御発振器へ供給される供給電圧の値を調整する第２の制御ループと
を有する装置。
【請求項１２】
前記デジタル制御発振器は、リング配置において配置される反転段と、該反転段へ結合される容量性負荷とを含み、該容量性負荷の夫々は、前記デジタル情報の値に基づくキャパシタンス値を有する、
請求項１１に記載の装置。
【請求項１３】
前記第１の制御ループは、
前記出力信号のデジタル表現を生成する時間−デジタルコンバータと、
前記出力信号の前記デジタル表現をリファレンス信号のデジタル表現と比較し、結果を生成する位相周波数検出器と、
前記結果に基づき前記デジタル情報を生成するデジタルフィルタと
を含む、請求項１１又は１２に記載の装置。
【請求項１４】
前記第２の制御ループは、前記デジタル情報の値が前記値域の下限の値よりも小さい場合に、前記供給電圧の値を下げるよう構成される、
請求項１３に記載の装置。
【請求項１５】
前記第２の制御ループは、前記デジタル情報の値が前記値域の上限の値よりも大きい場合に、前記供給電圧の値を増大させるよう構成される、
請求項１３に記載の装置。
【請求項１６】
前記第２の制御ループは、
バンドギャップリファレンス電圧を生成するバンドギャップリファレンス発生器と、
前記バンドギャップリファレンス電圧を受け、フィルタ処理された電圧を生成するＲＣフィルタと、
前記フィルタ処理された電圧を受け、前記供給電圧を供給するドライバと
を含む、請求項１３に記載の装置。
【請求項１７】
前記第２の制御ループは、
電圧を生成する可変抵抗分割器と、
前記電圧を受け、フィルタ処理された電圧を生成するＲＣフィルタと、
前記フィルタ処理された電圧を受け、前記供給電圧を供給するドライバと
を含む、請求項１３に記載の装置。
【請求項１８】
前記第２の制御ループは、前記第１の制御ループの周波数よりも小さい周波数で動作するよう構成される、
請求項１３に記載の装置。
【請求項１９】
メモリデバイスと、該メモリデバイスへ結合されるプロセッサとを有し、
前記プロセッサは、
デジタル情報の値に基づく周波数を有する出力信号を生成するデジタル制御発振器を含むデジタル位相ロックループと、
前記デジタル情報の値が値域の外にある場合に、前記デジタル制御発振器へ供給される供給電圧の値を調整する制御ループと
を含む、システム。
【請求項２０】
前記メモリデバイス及び前記プロセッサは、同じダイにおいて位置付けられる、
請求項１９に記載のシステム。
【請求項２１】
前記制御ループは、バンドギャップリファレンス電圧を生成するバンドギャップリファレンス発生器と、前記バンドギャップリファレンス電圧に基づき前記供給電圧を前記デジタル制御発振器へ供給するドライバとを含む、
請求項１９又は２０に記載のシステム。
【請求項２２】
前記バンドギャップリファレンス発生器は、前記バンドギャップリファレンス電圧の値を制御する更なるデジタル情報を受けるよう構成される、
請求項２１に記載のシステム。
【請求項２３】
デジタル位相ロックループにおいてデジタル情報を生成し、
出力信号が前記デジタル情報に基づく周波数を有するように、該出力信号を前記デジタル位相ロックループのデジタル制御発振器で生成し、
前記デジタル情報の値をモニタし、
前記デジタル情報の値が値域の外にある場合に、前記デジタル位相ロックループの供給電圧の値を調整する
ことを有する方法。
【請求項２４】
前記供給電圧の値が調整された後に、前記デジタル情報の値を前記値域内に至らせる
ことを更に有する請求項２３に記載の方法。
【請求項２５】
前記供給電圧の値を調整することは、前記デジタル情報の値が前記値域の下限よりも小さい場合に前記供給電圧の値を下げること、及び前記デジタル情報の値が前記値域の上限よりも大きい場合に前記供給電圧の値を増大させること、のうちの少なくとも１つを含む、
請求項２３又は２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願で記載される実施形態は、信号発生器に関係がある。いくつかの実施形態は、位相ロックループに関する。
【背景技術】
【０００２】
プロセッサ及びメモリデバイスのような、多くの電気デバイスは、それらのデバイスの動作において使用される１つ以上のタイミング（例えば、クロック）信号を生成するよう、位相ロックループ（ＰＬＬ；phase-locked  loop）ユニットをしばしば有している。ＰＬＬユニットはまた、デバイスの動作の正確さを確かにするように、タイミング信号を特定の仕様内に保つよう動作する。いくつかの状況は、それらのデバイスにおけるＰＬＬユニットが不適切に制御される場合に、タイミング信号をそれらの仕様から逸脱させうる。これは、デバイスの動作不具合を生じさせうる。
【０００３】
［優先権の主張］
本特許出願は、２０１４年９月１８日付けで出願された米国特許出願第１４／４９０３５８号に基づく優先権の利益を主張する。なお、基礎となる特許出願は、その全文を参照により本願に援用される。
【図面の簡単な説明】
【０００４】
【図１】本願で記載されるいくつかの実施形態に従って、デジタルＰＬＬ、電圧発生器、及びモニタを含む装置のブロック図を示す。
【０００５】
【図２】本願で記載されるいくつかの実施形態に従って、図１のＰＬＬの出力信号のバンド周波数範囲と、図１のＰＬＬによって生成されるデジタル情報の値域を含むバンディング範囲との間の関係を示すグラフである。
【０００６】
【図３】本願で記載されるいくつかの実施形態に従って、図２のデジタル情報の値が値域の下限よりも小さい場合に調整される、例となる状況を示すグラフである。
【０００７】
【図４】本願で記載されるいくつかの実施形態に従って、図２のデジタル情報の値が値域の上限よりも大きい場合に調整される、例となる状況を示すグラフである。
【０００８】
【図５】本願で記載されるいくつかの実施形態に従って、デジタル制御発振器（ＤＣＯ；digitally  controlled  oscillator）の簡略化された回路図を示す。
【０００９】
【図６】本願で記載されるいくつかの実施形態に従って、図５のＤＣＯに含まれ得るインバータの回路図を示す。
【００１０】
【図７】本願で記載されるいくつかの実施形態に従って、図５のＤＣＯに含まれ得るキャパシタの回路図を示す。
【００１１】
【図８】本願で記載されるいくつかの実施形態に従って、バンドギャップリファレンス電圧発生器を含む電圧発生器を示す。
【００１２】
【図９】本願で記載されるいくつかの実施形態に従って、可変抵抗分割器を含む電圧発生器を示す。
【００１３】
【図１０】本願で記載されるいくつかの実施形態に従って、可変抵抗を示す。
【００１４】
【図１１】本願で記載されるいくつかの実施形態に従って、電子システムの形をとる装置を示す。
【００１５】
【図１２】本願で記載されるいくつかの実施形態に従って、デジタルＰＬＬの作動方法を示すフローチャートである。
【発明を実施するための形態】
【００１６】
図１は、本願で記載されるいくつかの実施形態に従って、デジタル位相ロックループＰＬＬ１１０、電圧発生器１２０、及びモニタ１３０を含む装置１００のブロック図を示す。ＰＬＬ１１０は、信号（例えば、リファレンスクロック信号）ｆＲＥＦを受信し、信号（例えば、出力クロック信号）ｆＯＵＴを生成することができる。ｆＯＵＴの周波数は、ｆＲＥＦ信号の周波数と同じ（又はその倍数）であってよい。ｆＯＵＴ信号は、ＰＬＬ１１０を含む集積回路（ＩＣ；integrated  circuit）チップの他のコンポーネントにおけるタイミング信号（例えば、クロック信号）として使用されてよい。
【００１７】
ＰＬＬ１１０は、ｆＯＵＴ信号の周波数を制御する情報ＣＯＤＥを生成することができる。情報ＣＯＤＥは、多数のビットを含むことができるデジタル情報（例えば、デジタル制御ワード）である。情報ＣＯＤＥは、ＰＬＬ１１０のための微調整コードとして使用される。ＰＬＬ１１０は、ｆＯＵＴ信号の周波数をｆＲＥＦ信号の周波数に対して指定（例えば、所定）値内に保つよう情報ＣＯＤＥの値を調整することができる。
【００１８】
ＰＬＬ１１０は、ｆＯＵＴ信号の位相（例えば、立ち上がり）が指定（例えば、所定）値内でｆＲＥＦ信号の位相（例えば、立ち上がり）と一致するときに、ロックされていると（例えば、ロック状態にあると）見なされ得る。ＰＬＬ１１０は、ｆＯＵＴ信号の位相及びｆＲＥＦ信号の位相が指定値内にないときに、ロックされていないと（例えば、ａｎロック状態であると）見なされ得る。
【００１９】
上述されたように、ｆＯＵＴ信号は、他のコンポーネント（図１に図示せず。）におけるタイミング信号として使用されてよい。ＰＬＬ１１０がロックされていない場合には、他のコンポーネントにおける動作は失敗しうる。よって、ｆＯＵＴ信号を使用するコンポーネントにおいて適切な動作を維持するために、ＰＬＬ１１０は、ＰＬＬ１１０をロックされたままとするよう情報ＣＯＤＥの値を調整（例えば、自動調整）することができる。
【００２０】
図１に示されるように、ＰＬＬ１１０は、ｆＯＵＴ信号を生成するＤＣＯ１１１を含むことができる。ＰＬＬ１１０は、時間−デジタルコンバータ（ＴＤＣ；time-to-digital  converter）１１２、位相周波数検出器（ＰＦＤ；phase  frequency  detector）１１３、及びデジタルフィルタ１１４を有している制御ループ１０１を含むことができる。制御ループ１０１は、ｆＲＥＦ信号とｆＯＵＴ信号との間のタイミング関係（例えば、位相）に基づき、情報ＣＯＤＥの値を調整することができる。
【００２１】
ＴＤＣ１１２は、ｆＯＵＴ信号を受信し、情報ＦＦＢを生成する。情報ＦＦＢは、ｆＯＵＴ信号のデジタル表現である。例えば、ＴＤＣ１１２は、異なる時間インターバル（例えば、ｆＯＵＴ信号の周期に対応する時間インターバル）でｆＯＵＴ信号の値を測定してよい。次いで、ＴＤＣ１１２は、測定された値をデジタル情報として表す多数のビットを含む情報ＦＦＢを生成してよい。
【００２２】
ＰＦＤ１１３は、情報ＦＩＮ及びＦＦＢを比較し、情報ＰＤＦＯＵＴを生成する。情報ＰＤＦＯＵＴは、ＦＩＮとＦＦＢとの間の値の差（例えば、誤差）を表す結果である。情報ＦＩＮ信号は、ｆＲＥＦ信号のデジタル表現であり、例えば、ＴＤＣ１１２によって生成され得る。情報ＦＩＮ及びＦＦＢは夫々、ｆＲＥＦ信号及びｆＯＵＴ信号のデジタル表現であるから、情報ＰＤＦＯＵＴの値も、ｆＯＵＴ信号とｆＲＥＦ信号との間の位相差（例えば、位相誤差）を表す。
【００２３】
デジタルフィルタ１１４は、情報ＰＤＦＯＵＴを受け取り、情報ＰＤＦＯＵＴの値に基づき情報ＣＯＤＥを生成する。情報ＰＤＦＯＵＴは、情報ＦＩＮ及びＦＦＢの信号（夫々、ｆＲＥＦ信号及びｆＯＵＴ信号のデジタル表現である。）間の差を表すから、情報ＣＯＤＥの値を調整することは、ｆＲＥＦ信号とｆＯＵＴ信号との間の位相差も調整することができる。最初に（例えば、ＰＬＬ１１０が起動されるときに）、ｆＯＵＴ信号及びｆＲＥＦ信号は、位相が合っていない（例えば、ｆＯＵＴ信号及びｆＲＥＦ信号の位相は指定値内にない。）。このように、ＰＬＬ１１０は、最初はロックされていないことがある。ＰＬＬ１１０がロックされていないとき、制御ループ１０１は、ＰＬＬがロックされるまで、ｆＯＵＴ信号の周波数を調整するために、情報ＣＯＤＥの値を調整するよう動作する。ＰＬＬ１１０がロックされた後、制御ループ１０１はまた、ＰＬＬ１１０をロックされたままであるよう保つように、デジタルフィードバックループとして動作する。
【００２４】
電圧発生器１２０及びモニタ１３０は、ＰＬＬ１１０がいくつかの状況（図２、図３及び図４を参照して更に詳細に記載される。）においてロックされなくなるかもしれないことを防ぐ制御ループ（例えば、アナログフィードバックループ）１０２を形成してよい。電圧発生器１２０は、電圧ＶＣＣＰＬＬを生成し、それをＰＬＬ１１０へ供給する。ＰＬＬ１１０は、その供給電圧として電圧ＶＣＣＰＬＬを使用してよい。電圧ＶＣＣＰＬＬの値は、モニタ１３０によって生成された情報ＡＤＪＶＣＣＰＬＬの値に基づくことができる。例えば、電圧ＶＣＣＰＬＬは、情報ＡＤＪＶＣＣＰＬＬの値に基づく１つの値と、情報ＡＤＪＶＣＣＰＬＬの他の値に基づく他の値とを有することができる。
【００２５】
モニタ１３０は、情報ＣＯＤＥの値をモニタ（連続的にモニタ）し、情報ＣＯＤＥの値に基づき情報ＡＤＪＶＣＣＰＬＬを生成するよう動作することができる。情報ＡＤＪＶＣＣＰＬＬはデジタル情報を含むことができる。ＰＬＬ１１０にアンロックさせる可能性がありうる特定の値に情報ＣＯＤＥの値が近づく場合（図２、図３及び図４を参照して更に詳細に記載される。）には、モニタ１３０は、電圧発生器１２０に電圧ＶＣＣＰＬＬの値を変更（例えば、低減又は増大）させるために、情報ＡＤＪＶＣＣＰＬＬの値を調整することができる。電圧ＶＣＣＰＬＬの値の変化に応答して、ＰＬＬ１１０の制御ループ１０１は、情報ＣＯＤＥの値を、ＰＬＬ１１０がロックされなくなるかもしれないことを防ぐ値に戻すよう動作する。
【００２６】
図２は、本願で記載されるいくつかの実施形態に従って、ｆＯＵＴ信号のバンド周波数範囲２０１と、図１の情報ＣＯＤＥの値域２０３を含むバンディング範囲２０２との間の関係を示すグラフである。図２に示されるように、ｆＯＵＴ信号のバンド周波数範囲２０１は、周波数ＦＭＩＮ（例えば、最低周波数）から周波数ｆＭＡＸ（例えば、最高周波数）までの周波数を含むことができる。ＰＬＬ１１０がロックされているときに、バンド周波数範囲２０１における周波数は、ＰＬＬ１１０をアンロックさせずにｆＯＵＴ信号が有し得る許容可能な（例えば、所定の）周波数であることができる。ＰＬＬ１１０は、ｆＯＵＴ信号の周波数がバンド周波数範囲２０１の外にある場合に、ロックされないと見なされ得る。ＰＬＬ１１０は、ｆＯＵＴ信号の周波数がバンド周波数範囲２０１内にある場合に、ロックされている（又はロックされたままである）と見なされ得る。動作において、制御ループ１０１及び１０２（図１）は、ＰＬＬ１１０をロックされたままとするために（すなわち、ＰＬＬ１１０がロックされなくなることを防ぐために）、情報ＣＯＤＥの値を調整してｆＯＵＴ信号の周波数をバンド周波数範囲２０１（図２）内に保つよう動作することができる。
【００２７】
図２に示されるように、情報ＣＯＤＥのバンディング範囲２０２は、値ＣＯＤＥＭＩＮから値ＣＯＤＥＭＡＸまでの値を含むことができる。値ＣＯＤＥＭＩＮ及びＣＯＤＥＭＡＸは、情報ＣＯＤＥの夫々、最小値及び最大値であることができる。例えば、情報ＣＯＤＥが９個のビットを有している場合には、値ＣＯＤＥＭＩＮは、０００００００００の２進値（すなわち、１０進数で０）であることができ、値ＣＯＤＥＭＡＸは、１１１１１１１１１の２進値（すなわち、１０進数で５１１）であることができる。図２はまた、ＣＯＤＥＭＩＮ及びＣＯＤＥＭＡＸの値間の略中点であることができる値ＣＯＤＥＭＩＤを示す。
【００２８】
ｆＯＵＴ信号は、情報ＣＯＤＥが値ＣＯＤＥＭＩＮを有しているときに周波数ｆＭＩＮを、情報ＣＯＤＥが値ＣＯＤＥＭＡＸを有しているときに周波数ｆＭＡＸを、あるいは、情報ＣＯＤＥが値ＣＯＤＥＭＩＤを有しているときに周波数ｆＭＩＤを有することができる。周波数ｆＭＩＤは、周波数ｆＭＩＮ及びｆＭＡＸの間の略中点であることができる。
【００２９】
値域２０３は、値ＣＯＤＥＬＯＷＥＲから値ＣＯＤＥＵＰＰＥＲまでの値を含むことができる。値ＣＯＤＥＬＯＷＥＲ及びＣＯＤＥＵＰＰＥＲは、値域２０３の夫々、下限及び上限に対応することができる。図２に示されるように、値ＣＯＤＥＬＯＷＥＲは値ＣＯＤＥＭＩＮよりも大きい。値ＣＯＤＥＵＰＰＥＲは値ＣＯＤＥＭＡＸよりも小さい。
【００３０】
値域２０３は、バンディング範囲２０２内の監視範囲（例えば、安全範囲）と見なされ得る。情報ＣＯＤＥの値が値域２０３の外にあるがバンディング範囲２０２内にある場合には、ＰＬＬ１１０は依然としてロックされていると見なされ得るが、それはいくつかの状況においてロックされなくなる可能性がありうる。例えば、ＰＬＬ１１０の供給電圧、動作温度、又は両方が変化する場合には、ＰＬＬ１１０は、情報ＣＯＤＥの値が値ＣＯＤＥＭＩＮからＣＯＤＥＬＯＷＥＲの間又は値ＣＯＤＥＵＰＰＥＲからＣＯＤＥＭＡＸの間にあるときに、ロックされなくなる可能性がありうる。よって、動作において（例えば、ＰＬＬ１１０がロックされているときに）、情報ＣＯＤＥの値はモニタ１３０によってモニタされ得る。情報ＣＯＤＥの値が値域２０３の外にある場合には、モニタ１３０は、ＰＬＬ１１０が情報ＣＯＤＥの値を値域２０３内に戻すことができるようにするために、電圧発生器１２０に電圧ＶＣＣＰＬＬの値を変更させる（例えば、オンザフライで電圧ＶＣＣＰＬＬの値を変更する）ことができる。これにより、ＰＬＬ１１０がロックされなくなるかもされないことがなくなる。
【００３１】
図３は、本願で記載されるいくつかの実施形態に従って、情報ＣＯＤＥの値が値域２０３の下限（例えば、ＣＯＤＥＬＯＷＥＲ）よりも小さい場合に調整される状況を例示するグラフである。図３に示される例では、情報ＣＯＤＥは、値ＣＯＤＥＬＯＷＥＲよりも小さい値ＣＯＤＥＸ１を有している。モニタ１３０（図１）がこの状況を検出するときに、それは、情報ＡＤＪＶＣＣＰＬＬの値を調整して、電圧発生器１２０に電圧ＶＣＣＰＬＬの値を変更させる（例えば、低下させる）。電圧ＶＣＣＰＬＬの値の変化に応答して、ＰＬＬ１１０の制御ループ１０１は、ＰＬＬ１１０がロックされなくなるかもしれないことを防ぐように、情報ＣＯＤＥの値を値ＣＯＤＥＸ１（値域２０３の外）から値ＣＯＤＥＸ２（値域２０３の中）へ至らせるよう動作する。
【００３２】
図４は、本願で記載されるいくつかの実施形態に従って、情報ＣＯＤＥの値が値域２０３の上限（例えば、ＣＯＤＥＵＰＰＥＲ）よりも大きい場合に調整される状況を例示するグラフである。図４に示される例では、情報ＣＯＤＥは、値ＣＯＤＥＵＰＰＥＲよりも大きい値ＣＯＤＥＸ４を有している。モニタ１３０（図１）がこの状況を検出するときに、それは、情報ＡＤＪＶＣＣＰＬＬの値を調整して、電圧発生器１２０に電圧ＶＣＣＰＬＬの値を変更させる（例えば、増大させる）。電圧ＶＣＣＰＬＬの値の変化に応答して、ＰＬＬ１１０の制御ループ１０１は、ＰＬＬ１１０がロックされなくなるかもしれないことを防ぐように、情報ＣＯＤＥの値を値ＣＯＤＥＸ４（値域２０３の外）から値ＣＯＤＥＸ３（値域２０３の中）へ至らせるよう動作する。
【００３３】
図５は、本願で記載されるいくつかの実施形態に従って、ＤＣＯ５１１の簡略化された回路図を示す。ＤＣＯ５１１は、例えば、図１のＰＬＬ１１０のＤＣＯ１１１に使用され得る。図５に示されるように、ＤＣＯ５１１は、リング発振器として動作するようリング配置において結合されている段５０１ないし５０５を含むことができる。段５０１ないし５０５は、インバータ５２１及び容量性負荷５３１を含むことができる。容量性負荷５３１の夫々は、１つ以上のキャパシタを含むことができる。図５は、５つの段５０１ないし５０５及び各段ごとに１つのインバータ（インバータ５２１の１つ）を含むＤＣＯ５１１を例として示す。段の数及び各段におけるインバータの数は変更可能である。
【００３４】
インバータ５２１は、情報ＣＴＬによって制御され得る。情報ＣＴＬは、多数のビットを有しているデジタル情報である。図５における情報ＣＴＬは、ＤＣＯ５１１のための粗調整コードとして使用され得る。容量性負荷５３１は、情報ＣＯＤＥによってデジタル制御され得る。情報ＣＯＤＥは、図１ないし図４を参照して上述された情報ＣＯＤＥに対応することができる。情報ＣＯＤＥは、ＤＣＯ５１１のための微調整コードとして使用され得る。
【００３５】
上述されたように、ＤＣＯ５１１は、例えば、図１のＰＬＬ１１０のＤＣＯ１１１に使用され得る。例えば、動作において、ＰＬＬ１１０がロックされる前に、情報ＣＴＬは、ｆＯＵＴ信号の周波数が目標周波数に近く（図１におけるバンド周波数範囲２０１に近く）なるまでｆＯＵＴ信号の周波数を調整するために、段５０１ないし５０５のうちの１つ以上におけるインバータの個数を増減させるよう（例えば、二分探索法を用いて）異なる値を与えられ得る。ｆＯＵＴ信号の周波数が目標周波数に近くなった後、情報ＣＯＤＥの値（例えば、図２における情報ＣＯＤＥＭＩＮから情報ＣＯＤＥＭＡＸの間の値）は、ＰＬＬ１１０がロックされるまで（ｆＯＵＴ信号の周波数が図２におけるバンド周波数範囲２０１内になるまで）ｆＯＵＴ信号の周波数を調整するために、容量性負荷５３１の１つ以上におけるキャパシタの個数を増減させるよう選択され得る。
【００３６】
情報ＣＴＬの値は、ＰＬＬ１１０がロックされた後、不変であってよい（例えば、調整され得ない）。ＰＬＬ１１０がロックされているときに、情報ＣＯＤＥの値は、ｆＯＵＴ信号の周波数を目標周波数（例えば、図２のバンド周波数範囲２０１内の周波数）に保ち、それにより、ＰＬＬ１１０がロックされなくなることを防ぐように、容量性負荷５３１の値を（例えば、容量性負荷５３１におけるキャパシタを増減させることによって）調整（例えば、増大又は低減）するよう調整されてよい。
【００３７】
図６は、本願で記載されるいくつかの実施形態に従って、図５のＤＣＯ５１１に含まれ得るインバータ６２１の回路図を示す。インバータ６２１は、図５のＤＣＯ５１１における段５０１ないし５０５の夫々におけるインバータとして含まれ得る。図６に示されるように、インバータ６２１は、トランジスタ（ｐチャネルトランジスタ）６２２及び６２３、トランジスタ（例えば、ｎチャネルトランジスタ）６２４及び６２５、入力部ＩＮ、並びに出力部ＯＵＴを含むことができる。入力部ＩＮは、リング発振器における他のインバータ（例えば、先行するインバータ）の出力部へ結合され得る。出力部ＯＵＴは、リング発振器における他のインバータ（例えば、後続のインバータ）の入力部へ結合され得る。トランジスタ６２２は信号ＣＴＬ＊０によって制御され得る。トランジスタ６２５は信号ＣＴＬ０によって制御され得る。信号ＣＴＬ０は、情報ＣＴＬのビットの中の１つのビットの値を含むことができる。信号ＣＴＬ０及びＣＴＬ＊０は、互いの反転されたバージョン（例えば、補数）であることができる。
【００３８】
図６に示されるように、トランジスタ６２２、６２３、６２４及び６２５は、ノード（例えば、供給ノード）６４０及び６４１の間に結合され得る。ノード６４０は接地へ結合され得る。ノード６４１は電圧ＶＣＣＰＬＬ（例えば、供給電圧）を受けることができる。電圧ＶＣＣＰＬＬは、図１の電圧発生器１２０のような、電圧発生器によって供給され得る。図１ないし図４を参照して上述されたように、電圧発生器１２０によって供給される電圧ＶＣＣＰＬＬは、図１のモニタ１３０のような、モニタを用いて情報ＣＯＤＥの値をモニタすることによって、調整され得る。
【００３９】
図５を参照して上述されたように、ｆＯＵＴ信号の周波数を目標周波数へと調整することは、段５０１ないし５０５のうちの１つ以上におけるインバータの個数を増減させることを含むことができる。図６において、インバータ６２１が図５における段５０１ないし５０５において含まれているときに、段５０１ないし５０５の中のある段においてインバータを増やすことは、ノード６４０から６４１の間で電流経路を形成するようトランジスタ６２２及び６２５（図６）をオンすることを含むことができる。段５０１ないし５０５の中のある段においてインバータを減らすことは、ノード６４０から６４１の間で電流経路を断絶させるようトランジスタ６２２及び６２５をオフすることを含むことができる。
【００４０】
図７は、本願で記載されるいくつかの実施形態に従って、図５のＤＣＯ５１１に含まれ得るキャパシタ７３１の回路図を示す。キャパシタ７３１は、図５の容量性負荷５３１の夫々において含まれ得る。キャパシタ７３１は、半導体に基づくキャパシタであることができる。例えば、キャパシタ７３１は、図７に示されるように結合されているトランジスタ（例えば、ｐチャネルトランジスタ）７３２及び７３３によって形成され得る。トランジスタ７３２のゲート及びソースは、トランジスタ７３２がＤＣ（direct  current）（直流）シグナリングにおいて非導通であるように、互いに結合され得る。トランジスタ７３３は、情報ＣＯＤＥ（図５）のビットの中の１つのビットの値を含むことができる信号ＣＯＤＥ０によって制御され得る。
【００４１】
図７に示されるように、トランジスタ７３２及び７３３は、ノード（例えば、供給ノード）７４０とノード７４１との間に結合され得る。ノード７４０は、図５のインバータ５２１のうちの１つの出力部のような、ＤＣＯ５１１のインバータの出力部へ結合され得る。ノード７４１は電圧ＶＣＣＰＬＬ（例えば、供給電圧）を受けることができる。電圧ＶＣＣＰＬＬは、図１の電圧発生器１２０のような、電圧発生器によって供給され得る。よって、ノード７４１の電圧ＶＣＣＰＬＬは、調整可能な供給電圧であり、情報ＣＯＤＥ（図５）のような、デジタル情報に基づき、調整（例えば、増大又は低減）され得る。
【００４２】
図５を参照して上述されたように、ｆＯＵＴ信号の周波数を目標周波数へと調整すること、ｆＯＵＴ信号の周波数を図２のバンド周波数範囲２０１内の周波数に保つこと、又は両方は、容量性負荷５３１のうちの１つ以上におけるキャパシタの個数を増減させることを含むことができる。図７において、キャパシタ７３１が図５における容量性負荷５３１において含まれているときに、容量性負荷５３１のうちの１つ以上においてキャパシタを増やすことは、キャパシタ７３１のキャパシタンスを制御（例えば、増大又は低減）することを含むことができる。例えば、動作において、信号ＣＯＤＥ０が論理０値を与えられるときに、トランジスタ７３３は導通する。しかし、トランジスタ７３２のゲート−ソース間電圧（Ｖｇｓ）は０であるから、ＤＣ電流は流れない。トランジスタ７３３が導通しているときに、トランジスタ７３３のチャネルキャパシタンス及び拡散キャパシタンス並びにトランジスタ７３２の拡散キャパシタンスはノード７４０で確認できる。ノード７４０は、ＤＣＯ５１１の内部ノードへ（例えば、インバータの出力部へ）結合されている。信号ＣＯＤＥ０が論理１値を与えられるときに、トランジスタ７３３は非導通である。よって、ノード７４０に現れる唯一のキャパシタンスは、トランジスタ７３３のドレイン拡散キャパシタンスである。従って、本願で記載されるように、キャパシタ７３１のキャパシタンスはデジタル制御され得る。
【００４３】
図８は、本願で記載されるいくつかの実施形態に従って、バンドギャップリファレンス電圧発生器を含む電圧発生器８２０を示す。電圧発生器８２０は、電圧ＶＣＣＰＬＬをＰＬＬ１１０へ供給する図１の電圧発生器１２０として使用され得る。電圧発生器８２０は、ノード８１０で電圧（例えば、リファレンス電圧）ＶＲＥＦを生成する電圧生成ユニット８４０（バンドギャップリファレンス電圧発生器である。）を含むことができる。電圧ＶＲＥＦは、バンドギャップリファレンス電圧と見なされ得る。電圧発生器８２０は、電圧ＶＲＥＦのフィルタ処理されたバージョンである電圧ＶＦＬＴＲを生成するフィルタ８６０と、電圧ＶＣＣＰＬＬを駆動するドライバ８７０とを含むことができる。ドライバ８７０は、電圧ＶＣＣＰＬＬをＶＲＥＦの値に対して特定の値に保つ電圧レギュレータとして動作することができる。電圧発生器８２０は電圧Ｖ１（例えば、電圧発生器８２０の供給電圧）で動作することができる。電圧Ｖ１の値は、電圧ＶＣＣＰＬＬの値よりも大きくてよい。
【００４４】
電圧生成ユニット８４０は、トランジスタ（例えば、ｐチャネルトランジスタ）８４１、８４２及び８４３、抵抗８４４、８４５、８４６及び８４７、ダイオード８８８及び８８９、増幅器８５０、並びに抵抗８５１を含むことができる。抵抗８５１は、情報ＡＤＪＶＣＣＰＬＬの値に基づく抵抗値を有する調整可能な（例えば、可変）抵抗を含むことができる。情報ＡＤＪＶＣＣＰＬＬは種々の値を有することができる。情報ＡＤＪＶＣＣＰＬＬの値の夫々は、抵抗８５１に異なる抵抗値を持たせることができる。抵抗８５１の異なる値は、電圧ＶＲＥＦに異なる値を持たせることができる。このように、電圧ＶＲＥＦの値は、情報ＡＤＪＶＣＣＰＬＬの適切な値を選択することによって、調整され得る。
【００４５】
上述されたように、電圧発生器８２０は、電圧ＶＣＣＰＬＬをＰＬＬ１１０へ供給する図１の電圧発生器１２０として使用され得る。よって、情報ＡＤＪＶＣＣＰＬＬの値は、ＰＬＬ１１０の情報ＣＯＤＥの値のモニタに基づき、調整され得る。情報ＡＤＪＶＣＣＰＬＬの各値は、ある電圧量だけ電圧ＶＲＥＦの値を調整してよい。電圧ＶＣＣＰＬＬ（図８）は電圧ＶＲＥＦに基づき生成されるので、電圧ＶＲＥＦの値を調整することは、電圧ＶＣＣＰＬＬの値も調整する。
【００４６】
フィルタ８６０は、ＲＣフィルタとして動作するよう配置されている抵抗８６１及びキャパシタ８６２を含むことができる。このＲＣフィルタは、電圧ＶＲＥＦで起こりうるノイズにフィルタをかける（例えば、ノイズを低減又は削除する）ことができる。フィルタ８６０の出力部で供給される電圧ＶＦＬＴＲは、電圧ＶＲＥＦのフィルタ処理されたバージョンである。抵抗８６１及びキャパシタ８６２の値は、フィルタ８６０がＰＬＬ１１０の周波数よりも低い周波数で動作し得るように、選択され得る。これは、電圧ＶＲＥＦが変化する時点からある時間遅延（例えば、フィルタ８６０によって引き起こされる２．５マイクロ秒）後に電圧ＶＣＣＰＬＬの変化が起こることを可能にし得る。そのような時間遅延は、電圧ＶＣＣＰＬＬが変化するときのＰＬＬ１１０における如何なるグリッチ（glitches）又はジッタ（jitter）も防ぐほど十分に遅い。
【００４７】
ドライバ８７０は、増幅器８７１、トランジスタ（例えば、ｐチャネルトランジスタ）８７２、並びに抵抗８７３及び８７４を含むことができる。抵抗８７３は、電圧ＶＲＥＦの値に基づき電圧ＶＣＣＰＬＬのための値を選択するよう調整され得る可変抵抗（例えば、トリミング抵抗）を含むことができる。抵抗８７３の値が選択された後、それは、電圧発生器８２０の動作の間、選択された値に固定されたままであることができる。電圧発生器８２０は、電圧ＶＣＣＰＬＬにフィルタをかけるようドライバ８７０とともに配置されているキャパシタ８７５を更に含むことができる。それにより、電圧発生器８２０によって供給される電流及び電圧ＶＣＣＰＬＬは、ノイズがない（又は実質的にノイズがない）電圧であることができる。
【００４８】
電圧発生器８２０は、ＰＬＬ１１０の動作周波数よりも低い動作周波数で動作することができる。例えば、抵抗８６１及びキャパシタ８６２の値は、電圧発生器８２０が周波数Ｆ２（例えば、おおよそ５００ＫＨｚから１ＭＨｚ）で動作することができるように、選択され得る。ＰＬＬ１１０のＤＣＯ１１１は、周波数Ｆ２よりも高い周波数Ｆ１（例えば、おおよそ５ＭＨｚ）で動作することができる。よって、電圧発生器８２０が図１の制御ループ１０２における電圧発生器１２０として使用されるときに、制御ループ１０２の動作周波数（例えば、Ｆ２）は、制御ループ１０１（ＤＣＯ１１１を含む。）の動作周波数（例えば、Ｆ１）よりも低い。
【００４９】
上述されたように、電圧ＶＲＥＦは、バンドギャップリファレンス電圧と見なされ得る。このバンドギャップリファレンス電圧は、ダイオード８８８及び８８９の特性及び動作に部分的に基づくことができる。通常は、電圧ＶＲＥＦは温度に依存しない。しかし、いくつかの状況では（例えば、製造工程変動、不具合、又は他の要因により）、ユニット８４０のいくつかのコンポーネント（例えば、ダイオード８８８及び８８９の一方又は両方）は、指定された仕様に従って動作しないことがある。そのような状況が起こるときに、電圧ＶＲＥＦは温度に依存することとなりうる。例えば、電圧ＶＲＥＦの値は、温度が変化（例えば、上昇）するときに、その通常の（例えば、指定された）範囲から変化し得る。電圧ＶＣＣＰＬＬは電圧ＶＲＥＦに基づき生成されるので、電圧ＶＣＣＰＬＬの値も、電圧ＶＲＥＦの値が変化するときに変化する。
【００５０】
やはり上述されたように、電圧発生器（例えば、電圧発生器８２０）によって生成された電圧ＶＣＣＰＬＬは、図１のＰＬＬ１１０のための供給電圧として使用され得る。よって、電圧ＶＣＣＰＬＬの値が（例えば、上述されたように、電圧ＶＲＥＦの値の変化に起因して）変化する場合には、ｆＯＵＴ信号のバンド周波数範囲２０１（図２）は影響を及ぼされ得る（例えば、ｆＯＵＴ信号の周波数はドリフトし得る。）。従って、電圧ＶＣＣＰＬＬの値が不適切に制御される（例えば、電圧ＶＲＥＦが温度に依存することとなる場合に調整されない）場合には、ＰＬＬ１１０は、情報ＣＯＤＥの値がバンディング範囲２０２の端に近い（例えば、値ＣＯＤＥＭＩＮ又は情報ＣＯＤＥＭＡＸに近い）ある値（例えば、図３における値ＣＯＤＥＸ１又は図４におけるＣＯＤＥＸ４）に近づくときに、ロックされなくなる可能性がありうる。
【００５１】
制御ループ１０２（図１）において電圧発生器８２０を含めることは、ＰＬＬ１１０がいくつかの状況において（例えば、電圧ＶＲＥＦが温度に依存することとなる状況において）ロックされなくなるかもしれないことを防ぐことができる。例えば、図８の電圧発生器８２０において、電圧ＶＣＣＰＬＬの値は、情報ＣＯＤＥ（図１）の値をモニタすることによって、調整され得る。次いで、情報ＡＤＪＶＣＣＰＬＬの値は、電圧ＶＣＣＰＬＬの値が調整されるようにするために、情報ＣＯＤＥのモニタされた値に基づき調整され得る。よって、電圧発生器８２０が図１の制御ループ１０２に含まれるときに、制御ループ１０２は、情報ＣＯＤＥの値がバンディング範囲２０２（図２）の端に近いある値に近づく場合にＰＬＬがロックされなくなるかもしれないことを防ぐために、ＶＣＣＰＬＬの値を調整するフィードバックループ（例えば、アナログフィードバックループ）として動作することができる。
【００５２】
上述されたように、情報ＣＯＤＥの値に基づき電圧ＶＣＣＰＬＬの値を調整することはまた、ＰＬＬがロックされなくなるかもしれないことを同じく引き起こしうるＰＬＬ１１０における他の要因の影響も低減（例えば、補償）してよい。そのような要因の例は、情報ＣＯＤＥ自体の正確さ及びＤＣＯ１１１の温度依存性を含む。
【００５３】
図９は、本願で記載されるいくつかの実施形態に従って、調整可能な抵抗分割器を含む電圧発生器９２０を示す。電圧発生器９２０は、図１の電圧発生器１２０として使用され得る。電圧発生器９２０は、図８の電圧発生器８２０の要素と同様の又は同じ要素を含む。簡単のために、電圧発生器８２０及び９２０の間で同様の又は同じ要素は、図９の説明において繰り返されない。電圧発生器８２０及び９２０の間の相違は、電圧生成ユニット８４０（図８）及び９４０（図９）の間の相違を含む。
【００５４】
図９に示されるように、電圧生成ユニット９４０は、ノード９１０で電圧ＶＲＥＦを供給する調整可能な抵抗分割器を形成する抵抗９５１及び９５２を含むことができる。ノード９１０での電圧ＶＲＥＦの値は、電圧Ｖ１の値並びに抵抗９５１及び９５２の値に基づくことができる。抵抗９５１は、図８の抵抗８５１と同様に又は同じに動作することができる調整可能な（例えば、可変）抵抗である。情報ＡＤＪＶＣＣＰＬＬの値は、抵抗９５１の抵抗を調整するために調整され、それにより電圧ＶＲＥＦの値を調整することができる。図８を参照して上述されたように、情報ＡＤＪＶＣＣＰＬＬの値は、ＰＬＬ１１０（図１）の情報ＣＯＤＥの値に基づき調整され得る。電圧ＶＣＣＰＬＬは電圧ＶＲＥＦに基づき生成されるので、電圧ＶＲＥＦの値を調整することは、電圧ＶＣＣＰＬＬの値も調整する。これは、図８を参照して上述されたように、いくつかの状況でＰＬＬ１１０がロックされなくなるかもしれないことを防ぐことができる。
【００５５】
図１０は、本願で記載されるいくつかの実施形態に従って、可変抵抗１０５１を示す。可変抵抗１０５１は、図８の抵抗８５１及び図９の抵抗９５１として使用され得る。図１０に示されるように、可変抵抗１０５１は、抵抗Ｒ０ないしＲ４及びスイッチ（例えば、トランジスタの形をとる。）１０００ないし１００４を含むことができる。抵抗Ｒ０ないしＲ４はノード１０１０へ結合される。ノード１０１０は、図８のノード８１０又は図９のノード９１０に対応することができる。よって、ノード１０１０で供給される電圧ＶＲＥＦは、図８のノード８１０で供給される電圧ＶＲＥＦ又は図９のノード９１０で供給される電圧ＶＲＥＦに対応することができる。
【００５６】
図１０において、電圧ＶＲＥＦの電圧は、ノード１０１０と接地との間の抵抗値に基づくことができる。そのような抵抗値は、抵抗Ｒ０ないしＲ４の中の１つの抵抗の抵抗値、又は抵抗Ｒ０ないしＲ４の中の２つ以上の抵抗の並列結合による抵抗値であることができる。スイッチ１０００ないし１００４は、ノード１０１０と接地との間の抵抗値を選択するよう、対応する信号ＡＤＪ０ないしＡＤＪ４によって制御（例えば、オン又はオフ）され得る。例えば、スイッチ１０００ないし１００３がオンされ、スイッチ１００４がオフされる場合には、ノード１０１０と接地との間の抵抗値は、並列結合抵抗Ｒ０ないしＲ３から計算され得る。ＡＤＪ０ないしＡＤＪ４信号の夫々は、図８又は図９の情報ＡＤＪＶＣＣＰＬＬのビットの中の１つのビットの値を含むことができる。図１ないし図４、図８及び図９を参照して上述されたように、情報ＡＤＪＶＣＣＰＬＬの値は、図１のＰＬＬ１１０の情報ＣＯＤＥに基づき選択され得る。
【００５７】
図１１は、本願で記載されるいくつかの実施形態に従って、システム（例えば、電子システム）１１００の形で装置を示す。システム１１００は、コンピュータ、携帯電話機、又は他の電子システムを含むか、あるいは、それらに含まれ得る。図１１に示されるように、システム１１００は、プロセッサ１１１０、メモリデバイス１１２０、メモリコントローラ１１３０、グラフィクスコントローラ１１４０、入出力（Ｉ／Ｏ；input  and  output）コントローラ１１５０、ディスプレイ１１５２（例えば、液晶ディスプレイ、タッチスクリーン、又は他のタイプのディスプレイ）、キーボード１１５４、ポインティングデバイス１１５６、少なくとも１つのアンテナ１１５８、及びバス１１６０を含むことができる。
【００５８】
プロセッサ１１１０は、汎用プロセッサ又は特定用途向け集積回路（ＡＳＩＣ；application  specific  integrated  circuit）であってよい。プロセッサ１１１０は、ダイ（半導体ダイ）１１１１において位置してよい（例えば、ダイの上で形成又はダイの中で形成される）。プロセッサ１１１０は、ＰＬＬ１１０、電圧発生器１２０、及びモニタ１３０を含むことができる。ＰＬＬ１１０からのｆＯＵＴ信号は、プロセッサ１１１０の１つ以上のコンポーネント（例えば、機能ユニット１１１２）によってクロック信号として使用され得る。
【００５９】
メモリデバイス１１２０は、動的ランダムアクセスメモリ（ＤＲＡＭ；dynamic  random  access  memory）デバイス、静的ランダムアクセスメモリ（ＳＲＡＭ；static  random  access  memory）デバイス、フラッシュメモリデバイス、又はそれらのメモリデバイスの組み合わせであってよい。図１１は、メモリデバイス１１２０がプロセッサ１１１０から分離したスタンドアローンのメモリデバイスである例を示す。代替の配置では、メモリデバイス１１２０及びプロセッサ１１１０は、同じダイ（例えば、ダイ１１１１）において位置してよい。そのような代替の配置において、メモリデバイス１１２０は、組み込み型（embedded）ＤＲＡＭ（ｅＤＲＡＭ）、組み込み型ＳＲＡＭ（ｅＳＲＡＭ）、組み込み型フラッシュメモリ、又は他のタイプの組み込み型メモリのような、プロセッサ１１１０における組み込み型メモリである。
【００６０】
Ｉ／Ｏコントローラ１１５０は、有線又は無線通信（例えば、１つ以上のアンテナ１１５８を経由した通信）のための通信モジュールを含むことができる。ディスプレイ１５２は、液晶ディスプレイ（ＬＣＤ；liquid  crystal  display）、タッチスクリーン（例えば、容量性若しくは抵抗性タッチスクリーン）、又は他のタイプのディスプレイを含むことができる。ポインティングデバイス１１５６は、マウス、スタイラス、又は他のタイプのポインティングデバイスを含むことができる。
【００６１】
図１１は、一例として、システム１１００のコンポーネントが互いから分離して配置されていることを示す。いくつかの実施形態において、システム１１００の２つ以上のコンポーネント（プロセッサ１１１０、メモリデバイス１１２０、及びＩ／Ｏコントローラ１１５０）は、システム・オン・チップ（ＳｏＣ；system-on-chip）を形成する同じダイ（例えば、同じＩＣチップ）において位置してよい。
【００６２】
図１２は、本願で記載されるいくつかの実施形態に従って、デジタルＰＬＬの作動方法１２００を示すフローチャートである。方法１２００で使用されるデジタルＰＬＬは、図１ないし図１１を参照して上述されたＰＬＬ１１０を含むことができる。
【００６３】
図１２に示されるように、動作１２０２は、デジタルＰＬＬでデジタル情報（例えば、図１における情報ＣＯＤＥ）を生成することを含むことができる。
【００６４】
動作１２０４は、出力信号（例えば、ｆＯＵＴ）がデジタル情報に基づく周波数を有するように出力信号をデジタルＰＬＬのＤＣＯで生成することを含むことができる。
【００６５】
動作１２０６は、デジタル情報の値をモニタすることを含むことができる。
【００６６】
動作１２０８は、デジタル情報の値に基づきデジタルＰＬＬの供給電圧（例えば、図１におけるＶＣＣＰＬＬ）の値を調整することを含むことができる。例えば、動作１２０８は、デジタル情報の値がデジタル情報の値域の下限（例えば、図２のＣＯＤＥＬＯＷＥＲ）よりも小さい場合に、供給電圧の値を下げることを含むことができる。他の例では、動作１２０８は、デジタル情報の値がデジタル情報の値域の上限（例えば、図２のＣＯＤＥＵＰＰＥＲ）よりも大きい場合に、供給電圧の値を増大させることを含むことができる。
【００６７】
方法１２００は、図１２に示される動作１２０２ないし１２０８よりも少ない又は多い動作を含むことができる。例えば、方法１２００は、図１ないし図１１を参照して上述されたような装置１００及びシステム１１００の活動及び動作を含むことができる。
【００６８】
装置（例えば、装置１００及びシステム１１００）及び方法（例えば、装置１００及びシステム１１００の動作、並びに方法１２００）の実例は、種々の実施形態の構造の一般的な理解を提供することを意図され、本願で記載される構造を使用し得る装置の全ての要素及び特徴の完全な説明を提供することは意図されない。
【００６９】
上述された装置及び方法は、高速コンピュータ、通信及び信号処理回路、シングル若しくはマルチプロセッサモジュール、単一若しくは複数の組み込み型プロセッサ、マルチコアプロセッサ、メッセージ情報スイッチ、並びにマルチレイヤ・マルチチップモジュールを含む特定用途向けモジュールを含むか、あるいは、それらに含まれ得る。そのような装置は更に、テレビ受信機、携帯電話機、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、携帯型コンピュータ、タブレットコンピュータ、など）、ワークステーション、ラジオ、ビデオプレイヤー、オーディオプレイヤー（例えば、ＭＰ３（Motion  Picture  Experts  Group,  Audio  Layer  3）プレイヤー）、車両、医用デバイス（例えば、心拍モニタ、血圧モニタ、など）、セットトップボックス、及び他のような、様々な他の装置（例えば、電子システム）内のサブコンポーネントとして含まれてよい。
【００７０】
［付記及び例］
例１は、デジタル情報の値に基づく周波数を有する出力信号を生成するデジタル制御発振器と、該デジタル制御発振器の供給電圧の値を前記デジタル情報の値に基づき調整する制御ループとを含む対象（例えば、デバイス、装置、又はマシン）を含む。
【００７１】
例２において、例１の対象は、前記デジタル情報が値域の外にある場合に前記供給電圧の値を調整するよう配置（例えば、構成）される前記制御ループを任意に含んでよい。
【００７２】
例３において、例２の対象は、前記デジタル情報が最小値及び最大値を有し、前記デジタル情報の値域が前記最小値よりも大きい下限及び前記最大値よりも小さい上限を有するものを任意に含んでよい。
【００７３】
例４において、例３の対象は、前記デジタル情報の値域が前記出力信号の周波数範囲の部分に関連するものを任意に含んでよい。
【００７４】
例５において、例１の対象は、前記デジタル情報の値をモニタし、該デジタル情報の値に基づき情報を生成するモニタと、前記供給電圧を生成し、前記モニタによって生成された前記情報に基づき前記供給電圧を調整する電圧発生器とを含む前記制御ループを任意に含んでよい。
【００７５】
例６において、例５の対象は、電圧を生成する電圧生成ユニットと、前記電圧からフィルタ処理された電圧を生成するフィルタと、前記フィルタ処理された電圧に基づき前記供給電圧を供給するドライバとを含む前記電圧発生器を任意に含んでよい。
【００７６】
例７において、例６の対象は、前記電圧を生成するバンドギャップリファレンス発生器を含む前記電圧生成ユニットを任意に含んでよい。
【００７７】
例８において、例７の対象は、前記デジタル情報の値に基づく抵抗値を有する可変抵抗を含む前記バンドギャップリファレンス発生器を任意に含んでよく、前記電圧の値は、前記抵抗値に少なくとも部分的に基づく。
【００７８】
例９において、例６の対象は、前記電圧を生成する可変抵抗分割器を含む前記電圧生成ユニットを任意に含んでよい。
【００７９】
例１０において、例９の対象は、記デジタル情報の値に基づく抵抗値を有する可変抵抗を含む前記可変抵抗分割器を任意に含んでよい。
【００８０】
例１１は、出力信号を生成する、デジタル位相ロックループにおけるデジタル制御発振器と、前記デジタル制御発振器の周波数を制御するデジタル情報を生成する第１の制御ループと、前記デジタル情報の値が値域の外にある場合に、前記デジタル制御発振器へ供給される供給電圧の値を調整する第２の制御ループとを含む対象（例えば、デバイス、装置、又はマシン）を含む。
【００８１】
例１２において、例１１の対象は、リング配置において配置される反転段と、該反転段へ結合される容量性負荷とを含む前記デジタル制御発振器を任意に含んでよく、前記容量性負荷の夫々は、前記デジタル情報の値に基づくキャパシタンス値を有する。
【００８２】
例１３において、例１１の対象は、前記出力信号のデジタル表現を生成する時間−デジタルコンバータと、前記出力信号の前記デジタル表現をリファレンス信号のデジタル表現と比較し、結果を生成する位相周波数検出器と、前記結果に基づき前記デジタル情報を生成するデジタルフィルタとを含む前記第１の制御ループを任意に含んでよい。
【００８３】
例１４において、例１１の対象は、前記デジタル情報の値が前記値域の下限の値よりも小さい場合に前記供給電圧の値を下げるよう配置（例えば、構成）される前記第２の制御ループを任意に含んでよい。
【００８４】
例１５において、例１１の対象は、前記デジタル情報の値が前記値域の上限の値よりも大きい場合に前記供給電圧の値を増大させるよう配置（例えば、構成）される前記第２の制御ループを任意に含んでよい。
【００８５】
例１６において、例１１の対象は、バンドギャップリファレンス電圧を生成するバンドギャップリファレンス発生器と、前記バンドギャップリファレンス電圧を受け、フィルタ処理された電圧を生成するＲＣフィルタと、前記フィルタ処理された電圧を受け、前記供給電圧を供給するドライバとを含む前記第２の制御ループを任意に含んでよい。
【００８６】
例１７において、例１１の対象は、電圧を生成する可変抵抗分割器と、前記電圧を受け、フィルタ処理された電圧を生成するＲＣフィルタと、前記フィルタ処理された電圧を受け、前記供給電圧を供給するドライバとを含む前記第２の制御ループを任意に含んでよい。
【００８７】
例１８において、例１１の対象は、前記第１の制御ループの周波数よりも小さい周波数で動作するよう構成される前記第２の制御ループを任意に含んでよい。
【００８８】
例１９は、メモリデバイスと、該メモリデバイスへ結合されるプロセッサとを有し、前記プロセッサは、デジタル情報の値に基づく周波数を有する出力信号を生成するデジタル制御発振器を含むデジタル位相ロックループと、前記デジタル情報の値が値域の外にある場合に、前記デジタル制御発振器へ供給される供給電圧の値を調整する制御ループとを含む、対象（例えば、デバイス、装置、又はマシン）を含む。
【００８９】
例２０において、例１９の対象は、前記メモリデバイス及び前記プロセッサが同じダイにおいて位置付けられるものを任意に含んでよい。
【００９０】
例２１において、例１９の対象は、バンドギャップリファレンス電圧を生成するバンドギャップリファレンス発生器と、前記バンドギャップリファレンス電圧に基づき前記供給電圧を前記デジタル制御発振器へ供給するドライバとを含む前記制御ループを任意に含んでよい。
【００９１】
例２２において、例２１の対象は、前記バンドギャップリファレンス電圧の値を制御する更なるデジタル情報を受けるよう構成される前記バンドギャップリファレンス発生器を任意に含んでよい。
【００９２】
例２３は、デジタル位相ロックループの作動方法であって、デジタル位相ロックループにおいてデジタル情報を生成し、出力信号が前記デジタル情報に基づく周波数を有するように、該出力信号を前記デジタル位相ロックループのデジタル制御発振器で生成し、前記デジタル情報の値をモニタし、前記デジタル情報の値が値域の外にある場合に、前記デジタル位相ロックループの供給電圧の値を調整することを有する作動方法を含む対象を含む。
【００９３】
例２４において、例２３の対象は、前記供給電圧の値が調整された後に前記デジタル情報の値を前記値域内に至らせることを更に有するものを任意に含んでよい。
【００９４】
例２５において、例２３の対象は、前記供給電圧の値を調整することが、前記デジタル情報の値が前記値域の下限よりも小さい場合に前記供給電圧の値を下げること、及び前記デジタル情報の値が前記値域の上限よりも大きい場合に前記供給電圧の値を増大させること、のうちの少なくとも１つを含むものを任意に含んでよい。
【００９５】
例１ないし２５の対象は、如何なる組み合わせにおいても組み合わされてよい。
【００９６】
上記の記載及び図面は、当業者が本発明の実施形態を実施するのを可能にするよう、いくつかの実施形態を例示する。他の実施形態は、構造的な、論理的な、電気的な、プロセスの、及び他の変更を組み込んでよい。例は、単に、可能な変形を代表する。いくつかの実施形態の部分及び特徴は、他の実施形態のそれらにおいて含まれるか、あるいは、それらに置き換えられてよい。多くの他の実施形態は、上記の記載を読み理解することで当業者に明らかだろう。
【００９７】
要約は、技術的開示の本質及び要点を確かめることを読者に可能にする要約を求める３７  Ｃ．Ｆ．Ｒ  セクション１．７２（ｂ）に従うべく提供されている。それは、特許請求の範囲の適用範囲又は意味を制限又は解釈するために使用されないとの理解の下で提出される。以下の特許請求の範囲は、これをもって、詳細な説明に組み込まれ、夫々の請求項は、別個の実施形態として独立している。
【図１】
2017530606.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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