(57)【要約】【課題】本発明は、自己修復型ゲート駆動回路を提供する。【解決手段】本発明の自己修復型ゲート駆動回路は、縦続接続された複数個のＧＯＡユニットからなる。第ＮステージＧＯＡユニットは、プルアップ制御回路と、プルアップ回路と、トランスファ回路と、プルダウン回路と、ブートストラップコンデンサと、第一プルダウン保持回路と、第二プルダウン保持回路と、ブリッジ回路とからなる。ブリッジ回路は第一薄膜トランジスタからなるとともに、ゲートはゲート信号点と接続され、ドレイン及びソースはそれぞれ第一回路点及び第二回路点と接続される。動作時には、第一回路点と第二回路点は交替で高電位になる。本発明の自己修復型ゲート駆動回路は、製造工程或はＧＯＡ回路の長時間操作が原因で生じるプルダウン保持回路の無効化リスクを低減させて、回路の自己修復機能を実現する。【選択図】図１
2017509910.tif 000002
【特許請求の範囲】
【請求項１】
自己修復型ゲート駆動回路であって、
前記自己修復型ゲート駆動回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ＮステージＧＯＡユニットと対応する表示領域の第Ｎステージ水平走査線に対する充電を制御し、
前記第ＮステージＧＯＡユニットは、プルアップ制御回路と、プルアップ回路と、トランスファ回路と、プルダウン回路と、ブートストラップコンデンサと、第一プルダウン保持回路と、第二プルダウン保持回路と、ブリッジ回路とからなり、
前記プルアップ回路・プルダウン回路・第一プルダウン保持回路・第二プルダウン保持回路・ブートストラップコンデンサは、ゲート信号点及び前記第Ｎステージ水平走査線とそれぞれ接続され、
前記プルアップ制御回路とトランスファ回路は、前記ゲート信号点とそれぞれ接続され、
前記ブリッジ回路は、前記第一プルダウン保持回路と第二プルダウン保持回路の間に接続されるとともに、前記ゲート信号点と接続され、
前記ブリッジ回路は、第一薄膜トランジスタからなるとともに、ゲートは前記ゲート信号点と接続され、ドレイン及びソースはそれぞれ第一回路点及び第二回路点と接続され、
前記第一プルダウン保持回路は、第二〜第八薄膜トランジスタからなり、
前記第二薄膜トランジスタにおいて、ゲートは第二クロック信号を入力し、ドレインは第一クロック信号を入力し、ソースは前記第二回路点と接続され、
前記第三薄膜トランジスタにおいて、ゲートは第三回路点と接続され、ドレインは第一クロック信号を入力し、ソースは前記第二回路点と接続され、
前記第四薄膜トランジスタにおいて、ゲートは第一クロック信号を入力し、ドレインは第一クロック信号を入力し、ソースは前記第三回路点と接続され、
前記第五薄膜トランジスタにおいて、ゲートは前記第二回路点と接続され、ドレイン及びソースはそれぞれ前記第二回路点及び前記第三回路点と接続され、
前記第六薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第二回路点と接続され、ソースは直流低電圧を入力し、
前記第七薄膜トランジスタにおいて、ゲートは前記第二回路点と接続され、ドレインは前記直流低電圧を入力し、ソースは前記第Ｎステージ水平走査線と接続され、
前記第八薄膜トランジスタにおいて、ゲートは前記第二回路点と接続され、ドレインは前記直流低電圧を入力し、ソースは前記ゲート信号点と接続され、
前記第二プルダウン保持回路は、第九〜第十五薄膜トランジスタからなり、
前記第九薄膜トランジスタにおいて、ゲートは前記第一クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第一回路点と接続され、
前記第十薄膜トランジスタにおいて、ゲートは第四回路点と接続され、ドレインは前記第二クロック信号を入力し、ソースは前記第一回路点と接続され、
前記第十一薄膜トランジスタにおいて、ゲートは前記第二クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第四回路点と接続され、
前記第十二薄膜トランジスタにおいて、ゲートは前記第一回路点と接続され、ドレイン及びソースはそれぞれ前記第一回路点及び前記第四回路点と接続され、
前記第十三薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第四回路点と接続され、ソースは前記直流低電圧を入力し、
前記第十四薄膜トランジスタにおいて、ゲートは前記第一回路点と接続され、ドレインは前記直流低電圧を入力し、ソースは前記第Ｎステージ水平走査線と接続され、
第十五薄膜トランジスタにおいて、ゲートは前記第一回路点と接続され、ドレインは前記直流低電圧を入力し、ソースは前記ゲート信号点と接続され、
動作時には、前記第一クロック信号と前記第二クロック信号の低電位は、前記直流低電圧よりも小さくなるとともに、周波数は前記プルアップ回路に入力されるクロック信号よりも低く、
且つ前記第一クロック信号と前記第二クロック信号の低電位によって、前記第一回路点と前記第二回路点が交替で高電位になることを特徴とする、自己修復型ゲート駆動回路。
【請求項２】
更に、前記プルアップ制御回路は、第十六薄膜トランジスタからなるとともに、ゲートは第Ｎ−１ステージＧＯＡユニットから送られたトランスファ信号を入力し、ドレイン及びソースはそれぞれ第Ｎ−１ステージ水平走査線及び前記ゲート信号点と接続されることを特徴とする、請求項１に記載の自己修復型ゲート駆動回路。
【請求項３】
更に、前記プルアップ回路は、第十七薄膜トランジスタからなるとともに、ゲートは前記ゲート信号点と接続され、ドレインは前記クロック信号を入力し、ソースは前記第Ｎステージ水平走査線と接続されることを特徴とする、請求項１に記載の自己修復型ゲート駆動回路。
【請求項４】
更に、前記トランスファ回路は、第十八薄膜トランジスタからなるとともに、ゲートは前記ゲート信号点と接続され、ドレインは前記クロック信号を入力し、ソースはトランスファ信号を出力することを特徴とする、請求項１に記載の自己修復型ゲート駆動回路。
【請求項５】
更に、前記プルダウン回路は、第十九薄膜トランジスタと、第二十薄膜トランジスタとからなり、
前記第十九薄膜トランジスタにおいて、ゲートは第Ｎ＋１ステージ水平走査線と接続され、ドレインは前記第Ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力し、
前記第二十薄膜トランジスタにおいて、ゲートは前記第Ｎ＋１ステージ水平走査線と接続され、ドレインは前記ゲート信号点と接続され、ソースは前記直流低電圧を入力することを特徴とする、請求項１に記載の自己修復型ゲート駆動回路。
【請求項６】
更に、前記クロック信号のデューティ比は、５０％であることを特徴とする、請求項１に記載の自己修復型ゲート駆動回路。
【請求項７】
更に、前記第一クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力されることを特徴とする、請求項１に記載の自己修復型ゲート駆動回路。
【請求項８】
更に、前記第二クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力されることを特徴とする、請求項１に記載の自己修復型ゲート駆動回路。
【請求項９】
更に、前記直流低電圧は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力されることを特徴とする、請求項１に記載の自己修復型ゲート駆動回路。
【請求項１０】
更に、動作時には、起動信号が第一ステージＧＯＡユニットのプルアップ制御回路中、及び最終ステージＧＯＡユニットのプルダウン回路中に入力されることを特徴とする、請求項１に記載の自己修復型ゲート駆動回路。
【請求項１１】
自己修復型ゲート駆動回路であって、
前記自己修復型ゲート駆動回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ＮステージＧＯＡユニットと対応する表示領域の第Ｎステージ水平走査線に対する充電を制御し、
前記第ＮステージＧＯＡユニットは、プルアップ制御回路と、プルアップ回路と、トランスファ回路と、プルダウン回路と、ブートストラップコンデンサと、第一プルダウン保持回路と、第二プルダウン保持回路と、ブリッジ回路とからなり、
前記プルアップ回路・プルダウン回路・第一プルダウン保持回路・第二プルダウン保持回路・ブートストラップコンデンサは、ゲート信号点及び前記第Ｎステージ水平走査線とそれぞれ接続され、
前記プルアップ制御回路とトランスファ回路は、前記ゲート信号点とそれぞれ接続され、
前記ブリッジ回路は、前記第一プルダウン保持回路と第二プルダウン保持回路の間に接続されるとともに、前記ゲート信号点と接続され、
前記ブリッジ回路は、第一薄膜トランジスタからなるとともに、ゲートは前記ゲート信号点と接続され、ドレイン及びソースはそれぞれ第一回路点及び第二回路点と接続され、
前記第一プルダウン保持回路は、第二〜第八薄膜トランジスタからなり、
前記第二薄膜トランジスタにおいて、ゲートは第二クロック信号を入力し、ドレインは第一クロック信号を入力し、ソースは前記第二回路点と接続され、
前記第三薄膜トランジスタにおいて、ゲートは第三回路点と接続され、ドレインは第一クロック信号を入力し、ソースは前記第二回路点と接続され、
前記第四薄膜トランジスタにおいて、ゲートは第一クロック信号を入力し、ドレインは第一クロック信号を入力し、ソースは前記第三回路点と接続され、
前記第五薄膜トランジスタにおいて、ゲートは前記第二回路点と接続され、ドレイン及びソースはそれぞれ前記第二回路点及び前記第三回路点と接続され、
前記第六薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第二回路点と接続され、ソースは直流低電圧を入力し、
前記第七薄膜トランジスタにおいて、ゲートは前記第二回路点と接続され、ドレインは前記直流低電圧を入力し、ソースは前記第Ｎステージ水平走査線と接続され、
前記第八薄膜トランジスタにおいて、ゲートは前記第二回路点と接続され、ドレインは前記直流低電圧を入力し、ソースは前記ゲート信号点と接続され、
前記第二プルダウン保持回路は、第九〜第十五薄膜トランジスタからなり、
前記第九薄膜トランジスタにおいて、ゲートは前記第一クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第一回路点と接続され、
前記第十薄膜トランジスタにおいて、ゲートは第四回路点と接続され、ドレインは前記第二クロック信号を入力し、ソースは前記第一回路点と接続され、
前記第十一薄膜トランジスタにおいて、ゲートは前記第二クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第四回路点と接続され、
前記第十二薄膜トランジスタにおいて、ゲートは前記第一回路点と接続され、ドレイン及びソースはそれぞれ前記第一回路点及び前記第四回路点と接続され、
前記第十三薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第四回路点と接続され、ソースは前記直流低電圧を入力し、
前記第十四薄膜トランジスタにおいて、ゲートは前記第一回路点と接続され、ドレインは前記直流低電圧を入力し、ソースは前記第Ｎステージ水平走査線と接続され、
前記第十五薄膜トランジスタにおいて、ゲートは前記第一回路点と接続され、ドレインは前記直流低電圧を入力し、ソースは前記ゲート信号点と接続され、
動作時には、前記第一クロック信号と前記第二クロック信号の低電位は、前記直流低電圧よりも小さくなるとともに、周波数は前記プルアップ回路に入力されるクロック信号よりも低く、
且つ前記第一クロック信号と前記第二クロック信号の低電位によって、前記第一回路点と前記第二回路点が交替で高電位になり、
このうち、
更に、前記プルアップ制御回路は、第十六薄膜トランジスタからなるとともに、ゲートは第Ｎ−１ステージＧＯＡユニットから送られたトランスファ信号を入力し、ドレイン及びソースはそれぞれ第Ｎ−１ステージ水平走査線及び前記ゲート信号点と接続され、
更に、前記プルアップ回路は、第十七薄膜トランジスタからなるとともに、ゲートは前記ゲート信号点と接続され、ドレインは前記クロック信号を入力し、ソースは前記第Ｎステージ水平走査線と接続され、
更に、前記トランスファ回路は、第十八薄膜トランジスタからなるとともに、ゲートは前記ゲート信号点と接続され、ドレインは前記クロック信号を入力し、ソースはトランスファ信号を出力し、
更に、前記プルダウン回路は、第十九薄膜トランジスタと、第二十薄膜トランジスタとからなり、
前記第十九薄膜トランジスタにおいて、ゲートは第Ｎ＋１ステージ水平走査線と接続され、ドレインは前記第Ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力し、
前記第二十薄膜トランジスタにおいて、ゲートは前記第Ｎ＋１ステージ水平走査線と接続され、ドレインは前記ゲート信号点と接続され、ソースは前記直流低電圧を入力し、
更に、前記クロック信号のデューティ比は、５０％であることを特徴とする、自己修復型ゲート駆動回路。
【請求項１２】
更に、前記第一クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力されることを特徴とする、請求項１１に記載の自己修復型ゲート駆動回路。
【請求項１３】
更に、前記第二クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力されることを特徴とする、請求項１１に記載の自己修復型ゲート駆動回路。
【請求項１４】
更に、前記直流低電圧は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力されることを特徴とする、請求項１１に記載の自己修復型ゲート駆動回路。
【請求項１５】
更に、動作時には、起動信号が第一ステージＧＯＡユニットのプルアップ制御回路中、及び最終ステージＧＯＡユニットのプルダウン回路中に入力されることを特徴とする、請求項１１に記載の自己修復型ゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶技術に関し、特に、自己修復型ゲート駆動回路に関する。
【背景技術】
【０００２】
アレイ基板行駆動（Ｇａｔｅ  Ｄｒｉｖｅｒ  Ｏｎ  Ａｒｒａｙ、略称ＧＯＡ）とは、従来の薄膜トランジスタ液晶ディスプレイにおけるアレイ（Ａｒｒａｙ）製造工程を利用して、ゲート（Ｇａｔｅ）行走査駆動の信号回路をアレイ基板上に作成して、ゲートに対する順次走査を行う駆動方式である。
【０００３】
従来のＧＯＡ回路は、通常、縦続接続された複数個のＧＯＡユニットからなるとともに、各ステージのＧＯＡユニットは一ステージの水平走査線と対応して駆動する。ＧＯＡユニットの主な構造は、プルアップ回路（Ｐｕｌｌ−ｕｐ  ｐａｒｔ）と、プルアップ制御回路（Ｐｕｌｌ−ｕｐ  ｃｏｎｔｒｏｌ  ｐａｒｔ）と、トランスファ回路（Ｔｒａｎｓｆｅｒ  Ｐａｒｔ）と、プルダウン回路（Ｋｅｙ  Ｐｕｌｌ−ｄｏｗｎ  Ｐａｒｔ）と、プルダウン保持回路（Ｐｕｌｌ−ｄｏｗｎ  Ｈｏｌｄｉｎｇ  Ｐａｒｔ）と、電位上昇を担うブートストラップ（Ｂｏａｓｔ）コンデンサとからなる。
【０００４】
プルアップ回路は、主にクロック信号（Ｃｌｏｃｋ）をゲート信号として出力する。プルアップ制御回路は、プルアップ回路のオン時間を制御するとともに、一般に前ステージのＧＯＡ回路から送られたトランスファ信号或はＧａｔｅ信号と接続される。プルダウン回路は、第一時間においてＧａｔｅを低電位に引き下げて、Ｇａｔｅ信号をオフにする。プルダウン保持回路は、Ｇａｔｅ出力信号とプルアップ回路のＧａｔｅ信号（通常Ｑ点と呼ばれる）のオフ状態（即ち負電位）を保持（Ｈｏｌｄｉｎｇ）するとともに、通常、二個のプルダウン保持モジュールが交替で作用する。ブートストラップコンデンサ（Ｃ  ｂｏａｓｔ）は、Ｑ点の二次上昇を担い、これによりプルアップ回路のＧ（Ｎ）出力が有利になる。
【０００５】
１、実際の使用において、ＧＯＡ回路のプルダウン保持部分は長時間のストレス（Ｓｔｒｅｓｓ）作用を最も受け易いため、幾つかの要となる作用を担う薄膜トランジスタ（ＴＦＴ）が効力を失い、これによりＧＯＡ回路が無効になるというリスクが増加することが分かった。加えて、現在のＧＯＡ回路の構造は修復機能を備えていないため、このようなリスクが生じる確率が大幅に上昇する。
【０００６】
２、ＧＯＡ製造工程において、回路のステージ数が多い・ＴＦＴの個数が多い等の原因によって、幾つかのＴＦＴが短絡或は遮断を生じ易いというリスクがある。特に、プルダウン保持回路の部分でこの種の現象が生じた場合には、プルダウン保持回路がオン或はオフ状態のままになるため、Ｇａｔｅ波形の出力に影響する。加えて、ＧＯＡ回路の修復難度は高いため、液晶パネル生産の良品率に多大な影響を与える。
【０００７】
３、実際のＧＯＡ回路は、大きな抵抗（ＲＣ）負荷を有するため、Ｇａｔｅ波形に多大な影響を与える遅延現象を生じる。よって、如何にしてＧＯＡ回路におけるゲート遅延（Ｇａｔｅ  Ｄｅｌａｙ）を低減させるかが、現在広く関心を集める問題の一つである。またプルダウン保持回路は、Ｇａｔｅ波形出力の作用期間におけるオフ状態の良し悪しが、Ｇａｔｅ波形の遅延（Ｄｅｌａｙ）に直接影響する。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
よって、本発明は、製造工程或はＧＯＡ回路の長時間操作が原因で生じるプルダウン保持回路の無効化リスクを低減させて、回路の自己修復機能を実現する、自己修復型ゲート駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述の目的を達成するために、本発明が提供する自己修復型ゲート駆動回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ＮステージＧＯＡユニットと対応する表示領域の第Ｎステージ水平走査線に対する充電を制御する。前記第ＮステージＧＯＡユニットは、プルアップ制御回路と、プルアップ回路と、トランスファ回路と、プルダウン回路と、ブートストラップコンデンサと、第一プルダウン保持回路と、第二プルダウン保持回路と、ブリッジ回路とからなる。前記プルアップ回路・プルダウン回路・第一プルダウン保持回路・第二プルダウン保持回路・ブートストラップコンデンサは、ゲート信号点及び前記第Ｎステージ水平走査線とそれぞれ接続される。前記プルアップ制御回路とトランスファ回路は、前記ゲート信号点とそれぞれ接続される。前記ブリッジ回路は、前記第一プルダウン保持回路と第二プルダウン保持回路の間に接続されるとともに、前記ゲート信号点と接続される。
【００１０】
前記ブリッジ回路は、第一薄膜トランジスタからなるとともに、ゲートは前記ゲート信号点と接続され、ドレイン及びソースはそれぞれ第一回路点及び第二回路点と接続される。
【００１１】
前記第一プルダウン保持回路は、第二〜第八薄膜トランジスタからなる。
【００１２】
第二薄膜トランジスタにおいて、ゲートは第二クロック信号を入力し、ドレインは第一クロック信号を入力し、ソースは前記第二回路点と接続される。
【００１３】
第三薄膜トランジスタにおいて、ゲートは第三回路点と接続され、ドレインは第一クロック信号を入力し、ソースは前記第二回路点と接続される。
【００１４】
第四薄膜トランジスタにおいて、ゲートは第一クロック信号を入力し、ドレインは第一クロック信号を入力し、ソースは前記第三回路点と接続される。
【００１５】
第五薄膜トランジスタにおいて、ゲートは前記第二回路点と接続され、ドレイン及びソースはそれぞれ前記第二回路点及び前記第三回路点と接続される。
【００１６】
第六薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第二回路点と接続され、ソースは直流低電圧を入力する。
【００１７】
第七薄膜トランジスタにおいて、ゲートは前記第二回路点と接続され、ドレインは前記直流低電圧を入力し、ソースは前記第Ｎステージ水平走査線と接続される。
【００１８】
第八薄膜トランジスタにおいて、ゲートは前記第二回路点と接続され、ドレインは前記直流低電圧を入力し、ソースは前記ゲート信号点と接続される。
【００１９】
前記第二プルダウン保持回路は、第九〜第十五薄膜トランジスタからなる。
【００２０】
第九薄膜トランジスタにおいて、ゲートは前記第一クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第一回路点と接続される。
【００２１】
第十薄膜トランジスタにおいて、ゲートは第四回路点と接続され、ドレインは前記第二クロック信号を入力し、ソースは前記第一回路点と接続される。
【００２２】
第十一薄膜トランジスタにおいて、ゲートは前記第二クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第四回路点と接続される。
【００２３】
第十二薄膜トランジスタにおいて、ゲートは前記第一回路点と接続され、ドレイン及びソースはそれぞれ前記第一回路点及び前記第四回路点と接続される。
【００２４】
第十三薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第四回路点と接続され、ソースは前記直流低電圧を入力する。
【００２５】
第十四薄膜トランジスタにおいて、ゲートは前記第一回路点と接続され、ドレインは前記直流低電圧を入力し、ソースは前記第Ｎステージ水平走査線と接続される。
【００２６】
第十五薄膜トランジスタにおいて、ゲートは前記第一回路点と接続され、ドレインは前記直流低電圧を入力し、ソースは前記ゲート信号点と接続される。
【００２７】
動作時には、前記第一クロック信号と前記第二クロック信号の低電位は、前記直流低電圧よりも小さくなるとともに、周波数は前記プルアップ回路に入力されるクロック信号よりも低く、且つ前記第一回路点と前記第二回路点が交替で高電位になるようにする。
【００２８】
このうち、前記プルアップ制御回路は、第十六薄膜トランジスタからなるとともに、ゲートは第Ｎ−１ステージＧＯＡユニットから送られたトランスファ信号を入力し、ドレイン及びソースはそれぞれ第Ｎ−１ステージ水平走査線及び前記ゲート信号点と接続される。
【００２９】
このうち、前記プルアップ回路は、第十七薄膜トランジスタからなるとともに、ゲートは前記ゲート信号点と接続され、ドレインは前記クロック信号を入力し、ソースは前記第Ｎステージ水平走査線と接続される。
【００３０】
このうち、前記トランスファ回路は、第十八薄膜トランジスタからなるとともに、ゲートは前記ゲート信号点と接続され、ドレインは前記クロック信号を入力し、ソースはトランスファ信号を出力する。
【００３１】
このうち、前記プルダウン回路は、第十九薄膜トランジスタと、第二十薄膜トランジスタとからなる。第十九薄膜トランジスタにおいて、ゲートは第Ｎ＋１ステージ水平走査線と接続され、ドレインは前記第Ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力する。第二十薄膜トランジスタにおいて、ゲートは前記第Ｎ＋１ステージ水平走査線と接続され、ドレインは前記ゲート信号点と接続され、ソースは前記直流低電圧を入力する。
【００３２】
このうち、前記クロック信号のデューティ比は５０％である。
【００３３】
このうち、前記第一クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される。
【００３４】
このうち、前記第二クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される。
【００３５】
このうち、前記直流低電圧は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される。
【００３６】
このうち、動作時には、起動信号が第一ステージＧＯＡユニットのプルアップ制御回路中、及び最終ステージＧＯＡユニットのプルダウン回路中に入力される。
【００３７】
また、本発明が提供する自己修復型ゲート駆動回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ＮステージＧＯＡユニットと対応する表示領域の第Ｎステージ水平走査線に対する充電を制御する。前記第ＮステージＧＯＡユニットは、プルアップ制御回路と、プルアップ回路と、トランスファ回路と、プルダウン回路と、ブートストラップコンデンサと、第一プルダウン保持回路と、第二プルダウン保持回路と、ブリッジ回路とからなる。前記プルアップ回路・プルダウン回路・第一プルダウン保持回路・第二プルダウン保持回路・ブートストラップコンデンサは、ゲート信号点及び前記第Ｎステージ水平走査線とそれぞれ接続される。前記プルアップ制御回路とトランスファ回路は、前記ゲート信号点とそれぞれ接続される。前記ブリッジ回路は、前記第一プルダウン保持回路と第二プルダウン保持回路の間に接続されるとともに、前記ゲート信号点と接続される。
【００３８】
前記ブリッジ回路は、第一薄膜トランジスタからなるとともに、ゲートは前記ゲート信号点と接続され、ドレイン及びソースはそれぞれ第一回路点及び第二回路点と接続される。
【００３９】
前記第一プルダウン保持回路は、第二〜第八薄膜トランジスタからなる。
【００４０】
第二薄膜トランジスタにおいて、ゲートは第二クロック信号を入力し、ドレインは第一クロック信号を入力し、ソースは前記第二回路点と接続される。
【００４１】
第三薄膜トランジスタにおいて、ゲートは第三回路点と接続され、ドレインは第一クロック信号を入力し、ソースは前記第二回路点と接続される。
【００４２】
第四薄膜トランジスタにおいて、ゲートは第一クロック信号を入力し、ドレインは第一クロック信号を入力し、ソースは前記第三回路点と接続される。
【００４３】
第五薄膜トランジスタにおいて、ゲートは前記第二回路点と接続され、ドレイン及びソースはそれぞれ前記第二回路点及び前記第三回路点と接続される。
【００４４】
第六薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第二回路点と接続され、ソースは直流低電圧を入力する。
【００４５】
第七薄膜トランジスタにおいて、ゲートは前記第二回路点と接続され、ドレインは前記直流低電圧を入力し、ソースは前記第Ｎステージ水平走査線と接続される。
【００４６】
第八薄膜トランジスタにおいて、ゲートは前記第二回路点と接続され、ドレインは前記直流低電圧を入力し、ソースは前記ゲート信号点と接続される。
【００４７】
前記第二プルダウン保持回路は、第九〜第十五薄膜トランジスタからなる。
【００４８】
第九薄膜トランジスタにおいて、ゲートは前記第一クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第一回路点と接続される。
【００４９】
第十薄膜トランジスタにおいて、ゲートは第四回路点と接続され、ドレインは前記第二クロック信号を入力し、ソースは前記第一回路点と接続される。
【００５０】
第十一薄膜トランジスタにおいて、ゲートは前記第二クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第四回路点と接続される。
【００５１】
第十二薄膜トランジスタにおいて、ゲートは前記第一回路点と接続され、ドレイン及びソースはそれぞれ前記第一回路点及び前記第四回路点と接続される。
【００５２】
第十三薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第四回路点と接続され、ソースは前記直流低電圧を入力する。
【００５３】
第十四薄膜トランジスタにおいて、ゲートは前記第一回路点と接続され、ドレインは前記直流低電圧を入力し、ソースは前記第Ｎステージ水平走査線と接続される。
【００５４】
第十五薄膜トランジスタにおいて、ゲートは前記第一回路点と接続され、ドレインは前記直流低電圧を入力し、ソースは前記ゲート信号点と接続される。
【００５５】
動作時には、前記第一クロック信号と前記第二クロック信号の低電位は、前記直流低電圧よりも小さくなるとともに、周波数は前記プルアップ回路に入力されるクロック信号よりも低く、且つ前記第一回路点と前記第二回路点が交替で高電位になるようにする。
【００５６】
このうち、前記プルアップ制御回路は、第十六薄膜トランジスタからなるとともに、ゲートは第Ｎ−１ステージＧＯＡユニットから送られたトランスファ信号を入力し、ドレイン及びソースはそれぞれ第Ｎ−１ステージ水平走査線及び前記ゲート信号点と接続される。
【００５７】
このうち、前記プルアップ回路は、第十七薄膜トランジスタからなるとともに、ゲートは前記ゲート信号点と接続され、ドレインは前記クロック信号を入力し、ソースは前記第Ｎステージ水平走査線と接続される。
【００５８】
このうち、前記トランスファ回路は、第十八薄膜トランジスタからなるとともに、ゲートは前記ゲート信号点と接続され、ドレインは前記クロック信号を入力し、ソースはトランスファ信号を出力する。
【００５９】
このうち、前記プルダウン回路は、第十九薄膜トランジスタと、第二十薄膜トランジスタとからなる。第十九薄膜トランジスタにおいて、ゲートは第Ｎ＋１ステージ水平走査線と接続され、ドレインは前記第Ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力する。第二十薄膜トランジスタにおいて、ゲートは前記第Ｎ＋１ステージ水平走査線と接続され、ドレインは前記ゲート信号点と接続され、ソースは前記直流低電圧を入力する。
【００６０】
このうち、前記クロック信号のデューティ比は５０％である。
【００６１】
前記第一クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される。
【００６２】
前記第二クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される。
【００６３】
前記直流低電圧は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される。
【００６４】
動作時には、起動信号が第一ステージＧＯＡユニットのプルアップ制御回路中、及び最終ステージＧＯＡユニットのプルダウン回路中に入力される。
【発明の効果】
【００６５】
総じて言えば、本発明の自己修復型ゲート駆動回路は、製造工程或はＧＯＡ回路の長時間操作が原因で生じるプルダウン保持回路の無効化リスクを低減させて、回路の自己修復機能を実現することが出来る。また、プルダウン保持回路のＧａｔｅ出力波形遅延に対する影響を低減させて、良好なＧａｔｅ波形出力を確かに保証する。また、ＧＯＡパネル生産の良品率と、ＧＯＡ回路操作の長時間にわたる信頼性を向上させる。
【図面の簡単な説明】
【００６６】
下記の図を合わせて本発明の具体的実施形態について詳細に説明することで、本発明の技術手法及びその他の有益な効果を詳らかにする。
【図１】本発明の自己修復型ゲート駆動回路の実施例における回路図である。
【図２】図１に示した自己修復型ゲート駆動回路の各種入力及び出力信号の波形図である。
【図３】本発明の自己修復型ゲート駆動回路が液晶ディスプレイパネルに用いられた際の回路構造とステージ間の接続を示した概略図である。
【図４】本発明の自己修復型ゲート駆動回路の短絡状態下における自動修復を示した概略図である。
【図５】本発明の自己修復型ゲート駆動回路の遮断状態下における自動修復を示した概略図である。
【発明を実施するための形態】
【００６７】
（実施例１）
図１を参照する。図１は、本発明の自己修復型ゲート駆動回路の実施例における回路図である。本発明の自己修復型ゲート駆動回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ＮステージＧＯＡユニットと対応する表示領域の第Ｎステージ水平走査線Ｇ（Ｎ）に対する充電を制御する。第ＮステージＧＯＡユニットは、プルアップ制御回路１００と、プルアップ回路２００と、トランスファ回路３００と、プルダウン回路４００と、ブートストラップコンデンサ５００と、第一プルダウン保持回路６００と、第二プルダウン保持回路７００と、ブリッジ回路８００とからなる。プルアップ回路２００・プルダウン回路４００・第一プルダウン保持回路６００・第二プルダウン保持回路７００・ブートストラップコンデンサ５００は、ゲート信号点Ｑ（Ｎ）及び第Ｎステージ水平走査線Ｇ（Ｎ）とそれぞれ接続される。プルアップ制御回路１００とトランスファ回路３００は、ゲート信号点Ｑ（Ｎ）とそれぞれ接続される。ブリッジ回路８００は、第一プルダウン保持回路６００と第二プルダウン保持回路７００の間に接続されるとともに、ゲート信号点Ｑ（Ｎ）と接続される。このうち、第一プルダウン保持回路６００と、第二プルダウン保持回路７００と、ブリッジ回路８００とは、三段式抵抗分圧構造をなす。
【００６８】
プルアップ制御回路１００は、薄膜トランジスタＴ１１からなるとともに、ゲートは第Ｎ−１ステージＧＯＡユニットから送られたトランスファ信号ＳＴ（Ｎ−１）を入力し、ドレイン及びソースはそれぞれ第Ｎ−１ステージ水平走査線Ｇ（Ｎ−１）及びゲート信号点Ｑ（Ｎ）と接続される。プルアップ回路２００は、薄膜トランジスタＴ２１からなるとともに、ゲートはゲート信号点Ｑ（Ｎ）と接続され、ドレインはクロック信号ＣＫを入力し、ソースは第Ｎステージ水平走査線Ｇ（Ｎ）と接続される。トランスファ回路３００は、薄膜トランジスタＴ２２からなるとともに、ゲートはゲート信号点Ｑ（Ｎ）と接続され、ドレインはクロック信号ＣＫを入力し、ソースはトランスファ信号ＳＴ（Ｎ）を出力する。プルダウン回路４００は、薄膜トランジスタＴ３１と、薄膜トランジスタＴ４１とからなる。薄膜トランジスタＴ３１において、ゲートは第Ｎ＋１ステージ水平走査線Ｇ（Ｎ＋１）と接続され、ドレインは第Ｎステージ水平走査線Ｇ（Ｎ）と接続され、ソースは直流低電圧ＶＳＳを入力する。薄膜トランジスタＴ４１において、ゲートは第Ｎ＋１ステージ水平走査線Ｇ（Ｎ＋１）と接続され、ドレインはゲート信号点Ｑ（Ｎ）と接続され、ソースは直流低電圧ＶＳＳを入力する。
【００６９】
ブリッジ回路８００は、薄膜トランジスタＴ５５からなるとともに、ゲートはゲート信号点Ｑ（Ｎ）と接続され、ドレイン及びソースはそれぞれ第一回路点Ｋ（Ｎ）及び第二回路点Ｐ（Ｎ）と接続される。
【００７０】
第一プルダウン保持回路６００は、薄膜トランジスタＴ５４・Ｔ５３・Ｔ５１・Ｔ５６・Ｔ５２・Ｔ３２・Ｔ４２からなる。薄膜トランジスタＴ５４において、ゲートは第二クロック信号ＬＣ２を入力し、ドレインは第一クロック信号ＬＣ１を入力し、ソースは第二回路点Ｐ（Ｎ）と接続される。薄膜トランジスタＴ５３において、ゲートは第三回路点Ｓ（Ｎ）と接続され、ドレインは第一クロック信号ＬＣ１を入力し、ソースは第二回路点Ｐ（Ｎ）と接続される。薄膜トランジスタＴ５１において、ゲートは第一クロック信号ＬＣ１を入力し、ドレインは第一クロック信号ＬＣ１を入力し、ソースは第三回路点Ｓ（Ｎ）と接続される。薄膜トランジスタＴ５６において、ゲートは第二回路点Ｐ（Ｎ）と接続され、ドレイン及びソースはそれぞれ第二回路点Ｐ（Ｎ）及び第三回路点Ｓ（Ｎ）と接続される。薄膜トランジスタＴ５２において、ゲートはゲート信号点Ｑ（Ｎ）と接続され、ドレインは第二回路点Ｐ（Ｎ）と接続され、ソースは直流低電圧ＶＳＳを入力する。薄膜トランジスタＴ３２において、ゲートは第二回路点Ｐ（Ｎ）と接続され、ドレインは直流低電圧ＶＳＳを入力し、ソースは第Ｎステージ水平走査線Ｇ（Ｎ）と接続される。薄膜トランジスタＴ４２において、ゲートは第二回路点Ｐ（Ｎ）と接続され、ドレインは直流低電圧ＶＳＳを入力し、ソースはゲート信号点Ｑ（Ｎ）と接続される。
【００７１】
第二プルダウン保持回路７００は、薄膜トランジスタＴ６４・Ｔ６３・Ｔ６１・Ｔ６６・Ｔ６２・Ｔ３３・Ｔ４３からなる。薄膜トランジスタＴ６４において、ゲートは第一クロック信号ＬＣ１を入力し、ドレインは第二クロック信号ＬＣ２を入力し、ソースは第一回路点Ｋ（Ｎ）と接続される。薄膜トランジスタＴ６３において、ゲートは第四回路点Ｔ（Ｎ）と接続され、ドレインは第二クロック信号ＬＣ２を入力し、ソースは第一回路点Ｋ（Ｎ）と接続される。薄膜トランジスタＴ６１において、ゲートは第二クロック信号ＬＣ２を入力し、ドレインは第二クロック信号ＬＣ２を入力し、ソースは第四回路点Ｔ（Ｎ）と接続される。薄膜トランジスタＴ６６において、ゲートは第一回路点Ｋ（Ｎ）と接続され、ドレイン及びソースはそれぞれ第一回路点Ｋ（Ｎ）及び第四回路点Ｔ（Ｎ）と接続される。薄膜トランジスタＴ６２において、ゲートはゲート信号点Ｑ（Ｎ）と接続され、ドレインは第四回路点Ｔ（Ｎ）と接続され、ソースは直流低電圧ＶＳＳを入力する。薄膜トランジスタＴ３３において、ゲートは第一回路点Ｋ（Ｎ）と接続され、ドレインは直流低電圧ＶＳＳを入力し、ソースは第Ｎステージ水平走査線Ｇ（Ｎ）と接続される。薄膜トランジスタＴ４３において、ゲートは第一回路点Ｋ（Ｎ）と接続され、ドレインは直流低電圧ＶＳＳを入力し、ソースはゲート信号点Ｑ（Ｎ）と接続される。
【００７２】
動作時には、第一クロック信号ＬＣ１と第二クロック信号ＬＣ２の低電位は、直流低電圧ＶＳＳよりも小さくなるとともに、周波数はプルアップ回路２００に入力されるクロック信号ＣＫよりも低く、且つ第一回路点Ｋ（Ｎ）と第二回路点Ｐ（Ｎ）が交替で高電位になるようにする。
【００７３】
ブリッジ回路８００は、主に、ブリッジ（Ｂｒｉｄｇｅ）ＴＦＴのＴ５５を通して、両端のＰ（Ｎ）及びＫ（Ｎ）の電位調節を行う。Ｔ５５において、ＧａｔｅはＱ（Ｎ）と接続され、Ｄｒａｉｎ（ドレイン）及びＳｏｕｒｃｅ（ソース）はそれぞれＰ（Ｎ）及びＫ（Ｎ）と接続される。作用期間において、Ｔ５５のＧａｔｅがオンになることでＰ（Ｎ）とＫ（Ｎ）の電位がオフ状態に近接し、且つ低周波信号ＬＣ１とＬＣ２の低電位はＶＳＳよりも小さいため、作用期間のＰ（Ｎ）とＫ（Ｎ）の電位がＶＳＳよりも小さくなるように調節される。これにより、Ｇ（Ｎ）点のＴ３２・Ｔ３３とＱ点のＴ４２・Ｔ４３のＶｇｓが＜０に引き下げられるよう保証されるため、作用期間のＧ（Ｎ）点とＱ点の漏れ電流をより効果的に防止することが出来る。
【００７４】
第一プルダウン保持回路６００と第二プルダウン保持回路７００は、対称型構造をなすように設けられるとともに、主に以下の機能を実現する。一つ目は、作用期間において、第一プルダウン保持回路６００（第二プルダウン保持回路７００）は大抵抗のオフ状態であり、第二プルダウン保持回路７００（第一プルダウン保持回路６００）は小抵抗のオン状態であるとともに、ブリッジ回路８００は小抵抗のオン状態であることにより、Ｐ（Ｎ）とＫ（Ｎ）が低電位状態となって、Ｑ（Ｎ）点の上昇とＧａｔｅ出力が確かに保証されることである。二つ目は、非作用期間において、第一プルダウン保持回路６００と第二プルダウン保持回路７００はいずれも小抵抗のオン状態となるとともに、ブリッジ回路８００は大抵抗のオフ状態となり、これによりＰ（Ｎ）とＫ（Ｎ）の電位高低と交替作用が実現されることである。
【００７５】
このうち、Ｔ５４のＧａｔｅはＬＣ２と接続され、ＤｒａｉｎはＬＣ１と接続され、ＳｏｕｒｃｅはＰ（Ｎ）と接続される。Ｔ６４のＧａｔｅはＬＣ１と接続され、ＤｒａｉｎはＬＣ２と接続され、ＳｏｕｒｃｅはＬ（Ｎ）と接続される。この二つのＴＦＴは、平衡（Ｂａｌａｎｃｅ）ＴＦＴと言い、主に抵抗分圧の調節と信号切換時の素早い放電を担う。Ｔ５２のＧａｔｅはＱ（Ｎ）と接続され、ＤｒａｉｎはＳ（Ｎ）と接続され、ＳｏｕｒｃｅはＶＳＳと接続される。Ｔ６２のＧａｔｅはＱ（Ｎ）と接続され、ＤｒａｉｎはＴ（Ｎ）と接続され、ＳｏｕｒｃｅはＶＳＳと接続される。このように、二つのＴＦＴの主な作用は、作用期間においてＳ（Ｎ）とＴ（Ｎ）が引き下げられるよう保証することである。
【００７６】
前記回路構造におけるプルダウン保持回路の部分には、自己修復作用を担うダイオード（Ｄｉｏｄｅ）構造の二つのＴＦＴ  Ｔ５６とＴ５６が導入される。このうち、Ｔ５６のＧａｔｅとＤｒａｉｎ端はＰ（Ｎ）と接続され、Ｓｏｕｒｃｅ端はＳ（Ｎ）と接続される。Ｔ６６のＧａｔｅとＤｒａｉｎ端はＫ（Ｎ）と接続され、Ｓｏｕｒｃｅ端はＴ（Ｎ）と接続される。以上の構造は、Ｂｒｉｄｇｅ  ＴＦＴ  Ｔ５５が無効になることで生じる回路無効化のリスクを防止することが出来る。後述では、回路中のＴ５５の短絡及び遮断という二種の情況について、具体的な無効の分析を行う。図１、及びその後の図２は、主に前記回路の正常操作における状況を説明するものである。
【００７７】
本発明は、第一プルダウン保持回路６００と、第二プルダウン保持回路７００と、ブリッジ回路８００とからなる三段式分圧原理を用いた、全く新しいＧＯＡのプルダウン保持回路の構造を備える。これにより、プルダウン保持回路の高温安定性と長時間操作の信頼性が増すとともに、低周波信号の作用を十分に利用してＰ（Ｎ）とＫ（Ｎ）の切換を実現し、且つ作用期間のＰ（Ｎ）とＫ（Ｎ）をより低い電位に引き下げて、Ｑ点とＧａｔｅの漏れ電流が最大限に低減されるよう確かに保証する。また同時に、非作用期間のＰ（Ｎ）とＫ（Ｎ）のいずれか一つは、低電位にある時にＬＣ１とＬＣ２の低電位にほぼ近接するとともに、ＬＣ１とＬＣ２の低電位はＶＳＳよりも小さいため、Ｔ３２／Ｔ４２或はＴ３３／Ｔ４３は半分の時間の間、負電圧ストレス（Ｓｔｒｅｓｓ）回復状態に置かれることになる。低周波信号の低電位を調節することによって、負電圧ストレス（Ｓｔｒｅｓｓ）の電位を制御することが可能であり、これにより効果的にプルダウン保持回路の無効化リスクを低減させることが出来る。
【００７８】
前記自己修復回路において、正常動作時、導入された二つの自己修復機能のＴＦＴ  Ｔ５６とＴ６６は回路の機能には影響しない。加えて、Ｄｉｏｄｅ構造のＴＦＴ自身の正常な導通及び逆方向の漏れ電流も、回路の作動には影響せず、逆に、Ｐ（Ｎ）／Ｋ（Ｎ）とＳ（Ｎ）／Ｔ（Ｎ）の相互連動を実現可能であり、作用期間においてより速くＰ（Ｎ）／Ｋ（Ｎ）・Ｓ（Ｎ）／Ｔ（Ｎ）を低電位のオフ状態まで引き下げることが出来るため、Ｑ（Ｎ）とＧ（Ｎ）の出力に有利である。
【００７９】
図２を参照する。図２は、図１に示した自己修復型ゲート駆動回路の各種入力及び出力信号の波形図である。ここで示したのは、一群のクロック制御信号のＧＯＡ回路であり、デューティ比（Ｄｕｔｙ  Ｒａｔｉｏ）が５０／５０の高周波信号を用いている。実際の液晶ディスプレイにおいては、需要に応じて異なるデューティ比のクロック信号を設定してＧＯＡ回路の駆動を行うことが可能であり、また液晶ディスプレイパネルの負荷に応じて複数群の高周波クロック信号を設定しても良い。
【００８０】
ＳＴＶ信号は、ＧＯＡ回路の起動信号であり、ＳＴＶ信号は第一ステージＧＯＡ回路の起動を担う。また後ろのステージのＧＯＡ回路の起動信号は、前ステージ回路のトランスファ回路におけるＳＴ（Ｎ−１）信号が発信を担う。これにより、ステージ毎に順次ＧＯＡ駆動回路をオンにして、行走査駆動を行うことが可能である。
【００８１】
ＣＫとＸＣＫは、電位高低が同等で位相が逆の一組の高周波クロック信号である。クロック信号のパルス幅・周期・電位高低は、主に液晶表示パネルのＧａｔｅ波形の設計上の需要によって決まるため、実際の液晶ディスプレイでの使用においては、必ずしも図に示したようなＤｕｔｙ  Ｒａｔｉｏが５０／５０の信号であるとは限らず、場合によってはパネル設計上の需要に応じて、異なる個数のクロック信号を用いて異なる設計に求められる負荷を引き受けても良い。
【００８２】
Ｇ（Ｎ−１）信号は、前ステージＧａｔｅの出力信号であると同時に、前ステージＧＯＡ回路のＳＴ（Ｎ−１）信号と共に第ＮステージＧＯＡ回路の起動を担う。即ち、図１に示したプルアップ制御回路１００のＴ１１である。
【００８３】
Ｑ（Ｎ）ノードの波形にある二回の電位上昇は、主に、より好ましい状態でアップロードの回路部分をオンにして、Ｇａｔｅ波形の出力を有利にするためである。加えてＱ（Ｎ）は、Ｇａｔｅ波形出力の作用期間において、プルダウン保持回路がＱ（Ｎ）とＧ（Ｎ）に与える影響をオフにする作用も担う。即ち、図２に示した、Ｓ（Ｎ）とＰ（Ｎ）が同時に低電位まで引き下げられる箇所であり、この期間の負電位によって直接Ｑ（Ｎ）点とＧａｔｅの出力波形が決定される。
【００８４】
Ｇ（Ｎ）は、現ステージＧＯＡ回路が発したＧａｔｅ波形であり、時空制御信号とパルス幅が一致する。ＳＴ（Ｎ）は、トランスファ部分のＴ２２が発した信号であり、Ｇ（Ｎ）と共に次ステージＧＯＡ回路の起動を担う。
【００８５】
ＬＣ１とＬＣ２は、交替で動作する二組の低周波クロック信号であり、主にプルダウン保持回路部分の制御を担うとともに、一方で三段式抵抗分圧の原理を利用してＰ（Ｎ）とＫ（Ｎ）の交替動作を行う。このような構造において、前記低周波クロック信号の正負信号の作用が十分に発揮される。図２に示した信号は、ＬＣ１が高電位でＬＣ２が低電位である場合の信号である。ＬＣ１とＬＣ２は、周波数が同等で位相が逆の信号であることが可能である。また、ＬＣ１が低電位でＬＣ２が高電位である場合は、ちょうど逆であり、Ｓ（Ｎ）とＰ（Ｎ）は低電位となり、Ｔ（Ｎ）とＫ（Ｎ）は高電位となる。
【００８６】
ＶＳＳは、直流負電圧源であり、主な作用は、Ｑ点とＧａｔｅに非出力期間における安定したオフ状態を提供することである。
【００８７】
（実施例２）
図３を参照する。図３は、本発明の自己修復型ゲート駆動回路が液晶ディスプレイパネルに用いられた際の回路構造とステージ間の接続を示した概略図である。このうち、ＳＴＶ信号は、第一ステージＧＯＡユニットのＴ１１と接続されて、第一ステージ回路をオンにするとともに、最後の一つのダミー（Ｄｕｍｍｙ）ステージＧＯＡにおけるＴ３１及びＴ４１と接続されて、一フレーム画面の開始前にダミー（Ｄｕｍｍｙ）ステージのＱ点及びＧ点の電荷をクリアする。
【００８８】
ＧＯＡ駆動回路全体は、三つの部分に分けられる。第一部分は、初期ステージの起動部分である。第二部分は、中間ステージの正常伝送部分であり、オンにするためのＧａｔｅ信号の発信を担う。第三部分は、最後の二ステージのダミー（Ｄｕｍｍｙ）ステージであり、最後の二ステージのＧａｔｅを引き下げ、且つダミー（Ｄｕｍｍｙ）ステージのＧａｔｅがパネル内の表示領域の如何なる負荷も受けないようにする。
【００８９】
ＣＫ信号は、基数ステージＧＯＡ回路におけるプルアップ部分のＴ２１及びトランスファ部分のＴ２２と接続される。ＸＣＫ信号は、偶数ステージＧＯＡ回路におけるプルアップ部分のＴ２１及びトランスファ部分のＴ２２と接続される。各ステージは、いずれもＬＣ１・ＬＣ２・ＶＳＳと接続される必要があるとともに、Ｇ（Ｎ）とＳＴ（Ｎ）が発する信号は、次ステージＧＯＡ回路をオンにする役割を担う。このように、順に従って循環的に伝送してオンになることで、Ｇａｔｅ波形の出力が行われる。
【００９０】
図４を参照する。図４は、本発明の自己修復型ゲート駆動回路の短絡状態下における自動修復を示した概略図であり、図１におけるブリッジ（Ｂｒｉｄｇｅ）ＴＦＴ  Ｔ５５の短絡（Ｓｈｏｒｔ）後を仮定した回路を示している。Ｔ５５の短絡後、プルダウン保持回路は、元々の三段式抵抗分圧から二段式抵抗分圧の回路へと変わる。この時、Ｐ（Ｎ）とＫ（Ｎ）の電位は、同等であるとともに、ＬＣ１・ＬＣ２の切換に伴って変化することは無くなり、且つ非作用期間は高電位のままである。この高電位は、Ｐ（Ｎ）／Ｋ（Ｎ）両側の分圧用ＴＦＴのサイズ関係によって決まる。
【００９１】
作用期間においてＬＣ１が高電位にある時、Ｓ（Ｎ）が依然としてＴ５２によって低電位にプルダウンされてＴ５３がオフ状態となることにより、Ｐ（Ｎ）／Ｋ（Ｎ）が低電位（ＬＣ２の低電位に近接）まで引き下げられるよう確かに保証されるため、Ｑ（Ｎ）点とＧ（Ｎ）点の正常な出力に影響することがない。加えて、Ｄｉｏｄｅ構造の二つのＴＦＴ  Ｔ５６とＴ６６が加えられることにより、Ｐ（Ｎ）／Ｋ（Ｎ）が過度に高い電位を発することがないよう保証される。なぜならば、Ｐ（Ｎ）／Ｋ（Ｎ）電位が過度に高い時、Ｔ５６とＴ６６は自動的にオン状態となり、高電位にあるＰ（Ｎ）／Ｋ（Ｎ）がＳ（Ｎ）／Ｔ（Ｎ）と変わらない電位水準まで引き下げられるからである。
【００９２】
以上の自己修復構造を通して、Ｔ５５の短絡が招くリスクを効果的に低減することが出来るとともに、プルダウン保持回路中で要となる作用を担うＴＦＴが無効になった後でも、ＧＯＡ回路が元の通り正常に動作するよう確かに保証される。
【００９３】
図５を参照する。図５は、本発明の自己修復型ゲート駆動回路の遮断状態下における自動修復を示した概略図であり、図１におけるブリッジＴＦＴ  Ｔ５５の遮断（Ｏｐｅｎ）後を仮定した回路を示している。図１に示した回路において、第一プルダウン保持回路６００・第二プルダウン保持回路７００・ブリッジ回路８００は、三段式抵抗分圧のプルダウン保持回路をなしている。Ｔ５５遮断の場合でも、このような新しい自己修復回路の第一プルダウン保持回路６００・第二プルダウン保持回路７００は、依然として独立した二段式抵抗分圧のサブ回路をなすことが可能であり、これによりプルダウン保持回路の正常な動作が保証される。
【００９４】
正常な状況下において、Ｐ（Ｎ）とＫ（Ｎ）の電位は、Ｓ（Ｎ）とＴ（Ｎ）の電位によってＴ５３とＴ６３が制御されることで得られる。また、これらの電位関係は、Ｐ（Ｎ）＜Ｓ（Ｎ）・Ｋ（Ｎ）＜Ｔ（Ｎ）を満たす。以上の状況下において、自己修復構造のＤｉｏｄｅ  ＴＦＴ  Ｔ５６とＴ６６は、オフ状態となる。もしＴ５５遮断時に、自己修復のＤｉｏｄｅ  ＴＦＴ  Ｔ５６とＴ６６が加えられなかった場合、Ｐ（Ｎ）とＫ（Ｎ）は宙に浮いた状態となり、更にこれらの電位はＧａｔｅ出力の作用期間において比較的高いため、Ｔ４３／Ｔ４２／Ｔ３３／Ｔ３２が確実にオフになるように保証することが出来ず、Ｑ（Ｎ）とＧ（Ｎ）の出力に影響を与えてしまう。図１に示した自己修復回路は、Ｔ５５の遮断後には図５に示したＧＯＡ回路のようになり、Ｐ（Ｎ）とＫ（Ｎ）はＤｉｏｄｅを通してＳ（Ｎ）とＴ（Ｎ）に接続されることで、宙に浮いた状態ではなくなる。特に、Ｇａｔｅ出力の作用期間において、Ｓ（Ｎ）とＴ（Ｎ）が低電位にプルダウンされた時、この時の電位関係はＰ（Ｎ）＞Ｓ（Ｎ）・Ｋ（Ｎ）＞Ｔ（Ｎ）を満たすため、ダイオード構造のＴ５６・Ｔ６６がオン状態になって、自動的にＰ（Ｎ）とＫ（Ｎ）が低電位まで引き下げられ、これによりＴ４３／Ｔ４２／Ｔ３３／Ｔ３２がオフになるよう確かに保証される。
【００９５】
よって上述のように、正常な状況下において、自己修復機能のＴ５６とＴ６６はオフ状態になるとともに、回路の正常な作動に影響せず、且つＴ５５  Ｏｐｅｎ或は長時間操作後にＴ５５のしきい値電圧が増してＰ（Ｎ）とＫ（Ｎ）の電位をきちんと制御出来なくなった場合のみ（この時、Ｐ（Ｎ）＞Ｓ（Ｎ）・Ｋ（Ｎ）＞Ｔ（Ｎ））、Ｔ５６とＴ６６は、オン状態となってＰ（Ｎ）とＫ（Ｎ）を調節するか、或は長時間操作後の電位制御に対する補償作用を果たす。
【００９６】
以上の構造は、Ｔ５５の短絡と遮断の後、ＧＯＡ回路が正常に動作するように保証するだけでなく、自己修復構造のＤｉｏｄｅ  ＴＦＴが受けるストレス（Ｓｔｒｅｓｓ）作用はその他のＴＦＴよりも遥かに小さいため、この種の構造は、プルダウン保持回路における三段式分圧用のブリッジ型ＴＦＴ  Ｔ５５が長時間ストレス（Ｓｔｒｅｓｓ）後にしきい値電圧を増すことでＰ（Ｎ）とＫ（Ｎ）に与える悪影響を、補償することが出来る。Ｇａｔｅ出力の作用を確かに保証することが出来れば、Ｐ（Ｎ）とＫ（Ｎ）は好ましい状態で低電位までプルダウンされ、Ｇａｔｅオフ状態の非作用期間にはＰ（Ｎ）とＫ（Ｎ）は一定の高電位となるため、ＧＯＡ回路の正常な出力機能が多大な影響を受けることは無い。以上により、無効化リスクを低減するとともに、ＧＯＡの良品率を一定程度向上させることが出来る。
【００９７】
上述を総じて言えば、本発明は、全く新しい三段式分圧原理によるプルダウン保持回路の構造に基づくとともに、製造工程と実際の回路操作において要となる作用を担うブリッジ型ＴＦＴの無効化リスクに対して、自己修復機能を備えた回路構造を提供するものである。
【００９８】
１、三段式分圧原理の新しい回路構造に、Ｄｉｏｄｅ構造の二つのＴＦＴを導入することで自己修復を行う。主な作用は以下である。まず、ブリッジ型ＴＦＴが正常に動作している場合には、元の回路の基本動作に影響しない。また、ブリッジ型ＴＦＴが短絡或は遮断した場合（特に遮断）には、自己修復のＴＦＴが作用を生じる。即ち、Ｓ（Ｎ）／Ｔ（Ｎ）の電位を通してＰ（Ｎ）／Ｋ（Ｎ）の電位を調節することにより、作用期間におけるＰ（Ｎ）／Ｋ（Ｎ）は引き下げられ、非作用期間におけるＰ（Ｎ）／Ｋ（Ｎ）は正常に動作する。これにより、Ｇａｔｅ波形の出力に影響することが無い。
【００９９】
２、導入された自己修復のＤｉｏｄｅ  ＴＦＴは、ＧＯＡの正常動作時にＳ（Ｎ）／Ｔ（Ｎ）とＰ（Ｎ）／Ｋ（Ｎ）の相互作用を実現し、且つＤｉｏｄｅ構造のＴＦＴ自身の漏れ電流という問題を心配する必要が無い。逆に、漏れ電流によって、Ｓ（Ｎ）／Ｔ（Ｎ）によるＰ（Ｎ）／Ｋ（Ｎ）の調節を実現することが可能であるため、Ｐ（Ｎ）／Ｋ（Ｎ）の作用期間におけるオフ状態をより好ましいものにして、Ｇａｔｅ波形出力の遅延（Ｄｅｌａｙ）を低減することが出来る。
【０１００】
３、ＧＯＡ回路の長時間操作のストレス（Ｓｔｒｅｓｓ）による無効化リスクの観点から言えば、プルダウン保持回路部分の要となる作用を担い、Ｐ（Ｎ）／Ｋ（Ｎ）のプルダウンを調節し、Ｑ点とつながった幾つかのＴＦＴには、しきい値電圧Ｖｔｈ増加の可能性がある。新しい自己修復のＤｉｏｄｅ  ＴＦＴは、ストレス（Ｓｔｒｅｓｓ）作用がプルダウン保持回路に与える影響を補償することが出来るため、回路の正常な動作を保って、Ｇａｔｅ波形出力に影響しないようにすることが可能である。
【０１０１】
よって、本発明の自己修復型ゲート駆動回路は、製造工程或はＧＯＡ回路の長時間操作が原因で生じるプルダウン保持回路の無効化リスクを低減させて、回路の自己修復機能を実現することが出来る。また、プルダウン保持回路のＧａｔｅ出力波形遅延に対する影響を低減させて、良好なＧａｔｅ波形出力を確かに保証する。また、ＧＯＡパネル生産の良品率と、ＧＯＡ回路操作の長時間にわたる信頼性を向上させる。
【０１０２】
以上の記述により、本発明の分野の一般的な技術員は、本発明の技術手法と構想に基づいて各種の変更と変形を加えることが可能であり、これらの変更と変形はいずれも、後述する本発明の特許請求の保護範囲に属する。
【符号の説明】
【０１０３】
１００    プルアップ制御回路
２００    プルアップ回路
３００    トランスファ回路
４００    プルダウン回路
５００    ブートストラップコンデンサ
６００    第一プルダウン保持回路
７００    第二プルダウン保持回路
８００    ブリッジ回路
ＣＫ      クロック信号
ＸＣＫ    クロック信号
ＬＣ１    第一クロック信号
ＬＣ２    第二クロック信号
ＳＴ（Ｎ）    トランスファ信号
ＳＴ（Ｎ−１）トランスファ信号
ＳＴＶ    起動信号
Ｇ（Ｎ）      第Ｎステージ水平走査線
Ｇ（Ｎ＋１）  第Ｎ＋１ステージ水平走査線
Ｇ（Ｎ−１）  第Ｎ−１ステージ水平走査線
Ｑ（Ｎ）      ゲート信号点
Ｋ（Ｎ）      第一回路点
Ｐ（Ｎ）      第二回路点
Ｓ（Ｎ）      第三回路点
Ｔ（Ｎ）      第四回路点
Ｔ５５    第一薄膜トランジスタ
Ｔ１１    薄膜トランジスタ
Ｔ２１    薄膜トランジスタ
Ｔ２２    薄膜トランジスタ
Ｔ３１    薄膜トランジスタ
Ｔ３２    薄膜トランジスタ
Ｔ３３    薄膜トランジスタ
Ｔ４１    薄膜トランジスタ
Ｔ４２    薄膜トランジスタ
Ｔ４３    薄膜トランジスタ
Ｔ５１    薄膜トランジスタ
Ｔ５２    薄膜トランジスタ
Ｔ５３    薄膜トランジスタ
Ｔ５４    薄膜トランジスタ
Ｔ５６    薄膜トランジスタ
Ｔ６１    薄膜トランジスタ
Ｔ６２    薄膜トランジスタ
Ｔ６３    薄膜トランジスタ
Ｔ６４    薄膜トランジスタ
Ｔ６６    薄膜トランジスタ
ＶＳＳ    直流低電圧
【図１】
2017509910.tif 000003
【図２】
2017509910.tif 000004
【図３】
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【図４】
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【図５】
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【国際調査報告】
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