(57)【要約】【課題】本発明の信号測定集積回路は、強制印加信号を送り、第１増幅器を有し、かつ出力端子が共通抵抗器を介して第１増幅器の入力端子に接続された第２増幅器を有するパラメトリックピン測定ユニット（ＰＰＭＵ）、ＰＰＭＵ出力に接続され、第１出力および第２出力を有する電圧/電流コンバーター、電圧/電流コンバーターの第１出力に接続されたｎチャネルＭＯＳＦＥＴ、電圧/電流コンバーターの第２出力に接続されたｐチャネルＭＯＳＦＥＴ、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとの間の出力ポートに接続され、バッファリングされた増幅器、およびバッファリングされた増幅器の出力に接続された抵抗デバイダーを有する。【選択図】図１
2017529546.tif 000002
【特許請求の範囲】
【請求項１】
信号を測定する集積回路（ＩＣ）において、
印加された信号を送信する構成で、第１増幅器および第２増幅器を有し、第２増幅器の出力端子を共通な抵抗器を介して第１増幅器の入力端子に接続したパラメトリックピン測定ユニット、
前記パラメトリック測定ユニットの出力に接続され、第１出力および第２出力を有する電圧/電流コンバーター、
前記電圧/電流コンバーターの第１出力に接続された複数のｎチャネルＭＯＳＦＥＴ、
前記電圧/電流コンバーターの第２出力に接続された複数のｐチャネルＭＯＳＦＥＴ、
前記複数のｎチャネルＭＯＳＦＥＴと前記複数のｐチャネルＭＯＳＦＥＴとの間の出力ポートに接続され、バッファリングされた増幅器、および
前記バッファリングされた増幅器の出力に接続され、第１抵抗器および第２抵抗器を有する抵抗デバイダーを有し、
前記パラメトリックピン測定ユニットの前記第２増幅器の前記入力端子および前記第１増幅器の前記出力端子での接続に応じて、前記信号のより低い、またはより高い電圧および電流を測定できることを特徴とする集積回路（ＩＣ）。
【請求項２】
前記第２増幅器の前記正端子に印加電圧が与えられ、かつ前記第２増幅器の負端子に前記のバッファリングされた増幅器の出力が印加されたときに、前記パラメトリックピン測定ユニットが印加電圧モードになる請求項１に記載の集積回路（ＩＣ）。
【請求項３】
印加電流を表す電圧が前記第２増幅器の正端子に与えられ、かつ前記第２増幅器の前記負端子に前記第１増幅器からの出力が印加されたときに、前記パラメトリックピン測定ユニットが印加電流モードになる請求項１に記載の集積回路（ＩＣ）。
【請求項４】
前記複数のｎチャネルＭＯＳＦＥＴおよび前記複数のｐチャネルＭＯＳＦＥＴが、カレントミラーとして作用する請求項１に記載の集積回路（ＩＣ）。
【請求項５】
前記複数のｎチャネルＭＯＳＦＥＴのうちの少なくとも一つ、および前記複数のｐチャネルＭＯＳＦＥＴのうちの少なくとも一つがゲート‐ドレーン接続されている請求項１に記載の集積回路（ＩＣ）。
【請求項６】
高電流範囲を測定する集積回路（ＩＣ）において、
第１増幅器および第２増幅器を有し、第２増幅器の出力端子を共通な抵抗器を介して第１増幅器の入力端子に印加したパラメトリックピン測定ユニット、
前記パラメトリックピン測定ユニットの出力に接続され、第１出力および第２出力を有する電圧/電流コンバーター、
前記電圧/電流コンバーターの第１出力に接続された複数のｎチャネルＭＯＳＦＥＴ、
前記電圧/電流コンバーターの第２出力に接続された複数のｐチャネルＭＯＳＦＥＴ、
前記複数のｎチャネルＭＯＳＦＥＴと前記複数のｐチャネルＭＯＳＦＥＴとの間の出力ポートに接続され、バッファリングされた増幅器、および
前記バッファリングされた増幅器の出力に接続された第１抵抗器および第２抵抗器を有し、前記第２増幅器の負端子にフィードバック信号を与える抵抗デバイダーを有し、
前記第２増幅器の正端子に強制印加電圧（ＶＦＯＲＣＥ）が印加されたときに、前記複数のｎチャネルＭＯＳＦＥＴと前記複数のｐチャネルＭＯＳＦＥＴとの間の前記出力ポートから電流を測定できることを特徴とする集積回路（ＩＣ）。
【請求項７】
前記第２増幅器の前記正端子に加えられた前記強制印加電圧（ＶＦＯＲＣＥ）を前記抵抗デバイダーからのフィードバック電圧から決定する請求項６に記載の集積回路（ＩＣ）。
【請求項８】
前記バッファリングされた増幅器によってバッファリングされてから、前記抵抗器デバイダーによって分割された前記出力ポートの電圧によって前記抵抗デバイダーからのフィードバック電圧を決定する請求項６に記載の集積回路（ＩＣ）。
【請求項９】
前記複数のｎチャネルＭＯＳＦＥＴおよび前記複数のｐチャネルＭＯＳＦＥＴがカレントミラー回路として作用する請求項６に記載の集積回路（ＩＣ）。
【請求項１０】
前記電圧/電流コンバーターが、前記パラメトリックピン測定ユニットの出力からの電圧を、前記第１出力を介して前記複数のｎチャネルＭＯＳＦＥＴに流れる第１電流および前記第２出力を介して前記複数のｐチャネルＭＯＳＦＥＴに流れる第２電流に転換する請求項６に記載の集積回路（ＩＣ）。
【請求項１１】
前記複数のｎチャネルＭＯＳＦＥＴのうちの少なくとも一つ、および前記複数のｐチャネルＭＯＳＦＥＴのうちの少なくとも一つがゲート‐ドレーン接続されている請求項６に記載の集積回路（ＩＣ）。
【請求項１２】
前記パラメトリックピン測定ユニットの出力からの電圧が高くなるに従って、前記第１電流が増加し、前記出力ポートの電圧を高く駆動する請求項６に記載の集積回路（ＩＣ）。
【請求項１３】
前記パラメトリックピン測定ユニットの出力からの電圧が低くなるに従って、前記第２電流が減少し、前記出力ポートの電圧を低く駆動する請求項６に記載の集積回路（ＩＣ）。
【請求項１４】
パラメトリックピン測定ユニットを使用して集積回路（ＩＣ）の高電流を測定する方法において、
ａ）第１増幅器および第２増幅器を有し、第２増幅器の出力端子を共通な抵抗器を介して第１増幅器の入力端子に印加したパラメトリックピン測定ユニット、前記パラメトリックピン測定ユニットの出力に接続され、第１出力および第２出力を有する電圧/電流コンバーター、前記電圧/電流コンバーターの第１出力に接続された複数のｎチャネルＭＯＳＦＥＴ、前記電圧/電流コンバーターの第２出力に接続された複数のｐチャネルＭＯＳＦＥＴ、前記複数のｎチャネルＭＯＳＦＥＴと前記複数のｐチャネルＭＯＳＦＥＴとの間の出力ポートに接続され、バッファリングされた増幅器、および前記バッファリングされた増幅器の出力に接続された第１抵抗器および第２抵抗器を有し、前記第２増幅器の負端子にフィーバック信号を与える抵抗デバイダーで前記集積回路（ＩＣ）を構成し、
ｂ）前記第２増幅器の正端子に強制印加電圧ＶＦＯＲＣＥを印加し、強制印加出力電圧ＤＯＵＴを与え、
ｃ）前記パラメトリックピン測定ユニットの前記第１増幅器の前記出力端子における電圧ＭＩ_ＯＵＴを測定し、
ｄ）前記パラメトリックピン測定ユニットの出力電流ＩＯＵＴを計算し、
ｅ）前記複数のｎチャネルＭＯＳＦＥＴと前記複数のｐチャネルＭＯＳＦＥＴとの間の前記出力ポートにおける電圧ＤＯＵＴ_ＨＶを測定し、そして
ｆ）ＭＩ_ＯＵＴで測定された電圧から前記出力ポートにおける電流ＩＯＵＴ_ＨＶを計算する（但しＭＩ_ＯＵＴについてはＩ_ＤＯＵＴによって決定する）ことを特徴とする測定方法。
【請求項１５】
前記抵抗デバイダーからのフィードバック電圧ＥＸＴ_ＳＥＮＳＥによって前記強制印加出力電圧ＤＯＵＴを決定する請求項１４に記載の測定方法。
【請求項１６】
前記フィードバック電圧ＥＸ_ＴＳＥＮＳＥが、次式： ＥＸＴ_ＳＥＮＳＥ＝ＤＯＵＴ_ＨＶ＊１＊Ｒ１/（Ｒ１＋Ｒ２）によって与えられる請求項１４に記載の測定方法。
【請求項１７】
ＶＦＯＲＣＥ＝ＥＸＴ_ＳＥＮＳＥになるまで、前記第２増幅器が前記強制印加出力電圧ＤＯＵＴを与える請求項１４に記載の測定方法。
【請求項１８】
前記電圧ＤＯＵＴ_ＨＶが、次式：ＤＯＵＴ_ＨＶ＝ＶＦＯＲＣＥ＊（Ｒ１＋Ｒ２）/Ｒ１によって与えられる請求項１４に記載の測定方法。
【請求項１９】
前記第１増幅器の出力端子電圧ＭＩ_ＯＵＴが、次式：ＭＩ_ＯＵＴ＝ＩＲＳＥＮＳＥ＊ＲＳＥＮＳＥ（なおＲＳＥＮＳＥは共通抵抗器、そしてＩＲＳＥＮＳＥは共通抵抗器ＲＳＥＮＳＥに流れる電流である）によって与えられる請求項１４に記載の測定方法。
【請求項２０】
前記出力ポートにおける電流ＩＯＵＴ_ＨＶが、次式：ＩＯＵＴ_ＨＶ＝ＭＩ_ＯＵＴ/ＲＳＥＮＳＥによって与えられる請求項１４に記載の測定方法。
【請求項２１】
ＤＯＵＴに流れるＩＯＵＴ_ＨＶをＭＩ_ＯＵＴにおいてＲＳＥＮＳＥおよび計測増幅器によって測定し、そしてＩＯＵＴ_ＨＶが測定された電流の倍数になるようにＱ３Ｐ/Ｑ４ＰおよびＱ３Ｎ/Ｑ３Ｐがスケールされることによりスケーリングする請求項１４に記載の測定方法。
【請求項２２】
高電圧測定範囲を対象とする集積回路（ＩＣ）において、
第１増幅器および第２増幅器を有し、共通な抵抗器を介して第１増幅器の出力端子を第２増幅器の負端子に接続し、かつ第２増幅器の出力端子を第１増幅器の入力端子に接続したパラメトリックピン測定ユニット、
前記パラメトリックピン測定ユニットの出力に接続され、第１出力および第２出力を有する電圧/電流コンバーター、
前記電圧/電流コンバーターの第１出力に接続された複数のｎチャネルＭＯＳＦＥＴ、
前記電圧/電流コンバーターの第２出力に接続された複数のｐチャネルＭＯＳＦＥＴ、
前記複数のｎチャネルＭＯＳＦＥＴと前記複数のｐチャネルＭＯＳＦＥＴとの間の出力ポートに接続され、バッファリングされた増幅器、および
前記バッファリングされた増幅器の出力に接続された第１抵抗器および第２抵抗器を有する抵抗デバイダーを有し、
目的の出力電流（ＩＦＯＲＣＥ）を表す電圧を前記第２増幅器の正端子に加え、前記パラメトリックピン測定ユニットの出力に強制印加電流を発生し、そして前記複数のｎチャネルＭＯＳＦＥＴおよび前記ｐチャネルＭＯＳＦＥＴの間の前記出力ポートから出力電圧を測定できるようにしたことを特徴とする集積回路（ＩＣ）。
【請求項２３】
強制印加電流を発生するために加えた前記電圧（ＩＦＯＲＣＥ）が、前記第１増幅器の前記出力端子からの前記フィードバック電圧ＭＩ_ＯＵＴに依存する請求項２２に記載の集積回路（ＩＣ）。
【請求項２４】
前記バッファリングされた増幅器によってバッファリングされ、抵抗器デバイダーによって分割される前記出力ポートにおける前記電圧によって、前記抵抗デバイダーからの前記フィードバック電圧ＥＸＴ_ＳＥＮＳＥを決定する請求項２２に記載の集積回路（ＩＣ）。
【請求項２５】
前記フィードバック電圧ＥＸＴ_ＳＥＮＳＥを開放しておく請求項２２に記載の集積回路（ＩＣ）。
【請求項２６】
前記複数のｎチャネルＭＯＳＦＥＴおよび前記複数のｐチャネルＭＯＳＦＥＴがカレントミラーミラー回路として作用する請求項２２に記載の集積回路  （ＩＣ）。
【請求項２７】
前記電圧/電流コンバーターが、前記パラメトリックピン測定ユニットの出力からの電圧を、前記第１出力を介して前記複数のｎチャネルＭＯＳＦＥＴに流れる第１電流および前記第２出力を介して前記複数のｐチャネルＭＯＳＦＥＴに流れる第２電流に転換する請求項２２に記載の集積回路（ＩＣ）。
【請求項２８】
前記複数のｎチャネルＭＯＳＦＥＴのうちの少なくとも一つ、および前記複数のｐチャネルＭＯＳＦＥＴのうちの少なくとも一つがゲート‐ドレーン接続されている請求項２２に記載の集積回路（ＩＣ）。
【請求項２９】
前記パラメトリックピン測定ユニットの出力からの電圧が高くなるに従って、前記第１電流が増加し、前記複数のｎチャネルＭＯＳＦＥＴに流れる電流が増加する請求項２２に記載の集積回路（ＩＣ）。
【請求項３０】
前記パラメトリックピン測定ユニットの出力からの電圧が低くなるに従って、前記第２電流が増加し、前記複数のｐチャネルＭＯＳＦＥＴに流れる電流が増加する請求項２２に記載の集積回路（ＩＣ）。
【請求項３１】
パラメトリックピン測定ユニットを使用して、集積回路（ＩＣ）に電流を強制印加し、電圧を測定する方法において、
ａ）第１増幅器および第２増幅器を有し、第２増幅器の出力端子を共通な抵抗器を介して第１増幅器の入力端子に与え、かつ第１増幅器の出力端子を第２増幅器の負端子へ接続したパラメトリックピン測定ユニット、前記パラメトリックピン測定ユニットの出力に接続され、第１出力および第２出力を有する電圧/電流コンバーター、前記電圧/電流コンバーターの第１出力に接続された複数のｎチャネルＭＯＳＦＥＴ、前記電圧/電流コンバーターの第２出力に接続された複数のｐチャネルＭＯＳＦＥＴ、前記複数のｎチャネルＭＯＳＦＥＴと前記複数のｐチャネルＭＯＳＦＥＴとの間の出力ポートに接続され、バッファリングされた増幅器、および前記バッファリングされた増幅器の出力に接続された第１抵抗器および第２抵抗器を有する抵抗デバイダーで前記集積回路（ＩＣ）を構成するステップ、
ｂ）前記第２増幅器の正端子に強制印加電圧ＩＦＯＲＣＥを与えて、共通抵抗器ＲＳＥＮＳＥを介して強制印加出力電流を流すステップ、
ｃ）前記パラメトリックピン測定ユニットの前記第１増幅器の前記出力端子における電圧ＭＩ_ＯＵＴを測定するステップ、
ｄ）ＩＦＯＲＣＥを変更して、強制印加出力電流ＩＯＵＴ_ＨＶを得、ＲＳＥＮＳＥによってＭＩ_ＯＵＴを強制的にＩＦＯＲＣＥに等しくするステップ、
ｅ）前記パラメトリックピン測定ユニットの出力電流ＩＯＵＴを計算するステップ、
ｆ）前記抵抗デバイダーから前記フィードバック電圧ＥＸＴ_ＳＥＮＳＥを測定するステップ、そして
ｇ）ＥＸＴ_ＳＥＮＳＥから電圧ＤＯＵＴ_ＨＶを計算するステップを有することを特徴とする測定方法。
【請求項３２】
前記強制印加電流ＩＯＵＴが、前記第１増幅器の出力端子における前記電圧ＭＩ_ＯＵＴに依存する請求項３１に記載の測定方法。
【請求項３３】
前記フィードバック電圧ＥＸＴ_ＳＥＮＳＥを開放しておく請求項３１に記載の測定方法。
【請求項３４】
前記第２増幅器が、ＭＩ_ＯＵＴ＝ＩＦＯＲＣＥのときに強制印加出力電流ＩＯＵＴを与える請求項３１に記載の測定方法。
【請求項３５】
等価電流が、前記複数のｎチャネルＭＯＳＦＥＴおよび前記複数のｐチャネルＭＯＳＦＥＴから前記出力ポートＤＯＵＴ_ＨＶに流れる請求項３１に記載の測定方法。
【請求項３６】
前記フィードバック電圧ＥＸＴ_ＳＥＮＳＥが、次式：ＥＸＴ_ＳＥＮＳＥ＝ＤＯＵＴ_ＨＶ＊１＊Ｒ１/（Ｒ１＋Ｒ２）で与えられる請求項３１に記載の測定方法。
【請求項３７】
前記パラメトリックピン測定ユニットの出力における強制印加電流ＩＯＵＴが、次式：ＩＯＵＴ＝ＩＦＯＲＣＥ/ＲＳＥＮＳＥによって与えられる請求項３１に記載の測定方法。
【請求項３８】
前記出力端子電圧ＤＯＵＴ_ＨＶが、次式：ＤＯＵＴ_ＨＶ＝ＥＸＴ_ＳＥＮＳＥ＊（Ｒ１＋Ｒ２）/Ｒ１によって与えられる請求項３１に記載の測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体としては、自動試験装置に使用する集積回路（ＩＣ）に関し、より具体的には、自動試験装置およびＡＳＩＣ検証のためにデジタルサポート機能とともに各種のアナログ機能を組み込んだ集積度の高いシステム・オン・チップ・ピンエレクトロニクスＩＣ（ｈｉｇｈｌｙ  ｉｎｔｅｇｒａｔｅｄ  ｓｙｓｅｍ−ｏｎ−ｃｈｉｐ  ｐｉｎ  ｅｌｅｃｔｒｏｎｉｃｓ  ＩＣｓ）に使用するパラメトリックピン測定ユニットの高電圧拡張（ｐａｒａｍｅｔｒｉｃ  ｐｉｎ  ｍｅ-ａｓｕｒｅｍｅｎｔ  ｕｎｉｔ  ｈｉｇｈ  ｖｏｌｔａｇｅ  ｅｘｔｅｎｓｉｏｎ）に関する。
【背景技術】
【０００２】
従来の自動試験装置集積チップのメーカーの場合、ＤＡＣ、タイミング素子、駆動素子、比較素子、負荷素子およびＰＰＭＵを一つのチップに集積化することによって回路の高密度化を追い求めてきた。限界は、多くの用途では高電圧機能が必要であり、従ってきわめて大きな高電圧素子が必要なことである。これら大型装置の場合、通常標準的な低電圧ＣＭＯＳプロセスでは利用できず、利用できる装置ではダイサイズが大きくなり、また歩留まりを押し下げ、装置によって実現できる集積度に一般に限界が生じる。例えば、５ＶのＰＰＭＵの場合、低電圧プロセスでは複雑な設計に集積できるが、１２０＋ＶのＰＰＭＵの場合には集積することはできない。理由はプロセス限界か、あるいはコスト限界のいずれかである。
【発明の概要】
【０００３】
本発明は従来の低電圧であるにもかかわらず、高集積度ＰＰＭＵを利用する。この集積度は、他の自動試験装置チップでは実現できている。自動試験装置などの自動試験装置チップで現在管理可能な場合よりも高い電圧を必要とする用途での使用を目的として、本発明は、最小源の回路を付加して、限られた個数のピンに高電圧ＰＰＭＵ機能を付与する作用効果を実現するものである。この高電圧ＰＰＭＵの場合、電圧を正確に強制印加し（ｆｏｒｃｅ）、電流を測定する必要があり、また逆に電流を正確に強制印加し、電圧を測定する必要がある。
【０００４】
所定のプロセスで開発されたＰＰＭＵの場合、プロセス降伏電圧があるため、これによって電圧範囲に制限が生じるため、本発明では、低電圧ＰＰＭＵの作用効果をフルに保持した状態で、素子の最小限の付加によって電圧範囲を拡張する。このＰＰＵＭの作用効果には、プログラム可能な電圧および電流レベル、電流制限および電圧制限が含まれる。
【０００５】
操作体系および操作方法に関する本発明の特徴である他の新規な作用効果については、他の目的および利点などともに、添付図面を参照して行う以下の説明からよく理解できるはずである。なお、添付図面には例示を目的として本発明の好ましい実施態様を示す。また、添付図面は例示および概要のみを目的とし、本発明の範囲を定義するものではないことを明白にしておく。本発明を特徴づける新規性の各態様については、特に特許請求の範囲および開示部分に記載した通りである。または、本発明はこれら特徴が単独で存在するものではなく、特定の機能に対する構造すべての具体的な組み合わせに存在する。
【０００６】
以下本発明を詳しく説明するが、上記以外の本発明の特徴、作用効果なども明瞭に理解できるはずである。以下の説明は、添付図面を参照して行う。
【図面の簡単な説明】
【０００７】
【図１】本発明のピン式のパラメトリック測定ユニット集積回路の“強制印加電圧（ｆｏｒｃｅ  ｖｏｌｔａｇｅ）”モードを示す概略図である。
【図２】本発明のピン式のパラメトリック測定ユニット集積回路の“強制印加電流（ｆｏｒｃｅ  ｃｕｒｒｅｎｔ）”モードを示す概略図である。
【発明を実施するための形態】
【０００８】
図１および図２に新規なおよび改良されたピン式のパラメトリック測定ユニット集積回路を示す。なお、図１の参照符号１００は全体として強制印加電圧モード（ｆｏｒｃｅ  ｖｏｌｔａｇｅ  ｍｏｄｅ）を示し、図２の参照符号２００は全体として強制印加電流モード（ｆｏｒｃｅ  ｃｕｒｒｅｎｔ  ｍｏｄｅ）を示す。
【０００９】
図１について説明する。“集積ＰＰＭＵ”と表記したボックスの回路は、現在利用可能な集積製品に実装されたパラメトリック測定ユニット（“ＰＰＭＵ”）を示す図である。以下に示すように、高電圧ＰＰＭＵ機能を満たすためには４つの機能が必要である。
【００１０】
電圧印加
まず、Ａｍｐｌｉｆｉｅｒ_Ａ１を使用して電圧をＤＯＵＴに強制印加する。ＤＯＵＴに印加した電圧はフィードバックノードＥＸＴ_ＳＥＮＳＥによって求める。ＥＸＴ_ＳＥＮＳＥについては、Ａｍｐｌｉｆｉｅｒ_Ａ２によってバファリングした出力ノードＤＯＵＴ_ＨＶによって求め、次にＲ１およびＲ２からなる抵抗器デバイダーによって分割する。ＥＸＴ_ＳＥＮＳＥの値については、次式によって求める。
【００１１】
ＥＸＴ_ＳＥＮＳＥ＝ＤＯＵＴ_ＨＶ＊１＊Ｒ１/（Ｒ１＋Ｒ２）
【００１２】
Ｖ/Ｉ（Ｖ  ｔｏ  Ｉ）コンバーター
電圧/電流コンバーター（Ｖ/Ｉコンバーター）は、集積ＰＰＭＵの電圧出力ＤＯＵＴを取得し、これを一対の電流Ｉ１およびＩ２に転換する。電流については、以下のようにＤＯＵＴによって定義する
ＤＯＵＴ＜＝０Ｖ、Ｉ１＝ＩＱ（なお、ＩＱは最小零入力電流（ｍｉｎｉｍａｌ  ｑｕｉｅｓｃｅｎｔ  ｃｕｒｒｅｎｔ）である）
Ｉ２＝ＤＯＵＴ/Ｒ＋ＩＱ
ＤＯＵＴ＞＝０、Ｉ２＝ＩＱ
Ｉ１＝ＤＯＵＴ/Ｒ＋ＩＱ（なお、Ｒについては、最大目的出力電流を与えるように設定する）
【００１３】
カレントミラーおよび測定
Ｑ２Ｐ、Ｑ３Ｐ、Ｑ４Ｐがカレントミラー（ｃｕｒｒｅｎｔ  ｍｉｒｒｏｒ）を構成し、この場合Ｑ２Ｐに流れる電流はＱ３ＰおよびＱ４Ｐで反射する。同様に、Ｑ２Ｎ、Ｑ３Ｎ、Ｑ４Ｎがカレントミラーを構成し、この場合Ｑ２Ｎに流れる電流はＱ３ＮおよびＱ４Ｎで反射する。回路は対称的で、ＤＯＵＴ電圧上昇/降下に対して同様に振る舞う。Ｑ２Ｐはゲート‐ドレーン（ｇａｔｅ‐ｄｒａｉｎ）接続で、上記電圧/電流コンバーターＶ/ＩコンバーターのＩ１にも接続する。電流Ｉ１が増大すると、Ｑ４Ｐの電流が増大し、出力ＤＯＵＴ_ＨＶを駆動し、高出力にする。同様に、Ｑ２Ｎはゲートドレーン接続し、電圧/電流コンバーターＶ/ＩコンバーターのＩ２に接続する。ＤＯＵＴ電圧が降下すると、Ｑ２ＮおよびＱ４Ｎに流れる電流が増大し、ＤＯＵＴ_ＨＶノードを引き下げる。ＤＯＵＴは、ＶＦｏｒｃｅ＝Ｅｘｔ_ＳｅｎｓｅになるまでＡｍｐｌｉｆｉｅｒ_Ａ１によって駆動されることになる。式１を代入することによって、
ＶＦｏｒｃｅ＝ＤＯＵＴ_ＨＶ＊Ｒ１/Ｒ１＋Ｒ２、あるいは
【００１４】
ＤＯＵＴ_ＨＶ＝ＶＦｏｒｃｅ＊（Ｒ１＋Ｒ２）/Ｒ１が成立する。
【００１５】
測定電流
従来技術では、測定電流機能については、計測増幅器を備えた公知の抵抗器Ｒｓｅｎｓｅ両端の電圧を測定することによって行っている。出力ＭＩ_ＯＵＴについては、Ｉｒｓｅｎｓｅ＊Ｒｓｅｎｓｅによって取得し、次にＩＯＵＴをＩＯＵＴ＝ＩＲＳＥＮＳＥ＝ＭＩ_ＯＵＴ/ＲＳＥＮＳＥとして算出する。この場合には、必ずしもＤＯＵＴピンである必要はないＤＯＵＴ_ＨＶ出力に流れる電流を測定する。ＤＯＵＴ_ＨＶピンに流れる電流を測定するためには、同様な電流がＱ３ＰおよびＱ３Ｎに流れるため、Ｑ３ＮおよびＱ３Ｐの電流の合計がＱ４ＰおよびＱ４Ｎに流れる電流の合計を正確に表すことになることに留意すべきである。ＩＯＵＴはＩＱ４Ｐ−ＩＱ４Ｎによって求める。ＤＯＵＴはＱ３ＰおよびＱ３Ｎのドレーンに結合し、低インピーダンスであるため、ＤＯＵＴに流れる電流がＤＯＵＴ_ＨＶに流れる電流を表すことになる。この電流がＲＳＥＮＳＥに流れるため、ＭＩ計測増幅器ＭＩ_Ｉｎｓｔｒｕｍｅｎｔ_ＡＭＰによって測定できる。即ち、ＩＯＵＴ_ＨＶ＝ＩＲＳＥＮＳＥ＝ＭＩ_ＯＵＴ/ＲＳＥＮＳＥ。
【００１６】
強制印加電流
強制印加電流は、集積ＰＰＭＵの場合と同じように拡張ＰＰＭＵに設定する。Ａｍｐｌｉｆｉｅｒ_Ａ１に対するＥＸＴ_ＳＥＮＳＥフィードバックが開く。Ａｍｐｌｉｆｉｅｒ_Ａ１の負入力にＭＩ_ＯＵＴ信号をフィードバックする。これについては、図２に示す。ＩＦＯＲＣＥについては、目的の出力電流を表す電圧に設定する。ＤＯＵＴは電圧が増減し、Ｉ１における電流が増減するとともに、Ｉ２における電流が増減する。このため、ＲＳＥＮＳＥの電流がＭＩ_ＯＵＴ＝ＩＦＯＲＣＥになるまで、Ｑ３Ｐをソースとする電流が増減し、Ｑ３Ｎの電流が増減する。Ｑ３Ｐ/Ｑ４Ｐ＝１およびＱ３Ｎ/Ｑ４Ｎ＝１のスケーリングを考慮すると、ＤＯＵＴ_ＨＶ出力に等価電流が流れることになる。ＩＯＵＴ＝ＭＩ_ＯＵＴ/ＲＳＥＮＳＥであり、また上記のようにＭＩ_ＯＵＴ＝ＩＦＯＲＣＥであるため、ＭＩ_ＯＵＴの代わりにＩＦＯＲＣＥを代入すると、ＩＯＵＴ＝ＩＦＯＲＣＥ/ＲＳＥＮＳＥになる。ＥＸＴ_ＳＥＮＳＥ＝ＤＯＵＴ_ＨＶ＊１＊Ｒ１/（Ｒ１＋Ｒ２）であるため、ＥＸＴ_ＳＥＮＳＥにおける電圧を測定することによって電圧を測定できる。
【００１７】
従って、ＤＯＵＴ_ＨＶ＝ＥＸＴ_ＳＥＮＳＥ＊（Ｒ１＋Ｒ２）１Ｒ１を算出することが可能になる。
【００１８】
高Ｚ
また、ＨＶＰＰＭＵの場合、ＨｉＺまたはＨｉインピーダンス状態になることが望ましい。これは、Ｖ/Ｉコンバーターをオフし、ダイオードＱ３Ｐ、Ｑ３ＮがＱ４ＰおよびＱ４ＮのゲートをそれぞれＶＰＯＳおよびＶＮＥＧレールに引っ張ることによって実施できる。これによって出力素子Ｑ４ＰおよびＱ４Ｎがオフ状態になり、ＤＯＵＴ_ＨＶがＨｉインピーダンスノードに残ったままになる。
【００１９】
以上の説明で、当業者ならば本発明を十分実施できるはずであり、また以上の説明は、本発明者が意図している発明の最良の実施態様を説明するものである。本発明の一つの好適な実施態様について十全かつ完全に説明したが、本発明は添付図面に示し、かつ説明してきた正確な構成、寸法関係および操作に限定を受けるものではない。当業者ならば、各種の一部変更、代替構成、改変や等価物を得ることが容易なはずであり、また本発明の精神および範囲から逸脱しなくても適宜実施できるはずである。このような改変などは、代替的な素材、構成成分、構造的な構成、大きさ、形状、形態、機能、操作上の特徴などを包含するものである。
【００２０】
従って、以上の記載および説明は特許請求の範囲に記載の本発明の範囲を制限するものではない。
【符号の説明】
【００２１】
１００：強制印加電圧モード
２００：強制印加電流モード
【図１】
2017529546.tif 000003
【図２】
2017529546.tif 000004
【国際調査報告】
2017529546.tif 000005