(57)【要約】【課題】  本発明の実施形態は、低電力用の広帯域非同期式ＢＰＳＫ復調方法とその回路の構成に関する。【解決手段】ＢＰＳＫ復調回路の構成において、側波帯分離および下側波帯信号遅延部、データ復調部、およびデータクロック復元部を含む、低電力用の広帯域非同期式位相偏移変調復調回路を提供する。【選択図】    図１
2017536063.tif 000002
【特許請求の範囲】
【請求項１】
位相１８０度に整列した１次側波帯フィルタを利用して側波帯差動出力比較器の位相を合わせてジッタを減らした、低電力用の広帯域非同期式ＢＰＳＫ復調回路構成であって、
変調された差動信号を遮断周波数がキャリア周波数である１次フィルタによって下側波帯と上側波帯に分離したアナログ信号をそれぞれ差動出力比較器によって正位相信号と逆位相信号をデジタル化し、下側波帯デジタル信号を予め設定された位相だけ遅延させたデジタル信号と上側波帯デジタル信号を出力する側波帯分離および下側波帯信号遅延部、
前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号を利用してデータ復調のための検出クロックとして使用するグリッチが含まれた第１シンボルエッジ信号を生成し、前記遅延された下側波帯逆位相デジタル信号と前記上側波帯正位相デジタル信号を利用してデータ復調のための検出クロックとして使用するグリッチが含まれた第２シンボルエッジ信号を生成し、この第１シンボルエッジ信号と第２シンボルエッジ信号を重ねるようにすることによってグリッチを減らした第３シンボルエッジ信号を生成し、この信号からデグリッチフィルタによって完全にグリッチを無くしたシンボルエッジ信号を生成し、前記シンボルエッジ信号と前記遅延された下側波帯正位相デジタル信号を利用してデータ復調するデータ復調部、および
前記遅延された下側波帯正位相デジタル信号と前記復調されたデータ信号を利用してデータクロックを修復するデータクロック復元部
を含み、
前記側波帯分離および下側波帯信号遅延部は、
前記変調された差動信号を下側波帯として分離する遮断周波数がキャリア周波数である１次ローパスフィルタ（１ｓｔ  Ｏｒｄｅｒ  ＬＰＦ）、
前記１次ＬＰＦによって分離した下側波帯アナログ信号を正位相と逆位相のデジタル信号に変換する第１差動出力比較器（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｏｕｔｐｕｔ  Ｃｏｍｐａｒａｔｏｒ）、
前記下側波帯正位相デジタル信号を予め設定された位相だけ遅延させる第１遅延回路、
前記下側波帯逆位相デジタル信号を予め設定された位相だけ遅延させる第２遅延回路、
前記変調された差動信号を上側波帯として分離する遮断周波数がキャリア周波数である１次ハイパス通過フィルタ（１ｓｔ  Ｏｒｄｅｒ  ＨＰＦ）、および
前記１次ＨＰＦによって分離した上側波帯アナログ信号を正位相と逆位相のデジタル信号に変換する第２差動出力比較器（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｏｕｔｐｕｔ  Ｃｏｍｐａｒａｔｏｒ）
を含み、
前記データ復調部は、
前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号を比較する第１Ｅｘｃｌｕｓｉｖｅ−ＯＲゲート、
前記遅延された下側波帯逆位相デジタル信号と前記上側波帯正位相デジタル信号を比較する第２Ｅｘｃｌｕｓｉｖｅ−ＯＲゲート、
前記第１シンボルエッジ信号と前記第２シンボルエッジ信号が重なる部分である前記第３シンボルエッジ信号を生成するＡＮＤゲート、
前記グリッチ除去回路、すなわちグリッチを取り除くアナログまたはデジタル方式のデグリッチフィルタ（Ｄｅｇｌｉｔｃｈ  Ｆｉｌｔｅｒ）、および
前記シンボルエッジ信号をクロック（Ｃ）とし、前記遅延された下側波帯正位相デジタル信号をデータ（Ｄ）入力とするＤ−フリップフロップ（Ｄ−Ｆｌｉｐ−Ｆｌｏｐ）
を含み、
前記データクロック復元部は、
前記遅延された下側波帯正位相デジタル信号と前記復調されたデータ信号を比較するＥｘｃｌｕｓｉｖｅ−ＮＯＲゲート
を含み、
前記１次ＨＰＦと第２差動出力比較器によって分離した上側波帯デジタル信号よりも前記１次ＬＰＦと第１差動出力比較器によって分離した下側波帯デジタル信号がキャリア周波数の１／４周期だけ遅くなるが、遅延回路によってキャリア周波数の１／４周期だけさらに遅れるようにし、位相差を１８０度に整列した二対の信号を利用するが、前記第１Ｅｘｃｌｕｓｉｖｅ−ＯＲゲートを通じて前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号の差によって現われる前記第１シンボルエッジ信号と、前記第２Ｅｘｃｌｕｓｉｖｅ−ＯＲゲートを通じて前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号の差によって現われる前記第２シンボルエッジ信号が安定的に生成されるようにすることにより、データ復調を低電力用の非同期式によって容易にし、
前記遅延された下側波帯デジタル信号と前記上側波帯デジタル信号の位相を１８０度に整列させるときにグリッチが最小化する位相、すなわち遅延された下側波帯は正位相であり上側波帯は逆位相であるデジタル信号と、遅延された下側波帯は逆位相であり上側波帯は正位相であるデジタル信号の二対がそれぞれ正反対位相となるようにすることにより、シンボルエッジとシンボルエッジの間で遅延された下側波帯と上側波帯デジタル信号が同じ上昇エッジと同じ下降エッジでそれぞれ比較されるようにすることにより、最大にジッタを減らしてグリッチを減らし、
前記第１シンボルエッジ信号と、前記第２シンボルエッジ信号を重ねて生成されたグリッチが最小化した前記第３シンボルエッジ信号を生成することにより、グリッチをさらに減らすと同時に、半導体製造工程によるＣＭＯＳ  ＦＥＴ特性の差と比較器入力オフセットの問題によって変わることを相補的回路によって補い、回路の安全性を高めて収率を向上させること
を特徴とする、低電力用の広帯域非同期式位相偏移変調復調回路。
【請求項２】
前記側波帯分離および下側波帯信号遅延部は、下側波帯を分離する１次ＬＰＦ、上側波帯を分離する１次ＨＰＦ、およびそれぞれ分離した側波帯をデジタル化するそれぞれの差動出力比較器と遅延回路を含み、
キャリア周波数が遮断周波数である前記１次ＬＰＦのアナログ出力が変調されたＢＰＳＫ信号よりもキャリア周波数のπ／４、すなわち１／８周期だけ遅くなる下側波帯アナログ信号を第１差動出力比較器によってデジタル化した下側波帯デジタル信号を生成し、
キャリア周波数が遮断周波数である前記１次ＨＰＦのアナログ出力が変調されたＢＰＳＫ信号よりもキャリア周波数のπ／４、すなわち１／８周期だけ速くなる上側波帯アナログ信号を第２比較器によってデジタル化した上側波帯デジタル信号を生成して、
前記１次ＬＰＦ出力信号と前記１次ＨＰＦ出力信号の位相差は、キャリア周波数を中心に下側波帯から上側波帯までπ／２で一定するようになり、変調されたＢＰＳＫ信号の位相変換時点を安定的に見つけ出すようにし、
前記下側波帯信号を前記第１差動出力比較器によってデジタル化した下側波帯デジタル信号を前記遅延回路によって遅延された下側波帯デジタル信号と前記上側波帯信号を前記第２差動出力比較器によってデジタル化した上側波帯デジタル信号の位相が正反対位相になるようにし、前記遅延された下側波帯デジタル信号と前記上側波帯デジタル信号が同じ上昇エッジと同じ下降エッジでそれぞれ比較されるようにすることにより、最大にジッタを減らしてグリッチが最小化されるようにすること
を特徴とする、請求項１に記載の低電力用の広帯域非同期式位相偏移変調復調回路。
【請求項３】
前記データ復調部は、Ｄ−フリップフロップを含み、
前記遅延された下側波帯正位相デジタル信号をデータ（Ｄ）入力とし、前記グリッチがないシンボルエッジ信号をクロック（Ｃ）に入力したＤ−フリップフロップ（Ｄ−Ｆｌｉｐ−Ｆｌｏｐ）によってクロックの下降エッジに同期されたデータを復調すること
を特徴とする、請求項１に記載の低電力用の広帯域非同期式位相偏移変調復調回路。
【請求項４】
前記データクロック復元部は、否定排他的論理和（Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ）ゲートを含み、
前記Ｅｘｃｌｕｓｉｖｅ−ＮＯＲゲートの入力により、前記遅延された下側波帯正位相デジタル信号と前記復調されたデータ信号を使用し、
前記Ｅｘｃｌｕｓｉｖｅ−ＮＯＲゲートの出力によってデータクロック信号を修復すること
を特徴とする、請求項１に記載の低電力用の広帯域非同期式位相偏移変調復調回路。
【請求項５】
位相１８０度に整列した１次側波帯フィルタを利用して側波帯差動出力比較器の位相を合わせてジッタを減らした、低電力用の広帯域非同期式ＢＰＳＫ復調回路の、安全性は低いが簡便化された構成であって、
変調された差動信号を遮断周波数がキャリア周波数である１次フィルタによって下側波帯と上側波帯に分離したアナログ信号をそれぞれ比較器によってデジタル化し、下側波帯デジタル信号を予め設定された位相だけ遅延させたデジタル信号と上側波帯デジタル信号を出力する側波帯分離および下側波帯信号遅延部、
前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号を利用してデータ復調のための検出クロックとして使用するグリッチが含まれたシンボルエッジ信号を生成し、この信号からデグリッチフィルタによって完全にグリッチを無くしたシンボルエッジ信号を生成し、前記シンボルエッジ信号と前記遅延された下側波帯正位相デジタル信号を利用してデータ復調するデータ復調部、および
前記遅延された下側波帯正位相デジタル信号と前記復調されたデータ信号を利用してデータクロックを修復するデータクロック復元部
を含み、
前記側波帯分離および下側波帯信号遅延部は、
前記変調された差動信号を下側波帯として分離する遮断周波数がキャリア周波数である１次ローパスフィルタ（１ｓｔ  Ｏｒｄｅｒ  ＬＰＦ）、
前記１次ＬＰＦによって分離した下側波帯アナログ信号を正位相のデジタル信号に変換する第１比較器（Ｃｏｍｐａｒａｔｏｒ）、
前記下側波帯正位相デジタル信号を予め設定された位相だけ遅延させる遅延回路、
前記変調された差動信号を上側波帯として分離する遮断周波数がキャリア周波数である１次ハイパスフィルタ（１ｓｔ  Ｏｒｄｅｒ  ＨＰＦ）、および
前記１次ＨＰＦによって分離した上側波帯アナログ信号を逆位相のデジタル信号に変換する第２比較器（Ｃｏｍｐａｒａｔｏｒ）
を含み、
前記データ復調部は、
前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号を比較するＥｘｃｌｕｓｉｖｅ−ＯＲゲート、
前記グリッチ除去回路、すなわちグリッチを取り除くアナログまたはデジタル方式のデグリッチフィルタ（Ｄｅｇｌｉｔｃｈ  Ｆｉｌｔｅｒ）、および
前記シンボルエッジ信号をクロック（Ｃ）とし、前記遅延された下側波帯正位相デジタル信号をデータ（Ｄ）入力とするＤ−フリップフロップ（Ｄ−Ｆｌｉｐ−Ｆｌｏｐ）
を含み、
前記データクロック復元部は、
前記遅延された下側波帯正位相デジタル信号と前記復調されたデータ信号を比較するＥｘｃｌｕｓｉｖｅ−ＮＯＲゲート
を含み、
前記１次ＨＰＦと第２比較器によって分離した上側波帯デジタル信号よりも前記１次ＬＰＦと第１比較器によって分離した下側波帯デジタル信号がキャリア周波数の１／４周期だけ遅くなるが、遅延回路によってキャリア周波数の１／４周期だけさらに遅れるようにし、位相差を１８０度に整列した一対の信号を利用するが、前記Ｅｘｃｌｕｓｉｖｅ−ＯＲゲートを通じて前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号の差によって現われる前記シンボルエッジ信号が安定的に生成されるようにすることにより、データ復調を低電力用の非同期式によって容易にし、
前記遅延された下側波帯デジタル信号と前記上側波帯デジタル信号の位相を１８０度に整列させるときにグリッチが最小化となる位相、すなわち遅延された下側波帯は正位相であり上側波帯は逆位相であるデジタル信号の一対が正反対位相になるようにすることにより、シンボルエッジとシンボルエッジの間で遅延された下側波帯と上側波帯デジタル信号が同じ上昇エッジと同じ下降エッジでそれぞれ比較されるようにすることにより、最大にジッタを減らしてグリッチを減らすと同時に、半導体製造工程によるＣＭＯＳ  ＦＥＴ特性の差と比較器入力オフセット問題によって変わることを相補的に補い、回路の安全性を高めて収率を向上させること
を特徴とする、低電力用の広帯域非同期式位相偏移変調復調回路。
【請求項６】
位相１８０度に整列した１次側波帯フィルタを利用して側波帯差動出力比較器の位相を合わせてジッタを減らした、低電力用の広帯域非同期式ＢＰＳＫ復調方法であって、
変調された差動信号を遮断周波数がキャリア周波数である１次フィルタと差動出力比較器によって下側波帯と上側波帯の正位相および逆位相デジタル信号を生成し、下側波帯の正位相および逆位相デジタル信号を予め設定された位相だけ遅延させたデジタル信号と上側波帯の正位相および逆位相デジタル信号を出力する側波帯分離および下側波帯信号遅延段階、
前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号を利用してデータ復調のための検出クロックとして使用されるグリッチが含まれた第１シンボルエッジ信号を生成し、前記遅延された下側波帯逆位相デジタル信号と前記上側波帯正位相デジタル信号を利用してデータ復調のための検出クロックとして使用されるグリッチが含まれた第２シンボルエッジ信号を生成し、この第１シンボルエッジ信号と第２シンボルエッジ信号を重ねるようにすることによってグリッチを減らした第３シンボルエッジ信号を生成し、この信号からグリッチ除去回路によって完全にグリッチを無くしたシンボルエッジ信号を生成し、前記シンボルエッジ信号と前記遅延された下側波帯正位相デジタル信号を利用してデータ復調する段階、および
前記遅延された下側波帯正位相デジタル信号と前記復調されたデータ信号を利用してデータクロックを修復する段階
を含み、
前記側波帯分離および下側波帯信号遅延段階は、
前記変調された差動信号を遮断周波数がキャリア周波数である１次ローパスフィルタ（１ｓｔ  Ｏｒｄｅｒ  ＬＰＦ）によって下側波帯に分離する段階、
前記１次ＬＰＦによって分離した下側波帯アナログ信号を第１差動出力比較器によってデジタル差動信号に変換する段階、
前記下側波帯デジタル差動信号を予め設定された位相だけ遅延させる遅延段階、
前記変調された差動信号を遮断周波数がキャリア周波数である１次ハイパスフィルタ（１ｓｔ  Ｏｒｄｅｒ  ＨＰＦ）によって上側波帯に分離する段階、および
前記１次ＨＰＦによって分離した上側波帯アナログ信号を第２差動出力比較器によってデジタル信号に変換する段階
を含み、
前記データ復調する段階は、
前記第１Ｅｘｃｌｕｓｉｖｅ−ＯＲゲートによって前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号を比較する段階、
前記第２Ｅｘｃｌｕｓｉｖｅ−ＯＲゲートによって前記遅延された下側波帯逆位相デジタル信号と前記上側波帯正位相デジタル信号を比較する段階、
前記ＡＮＤゲートによって前記第１シンボルエッジ信号と第２シンボルエッジ信号の重なる部分であるグリッチが少ない第３シンボルエッジ信号を生成する段階、
前記第３シンボルエッジ信号から前記グリッチ除去回路、すなわちアナログまたはデジタル方式のデグリッチフィルタ（Ｄｅｇｌｉｔｃｈ  Ｆｉｌｔｅｒ）によってグリッチのないシンボルエッジ信号を生成する段階、および
前記Ｄ−フリップフロップを通じて前記シンボルエッジ信号をクロック（Ｃ）とし、前記遅延された下側波帯正位相デジタル信号をデータ（Ｄ）入力としてデータ復調する段階
を含み、
前記データクロックを修復する段階は、
前記Ｅｘｃｌｕｓｉｖｅ−ＮＯＲゲートによって前記遅延された下側波帯正位相デジタル信号と前記復調されたデータ信号を比較してデータクロックを修復する段階
を含み、
前記１次ＨＰＦと第２差動出力比較器によって分離した上側波帯デジタル信号よりも前記１次ＬＰＦと第１差動出力比較器によって分離した下側波帯デジタル信号がキャリア周波数の１／４周期だけ遅くなるが、遅延回路によってキャリア周波数の１／４周期だけさらに遅れるようにし、１８０度に整列した二対の信号を利用するが、前記第１Ｅｘｃｌｕｓｉｖｅ−ＯＲゲートを通じて前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号の差によって現われる前記第１シンボルエッジ信号と、前記第２Ｅｘｃｌｕｓｉｖｅ−ＯＲゲートを通じて前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号の差によって現われる前記第２シンボルエッジ信号が安定的に生成されるようにすることにより、データ復調を低電力用の非同期式によって容易にし、
前記遅延された下側波帯デジタル信号と前記上側波帯デジタル信号の位相を１８０度に整列させるときにグリッチが最小化する位相、すなわち遅延された下側波帯は正位相であり上側波帯は逆位相であるデジタル信号と、遅延された下側波帯は逆位相であり上側波帯は正位相であるデジタル信号の二対がそれぞれ正反対位相になるようにすることにより、シンボルエッジとシンボルエッジの間で遅延された下側波帯と上側波帯デジタル信号が同じ上昇エッジと同じ下降エッジでそれぞれ比較されるようにすることにより、最大にジッタを減らしてグリッチを減らし、
前記第１シンボルエッジ信号と、前記第２シンボルエッジ信号を重ねて生成されたグリッチが最小化された前記第３シンボルエッジ信号を生成することによってグリッチをさらに減らすと同時に、半導体製造工程によるＣＭＯＳ  ＦＥＴ特性の差と比較器入力オフセット問題によって変わることを相補的回路によって補い、回路の安全性を高めて収率を向上させること
を特徴とする、低電力用の広帯域非同期式位相偏移変調復調方法。
【請求項７】
位相１８０度に整列した１次側波帯フィルタを利用して側波帯差動出力比較器の位相を合わせてジッタを減らした、低電力用の広帯域非同期式ＢＰＳＫ復調方法の、安全性は低いが簡便化された構成であって、
変調された差動信号を遮断周波数がキャリア周波数である１次フィルタと比較器によって下側波帯と上側波帯のデジタル信号を生成し、下側波帯のデジタル信号を予め設定された位相だけ遅延させたデジタル信号と上側波帯のデジタル信号を出力する側波帯分離および下側波帯信号遅延段階、
前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号を利用してデータ復調のための検出クロックとして使用されるグリッチが含まれたシンボルエッジ信号を生成し、この信号からグリッチ除去回路によって完全にグリッチを無くしたシンボルエッジ信号を生成し、前記シンボルエッジ信号と前記遅延された下側波帯正位相デジタル信号を利用してデータ復調する段階、および
前記遅延された下側波帯正位相デジタル信号と前記復調されたデータ信号を利用してデータクロックを修復する段階
を含み、
前記側波帯分離および下側波帯信号遅延段階は、
前記変調された差動信号を遮断周波数がキャリア周波数である１次ローパスフィルタ（１ｓｔ  Ｏｒｄｅｒ  ＬＰＦ）によって下側波帯に分離する段階、
前記１次ＬＰＦによって分離した下側波帯アナログ信号を第１比較器によってデジタル差動信号に変換する段階、
前記下側波帯デジタル信号を予め設定された位相だけ遅延させる遅延段階、
前記変調された差動信号を遮断周波数がキャリア周波数である１次ハイパスフィルタ（１ｓｔ  Ｏｒｄｅｒ  ＨＰＦ）によって上側波帯に分離する段階、および
前記１次ＨＰＦによって分離した上側波帯アナログ信号を第２差動出力比較器によってデジタル信号に変換する段階
を含み、
前記データ復調する段階は、
前記Ｅｘｃｌｕｓｉｖｅ−ＯＲゲートによって前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号を比較する段階、
前記グリッチ除去回路、すなわちアナログまたはデジタル方式のデグリッチフィルタ（Ｄｅｇｌｉｔｃｈ  Ｆｉｌｔｅｒ）によってグリッチの無いシンボルエッジ信号を生成する段階、および
前記Ｄ−フリップフロップによって前記シンボルエッジ信号をクロック（Ｃ）とし、前記遅延された下側波帯正位相デジタル信号をデータ（Ｄ）入力としてデータ復調する段階
を含み、
前記データクロックを修復する段階は、
前記Ｅｘｃｌｕｓｉｖｅ−ＮＯＲゲートによって前記遅延された下側波帯正位相デジタル信号と前記復調されたデータ信号を比較してデータクロックを修復する段階
を含み、
前記１次ＨＰＦと第２比較器によって分離した上側波帯デジタル信号よりも前記１次ＬＰＦと第１比較器によって分離した下側波帯デジタル信号がキャリア周波数の１／４周期だけ遅くなるが、遅延回路でキャリア周波数の１／４周期だけさらに遅れるようにして１８０度に整列した一対の信号を利用するが、前記Ｅｘｃｌｕｓｉｖｅ−ＯＲゲートを通じて前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号の差によって現われる前記シンボルエッジ信号が安定的に生成されるようにすることにより、データ復調を低電力用の非同期式によって容易にし、
前記遅延された下側波帯デジタル信号と前記上側波帯デジタル信号の位相を１８０度に整列させるときにグリッチが最小化となる位相、すなわち遅延された下側波帯は正位相であり上側波帯は逆位相であるデジタル信号の一対が正反対位相になるようにすることにより、シンボルエッジとシンボルエッジの間で遅延された下側波帯と上側波帯デジタル信号が同じ上昇エッジと同じ下降エッジでそれぞれ比較されるようにすることにより、最大にジッタを減らしてグリッチを減らすと同時に、半導体製造工程によるＣＭＯＳ  ＦＥＴ特性の差と比較器入力オフセット問題によって変わることを相補的に補い、回路の安全性を高めて収率を向上させること
を特徴とする、低電力用の広帯域非同期式位相偏移変調復調方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＢＰＳＫ変調信号の下側波帯を通過した１次側波帯フィルタの出力を差動出力比較器によってデジタル化し、これをキャリア周波数のπ／２だけ遅延させた信号と上側波帯を通過した１次側波帯フィルタの出力を差動出力比較器によってデジタル化した信号を位相１８０度に整列させながら、グリッチが最小となるように側波帯差動出力比較器の位相を合わせる下側波帯正位相と上側波帯逆位相である一対のデジタル信号と下側波帯逆位相と上側波帯正位相であるさらに他の一対のデジタル信号とを利用してデータを復調する、低電力用の広帯域非同期式ＢＰＳＫ復調方法とその回路の構成に関する。
【背景技術】
【０００２】
ＢＰＳＫ（Ｂｉｎａｒｙ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ：位相偏移変調）信号は、キャリアを抑圧した両側波帯信号であって、キャリア信号を自体信号として抽出することができないという問題により、内部発振器によってキャリアを生成して同期化させる同期式ＢＰＳＫ復調方法を使用する。
【０００３】
ＢＰＳＫの復調は、基本的な方式として、ＣＯＳＴＡＳ  ｌｏｏｐがあるのに回路が複雑であり、内部発振器を含む帰還ループを使用することによって電力消耗が多く、送信速度に限界がある。Ａｎａｌｏｇ  ＩｎｔｅｇｒａｔｏｒとＳｗｉｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ  Ｕｎｉｔｓを使用した非同期式ＤＰＳＫ復調回路は、内部発振回路とＡｎａｌｏｇ  ｉｎｔｅｇｒａｔｏｒによって電力消耗が多く、回路が複雑である上に、回路を含むチップの面積が大きくなり、パケット（Ｐａｃｋｅｔ）内にエラーが１つ生じただけでも全体を捨てなければならないという問題がある。さらに、半導体製造工程によるＣＭＯＳ  ＦＥＴの特性差と比較器入力オフセット（Ｏｆｆ−ｓｅｔ）による信号歪曲問題により、収率（Ｙｉｅｌｄ）の減少が生じている。
【０００４】
ＢＰＳＫ復調回路と関連し、特許文献１では、復調装置における同期信号生成部を通じて安定的に実施する変調および復調回路装置について記載している。ＰＳＫ復調回路と関連し、特許文献２では、内部発振器なく非同期式によって実施する復調方法について記載している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国登録特許第１０−０３６５９８２号
【特許文献２】韓国登録特許第１０−１４１７５９３号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、既存のＢＰＳＫ信号の復調方式において、送信速度と回路の複雑度、さらには電力消耗に関する問題を解決するために、１次側波帯フィルタの位相差を１８０度に整列させると同時に、シンボルエッジ信号のグリッチが最小となるように側波帯差動出力比較器の信号位相を合わせてジッタを減らすことにより、回路の安全性を高めて集積回路の収率を高めた、ＢＰＳＫ復調回路とその方法を提供する。
【０００７】
広帯域デジタルデータを送信し、低電力用であると同時に、回路が簡単な非同期式ＢＰＳＫ復調回路とその方法を提供し、側波帯差動出力比較器の出力デューティサイクルが半導体製造工程によるＣＭＯＳ  ＦＥＴの特性差と比較器入力オフセット問題によって変化するが、ジッタを減らしてグリッチが最小となるように下側波帯差動出力比較器と上側波帯差動出力比較器の位相を合わせた相補的回路によって補うことにより、回路の安全性を高めて収率を改善させた回路として実現する。
【課題を解決するための手段】
【０００８】
ＢＰＳＫ復調回路の構成であって、変調した信号を遮断周波数がキャリア周波数である１次ハイパスフィルタと１次ローパスフィルタによって上側波帯アナログ信号と下側波帯アナログ信号に分離すると、側波帯差動出力比較器の位相差がキャリア周波数のπ／２、すなわち１／４周期に合わせたデジタル信号が現われるが、上側波帯デジタル信号の位相を下側波帯デジタル信号の正反対の位相とするそれぞれ正位相信号と逆位相信号の二対に変換し、上側波帯デジタル信号を直接出力し、下側波帯側波帯デジタル信号をキャリア周波数のπ／２、すなわち１／４周期だけそれぞれ遅延させて出力する側波帯分離および下側波帯信号遅延部、前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号の位相差がπ、すなわち１８０度に整列されたため、位相変化部分で信号の差によって発生する第１シンボルエッジ信号と前記遅延された下側波帯逆位相デジタル信号と前記上側波帯正位相デジタル信号の位相差がπ、すなわち１８０度に整列されたため、位相変化部分で信号の差によって発生する第２シンボルエッジ信号をＡＮＤゲートによって重ねることによってグリッチを減らし、デグリッチフィルタによってグリッチが取り除かれたシンボルエッジ信号を生成し、Ｄ−フリップフロップのクロックに加え、前記遅延された下側波帯正位相デジタル信号をデータ（Ｄ）入力に加えてデータを復調するデータ復調部、前記遅延された下側波帯デジタル信号と前記復調したデータ信号を利用してデータクロックを発生するデータクロック復元部を含む、低電力用の広帯域非同期式位相偏移復調回路が提供されてよい。
【０００９】
一側において、側波帯分離および下側波帯信号遅延部は、ＢＰＳＫに変調した差動信号を上側波帯信号として分離する１次ハイパスフィルタ（１ｓｔ  Ｏｒｄｅｒ  ＨＰＦ）と下側波帯信号として分離する１次ローパスフィルタ（１ｓｔ  Ｏｒｄｅｒ  ＬＰＦ）、および下側波帯と上側波帯を１８０度に整列させるときにグリッチが最小となる位相、すなわち下側波帯正位相と上側波帯逆位相である一対のデジタル信号と下側波帯逆位相と上側波帯正位相であるさらに他の一対のデジタル信号に変換する差動出力比較器（Ｃｏｍｐａｒａｔｏｒ）を含んでよく、下側波帯正位相デジタル信号と下側波帯逆位相デジタル信号を予め設定された位相だけ遅延させるそれぞれの遅延回路を含んでよい。
【００１０】
また他の側面において、データ復調部は、前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号の位相差が１８０度に整列されたため、このデジタル信号の差による位相変化部分を感知する第１Ｅｘｃｌｕｓｉｖｅ−ＯＲゲートを含んでよく、前記遅延された下側波帯逆位相デジタル信号と前記上側波帯正位相デジタル信号の位相差が１８０度に整列されたため、このデジタル信号の差による位相変化部分を感知する第２Ｅｘｃｌｕｓｉｖｅ−ＯＲゲートを含んでよく、
前記第１シンボルエッジ信号と前記第２シンボルエッジ信号を重ねてジッタを減らした第３シンボルエッジ信号を生成するＡＮＤゲートを含んでよく、この３シンボルエッジ信号のグリッチを取り除いて位相感知クロックであるシンボルエッジ信号を生成するデグリッチ（Ｄｅｇｌｉｔｃｈ）フィルタ、およびＤ−フリップフロップをさらに含んでよく、
前記Ｄ−フリップフロップのデータ（Ｄ）入力に前記遅延された下側波帯正位相デジタル信号を入力し、クロック（Ｃ）にグリッチが取り除かれたシンボルエッジ信号を入力することによって復調されたデータ信号が生成されてよい。
【００１１】
また他の側面において、データクロック復元部は、前記遅延された下側波帯正位相デジタル信号と前記復調されたデータ信号を、Ｅｘｃｌｕｓｉｖｅ−ＮＯＲによってデータクロック信号を修復して同期化してよい。
【００１２】
ＢＰＳＫ復調方法において、変調された差動信号を遮断周波数がキャリア周波数である１次ハイパスフィルタと１次ローパスフィルタによって上側波帯アナログ信号と下側波帯アナログ信号に分離すると、側波帯差動出力比較器の位相差がキャリア周波数のπ／２、すなわち１／４周期に合わせたデジタル信号が現われるが、グリッチが最小となるように側波帯差動出力比較器の位相を合わせて下側波帯正位相と上側波帯逆位相である一対のデジタル信号と下側波帯逆位相と上側波帯正位相であるさらに他の一対のデジタル信号に変換し、上側波帯デジタル信号を直接出力し、下側波帯側波帯デジタル信号をキャリア周波数のπ／２、すなわち１／４周期だけそれぞれ遅延させて出力する側波帯分離および下側波帯信号遅延段階、前記遅延された下側波帯正位相デジタル信号と前記上側波帯逆位相デジタル信号の位相差がπ、すなわち１８０度に整列されたため、位相変化部分で信号の差によって発生する第１シンボルエッジ信号と前記遅延された下側波帯逆位相デジタル信号と前記上側波帯正位相デジタル信号の位相差がπ、すなわち１８０度に整列されたため、位相変化部分で信号の差によって発生する第２シンボルエッジ信号をＡＮＤゲートによって重ねることによってグリッチを減らし、デグリッチフィルタによってグリッチが完全に取り除かれたシンボルエッジ信号をクロック（Ｃ）入力とし、前記遅延された下側波帯正位相デジタル信号をデータ（Ｄ）入力とするＤ−フリップフロップによってデータを復調する段階、前記遅延された下側波帯正位相デジタル信号と前記復調されたデータ信号を、Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ（否定排他的論理和）によってデータクロックを修復するデータクロック復元段階を含む、低電力用の広帯域非同期式位相偏移復調方法が提供されてよい。
【発明の効果】
【００１３】
本発明の実施形態によると、広帯域デジタルデータを送信し、低電力用であると同時に、回路が簡単な非同期式ＢＰＳＫ復調回路とその方法を提供することができる。
【００１４】
また、側波帯差動出力比較器の出力デューティサイクルは、半導体製造工程によるＣＭＯＳ  ＦＥＴの特性差と比較器入力オフセット問題によって変化するが、ジッタを減らしてグリッチが最小となるように下側波帯差動出力比較器と上側波帯差動出力比較器の位相を合わせた相補的回路によって補うことにより、回路の安全性を高めて収率を高めることができる。
【００１５】
さらに、低電力消耗が必要な高速デジタル通信機器とモバイル通信機器にも適用可能な復調方式を提供し、Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ（ＳｏＣ）の実現に適するため、利便性と経済性が高い。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態であって、回路の安全性と収率を最大に考慮した、低電力用の広帯域非同期式ＢＰＳＫ復調回路構成を説明するための回路図である。
【図２】本発明の一実施形態であって、１つの遅延回路とＡＮＤゲートと第２Ｅｘｃｌｕｓｉｖｅ−ＯＲゲートを削除し、回路の安全性は低いが簡便化された、低電力用広帯域非同期式ＢＰＳＫ復調回路構成を説明するための回路図である。
【図３】回路の安全性を考慮した既存の発明の一実施形態であって、ランダムデータ（Ｒａｎｄｏｍ  ｄａｔａ）を３２ＭＨｚ周波数のキャリアによってＢＰＳＫ変調した送信側の信号と受信側の復調過程で現われる信号、およびデグリッチフィルタ入力であるグリッチが大きい位相感知信号を示したグラフである。
【図４】回路の安全性を最大に考慮した本発明の一実施形態であって、ランダムデータ（Ｒａｎｄｏｍ  ｄａｔａ）を３２ＭＨｚ周波数のキャリアによってＢＰＳＫ変調した送信側の信号と受信側の復調過程で現われる信号、およびデグリッチ回路入力であるグリッチが小さい位相感知信号を示したグラフである。
【図５】回路の安全性は低いが簡便化された既存の発明の一実施形態であって、ランダムデータ（Ｒａｎｄｏｍ  ｄａｔａ）を３２ＭＨｚ周波数のキャリアによってＢＰＳＫ変調した送信側の信号と受信側の復調過程で現われる信号、およびデグリッチフィルタ入力であるグリッチが大きい位相感知信号を示したグラフである。
【図６】回路の安全性と簡便化を組み合わせた本発明の一実施形態であって、ランダムデータ（Ｒａｎｄｏｍ  ｄａｔａ）を３２ＭＨｚ周波数のキャリアによってＢＰＳＫ変調した送信側の信号と受信側の復調過程で現われる信号、およびデグリッチ回路入力であるグリッチが小さい位相感知信号を示したグラフである。
【図７】本発明の一実施形態であって、回路の安全性と収率を最大に考慮した、低電力用の広帯域非同期式ＢＰＳＫ復調回路で実行される復調方式を説明するためのフローチャートである。
【図８】本発明の一実施形態であって、１つの遅延回路とＡＮＤゲートと第２Ｅｘｃｌｕｓｉｖｅ−ＯＲゲートを削除し、回路の安全性は低いが簡便化された、低電力用の広帯域非同期式ＢＰＳＫ復調回路で実行される復調方式を説明するためのフローチャートである。
【発明を実施するための形態】
【００１７】
以下、ＢＰＳＫ復調回路の構成と復調方法について、添付の図面を参照しながら詳しく説明する。
【００１８】
図１は、本発明の一実施形態における、回路の安全性と収率を最大に考慮した、低電力用の広帯域非同期式ＢＰＳＫ復調回路の構成を説明するための回路図である。図１に示す回路の構成について説明すれば、前記ＢＰＳＫ復調回路は、側波帯分離および下側波帯信号遅延部１１０、データ復調部１２０、データクロック復元部１３０を含んで構成されてよい。
【００１９】
先ず、側波帯分離および下側波帯信号遅延部１１０は、図に示すように、下側波帯アナログ信号を通過する１次ローパスフィルタ（１ｓｔ  ｏｒｄｅｒ  ＬＰＦ）、上側波帯アナログ信号を通過する１次ハイパス通過フィルタ（１ｓｔ  ｏｒｄｅｒ  ＨＰＦ）、下側波帯と上側波帯を１８０度に整列させるときにグリッチが最小となる位相、すなわち下側波帯の正位相と上側波帯の逆位相である一対のデジタル信号と下側波帯の逆位相と上側波帯の正位相であるさらに他の一対のデジタル信号に変換する差動出力比較器（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｏｕｔｐｕｔ  Ｃｏｍｐａｒａｔｏｒｓ）、および下側波帯デジタル信号を予め設定された位相だけ遅延させる遅延回路を含んでよく、復調のために回路に入力される信号、すなわち変調した信号を上側波帯（ＵＳＢ）と下側波帯（ＬＳＢ）をそれぞれ側波帯に分離するが、比較器により、変換したデジタル信号のうち、上側波帯デジタル信号は直接出力し、下側波帯デジタル信号はそれぞれの遅延回路によって遅延された下側波帯デジタル信号を出力する。この側波帯の分離は、遮断周波数がキャリア周波数である１次フィルタによってなされるが、上側波帯は１次ハイパスフィルタ（１ｓｔ  ｏｒｄｅｒ  ｈｉｇｈ−ｐａｓｓ  ｆｉｌｔｅｒ）によって、下側波帯は１次ローパスフィルタ（１ｓｔ  ｏｒｄｅｒ  ｌｏｗ−ｐａｓｓ  ｆｉｌｔｅｒ）によって分離されてよい。
【００２０】
このうち、１次フィルタの出力によって出た下側波帯信号は、上側波帯信号よりもその位相がπ／２、すなわち１／４周期だけ遅く現われるが、下側波帯信号を前記遅延回路によって位相をさらにπ／２、すなわち１／４周期だけさらに遅らせて上側波帯と下側波帯の位相差がπ、すなわち１８０度になるように整列させるときにグリッチが最小となる位相、すなわち上側波帯デジタル信号と遅延した下側波帯デジタル信号のうち、上側波帯正位相信号と遅延した下側波帯逆位相信号が一対である信号と上側波帯逆位相信号と遅延した下側波帯正位相信号が異なる一対である信号によってジッタを最小にすることにより、回路を安定化させて集積回路の収率を高めるようにする。
【００２１】
データ復調部１２０は、図に示すように、第１Ｅｘｃｌｕｓｉｖｅ−ＯＲゲート、第２Ｅｘｃｌｕｓｉｖｅ−ＯＲゲート、ＡＮＤゲート、デグリッチフィルタ、およびＤ−フリップフロップ（Ｆｌｉｐ−Ｆｌｏｐ）を含んで構成されてよく、前記遅延された下側波帯正位相デジタル信号と上側波帯逆位相デジタル信号を第１Ｅｘｃｌｕｓｉｖｅ−ＯＲによって比較し、前記遅延された下側波帯逆位相デジタル信号と上側波帯正位相デジタル信号を第２Ｅｘｃｌｕｓｉｖｅ−ＯＲによって比較することにより、データを検出するための位相変化にしたがって発生するパルス信号である第１シンボルエッジ信号と第２シンボルエッジ信号をＡＮＤゲートによって重ねることでグリッチを減らし、デグリッチフィルタを利用してグリッチを完全に取り除いたシンボルエッジ信号を生成してよい。
【００２２】
前記遅延された下側波帯デジタル差動出力信号と上側波帯デジタル差動出力信号の位相差が１８０度に整列されたため、この信号それぞれのＥｘｃｌｕｓｉｖｅ−ＯＲによって比較することにより、データを検出するための位相変化にしたがって発生するパルス信号である第１シンボルエッジ信号と第２シンボルエッジ信号がジッタによって発生したグリッチを含んで生成されてよい。
【００２３】
前記Ｅｘｃｌｕｓｉｖｅ−ＯＲによって変調信号の位相が変化したそれぞれの時点でπ／２以下のパルス信号が発生するが、前記側波帯分離および下側波帯信号遅延部の比較器で入力オフセットと出力ドライバの上昇遅延（ｔＰＬＨ）と下降遅延（ｔＰＨＬ）の差によって生じた約π／３６のジッタを、比較器によって位相を合わせて取り除いたため、残りの約π／３６の位相変化であるジッタ（Ｊｉｔｔｅｒ）によって生じたグリッチ（Ｇｌｉｔｃｈ）が混ざった第１シンボルエッジ信号と第２シンボルエッジ信号を生成してよい。この第１シンボルエッジ信号と第２シンボルエッジ信号のグリッチは、重なる部分が少ないか無いため、ＡＮＤゲートによってグリッチ（Ｇｌｉｔｃｈ）が最小となる信号を生成することができる。
【００２４】
前記デグリッチフィルタにより、前記グリッチが含まれたパルス信号からグリッチない信号、すなわちシンボルエッジ信号を生成してよい。
【００２５】
前記遅延された下側波帯デジタル信号は、前記Ｄ−フリップフロップのデータ入力として使用されてよく、前記グリッチのないシンボルエッジ信号は、データ復調のための検出クロックとして使用されてよいが、このクロックの下降エッジに同期されたデータを復調してよい。
【００２６】
ここで、Ｄ−フリップフロップのデータ（Ｄ）入力に前記遅延された下側波帯正位相デジタル信号を入力し、説明したように、シンボルエッジ信号をクロック（Ｃ）に入力するようになれば、Ｄ−フリップフロップによって復調されたデータ信号が生成されるようになる。
【００２７】
データクロック復元部１３０は、図に示すように、Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ（否定排他的論理和）ゲートを含んで構成されてよい。
【００２８】
ここで、前記遅延された下側波帯正位相デジタル信号と前記復調されたデータ信号に対してＥｘｃｌｕｓｉｖｅ−ＮＯＲ計算をすることにより、データクロックを修復してよい。
【００２９】
図２は、本発明の一実施形態における、１つの遅延回路とＡＮＤゲートと１つのＥｘｃｌｕｓｉｖｅ−ＯＲゲートを削除し、回路の安全性は低いが簡便化された、低電力用の広帯域非同期式ＢＰＳＫ復調回路構成を説明するための回路図である。図２のような回路の構成について説明すれば、ＢＰＳＫ回路は、側波帯分離および下側波帯信号遅延部２１０、データ復調部２２０、データクロック復元部２３０を含んで構成されてよい。
【００３０】
図３は、回路の安全性を考慮した既存の発明の一実施形態であって、３２Ｍｂｐｓ送信速度のランダムデータ（Ｒａｎｄｏｍ  ｄａｔａ）信号と、このランダムデータを３２ＭＨｚ周波数のキャリアによってＢＰＳＫ変調した送信側の信号、および受信側のＢＰＳＫ復調過程で現われる信号を示したグラフである。
【００３１】
グラフを上から下の方向に説明すれば、グラフ（ａ）は、送信側で変調するランダムデータ（Ｒａｎｄｏｍ  ｄａｔａ）信号の実施例を示したものであり、グラフ（ｂ）は、送信側で測定される位相偏移変調信号を示したものであり、グラフ（ｃ）は、受信側同調回路を通過して帯域が制限されたＢＰＳＫ信号を示したものである。
【００３２】
また、グラフ（ｄ）は、ローパスプレフィルタ（ＬＰＰＦ： low-pass pre-filter）を通過した正位相信号を示したものであり、グラフ（ｅ）は、ハイパスプレフィルタ（ＨＰＰＦ: high-pass pre-filter）を通過した正位相信号を示したものであり、ＬＰＰＦのデジタル信号をキャリア（Ｃａｒｒｉｅｒ）周波数の１／４周期、すなわちπ／２だけ遅延させた信号のうち正位相デジタル信号をグラフ（ｆ）に示し、逆位相デジタル信号をグラフ（ｈ）に示し、ＨＰＰＦのデジタル信号のうち正位相信号をグラフ（ｇ）に示し、逆位相信号をグラフ（ｉ）に示した。
【００３３】
また、グラフ（ｊ）は、遅延された下側波帯正位相デジタル信号と上側波帯正位相デジタル信号を第１Ｅｘｃｌｕｓｉｖｅ−ＮＯＲによって計算した、大きなグリッチ（Ｇｌｉｔｃｈ）が含まれた第１シンボルエッジ信号を示したものであり、グラフ（ｋ）は、遅延された下側波帯不正位相デジタル信号と上側波帯逆位相デジタル信号を第２Ｅｘｃｌｕｓｉｖｅ−ＮＯＲによって計算した、大きなグリッチが含まれた第２シンボルエッジ信号を示したものであり、グラフ（ｌ）は、ＡＮＤゲートによってグリッチを減らした第３シンボルエッジ信号を示したものである。
【００３４】
さらに、グラフ（ｍ）は、デグリッチフィルタを通過したシンボルエッジ信号を示したものであり、グラフ（ｎ）は、Ｄ−フリップフロップによって復調されたデータ信号を示したものであり、最後にグラフ（ｏ）は、復元されたデータクロック信号を示したものである。
【００３５】
図４は、回路の安全性を最大に考慮した本発明の一実施形態であって、３２Ｍｂｐｓ送信速度のランダムデータ（Ｒａｎｄｏｍ  ｄａｔａ）信号と、このランダムデータを３２ＭＨｚ周波数のキャリアによってＢＰＳＫ変調した送信側の信号、および受信側のＢＰＳＫ復調過程で現われる信号を示したグラフである。
【００３６】
グラフを上から下の方向に説明すれば、グラフ（ａ）は、送信側で変調するランダムデータ（Ｒａｎｄｏｍ  ｄａｔａ）信号の実施例を示したものであり、グラフ（ｂ）は、送信側で測定される位相偏移変調信号を示したものであり、グラフ（ｃ）は、受信側同調回路を通過して帯域が制限されたＢＰＳＫ信号を示したものである。
【００３７】
また、グラフ（ｄ）は、１次ローパスフィルタ（１ｓｔ  Ｏｒｄｅｒ  ＬＰＦ）を通過した正位相信号を示したものであり、グラフ（ｅ）は、１次ハイパスフィルタ（１ｓｔ  Ｏｒｄｅｒ  ＨＰＦ）を通過した逆位相信号を示したものであり、１次ローパス通過フィルタ（１ｓｔ  Ｏｒｄｅｒ  ＬＰＦ）のデジタル信号をキャリア（Ｃａｒｒｉｅｒ）周波数の１／４周期、すなわちπ／２だけ遅延させた信号のうち正位相デジタル信号をグラフ（ｆ）に示したものであり、逆位相デジタル信号をグラフ（ｈ）に示し、１次ハイパスフィルタ（１ｓｔ  Ｏｒｄｅｒ  ＨＰＦ）のデジタル信号のうち逆位相信号をグラフ（ｇ）に示し、正位相信号をグラフ（ｉ）に示した。
【００３８】
また、グラフ（ｊ）は、遅延された下側波帯正位相デジタル信号と上側波帯逆位相デジタル信号を第１Ｅｘｃｌｕｓｉｖｅ−ＯＲによって計算した、小さいグリッチ（Ｇｌｉｔｃｈ）が含まれた第１シンボルエッジ信号を示したものであり、グラフ（ｋ）は、遅延された下側波帯不正位相デジタル信号と上側波帯正位相デジタル信号を第２Ｅｘｃｌｕｓｉｖｅ−ＮＯＲによって計算した、小さいグリッチが含まれた第２シンボルエッジ信号を示したものであり、グラフ（ｌ）は、ＡＮＤゲートによってグリッチを減らした第３シンボルエッジ信号を示したものである。
【００３９】
さらに、グラフ（ｍ）は、デグリッチフィルタを通過したシンボルエッジ信号を示したものであり、グラフ（ｎ）は、Ｄ−フリップフロップによって復調されたデータ信号を示したものであり、最後にグラフ（ｏ）は、復元されたデータクロック信号を示したものである。
【００４０】
図５は、回路の安全性は低いが簡便化された既存の発明の一実施形態であって、３２Ｍｂｐｓ送信速度のランダムデータ（Ｒａｎｄｏｍ  ｄａｔａ）信号と、このランダムデータを３２ＭＨｚ周波数のキャリアによってＢＰＳＫ変調した送信側の信号、および受信側のＢＰＳＫ復調過程で現われる信号を示したグラフである。
【００４１】
グラフを上から下の方向に説明すれば、グラフ（ａ）は、送信側で変調するランダムデータ（Ｒａｎｄｏｍ  ｄａｔａ）信号の実施例を示したものであり、グラフ（ｂ）は、送信側で測定される位相偏移変調信号を示したものであり、グラフ（ｃ）は、受信側同調回路を通過して帯域が制限されたＢＰＳＫ信号を示したものである。
【００４２】
また、グラフ（ｄ）は、ローパスプレフィルタ（ＬＰＰＦ）を通過した正位相信号を示したものであり、グラフ（ｅ）は、ハイパスプレフィルタ（ＨＰＰＦ）を通過した正位相信号を示したものである、グラフ（ｆ）は、ＬＰＰＦのデジタル信号をキャリア（Ｃａｒｒｉｅｒ）周波数の１／４周期、すなわちπ／２だけ遅延させた正位相デジタル信号を示したものであり、グラフ（ｇ）は、ＨＰＰＦの正位相デジタル信号を示したものである。
【００４３】
また、グラフ（ｈ）は、遅延された下側波帯正位相デジタル信号と上側波帯正位相デジタル信号をＥｘｃｌｕｓｉｖｅ−ＮＯＲによって計算した、大きなグリッチ（Ｇｌｉｔｃｈ）が含まれた信号であり、グラフ（ｉ）は、デグリッチフィルタを通過したシンボルエッジ信号を示したものである。さらに、グラフ（ｊ）は、Ｄ−フリップフロップによって復調されたデータ信号を示したものであり、最後にグラフ（ｋ）は、復元されたデータクロック信号を示したものである。
【００４４】
図６は、回路の安全性と簡便化を組み合わせた本発明の一実施形態であって、３２Ｍｂｐｓ送信速度のランダムデータ（Ｒａｎｄｏｍ  ｄａｔａ）信号と、このランダムデータを３２ＭＨｚ周波数のキャリアによってＢＰＳＫ変調した送信側の信号、および受信側のＢＰＳＫ復調過程で現われる信号を示したグラフである。
【００４５】
グラフを上から下の方向に説明すれば、グラフ（ａ）は、送信側で変調するランダムデータ（Ｒａｎｄｏｍ  ｄａｔａ）信号の実施例を示したものであり、グラフ（ｂ）は、送信側で測定される位相偏移変調信号を示したものであり、グラフ（ｃ）は、受信側同調回路を通過して帯域が制限されたＢＰＳＫ信号を示したものである。
【００４６】
また、グラフ（ｄ）は、１次ローパスフィルタ（１ｓｔ  Ｏｒｄｅｒ  ＬＰＦ）を通過した正位相信号を示したものであり、グラフ（ｅ）は、１次ハイパスフィルタ（１ｓｔ  Ｏｒｄｅｒ  ＨＰＦ）を通過した逆位相信号を示したものであり、グラフ（ｆ）は、１次ローパスフィルタのデジタル信号をキャリア（Ｃａｒｒｉｅｒ）周波数の１／４周期、すなわちπ／２だけ遅延させた正位相デジタル信号を示したものであり、グラフ（ｇ）は、１次ハイパスフィルタの逆位相デジタル信号を示したものである。
【００４７】
また、グラフ（ｈ）は、遅延された下側波帯正位相デジタル信号と上側波帯逆位相デジタル信号をＥｘｃｌｕｓｉｖｅ−ＯＲによって計算した、小さいグリッチ（Ｇｌｉｔｃｈ）が含まれた信号であり、グラフ（ｉ）は、デグリッチフィルタを通過したシンボルエッジ信号を示したものである。さらに、グラフ（ｊ）は、Ｄ−フリップフロップによって復調されたデータ信号を示したものであり、最後にグラフ（ｋ）は、復元されたデータクロック信号を示したものであって、回路の安全性は低いが簡便化された既存の発明の実施形態として図５に表記されたグラフ（ｈ）のグリッチよりも、回路の安全性と簡便化とを組み合わせた本発明の実施形態として図６に表記したグラフ（ｈ）のグリッチが少なくなり、前記図６に表記したグラフ（ｉ）に示されたシンボルエッジ信号のパルス幅は大きくなるため、回路が著しく改善されて安定するという特徴を示した。
【００４８】
図に示された各信号は、大体はきれいな信号で現われ、復調信号は明確な信号に復調されることを確認することができた。このような技術は、０．１８μｍ技術であって、例えば、１Ｇｂｐｓ以上の高速動作でも実現が可能であり、それ以上でも動作が可能な復調方式である。
【００４９】
図７は、本発明の一実施形態における、回路の安全性と収率を最大に考慮した、低電力用の広帯域非同期式ＢＰＳＫ復調回路で実行される復調方式を説明するためのフローチャートであり、図１を参照しながら説明したＢＰＳＫ復調回路の構成によって各段階が実行されてよい。
【００５０】
段階３１０では、変調された信号を上側波帯と下側波帯に分離してデジタル信号にそれぞれ変換してよいが、このとき、遮断周波数がキャリア周波数である１次ＨＰＦと１次ＬＰＦによって上側波帯と下側波帯に分離し、それぞれの差動出力比較器によってデジタル信号に変換されてよく、遅延回路によって下側波帯デジタル信号をキャリア周波数のπ／２だけ遅延させ、遅延された下側波帯デジタル信号を出力するのに、遅延された下側波帯正位相デジタル信号と上側波帯逆位相デジタル信号が一対である信号と、遅延された下側波帯逆位相デジタル信号と上側波帯正位相デジタル信号が異なる一対である信号として出力されてよい。
【００５１】
段階３２０では、段階３１０で出力されたデジタル信号である遅延された下側波帯デジタル信号と上側波帯デジタル信号の位相差を１８０度に整列させ、位相変化部分を見つけ出すことができるようにする。段階３１０で出力された信号のうち、遅延された下側波帯正位相デジタル信号と上側波帯逆位相デジタル信号の位相差が１８０度に整列されたため、この信号を比較することにより、第１Ｅｘｃｌｕｓｉｖｅ−ＯＲによって第１シンボルエッジ信号が生成されてよい。
【００５２】
段階３１０で出力された信号のうち、遅延された下側波帯逆位相デジタル信号と上側波帯正位相デジタル信号の位相差が１８０度に整列されたため、この信号を比較することにより、第２Ｅｘｃｌｕｓｉｖｅ−ＯＲによって第２シンボルエッジ信号が生成されてよく、ＡＮＤゲートによって第１シンボルエッジ信号と第２シンボルエッジ信号を重ねるようにすることにより、差動出力比較器の出力が半導体工程による変化で生じたジッタを減らして第３シンボルエッジ信号が生成されてよく、この信号をデグリッチフィルタによって完全にグリッチが取り除かれたシンボルエッジ信号が生成されてよく、
【００５３】
前記遅延された下側波帯正位相デジタル信号をデータ（Ｄ）入力し、前記シンボルエッジ信号をクロック（Ｃ）に入力したＤ−フリップフロップ（Ｄ−Ｆｌｉｐ−Ｆｌｏｐ）によってデータを復調させてよい。
【００５４】
最後に、段階３３０で、段階３１０で出力された信号、すなわち遅延された下側波帯正位相デジタル信号と段階３２０の復調されたデータをＥｘｃｌｕｓｉｖｅ−ＮＯＲゲートによってデジタルクロックを修復してよい。
【００５５】
図８は、本発明の一実施形態における、１つの遅延回路とＡＮＤゲートと第２Ｅｘｃｌｕｓｉｖｅ−ＯＲゲートを削除し、回路の安全性は低いが簡便化された、低電力用の広帯域非同期式ＢＰＳＫ復調回路で実行される復調方式を説明するためのフローチャートであって、側波帯分離および下側波帯信号遅延段階４１０、データ復調段階４２０、データクロック復元段階４３０を含んで構成されてよく、各段階が実行されてよい。
【００５６】
このような本発明の実施形態により、広帯域デジタルデータを送信し、低電力用であると同時に、回路が簡単な非同期式ＢＰＳＫ復調回路とその方法を提供することができる。これに加え、低電力消耗が必要な素子のデジタル通信にも使用することができる上に、モバイル通信機器にも適用することができる復調方式を提供し、Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ（ＳｏＣ）の実現に適しており、利便性と経済性が高い。
【００５７】
実施形態に係る非同期式のＢＰＳＫ復調方法は、多様なコンピュータ手段によって実行可能なプログラム命令の形態で実現されてコンピュータで読み取り可能な媒体に記録されてもよい。前記コンピュータで読み取り可能な媒体は、データ構造、データファイル、プログラム命令などを単独でまたは組み合わせて含んでもよい。前記媒体に記録されるプログラム命令は、実施形態のために特別に設計されて構成されたものであってもよいし、コンピュータソフトウェア当業者に公知な使用可能なものであってもよい。コンピュータで読み取り可能な記録媒体の例としては、ハードディスク、フロッピー（登録商標）ディスク、および磁気テープのような磁気媒体、ＣＤ−ＲＯＭ、ＤＶＤのような光媒体、フロプティカルディスク（ｆｌｏｐｔｉｃａｌ  ｄｉｓｋ）のような光磁気媒体、およびＲＯＭ、ＲＡＭ、フラッシュメモリなどのようなプログラム命令を格納して実行するように特別に構成されたハードウェア装置が含まれる。プログラム命令の例は、コンパイラによって生成されるもののような機械語コードだけではなく、インタプリタなどを使用してコンピュータによって実行される高級言語コードを含む。上述したハードウェア装置は、実施形態の動作を実行するために１つ以上のソフトウェアモジュールとして動作するように構成されてもよく、その逆も同じである。
【００５８】
以上のように、実施形態を、限定された実施形態と図面に基づいて説明したが、当業者であれば、上述した記載から多様な修正および変形が可能であろう。例えば、説明された技術が、説明された方法とは異なる順序で実行されたり、かつ／あるいは、説明されたシステム、構造、装置、回路などの構成要素が、説明された方法とは異なる形態で結合されたりまたは組み合わされたり、他の構成要素または均等物によって対置されたり置換されたとしても、適切な結果を達成することができる。
【００５９】
したがって、異なる実施形態であっても、特許請求の範囲と均等なものであれば、添付される特許請求の範囲に属する。
【図１】
2017536063.tif 000003
【図２】
2017536063.tif 000004
【図３】
2017536063.tif 000005
【図４】
2017536063.tif 000006
【図５】
2017536063.tif 000007
【図６】
2017536063.tif 000008
【図７】
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【図８】
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【国際調査報告】
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