(57)【要約】  奇数比並列データバスのためのシリアライザおよびデシリアライザが開示される。一実施形態では、奇数個の並列データビットで動作するシリアライザおよびデシリアライザは、ハーフレートクロックで動作してフルクロックレートの直列データストリームを提供する。ハーフレートクロックを提供することによって、シリアライザを組み込んだ集積回路に対する電力および面積が節約される。さらに、7:1シリアライザを提供することによって、バスがMIPI C-PHY規格と適合する。
2017519427.tif 000002
【特許請求の範囲】
【請求項１】
集積回路内の通信インターフェースであって、前記通信インターフェースがシリアライザを備え、前記シリアライザが、
クロック信号を受け取るように構成されたクロック入力部と、
Nが整数である並列の2N+1ビットを受け取るように構成された並列データ入力部であって、分周クロック入力部を備える並列データ入力部と、
前記クロック入力部から前記クロック信号を受け取り、かつ、第1の分周クロック信号を前記分周クロック入力部に出力するように構成された分周器と、
シフトレジスタであって、
N+1個のレジスタの第1の分岐と、
N+1個のレジスタの第2の分岐と、
前記クロック信号を受け取り、かつ、反転クロック信号を前記第1の分岐に提供するように構成されたインバータと、
前記第1の分岐および前記第2の分岐からの出力を前記クロック信号の2倍の周波数で組み合わせる出力部と
を備えるシフトレジスタと、
前記並列データ入力部において受け取ったビットを2つの動作モードのうちの1つに従って前記シフトレジスタ内のレジスタへ経路指定するように構成されたセレクタと
を備える通信インターフェース。
【請求項２】
前記シリアライザが7:1シリアライザであるよう、Nが3である、請求項1に記載の通信インターフェース。
【請求項３】
前記セレクタが複数のマルチプレクサを備える、請求項1に記載の通信インターフェース。
【請求項４】
前記セレクタが複数のスイッチを備える、請求項1に記載の通信インターフェース。
【請求項５】
前記分周器もまた選択信号を前記セレクタに出力する、請求項1に記載の通信インターフェース。
【請求項６】
前記第1の分岐がN個のマルチプレクサをさらに備える、請求項1に記載の通信インターフェース。
【請求項７】
前記分周器がロード信号を前記第1の分岐内の前記N個のマルチプレクサにさらに出力する、請求項6に記載の通信インターフェース。
【請求項８】
前記第1の分岐が、前記2つの動作モードのうちの第1の動作モードで偶数ビットを処理し、また、前記2つの動作モードのうちの第2の動作モードで奇数ビットを処理するように構成される、請求項1に記載の通信インターフェース。
【請求項９】
前記第1の分岐が負のクロックエッジでビットを処理し、前記第2の分岐が正のクロックエッジでビットを処理する、請求項1に記載の通信インターフェース。
【請求項１０】
前記シリアライザが前記2つの動作モードの間で交番する、請求項1に記載の通信インターフェース。
【請求項１１】
セットトップボックス、娯楽ユニット、ナビゲーションデバイス、通信デバイス、固定位置データユニット、モバイル位置データユニット、モバイル電話、セルラー電話、コンピュータ、携帯型コンピュータ、デスクトップコンピュータ、パーソナルデジタルアシスタント(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、無線、衛星無線、音楽プレーヤ、デジタル音楽プレーヤ、携帯型音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤおよび携帯型デジタルビデオプレーヤからなるグループから選択されるデバイスの中に統合される、請求項1に記載の通信インターフェース。
【請求項１２】
通信システムであって、
シリアライザであって、
クロック信号を受け取るように構成されたクロック入力部と、
Nが整数である並列の2N+1ビットを受け取るように構成された並列データ入力部であって、分周クロック入力部を備える並列データ入力部と、
前記クロック入力部から前記クロック信号を受け取り、かつ、第1の分周クロック信号を前記分周クロック入力部に出力するように構成された分周器と、
シフトレジスタであって、
N+1個のレジスタの第1の分岐と、
N+1個のレジスタの第2の分岐と、
前記クロック信号を受け取り、かつ、反転クロック信号を前記第1の分岐に提供するように構成されたインバータと、
前記第1の分岐および前記第2の分岐からの出力を前記クロック信号の2倍の周波数で組み合わせる出力部と
を備えるシフトレジスタと、
前記並列データ入力部において受け取ったビットを2つの動作モードのうちの1つに従って前記シフトレジスタ内のレジスタへ経路指定するように構成されたセレクタと
を備えるシリアライザと、
前記シリアライザの前記出力部に結合された直列バスと、
前記直列バスに結合されたデシリアライザであって、前記直列バスを介して受け取ったビットから並列データ信号を組み立てるように構成されたデシリアライザと
を備える通信システム。
【請求項１３】
Nが3である、請求項12に記載の通信システム。
【請求項１４】
並列データ入力部において並列データビットを受け取るステップと、
前記並列データビットをセレクタに引き渡すステップと、
ハーフレートクロックを使用して第1のモードで動作しているシフトレジスタに前記並列データビットを引き渡すステップと、
前記ハーフレートクロックを使用して第2のモードで動作している前記シフトレジスタに前記並列データビットを引き渡すステップと、
直列ビットストリームをフルレートクロック周波数で組み立てるステップと、
データバスを介して前記直列ビットストリームを送るステップと
を含む方法。
【請求項１５】
レシーバにおいて前記直列ビットストリームを非直列化するステップをさらに含む、請求項14に記載の方法。
【請求項１６】
前記第1のモードと前記第2のモードとの間を交互に選択するステップをさらに含む、請求項14に記載の方法。
【請求項１７】
前記ハーフレートクロックを分周し、かつ、前記分周したクロックを前記並列データ入力部に提供するステップをさらに含む、請求項14に記載の方法。
【請求項１８】
前記並列データ入力部において並列データビットを受け取るステップが、7個の並列データビットを受け取るステップを含む、請求項14に記載の方法。
【請求項１９】
ハーフレートクロックを使用して前記第1のモードで動作している前記シフトレジスタに前記並列データビットを引き渡すステップが、並列データビットを前記シフトレジスタの第1の分岐および第2の分岐に引き渡すステップを含む、請求項14に記載の方法。
【請求項２０】
前記並列データビットを前記シフトレジスタの前記第1の分岐および前記第2の分岐に引き渡すステップが、前記並列データビットを前記第1の分岐または前記第2の分岐に経路指定するためにマルチプレクサを使用するステップを含む、請求項19に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の技術は、一般に、データバスのためのシリアライザおよびデシリアライザに関する。
【背景技術】
【０００２】
コンピューティングデバイスは、通常、複数の全く異なる集積回路(IC)を利用してコンピューティング機能を達成している。これらの全く異なるICは、データバスを介して互いに通信する。ICと、プラグインメモリカード、カメラ、等々などの周辺装置との間に追加データバスが存在し得る。
【０００３】
データバスは並列データ経路を有することができるが、データ経路のうちの特定の経路上のデータは、一般にその性質が直列である。すなわち、データがデータ経路上に一度に1ビットすなわち1シンボルずつ累積され、かつ、置かれる。データ経路の直列の性質は、一部には、多くの個別のデータ経路に対応するためにピンを追加すると、製造コストとIC内の空間要求事項の両方の点で法外に高価になることによって示される。したがって直列化されたデータがデータバス上に準備され、かつ、置かれる。データバスの受信端では、直列化されたデータがその元の形態に集合される(すなわち非直列化される)。シリアライザおよびデシリアライザは、SerDesと呼ばれることもある。偶数本の並列データバス幅(すなわちデータバス内の単一のデータ経路上にたとえば8本、10本、16本、20本のデータラインを取る)のための多くの標準SerDesが存在している。同様に、フルレートSerDes回路機構とハーフレートSerDes回路機構の両方が存在している。
【０００４】
MIPI(登録商標)(Mobile Industry Processor Interface)C-PHY規格における最近の提案は、7対1シリアライザを要求している。偶数ハーフレートの従来の回路構造では、高い信頼性で7対1シリアライザを製造することはできない。フルレート回路構造は、偶数直列化と奇数直列化の両方に対して良好に動作するが、そのような回路構造は、比較的大量の電力を消費する。さらに、フルレート構造は、ハーフレート解決法と比較すると、どちらかと言えば速度が遅い。しかしながら今日までのところ、ものになるハーフレート奇数SerDesは存在していない。したがってハーフレート奇数SerDesが必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
詳細な説明の中で開示される実施形態は、奇数比並列データバスのためのシリアライザおよびデシリアライザを含む。詳細には、奇数個の並列データビットで動作するシリアライザおよびデシリアライザは、ハーフレートクロックで動作してフルクロックレートの直列データストリームを提供する。
【０００６】
ハーフレートクロックを提供することによって、シリアライザを組み込んだ集積回路(IC)に対する電力および面積が節約される。さらに、7:1シリアライザを提供することによって、バスがMIPI C-PHY規格と適合する。
【課題を解決するための手段】
【０００７】
この点に関して、一実施形態では、IC内の通信インターフェースが開示される。通信インターフェースはシリアライザを備え、シリアライザは、クロック信号を受け取るように構成されたクロック入力部と、Nが整数である並列の2N+1ビットを受け取るように構成された並列データ入力部であって、分周クロック入力部を備える並列データ入力部と、クロック入力部からクロック信号を受け取り、かつ、第1の分周クロック信号を分周クロック入力部に出力するように構成された分周器とを備える。シリアライザはまた、シフトレジスタを備え、シフトレジスタは、N+1個のレジスタの第1の分岐と、N+1個のレジスタの第2の分岐と、クロック信号を受け取り、かつ、反転クロック信号を第1の分岐に提供するように構成されたインバータと、第1の分岐および第2の分岐からの出力をクロック信号の2倍の周波数で組み合わせる出力部とを備える。シリアライザはまた、並列データ入力部において受け取ったビットを2つの動作モードのうちの1つに従ってシフトレジスタ内のレジスタへ経路指定するように構成されたセレクタを備える。
【０００８】
別の実施形態では、シリアライザを備える通信システムが開示される。シリアライザは、クロック信号を受け取るように構成されたクロック入力部と、Nが整数である並列の2N+1ビットを受け取るように構成された並列データ入力部であって、分周クロック入力部を備える並列データ入力部とを備える。シリアライザはまた、クロック入力部からクロック信号を受け取り、かつ、第1の分周クロック信号を分周クロック入力部に出力するように構成された分周器と、シフトレジスタとを備える。シフトレジスタは、N+1個のレジスタの第1の分岐と、N+1個のレジスタの第2の分岐と、クロック信号を受け取り、かつ、反転クロック信号を第1の分岐に提供するように構成されたインバータとを備える。また、シフトレジスタは、第1の分岐および第2の分岐からの出力をクロック信号の2倍の周波数で組み合わせる出力部を備える。また、シリアライザは、並列データ入力部において受け取ったビットを2つの動作モードのうちの1つに従ってシフトレジスタ内のレジスタへ経路指定するように構成されたセレクタを備える。また、通信システムは、シリアライザの出力部に結合された直列バスと、直列バスに結合されたデシリアライザであって、直列バスを介して受け取ったビットから並列データ信号を組み立てるように構成されたデシリアライザとを備える。
【０００９】
別の実施形態では、並列データ入力部において並列データビットを受け取るステップと、並列データビットをセレクタに引き渡すステップとを含む方法が開示される。また、方法は、ハーフレートクロックを使用して第1のモードで動作しているシフトレジスタに並列データビットを引き渡すステップと、ハーフレートクロックを使用して第2のモードで動作しているシフトレジスタに並列データビットを引き渡すステップとを含む。また、方法は、直列ビットストリームをフルレートクロック周波数で組み立てるステップと、データバスを介して直列ビットストリームを送るステップとを含む。
【図面の簡単な説明】
【００１０】
【図１】シリアライザと、データバスに結合されたデシリアライザとを有する例示的通信システムのブロック図である。
【図２】本開示の例示的実施形態による、ハーフレートクロックを使用した7:1シリアライザの簡易略図である。
【図３】図2のシリアライザとともに使用するためのロード多重化システムの簡易略図である。
【図４Ａ】第1の動作モードで動作している図2のシリアライザの簡易略図である。
【図４Ｂ】第2の動作モードで動作している図2のシリアライザの簡易略図である。
【図５】図2のシリアライザに使用される分周器などの例示的分周器の簡易略図である。
【図６】図2のシリアライザのベンチ試験回路からの例示的信号出力を示すグラフである。
【図７】本開示の例示的実施形態による、ハーフレートクロックを使用した包括的奇数比シリアライザの簡易略図である。
【図８】図7の包括的シリアライザとともに動作するように構成された包括的奇数比デシリアライザの簡易略図である。
【図９】本開示の例示的実施形態による、シリアライザを使用した例示的プロセスを示すフローチャートである。
【図１０】ハーフレートクロックを使用した奇数比シリアライザの例示的実施形態の簡易略図である。
【図１１】図1の通信システムを含むことができる例示的プロセッサベースシステムのブロック図である。
【発明を実施するための形態】
【００１１】
以下、本開示のいくつかの例示的実施形態について、図面を参照して説明する。「例示的」という語は、本明細書においては、「例、事例または実例として働く」ことを意味するべく使用されている。本明細書において「例示的」として説明されている任意の実施形態は、必ずしも、他の実施形態に優る好ましいものとして、あるいは有利なものとして解釈してはならない。
【００１２】
詳細な説明の中で開示される実施形態は、奇数比並列データバスのためのシリアライザおよびデシリアライザを含む。詳細には、奇数個の並列データビットで動作するシリアライザおよびデシリアライザは、ハーフレートクロックで動作してフルクロックレートの直列データストリームを提供する。
【００１３】
ハーフレートクロックを提供することによって、シリアライザを組み込んだ集積回路に対する電力および面積(すなわちダイサイズまたはチップサイズ)が節約される。さらに、7:1シリアライザを提供することによって、バスがMIPI(登録商標)(Mobile Industry Processor Interface)C-PHY規格と適合する。
【００１４】
この点に関して、図1は、データバス16によってリンクされたシリアライザ12およびデシリアライザ14を有する通信システム10の簡易ブロック図である。シリアライザ12は、並列データ入力部18において2N+1ビットの並列入力を受け取り、また、クロック入力部20においてクロック信号を受け取り、Nは整数である。したがってシリアライザ12は、奇数個の並列ビット(たとえば3個、5個、7個、等々)を受け取る。シリアライザ12は、単一のビットストリームを出力部22においてデータバス16上に出力する。データバス16上の直列データは、デシリアライザ14のレシーバ入力部24において受け取られる。デシリアライザ14はまた、クロック入力部26においてクロック信号を受け取り、かつ、並列データストリームとして2N+1ビットを出力部28に出力する。本開示の実施形態は、任意の奇数個の並列ビットに適用することができるが、7:1シリアライザは、7ビットデータストリームを有するMIPI C-PHYプロトコルをサポートするためのとりわけ重要なシリアライザである。
【００１５】
この点に関して、図2は、並列データ入力部32において7個の並列ビット(d_parallel[0〜6])を受け取る7:1シリアライザ30を示したものである。並列データ入力部32は、ビットごとに1つのそれぞれのレジスタ33(0)〜33(6)から形成されている。ハーフレートクロック信号34は、クロック入力部36においてシリアライザ30に提供される。ハーフレートクロック信号34は、分周クロック信号40を提供するために、この事例では3.5分の1分周である分周器38に提供される。分周クロック信号40は、それぞれのレジスタ33(0)〜33(6)のそれぞれの分周クロック入力部42(0)〜42(6)において並列データ入力部32に提供される。レジスタ33(0)〜33(6)の出力(din[0〜6])は、セレクタ44に結合されている。
【００１６】
引き続いて図2を参照すると、例示的実施形態では、セレクタ44は、レジスタ33ごとに1つのマルチプレクサ(MUX)46(0)〜46(6)から形成されている。図には示されていないが、代替実施形態では、MUX46(0)〜46(6)はスイッチに置き換えることができる。MUX46(0)は、以下でさらに説明されるように、din[0]およびdin[1]を受け取り、選択された信号をシフトレジスタ48に選択的に引き渡す。MUX46(1)は、同様にdin[1]およびdin[0]を受け取り、選択された信号をシフトレジスタ48に引き渡す。MUX46(2)は、din[2]およびdin[3]を受け取り、選択された信号をシフトレジスタ48に引き渡す。MUX46(3)は、同様にdin[3]およびdin[2]を受け取り、選択された信号をシフトレジスタ48に引き渡す。MUX46(4)は、din[4]およびdin[5]を受け取り、選択された信号をシフトレジスタ48に引き渡す。MUX46(5)は、同様にdin[5]およびdin[4]を受け取り、選択された信号をシフトレジスタ48に引き渡す。MUX46(6)は、din[6]およびzero(0)を受け取り、選択された信号をシフトレジスタ48に引き渡す。MUX46は、分周器38によって生成される選択信号によって制御される(分周器38とMUX46との間の接続は、図2が不必要に混乱することがないよう、示されていないことに留意されたい)。
【００１７】
引き続いて図2を参照すると、シフトレジスタ48は、第1の分岐50および第2の分岐52ならびにインバータ54を含む。インバータ54は、ハーフレートクロック信号34を受け取り、反転クロック信号56を第1の分岐50に提供する。第2の分岐52は、クロック信号34の純粋なバージョンを受け取る。第1の分岐50は、レジスタ58(1)〜58(4)を含む。レジスタ58(1)〜58(4)は反転クロック信号56を受け取る。レジスタ58(4)は、セレクタ44からそのデータ信号を受け取る(da[6]または0のいずれか)。レジスタ58(1)〜58(3)は、load_neg(load-としても参照されている)信号に基づいて、先行するレジスタの出力またはセレクタ44からの信号との間を選択する関連するMUX60(1)〜60(3)を有している。したがってたとえばレジスタ58(3)は、レジスタ58(4)の出力またはMUX46(4)の出力(すなわちda[4]またはda[5]のいずれか)を受け取り、MUX60(2)に引き渡される出力を生成する。レジスタ58(1)の出力は、2つのインバータ62、64を通って出力MUX66へ向かう。2つのインバータ62、64はバッファとして作用し、任意選択であることを認識されたい。load_neg信号のソースについては、以下で図3を参照して説明する。
【００１８】
引き続いて図2を参照すると、第2の分岐52は、レジスタ68(1)〜68(4)を含む。レジスタ68は、ハーフレートクロック信号34を受け取る。レジスタ68(4)は、セレクタ44からそのデータ信号を受け取る(da[6]または0のいずれか)。レジスタ68(1)〜68(3)は、load_pos(load+としても参照されている)信号に基づいて、先行するレジスタの出力またはセレクタ44からの信号との間を選択する関連するMUX70(1)〜70(3)を有している。したがってたとえばレジスタ68(3)は、レジスタ68(4)の出力またはMUX46(5)の出力(すなわちda[4]またはda[5]のいずれか)を受け取り、MUX70(2)に引き渡される出力を生成する。レジスタ68(1)の出力は、2つのインバータ72、74を通って出力MUX66へ向かう。この場合も、これらのインバータ72、74はバッファとして作用し、任意選択である。load_pos信号のソースについては、以下で図3を参照して説明する。
【００１９】
引き続いて図2を参照すると、出力MUX66は、ハーフレートクロック信号34の両方のエッジが入力ビットを直列化するために使用されるので、ハーフレートクロック信号34の2倍の実効周波数で直列出力信号d_serialを生成する。
【００２０】
分周器38はまた、図3に示されているロードコントローラ76に引き渡されるload_x信号およびload_y信号を生成する。ロードコントローラ76は、load_xとload_yの両方を受け取り、選択信号に基づいてそれらの間を選択してload_neg(load-)信号を生成する第1のMUX78を含む。同様に、ロードコントローラ76は、load_xとload_yの両方を受け取り(ただし逆の入力部で)、選択信号に基づいてそれらの間を選択してload_pos(load+)信号を生成する第2のMUX80を含む。load_neg信号およびload_pos信号は、シフトレジスタ48のMUX60、70に提供されるロード信号である。
【００２１】
実際には、シリアライザ30は2つのモードで動作し、分周器38からの選択信号に基づいてそれらの間で交番する。この2つのモードは、図4Aおよび図4Bに示されている。この点に関して、図4Aは、第1の分岐50のMUX60がロードコントローラ76からload_neg信号を受け取る第1のモードを示している。同様に、MUX60は、セレクタ44内のMUX46から奇数ビットを受け取る。一方、第2の分岐52のMUX70は、ロードコントローラ76からload_pos信号を受け取り、また、セレクタ44内のMUX46から偶数ビットを受け取る。ゼロ信号はレジスタ58(4)に送られ、したがってレジスタ58(4)はゼロをMUX60(3)に引き渡す。レジスタ68(4)はdin[4]を受け取り、それをMUX70(3)に引き渡す。
【００２２】
図4Bに示されている第2のモードは、本質的に第1のモードと逆であり、第1の分岐50のMUX60は偶数ビットを受け取り、また、第2の分岐52のMUX70は奇数ビットを受け取る。レジスタ58(4)はdin[4]を受け取り、また、レジスタ68(4)はゼロを受け取る。この場合も、選択信号は、事実上、2つのモードの間でシフトレジスタ48をトグルする。
【００２３】
図5は、図2の分周器38として使用することができる例示的分周器90を示したものである。分周器90はハーフレートクロック信号を受け取り、ハーフレートクロック信号を第1のN分の1分周器92に提供し、また、反転ハーフレートクロック信号を第2のN分の1分周器94に提供する。ハーフレートクロック信号は、インバータ96によって反転される。N分の1分周器92、94は、出力をMUX98に提供する。MUX98は、入力をレジスタ100に提供する。レジスタ100は、MUX102からの信号によってクロックされる。MUX102は、ハーフレートクロック信号および反転ハーフレートクロック信号を受け取り、ORゲート104からの選択信号に基づいてそれらの間を選択する。また、MUX98の出力は、N.5分の1に分周されたクロック信号108を形成するために(たとえば分周器38を使用して分周され、これは、3.5分の1に分周された分周クロック信号40である)、インバータ106にも提供される。レジスタ100の出力は、リングカウンタ110およびロード発生器112に引き渡される。リングカウンタ110の出力は、MUX98に引き渡される選択信号、およびORゲート104に引き渡される入力であり、ORゲート104は、シリアライザのための選択信号を生成する。ロード発生器112はまた、インバータ114によって反転されてはいるが、MUX102の出力を受け取る。ロード発生器112の出力は、レジスタ116によって受け取られるload_xである。また、レジスタ116は、MUX102の出力を受け取り、load_yを生成する。上で言及したように、load_xおよびload_yは、ロードコントローラ76(図3)によって使用され、また、選択信号は、シリアライザ30(図2)とロードコントローラ76(図3)の両方によって使用される。
【００２４】
説明されているように実現される場合、シリアライザ30は、図6に示されているグラフ120上に示されている信号を提供することができる。ハーフレートクロック信号34およびN.5分の1に分周された信号(たとえば3.5分の1に分周された分周クロック信号40)に加えて、ORゲート104によって受け取られる様々な選択信号が、シリアライザ30全体を通して使用される選択信号とともに示されている。最後にload_xおよびload_yが示されている。時間スケールが一様であるため、様々な信号がハーフレートクロック信号34の関数として変化する様子が容易に明らかである。
【００２５】
以上の説明は、MIPI C-PHYとのそのユーティリティのため、7:1シリアライザに的が絞られているが、本開示はそれには限定されず、包括的2N+1シリアライザ130が図7に示されている。シリアライザ130は、レジスタ133(1-(2N+1))を有する並列データ入力部132を含む。シリアライザ130は、クロック入力部136においてハーフレートクロック信号134を受け取る。レジスタ133は、セレクタ144およびセレクタ144内のMUX142に提供されるdin[2N:0]を出力する。MUX142の出力はシフトレジスタ148に提供される。シフトレジスタ148は、それぞれレジスタ158(1-(N+1))およびレジスタ168(1-(N+1))を中に有する第1の分岐150および第2の分岐152を有している。同様に、第1の分岐150はMUX160(1-(N))を有しており、また、第2の分岐152はMUX170(1-(N))を有しており、これらのMUXは、セレクタ144から信号を受け取る。インバータ162、164、172、174は、それらが任意選択のバッファである点で、インバータ62、64、72、74とほとんど同じように使用されている。N.5分の1分周器138は、3.5分の1分周器38と同様に動作し、また、インバータ154は、第1の分岐150のためのハーフレートクロック信号134を反転する。したがってシリアライザ130は、要素の数を除き、シリアライザ30と同様である。
【００２６】
7:1または他の2N+1:1比シリアライザが提供されると、デシリアライザが同じく必要であることを認識されたい。理論的には、デシリアライザは、シリアライザと全く逆である。この点に関して、図8は、例示的2N+1デシリアライザ190を示したものである。デシリアライザ190は、レシーバ入力部192において直列データを受け取り、インバータ194、196を使用してデータをバッファする。他のインバータの場合と同様、インバータ194、196は任意選択である。ハーフレートクロック信号198はクロック入力部200に到達し、インバータ202、および分周器138と同様であってもよいN.5分の1分周器204(たとえば分周器138が3.5分の1分周である場合、分周器204もまた3.5分の1分周である)に提供される。デシリアライザ190は、対応するシリアライザよりも単純であるので、分周器204は選択信号のみを出力する(すなわちload_xおよびload_yは不要である)。デシリアライザ190はまた、第1の分岐208および第2の分岐210を有するシフトレジスタ206を含む。第1の分岐208は、インバータ202から反転クロック信号を受け取り、また、第2の分岐210は、クロック入力部200から純粋なクロック信号を受け取る。第1の分岐208は複数のレジスタ212を有している。第2の分岐210は複数のレジスタ214を有している。レジスタ212、214は、次いでMUX216に引き渡されるそれぞれのビットを生成し、MUX216は、レジスタ218において、分周器204からの選択信号に基づいて並列ビットを生成する。
【００２７】
上で説明した実施形態と相俟って、本開示は、図9に示されている直列化および非直列化のプロセス220を提供する。プロセス220は、並列データ入力部32における並列データビットの受取りで始まる(ブロック222)。並列ビットはセレクタ44に引き渡され(ブロック224)、そこで、選択信号に基づいてMUX46によって選択される。選択されたビットは、ハーフレートクロックを使用した第1のモードで、第1の分岐50および第2の分岐52のシフトレジスタに引き渡される(ブロック226)。選択信号が変化し、MUX46は、ハーフレートクロックを使用した第2のモードで、第1の分岐50および第2の分岐52のシフトレジスタに引き渡される異なるビットを選択する(ブロック228)。シフトレジスタ48は、出力MUX66において、第1の分岐50および第2の分岐52の出力をフルデータレートの直列ビットストリームに組み立て(ブロック230)、組み立てられたストリームがデータバス上に引き渡される(ブロック232)。データは、レシーバ、とりわけレシーバ内のデシリアライザにおいて受け取られ、非直列化されて並列ビットに戻される(ブロック234)。
【００２８】
シリアライザ30およびシリアライザ130がとりわけ企図されているが、ハーフレートクロックを使用して奇数比シリアライザを構築する他の方法が存在している。この点に関して、図10は、最初に副デシリアライザ242において奇数個の並列ビットを受け取るシリアライザ240を示したものである。副デシリアライザ242は、奇数個の並列ビットを2倍に拡張し、次いで副シリアライザ244に引き渡される。この時点ではビットの数は偶数であるので、偶数比アーキテクチャを使用することができる。ハーフレートクロック信号246は、副シリアライザ244およびN.5分の1分周器248に提供される。他の分周クロック信号249が副デシリアライザ242に提供される。
【００２９】
本明細書において開示されている実施形態による奇数比シリアライザおよびデシリアライザは、任意のプロセッサベースデバイスの中に提供することができ、あるいは任意のプロセッサベースデバイスの中に統合することができる。非制限の例には、セットトップボックス、娯楽ユニット、ナビゲーションデバイス、通信デバイス、固定位置データユニット、モバイル位置データユニット、モバイル電話、セルラー電話、コンピュータ、携帯型コンピュータ、デスクトップコンピュータ、パーソナルデジタルアシスタント(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、無線、衛星無線、音楽プレーヤ、デジタル音楽プレーヤ、携帯型音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤおよび携帯型デジタルビデオプレーヤがある。
【００３０】
この点に関して、図11は、本明細書において開示されているシリアライザおよびデシリアライザの例示的実施形態を使用した、図1に示されている通信システム10を使用することができるプロセッサベースシステム250の例を示したものである。この例では、プロセッサベースシステム250は、1つまたは複数のプロセッサ254を個々に含む1つまたは複数の中央処理装置(CPU)252を含む。CPU252は、プロセッサ254に結合された、一時的に記憶されたデータに速やかにアクセスするためのキャッシュメモリ256を有することができる。CPU252は、シリアライザ30またはシリアライザ130などを介してシステムバス258に結合されている。通信システム10を利用している他のバスは、プロセッサベースシステム250の中に存在することも可能である。よく知られているように、CPU252は、システムバス258を介してアドレス情報、制御情報およびデータ情報を交換することによってこれらの他のデバイスと通信する。たとえばCPU252は、メモリシステム260にバストランザクション要求を通信することができる。図11には示されていないが、独自のシリアライザおよびデシリアライザを個々に有する複数のバスを提供することができる。さらに、単一の多重経路バス内で複数のシリアライザおよびデシリアライザを使用することも可能である。
【００３１】
他のデバイスは、システムバス258に接続することができる。図11に示されているように、これらのデバイスは、例として、メモリシステム260、1つまたは複数の入力デバイス262、1つまたは複数の出力デバイス264、1つまたは複数のネットワークインターフェースデバイス266、および1つまたは複数のディスプレイコントローラ268を含むことができる。入力デバイス262は、それらに限定されないが、入力キー、スイッチ、音声プロセッサ、等々を始めとする任意のタイプの入力デバイスを含むことができる。出力デバイス264は、それらに限定されないが、音声インジケータ、ビデオインジケータ、他の視覚インジケータ、等々を始めとする任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス266は、ネットワーク270へのデータの交換およびネットワーク270からのデータの交換を可能にするように構成された任意のデバイスであってもよい。ネットワーク270は、それらに限定されないが、有線ネットワークまたはワイヤレスネットワーク、専用ネットワークまたは公衆ネットワーク、ローカルエリアネットワーク(LAN)、広域ローカルエリアネットワーク(WLAN)およびインターネットを始めとする任意のタイプのネットワークであってもよい。ネットワークインターフェースデバイス266は、必要な任意のタイプの通信プロトコルをサポートするように構成することができる。
【００３２】
CPU252は、1つまたは複数のディスプレイ272に送られる情報を制御するために、システムバス258を介してディスプレイコントローラ268にアクセスするように構成することも可能である。ディスプレイコントローラ268は、1つまたは複数のビデオプロセッサ274を介して表示される情報をディスプレイ272に送り、ビデオプロセッサ274は、表示される情報を処理して、ディスプレイ272に適したフォーマットにする。ディスプレイ272は、それらに限定されないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイ、等々を始めとする任意のタイプのディスプレイを含むことができる。
【００３３】
当業者には、さらに、本明細書において開示されている実施形態に関連して説明されている様々な実例論理ブロック、モジュール、回路およびアルゴリズムは、電子ハードウェア、メモリまたは他のコンピュータ可読媒体に記憶されかつプロセッサまたは他の処理デバイスによって実行される命令、あるいは両方の組合せとして実現することができることが認識されよう。本明細書において説明されているデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路(IC)またはICチップに使用することができる。本明細書において開示されているメモリは、任意のタイプおよびサイズのメモリであってもよく、必要な任意のタイプの情報を記憶するように構成することができる。この互換性を明確に示すために、様々な実例構成要素、ブロック、モジュール、回路およびステップは、上では、一般にそれらの機能に関して説明されている。そのような機能が如何にして実現されるかは、特定のアプリケーション、設計選択および/または総合システムに課される設計制約で決まる。当業者は、説明されている機能を特定のアプリケーションごとに可変方式で実現することができるが、そのような実施態様決定は、本開示の範囲を逸脱させるものとして解釈してはならない。
【００３４】
本明細書において開示されている実施形態に関連して説明されている様々な実例論理ブロック、モジュールおよび回路は、本明細書において説明されている機能を実施するように設計された、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)または他のプログラム可能論理デバイス、離散ゲートまたはトランジスタ論理、離散ハードウェア構成要素、またはそれらの任意の組合せを使用して実現または実施ことができる。プロセッサはマイクロプロセッサであってもよいが、代替では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラまたは状態マシンであってもよい。また、プロセッサは、コンピューティングデバイスの組合せ、たとえばDSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、1つまたは複数のマイクロプロセッサとDSPコアの併用、あるいは任意の他のそのような構成として実現することができる。
【００３５】
本明細書において開示されている実施形態は、ハードウェアの中で具体化することができ、また、ハードウェアの中に記憶される命令の中で具体化することができ、たとえばランダムアクセスメモリ(RAM)、フラッシュメモリ、リードオンリメモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、取外し可能ディスク、CD-ROM、または当分野で知られている任意の他の形態のコンピュータ可読媒体に存在することができる。例示的記憶媒体は、プロセッサが記憶媒体から情報を読み出し、かつ、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替では、記憶媒体はプロセッサと一体であってもよい。プロセッサおよび記憶媒体は、ASICに存在することができる。ASICは、遠隔局に存在することができる。代替では、プロセッサおよび記憶媒体は、遠隔局、基地局またはサーバ内の離散構成要素として存在することも可能である。
【００３６】
本明細書における任意の例示的実施形態で説明されている動作ステップは、例および説明を提供するために記述されたものであることにも留意されたい。説明されている動作は、示されているシーケンス以外の多くの異なるシーケンスで実施することができる。さらに、単一の動作ステップで説明されている動作は、実際には多くの異なるステップで実施することができる。さらに、例示的実施形態で説明されている1つまたは複数の動作ステップは、組み合わせることが可能である。フローチャート線図の中で示されている動作ステップは、当業者には容易に明らかであるように、多くの異なる修正が可能であることを理解されたい。また、情報および信号は、任意の様々な異なる技術および技法を使用して表すことができることは当業者には理解されよう。たとえば、上記の説明全体を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光学場または光学粒子、またはそれらの任意の組合せによって表すことができる。
【００３７】
本開示についての以上の説明は、任意の当業者による本開示の構築または使用を可能にするために提供されたものである。当業者には本開示に対する様々な修正が容易に明らかであり、また、本明細書において定義されている一般原理は、本開示の精神または範囲を逸脱することなく、他の変形形態に適用することができる。したがって、本開示は、本明細書において説明されている例および設計に限定されるものではなく、本明細書において開示されている原理および新規な特徴と無矛盾の最も広い範囲が与えられるべきである。
【符号の説明】
【００３８】
10  通信システム
12、240  シリアライザ
14  デシリアライザ
16  データバス
18、32、132  並列データ入力部
20、26、36、136、200  クロック入力部
22、28  出力部
24、192  レシーバ入力部
30  7:1シリアライザ
33(0)〜33(6)、58(1)〜58(4)、68(1)〜68(4)、100、116、133(1-(2N+1))、158(1-(N+1))、168(1-(N+1))、212、214、218  レジスタ
34、134、198、246  ハーフレートクロック信号
38、90  分周器
40  分周クロック信号
42(0)〜42(6)  分周クロック入力部
44、144  セレクタ
46(0)〜46(1)、60(1)〜60(3)、70(1)〜70(3)、98、102、142、160(1-(N))、170(1-(N))、216  マルチプレクサ(MUX)
48、148、206  シフトレジスタ
50、150、208  第1の分岐
52、152、210  第2の分岐
54、62、64、72、74、96、106、114、154、162、164、172、174、194、196、202  インバータ
56  反転クロック信号
66  出力MUX
76  ロードコントローラ
78  第1のMUX
80  第2のMUX
92、94  N分の1  分周器
104  ORゲート
108  N.5分の1に分周されたクロック信号
110  リングカウンタ
112  ロード発生器
130  2N+1シリアライザ
138、204、248  N.5分の1  分周器
190  2N+1デシリアライザ
220  直列化および非直列化のプロセス
242  副デシリアライザ
244  副シリアライザ
249  他の分周クロック信号
250  プロセッサベースシステム
252  中央処理装置(CPU)
254  プロセッサ
256  キャッシュメモリ
258  システムバス
260  メモリシステム
262  入力デバイス
264  出力デバイス
266  ネットワークインターフェースデバイス
268  ディスプレイコントローラ
270  ネットワーク
272  ディスプレイ
274  ビデオプロセッサ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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