(57)【要約】  傾斜側壁カット面を有する隆起ＩＩＩ‐Ｎ半導体構造物を備えるＩＩＩ‐Ｎ半導体ヘテロ構造物を記載している。実施形態では、半極性傾斜側壁カット面に有利に働く横方向のエピタキシャル過成長を利用し、結晶欠陥を鉛直伝播から水平伝播に屈曲させる。実施形態では、任意に、低欠陥密度表面を有する大型の融合ＩＩＩ‐Ｎ半導体構造物を、シリコン基板の（１００）面を露出させるトレンチから過成長させてもよい。ＩＩＩ‐ＮトランジスタなどのＩＩＩ‐Ｎ装置を更に隆起ＩＩＩ‐Ｎ半導体構造物上に形成し、シリコンベースのトランジスタをシリコン基板の他の領域に形成してもよい。
2017533574.tif 000002
【特許請求の範囲】
【請求項１】
半導体ヘテロ構造物であって：
立方結晶性の基板半導体と、
トレンチ材料層内の１つ以上のトレンチ内に配置されて前記基板半導体の表面と交差するウルツ鉱結晶性の隆起半導体構造物と、を備え、
前記隆起半導体構造物は、前記隆起半導体構造物の上面からトレンチ側壁を越えて横方向に配置された前記トレンチ材料層との境界面へ傾斜した一対の傾斜側壁カット面を有する、半導体ヘテロ構造物。
【請求項２】
前記隆起半導体構造物は前記基板半導体の表面にほぼ直交するｃ軸を有するＩＩＩ‐Ｎ半導体を備え、
前記傾斜側壁カット面は、前記ｃ軸に対して非平行かつ非鉛直である半極性面である、請求項１に記載の半導体ヘテロ構造物。
【請求項３】
前記隆起半導体構造物はｃ面が前記基板半導体の（１００）面の平行面から１０度より小さいか等しい大きさでで傾いているＩＩＩ‐Ｎ半導体を備え、
前記傾斜側壁カット面は５０〜８０度の角度で前記ｃ面と交差する半極性面である、請求項１または２に記載の半導体ヘテロ構造物。
【請求項４】
前記傾斜側壁カット面の少なくとも１面は、｛１‐１０１｝、｛１１２２｝及び｛２０２１｝から成る群より選択される半極性面である、請求項３に記載の半導体ヘテロ構造物。
【請求項５】
前記１つ以上のトレンチは第１トレンチ及び第２トレンチを更に含み、
前記隆起半導体構造物は、ｃ面とほぼ平行で前記第１トレンチと前記第２トレンチとの間に延在する上面を有する、請求項１から４のいずれか一項に記載の半導体ヘテロ構造物。
【請求項６】
前記基板半導体の露出面から前記トレンチのｚ高さを通過して延在し、前記一対の傾斜側壁カット面のうちの１面に向かって屈曲する複数の貫通転位を更に備える、請求項５に記載の半導体ヘテロ構造物。
【請求項７】
前記複数の貫通転位は、前記トレンチの側壁近傍に配置される第１の貫通転位、及び前記トレンチの中心線近傍に配置される第２の貫通転位を更に含み、
前記第１の貫通転位は、前記基板半導体に対する第１のｚ高さで前記傾斜側壁カット面の１面に対して屈曲し、この高さは前記第２の貫通転位が前記傾斜側壁カット面の１面に向かって屈曲する第２のｚ高さより低い、請求項６に記載の半導体ヘテロ構造物。
【請求項８】
前記一対の傾斜側壁カット面の少なくとも１面は、前記隆起半導体構造物の上面より少なくとも１桁高い欠陥密度を有する、請求項７に記載の半導体ヘテロ構造物。
【請求項９】
前記１つ以上のトレンチは第１トレンチ及び第２トレンチを更に含み；及び
前記隆起半導体構造物は、
前記基板半導体の（１００）面の平行面から１０度より小さいか等しい大きさで傾いているｃ面を有し、また５０〜８０度の角度で前記ｃ面と交差する第１の一対の傾斜側壁カット面を有する、前記第１トレンチに配置した第１の隆起構造物、及び
前記基板半導体の（１００）面の平行面から１０度より小さいか等しい大きさで傾いているｃ面を有し、また５０〜８０度の角度で前記ｃ面と交差する第２の一対の傾斜側壁カット面を有する、前記第２トレンチに配置した第２の隆起構造物を更に備える、請求項１から８のいずれか一項に記載の半導体ヘテロ構造物。
【請求項１０】
前記第１の一対の傾斜側壁カット面は互いに交差し、前記第２の一対の傾斜側壁カット面は互いに交差する、又は、
前記第１の一対の傾斜側壁カット面は前記ｃ面とほぼ平行な第１の上面により分断され、前記第２の一対の傾斜側壁カット面は前記ｃ面とほぼ平行な第２の上面により分断される、請求項９に記載の半導体ヘテロ構造物。
【請求項１１】
前記隆起半導体構造物のｚ高さは前記トレンチの材料の上面より高く、この高さは前記トレンチの横幅の少なくとも√３／２倍である、請求項１０に記載の半導体ヘテロ構造物。
【請求項１２】
前記隆起半導体構造物のｚ高さは前記トレンチの材料の上面より高く、この高さは２つの隣接するトレンチの間隔幅の３分の１と合計した前記トレンチの横幅の√３／２倍未満である、請求項１０または１１に記載の半導体ヘテロ構造物。
【請求項１３】
前記隆起半導体構造物の表面を露出させ、各々がその下にあるトレンチ材料層内の一対のトレンチ間に横方向に配列されている一対の第２トレンチ、及び、
前記一対の第２トレンチ内に配置され、前記一対の第２トレンチの側壁上に横方向に延在するウルツ鉱結晶性の半導体キャップを更に備える請求項１から１２のいずれか一項に記載の半導体ヘテロ構造物。
【請求項１４】
前記基板半導体の表面は（１００）シリコンを含み、
前記トレンチは前記基板半導体上で＜１１０＞方向に延在し、その横幅は５００ｎｍより小さいか等しい幅であり、
前記傾斜側壁カット面は５０〜８０度の角度でｃ面と交差する半極性面であり、
前記隆起半導体構造物は、前記トレンチ材料層の上面より高いｚ高さは、７５０ｎｍ未満である、請求項１から１３のいずれか一項に記載の半導体ヘテロ構造物。
【請求項１５】
半導体装置であって、
立方結晶性の基板半導体と、
トレンチ材料層内の１つ以上のトレンチ内に配置され、前記基板半導体の表面と交差し、隆起半導体構造物の上面からトレンチの側壁を越えて横方向に配置された前記トレンチ材料層との境界面へと傾斜している一対の傾斜側壁カット面を有するウルツ鉱結晶性の隆起半導体構造物と、
前記傾斜側壁カット面又は前記傾斜側壁カット面を分断する前記隆起半導体構造物の上面の少なくとも１面上に配置した１つ以上の半導体装置層と、を有する半導体ヘテロ構造物、及び、
前記１つ以上の半導体装置層に連結した１つ以上の装置端子が備えられる装置。
【請求項１６】
前記隆起半導体構造物は、ｃ面が前記基板半導体の（１００）面の平行面から１０度より小さいか等しい大きさで傾いているＩＩＩ‐Ｎ半導体を備え、
前記傾斜側壁カット面は前記ｃ面に対して非平行かつ非鉛直である半極性面であり、
前記１つ以上の装置端子は、前記傾斜側壁カット面の少なくとも１面上に配置するか、又は前記傾斜側壁カット面間に延在する前記ｃ面に平行な上面上に配置する、請求項１５に記載の装置。
【請求項１７】
前記隆起半導体構造物はＩＩＩ‐Ｎ半導体を更に備え、
前記半導体装置層は前記隆起半導体構造物とは異なる組成を有するＩＩＩ‐Ｎ分極層を含み、
前記１つ以上の装置端子のうちの第１の装置端子を備えるゲートスタックは、前記隆起半導体構造物の前記ＩＩＩ‐Ｎ分極層及びチャネル領域上に配置し、
ソース端子及びドレイン端子は前記ゲートスタックのそれぞれ反対側に配置する、請求項１６に記載の装置。
【請求項１８】
前記基板半導体の表面は（１００）シリコンを含み、
前記トレンチは、前記基板半導体の表面の＜１１０＞方向に延在し、
前記隆起半導体構造物は、前記基板半導体の表面に平行な前記ｃ面を有し、
傾斜側壁カット面は５０〜８０度の角度で前記ｃ面と交差する半極性面であり、
前記基板半導体、前記ゲートスタック、前記ソース端子及び前記ドレイン端子はそれぞれ、前記ｃ面に平行で前記傾斜側壁カット面間に延在する前記隆起半導体構造物の上面上に配置する、請求項１７に記載の装置。
【請求項１９】
前記一対の傾斜側壁カット面上に前記ゲートスタックを更に配置する請求項１８に記載の装置。
【請求項２０】
前記隆起半導体構造物に隣接する前記基板半導体の表面上に配置したＭＯＳＦＥＴを更に備える請求項１８または１９に記載の装置。
【請求項２１】
半導体ヘテロ構造物を形成する方法であって、
基板上に配置したトレンチ材料層のトレンチ内に露出した立方結晶性の前記基板の表面から、ウルツ鉱結晶性の隆起半導体構造物をエピタキシャル成長させる工程と、
横方向エピタキシャル過成長（ＬＥＯ）プロセス中に前記隆起半導体構造物の側壁を傾斜させることにより、貫通転位をｃ軸からｃ面に屈曲させる工程と、
前記隆起半導体構造物上に１つ以上の装置層を成長させる工程と、が含まれる方法。
【請求項２２】
前記ＬＥＯプロセスは、ｃ軸成長速度の少なくとも２倍の速度で前記隆起半導体構造物を横方向に成長させる工程を更に含み、前記ｃ面に非平行かつ非鉛直であるウルツ鉱結晶性カット面に有利に働く、請求項２１に記載の方法。
【請求項２３】
更に前記基板の表面を露出させる一対のトレンチを誘電体層内にエッチングすることにより、前記トレンチ材料層にトレンチを形成する工程が更に含まれ、
前記隆起半導体構造物を前記トレンチ内でエピタキシャル成長させる工程には、
前記一対のトレンチの各々の中でＩＩＩ‐Ｎ半導体をエピタキシャル成長させる工程が更に含まれ、
前記ＬＥＯプロセスには、
前記一対のトレンチの各々の上に隆起ＩＩＩ‐Ｎ頂点を横方向に成長させ、各隆起ＩＩＩ‐Ｎ頂点は前記トレンチ材料層の一部に延在する交差した傾斜側壁カット面を有している工程、及び、
前記ｃ面に平行な上面を有し、２つの傾斜側壁カット面の間に延在する１つの隆起半導体構造物内に、前記隆起ＩＩＩ‐Ｎ頂点を横方向に成長させる工程が更に含まれ、
当該方法には、前記ｃ面に平行な前記隆起半導体構造物の上面に装置端子を蒸着させる工程が更に含まれる、請求項２１または２２に記載の方法。
【請求項２４】
前記トレンチ内に前記隆起半導体構造物をエピタキシャル成長させる工程には、
第１の成長温度、第１の成長圧力及び第１のＶ／ＩＩＩ比でＩＩＩ‐Ｎ半導体をエピタキシャル成長させる工程が更に含まれ、
前記ＬＥＯを実行する工程には、
前記第１の成長温度より低い第２の成長温度、
前記第１の成長圧力より高い第２の成長圧力、又は
前記第１のＶ／ＩＩＩ比より高い第２のＶ／ＩＩＩ比のうち少なくとも１要件で、前記ＩＩＩ‐Ｎ半導体をエピタキシャル成長させる工程が更に含まれる、請求項２２または２３に記載の方法。
【請求項２５】
前記ＬＥＯを実行する工程には、
１１５０℃より低いか等しい温度の前記第２の成長温度、
３５０Ｔｏｒｒ（４６７ｈＰａ）より低いか等しい圧力の前記第２の成長圧力、及び
少なくとも１００の前記第２のＶ／ＩＩＩ比で前記ＩＩＩ‐Ｎ半導体をエピタキシャル成長させる工程が更に含まれる、請求項２４に記載の方法。
【請求項２６】
（１００）シリコン表面上の＜１１０＞方向に最長の長さを有するトレンチを誘電体層内にエッチングすることにより前記トレンチ材料層にトレンチを形成する工程が更に含まれる方法であって、
前記隆起半導体構造物を前記トレンチ内でエピタキシャル成長させる工程には、ＩＩＩ‐Ｎ半導体をエピタキシャル成長させる工程が更に含まれ、
前記１つ以上の装置層を成長させる工程には、前記傾斜側壁カット面上にＩＩＩ‐Ｎ分極層を成長させる工程が更に含まれ、
当該方法には、
前記分極層上にゲートスタックを蒸着させる工程、ならびに
前記ゲートスタックのそれぞれ反対側に、＜１１０＞方向に配列してソース端子及びドレイン端子を形成する工程が更に含まれる、請求項２１から２５のいずれか一項に記載の方法。
【請求項２７】
前記分極層上に前記ゲートスタックを蒸着させる工程には、前記傾斜側壁カット面上に前記ゲートスタックを蒸着させる工程が更に含まれる、請求項２６に記載の方法。
【請求項２８】
前記（１００）シリコン表面上にＭＯＳＦＥＴを形成する工程が更に含まれる方法であって、前記ＭＯＳＦＥＴを形成する工程には、
前記隆起半導体構造物に隣接する前記（１００）シリコン表面上に第２のゲートスタックを形成する工程、及び、
前記＜１１０＞方向に前記第２のゲートスタックと共に配列させて第２のソース端子及び第２のドレイン端子を形成する工程が更に含まれる、請求項２６または２７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は概して、立方晶基板上にヘテロエピタキシャルに形成したウルツ鉱材料内の欠陥制御に関するものであり、より具体的には、傾斜半極性側壁カット面を有するＩＩＩ‐Ｎ半導体ヘテロ構造物に関する。
【背景技術】
【０００２】
ポータブル電子機器用途における集積回路（ＩＣ）の需要は、半導体装置の集積のレベルを大幅に高めている。開発中の多くの先進的な半導体装置は非シリコン半導体材料を活用し、そのサブセットはウルツ鉱結晶性を有する。代表的なウルツ鉱材料にはＡｇＩ、ＺｎＯ、ＣｄＳ、ＣｄＳｅ、α‐ＳｉＣ、ＢＮ、ＧａＮ、ＡｌＮ、ＩｎＮが挙げられ、このうち最後の３つはＩＩＩ‐Ｎ材料系としてまとめて分類してもよい。ＩＩＩ‐Ｎ材料系は、電力管理ＩＣやＲＦ電力増幅器のような高電圧かつ高周波の用途に特に有望であることが分かっている。高電子移動度トランジスタ（ＨＥＭＴ）及び金属酸化物半導体（ＭＯＳ）ＨＥＭＴなどのＩＩＩ‐Ｎヘテロエピタキシャル（ヘテロ構造）電界効果トランジスタ（ＨＦＥＴ）は、例えばＧａＮ半導体とＡｌＧａＮまたはＡｌＩｎＮなどの別のＩＩＩ‐Ｎ半導体合金との境界面で１つ以上のヘテロ接合を有する半導体ヘテロ構造物を使用している。ＧａＮベースのＨＦＥＴ装置では、比較的広いバンドギャップ（最大３．４ｅＶ）が有利に働き、ＳｉベースのＭＯＳＦＥＴより高い降伏電圧及び高いキャリア移動度を可能にする。ＩＩＩ‐Ｎ材料系はまた、フォトニクス（例えばＬＥＤ）、光起電発電及びセンサにも有用であり、その１つ以上は電子装置プラットフォームに集積するのに有用である可能性がある。
【０００３】
シリコンベースの装置とウルツ鉱半導体材料をベースとする装置とを、集積するためにマルチチップ集積アプローチが利用されている。これらのマルチチップ・アプローチには、スケーリング限界及び性能限界がある。シリコンベースの装置（例えばＣＭＯＳ電界効果トランジスタ）とウルツ鉱材料系を利用する装置とのモノリシック集積化は、格子不整合が大きく（例えばＧａＮとＳｉとの間で最大４１％）、熱膨張係数の不整合が大きい（例えばＳｉとＧａＮとの間で最大１１６％）ために困難である。これらの不整合は、シリコン基板上にエピタキシャル成長したウルツ鉱型半導体薄膜に多数の欠陥をもたらす可能性がある。高機能性半導体装置を形成するには、欠陥伝播を制御する能力がなくては、十分に低い欠陥密度の領域が得られない可能性がある。モノリシック集積化のための１つの技術は例えば３〜１０ミクロン（μｍ）以上の厚い緩衝層に依存する。しかし、このような厚い緩衝材は高価であり、シリコンＣＭＯＳ集積を複雑にする。従って、厚い緩衝材を用いずにＣＭＯＳ互換性基板上にヘテロエピタキシャルに形成されたウルツ鉱材料系における欠陥伝播を管理する構造及び技術が有利である。
【図面の簡単な説明】
【０００４】
本明細書に記載された材料は添付図面において例示として示し、限定するものではない。説明を簡潔かつ明確にするために、図に示した要素は必ずしも縮尺通りに描かれていない。例えば、いくつかの要素の寸法は、明瞭化のために他の要素に対して拡大している場合がある。更に、適切であると考えられる場合、参照番号は、対応の、又は類似の要素を示すために図面間で繰り返し使用している。図面は、以下の通りである。
【０００５】
【図１Ａ】１実施形態に従った、シリコン上のシリコンベースのＭＯＳＦＥＴ、及び傾斜側壁を有するカットしたＩＩＩ‐Ｎヘテロ構造物上のＩＩＩ‐ＮのＨＦＥＴを備えるシステムオンチップ（ＳｏＣ）の等角図である。
【図１Ｂ】１実施形態に従った、ＣＭＯＳ互換シリコン基板上に配置したＩＩＩ‐Ｎヘテロエピタキシャル結晶の拡大等角図である。
【図２Ａ】ウルツ鉱材料系における貫通転位が伝播する可能性がある方向及び面の等角図である。
【図２Ｂ】ウルツ鉱材料系における貫通転位が伝播する可能性がある方向及び面の等角図である。
【図３Ａ】本発明の実施形態における欠陥伝播及び制御のために利用する傾斜結晶面の等角図である。
【図３Ｂ】本発明の実施形態における欠陥伝播及び制御のために利用する傾斜結晶面の等角図である。
【図４Ａ】実施形態に従った、傾斜側壁カット面を有するＩＩＩ‐Ｎヘテロ構造物の等角図である。
【図４Ｂ】実施形態に従った、傾斜側壁カット面を有するＩＩＩ‐Ｎヘテロ構造物の等角図である。
【図４Ｃ】実施形態に従った、傾斜側壁カット面を有するＩＩＩ‐Ｎヘテロ構造物の等角図である。
【図４Ｄ】実施形態に従った、傾斜側壁カット面を有するＩＩＩ‐Ｎヘテロ構造物の等角図である。
【図５Ａ】実施形態に従った、図４Ａに示されるカットしたＩＩＩ‐Ｎヘテロ構造物を組み込んだ半導体装置の等角図である。
【図５Ｂ】実施形態に従った、図４Ｂに示されるカットしたＩＩＩ‐Ｎヘテロ構造物を組み込んだ半導体装置の等角図である。
【図５Ｃ】実施形態に従った、図４Ｃに示されるカットしたＩＩＩ‐Ｎヘテロ構造物を組み込んだ半導体装置の等角図である。
【図５Ｄ】実施形態に従った、図４Ｄに示されるカットしたＩＩＩ‐Ｎヘテロ構造物を組み込んだ半導体装置の等角図である。
【図６Ａ】実施形態に従ったエピタキシャル成長時間及びトレンチ幅両方の相関要素としての、カットしたＩＩＩ‐Ｎヘテロ構造物内の欠陥伝播を示す断面図である。
【図６Ｂ】実施形態に従ったエピタキシャル成長時間及びトレンチ幅両方の相関要素としての、カットしたＩＩＩ‐Ｎヘテロ構造物内の欠陥伝播を示す断面図である。
【図６Ｃ】実施形態に従った、カットしたＩＩＩ‐Ｎヘテロ構造物のｚ高さと基板トレンチ幅との間の依存度を示す。
【図７】実施形態に従った、横方向成長段階における結晶面カットに対するＧａＮエピタキシャル成長条件の影響を示す傾向の表組である。
【図８Ａ】実施形態に従った、傾斜側壁カット面を有する半導体ヘテロ構造物を形成する方法を示すフロー図である。
【図８Ｂ】実施形態に従った、傾斜側壁カット面を有するヘテロエピタキシャルＧａＮ構造物上にシリコンベースのＭＯＳＦＥＴ及びＧａＮベースのＨＦＥＴを備えるＳｏＣを形成する方法を示すフロー図である。
【図９Ａ】実施形態に従った、図８Ｂに示された方法において選択した操作の実施に伴って発達するＳｏＣの断面図である。
【図９Ｂ】実施形態に従った、図８Ｂに示された方法において選択した操作の実施に伴って発達するＳｏＣの断面図である。
【図９Ｃ】実施形態に従った、図８Ｂに示された方法において選択した操作の実施に伴って発達するＳｏＣの断面図である。
【図９Ｄ】実施形態に従った、図８Ｂに示された方法において選択した操作の実施に伴って発達するＳｏＣの断面図である。
【図９Ｅ】実施形態に従った、図８Ｂに示された方法において選択した操作の実施に伴って発達するＳｏＣの断面図である。
【図９Ｆ】実施形態に従った、図８Ｂに示された方法において選択した操作の実施に伴って発達するＳｏＣの断面図である。
【図９Ｇ】実施形態に従った、図８Ｂに示された方法において選択した操作の実施に伴って発達するＳｏＣの断面図である。
【図１０】本発明の実施形態に従った、傾斜側壁カット面を有するシリコン上のＦＥＴ及びヘテロエピタキシャルＧａＮ構造物上のＧａＮのＨＦＥＴを備えるＳｏＣを使用するモバイルコンピューティングプラットフォーム及びデータサーバ機を示す。
【図１１】本発明の実装形態に従った、電子コンピューティング装置の機能ブロック図である。
【発明を実施するための形態】
【０００６】
添付図面を参照して、１つ以上の実施形態を説明する。特定の構造及び構成を図示し、詳細に説明しているが、これは例示目的のためのみに行われることを理解されたい。当業者は、記載の趣旨及び範囲から逸脱することなく他の構造及び構成も可能になることを認識しているものとする。本明細書に記載された技術及び／又は構成が、本明細書で詳細に記載されているもの以外の多様な他のシステム及びアプリケーションで使用できることは当業者に明白であるものとする。
【０００７】
以下の詳細な説明において、説明の一部を形成し、代表的な実施形態を説明する添付図面を参照する。更に、請求した主題の範囲から逸脱することなく、他の実施形態を利用し、構造的及び／又は論理的変更を行い得ることを理解されたい。例えば、上、下、最上、最下等の方向及び参照は図面の形状の説明を単に容易にするために使用できることにも留意されたい。従って、以下の詳細な説明は限定的な意味で解釈すべきではなく、請求された主題の範囲は、添付の特許請求の範囲及びその等価物によってのみ規定される。
【０００８】
以下の説明では、多くの詳細な説明が記述されている。しかし、本発明はこれらの具体的な詳細説明がなくても実施可能であることは当業者に明白であるものとする。いくつかの例では、本発明を不明瞭にすることを避けるため、公知の方法及び装置は詳述するのではなくブロック図の形態で示している。本明細書全体に及ぶ「実施形態」又は「１実施形態」の言及は、実施形態に関連して説明した特定の形状、構造、機能又は特徴が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書全体に及ぶ様々な箇所のフレーズ「実施形態では」又は「１実施形態では」の掲載は必ずしも本発明の同じ実施形態を指すとは限らない。更に、特定の形状、構造、機能又は特徴は、１つ以上の実施形態において好適な方法であればどのような方法と組み合わせてもよい。例えば、２つの実施形態に関連する特定の形状、構造、機能又は特徴が互いに排他的でなければどのような場合でも、第１の実施形態は第２の実施形態と組み合わせてよい。
【０００９】
明細書及び添付の特許請求の範囲で使用されているように、単数形「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈が特段に明示していない限り、複数形も含むことを意図している。また、本明細書で使用される用語「及び／又は」は、１つ以上の関連する収載項目の可能な組み合わせのいずれか又は全てを指し、包含すると理解されているものとする。
【００１０】
用語「連結した」及び「接続した」はそれらの派生語と共に、部材間の機能的又は構造的関係を説明するために本明細書で使用できる。これらの用語は互いに同義語として意図しているものではないことを理解されたい。むしろ特定の実施形態では、「接続した」は、２つ以上の要素が互いに物理的、光学的又は電気的に直接接触していることを示すために使用できる。「連結した」は、２つ以上の要素が直接的もしくは間接的（それらの間に他の介在要素がある）に互いに物理的もしくは電気的に接触していること、及び／又は２つ以上の要素が互いに協働又は相互作用する（例えば、因果関係として）ことを示すために使用できる。
【００１１】
本明細書で使用する用語「上方」、「下方」、「間」及び「直接に上に」は、このような物理的関係が注目に値する他の部材又は材料に対する１つの部材又は材料の相対的な位置を指す。例えば材料の文脈では、１つの材料、又は別の材料の上方もしくは下方に配置した材料は直接接触してもよく、あるいは１つ以上の介在材料があってもよい。更に、２つの材料の間に配置した１つの材料、又は複数の材料は２つの層と直接接触してもよく、あるいは１つ以上の介在層があってもよい。対照的に、第１材料、又は第２材料「の上」にある材料、又は材料はその第２の材料／材料と直接接触している。部材組立ての文脈においても同様の区別がなされるべきである。
【００１２】
本明細書全体及び特許請求の範囲で使用されているように、用語「〜の少なくとも１つ」又は「〜の１つ以上」によって組まれた項目リストは、収載した用語のあらゆる組み合わせを意味し得る。例えば、フレーズ「Ａ、Ｂ又はＣの少なくとも１つ」は、Ａ；Ｂ；Ｃ；Ａ及びＢ；Ａ及びＣ；Ｂ及びＣ；又はＡ、Ｂ及びＣを意味し得る。
【００１３】
傾斜側壁カット面を有するウルツ鉱ヘテロエピタキシャル構造物、及びこのような構造物を形成するための横方向過成長技術が本明細書に記載されている。以下に説明するように、このような構造物及び技術は、異なる結晶性の基板上にヘテロエピタキシャルに形成したウルツ鉱結晶性材料内の欠陥伝播を制御する手段を提供する。特に有利な実施形態では、更に以下に例示するように、ヘテロエピタキシャル構造物上に配置した能動的半導体装置層内の欠陥密度を低減する手段として、欠陥を装置層から離して伝播させることも可能である。実施形態では、顕著な横方向成長速度を有するエピタキシャル成長プロセスを利用し、欠陥伝播の方向をウルツ鉱結晶のｃ軸から離して屈曲させ、通常使用する厚い（例えば１〜３μｍ）ヘテロエピタキシャル緩衝層より大幅に薄いヘテロエピタキシャル膜厚で望ましい欠陥密度の装置層を提供する。また後述するように、実施形態に従った傾斜側壁カット面を組み込んだヘテロエピタキシャル構造物の幾何学的形状は主に欠陥伝播の制御に利用可能であり、あるいはこれらの半極性表面は機能的装置構造物内で更に活用し、例えばマルチゲートＦＥＴ、ダイオード等の非平面装置を追加的に形成してもよい。
【００１４】
更なる実施形態では、シリコン表面などの立方晶基板表面上に形成したテンプレート構造物は所望の立方結晶面に沿って配列してもよく、これにより、テンプレート構造物からヘテロエピタキシャル構造物を形成するために利用する横方向の過成長条件を調整し、欠陥をウルツ鉱ｃ面装置表面から離して屈曲できるようになり、これは、基板表面の隣接部分に形成したシリコンＭＯＳＦＥＴの電流通過方向に適合する電流通過方向を有する装置の形成を可能にすることにより高密度のＳｏＣ構築を容易にする方式で行っている。
【００１５】
図１Ａは、第１立方晶半導体表面領域１０２上に配置したシリコンベースのＭＯＳＦＥＴ１２５を備えるＳｏＣ１０１の等角図である。ＳｏＣ１０１は更に、１実施形態に従った、第２立方晶半導体表面領域１０３上に配置した傾斜側壁カット面を有する隆起したＩＩＩ‐Ｎ半導体１３０上にＩＩＩ‐ＮベースのＨＦＥＴ１６０を備える。隆起したＩＩＩ‐Ｎ半導体１３０と立方晶半導体表面領域１０２とは共に半導体ヘテロ構造物を形成する。特に、説明を明確にするために、代表的な実施形態を、ＩＩＩ‐Ｎ材料系（例えば、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ等）について説明する。しかし、本発明者らは現在、本明細書に記載の構造及び技術が少なくともＡｇＩ、ＺｎＯ、ＣｄＳ、ＣｄＳｅ、α‐ＳｉＣ及びＢＮを更に含むウルツ鉱半導体のファミリーに広く適用可能であることを理解している。このように、別のウルツ鉱半導体材料の特性に精通している当業者は、本明細書の代表的なＩＩＩ‐Ｎ材料系と代替的なウルツ鉱材料系とが顕著に非互換性であるというある程度の具体的な事前知識がない場合も、本明細書に記載の技術を良好に適用できることが期待される。また、明確化のために、代表的な実施形態は、ＩＩＩ‐ＮのＨＦＥＴについてかなり詳細に説明する。しかし、本発明者らは現在、本明細書に記載の構造及び技術がＬＥＤ、フォトニクス又は光起電発電用途の少なくともトランジスタ（例えば、ＨＢＴを更に含む）及び（フォト）ダイオードなどの半導体装置のファミリーに広く適用可能であることを理解している。このように、代替的な半導体装置の特性に精通した当業者は、本明細書に記載の代表的なＨＦＥＴ装置（単数または複数）と代替的装置（単数又は複数）とが顕著に非互換性であるというある程度の具体的な事前知識がない場合も、本明細書に記載の技術を良好に適用できることが期待される。
【００１６】
図１Ａを続けて見ると、隆起したＩＩＩ‐Ｎ半導体構造物１３０は、代表的な実施形態では所定の結晶方位を有するほぼ単結晶の基板１０５の表面領域である立方晶半導体表面上に配置している。基板１０５はシリコン、ゲルマニウム、ＳｉＧｅ、ＧａＡｓやＩｎＰのようなＩＩＩ‐Ｖ族化合物、及び３Ｃ‐ＳｉＣなど様々な材料であってもよいが、これらに限定されるものではない。代表的な実施形態では、基板１０５は、ＨＦＥＴ１６０と従来のシリコンＭＯＳＦＥＴ１２５とのモノリシック集積化に有利なシリコンである。ほぼ単結晶の基板１０５の結晶方位は、（１００）、（１１１）又は（１１０）のいずれかであってよい。他の結晶方位も可能である。１つの代表的なシリコン基板の実施形態では、基板１０５は（１００）シリコンである。（１００）シリコン基板１０５の場合、ウルツ鉱結晶性を有する隆起したＩＩＩ‐Ｎ半導体構造物１３０の核形成を容易にするために、半導体表面は［１１０］に対して例えば２〜１０度ミスカット又はオフカットしてもよい。
【００１７】
また、トレンチ材料１１５を基板半導体表面上に配置する。トレンチ材料１１５は、隣接するモノリシック集積化した半導体装置の間で十分に電気分離させることが知られている誘電体であればどのような誘電体でもよい。代表的な実施形態では、トレンチ材料１１５には酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭窒化シリコン（ＳｉＣＮ）、又はロー（ｌｏｗ−）ｋ材料 （例えば炭素ドープ二酸化シリコン（ＳｉＯＣ）、多孔質誘電体等）などの分離誘電体が挙げられるが、これらに限定されるものではない。実施形態では、トレンチ材料１１５は誘電材料のストライプにパターン化し、基板半導体表面の領域はそのストライプ間に配置されている。基板が（１００）シリコンである代表的な１実施形態では、誘電体材料のトレンチ及びストライプは<１１０>方向で配列して長さが最長となる。
【００１８】
図１Ｂは、１実施形態に従った、ＣＭＯＳ互換シリコン基板１０５上に配置したＧａＮヘテロエピタキシャル結晶を更に示すＳｏＣ１０１の拡大等角図である。基板１０５は、（１００）結晶配向であるため、またパターン化した装置形状が＜１１０＞方向にバイアスされているため、ＣＭＯＳと互換性がある。以下でさらに説明するように、＜１１０＞方向に配列したトレンチ側壁内に配置した隆起半導体１３０を用いて、ＩＩＩ‐Ｎヘテロ構造物１３０に基づく装置（例えばＨＦＥＴ１６０）は、その電流通過方向がＭＯＳＦＥＴ１２５の方向と一致するように形成する。モノリシック集積化したＩＩＩ‐Ｎ装置とシリコン装置とがこのように方向一致すると、ＭＯＳＦＥＴ１２５の性能が最適化され、ＩＩＩ‐Ｎ装置のＳｏＣ１０１への集積が簡素化される。図１Ｂに更に示すように、隆起ＩＩＩ‐Ｎ半導体構造物１３０のｃ軸は理想的には、（１００）基板半導体表面にほぼ鉛直に配列する。しかし実際には、ミスカットした基板上の不完全なエピタキシャル成長の結果として、ｃ軸はわずかに、例えば、（１００）シリコン基板面に対する垂線より数度低く傾く場合もある。ウルツ鉱の結晶性には反転対称性が無く、特に｛０００１｝面は均等ではない。図１Ｂに示す代表的なＧａＮ結晶では、｛０００１｝面の１面は通常、Ｇａ面（＋ｃ極性）と見なし、他の面はＮ面（−ｃ極性）と見なす。代表的な実施形態では、｛０００−１｝面は基板１０５の半導体表面に比較的近く、隆起ＩＩＩ‐Ｎ半導体構造物１３０は、Ｇａ（又は他のＩＩＩ族元素）の３つの結合が基板１０５に向いていることから、Ｇａ極性（＋ｃ）と見なす場合もある。Ｇａ（又は他のＩＩＩ族元素）の３結合が基板から離れている代替的実施形態では、隆起ＩＩＩ‐Ｎ半導体構造物１３０はＮ極性（−ｃ）と見なすことになる。
【００１９】
代表的なシリコン基板表面と代表的なＩＩＩ‐Ｎヘテロ構造物との間に顕著な格子不整合があることに注目すると、隆起ＩＩＩ‐Ｎ半導体構造物１３０には貫通転位などの結晶欠陥が存在する可能性がある。図２Ａ及び図２Ｂは、ウルツ鉱材料系における貫通転位が伝播する又は滑る可能性がある方向及び面の等角図である。図２Ａに示すように、貫通転位２３１は、（１‐１００）滑り面に沿うｃ軸に平行になって、鉛直に滑る。図１Ｂに示すようにｃ軸にほぼ配向されると、ＩＩＩ‐Ｎヘテロ構造物の表面に近い欠陥密度がその後にＩＩＩ‐Ｎヘテロ構造物の厚さ又はｚ高さに弱くしか相関しないため、このような鉛直欠陥伝播は不利である。図２Ｂに示すように、貫通転位２３２は（０００１）滑り面に沿ってｃ軸に対して非平行に滑る。図１Ｂに示すようにｃ軸に配向されると、ＩＩＩ‐Ｎヘテロ構造物の表面に近い欠陥密度がその後にＩＩＩ‐Ｎヘテロ構造物の厚さ又はｚ高さに比較的強く相関するため、このような横方向又は水平欠陥伝播は有利である。その後、所与のＩＩＩ‐Ｎの薄膜の厚さで、ｃ面に平行な上面において欠陥密度を低くすることが可能になる。
【００２０】
実施形態では、隆起ＩＩＩ‐Ｎ半導体構造物１３０（図１Ａ）は、鉛直方向（例えばｃ軸に平行）の伝播をほぼ非鉛直方向（例えばｃ軸に対して垂直）の伝播に屈曲させる貫通転位などの結晶欠陥を含む。屈曲転位は、隆起ＩＩＩ‐Ｎ半導体構造物内で図２Ａに示される方向から図２Ｂに示される方向に伝播方向を変化させる。代表的な実施形態では、ウルツ鉱材料の横方向エピタキシャル過成長（ＬＥＯ）を利用し、ＩＩＩ‐Ｎヘテロ構造物が基板半導体表面と接する下部トレンチから横方向に転位を屈曲させ、滑らせる。これは、横方向に成長したＩＩＩ‐Ｎ材料内で欠陥密度を減少させる取り組みにおいて、鉛直欠陥伝播を維持するＬＥＯ構造とは対照的である。
【００２１】
実施形態では、隆起したＩＩＩ‐Ｎ半導体構造物１３０は、ｃ軸に対して非平行かつ非鉛直である傾斜した側壁カット面を有する。傾斜側壁カット面は、本発明の実施形態に従ったＬＥＯ技術の実例であり、ｃ軸から逸れた結晶欠陥方向を望ましく屈曲させる。傾斜側壁カット面は５０度と８０度との間でｃ面（０００１）と交差する半極性面であることが望ましい。図３Ａ及び３Ｂは、本発明の実施形態における欠陥伝播及び制御のために利用し得る２つの代表的な傾斜結晶面の等角図である。図３Ａは、｛１１‐２２｝面であり、ｃ面（０００１）から約５８．４度傾斜した半極性面３０５Ａを示している。図３Ｂは、｛１‐１０１｝面であり、ｃ面（０００１）から約６１度傾斜した別の代表的な半極性面３０５Ｂを示す。代表的な実施形態では、隆起ＩＩＩ‐Ｎ半導体構造１３０（図１Ａ）は、半極性面３０５Ａもしくは３０５Ｂのいずれか、又はそれらと同等の面に沿って傾斜した側壁カット面を有する。本発明者らは、横方向に過成長したＩＩＩ‐Ｎ材料内の欠陥の伝播を制御するのに特に有利なｃ面に対して約６０度傾いている半極性面を見出した。しかし、５０度と８０度の間のいずれかの箇所でｃ面と交差する他の傾斜面も代替的実施形態で利用可能である。例えば、１つの代替的実施形態では、隆起ＩＩＩ‐Ｎ半導体構造物１３０は、ｃ面（例えば０００１）に対して約７５度の角度である半極性面｛２０‐２１｝に沿った傾斜側壁カット面を有する。
【００２２】
図４Ａ、４Ｂ、４Ｃ及び４Ｄは、実施形態に従った、傾斜側壁カット面を有する隆起ＩＩＩ‐Ｎ半導体構造物を備える半導体ヘテロ構造物の等角図である。半導体ヘテロ構造物の各々は、例えば図１Ａに示す半導体表面領域１０３上に配置されていることが分かる。初めに図４Ａを参照すると、代表的な半導体ヘテロ構造物４０３Ａは、トレンチ材料１１５で形成された複数のトレンチから外側に延在する複数の隆起半導体構造物１３０Ａ、１３０Ｂ、１３０Ｃを備える。各トレンチは、トレンチ材料１１５の隣接する複数のストライプの間で基板１０５の半導体表面を露出させる。例えば、隆起半導体構造物１３０Ａはトレンチ４１６内に配置し、トレンチ側壁４１７の高さより高いｚ高さを有する上面まで延在する。隆起ＩＩＩ‐Ｎ半導体構造物１３０Ａは、隆起ＩＩＩ‐Ｎ半導体構造物１３０Ａの上面から、トレンチ側壁４１７を超えて横方向に配置したトレンチ材料１１５との境界面までの一対の側壁カット面４０５を有する。側壁カット面４０５同士で交差し、ｙ‐ｚ面で頂点を有するＩＩＩ‐Ｎ半導体構造物の形状を形成する。このような隆起ＩＩＩ‐Ｎ半導体構造物では、各隆起ＩＩＩ‐Ｎ半導体構造物の中心線の頂点に存在するのはｃ面だけである。側壁カット面４０５は、例えばｃ軸から約６０度の法線ベクトル４０５Ｎを有する図３Ａ及び３Ｂの文脈で説明したカット面のいずれかであってもよい。
【００２３】
実施形態では、隆起ＩＩＩ‐Ｎ半導体構造物は、基板半導体の露出面からトレンチのｚ高さを通り越して延在し、一対の傾斜側壁カット面の１面に向かって屈曲する複数の貫通転位を有する。このような欠陥伝播制御は更に図４Ａに示されており、貫通転位欠陥４３５Ａの少なくとも一部はトレンチ４１６内で鉛直に滑り、トレンチ材料１１５より高いｚ高さでｃ軸から逸れて屈曲し、傾斜側壁カット面４０５へと水平に滑る（図４Ａでは点欠陥４３５Ｂとして示される）。図４Ａに示された欠陥４３５Ａは電子顕微鏡（例えばＴＥＭ）で容易に観察できる欠陥屈曲の例である。
【００２４】
図４Ｂは、図４Ａの文脈において十分に上述したような傾斜側壁カット面４０５を各々が有する複数の隆起ＩＩＩ‐Ｎ半導体構造物１３０Ｄ、１３０Ｅ及び１３０Ｆを備える代表的な半導体ヘテロ構造物４０３Ｂを示す。頂点で交差する代わりに、一対の側壁カット面４０５は、ｃ面とほぼ平行な上面４３８によって分離される。図４Ｂの破線は、図４ＡのＩＩＩ‐Ｎ半導体構造物１３０Ａの境界を定める。ＩＩＩ‐Ｎ半導体構造物１３０Ｄ、Ｉ３０Ｅ及びＩ３０Ｆの横幅（例えば、図４Ｂのｙ次元の方向）は、図４Ａに示されたＩＩＩ‐Ｎ半導体構造物１３０Ａ、１３０Ｂ及び１３０Ｃのものより大幅に大きい。ＩＩＩ‐Ｎ半導体構造物１３０Ｄ、１３０Ｅ及び１３０Ｆは、追加的なＬＥＯの結果としてのＩＩＩ‐Ｎ半導体構造物１３０Ａ、１３０Ｂ及び１３０Ｃの横方向の拡張型である。特に利用されるＬＥＯプロセスでは、横方向（ｙ軸）成長は鉛直（ｚ軸）成長より大きい。しかし、非ゼロ鉛直成長では、上面１３８近傍の欠陥密度は、隆起ＩＩＩ‐Ｎ半導体構造物が横方向に拡張するにつれ減少する。図４Ｂに示すように、欠陥４３５Ａの大部分は横方向の過成長中に鉛直方向の伝播から横方向の伝播へと屈曲することから、欠陥の大部分は傾斜側壁カット面４０５に向かって伝播し、トレンチ４１６の中心線に非常に近い欠陥４３５ＣだけがＩＩＩ‐Ｎ半導体構造物１３０Ｄ、１３０Ｅ及び１３０Ｆの最上部内に入ることが可能になる。従って、ＬＥＯプロセスが継続するにつれ、上面１３８近傍の欠陥密度は減少する。
【００２５】
図６Ａ及び６Ｂは、実施形態に従った成長時間及びトレンチ幅両方の相関要素としての、カットしたＩＩＩ‐Ｎヘテロ構造物内の欠陥伝播の断面図である。図６Ａ及び図６Ｂはまた、貫通転位がどのようにｚ高さで傾斜側壁カット面の１面に向かって屈曲し、どのようにｚ高さがトレンチ側壁に対する欠陥の近接度に依存しているかを示す。図６Ａでは、ＬＥＯ時間ｔ０、ｔ１、ｔ２、ｔ３、ｔ４及びｔｎについての隆起ＩＩＩ‐Ｎ半導体構造物１３０Ａの形状が示されている。時間ｔ０における形状は、隆起ＩＩＩ‐Ｎ半導体構造物１３０Ａが横幅ｗ１のトレンチ４１６から現れる直前の時点に相当する。時間ｔ０では、隆起ＩＩＩ‐Ｎ半導体構造物１３０Ａ内の欠陥６３５、６３６、６３７、６３８及び６３９が、破線で示すように鉛直方向に（例えばｃ軸にほぼ平行に）伝播している。時間ｔ１では、ＬＥＯの初期実施時間の後、ＩＩＩ‐Ｎ半導体構造物１３０Ａはトレンチ側壁４１７上に延び、ＬＥＯ条件に好適な傾斜側壁カット面（単数又は複数）が現れる。トレンチ側壁４１７に最も近接した欠陥６３５は、傾斜側壁カット面と交差し、欠陥の伝播方向は横方向（例えばｃ面にほぼ平行）になる。時間ｔ２では、ＩＩＩ‐Ｎ半導体構造物１３０Ａは、トレンチ材料１１５上に横方向に延び続け、その時点で欠陥６３６と交差している好ましい傾斜側壁カット面を維持しながらｚ高さが増加し、時間ｔ２まで、鉛直方向に伝播した。次にトレンチ側壁に最も近接している欠陥６３６は、時間ｔ２で、横方向（例えばｃ面にほぼ平行）に伝播し始める。時間ｔ３では、ＩＩＩ‐Ｎ半導体構造物１３０Ａは、トレンチ材料１１５上に横方向に延び続け、その時点で欠陥６３７と交差している好ましい傾斜側壁カット面を維持しながらｚ高さが増加し、時間ｔ３まで、鉛直方向に伝播した。時間ｔ３では、欠陥６３７の伝播方向は横方向（例えばｃ面にほぼ平行）になる。ＬＥＯプロセスに好適な傾斜側壁カット面（例えば最大６０度）が時間ｔｎにおいて互いに交差して高さｈ１の頂点を有する隆起ＩＩＩ‐Ｎ構造１３０Ａが形成されるまで、欠陥伝播のこの屈曲（例えば時間ｔ４での欠陥６３８の屈曲）は継続する。時間ｔｎの後、トレンチ４１６の中心線とほぼ一致する欠陥６３９のみが鉛直に伝播し続ける。
【００２６】
図６Ｂは、図６Ａに示すトレンチ幅Ｔ１より小さいトレンチ幅Ｔ２を有するトレンチ６１６からエピタキシャル成長した隆起ＩＩＩ‐Ｎ半導体構造物６３０の同様の時間進行を示す。図６Ｂに示すように、隆起ＩＩＩ‐Ｎ半導体構造物６３０は、時間ｔ４で、ｈ１より低いｚ高さｈ２で比較的早く頂点に達する。従って、ｔ４時点で、ほぼ全ての欠陥（例えば６４５、６４６）が方向転換され、そうすることで時間ｔｎにおいて、追加のＬＥＯにより、ｃ面とほぼ同一平面の上面６３６を有する低欠陥密度材料でｚ高さが増加する。
【００２７】
図６Ａ及び図６Ｂに示す機序に基づいて、トレンチ幅ｗを減少させ、緩衝層に通常要する厚さを十分に下回るように隆起ＩＩＩ‐Ｎ半導体構造物のｚ高さを望ましく減少させる必要がある。更に、ＬＥＯ成長時間を短縮するために、隣接するトレンチ間の間隔を減少させてもよい。トレンチ幅及び間隔の寸法は、所与のＬＥＯプロセスに好適な傾斜側壁カット面の角度の関数であり、幾何学的形状上、妥当な精度に予め決定してもよい。例えば、傾斜側壁カット面がｃ面から約６０度傾いた（１−１０１）面である図６Ａを参照すると：その関係式は
【数１】
2017533574.tif 000003
で表され、式中、Ｔ１はトレンチ幅である。高さｈ１に達した後、追加的なＬＥＯ時間で、隣接する隆起ＩＩＩ‐Ｎ半導体構造（例えば、図４Ｂの構造物１３０Ｅ、１３０Ｆ、１３０Ｇ）が図４Ｃに示す隆起ＩＩＩ‐Ｎ半導体構造物４３０に現れるまで、図６Ｂに示す低欠陥密度の上面４３８の横幅は増加する。
【００２８】
図４Ｃに示す半導体ヘテロ構造物４０３Ｃでは、隆起ＩＩＩ‐Ｎ半導体構造物４３０はｚ高さＨにあり、ここで、追加のＬＥＯにより、隣接するＩＩＩ‐Ｎ半導体構造物が任意に大きな上面４３８に横方向に融合する。上面４３８は低欠陥密度であり、鉛直方向に伝播し続ける欠陥４３５Ｃが大部分である。代表的な実施形態では、上面４３８の表面欠陥密度は傾斜側壁カット面４０５の表面欠陥密度より少なくとも１桁低い（例えば、エッチピット数／ｃｍ２として、又は平面視ＴＥＭ測定により測定する）。上面４３８は、代表的な実施形態ではｃ面とほぼ平行であり、隣接するトレンチ４１６と４１８との間に延在する。ｚ高さＨは上記の図６Ａのｈ１の関数であり、更にＬＥＯプロセスの横方向成長速度：鉛直成長速度の比の関数であり、トレンチ材料１１５の幅Ｗとトレンチ幅Ｔとの合計である図４Ｃのトレンチ間隔幅ｐの半分である。図４Ｃに示す代表的な実施形態では、隆起半導体構造物４３０のｚ高さＨは、間隔幅ｐの半分と合計したｈ１（例えば図６Ａの（√３／２）Ｔ１）以下であり、これは横方向成長速度：鉛直成長速度の比が１：１であることに相当する。横方向成長速度：鉛直成長速度の比を例えば１．５又は２．０に増加させると、ｚ高さＨは間隔幅ｐのそれぞれ３分の１又は４分の１と合計したｈ１まで減少できる。従って、高さＨはＬＥＯ成長速度比の指標である。従って、成長速度比は、傾斜側壁カット面４０５の角度、トレンチ幅Ｔ及びトレンチ材料幅Ｗの測定値と組み合わせた高さＨの測定を介して、実施形態に従った所与の構造物について決定可能である。
【００２９】
代表的な実施形態では、傾斜側壁カット面及び少なくとも２つの隣接するトレンチ間に延在するｃ面の上面を有する隆起ＩＩＩ‐Ｎ半導体構造物のｚ高さは１μｍ未満、有利には７５０ｎｍ未満、より有利には５００ｎｍ未満である。更なる実施形態では、傾斜側壁カット面及び少なくとも２つの隣接するトレンチ間に延在するｃ面の上面を有する隆起ＩＩＩ‐Ｎ半導体構造物のｚ高さＨは７５０ｎｍ未満であり、トレンチ幅Ｔは５００ｎｍ未満である。図６Ｃは、図４Ｃに示す実施形態に従った基板トレンチ幅Ｔに対する、カットしたＩＩＩ‐Ｎヘテロ構造物４３０のｚ高さＨの代表的な依存度を示す。ボックス６８０は、ＩＩＩ‐Ｎ半導体構造物が望ましくは７５０ｎｍ以下になる実施形態を強調する。図６Ｃには２つの曲線が示され、一方はトレンチ材料幅Ｗ１についてのものであり、他方はＷ１より大きいトレンチ材料幅Ｗ２のものである。大きい方のトレンチ材料幅Ｗ２の場合でさえ、全てのトレンチ幅Ｔは、ボックス６８０内で５００ｎｍ未満である。
【００３０】
更なる実施形態では、図４Ｄに示すように、傾斜側壁カット面を有する隆起ＩＩＩ‐Ｎ半導体構造物が第２のＩＩＩ‐Ｎ半導体キャップ構造物でさらに拡大される。半導体ヘテロ構造物４０３Ｄは、上述した半導体ヘテロ構造物４０３Ｃ上に配置したＩＩＩ‐Ｎ半導体キャップ４６６を備える。代表的な実施形態では、ＩＩＩ‐Ｎ半導体キャップ４６６は隆起ＩＩＩ‐Ｎ半導体４３０（例えばＧａＮ）と同じ材料であるが、別のＩＩＩ‐Ｎ材料を代替物として利用してもよい。ＩＩＩ‐Ｎ半導体キャップ４６６内には、図４Ｄに破線で示されるトレンチ４１６と共にｚ方向に配列された複数のトレンチ材料ストライプ４７５が埋め込まれている。トレンチ材料ストライプ４７５の横寸法は、トレンチ４１６の寸法にほぼ等しいか、又はそれより大きくてもよい。トレンチ材料ストライプ４７５は二酸化シリコン、窒化シリコン、又は同様の誘電材料などの、トレンチ材料１１５について記載した材料のいずれかであってもよいが、これらに限定されるものではない。
【００３１】
図４Ｄに更に示されるように、鉛直方向に伝播し続ける欠陥４３５Ｃは、トレンチ材料ストライプ４７５で終了する。結果として、積層ヘテロ構造物４０３Ｄは、上面４３８（図４Ｃ）より更に低い欠陥密度を有する上面４３９を提供できる。１つの代表的な実施形態では、上面４３９のエッチピット密度（ＥＰＤ）は傾斜側壁カット面のエッチピット密度より少なくとも２桁低い。ＩＩＩ‐Ｎ半導体キャップ４６６は隆起ＩＩＩ‐Ｎ半導体４３０に対してエピタキシャルであり、トレンチ４１８内に露出した良好な品質の散布面（例えば上面４３８）の結果として欠陥密度が低い。第２のＬＥＯプロセスの結果として、ＩＩＩ‐Ｎ半導体キャップ４６６はトレンチ４１８内に充填され、トレンチ４１８の側壁及びトレンチ材料ストライプ４７５上に延在し、傾斜側壁カット面４０５の上に突出する。ＩＩＩ‐Ｎ半導体キャップ４６６は、この二次ＬＥＯプロセスの条件に依存する側壁カット面４０６を有する。トレンチ材料ストライプ４７５によって覆われていない隆起ＩＩＩ‐Ｎ半導体４３０の欠陥密度が十分な品質である１つの代表的な実施形態では、公知のどのようなＬＥＯプロセスでも採用可能であり、従って側壁カット面４０６は傾斜側壁カット面４０５とは異なる面に沿ってもよい。例えば、カット面４０６はｃ軸に平行なｍ面に沿ってもよい。
【００３２】
実施形態では、半導体ヘテロ構造物は、隆起半導体構造物の傾斜側壁カット面又はｃ面の表面の少なくとも１面の上に配置した１つ以上の半導体装置層を備える。例えば、代表的な半導体ヘテロ構造物４０３Ａ、４０３Ｂ、４０３Ｃ又は４０３Ｄのいずれかの上に装置層を配置してもよい。半導体装置層は、半導体チャネル層（例えばＧａＮ）、半導体分極層（例えばＡｌＮ、ＡｌＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ）、半導体トンネル層、半導体量子井戸構造物等の１つ以上の材料層であってもよいが、これらに限定されるものではない。代表的なＩＩＩ‐ＮのＨＦＥＴの実施形態では、半導体装置層には、限定するものではないがＧａＮなどのＩＩＩ‐Ｎチャネル層上に蒸着したＡｌＧａＮなどの半導体分極層が挙げられるが、これに限定されるものではない。
【００３３】
実施形態では、半導体装置には、少なくとも１面の傾斜側壁カット面、又は傾斜側壁カット面を分断する隆起半導体構造物のｃ面の表面上に配置した１つ以上の半導体装置層に連結した１つ以上の装置端子を有する上記の半導体ヘテロ構造物のいずれかが備えられる。欠陥密度に対して感受性が高い装置では、装置端子は、十分に低い欠陥密度の隆起ＩＩＩ‐Ｎ半導体構造物の一部の上部（例えばｃ面の上面）にのみ配置してよい。欠陥密度に対して感受性の低い装置では、装置端子は傾斜側壁カット面の下部に追加的に、又はそれだけを配置できる。図５Ａ、５Ｂ、５Ｃ及び５Ｄは、それぞれ図４Ａ、４Ｂ、４Ｃ及び４Ｄに示される隆起ＩＩＩ‐Ｎ半導体構造物を組み込んだ実施形態に従った半導体装置の等角図である。
【００３４】
図５Ａ及び５Ｂは、それぞれ隆起ＩＩＩ‐Ｎ半導体構造物４０３Ａ（図４Ａ）及び４０３Ｂ（図４Ｂ）の幾何学形状を更に活用する２つの代表的な非平面半導体装置５０３Ａ及び５０３Ｂを示す。図５Ａを参照すると、半導体装置５０３Ａは半導体装置層５５０上に配置したゲートスタック５６０Ａを備える。ゲートスタック５６０Ａは一対の交差する傾斜側壁カット面上に配置し、２ゲートトランジスタを形成する。代表的な実施形態では、半導体装置層５５０はＡｌＧａＮなどのＩＩＩ‐Ｎ分極層を含む。傾斜側壁カット面は半極性であることから、分極層は、傾斜側壁の各々に沿ってチャネル層（例えばＧａＮ）内に２次元電子ガス（２ＤＥＧ）を生成する。ゲートスタック５６０Ａは少なくともゲート電極を備え、更にゲート誘電体を備えてもよい。ゲート電極は、導電性が好適であり、仕事関数がＩＩＩ‐Ｎ分極層の下に配置したチャネル半導体層と異なることが知られている金属又は半導体であればどのようなものでもよい。ゲート誘電体は、存在する場合、ＩＩＩ‐ＮのＦＥＴに適していることが知られている高ｋ誘電材料又は従来の誘電材料であればどのような材料でもよい。チャネル半導体は、ＩＩＩ‐Ｎ分極材料とは異なる圧電分極及び自発分極強度を有するＧａＮ又は任意の他のＩＩＩ‐Ｎ材料でもよく、それにより特定の状況下で、傾斜側壁に沿って形成された２ＤＥＧがゲートスタック５６０Ａに印加されたバイアス電圧により制御可能になる。
【００３５】
基板１０５が（１００）シリコンであり、トレンチ材料１１５が基板１０５上で＜１１０>方向に延在する１つの代表的な実施形態では、半導体装置５０３Ａは、電流通過方向が基板１０５の＜１１０＞方向（図５Ａのｘ軸）になるようにゲートスタック５６０Ａのそれぞれ反対側に配置したソース端子５６１及びドレイン端子５６２を有する２ゲートＨＦＥＴである。更なる実施形態では、半導体装置５０３Ａは基板１０５上の第２の領域に隣接しており、ここではシリコンＭＯＳＦＥＴは＜１１０＞電流通過方向に設置された端子も有する。例えば、図１Ａに示されるＳｏＣ１０１において、半導体装置５０３Ａは、ほぼ図５Ａに示されているような端子５６０Ａ、５６１及び５６２を有するＨＦＥＴ１６０を備える基板表面領域１０３上に配置してもよい。
【００３６】
半導体装置５０３Ａは本明細書に記載の隆起半導体構造物を利用する多種多様な装置の１つ以上であってよいことを強調して、図５Ａは更に、ゲートスタック５６０Ａについて説明したものと同様に、隆起ＩＩＩ‐Ｎ半導体構造物上に配置したＬＥＤ端子５６０Ｂ及び光変調器端子５６０Ｃを説明している。
【００３７】
図５Ｂは、分極層及び／又はチャネル層など、装置層上に配置したゲートスタックを備える１つ以上のＨＦＥＴ構造物を備える別の代表的な半導体装置５０３Ｂを示す。３つの異なるゲートスタックの実施形態を説明している。ゲートスタック５６０Ｄは、ｃ面及び傾斜カット面上の装置層に配置した３ゲートである。ｃ面は極性であることから、ｃ面上に配置されたＧａＮチャネル層には、より高い電荷密度の２ＤＥＧが形成される。傾斜カット面は半極性であることから、これらのカット面上に配置したＧａＮチャネル層には、より低い電荷密度の２ＤＥＧが形成される。このように、ゲートスタック５６０Ｄは多導電性装置を形成する。ソース端子及びドレイン端子は、例えばゲートスタック５６０Ａについて上述したように、ゲートスタック５６０Ｄの両側に配置してもよい。
【００３８】
図５Ｂは更に、半導体欠陥密度が最も低い隆起ＩＩＩ‐Ｎ半導体構造物のｃ面の表面上のみに配置したゲートスタック５６０Ｅを説明する。ソース端子及びドレイン端子は、例えばゲートスタック５６０Ａについて上述したように、ゲートスタック５６０Ｄの両側に配置してもよい。別の実施形態では、ソース端子５６１及びドレイン端子５６２は、図５Ｂで更に説明しているように、傾斜側壁カット面及び周囲のゲートスタック５６０Ｆ上に配置してもよい。
【００３９】
図５Ｃ及び５Ｄは、それぞれ隆起ＩＩＩ‐Ｎ半導体構造物４０３Ｃ（図４Ｄ）及び４０３Ｄ（図４Ｄ）の低欠陥密度ｃ面を利用する２つの代表的な平面半導体装置５０３Ｃ及び５０３Ｄを示す。図５Ｃでは、半導体装置５０３Ｃは半導体装置層５５０上に配置したゲートスタック５６０Ｇを備える。ゲートスタック５６０ＧはＣ面の装置層上に配置し、平面ゲートトランジスタを形成する。代表的な実施形態では、半導体装置層５５０はＡｌＧａＮなどのＩＩＩ‐Ｎ分極層を含む。ゲートスタック５６０Ｇは少なくともゲート電極を備え、更にゲート誘電体を備えてもよい。ゲート電極は、導電性が好適であり、仕事関数がＩＩＩ‐Ｎ分極層の下に配置したチャネル半導体層と異なることが知られている金属又は半導体であればどのようなものでもよい。ゲート誘電体は、存在する場合、ＩＩＩ‐ＮのＦＥＴに適していることが知られている高ｋ誘電材料又は従来の誘電材料であればどのような材料でもよい。チャネル半導体は、ＩＩＩ‐Ｎ分極材料とは異なる圧電分極及び自発分極強度を有するＧａＮ又は任意の他のＩＩＩ‐Ｎ材料でもよく、それにより特定の状況下で、ゲートスタック５６０Ｇに印加されたバイアス電圧により制御可能になる方式で、２次元電子ガス（２ＤＥＧ）が形成される。
【００４０】
基板１０５が（１００）シリコンであり、トレンチ材料１１５が基板１０５上で＜１１０>方向に延在する１つの代表的な実施形態では、半導体装置５０３Ｃは、ゲートスタック５６０Ｇのそれぞれ反対側に配置したソース端子５６１及びドレイン端子５６２を有するＨＦＥＴであり、ＨＥＦＴの電流通過方向は＜１１０＞方向（図５Ｃのｘ軸）である。更なる実施形態では、半導体装置５０３Ｃは基板１０５上の第２の領域に隣接しており、ここではシリコンＭＯＳＦＥＴは＜１１０＞電流通過方向に設置された端子も有する。例えば、図１Ａに示されるＳｏＣ１０１において、半導体装置５０３Ｃは、ほぼ図５Ｃに示されるような端子５６０Ａ、５６１及び５６２を有するＨＦＥＴ１６０を備える基板表面領域１０３上に配置してもよい。図５Ｃに示す別の実施形態では、ＨＦＥＴ電流通過方向が基板１０５の<−１１０>方向（図５Ｃのｙ軸）に一致するように、ソース端子５６１及びドレイン端子５６２はゲートスタック５６０Ｈのそれぞれ反対側に配置する。
【００４１】
図５Ｄは、積層ＩＩＩ‐Ｎ半導体ヘテロ構造物４３０Ｄ（図４Ｄ）上の装置層５５０上に配置した代表的な平面トランジスタを示す。半導体装置５０３Ｄは半導体装置層５５０上に配置したゲートスタック５６０Ｉを備える。ゲートスタック５６０Ｉはｃ面上の装置層上に配置し、平面ゲートトランジスタを形成する。代表的な実施形態では、半導体装置層５５０はＡｌＧａＮなどのＩＩＩ‐Ｎ分極層を含む。ゲートスタック５６０Ｉは少なくともゲート電極を備え、更にゲート誘電体を備えてもよい。ゲート電極は、導電性が好適であり、仕事関数がＩＩＩ‐Ｎ分極層の下に配置したチャネル半導体層と異なることが知られている金属又は半導体であればどのようなものでもよい。ゲート誘電体は、存在する場合、ＩＩＩ‐ＮのＦＥＴに適していることが知られている高ｋ誘電材料又は従来の誘電材料であればどのような材料でもよい。チャネル半導体は、ＩＩＩ‐Ｎ分極材料とは異なる圧電分極及び自発分極強度を有するＧａＮ又は任意の他のＩＩＩ‐Ｎ材料でもよく、それにより特定の状況下で、ゲートスタック５６０Ｉに印加されたバイアス電圧により制御可能になる方式で、２次元電子ガス（２ＤＥＧ）が形成される。
【００４２】
基板１０５が（１００）シリコンであり、トレンチ材料１１５が基板１０５上で＜１１０>方向に延在する１つの代表的な実施形態では、半導体装置５０３Ｄは、ゲートスタック５６０Ｉのそれぞれ反対側に配置したソース端子５６１及びドレイン端子５６２を有するＨＦＥＴであり、ＨＦＥＴの電流通過方向は＜１１０＞方向（図５Ｄのｘ軸）である。更なる実施形態では、半導体装置５０３Ｄは基板１０５上の第２の領域に隣接しており、ここではシリコンＭＯＳＦＥＴは＜１１０＞電流通過方向に設置された端子も有する。例えば、図１Ａに示されるＳｏＣ１０１において、半導体装置５０３Ｄは、ほぼ図５Ｄに示されるような端子５６０Ｉ、５６１及び５６２を有するＨＦＥＴ１６０を備える基板表面領域１０３上に配置してもよい。図５Ｄにも示す代替的な実施形態では、ＨＦＥＴ電流通過方向が基板１０５の<−１１０>方向に一致するように、ソース端子５６１及びドレイン端子５６２はゲートスタック５６０Ｊのそれぞれ反対側に配置する。破線の電極５７７に示されるように、酸化物構造物２７５間に配置／設置した装置層領域の上に装置を形成することも可能である。何故ならこれらの領域には好都合にも過成長（ＧａＮ）キャップの融合領域が無いためである。
【００４３】
上記の半導体ヘテロ構造物及び半導体装置は様々な方法を使用して製造できる。隆起ＩＩＩ‐Ｎ半導体構造物の製造の中心となる横方向のエピタキシャル過成長は、様々な成長技術及びエピタキシャル成長チャンバ構成を利用して実施できる。実施形態では、横方向エピタキシャル過成長条件は、上記の傾斜側壁カット面に有利に働くように設計している。特に、傾斜側壁カット面を形成できる容易さは、過成長が散布される基板半導体表面に部分的に依存する場合もある。例えば、六方晶／ウルツ鉱結晶性を有する基板半導体表面（例えば４Ｈ‐ＳｉＣ）よりも、立方結晶性を有する基板半導体表面（例えば、３Ｃ‐ＳｉＣ又はシリコン）から傾斜側壁カット面を形成する方が困難である。いくつかの実施形態では、シリコン立方晶基板から傾斜側壁カット面に有利に働く横方向ＩＩＩ‐Ｎ過成長を促進するために、ＩＩＩ‐Ｎエピタキシャル材料を＜１１１＞表面から散布する。しかし、ＣＭＯＳと互換性の高いことが有利であるそれらの実施形態では、主に横方向エピタキシャル成長条件の制御による（１００）シリコン基板から散布したＩＩＩ‐Ｎエピタキシャル材料の横方向過成長において傾斜側壁カット面が好適である。
【００４４】
図７は、実施形態に従った、（１００）シリコン表面から散布したＧａＮ材料の横方向成長段階における結晶面カットに対する横方向ＧａＮ成長条件の影響を示す傾向型である。（１００）シリコン表面に鉛直なｃ軸を有するＧａＮについて実験的に研究したが、本発明者らは現時点で、図７に示す効果がＩＩＩ‐Ｎ系の他の材料にも適用可能で、更に他の基板結晶方位ならびに他のウルツ鉱エピタキシャル材料に利用可能であることを理解している。
【００４５】
更に図７を参照すると、本発明者らは、成長圧力が上記の傾斜側壁カット面に有利に働くように制御できる重要なパラメータであることを見出した。一般的に、比較的低い成長圧力の成長は非傾斜側壁面の成長に有利に働き、比較的高い成長圧力は傾斜半極性面に有利に働くことが分かっている。理論に束縛される訳ではないが、本発明者らは現在、この圧力の効果がエピタキシャル材料内のダングリングボンド（ＤＢ）密度に関連することを理解している。利用可能な活性窒素のレベルが高い程、高圧でより高いＤＢ密度の傾斜面が可能になる可能性がある。代表的なＧａＮの実施形態では、横方向エピタキシャル過成長圧力は３０〜３５０Ｔｏｒｒ（４０〜４６７ｈＰａ）の範囲である。本発明者らはまた、成長温度が上記の傾斜側壁カット面に有利に働くように制御できる重要なパラメータであることも見出した。一般的に、比較的高い成長温度は非傾斜側壁面の成長に有利に働く一方で比較的低い成長温度は傾斜面に有利に働くことが分かっている。代表的なＧａＮの実施形態では、横方向エピタキシャル過成長温度は９５０〜１１５０℃の範囲である。本発明者らはまた、成長Ｖ／ＩＩＩ前駆体比が上記の傾斜側壁カット面に有利に働くように制御できる重要なパラメータであることも見出した。一般的に、Ｖ／ＩＩＩが低いほど非傾斜面に有利に働き、Ｖ／ＩＩＩ比が高いほど傾斜面の形成に有利に働く。Ｖ族前駆体がＮＨ３であり、ＩＩＩ族前駆体がトリメチルガリウム（ＴＭＧ）である代表的なＧａＮの実施形態では、Ｖ／ＩＩＩ比は１００〜５０００の範囲である。この指針に従って、当業者は、本明細書の他の箇所で提供された様々な代表的な構造物及び装置を製造するために、以下の方法のいずれかにおいて更に利用し得る好適なＬＥＯプロセスの空間を決定してもよい。
【００４６】
図８Ａは、実施形態に従った傾斜側壁カット面を有する半導体ヘテロ構造物を形成する方法８０１を示すフロー図である。方法８０１は、本明細書に記載の（例えば、図４Ａ〜４Ｄ）半導体ヘテロ構造物のいずれかを形成するために利用してもよい。方法８０１は、操作８１０で基板半導体表面上にテンプレート構造物を形成することから始まる。立方晶半導体表面の代表的な実施形態では、ヘテロエピタキシャルなウルツ鉱結晶成長に適していることが知られている任意のテンプレート構造物を採用してもいいが、テンプレートは基板の＜１１０＞方向に延在するトレンチを備える。テンプレート構造物は（１００）半導体表面のストライプを露出させる。操作８２０では、ウルツ鉱材料が核形成され、露出した半導体基板表面から成長し、テンプレート構造物の裏を充填する（例えばトレンチストライプの裏を充填する）。ウルツ鉱材料は、テンプレート側壁の鉛直高さに達するまで操作８２０で成長する。操作８２０は第１のエピタキシャル成長条件（例えば、第１のＩＩＩ‐Ｎ成長圧力、第１のＩＩＩ‐Ｎ成長温度及び第１のＶ／ＩＩＩ成長前駆体比）に依存してもよい。操作８２０はテンプレート構造物の裏をほぼ充填したら終了してもよい。
【００４７】
方法８０１はＬＥＯ操作８３０に進み、ここではウルツ鉱材料は、傾斜側壁カット面の形成に有利に働く方式でテンプレート材料上に横方向に過成長する。傾斜カット面を促進するために、例えば図７のＧａＮについて示しているような傾向型に基づいて、操作８２０で使用した条件（例えば第２のＩＩＩ‐Ｎ成長圧力、第２のＩＩＩ‐Ｎ成長温度及び第２のＶ／ＩＩＩ成長前駆体比）からエピタキシャル成長条件を変更してもよい。
【００４８】
その後、方法８０１は、操作８３０で形成した隆起構造物の上に１つ以上の半導体装置層を形成して、操作８４０で完了する。操作８４０は例えば、チャネル層及び／又は分極層及び／又は量子井戸スタック等のエピタキシャル成長を伴ってもよい。所望の装置層を形成するのに適していることが知られているエピタキシャルプロセスであればどのようなプロセスでも操作８４０で使用してよい。その後、装置の停止及び相互接続を任意の従来方式で進行させて半導体装置（例えば、図５Ａ〜５Ｄの文脈において本明細書で説明した装置のいずれか）を完成してもよい。
【００４９】
図８Ｂは、実施形態に従った、傾斜側壁カット面を有するシリコン上のＭＯＳＦＥＴ及びヘテロエピタキシャルＧａＮ構造物上のＧａＮのＨＦＥＴを備えるＳｏＣを形成する方法８０２を示すフロー図である。方法８０２は、方法８０１の１つの代表的な実施形態である。図９Ａ〜９Ｇは、実施形態に従った、図８Ｂに示された方法において選択した操作の実施に伴って発達するＳｏＣの断面図である。
【００５０】
図８Ｂを参照すると、方法８０２は、（１００）シリコン表面上に＜１１０＞に配向したトレンチストライプを形成することから始まる。ＳｏＣ１０１について図９Ａで更に示された代表的な実施形態では、トレンチ材料１１５は第１基板表面領域１０２内でフィン構造物９０６上に形成され、更に第２の基板表面領域１０３内でトレンチ４１６にパターン化する。
【００５１】
図８Ｂに戻ると、操作８２１では、（１００）シリコン基板表面上に核形成層が形成され、第１エピタキシャル成長条件を用いてトレンチ内にＧａＮが成長する。薄い核形成層（例えば厚さ１０〜５０ｎｍ）は、例えば化学蒸着（ＣＶＤ）、蒸気相蒸着（ＰＶＤ／スパッタリング）又は分子線エピタキシャル成長法（ＭＢＥ）によりエピタキシャルに蒸着してもよい。この層は、好都合にも露出した半導体表面に対して選択的であり、トレンチ材料（例えば誘電体／酸化物）上には形成されない。しかし、いくつかの実施形態では、核形成層は選択的ではなく、非晶質材料が非半導体トレンチ材料上に形成される。材料はテンプレート側壁の鉛直高さに達するまで、操作８２１で成長する。操作８２１は第１エピタキシャル成長条件（例えば、第１のＧａＮ成長圧力、第１のＧａＮ成長温度及び第１のＶ／ＩＩＩ成長前駆体比）に依存してもよい。トレンチがほぼ充填されると、操作８２１を終了できる。図９Ｂで更に示される代表的な実施形態では、操作８２１の終了時には、ＩＩＩ‐Ｎ半導体構造物６３０はトレンチ材料１１５とほぼ同一平面にある。
【００５２】
図８Ｂに戻ると、操作８３１では、傾斜カット面に有利に働くＧａＮのＬＥＯプロセスにより、傾斜ＧａＮカット面はテンプレートトレンチの外側に形成される。代表的な実施形態では、操作８２１で用いる第１のＧａＮ成長圧力、第１のＧａＮ成長温度及び第１のＮ／Ｇａ成長前駆体比の少なくとも１つは、第２の（より高い）ＧａＮ成長圧力、第２の（より低い）ＧａＮ成長温度又は第２の（より高い）Ｎ／Ｇａ成長前駆体比の少なくとも１つに変更する。１つの代表的な実施形態では、操作８２１で用いた第１のＧａＮ成長圧力は、操作８３１で３０〜３５０Ｔｏｒｒ（４０〜４６７ｈＰａ）の範囲内の第２のＧａＮ成長圧力まで増加させる；操作８２１で用いた第１のＧａＮ成長温度は、操作８３１で９５０〜１１５０℃の範囲内の第２のＧａＮ成長温度まで低下させる；操作８２１で用いた第１のＮ／Ｇａ成長前駆体比は、操作８３１で、ＮＨ３／ＴＭＧが１００〜５０００の範囲の第２のＮ／Ｇａ成長前駆体比まで増加させる。実施形態では、操作８３１で用いたエピタキシャル成長プロセスの横方向成長速度：鉛直方向成長速度は少なくとも１．５：１、望ましくは２：１又はそれ以上である。欠陥は操作８３１中にウルツ鉱結晶ｃ軸から離れて伝播する。操作８３１では、ＧａＮ膜はトレンチ材料表面上に１μｍ以下成長することが望ましい。図９Ｃ及び図９Ｄに更に示されるように、頂点の形状を有する隆起半導体構造物１３０Ａ、１３０Ｂ、及び１３０Ｃは、操作８３１の初期段階で形成される。ＬＥＯ処理時間を追加すると、頂点は台形断面になるように拡張し、任意に台形断面の大型の融合隆起構造物４３０へと、例えば７５０ｎｍ未満のｚ高さに拡大し続ける。
【００５３】
図８Ｂに戻ると、方法８０２では操作８４０が続き、ここではＧａＮのＬＥＯ操作８３１により形成した隆起ＧａＮ半導体構造物上にＩＩＩ‐Ｎ分極層を含む半導体装置層を成長させる。任意の従来のエピタキシャルプロセスを用いてＩＩＩ‐Ｎ分極層を形成してもよい。図９Ｅに更に示されるように、分極層５５０は、隆起構造物４３０との境界面で２ＤＥＧを形成するＩＩＩ‐Ｎ分極層を含む。再度、図８Ｂを参照すると、ＩＩＩ‐Ｎ分極層上にゲートスタックを蒸着させる。図９Ｆに更に示される代表的な実施形態では、ゲートスタックの形成には更に、ゲート誘電体９６０Ａの蒸着及びゲート電極９６０Ｂの蒸着が伴う。ゲート誘電体９６０Ａを形成するために、ＣＶＤ及び原子層蒸着（ＡＬＤ）などの公知の誘電体蒸着プロセスであればどのようなプロセスでも利用してよい。ゲート電極９６０Ｂを形成するために、ＣＶＤ、ＡＬＤ、及び／又はＰＶＤなどの公知の金属蒸着プロセスであればどのようなプロセスでも利用してよい。
【００５４】
方法８０２（図８Ｂ）では操作８５２が続き、ここでは任意の公知の技術を用いて電源／ドレイン半導体をエピタキシャル成長させることによりＩＩＩ‐Ｎ電源／ドレイン端子を形成する。例えば、ＩＩＩ‐Ｎ分極層上にゲート誘電体及びゲート電極を蒸着させた後に、隆起電源／ドレイン半導体を成長させてもよい。あるいは、ＩＩＩ‐Ｎ分極層上にゲート誘電体及びゲート電極を蒸着させる前に、電源／ドレイン半導体を成長させてもよい。操作８５３では、シリコンベースのＭＯＳＦＥＴが基板上に形成される。操作８５３には任意の公知のＭＯＳＦＥＴ製造プロセスを加えてもよい。図９Ｇに更に示される代表的な実施形態では、任意の公知の技術を使用して非平面ＭＯＳＦＥＴ１２５（例えば、フィンＦＥＴ）を形成する。代替的実施形態では、平面ＭＯＳＦＥＴを形成してもよい。方法８０２（図８Ｂ）は、任意の公知のバックエンドメタライゼーション処理を用いてシリコンベースのＭＯＳＦＥＴ１２５とＩＩＩ‐ＮベースのＨＦＥＴ１６０との相互接続を行う操作８５０で完了する。
【００５５】
図１０は、本発明の実施形態に従った、モバイルコンピューティングプラットフォーム１００５及び／又はデータサーバ機１００６が、傾斜側壁カット面を有する隆起ＩＩＩ‐Ｎ半導体を使用する少なくとも１つのＩＩＩ‐ＮのＨＦＥＴを備えるＩＣを採用するシステム１０００を示す。サーバ機１００６は、例えばラック内に配置され、電子データ処理のためにまとめてネットワークに接続した任意の数の高性能コンピューティングプラットフォームを備える市販サーバであればどのようなサーバでもよく、これは代表的な実施形態では、パッケージ化したモノリシックＩＣ１０５０を備える。モバイルコンピューティングプラットフォーム１００５は、電子データ表示、電子データ処理、無線電子データ送信等の各々のために構成したポータブル装置であればどのような装置でもよい。例えば、モバイルコンピューティングプラットフォーム１００５はタブレット、スマートフォン、ラップトップコンピュータ等のいずれかであってもよく、また、ディスプレイ画面（例えば、容量性、誘導性、抵抗性又は光学的タッチスクリーン）、チップレベル又はパッケージレベルの集積システム１０１０、及び電池１０１５を備えてもよい。
【００５６】
拡大図１０２０に示された集積システム１０１０内に配置していようと、あるいはサーバ機１００６内のスタンドアロン型のパッケージ化したチップとして配置していようと、パッケージ化したモノリシックＩＣ１０５０には、例えば本明細書の他の箇所に記載されているような、傾斜側壁カット面を有する隆起ＩＩＩ‐Ｎ半導体に配置した少なくとも１つのＩＩＩ‐ＮのＨＦＥＴを備えるメモリチップ（例えばＲＡＭ）又はプロセッサチップ（例えばマイクロプロセッサ、マルチコアマイクロプロセッサ、グラフィックプロセッサ等）を設ける。モノリシックＩＣ１０５０は更に、ボードに、基板に、又は電力管理集積回路（ＰＭＩＣ）１０３０、広帯域ＲＦ（無線）送信器及び／又は受信器（ＴＸ／ＲＸ）を備えるＲＦ（無線）集積回路（ＲＦＩＣ）１０２５（例えばデジタルベースバンドを備え、アナログフロントエンドモジュールは更に送信経路上の電力増幅器及び受信経路上の低ノイズ増幅器を更に備える）及びこれらのコントローラ１０３５の１つ以上と併用するインターポーザ１０６０に連結してもよい。
【００５７】
機能的に、ＰＭＩＣ１０３０は、電池電力調節、ＤＣ／ＤＣ変換等を実施することが可能であるため、電池１０１５に連結した入力部、及び他の機能的モジュールに電流を供給する出力部を有する。更に図示されているように、代表的な実施形態では、ＲＦＩＣ１０２５はアンテナ（図示せず）に連結した出力部を有し、任意の数の無線規格又はプロトコルを実装しており、これらにはＷｉ‐Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロング・ターム・エボリューション（ＬＴＥ）、Ｅｖ‐ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）、これらの派生物、ならびに３Ｇ、４Ｇ、５Ｇ、及びそれ以上と指定されている任意の他の無線プロトコルが挙げられるが、これらに限定されるものではない。別の実装形態では、これらのボードレベルモジュールの各々は、モノリシックＩＣ１０５０のパッケージ基板に連結した別個のＩＣ上に、又はモノリシックＩＣ１０５０のパッケージ基板に連結した単一ＩＣ内に集積してもよい。
【００５８】
図１１は、本開示の少なくともいくつかの実装形態に従って構成したコンピューティング装置１１００の機能ブロック図である。コンピューティング装置１１００は、例えばプラットフォーム１００５又はサーバ機１００６の内部に見られる。装置１１００は更に、限定するものではないが、本発明の実施形態に従った傾斜側壁カット面を有する隆起ＩＩＩ‐Ｎ半導体に配置した少なくとも１つのＩＩＩ‐ＮのＨＦＥＴを更に組み込むことが可能なプロセッサ１１０４（例えばアプリケーションプロセッサ）などの多数の部材を受け入れるマザーボード１１０２を備える。プロセッサ１１０４はマザーボード１１０２に物理的及び／又は電気的に連結してもよい。いくつかの例では、プロセッサ１１０４はプロセッサ１１０４内にパッケージされた集積回路ダイを備える。一般に、用語「プロセッサ」又は「マイクロプロセッサ」は、レジスタ及び／又はメモリから電子データを処理してその電子データを、レジスタ及び／又はメモリに更に格納することが可能な他の電子データに変換する装置又は装置の一部であればどのような装置も指す。
【００５９】
様々な例では、１つ以上の通信チップ１１０６は、マザーボード１１０２に物理的及び／又は電気的に連結してもよい。更なる実装形態では、通信チップ１１０６はプロセッサ１１０４の一部であってもよい。その用途に応じて、コンピューティング装置１１００は、マザーボード１１０２に物理的及び電気的に連結しても連結していなくともよい他の部材を備えてもよい。これらの他の部材は、揮発性メモリ（例えばＤＲＡＭ）、不揮発性メモリ（例えばＲＯＭ）、フラッシュメモリ、グラフィックプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、電池、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）装置、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、及び大容量記憶装置（ハードディスクドライブ、ソリッドステートドライブ（ＳＳＤ）、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）等）等を備えるが、これらに限定されるものではない。
【００６０】
通信チップ１１０６は、コンピューティング装置１１００との間でデータを転送するための無線通信を可能にする。用語「無線」及びその派生語は、非固体媒体を介して変調した電磁放射を使用してデータを通信できる回路、装置、システム、方法、技術、通信回線等を説明するために使用可能である。この用語は、関連する装置がワイヤを全く含まないことを意味する訳ではないが、いくつかの実施形態では全く含まないことがあることを意味する。通信チップ１１０６は、限定するものではないが本明細書の他の箇所に記載されているものを含む多くの無線規格又はプロトコルのいずれかを実装してもよい。上述のように、コンピューティング装置１１００は複数の通信チップ７０６を備えてもよい。例えば、第１の通信チップはＷｉ‐Ｆｉ及びブルートゥース（登録商標）などの短距離無線通信専用であってもよく、第２の通信チップはＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ‐ＤＯ等の長距離無線通信専用であってもよい。
【００６１】
本明細書に記載された特定の特徴は様々な実装形態を参照して記載しているが、この説明は限定的な意味で解釈されることを意図したものではない。従って、本開示が関係する当業者には明らかである本明細書に記載された実装形態及び他の実装形態の様々な改変は、本開示の趣旨及び範囲内にあると見なす。
【００６２】
本発明は、そのように記載された実施形態に限定されるものではなく、添付の特許請求の範囲から逸脱することなく、改変及び変更を実施可能であることは認識されているものとする。例えば、上記の実施形態には、以下に更に提供される特徴の特定の組み合わせが含まれ得る。
【００６３】
１つ以上の第１の実施形態、半導体ヘテロ構造物は立方結晶性の基板半導体を備える。ヘテロ構造物には、トレンチ材料層内の１つ以上のトレンチ内に配置されて基板半導体の表面と交差するウルツ鉱結晶性の隆起半導体構造物が更に備えられる。隆起半導体構造物は、隆起半導体構造物の上面からトレンチ側壁を越えて横方向に配置されたトレンチ材料との境界面まで傾斜した一対の傾斜側壁カット面を更に有する。
【００６４】
第１の実施形態を促進するために、隆起半導体構造物は基板半導体表面にほぼ直交するｃ軸を有するＩＩＩ‐Ｎ半導体を備える。傾斜側壁カット面は、ｃ軸に対して非平行かつ非鉛直である半極性面である。
【００６５】
第１の実施形態を促進するために、隆起半導体構造物はｃ面が基板の（１００）面の平行面から１０度以下で傾いているＩＩＩ‐Ｎ半導体を備える。傾斜側壁カット面は５０〜８０度の角度でｃ面と交差する半極性面である。
【００６６】
上記の実施形態を促進するために、傾斜側壁カット面の少なくとも１面は、｛１‐１０１｝、｛１１２２｝及び｛２０２１｝から成る群より選択される半極性面である。
【００６７】
第１の実施形態を促進するために、１つ以上のトレンチは第１トレンチ及び第２トレンチを更に含み、隆起半導体構造物は、ｃ面とほぼ平行で第１トレンチと第２トレンチとの間に延在する上面を有する。
【００６８】
上記の実施形態を促進するために、複数の貫通転位が基板半導体の露出面からトレンチのｚ高さを通過して延在し、一対の傾斜側壁カット面のうちの１面に向かって屈曲する。
【００６９】
上記の実施形態を促進するために、複数の貫通転位は、トレンチの側壁近傍に配置される第１の貫通転位、及びトレンチの中心線近傍に配置される第２の貫通転位を更に含み、第１の貫通転位は、基板半導体に対する第１のｚ高さで傾斜側壁カット面の１面に対して屈曲し、この高さは第２の貫通転位が傾斜側壁カット面の１面に向かって屈曲する第２のｚ高さより低い。
【００７０】
上記の実施形態を促進するために、一対の傾斜側壁カット面の少なくとも１面は、隆起半導体の上面より少なくとも１桁高い欠陥密度を有する。
【００７１】
第１の実施形態を促進するために、１つ以上のトレンチは第１トレンチ及び第２トレンチを更に含み、隆起半導体構造物は第１トレンチに配置した第１の隆起構造物を更に備え、当該構造物は基板の（１００）面の平行面から１０度以下で傾いたｃ面を有し、また５０〜８０度の角度でｃ面と交差する第１の一対の傾斜側壁カット面を有する。隆起半導体構造物は、第２トレンチに配置した第２の隆起構造物を更に備え、当該構造物は基板の（１００）面の平行面から１０度以下で傾いたｃ面を有し、また５０〜８０度の角度でｃ面と交差する第２の一対の傾斜側壁カット面を有する。
【００７２】
上記の実施形態を促進するために、第１の一対の傾斜側壁カット面は互いに交差し、第２の一対の傾斜側壁カット面は互いに交差し；又は第１の一対の傾斜側壁カット面はｃ面とほぼ平行な第１の上面により分断され、第２の一対の傾斜側壁カット面はｃ面とほぼ平行な第２の上面により分断される。
【００７３】
上記の実施形態を促進するために、隆起半導体構造物のｚ高さはトレンチ材料の上面より高く、この高さはトレンチの横幅の少なくとも√３／２倍である。
【００７４】
上記の実施形態を促進するために、隆起半導体構造物のｚ高さはトレンチ材料の上面より高く、この高さは２つの隣接するトレンチの間隔幅の３分の１と合計したトレンチの横幅の√３／２倍未満である。
【００７５】
第１の実施形態を促進するために、半導体ヘテロ構造物は、隆起半導体構造物の表面を露出させる一対の第２トレンチを更に備え、第２トレンチの各々は、その下にあるトレンチ材料層内の一対のトレンチ間に横方向に配列する。半導体ヘテロ構造物は、一対の第２トレンチ内に配置され、一対の第２トレンチの側壁上に横方向に延在するウルツ鉱結晶性の半導体キャップを更に備える。
【００７６】
第１の実施形態を促進するために、基板半導体表面は（１００）シリコンを含む。トレンチは、基板上で＜１１０＞方向に延在し、その横幅は５００ｎｍ以下である。傾斜側壁カット面は５０〜８０度の角度でｃ面と交差する半極性面である。隆起半導体のｚ高さは７５０ｎｍ未満のトレンチ層の上面より高い。
【００７７】
１つ以上の第２の実施形態では、半導体装置には、立方結晶性の基板半導体を更に備える半導体ヘテロ構造物が設けられる。半導体ヘテロ構造物は、基板半導体の表面と交差するトレンチ材料層内の１つ以上のトレンチ内に配置されたウルツ鉱結晶性の隆起半導体構造物と、隆起半導体構造物の上面からトレンチの側壁を越えて横方向に配置されたトレンチ材料との境界面へと傾斜している一対の傾斜側壁カット面とを更に備える。半導体ヘテロ構造物は、傾斜側壁カット面又は傾斜側壁カット面を分断する隆起半導体構造物の上面の少なくとも１面上に配置した１つ以上の半導体装置層を更に備える。半導体装置は、１つ以上の半導体装置層に連結した１つ以上の装置端子を更に備える。
【００７８】
第１の実施形態を促進するために、隆起半導体構造物は、ｃ面が基板の（１００）面の平行面から１０度以下で傾いているＩＩＩ‐Ｎ半導体を備える。傾斜側壁カット面はｃ面に対して非平行かつ非鉛直である半極性面である。１つ以上の装置端子は、傾斜側壁カット面の少なくとも１面上に配置するか、又は傾斜側壁カット面間に延在するｃ面に平行な上面上に配置する。
【００７９】
上記の実施形態を促進するために、隆起構造物はＩＩＩ‐Ｎ半導体を更に備える。半導体装置層は隆起構造物とは異なる組成を有するＩＩＩ‐Ｎ分極層を含む。１つ以上の装置端子のうちの第１の装置端子を備えるゲートスタックは、隆起構造物のＩＩＩ‐Ｎ分極層及びチャネル領域上に配置する。ソース端子及びドレイン端子はゲートスタックのそれぞれ反対側に配置する。
【００８０】
上記の実施形態を促進するために、基板半導体表面は（１００）シリコンを含む。トレンチは、基板半導体表面の＜１１０＞方向に延在する。隆起半導体は、基板半導体表面に平行なｃ面を有する。傾斜側壁カット面は５０〜８０度の角度でｃ面と交差する半極性面である。基板、ゲートスタック、ソース端子及びドレイン端子はそれぞれ、ｃ面に平行で傾斜側壁カット面間に延在する隆起半導体構造物の上面上に配置する。
【００８１】
上記の実施形態を促進するために、一対の傾斜側壁カット面上にゲートスタックを更に配置する。
【００８２】
上記の実施形態を促進するために、半導体装置は、隆起半導体に隣接する基板表面上に配置したＭＯＳＦＥＴを更に備える。
【００８３】
１つ以上の第３の実施形態では、半導体ヘテロ構造物を形成する方法には、基板上に配置したトレンチ材料層のトレンチ内に露出した立方結晶性の基板表面から、ウルツ鉱結晶性の隆起半導体構造物をエピタキシャル成長させる工程が含まれる。当該方法には、横方向エピタキシャル過成長（ＬＥＯ）プロセス中に隆起半導体構造物の側壁を傾斜させることにより、貫通転位をｃ軸からｃ面に屈曲させる工程が含まれる。当該方法には隆起半導体構造物上に１つ以上の装置層を成長させる工程が含まれる。
【００８４】
第３の実施形態を促進するために、ＬＥＯプロセスは、ｃ軸成長速度の少なくとも２倍の速度で隆起半導体構造物を横方向に成長させる工程を更に含み、ｃ面に非平行かつ非鉛直であるウルツ鉱結晶性カット面に有利に働く。
【００８５】
第３の実施形態を促進するために、当該方法には、基板表面を露出させる一対のトレンチを誘電体層内にエッチングすることにより、トレンチ材料層にトレンチを形成する工程が更に含まれる。隆起半導体構造物をトレンチ内でエピタキシャル成長させる工程には、一対のトレンチの各々の中でＩＩＩ‐Ｎ半導体をエピタキシャル成長させる工程が更に含まれる。ＬＥＯプロセスには、一対のトレンチの各々の上に隆起ＩＩＩ‐Ｎ頂点を横方向に成長させる工程が更に含まれ、各隆起ＩＩＩ‐Ｎ頂点はトレンチ層の一部に延在する交差した傾斜側壁カット面を有する。ＬＥＯプロセスには、ｃ面に平行な上面を有し、２つの傾斜側壁カット面の間に延在する１つの隆起半導体構造物内に、隆起ＩＩＩ‐Ｎ頂点を横方向に成長させる工程が更に含まれる。当該方法には、ｃ面に平行な隆起半導体構造物の上面上に装置端子を蒸着させる工程が更に含まれる。
【００８６】
上記の実施形態を促進するために、トレンチ内に隆起半導体構造物をエピタキシャル成長させる工程には、第１の成長温度、第１の成長圧力及び第１のＶ／ＩＩＩ比でＩＩＩ‐Ｎ半導体をエピタキシャル成長させる工程が更に含まれる。ＬＥＯを実行する工程には、第１の成長温度より低い第２の成長温度；第１の成長圧力より高い第２の成長圧力；及び第１のＶ／ＩＩＩ比より高い第２のＶ／ＩＩＩ比のうち少なくとも１要件でＩＩＩ‐Ｎ半導体をエピタキシャル成長させる工程が更に含まれる。
【００８７】
上記の実施形態を促進するために、ＬＥＯを実行する工程には、１１５０℃以下の第２の成長温度；３５０Ｔｏｒｒ（４６７ｈＰａ）以下の第２の圧力；及び少なくとも１００の第２のＶ／ＩＩＩ比で、ＩＩＩ‐Ｎ半導体をエピタキシャル成長させる工程が更に含まれる。
【００８８】
第３の実施形態を促進するために、当該方法には、（１００）シリコン表面上の＜１１０＞方向に最長の長さを有するトレンチを誘電体層内にエッチングすることにより材料層にトレンチを形成する工程が更に含まれる。隆起半導体構造物をトレンチ内でエピタキシャル成長させる工程には、ＩＩＩ‐Ｎ半導体をエピタキシャル成長させる工程が更に含まれる。１つ以上の装置層を成長させる工程には、傾斜側壁カット面上にＩＩＩ‐Ｎ分極層を成長させる工程が更に含まれる。当該方法には、分極層上にゲートスタックを蒸着させる工程、ならびにゲートスタックのそれぞれ反対側に、＜１１０＞方向に配列してソース端子及びドレイン端子を形成する工程が更に含まれる。
【００８９】
上記の実施形態を促進するために、分極層上にゲートスタックを蒸着させる工程には、傾斜側壁カット面上にゲートスタックを蒸着させる工程が更に含まれる。
【００９０】
上記の実施形態を促進するために、当該方法には、（１００）シリコン表面上にＭＯＳＦＥＴを形成する工程が更に含まれ、当該ＭＯＳＦＥＴを形成する工程には、隆起半導体構造物に隣接する（１００）シリコン表面上に第２のゲートスタックを形成する工程、ならびに＜１１０＞方向に第２のゲートスタックと共に配列させて第２のソース端子及び第２のドレイン端子を形成する工程が更に含まれる。
【００９１】
しかし、上記の実施形態はこの点に限定せず、様々な実装形態では、上記の実施形態には、このような特徴のサブセットのみを取り入れる工程、このような特徴の異なる順序を取り入れる工程、このような特徴の異なる組み合わせを取り入れる工程、及び／又は明確に収載したそれらの特徴以外の追加的な特徴を取り入れる工程が含まれる。従って本発明の範囲は、添付の特許請求の範囲を参照し、そのような特許請求の範囲が権利を与えられる等価物の全範囲と併せて決定すべきである。
【図１Ａ−１Ｂ】
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【図２Ａ−２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
2017533574.tif 000009
【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
2017533574.tif 000016
【図６Ｂ】
2017533574.tif 000017
【図６Ｃ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ−９Ｄ】
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【図９Ｅ−９Ｇ】
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【図１０】
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【図１１】
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【国際調査報告】
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