(57)【要約】  方法は、電界効果トランジスタ（ＦＥＴ）型の動作に従ってユニポーラ電流がトランジスタの第１の領域からトランジスタの第２の領域に流れることを可能にするために第１のゲート電圧をバイアスするステップを含む。方法は、また、バイポーラ接合トランジスタ（ＢＪＴ）型の動作に従ってバイポーラ電流が第１の領域から第２の領域に流れることを可能にするためにボディ端子をバイアスするステップを含む。ユニポーラ電流は、相補型金属酸化膜半導体（ＣＭＯＳ）技術においてデュアルモードデジタルおよびアナログデバイスを提供するために、バイポーラ電流と同時に流れる。
2017505530.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタ型の動作に従ってユニポーラ電流がトランジスタの第１の領域から前記トランジスタの第２の領域に流れることを可能にするために第１のゲート電圧をバイアスするステップと、
バイポーラ電流が前記第１の領域から前記第２の領域に流れることを可能にするためにボディ端子をバイアスするステップであって、前記バイポーラ電流がバイポーラ接合トランジスタ型の動作に従ってボディ端子電流によって調整される、ステップと、
を含み、
前記ユニポーラ電流が前記バイポーラ電流と同時に流れる、方法。
【請求項２】
前記ユニポーラ電流がデジタル金属酸化膜半導体モードに関連付けられ、前記バイポーラ電流がアナログゲート制御バイポーラ接合トランジスタモードに関連付けられている、請求項１に記載の方法。
【請求項３】
前記第１のゲート電圧が、前記トランジスタの電流利得と、前記トランジスタの相互コンダクタンスと、前記トランジスタの抵抗値とを制御する、請求項１に記載の方法。
【請求項４】
前記トランジスタが、ｎ型金属酸化膜半導体かつＮＰＮ型デバイスである、請求項１に記載の方法。
【請求項５】
前記トランジスタが、ｐ型金属酸化膜半導体かつＰＮＰ型デバイスである、請求項１に記載の方法。
【請求項６】
前記トランジスタが、バルク相補型金属酸化膜半導体かつバイポーラ接合トランジスタデバイスである、請求項１に記載の方法。
【請求項７】
前記トランジスタが、シリコンオンインシュレータ相補型金属酸化膜半導体かつバイポーラ接合トランジスタデバイスである、請求項１に記載の方法。
【請求項８】
前記トランジスタが、プレーナ型相補型金属酸化膜半導体かつバイポーラ接合トランジスタデバイスである、請求項１に記載の方法。
【請求項９】
前記トランジスタが、３次元フィン型相補型金属酸化膜半導体かつバイポーラ接合トランジスタデバイスである、請求項１に記載の方法。
【請求項１０】
前記第１のゲート電圧をバイアスするステップが、ユニポーラ電流を可能にするために反転層を形成する、請求項１に記載の方法。
【請求項１１】
前記トランジスタの前記第１の領域が前記トランジスタのソースに対応し、前記トランジスタの前記第２の領域が前記トランジスタのドレインに対応する、請求項１に記載の方法。
【請求項１２】
前記第１のゲート電圧をバイアスするステップおよび前記ボディ端子をバイアスするステップが、電子デバイスに組み込まれたプロセッサによって開始される、請求項１に記載の方法。
【請求項１３】
電界効果トランジスタ型の動作に従ってユニポーラ電流がトランジスタの第１の領域から前記トランジスタの第２の領域に流れることを可能にするために第１のゲート電圧を介してバイアスされる前記トランジスタの第１のゲート領域と、
バイポーラ接合トランジスタ型の動作に従ってバイポーラ電流が前記トランジスタの前記第１の領域から前記トランジスタの前記第２の領域に流れることを可能にするために第１のボディ電圧を介してバイアスされる前記トランジスタの第１のボディ領域と、
を備え、
前記ユニポーラ電流が前記バイポーラ電流と同時に流れる、装置。
【請求項１４】
前記第１の領域が前記トランジスタのソースに対応する、請求項１３に記載の装置。
【請求項１５】
前記第２の領域が前記トランジスタのドレインに対応する、請求項１３に記載の装置。
【請求項１６】
前記トランジスタがユニポーラ動作モードおよびバイポーラ動作モードにおいて動作し、前記トランジスタがｎ型トランジスタであり、前記第１のボディ電圧が順方向接合電圧よりも高い、請求項１３に記載の装置。
【請求項１７】
前記第１のゲート電圧が電源電圧に等しい、請求項１６に記載の装置。
【請求項１８】
前記トランジスタがユニポーラ動作モードおよびバイポーラ動作モードにおいて動作し、前記トランジスタがｐ型トランジスタであり、前記第１のボディ電圧が負の順方向接合電圧よりも低い、請求項１３に記載の装置。
【請求項１９】
前記第１のゲート電圧がゼロ電圧に等しい、請求項１８に記載の装置。
【請求項２０】
インバータミキサ回路をさらに備え、前記インバータミキサ回路が、
前記トランジスタであって、前記第１のボディ電圧が第１の入力信号に対応する、前記トランジスタと、
第２のトランジスタであって、前記第２のトランジスタの第２のボディ領域が前記第１のボディ領域に結合され、前記第２のボディ領域が前記第１のボディ電圧を介してバイアスされ、前記第２のトランジスタの第２のゲート領域が前記第１のゲート領域に結合され、前記第２のゲート領域が前記第１のゲート電圧を介してバイアスされ、前記第１のゲート電圧が第２の入力信号に対応し、前記第２のトランジスタの第２のドレイン領域が前記トランジスタの第１のドレイン領域に結合された、第２のトランジスタと、
を備える、請求項１３に記載の装置。
【請求項２１】
インバータミキサ回路をさらに備え、前記インバータミキサ回路が、
前記トランジスタであって、前記第１のボディ電圧が第１の入力信号に対応する、前記トランジスタと、
第２のトランジスタであって、前記第２のトランジスタの第２のボディ領域が第２の入力信号に対応する第２のボディ電圧を介してバイアスされ、前記第２のトランジスタの第２のゲート領域が前記第１のゲート領域に結合され、前記第２のゲート領域が前記第１のゲート電圧を介してバイアスされ、前記第１のゲート電圧が第３の入力信号に対応し、前記第２のトランジスタの第２のドレイン領域が前記トランジスタの第１のドレイン領域に結合された、第２のトランジスタと、
を備える、請求項１３に記載の装置。
【請求項２２】
差動ミキサ回路をさらに備え、前記差動ミキサ回路が、
前記トランジスタであって、前記第１のゲート電圧が第１の差動入力信号の第１の信号に対応し、前記第１のボディ電圧が第２の差動入力信号の第２の信号に対応する、前記トランジスタと、
第２のトランジスタであって、前記第２のトランジスタの第２のゲート領域が第２のゲート電圧を介してバイアスされ、前記第２のゲート電圧が前記第１の差動入力信号の第２の信号に対応し、前記第２のトランジスタの第２のボディ領域が前記第２の差動入力信号の第１の信号を介してバイアスされ、前記トランジスタの第１のソース領域が前記第２のトランジスタの第２のソース領域に結合された、第２のトランジスタと、
を備える、請求項１３に記載の装置。
【請求項２３】
インバータドライバ回路をさらに備え、前記インバータドライバ回路が、
前記トランジスタであって、前記第１のゲート電圧および前記第１のボディ電圧が第１の入力信号に対応する、前記トランジスタと、
第２のトランジスタであって、前記第２のトランジスタの第２のゲート領域が前記第１のゲート領域に結合され、前記第２のトランジスタの第２のボディ領域が前記第１のボディ領域に結合され、前記第２のボディ領域が前記第１のボディ電圧を介してバイアスされ、前記第２のトランジスタの第２のドレイン領域が前記トランジスタの第１のドレイン領域に結合された、請求項１３に記載の装置。
【請求項２４】
インバータドライバ回路をさらに備え、前記インバータドライバ回路が、
前記トランジスタであって、前記第１のボディ電圧が第１の入力信号に対応し、前記第１のゲート電圧が第２の入力信号に対応する、前記トランジスタと、
第２のトランジスタであって、前記第２のトランジスタの第２のゲート領域が前記第１のゲート領域に結合され、前記第２のゲート領域が前記第１のゲート電圧を介してバイアスされ、前記第２のトランジスタの第２のボディ領域が第３の入力信号を介してバイアスされ、前記第２のトランジスタの第２のドレイン領域が前記トランジスタの第１のドレイン領域に結合された、第２のトランジスタと、
を備える、請求項１３に記載の装置。
【請求項２５】
前記第１のゲート領域および前記第１のボディ領域が、少なくとも１つの半導体ダイに集積された、請求項１３に記載の装置。
【請求項２６】
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定位置データユニット、およびコンピュータからなるグループから選択されたデバイスをさらに備え、前記デバイス内に前記第１のゲート領域および前記第１のボディ領域が集積された、請求項１３に記載の装置。
【請求項２７】
プロセッサによって実行されると、前記プロセッサに、
ユニポーラ電流がトランジスタの第１の領域から前記トランジスタの第２の領域に流れることを可能にするために前記トランジスタのゲートの第１のゲート電圧をバイアスさせ、
ボディ−ソース電圧の絶対値が前記トランジスタの接合電圧よりも大きくなるように、前記トランジスタのボディ領域に結合された端子を第２の電圧にバイアスさせる命令を含み、前記端子をバイアスすることが、バイポーラ電流が前記トランジスタの前記第１の領域から前記トランジスタの前記第２の領域に流れることを可能にし、
前記ユニポーラ電流が前記バイポーラ電流と同時に流れる、非一時的コンピュータ可読媒体。
【請求項２８】
前記ユニポーラ電流がデジタル金属酸化膜半導体モードに関連付けられ、前記バイポーラ電流がアナログゲート制御バイポーラ接合トランジスタモードに関連付けられている、請求項２７に記載の非一時的コンピュータ可読媒体。
【請求項２９】
電界効果トランジスタ型の動作に従ってユニポーラ電流がトランジスタの第１の領域から前記トランジスタの第２の領域に流れることを可能にするために第１のゲート電圧をバイアスするための手段と、
バイポーラ接合トランジスタ型の動作に従ってバイポーラ電流が前記第１の領域から前記第２の領域に流れることを可能にするためにボディ端子をバイアスするための手段と、
を備え、
前記ユニポーラ電流が前記バイポーラ電流と同時に流れる、装置。
【請求項３０】
前記第１の領域が前記トランジスタのソースに対応し、前記第２の領域が前記トランジスタのドレインに対応する、請求項２９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
本願は、それらの内容がそれら全体において参照により本明細書に明確に組み込まれる、２０１３年１１月２７日に出願した共同所有の米国仮特許出願第６１／９０９５３３号、および２０１４年３月２６日に出願した米国非仮特許出願第１４／２２５８３６号の優先権を主張する。
【０００２】
本開示は、全体的にはデュアルモードデジタルおよびアナログトランジスタに関する。
【背景技術】
【０００３】
技術の進歩は、より小さくより強力なコンピューティングデバイスをもたらした。たとえば、小型、軽量であり、ユーザによる持ち運びが容易な、ポータブルワイヤレス電話機、携帯情報端末（ＰＤＡ，ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、ページングデバイスなどのワイヤレスコンピューティングデバイスを含む様々なポータブルパーソナルコンピューティングデバイスが現在存在している。より具体的には、セルラー電話およびインターネットプロトコル（ＩＰ，ｉｎｔｅｒｎｅｔ  ｐｒｏｔｏｃｏｌ）電話などのポータブルワイヤレス電話機は、ワイヤレスネットワーク上で音声およびデータパケットを通信することができる。さらに、多くのそのようなワイヤレス電話機は、その中に組み込まれた他のタイプのデバイスを含む。たとえば、ワイヤレス電話機は、また、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤを含むことができる。また、そのようなワイヤレス電話機は、インターネットにアクセスするために使用され得るウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む実行可能命令を処理することができる。そのように、これらのワイヤレス電話機は、かなりのコンピューティング能力を含むことができる。
【０００４】
ワイヤレス電話機および他の電子デバイス内の回路は、トランジスタを含むことがある。トランジスタは、電子デバイス内の他の回路要素間の電流の流れを選択的に可能にすることができる。トランジスタによって生成される電流の量は、トランジスタに提供される電源電圧に基づき得る。比較的高い電流を生成するトランジスタは、より速い状態変化を可能にし、デジタル用途（オンおよびオフの２つの状態）のための電流に依存する電子デバイスの他の構成要素に関する待ち時間を減少させることができる。典型的には、トランジスタによって生成される電流の量は、電源電圧が上昇するにつれて増加する。しかしながら、上昇した電源電圧は、電子デバイスの増加した電力消費をもたらし、バッテリ寿命を減少させる可能性がある。特定の従来の相補型金属酸化膜半導体（ＣＭＯＳ，ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタは、高性能なアナログおよび無線周波数（ＲＦ，ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ）用途のための効率的なバイポーラデバイスではない。たとえば、デジタルＣＭＯＳトランジスタは、低コストのアナログおよびＲＦ用途のために使用され得るが、低い性能（たとえば、低いバイポーラ電流利得（β））および複雑な回路は、アナログおよびＲＦ用途のためのデジタルＣＭＯＳトランジスタを使用することから生じる可能性がある。
【発明の概要】
【課題を解決するための手段】
【０００５】
ユニポーラ動作モード（たとえば、ＣＭＯＳモード）およびバイポーラ動作モード（たとえば、バイポーラ接合トランジスタ（ＢＪＴ，ｂｉｐｏｌａｒ  ｊｕｎｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ））において同時に動作するためにトランジスタをバイアスするための装置および方法が開示される。金属酸化膜半導体（ＭＯＳ）トランジスタは、ＭＯＳトランジスタ構成要素と水平寄生バイポーラトランジスタとを含むことができる。デジタルＭＯＳ動作において、水平寄生バイポーラトランジスタは、不活性化され（たとえば、オフにされ）得、バイポーラトランジスタ効果は、存在しなくてもよい。寄生水平バイポーラトランジスタは、バイポーラトランジスタの効率を改善するために、ＭＯＳトランジスタのゲートを用いて活性化され（たとえば、オンにされ）得る。たとえば、トランジスタのゲートおよびボディは、アナログおよびＲＦ用途のための水平寄生バイポーラトランジスタ（たとえば、ゲート制御バイポーラ接合トランジスタ）を有効にするためにバイアスされ得る。たとえば、ゲートをバイアスすることは、バイポーラトランジスタの効率を改善することができ、端子を介してボディをバイアスすることは、バイポーラトランジスタをオンにすることができる。第１の構成では、トランジスタのゲートは、トランジスタがデジタルＭＯＳモード（たとえば、ユニポーラ動作モード）において動作するようにバイアスされ得る。たとえば、ゲートは、ユニポーラ駆動電流（たとえば、ホールまたは電子）がトランジスタ（たとえば、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタ）のソース（またはドレイン）からトランジスタ（たとえば、ユニポーラ動作モード）のドレイン（またはソース）に流れることを可能にするために、ゲート−ソース電圧がしきい値電圧よりも高くなるようにバイアスされ得る。第２の構成では、ボディ（たとえば、ウェル）は、寄生バイポーラトランジスタが、また、アナログゲート制御バイポーラ接合トランジスタ（ＢＪＴ）モード（たとえば、バイポーラ動作モード）に従って動作するように、端子を介してバイアスされ得る。第２の構成では、ユニポーラ動作モードに関連するユニポーラ電流およびバイポーラ動作モードに関連するバイポーラ電流は、同時に流れる。たとえば、ボディは、Ｐ型ＢＪＴのベースとして動作することができ、ソースは、Ｐ型ＢＪＴのエミッタとして動作することができ、ドレインは、Ｐ型ＢＪＴのコレクタとして動作することができる。ボディは、ボディ−ソース電圧の絶対値が寄生バイポーラトランジスタのｐ−ｎ順方向電圧よりも高くなるようにバイアスされ得る。ボディのそのようなバイアシングは、バイポーラ電流（たとえば、ホールおよび電子）がソース（エミッタ）とドレイン（コレクタ）との間を流れることを可能にする。バイポーラ電流は、ベース電流によって調整され得る。したがって、（説明したように）ゲートおよびボディを同時にバイアスすることは、バイポーラトランジスタの動作および増加した電流の流れ（たとえば、ユニポーラ電流の流れおよびバイポーラ電流の流れ）を可能にすることができ、これは、トランジスタのアナログおよびＲＦ動作効率および／またはデジタル動作効率を改善することができる��たとえば、高性能アナログおよびＲＦゲート制御バイポーラトランジスタ、ならびに、電源電圧を上昇させることなくより大きい電流利得を有する）。
【０００６】
特定の実施形態では、方法は、電界効果トランジスタ（ＦＥＴ，ｆｉｅｌｄ‐ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）型の動作に従ってユニポーラ電流がトランジスタの第１の領域からトランジスタの第２の領域に流れることを可能にするために第１のゲート電圧をバイアスするステップを含む。方法は、また、バイポーラ接合トランジスタ（ＢＪＴ）型の動作に従って第１のボディベース領域電流制御でバイポーラトランジスタ電流が第１の領域から第２の領域に流れることを可能にするために第１のボディ端子領域をバイアスするステップを含む。ユニポーラ電流は、バイポーラ電流と同時に流れる。
【０００７】
別の特定の実施形態では、装置は、電界効果トランジスタ（ＦＥＴ）型の動作に従ってユニポーラ電流がトランジスタの第１の領域からトランジスタの第２の領域に流れることを可能にするために第１のゲート電圧を介してバイアスされるトランジスタの第１のゲート領域を含む。装置は、また、バイポーラ接合トランジスタ（ＢＪＴ）型の動作に従って第１のボディ（ベース）領域電流制御でバイポーラ電流がトランジスタの第１の領域からトランジスタの第２の領域に流れることを可能にするために第１のボディ電圧を介してバイアスされるトランジスタの第１のボディ領域を含む。
【０００８】
別の特定の実施形態では、非一時的コンピュータ可読媒体は、プロセッサによって実行されたとき、プロセッサに、ユニポーラ電流がトランジスタの第１の領域からトランジスタの第２の領域に流れることを可能にするためにトランジスタのゲートの第１のゲート電圧をバイアスさせる命令を含む。命令は、また、ボディ−ソース電圧の絶対値がバイポーラトランジスタのｐｎ接合順方向電圧よりも大きくなるように、トランジスタのボディ領域に結合された端子を第２の電圧にバイアスするためにプロセッサによって実行可能である。端子をバイアスすることは、ボディ（ベース）領域電流制御でバイポーラ電流がトランジスタの第１の領域からトランジスタの第２の領域に流れることを可能にする。
【０００９】
別の特定の実施形態では、装置は、電界効果トランジスタ（ＦＥＴ）型の動作に従ってユニポーラ電流がトランジスタの第１の領域からトランジスタの第２の領域に流れることを可能にするために第１のゲート電圧をバイアスするための手段を含む。装置は、また、バイポーラ接合トランジスタ（ＢＪＴ）型の動作に従ってボディベース電流制御でバイポーラ電流がトランジスタの第１の領域からトランジスタの第２の領域に流れることを可能にするためにボディ端子をバイアスするための手段を含む。
【００１０】
別の特定の実施形態では、方法は、電界効果トランジスタ（ＦＥＴ）型の動作に従ってユニポーラ電流がトランジスタの第１の領域からトランジスタの第２の領域に流れることを可能にするために第１のゲート電圧をバイアスするためのステップを含む。方法は、また、バイポーラ接合トランジスタ（ＢＪＴ）型の動作に従ってボディベース電流制御でバイポーラ電流がトランジスタの第１の領域からトランジスタの第２の領域に流れることを可能にするためにボディ端子をバイアスするためのステップを含む。
【００１１】
別の特定の実施形態では、方法は、半導体デバイスの少なくとも１つの物理的特性を表す設計情報を受信するステップを含む。半導体デバイスは、電界効果トランジスタ（ＦＥＴ）型の動作に従ってユニポーラ電流がトランジスタの第１の領域からトランジスタの第２の領域に流れることを可能にするために第１のゲート電圧を介してバイアスされるトランジスタの第１のゲート領域を含む。半導体デバイスは、また、バイポーラ接合トランジスタ（ＢＪＴ）型の動作に従って第１のボディベース電流制御でバイポーラ電流がトランジスタの第１の領域からトランジスタの第２の領域に流れることを可能にするために第１のボディ電圧を介してバイアスされるトランジスタの第１のボディ領域を含む。方法は、また、ファイルフォーマットに準拠するために設計情報を変換するステップを含む。方法は、さらに、変換された設計情報を含むデータファイル（たとえば、ＧＤＳＩＩフォーマットファイルまたはＧＥＲＢＥＲフォーマットファイル）を生成するステップを含む。
【００１２】
開示された実施形態の少なくとも１つによって提供される１つの特定の利点は、トランジスタの増加された電流容量である。開示された実施形態の少なくとも１つによって提供される別の特定の利点は、費用を追加するものなしで（または、最小で）ＣＭＯＳ互換プロセスにおいて可能にされるゲート制御バイポーラトランジスタである。本開示の他の態様、利点、および特徴は、以下の段落、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む本出願全体の検討後に明らかになるであろう。
【図面の簡単な説明】
【００１３】
【図１】デュアルモードトランジスタの特定の例示的な実施形態の図である。
【図２】デュアルモードトランジスタのためのバイアス特性に対応する特定の例示的な表である。
【図３】デュアルモードトランジスタの電界効果トランジスタ（ＦＥＴ）型構成の特定の例示的な実施形態を示す図である。
【図４】デュアルモードトランジスタのバイポーラ接合トランジスタ（ＢＪＴ）型構成の特定の例示的な実施形態を示す図である。
【図５】デュアルモードトランジスタを含むインバータミキサの特定の例示的な実施形態を示す図である。
【図６】デュアルモードトランジスタを含む差動ミキサの特定の例示的な実施形態の回路図である。
【図７】デュアルモードトランジスタを含むインバータドライバの特定の例示的な実施形態を示す図である。
【図８Ａ】ＰＮＰデュアルモードトランジスタの特定の例示的な実施形態の図である。
【図８Ｂ】ＰＮＰデュアルモードトランジスタの特定の例示的な実施形態の図である。
【図９Ａ】ＮＰＮデュアルモードトランジスタの特定の例示的な実施形態の図である。
【図９Ｂ】ＮＰＮデュアルモードトランジスタの特定の例示的な実施形態の図である。
【図１０Ａ】バイアス特性に基づいてデュアルモードトランジスタのドレイン電流、電流利得、および相互コンダクタンスを示す特定の例示的なチャートである。
【図１０Ｂ】バイアス特性に基づいてデュアルモードトランジスタのドレイン電流、電流利得、および相互コンダクタンスを示す特定の例示的なチャートである。
【図１１】シリコンオンインシュレータ（ＳＯＩ）ＰＮＰデュアルモードトランジスタの特定の例示的な実施形態の図である。
【図１２】ＳＯＩ  ＮＰＮデュアルモードトランジスタの特定の例示的な実施形態の図である。
【図１３】デュアルモードトランジスタをバイアスする方法の特定の実施形態のフローチャートである。
【図１４】デュアルモードトランジスタとデュアルモードトランジスタをバイアスするために動作可能な構成要素とを含むワイヤレスデバイスのブロック図である。
【図１５】デュアルモードトランジスタとデュアルモードトランジスタをバイアスするために動作可能な構成要素とを含む電子デバイスを製造するための製造プロセスの特定の例示的な実施形態のデータフロー図である。
【発明を実施するための形態】
【００１４】
図１を参照すると、デュアルモードトランジスタ１００の特定の例示的実施形態が示されている。たとえば、デュアルモードトランジスタ１００は、デジタル金属酸化膜半導体（ＭＯＳ）モード（たとえば、ユニポーラ動作モード）とアナログゲート制御バイポーラ接合トランジスタ（ＢＪＴ）モード（たとえば、バイポーラ動作モード）とにおいて同時に動作することができる。図１中の例示的実施形態は、デュアルモードトランジスタ１００の断面図を示す。
【００１５】
デュアルモードトランジスタ１００は、第１のゲート領域１０２と、第１の領域１０４と、第２の領域１０６と、第１のボディ領域１０８とを含む。第１のゲート領域１０２は、デュアルモードトランジスタ１００のゲートに対応することができる。特定の実施形態（たとえば、ＰＮＰ型の構成）において、第１の領域１０４は、デュアルモードトランジスタ１００のソースに対応することができ、第２の領域１０６は、デュアルモードトランジスタ１００のドレインに対応することができる。別の特定の実施形態（たとえば、ＮＰＮ型の構成）において、第１の領域１０４は、デュアルモードトランジスタ１００のドレインに対応することができ、第２の領域１０６は、デュアルモードトランジスタ１００のソースに対応することができる。第１のボディ領域１０８は、ウェルに対応することができる。誘電体は、第１のゲート領域１０２を、第１の領域１０４、第２の領域１０６、および第１のボディ領域１０８から分離することができる。誘電体は、高誘電率を有する材料からなる絶縁層であり得る。デュアルモードトランジスタ１００は、基板領域１１０内にあり得る。以下に説明するように、各領域１０２〜１０８の濃度は、デュアルモードトランジスタ１００の特定の構成（たとえば、デュアルモードトランジスタがＮＭＯＳかつＮＰＮ型の構成、またはＰＭＯＳかつＰＮＰ型の構成のいずれを有するか）に基づいて変化し得る。
【００１６】
デュアルモードトランジスタ１００は、また、第１のボディ領域１０８に結合された第１の端子１１２と、基板領域１１０に結合された第２の端子１１４とを含む。第１のシャロートレンチアイソレーション（ＳＴＩ）領域１２２は、（別のトランジスタ構造からの）電流漏れがデュアルモードトランジスタ１００に影響を与えるのを防止（または、低減）することができる。第２のＳＴＩ領域１２４は、第２の端子１１４と第２の領域１０６との間の電流漏れを防止（または、低減）することができる。第３のＳＴＩ領域１２６は、第１の端子１０４と第１の端子１１２との間の電流漏れを防止（または、低減）することができ、第４のＳＴＩ領域１２８は、（別のトランジスタ構造からの）電流漏れがデュアルモードトランジスタ１００に影響を与えるのを（または、低減）することができる。
【００１７】
第１のゲート領域１０２の第１のゲート電圧は、第１の電圧（Ｖ１）にバイアスされ得る。第１のゲート電圧をバイアスすることは、電界効果トランジスタ（ＦＥＴ）型の動作に従ってユニポーラ電流が第１の領域１０４から第２の領域１０６に流れることを可能にすることができる。たとえば、ソース電圧（Ｖｓ）は、第１の領域１０４に印加され得る。ゲート‐ソース電圧（たとえば、第１の電圧（Ｖ１）とソース電圧（Ｖｓ）との間の電圧差）が特定の電圧レベルを超えたとき、反転層（たとえば、チャネル）が、第１の領域１０４と第２の領域１０６との間の第１のボディ領域１０８内に形成され得る。特定の実施形態では、特定の電圧レベルは、飽和領域電流が流れることを可能にするために、デュアルモードトランジスタ１００のしきい値電圧（Ｖｔ）よりもはるかに高くてもよい。別の特定の実施形態では、特定の電圧レベルは、トライオード（線形）領域電流が流れることを可能にするために、しきい値電圧（Ｖｔ）よりもすぐ上であり得る。別の特定の実施形態では、特定の電圧レベルは、電流をオフにするために、しきい値電圧（Ｖｔ）よりも低くてもよい。ユニポーラ電流は、反転層を介して第１の領域１０４から第２の領域１０６に流れることができる。デュアルモードトランジスタ１００の構成に基づいて、ユニポーラ電流は、第２の領域１０６から第１の領域１０４に流れる電子を含むことができ（たとえば、ＮＰＮ型の構成）、または、ユニポーラ電流は、第１の領域１０４から第２の領域１０６に流れるホールを含むことができる（たとえば、ＰＮＰ型の構成）。図示の実施形態では、ドレイン電圧（Ｖｄ）は、第２の領域１０６に印加され得、基板電圧（Ｖｓｕｂ）は、第２の端子１１４に印加され得る。シリコンオンインシュレータ（ＳＯＩ，ｓｉｌｉｃｏｎ‐ｏｎ‐ｉｎｓｕｌａｔｏｒ）技術に関して、基板領域１１０は、酸化物層であり得、ＳＴＩ１２２〜１２８は、酸化物層内で下方に深くなり得る。ＳＯＩ技術において、基板電圧（Ｖｓｕｂ）（たとえば、第２の端子１１４に印加される電圧）は、除去され得る。
【００１８】
（第１のボディ領域１０８に結合された）第１の端子１１２は、第２の電圧（Ｖ２）にバイアスされ得る。第１の端子１１２をバイアスすることは、第１の端子１１２の電流調整でＢＪＴ型の動作に従ってバイポーラ電流が第１の領域１０４と第２の領域１０６との間に流れることを可能にすることができる。たとえば、第１の端子１１２は、ボディ‐ソース電圧の絶対値（たとえば、第２の電圧（Ｖ２）とソース電圧（Ｖｓ）との間の電圧差）がデュアルモードトランジスタ１００のｐｎ順方向接合電圧（Ｖｊ）よりも高くなるようにバイアスされ得る。説明するために、第１の端子１１２を第２の電圧（Ｖ２）にバイアスすることは、第１のボディ領域１０８がＢＪＴのベースと実質的に同様の方法で動作し、水平ゲート制御ＢＪＴをオンにすることを可能にすることができる。
【００１９】
本明細書に記載のように、「接合電圧」（Ｖｊ）は、は、ｐ型領域とｎ型領域との間の順方向バイアス電圧に対応することができる。たとえば、正端子は、ｐ型領域に結合され得、負端子は、ｎ型領域に結合され得る。水平ＰＮＰ構成では、ｐ型領域は、第１の領域１０４および第２の領域１０６に対応することができ、ｎ型領域は、第１のボディ領域１０８に対応することができる。代替的には、水平ＮＰＮ構成では、ｐ型領域は、第１のボディ領域１０８に対応することができ、ｎ型領域は、第１の領域１０４および第２の領域１０６に対応することができる。順方向バイアス電圧は、ｐ型領域内のホールおよびｎ型領域内の電子が、ｐ型領域とｎ型領域とを結合する接合部（たとえば、ｐ‐ｎ接合部）に向けて「プッシュ」されることを可能にする電圧であり得る。したがって、順方向バイアス電圧は、ｐ‐ｎ接合の空乏領域を減少させ、バイポーラ電流（たとえば、ホールおよび電子）の流れを可能にすることができる。したがって、ボディ‐ソース電圧の絶対値が順方向バイアス電圧（たとえば、接合電圧（Ｖｊ））よりも高くなるように第１の端子１１２をバイアスすることは、水平ＰＮＰ型デバイスまたは水平ＮＰＮ型デバイスのいずれかにおいてｎ型領域とｐ型領域との間のバイポーラ電流の流れを可能にすることができる。
【００２０】
以下に説明するように、デュアルモードトランジスタ１００の水平ＰＮＰ構成では、第１の端子１１２をバイアスすることは、第１の領域１０４がＢＪＴのエミッタと実質的に同様に動作することを可能にすることができ、第２の領域１０６がＢＪＴのコレクタと実質的に同様に動作することを可能にすることができる。代替的には、デュアルモードトランジスタ１００の水平ＮＰＮ構成では、第１の端子１１２をバイアスすることは、第１の領域１０４がＢＪＴのコレクタと実質的に同様に動作することを可能にすることができ、第２の領域１０６がＢＪＴのエミッタと実質的に同様に動作することを可能にすることができる。したがって、ＢＪＴ型の動作によるバイポーラ電流（電子およびホール）は、第１の端子１１２を第２の電圧（Ｖ２）にバイアスすることに応答して第１の領域１０４と第２の領域１０６との間を流れることができ、第１の端子１１２の電流は、第１の領域１０４と第２の領域１０６との間の電流の流れを調整することができる。
【００２１】
第１の特定の実施形態では、デュアルモードトランジスタ１００は、ＰＭＯＳおよび水平ＰＮＰ型構成を有することができる。たとえば、第１の領域１０４および第２の領域１０６は、Ｐ＋濃度でドープされ得、第１のボディ領域１０８は、Ｎ−濃度でドープされ得る。したがって、水平ＰＮＰ型構成では、デュアルモードトランジスタ１００は、ｐ型エミッタ１０４およびコレクタ１０６を有することができ、Ｎ型ベース１０８を有することができる（たとえば、ＰＮＰバイポーラトランジスタ（ＰＢＪＴ））。第１の端子１１２は、Ｎ＋濃度でドープされ得、第２の端子１１４は、Ｐ＋濃度でドープされ得、基板領域１１０は、Ｐ−濃度でドープされ得る。第１のゲート領域１０２は、Ｐ金属（たとえば、ｐ型の特性を有する金属）を含むことができ、または、Ｐ＋濃度でドープされ得る（たとえば、Ｐ−ゲートＰＦＥＴ）。代替的には、第１のゲート領域１０２は、Ｎ金属（たとえば、ｎ型の特性を有する金属）を含むことができ、または、Ｎ＋濃度でドープされ得る（たとえば、Ｎ−ゲートＰＦＥＴ）。
【００２２】
水平ＰＮＰ型構成の動作中、第１のゲート領域１０２は、デュアルモードトランジスタ１００のゲート電圧（たとえば、第１の電圧（Ｖ１））がデュアルモードトランジスタ１００のソース電圧（Ｖｓ）よりも低くなるようにバイアスされ得る。たとえば、電源電圧（Ｖｄｄ）は、第１の領域１０４（たとえば、ソース）に印加され得、第１の電圧（Ｖ１）は、第１のゲート領域１０２に印加される。したがって、第１の電圧（Ｖ１）は、ゲート電圧がソース電圧（Ｖｓ）よりも低くなるように接地（たとえば、ゼロ電圧）から電源電圧（Ｖｄｄ）までの範囲であり得る。第１の電圧（Ｖ１）で第１のゲート領域１０２をバイアスすることは、第１の領域１０４と第２の領域１０６との間の第１のボディ領域１０８内のＰ型チャネル形成（たとえば、Ｐ型反転層の形成）を可能にすることができる。ＰＦＥＴ動作によるユニポーラ電流（たとえば、ホール）は、第１の領域１０４から第２の領域１０６に流れることができる。
【００２３】
第１の端子１１２は、ボディ‐ソース電圧の絶対値がデュアルモードトランジスタ１００の接合電圧（Ｖｊ）よりも高くなるように第２の電圧（Ｖ２）にバイアスされる。たとえば、第２の電圧（Ｖ２）は、第１の領域１０４に印加される電源電圧（Ｖｄｄ）と接合電圧（Ｖｊ）の差よりも低くてもよい（たとえば、Ｖ２＜Ｖｄｄ−Ｖｊ）。特定の実施形態では、（第１のボディ領域１０８に結合された）第１の端子１１２に印加される第２の電圧（Ｖ２）は、デュアルモードトランジスタ１００の負の順方向接合電圧（たとえば、−０．７Ｖ）よりも低い電圧にバイアスされ得る。第２の電圧（Ｖ２）で第１の端子１１２をバイアスすることは、デュアルモードトランジスタ１００が水平ＰＮＰ  ＢＪＴに従って動作することを可能にすることができる。たとえば、第１のボディ領域１０８は、ＢＪＴのベースと実質的に同様に動作することができ、第１の領域１０４は、ＢＪＴのエミッタ（たとえば、順方向バイアス）と実質的に同様に動作することができ、第２の領域１０６は、ＢＪＴのコレクタ（たとえば、逆方向バイアス）と実質的に同様に動作することができる。
【００２４】
ＰＮＰ  ＢＪＴは、電流制御電流レギュレータとして動作することができる。たとえば、コレクタ電流ＩＣ（たとえば、ベース電流によって制御される電流）は、第１の領域１０４（たとえば、エミッタ）から第２の領域１０６（たとえば、コレクタ）に流れることができる。ベース電流ＩＢ（たとえば、ベース制御電流）は、第１の領域１０４（たとえば、エミッタ）から第１のボディ領域１０８（たとえば、ベース）に流れることができ、ベース電流ＩＢは、コレクタ電流ＩＣの量を制御することができる。たとえば、ベース電流ＩＢは、ボディ‐ソース電圧の絶対値が接合電圧（Ｖｊ）よりも高いとき、ＰＮＰ  ＢＪＴを「オンにし」、ベース電流ＩＢは、ベース電流ＩＢに比例する量のコレクタ電流ＩＣが流れることを可能にする。電子は、第１のボディ領域１０８から第１の領域１０４に流れることができ、ホールは、第１の領域１０４から第２の領域１０６に流れることができる。
【００２５】
したがって、ＰＮＰ構成では、バイポーラ電流（たとえば、ホールおよび電子）ならびにユニポーラ電流（たとえば、ホール）は、第１の領域１０４と第２の領域１０６との間を同時に流れることができる。バイポーラ電流は、ＢＪＴ動作に関連し、ユニポーラ電流は、ＦＥＴ動作に関連し得る。同時のバイポーラおよびユニポーラ動作中、第１のゲート領域１０２は、デュアルモードトランジスタ１００の水平ＰＮＰの電流利得（β）と、デュアルモードトランジスタ１００の相互コンダクタンスと、デュアルモードトランジスタ１００の抵抗値とを制御することができる。たとえば、ゲート電圧（たとえば、第１の電圧（Ｖ１））は、増加したホール（たとえば、ユニポーラ電流）が第１の領域１０４と第２の領域１０６との間を流れることを可能にするために選択的に低下され得る。デュアルモードトランジスタ１００の抵抗値は、デュアルモードトランジスタ１００に印加される電流および電圧に比例することができる。
【００２６】
第２の特定の実施形態では、デュアルモードトランジスタ１００は、ＮＭＯＳ型構成を有することができる。たとえば、第１の領域１０４および第２の領域１０６は、Ｎ＋濃度でドープされ得、第１のボディ領域１０８は、Ｐ−濃度でドープされ得る。したがって、ＮＭＯＳ型構成では、デュアルモードトランジスタ１００は、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ（たとえば、ｎ型電界効果トランジスタ（ＮＦＥＴ））であり得る。第１の端子１１２は、Ｐ＋濃度でドープされ得、第２の端子１１４は、Ｎ＋濃度でドープされ得、基板領域１１０は、Ｐ−濃度でドープされ得る。水平ＰＮＰ型構成では、デュアルモードトランジスタ１００は、また、第１のボディ領域１０８と基板領域１１０との間に第２のボディ領域（図示せず）を含むことができる。第２のボディ領域は、Ｎ−濃度でドープされ得（ディープＮウェル）、第２の端子１１４に結合され得る。第１のゲート領域１０２は、Ｐ金属を含むことができ、または、Ｐ＋濃度でドープされ得る（たとえば、Ｐ−ゲートＮＦＥＴ）。代替的には、第１のゲート領域１０２は、Ｎ金属を含むことができ、または、Ｎ＋濃度でドープされ得る（たとえば、Ｎ−ゲートＮＦＥＴ）。
【００２７】
水平ＮＰＮ型構成の動作中、第１のゲート領域１０２は、デュアルモードトランジスタ１００のゲート電圧がデュアルモードトランジスタ１００のソース電圧よりも高くなるようにバイアスされ得る。たとえば、接地電圧（たとえば、ゼロボルト）は、第２の領域１０６（たとえば、ソース）に印加され得、第１の電圧（Ｖ１）は、第１のゲート領域１０２に印加される。したがって、第１の電圧（Ｖ１）は、第１の電圧（Ｖ１）がソース電圧よりも高くなるように接地から電源電圧（Ｖｄｄ）までの範囲であり得る。第１の電圧（Ｖ１）で第１のゲート領域１０２をバイアスすることは、第１の領域１０４と第２の領域１０６との間の第１のボディ領域１０８内のＮ型チャネル形成（たとえば、反転Ｎ型層の形成）を可能にすることができる。ＮＦＥＴ動作によるユニポーラ電流（たとえば、電子）は、第１の領域１０４から第２の領域１０６に流れることができる。
【００２８】
第１の端子１１２は、ボディ‐ソース電圧の絶対値がデュアルモードトランジスタ１００の接合電圧（Ｖｊ）よりも高くなるように第２の電圧（Ｖ２）にバイアスされる。たとえば、第２の電圧（Ｖ２）は、接合電圧（Ｖｊ）よりも高くてもよい（たとえば、Ｖ２＞Ｖｊ）。特定の実施形態では、（第１のボディ領域１０８に結合された）第１の端子１１２に印加される第２の電圧（Ｖ２）は、デュアルモードトランジスタ１００の順方向接合電圧（たとえば、０．７Ｖ）よりも高い電圧にバイアスされ得る。第２の電圧（Ｖ２）で第１の端子１１２をバイアスすることは、デュアルモードトランジスタ１００がＮＰＮ  ＢＪＴに従って動作することを可能にすることができる。たとえば、第１のボディ領域１０８は、ＢＪＴのベースと実質的に同様に動作することができ、第１の領域１０４は、ＢＪＴのコレクタ（たとえば、逆方向バイアス）と実質的に同様に動作することができ、第２の領域１０６は、ＢＪＴのエミッタ（たとえば、順方向バイアス）と実質的に同様に動作することができる。
【００２９】
ＮＰＮ  ＢＪＴは、電流制御電流レギュレータとして動作することができる。たとえば、コレクタ電流ＩＣ（たとえば、ベース電流によって制御される電流）は、第１の領域１０４（たとえば、コレクタ）から第２の領域１０６（たとえば、エミッタ）に流れることができる。ベース電流ＩＢ（たとえば、制御電流）は、第１のボディ領域１０８（たとえば、ベース）から第２の領域１０６（たとえば、エミッタ）に流れることができ、ベース電流ＩＢは、コレクタ電流ＩＣの量を制御することができる。たとえば、ベース電流ＩＢは、ボディ‐ソース電圧が接合電圧（Ｖｊ）よりも高いとき、ＰＮＰ  ＢＪＴを「オンにし」、ベース電流ＩＢは、ベース電流ＩＢに比例するコレクタ電流ＩＣの量が流れることを可能にする。ホールは、第１のボディ領域１０８から第２の領域１０６に流れることができ、電子は、第２の領域１０６から第１の領域１０４に流れることができる。
【００３０】
したがって、ＮＰＮ構成では、バイポーラ電流（たとえば、ホールおよび電子）ならびにユニポーラ電流（たとえば、電子）は、第１の領域１０４と第２の領域１０６との間を同時に流れることができる。バイポーラ電流は、ＢＪＴ動作に関連し、ユニポーラ電流は、ＦＥＴ動作に関連し得る。同時のバイポーラおよびユニポーラ動作中、第１のゲート領域１０２は、デュアルモードトランジスタ１００の電流利得（β）と、デュアルモードトランジスタ１００の相互コンダクタンスと、デュアルモードトランジスタ１００の抵抗値とを制御することができる。たとえば、ゲート電圧（たとえば、第１の電圧（Ｖ１））は、増加した電子（たとえば、ユニポーラ電流）が第１の領域１０４と第２の領域１０６との間を流れることを可能にするために選択的に上昇され得る。デュアルモードトランジスタ１００の抵抗値は、デュアルモードトランジスタ１００に印加される電流および電圧に比例することができる。
【００３１】
第１の端子１１２をバイアスすることは、同時のデジタルＭＯＳ動作モード（たとえば、ユニポーラ動作モード）およびアナログゲート制御ＢＪＴ動作モード（たとえば、バイポーラ動作モード）を可能にすることができる。したがって、ユニポーラ電流およびバイポーラ電流に基づくゲート制御水平ＮＰＮ動作および増加した電流は、デュアルモードトランジスタ１００に印加される電源電圧（Ｖｄｄ）を上昇させることなく、デュアルモードトランジスタ１００を通って流れることができる。電源電圧（Ｖｄｄ）を上昇させることなく電流を増加させることは、向上した動作効率を提供し、高性能アナログおよびＲＦ用途のためのゲート制御バイポーラＮＰＮトランジスタを提供する。他の実施形態では、デュアルモードトランジスタ１００に関して説明した技術は、他のトランジスタ構成で実現され得ることは、理解されるであろう。たとえば、例示的な実施形態では、デュアルモードトランジスタ１００は、プレーナ型ＣＭＯＳトランジスタとＢＪＴデバイスとに対応することができる。別の特定の実施形態では、デュアルモードトランジスタ１００は、３次元フィン型電界効果トランジスタ（３Ｄ  Ｆｉｎ  ＦＥＴ）ＣＭＯＳとＢＪＴデバイスとに対応することができる。
【００３２】
図２を参照すると、デュアルモードトランジスタのためのバイアス特性に対応する特定の例示的な表２００、２１０が示されている。たとえば、第１の表２００および第２の表２１０に示すバイアス特性（たとえば、電圧）は、図１のデュアルモードトランジスタ１００のためのバイアス特性に対応することができる。第１の表２００は、デュアルモードトランジスタ１００のＰＮＰ型構成に関して説明したバイアス特性に対応することができる。第２の表２１０は、デュアルモードトランジスタ１００のＮＰＮ型構成に関して説明したバイアス特性に対応することができる。
【００３３】
ＰＮＰ型構成（たとえば、第１の表２００）によれば、第１のゲート領域１０２に印加される第１の電圧（Ｖ１）は、接地（たとえば、ゼロボルト）と電源電圧（Ｖｄｄ）との間にバイアスされ得る。たとえば、第１の電圧（Ｖ１）は、デュアルモードトランジスタ１００のゲート‐ソース電圧（ＶＧＳ）が第１の領域１０４と第２の領域１０６との間の第１のボディ領域１０８内のチャネル形成（たとえば、Ｐ型反転層の形成）を可能にするように印加され得る。ＦＥＴ動作によるユニポーラ電流（たとえば、ホール）は、第１の領域１０４から第２の領域１０６に流れることができる。第１の電圧（Ｖ１）は、デュアルモードトランジスタ１００の電流利得（β）と、デュアルモードトランジスタ１００の相互コンダクタンスと、第２の電圧（Ｖ２）が水平ＰＮＰをオンにしたときのデュアルモードトランジスタ１００の抵抗値とを調整する（たとえば、拡大する）ために、接地と電源電圧（Ｖｄｄ）との間で調整され得る。
【００３４】
第２の領域１０６（たとえば、ドレイン）に印加されるドレイン電圧（Ｖｄ）は、接地にバイアスされ得る。第１の領域１０４（たとえば、ソース）に印加されるソース電圧（Ｖｓ）は、電源電圧（Ｖｄｄ）にバイアスされ得る。（第１のボディ領域１０８に結合された）第１の端子１１２に印加される第２の電圧（Ｖ２）は、デュアルモードトランジスタ１００の負の順方向接合電圧（たとえば、−０．７Ｖ）よりも低い電圧にバイアスされ得る。たとえば、第２の電圧（Ｖ２）は、第１の領域１０４に印加される電源電圧（Ｖｄｄ）と接合電圧（Ｖｊ）の差よりも低くてもよい（たとえば、Ｖ２＜Ｖｄｄ−Ｖｊ）。電子は、第１のボディ領域１０８から第１の領域１０４に流れることができ、ホールは、第１の領域１０４から第２の領域１０６に流れることができる。したがって、ＰＮＰ構成では、バイポーラ電流（たとえば、ホールおよび電子）およびユニポーラ電流が生成され得る。バイポーラ電流は、ＢＪＴ動作に関連し、ユニポーラ電流は、ＦＥＴ動作に関連し得る。
【００３５】
ＮＰＮ型構成（たとえば、第２の表２１０）によれば、第１のゲート領域１０２に印加される第１の電圧（Ｖ１）は、電源電圧（Ｖｄｄ）と接地（たとえば、ゼロボルト）との間にバイアスされ得る。たとえば、第１の電圧（Ｖ１）は、デュアルモードトランジスタ１００のゲート‐ソース電圧（ＶＧＳ）が第１の領域１０４と第２の領域１０６との間の第１のボディ領域１０８内のチャネル形成（たとえば、Ｎ型反転層の形成）を可能にするように印加され得る。ＦＥＴ動作によるユニポーラ電流（たとえば、電子）は、第２の領域１０６から第１の領域１０４に流れることができる。第１の電圧（Ｖ１）は、デュアルモードトランジスタ１００の電流利得（β）と、デュアルモードトランジスタ１００の相互コンダクタンスと、第２の電圧（Ｖ２）が水平ＮＰＮをオンにしたときのデュアルモードトランジスタ１００の抵抗値とを調整する（たとえば、拡大する）ために、接地と電源電圧（Ｖｄｄ）との間で調整され得る。
【００３６】
第１の領域１０４（たとえば、ドレイン）に印加されるドレイン電圧（Ｖｄ）は、電源電圧（Ｖｄｄ）にバイアスされ得る。第２の領域１０６（たとえば、ソース）に印加されるソース電圧（Ｖｓ）は、接地にバイアスされ得る。（第１のボディ領域１０８に結合された）第１の端子１１２に印加される第２の電圧（Ｖ２）は、デュアルモードトランジスタ１００の順方向接合電圧（たとえば、０．７Ｖ）よりも高い電圧にバイアスされ得る。たとえば、第２の電圧（Ｖ２）は、接合電圧（Ｖｊ）と第２の領域１０６に印加される接地電圧との差よりも高くてもよい（たとえば、Ｖ２＞Ｖｊ）。ホールは、第１のボディ領域１０８から第２の領域１０６に流れることができ、電子は、第２の領域１０６から第１の領域１０４に流れることができる。したがって、ＮＰＮ構成では、ＢＪＴ動作によるバイポーラ電流（たとえば、ホールおよび電子）が生成され得る。
【００３７】
図２に示す表２００、２１０は、図１のデュアルモードトランジスタ１００のためのバイアス特性の非限定的な例を含む。たとえば、表２００、２１０は、ユニポーラ電流およびバイポーラ電流が、ボディ‐ソース電圧の絶対値がデュアルモードトランジスタ１００の接合電圧（Ｖｊ）よりも高くなるように第１の端子１１２を第２の電圧（Ｖ２）でバイアスすることによって同時に生成され得ることを示す。他の（たとえば、異なる）特性および／または構成が他の実施形態に関連して実施され得ることは、理解されるであろう。第１の端子１１２を第２の電圧（Ｖ２）でバイアスすることは、デュアルモードトランジスタ１００がＰＮＰ  ＢＪＴまたはＮＰＮ  ＢＪＴに従って動作することを可能にすることができる。第１のゲート領域１０２を第１の電圧（Ｖ１）でバイアスすることは、デュアルモードトランジスタ１００がＦＥＴに従って動作することを可能にすることができる。したがって、デュアルモードトランジスタ１００は、デジタルＭＯＳモード（たとえば、ユニポーラ動作モード）およびアナログゲート制御ＢＪＴモード（たとえば、バイポーラ動作モード）において同時に動作することができる。
【００３８】
図３を参照すると、デュアルモードトランジスタの電界効果トランジスタ（ＦＥＴ）型構成の特定の例示的実施形態が示されている。第１の実施形態３１０および第２の実施形態３２０は、デュアルモードトランジスタのｐ型ＦＥＴ（ＰＦＥＴ）構成を示す。第３の実施形態３３０および第４の実施形態３４０は、デュアルモードトランジスタのｎ型ＦＥＴ（ＮＦＥＴ）構成を示す。各実施形態３１０〜３４０は、図１のデュアルモードトランジスタ１００に対応することができる。
【００３９】
第１の実施形態３１０によれば、ＰＦＥＴ構成は、Ｐ＋濃度でドープされたゲート、またはＰ金属を含むゲートを含むことができる。第１の実施形態３１０は、デジタル相補型金属酸化膜半導体（ＣＭＯＳ）モードを可能にすることができる。たとえば、第１の実施形態３１０は、ユニポーラ電流（たとえば、ホール）がソース端子（Ｓ）からドレイン端子（Ｄ）に流れることを可能にすることができる。デジタルＣＭＯＳモードを可能にするために、ゲート‐ソース電圧の絶対値は、しきい値電圧の絶対値よりも大きくなるべきである（たとえば、│Ｖｇ−Ｖｓ│＞│Ｖｔ│）。ドレイン電圧（Ｖｄ）は、接地されるべきであり、ソース電圧（Ｖｓ）は、電源電圧（Ｖｄｄ）にほぼ等しくなるべきである。加えて、ボディ領域に印加される電圧は、電源電圧（Ｖｄｄ）にほぼ等しくなるべきである。
【００４０】
第２の実施形態３２０によれば、ＰＦＥＴ構成は、Ｎ＋濃度でドープされたゲート、またはＮ金属を含むゲートを含むことができる。第２の実施形態３２０は、デジタルＣＭＯＳモードを可能にすることができる。たとえば、第２の実施形態３２０は、ユニポーラ電流（たとえば、ホール）がソース端子（Ｓ）からドレイン端子（Ｄ）に流れることを可能にすることができる。デジタルＣＭＯＳモードを可能にするために、ゲート‐ソース電圧の絶対値は、しきい値電圧の絶対値よりも大きくなるべきである（たとえば、│Ｖｇ−Ｖｓ│＞│Ｖｔ│）。ドレイン電圧（Ｖｄ）は、接地されるべきであり、ソース電圧（Ｖｓ）は、電源電圧（Ｖｄｄ）にほぼ等しくなるべきである。加えて、ボディ領域に印加される電圧は、電源電圧（Ｖｄｄ）にほぼ等しくなるべきである。
【００４１】
第３の実施形態３３０によれば、ＮＦＥＴ構成は、Ｐ＋濃度でドープされたゲート、またはＰ金属を含むゲートを含むことができる。第３の実施形態３３０は、また、デジタルＣＭＯＳモードを可能にすることができる。たとえば、第３の実施形態３３０は、ユニポーラ電流（たとえば、電子）がソース端子（Ｓ）からドレイン端子（Ｄ）に流れることを可能にすることができる。デジタルＣＭＯＳモードを可能にするために、ゲート‐ソース電圧の絶対値は、しきい値電圧の絶対値よりも大きくなるべきである（たとえば、│Ｖｇ−Ｖｓ│＞│Ｖｔ│）。ドレイン電圧（Ｖｄ）は、電源電圧（Ｖｄｄ）にほぼ等しくなるべきであり、ソース電圧（Ｖｓ）は、接地されるべきである（たとえば、ゼロボルト）。加えて、ボディ領域に印加される電圧は、接地されるべきである。
【００４２】
第４の実施形態３４０によれば、ＮＦＥＴ構成は、Ｎ＋濃度でドープされたゲート、またはＮ金属を含むゲートを含むことができる。第４の実施形態３４０は、また、デジタルＣＭＯＳモードを可能にすることができる。たとえば、第４の実施形態３４０は、ユニポーラ電流（たとえば、電子）がソース端子（Ｓ）からドレイン端子（Ｄ）に流れることを可能にすることができる。デジタルＣＭＯＳモードを可能にするために、ゲート‐ソース電圧の絶対値は、しきい値電圧の絶対値よりも大きくなるべきである（たとえば、│Ｖｇ−Ｖｓ│＞│Ｖｔ│）。ドレイン電圧（Ｖｄ）は、電源電圧（Ｖｄｄ）にほぼ等しくなるべきであり、ソース電圧（Ｖｓ）は、接地されるべきである（たとえば、ゼロボルト）。加えて、ボディ領域に印加される電圧は、接地されるべきである。
【００４３】
図４を参照すると、デュアルモードトランジスタのバイナリ接合トランジスタ（ＢＪＴ）型構成の特定の例示的実施形態が示されている。第１の実施形態４１０および第２の実施形態４２０は、デュアルモードトランジスタのＰＮＰ構成を示す。第１の実施形態４１０は、図３の第１の実施形態３１０とともに動作することができ、第２の実施形態４２０は、図３の第２の実施形態３２０とともに動作することができる。第３の実施形態４３０および第４の実施形態４４０は、デュアルモードトランジスタのＮＰＮ構成を示す。第３の実施形態４３０は、図３の第３の実施形態３３０とともに動作することができ、第４の実施形態４４０は、図３の第４の実施形態３４０とともに動作することができる。各実施形態４１０〜４４０は、図１のデュアルモードトランジスタ１００に対応することができる。
【００４４】
第１の実施形態４１０によれば、ＰＮＰ構成は、Ｐ＋濃度でドープされたゲート、またはＰ金属を含むゲートを含むことができる。第１の実施形態４１０は、アナログゲート制御バイポーラ接合トランジスタ（ＢＪＴ）モードを可能にすることができる。たとえば、第１の実施形態４１０は、バイポーラ電流（たとえば、ホールおよび電子）を可能にすることができる。たとえば、ホールは、エミッタ端子（Ｅ）からコレクタ端子（Ｃ）に流れることができ、電子は、ベース端子（Ｂ）からエミッタ端子（Ｅ）に流れることができる。アナログゲート制御ＢＪＴモードを可能にするために、ゲート‐エミッタ（ソース）電圧は、接合（たとえば、しきい値）電圧よりも高くなるべきである（たとえば、｜Ｖｇ−Ｖｅ｜＞｜Ｖｔ｜）。エミッタ電圧（Ｖｅ）は、Ｖｄｄであるべきであり、コレクタ電圧（Ｖｃ）は、接地とほぼ等しくなるべきである。ベース‐エミッタ電圧の絶対値は、接合しきい値（たとえば、０．７ボルト）よりも大きくなるべきである（たとえば、｜Ｖｂ−Ｖｅ｜＞０．７Ｖ）。
【００４５】
第２の実施形態４２０によれば、ＰＮＰ構成は、Ｎ＋濃度でドープされたゲート、またはＮ金属を含むゲートを含むことができる。第２の実施形態４２０は、また、アナログゲート制御ＢＪＴモードを可能にすることができる。たとえば、第２の実施形態４２０は、バイポーラ電流（たとえば、ホールおよび電子）を可能にすることができる。たとえば、ホールは、エミッタ端子（Ｅ）からコレクタ端子（Ｃ）に流れることができ、電子は、ベース端子（Ｂ）からエミッタ端子（Ｅ）に流れることができる。アナログゲート制御ＢＪＴモードを可能にするために、ゲート‐エミッタ（ソース）電圧は、接合（たとえば、しきい値）電圧よりも高くなるべきである（たとえば、｜Ｖｇ−Ｖｅ｜＞｜Ｖｔ｜）。エミッタ電圧（Ｖｅ）は、Ｖｄｄであるべきであり、コレクタ電圧（Ｖｃ）は、接地とほぼ等しくなるべきである。ベース‐エミッタ電圧の絶対値は、接合しきい値（たとえば、０．７ボルト）よりも大きくなるべきである（たとえば、｜Ｖｂ−Ｖｅ｜＞０．７Ｖ）。
【００４６】
第３の実施形態４３０によれば、ＮＰＮ構成は、Ｐ＋濃度でドープされたゲート、またはＰ金属を含むゲートを含むことができる。第３の実施形態４３０は、また、アナログゲート制御ＢＪＴモードを可能にすることができる。たとえば、第３の実施形態４３０は、バイポーラ電流（たとえば、ホールおよび電子）を可能にすることができる。たとえば、ホールは、ベース端子（Ｂ）からエミッタ端子（Ｅ）に流れることができ、電子は、エミッタ端子（Ｅ）からコレクタ端子（Ｃ）に流れることができる。アナログゲート制御ＢＪＴモードを可能にするために、ゲート‐エミッタ（ソース）電圧は、接合（たとえば、しきい値）電圧よりも高くなるべきである（たとえば、Ｖｇ−Ｖｅ＞Ｖｔ）。エミッタ電圧（Ｖｅ）は、接地とほぼ等しくなるべきであり、コレクタ電圧（Ｖｃ）は、Ｖｄｄであるべきである。ベース‐エミッタ電圧の絶対値は、接合しきい値（たとえば、０．７ボルト）よりも大きくなるべきである（たとえば、｜Ｖｂ−Ｖｅ｜＞０．７Ｖ）。
【００４７】
第４の実施形態４４０によれば、ＮＰＮ構成は、Ｎ＋濃度でドープされたゲート、またはＮ金属を含むゲートを含むことができる。第４の実施形態４４０は、また、アナログゲート制御ＢＪＴモードを可能にすることができる。たとえば、第４の実施形態４４０は、バイポーラ電流（たとえば、ホールおよび電子）を可能にすることができる。たとえば、ホールは、ベース端子（Ｂ）からエミッタ端子（Ｅ）に流れることができ、電子は、エミッタ端子（Ｅ）からコレクタ端子（Ｃ）に流れることができる。アナログゲート制御ＢＪＴモードを可能にするために、ゲート‐エミッタ（ソース）電圧は、接合（たとえば、しきい値）電圧よりも高くなるべきである（たとえば、Ｖｇ−Ｖｅ＞Ｖｔ）。エミッタ電圧（Ｖｅ）は、接地とほぼ等しくなるべきであり、コレクタ電圧（Ｖｃ）は、Ｖｄｄであるべきである。ベース‐エミッタ電圧の絶対値は、接合しきい値（たとえば、０．７ボルト）よりも大きくなるべきである（たとえば、｜Ｖｂ−Ｖｅ｜＞０．７Ｖ）。
【００４８】
図５を参照すると、デュアルモードトランジスタを含むインバータミキサの特定の例示的実施形態５１０、５２０が示されている。
【００４９】
インバータミキサの第１の実施形態５１０は、第１のデュアルモードトランジスタ５１２と第２のデュアルモードトランジスタ５１４を含む。特定の実施形態では、第１のデュアルモードトランジスタ５１２および第２のデュアルモードトランジスタ５１４は、各々、図１のデュアルモードトランジスタ１００に対応することができる。代替的には、または加えて、第１のデュアルモードトランジスタ５１２および第２のデュアルモードトランジスタ５１４は、各々、図３の実施形態３１０〜３４０および図４の対応する実施形態４１０〜４４０のいずれかに対応することができる。
【００５０】
第１の実施形態５１０では、第１のデュアルモードトランジスタ５１２の第１のボディ領域は、第２のデュアルモードトランジスタ５１４の第２のボディ領域に結合され得る。第１のボディ領域および第２のボディ領域は、また、第１の入力信号５１６を受信するように結合され得る。第１の入力信号５１６は、局部発振器（ＬＯ）信号に対応することができる。第１のデュアルモードトランジスタ５１２の第１のゲートは、第２のデュアルモードトランジスタ５１４の第２のゲートに結合され得る。第１のゲートおよび第２のゲートは、また、第２の入力信号５１８を受信するように結合され得る。第２の入力信号５１８は、無線周波数（ＲＦ）信号に対応することができる。
【００５１】
第１のデュアルモードトランジスタ５１２の第１のソース（たとえば、第１のエミッタ）は、電源電圧（Ｖｄｄ）を受けるように結合され得、第２のデュアルモードトランジスタ５１４の第２のソース（たとえば、第２のエミッタ）は、接地（Ｖｓｓ）に結合され得る。第１のデュアルモードトランジスタ５１２の第１のドレイン（たとえば、第１のコレクタ）は、第２のデュアルモードトランジスタ５１４の第２のドレイン（たとえば、第２のコレクタ）に結合され得る。第１のドレインおよび第２のドレインは、出力信号５１９を生成することができる。出力信号５１９は、ＲＦ信号とＬＯ信号との和に対応することができる。
【００５２】
第１のデュアルモードトランジスタ５１２は、ＰＭＯＳ（ＰＮＰの）トランジスタであり得、第２のデュアルモードトランジスタ５１４は、ＮＭＯＳ（ＮＰＮ）トランジスタであり得る。第１の実施形態５１０は、第２の入力信号５１８（たとえば、ＲＦ信号）を反転することができ、反転された第２の入力信号を第１のボディ領域に適用される第１の入力信号５１６（たとえば、ＬＯ信号）と混合することができる。たとえば、第２の入力信号５１８が論理ロー電圧レベルを有するとき、上記で説明したように、第１のデュアルモードトランジスタ５１２は、活性化され得、ＲＦ信号（たとえば、５１８）は、同時のバイポーラおよびユニポーラ動作に従って、第２の入力信号５１８から出力５１９に反転される。たとえば、第２の入力信号５１８の論理ロー電圧レベルは、ユニポーラ電流（たとえば、ホール）が第１のソースから第１のドレインに流れ、第２の入力信号５１８によって調整されることを可能にすることができ、（第１のデュアルモードトランジスタ５１２の負の順方向接合電圧（Ｖｊ）よりも低い論理電圧レベルを有する）第１の入力信号５１６は、バイポーラ電流が流れ、第１の入力信号５１６によって調整されることを可能にすることができる。
【００５３】
代替的には、第２の入力信号５１８が論理ハイ電圧レベルを有するとき、上記で説明したように、第２のデュアルモードトランジスタ５１４は、活性化され得、ＲＦ信号（たとえば、５１８）は、同時のバイポーラおよびユニポーラ動作に従って、第２の入力信号５１８から出力５１９に反転される。たとえば、第２の入力信号５１８の論理ハイ電圧レベルは、ユニポーラ電流（たとえば、電子）が第２のソースから第２のドレインに流れ、第２の入力信号５１８によって調整されることを可能にすることができ、（第２のデュアルモードトランジスタ５１４の順方向接合電圧（Ｖｊ）よりも高い論理電圧レベルを有する）第１の入力信号５１６は、バイポーラ電流が流れ、第１の入力信号５１６によって調整されることを可能にすることができる。
【００５４】
インバータミキサの第２の実施形態５２０は、第１のデュアルモードトランジスタ５２２と第２のデュアルモードトランジスタ５２４とを含む。特定の実施形態では、第１のデュアルモードトランジスタ５２２および第２のデュアルモードトランジスタ５２４は、各々、図１のデュアルモードトランジスタ１００に対応することができる。代替的には、または加えて、第１のデュアルモードトランジスタ５２２および第２のデュアルモードトランジスタ５２４は、各々、図３の実施形態３１０〜３４０および図４の対応する実施形態４１０〜４４０のいずれかに対応することができる。
【００５５】
第２の実施形態５２０では、第１のデュアルモードトランジスタ５２２の第１のボディ領域は、第１の入力信号５２６を受信するように結合され得る。第１の入力信号５２６は、比較的高い範囲（たとえば、０．４Ｖ〜１．５Ｖ）からほぼ変動する電圧を有する第１のＬＯ信号であり得る。第２のデュアルモードトランジスタ５２４の第２のボディ領域は、第２の入力信号５２７を受信するように結合され得る。第２の入力信号５２７は、比較的低い範囲（たとえば、０Ｖ〜１．２Ｖ）からほぼ変動する電圧を有する第２のＬＯ信号であり得る。第１のデュアルモードトランジスタ５２２の第１のゲートは、第２のデュアルモードトランジスタ５２４の第２のゲートに結合され得る。第１のゲートおよび第２のゲートは、また、第３の入力信号５２８を受信するように結合され得る。第３の入力信号５２８は、ＲＦ信号に対応することができる。
【００５６】
第１のデュアルモードトランジスタ５２２の第１のソース（たとえば、第１のエミッタ）は、電源電圧（Ｖｄｄ）を受けるように結合され得、第２のデュアルモードトランジスタ５２４の第２のソース（たとえば、第２のエミッタ）は、接地（Ｖｓｓ）に結合され得る。第１のデュアルモードトランジスタ５２２の第１のドレイン（たとえば、第１のコレクタ）は、第２のデュアルモードトランジスタ５２４の第２のドレイン（たとえば、第２のコレクタ）に結合され得る。第１のドレインおよび第２のドレインは、出力信号５２９を生成することができる。出力信号５２９は、ＲＦ信号とＬＯ信号との和に対応することができる。
【００５７】
第１のデュアルモードトランジスタ５２２は、ＰＭＯＳ（ＰＮＰの）トランジスタであり得、第２のデュアルモードトランジスタ５２４は、ＮＭＯＳ（ＮＰＮ）トランジスタであり得る。第２の実施形態５２０は、第３の入力信号５２８（たとえば、ＲＦ信号）を反転することができ、反転された第３の入力信号を第１のボディ領域に適用される第１の入力信号５２６（たとえば、ＬＯ信号）と（および／または第２のボディ領域に適用される第２の入力信号５２７と）混合することができる。たとえば、第３の入力信号５２８が論理ロー電圧レベルを有するとき、上記で説明したように、第１のデュアルモードトランジスタ５２２は、活性化され得、ＲＦ信号（たとえば、５２８）は、同時のバイポーラおよびユニポーラ動作に従って、第３の入力信号５２８から出力信号５２９に反転される。たとえば、第３の入力信号５２８の論理ロー電圧レベルは、ユニポーラ電流（たとえば、ホール）が第１のソースから第１のドレインに流れ、第３の入力信号５２８によって調整されることを可能にすることができ、（第１のデュアルモードトランジスタ５２２の負の順方向接合電圧（Ｖｊ）よりも低い論理電圧レベルを有する）第１の入力信号５２６は、バイポーラ電流が流れ、第１の入力信号５２６によって調整されることを可能にすることができる。
【００５８】
代替的には、第３の入力信号５２８が論理ハイ電圧レベルを有するとき、上記で説明したように、第２のデュアルモードトランジスタ５２４は、活性化され得、ＲＦ信号（たとえば、５２８）は、同時のバイポーラおよびユニポーラ動作に従って、第３の入力信号５２８から出力信号５２９に反転される。たとえば、第３の入力信号５２８の論理ハイ電圧レベルは、ユニポーラ電流（たとえば、電子）が第２のソースから第２のドレインに流れ、第３の入力信号５２８によって調整されることを可能にすることができ、（第２のデュアルモードトランジスタ５２４の順方向接合電圧（Ｖｊ）よりも高い論理電圧レベルを有する）第２の入力信号５２７は、バイポーラ電流が流れ、第２の入力信号５２７によって調整されることを可能にすることができる。
【００５９】
図６を参照すると、デュアルモードトランジスタを含む差動ミキサ６００の特定の例示的実施形態が示されている。たとえば、差動ミキサ６００は、第１のデュアルモードトランジスタ６０２と第２のデュアルモードトランジスタ６０４とを含む。特定の実施形態では、第１のデュアルモードトランジスタ６０２および第２のデュアルモードトランジスタ６０４は、各々、図１のデュアルモードトランジスタ１００に対応することができる。代替的には、または加えて、第１のデュアルモードトランジスタ６０２および第２のデュアルモードトランジスタ６０４は、各々、図３の実施形態３１０〜３４０および図４の対応する実施形態４１０〜４４０のいずれかに対応することができる。
【００６０】
第１のデュアルモードトランジスタ６０２の第１のゲートは、第１の差動信号の第１の信号を受信するように結合され得る。第１の差動信号は、無線周波数（ＲＦ）信号であり得る。第２のデュアルモードトランジスタ６０４の第２のゲートは、第１の差動信号の第２の（たとえば、相補的な）信号を受信するように結合され得る。第１のデュアルモードトランジスタ６０２の第１のボディ領域は、第２の差動信号の第２の信号を受信するように結合され得る。第２の差動信号は、局部発振器（ＬＯ）信号であり得る。第２のデュアルモードトランジスタ６０４の第２のボディ領域は、第２の差動信号の第１の（たとえば、相補的な）信号を受信するように結合され得る。
【００６１】
第１のデュアルモードトランジスタ６０２の第１のソース（たとえば、第１のエミッタ）は、第１のデュアルモードトランジスタ６０４の第２のソース（たとえば、第２のエミッタ）に結合され得る。第１のドレインおよび第２のドレインは、差動出力信号を生成することができる。たとえば、出力信号は、中間周波数信号であり得る。
【００６２】
したがって、図６の差動ミキサ６００は、差動的に駆動される２つのデュアルモードトランジスタ６０２、６０４を含むことができる。差動ミキサ６００は、ＮＭＯＳおよびＢＪＴ変調から比較的高い固有の小信号利得を可能にすることができ、これは、比較的高い変換利得をもたらすことができる。１段動作と比較的高い変換利得とによって、差動ミキサ６００は、従来のギルバート差動ミキサ（図示せず）よりも少ないノイズとよりよい利得および線形性とを生成することができる。（２トランジスタ）デュアルモード差動ミキサ６００は、段を２から１に減少させ、遅延と、電力効率と、利得とを改善する。たとえば、差動ミキサ６００は、ギルバート差動ミキサの６つの従来のトランジスタおよび２つの段と比較して２つのデュアルモードトランジスタと１つの段とを有する。差動ミキサ６００は、また、より低い電力モードで動作することができ、動作を混合するための単一の直流（ＤＣ）バイアスを可能にすることができる。
【００６３】
図７を参照すると、デュアルモードトランジスタを含むインバータドライバの特定の例示的実施形態７１０、７２０が示されている。インバータドライバの第１の実施形態７１０は、第１のデュアルモードトランジスタ７１２と第２のデュアルモードトランジスタ７１４とを含む。
【００６４】
特定の実施形態では、第１のデュアルモードトランジスタ７１２および第２のデュアルモードトランジスタ７１４は、各々、図１のデュアルモードトランジスタ１００に対応することができる。代替的には、または加えて、第１のデュアルモードトランジスタ７１２および第２のデュアルモードトランジスタ７１４は、各々、図３の実施形態３１０〜３４０および図４の対応する実施形態４１０〜４４０のいずれかに対応することができる。
【００６５】
第１の実施形態７１０では、第１のデュアルモードトランジスタ７１２の第１のボディ領域は、第２のデュアルモードトランジスタ７１４の第２のボディ領域に結合され得る。第１のボディ領域および第２のボディ領域は、また、第１の入力信号７１６を受信するように結合され得る。第１のデュアルモードトランジスタ７１２の第１のゲートは、第２のデュアルモードトランジスタ７１４の第２のゲートに結合され得る。第１のゲートおよび第２のゲートは、また、第１の入力信号７１６を受信するように結合され得る。
【００６６】
第１のデュアルモードトランジスタ７１２の第１のソース（たとえば、第１のエミッタ）は、電源電圧（Ｖｄｄ）を受けるように結合され得、第２のデュアルモードトランジスタ７１４の第２のソース（たとえば、第２のエミッタ）は、接地（Ｖｓｓ）に結合され得る。第１のデュアルモードトランジスタ７１２の第１のドレイン（たとえば、第１のコレクタ）は、第２のデュアルモードトランジスタ７１４の第２のドレイン（たとえば、第２のコレクタ）に結合され得る。第１のドレインおよび第２のドレインは、出力信号７１９を生成することができる。
【００６７】
第１のデュアルモードトランジスタ７１２は、ＰＭＯＳ（ＰＮＰ）トランジスタであり得、第２のデュアルモードトランジスタ７１４は、ＮＭＯＳ（ＮＰＮ）トランジスタであり得る。第１の実施形態で７１０は、第１の入力信号７１６を反転することができ、反転された第１の入力信号を出力に駆動することができる。たとえば、第１の入力信号７１６が論理ロー電圧レベルを有するとき、上記で説明したように、第１のデュアルモードトランジスタ７１２は、活性化され得、論理ロー電圧レベル信号（たとえば、７１６）は、同時のバイポーラおよびユニポーラ動作に従って、第１の入力信号７１６から出力信号７１９に反転される。たとえば、第１の入力信号７１６の論理ロー電圧レベルは、ユニポーラ電流（たとえば、ホール）が第１のソースから第１のドレインに流れ、第１の入力信号７１６によって調整されることを可能にすることができる。第１の入力信号７１６のロー電圧レベルは、第１のデュアルモードトランジスタ７１２の負の順方向接合電圧（Ｖｊ）よりも低くてもよく、第１のボディ領域に印加されたとき、バイポーラ電流が流れ、第１の入力信号７１６によって調整されることを可能にする。
【００６８】
代替的には、第１の入力信号７１６が論理ハイ電圧レベルを有するとき、上記で説明したように、第２のデュアルモードトランジスタ７１４は、活性化され得、論理ハイ電圧レベル信号（たとえば、７１６）は、同時のバイポーラおよびユニポーラ動作に従って、第１の入力信号７１６から出力信号７１９に反転される。たとえば、第１の入力信号７１６の論理ハイ電圧レベルは、ユニポーラ電流（たとえば、電子）が第２のソースから第２のドレインに流れ、第１の入力信号７１６によって調整されることを可能にすることができる。第１の入力信号７１６のハイ電圧レベルは、第２のデュアルモードトランジスタ７１４の順方向接合電圧（Ｖｊ）よりも高くてもよく、第１のボディ領域に印加されたとき、バイポーラ電流が流れ、第１の入力信号７１６によって調整されることを可能にする。
【００６９】
インバータドライバの第２の実施形態７２０は、第１のデュアルモードトランジスタ７２２と第２のデュアルモードトランジスタ７２４とを含む。特定の実施形態では、第１のデュアルモードトランジスタ７２２および第２のデュアルモードトランジスタ７２４は、各々、図１のデュアルモードトランジスタ１００に対応することができる。代替的には、または加えて、第１のデュアルモードトランジスタ７２２および第２のデュアルモードトランジスタ７２４は、各々、図３の実施形態３１０〜３４０および図４の対応する実施形態４１０〜４４０のいずれかに対応することができる。
【００７０】
第２の実施形態７２０では、第１のデュアルモードトランジスタ７２２の第１のボディ領域は、第１の入力信号７２６に結合され得る。第１のデュアルモードトランジスタ７２２の第１のゲートは、第２のデュアルモードトランジスタ７２４の第２のゲートに結合され得る。第１のゲートおよび第２のゲートは、また、第２の入力信号７２７を受信するように結合され得る。第２のデュアルモードトランジスタ７２４の第２のボディ領域は、第３の入力信号７２８を受信するように結合され得る。
【００７１】
第１のデュアルモードトランジスタ７２２の第１のソース（たとえば、第１のエミッタ）は、電源電圧（Ｖｄｄ）を受けるように結合され得、第２のデュアルモードトランジスタ７２４の第２のソース（たとえば、第２のエミッタ）は、接地（Ｖｓｓ）に結合され得る。第１のデュアルモードトランジスタ７２２の第１のドレイン（たとえば、第１のコレクタ）は、第２のデュアルモードトランジスタ７２４の第２のドレイン（たとえば、第２のコレクタ）に結合され得る。第１のドレインおよび第２のドレインは、出力信号７２９を生成することができる。
【００７２】
第１のデュアルモードトランジスタ７２２は、ＰＭＯＳ（ＰＮＰ）トランジスタであり得、第２のデュアルモードトランジスタ７２４は、ＮＭＯＳ（ＮＰＮ）トランジスタであり得る。第２の実施形態で７２０は、第２の入力信号７２７を反転することができ、反転された第２の入力信号を出力に駆動することができる。たとえば、第２の入力信号７２７が論理ロー電圧レベルを有するとき、上記で説明したように、第１のデュアルモードトランジスタ７２２は、活性化され得、論理ロー電圧レベル信号（たとえば、７２７）は、同時のバイポーラおよびユニポーラ動作に従って、第２の入力信号７２７から出力信号７２９に反転される。たとえば、第２の入力信号７２７の論理ロー電圧レベルは、ユニポーラ電流（たとえば、ホール）が第１のソースから第１のドレインに流れ、第２の入力信号７２７によって調整されることを可能にすることができる。第１の入力信号７２６は、第１のデュアルモードトランジスタ７２２の負の順方向接合電圧（Ｖｊ）よりも低く、第１のボディ領域に印加されたとき、バイポーラ電流が流れ、第１の入力信号７２６によって調整されることを可能にする論理ロー電圧レベルを有することができる。
【００７３】
代替的には、第２の入力信号７２７が論理ハイ電圧レベルを有するとき、上記で説明したように、第２のデュアルモードトランジスタ７２４は、活性化され得、論理ハイ電圧レベル信号（たとえば、７２７）は、同時のバイポーラおよびユニポーラ動作に従って、第２の入力信号７２７から出力信号７２９に反転される。たとえば、第２の入力信号７２７の論理ハイ電圧レベルは、ユニポーラ電流（たとえば、電子）が第２のソースから第２のドレインに流れることを可能にすることができる。第３の入力信号７２８は、第２のデュアルモードトランジスタ７２４の順方向接合電圧（Ｖｊ）よりも高く、第１のボディ領域に印加されたとき、バイポーラ電流が流れ、第３の入力信号７２８によって調整されることを可能にする論理ハイ電圧レベルを有することができる。
【００７４】
図８Ａを参照すると、ＰＮＰデュアルモードトランジスタ８００ａの特定の例示的実施形態が示されている。特定の例示的実施形態では、ＰＮＰデュアルモードトランジスタ８００ａは、図１のデュアルモードトランジスタ１００に対応することができる。
【００７５】
ＰＮＰデュアルモードトランジスタ８００ａは、第１のＮ−ベース領域８０７ａと第２のＮ−ベース領域８０８ａとを含む。各Ｎ−ベース領域８０７ａ、８０８ａは、特定の幅（Ｗ）を有することができる。第１のＮ−ベース領域８０７ａおよび第２のＮ−ベース領域８０８ａは、Ｎ−ベースウェル８０９ａに結合され得る（または、Ｎ−ベースウェル８０９ａを含むことができる）。Ｎ＋＋ベース接点８１２ａ、８３６ａは、また、Ｎ−ベースウェル８０９ａを介してＮ−ベース領域８０７ａ、８０８ａに結合され得る。特定の実施形態では、Ｎ＋＋ベース接点８１２ａ、８３６ａは、図１の第１の端子１１２に対応することができる。ＰＮＰデュアルモードトランジスタ８００ａは、また、エミッタ領域８０６ａと、第１のコレクタ領域８０４ａと、第２のコレクタ領域８３２ａとを含む。エミッタ領域８０６ａ、第１のコレクタ領域８０４ａ、および第２のコレクタ領域８３２ａは、各々、Ｐ＋＋濃度でドープされ得る。第１のＳＴＩ領域８２２ａは、（Ｎ＋＋ベースからＰ＋＋コレクタへの）電流漏れがＰＮＰデュアルモードトランジスタ８００ａに影響を与えることを防止（または、低減）することができる。第２のＳＴＩ領域８２６ａは、第１のコレクタ領域８０４ａとＮ＋＋ベース接点８１２ａとの間の電流漏れを防止（または、低減）することができる。
【００７６】
第１のゲート８０１ａは、誘電体層を介して第１のＮ−ベース領域８０７ａに結合され得、第２のゲート８０２ａは、誘電体層を介して第２のＮ−ベース領域８０８ａに結合され得る。ＰＮＰデュアルモードトランジスタ８００ａの電流利得は、ゲート８０１ａ、８０２ａに印加されるゲート電圧によって制御され得る。ＰＮＰデュアルモードトランジスタ８００ａは、また、Ｐ−基板８１０ａを含むことができる。
【００７７】
ＰＮＰデュアルモードトランジスタ８００ａは、デジタルＭＯＳモード（たとえば、ユニポーラ動作モード）とアナログゲート制御ＢＪＴモード（たとえば、バイポーラ動作モード）とにおいて動作することができる。たとえば、ゲート電圧は、ゲート‐ソース電圧が第２のＮ−ベース領域８０８ａ内の反転層の形成を可能にするようにバイアスされ得る。ユニポーラ電流（たとえば、ホール）は、第１のコレクタ領域８０４ａ、８３２ａとエミッタ領域８０６ａとの間を流れることができる。Ｎ＋＋ベース接点８１２ａ、８３６ａは、Ｎ−ベースウェル８０９ａと第１のコレクタ領域８０４ａ、第２のコレクタ領域８３２ａとの間の電圧差の絶対値がＰＮＰデュアルモードトランジスタ８００ａの順方向接合電圧（Ｖｊ）よりも高くなるようにバイアスされ得る。特定の実施形態では、Ｎ＋＋ベース接点は、ＰＮＰデュアルモードトランジスタ８００ａの負の順方向接合電圧（たとえば、−０．７Ｖ）よりも低い電圧にバイアスされ得る。Ｎ＋＋ベース接点をバイアスすることは、ＰＮＰデュアルモードトランジスタ８００ａがＰＮＰ  ＢＪＴに従って動作する（たとえば、ホールと電子とを含むバイポーラ電流を生成する）ことを可能にすることができる。
【００７８】
図８Ｂを参照すると、ＰＮＰデュアルモードトランジスタ８００ｂの特定の例示的実施形態が示されている。特定の例示的実施形態では、ＰＮＰデュアルモードトランジスタ８００ｂは、図１のデュアルモードトランジスタ１００に対応することができる。
【００７９】
ＰＮＰデュアルモードトランジスタ８００ｂは、第１のＮ−ベース領域８０７ｂと第２のＮ−ベース領域８０８ｂとを含む。各Ｎ−ベース領域８０７ｂ、８０８ｂは、特定の幅（Ｗ）を有することができる。第１のＮ−ベース領域８０７ｂおよび第２のＮ−ベース領域８０８ｂは、Ｎ−ベースウェル８０９ｂに結合され得る（または、Ｎ−ベースウェル８０９ｂを含むことができる）。Ｎ＋＋ベース接点８１２ｂ、８３６ｂは、また、Ｎ−ベースウェル８０９ｂを介してＮ−ベース領域８０７ｂ、８０８ｂに結合され得る。特定の実施形態では、Ｎ＋＋ベース接点８１２ｂ、８３６ｂは、図１の第１の端子１１２に対応することができる。ＰＮＰデュアルモードトランジスタ８００ｂは、また、エミッタ領域８０６ｂと、第１のコレクタ領域８０４ｂと、第２のコレクタ領域８３２ｂとを含む。エミッタ領域８０６ｂ、第１のコレクタ領域８０４ｂ、および第２のコレクタ領域８３２ｂは、各々、Ｐ＋＋濃度でドープされ得る。第１のＳＴＩ領域８２２ｂは、（他のトランジスタからの）電流漏れがＰＮＰデュアルモードトランジスタ８００ｂに影響を与えることを防止（または、低減）することができる。第２のＳＴＩ領域８２６ｂは、他のトランジスタからの電流漏れを防止（または、低減）することができる。
【００８０】
第１のゲート８０１ｂは、誘電体層を介して第１のＮ−ベース領域８０７ｂに結合され得、第２のゲート８０２ｂは、誘電体層を介して第２のＮ−ベース領域８０８ｂに結合され得る。絶縁ゲート８０３ｂ、８０５ｂは、誘電体層を介して第３および第４のＮ−ベース領域８１１ｂ、８３５ｂに結合され得る。絶縁ゲート８０３ｂ、８０５ｂは、Ｐ＋＋コレクタからＮ＋＋ベース接点を絶縁するために使用され得る。ＰＮＰデュアルモードトランジスタ８００ｂの電流利得は、ゲート８０１ｂ、８０２ｂに印加されるゲート電圧によって制御され得る。ＰＮＰデュアルモードトランジスタ８００ｂは、また、Ｐ−基板８１０ｂを含むことができる。
【００８１】
ＰＮＰデュアルモードトランジスタ８００ｂは、デジタルＭＯＳモード（たとえば、ユニポーラ動作モード）とアナログゲート制御ＢＪＴモード（たとえば、バイポーラ動作モード）とにおいて動作することができる。たとえば、ゲート電圧は、ゲート‐ソース電圧が第１および第２のＮ−ベース領域８０７ｂ、８０８ｂ内の反転層の形成を可能にするようにバイアスされ得る。ユニポーラ電流（たとえば、ホール）は、コレクタ領域８０４ｂ、８３２ｂとエミッタ領域８０６ｂとの間を流れることができる。Ｎ＋＋ベース接点８１２ｂ、８３６ｂは、Ｎ−ベースウェル８０９ｂと第１のコレクタ領域８０４ｂ、第２のコレクタ領域８３２ｂとの間の電圧差の絶対値がＰＮＰデュアルモードトランジスタ８００ｂの順方向接合電圧（Ｖｊ）よりも高くなるようにバイアスされ得る。特定の実施形態では、Ｎ＋＋ベース接点は、ＰＮＰデュアルモードトランジスタ８００ｂの負の順方向接合電圧（たとえば、−０．７Ｖ）よりも低い電圧にバイアスされ得る。Ｎ＋＋ベース接点をバイアスすることは、ＰＮＰデュアルモードトランジスタ８００ｂがＰＮＰ  ＢＪＴに従って動作する（たとえば、ホールと電子とを含むバイポーラ電流を生成する）ことを可能にすることができる。
【００８２】
図９Ａを参照すると、ＮＰＮデュアルモードトランジスタ９００ａの特定の例示的実施形態が示されている。特定の例示的実施形態では、ＮＰＮデュアルモードトランジスタ９００ａは、図１のデュアルモードトランジスタ１００に対応することができる。
【００８３】
ＮＰＮデュアルモードトランジスタ９００ａは、第１のＰ−ベース領域９０７ａと第２のＰ−ベース領域９０８ａとを含む。各Ｐ−ベース領域９０７ａ、９０８ａは、特定の幅（Ｗ）を有することができる。第１のＰ−ベース領域９０７ａおよび第２のＰ−ベース領域９０８ａは、Ｐ−ベースウェル９０９ａに結合され得る（または、Ｐ−ベースウェル９０９ａを含むことができる）。Ｐ＋＋ベース接点９１２ａ、９３６ａは、また、Ｐ−ベースウェル９０９ａを介してＰ−ベース領域９０７ａ、９０８ａに結合され得る。特定の実施形態では、Ｐ＋＋ベース接点９１２ａ、９３６ａは、図１の第１の端子１１２に対応することができる。ＮＰＮデュアルモードトランジスタ９００ａは、また、エミッタ領域９０６ａと、第１のコレクタ領域９０４ａと、第２のコレクタ領域９３２ａとを含む。エミッタ領域９０６ａ、第１のコレクタ領域９０４ａ、および第２のコレクタ領域９３２ａは、各々、Ｎ＋＋濃度でドープされ得る。第１のＳＴＩ領域９２２ａは、（Ｐ＋＋ベース接点９３６ａからの）電流漏れを防止（または、低減）することができる。第２のＳＴＩ領域９２６ａは、第１のコレクタ領域９０４ａとＰ＋＋ベース接点９１２ａとの間の電流漏れを防止（または、低減）することができる。
【００８４】
第１のゲート９０１ａは、誘電体層を介して第１のＰ−ベース領域９０７ａに結合され得、第２のゲート９０２ａは、誘電体層を介して第２のＰ−ベース領域９０７ａに結合され得る。ＮＰＮデュアルモードトランジスタ９００ａの電流利得は、ゲート９０１ａ、９０２ａに印加されるゲート電圧によって制御され得る。ＮＰＮデュアルモードトランジスタ９００ａは、また、Ｐ−ベースウェル９１０ａとＮ−ベースウェル９１１ａとを含むことができる。
【００８５】
ＮＰＮデュアルモードトランジスタ９００ａは、デジタルＭＯＳモード（たとえば、ユニポーラ動作モード）とアナログゲート制御ＢＪＴモード（たとえば、バイポーラ動作モード）とにおいて動作することができる。たとえば、ゲート電圧は、ゲート‐ソース電圧が第１および第２のＮ−ベース領域９０７ａおよび９０８ａ内の反転層の形成を可能にするようにバイアスされ得る。ユニポーラ電流（たとえば、電子）は、第１および第２のコレクタ領域９３２ａ、９０４ａとエミッタ領域９０６ａとの間を流れることができる。Ｐ＋＋ベース接点９１２ａ、９３６ａは、Ｐ−ベースウェル９０９ａと第１および第２のコレクタ領域９３２ａ、９０４ａとの間の電圧差の絶対値がＮＰＮデュアルモードトランジスタ９００ａの接合電圧（Ｖｊ）よりも高くなるようにバイアスされ得る。Ｐ＋＋ベース接点をバイアスすることは、ＮＰＮデュアルモードトランジスタ９００ａがＮＰＮ  ＢＪＴに従って動作する（たとえば、ホールと電子とを含むバイポーラ電流を生成する）ことを可能にすることができる。
【００８６】
図９Ｂを参照すると、ＮＰＮデュアルモードトランジスタ９００ｂの特定の例示的実施形態が示されている。特定の例示的実施形態では、ＮＰＮデュアルモードトランジスタ９００ｂは、図１のデュアルモードトランジスタ１００に対応することができる。
【００８７】
ＮＰＮデュアルモードトランジスタ９００ｂは、第１のＰ−ベース領域９０７ｂと第２のＰ−ベース領域９０８ｂとを含む。各Ｐ−ベース領域９０７ｂ、９０８ｂは、特定の幅（Ｗ）を有することができる。第１のＰ−ベース領域９０７ｂおよび第２のＰ−ベース領域９０８ｂは、Ｐ−ベースウェル９０９ｂに結合され得る（または、Ｐ−ベースウェル９０９ｂを含むことができる）。Ｐ＋＋ベース接点９１２ｂおよび９３６ｂは、また、Ｐ−ベースウェル９０９ｂを介してＰ−ベース領域９０７ｂ、９０８ｂに結合され得る。特定の実施形態では、Ｐ＋＋ベース接点９１２ｂおよび９３６ｂは、図１の第１の端子１１２に対応することができる。ＮＰＮデュアルモードトランジスタ９００ｂは、また、エミッタ領域９０６ｂと、第１のコレクタ領域９０４ｂと、第２のコレクタ領域９３２ｂとを含む。エミッタ領域９０６ｂ、第１のコレクタ領域９０４ｂ、および第２のコレクタ領域９３２ｂは、各々、Ｎ＋＋濃度でドープされ得る。第１のＳＴＩ領域９２２ｂは、（Ｐ＋＋ベース接点９３６ｂからの）電流漏れを防止（または、低減）することができる。第２のＳＴＩ領域９２６ｂは、第１のコレクタ領域９０４ｂとＰ＋＋ベース接点９１２ｂとの間の電流漏れを防止（または、低減）することができる。
【００８８】
第１のゲート９０１ｂは、誘電体層を介して第１のＰ−ベース領域９０７ｂに結合され得、第２のゲート９０２ｂは、誘電体層を介して第２のＰ−ベース領域９０７ｂに結合され得る。絶縁ゲート９０３ｂ、９０５ｂは、誘電体層を介して第３および第４のＮ−ベース領域９１１ｂ、９３５ｂに結合され得る。絶縁ゲート９０３ｂ、９０５ｂは、Ｐ＋＋コレクタからＮ＋＋ベース接点を絶縁するために使用され得る。ＮＰＮデュアルモードトランジスタ９００ｂの電流利得は、ゲート９０１ｂ、９０２ｂに印加されるゲート電圧によって制御され得る。ＮＰＮデュアルモードトランジスタ９００ｂは、また、Ｐ−ベースウェル９１０ｂとＮ−ベースウェル９１１ｂとを含むことができる。
【００８９】
ＮＰＮデュアルモードトランジスタ９００ｂは、デジタルＭＯＳモード（たとえば、ユニポーラ動作モード）とアナログゲート制御ＢＪＴモード（たとえば、バイポーラ動作モード）とにおいて動作することができる。たとえば、ゲート電圧は、ゲート‐ソース電圧が第１および第２のＮ−ベース領域９０７ｂおよび９０８ｂ内の反転層の形成を可能にするようにバイアスされ得る。ユニポーラ電流（たとえば、電子）は、第１および第２のコレクタ領域９３２ｂ、９０４ｂとエミッタ領域９０６ｂとの間を流れることができる。Ｐ＋＋ベース接点９１２ｂ、９３６ｂは、Ｐ−ベースウェル９０９ｂと第１および第２のコレクタ領域９３２ｂおよび９０４ｂとの間の電圧差の絶対値がＮＰＮデュアルモードトランジスタ９００ｂの接合電圧（Ｖｊ）よりも高くなるようにバイアスされ得る。Ｐ＋＋ベース接点をバイアスすることは、ＮＰＮデュアルモードトランジスタ９００ｂがＮＰＮ  ＢＪＴに従って動作する（たとえば、ホールと電子とを含むバイポーラ電流を生成する）ことを可能にすることができる。
【００９０】
図１０Ａを参照すると、バイアス特性に基づくデュアルモードトランジスタのドレイン電流の変化を示す特定の例示的なチャート１０００‐１ａが示されている。チャート１０００‐１ａに示す値および結果は、例示の目的のために提供され、限定するものとして解釈されるべきではない。値は、外部条件（たとえば、温度）、デュアルモードトランジスタのゲート幅、デュアルモードトランジスタのゲート長、デュアルモードトランジスタに関連するドーピング濃度、バイアス電圧、などに基づいて変化し得る。
【００９１】
チャート１０００‐１ａは、図１のデュアルモードトランジスタ１００のＮＰＮ型の構成に対応する動作結果を示す。たとえば、第１の端子１１２に印加される第２の電圧（Ｖ２）は、チャート１０００に示すベース電圧（ＶＢ）に対応することができる。加えて、図１の第１のゲート領域１０２に印加される第１の電圧（Ｖ１）は、チャート１０００‐１ａに示すように、約１．５Ｖであり得る。
【００９２】
チャート１０００‐１ａは、ドレイン電流（たとえば、コレクタ電流）が、ベース電圧（ＶＢ）が特定のドレイン電圧に対して上昇するにつれて増加し得ることを示す。例示的な例として、ドレイン電流は、０．８Ｖ信号が第１の端子１１２に印加され、１．５Ｖ信号がドレインに印加されたとき、約５４０μＡ／μｍであり得る。しかしながら、０．８Ｖ信号がベースに印加され、０．２Ｖ信号が第２の端子に印加されたとき、ドレイン電流は、約２４０μＡ／μｍに減少され得る。
【００９３】
したがって、ドレイン電流は、単一の動作（たとえば、ユニポーラまたはバイポーラ）のみが活性であるときとは対照的に、ユニポーラ電流に関連するユニポーラ動作（たとえば、ＦＥＴ動作）と、バイポーラ電流に関連するバイポーラ動作（たとえば、ＢＪＴ動作）の両方が活性であるとき、増加する。たとえば、ベース電圧（ＶＢ）が０．２Ｖであるとき（たとえば、バイポーラ動作が不活性であり、ユニポーラ動作が活性であるとき）、ドレイン電流は、１．５ボルト信号がドレインに印加されたとき、約４５０μＡ／μｍである。しかしながら、ベース電圧（ＶＢ）が１．２Ｖであるとき（たとえば、バイポーラ動作およびユニポーラ動作が活性であるとき）、ドレイン電流は、１．５ボルト信号がドレインに印加されたとき、約６５０μＡ／μｍに増加する。
【００９４】
別の特定の例示的なチャート１０００‐２ａは、図１の異なる第１の端子１１２（ベース）電圧におけるドレイン電流を制御する第１のゲート領域１０２を示す。０．６Ｖ〜１．２Ｖの間のベース電圧は、より高いＮＰＮ効率を有する。
【００９５】
図１０Ｂを参照すると、図１の第１のゲート１０２および第１の端子１１２電圧のバイアス特性に基づくデュアルモードトランジスタの電流利得（β）の変化を示す特定の例示的なチャート１０００‐１ｂが示されている。ＮＰＮ活性化領域（たとえば、図１の第１の端子電圧が０．６Ｖ〜１．２Ｖである場合）において、ＮＰＮの電流利得（β）は、図１の第１のゲート領域電圧１０２および第１の端子領域１１２電圧によって制御される。
【００９６】
図１の第１のゲート１０２および第１の端子１１２電圧のバイアス特性に基づくデュアルモードトランジスタの相互コンダクタンス（ｇｍ）の変化を示す別の特定の例示的なチャート１０００‐２ｂが示されている。ＮＰＮ活性化領域（たとえば、図１の第１の端子電圧が０．６Ｖ〜１．２Ｖである場合）において、ＮＰＮの相互コンダクタンス（ｇｍ）は、図１の第１のゲート領域電圧１０２および第１の端子領域１１２電圧によって制御される。
【００９７】
図１１を参照すると、シリコンオンインシュレータ（ＳＯＩ）ＰＮＰデュアルモードトランジスタ１１００の特定の例示的実施形態が示されている。特定の実施形態では、ＳＯＩ  ＰＮＰデュアルモードトランジスタ１１００は、図１のデュアルモードトランジスタ１００に対応することができる。ＳＯＩ  ＰＮＰデュアルモードトランジスタ１１００は、図８ＢのＰＮＰデュアルモードトランジスタ８００ｂと同様の構成を含むことができるが、ＳＴＩ１１２２、１１２６は、Ｎウェルベース１１０９を貫通して延長され得、酸化物基板１１１０と結合され得る。酸化物基板１１１０は、図８ＢのＰ−基板８１０ｂとは異なっていてもよい。たとえば、ＳＯＩ  ＰＮＰデュアルモードトランジスタ１１００は、ＰＭＯＳ／ＰＮＰシリコンオンインシュレータ構成を有することができ、図８ＢのＰＮＰデュアルモードトランジスタ８００ｂは、ＰＭＯＳ／ＰＮＰバルクシリコン構成を有することができる。
【００９８】
図１２を参照すると、シリコンオンインシュレータ（ＳＯＩ）ＮＰＮデュアルモードトランジスタ１２００の特定の例示的実施形態が示されている。特定の実施形態では、ＳＯＩ  ＮＰＮデュアルモードトランジスタ１２００は、図１のデュアルモードトランジスタ１００に対応することができる。ＳＯＩ  ＮＰＮデュアルモードトランジスタ１２００は、図９ＢのＮＰＮデュアルモードトランジスタ９００ｂと同様の構成を含むことができるが、ＳＴＩ１２２２、１２２６は、Ｐウェルベース１２０９を貫通して延長され得、酸化物基板１２１０と結合され得る。酸化物基板１２１０は、Ｐ−ベースウェル９１０ｂおよびＮ−ベースウェル９１１ｂと異なっていてもよい。たとえば、ＳＯＩ  ＮＰＮデュアルモードトランジスタ１２００は、ＮＭＯＳ／ＮＰＮシリコンオンインシュレータ構成を有することができ、図９ＢのＮＰＮデュアルモードトランジスタ９００ｂは、ＮＭＯＳ／ＮＰＮバルクシリコン構成を有することができる。
【００９９】
図１３を参照すると、デュアルモードトランジスタをバイアスする方法１３００の特定の実施形態のフローチャートが示されている。例示的な実施形態では、方法１３００は、図１のデュアルモードトランジスタ１００、図３のＦＥＴ型構成の実施形態３１０〜３４０のうちの少なくとも１つ、図４のＢＪＴ型構成の実施形態４１０〜４４０のうちの少なくとも１つ、図５のインバータミキサの実施形態５１０、５２０のうちの少なくとも１つ、図６の差動ミキサ６００、図７のインバータドライバの実施形態７１０、７２０のうちの少なくとも１つ、図８Ａおよび図８ＢのＰＮＰデュアルモードトランジスタ８００ａ、８００ｂ、図９Ａおよび図９ＢのＮＰＮデュアルモードトランジスタ９００ａ、９００ｂ、図１１のＳＯＩ  ＰＮＰデュアルモードトランジスタ１１００、図１２のＳＯＩ  ＮＰＮデュアルモードトランジスタ１２００、またはそれらの任意の組合せに対して実行され得る。
【０１００】
方法１１００は、１３０２において、ＦＥＴ型動作に従ってユニポーラ電流がトランジスタの第１の領域からトランジスタの第２の領域に流れることを可能にするために第１のゲート電圧をバイアスするステップを含む。たとえば、図１では、第１のゲート領域１０２の第１のゲート電圧は、第１の電圧（Ｖ１）にバイアスされ得る。第１のゲート電圧をバイアスすることは、ＦＥＴ型動作に従ってユニポーラ電流が第１の領域１０４から第２の領域１０６に流れることを可能にすることができる。たとえば、ソース電圧（Ｖｓ）は、第１の領域１０４に印加され得る。ＰＮＰ構成において、第１のゲート領域１０２は、第１の電圧（Ｖ１）がソース電圧（Ｖｓ）よりも低くなるようにバイアスされ得る。たとえば、電源電圧（Ｖｄｄ）は、第１の領域１０４（たとえば、ソース）に印加され得、第１の電圧（Ｖ１）は、ゲート電圧がソース電圧（Ｖｓ）よりも低くなるように接地（たとえば、ゼロボルト）から電源電圧（Ｖｄｄ）までの範囲であり得る。第１のゲート領域１０２を第１の電圧（Ｖ１）でバイアスすることは、第１の領域１０４と第２の領域１０６との間の第１のボディ領域１０８内のチャネル形成（たとえば、反転層の形成）を可能にすることができる。ＰＦＥＴ動作によるユニポーラ電流（たとえば、ホール）は、第１の領域１０４から第２の領域１０６に流れることができる。
【０１０１】
ＮＰＮ構成において、第１のゲート領域１０２は、第１の電圧（Ｖ１）がソース電圧よりも高くなるようにバイアスされ得る。たとえば、接地電圧（たとえば、ゼロボルト）は、第２の領域１０６（たとえば、ソース）に印加され得、第１の電圧（Ｖ１）は、第１の電圧（Ｖ１）がソース電圧よりも高くなるように接地から電源電圧（Ｖｄｄ）までの範囲であり得る。第１のゲート領域１０２を第１の電圧（Ｖ１）でバイアスすることは、第１の領域１０４と第２の領域１０６との間の第１のボディ領域１０８内のチャネル形成（たとえば、反転層の形成）を可能にすることができる。ＮＦＥＴ動作によるユニポーラ電流（たとえば、電子）は、第１の領域１０４から第２の領域１０６に流れることができる。
【０１０２】
ボディ端子は、１３０４において、ＢＪＴ型動作に従ってバイポーラ電流が第１の領域から第２の領域に流れることを可能にするためにバイアスされ得る。たとえば、図１では、（第１のボディ領域１０８に結合された）第１の端子１１２は、第２の電圧（Ｖ２）にバイアスされ得る。第１の端子１１２は、ボディ‐ソース電圧（たとえば、第２の電圧（Ｖ２）とソース電圧（Ｖｓ）との間の電圧差）の絶対値がデュアルモードトランジスタ１００の接合電圧（Ｖｊ）よりも大きくなるようにバイアスされ得る。第１の端子１１２をバイアスすることは、ユニポーラ電流と同時にバイポーラ電流が第１の領域１０４と第２の領域１０６との間を流れることを可能にすることができる。ＰＮＰ構成において、（第１のボディ領域１０８に結合された）第１の端子１１２に印加される第２の電圧（Ｖ２）は、デュアルモードトランジスタ１００の負の順方向接合電圧（たとえば、−０．７Ｖ）よりも低い電圧にバイアスされ得る。ＮＰＮ構成において、（第１のボディ領域１０８に結合された）第１の端子１１２に印加される第２の電圧（Ｖ２）は、デュアルモードトランジスタ１００の順方向接合電圧（たとえば、０．７Ｖ）よりも高い電圧にバイアスされ得る。したがって、ＢＪＴ型動作によるバイポーラ電流（電子とホールとを含む）は、第１の端子１１２を第２の電圧（Ｖ２）にバイアスすることに応答して、第１の領域１０４と第２の領域１０６との間を流れることができる。
【０１０３】
図１３の方法１３００は、同時のデジタルＭＯＳ動作モード（たとえば、ユニポーラ電流に対応するユニポーラ動作モード）およびアナログゲート制御ＢＪＴ動作モード（たとえば、バイポーラ電流に対応するバイポーラ動作モード）を可能にすることができる。したがって、ユニポーラ動作電流およびバイポーラ動作電流に基づく増加した電流は、デュアルモードトランジスタ１００に印加される電源電圧（Ｖｄｄ）を上昇させることなく、デュアルモードトランジスタ１００を通って流れることができる。電源電圧（Ｖｄｄ）を上昇させることなく電流を増加させることは、向上した動作効率をもたらすことができる。デュアルモードトランジスタは、ゲート制御ＢＪＴ動作を可能にし、論理ＣＭＯＳプロセスにおいて高性能ＢＪＴトランジスタを提供する。
【０１０４】
図１４を参照すると、デュアルモードトランジスタをバイアスするように動作可能である構成要素を含むワイヤレスデバイス１４００のブロック図が示されている。デバイス１４００は、メモリ１４３２に結合された、デジタル信号プロセッサ（ＤＳＰ）などのプロセッサ１４１０を含む。
【０１０５】
図１４は、また、プロセッサ１４１０とディスプレイ１４２８とに結合されたディスプレイコントローラ１４２６を示す。コーダ／デコーダ（ＣＯＤＥＣ）１４３４は、また、プロセッサ１４１０に結合され得る。スピーカ１４３６およびマイクロホン１４３８は、ＣＯＤＥＣ１４３４に結合され得る。図１４は、また、ワイヤレスコントローラ１４４０が、プロセッサ１４１０と、ワイヤレスコントローラ１４４０とアンテナ１４４２との間に配置された無線周波数（ＲＦ）インターフェース１４９０を介してアンテナ１４４２とに結合され得ることを示す。ＲＦインターフェース１４９０は、デュアルモードトランジスタデバイス１４６０（または、１つまたは複数のデュアルモードトランジスタデバイスを含む構成要素）を含むことができる。デュアルモードトランジスタデバイス１４６０は、図１のデュアルモードトランジスタ１００、図３のＦＥＴ型構成の実施形態３１０〜３４０のうちの少なくとも１つ、図４のＢＪＴ型構成の実施形態４１０〜４４０のうちの少なくとも１つ、図５のインバータミキサの実施形態５１０、５２０のうちの少なくとも１つ、図６の差動ミキサ６００、図７のインバータドライバの実施形態７１０、７２０のうちの少なくとも１つ、図８Ａおよび図８ＢのＰＮＰデュアルモードトランジスタ８００ａ、８００ｂ、図９Ａおよび図９ＢのＮＰＮデュアルモードトランジスタ９００ａ、９００ｂ、図１１のＳＯＩ  ＰＮＰデュアルモードトランジスタ１１００、図１２のＳＯＩ  ＮＰＮデュアルモードトランジスタ１２００、またはそれらの任意の組合せを含む、またはこれらに対応することができる。
【０１０６】
コントローラ１４０２は、また、プロセッサ１４１０とデュアルモードトランジスタデバイス１４５０（または、１つまたは複数のデュアルモードトランジスタデバイスを含む構成要素）とに結合され得る。デュアルモードトランジスタデバイス１４５０は、図１のデュアルモードトランジスタ１００、図３のＦＥＴ型構成の実施形態３１０〜３４０のうちの少なくとも１つ、図４のＢＪＴ型構成の実施形態４１０〜４４０のうちの少なくとも１つ、図５のインバータミキサの実施形態５１０、５２０のうちの少なくとも１つ、図６の差動ミキサ６００、図７のインバータドライバの実施形態７１０、７２０のうちの少なくとも１つ、図８Ａおよび図８ＢのＰＮＰデュアルモードトランジスタ８００ａ、８００ｂ、図９Ａおよび図９ＢのＮＰＮデュアルモードトランジスタ９００ａ、９００ｂ、図１１のＳＯＩ  ＰＮＰデュアルモードトランジスタ１１００、図１２のＳＯＩ  ＮＰＮデュアルモードトランジスタ１２００、またはそれらの任意の組合せを含む、またはこれらに対応することができる。特定の実施形態では、コントローラ１４０２は、ハードウェアコントローラ、ファームウェア、またはそれらの組合せであり得る。
【０１０７】
メモリ１４３２は、実行可能な命令１４５６を含む有形の非一時的プロセッサ可読記憶媒体であり得る。命令１４５６は、図１３の方法１３００を実行するために、コントローラ１４０２などのプロセッサによって実行され得る。たとえば、命令１４５６は、デュアルモードトランジスタデバイス１４５０および／またはデュアルモードトランジスタデバイス１４６０のゲートをバイアスするために、コントローラ１４０２によって実行可能であり得る。命令１４５６は、また、デュアルモードトランジスタデバイス１４５０および／またはデュアルモードトランジスタデバイス１４６０のボディ領域に結合された端子をバイアスするために、コントローラ１４０２によって実行可能であり得る。命令１４５６は、また、プロセッサ１４１０に結合された代替のプロセッサ（図示せず）によって実行可能であり得る。
【０１０８】
特定の実施形態では、プロセッサ１４１０、ディスプレイコントローラ１４２６、メモリ１４３２、ＣＯＤＥＣ１４３４、およびワイヤレスコントローラ１４４０は、システムインパッケージまたはシステムオンチップデバイス１４２２内に含まれる。特定の実施形態では、入力デバイス１４３０および電源１４４４は、システムオンチップデバイス１４２２に結合される。その上特定の実施形態において、図１４に例示するように、ディスプレイ１４２８、入力デバイス１４３０、スピーカ１４３６、マイクロホン１４３８、アンテナ１４４２、および電源１４４４はシステムオンチップデバイス１４２２の外部である。しかしながら、ディスプレイ１４２８、入力デバイス１４３０、スピーカ１４３６、マイクロホン１４３８、アンテナ１４４２、および電源１４４４の各々は、インターフェースまたはコントローラなどのシステムオンチップデバイス１４２２の構成要素に結合できる。
【０１０９】
説明した実施形態に関連して、装置は、ＦＥＴ型動作に従ってユニポーラ電流がトランジスタの第１の領域からトランジスタの第２の領域に流れることを可能にするために第１のゲート電圧をバイアスするための手段を含む。たとえば、第１のゲート電圧をバイアスするための手段は、図１４の命令１４６２を実行するように動作可能なコントローラ１４０２、１つもしくは複数の他のデバイス、回路、モジュール、またはそれらの任意の組合せを含むことができる。
【０１１０】
装置は、また、ＢＪＴ型動作に従ってバイポーラ電流が第１の領域から第２の領域に流れることを可能にするためにボディ端子をバイアスするための手段を含むことができる。ユニポーラ電流は、バイポーラ電流と同時に流れることができる。たとえば、ボディ端子をバイアスするための手段は、図１４の命令１４６２を実行するように動作可能なコントローラ１４０２、１つもしくは複数の他のデバイス、回路、モジュール、またはそれらの任意の組合せを含むことができる。
【０１１１】
前述の開示したデバイスおよび機能は、コンピュータ可読媒体上に記憶されたコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲ、など）内に設計および構成され得る。いくつかまたはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを製造する製造ハンドラに提供され得る。得られる製品は半導体ウェハを含み、次いで半導体ウェハが半導体ダイに切断され、半導体チップ内にパッケージングされる。次いでチップが、前述のデバイスで利用される。図１３は、電子デバイス製造プロセス１３００の特定の例示的実施形態を示す。
【０１１２】
物理的デバイス情報１３０２は、研究用コンピュータ１３０６などにおいて、製造プロセス１３００において受信される。物理的デバイス情報１３０２は、図１のデュアルモードトランジスタ１００、図３のＦＥＴ型構成の実施形態３１０〜３４０のうちの少なくとも１つ、図４のＢＪＴ型構成の実施形態４１０〜４４０のうちの少なくとも１つ、図５のインバータミキサの実施形態５１０、５２０のうちの少なくとも１つ、図６の差動ミキサ６００、図７のインバータドライバの実施形態７１０、７２０のうちの少なくとも１つ、図８Ａおよび図８ＢのＰＮＰデュアルモードトランジスタ８００ａ、８００ｂ、図９Ａおよび図９ＢのＮＰＮデュアルモードトランジスタ９００ａ、９００ｂ、図１１のＳＯＩ  ＰＮＰデュアルモードトランジスタ１１００、図１２のＳＯＩ  ＮＰＮデュアルモードトランジスタ１２００、図１４のデュアルモードトランジスタデバイス１４５０、図１４のデュアルモードトランジスタデバイス１４６０またはそれらの任意の組合せを含むデバイスなどの半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含むことができる。たとえば、物理的デバイス情報１５０２は、物理的パラメータと、材料特性と、研究用コンピュータ１５０６に結合されたユーザインターフェース１５０４を介して入力される構造情報とを含むことができる。研究用コンピュータ１５０６は、メモリ１５１０などのコンピュータ可読媒体に結合された、１つまたは複数のプロセッサコアなどのプロセッサ１５０８を含む。メモリ１５１０は、プロセッサ１５０８にファイルフォーマットに準拠するように物理的デバイス情報１５０２を変換させ、ライブラリファイル１５１２を生成させるために実行可能であるコンピュータ可読命令を記憶することができる。
【０１１３】
特定の実施形態では、ライブラリファイル１５１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル１５１２は、電子設計自動化（ＥＤＡ，ｅｌｅｃｔｒｏｎｉｃ  ｄｅｓｉｇｎ  ａｕｔｏｍａｔｉｏｎ）ツール１５２０とともに使用するために提供される、図１のデュアルモードトランジスタ１００、図３のＦＥＴ型構成の実施形態３１０〜３４０のうちの少なくとも１つ、図４のＢＪＴ型構成の実施形態４１０〜４４０のうちの少なくとも１つ、図５のインバータミキサの実施形態５１０、５２０のうちの少なくとも１つ、図６の差動ミキサ６００、図７のインバータドライバの実施形態７１０、７２０のうちの少なくとも１つ、図８Ａおよび図８ＢのＰＮＰデュアルモードトランジスタ８００ａ、８００ｂ、図９Ａおよび図９ＢのＮＰＮデュアルモードトランジスタ９００ａ、９００ｂ、図１１のＳＯＩ  ＰＮＰデュアルモードトランジスタ１１００、図１２のＳＯＩ  ＮＰＮデュアルモードトランジスタ１２００、図１４のデュアルモードトランジスタデバイス１４５０、図１４のデュアルモードトランジスタデバイス１４６０またはそれらの任意の組合せを含む半導体デバイスのライブラリを含むことができる。
【０１１４】
ライブラリファイル１５１２は、メモリ１５１８に結合された１つまたは複数のプロセッサコアなどのプロセッサ１５１６を含む設計コンピュータ１５１４において、ＥＤＡツール１５２０とともに使用され得る。ＥＤＡツール１５２０は、設計コンピュータ１５１４のユーザが、図１のデュアルモードトランジスタ１００、図３のＦＥＴ型構成の実施形態３１０〜３４０のうちの少なくとも１つ、図４のＢＪＴ型構成の実施形態４１０〜４４０のうちの少なくとも１つ、図５のインバータミキサの実施形態５１０、５２０のうちの少なくとも１つ、図６の差動ミキサ６００、図７のインバータドライバの実施形態７１０、７２０のうちの少なくとも１つ、図８のＰＮＰデュアルモードトランジスタ８００、図９のＮＰＮデュアルモードトランジスタ９００、図１２のデュアルモードトランジスタデバイス１２５０、図１２のデュアルモードトランジスタデバイス１２６０、またはそれらの任意の組合せを含むデバイスを設計することを可能にするために、メモリ１５１８においてプロセッサ実行可能命令として記憶され得る。例示するために、回路設計特性は、特定の回路および回路設計における他の要素との関係の識別、位置決め情報、フィーチャサイズ情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報を含むことができる。
【０１１５】
設計コンピュータ１５１４は、ファイルフォーマットに準拠するために、回路設計情報１５２２を含む設計情報を変換するように構成され得る。例示するために、ファイルフォーマットは、グラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットなどの、平面幾何学的形状と、テキストラベルと、階層フォーマットにおける回路レイアウトについての他の情報とを表すデータベースバイナリファイルフォーマットを含むことができる。設計コンピュータ１５１４は、図１のデュアルモードトランジスタ１００、図３のＦＥＴ型構成の実施形態３１０〜３４０のうちの少なくとも１つ、図４のＢＪＴ型構成の実施形態４１０〜４４０のうちの少なくとも１つ、図５のインバータミキサの実施形態５１０、５２０のうちの少なくとも１つ、図６の差動ミキサ６００、図７のインバータドライバの実施形態７１０、７２０のうちの少なくとも１つ、図８Ａおよび図８ＢのＰＮＰデュアルモードトランジスタ８００ａ、８００ｂ、図９Ａおよび図９ＢのＮＰＮデュアルモードトランジスタ９００ａ、９００ｂ、図１１のＳＯＩ  ＰＮＰデュアルモードトランジスタ１１００、図１２のＳＯＩ  ＮＰＮデュアルモードトランジスタ１２００、図１４のデュアルモードトランジスタデバイス１４５０、図１４のデュアルモードトランジスタデバイス１４６０またはそれらの任意の組合せを含み、また、ＳＯＣ内の追加の電子回路および構成要素を含むデバイスを記述する情報を含むＧＤＳＩＩファイル１５２６などの、変換された設計情報を含むデータファイルを生成するように構成され得る。
【０１１６】
ＧＤＳＩＩファイル１５２６は、ＧＤＳＩＩファイル１５２６内の変換された情報に従って、図１のデュアルモードトランジスタ１００、図３のＦＥＴ型構成の実施形態３１０〜３４０のうちの少なくとも１つ、図４のＢＪＴ型構成の実施形態４１０〜４４０のうちの少なくとも１つ、図５のインバータミキサの実施形態５１０、５２０のうちの少なくとも１つ、図６の差動ミキサ６００、図７のインバータドライバの実施形態７１０、７２０のうちの少なくとも１つ、図８のＰＮＰデュアルモードトランジスタ８００、図９のＮＰＮデュアルモードトランジスタ９００、図１２のデュアルモードトランジスタデバイス１２５０、図１２のデュアルモードトランジスタデバイス１２６０、またはそれらの任意の組合せを含む半導体デバイスを製造するために、製造プロセス１５２８において受信され得る。たとえば、デバイス製造プロセスは、代表的なマスク１５３２として示す、フォトリソグラフィ処理に使用されるマスクなどの１つまたは複数のマスクを作成するために、マスク製造者１５３０にＧＤＳＩＩファイル１５２６を提供するステップを含むことができる。マスク１５３２は、試験され、代表的なダイ１５３６などのダイに分離され得る１つまたは複数のウェハ１５３４を生成するために、製造プロセス中に使用され得る。ダイ１５３６は、図１のデュアルモードトランジスタ１００、図３のＦＥＴ型構成の実施形態３１０〜３４０のうちの少なくとも１つ、図４のＢＪＴ型構成の実施形態４１０〜４４０のうちの少なくとも１つ、図５のインバータミキサの実施形態５１０、５２０のうちの少なくとも１つ、図６の差動ミキサ６００、図７のインバータドライバの実施形態７１０、７２０のうちの少なくとも１つ、図８Ａおよび図８ＢのＰＮＰデュアルモードトランジスタ８００ａ、８００ｂ、図９Ａおよび図９ＢのＮＰＮデュアルモードトランジスタ９００ａ、９００ｂ、図１１のＳＯＩ  ＰＮＰデュアルモードトランジスタ１１００、図１２のＳＯＩ  ＮＰＮデュアルモードトランジスタ１２００、図１４のデュアルモードトランジスタデバイス１４５０、図１４のデュアルモードトランジスタデバイス１４６０またはそれらの任意の組合せを含む回路を含む。
【０１１７】
特定の実施形態では、製造プロセス１４２８は、プロセッサ１４３４によって開始され得、またはプロセッサ１４３４によって制御され得る。プロセッサ１４３４は、コンピュータ可読命令またはプロセッサ可読命令などの実行可能命令１４３７を含むメモリ１４３５にアクセスすることができる。実行可能命令は、プロセッサ１４３４などのコンピュータによって実行可能な１つまたは複数の命令を含むことができる。製造プロセス１４２８は、完全に自動化された、または部分的に自動化された製造システムによって実施され得る。たとえば、製造プロセス１４２８は、自動化されてもよく、スケジュールに従って処理ステップを実行することができる。製造システムは、電子デバイスを形成するために１つまたは複数の動作を実行するための製造機器（たとえば、処理ツール）を含むことができる。
【０１１８】
製造システムは、分散型アーキテクチャ（たとえば、階層）を有することができる。たとえば、製造システムは、分散型アーキテクチャに従って分散された、プロセッサ１４３４などの１つもしくは複数のプロセッサ、メモリ１４３５などの１つもしくは複数のメモリ、および／またはコントローラを含むことができる。分散型アーキテクチャは、１つまたは複数の低レベルシステムの動作を制御および／または開始する高レベルプロセッサを含むことができる。たとえば、製造プロセス１４２８の高レベル部分は、プロセッサ１４３４などの１つまたは複数のプロセッサを含むことができ、低レベルシステムは、各々、１つもしくは複数の対応するコントローラを含むことができ、または、１つもしくは複数の対応するコントローラによって制御され得る。特定の低レベルシステムの特定のコントローラは、高レベルシステムから１つまたは複数の命令（たとえば、コマンド）を受信することができ、サブコマンドを下位のモジュールまたはプロセスツールに発行することができ、高レベルシステムに状態データを通信し戻すことができる。１つまたは複数の低レベルシステムの各々は、製造機器の１つまたは複数の対応する部分（たとえば、処理ツール）に関連し得る。特定の実施形態では、製造システムは、製造システム内に分散された複数のプロセッサを含むことができる。たとえば、製造システムの低レベルシステム構成要素のコントローラは、プロセッサ１４３４などのプロセッサを含むことができる。
【０１１９】
代替的には、プロセッサ１４３４は、製造システムの高レベルシステム、サブシステム、または構成要素の一部であり得る。別の実施形態では、プロセッサ１４３４は、製造システムの様々なレベルおよび構成要素での分散処理を含む。
【０１２０】
ダイ１５３６は、パッケージングプロセス１５３８に提供され得、パッケージングプロセス１５３８では、ダイ１５３６は、代表的なパッケージ１５４０に組み込まれる。たとえば、パッケージ１５４０は、システムインパッケージ（ＳｉＰ，ｓｙｓｔｅｍ‐ｉｎ‐ｐａｃｋａｇｅ）配置などの、単一のダイ１５３６または複数のダイを含むことができる。パッケージ１５４０は、電子機器技術評議会（ＪＥＤＥＣ，Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）規格などの１つまたは複数の規格または使用に準拠するように構成され得る。
【０１２１】
パッケージ１５４０に関する情報は、コンピュータ１５４６に記憶された構成要素ライブラリを介するなどして、様々な製品設計者に配布され得る。コンピュータ１５４６は、メモリ１５５０に結合された、１つまたは複数の処理コアなどのプロセッサ１５４８を含み得る。プリント回路基板（ＰＣＢ，ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）ツールは、ユーザインターフェース１５４４を介してコンピュータ１５４６のユーザから受信したＰＣＢ設計情報１５４２を処理するために、メモリ１５５０においてプロセッサ実行可能命令として記憶され得る。ＰＣＢ設計情報１５４２は、回路基板上のパッケージ化された半導体デバイスの物理的な位置決め情報を含むことができ、パッケージ化された半導体デバイスは、図１のデュアルモードトランジスタ１００、図３のＦＥＴ型構成の実施形態３１０〜３４０のうちの少なくとも１つ、図４のＢＪＴ型構成の実施形態４１０〜４４０のうちの少なくとも１つ、図５のインバータミキサの実施形態５１０、５２０のうちの少なくとも１つ、図６の差動ミキサ６００、図７のインバータドライバの実施形態７１０、７２０のうちの少なくとも１つ、図８Ａおよび図８ＢのＰＮＰデュアルモードトランジスタ８００ａ、８００ｂ、図９Ａおよび図９ＢのＮＰＮデュアルモードトランジスタ９００ａ、９００ｂ、図１１のＳＯＩ  ＰＮＰデュアルモードトランジスタ１１００、図１２のＳＯＩ  ＮＰＮデュアルモードトランジスタ１２００、図１４のデュアルモードトランジスタデバイス１４５０、図１４のデュアルモードトランジスタデバイス１４６０またはそれらの任意の組合せを含むデバイスを含むパッケージ１５４０に対応する。
【０１２２】
コンピュータ１５４６は、回路基板上のパッケージ化された半導体デバイスの物理的な位置決め情報、ならびにトレースおよびビアなどの電気的接続のレイアウトを含むデータを有するＧＥＲＢＥＲファイル１５５２などのデータファイルを生成するために、ＰＣＢ設計情報１５４２を変換するように構成され得、パッケージ化された半導体デバイスは、図１のデュアルモードトランジスタ１００、図３のＦＥＴ型構成の実施形態３１０〜３４０のうちの少なくとも１つ、図４のＢＪＴ型構成の実施形態４１０〜４４０のうちの少なくとも１つ、図５のインバータミキサの実施形態５１０、５２０のうちの少なくとも１つ、図６の差動ミキサ６００、図７のインバータドライバの実施形態７１０、７２０のうちの少なくとも１つ、図８Ａおよび図８ＢのＰＮＰデュアルモードトランジスタ８００ａ、８００ｂ、図９Ａおよび図９ＢのＮＰＮデュアルモードトランジスタ９００ａ、９００ｂ、図１１のＳＯＩ  ＰＮＰデュアルモードトランジスタ１１００、図１２のＳＯＩ  ＮＰＮデュアルモードトランジスタ１２００、図１４のデュアルモードトランジスタデバイス１４５０、図１４のデュアルモードトランジスタデバイス１４６０またはそれらの任意の組合せを含むパッケージ１５４０に対応する。他の実施形態では、変換されたＰＣＢ設計情報によって生成されたデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有することができる。
【０１２３】
ＧＥＲＢＥＲファイル１５５２は、基板組立プロセス１５５４において受信され得、ＧＥＲＢＥＲファイル１５５２内に記憶された設計情報に従って製造された代表的なＰＣＢ１５５６などのＰＣＢを作成するために使用され得る。たとえば、ＧＥＲＢＥＲファイル１５５２は、ＰＣＢ製造プロセスの様々なステップを実行するために、１つまたは複数の機械にアップロードされ得る。ＰＣＢ  １５５６は、代表的なプリント回路アセンブリ（ＰＣＡ，ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ａｓｓｅｍｂｌｙ）１５５８を形成するために、パッケージ１５４０を含む電子構成要素を装着され得る。
【０１２４】
ＰＣＡ  １５５８は、製品製造プロセス１５６０において受け取られ、第１の代表的な電子デバイス１５６２および第２の代表的な電子デバイス１５６４などの１つまたは複数の電子デバイスに統合され得る。例示的で非限定的な例として、第１の代表的な電子デバイス１５６２、第２の代表的な電子デバイス１５６４、またはそれらの両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのグループから選択され得、その中に、図１のデュアルモードトランジスタ１００、図３のＦＥＴ型構成の実施形態３１０〜３４０のうちの少なくとも１つ、図４のＢＪＴ型構成の実施形態４１０〜４４０のうちの少なくとも１つ、図５のインバータミキサの実施形態５１０、５２０のうちの少なくとも１つ、図６の差動ミキサ６００、図７のインバータドライバの実施形態７１０、７２０のうちの少なくとも１つ、図８Ａおよび図８ＢのＰＮＰデュアルモードトランジスタ８００ａ、８００ｂ、図９Ａおよび図９ＢのＮＰＮデュアルモードトランジスタ９００ａ、９００ｂ、図１１のＳＯＩ  ＰＮＰデュアルモードトランジスタ１１００、図１２のＳＯＩ  ＮＰＮデュアルモードトランジスタ１２００、図１４のデュアルモードトランジスタデバイス１４５０、図１４のデュアルモードトランジスタデバイス１４６０またはそれらの任意の組合せが組み込まれる。別の例示的で非限定的な例として、１つまたは複数の電子デバイス１５６２および１５６４は、携帯電話などのリモートユニット、ハンドヘルドパーソナル通信システム（ＰＣＳ，ｐｅｒｓｏｎａｌ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｓｙｓｔｅｍ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ，ｇｌｏｂａｌ  ｐｏｓｉｔｉｏｎｉｎｇ  ｓｙｓｔｅｍ）対応デバイス、ナビゲーションデバイス、検針機器などの固定位置データユニット、または、データもしくはコンピュータ命令を記憶もしくは受信する任意の他のデバイス、またはそれらの任意の組合せであり得る。本開示の教示によるリモートユニットに加えて、本開示の実施形態は、メモリとオンチップ回路とを含む能動集積回路を含む任意のデバイスにおいて適切に用いられ得る。
【０１２５】
図１のデュアルモードトランジスタ１００、図３のＦＥＴ型構成の実施形態３１０〜３４０のうちの少なくとも１つ、図４のＢＪＴ型構成の実施形態４１０〜４４０のうちの少なくとも１つ、図５のインバータミキサの実施形態５１０、５２０のうちの少なくとも１つ、図６の差動ミキサ６００、図７のインバータドライバの実施形態７１０、７２０のうちの少なくとも１つ、図８Ａおよび図８ＢのＰＮＰデュアルモードトランジスタ８００ａ、８００ｂ、図９Ａおよび図９ＢのＮＰＮデュアルモードトランジスタ９００ａ、９００ｂ、図１１のＳＯＩ  ＰＮＰデュアルモードトランジスタ１１００、図１２のＳＯＩ  ＮＰＮデュアルモードトランジスタ１２００、図１４のデュアルモードトランジスタデバイス１４５０、図１４のデュアルモードトランジスタデバイス１４６０またはそれらの任意の組合せを含むデバイスは、例示的なプロセス１５００において説明したように、製造され、処理され、電子デバイス内に組み込まれ得る。図１〜図１５に関連して開示した実施形態の１つまたは複数の態様は、ライブラリファイル１５１２、ＧＤＳＩＩファイル１５２６、およびＧＥＲＢＥＲファイル１５５２内などに、様々な処理段階において含まれ得、同様に、研究用コンピュータ１５０６のメモリ１５１０、設計コンピュータ１５１４のメモリ１５１８、コンピュータ１５４６のメモリ１５５０、基板組立プロセス１５５４などの様々な段階において使用される１つまたは複数の他のコンピュータまたはプロセッサのメモリ（図示せず）において記憶され得、また、マスク１５３２、ダイ１５３６、パッケージ１５４０、ＰＣＡ１５５８、プロトタイプ回路もしくはデバイスなどの他の製品（図示せず）などの１つまたは複数の他の物理的な実施形態、またはそれらに任意の組合せに組み込まれ得る。物理的デバイス設計から最終製品への製造の様々な代表的な段階が示されているが、他の実施形態では、より少ない段階が使用され得、または、追加の段階が含まれ得る。同様に、プロセス１５００は、プロセス１５００の様々な段階を実施する単一のエンティティあるいは１つまたは複数のエンティティによって実施され得る。
【０１２６】
当業者は、さらに、本明細書で開示した実施形態に関連して説明した様々な例示的論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装され得ることを理解するであろう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップは、それらの機能の観点から一般的に上記で説明されている。そのような機能が、ハードウェアまたはプロセッサ実行可能命令のどちらとして実装されるのかは、システム全体に課される特定のアプリケーションおよび設計制約に依存する。当業者は、説明した機能を各々の特定のアプリケーションのために様々な方法で実装することができるが、そのような実装の決定は、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
【０１２７】
本明細書で開示した実施形態に関連して説明した方法またはアルゴリズムのステップは、ハードウェアにおいて直接、プロセッサによって実行されるソフトウェアモジュールにおいて、または、これら２つの組合せにおいて具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ，ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、フラッシュメモリ、読出し専用メモリ（ＲＯＭ，ｒｅａｄ‐ｏｎｌｙ  ｍｅｍｏｒｙ）、プログラマブル読出し専用メモリ（ＰＲＯＭ，ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ‐ｏｎｌｙ  ｍｅｍｏｒｙ）、消去可能プログラマブル読出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ，ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ‐ｏｎｌｙ  ｍｅｍｏｒｙ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読出し専用メモリ（ＣＤ‐ＲＯＭ，ｃｏｍｐａｃｔ  ｄｉｓｃ  ｒｅａｄ‐ｏｎｌｙ  ｍｅｍｏｒｙ）、または、当該技術分野において周知の任意の他の形態の非一時的記憶媒体内に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替形態において、記憶媒体は、プロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ，ａｐｐｌｉｃａｔｉｏｎ‐ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）内に存在し得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末内に存在し得る。代替形態において、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内の個別の構成要素として存在し得る。
【０１２８】
開示される実施形態の前述の説明は、当業者が開示される実施形態を製作または使用することを可能にするために提供される。これらの実施形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義される原理は、本開示の範囲から逸脱することなく他の実施形態に適用され得る。したがって、本開示は、本明細書に示す実施形態に限定するように意図されるものではなく、以下の特許請求の範囲によって定義される原理および新規な特徴と一致する可能な最も広い範囲を与えられるべきである。
【符号の説明】
【０１２９】
１００  デュアルモードトランジスタ
１０２  第１のゲート領域
１０４  第１の領域
１０６  第２の領域
１０８  第１のボディ領域
１１０  基板領域
１１２  第１の端子
１１４  第２の端子
１２２  第１のシャロートレンチアイソレーション（ＳＴＩ）領域
１２４  第２のＳＴＩ領域
１２６  第３のＳＴＩ領域
１２８  第４のＳＴＩ領域
３１０  第１の実施形態
３２０  第２の実施形態
３３０  第３の実施形態
３４０  第４の実施形態
４１０  第１の実施形態
４２０  第２の実施形態
４３０  第３の実施形態
４４０  第４の実施形態
５１０  インバータミキサの第１の実施形態
５１２  第１のデュアルモードトランジスタ
５１４  第２のデュアルモードトランジスタ
５１６  第１の入力信号
５１８  第２の入力信号
５１９  出力信号
５２０  インバータミキサの第２の実施形態
５２２  第１のデュアルモードトランジスタ
５２４  第２のデュアルモードトランジスタ
５２６  第１の入力信号
５２７  第２の入力信号
５２８  第３の入力信号
５２９  出力信号
６００  差動ミキサ
６０２  第１のデュアルモードトランジスタ
６０４  第２のデュアルモードトランジスタ
７１０  インバータドライバの第１の実施形態
７１２  第１のデュアルモードトランジスタ
７１４  第２のデュアルモードトランジスタ
７１６  第１の入力信号
７１９  出力信号
７２０  インバータドライバの第２の実施形態
７２２  第１のデュアルモードトランジスタ
７２４  第２のデュアルモードトランジスタ
７２６  第１の入力信号
７２７  第２の入力信号
７２８  第３の入力信号
７２９  出力信号
８００ａ  ＰＮＰデュアルモードトランジスタ
８０１ａ  ゲート
８０２ａ  ゲート
８０４ａ  第１のコレクタ領域
８０６ａ  エミッタ領域
８０７ａ  第１のＮ−ベース領域
８０８ａ  第２のＮ−ベース領域
８０９ａ  Ｎ−ベースウェル
８１０ａ  Ｐ−基板
８１２ａ  Ｎ＋＋ベース接点
８２２ａ  第１のＳＴＩ領域
８２６ａ  第２のＳＴＩ領域
８３２ａ  第２のコレクタ領域
８３６ａ  Ｎ＋＋ベース接点
８００ｂ  ＰＮＰデュアルモードトランジスタ
８０１ｂ  第１のゲート
８０２ｂ  第２のゲート
８０３ｂ  絶縁ゲート
８０４ｂ  第１のコレクタ領域
８０５ｂ  絶縁ゲート
８０６ｂ  エミッタ領域
８０７ｂ  第１のＮ−ベース領域
８０８ｂ  第２のＮ−ベース領域
８０９ｂ  Ｎ−ベースウェル
８１０ｂ  Ｐ−基板
８１１ｂ  第３のＮ−ベース領域
８１２ｂ  Ｎ＋＋ベース接点
８２２ｂ  第１のＳＴＩ領域
８２６ｂ  第２のＳＴＩ領域
８３２ｂ  第２のコレクタ領域
８３５ｂ  第４のＮ−ベース領域
８３６ｂ  Ｎ＋＋ベース接点
９００ａ  ＮＰＮデュアルモードトランジスタ
９０１ａ  第１のゲート
９０２ａ  第２のゲート
９０４ａ  第１のコレクタ領域
９０６ａ  エミッタ領域
９０７ａ  第１のＰ−ベース領域
９０８ａ  第２のＰ−ベース領域
９０９ａ  Ｐ−ベースウェル
９１０ａ  Ｐ−ベースウェル
９１１ａ  Ｎ−ベースウェル
９１２ａ  Ｐ＋＋ベース接点
９２２ａ  第１のＳＴＩ領域
９２６ａ  第２のＳＴＩ領域
９３２ａ  第２のコレクタ領域
９３６ａ  Ｐ＋＋ベース接点
９００ｂ  ＮＰＮデュアルモードトランジスタ
９０１ｂ  第１のゲート
９０２ｂ  第２のゲート
９０３ｂ  絶縁ゲート
９０４ｂ  第１のコレクタ領域
９０５ｂ  絶縁ゲート
９０６ｂ  エミッタ領域
９０７ｂ  第１のＰ−ベース領域
９０８ｂ  第２のＰ−ベース領域
９０９ｂ  Ｐ−ベースウェル
９１０ｂ  Ｐ−ベースウェル
９１１ｂ  第３のＮ−ベース領域
９１２ｂ  Ｐ＋＋ベース接点
９２２ｂ  第１のＳＴＩ領域
９２６ｂ  第２のＳＴＩ領域
９３２ｂ  第２のコレクタ領域
９３５ｂ  第４のＮ−ベース領域
９３６ｂ  Ｐ＋＋ベース接点
１１００  シリコンオンインシュレータ（ＳＯＩ）ＰＮＰデュアルモードトランジスタ
１１０９  Ｎウェルベース
１１１０  酸化物基板１
１１２２  ＳＴＩ
１１２６  ＳＴＩ
１２００  シリコンオンインシュレータ（ＳＯＩ）ＮＰＮデュアルモードトランジスタ
１２０９  Ｐウェルベース
１２１０  酸化物基板
１２２２  ＳＴＩ
１２２６  ＳＴＩ
１４００  ワイヤレスデバイス
１４０２  コントローラ
１４１０  プロセッサ
１４２２  システムオンチップデバイス
１４２６  ディスプレイコントローラ
１４２８  ディスプレイ
１４３０  入力デバイス
１４３２  メモリ
１４３４  コーダ／デコーダ（ＣＯＤＥＣ）
１４３６  スピーカ
１４３８  マイクロホン
１４４０  ワイヤレスコントローラ
１４４２  アンテナ
１４４４  電源
１４５０  デュアルモードトランジスタデバイス
１４５６  命令
１４６０  デュアルモードトランジスタデバイス
１４６２  命令
１４９０  無線周波数（ＲＦ）インターフェース
１５００  プロセス
１５０２  物理的デバイス情報
１５０４  ユーザインターフェース
１５０６  研究用コンピュータ
１５０８  プロセッサ
１５１０  メモリ
１５１２  ライブラリファイル
１５１４  設計コンピュータ
１５１６  プロセッサ
１５１８  メモリ
１５２０  電子設計自動化（ＥＤＡ）ツール
１５２２  回路設計情報
１５２６  ＧＤＳＩＩファイル
１５２８  製造プロセス
１５３０  マスク製造者
１５３２  マスク
１５３４  ウェハ
１５３６  ダイ
１５３８  パッケージングプロセス
１５４０  パッケージ
１５４２  ＰＣＢ設計情報
１５４４  ユーザインターフェース
１５４６  コンピュータ
１５４８  プロセッサ
１５５０  メモリ
１５５２  ＧＥＲＢＥＲファイル
１５５４  基板組立プロセス
１５５６  ＰＣＢ
１５５８  プリント回路アセンブリ（ＰＣＡ）
１５６０  製品製造プロセス
１５６２  第１の代表的な電子デバイス
１５６４  第２の代表的な電子デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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