(57)【要約】  外部のメモリコントローラによってメタデータビットとして使用される、メモリデバイスからの内部エラー訂正ビットを公開。第１のモードでは、メモリデバイスは、メモリデバイスにおいて内部エラー訂正のために内部エラー訂正ビットを適用する。第２のモードでは、メモリデバイスは、メモリコントローラがそのデータを使用することを可能にするために、内部エラー訂正ビットをメモリコントローラに公開する。
2017529599.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイス及びメモリコントローラをインターフェースするための方法であって、
メモリデバイスが第１のモードにあるかまたは第２のモードにあるかを判定することと、
前記第１のモードで、前記メモリデバイスの内部でのみ内部エラー訂正ビットを適用することと、
前記第２のモードで、外部のメモリコントローラによる使用のためにメタデータビットとして前記内部エラー訂正ビットを外部の前記メモリコントローラに公開することと、を含む、方法。
【請求項２】
メタデータビットとして前記内部エラー訂正ビットを前記外部のメモリコントローラに公開することが、前記メモリコントローラが非エラー訂正情報を前記メモリデバイスと交換するために、前記内部エラー訂正ビットを公開することを含む、請求項１に記載の方法。
【請求項３】
メタデータビットとして前記内部エラー訂正ビットを前記外部のメモリコントローラに公開することが、前記メモリデバイスが内部でエラーを訂正する代わりに前記メモリコントローラがエラーを訂正するために、前記内部エラー訂正ビットを公開することを含む、請求項１または２に記載の方法。
【請求項４】
前記メモリコントローラがエラーを訂正するために、前記内部エラー訂正ビットを公開することが、前記第２のモードで、
読み出し要求に応答して、前記メモリデバイスの内部で内部エラー訂正ビットを生成することと、
前記メモリコントローラが前記内部エラー訂正ビットに基づいてエラー訂正をデータビットに適用するために、前記内部エラー訂正ビットを前記メモリコントローラに送信することと、
をさらに含む、請求項３に記載の方法。
【請求項５】
前記メモリコントローラがエラーを訂正するために、前記内部エラー訂正ビットを公開することが、前記第２のモードで、
前記メモリコントローラによって計算されたエラー訂正ビットを書き込み要求と併せて受信することと、
前記メモリデバイスの内部に前記エラー訂正ビットを記憶することと、
をさらに含む、請求項３に記載の方法。
【請求項６】
前記メモリコントローラのために前記内部エラー訂正ビットを公開することが、信号線上で前記内部エラー訂正ビットを前記メモリコントローラと交換することを含み、該信号線は、それ以外は読み出し及び書き込みに対して非アクティブである、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
前記メモリコントローラのために前記内部エラー訂正ビットを公開することが、
前記メモリコントローラが利用可能なメタデータビットの数を増加させるために、複数の異なるメモリデバイスのうちの１つとして、内部エラー訂正ビットを前記メモリコントローラに公開すること
をさらに含む、請求項１〜６のいずれか１項に記載の方法。
【請求項８】
メモリサブシステム内でメモリコントローラとインターフェースするためのメモリデバイスであって、
データを記憶するための複数のメモリセルと、
内部エラー訂正ビットを記憶するための、前記複数のメモリセルとは別個のストレージを含む内部エラー訂正ハードウェアと、
前記メモリデバイスが第１のモードにあるかまたは第２のモードにあるかを判定するための論理と、を備え、
前記第１のモードでは、前記論理は、前記内部エラー訂正ハードウェアと内部でのみ前記内部エラー訂正ビットを適用し、前記第２のモードでは、前記論理は、前記メモリコントローラによる使用のためにメタデータビットとして、前記内部エラー訂正ビットを前記メモリコントローラに公開する、メモリデバイス。
【請求項９】
前記論理が、前記メモリコントローラが非エラー訂正情報を前記メモリデバイスと交換するために、メタデータビットとして前記内部エラー訂正ビットを前記メモリコントローラに公開する、請求項８に記載のメモリデバイス。
【請求項１０】
前記論理が、前記メモリデバイスが内部でエラーを訂正する代わりに前記メモリコントローラがエラーを訂正するために、メタデータビットとして前記内部エラー訂正ビットを外部の前記メモリコントローラに公開する、請求項８または９に記載のメモリデバイス。
【請求項１１】
前記論理が、読み出し要求に応答して前記内部エラー訂正ビットを生成するエラー訂正論理を含んで、前記メモリコントローラがエラーを訂正するために、前記内部エラー訂正ビットを公開し、前記論理が、前記メモリコントローラに、前記内部エラー訂正ビットに基づいてエラー訂正をデータビットに適用させるために、前記内部エラー訂正ビットを送信する、請求項１０に記載のメモリデバイス。
【請求項１２】
前記論理が、前記メモリコントローラがエラーを訂正するために、前記内部エラー訂正ビットを公開し、前記論理が、書き込み要求と併せて前記メモリコントローラによって計算されたエラー訂正ビットを書き込み要求と併せて受信して、前記複数のメモリセルとは別個の前記ストレージの内部に前記エラー訂正ビットを記憶することを含む、請求項１０に記載のメモリデバイス。
【請求項１３】
前記論理が、信号線上で前記内部エラー訂正ビットを前記メモリコントローラと交換し、該信号線は、それ以外は読み出し及び書き込みに対して非アクティブである、請求項８〜１２のいずれか１項に記載のメモリデバイス。
【請求項１４】
メモリサブシステムを有する電子デバイスであって、
メモリコントローラと、
前記メモリコントローラとインターフェースするためのメモリデバイスであって、
データを記憶するための複数のメモリセルと、
内部エラー訂正ビットを記憶するための、前記複数のメモリセルとは別個のストレージを含む内部エラー訂正ハードウェアと、
前記メモリデバイスが第１のモードにあるかまたは第２のモードにあるかを判定するための論理であって、前記第１のモードでは、前記論理は、前記内部エラー訂正ハードウェアと内部でのみ前記内部エラー訂正ビットを適用し、前記第２のモードでは、前記論理は、前記メモリコントローラによる使用のためにメタデータビットとして、前記内部エラー訂正ビットを前記メモリコントローラに公開する、論理と、
を含む、メモリデバイスと、
前記メモリデバイスからアクセスされたデータに基づいてディスプレイを生成するために結合されたタッチスクリーンディスプレイと、を備える、電子デバイス。
【請求項１５】
前記論理が、前記メモリコントローラが非エラー訂正情報を前記メモリデバイスと交換するために、メタデータビットとして前記内部エラー訂正ビットを前記メモリコントローラに公開する、請求項１４に記載の電子デバイス。
【請求項１６】
前記論理が、前記メモリデバイスが内部でエラーを訂正する代わりに前記メモリコントローラがエラーを訂正するために、メタデータビットとして前記内部エラー訂正ビットを外部の前記メモリコントローラに公開する、請求項１４または１５に記載の電子デバイス。
【請求項１７】
前記論理が、読み出し要求に応答して前記内部エラー訂正ビットを生成するエラー訂正論理を含んで、前記メモリコントローラがエラーを訂正するために、前記内部エラー訂正ビットを公開し、前記論理が、前記メモリコントローラに、前記内部エラー訂正ビットに基づいてエラー訂正をデータビットに適用させるために、前記内部エラー訂正ビットを送信する、請求項１６に記載の電子デバイス。
【請求項１８】
前記論理が、前記メモリコントローラがエラーを訂正するために、前記内部エラー訂正ビットを公開し、前記論理が、前記メモリコントローラによって計算されたエラー訂正ビットを書き込み要求と併せて受信して、前記複数のメモリセルとは別個の前記ストレージの内部に前記エラー訂正ビットを記憶することを含む、請求項１６に記載の電子デバイス。
【請求項１９】
前記論理が、信号線上で前記内部エラー訂正ビットを前記メモリコントローラと交換し、該信号線は、それ以外は読み出し及び書き込みに対して非アクティブである、請求項１４〜１８のいずれか１項に記載の電子デバイス。
【請求項２０】
前記メモリデバイスが、前記メモリコントローラとインターフェースするための複数のメモリデバイスのうちの１つであり、前記メモリコントローラが利用可能なメタデータビットの数を増加させるために、複数の異なるメモリデバイスからの内部エラー訂正ビットを交換するための論理を含むメモリコントローラをさらに含む、請求項１４〜１９のいずれか１項に記載の電子デバイス。
【請求項２１】
実行されると、請求項１〜７のいずれか１項に記載のメモリサブシステム内でインターフェースするための方法を実施するコンテンツが記憶されたコンピュータ可読記憶媒体を備える、製造物品。
【請求項２２】
請求項１〜７のいずれか１項に記載の方法を実行する動作を実施するための手段を備える、メモリサブシステム内でインターフェースするための装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、概して、メモリデバイスに関し、より具体的には、メタデータビットとしての内部エラー訂正ビットを公開するメモリに関する。著作権表示／許可
【０００２】
この特許文献の開示の部分は、著作権保護を受ける著作物を包含し得る。著作権の権利所有者は、誰かが特許商標庁の特許ファイルまたは記録内に表されるとおりに特許文書または特許開示を複製することに異議を唱えないが、それ以外はいかなるすべての著作権も留保する。著作権表示は、以下に記載されるようなデータ、および本明細書の添付の図面内のデータすべてに、ならびに以下に記載されるいずれのソフトウェアにも適用する。著作権（Ｃ）２０１４、Ｉｎｔｅｌ  Ｃｏｒｐｏｒａｔｉｏｎ、著作権所有。
【背景技術】
【０００３】
コンピューティングデバイスは、メモリデバイスを使用して、プロセッサがその動作を実行するように、データ及びコードを記憶する。メモリデバイスの大きさが減少し、密度が増加するにつれて、それらは、処理の最中に、収率問題と称されるより多くのエラーに見舞われる。したがって、メモリデバイスでは、最新の処理技術を用いても、ビット不良が増加する。ビット不良を軽減するために、最新のメモリは、ＥＣＣ（ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ  ｃｏｄｅ：エラー訂正コード）等の内部エラー訂正機構を提供する。メモリデバイスは、内部でＥＣＣデータを生成して、メモリデバイスの内部でＥＣＣデータを使用する。メモリデバイス内での内部エラー訂正は、メモリデバイスとメモリコントローラとの間のデータ交換において使用されるシステム全体のいずれのエラー訂正またはエラー軽減に加えてのものでもあり得る。メモリデバイス内でのＥＣＣの適用は、ＥＣＣを計算し、それを適用してデータビットを訂正するための追加論理を要することが理解されよう。メモリデバイスの内部でのＥＣＣの適用は、メモリデバイスの外部のメモリコントローラまたは他の部品とのデータ交換がなされるときに、ＥＣＣがリアルタイムで計算及び適用されることを要することも理解されよう。そのようなリアルタイムの要求は、データ交換に遅延を導入し得る。
【０００４】
以下の記載は、本発明の実施形態の実装の例として与えられる図解を有する図の考察を含む。図面は、制限としてではなく例として理解されるべきである。本明細書では、１つ以上の「実施形態」への言及は、本発明の少なくとも１つの実装に含まれる特定の特徴、構造、及び／または特性を記載するものとして理解されたい。したがって、本明細書に現れる「一実施形態では」または「代替の実施形態では」等の句は、本発明の様々な実施形態及び実装を記載するもので、すべてが同じ実施形態を必ずしも指すというわけではない。しかしながら、それらは、また、必ずしも互いに排他的というわけではない。
【図面の簡単な説明】
【０００５】
【図１】外部のメモリコントローラによる使用のための内部エラー訂正ビットを公開し得るメモリデバイスを有するシステムの或る実施形態のブロック図である。
【０００６】
【図２】外部のメモリコントローラによる使用のための内部エラー訂正ビットを公開し得るメモリデバイスを有するシステムの或る実施形態のブロック図である。
【０００７】
【図３】メモリコントローラが複数のメモリデバイスから内部エラー訂正ビットをまとめるシステムの或る実施形態のブロック図である。
【０００８】
【図４】メモリコントローラがメタデータ交換のためにメモリデバイスとインターフェースするシステム及びピン配列表の或る実施形態のブロック図である。
【０００９】
【図５】メモリコントローラとメモリデバイスとの間でインターフェースして、メタデータを交換するためのプロセスの或る実施形態の流れ図である。
【００１０】
【図６】メタデータビットとして公開された内部ビットが実装され得るコンピューティングシステムの或る実施形態のブロック図である。
【００１１】
【図７】メタデータビットとして公開された内部ビットが実装され得るモバイルデバイスの或る実施形態のブロック図である。
【発明を実施するための形態】
【００１２】
以下に記載される実施形態の一部または全部を描写し、かつ、本明細書に提示される発明の概念の他の考えられる実施形態または実装を考察し得る、図の説明を含むある特定の詳細及び実装の説明が後に続く。
【００１３】
本明細書に記載されるように、メモリデバイスは、外部のメモリコントローラによってメタデータビットとして使用される内部エラー訂正ビットを公開する。最新のメモリデバイス設計（ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ：ダイナミックランダムアクセスメモリ）設計等）は、収率問題を補償するために内部エラー訂正を使用する。一実施形態では、メモリデバイスは、メモリコントローラがエラー訂正を実施することを可能にするために、内部エラー訂正ビットを公開し得る。一実施形態では、メモリデバイスは、メモリコントローラがデータ信号のエラー訂正以外の目的のためにメタデータとしてビットを使用することを可能にするために、内部エラー訂正ビットを公開し得る。メモリコントローラが内部エラー訂正ビットを用いてエラー訂正を実施する一実施形態では、メモリデバイスは、トランザクションにつき１２８ビットを読み出し／書き込み、エラー訂正のために８ビットを交換し得る。したがって、メモリサブシステムは、１３６／１２８のハミングコード（１２８データビットにつき８専用ビット）を使用して、単一エラー訂正（ＳＥＣ：ｓｉｎｇｌｅ  ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ）を提供し得る。一実施形態では、メモリサブシステムは、エラー訂正のために使用するための追加のメタデータビットを提供し得、それは、ＳＥＣＤＥＤ（ｓｉｎｇｌｅ  ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ，ｄｕａｌ  ｅｒｒｏｒ  ｄｅｔｅｃｔｉｏｎ：単一エラー訂正、二重エラー検出）を実施するために必要とされる９ビットを提供し得る。
【００１４】
一実施形態では、メモリデバイスは、２つのモードがあるように構成される。第１のモードでは、メモリデバイスは、メモリデバイスにおける内部エラー訂正のために内部エラー訂正ビットを適用する。そのようなモードは、メモリデバイスが従来動作する仕方と一致するものとされる。第２のモードでは、メモリデバイスは、メモリコントローラがデータを使用することを可能にするために、内部エラー訂正ビットをメモリコントローラに公開する。したがって、第２のモードでは、メモリコントローラが、内部エラー訂正ビットによって表されたメタデータの消費者であることが理解されよう。メモリデバイス及びメモリコントローラは、いくつかの異なる技法のうちのいずれかを介して、メタデータを交換し得る。一実施形態では、メモリデバイス及びメモリコントローラは、データ交換の際に余分のバーストを介してメタデータを交換する。そのような手法は、システム帯域幅を減少させることになり、すべての実装にとって最高の手法ではない場合がある。一実施形態では、メモリデバイス及びメモリコントローラは、メモリパッケージに加えられた余分のピンまたはコネクタを介して、メタデータを交換する。そのような手法が、パッケージ化及び他の製造コストを増加させ、かつ、システムボード上でルーティング要求を増加させることが理解されよう。一実施形態では、メモリデバイス及びメモリコントローラは、再利用される既存のピンまたはコネクタ上でメタデータを交換する。例えば、システムは、読み出しまたは書き込み動作の最中に使用中でない信号線上で、データを送信し得る。別の例として、システムは、メタデータを使用することを選んで特定の機能を取り除き、ひいては読み出しまたは書き込み動作の最中に使用され得るピンを再利用するように構成され得る。
【００１５】
一実施形態では、メモリサブシステムは、メモリデバイスからの内部ビットを用いてメモリコントローラにおいてエラー訂正を実施する。そのような実装は、メモリデバイスの内部へのエラー訂正ビットの従来の使用に優るある特定の利点を示す。例えば、メモリコントローラにおけるエラー訂正は、メモリデバイスまたはＤＲＡＭ自体内でＥＣＣ論理を有する必要性を取り除き得る。そのような実装は、また、メモリコントローラがメモリデバイスの代わりにエラー訂正算出を実施することを可能にする。メモリコントローラは、書き込みのためにデータを列に並べる前に、より遅い速度でエラー訂正ビット算出を実施し得、それは、書き込みの際にメモリデバイスのためにタイミング要求を減少させる。同様に、読み出しの際に、メモリデバイスは、単に、メモリコントローラが計算し得るエラー訂正ビットにアクセスして、それらを送信して、典型的にメモリデバイス上で見出されるよりも速いトランジスタを使用してデータへのエラー訂正を実施し得るが、それは、このようでなければデータを送信する前に動作を実施する必要があるとされるものである。
【００１６】
言及は、相違するインターフェースのメモリデバイスに対して本明細書に行われる。インターフェースの種類が、メモリデバイスによって駆動され得るデータ信号線の数を指すことが理解されよう。ｘ１６メモリデバイスは、１６ビット長データＩ／Ｏ（ｉｎｐｕｔ／ｏｕｔｐｕｔ：入力／出力）インターフェースを有するデバイスを指す。同様に、メモリデバイスは、ｘ３２インターフェースまたはｘ６４インターフェース（それぞれ、３２ビットまたは６４ビット長データＩ／Ｏインターフェースのどちらかを有するデバイスを指す）を有し得る。他の通常のメモリデバイス構成は、ｘ８及びｘ４デバイスを含む。
【００１７】
メモリデバイスへの言及は、異なるメモリの種類に適用し得る。メモリデバイスは、概して、揮発性メモリ技術を指す。揮発性メモリは、電源がデバイスに遮断されるならば、その状態（ひいては、その上に記憶されたデータ）が不定であるメモリである。たとえ電源が遮断される（長期間を通して劣化にさらされる）としても、不揮発性メモリまたはストレージはその状態を保持する。ダイナミック揮発性メモリは、状態を維持するためにデバイス内に記憶されたデータを復元することを要求する。ダイナミック揮発性メモリの一例としては、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、または同期ＤＲＡＭ（ＳＤＲＡＭ）等の何らかの変形が挙げられる。本明細書に記載されるようなメモリサブシステムは、ＤＤＲ３（２００７年６月２７日にＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ：電子機器技術評議会）によって元々リリースされ、現在リリース２１である、二重データ速度（ｄｕａｌ  ｄａｔａ  ｒａｔｅ）バージョン３）、ＤＤＲ４（ＤＤＲバージョン４、ＪＥＤＥＣによって２０１２年９月に公表された初期の仕様）、ＬＰＤＤＲ３（ＪＥＤＥＣによる２０１３年８月の低電力ＤＤＲバージョン３、ＪＥＳＤ２０９−３Ｂ）、ＬＰＤＤＲ４（２０１４年８月に元々ＪＥＤＥＣによって公表されたＬＰＤＤＲ（ＬＯＷ  ＰＯＷＥＲ  ＤＯＵＢＬＥ  ＤＡＴＡ  ＲＡＴＥ（低電力二重データ速度）バージョン４（ＪＥＳＤ２０９−４））、ＷＩＯ２（２０１４年８月に元々ＪＥＤＥＣによって公表されたワイドＩ／Ｏ２（ワイドＩＯ２）、ＪＥＳＤ２２９−２）、ＨＢＭ  ＤＲＡＭ（２０１３年１０月に元々ＪＥＤＥＣによって公表されたＨＩＧＨ  ＢＡＮＤＷＩＤＴＨ  ＭＥＭＯＲＹ（高帯域メモリ）（ＪＥＳＤ２３５））、及び／またはその他、ならびにそのような仕様の派生物もしくは拡張に基づく技術等のいくつかのメモリ技術と互換性を有し得る。
【００１８】
図１は、外部のメモリコントローラによる使用のための内部エラー訂正ビットを公開し得るメモリデバイスを有するシステムの或る実施形態のブロック図である。システム１００は、コンピューティングデバイス内にメモリサブシステムの要素を含む。ホスト１１０は、オペレーティングシステム（ＯＳ）及びアプリケーションを実行するホストコンピューティングプラットフォームを表す。ＯＳ及びアプリケーションは、メモリアクセスをもたらす動作を実行する。ホスト１１０は、単一もしくはマルチコアプロセッサであり得るプロセッサまたは処理ユニットを含む。システム１００は、ＳＯＣとして実装され得るか、スタンドアローン部品を用いて実装され得る。
【００１９】
メモリコントローラ１１２は、（複数の）プロセッサによる動作の実行に応答してメモリアクセスコマンドを生成する制御論理を表す。一実施形態では、システム１００は複数のメモリコントローラを含む。一実施形態では、システム１００は、１チャネルにつき１つ以上のメモリコントローラを含み、チャネルは、結合して、いくつかのメモリデバイスにアクセスする。各チャネルは、メモリへの独立したアクセス経路であり、したがって、複数の異なるメモリアクセスは、異なるチャネル上で並列に起こり得る。一実施形態では、メモリコントローラ１１２は、ホストプロセッサと同じダイまたはパッケージ空間上で実装された論理等のホスト１１０の一部である。
【００２０】
メモリデバイス１２０は、システム１００のためのメモリリソースを表す。メモリデバイス１２０は各々、複数のメモリアレイ１２２を含む。メモリアレイ１２２は、メモリデバイス１２０がデータビットを記憶する論理を表す。メモリデバイス１２０は各々、モード論理１２６を含む。モード論理１２６は、構成設定を記憶するメモリデバイス内のモードレジスタまたは他の機構を指し得る。一実施形態では、特定のメモリデバイスのための実装は、モード論理１２６内で設定される。モード論理１２６における設定に基づいて、メモリデバイス１２０は、エラー訂正に関して２つの異なるモードのうちの１つで動作するように構成され得る。第１のモードでは、メモリデバイス１２０は、ローカルに記憶されたエラー訂正ビットに基づいて内部でエラー訂正を適用する。内部でエラー訂正を適用することは、メモリデバイス１２０が、復元タイミング、ＶＲＴ（変動保有時間）、または他のスケーリング問題等のスケーリング問題に対処することを可能にし得る。第２のモードでは、メモリデバイス１２０は、エラー訂正ビットをメモリコントローラ１１２に公開する。エラー訂正ビットを公開することは、メモリコントローラ１１２が内部エラー訂正ビットを書き込むことを可能にすること、及び内部エラー訂正ビットをメモリコントローラ１１２に送信することを指し得る。
【００２１】
一実施形態では、メモリデバイス１２０は、エラー訂正を実装するための論理及びメモリを表すＥＣＣ１２４を含む。したがって、ＥＣＣ１２４は、内部エラー訂正ビットを生成及び使用するためのメモリデバイス１２０の能力を表す。本明細書に記載されるように、メモリデバイス１２０は、メモリコントローラ１１２とメモリデバイス１２０との間で共有されたデータインターフェースと並列であるインターフェースを介して等、ＥＣＣ１２４をメモリコントローラ１１２に公開する。ＥＣＣ１２４が、メモリコントローラ１１２によるメモリアクセスのための読み出し及び書き込み待ち時間を導入し得ることが理解されよう。メモリデバイス１２０がＥＣＣ１２４を介してのみ内部でエラー訂正を適用するとき、エラー訂正論理は、オンザフライで計算及び訂正することによって、及び／またはエラー訂正データを投機的に使用することによって、読み出し待ち時間を導入し得る。
【００２２】
一実施形態では、ＥＣＣ１２４のエラー訂正論理は、メモリコントローラ１１２がエラー訂正ビットを計算及び使用するモードの間に、アイドル状態であり得る。一実施形態では、そのようなモードは、メモリデバイス１２０が利用可能な唯一のモードであり、メモリデバイスは、そうでなければＥＣＣの計算及び／またはエラー訂正の実施のために使用されることになる内部エラー訂正論理を抜きにして設計および製造され得る。したがって、一実施形態では、ＥＣＣ１２４は、内部エラー訂正ビットのために使用されるストレージ、およびメモリコントローラ１１２とそのようなビットを交換するために必要な論理のみを表し、そうでなければ内部でビットを使用するための論理はない。
【００２３】
一実施形態では、メモリデバイス１２０は、内部でのみＥＣＣ１２４を使用する第１のモードと、ＥＣＣ１２４をメモリコントローラ１１２に公開する第２のモードとを含む２つのモードがある動作を含む。第１のモードでは、書き込みの最中に、メモリデバイス１２０は、データ（例えば、１２８ビット）を受信及び蓄積し、ＥＣＣ１２４を介して、受信されたビット上でＥＣＣコードを生成し、データと余分のビット（例えば、８ビット）との両方を書き込み得る。第２のモードでは、書き込みの最中に、メモリコントローラ１１２は、内部でメタデータを生成して、それをデータと共にメモリデバイス１２０に送信する。メタデータがＥＣＣデータであるならば、コントローラは、スケジューリングの作動可能なものとしてデータをマークする前に、ＥＣＣをオフラインで計算し得る。書き込みデータは、待ち時間に敏感ではないので、そのような動作は、性能損失を招かない。第１のモードでは、読み出しの最中に、メモリデバイス１２０は、データ（例えば、１２８ビット）を先取りし、先取りされたデータのためにＥＣＣを生成し、生成されたＥＣＣを記憶されたＥＣＣと比較して、そのデータをメモリコントローラ１１２に送信する前にＥＣＣ１２４を用いて単一エラーを訂正する。第２のモードでは、読み出しの最中に、メモリデバイス１２０は、ＥＣＣ１２４を介してＥＣＣデータにアクセスし、それをメタデータとしてメモリコントローラ１１２に送信する。メモリコントローラ１１２は、内部でメタデータを使用する。メタデータがＥＣＣデータであるならば、コントローラは、内部でＥＣＣを計算し、それを受信されたＥＣＣと比較し、それに応じてデータを訂正する。メタデータが非エラー訂正データであるならば、メモリコントローラ１１２は他の目的のためにデータを使用する。
【００２４】
一実施形態では、メモリデバイス１２０のＥＣＣ１２４からの内部エラー訂正ビットは、読み出し−修正−書き込み（ＲＭＷ）または部分書き込み動作における使用を提供し得る。一実施形態では、メモリデバイス１２０は、内部でＲＭＷ算出動作を実施する必要はないが、ＲＭＷ算出動作は、データをメモリデバイス１２０に移送する前に、メモリコントローラ１１２内で起こり得る。第１のモードでは、メモリデバイス１２０は、データを先取りし、それを部分的な書き込みデータと併合するものとされる。メモリデバイス１２０は、その後、ＥＣＣ１２４を介してＥＣＣを計算し、データ及びＥＣＣを（複数の）メモリアレイ１２２に書き込むものとされる。第２のモードでは、メモリコントローラ１１２は、データを併合して、それのためにＥＣＣを計算し得る。代わりに、メモリコントローラ１１２は、ＥＣＣを無効にして、「非有効な」値を用いてそれを書き込み得る。
【００２５】
複数のメモリデバイス１２０が同じメモリコントローラ１１２に接続され得ることが理解されよう。システム１００は、ホスト１１０に接続された複数のメモリコントローラ１１２（特に図示せず）を含み得る。一実施形態では、メモリコントローラ１１２とメモリデバイス１２０との間で交換されたメタデータは、ＥＣＣのために使用される。そのような実装では、メモリコントローラ１１２は、ＥＣＣ論理を含み、各メモリデバイス１２０内でＥＣＣ論理の複数の実例を有する代わりに、メモリアクセスのために１チャネルにつき１回、論理を動作し得る。
【００２６】
図２は、外部のメモリコントローラによるエラー訂正のために内部エラー訂正ビットを公開するメモリデバイスを有するシステムの或る実施形態のブロック図である。システム２００は、図１のシステム１００の一例であり得る。具体的には、システム２００は、メモリデバイス２２０にエラー訂正動作を実施させる代わりに、メモリコントローラ２１０にそれらの動作を実施させるように構成される。メモリコントローラ２１０は、メモリデバイス２２０へのメモリアクセスを制御する論理を表す。一実施形態では、メモリコントローラ２１０は、ＥＣＣ読み出し論理２１２及びＥＣＣ書き込み論理２１４を含む。
【００２７】
メモリデバイス２２０は、メモリデバイス２２０内の記憶空間を表すデータストレージ２２２を含み、そこで、該メモリデバイスは、メモリコントローラ２１０から受信されたデータを書き込み、記憶されたデータにアクセスして、メモリコントローラ２１０に送信する。一実施形態では、メモリデバイス２１０は、記憶空間を表すＥＣＣストレージ２２４を含み、そこで、メモリデバイス２２０は、ＥＣＣまたは他のエラー訂正データを記憶する。ＥＣＣストレージ２２４は、メモリデバイス２２０が内部エラー訂正ビットを記憶する位置を表すと言われ得る。一実施形態では、ＥＣＣストレージ２２４は、特に指定された範囲のアドレス等のデータストレージ２２２の一部である。ＥＣＣストレージ２２４がデータストレージ２２２の一部である一実施形態では、システムは、ＥＣＣデータを記憶するためにページサイズを増加させ得る。例えば、システムは、１０２４バイトから１０８８バイトまでページサイズを増加させ得る。一実施形態では、メモリデバイス２２０は、ＥＣＣストレージ２２４のためのレジスタまたは何らかの他の別個の記憶場所を含む。
【００２８】
一実施形態では、メモリデバイス２２０はＥＣＣ論理２２６を含む。ＥＣＣ論理２２６は、メモリデバイスがエラー訂正を計算するために使用する論理を表す。ＥＣＣ論理２２６は、メモリデバイス２２０の内部からメモリコントローラ２１０の外部までエラー訂正のアプリケーションを制御するために、メモリデバイス内で論理を表し得る。一実施形態では、メモリデバイス２２０は、少なくともＥＣＣ算出または他の動作を実施するための論理まで、ＥＣＣ論理２２６を含まない。メモリデバイス２２０は、エラー訂正メタデータを交換するためのメモリコントローラ２１０とのインターフェースを含み、それは、そのインターフェースを制御するためのコネクタ及び論理を含み得る。
【００２９】
読み出しメモリアクセス動作のために、ＥＣＣ読み出し論理２１２は、メモリコントローラ２１０がＥＣＣストレージ２２４から内部エラー訂正ビットを受信して、エラー訂正を計算し、データストレージ２２２から取り出されたデータ内でエラーを訂正することを可能にする。したがって、メモリコントローラ２１０は、メモリデバイスにエラー訂正を実施させる代わりに、メモリデバイス２２０に記憶されたエラー訂正データ（内部エラー訂正ビット）を用いてエラーを訂正し得る。そのような動作は、読み出し待ち時間を改善し得る。
【００３０】
書き込みメモリアクセス動作のために、ＥＣＣ書き込み論理２１４は、メモリコントローラ２１０がメモリコントローラにおいてエラー訂正データを計算し、データと共に記憶のためにエラー訂正データをメモリデバイス２２０に送信することを可能にする。そのような動作は、書き込み待ち時間を改善し得る。「内部エラー訂正ビット」が、メモリコントローラ２１０によって計算されたエラー訂正データを指し得、なぜなら、それが、内部エラー訂正のために従来使用されたエラー訂正メカニズムと共にメモリデバイス２２０内に記憶されることになるからであることが理解されよう。ＥＣＣ書き込み論理２１４によって計算されたエラー訂正メタデータのために、メモリデバイス２２０は、ＥＣＣストレージ２２４内にエラー訂正データを記憶し、書き込み動作と関連付けられた同じメモリ位置への読み出しアクセスのためにそれを取り出す。部分書き込みまたはＲＭＷのために、ＥＣＣ書き込み論理２１４は、メモリコントローラ２１０が、データストレージ２２２からデータを読み出し、データを修正し、エラー訂正を算出し、適切なエラー訂正を用いてデータを書き戻すことを可能にする。
【００３１】
図３は、メモリコントローラが複数のメモリデバイスから内部エラー訂正ビットをまとめるシステムの或る実施形態のブロック図である。システム３００は、図１のシステム１００または図２のシステム２００に従う、システムの一例であり得る。システム３００は、メモリデバイス３２０のためのメモリアクセス動作を制御するメモリコントローラ３１０を含む。一実施形態では、メモリデバイス３２０はメモリの列を表す。メモリの列が、メモリアクセス動作の際に選択されて一緒にアクセスされる、並列に一緒にまとめられた複数のデバイスを指すことが理解されよう。
【００３２】
各メモリデバイス３２０は、内部エラー訂正ビット３２２を含む。各メモリデバイス３２０は、本明細書に記載される任意の実施形態に従って、内部ビット３２２をメモリコントローラ３１０に公開し得る。一実施形態では、システム３００は、複数のメモリデバイス３２０のすべての内部ビット３２２を一緒にまとめる。したがって、システム３００は、データのより多くのビットがメタデータとして交換されることを可能にする。ＥＣＣのためにメタデータを使用する場合、複数のメモリデバイス３２０から内部ビット３２２を使用することは、より強いエラー訂正を提供し得る。メモリコントローラ３１０は、複数のメモリデバイス３２０から内部ビット３２２を組み合わせるためのメタデータ論理３１２を含む。メタデータ論理３１２は、メモリコントローラ３１０内で論理（ハードウェア及び／またはソフトウェア）を表し、それは、メモリコントローラ３１０が、メモリデバイス３２０とのメタデータとしての内部ビット３２２の送信及び受信を可能にする。一実施形態では、メタデータ論理３１２は、利用可能なメタデータのビット数を増加させるために、複数のメモリデバイス３２０から内部ビットを組み合わせる。
【００３３】
メモリデバイス３２０が内部エラー訂正を実施する従来の実装では、メモリデバイス３２０がデータを先取りして、高いクロック速度でエラー訂正動作を実施する必要があるとされることが理解されよう。高いクロック速度は、メモリデバイスが、読み出しの際にデータをメモリコントローラ３１０に送信するか、書き込みの際にデータを記憶するための時間内に動作を実施することを可能にするのに十分である必要がある。一実施形態では、メモリデバイス３２０は、内部ビット３２２をメモリコントローラ３１０に公開する場合、より遅いクロックでデータを先取りし得る。追加として、メモリコントローラ３１０のメタデータ論理３１２は、より遅いクロックで、メタデータに動作し得る。
【００３４】
一例で、読み出し／書き込みデータが６４ビットである一方で、メモリデバイス３２０が１２８ビットのデータの内部先取りを実施することを仮定する。２つのメモリデバイス３２０（２つの異なるキャッシュライン）からデータを組み合わせることによって、メモリコントローラ３１０は、１２８ビットのデータの全帯域幅を交換し得る。一実施形態では、メタデータ論理３１２は、内部ビット３２２に基づいてＥＣＣを計算して、両方のキャッシュラインのために一緒にＥＣＣを計算し得る。ｘ８デバイスについて、メモリコントローラ３１０は、２つのメモリデバイス３２０の各々に、４ビットのメタデータを交換し得る。
【００３５】
一実施形態では、メタデータ論理３１２は、ＥＣＣのために使用されることになる余分のデータバーストにおいてメタデータを移送する。そのような実装では、メモリデバイス３２０は、第１のバーストに関する読み出しメタデータを移送し得、メタデータ論理３１２は、最後のバーストに関する書き込みメタデータを移送し得る。第１のバーストに関する読み出しメタデータ、及び最後のバーストに関する書き込みメタデータを送信することによって、メタデータ論理３１２は、書き込みの最中にＥＣＣのために計算を緩和し、読み出しの最中に早期発見を実施し得る。
【００３６】
図４は、メモリコントローラがメタデータ交換のためにメモリデバイスとインターフェースするシステム及びピン配列表の或る実施形態のブロック図である。システム４００は、図１のシステム１００、図２のシステム２００、及び／または図３のシステム３００に従う、システムの一例であり得る。メモリコントローラ４１０は、本明細書に記載される任意の実施形態に従うメモリコントローラである。メモリデバイス４３０は、本明細書に記載される任意の実施形態に従うメモリデバイスである。
【００３７】
メモリデバイス４３０は、メモリデバイス４３０内で内部エラー訂正機構の使用を記憶及び管理するためのストレージおよび／または論理を表す内部ビット４３２を含む。一実施形態では、メモリデバイス４３０は、内部ビット４３２をメモリコントローラ４１０に公開して、メモリコントローラがメタデータとして内部ビットを使用することを可能にする。メモリコントローラ４１０は、メモリコントローラ４１０が内部ビット４３２をメモリデバイス４３０と交換することを可能にするためのハードウェア及び／またはソフトウェアを表すメタデータ論理４１２を含む。
【００３８】
メモリコントローラ４１０は、メモリデバイス４３０におけるＩ／Ｏインターフェースと対応する１つ以上のハードウェアＩ／Ｏインターフェース部品を含む。例えば、メモリコントローラは、メモリデバイス４３０におけるＣ／Ａインターフェース４４２と対応したＣ／Ａ（ＣＡとしてラベル付けされる）インターフェース４２２を含む。インターフェース要素４２２及び４４２は、コマンド／アドレスバスを表し、それを通して、メモリコントローラ４１０は、メモリアクセスコマンドを含むコマンドをメモリデバイス４３０に送信する。メモリコントローラ４１０は、メモリデバイス４３０におけるＤＱインターフェース４４４と対応するＤＱインターフェース４２４を含む。ＤＱインターフェース４２４及び４４４は、データバスを表し、それを通して、メモリコントローラ及びメモリデバイスはデータを交換する。一実施形態では、メモリコントローラ４１０は、メモリデバイス４３０におけるＤＭインターフェース４４６と対応するＤＭインターフェース４２６を含む。ＤＭインターフェース４２６及び４４６は、直接的なメモリインターフェースを表す。インターフェース（４２２〜４４２、４２４〜４４４、及び４２６〜４４６）の各々は、別個のＩ／Ｏインターフェースであると考えられ得るか、デバイス間の単一のインターフェースの一部であると考えられ得る。
【００３９】
一実施形態では、メモリコントローラ４１０及びメモリデバイス４３０は、以下の通りにデータを移送する。メモリコントローラ４１０は、ＣＡインターフェース４２２、４４２を通してメモリデバイス４３０にメモリアクセスコマンドを送信する。メモリデバイス４３０はコマンドを受信及びデコードする。書き込みのために、メモリコントローラ４１０は、また、ＤＱインターフェース４２４、４４４を通して、書き込まれることになるデータを送信する。一実施形態では、メモリコントローラ４１０は、また、書き込みデータと共に、ＤＭインターフェース４２６、４４６を通して、メタデータ論理４１２を介してメタデータを計算及び送信する。メモリデバイス４３０は、書き込みデータ及び書き込みメタデータを受信し、データの両方の集合を、ＤＱデータをメモリアレイ（複数可）内に、及び書き込みメタデータを内部ビット４３２として記憶する。一実施形態では、内部ビット４３２は、ＤＱデータと一緒に主メモリアレイ（複数可）の一部として記憶され得る。一実施形態では、内部ビット４３２は、別個のビット（複数可）として実装され得る。読み出しのために、メモリデバイス４３０は、コマンド及びアドレスを受信およびデコードする。メモリデバイスは、メモリアレイ（複数可）からデータを先取りして、ＤＱインターフェース４４４、４２４を通してデータを送信する。メモリデバイス４３０は、また、内部ビット４３２にアクセスして、ＤＭインターフェース４４６、４２６を通して読み出しメタデータとしてビットを送信する。
【００４０】
他のピンがメタデータを移送するために使用され得ることが理解されよう。例えば、ＤＱインターフェース４２４、４４４は、メタデータを移送するための１つ以上の追加のピン及び信号線を含み得る。別の実施形態では、メモリデバイス４３０が内部ビット４３２を公開して、メモリコントローラ４１０が内部ビット４３２にアクセスするために使用され得る、１つ以上の他のピンが、メモリコントローラ４１０とメモリデバイス４３０との間のインターフェース内に存在し得る。メタデータを移送するために選択されたインターフェースは、ピンまたは信号線であり得、該ピンまたは信号線は、それ以外は読み出し及び書き込みに対して非アクティブである。ピンまたは信号線は、代わりに、読み出しまたは書き込みの最中に異なる目的にかない、再利用され得る。
【００４１】
一実施形態では、メモリコントローラ４１０及びメモリデバイス４３０は、追加としてまたは代わりに、メタデータを交換するためにＤＢＩインターフェース（図示せず）を使用し得る。データ交換が、特定の読み出し／書き込みトランザクションまたは動作のすべての部分である移送期間のバーストを通して起こることが理解されよう。メタデータは、いくつかの異なる選択肢のいずれかとのバーストにおいて同様に送信され得る。表４５０は、メモリデバイス４３０の異なる構成に関する移送選択肢を図解する。表４５０が、制限的であるというよりはむしろ例示的であることが理解されよう。表４５０は、特に、１２８ビットのデータ及び８ビットのメタデータを移送するためのいくつかの構成を図解する。例えば、ＢＬ（ｂｕｒｓｔ  ｌｅｎｇｔｈ）８のバースト長を有するｘ１６インターフェース幅を有する構成、ＢＬ４のバースト長を有するｘ３２インターフェース幅を有する構成、及びＢＬ２のバースト長を有するｘ６４インターフェース幅を有する構成である。
【００４２】
一実施形態では、ｘ１６構成に関して、システム４００は、単一のピンまたはコネクタＤＭ［ｘ］を通してメタデータビット０〜７を移送し得る。そのような構成では、他のピンＤＭ［ｙ，ｚ，ｗ］は使用されない。ｘ１６構成では、システム４００は、また、合計８つのＤＭピンの任意の２つの組み合わせを通して、メタデータビットを移送し得る。例えば、システム４００は、ＤＭ［ｘ］を通してメタデータビット０〜３、ＤＭ［ｙ］を通してメタデータビット４〜７を移送し得る。そのような例では、たとえシステムがそれらのバーストを通してデータを移送しているとしても、ピンが最後の４つのバーストを通してメタデータを移送しないであろうことが理解されよう。別の例として、システム４００は、ＤＭ［ｘ］を通してメタデータビット０及び１、ＤＭ［ｙ］を通してメタデータビット２及び３、ＤＭ［ｚ］を通してメタデータビット４及び５、ならびにＤＭ［ｗ］を通してメタデータビット６及び７を移送し得る。８つのＤＭのピンに関して、８つのピンの各々が単一のバーストの最中に単一のビットを送信するために使用され得ることが理解されよう。そのような例では、単一のバーストは、第１のまたは最後のバーストのどちらかであり得る。
【００４３】
ｘ３２構成では、システム４００は、類似の選択肢に従って８メタデータビットを移送し得る。一例では、システム４００は、ＤＭ［ｘ］を通してメタデータビット０〜３、及びＤＭ［ｙ］を通してメタデータビット４〜７を移送し得る。そのような例では、ピンが、最後の２つのバーストを通してメタデータを移送しないであろうことが理解されよう。別の例として、システム４００は、ＤＭ［ｘ］を通してメタデータビット０及び１、ＤＭ［ｙ］を通してメタデータビット２及び３、ＤＭ［ｚ］を通してメタデータビット４及び５、ならびにＤＭ［ｗ］を通してメタデータビット６及び７を移送し得、各ピンは、最後の２つのバーストに関してアイドル状態である。ｘ３２構成では、システム４００は、また、８つの移送信号線またはピンを用いて単一のバーストにおいてすべてのメタデータビットを移送し得る。同様に、ｘ６４構成では、システム４００は、ＤＭ［ｘ］を通してメタデータビット０及び１、ＤＭ［ｙ］を通してメタデータビット２及び３、ＤＭ［ｚ］を通してメタデータビット４及び５、ならびにＤＭ［ｗ］を通してメタデータビット６及び７を移送し得る。ｘ６４２構成では、システム４００は、また、８つの移送信号線またはピンを用いて単一のバーストにおいてすべてのメタデータビットを移送し得る。
【００４４】
図５は、メモリコントローラとメモリデバイスとの間でインターフェースして、異なる帯域幅のバスに関するデータを交換するためのプロセスの或る実施形態の流れ図である。プロセス５００は、メモリデバイスが内部エラー訂正ビットをメモリコントローラに公開し、及び／またはメモリコントローラがメモリデバイスの内部エラー訂正ビットにアクセスするプロセスにおける動作を表す。一実施形態では、メモリデバイスは２つのモードがあり得、システムは、メモリデバイスが第１のモードにあるかまたは第２のモードにあるかを判定する（５０２）。一実施形態では、メモリデバイスは、内部エラー訂正ビットを常に公開する単一モードを有するように設計または構成される。
【００４５】
メモリデバイスが第１のモードにあるならば（５０４の「第１」の分岐）、メモリデバイスは、内部エラー訂正ビットを生成し（５０６）、内部で内部エラー訂正ビットを使用する（５０８）。したがって、メモリデバイスは、内部エラー訂正ビットを外部のメモリコントローラに公開しない。メモリデバイスが第２のモードにあるならば（５０４の「第２」の分岐）、メモリデバイスは、メモリコントローラによる使用のために内部エラー訂正ビットを公開する（５１０）。
【００４６】
メモリコントローラは、ホストによって動作に関係付けられたメモリアクセスコマンドを生成及び送信する（５１２）。メモリデバイスは、メモリアクセスコマンドを受信及びデコードする（５１４）。コマンドが読み出しであるならば（５１６の「読み出し」分岐）、メモリデバイスは、内部エラー訂正ビットを読み出し、コマンドによって指示されたデータを取り出す（５１８）。メモリデバイスは、データと共にメモリコントローラに、内部エラー訂正ビットをメタデータとして送信する（５２０）。上に考察されたように、メモリデバイスがメタデータビットをメモリコントローラに移送し得る複数の異なる仕方がある。メモリコントローラは、メモリデバイスが内部エラー訂正のためにビットを使用するとされるより低い時間制約下で、メタデータを使用する（５２２）。
【００４７】
コマンドが書き込みであるならば（５１６の「書き込み」分岐）、メモリコントローラは、メタデータビットを生成して、メタデータを、データと共にメモリデバイスに送信する（５２４）。今回も、メモリコントローラがメタデータをメモリデバイスに移送し得る複数の異なる仕方がある。メモリデバイスは、データを書き込み、メモリコントローラから受信されたメタデータを記憶及び／またはデコードする（５２６）。読み出しまたは書き込みの場合のどちらかでは、メタデータは、メモリデバイスの代わりにメモリコントローラにおいてエラー訂正の目的のために使用され得、及び／または非エラー訂正の目的のために使用され得る。
【００４８】
プロセス５００は、メモリコントローラ及びメモリデバイスに関して記載される。上に考察されたように、一実施形態では、メモリデバイスは、メモリコントローラに結合された複数のメモリデバイスのうちの１つであり得る。複数のメモリデバイスは、メモリコントローラと並列に結合され得、メモリコントローラは、複数の異なるデバイスからメタデータを組み合わせる。組み合わされたシナリオでは、メモリコントローラは、計算されたメタデータの合計ビットの一部分として、１つのメモリデバイスからメタデータを処理し得る。例えば、メモリコントローラは、エラー訂正または他のメタデータとして８ビット超のメタデータを生成し、並列に（メモリの列等で）結合された複数のメモリデバイスからメタデータを記憶し、取り出し得る。そのような実装では、プロセス５００におけるメモリコントローラによる動作は、より多くのデバイスと交換されたメタデータを含むものとされる。プロセス５００におけるメモリデバイスによる動作は、複数のメモリデバイスによって実施され得る。
【００４９】
図６は、異なる帯域幅のデータバスにインターフェースする通常のダイが実装され得るコンピューティングシステムの或る実施形態のブロック図である。システム６００は、本明細書に記載される任意の実施形態に従う、コンピューティングデバイスを表現し、ラップトップコンピュータ、デスクトップコンピュータ、サーバ、ゲームもしくは娯楽制御システム、スキャナ、複写機、プリンタ、ルーティングもしくはスイッチングデバイス、または他の電子デバイスであり得る。システム６００は、システム６００のための命令の処理、動作管理、及び実行を提供するプロセッサ６２０を含む。プロセッサ６２０は、システム６００のための処理を提供する任意の種類のマイクロプロセッサ、中央処理ユニット（ＣＰＵ：ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）、処理コア、または他の処理ハードウェアを含み得る。プロセッサ６２０は、システム６００の全体的な動作を制御し、１つ以上のプログラム可能な汎用もしくは特殊目的マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ：ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）、プログラム可能なコントローラ、特定アプリケーション向け集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）、プログラム可能な論理デバイス（ＰＬＤ：ｐｒｏｇｒａｍｍａｂｌｅ  ｌｏｇｉｃ  ｄｅｖｉｃｅ）等、またはそのようなデバイスの組み合わせであるか、それらを含み得る。
【００５０】
メモリサブシステム６３０は、システム６００の主メモリを表し、コードがプロセッサ６２０によって実行されることになる一時ストレージ、またはルーチンを実行する際に使用されることになるデータ値を提供する。メモリサブシステム６３０は、読取り専用メモリ（ＲＯＭ：ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）、フラッシュメモリ、１つ以上の様々なランダムアクセスメモリ（ＲＡＭ：ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、または他のメモリデバイス等の１つ以上のメモリデバイス、またはそのようなデバイスの組み合わせを含み得る。メモリサブシステム６３０は、とりわけ、オペレーティングシステム（ＯＳ）６３６を記憶して、そのホストとして働き、システム６００内での命令の実行のためのソフトウェアプラットフォームを提供する。追加として、他の命令６３８は、システム６００の論理及び処理を提供するために、メモリサブシステム６３０から記憶及び実行される。ＯＳ６３６及び命令６３８は、プロセッサ６２０によって実行される。メモリサブシステム６３０は、それがデータ、命令、プログラム、または他の項目を記憶するメモリデバイス６３２を含む。一実施形態では、メモリサブシステムは、メモリデバイス６３２へのコマンドを生成及び発行するメモリコントローラであるメモリコントローラ６３４を含む。メモリコントローラ６３４が、プロセッサ６２０の物理的一部であり得ることが理解されよう。
【００５１】
プロセッサ６２０及びメモリサブシステム６３０は、バス／バスシステム６１０に結合される。バス６１０は、適切なブリッジ、アダプタ、及び／もしくはコントローラによって接続された任意の１つ以上の別個の物理的バス、通信線／インターフェース、および／または二地点間接続を表す抽象概念である。したがって、バス６１０は、例えば、システムバス、周辺部品相互接続（ＰＣＩ：Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バス、ＨｙｐｅｒＴｒａｎｓｐｏｒｔもしくは産業標準アーキテクチャ（ＩＳＡ：ｉｎｄｕｓｔｒｙ  ｓｔａｎｄａｒｄ  ａｒｃｈｉｔｅｃｔｕｒｅ）バス、小型コンピュータシステムインターフェース（ＳＣＳＩ：ｓｍａｌｌ  ｃｏｍｐｕｔｅｒ  ｓｙｓｔｅｍ  ｉｎｔｅｒｆａｃｅ）バス、ユニバーサルシリアルバス（ＵＳＢ：ｕｎｉｖｅｒｓａｌ  ｓｅｒｉａｌ  ｂｕｓ）、または米国電気電子技術者協会（ＩＥＥＥ：Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ）規格１３９４バス（通常「Ｆｉｒｅｗｉｒｅ（登録商標）」と称される）のうちの１つ以上を含み得る。バス６１０のバスは、また、ネットワークインターフェース６５０内のインターフェースに対応し得る。
【００５２】
システム６００は、また、バス６１０に結合された、１つ以上の入力／出力（Ｉ／Ｏ）インターフェース（複数可）６４０、ネットワークインターフェース６５０、１つ以上の内蔵大容量記憶デバイス（複数可）６６０、及び周辺インターフェース６７０を含む。Ｉ／Ｏインターフェース６４０は、１つ以上のインターフェース部品を含み得、それらを通して、ユーザは、システム６００（例えば、ビデオ、オーディオ、及び／または英数字インターフェーシング）と対話する。一実施形態では、Ｉ／Ｏインターフェース６４０は、出力をユーザに提供する高解像度（ＨＤ：ｈｉｇｈ  ｄｅｆｉｎｉｔｉｏｎ）ディスプレイを含み得る。高解像度は、約１００ＰＰＩ（ｐｉｘｅｌｓ  ｐｅｒ  ｉｎｃｈ：インチ毎画素）以上の画素密度を有するディスプレイを指し得、フルＨＤ（例えば、１０８０ｐ）、網膜ディスプレイ、４Ｋ（超高解像度またはＵＨＤ（ｕｌｔｒａ  ｈｉｇｈ  ｄｅｆｉｎｉｔｉｏｎ））等のフォーマットを含み得る。高解像度は、また、画素ディスプレイと同等の視覚品質を有する投影されたディスプレイ（例えば、ヘッドマウントディスプレイ）を指し得る。ネットワークインターフェース６５０は、１つ以上のネットワークを通して遠隔デバイス（例えば、サーバ、他のコンピューティングデバイス）と通信する能力をシステム６００に提供する。ネットワークインターフェース６５０は、イーサネット（登録商標）アダプタ、無線相互接続部品、ＵＳＢ（ユニバーサルシリアルバス）、または他の有線もしくは無線規格ベースまたは独自のインターフェースを含み得る。
【００５３】
ストレージ６６０は、１つ以上の磁気、固体状態、もしくは光学ベースのディスク等の不揮発性様式または組み合わせで大量のデータを記憶するための任意の従来の媒体を含み得る。ストレージ６６０は、持続的な状態でコードまたは命令及びデータ６６２を保持する（すなわち、値は、システム６００への電源の遮断にもかかわらず確保される）。メモリ６３０が命令をプロセッサ６２０に提供するための実行または動作中のメモリであるが、ストレージ６６０は「メモリ」であると一般的に考えられ得る。ストレージ６６０は、不揮発性である一方、メモリ６３０は、揮発性メモリを含み得る（すなわち、電源がシステム６００に対して遮断されるならば、データの値または状態は不定である）。
【００５４】
周辺インターフェース６７０は、特に上に述べられていない任意のハードウェアインターフェースを含み得る。周辺機器は、概して、システム６００に従属して接続するデバイスを指す。従属接続は、システム６００がソフトウェア及び／またはハードウェアプラットホームを提供するものであり、その上で動作が実行され、それを用いてユーザが対話する。
【００５５】
一実施形態では、システム６００は、メタデータ論理６８０を含み、それにより、メモリデバイス６３２及びメモリコントローラ６３４が、読み出しまたは書き込みトランザクションの最中にメタデータを交換することを可能にする。メモリデバイス６３２は、内部エラー訂正ビットをメモリコントローラ６３４に公開する。一実施形態では、メモリコントローラ６３４は、メタデータを生成及び消費し、該メタデータは、メモリデバイス６３２内に記憶される。内部エラー訂正ビットは、低減されたタイミング制約下で、メモリコントローラにおけるエラー訂正のためにメモリコントローラによって使用され得る。メモリコントローラは、また、あるいは代わりに、エラー訂正以外の何かのためにメタデータを使用し得る。メモリサブシステム６３０は、複数のメモリデバイス６３２を含み得、該複数のメモリデバイス６３２は、メモリコントローラ６３４と並列に結合されて、より多くのメタデータビットへのメモリコントローラのアクセスを可能にし得る。
【００５６】
図７は、異なる帯域幅のデータバスにインターフェースする通常のダイが実装され得るモバイルデバイスの或る実施形態のブロック図である。デバイス７００は、コンピューティングタブレット、モバイルフォンもしくはスマートフォン、無線使用可能電子書籍端末、装着型コンピューティングデバイス、または他のモバイルデバイス等のモバイルコンピューティングデバイスを表す。部品のいくらかが概して示され、そのようなデバイスのすべての部品がデバイス７００において示されるというわけではないことが理解されよう。
【００５７】
デバイス７００は、デバイス７００の一次処理動作を実施するプロセッサ７１０を含む。プロセッサ７１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラム可能な論理デバイス、または他の処理手段等の１つ以上の物理的デバイスを含み得る。プロセッサ７１０によって実施される処理動作は、その上でアプリケーション及び／もしくはデバイス機能が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。処理動作は、人間のユーザと、もしくは他のデバイスとのＩ／Ｏ（入力／出力）に関係付けられた動作、電力管理に関係付けられた動作、及び／またはデバイス７００を別のデバイスに接続することに関係付けられた動作を含む。処理動作は、また、オーディオＩ／Ｏ及び／またはディスプレイＩ／Ｏに関係付けられた動作を含み得る。
【００５８】
一実施形態では、デバイス７００は、オーディオ機能をコンピューティングデバイスに提供することと関連付けられたハードウェア（例えば、オーディオハードウェア及びオーディオ回路）ならびにソフトウェア（例えば、ドライバ、コーデック）部品を表すオーディオサブシステム７２０を含む。オーディオ機能は、スピーカ及び／またはヘッドホン出力、ならびにマイクロフォン入力を含み得る。そのような機能のためのデバイスは、デバイス７００内に集積されるか、デバイス７００に接続され得る。一実施形態では、ユーザは、プロセッサ７１０によって受信及び処理されるオーディオコマンドを提供することによって、デバイス７００と対話する。
【００５９】
ディスプレイサブシステム７３０は、ユーザがコンピューティングデバイスと対話するために、視覚及び／または触覚のディスプレイをユーザに提供するハードウェア（例えば、ディスプレイデバイス）及びソフトウェア（例えば、ドライバ）部品を表す。ディスプレイサブシステム７３０は、ディスプレイをユーザに提供するために使用される特定のスクリーンまたはハードウェアデバイスを含むディスプレイインターフェース７３２を含む。一実施形態では、ディスプレイインターフェース７３２は、ディスプレイに関係付けられた少なくとも何らかの処理を実施するための、プロセッサ７１０とは別個の論理を含む。一実施形態では、ディスプレイサブシステム７３０は、出力と入力との両方をユーザに提供するタッチスクリーンデバイスを含む。一実施形態では、ディスプレイサブシステム７３０は、出力をユーザに提供する高解像度（ＨＤ）ディスプレイを含む。高解像度は、約１００ＰＰＩ（インチ毎画素）以上の画素密度を有するディスプレイを指し得、フルＨＤ（例えば、１０８０ｐ）、網膜ディスプレイ、４Ｋ（超高解像度またはＵＨＤ）等のフォーマットを含み得る。
【００６０】
Ｉ／Ｏコントローラ７４０は、ユーザとの対話に関係付けられたハードウェアデバイス及びソフトウェア部品を表す。Ｉ／Ｏコントローラ７４０は、オーディオサブシステム７２０及び／またはディスプレイサブシステム７３０の一部であるハードウェアを管理するように動作し得る。追加として、Ｉ／Ｏコントローラ７４０は、デバイス７００に接続する追加デバイスに関する接続ポイントを図解し、該デバイス７００を通して、ユーザはシステムと対話し得る。例えば、デバイス７００に取設され得るデバイスは、マイクロフォンデバイス、スピーカもしくはステレオシステム、ビデオシステムもしくは他のディスプレイデバイス、キーボードもしくはキーパッドデバイス、またはカードリーダもしくは他のデバイス等の特定のアプリケーションとの使用のための他のＩ／Ｏデバイスを含み得る。
【００６１】
上に述べられたように、Ｉ／Ｏコントローラ７４０は、オーディオサブシステム７２０及び／またはディスプレイサブシステム７３０と対話し得る。例えば、マイクロフォンまたは他のオーディオデバイスを通しての入力は、デバイス７００の１つ以上のアプリケーションまたは機能に、入力またはコマンドを提供し得る。追加として、オーディオ出力は、ディスプレイ出力の代わりに、またはそれに加えて提供され得る。別の例では、ディスプレイサブシステムがタッチスクリーンを含むならば、ディスプレイデバイスは、また、Ｉ／Ｏコントローラ７４０によって少なくとも部分的に管理され得る入力デバイスの働きをする。Ｉ／Ｏコントローラ７４０によって管理されたＩ／Ｏ機能を提供するために、また、追加ボタンまたはスイッチがデバイス７００上に存在し得る。
【００６２】
一実施形態では、Ｉ／Ｏコントローラ７４０は、加速度計、カメラ、光センサもしくは他の環境センサ、ジャイロスコープ、全地球測位システム（ＧＰＳ：ｇｌｏｂａｌ  ｐｏｓｉｔｉｏｎｉｎｇ  ｓｙｓｔｅｍ）、またはデバイス７００に含まれ得る他のハードウェア等のデバイスを管理する。入力は、直接的なユーザ対話の一部であり得るとともに、システムに対する環境入力をその動作（ノイズのフィルタ処理、輝度検出に関するディスプレイを調節すること、カメラに関するフラッシュを適用すること、または他の特徴）に影響を及ぼすように提供し得る。一実施形態では、デバイス７００は、バッテリー電力使用量、バッテリーの充電、及び省電力動作に関係付けられた特徴を管理する電力管理７５０を含む。
【００６３】
メモリサブシステム７６０は、デバイス７００内で情報を記憶するためのメモリデバイス（複数可）７６２を含む。メモリサブシステム７６０は、不揮発性（メモリデバイスへの電源が遮断されるならば、状態は変化しない）及び／または揮発性（メモリデバイスへの電源が遮断されるならば、状態は不定である）メモリデバイスを含み得る。メモリ７６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、または他のデータ、およびシステム７００のアプリケーション及び機能の実行に関係付けられたシステムデータ（長期間であろうと、一時的であろうと）を記憶し得る。一実施形態では、メモリサブシステム７６０は、メモリコントローラ７６４（システム７００の制御の一部とも考えられ得、プロセッサ７１０の一部と潜在的に考えられ得る）を含む。メモリコントローラ７６４は、メモリデバイス７６２にコマンドを生成及び発行するためのスケジューラを含む。
【００６４】
接続性７７０は、デバイス７００が外部デバイスと通信することを可能にするハードウェアデバイス（例えば、無線及び／または有線コネクタ及び通信ハードウェア）およびソフトウェア部品（例えば、ドライバ、プロトコルスタック）を含む。外部デバイスは、他のコンピューティングデバイス、無線アクセスポイント、または基地局等の別個のデバイス、およびヘッドセット、プリンタ、または他のデバイス等の周辺機器であり得る。
【００６５】
接続性７７０は、複数の異なる種類の接続性を含み得る。一般化するために、デバイス７００は、セルラ接続性７７２及び無線接続性７７４と共に図解される。セルラ接続性７７２は、概して、ＧＳＭ（登録商標）（ｇｌｏｂａｌ  ｓｙｓｔｅｍ  ｆｏｒ  ｍｏｂｉｌｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎｓ：モバイル通信のためのグローバルシステム）もしくは変形もしくは派生物、ＣＤＭＡ（ｃｏｄｅ  ｄｉｖｉｓｉｏｎ  ｍｕｌｔｉｐｌｅ  ａｃｃｅｓｓ：コード分割多重アクセス）もしくは変形もしくは派生物、ＴＤＭ（ｔｉｍｅ  ｄｉｖｉｓｉｏｎ  ｍｕｌｔｉｐｌｅｘｉｎｇ：時間分割多重化）もしくは変形もしくは派生物、ＬＴＥ（ｌｏｎｇ  ｔｅｒｍ  ｅｖｏｌｕｔｉｏｎ：ロングタームエボリューション―「４Ｇ」とも称される）、または他のセルラサービス規格を介して提供されたもの等、無線キャリヤによって提供されたセルラネットワーク接続性を指す。無線接続性７７４は、セルラでない無線接続性を指し、パーソナルエリアネットワーク（ブルートゥース（登録商標）等）、ローカルエリアネットワーク（ＷｉＦｉ等）、及び／もしくは広域ネットワーク（ＷｉＭａｘ等）、または他の無線通信を含み得る。無線通信は、非固体媒体を通して変調された電磁放射の使用を通したデータ転送を指す。有線通信は、固体通信媒体を通して起こる。
【００６６】
周辺接続７８０は、ハードウェアインターフェース及びコネクタ、ならびに周辺接続を行うためのソフトウェア部品（例えば、ドライバ、プロトコルスタック）を含む。デバイス７００が、他のコンピューティングデバイスへの周辺デバイス（「〜へ」７８２）であり得ると共に、それに接続された周辺デバイス（「〜から」７８４）を有することが理解されよう。デバイス７００は、通常、デバイス７００上でコンテンツを管理（例えば、ダウンロード及び／またはアップロード、変更、同期）する等の目的のために他のコンピューティングデバイスに接続するための「ドッキング」コネクタを有する。追加として、ドッキングコネクタは、例えば、デバイス７００が視聴覚または他のシステムに出力されたコンテンツを制御することを可能にするある特定の周辺機器に、デバイス７００が接続することを可能にし得る。
【００６７】
独自のドッキングコネクタまたは他の独自の接続ハードウェアに加えて、デバイス７００は、通常のまたは規格ベースのコネクタを介して周辺接続７８０を行い得る。通常の種類は、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（いくつかの異なるハードウェアインターフェースのいずれかを含み得る）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、高解像度マルチメディアインターフェース（ＨＤＭＩ（登録商標）：Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）、Ｆｉｒｅｗｉｒｅ（登録商標）、または他の種類を含み得る。
【００６８】
一実施形態では、システム７００は、メタデータ論理７６６を含み、それにより、メモリデバイス７６２及びメモリコントローラ７６４が、読み出しまたは書き込みトランザクションの最中にメタデータを交換することを可能にする。メモリデバイス７６２は、内部エラー訂正ビットをメモリコントローラ７６４に公開する。一実施形態では、メモリコントローラ７６４は、メタデータを生成及び消費し、該メタデータは、メモリデバイス７６２内に記憶される。内部エラー訂正ビットは、低減されたタイミング制約下で、メモリコントローラにおけるエラー訂正のためにメモリコントローラによって使用され得る。メモリコントローラは、また、あるいは代わりに、エラー訂正以外の何かのためにメタデータを使用し得る。メモリサブシステム７６０は、複数のメモリデバイス７６２を含み得、該複数のメモリデバイス７６２は、メモリコントローラ７６４と並列に結合されて、より多くのメタデータビットへのメモリコントローラのアクセスを可能にし得る。
【００６９】
一態様では、メモリデバイス及びメモリコントローラをインターフェースするための方法は、メモリデバイスが第１のモードにあるかまたは第２のモードにあるかを判定することと、第１のモードで、メモリデバイスの内部でのみ内部エラー訂正ビットを適用することと、第２のモードで、外部のメモリコントローラによる使用のためにメタデータビットとして内部エラー訂正ビットを外部のメモリコントローラに公開することと、を含む。
【００７０】
一実施形態では、メタデータビットとして内部エラー訂正ビットを外部のメモリコントローラに公開することは、メモリコントローラが非エラー訂正情報をメモリデバイスと交換するために、内部エラー訂正ビットを公開することを含む。一実施形態では、メタデータビットとして内部エラー訂正ビットを外部のメモリコントローラに公開することは、メモリデバイスが内部でエラーを訂正する代わりにメモリコントローラがエラーを訂正するために、内部エラー訂正ビットを公開することを含む。一実施形態では、メモリコントローラがエラーを訂正するために、内部エラー訂正ビットを公開することは、第２のモードで、読み出し要求に応答して、メモリデバイスの内部で内部エラー訂正ビットを生成することと、メモリコントローラが内部エラー訂正ビットに基づいてエラー訂正をデータビットに適用するために、内部エラー訂正ビットをメモリコントローラに送信することと、をさらに含む。一実施形態では、メモリコントローラがエラーを訂正するために、内部エラー訂正ビットを公開することは、第２のモードで、メモリコントローラによって計算されたエラー訂正ビットを書き込み要求と併せて受信することと、メモリデバイスの内部にエラー訂正ビットを記憶することと、をさらに含む。一実施形態では、メモリコントローラのために、内部エラー訂正ビットを公開することは、信号線上で内部エラー訂正ビットをメモリコントローラと交換することを含み、該信号線は、それ以外は読み出し及び書き込みに対して非アクティブである。一実施形態では、メモリコントローラのために、内部エラー訂正ビットを公開することは、メモリコントローラが利用可能なメタデータビットの数を増加させるために、複数の異なるメモリデバイスのうちの１つとして、内部エラー訂正ビットをメモリコントローラに公開することをさらに含む。
【００７１】
一態様では、メモリサブシステム内でメモリコントローラとインターフェースするためのメモリデバイスは、データを記憶するための複数のメモリセルと、内部エラー訂正ビットを記憶するための、メモリセルとは別個のストレージを含む内部エラー訂正ハードウェアと、メモリデバイスが第１のモードにあるかまたは第２のモードにあるかを判定するための論理と、を備え、第１のモードでは、論理は、内部エラー訂正ハードウェアと内部でのみエラー訂正ビットを適用し、第２のモードでは、論理は、メモリコントローラによる使用のためにメタデータビットとして、内部エラー訂正ビットをメモリコントローラに公開する。
【００７２】
一実施形態では、論理は、メモリコントローラが非エラー訂正情報をメモリデバイスと交換するために、メタデータビットとして内部エラー訂正ビットをメモリコントローラに公開する。一実施形態では、論理は、メモリデバイスが内部でエラーを訂正する代わりにメモリコントローラがエラーを訂正するために、メタデータビットとして内部エラー訂正ビットを外部のメモリコントローラに公開する。一実施形態では、論理は、メモリコントローラがエラーを訂正するために、内部エラー訂正ビットを公開し、該エラー訂正論理は、読み出し要求に応答して内部エラー訂正ビットを生成し、論理は、メモリコントローラに、内部エラー訂正ビットに基づいてエラー訂正をデータビットに適用させるために、内部エラー訂正ビットを送信することを含む。一実施形態では、論理は、メモリコントローラがエラーを訂正するために、内部エラー訂正ビットを公開し、該論理は、メモリコントローラによって計算されたエラー訂正ビットを書き込み要求と併せて受信し、メモリセルとは別個のストレージの内部にエラー訂正ビットを記憶することを含む。一実施形態では、論理は、信号線上で内部エラー訂正ビットをメモリコントローラと交換し、該信号線は、それ以外は読み出し及び書き込みに対して非アクティブである。
【００７３】
一態様では、メモリサブシステムを有する電子デバイスは、メモリコントローラと、メモリコントローラとインターフェースするためのメモリデバイスであって、データを記憶するための複数のメモリセルと、内部エラー訂正ビットを記憶するための、メモリセルとは別個のストレージを含む内部エラー訂正ハードウェアと、メモリデバイスが第１のモードにあるかまたは第２のモードにあるかを判定するための論理であって、第１のモードでは、論理は、内部エラー訂正ハードウェアと内部でのみエラー訂正ビットを適用し、第２のモードでは、論理は、メモリコントローラによる使用のためにメタデータビットとして、内部エラー訂正ビットをメモリコントローラに公開する、論理と、を含む、メモリデバイスと、メモリデバイスからアクセスされたデータに基づいてディスプレイを生成するために結合されたタッチスクリーンディスプレイと、を備える。
【００７４】
一実施形態では、論理は、メモリコントローラが非エラー訂正情報をメモリデバイスと交換するために、メタデータビットとして内部エラー訂正ビットをメモリコントローラに公開する。一実施形態では、論理は、メモリデバイスが内部でエラーを訂正する代わりにメモリコントローラがエラーを訂正するために、メタデータビットとして内部エラー訂正ビットを外部のメモリコントローラに公開する。一実施形態では、論理は、メモリコントローラがエラーを訂正するために、内部エラー訂正ビットを公開し、該エラー訂正論理は、読み出し要求に応答して内部エラー訂正ビットを生成し、論理は、メモリコントローラに、内部エラー訂正ビットに基づいてエラー訂正をデータビットに適用させるために、内部エラー訂正ビットを送信する。一実施形態では、論理は、メモリコントローラがエラーを訂正するために、内部エラー訂正ビットを公開し、該論理は、メモリコントローラによって計算されたエラー訂正ビットを書き込み要求と併せて受信し、メモリセルとは別個のストレージの内部にエラー訂正ビットを記憶することを含む。一実施形態では、論理は、信号線上で内部エラー訂正ビットをメモリコントローラと交換し、該信号線は、それ以外は読み出し及び書き込みに対して非アクティブである。一実施形態では、メモリデバイスは、メモリコントローラとインターフェースするための複数のメモリデバイスのうちの１つであり、メモリコントローラが利用可能なメタデータビットの数を増加させるために、メモリコントローラが、複数の異なるメモリデバイスからの内部エラー訂正ビットを交換するための論理を含むことをさらに含む。
【００７５】
一態様では、実行されると、メモリサブシステム内でインターフェースするための動作を実施するコンテンツが記憶されたコンピュータ可読記憶媒体を備える製造物品であり、該動作は、メモリデバイスが第１のモードにあるかまたは第２のモードにあるかを判定することと、第１のモードで、メモリデバイスの内部でのみ内部エラー訂正ビットを適用することと、第２のモードで、外部のメモリコントローラによる使用のためにメタデータビットとして内部エラー訂正ビットを外部のメモリコントローラに公開することと、を含む。
【００７６】
一実施形態では、メタデータビットとして内部エラー訂正ビットを外部のメモリコントローラに公開するためのコンテンツは、メモリコントローラが非エラー訂正情報をメモリデバイスと交換するために、内部エラー訂正ビットを公開するためのコンテンツを含む。一実施形態では、メタデータビットとして内部エラー訂正ビットを外部のメモリコントローラに公開するためのコンテンツは、メモリデバイスが内部でエラーを訂正する代わりにメモリコントローラがエラーを訂正するために、内部エラー訂正ビットを公開するためのコンテンツを含む。一実施形態では、メモリコントローラがエラーを訂正するために、内部エラー訂正ビットを公開するためのコンテンツは、第２のモードで、読み出し要求に応答して、メモリデバイスの内部で内部エラー訂正ビットを生成し、メモリコントローラが内部エラー訂正ビットに基づいてエラー訂正をデータビットに適用するために、内部エラー訂正ビットをメモリコントローラに送信するためのコンテンツをさらに含む。一実施形態では、メモリコントローラがエラーを訂正するために、内部エラー訂正ビットを公開するためのコンテンツは、第２のモードで、メモリコントローラによって計算されたエラー訂正ビットを書き込み要求と併せて受信し、メモリデバイスの内部にエラー訂正ビットを記憶するためのコンテンツをさらに含む。一実施形態では、メモリコントローラのために、内部エラー訂正ビットを公開するためのコンテンツは、信号線上で内部エラー訂正ビットをメモリコントローラと交換するためのコンテンツを含み、該信号線は、それ以外は読み出し及び書き込みに対して非アクティブである。一実施形態では、メモリコントローラのために、内部エラー訂正ビットを公開するためのコンテンツは、メモリコントローラが利用可能なメタデータビットの数を増加させるために、複数の異なるメモリデバイスのうちの１つとして、内部エラー訂正ビットをメモリコントローラに公開するためのコンテンツをさらに含む。
【００７７】
一態様では、メモリサブシステム内でメモリコントローラとインターフェースするための装置は、メモリデバイスが第１のモードにあるかまたは第２のモードにあるかを判定するための手段と、第１のモードで、メモリデバイスの内部でのみ内部エラー訂正ビットを適用するための手段と、第２のモードで、外部のメモリコントローラによる使用のためにメタデータビットとして内部エラー訂正ビットを外部のメモリコントローラに公開するための手段と、を含む。
【００７８】
一実施形態では、メタデータビットとして内部エラー訂正ビットを外部のメモリコントローラに公開するための手段は、メモリコントローラが非エラー訂正情報をメモリデバイスと交換するために、内部エラー訂正ビットを公開するための手段を含む。一実施形態では、メタデータビットとして内部エラー訂正ビットを外部のメモリコントローラに公開するための手段は、メモリデバイスが内部でエラーを訂正する代わりにメモリコントローラがエラーを訂正するために、内部エラー訂正ビットを公開するための手段を含む。一実施形態では、メモリコントローラがエラーを訂正するために、内部エラー訂正ビットを公開するための手段は、第２のモードで、読み出し要求に応答して、メモリデバイスの内部で内部エラー訂正ビットを生成し、メモリコントローラが内部エラー訂正ビットに基づいてエラー訂正をデータビットに適用するために、内部エラー訂正ビットをメモリコントローラに送信するための手段をさらに含む。一実施形態では、メモリコントローラがエラーを訂正するために、内部エラー訂正ビットを公開するための手段は、第２のモードで、メモリコントローラによって計算されたエラー訂正ビットを書き込み要求と併せて受信し、メモリデバイスの内部にエラー訂正ビットを記憶するための手段をさらに含む。一実施形態では、メモリコントローラのために、内部エラー訂正ビットを公開するための手段は、信号線上で内部エラー訂正ビットをメモリコントローラと交換するための手段を含み、該信号線は、それ以外は読み出し及び書き込みに対して非アクティブである。一実施形態では、メモリコントローラのために、内部エラー訂正ビットを公開するための手段は、メモリコントローラが利用可能なメタデータビットの数を増加させるために、複数の異なるメモリデバイスのうちの１つとして、内部エラー訂正ビットをメモリコントローラに公開するための手段をさらに含む。
【００７９】
本明細書に図解されるような流れ図は、様々なプロセスアクションの順序の例を提供する。流れ図は、ソフトウェアまたはファームウェアルーチン、および物理的動作によって実行されることになる動作を指示し得る。一実施形態では、流れ図は、ハードウェア及び／またはソフトウェア内で実装され得る有限状態機械（ＦＳＭ：ｆｉｎｉｔｅ  ｓｔａｔｅ  ｍａｃｈｉｎｅ）の状態を図解し得る。アクションの順番は、特定の順序または順番で示されるが、特に指定されない限り、修正され得る。したがって、図解された実施形態は、例としてのみ理解されるべきであり、プロセスは、異なる順番で実施され得、いくつかのアクションは、並行に実施され得る。追加として、１つ以上のアクションは、様々な実施形態で省略され得、したがって、すべてのアクションが、あらゆる実施形態で要求されるというわけではない。他のプロセスの流れが可能である。
【００８０】
様々な動作もしくは機能が本明細書に記載される範囲で、それらは、ソフトウェアコード、命令、構成、及び／もしくはデータとして記載または定義され得る。コンテンツは、直接実行可能な（「オブジェクト」または「実行可能な」形態）ソースコードまたは差分コード（「デルタ」または「パッチ」コード）であり得る。本明細書に記載される実施形態のソフトウェアコンテンツは、コンテンツが上に記憶された製造物品を介して、または通信インターフェースを動作して、該通信インターフェースを介してデータを送信する方法を介して、提供され得る。機械可読記憶媒体は、機械に、記載される機能または動作を実施させ得、記録可能／記録不可能媒体（例えば、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイス等）等の機械（例えば、コンピューティングデバイス、電子システム等）によってアクセス可能な形態で情報を記憶する任意の機構を含む。通信インターフェースは、メモリバスインターフェース、プロセッサバスインターフェース、インターネット接続、ディスクコントローラ等の別のデバイスに通信する、配線接続された、無線の、光学の等の媒体のうちのいずれかにインターフェースするいずれかの機構を含む。通信インターフェースは、構成パラメータを提供して及び／または信号を送信して、ソフトウェアコンテンツを記載するデータ信号を提供するために通信インターフェースを準備することによって構成され得る。通信インターフェースは、通信インターフェースに送信された１つ以上のコマンドまたは信号を介して、アクセスされ得る。
【００８１】
本明細書に記載される様々な部品は、記載される動作または機能を実施するための手段であり得る。本明細書に記載される各部品は、ソフトウェア、ハードウェア、またはこれらの組み合わせを含む。部品は、ソフトウェアモジュール、ハードウェアモジュール、特殊目的ハードウェア（例えば、特定アプリケーション向けハードウェア、特定アプリケーション向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）等）、組み込みコントローラ、配線接続された回路網等として実装され得る。
【００８２】
本明細書に記載されることの他に、様々な修正は、本発明の開示された実施形態及び実装に対して、それらの範囲を逸脱することなく行われ得る。したがって、図解及び例は、例示的な意味で、制限的な意味ではなく、本明細書に解釈されなければならない。本発明の範囲は、後に続く特許請求の範囲への言及によってのみ、測定されなければならない。
【図１】
2017529599.tif 000003
【図２】
2017529599.tif 000004
【図３】
2017529599.tif 000005
【図４】
2017529599.tif 000006
【図５】
2017529599.tif 000007
【図６】
2017529599.tif 000008
【図７】
2017529599.tif 000009
【手続補正書】
【提出日】平成29年3月30日(2017.3.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリデバイス及びメモリコントローラをインターフェースするための方法であって、
メモリデバイスが第１のモードにあるかまたは第２のモードにあるかを判定することと、
前記第１のモードで、前記メモリデバイスの内部でのみ内部エラー訂正ビットを適用することと、
前記第２のモードで、外部のメモリコントローラによる使用のためにメタデータビットとして前記内部エラー訂正ビットを外部の前記メモリコントローラに公開することと、を含む、方法。
【請求項２】
メタデータビットとして前記内部エラー訂正ビットを前記外部のメモリコントローラに公開することが、前記メモリコントローラが非エラー訂正情報を前記メモリデバイスと交換するために、前記内部エラー訂正ビットを公開することを含む、請求項１に記載の方法。
【請求項３】
メタデータビットとして前記内部エラー訂正ビットを前記外部のメモリコントローラに公開することが、前記メモリデバイスが内部でエラーを訂正する代わりに前記メモリコントローラがエラーを訂正するために、前記内部エラー訂正ビットを公開することを含む、請求項１または２に記載の方法。
【請求項４】
前記メモリコントローラがエラーを訂正するために、前記内部エラー訂正ビットを公開することが、前記第２のモードで、
読み出し要求に応答して、前記メモリデバイスの内部で内部エラー訂正ビットを生成することと、
前記メモリコントローラが前記内部エラー訂正ビットに基づいてエラー訂正をデータビットに適用するために、前記内部エラー訂正ビットを前記メモリコントローラに送信することと、
をさらに含む、請求項３に記載の方法。
【請求項５】
前記メモリコントローラがエラーを訂正するために、前記内部エラー訂正ビットを公開することが、前記第２のモードで、
前記メモリコントローラによって計算されたエラー訂正ビットを書き込み要求と併せて受信することと、
前記メモリデバイスの内部に前記エラー訂正ビットを記憶することと、
をさらに含む、請求項３に記載の方法。
【請求項６】
前記メモリコントローラのために前記内部エラー訂正ビットを公開することが、信号線上で前記内部エラー訂正ビットを前記メモリコントローラと交換することを含み、該信号線は、それ以外は読み出し及び書き込みに対して非アクティブである、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
前記メモリコントローラのために前記内部エラー訂正ビットを公開することが、
前記メモリコントローラが利用可能なメタデータビットの数を増加させるために、複数の異なるメモリデバイスのうちの１つとして、内部エラー訂正ビットを前記メモリコントローラに公開すること
をさらに含む、請求項１〜６のいずれか１項に記載の方法。
【請求項８】
メモリサブシステム内でメモリコントローラとインターフェースするためのメモリデバイスであって、
データを記憶するための複数のメモリセルと、
内部エラー訂正ビットを記憶するための、前記複数のメモリセルとは別個のストレージを含む内部エラー訂正ハードウェアと、
前記メモリデバイスが第１のモードにあるかまたは第２のモードにあるかを判定するための論理と、を備え、
前記第１のモードでは、前記論理は、前記内部エラー訂正ハードウェアと内部でのみ前記内部エラー訂正ビットを適用し、前記第２のモードでは、前記論理は、前記メモリコントローラによる使用のためにメタデータビットとして、前記内部エラー訂正ビットを前記メモリコントローラに公開する、メモリデバイス。
【請求項９】
前記論理が、前記メモリコントローラが非エラー訂正情報を前記メモリデバイスと交換するために、メタデータビットとして前記内部エラー訂正ビットを前記メモリコントローラに公開する、請求項８に記載のメモリデバイス。
【請求項１０】
前記論理が、前記メモリデバイスが内部でエラーを訂正する代わりに前記メモリコントローラがエラーを訂正するために、メタデータビットとして前記内部エラー訂正ビットを外部の前記メモリコントローラに公開する、請求項８または９に記載のメモリデバイス。
【請求項１１】
前記論理が、読み出し要求に応答して前記内部エラー訂正ビットを生成するエラー訂正論理を含んで、前記メモリコントローラがエラーを訂正するために、前記内部エラー訂正ビットを公開し、前記論理が、前記メモリコントローラに、前記内部エラー訂正ビットに基づいてエラー訂正をデータビットに適用させるために、前記内部エラー訂正ビットを送信する、請求項１０に記載のメモリデバイス。
【請求項１２】
前記論理が、前記メモリコントローラがエラーを訂正するために、前記内部エラー訂正ビットを公開し、前記論理が、書き込み要求と併せて前記メモリコントローラによって計算されたエラー訂正ビットを書き込み要求と併せて受信して、前記複数のメモリセルとは別個の前記ストレージの内部に前記エラー訂正ビットを記憶することを含む、請求項１０に記載のメモリデバイス。
【請求項１３】
前記論理が、信号線上で前記内部エラー訂正ビットを前記メモリコントローラと交換し、該信号線は、それ以外は読み出し及び書き込みに対して非アクティブである、請求項８〜１２のいずれか１項に記載のメモリデバイス。
【請求項１４】
メモリサブシステムを有する電子デバイスであって、
メモリコントローラと、
前記メモリコントローラとインターフェースするためのメモリデバイスであって、
データを記憶するための複数のメモリセルと、
内部エラー訂正ビットを記憶するための、前記複数のメモリセルとは別個のストレージを含む内部エラー訂正ハードウェアと、
前記メモリデバイスが第１のモードにあるかまたは第２のモードにあるかを判定するための論理であって、前記第１のモードでは、前記論理は、前記内部エラー訂正ハードウェアと内部でのみ前記内部エラー訂正ビットを適用し、前記第２のモードでは、前記論理は、前記メモリコントローラによる使用のためにメタデータビットとして、前記内部エラー訂正ビットを前記メモリコントローラに公開する、論理と、
を含む、メモリデバイスと、
前記メモリデバイスからアクセスされたデータに基づいてディスプレイを生成するために結合されたタッチスクリーンディスプレイと、を備える、電子デバイス。
【請求項１５】
前記論理が、前記メモリコントローラが非エラー訂正情報を前記メモリデバイスと交換するために、メタデータビットとして前記内部エラー訂正ビットを前記メモリコントローラに公開する、請求項１４に記載の電子デバイス。
【請求項１６】
前記論理が、前記メモリデバイスが内部でエラーを訂正する代わりに前記メモリコントローラがエラーを訂正するために、メタデータビットとして前記内部エラー訂正ビットを外部の前記メモリコントローラに公開する、請求項１４または１５に記載の電子デバイス。
【請求項１７】
前記論理が、読み出し要求に応答して前記内部エラー訂正ビットを生成するエラー訂正論理を含んで、前記メモリコントローラがエラーを訂正するために、前記内部エラー訂正ビットを公開し、前記論理が、前記メモリコントローラに、前記内部エラー訂正ビットに基づいてエラー訂正をデータビットに適用させるために、前記内部エラー訂正ビットを送信する、請求項１６に記載の電子デバイス。
【請求項１８】
前記論理が、前記メモリコントローラがエラーを訂正するために、前記内部エラー訂正ビットを公開し、前記論理が、前記メモリコントローラによって計算されたエラー訂正ビットを書き込み要求と併せて受信して、前記複数のメモリセルとは別個の前記ストレージの内部に前記エラー訂正ビットを記憶することを含む、請求項１６に記載の電子デバイス。
【請求項１９】
前記論理が、信号線上で前記内部エラー訂正ビットを前記メモリコントローラと交換し、該信号線は、それ以外は読み出し及び書き込みに対して非アクティブである、請求項１４〜１８のいずれか１項に記載の電子デバイス。
【請求項２０】
前記メモリデバイスが、前記メモリコントローラとインターフェースするための複数のメモリデバイスのうちの１つであり、前記メモリコントローラが利用可能なメタデータビットの数を増加させるために、複数の異なるメモリデバイスからの内部エラー訂正ビットを交換するための論理を含むメモリコントローラをさらに含む、請求項１４〜１９のいずれか１項に記載の電子デバイス。
【請求項２１】
コンピュータに請求項１〜７のいずれか１項に記載の方法を実行させるプログラム。
【請求項２２】
請求項１〜７のいずれか１項に記載の方法を実行する動作を実施するための手段を備える、メモリサブシステム内でインターフェースするための装置。
【請求項２３】
請求項２１に記載のコンピュータプログラムを記憶したコンピュータ可読記録媒体。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
本明細書に記載されることの他に、様々な修正は、本発明の開示された実施形態及び実装に対して、それらの範囲を逸脱することなく行われ得る。したがって、図解及び例は、例示的な意味で、制限的な意味ではなく、本明細書に解釈されなければならない。本発明の範囲は、後に続く特許請求の範囲への言及によってのみ、測定されなければならない。
［項目１］
メモリデバイス及びメモリコントローラをインターフェースするための方法であって、
メモリデバイスが第１のモードにあるかまたは第２のモードにあるかを判定することと、
上記第１のモードで、上記メモリデバイスの内部でのみ内部エラー訂正ビットを適用することと、
上記第２のモードで、外部のメモリコントローラによる使用のためにメタデータビットとして上記内部エラー訂正ビットを外部の上記メモリコントローラに公開することと、を含む、方法。
［項目２］
メタデータビットとして上記内部エラー訂正ビットを上記外部のメモリコントローラに公開することが、上記メモリコントローラが非エラー訂正情報を上記メモリデバイスと交換するために、上記内部エラー訂正ビットを公開することを含む、項目１に記載の方法。
［項目３］
メタデータビットとして上記内部エラー訂正ビットを上記外部のメモリコントローラに公開することが、上記メモリデバイスが内部でエラーを訂正する代わりに上記メモリコントローラがエラーを訂正するために、上記内部エラー訂正ビットを公開することを含む、項目１または２に記載の方法。
［項目４］
上記メモリコントローラがエラーを訂正するために、上記内部エラー訂正ビットを公開することが、上記第２のモードで、
読み出し要求に応答して、上記メモリデバイスの内部で内部エラー訂正ビットを生成することと、
上記メモリコントローラが上記内部エラー訂正ビットに基づいてエラー訂正をデータビットに適用するために、上記内部エラー訂正ビットを上記メモリコントローラに送信することと、
をさらに含む、項目３に記載の方法。
［項目５］
上記メモリコントローラがエラーを訂正するために、上記内部エラー訂正ビットを公開することが、上記第２のモードで、
上記メモリコントローラによって計算されたエラー訂正ビットを書き込み要求と併せて受信することと、
上記メモリデバイスの内部に上記エラー訂正ビットを記憶することと、
をさらに含む、項目３に記載の方法。
［項目６］
上記メモリコントローラのために上記内部エラー訂正ビットを公開することが、信号線上で上記内部エラー訂正ビットを上記メモリコントローラと交換することを含み、該信号線は、それ以外は読み出し及び書き込みに対して非アクティブである、項目１〜５のいずれか１項に記載の方法。
［項目７］
上記メモリコントローラのために上記内部エラー訂正ビットを公開することが、
上記メモリコントローラが利用可能なメタデータビットの数を増加させるために、複数の異なるメモリデバイスのうちの１つとして、内部エラー訂正ビットを上記メモリコントローラに公開すること
をさらに含む、項目１〜６のいずれか１項に記載の方法。
［項目８］
メモリサブシステム内でメモリコントローラとインターフェースするためのメモリデバイスであって、
データを記憶するための複数のメモリセルと、
内部エラー訂正ビットを記憶するための、上記複数のメモリセルとは別個のストレージを含む内部エラー訂正ハードウェアと、
上記メモリデバイスが第１のモードにあるかまたは第２のモードにあるかを判定するための論理と、を備え、
上記第１のモードでは、上記論理は、上記内部エラー訂正ハードウェアと内部でのみ上記内部エラー訂正ビットを適用し、上記第２のモードでは、上記論理は、上記メモリコントローラによる使用のためにメタデータビットとして、上記内部エラー訂正ビットを上記メモリコントローラに公開する、メモリデバイス。
［項目９］
上記論理が、上記メモリコントローラが非エラー訂正情報を上記メモリデバイスと交換するために、メタデータビットとして上記内部エラー訂正ビットを上記メモリコントローラに公開する、項目８に記載のメモリデバイス。
［項目１０］
上記論理が、上記メモリデバイスが内部でエラーを訂正する代わりに上記メモリコントローラがエラーを訂正するために、メタデータビットとして上記内部エラー訂正ビットを外部の上記メモリコントローラに公開する、項目８または９に記載のメモリデバイス。
［項目１１］
上記論理が、読み出し要求に応答して上記内部エラー訂正ビットを生成するエラー訂正論理を含んで、上記メモリコントローラがエラーを訂正するために、上記内部エラー訂正ビットを公開し、上記論理が、上記メモリコントローラに、上記内部エラー訂正ビットに基づいてエラー訂正をデータビットに適用させるために、上記内部エラー訂正ビットを送信する、項目１０に記載のメモリデバイス。
［項目１２］
上記論理が、上記メモリコントローラがエラーを訂正するために、上記内部エラー訂正ビットを公開し、上記論理が、書き込み要求と併せて上記メモリコントローラによって計算されたエラー訂正ビットを書き込み要求と併せて受信して、上記複数のメモリセルとは別個の上記ストレージの内部に上記エラー訂正ビットを記憶することを含む、項目１０に記載のメモリデバイス。
［項目１３］
上記論理が、信号線上で上記内部エラー訂正ビットを上記メモリコントローラと交換し、該信号線は、それ以外は読み出し及び書き込みに対して非アクティブである、項目８〜１２のいずれか１項に記載のメモリデバイス。
［項目１４］
メモリサブシステムを有する電子デバイスであって、
メモリコントローラと、
上記メモリコントローラとインターフェースするためのメモリデバイスであって、
データを記憶するための複数のメモリセルと、
内部エラー訂正ビットを記憶するための、上記複数のメモリセルとは別個のストレージを含む内部エラー訂正ハードウェアと、
上記メモリデバイスが第１のモードにあるかまたは第２のモードにあるかを判定するための論理であって、上記第１のモードでは、上記論理は、上記内部エラー訂正ハードウェアと内部でのみ上記内部エラー訂正ビットを適用し、上記第２のモードでは、上記論理は、上記メモリコントローラによる使用のためにメタデータビットとして、上記内部エラー訂正ビットを上記メモリコントローラに公開する、論理と、
を含む、メモリデバイスと、
上記メモリデバイスからアクセスされたデータに基づいてディスプレイを生成するために結合されたタッチスクリーンディスプレイと、を備える、電子デバイス。
［項目１５］
上記論理が、上記メモリコントローラが非エラー訂正情報を上記メモリデバイスと交換するために、メタデータビットとして上記内部エラー訂正ビットを上記メモリコントローラに公開する、項目１４に記載の電子デバイス。
［項目１６］
上記論理が、上記メモリデバイスが内部でエラーを訂正する代わりに上記メモリコントローラがエラーを訂正するために、メタデータビットとして上記内部エラー訂正ビットを外部の上記メモリコントローラに公開する、項目１４または１５に記載の電子デバイス。
［項目１７］
上記論理が、読み出し要求に応答して上記内部エラー訂正ビットを生成するエラー訂正論理を含んで、上記メモリコントローラがエラーを訂正するために、上記内部エラー訂正ビットを公開し、上記論理が、上記メモリコントローラに、上記内部エラー訂正ビットに基づいてエラー訂正をデータビットに適用させるために、上記内部エラー訂正ビットを送信する、項目１６に記載の電子デバイス。
［項目１８］
上記論理が、上記メモリコントローラがエラーを訂正するために、上記内部エラー訂正ビットを公開し、上記論理が、上記メモリコントローラによって計算されたエラー訂正ビットを書き込み要求と併せて受信して、上記複数のメモリセルとは別個の上記ストレージの内部に上記エラー訂正ビットを記憶することを含む、項目１６に記載の電子デバイス。
［項目１９］
上記論理が、信号線上で上記内部エラー訂正ビットを上記メモリコントローラと交換し、該信号線は、それ以外は読み出し及び書き込みに対して非アクティブである、項目１４〜１８のいずれか１項に記載の電子デバイス。
［項目２０］
上記メモリデバイスが、上記メモリコントローラとインターフェースするための複数のメモリデバイスのうちの１つであり、上記メモリコントローラが利用可能なメタデータビットの数を増加させるために、複数の異なるメモリデバイスからの内部エラー訂正ビットを交換するための論理を含むメモリコントローラをさらに含む、項目１４〜１９のいずれか１項に記載の電子デバイス。
［項目２１］
実行されると、項目１〜７のいずれか１項に記載のメモリサブシステム内でインターフェースするための方法を実施するコンテンツが記憶されたコンピュータ可読記憶媒体を備える、製造物品。
［項目２２］
項目１〜７のいずれか１項に記載の方法を実行する動作を実施するための手段を備える、メモリサブシステム内でインターフェースするための装置。
【国際調査報告】
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