(57)【要約】  第１の周期信号（ＣＬＫＳ）と第２の周期信号（ＣＬＫＦＢ）との間のフェーズエラーを判定するフェーズエラー検出器（１３０）と、フェーズエラー検出器（１３０）から１以上の出力を受信してデジタル信号（ＦＴ  ＣＴ）を生成するカウンタ（１４０）と、デジタル信号を受信して、電流制御遅延ループ（１６０）を駆動する信号を生成するコントローラ（１５０）であって、電流制御遅延ループ（１６０）が第２の周期信号（ＣＬＫＦＢ）及びタイミング遅延信号（ＤＬＹ）を生成するコントローラと、を備えるシステムを開示する。
2017529026.tif 000002
【特許請求の範囲】
【請求項１】
タイミング遅延信号を生成するシステムであって、
第１の周期信号と第２の周期信号との間のフェーズエラーを判定するフェーズエラー検出器と、
前記フェーズエラー検出器から１以上の出力を受信して、デジタル信号を生成するカウンタと、
前記デジタル信号を受信し、電流制御遅延ループを駆動する信号を生成するコントローラであって、前記電流制御遅延ループが前記第２の周期信号と前記タイミング遅延信号を生成するコントローラと、を備えるシステム。
【請求項２】
前記第１の周期信号を生成する基準クロックをさらに備える、請求項１に記載のシステム。
【請求項３】
第３の周期信号に応答して、前記第１の周期信号を生成する分周器をさらに備える、請求項１に記載のシステム。
【請求項４】
前記第３の周期信号を生成する基準クロックをさらに備える、請求項３に記載のシステム。
【請求項５】
前記基準クロックが水晶発振器を備える、請求項４のシステム。
【請求項６】
前記第３の周期信号の周波数が前記第１の周期信号の周波数の整数倍である、請求項３に記載のシステム。
【請求項７】
前記デジタル信号が少なくとも４ビットを備える、請求項１に記載のシステム。
【請求項８】
前記デジタル信号が少なくとも８ビットを備える、請求項７に記載のシステム。
【請求項９】
前記カウンタが、ある出力がアサートされると前記デジタル信号をインクリメントし、別の出力がアサートされると前記デジタル信号をデクリメントする、請求項１に記載のシステム。
【請求項１０】
前記カウンタが、ある出力がアサートされると前記デジタル信号をインクリメントし、別の出力がアサートされると前記デジタル信号をデクリメントする、請求項２に記載のシステム。
【請求項１１】
前記カウンタが、ある出力がアサートされると前記デジタル信号をインクリメントし、別の出力がアサートされると前記デジタル信号をデクリメントする、請求項３に記載のシステム。
【請求項１２】
前記カウンタが、ある出力がアサートされると前記デジタル信号をインクリメントし、別の出力がアサートされると前記デジタル信号をデクリメントする、請求項４に記載のシステム。
【請求項１３】
前記カウンタが、ある出力がアサートされると前記デジタル信号をインクリメントし、別の出力がアサートされると前記デジタル信号をデクリメントする、請求項５に記載のシステム。
【請求項１４】
前記第１の周期信号のサイクルの開始後、ある時間間隔が経過した後で前記タイミング遅延信号がアサートされ、前記時間間隔が前記第１の周期信号の前記期間の所定部分である、請求項１に記載のシステム。
【請求項１５】
前記第１の周期信号のサイクルの開始後、ある時間間隔が経過した後で前記タイミング遅延信号がアサートされ、前記時間間隔が前記第１の周期信号の前記期間の所定部分である、請求項２に記載のシステム。
【請求項１６】
前記第１の周期信号のサイクルの開始後、ある時間間隔が経過した後で前記タイミング遅延信号がアサートされ、前記時間間隔が前記第１の周期信号の前記期間の所定部分である、請求項３に記載のシステム。
【請求項１７】
前記第１の周期信号のサイクルの開始後、ある時間間隔が経過した後で前記タイミング遅延信号がアサートされ、前記時間間隔が前記第１の周期信号の前記期間の所定部分である、請求項４に記載のシステム。
【請求項１８】
タイミング遅延信号を生成するシステムであって、
前記第１の周期信号を生成する基準クロックと、
前記第１の周期信号の周波数の所定部分である周波数の第２の周期信号を生成する分周器と、
前記第２の周期信号と第３の周期信号との間のフェーズエラーを判定するフェーズエラー検出器と、
前記フェーズエラー検出器から１以上の出力を受信して、デジタル信号を生成するカウンタと、
前記デジタル信号を受信し、電流制御遅延ループを駆動する信号を生成するコントローラであって、前記電流制御遅延ループが前記第３の周期信号と前記タイミング遅延信号を生成するコントローラと、を備えるシステム。
【請求項１９】
前記第１の周期信号のサイクルの開始後、ある時間間隔が経過した後で前記タイミング遅延信号がアサートされ、前記時間間隔が前記第１の周期信号の前記期間の所定部分である、請求項１８に記載のシステム。
【請求項２０】
前記第２の周期信号のサイクルの開始後、ある時間間隔が経過した後で前記タイミング遅延信号がアサートされ、前記時間間隔が前記第２の周期信号の前記期間の所定部分である、請求項１８に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
デジタル制御遅延ロックループ基準生成装置用のシステム及び方法を開示する。
【背景技術】
【０００２】
電子装置にとって、超高速メモリ装置の需要はますます高まっている。たとえば、１６０ＭＨｚ超の速度でフラッシュメモリ装置からの読出し動作を実行することが要求されるシステムが企図されつつある。このようなシステムは、超精密なタイミングコントローラを必要とする。通常、従来技術のシステムは遅延ロックループ（ＤＬＬ）装置を利用する。ＤＬＬシステムは、遅延タイミングをロックする一定入力基準クロックを必要とする。入力基準クロックに不具合（雑音や電磁界干渉などによって生じる場合がある）があれば、入力基準クロックが１クロックサイクル又は２クロックサイクル間存在しないだけで、ＤＬＬシステムが誤ったロックを生成する可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
必要なのは、入力基準クロックが一時的に存在しないときに動作し続けることができる基準信号を生成する改良タイミングコントローラである。
【課題を解決するための手段】
【０００４】
デジタル制御遅延ロックループ基準生成装置用のシステム及び方法を開示する。システムは、入力基準クロックが一時的に存在しないときでも動作し続けることができる。
【図面の簡単な説明】
【０００５】
【図１】基準信号生成器の一実施形態を示す。
【図２】電流制御遅延ループの一実施形態を示す。
【図３】基準信号生成器の別の実施形態を示す。
【発明を実施するための形態】
【０００６】
基準信号生成システム１００の一実施形態を図１に示す。基準信号生成システム１００は、基準クロック１１０、分周器１２０、フェーズエラー検出器１３０、アップ／ダウンカウンタ１４０、混合コントローラ１５０、電流制御遅延ループ１６０を備え、図示されるように相互に接続される。
【０００７】
基準クロック１１０は、一定周波数のクロック信号である信号ラベルＲｅａｄ  Ｃｌｏｃｋを生成する。基準クロック１１０は、たとえば、従来技術において既知であるような水晶発振器を備えることができる。Ｒｅａｄ  Ｃｌｏｃｋの期間の一例が１０ｎｓである。
【０００８】
分周器１２０はＲｅａｄ  Ｃｌｏｃｋを受信し、一定周波数のクロック信号である信号ラベルＣＬＫＳを任意で生成し、このクロック信号はＲｅａｄ  Ｃｌｏｃｋの周波数の固定部分である。たとえば、Ｒｅａｄ  Ｃｌｏｃｋの期間が１０ｎｓであれば、分周器１２０は周波数をＸで割るように構成することができる。Ｘがたとえば４であれば、ＣＬＫＳの期間は４０ｎｓとなる。
【０００９】
フェーズエラー検出器１３０は、電流制御遅延ループ１６０からＣＬＫＳと信号ラベルＣＬＫＦＢを受信する。フェーズエラー検出器１３０は、ＣＬＫＦＢに対するＣＬＫＳの相対位相を比較する。２つの信号の位相がずれている場合、フェーズエラー検出器１３０はＵＰ出力又はＤＯＷＮ出力をアサートする。たとえば、ＣＬＫＳがＣＬＫＦＢと負の値で位相ずれしている場合、フェーズエラー検出器１３０はＵＰ信号をアサートすることができる。ＣＬＫＳがＣＬＫＦＢと正の値で位相ずれしている場合、フェーズエラー検出器１３０はＤＯＷＮ信号をアサートすることができる。２つの信号が同相であれば、ＵＰもＤＯＷＮもアサートされない。
【００１０】
アップ／ダウンカウンタ１４０がＵＰ信号とＤＯＷＮ信号を受信すると、アップ／ダウンカウンタがｎ＋１ビットを備えるデジタル信号ラベルＦＴ＿ＣＴ＜ｎ：０＞を生成する。ｎの値の一例は３である。ＦＴ＿ＣＴの値は最初に中間値位置に設定される。たとえば、ｎが３であれば、ＦＴ＿ＣＴの値は最初に１０００にセットしてもよい。その後、ＵＰ信号がアサートされる度に、ＦＴ＿ＣＴは１だけ増加され、ＤＯＷＮ信号がアサートされる度に、ＦＴ＿ＣＴが１だけ低減される。
【００１１】
混合コントローラ１５０がＦＴ＿ＣＴ信号を受信する。ＦＴ＿ＣＴの値に応答して、混合コントローラ１５０は出力、つまり、電流制御遅延ループ１６０が受信する信号ラベルＣＣＴＲＬの値を変更する。
【００１２】
電流制御遅延ループ１６０は信号ＣＣＴＲＬを受信して、ＣＣＴＲＬに応答して内部ゲートの選択を変更する。図２を参照すると、一実施形態では、電流制御遅延ループ１６０は、遅延セル２１０ａ、２１０ｂ、２１０ｃ、２１０ｄ、．．．２１０ｎ（ただし、ｎは整数である）として示される相互に直列な複数の遅延セル（１以上のゲートを備える）ゲートを備え、各遅延セル２１０ａ．．．２１０ｎはそれぞれ対応する電流源２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ、．．．２００ｎ（ただし、ｎは整数である）によって制御される。各電流源２２０ａ、．．．２２０ｎはマルチプレクサ２３０の出力ＭＵＸ＿ＯＵＴによって制御される。ＭＵＸ＿Ｏｕｔが使用するゲートの数を選択する。ＣＣＴＲＬがアサートされれば、電流制御遅延ループ１６０は、マルチプレクサ２２０を通じて使用される別のゲートを使用可能にする。これにより、最終ゲートから発せられる信号であるＣＬＫＦＢの遅延が増大される（あるいは、ゲートが使用不能な場合は低減される）。ＣＬＫＦＢの位相がＣＬＫＳの位相と合致すると、遅延（荷電流）がロック（固定）され、さらなる変更は必要ではない。
【００１３】
その間、電流制御遅延ループ１６０は信号ＲＥＦ及びＤＬＹ  ＰＵＬＳＥを生成することができる。ＲＥＦは信号ＣＬＫＳの所望の遅延バージョンである。たとえば、ＣＬＫＳの遅延バージョンである信号を、一定時間（たとえば、１０ｎｓの遅延）生成することが望ましいであろう。信号ＤＬＹ  ＰＵＬＳＥは所望の遅延が達成されたときにアサートされる（たとえば、ＣＬＫＳのサイクルの開始後、１０ｎｓ経過したときに始動することができる）。遅延量は、使用する遅延セル２１０ａ．．．２１０ｎの出力を決定することによって判定することができる。
【００１４】
従来技術と異なり、Ｒｅａｄ  Ｃｌｏｃｋが雑音やその他の事象によって破損される場合でも、システムは動作し続けることができる。具体的には、アップ／ダウンカウンタ１４０は、Ｒｅａｄ  Ｃｌｏｃｋが無傷であるときに出力されているＦＴ＿ＣＴの値を出力し続ける。電流制御遅延ループ１６０の遅延ループは動作し続ける。
【００１５】
分周器１２０が任意であることは当業者によって理解されるであろう。もしくは、設けられる場合、分周器１２０は、ＣＬＫＳがＲｅａｄ  Ｃｌｏｃｋ信号となるように１で割ることによって実行するよう構成することができる。
【００１６】
別の実施形態では、図２の設計の代わりに、電流制御遅延ループ１６０は、アナログ制御信号としてＣＣＴＲＬを使用し、ＣＣＴＲＬの電流値を用いて遅延チェーンを制御するように構成することができる。
【００１７】
別の実施形態を図３に示す。図３は、基準信号生成システム１００と類似する基準信号生成システム２００を示すが、電流制御遅延ループ１６０はフラッシュ読出しクロックも受信する。フラッシュ読出しクロックは、クロック信号とフラッシュ読出しイネーブル信号の組み合わせである。信号ＣＣＴＲＬを使用して電流制御遅延ループ１６０内のスレーブ遅延チェーンを制御し、フラッシュ読出しクロックはフラッシュタイミング制御信号を生成し、該制御信号を利用して、フラッシュメモリアレイからのデータの読み出しを制御することができる。
【００１８】
本明細書における本発明に対する言及は、いかなる請求項又は請求項の用語の範囲も限定することを意図するものではなく、代わりに請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。本明細書で使用されるとおり、用語「〜の上方に（over）」及び「〜の上に（on）」の両方は、「直接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。たとえば、「基板の上方に」要素を形成することは、中間の材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間の材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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