(57)【要約】遅延制御のためのシステム及び方法が本明細書で説明される。一実施形態では、遅延システムは、第２の遅延回路に電圧バイアスを供給し、更新レートで電圧バイアスを更新するように構成された第１の遅延回路を備え、ここにおいて、電圧バイアスは、第２の遅延回路の遅延を制御する。遅延システムはまた、第１の遅延回路の更新レートを調整するように構成された更新コントローラを備える。例えば、更新コントローラは、遅延システムを組み込んでいるメモリインターフェースのタイミング要件に基づいて更新レートを調整し得る。更新レートは、タイミング要件がより緩和されると、電力を低減するために低減され得、タイミング要件がより厳しくなると増加され得る。【選択図】  図７
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【特許請求の範囲】
【請求項１】
遅延システムであって、
第２の遅延回路に電圧バイアスを供給し、更新レートで前記電圧バイアスを更新するように構成された第１の遅延回路と、ここにおいて、前記電圧バイアスは、前記第２の遅延回路の遅延を制御する、
前記第１の遅延回路の前記更新レートを調整するように構成された更新コントローラと
を備える遅延システム。
【請求項２】
前記更新コントローラは、前記第２の遅延回路によって遅延されている信号のデータレートに基づいて前記更新レートを調整するように構成される、
請求項１に記載の遅延システム。
【請求項３】
前記更新コントローラは、前記信号の前記データレートが第１のデータレートに略等しい場合、前記更新レートを第１の更新レートに設定し、前記信号の前記データレートが第２のデータレートに略等しい場合、前記更新レートを第２の更新レートに設定するように構成され、前記第１のデータレートは、前記第２のデータレートよりも低く、前記第１の更新レートは、前記第２の更新レートよりも低い、請求項２に記載の遅延システム。
【請求項４】
前記第１の遅延回路は、基準クロックに基づいて前記電圧バイアスを更新するように構成され、ここで、前記更新レートは、前記基準クロックのＮ個の周期あたり１回の前記電圧バイアスの更新に略等しく、Ｎは整数であり、前記更新コントローラは、Ｎを調整するように構成される、請求項１に記載の遅延システム。
【請求項５】
前記更新コントローラは、前記第２の遅延回路によって遅延されている信号のデータレートが第１のデータレートに略等しい場合、Ｎを第１の値に設定し、前記信号の前記データレートが第２のデータレートに略等しい場合、Ｎを第２の値に設定するように構成され、前記第１のデータレートは、前記第２のデータレートよりも低く、Ｎの前記第１の値は、Ｎの前記第２の値よりも大きい、請求項４に記載の遅延システム。
【請求項６】
前記第１の遅延回路は、
前記電圧バイアスの更新ごとに、基準クロックからパルス対を生成するように構成された更新回路と、ここにおいて、各パルス対は、第１のパルス及び第２のパルスを備え、前記第１のパルスは、前記第２のパルスに対して前記基準クロックの略１周期ぶん遅延されている、
各パルス対の前記第２のパルスを前記電圧バイアスによって制御された量ぶん遅延させるように構成された電圧制御型遅延回路と、
パルス対ごとに、それぞれの前記第１のパルスとそれぞれの遅延された前記第２のパルスとの間の位相誤差を検出するように構成された位相周波数検出器と、
それぞれの検出された前記位相誤差に基づいて、パルス対ごとに前記電圧バイアスを更新するように構成された電圧バイアスコントローラと
を備える、請求項１に記載の遅延システム。
【請求項７】
前記更新回路は、前記基準クロックのＮ個の周期あたり１つのパルス対というレートで前記パルス対を生成するように構成され、Ｎは整数であり、前記更新コントローラは、Ｎを調整するように構成される、請求項６に記載の遅延システム。
【請求項８】
前記更新コントローラは、前記第２の遅延回路によって遅延されている信号のデータレートが第１のデータレートに略等しい場合、Ｎを第１の値に設定し、前記信号の前記データレートが第２のデータレートに略等しい場合、Ｎを第２の値に設定するように構成され、前記第１のデータレートは、前記第２のデータレートよりも低く、Ｎの前記第１の値は、Ｎの前記第２の値よりも大きい、請求項７に記載の遅延システム。
【請求項９】
前記電圧バイアスによって制御される前記第２の遅延回路の前記遅延は、前記第２の遅延回路のステップ遅延であり、前記第２の遅延回路は、信号を前記ステップ遅延の倍数ぶん遅延させるように構成される、請求項１に記載の遅延システム。
【請求項１０】
遅延制御のための方法であって、
遅延回路に電圧バイアスを供給することと、ここにおいて、前記電圧バイアスは、前記遅延回路の遅延を制御する、
更新レートで前記電圧バイアスを更新することと、
前記更新レートを調整することと
を備える方法。
【請求項１１】
前記更新レートを調整することは、前記遅延回路によって遅延されている信号のデータレートに基づいて前記更新レートを調整することを備える、請求項１０に記載の方法。
【請求項１２】
前記更新レートを調整することは、
前記信号の前記データレートが第１のデータレートに略等しい場合、前記更新レートを第１の更新レートに設定することと、
前記信号の前記データレートが第２のデータレートに略等しい場合、前記更新レートを第２の更新レートに設定することと
を備え、
前記第１のデータレートは、前記第２のデータレートよりも低く、前記第１の更新レートは、前記第２の更新レートよりも低い、
請求項１１に記載の方法。
【請求項１３】
前記電圧バイアスを更新することは、基準クロックに基づいて前記電圧バイアスを更新することを備え、ここで、前記更新レートは、前記基準クロックのＮ個のあたり１回の前記電圧バイアスの更新に略等しく、Ｎは整数であり、前記更新レートを調整することは、Ｎを調整することを備える、請求項１０に記載の方法。
【請求項１４】
前記更新レートを調整することは、
前記遅延回路によって遅延されている信号のデータレートが第１のデータレートに略等しい場合、Ｎを第１の値に設定することと
前記信号の前記データレートが第２のデータレートに略等しい場合、Ｎを第２の値に設定することと
を備え、
前記第１のデータレートは、前記第２のデータレートよりも低く、Ｎの前記第１の値は、Ｎの前記第２の値よりも大きい、
請求項１３に記載の方法。
【請求項１５】
前記電圧バイアスを更新することは、
前記電圧バイアスの更新ごとに、基準クロックからパルス対を生成することと、ここにおいて、各パルス対は、第１のパルス及び第２のパルスを備え、前記第１のパルスは、前記第２のパルスに対して前記基準クロックの略１周期ぶん遅延されている、
各パルス対の前記第２のパルスを前記電圧バイアスによって制御された量ぶん遅延させることと、
パルス対ごとに、それぞれの前記第１のパルスとそれぞれの遅延された前記第２のパルスとの間の位相誤差を検出することと、
それぞれの検出された前記位相誤差に基づいて、パルス対ごとに前記電圧バイアスを更新することと
を備える、請求項１０に記載の方法。
【請求項１６】
前記遅延回路に第２の電圧バイアスを供給することと、ここにおいて、前記第２の電圧バイアスはまた、前記遅延回路の前記遅延を制御する、
前記更新レートで前記第２の電圧バイアスを更新することと
を更に備える、請求項１０に記載の方法。
【請求項１７】
遅延制御のための装置であって、
遅延回路に電圧バイアスを供給するための手段と、ここにおいて、前記電圧バイアスは、前記遅延回路の遅延を制御する、
更新レートで前記電圧バイアスを更新するための手段と、
前記更新レートを調整するための手段と
を備える装置。
【請求項１８】
前記更新レートを調整するための前記手段は、前記遅延回路によって遅延されている信号のデータレートに基づいて前記更新レートを調整するための手段を備える、請求項１７に記載の装置。
【請求項１９】
前記更新レートを調整するための前記手段は、
前記信号の前記データレートが第１のデータレートに略等しい場合、前記更新レートを第１の更新レートに設定するための手段と、
前記信号の前記データレートが第２のデータレートに略等しい場合、前記更新レートを第２の更新レートに設定するための手段と
を備え、
前記第１のデータレートは、前記第２のデータレートよりも低く、前記第１の更新レートは、前記第２の更新レートよりも低い、
請求項１８に記載の装置。
【請求項２０】
前記電圧バイアスを更新するための前記手段は、基準クロックに基づいて前記電圧バイアスを更新するための手段を備え、ここで、前記更新レートは、前記基準クロックのＮ個の周期あたり１回の前記電圧バイアスの更新に略等しく、Ｎは整数であり、前記更新レートを調整するための前記手段は、Ｎを調整するための手段を備える、請求項１７に記載の装置。
【請求項２１】
前記更新レートを調整するための前記手段は、
前記遅延回路によって遅延されている信号のデータレートが第１のデータレートに略等しい場合、Ｎを第１の値に設定するための手段と、
前記信号の前記データレートが第２のデータレートに略等しい場合、Ｎを第２の値に設定するための手段と
を備え、
前記第１のデータレートは、前記第２のデータレートよりも低く、Ｎの前記第１の値は、Ｎの前記第２の値よりも大きい、
請求項２０に記載の装置。
【請求項２２】
前記電圧バイアスを更新するための前記手段は、
前記電圧バイアスの更新ごとに、基準クロックからパルス対を生成するための手段と、ここにおいて、各パルス対は、第１のパルス及び第２のパルスを備え、前記第１のパルスは、前記第２のパルスに対して前記基準クロックの略１周期ぶん遅延されている、
各パルス対の前記第２のパルスを前記電圧バイアスによって制御された量ぶん遅延させるための手段と、
パルス対ごとに、それぞれの前記第１のパルスとそれぞれの遅延された前記第２のパルスとの間の位相誤差を検出するための手段と、
それぞれの検出された前記位相誤差に基づいて、パルス対ごとに前記電圧バイアスを更新するための手段と
を備える、請求項１７に記載の装置。
【請求項２３】
前記遅延回路に第２の電圧バイアスを供給するための手段と、ここにおいて、前記第２の電圧バイアスはまた、前記遅延回路の前記遅延を制御する、
前記更新レートで前記第２の電圧バイアスを更新するための手段と
を更に備える、請求項１７に記載の装置。
【請求項２４】
メモリインターフェースであって、
信号を遅延するように構成された第１の遅延回路と、ここにおいて、前記信号は、データ信号及びデータストローブ信号のうちの１つを備える、
前記第１の遅延回路に電圧バイアスを供給し、更新レートで前記電圧バイアスを更新するように構成された第２の遅延回路と、ここにおいて、前記電圧バイアスは、前記第１の遅延回路の遅延を制御する、
前記第２の遅延回路の前記更新レートを調整するように構成された更新コントローラと
を備えるメモリインターフェース。
【請求項２５】
前記更新コントローラは、前記信号のデータレートに基づいて前記更新レートを調整するように構成される、
請求項２４に記載のメモリインターフェース。
【請求項２６】
前記更新コントローラは、前記信号の前記データレートが第１のデータレートに略等しい場合、前記更新レートを第１の更新レートに設定し、前記信号の前記データレートが第２のデータレートに略等しい場合、前記更新レートを第２の更新レートに設定するように構成され、前記第１のデータレートは、前記第２のデータレートよりも低く、前記第１の更新レートは、前記第２の更新レートよりも低い、請求項２５に記載のメモリインターフェース。
【請求項２７】
前記第２の遅延回路は、基準クロックに基づいて前記電圧バイアスを更新するように構成され、ここで、前記更新レートは、前記基準クロックのＮ個の周期あたり１回の前記電圧バイアスの更新に略等しく、Ｎは整数であり、前記更新コントローラは、Ｎを調整するように構成される、請求項２４に記載のメモリインターフェース。
【請求項２８】
前記更新コントローラは、前記信号のデータレートが第１のデータレートに略等しい場合、Ｎを第１の値に設定し、前記信号の前記データレートが第２のデータレートに略等しい場合、Ｎを第２の値に設定するように構成され、前記第１のデータレートは、前記第２のデータレートよりも低く、Ｎの前記第１の値は、Ｎの前記第２の値よりも大きい、請求項２７に記載のメモリインターフェース。
【請求項２９】
前記第２の遅延回路は、
前記電圧バイアスの更新ごとに、基準クロックからパルス対を生成するように構成された更新回路と、ここにおいて、各パルス対は、第１のパルス及び第２のパルスを備え、前記第１のパルスは、前記第２のパルスに対して前記基準クロックの略１周期ぶん遅延されている、
各パルス対の前記第２のパルスを前記電圧バイアスによって制御された量ぶん遅延させるように構成された電圧制御型遅延回路と、
パルス対ごとに、それぞれの前記第１のパルスとそれぞれの遅延された前記第２のパルスとの間の位相誤差を検出するように構成された位相周波数検出器と、
それぞれの検出された前記位相誤差に基づいて、パルス対ごとに前記電圧バイアスを更新するように構成された電圧バイアスコントローラと
を備える、請求項２４に記載のメモリインターフェース。
【請求項３０】
前記電圧バイアスによって制御される前記第１の遅延回路の前記遅延は、前記第１の遅延回路のステップ遅延であり、前記第１の遅延回路は、前記信号を前記ステップ遅延の倍数ぶん遅延させるように構成される、請求項２４に記載のメモリインターフェース。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本開示の態様は一般にメモリに関し、より具体的には、メモリインターフェースのためのプログラマブル電力に関する。
【背景技術】
【０００２】
[0002]チップは、チップ上の回路（例えば、メモリコントローラ）を、ダブルデータレートダイナミックランダムアクセスメモリ（ＤＤＲ ＤＲＡＭ）、等の外部メモリデバイスとインターフェースするためのメモリインターフェースを含み得る。メモリインターフェースは、メモリインターフェースにおいて信号（例えば、データ信号）のタイミングを調整するための遅延回路を含み得る。例えば、メモリインターフェースは、（例えば、メモリインターフェースと外部のメモリデバイスとの間のデータ線の長さの不一致による）データ信号間のスキューを補償するために遅延回路を含み得る。別の例では、メモリインターフェースは、データサンプリングに使用されるデータストローブ信号を、データ信号の偏移間の中心に置くために遅延回路を含み得る。
【発明の概要】
【０００３】
[0003]以下には、１つ又は複数の実施形態の基本的な理解を提供するために、そのような実施形態の簡略化された概要が提示される。この概要は予期される全ての実施形態の広範囲に及ぶ概観ではなく、全ての実施形態のキー又は不可欠な要素を識別することも、任意の又は全ての実施形態の範囲を描写することも意図しない。その唯一の目的は、後に提示されるより詳細な説明の前置きとして、１つ又は複数の実施形態の幾つかの概念を簡略化された形式で提示することである。
【０００４】
[0004]ある態様によれば、遅延システムが本明細書で説明される。遅延システムは、第２の遅延回路に電圧バイアスを供給することと、ここにおいて、電圧バイアスは、第２の遅延回路の遅延を制御する、更新レートで電圧バイアスを更新することとを行うように構成された第１の遅延回路を備え得る。遅延システムはまた、第１の遅延回路の更新レートを調整するように構成された更新コントローラを備える。
【０００５】
[0005]第２の態様は、遅延制御のための方法に関する。方法は、遅延回路に電圧バイアスを供給することを備え、ここにおいて、電圧バイアスは、遅延回路の遅延を制御する。方法はまた、更新レートで電圧バイアスを更新することと、更新レートを調整することとを備える。
【０００６】
[0006]第３の態様は、遅延制御のための装置に関する。装置は、遅延回路に電圧バイアスを供給するための手段を備え、ここにおいて、電圧バイアスは、遅延回路の遅延を制御する。装置はまた、更新レートで電圧バイアスを更新するための手段と、更新レートを調整するための手段とを備える。
【０００７】
[0007]第４の態様は、メモリインターフェースに関する。メモリインターフェースは、信号を遅延させるように構成された第１の遅延回路を備え、ここにおいて、信号は、データ信号及びデータストローブ信号のうちの１つを備える。メモリインターフェースはまた、第１の遅延回路に電圧バイアスを供給することと、ここにおいて、電圧バイアスは、第１の遅延回路の遅延を制御する、更新レートで電圧バイアスを更新することとを行うように構成された第２の遅延回路を備える。メモリインターフェースは更に、第２の遅延回路の更新レートを調整するように構成された更新コントローラを備える。
【０００８】
[0008]前述した目的及び関連する目的を達成するために、１つ又は複数の実施形態は、下文で十分に説明され、特許請求の範囲において具体的に示される特徴を備える。以下の説明及び添付図面は、１つ又は複数の実施形態の特定の実例となる態様を詳細に示す。しかしならが、これらの態様は、様々な実施形態の原理が用いられ得る様々な方法のほんの一部しか示さず、説明される実施形態は、そのような態様及びそれらの等化物の全てを含むことが意図される。
【図面の簡単な説明】
【０００９】
【図１】[0009]図１は、外部メモリデバイスとインターフェースするためのメモリインターフェースの例を示す。
【図２】[0010]図２は、データ信号とデータストローブとの間のタイミングの例を例示するタイミング図である。
【図３】[0011]図３は、本開示の実施形態に係る、マスタ−スレーブアーキテクチャの例を示す。
【図４】[0012]図４は、本開示の実施形態に係る、スレーブ遅延回路の例を示す。
【図５】[0013]図５は、本開示の実施形態に係る、マスタ遅延回路の例を示す。
【図６】[0014]図６は、本開示の実施形態に係る、クロック遅延回路の例を示す。
【図７】[0015]図７は、本開示の実施形態に係る、プログラマブル電力を有するマスタ遅延回路を示す。
【図８】[0016]図８は、本開示の実施形態に係る、電圧バイアスが２つのクロック周期ごとに更新される例を例示するタイミング図である。
【図９】[0017]図９は、本開示の実施形態に係る、電圧バイアスが４つのクロック周期ごとに更新される例を例示するタイミング図である。
【図１０】[0018]図１０は、本開示の実施形態に係る、電圧バイアスが４つのクロック周期ごとに更新される別の例を例示するタイミング図である。
【図１１】[0019]図１１は、本開示の実施形態に係る、更新回路の例示的な実装形態を示す。
【図１２】[0020]図１２は、本開示の実施形態に係る、ループロッキングの例を例示するタイミング図である。
【図１３】[0021]図１３は、本開示の別の実施形態に係る、スレーブ遅延回路の例示的な実装形態を示す。
【図１４Ａ】[0022]図１４Ａは、図１３のスレーブ遅延回路を通る異なる遅延経路の例を示す。
【図１４Ｂ】図１４Ｂは、図１３のスレーブ遅延回路を通る異なる遅延経路の例を示す。
【図１５】[0023]図１５は、本開示の実施形態に係る、電圧制御型遅延を有するＮＡＮＤゲートの例示的な実装形態を示す。
【図１６】[0024]図１６は、本開示の別の実施形態に係る、マスタ遅延回路の例示的な実装形態を示す。
【図１７】[0025]図１７は、本開示の別の実施形態に係る、クロック遅延回路の例示的な実装形態を示す。
【図１８】[0026]図１８は、本開示の実施形態に係る、クロック遅延回路の第１の遅延段及び第２の遅延段の出力を例示するタイミング図である。
【図１９】[0027]図１９は、本開示の実施形態に係る、カウント回路の例示的な実装形態を示す。
【図２０】[0028]図２０は、本開示の実施形態に係る、リセット論理回路の例示的な実装形態を示す。
【図２１】[0029]図２１は、本開示の別の実施形態に係る、更新回路の例示的な実装形態を示す。
【図２２】[0030]図２２は、本開示の実施形態に係る、遅延制御のための方法を例示するフロー図である。
【発明の詳細な説明】
【００１０】
[0031]添付の図面に関連して以下に示される詳細な説明は、様々な構成の説明を意図としており、本明細書で説明される概念が実施され得る唯一の構成を表すことを意図するものではない。詳細な説明は、様々な概念の完全な理解を提供するために特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施され得ることは当業者には明らかであろう。幾つかの事例では、そのような概念を曖昧にしないために、周知の構造及び構成要素がブロック図の形式で示される。
【００１１】
[0032]チップは、チップ上の回路（例えば、メモリコントローラ）と、ＤＤＲ ＤＲＡＭ等の外部メモリデバイスとインターフェースするためのメモリインターフェースを含み得る。図１は、チップを外部メモリデバイス（図示されない）とインターフェースするための例示的なメモリインターフェース１００を示す。メモリインターフェース１００は、第１の複数のフリップフロップ１１５（１）−１１５（ｎ）、第１の複数のデスキュー回路１２０（１）−１２０（ｎ）、第２の複数のフリップフロップ１３５（１）−１３５（ｎ）、第２の複数のデスキュー回路１４５（１）−１４５（ｎ）、第１の遅延回路１２５及び第２の遅延回路１４０を含む。
【００１２】
[0033]書込み動作中、第１の複数のフリップフロップ１１５（１）−１１５（ｎ）は、複数のデータ信号１１７（１）−１１７（ｎ）を同時に（in parallel）受ける。各フリップフロップ１１５（１）−１１５（ｎ）はまた、受信データ信号（incoming data signals）１１７（１）−１１７（ｎ）の半分の周波数を有する周期的な信号であり得るデータストローブ信号１１９を受ける。各フリップフロップ１１５（１）−１１５（ｎ）は、データストローブ信号１１９の立ち上がりエッジ及び立ち下がりエッジ上でそれぞれのデータ信号１１７（１）−１１７（ｎ）からデータビットを取込み、取込まれたデータビットをそれぞれのデスキュー回路１２０（１）−１２０（ｎ）に出力し、これは、以下でより詳細に説明される。
【００１３】
[0034]データストローブ信号１１９はまた、第１の遅延回路１２５に入力される。第１の遅延回路１２５の前に、データストローブ信号１１９のエッジは、フリップフロップ１１５（１）−１１５（ｎ）の出力データ信号１１８（１）−１１８（ｎ）の遷移と大まかに揃えられる。これは、各フリップフロップ１１５（１）−１１５（ｎ）が、データストローブ信号１１９の立ち上がりエッジ及び立ち下がりエッジ上で、それぞれの出力データ信号１１８（１）−１１８（ｎ）のデータビットを捕獲するためである。第１の遅延回路１２５は、遅延データストローブ信号１２１のエッジが、出力データ信号１１８（１）−１１８（ｎ）の遷移間の略中心に置かれるように、１周期の４分の１だけデータストローブ信号１１９を遅延させる。
【００１４】
[0035]図２は、出力データ信号１１８のうちの１つとデータストローブ信号１１９との間のタイミング関係性の簡略化された例を示す。この例では、データストローブ信号１１９の立ち上がりエッジ２２０及び立ち下がりエッジ２２２が、出力データ信号１１８の遷移２１０と大まかに揃えられる。１周期の４分の１（Ｔ／４）だけ遅延された後、データストローブ信号１２１の立ち上がりエッジ２２０及び立ち下がりエッジ２２２は、図２に示されるように、出力データ信号１１８の遷移２１０間の略中心に置かれる。メモリデバイスは、データストローブ信号１２１のエッジにおいてデータ信号をサンプリングする。データストローブ信号１２１のエッジをデータ信号の遷移間の中心に置くことは、メモリデバイスが、データ信号の有効データウィンドウ内でデータ信号をサンプリングすることを確実にすることを助ける。
【００１５】
[0036]各デスキュー回路１２０（１）−１２０（ｎ）は、メモリインターフェース１００からメモリデバイス（例えば、ＤＤＲ ＤＲＡＭ）に移動する際のデータ信号間のスキューを補償するために、少量の遅延をそれぞれのデータ信号１１８（１）−１１８（ｎ）に追加する。スキューは、データ信号をメモリデバイスに転送するために使用される線の長さの不一致及び／又は別の理由によるものであり得る。それぞれのデスキュー回路１２０（１）−１２０（ｎ）によって遅延された後、各出力データ信号は、それぞれの双方向データ線ＤＱ０−ＤＱｎ−１上でメモリデバイスに出力される。データストローブ信号１２１は、双方向ストローブ線ＤＱＳ上でメモリデバイスに出力される。メモリデバイスは、メモリインターフェース１００から受けたデータ信号をサンプリングするために、データストローブ信号１２１を使用する。
【００１６】
[0037]読取り動作中、メモリインターフェース１００は、双方向データ線ＤＱ０−ＤＱｎ−１を介してメモリデバイスから複数のデータ信号１３２（１）−１３２（ｎ）を、双方向ストローブ線ＤＱＳを介してメモリデバイスからデータストローブ信号１３４を受ける。第２の複数のデスキュー回路１４５（１）−１４５（ｎ）の各々は、データ信号１３２（１）−１３２（ｎ）のうちの１つを受け、データ信号間のスキューを補償するために少量の遅延をそれぞれのデータ信号に追加する。
【００１７】
[0038]メモリデバイスからのデータストローブ信号１３４は、このデータストローブ信号１３４を１周期の４分の１ぶん遅延させる第２の遅延回路１４０に入力される。これは、メモリデバイスが、データストローブ信号１３４のエッジがデータ信号１３２（１）−１３２（ｎ）の遷移と揃えられた状態でデータストローブ信号１３４を出力するからである。データストローブ信号１３４を１周期の４分の１だけ遅延させることで、第２の遅延回路１４０は、遅延データストローブ信号１３６のエッジを、データ信号１３２（１）−１３２（ｎ）の遷移間の略中心に置く。
【００１８】
[0039]次に、遅延データストローブ１３６は、第２の複数のフリップフロップ１３５（１）−１３５（ｎ）の各々のクロック入力に入力される。例えば、遅延データストローブ信号１３６は、クロックツリーを使用して、フリップフロップ１３５（１）−１３５（ｎ）のクロック入力に分散され得る。各フリップフロップ１３５（１）−１３５（ｎ）は、遅延データストローブ信号１３６の立ち上がりエッジ及び立ち下がりエッジ上でそれぞれのデスキュー回路１４５（１）−１４５（ｎ）の出力１３８（１）−１３８（ｎ）からデータビットを取込む。結果として得られる出力データ信号１４２（１）−１４２（ｎ）は、更なる処理のために、メモリインターフェース１００内の追加の回路（図示されない）に送られ得る。
【００１９】
[0040]メモリインターフェース１００は、複数のデータレートをサポートし得、データがメモリデバイスに送られ、そこから受けられるレートは、動的に調整される。例えば、データレートは、高データレートを必要とするアプリケーションの場合、増やされ得、高データレートを必要としないアプリケーションの場合、減らされ得る。データレートが変化すると、遅延回路１２５及び１４０の遅延は、相応に調整される必要がある。例えば、データレートが倍にされると、データストローブ信号１１９の周期は半分に低減される。この例では、データストローブ信号１１９に対して１周期の４分の１の遅延を維持するために、第１の遅延回路１２５の遅延が半分に低減される。別の例では、データレートが半分に低減されると、データストローブ信号１１９の周期は、倍にされる。この例では、データストローブ信号１１９に対して１周期の４分の１の遅延を維持するために、第１の遅延回路１２５の遅延が倍にされる。
【００２０】
[0041]図３は、メモリインターフェース（例えば、メモリインターフェース１００）内の、制御遅延を提供するためのマスタ−スレーブアーキテクチャ３００の例を示す。マスタ−スレーブアーキテクチャ３００は、１つのマスタ遅延回路３１０と、複数のスレーブ遅延回路３１５（１）−３１５（ｍ）とを備える。各スレーブ遅延回路３１５（１）−３１５（ｍ）は、ステップ遅延（step delay）の倍数である遅延を提供し、ここでは、ステップ遅延は、マスタ遅延回路３１０からの電圧バイアスによって制御される。マスタ遅延回路３１０は、以下で更に説明されるように、スレーブ遅延回路３１５（１）−３１５（ｍ）に対して所望のステップ遅延を維持するために、（例えば、水晶発振器からの）基準クロックに基づいて電圧バイアスを調整する。スレーブ遅延回路３１５（１）−３１５（ｍ）は、図１に示される遅延回路１２５及び１４０並びにデスキュー回路１２０（１）−１２０（ｎ）及び１４５（１）−１４５（ｎ）を実装するために使用され得る。
【００２１】
[0042]図４は、スレーブ遅延回路３１５のうちの１つの例示的な実装形態を示す。スレーブ遅延回路３１５は、複数の遅延素子４４０（１）−４４０（ｐ）（例えば、バッファ）及びマルチプレクサ４５０を備える。遅延素子４４０（１）−４４０（ｐ）の各々は、マスタ遅延回路３１０からの電圧バイアスでバイアスが掛けられる。電圧バイアスは、各遅延素子４４０（１）−４４０（ｐ）の遅延を制御する。
【００２２】
[0043]遅延素子４４０（１）−４４０（ｐ）は、遅延チェーン４３０を形成するために直列に結合され、ここでは、各遅延素子４４０（１）−４４０（ｐ）の出力４４５（１）−４４５（ｐ）は、スレーブ遅延回路３１５の入力（「ＩＮ」と表される）において受ける信号に異なる量の遅延を提供する。より具体的には、各遅延素子４４０（１）−４４０（ｐ）の出力４４５（１）−４４５（ｐ）は、ステップ遅延の異なる倍数である遅延を提供し、ここで、ステップ遅延は、１つの遅延素子の遅延である。例えば、出力４４５（１）は、１つのステップ遅延に等しい遅延を提供し、出力４４５（２）は、２つのステップ遅延に等しい遅延を提供し、出力４４５（３）は、３つのステップ遅延に等しい遅延を提供する。
【００２３】
[0044]遅延素子４４０（１）−４４０（ｐ）の出力４４５（１）−４４５（ｐ）は、遅延コントローラ４６０の制御下で出力４４５（１）−４４５（ｐ）のうちの１つを選択するマルチプレクサ４５０に結合される。マルチプレクサ４５０は、選択された出力を、スレーブ遅延回路３１５の（「ＯＵＴ」と表される）出力に結合する。遅延コントローラ４６０は、所望の遅延に対応する、遅延素子４４０（１）−４４０（ｐ）の出力４４５（１）−４４５（ｐ）を選択するようマルチプレクサ４５０に命令することで、遅延回路３１５の遅延を制御する。
【００２４】
[0045]故に、遅延コントローラ４６０は、入力信号が通過する遅延素子４４０（１）−４４０（ｐ）の数を制御することで、スレーブ遅延回路３１５の遅延を調整する。これは、遅延コントローラ４６０が、ステップ遅延の倍数で遅延を制御することを可能にし、ここで、ステップ遅延は、１つの遅延素子の遅延である。ステップ遅延は、上述したように、マスタ遅延回路３１０からの電圧バイアスによって制御される。図４のスレーブ遅延回路３１５は、図１に示される遅延回路１２５及び１４０並びにデスキュー回路１２０（１）−１２０（ｎ）及び１４５（１）−１４５（ｎ）のうちのいずれか１つを実装するために使用され得る。スレーブ遅延回路の他の実装形態の例が以下に説明される。
【００２５】
[0046]図５は、マスタ遅延回路３１０の例示的な実装形態を示す。この例では、マスタ遅延回路３１０は、再タイミング回路５１０、クロック遅延回路５１５、位相周波数検出器（ＰＦＤ）５２０及び電圧バイアスコントローラ５２５を備える遅延ロックドループ（ＤＬＬ）である。以下で更に説明されるように、所望のステップ遅延を達成するために、マスタ遅延回路３１０の電圧バイアス出力は、フィードバックループ５１７によってクロック遅延回路５１５にフィードバックされる。
【００２６】
[0047]動作中、再タイミング回路５１０は、基準クロックを受け、この基準クロックを１クロック周期ぶん遅延させ、遅延基準クロックをＰＦＤ５２０の第１の入力５２２に出力する。再タイミング回路５１０はまた、基準クロックをクロック遅延回路５１５に出力する。クロック遅延回路５１５は、基準クロックを、フィードバックループ５１７によってマスタ遅延回路３１０の出力からクロック遅延回路５１５にフィードバックされる電圧バイアスによって制御された量ぶん遅延させる。クロック遅延回路５１５は、結果として得られた遅延基準クロックを、ＰＦＤ５２０の第２の入力５２４に出力する。
【００２７】
[0048]ＰＦＤ５２０は、第１の入力５２２と第２の入力５２４との間の位相誤差を検出し、検出された位相誤差に基づいて、位相誤差信号を電圧バイアスコントローラ５２５に出力する。電圧バイアス回路５２５は、位相誤差を低減する方向に電圧バイアスを調整する。電圧バイアス回路５２５は、チャージポンプ及びループフィルタが実装され得る。
【００２８】
[0049]位相誤差は、クロック遅延回路５１５の遅延が基準クロックの１周期に略等しいとき、ゼロに近づく。故に、電圧バイアスコントローラ５２５は、クロック遅延回路５１５の遅延が１クロック周期に略等しくなるように、電圧バイアスを調整する。一態様では、クロック遅延回路５１５は、スレーブ遅延回路３１５（１）−３１５（ｍ）のステップ遅延の倍数Ｍに略等しい遅延を有する。故に、この態様では、マスタ遅延回路３１０は、略Ｔ／Ｍのステップ遅延を維持するために、電圧バイアスを調整し、ここで、Ｔは、１クロック周期（サイクル）である。
【００２９】
[0050]一態様では、基準クロックは、水晶発振器（ＸＯ）によって供給される。水晶発振器は、温度、電圧及び／又はプロセスに対して略不変な基準クロックを生成することが可能である。マスタ遅延回路３１０が、電圧バイアスを調整するための基準として基準クロックを使用するため、マスタ遅延回路３１０は、温度、電圧、及び／又はプロセスに対して略不変なステップ遅延を維持するために、電圧バイアスを調整することができる。
【００３０】
[0051]図６は、クロック遅延回路５１５の例示的な実装形態を示す。この例では、クロック遅延回路５１５は、直列に結合されたＭ個の遅延素子６１０（１）−６１０（Ｍ）を備え、ここでは、各遅延素子６１０（１）−６１０（Ｍ）は、電圧バイアスコントローラ５２５からの電圧バイアスによってバイアスが掛けられる。クロック遅延回路５１５内の遅延素子６１０（１）−６１０（Ｍ）は、スレーブ遅延回路３１５（１）−３１５（ｍ）内の遅延素子４４０（１）−４４０（ｐ）の複製であり得る。
【００３１】
[0052]マスタ遅延回路３１０は、基準クロックの各周期中に電圧バイアスを更新し得る。具体的には、ＰＦＤ５２０は、各クロック周期（サイクル）中、第１の入力５２２と第２の入力５２４との間の位相誤差を検出し得、電圧バイアスを更新するために、検出された位相誤差を電圧バイアスコントローラ５２５に出力する。しかしながら、各クロック周期（サイクル）中、電圧バイアスを更新することは、比較的大量の電力を消費し得、これは、メモリインターフェースがモバイルデバイスに実装されるときバッテリ寿命を低減する。
【００３２】
[0053]本開示の実施形態は、マスタ遅延回路にプログラマブル電力を供給し、ここでは、マスタ遅延回路の電力消費は、マスタ遅延回路がスレーブ遅延回路への電圧バイアスを更新するレートを調整することで調整される。例えば、マスタ遅延回路は、以下で更に説明されるように、性能要件がより低い（例えば、より低いデータレートの）とき、電力消費を低減するために、より少ない頻度で電圧バイアスを更新し得る。
【００３３】
[0054]図７は、本開示の実施形態に係る、プログラマブル電力を有するマスタ遅延回路７１０を示す。マスタ遅延回路７１０は、クロック遅延回路５１５、位相周波数検出器（ＰＦＤ）５２０及び電圧バイアスコントローラ５２５を備える遅延ロックドループ（ＤＬＬ）である。マスタ遅延回路７１０は、更新回路７１２及び出力キャパシタ７３０を更に備える。
【００３４】
[0055]更新回路７１２は、更新コントローラ７５０からの制御信号Ｎに基づいてマスタ遅延回路７１０が電圧バイアスを更新するレートを制御するように構成され、ここで、Ｎは、プログラマブルであり、整数であり得る。より具体的には、更新回路７１２は、マスタ遅延回路７１０に、基準クロックのＮ個の周期（サイクル）ごとに電圧バイアスを更新させる（即ち、Ｎ個の周期あたり１回の電圧バイアス更新というレート）。例えば、Ｎが２に等しいとき、マスタ遅延回路７１０は、２つのクロック周期（サイクル）ごとに電圧バイアスを更新する。
【００３５】
[0056]更新回路７１２は、電圧バイアスが更新されるレートを調整することによってマスタ遅延回路７１０の電力消費を調整するために使用され得る。例えば、更新コントローラ７５０は、Ｎを増加させること（即ち、電圧バイアスが更新されるレートを低減すること）によって、マスタ遅延回路７１０の電力消費を低減し得る。
【００３６】
[0057]動作中、更新回路７１２は、基準クロックのＮ個の周期（サイクル）ごとに一対のパルスを出力する。パルスの各対は、Ｑパルス及びＺＱパルスを備え、ここでは、ＺＱパルスは、Ｑパルスに対して略１クロック周期ぶん遅延されている。パルスの対ごとに、更新回路７１２は、ＰＦＤ５２０の第１の入力５２２にＺＱパルスを出力し、クロック遅延回路５１５にＱパルスを出力する。クロック遅延回路５１５は、Ｑパルスを、フィードバックループ５１７によって電圧バイアスコントローラ５２５の出力からクロック遅延回路５１５にフィードバックされる電圧バイアスによって制御された量ぶん遅延させる。クロック遅延回路５１５は、結果として得られた遅延Ｑパルスを、ＰＦＤ５２０の第２の入力５２４に出力する。ＰＦＤ５２０は、ＺＱパルスと遅延Ｑパルスとの間の位相誤差を検出する。例えば、ＰＦＤ５２０は、ＺＱパルスの立ち上がりエッジと遅延Ｑパルスの立ち上がりエッジとの間の位相差分又はＺＱパルスの立ち下がりエッジと遅延Ｑパルスの立ち下がりエッジとの間の位相差分を検出することで、位相誤差を検出し得る。ＰＦＤ５２０は、検出された位相誤差に基づいて、電圧バイアスコントローラ５２５に位相誤差信号を出力する。電圧バイアス回路５２５は、位相誤差を低減する方向に電圧バイアスを調整する。
【００３７】
[0058]位相誤差は、クロック遅延回路５１５の遅延が基準クロックの１周期に略等しいとき、ゼロに近づく。故に、電圧バイアスコントローラ５２５は、クロック遅延回路５１５の遅延が１周期クロック周期に略等しくなるように、電圧バイアスを調整する。一実施形態では、クロック遅延回路５１５は、スレーブ遅延回路３１５（１）−３１５（ｍ）のステップ遅延の倍数Ｍに略等しい遅延を有する。故に、この実施形態では、マスタ遅延回路７１０は、略Ｔ／Ｍのステップ遅延を維持するために、Ｎ個のクロック周期（サイクル）ごとに電圧バイアスを更新し、ここで、Ｔは、１クロック周期（サイクル）である。
【００３８】
[0059]出力キャパシタ７３０は、更新から更新までの間（between updates）、電圧バイアスコントローラ５２５の出力に電圧バイアスを保持するために使用される。出力キャパシタ７３０における電圧バイアスは、電圧バイアスの更新から更新までの間にドリフトし得、結果としてスレーブ遅延回路３１５（１）−３１５（ｍ）にジッタを引き起こす。電圧バイアスは、更新から更新までの間の時間量が増加すると、より大きな量ぶんドリフトし得る。結果として、マスタ遅延回路７１０が電圧バイアスを更新するレートを低減すること（即ち、Ｎを増加させること）は、より低い性能（例えば、より高いジッタ）という犠牲を払って、電力消費を低減し得る。故に、マスタ遅延回路７１０の電力を低減することと、マスタ遅延回路７１０の性能との間のトレードオフが存在し得る。
【００３９】
[0060]この点において、更新コントローラ７５０は、特定のアプリケーションに対して依然として適切な性能を提供するレベルに、電圧バイアス更新のレートを低減する（故に、電力を低減する）ように構成され得る。例えば、メモリインターフェースが比較的低いデータレートで動作するとき、有効なデータウィンドウは比較的大きい。これは、メモリインターフェースのタイミング要件を緩和し、メモリインターフェースが、マスタ遅延回路７１０からのより低い性能（即ち、更新から更新までの間のより大きい電圧バイアスドリフト）を許容することを可能にする。このケースでは、更新コントローラ７５０は、電力消費を低減するために、電圧バイアス更新のレートを低減し（即ち、Ｎを増加させ）得る。メモリインターフェースが、より高いデータレートで動作するとき、有効データウィンドウはより小さく、メモリインターフェースのタイミング要件はより厳しくなる（例えば、メモリインターフェース内のフリップフロップはより少ないジッタを許容する）。このケースでは、更新コントローラ７５０は、マスタ遅延回路７１０の性能を向上させるために、電圧バイアス更新のレートを増加させ（即ち、Ｎを減少させ）得る。故に、電圧バイアスが更新されるレートは、高い性能が必要でないときは電力消費を低減するために低減され得、（例えば、より高いデータレートで）高い性能が必要とされるときには増加され得る。
【００４０】
[0061]２つの異なるＮ値についてのマスタ遅延回路７１０の例示的な動作が、ここから、図８及び９に関連して説明されるだろう。図８は、Ｎが２に等しい例を例示するタイミング図である。この例では、更新回路７１２は、基準クロックの２つの周期（サイクル）ごとに一対のパルス８１０（１）−８１０（３）を出力する。パルス８１０（１）−８１０（３）の各対は、クロック遅延回路５１５へのＱパルス出力と、ＰＦＤ５２０の第１の入力５２２へのＺＱパルス出力とを備え、ここで、ＺＱパルスは、Ｑパルスに対して略１クロック周期ぶん遅延されている。
【００４１】
[0062]図８はまた、Ｑパルスがクロック遅延回路５１５によって遅延された後の各Ｑパルスを示す。パルスの対ごとに、ＰＦＤ５２０は、（図８に示されるように）それぞれのＺＱパルスとそれぞれの遅延Ｑパルスとの間の位相誤差を検出し、電圧バイアスコントローラ５２５は、検出された位相誤差に基づいて、電圧バイアスを更新する。この例では、マスタ遅延回路７１０は、位相誤差を検出し、基準クロックの２つの周期（サイクル）ごとに、検出された位相誤差に基づいて電圧バイアスを更新する。
【００４２】
[0063]図８は、各遅延ＱパルスがそれぞれのＺＱパルスに対して早い（それぞれのＺＱパルスに先行する）例を示すが、遅延Ｑパルスが、それぞれのＺＱパルスに対して遅い可能性があることは認識されるべきである。遅延Ｑパルスが早いケースでは、電圧バイアスコントローラ５２５は、位相誤差を低減するために、クロック遅延回路５１５の遅延を増加させる。遅延Ｑパルスが遅いケースでは、電圧バイアスコントローラ５２５は、位相誤差を低減するために、クロック遅延回路５１５の遅延を減少させる。
【００４３】
[0064]図９は、Ｎが４に等しい例を例示するタイミング図である。この例では、更新回路７１２は、基準クロックの４つの周期（サイクル）ごとに一対のパルス９１０（１）−９１０（３）を出力する。パルス９１０（１）−９１０（３）の各対は、クロック遅延回路５１５へのＱパルス出力と、ＰＦＤ５２０の第１の入力５２２へのＺＱパルス出力とを備え、ここで、ＺＱパルスは、Ｑパルスに対して略１クロック周期ぶん遅延されている。
【００４４】
[0065]図９はまた、Ｑパルスがクロック遅延回路５１５によって遅延された後の各Ｑパルスを示す。パルスの対ごとに、ＰＦＤ５２０は、（図９に示されるように）それぞれのＺＱパルスとそれぞれの遅延Ｑパルスとの間の位相誤差を検出し、電圧バイアスコントローラ５２５は、検出された位相誤差に基づいて電圧バイアスを更新する。この例では、マスタ遅延回路７１０は、位相誤差を検出し、基準クロックの４つの周期（サイクル）ごとに、検出された位相誤差に基づいて電圧バイアスを更新する。
【００４５】
[0066]故に、図８は、電圧バイアスが２つのクロック周期ごとに更新される例を示し、図９は、電圧バイアスが４つのクロック周期ごとに更新される例を示す。図９の例は、更新から更新までの間のより多くの電圧バイアスドリフトという犠牲を払って、より少ない頻度で電圧バイアスを更新することで、図８の例と比べて電力消費を低減し得る。
【００４６】
[0067]図１０は、Ｎが４に等しい別の例を例示するタイミング図である。この例では、更新回路７１２は、基準クロックの４つの周期（サイクル）ごとに一対のパルス１０１０（１）−１０１０（３）を出力する。パルス１０１０（１）−１０１０（３）の各対は、クロック遅延回路５１５へのＱパルス出力と、ＰＦＤ５２０の第１の入力５２２へのＺＱパルス出力とを備え、ここで、ＺＱパルスは、Ｑパルスに対して略１クロック周期ぶん遅延されている。この例は、ＺＱ及びＱパルスがハイではなくローであり、更新回路７１２の２つの出力がパルス間でローではなくハイである点で、図９の例とは異なる。
【００４７】
[0068]図１０はまた、Ｑパルスがクロック遅延回路５１５によって遅延された後の各Ｑパルスを示す。パルスの対ごとに、ＰＦＤ５２０は、（図１０に示されるように）それぞれのＺＱパルスとそれぞれの遅延Ｑパルスとの間の位相誤差を検出し、電圧バイアスコントローラ５２５は、検出された位相誤差に基づいて、電圧バイアスを更新する。ＰＦＤ５２０が、（図１０に示されるように）これらパルスの立ち上がりエッジ間の位相差分又はこれパルスの立ち下がりエッジ間の位相差分を検出することで位相誤差を検出し得ることは認識されるべきである。この例では、マスタ遅延回路７１０は、基準クロックの４つの周期（サイクル）ごとに電圧バイアスを更新する。
【００４８】
[0069]図１１は、本開示の実施形態に係る、更新回路７１２の例示的な実装形態を示す。この実施形態では、更新回路７１２は、プログラマブルカウンタ１１１０、第１のクロックゲート１１１５、第２のクロックゲート１１２０及びクロック周期遅延回路１１２２を備える。クロックゲート１１１５及び１１２０の各々は基準クロックを受け、以下で更に説明されるように、クロックゲートがゲートイネーブル信号を受けるときには基準クロックをパスするように、クロックゲートがゲートディセーブル信号を受けるときには基準クロックをブロックするように構成される。
【００４９】
[0070]プログラマブルカウンタ１１１０は、更新コントローラ７５０からの制御信号Ｎと、基準クロックとを受ける。カウンタ１１１０は、基準クロックのＮ番目ごとの周期（サイクル）の間ずっとゲートイネーブル信号１１２５を出力し、1より大きいＮのＮ番目ごとの周期（サイクル）の間の周期の間ずっとゲートディセーブル信号を出力するように構成される。ゲートイネーブル信号１１２５は、Ｑパルスを生成するために、第１のクロックゲート１１１５に、１クロック周期の間、基準クロックをパスさせる。クロック周期遅延回路１１２２は、ゲートイネーブル信号を１クロック周期ぶん遅延させ、ゲートイネーブル遅延信号１１３０を第２のクロックゲート１１２０に出力する。ゲートイネーブル遅延信号１１３０は、ＺＱパルスを生成するために、第２のクロックゲート１１２０に、１クロック周期の間基準クロックをパスさせる。第２のクロックゲート１１２０に入力されるゲートイネーブル信号１１３０が、第１のクロックゲート１１１５に入力されるゲートイネーブル信号１１２５に対して１クロック周期ぶん遅延されているため、ＺＱパルスは、Ｑパルスに対して１クロック周期ぶん遅延されている。
【００５０】
[0071]上述したように、カウンタ１１１０は、基準クロックのＮ番目ごとの周期（サイクル）の間ずっとゲートイネーブル信号１１２５を出力する。これを行うため、カウンタ１１１０は、基準クロックの周期の数をカウントし、カウンタ１１１０が基準クロックのＮ個の周期をカウントする度にゲートイネーブル信号を出力し得る。Ｎの値がプログラマブルであるため、パルス対を生成するために、カウンタ１０１０がクロックゲート１１１５及び１１２０をイネーブルにするレート（故に、マスタ遅延回路７１０が電圧バイアスを更新するレート）は、プログラマブルである。
【００５１】
[0072]クロックゲート１１１５及び１１２０の各々は、１つ又は複数の論理ゲートを使用して実装され得る。例えば、各クロックゲート１１１５及び１１２０は、第１の及び第２の入力を有するＡＮＤゲートを備え得る。ＡＮＤゲートの第１の入力は、基準クロックを受け、ＡＮＤゲートの第２の入力は、ゲートイネーブル信号（論理１）又はゲートディセーブル信号（論理ゼロ）のいずれかを受ける。この例では、ＡＮＤゲートは、ＡＮＤゲートがゲートイネーブル信号（論理１）を受けるときには基準クロックをパスし、ＡＮＤゲートがゲートディセーブル信号（論理ゼロ）を受けるときには基準クロックをブロックする。基準クロックがブロックされると、ＡＮＤゲートは、論理ゼロを出力する。本実施形態に係るクロックゲート１１１５及び１１２０は、高いパルス対（この例は、図８及び９に示されている）を生成するために使用され得る。
【００５２】
[0073]別の例では、各クロックゲート１１１５及び１１２０は、第１の及び第２の入力を有するＯＲゲートを備え得る。ＯＲゲートの第１の入力は、基準クロックを受け、ＯＲゲートの第２の入力は、ゲートイネーブル信号（論理ゼロ）又はゲートディセーブル信号（論理１）のいずれかを受ける。この例では、ＯＲゲートは、ＯＲゲートがゲートイネーブル信号（論理ゼロ）を受けるときには基準クロックをパスし、ＯＲゲートがゲートディセーブル信号（論理１）を受けるときには基準クロックをブロックする。基準クロックがブロックされると、ＯＲゲートは、論理１を出力する。本実施形態に係るクロックゲート１１１５及び１１２０は、低いパルス対（この例は、図１０に示されている）を生成するために使用され得る。
【００５３】
[0074]クロックゲート１１１５及び１１２０が、上述された例に制限されないこと、及び、各クロックゲート１１１５及び１１２０が、他のタイプの論理ゲート及び／又は論理ゲートの組み合わせを使用して実装され得ることは認識されるべきである。
【００５４】
[0075]クロック周期遅延回路１１２２は、基準クロック及びゲートイネーブル信号を受け、ゲートイネーブル信号を、受けた基準クロックの１周期ぶん遅延させるフリップフリップ（例えば、Ｄフリップフロップ）が実装され得る。
【００５５】
[0076]上述したように、更新コントローラ７５０は、メモリインターフェースのタイミング要件に基づいてＮの値を調整し得る。例えば、タイミング要件は、所要の時間におけるメモリインターフェースのデータレートに依存し得る。データレートが低減されると、メモリインターフェースのタイミング要件は、より緩和された状態になり、故に、マスタ遅延回路に対する性能要件が低減される。このケースでは、電圧バイアスが更新されるレートは、電力消費を低減するために低減され得る（即ち、Ｎが増加され得る）。データレートが増加されると、メモリインターフェースのタイミング要件はより厳しくなる（例えば、適切なデータサンプリングのためにフリップフロップによって許容され得るジッタの量が低減される）。このケースでは、電圧バイアスが更新されるレートは、性能を高めるために増加され得る（即ち、Ｎが低減され得る）。
【００５６】
[0077]一実施形態では、更新コントローラ７５０は、ルックアップテーブルを含み得、ここでは、ルックアップテーブルは、メモリインターフェースによってサポートされる複数の異なるデータレートを備える。ルックアップテーブルは、各データレートを、Ｎの対応する値にマッピングし得る。Ｎの値は、データレートが低くなるにつれ大きくなり得る。この実施形態では、更新コントローラ７５０は、（例えば、メモリコントローラから）メモリインターフェースの現在のデータレートのインジケーションを受け、ルックアップテーブルを使用して、現在のデータレートに対応するＮの値を決定し得る。次に、更新コントローラ７５０は、決定されたＮの値を用いて、マスタ遅延回路７１０内の更新回路７１２をプログラムし得る。
【００５７】
[0078]データレートが変化すると、更新コントローラ７５０は、ルックアップテーブルを使用して、新しいデータレートに対応するＮの値を決定し得る。新しいデータレートのためのＮの値が、前のデータレートのためのＮの値と異なる場合、更新コントローラ７５０は、新しいデータレートのためのＮの値を用いてマスタ遅延回路７１０内の更新回路７１２をプログラムし得る。故に、Ｎの値（故に、電圧バイアス更新のレート）は、メモリインターフェースのデータレートにおける変化に従って調整され得る。
【００５８】
[0079]例えば、ＤＲＲメモリインターフェースの場合、Ｎは、データレートが第１のデータレートを下回る（例えば、４００ＭＨｚを下回る）とき、最大値（例えば、３２）に設定され得、Ｎは、データレートが第２のデータレートを上回る（例えば、１．６ＧＨｚを上回る）とき、１に設定され得る。この例では、Ｎは、第１のデータレートと第２のデータレートとの間（例えば、４００ＭＨｚと１．６ＧＨｚとの間）のデータレートについて、１から最大値の間の値に調整され得る。
【００５９】
[0080]マスタ遅延回路７１０が最初にパワーオンされるとき、位相誤差は、比較的大きいだろう。この点において、更新コントローラ７５０は、最初にＮの値を１に設定して、位相誤差を迅速に低減し、マスタ遅延回路７１０のループをロックし得る。位相誤差が許容可能なレベルに低下すると、更新コントローラ７５０は、電力消費を低減するために、Ｎの値を増加させ得る。例えば、更新コントローラ７５０は、上述したように、メモリインターフェースの現在のデータレートに基づいてＮの値を増加させ得る。
【００６０】
[0081]図１２は、ロック期間中、Ｎの値が初期に１に設定される例を示すタイミング図である。ロック期間中、電圧バイアスは、マスタ遅延回路７１０のループを迅速にロックするために、基準クロックの周期ごとに更新される。ロック期間は、位相誤差が許容可能なレベル（例えば、メモリインターフェースのタイミング要件を満たすレベル）に低下すると終了し得る。マスタ遅延回路７１０のループがロックされた後、Ｎの値は、電力を低減するために、増加され得る。図１２に示される例では、Ｎの値は、４に増加され得る。しかしながら、本開示の実施形態がこの例に制限されないこと、及び、Ｎの値が、メモリインターフェースのタイミング要件を満たす任意の値に増加され得ることは認識されるべきである。ロック期間が、図１２に示される例における持続時間に制限されないことも認識されるべきである。一般に、ロック期間の持続時間は、位相誤差を許容可能なレベルまで低減するのに必要な電圧バイアス更新の数に依存し得る。
【００６１】
[0082]一実施形態では、更新コントローラ７５０は、ロック期間の開始から所定の数のクロック周期の後、ロック期間を終了し得る。この実施形態では、クロック周期の所定数は、マスタ遅延回路７１０をロックするのに必要なクロック周期の数の推定値に基づき得る。別の実施形態では、更新コントローラ７５０は、ＰＦＤ５２０からの、検出された位相誤差をモニタリングし得る。この実施形態では、更新コントローラ７５０は、検出された位相誤差が閾値よりも下に低下するとロック期間を終了し得る。
【００６２】
[0083]図１３は、本開示の実施形態に係る、スレーブ遅延回路１３１５の例示的な実装形態を示す。スレーブ遅延回路１３１５は、図３に示されるスレーブ遅延回路３１５（１）−３１５（ｍ）のうちのいずれか１つを実装するために使用され得る。スレーブ遅延回路１３１５は、往路（矢印１３１２で示される）に沿って第１の複数のＮＡＮＤゲート１３１０（１）−１３１０（５）を、復路（矢印１３３２で示される）に沿って第２の複数のＮＡＮＤゲート１３３０（１）−１３３０（５）を備える。スレーブ遅延回路１３１５はまた、往路と復路との間に第３の複数のＮＡＮＤゲート１３２０（１）−１３２０（５）を備え、ここで、各ＮＡＮＤゲート１３２０（１）−１３２０（５）は、往路及び復路上の２つの異なる位置の間に結合される。ＮＡＮＤゲート１３１０（１）−１３１０（５）、１３２０（１）−１３２０（５）、及び１３３０（１）−１３３０（５）は、マスタ遅延回路からの電圧バイアス（図１３に図示せず）によってバイアスが掛けられ、ここでは、電圧バイアスは、各ＮＡＮＤゲートの遅延を制御する。
【００６３】
[0084]この実施形態では、遅延コントローラ１３４０は、スレーブ遅延回路１３１５の入力と出力（「ＩＮ」及び「ＯＵＴ」と表される）との間の遅延を制御する。遅延コントローラ１３４０は、以下で更に説明されるように、スレーブ遅延回路１３１５を通る信号の経路を制御するために、スレーブ遅延回路１３１５内のＮＡＮＤゲートを選択的にイネーブル及びディセーブルにすることによってこれを行う。
【００６４】
[0085]この点において、ＮＡＮＤゲート１３１０（１）−１３１０（５）は、遅延コントローラ１３４０から制御入力１３１７（１）−１３１７（５）において制御信号を受け、ＮＡＮＤゲート１３２０（１）−１３２０（５）は、遅延コントローラ１３４０から制御入力１３２５（１）−１３２５（５）において制御信号を受け、ＮＡＮＤゲート１３３０（５）は、遅延コントローラ１３４０から制御入力１３３５において制御信号を受ける。例示を簡潔にするために、ＮＡＮＤゲートの制御入力と遅延コントローラ１３４０との間の接続は、図１３には示されない。制御信号は、スレーブ遅延回路１３１５を通る信号の経路を制御するために、ＮＡＮＤゲートを選択的にイネーブル及びディセーブルにし、故に、スレーブ遅延回路１３１５を通る信号の遅延を制御する。（例えば、それぞれの制御入力に論理１を入力することで）ＮＡＮＤゲートがイネーブルにされているとき、ＮＡＮＤゲートは、インバータとして機能する。（例えば、それぞれの制御入力に論理ゼロを入力することで）ＮＡＮＤゲートがディセーブルにされているとき、ＮＡＮＤゲートの出力状態は、不変である。
【００６５】
[0086]図１４Ａは、遅延コントローラ１３４０が、スレーブ遅延回路１３１５のＮＡＮＤゲート１３１０（１）−１３１０（３）、１３２０（４）及び１３３０（１）−１３３０（４）を通る遅延経路１４１０を形成する例を示す。この例では、スレーブ遅延回路１３１５を通る遅延は、信号が８つのＮＡＮＤゲートを通って伝播するため、１つのＮＡＮＤゲートの遅延の８倍に等しい。図１４Ａはまた、遅延経路１４１０を形成するために遅延コントローラ１３４０からＮＡＮＤゲート１３１０（１）−１３１０（５）、１３２０（１）−１３２０（５）及び１３３０（５）の制御入力に入力される制御信号の論理状態を示す。例示を容易にするために、制御入力の参照番号は、図１４には示されない。
【００６６】
[0087]図１４Ｂは、遅延コントローラ１３４０が、スレーブ遅延回路１３１５のＮＡＮＤゲート１３１０（１）−１３１０（４）、１３２０（５）及び１３３０（１）−１３３０（５）を通る遅延経路１４２０を形成する例を示す。この例では、スレーブ遅延回路１３１５を通る遅延は、信号が１０個のＮＡＮＤゲートを通って伝播するため、１つのＮＡＮＤゲートの遅延の１０倍に等しい。図１４Ｂはまた、遅延経路１４２０を形成するために遅延コントローラ１３４０からＮＡＮＤゲート１３１０（１）−１３１０（５）、１３２０（１）−１３２０（５）及び１３３０（５）の制御入力に入力される制御信号の論理状態を示す。例示を容易にするために、制御入力の参照番号は、図１４Ｂには示されない。
【００６７】
[0088]この実施形態では、遅延コントローラ１３４０は、ステップ遅延の倍数によって、スレーブ遅延回路１３１５の遅延を調整するこが可能であり、ここで、ステップ遅延は、２つのＮＡＮＤゲートの遅延である。２つのＮＡＮＤゲートのステップ遅延は、信号が、スレーブ遅延回路１３１５の入力及び出力において同じ極性を有することを確実にする。ステップ遅延は、マスタ遅延回路からＮＡＮＤゲートに供給される電圧バイアスによって制御される。スレーブ遅延回路１３１５が図１３に示される例におけるＮＡＮＤゲートの数に制限されないこと、及び、スレーブ遅延回路１３１５が任意の数のＮＡＮＤゲートを含み得ることは認識されるべきである。例えば、ＮＡＮＤゲートの数は、選択可能な遅延の数を増加させるために、増加され得る。
【００６８】
[0089]図１５は、本開示の実施形態に係る、電圧制御型遅延を有するＮＡＮＤゲート１５１０の例示的な実装形態を示す。ＮＡＮＤゲート１５１０は、図１３のＮＡＮＤゲートを実装するために使用され得る。ＮＡＮＤゲート１５１０は、ＮＡＮＤ論理回路１５１２、電流欠乏（current-starving）ＰＭＯＳトランジスタ１５２０及び電流欠乏ＮＭＯＳトランジスタ１５５０を備える。以下で更に説明されるように、ＮＡＮＤ論理回路１５１２は、ＮＡＮＤゲート１５１０の論理関数を実行し、ＰＭＯＳトランジスタ１５２０及びＮＭＯＳトランジスタ１５５０は、ＮＡＮＤゲート１５１０の遅延を制御する。
【００６９】
[0090]ＮＡＮＤ論理回路１５１２は、第１のＰＭＯＳトランジスタ１５３０、第２のＰＭＯＳトランジスタ１５３５、第１のＮＭＯＳ１５４０トランジスタ及び第２のＮＭＯＳトランジスタ１５４５を備える。第１のＰＭＯＳトランジスタ１５３０及び第２のＰＭＯＳトランジスタ１５３５のソースは互いに結合され、第１のＰＭＯＳトランジスタ１５３０及び第２のＰＭＯＳトランジスタ１５３５のドレインは互いに結合され、第１のＮＭＯＳトランジスタ１５４０のドレインは、第１のＰＭＯＳトランジスタ１５３０及び第２のＰＭＯＳトランジスタ１５３５のドレインに結合され、第１のＮＭＯＳトランジスタ１５４０のソースは、第２のＮＭＯＳトランジスタ１５４５のドレインに結合される。第１のＰＭＯＳトランジスタ１５３０及び第２のＰＭＯＳトランジスタ１５３５のソースは、電流欠乏ＰＭＯＳトランジスタ１５２０を通して電源Ｖｄｄに結合され、第２のＮＭＯＳトランジスタ１５４５のソースは、電流欠乏ＮＭＯＳトランジスタ１５５０を通して接地に結合される。
【００７０】
[0091]ＮＡＮＤゲート１５１０の第１の入力（「ＩＮ１」と表される）は、第１のＰＭＯＳトランジスタ１５３０及び第１のＮＭＯＳトランジスタ１５４０のゲートに結合され、ＮＡＮＤゲート１５１０の第２の入力（「ＩＮ２」と表される）は、第２のＰＭＯＳトランジスタ１５３５及び第２のＮＭＯＳトランジスタ１５４５のゲートに結合される。ＮＡＮＤゲート１５１０の出力（「ＯＵＴ」と表される）は、第１のＰＭＯＳトランジスタ１５３０、第２のＰＭＯＳトランジスタ１５３５及び第１のＮＭＯＳトランジスタ１５４０のドレインに結合される。
【００７１】
[0092]上述したように、ＮＡＮＤ論理回路１５１２は、ＮＡＮＤゲート１５１０の論理関数を実行する。この点において、ＮＡＮＤ論理回路１５１２は、第１及び第２の入力の両方（ＩＮ１及びＩＮ２）が論理１である場合、論理ゼロを出力し、そうでない場合、論理１を出力する。故に、第２の入力（ＩＮ２）が論理ゼロである場合、ＮＡＮＤ論理回路１５１２は、第１の入力（ＩＮ１）における論理状態に関わらず論理１を出力する。第２の入力（ＩＮ２）が論理１である場合、ＮＡＮＤ論理回路１５１２は、第１の入力（ＩＮ１）における論理状態の逆数を出力する。
【００７２】
[0093]一例では、第１の入力（ＩＮ１）は、スレーブ遅延回路（例えば、スレーブ遅延回路１３１５）を通って伝播する信号を受けるために使用され得、第２の入力（ＩＮ２）は、遅延コントローラ（例えば、遅延コントローラ１３４０）から制御信号を受けるために使用され得る。この例では、制御信号が論理ゼロである場合、ＮＡＮＤ論理回路１５１２は、第１の入力（ＩＮ１）における論理状態に関わらず論理１を出力する。このケースでは、ＮＡＮＤ論理回路１５１２は、第１の入力（ＩＮ１）において信号を伝播しない。制御信号が論理１である場合、ＮＡＮＤ論理回路１５１２は、第１の入力（ＩＮ１）において信号を反転させ、従って、インバータとして信号を伝播させる。
【００７３】
[0094]上述したように、電流欠乏ＰＭＯＳトランジスタ１５２０及び電流欠乏ＮＭＯＳトランジスタ１５５０は、ＮＡＮＤゲート１５１０の遅延を制御する。より具体的には、電流欠乏ＮＭＯＳトランジスタ１５５０は、そのゲートにおいて第１の電圧バイアスＶｂｎを受け、この第１の電圧バイアスＶｂｎに基づいて、ＮＡＮＤゲート１５１０の出力において立ち下がりエッジを引き起こす信号の遅延を制御する。これは、第１の電圧バイアスＶｂｎが、電流欠乏ＮＭＯＳトランジスタ１５５０の電導度を制御し、従って、電流欠乏ＮＭＯＳトランジスタ１５５０を介してＮＡＮＤゲート１５１０の出力（ＯＵＴ）から接地に流すことができる電流量を制御するためである。これは、次に、ＮＡＮＤゲート１５１０の立ち下がり時間を制御し、従って、ハイからローに遷移するＮＡＮＤゲート１５１０の出力（ＯＵＴ）（即ち、立ち下がりエッジ）の時間を制御する。第１の電圧バイアスＶｂｎが高くなるほど、出力（ＯＵＴ）から接地への電流は高くなり、従って、遅延は短くなる。第１の電圧バイアスＶｂｎが低くなるほど、出力（ＯＵＴ）から接地への電流は低くなり、従って、遅延は長くなる。
【００７４】
[0095]電流欠乏ＰＭＯＳトランジスタ１５２０は、そのゲートにおいて第２の電圧バイアスＶｂｐを受け、この第２の電圧バイアスＶｂｐに基づいて、ＮＡＮＤゲート１５１０の出力（ＯＵＴ）において立ち上がりエッジを生じさせる信号の遅延を制御する。これは、第２の電圧バイアスＶｂｐが、電流欠乏ＰＭＯＳトランジスタ１５２０の導電度を制御し、従って、電流欠乏ＰＭＯＳトランジスタ１５２０を介してＶｄｄからＮＡＮＤゲート１５１０の出力（ＯＵＴ）に流すことができる電流量を制御するためである。これは、次に、ＮＡＮＤゲート１５１０の立ち上がり時間を制御し、従って、ローからハイに遷移するＮＡＮＤゲート１５１０の出力（即ち、立ち上がりエッジ）の時間を制御する。第２の電圧バイアスＶｂｐが低くなるほど、Ｖｄｄから出力（ＯＵＴ）への電流は高くなり、従って、遅延は短くなる。第２の電圧バイアスＶｂｐが高くなるほど、Ｖｄｄから出力（ＯＵＴ）への電流は低くなり、従って、遅延は長くなる。
【００７５】
[0096]故に、第１の電圧バイアスＶｂｎ及び第２の電圧バイアスＶｂｐは、ＮＡＮＤゲート１５１０の遅延を制御し、従って、ＮＡＮＤゲート１５１０が実装されるＮＡＮＤゲートを備えるスレーブ遅延回路のステップ遅延を制御する。第１の電圧バイアスＶｂｎは、ＮＡＮＤゲート１５１０の出力（ＯＵＴ）における立ち下がりエッジの遅延を制御し、第２の電圧バイアスＶｂｐは、ＮＡＮＤゲート１５１０の出力（ＯＵＴ）における立ち上がりエッジを制御する。
【００７６】
[0097]図１６は、本開示の実施形態に係る、スレーブ遅延回路について所望のステップ遅延を達成するために、第１の電圧バイアスＶｂｎ及び第２の電圧バイアスＶｂｐを調整するように構成されたマスタ遅延回路１６１０を示す。マスタ遅延回路１６１０は、更新回路７１２、クロック遅延回路１６１５、位相周波数検出器（ＰＦＤ）１６２０、チャージポンプ１６２５、Ｖｂｐジェネレータ１６４０及び初期プル回路１６５０を備える。マスタ遅延回路１６１０は、チャージポンプ１６２５の出力と接地との間に結合された第１のキャパシタ１６３０と、ＶｄｄとＶｂｐジェネレータ１６４０の出力との間に結合された第２のキャパシタ１６４５とを更に備える。以下で更に説明されるように、第１のキャパシタ１６３０は、第１の電圧バイアスＶｂｎを生成するために使用され、第２のキャパシタ１６４５は、第２の電圧バイアスＶｂｐを生成するために使用される。
【００７７】
[0098]動作中、更新回路７１２は、基準クロックのＮ個の周期（サイクル）ごとに一対のパルスを出力する。パルスの各対は、Ｑパルス及びＺＱパルスを備え、ここでは、ＺＱパルスは、Ｑパルスに対して略１クロック周期ぶん遅延されている。パルスの対ごとに、更新回路７１２は、ＰＦＤ１６２０の第１の入力１６２２にＺＱパルスを出力し、クロック遅延回路１６１５にＱパルスを出力する。クロック遅延回路１６１５は、第１の電圧バイアスＶｂｎ及び第２の電圧バイアスＶｂｐによって制御された量だけＱパルスを遅延させ、これは、それぞれチャージポンプ１６２５及びＶｂｐジェネレータ１６４０の出力からクロック遅延回路１６１５にフィードバックされる。第１の電圧バイアスＶｂｎは、第１のフィードバックループ１６５５によってクロック遅延回路１６１５にフィードバックされ、第２の電圧バイアスＶｂｐは、第２のフィードバックループ１６６０によってクロック遅延回路１６１５にフィードバックされる。クロック遅延回路１６１５は、結果として得られた遅延Ｑパルスを、ＰＦＤ１６２０の第２の入力１６２４に出力する。
【００７８】
[0099]ＰＦＤ１６２０は、ＺＱパルスと遅延Ｑパルスとの間の位相誤差を検出する。例えば、ＰＦＤ１６２０は、ＺＱパルス及び遅延Ｑパルスの立ち上がりエッジの間の位相差分又はＺＱパルス及び遅延Ｑパルスの立ち下がりエッジの間の位相差分を検出することで、位相誤差を検出し得る。ＰＦＤ１６２０は、検出された位相誤差に基づいて、チャージポンプ１６２５にＵＰ信号及び／又はＤＯＷＮ信号を出力する。ＵＰ信号は、第１のキャパシタ１６３０を充電する（故に、第１の電圧バイアスＶｂｎを増加させる）ことをチャージポンプ１６２５に行わせ、ＤＯＷＮ信号は、第１のキャパシタ１６３０を放電する（故に、第１の電圧バイアスＶｂｎを減少させる）ことをチャージポンプ１６２５に行わせる。ＰＦＤ１６２０は、検出された位相誤差を減少させる方向にＵＰ信号及び／又はＤＯＷＮ信号（故に、第１の電圧バイアスＶｂｎ）を調整する。
【００７９】
[00100]第１の電圧バイアスＶｂｎは、この第１の電圧バイアスＶｂｎに基づいて第２の電圧バイアスＶｂｐを生成するＶｂｐジェネレータ１６４０に入力される。一実施形態では、Ｖｂｐジェネレータ１６４０は、単に、Ｖｄｄ−ＶｂｐがＶｂｎに略等しくなるように第２の電圧バイアスＶｂｐを調整し得る。別の実施形態では、Ｖｂｐジェネレータ１６４０は、スレーブ遅延回路内のＮＡＮＤゲートの立ち上がり時間及び立ち下がり時間が略等しくなるように第２の電圧バイアスＶｂｐを調整し得る。例えば、Ｖｂｐジェネレータ１６４０は、ＮＡＮＤゲートのうちの１つを立ち上がらせ、もう一方のＮＡＮＤゲートを立ち下がらせる相補信号によって駆動される２つのＮＡＮＤゲートを備え得る。両方のＮＡＮＤゲートは、第１の電圧バイアスＶｂｎ及び第２の電圧バイアスＶｂｐによってバイアスが掛けられ得、スレーブ遅延回路に内のＮＡＮＤゲートの複製であり得る。この例では、Ｖｂｐジェネレータ１６４０は、ＮＡＮＤゲートの立ち上がりエッジ及び立ち下がりエッジが交差する点（例えば、電圧）を検出し、交差点がＮＡＮＤゲートの電圧振幅の略中央（例えば、略半分のＶｄｄ）となるように第２の電圧バイアスＶｂｐを調整し得る。
【００８０】
[0101]位相誤差は、クロック遅延回路１６１５の遅延が基準クロックの１周期に略等しいとき、ゼロに近づく。故に、マスタ遅延回路１６１０は、クロック遅延回路１６１５の遅延が１クロック周期に略等しくなるように、第１の電圧バイアスＶｂｎ及び第２の電圧バイアスＶｂｐを調整する。一実施形態では、クロック遅延回路１６１５は、スレーブ遅延回路のステップ遅延の倍数Ｍに略等しい遅延を有する。例えば、単純な実装形態では、クロック遅延回路１６１５は、直列に結合された２×Ｍ個のＮＡＮＤゲートを備え得、ここで、ステップ遅延は、２つのＮＡＮＤゲートの遅延である。故に、この実施形態では、マスタ遅延回路１６１０は、略Ｔ／Ｍのステップ遅延を維持するために、Ｎ個のクロック周期（サイクル）ごとに第１の電圧バイアスＶｂｎ及び第２の電圧バイアスＶｂｐを更新し、ここで、Ｔは、１クロック周期（サイクル）である。
【００８１】
[0102]第１のキャパシタ１６３０は、更新から更新までの間、第１の電圧バイアスＶｂｎを保持し、第２のキャパシタ１６４５は、更新から更新までの間、第２の電圧バイアスＶｂｐを保持する。第１の電圧バイアスＶｂｎ及び第２の電圧バイアスＶｂｐは、更新から更新までの間にドリフトする。上述したように、更新から更新までの間の時間を増加させること（即ち、Ｎを増加させること）は、更新から更新までの間のより多くのドリフトという犠牲を払って、電力消費を低減する（故に、性能を低下させる）。この点において、更新コントローラ７５０は、特定のデータレートについてタイミング要件を依然として満たしつつ、電力消費を低減するために、更新のレートを調整（即ち、Ｎを調整）し得る。
【００８２】
[0103]初期プル回路１６５０は、誤ロックを防ぐために、第１の電圧バイアスＶｂｎ及び第２の電圧バイアスＶｂｐについての初期の値を設定するように構成される。これを行うために、リセット信号（「ｉ＿ｒｓｔ」と表される）がアサートされるとき（例えば、ｉ＿ｒｓｔが論理１のとき）、初期プル回路１６５０は初期に、第１の電圧バイアスＶｂｎを電源Ｖｄｄに引き上げ、第２の電圧バイアスＶｂｐを接地に引き下げる。これは初期に、クロック遅延回路１６１５を、１クロック周期よりも短い遅延に設定し、これは、マスタ遅延回路１６１０が、クロック遅延回路１６１５の遅延を１クロック周期にロックすることを確実にするのを助ける。
【００８３】
[0104]第１の電圧バイアスＶｂｎ及び第２の電圧バイアスＶｂｐが初期に設定され、リセットがオフにされた（例えば、ｉ＿ｒｓｔが論理ゼロになった）後、マスタ遅延回路１６１０は、ロック期間中、クロック周期（サイクル）ごとに第１の電圧バイアスＶｂｎ及び第２の電圧バイアスＶｂｐを更新し得る。一度マスタ遅延回路１６１０がロックされると、上述したように、電力を温存するために、更新から更新までの間の間隔は増加され得る（即ち、Ｎが増加され得る）。
【００８４】
[0105]図１７は、本開示の実施形態に係る、クロック遅延回路１６１５の例示的な実装形態を示す。クロック遅延回路１６１５は、第１の遅延段１７１０及び第２の遅延段１７５０を備える。クロック遅延回路１６１５を通る総合遅延（total delay）は、大よそ、第１の遅延段１７１０及び第２の遅延段１７５０を介する遅延の合計である。
【００８５】
[00106]第１の遅延段１７１０は、発振器１７２０及びカウント回路１７３０を備える。発振器１７２０は、遅延回路１７２５及び発振イネーブル／ディセーブル回路１７４０を備える。
【００８６】
[0107]遅延回路１７２５は、図１３のスレーブ遅延回路１３１５の構造に類似した構造で結合されたＮＡＮＤゲートを備え得る。図１７に示される例では、遅延回路１７２５を通る遅延経路１７１２を形成するために、遅延回路１７２５内のＮＡＮＤゲートの一部がイネーブルにされる。一例では、経路１７１２の遅延は、１６*ｔｄに等しく、ここで、ｔｄは、１つのステップ遅延（例えば、２つのＮＡＮＤゲートの遅延）である。ステップ遅延ｔｄは、第１の電圧バイアスＶｂｎ及び第２の電圧バイアスＶｂｐ（図１７には示されない）によって制御される。
【００８７】
[0108]発振イネーブル／ディセーブル回路１７４０は、以下で更に説明するように、発振器１７２０がイネーブルにされるかディセーブルにされるかを、カウント回路１７３０からの制御信号に基づいて制御する。図１７の例では、発振イネーブル／ディセーブル回路１７４０は、遅延回路１７２５の出力１７３５に結合された第１の入力と、制御信号を受けるためのカウント回路１７３０に結合された（制御入力とも呼ばれる）第２の入力１７４５と、遅延回路１７２５の入力に結合された出力とを有するＮＡＮＤゲート１７４０を備える。ＮＡＮＤゲート１７４０は、第１の電圧バイアスＶｂｎ及び第２の電圧バイアスＶｂｐ（図１７に図示せず）によってバイアスが掛けられる。
【００８８】
[0109]この例では、制御信号が論理１であるとき、ＮＡＮＤゲート１７４０は、遅延回路１７２５の出力と入力との間でインバータとして機能し、これは、遅延回路１７２５を発振させる。故に、発振器１７２０は、制御信号が論理１であるときイネーブルにされる。制御信号が論理ゼロであるとき、ＮＡＮＤゲート１７４０の出力状態は、遅延回路１７２５の出力における論理状態に関わらず、論理１に一定に保たれる。これは、遅延回路１７２５の入力から遅延回路１７２５の出力を効率的にブロックする。結果として、遅延回路１７２５は、発振することができない。故に、発振器１７２０は、制御信号が論理ゼロであるときディセーブルにされる。
【００８９】
[0110]発振器１７２０がイネーブルにされると、遅延回路１７２５及びＮＡＮＤゲート１７４０は、閉ループを形成し、ここでは、このループを通る１トリップは、遅延回路１７２５を介する経路１７１２の遅延と、ＮＡＮＤゲート１７４０の遅延との合計に等しい。経路１７１２の遅延が１６＊ｔｄに等しい例の場合、このループを通る１トリップは、１６．５＊ｔｄ（即ち、経路１７１２を介する１６＊ｔｄ遅延とＮＡＮＤゲート１７４０を介する０．５＊ｔｄ遅延）に略等しい。
【００９０】
[0111]第１の遅延段１７１０の例示的な動作が、ここから、本開示の実施形態に従って説明されるだろう。この例では、第１の遅延段１７１０が、更新回路７１２（この例は、図１０に示される）から低いＱパルスを受けることが想定され得る。更新回路７１２からＱパルスの立ち上がりエッジを受けるのに先立ち、発振器１７２０は、ディセーブルにされる（即ち、カウント回路１７３０は、ＮＡＮＤゲート１７４０の制御入力１７４５に論理ゼロを出力する）。加えて、カウント回路１７３０は、第２の遅延段１７５０に論理１を出力する。
【００９１】
[0112]Ｑパルスの立ち上がりエッジ上で、カウント回路１７３０はトリガされる。これは、発振器１７２０をイネーブルにするために、ＮＡＮＤゲート１７４０の制御入力１７４５に論理１を出力することをカウント回路１７３０に行わせる。これはまた、発振器１７２０の発振の数のカウントを開始することと、第２の遅延段１７５０への出力をハイからローに遷移させることとをカウント回路１７３０に行わせる。
【００９２】
[0113]発振器１７２０が発振すると、遅延回路１７２５の出力１７３５における論理状態が変化する。出力論理状態の変化から変化までの時間は、ＮＡＮＤゲート１７４０と遅延回路１７２５内の経路１７１２とを通る１トリップの遅延に略等しい。カウント回路１７３０は、遅延回路１７２５の出力１７３５における各立ち下がりエッジでカウント値をインクリメントし得る。代替的に、カウント回路１７３０は、遅延回路１７２５の出力１７３５における各立ち上がりエッジでカウント値をインクリメントし得る。どちらのケースにおいても、カウント回路１７３０は、信号が、ＮＡＮＤゲート１７４０と遅延回路１７２５内の経路１７１２とを通るトリップを回行う度にカウント値をインクリメントする。ＮＡＮＤゲート１７４０と遅延回路１７２５内の経路１７１２とを通る遅延が１６．５＊ｔｄに等しい例の場合、カウント回路１７３０は、２＊１６．５＊ｔｄの遅延の後にカウント値をインクリメントする。
【００９３】
[0114]カウント値が所定の終カウント値（例えば、１３カウント）に達すると、カウント回路１７３０は、発振器１７２０をディセーブルにするために、ＮＡＮＤゲート１７４０の制御入力１７４５に論理ゼロを出力する。カウント回路１７３０はまた、第２の遅延段１７５０に立ち上がりエッジを出力する。故に、第１の遅延段１７１０は、カウント値が終カウント値に達することに応答して、第２の遅延段１７５０に立ち上がりエッジを出力する。終カウント値が１３であり、ＮＡＮＤゲート１７４０と遅延回路１７２５とを通る遅延が１６．５＊ｔｄである例の場合、第１の遅延段１７１０に入力されるＱパルスの立ち上がりエッジと、第２の遅延段１７５０に出力される立ち上がりエッジとの間の遅延は、１３＊２＊１６．５＊ｔｄに略等しい。終カウントに達した後、発振器１７２０は、カウント回路１７３０が次のＱパルスの立ち上がりエッジによって再トリガされるまでディセーブルのままであるだろう。加えて、カウント回路１７３０は、再トリガされるまで、第２の段１７５０に論理１を出力し得る。
【００９４】
[0115]一実施形態では、第２の遅延段１７５０は、第１の遅延段１７１０と実質的に同一の構造を有する。この実施形態では、第２の遅延段１７５０は、発振器１７７０及びカウント回路１７８０を備える。発振器１７７０は、発振イネーブル／ディセーブル回路１７９０及び遅延回路１７７５を備える。図１７の例では、発振イネーブル／ディセーブル回路１７９０は、ＮＡＮＤゲート１７９０を備える。第２の遅延段１７５０内の遅延回路１７７５、カウント回路１７８０及びＮＡＮＤゲート１７９０は、第１の遅延段１７１０内の遅延回路１７２５、カウント回路１７３０、及びＮＡＮＤゲート１７４０と実質的に類似した方法で機能し得る。
【００９５】
[0116]第１の遅延段１７１０から立ち上がりエッジを受けるのに先立ち、第２の遅延段１７５０内の発振器１７５０は、ディセーブルにされる（即ち、カウント回路１７８０は、ＮＡＮＤゲート１７９０の制御入力１７９５に論理ゼロを出力する）。また、カウント回路１７８０は、ＰＦＤ１６２０に論理１を出力する。
【００９６】
[0117]第１の遅延段１７１０からの立ち上がりエッジ上で、カウント回路１７８０はトリガされる。これは、発振器１７７０をイネーブルにするために、ＮＡＮＤゲート１７９０の制御入力１７９５に論理１を出力することをカウント回路１７８０に行わせる。これはまた、発振器１７７０の発振の数のカウントを開始することと、ＰＦＤ１６２０への出力をハイからローに遷移させることとをカウント回路１７８０に行わせる。
【００９７】
[0118]カウント回路１７８０におけるカウント値が所定の終カウント値（例えば、１３カウント）に達すると、カウント回路１７８０は、発振器１７７０をディセーブルにするために、ＮＡＮＤゲート１７９０に論理ゼロを出力する。カウント回路１７８０はまた、ＰＦＤ１６２０に立ち上がりエッジを出力する。終カウント値が１３であり、ＮＡＮＤゲート１７９０及び遅延回路１７７５を通る遅延が１６．５＊ｔｄである例の場合、第２の遅延段１７５０に入力される立ち上がりエッジと、ＰＦＤ１６２０に出力される立ち上がりエッジとの間の遅延は、１３＊２＊１６．５＊ｔｄに略等しい。終カウントに達した後、発振器１７７０は、カウント回路１７８０が、第１の遅延段１７１０から次の立ち上がりエッジによって再トリガされるまでディセーブルのままであるだろう。加えて、カウント１７８０は、再トリガされるまで、ＰＦＤ１６２０に論理１を出力し得る。
【００９８】
[0119]図１８は、Ｑパルス、第１の遅延段１７１０の出力及び第２の遅延段１７５０の出力の例を例示するタイミング図である。この例では、Ｎは１よりも大きいと想定される。Ｑパルスの立ち上がりエッジ１８１０は、第１の遅延段１７１０内のカウント回路１７３０をトリガし、これは、第１の遅延段１７１０の出力をハイからローに遷移させる。カウント回路１７３０のカウント値が終カウントに達すると、第１の遅延段１７１０は、第２の遅延段１７５０に立ち上がりエッジ１８２０を出力する。第１の遅延段１７１０からの立ち上がりエッジ１８２０は、第２の遅延段内のカウント回路１７８０をトリガし、これは、第２の遅延段１７５０の出力をハイからローに遷移させる。カウント回路１７８０のカウント値が終カウントに達すると、第２の遅延段１７５０は、ＰＦＤ１６２０に立ち上がりエッジ１８３０を出力する。ＰＦＤ１６２０に出力される立ち上がりエッジ１８３０は、図１８に示されるように、Ｑパルスの立ち上がりエッジから、第１の遅延段１７１０及び第２の遅延段１７５０を介する遅延の合計ぶん遅延されている。
【００９９】
[0120]上述したように、マスタ遅延回路１６１０は、クロック遅延回路１６１５を介する遅延が１クロック周期に略等しくなるまで、第１の電圧バイアスＶｂｎ及び第２の電圧バイアスＶｂｐを調整する。故に、マスタ遅延回路１６１０は、Ｔ／Ｍのステップ遅延を達成するように、第１の電圧バイアスＶｂｎ及び第２の電圧バイアスＶｂｐを調整し、ここで、Ｔは、１クロック周期であり、Ｍは、第１の遅延段１７１０及び第２の遅延段１７５０におけるステップ遅延の総数である。クロック遅延回路１６１５の各段１７１０及び１７５０を介する遅延が１３＊２＊１６．５＊ｔｄに等しい例の場合、クロック遅延回路１６１５を介する総合遅延は、２＊１３＊２＊１６．５＊ｔｄである。この例では、マスタ遅延回路１６１０は、Ｔ／（２＊１３＊２＊１６．５）に略等しいステップ遅延ｔｄを達成するように第１のバイアスＶｂｎ及び第２のバイアスＶｂｐを調整し、ここで、Ｔは１クロック周期である。
【０１００】
[0121]図１７の例示的なクロック遅延回路１６１５は、以下の利点のうちの１つ又は複数を提供する。第１に、クロック遅延回路１６１５は、単に長い遅延チェーンを使用する場合と比べてかなり少数のＮＡＮＤゲートを使用して小さいステップ遅延を達成し、それによって、クロック遅延回路１６１５のサイズを低減することができる。これは、クロック遅延回路１６１５が、発振器を形成するために比較的小さい遅延チェーン（例えば、経路１７１２内のＮＡＮＤゲート）を使用し、クロック遅延回路１６１５の遅延を作成するために発振器の発振数をカウントするためである。
【０１０１】
[0122]別の利点は、電圧バイアス更新のレートが低減される（即ち、Ｎが増加される）とき、クロック遅延回路１６１５の電力消費が、大幅に低減されることである。これは、発振器１７２０及び１７７０が、更新から更新までの間、ディセーブルにされるためである。結果として、更新から更新までの間の間隔が増加される（即ち、Ｎが増加される）とき、発振器１７２０及び１７７０からの動的な電力消費が低減される。例えば、Ｎが１よりも大きいとき、発振器１７２０及び１７７０によって消費される電力は、電圧バイアスＶｂｎ及びＶｂｐがクロック周期ごとに更新されるケースの場合の発振器１７２０及び１７７０によって消費される電力の略１／Ｎに低減される。
【０１０２】
[0123]別の利点は、２つの遅延段１７１０及び１７５０を使用することが、各段に、Ｑパルス間でリセットするための時間をより多く提供することである。例えば、第１の遅延段１７１０が現在のＱパルスについての終カウントに達し、Ｎが１に等しいとき、第１の遅延段１７１０は、次のＱパルスのためにリセットするための、第２の遅延段１７５０の遅延に略等しい時間量を有する。
【０１０３】
[0124]遅延回路１７２５及び１７７５がＮＡＮＤゲートに制限されないことは認識されるべきである。例えば、各遅延回路１７２５及び１７７５は、ＮＡＮＤゲート以外の遅延素子のチェーンを備え得、ここでは、遅延素子は、スレーブ遅延回路内の遅延素子の複製であり得る。この例では、遅延チェーンの入力及び出力は、発振器を形成するために選択的に結合され得、それぞれのカウント回路１７３０及び１７８０は、遅延を作成するために発振器の発振数をカウントし得る。
【０１０４】
[0125]クロック遅延回路１６１５が２つの遅延段に制限されないことも認識されるべきである。例えば、クロック遅延回路１６１５は、第１の遅延段１７１０の出力がＰＦＤ１６２０に遅延Ｑパルスを提供する１つの遅延段１７１０を備え得る。１つの遅延段１７１０は、例えば、遅延段１７１０が、第２の遅延段の必要なく次のＱパルスのためにリセットするのに十分な時間を有するとき（例えば、Ｎが２つ以上に等しいとき）、使用され得る。
【０１０５】
[0126]図１９は、本開示の実施形態に係る、第１の遅延段１７１０内のカウント回路１７３０の例示的な実装形態を示す。第２の遅延段１７５０内のカウント回路１７８０はまた、図１９に示される回路を使用して実装され得る。
【０１０６】
[0127]この実施形態では、カウント回路１７３０は、リセット論理回路１９１５、カウンタ１９１０、ＮＡＮＤゲート１９２０、ＮＯＲゲート１９３０、インバータ１９２５及びＯＲゲート１９３５を備える。以下の説明では、カウント回路１７３０内のＮＡＮＤゲート１９２０は、第２のＮＡＮＤゲート１９２０と呼ばれ、発振器１７２０をイネーブル／ディセーブルにするために使用されるＮＡＮＤゲート１７４０は、第１のＮＡＮＤゲート１７４０と呼ばれるだろう。
【０１０７】
[0128]第２のＮＡＮＤゲート１９２０は、遅延回路１７２５の出力（「ｏ＿ｏｓｃ」と表される）に結合された第１の入力と、リセット論理回路１９１５の出力（「ｒｓｔ＿ｃｎｔ」と表される）に結合された第２の入力とを有する。カウンタ１９１０は、第２のＮＡＮＤゲート１９２０の出力に結合された入力（「ｉ＿ｃｎｔ」と表される）と、第１のＮＡＮＤゲート１７４０の制御入力１７４５に結合された出力（「ｏ＿ｃｎｔ」と表される）とを有する。故に、この実施形態では、カウンタ１９１０の出力（ｏ＿ｃｎｔ）の論理状態は、発振器１７２０がイネーブルにされるかディセーブルにされるかを制御する。ＯＲゲート１９３５は、初期リセット信号（「ｉ＿ｒｓｔ」と表される）を受けるための第１の入力と、インバータ１９２５を通る遅延回路１７２５の出力（「ｏ＿ｏｓｃ」と表される）に結合された第２の入力とを有する。ＯＲゲート１９３５の出力は、リセット論理回路１９１５のリセット入力（「ｒｓｔ」と表される）に結合される。ＮＯＲゲート１９３０は、カウンタ１９１０の入力（ｉ＿ｃｎｔ）に結合された第１の入力と、カウンタ１９１０の出力（ｏ＿ｃｎｔ）に結合された第２の入力とを有する
[0129]カウント回路１７３０の例示的な動作が、ここから、本開示の実施形態に従って説明されるだろう。この例では、第１の遅延段が、更新回路７１２（この例は、図１０に示される）から低いＱパルスを受けることが想定され得る。更新回路７１２からＱパルスの立ち上がりエッジを受けるのに先立ち、発振器１７２０は、ディセーブルにされ（即ち、カウンタ１９１０は、第１のＮＡＮＤゲート１７４０の制御入力１７４５に論理ゼロを出力（ｏ＿ｃｎｔ）し、遅延回路１７２５は、第２のＮＡＮＤゲート１９２０に論理１を出力（ｏ＿ｏｓｃ）する。リセット論理回路１９１５は、第２のＮＡＮＤゲート１９２０に論理１を出力（ｒｓｔ＿ｃｎｔ）する。故に、第２のＮＡＮＤゲート１９２０は、遅延回路１７２５及びリセット論理回路１９１５から論理１を受け、これは、カウンタ１９１０の入力（ｉ＿ｃｎｔ）に論理ゼロを出力することを第２のＮＡＮＤゲート１９２０に行わせる。カウンタ１９１０の入力（ｉ＿ｃｎｔ）及び出力（ｏ＿ｃｎｔ）の両方が論理ゼロであるため、ＮＯＲゲート１９３０は、論理１を出力する。
【０１０８】
[0130]Ｑパルスの立ち上がりエッジ上で、リセット論理回路１９１５の出力（ｒｓｔ＿ｃｎｔ）は、ハイからローに遷移する。これは、カウンタ１９１０の入力（ｉ＿ｃｎｔ）に論理１を出力することを第２のＮＡＮＤゲート１９２０に行わせ、これは、カウンティングを開始するようカウンタ１９１０をトリガする。これに応答して、カウンタ１９１０は、第１のＮＡＮＤゲート１７４０の制御入力１７４５に論理１を出力（ｏ＿ｃｎｔ）し、発振器１７２０をイネーブルにする。故に、カウンタ１９１０は、リセット論理回路１９１５の出力（ｒｓｔ＿ｃｎｔ）がローになること応答して発振器１７２０をイネーブルにする。更に、カウンタ１９１０の出力（ｏ＿ｃｎｔ）における論理１（これは、ＮＯＲゲート１９３０にも供給される）は、ＮＯＲゲート１９３０の出力を、ハイからローに遷移させる。
【０１０９】
[0131]遅延回路１７２５の出力（ｏ＿ｏｓｃ）が最初に、発振モードにおいて論理ゼロに変化すると、インバータ１９２５及びＯＲゲート１９３５を介してリセット論理回路１９１５のリセット入力（ｒｓｔ）に論理１が入力される。これは、リセットすることと、第２のＮＡＮＤゲート１９２０に論理１を出力することとをリセット論理回路１９１５に行わせる。リセット論理回路１９１５からの論理１は、カウンタ１９１０の入力（ｉ＿ｃｎｔ）に遅延回路１７２５の出力（ｏ＿ｏｓｃ）の逆数をパスすることを第２のＮＡＮＤゲート１９２０に行わせる。
【０１１０】
[0132]発振器１７２０が発振すると、遅延回路１７２５の出力（ｏ＿ｏｓｃ）における論理状態が変化する。出力論理状態の変化から変化までの時間は、第１のＮＡＮＤゲート１７４０と遅延回路１７２５内の経路１７１２とを通る１トリップの遅延に略等しい。
【０１１１】
[0133]発振中、カウンタ１９１０は、カウント入力（ｉ＿ｃｎｔ）がローからハイに上昇する度（即ち、ＮＡＮＤゲート１９２０の出力における各立ち上がりエッジ）にカウント値をインクリメントする。これは、信号が、第１のＮＡＮＤゲート１７４０と遅延回路１７２５内の経路１７１２とを通るトリップを２回行う度に発生する。故に、この態様では、カウンタ１９１０は、第１のＮＡＮＤゲート１７４０と遅延回路１７２５内の経路１７１２とを通る２回のトリップの遅延の後にカウント値をインクリメントする。第１のＮＡＮＤゲート１７４０と遅延回路１７２５内の経路１７１２とを通る遅延が１６．５＊ｔｄに等しい例の場合、カウンタ１９１０は、２＊１６．５＊ｔｄの遅延の後にカウント値をインクリメントする。
【０１１２】
[0134]カウント値が終カウント値（例えば、１３カウント）に達すると、カウンタ１９１０は、ＮＯＲゲート１９３０及び第１のＮＡＮＤゲート１７４０の制御入力１７４５の両方に論理ゼロを出力（ｏ＿ｃｎｔ）する。第１のＮＡＮＤゲート１７４０の制御入力１７５における論理ゼロは、第１のＮＡＮＤゲート１７４０出力を、論理１で一定に保たせ、これは、発振器１７２０をディセーブルにする。第１のＮＡＮＤゲート１７４０の出力における論理１は、遅延回路１７２５を通って伝播し、これは、第２のＮＡＮＤゲート１９２０に論理１を出力（ｏ＿ｏｓｃ）することを遅延回路１７２５に行わせる。これは、次に、ＮＯＲゲート１９３０及びカウンタ１９１０の入力（ｉ＿ｃｎｔ）の両方に論理ゼロを出力することを第２のＮＡＮＤゲート１９２０に行わせる。結果として、ＮＯＲゲート１９３０の両方の入力が論理ゼロとなり、これは、ＮＯＲゲート１９３０の出力をローからハイに遷移させ、故に、第２の遅延段１７５０に立ち上がりエッジを出力することをＮＯＲゲート１９３０に行わせる。故に、第１の遅延段１７１０は、カウンタ１９１０が終カウント値に達した後、第２の遅延段１７５０に立ち上がりエッジを出力する。終カウント値が１３であり、ＮＡＮＤゲート１７４０及び遅延回路１７２５を介する遅延が１６．５＊ｔｄである例の場合、Ｑパルスの立ち上がりエッジと、第２の遅延段１７５０に出力される立ち上がりエッジとの間の遅延は、１３＊２＊１６．５＊ｔｄに略等しい。
【０１１３】
[0135]上述したように、カウンタ入力（ｉ＿ｃｎｔ）における各立ち上がりエッジでカウント値をインクリメントする代わりに、カウンタ１９１０が、各立ち上がりエッジでカウンタ値をデクリメントし得ることは認識されるべきである。このケースでは、カウンタ１９１０は、所定のカウント値からカウントを開始し、各立ち上がりエッジにおいてカウント値をデクリメントし、カウント値が終カウント値ゼロに達したとき第２のクロック遅延回路１７１０をトリガし得る。
【０１１４】
[0136]図２０は、本開示の実施形態に係る、リセット論理回路１９１５の例示的な実装形態を示す。リセット論理回路１９１５は、第１のＡＮＤゲート２０１０、第１のＮＯＲゲート２０２０、インバータ２０３０、第２のＡＮＤゲート２０４０、第２のＮＯＲゲート２０５０及び第３のＮＯＲゲート２０６０を備える。リセット論理回路１９１５のクロック入力（「ｃｌｋ」と表される）は、第１のＡＮＤゲート２０１０の第１の入力と、第２のＡＮＤゲート２０４０の第１の入力とに結合される。第１のＡＮＤゲート２０１０の出力は、第１のＮＯＲゲート２０２０の第１の入力に結合され、リセット入力は、第１のＮＯＲゲート２０２０の第２の入力に結合される。第１のＮＯＲゲート２０２０の出力は、インバータ２０３０を通して第１のＡＮＤゲート２０１０の第２の入力にフィードバックされる。第１のＮＯＲゲート２０２０の出力はまた、第２のＡＮＤゲート２０４０の第２の入力に結合される。第２のＡＮＤゲート２０４０の出力は、第２のＮＯＲゲート２０５０の第１の入力に結合される。第２のＮＯＲゲート２０５０の出力は、第３のＮＯＲゲート２０６０の第１の入力に結合され、リセット入力は、第３のＮＯＲゲート２０６０の第２の入力に結合される。第３のＮＯＲゲート２０６０の出力は、第２のＮＯＲゲート２０５０の第２の入力に結合される。第２のＮＯＲゲート２０５０の出力は、リセット論理回路１９１５の出力（「ｙｎ」と表される）に結合される。
【０１１５】
[0137]リセット論理回路１９１５は、リセット入力（ｒｓｔ）に論理１を入力することでリセットされ得る。一度リセットされると、リセット論理回路１９１５は、立ち上がりエッジをクロック入力（ｃｌｋ）において受けるまで、論理１を出力（ｙｎ）し得る。リセット論理回路１９１５が、第１の遅延段１７１０において使用されるとき、クロック入力（ｃｌｋ）は、更新回路７１２のＱ出力に結合され得、リセット論理回路１９１５が第２の遅延段１７５０において使用されると、クロック入力（ｃｌｋ）は、第１の遅延段１７１０の出力に結合され得る。
【０１１６】
[0138]立ち上がりエッジがクロック入力（ｃｌｋ）において受けられると、リセット論理回路１９１５の出力はローになる（即ち、リセット論理回路１９１５は、論理ゼロを出力する）。上述したように、これは、カウンティングを開始するように、カウント回路１７３０内のカウンタ１９１０をトリガし得る。リセット論理回路１９１５は、遅延回路１７２５の出力（ｏ＿ｏｓｃ）がローになると、リセットされ得る。これは、第１の遅延回路１７２５の出力（ｏ＿ｏｓｃ）が、インバータ１９２５を通してリセット論理回路１９１５のリセット入力（ｒｓｔ）に供給されるためである。リセット論理回路１９１５が第１の遅延段１７１０で使用されるとき、これは、次のＱパルスの立ち上がりエッジのためにリセット論理回路１９１５をリセットする。
【０１１７】
[0139]図２１は、本開示の実施形態に係る、更新回路２１１０の例示的な実装形態を示す。更新回路２１１０は、図７及び１６に示される更新回路７１２を実装するために使用され得る。更新回路２１１０は、入力基準クロックのＮ個の周期（サイクル）ごとに一対のパルスを出力するように構成される。パルスの各対は、低いＱパルス及び低いＺＱパルス（これらの例は、図１０に示される）を備え、ここでは、ＺＱパルスは、Ｑパルスに対して略１クロック周期ぶん遅延されている。
【０１１８】
[0140]更新コントローラ２１１０は、プログラマブルカウンタ２１１５、第１のインバータ２１２０、第１のＤフリップフロップ２１３０、第２のＤフリップフロップ２１５０、第２のインバータ２１３５、第１のＯＲゲート２１４０、第３のインバータ２１５５、及び第２のＯＲゲート２１６０を備える。カウンタ２１１５、第１のフリップフロップ２１３０及び第２のフリップフロップ２１５０は、図２１に示されるように、初期リセット信号（ｉ＿ｒｓｔ）によってリセットされ得る。
【０１１９】
[0141]カウンタ２１１５は、更新コントローラ７５０からの制御信号Ｎと、基準クロックとを受ける。カウンタ２１１５は、基準クロックのＮ番目ごとの周期（サイクル）の間ずっとその出力（「ｔｃｎ」と表される）において論理ゼロを出力し、1より大きいＮのＮ番目ごとのの周期（サイクル）の間でその出力（tcn）において論理１を出力するように構成される。
【０１２０】
[0142]第１のフリップフロップ２１３０は、基準クロックに結合された（「ｃｌｋ」と表される）クロック入力と、第１のインバータ２１２０を通してカウンタ２１１５の出力（ｔｃｎ）に結合されたｄ入力と、ｑ出力とを有する。第２のフリップフロップ２１５０は、基準クロックに結合された（「ｃｌｋ」と表される）クロック入力と、第１のフリップフロップ２１３０のｑ出力に結合されたｄ入力と、ｑ出力とを有する。フリップフロップ２１３０及び２１５０の両方が、正エッジトリガされたフリップフロップであり得、ここでは、各フリップフロップは、基準クロックの立ち上がりエッジ上でそれぞれのｄ入力において論理値をラッチし、そのラッチされた論理値を、略１クロック周期の間それぞれのｑ出力において出力する。
【０１２１】
[0143]第１のＯＲゲート２１４０は、第２のインバータ２１３５を介して第１のフリップフロップ２１３０のｑ出力に結合された第１の入力と、基準クロックに結合された第２の入力とを有する。第１のＯＲゲート２１４０の出力は、更新回路２１１０のＱ出力を形成し得る。第２のＯＲゲート２１６０は、第３のインバータ２１５５通して第２のフリップフロップ２１５０のｑ出力に結合された第１の入力と、基準クロックに結合された第２の入力とを有する。第２のＯＲゲート２１６０の出力は、更新回路２１１０のＺＱ出力を形成し得る。
【０１２２】
[0144]更新回路２１１０の動作が、ここから、本開示の実施形態に従って説明されるだろう。
【０１２３】
[0145]上述したように、カウンタ２１１５は、基準クロックのＮ番目ごとの周期（サイクル）の間ずっと論理ゼロを出力する。１クロック周期（サイクル）の間カウンタ２１１５が論理ゼロを出力する度に、第１のＯＲゲート２１４０及び第２のＯＲゲート２１６０は、それぞれ、低いＱパルス及び低いＺＱパルスを出力し、ここでは、ＺＱパルスは、Ｑパルスに対して略１クロック周期ぶん遅延されている。より具体的には、第１のインバータ２１２０は、カウンタ２１１５の出力（ｔｃｎ）において論理ゼロを反転させ、第１のフリップフロップ２１３０のｄ入力に論理１を出力する。第１のフリップフロップ２１３０は、基準クロックの立ち上がりエッジ上で論理１をラッチし、そのラッチされた論理１を、１クロック周期の間にそのｑ出力において出力する。第２のインバータ２１３５は、第１のフリップフロップ２１３０のｑ出力において論理１を反転させ、第１のＯＲゲート２１４０の第１の入力に論理ゼロを出力する。これは、低いＱパルスを生成するために、１クロック周期の間基準クロックをＱ出力にパスすることを第１のＯＲゲート２１４０に行わせる。
【０１２４】
[0146]第２のフリップフロップ２１５０は、１クロック周期の遅延の後、第１のフロップ２１３０のｑ出力において論理１をラッチし、このラッチされた論理１を１クロック周期の間出力する。第３のインバータ２１５５は、第２のフリップフロップ２１５０のｑ出力において論理１を反転させ、第２のＯＲゲート２１６０の第１の入力に論理ゼロを出力する。これは、低いＺＱパルスを生成するために、１クロック周期の間ＺＱ出力に基準クロックをパスすることを第２のＯＲゲート２１６０に行わせる。第２のフリップフロップ２１５０のｑ出力が、第１のフリップフロップ２１３０のｑ出力に対して１クロック周期ぶん遅延されているため、ＺＱパルスは、Ｑパルスに対して１クロック周期ぶん遅延されている。
【０１２５】
[0147]図２２は、本開示の実施形態に係る、遅延制御のための方法２２００を例示するフロー図２２００である。方法２２００は、マスタ遅延回路１６１０及び更新コントローラ７５０によって実行され得る。
【０１２６】
[0148]ステップ２２１０において、電圧バイアスは、遅延回路に供給され、ここにおいて、電圧バイアスは、遅延回路の遅延を制御する。例えば、マスタ遅延回路（例えば、マスタ遅延回路１６１０）は、スレーブ遅延回路（例えば、スレーブ遅延回路１３１５）のステップ遅延を制御するために、このスレーブ遅延回路に電圧バイアスを供給し得る。
【０１２７】
[0149]ステップ２２２０において、電圧バイアスは、更新レートで更新される。例えば、電圧バイアスは、基準クロックのＮ個の周期（サイクル）あたり１回という更新のレートで調整され得る。
【０１２８】
[0150]ステップ２２３０において、更新レートが調整される。例えば、更新レートは、遅延回路を組み込んでいるメモリインターフェースのタイミング要件に基づいて調整され得る。この例では、更新レートは、タイミング要件がより緩和される（例えば、より低いデータレートである）とき、低減され得、タイミング要件がより厳しい（例えば、より高いデータレートである）とき、増加され得る。
【０１２９】
[0151]方法は、オプション的に、遅延回路によって遅延されている信号のデータレートに基づいて更新レートを調整すること含み得る。例えば、更新レートは、信号のデータレートが第１のデータレートに略等しい場合、第１の更新レートに設定され、更新レートは、信号のデータレートが第２のデータレートに略等しい場合、第２の更新レートに設定され得、ここにおいて、第１のデータレートは、第２のデータレートよりも低く、第１の更新レートは、第２の更新レートよりも低い。
【０１３０】
[0152]方法は、オプション的に、遅延回路に第２の電圧バイアス（例えば、電圧バイアスＶｂｐ）を供給することと、更新レートで第２の電圧バイアスを更新することとを含み得る。第２の電圧バイアスはまた、遅延回路の遅延を制御し得る。
【０１３１】
[0153]更新コントローラ７５０が、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他のプログラマブル論理デバイス、ディスクリートゲート又はトランジスタ論理、ディスクリートハードウェア構成要素若しくは本明細書で説明された機能を実行するよう設計されたそれらの任意の組み合わせで実装され得ることは認識されるべきである。汎用プロセッサは、マイクロプロセッサであり得るが、代替的に、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ又はステートマシンであり得る。プロセッサは、本明細書で説明された更新コントローラ７５０の機能を実行するためのコードを備えるソフトウェアを実行することで、これらの機能を実行し得る。ソフトウェアは、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標），光ディスク及び／又は磁気ディスクのようなコンピュータ可読記憶媒体上に記憶され得る。
【０１３２】
[0154]本開示の以上の説明は、当業者が本開示を実施又は使用することを可能にするために提供される。本開示に対する様々な修正は当業者には容易に明らかであり、本明細書で定義された包括的な原理は、本開示の精神又は範囲から逸脱することなく、他の変形に適用され得る。例えば、本開示の実施形態はＤＲＡＭの例を使用して上述されているが、本開示の実施形態が、この例に制限されず、他のタイプのメモリデバイスで使用され得ることは認識されるべきである。故に、本開示は、本明細書で説明された例及び設計に制限されることを意図せず、本明細書に開示された原理及び新規な特徴に合致する最も広い範囲が与えられるべきである。
【図１】
2017517077.tif 000003
【図２】
2017517077.tif 000004
【図３】
2017517077.tif 000005
【図４】
2017517077.tif 000006
【図５】
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【図６】
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【図７】
2017517077.tif 000009
【図８】
2017517077.tif 000010
【図９】
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【図１０】
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【図１１】
2017517077.tif 000013
【図１２】
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【図１３】
2017517077.tif 000015
【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成29年2月14日(2017.2.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
遅延システムであって、
第２の遅延回路に電圧バイアスを供給し、更新レートで前記電圧バイアスを更新するように構成された第１の遅延回路と、ここにおいて、前記電圧バイアスは、前記第２の遅延回路の遅延を制御する、
前記第２の遅延回路によって遅延されている信号のデータレートに基づいて、前記第１の遅延回路の前記更新レートを調整するように構成された更新コントローラと
を備える遅延システム。
【請求項２】
前記更新コントローラは、前記信号の前記データレートが第１のデータレートに略等しい場合、前記更新レートを第１の更新レートに設定し、前記信号の前記データレートが第２のデータレートに略等しい場合、前記更新レートを第２の更新レートに設定するように構成され、前記第１のデータレートは、前記第２のデータレートよりも低く、前記第１の更新レートは、前記第２の更新レートよりも低い、請求項１に記載の遅延システム。
【請求項３】
前記第１の遅延回路は、基準クロックに基づいて前記電圧バイアスを更新するように構成され、ここで、前記更新レートは、前記基準クロックのＮ個の周期あたり１回の前記電圧バイアスの更新に略等しく、Ｎは整数であり、前記更新コントローラは、Ｎを調整するように構成される、請求項１に記載の遅延システム。
【請求項４】
前記更新コントローラは、前記信号の前記データレートが第１のデータレートに略等しい場合、Ｎを第１の値に設定し、前記信号の前記データレートが第２のデータレートに略等しい場合、Ｎを第２の値に設定するように構成され、前記第１のデータレートは、前記第２のデータレートよりも低く、Ｎの前記第１の値は、Ｎの前記第２の値よりも大きい、請求項３に記載の遅延システム。
【請求項５】
前記第１の遅延回路は、
前記電圧バイアスの更新ごとに、基準クロックからパルス対を生成するように構成された更新回路と、ここにおいて、各パルス対は、第１のパルス及び第２のパルスを備え、前記第１のパルスは、前記第２のパルスに対して前記基準クロックの略１周期ぶん遅延されている、
各パルス対の前記第２のパルスを前記電圧バイアスによって制御された量ぶん遅延させるように構成された電圧制御型遅延回路と、
パルス対ごとに、それぞれの前記第１のパルスとそれぞれの遅延された前記第２のパルスとの間の位相誤差を検出するように構成された位相周波数検出器と、
それぞれの検出された前記位相誤差に基づいて、パルス対ごとに前記電圧バイアスを更新するように構成された電圧バイアスコントローラと
を備える、請求項１に記載の遅延システム。
【請求項６】
前記更新回路は、前記基準クロックのＮ個の周期あたり１つのパルス対というレートで前記パルス対を生成するように構成され、Ｎは整数であり、前記更新コントローラは、Ｎを調整するように構成される、請求項５に記載の遅延システム。
【請求項７】
前記更新コントローラは、前記信号の前記データレートが第１のデータレートに略等しい場合、Ｎを第１の値に設定し、前記信号の前記データレートが第２のデータレートに略等しい場合、Ｎを第２の値に設定するように構成され、前記第１のデータレートは、前記第２のデータレートよりも低く、Ｎの前記第１の値は、Ｎの前記第２の値よりも大きい、請求項６に記載の遅延システム。
【請求項８】
前記電圧バイアスによって制御される前記第２の遅延回路の前記遅延は、前記第２の遅延回路のステップ遅延であり、前記第２の遅延回路は、信号を前記ステップ遅延の倍数ぶん遅延させるように構成される、請求項１に記載の遅延システム。
【請求項９】
遅延制御のための方法であって、
遅延回路に電圧バイアスを供給することと、ここにおいて、前記電圧バイアスは、前記遅延回路の遅延を制御する、
更新レートで前記電圧バイアスを更新することと、
前記遅延回路によって遅延されている信号のデータレートに基づいて、前記更新レートを調整することと
を備える方法。
【請求項１０】
前記更新レートを調整することは、
前記信号の前記データレートが第１のデータレートに略等しい場合、前記更新レートを第１の更新レートに設定することと、
前記信号の前記データレートが第２のデータレートに略等しい場合、前記更新レートを第２の更新レートに設定することと
を備え、
前記第１のデータレートは、前記第２のデータレートよりも低く、前記第１の更新レートは、前記第２の更新レートよりも低い、
請求項９に記載の方法。
【請求項１１】
前記電圧バイアスを更新することは、基準クロックに基づいて前記電圧バイアスを更新することを備え、ここで、前記更新レートは、前記基準クロックのＮ個の周期あたり１回の前記電圧バイアスの更新に略等しく、Ｎは整数であり、前記更新レートを調整することは、Ｎを調整することを備える、請求項９に記載の方法。
【請求項１２】
前記更新レートを調整することは、
前記信号の前記データレートが第１のデータレートに略等しい場合、Ｎを第１の値に設定することと
前記信号の前記データレートが第２のデータレートに略等しい場合、Ｎを第２の値に設定することと
を備え、
前記第１のデータレートは、前記第２のデータレートよりも低く、Ｎの前記第１の値は、Ｎの前記第２の値よりも大きい、
請求項１１に記載の方法。
【請求項１３】
前記電圧バイアスを更新することは、
前記電圧バイアスの更新ごとに、基準クロックからパルス対を生成することと、ここにおいて、各パルス対は、第１のパルス及び第２のパルスを備え、前記第１のパルスは、前記第２のパルスに対して前記基準クロックの略１周期ぶん遅延されている、
各パルス対の前記第２のパルスを前記電圧バイアスによって制御された量ぶん遅延させることと、
パルス対ごとに、それぞれの前記第１のパルスとそれぞれの遅延された前記第２のパルスとの間の位相誤差を検出することと、
それぞれの検出された前記位相誤差に基づいて、パルス対ごとに前記電圧バイアスを更新することと
を備える、請求項９に記載の方法。
【請求項１４】
前記遅延回路に第２の電圧バイアスを供給することと、ここにおいて、前記第２の電圧バイアスはまた、前記遅延回路の前記遅延を制御する、
前記更新レートで前記第２の電圧バイアスを更新することと
を更に備える、請求項９に記載の方法。
【請求項１５】
遅延制御のための装置であって、
遅延回路に電圧バイアスを供給するための手段と、ここにおいて、前記電圧バイアスは、前記遅延回路の遅延を制御する、
更新レートで前記電圧バイアスを更新するための手段と、
前記遅延回路によって遅延されている信号のデータレートに基づいて、前記更新レートを調整するための手段と
を備える装置。
【請求項１６】
前記更新レートを調整するための前記手段は、
前記信号の前記データレートが第１のデータレートに略等しい場合、前記更新レートを第１の更新レートに設定するための手段と、
前記信号の前記データレートが第２のデータレートに略等しい場合、前記更新レートを第２の更新レートに設定するための手段と
を備え、
前記第１のデータレートは、前記第２のデータレートよりも低く、前記第１の更新レートは、前記第２の更新レートよりも低い、
請求項１５に記載の装置。
【請求項１７】
前記電圧バイアスを更新するための前記手段は、基準クロックに基づいて前記電圧バイアスを更新するための手段を備え、ここで、前記更新レートは、前記基準クロックのＮ個の周期あたり１回の前記電圧バイアスの更新に略等しく、Ｎは整数であり、前記更新レートを調整するための前記手段は、Ｎを調整するための手段を備える、請求項１５に記載の装置。
【請求項１８】
前記更新レートを調整するための前記手段は、
前記信号の前記データレートが第１のデータレートに略等しい場合、Ｎを第１の値に設定するための手段と、
前記信号の前記データレートが第２のデータレートに略等しい場合、Ｎを第２の値に設定するための手段と
を備え、
前記第１のデータレートは、前記第２のデータレートよりも低く、Ｎの前記第１の値は、Ｎの前記第２の値よりも大きい、
請求項１７に記載の装置。
【請求項１９】
前記電圧バイアスを更新するための前記手段は、
前記電圧バイアスの更新ごとに、基準クロックからパルス対を生成するための手段と、ここにおいて、各パルス対は、第１のパルス及び第２のパルスを備え、前記第１のパルスは、前記第２のパルスに対して前記基準クロックの略１周期ぶん遅延されている、
各パルス対の前記第２のパルスを前記電圧バイアスによって制御された量ぶん遅延させるための手段と、
パルス対ごとに、それぞれの前記第１のパルスとそれぞれの遅延された前記第２のパルスとの間の位相誤差を検出するための手段と、
それぞれの検出された前記位相誤差に基づいて、パルス対ごとに前記電圧バイアスを更新するための手段と
を備える、請求項１５に記載の装置。
【請求項２０】
前記遅延回路に第２の電圧バイアスを供給するための手段と、ここにおいて、前記第２の電圧バイアスはまた、前記遅延回路の前記遅延を制御する、
前記更新レートで前記第２の電圧バイアスを更新するための手段と
を更に備える、請求項１５に記載の装置。
【請求項２１】
メモリインターフェースであって、
信号を遅延するように構成された第１の遅延回路と、ここにおいて、前記信号は、データ信号及びデータストローブ信号のうちの１つを備える、
前記第１の遅延回路に電圧バイアスを供給し、更新レートで前記電圧バイアスを更新するように構成された第２の遅延回路と、ここにおいて、前記電圧バイアスは、前記第１の遅延回路の遅延を制御する、
前記信号のデータレートに基づいて、前記第２の遅延回路の前記更新レートを調整するように構成された更新コントローラと
を備えるメモリインターフェース。
【請求項２２】
前記更新コントローラは、前記信号の前記データレートが第１のデータレートに略等しい場合、前記更新レートを第１の更新レートに設定し、前記信号の前記データレートが第２のデータレートに略等しい場合、前記更新レートを第２の更新レートに設定するように構成され、前記第１のデータレートは、前記第２のデータレートよりも低く、前記第１の更新レートは、前記第２の更新レートよりも低い、請求項２１に記載のメモリインターフェース。
【請求項２３】
前記第２の遅延回路は、基準クロックに基づいて前記電圧バイアスを更新するように構成され、ここで、前記更新レートは、前記基準クロックのＮ個の周期あたり１回の前記電圧バイアスの更新に略等しく、Ｎは整数であり、前記更新コントローラは、Ｎを調整するように構成される、請求項２１に記載のメモリインターフェース。
【請求項２４】
前記更新コントローラは、前記信号の前記データレートが第１のデータレートに略等しい場合、Ｎを第１の値に設定し、前記信号の前記データレートが第２のデータレートに略等しい場合、Ｎを第２の値に設定するように構成され、前記第１のデータレートは、前記第２のデータレートよりも低く、Ｎの前記第１の値は、Ｎの前記第２の値よりも大きい、請求項２３に記載のメモリインターフェース。
【請求項２５】
前記第２の遅延回路は、
前記電圧バイアスの更新ごとに、基準クロックからパルス対を生成するように構成された更新回路と、ここにおいて、各パルス対は、第１のパルス及び第２のパルスを備え、前記第１のパルスは、前記第２のパルスに対して前記基準クロックの略１周期ぶん遅延されている、
各パルス対の前記第２のパルスを前記電圧バイアスによって制御された量ぶん遅延させるように構成された電圧制御型遅延回路と、
パルス対ごとに、それぞれの前記第１のパルスとそれぞれの遅延された前記第２のパルスとの間の位相誤差を検出するように構成された位相周波数検出器と、
それぞれの検出された前記位相誤差に基づいて、パルス対ごとに前記電圧バイアスを更新するように構成された電圧バイアスコントローラと
を備える、請求項２１に記載のメモリインターフェース。
【請求項２６】
前記電圧バイアスによって制御される前記第１の遅延回路の前記遅延は、前記第１の遅延回路のステップ遅延であり、前記第１の遅延回路は、前記信号を前記ステップ遅延の倍数ぶん遅延させるように構成される、請求項２１に記載のメモリインターフェース。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正の内容】
【０１３２】
[0154]本開示の以上の説明は、当業者が本開示を実施又は使用することを可能にするために提供される。本開示に対する様々な修正は当業者には容易に明らかであり、本明細書で定義された包括的な原理は、本開示の精神又は範囲から逸脱することなく、他の変形に適用され得る。例えば、本開示の実施形態はＤＲＡＭの例を使用して上述されているが、本開示の実施形態が、この例に制限されず、他のタイプのメモリデバイスで使用され得ることは認識されるべきである。故に、本開示は、本明細書で説明された例及び設計に制限されることを意図せず、本明細書に開示された原理及び新規な特徴に合致する最も広い範囲が与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
遅延システムであって、
第２の遅延回路に電圧バイアスを供給し、更新レートで前記電圧バイアスを更新するように構成された第１の遅延回路と、ここにおいて、前記電圧バイアスは、前記第２の遅延回路の遅延を制御する、
前記第１の遅延回路の前記更新レートを調整するように構成された更新コントローラと
を備える遅延システム。
［Ｃ２］
前記更新コントローラは、前記第２の遅延回路によって遅延されている信号のデータレートに基づいて前記更新レートを調整するように構成される、
Ｃ１に記載の遅延システム。
［Ｃ３］
前記更新コントローラは、前記信号の前記データレートが第１のデータレートに略等しい場合、前記更新レートを第１の更新レートに設定し、前記信号の前記データレートが第２のデータレートに略等しい場合、前記更新レートを第２の更新レートに設定するように構成され、前記第１のデータレートは、前記第２のデータレートよりも低く、前記第１の更新レートは、前記第２の更新レートよりも低い、Ｃ２に記載の遅延システム。
［Ｃ４］
前記第１の遅延回路は、基準クロックに基づいて前記電圧バイアスを更新するように構成され、ここで、前記更新レートは、前記基準クロックのＮ個の周期あたり１回の前記電圧バイアスの更新に略等しく、Ｎは整数であり、前記更新コントローラは、Ｎを調整するように構成される、Ｃ１に記載の遅延システム。
［Ｃ５］
前記更新コントローラは、前記第２の遅延回路によって遅延されている信号のデータレートが第１のデータレートに略等しい場合、Ｎを第１の値に設定し、前記信号の前記データレートが第２のデータレートに略等しい場合、Ｎを第２の値に設定するように構成され、前記第１のデータレートは、前記第２のデータレートよりも低く、Ｎの前記第１の値は、Ｎの前記第２の値よりも大きい、Ｃ４に記載の遅延システム。
［Ｃ６］
前記第１の遅延回路は、
前記電圧バイアスの更新ごとに、基準クロックからパルス対を生成するように構成された更新回路と、ここにおいて、各パルス対は、第１のパルス及び第２のパルスを備え、前記第１のパルスは、前記第２のパルスに対して前記基準クロックの略１周期ぶん遅延されている、
各パルス対の前記第２のパルスを前記電圧バイアスによって制御された量ぶん遅延させるように構成された電圧制御型遅延回路と、
パルス対ごとに、それぞれの前記第１のパルスとそれぞれの遅延された前記第２のパルスとの間の位相誤差を検出するように構成された位相周波数検出器と、
それぞれの検出された前記位相誤差に基づいて、パルス対ごとに前記電圧バイアスを更新するように構成された電圧バイアスコントローラと
を備える、Ｃ１に記載の遅延システム。
［Ｃ７］
前記更新回路は、前記基準クロックのＮ個の周期あたり１つのパルス対というレートで前記パルス対を生成するように構成され、Ｎは整数であり、前記更新コントローラは、Ｎを調整するように構成される、Ｃ６に記載の遅延システム。
［Ｃ８］
前記更新コントローラは、前記第２の遅延回路によって遅延されている信号のデータレートが第１のデータレートに略等しい場合、Ｎを第１の値に設定し、前記信号の前記データレートが第２のデータレートに略等しい場合、Ｎを第２の値に設定するように構成され、前記第１のデータレートは、前記第２のデータレートよりも低く、Ｎの前記第１の値は、Ｎの前記第２の値よりも大きい、Ｃ７に記載の遅延システム。
［Ｃ９］
前記電圧バイアスによって制御される前記第２の遅延回路の前記遅延は、前記第２の遅延回路のステップ遅延であり、前記第２の遅延回路は、信号を前記ステップ遅延の倍数ぶん遅延させるように構成される、Ｃ１に記載の遅延システム。
［Ｃ１０］
遅延制御のための方法であって、
遅延回路に電圧バイアスを供給することと、ここにおいて、前記電圧バイアスは、前記遅延回路の遅延を制御する、
更新レートで前記電圧バイアスを更新することと、
前記更新レートを調整することと
を備える方法。
［Ｃ１１］
前記更新レートを調整することは、前記遅延回路によって遅延されている信号のデータレートに基づいて前記更新レートを調整することを備える、Ｃ１０に記載の方法。
［Ｃ１２］
前記更新レートを調整することは、
前記信号の前記データレートが第１のデータレートに略等しい場合、前記更新レートを第１の更新レートに設定することと、
前記信号の前記データレートが第２のデータレートに略等しい場合、前記更新レートを第２の更新レートに設定することと
を備え、
前記第１のデータレートは、前記第２のデータレートよりも低く、前記第１の更新レートは、前記第２の更新レートよりも低い、
Ｃ１１に記載の方法。
［Ｃ１３］
前記電圧バイアスを更新することは、基準クロックに基づいて前記電圧バイアスを更新することを備え、ここで、前記更新レートは、前記基準クロックのＮ個のあたり１回の前記電圧バイアスの更新に略等しく、Ｎは整数であり、前記更新レートを調整することは、Ｎを調整することを備える、Ｃ１０に記載の方法。
［Ｃ１４］
前記更新レートを調整することは、
前記遅延回路によって遅延されている信号のデータレートが第１のデータレートに略等しい場合、Ｎを第１の値に設定することと
前記信号の前記データレートが第２のデータレートに略等しい場合、Ｎを第２の値に設定することと
を備え、
前記第１のデータレートは、前記第２のデータレートよりも低く、Ｎの前記第１の値は、Ｎの前記第２の値よりも大きい、
Ｃ１３に記載の方法。
［Ｃ１５］
前記電圧バイアスを更新することは、
前記電圧バイアスの更新ごとに、基準クロックからパルス対を生成することと、ここにおいて、各パルス対は、第１のパルス及び第２のパルスを備え、前記第１のパルスは、前記第２のパルスに対して前記基準クロックの略１周期ぶん遅延されている、
各パルス対の前記第２のパルスを前記電圧バイアスによって制御された量ぶん遅延させることと、
パルス対ごとに、それぞれの前記第１のパルスとそれぞれの遅延された前記第２のパルスとの間の位相誤差を検出することと、
それぞれの検出された前記位相誤差に基づいて、パルス対ごとに前記電圧バイアスを更新することと
を備える、Ｃ１０に記載の方法。
［Ｃ１６］
前記遅延回路に第２の電圧バイアスを供給することと、ここにおいて、前記第２の電圧バイアスはまた、前記遅延回路の前記遅延を制御する、
前記更新レートで前記第２の電圧バイアスを更新することと
を更に備える、Ｃ１０に記載の方法。
［Ｃ１７］
遅延制御のための装置であって、
遅延回路に電圧バイアスを供給するための手段と、ここにおいて、前記電圧バイアスは、前記遅延回路の遅延を制御する、
更新レートで前記電圧バイアスを更新するための手段と、
前記更新レートを調整するための手段と
を備える装置。
［Ｃ１８］
前記更新レートを調整するための前記手段は、前記遅延回路によって遅延されている信号のデータレートに基づいて前記更新レートを調整するための手段を備える、Ｃ１７に記載の装置。
［Ｃ１９］
前記更新レートを調整するための前記手段は、
前記信号の前記データレートが第１のデータレートに略等しい場合、前記更新レートを第１の更新レートに設定するための手段と、
前記信号の前記データレートが第２のデータレートに略等しい場合、前記更新レートを第２の更新レートに設定するための手段と
を備え、
前記第１のデータレートは、前記第２のデータレートよりも低く、前記第１の更新レートは、前記第２の更新レートよりも低い、
Ｃ１８に記載の装置。
［Ｃ２０］
前記電圧バイアスを更新するための前記手段は、基準クロックに基づいて前記電圧バイアスを更新するための手段を備え、ここで、前記更新レートは、前記基準クロックのＮ個の周期あたり１回の前記電圧バイアスの更新に略等しく、Ｎは整数であり、前記更新レートを調整するための前記手段は、Ｎを調整するための手段を備える、Ｃ１７に記載の装置。
［Ｃ２１］
前記更新レートを調整するための前記手段は、
前記遅延回路によって遅延されている信号のデータレートが第１のデータレートに略等しい場合、Ｎを第１の値に設定するための手段と、
前記信号の前記データレートが第２のデータレートに略等しい場合、Ｎを第２の値に設定するための手段と
を備え、
前記第１のデータレートは、前記第２のデータレートよりも低く、Ｎの前記第１の値は、Ｎの前記第２の値よりも大きい、
Ｃ２０に記載の装置。
［Ｃ２２］
前記電圧バイアスを更新するための前記手段は、
前記電圧バイアスの更新ごとに、基準クロックからパルス対を生成するための手段と、ここにおいて、各パルス対は、第１のパルス及び第２のパルスを備え、前記第１のパルスは、前記第２のパルスに対して前記基準クロックの略１周期ぶん遅延されている、
各パルス対の前記第２のパルスを前記電圧バイアスによって制御された量ぶん遅延させるための手段と、
パルス対ごとに、それぞれの前記第１のパルスとそれぞれの遅延された前記第２のパルスとの間の位相誤差を検出するための手段と、
それぞれの検出された前記位相誤差に基づいて、パルス対ごとに前記電圧バイアスを更新するための手段と
を備える、Ｃ１７に記載の装置。
［Ｃ２３］
前記遅延回路に第２の電圧バイアスを供給するための手段と、ここにおいて、前記第２の電圧バイアスはまた、前記遅延回路の前記遅延を制御する、
前記更新レートで前記第２の電圧バイアスを更新するための手段と
を更に備える、Ｃ１７に記載の装置。
［Ｃ２４］
メモリインターフェースであって、
信号を遅延するように構成された第１の遅延回路と、ここにおいて、前記信号は、データ信号及びデータストローブ信号のうちの１つを備える、
前記第１の遅延回路に電圧バイアスを供給し、更新レートで前記電圧バイアスを更新するように構成された第２の遅延回路と、ここにおいて、前記電圧バイアスは、前記第１の遅延回路の遅延を制御する、
前記第２の遅延回路の前記更新レートを調整するように構成された更新コントローラと
を備えるメモリインターフェース。
［Ｃ２５］
前記更新コントローラは、前記信号のデータレートに基づいて前記更新レートを調整するように構成される、
Ｃ２４に記載のメモリインターフェース。
［Ｃ２６］
前記更新コントローラは、前記信号の前記データレートが第１のデータレートに略等しい場合、前記更新レートを第１の更新レートに設定し、前記信号の前記データレートが第２のデータレートに略等しい場合、前記更新レートを第２の更新レートに設定するように構成され、前記第１のデータレートは、前記第２のデータレートよりも低く、前記第１の更新レートは、前記第２の更新レートよりも低い、Ｃ２５に記載のメモリインターフェース。
［Ｃ２７］
前記第２の遅延回路は、基準クロックに基づいて前記電圧バイアスを更新するように構成され、ここで、前記更新レートは、前記基準クロックのＮ個の周期あたり１回の前記電圧バイアスの更新に略等しく、Ｎは整数であり、前記更新コントローラは、Ｎを調整するように構成される、Ｃ２４に記載のメモリインターフェース。
［Ｃ２８］
前記更新コントローラは、前記信号のデータレートが第１のデータレートに略等しい場合、Ｎを第１の値に設定し、前記信号の前記データレートが第２のデータレートに略等しい場合、Ｎを第２の値に設定するように構成され、前記第１のデータレートは、前記第２のデータレートよりも低く、Ｎの前記第１の値は、Ｎの前記第２の値よりも大きい、Ｃ２７に記載のメモリインターフェース。
［Ｃ２９］
前記第２の遅延回路は、
前記電圧バイアスの更新ごとに、基準クロックからパルス対を生成するように構成された更新回路と、ここにおいて、各パルス対は、第１のパルス及び第２のパルスを備え、前記第１のパルスは、前記第２のパルスに対して前記基準クロックの略１周期ぶん遅延されている、
各パルス対の前記第２のパルスを前記電圧バイアスによって制御された量ぶん遅延させるように構成された電圧制御型遅延回路と、
パルス対ごとに、それぞれの前記第１のパルスとそれぞれの遅延された前記第２のパルスとの間の位相誤差を検出するように構成された位相周波数検出器と、
それぞれの検出された前記位相誤差に基づいて、パルス対ごとに前記電圧バイアスを更新するように構成された電圧バイアスコントローラと
を備える、Ｃ２４に記載のメモリインターフェース。
［Ｃ３０］
前記電圧バイアスによって制御される前記第１の遅延回路の前記遅延は、前記第１の遅延回路のステップ遅延であり、前記第１の遅延回路は、前記信号を前記ステップ遅延の倍数ぶん遅延させるように構成される、Ｃ２４に記載のメモリインターフェース。
【国際調査報告】
2017517077.tif 000026
2017517077.tif 000027
2017517077.tif 000028