(57)【要約】  スタンダードセルＣＭＯＳデバイスが、スタンダードセルを横切って延びる第１のパワーレール（１０４）を含む。第１のパワーレールは、第１の電圧、または第１の電圧よりも小さい第２の電圧のうちの１つに接続される。本デバイスは、スタンダードセルを横切って延びる第２のパワーレール（１１８）をさらに含む。第２のパワーレールは、第１の電圧または第２の電圧のうちの他の１つに接続される。第２のパワーレールは、Ｍ２層配線接続と、Ｍ１層配線接続に接続されたＭ１層配線接続のセットとを含む。本デバイスは、第１のパワーレールと第２のパワーレールとの間の、第１のパワーレールと第２のパワーレールとによって電力供給されるＣＭＯＳトランジスタデバイスのセットをさらに含む。本デバイスは、第２のパワーレールの下でそれに直交して延びるＭ１層配線接続（１２４）をさらに含む。Ｍ１層配線接続は、ＣＭＯＳトランジスタデバイスのセットに結合される。
2017517143.tif 000002
【特許請求の範囲】
【請求項１】
スタンダードセル相補型金属酸化物半導体（ＣＭＯＳ）デバイスであって、前記スタンダードセルＣＭＯＳデバイスは下記を備える、
前記スタンダードセルを横切って延びる第１のパワーレール、ここで、前記第１のパワーレールが、第１の電圧、または前記第１の電圧よりも小さい第２の電圧のうちの１つに接続される、と、
前記スタンダードセルを横切って延びる第２のパワーレール、ここで、前記第２のパワーレールが、前記第１の電圧または前記第２の電圧のうちの他の１つに接続され、前記第２のパワーレールが、金属ｘ層配線接続と、前記金属ｘ層配線接続に接続された金属ｘ−１層配線接続のセットとを含む、と、
前記第１のパワーレールと前記第２のパワーレールとの間の、前記第１のパワーレールと前記第２のパワーレールとによって電力供給されるＣＭＯＳトランジスタデバイスのセットと、
前記第２のパワーレールの下を前記第２のパワーレールに直交して延びるｘ−１層配線接続、ここで、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記セットに結合される。
【請求項２】
前記ｘ−１層配線接続が、前記第２のパワーレールの部分である金属ｘ−１層配線接続の前記セットのうちの２つのｘ−１層配線接続の間に延びる、請求項１に記載のデバイス。
【請求項３】
ｘが２に等しく、前記第２のパワーレールが、金属２（Ｍ２）層配線接続と金属１（Ｍ１）層配線接続のセットとを含む、請求項２に記載のデバイス。
【請求項４】
前記第１のパワーレールが、金属１（Ｍ１）層配線接続または金属２（Ｍ２）層配線接続のうちの少なくとも１つを含む、請求項３に記載のデバイス。
【請求項５】
前記第１のパワーレールおよび前記第２のパワーレールが互いに平行に延びる、請求項１に記載のデバイス。
【請求項６】
金属ｘ−１層配線接続の前記セットが、前記金属ｘ層配線接続の下を前記金属ｘ層配線接続に平行に延びる、請求項１に記載のデバイス。
【請求項７】
前記スタンダードセルを横切って延びる第３のパワーレール、ここで、前記第３のパワーレールが、前記第１の電圧または前記第２の電圧のうちの前記１つに接続され、前記第３のパワーレールが、金属ｘ層配線接続または金属ｘ−１層配線接続のうちの少なくとも１つを含む、と、
前記第２のパワーレールと前記第３のパワーレールとの間の、前記第２のパワーレールと前記第３のパワーレールとによって電力供給されるＣＭＯＳトランジスタデバイスの第２のセットと、
をさらに備え、
前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記第２のセットにも結合される、
請求項１に記載のデバイス。
【請求項８】
ＣＭＯＳトランジスタデバイスの前記セットが、ｐ型金属酸化物半導体（ｐＭＯＳ）トランジスタデバイスのセットと、ｎ型金属酸化物半導体（ｎＭＯＳ）トランジスタデバイスのセットとを備え、前記ｐＭＯＳトランジスタデバイスの幅が、前記ｎＭＯＳトランジスタデバイスの幅にほぼ等しい、請求項１に記載のデバイス。
【請求項９】
ｎウェルをさらに備え、前記ｐＭＯＳトランジスタデバイスが前記ｎウェル上にあり、ここにおいて、前記ｎウェルの１つのエッジが、前記第１のパワーレールと前記第２のパワーレールとの間のほぼ中間にある、請求項８に記載のデバイス。
【請求項１０】
スタンダードセル相補型金属酸化物半導体（ＣＭＯＳ）デバイスを動作させる方法であって、前記方法は下記を備える、
第１のパワーレールおよび第２のパワーレールを介して、ＣＭＯＳトランジスタデバイスのセットに電力を供給すること、ここで、前記第１のパワーレールが前記スタンダードセルを横切って延び、前記第１のパワーレールが、第１の電圧、または前記第１の電圧よりも小さい第２の電圧のうちの１つに接続され、前記第２のパワーレールが前記スタンダードセルを横切って延び、前記第２のパワーレールが、前記第１の電圧または前記第２の電圧のうちの他の１つに接続され、前記第２のパワーレールが、金属ｘ層配線接続と、前記金属ｘ層配線接続に接続された金属ｘ−１層配線接続のセットとを含み、ＣＭＯＳトランジスタデバイスの前記セットが、前記第１のパワーレールと前記第２のパワーレールとの間にある、と、
前記第２のパワーレールの下を前記第２のパワーレールに直交して延びるｘ−１層配線接続を介して、電流を流すことと、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記セットに結合される。
【請求項１１】
前記ｘ−１層配線接続が、前記第２のパワーレールの部分である金属ｘ−１層配線接続の前記セットのうちの２つのｘ−１層配線接続の間に延びる、請求項１０に記載の方法。
【請求項１２】
ｘが２に等しく、前記第２のパワーレールが、金属２（Ｍ２）層配線接続と金属１（Ｍ１）層配線接続のセットとを含む、請求項１１に記載の方法。
【請求項１３】
前記第１のパワーレールが、金属１（Ｍ１）層配線接続または金属２（Ｍ２）層配線接続のうちの少なくとも１つを含む、請求項１２に記載の方法。
【請求項１４】
前記第１のパワーレールおよび前記第２のパワーレールが互いに平行に延びる、請求項１０に記載の方法。
【請求項１５】
金属ｘ−１層配線接続の前記セットが、前記金属ｘ層配線接続の下を前記金属ｘ層配線接続に平行に延びる、請求項１０に記載の方法。
【請求項１６】
前記第２のパワーレールおよび第３のパワーレールを介して、ＣＭＯＳトランジスタデバイスの第２のセットに電力を供給することをさらに備え、前記第３のパワーレールが前記スタンダードセルを横切って延び、前記第３のパワーレールが、前記第１の電圧または前記第２の電圧のうちの前記１つに接続され、前記第３のパワーレールが、金属ｘ層配線接続または金属ｘ−１層配線接続のうちの少なくとも１つを含み、ＣＭＯＳトランジスタデバイスの前記第２のセットが、前記第２のパワーレールと前記第３のパワーレールとの間にあり、前記第２のパワーレールと前記第３のパワーレールとによって電力供給され、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記第２のセットにも結合される、請求項１０に記載の方法。
【請求項１７】
ＣＭＯＳトランジスタデバイスの前記セットが、ｐ型金属酸化物半導体（ｐＭＯＳ）トランジスタデバイスのセットと、ｎ型金属酸化物半導体（ｎＭＯＳ）トランジスタデバイスのセットとを備え、前記ｐＭＯＳトランジスタデバイスの幅が、前記ｎＭＯＳトランジスタデバイスの幅にほぼ等しい、請求項１０に記載の方法。
【請求項１８】
前記ｐＭＯＳトランジスタデバイスがｎウェル上にあり、前記ｎウェルの１つのエッジが、前記第１のパワーレールと前記第２のパワーレールとの間のほぼ中間にある、請求項１７に記載の方法。
【請求項１９】
スタンダードセル相補型金属酸化物半導体（ＣＭＯＳ）デバイス装置であって、前記スタンダードセルＣＭＯＳデバイス装置は下記を備える、
第１のパワーレールおよび第２のパワーレールを介して、ＣＭＯＳトランジスタデバイスのセットに電力を供給するための手段、ここで、前記第１のパワーレールが前記スタンダードセルを横切って延び、前記第１のパワーレールが、第１の電圧、または前記第１の電圧よりも小さい第２の電圧のうちの１つに接続され、前記第２のパワーレールが前記スタンダードセルを横切って延び、前記第２のパワーレールが、前記第１の電圧または前記第２の電圧のうちの他の１つに接続され、前記第２のパワーレールが、金属ｘ層配線接続と、前記金属ｘ層配線接続に接続された金属ｘ−１層配線接続のセットとを含み、ＣＭＯＳトランジスタデバイスの前記セットが、前記第１のパワーレールと前記第２のパワーレールとの間にある、と、
前記第２のパワーレールの下で前記第２のパワーレールに直交して延びるｘ−１層配線接続を介して、電流を流すための手段、ここで、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記セットに結合される。
【請求項２０】
前記ｘ−１層配線接続が、前記第２のパワーレールの部分である金属ｘ−１層配線接続の前記セットのうちの２つのｘ−１層配線接続の間に延びる、請求項１９に記載の装置。
【請求項２１】
ｘが２に等しく、前記第２のパワーレールが、金属２（Ｍ２）層配線接続と金属１（Ｍ１）層配線接続のセットとを含む、請求項２０に記載の装置。
【請求項２２】
前記第１のパワーレールが、金属１（Ｍ１）層配線接続または金属２（Ｍ２）層配線接続のうちの少なくとも１つを含む、請求項２１に記載の装置。
【請求項２３】
前記第１のパワーレールおよび前記第２のパワーレールが互いに平行に延びる、請求項１９に記載の装置。
【請求項２４】
金属ｘ−１層配線接続の前記セットが、前記金属ｘ層配線接続の下を前記金属ｘ層配線接続に平行に延びる、請求項１９に記載の装置。
【請求項２５】
前記第２のパワーレールおよび第３のパワーレールを介して、ＣＭＯＳトランジスタデバイスの第２のセットに電力を供給するための手段をさらに備え、前記第３のパワーレールが前記スタンダードセルを横切って延び、前記第３のパワーレールが、前記第１の電圧または前記第２の電圧のうちの前記１つに接続され、前記第３のパワーレールが、金属ｘ層配線接続または金属ｘ−１層配線接続のうちの少なくとも１つを含み、ＣＭＯＳトランジスタデバイスの前記第２のセットが、前記第２のパワーレールと前記第３のパワーレールとの間にあり、前記第２のパワーレールと前記第３のパワーレールとによって電力供給され、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記第２のセットにも結合される、請求項１９に記載の装置。
【請求項２６】
ＣＭＯＳトランジスタデバイスの前記セットが、ｐ型金属酸化物半導体（ｐＭＯＳ）トランジスタデバイスのセットと、ｎ型金属酸化物半導体（ｎＭＯＳ）トランジスタデバイスのセットとを備え、前記ｐＭＯＳトランジスタデバイスの幅が、前記ｎＭＯＳトランジスタデバイスの幅にほぼ等しい、請求項１９に記載の装置。
【請求項２７】
前記ｐＭＯＳトランジスタデバイスがｎウェル上にあり、前記ｎウェルの１つのエッジが、前記第１のパワーレールと前記第２のパワーレールとの間のほぼ中間にある、請求項２６に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[0001]本出願は、その全体が参照により本明細書に明確に組み込まれる、「ADAPTIVE STANDARD CELL ARCHITECTURE AND LAYOUT TECHNIQUES FOR LOW AREA DIGITAL SOC」と題する、２０１４年５月１日に出願された米国特許出願第１４／２６７，８８８号の利益を主張する。
【背景技術】
【０００２】
[0002]本開示は、一般にレイアウト構造に関し、より詳細には、低面積デジタルシステムオンチップ（ＳｏＣ）のための適応スタンダードセルアーキテクチャおよびレイアウト技法に関する。
【０００３】
[0003]スタンダードセルは、デジタル論理を用いて実装され得る集積回路である。ＳｏＣデバイスなど、特定用途向け集積回路（ＡＳＩＣ）は、数千から数百万のスタンダードセルを含み得る。そのようなスタンダードセルはＳｏＣの約２０％を占め得る。ＡＳＩＣのサイズ／面積フットプリントを低減することは有益である。したがって、個々のスタンダードセルのサイズ／面積フットプリントを低減することが必要である。
【発明の概要】
【０００４】
[0004]本開示の一態様では、スタンダードセル相補型金属酸化物半導体（ＣＭＯＳ）デバイスは、スタンダードセルを横切って延びる第１のパワーレール（power rail）を含む。第１のパワーレールは、第１の電圧、または第１の電圧よりも小さい第２の電圧のうちの１つに接続される。スタンダードセルＣＭＯＳデバイスは、スタンダードセルを横切って延びる第２のパワーレールをさらに含む。第２のパワーレールは、第１の電圧または第２の電圧のうちの他の１つに接続される。第２のパワーレールは、金属ｘ層配線接続と、金属ｘ層配線接続に接続された金属ｘ−１層配線接続のセットとを含む。スタンダードセルＣＭＯＳデバイスは、第１のパワーレールと第２のパワーレールとの間の、第１のパワーレールと第２のパワーレールとによって電力供給されるＣＭＯＳトランジスタデバイスのセットをさらに含む。スタンダードセルＣＭＯＳデバイスは、第２のパワーレールの下で第２のパワーレールに直交して延びるｘ−１層配線接続をさらに含む。ｘ−１層配線接続は、ＣＭＯＳトランジスタデバイスのセットに結合される。
【０００５】
[0005]ｘ−１層配線接続は、第２のパワーレールの部分である金属ｘ−１層配線接続のセットのうちの２つのｘ−１層配線接続の間に延び得る。一構成では、ｘが２に等しく、第２のパワーレールは、金属２層配線接続と金属１層配線接続のセットとを含む。
【図面の簡単な説明】
【０００６】
【図１】[0006]例示的なＣＭＯＳデバイスの一部分を示す図。
【図２】[0007]例示的な７トラックのセルアーキテクチャを示す図。
【図３】[0008]活性領域に関するゲート接続のジョグ間隔を示す図。
【図４】[0009]スタンダードセルフットプリント比較を示す図。
【図５】[0010]スタンダードセルＣＭＯＳデバイスを動作させる方法のフローチャート。
【発明を実施するための形態】
【０００７】
[0011]添付の図面に関して以下に記載される詳細な説明は、様々な構成を説明するものであり、本明細書で説明する概念が実施され得る構成のみを表すものではない。詳細な説明は、様々な概念の完全な理解を与えるための具体的な詳細を含む。ただし、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの事例では、そのような概念を不明瞭にしないように、よく知られている構造および構成要素をブロック図の形式で示す。装置および方法が、以下の詳細な説明において説明され、様々なブロック、モジュール、構成要素、回路、ステップ、プロセス、アルゴリズム、要素などによって添付の図面に示され得る。
【０００８】
[0012]図１は、例示的なＣＭＯＳデバイスの一部分を示す図１００である。ＣＭＯＳデバイスは、スタンダードセルを横切って延びる第１のパワーレール／バス１０２を含む（図１００にはスタンダードセルの一部分のみが示されている）。第１のパワーレール１０２は、第１の電圧、または第１の電圧よりも小さい第２の電圧のうちの１つに接続される。たとえば、第１の電圧はＶddであり得、第２の電圧は（接地（ＧＮＤ）であり得る）Ｖssであり得る。ＣＭＯＳデバイスは、スタンダードセルを横切って延びる第２のパワーレール／バス１０４をさらに含む。第２のパワーレール１０４は、第１の電圧または第２の電圧のうちの他の１つに接続される。たとえば、第１のパワーレール１０２はＶssに接続され得、第２のパワーレールはＶddに接続され得る。代替的に、第１のパワーレール１０２はＶddに接続され得、第２のパワーレールはＶssに接続され得る。第２のパワーレール１０４は、金属ｘ層配線接続１０６と、金属ｘ層配線接続に接続された金属ｘ−１層配線接続１０８、１１０のセットとを含む。たとえば、金属ｘ層配線接続１０６は、金属２（Ｍ２）層配線接続であり得、金属ｘ−１層配線接続１０８、１１０のセットは、金属１（Ｍ１）層配線接続のセットであり得る。ＣＭＯＳデバイスは、第１のパワーレール１０２と第２のパワーレール１０４との間の、第１のパワーレール１０２と第２のパワーレール１０４とによって電力供給されるＣＭＯＳトランジスタデバイスのセットをさらに含む。ＣＭＯＳデバイスは、第２のパワーレール１０４の下で第２のパワーレール１０４に直交して延びるｘ−１層配線接続１１２をさらに含む。ｘ−１層配線接続１１２は、複数のＣＭＯＳトランジスタデバイスのセットに結合され、それらは、第１のパワーレール１０２と第２のパワーレール電力１０４との間にある。第２のパワーレール１０４は第１の方向（たとえば、水平方向）に延び、ｘ−１層配線接続１１２は、第１の方向に直交する第２の方向（たとえば、垂直方向）に延びる。
【０００９】
[0013]図１に示されているように、第１のパワーレール１０２は、Ｍ１層配線接続１１６で分路されたＭ２層配線接続１１４を含む。第２のパワーレール１０４は、複数のＭ１層配線接続１０８、１１０で分路されたＭ２層配線接続１０６を含む。Ｍ１層配線接続１１２が、Ｍ１層配線接続１０８、１１０に接触することなしに第２のパワーレール１０４の下で延びることを可能にするために、第２のパワーレール１０４のＭ１層配線接続１０８、１１０は分離される。第１のパワーレール１０２と第２のパワーレール１０４との間のＣＭＯＳデバイスのセットは、Ｍ１層配線接続１１２を介して、第２のパワーレール１０４と第３のパワーレール／バス１１８との間の第２のセットＣＭＯＳデバイスに接続され得る。したがって、第１のパワーレール１０２と第２のパワーレール１０４との間のＣＭＯＳデバイスのセットを、第２のパワーレール１０４と第３のパワーレール１１８との間のＣＭＯＳデバイスの第２のセットと配線接続するために、第２の方向（たとえば、垂直方向）に延びるより少数のより上層の金属層の配線接続（たとえば、金属３（Ｍ３）層配線接続）が使用され得る。セル間接続（ローカルラウティング）のためにより少数のより上層の金属層の配線接続が使用されるとき、より多くのトラックがセル内接続のために利用可能である。セル内接続のために利用可能なより多くのトラックを有することは、セル内ラウティング（routing）をより容易にし得、ＳｏＣを製造するためにより少ないマスク／より少数の層が必要とされる場合、ＳｏＣを製造するコストを減少させ得る。
【００１０】
[0014]図１に示されているように、ｘ−１層配線接続１１２は、第２のパワーレール１０４の部分である金属ｘ−１層配線接続１０８、１１０のセットのうちの２つのｘ−１層配線接続１０８とｘ−１層配線接続１１０の間に延びる。ｘが２に等しいとき、第２のパワーレール１０４は、Ｍ２層配線接続１０６と、Ｍ１層配線接続１０８、１１０のセットとを含む。第１のパワーレール１０２は、Ｍ１層配線接続１１６のみ、Ｍ２層配線接続１１４のみ、またはＭ１層配線接続１１４とＭ２層配線接続１１６の両方を含み得る。第１のパワーレール１０２および第２のパワーレール１０４は互いに平行に延び得る。金属ｘ−１層配線接続１０８、１１０のセットは、金属ｘ層配線接続１０６の下で金属ｘ層配線接続１０６に平行に延び得る。ＣＭＯＳデバイスは、スタンダードセルを横切って延びる第３のパワーレール１１８をさらに含み得る。第３のパワーレール１１８は、第１の電圧または第２の電圧のうちの１つに接続される。たとえば、第１のパワーレール１０２および第３のパワーレール１１８はＶssに接続され得、第２のパワーレール１０４はＶddに接続され得る。代替的に、第１のパワーレール１０２および第３のパワーレール１１８はＶddに接続され得、第２のパワーレール１０４はＶssに接続され得る。第３のパワーレール１１８は、金属ｘ層配線接続１２０および／または金属ｘ−１層配線接続１２２を含み得る。第３のパワーレール１１８が、（図示のように）スタンダードセル内にあり、スタンダードセルのエッジ上にない場合、第３のパワーレール１１８は複数の別個の金属ｘ−１層配線接続１２２を含み得る。図示のように、第３のパワーレール１１８は、金属ｘ層配線接続１２０と、複数の別個の金属ｘ−１層配線接続１２２とを含む。ＣＭＯＳデバイスは、第２のパワーレール１０４と第３のパワーレール１１８とによって電力供給される、第２のパワーレール１０４と第３のパワーレール１１８との間のＣＭＯＳトランジスタデバイスの第２のセットをさらに含み得る。ｘ−１層配線接続１１２は、第２のパワーレールと第３のパワーレール１１８との間のＣＭＯＳトランジスタデバイスの第２のセットにも結合され得る。第３のパワーレール１１８が、分離された金属ｘ−１層配線接続（たとえば、Ｍ１層配線接続１２２）を含む場合、ＣＭＯＳデバイスは、第１の方向と第３のパワーレール１１８とに直交する第２の方向に第３のパワーレール１１８の下で延びる、追加の金属ｘ−１層配線接続１２４、１２６を含み得る。金属ｘ−１層配線接続１２４、１２６は、第２のパワーレール１０４と第３のパワーレール１１８との間のＣＭＯＳトランジスタデバイスの第２のセットに、および第３のパワーレール１１８と第４のパワーレールとの間のＣＭＯＳトランジスタデバイスの第３のセットに結合され得る。
【００１１】
[0015]図２は、例示的な７トラックのセルアーキテクチャを示す図２００である。個々のセルは、第２の方向に延びるゲート配線接続２４０に直交する、第１の方向に延びる（８つまたはそれ以上のトラックではなく）７つのＭ１層トラックを可能にするセルの高さを有し得る。Ｍ１層トラックはｘｎｍ（たとえば、１００ｎｍ）のピッチを有し、７ｘｎｍ（たとえば、７００ｎｍ）のセルの高さを与え得る。７トラックのスタンダードセルアーキテクチャは、２８ｎｍ製造プロセス技術または他の製造プロセス技術（たとえば、４０ｎｍ製造プロセス技術）に適用され得る。スタンダードセルは、複数のそのようなセルを含み得る。したがって、７トラックのセルアーキテクチャの場合、スタンダードセルは７＊ｎ個のＭ１層トラックを含み得、ここで、ｎは垂直方向に整列されたセルの数である。図１に関して説明したように、パワーレール２０２は、Ｍ１層配線接続２１６で分路されたＭ２層配線接続２１４を含み得る。パワーレールがスタンダードセルのエッジ上にあるとき、Ｍ１層配線接続２１４とＭ２層配線接続２１６の両方は、（図２に示されているように）セルを横切って分離されずに延び得る。しかしながら、パワーレールがスタンダードセル内にあるとき、（第２のパワーレール１０４および第３のパワーレール１１８に関して図１に示されているように）Ｍ２層配線接続２１４の下で、分離されたＭ１層配線接続２１６の間を第２の方向に延びるＭ１層配線接続を用いたローカルラウティングを可能にするために、Ｍ１層配線接続２１６は分離され得る。
【００１２】
[0016]図２に示されているように、低減されたセルの高さの場合、ｐ型活性領域２５０の幅ｗpが、ｎ型活性領域２６０の幅ｗnにほぼ等しくなり得る。さらに、ｎウェル２７０がセル内の中心に置かれ得る。したがって、図１に関して上記で説明したＣＭＯＳトランジスタデバイスのセットは、ｐ型活性領域２５０内のｐ型金属酸化物半導体（ｐＭＯＳ）トランジスタデバイスのセットと、ｎ型活性領域２６０内のｎ型金属酸化物半導体（ｎＭＯＳ）トランジスタデバイスのセットとを含み得る。ｐＭＯＳトランジスタデバイスの幅ｗpがｎＭＯＳトランジスタデバイスの幅ｗnにほぼ等しく、１のｐＭＯＳ／ｎＭＯＳ（ＰＮ）比を与え得る。ｐＭＯＳトランジスタデバイスはｎウェル２７０上にある。ｎウェルの１つのエッジが、パワーレール２０２とパワーレール２０４との間のセルのほぼ中間にある。
【００１３】
[0017]図３は、活性領域２５５に関するゲート配線接続２４０のジョグ間隔を示す図３００である。幅ｗnまたは幅ｗpが幅ｗ（たとえば、２００ｎｍ）よりも小さいとき、ゲート配線接続２４０と活性領域２５５との間の必須のジョグ間隔は、幅ｗnまたは幅ｗpが幅ｗよりも大きいかまたはそれに等しいときのゲート配線接続２４０と活性領域２５５との間の必須のジョグ間隔よりも大きくなり得る。したがって、幅ｗpおよび幅ｗnは、ゲート配線接続２４０と活性領域２５５との間のより小さい必須のジョグ間隔（たとえば、７０ｎｍではなく３５ｎｍ）を可能にするように調整され得るが、そのような調整は、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの駆動強度における不適合を生じることがある（ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタは、ＰＮ比が約１．４５であるとき、駆動強度がほぼ一致する）。
【００１４】
[0018]図４は、スタンダードセルフットプリント比較を示す図４００である。Ｍ１層配線接続を用いたセル間ローカルラウティングを可能にするためのパワーレール分離がなく、Ｍ３またはより上層の配線接続の使用が、できる限り回避されるとき、スタンダードセル４０２はフットプリント４０２’を有し得る。スタンダードセル４０２は、４つの個別のセル（図２参照）を含み得、それらは、セル間ローカルラウティングがＭ３またはより上層の配線接続ではなくＭ２層配線接続を使用し得るように水平方向に配置される。しかしながら、Ｍ１層配線接続を用いたセル間ローカルラウティングを可能にするためのパワーレール分離があるとき、スタンダードセル４０４は、Ｍ３またはより上層の配線接続の使用を増加させることまたは実質的に増加させることなしに、フットプリント４０４’を有し得る。スタンダードセル４０４は、４つの個別のセル（図２参照）を含み得、それらは、セル間ローカルラウティングがＭ３またはより上層の配線接続ではなくＭ１層配線接続とＭ２層配線接続の両方を使用し得るように、垂直方向と水平方向の両方に配置される。フットプリント４０４’は、（フットプリント４０２’が８つまたはより多いＭ１層トラックを有すると仮定すると）より良いピンアクセス（すなわち、ピンがより遠くに離れて離間され得る）、およびより小さい面積を与える。
【００１５】
[0019]図５は、スタンダードセルＣＭＯＳデバイスを動作させる方法のフローチャート５００である。図５に示されているように、ステップ５０２において、第１のパワーレールおよび第２のパワーレールを介してＣＭＯＳトランジスタデバイスのセットに電力を供給する。第１のパワーレールはスタンダードセルを横切って延びる。第１のパワーレールは、第１の電圧、または第１の電圧よりも小さい第２の電圧のうちの１つに接続される。第２のパワーレールはスタンダードセルを横切って延びる。第２のパワーレールは、第１の電圧または第２の電圧のうちの他の１つに接続される。第２のパワーレールは、金属ｘ層配線接続と、金属ｘ層配線接続に接続された金属ｘ−１層配線接続のセットとを含む。ＣＭＯＳトランジスタデバイスのセットは、第１のパワーレールと第２のパワーレールとの間にある。ステップ５０４において、第２のパワーレールの下で第２のパワーレールに直交して延びるｘ−１層配線接続を介して電流を流す。ｘ−１層配線接続は、ＣＭＯＳトランジスタデバイスのセットに結合される。
【００１６】
[0020]一構成では、ｘ−１層配線接続は、第２のパワーレールの部分である金属ｘ−１層配線接続のセットのうちの２つのｘ−１層配線接続の間に延びる。一構成では、ｘが２に等しく、第２のパワーレールは、Ｍ２層配線接続とＭ１層配線接続のセットとを含む。一構成では、第１のパワーレールは、Ｍ１層配線接続またはＭ２層配線接続のうちの少なくとも１つを含む。一構成では、第１のパワーレールおよび第２のパワーレールは互いに平行に延びる。一構成では、金属ｘ−１層配線接続のセットは、金属ｘ層配線接続の下で金属ｘ層配線接続に平行に延びる。ステップ５０６において、第２のパワーレールおよび第３のパワーレールを介してＣＭＯＳトランジスタデバイスの第２のセットに電力を供給する。第３のパワーレールはスタンダードセルを横切って延びる。第３のパワーレールは、第１の電圧または第２の電圧のうちの１つに接続される。第３のパワーレールは、金属ｘ層配線接続または金属ｘ−１層配線接続のうちの少なくとも１つを含む。ＣＭＯＳトランジスタデバイスの第２のセットは、第２のパワーレールと第３のパワーレールとの間にあり、第２のパワーレールと第３のパワーレールとによって電力供給される。ｘ−１層配線接続は、ＣＭＯＳトランジスタデバイスの第２のセットにも結合される。一構成では、ＣＭＯＳトランジスタデバイスのセットは、ｐＭＯＳトランジスタデバイスのセットと、ｎＭＯＳトランジスタデバイスのセットとを含み、ｐＭＯＳトランジスタデバイスの幅は、ｎＭＯＳトランジスタデバイスの幅にほぼ等しい。一構成では、ｐＭＯＳトランジスタデバイスはｎウェル上にあり、ｎウェルの１つのエッジが、第１のパワーレールと第２のパワーレールとの間のほぼ中間にある。
【００１７】
[0021]一構成では、スタンダードセルＣＭＯＳデバイス装置は、第１のパワーレールおよび第２のパワーレールを介してＣＭＯＳトランジスタデバイスのセットに電力を供給するための手段を含む。ＣＭＯＳトランジスタデバイスのセットに電力を供給するための手段は、第１パワーレールおよび第２のパワーレールであり得る。第１のパワーレールはスタンダードセルを横切って延びる。第１のパワーレールは、第１の電圧、または第１の電圧よりも小さい第２の電圧のうちの１つに接続される。第２のパワーレールはスタンダードセルを横後って延びる。第２のパワーレールは、第１の電圧または第２の電圧のうちの他の１つに接続される。第２のパワーレールは、金属ｘ層配線接続と、金属ｘ層配線接続に接続された金属ｘ−１層配線接続のセットとを含む。ＣＭＯＳトランジスタデバイスのセットは、第１のパワーレールと第２のパワーレールとの間にある。本装置は、第２のパワーレールの下で第２のパワーレールに直交して延びるｘ−１層配線接続を介して電流を流すための手段をさらに含む。電流を流すための手段は、ｘ−１層配線接続である。ｘ−１層配線接続は、ＣＭＯＳトランジスタデバイスのセットに結合される。本装置は、第２のパワーレールおよび第３のパワーレールを介してＣＭＯＳトランジスタデバイスの第２のセットに電力を供給するための手段をさらに含み得る。ＣＭＯＳトランジスタデバイスの第２のセットに電力を供給するための手段は、第２のパワーレールおよび第３のパワーレールであり得る。第３のパワーレールはスタンダードセルを横切って延びる。第３のパワーレールは、第１の電圧または第２の電圧のうちの１つに接続される。第３のパワーレールは、金属ｘ層配線接続または金属ｘ−１層配線接続のうちの少なくとも１つを含む。ＣＭＯＳトランジスタデバイスの第２のセットは、第２のパワーレールと第３のパワーレールとの間にあり、第２のパワーレールと第３のパワーレールとによって電力供給される。ｘ−１層配線接続は、ＣＭＯＳトランジスタデバイスの第２のセットにも結合される。
【００１８】
[0022]上記で説明したように、パワーレールがスタンダードセル内にあるとき、パワーレールまたはパワーレールの一部分は、パワーレールの１つまたは複数の層上でのローカルラウティングを可能にするために、分離され得る。詳細には、パワーレールが、金属ｘ層配線接続と、金属ｘ層配線接続に接続された金属ｘ−１層配線接続とを含む場合、金属ｘ−１層配線接続は、金属ｘ−１層配線接続を用いたローカルセル間ラウティングを可能にするために分離され／切り離され得る。ローカルセル間ラウティングのための金属ｘ−１層配線接続は、パワーレールの金属ｘ層配線接続に直交して延びる。ｍが１よりも大きいかまたはそれに等しい場合、金属ｘ＋ｍ層配線接続ではなく、ローカルラウティングのための金属ｘ−１層配線接続の使用は、金属ｘ＋ｍ層配線接続の使用を解放し、セル内ラウティングのためにより多くの金属ｘ＋ｍ層配線接続が使用されることを可能にする。さらに、スタンダードセルにおけるパワーレールまたはパワーレールの一部分が、パワーレールの１つまたは複数の層上でのローカルラウティングを可能にするために分離されたとき、スタンダードセルのフットプリントは、ｘ＋ｍ層配線接続の使用を増加させることまたは実質的に増加させることなしに、他の場合よりも正方形により近くなり得る。スタンダードセルの正方形のフットプリントまたは正方形に近いフットプリントを有することは、スタンダードセルのためのより良いピンアクセスを与える。スタンダードセルの高さも、面積節約を行うために低減され得る。例示的なＣＭＯＳデバイスは、金属ｘ層および金属ｘ−１層上のパワーレールが、パワーレール下／間のｘ−１層配線接続を用いたローカルセル間ラウティングを可能にするので、ｘ＋ｍ層配線接続（ｍ≧１）（たとえば、Ｍ３）の低減された依存／使用によって効率的な複数高さセルを可能にする。しかしながら、例示的なＣＭＯＳデバイスは、パワーレールが金属ｘ層配線接続を含むとき、他の場合よりも多くの金属ｘ層配線接続を使用する。スタンダードセルの高さを低減するとき、ｐ型活性領域の幅およびｎ型活性領域の幅はほぼ等しくなるように調整され得る。ＰＮ比を１に低減することは、駆動低減により性能を低減するが、そのような性能劣化は、追加の駆動セルを与えるかまたは電圧をブーストすることによって補償され得る。さらに、ｎウェルは、相補型論理（たとえば、ＡＮＤ〜ＯＲ、否定ＡＮＤ（ＮＡＮＤ）〜否定ＯＲ（ＮＯＲ）、ＡＮＤ−ＯＲ反転（ＡＯＩ）〜ＯＲ−ＡＮＤ反転（ＯＡＩ）、ＡＮＤ−ＯＲ（ＡＯ）〜ＯＲ−ＡＮＤ（ＯＡ）など）の迅速な開発を可能にするために中心に置かれ得る。
【００１９】
[0023]開示したプロセスにおけるステップの特定の順序または階層は、例示的な手法の一例であることを理解されたい。設計上の選好に基づいて、プロセス中のステップの特定の順序または階層は再構成され得ることを理解されたい。さらに、いくつかのステップは組み合わせられるかまたは省略され得る。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されるものではない。
【００２０】
[0024]以上の説明は、当業者が本明細書で説明した様々な態様を実施することができるようにするために提供したものである。これらの態様への様々な変更は当業者には容易に明らかであり、本明細書で定義した一般的原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示された態様に限定されるものではなく、クレーム文言に矛盾しない全範囲を与えられるべきであり、ここにおいて、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」を意味するものではなく、「１つまたは複数の」を意味するものである。「例示的」という単語は、本明細書では「例、事例、または例示の働きをすること」を意味するために使用する。「例示的」として本明細書で説明するいかなる態様も、必ずしも他の態様よりも好適または有利であると解釈されるべきであるとは限らない。別段に明記されていない限り、「いくつか（some）」という用語は１つまたは複数を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、ならびに「Ａ、Ｂ、Ｃ、またはそれらの任意の組合せ」などの組合せは、Ａ、Ｂ、および／またはＣの任意の組合せを含み、複数のＡ、複数のＢ、または複数のＣを含み得る。詳細には、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、ならびに「Ａ、Ｂ、Ｃ、またはそれらの任意の組合せ」などの組合せは、Ａのみ、Ｂのみ、Ｃのみ、ＡおよびＢ、ＡおよびＣ、ＢおよびＣ、またはＡおよびＢおよびＣであり得、ここで、いかなるそのような組合せも、Ａ、Ｂ、またはＣのうちの１つまたは複数のメンバーを含んでいることがある。当業者に知られている、または後に知られることになる、本開示全体にわたって説明した様々な態様の要素のすべての構造的および機能的均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲に包含されるものである。その上、本明細書で開示したいかなることも、そのような開示が特許請求の範囲に明示的に具陳されているかどうかにかかわらず、公に供するものではない。いかなるクレーム要素も、その要素が「ための手段」という句を使用して明確に具陳されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
【図１】
2017517143.tif 000003
【図２】
2017517143.tif 000004
【図３】
2017517143.tif 000005
【図４】
2017517143.tif 000006
【図５】
2017517143.tif 000007
【手続補正書】
【提出日】平成29年1月5日(2017.1.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スタンダードセル相補型金属酸化物半導体（ＣＭＯＳ）デバイスであって、前記スタンダードセルＣＭＯＳデバイスは下記を備える、
前記スタンダードセルを横切って延びる第１のパワーレール、ここで、前記第１のパワーレールが、第１の電圧、または前記第１の電圧よりも小さい第２の電圧のうちの１つに接続される、と、
前記スタンダードセルを横切って第１の方向に延びる第２のパワーレール、ここで、前記第２のパワーレールが、前記第１の電圧または前記第２の電圧のうちの他の１つに接続され、前記第２のパワーレールが、前記第１の方向に延びる金属ｘ層配線接続と、前記第１の方向に延び前記金属ｘ層配線接続に接続された金属ｘ−１層配線接続のセットとを含む、と、
前記第１のパワーレールと前記第２のパワーレールとの間の、前記第１のパワーレールと前記第２のパワーレールとによって電力供給されるＣＭＯＳトランジスタデバイスのセットと、
前記第２のパワーレールの下を前記第２のパワーレールに直交して延びるｘ−１層配線接続、ここで、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記セットに結合される。
【請求項２】
前記ｘ−１層配線接続が、前記第２のパワーレールの部分である金属ｘ−１層配線接続の前記セットのうちの２つのｘ−１層配線接続の間に延びる、請求項１に記載のデバイス。
【請求項３】
ｘが２に等しく、前記第２のパワーレールが、金属２（Ｍ２）層配線接続と金属１（Ｍ１）層配線接続のセットとを含む、請求項２に記載のデバイス。
【請求項４】
前記第１のパワーレールが、金属１（Ｍ１）層配線接続または金属２（Ｍ２）層配線接続のうちの少なくとも１つを含む、請求項３に記載のデバイス。
【請求項５】
前記第１のパワーレールおよび前記第２のパワーレールが互いに平行に延びる、請求項１に記載のデバイス。
【請求項６】
金属ｘ−１層配線接続の前記セットが、前記金属ｘ層配線接続の下を前記金属ｘ層配線接続に平行に延びる、請求項１に記載のデバイス。
【請求項７】
前記スタンダードセルを横切って延びる第３のパワーレール、ここで、前記第３のパワーレールが、前記第１の電圧または前記第２の電圧のうちの前記１つに接続され、前記第３のパワーレールが、金属ｘ層配線接続または金属ｘ−１層配線接続のうちの少なくとも１つを含む、と、
前記第２のパワーレールと前記第３のパワーレールとの間の、前記第２のパワーレールと前記第３のパワーレールとによって電力供給されるＣＭＯＳトランジスタデバイスの第２のセットと、
をさらに備え、
前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記第２のセットにも結合される、
請求項１に記載のデバイス。
【請求項８】
ＣＭＯＳトランジスタデバイスの前記セットが、ｐ型金属酸化物半導体（ｐＭＯＳ）トランジスタデバイスのセットと、ｎ型金属酸化物半導体（ｎＭＯＳ）トランジスタデバイスのセットとを備え、前記ｐＭＯＳトランジスタデバイスの幅が、前記ｎＭＯＳトランジスタデバイスの幅にほぼ等しい、請求項１に記載のデバイス。
【請求項９】
ｎウェルをさらに備え、前記ｐＭＯＳトランジスタデバイスが前記ｎウェル上にあり、ここにおいて、前記ｎウェルの１つのエッジが、前記第１のパワーレールと前記第２のパワーレールとの間のほぼ中間にある、請求項８に記載のデバイス。
【請求項１０】
スタンダードセル相補型金属酸化物半導体（ＣＭＯＳ）デバイスを動作させる方法であって、前記方法は下記を備える、
第１のパワーレールおよび第２のパワーレールを介して、ＣＭＯＳトランジスタデバイスのセットに電力を供給すること、ここで、前記第１のパワーレールが前記スタンダードセルを横切って延び、前記第１のパワーレールが、第１の電圧、または前記第１の電圧よりも小さい第２の電圧のうちの１つに接続され、前記第２のパワーレールが、前記スタンダードセルを横切って第１の方向に延び、前記第２のパワーレールが、前記第１の電圧または前記第２の電圧のうちの他の１つに接続され、前記第２のパワーレールが、前記第１の方向に延びる金属ｘ層配線接続と、前記第１の方向に延び前記金属ｘ層配線接続に接続された金属ｘ−１層配線接続のセットとを含み、ＣＭＯＳトランジスタデバイスの前記セットが、前記第１のパワーレールと前記第２のパワーレールとの間にある、と、
前記第２のパワーレールの下を前記第２のパワーレールに直交して延びるｘ−１層配線接続を介して、電流を流すことと、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記セットに結合される。
【請求項１１】
前記ｘ−１層配線接続が、前記第２のパワーレールの部分である金属ｘ−１層配線接続の前記セットのうちの２つのｘ−１層配線接続の間に延びる、請求項１０に記載の方法。
【請求項１２】
ｘが２に等しく、前記第２のパワーレールが、金属２（Ｍ２）層配線接続と金属１（Ｍ１）層配線接続のセットとを含む、請求項１１に記載の方法。
【請求項１３】
前記第１のパワーレールが、金属１（Ｍ１）層配線接続または金属２（Ｍ２）層配線接続のうちの少なくとも１つを含む、請求項１２に記載の方法。
【請求項１４】
前記第１のパワーレールおよび前記第２のパワーレールが互いに平行に延びる、請求項１０に記載の方法。
【請求項１５】
金属ｘ−１層配線接続の前記セットが、前記金属ｘ層配線接続の下を前記金属ｘ層配線接続に平行に延びる、請求項１０に記載の方法。
【請求項１６】
前記第２のパワーレールおよび第３のパワーレールを介して、ＣＭＯＳトランジスタデバイスの第２のセットに電力を供給することをさらに備え、前記第３のパワーレールが前記スタンダードセルを横切って延び、前記第３のパワーレールが、前記第１の電圧または前記第２の電圧のうちの前記１つに接続され、前記第３のパワーレールが、金属ｘ層配線接続または金属ｘ−１層配線接続のうちの少なくとも１つを含み、ＣＭＯＳトランジスタデバイスの前記第２のセットが、前記第２のパワーレールと前記第３のパワーレールとの間にあり、前記第２のパワーレールと前記第３のパワーレールとによって電力供給され、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記第２のセットにも結合される、請求項１０に記載の方法。
【請求項１７】
ＣＭＯＳトランジスタデバイスの前記セットが、ｐ型金属酸化物半導体（ｐＭＯＳ）トランジスタデバイスのセットと、ｎ型金属酸化物半導体（ｎＭＯＳ）トランジスタデバイスのセットとを備え、前記ｐＭＯＳトランジスタデバイスの幅が、前記ｎＭＯＳトランジスタデバイスの幅にほぼ等しい、請求項１０に記載の方法。
【請求項１８】
前記ｐＭＯＳトランジスタデバイスがｎウェル上にあり、前記ｎウェルの１つのエッジが、前記第１のパワーレールと前記第２のパワーレールとの間のほぼ中間にある、請求項１７に記載の方法。
【請求項１９】
スタンダードセル相補型金属酸化物半導体（ＣＭＯＳ）デバイス装置であって、前記スタンダードセルＣＭＯＳデバイス装置は下記を備える、
第１のパワーレールおよび第２のパワーレールを介して、ＣＭＯＳトランジスタデバイスのセットに電力を供給するための手段、ここで、前記第１のパワーレールが前記スタンダードセルを横切って延び、前記第１のパワーレールが、第１の電圧、または前記第１の電圧よりも小さい第２の電圧のうちの１つに接続され、前記第２のパワーレールが、前記スタンダードセルを横切って第１の方向に延び、前記第２のパワーレールが、前記第１の電圧または前記第２の電圧のうちの他の１つに接続され、前記第２のパワーレールが、前記第１の方向に延びる金属ｘ層配線接続と、前記第１の方向に延び前記金属ｘ層配線接続に接続された金属ｘ−１層配線接続のセットとを含み、ＣＭＯＳトランジスタデバイスの前記セットが、前記第１のパワーレールと前記第２のパワーレールとの間にある、と、
前記第２のパワーレールの下で前記第２のパワーレールに直交して延びるｘ−１層配線接続を介して、電流を流すための手段、ここで、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記セットに結合される。
【請求項２０】
前記ｘ−１層配線接続が、前記第２のパワーレールの部分である金属ｘ−１層配線接続の前記セットのうちの２つのｘ−１層配線接続の間に延びる、請求項１９に記載の装置。
【請求項２１】
ｘが２に等しく、前記第２のパワーレールが、金属２（Ｍ２）層配線接続と金属１（Ｍ１）層配線接続のセットとを含む、請求項２０に記載の装置。
【請求項２２】
前記第１のパワーレールが、金属１（Ｍ１）層配線接続または金属２（Ｍ２）層配線接続のうちの少なくとも１つを含む、請求項２１に記載の装置。
【請求項２３】
前記第１のパワーレールおよび前記第２のパワーレールが互いに平行に延びる、請求項１９に記載の装置。
【請求項２４】
金属ｘ−１層配線接続の前記セットが、前記金属ｘ層配線接続の下を前記金属ｘ層配線接続に平行に延びる、請求項１９に記載の装置。
【請求項２５】
前記第２のパワーレールおよび第３のパワーレールを介して、ＣＭＯＳトランジスタデバイスの第２のセットに電力を供給するための手段をさらに備え、前記第３のパワーレールが前記スタンダードセルを横切って延び、前記第３のパワーレールが、前記第１の電圧または前記第２の電圧のうちの前記１つに接続され、前記第３のパワーレールが、金属ｘ層配線接続または金属ｘ−１層配線接続のうちの少なくとも１つを含み、ＣＭＯＳトランジスタデバイスの前記第２のセットが、前記第２のパワーレールと前記第３のパワーレールとの間にあり、前記第２のパワーレールと前記第３のパワーレールとによって電力供給され、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記第２のセットにも結合される、請求項１９に記載の装置。
【請求項２６】
ＣＭＯＳトランジスタデバイスの前記セットが、ｐ型金属酸化物半導体（ｐＭＯＳ）トランジスタデバイスのセットと、ｎ型金属酸化物半導体（ｎＭＯＳ）トランジスタデバイスのセットとを備え、前記ｐＭＯＳトランジスタデバイスの幅が、前記ｎＭＯＳトランジスタデバイスの幅にほぼ等しい、請求項１９に記載の装置。
【請求項２７】
前記ｐＭＯＳトランジスタデバイスがｎウェル上にあり、前記ｎウェルの１つのエッジが、前記第１のパワーレールと前記第２のパワーレールとの間のほぼ中間にある、請求項２６に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
[0024]以上の説明は、当業者が本明細書で説明した様々な態様を実施することができるようにするために提供したものである。これらの態様への様々な変更は当業者には容易に明らかであり、本明細書で定義した一般的原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示された態様に限定されるものではなく、クレーム文言に矛盾しない全範囲を与えられるべきであり、ここにおいて、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」を意味するものではなく、「１つまたは複数の」を意味するものである。「例示的」という単語は、本明細書では「例、事例、または例示の働きをすること」を意味するために使用する。「例示的」として本明細書で説明するいかなる態様も、必ずしも他の態様よりも好適または有利であると解釈されるべきであるとは限らない。別段に明記されていない限り、「いくつか（some）」という用語は１つまたは複数を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、ならびに「Ａ、Ｂ、Ｃ、またはそれらの任意の組合せ」などの組合せは、Ａ、Ｂ、および／またはＣの任意の組合せを含み、複数のＡ、複数のＢ、または複数のＣを含み得る。詳細には、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、ならびに「Ａ、Ｂ、Ｃ、またはそれらの任意の組合せ」などの組合せは、Ａのみ、Ｂのみ、Ｃのみ、ＡおよびＢ、ＡおよびＣ、ＢおよびＣ、またはＡおよびＢおよびＣであり得、ここで、いかなるそのような組合せも、Ａ、Ｂ、またはＣのうちの１つまたは複数のメンバーを含んでいることがある。当業者に知られている、または後に知られることになる、本開示全体にわたって説明した様々な態様の要素のすべての構造的および機能的均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲に包含されるものである。その上、本明細書で開示したいかなることも、そのような開示が特許請求の範囲に明示的に具陳されているかどうかにかかわらず、公に供するものではない。いかなるクレーム要素も、その要素が「ための手段」という句を使用して明確に具陳されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
スタンダードセル相補型金属酸化物半導体（ＣＭＯＳ）デバイスであって、前記スタンダードセルＣＭＯＳデバイスは下記を備える、
前記スタンダードセルを横切って延びる第１のパワーレール、ここで、前記第１のパワーレールが、第１の電圧、または前記第１の電圧よりも小さい第２の電圧のうちの１つに接続される、と、
前記スタンダードセルを横切って延びる第２のパワーレール、ここで、前記第２のパワーレールが、前記第１の電圧または前記第２の電圧のうちの他の１つに接続され、前記第２のパワーレールが、金属ｘ層配線接続と、前記金属ｘ層配線接続に接続された金属ｘ−１層配線接続のセットとを含む、と、
前記第１のパワーレールと前記第２のパワーレールとの間の、前記第１のパワーレールと前記第２のパワーレールとによって電力供給されるＣＭＯＳトランジスタデバイスのセットと、
前記第２のパワーレールの下を前記第２のパワーレールに直交して延びるｘ−１層配線接続、ここで、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記セットに結合される。
［Ｃ２］
前記ｘ−１層配線接続が、前記第２のパワーレールの部分である金属ｘ−１層配線接続の前記セットのうちの２つのｘ−１層配線接続の間に延びる、Ｃ１に記載のデバイス。
［Ｃ３］
ｘが２に等しく、前記第２のパワーレールが、金属２（Ｍ２）層配線接続と金属１（Ｍ１）層配線接続のセットとを含む、Ｃ２に記載のデバイス。
［Ｃ４］
前記第１のパワーレールが、金属１（Ｍ１）層配線接続または金属２（Ｍ２）層配線接続のうちの少なくとも１つを含む、Ｃ３に記載のデバイス。
［Ｃ５］
前記第１のパワーレールおよび前記第２のパワーレールが互いに平行に延びる、Ｃ１に記載のデバイス。
［Ｃ６］
金属ｘ−１層配線接続の前記セットが、前記金属ｘ層配線接続の下を前記金属ｘ層配線接続に平行に延びる、Ｃ１に記載のデバイス。
［Ｃ７］
前記スタンダードセルを横切って延びる第３のパワーレール、ここで、前記第３のパワーレールが、前記第１の電圧または前記第２の電圧のうちの前記１つに接続され、前記第３のパワーレールが、金属ｘ層配線接続または金属ｘ−１層配線接続のうちの少なくとも１つを含む、と、
前記第２のパワーレールと前記第３のパワーレールとの間の、前記第２のパワーレールと前記第３のパワーレールとによって電力供給されるＣＭＯＳトランジスタデバイスの第２のセットと、
をさらに備え、
前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記第２のセットにも結合される、
Ｃ１に記載のデバイス。
［Ｃ８］
ＣＭＯＳトランジスタデバイスの前記セットが、ｐ型金属酸化物半導体（ｐＭＯＳ）トランジスタデバイスのセットと、ｎ型金属酸化物半導体（ｎＭＯＳ）トランジスタデバイスのセットとを備え、前記ｐＭＯＳトランジスタデバイスの幅が、前記ｎＭＯＳトランジスタデバイスの幅にほぼ等しい、Ｃ１に記載のデバイス。
［Ｃ９］
ｎウェルをさらに備え、前記ｐＭＯＳトランジスタデバイスが前記ｎウェル上にあり、ここにおいて、前記ｎウェルの１つのエッジが、前記第１のパワーレールと前記第２のパワーレールとの間のほぼ中間にある、Ｃ８に記載のデバイス。
［Ｃ１０］
スタンダードセル相補型金属酸化物半導体（ＣＭＯＳ）デバイスを動作させる方法であって、前記方法は下記を備える、
第１のパワーレールおよび第２のパワーレールを介して、ＣＭＯＳトランジスタデバイスのセットに電力を供給すること、ここで、前記第１のパワーレールが前記スタンダードセルを横切って延び、前記第１のパワーレールが、第１の電圧、または前記第１の電圧よりも小さい第２の電圧のうちの１つに接続され、前記第２のパワーレールが前記スタンダードセルを横切って延び、前記第２のパワーレールが、前記第１の電圧または前記第２の電圧のうちの他の１つに接続され、前記第２のパワーレールが、金属ｘ層配線接続と、前記金属ｘ層配線接続に接続された金属ｘ−１層配線接続のセットとを含み、ＣＭＯＳトランジスタデバイスの前記セットが、前記第１のパワーレールと前記第２のパワーレールとの間にある、と、
前記第２のパワーレールの下を前記第２のパワーレールに直交して延びるｘ−１層配線接続を介して、電流を流すことと、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記セットに結合される。
［Ｃ１１］
前記ｘ−１層配線接続が、前記第２のパワーレールの部分である金属ｘ−１層配線接続の前記セットのうちの２つのｘ−１層配線接続の間に延びる、Ｃ１０に記載の方法。
［Ｃ１２］
ｘが２に等しく、前記第２のパワーレールが、金属２（Ｍ２）層配線接続と金属１（Ｍ１）層配線接続のセットとを含む、Ｃ１１に記載の方法。
［Ｃ１３］
前記第１のパワーレールが、金属１（Ｍ１）層配線接続または金属２（Ｍ２）層配線接続のうちの少なくとも１つを含む、Ｃ１２に記載の方法。
［Ｃ１４］
前記第１のパワーレールおよび前記第２のパワーレールが互いに平行に延びる、Ｃ１０に記載の方法。
［Ｃ１５］
金属ｘ−１層配線接続の前記セットが、前記金属ｘ層配線接続の下を前記金属ｘ層配線接続に平行に延びる、Ｃ１０に記載の方法。
［Ｃ１６］
前記第２のパワーレールおよび第３のパワーレールを介して、ＣＭＯＳトランジスタデバイスの第２のセットに電力を供給することをさらに備え、前記第３のパワーレールが前記スタンダードセルを横切って延び、前記第３のパワーレールが、前記第１の電圧または前記第２の電圧のうちの前記１つに接続され、前記第３のパワーレールが、金属ｘ層配線接続または金属ｘ−１層配線接続のうちの少なくとも１つを含み、ＣＭＯＳトランジスタデバイスの前記第２のセットが、前記第２のパワーレールと前記第３のパワーレールとの間にあり、前記第２のパワーレールと前記第３のパワーレールとによって電力供給され、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記第２のセットにも結合される、Ｃ１０に記載の方法。
［Ｃ１７］
ＣＭＯＳトランジスタデバイスの前記セットが、ｐ型金属酸化物半導体（ｐＭＯＳ）トランジスタデバイスのセットと、ｎ型金属酸化物半導体（ｎＭＯＳ）トランジスタデバイスのセットとを備え、前記ｐＭＯＳトランジスタデバイスの幅が、前記ｎＭＯＳトランジスタデバイスの幅にほぼ等しい、Ｃ１０に記載の方法。
［Ｃ１８］
前記ｐＭＯＳトランジスタデバイスがｎウェル上にあり、前記ｎウェルの１つのエッジが、前記第１のパワーレールと前記第２のパワーレールとの間のほぼ中間にある、Ｃ１７に記載の方法。
［Ｃ１９］
スタンダードセル相補型金属酸化物半導体（ＣＭＯＳ）デバイス装置であって、前記スタンダードセルＣＭＯＳデバイス装置は下記を備える、
第１のパワーレールおよび第２のパワーレールを介して、ＣＭＯＳトランジスタデバイスのセットに電力を供給するための手段、ここで、前記第１のパワーレールが前記スタンダードセルを横切って延び、前記第１のパワーレールが、第１の電圧、または前記第１の電圧よりも小さい第２の電圧のうちの１つに接続され、前記第２のパワーレールが前記スタンダードセルを横切って延び、前記第２のパワーレールが、前記第１の電圧または前記第２の電圧のうちの他の１つに接続され、前記第２のパワーレールが、金属ｘ層配線接続と、前記金属ｘ層配線接続に接続された金属ｘ−１層配線接続のセットとを含み、ＣＭＯＳトランジスタデバイスの前記セットが、前記第１のパワーレールと前記第２のパワーレールとの間にある、と、
前記第２のパワーレールの下で前記第２のパワーレールに直交して延びるｘ−１層配線接続を介して、電流を流すための手段、ここで、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記セットに結合される。
［Ｃ２０］
前記ｘ−１層配線接続が、前記第２のパワーレールの部分である金属ｘ−１層配線接続の前記セットのうちの２つのｘ−１層配線接続の間に延びる、Ｃ１９に記載の装置。
［Ｃ２１］
ｘが２に等しく、前記第２のパワーレールが、金属２（Ｍ２）層配線接続と金属１（Ｍ１）層配線接続のセットとを含む、Ｃ２０に記載の装置。
［Ｃ２２］
前記第１のパワーレールが、金属１（Ｍ１）層配線接続または金属２（Ｍ２）層配線接続のうちの少なくとも１つを含む、Ｃ２１に記載の装置。
［Ｃ２３］
前記第１のパワーレールおよび前記第２のパワーレールが互いに平行に延びる、Ｃ１９に記載の装置。
［Ｃ２４］
金属ｘ−１層配線接続の前記セットが、前記金属ｘ層配線接続の下を前記金属ｘ層配線接続に平行に延びる、Ｃ１９に記載の装置。
［Ｃ２５］
前記第２のパワーレールおよび第３のパワーレールを介して、ＣＭＯＳトランジスタデバイスの第２のセットに電力を供給するための手段をさらに備え、前記第３のパワーレールが前記スタンダードセルを横切って延び、前記第３のパワーレールが、前記第１の電圧または前記第２の電圧のうちの前記１つに接続され、前記第３のパワーレールが、金属ｘ層配線接続または金属ｘ−１層配線接続のうちの少なくとも１つを含み、ＣＭＯＳトランジスタデバイスの前記第２のセットが、前記第２のパワーレールと前記第３のパワーレールとの間にあり、前記第２のパワーレールと前記第３のパワーレールとによって電力供給され、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記第２のセットにも結合される、Ｃ１９に記載の装置。
［Ｃ２６］
ＣＭＯＳトランジスタデバイスの前記セットが、ｐ型金属酸化物半導体（ｐＭＯＳ）トランジスタデバイスのセットと、ｎ型金属酸化物半導体（ｎＭＯＳ）トランジスタデバイスのセットとを備え、前記ｐＭＯＳトランジスタデバイスの幅が、前記ｎＭＯＳトランジスタデバイスの幅にほぼ等しい、Ｃ１９に記載の装置。
［Ｃ２７］
前記ｐＭＯＳトランジスタデバイスがｎウェル上にあり、前記ｎウェルの１つのエッジが、前記第１のパワーレールと前記第２のパワーレールとの間のほぼ中間にある、Ｃ２６に記載の装置。
【手続補正書】
【提出日】平成29年1月6日(2017.1.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スタンダードセル相補型金属酸化物半導体（ＣＭＯＳ）デバイスであって、前記スタンダードセルＣＭＯＳデバイスは下記を備える、
前記スタンダードセルを横切って延びる第１のパワーレール、ここで、前記第１のパワーレールが、第１の電圧、または前記第１の電圧よりも小さい第２の電圧のうちの１つに接続される、と、
前記スタンダードセルを横切って第１の方向に延びる第２のパワーレール、ここで、前記第２のパワーレールが、前記第１の電圧または前記第２の電圧のうちの他の１つに接続され、前記第２のパワーレールが、前記スタンダードセルを横切って前記第１の方向に延びる金属ｘ層配線接続を含み、および前記第１の方向に延び前記金属ｘ層配線接続に接続された金属ｘ−１層配線接続のセットを含む、と、
前記第１のパワーレールと前記第２のパワーレールとの間の、前記第１のパワーレールと前記第２のパワーレールとによって電力供給されるＣＭＯＳトランジスタデバイスのセットと、
前記第２のパワーレールの下を前記第２のパワーレールに直交して延びるｘ−１層配線接続、ここで、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記セットに結合される。
【請求項２】
前記ｘ−１層配線接続が、前記第２のパワーレールの部分である金属ｘ−１層配線接続の前記セットのうちの２つのｘ−１層配線接続の間に延びる、請求項１に記載のデバイス。
【請求項３】
ｘが２に等しく、前記第２のパワーレールが、金属２（Ｍ２）層配線接続と金属１（Ｍ１）層配線接続のセットとを含む、請求項２に記載のデバイス。
【請求項４】
前記第１のパワーレールが、金属１（Ｍ１）層配線接続または金属２（Ｍ２）層配線接続のうちの少なくとも１つを含む、請求項３に記載のデバイス。
【請求項５】
前記第１のパワーレールおよび前記第２のパワーレールが互いに平行に延びる、請求項１に記載のデバイス。
【請求項６】
金属ｘ−１層配線接続の前記セットが、前記金属ｘ層配線接続の下を前記金属ｘ層配線接続に平行に延びる、請求項１に記載のデバイス。
【請求項７】
前記スタンダードセルを横切って延びる第３のパワーレール、ここで、前記第３のパワーレールが、前記第１の電圧または前記第２の電圧のうちの前記１つに接続され、前記第３のパワーレールが、金属ｘ層配線接続または金属ｘ−１層配線接続のうちの少なくとも１つを含む、と、
前記第２のパワーレールと前記第３のパワーレールとの間の、前記第２のパワーレールと前記第３のパワーレールとによって電力供給されるＣＭＯＳトランジスタデバイスの第２のセットと、
をさらに備え、
前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記第２のセットにも結合される、
請求項１に記載のデバイス。
【請求項８】
ＣＭＯＳトランジスタデバイスの前記セットが、ｐ型金属酸化物半導体（ｐＭＯＳ）トランジスタデバイスのセットと、ｎ型金属酸化物半導体（ｎＭＯＳ）トランジスタデバイスのセットとを備え、前記ｐＭＯＳトランジスタデバイスの幅が、前記ｎＭＯＳトランジスタデバイスの幅にほぼ等しい、請求項１に記載のデバイス。
【請求項９】
ｎウェルをさらに備え、前記ｐＭＯＳトランジスタデバイスが前記ｎウェル上にあり、ここにおいて、前記ｎウェルの１つのエッジが、前記第１のパワーレールと前記第２のパワーレールとの間のほぼ中間にある、請求項８に記載のデバイス。
【請求項１０】
スタンダードセル相補型金属酸化物半導体（ＣＭＯＳ）デバイスを動作させる方法であって、前記方法は下記を備える、
第１のパワーレールおよび第２のパワーレールを介して、ＣＭＯＳトランジスタデバイスのセットに電力を供給すること、ここで、前記第１のパワーレールが前記スタンダードセルを横切って延び、前記第１のパワーレールが、第１の電圧、または前記第１の電圧よりも小さい第２の電圧のうちの１つに接続され、前記第２のパワーレールが、前記スタンダードセルを横切って第１の方向に延び、前記第２のパワーレールが、前記第１の電圧または前記第２の電圧のうちの他の１つに接続され、前記第２のパワーレールが、前記スタンダードセルを横切って前記第１の方向に延びる金属ｘ層配線接続を含み、および前記第１の方向に延び前記金属ｘ層配線接続に接続された金属ｘ−１層配線接続のセットを含み、ＣＭＯＳトランジスタデバイスの前記セットが、前記第１のパワーレールと前記第２のパワーレールとの間にある、と、
前記第２のパワーレールの下を前記第２のパワーレールに直交して延びるｘ−１層配線接続を介して、電流を流すことと、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記セットに結合される。
【請求項１１】
前記ｘ−１層配線接続が、前記第２のパワーレールの部分である金属ｘ−１層配線接続の前記セットのうちの２つのｘ−１層配線接続の間に延びる、請求項１０に記載の方法。
【請求項１２】
ｘが２に等しく、前記第２のパワーレールが、金属２（Ｍ２）層配線接続と金属１（Ｍ１）層配線接続のセットとを含む、請求項１１に記載の方法。
【請求項１３】
前記第１のパワーレールが、金属１（Ｍ１）層配線接続または金属２（Ｍ２）層配線接続のうちの少なくとも１つを含む、請求項１２に記載の方法。
【請求項１４】
前記第１のパワーレールおよび前記第２のパワーレールが互いに平行に延びる、請求項１０に記載の方法。
【請求項１５】
金属ｘ−１層配線接続の前記セットが、前記金属ｘ層配線接続の下を前記金属ｘ層配線接続に平行に延びる、請求項１０に記載の方法。
【請求項１６】
前記第２のパワーレールおよび第３のパワーレールを介して、ＣＭＯＳトランジスタデバイスの第２のセットに電力を供給することをさらに備え、前記第３のパワーレールが前記スタンダードセルを横切って延び、前記第３のパワーレールが、前記第１の電圧または前記第２の電圧のうちの前記１つに接続され、前記第３のパワーレールが、金属ｘ層配線接続または金属ｘ−１層配線接続のうちの少なくとも１つを含み、ＣＭＯＳトランジスタデバイスの前記第２のセットが、前記第２のパワーレールと前記第３のパワーレールとの間にあり、前記第２のパワーレールと前記第３のパワーレールとによって電力供給され、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記第２のセットにも結合される、請求項１０に記載の方法。
【請求項１７】
ＣＭＯＳトランジスタデバイスの前記セットが、ｐ型金属酸化物半導体（ｐＭＯＳ）トランジスタデバイスのセットと、ｎ型金属酸化物半導体（ｎＭＯＳ）トランジスタデバイスのセットとを備え、前記ｐＭＯＳトランジスタデバイスの幅が、前記ｎＭＯＳトランジスタデバイスの幅にほぼ等しい、請求項１０に記載の方法。
【請求項１８】
前記ｐＭＯＳトランジスタデバイスがｎウェル上にあり、前記ｎウェルの１つのエッジが、前記第１のパワーレールと前記第２のパワーレールとの間のほぼ中間にある、請求項１７に記載の方法。
【請求項１９】
スタンダードセル相補型金属酸化物半導体（ＣＭＯＳ）デバイス装置であって、前記スタンダードセルＣＭＯＳデバイス装置は下記を備える、
第１のパワーレールおよび第２のパワーレールを介して、ＣＭＯＳトランジスタデバイスのセットに電力を供給するための手段、ここで、前記第１のパワーレールが前記スタンダードセルを横切って延び、前記第１のパワーレールが、第１の電圧、または前記第１の電圧よりも小さい第２の電圧のうちの１つに接続され、前記第２のパワーレールが、前記スタンダードセルを横切って第１の方向に延び、前記第２のパワーレールが、前記第１の電圧または前記第２の電圧のうちの他の１つに接続され、前記第２のパワーレールが、前記スタンダードセルを横切って前記第１の方向に延びる金属ｘ層配線接続を含み、および前記第１の方向に延び前記金属ｘ層配線接続に接続された金属ｘ−１層配線接続のセットを含み、ＣＭＯＳトランジスタデバイスの前記セットが、前記第１のパワーレールと前記第２のパワーレールとの間にある、と、
前記第２のパワーレールの下で前記第２のパワーレールに直交して延びるｘ−１層配線接続を介して、電流を流すための手段、ここで、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記セットに結合される。
【請求項２０】
前記ｘ−１層配線接続が、前記第２のパワーレールの部分である金属ｘ−１層配線接続の前記セットのうちの２つのｘ−１層配線接続の間に延びる、請求項１９に記載の装置。
【請求項２１】
ｘが２に等しく、前記第２のパワーレールが、金属２（Ｍ２）層配線接続と金属１（Ｍ１）層配線接続のセットとを含む、請求項２０に記載の装置。
【請求項２２】
前記第１のパワーレールが、金属１（Ｍ１）層配線接続または金属２（Ｍ２）層配線接続のうちの少なくとも１つを含む、請求項２１に記載の装置。
【請求項２３】
前記第１のパワーレールおよび前記第２のパワーレールが互いに平行に延びる、請求項１９に記載の装置。
【請求項２４】
金属ｘ−１層配線接続の前記セットが、前記金属ｘ層配線接続の下を前記金属ｘ層配線接続に平行に延びる、請求項１９に記載の装置。
【請求項２５】
前記第２のパワーレールおよび第３のパワーレールを介して、ＣＭＯＳトランジスタデバイスの第２のセットに電力を供給するための手段をさらに備え、前記第３のパワーレールが前記スタンダードセルを横切って延び、前記第３のパワーレールが、前記第１の電圧または前記第２の電圧のうちの前記１つに接続され、前記第３のパワーレールが、金属ｘ層配線接続または金属ｘ−１層配線接続のうちの少なくとも１つを含み、ＣＭＯＳトランジスタデバイスの前記第２のセットが、前記第２のパワーレールと前記第３のパワーレールとの間にあり、前記第２のパワーレールと前記第３のパワーレールとによって電力供給され、前記ｘ−１層配線接続が、ＣＭＯＳトランジスタデバイスの前記第２のセットにも結合される、請求項１９に記載の装置。
【請求項２６】
ＣＭＯＳトランジスタデバイスの前記セットが、ｐ型金属酸化物半導体（ｐＭＯＳ）トランジスタデバイスのセットと、ｎ型金属酸化物半導体（ｎＭＯＳ）トランジスタデバイスのセットとを備え、前記ｐＭＯＳトランジスタデバイスの幅が、前記ｎＭＯＳトランジスタデバイスの幅にほぼ等しい、請求項１９に記載の装置。
【請求項２７】
前記ｐＭＯＳトランジスタデバイスがｎウェル上にあり、前記ｎウェルの１つのエッジが、前記第１のパワーレールと前記第２のパワーレールとの間のほぼ中間にある、請求項２６に記載の装置。
【国際調査報告】
2017517143.tif 000008
2017517143.tif 000009
2017517143.tif 000010