(57)【要約】  ハイブリッドキャッシュアーキテクチャは、磁気抵抗ランダムアクセスメモリ(MRAM)キャッシュを使用するが、2つの異なるタイプのビットセルセンシングを有する。一方のタイプのビットセルセンシングはシングルエンドであり、他方のタイプのビットセルセンシングは差動である。その結果は、一様なビットセルアレイであるが、一様でないセンスアンプ構成となる。
2017523546.tif 000002
【特許請求の範囲】
【請求項１】
ハイブリッドキャッシュアーキテクチャを含む装置であって、前記ハイブリッドキャッシュアーキテクチャが、
第1の複数の磁気抵抗ランダムアクセスメモリビットセルと、前記第1の複数の磁気抵抗ランダムアクセスメモリビットセルに結合される第2の複数の磁気抵抗ランダムアクセスメモリビットセルとを有する磁気抵抗ランダムアクセスメモリビットセルアレイと、
差動センスアンプおよびシングルエンドセンスアンプを有する複数のセンスアンプと
を有し、
前記第1の複数の磁気抵抗ランダムアクセスメモリビットセル中の少なくとも1つの磁気抵抗ランダムアクセスメモリビットセルが、前記シングルエンドセンスアンプに結合され、
前記第2の複数の磁気抵抗ランダムアクセスメモリビットセル中の少なくとも2つの磁気抵抗ランダムアクセスメモリビットセルが、前記差動センスアンプに結合される、装置。
【請求項２】
前記磁気抵抗ランダムアクセスメモリビットセルアレイが一様である、請求項1に記載の装置。
【請求項３】
前記複数のセンスアンプに対する構成が一様でない、請求項1に記載の装置。
【請求項４】
前記磁気抵抗ランダムアクセスメモリビットセルアレイが、スピントルクトランスファー磁気抵抗ランダムアクセスメモリアレイである、請求項1に記載の装置。
【請求項５】
前記磁気抵抗ランダムアクセスメモリビットセルアレイが、トグル磁気抵抗ランダムアクセスメモリアレイである、請求項1に記載の装置。
【請求項６】
前記シングルエンドセンスアンプがさらに、基準セルに結合される、請求項1に記載の装置。
【請求項７】
前記シングルエンドセンスアンプに結合される前記第1の複数の磁気抵抗ランダムアクセスメモリビットセルを有する前記磁気抵抗ランダムアクセスメモリビットセルアレイの一部が、前記差動センスアンプに結合される前記第2の複数の磁気抵抗ランダムアクセスメモリビットセルを有する前記磁気抵抗ランダムアクセスメモリビットセルアレイの一部よりも遅い、請求項1に記載の装置。
【請求項８】
前記ハイブリッドキャッシュアーキテクチャが、少なくとも1つの半導体ダイに組み込まれる、請求項1に記載の装置。
【請求項９】
ハイブリッドキャッシュアーキテクチャを製造するための方法であって、
前記ハイブリッドキャッシュアーキテクチャのための磁気抵抗ランダムアクセスメモリビットセルアレイを、
第1の複数の磁気抵抗ランダムアクセスメモリビットセルと第2の複数の磁気抵抗ランダムアクセスメモリビットセルとを設けるステップと
前記第1の複数の磁気抵抗ランダムアクセスメモリビットセルを、前記第2の複数の磁気抵抗ランダムアクセスメモリビットセルに結合するステップと
によって設けるステップと、
差動センスアンプおよびシングルエンドセンスアンプを設けるステップと、
前記第1の複数の磁気抵抗ランダムアクセスメモリビットセル中の少なくとも1つの磁気抵抗ランダムアクセスメモリビットセルを前記シングルエンドセンスアンプに結合し、かつ前記第2の複数の磁気抵抗ランダムアクセスメモリビットセル中の少なくとも2つの磁気抵抗ランダムアクセスメモリビットセルを前記差動センスアンプに結合するステップと
を含む、ハイブリッドキャッシュアーキテクチャを製造するための方法。
【請求項１０】
磁気抵抗ランダムアクセスメモリビットセルアレイを設けるステップが、一様な磁気抵抗ランダムアクセスメモリビットセルアレイを設けるステップを含む、請求項9に記載のハイブリッドキャッシュアーキテクチャを製造するための方法。
【請求項１１】
前記差動センスアンプおよび前記シングルエンドセンスアンプを設けるステップが、一様でない構成における前記差動センスアンプおよび前記シングルエンドセンスアンプを設けるステップを含む、請求項9に記載のハイブリッドキャッシュアーキテクチャを製造するための方法。
【請求項１２】
磁気抵抗ランダムアクセスメモリビットセルアレイを設けるステップが、スピントルクトランスファー磁気抵抗ランダムアクセスメモリアレイを設けるステップを含む、請求項9に記載のハイブリッドキャッシュアーキテクチャを製造するための方法。
【請求項１３】
磁気抵抗ランダムアクセスメモリビットセルアレイを設けるステップが、トグル磁気抵抗ランダムアクセスメモリアレイを設けるステップを含む、請求項9に記載のハイブリッドキャッシュアーキテクチャを製造するための方法。
【請求項１４】
前記シングルエンドセンスアンプを基準セルに結合するステップをさらに含む、請求項9に記載のハイブリッドキャッシュアーキテクチャを製造するための方法。
【請求項１５】
ハイブリッドキャッシュアーキテクチャを製造するための方法であって、
磁気抵抗ランダムアクセスメモリビットセルアレイを、
前記ハイブリッドキャッシュアーキテクチャにおいて、第1の複数の磁気抵抗ランダムアクセスメモリビットセルおよび第2の複数の磁気抵抗ランダムアクセスメモリビットセルを設けるためのステップ、および、
前記第1の複数の磁気抵抗ランダムアクセスメモリビットセルを、前記第2の複数の磁気抵抗ランダムアクセスメモリビットセルに結合するためのステップによって設けるためのステップと、
差動センスアンプおよびシングルエンドセンスアンプを設けるためのステップと、
前記第1の複数の磁気抵抗ランダムアクセスメモリビットセル中の少なくとも1つの磁気抵抗ランダムアクセスメモリビットセルを前記シングルエンドセンスアンプに結合し、前記第2の複数の磁気抵抗ランダムアクセスメモリビットセル中の少なくとも2つの磁気抵抗ランダムアクセスメモリビットセルを前記差動センスアンプに結合するためのステップと
を含む、方法。
【請求項１６】
磁気抵抗ランダムアクセスメモリビットセルアレイを設けるための前記ステップが、一様な磁気抵抗ランダムアクセスメモリビットセルアレイを設けるためのステップを含む、請求項15に記載の方法。
【請求項１７】
前記差動センスアンプおよび前記シングルエンドセンスアンプを設けるための前記ステップが、一様でない構成における前記差動センスアンプおよび前記シングルエンドセンスアンプを設けるためのステップを含む、請求項15に記載の方法。
【請求項１８】
磁気抵抗ランダムアクセスメモリビットセルアレイを設けるための前記ステップが、スピントルクトランスファー磁気抵抗ランダムアクセスメモリアレイを設けるためのステップを含む、請求項15に記載の方法。
【請求項１９】
磁気抵抗ランダムアクセスメモリビットセルアレイを設けるための前記ステップが、トグル磁気抵抗ランダムアクセスメモリアレイを設けるためのステップを含む、請求項15に記載の方法。
【請求項２０】
前記シングルエンドセンスアンプを基準セルに結合するためのステップをさらに含む、請求項15に記載の方法。
【請求項２１】
前記シングルエンドセンスアンプに結合される前記第1の複数の磁気抵抗ランダムアクセスメモリビットセルを有する前記磁気抵抗ランダムアクセスメモリビットセルアレイの一部が、前記差動センスアンプに結合される前記第2の複数の磁気抵抗ランダムアクセスメモリビットセルを有する前記磁気抵抗ランダムアクセスメモリビットセルアレイの一部よりも遅い、請求項15に記載の方法。
【請求項２２】
第1の複数の磁気抵抗ランダムアクセスメモリビットセルと、前記第1の複数の磁気抵抗ランダムアクセスメモリビットセルに結合される第2の複数の磁気抵抗ランダムアクセスメモリビットセルとを有する磁気抵抗ランダムアクセスメモリビットセルアレイを備えるハイブリッドキャッシュアーキテクチャと、
前記第2の複数の磁気抵抗ランダムアクセスメモリビットセル中の少なくとも2つの磁気抵抗ランダムアクセスメモリビットセルを差動方式でセンシングするための手段と、
前記第1の複数の磁気抵抗ランダムアクセスメモリビットセル中の少なくとも1つの磁気抵抗ランダムアクセスメモリビットセルをシングルエンド方式でセンシングするための手段と
を含む、装置。
【請求項２３】
前記磁気抵抗ランダムアクセスメモリビットセルアレイが一様である、請求項22に記載のハイブリッドキャッシュアーキテクチャ。
【請求項２４】
前記少なくとも2つの磁気抵抗ランダムアクセスメモリビットセルを前記差動方式でセンシングするための前記手段、および前記少なくとも1つの磁気抵抗ランダムアクセスメモリビットセルを前記シングルエンド方式でセンシングするための前記手段に対する構成が一様でない、請求項22に記載のハイブリッドキャッシュアーキテクチャ。
【請求項２５】
前記磁気抵抗ランダムアクセスメモリビットセルアレイが、スピントルクトランスファー磁気抵抗ランダムアクセスメモリアレイである、請求項22に記載のハイブリッドキャッシュアーキテクチャ。
【請求項２６】
前記磁気抵抗ランダムアクセスメモリビットセルアレイが、トグル磁気抵抗ランダムアクセスメモリアレイである、請求項22に記載のハイブリッドキャッシュアーキテクチャ。
【請求項２７】
前記少なくとも1つの磁気抵抗ランダムアクセスメモリビットセルを前記シングルエンド方式でセンシングするための前記手段が、基準セルにさらに結合される、請求項22に記載のハイブリッドキャッシュアーキテクチャ。
【請求項２８】
前記少なくとも1つの磁気抵抗ランダムアクセスメモリビットセルを前記シングルエンド方式でセンシングするための前記手段に結合される前記第1の複数の磁気抵抗ランダムアクセスメモリビットセルを有する前記磁気抵抗ランダムアクセスメモリビットセルアレイの一部が、前記少なくとも2つの磁気抵抗ランダムアクセスメモリビットセルを前記差動方式でセンシングするための前記手段を有する前記磁気抵抗ランダムアクセスメモリビットセルアレイの一部よりも遅い、請求項22に記載のハイブリッドキャッシュアーキテクチャ。
【請求項２９】
前記ハイブリッドキャッシュアーキテクチャが、少なくとも1つの半導体ダイに組み込まれる、請求項22に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の態様は、一般にメモリに関し、より詳細にはハイブリッド磁気抵抗ランダムアクセスメモリ(MRAM)キャッシュに関する。
【背景技術】
【０００２】
コンピューティング環境に対するキャッシュにおいて使用されるいくつかの異なるタイプのメモリデバイスおよび/またはシステムが存在し、各々は、それ自体の利点と欠点とを有する。スタティックランダムアクセスメモリ(SRAM)ベースのキャッシュは、通常、アクセス速度および低電力が考慮事項であるアプリケーションにおいて使用される。磁気抵抗ランダムアクセスメモリ(MRAM)は、通常、高ビットセル密度が有利であるアプリケーションにおいて使用される。たとえば、磁気抵抗ランダムアクセスメモリ(MRAM)ベースのキャッシュは、スタティックランダムアクセスメモリ(SRAM)ベースのキャッシュよりも約4倍大きい容量を提供することができる。しかしながら、磁気抵抗ランダムアクセスメモリ(MRAM)ベースのキャッシュは、スタティックランダムアクセスメモリ(SRAM)ベースのキャッシュよりも遅い傾向がある。
【０００３】
ハイブリッドキャッシュアーキテクチャにおける磁気抵抗ランダムアクセスメモリ(MRAM)ベースのキャッシュとスタティックランダムアクセスメモリ(SRAM)ベースのキャッシュとの間でトレードオフを実施することが提案されてきた。提案されるハイブリッドキャッシュアーキテクチャは、スタティックランダムアクセスメモリ(SRAM)ベースのキャッシュ領域と磁気抵抗ランダムアクセスメモリ(MRAM)ベースのキャッシュ領域との両方を含む。しかしながら、この手法は、スタティックランダムアクセスメモリ(SRAM)ビットセルと磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルとが異なるサイズであるので、実装が困難である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、ハイブリッドキャッシュアーキテクチャを実装するための改善された装置および方法が必要とされている。
【課題を解決するための手段】
【０００５】
本明細書で説明する技術の例示的な実装は、磁気抵抗ランダムアクセスメモリ(磁気抵抗ランダムアクセスメモリ(MRAM))ベースのキャッシュのみを使用するが、2つの異なるタイプのビットセルセンシングを有するハイブリッドキャッシュアーキテクチャのための装置、システム、方法、およびコンピュータ可読媒体を対象とする。1つのタイプのビットセルセンシングはシングルエンドであり、他のタイプのビットセルセンシングは差動である。その結果は、一様なビットセルアレイであるが、一様でないセンスアンプ構成となる。
【０００６】
1つまたは複数の実装では、本装置は、ハイブリッドキャッシュアーキテクチャを含む。ハイブリッドキャッシュアーキテクチャは、磁気抵抗ランダムアクセスメモリビットセルアレイを含む。磁気抵抗ランダムアクセスメモリビットセルアレイは、第1の複数の磁気抵抗ランダムアクセスメモリビットセルと、第1の複数の磁気抵抗ランダムアクセスメモリビットセルに結合される第2の複数の磁気抵抗ランダムアクセスメモリビットセルとを含む。磁気抵抗ランダムアクセスメモリビットセルアレイはまた、複数のセンスアンプを含む。複数のセンスアンプは、差動センスアンプとシングルエンドセンスアンプとを含む。第1の複数の磁気抵抗ランダムアクセスメモリビットセル中の少なくとも1つの磁気抵抗ランダムアクセスメモリビットセルは、シングルエンドセンスアンプに結合される。第2の複数の磁気抵抗ランダムアクセスメモリビットセル中の少なくとも2つの磁気抵抗ランダムアクセスメモリビットセルは、差動センスアンプに結合される。
【０００７】
1つまたは複数の実装では、磁気抵抗ランダムアクセスメモリビットセルアレイは一様であり、複数のセンスアンプの構成は一様でない。磁気抵抗ランダムアクセスメモリビットセルアレイは、スピントルクトランスファー磁気抵抗ランダムアクセスメモリビットセルアレイ、および/またはトグル磁気抵抗ランダムアクセスメモリビットセルアレイであってよい。
【０００８】
1つまたは複数の実装では、シングルエンドセンスアンプは、基準セルに結合される。1つまたは複数の実装では、シングルエンドセンスアンプに結合される第1の複数の磁気抵抗ランダムアクセスメモリビットセルを有する磁気抵抗ランダムアクセスメモリビットセルアレイの一部は、差動センスアンプに結合される第2の複数の磁気抵抗ランダムアクセスメモリビットセルを有する磁気抵抗ランダムアクセスメモリビットセルアレイの一部よりも遅いことがある。シングルエンド増幅器は、基準セルに結合される。
【０００９】
1つまたは複数の実装では、磁気抵抗ランダムアクセスメモリビットセルアレイは、スピントルクトランスファー磁気抵抗ランダムアクセスメモリビットセルアレイ、およびトグル磁気抵抗ランダムアクセスメモリビットセルアレイのうちの少なくとも一方であってよい。
【００１０】
1つまたは複数の実装では、ハイブリッドキャッシュアーキテクチャは、少なくとも1つの半導体ダイに組み込まれてよい。1つまたは複数の実装では、ハイブリッドキャッシュアーキテクチャは、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置ユニット、コンピュータなどのデバイス中に実装されてよい。
【００１１】
1つまたは複数の実装では、ハイブリッドキャッシュアーキテクチャを製造するための方法が提供される。本方法は、ハイブリッドキャッシュアーキテクチャのための磁気抵抗ランダムアクセスメモリビットセルアレイを設けるステップによって動作する。ハイブリッドキャッシュアーキテクチャのための磁気抵抗ランダムアクセスメモリビットセルアレイを設けるステップは、第1の複数の磁気抵抗ランダムアクセスメモリビットセルを設けるステップと、第2の複数の磁気抵抗ランダムアクセスメモリビットセルを設けるステップと、第1の複数の磁気抵抗ランダムアクセスメモリビットセルを、第2の複数の磁気抵抗ランダムアクセスメモリビットセルに結合するステップとを含む。本方法は、さらに、差動センスアンプとシングルエンドセンスアンプとを設けるステップによって動作する。本方法は、さらに、第1の複数の磁気抵抗ランダムアクセスメモリビットセル中の少なくとも1つの磁気抵抗ランダムアクセスメモリビットセルを、シングルエンドセンスアンプに結合し、かつ第2の複数の磁気抵抗ランダムアクセスメモリビットセル中の少なくとも2つの磁気抵抗ランダムアクセスメモリビットセルを差動センスアンプに結合するステップによって動作する。
【００１２】
1つまたは複数の実装では、本装置は、ハイブリッドキャッシュアーキテクチャを含む。ハイブリッドキャッシュアーキテクチャは、磁気抵抗ランダムアクセスメモリビットセルアレイを含む。磁気抵抗ランダムアクセスメモリビットセルアレイは、第1の複数の磁気抵抗ランダムアクセスメモリビットセルと、第1の複数の磁気抵抗ランダムアクセスメモリビットセルに結合される第2の複数の磁気抵抗ランダムアクセスメモリビットセルとを含む。磁気抵抗ランダムアクセスメモリビットセルアレイは、第2の複数の磁気抵抗ランダムアクセスメモリビットセル中の少なくとも2つの磁気抵抗ランダムアクセスメモリビットセルを差動方式でセンシングするための手段を含む。磁気抵抗ランダムアクセスメモリビットセルアレイはまた、第1の複数の磁気抵抗ランダムアクセスメモリビットセル中の少なくとも1つの磁気抵抗ランダムアクセスメモリビットセルをシングルエンド方式でセンシングするための手段を含む。
【００１３】
1つまたは複数の実装では、ハイブリッドキャッシュアーキテクチャを製造するための方法は、磁気抵抗ランダムアクセスメモリビットセルアレイを設けるためのステップを含む。磁気抵抗ランダムアクセスメモリビットセルアレイを設けるためのステップは、ハイブリッドキャッシュアーキテクチャにおいて、第1の複数の磁気抵抗ランダムアクセスメモリビットセルと第2の複数の磁気抵抗ランダムアクセスメモリビットセルとを設けるためのステップを含む。本方法は、第1の複数の磁気抵抗ランダムアクセスメモリビットセルを第2の複数の磁気抵抗ランダムアクセスメモリビットセルに結合するためのステップと、差動センスアンプおよびシングルエンドセンスアンプを設けるためのステップとを含む。本方法は、第1の複数の磁気抵抗ランダムアクセスメモリビットセル中の少なくとも1つの磁気抵抗ランダムアクセスメモリビットセルをシングルエンドセンスアンプに結合し、かつ第2の複数の磁気抵抗ランダムアクセスメモリビットセル中の少なくとも2つの磁気抵抗ランダムアクセスメモリビットセルを差動センスアンプに結合するためのステップを含む。
【００１４】
非一時的であってよいコンピュータ可読媒体は、本明細書で説明する方法のうちの1つまたは複数を実装してよい。さらに、ハイブリッドキャッシュアーキテクチャは、ワイヤードデバイスまたはワイヤレスデバイス中に実装されてよい。
【００１５】
上記は、本明細書で説明する1つまたは複数の実装に関する簡略化された概要である。そのため、本概要は、すべての考えられる態様および/または実装に関する包括的な概説とみなされるべきではなく、すべての考えられる態様および/もしくは実装に関する重要もしくは決定的な要素を識別するか、または任意の特定の態様および/もしくは実装に関連付けられた範囲を定めるとみなされるべきでもない。したがって、本概要は、以下に提示される発明を実施するための形態に先立って、本明細書で開示する機構に関する1つまたは複数の態様および/または実装に関する特定の概念を簡略化された形で提示することが唯一の目的である。
【００１６】
添付の図面は、本明細書に記載の技術について説明する際に助けになるように提示されており、実装形態を限定するためではなく例示するために提供されるにすぎない。
【図面の簡単な説明】
【００１７】
【図１】本明細書で説明する技術の1つまたは複数の実装による2つの磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルの差動センシングの概略図である。
【図２】本明細書で説明する技術の1つまたは複数の実装による2つの磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルのシングルエンドセンシングの概略図である。
【図３】本明細書で説明する技術の1つまたは複数の実装によるハイブリッドキャッシュアーキテクチャの概略図である。
【図４】本明細書で説明する技術の1つまたは複数の実装によるハイブリッドキャッシュアーキテクチャを作成する方法の流れ図である。
【図５】本明細書で説明する実装に従って本明細書で開示する技術が配備されてよいワイヤレスネットワークである。
【発明を実施するための形態】
【００１８】
一般に、本明細書で開示する主題は、ハイブリッドキャッシュアーキテクチャを実装するためのシステム、方法、装置、およびコンピュータ可読媒体を対象とする。ハイブリッドキャッシュアーキテクチャは、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルのみを使用するが、2つの異なるセンシング方式を有し、1つは遅いキャッシュ領域用であり、もう1つは速いキャッシュ領域用である。通常のシングルエンドセンシングを有するビットセルは、より遅いがより密なキャッシュ領域を形成する。差動センシングを有するビットセルは、より速いキャッシュ領域を形成する。差動センシングに対するシングルエンドセンシングは、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルアレイが一様であるにもかかわらず、一様でないセンスアンプ構成を提供する。
【００１９】
図1は、本明細書で説明する技術の1つまたは複数の実装による差動センシング回路100の概略図である。図示の回路100は、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル102と、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル104とを含む。
【００２０】
図示の磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル102は、金属酸化物半導体(MOS)トランジスタ106と、磁気トンネル接合(MTJ)108とを含む。金属酸化物半導体(MOS)トランジスタ106は、ソース110と、ドレイン112と、ゲート114とを含む。
【００２１】
図示の磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル104は、金属酸化物半導体(MOS)トランジスタ116と、磁気トンネル接合(MTJ)118とを含む。金属酸化物半導体(MOS)トランジスタ116は、ソース120と、ドレイン122と、ゲート124とを含む。差動センシング回路100はまた、差動センスアンプ126を含み、差動センスアンプ126は、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル102と、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル104とを差動でセンシングするように構成されてよい。
【００２２】
1つまたは複数の実装では、磁気トンネル接合(MTJ)108は、薄い絶縁体で分離された磁性材料の2つの層を有する。一方の磁気層の磁化方向は固定されていながら、他方の磁気層の磁化方向は自由であり、すなわち磁化方向は、磁気トンネル接合(MTJ)108に電圧または電流を印加することによって変更することが可能である。固定層および自由層の磁化方向が、対向するかまたは反平行(antiparallel)であるとき、磁気トンネル接合(MTJ)108は、固定層および自由層の磁化方向が平行(parallel)であるときよりも高い抵抗を有する。
【００２３】
磁気トンネル接合(MTJ)108の抵抗は、磁気トンネル接合(MTJ)108に小さい読み取り電流を印加することによって測定することが可能である。磁気トンネル接合(MTJ)108は、一方の磁性状態においてデジタル"0"を表し、他方の磁性状態においてデジタル"1"を表すことができる。このようにして、磁気トンネル接合(MTJ)108は、メモリ要素として使用することが可能である。
【００２４】
1つまたは複数の実装では、磁気トンネル接合(MTJ)118は、磁気トンネル接合(MTJ)108と同様に動作する。たとえば、磁気トンネル接合(MTJ)118もまた、薄い絶縁体で分離された磁性材料の2つの層を有する。一方の磁気層の磁化方向は固定されており、他方の磁気層の磁化方向は、磁気トンネル接合(MTJ)118に電圧または電流を印加することによって変更することが可能である。固定層および自由層の磁化方向が、対向するかまたは反平行であるとき、磁気トンネル接合(MTJ)118は、固定層および自由層の磁化方向が平行であるときよりも高い抵抗を有する。
【００２５】
磁気トンネル接合(MTJ)118の抵抗は、磁気トンネル接合(MTJ)118に小さい読み取り電流を印加することによって測定することが可能である。磁気トンネル接合(MTJ)118は、一方の磁性状態においてデジタル"0"を表し、他方の磁性状態においてデジタル"1"を表すことができる。このようにして、磁気トンネル接合(MTJ)118も同様に、メモリ要素として使用することが可能である。
【００２６】
磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル102の分極状態(polarization state)を読み取ることは、磁気トンネル接合(MTJ)108の電気抵抗を測定することによって達成される。磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル102は、金属酸化物半導体(MOS)トランジスタ106を駆動することによって選択されてよく、金属酸化物半導体(MOS)トランジスタ106は、ビット線(図示せず)から磁気トンネル接合(MTJ)108を通ってソース線110に流れる電流をスイッチングする。磁気トンネル接合(MTJ)108の磁化状態が反平行である場合、差動センスアンプ126は、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル102からの反平行電流I_APをセンシングする。
【００２７】
磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル104の分極状態を読み取ることは、磁気トンネル接合(MTJ)118の電気抵抗を測定することによって達成される。磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル104は、金属酸化物半導体(MOS)トランジスタ116を駆動することによって選択されてよく、金属酸化物半導体(MOS)トランジスタ116は、ビット線(図示せず)から磁気トンネル接合(MTJ)118を通ってソース120に流れる電流をスイッチングする。磁気トンネル接合(MTJ)118の磁化状態が平行である場合、差動センスアンプ126は、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル104からの平行電流I_Pをセンシングする。
【００２８】
説明を目的として、磁気トンネル接合(MTJ)108の磁化状態は平行であり、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル102は"0"を記憶するものと仮定する。さらに、磁気トンネル接合(MTJ)118の磁化状態は反平行であり、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル104は"1"を記憶するものと仮定する。1つまたは複数の実装では、差動センシング方式において、差動センスアンプ126は、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル102からの「平行」電流I_Pと、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル104からの「反平行」電流I_APとをセンシングする。次いで、差動センスアンプ126は、2つの電流を比較し、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル102からの「平行」電流I_Pと、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル104からの「反平行」電流I_APとの間の差分に応じて、DATA"0"またはDATA"1"を出力する。
【００２９】
従来、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルは、数百または数千のビットセルの行列内に配列される。1本の書き込み線(図示せず)が、複数の磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルに及ぶ。「書き込み」動作中、電流パルスが、特定の磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルをプログラムするために使用されることがある。「読み取り」動作中、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルに対する分離トランジスタが、磁気トンネル接合(MTJ)をバイアスするためにオンにされ、その結果としての電流(すなわち、磁気トンネル接合(MTJ)からの電流および基準電流)が、磁気トンネル接合(MTJ)の抵抗がローであるかまたはハイであるか(たとえば、磁気トンネル接合(MTJ)が論理"0"にプログラムされているかまたは論理"1"にプログラムされているか)を決定するために、互いに比較される。
【００３０】
図2は、従来方式で動作するシングルエンドセンシング回路200の概略図である。図示のシングルエンドセンシング回路200は、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル202と、基準セル204とを含む。図示の磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル202は、金属酸化物半導体(MOS)トランジスタ206と、磁気トンネル接合(MTJ)208とを含む。金属酸化物半導体(MOS)トランジスタ206は、ソース210と、ドレイン212と、ゲート214とを含む。シングルエンドセンシング回路200はまた、シングルエンドセンスアンプ226を含む。
【００３１】
シングルエンドセンスアンプ226は、磁気トンネル接合(MTJ)208にデータビット"0"(DATA"0")が記憶されているかまたはデータビット"1"(DATA"1")が記憶されているかを決定するために、磁気トンネル接合(MTJ)208からの電流(I_APまたはI_P)と基準セル204からの電流(I_REF)とを比較する。基準電流(I_REF)は、(I_AP)+(I_P)/2に等しい。
【００３２】
図3は、本明細書で説明する技術の1つまたは複数の実装によるハイブリッドキャッシュアーキテクチャ300の概略図である。図示の実装では、アーキテクチャ300は、行301と列303とのアレイを含む。第1の列は、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル302と、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル304とを含む。第2の列は、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル306と、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル308とを含む。第3の列は、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル310と、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル312とを含む。第4の列は、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル314と、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル316とを含む。第5の列は、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル318と、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル320とを含む。
【００３３】
図示の実装では、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル302および304は、差動センスアンプ322の一方の入力に結合され、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル306および308は、差動センスアンプ322の他方の入力に結合される。磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル310および312は、シングルエンドセンスアンプ324に結合される。磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル314および316は、シングルエンドセンスアンプ326に結合される。磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル318および320は、シングルエンドセンスアンプ328に結合される。
【００３４】
磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル302、304、306および308は、差動センスアンプ322とともに、アーキテクチャ300の差動センシング高速領域332を形成する。磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル310、312、314、316、318および320は、シングルエンドセンスアンプ324、326および328とともに、アーキテクチャ300の通常センシング低速領域334を形成する。
【００３５】
磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルのアレイは一様であるが、センスアンプの構成は一様でないことに留意されたい。すなわち、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルのアレイ中の各列は、同じ数の磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルを含んでよい一方で、各センスアンプと関連付けられた異なる数の磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルが存在してもよい。図示の実装では、センスアンプ322と関連付けられた4つの磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル302、304、306および308と、センスアンプ324と関連付けられた2つの磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル310および312とが存在する。
【００３６】
1つまたは複数の実装では、ハイブリッドキャッシュアーキテクチャ300は、少なくとも1つの半導体ダイに実装されてよい。加えて、1つまたは複数の実装では、ハイブリッドキャッシュアーキテクチャ300は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置ユニット、コンピュータなどのデバイス中に実装されてよい。
【００３７】
図4は、本明細書で説明する技術の1つまたは複数の実装による、ハイブリッドキャッシュアーキテクチャ300などのハイブリッドキャッシュアーキテクチャを作成するための方法400の流れ図である。ブロック402において、方法400は、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルアレイを設ける。これは、第1の複数の磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルと第2の複数の磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルとを設けて、それらを互いに結合することによって実装することが可能である。1つまたは複数の実装では、第2の複数の磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルは、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル302、304、306および308と関連付けられたそれらのビットセルを含み、第1の複数の磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルは、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル310、312、314、316、318および320と関連付けられたそれらのビットセルを含む。
【００３８】
ブロック404において、方法400は、差動センスアンプとシングルエンドセンスアンプとを設ける。1つまたは複数の実装では、方法400は、差動センスアンプ322とシングルエンドセンスアンプ324、326および328とを設ける。
【００３９】
ブロック406において、方法400は、第1の複数の磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルからの少なくとも1つの磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルを、シングルエンドセンスアンプに結合し、かつ第2の複数の磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルからの少なくとも2つの磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルを差動センスアンプに結合する。1つまたは複数の実装では、方法400は、磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル310をシングルエンドセンスアンプ324に結合し、かつ磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル302および306を差動センスアンプ322に結合する。
【００４０】
1つまたは複数の実装では、ハイブリッドキャッシュアーキテクチャ300は、少なくとも1つの半導体ダイ中に実装されてよい。1つまたは複数の実装では、方法400は、汎用プロセッサ、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)、プログラム可能論理デバイス(PLD)、コントローラ、ステートマシン、ゲート制御された論理、個別ハードウェア構成要素、または情報の算出または他の操作を実施することができる任意の他の適切なエンティティを使用して実装することが可能である。プロセッサは、情報を処理するために使用されることがある。プロセッサは、特定目的論理回路によって補完されても、または特殊目的論理回路に組み込まれてもよい。
【００４１】
図5は、アーキテクチャ300が実装されてよい、本明細書で説明する技術の例示的実装によるブロードバンドワイヤレスネットワーク500のブロック図である。ブロードバンドワイヤレスネットワーク500は、ユーザデバイス502および基地局504を含む。
【００４２】
図示される実装では、ユーザデバイス502は、プロセッサ506、データソース508、送信(TX)データプロセッサ510、受信(RX)データプロセッサ512、送信(TX)多入力多出力(MIMO)プロセッサ514、メモリ516、復調器(DEMOD)518、いくつかのトランシーバ520A〜520T、およびいくつかのアンテナ522A〜522Tを含む。
【００４３】
図示される実装では、ユーザデバイス502は、データソース524、プロセッサ526、受信データプロセッサ528、送信データプロセッサ530、メモリ532、変調器534、いくつかのトランシーバ536A〜536T、いくつかのアンテナ538A〜538T、およびメッセージ制御モジュール540を含む。
【００４４】
図示の基地局504は、ユーザ機器、サブスクライバ局、サブスクライバユニット、移動局、モバイル、モバイルノード、リモート局、リモート端末、ユーザ端末、ユーザエージェント、ユーザデバイス、または何らかの他の用語を含み、それらとして実装され、またはそれらとして知られることがある。いくつかの実装では、ユーザデバイス502は、セルラーフォン、コードレス電話、セッション開始プロトコル(SIP)フォン、ワイヤレスローカルループ(WLL)局、携帯情報端末(PDA)、ワイヤレス接続機能を有するハンドヘルドデバイス、またはワイヤレスモデムに接続された何らかの他の適切な処理デバイスであってよい。したがって、本明細書で教示される1つまたは複数の態様は、フォン(たとえば、セルラーフォンまたはスマートフォン)、コンピュータ(たとえば、ラップトップ)、ポータブル通信デバイス、ポータブルコンピューティングデバイス(たとえば、携帯情報端末)、エンターテインメントデバイス(たとえば、音楽デバイス、ビデオデバイス、または衛星ラジオ)、全地球測位システムデバイス、またはワイヤレス媒体を介して通信するように構成される任意の他の適切なデバイス内に組み込まれることがある。
【００４５】
図示される基地局504は、NodeB、eNodeB、無線ネットワークコントローラ(RNC)、基地局(BS)、無線基地局(RBS)、基地局コントローラ(BSC)、送受信基地局(BTS)、トランシーバ機能(TF)、無線トランシーバ、無線ルータ、基本サービスセット(BSS)、拡張サービスセット(ESS)、マクロセル、マクロノード、Home eNB(HeNB)、フェムトセル、フェムトノード、ピコノード、または何らかの他の類似の用語を含み、それらとして実装され、またはそれらとして知られることがある。
【００４６】
図示されるデータソース508は、いくつかのデータストリームについてのトラフィックを送信(TX)データプロセッサ510に提供する。
【００４７】
送信(TX)データプロセッサ510は、各データストリームについてのトラフィックデータを、コーディングされたデータを提供するためにそのデータストリームについて選択された特定のコーディング方式に基づいてフォーマットし、コーディングし、インターリーブする。各データストリームについてのコーディングされたデータが、OFDM技法を使用してパイロットデータと多重化されてよい。
【００４８】
パイロットデータは、通常、既知の方法で処理される既知のデータパターンであり、チャネル応答を推定するために、レシーバシステムで使用されてよい。次いで、多重化されたパイロットおよび各データストリームのコーディングされたデータは、そのデータストリームに対して選択された特定の変調方式(たとえば、BPSK、QSPK、M-PSK、またはM-QAM)に基づいて変調(すなわち、シンボルマッピング)されて、変調シンボルが提供される。
【００４９】
各データストリームについてのデータレート、コーディング、および変調は、プロセッサ510によって実施される命令によって決定されてよい。メモリ516は、プロセッサ510またはユーザデバイス502の他の構成要素によって使用されるプログラムコード、データ、および他の情報を記憶してもよい。
【００５０】
次いで、すべてのデータストリームについての変調シンボルがTX MIMOプロセッサ514に提供され、TX MIMOプロセッサ514は、(たとえばOFDMについて)変調シンボルをさらに処理することがある。次いで、TX MIMOプロセッサ514は、NT個の変調シンボルストリームをNT個のトランシーバ(XCVR)520A〜520Tに提供する。いくつかの実装では、TX MIMOプロセッサ514は、ビーム形成重みを、データストリームのシンボルと、シンボルがそこから送信されているアンテナとに適用する。
【００５１】
各トランシーバ(XCVR)520A〜520Tは、それぞれのシンボルストリームを受信および処理して1つまたは複数のアナログ信号を提供し、アナログ信号をさらに調整(たとえば、増幅、濾波、およびアップコンバート)して、MIMOチャネルを介する送信に適した変調信号を提供する。次いで、トランシーバ(XCVR)520A〜520TからのNT個の変調信号が、それぞれ、NT個のアンテナ522A〜522Tから送信される。
【００５２】
基地局504において、送信された変調信号がNR個のアンテナ538A〜538Rによって受信され、各アンテナ538A〜538Rから受信された信号が、それぞれのトランシーバ(XCVR)536A〜536Rに提供される。各トランシーバ(XCVR)536A〜536Rは、受信したそれぞれの信号を調整(たとえば、フィルタ、増幅、およびダウンコンバート)し、調整された信号をデジタル化してサンプルを提供し、サンプルをさらに処理して、対応する「受信後」シンボルストリームを提供する。
【００５３】
次いで、受信(RX)データプロセッサ528が、NR個のトランシーバ(XCVR)536A〜536RからNR個の受信後シンボルストリームを受信し、特定のレシーバ処理技法に基づいて処理し、NT個の「検出後」シンボルストリームを提供する。次いで、受信(RX)データプロセッサ528は、各検出後シンボルストリームを復調、デインターリーブ、および復号化し、データストリームについてのトラフィックデータを回復する。受信(RX)データプロセッサ528による処理は、ユーザデバイス502における送信(TX)MIMOプロセッサ514および送信(TX)データプロセッサ510によって実施されるものと相補的である。
【００５４】
プロセッサ526は、どのプリコーディングマトリックスを使用するか(以下で論じられる)を周期的に決定する。プロセッサ526は、マトリックス索引部分およびランク値部分を含む逆方向リンクメッセージを構築する。
【００５５】
データメモリ532は、基地局504のプロセッサ526または他の構成要素によって使用されるプログラムコード、データ、および他の情報を記憶してもよい。
【００５６】
逆方向リンクメッセージは、通信リンクおよび/または受信データストリームに関する様々なタイプの情報を含むことがある。次いで、逆方向リンクメッセージは、データソース524からいくつかのデータストリームについてのトラフィックデータも受信するTXデータプロセッサ530によって処理され、変調器534によって変調され、トランシーバ(XCVR)536A〜536Rによって調整され、ユーザデバイス502に送り戻される。
【００５７】
ユーザデバイス502において、基地局504からの変調信号がアンテナ522A〜522Tによって受信され、トランシーバ(XCVR)520A〜520Tによって調整され、復調器(DEMOD)518によって復調され、かつRXデータプロセッサ512によって処理されて、基地局504によって送信された逆方向リンクメッセージが抽出される。次いで、プロセッサ510は、ビーム形成重みを決定するためにどのプリコーディングマトリックスを使用するかを決定し、次いで抽出後メッセージを処理する。
【００５８】
ユーザデバイス502および基地局504について、記載の構成要素のうちの2つ以上の機能が単一の構成要素によって提供されてよいことを理解されたい。たとえば、単一の処理構成要素が、メッセージ制御構成要素540およびプロセッサ526の機能を提供することがある。
【００５９】
ワイヤレスノードが非ワイヤレス式に(たとえば、ワイヤード接続を介して)情報を送信および/または受信するように構成されてよいことも理解されたい。したがって、本明細書で論じられるレシーバおよびトランスミッタは、非ワイヤレス媒体を介して通信するために、適切な通信インターフェース構成要素(たとえば、電気的または光学的インターフェース構成要素)を含むことがある。
【００６０】
ブロードバンドワイヤレスネットワーク500は、以下の技術、符号分割多元接続(CDMA)システム、多重キャリアCDMA(MCCDMA)、広帯域CDMA(W-CDMA)、高速パケットアクセス(HSPA、HSPA+)システム、時分割多元接続(TDMA)システム、周波数分割多元接続(FDMA)システム、シングルキャリアFDMA(SC-FDMA)システム、直交周波数分割多元接続(OFDMA)システム、または他の多元接続技法、のうちの任意の1つまたは組合せを実装してもよい。本明細書の教示を利用するワイヤレス通信システムは、IS-97、cdma2000、IS-876、W-CDMA、TDSCDMA、および他の規格などの1つまたは複数の規格を実装するように設計されてよい。
【００６１】
CDMAネットワークは、ユニバーサル地上無線アクセス(UTRA)、cdma2000、または他の何らかの技術などの無線技術を実装してもよい。UTRAは、W-CDMAおよび低チップレート(LCR)を含む。cdma2000技術は、IS-2000、IS-97、およびIS-876規格をカバーする。TDMAネットワークは、Global System for Mobile Communications (GSM(登録商標))などの無線技術を実装してもよい。OFDMAネットワークは、Evolved UTRA(E-UTRA)、IEEE802.11、IEEE802.16、IEEE802.20、Flash-OFDM(登録商標)などの無線技術を実装してもよい。UTRA、E-UTRA、およびGSMは、Universal Mobile Telecommunication System(UMTS)の一部である。
【００６２】
本明細書の教示は、3GPP Long Term Evolution(LTE)システム、ウルトラモバイルブロードバンド(UMB)システム、および他のタイプのシステム内で実装されてよい。LTEは、E-UTRAを使用するUMTSのリリースである。UTRA、E-UTRA、GSM、UMTS、およびLTEは、「第3世代パートナーシッププロジェクト」(3GPP)という名称の組織のドキュメントに記載されており、cdma2000は、「第3世代パートナーシッププロジェクト2」(3GPP2)という名称の組織のドキュメントに記載されている。
【００６３】
本開示のいくつかの態様が3GPPの用語を用いて説明され得るが、本明細書の教示は3GPP(たとえば、Re199、Re17、Re16、Re17)技術だけではなく、3GPP2(たとえば、1xRTT、1xEV-DO Rel0、RevA、RevB)技術および他の技術にも適用されてよいことを理解されたい。
【００６４】
本明細書で説明される技術の態様が、本明細書で説明される技術の特定の実装を対象とする以下の説明および関連する図面で開示される。本明細書で説明される技術の範囲から逸脱することなく、代替実装が考案されてもよい。さらに、本明細書で説明される技術の関連する詳細を不明瞭にしないように、本明細書で説明される技術の周知の要素は詳細には説明されず、または省略される。
【００６５】
「本明細書で説明する技術の実装」という用語は、本明細書で説明する技術のすべての実装が、議論された特徴、利点、または動作モードを含むことを必要とするとは限らない。
【００６６】
本明細書で使用される用語は、特定の実装について説明するためのものにすぎず、本明細書で説明される技術の実装の限定が意図されるわけではない。本明細書では、文脈がそうでないことを明確に示すのでない限り、単数形“a”、“an”、および“the”は複数形も含むものとする。「備える」および/または「含む」という用語は、本明細書で使用されるとき、明記される特徴、完全体、ステップ、動作、要素、および/または構成要素の存在を指定するが、1つまたは複数の他の特徴、完全体、ステップ、動作、要素、構成要素、および/またはそのグループの存在または追加を除外しないことをさらに理解されよう。
【００６７】
さらに、多くの実装が、たとえばコンピューティングデバイスの要素によって実施される動作のシーケンスの点から説明される。本明細書で説明される様々な動作が、特定の回路(たとえば、特定用途向けIC(ASIC))によって、1つまたは複数のプロセッサによって実行中のプログラム命令によって、あるいは両者の組合せによって実施することが可能であることを認識されよう。さらに、本明細書で説明されるこれらの動作のシーケンスは、実行時に本明細書で説明される機能を関連するプロセッサに実施させる、対応するコンピュータ命令のセットがその中に格納された任意の形態のコンピュータ可読記憶媒体内で完全に実施されるとみなすことができる。したがって、本明細書で説明される技術の様々な態様が、いくつかの異なる形態で実施されてよいが、そのすべては、特許請求される主題の範囲内にあることが企図されている。さらに、本明細書で説明される実装の各々について、任意のそのような実装の対応する形態が、たとえば、記載の動作を実施するように「構成される論理」として本明細書で説明されてよい。
【００６８】
様々な異なる技術および技法のいずれかを使用して、情報および信号を表すことがあることを、当業者は理解されよう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表される場合がある。
【００６９】
さらに、本明細書で開示される実装に関連して説明される様々な例示的論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両者の組合せとして実装されてよいことを当業者はさらに理解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的構成要素、ブロック、モジュール、回路、およびステップが、その機能の点から上記で一般的に説明された。そのような機能がハードウェアとして実装されるか、それともソフトウェアとして実装されるかは、特定の応用分野、およびシステム全体に課される設計制約に依存する。当業者は、特定の適用分野ごとに様々な方式で記載の機能を実装してもよいが、そのような実装決定が、本明細書で説明される技術の範囲からの逸脱を引き起こすと解釈されるべきではない。
【００７０】
本明細書で開示される実装に関連して説明される方法、シーケンス、および/またはアルゴリズムは、ハードウェアとして直接的に、プロセッサによって実行されるソフトウェアモジュールとして、または2つの組合せとして実施されてよい。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で周知の任意の他の形態の記憶媒体内に常駐することがある。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替形態では、記憶媒体はプロセッサと一体化されてよい。
【００７１】
したがって、本明細書で説明される技術の一実装は、半導体デバイスを製造する方法を実施するコンピュータ可読媒体を含むことができる。したがって、本明細書で説明される技術は図示される実施例に限定されず、本明細書で説明される機能を実施するための任意の手段が、本明細書で説明される技術の実装内に含まれる。
【００７２】
上記の開示は本明細書で説明される技術の例示的実装を示すが、添付の特許請求の範囲によって定義される本明細書で説明される技術の範囲から逸脱することなく、様々な変更および修正が本明細書で行われ得ることに留意されたい。本明細書で説明される技術の実装による方法クレームの機能、ステップ、および/または動作は、何らかの特定の順序で実施される必要はない。さらに、本明細書で説明される技術の要素が単数形で説明され、または特許請求されてもよいが、単数であることが明示的に述べられるのでない限り、複数も企図される。
【符号の説明】
【００７３】
100  差動センシング回路
102  磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル
104  磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル
106  金属酸化物半導体(MOS)トランジスタ
108  磁気トンネル接合(MTJ)
110  ソース
112  ドレイン
114  ゲート
116  金属酸化物半導体(MOS)トランジスタ
118  磁気トンネル接合(MTJ)
120  ソース
122  ドレイン
124  ゲート
126  差動センスアンプ
200  シングルエンドセンシング回路
202  磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル
204  基準セル
206  金属酸化物半導体(MOS)トランジスタ
208  磁気トンネル接合(MTJ)
210  ソース
212  ドレイン
214  ゲート
226  シングルエンドセンスアンプ
300  ハイブリッドキャッシュアーキテクチャ
301  行のアレイ
302  磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル
303  列のアレイ
304  磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル
306  磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル
308  磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル
310  磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル
312  磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル
314  磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル
316  磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル
318  磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル
320  磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル
322  差動センスアンプ
324  シングルエンドセンスアンプ
326  シングルエンドセンスアンプ
328  シングルエンドセンスアンプ
330  データパス
332  差動センシング高速領域
334  通常センシングの低速領域
500  ブロードバンドワイヤレスネットワーク
502  ユーザデバイス
504  基地局
506  プロセッサ
508  データソース
510  送信(TX)データプロセッサ
512  受信(RX)データプロセッサ
514  送信(TX)多入力多出力(MIMO)プロセッサ
516  メモリ
518  復調器(DEMOD)
520A  トランシーバ
520T  トランシーバ
522A  アンテナ
522T  アンテナ
524  データソース
526  プロセッサ
528  受信データプロセッサ
530  送信データプロセッサ
532  メモリ
534  変調器
536A  トランシーバ
536T  トランシーバ
538A  アンテナ
538T  アンテナ
540  メッセージ制御モジュール
【図１】
2017523546.tif 000003
【図２】
2017523546.tif 000004
【図３】
2017523546.tif 000005
【図４】
2017523546.tif 000006
【図５】
2017523546.tif 000007
【手続補正書】
【提出日】平成28年11月16日(2016.11.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ハイブリッドキャッシュアーキテクチャを含む装置であって、前記ハイブリッドキャッシュアーキテクチャが、
第1の複数の磁気抵抗ランダムアクセスメモリビットセルと、前記第1の複数の磁気抵抗ランダムアクセスメモリビットセルに結合される第2の複数の磁気抵抗ランダムアクセスメモリビットセルとを備える磁気抵抗ランダムアクセスメモリビットセルアレイと、
1つまたは複数の差動センスアンプおよび1つまたは複数のシングルエンドセンスアンプを備える複数のセンスアンプと
を備え、
前記磁気抵抗ランダムアクセスメモリビットセルアレイに対する構成が一様であり、
前記複数のセンスアンプに対する構成が一様でなく、
前記第1の複数の磁気抵抗ランダムアクセスメモリビットセル中の各磁気抵抗ランダムアクセスメモリビットセルが、前記1つまたは複数のシングルエンドセンスアンプのうちの1つに結合され、かつ前記1つまたは複数の差動センスアンプのうちのいずれにも結合されず、
前記第2の複数の磁気抵抗ランダムアクセスメモリビットセル中の磁気抵抗ランダムアクセスメモリビットセルの各ペアが、前記1つまたは複数の差動センスアンプのうちの1つに結合され、かつ前記1つまたは複数のシングルエンドセンスアンプのうちのいずれにも結合されない、装置。
【請求項２】
前記磁気抵抗ランダムアクセスメモリビットセルアレイが、スピントルクトランスファー磁気抵抗ランダムアクセスメモリアレイである、請求項1に記載の装置。
【請求項３】
前記磁気抵抗ランダムアクセスメモリビットセルアレイが、トグル磁気抵抗ランダムアクセスメモリアレイである、請求項1に記載の装置。
【請求項４】
各シングルエンドセンスアンプがさらに、基準セルに結合される、請求項1に記載の装置。
【請求項５】
前記1つまたは複数のシングルエンドセンスアンプに結合される前記第1の複数の磁気抵抗ランダムアクセスメモリビットセルを備える前記磁気抵抗ランダムアクセスメモリビットセルアレイの一部が、前記1つまたは複数の差動センスアンプに結合される前記第2の複数の磁気抵抗ランダムアクセスメモリビットセルを備える前記磁気抵抗ランダムアクセスメモリビットセルアレイの一部よりも遅い、請求項1に記載の装置。
【請求項６】
前記ハイブリッドキャッシュアーキテクチャが、少なくとも1つの半導体ダイに組み込まれる、請求項1に記載の装置。
【請求項７】
ハイブリッドキャッシュアーキテクチャを製造するための方法であって、
前記ハイブリッドキャッシュアーキテクチャのための磁気抵抗ランダムアクセスメモリビットセルアレイを、
第1の複数の磁気抵抗ランダムアクセスメモリビットセルと第2の複数の磁気抵抗ランダムアクセスメモリビットセルとを設けるステップと、
前記第1の複数の磁気抵抗ランダムアクセスメモリビットセルを、前記第2の複数の磁気抵抗ランダムアクセスメモリビットセルに結合するステップと
によって設けるステップと、
1つまたは複数の差動センスアンプおよび1つまたは複数のシングルエンドセンスアンプを備える複数のセンスアンプを設けるステップと、
前記第1の複数の磁気抵抗ランダムアクセスメモリビットセル中の各磁気抵抗ランダムアクセスメモリビットセルを前記1つまたは複数のシングルエンドセンスアンプのうちの1つに結合し、かつ前記1つまたは複数の差動センスアンプのうちのいずれにも結合しないステップと、
前記第2の複数の磁気抵抗ランダムアクセスメモリビットセル中の磁気抵抗ランダムアクセスメモリビットセルの各ペアを前記1つまたは複数の差動センスアンプのうちの1つに結合し、かつ前記1つまたは複数のシングルエンドセンスアンプのうちのいずれにも結合しないステップと
を含み、
前記磁気抵抗ランダムアクセスメモリビットセルアレイを設けるステップが、一様な構成における前記磁気抵抗ランダムアクセスメモリビットセルアレイを設けるステップを含み、
前記複数のセンスアンプを設けるステップが、一様でない構成における前記複数のセンスアンプを設けるステップを含む、ハイブリッドキャッシュアーキテクチャを製造するための方法。
【請求項８】
前記磁気抵抗ランダムアクセスメモリビットセルアレイを設けるステップが、スピントルクトランスファー磁気抵抗ランダムアクセスメモリアレイを設けるステップを含む、請求項7に記載のハイブリッドキャッシュアーキテクチャを製造するための方法。
【請求項９】
前記磁気抵抗ランダムアクセスメモリビットセルアレイを設けるステップが、トグル磁気抵抗ランダムアクセスメモリアレイを設けるステップを含む、請求項7に記載のハイブリッドキャッシュアーキテクチャを製造するための方法。
【請求項１０】
各シングルエンドセンスアンプを基準セルに結合するステップをさらに含む、請求項7に記載のハイブリッドキャッシュアーキテクチャを製造するための方法。
【請求項１１】
ハイブリッドキャッシュアーキテクチャを製造するための方法であって、
磁気抵抗ランダムアクセスメモリビットセルアレイを、
前記ハイブリッドキャッシュアーキテクチャにおいて、第1の複数の磁気抵抗ランダムアクセスメモリビットセルおよび第2の複数の磁気抵抗ランダムアクセスメモリビットセルを設けるためのステップと、
前記第1の複数の磁気抵抗ランダムアクセスメモリビットセルを、前記第2の複数の磁気抵抗ランダムアクセスメモリビットセルに結合するためのステップと
によって設けるためのステップと、
1つまたは複数の差動センスアンプおよび1つまたは複数のシングルエンドセンスアンプを設けるためのステップと、
前記第1の複数の磁気抵抗ランダムアクセスメモリビットセル中の各磁気抵抗ランダムアクセスメモリビットセルを前記1つまたは複数のシングルエンドセンスアンプのうちの1つに結合し、かつ前記1つまたは複数の差動センスアンプのうちのいずれにも結合しないためのステップと、
前記第2の複数の磁気抵抗ランダムアクセスメモリビットセル中の磁気抵抗ランダムアクセスメモリビットセルの各ペアを前記1つまたは複数の差動センスアンプのうちの1つに結合し、かつ前記1つまたは複数のシングルエンドセンスアンプのうちのいずれにも結合しないためのステップと
を含み、
前記磁気抵抗ランダムアクセスメモリビットセルアレイを設けるための前記ステップが、一様な構成における前記磁気抵抗ランダムアクセスメモリビットセルアレイを設けるためのステップを含み、
前記差動センスアンプおよび前記シングルエンドセンスアンプを設けるための前記ステップが、一様でない構成における前記差動センスアンプおよび前記シングルエンドセンスアンプを設けるためのステップを含む、方法。
【請求項１２】
前記磁気抵抗ランダムアクセスメモリビットセルアレイを設けるための前記ステップが、スピントルクトランスファー磁気抵抗ランダムアクセスメモリアレイを設けるためのステップを含む、請求項11に記載の方法。
【請求項１３】
前記磁気抵抗ランダムアクセスメモリビットセルアレイを設けるための前記ステップが、トグル磁気抵抗ランダムアクセスメモリアレイを設けるためのステップを含む、請求項11に記載の方法。
【請求項１４】
各シングルエンドセンスアンプを基準セルに結合するためのステップをさらに含む、請求項11に記載の方法。
【請求項１５】
前記1つまたは複数のシングルエンドセンスアンプに結合される前記第1の複数の磁気抵抗ランダムアクセスメモリビットセルを備える前記磁気抵抗ランダムアクセスメモリビットセルアレイの一部が、前記1つまたは複数の差動センスアンプに結合される前記第2の複数の磁気抵抗ランダムアクセスメモリビットセルを備える前記磁気抵抗ランダムアクセスメモリビットセルアレイの一部よりも遅い、請求項11に記載の方法。
【請求項１６】
ハイブリッドキャッシュアーキテクチャを含む装置であって、前記ハイブリッドキャッシュアーキテクチャが、
第1の複数の磁気抵抗ランダムアクセスメモリビットセルと、前記第1の複数の磁気抵抗ランダムアクセスメモリビットセルに結合される第2の複数の磁気抵抗ランダムアクセスメモリビットセルとを備える磁気抵抗ランダムアクセスメモリビットセルアレイと、
差動方式でセンシングするための1つまたは複数の手段であって、前記第2の複数の磁気抵抗ランダムアクセスメモリビットセル中の磁気抵抗ランダムアクセスメモリビットセルの各ペアが、前記差動方式でセンシングするための前記1つまたは複数の手段のうちの1つによってセンシングされ、かつ前記シングルエンド方式でセンシングするための前記1つまたは複数の手段のうちのいずれによってもセンシングされない、差動方式でセンシングするための1つまたは複数の手段と、
シングルエンド方式でセンシングするための1つまたは複数の手段であって、前記第1の複数の磁気抵抗ランダムアクセスメモリビットセル中の各磁気抵抗ランダムアクセスメモリビットセルが、前記シングルエンド方式でセンシングするための前記1つまたは複数の手段のうちの1つによってセンシングされ、かつ前記差動方式でセンシングするための前記1つまたは複数の手段のうちのいずれによってもセンシングされない、センシングするための1つまたは複数の手段と
を含み、
前記磁気抵抗ランダムアクセスメモリビットセルアレイに対する構成が一様であり、
前記差動方式でセンシングするための前記1つまたは複数の手段および前記シングルエンド方式でセンシングするための前記1つまたは複数の手段に対する構成が一様でない、装置。
【請求項１７】
前記磁気抵抗ランダムアクセスメモリビットセルアレイが、スピントルクトランスファー磁気抵抗ランダムアクセスメモリアレイである、請求項16に記載のハイブリッドキャッシュアーキテクチャ。
【請求項１８】
前記磁気抵抗ランダムアクセスメモリビットセルアレイが、トグル磁気抵抗ランダムアクセスメモリアレイである、請求項16に記載のハイブリッドキャッシュアーキテクチャ。
【請求項１９】
前記シングルエンド方式でセンシングするための各手段が、基準セルにさらに結合される、請求項16に記載のハイブリッドキャッシュアーキテクチャ。
【請求項２０】
前記シングルエンド方式でセンシングするための前記1つまたは複数の手段に結合される前記第1の複数の磁気抵抗ランダムアクセスメモリビットセルを備える前記磁気抵抗ランダムアクセスメモリビットセルアレイの一部が、前記差動方式でセンシングするための前記1つまたは複数の手段を備える前記磁気抵抗ランダムアクセスメモリビットセルアレイの一部よりも遅い、請求項16に記載のハイブリッドキャッシュアーキテクチャ。
【請求項２１】
前記ハイブリッドキャッシュアーキテクチャが、少なくとも1つの半導体ダイに組み込まれる、請求項16に記載の装置。
【国際調査報告】
2017523546.tif 000008
2017523546.tif 000009
2017523546.tif 000010