(57)【要約】  クロックパルスを生成するように構成されるＲＣ発振器の比較器における遅延をキャンセルすることは、複数の電流源を第１のキャパシタ、第２のキャパシタ、および抵抗器に選択的に結合することと、ここにおいて、複数の電流源は、第１のキャパシタおよび第２のキャパシタをチャージおよびディスチャージし、抵抗器をチャージし、クロックパルスの第１の位相の間、クロックパルスの第２の位相より高いレートで第１のキャパシタをチャージし、クロックパルスの第３の位相の間、クロックパルスの第４の位相より高いレートで第２のキャパシタをチャージすることと、比較器が、第１の、または第２のキャパシタにおける電圧を抵抗器における電圧と比較することを可能にすることによってクロックパルスを生成することと、を含む。
2017517974.tif 000002
【特許請求の範囲】
【請求項１】
クロックパルスを生成するように構成されるＲＣ発振器の比較器における遅延をキャンセルするための方法であって、
複数の電流源を第１のキャパシタ、第２のキャパシタ、および抵抗器に選択的に結合することと、
ここにおいて、前記複数の電流源は、前記第１のキャパシタおよび前記第２のキャパシタをチャージおよびディスチャージし、前記抵抗器をチャージし、
前記クロックパルスの第１の位相の間、前記クロックパルスの第２の位相より高いレートで前記第１のキャパシタをチャージし、前記クロックパルスの第３の位相の間、前記クロックパルスの第４の位相より高いレートで前記第２のキャパシタをチャージすることと、
前記比較器が、前記第１の、または第２のキャパシタにおける電圧を前記抵抗器における電圧と比較することを可能にすることによって前記クロックパルスを生成することと、
を備える、方法。
【請求項２】
交互に前記比較器の第１の入力および第２の入力に前記第１の、または第２のキャパシタを選択的に結合することと、
交互に前記比較器の前記第２の入力および前記第１の入力に前記抵抗器を結合することと、
をさらに備える、請求項１に記載の方法。
【請求項３】
前記第１のキャパシタが、前記第１の位相の間５０％高いレートでチャージされ、前記第２のキャパシタが、前記第３の位相の間５０％高いレートでチャージされる、請求項１に記載の方法。
【請求項４】
切り替え可能なバイナリ電流ＤＡＣｓを使用して補償電流のデルタ増減を前記抵抗器に提供することをさらに備える、請求項１に記載の方法。
【請求項５】
前記切り替え可能なバイナリ電流ＤＡＣｓのビットをオンまたはオフにすることによって前記ＲＣ発振器の周波数を較正することをさらに備える、請求項４に記載の方法。
【請求項６】
前記ＲＣ発振器の周波数を較正することは、
前記ＲＣ発振器の前記周波数を基準周波数と比較することを含む、請求項５に記載の方法。
【請求項７】
前記切り替え可能なバイナリ電流ＤＡＣｓのどのビットが前記較正を始めるかを示すワンホットコードを生成することをさらに備える、請求項６に記載の方法。
【請求項８】
クロックパルスを生成するＲＣ発振器であって、
比較器遅延キャンセル回路であって、
抵抗器と、第１のキャパシタおよび第２のキャパシタを含むキャパシタのペアと、
キャパシタの前記ペアおよび前記抵抗器をチャージ、およびディスチャージするように構成される複数の電流源と、
ここにおいて、前記第１のキャパシタは、前記クロックパルスの第１のおよび第２の位相の間チャージされ、前記クロックパルスの第３のおよび第４の位相の間ディスチャージされ、前記第２のキャパシタは、前記クロックパルスの前記第３のおよび第４の位相の間チャージされ、前記クロックパルスの前記第１のおよび第２の位相の間ディスチャージされ、
前記第１のキャパシタは、前記第１の位相の間、前記第２の位相と同じレートでチャージされ、前記第２のキャパシタは、前記第３の位相の間、前記第４の位相より高いレートでチャージされ、
前記複数の電流源をキャパシタの前記ペアおよび前記抵抗器に選択的に結合するように構成される複数のスイッチと、
を備える比較器遅延キャンセル回路と、
第１の入力および第２の入力を有する比較器と、前記比較器は、前記第１の、または第２のキャパシタにおける電圧を前記抵抗器における電圧と比較することによって前記クロックパルスを生成するように構成され、
を備える、ＲＣ発振器。
【請求項９】
交互に前記比較器の前記第１の入力および前記第２の入力に前記第１の、または第２のキャパシタを選択的に結合し、交互に前記比較器の前記第２の入力および前記第１の入力に前記抵抗器を結合するように構成されるチョッパーをさらに備える、請求項８に記載のＲＣ発振器。
【請求項１０】
前記複数の電流源の各々は、一定の量の電流の半分を供給する第１の電流源を除いて、等しい値の前記一定の量の電流を供給し、
前記複数のスイッチは、前記第１の位相の間約５０％高いレートで前記第１のキャパシタをチャージし、前記第３の位相の間約５０％高いレートで前記第２のキャパシタをチャージするために、前記第１の電流源および別の電流源を結合するように構成される、請求項８に記載のＲＣ発振器。
【請求項１１】
前記比較器から前記クロックパルスを受信し、様々なクロックを生成するように構成されるクロック生成器、
ここにおいて、前記様々なクロックは、前記複数のスイッチを制御するために前記比較器遅延キャンセル回路および前記チョッパーにフィードバックされる、
をさらに備える、請求項８に記載のＲＣ発振器。
【請求項１２】
補償電流のデルタ増減を前記抵抗器に提供するように構成される抵抗器補償電流源をさらに備える、請求項８に記載のＲＣ発振器。
【請求項１３】
前記抵抗器補償電流源は、切り替え可能なバイナリ電流デジタルアナログ変換器（ＤＡＣｓ）の２つのセットを備える、請求項１２に記載のＲＣ発振器。
【請求項１４】
前記切り替え可能なバイナリ電流ＤＡＣｓのビットをオンまたはオフにすることによってＲＣ発振器周波数を較正するように構成される周波数較正ユニットをさらに備える、請求項１３に記載のＲＣ発振器。
【請求項１５】
前記周波数較正ユニットは、
前記ＲＣ発振器周波数を基準周波数と比較するように構成される周波数比較器と、
制御器と、
を備える、請求項１４に記載のＲＣ発振器。
【請求項１６】
前記周波数比較器は、
前記クロックパルスを２ｎ倍に除算するように構成される２ｎによる除算ユニットと、ここにおいて、ｎは、前記電流源におけるビットの前記数であり、
前記ＲＣ発振器周波数を前記基準周波数と関連付け、コードＱを生成するために基準クロックをカウントするように構成される２ｎ＋１カウンタと、
制御ユニットと、
を備える、請求項１５に記載のＲＣ発振器。
【請求項１７】
前記制御器は、
複数のタイミング制御信号を生成するように構成されるアービターと、
前記切り替え可能なバイナリ電流ＤＡＣｓの現在の位置を示す（２ｎ＋１）ビットのワンホットコードを生成するように構成されるワンホット生成器と、
前記切り替え可能なバイナリ電流ＤＡＣｓの電流源をオンまたはオフにするように構成される電流制御ユニットと、
を備える、請求項１５に記載のＲＣ発振器。
【請求項１８】
クロックパルスを生成するための装置であって、
第１の入力および第２の入力を有する２つの電圧を比較するための手段と、
２つの電圧を比較するための前記手段における遅延をキャンセルするための手段であって、
第１のキャパシタおよび第２のキャパシタをチャージおよびディスチャージするための手段と、
ここにおいて、チャージおよびディスチャージするための前記手段は、前記クロックの第１の位相の間、前記クロックパルスの第２の位相より高いレートで前記第１のキャパシタをチャージし、前記クロックパルスの第３の位相の間、前記クロックパルスの第４の位相より高いレートで前記第２のキャパシタをチャージし、
キャパシタの前記ペアおよび抵抗器にチャージ、およびディスチャージするための前記手段を選択的に結合するための手段と、
ここにおいて、２つの電圧を比較するための前記手段は、前記第１の、または第２のキャパシタにおける電圧を前記抵抗器における電圧と比較することによって前記クロックパルスを生成し、
を備える、遅延をキャンセルするための手段と、
を備える、装置。
【請求項１９】
交互に前記第１の入力および前記第２の入力に前記第１の、または第２のキャパシタを選択的に結合し、交互に前記第２の入力および前記第１の入力に前記抵抗器を結合するための手段をさらに備える、請求項１８に記載の装置。
【請求項２０】
補償電流のデルタ増減を前記抵抗器に提供するための手段をさらに備える、請求項１８に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本発明は、発振器に関し、より具体的には、遅延のない比較器（a delay-free comparator）に基づくＲＣ発振器に関する。
【背景技術】
【０００２】
[0002]  抵抗キャパシタ（resistive-capacitive）（ＲＣ）発振器は、超大規模集積回路（ＶＬＳＩ）システム（very-large-scale integration）の中の重要なブロックである。それは、水晶発振器が利用可能でない、または節電目的（power saving purpose）のためにオフであるとき、基準クロックを提供する。しかしながら、ＲＣ発振器の周波数精度（frequency accuracy）は、ＲＣの処理変動、抵抗器の温度係数、および比較器の遅延変動によって制限される。
【０００３】
[0003]  比較器遅延の温度変動は、周波数変動の主要原因（contributor）である。従来、比較器のバイアス電流は、総合遅延（total delay）をクロック周期（clock period）のほんのわずかにするようにブーストアップされる。しかしながら、比較器遅延は、高いバイアス電流で飽和する。この影響を無効にするために（To counter）、デバイスのサイズが増加される。しかしながら、このことは、さらなる電流要件をもたらす。それゆえに、ＲＣ発振器の電力効率は、それの低電力アプリケーションでの使用を妨げる。他の解決策は、遅延の発生（delay issue）を回避する（bypass）ためにスリープモードクロックのための低周波数を選択すること、または比較器トリップ電圧（comparator trip voltage）を基準（reference）に等しくさせるように閉ループ積分器（closed-loop integrator）を適用することとを含む。
【発明の概要】
【０００４】
[0004]  本発明は、スイッチドキャパシタ技法（switched-capacitor technique）を使用して、ＲＣ発振器のクロックパルスにおける周波数変動を引き起こす比較器遅延を抽出し、キャンセルすること（cancelling）を提供する。
【０００５】
[0005]  １つの実施形態では、クロックパルスを生成するように構成されるＲＣ発振器の比較器における遅延をキャンセルするための方法は、開示される。方法は、複数の電流源を第１のキャパシタ、第２のキャパシタ、および抵抗器に選択的に結合することと、ここにおいて、複数の電流源は、第１のキャパシタおよび第２のキャパシタをチャージおよびディスチャージし、抵抗器をチャージし、クロックパルスの第１の位相（phase）の間、クロックパルスの第２の位相より高いレートで第１のキャパシタをチャージし、クロックパルスの第３の位相の間、クロックパルスの第４の位相より高いレートで第２のキャパシタをチャージすることと、比較器が、第１の、または第２のキャパシタにおける電圧を抵抗器における電圧と比較することを可能にすることによってクロックパルスを生成することと、を含む。
【０００６】
[0006]  別の実施形態では、クロックパルスを生成するＲＣ発振器は、開示される。ＲＣ発振器は、比較器遅延キャンセル回路であって、抵抗器と、第１のキャパシタおよび第２のキャパシタを含むキャパシタのペアと、キャパシタのペアおよび抵抗器をチャージ、およびディスチャージするように構成される複数の電流源と、ここにおいて、第１のキャパシタは、クロックパルスの第１のおよび第２の位相の間チャージされ、クロックパルスの第３のおよび第４の位相の間ディスチャージされ、第２のキャパシタは、クロックパルスの第３のおよび第４の位相の間チャージされ、クロックパルスの第１のおよび第２の位相の間ディスチャージされ、第１のキャパシタは、第１の位相の間、第２の位相と同じレートでチャージされ、第２のキャパシタは、第３の位相の間、第４の位相より高いレートでチャージされ、複数の電流源をキャパシタのペアおよび抵抗器に選択的に結合するように構成される複数のスイッチと、を備える比較器遅延キャンセル回路と、第１の入力および第２の入力を有する比較器と、比較器は、第１の、または第２のキャパシタにおける電圧を抵抗器における電圧と比較することによってクロックパルスを生成するように構成され、を含む。
【０００７】
[0007]  さらに別の実施形態では、クロックパルスを生成するための装置は、開示される。装置は、第１の入力および第２の入力を有する２つの電圧を比較するための手段と、２つの電圧を比較するための手段における遅延をキャンセルするための手段であって、第１のキャパシタおよび第２のキャパシタをチャージおよびディスチャージするための手段と、ここにおいて、チャージおよびディスチャージするための手段は、クロックの第１の位相の間、クロックパルスの第２の位相より高いレートで第１のキャパシタをチャージし、クロックパルスの第３の位相の間、クロックパルスの第４の位相より高いレートで第２のキャパシタをチャージし、キャパシタのペアおよび抵抗器にチャージ、およびディスチャージするための手段を選択的に結合するための手段と、ここにおいて、２つの電圧を比較するための手段は、第１の、または第２のキャパシタにおける電圧を抵抗器における電圧と比較することによってクロックパルスを生成し、を備える、遅延をキャンセルするための手段と、を含む。
【０００８】
[0008]  本発明の他の特徴および利点は、本発明の態様を、例として例示する本説明から明らかである。
【図面の簡単な説明】
【０００９】
[0009]  その構造と動作の両方に関して、本発明の詳細は、添付のさらなる図面の検討によって幾分収集されることができ、そこで、同様の参照番号は、同様の部分を指す。
【図１】[0010]  図１は、本発明の１つの実施形態にしたがってインプリメントされる、遅延キャンセル回路、チョッパー（a chopper）、比較器、およびクロック生成器を含む、ＲＣ発振器回路の機能ブロック図である。
【図２】[0011]  図２は、本発明の１つの実施形態にしたがう遅延キャンセル回路の詳細な回路図である。
【図３】[0012]  図３は、ＲＣ発振器のタイミングおよび電圧波形を示す図である。
【図４】[0013]  図４は、本発明の１つの実施形態にしたがうチョッパーの詳細な回路図である。
【図５】[0014]  図５は、本発明の１つの実施形態にしたがうクロック生成器の機能ブロック図である。
【図６】[0015]  図６は、クロック生成器によって生成されるクロック位相（phases）のタイミング図を示す。
【図７】[0016]  図７は、本発明の１つの実施形態にしたがう抵抗器補償電流源（resistor compensation current source）（ＣＳΔ）を含む遅延キャンセル回路の詳細な回路図である。
【図８】[0017]  図８は、本発明の別の実施形態にしたがう１０ビットの切り替え可能なバイナリ電流デジタルアナログ変換器（ＤＡＣｓ）の２つのセットでインプリメントされる補償電流源（ＣＳΔ）の回路図である。
【図９】[0018]  図９は、本発明の１つの実施形態にしたがうＲＣ発振器周波数を較正するための方法を例示する流れ図である。
【図１０】[0019]  図１０は、本発明の１つの実施形態にしたがって図８に示された補償電流源を使用してＲＣ発振器周波数を較正するように構成される較正回路である。
【図１１】[0020]  図１１は、較正方法のタイミング図である。
【図１２】[0021]  図１２は、較正タイミング信号を示す。
【図１３】[0022]  図１３は、本発明の別の実施形態にしたがう遅延キャンセル回路の詳細な回路図である。
【図１４】[0023]  図１４は、（図１３に示されているような）遅延キャンセル回路を持つ（図１に示されているような）ＲＣ発振器のタイミングおよび電圧波形を示す図である。
【詳細な説明】
【００１０】
[0024]  上述したように、ＲＣ発振器は、ＶＬＳＩシステムの中の重要なブロックである。それは、水晶発振器が利用可能でない、または節電目的のためにオフであるとき、基準クロックを提供する。しかしながら、ＲＣ発振器の周波数精度は、ＲＣの処理変動、抵抗器の温度係数、および比較器の遅延変動によって制限される。従来のＲＣ発振器設計では、比較器のオフセット電圧は、２つのキャパシタ電圧を抵抗器電圧と比較することによってキャンセルされる。第１のキャパシタにおける電圧が、それが第１のチャージング電流によってチャージされているときに上昇される（ramped up）とき、第２のキャパシタは、短絡接地（shorted to the ground）である。比較器は、第１のキャパシタ電圧を抵抗器電圧と比較する。比較器が遷移する（transition）と、第１のキャパシタは、短絡接地であり、一方で第２のキャパシタにおける電圧は、それが第２のチャージング電流によってチャージされているときに上昇される。比較器はここで、第２のキャパシタ電圧をキャパシタ電圧の接続を持つ抵抗器電圧と比較し、ならびに抵抗器電圧を、スワップされた比較器入力（comparator inputs swapped）と比較する。比較器の電圧オフセットは、クロックサイクルの２つの位相の間（すなわち、Ｔ１およびＴ２）、値では等しいが、符号が反対であり、よってそれらは相殺する（cancel out）。方程式（１）は、クロックサイクルの第１の位相の持続時間を、ＲＣから、Ｃおよびオフセット電圧ＶＯＳの積を電流Ｉで除算したものを引き、時間遅延（Ｔｄ）を足すとして示す。方程式（２）は、クロックサイクルの第２の位相の持続時間を、ＲＣに、Ｃおよびオフセット電圧ＶＯＳの積を電流Ｉで除算したものを足し、Ｔｄを足すとして示す。方程式（３）は、ＲＣ発振器のクロック周期（Ｔ）の導出を、第１の位相と第２の位相の持続時間の和として示す。よって、クロック周期は、ＲＣ時定数（RC time constant）の２倍足す比較器の盛衰時間遅延（rise and fall time delays）（２＊Ｔｄ）に等しくなるとして示される。それゆえに、方程式（３）は、比較器オフセット電圧（ＶＯＳ）のキャンセルを示すが、比較器の時間遅延は、残る。
Ｔ１＝ＲＣ−ＣＶＯＳ／Ｉ＋Ｔｄ  （１）
Ｔ２＝ＲＣ＋ＣＶＯＳ／Ｉ＋Ｔｄ  （２）
Ｔ＝Ｔ１＋Ｔ２＝２＊ＲＣ＋２＊Ｔｄ  （３）
【００１１】
[0025]  本明細書に説明されるある特定の実施形態（embodiments）は、スイッチドキャパシタ技法を使用して、ＲＣ発振器のクロックパルスにおける周波数変動を引き起こす比較器遅延を抽出し、キャンセルすることを提供する。本説明を読んだ後、どのように様々なインプリメンテーションおよびアプリケーションで発明をインプリメントするかが明確になるであろう。本発明の様々なインプリメンテーションが本明細書に説明されることとなるが、これらのインプリメンテーションは、ほんの例として提示され、限定ではないことは理解される。そのようなものとして、様々なインプリメンテーションのこの詳細な説明は、本発明の範囲または幅（breadth）を限定するものと解釈されるべきではない。
【００１２】
[0026]  図１は、本発明の１つの実施形態にしたがってインプリメントされる、遅延キャンセル回路１１０、チョッパー１２０、比較器１３０、およびクロック生成器１４０を含む、ＲＣ発振器回路１００の機能ブロック図である。遅延キャンセル回路１１０およびチョッパー１２０の組み合わせは、スイッチドキャパシタ技法を使用して、クロックパルスにおける比較器遅延を抽出し、キャンセルする（図２を参照）。クロックパルスの持続時間は、比較器およびフィードバックループのクロックターンオンおよびターンオフ時間（clock turn-on and turn-off times）の合計に等しい。クロックパルスのクロック位相Φ１およびΦ３の間、アクティブなキャパシタは、同じ量のディスチャージング電流で減少され（ramped down）、非アクティブなキャパシタがノミナルレート（a nominal rate）より５０％高いレートで上昇し始め、非アクティブなキャパシタは、アクティブになり、次にΦ２およびΦ４の間ノミナルレートで上昇される。したがって、クロックパルスは、遷移の瞬間に、総合遅延がノミナル上昇レート（nominal ramp-up rate）を用いる遅延のない比較器のそれに等しいようにより早く比較器のトリップ点（すなわち、ＶＣＬ＝ＶＲまたはＶＣＲ＝ＶＲ）を達成する（meets）。
【００１３】
[0027]  図２は、本発明の１つの実施形態にしたがう遅延キャンセル回路１１０の詳細な回路図である。図２の例示的な実施形態では、遅延キャンセル回路１１０は、キャパシタＣＬおよびＣＲ、抵抗器Ｒ、電流源ＣＳ１からＣＳ５、ならびにスイッチＳ１からＳ８を含む。電流源ＣＳ１、ＣＳ３、ＣＳ４、およびＣＳ５は、接続されるとき、電流Ｉを供給し、一方電流源ＣＳ２は、接続されるとき、電流０．５＊Ｉを供給する。さらに、電流源ＣＳ１、ＣＳ２、ＣＳ３、およびＣＳ５は、キャパシタ（capacitors）をチャージするために供給電圧に結合され、一方でＣＳ４は、キャパシタ（capacitors）をディスチャージするために接地電圧に結合される。遅延キャンセル回路１１０はまた、３つの出力ノード、ＶＣＬ（左キャパシタ電圧）、ＶＣＲ（右キャパシタ電圧）、およびＶＲ（抵抗器電圧）も含む。
【００１４】
[0028]  第１のクロック位相（Φ１）の間、キャパシタＣＬが電流源ＣＳ１およびＣＳ２からの電流でチャージされ、一方でキャパシタＣＲが電流シンクＣＳ４によってディスチャージされるように、スイッチＳ１、Ｓ２、およびＳ６は、閉じられる。さらに、電流源ＣＳ１が電流Ｉ（ノミナルレート）を供給し、一方で電流源ＣＳ２は、追加の電流０．５＊Ｉ（５０％以上）をキャパシタＣＬに供給するため、キャパシタＣＬは、ノミナルレートより５０％高いレートでチャージされる。第２のクロック位相（Φ２）の間、キャパシタＣＬが電流源ＣＳ１からの電流でチャージされ、一方でキャパシタＣＲが短絡接地であるように、スイッチＳ１およびＳ８は、閉じられる。第３のクロック位相（Φ３）の間、キャパシタＣＲが電流源ＣＳ２およびＣＳ３からの電流でチャージされ、一方でキャパシタＣＬが電流シンクＣＳ４によってディスチャージされるように、スイッチＳ３、Ｓ４、およびＳ５は、閉じられる。さらに、電流源ＣＳ３が電流Ｉ（ノミナルレート）を供給し、一方で電流源ＣＳ２は追加の電流０．５＊Ｉ（５０％以上）をキャパシタＣＲに供給するため、キャパシタＣＲは、ノミナルレートより５０％高いレートでチャージされる。第４のクロック位相（Φ４）の間、キャパシタＣＲが電流源ＣＳ３からの電流でチャージされ、一方でキャパシタＣＬが短絡接地であるように、スイッチＳ４およびＳ７は、閉じられる。電流源ＣＳ５は、抵抗器電圧ＶＲが一定の値ＩＲを有することとなるように電流Ｉを抵抗器Ｒに供給する。クロックパルスは、上記に説明されたように４つの位相を繰り返す。
【００１５】
[0029]  図３は、（図２に示されているような）遅延キャンセル回路１１０を持つ（図１に示されているような）ＲＣ発振器１００のタイミングおよび電圧波形を示す図である。図２に関して上記に説明されたように、第１のクロック位相（Φ１）の間、キャパシタＣＬは、電流源ＣＳ１およびＣＳ２によってノミナルレートより５０％高いレートでチャージされ、一方でキャパシタＣＲは電流シンクＣＳ４によってディスチャージされる。それに応じて、図３に示されている第１のクロック位相（Φ１）の間、ＶＣＬは、ノミナルレート（点線の傾きＳＬ２）より５０％高い傾き（実線ＳＬ１）で上昇する。さらに、ＶＣＲは、ノミナルレート（実線の傾きＳＬ３）で減少する（キャパシタＣＲディスチャージング（capacitor CR discharging））。図２に示されている第２のクロック位相（Φ２）の間、キャパシタＣＬは、電流源ＣＳ１によってノミナルレートでチャージされ、一方でキャパシタＣＲは短絡接地である。それに応じて、図３に示されている第２のクロック位相（Φ２）の間、ＶＣＬは、ノミナルレート（実線の傾きＳＬ４＝ＳＬ２）で上昇する。また、ＶＣＲは、接地電圧に拘束される。さらに、第２のクロック位相（Φ２）の間、キャパシタ電圧（すなわち、ＶＣＬ）が比較器のトリップ点に達するとき（ＶＣＬ＝ＶＲのとき）、比較器の出力は、いくつかの遅延（Ｔｆ）の後遷移する。図２に示されている第３のクロック位相（Φ３）の間、キャパシタＣＲは、電流源ＣＳ２およびＣＳ３によってノミナルレートより５０％高いレートでチャージされ、一方でキャパシタＣＬは電流シンクＣＳ４によってディスチャージされる。それに応じて、図３に示されている第３のクロック位相（Φ３）の間、ＶＣＲは、ノミナルレート（点線の傾きＳＬ６）より５０％高い傾き（実線ＳＬ５）で上昇する。さらに、ＶＣＬは、ノミナルレート（実線の傾きＳＬ７）で減少する（キャパシタＣＬディスチャージング）。よって、比較器の出力が遷移した後、キャパシタ電圧（ＶＣＬ）は、比較器に接続されたままでいるが、それは、同じ量のディスチャージング電流で減少される（実線の傾きＳＬ７）。いくつかの遅延（Ｔｒ）の後、それは、比較器に逆遷移（opposite transition）させる。２つの遷移間の時間の持続時間（time duration）は、比較器の下降時間遅延（fall time delay）（Ｔｆ）足す比較器の立ち上がり時間遅延（rise time delay）（Ｔｒ）に等しい。図２に示されている第４のクロック位相（Φ４）の間、キャパシタＣＲは、電流源ＣＳ３によってチャージされ、一方でキャパシタＣＬは、短絡接地である。それに応じて、図３に示されている第４のクロック位相（Φ４）の間、ＶＣＲは、ノミナルレート（実線の傾きＳＬ８＝ＳＬ６）で上昇する。また、ＶＣＬは、接地電圧に拘束される。よって、クロック周期からの比較器遅延のキャンセルは、現実の比較器（実線）を理想的な遅延のない比較器（破線）と比較することによって図３に示され、ここにおいて、遅延を持つ現実の比較器は、同じ時間で遷移する。方程式（４）、（５）、および（６）は、クロック周期（Ｔ）の導出を示す。
［Ｉ＊Ｔ１＋Ｉ／２＊（Ｔｒ＋Ｔｆ）］／Ｃ＝Ｉ＊Ｒ−ＶＯＳ＋Ｉ＊Ｔｆ／Ｃ  （４）
［Ｉ＊Ｔ２＋Ｉ／２＊（Ｔｆ＋Ｔｒ）］／Ｃ＝Ｉ＊Ｒ＋ＶＯＳ＋Ｉ＊Ｔｒ／Ｃ  （５）
Ｔ＝Ｔ１＋Ｔ２＝２＊ＲＣ  （６）
【００１６】
[0030]  方程式（４）は、クロックパルスの第１の位相（Φ１）および第２の位相（Φ２）を含む第１の時間周期（Ｔ１）の間の比較器電圧を示す。方程式（５）は、クロックパルスの第３の位相（Φ３）および第４の位相（Φ４）を含む第２の時間周期（Ｔ２）の間の比較器電圧を示す。これら２つの時間周期の間の比較器電圧の差は、オフセット電圧および時間遅延の異極性（opposite polarity）であり、それらは、結果として得られる方程式（resultant equation）（６）を生じるように相殺する。よって、方程式（６）は、クロック周期が時定数（ＲＣ）にもっぱら依存することを示す。
【００１７】
[0031]  図４は、本発明の１つの実施形態にしたがうチョッパー１２０の詳細な回路図である。図４の例示的な実施形態では、スイッチＳ１およびＳ２は、ＶＣＬとＶＣＲ間で選択するのに対して、スイッチＳ３からＳ６は、キャパシタ電圧（ＶＣＬまたはＶＣＲ）と抵抗器電圧（ＶＲ）間で選択する。よって、スイッチ（switches）は、キャパシタ電圧および抵抗器電圧を２つの比較器入力ノード（ＶｐおよびＶｍ）に結合する。スイッチＳ３およびＳ６を閉じることによって、スイッチＳ４およびＳ５が開いている間、キャパシタ電圧（ＶＣＬまたはＶＣＲ）は、プラス比較器入力ノード（Ｖｐ）に結合し、一方で抵抗器電圧（ＶＲ）は、マイナス比較器入力ノード（Ｖｍ）に結合する。対照的に、スイッチＳ４およびＳ５を閉じることによって、スイッチＳ３およびＳ６が開いている間、抵抗器電圧（ＶＲ）は、プラス比較器入力ノード（Ｖｐ）に結合し、一方で、キャパシタ電圧（ＶＣＬまたはＶＣＲ）は、マイナス比較器入力ノード（Ｖｍ）に結合する。
【００１８】
[0032]  図５は、本発明の１つの実施形態にしたがうクロック生成器１４０の機能ブロック図である。示されているように、クロック生成器１４０は、異なるクロック位相（phases）を構成するように並列に動作するシフトレジスタ（shift registers）５１０、５２０を用いる。シフトレジスタ５１０、５２０のステート（states）（例えば、ワンホットステート（one-hot states））は、組み合わせ論理（combinational logic）５３０でＸＯＲおよびＸＮＯＲゲートを通して組み合わせられる。比較器出力（Ｖｃｍｐ）は、シフトレジスタ５１０、５２０のためにクロック入力としての役割を果たし、４つの位相（Φ１、Φ２、Φ３、およびΦ４）を含む。左シフトレジスタ５１０は、主制御クロック（main control clocks）（Φ１２、Φ２３、Φ３４、およびΦ１４）を生成する。右シフトレジスタ５２０は、非オーバーラッピングクロック位相（non-overlapping clock phases）（Φ２３ｄおよびΦ１４ｄ）を生成するために短パルス（short pulses）でサンプリングする。右シフトレジスタ５２０はまた、比較器バイアス電流を一時的に増加させるためにクロック位相Φｓを生成する。
【００１９】
[0033]  図６は、クロック生成器１４０によって生成されるクロック位相のタイミング図を示す。上述したように、比較器出力（Ｖｃｍｐ）は、１つのクロックサイクルの中に４つの基本位相（four basic phases）（Φ１、Φ２、Φ３、およびΦ４）を含む。よって、４つの位相（Φ１、Φ２、Φ３、およびΦ４）ならびにこれらの基本位相（phases）から生じる制御クロック（Φ１２、Φ２３、Φ３４、およびΦ１４）は、キャンセル回路１１０の中の電流源のチャージングおよびディスチャージングを制御するために、ならびにチョッパー１２０の中のスイッチを制御するために使用される。クロック位相Φ２およびΦ４の各位相の間、チョッパー１２０の中の比較器入力（inputs）のスワッピングによってもたらされる短パルスが存在する。この短パルスは、非オーバーラッピング位相Φ２３ｄおよびΦ１４ｄを生成するために使用される。非オーバーラッピング位相（phases）は、比較器入力（inputs）のスワッピングの間、チャージ共有（charge sharing）を除去するためにチョッパー１２０で使用される。クロック生成器１４０はまた、パルス幅を低減する比較器バイアス電流を一時的に増加させるために短パルスを使用してクロック位相Φｓを生成する。
【００２０】
[0034]  温度および電圧依存を軽減した後、ＲＣ発振器周波数はまだ、処理パラメータ（parameters）に依存している。例えば、ＲＣ発振器の周波数は、コーナーにわたって（across corners）±２０％まで変化することができ、それは、異なるコーナー（corners）における抵抗および静電容量変動（resistance and capacitance variation）のためである。発振器設計における処理変動（process variation）を取り除く、または較正するために、補償電流（ΔＩ）は、補償電流源を追加することによって抵抗器に追加されることができる。図７は、本発明の１つの実施形態にしたがう抵抗器補償電流源（ＣＳΔ）を含む遅延キャンセル回路７００の詳細な回路図である。補償電流のデルタ増減（delta increase or decrease）は、方程式（７）で以下に示されているように、ＲＣ時定数の変動を補正する。
Ｔ＝Ｔ１＋Ｔ２＝２（１＋Δ）＊ＲＣ  （７）
【００２１】
[0035]  図８は、本発明の別の実施形態にしたがう１０ビットの切り替え可能なバイナリ電流デジタルアナログ変換器（ＤＡＣｓ）８１０、８２０の２つのセットでインプリメントされる補償電流源（ＣＳΔ）８００の回路図である。１つの実施形態では、ダブルバイナリ電流（currents）は、折り返し電流ミラー（folded current mirror）から生成される。最上位の５つのＭＳＢ  ＤＡＣｓ（３２、６４、１２８、２５６、５１２）は、第１のスケールダウンされたゲートバイアス電圧（first scaled-down gate bias voltage）をより高い電流密度（higher current density）のために使用し、下位の５つのＬＳＢ  ＤＡＣｓ（１、２、４、８、１６）は、第２のスケールダウンされたゲートバイアス電圧をより低い電流密度のために使用する。それゆえに、ＤＡＣｓは、同じ、または実質的に同様のトランジスタサイズである。
【００２２】
[0036]  図８の例示的な実施形態では、ダブルバイナリ電流ＤＡＣｓは、電流ミラーそれ自体における変動（variations）を補償する（compensate for）ように構成される。２つの粗電流ＤＡＣｓ（Two coarse current DACs）（ＩＤＡＣｓ）は、いくつかのＭＳＢ  ＤＡＣ不整合が下位のＬＳＢ  ＤＡＣの冗長性によって補償されることができるため、ハイレゾリューション（high-resolution）を達成するために使用されることができる。したがって、不整合補償がないこと（no mismatch compensation）または単調性（monotonicity）がダブルバイナリＩＤＡＣｓのために要求される。
【００２３】
[0037]  図１３は、本発明の別の実施形態にしたがう遅延キャンセル回路１３００の詳細な回路図である。図１３の例示的な実施形態では、遅延キャンセル回路１３００は、キャパシタＣＬおよびＣＲ、抵抗器Ｒ、電流源ＣＳ１からＣＳ５、電流源ＣＳΔ、およびスイッチＳ１からＳ６を含む。電流源ＣＳ１からＣＳ５は、接続されるとき、電流Ｉを供給し、一方で電流源ＣＳΔは、接続されるとき、電流ΔＩを供給する。さらに、電流源ＣＳ１、ＣＳ２、ＣＳ３、ＣＳ５、およびＣＳΔは、キャパシタをチャージするための供給電圧に結合され、一方でＣＳ４は、キャパシタをディスチャージするために接地電圧に結合される。遅延キャンセル回路１３００はまた、３つの出力ノード、ＶＣＬ（左キャパシタ電圧）、ＶＣＲ（右キャパシタ電圧）、およびＶＲ（抵抗器電圧）も含む。
【００２４】
[0038]  第１のおよび第２のクロック位相（Φ１およびΦ２）の間、キャパシタＣＬが電流源ＣＳ１からの電流でチャージされ、一方でキャパシタＣＲが短絡接地であるように、スイッチＳ１およびＳ６は、閉じられる。よって、これらのクロック位相（phases）の間、キャパシタＣＬは、電流源ＣＳ１が電流Ｉ（ノミナルレート）をキャパシタＣＬに供給するためノミナルレートでチャージされる。第３のクロック位相（Φ３）の間、キャパシタＣＲが電流源ＣＳ２およびＣＳ３からの電流でチャージされ、一方でキャパシタＣＬが電流シンクＣＳ４によってディスチャージされるように、スイッチＳ２、Ｓ３、およびＳ４は、閉じられる。さらに、電流源ＣＳ３が電流Ｉ（ノミナルレート）を供給し、一方で電流源ＣＳ２が追加の電流Ｉ（１００％以上）をキャパシタＣＲに供給するため、キャパシタＣＲは、ノミナルレートより１００％高いレートでチャージされる（すなわち、ＣＲは、Φ３の間、ＣＬの２倍の上昇レート（double the ramp-up rate）を有する）。第４のクロック位相（Φ４）の間、キャパシタＣＲが、ノミナルレートで電流源ＣＳ３のみからの電流でチャージされ、一方でキャパシタＣＬが短絡接地であるように、スイッチＳ３およびＳ５は閉じられる。電流源ＣＳ５およびＣＳΔは、抵抗器電圧ＶＲが一定の値ＩＲを有することとなるように、電流Ｉ＋ΔＩを抵抗器Ｒに供給する（図７に示されている抵抗器補償電流源（ＣＳΔ）を含む遅延キャンセル回路構成７００と類似している）。したがって、ＶＣＲは、Φ３の間、ＶＣＬより２倍速い上昇レートを有するが、ＶＣＲは、クロックサイクルごとの開始時にリセットされる（すなわち、減少はないが、Ｓ６で短絡接地である）。対照的に、ＶＣＬは、ノミナルレートで上昇するが、それは、遅延抽出のために（ＣＳ４で）減少される。
【００２５】
[0039]  図１４は、（図１３に示されているような）遅延キャンセル回路１３００を持つ（図１に示されているような）ＲＣ発振器１００のタイミングおよび電圧波形を示す図である。図１３に関して上記に説明されたように、第１のおよび第２のクロック位相（Φ１およびΦ２）の間、キャパシタＣＬは、電流源ＣＳ１によってノミナルレートでチャージされ、一方でキャパシタＣＲは、スイッチＳ６によってリセットされる。それに応じて、図１４に示されている第１のおよび第２のクロック位相（Φ１およびΦ２）の間、ＶＣＬは、ノミナルレートで傾きＳＬ１で上昇する。また、ＶＣＲは、スイッチＳ６によって接地にリセットされる。図１３に示されている第３のクロック位相（Φ３）の間、キャパシタＣＲは、電流源ＣＳ２およびＣＳ３によってノミナルレートより１００％高いレートでチャージされ、一方でキャパシタＣＬは、電流シンクＣＳ４によってディスチャージされる。それに応じて、図１４に示されている第３のクロック位相（Φ３）の間、ＶＣＲは、ノミナルレートより１００％高い傾きＳＬ２で上昇する。さらに、ＶＣＬは、ノミナルレート（傾きＳＬ３）で減少する（キャパシタＣＬディスチャージング）。よって、比較器の出力が遷移した後、キャパシタ電圧（ＶＣＬ）は、比較器に接続されたままでいるが、それは、同じ量のディスチャージング電流で傾きＳＬ３で減少される。いくつかの遅延（Ｔｒ）の後、それは、比較器に逆遷移させる。２つの遷移間の時間の持続時間（time duration）は、比較器の下降時間遅延（fall time delay）（Ｔｆ）足す比較器の立ち上がり時間遅延（rise time delay）（Ｔｒ）に等しい。図１３に示されている第４のクロック位相（Φ４）の間、キャパシタＣＲは、電流源ＣＳ３によってチャージされ、一方でキャパシタＣＬは、スイッチＳ５によって短絡接地である。それに応じて、図１４に示されている第４のクロック位相（Φ４）の間、ＶＣＲは、ノミナルレート（傾きＳＬ４）で上昇する。また、ＶＣＬは、接地電圧にリセットされる。よって、クロック周期からの比較器遅延のキャンセルは、クロック周期（Ｔ）の導出を示す方程式（８）、（９）、および（１０）で図１４に示されている。
Ｉ＊Ｔ１Ｃ＝Ｉ＊Ｒ−ＶＯＳ＋Ｉ＊Ｔｆ／Ｃ  （８）
[Ｉ＊Ｔ２＋Ｉ＊（Ｔｆ＋Ｔｒ）]／Ｃ＝Ｉ＊Ｒ＋ＶＯＳ＋Ｉ＊Ｔｒ／Ｃ  （９）
Ｔ＝Ｔ１＋Ｔ２＝２＊ＲＣ  （１０）
【００２６】
[0040]  方程式（８）は、クロックパルスの第１の位相（Φ１）および第２の位相（Φ２）を含む第１の時間周期（Ｔ１）の間の比較器電圧を示す。方程式（９）は、クロックパルスの第３の位相（Φ３）および第４の位相（Φ４）を含む第２の時間周期（Ｔ２）の間の比較器電圧を示す。これら２つの時間周期の間の比較器電圧の差は、オフセット電圧および時間遅延の異極性であり、それらは、結果として得られる方程式（１０）を生じるように相殺する。よって、方程式（１０）は、クロック周期が時定数（ＲＣ）にもっぱら依存することを示す。
【００２７】
[0041]  図９は、本発明の１つの実施形態にしたがうＲＣ発振器周波数を較正するための方法９００を例示する流れ図である。較正の開始時に、ステップ９１０において、ＲＣ発振器周波数は、ＲＣ発振器周波数が基準周波数より高い、または低いかどうかを決定するために、基準周波数と比較される。周波数比較はまた、（ｎ＋１）ビットのコードＱを生成する。図８に示されている１０ビットのダブルバイナリ電流ＤＡＣｓのために、周波数比較は、１１ビットのコードＱを生成する。周波数比較から、
Ｑ／（２ＲＣ）＝ｆＲＣＯ＊２ｎ  （１１）
ここにおいて、ＲＣは、時定数であり、ｆＲＣＯは、ＲＣ発振器周波数であり、ｎは、補償電流源におけるビットの数である。
【００２８】
[0042]  ｎ＝１０およびｆＲＣＯ＝９．６ＭＨｚにおける１つの例では、Ｑは、９．６Ｍ＊１０２４＊２ＲＣに等しい。ＲＣ発振器周波数を９．６ＭＨｚに等しくするために、デルタ電流は、１＋Δ＝１０２４／Ｑとして導出されることができる。ＬＳＢ電流が１０２４によってスケールダウンされたため、正規化されたバイナリ補償電流（Ｙ）は、以下の方程式（１２）および（１３）で与えられる。
Ｙ＝（１０２４−Ｑ）／Ｑ＊１０２４  （Ｑ＜１０２４の場合）  （１２）
Ｙ＝（Ｑ−１０２４）／Ｑ＊１０２４  （Ｑ＞１０２４の場合）  （１３）
コードＹは、補償電流ミラーを制御するために直接使用されないが、それは、どこで較正を始めるべきかを示すインデックスを提供する。例えば、Ｙ＝１４の場合、較正は、第４のＬＳＢから始まるべきである。別の例では、Ｙが１２２である場合、較正は、第４のＭＳＢから始まるべきであり、Ｙが２７７である場合、較正は、第２のＭＳＢから始まるべきである。それゆえに、一旦コードＹが生成されると、それは次にワンホットコードに変換される。ホット位置（hot position）は、１である、コードＹの最も高いビットを示す。したがって、ワンホットコードは、どこで較正を始めるべきかを制御器（controller）に示す。
【００２９】
[0043]  ステップ９１０において、一旦ＲＣ発振器周波数が、基準周波数と比較され、発振器周波数が基準周波数より大きいことが決定されると、ステップ９２０において、ΔＩは、正（ＰＯＳ）に設定され、Ｙは、ステップ９２２において、（２ｎ−Ｑ）／Ｑ＊２ｎであると計算され、ここで、ｎは、補償電流源のレゾリューションである。図８の例では、ｎは、１０に等しい。そうでなければ、発振器周波数が基準周波数未満である場合、ステップ９２６において、ΔＩは、負（ＮＥＧ）に設定され、ステップ９２８において、Ｙは、（Ｑ−２ｎ）／Ｑ＊２ｎであると計算される。さらに、発振器周波数が、基準周波数に等しい場合、ステップ９２４において、周波数較正は、終わる。ステップ９３０において、電流源インデックス（ｉ）は次に、ＹのＭＳＢに設定される。
【００３０】
[0044]  較正の間、ステップ９３２において、バイナリ電流源は、ビットｉに対してオンにされ、ステップ９４０において、新しい発振器周波数は、基準周波数と比較される。よって、バイナリ電流は、ＭＳＢからＬＳＢに１つずつオンにされる。周波数比較が同じ極性を保つ場合、次にバイナリ電流源は、オンに保たれ、較正処理は、次の電流源に移る（jumps）。すなわち、ステップ９４２において、新しい発振器周波数が基準周波数より大きく、かつΔＩがＹＥＳの応答を生じるようにＰＯＳに等しい（すなわち、前の発振器周波数もまた、基準周波数より大きかった）場合、次にステップ９５０において、ビットｉでバイナリ電流源は、オンに保たれる。しかしながら、ステップ９４２において、新しい発振器周波数が基準周波数より大きく、かつΔＩがＮＯの応答を生じるようにＮＥＧに等しい（すなわち、前の発振器周波数が、基準周波数未満であった）場合、次にステップ９５２において、ビットｉでバイナリ電流源は、オフにされる。そうでなければ、ステップ９４４において、新しい発振器周波数が基準周波数未満であり、かつΔＩがＹＥＳの応答を生じるようにＮＥＧに等しい（すなわち、前の発振器周波数もまた、基準周波数未満であった）場合、次にステップ９５４において、ビットｉでバイナリ電流源は、オンに保たれる。しかしながら、ステップ９４４において、新しい発振器周波数が基準周波数未満であり、かつΔＩがＮＯの応答を生じるようにＰＯＳに等しい（すなわち、前の発振器周波数が、基準周波数より大きかった）場合、次にステップ９５２において、ビットｉでバイナリ電流源は、オフにされる。
【００３１】
[0045]  ステップ９５０、９５２、または９５４の後、ステップ９６０において、バイナリ電流源のためのインデックスは、次のビットにシフトする。ステップ９６２において、バイナリ電流源のためにインクリメントされたインデックスが２＊ｎに等しいことが決定される場合、次にステップ９７０において、較正は、終わる。そうでなければ、バイナリ電流源のためにインクリメントされたインデックスが、２＊ｎにまだ達していなかった場合、次にステップ９３２において、較正は、ビットｉでバイナリ電流源をオンにすることによって、再び始まる。よって、較正の間、バイナリ電流源の選択された設定は、ＲＣ発振器周波数を調整するために補償電流の的確な量（correct amount）を提供するために使用される。各較正の後、２＊ｎビットの較正コードは、電流ミラーに提供される。
【００３２】
[0046]  図１０は、本発明の１つの実施形態にしたがって図８に示された補償電流源を使用してＲＣ発振器周波数を較正するように構成される較正回路１０００である。図１０の例示的な実施形態では、較正回路１０００は、周波数比較器１０１０および制御器１０３０を含む。周波数比較器１０１０は、２ｎによる除算ユニット（divide-by-2n unit）１０２０、２ｎ＋１カウンタ１０２２、および制御ユニット１０２４を含む。制御器１０３０は、レジスタ（a register）１０４０、マッピングユニット１０４２、デジタル比較器１０４４、アービター（an arbiter）１０４６、電流制御ユニット１０４８、およびワンホット生成器１０５０を含む。
【００３３】
[0047]  図１０の例示的な実施形態では、Ｓｔａｒｔ信号がハイであるとき、制御ユニット１０２４は、入力ＲＣ発振器周波数が安定するように周波数比較器１０１０をホールドステート（a hold state）で保つ。２ｎによる除算ユニット１０２０は次に、ＲＣ発振器クロック（ＲＣ＿ＣＬＫ）を（ｎが、補償電流源のレゾリューションである）２ｎ倍に除算する（divides）。このことは、２ｎ倍のＲＣ発振器クロックサイクルに等しい時間ウィンドウ（time window）をもたらす。この時間ウィンドウの間、２ｎ＋１カウンタ１０２２は、ＲＣ発振器周波数を基準周波数と関連付け、コードＱを生成するために基準クロック（Ｍ＿ＣＬＫ）をカウントする。周波数比較の間、制御ユニット１０２４は、Ｂｕｓｙ信号をハイに保ち、一方で一旦比較が完了すると、信号は、ローで駆動される。Ｂｕｓｙ信号は、制御器１０３０のアービターユニット１０４６に送信される。制御器１０３０のアービターユニット１０４６は次に、次のステップを決定するためにコードＱを読み取る。
【００３４】
[0048]  制御器１０３０では、アービターユニット１０４６は、複数のタイミング制御信号を生成し、それらは、他のサブブロックの中のＤフリップフロップ（ＤＦＦ）に送られる。ワンホット生成器１０５０は、（２ｎ＋１）ビットのワンホットコードを生成し、それは、比較中のダブルバイナリ電流源の現在の位置またはインデックスを示す。電流制御ユニット１０４８は、２ｎ個のＤＦＦペアを含み、それは、電流源をオンまたはオフにする。図１０の制御器１０３０の例示的な実施形態では、較正入力がハイであるとき、制御器１０３０のアービターユニット１０４６は、周波数比較を始めるＳｔａｒｔ信号を生成する。Ｓｔａｒｔ信号によってトリガされる第１の周波数比較は、ノミナルＲＣ発振器周波数を基準周波数と比較する。さらに、比較の結果は、抵抗器電流を増加させるか、低減させるかのどちらかを行う較正の極性を決定する。周波数比較の後、Ｂｕｓｙ信号は、ローで駆動される。１つの実施形態では、アービターユニット１０４６は、２つの周波数比較間でいくつかのオペレーションを行うためにＢｕｓｙ信号のハイからローへの遷移を使用し、それらのオペレーションは、１つのオペレーションが他のオペレーションの結果を使用するためシーケンシャルである必要がある。それゆえに、アービターユニット１０４６は、Ｂｕｓｙ＿ｄ信号を生成するために２つのＭ＿ＣＬＫサイクルだけＢｕｓｙ信号を遅らせ、Ｂｕｓｙ＿ｄ２信号を生成するために４つのＭ＿ＣＬＫサイクルだけＢｕｓｙ信号を遅らせる。コードＱは、Ｂｕｓｙ信号の立ち下がりエッジで（at the falling edge of Busy signal）生成される。マッピングブロック１０４２は、ワンホット生成器１０５０のためのスターティングインデックス（starting index）を決定するためにＢｕｓｙ信号を使用し、それは、Ｂｕｓｙ＿ｄ信号の立ち下がりエッジでワンホットビットをシフトする。ワンホット生成器１０５０の出力は次に、電流制御ユニット１０４８に送られ、それは、クロックとしてＢｕｓｙ＿ｄ２信号の立ち下がりエッジを使用する。較正の開始時に、ワンホットステートは、すべてゼロである。第１の周波数比較の後、ワンホットステートは、Ｂｕｓｙ＿ｄ２信号の立ち下がりエッジでより高いステート（higher state）に遷移する。レジスタ１０４０に送られたワンホットステータスは、この遷移を示す。ワンホットステータス信号のローからハイへの遷移は、レジスタブロックをクロックし（clocks）、それは、上記に説明されたように、ノミナルＲＣ発振器周波数比較の結果および較正の極性（calibration polarity）を保存する。デジタル比較器１０４４は、各周波数比較の結果を値２ｎと比較する。ＲＣ発振器周波数がターゲット周波数に達するとき、較正サイクルは、終わる。そうでなければ、較正サイクルは、スターティングインデックスから最後のＬＳＢに遷移する。ＳｔａｒｔおよびＢｕｓｙ信号は、周波数比較器１０１０と制御器１０３０間でハンドシェイキング信号（hand-shaking signals）としての役割を果たす。図１１は、較正方法のタイミング図であり、図１２は、較正タイミング信号を示す。
【００３５】
[0049]  本発明のいくつかの実施形態が上記に説明されたが、本発明の多くの変形が、考えられる。例えば、上記に説明された例示的な実施形態がＲＣ発振器のために２つのチャージングキャパシタ（two charging capacitors）を使用するが、２つより多いキャパシタが使用され得る。さらに、様々な実施形態の特徴は、上記に説明されたものとは異なる組み合わせで組み合わせられ得る。また、明確かつ簡潔な説明のために、システムおよび方法の多くの説明が単純化されてきた。多くの説明は、特定の規格の用語および構造を使用する。しかしながら、開示されたシステムおよび方法は、より広範囲に適用可能である。
【００３６】
[0050]  当業者は、本明細書に開示された実施形態に関連して説明された様々な例示的なブロックおよびモジュールが、様々な形式でインプリメントされ得ることを認識するであろう。いくつかのブロックおよびモジュールは、一般的にそれらの機能性の観点から上記に説明されてきた。そのような機能性がどのようにインプリメントされるかは、全体のシステムに課される設計制約に依存する。当業者は、説明された機能性を特定のアプリケーションごとに様々な方法でインプリメントし得るが、そのようなインプリメンテーションの決定は、本発明の範囲からの逸脱を生じるものと解釈されるべきではない。さらに、モジュール、ブロック、またはステップ内の機能のグルーピングは、説明を簡略化するためのものである。特定の機能またはステップは、本発明から逸脱することなく１つのモジュールまたはブロックから動かされることができる。
【００３７】
[0051]  本明細書で開示された実施形態に関連して説明された様々な例示的な論理ブロック、ユニット、ステップ、コンポーネント、およびモジュールは、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェアコンポーネント、あるいは本明細書に説明された機能を行うように設計されたこれらの任意の組み合わせのようなプロセッサで、インプリメントされ得る、または行われ得る。汎用プロセッサは、マイクロプロセッサであり得るが、代替として、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、例えば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、または任意の他のそのような構成である、コンピューティングデバイスの組み合わせとしてインプリメントされ得る。さらに、本明細書に説明された実施形態および機能ブロックおよびモジュールをインプリメントする回路は、様々なトランジスタタイプ、論理ファミリー、および設計方法論を使用して成立し得る。
【００３８】
[0052]  開示された実施形態の上記の説明は、いかなる当業者であっても、本発明を製造または使用することを可能にするように提供される。これら実施形態への様々な修正は、当業者にとって容易に明らかとなり、本明細書に説明された一般的な原理は、本発明の趣旨または範囲から逸脱することなく他の実施形態に適用され得る。ゆえに、本明細書に提示された説明および図は、本発明の現在望ましい実施形態を表し、したがって本発明によって広範囲に考えられる主題事項の代表であることは理解されるべきである。本発明の範囲が、当業者にとって明確となり得る他の実施形態を十分に包含し、本発明の範囲が、添付の特許請求の範囲以外のなにものによってもそれに応じて限定されないことがさらに理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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