(57)【要約】  等しい絶縁破壊電圧を有するソース及びドレイン領域、並びにチャネル領域の上に存在する浮遊及び制御ゲートをそれぞれに備える、行及び列に配置されたメモリセル。メモリセル行は、そのクラスタ内でだけ全てのソース領域を連結しているソース線をそれぞれに備えるクラスタ内に配置される。ワード線はそれぞれ、メモリセル行の全ての制御ゲートを連結する。ビット線はそれぞれ、メモリセル列の全てのドレイン領域を連結する。ソース線相互連結部はそれぞれ、クラスタ列の全てのソース線を連結する。１つのクラスタは、そのクラスタのワード線への正電圧及び他のワード線への接地電位、そのクラスタのソース線相互連結部への接地電位及び他のソース線相互連結部への正電圧、並びにそのクラスタのビット線への接地電位及び他のビット線への正電圧を印加することにより、消去される。
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【特許請求の範囲】
【請求項１】
メモリデバイスであって、
行及び列に配置された複数のメモリセルと、を含み、前記メモリセルのそれぞれが、
半導体基板内で間にチャネル領域が延在する離間配置されたソース及びドレイン領域であって、前記ソース領域及び前記ドレイン領域が、実質的に等しい絶縁破壊電圧を有する接合部を形成する、領域と、
前記チャネル領域の第１の部分の上に絶縁状態で配設される浮遊ゲートと、
前記チャネル領域の第２の部分の上に絶縁状態で配設される制御ゲートと、を含み、
前記メモリセルの各行が、前記メモリセルのクラスタに配置され、前記クラスタは行及び列に配置され、各クラスタは前記クラスタ内の前記メモリセルの前記ソース領域を連結しているソース線を含み、各ソース線は同じクラスタ行内の他のクラスタ内にあるメモリセルの前記ソース領域とは接続されず、
前記メモリセルの各行が、前記メモリセル行内の全ての前記メモリセルの前記制御ゲートを連結しているワード線を含み、
前記メモリセルの各列が、前記メモリセル列内の全ての前記メモリセルの前記ドレイン領域を連結しているビット線を含み、
各クラスタ列が、前記クラスタ列内の全ての前記クラスタの前記ソース線を連結しているソース線相互連結部を含む、メモリデバイス。
【請求項２】
前記メモリセルのそれぞれで、前記制御ゲートが、前記チャネル領域の前記第２の部分の上に絶縁状態で配設された第１の部分と、前記浮遊ゲートの上に絶縁状態で延在する第２の部分とを含む、請求項１に記載のメモリデバイス。
【請求項３】
前記メモリセルが前記メモリセルの対として配置され、各対が前記メモリセルの前記行のうちの２つに含まれ、前記メモリセル対のそれぞれの前記ソース領域が連続した領域として形成される、請求項１に記載のメモリデバイス。
【請求項４】
前記クラスタのそれぞれが、前記メモリセルの前記行の１つにある８個の前記メモリセルと、前記メモリセルの別の１つの前記行にある８個の前記メモリセルとを含む、請求項３に記載のメモリデバイス。
【請求項５】
前記メモリセルのそれぞれが、前記ソース領域の上に絶縁状態で配設された結合ゲートを更に含む、請求項１に記載のメモリデバイス。
【請求項６】
前記メモリセルの前記クラスタのそれぞれが、前記クラスタ内にある前記メモリセルの前記結合ゲートを連結している結合ゲート線を更に含み、各結合ゲート線が、同じクラスタ行内の他のクラスタ内にあるメモリセルの前記結合ゲートに接続されていない、請求項５に記載のメモリデバイス。
【請求項７】
前記ソース領域接合部及びドレイン領域接合部がそれぞれ、実質的に１１．５ボルト以上の絶縁破壊電圧を有する、請求項１に記載のメモリデバイス。
【請求項８】
行及び列に配置されたメモリセルのアレイの一部分を消去する方法であって、前記メモリセルのそれぞれが、
半導体基板内で間にチャネル領域が延在する離間配置されたソース及びドレイン領域であって、前記ソース領域及び前記ドレイン領域が、実質的に等しい絶縁破壊電圧を有する接合部を形成する、領域と、
前記チャネル領域の第１の部分の上に絶縁状態で配設される浮遊ゲートと、
前記チャネル領域の第２の部分の上に絶縁状態で配設される制御ゲートと、を含み、
前記メモリセルの各行が、前記メモリセルのクラスタに配置され、前記クラスタは行及び列に配置され、各クラスタは前記クラスタ内の前記メモリセルの前記ソース領域を連結しているソース線を含み、各ソース線は同じクラスタ行内の他のクラスタ内にあるメモリセルの前記ソース領域とは接続されず、
前記メモリセルの各行が、前記メモリセル行内の全ての前記メモリセルの前記制御ゲートを連結しているワード線を含み、
前記メモリセルの各列が、前記メモリセル列内の全ての前記メモリセルの前記ドレイン領域を連結しているビット線を含み、
各クラスタ列が、前記クラスタ列内の全ての前記クラスタの前記ソース線を連結しているソース線相互連結部を含む、方法であり、
前記クラスタのうちの１つの内部にあるメモリセルを消去する前記方法であって、
前記１つのクラスタの前記ワード線のうちの１つに正電圧を、その他の前記ワード線に接地電位を印加することと、
前記１つのクラスタの前記ソース線相互連結部に接地電位を、その他の前記ソース線相互連結部に正電圧を印加することと、
前記１つのクラスタの前記ビット線に接地電位を、その他の前記ビット線に正電圧を印加することと、を含み、
前記１つのクラスタ内にある前記メモリセルの前記浮遊ゲート上の電子が、前記浮遊ゲートから前記制御ゲートにトンネリングする、方法。
【請求項９】
前記１つのワード線に印加される前記正電圧が実質的に１１．５ボルトである、請求項８に記載の方法。
【請求項１０】
前記その他の前記ソース線相互連結部に印加される前記正電圧が実質的に１０〜１３ボルトであり、前記その他の前記ビット線に印加される前記正電圧が実質的に１０〜１３ボルトである、請求項９に記載の方法。
【請求項１１】
前記ソース領域接合部及びドレイン領域接合部がそれぞれ、実質的に１１．５ボルト以上の絶縁破壊電圧を有する、請求項８に記載の方法。
【請求項１２】
前記メモリセルのそれぞれで、前記制御ゲートが、前記チャネル領域の前記第２の部分の上に絶縁状態で配設された第１の部分と、前記浮遊ゲートの上に絶縁状態で延在する第２の部分とを含む、請求項８に記載の方法。
【請求項１３】
前記メモリセルが前記メモリセルの対として配置され、各対が前記メモリセルの前記行のうちの２つに含まれ、前記メモリセル対のそれぞれの前記ソース領域が連続した領域として形成される、請求項８に記載の方法。
【請求項１４】
前記クラスタのそれぞれが、前記メモリセルの前記行の１つにある８個の前記メモリセルと、前記メモリセルの別の１つの前記行にある８個の前記メモリセルとを含む、請求項１３に記載の方法。
【請求項１５】
前記メモリセルのそれぞれが、前記ソース領域の上に絶縁状態で配設された結合ゲートを更に含み、前記メモリセルの前記クラスタのそれぞれが、前記クラスタ内にある前記メモリセルの前記結合ゲートを連結している結合ゲート線を更に含み、各結合ゲート線が、同じクラスタ行内の他のクラスタ内にあるメモリセルの前記結合ゲートに接続されていない、方法であり、
前記結合ゲート線に正電圧を印加すること、を更に含む、請求項８に記載の方法。
【請求項１６】
前記メモリセルのそれぞれが、前記ソース領域の上に絶縁状態で配設された結合ゲートを更に含み、前記メモリセルの前記クラスタのそれぞれが、前記クラスタ内にある前記メモリセルの前記結合ゲートを連結している結合ゲート線を更に含み、各結合ゲート線が、同じクラスタ行内の他のクラスタ内にあるメモリセルの前記結合ゲートに接続されていない、方法であり、
前記結合ゲート線に接地電位を印加すること、を更に含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリデバイスに関し、より詳細には、メモリセル消去の粒度を向上させる、メモリセル及びアレイアーキテクチャ、並びに動作方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリデバイスは、当該技術分野において周知である。例えば、あらゆる目的のために参照によって本明細書に援用される、米国特許第５，０２９，１３０号を参照されたい。図１を参照すると、従来の不揮発性半導体メモリセル１０が図示されている。セル１０は、シリコンなどの半導体基板１２を含む。基板１２は、一実施形態では、Ｐ型シリコン基板になり得る。
【０００３】
基板１２の内部では、間にあるチャネル領域１８によってソース領域１４及びドレイン領域１６が画定される。ソース領域１４がドレイン領域１６の低い絶縁破壊電圧（例えば、〜５ボルト以下）と比べて高い絶縁破壊電圧（例えば、〜１１．５ボルト以上）を有するように、ドレイン領域１６の一重のインプラント処理に対して、ソース領域１４は二重のインプラント処理を使用して形成される。ソース領域１４（source region 14）、チャネル領域１８、及びドレイン領域１６（drain region 16）の上には、第１の絶縁材料層２０が配設される。第１の層２０は、二酸化シリコン、窒化シリコン、又は酸窒化シリコンからなる絶縁材料になり得る。第１の層２０の上には、浮遊ゲート２２が配設される。浮遊ゲート２２は、チャネル領域１８の第１の部分の上に及びソース領域１４（source region 14）の一部の上に位置付けられる。浮遊ゲート２２は、ポリシリコンゲートになり得、一実施形態では、再結晶化したポリシリコンゲートである。第２の絶縁層２４は、浮遊ゲート２２、及び浮遊ゲート２２の側面に隣接して配設された第３の絶縁層２６の上に形成される。これらの絶縁層は、二酸化シリコン、窒化シリコン、又は酸窒化シリコンになり得る。制御ゲート２８（ワード線）は、浮遊ゲートの側面に隣接し、チャネル領域１８の第２の部分の上に配設された第１の部分２８ａ、及び浮遊ゲート２２の上に延在している第２の部分２８ｂからなる、２つの部分を有する。第１の部分２８ａはまた、必須ではないが、ドレイン領域１６の上に部分的に重なることもできる。
【０００４】
初期には、セル１０を消去する場合、ソース１４及びドレイン１６に接地電位が印加される。制御ゲート２８には、正の高電圧が印加される。浮遊ゲート２２上の電荷は、ファウラーノルドハイムトンネリング機構によって誘導されて、第３の層２６を介して制御ゲート２８までトンネリングし、これにより、浮遊ゲート２２は正に帯電された状態になる。
【０００５】
選択されたセル１０にプログラミングが行われる場合、ドレイン領域１６に接地電位又は小さい電位が印加される。制御ゲート２８によって画定されたＭＯＳ構造の閾値電圧付近の正電圧が、制御ゲート２８に印加される。ソース領域１４には、正の高電圧が印加される。ドレイン領域１６によって生成された電子は、ドレイン領域１６から弱反転チャネル領域１８を介してソース領域１４の方に流れる。絶縁層２６によって制御ゲート２８と浮遊ゲート２２との間が隔てられている領域に電子が到達すると、その電子はソース電圧にほぼ等しい電位の急低下にさらされる。電子は加速し加熱され、それらの一部が第１の絶縁層２０に進入して通過し、浮遊ゲート２２上に注入される。浮遊ゲート２２上への電子の注入は、帯電している浮遊ゲート２２がその下方にホット電子を生成する高い表面電位を維持できなくなると終了する。その時点で、浮遊ゲート２２内の電子又は負電荷により、ドレイン領域１６から浮遊ゲート２２上への電子の流れが「オフ」になる。
【０００６】
最後に、読み出しサイクルでは、ソース領域１４に接地電位が印加される。従来のトランジスタ読み出し電圧が、ドレイン領域１６及び制御ゲート２８にそれぞれ印加される。浮遊ゲート２２が正に帯電した状態（即ち、浮遊ゲートから電子が放出された状態）の場合、浮遊ゲート２２直下のチャネル領域１８が活性化される。制御ゲート２８が読み出し電位まで引き上げられると、第１の部分２８ａ直下のチャネル領域１８の領域もまた活性化される。これにより、チャネル領域１８全体が活性化され、電流がドレイン領域１６からソース領域１４に流れる。これは、「１」状態である。
【０００７】
一方、浮遊ゲート２２が負に帯電した状態の場合、浮遊ゲート２２直下のチャネル領域１８は弱く活性化されるか、完全に遮断される。制御ゲート２８が読み出し電位まで引き上げられても、浮遊ゲート２２直下のチャネル領域１８の部分を介して電流はほとんど又は全く流れない。この場合、電流は「１」状態と比較して非常に小さいか、全く流れない。このようにして、セル１０が「０」状態でプログラミングされていることが検出される。
【０００８】
図２に図示したように、図１のメモリセル１０を、かかるメモリセルのミラーセットの対からなるアレイ３０として構成し、それぞれのメモリセル対が単一の共通ソース領域１４を共有することは公知である。各ソース領域１４は、そのメモリセル対の行内の全てのメモリセル対の間で共有されるように、行方向に延在している連続したソース線として形成される。各制御ゲート２８（control gate 28）は、そのメモリセルの行内の全てのメモリセル１０の間で共有されるように、行方向に延在している連続したワード線として形成される。各メモリセル対行のソース線１４は、必須ではないが、図２に示されているように連結され得る。各メモリセル列のドレイン領域１６は、連続したビット線として連結される（即ち、各ビット線は、その列内のメモリセルの全てのドレイン領域１６に電気的に接続される）。このアレイはまた、従来の行アドレス復号回路、列アドレス復号回路、検知増幅器回路、出力バッファ回路、及び入力バッファ回路を含む周辺回路（図示なし）も含む。これらの従来の回路は、当該技術分野において周知である。
【０００９】
このアレイ構成では、ターゲットメモリセルは、表１に記載の後続電圧を印加することにより、消去、プログラミング、及び読み出しが行われ得る（選択した線にターゲットメモリセルが含まれ、非選択の線には含まれない）。
【表１】
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【００１０】
上記の構成では、個々のメモリセル１０に対してプログラミング及び読み出しを行うことができる。しかし、これらのメモリセル１０を個別に消去することはできない。それどころか、１回の消去動作でメモリセル行全体が消去される。メモリセルを１つだけ、又は１バイトのデータ（即ち、８個のメモリセル）を消去する必要がある場合、同じメモリセル行内に記憶されている他の全てのバイトデータも消去されることになり、消去動作後、それらのデータをアレイに再プログラミングすることが必要になる。
【００１１】
これと同じ問題が、１つ又は２つ以上の追加ゲートを有するメモリセルに対して発生する。例えば、あらゆる目的のために参照によって本明細書に援用される、米国特許第７，３１５，０５６号を参照されたい。図３を参照すると、従来の不揮発性メモリセル１１０が図示されており、このメモリセルは、メモリセル１０と対応する同様の構造を有している（基板１１２、ソース領域１１４、ドレイン領域１１６、チャネル領域１１８、第１の絶縁層１２０、浮遊ゲート１２２、第２の絶縁層１２４、第３の絶縁層１２６、並びに下部１２８ａ及び上部１２８ｂを有する制御ゲート１２８）。更に、ソース領域１１４の上に絶縁状態で配設される下部１３２ａ及び浮遊ゲート１２２の上に延在する上部１３２ｂを有する結合ゲート１３２が形成される。
【００１２】
図４は、メモリセル１１０で構成される従来のアレイ１３０を図示しており、このアレイは、本質的にアレイ３０と同じ構成を有するが、行方向に延在する連続した結合ゲート線として形成される結合ゲート１３２が追加され、それにより、そのメモリ対行内の全てのメモリセル対の間で結合ゲートが共有されている。このアレイ構成では、ターゲットメモリセルは、表２に記載の後続電圧を印加することにより、消去、プログラミング、及び読み出しが行われ得る（選択した線にターゲットメモリセルが含まれ、非選択の線には含まれない）。
【表２】
2017509162.tif 000004
【００１３】
上記の構成では、個々のメモリセル１１０に対してプログラミング及び読み出しを行うことができる。しかし、これらのメモリセル１１０を個別に消去することはできない。それどころか、１回の消去動作でメモリセル行全体が消去される。メモリセルを１つだけ、又は１バイトのデータ（即ち、８個のメモリセル）を消去する必要がある場合、同じメモリセル行内に記憶されている他の全てのバイトデータも消去されることになり、消去動作後、それらのデータをアレイに再プログラミングすることが必要になる。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
他のメモリセル（とりわけ、同じメモリセル行内の他のメモリセル）のプログラミング状態を乱すことなく、各メモリセル行内の一部分のメモリセル（例えば、１バイトのデータを記憶している８個のセル）だけが消去されることを可能にするアレイアーキテクチャが必要である。
【課題を解決するための手段】
【００１５】
上記の問題及び必要性は、行及び列に配置された複数のメモリセルを含むメモリデバイスによって対処される。各メモリセルは、半導体基板内で間にチャネル領域が延在する離間配置されたソース及びドレイン領域であって、このソース領域及びこのドレイン領域が、実質的に等しい絶縁破壊電圧を有する接合部を形成する、領域と、チャネル領域の第１の部分の上に絶縁状態で配設される浮遊ゲートと、チャネル領域の第２の部分の上に絶縁状態で配設される制御ゲートとを含む。メモリセルの各行は、メモリセルのクラスタに配置され、クラスタは行及び列に配置され、各クラスタはクラスタ内のメモリセルのソース領域を連結しているソース線を含み、各ソース線は同じクラスタ行内の他のクラスタ内にあるメモリセルのソース領域とは接続されない。各メモリセル行は、メモリセル行内の全てのメモリセルの制御ゲートを連結しているワード線を含む。各メモリセル列は、メモリセル列内の全てのメモリセルのドレイン領域を連結しているビット線を含む。各クラスタ列は、クラスタ列内の全てのクラスタのソース線を連結しているソース線相互連結部を含む。
【００１６】
行及び列に配置されているメモリセルのアレイの一部分を消去する方法。それぞれのメモリセルは、半導体基板内で間にチャネル領域が延在する離間配置されたソース及びドレイン領域であって、このソース領域及びこのドレイン領域が、実質的に等しい絶縁破壊電圧を有する接合部を形成する、領域と、チャネル領域の第１の部分の上に絶縁状態で配設される浮遊ゲートと、チャネル領域の第２の部分の上に絶縁状態で配設される制御ゲートとを含む。メモリセルの各行は、メモリセルのクラスタに配置され、クラスタは行及び列に配置され、各クラスタはクラスタ内のメモリセルのソース領域を連結しているソース線を含み、各ソース線は同じクラスタ行内の他のクラスタ内にあるメモリセルのソース領域とは接続されない。各メモリセル行は、メモリセル行内の全てのメモリセルの制御ゲートを連結しているワード線を含む。各メモリセル列は、メモリセル列内の全てのメモリセルのドレイン領域を連結しているビット線を含む。各クラスタ列は、クラスタ列内の全てのクラスタのソース線を連結しているソース線相互連結部を含む。これらのクラスタのうちの１つの中にあるメモリセルを消去する方法は、この１つのクラスタのワード線のうちの１つに正電圧を、それ以外のワード線に接地電位を印加することと、この１つのクラスタのソース線相互連結部に接地電位を、それ以外のソース線相互連結部に正電圧を印加することと、この１つのクラスタのビット線に接地電位を、それ以外のビット線に正電圧を印加することと、を含み、この１つのクラスタ内にあるメモリセルの浮遊ゲート上の電子が、浮遊ゲートから制御ゲートまでトンネリングする、方法である。
【００１７】
本発明の他の目的及び特徴は、明細書、請求項、付属の図面を見直すことにより明らかになるであろう。
【図面の簡単な説明】
【００１８】
【図１】従来の不揮発性メモリセルの断面図である。
【図２】図１のメモリセルに対する従来のアレイアーキテクチャの上面図である。
【図３】代替の従来の不揮発性メモリセルの断面図である。
【図４】図３のメモリセルに対する従来のアレイアーキテクチャの上面図である。
【図５】本発明の不揮発性メモリセルの断面図である。
【図６】図５のメモリセルに対するアレイアーキテクチャの上面図である。
【図７】本発明の不揮発性メモリセルの代替実施形態の断面図である。
【図８】図７のメモリセルに対するアレイアーキテクチャの上面図である。
【発明を実施するための形態】
【００１９】
本発明は、各行内の一部のメモリセルだけ（例えば、８個のメモリセルだけ）を、その行内又は他の行内にある他のメモリセルのプログラミング状態を乱すことなく、消去動作で消去することができるメモリセル及びアレイアーキテクチャであり、メモリセル４２のアレイ４０から構成される。メモリセル４２は、図５に図示されており、図１のメモリセル１０と同じ要素番号によって示される類似構造を有している。メモリセル４２は、ドレイン領域４４もまたソース領域４６と同様に高電圧接合部である点が、メモリセル１０と異なっている。したがって、ソース領域４６及びドレイン領域４４の両方が、高い絶縁破壊電圧（〜１１．５ボルト以上）を有する高電圧接合部である。
【００２０】
メモリセル４２のアレイ４０のアーキテクチャは、図６に図示されており、図２のアレイ３０と同じ要素番号によって示される類似構造を有している。アレイ４０は、（上に開示したメモリセル４２の相違点に加えて）ソース領域４６が、メモリセル対の小グループに対して（例えば、メモリセル対のクラスタ４８に対して）のみ行方向に延在している連続したソース線として形成される点が、アレイ３０と異なっている。したがって、アレイ４０は、メモリセルクラスタ４８の複数の行及び列を含み、それぞれが独自の共有ソース線４６を有する。各ワード線２８は、行方向に延在し、複数のクラスタ４８の行メモリセル４２の間で共有される。アレイ４０は、ソース線相互連結部５０を更に含み、これら相互連結部のそれぞれが垂直方向に延在し、１列のクラスタ４８の全てのソース線４６に（垂直方向の相互連結部５２を介して）電気的に接続される。したがって、任意のソース線相互連結部５０に電圧を効果的に印加すると、その電圧がその列のクラスタ４８の全てのソース線４６に印加される。
【００２１】
図６に図示された非限定的な例示の実施形態の場合、各クラスタ４８は、８対のメモリセル４２を含む。各クラスタ４８では、８個のメモリセル４２からなる上の行が１バイトのデータを記憶し（例えば、各メモリセル４２に１ビットで、８ビットのデータ）、８個のメモリセル４２からなる下の行が別の１バイトのデータを記憶する。
【００２２】
メモリセルアレイ４０では、メモリセルアレイ３０に関して開示した上記の表１と同じ電圧を印加することにより、ターゲットメモリセル４２のプログラミング及び読み出しを行うことができる。一方、アレイ４０内では、メモリセル４２の１つの副行（即ち、１つのクラスタ４８内にあるメモリセル４２の１つの行）を、他のメモリセル４２（ターゲット副行と同じ行内にあるが異なるクラスタ４８内にあるメモリセル４２も含む）のプログラミング状態に影響を及ぼすことなく、消去することができる。副行消去は、下記の表３に記載の電圧を印加することにより達成される（選択した線にメモリセル４２のターゲット副行が含まれるか接触していて、非選択の線には含まれても接触してもいない）。
【表３】
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【００２３】
ターゲット副行内のそれぞれのメモリセル４２には、選択されたワード線、選択されたソース線、及び選択されたビット線が含まれる。したがって、ソース領域４６及びドレイン領域４４の両方に接地電位が供給され、制御ゲート２８に正の高電圧が印加され、これにより、浮遊ゲート２２上の電荷がファウラーノルドハイムトンネリング機構によって誘導されて、第３の層２６を介して制御ゲート２８までトンネリングし、浮遊ゲート２２は正に帯電された状態になる。
【００２４】
ターゲット副行と同じ行（即ち、異なるクラスタ４８内ではあるが同じメモリセル行）内にある他のそれぞれのメモリセル４２には、選択されたワード線、非選択のソース線、及び非選択のビット線が含まれる。したがって、制御ゲート２８、ソース領域４６、及びドレイン領域４４に正の高電圧が印加される。浮遊ゲート２２の両端部に高電圧がつながれている場合、電子は浮遊ゲート２２からトンネリングしないため、その浮遊ゲートのプログラミング状態は維持される。
【００２５】
ターゲット副行と同じクラスタ４８内にあるが行はターゲット副行と異なるそれぞれのメモリセル４２には、非選択のワード線、選択されたソース線、及び選択されたビット線が含まれる。したがって、ソース領域４６、ドレイン領域４４、及び制御ゲート２８に接地電位が印加される。そのため、これらのメモリセルのプログラミング状態は維持される。
【００２６】
ターゲット副行と異なる行及び異なる列にあるそれぞれのメモリセル４２には、非選択のワード線、非選択のソース線、及び非選択のビット線が含まれる。したがって、ソース領域４６及びドレイン領域４４の両方に正の高電圧が印加され、制御ゲート２８に接地電位が印加される。浮遊ゲート２２の両端部に高電圧がつながれている場合、電子は浮遊ゲート２２からトンネリングしないため、その浮遊ゲートのプログラミング状態は維持される。
【００２７】
ターゲット副行と列は同じであるが行及びクラスタ４８が異なる（即ち、ターゲット副行を含むクラスタ４８と同じ列のクラスタ４８にある）それぞれのメモリセル４２には、非選択のワード線、選択されたソース線（ソース線相互連結５０による）、及び選択されたビット線が含まれる。したがって、ソース領域４６、ドレイン領域４４、及び制御ゲート２８に接地電位が印加される。そのため、これらのメモリセルのプログラミング状態は維持される。
【００２８】
上記の例示の実施形態では、各副行に８個のメモリセルが含まれているので、記憶されている他のバイトデータを乱すことなく、個々のバイトデータを独立に（即ち、１つずつ）消去することができる。
【００２９】
図７〜８は、第３のゲート（例えば、結合ゲート）を含むメモリセルの代替実施形態を図示している。具体的には、図７は、図３のメモリセル１１０と同じ要素番号によって示される類似構造を有する、メモリセル１４２を図示している。メモリセル１４２は、ドレイン領域１４４もまたソース領域１４６と同様に高電圧接合部である点が、メモリセル１１０と異なっている。したがって、ソース領域１４６及びドレイン領域１４４の両方が、同じ高い絶縁破壊電圧（〜１１．５ボルト以上）を有する。
【００３０】
メモリセル１４２のアレイ１４０のアーキテクチャは、図８に図示されており、図４のアレイ１３０と同じ要素番号によって示される類似構造を有している。アレイ１４０は、（上に開示したメモリセル１４２の相違点に加えて）ソース領域１４６が、メモリセル対の小グループに対して（例えば、メモリセル対のクラスタ１４８に対して）のみ行方向に延在している連続したソース線として形成される点が、アレイ１３０と異なっている。したがって、アレイ１４０は、メモリセルクラスタ１４８の複数の行及び列を含み、それぞれが独自の共有ソース線１４６を有する。各ワード線１２８は、行方向に延在し、複数のクラスタ１４８の行メモリセル１４２の間で共有される。アレイ１４０は、ソース線相互連結部１５０を更に含み、これら相互連結部のそれぞれが垂直方向に延在し、１列のクラスタ１４８の全てのソース線１４６に（垂直方向の相互連結部１５２を介して）電気的に接続される。したがって、任意のソース線相互連結部１５０に電圧を効果的に印加すると、その電圧がその列のクラスタ１４８の全てのソース線１４６に印加される。結合ゲート１３２は、そのクラスタ１４８内のメモリセルに対してのみ行方向に延在している連続した結合ゲート線として形成される。アレイ１４０は、結合ゲート線相互連結部１５４を更に含み、これら相互連結部のそれぞれが水平方向に（行方向に）延在し、その行のメモリセル１４２の全ての結合ゲート線１３２に（垂直方向の相互連結部１５６を介して）電気的に接続される。したがって、任意の制御ゲート線相互連結部１５４に電圧を効果的に印加すると、その電圧がその行のメモリセル１４２の全ての制御ゲート線１３２に印加される。
【００３１】
図８に図示された非限定的な例示の実施形態の場合、各クラスタ１４８は、８対のメモリセル１４２を含む。各クラスタ１４８では、８個のメモリセル１４２からなる上の行が１バイトのデータを記憶し（例えば、各メモリセル１４２に１ビットで、８ビットのデータ）、８個のメモリセル１４２からなる下の行が別の１バイトのデータを記憶する。
【００３２】
メモリセルアレイ１４０では、メモリセルアレイ１３０に関して開示した上記の表２と同じ電圧を印加することにより、ターゲットメモリセル１４２のプログラミング及び読み出しを行うことができる。一方、アレイ１４０内では、メモリセル１４２の１つの副行（即ち、１つのクラスタ１４８内にあるメモリセル１４２の１つの行）を、他のメモリセル１４２（ターゲット副行と同じ行内にあるが異なるクラスタ１４８内にあるメモリセル１４２も含む）のプログラミング状態に影響を及ぼすことなく、消去することができる。副行消去は、下記の表４に記載の電圧を印加することにより達成される（選択した線にメモリセル１４２のターゲット副行が含まれるか接触していて、非選択の線には含まれても接触してもいない）。
【表４】
2017509162.tif 000006
アレイ１４０の動作理論は、アレイ４０に関して前述したものと実質的に同じである。
【００３３】
本発明は、図示された上記実施例（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【００３４】
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間物質、要素、又は空間がそれらの間に何ら配置されない）と、「の上に間接的に」（中間物質、要素、又は空間がそれらの間に配置される）と、を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は「直接隣接した」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接した」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結しない）、及び「間接的に電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結する）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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